基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部のn型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記基板にn型不純物を導入する工程と、前記基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記基板にp型不純物を導入する工程とを備え、前記基板に前記n型不純物のみを導入したn型高濃度不純物領域と、前記基板に前記n型不純物と前記p型不純物とを導入した前記n型低濃度不純物領域とが隣接してなるn型不純物領域を形成することを特徴とする固体撮像装置の製造方法。基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷転送部のn型不純物領域を形成する工程は、前記基板の電荷転送部を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記基板にn型不純物を導入する工程と、前記基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記基板にp型不純物を導入する工程とを備え、前記基板に前記n型不純物のみを導入したn型高濃度不純物領域と、前記基板に前記n型不純物と前記p型不純物とを導入した前記n型低濃度不純物領域とが隣接してなるn型不純物領域を形成することを特徴とする固体撮像装置の製造方法。前記第1膜をマスクに用いて、前記n型不純物領域の下層に前記電荷転送部のp型不純物領域を形成することを特徴とする請求項2記載の固体撮像装置の製造方法。基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部および電荷転送部のn型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に第1開口部を設けるとともに、電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成する工程と、前記第2開口部を塞いで前記第1開口部より選択的にn型第1不純物を導入するとともに、前記第1開口部を塞いで前記第2開口部より選択的にn型第2不純物を導入する工程と、前記基板上に第2膜を形成する工程と、前記第2開口部を塞いで、前記第1膜および前記第1開口部側壁に形成された第2膜をマスクに用いて前記第1開口部側壁に形成された部分を除く前記第1開口部底部に形成された第2膜を通して前記基板にp型第1不純物を導入する工程と、前記第1開口部を塞いで、前記第1膜および前記第2開口部側壁に形成された第2膜をマスクに用いて前記第2開口部側壁に形成された部分を除く前記第2開口部底部に形成された第2膜を通して前記基板にp型第2不純物を導入する工程とを備え、前記基板に前記n型第1不純物のみを導入したn型高濃度第1不純物領域と、前記基板に前記n型第1不純物と前記p型第1不純物とを導入した前記n型低濃度第1不純物領域とが隣接してなる電荷蓄積部のn型不純物領域を形成するとともに、前記基板に前記n型第2不純物のみを導入したn型高濃度第2不純物領域と、前記基板に前記n型第2不純物と前記p型第2不純物とを導入した前記n型低濃度第2不純物領域とが隣接してなる電荷転送部のn型不純物領域を形成することを特徴とする固体撮像装置の製造方法。前記第1膜は前記電荷蓄積部および前記電荷転送部が形成される領域の両側にストライプ状に形成されることを特徴とする請求項4記載の固体撮像装置の製造方法。前記第1膜は、前記電荷蓄積部が形成される領域上の両側にストライプ状に形成されるとともに、前記電荷転送部が形成される領域上の外周部に形成されることを特徴とする請求項4記載の固体撮像装置の製造方法。前記n型第2不純物を導入する際に、前記n型第2不純物が導入される領域の下層に前記電荷転送部のp型不純物領域を形成することを特徴とする請求項4記載の固体撮像装置の製造方法。半導体基板中に第1不純物領域と第2不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、前記第1不純物領域と前記第2不純物領域とを隣接して形成する工程は、前記半導体基板の第1不純物領域を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記半導体基板に第1不純物を導入する工程と、前記半導体基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記半導体基板に第2不純物を導入する工程とを備え、前記半導体基板に前記第1不純物のみを導入した前記第1不純物領域と、前記半導体基板に前記第1不純物と前記第2不純物とを導入した前記第2不純物領域とを隣接して形成することを特徴とする半導体装置の製造方法。前記第2膜は、前記開口部内面に対して均一な厚さに形成されることを特徴とする請求項8記載の半導体装置の製造方法。解決しようとする問題点は、固体撮像装置の電荷転送部、電荷蓄積部等のN型領域の両サイドを高濃度化する方法としては、レジストパターン形成とイオン注入の繰り返しによる形成法が一般的であるが、この方法では、レジストパターン形成の際の位置合わせずれや、寸法のばらつきを生じ、固体撮像素子の単位画素を構成する電荷蓄積部、垂直電荷転送部、電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部、素子分離部おのおのの相対的な位置や幅がずれる点である。このため、素子の特性の悪化や、歩留まり低下を招くことになり、このことは、将来のセル微細化においてば決定的な問題となる点である。本発明の固体撮像装置の第1製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部を形成する領域上に第1開口部を設けるとともに前記電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成する工程と、前記第1開口部は開口した状態で前記第2開口部内のみに隙間を残した状態に第2膜を形成する工程と、前記第2膜のみをリフローして少なくとも前記第2開口部底部を前記第2膜で被覆する工程と、前記第1膜と前記第2膜とをマスクに用いて前記第1開口部より前記基板に第1不純物を導入して前記電荷蓄積部を形成する工程と、前記第2開口部は開口した状態で前記第1開口部内のみに隙間を残した状態に第3膜を形成する工程と、前記第3膜のみをリフローして少なくとも前記第1開口部底部を前記第3膜で被覆する工程と、前記第1膜と前記第3膜とをマスクに用いて前記第2開口部より前記基板に第2不純物を導入して前記電荷転送部を形成する工程とを備えたことを最も主要な特徴とする。本発明の固体撮像装置の第2製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から電荷転送部に信号電荷を読み出す読み出しゲート部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部となる領域上に第1開口部を設けるとともに前記電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成し、前記第1開口部より選択的に不純物を導入して電荷蓄積部を形成するとともに前記第2開口部より選択的に不純物を導入して電荷転送部を形成した後、前記基板上に前記第1膜を被覆する第2膜を形成する工程と、前記第1開口部と前記第2開口部との間でかつ前記読み出しゲート部を形成する領域上の前記第1膜の側壁部分に隙間を形成するようにして前記読み出しゲート部を形成する領域上における前記第1膜上の前記第2膜を除去する工程と、前記第2膜のみをリフローして前記第1開口部と前記第2開口部との間の前記第1膜を露出させるとともに少なくとも前記第1開口部底部および前記第2開口部底部を前記第2膜で被覆する工程と、前記露出した第1膜のみを除去して前記読み出しゲート部を形成する領域上に第3開口部を形成する工程と、前記第1膜および前記第2膜をマスクに用いて前記第3開口部より前記基板に不純物を導入して前記読み出しゲート部を形成する工程とを備えたことを最も主要な特徴とする。本発明の固体撮像装置の第3製造方法は、基板に形成される複数の画素領域を電気的に分離する素子分離領域を備えた固体撮像装置の製造方法であって、前記素子分離領域を形成する領域上に第1膜を形成する工程と、前記基板上に前記第1膜を被覆する第2膜を形成する工程と、前記第1膜の側壁部分に隙間を形成するようにして前記素子分離領域を形成する領域上における前記第1膜上の前記第2膜を除去する工程と、前記第2膜のみをリフローして前記第2膜表面より前記第1膜を露出させるとともに前記隙間を前記第2膜で埋め込む工程と、前記露出した第1膜のみを除去して前記素子分離領域を形成する領域上に開口部を形成する工程と、前記第2膜をマスクに用いて前記開口部より前記基板に不純物を導入して前記素子分離領域を形成する工程とを備えたことを最も主要な特徴とする。本発明の固体撮像装置の第4製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部もしくは前記電荷転送部のn型不純物領域を形成する工程は、前記基板における前記n型不純物領域の低濃度n型不純物領域を形成する領域上に第1膜を形成する工程と、前記基板上に第2膜を形成する工程と、前記第2膜に前記第1膜を開口部内に残した状態で前記n型不純物領域を形成する領域上に開口部を形成する工程と、前記第1膜および前記第2膜をマスクに用いて前記基板にn型第1不純物を導入する工程と、前記第1膜を除去する工程と、前記第2膜をマスクに用いて前記基板にn型第2不純物を前記n型第1不純物よりも低濃度に導入する工程とを備え、前記基板に前記n型第1不純物とn型第2不純物とを導入した前記高濃度n型不純物領域と、前記基板に前記n型第2不純物のみを導入した前記低濃度n型不純物領域とが隣接してなる前記n型不純物領域を形成することを最も主要な特徴とする。本発明の固体撮像装置の第5製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部のn型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記基板にn型不純物を導入する工程と、前記半導体基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記基板にp型不純物を導入する工程とを備え、前記基板に前記n型不純物のみを導入したn型高濃度不純物領域と、前記基板に前記n型不純物と前記p型不純物とを導入した前記n型低濃度不純物領域とが隣接してなるn型不純物領域を形成することを最も主要な特徴とする。本発明の固体撮像装置の第6製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷転送部のn型不純物領域を形成する工程は、前記基板の電荷転送部を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記基板にn型不純物を導入する工程と、前記半導体基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記基板にp型不純物を導入する工程とを備え、前記基板に前記n型不純物のみを導入したn型高濃度不純物領域と、前記基板に前記n型不純物と前記p型不純物とを導入した前記n型低濃度不純物領域とが隣接してなるn型不純物領域を形成することを最も主要な特徴とする。本発明の固体撮像装置の第7製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部および電荷転送部のn型不純物領域を形成する工程は、前記基板の電荷蓄積部を形成する領域上に第1開口部を設けるとともに、電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成する工程と、前記第2開口部を塞いで前記第1開口部より選択的にn型第1不純物を導入するとともに、前記第1開口部を塞いで前記第2開口部より選択的にn型第2不純物を導入する工程と、前記基板上に第2膜を形成する工程と、前記第2開口部を塞いで、前記第1膜および前記第1開口部側壁に形成された第2膜をマスクに用いて前記第1開口部側壁に形成された部分を除く前記第1開口部底部に形成された第2膜を通して前記基板にp型第1不純物を導入する工程と、前記第1開口部を塞いで、前記第1膜および前記第2開口部側壁に形成された第2膜をマスクに用いて前記第2開口部側壁に形成された部分を除く前記第2開口部底部に形成された第2膜を通して前記基板にp型第2不純物を導入する工程とを備え、前記基板に前記n型第1不純物のみを導入したn型高濃度第1不純物領域と、前記基板に前記n型第1不純物と前記p型第1不純物とを導入した前記n型低濃度第1不純物領域とが隣接してなる電荷蓄積部のn型不純物領域を形成するとともに、前記基板に前記n型第2不純物のみを導入したn型高濃度第2不純物領域と、前記基板に前記n型第2不純物と前記p型第2不純物とを導入した前記n型低濃度第2不純物領域とが隣接してなる電荷転送部のn型不純物領域を形成することを最も主要な特徴とする。本発明の固体撮像装置の第8製造方法は、基板に形成されるもので、入射光を光電変換した電荷を一時的に蓄積する電荷蓄積部から読み出された信号電荷の転送を行う電荷転送部を備えた固体撮像装置の製造方法であって、前記電荷蓄積部を形成する領域上に第1開口部を設けるとともに前記電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成する工程と、前記基板上に前記第1膜を被覆する化学増幅型レジストからなる第2膜を形成する工程と、前記第2膜を露光、ベーキングおよび現像して前記第2開口部内に前記第2膜を残して前記第1開口部上の第2膜を除去する工程と、前記第1膜と前記第2膜とをマスクに用いて前記第1開口部より前記基板に第1不純物を導入して前記電荷蓄積部を形成する工程と、前記第2膜を除去する工程と、前記基板上に前記第1膜を被覆する化学増幅型レジストからなる第3膜を形成する工程と、前記第3膜を露光、ベーキングおよび現像して前記第1開口部内に前記第3膜を残して前記第2開口部上の第3膜を除去する工程と、前記第1膜と前記第3膜とをマスクに用いて前記第2開口部より前記基板に第2不純物を導入して前記電荷転送部を形成する工程とを備えたことを最も主要な特徴とする。本発明の半導体装置の第1製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、第1不純物領域と第2不純物領域とを離間した状態に形成する工程は、前記半導体基板上に前記第1不純物領域を形成する領域上に第1開口部を設けるとともに前記第2不純物領域を形成する領域上に第2開口部を設けた第1膜を形成する工程と、前記第2開口部内のみに隙間を残した状態に第2膜を形成する工程と、前記第2膜のみをリフローして少なくとも前記第2開口部底部を前記第2膜で被覆する工程と、前記第1膜と前記第2膜とをマスクに用いて前記第1開口部より前記半導体基板に第1不純物を導入して前記第1不純物領域を形成する工程と、前記第2膜を除去する工程と、前記第1開口部内のみに隙間を残した状態に第3膜を形成する工程と、前記第3膜のみをリフローして少なくとも前記第1開口部底部を前記第3膜で被覆する工程と、前記第1膜と前記第3膜とをマスクに用いて前記第2開口部より前記半導体基板に第2不純物を導入して前記第2不純物領域を形成する工程とを備えたことを最も主要な特徴とする。本発明の半導体装置の第2製造方法は、半導体基板に第1不純物領域と第2不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法であって、第1不純物領域と第2不純物領域とを隣接した状態に形成する工程は、前記半導体基板上に第1膜を形成し、前記第1膜に第1開口部と第2開口部とを離間して設け、少なくとも前記第1開口部より前記半導体基板に第1不純物を導入して前記第1不純物領域を形成した後、前記半導体基板上に前記第1膜を被覆する第2膜を形成する工程と、前記第1開口部と前記第2開口部との間における前記第1膜の側壁部分に隙間を形成するようにして前記第1開口部と前記第2開口部との間における前記第1膜上の前記第2膜を除去する工程と、前記第2膜のみをリフローして前記第1開口部と前記第2開口部との間の前記第1膜を露出させるとともに少なくとも前記第1開口部底部および前記第2開口部底部を前記第2膜で被覆する工程と、前記露出した第1膜のみを除去して第3開口部を形成する工程と、前記第1膜および前記第2膜をマスクに用いて前記第3開口部より前記半導体基板に第2不純物を導入して前記第2不純物領域を形成する工程とを備えたことを最も主要な特徴とする。本発明の半導体装置の第3製造方法は、半導体基板中に第1不純物領域と第2不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、前記第1不純物領域と前記第2不純物領域とを隣接して形成する工程は、前記半導体基板の第2不純物領域を形成する領域上に第1膜を形成する工程と、前記半導体基板上に第2膜を形成する工程と、前記第2膜に前記第1膜を開口部内に残した状態で前記第1不純物領域を形成する領域上に開口部を形成する工程と、前記第1膜および前記第2膜をマスクに用いて前記半導体基板に第1不純物を導入する工程と、前記第1膜を除去する工程と、前記第2膜をマスクに用いて前記半導体基板に第2不純物を導入する工程とを備え、前記半導体基板に前記第1不純物と第2不純物とを導入した前記第1不純物領域と、前記半導体基板に前記第2不純物のみを導入した前記第2不純物領域とを隣接して形成することを最も主要な特徴とする。本発明の半導体装置の第4製造方法は、半導体基板中に第1不純物領域と第2不純物領域とを隣接して形成する工程を備える半導体装置の製造方法であって、前記第1不純物領域と前記第2不純物領域とを隣接して形成する工程は、前記半導体基板の第1不純物領域を形成する領域上に開口部を設けた第1膜を形成する工程と、前記第1膜をマスクに用いて前記開口部より前記半導体基板に第1不純物を導入する工程と、前記半導体基板上に第2膜を形成する工程と、前記第1膜および前記開口部側壁に形成された第2膜をマスクに用いて前記開口部側壁に形成された部分を除く前記開口部底部に形成された第2膜を通して前記半導体基板に第2不純物を導入する工程とを備え、前記半導体基板に前記第1不純物のみを導入した前記第1不純物領域と、前記半導体基板に前記第1不純物と前記第2不純物とを導入した前記第2不純物領域とを隣接して形成することを最も主要な特徴とする。本発明の半導体装置の第5製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、前記第1不純物領域を形成する工程は、前記半導体基板上に前記第1不純物領域上に第1開口部を設けるとともに前記第2不純物領域上に第2開口部を設けた第1膜を形成する工程と、前記半導体基板上に前記第1膜を被覆する化学増幅型ポジレジストからなる第2膜を形成する工程と、前記第1開口部上の前記第2膜を露光する工程と、前記第2膜をベーキングする工程と、前記第2膜を現像して前記第2開口部内に前記第2膜を残して前記第1開口部上の第2膜を除去する工程と、前記第1膜と前記第2膜とをマスクに用いて前記第1開口部より前記半導体基板に第1不純物を導入することで前記第1不純物領域を形成する工程とを備えたことを最も主要な特徴とする。本発明の半導体装置の第6製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法であって、前記第1不純物領域を形成する工程は、前記半導体基板上に前記第1不純物領域上に第1開口部を設けるとともに前記第2不純物領域上に第2開口部を設けた第1膜を形成する工程と、前記半導体基板上に前記第1膜を被覆する化学増幅型ネガレジストからなる第2膜を形成する工程と、前記第2開口部内の前記第2膜を露光する工程と、前記第2膜をベーキングする工程と、前記第2膜を現像して前記第2開口部内に前記第2膜を残して前記第1開口部内の第2膜を除去する工程と、前記第1膜と前記第2膜とをマスクに用いて前記第1開口部より前記半導体基板に第1不純物を導入することで前記第1不純物領域を形成する工程とを備えたことを最も主要な特徴とする。本発明の固体撮像装置の第1製造方法は、電荷蓄積部を形成する領域上に第1開口部をけるとともに電荷転送部を形成する領域上に第2開口部を設けた第1膜を形成した後、第1開口部は開口した状態で第2開口部内のみに隙間を残した状態に第2膜を形成し、さらに第2膜のみをリフローして少なくとも第2開口部底部を第2膜で被覆して、第1膜と第2膜とをマスクに用いて第1開口部より基板に第1不純物を導入して電荷蓄積部を形成するため、第1膜で確定された第1開口部下の位置に電荷蓄積部を形成することができる。第2開口部は開口した状態で第1開口部内のみに隙間を残した状態に第3膜を形成し、さらに第3膜のみをリフローして少なくとも第1開口部底部を第3膜で被覆して、第1膜と第3膜とをマスクに用いて第2開口部より基板に第2不純物を導入して電荷転送部を形成するため、第1膜で確定された第2開口部下の位置に電荷転送部を形成することができる。したがって、1枚のマスクで電荷蓄積部と電荷転送部の不純物導入領域を形成したのと同等となり、電荷蓄積部と電荷転送部との位置関係を正確に規定して形成することができる。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。本発明の固体撮像装置の第2製造方法は、第1膜の側壁部分に隙間を形成するようにして読み出しゲート部を形成する領域上における第1膜上の第2膜を除去した後、第2膜のみをリフローして第1、第2開口部間の第1膜を露出させるとともに少なくとも第1、第2開口部底部を第2膜で被覆し、さらに露出した第1膜のみを除去して読み出しゲート部を形成する領域上に第3開口部を形成するため、第1開口部からの不純物導入により形成した電荷蓄積部および第2開口部からの不純物導入により形成した電荷転送部に対して自己整合的に読み出しゲート部を形成することができるので、電荷蓄積部、読み出しゲート部、電荷転送部を正確な位置に形成できるという利点がある。これにより、固体撮像素子におけるデバイス重要特性である電荷読み出し電圧変動とブルーミング特性のバラツキの減少と安定化が図れるとともに、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。本発明の固体撮像装置の第3製造方法は、素子分離領域を形成する領域上に第1膜を形成し、この第1膜を露出させるように第2膜を形成した後、第2膜をマスクに用いて第1膜を選択的に除去して形成した開口部より不純物を導入して素子分離領域を形成するため、素子分離領域は第1膜に対して自己整合的に形成されることになり、例えば、第1膜をマスクに用いて形成した電荷蓄積部、電荷転送部に対して正確な位置に素子分離領域を形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。本発明の固体撮像装置の第4製造方法は、電荷蓄積部もしくは電荷転送部の低濃度n型不純物領域を形成する領域上に形成した第1膜を第2膜に形成される開口部内に残した状態で、第2膜のn型不純物領域を形成する領域上に開口部を形成した後、第1、第2膜をマスクに用いて基板にn型第1不純物を導入し、その後第1膜を除去してから第2膜をマスクに用いて基板にn型第2不純物をn型第1不純物よりも低濃度に導入するため、基板にn型第1不純物とn型第2不純物とを導入してなる高濃度n型不純物領域と、基板にn型第2不純物のみを導入してなる低濃度n型不純物領域とを自己整合的に形成することができるので、高濃度n型不純物領域と低濃度n型不純物領域とを高精度に隣接して形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。本発明の固体撮像装置の第5製造方法は、電荷蓄積部を形成する領域上に開口部を設けた第1膜をマスクに用いて開口部より基板にn型不純物を導入し、さらに第2膜を形成した後、第1膜および開口部側壁に形成された第2膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第2膜を通して基板にp型不純物を導入するため、n型不純物とp型不純物とを導入したn型低濃度不純物領域と、その両側にn型不純物のみを導入したn型高濃度不純物領域を形成することができるという利点がある。これにより、電荷蓄積量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。なお、n型低濃度不純物領域は、はじめに開口部より基板にn型不純物を導入して形成されたn型不純物領域にp型不純物を導入する、いわゆる打ち返しによって形成されている。本発明の固体撮像装置の第6製造方法は、電荷転送部を形成する領域上に開口部を設けた第1膜をマスクに用いて開口部より基板にn型不純物を導入し、さらに第2膜を形成した後、第1膜および開口部側壁に形成された第2膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第2膜を通して基板にp型不純物を導入するため、n型不純物とp型不純物とを導入したn型低濃度不純物領域と、その両側にn型不純物のみを導入したn型高濃度不純物領域を形成することができるという利点がある。これにより、垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。なお、n型低濃度不純物領域は、はじめに開口部より基板にn型不純物を導入して形成されたn型不純物領域にp型不純物を導入する、いわゆる打ち返しによって形成されている。本発明の固体撮像装置の第7製造方法は、上記第5、第6製造方法を組み合わせたものであるため、電荷蓄積部および電荷転送部におけるn型不純物領域において、n型不純物とp型不純物とを導入したn型低濃度不純物領域と、その両側にn型不純物のみを導入したn型高濃度不純物領域を形成することができるという利点がある。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能となり、素子特性の向上が図れるとともに歩留りの向上が図れる。本発明の固体撮像装置の第8製造方法は、電荷蓄積部を形成する領域上に第1開口部を設けるとともに電荷転送部を形成する領域上に第2開口部を設けた第1膜を被覆する化学増幅型レジストからなる第2膜を形成した後、第2膜を露光、ベーキングおよび現像して第2開口部内に第2膜を残して第1開口部上の第2膜を除去する。このとき、化学増幅型レジストとして、ポジ型レジストを用いる場合、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第1マスクにより、自己整合的に他の領域と分離される。また、化学増幅型フォトレジストとして、ネガ型を用いる場合露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第1マスクの存在により自己整合的に作用し、他の領域と分離される。したがって、第2開口部内を満たすように第2膜を形成することができる。そして第1膜と第2膜とをマスクに用いて第1開口部より基板に第1不純物を導入して前記電荷蓄積部を形成することから、第1膜で確定された第1開口部下の位置に電荷蓄積部を形成することができる。また、第2膜を除去し、さらに第1膜を被覆する化学増幅型レジストからなる第3膜を形成した後、第3膜を露光、ベーキングおよび現像して第1開口部内に第3膜を残して第2開口部上の第3膜を除去する。このとき、上記した化学増幅型レジストの特性を利用して、第1膜に対して自己整合的に第3膜の現像を行う。したがって、第1開口部内を満たすように第3膜を形成することができる。そして第1膜と第3膜とをマスクに用いて第2開口部より基板に第2不純物を導入して前記電荷転送部を形成することから、第1膜で確定された第2開口部下の位置に電荷転送部を形成することができる。したがって、1枚のマスクで電荷蓄積部と電荷転送部の不純物導入領域を形成したのと同等となり、電荷蓄積部と電荷転送部との位置関係を正確に規定して形成することができる。これにより、電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保することが可能とり、素子特性の向上が図れるとともに歩留りの向上が図れる。また、本発明の固体撮像装置の製造方法では、上記説明したような効果が得られることから、デバイスの単位画素ユニットセルサイズの縮小への対応が可能になることに加え、従来タイプを置き換えることにより歩留まりの向上と安定生産が可能になる。さらbに、固体撮像素子におけるデバイス重要特性である電荷読み出し電圧変動とブルーミング特性のバラツキの減少と安定化が図れる。本発明の半導体装置の第1製造方法は、第1不純物領域を形成する領域上に第1開口部をけるとともに第2不純物領域を形成する領域上に第2開口部を設けた第1膜を形成した後、第2開口部内のみに隙間を残した状態に第2膜を形成し、さらに第2膜のみをリフローして少なくとも第2開口部底部を第2膜で被覆して、第1膜と第2膜とをマスクに用いて第1開口部より基板に第1不純物を導入して第1不純物領域を形成するため、第1膜で確定された第1開口部下の位置に第1不純物領域を形成することができる。また、第2膜を除去した後、第1開口部内のみに隙間を残した状態に第3膜を形成し、さらに第3膜のみをリフローして少なくとも第1開口部底部を第3膜で被覆して、第1膜と第3膜とをマスクに用いて第2開口部より半導体基板に第2不純物を導入して第2不純物領域を形成するため、第1膜で確定された第2開口部下の位置に第2不純物領域を形成することができる。したがって、1枚のマスクで第1不純物領域と第2不純物領域を形成したのと同等となり、第1不純物領域と第2不純物領域との位置関係を正確に規定して形成することができる。本発明の半導体装置の第2製造方法は、第1膜に形成された第1開口部より半導体基板に第1不純物を導入して第1不純物領域を形成した後、第1膜を被覆する第2膜を形成し、第1、第2開口部間の第1膜の側壁部分に隙間を形成するようにして第1、第2開口部間の第1膜上の第2膜を除去した後、第2膜のみをリフローして第1、第2開口部間の第1膜を露出させるとともに少なくとも第1、第2開口部底部を第2膜で被覆し、露出した第1膜のみを除去して第3開口部を形成することから、第1不純物領域に対して自己整合的に第3開口部が形成される。そして第1膜および第2膜をマスクに用いて第3開口部より半導体基板に第2不純物を導入して第2不純物領域を形成するため、第1不純物領域に対して第2不純物領域を自己整合的に形成することができるという利点がある。したがって、第1不純物領域と第2不純物領域との位置関係を正確に規定して形成することができる。本発明の半導体装置の第3製造方法は、第1不純物領域を形成する領域上に形成した第1膜を第2膜に形成される開口部内に残した状態で、第2膜の第2不純物領域を形成する領域上に開口部を形成した後、第1、第2膜をマスクに用いて半導体基板に第1不純物を導入し、その後第1膜を除去してから第2膜をマスクに用いて半導体基板に第2不純物を導入するため、半導体基板に第1不純物と第2不純物とを導入してなる第1不純物領域と、半導体基板に第2不純物のみを導入してなる第2不純物領域とを自己整合的に形成することができるので、第1不純物領域と第2不純物領域とを高精度に隣接して形成することができるという利点がある。本発明の半導体装置の第4製造方法は、第1不純物領域を形成する領域上に開口部を設けた第1膜をマスクに用いて開口部より半導体基板に第1不純物を導入し、さらに第2膜を形成した後、第1膜および開口部側壁に形成された第2膜をマスクに用いて開口部側壁に形成された部分を除く開口部底部に形成された第2膜を通して半導体基板に第2不純物を導入するため、第2不純物のみ導入した第2不純物領域と、その両側に第1、第2不純物を導入した第1不純物領域とが自己整合的に形成されるので、第1不純物領域と第2不純物領域とを高精度に位置決めして形成することができるという利点がある。本発明の半導体装置の第5製造方法は、第1不純物領域を形成する領域上に第1開口部を設けるとともに第2不純物領域を形成する領域上に第2開口部を設けた第1膜を被覆する化学増幅型ポジレジストからなる第2膜を形成した後、第1開口部上の第2膜を露光、第2膜をベーキングおよび現像して第2開口部内に第2膜を残して第1開口部上の第2膜を除去する。このとき、化学増幅型ポジレジストを用いているので、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第1膜により、自己整合的に他の領域と分離される。したがって、第2開口部内を満たすように第2膜を形成することができる。そして第1膜と第2膜とをマスクに用いて第1開口部より半導体基板に第1不純物を導入して第1不純物領域を形成することから、第1膜で確定された第1開口部下の位置に第1不純物領域を形成することができる。さらに、上記同様な化学増幅型ポジレジストを用いて第3膜を形成し、第1開口部内に第3膜を残して第2開口部上の第3膜を除去し、第1膜と第3膜とをマスクに用いて第2開口部から半導体基板に第2不純物を導入して第2不純物領域を形成するならば、第1不純物領域に対して第2不純物領域を自己整合的に形成することができ、第1不純物領域と第2不純物領域との位置関係を正確に規定して形成することができる。本発明の半導体装置の第6製造方法は、第1不純物領域を形成する領域上に第1開口部を設けるとともに第2不純物領域を形成する領域上に第2開口部を設けた第1膜を被覆する化学増幅型ネガレジストからなる第2膜を形成した後、第2開口部内の第2膜を露光、第2膜をベーキングおよび現像して第2開口部内に第2膜を残して第1開口部内の第2膜を除去する。このとき、化学増幅型ネガレジストを用いているので、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第1膜の存在により自己整合的に作用し、他の領域と分離される。したがって、第2開口部内を満たすように第2膜を形成することができる。そして第1膜と第2膜とをマスクに用いて第1開口部より半導体基板に第1不純物を導入して第1不純物領域を形成することから、第1膜で確定された第1開口部下の位置に第1不純物領域を形成することができる。さらに、上記同様な化学増幅型ネガレジストを用いて第3膜を形成し、第1開口部内に第3膜を残して第2開口部上の第3膜を除去し、第1膜と第3膜とをマスクに用いて第2開口部から半導体基板に第2不純物を導入して第2不純物領域を形成するならば、第1不純物領域に対して第2不純物領域を自己整合的に形成することができ、第1不純物領域と第2不純物領域との位置関係を正確に規定して形成することができる。固体撮像装置の電荷蓄積量および垂直転送部の取り扱い電荷量を十分に確保し、素子特性の向上を図るとともに歩留りの向上を図るという目的を、第1膜に形成した第1開口部および第2開口部を、リフロー可能な第2膜もしくは第3膜を用いて選択的に閉塞することにより、第1開口部から第1不純物を基板に選択的に導入することで第1不純物領域例えば電荷蓄積部を形成するとともに、第2開口部から第2不純物を基板に選択的に導入することで第2不純物領域例えば電荷転送部を形成することで、第1不純物領域と第2不純物領域とを正確な位置に形成することを実現した。例えば、図11に示すように、基板10に形成された第1膜11に第1開口部12、第2開口部13を設け、リフロー性を有する第2膜14を選択的に第2開口部13に隙間を設けて形成する。次いで、図12に示すように、第2膜14をリフローすることで第2開口部13を第2膜14で埋め込み、他方の第1開口部12を開口する状態とする。そして第1膜11、第2膜14をマスクにして開口されている第1開口部12より不純物を導入することで第1開口部12に対応した位置に正確に第1不純物領域15例えば電荷蓄積部を形成することが可能になる。さらに第2膜14を除去した後、図13に示すように、リフロー性を有する第3膜16を選択的に第1開口部12に隙間を設けて形成する。次いで、図14に示すように、第3膜16をリフローすることで第1開口部12を第3膜16で埋め込み、他方の第2開口部13を開口する状態とする。そして第1膜11、第3膜16をマスクにして開口されている第2開口部13より不純物を導入することで第2開口部13に対応した位置に正確に第2不純物領域17例えば電荷転送部を形成することが可能になる。このようにして、1層の第1膜11に形成した第1開口部12に対応した第1不純物領域15を形成することができ、第2開口部13に対応した第2不純物領域17を形成することが可能になるので、第1不純物領域15と第2不純物領域17とを正確な位置に形成することが可能になる。本発明の固体撮像装置の製造方法に係る第1実施例を、図2~図34の製造工程図によって説明する。各図面では、上図にイメージ領域の模式断面を示し、下図にアライメントマ-ク領域の模式断面を示す。図2に示すように、半導体基板101として、例えばN型シリコン基板を用意する。次いで図3に示すように、例えば公知の熱酸化法例えば熱HCl酸化によって、上記半導体基板101表面に酸化膜102を形成する。この酸化膜102の膜厚は特に定義しないが、5nm~20nm程度が好ましい。次いで図4に示すように、例えば公知の減圧CVD法によって、上記酸化膜102上に窒化シリコン膜103を形成する。上記窒化シリコン膜103は、後に説明するセルフアライメント位置決め用のプラズマ酸化膜ハードマスクのドライエッチング時のストッパーとして機能する。さらに図5に示すように、例えば公知のプラズマCVD法によって、上記窒化シリコン膜103上に第1膜104を例えばプラズマ酸化膜で形成する。この第1膜104は後に行うイオン注入時のマスク材として機能するため、イオン注入条件例えば、イオン種、注入時の加速電圧により決定される。ここでは、電荷蓄積部に注入する場合の例を示す。次に、図6に示すように、通常のレジスト塗布技術を用いて、上記第1膜104上にレジスト膜を形成した後、通常のリソグラフィー技術によってレジスト膜をパターニングして、電荷蓄積部を形成する領域上に開口部を形成するとともに電荷転送部を形成する領域上に開口部を形成したレジストパターン105を形成する。このとき、露光機のアライメントマークも同一レジスト膜内に設置しておく。これは後に形成する転送電極形成等のアライメントマークとして用いられる。つまり本発明によりセルフアライメントで形成された半導体基板シリコン中の電荷蓄積部、垂直転送部および電荷蓄積部から垂直転送部へ電荷を移動する読み出しゲート部に対し直接的にアライメントができることになりアライメントずれによる素子への特性バラツキや、歩留まり低下を低くすることができる。次に、図7に示すように、上記レジストパターン前記図6参照をエッチングマスクに用いて、上記第1膜104をパターニングして、電荷蓄積部を形成する領域上に第1開口部107を形成するとともに電荷転送部を形成する領域上に第2開口部108を形成する。さらにアライメントマ-ク領域にアライメントマ-ク109を形成する。その後、不要になったレジストパターン前記図6参照を除去する。例えば、2μm角の画素領域を形成する場合、一例として、第1膜104のパターンの幅を0.2μm、電荷蓄積部の幅を1μm、垂直転送部の幅を0.6μmに設定すればよい。次に、図8に示すように、上記第1膜104上にリフロー処理が可能な第2膜110としてフォトレジストを塗布する。この第2膜110は上記第1膜104を被覆するように形成される。次に、図9に示すように、第2開口部108内部に第1膜104の側壁部に隙間111を設けて第2膜112を形成する。この第2膜112はアライメントマ-ク領域においてはアライメントマ-ク109を埋め込むように形成される。具体的には、第1膜104を被覆するように第2膜112を形成した後、通常のリソグラフィー技術によって、第2開口部108において第1膜104の側壁部に隙間111を形成するように、かつ第1開口部107と第2開口部108との間における第1膜104上、および第1開口部107上の第2膜112を除去する。例えば第2膜112がポジ型レジストであるならば、除去領域を露光した後、現像すればよい。また第2膜112がネガ型レジストの場合には、ポジ型レジストとは逆に第2膜112を残す領域を露光した後に現像を行えばよい。この結果、イメージ領域においては、第2開口部108内に第1膜104側に隙間111を設けて第2膜112が形成された。次いで図10に示すように、第2膜112のリフロー処理を行う。このリフロー処理は、第2膜112の熱軟化点より高い温度で処理することにより第2膜112を流動化させて第1膜104によってその流動化をせき止めることにより、第2開口部108内を第2膜112で完全に被覆する処理である。この結果、垂直転送部を形成する領域上が第2膜112によってマスキングされる。一方、第1開口部107は開口状態が保持されている。このリフロー処理では、上記隙間111を設けたことにより、第2膜112が第2開口部108より溢れるのが防止されている。次に、図11に示すように、上記第1膜104および第2膜112をマスクに用いてイオン注入を行う。このイオン注入は、第1膜104に開口された第1開口部より、電荷蓄積部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板101中に導入して、電荷蓄積部131のn型不純物領域132を形成する。このイオン注入では、第1膜104に形成された第1開口部107によってイオン注入位置が規定される。その後、上記第2膜112を除去する。次に、図12に示すように、第1開口部107内部に第1膜104の側壁に隙間113を設けて第3膜114を形成する。この第3膜114はアライメントマ-ク領域においてはアライメントマ-ク109を埋め込むように形成される。具体的には、第1膜104を被覆するように第3膜114を形成した後、通常のリソグラフィー技術によって、第1開口部107において第1膜104の側壁に隙間113を生じるように、かつ第1開口部107と第2開口部108との間における第1膜104上、および第2開口部108上の第3膜114を除去する。例えば第3膜114がポジ型レジストであるならば、除去領域を露光した後、現像すればよい。また第3膜114がネガ型レジストの場合には、ポジ型レジストとは逆に第3膜114を残す領域を露光した後に現像を行えばよい。この結果、イメージ領域においては、第1開口部107内に第1膜104側に隙間113を設けて第3膜114が形成された。次いで図13に示すように、第3膜114のリフロー処理を行う。このリフロー処理は、第3膜114の熱軟化点より高い温度で処理することにより第3膜114を流動化させて第1膜104によってその流動化をせき止めることにより、第1開口部107内を第3膜114で完全に被覆する処理である。この結果、垂直転送部を形成する領域上が第3膜114によってマスキングされる。一方、第2開口部108は開口状態が保持されている。このリフロー処理では、上記隙間113を設けたことにより、第3膜114が第1開口部107より溢れるのが防止されている。次に、図14に示すように、上記第1膜104および第3膜114をマスクに用いてイオン注入を行う。このイオン注入は、第1膜104に開口された第2開口部108より、電荷転送部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板101中に導入して電荷転送部134のn型不純物領域135を形成する。このイオン注入では、第1膜104に形成された第2開口部108によってイオン注入位置が規定される。さらに、上記第1膜104および第3膜112をマスクに用いてp型不純物をイオン注入することにより、半導体基板101に形成される電荷転送部134のn型不純物領域135の下層に、p型不純物として例えばホウ素イオンを導入してp型不純物領域136をする。これによって、電荷転送部134のn型不純物領域135とその下層に接合するp型不純物領域136とが形成される。その後、上記第3膜112を除去する。なお、n型不純物領域125の形成とp型不純物領域136の形成は、どちらを先に行ってもかまわない。その後、上記第3膜114を除去する。次に、電荷蓄積部131に蓄積された電荷を読み出すための読み出しゲート部の製造工程を以下に説明する。次に、図15に示すように、上記第1膜104を被覆する第4膜115を形成する。この第4膜115はアライメントマ-ク領域においては第1膜104に形成されたアライメントマ-ク109を埋め込むように形成される。その後通常のリソグラフィー技術によって、第1膜104に形成されている第1開口部107と第2開口部108との間でかつ読み出しゲート部を形成する領域上の上記第1膜104の側壁部分に隙間116を形成するようにして、読み出しゲート部を形成する領域上における第1膜104上の第4膜115を除去する。なお、図16に示すように、必ずしも第4膜115のリソグラフィーによる加工は、半導体基板101上に形成される窒化シリコン膜113上に達する必要はなく、例えば第1膜104の側壁に沿ったくさび形状の隙間を形成しても、同様なる作用効果が得られる。次に、図17に示すように、レジストからなる第4膜115のみをリフローして第1開口部107と第2開口部108との間のゲート読み出し部となる領域上の第1膜104を露出させるとともに少なくとも電荷蓄積部131が形成された第1開口部107底部および電荷転送部134が形成された第2開口部108底部を第4膜115で被覆する。このとき、素子分離領域を形成する領域上の第1膜104上は第4膜115に被覆された状態とする。このリフロー処理では、上記隙間116前記図15参照を設けたことにより、第4膜115が読み出しゲート部を形成する領域上における第1膜104上を覆うのが防止されている。次に、露出した部分の第1膜104のみを、例えばエッチングにより除去して、図18に示すように、読み出しゲート部を形成する領域上における第4膜115に第3開口部117を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。次に、図19に示すように、上記第4膜115をマスクに用いて上記第3開口部117より半導体基板101にp型不純物を導入して読み出しゲート部137を形成する。このp型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第4膜115を除去する。次に、隣接する画素領域を分離するための素子分離領域の製造工程を以下に説明する。次に、図20に示すように、上記第1膜104を被覆する第5膜118を形成する。この第5膜118はアライメントマ-ク領域においては第1膜104に形成されたアライメントマ-ク109を埋め込むように形成される。その後通常のリソグラフィー技術によって、素子分離領域を形成する領域上の上記第1膜104の側壁部分に隙間119を形成するようにして、素子分離領域を形成する領域上における第1膜104上の第5膜118を除去する。なお、図21に示すように、必ずしも第5膜118のリソグラフィーによる加工は、半導体基板101上に形成される窒化シリコン膜113上に達する必要はなく、例えば第1膜104の側壁に沿ったくさび形状の隙間を形成しても、同様なる作用効果が得られる。次に、図22に示すように、レジストからなる第5膜118のみをリフローしてゲート読み出し部となる領域上の第1膜104を露出させるとともに少なくとも電荷蓄積部131、読み出しゲート部137、電荷転送部134が形成された領域上をリフローした第5膜118で被覆する。このリフロー処理では、上記隙間119前記図20参照を設けたことにより、第5膜118が素子分離領域を形成する領域上における第1膜104上を覆うのが防止されている。次に、露出した部分の第1膜104のみを、例えばエッチングにより除去して、図23に示すように、素子分離領域を形成する領域上における第5膜118に第4開口部120を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。次に、図24に示すように、上記第5膜118をマスクに用いて上記第4開口部120より半導体基板101にp型不純物を導入して素子分離領域138を形成する。このp型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第5膜118を除去する。上記製造方法によれば、CCD固体撮像素子における、電荷蓄積部131のn型不純物領域132、電荷転送部部134のn型不純物領域135とp型不純物領域136、を読み出す読み出しゲート部137のp型不純物領域、さらには画素領域を区分する素子分離領域138のp型不純物領域を、無機膜で形成されたハードマスク第1膜104を利用してセルフアライメントで形成することができる。ここで、電荷蓄積部131の形成工程と、電荷転送部134の形成工程の工程順は逆であってもよい。また読み出しゲート部137の形成工程と素子分離領域138の形成工程の工程順は逆でも構わない。また、各フォトレジストのパターニングの際に用いるアライメントマークは、第1膜104に形成したアライメントマーク109を用いることができる。次に、第1膜104に形成されたアライメントマーク109を下地の半導体基板101に転写し、半導体基板101上に堆積された、第1膜104、窒化シリコン膜103、酸化膜102を除去し、ベアーな半導体基板101を露出させる工程を説明する。その後、レジストからなる第5膜118を除去する。図25は、不要になったレジストからなる第5膜118前記図24参照を除去した状態を示す。したがって、窒化シリコン膜103が露出する。このレジストの剥離は、公知のレジストアッシング法と、ウエット処理例えば、硫酸過酸化水素水を用いた処理との組み合わせにて行うことができる。なお、レジストからなる第2膜112、第3膜114、第4膜115の除去も第5膜118の除去と同様なプロセスで行うことができる。次に、図示はしないが、レジスト塗布、リソグラフィー技術によって、アライメントマーク109上を開口するレジストマスクを形成した後、図26に示すように、公知のドライエッチ法により、アライメントマーク109内の窒化シリコン膜103をエッチングする。次いで図27に示すように、公知のドライエッチ法により、アライメントマーク109内の酸化膜102をエッチングする。次いで図28に示すように、公知のドライエッチ法により、アライメントマーク109内の半導体基板101をエッチングして、半導体基板101にアライメントマーク121を形成する。このようにして、第1膜104に形成したアライメントマーク109が半導体基板101に転写される。その後、図示していないレジストを除去する。次に、公知のウエットエッチングにより、第1膜104を除去する。したがって、図29に示すように、窒化シリコン膜103が露出する。このウエットエッチングは、例えば弗酸系エッチング液を用いることができる。次いで公知のウエットエッチングにより、窒化シリコン膜103を除去する。したがって、図30に示すように、酸化シリコン膜102が露出する。このウエットエッチングは、例えば熱リン酸エッチング液を用いることができる。さらに公知のウエットエッチングにより、酸化膜102を除去する。したがって、図31に示すように、半導体基板101が露出する。このウエットエッチングは、例えば弗酸系エッチング液を用いることができる。次に、図32に示すように、公知の熱酸化法例えば熱HCl酸化によって、半導体基板101表面を酸化膜して、酸化膜122を形成する。次に、CCD固体撮像装置の水平方向に形成される素子分離領域、すなわち垂直方向に配列される画素領域を分離する素子分離領域の形成方法を説明する。図33に示すように、公知のレジスト塗布技術によって、上記酸化膜122上にレジスト膜123を形成した後、公知のリソグラフィー技術によって、素子分離領域を形成する領域上のレジスト膜123に開口部124を形成する。次に、図34に示すように、上記レジスト膜123をイオン注入マスクに用いて上記開口部124より半導体基板101にp型不純物として、例えばホウ素をイオン注入し、p型不純物領域からなる素子分離領域139を形成する。この素子分離領域139は前記素子分離領域138と接続されている。その後、不要になったレジスト膜123を公知のレジストアッシング法と、ウエット処理例えば、硫酸過酸化水素水を用いたとの組み合わせにて除去する。レジスト膜123を除去した状態を図35に示す。したがって、酸化膜122が露出される。以上説明したようにして、CCD固体撮像装置における、電荷蓄積部131、電荷転送部134、読み出しゲート部137および素子分離領域138、139が形成された。なお、アライメントマーク形成に関しては、必ずしも半導体基板101に転写する必要はない。また、第1膜104を構成する材料、エッチング剤等に関しては、上記実施例に示した材料やプロセスフローには特に制限はなく、本発明によるセルフアライメント法が実現できれば、上記以外の材料を用いることができる。例えば、第1膜104は酸化シリコン系材料であればよく、またはコンタミネーションを起こさないものであれば他の材質の酸化膜を用いることも可能である。本発明の製造方法により固体撮像装置を形成することで、電荷読み出し電圧を安定化させることが可能となり、またブルーミング特性を改善することが可能となる。次に、本発明の固体撮像装置の製造方法に係る第2実施例として、転送電極位置に対応してパターン幅を変化させることでレジスタ転送方向に打ち込まれるイオンによってフリンジング電界を強化する構造の製造方法を、図36に示す製造工程図によって説明する。図361に示すように、シリコン基板201上にインプラ打ち込み用の酸化膜202を例えば10nm~20nm程度の厚さに形成し、その上部に第1膜となるポリシリコン膜を例えば50nm~2000nmの厚さに堆積して形成する。次いで通常のリソグラフィー技術およびエッチング技術によって、CCDチャネル中央部にポリシリコン膜を残すようにパターニングを行う。この結果、図示されているように、ポリシリコンからなる第1膜203が形成される。その後、上記ポリシリコン膜のパターニングに用いたレジスト膜を除去する。上記第1膜203はポリシリコンに限定されることはなく、窒化膜、アモルファスシリコン等を用いることもできる。また、上記第1膜203はストライプ状に形成される、もしくは、第1膜203は一様な幅ではなく、後に形成される転送電極位置に対応して電荷転送方向に幅が一様でない構造としてもよい。次に図362に示すように、開口部204内に上記第1膜203が位置するようにCCDレジスタ部上に開口部204を有する第2膜205を例えばレジストで形成する。そして、上記第1膜203および第2膜205をマスクに用いて例えばイオン注入により、シリコン基板201にn型不純物例えばヒ素As、リンPを打ち込み、NチャネルBCCDの高濃度不純物領域211を形成する。このとき、上記開口部204内の第1膜203がマスクとして機能する。なお、n型不純物だけでなくp型不純物をn型不純物に対応させて打ち込んでもよい。その後、酸化膜に対して選択的に除去できるエッチング方法によって上記第1膜203を除去する。次に、図363に示すように、第2膜205をマスクに用いて例えばイオン注入により、レジスタ部全面に、n型不純物例えばヒ素Asを先に打ち込んだn型不純物よりも低ドーズ量で高エネルギーに打ち込むことで、高濃度不純物領域211を含むとともに高濃度不純物領域211よりも深い位置に達する低濃度n型不純物領域212を形成する。それとともに、BCCDのp型不純物としてホウ素を打ち込み、低濃度n型不純物領域212の下層にPウエル213を形成する。その後、上記第2膜205を剥離する。前記第2膜205を剥離した後の状態を図364に示す。したがって、酸化膜202が露出される。その後、センサ部、読み出しゲート部、素子分離領域、電極等を形成するプロセスを行う。上記製造方法によれば、第1膜203の幅を制御することで高濃度領域の幅を変化させることにより、取り扱い電荷量が小さいときの転送電界を増大させることが可能になる。例えば、CCD撮像素子の垂直CCDの取り扱い電荷量を上記構成とすることにより10から30程度増大することができる。また、チャネル両サイドのイオン打ち込み領域幅を転送電極位置に対応させて変化させることで、転送方向にフリンジング電界を強化でき、転送効率の高いCCDレジスタを得ることができる。イオン打ち込みのマスクとなるポリシリコン膜厚については、CCDレジスタ部に打ち込むイオンのエネルギーによって決められる。例えばBCCDのn型不純物としてヒ素Asを100keVで打ち込む場合には、Asのポリシリコンに対する飛程RpおよびΔRpはそれぞれ60nm、23nm程度であるので、そのマスクとなるRp3ΔRp=130nm程度のポリシリコン膜でよいことになる。ここで、BCCD下のウエル用にボロンなどを上記Asパターンと合わせて打ち込む場合には、ボロン打ち込みのエネルギーが一般的に高いために、ボロン打ち込みで必要なポリシリコンマスク厚が決められる。ボロンの打ち込みエネルギーが200keVだとすると、上記と同様な計算からポリシリコン厚は800nm程度必要になる。マスクとしてポリシリコンでなく窒化シリコンを用いる場合も同様にマスクとなる窒化シリコン膜厚が決めらてくる。またレジスタ中央のポリシリコン幅については、CCD幅垂直CCDチャネル幅が0.6ミクロンであった場合に、このような微細な寸法においては、サイドの高濃度領域と均等程度の幅の0.2μmにすることが加工の精度確保上妥当である。窒化シリコン膜を用いる場合も同様である。次に、本発明の固体撮像装置の製造方法に係る第3実施例として、電荷蓄積部、垂直電荷転送部の両サイドに、もしくは電荷蓄積部の周辺部、垂直電荷転送部の両サイドのn型領域部にn型不純物濃度の高い不純物領域をセルフアライメントにより形成し、電荷蓄積部の蓄積電荷量と垂直電荷転送部の取り扱い電荷量を向上させる技術を、図37~図49によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。図371に示すように、半導体基板301としてn型シリコン基板を用意する。次いで図372に示すように、公知の熱酸化法により、半導体基板301上に酸化酸化シリコン膜302を形成する。次いで図373に示すように、公知の減圧CVD法により、酸化膜302上に窒化シリコン膜303を形成する。この窒化シリコン膜303は、ハードマスク形成時のエッチングストップ層として機能する。次に、図384に示すように、半導体基板301中にホウ素を注入例えばイオン注入し、p型不純物領域304を形成する。このp型不純物領域304はオーバフロードレインとして機能する。次に、図385に示すように、上記窒化シリコン膜303上に第1膜305を形成する。この第1膜305は、例えば公知のプラズマCVD法によりプラズマ酸化膜で形成される。このプラズマ酸化膜は、セルフアライメント用ハードマスクとして機能し、後に行うレジストリフローによるイオン注入領域形成時、またポリシリコンPoly-Si成膜により垂直電荷転送部、電荷蓄積部内のN型領域中の濃度調整時における支持体として重要な機能を果たす。上記第1膜305の構成材料としては、プラズマ酸化膜に限らずにプラズマ窒化膜、ノンドープトガラスNSG膜、プラズマTEOSTetraEthylOrthoSilicate膜等を用いることができる。また、第1膜305のドライエッチング時にレジストの細りによる形状を改善する目的として、第1膜305上に減圧CVD法により窒化シリコン膜を形成して、第1膜305のエッチング加工のハードマスクとしてもよい。次に、図386に示すように、公知のレジスト塗布、リソグラフィー技術により、第1膜305上にレジストパターン306をストライプ状に形成する。図中、aで示す領域は後に形成する垂直電荷転送部、bで示す領域は後に形成する電荷蓄積部、cで示す領域は後に形成する垂直転送部へ電荷を移動する読み出しゲート部、dで示す領域は後に形成する素子分離領域を示す。次に、レジストパターン306をエッチングマスクに用いて公知のドライエッチング技術により、第1膜305をエッチングして、図397に示すように、読み出しゲート部および素子分離領域を形成する領域上に第1膜305をストライプ状に残す。すなわち、電荷蓄積部を形成する領域一部素子分離領域が形成される領域上も含む上の第1膜305に第1開口部307を形成するとともに電荷転送部を形成する領域上の第2膜305に第2開口部308を形成する。その後、レジストパターン306を剥離する。図面では、レジストパターン306を剥離した状態を示した。上記第1膜305のエッチングは、窒化シリコン膜303と選択比の取れるエッチング条件に設定される。次に、図398に示すように、上記窒化シリコン膜303上に上記第1膜305を被覆する第2膜309を形成する。この第2膜309にはリフロー可能なレジストを用いる。次に、図399に示すように、通常のリソグラフィー技術によって、第1開口部307において第1膜305の側壁部に隙間310を形成するように、かつ第1開口部307と第2開口部308との間における第1膜305上、および第2開口部308上の第2膜309を除去する。この結果、第1開口部307内に第1膜305側に隙間310を設けて第2膜309が形成された。次に、図4010に示すように、第2膜309のリフロー処理を行う。このリフロー処理は、第2膜309の熱軟化点より高い温度で処理することにより第2膜309を流動化させて第1膜305によってその流動化をせき止めることにより、第1開口部307内を第2膜309で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第2膜309によってマスキングされる。一方、第2開口部308は開口状態が保持されている。このリフロー処理では、上記隙間310を設けたことにより、第2膜309が第1開口部307より溢れるのが防止されている。次に、図4011に示すように、上記第1膜305および第2膜309をマスクに用いてイオン注入を行う。このイオン注入は、第1膜305に開口された第2開口部308より、電荷転送部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板301中に導入して電荷転送部331のn型不純物領域n型高濃度不純物領域332を形成する。このイオン注入では、第1膜305に形成された第2開口部308によってイオン注入位置が規定される。さらに、上記第1膜305および第2膜309をマスクに用いてp型不純物をイオン注入することにより、半導体基板301に形成される電荷転送部331のn型不純物領域332の下層に、p型不純物として例えばホウ素イオンを導入してp型不純物領域334をする。これによって、電荷転送部331のn型不純物領域332とその下層に接合するp型不純物領域334とが形成される。なお、n型不純物領域332の形成とp型不純物領域334の形成は、どちらを先に行ってもかまわない。その後上記第2膜309を除去する。第2膜309を除去した状態を図4012に示す。したがって、第1開口部307が再び開口され、第1膜305が露出される。次に、図4113に示すように、上記窒化シリコン膜303上に上記第1膜305を被覆する第3膜311を形成する。この第3膜311にはリフロー可能なレジストを用いる。次に、図4114に示すように、通常のリソグラフィー技術によって、第2開口部308において第1膜305の側壁部に隙間312を形成するように、かつ第1開口部307と第2開口部308との間における第1膜305上、および第1開口部307上の第3膜311を除去する。この結果、第2開口部308内に第1膜305側に隙間312を設けて第3膜311が形成された。次に、図4115に示すように、第3膜311のリフロー処理を行う。このリフロー処理は、第3膜311の熱軟化点より高い温度で処理することにより第3膜311を流動化させて第1膜305によってその流動化をせき止めることにより、第2開口部308内を第3膜311で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第3膜311によってマスキングされる。一方、第1開口部307は開口状態が保持されている。このリフロー処理では、上記隙間312を設けたことにより、第3膜311が第2開口部308より溢れるのが防止されている。次に、図4216に示すように、上記第1膜305および第3膜311をマスクに用いてイオン注入を行う。このイオン注入は、第1膜305に開口された第1開口部307より、電荷蓄積部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板301中に導入して、電荷蓄積部335のn型不純物領域n型高濃度不純物領域336を形成する。このイオン注入では、第1膜305に形成された第1開口部307によってイオン注入位置が規定される。その後、上記第3膜311を除去する。図4217に第3膜311を除去した後の状態を示す。したがって、第2開口部308が再び開口され、第1膜305が露出される。上記説明した電荷蓄積部134および垂直電荷転送部131に関してのプロセス順は特に問わない。次に、図4218に示すように、第1膜305を被覆するように、第4膜313を形成する。この第4膜313は、コンフォーマルにかつ成膜されることが重要であり、例えば公知の減圧CVD法によりポリシリコン膜で形成される。この第4膜313の膜厚がn型不純物領域の濃度調整幅となる。なお、ポリシリコン膜の他に窒化シリコン膜で形成することも可能であり、膜種を変える場合は後に行う加工条件を考慮してプロセスを組み立てれば良い。次に、図4319に示すように、上記第4膜313を被覆するレジスト膜314を形成する。次いで図4320に示すように、通常のリソグラフィー技術によって、上記レジスト膜314に第2開口部308上に開口部を形成するとともに第1開口部307上をレジスト膜314で覆っておく。このとき、第4膜313が第1膜305表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。次に、図4321に示すように、レジスト膜314および第2開口部308側壁に形成された第4膜313をマスクに用いて、第2開口部308側壁に形成された部分を除く第1開口部308底部に形成された第4膜313を通して、半導体基板301に形成されたn型不純物領域n型高濃度不純物領域332にp型不純物を導入する。この結果、半導体基板301にn型不純物のみを導入したn型不純物領域n型高濃度不純物領域332と、半導体基板301にn型不純物とp型不純物とを導入したn型不純物領域n型低濃度不純物領域333とが隣接して形成される。これにより、垂直電荷転送部331のN領域がn型不純物領域n型高濃度不純物領域332およびn型不純物領域n型低濃度不純物領域333とにセルフアライメントにより形成された。その後、上記レジスト膜314を除去する。レジスト膜314を剥離した状態を図4422に示す。したがって、第4膜313が再び全面に露出される。次に、図4423に示すように、上記第4膜313を被覆するレジスト膜315を形成する。次いで図4424に示すように、通常のリソグラフィー技術によって、上記レジスト膜315に第1開口部307上に開口部を形成するとともに第2開口部308上をレジスト膜315で覆っておく。このとき、第4膜313が第1膜305表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。次に、図4525に示すように、レジスト膜315および第1開口部307側壁に形成された第4膜313をマスクに用いて、第2開口部308側壁に形成された部分を除く第1開口部307底部に形成された第4膜313を通して、半導体基板301に形成されたn型不純物領域n型高濃度不純物領域336にp型不純物を導入する。この結果、半導体基板301にn型不純物のみを導入したn型不純物領域n型高濃度不純物領域336と、半導体基板301にn型不純物とp型不純物とを導入したn型不純物領域n型低濃度不純物領域337とが隣接して形成される。これにより、電荷蓄積部335のN領域がn型不純物領域n型高濃度不純物領域336およびn型不純物領域n型低濃度不純物領域337とにセルフアライメントにより形成された。その後、上記レジスト膜315を除去する。レジスト膜315を剥離した状態を図4526に示す。したがって、第4膜313が再び全面に露出される。その後、上記第4膜313を除去する。第4膜313を剥離した状態を図4527に示す。したがって、第1膜305が再び露出される。したがって、上記製造工程によれば、第4膜313の一回の成膜で、垂直電荷転送部331と電荷蓄積部335におけるN型領域の濃度調整を行うことが可能になり、両者の両サイドn型不純物領域332、336の幅は実質的に等しいものとなる。ここで、n型不純物領域332、336の幅を変化させたい場合は、垂直電荷転送部331、電荷蓄積部335へのイオン注入時において、第4膜313の膜厚を変えて成膜し直せばよい。次に、電荷蓄積部335に蓄積された電荷を読み出すための読み出しゲート部の製造工程を以下に説明する。次に、図4628に示すように、上記第1膜305を被覆する第5膜316を形成する。その後、図4629に示すように、通常のリソグラフィー技術によって、第1膜305に形成されている第1開口部307と第2開口部308との間でかつ読み出しゲート部を形成する領域上の上記第1膜305の側壁部分に隙間317を形成するようにして、読み出しゲート部を形成する領域上における第1膜305上の第5膜316を除去する。次に、図4630に示すように、レジストからなる第5膜316のみをリフローして第1開口部307と第2開口部308との間のゲート読み出し部となる領域上の第1膜305を露出させるとともに少なくとも電荷蓄積部335が形成された第1開口部307底部および電荷転送部331が形成された第2開口部308底部を第5膜316で被覆する。このとき、素子分離領域を形成する領域上の第1膜305上は第5膜316に被覆された状態とする。このリフロー処理では、上記隙間317を設けたことにより、第5膜316が読み出しゲート部を形成する領域上における第1膜305上を覆うのが防止されている。次に、露出した部分の第1膜305のみを、例えばエッチングにより除去して、図4731に示すように、読み出しゲート部を形成する領域上における第5膜316に第3開口部318を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。次に、図4732に示すように、上記第5膜316をマスクに用いて上記第3開口部318より半導体基板301にp型不純物を導入して読み出しゲート部338を形成する。このp型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第5膜316を除去する。第5膜316を除去した後の状態を図4733に示す。したがって、第1膜305が再び全面に露出される。次に、隣接する画素領域を分離するための素子分離領域の製造工程を以下に説明する。図4834に示すように、上記第1膜305を被覆する第6膜319を形成する。その後図4835に示すように、通常のリソグラフィー技術によって、素子分離領域を形成する領域上の上記第1膜305の側壁部分に隙間320を形成するようにして、素子分離領域を形成する領域上における第1膜305上の第6膜319を除去する。次に、図4836に示すように、レジストからなる第6膜319のみをリフローしてゲート読み出し部となる領域上の第1膜305を露出させるとともに少なくとも電荷転送部331、読み出しゲート部338、電荷蓄積部335が形成された領域上をリフローした第6膜319で被覆する。このリフロー処理では、上記隙間320を設けたことにより、第6膜319が素子分離領域を形成する領域上における第1膜305上を覆うのが防止されている。次に、露出した部分の第1膜305のみを、例えばエッチングにより除去して、図4937に示すように、素子分離領域を形成する領域上における第6膜319に第4開口部321を形成する。上記エッチングは、ドライエッチングもしくはウエットエッチングにより行うことができる。次に、図4938に示すように、上記第6膜319をマスクに用いて上記第4開口部321より半導体基板301にp型不純物を導入して素子分離領域339を形成する。このp型不純物の導入は、例えばホウ素をイオン注入することで行う。その後、第6膜319を除去する。第6膜319を除去した後の状態を図4939に示す。この結果、垂直方向の電荷転送部331において垂直方向両側にストライプ状にn型不純物領域332を形成することができ、また電荷蓄積部335において垂直方向両側にストライプ状にn型不純物領域336を形成することができた。さらに図示はしないが、CCD固体撮像装置の水平方向に形成される素子分離領域、すなわち垂直方向に配列される画素領域を分離する素子分離領域を形成する。この形成方法は、前述の実施例1と同様である。また、読み出しゲートの形成方法、素子分離領域の形成方法にかんしては前述の実施例1の図16、図21で説明したプロセスを用いることができる。上記製造方法によれば、CCD固体撮像素子における、電荷蓄積部335のN型領域、電荷転送部331のN型領域、読み出しゲート部338のp型不純物領域、さらには画素領域を区分する素子分離領域339のp型不純物領域を、無機膜で形成されたハードマスク第1膜305を利用してセルフアライメントで形成することができる。次に、前記実施例3で製造された固体撮像装置における水平方向ポテンシャルプロファイル模式図を図50に示す。図50中のO~Aは電荷蓄積部Oから電荷流出防止部Aのポテンシャルプロファイル模式図であり、図50中のO~Bは電荷蓄積部Oから深さ方向Bのポテンシャルプロファイル模式図である。また図50に示す破線は電荷蓄積部および垂直電荷転送部の両サイド電荷蓄積部の周辺部含みにn型不純物領域がない場合のポテンシャルプロファイルであり、実線はn型不純物領域を形成した場合のポテンシャルプロファイルのイメージである。図50に示すように、垂直方向における電荷転送部および電荷蓄積部のポテンシャルが深くなっていることが判る。したがって、本発明の実施例3による製造方法により固体撮像装置を形成することで、電荷読み出し電圧を安定化させることが可能となり、またブルーミング特性を改善することが可能となる。次に、本発明の固体撮像装置の製造方法に係る第4実施例として、電荷蓄積部、垂直電荷転送部の両サイドに、もしくは電荷蓄積部の周辺部、垂直電荷転送部の両サイドのn型領域部にn型不純物濃度の高い不純物領域をセルフアライメントにより形成し、電荷蓄積部の蓄積電荷量と垂直電荷転送部の取り扱い電荷量を向上させる技術を、図51~図64によって説明する。すなわち、この製造方法では、電荷蓄積部周辺部の水平方向に加え、より電荷蓄積部の蓄積電荷量を増加させるために、垂直方向にもN領域の濃度を調整する目的で電荷蓄積部を取り囲む形でハードマスクを形成し、セルフアライメント法により前述N領域の濃度を調整する製造方法について説明するものである。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。図511に示すように、半導体基板401としてn型シリコン基板を用意する。次いで図512に示すように、公知の熱酸化法により、半導体基板401上に酸化酸化シリコン膜402を形成する。次いで図513に示すように、公知の減圧CVD法により、酸化膜402上に窒化シリコン膜403を形成する。この窒化シリコン膜403は、ハードマスク形成時のエッチングストップ層として機能する。次に、図524に示すように、半導体基板401中にホウ素を注入例えばイオン注入し、p型不純物領域404を形成する。このp型不純物領域404はオーバフロードレインとして機能する。次に、図525に示すように、上記窒化シリコン膜403上に第1膜405を形成する。この第1膜405は、例えば公知のプラズマCVD法によりプラズマ酸化膜で形成される。このプラズマ酸化膜は、セルフアライメント用ハードマスクとして機能し、後に行うレジストリフローによるイオン注入領域形成時、またポリシリコンPoly-Si成膜により垂直電荷転送部、電荷蓄積部内のN型領域中の濃度調整時における支持体として重要な機能を果たす。上記第1膜405の構成材料としては、プラズマ酸化膜に限らずにプラズマ窒化膜、ノンドープトガラスNSG膜、プラズマTEOSTetraEthylOrthoSilicate膜等を用いることができる。また、第1膜405のドライエッチング時にレジストの細りによる形状を改善する目的として、第1膜405上に減圧CVD法により窒化シリコン膜を形成して、第1膜405のエッチング加工のハードマスクとしてもよい。次に、図526に示すように、公知のレジスト塗布、リソグラフィー技術により、第1膜405上に電荷蓄積部を形成する領域上を囲むようにディスクリートパターンにレジストパターン406を形成する。なお、レジストパターン406は、ストライプ等垂直素子分離領域上の領域を細らせた形状のパターンで形成しても差し支え無い。図中、aで示す領域は後に形成する垂直電荷転送部、bで示す領域は後に形成する電荷蓄積部、cで示す領域は後に形成する垂直転送部へ電荷を移動する読み出しゲート部、dで示す領域は後に形成する素子分離領域を示す。次に、図537に示すように、レジストパターン406前記図526参照をエッチングマスクに用いて公知のドライエッチング技術により、第1膜405をエッチングして、読み出しゲート部および素子分離領域を形成する領域上に、言い換えれば電荷蓄積部を形成する領域上を囲むようにディスクリートパターンに第1膜405を残す。すなわち、電荷蓄積部を形成する領域一部水平方向の素子分離領域が形成される領域上も含む上の第1膜405に第1開口部407を形成するとともに電荷転送部を形成する領域上の第2膜405に第2開口部408を形成する。その後、レジストパターン406を剥離する。図面では、レジストパターン406を剥離した状態を示した。上記第1膜405のエッチングは、窒化シリコン膜403と選択比の取れるエッチング条件に設定される。次に、図538に示すように、上記窒化シリコン膜403上に上記第1膜405を被覆する第2膜409を形成する。この第2膜409にはリフロー可能なレジストを用いる。次に、図539に示すように、通常のリソグラフィー技術によって、第1開口部407において第1膜405の側壁部に隙間410を形成するように、かつ第1開口部407と第2開口部408との間における第1膜405上、および第2開口部408上の第2膜409を除去する。この結果、第1開口部407内に第1膜405側に隙間410を設けて第2膜409が形成された。次に、図5410に示すように、第2膜409のリフロー処理を行う。このリフロー処理は、第2膜409の熱軟化点より高い温度で処理することにより第2膜409を流動化させて第1膜405によってその流動化をせき止めることにより、第1開口部407内を第2膜409で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第2膜409によってマスキングされる。一方、第2開口部408は開口状態が保持されている。このリフロー処理では、上記隙間410を設けたことにより、第2膜409が第1開口部407より溢れるのが防止されている。次に、図5411に示すように、上記第1膜405および第2膜409をマスクに用いてイオン注入を行う。このイオン注入は、第1膜405に開口された第2開口部408より、電荷転送部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板401中に導入して電荷転送部431のn型不純物領域n型高濃度不純物領域432を形成する。このイオン注入では、第1膜405に形成された第2開口部408によってイオン注入位置が規定される。さらに、上記第1膜405および第2膜409をマスクに用いてp型不純物をイオン注入することにより、半導体基板401に形成される電荷転送部431のn型不純物領域432の下層に、p型不純物として例えばホウ素イオンを導入してp型不純物領域434をする。これによって、電荷転送部431のn型不純物領域432とその下層に接合するp型不純物領域434とが形成される。なお、n型不純物領域432の形成とp型不純物領域434の形成は、どちらを先に行ってもかまわない。その後上記第2膜409を除去する。第2膜409を除去した状態を図5412に示す。したがって、第1膜405が再び露出され、第1開口部407が再度開口される。次に、図5513に示すように、上記窒化シリコン膜403上に上記第1膜405を被覆する第3膜411を形成する。この第3膜411にはリフロー可能なレジストを用いる。次に、図5514に示すように、通常のリソグラフィー技術によって、第2開口部408において第1膜405の側壁部に隙間412を形成するように、かつ第1開口部407と第2開口部408との間における第1膜405上、および第1開口部407上の第3膜411を除去する。この結果、第2開口部408内に第1膜405側に隙間412を設けて第3膜411が形成された。次に、図5515に示すように、第3膜411のリフロー処理を行う。このリフロー処理は、第3膜411の熱軟化点より高い温度で処理することにより第3膜411を流動化させて第1膜405によってその流動化をせき止めることにより、第2開口部408内を第3膜411で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第3膜411によってマスキングされる。一方、第1開口部407は開口状態が保持されている。このリフロー処理では、上記隙間412を設けたことにより、第3膜411が第2開口部408より溢れるのが防止されている。次に、図5616に示すように、上記第1膜405および第3膜411をマスクに用いてイオン注入を行う。このイオン注入は、第1膜405に開口された第1開口部407より、電荷蓄積部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板401中に導入して、電荷蓄積部435のn型不純物領域n型高濃度不純物領域436を形成する。このイオン注入では、第1膜405に形成された第1開口部407によってイオン注入位置が規定される。その後、上記第3膜411を除去する。図5617に第3膜411前記図5517参照を除去した後の状態を示す。したがって、第1膜405が再び露出され、第2開口部408が再度開口される。上記説明した電荷蓄積部435および垂直電荷転送部431に関してのプロセス順は特に問わない。次に、図5618に示すように、第1膜405を被覆するように、第4膜413を形成する。この第4膜413は、コンフォーマルにかつ成膜されることが重要であり、例えば公知の減圧CVD法によりポリシリコン膜で形成される。この第4膜413の膜厚がn型不純物領域の濃度調整幅となる。なお、ポリシリコン膜の他に窒化シリコン膜で形成することも可能であり、膜種を変える場合は後に行う加工条件を考慮してプロセスを組み立てれば良い。次に、図5719に示すように、上記第4膜413を被覆するレジスト膜414を形成する。次いで図5720に示すように、通常のリソグラフィー技術によって、上記レジスト膜414に第2開口部408上に開口部を形成するとともに第1開口部407上をレジスト膜414で覆っておく。このとき、第4膜413が第1膜405表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。次に、図5721に示すように、レジスト膜414および第2開口部408側壁に形成された第4膜413をマスクに用いて、第2開口部408側壁に形成された部分を除く第1開口部408底部に形成された第4膜413を通して、半導体基板401に形成されたn型不純物領域n型高濃度不純物領域432にp型不純物を導入する。この結果、半導体基板401にn型不純物のみを導入したn型不純物領域n型高濃度不純物領域432と、半導体基板401にn型不純物とp型不純物とを導入したn型不純物領域n型低濃度不純物領域433とが隣接して形成される。これにより、垂直電荷転送部431のN領域がn型不純物領域n型高濃度不純物領域432およびn型不純物領域n型低濃度不純物領域433とにセルフアライメントにより形成された。その後、上記レジスト膜414を除去する。レジスト膜414を剥離した状態を図5822に示す。したがって、第4膜413が再び露出される。次に、図5823に示すように、上記第4膜413を被覆するレジスト膜415を形成する。次いで図5824に示すように、通常のリソグラフィー技術によって、上記レジスト膜415に第1開口部407上に開口部を形成するとともに第2開口部408上をレジスト膜415で覆っておく。このとき、第4膜413が第1膜405表面に成膜されていることからレジストのパターンを形成する位置の幅が太っていることになり、それによってパターン形成のマージンが増大することになる。次に、図5925に示すように、レジスト膜415および第1開口部407側壁に形成された第4膜413をマスクに用いて、第2開口部408側壁に形成された部分を除く第1開口部407底部に形成された第4膜413を通して、半導体基板401に形成されたn型不純物領域n型高濃度不純物領域436にp型不純物を導入する。この結果、半導体基板401にn型不純物のみを導入したn型不純物領域n型高濃度不純物領域436と、半導体基板401にn型不純物とp型不純物とを導入したn型不純物領域n型低濃度不純物領域437とが隣接して形成される。これにより、電荷蓄積部335のN領域がn型不純物領域n型高濃度不純物領域436およびn型不純物領域n型低濃度不純物領域437とにセルフアライメントにより形成された。その後、上記レジスト膜415を除去する。レジスト膜415を剥離した状態を図5926に示す。したがって、第1膜413が再び露出される。その後、上記第4膜413を除去する。第4膜413を剥離した状態を図5927に示す。したがって、第1膜405が再び露出され、第1開口部407、第2開口部408が再度開口される。したがって、上記製造工程によれば、第4膜413の一回の成膜で、垂直電荷転送部431と電荷蓄積部435におけるN型領域の濃度調整を行うことが可能になり、両者の両サイドn型不純物領域432、436の幅は実質的に等しいものとなる。ここで、n型不純物領域432、436の幅を変化させたい場合は、垂直電荷転送部431、電荷蓄積部435へのイオン注入時において、第4膜413の膜厚を変えて成膜し直せばよい。次に、図6028に示すように、上記第1膜405を被覆する第5膜416を形成する。その後図6029に示すように、通常のリソグラフィー技術によって、第1膜405に形成されている第1開口部407と第2開口部408との間の各第1膜405の側壁部分に隙間417を形成するようにして、各第1膜405上の第5膜416を除去する。したがって、第1開口部407、第2開口部408に隙間417を形成した状態で第5膜416がパターニングされる。ここでパターンエッジは必ずしも窒化シリコン膜403が露出するまで開口する必要はなく、第1膜405のトップが露出する程度の開口状態でも構わない。次に、図6030に示すように、レジストからなる第5膜416のみをリフローして第1開口部407と第2開口部408との間の第1膜405を露出させるとともに少なくとも電荷蓄積部435が形成された第1開口部407底部および電荷転送部431が形成された第2開口部408底部を第5膜416で被覆する。このリフロー処理では、上記隙間417を設けたことにより、第5膜416が第1膜405上を覆うのが防止されている。次に、図6131に示すように、第5膜416側の全面に第1膜405を被覆するレジスト膜418を成膜する。次いで図6132に示すように、リソグラフィー技術によって、読み出しゲート部を形成する領域上の第1膜405を被覆するように上記レジスト膜418をパターニングする。すなわち、水平方向の素子分離領域を形成する領域上、垂直方向の素子分離領域を形成する領域上の一部が開口されたものである。ここで、垂直方向の一部を含んで開口する理由は、露光装置による位置合わせずれのマージンを考慮する理由からである。次に、図6133に示すように、上記レジスト膜418および上記第5膜416をエッチングマスクに用いて露出している第1膜405を除去して第5開口部419を形成する。次に、図6234に示すように、上記レジスト膜418および上記第5膜416をマスクに用いて公知のイオン注入法により半導体基板401中にp型不純物例えばホウ素を注入してp型不純物領域からなる素子分離領域438を形成する。次に、レジスト膜418を剥離する。レジスト膜418を剥離した後の状態を図6235に示す。したがって、第1膜405が露出される。次に、図6236に示すように、第1膜405を被覆するレジスト膜420を形成する。次に、図6237に示すように、リソグラフィー技術によって、上記レジスト膜420に、読み出しゲート部を形成する領域上および水平方向の素子分離領域の一部形成領域上における第1膜405上を露出するように第1膜405の側壁部に隙間421を形成する。次に、図6338に示すように、リフロー処理によって、上記隙間421を埋め込むようにかつ第1膜405上部が露出するように、上記レジスト膜420をリフローする。このリフロー条件としては、レジストの軟化点より高い温度での熱リフローを行う。次に、図6339に示すように、レジスト膜420をマスクに用いて第1膜405をエッチング除去し、第5開口部422を形成する。上記エッチングは、公知のドライエッチング法もしくはウエットエッチング法による。次に、図6440に示すように、上記レジスト膜420を用いてイオン注入法により第5開口部422よりp型不純物例えばホウ素を導入して、半導体基板401に読み出しゲート部439を形成するとともに、水平方向の素子分離領域図示せずを形成する。その後、レジスト膜420を除去する。レジスト膜420を除去した後の状態を図6441に示す。したがって、窒化シリコン膜403が露出される。この結果、図6442に示すように、垂直方向の電荷転送部431において垂直方向両側にストライプ状にn型不純物領域432を形成することができ、また電荷蓄積部435の周囲にn型不純物領域436を形成することができた。次に、本発明の固体撮像装置の製造方法に係る第5実施例として、リフロー後の膜厚が足りない場合の処理について図65~図66によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。ここでは、前記実施例3で説明したのと同様にレジスト膜をリフローして第1膜に形成した第2開口部を埋め込むプロセスを説明する。図651に示すように、第1膜505を形成し、第1膜505に第1開口部507、第2開口部508を形成する。さらに第1膜505を被覆するように第2膜511を形成する。次に通常のリソグラフィー技術によって、第2開口部508において第1膜505の側壁部に隙間512を形成するように、かつ第1開口部507と第2開口部508との間における第1膜505上、および第1開口部507上の第2膜511を除去する。この結果、第2開口部508内に第1膜505側に隙間512を設けて第2膜511が形成された。次に、図652に示すように、第2膜511のリフロー処理を行う。このリフロー処理は、第2膜511の熱軟化点より高い温度で処理することにより第2膜511を流動化させて第1膜505によってその流動化をせき止めることにより、第2開口部508内を第2膜511で完全に被覆する処理である。この結果、電荷蓄積部を形成する領域上が第2膜511によってマスキングされる。一方、第1開口部507は開口状態が保持されている。このリフロー処理では、上記隙間512を設けたことにより、第2膜511が第2開口部508より溢れるのが防止されている。このとき、第2膜511の膜厚tが少ない場合には、以下の工程を行う。図653に示すように、上記第1膜505、第2膜511を被覆するように、第3膜541を、例えばリフロー可能なレジストで形成する。次に、図664に示すように、通常のリソグラフィー技術によって、第2開口部508において第1膜505の側壁部に隙間542を形成するように、かつ第1開口部507と第2開口部508との間における第1膜505上、および第1開口部507上の第3膜541を除去する。この結果、第2開口部508内に第1膜505側に隙間542を設けて第2膜511上に第3膜541が形成された。次に、図665に示すように、第3膜541のリフロー処理を行う。このリフロー処理は、第3膜541の熱軟化点より高い温度で処理することにより第3膜541を流動化させて第1膜505によってその流動化をせき止めることにより、第2膜511上の第2開口部508内を第3膜541で完全に被覆する処理である。この結果、第2開口部508が第2膜511および第3膜541によってマスキングされる。一方、第1開口部507は開口状態が保持されている。このリフロー処理では、上記隙間542を設けたことにより、第3膜541が第2開口部508より溢れるのが防止されている。次に、図666に示すように、上記第1膜505および第2膜511および第3膜541をマスクに用いてイオン注入を行う。このイオン注入は、第1膜505に開口された第1開口部507より、電荷蓄積部のn型不純物領域を形成するためのn型不純物として、例えばヒ素イオンもしくはリンイオンを半導体基板501中に導入して、電荷蓄積部535のn型不純物領域n型高濃度不純物領域536を形成する。このように、リフローした膜の膜厚が足りない場合には、上記のようにして第3膜を形成することで、所望のリフロー膜を形成することが可能になる。このリフロー膜の追加プロセスは、上記各実施例において、リフロー膜の膜厚が足りない場合全てに適用することができる。また、第3膜の形成は、1回に限らず、所望の膜厚を得るまで複数回行うことも可能である。これによりイオン注入時に必要なレジスト膜厚を得ることができる。次に、本発明の固体撮像装置の製造方法に係る第6実施例として、第1膜に形成した第1開口部、第2開口部を塞ぐレジスト膜に化学増幅型ポジレジストを用いる場合を、図67~図68によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。ここでは、前記実施例3で説明したのと同様に第1膜に形成した第2開口部をレジスト膜で埋め込むプロセスを説明する。図671に示すように、ハードマスクとなる第1膜605を形成し、第1膜605に第1開口部607、第2開口部608を形成する。さらに第1膜605を被覆するように第2膜611を化学増幅型ポジレジストで形成する。次に、図672に示すように、通常のリソグラフィー技術によって、第1開口部607において第1膜605の側壁部に露光しない領域612を形成するようにして第1開口部607内の第2膜611を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果、図673に示すように、第2膜611の感光部中の酸発生剤613がレジスト中に熱拡散する。この時、a領域第1膜605より高さの低い近傍領域においては酸発生剤613の拡散は第1膜605により停止させられる。また、第2膜611の表層領域においては、第1膜605より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜605の高さを調整することでこの問題は解決される。そして図684に示すように、前述熱拡散によりレジストからなる第2膜611の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、図685に示すように、第2膜611をアルカリ現像液により現像除去し、第1開口部607を再び開口する。このとき、第2開口部608は第2膜611によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。上記製造プロセスは、上各実施例における第1開口部もしくは際2開口部を選択的に開口、閉塞するレジストプロセスに適用することができるとともに、レジスト膜で被覆されている第1膜を選択的に露出させるプロセスにも適用することができる。次に、本発明の固体撮像装置の製造方法に係る第7実施例として、第1膜に形成した第1開口部、第2開口部を塞ぐレジスト膜に化学増幅型ネガレジストを用いる場合を、図69~図70によって説明する。各図面では、左側に平面図を示し、右側に水平電荷転送方向の断面図を示す。ここでは、前記実施例3で説明したのと同様に第1膜に形成した第2開口部をレジスト膜で埋め込むプロセスを説明する。図691に示すように、ハードマスクとなる第1膜705を形成し、第1膜705に第1開口部707、第2開口部708を形成する。さらに第1膜705を被覆するように第2膜711を化学増幅型ネガレジストで形成する。次に、図692に示すように、通常のリソグラフィー技術によって、第2開口部708において第1膜705の側壁部に露光しない領域712を形成するようにして第2開口部708内の第2膜711を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果、図693に示すように、第2膜711の感光部中の酸発生剤713がレジスト中に熱拡散する。この時、a領域第1膜705より高さの低い近傍領域においては酸発生剤713の拡散は第1膜705により停止させられる。また、第2膜711の表層領域においては、第1膜705より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜705の高さを調整することでこの問題は解決される。そして図704に示すように、前述熱拡散によりレジストからなる第2膜711の分子構造がアルカリ現像液に不溶した構造の最終形態となる。次に、図705に示すように、第2膜711をアルカリ現像液により現像除去し、第1開口部707を再び開口する。このとき、第2開口部708は第2膜711によって塞がれている。次に、図706に示すように、第1膜705上から第1開口部707側にはみ出して形成されている第2膜711を酸素を含むアッシング等の除去手段によって除去する。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。上記製造プロセスは、上各実施例における第1開口部もしくは際2開口部を選択的に開口、閉塞するレジストプロセスに適用することができるとともに、レジスト膜で被覆されている第1膜を選択的に露出させるプロセスにも適用することができる。また、上記実施例6および実施例7においては、第1開口部は化学増幅型ポジレジストで閉塞し、第2開口部は化学増幅型ネガレジストで閉塞してもよく、またその逆であってもよい。また、第1開口部を化学増幅型ポジレジストで閉塞し、その後第1開口部を開口した状態で第2開口部を化学増幅型ポジレジストで閉塞してもよく、化学増幅型ポジレジスとの代わりに化学増幅型ネガレジストを用いてもよい。次に、本発明の半導体装置の製造方法に係る第1実施例について、図71~図73によって説明する。第1製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図711に示すように、半導体基板801上に第1膜802を形成し、通常のリソグラフィー技術とエッチング技術とによって、第1膜802における第1不純物領域を形成する領域上に第1開口部803を設けるとともに第2不純物領域を形成する領域上に第2開口部804を形成する。次に、図712に示すように、上記第1開口部803、第2開口部804を埋め込むとともに上記第1膜802を被覆するように第2膜805を形成する。次に、図713に示すように、通常のリソグラフィー技術とエッチング技術とによって、第2開口部804内のみに隙間806を残した状態に第2膜805を形成する。次に、図704に示すように、上記第2膜805のみをリフローして少なくとも上記第2開口部804底部を第2膜805で被覆する。このとき第1膜802が流動性を有した第2膜805が第1開口部803側にあふれるのを防止している。次に、図725に示すように、第1膜802、第2膜805をイオン注入マスクに用いて半導体基板801に不純物をイオン注入し、第1不純物領域07を形成する。次に、図726に示すように、上記第2膜805を除去する。したがって第2開口部804が再度開口される。次に、図727に示すように、半導体基板801上に、上記第1開口部803、第2開口部804を埋め込むとともに上記第1膜802を被覆するように第3膜808を形成する。次に、図728に示すように、通常のリソグラフィー技術とエッチング技術とによって、第1開口部803内のみに隙間809を残した状態に第3膜810を形成する。次に、図739に示すように、上記第3膜810のみをリフローして少なくとも上記第1開口部803底部を第3膜810で被覆する。このとき第1膜802が流動性を有した第3膜810が第2開口部804側にあふれるのを防止している。次に、図7310に示すように、第1膜802、第3膜810をイオン注入マスクに用いて半導体基板801に不純物をイオン注入し、第2不純物領域811を形成する。上記第2膜805、第3膜810の膜厚が足りない場合には、再度リフロー可能な膜を形成し、第2膜805、第3膜810と同様にして、第2膜805、第3膜810上に新たなリフロー膜を形成すればよい。上記第1膜802は第2膜805、第3膜810のリフロー処理時に変形しない材料で形成される。例えば無機膜で形成される。無機膜としては、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜、アモルファスシリコン膜等が挙げられる。また、第2膜805および第3膜810はリフローする材料で形成される。例えばレジスト例えばフォトレジストで形成される。もしくは第1膜802の耐熱温度にもよるが、SOGSpinonglass膜で形成することも可能である。本発明の半導体装置の第1製造方法は、第1不純物領域807を形成する領域上に第1開口部803をけるとともに第2不純物領域811を形成する領域上に第2開口部804を設けた第1膜802を形成した後、第2開口部804内のみに隙間806を残した状態に第2膜805を形成し、さらに第2膜805のみをリフローして少なくとも第2開口部804底部を第2膜805で被覆して、第1膜802と第2膜805とをマスクに用いて第1開口部803より半導体基板801に第1不純物を導入して第1不純物領域807を形成するため、第1膜802で確定された第1開口部803下の位置に第1不純物領域807を形成することができる。また、第2膜805を除去した後、第1開口部803内のみに隙間809を残した状態に第3膜810を形成し、さらに第3膜810のみをリフローして少なくとも第1開口部803底部を第3膜810で被覆して、第1膜802と第3膜810とをマスクに用いて第2開口部804より半導体基板801に第2不純物を導入して第2不純物領域811を形成するため、第1膜802で確定された第2開口部804下の位置に第2不純物領域811を形成することができる。したがって、1枚のマスクで第1不純物領域807と第2不純物領域811を形成したのと同等となり、第1不純物領域807と第2不純物領域811との位置関係を正確に規定して形成することができる。次に、本発明の半導体装置の製造方法に係る第2実施例について、図74~図75によって説明する。第2製造方法は、半導体基板に第1不純物領域と第2不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図741に示すように、半導体基板801上に第1膜802を形成し、通常のリソグラフィー技術とエッチング技術とによって、第1膜802における第1不純物領域を形成する領域上に第1開口部803を設けるとともに第2不純物領域を形成する領域上に第2開口部804を形成する。そして、前記図712~図725によって説明したプロセスによって、第1開口部803下の半導体基板801に第1不純物807を形成する。次に第1不純物領域807を形成する際に用いた図示はしていないレジスト膜を除去する。次に、図742に示すように、半導体基板801上に、上記第1開口部803、第2開口部804を埋め込むとともに上記第1膜802を被覆するように第2膜821を形成する。次に、図743に示すように、第1開口部803と第2開口部804との間における第1膜802の側壁部分に隙間822を形成するようにして第1開口部803と第2開口部804との間における第1膜802上の第2膜821を除去する。次に、図744に示すように、リフロー処理によって、第2膜821のみをリフローして、第1開口部803と第2開口部804との間の第1膜802を露出させるとともに少なくとも第1開口部803底部および第2開口部804底部を第2膜821で被覆する。次に、図755に示すように、上記第2膜821をエッチングマスクに用いて、露出されている第1膜802前記図734参照のみを除去して第3開口部823を形成する。次に、図756に示すように、上記第2膜821をマスクに用いて、第3開口部823より半導体基板801に第2不純物を導入して第2不純物領域824を形成する。この結果、第1不純物領域807に隣接して自己整合的に第2不純物領域824が形成された。上記第1膜802は第2膜821のリフロー処理時に変形しない材料で形成される。例えば無機膜で形成される。無機膜としては、酸化シリコン膜、窒化シリコン膜、ポリシリコン膜、アモルファスシリコン膜等が挙げられる。また、第2膜821はリフローする材料で形成される。例えばレジスト例えばフォトレジストで形成される。もしくは第1膜802の耐熱温度にもよるが、SOGSpinonglass膜で形成することも可能である。本発明の半導体装置の第2製造方法は、第1膜802に形成された第1開口部803より半導体基板801に第1不純物を導入して第1不純物領域807を形成した後、第1膜802を被覆する第2膜821を形成し、第1、第2開口部803、804間の第1膜802の側壁部分に隙間822を形成するようにして第1、第2開口部803、804間の第1膜802上の第2膜821を除去した後、第2膜821のみをリフローして第1、第2開口部803、804間の第1膜802を露出させるとともに少なくとも第1、第2開口部803、804底部を第2膜821で被覆し、露出した第1膜802のみを除去して第3開口部823を形成することから、第1不純物領域807に対して自己整合的に第3開口部823が形成される。そして第1膜802および第2膜821をマスクに用いて第3開口部823より半導体基板801に第2不純物を導入して第2不純物領域824を形成するため、第1不純物領域807に対して第2不純物領域824を自己整合的に形成することができるという利点がある。したがって、第1不純物領域807と第2不純物領域824との位置関係を正確に規定して形成することができる。次に、本発明の半導体装置の製造方法に係る第3実施例について、図76によって説明する。第3製造方法は、半導体基板に第1不純物領域と第2不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図761に示すように、半導体基板831の第2不純物領域を形成する領域上に第1膜832を形成する。この第1膜832は、後に形成される第2膜をエッチングしたときにエッチングされない、もしくはエッチングされにくい材料で形成される。次に、図762に示すように、半導体基板831上に第1膜832を被覆する第2膜833を形成する。この第2膜833は、第2膜833をエッチングしたときに第1膜832がエッチングされないもしくはエッチングされ難い材料で形成される。次に、図763に示すように、通常のリソグラフィー技術とエッチング技術とによって、第2膜833に第1膜832を開口部834内に残した状態で第1不純物領域を形成する領域上に開口部834を形成する。続いて、第1膜832および第2膜833をマスクに用いて半導体基板831に第1不純物を導入する。次に、図764に示すように、通常のエッチングによって、第2膜833は残して第1膜832のみを除去する。続いて、第2膜833をマスクに用いて半導体基板831に第2不純物を導入する。このようにして、半導体基板831に第1不純物と第2不純物とを導入した第1不純物領域835と、半導体基板831に第2不純物のみを導入した第2不純物領域836とを隣接して形成することができた。本発明の半導体装置の第3製造方法は、第1不純物領域835を形成する領域上に形成した第1膜832を第2膜833に形成される開口部834内に残した状態で、第2膜833の第2不純物領域836を形成する領域上に開口部834を形成した後、第1、第2膜832、833をマスクに用いて半導体基板831に第1不純物を導入し、その後第1膜832を除去してから第2膜833をマスクに用いて半導体基板831に第2不純物を導入するため、半導体基板831に第1不純物と第2不純物とを導入してなる第1不純物領域835と、半導体基板831に第2不純物のみを導入してなる第2不純物領域836とを自己整合的に形成することができるので、第1不純物領域835と第2不純物領域836とを高精度に隣接して形成することができるという利点がある。次に、本発明の半導体装置の製造方法に係る第4実施例について、図77によって説明する。第4製造方法は、半導体基板に第1不純物領域と第2不純物領域とを隣接した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図771に示すように、半導体基板841の第2不純物領域を形成する領域上に第1膜842を形成する。続いて通常のリソグラフィー技術とエッチング技術によって、第1膜842に開口部843を形成する。次に、図772に示すように、第1膜842をマスクに用いて半導体基板841に第1不純物を導入する。次に、図773に示すように、半導体基板841上に第1膜842を被覆する第2膜844を形成する。この第2膜844はコンフォーマル均一な膜厚に形成されることが好ましく、例えばCVD法によってポリシリコン膜で形成される。次に、図774に示すように、第1膜842および開口部843側壁に形成された第2膜844をマスクに用いて開口部843側壁に形成された部分を除く開口部843底部に形成された第2膜844を通して半導体基板841に第2不純物を導入する.この結果、半導体基板841に第1不純物のみを導入した第1不純物領域845と、半導体基板841に第1不純物と第2不純物とを導入した第2不純物領域846とを、第2不純物領域846の外側に第1不純物領域845が隣接して位置するように形成される。本発明の半導体装置の第4製造方法は、第1不純物領域を形成する領域上に開口部843を設けた第1膜842をマスクに用いて開口部843より半導体基板841に第1不純物を導入し、さらに第2膜844を形成した後、第1膜842および開口部843側壁に形成された第2膜844をマスクに用いて開口部843側壁に形成された部分を除く開口部843底部に形成された第2膜844を通して半導体基板841に第2不純物を導入するため、第2不純物のみ導入した第2不純物領域846と、その両側に第1、第2不純物を導入した第1不純物領域845とが自己整合的に形成されるので、第1不純物領域845と第2不純物領域846とを高精度に位置決めして形成することができるという利点がある。次に、本発明の半導体装置の製造方法に係る第5実施例について、図78~図79によって説明する。第5製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図781に示すように、半導体基板851上に第1膜852を形成し、通常のリソグラフィー技術とエッチング技術とによって、第1膜852における第1不純物領域を形成する領域上に第1開口部853を設けるとともに第2不純物領域を形成する領域上に第2開口部854を形成する。次に、図782に示すように、上記第1開口部853、第2開口部854を埋め込むとともに上記第1膜852を被覆するように化学増幅型ポジレジストからなる第2膜855を形成する。次に、図783に示すように、通常の露光技術とによって、第1開口部803内のみに未露光領域856を残した状態に第2膜855を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果第2膜855の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第2膜855の低い部分においては酸発生剤の拡散は第1膜852により停止させられる。また、第2膜855の表層領域においては、第1膜852より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜852の高さを調整することでこの問題は解決される。そして前述の熱拡散により第2膜855の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、図784に示すように、第2膜855をアルカリ現像液により現像除去し、第1開口部853を再び開口する。このとき、第2開口部854は第2膜855によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。次に、図785に示すように、上記第1膜852および第2膜855をイオン注入マスクに用いて半導体基板851に不純物をイオン注入し、第1不純物領域857を形成する。その後、上記第2膜855を除去する。次に、図796に示すように、半導体基板851上に、上記第1開口部853、第2開口部854を埋め込むとともに上記第1膜852を被覆するように化学増幅型ポジレジストからなる第3膜858を形成する。次に、図797に示すように、通常の露光技術とによって、第2開口部854内のみに未露光領域859を残した状態に第3膜858を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果、図798に示すように、第3膜858の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第3膜858の低い部分においては酸発生剤の拡散は第1膜852により停止させられる。また、第3膜858の表層領域においては、第1膜852より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜852の高さを調整することでこの問題は解決される。そして前述の熱拡散により第3膜858の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、第3膜858をアルカリ現像液により現像除去し、第2開口部854を再び開口する。このとき、第1開口部853は第3膜858によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。次に、図799に示すように、上記第1膜852および第3膜858をイオン注入マスクに用いて半導体基板851に不純物をイオン注入し、第2不純物領域860を形成する。本発明の半導体装置の第5製造方法は、第1不純物領域を形成する領域上に第1開口部853を設けるとともに第2不純物領域を形成する領域上に第2開口部854を設けた第1膜852を被覆する化学増幅型ポジレジストからなる第2膜855を形成した後、第1開口部853上の第2膜855を露光、第2膜855をベーキングおよび現像して第2開口部854内に第2膜855を残して第1開口部853上の第2膜855を除去する。このとき、化学増幅型ポジレジストを用いているので、後に行う不純物導入マスクとして十分なレジスト厚が必要な場合、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に可溶な分子構造に変化する。そして酸発生剤の拡散は第1膜852により、自己整合的に他の領域と分離される。したがって、第2開口部854内を満たすように第2膜855を形成することができる。そして第1膜852と第2膜855とをマスクに用いて第1開口部853より半導体基板851に第1不純物を導入して第1不純物領域857を形成することから、第1膜852で確定された第1開口部853下の位置に第1不純物領域857を形成することができる。さらに、上記同様な化学増幅型ポジレジストを用いて第3膜858を形成し、第1開口部853内に第3膜858を残して第2開口部854上の第3膜858を除去し、第1膜852と第3膜858とをマスクに用いて第2開口部854から半導体基板851に第2不純物を導入して第2不純物領域860を形成することから、第1不純物領域857に対して第2不純物領域860を自己整合的に形成することができ、第1不純物領域857と第2不純物領域860との位置関係を正確に規定して形成することができる。次に、本発明の半導体装置の製造方法に係る第6実施例について、図80~図81によって説明する。第6製造方法は、半導体基板に第1不純物領域と第2不純物領域とを離間した状態に形成する工程を備えた半導体装置の製造方法である。ここでは、第1不純物領域と第2不純物領域の形成方法について説明する。図801に示すように、半導体基板851上に第1膜852を形成し、通常のリソグラフィー技術とエッチング技術とによって、第1膜852における第1不純物領域を形成する領域上に第1開口部853を設けるとともに第2不純物領域を形成する領域上に第2開口部854を形成する。次に、図802に示すように、上記第1開口部853、第2開口部854を埋め込むとともに上記第1膜852を被覆するように化学増幅型ネガレジストからなる第2膜875を形成する。次に、図803に示すように、通常の露光技術とによって、第2開口部804内のみに未露光領域876を残した状態に第2膜875を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果、図804に示すように、第2膜875の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第2膜875の低い部分においては酸発生剤の拡散は第1膜852により停止させられる。また、第2膜875の表層領域においては、第1膜852より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜852の高さを調整することでこの問題は解決される。そして前述の熱拡散により第2膜875の分子構造がアルカリ現像液に不溶化した構造の最終形態となる。次に、第2膜875をアルカリ現像液により現像除去し、第1開口部853を再び開口する。このとき、第2開口部854は第2膜875によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。次に、図805に示すように、上記第1膜852および第2膜875をイオン注入マスクに用いて半導体基板851に不純物をイオン注入し、第1不純物領域857を形成する。その後、上記第2膜855を除去する。次に、図816に示すように、半導体基板851上に、上記第1開口部853、第2開口部854を埋め込むとともに上記第1膜852を被覆するように化学増幅型ネガレジストからなる第3膜878を形成する。次に、図817に示すように、通常の露光技術とによって、第2開口部854内のみに未露光領域879を残した状態に第3膜878を露光する。次に、ベーキングP.E.BPostExposureBakeを行う。この結果、第3膜878の感光部中の酸発生剤がレジスト中に熱拡散する。この時、第3膜878の低い部分においては酸発生剤の拡散は第1膜852により停止させられる。また、第3膜878の表層領域においては、第1膜852より高い位置で拡散し、他領域イオン注入時のマスキング領域までパターン的に影響を及ぼす可能性があるが、第1膜852の高さを調整することでこの問題は解決される。そして前述の熱拡散により第3膜878の分子構造がアルカリ現像液に可溶した構造の最終形態となる。次に、第3膜878をアルカリ現像液により現像除去し、図818に示すように、第2開口部854を再び開口する。このとき、第1開口部853は第3膜878によって塞がれている。このようにして、一方の開口部を閉塞し、他方の開口部を開口状態とすることが可能になる。次に、図819に示すように、上記第1膜852および第3膜878をイオン注入マスクに用いて半導体基板851に不純物をイオン注入し、第2不純物領域860を形成する。なお、第2膜875、第3膜878を現像した後、第2膜875が第2開口部854より第1開口部853側にはみ出して形成された場合、また第3膜878が第1開口部853より第2開口部854側にはみ出して形成された場合には、第2膜877上部、第3膜878上部をアッシングしてはみ出した部分を除去する。本発明の半導体装置の第6製造方法は、第1不純物領域を形成する領域上に第1開口部853を設けるとともに第2不純物領域を形成する領域上に第2開口部854を設けた第1膜852を被覆する化学増幅型ネガレジストからなる第2膜875を形成した後、第2開口部853内の第2膜875を露光、第2膜875をベーキングおよび現像して第2開口部854内に第2膜875を残して第1開口部853内の第2膜875を除去する。このとき、化学増幅型ネガレジストを用いているので、露光後のベーキングで起こる酸発生剤の拡散作用により、レジスト底部までアルカリ現像液に不溶な分子構造に変化する。そして酸発生剤の拡散は第1膜852の存在により自己整合的に作用し、他の領域と分離される。したがって、第2開口部854内を満たすように第2膜875を形成することができる。そして第1膜852と第2膜875とをマスクに用いて第1開口部853より半導体基板851に第1不純物を導入して第1不純物領域857を形成することから、第1膜852で確定された第1開口部853下の位置に第1不純物領域857を形成することができる。さらに、上記同様な化学増幅型ネガレジストを用いて第3膜878を形成し、第1開口部853内に第3膜878を残して第2開口部854上の第3膜878を除去し、第1膜852と第3膜878とをマスクに用いて第2開口部854から半導体基板851に第2不純物を導入して第2不純物領域860を形成することから、第1不純物領域857に対して第2不純物領域860を自己整合的に形成することができ、第1不純物領域857と第2不純物領域860との位置関係を正確に規定して形成することができる。また、第5製造方法において、第2不純物領域860を第6製造方法のように化学増幅型ネガレジストを用いて形成することもできる。また第6製造方法において、第2不純物領域860を第5製造方法のように化学増幅型ポジレジストを用いて形成することもできる。