第1基板と、前記第1基板に対向して配置される第2基板と、前記第1基板と前記第2基板との間に実装される電力変換素子と、前記第1基板および前記第2基板を取り囲むように設けられるケース部とを備え、前記ケース部は、前記第1基板の前記電力変換素子側に配設された第1導体パターンに接続される第1接続端子と、前記第2基板の前記電力変換素子と反対側に配設された第2導体パターンに接続される第2接続端子とを含む、電力変換装置。前記ケース部の前記第1接続端子の一方端は、前記ケース部の内面から前記第1基板側に突出するように形成され、前記電力変換素子が実装された前記第1基板および前記第2基板を、前記第2基板側から、前記ケース部の内方に挿入して装着可能なように、前記第2基板は、前記ケース部の内方を、前記第1接続端子と干渉することなく通過可能な大きさまたは形状に形成される、請求項1に記載の電力変換装置。前記第2基板は、前記第1基板よりも小さく形成される、請求項2に記載の電力変換装置。前記第1接続端子の前記ケース部の内面から前記第1基板側に突出する部分の突出長さは、前記第1基板と前記第2基板とが対向する領域に侵入しないように、前記第2基板の外周端から前記ケース部の内面までの長さよりも短く形成される、請求項3に記載の電力変換装置。前記ケース部の前記第2接続端子の一方端は、前記ケース部の内面から前記第2基板側に突出するように形成され、前記第1接続端子の前記ケース部の内面から前記第1基板側に突出する部分の突出長さは、前記第2接続端子の前記ケース部の内面から前記第2基板側に突出する部分の突出長さよりも短く形成される、請求項3または4に記載の電力変換装置。前記第2基板は、前記ケース部の内方を、前記第1接続端子と干渉することなく通過可能なように、縁部に切り欠き部が形成されている、請求項2に記載の電力変換装置。前記ケース部の前記第1接続端子の一方端は、前記ケース部の内面から前記第1基板側に突出するように形成され、かつ、前記第2接続端子の一方端は、前記ケース部の内面から前記第2基板側に突出するように形成され、前記ケース部の前記第1接続端子の一方端が、前記第1基板の前記電力変換素子側に配設された前記第1導体パターンの接続部と当接する際、前記第2接続端子の一方端も、前記第2基板の前記電力変換素子と反対側に配設された前記第2導体パターンの接続部と当接するように、前記ケース部の前記第1接続端子の一方端の高さ位置と、前記第2接続端子の一方端の高さ位置との差は、前記第1導体パターンの接続部の高さ位置と、前記第2導体パターンの接続部の高さ位置との差に略等しくなるように形成されている、請求項1~6のいずれか1項に記載の電力変換装置。前記ケース部の前記第1接続端子および前記第2接続端子の他方端は、前記ケース部の一方の端面から引き出され、かつ、それぞれの高さ位置が略等しくなるように前記ケース部の外周方向または内周方向に折り曲げて形成される、請求項1~7のいずれか1項に記載の電力変換装置。前記第2基板の前記電力変換素子と反対側に配設された前記第2導体パターンは、前記電力変換素子と電気的に接続されている、請求項1~8のいずれか1項に記載の電力変換装置。前記ケース部の他方の端面には、前記第1基板の外縁部が当接する際、前記第1基板の位置決めを行うための位置決め部が設けられている、請求項1~9のいずれか1項に記載の電力変換装置。前記第1接続端子は、主電流および制御信号のうちの少なくとも一方を供給し、かつ、前記第2接続端子は、制御信号を供給するように構成されており、主電流を供給する前記第1接続端子の断面は、前記第2接続端子の断面よりも大きい断面積を有するように構成されている、請求項1~10のいずれか1項に記載の電力変換装置。前記第1基板、前記第2基板および前記電力変換素子を覆い、かつ、前記第1接続端子および前記第2接続端子の他方端が露出するように、前記ケース部の内方に充填される絶縁性の封止部材をさらに備える、請求項1~11のいずれか1項に記載の電力変換装置。前記第1接続端子と接続される前記第1導体パターンの接続部および前記第2接続端子と接続される前記第2導体パターンの接続部は、それぞれ、前記第1基板および前記第2基板の縁部に設けられる、請求項1~12のいずれか1項に記載の電力変換装置。前記第1基板には、前記電力変換素子が設置される反対側の面に、放熱板が設けられている、請求項1~13のいずれか1項に記載の電力変換装置。前記電力変換素子は、第1電力変換素子および第2電力変換素子を含み、前記放熱板は、前記第1電力変換素子および前記第2電力変換素子が設置される領域にそれぞれ個別に設けられる第1放熱板および第2放熱板を含む、請求項14に記載の電力変換装置。第1基板と、前記第1基板に対向して配置される第2基板と、前記第1基板と前記第2基板との間に実装される電力変換素子と、前記第1基板および前記第2基板を取り囲むように設けられるケース部とを備え、前記ケース部は、前記第1基板の前記電力変換素子側に配設された第1導体パターンに接続される第1接続端子と、前記第2基板の前記電力変換素子と反対側に配設された第2導体パターンに接続される第2接続端子とを含む、半導体装置。電力変換素子を第1基板と第2基板との間に実装するステップと、前記電力変換素子が実装された前記第1基板および前記第2基板を、前記第2基板側から、ケース部の内方に挿入して装着するステップと、前記ケース部が有する第1接続端子と、前記第1基板に配設された第1導体パターンの接続部とを接合するステップと、前記ケース部が有する第2接続端子と、前記第2基板に配設された第2導体パターンの接合部とを接合するステップと、を備える、電力変換装置の製造方法。しかしながら、上記特許文献1に記載の半導体装置では、半導体素子の主電極と外部接続用端子とが水平方向に延びるボンディングワイヤを介して接続されている。ボンディングワイヤが水平方向に延びると、ボンディングワイヤ同士が干渉する恐れがあるので、それを回避すると半導体装置電力変換装置が大型となってしまう場合がある。その結果、電力変換装置の小型化を図ることが困難であるという問題点がある。この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、小型化を図ることが可能な電力変換装置、半導体装置および電力変換装置の製造方法を提供することである。以下、本発明の実施形態を図面に基づいて説明する。第1実施形態図1の回路図に示すように、本発明の第1実施形態のパワーモジュール100は、モータ200などに接続される3相のインバータ回路を構成している。パワーモジュール100は、6つのMOSFET3a~3fを含む。なお、MOSFET3a~3fは、ここでは、n型の電界効果トランジスタを示す。また、パワーモジュール100は、本発明の電力変換装置および半導体装置の一例である。また、MOSFET3a、3c、3eは、パワーモジュール100の上アームを構成しており、本発明の電力変換素子、第1電力変換素子の一例である。また、MOSFET3b、3d、および3fは、パワーモジュール100の下アームを構成しており、本発明の電力変換素子、第2電力変換素子の一例である。MOSFET3a、3cおよび3eのドレインDは、P側接続端子5aに接続されている。MOSFET3bのソースSは、N側接続端子5bに接続されている。また、MOSFET3dのソースSは、N側接続端子5bに接続されている。また、MOSFET3fのソースSは、N側接続端子5bに接続されている。また、MOSFET3aのソースSとMOSFET3bのドレインDとは、モータ200の電源のU相接続端子5cに接続されている。また、MOSFET3cのソースSとMOSFET3dのドレインDとは、モータ200の電源のV相接続端子5dに接続されている。また、MOSFET3eのソースSとMOSFET3fのドレインDとは、モータ200の電源のW相接続端子5eに接続されている。次に、図2~図5を参照して、パワーモジュール100の構造について説明する。また、ここでは、パワーモジュール100のU相の上アームおよび下アームを構成する部分図1の破線で囲まれた部分の断面構造図3および図4参照を中心に説明し、V相およびW相の上アームおよび下アームを構成する部分の断面構造は、U相の断面構造と同様であるので、その説明を省略する。図2~図4に示すように、ケース部4内には、第1基板1および第2基板2が配置されている。図3および図4に示すように、下側の第1基板1と上側の第2基板2とは、Z方向上下方向に対向した状態でケース部4内に配置されている。第1基板1および第2基板2は、セラミックなどの絶縁材料を基材とする。ここで、第1実施形態では、上側の第2基板2の面積は、下側の第1基板1の面積よりも小さく形成されている。具体的には、上側の第2基板2のX方向の幅W1およびY方向の幅W2図7参照は、それぞれ、下側の第1基板1のX方向の幅W3およびY方向の幅W4図5参照よりも小さくなるように構成されている。これにより、第1基板1および第2基板2が下方からケース部4の内部に挿入される際に、ケース部4の内面から第1基板1側に突出するP側接続端子5a51aおよびN側接続端子5b51b図3参照に干渉することなく上側の第2基板2が上方に通過可能になる。下側の第1基板1の下面Z1方向には、放熱板12aおよび12bが形成されている。なお、放熱板12aおよび12bは、たとえば銅箔やアルミニウム箔からなり、約100μm以上約500μm以下の厚みを有する。放熱板12aは、平面的に見てX-Y方向において、第1基板1の上面Z2方向に設けられる後述する導電パターン13aとオーバーラップし、第1基板1を介して略対向する位置に設けられている。また、放熱板12bは、平面的に見てX-Y方向において、導電パターン13bMOSFET3bおよび導電パターン13cとオーバーラップし、第1基板1を介して略対向する位置に設けられている。つまり、放熱板12aおよび12bが、第1基板1を介して導電パターン13a~13cと対称的な位置に設けられる。これにより、半田接合時あるいは稼動時の冷熱サイクルのストレスによって生じることが懸念される第1基板1の反りを抑制することが可能となる。なお、放熱板12aは、本発明の第1放熱板の一例である。また、放熱板12bは、本発明の第2放熱板の一例である。また、下側の第1基板1の上面Z2方向には、導電パターン13a、13bおよび13cが設けられている。導電パターン13a~13cは、たとえば銅箔からなり、約100μm以上約500μm以下の厚みを有する。放熱板12aおよび12bと同等の厚みにすることによって、冷熱サイクルのストレスによって生じることが懸念される第1基板1の反りを抑えることができる。ここで、第1実施形態では、導電パターン13aは、導電パターン13aのX1方向の端部の部分131a図5参照において、P側接続端子5aと接続されるように構成されている。また、導電パターン13bは、導電パターン13bのX2方向の端部の部分131b図5参照において、U相接続端子5c図4参照と接続されるように構成されている。また、導電パターン13cは、導電パターン13cのX2方向の端部の部分131c図5参照において、N側接続端子5bと接続されるように構成されている。すなわち、接続端子と接続される部分131a~部分131cは、下側の第1基板1の縁部に設けられている。なお、導電パターン13a~13cは、本発明の第1導体パターンの一例である。また、接続端子と接続される部分131a~部分131cは、本発明の接続部の一例である。上側の第2基板2の下面Z1方向には、導電パターン21aおよび21dが形成されている。また、図4に示すように、MOSFET3a3bのゲートGに対応する部分には、導電パターン22a22dが形成されている。また、上側の第2基板2の上面Z2方向には、導電パターン23aおよび23bが形成されている。なお、導電パターン23aおよび23bは、本発明の第2導体パターンの一例である。ここで、第1実施形態では、ケース部4に設けられるゲート接続端子6a6bは、導電パターン23a23bおよび導電パターン22a22dを介して、MOSFET3a3bのゲートGに電気的に接続されるように構成されている。なお、導電パターン23aおよび23bとゲート接続端子6aおよび6bとが接続される部分231aおよび231b図8参照が、上側の第2基板2の端部近傍縁部に配置されるように、導電パターン23aおよび23bが形成される。また、ゲート接続端子と接続される部分231aおよび231bは、本発明の接続部の一例である。また、図3に示すように、下側の第1基板1の導電パターン13aの表面上には、低温半田層32を介してMOSFET3aのドレインDが取り付けられている。なお、低温半田層32は、たとえば融解温度が183°CのSn-37Pbからなる。また、MOSFET3aのソースSは、半田ボール33を介して上側の第2基板2の導電パターン21aに接続されている。なお、半田ボール33は、たとえば融解温度が217°CのSn-3Ag-0.5Cuからなる。なお、MOSFET3aのソースSと上側の第2基板2の導電パターン21aとは、15個の半田ボール33図2参照により、接続されている。また、図3に示すように、下側の第1基板1の導電パターン13bの表面上には、高温半田層34を介して柱状の導電部材14aが取り付けられている。なお、高温半田層34は、たとえば融解温度が217°CのSn-3Ag-0.5Cuからなる。また、導電部材14aは、低温半田層32を介して第2基板2の導電パターン21aに接続されている。また、導電パターン13bの表面上には、低温半田層32を介してMOSFET3bのドレインDが取り付けられている。また、MOSFET3bのソースSは、半田ボール33を介して上側の第2基板2の導電パターン21dに接続されている。また、図3に示すように、下側の第1基板1の導電パターン13cの表面上には、高温半田層34を介して柱状の導電部材14bが取り付けられている。また、導電部材14bは、低温半田層32を介して上側の第2基板2の導電パターン21dに接続されている。ケース部4は、図2に示すように、第1基板1および第2基板2を取り囲むように設けられている。また、ケース部4は、平面的に見てX-Y方向において、枠状に形成されている。ここで、第1実施形態では、ケース部4には、第1基板1に設けられる導電パターン13aおよび13cに接続される金属製のP側接続端子5aおよびN側接続端子5bが、樹脂製のケース部4に埋め込まれるように設けられている。また、ケース部4には、第2基板2に設けられる導電パターン23aおよび23bに接続されるゲート接続端子6aおよび6bがケース部4に埋め込まれるように設けられている。なお、P側接続端子5aおよびN側接続端子5bは、MOSFET3aのソースSおよびMOSFET3bのドレインDに主電流電力用電流を供給するように構成されている。また、ゲート接続端子6aおよび6bは、MOSFET3aおよび3bのゲートGにMOSFETをオンオフさせる制御信号制御信号用電流を供給するように構成されている。なお、P側接続端子5aおよびN側接続端子5bは、本発明の第1接続端子の一例である。また、ゲート接続端子6aおよび6bは、本発明の第2接続端子の一例である。また、図3に示すように、P側接続端子5aの一方端51aは、ケース部4の内面から下側の第1基板1側に突出するように形成されている。また、P側接続端子5aの他方端52aは、ケース部4の上面からZ2方向に突出した後、略90度折り曲げられて、第1基板1とは反対側X1方向、ケース部4の外周方向に延びるように形成されている。また、P側接続端子5aの一方端51aおよび他方端52a以外の部分は、ケース部4内に埋め込まれて構成されている。また、P側接続端子5aの一方端51aは、第1基板1がケース部4内に配置された状態で、半田層31を介して導電パターン13aに接続されるように構成されている。図4に示すように、ゲート接続端子6aの一方端61aは、ケース部4の内面から上側の第2基板2側に突出するように形成されている。また、ゲート接続端子6aの他方端62aは、ケース部4の上面からZ2方向に突出した後、略90度折り曲げられて、第2基板2とは反対側X1方向、ケース部4の外周方向に延びるように形成されている。また、ゲート接続端子6aの一方端61aおよび他方端62a以外の部分は、ケース部4内に埋め込まれるように構成されている。また、ゲート接続端子6aの一方端61aは、第2基板2がケース部4内に配置された状態で、半田層31を介して導電パターン23aに接続されるように構成されている。ここで、第1実施形態では、図3に示すように、P側接続端子5aおよびN側接続端子5bのケース部4の内面から第1基板1側に突出する部分の突出長さL2は、第2基板2の外周端からケース部4の内面までの長さL1よりも小さくなるL2<L1ように構成されている。これにより、第1基板1と第2基板2との間にMOSFETが実装された状態において、第1基板1と第2基板2とが対向する領域にP側接続端子5aおよびN側接続端子5bが侵入しないようにすることが可能となる。また、第1実施形態では、P側接続端子5aのケース部4の内面から第1基板1側に突出する部分の突出長さL2は、ゲート接続端子6aおよび6bのケース部4の内面から第2基板2側に突出する部分の突出長さL3よりも小さくなるように構成されている。また、P側接続端子5aN側接続端子5bの一方端51aの高さ位置と、ゲート接続端子6aゲート接続端子6bの一方端61aの高さ位置との差をL4とする。また、第1基板1のP側接続端子5aN側接続端子5bが接続される部分半田層31の表面の高さ位置と、第2基板2のゲート接続端子6a6bが接続される部分半田層31の表面の高さ位置との差をL5とする。このとき、L4とL5とは略等しくなるように構成されている。すなわち、P側接続端子5aN側接続端子5bが、第1基板1の半田層31と当接する際、ゲート接続端子6aゲート接続端子6bも第2基板2の半田層31に当接するように構成されている。また、図2に示すように、P側接続端子5aおよびN側接続端子5bと、ゲート接続端子6aおよび6bとは、平面的に見てX-Y方向において、オーバーラップしないようにずらして配置されている。また、平面的に見てX-Y方向において、P側接続端子5aN側接続端子5bの幅W5は、ゲート接続端子6a6bの幅W6よりも大きいW5>W6。また、図3および図4に示すように、P側接続端子5aN側接続端子5bの厚みt1は、ゲート接続端子6a6bの厚みt2と略等しい。すなわち、第1実施形態では、主電流が流れるP側接続端子5aおよびN側接続端子5bの断面積は、制御信号が流れるゲート接続端子6aおよび6bの断面積よりも大きくなるように構成されている。なお、各接続端子の断面積は、各接続端子を流れる電流の大きさに応じて設定される。また、図3および図4に示すように、P側接続端子5aN側接続端子5bの他方端52a52bの高さ位置と、ゲート接続端子6aゲート接続端子6bの他方端62a62bの高さ位置とは、略等しくなるように構成されている。すなわち、P側接続端子5aN側接続端子5bの他方端52a52bのケース部4の上面からの突出高さH1図3参照と、ゲート接続端子6a6bの他方端62a62bのケース部4の上面からの突出高さH2図4参照とは、略等しい。また、第1実施形態では、ケース部4の下部Z1方向側の端面には、第1基板1および第2基板2がケース部4内に挿入された状態で、下側の第1基板1の外側面部と導電パターン13aおよび13cの上面とが当接することにより、下側の第1基板1の位置決めを行うための逆L字形状の位置決め部4a図3および図4参照が設けられている。具体的には、位置決め部4aは、第1基板1の外側面を位置決めするための側方位置決め部41aと、導電パターン13aおよび13cの上面が当接する上下方向位置決め部42aとを含んでいる。この位置決め部4aは、枠状のケース部4の下部の全周に渡って設けられている。また、第1実施形態では、第1基板1、第2基板2、MOSFET3aおよび3bを覆い、かつ、P側接続端子5aN側接続端子5bの他方端52a52b、および、ゲート接続端子6a6bの他方端62a62bが露出するように、封止部材7が、ケース部4内に充填されている。なお、封止部材7は、液状のエポキシ樹脂などの絶縁性の部材からなる。次に、図2および図5~図8を参照して、パワーモジュール100のU相、V相およびW相の平面的な構造について説明する。図5に示すように、下側の第1基板1の上面Z2方向上には、導電パターン13a、13b、13c、13dおよび13eが設けられている。導電パターン13aは、MOSFET3a、3cおよび3eのドレインDに電気的に接続されるように構成されている。また、導電パターン13bは、柱状の導電部材14aと、MOSFET3bのドレインDとに電気的に接続されるように構成されている。また、導電パターン13cは、柱状の導電部材14b図2参照と電気的に接続されるように構成されている。また、導電パターン13dは、柱状の導電部材14cと、MOSFET3dのドレインDとに電気的に接続されるように構成されている。また、導電パターン13dは、導電パターン13dのX2方向の端部の部分131dにおいて、V相接続端子5d図2参照と接続されるように構成されている。また、導電パターン13eは、柱状の導電部材14dと、MOSFET3fのドレインDとに電気的に接続されるように構成されている。また、導電パターン13eは、導電パターン13eのX2方向の端部の部分131eにおいて、W相接続端子5e図2参照と接続されるように構成されている。なお、導電パターン13dおよび13eは、本発明の第1導体パターンの一例である。また、部分131dおよび131eは、本発明の接続部の一例である。また、図6に示すように、下側の第1基板1の下面Z1方向、図3参照上には、放熱板12a~12dが形成されている。また、放熱板12cは、平面的に見てX-Y方向において、導電パターン13dMOSFET3dとオーバーラップするように設けられている。また、放熱板12dは、平面的に見てX-Y方向において、導電パターン13eMOSFET3fとオーバーラップするように設けられている。なお、放熱板12cおよび12dは、本発明の第2放熱板の一例である。また、図7に示すように、上側の第2基板2の下面Z1方向上には、導電パターン21a、21b、21cおよび21dが形成されている。導電パターン21aは、MOSFET3aのソースSと導電部材14aとを電気的に接続するように形成されている。また、導電パターン21aに囲まれるように、MOSFET3aのゲートGとゲート接続端子6a図2参照とを電気的に接続するための導電パターン22aが設けられている。導電パターン21bは、MOSFET3cのソースSと導電部材14cとを電気的に接続するように形成されている。また、導電パターン21bに囲まれるように、MOSFET3cのゲートGとゲート接続端子6c図2参照とを電気的に接続するための導電パターン22bが設けられている。導電パターン21cは、MOSFET3eのソースSと導電部材14dとを電気的に接続するように形成されている。また、導電パターン21cに囲まれるように、MOSFET3eのゲートGとゲート接続端子6e図2参照とを電気的に接続するための導電パターン22cが設けられている。導電パターン21dは、MOSFET3b、3dおよび3fのソースSと、導電部材14bとを電気的に接続するように形成されている。また、導電パターン21dに囲まれるように、MOSFET3bのゲートGとゲート接続端子6b図2参照とを電気的に接続するための導電パターン22dが設けられている。また、MOSFET3dのゲートGとゲート接続端子6d図2参照とを電気的に接続するための導電パターン22eが、導電パターン21dの近傍に形成されている。また、MOSFET3fのゲートGとゲート接続端子6f図2参照とを電気的に接続するための導電パターン22fが、導電パターン21dの近傍に形成されている。また、図8に示すように、上側の第2基板2の上面Z2方向上には、導電パターン23a、23b、23c、23d、23eおよび23fが形成されている。なお、導電パターン23a~23fは、本発明の第2導体パターンの一例である。また、ケース部4に設けられるゲート接続端子6a~6f図2参照は、それぞれ、導電パターン23a~23fおよび導電パターン22a~22f図7参照を介して、MOSFET3a~3fのゲートGに電気的に接続されるように構成されている。なお、導電パターン23a~23fとゲート接続端子6a~6fとが接続される部分231a、231b、231c、231d、231eおよび231fが、第2基板2の端部近傍縁部に配置されるように、導電パターン23a~23fが形成される。また、部分231a~231fは、本発明の接続部の一例である。また、図2に示すように、ケース部4には、第1基板1に設けられる導電パターン13a~13eに接続されるP側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eが、ケース部4に埋め込まれるように設けられている。また、ケース部4には、第2基板2に設けられる導電パターン23a~23fに接続されるゲート接続端子6a~6fが、ケース部4に埋め込まれるように設けられている。なお、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、および、W相接続端子5eは、MOSFET3a~3fのソースSまたはドレインDに主電流を供給するように構成されている。また、ゲート接続端子6a~6fは、MOSFET3a~3fのゲートGにMOSFETをオンオフさせる制御信号を供給するように構成されている。なお、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eは、本発明の第1接続端子の一例である。また、ゲート接続端子6a~6fは、本発明の第2接続端子の一例である。次に、図3および図9~図17を参照して、第1実施形態のパワーモジュール100の製造方法について説明する。なお、図3および図9~図17は、パワーモジュール100のU相の上アームおよび下アームを構成する部分を示しているが、V相およびW相のアームについてもU相と同時に形成される。図9に示すように、Z2方向側の表面上上面上に、銅箔からなる導電パターン13a~13eが形成されるとともに、Z1方向側の表面上下面上に、銅箔またはアルミニウム箔からなる放熱板12a~12dが形成されている第1基板1を準備する。次に、図10に示すように、導電パターン13bおよび導電パターン13cの表面上に、それぞれ、導電部材14aおよび導電部材14bを、融解温度が217°CのSn-3Ag-0.5Cuからなる高温半田層34により取り付ける。同様に、導電パターン13dおよび導電パターン13eの表面上に、それぞれ、導電部材14cおよび導電部材14dを高温半田層34により取り付ける。次に、図11に示すように、Z1方向側の表面上下面上に、銅箔からなる導電パターン21a~21dと導電パターン22a~22f図7参照とが形成されるとともに、Z2方向側の表面上上面上に、銅箔からなる導電パターン23a~23fが形成されている第2基板2を準備する。次に、図12に示すように、たとえば融解温度が217°CのSn-3Ag-0.5Cuからなる半田ボール33により、MOSFET3a、3cおよび3eのソースSを、それぞれ、導電パターン21a、21bおよび21cに取り付ける。なお、MOSFET3a、3cおよび3eのゲートGは、それぞれ、導電パターン22a、22bおよび22c図7参照に半田ボール33により取り付けられる。また、半田ボール33により、MOSFET3b、3dおよび3fのソースSを導電パターン21dに取り付ける。なお、MOSFET3b、3dおよび3fのゲートGは、それぞれ、導電パターン22d、22eおよび22f図7参照に半田ボール33により取り付けられる。なお、MOSFET3a~3fを導電パターン21a~21dに取り付けた状態で、MOSFET3a~3fと導電パターン21a~21dとの間の隙間にアンダーフィル樹脂を充填してもよい。その結果、MOSFET3a~3fや導電パターン21a~21dに対する短絡を抑制することが可能となる。また、MOSFET3a~3fの熱膨張係数と第2基板2の熱膨張係数との違いに起因する半田ボール33への影響応力が緩和され、半田ボール33とMOSFET3a~3f導電パターン21a~21dとの接合が外れるのを抑制することが可能となる。次に、図13に示すように、下側の第1基板1と上側の第2基板2との間に、MOSFET3a~3fを実装する。具体的には、下側の第1基板1および上側の第2基板2を対向させた状態で、たとえば融解温度が183°CのSn-37Pbからなる低温半田層32により、MOSFET3a、3cおよび3eのドレインDを導電パターン13aに取り付ける。また、低温半田層32により、MOSFET3b、3dおよび3fのドレインDを、それぞれ、導電パターン13b、導電パターン13dおよび導電パターン13eに取り付ける。また、低温半田層32により、導電部材14aおよび14b14c、14dを導電パターン21aおよび21d21b、21cに取り付ける。なお、低温半田層32の代わりに半田シートを配置して、下側の第1基板1に上側の第2基板2を重ね合わせた後、リフロー処理を行うことにより、MOSFET3a~3fを導電パターン13a~13eに一括して取り付けてもよい。これにより、容易に、MOSFET3a~3fを導電パターン13a~13eに取り付けることが可能となる。また、融解温度の比較的高い半田半田ボール33、高温半田層34による接合を行った後に、融解温度の比較的低い半田低温半田層32またはリフロー処理による接合を行う。これにより、融解温度の比較的低い半田またはリフロー処理による接合を先に行った後、融解温度の比較的高い半田による接合を行う場合と異なり、融解温度の比較的高い半田による接合の際の温度によって、融解温度の比較的低い半田が融解するのを抑制することが可能となる。また、下側の第1基板1と上側の第2基板2とが対向された状態で、平面的に見てX-Y方向において、P側接続端子5aおよびN側接続端子5bのケース部4の内面から第1基板1側に突出する部分の突出長さL2図2参照が、第2基板2の外周端から第1基板1の外周端までの長さL1よりも小さくなるように、第1基板1に対して第2基板2を配置する。次に、図14に示す予めプレス加工などにより自動的に折り曲げられている金属製のP側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eと、図15に示す予めプレス加工などにより自動的に折り曲げられている金属製のゲート接続端子6a~6fとが、たとえばインサート樹脂成形により埋め込まれた樹脂製のケース部4図16参照を準備する。なお、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5e、および、ゲート接続端子6a~6fの折り曲げ加工の前または後に、めっき加工によってニッケルNi/金Au層のコーティング膜を各々の接続端子の表面に形成してもよい。次に、図17に示すように、第1基板1と第2基板2とを対向させた状態で、第1基板1と第2基板2とをケース部4内に挿入する。なお、上記のように、第2基板2が第1基板1に対して小さくなるように形成されている。また、P側接続端子5aおよびN側接続端子5bのケース部4の内面から第1基板1側に突出する部分の突出長さL2図2参照が、第2基板2の外縁部外周端から第1基板1の外縁部外周端までの長さL1よりも小さくなるように形成される。これにより、第2基板2が、P側接続端子5aおよびN側接続端子5bU相接続端子5c、V相接続端子5dおよびW相接続端子5eに干渉することなく、第2基板2がケース部4内に挿入される。そして、図3に示すように、第1基板1の導電パターン13a~13eが、ケース部4の下部の位置決め部4aに当接することにより、第1基板1の位置決めが行われる。その後、半田層31により、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eを、それぞれ、導電パターン13a、導電パターン13c、導電パターン13b、導電パターン13d、導電パターン13eに接続する。また、半田層31により、ゲート接続端子6a~6fを、それぞれ、導電パターン23a~23fに接続する。なお、半田層31の代わりに半田シートを用いてリフロー処理を行うことにより、各接続端子を導電パターンに一括して接続してもよい。最後に、第1基板1、第2基板2およびMOSFET3a~3fを覆うとともに、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eの他方端52a、および、ゲート接続端子6aゲート接続端子6b~6fの他方端62aを露出するように、封止部材7を、ケース部4内に充填する。これにより、パワーモジュール100が完成される。第1実施形態では、上記のように、ケース部4が第1基板1に接続されるP側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eと、第2基板2に接続されるゲート接続端子6a~6fとを含む。これにより、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eおよびゲート接続端子6a~6fと、MOSFET3a~3fとを、たとえば水平方向に延びるボンディングワイヤを介さずに電気的に接続することができる。その結果、ボンディングワイヤによる配線によって占有されていたスペースを縮小することができるようになるので、パワーモジュール100の小型化を図ることができる。また、水平方向に延びるボンディングワイヤを介して電気接続を行なうよりも配線の断面積を大きくすることができ、配線距離を短くすることができる。これにより、各接続端子の配線抵抗や配線インダクタンスを小さくすることができる。その結果、低損失なパワーモジュール100を構成することができる。また、第1実施形態では、上記のように、ケース部4内に第1基板1および第2基板2を挿入する際に、第2基板2が、ケース部4の内面から第1基板1側に突出するP側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eに干渉することなく通過可能なように、第1基板1よりも小さくなるように第2基板2を形成する。これにより、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eと、第2基板2とが干渉するのを回避することができるので、第2基板2を容易にケース部4内に配置することができる。また、第1実施形態では、上記のように、第1基板1と第2基板2との間にMOSFETが実装された状態において、第1基板1と第2基板2とが対向する領域に、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eが侵入しないようにする。すなわち、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eのケース部4の内面から第1基板1側に突出する部分の突出長さL2を、第2基板2の外周端から第1基板1の外周端ケース部4の内面までの長さL1よりも小さくする。これにより、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eと、第2基板2とが干渉するのを回避することができる。また、第1実施形態では、上記のように、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eのケース部4の内面から第1基板1側に突出する部分の突出長さL2を、ゲート接続端子6a~6fのケース部4の内面から第2基板2側に突出する部分の突出長さL3よりも小さくなるように構成する。これにより、第2基板2がP側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eに干渉することなくケース部4内に挿入することができる。また、第2基板2がケース部4内に挿入された状態で第2基板2とゲート接続端子6a~6fとを当接させることができる。また、第1実施形態では、上記のように、ケース部4のP側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eの一方端51aの高さ位置と、ゲート接続端子6aゲート接続端子6b~6fの一方端61aの高さ位置との差L4を、第1基板1のP側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eが接続される部分の高さ位置と、第2基板2のゲート接続端子6a~6fが接続される部分の高さ位置との差L5と略等しくなるように構成する。これにより、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eと第1基板1導電パターン13a~13eとが当接する際、ゲート接続端子6a~6fと第2基板2導電パターン23a~23fとも当接する。すなわち、一括して接合することができるようになるので、半田による接合作業が容易になり、接合作業に要する時間を大幅に短縮することができる。また、第1実施形態では、上記のように、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eの他方端52aの高さ位置と、ゲート接続端子6aゲート接続端子6b~6fの他方端62aの高さ位置とが、略等しくなるように構成する。これにより、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eの他方端52aおよびゲート接続端子6aゲート接続端子6b~6fの他方端62aと、外部機器たとえば、演算機器または電動機器と接続する基板との接続を容易に行なうことができる。また、第1実施形態では、上記のように、ゲート接続端子6a~6fを、それぞれ、第2基板2の導電パターン23a~23fを介して、MOSFET3a~3fのゲートGに電気的に接続する。これにより、MOSFET3a~3fのゲートGと、ゲート接続端子6a~6fとを、水平方向に延びるボンディングワイヤを用いて電気的に接続する場合と異なり、水平方向に延びるボンディングワイヤを設けない分、パワーモジュール100の小型化を図ることができる。また、第1実施形態では、上記のように、ケース部4の下部端面に、第1基板1および第2基板2がケース部4内に配置された状態で、第1基板1の外縁部導電パターン13a~13eが当接することにより、第1基板1の位置決めを行うための位置決め部4aを設ける。これにより、第1基板1の位置決めを容易に行うことができる。また、第1実施形態では、上記のように、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eの断面積を、ゲート接続端子6a~6fの断面積よりも大きくなるように構成する。これにより、制御信号よりも大きい、モータを駆動するための主電流をP側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eに流すことができる。また、第1実施形態では、上記のように、第1基板1、第2基板2およびMOSFET3a~3fを覆うとともに、P側接続端子5aN側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eの他方端52aおよびゲート接続端子6aゲート接続端子6b~6fの他方端62aが露出するようにケース部4の内方に絶縁性の封止部材7を充填する。これにより、MOSFET3a~3fや各接続端子間における短絡を抑止することができ、信頼性が向上する。また、第1実施形態では、上記のように、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eの第1基板1に接続される部分131a~131eと、ゲート接続端子6a~6fの第2基板2に接続される部分231a~231fとを、それぞれ、第1基板1および第2基板2の端部近傍縁部に設ける。これにより、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5e、および、ゲート接続端子6a~6fの長さを短くすることができるので、各接続端子の配線抵抗や配線インダクタンスを小さくすることができる。その結果、低損失なパワーモジュール100を構成することができる。また、第1実施形態では、上記のように、第1基板1のMOSFET3a~3fとは反対側のMOSFET3a、3cおよび3eに対応する領域に設けられる放熱板12aと、MOSFET3b、3dおよび3fに対応する領域にそれぞれ設けられる放熱板12b、12cおよび12dとを備える。これにより、MOSFET3a~3fにより発生した熱を放熱板12a~12dにより、効率的に放熱することができ、放熱性が向上する。第2実施形態次に、図18および図19を参照して、第2実施形態のパワーモジュール110について説明する。この第2実施形態では、上記第2基板2が第1基板1に対して小さくなるように形成されている第1実施形態と異なり、第2基板111に切り欠き部112a~112eが設けられている。なお、パワーモジュール110は、本発明の電力変換装置および半導体装置の一例である。図19に示すように、第2実施形態のパワーモジュール110の第2基板111のX方向の幅W7とY方向の幅W8とは、それぞれ、第1基板1図5参照のX方向の幅W3とY方向の幅W4と略等しくなるように構成されている。また、図18および図19に示すように、第2基板111の縁部には、切り欠き部112a、112b、112c、112dおよび112eが形成されている。なお、切り欠き部112a~112eは、ケース部4内に第1基板1および第2基板111を挿入する際に、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5d、W相接続端子5eと干渉することなく第2基板111を通過可能な大きさに形成されている。なお、第2実施形態のその他の構成は、上記第1実施形態と同様である。第2実施形態では、上記のように、第2基板111が、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eに干渉することなく通過可能なように、切り欠き部112a~112eを第2基板111に形成する。その結果、P側接続端子5a、N側接続端子5b、U相接続端子5c、V相接続端子5dおよびW相接続端子5eと、第2基板111とが干渉するのを抑制することができるので、第2基板111を容易にケース部4に配置することができる。また、第2実施形態のその他の構成は、上記第1実施形態と同様である。なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。たとえば、上記第1および第2実施形態では、本発明の電力変換素子としてn型の電界効果トランジスタMOSFETを用いる例を示したが、本発明はこれに限らない。本発明では、電力変換素子として、p型の電界効果トランジスタ、IGBT、ダイオードなどを用いてもよい。また、上記第1および第2実施形態では、P側接続端子、N側接続端子、U相接続端子、V相接続端子およびW相接続端子が第1基板に接続されるとともに、ゲート接続端子が第2基板に接続される例を示したが、本発明はこれに限らない。たとえば、P側接続端子、N側接続端子、U相接続端子、V相接続端子およびW相接続端子を第2基板に接続するとともに、ゲート接続端子を第1基板に接続するようにしてもよい。また、上記第1および第2実施形態では、主電流を供給するP側接続端子、N側接続端子、U相接続端子、V相接続端子およびW相接続端子と、制御信号を供給するゲート接続端子とが、ケース部の外周方向に折り曲げられている例を示したが、本発明はこれに限らない。たとえば、主電流を供給する接続端子と、制御信号を供給するゲート接続端子とを、ケース部の内周方向に折り曲げてもよい。また、上記第1および第2実施形態では、P側接続端子、N側接続端子、U相接続端子、V相接続端子、W相接続端子、および、ゲート接続端子の一方端および他方端以外の部分がケース部内に含まれる例を示したが、本発明はこれに限らない。たとえば、各接続端子の一方端および他方端以外の部分を、ケース部の内面に貼り付けるように構成してもよい。また、上記第1および第2実施形態では、ケース部の下面に位置決め部を設けることにより、第1基板の位置決めを行う例を示したが、本発明はこれに限らない。たとえば、ケース部の内面から突出するボス状の位置決め部を設けることにより、第1基板の位置決めを行ってもよい。