NビットNは自然数のA/Dコンバータの試験装置であって、前記A/Dコンバータに対して、2N階調のアナログ電圧を出力する電圧生成部と、各階調における前記A/Dコンバータの出力コードをキャプチャするキャプチャユニットと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正し、前記電圧生成部に補正後のアナログ電圧を出力させる信号処理部と、を備えることを特徴とする試験装置。前記信号処理部は、i回目iは自然数の補正処理において、ある階調におけるキャプチャされた出力コードと、それに対応する期待値コードの比較結果に応じて、その階調のi1回目の前記アナログ電圧を減少または増大させることを特徴とする請求項1に記載の試験装置。前記アナログ電圧の隣接する階調の初期状態における電位差は等しくΔVであり、前記信号処理部は、i回目iは自然数の補正処理において、ある階調におけるキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調のi1回目の前記アナログ電圧をΔV/2i減少または増大させることを特徴とする請求項2に記載の試験装置。前記信号処理部は、所望の分解能が得られるまで、前記アナログ電圧の補正処理を繰り返すことを特徴とする請求項2または3かに記載の試験装置。前記電圧生成部は、隣接する階調の電位差がΔVである2N階調の基準アナログ電圧を生成するメイン電圧源と、各階調ごとに前記信号処理部により決定された補正量に応じた補正電圧を生成するサブ電圧源と、前記基準アナログ電圧と前記補正電圧を加算し、補正されたアナログ電圧を出力する加算器と、を含むことを特徴とする請求項1から4のいずれかに記載の試験装置。前記電圧生成部は、前記2N階調のアナログ電圧を、単調増加するように発生することを特徴とする請求項1から5のいずれかに記載の試験装置。前記電圧生成部は、前記2N階調のアナログ電圧をスクランブルして発生することを特徴とする請求項1から5のいずれかに記載の試験装置。NビットNは自然数のA/Dコンバータの試験方法であって、変数iiは自然数をインクリメントしながら、前記A/Dコンバータに対して、2N階調のアナログ電圧を出力するステップと、各階調における前記A/Dコンバータの出力コードをキャプチャするステップと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正するステップと、を繰り返し実行することを特徴とする試験方法。i回目の補正するステップにおいて、ある階調のキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調のi1回目の前記アナログ電圧を減少または増大させることを特徴とする請求項8に記載の方法。前記アナログ電圧の隣接する階調の初期状態における電位差は等しくΔVであり、i回目の補正するステップにおいて、ある階調のキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調のi1回目の前記アナログ電圧をΔV/2i減少または増大させることを特徴とする請求項9に記載の方法。試験システム1002において、ランプ状のアナログ電圧VINの階調数は、A/Dコンバータ1の階調数コード数よりも大きく設定される。具体的には、アナログ電圧VINは、A/Dコンバータ1の階調数の8~16倍ものステップ数で変化させる必要がある。したがって従来の試験システム1002では、非常に長い試験時間が必要であった。またA/Dコンバータ1の入力電圧範囲フルスケール電圧範囲も誤差を有しているため、アナログ電圧VINの振幅を、A/Dコンバータ1の入力電圧範囲の設計値よりも広めに設定する必要があり、これによって試験時間はさらに長くなる。長大な試験時間は、テストコストの増加を意味するため、試験時間は短いことが望ましい。本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、A/Dコンバータの試験時間の短縮にある。本発明のある態様は、NビットNは自然数のA/Dコンバータの試験装置に関する。この試験装置は、A/Dコンバータに対して、2N階調のアナログ電圧を出力する電圧生成部と、各階調におけるA/Dコンバータの出力コードをキャプチャするキャプチャユニットと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正し、電圧生成部に補正後のアナログ電圧を出力させる信号処理部と、を備える。この試験装置は、A/Dコンバータの出力コードをキャプチャするごとに、アナログ電圧を補正し、補正後のアナログ電圧に対するA/Dコンバータの出力コードをキャプチャする処理を繰り返すことにより、各階調のアナログ電圧が、A/Dコンバータのしきい値電圧に漸近していく。この態様によれば、従来の試験装置よりも少ないキャプチャ回数で、A/Dコンバータの変換点を検出することができ、試験時間を短縮できる。信号処理部は、i回目iは自然数の補正処理において、ある階調においてキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調のi1回目のアナログ電圧を減少また増大させてもよい。アナログ電圧の隣接する階調の初期状態における電位差は等しくΔVであり、信号処理部は、i回目iは自然数の補正処理において、ある階調においてキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調のi1回目のアナログ電圧をΔV/2i減少または増大させてもよい。従来の試験装置では1/2M-1LSBの分解能で変化点しきい値電圧を検出するため必要な出力コードのキャプチャ回数は、のべ2N×2M-1回であるのに対して、この態様によれば、出力コードのキャプチャ回数は、わずかに2N×M回で足りる。信号処理部は、所望の分解能が得られるまで、アナログ電圧の補正処理を繰り返してもよい。電圧生成部は、隣接する階調の電位差がΔVである2N階調の基準アナログ電圧を生成するメイン電圧源と、各階調ごとに信号処理部により決定された補正量に応じた補正電圧を生成するサブ電圧源と、基準アナログ電圧と補正電圧を加算し、補正されたアナログ電圧を出力する加算器と、を含んでもよい。電圧生成部は、2N階調のアナログ電圧を、単調増加するように発生してもよい。電圧生成部は、2N階調のアナログ電圧をスクランブルして発生してもよい。この場合、A/Dコンバータを厳しい条件で試験することができる。本発明の別の態様は、NビットNは自然数のA/Dコンバータの試験方法に関する。この方法は、変数iiは自然数をインクリメントしながら、A/Dコンバータに対して、2N階調のアナログ電圧を出力するステップと、各階調におけるA/Dコンバータの出力コードをキャプチャするステップと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正するステップと、を繰り返し実行する。なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、A/Dコンバータの試験時間を短縮できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。図3は、実施の形態に係る試験装置2の構成を示すブロック図である。試験装置2には、試験対象のA/DコンバータDUTともいう1が接続される。DUT1は、入力されたアナログ電圧VINを量子化し、NビットNは自然数のデジタルコードDOUTに変換するA/Dコンバータである。試験装置2は、DUT1に対してアナログ試験信号アナログ電圧VINを与え、デジタルコードDOUTが変化するときのアナログ電圧、つまりA/Dコンバータの基準しきい値電圧を判定し、非線形誤差INL、DNLを測定する。以下、試験装置2の具体的な構成を説明する。試験装置2は、電圧生成部10、キャプチャユニット20、信号処理部30を備える。電圧生成部10は、A/Dコンバータ1に対して、2N階調のアナログ電圧VINを出力する。以下、第j階調1≦j≦2Nのアナログ電圧VINを、VINjと記す。電圧生成部10は、任意波形発生器AWGあるいはD/Aコンバータで構成することができる。キャプチャユニット20は、第j階調j=1~2NにおけるA/Dコンバータ1の出力コードDOUTjをキャプチャする。期待値メモリ32には、各階調における期待値コードEXP1~2Nが格納されている。具体的には、第j階調の期待値EXPjは、10進数でj-1である。期待値コードEXPは、信号処理部30が内部で生成してもよく、この場合、期待値メモリ32は不要となる。信号処理部30は、各階調においてキャプチャされた出力コードDOUTjを、対応する期待値コードEXPjと比較し、比較結果に応じて各階調のアナログ電圧VINjの値を補正する。信号処理部30は、電圧生成部10に補正後のアナログ電圧VINを出力させ、キャプチャユニット20は、その結果発生するデジタルコードDOUTをキャプチャする。以上が試験装置2の基本構成である。この試験装置2は、A/Dコンバータ1の出力コードDOUTをキャプチャするごとに、アナログ電圧VINを補正し、補正後のアナログ電圧VINに対するA/Dコンバータ1の出力コードDOUTをキャプチャする処理を繰り返す。その結果、各階調のアナログ電圧VINが、A/Dコンバータ1の変化点つまりしきい値電圧に漸近していく。信号処理部30は、所望の分解能が得られるまで、アナログ電圧VINの補正処理をM回繰り返す。この試験装置2によれば、従来の試験装置よりも少ないキャプチャ回数でA/Dコンバータ1の変換点を検出することができ、試験時間を短縮できる。続いて、試験装置2の好ましい具体的な信号処理について説明する。図4は、図2の試験装置2による試験方法を示すフローチャートである。信号処理部30は、補正処理を、変数iを1ずつインクリメントしながら、M回繰り返すS100。i回目の補正処理において、信号処理部30は変数jを1ずつインクリメントしながら、すべての階調1~2Nに対して、補正処理を行うS102。i回目iは自然数の補正処理において、電圧生成部10はアナログ電圧VINjを生成するS104。そして、そのアナログ電圧VINjに応答する出力コードDOUTjがキャプチャされるS106。第j階調のキャプチャされた出力コードDOUTjが対応する期待値コードEXPjより大きいときS108のY、その階調のi1回目のアナログ電圧VINjを補正電圧VAJDj、減少させるS110。反対に、キャプチャされた出力コードDOUTjが対応する期待値コードEXPj以下のときS108のN、その階調のi1回目のアナログ電圧VINjを補正電圧VAJDj、増大させるS112。なお、処理S110、S112は、次のサイクルi1におけるアナログ電圧VINjを計算することを意味する。ステップS104では、ステップS110、S112にて計算されたアナログ電圧VINjが実際に生成され、DUT1に印加される。ある実施例において、信号処理部30は二分探索を行う。初期状態i=1におけるアナログ電圧VIN1~2Nの隣接する階調の電位差は等しくΔVであるとする。ΔVは、A/Dコンバータ1の1LSBの設計値に対応する電圧であってもよい。信号処理部30は、i回目iは自然数の補正処理において、第j階調のキャプチャされた出力コードDOUTjが対応する期待値コードEXPjより大きいとき、その階調のi1回目のアナログ電圧VINjをVAJDj=ΔV/2i減少させる。反対に、キャプチャされた出力コードDOUTjが対応する期待値コードEXPj以下のとき、その階調のi1回目のアナログ電圧をVAJDj=ΔV/2i増大させる。電圧生成部10による、2N階調のアナログ電圧VIN1~2Nは任意である。たとえば電圧生成部10は、2N階調のアナログ電圧VIN1~2Nが時間とともに単調増加するように発生してもよい。この場合、アナログ電圧VIN1~2Nは階段状に増加するランプ波形となる。以上が試験装置2の具体的な信号処理である。図5a、bは、試験装置2の動作を説明するための図である。A/Dコンバータ1は、3ビットであり、入力電圧範囲が0~1Vであるとする。図5aにおいて、破線Iは理想的なA/Dコンバータの、実線IIは誤差を有するA/Dコンバータの入出力特性を示す。繰り返しになるが、試験装置2の目的は、実線IIの各コードのしきい値電圧VTH1~VTH8を検出することである。第3階調に関する処理、つまりコードDOUT=[010]と[011]のしきい値電圧VTH3の検出に着目する。図5bは、コード[010]と[011]のしきい値電圧VTH3を検出する過程を示す図である。このときの期待値コードEXP3は、10進数で2=3-1であるから、[010]である。図5bにおいて、実線は、検出するべきしきい値電圧VTH3を、一点鎖線は、サイクルごとに補正される入力電圧VIN3を示す。たとえば1回目の処理において初期値としてVIN3=3×ΔVが入力される。このときの出力コードDOUTは[011]であり、期待値コード[010]より大きいため、続く2回目の処理の入力電圧VINはΔV/2だけ低下される。2回目の処理では、出力コードDOUTは[010]であり期待値コード[010]以下であるから、続く3回目の処理の入力電圧VINはΔV/4だけ増加する。このようにアナログ電圧VIN3の補正処理を繰り返すたびに、アナログ電圧VINはしきい値電圧VTH3に漸近していくことがわかる。この処理を行った場合、2回の繰り返しによって1/2LSBの分解能、3回の繰り返しで1/4LSBの分解能を実現でき、M回の繰り返しで1/2M-1LSBの分解能でDUT1を試験することができる。従来の図2の試験システム1002において、ランプ波形を有するアナログ電圧VINを利用する場合、1/MLSBの分解能を得るためには、1階調あたりM回、デジタルコードDOUTをキャプチャする必要があった。つまり、全階調では2N×M回のキャプチャが必要となる。たとえば1/8LSBの分解能を得るためには、従来のシステムでは2N×8回のキャプチャが必要であった。これに対して実施の形態に係る試験装置2によれば、同じ分解能を得るために4回の繰り返しを行えばよく、必要なキャプチャ回数は2N×4回となり、試験時間を大幅に短縮することができる。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。図6は、変形例に係る試験装置2aの構成を示すブロック図である。電圧生成部10aは、メイン電圧源12、サブ電圧源14、加算器16を含む。メイン電圧源12は、隣接する階調の電位差がΔVである2N階調の基準アナログ電圧VREF1~2Nを生成する。VREFj=ΔV×jである。サブ電圧源14は、各階調jごとに信号処理部30により決定された補正量に応じた補正電圧VADJ’jを生成する。加算器16は、基準アナログ電圧VREFjと補正電圧VADJ’jを加算し、補正されたアナログ電圧VINjを出力する。VINj=VREFjVADJ’j図5bを例にとれば、1回目~3回目の補正電圧VADJ’3はそれぞれ、-1/2×ΔV、-1/4×ΔV、-3/8×ΔVとなる。図6の構成によれば、粗い精度のアナログ基準電圧VREFを生成する電圧源と、密な精度の補正電圧VADJ’を生成する電圧源を分離することにより、2つの電圧源をそれぞれの精度に最適化して設計することができるため、電圧生成部10aのサイズを小さくできるとともに、アナログ電圧VINの精度を高めることができる。また信号処理部30における信号処理も簡素化することができる。電圧生成部10は、2N階調のアナログ電圧VINをスクランブルして、単調増加とならないように発生してもよい。図7a、bはそれぞれ、単調増加するアナログ電圧VIN、スクランブルされたアナログ電圧VINの波形を示す図である。図7bに示すように、アナログ電圧VIN1~8を時間的にスクランブルして出力することにより、A/Dコンバータ1を、より厳しい条件で試験することができる。なおスクランブルは、図7bに示すように毎サイクル同じ順序としてもよい。あるいは別の実施例では、サイクルiごとに異なる順序としてもよい。図8は、図2の試験装置による試験方法の変形例を示すフローチャートである。この変形例では、図4の処理S108~S112が、ループS102の外側で行われる。すなわち、全階調1≦j≦2NについてデジタルコードDOUTjをキャプチャするS104、S106。これによりループS102内の処理に、信号処理部30は介在しない。そして、全階調のデジタルコードDOUTをキャプチャした後に、次のサイクルi1においてDUT1に与えるべきアナログ電圧VINjを、全階調1≦j≦2Nについてまとめて計算するS120。具体的には、変数jを1ずつインクリメントしながら、図4のステップS108、S110、S112の処理を行う。図4のフローチャートでは、階調ごとのデジタルコードDOUTをキャプチャするごとに、ステップS108、S110、S112が行われるため、キャプチャユニット20から信号処理部30へのデータ転送、信号処理部30から電圧生成部10へのデータ転送が、M×2N回、発生することになる。データ転送に要する時間オーバーヘッド時間τOHは無視できない程度に大きくなる。これに対して、図8の変形例に係る方法によれば、キャプチャユニット20から信号処理部30に対して、全階調のデジタルコードDOUTをまとめて1回で転送バースト転送し、次のサイクルにおいて与えるべき全階調のアナログ電圧をまとめて計算し、信号処理部30から電圧生成部10に対して、全階調のデータをまとめてバースト転送できる。一般に、ワード単位のデータ転送よりも、複数のワードを連続して伝送するバースト伝送の方が、時間の利用効率が遙かに高い。したがって図8の変形例によれば、データ転送の回数をM回に減らすことができ、データ転送のオーバーヘッド時間を図4の処理に比べて大幅に低減できる。このオーバーヘッド時間の短縮の効果は、以下で説明する比較技術に比べても有利である。この比較技術では、階調ごとに二分探索を行うものとする。具体的には、階調ごとに以下の処理を行う。測定すべきしきい値電圧Vthに対して、仮の最大電圧Vt、仮の最小電圧Vbを設定し、2つの電圧VtとVbの間で、アナログ電圧VINを変化させながら、正しいしきい値電圧Vthを二分探索によって決定する。そしてこの処理を全階調に対して繰り返し行う。全階調でのキャプチャ回数は2N×Mとなり、図4あるいは図8の処理と同じとなる。なお、比較技術における分解能は、Vt-Vb/2Mとなる。比較技術では、図4や図8のフローチャートに示される信号処理と同程度の分解能を、同じキャプチャ回数で実現できる。しかしながら比較技術においては、デジタルコードDOUTをキャプチャするごとに、キャプチャユニット20と信号処理部30の間、信号処理部30と電圧生成部10の間のデータ転送が発生する。つまり、比較技術において、信号処理部30が介在する回数、すなわちデータ転送の回数は、図4のフローチャートと同様に、全部で2N×M回となる。したがって、図8のフローチャートによる処理では、比較技術に比べても、データ転送に関するオーバーヘッド時間を短縮することができる。実施の形態では、2分探索を具体例として説明したが、本発明はそれに限定されない。たとえば黄金分割比を用いた探索など、別のアルゴリズムを利用してもよい。実施の形態では、期待値コードEXPjをj-1としたが、EXPj=jとしてもよい。この場合、i番目の処理で出力コードDOUTjが期待値コードEXPiより小さいとき、i1番目の処理の入力電圧VINを増大し、出力コードDOUTjが期待値コードEXPi以下のとき、i1番目の処理の入力電圧VINを減少すればよい。言い換えれば、j番目のコードとj1番目のコードの間のしきい値電圧VTHj1を補正するとき、i番目の処理において、出力コードDOUTjがj番目のコード以下のとき、i1番目の処理の入力電圧VINを増大し、出力コードDOUTjがj1番目のコード以上のとき、i1番目の処理の入力電圧VINを減少すればよい。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。