セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板と、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子と、前記周辺回路部内に配置され、前記下部電極を形成している第1の層と、前記電極間層を形成している第2の層と、前記上部電極を形成している第3の層とを含む構造体と、前記第1の層に電気的に接続された第1及び第2のプラグとを備え、前記第1の層は、前記第1のプラグと前記第2のプラグを電気的に接続する配線として機能する半導体磁気記憶装置。前記第1及び第2のプラグは、前記半導体基板に電気的に接続されている、請求項1に記載の半導体磁気記憶装置。前記第3の層は、電気的にフローティング状態である、請求項1又は2に記載の半導体磁気記憶装置。セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板と、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子と、前記周辺回路部内に配置され、前記下部電極を形成している第1の層と、前記電極間層を形成している第2の層と、前記上部電極を形成している第3の層とを含む構造体と、前記第3の層に電気的に接続された第1及び第2のプラグとを備え、前記第3の層は、前記第1のプラグと前記第2のプラグを電気的に接続する配線として機能する半導体磁気記憶装置。さらに、前記構造体の上方に配置された配線層を備え、前記第1及び第2のプラグは、前記配線層に電気的に接続されている、請求項4に記載の半導体磁気記憶装置。前記第1の層は、電気的にフローティング状態である、請求項4又は5に記載の半導体磁気記憶装置。前記磁気記憶素子は、MTJ素子である請求項1から6のいずれか1項に記載の半導体磁気記憶装置。前記第2の層は少なくとも、前記第1の層上に形成された第1の磁性体膜と、前記第1の磁性体膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2の磁性体膜とを含む請求項1から7のいずれか1項に記載の半導体磁気記憶装置。MTJ素子などの磁気記憶素子を構成する層を、周辺回路部内で有効に活用することが可能な半導体磁気記憶装置を提供する。実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第1の層と、前記電極間層を形成している第2の層と、前記上部電極を形成している第3の層とを含む構造体を備える。さらに、前記装置は、前記第1の層に電気的に接続された第1及び第2のプラグを備える。さらに、前記第1の層は、前記第1のプラグと前記第2のプラグを電気的に接続する配線として機能する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体磁気記憶装置のセル部の構造を示す平面図である。図1の半導体磁気記憶装置は、MRAMに相当する。図1には、半導体基板101上に設けられたセル部が示されている。半導体基板101上には、このセル部と、セル部の周辺に位置する周辺回路部が設けられている。セル部内には、複数のセルトランジスタが配置され、周辺回路部内には、複数の周辺トランジスタが配置されている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行なX方向及びY方向と、半導体基板101の主面に垂直なZ方向が示されている。X方向、Y方向、Z方向は、互いに垂直である。図1にはさらに、半導体基板101内に形成された複数の素子領域111が示されている。これらの素子領域111は、X方向に延びており、Y方向に互いに隣接している。素子領域111同士は、半導体基板101内に形成された素子分離絶縁膜112により互いに分離されている。図1にはさらに、セルトランジスタを構成する複数のゲート導電膜ゲート電極122と、その上に配置された第1配線層M1配線層221が示されている。図1に示すように、各ゲート導電膜122は、Y方向に延びており、第1配線層221を構成する各配線は、X方向に延びている。また、第1配線層221は、図1に示すように、1本の素子領域111上に2本の配線が配置されるよう加工されている。各素子領域111上の2本の配線のうち、一方の配線下にはビアプラグV1プラグ211が配置され、他方の配線下にはビアプラグ211とMTJ素子が配置されている。MTJ素子は、符号MDで示されている。MTJ素子は、磁気記憶素子の例である。ビアプラグ211とMTJ素子の配置については、図2を参照して詳細に説明する。図2は、第1実施形態の半導体磁気記憶装置のセル部の構造を示す断面図である。図2、、はそれぞれ、図1に示すI-I’線、J-J’線、K-K’線に沿った断面図である。図2には、半導体基板101上に形成された複数のセルトランジスタCTが示されている。各々のセルトランジスタCTは、半導体基板101上に順に形成されたゲート絶縁膜121、ゲート電極122、キャップ絶縁膜123と、ゲート電極122及びキャップ絶縁膜123の側面に形成された側壁絶縁膜124を備えている。ゲート絶縁膜121は、例えばシリコン酸化膜であり、ゲート電極122は、例えばポリシリコン層である。図2にはさらに、半導体基板101上に形成された複数のビット線コンタクトCBプラグ131が示されている。各ビット線コンタクト131は、図2に示すように、セルトランジスタCT間に埋め込まれている。また、ビット線コンタクト131の上面の高さは、キャップ絶縁膜123の上面の高さと同じ高さに設定されている。図2にはさらに、ビット線コンタクト131上に形成された複数のMTJ素子MDが示されている。各々のMTJ素子は、ビット線コンタクト131上に順に形成された下部電極201、電極間層202、上部電極203を備えている。下部電極201と上部電極203は例えば、Taタンタル層などのメタル層である。電極間層202の組成については、後述する。セルトランジスタCTとMTJ素子は、図2に示すように、層間絶縁膜204で覆われている。図2にはさらに、上部電極203上に形成された複数のビアプラグ211と、これらのビアプラグ211上に形成された配線層221が示されている。以上のような構造により、各MTJ素子の下部電極201は、ビット線コンタクト131を介して、半導体基板101と電気的に接続されている。一方、各MTJ素子の上部電極203は、ビアプラグ211を介して、配線層221と電気的に接続されている。このように、図2に示す断面では、ビアプラグ211が、下部電極203上に形成されているのに対し、図2に示す断面では、ビアプラグ211が、ビット線コンタクト131上に形成されている。これらのビアプラグ211は、図1に示すように、千鳥配列状に配置されている。また、図2は、図2や図2とは異なり、Y方向に沿った断面を示している。符号133は、層間絶縁膜を示す。図2に示すように、ビット線コンタクト131同士は、素子分離絶縁膜112と層間絶縁膜133により互いに分離されている。次に、図3を参照して、MTJ素子の構造の具体例について説明する。図3は、MTJ素子の構造の具体例を示す断面図である。図3は、スピン注入型MRAMのMTJ素子を表す。図3では、電極間層202は、下部電極201上に順に形成された第1の磁性体膜2021と、トンネルバリア膜2022と、第2の磁性体膜2023を有している。第1、第2の磁性体膜2021、2023は、強磁性体、例えば、Fe鉄、Coコバルト、Niニッケルの少なくともいずれかを含有する単体金属又は合金で形成されている。第1、第2の磁性体膜2021、2023はそれぞれ、参照層referencelayerと、記憶層freelayerとして機能する。一方、トンネルバリア膜2022は、障壁として機能する薄い絶縁膜である。トンネルバリア膜2022は、非磁性体、例えば、酸化アルミニウム又は酸化マンガンで形成されている。MTJ素子は、図3に示す構造に代えて、例えば、図3に示す構造を有していてもよい。図3の電極間層202は、トンネルバリア膜2022と第2の磁性体膜2023との間にさらに、第3の磁性体膜2024と、トンネルバリア膜2025を有している。第3の磁性体膜2024は、第1、第2の磁性体膜2021、2023と同様の材料で形成可能である。また、トンネルバリア膜2025は、トンネルバリア膜2022と同様の材料で形成可能である。第3の磁性体膜2024は、参照層として機能する。本実施形態のMTJ素子は、図3に示す構造を有していてもよいし、図3に示す構造を有していてもよい。1周辺回路部の構造次に、図4を参照し、第1実施形態の半導体磁気記憶装置の周辺回路部の構造について説明する。図4は、第1実施形態の半導体磁気記憶装置のセル部と周辺回路部の構造を示す断面図である。図4、図4にはそれぞれ、半導体基板101上に設けられたセル部、周辺回路部が示されている。図4は、図2と同一断面を示している。ただし、図4では、一方のMTJ素子に接続されたビット線コンタクト131と、ビアプラグ211が、それぞれ符号1311、2111で示されており、他方のMTJ素子に接続されたビット線コンタクト131と、ビアプラグ211が、それぞれ符号1312、2112で示されている。一方、図4には、半導体基板101上に形成された複数の周辺トランジスタPTが示されている。各々の周辺トランジスタPTは、セルトランジスタCTと同様に、半導体基板101上に順に形成されたゲート絶縁膜121、ゲート電極122、キャップ絶縁膜123と、ゲート電極122及びキャップ絶縁膜123の側面に形成された側壁絶縁膜124を備えている。周辺トランジスタPTの側面及び上面は、図4に示すように、それぞれ層間絶縁膜133、204で覆われている。図4にはさらに、半導体基板101上に形成された複数の拡散層コンタクト132が示されている。具体的には、符号1321~1323で示す3つの拡散層コンタクト132が例示されている。拡散層コンタクト132は、図4に示すように、層間絶縁膜133内に形成されている。また、拡散層コンタクト132の上面の高さは、キャップ絶縁膜123の上面の高さと同じ高さに設定されている。図4にはさらに、拡散層コンタクト1323上に形成されたビアプラグ2113と、ビアプラグ2113上に形成された配線層221が示されている。ビアプラグ2113は、図4に示すように、層間絶縁膜204内に形成されている。次に、図4に示すMTJ素子と、図4に示す周辺回路部との関係について、詳細に説明する。本実施形態では、周辺回路部内に、MTJ素子を構成している層が存在している。具体的には、周辺回路部は、図4に示すように、下部電極201を形成している第1の層201と、電極間層202を形成している第2の層202と、上部電極203を形成している第3の層203とを含む構造体MDXを有している。これらの層201~203は、層間絶縁膜133上に順に積層されており、層間絶縁膜204で覆われている。本実施形態では、構造体MDXは、短冊状の平面形状を有している。図4に示す第2の層202の構造は、図4に示す電極間層202の構造と同じである。例えば、MTJ素子が図3の構造を有している場合には、第2の層202は、第1の層201上に順に形成された第1の磁性体膜2021と、トンネルバリア膜2022と、第2の磁性体膜2023を有している。また、MTJ素子が図3の構造を有している場合には、第2の層202はさらに、トンネルバリア膜2022と第2の磁性体膜2023との間に、第3の磁性体膜2024と、トンネルバリア膜2025を有している。次に、図4を参照して、構造体MDXと、拡散層コンタクト1321、1322との関係について、詳細に説明する。構造体MDXは、図4に示すように、拡散層コンタクト1321、1322上に配置されている。よって、第1の層201は、これらのコンタクト1321、1322と電気的に接続されており、これらのコンタクト1321、1322を電気的に接続する配線として機能する。図4に示す矢印は、第1の層201内を電流が流れる様子を示している。拡散層コンタクト1321、1322はそれぞれ、第1、第2のプラグの例である。なお、各MTJ素子の下部電極201は、回路構成的に見て、単一のビット線コンタクト131に接続されているが、各構造体MDXの第1の層201は、複数の拡散層コンタクト132に接続されている。MTJ素子と構造体MDXとの間には、このような違いがある。なお、各構造体MDXの第1の層201は、3つ以上の拡散層コンタクト132に接続されていてもよい。また、各MTJ素子の上部電極203は、回路構成的に見て、単一のビアプラグ211に接続されているが、各構造体MDXの第3の層203は、拡散層コンタクト132にもビアプラグ211にも接続されていない。よって、各構造体MDXの第3の層203は、電気的にフローティング状態となっている。次に、図4を参照して、構造体MDXの使用方法の具体例について説明する。図4には、互いに隣接する2つの周辺トランジスタPTが示されている。これらの周辺トランジスタPTの間には、図4に示すように、素子分離絶縁膜112が配置されている。そして、拡散層コンタクト1321は、一方の周辺トランジスタPTとこの素子分離絶縁膜112との間に配置されており、拡散層コンタクト1322は、他方の周辺トランジスタPTとこの素子分離絶縁膜112との間に配置されている。よって、図4に示す電流は、一方の周辺トランジスタPT付近の半導体基板101から、拡散層コンタクト1321、第1の層201、拡散層コンタクト1322を経由して、他方の周辺トランジスタPT付近の半導体基板101へと流れている。この電流はさらに、拡散層コンタクト1323、ビアプラグ2113を経由して、配線層221へと流れていく。このように、本実施形態の第1の層201は、半導体基板101上の領域同士を電気的に接続する配線として使用可能である。2第1実施形態の効果次に、図4を参照して、第1実施形態の効果について説明する。以上のように、本実施形態では、周辺回路部内に、MTJ素子と同様の構造を有する構造体MDXを残存させる。そして、本実施形態では、構造体MDXの第1の層201を、配線として使用する。その結果、本実施形態では、MRAMの配線層の層数が、実効的に一層分増えたことになる。別言すると、本実施形態では、M1配線層の下位に、新たにM0配線層が形成されたことになる。よって、本実施形態によれば、周辺回路部の面積を小さくすることや、M1配線層以降の配線層の層数を減らすことが可能となる。これにより、本実施形態では、MRAMのチップ製造コストを削減することが可能となる。本実施形態では、MTJ素子と構造体MDXとの間で、層構成に違いはない。よって、MTJ素子と構造体MDXは、同一の形成条件で形成可能である。よって、本実施形態では、MTJ素子のみを形成する工程に新たな工程を追加することなく、MTJ素子と構造体MDXを同時に形成することができる。なお、MTJ素子の下部電極201は、一般に、電気抵抗率の高い材料で形成される。よって、第1の層201による配線は、短い配線とすることが望ましい。しかしながら、高い電気抵抗率が問題とならない場合には、第1の層201による配線を、長い配線としても構わない。また、本実施形態では、構造体MDXは、層間絶縁膜133及びソース線プラグ132上に配置されており、周辺トランジスタPTの上面には接していないが、周辺トランジスタPTの上面に接するよう配置しても構わない。理由は、周辺トランジスタPTのゲート電極122上には、キャップ絶縁膜123が存在しているからである。そのため、周辺トランジスタPTが周辺トランジスタPTの上面に接していても、第1の層201とゲート電極122との間の絶縁は、キャップ絶縁膜123により維持される。以上のように、本実施形態では、周辺回路部内に、MTJ素子と同様の構造を有する構造体MDXを形成し、構造体MDXの第1の層201を配線として機能させる。よって、本実施形態によれば、MTJ素子を構成する層を周辺回路部内で有効に活用し、半導体磁気記憶装置の製造コストの削減などの効果を得ることが可能となる。以下、第1実施形態の変形例である第2実施形態について、第1実施形態との相違点を中心に説明する。第2実施形態図5は、第2実施形態の半導体磁気記憶装置のセル部と周辺回路部の構造を示す断面図である。図5、図5にはそれぞれ、半導体基板101上に設けられたセル部、周辺回路部が示されている。図5には、符号2113で示すビアプラグ211に加えて、符号2114、2115で示すビアプラグ211が示されている。図5にはさらに、配線層221を構成する3本の配線L1~L3が示されている。配線L1は、ビアプラグ2114上に配置されており、配線L2は、ビアプラグ2113及び2115上に配置されている。また、配線L3は、配線L1と配線L2との間を通過している。ビアプラグ2114、2115は、図5に示すように、構造体MDX上に配置されている。よって、第3の層203は、これらのプラグ2114、2115と電気的に接続されており、これらのプラグ2114、2115を電気的に接続する配線として機能する。図5に示す矢印は、第3の層203内を電流が流れる様子を示している。ビアプラグ2114、2115はそれぞれ、第1、第2のプラグの例である。なお、各MTJ素子の上部電極203は、回路構成的に見て、単一のビアプラグ211に接続されているが、各構造体MDXの第3の層203は、複数のビアプラグ211に接続されている。MTJ素子と構造体MDXとの間には、このような違いがある。なお、各構造体MDXの第3の層203は、3つ以上のビアプラグ211に接続されていてもよい。また、各MTJ素子の下部電極201は、回路構成的に見て、単一のビット線コンタクト131に接続されているが、各構造体MDXの第1の層201は、拡散層コンタクト132にもビアプラグ211にも接続されていない。よって、各構造体MDXの第1の層201は、電気的にフローティング状態となっている。なお、図5に示す電流は、配線L2から、ビアプラグ2115、第3の層203、ビアプラグ2114を経由して、配線L1へと流れている。このように、本実施形態の第3の層203は、配線層203を構成する配線同士を電気的に接続する配線として使用可能である。以上のように、本実施形態では、周辺回路部内に、MTJ素子と同様の構造を有する構造体MDXを形成し、構造体MDXの第3の層203を配線として機能させる。よって、本実施形態によれば、第1実施形態と同様、MTJ素子を構成する層を周辺回路部内で有効に活用し、半導体磁気記憶装置の製造コストの削減などの効果を得ることが可能となる。以上、第1及び第2実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。