複数のサブ画素に基準電位を供給する基準電位幹線と各々の前記複数のサブ画素が有するスイッチング素子とが配置された第1基板と、表示信号を供給する表示信号線が配置された第2基板と、を備え、前記第1基板と前記第2基板との間に前記複数のサブ画素の各々が有する液晶容量が形成され、複数の輝度領域に対応した前記複数のサブ画素から構成される画素が、マトリクス状に配置され、行方向に隣接する前記画素間において、所定の中間調表示を行ったときに、同一の輝度領域に対応する前記複数のサブ画素同士が、行方向に隣接して配置される液晶表示装置。前記基準電位幹線は、第1基準電位幹線と、第2基準電位幹線と、を備え、前記表示信号線を備え、前記第1基準電位幹線の電位をフレーム毎に切り替えるとともに、前記第2基準電位幹線の電位をフレーム毎に前記第1基準電位幹線とは逆位相に切り替える制御部と、マトリクスの行方向に配置された走査線と、を更に備え、第1のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第1基準電位幹線に接続され、前記第1のサブ画素と列方向に隣接する第2のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第2基準電位幹線に接続され、前記第1基準電位幹線と前記走査線との間に前記第1のサブ画素が配置され、前記第2基準電位幹線と前記走査線との間に前記第2のサブ画素が配置された第1の画素と、前記第1基準電位幹線と前記走査線との間に前記第2のサブ画素が配置され、前記第2基準電位幹線と前記走査線との間に前記第1のサブ画素が配置された第2の画素とを備え、行方向に前記第1のサブ画素と前記第2のサブ画素とが所定のパターンで繰り返して配置される請求項1に記載の液晶表示装置。前記第1の画素と前記第2の画素の配置パターンが、画素駆動の極性反転パターンと一致する請求項2に記載の液晶表示装置。前記表示信号線は、表示信号を供給する第1表示信号線と、表示信号を供給する第2表示信号線と、を備え、前記制御部は、前記第1表示信号線の電位の極性を画素1行毎に交互に切り替えるとともに、前記第2表示信号線の電位の極性を前記第1表示信号線とは逆極性に画素1行毎に交互に切り替え、前記第1表示信号線および前記第2表示信号線の電位の極性をフレーム毎に交互に切り替える請求項2に記載の液晶表示装置。前記制御部は、前記第1表示信号線の電位の極性をフレーム毎に切り替えるとともに、前記第2表示信号線の電位の極性を前記第1表示信号線の電位の極性とは逆極性にフレーム毎に切り替える請求項2に記載の液晶表示装置。前記制御部は、前記走査線を介して前記第1のサブ画素の前記スイッチング素子と、それに隣接する第3のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第1表示信号線に前記表示信号を供給し、前記走査線を介して前記第2のサブ画素の前記スイッチング素子と、それに隣接する第4のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第2表示信号線に前記表示信号を供給し、垂直帰線期間に、前記第1表示信号線と前記第2表示信号線との前記表示信号の電位の極性を切り替える請求項4または請求項5に記載の液晶表示装置。第3基準電位幹線、を更に備え、前記第2のサブ画素と列方向に隣接する第5のサブ画素の前記液晶容量は、一方が前記第1表示信号線に接続され、他方が前記スイッチング素子を介して前記第3基準電位幹線に接続され、前記第4のサブ画素と列方向に隣接する第6のサブ画素との前記液晶容量は、一方が前記第2表示信号線に接続され、他方が前記スイッチング素子を介して前記第3基準電位幹線に接続され、前記制御部は、前記第3基準電位幹線の電位を前記第1基準電位幹線の電位と前記第2基準電位幹線の電位との間の電位に制御する請求項1に記載の液晶表示装置。しかしながら、従来技術によるマルチ画素手法では、輝度の高いサブ画素と輝度の低いサブ画素とが交互に配置されている。そのため、例えば、図20に示すように中間調の文字を表示した場合、文字のエッジがぼやけてしまうという問題点があった。図20は、マルチ画素手法における中間調の文字を表示した一例を説明する図である。なお、中間調とは、高輝度明るいと低輝度暗いとの中間の輝度明るさ表現である。本発明は、上記の問題点に鑑みてなされたものであって、中間調表示でもエッジの滑らかな表示が可能な液晶表示装置を提供することを目的としている。1上記目的を達成するため、本発明の一態様に係る液晶表示装置は、複数のサブ画素に基準電位を供給する基準電位幹線と各々の前記複数のサブ画素が有するスイッチング素子とが配置された第1基板と、表示信号を供給する表示信号線が配置された第2基板と、を備え、前記第1基板と前記第2基板との間に前記複数のサブ画素の各々が有する液晶容量が形成され、複数の輝度領域に対応した前記複数のサブ画素から構成される画素が、マトリクス状に配置され、行方向に隣接する前記画素間において、所定の中間調表示を行ったときに、同一の輝度領域に対応する前記複数のサブ画素同士が、行方向に隣接して配置される。2また、本発明の一態様に係る液晶表示装置において、前記基準電位幹線は、第1基準電位幹線と、第2基準電位幹線と、を備え、前記表示信号線を備え、前記第1基準電位幹線の電位をフレーム毎に切り替えるとともに、前記第2基準電位幹線の電位をフレーム毎に前記第1基準電位幹線とは逆位相に切り替える制御部と、マトリクスの行方向に配置された走査線と、を更に備え、第1のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第1基準電位幹線に接続され、前記第1のサブ画素と列方向に隣接する第2のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第2基準電位幹線に接続され、前記第1基準電位幹線と前記走査線との間に前記第1のサブ画素が配置され、前記第2基準電位幹線と前記走査線との間に前記第2のサブ画素が配置された第1の画素と、前記第1基準電位幹線と前記走査線との間に前記第2のサブ画素が配置され、前記第2基準電位幹線と前記走査線との間に前記第1のサブ画素が配置された第2の画素とを備え、行方向に前記第1のサブ画素と前記第2のサブ画素とが所定のパターンで繰り返して配置されてもよい。3また、本発明の一態様に係る液晶表示装置において、前記第1の画素と前記第2の画素の配置パターンが、画素駆動の極性反転パターンと一致してもよい。4また、本発明の一態様に係る液晶表示装置において、前記表示信号線は、表示信号を供給する第1表示信号線と、表示信号を供給する第2表示信号線と、を備え、前記制御部は、前記第1表示信号線の電位の極性を画素1行毎に交互に切り替えるとともに、前記第2表示信号線の電位の極性を前記第1表示信号線とは逆極性に画素1行毎に交互に切り替え、前記第1表示信号線および前記第2表示信号線の電位の極性をフレーム毎に交互に切り替えてもよい。5また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記第1表示信号線の電位の極性をフレーム毎に切り替えるとともに、前記第2表示信号線の電位の極性を前記第1表示信号線の電位の極性とは逆極性にフレーム毎に切り替えてもよい。6また、本発明の一態様に係る液晶表示装置において、前記制御部は、前記走査線を介して前記第1のサブ画素の前記スイッチング素子と、それに隣接する第3のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第1表示信号線に前記表示信号を供給し、前記走査線を介して前記第2のサブ画素の前記スイッチング素子と、それに隣接する第4のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第2表示信号線に前記表示信号を供給し、垂直帰線期間に、前記第1表示信号線と前記第2表示信号線との前記表示信号の電位の極性を切り替えてもよい。7また、本発明の一態様に係る液晶表示装置において、第3基準電位幹線、を更に備え、前記第2のサブ画素と列方向に隣接する第5のサブ画素の前記液晶容量は、一方が前記第1表示信号線に接続され、他方が前記スイッチング素子を介して前記第3基準電位幹線に接続され、前記第4のサブ画素と列方向に隣接する第6のサブ画素との前記液晶容量は、一方が前記第2表示信号線に接続され、他方が前記スイッチング素子を介して前記第3基準電位幹線に接続され、前記制御部は、前記第3基準電位幹線の電位を前記第1基準電位幹線の電位と前記第2基準電位幹線の電位との間の電位に制御してもよい。本発明では、複数の輝度領域に対応した複数のサブ画素から構成される画素が、マトリクス状に配置される。そして、行方向に隣接する画素間において、所定の中間調表示を行ったとき、同一の輝度領域に対応するサブ画素同士が、行方向に隣接して配置される。このように構成したので、同じ輝度領域のサブ画素同士の交互配置を解消し、中間調表示でもエッジの滑らかな表示を行うことが可能になる。以下、図1~図18を用いて本発明の実施形態について詳細に説明する。なお、本発明は、これらの実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。[第1実施形態]図1は、第1実施形態を適用した液晶表示装置の一例を示す斜視図である。図1に示すように、第1実施形態における液晶表示装置は、第1基板10と、第2基板20と、制御部12とを備える。第1基板10と第2基板20との間に液晶が封入されている。また、第1基板10は、複数のTFT薄膜トランジスタによるスイッチング素子2と、複数の基準電位幹線4と、複数の走査線ゲートバスライン5と、表示電極11とを備えている。さらに、第2基板20は、透明電極13を備えている。透明電極13は、それぞれ表示信号線データバスライン3に接続されている。このように、第1基板10には、スイッチング素子2、基準電位幹線4、走査線5、および、表示電極11が形成されている。第1基板10に対向する第2基板20には、表示信号線3に接続されたストライプ状の透明電極13が形成されて対向マトリクスを構成している。図2と図3は、第1実施形態における液晶表示装置の動作を説明する等価回路図である。図2と図3では、符号R1~R4で示すように、液晶表示装置が、行方向に1~4行目のサブ画素を含む場合を示している。また、図2と図3では、符号C1~C3で示すように、液晶表示装置が、列方向に1~3行目のサブ画素を含む場合を示している。また、図2と図3は、1フレームごとの状態を表している。図2に示すように、第1実施形態における液晶表示装置は、画素101~106を備える。各画素101~106は、さらに2つのサブ画素を備える。そして、画素101と画素102は行方向に隣接して配置されている。画素101は、列方向に対して、サブ画素第1のサブ画素111、サブ画素第2のサブ画素112の順に配置されている。画素102は、列方向に対して、サブ画素第3のサブ画素113、サブ画素第4のサブ画素114の順に配置されている。また、行方向に隣接して配置されている画素104と画素105とが、第2基準電位幹線4-2に対して画素101および画素102と線対称に配置されている。そして、画素104は、列方向に対して、サブ画素第1のサブ画素116、サブ画素第2のサブ画素115の順に配置されている。画素105は、列方向に対して、サブ画素第3のサブ画素118、サブ画素第4のサブ画素117の順に配置されている。さらに、各サブ画素は、液晶容量各サブ画素に対応した液晶による容量、以下、液晶容量という1とスイッチング素子2と表示電極11とを備えている。例えば、サブ画素111は、液晶容量1-1とスイッチング素子2-1とを備えている。サブ画素112は、液晶容量1-2とスイッチング素子2-2とを備えている。なお、1フレームは、例えば、60Hz駆動の液晶表示装置であれば、1/60秒である。まず、画素101のサブ画素111とサブ画素112との構成を説明する。スイッチング素子2-1とスイッチング素子2-2のゲート端子は、共通の走査線5-1に接続されている。スイッチング素子2-1のソース端子は、第1基準電位幹線4-1に接続されている。スイッチング素子2-1のドレイン端子は、表示電極11を介して液晶容量1-1の一方node1に接続されている。液晶容量1-1の他方は、透明電極13を介して表示信号線第1表示信号線3-1に接続されている。また、スイッチング素子2-2のソース端子は、第2基準電位幹線4-2に接続されている。スイッチング素子2-2のドレイン端子は、液晶容量1-2の一方node2に接続されている。液晶容量1-2の他方は、透明電極13を介して表示信号線3-1に接続されている。次に、画素102のサブ画素113とサブ画素114との構成を説明する。スイッチング素子2-3とスイッチング素子2-4のゲート端子は、共通の走査線5-1に接続されている。スイッチング素子2-3のソース端子は、第2基準電位幹線4-2に接続されている。スイッチング素子2-3のドレイン端子は、液晶容量1-3の一方に接続されている。液晶容量1-3の他方は、透明電極13を介して表示信号線第2表示信号線3-2に接続されている。また、スイッチング素子2-4のソース端子は、第1基準電位幹線4-1に接続されている。スイッチング素子2-4のドレイン端子は、液晶容量1-4の一方に接続されている。液晶容量1-4の他方は、透明電極13を介して表示信号線3-2に接続されている。次に、液晶表示装置の動作を、図2と図4とを用いて説明する。第1実施形態は、制御部12が表示信号線3-1~3-3の電位の極性をドット画素毎に切り替えて制御するドット反転駆動の例である。図4は、第1実施形態におけるLフレーム時とL1フレーム時の液晶表示装置のタイミングチャートである。まず、LフレームLは1以上の自然数時、画素101のサブ画素111とサブ画素112の動作について説明する。なお、図4では、Lフレームが、第1フレーム1st-frameF1である場合を示しており、L1フレームが、第2フレーム2nd-frameF2である場合を示している。図4において、横軸は時間を示しており、縦軸は電位を示している。図4の波形1は、走査線5-1の電位の時間変化を示している。図4の波形2は、走査線5-2の電位の時間変化を示している。図4の波形3は、第1基準電位幹線4-1の電位の時間変化を示している。図4の波形4は、第2基準電位幹線4-2の電位の時間変化を示している。図4の波形5は、表示信号線3-1の電位の時間変化を示している。図4の波形6は、表示信号線3-2の電位の時間変化を示している。図4の波形7は、表示信号線3-3の電位の時間変化を示している。図4の波形8は、ノード1node1の電位の時間変化を示している。図4の波形9は、ノード2node2の電位の時間変化を示している。図4の波形10は、表示信号線3-1とノード1間の電位第1サブ画素の液晶素子への印加電圧の時間変化を示している。図4の波形11は、表示信号線3-1とノード2間の電位第2サブ画素の液晶素子への印加電圧の時間変化を示している。制御部12は、第1基準電位幹線4-1を1Vに制御し図4の波形1:時刻t0a、第2基準電位幹線4-2を0Vに制御する図4の波形2:時刻t0a。次に、制御部12は、走査線5-1を時刻t0a~t1aの期間、Hレベルに制御し図4の波形1、スイッチング素子2-1とスイッチング素子2-2とをオン状態にする。なお、走査線5-1の出力がHになる期間は、液晶表示装置で用いるゲートデータバス3の総数に応じて設定される。走査線5-1の出力がHになる期間は、例えば、Full-HD対応の液晶表示装置においては、1/60×1080秒に相当する。さらに、制御部12は、表示信号線3-1の電位の極性を、ドット画素毎に交互に切り替える図4の波形5。すなわち、制御部12は、画素1行目には、例えば、電位5V~2Vの信号を供給し、画素2行目には、電位-4V~-1Vの信号を供給する。以下、各画素の動作を、表示信号線3-1と表示信号線3-3に、それぞれ最大電位の信号が供給された場合について説明する図4の波形5及び波形7。なお、一例として、第1基板10の下に非図示のバックライトが配置された透過型の液晶表示装置の場合、制御部12により、各サブ画素の光透過率を制御することで輝度階調表現が制御される。あるいは、反射型の液晶表示装置の場合、制御部12により、各サブ画素の光反射率を制御することで、輝度階調表現が制御される。時刻t0a~t1aの期間、スイッチング素子2-1がオンになる。この結果、液晶容量1-1には、表示信号線3-1の5Vと第1基準電位幹線4-1の1Vとの電位差=4Vが発生する。そして、スイッチング素子2-1がオフになった時刻t1a以降、液晶容量1-1により、この電位差4Vが次のフレームL1まで保持される。また、時刻t0a~t1aの期間、スイッチング素子2-2がオンし、液晶容量1-2には、表示信号線3-1の5Vと第2基準電位幹線4-2の0Vとの電位差=5Vが発生する。そして、スイッチング素子2-2がオフになった時刻t1a以降、液晶容量1-2により、この電位差5Vが次のフレームL1まで保持される。なお、図2において、↑上向きの矢印と↓下向きの矢印とは、電位差の発生方向を表す。例えば、液晶容量1-1において、スイッチング素子2-1に接続されている端子を基準にしたとき、表示信号線3-1に発生する電位が正であることを表している。この結果、サブ画素111の液晶容量1-1に電位差=4Vが発生し、サブ画素112の液晶容量1-2に電位差=5Vが発生する。そのため、電位差の大きなサブ画素112の方が、サブ画素111より輝度が高く表示される。このため、サブ画素111は暗く表示され、サブ画素112は明るく表示される。次に、Lフレーム時、画素102のサブ画素113とサブ画素114の動作について説明する。制御部12は、走査線5-1を時刻t0a~t1aの期間、Hレベルに制御し図4の波形1、スイッチング素子2-3とスイッチング素子2-4とをオン状態にする。また、制御部12は、表示信号線3-2の電位の極性を、ドット毎に交互に切り替える図4の波形6。すなわち、制御部12は、画素1行目には、電位-4V~-1Vの信号を供給し、画素2行目には、電位5V~2Vの信号を供給する。以下、各画素の動作を、表示信号線3-2に最大電位を印加した場合について説明する。従って、液晶容量1-3には、表示信号線3-2の-4Vと、第2基準電位幹線4-2の0Vとの電位差=-4Vが発生する。スイッチング素子2-3がオフになった時刻t1a以降、液晶容量1-3により、この電位差-4Vが次のフレームL1まで保持される。同様に、液晶容量1-4には、表示信号線3-2の-4Vと、第1基準電位幹線4-1の1Vとの電位差=5Vが発生する。スイッチング素子2-3がオフになった時刻t1a以降、液晶容量1-4により、この電位差-5Vが次のフレームL1まで保持される。この結果、サブ画素113の液晶容量1-3に電位差=-4Vが発生し、サブ画素114の液晶容量1-4に電位差=-5Vが発生する。このため、電位差の大きなサブ画素114の方が、サブ画素113より輝度が高く表示される。このため、サブ画素113は暗く表示され、サブ画素114は明るく表示される。画素103は、画素101と同様の構成である。また、表示信号線3-3に印加される電位も、表示信号線3-1と同じある。そのため、画素103は、画素101と同様の動作をする。画素104~106は、第2基準電位幹線4-2と、第1基準電位幹線4-1と、走査線5-2と、表示信号線3-1~3-2とに接続されている。また、画素101~103との動作の違いは、制御部12が、走査線5-2に時刻t1a~t2aの期間、各スイッチング素子2をオン状態に制御する点である図4の波形2。また、制御部12は、各表示信号線3-1~3-2の電位を、ドット毎に切り替える。そのため、画素104に対する表示信号線3-1は、-4Vが供給される図4の波形5。また、画素105に対する表示信号線3-2は、5Vが供給される図4の波形6。また、画素105に対する表示信号線3-3は、-4Vが供給される図4の波形7。従って、画素104のサブ画素115の液晶容量1-5には、表示信号線3-1の-4Vと、第2基準電位幹線4-2の0Vとの電位差=-4Vが発生する。また、サブ画素116の液晶容量1-6には、表示信号線3-1の-4Vと、第1基準電位幹線4-1の1Vとの電位差=-5Vが発生する。また、画素105のサブ画素117の液晶容量1-7には、表示信号線3-2の5Vと、第1基準電位幹線4-1の1Vとの電位差=4Vが発生する。また、サブ画素118の液晶容量1-8には、表示信号線3-2の5Vと第2基準電位幹線4-2の0Vとの電位差=5Vが発生する。画素106は、画素104と同じ構成のため、画素104と同じ動作をする。この結果、各画素101~106の各サブ画素の各液晶容量1の電位差は、図2に示すようになる。つまり、Lフレーム時、1行目符号R1は輝度領域の暗い画素が行方向に並び、2行目符号R2は輝度領域の明るい画素が並び、3行目符号R3は輝度領域の暗い画素が行方向に並び、4行目符号R4は輝度領域の明るい画素が並んで表示される。従来のマルチ画素手法を用いた液晶表示装置では、異なる輝度領域のサブ画素同士が隣接して行方向に配置されていた。しかし、第1実施形態では、図2に示すように、同じ輝度同士のサブ画素同士が隣接して行方向に配置されている。次に、L1フレームの動作について図3と図4を用いて説明する。図4において、時刻t0b以降が、L1フレーム第2フレームF2のタイミングチャートである。図3のLフレーム時との違いは、制御部12が、垂直帰線期間、表示信号線3-1~3-3の電位の極性を、Lフレーム時とは逆極性に切り替える点である。すなわち、制御部12は、画素1行目には、表示信号線3-1から電位-4Vの信号を供給し、表示信号線3-2から電位5Vの信号を供給するように制御する。また、制御部12は、表示信号線3-1~3-3の電位の極性をドット毎に交互に切り替える。すなわち、制御部12は、表示信号線3-1について、画素1行目には、最大電位5V~最小電位2Vの信号を供給し、画素2行目には、最大電位-4V~最小電位-1Vの信号を供給するように制御する。以下、各画素の動作について、表示信号線3-1~3-3に最大電位を印加した場合について説明する。さらに、制御回路12は、時刻t0bにおいて、第1基準電位幹線4-1の電位を1Vから0Vに切り替え図4の波形3、第2基準電位幹線4-2の電位を0Vから1Vに切り替える図4の波形4。画素101のサブ画素111の液晶容量1-1には、表示信号線3-1の-4Vと、第1基準電位幹線4-1の0Vとの電位差=-4Vが発生する。同様に、サブ画素112の液晶容量1-2には、表示信号線3-1の-4Vと、第2基準電位幹線4-2の1Vとの電位差=-5Vが発生する。この結果、電位差の大きなサブ画素112の方が、サブ画素111より輝度が高く表示され、サブ画素111は暗く、サブ画素112は明るく表示される。画素103は、画素101と同様の構成のため、画素101と同様の動作を行う。さらに、画素102のサブ画素113の液晶容量1-3には、表示信号線3-2の5Vと、第2基準電位幹線4-2の1Vとの電位差=4Vが発生する。同様に、サブ画素114の液晶容量1-4には、表示信号線3-2の5Vと、第1基準電位幹線4-1の0Vとの電位差=5Vが発生する。この結果、電位差の大きなサブ画素114の方が、サブ画素113より輝度が高く表示され、サブ画素113は暗く、サブ画素114は明るく表示される。さらに、画素104のサブ画素115の液晶容量1-5には、表示信号線3-1の5Vと、第2基準電位幹線4-2の1Vとの電位差=4Vが発生する。また、サブ画素116の液晶容量1-6には、表示信号線3-1の5Vと第1基準電位幹線4-1の0Vとの電位差=5Vが発生する。また、画素105のサブ画素117の液晶容量1-7には、表示信号線3-2の-4Vと、第1基準電位幹線4-1の0Vとの電位差=-4Vが発生する。また、サブ画素118の液晶容量1-8には、表示信号線3-2の-4Vと、第2基準電位幹線4-2の1Vとの電位差=-5Vが発生する。画素106は、画素104と同じ構成のため、画素104と同じ動作をする。以上のように、L1フレーム時においても、図2のLフレームと同様となる。つまり、1行目図3の符号R1は輝度領域の暗い画素が行方向に並び、2行目は輝度領域の明るい画素が並び図3の符号R2、3行目は輝度領域の暗い画素が行方向に並び図3の符号R3、4行目は輝度領域の明るい画素が並んで表示される図3の符号R4。このように同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化していない。そのため、エッジを際立たせたような画像においても滑らかな表示を行うことができる。図5A及び図5Bは、第1実施形態における第1基板10上のレイアウトの例を説明する図である。図5Aは、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図5Bは、2つの画素をまとめて各基準電位幹線に接続してレイアウトした例である。図5Bの方が図5Aより、配線パターンの本数が少ないため開口率を高くできる。表示信号線3-1~3-3が接続されている透明電極13は、対向する第2基板20上にある。そのため、図5Aと図5B、図6において、第1基板10上には、基準電位幹線4-1~4-2と走査線5―1~5-2、スイッチング素子2、及び表示電極11とが形成されている。図5Aと図5Bにおいて、各サブ画素スイッチング素子2、表示電極11201-1~201-4は、各接続部202-1~202-4、203-1~203-4を介して、各基準電位幹線4-1~4-2に接続されている。従来の対向マトリクス構成を用いないマルチ画素駆動手法MPD;MultiPixelDriveにおいて、仮に同じ輝度のサブ画素同士を行方向に配置した場合、同じ第1基板10上に表示信号線3も形成されているためパターンレイアウトが複雑になる。そのため、ゲートバスライン同士が積層され、層間短絡が発生しやすくなり、歩留まりが悪くなってしまう。一方、第1実施形態によれば、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等である。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法MPDと同等にレイアウトを行うことができ、さらに層間短絡の発生頻度は大幅に減少する。さらに、図6に示すように、スイッチング素子TFT部の積層部は残るが、ゲートバスライン積層部と異なりTFT部は不具合時に切り離すリペアが容易なので、最終的な歩留りでも優位である。図6は、本実施形態における第1基板10の断面図の一例を説明する図である。図6に示すように、第1基板10の一部領域上には、ゲート電極14が形成されている。第1基板10とゲート電極14とを覆って、ゲート絶縁膜15が形成されている。ゲート絶縁膜15の一部領域上には、a-Siからなる接続部202-2が形成されている。接続部202-2の一部領域には、na-Siからなる接続部16及び17が形成されている。接続部16上には、第1基準電位幹線4-1が形成されている。ゲート絶縁膜15、接続部202-2、接続部16、第1基準電位幹線4-1を覆って、保護膜18が形成されている。保護膜18の一部領域上には、接続部17に接続するように、表示電極11が形成されている。なお、図6において、第1基準電位幹線4-1は、ソース電極、基準信号線としても機能する。また、図6において、表示電極11は、ドレイン電極、画素電極としても機能する。なお、図5Aと図5Bにおいて、記号は、Lフレームにおいて表示信号線3-1~3-2からプラスの電位が印加されることを表している。また、記号-は、Lフレームにおいて表示信号線3-1~3-3からマイナスの電位が印加されることを表している。図2、図5A及び図5Bに示すように、サブ画素111201-1が第1基準電位幹線4-1に接続され、サブ画素112201-2が第2基準電位幹線4-2に接続されている配置をAとする。また、サブ画素113201-3が第2基準電位幹線4-2に接続され、サブ画素114201-4が第1基準電位幹線4-1に接続されている配置をBとする。この場合、ABABのように所定のパターンで繰り返して配置されている。以上のように、第1実施形態では、表示信号線3-1~3-3を第2基板20に配置し、走査線5-1~5-2と各基準電位幹線4-1~4-2と各サブ画素に接続されている表示電極11と各電極に接続されているスイッチング素子2とを第1基板10に配置する対向マトリクス構成とする。また、サブ画素111の液晶容量1-1に接続されているスイッチング素子2-1のソース端子とサブ画素114の液晶容量1-4に接続されているスイッチング素子2-4のソース端子とを第1基準電位幹線4-1に接続する。また、サブ画素112の液晶容量1-2に接続されているスイッチング素子2-2のソース端子とサブ画素113の液晶容量1-3に接続されているスイッチング素子2-3のソース端子とを第2基準電位幹線4-2に接続する。さらに、制御部12が各表示信号線3-1~3-3の電位の極性をドット毎に切り替える。さらに各表示信号線3-1~3-3の電位の極性をフレーム毎に切り替え、各基準電位幹線4-1~4-2の電位をフレーム毎に切り替えるようにする。これにより、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することができ、中間調表示においても滑らかな表示が可能になる。また、従来提案されている対向マトリクス構成は、補助容量が構成上できないため、従来技術によるマルチ画素化が困難であり、実現する手法も開示されていなかった。本実施形態を適用することで、対向マトリクス構成によるマルチ画素構成を、補助容量を形成せずに、表示信号線3-1~3-3の電位の極性をドット毎に切り替え、各表示信号線3-1~3-3の電位の極性をフレーム毎に切り替え、第1基準電位幹線4-1の電位と第2基準電位幹線4-2の電位とをフレーム毎に切り替える。この結果、表示信号線と走査線とが積層していないため、対向マトリクス構成以外の1層構成の液晶表示装置と比べ、層間の短絡欠陥が発生せず歩留まりが良い。[第2実施形態]図7と図8とは、第2実施形態に係る液晶表示装置の動作を説明する等価回路図である。また、図7と図8とは、1フレームごとの状態を表している。図9は、第2実施形態におけるLフレーム時とL1フレーム時の液晶表示装置のタイミングチャートである。第1実施形態との差異は、画素304~306と、表示信号線3-1~3-3の電位である。表示信号線3-1~3-3の電位は、第1実施形態では、ドット毎に切り替える信号を用いた。しかし、第2実施形態では、フレーム毎に1つの表示信号線間隔で固定された極性とする。すなわち、第2実施形態は、表示信号線3-1~3-3に印加する電位を、フレーム線毎に極性を切り替えて制御するフレーム反転駆動の例である。図7に示すように画素101と画素102は、行方向に隣接して配置されている。画素101は、列方向に対して、サブ画素第1のサブ画素111、サブ画素第2のサブ画素112の順に配置されている。画素102は、列方向に対して、サブ画素第3のサブ画素113、サブ画素第4のサブ画素114の順に配置されている。また、行方向に隣接して配置されている画素304と画素305が、第2基準電位幹線4-2のA点に関して、画素101および画素102と点対称に配置されている。そして、画素305は、列方向に対して、サブ画素第1のサブ画素314、サブ画素第2のサブ画素313の順に配置されている。画素304は、列方向に対して、サブ画素第3のサブ画素312、サブ画素第4のサブ画素311の順に配置されている。図9において、横軸は時間を示しており、縦軸は電位を示している。図9の波形1は、走査線5-1の電位の時間変化を示している。図9の波形2は、走査線5-2の電位の時間変化を示している。図9の波形3は、第1基準電位幹線4-1の電位の時間変化を示している。図9の波形4は、第2基準電位幹線4-2の電位の時間変化を示している。図9の波形5は、表示信号線3-1の電位の時間変化を示している。図9の波形6は、表示信号線3-2の電位の時間変化を示している。図9の波形7は、表示信号線3-3の電位の時間変化を示している。図9の波形8は、ノード1node1の電位の時間変化を示している。図9の波形9は、ノード2node2の電位の時間変化を示している。図9の波形10は、表示信号線3-1とノード1間の電位第1サブ画素の液晶素子への印加電圧の時間変化を示している。図9の波形11は、表示信号線3-1とノード2間の電位第2サブ画素の液晶素子への印加電圧の時間変化を示している。まず、Lフレーム図9の第1フレームF1時の動作を説明する。第1基準電位幹線4-1には1Vが印加される図9の波形3:時刻t0a。第2基準電位幹線4-2には0Vが印加される図9の波形4:時刻t0a。表示信号線3-1と表示信号線3-3とには、電位-4V~5Vの信号が供給される図9の波形5及び波形7:時刻t0a。表示信号線3-2には、電位5V~-4Vの信号が供給される図9の波形6:時刻t0a。以下、各画素の動作について、表示信号線3-1~3-3に最大電位の信号が供給された場合について説明する。このため、画素101~103の各サブ画素の動作、及び、各画素に対応した液晶容量1の電位差は、第1実施形態と同じであるため説明は省略する。次に、画素304~306の動作を説明する。画素304~306の各サブ画素にかかる表示信号線3-1~3-3の電位は、画素101~103と同じ電位が供給されている図9の波形5~7:時刻t1a。このため、画素304のサブ画素311の液晶容量1-5には、表示信号線3-1の5Vと、第1基準電位幹線4-1の1Vとの電位差=4Vが発生する。同様に、サブ画素312の液晶容量1-6には、表示信号線3-1の5Vと、第2基準電位幹線4-2の0Vとの電位差=5Vが発生する。この結果、電位差の大きなサブ画素312の方が、サブ画素311より輝度が高く表示され、サブ画素311は暗く、サブ画素312は明るく表示される。画素306は、画素304と同じ構成のため、画素304と同じ動作をする。さらに、画素305のサブ画素313の液晶容量1-7には、表示信号線3-2の-4Vと、第2基準電位幹線4-2の0Vとの電位差=-4Vが発生する。同様に、サブ画素314の液晶容量1-8には、表示信号線3-2の-4Vと、第1基準電位幹線4-1の1Vとの電位差=-5Vが発生する。この結果、電位差の大きなサブ画素314の方が、サブ画素313より輝度が高く表示され、サブ画素313は暗く、サブ画素314は明るく表示される。次に、L1フレーム図9の第2フレームF2時の動作を説明する。制御部12は、垂直帰線期間、表示信号線3-1と表示信号線3-3の電位の極性をLフレーム図9の第1フレームF1時とは逆極性に切り替える図9の波形5及び波形7:時刻t0b。さらに、制御部12は、第1基準電位幹線4-1の電位を1Vから0Vに切り替え図9の波形3:時刻t0b、第2基準電位幹線4-2の電位を0Vから1Vに切り替える図9の波形4:時刻t0b。この結果、第1基準電位幹線4-1には0Vが印加され図9の波形3:時刻t0b、第2基準電位幹線4-2には1Vが印加される図9の波形4:時刻t0b。また、表示信号線3-1と表示信号線3-3とには、電位5V~-4Vの信号が供給される図9の波形4:時刻t0bまた、表示信号線3-2には、電位-4V~5Vの信号が供給される図9の波形6:時刻t0b。以下、各画素の動作について、表示信号線3-1~3-3に最大電位の信号が供給されている場合について説明する。このため、画素101~103の各サブ画素の動作、及び、各画素に対応した液晶容量1の電位差は、第1実施形態と同じであるため説明は省略する。次に、画素304~306の動作を説明する。画素304~306の各サブ画素にかかるデータライン3-1~3-3の電位は、画素101~103と同じ電位が印加されている図9の波形5~7:時刻t1b。このため、画素304のサブ画素311の液晶容量1-5には、表示信号線3-1の-4Vと、第1基準電位幹線4-1の0Vとの電位差=-4Vが発生する。同様に、サブ画素312の液晶容量1-6には、表示信号線3-1の-4Vと、第2基準電位幹線4-2の1Vとの電位差=-5Vが発生する。この結果、電位差の大きなサブ画素312の方が、サブ画素311より輝度が高く表示され、サブ画素311は暗く、サブ画素312は明るく表示される。画素306は、画素304と同じ構成のため、画素304と同じ動作をする。さらに、画素305のサブ画素313の液晶容量1-7には、表示信号線3-2の5Vと、第2基準電位幹線4-2の1Vとの電位差=4Vが発生する。同様に、サブ画素314の液晶容量1-8には、表示信号線3-2の5Vと、第1基準電位幹線4-1の0Vとの電位差=5Vが発生する。この結果、電位差の大きなサブ画素314の方が、サブ画素313より輝度が高く表示され、サブ画素313は暗く、サブ画素314は明るく表示される。従って、図7および図8に示すように、マトリクスの1行目と3行目には、すべて輝度の暗いサブ画素が並び、マトリクスの2行目と4行目には、すべて輝度の明るい画素が並び表示される。第1実施形態と同様に、このように同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化していない。そのため、エッジを際立たせたような画像においても、適切な表示を行うことができる。図10は、第2実施形態における第1基板10上のレイアウトの例を説明する図である。図10において、各サブ画素スイッチング素子2、表示電極11201-1~201-4は、各接続部203-1~203-3を介して、各基準電位幹線に接続されている。図5Aと図5Bと同様に、表示信号線3-1~3-3が接続されている透明電極13は、対向する第2基板20上にある。そのため、第1基板10上には、基準電位幹線4-1~4-3と走査線5―1~5-2、スイッチング素子2、及び表示電極11とが形成されている。このように、第2実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等である。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法MPDと同等にレイアウトを行うことができる。なお、図10において、記号は、Lフレームにおいて表示信号線3からプラスの電位が印加されることを表す。また、記号-は、Lフレームにおいて表示信号線3からマイナスの電位が印加されることを表す。また、図10は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例を説明したが、図5Bと同様に、2つの隣接するサブ画素をまとめて各基準電位幹線に配線を接続することも可能である。この場合、さらに開口率を改善できる。以上のように、第2実施形態では、対向マトリクス構成とする。また、サブ画素111の液晶容量1-1に接続されているスイッチング素子2-1のソース端子とサブ画素114の液晶容量1-4に接続されているスイッチング素子2-4のソース端子とを第1基準電位幹線4-1に接続する。また、サブ画素112の液晶容量1-2に接続されているスイッチング素子2-2のソース端子とサブ画素113の液晶容量1-3に接続されているスイッチング素子2-3のソース端子とを第2基準電位幹線4-2に接続する。さらに制御部12が、各表示信号線3-1~3-3と各基準電位幹線4-1~4-2との電位の極性を、フレーム毎に切り替える。そのため、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより、中間調表示においても滑らかな表示が可能になる。[第3実施形態]第3実施形態について、図11~図15を用いて説明する。図11は、第3実施形態における液晶表示装置の一例を示す斜視図である。第1実施形態と同様に、液晶表示装置は、第1基板10と、第2基板20と、制御部12とを備えている。また、第1基板10は、TFT薄膜トランジスタによる複数のスイッチング素子2と、複数の基準電位幹線4と、複数の走査線5と、複数の表示電極11とを備えている。さらに、第2基板20は、複数の表示信号線3を備えている。第1実施形態との違いは、液晶表示装置は、1画素を3つのサブ画素に分割して構成されている点である。また、第3実施形態では、ライン反転駆動の例を説明する。図12と図13は、第3実施形態に係る液晶表示装置の動作を説明する等価回路図である。また、図14と図15は、1フレームごとの状態を表している。図14は、Lフレーム時とL1フレーム時の液晶表示装置のタイミングチャートである。図12に示すように、第3実施形態における液晶表示装置は、画素401~406を備える。各画素は、さらに3つのサブ画素を備えている。そして、画素401と画素402は、行方向に隣接して配置されている。画素401は、列方向に対して、サブ画素第1のサブ画素411、サブ画素第2のサブ画素412、サブ画素第5のサブ画素413の順に配置されている。画素402は、列方向に対して、サブ画素第3のサブ画素421、サブ画素第4のサブ画素422、サブ画素第6のサブ画素423の順に配置されている。また、行方向に隣接して配置されている画素404と画素405は、第3基準電位幹線4-13に関して、画素401および画素402と線対称に配置されている。そして、画素404は、列方向に対して、サブ画素第1のサブ画素443、サブ画素第2のサブ画素442、サブ画素第5のサブ画素441の順に配置されている。画素405は、列方向に対して、サブ画素第3のサブ画素453、サブ画素第4のサブ画素452、サブ画素第6のサブ画素451の順に配置されている。さらに、各サブ画素は、各画素に対応した液晶容量1と各スイッチング素子2と表示電極11とを備えている。一例として、サブ画素411は、液晶容量1-411とスイッチング素子2-411とを備えている。サブ画素412は、液晶容量1-412とスイッチング素子2-412とを備えている。サブ画素413は、液晶容量1-413とスイッチング素子2-413とを備えている。画素401のサブ画素411は、スイッチング素子2-411を介して第1基準電位幹線4-11に接続されている。サブ画素412は、スイッチング素子2-412を介して第2基準電位幹線4-12に接続されている。サブ画素413は、スイッチング素子2-413を介して第3基準電位幹線4-13に接続されている。さらに、各サブ画素411~413の液晶容量1-411~1-413は、表示信号線3-11に接続されている。さらに、画素402のサブ画素421は、スイッチング素子2-421を介して第2基準電位幹線4-12に接続されている。サブ画素422は、スイッチング素子2-422を介して第1基準電位幹線4-11に接続されている。サブ画素423は、スイッチング素子2-423を介して第3基準電位幹線4-13に接続されている。さらに、各サブ画素421~423の液晶容量1-421~1-423は、表示信号線3-12に接続されている。図14において、横軸は時間を示しており、縦軸は電位を示している。図14の波形1は、走査線5-11の電位の時間変化を示している。図14の波形2は、走査線5-12の電位の時間変化を示している。図14の波形3は、第1基準電位幹線4-11の電位の時間変化を示している。図14の波形4は、第3基準電位幹線4-13の電位の時間変化を示している。図14の波形5は、第2基準電位幹線4-12の電位の時間変化を示している。図14の波形6は、表示信号線3-11の電位の時間変化を示している。図14の波形7は、ノードxnodexの電位の時間変化を示している。図14の波形8は、ノードynodeyの電位の時間変化を示している。図14の波形9は、ノードxとノードy間の電位第1サブ画素の液晶素子への印加電圧の時間変化を示している。図14の波形10は、第2サブ画素の液晶素子への印加電圧を示している。図14の波形11は、第3サブ画素の液晶素子への印加電圧を示している。なお、図14では、Lフレームが、第1フレーム1st-frameF1である場合を示しており、L1フレームが、第2フレーム2nd-frameF2である場合を示している。Lフレーム時の動作を、図12と図14とを用いて説明する。第1基準電位幹線4-11には2Vが印加され図14の波形3:時刻t0a、第2基準電位幹線4-12には0Vが印加され図14の波形4:時刻t0a、第3基準電位幹線4-13には1Vが印加されている図14の波形5:時刻t0a。すなわち、第3基準電位幹線4-13の電位は、第1基準電位幹線4-11と第2基準電位幹線4-12との中間値である。また、図14に示すように、制御部12は、表示信号線3-11と表示信号線3-13との信号を、Lフレーム時、5V図14の波形6:時刻t0a~t1aと4V図14の波形6:時刻t1a~t2aと3V図14の波形6:時刻t2aとに制御する。また、制御部12は、L1フレーム時、-3V図14の波形6:時刻t0b~t1bと-2V図14の波形6:時刻t1b~t2bと-1V図14の波形6:時刻t2bとにドット毎に制御する。すなわち、第1実施形態と第2実施形態では、表示信号線3の信号の最大値の動作例を説明した。しかし、第3実施形態では、表示信号線3-11と表示信号線3-13の信号は、1行目の画素に対して5V、2行目の画素に対して4V、3行目以降の画素に対して3Vの場合の表示例である。各表示信号線3-11~3-13の各信号レンジは、例えば、正極性側が電位5V~2V、負極性側が電位-4V~-1Vである。さらに、制御部12は、表示信号線3-12の電位を、Lフレーム時、-3V時刻t0a~t1aと-2V時刻t1a~t2aと-1V時刻t2aとにドット毎に制御する。また、制御部12は、L1フレーム時、5V時刻t0b~t1bと4V時刻t1b~t2bと3V時刻t2bとにドット毎に制御する。画素401のサブ画素411の液晶容量1-411には、表示信号線3-11の5Vと、第1基準電位幹線4-11の2Vとの電位差=3Vが発生する。同様に、サブ画素412の液晶容量1-412には、表示信号線3-11の5Vと、第2基準電位幹線4-12の0Vとの電位差=5Vが発生する。同様に、サブ画素413の液晶容量1-413には、表示信号線3-11の5Vと、第3基準電位幹線4-13の1Vとの電位差=4Vが発生する。この結果、電位差はサブ画素4125V>サブ画素4134V>サブ画素4113Vの順になる。また、サブ画素411~413の輝度は、電位差に応じてサブ画素412>サブ画素413>サブ画素411の順である。図12と図13とにおいて、記号a、b、cは輝度の順を表し、輝度の順はa>b>cである。さらに、画素403の各サブ画素431~433の動作は、画素401の各サブ画素411~413と同じである。次に、画素402のサブ画素421の液晶容量1-421には、表示信号線3-12の-3Vと、第2基準電位幹線4-12の0Vとの電位差=-3Vが発生する。同様に、サブ画素422の液晶容量1-422には、表示信号線3-12の-3Vと、第1基準電位幹線4-11の2Vとの電位差=-5Vが発生する。同様に、サブ画素423の液晶容量1-423には、表示信号線3-12の-3Vと、第3基準電位幹線4-13の1Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素422-5V>サブ画素423-4V>サブ画素421-3Vの順になる。また、輝度は電位差に応じてサブ画素422>サブ画素423>サブ画素421の順である。画素404の各スイッチング素子2-441~2-443が接続されている各基準電位幹線は、画素401と同等である。さらに、制御部12は、表示信号線3-11と表示信号線3-13との電位を4Vに制御し、表示信号線3-12の電位を-2Vに制御する。このため、画素404のサブ画素441の液晶容量1-441には、表示信号線3-11の4Vと、第3基準電位幹線4-13の1Vとの電位差=3Vが発生する。同様に、サブ画素442の液晶容量1-442には、表示信号線3-11の4Vと、第2基準電位幹線4-12の0Vとの電位差=4Vが発生する。同様に、サブ画素443の液晶容量1-443には、表示信号線3-11の4Vと、第1基準電位幹線4-11の2Vとの電位差=2Vが発生する。この結果、電位差はサブ画素4424V>サブ画素4413V>サブ画素4432Vの順になる。また、サブ画素441~443の輝度は、電位差に応じてサブ画素442>サブ画素441>サブ画素443の順である。さらに、画素406の各サブ画素461~463の動作は、画素404の各サブ画素441~443と同じである。画素405の各スイッチング素子2-451~2-453が接続されている各基準電位幹線は、画素402と同等である。このため、画素405のサブ画素453の液晶容量1-453には、表示信号線3-12の-2Vと、第3基準電位幹線4-13の1Vとの電位差=-3Vが発生する。同様に、サブ画素452の液晶容量1-452には、表示信号線3-12の-2Vと、第1基準電位幹線4-11の2Vとの電位差=-4Vが発生する。同様に、サブ画素451の液晶容量1-453には、表示信号線3-12の-2Vと、第2基準電位幹線4-12の0Vとの電位差=-2Vが発生する。この結果、電位差はサブ画素452-4V>サブ画素451-3V>サブ画素453-2Vの順になる。また、サブ画素451~453の輝度は、電位差に応じてサブ画素452>サブ画素451>サブ画素453の順である。次に、L1フレームの動作を、図13を用いて説明する。制御部12は、垂直帰線期間、表示信号線3-1と表示信号線3-3の電位の極性をLフレーム時とは逆極性に切り替える。この結果、図13に示すように、制御部12は、表示信号線3-11と表示信号線3-13から、画素401と画素403とに-3Vを印加し図14の波形6:時刻t0b~t1b、画素404と画素406とに-2Vを印加する図14の波形6:時刻t1b~t2b。また、制御部12は、表示信号線3-12から、画素402に5Vを印加し時刻t0b~t1b、画素405に4Vを印加する時刻t0b~t1b。また、制御部12は、第1基準電位幹線4-11の電位を2Vから0Vに切り替え図14の波形3:時刻t0b、第2基準電位幹線4-12の電位を0Vから2Vに切り替え図14の波形5:時刻t0b、第3基準電位幹線4-13に1Vを印加する図14の波形4:時刻t0b。Lフレームと同様に、第3基準電位幹線4-13の電位は、第1基準電位幹線4-11と第2基準電位幹線4-12との中間値である。画素401のサブ画素411の液晶容量1-411には、表示信号線3-11の-3Vと、第1基準電位幹線4-11の0Vとの電位差=-3Vが発生する。同様に、サブ画素412の液晶容量1-412には、表示信号線3-11の-3Vと、第2基準電位幹線4-12の2Vとの電位差=-5Vが発生する。同様に、サブ画素413の液晶容量1-413には、表示信号線3-11の-3Vと、第3基準電位幹線4-13の1Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素412-5V>サブ画素413-4V>サブ画素411-3Vの順になる。また、サブ画素411~413の輝度は、電位差に応じてサブ画素412>サブ画素413>サブ画素411の順である。さらに、画素403の各サブ画素431~433の動作は、画素401の各サブ画素411~413と同じである。画素402のサブ画素421の液晶容量1-421には、表示信号線3-12の5Vと、第2基準電位幹線4-12の2Vとの電位差=3Vが発生する。同様に、サブ画素422の液晶容量1-422には、表示信号線3-12の5Vと、第1基準電位幹線4-11の0Vとの電位差=5Vが発生する。同様に、サブ画素423の液晶容量1-423には、表示信号線3-12の5Vと、第3基準電位幹線4-13の1Vとの電位差=4Vが発生する。この結果、電位差はサブ画素4225V>サブ画素4234V>サブ画素4213Vの順になる。また、輝度は電位差に応じてサブ画素422>サブ画素423>サブ画素421の順である。画素404のサブ画素441の液晶容量1-441には、表示信号線3-11の-2Vと、第3基準電位幹線4-13の1Vとの電位差=-3Vが発生する。同様に、サブ画素442の液晶容量1-442には、表示信号線3-11の-2Vと、第2基準電位幹線4-12の2Vとの電位差=-4Vが発生する。同様に、サブ画素443の液晶容量1-443には、表示信号線3-11の-2Vと、第1基準電位幹線4-11の0Vとの電位差=-2Vが発生する。この結果、電位差はサブ画素442-4V>サブ画素441-3V>サブ画素443-2Vの順になる。サブ画素441~443の輝度は、電位差に応じてサブ画素442>サブ画素441>サブ画素443の順である。さらに、画素406の各サブ画素461~463の動作は、画素404の各サブ画素441~443と同じである。画素405のサブ画素451の液晶容量1-451には、表示信号線3-12の4Vと、第3基準電位幹線4-13の1Vとの電位差=3Vが発生する。同様に、サブ画素452の液晶容量1-452には、表示信号線3-12の4Vと、第1基準電位幹線4-11の0Vとの電位差=4Vが発生する。同様に、サブ画素453の液晶容量1-453には、表示信号線3-12の4Vと、第2基準電位幹線4-12の2Vとの電位差=2Vが発生する。この結果、電位差はサブ画素4524V>サブ画素4513V>サブ画素4532Vの順になる。サブ画素451~453の輝度は、電位差に応じてサブ画素452>サブ画素451>サブ画素453の順である。図15は、第1基板10上のレイアウトの例を説明する図である。また、図15は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図15において、各サブ画素スイッチング素子2、表示電極11251-1~251-3、253-1~253-3は、各接続部252-1~252-4、254-1~254-2を介して、各基準電位幹線4-11~4-13に接続されている。このように、第3実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等になる。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法MPDと同等にレイアウトを行うことができる。さらに、第1実施形態と同様に、同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化してない。そのため、エッジを際立たせたような画像においても、適切な表示を行うことができる。なお、図15において、記号は、Lフレームにおいて表示信号線3からプラスの電位が印加されることを表している。記号-は、Lフレームにおいて表示信号線3からマイナスの電位が印加されることを表している。以上のように、第3実施形態では、対向マトリクス構成とした。また、サブ画素411の液晶容量1-411に接続されているスイッチング素子2-411のソース端子とサブ画素422の液晶容量1-422に接続されているスイッチング素子2-422のソース端子とを第1基準電位幹線4-11に接続する。また、サブ画素412の液晶容量1-412に接続されているスイッチング素子2-412のソース端子とサブ画素421の液晶容量1-421に接続されているスイッチング素子2-421のソース端子とを第2基準電位幹線4-12に接続する。また、サブ画素413の液晶容量1-413に接続されているスイッチング素子2-413のソース端子とサブ画素423の液晶容量1-423に接続されているスイッチング素子2-423のソース端子とを第3基準電位幹線4-13に接続する。さらに、制御部12が各表示信号線3-11~3-13の電位の極性をフレーム毎に切り替える。さらに、各基準電位幹線4-11~4-13の電位をフレーム毎に切り替える。そのため、1つの画素を3分割した場合においても、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより中間調表示においても滑らかな表示が可能になる。[第4実施形態]第4実施形態について、図16~図18を用いて説明する。図16と図17とは、第4実施形態に係る液晶表示装置の動作を説明する等価回路図である。第4実施形態は、各画素が3つのサブ画素を有し、ライン反転駆動の場合を説明する。また、図16と図17は、1フレームごとの状態を表している。図16に示すように、第3実施形態との差異は、各画素501~506の各サブ画素と各基準電位幹線4-11~4-13との接続の仕方である。図16に示すように、画素501のサブ画素511は、スイッチング素子2-511を介して第2基準電位幹線4-12に接続されている。サブ画素512は、スイッチング素子2-512を介して第1基準電位幹線4-11に接続されている。サブ画素513は、スイッチング素子2-513を介して第3基準電位幹線4-13に接続されている。そして、画素501と画素502は、行方向に隣接して配置されている。画素502は、列方向に対して、サブ画素第1のサブ画素521、サブ画素第2のサブ画素522、サブ画素第5のサブ画素523の順に配置されている。画素501は、列方向に対して、サブ画素第3のサブ画素511、サブ画素第4のサブ画素512、サブ画素第6のサブ画素513の順に配置されている。そして、行方向に隣接して配置されている画素504と画素505は、第3基準電位幹線4-13に関して画素501および画素502と線対称に配置されている。そして、画素505は、列方向に対して、サブ画素第1のサブ画素553、サブ画素第2のサブ画素552、サブ画素第5のサブ画素551の順に配置されている。画素504は、列方向に順番に、サブ画素第3のサブ画素543、サブ画素第4のサブ画素542、サブ画素第6のサブ画素541の順に配置されている。さらに、各サブ画素511~513の液晶容量1-511~513は、表示信号線3-11に接続されている。さらに、画素502のサブ画素521は、スイッチング素子2-521を介して第1基準電位幹線4-11に接続されている。サブ画素522は、スイッチング素子2-522を介して第2基準電位幹線4-12に接続されている。サブ画素523は、スイッチング素子2-523を介して第3基準電位幹線4-13に接続されている。さらに、各サブ画素521~523の液晶容量1-521~1-523は、表示信号線3-12に接続されている。Lフレーム時の動作を、図16を用いて説明する。第1基準電位幹線4-11には2Vが印加され、第2基準電位幹線4-12には0Vが印加され、第3基準電位幹線4-13には1Vが印加されている。すなわち、第3基準電位幹線4-13の電位は、第1基準電位幹線4-11と第2基準電位幹線4-12との中間値である。また、図13に示すように、制御部12により、表示信号線3-11~3-13の電位は、第3実施形態と同様に制御される。すなわち、第3実施形態と同様に、表示信号線3-11と表示信号線3-13の信号は、1行目の画素に対して5V、2行目の画素に対して4V、3行目以降の画素に対して3Vの場合の表示例である。各表示信号線3-11~3-13の各信号レンジは、例えば、正極性側が電位5V~2V、負極性側が電位-4V~-1Vである。画素501のサブ画素511の液晶容量1-511には、表示信号線3-11の5Vと、第2基準電位幹線4-12の0Vとの電位差=5Vが発生する。同様に、サブ画素512の液晶容量1-512には、表示信号線3-11の5Vと、第1基準電位幹線4-11の2Vとの電位差=3Vが発生する。同様に、サブ画素513の液晶容量1-513には、表示信号線3-11の5Vと、第3基準電位幹線4-13の1Vとの電位差=4Vが発生する。この結果、電位差はサブ画素5115V>サブ画素5134V>サブ画素5123Vの順になる。サブ画素511~513の輝度は、電位差に応じてサブ画素511>サブ画素513>サブ画素512の順である。さらに、画素503の各サブ画素531~533の動作は、画素501の各サブ画素511~513と同じである。次に、画素502のサブ画素521の液晶容量1-521には、表示信号線3-12の-3Vと、第1基準電位幹線4-11の2Vとの電位差=-5Vが発生する。同様に、サブ画素522の液晶容量1-522には、表示信号線3-12の-3Vと、第2基準電位幹線4-12の0Vとの電位差=-3Vが発生する。同様に、サブ画素523の液晶容量1-523には、表示信号線3-12の-3Vと、第3基準電位幹線4-13の1Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素521-5V>サブ画素523-4V>サブ画素522-3Vの順になる。また、輝度は電位差に応じてサブ画素521>サブ画素523>サブ画素522の順である。画素504は、サブ画素541~543が列方向に、サブ画素541、サブ画素542、サブ画素543の順に配列されている。各スイッチング素子2-541~2-543が接続されている各基準電位幹線は、画素501と同じである。また、制御部12は、表示信号線3-11から、サブ画素541~543に4Vを供給する。このため、画素504のサブ画素541の液晶容量1-541には、表示信号線3-11の4Vと、第3基準電位幹線4-13の1Vとの電位差=3Vが発生する。同様に、サブ画素542の液晶容量1-542には、表示信号線3-11の4Vと、第1基準電位幹線4-11の2Vとの電位差=2Vが発生する。同様に、サブ画素543の液晶容量1-543の電位差は、表示信号線3-11の4Vと、第2基準電位幹線4-12の0Vとの電位差=4Vが発生する。この結果、電位差はサブ画素5434V>サブ画素5413V>サブ画素5422Vの順になる。サブ画素541~543の輝度は、電位差に応じてサブ画素543>サブ画素541>サブ画素542の順である。さらに、画素506の各サブ画素561~563の動作は、画素504の各サブ画素541~543と同じである。画素505は、サブ画素551~553が列方向に、サブ画素551、サブ画素552、サブ画素553の順に配列されている。各スイッチング素子2-551~2-553が接続されている各基準電位幹線3-11~3-13は、画素502と同じである。また、制御部12は、表示信号線3-12から、サブ画素551~553に-2Vを供給する。このため、画素505のサブ画素551の液晶容量1-551には、表示信号線3-12の-2Vと、第3基準電位幹線4-13の1Vとの電位差=-3Vが発生する。同様に、サブ画素552の液晶容量1-552には、表示信号線3-12の-2Vと、第2基準電位幹線4-12の0Vとの電位差=-2Vが発生する。同様に、サブ画素553の液晶容量1-553には、表示信号線3-12の-2Vと、第1基準電位幹線4-11の2Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素553-4V>サブ画素551-3V>サブ画素552-2Vの順になる。また、サブ画素551~553の輝度は、電位差に応じてサブ画素553>サブ画素551>サブ画素552の順である。次に、L1フレームの動作を、図17を用いて説明する。制御部12は、垂直帰線期間、表示信号線3-1と表示信号線3-3の電位の極性をLフレーム時とは逆極性に切り替える。この結果、図17に示すように、制御部12は、表示信号線3-11と表示信号線3-13から、画素501と画素503とに-3Vを供給し、画素504と画素506とに-2Vを供給する。また、制御部12は、表示信号線3-12から、画素502に5Vを供給し、画素505に4Vを供給する。さらに、制御部12は、第1基準電位幹線4-11の電位を2Vから0Vに切り替え、第2基準電位幹線4-12の電位を0Vから2Vに切り替え、第3基準電位幹線4-13に1Vを印加する。すなわち、第3基準電位幹線4-13の電位は、第1基準電位幹線4-11と第2基準電位幹線4-12との中間値である。画素501のサブ画素511の液晶容量1-511には、表示信号線3-11の-3Vと、第2基準電位幹線4-12の2Vとの電位差=-5Vが発生する。同様に、サブ画素512の液晶容量1-512には、表示信号線3-11の-3Vと、第1基準電位幹線4-13の0Vとの電位差=-3Vが発生する。同様に、サブ画素513の液晶容量1-513には、表示信号線3-11の-3Vと、第3基準電位幹線4-13の1Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素511-5V>サブ画素513-4V>サブ画素512-3Vの順になる。また、サブ画素511~513の輝度は、電位差に応じてサブ画素511>サブ画素513>サブ画素512の順である。さらに、画素503の各サブ画素531~533の動作は画素501の各サブ画素511~513と同じである。画素502のサブ画素521の液晶容量1-521には、表示信号線3-12の5Vと、第1基準電位幹線4-11の0Vとの電位差=5Vが発生する。同様に、サブ画素522の液晶容量1-522には、表示信号線3-12の5Vと、第2基準電位幹線4-12の2Vとの電位差=3Vが発生する。同様に、サブ画素523の液晶容量1-523には、表示信号線3-12の5Vと、第3基準電位幹線4-13の1Vとの電位差=4Vが発生する。この結果、電位差はサブ画素5215V>サブ画素5234V>サブ画素5233Vの順になる。また、輝度は電位差に応じてサブ画素521>サブ画素523>サブ画素523の順である。画素504のサブ画素541の液晶容量1-541には、表示信号線3-11の-2Vと、第3基準電位幹線4-13の1Vとの電位差=-3Vが発生する。同様に、サブ画素542の液晶容量1-542には、表示信号線3-11の-2Vと、第1基準電位幹線4-11の0Vとの電位差=-2Vが発生する。同様に、サブ画素543の液晶容量1-543には、表示信号線3-11の-2Vと、第2基準電位幹線4-12の2Vとの電位差=-4Vが発生する。この結果、電位差はサブ画素543-4V>サブ画素541-3V>サブ画素542-2Vの順になる。また、輝度は電位差に応じてサブ画素543>サブ画素541>サブ画素542の順である。さらに、画素506の各サブ画素561~563の動作は、画素504の各サブ画素541~543と同じである。画素505のサブ画素551の液晶容量1-551には、表示信号線3-12の4Vと、第3基準電位幹線4-13の1Vとの電位差=3Vが発生する。同様に、サブ画素552の液晶容量1-552には、表示信号線3-12の4Vと、第2基準電位幹線4-12の2Vとの電位差=2Vが発生する。同様に、サブ画素553の液晶容量1-553には、表示信号線3-12の4Vと、第1基準電位幹線4-11の0Vとの電位差=4Vが発生する。この結果、電位差はサブ画素5534V>サブ画素5513V>サブ画素5522Vの順になる。また、サブ画素551~553の輝度は、電位差に応じてサブ画素553>サブ画素551>サブ画素552の順である。なお、図16と図17とにおいて、記号a、b、cは輝度の順を表し、輝度の順はa>b>cである。図18は、第1基板10上のレイアウトの例を説明する図である。また、図18は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図18において、各サブ画素スイッチング素子2、表示電極11251-1~251-3、253-1~253-4は、各接続部252-1~252-4、254-1~254-2を介して、各基準電位幹線4-11~4-13に接続されている。このように、第4実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターンが交叉することがない。そのため、従来の複数画素を有するマルチ画素手法MPDと同等にレイアウトを行うことができる。第1実施形態と同様に、第4実施形態においても、各サブ画素の明暗配置は、フレーム毎に変化しない。なお、図18において、記号は、Lフレームにおいて表示信号線3からプラスの電位が印加されることを表している。記号-は、Lフレームにおいて表示信号線3からマイナスの電位が印加されることを表している。以上のように、第4実施形態では、対向マトリクス構成とした。また、サブ画素521の液晶容量1-521に接続されているスイッチング素子2-521のソース端子とサブ画素512の液晶容量1-512に接続されているスイッチング素子2-512のソース端子とを第1基準電位幹線4-11に接続した。また、サブ画素522の液晶容量1-522に接続されているスイッチング素子2-522のソース端子とサブ画素511の液晶容量1-511に接続されているスイッチング素子2-511のソース端子とを第2基準電位幹線4-12に接続した。また、サブ画素523の液晶容量1-523に接続されているスイッチング素子2-523のソース端子とサブ画素513の液晶容量1-513に接続されているスイッチング素子2-513のソース端子とを第3基準電位幹線4-13に接続した。さらに、制御部12が各表示信号線3-11~3-13の電位の極性をフレーム毎に切り替え、各基準電位幹線4-11~4-13の電位をフレーム毎に切り替えるようにした。そのため、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより中間調表示においても滑らかな表示が可能になる。また、第1実施形態~第4実施形態において、本発明の液晶表示装置の動作を6画素の構成について説明したが、画素数は行方向、および列方向にさらに複数の画素が構成されていても良い。また、第1実施形態~第4実施形態において、各画素が2つのサブ画素と3つのサブ画素を有する例を説明した。しかし、同様に、表示信号線3を第2基板20に配置し、走査線5と各基準電位幹線4と各サブ画素に接続されている表示電極11と各表示電極に接続されているスイッチング素子とを第1基板10に配置する対向マトリクス構成としてもよい。さらに、各液晶容量1に接続されている各スイッチング素子2のソース端子と各基準電位幹線4との配線と、各液晶容量1と各表示信号線3との配線とを、行方向に配置されている全てのサブ画素の輝度領域が同じになる配列になるような配線を行ってもよい。さらに制御部12が各表示信号線3の電位の極性をフレーム毎に切り替え、各基準電位幹線4の電位をフレーム毎に切り替えるようにしてもよい。このようにすることで、各画素が4つ以上のサブ画素を有する場合でも、同様に従来技術の問題点である輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現できる。また、第3および第4実施形態において、第3基準電位幹線4-13の電位が、第1基準電位幹線4-11と第2基準電位幹線4-12との中間値の例を説明した。しかし、第3基準電位幹線4-13の電位は、第1基準電位幹線4-11と第2基準電位幹線4-12との間の電位、例えば、0V<第3基準電位幹線4-13の電位<2Vであっても良い。また、第1実施形態~第4実施形態において、各表示信号線3や各基準電位幹線4の電位は、説明した明暗関係を保つ電位の極性や大小関係を保っていれば、説明に用いた各電位以外の電位であってもよい。なお、実施形態においては、基準電位幹線4-1~4-3、または基準電位幹線4-11~4-13の電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎に切り替えてもよい。なお、画素選択期間とは、例えば、60Hz駆動、解像度Full-HD1080本の走査線を有するの表示装置では、1/60/1080秒毎である。さらに、画素選択期間を1Hと定義すると、2kHkは1以上の整数毎に電位の切り替えを行うようにしてもよい。このような場合、隣接する画素の配置パターンは、図5Aと図5BのようなABABの繰り返しパターンに限らず、AABBAA等の所定のパターンで繰り返して配置されるようにしてもよい。