"半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第1の部分を露出させる貫通孔を形成する工程と、前記貫通孔内に貫通電極の第2の部分を形成する工程と、を有する半導体装置の製造方法。前記開口を形成する工程では、前記アライメントマークが露出するように前記開口を形成する、請求項1に記載の半導体装置の製造方法。前記開口を形成する工程では、前記開口の底面と前記アライメントマークの上面間のウェハの膜厚が15μm以下となるように前記開口を形成する、請求項1に記載の半導体装置の製造方法。前記アライメントマークを形成する工程では、前記半導体基板の主面にアライメントマークを形成する、請求項1~3の何れか1項に記載の半導体装置の製造方法。前記半導体基板の主面上には更に層間絶縁膜が設けられ、前記アライメントマークを形成する工程では、前記層間絶縁膜内に前記アライメントマークを形成する、請求項1~3の何れか1項に記載の半導体装置の製造方法。前記アライメントマークを形成する工程では、導電材料からなる前記アライメントマークを形成する、請求項5に記載の半導体装置の製造方法。前記開口を形成する工程では、開口幅が200μm以上の前記開口を形成する、請求項1~6の何れか1項に記載の半導体装置の製造方法。前記貫通孔を形成する工程では、可視光を用いて前記半導体装置の構成パターンと露光用マスクパターンとの位置合わせを行う、請求項1~7の何れか1項に記載の半導体装置の製造方法。前記アライメントマークを形成する工程と、前記開口を形成する工程の間に更に、前記半導体基板の主面側に、支持基板を貼り付ける工程と、前記半導体基板の裏面の方から、前記半導体基板を薄膜化する工程と、を有する、請求項1~8の何れか1項に記載の半導体装置の製造方法。前記開口を形成する工程より前に更に、前記半導体基板の主面に絶縁リングを形成する工程を有し、前記半導体基板を薄膜化する工程では、前記絶縁リングが露出するように前記半導体基板を薄膜化する、請求項9に記載の半導体装置の製造方法。前記貫通電極の第2の部分を形成する工程の後に更に、前記半導体基板をダイシングして半導体チップを形成する工程と、前記半導体チップをマウントする工程と、を有する、請求項1~10の何れか1項に記載の半導体装置の製造方法。前記アライメントマークを形成する工程では、複数のマークの個々を、幅が1~3μm、長さが5~10μmとなるように形成し、かつ、ピッチが2~6μmとなるように形成する、請求項1~11の何れか1項に記載の半導体装置の製造方法。前記アライメントマークを形成する工程では、複数の前記非有効ショット領域にアライメントマークを形成する、請求項1~12の何れか1項に記載の半導体装置の製造方法。従来のAMの検出方法では、AMがウェハの内部に設けられるため、ウェハ内にアライメント光を透過させてAMの検出を行っていた。しかしながら、従来の方法では、透過性の高いアライメント光として近赤外線を使用しなければならず、専用の近赤外アライメント機構を有する露光装置が必要となり高コストとなっていた。また、従来のAM検出法では、表面が平坦な厚い基板を透過させるアライメント光を用いてAMの検出を行なっているので、隣接して配置されている他の工程で用いられるAMを誤検出しやすい問題があった。さらに、微細化が進展するにつれてチップ領域やスクライブ領域の占有面積が小さくなっていた。このため、チップ領域又はスクライブ領域にAMを形成すると、AMを正確に検出できない場合があった。一実施形態は、半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第1の部分を露出させる貫通孔を形成する工程と、前記貫通孔内に貫通電極の第2の部分を形成する工程と、を有する半導体装置の製造方法に関する。アライメント光によるAMの検出感度を向上させて、低コストで貫通孔の位置合わせを行うことができる。AMの誤検出を防ぐ。また、非有効ショット領域にAMを設けることで、AMの検出マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供することができる。以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例図1~15を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。なお、図2~14において、A図は有効ショット領域41の断面図、B図は非有効ショット領域42の断面図、C図は非有効ショット領域42の平面図を表す。また、A図とB図は上下を逆にして示す場合がある。図1に示すように、シリコンSi単結晶からなる厚さが例えば800μmの半導体基板2を用意する。半導体基板2は、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域41と、半導体装置が形成されない非有効ショット領域42が存在する。非有効ショット領域とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板は円形で構成され、半導体チップは矩形で構成されるので半導体基板の周端部に掛かった半導体チップでは、一部が半導体基板からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板において非有効ショット領域となる位置は予め把握することができる。半導体基板の端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域にはパターンを形成しない。したがって、非有効ショット領域は半導体装置の製造に寄与しない無駄な領域となっていた。本実施例では、上記の無駄な領域となる非有効ショット領域を利用してAM25を形成する。本実施例では、図1に示すように、各々対向する位置となる4隅の非有効ショット領域42を選択してAM25を形成している。なお、AM25を形成する非有効ショット領域42の数及び位置は図1に限定されず、適宜、所望の数及び位置の非有効ショット領域42にAM25を形成することができる。図2に示すように、半導体基板上に酸化シリコン膜図示していないを形成した後、リソグラフィー技術により酸化シリコン膜をパターニングする。パターニングされた酸化シリコン膜をマスクに用いて、非有効ショット領域42内に複数のAM25用のトレンチを設けると同時に有効ショット領域41に素子分離領域用のトレンチを形成する。各々のトレンチの深さは0.2~0.3μmとする。酸化シリコン膜のマスクを除去した後、トレンチ内を埋め込むように全面に酸化シリコン膜等の絶縁膜を形成する。半導体基板上の絶縁膜を除去することにより、非有効ショット領域にAM25を形成すると同時に有効ショット領域に素子分離領域4を形成する。AM25は、幅方向に一定のピッチで配列された複数のマークからなる。個々のAMの寸法は例えば、幅L1が1~3μm、長さL2が5~10μm、ピッチP幅L1とスペース部分の合計長さは、2~6μmとなるように形成することができる。また、全体の横方向の長さが30μmとなるように形成することができる。図3に示すように、フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板2の主面2aにリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板の厚さに応じて設定する。本実施例では50μmとする。リング状の開口幅は例えば、2~3μmに設定する。CVD法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にCVD法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板2の表面2a上の窒化シリコン膜および酸化シリコン膜をエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング3を形成する。図3Dは、図3Aの点線で囲まれた部分40を表す平面図である。図3Dに示すように、絶縁リング3は、2重のリング状となっている。絶縁リング3はAM25よりも深くなるように形成する。絶縁リング3は、半導体基板1の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の第1の部分が形成される。すなわち、所定の領域は、貫通電極の第1の部分の下方に位置する。なお、本実施例では、各貫通電極を囲む2つのリングからなる絶縁リングを形成したが、各貫通電極を囲む絶縁リングは1つであっても良い。また、絶縁リングを設ける代わりに、後に形成する貫通孔の内壁側面上に絶縁膜を形成することにより、他の素子との絶縁を確保しても良い。図4に示すように、有効ショット領域41内の活性領域にトランジスタ等の素子1を形成する。スピン法でSOD膜SpinOnDirectrics:ポリシラザン等の塗布系絶縁膜を堆積した後に、高温の水蒸気H2O雰囲気中でアニール処理を行い、固体の堆積膜を改質して第1の層間絶縁膜5を形成する。この際、第1の層間絶縁膜5の形成前に、半導体基板2の主面2a上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、SOD膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、SOD膜の代わりに、CVD法で形成した酸化シリコン膜を形成してもよい。次に、第1の層間絶縁膜5内に、トランジスタ1の不純物拡散層に到達するコンタクトプラグ7を形成する。この後、窒化タングステンWNおよびタングステンWを順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ7と接続された局所配線8aを形成する。この際、同時に局所配線8bを形成する。局所配線8bは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線8bは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。図5に示すように、局所配線8b上を覆うように、SOD膜を用いて、第2の層間絶縁膜6を形成する。第2の層間絶縁膜6は、CVD法によって形成しても良い。この後に、局所配線8bに接続する局所コンタクトプラグ15Aを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ15Aに接続するように、アルミニウムAlや銅Cu等で上層の第1配線14Aを形成する。第1配線14Aを覆うように、第3の層間絶縁膜9を、酸化シリコン膜等で形成する。第3の層間絶縁膜9内に、第1配線14Aに接続する第1コンタクトプラグ15Bを、タングステン等の金属膜で形成する。次に、第3の層間絶縁膜9上に、第1コンタクトプラグ15Bに接続するように、アルミニウムAlや銅Cu等で第2配線14Bを形成する。第2配線14Bを覆うように、第4の層間絶縁膜10を、酸化シリコン膜等で形成する。第4の層間絶縁膜10内を貫通して第2配線14Bに接続するように、第2コンタクトプラグ15Cを、タングステン等の金属膜で形成する。次に、第2コンタクトプラグ15Cに接続されるように、第3配線14Cをアルミニウム等で形成する。第3配線14Cは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。なお、第2配線14Bや第3配線14Cを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。図6に示すように、第3配線を覆うように表面に、シリコン酸窒化膜SiON11を形成する。リソグラフィとドライエッチング法により第3配線14Cの上面を露出させるように酸窒化シリコン膜内に第1の開口50を形成する。次いで、全面にポリイミド膜12を形成した後、複数の開口50を露出させるパターニングを行なう。スパッタにより、半導体基板2の主面2a側に、チタンTi膜上に銅を積層したシード膜13を形成する。図7に示すように、半導体基板2の主面2a側のシード膜13上にフォトレジスト21を形成した後、パターニングを行って、第1の開口内に設けたシード膜13を露出させるように第2の開口51を形成する。電界メッキ法により、第2の開口内のシード膜13上に順に銅バンプ16、Cuの拡散防止用のNi膜17、及びNiの酸化防止用のAu膜18を形成する。この銅バンプ16、Ni膜17、及びAu膜18から表面バンプが構成される。貫通電極の第1の部分は、この表面バンプと、配線8b、14A~C及びコンタクトプラグ15A~Cからなる配線層から構成される。図8に示すように、フォトレジスト21を除去した後、半導体基板の主面2a側に、接着層22を介して、アクリル樹脂または石英等の支持基板からなる支持基板24を貼り付ける。図9に示すように、研磨パッド及び研磨剤を用いた研磨や、CMP処理などにより半導体基板2の裏面2b側を研削して、絶縁リング3の底部が露出する所定の厚さまで薄膜化する。本実施例では半導体基板2の厚さが800μm、主面2aに形成された絶縁リング3の深さが50μmとしているので、裏面2bの表面から750μmだけ半導体基板2を除去する。この時、AM25の深さは0.2~0.3μmと絶縁リング3よりも浅く形成されているので露出しない。上記のように、研削後の半導体基板は、例えば50μmとする。ブラシ又は薬液により、半導体基板2を洗浄する。図10に示すように、半導体基板2の裏面側を覆うように窒化シリコン膜26を、0.2~0.4μmの膜厚に形成する。この窒化シリコン膜は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板2の裏面2b側から内部に拡散して、素子特性に悪影響を与えることを防止するゲッタリング効果。半導体基板2の裏面2b側に、厚さが3~10μmのフォトレジスト膜を形成した後、リソグラフィー技術を用いて、非有効ショット領域のAM25に対応する領域上に開口を有するフォトレジスト膜のパターン48を形成する。フォトレジスト膜のパターン48をマスクに用いた異方性ドライエッチングにより、第3の開口49を形成する。また、第3の開口49を形成する際、オーバーエッチングを行って第1層間絶縁膜の表面が露出するまでエッチングしても良い。これにより、AM25の段差が露出するので検出感度が増大し、より高精度のアライメントが可能となる。なお、図10の工程における第3の開口49を形成するためのリソグラフィではAMが存在しないので、AMを用いずにフォトレジスト膜のパターン48を形成しなければならない。このパターン合わせには、半導体基板を露光装置にセットした段階で行なわれる粗調整機能を利用する。半導体基板を露光装置にセットすると、図1の平面図に示した半導体基板に結晶方位の目印となるノッチ切り欠き43を検出して所定の位置に固定すると共に上下左右方向、および回転方向の粗調整が行なわれる。この調整段階でのマスクパターンとの合わせズレ量のばらつきは最大でも100μmとなる。したがって、1辺が200μm以上となる矩形で第3の開口49を形成すれば、どのようにズレた場合でも開口49内にAM25を露出させることができる。半導体チップの一辺の長さは少なくとも4000μmなので、この半導体チップの大きさと比較した場合、開口49の大きさは充分に小さく、隣接する有効ショット領域41のパターン形成を阻害することはない。したがって、AMを用いずに露光装置の粗調整機能に基いて第3の開口49を形成することができる。図11に示すように、フォトレジスト膜のパターン48を除去した後、リソグラフィー技術により有効ショット領域の半導体基板裏面2b側に厚さ20μmのフォトレジスト膜30を形成する。この際、フォトレジスト膜30は、半導体基板と異なり、可視光に対して透明なのでフォトレジスト膜30を介してAM25を検出することが可能である。半導体基板の裏面側から可視光を照射して、AM25を検出し、これを基準にして半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域41のフォトレジスト膜30内に開口を設けることにより、フォトレジストパターンを形成する。フォトレジストパターン30をマスクに用いたエッチングにより、半導体基板内に貫通孔27を形成する。貫通孔27は、局所配線8bをストッパとして、窒化シリコン膜26、半導体基板2、及び第1の層間絶縁膜5を貫通するように形成され、その底部において、局所配線8bの裏面側が露出する。貫通孔27を形成するドライエッチングに際しては、半導体基板2のシリコンエッチングと、第1の層間絶縁膜6のエッチングを分けて、2段階のステップで実施してもよい。従来の方法では、貫通孔を形成する工程において、AMを露出させたりAM上の膜厚を薄くすることなく、半導体基板の主面又は裏面からAMにアライメント光を照射して、AMを検出していた。この場合、アライメント光を、半導体基板や層間絶縁膜等の膜中を透過させてAMを検出する必要があり、アライメント光として膜の透過性に優れた近赤外線例えば、波長1000nmを使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、ダイシング用に半導体チップ間に設けるスクライブ領域や、チップ領域内にAMを設けていた。しかし、半導体装置の微細化が進展するにつれて、これらの領域も小さくなり、アライメント光によりAMを検出できる領域が小さくなっていた。これに対して、本実施例では、図10の工程で予めAM25を露出させているため、アライメント光として、従来から用いられている可視光波長360~760nmの電磁波を使用することができる。この結果、生産コストを低減することができる。また、非有効ショット領域にAMを設けているので、有効ショット領域への悪影響を回避できる。有効ショット領域には種々の半導体装置構成部材が形成されており、AM25を露出させるために200μm四方の開口を形成すると、必要な構成部材まで除去されてしまい、半導体装置を構成できなくなってしまう。本実施例のように、構成部材が何も形成されていない非有効ショット領域にAM25を形成することにより、上記の問題を回避すると共にアライメント光によりAM25を検出できる領域を大きくとることができる。また、非有効ショット領域にAMを設けているので、有効ショット領域に配置された他の工程で用いられるAMを誤検出することを回避できる。従って、アライメント光の露光マージンを大きくして、AMの検出及び貫通孔の位置合わせを正確に行うことができる。図12に示すように、フォトレジストパターン30を除去する。スパッタリング法により、半導体基板2の裏面2b上の全面にチタンTi膜又はタンタルTa膜からなるバリア膜28a、銅Cu膜からなるシード膜28bを形成する。図13に示すように、半導体基板2の裏面2b側に、貫通孔と同じ位置に開口を有するフォトレジストパターン45を形成する。電気めっき法により、貫通孔27内に順に銅バンプ29、及び半田膜SnAg膜31を形成する。半田膜31はSnAg膜に限定されるわけではなく、例えば、Ni上にAuを堆積したAu/Ni膜を使用することもできる。このバリア膜28a、シード膜28b、銅バンプ29、及び半田膜31の3層により、裏面バンプ貫通電極の第2の部分が形成される。図14に示すように、フォトレジストパターン45を除去する。リフローにより、半田膜31の表面を凸状とする。図15示すように、バリア膜28a及びシード膜28bの露出した部分を除去する。窒化シリコン膜26に接するようにダイシングテープ図示していないを貼り付ける。半導体基板2の主面2a側支持基板を設けた側から、支持基板を介して接着層にレーザを照射した後、半導体基板2から支持基板24を剥離させる。半導体基板2に付着した接着層22を除去した後、半導体基板2に対してダイシングを行う。このようにして半導体チップが得られる。図15Aは半導体チップを主面2a側から見た平面図、図13Bは半導体チップを裏面2b側から見た平面図であるが、図15A及びBでは貫通電極など主要な構造しか示していない。また、図15Cは、図15A及びBのA-A方向の断面図を表す。図15A及びBに示すように、半導体チップは、MISトランジスタ等の素子が形成された素子領域Xと、複数の貫通電極が形成された貫通電極領域Yを有する。貫通電極は、上端および下端に接続用のバンプ突起電極を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する貫通プラグ表面バンプ、裏面バンプと、半導体基板上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。表面バンプと配線層は貫通電極の第1の部分を構成し、裏面バンプは貫通電極の第2の部分を構成する。貫通電極の半導体基板2の中に埋設されている部分の周囲には絶縁リング3が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。半導体基板2の裏面2b側における貫通電極の端部には、裏面バンプ第2の部分が形成されている。裏面バンプは、バリア膜28a,シード膜28b、銅バンプ29、及び半田膜31の3層により形成されている。半導体基板の主面2a側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜13、銅バンプ16、及び半田膜18の3層により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層34によって接続されている。表面バンプと配線層34は、貫通電極の第1の部分を構成する。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第1配線、第2配線、及び第3配線のいずれかを用いて、MISトランジスタ等の素子と電気的に接続する内部配線を有していてもよい。図16に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ32a、32bなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプの半田膜を接合する。半導体チップ間にアンダーフィル35を充填した後、複数の半導体チップを、パッケージ基板39上にマウントする。この後、モールドレジン37によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、DRAM、SRAM、フラッシュメモリ等の記憶デバイスや、MPU、DSP等の演算処理デバイスを挙げることができる。従来の方法では、貫通孔を形成する際、AMを露出させたりAM上の膜厚を薄くすることなく、半導体基板の主面又は裏面からAMにアライメント光を照射して、AMを検出していた。この場合、アライメント光として膜の透過性に優れた近赤外線を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、スクライブ領域やチップ領域内にAMを設けていた。このため、半導体装置の微細化が進展するにつれて、これらの領域も微細化し、アライメント光の露光マージンが小さくなったり、他の工程で用いられるAMを誤検出していた。これに対して、本実施例では、図10の工程で予めAMを露出させているため、アライメント光として可視光を使用することができ、生産コストを低減することができる。また、非有効ショット領域にAMを設けるため、アライメント光によりAMを検出できる領域を大きくすることができる。更に、他の工程で用いられるAMの誤検出を回避することができる。この結果、アライメント光の露光マージンを大きくして、AMの検出及び貫通孔の位置合わせを正確に行うことができる。第2実施例第1実施例では、図10の工程で半導体基板の裏面2b側から、AM25が露出するまで、第3の開口49を形成し、露出したAM25に対してアライメント光を照射した。これに対して本実施例では、AM25は露出しないが、可視光が透過してAM25を検出できる程度に、第3の開口49を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第1実施例と同様の工程についてはその説明を省略する。第1実施例の図2~9の工程を行った後、図17に示すように、半導体基板2の裏面2b上に窒化シリコン膜26を形成する。窒化シリコン膜26上にフォトレジストパターン48を形成する。フォトレジストパターン48をマスクに用いて、AM25上に所定の膜厚で半導体基板が残留するように第3の開口49を形成する。AM25上に残留する膜厚はアライメントマーク25の検出条件によって適宜、設定することができる。アライメント光として可視光を使用する場合には、安定的にAMを検出可能な膜厚として、第3の開口49の底面とAM上面間の膜厚が15μm以下とすることが好ましい。これ以降は、第1実施例の図11~16の工程を実施する。本実施例では、図17の工程においてAM25を露出させない浅い第3の開口49を形成するため、エッチングの時間を短縮してスループットを向上させることができる。なお、本実施例のように、AM25上に半導体基板が残留してAM25が露出しない場合であっても、AM25上の半導体基板は所定の膜厚だけ除去されて薄くなっているため、AMの検出感度を向上させることができる。図20は、アライメント光として近赤外線波長1000nmと可視光波長633nmを用いた場合の、AM上のシリコンの膜厚とアライメント信号との関係を表す図である。図20に示すように、アライメント光として近赤外線波長1000nmを使用した場合には、シリコンが725μmの厚い膜厚であっても高い感度でAMを検出することができる。これに対して、アライメント光として可視光波長633nmを使用した場合には、シリコンの膜厚が増加するにつれてアライメント信号が減少し、シリコンの膜厚が約35μmで0となっている。アライメント信号が0付近では安定したAMの検出が不可能であり、アライメント信号が最大値の半分の値を示すシリコン膜厚が15μmまでは、アライメント光として可視光を使用した場合であっても安定したAMの検出が可能となる。従って、AMの上面上の半導体基板の膜厚第3の開口49の底面とAM間の膜厚は15μm以下とすることが好ましい。第3実施例第1実施例では、図2の工程で半導体基板の主面2aに、AM25を形成した。これに対して本実施例では、第2の層間絶縁膜6内にAM25を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第1実施例と同様の工程についてはその説明を省略する。第1実施例の図2のAM25の形成を行うことなく、図3~4の工程を行う。次に、図18に示すように、局所配線8b上を覆うように、SOD膜を用いて、第2の層間絶縁膜6を形成する。この後、リソグラフィー技術とドライエッチングにより、有効ショット領域41において局所配線8bを露出させるコンタクトホールと、非有効ショット領域42においてAM用のトレンチを同時に形成する。コンタクトホールとAM用のトレンチ内にタングステン等の導電材料を埋め込むことによりそれぞれ、局所コンタクトプラグ15A及びAM25を形成する。次に、局所コンタクトプラグ15Aに接続するように、第1配線14Aを形成する。第1配線14Aを覆うように、第3の層間絶縁膜9を形成する。第3の層間絶縁膜9内に、第1配線14Aに接続する第1コンタクトプラグ15Bを形成する。次に、第3の層間絶縁膜9上に、第1コンタクトプラグ15Bに接続するように第2配線14Bを形成する。第2配線14Bを覆うように、第4の層間絶縁膜10を形成した後、第4の層間絶縁膜10内を貫通して第2配線14Bに接続するように第2コンタクトプラグ15Cを形成する。次に、第2コンタクトプラグ15Cに接続されるように、第3配線14Cを形成する。次に、第1実施例の図6~9の工程を実施する。図19に示すように、半導体基板2の裏面上に窒化シリコン膜26を形成する。半導体基板2の裏面2b上に、AMに対応するチップ領域上に開口を有するフォトレジストパターン48を形成する。フォトレジストパターン48をマスクに用いた異方性ドライエッチングにより、AM25が露出するように、第3の開口49を形成する。なお、AM25を検出できる程度の膜厚を、AM25上に残留させても良い。これ以降は、第1実施例の図11~16の工程を実施する。本実施例では、局所コンタクトプラグ15AとAM25の形成工程を同時に行うことができる。このため、第1実施例のようにAMを形成するための追加の工程を設ける必要がなく、生産コストを低減することができる。"