動作モードとしてキャリブレーションモードを有し、前記キャリブレーションモードに設定されているときに、入力されたコマンドアドレス信号を外部クロック信号に同期した信号でラッチする第1の回路部、及び、前記ラッチしたコマンドアドレス信号をデータ端子から外部に出力する第2の回路部を備えたことを特徴とする半導体装置。前記第1の回路部が、第1の制御信号を受け、前記第1の制御信号がキャリブレーションモードを示す場合、活性状態のとき内部クロック信号の供給を許可する第2の制御信号の活性状態から非活性状態への変化に応答して、第3の制御信号を活性化させる第1の回路と、前記第3の制御信号が活性状態のとき、外部クロック信号に同期して第4の制御信号を活性化させる第2の回路と、入力されるコマンドアドレス信号を前記第4の制御信号の活性化に応答してラッチする第3の回路と、を備え、前記第2の回路部が、前記第1の制御信号がキャリブレーションモードを示す場合に、前記第3の回路でラッチしたコマンドアドレス信号を、前記データ端子に出力する第4の回路を備える、ことを特徴とする請求項1記載の半導体装置。第1の制御信号を受け、前記第1の制御信号がキャリブレーションモードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第2の制御信号の活性状態から非活性状態への変化に応答して第3の制御信号を活性化させる第1の回路と、前記第3の制御信号と外部クロック信号とを受け、前記第3の制御信号が活性状態のとき、前記外部クロック信号に同期して第4の制御信号を活性化させる第2の回路と、入力されるコマンドアドレス信号を前記第4の制御信号の活性化に応答してラッチする第3の回路と、前記第1の制御信号がキャリブレーションモードを示す場合に、前記第3の回路でラッチしたコマンドアドレス信号をデータ端子に出力する第4の回路と、を備えたことを特徴とする半導体装置。前記第3の制御信号を受け、前記第3の制御信号が活性状態のときに、入力されるチップセレクト信号の活性、非活性状態に関わらず、コマンドデコーダを非活性とする第5の回路を備えた、ことを特徴とする請求項2又は3記載の半導体装置。前記コマンドアドレス信号が、カラムアドレス信号とともに入力されるコマンド信号、及び/又は、前記カラムアドレス信号の少なくとも一部を含む、ことを特徴とする請求項2又は3記載の半導体装置。前記コマンドアドレス信号が、前記カラムアドレス信号の少なくとも一部を含み、前記カラムアドレス信号の少なくとも一部は、モード信号を記憶するモードレジスタの読み出し経路を介して前記データ端子に出力される、こと特徴とする請求項2又は3記載の半導体装置。前記半導体装置がDRAMからなる請求項1乃至6のいずれか1項に記載の半導体装置。メモリコントローラと、請求項7記載の前記DRAMを複数備えた1つ又は複数のメモリモジュールと、を、基板上に備えたメモリシステムであって、前記メモリコントローラ側から、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を設定して、前記DRAMに前記外部クロック信号と前記コマンドアドレス信号を供給し、前記データ端子から出力される前記コマンドアドレス信号の値をモニタし、前記メモリコントローラでは、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンドアドレス信号の入力タイミングを求め、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を調整する、こと特徴とするメモリシステム。前記メモリモジュールが、前記メモリコントローラから、前記外部クロック信号と前記コマンドアドレス信号を受け、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を調整して、前記メモリモジュール内の前記DRAMに供給するメモリバッファを備えている、こと特徴とする請求項8記載のメモリシステム。動作モードとしてキャリブレーションモードを有し、前記キャリブレーションモードに設定されているときに、入力されたコマンドアドレス信号を外部クロック信号に同期したタイミングでラッチし、前記ラッチしたコマンドアドレス信号をデータ端子から出力する半導体装置に対して、前記外部クロック信号に対する前記コマンドアドレス信号のタイミングを調整する方法であって、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を設定した上で前記半導体装置に供給し、前記半導体装置の前記データ端子から出力される前記コマンドアドレス信号の値をモニタし、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンドアドレス信号の入力タイミングを取得し、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を調整する、こと特徴とする調整方法。以下に関連技術の分析を与える。DDR3SDRAM等において、例えば転送速度1600Mbps等の高速動作させる場合、マザーボード上におけるメモリコントローラと複数のメモリモジュールDIMM間でのクロック信号CLK、CA信号間のタイミング差、及び、メモリモジュール上におけるDRAM間でのクロック信号CLK、CA信号間のタイミング差により、メモリコントローラ側からDRAMに所望のコマンド等を入力することが困難となっている。この問題を解決するために、本願発明者らは鋭意研究した結果、クロック信号CLK、CA信号間のタイミング差をモニタ可能とする構成のDRAMを今回発明したので以下に提示する。上記問題点の少なくとも1つを解決するため、本発明の1つの側面によれば、動作モードとしてキャリブレーションモードを有し、前記キャリブレーションモードに設定されているときに、入力されたコマンドアドレス信号を外部クロック信号に同期した信号でラッチする第1の回路部、及び、前記ラッチしたコマンドアドレス信号をデータ端子から外部に出力する第2の回路部を備えた半導体装置が提供される。いくつかの形態の1つによれば、半導体装置は、第1の制御信号を受け、前記第1の制御信号がキャリブレーションモードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第2の制御信号の活性状態から非活性状態への変化に応答して、第3の制御信号を活性化させる第1の回路と、前記第3の制御信号が活性状態のとき、外部クロック信号に同期して第4の制御信号を活性化させる第2の回路と、入力されるコマンドアドレス信号を前記第4の制御信号の活性化に応答してラッチする第3の回路と、前記第1の制御信号がキャリブレーションモードを示す場合に、前記第3の回路でラッチしたコマンドアドレス信号をデータ端子に出力する第4の回路を備えている。別の形態によれば、上記半導体装置に対して、前記外部クロック信号に対する前記コマンドアドレス信号のタイミングを調整する方法が提供される。この方法は、以下の工程を含む。すなわち、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を設定した上で前記半導体装置に供給し、前記半導体装置の前記データ端子から出力される前記コマンドアドレス信号の値をモニタし、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンドアドレス信号の入力タイミングを取得し、前記外部クロック信号と前記コマンドアドレス信号のタイミング差を調整する。本発明によれば、外部クロック信号CLKとコマンドアドレスCAとのタイミング差を実際にモニタした上で調整する作業を容易化し、コントローラから半導体装置に対して適切なタイミングでコマンドアドレスCAを入力することができる。本発明の概要について説明する。本発明の好ましい形態の1つによれば、半導体装置は、動作モードとしてキャリブレーションモードを有し、前記キャリブレーションモードに設定されているときに、入力されたコマンドアドレス信号を外部クロック信号に同期した信号でラッチする第1の回路部例えば図3の10、30、40、及び、前記ラッチしたコマンドアドレス信号をデータ端子から外部に出力する第2の回路部図3の50を備える。より詳しくは、半導体装置は、第1の制御信号MDCACALがキャリブレーションモードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第2の制御信号CKEの活性状態Highから非活性状態Lowへの変化に応答して、第3の制御信号MDCACALCを活性化させる第1の回路図3の10と、前記第3の制御信号MDCACALCが活性状態のとき、外部クロック信号CLKに同期して第4の制御信号LAT_TRIGを活性化させる第2の回路図3の30と、入力されるコマンドアドレス信号CAを前記第4の制御信号LAT_TRIGの活性化に応答してラッチする第3の回路図3の40と、前記第1の制御信号MDCACALがキャリブレーションモードを示す場合に、前記第3の回路でラッチしたコマンドアドレス信号DCAをデータ端子DQに出力する第4の回路図3の50を備え、前記第3の制御信号MDCACALCを受け、前記第3の制御信号MDCACALCが活性状態のときに、入力されるチップセレクト信号CSBの活性、非活性状態に関わらず、コマンドデコーダを非活性とする第5の回路図3の20を備えた構成としてもよい。本発明の好ましい形態1の1つによれば、キャリブレーション時、コントローラ図2のメモリコントローラ102は、例えばメモリバッファ図2の104に対して外部クロック信号CLKと前記コマンドアドレス信号CAのタイミング差を設定し、当該コンローラ図2の102から、メモリモジュール図2のDIMM103に供給される外部クロック信号CLKと前記コマンドアドレス信号CAは、半導体装置例えば図2のDRAM105に供給され、当該半導体装置のデータ端子DQから出力される前記コマンドアドレス信号CAの値を、例えば当該コンローラ図2の102でモニタする。例えば当該コンローラ図2の102は、半導体装置例えば図2のDRAM105のデータ端子DQ複数ビットデータの所定ピンに並列に出力される前記コマンドアドレス信号CAを受け取り、当該半導体装置例えば図2のDRAM105に供給した前記コマンドアドレス信号CA期待値に一致するか否かを判定することで、半導体装置例えば図2のDRAM105において、前記コマンドアドレス信号CAが、外部クロック信号CLKとのタイミング差の設定の下で、正しく取り込まれたか否かをモニタする。外部クロック信号CLKとコマンドアドレス信号CAのタイミング差を所定時間範囲に亘って振ってモニタすることで、前記外部クロック信号CLKに対する前記コマンドアドレス信号CAの入力タイミング情報例えばCA信号をCLKに対してどれだけ速めるかというPre-launch情報を取得し、前記外部クロック信号CLKと、前記コマンドアドレス信号CAのタイミング差を調整する。この場合、コントローラ側で、外部クロック信号CLKとコマンドアドレス信号CAの最適なタイミング差を決定し、該決定に基づき、メモリモジュール図2のDIMM103上のメモリバッファ図2の104等において、外部クロック信号CLKとコマンドアドレス信号CA間のタイミング調整を行い半導体装置DRAMに供給するようにしてもよい。本発明の好ましい形態1の1つによれば、コマンドアドレスCAが、カラムアドレス信号の少なくとも一部又は全てを含み、前記カラムアドレスCAは、モードレジスタ1-5に設定されたモード信号の読み出し経路を介して入出力バッファよりデータ端子DQに出力する構成としてもよい。以下実施形態に即して説明する。<実施形態>図3は、本発明の一実施形態の構成を示す図である。図3を参照すると、半導体装置は、CKE回路10、CSB回路20、CLK回路30、ラッチ回路40、DOUT回路50を備えている。図10は、図3の回路群を、図1のDRAM構成に配置した場合の構成の一例を模式的に示す図である。なお、図10は、単に説明の容易化のために、前述した図1のDRAMへの適用例を示すものであり、本発明が、図10の構成に制限されるものでないことは勿論である。図10において、回路ブロック1-15は、図3の回路10、20、30、40、50を備えた構成としてもよい。あるいは、CKE回路10、CLK回路30を、内部クロック生成器1-14内に配置してもよい。DOUT回路50は入出力バッファ1-13内に配置してもよい。なお、図10において、図1と同一の構成には同一の参照符号が付されており、同一要素の説明は省略し、相違点について説明する。図1と同様、モードレジスタリードコマンド例えばMPRコマンドによってモードレジスタ1-5から読み出したモード信号が所定のデータ端子DQに出力されるが、本実施形態では、キャリブレーション実行時、CA信号を外部クロック信号CLKに同期した信号でラッチした信号を、モードレジスタ1-5から読み出したモード信号を所定のデータ端子DQに出力する経路上に転送して所定のデータ端子DQから出力するようにしている。こうすることで、CA信号のモニタ機能の実現にあたり、回路規模、面積の増大を抑制している。コントローラ図2の102からキャリブレーションコマンドがDRAM図2の105に入力されると、DRAM図2の105内において、コマンドデコーダ図10の1-9でデコードされ、モードレジスタ図10の1-5の設定値に基づき、キャリブレーションモード信号MDCACALが例えばコントロールロジック図10の1-10から出力される。再び図3を参照すると、CKE回路10は、クロックイネーブル信号CKEと、MDCACALを入力し、該MDCACALが活性状態Highのとき、クロックイネーブル信号CKEがHighからLowとなると、出力信号MDCACALCを活性化Highさせる。なお、前述したように、クロックイネーブル信号CKEがHighからLowとなると、内部クロック信号ICLKの供給は停止される。CSB回路20は、チップセレクト信号CSBLowアクティブ:図10の/CSに等しいとMDCACALCを入力し、MDCACALCが活性状態Highの時は、チップセレクト信号CSBをマスクし、コマンドデコーダ図10の1-9に入力する信号CSRをHigh固定とする。CSRがHighのとき、コマンドデコーダ図10の1-9は非活性化される動作を停止する。CLK回路30は、外部クロック信号CLKを入力し、CKE回路10からの出力信号MDCACALCが活性状態Highのとき、外部クロック信号CLKに応答して、アドレスラッチ用クロック信号LAT_TRIGを生成する。MDCACALCがLowのときは、LAT_TRIGは例えばLow固定とされる。ラッチ回路40は、CA信号例えばカラムアドレスをアドレスラッチ用クロック信号LAT_TRIGに応答してラッチして出力する。ラッチ回路40からラッチ出力される信号をDCAという。コマンドアドレス信号CAは、例えばカラムアドレス信号の少なくとも一部からなる例えばカラムアドレスが10ビットの場合、例えば下位8ビット等であってもよい。あるいは、メモリコントローラ図2の102側からDRAM図2の105にカラムアドレス信号と同時に入力されるコマンド信号からなる。DOUT回路50は、信号MDCACALがHighのときキャリブレーションモードを示すとき、ラッチ回路40の出力信号DCAを出力DOUTに出力し、入出力バッファ1-13の出力バッファ不図示からデータ端子DQに出力される。前述したように、本実施形態においては、モードレジスタ図10の1-5から読み出したモード信号をデータ端子DQに出力する経路を介して、DCAをデータ端子DQに出力している。なお、上記特許文献1には、モードレジスタ図10の1-5から読み出したモード信号と、メモリセルアレイから読み出したリードデータとの衝突が生じないようにするための構成モード信号出力回路が開示されているが、本実施形態において、入出力バッファ1-13内に上記特許文献1に開示されたモード信号出力回路を備えた構成としてもよいことは勿論である。図4は、図3に示した実施形態の動作を説明するタイミング図である。図4には、図3の信号CLK、CKE、CSB図10の/CS、MDCACAL、MDCACALC、LAT_TRIG、DCA、DQの波形が示されている。MDCACALがHighの状態で、クロックイネーブル信号CLKをHighからLowとすると、CKE回路10は、信号MDCACALCを活性化しHigh、CSB回路20はチップセレクト信号CSBが活性化しても、図3のCSRをHighとしてコマンドデコーダ図10の1-9を非活性状態とする。CLK回路30は、アドレスラッチ用のトリガー信号LAT_TRIGを外部クロック信号CLKに同期して生成し、ラッチ回路40は、コマンドアドレス信号CAをLAT_TRIGのLowからHighへの遷移に応答してラッチし、DOUT回路50は、ラッチ回路40でラッチしたコマンドアドレスDACをデータ端子DQから出力する。以下、図3の各回路の構成を説明する。図5は、CKE回路10の構成を説明する図である。CKEをインバータINV1で反転した信号とMDCACALをNAND否定論理積回路に入力し、NAND回路の出力をインバータINV2で反転した信号MDCACALCを出力する。図6は、CSB回路20の構成を説明する図である。MDCACALCをインバータINVで反転した信号と、Lowでアクティブとされるチップセレクト信号CSBを入力するNAND否定論理積回路の出力をCSRとする。MDCACALCがHighのとき、NAND回路の出力はCSBの値に関わらずHigh固定となる。図7は、CLK回路30の構成を説明する図である。外部クロック信号CLKとMDCACALCのAND演算結果NAND回路とインバータINVの結果をLAT_TRIGとする。MDCACALCがHighのとき、LAT_TRIGは、外部クロック信号CLKに同期した信号である。図8は、ラッチ回路40の構成の一例を示す図である。LAT_TRIGがHighのとき、クロックドインバータCINVが活性化し、CAはクロックドインバータCINVで反転出力され、インバータINV3を介して端子DCAに出力される。LAT_TRIGがLowのとき、クロックドインバータCINVはオフし、CMOSトランスファスイッチSWがオンし、インバータINV3、INV4がフリップフロップを構成し、LAT_TRIGがLowとなる直前のCAの値を保持する。なお、ラッチ回路40の実装において、ラッチ内のノード例えばインバータINV4の出力をリセットするためのリセット信号等を設けてもよい。図9は、DOUT回路50の構成を説明するブロック図である。DOUT回路50では、モードレジスタからモード信号と、ラッチ回路40からの出力DCAを、MDCACALの値に基づきセレクタSelectorで選択する。MDCACALがHighのときはキャリブレーションモード時、DCAをDOUTに出力する。MDCACALがLowのときは、モードレジスタから読み出した信号CDQをDOUTに出力する。なお、図9では、DOUT回路50の実装において、選択された信号のラッチ回路、トランスファスイッチ、該ラッチ回路内のノードをリセットするためのリセット信号、バッファ等を備えた構成としてもよい。キャリブレーション時、メモリコントローラ図2の102は、メモリモジュール上のメモリバッファ図2の104に外部クロック信号CLKとコマンドアドレス信号CAのタイミング差例えば図2のメモリバッファ104におけるPre-launch情報を設定し、メモリコントローラ図2の102は、キャリブレーションコマンドを、メモリバッファ図2の104を介して、DRAM図2の105に与える。続いて、メモリコントローラ図2の102から、メモリバッファ図2の104を介して、DRAM図2の105に与えられたCA信号は、当該DRAM図2の105において、外部クロックCLKに同期した信号LAT_TRIGでラッチされ、当該DRAM図2の105のデータ端子DQから出力され、メモリバッファ図2の104、マザーボード図2の101上のデータバス図2のDQで示すを介してメモリコンローラ図2の102内のテスト回路不図示に入力される。メモリコンローラ図2の102内のテスト回路不図示は、例えば、DRAMのデータ端子DQから出力されたCA信号と、当該DRAMに供給したCA信号期待値とが一致するか比較し、当該CA信号が当該DRAMにおいて正しくキャプチャされたか否かを検査する。上記検査を、外部クロック信号CLKとコマンドアドレス信号CAのタイミング差を予め設定された所定時間範囲で可変させて行うことでマージンテスト、DRAMの動作マージン、及び、外部クロック信号CLKとコマンドアドレス信号CAのタイミング差の最適範囲の検出が可能となり、メモリバッファ図2の104等により外部クロック信号CLKとコマンドアドレス信号CAのタイミング差の調整が可能となる。これにより、例えば図2のDIMM103において、メモリバッファ104から最も遠く配置されたDRAM105での動作セットアップマージン等を保証することができる。なお、メモリバッファ図2の104において、タイミング調整のための構成については特許文献2が参照される。以上、タイミングキャリブレーションを、製品出荷後等実使用環境下等において、メモリコントローラ図2の102内のテスト回路等の制御により行う例を説明したが、CPU等の上位装置の制御でタイミングのキャリブレーションを行うようにしてもよい。あるいは、上記製品出荷後実使用環境下等以外にも、図2のマザーボードの検査評価時等にボードテスタ等の試験装置、試験治具を用いて、タイミングキャリブレーションを行うよいことは勿論である。また上記実施形態では、一具体例として、DIMMとメモリコントローラを備えたメモリシステムを例に説明したが、本発明は、かかる構成にのみ制限されるものでなく、クロック信号CLKとコマンドアドレスCA間のタイミング調整が必要な半導体装置を備えたシステムに適用可能であることは勿論である。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。