"半導体基板の主面の第1領域に、第1電界効果トランジスタと、第2電界効果トランジスタと、前記第1電界効果トランジスタおよび前記第2電界効果トランジスタを覆う第1絶縁膜と、前記第1絶縁膜に形成され、前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタのソース/ドレイン領域を構成する不純物領域との双方に達する第1シェアードコンタクトホールとを有し、前記半導体基板の主面の前記第1領域と異なる第2領域に、第3電界効果トランジスタと、第4電界効果トランジスタと、前記第3電界効果トランジスタおよび前記第4電界効果トランジスタを覆う第2絶縁膜と、前記第2絶縁膜に形成され、前記第3電界効果トランジスタの第3ゲート電極と前記第4電界効果トランジスタのソース/ドレイン領域を構成する不純物領域との双方に達する第2シェアードコンタクトホールとを有する半導体装置であって、前記第1領域において前記第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とは所定の距離を空けて平行に配置され、前記第1ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第1ゲート電極の前記第1シェアードコンタクトホールが達する部分の前記一方側壁と、前記第1ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、前記第2領域において前記第3ゲート電極と前記第4電界効果トランジスタの第4ゲート電極とは所定の距離を空けて平行に配置され、前記第3ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第3ゲート電極の前記第2シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記第3ゲート電極のチャネル領域に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、前記第1領域における前記第1ゲート電極と前記第2ゲート電極とのピッチが、前記第2領域における前記第3ゲート電極と前記第4ゲート電極とのピッチよりも広いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1ゲート電極の前記第1シェアードコンタクトホールが達する部分のゲート長方向に沿った第1幅は、前記第1ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第2幅と同じであり、前記第3ゲート電極の前記第2シェアードコンタクトホールが達する部分のゲート長方向に沿った第3幅は、前記第3ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第4幅よりも小さいことを特徴とする半導体装置。請求項2記載の半導体装置において、前記第3幅は前記第4幅よりも5nm以上短いことを特徴とする半導体装置。請求項2記載の半導体装置において、前記第3幅は一定であることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第1幅、前記第2幅、および前記第3幅は同じであることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1ゲート電極、前記第2ゲート電極、前記第3ゲート電極、および前記第4ゲート電極の各々のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。半導体基板の主面に形成された不純物領域と、前記半導体基板の主面に形成され、一対のソース/ドレイン領域と、前記一対のソース/ドレイン領域に挟まれるチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極とから構成される電界効果トランジスタと、前記不純物領域および前記電界効果トランジスタを覆う絶縁膜と前記電界効果トランジスタのゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールと、を有する半導体装置であって、前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短いことを特徴とする半導体装置。請求項7記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極のチャネル領域上のゲート長方向に沿った幅よりも5nm以上短いことを特徴とする半導体装置。請求項7記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は一定であることを特徴とする半導体装置。請求項7記載の半導体装置において、前記ゲート電極のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。a半導体基板の主面に素子分離部に囲まれた第1活性領域および第2活性領域をそれぞれ形成する工程と、b前記第1活性領域および前記第2活性領域のそれぞれの表面に第1絶縁膜を形成した後、前記半導体基板の主面上に第1導電体膜を形成する工程と、c前記第1導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第1方向に延在する複数の第1パターンを有する第1フォトマスクを用いて前記レジストに対する第1露光と、前記第1パターンを複数の箇所で切断するように設けられた複数の四角形状の第2パターンを有する第2フォトマスクを用いて前記レジストに対する第2露光とを行う工程と、d前記レジストに対して現像を行い、レジストパターンを形成する工程と、e前記レジストパターンをマスクとして、前記第1導電体膜および前記第1絶縁膜をエッチングすることにより、前記第1活性領域にチャネル領域を有する前記第1導電体膜からなるゲート電極を形成する工程と、f前記ゲート電極の側壁にサイドウォールを形成する工程と、g前記第2活性領域に不純物を導入して不純物領域を形成する工程と、h前記半導体基板の主面上に第2絶縁膜を堆積する工程と、i前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第2絶縁膜に形成する工程と、j前記シェアードコンタクトホールの内部に第2導電体膜を埋め込む工程と、を有し、前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。a半導体基板の主面に素子分離部に囲まれた第1活性領域および第2活性領域をそれぞれ形成する工程と、b前記第1活性領域の表面に第1絶縁膜を形成した後、前記半導体基板の主面上に第1導電体膜を形成する工程と、c前記第1導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第1方向に延在する複数の第1パターンを有する第1フォトマスクを用いて前記レジストに対する第1露光と、前記第1パターンを複数の箇所で切断するように設けられた複数の四角形状の第2パターンを有する第2フォトマスクを用いて前記レジストに対する第2露光とを行う工程と、d前記レジストに対して現像を行い、レジストパターンを形成する工程と、e前記レジストパターンをマスクとして、前記第1導電体膜および前記第1絶縁膜をエッチングすることにより、前記第1活性領域にチャネル領域を有する前記第1導電体膜からなるダミーゲートを形成する工程と、f前記ダミーゲートの側壁にサイドウォールを形成する工程と、g前記第2活性領域に不純物を導入して不純物領域を形成する工程と、h前記半導体基板の主面上に第2絶縁膜を堆積する工程と、i前記ダミーゲートを構成する前記第1導電体膜の上面が露出するまで前記第2絶縁膜を研磨した後、前記第1導電体膜を除去する工程と、j前記第1導体膜が除去された凹部を埋め込むように、前記半導体基板上に金属膜を堆積する工程と、k前記金属膜を研磨して、前記金属膜からなるゲート電極を前記凹部の内部に形成する工程と、l前記半導体基板の主面上に第3絶縁膜を形成する工程と、m前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第2絶縁膜および前記第3絶縁膜に形成する工程と、n前記シェアードコンタクトホールの内部に第2導電体膜を埋め込む工程と、を有し、前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。半導体装置の高集積化に伴う要求から、半導体素子は可能な限り小さく設計することが望ましい。これはシェアードコンタクトにおいても同様である。例えばSRAMStaticRandomAccessMemoryのメモリセル等のように、基板上に複数の電界効果トランジスタが近接して形成される集積回路では、各ゲート電極のそれぞれのゲート長方向に沿った幅の縮小、ゲート長方向に隣接するゲート電極間の距離の縮小、または基板に形成された不純物領域の平面サイズの縮小などによりシェアードコンタクトに要する面積の縮小を図っている。しかし、シェアードコンタクトホールが達する基板に形成された不純物領域の平面サイズが縮小すると、シェアードコンタクトホールと上記不純物領域との接触面積が小さくなり、シェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続せずに導通が得られない、またはシェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続しても電気抵抗が増大するなどの接触不良の問題が発生する。その結果、所望する電界効果トランジスタの動作特性を得ることができず、シェアードコンタクトを有する半導体装置の製造歩留まりは低下する。本発明の目的は、シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、半導体基板の主面の第1領域に、第1電界効果トランジスタと、第2電界効果トランジスタと、第1電界効果トランジスタおよび第2電界効果トランジスタを覆う第1絶縁膜と、第1絶縁膜に形成され、第1電界効果トランジスタの第1ゲート電極と第2電界効果トランジスタのソース/ドレイン領域を構成する不純物領域との双方に達する第1シェアードコンタクトホールとを有し、半導体基板の主面の第2領域に、第3電界効果トランジスタと、第4電界効果トランジスタと、第3電界効果トランジスタおよび第4電界効果トランジスタを覆う第2絶縁膜と、第2絶縁膜に形成され、第3電界効果トランジスタの第3ゲート電極と第4電界効果トランジスタのソース/ドレイン領域を構成する不純物領域との双方に達する第2シェアードコンタクトホールとを有する半導体装置である。第1領域においては、第1ゲート電極と第2電界効果トランジスタの第2ゲート電極とは所定の距離を空けて平行に配置され、第1ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第1ゲート電極の第1シェアードコンタクトホールが達する部分の一方側壁と第1ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、第2領域においては、第3ゲート電極と第4電界効果トランジスタの第4ゲート電極とは所定の距離を空けて平行に配置され、第3ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第3ゲート電極の第2シェアードコンタクトホールが達する部分の一方側壁が、平面視において第3ゲート電極のチャネル領域に位置する部分の一方側壁の仮想延長線よりも他方側壁側にずれて位置しており、第1領域における第1ゲート電極と第2ゲート電極とのピッチを、第2領域における第3ゲート電極と第4ゲート電極とのピッチよりも広く設定する。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1本実施の形態1によるシェアードコンタクトを用いた電界効果トランジスタの構成について図1を用いて説明する。図1aは高速化が要求される回路高速版回路に形成される電界効果トランジスタの平面レイアウト図、図1bは高密度化が要求される回路高密度版回路に形成される電界効果トランジスタの平面レイアウト図である。半導体基板上に形成した複数の機能的回路から構成される半導体装置、例えはシステムオンチップSoC:SystemonChipなどでは、高速版回路と高密度版回路とが混載されており、各回路ではそれぞれの回路に要求される機能を満たすための各種半導体素子のレイアウト設計が行われている。図1aは、高速版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。半導体基板の主面に形成された電界効果トランジスタTr1と、電界効果トランジスタTr2とが所定の距離を隔てて配置されている。電界効果トランジスタTr1のゲート電極G1のチャネル領域上および素子分離部上のゲート長方向に沿った幅La1、ならびに電界効果トランジスタTr2のゲート電極G2のチャネル領域上および素子分離部上のゲート長方向に沿った幅La2はそれぞれ一定である。また、電界効果トランジスタTr1のゲート電極G1および電界効果トランジスタTr2のゲート電極G2はゲート幅方向に延在して、互いに平行となるように配置されている。上記ゲート電極G1の幅La1と上記ゲート電極G2の幅La2とは同じであってもよい。また、対向する電界効果トランジスタTr1のゲート電極G1の側壁Ea1と電界効果トランジスタTr2のゲート電極G2の側壁Ea2との距離Saは一定である。また、電界効果トランジスタTr1のゲート電極G1と電界効果トランジスタTr2のソース/ドレイン領域を構成する不純物領域S/Dとを電気的に接続するために、電界効果トランジスタTr1のゲート電極G1の素子分離部上に位置する部分と電界効果トランジスタTr2のソース/ドレイン領域を構成する不純物領域S/Dとの双方に達するシェアードコンタクトホールSCが形成されている。高速版回路では、電界効果トランジスタTr1,Tr2に電流が多く流れることが要求されるため、ゲート電極G1,G2のゲート長方向に沿った幅La1,La2は細いことが望ましい。そこで、電界効果トランジスタTr1,Tr2のそれぞれのゲート電極G1,G2のゲート長方向に沿った幅La1,La2は、例えば設計最小寸法例えば30nmとする。一方、高速版回路は、後述する高密度版回路よりもレイアウト設計に余裕があるので、電界効果トランジスタTr1のゲート電極G1と電界効果トランジスタTr2のゲート電極G2とのピッチ間隔を後述する高密度版回路よりも広くとることが可能である。従って、シェアードコンタクトホールSCと不純物領域S/Dとの接触面積を広くとることができて、シェアードコンタクトホールSCの内部に埋め込まれる導電膜と不純物領域S/Dとの導通を安定して得ることができる。なお、電界効果トランジスタTr1,Tr2のそれぞれのゲート電極G1,G2のゲート長方向に沿った幅La1,La2は、例えば設計最小寸法例えば30nmとしたが、設計最小寸法に限定されるものではなく、設計最小寸法よりも太くしてもよい。ゲート長方向に沿った幅La1,La2を太くしても電界効果トランジスタTr1,Tr2のしきい値電圧の調整は可能であり、所望する動作特性を得ることができる。ただし、ゲート長方向に沿った幅La1,La2を太くすると素子間の特性ばらつきが生じる可能性はある。図1bは、高密度版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。前述した高速版回路と同様に、半導体基板の主面に形成された電界効果トランジスタTr3と電界効果トランジスタTr4とが所定の距離を隔てて配置されている。また、電界効果トランジスタTr3のゲート電極G3および電界効果トランジスタTr4のゲート電極G4はゲート幅方向に延在して、互いに平行となるように配置されている。また、電界効果トランジスタTr3のゲート電極G3と電界効果トランジスタTr4のソース/ドレイン領域を構成する不純物領域S/Dとを電気的に接続するために、電界効果トランジスタTr3のゲート電極G3の素子分離部上に位置する部分と電界効果トランジスタTr4のソース/ドレイン領域を構成する不純物領域S/Dとの双方に達するシェアードコンタクトホールSCが形成されている。ところで、高密度版回路では、電界効果トランジスタTr3のゲート電極G3と電界効果トランジスタTr4のゲート電極G4とのピッチ間隔を狭くすることが望ましい。また、電界効果トランジスタTr3,Tr4のゲート電極G3,G4のそれぞれのゲート長方向に沿った幅は動作特性に応じて最適に設定されるため、最小設計寸法よりも太く設計される場合がある。このため、単純に上記ピッチが狭くなると、ソース/ドレイン領域を構成する不純物領域S/Dの平面サイズが小さくなるため、シェアードコンタクトホールSCと不純物領域S/Dとの接触面積は小さくなる。そこで、図1bに示すように、電界効果トランジスタTr3のゲート電極G3の平面視における形状を、前述した高速版回路に形成された電界効果トランジスタTr1のゲート電極G1の平面視における形状と異なるものとした。すなわち、素子分離部上に位置するゲート電極G3の長辺方向ゲート幅方向の端部であって、シェアードコンタクトホールSCが達する部分には、電界効果トランジスタTr4のゲート電極G4に対向する電界効果トランジスタTr3のゲート電極G3の側壁に切欠が設けられている。つまり、上記ゲート電極G3は、平面視において互いに対向する一方側壁Eb1,Eb2と他方側壁Eb3,Eb4とを有しており、平面視においてゲート電極G3のシェアードコンタクトホールSCが達する部分の一方側壁Eb2が、シェアードコンタクトホールSCが達しない他の部分、例えばチャネル領域における部分の一方側壁Eb1の仮想延長線DEb1よりも他方側壁Eb3,Eb4側に退行するように、ずれて位置している。また、ゲート電極G3の切欠が設けられた部分以下、切欠部分と記すは先細りの形状とはなっておらず、切欠部分のゲート長方向に沿った幅は実質的に一定の幅をLb1有している。これにより、電界効果トランジスタTr3のゲート電極G3と電界効果トランジスタTr4のソース/ドレイン領域を構成する不純物領域S/Dとの双方に達するシェアードコンタクトホールSCが形成される領域では、電界効果トランジスタTr3のゲート電極G3の切欠部分の側壁Eb2と、これに対向する電界効果トランジスタTr4のゲート電極G4の側壁Eb5との距離Sb1が、電界効果トランジスタTr3のゲート電極G3の切欠が設けられていない他の部分の側壁Eb1と、これに対向する電界効果トランジスタTr4のゲート電極G4の側壁Eb5との距離Sb2よりも広くなる。従って、シェアードコンタクトホールSCと不純物領域S/Dとの接触面積を広くとることができて、シェアードコンタクトホールSCの内部に埋め込まれる導電膜と不純物領域S/Dとの導通を安定して得ることができる。電界効果トランジスタTr3のゲート電極3の切欠部分におけるゲート長方向に沿った幅Lb1は、当然に、電界効果トランジスタTr3のゲート電極3の切欠が設けられていない他の部分におけるゲート長方向に沿った幅Lb2よりも細くなる。しかし、加工精度の問題等から切欠部分の幅Lb1は設計最小寸法と同じか、またはそれよりも太くし、切欠が設けられていない他の部分の幅Lb2は切欠部分の幅Lb1よりも5nm以上太くする。例えば切欠部分の幅Lb1を30nm、切欠が設けられていない他の部分の幅Lb2を35~40nmとする。このように、本実施の形態1によれば、高速版回路では、電界効果トランジスタTr1のゲート電極G1と電界効果トランジスタTr2のゲート電極G2とのピッチを高密度版回路よりも大きくして、シェアードコンタクトホールSCと不純物領域S/Dとの接触面積を広くとることにより、シェアードコンタクトホールSCの内部に埋め込まれる導電膜と不純物領域S/Dとの導通を安定して得ることができる。一方、高密度版回路では、電界効果トランジスタTr3のゲート電極G3と電界効果トランジスタTr4のゲート電極G4とのピッチは高速版回路よりも小さくなるが、シェアードコンタクトホールSCが達する部分のゲート電極G3に切欠を設けて、シェアードコンタクトホールSCと不純物領域S/Dとの接触面積を広くとることにより、シェアードコンタクトホールSCの内部に埋め込まれる導電膜と不純物領域S/Dとの導通を安定して得ることができる。次に、本願発明をSRAMStaticRandomAccessMemoryのメモリセルに適用した場合について説明する。SRAMは、その書き込みおよび読み出しの高速性から、種々の演算装置などにおける主記憶装置として利用価値が高い。一方で、1ビットの情報を記憶する1ビットセル単位ユニットあたりに6素子電界効果トランジスタを要することから、集積化には向かないとされていた。しかし、高密度化を実現することのできる製造技術の一つとして、配線の簡略化を実現することのできるシェアードコンタクトが採用されている。図2は、SRAMの1ビット分のメモリセル1ビットセルの等価回路図である。SRAMは揮発性の半導体記憶装置であり、このSRAMのメモリセルは、例えば完全CMOSComplementaryMetalOxideSemiconductor型のメモリセルである。このSRAMではマトリックス行列状に配置された相捕型データ線ビット線BL,/BLとワード線WLとの交差部にメモリセルが配置される。このメモリセルは一対のインバータ回路からなるフリップフロップ回路および2個の情報転送用トランジスタAT1,AT2で構成されている。このフリップフロップ回路により、クロスカップリングさせた2つの記憶ノードN1、N2が構成され、High、LowまたはLow、Highの双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。一対の転送用トランジスタAT1,AT2の各々は、例えばnチャネル型MISFET以下、nMISと記すよりなっている。転送用トランジスタAT1のソース/ドレインの一方が記憶ノードN1に電気的に接続されており、ソース/ドレインの他方はビット線/BLに電気的に接続されている。また、転送用トランジスタAT2のソース/ドレインの一方は記憶ノードN2に電気的に接続されており、ソース/ドレインの他方はビット線BLに電気的に接続されている。また、転送用トランジスタAT1,AT2の各々のゲートはワード線WLに電気的に接続されている。このワード線WLにより転送用トランジスタAT1,AT2の導通、非導通状態が制御される。インバータ回路は1個の駆動用トランジスタDT1もしくはDT2および1個の負荷用トランジスタLT1もしくはLT2で構成されている。一対の駆動用トランジスタDT1,DT2の各々は、例えばnMISよりなっている。一対の駆動用トランジスタDT1,DT2の各々のソースは接地電位GNDに電気的に接続されている。また、駆動用トランジスタDT1のドレインは記憶ノードN1に電気的に接続されており、駆動用トランジスタDT2のドレインは記憶ノードN2に電気的に接続されている。さらに、駆動用トランジスタDT1のゲートは記憶ノードN2に電気的に接続されており、駆動用トランジスタDT2のゲートは記憶ノードN1に電気的に接続されている。一対の負荷用トランジスタLT1,LT2の各々は、例えばpチャネル型MISFET以下、pMISと記すよりなっている。一対の負荷用トランジスタLT1,LT2の各々のソースは電源電圧Vddに電気的に接続されている。また、負荷用トランジスタLT1のドレインは記憶ノードN1に電気的に接続されており、負荷用トランジスタLT2のドレインは記憶ノードN2に電気的に接続されている。また、負荷用トランジスタLT1のゲートは記憶ノードN2に電気的に接続されており、負荷用トランジスタLT2のゲートは記憶ノードN1に電気的に接続されている。このメモリセルにデータを書き込むときは、ワード線WLが選択されて転送用トランジスタAT1,AT2が導通状態とされ、所望の論理値に応じてビット線対BL,/BLに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。また、このメモリセルからデータを読み出すときは、転送用トランジスタAT1,AT2が導通状態とされ、記憶ノードN1,N2の電位がビット線BL,/BLに伝達される。本実施の形態1による半導体装置の構成においては、負荷用トランジスタLT1のゲート電極と負荷用トランジスタLT2のドレイン領域とがシェアードコンタクトによる互いに電気的に接続されており、負荷用トランジスタLT2のゲート電極と負荷用トランジスタLT1のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。図3~図5は、本実施の形態1によるSRAMのメモリセルの平面レイアウト構成を示す概略平面図である。図3は、メモリセルを構成する各種トランジスタ転送用トランジスタAT1,AT2、駆動用トランジスタDT1,DT2、負荷用トランジスタLT1,LT2の平面レイアウト構造を示す概略平面図、図4は、図3にビット線のレイアウトを重ねて示す概略平面図、図5は、さらに図4にワード線のレイアウトを重ねて示す概略平面図である。また、図6は、図5のA-A線に沿った概略断面図である。図3~図6に示すように、半導体基板SBの主面には、例えばSTIShallowTrenchIsolationよりなる素子分離部が形成されている。この素子分離部は、半導体基板SBの主面に形成された分離用の溝TRと、その溝TR内に埋め込まれた酸化シリコンよりなる充填物TIとを有している。この素子分離溝により分離された半導体基板SBの主面に、複数のメモリセルが形成されている。1つのメモリセル領域MC図3~図5中の破線で囲った領域には、一対の駆動用トランジスタDT1,DT2、一対の転送用トランジスタAT1,AT2、および一対の負荷用トランジスタLT1,LT2が形成されている。一対の駆動用トランジスタDT1,DT2と一対の転送用トランジスタAT1,AT2との各々は、例えばnMISによりなっており、半導体基板SBの主面のp型ウェル領域PW1,PW2に形成されている。また、一対の負荷用トランジスタLT1,LT2の各々は、例えばpMISよりなっており、半導体基板SBの主面のn型ウェル領域NWに形成されている。駆動用トランジスタDT1は、一対のソース/ドレイン領域となる一対のn型不純物領域NIR,NIRと、ゲート電極GE1とを有している。一対のn型不純物領域NIR,NIRの各々は、p型ウェル領域PW1内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE1は、一対のn型不純物領域NIR,NIRに挟まれるチャネル領域上にゲート絶縁膜図示せずを挟んで形成されている。駆動用トランジスタDT2は、一対のソース/ドレイン領域となる一対のn型不純物領域NIR,NIRと、ゲート電極GE2とを有している。一対のn型不純物領域NIR,NIRの各々は、p型ウェル領域PW2内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE2は、一対のn型不純物領域NIR,NIRに挟まれるチャネル領域上にゲート絶縁膜図示せずを挟んで形成されている。転送用トランジスタAT1は、一対のソース/ドレイン領域となる一対のn型不純物領域NIR,NIRと、ゲート電極GE3とを有している。一対のn型不純物領域NIR,NIRの各々は、p型ウェル領域PW1内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE3は、一対のn型不純物領域NIR,NIRに挟まれるチャネル領域上にゲート絶縁膜図示せずを挟んで形成されている。転送用トランジスタAT2は、一対のソース/ドレイン領域となる一対のn型不純物領域NIR,NIRと、ゲート電極GE4とを有している。一対のn型不純物領域NIR,NIRの各々は、p型ウェル領域PW2内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE4は、一対のn型不純物領域NIR,NIRに挟まれるチャネル領域上にゲート絶縁膜図示せずを挟んで形成されている。負荷用トランジスタLT1は、一対のソース/ドレイン領域となる一対のp型不純物領域PIR,PIRと、ゲート電極GE1とを有している。一対のp型不純物領域PIR,PIRの各々は、n型ウェル領域NW内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE1は、一対のp型不純物領域PIR,PIRに挟まれるチャネル領域CHN1上にゲート絶縁膜図示せずを挟んで形成されている。負荷用トランジスタLT2は、一対のソース/ドレイン領域となる一対のp型不純物領域PIR,PIRと、ゲート電極GE2とを有している。一対のp型不純物領域PIR,PIRの各々は、n型ウェル領域NW内の半導体基板SBの主面に互いに間隔をあけて形成されている。ゲート電極GE2は、一対のp型不純物領域PIR,PIRに挟まれるチャネル領域CHN2上にゲート絶縁膜図示せずを挟んで形成されている。駆動用トランジスタDT1のドレイン領域と転送用トランジスタAT1の一対のソース/ドレイン領域の一方とは、同一のn型不純物領域NIRにより形成されている。また、駆動用トランジスタDT2のドレイン領域と転送用トランジスタAT2の一対のソース/ドレイン領域の一方とは、互いに同一のn型不純物領域NIRにより形成されている。駆動用トランジスタDT1のゲート電極GE1と負荷用トランジスタLT1のゲート電極GE1とは、互いに同一の導電膜により形成されている。また、駆動用トランジスタDT2のゲート電極GE2と負荷用トランジスタLT2のゲート電極GE2とは、互いに同一の導電膜により形成されている。主に図6に示すように、これらのトランジスタDT1,DT2,AT1,AT2,LT1,LT2の各々のゲート電極、ソース/ドレイン領域に接するようにシリサイド膜SCLが形成されている。また、これらのトランジスタDT1,DT2,AT1,AT2,LT1,LT2の各々のゲート電極、ソース/ドレイン領域などを覆うように半導体基板SB上にライナー窒化膜LNおよび層間絶縁膜II1が順に積層して形成されている。ここで、層間絶縁膜II1は、例えば酸化シリコンよりなる。ライナー窒化膜LNおよび層間絶縁膜II1には、複数のコンタクトホールCH1~CH10および複数のシェアードコンタクトホールSC1,SC2が形成されている。主に図3に示すように、具体的には、ライナー窒化膜LNおよび層間絶縁膜II1には、駆動用トランジスタDT1,DT2の各々のソース領域に達するコンタクトホールCH1,CH2が形成されている。また、ライナー窒化膜LNおよび層間絶縁膜II1には、転送用トランジスタAT1,AT2の各々の一対のソース/ドレイン領域の一方駆動用トランジスタDT1,DT2の各々のドレイン領域に達するコンタクトホールCH3,CH4が形成されている。また、ライナー窒化膜LNおよび層間絶縁膜II1には、転送用トランジスタAT1,AT2の各々の一対のソース/ドレイン領域の他方に達するコンタクトホールCH5,CH6が形成されている。また、ライナー窒化膜LNおよび層間絶縁膜II1には、負荷用トランジスタLT1,LT2の各々のソース領域に達するコンタクトホールCH7,CH8が形成されている。また、ライナー窒化膜LNおよび層間絶縁膜II1には、負荷用トランジスタLT1のゲート電極GE1と負荷用トランジスタLT2のドレイン領域との双方に達するシェアードコンタクトホールSC1が形成されている。また、ライナー窒化膜LNおよび層間絶縁膜II1には、負荷用トランジスタLT2のゲート電極GE2と負荷用トランジスタLT1のドレイン領域との双方に達するシェアードコンタクトホールSC2が形成されている。主に図6に示すように、上記の複数のコンタクトホールCH1~CH10およびシェアードコンタクトホールSC1,SC2の各々の内部には導電膜PL1図6が充填されている。層間絶縁膜II1上には、絶縁膜BL1と層間絶縁膜II2とが順に積層して形成されている。ここで、絶縁膜BL1は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜II2は、例えば酸化シリコンよりなる。この絶縁膜BL1および層間絶縁膜II2には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電膜第1メタル層CL1の各々が埋め込まれている。これら複数の導電膜CL1により導電膜パターンが構成されている。主に図3に示すように、この導電膜CL1によりシェアードコンタクトホールSC1内の導電膜PL1とコンタクトホールCH4内の導電膜PL1とが電気的に接続されている。これにより、負荷用トランジスタLT1のゲート電極GE1と、負荷用トランジスタLT2のドレイン領域と、駆動用トランジスタDT2のドレイン領域と、転送用トランジスタAT2の一対のソース/ドレイン領域の一方とが電気的に接続されている。また、導電膜CL1によりシェアードコンタクトホールSC2内の導電膜PL1とコンタクトホールCH3内の導電膜PL1とが電気的に接続されている。これにより、負荷用トランジスタLT2のゲート電極GE2と、負荷用トランジスタLT1のドレイン領域と、駆動用トランジスタDT1のドレイン領域と、転送用トランジスタAT1の一対のソース/ドレイン領域の一方とが電気的に接続されている。また、コンタクトホールCH1,CH2,CH5~CH10の各々の内部の導電膜PL1も個別に導電膜CL1と電気的に接続されている。主に図6に示すように、層間絶縁膜II2上には、絶縁膜BL2と層間絶縁膜II3とが順に積層して形成されている。ここで、絶縁膜BL2は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜II3は、例えば酸化シリコンよりなる。この絶縁膜BL2および層間絶縁膜II3には複数のビアホールVH11~VH18が形成されており、複数のビアホールVH11~VH18の各々に連通するように層間絶縁膜II3の表面に導電膜埋め込み用の溝が形成されている。複数のビアホールVH11~VH18の各々には、導電膜PL2が埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜第2メタル層CL2の各々が埋め込まれている。これら複数の導電膜CL2により導電膜パターンが形成されている。主に図4に示すように、ビアホールVH13およびコンタクトホールCH5を介して転送用トランジスタAT1の一対のソース/ドレイン領域の他方の電気的に接続される導電膜CL2はビット線/BLとして機能する。また、ビアホールVH14およびコンタクトホールCH6を介して転送用トランジスタAT2の一対のソース/ドレイン領域の他方に電気的に接続される導電膜CL2はビット線BLとして機能する。また、ビアホールVH15およびコンタクトホールCH7を介して負荷用トランジスタLT1のソース領域に電気的に接続され、かつビアホールVH16およびコンタクトホールCH8を介して負荷用トランジスタLT2のソース領域に電気的に接続される導電膜CL2は電源Vdd線として機能する。これらのビット線BL,/BLおよび電源Vdd線は、図中縦方向に沿って互いに並走するように延びている。また、ビアホールVH11,VH12,VH17,VH18の各々の内部の導電膜PL2も個別に導電膜CL2と電気的に接続されている。主に図6に示すように、層間絶縁膜II3上には、絶縁膜BL3と層間絶縁膜II4とが順に積層して形成されている。ここで、絶縁膜BL3は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜II4は、例えば酸化シリコンよりなる。この絶縁膜BL3および層間絶縁膜II4には複数のビアホールVH21~VH24図5が形成されており、複数のビアホールVH21~VH24の各々に連通するように層間絶縁膜II4の表面に導電膜埋め込み用の溝が形成されている。複数のビアホールVH21~VH24の各々には、導電膜図示せずが埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜第3メタル層CL3の各々が埋め込まれている。これら複数の導電膜CL3により導電膜パターンが形成されている。主に図5に示すように、ビアホールVH21、ビアホールVH11およびコンタクトホールCH1を介して駆動用トランジスタDT1のソース領域に電気的に接続される導電膜CL3はGND線として機能する。また、ビアホールVH22、ビアホールVH12およびコンタクトホールCH2を介して駆動用トランジスタDT2のソース領域に電気的に接続される導電膜CL3はGND線として機能する。また、ビアホールVH23、ビアホールVH17およびコンタクトホールCH9を介して転送用トランジスタAT1のゲート電極GE3に電気的に接続され、かつビアホールVH24、ビアホールVH18およびコンタクトホールCH10を介して転送用トランジスタAT2のゲート電極GE4に電気的に接続される導電膜CL3はワード線WLとして機能する。これらのGND線およびワード線WLは、図中横方向に沿って互いに並走するように延びている。次に、本実施の形態1によるSRAMのメモリセルにおけるシェアードコンタクトの構成を説明する。図7は、本実施の形態1によるSRAMのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。図7に示すように、シェアードコンタクトホールSC1は、負荷用トランジスタLT1のゲート電極GE1と負荷用トランジスタLT2のドレイン領域p型不純物領域PIRとの双方に達している。また。シェアードコンタクトホールSC2は、負荷用トランジスタLT2のゲート電極GE2と負荷用トランジスタLT1のドレイン領域p型不純物領域PIRとの双方に達している。ゲート電極GE1は、平面視において互いに対向する一方側壁E1,E2と他方側壁E3,E4とを有している。平面視においてゲート電極GE1のシェアードコンタクトホールSC1が達する部分の一方側壁E2が、ゲート電極GE1の負荷用トランジスタLT1のチャネル領域CHN1上に位置する部分の一方側壁E1の仮想延長線E1a上よりも他方側壁E3,E4側にずれて位置している。上記の一方側壁E1の仮想延長線E1aに対する一方側壁E2の位置ずれは、ゲート電極GE1のシェアードコンタクトホールSC1が合する部分に切欠を設けることにより生じている。つまり、平面視においてゲート電極GE1のシェアードコンタクトホールSC1が達する部分は、その部分の一方側壁E2が一方側壁E1の仮想延長線E1aに対して上記の他方側壁E3側に退行するような切欠を有している。また、一方側壁E2は一方側壁E1と実質的に平行である。また、ゲート電極GE1のシェアードコンタクトホールSC1が達する部分の他方側壁E4とゲート電極GE1のチャネル領域CHN1上の部分の他方側壁E3とは実質的に同一直線上に位置している。また、平面視において負荷用トランジスタLT2のドレイン領域p型不純物領域PIRの端部と一方側壁E2との最短の距離Lは5nm以上であることが好ましい。また、ゲート電極GE1の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタAT2のゲート電極GE4と対向するゲート電極GE1の切欠部分の端部の側壁E5は、ゲート長方向に沿って平行に形成されている。ゲート電極GE1の一方側壁E2と他方側壁E4との距離、すなわちゲート電極GE1の切欠部分におけるゲート長方向の幅は、実質的に一定である。また、ゲート電極GE2もゲート電極GE1と同様の構成を有している。次に、本実施の形態1によるSRAMのメモリセルにおけるシェアードコンタクトの構成の他の例を説明する。前述の図7に示したSRAMのメモリセルにおいては、ゲート電極GE1またはGE2のシェアードコンタクトホールSC1またはSC2が達する部分の他方側壁E4が、ゲート電極GE1またはGE2のチャネル領域CHN1またはCHN2上に位置する部分の他方側壁E3と同一直線上にある場合について説明した。しかし、本願発明は、ゲート電極GE1のシェアードコンタクトホールSC1が達する部分の他方側壁E4は他方側壁E3と同一直線上にある必要はない。そこで、ここでは、ゲート電極GE1の他方側壁E4が他方側壁E3の仮想延長線E3aから一方側壁E2側対向するゲート電極GE2とは反対側へずれた場合について説明する。図8は、本実施の形態1によるSRAMのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す他の例の概略平面図である。図8に示すように、他の例のSRAMのメモリセルは、前述の図7に示したSRAMのメモリセルの構成と比較して、他方側壁E4が他方側壁E3の仮想延長線E3aからはずれている点において異なる。ゲート電極GE1のシェアードコンタクトホールSC1が達する部分の他方側壁E4は、ゲート電極GE1のチャネル領域CHN1上の部分の他方側壁E3の仮想延長線E3aから一方側壁E2側対向するゲート電極GE2とは反対側にずれて位置し、かつ他方側壁E3に対して平行に延びていない。また、ゲート電極GE1の切欠部分の幅D1は、ゲート電極GE1のチャネル領域CHN1上の部分の幅D2よりも細くなっている。また、ゲート電極GE1の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタAT2のゲート電極GE4と対向するゲート電極GE1の切欠部分の端部の側壁E5は、ゲート長方向に沿って平行に形成されている。また、ゲート電極GE2もゲート電極GE1と同様の構成を有している。これ以外の構成については、前述の図7に示したSRAMのメモリセルの構成とほぼ同じである。次に、本実施の形態1による半導体装置の製造方法について図9~図19を用いて工程順に説明する。図9、図10、および図13~図19は、本実施の形態1による半導体装置の製造方法を工程順に示す要部断面図であり、図6の断面に対応する断面図である。図11および図12は、本実施の形態1による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。まず、図9に示すように、半導体基板SBの主面に分離用の溝TRを形成し、その溝TR内に酸化シリコンよりなる充填物TIを埋め込むことによりSTIよりなる素子分離部を形成する。また、ここでは図示は省略するが、半導体基板SBにp型ウェルPW1,PW2およびn型ウェルNWを形成する。次に、図10に示すように、半導体基板SBの主面上にゲート絶縁膜GIとゲート電極用導電膜GEを形成する。続いて、このゲート電極用導電膜GE上に、例えばポジ型のフォトレジストPRを塗布する。このフォトレジストPRに、図11に示すフォトマスクPM1のパターンを露光する1回目の露光。このフォトマスクPM1は、露光光を透過する基板TSと、その基板TS上に形成された、露光光の透過を遮るための複数の遮光パターン例えばクロム膜LSとを有している。フォトマスクPM1には、ゲート電極のパターンに対応する位置に遮光部などが位置するように複数の遮光パターンLSが形成される。例えば遮光部LS1は、第1パターン部分LS1aと、第2パターン部分LS1bと、第3パターン部分LS1cと、第4パターン部分LD1dとから構成される。第1パターン部分LS1aは、負荷用トランジスタLT1および駆動用トランジスタDT1に共通のゲート電極GE1の部分に対応している。第2パターン部分LS1bは、転送用トランジスタAT2のゲート電極GE4の部分に対応している。第3パターン部分LS1cは、第1パターン部分LS1aと第2パターン部分LS1bとに挟まれる部分に対応している。第4パターン部分LS1dは、隣接するゲート電極GE1の間の部分に対応している。第1パターン部分LS1aおよび第3パターン部分LS1cには、ゲート電極GE1の切欠部分に対応するように切欠を有している。また、遮光部LS2は、第1パターン部分LS2aと、第2パターン部分LS2bと、第3パターン部分LS2cと、第4パターン部分LS2dとから構成される。第1パターン部分LS2aは、負荷用トランジスタLT2および駆動用トランジスタDT2に共通のゲート電極GE2の部分に対応している。第2パターン部分LS2bは、転送用トランジスタAT1のゲート電極GE3の部分に対応している。第3パターン部分LS2cは、第1パターン部分LS2aと第2パターン部分LS2bとに挟まれる部分に対応している。第4パターン部分LS2dは、隣接するゲート電極GE2の間の部分に対応している。第1パターン部分LS2aおよび第3パターン部分LS2cには、ゲート電極GE2の切欠が形成される部分に対応するように切欠を有している。続いて、フォトレジストPRに、図12に示すフォトマスクPM2のパターンを露光する2回目の露光。このフォトマスクPM2は、露光光を透過する基板TSと、その基板TS上に形成された、露光光の透過を遮るための複数の遮光パターン例えばクロム膜LSとを有している。フォトマスクPM2には、例えばフォトマスクPM1に形成された遮光部LS1の第3パターン部分LS1cと第4パターン部分LS1d、および遮光部LS2の第3パターン部分LS2cと第4パターン部分LS2dに対応する位置に開口部OSが位置するように遮光パターンLSが形成される。開口部OSは、例えば四角形状短冊状、矩形状である。フォトマスクPM1を用いた1回目の露光およびフォトマスクPM2を用いた2回目の露光の後、フォトレジストPRが現像される。ここでは、フォトマスクPM1を用いて1回目の露光を行い、フォトマスクPM2を用いて2回目の露光を行ったが、フォトマスクPM2を用いて1回目の露光を行い、フォトマスクPM1を用いて2回目の露光を行ってもよい。次に、図13に示すように、上記の現像により、露光光が照射されたフォトレジストPRの領域を除去して、フォトレジストPRをパターニングする。これにより、負荷用トランジスタLT1および駆動用トランジスタDT1に共通のゲート電極GE1の部分に対応したレジストパターンと、負荷用トランジスタLT2および駆動用トランジスタDT2に共通のゲート電極GE2の部分に対応したレジストパターンと、転送用トランジスタAT1のゲート電極GE3の部分に対応したレジストパターンと、転送用トランジスタAT2のゲート電極GE4の部分に対応したレジストパターンとが形成される。ゲート電極GE1のシェアードコンタクトホールSC1が達する部分に対応する位置のレジストパターンおよびゲート電極GE2のシェアードコンタクトホールSC2が達する部分に対応する位置のレジストパターンは、それぞれ切欠を有している。また、各々のゲート電極GE1~GE4のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。このフォトレジストPRのパターニングをマスクとして、ゲート電極用導電膜GEにエッチングを施す。これにより、ゲート電極用導電膜GEがパターニングされて、負荷用トランジスタLT1および駆動用トランジスタDT1に共通のゲート電極GE1、負荷用トランジスタLT2および駆動用トランジスタDT2に共通のゲート電極GE2、転送用トランジスタAT1のゲート電極GE3、転送用トランジスタAT2のゲート電極GE4などが形成される。この後、フォトレジストPRのパターンをアッシングなどにより除去する。次に、図14に示すように、ゲート電極GE1~GE4などをマスクとして不純物をイオン注入などすることにより、半導体基板SBの主面にソース/ドレイン領域の低濃度領域を形成する。この際、n型不純物とp型不純物とが別々に注入されて、n型低濃度領域とp型低濃度領域PIRLとが形成される。次に、図15に示すように、ゲート電極GE1~GE4上を覆うようにサイドウォール用の絶縁膜を形成する。この絶縁膜の材料としては、酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンを形成してもよい。この後、半導体基板SBの主面が露出するまで全面エッチバックを施すことにより、ゲート電極GE1~GE4の各々の側壁にサイドウォール用の絶縁膜が残存して、サイドウォールSWが形成される。このサイドウォールSWとゲート電極GE1~GE4などをマスクとして不純物をイオン注入などすることにより、半導体基板SBの主面にソース/ドレイン領域の高濃度領域が形成される。この際、n型不純物とp型不純物とが別々に注入されて、n型高濃度領域とp型高濃度領域PIRHとが形成される。このようにしてn型低濃度領域とn型高濃度領域とによりLDDLightlyDopedDrain構造を有するソース/ドレイン領域となるn型不純物領域NIRが形成される。また、p型低濃度領域PIRLとp型高濃度領域PIRHとによりLDD構造を有するソース/ドレイン領域となるp型不純物領域PIRが形成される。次に、図16に示すように、半導体基板SBの主面上に高融点金属膜を形成し、熱処置を施すことにより、ゲート電極GE1~GE4上および半導体基板SBの主面上にシリサイド膜SCLを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はNi、Co、Pt、Pd、Hf、V、Er、Ir、Ybもしくはこれらから選択した2つ以上の材料を用いてもよい。次に、図17に示すように、ゲート電極GE1~GE4、サイドウォールSWなどを覆うように半導体基板SBの主面上にライナー窒化膜LNおよび酸化シリコンよりなる層間絶縁膜II1を順に積層して形成する。次に、図18に示すように、ライナー窒化膜LNおよび層間絶縁膜II1に、フォトリソグラフィ技術およびエッチング技術を用いてシェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを形成する。ここで、シェアードコンタクトホールSC1は、負荷用トランジスタLT1のゲート電極GE1と負荷用トランジスタLT2のドレイン領域PIRとの双方に達するように双方の表面を露出するように形成する。また、シェアードコンタクトホールSC2は、負荷用トランジスタLT2のゲート電極GE2と負荷用トランジスタLT1のドレイン領域PIRとの双方に達するように双方の表面を露出するように形成する。次に、図19に示すように、シェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを埋め込むように、例えばCVDChemicalVaporDepositionによりタングステンWよりなる導電膜を層間絶縁膜II1上に形成する。この後、層間絶縁膜II1の表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを埋め込む、コンタクトプラグとしての導電膜PL1が形成される。この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図6に示す本実施の形態1によるSRAMのメモリセルが製造される。なお、本実施の形態1では、フォトレジストPRに対して2回の露光フォトマスクPM1を用いた1回目の露光とフォトマスクPM2を用いた2回目の露光を行い、そして現像を行うことによりフォトレジストPRをパターニングし、このレジストパターンをマスクとして、ゲート電極用導電膜GEにエッチングを施したが、この方法に限定されるものではない。例えば、まず、第1フォトレジストに対して1回目の露光フォトマスクPM1を用いた露光および現像を行うことにより第1レジストパターンを形成し、この第1レジストパターンをマスクとしてゲート電極用導電膜GEをエッチングする。続いて、第1フォトレジストを除去した後、第2フォトレジストに対して2回目の露光フォトマスクPM2を用いた露光および現像を行うことにより第2レジストパターンを形成し、この第2レジストパターンをマスクとしてゲート電極用導電膜GEをエッチングしてもよい。このように、負荷用トランジスタLT1のゲート電極GE1のシェアードコンタクトホールSC1が達する部分は、平面視において、その部分の一方側壁E2が一方側壁E1の仮想延長線E1aに対して他方側壁E3側に退行しているので、一方側壁E2と一方側壁E1とが同一線上に位置した場合よりも、シェアードコンタクトホールSC1と負荷用トランジスタLT2のドレイン領域PIRとの接触面積を広くとることができる。また、負荷用トランジスタLT1のゲート電極GE1を形成する際には、2回露光を用いてレジストパターンPR1を形成している。これにより、ゲート電極GE1のシェアードコンタクトホールSC1が達する部分は、平面視において、その部分の一方側壁E2が一方側壁E1の仮想延長線E1aに対して他方側壁E3側に退行しても、先細り形状とならず、ゲート長方向に沿った一定の幅を有することができる。これは、負荷用トランジスタLT2のゲート電極GE2のシェアードコンタクトホールSC2が達する部分についても同じである。これらのことから、シェアードコンタクトホールSC1,SC2の内部に埋め込まれる導電膜PL1と負荷用トランジスタLT1,LT2のドレイン領域PIRとの導通、およびシェアードコンタクトホールSC1,SC2の内部に埋め込まれる導電膜PL1と負荷用トランジスタLT1,LT2のゲート電極GE1,GE2との導通を安定して得ることができる。実施の形態2前述した実施の形態1によるSRAMのメモリセルを構成する各種トランジスタ転送用トランジスタAT1,AT2、駆動用トランジスタDT1,DT2、負荷用トランジスタLT1,LT2では、例えば前述の図6および図9~図19を用いて説明したように、ゲート絶縁膜およびゲート電極を形成した後に、ソース/ドレイン領域を形成した。しかし、ソース/ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することもできる。ソース/ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することにより、ゲート電極をメタル材料のみで形成することが可能となり、SRAMのメモリセルの高密度化に加えてSRAMのさらなる高速化を実現することができる。本実施の形態2によるSRAMのメモリセルの構成の一例を図20~図22を用いて説明する。図20は、前述の図3~図5前述した実施の形態1によるSRAMのメモリセルの平面レイアウト構成を示す概略平面図のA-A線に沿った概略断面図負荷用トランジスタの概略断面図、図21は、前述の図3~図5のB-B線に沿った概略断面図駆動用トランジスタの概略断面図、図22は、前述の図3~図5のC-C′線に沿った概略断面図駆動用トランジスタと負荷用トランジスタの概略断面図である。ここでは、ゲート絶縁膜を比誘電率の高いHigh-k材料で構成し、ゲート電極をメタル材料で構成する各種トランジスタについて説明する。ゲート絶縁膜に、従来のSiO2膜またはSiON膜に代わり、High-k膜を採用することにより、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚EOT:EquivalentOxideThicknessを薄くしてゲート容量の向上を図ることができるので、電界効果トランジスタの駆動能力を上げることができる。本実施の形態2によるSRAMのメモリセルを構成する各種トランジスタと前述したSRAMのメモリセルを構成する各種トランジスタとが互いに相違する点は、主にゲート電極の構造である。以下に、nMISからなる転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のそれぞれのゲート電極の構造、ならびにpMISからなる負荷用トランジスタLT1,LT2のそれぞれのゲート電極の構造について説明する。まず、nMISからなる転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のそれぞれのゲート構造について図21および図22を用いて説明する。図21および図22には、駆動用トランジスタDT1,DT2を記載するが、転送用トランジスタAT1,AT2も同様である。図21および図22に示すように、半導体基板SBの主面に形成されたp型ウェル領域PW1,PW2上には、酸化膜1sと高誘電体膜Hnとの積層膜からなるゲート絶縁膜GInが形成されている。酸化膜1sは、例えばSiO2膜である。半導体基板SBと高誘電体膜Hnとが直接接した場合、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2の移動度が低下する恐れがあるが、半導体基板SBと高誘電体膜Hnとの間に酸化膜1sを介在させることにより、上記移動度の低下を防ぐことができる。高誘電体膜Hnとしては、例えばHfOx膜、HfON膜、HfSiOx膜、またはHfSiON膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望する転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のしきい値電圧を得るための金属元素、例えばLaが含まれている。従って、代表的な高誘電体膜Hnの構成材料として、例えばHfLaONを例示することができる。ゲート絶縁膜GIn上には、キャップ膜Cnが形成されている。このキャップ膜Cnは、例えばLaO膜であり、高誘電体膜Hnを構成するハフニウム系絶縁膜に、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のしきい値電圧を得るための金属元素、すなわちLaを添加するために形成されている。なお、高誘電体膜Hnを構成するハフニウム系絶縁膜に添加される金属元素として、Laを例示したが、他の金属元素であってもよい。従って、キャップ膜Cnとして、La2O5膜、La膜、MgO膜、Mg膜、BiSr膜、SrO膜、Y膜、Y2O3膜、Ba膜、BaO膜、Se膜、またはScO膜などを用いることができる。なお、キャップ膜Cnを構成する金属元素が全て高誘電体膜Hnに添加される場合もある。キャップ膜Cn上には、複数の金属膜を積層したゲート電極GE1,GE2が形成されている。このゲート電極GE1,GE2は、例えば下層ゲート電極2Dと中層ゲート電極2Mと上層ゲート電極2Uとを積層した3層構造を有している。下層ゲート電極2Dは、例えばTiN膜により構成される。また、中層ゲート電極2Mは、pMISからなる負荷用トランジスタLT1,LT2のしきい値電圧を調整するために設けられた金属膜高誘電体膜の仕事関数を調整であり、例えばTiN膜により構成される。また、上層ゲート電極2Uは、例えばAlを含む金属膜により構成される。ゲート電極GE1,GE2上には、前述した実施の形態1のようなシリサイド膜は形成されていない。次に、pMISからなる負荷用トランジスタLT1,LT2のゲート構造について図20および図22を用いて説明する。図20および図22に示すように、半導体基板SBの主面に形成されたn型ウェル領域NW上には、酸化膜1sと高誘電体膜Hcとの積層膜からなるゲート絶縁膜GIcが形成されている。高誘電体膜Hcとしては、例えばHfOx膜、HfON膜、HfSiOx膜、またはHfSiON膜のようなハフニウム系絶縁膜を使用する。ゲート絶縁膜GIc上には、ゲート電極GE1,GE2が形成されている。このゲート電極GE1,GE2は、例えば中層ゲート電極2Mと上層ゲート電極2Uとを積層した2層構造を有している。高誘電体膜Hc上に形成される中層ゲート電極2Mによって仕事関数を調整して、負荷用トランジスタLT1,LT2のしきい値電圧を調整することができる。ゲート電極GE1,GE2上には、前述した実施の形態1のようなシリサイド膜は形成されていない。次に、本実施の形態2による半導体装置の製造方法について図23~図32を用いて工程順に説明する。図23~図32は、図20および図21の断面に対応する断面図である。まず、図23に示すように、前述した実施の形態1と同様の製造工程によって、半導体基板SBにp型ウェル領域PW1,PW2およびn型ウェル領域NWを形成し、さらに、素子分離部および酸化膜1sを形成する。次に、半導体基板SBの主面上に、例えばHfON膜3を形成する。HfON膜3は、例えばCVD法またはALDAtomicLayerDeposition法を用いて形成され、その厚さは、例えば1nm程度である。HfON膜3に代えて、例えばHfSiON膜、HfSiO膜、またはHfO2膜などの他のハフニウム系絶縁膜を使用することもできる。続いて、窒化処理を施した後、HfON膜3上に、例えばLaO膜4キャップ膜Cnを堆積する。LaO膜4は、例えばスパッタリング法を用いて形成され、その厚さは、例えば0.1~1.5nm程度である。続いて、LaO膜4上に、例えばTiN膜5を堆積する。TiN膜5は、例えばスパッタリング法を用いて形成され、その厚さは、例えば5~15nm程度である。続いて、TiN膜5上に、例えば第1多結晶Si膜6を堆積する。次に、図24に示すように、n型ウェルNWの第1多結晶Si膜6、TiN膜5、およびLaO膜4を除去した後、半導体基板SBの主面上に、例えば第2多結晶Si膜7を堆積する。第2多結晶Si膜7は、第1多結晶Si膜6よりも厚く形成される。続いて、第2多結晶Si膜7の表面をCMPChemicalMechanicalPolishing法により研磨して、その表面を平坦化した後、例えば窒化シリコン、酸化シリコン、または酸窒化シリコンからなるダミー絶縁膜8を第2多結晶Si膜7上に形成する。次に、図25に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜8、第2多結晶Si膜7、第1多結晶Si膜6、TiN膜5、LaO膜4、HfON膜3、および酸化膜1sを順次加工する。これにより、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2の形成領域に、酸化膜1sとHfON膜3との積層膜からなるゲート絶縁膜、LaO膜4、TiN膜5と第1多結晶Si膜6と第2多結晶Si膜7との積層膜からなるダミーゲート電極、およびダミー絶縁膜8により構成されるダミーゲートが形成される。また、負荷用トランジスタLT1,LT2の形成領域に、酸化膜1sとHfON膜3との積層膜からなるゲート絶縁膜、第2多結晶Si膜7からなるダミーゲート電極、およびダミー絶縁膜8により構成されるダミーゲートが形成される。ここで、前述した実施の形態1において説明した2枚のフォトマスクPM1,PM2を用いた2回露光により、フォトレジストはパターニングされる。これにより、負荷用トランジスタLT1および駆動用トランジスタDT1に共通のダミーゲートの部分に対応したレジストパターンと、負荷用トランジスタLT2および駆動用トランジスタDT2に共通のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタAT1のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタAT2のダミーゲートの部分に対応したレジストパターンとが形成される。負荷用トランジスタLT1および駆動用トランジスタDT1に共通のダミーゲートのシェアードコンタクトホールSC1が達する部分に対応する位置のレジストパターン、および負荷用トランジスタLT2および駆動用トランジスタDT2に共通のダミーゲートのシェアードコンタクトホールSC2が達する部分に対応する位置のレジストパターンは、それぞれ切欠部分を有している。また、各々のゲート電極GE1~GE4のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。次に、図26に示すように、各ダミーゲートのそれぞれの側壁にオフセットサイドウォール9aを形成する。オフセットサイドウォール9aは、例えばCVD法を用いて形成された窒化シリコンまたは酸化シリコンからなり、その厚さは、例えば5nm程度である。続いて、ダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板SBの主面にソース/ドレイン領域の低濃度領域を形成する。この際、n型不純物とp型不純物とが別々に注入されて、n型低濃度領域NIRLとp型低濃度領域PIRLとが形成される。次に、図27に示すように、ダミーゲートの各々の側壁にオフセットサイドウォール9aを介してサイドウォールSWを形成する。半導体基板SBの主面上に、例えば酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンからなる絶縁膜を形成した後、半導体基板SBの主面が露出するまで全面エッチバックを施すことにより、各ダミーゲートのそれぞれの側壁にサイドウォールSWが形成される。このサイドウォールSWとダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板SBの主面にソース/ドレイン領域の高濃度領域が形成される。この際、n型不純物とp型不純物とが別々に注入されて、n型高濃度領域NIRHとp型高濃度領域PIRHとが形成される。続いて、熱処理を行う。この熱処理により、n型低濃度領域NIRLおよびn型高濃度領域NIRHに導入されたn型不純物が活性化され、p型低濃度領域PIRLおよびp型高濃度領域PIRHに導入されたp型不純物が活性化される。このようにして、n型低濃度領域NIRLとn型高濃度領域NIRHとによりLDD構造を有するソース/ドレイン領域となるn型不純物領域NIRが形成される。また、p型低濃度領域PIRLとp型高濃度領域PIRHとによりLDD構造を有するソース/ドレイン領域となるp型不純物領域PIRが形成される。また、同時に、この熱処理により、LaO膜4からLaがHfON膜3へ熱拡散して、p型ウェル領域PW2のHfON膜3はHfLaON膜3n高誘電体Hnとなる。このとき、LaO膜4が残るように熱処理を行っても良いが、LaO膜4のすべてが反応するように熱処理を行っても良い。以降の図では、LaO膜4が一部残る場合を図示している。次に、図28に示すように、半導体基板SBの主面上に高融点金属膜を形成し、熱処置を施すことにより、半導体基板SBの主面上にシリサイド膜SCLを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はNi、Co、Pt、Pd、Hf、V、Er、Ir、Ybもしくはこれらから選択した2つ以上の材料を用いてもよい。次に、ダミーゲート、サイドウォールSWなどを覆うように半導体基板SBの主面上にライナー窒化膜LNおよび酸化シリコンよりなる層間絶縁膜II1を順に積層して形成する。次に、図29に示すように、第2多結晶Si膜7が露出するまで、層間絶縁膜II1、ライナー窒化膜LN、およびダミー絶縁膜8を、例えばCMP法を用いて研磨する。続いて、露出した第1多結晶Si膜6および第2多結晶Si膜7を除去する。これにより、ダミーゲートが形成された箇所には凹部10が形成され、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2の形成領域の凹部10の底面にはTiN膜5が露出しており、負荷用トランジスタLT1,LT2の形成領域の凹部10の底面にはHfON膜3が露出している。次に、図30に示すように、半導体基板SBの主面上に、負荷用トランジスタLT1,LT2の仕事関数を調整するための第1金属膜11を堆積する。第1金属膜11は、例えばTiN膜である。その厚さは、例えば15nmであり、凹部10の内部を完全に埋め込まない厚さである。続いて、第1金属膜11上に、凹部10の内部を埋め込むように第2金属膜12を形成する。第2金属膜12は、例えばAlを含む金属膜であり、その厚さは、例えば100nmである。次に、図31に示すように、第1金属膜11および第2金属膜12を、例えばCMP法を用いて研磨することにより、凹部10の内部に第1金属膜11および第2金属膜12を埋め込む。これにより、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2の形成領域に、酸化膜1sとHfLaO膜3n高誘電体膜Hnとの積層膜からなるゲート絶縁膜GIn、LaO膜4キャップ膜Cn、およびTiN膜5下層ゲート電極2Dと第1金属膜11中層ゲート電極2Mと第2金属膜12上層ゲート電極2Uとの積層膜からなるゲート電極GE1,GE2により構成されるNch用ゲートスタック構造のゲートが形成される。また、負荷用トランジスタLT1,LT2の形成領域に、酸化膜1sとHfON膜3高誘電体膜Hcとの積層膜からなるゲート絶縁膜GIc、および第1金属膜11中層ゲート電極2Mと第2金属膜12上層ゲート電極2Uとの積層膜からなるゲート電極GE1,GE2により構成されるPch用ゲートスタック構造のゲートが形成される。次に、図32に示すように、半導体基板SBの主面上に層間絶縁膜II1aを形成した後、ライナー窒化膜LNおよび層間絶縁膜II1,II1aに、フォトリソグラフィ法およびドライエッチング法を用いてシェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを形成する。ここで、シェアードコンタクトホールSC1は、負荷用トランジスタLT1のゲート電極GE1と負荷用トランジスタLT2のドレイン領域PIRとの双方に達するように双方の表面を露出するように形成する。また、シェアードコンタクトホールSC2は、負荷用トランジスタLT2のゲート電極GE2と負荷用トランジスタLT1のドレイン領域PIRとの双方に達するように双方の表面を露出するように形成する。次に、シェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを埋め込むように、例えばCVD法によりタングステンWよりなる導電膜を層間絶縁膜II1a上に形成する。この後、層間絶縁膜II1aの表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールSC1,SC2、コンタクトホールCH1~CH10などを埋め込む、コンタクトプラグとしての導電膜PL1が形成される。この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図20~図22に示す本実施の形態2によるSRAMのメモリセルが製造される。なお、本実施の形態2では、nMISからなる転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2の形成領域にLaを含むキャップ膜Cnを形成して、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のしきい値電圧を調整し、pMISからなる負荷用トランジスタLT1,LT2のしきい値電圧はゲート電極GE1,GE2を構成する第1金属膜11により調整する構成としたが、これに限定されるものではない。例えば負荷用トランジスタLT1,LT2の形成領域にAlを含むキャップ膜を形成して負荷用トランジスタLT1,LT2のしきい値電圧を調整し、転送用トランジスタAT1,AT2および駆動用トランジスタDT1,DT2のしきい値電圧はゲート電極GE1,GE2を構成する金属膜により調整する構成とすることができる。このように、本実施の形態2によれば、前述した実施の形態1の効果に加えて、各種トランジスタの各々のゲート電極がメタル材料のみで形成されるので、SRAMのメモリセルの高密度化に加えてSRAMのさらなる高速化を実現することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"