"光源マトリクス用のバックプレーンデバイスであって、光源Di,500は、LED又はOLEDであることが好ましく、前記バックプレーンデバイス16の画素回路20、32、34、36は、前記光源Di,500を制御する前記光源マトリクス12の光源Di,500に割り当てられ、1つの光源Di,500及び1つの画素回路20、32、34、36は、画素Pxy,14を構成し、前記光源マトリクス12の前記画素Pxy,14は、画素特性に従って分類され、前記光源Di,500をon及び/又はoffする順序は、前記画素特性に依存し、必ずしも前記バックプレーンデバイス16上の前記画素Pxy,14の場所に依存せず、前記光源Di,500に印加される電流I_analogは、少なくとも1つのドライバによって制御され、前記少なくとも1つのドライバは、少なくとも1つの画素Pxy,14に電気的に接続可能であり、前記少なくとも1つのドライバは、前記画素Pxy,14の前記画素回路20、32、34、36に属していないことを特徴とするバックプレーンデバイス。画素14に割り当てられる画素値15は、前記画素14の前記光源Di,500に割り当てられる前記電流I_analog及び/又は前記画素14の前記光源Di,500に電流I_analogが印加される持続期間に依存することを特徴とする請求項1に記載のバックプレーンデバイス。前記光源Di,500、特に、LED又はOLEDは閾値を含み、前記画素特性はそのような光源Di,500の閾値であることを特徴とする請求項1又は2に記載のバックプレーンデバイス。前記画素特性は、前記画素14の前記光源Di,500が操作される輝度又は電流値であることを特徴とする請求項1乃至3のうちいずれか1項に記載のバックプレーンデバイス。前記画素14の前記光源Di,500は、予め決定可能な期間中、操作されることを特徴とする請求項4に記載のバックプレーンデバイス。前記画素14のイネーブルメント及び/又はディスエーブルメントに対する前記画素は、実質的に、同一の画素特性を含む前記画素14に対してアドレス指定され、及び/又は、同一の画素値15を含む前記画素14は、前記バックプレーンデバイス16の1つの動作モード、及び/又は、実質的に同一時刻における前記バックプレーンデバイス16の別の動作モード、及び/又は、ある期間における前記バックプレーンデバイス16の更に別の動作モード、及び/又は、画素値15が1つの画素14にのみ割り当てられる時間において互いに時間的に近接して前記アドレス指定されることを特徴とする請求項1乃至5のうちいずれか1項に記載のバックプレーンデバイス。前記少なくとも1つのドライバは、光源Di,500を流れる前記電流が、特に、前記画素14が起動される予め決定可能な期間の間に実質的に一定値を含むように構成されることを特徴とする請求項1乃至6のうちいずれか1項に記載のバックプレーンデバイス。電流特性10は、前記光源マトリクス12の予め決定可能な光源14に適用され、前記電流特性10は、電流ランプアップ関数及び/又は電流ランプダウン関数、及び/又は、のこぎり歯関数であり、及び/又は、前記電流特性10は、前記光源の通常の駆動特性と比較してより短い所定の起動時間の間により高い電流値を含み、及び/又は、前記電流特性10は、前記光源の通常の駆動特性と比較してより長い所定の起動時間の間により低い電流値を含むことを特徴とする請求項1乃至7のうちいずれか1項に記載のバックプレーンデバイス。電流特性10は、前記光源マトリクス12の予め決定可能な光源14に適用され、前記電流特性10は、時間において可変であり、主に数学的な単調関数の特性、特に、単調増加又は単調減少を有することを特徴とする請求項1乃至8のうちいずれか1項に記載のバックプレーンデバイス。少なくとも1つのアナログ線22に適用される前記生成された電流特性10は、前記画素14のアドレッシングの順序を決定することを特徴とする請求項1乃至9のうちいずれか1項に記載のバックプレーンデバイス。決定されている前記画素アドレスは、前記x方向及び前記y方向に対して生成され、画素値15を画素14に前記割り当てることは、前記x方向及び前記y方向に対してランダムアクセス方式で実行されることを特徴とする請求項1乃至10のうちいずれか1項に記載のバックプレーンデバイス。少なくとも1つのイネーブル線30及び/又は少なくとも1つのアナログ線22を備え、全ての画素回路はイネーブル線30及び/又はアナログ線22に接続されることを特徴とする請求項1乃至11のうちいずれか1項に記載のバックプレーンデバイス。少なくとも1つの画素アドレッシング手段24を備え、画素アドレッシング手段24は、xアドレッシング線26及びyアドレッシング線28を含み、全ての画素回路20、32、34、36は、xアドレッシング線26及びyアドレッシング線28に接続されることを特徴とする請求項1乃至12のうちいずれか1項に記載のバックプレーンデバイス。前記画素アドレッシング手段24は、少なくとも1つのxアドレス復号器と少なくとも1つのyアドレス復号器とを備え、前記xアドレス復号器は、前記xアドレッシング線26に接続され、前記yアドレス復号器は、前記yアドレッシング線28に接続されることを特徴とする請求項1乃至13のうちいずれか1項に記載のバックプレーンデバイス。前記xアドレス復号器及び/又は前記yアドレス復号器は、前記バックプレーンデバイス16とは別に配列され、又は、前記xアドレス復号器及び/又は前記yアドレス復号器は、前記バックプレーンデバイス16の外側エッジに配置され、又は、前記xアドレス復号器及び/又は前記yアドレス復号器は、前記画素14、20、32、34、36の間の前記バックプレーンデバイス16に配置されることを特徴とする請求項14に記載のバックプレーンデバイス。画素回路20、32、34、36は、3つのTFT100、200、300を備え、前記第1のTFT100は、前記イネーブル線30、xアドレッシング線26及び前記第2のTFT200に接続され、前記第2のTFT200は、前記第1のTFT100、yアドレッシング線28及び前記第3のTFT300に接続され、前記第3のTFT300は、前記第2のTFT200に接続され、前記第3のTFT300は、前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成されることを特徴とする請求項12乃至15のうちいずれか1項に記載のバックプレーンデバイス。画素回路20、32、34、36は、3つのTFT100、200、300を備え、2つの画素14、20、32が互いに隣接して配置され、且つ、前記同一のyアドレッシング線28によってアドレス指定される場合、前記第1の画素20の前記第1のTFT100は、イネーブリング機能として前記第2の画素32の前記xアドレッシング線26、前記yアドレッシング線28及び前記第1の画素20の前記第2のTFT200に接続され、前記第1の画素20の前記第2のTFT200は、前記第1の画素20の前記第1のTFT100、前記第1の画素20のxアドレッシング線26及び前記第1の画素20の前記第3のTFT300に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記第2のTFT200に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成され、前記第2の画素32の前記第1のTFT100は、イネーブリング機能として前記第1の画素20の前記xアドレッシング線26、前記yアドレッシング線28及び前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第2のTFT200は、前記第2の画素32の前記第1のTFT100、前記第2の画素32のxアドレッシング線26及び前記第2の画素32の前記第3のTFT300に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成されることを特徴とする請求項12乃至16のうちいずれか1項に記載のバックプレーンデバイス。画素回路20、32、34、36は、3つのTFT100、200、300を備え、4つの画素20、32、34、36が互いに隣接して配置され、且つ、前記同一のyアドレッシング線28によってアドレス指定される場合、前記第1の画素20の前記第1のTFT100は、イネーブリング機能として前記第3の画素34の前記xアドレッシング線26、前記yアドレッシング線28及び前記第1の画素20の前記第2のTFT200に接続され、前記第1の画素20の前記第2のTFT200は、前記第1の画素20の前記第1のTFT100、前記第1の画素20のxアドレッシング線26及び前記第1の画素20の前記第3のTFT300に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記第2のTFT200に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成され、前記第2の画素32の前記第1のTFT100は、イネーブリング機能として前記第1の画素20の前記xアドレッシング線26、前記yアドレッシング線28及び前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第2のTFT200は、前記第2の画素32の前記第1のTFT100、前記第2の画素32のxアドレッシング線26及び前記第2の画素32の前記第3のTFT300に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成され、前記第3の画素34の前記第1のTFT100は、イネーブリング機能として前記第4の画素36の前記xアドレッシング線26、前記yアドレッシング線28及び前記第3の画素34の前記第2のTFT200に接続され、前記第3の画素34の前記第2のTFT200は、前記第3の画素34の前記第1のTFT100、前記第3の画素34のxアドレッシング線26及び前記第3の画素34の前記第3のTFT300に接続され、前記第3の画素34の前記第3のTFT300は、前記第3の画素34の前記第2のTFT200に接続され、前記第3の画素34の前記第3のTFT300は、前記第3の画素34の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成され、前記第4の画素36の前記第1のTFT100は、イネーブリング機能として前記第2の画素32の前記xアドレッシング線26、前記yアドレッシング線28及び前記第4の画素36の前記第2のTFT200に接続され、前記第4の画素36の前記第2のTFT200は、前記第4の画素36の前記第1のTFT100、前記第4の画素36のxアドレッシング線26及び前記第4の画素36の前記第3のTFT300に接続され、前記第4の画素36の前記第3のTFT300は、前記第4の画素36の前記第2のTFT200に接続され、前記第4の画素36の前記第3のTFT300は、前記第4の画素36の前記光源500を介して前記接地GNDへの前記アナログ線22との間の電気的な接続を切り替えるように構成されることを特徴とする請求項12乃至16のうちいずれか1項に記載のバックプレーンデバイス。画素20、32、34、36の前記第1のTFT100及び前記同一の画素20、32、34、36の前記第2のTFT200は、デュアルゲートTFTに結合されることを特徴とする請求項12乃至18のうちいずれか1項に記載のバックプレーンデバイス。xアドレッシング線26又はyアドレッシング線28は、画素20、32、34、36の前記第1のTFT100のゲートGと接続される、又は、前記画素20、32、34、36の前記第2のTFT200のゲートG又は請求項19に記載の前記デュアルゲートTFTのゲートに接続されることを特徴とする請求項13乃至19のうちいずれか1項に記載のバックプレーンデバイス。イネーブル線30又はイネーブル線30として動作する前記xアドレッシング線26は、画素20、32、34、36の前記第1のTFT100のソースSと接続され、及び/又は、画素20、32、34、36の前記第1のTFT100のドレインDは、前記同一の画素の前記第2のTFT200のソースSに接続され、及び/又は、画素20、32、34、36の前記第2のTFT200のドレインDは、前記同一の画素20、32、34、36の前記第3のTFT300のゲートGに接続されることを特徴とする請求項12乃至20のうちいずれか1項に記載のバックプレーンデバイス。前記アナログ線22は、画素20、32、34、36の前記第3のTFT300のソースSに接続され、且つ、前記接地GNDに接続されている前記同一の画素20、32、34、36の前記光源500は、前記同一の画素20、32、34、36の前記第3のTFT300のドレインDと接続される、又は、画素20、32、34、36の前記光源500に接続されている前記アナログ線22は、前記同一の画素20、32、34、36の前記第3のTFT300のソースSに接続され、且つ、前記接地GNDは、前記同一の画素20、32、34、36の前記第3のTFT300のドレインDと接続されることを特徴とする請求項12乃至21のうちいずれか1項に記載のバックプレーンデバイス。所定の期間の間、特にフレーム時間の一部の時間の間に適用される画素14の測定機能を含む画素測定方式を含み、画素14の前記画素測定は、前記画素14に接続されている前記少なくとも1つのドライバを用いて実行されることを特徴とする請求項1乃至22のうちいずれか1項に記載のバックプレーンデバイス。画素回路網20、32、34、36の前記伝送トランジスタ300のゲートGは、前記画素14の前記xアドレッシング線26及び前記yアドレッシング線28をアドレス指定することで前記イネーブル線30に接続され、第10Vの電圧値~第2の電圧値Vmaxの上昇又は低下する電圧値を適用することを含む可変電圧機能は、前記イネーブル線30に適用され、測定手段は、電流が前記画素14の前記光源500を介して前記接地GNDへの前記アナログ線22との間を流れる、又は、これ以上流れない前記可変電圧機能の電圧値を測定するように構成されることを特徴とする請求項23に記載のバックプレーンデバイス。画素14の前記画素回路20、32、34、36は、その画素14の前記光源500を介して接地GNDへの前記アナログ線22からの電流の流れがイネーブルにされるように前記アドレッシング手段によってアドレス指定され、電流機能は、前記アナログ線22上に適用され、前記電流機能は、第10mAの電流値~第2の電流値の上昇又は低下する電流値を適用することを含み、測定手段は、前記画素14の前記光源500を介して前記接地GNDへの前記アナログ線22との間を流れる前記実際の電流を測定することを特徴とする請求項23又は24に記載のバックプレーンデバイス。a-Si、a-酸化、ポリ-Si又は有機電子材料から構成される回路を含むことを特徴とする請求項1乃至25のうちいずれか1項に記載のバックプレーンデバイス。前記光源マトリクス12及び/又は前記バックプレーンデバイス16は、画素14の少なくとも2つのクラスタ18のクラスタ配列を含み、各クラスタ18は、アナログ線22及び前記クラスタ18の前記画素14をアドレス指定する画素アドレッシング手段を含むことを特徴とする請求項1乃至26のうちいずれか1項に記載のバックプレーンデバイス。前記クラスタ18は、互いに個別に制御され、及び/又は、前記光源マトリクス12の接続領域及び隣接領域を形成する複数の画素14は、クラスタ18を形成し、そのような領域は、矩形形状、正方形形状、ハニカム形状を有してもよく、クラスタ18は、前記光源マトリクス12の全幅又は全長に及ばないのが好ましいことを特徴とする請求項27に記載のバックプレーンデバイス。特にシーン又はコンテンツの2次元表現及び/又は3次元表現を生成する表示装置用の光源マトリクスであって、請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイス16を備えることを特徴とする光源マトリクス。シーンの2次元表現及び/又は3次元表現を生成する表示装置、特に立体表示装置又はホログラム表示装置であって、請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイス16又は請求項29に記載の光源マトリクス12を備えることを特徴とする表示装置。光源マトリクス用のバックプレーンデバイスを操作する方法、特に請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイス16を操作する方法であって、光源Di,500は、LED又はOLEDであることが好ましく、前記バックプレーンデバイス16の画素回路20、32、34、36は、前記光源Di,500を制御する前記光源マトリクス12の光源Di,500に割り当てられ、1つの光源Di,500及び1つの画素回路20、32、34、36は、画素Pxy,14を構成し、前記光源マトリクス12の前記画素Pxy,14又は前記光源マトリクス12のクラスタ18の前記画素Pxy,14は、画素特性に従って分類され、前記光源Di,500をon及び/又はoffする順序は、前記画素特性に依存し、必ずしも前記バックプレーンデバイス16上の前記画素Pxy,14の場所に依存せず、前記光源Di,500に印加されている電流I_analogは、少なくとも1つのドライバによって制御され、前記少なくとも1つのドライバは、少なくとも1つの画素Pxy,14に電気的に接続可能であり、前記画素Pxy,14の前記画素回路20、32、34、36に属していないことを特徴とする方法。光源アレイ又は光源マトリクス12、特にシーン又はコンテンツの2次元表現及び/又は3次元表現を生成する表示装置における光源マトリクス12用のバックプレーンデバイスであり、前記光源マトリクス12が、画素アドレスを有し、且つ、画素値15を前記画素14に割り当てる前記バックプレーンデバイス16によって電子制御可能な画素14を含み、前記バックプレーンデバイス16が画素14ごとに少なくとも1つの光源Di,500、少なくとも1つのアドレス線22及び少なくとも1つの画素アドレッシング手段24を含むバックプレーンデバイスであって、そのような画素アドレッシング手段24は、xアドレッシング線26及びyアドレッシング線28を含み、全ての画素14は、アナログ線22、xアドレッシング線26及びyアドレッシング線28に接続され、画素値割り当て方式として、生成手段が前記少なくとも1つのアドレス線22に適用される電流特性10を生成するように構成されるため、前記電流特性10は、前記画素14に割り当てられる前記画素値15に依存し、前記バックプレーンデバイス16は、前記画素アドレスが画素アドレッシング方式として前記生成された電流特性10に依存して決定され、且つ、前記生成された電流特性10が前記画素値15を前記画素14に割り当てるために前記少なくとも1つのアナログ線22に適用されるように構成されることを特徴とするバックプレーンデバイス。従って、本発明の目的は、特に、より簡単な駆動方法を提供する際に、上述の少なくとも1つの欠点を克服することである。上述の問題は、光源マトリクス用のバックプレーンデバイスによって解決される。光源は、LED又はOLEDを含んでもよい。バックプレーンデバイスの画素回路は、光源を制御する光源マトリクスの光源に割り当てられる。1つの光源及び1つの画素回路は、画素を構成する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。光源をon及び/又はoffする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源に印加される電流は、少なくとも1つのドライバによって制御される。少なくとも1つのドライバは、少なくとも1つの画素に電気的に接続可能であり、画素の画素回路に属していない。本発明に係る光源マトリクスは、特に、予め決定可能な方法で、特に、規則的なアレイで配列されている光源の2次元マトリクスであってよい。また、本発明に係る光源マトリクスは、光源の1次元マトリクス又はアレイであってよい。電流特性という用語の本明細書における意味は、ある特定の期間中で一定の電流値を含むが、ある特定の期間中で可変であってもよい電流機能として理解される。本発明に対して画素値を画素に割り当てるという用語は、特に、電流が画素の電極に印加される結果、電流が画素の光源を流れることであると理解される。そのような画素値により、光源マトリクスの画素は、本発明に従ってバックプレーンによって操作される光源マトリクスの種類に依存して、例えば、輝度値又は色値を示す。バックプレーンデバイスの単一の画素がその後行単位で、且つ、アドレス指定された行内で同時に又は画素単位でアドレス指定されるアクティブマトリクスバックプレーンなどの従来技術のバックプレーンデバイスの画素アドレッシング方式の代わりに、本発明は、全く異なる画素アドレッシング方式を使用する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。そのような画素特性は、例えば、画素に割り当てられる画素値、換言すれば、画素の輝度であってもよい。画素特性の他の例を以下に挙げる。光源をon及び/又はoffする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源マトリクスで表示される情報又は画像に依存して、光源マトリクスの単一の画素を、行単位及び画素単位ではなく、ランダムアクセス方式でアドレス指定、或いは、起動及び/又は停止できる。特に、アクティブマトリクスバックプレーン及び光源としてOLEDを含む従来技術に係る光源マトリクスにおいて、単一の光源に印加される電流の値は、通常、この単一の光源の画素の回路にアナログ値として格納される。しかしながら、画素回路のこの部分は、電流がその画素の光源を流れるように制御することを担っている画素のドライバ部分として考えられてもよい。本発明のバックプレーンデバイスは、光源に印加される電流が少なくとも1つの画素に電気的に接続可能であるが画素の画素回路に属していない少なくとも1つのドライバによって制御される手法とは異なる。従って、画素の画素回路は、あまり複雑でなく、アナログ信号を格納するように構成される必要はない。画素の画素回路は、その画素の光源を流れる電流の量を制御することを担っているドライバ部分を含まない。従って、画素アドレッシングは、画素特性、例えば、画素に割り当てられる画素値に依存しており、画素に割り当てられる画素値に依存して、例えば、1つの画素において小電流の画素値及び次の画素において最大電圧が2つのクロックサイクル内で割り当てられなければならない従来技術のシステムにおいて使用されている一般的なアナログ線上で非常に高い周波数を有することを防止する。本発明は、より低い周波数でより小さな電流値の変化を含むアナログ線に適用されている電流特性又は流れ関数を得ることを試みている。これは、例えば、電流特性としてのランプ関数をアナログ線に適用することで実現されてもよい。そして、単一の画素は、アナログ線に適用されている電流特性、特に、アナログ線に適用されている実際の電流値に依存してアドレス指定される。換言すれば、特定の画素は、この特定の画素に割り当てられる画素値に対応する電流特性の電流値がアナログ線上に適用される時にアドレス指定される。従って、アナログ線に適用される高周波数電流特性少なくとも画素クロック範囲に対してを阻止でき、やや平滑な、或いは、より低い周波数電流特性がアナログ線に適用される。そのために、アナログ線に適用される画素特性に依存して画素をアドレス指定する必要があり、それにより、ランダムアクセスに類似した画素アドレッシングとなる。この結果、高周波数信号が画素回路のアドレッシング線に適用される可能性が最も高い。しかしながら、これは、より高い電流又は電圧を印加できるアナログ線回路ではなく、同一の低電圧のデジタル信号が適用されるデジタルアドレッシング回路に関する。高解像度ディスプレイの場合、高い画素開口率を有するために、より小さなトランジスタ及び線構造サイズを有することが有用である。これにより、考えられる最大駆動電流が減少する。これに反して、最新のディスプレイは、線の数が増加するにもかかわらず、フレームレートを維持するためのより高速な伝送時間を実現するためのより大きな電流を必要とする。トランジスタ構造サイズを減少することにより、トランジスタゲート容量も減少する。より小さなゲート容量により、より高いトランジスタスイッチング周波数、より低い電圧レベル及びより小さい電流が可能になるため、本発明は、より小さな構造サイズから利益を得る。より低い電圧及びより小さい電流により、最新の実現例と比較して電力損が減少する。画素に割り当てられる画素値は、画素の光源に印加される電流に依存してもよい。電流値が高いほど、画素の光源は明るくなる。また、更に、画素に割り当てられる画素値は、電流が画素の光源に印加される持続期間に依存してもよい。例えば、全ての画素に対して平均イネーブルメント持続期間がある場合、そのイネーブルメント持続期間が全ての画素に対する平均イネーブルメント持続期間よりも短くなるように画素を制御することによって、より低い画素値を、この画素に割り当てることができる。この画素のイネーブルメント持続期間が短いほど、この画素はより低い画素値を示す。そのような全ての画素に対する平均イネーブルメント持続期間の後に空白の時間がある場合、そのイネーブルメント持続期間が全ての画素に対する平均イネーブルメント持続期間よりも長く、且つ、空白の時間にまで拡張するようにこの画素を制御することによって、より高い画素値を画素に割り当てることができる。光源、特に、OLEDは、閾値又はフラックス電圧を含んでもよい。そのような光源の閾値を画素特性として考えてもよい。従って、本発明の好適な実施形態において、及び、特定の画素特性の分類として、光源マトリクスの全ての光源の閾値が測定され例えば、光源マトリクスの生成中の初期の校正ステップにおいて、光源の閾値は、最も低い最も高い閾値から最も高い最も低い閾値にソートされ、それぞれの画素のアドレスとともに格納される。光源をon及び/又はoffする順序、即ち、光源マトリクスの画素をアドレス指定する順序に影響を及ぼす順序は、この特定の画素特性、即ち、光源マトリクスの全ての光源の閾値に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。本発明の別の好適な実施形態によれば、特定の画素特性の別の分類として、画素特性は、画素の光源が操作される輝度又は電流値であってもよい。全ての光源、特に、全てのOLEDがほぼ同一の電流-輝度応答曲線又は特性曲線を含む場合、光源マトリクスの画素に適用される電流値は、この画素の光源の輝度、即ち、この画素に割り当てられる画素値に直接関連する。そのような場合、光源をon及び/又はoffする順序は、この特定の画素特性、即ち、印加される光源の輝度又は光源マトリクスの光源を流れる電流値に依存する。光源マトリクスの光源の電流-輝度応答曲線が互いに異なる場合、この特定の画素特性が更に適用されてもよいが、光源マトリクスの光源の電流-輝度応答曲線を測定し、そのような測定の結果を格納するために校正ステップを導入しなければならない。光源マトリクスの光源の種々の電流-輝度応答曲線は、画素をアドレス指定する順序に影響を及ぼす。好適な実施形態において、画素の光源は、予め決定可能な期間中操作される。これは、特定の画素特性に従って光源をonする順序が決定されると実現され、このようにそれぞれ実行される。例えば、適用される画素の光源の画素値又は輝度に依存して、画素の光源は予め決定可能な期間中操作される。従って、本実施形態において、画素の光源は、より長い期間中イネーブル又は操作され、より短い期間中操作されるためにより低い輝度、即ち、より低い画素値を有する別の画素よりも明るい値を有する。そのような実施形態において、光源マトリクスの全ての画素の光源に印加される電流は、実質的に、同一の電流値を含んでよい。従って、画素の光源の操作の持続期間は、画素によって表示される画素値を決定する。画素のイネーブルメント及び/又はディスエーブルメントに対する画素は、実質的に、同一の画素特性を含む画素に対してアドレス指定されることが好ましい。バックプレーンデバイスの1つの動作モードにおいて、同一の画素値を含む画素を互いに時間的に近接してアドレス指定できることが好ましい。以下に説明するように、これは、電流特性がランプアップ関数及び/又はランプダウン関数を含む場合に、特に、適用可能である。バックプレーンデバイスの別の好適な動作モードにおいて、同一の画素値が割り当てられる全ての画素は、実質的に、同時にアドレス指定される。多くの画素又は全ての画素を同一の画素値に割り当てなければならない場合、或いは、多くの画素又は全ての画素の画素値を所定の画素値に再設定しなければならない場合、バックプレーンデバイスのそのような動作モードが適用可能である。バックプレーンデバイスの更に別の動作モードにおいて、同一の画素値が割り当てられる全ての画素は、ある期間中アドレス指定される。画素値が一度に1つの画素だけに割り当てられる場合、バックプレーンデバイスのこの動作モードが特に適用可能である。そして、5つの画素を同一の画素値に割り当てる必要がある場合、画素値が一度に1つの画素だけに割り当てられるため、この動作には、ある期間である5画素書込みサイクルが必要となる。バックプレーンデバイスの少なくとも1つのドライバは、光源を流れる電流が、特に、画素が起動される予め決定可能な期間の間に、実質的に、一定値を含むように構成される。そのような実施形態において、特定の画素の光源は、パルス幅変調モードに相当して制御され、及び/又は、画素に印加されている電流は、画素の光源がイネーブルにされることによって電流がこの光源を流れる場合に、電流値がイネーブルメントの後の短い時間の後、この動作時間中に実質的に一定である二乗関数を実質的に含む。そのような動作モードは、光源マトリクスの幾つかの画素又は光源に適用可能である。また、光源マトリクスの全ての画素又は光源を、そのような方法で制御できる。光源マトリクスの全ての画素が実質的に同一の一定の電流値で駆動される場合、画素の種々の輝度値又は画素値は、単一の画素が起動/イネーブルにされる種々の期間によって実現される。電流特性は、光源マトリクスの予め決定可能な光源に適用可能である。電流特性は、電流ランプアップ関数又は電流ランプダウン関数であってもよい。双方の組合せが適用されることが好ましく、電流ランプダウン関数に続いて電流ランプアップ関数が適用されることが好ましい。また、更に、のこぎり歯関数が適用可能である。のこぎり歯関数は、急峻な立上り端及び急峻な立下り端が後続する緩やかに減少する特性又は緩やかに増加する特性、或いは、緩やかに減少する特性が後続する緩やかに増加する特性を含む。通常、光源は、ある特定の光源の輝度を実現する予め決定可能な起動時間の間、予め決定可能な電流値で駆動される。このような予め決定可能な電流値は、通常、光源の最少動作電流と最大動作電流との間の限られた範囲に設定される。電流特性は、通常の光源の駆動特性よりも短い所定の起動時間の間、より高い電流値を含んでよい。また、更に、電流特性は、通常の光源の駆動特性よりも長い所定の起動時間の間、より低い電流値を含んでよい。このようなより高い電流値又はより低い電流値は、特に該当する場合には、常に、上述の他の電流特性と組み合わせて適用可能である。通常、電流特性は、時間において可変であり、主に、数学的な単調関数又は級数の特性を有する。これは、電流特性が単一の急峻な立上り端又は立下り端を含まなくてもよいことを意味しない。しかしながら、単一の急峻な立上り端又は立下り端が発生した後、電流特性は、通常、主に、数学的な単調関数又は級数の特性を有する。特に、電流特性は、単調増加又は単調減少していてもよい。一般に、電流特性は、光源マトリクスで表示される特定の応用例又は特定のコンテンツを実行するために必要なあらゆる電流プロファイル又は電流の流れであってよい。本発明の特に好適な実施形態において、少なくとも1つのアナログ線に適用されている生成された電流特性は、画素のアドレッシングの順序を決定する。例えば、少なくとも1つのアナログ線に適用されている生成された電流特性が低電流値から開始し、且つ、高電流値に増加するランプアップ関数を含む場合、高画素値が割り当てられる必要のある画素この画素に割り当てられる画素値が起動の持続期間に対応するためは、最初にアドレス指定される。ランプアップ関数の電流値が別の電流値に増加する場合、より低い画素値が割り当てられる1つ以上の画素は、この次に低い電流値が1つの画素又はこれらの多くの画素に割り当てられるようにアドレス指定される。しかしながら、これらの画素は、より短い期間中操作されるため、前にイネーブルにされている画素よりも低い輝度を含む。ここで、多くの画素がイネーブルにされる、即ち、例えば、ほぼ同一の電流値の電流がイネーブルされた画素を流れるため、画素に印加される全電流を増加する必要がある例えば、電流値に対するランプアップ関数によって。同一の画素値が複数の画素に割り当てられる場合には、画素をアドレス指定する特定の順序はないが、本発明の本実施形態によれば、種々の電流値、即ち、画素に割り当てられる画素値に対する画素のアドレッシングの順序がある。本発明の好適な実施形態において、決定されている画素アドレスは、x方向及びy方向に対して生成される。画素値を画素に割り当てることは、x方向及びy方向に対してランダムアクセス方式で実行される。これは、画素に割り当てられる画素値に依存して電流特性が決定されないために、実質的に生成されたsin関数などの周期関数、或いは、実質的に直線の線形増加/減少特性を含むランプアップ関数及び/又はランプダウン関数、又は、ステップ状関数であってもよい場合に特に当てはまる。従って、定義上、その後のバックプレーンの各行がアドレス指定されるという従来技術のような画素をアドレス指定する特定の順序は存在しない。これが特定の状況において、本発明のアドレッシング方式に従う場合であっても、例えば、画素の隣接する行が僅かに増加する画素値に割り当てられるべきであり、且つ、行内において画素値が一定である場合、一般にこれは当てはまらない。従来技術のアドレッシング方式とは異なり、アドレッシング方式、即ち、本発明の実施形態に従って画素値を画素に割り当てることは、ランダムアクセス方式で実行されてもよい。従って、画素をランダムアクセス方式でアドレス指定するため、適用される固定の行サイクル又はフレームサイクルは存在しない。本発明の好適な実施形態によれば、バックプレーンデバイスは、少なくとも1つのイネーブル線及び/又は少なくとも1つのアナログ線を含んでもよい。全ての画素回路は、イネーブル線及び/又はアナログ線に接続される。本実施形態において、電流は、アナログ線を介して、アナログ線が接続される各画素回路に提供される。画素回路に接続されているイネーブル線を用いて、この画素回路の光源の実際のイネーブルメント又はディスエーブルメントは、伝送TFTドライバTFTとも呼ばれるを導電性モード又は非導電性モードにすることで、この画素をアドレス指定する場合に実行される。伝送TFTは、この画素の光源を介する接地へのアナログ線を介した電流源の間の電流の流れの切り替えを担っている画素回路のTFTである。バックプレーンデバイスは、画素値を画素に割り当てるために生成された電流特性が少なくとも1つのアナログ線に適用されるように構成されることが好ましい。バックプレーンデバイスは、少なくとも1つの画素アドレッシング手段を備えてもよい。そのような画素アドレッシング手段は、xアドレッシング線及びyアドレッシング線を含む。全ての画素回路は、xアドレッシング線及びyアドレッシング線に接続される。画素アドレッシング手段は、少なくとも1つのxアドレス復号器及び少なくとも1つのyアドレス復号器を備えてもよい。xアドレス復号器は、xアドレッシング線に接続され、yアドレス復号器は、yアドレッシング線に接続される。アドレス復号器は、単一又は全てのアドレッシング線のイネーブルメントを実行する論理回路を含む。xアドレス復号器及び/又はyアドレス復号器は、ダイナミックNOR復号器、及び/又は、ダイナミックNAND復号器、及び/又は、OR復号器、及び/又は、NAND回路及びNOR回路を含むCMOS復号器特に、LTPSにおいて、及び/又は、AND復号器に基づいてよい。光源マトリクスの種類及びそれを用いて実現されることを意図する応用例に依存して、xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイス上又はバックプレーンデバイスに対する種々の位置に配列される。xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイスとは別に、例えば、別のボードに配列される。また、xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイスの外側エッジに配置される。更に別の方法は、画素間のバックプレーンデバイス上にxアドレス復号器及び/又はyアドレス復号器を配置することであってよい。TFT及びトランジスタという用語は、明細書及び特許請求の範囲において同義であり、全てのトランジスタがTFTから構成され、全てのTFTが単結晶シリコン又は他の半導体材料などから構成された他の種類のトランジスタ、或いは、他の能動的なスイッチング素子によって置換されることを意味する。以下において、バックプレーンデバイスの画素画素回路の制御回路を実行する種々の可能性を説明する。なお、通常、光源マトリクス又はバックプレーンデバイスの全ての画素は同一の制御回路を含むが、光源マトリクス又はバックプレーンデバイスにおいて適用されている画素に対して異なる制御回路を有することが可能であってもよい。第1の実施形態において、画素回路は、3つのTFTを備えてよい。第1のTFTは、イネーブル線、xアドレッシング線及び第2のTFTに接続される。第2のTFTは、第1のTFT、yアドレッシング線及び第3のTFTに接続される。第3のTFTは、第2のTFTに接続される。第3のTFTは、画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替える、或いは、提供するように構成される。このような画素回路及び以下の2つの実施形態の画素回路の第3のTFTは、画素の光源を通る電流の流れ、即ち、画素の光源を通るアナログ線と接地との間の電荷の伝送をイネーブル又はディスエーブルにするように構成されるため、伝送TFTであるとも考えられる。第2の実施形態において、画素回路は、3つのTFTを備えてよい。2つの画素が互いに隣接して配置され、且つ、同一のyアドレッシング線によってアドレス指定される場合、第1の画素の第1のTFTは、イネーブリング機能として、第2の画素のxアドレッシング線、yアドレッシング線及び第1の画素の第2のTFTに接続される。第1の画素の第2のTFTは、第1の画素の第1のTFT、第1の画素のxアドレッシング線及び第1の画素の第3のTFTに接続される。第1の画素の第3のTFTは、第1の画素の第2のTFTに接続される。第1の画素の第3のTFTは、第1の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第2の画素の第1のTFTは、イネーブリング機能として、第1の画素のxアドレッシング線、yアドレッシング線及び第2の画素の第2のTFTに接続される。第2の画素の第2のTFTは、第2の画素の第1のTFT、第2の画素のxアドレッシング線及び第2の画素の第3のTFTに接続される。第2の画素の第3のTFTは、第2の画素の第2のTFTに接続される。第2の画素の第3のTFTは、第2の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第3の実施形態において、画素回路は、3つのTFTを備えてよい。4つの画素が互いに隣接して配置され、且つ、同一のyアドレッシング線によってアドレス指定される場合、第1の画素の第1のTFTは、イネーブリング機能として、第3の画素のxアドレッシング線、yアドレッシング線及び第1の画素の第2のTFTに接続される。第1の画素の第2のTFTは、第1の画素の第1のTFT、第1の画素のxアドレッシング線及び第1の画素の第3のTFTに接続される。第1の画素の第3のTFTは、第1の画素の第2のTFTに接続される。第1の画素の第3のTFTは、第1の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第2の画素の第1のTFTは、イネーブリング機能として、第1の画素のxアドレッシング線、yアドレッシング線及び第2の画素の第2のTFTに接続される。第2の画素の第2のTFTは、第2の画素の第1のTFT、第2の画素のxアドレッシング線及び第2の画素の第3のTFTに接続される。第2の画素の第3のTFTは、第2の画素の第2のTFTに接続される。第2の画素の第3のTFTは、第2の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第3の画素の第1のTFTは、イネーブリング機能として、第4の画素のxアドレッシング線、yアドレッシング線及び第3の画素の第2のTFTに接続される。第3の画素の第2のTFTは、第3の画素の第1のTFT、第3の画素のxアドレッシング線及び第3の画素の第3のTFTに接続される。第3の画素の第3のTFTは、第3の画素の第2のTFTに接続される。第3の画素の第3のTFTは、第3の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第4の画素の第1のTFTは、イネーブリング機能として、第2の画素のxアドレッシング線、yアドレッシング線及び第4の画素の第2のTFTに接続される。第4の画素の第2のTFTは、第4の画素の第1のTFT、第4の画素のxアドレッシング線及び第4の画素の第3のTFTに接続される。第4の画素の第3のTFTは、第4の画素の第2のTFTに接続される。第4の画素の第3のTFTは、第4の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。上述のTFT要素又はトランジスタ要素が挙げられるが、伝送トランジスタ及び選択トランジスタ又は第1のTFT、第2のTFT及び第3のTFTの機能を能動的に実現する他の回路及び/又は他のスイッチング要素を代わりにバックプレーンデバイスに対して使用又は適用可能である。画素の第1のTFT及び同一の画素の第2のTFTがデュアルゲートTFTに結合される結果、画素回路が更に簡略化され、漏洩電流が小さくなり、且つ、空間を節約することが有利である。これは、上述の3つの実施形態に対して実行されてもよい。原則的に、TFTのゲート、ソース及びドレインの接続のために多くの可能性が存在するが、以下において、上述の3つの実施形態のTFTを接続する最も好適な方法を説明する。これらの接続の方法は、互いに更に組み合わされてもよい。xアドレッシング線又はyアドレッシング線は、画素の第1のTFTのゲート、又は、画素の第2のTFTのゲート、又は、請求項19に記載のデュアルゲートTFTのゲートと接続可能である。イネーブル線又はイネーブル線として動作するxアドレッシング線は、画素の第1のTFTのソースと接続可能である。また、更に、画素の第1のTFTのドレインは、同一の画素の第2のTFTのソースに接続可能である。また、画素の第2のTFTのドレインは、同一の画素の第3のTFTのゲートに接続可能である。アナログ線は、画素の第3のTFTのソースに接続可能であり、接地に接続されている同一の画素の光源は、同一の画素の第3のTFTのドレインと接続可能である。また、画素の光源に接続されているアナログ線は、同一の画素の第3のTFTのソースに接続可能であり、接地は、同一の画素の第3のTFTのドレインと接続される。換言すれば、画素の光源を介して接地へのアナログ線を介した電流源との間の電流の流れを、第3のTFTがイネーブル又はディスエーブルにする限り、光源を第3のTFTの両側に配置することができる。好適な実施形態によれば、バックプレーンデバイスは、所定の期間の間に適用されることが好ましい画素及び/又は画素回路の測定機能を含む画素測定方式を含む。このような画素測定方式は、フレーム時間の一部の時間に適用可能である。画素の画素測定は、画素に接続されている少なくとも1つのドライバを用いて実行される。このような画素測定方式を用いる場合、画素回路及び/又はそのような画素の光源の単一の要素の特性を測定することができる。このような測定の結果は、格納され、且つ、このような画素を制御するものとして考えられる。このような測定は、画素に対して繰り返される。このような測定機能は、以下の方法、即ち、画素のxアドレッシング線及びyアドレッシング線をアドレス指定することによって、画素回路の伝送トランジスタ画素の第3のTFTのゲートがイネーブル線に接続される方法で実行可能である。可変電圧機能は、イネーブル線に適用される。可変電圧機能は、第1の電圧値例えば、0Vから第2の電圧値例えば、Vmaxへの上昇又は低下する電圧値を適用することを含む。測定手段は、電流が画素の光源を介して接地へのアナログ線の間を流れる、或いは、これ以上流れない可変電圧機能の電圧値を測定するように構成される。この測定機能を用いて、画素回路の閾値電圧に影響を及ぼす伝送トランジスタのゲートバイアスストレスを測定することが可能である。また、更に、別の測定機能は、以下の方法、即ち、画素の画素回路がその画素の光源を介して接地へのアナログ線からの電流の流れがイネーブルにされるようにアドレッシング手段によってアドレス指定される方法で実行可能である。電流機能は、アナログ線上に適用される。電流機能は、第1の電流値例えば、0mAから第2の電流値例えば、Imaxへの上昇又は低下する電流値を適用することを含む。測定手段は、画素の光源を介した接地へのアナログ線との間を流れる実際の電流を測定する。これらの手段によって、特に画素の光源がOLEDである場合に、画素の光源の閾値又はフラックス電圧を測定することができる。なお、これらの2つの測定機能の例は、更なる要素を画素回路に追加することなく、実行可能である。その代わりに、更なる要素が存在する、或いは、この特定の測定機能の機能性を提供するバックプレーンデバイスのドライバなどに更なる要素を追加する必要がある。本発明のバックプレーンデバイスの好適な実施形態によれば、バックプレーンデバイスは、a-Si、a-酸化、ポリ-Si又は有機電子材料から構成される回路を含む。必要な有機電子材料を層に印刷してバックプレーンデバイスの一部を提供することが可能であってもよい。本発明の好適な実施形態において、光源マトリクス及び/又はバックプレーンデバイスは、画素の少なくとも2つのクラスタのクラスタ配列を含む。各クラスタは、アナログ線及びクラスタの画素をアドレス指定する画素アドレッシング手段を含む。各クラスタのアナログ線は、例えば、バックプレーンデバイスのドライバ手段の外部電圧源とクラスタ自体との間に接続される。クラスタは、互いに個別に制御されることが好ましい。従って、特定のクラスタに対する画素値は、この特定のクラスタのアドレッシング手段及びアナログ線によって、この特定のクラスタの画素に割り当てられ、別のクラスタに対する画素値は、同時に又は時間をずらして個別に、この他のクラスタのアドレッシング手段及びアナログ線によって、この他のクラスタの画素に割り当てられる。種々の応用例に対して適切なクラスタの例は、正方形形状であってもよく、64×64画素、128×128画素、256×256画素又は1024×1024画素を含んでもよい。クラスタという用語の本発明における意味は、特に、複数の画素が配列されることで、光源マトリクスの接続領域又は隣接領域を形成することを意味する。このような領域は、矩形形状、正方形形状又はハニカム形状を有してもよい。クラスタは、光源マトリクスの全幅又は全長に及ばないことが好ましい。x方向又はy方向のクラスタの画素数は、2nである必要はなく、nは自然数である。請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイスを備える光源マトリクスは、コンテンツのシーンの2次元表現及び/又は3次元表現を生成する表示装置に対して使用可能であることが有利である。また、シーンの2次元表現及び/又は3次元表現を生成する表示装置、特に、立体表示装置又はホログラム表示装置は、請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイス又は請求項29に記載の光源マトリクスを備えてよい。このような光源マトリクス及び/又は本発明のバックプレーンデバイスを含む光源マトリクスを備える表示装置は、LCDディスプレイよりも優れた高画質であるという利点を含む。従って、このような表示装置によって、優れた黒レベルが得られ、高いコントラストを供給し、短い応答時間を含むことで自然な画像を生成するための動きぼけが減少し、且つ、色域が広くなる。このような表示装置は、余分なバックライトユニットを必要とせず、種々の光色の発光波長に対して種々の光源が使用される場合、光学フィルムの数を削減できることが有利であり、色フィルタを有する必要がない。上述の問題は、光源マトリクス用のバックプレーンデバイスを操作する方法により、請求項30の特徴で規定された本発明によって解決される。光源マトリクスの光源に割り当てられているバックプレーンデバイスの画素回路は、光源を制御するために使用される。1つの光源及び1つの画素回路は、画素を構成する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。光源をon及び/又はoffする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源に印加される電流は、少なくとも1つのドライバによって制御される。少なくとも1つのドライバは、少なくとも1つの画素に電気的に接続可能であり、画素の画素回路に属していない。光源は、LED又はOLEDであることが好ましい。本発明に係る方法は、特に、請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイスを操作するように設計される。請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイスの知見に基づいて、請求項1乃至28のうちいずれか1項に記載のバックプレーンデバイスを操作する方法及びその変形例を当業者に提案する。従って、繰返しを避けるために、上述の説明を参照する。特に好適な実施形態において、光源アレイ又は光源マトリクス、特に、シーン又はコンテンツの2次元表現及び/又は3次元表現を生成する表示装置における光源マトリクス用のバックプレーンデバイスが提供される。光源マトリクスは、画素アドレスを有し、且つ、画素値を画素に割り当てるバックプレーンデバイスによって電子制御可能な画素を含む。バックプレーンデバイスは、画素ごとに、少なくとも1つの光源、少なくとも1つのアドレス線及び少なくとも1つの画素アドレッシング手段を含む。このような画素アドレッシング手段は、xアドレッシング線及びyアドレッシング線を含む。全ての画素は、アナログ線、xアドレッシング線及びyアドレッシング線に接続される。画素値割り当て方式として、生成手段が少なくとも1つのアドレス線に適用される電流特性を生成するように構成され、電流特性は画素に割り当てられる画素値に依存する。バックプレーンデバイスは、画素アドレスが画素アドレッシング方式として生成された電流特性に依存して決定され、且つ、生成された電流特性が画素値を画素に割り当てるために少なくとも1つのアナログ線に適用されるように構成される。換言すれば、上述の問題は、光源アレイ又は光源マトリクス用のバックプレーンデバイスを用いて更に解決される。光源は、LED又はOLEDであってもよい。回路は、光源を制御する光源に割り当てられる。1つの光源及び1つの画素回路は、画素を構成する。クラスタの画素は、画素特性に従って分類される。光源をon又はoffする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源を駆動する電流は、少なくとも1つのドライバによって制御される。少なくとも1つのドライバは、少なくとも1つの画素に電気的に接続されるが、画素の回路に属さない。バックプレーンデバイスは、バックプレーンデバイスの隣接領域を形成する複数の画素を含む少なくとも2つのクラスタを備えることが好ましい。なお、図面に示される同一の構成要素又は同様な構成要素は、同一の参照符号で示される。本発明の実施形態において、3-TFT手法を使用するバックプレーンデバイスが使用される1デュアルゲート選択TFT1伝送TFT。欧州特許第10156572.9号公報又は国際公開/欧州特許第2011/053912号に記載されているような空間光変調器に対する3-TFTLCバックプレーン設定と比較して、OLEDは、画素容量の代わりに挿入される。従って、欧州特許第10156572.9号公報又は国際公開/欧州特許第2011/053912号に開示されたバックプレーンデバイスの基本原理は、本発明に係る光源アレイ又は光源マトリクス用のバックプレーンデバイスに適用可能である。従って、欧州特許第10156572.9号公報又は国際公開/欧州特許第2011/053912号の明細書の全ての内容は、本明細書に参考して取り入れられている。本発明に係るバックプレーンの場合、アナログ線に接続された電圧源は、電流源によって置換される。TFTは、デジタルのみを切り替えているため、画素又は画素の回路へのアナログ帰還は存在しない。電流の流れは、画素回路においてではなく、外側のドライバを介して調整される。これは、少なくとも2つ、好ましくは、多くのクラスタを含むバックプレーンデバイスのクラスタに、特に適用される。図1は、バックプレーン設計の実施形態の4×4画素クラスタを示す。図2a及び図2bは、点線の円で図1に示されたような4×4画素クラスタの1つのクラスタとして使用可能な1つのOLEDを駆動するために、画素回路20として使用されている回路の2つの例を拡大図に示す。X0~X3の線に対するアドレス復号器24の概略図は、図1の4×4画素クラスタの上部の矩形によって示される。Y0~Y3の線に対するアドレス復号器24の概略図は、図1の4×4画素クラスタの左側の矩形によって示される。図1には示されないが、xアドレス復号器及び/又はYアドレス復号器のトランジスタは、4×4画素クラスタに統合されることも可能である。換言すれば、全ての単一の画素クラスタが自身のXアドレス復号器及び/又はYアドレス復号器を備える場合でも、シームレスな画素クラスタのシーケンス又は配列を間隔なしで実現できるように、xアドレス復号器及び/又はYアドレス復号器のトランジスタは画素間に配置できる。Xアドレス復号器及び/又はYアドレス復号器のトランジスタは、それらが1つの場所に累積されるのではなく、クラスタの領域にわたって拡散するような方法で配置される。従って、本発明に係るバックプレーンデバイス16は、単一の画素14のon/off制御を提供する画素回路を含んでもよい。更に、アドレス復号器回路は、単一の画素14をアドレス指定するために提供されてもよい。図8に概略的に示されるように、画素クラスタ18に対する少なくとも1つのアドレス復号器回路は、画素クラスタ18の縁又は周辺において、画素クラスタ18における又はそれに近接するバックプレーンデバイス16上に割り当てられ、及び/又は、配置されてもよい。また、画素クラスタ18に対する少なくとも1つのアドレス復号器回路は、画素クラスタ18に統合されてもよく、即ち、画素クラスタ18に配置されてもよい。画素クラスタ18に対するアドレス復号器回路は、画素クラスタ18内に分配されてもよい。OLED駆動:画素14/OLEDDi,500の個々の起動及び停止をサポートする駆動方式を仮定する。OLED駆動に対して説明された3-TFTによる解決方法を図2a及び図2bに示す。図9及び図10は、OLEDDi,500を介してアナログ線22と接地線との間の接続を閉じる、又は、開くスイッチのような伝送TFTT_ti,300を使用するように構成される。図2a、図2b、図9及び図10の選択TFTT_xi,100及びT_yi,200は、クラスタごとに、単一の画素のみをアドレス指定するために使用される。図2a、図2b、図9及び図10に示されたようなイネーブル線30の論理レベルは、1=イネーブル、及び、0=ディスエーブルなどの動作の種類を選択する。アドレス動作の後、伝送TFTT_ti,300のゲートGにおける電流電圧値は、図2a、図2bから分かるように、更なるゲート記憶コンデンサC_Siによって維持される。DRAMメモリセルに値を格納するために、ほぼ同一の原理が使用される。バックプレーンデバイスは、イネーブルアドレス動作によってイネーブルにされている画素がディスエーブルアドレス動作によってディスエーブルにされるまで、イネーブルにされたホールフレームを維持するように構成される。フレーム開始時に、全ての画素14がディスエーブルにされる。最初に、多くの画素14がイネーブルにされる。画素の所定の例えば、中間の数Nがイネーブルにされる場合、IPがN個のイネーブル画素の各OLED画素を介した所定の電流又は所望の電流であれば、アナログ線は、電流IT=NIPを付与するために使用される。全電流ITは、OLEDディスプレイに接続された外部のプログラマブル電流源によって調整される。イネーブル画素の数Nが変化する場合、電流源によって提供された電流も新しい値に調整されなければならない。本実施形態では、アドレスサイクルごとに1つの画素のみがイネーブル又はディスエーブルにされるため、全電流の適切な値は、合計数Nが非常に多い場合に、アドレス動作と比較して徐々にしか変化していない。非常に低いグレースケール解像度及び広範な輝度の一様性を含むOLEDディスプレイの場合、全てのOLEDの閾値電圧はほぼ等しく、且つ、全ての伝送TFTT_ti,300のRONもほぼ等しいと仮定することができる。次に、OLED画素の輝度は、OLED画素がイネーブルにされる持続期間だけ調整可能である。従って、最も明るい画素は、フレームにおいて早くonされ、フレームの最後でディスエーブルにされる。換言すれば、画素の光源は、予め決定可能な期間中操作される。黒色の画素は起動されず、暗い画素は短時間だけ起動される。OLEDの非線形特性曲線のため、閾値電圧のばらつきは非常に小さく、その結果、OLED電流I=fUのばらつきが大きくなる。異なる閾値を含むOLEDが並列に接続される場合、電流は、全てのイネーブル画素間で同等に分割されない。これを補正するために、OLED画素がイネーブルにされる時間は、この画素の電流-電圧応答曲線及び他の全てのイネーブル画素の曲線から算出された補正係数によって調整されなければならない。多数の画素がイネーブルにされる場合、他の全てのイネーブル画素の重ね合わせの代わりに、平均電圧応答曲線を使用することが可能である。画素ごとに格納された補正値のみが画素のon時間を算出するように所望の画素輝度と乗算されなければならないため、これにより、計算量は減少する。しかしながら、これは、画素、特に、画素特性に係る画素のOLEDの分類が画素特性に従って単一の光源をon及び/又はoffする順序を決定するのに役立つことを示す。閾値電圧が非常に異なる場合、ほぼ全ての電流は、最も低い閾値電圧を含むOLEDを流れる。これを防止するために、同様の閾値電圧を含むOLED画素のみが一度にイネーブルにされる。例えば、フレーム開始時に高い閾値電圧を含む画素及び終了時に低い閾値電圧を含む画素である。この場合、補正値を算出するために使用された平均電圧応答曲線は、イネーブル画素の平均値に同等に適応されなければならない。同様の閾値電圧を含む画素を決定するために、全ての画素が校正されてもよい。上述の測定方式を適用することでこれを実行できる。これらの特性は、格納されてもよい。本発明の実施形態において、スイッチは、同様の閾値電圧を含む画素に対してのみonされる。従って、画素は、OLED閾値電圧VTによって、画素特性としてソートされる。同様のVTを含む画素数Nは、アナログ線22に接続される。プログラマブル電流源I_analogは、アナログ線22に接続される。全電流I_analogは、OLED画素に接続された並列の数で除算される。1つのOLEDDiを介した電流は、約I_Pixel=I_analog/Nである。画素特性の測定は、以下のように実行される。クラスタごとに1つのOLED画素しか選択されないT_t導電性場合、アナログ線22を介して単一のOLEDの各々の電気特性を1つずつ測定することができる。電源投入後又は背景において、これを実行できる。例えば、フレーム時間の1が画素の1を測定するために使用される場合、100個のフレームの測定サイクルは、時効効果を補正するために、十分に短い。OLED及びa-SiTFTの時効効果は、通常、120秒を超える期間にある。上述の測定方式に従って、閾値電圧だけでなく、電流応答曲線に対する電圧も測定することが可能である。好適な実施形態において、外部電流が調整され、最大電流が駆動される。OLED画素即ち、画素のOLED光源は、電流源として動作するように構成されているアナログ線22に接続され、イネーブル動作イネーブル線30がon、Xアドレス線26及びYアドレス線28がonによってイネーブルにされる。新しい画素がアナログ線22に接続される場合、全電流I_analogは、各イネーブル画素、即ち、イネーブル画素の各OLE光源を流れる最大電流を維持するために、外部のプログラマブル電流源によって増加されなければならない。画素輝度に依存して、期間が経過した後、画素は、ディスエーブル動作Xアドレス線26及びYアドレス線28がon、イネーブル線30がoffによってアナログ線から切断される。画素がイネーブルされる期間の開始は、その閾値電圧によって規定される。期間の持続期間は、主に、画素の輝度によって規定される。多数の画素が同時にイネーブルにされるため、これらの画素の閾値電圧は類似するが、同等ではない。この結果、理想の電流I_Pixel=I_analog/Nから僅かに変動する。期間の開始及び持続期間位置及び長さに対して小さなオフセット値を含む補正は、イネーブル画素間の電流の分割に依存して算出される。最大輝度を含む画素がフレーム時間の一部に対してのみイネーブルにされるため、OLEDは、より高い最大画素電流でパルスを発生させられる。また、更に、異なる電流でOLEDを駆動する。OLEDディスプレイは、非常に大きなon/offコントラスト比を与える。所望の輝度-解像度に依存して、画素がこの画素に対する最大電流で駆動される場合、非常に暗い画素の期間は、アドレス指定するには短すぎる。この問題を解決するために、同様の閾値電圧VTを含む全ての暗い画素は、駆動電流が最大電流の僅かな部分例えば、10に減少される特別に暗い期間にのみイネーブルにされる。同様の閾値電圧VTを含む明るい画素は、暗い期間でもイネーブルにされ、それらのデューティサイクルを短縮する。しかしながら、これらの画素がディスエーブルにされる場合、電流分割は、より少ない画素が同時にイネーブルにされるために改善される。従って、画素特性に依存して、画素の少なくとも2つのグループG1、G2を決定できる。各画素グループG1又はG2の画素は、総合的に制御可能である。画素の2つのグループG1、G2は、図1に示されるように、画素の2つのグループG1及びG2の異なる点線で示される。これは、全ての光源上に又はクラスタにおいて適用されてもよい。OLEDバックプレーン構造又はバックプレーンデバイス16に対する実現例において、画素のクラスタ18が使用され、OLEDバックプレーン構造は、デジタルスイッチングTFT薄膜トランジスタのみを備えることが好ましい。画素のクラスタの本発明における意味は、特に、光源マトリクス又はディスプレイの接続領域又は隣接領域を形成する複数の画素である。このような領域は、矩形形状、正方形形状、ハニカム形状又は他のあらゆる適切な形状を有してもよい。クラスタは、ディスプレイの全幅又は全長に及ばないことが好ましい。幾つかのクラスタは、シームレスに互いに隣接して配列される。クラスタをサブディスプレイとして考えることができる。否定アドレス線及び非否定アドレス線が使用される場合、NMOSa-SiTFTのみを使用してアドレス復号器を統合することができる。これには、CMOSの実現例と比較して、2倍の量のグローバルアドレス線が必要である。60fpsフレーム/秒で、クラスタごとに64×64画素のディスプレイは、約350kHzのa-SiTFTスイッチング周波数を必要とする。アドレス復号器を実現するために、合計で0.22TFT/画素が必要である。従って、本実施形態では、a-Siアドレス復号器を使用してOLEDの駆動を可能にする。図3は、4×4画素を含むクラスタ設計の一例を示す。図3には、画素マトリクスに組み込まれていない画素回路及びアドレス復号器回路を更に示す。図3の4×4画素回路の上部及び左側に示されるようなアドレス復号器回路は、図1に示したような矩形で示されるxアドレス復号器24及びyアドレス復号器24に対応する。外部電流源に対する値及びアドレス動作を算出するために、静的な画素特性及び動的な画素特性を適切なモデルで予測することができる。バックプレーン回路がデジタル値によってのみ駆動されて大きなTFTのばらつきを補正するため、アナログ画素特性は、外部回路によって測定/決定されなければならない。画素ごとの駆動パラメータを決定するために、フレームメモリ及び算出ユニットが必要であることが必要であってもよい。好適な実施形態に係るバックプレーンデバイスの特性は、以下の特徴、即ち、3.25TFT/画素のみを含むディスプレイとして使用されたOLED光源を含む光源マトリクスが提供されるという特徴によって概略的に示される。a-Si、p-Si及びアモルファス酸化物TFTが可能である。デジタルスイッチングTFTは、LTPS閾値電圧のばらつきを重視しない。OLEDが伝送TFTの非常に低いRONを介して直接駆動されるため、節電を実現することができる。列線ごとにではなく、クラスタごとに1つだけDACデジタル-アナログ変換器が必要である。本発明は、非常に高いon/off電流比をサポートする。アナログ線及び1つのアドレス線の多重化、イネーブル線と1つのアドレス線との組合せ又はその双方によって、新しい画素回路を実現することができる。OLEDの特定の挙動の特性に依存して、11個以上のばらつきが可能である。4つの例を図2a、図2b、図9及び図10に示す。アドレス復号器として、NANDアドレス復号器又はNORアドレス復号器などの通常の既存の変形例が適用可能である。アドレス復号器は、画素マトリクスに組み込まれるように、或いは、画素マトリクスに組み込まれないように配列される。シフトレジスタ、及び/又は、増幅によるグローバル線及び/又は閾値回路を含むグローバル線を適用することによって、グローバルデータを分配することができる。それに対する例は、例えば、国際公開第2009/024523号A1パンフレット又は国際公開第2009/092717号A1パンフレットに記載されている。図4は、図1又は図3に示される4×4画素クラスタの例に対する駆動方式の一例を示す。図4bに示されている表は、図4aに示された表の右側で完成される。図4aにおいて、X及びYのアドレッシング、及び、イネーブルE動作が示される。図4aの左の表において、2つのグローバルyアドレッシング線G_Y0及びG_Y1、及び、4つのyアドレッシング線Y0、Y1、Y2及びY3のyアドレッシング動作を示す。図4aの中央の表において、2つのグローバルxアドレッシング線G_X0及びG_X1、及び、4つのxアドレッシング線X0、X1、X2及びX3のxアドレッシング動作を示す。図4aの最も左のテーブルエントリにおいて、画素クラスタのイネーブル線上のイネーブル動作又はディスエーブル動作を示す。これは、図4aの最も右の表にも示される。アドレッシング及びイネーブリングは、最上部の行から最下部の行まで順番に行われる。図4bの左上の表において、画素P00~P33の伝送トランジスタのゲートG00~G33上の論理レベルは、図4aに示されたアドレッシング動作及びイネーブリング動作の結果として示される。例えば、参照番号G00は、画素P00の伝送トランジスタのゲートに関連し、参照番号G01は、画素P01の伝送トランジスタのゲートに関連する。伝送トランジスタは、導電性状態、即ち、論理レベルが1、或いは、非導電性状態、即ち、論理レベルが0であってよい。ゲートG00~G33のうちの1つのゲート上の論理レベルが0から1又は1から0に変化する場合、それはグレーの背景で示される。例えば、画素P11は、図4a及び図4bの表に示されたように、フレームサイクルの間、全くイネーブルにされず、最初に画素21がイネーブルされ、その後、画素P12がイネーブルにされる。画素P21及びP12は、最も長い持続期間中イネーブルにされ、輝度の合計としてラベル付けされている、図4bの最も下の行に示されるように30の値を含む最も明るい画素として現れるため、同一の時間の長さにわたってイネーブルにされることによって、同一の輝度で現れる。右側の表において、アナログ線I_analog上に適用されている電流値が示される。この例において、全ての光源は、同一の電流値、例えば、1つの任意単位1a.u.で操作される。例えば、2つの画素がイネーブルにされる場合、2倍の電流値=2a.u.がアナログ線上に供給される。従って、12個の画素がイネーブルにされる場合、12倍の電流値=12a.u.がアナログ線上に供給される。図5は、従来技術に係るバックプレーンデバイスのアナログ線の電流特性の一例を示す概略図である。電流Iは、2つのフレームの持続期間中、画素数Nの関数として任意単位a.u.で示される。空間光変調器の画素及び光源アレイ又は光源マトリクスに対する画素が線単位でアドレス指定され、且つ、単一の線内で順にアドレス指定される従来技術のアドレッシング方式のため、固定のアドレッシング方式に従う次の画素がアドレス指定される場合は、常に、0a.u.~6a.u.の種々の一様に分布した電流は、従来技術のバックプレーンのアナログ線上に印加される。この結果、非常に高速に表示エリアの外部からアナログ値を駆動し、バックプレーンデバイスの電極の物理的限界に達することとなり、例えば、大きな線容量は、継続アナログ線上でのスイッチング周波数の増加を防止する。この手法によって、アナログ線の品質を保証するために高精度なTFTを印加することが更に必要となる。しかしながら、空間光変調器、或いは、光源アレイ又は光源マトリクスのフレームレート又はリフレッシュレートは、本発明の詳細に従って高くなりうる。本発明によれば、従来技術における既知の方式とは異なる画素値割当方式が使用される。これは、図6aに示された概略図によって示される。図6aは、画素が接続されるバックプレーンデバイスのアナログ線に適用される流れ関数である電流特性10を示す。図示された電流特性10は、2つのフレーム中にアナログ線に適用される電流値を含む。電流特性10は、実質的に、第1のフレームに対するランプアップ関数の形状及び第2のフレームに対するランプダウン関数を含む。電流特性10の変更が相対的に低い周波数を含むため、画素の光源を流れる画素値又は電流を高精度に実現することができる。本発明の実施形態によれば、電流特性10は、バックプレーンデバイスによって光源マトリクスの単一の画素に割り当てられなければならない画素値に依存して生成されている。電流特性10が第1のフレームに対する線形増加及び第2のフレームに対する略線形減少を含む関数であるため、画素に割り当てられる画素値はやや高度に分布する。換言すれば、例えば、全ての画素の1/3が同一の画素値を有する場合、この結果、図6aに示されたような横軸に対して水平、即ち、平行である電流特性10の領域が得られるため、同一の画素値を含む領域は、図6aの電流特性10によって割り当てられる2つのフレームに現れない。図6bに係る概略図は、第1のフレームに対してバックプレーンデバイスのアドレッシング線に適用される画素アドレス信号を示す。このように、本実施形態において、高周波数信号は、アドレッシング線に適用される。しかしながら、これらのアドレッシング信号は0又は1の論理値を有するデジタル信号であるため、高周波数アナログ値が、例えば、図5に示されるように、それらを実現するより高い周波数で、電子的にこれを実現することができる。図7aは、画素14を含み、且つ、従来技術に係るバックプレーンデバイス不図示を備える光源マトリクス12の一部を示す概略図である。図7aに示されたような光源マトリクス12の画素14は、異なる陰影をつけて示されている4つの異なる画素値15を含む。図7aの例において、4つの画素は、100の最大画素値15で割り当てられている。3つの画素14は、66の画素値15を含む。6つの画素14は、33の画素値15を含み、残りの3つの画素は、0の画素値15を含む。図7aの光源マトリクス12の各画素14の番号で示されるように、1において開始し、且つ、16において終了する単一の画素14のアドレス番号付けが示される。図7aの光源マトリクス12の下部には、画素14が接続されるバックプレーンデバイスのアナログ線に適用される流れ関数である電流特性10を図示する。アドレス指定されている画素14の固定のクロックサイクルを横軸に示す。画素24は、横軸に示されたような固定の順序、即ち、画素1から開始して画素16で終了する順序でアドレス指定される。その結果、高周波数の任意の値は、図5に示された値に相当するアナログ線上に適用されなければならない。画素アドレス1~16から独立して電流特性100~100を示す。このように、光源マトリクス12で表示される画素値から依存して、電流特性10が非常に変動しているか、或いは、交流電流値を含むため、光源マトリクス12をアドレス指定又は符号化できる最高速度を制限する。図7bは、本発明に係るバックプレーンデバイス不図示を備える画素14を含む光源マトリクス12の一部を示す概略図である。図7bに示されたような光源マトリクス12の画素14は、図7aに示されたような光源マトリクス12と同一の画素値15を表示する。図7bに示されたような光源マトリクス12の画素14は従来技術とは異なる方法でアドレス指定されるため、光源マトリクス12の画素14のアドレス番号付け各画素14に書き込まれた番号で示されているは、各画素14に割り当てられる画素値15に依存する。図7bの下部は、図7bの上部に示されたように、画素値15分布のためにアナログ線図7a、図7bには示されない上に適用される電流特性10を示す概略図である。アドレス指定された画素1~16を横軸に示し、番号は光源マトリクス12の画素14に示される。しかしながら、これらの16個の画素がアドレス指定される順序は、アドレス指定された画素の下の行に示されている順序である。画素14をアドレス指定する順序は任意であることが分かる。しかしながら、画素14をアドレス指定する順序は、光源マトリクス12で表示される画素値15に依存する。従って、種々の画素14に割り当てられているアナログ値は、低周波数の電流変化を有するランプアップ関数の特性を有してもよい。このように、0の画素値15に対応する電流は、合計3つの画素アドレッシングサイクル、即ち、アドレス1、4及び11図7aの画素14に示されたアドレス番号付けに対応するを有する画素1、2及び3の間のアナログ線に印加される。33の画素値15に対応する電流は、6つの画素書込みサイクル、即ち、画素4~9の間のアナログ線に適用される。66の画素値15に対応する電流は、3つのアドレッシングサイクル、即ち、画素10~12の間に印加される。100の画素値15に対応する電流は、4つの画素アドレッシングサイクルの間に割り当てられ、図7bに示されたような1つのフレームに対して、光源マトリクス12の全ての16個の画素14の割当を完了する。各画素14は、画素サイクルの持続期間が実質的に一致する画素サイクルの持続期間中のみイネーブルにされる。図6a及び図7bから分かるように、電流特性10は、時間において可変であり、これらの例において、主に、数学的な単調関数の特性を有する。図7a又は図7bに示されたような光源マトリクス12の画素14の画素値分布から開始し、図7bの下部に示されたような電流特性10が生成される。この例において、ランプアップ関数が適用される。従って、電流特性10は、最小の電流から開始し、最高電流に上昇する。従って、電流特性10は、画素14に割り当てられる画素値15に依存する。これは、特に画素値割当方式という用語で理解される。電流特性10は、図7bには示されない生成手段によって生成される。電流特性10が画素14に割り当てられる画素値15に依存して生成されると、電流特性10がアナログ線に適用される場合にアドレス指定される画素14の画素アドレスが決定される。このように、0を有する画素値15を含む画素14は、最初にアドレス指定される。0の画素値15を有する画素14のアドレスは、厳密には、上述したような順序でなくてもよい。これらの画素値15を画素14に割り当てる異なる順序も使用可能である。従って、少なくとも1つのアナログ線に適用されている生成された電流特性10は、画素14のアドレッシングの順序を決定することが可能である。この例において、同一の画素値15が割り当てられる全ての画素14は、互いに時間的に近接してアドレス指定される。アナログ電流を非常に少ない外部ドライバを用いて最小値から最大値に徐々にランプアップできることが有利である。ある特定のアナログ値が割り当てられる画素のアドレス又は位置は、デジタルにアドレス復号器に伝送される。バックプレーンデバイスが複数の単一のクラスタを含む場合、クラスタの全ての画素のアドレスは、デジタルにクラスタのアドレス復号器に伝送される。図8は、複数のクラスタ18を含むバックプレーンデバイス16の一例を示す。図8は、完全なバックプレーンデバイス16を示さず、その単一の部分のみを示す。従って、図8には、4つのクラスタ18のみが示される。全てのクラスタ18は、単一の正方形で概略的に示されている画素回路20を含む。全ての画素回路20は、光源マトリクス図8には示されないの画素に割り当てられる。図8に示すような実施形態によれば、クラスタ18は、互いに個別に制御される。画素、即ち、画素回路20は、バックプレーンデバイス16及び光源マトリクスの接続領域及び隣接領域を形成し、クラスタ18を形成する。本実施形態の接続領域は、矩形形状を有し、クラスタ18は、バックプレーンデバイス16又は光源マトリクスの全幅又は全長に及ばない。全てのクラスタ18は、アナログ線22及びクラスタ18の画素又は画素回路20をアドレス指定する画素アドレッシング手段24を含む。例えば、コンピュータに対して入力される画素データは、光源マトリクス及びバックプレーンデバイス16を備える表示装置の表示電子機器に伝送されることを図8に概略的に示す。表示電子機器は、画素値及びアドレッシング値をバックプレーンデバイス16のパネル電子機器に伝送する。表示装置の特定の構成に依存して、コンピュータ、表示装置の表示電子機器又はバックプレーンデバイス16のパネル電子機器において、電流特性10及び画素アドレスが生成される。図8において、各クラスタ18は、アドレス情報を画素アドレッシング手段24に伝送する画素アドレッシング手段24とパネル電子機器との間に接続線を含むことを示す。画素アドレッシング手段24が接続されること及び/又はxアドレッシング線26を含むことを図8に概略的に示す。画素のyアドレスをアドレス指定するアドレッシング手段24は、yアドレッシング線28を含む。冗長性を実現するために、内蔵されたソフトウェア手法及び/又は更なる冗長回路が適用可能である。本発明の概念は、特に、国際公開第2009/024523号A1パンフレット、国際公開第2009/092717号A1パンフレット、国際公開第2008/138983号、国際公開第2008/138984号、国際公開第2008/138985号、国際公開第2008/138986号、欧州特許第10156572.9号公報又は国際公開/欧州特許第2011/053912号などにおいて開示されているように、クラスタを使用してバックプレーンを含むディスプレイ設計に対して有利な方法で適用可能である。なお、上述の文献は、本明細書に参考として全ての内容がコピーされている。また、本発明の概念は、2Dコンテンツ及び3Dのコンテンツを表示するディスプレイに対して適用可能である。3Dディスプレイは、特に、立体ディスプレイ、マルチビューを生成する立体ディスプレイ、ユーザの眼を追跡する裸眼立体ディスプレイ及びホログラムディスプレイであってもよい。このような2Dディスプレイ又は3Dディスプレイは、透過モード、ミラーリングモード又は半透過モードで操作可能である。このような2Dディスプレイ又は3Dディスプレイは、OLED、LCD液晶ディスプレイ又はPDPプラズマ表示パネルの原理で動作してもよい。本発明に係るバックプレーンデバイスによって、特に、クラスタ手法のために、光源アレイ/光源マトリクスに対してより大きなサイズ及びより高い解像度に増加することが可能である。レジスタを用いてデジタル線を拡張でき、且つ、アナログ線が非常に低い周波数を有するため、ディスプレイサイズは、ほぼ無制限である。直接画素回路の伝送TFTの低いRonを介して、光源、即ち、OLEDを駆動するため、本発明に係るバックプレーンデバイスを用いて光源アレイ/光源マトリクスを動作させながら節電することも可能である。OLED電流及び/又はOLEDonタイムを非常に厳密に制御することができるため、非常に高いグレースケールの解像度及びコントラストを取得することができる。本発明に係るバックプレーンデバイスによって、各画素が起動されるデューティサイクル又は時間間隔ごとの持続期間又は各画素又は各光源に適用されている電流値、或いは、双方の代替例の組合せにより各画素の画素値例えば、光源アレイ又は光源マトリクスの各光源が操作される輝度を制御することが可能である。画素回路のTFTのデジタルスイッチングは、ゲートバイアスストレスによって発生した閾値電圧の変化を許容する。特に、光源アレイ/光源マトリクスが単一の光源としてOLEDを含む場合、onされている時、onされている間にややピークに達した電流分布と比較して、本発明に係るバックプレーンデバイスによって駆動されている時、従来技術に係るバックプレーンデバイスによって駆動されている時に単一のOLEDがそのデューティサイクルの間にやや一定の電流分布で負荷をかけられるため、OLEDの寿命を延長できることが有利である。画素TFTの低いデューティサイクルによって、補正なしで寿命末期までデジタル関数を維持できる。画素TFTのより高いデューティサイクルは画素TFTごとに寿命を延長することに関して有利であるが、個々の補正が必要である。画素回路ごとに必要なTFTの数がより少ないため、より多くのバックプレーンデバイスを生成することができる。TFTゲートバイアスストレスの周知の問題は、不純物トラップ及び閾値電圧のシフトの原因であるTFTにおける電荷トラップにつながるa-SiバックプレーンのTFTの他の理由によって生じる。不純物トラップは、統計上分布する。更に、ゲートバイアスストレスは、TFT間で統計上異なる。本発明のアドレッシング方式によれば、例えば、画素回路及び/又は光源などの画素の特性を直接測定できる各画素に外側から直接電気的に接続することによって、各画素を個別にアドレス指定することが可能である。これらの手段によって、測定をパネルの外側から容易に制御することができる。例えば、フレーム時間の1以内の背景測定処理として、このような測定処理をリアルタイムで実行することができる。このような測定を実行するために、マトリクスにおいて/画素上で更なるTFTを実現する必要はない。本発明に係る選択TFTT_xi,100;T_yi,200は、低いデューティサイクルを含む。これにより、実質的な更なる補正をすることなく、バックプレーンデバイスの寿命末期まで選択TFTのデジタル機能を維持することができる。負のゲート電圧パルスで潜在的な影響を逆にすることも可能である。中間のデューティサイクルを含むTFTアドレス復号器TFTなどは、総合的なパルスで十分に補正可能である。このような総合的な補正は、低いデューティサイクルOLED画素に対する画素TFT伝送TFT、300に対しても可能である。更に、本発明に係るバックプレーンデバイスの概念によって、OLEDデューティサイクルの間、各画素TFTを最大100個別に補正することができる。その結果、画素値の輝度及び色は、寿命が尽きるまで変化しない。例えば、アドレス復号器TFTの平均デューティサイクルは、10~20の範囲内である。アドレス復号器TFTを総合的に補正することができる。選択TFT図2に係るT_xi、T_yiの平均デューティサイクルは、0.2~1の範囲内である。選択TFTT_xi、T_yiの補正は必要ない。TFT伝送TFT、図2に係るT_tiを駆動する画素の平均デューティサイクルは、最大80である。デューティサイクルの長さに依存して、TFT伝送TFT、T_tiを駆動する画素を個別に又は総合的に補正することができる。全ての3つの種類のTFTの単一のTFTを個別に測定することができる。図9は、2つの隣接画素に対する2つの画素回路20、32の一例を示し、各画素回路20又は32は、上述の第2の実施形態に係る3つのTFT100、200、300を備える。2つの画素は、同一のyアドレッシング線28によってアドレス指定される。第1の画素回路20の第1のTFT100は、参照番号30で示されたイネーブリング機能である第2の画素回路32のxアドレッシング線26X1、yアドレッシング線28及び第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第2のTFT200は、第1の画素回路20の第1のTFT100、第1の画素回路20のxアドレッシング線26X0及び第1の画素回路20の第3のTFT300に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路20の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。第2の画素回路32の第1のTFT100は、参照番号30で示されたイネーブリング機能である第1の画素回路網20のxアドレッシング線26X0、yアドレッシング線28及び第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第2のTFT200は、第2の画素回路32の第1のTFT100、第2の画素回路32のxアドレッシング線26X1及び第2の画素回路32の第3のTFT300に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。本実施形態は、画素のイネーブルメント機能性に対して、バックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、2つの隣接画素20、32のうちの一方の画素のxアドレッシング線26を、他方の画素に対するイネーブル線30として使用することで実現される。イネーブル線30の論理レベルがxアドレッシング線26の論理レベルに対応する場合に、これを実行することができる。nチャネル又はpチャネルの伝送TFT300、或いは、nチャネル又はpチャネルの選択TFT100、200が使用されるかどうかに依存して、以下の制御方式を適用する必要があるX0、X1=それぞれのxアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号。図10は、4つの隣接画素に対する4つの画素回路20、32、34、36の一例を示し、各画素回路20、32、34又は36は、上述の第3の実施形態に係る3つのTFT100、200、300を備える。4つの画素は、互いに隣接して配置され、同一のyアドレッシング線28によってアドレス指定される。第1の画素回路20の第1のTFT100は、参照番号30で示されたイネーブリング機能である第3の画素回路34のxアドレッシング線26X2、yアドレッシング線28及び第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第2のTFT200は、第1の画素回路20の第1のTFT100、第1の画素回路20のxアドレッシング線26X0及び第1の画素回路20の第3のTFT300に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路32の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。第2の画素回路32の第1のTFT100は、参照番号30で示されたイネーブリング機能である第1の画素回路20のxアドレッシング線26X0、yアドレッシング線28及び第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第2のTFT200は、第2の画素回路32の第1のTFT100、第2の画素回路32のxアドレッシング線26X1及び第2の画素回路32の第3のTFT300に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。第3の画素回路34の第1のTFT100は、参照番号30で示されたイネーブリング機能である第4の画素回路36のxアドレッシング線26X3、yアドレッシング線28及び第3の画素回路34の第2のTFT200に接続される。第3の画素回路34の第2のTFT200は、第3の画素回路34の第1のTFT100、第3の画素回路34のxアドレッシング線26X2及び第3の画素回路34の第3のTFT300に接続される。第3の画素回路34の第3のTFT300は、第3の画素回路34の第2のTFT200に接続される。第3の画素回路34の第3のTFT300は、第3の画素回路34の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。第4の画素回路36の第1のTFT100は、参照番号30で示されたイネーブリング機能である第2の画素回路32のxアドレッシング線26X1、yアドレッシング線28及び第4の画素回路36の第2のTFT200に接続される。第4の画素回路36の第2のTFT200は、第4の画素回路36の第1のTFT100、第4の画素回路36のxアドレッシング線26X3及び第4の画素回路36の第3のTFT300に接続される。第4の画素回路36の第3のTFT300は、第4の画素回路36の第2のTFT200に接続される。第4の画素回路36の第3のTFT300は、第4の画素回路36の光源500を介して接地GNDへのアナログ線22との間の電気的な接続を切り替えるように構成される。第2の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対して、バックプレーンデバイス上に独立したイネーブル線を有する必要はない。1つの画素に対して4つの隣接画素の他の画素のうちの1つのxアドレッシング線26がこの画素に対するイネーブル線として使用される場合に、これを実現することができる。イネーブル線30の論理レベルがxアドレッシング線26の論理レベルに対応する場合に、これを実行することができる。nチャネル又はpチャネルの伝送TFT300、或いは、nチャネル又はpチャネルの選択TFT100、200が使用されるかどうかに依存して、以下の制御方式を適用する必要があるX0、X1、X2、X3=それぞれのxアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号。特定の実施形態とともに本発明を説明したが、多くの変更、代替物、変更及び変形が上記説明に鑑みて当業者には明らかとなることが理解される。特に、当業者は、本発明に係るバックプレーンデバイスを操作し、及び/又は、例えば、表示装置に対して使用するために特定の目的で本発明に係るバックプレーンデバイスを使用する方法を本明細書の図面及び説明に開示されたバックプレーンデバイスから導出する。従って、本発明は、添付の特許請求の範囲の範囲内の全てのそのような代替物、変更及び変形を含むことを意図する。"