第1アナログ信号と第2アナログ信号とを入力し、前記第1アナログ信号から前記第2アナログ信号を減算する減算器と、前記減算器の減算結果を積分する積分器と、それぞれが並列接続された複数のDA変換器であって、前記積分器の出力を基に量子化されたデジタル信号をアナログ信号にそれぞれ変換し、当該それぞれ変換したアナログ信号を前記第2アナログ信号として、前記減算器に異なるタイミングで出力する前記複数のDA変換器とを備えるデルタシグマ変調器。前記積分器の出力をn≧2ビットに量子化し、量子化レベルに対応したk>nビットの温度計コードを出力する量子化器と、前記デジタル信号としての前記温度計コードに処理を施す処理回路と、前記複数のDA変換器としてk個のDA変換器とを備え、前記温度計コードは、1ビット目からkビット目までk個のビットが配列された前記温度計コードであって、前記処理回路は、前記温度計コードを構成する前記k個のビットの配列の順番を入れ替え、前記k個のDA変換器は、前記処理回路によって前記配列の順番が入れ替えられた前記温度計コードの前記k個のビットにそれぞれ対応した電流に変換する請求項1に記載のデルタシグマ変調器。前記k個のDA変換器の各々の出力のタイミングを制御する制御部を更に備え、前記k個のDA変換器は、第1電流を出力する第1DA変換器と、第2電流を出力する第2DA変換器とを含み、前記制御部は、前記第1DA変換器に前記第1電流を出力させ、前記第1DA変換器による前記第1電流の出力開始から一定時間遅延させて、前記第2DA変換器に前記第2電流を出力させる請求項2に記載のデルタシグマ変調器。前記制御部は、前記第2DA変換器による前記第2電流の出力を前記第1DA変換器による前記第1電流の出力開始から前記一定時間遅延させる遅延回路を備える請求項3に記載のデルタシグマ変調器。請求項1から4のいずれか一に記載のデルタシグマ変調器を備える半導体装置。特許文献および非特許文献の技術は、基本的には、トータルピーク電流ITPよりも大きな電流を必要なときに一時的に積分器120に供給することにある。そのためには、積分器120のスルーレートを制御するためのアナログ制御回路や、可変電流源を制御するアナログ制御回路が別途必要となる。したがって、デルタシグマ変調器100のレイアウト面積がCMOS回路で構成できるデジタル回路と比べて増加する。このことは、デルタシグマ変調器の小型化を妨げる。そこで、デルタシグマ変調器の低消費電力化および小型化が望まれている。以下、[発明を実施するための形態]で使用される符号を括弧内に付記し、[課題を解決するための手段]を説明する。この符号は、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために付加されたものである。この符号は、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に使用してはならない。本発明のデルタシグマ変調器1は、第1アナログ信号Aと第2アナログ信号IDACとを入力し、前記第1アナログ信号から前記第2アナログ信号を減算する減算器11と、前記減算器の減算結果Sを積分する積分器12と、それぞれが並列接続された複数のDA変換器141-14kであって、前記積分器の出力を基に量子化されたデジタル信号Cをアナログ信号IDAC1-IDACkにそれぞれ変換し、当該それぞれ変換したアナログ信号を前記第2アナログ信号IDAC=IDAC1IDAC2IDACkとして、前記減算器に異なるタイミングで出力する前記複数のDA変換器とを備える。望ましくは、本発明のデルタシグマ変調器1は、前記積分器の出力をn≧2ビットに量子化し、量子化レベルに対応したk>nビットの温度計コードCを出力する量子化器13と、前記デジタル信号としての前記温度計コードに処理を施す処理回路17と、前記複数のDA変換器としてk個のDA変換器とを備える。前記温度計コードは、1ビット目からkビット目までk個のビットが配列された前記温度計コードである。前記処理回路は、前記温度計コードを構成する前記k個のビットの配列の順番を入れ替える。前記k個のDA変換器は、前記処理回路によって前記配列の順番が入れ替えられた前記温度計コードの前記k個のビットにそれぞれ対応した電流に変換する。望ましくは、本発明のデルタシグマ変調器1は、前記k個のDA変換器の各々の出力のタイミングを制御する制御部15を更に備える。前記k個のDA変換器は、第1電流例えば、IDAC1を出力する第1DA変換器例えば、141と、第2電流例えば、IDAC2を出力する第2DA変換器例えば、142とを含む。前記制御部は、前記第1DA変換器に前記第1電流を出力させ、前記第1DA変換器による前記第1電流の出力開始から一定時間遅延例えば、Td1させて、前記第2DA変換器に前記第2電流を出力させる。望ましくは、前記制御部は、前記第2DA変換器による前記第2電流の出力を前記第1DA変換器による前記第1電流の出力開始から前記一定時間遅延させる遅延回路例えば、1521-1523を備える。デルタシグマ変調器の低消費電力化および小型化を図ることができる。以下、本発明の実施の形態を図面に関連づけて説明する。全ての実施の形態において、同一の構成要素には原則として同一の符号が付されている。[第1の実施の形態]1.デルタシグマ変調器の概要図5は、第1の実施の形態に係るデルタシグマ変調器1の概要を示すブロック図である。デルタシグマ変調器1は、減算器11と、積分器12と、nビットの量子化器13と、k≧1個のDA変換器14と、制御部15と、デコーダ16とを備える。k個目のDA変換器14を第kDA変換器14kと呼ぶ。デルタシグマ変調器1は、量子化器13の出力が第1から第kDA変換器141-14kをそれぞれ経由して減算器11に帰還する負帰還ループを持つ。デルタシグマ変調器1は、この帰還ループを用いて、アナログ信号Aをnビットのデジタル信号Dに変換する。ここで、デルタシグマ変調器1の仕様について述べる。1第1から第kDA変換器141-14kは、それぞれSCR型である。これは、DA変換器14の一例である。k個のDA変換器14は、一定電流帰還型であっても、この他の型であっても差し支えない。以下、第kDA変換器14kの出力電流を第kDAC電流IDACkと呼ぶ。2DA変換器14の個数は、量子化器13の分解能、つまり、ビット数nで決まる。量子化器13は、その分解能がnビットである場合、2n-1ビットの温度計コードCを出力する。そのため、DA変換器14の個数は、k=2n-1>n個である。以下、デルタシグマ変調器1の各々の構成要素について説明する。減算器11は、第1入力端子と、第2入力端子-とを備えている。減算器11は、第1入力端子にアナログ信号Aを入力する。これと共に、減算器11は、第2入力端子にトータルDAC電流IDACを入力する。トータルDAC電流IDACは、第1から第kDAC電流IDAC1-IDACkの総和であって、アナログ信号である。減算器11は、アナログ信号AからトータルDAC電流IDACを減算し、その減算結果である差分S=A-IDACを積分器12に出力する。積分器12は、減算器11から入力した差分Sをサンプリング時間TS単位で積分し、その積分値を量子化器13に出力する。積分器12は、差分Sを積分することから、量子化器13での量子化ノイズを高周波数帯域に追いやるというノイズシェーピングの作用を持つ。なお、2個以上の積分器12を設けることができる。積分の次数を増やすことにより、より高いノイズシェーピングの特性を得ることができる。量子化器13は、積分器12から入力した積分値をnビットに量子化する。その上で、量子化器13は、量子化レベルに対応した2n-1ビットの温度計コードCを作成する。その作成後、量子化器13は、温度計コードCをデコーダ16に出力する。これと共に、量子化器13は、温度計コードCの第1から第kビットC1-Ckを第1から第kDA変換器141-14kにそれぞれ出力する。ここで、第1ビットC1とは、温度計コードCの1ビット目であるLSBを指す。第2ビットC2とは、温度計コードCの2ビット目を指す。以後順に、第kビットCkとは、温度計コードCのkビット目であるMSBを指す。言うまでもなく、第1から第kビットC1-Ckは、それぞれデジタル信号であって、0または1をとる。なお、第1から第kビットC1-Ckは、それぞれ順に、MSBからLSBに対応していても差し支えない。第1から第kDA変換器141-14kは、流入ノードNDIと合流ノードNDOとの間で並列接続されている。第1から第kDA変換器141-14kは、それぞれ1ビットのDA変換器である。第1から第kDA変換器141-14kは、第1から第kビット温度計コードC1-Ckに対応した第1から第kDAC電流IDAC1-IDACkにそれぞれ変換する。DA変換後、第1から第kDA変換器141-14kは、第1から第kDAC電流IDAC1-IDACkを合流ノードNDOを経由して減算器11の第2入力端子に出力する。第1から第kDAC電流IDAC1-IDACkは、合流ノードNDOにて合流し、温度計コードCに対応したトータルDAC電流IDACとなる。従来は、複数個のDA変換器がDAC電流をそれぞれ同時に出力していた図1参照。ここで言う同時とは、実質的な同時である。これに対し、本実施の形態では、第1から第kDA変換器141-14kが、第1から第kDAC電流IDAC1-IDACkをそれぞれ異なるタイミングで出力する。制御部15は、第1から第kDAC電流IDAC1-IDACkが異なるタイミングで出力されるように、第1から第kDA変換器141-14kをそれぞれ制御する。デコーダ16は、2n-1ビットの温度計コードCをnビットのバイナリコードに変換する。上述したように、第1から第kDA変換器141-14kが、それぞれ第1から第kDAC電流IDAC1-IDACkを異なるタイミングで出力する。以下、この点について説明する。ここでは、説明を簡単にするため、量子化器13の分解能がn=2ビットであり、DA変換器14の個数がk=3個の場合を例に挙げる。図6は、第1から第3DAC電流IDAC1-IDAC3をそれぞれ例示する図である。図6では、温度計コードC=111の場合が例示されている。第1から第3DA変換器141-143は、第1から第3DAC電流IDAC1-IDAC3をそれぞれ遅延時間Tdずつずらしながら順番に出力する。遅延時間Tdは、設計段階で予め決められている。具体的には、時間T1にて、制御部15が、第1DA変換器141に第1DAC電流IDAC1の出力を開始させる。時間T1から遅延時間Tdが経過した時間T2にて、制御部15が、第2DA変換器142に第2DAC電流IDAC2の出力を開始させる。最後に、時間T2から遅延時間Tdが経過した時間T3にて、制御部15が、第3DA変換器143に第3DAC電流IDAC3の出力を開始させる。したがって、第3DAC電流IDAC3の出力は、第1DAC電流IDAC1の出力からTd×2だけ遅延している。なお、遅延時間Tdは、第1から第3DAC電流IDAC1-IDAC3の出力ごとに異なっていてもよい。温度計コードC=111の場合、第1から第3DAC電流IDAC1-IDAC3の各々のピーク電流IPは、実質的に同一である。なお、第1から第3DAC電流IDAC1-IDAC3は、IDAC∝exp-T/τで表される。Tは、時間を表す変数である。τタウは、時定数であって、τ=R×Cで表される。Rは、第kDA変換器14kを構成する抵抗の抵抗値例えば、第1抵抗Raの抵抗値、図9参照を表す。Cは、第kDA変換器14kを構成するキャパシタの静電容量例えば、第1キャパシタCaの静電容量、図9参照を表す。ピーク電流IPをとる時間は、時定数τで決まる。図7は、トータルDAC電流IDACを例示する図である。時間T1からT2の期間では、第1DA変換器141のみがDAC電流を出力している。そのため、トータルDAC電流IDACは、IDAC=IDAC1である。トータルDAC電流IDACも、時間T1で瞬時にピークに達する。このときのトータルピーク電流ITPは、ITP=ITP1である。次いで、時間T2からT3の期間では、第1および第2DA変換器141、142がDAC電流をそれぞれ出力している。そのため、トータルDAC電流IDACは、IDAC=IDAC1IDAC2である。トータルDAC電流IDACは、時間T2で瞬時にピークに達する。このときのトータルピーク電流ITP=ITP2は、ITP1より大きい。ただし、トータルピーク電流ITP2は、ITP1ITP2より小さい。次いで、時間T3からTSの期間では、第1から第3DA変換器141-143がDAC電流をそれぞれ出力している。トータルDAC電流IDACは、時間T3で瞬時にピークに達する。このときのトータルピーク電流ITP=ITP3は、ITP2より大きい。ただし、トータルピーク電流ITP3は、ITP1ITP2ITP3より小さい。以上述べたように、第1から第kDAC電流IDAC1-IDACkが出力されるタイミングがそれぞれ異なる。そのため、図7に示すように、それぞれのトータルピーク電流ITPが発生するタイミングが分散される。図6に示すように、第1から第kDAC電流IDAC1-IDACkの各ピーク電流が同じ値をとっていても、トータルピーク電流ITP自体は、従来のものより下がる。したがって、積分器12に供給される電流を削減することができる。このことは、低消費電力化につながる。2.デルタシグマ変調器の詳細な構成例図8は、第1の実施の形態に係るデルタシグマ変調器1の詳細な構成例を示す回路図である。デルタシグマ変調器1は、DEMDynamicElementMatching回路17を更に備える。DEM回路17は、温度計コードCに所定の処理を施す処理回路の一例である。制御部15は、信号発生回路151と、複数個の遅延回路152とを備える。この他、デルタシグマ変調器1は、ノイズの低減を図るため、差動インタフェースを持つ。そのため、図8に示すように、1種類の信号の伝送に2本の信号線が使用される。2本の信号線のうち、正側の信号線を第1信号線LPと呼ぶ。負側の信号線を第2信号線LNと呼ぶ。例えば、デルタシグマ変調器1に入力されるアナログ信号Aの電圧は、第1信号線LPに供給されるアナログ信号APと、第2信号線LNに供給されるアナログ信号APとの電位差で決まる。以下、説明を簡単にするため、n=2ビットのデルタシグマ変調器1を例に挙げる。この場合、以下のことが前提となる。1量子化器13は、n=2ビットの分解能を持つ。そのため、温度計コードCは、3ビットである。2DA変換器14の個数は、k=22-1=3である。したがって、トータルDAC電流IDACは、第1から第3DAC電流IDAC1-IDAC3の総和となる。3制御部15は、m=6個の遅延回路152を備える。2.1.減算器11減算器11について説明する。減算器11は、第1減算器ノード111Pと、第2減算器ノード111Nとを有する。第1減算器ノード111Pは、第1信号線LP上にあって、第1入力抵抗121Pと演算増幅器123の非反転入力端子との間にある。一方、第2減算器ノード111Nは、第2信号線LN上にあって、第2入力抵抗121Nと演算増幅器123の反転入力端子-との間にある。2.2.積分器12積分器12について説明する。積分器12は、第1入力抵抗121Pと、第2入力抵抗121Nと、第1帰還キャパシタ122Pと、第2帰還キャパシタ122Nと、演算増幅器123とを有する。第1入力抵抗121Pは、第1信号線LPに供給されたアナログ信号APを、その電圧に対応した電流に変換する。この電流は、第1減算器ノード111Pにて、トータルDAC電流IDACと合流する。その合流した電流を差分電流SPと呼ぶ。差分電流SPは、第1帰還キャパシタ122Pに供給される。第2入力抵抗121Nは、第1入力抵抗121Pと同様に、第2信号線LNに供給されたアナログ信号ANを、その電圧に対応した電流に変換する。この電流は、第2減算器ノード111Nにて、トータルDAC電流IDACと合流する。その合流した電流を差分電流SNと呼ぶ。差分電流SNは、第2帰還キャパシタ122Nに供給される。第1帰還キャパシタ122Pは、2つの電極板を備える。一方の電極板は、演算増幅器123の非反転入力端子に接続されている。他方の電極板は、演算増幅器123の反転出力端子-に接続されている。第1帰還キャパシタ122Pは、差分電流SPに応じた電荷を蓄積する。第2帰還キャパシタ122Nも、2つの電極板を備える。一方の電極板は、演算増幅器123の反転入力端子-に接続されている。他方の電極板は、演算増幅器123の非反転出力端子に接続されている。第2帰還キャパシタ122Nは、差分電流SNに応じた電荷を蓄積する。演算増幅器123は、具体的には、差動増幅器である。演算増幅器123は、減算器11による差分S、即ち、2つの入力電圧の電位差をサンプリング時間Ts積分する。2つの入力電圧のうちの一つは、非反転入力端子への入力電圧VINPである。もう一つは、反転入力端子-への入力電圧VINNである。演算増幅器123は、第1帰還キャパシタ122Pに蓄積された電荷量に応じた電圧VOUTPを反転出力端子-に出力する。これと共に、演算増幅器123は、第2帰還キャパシタ122Nに蓄積された電荷量に応じた電圧VOUTNを非反転出力端子に出力する。電圧VOUTNに対する電圧VOUTPが積分器12の積分値である。2.3.量子化器13量子化器13について説明する。量子化器13は、量子化器制御信号CLKCMP=Hハイレベルの期間、以下の処理を行う。先ず、量子化器13は、電圧比較回路不図示を用いて、積分器12の出力である積分値を22=4個の参照電圧と比較する。量子化器13は、この比較結果に基づいて、積分値を量子化する。積分値は、4通り4値ある量子化レベルのうちのいずれかに量子化される。次に、量子化器13は、4値の量子化レベルに対応した3ビットの温度計コードCを作成する。4値の量子化レベルは、表1に示すように、4値の温度計コードCにそれぞれ対応づけられている。量子化器13は、作成した温度計コードCをデコーダ16およびDEM回路17に出力する。2.4.DEM回路17DEM回路17について説明する。DEM回路17は、サンプリング時間TSごとに、量子化器13から温度計コードCを入力する。温度計コードCは、表1に示すように、1ビット目から3ビット目までk=3個の第1から第3ビットC1-C3が配列されたものである。DEM回路17は、温度計コードCを入力する度に、入力した温度計コードCを構成する第1から第3ビットC1-C3の配列の順番を入れ替える。順番の入れ替えは、規則性を持っていても、ランダムであってもよい。また、順番の入れ替えは、第1から第3ビットC1-C3の各々が同一の値でない場合に行われれば、十分である。DEM回路17は、その順番の入れ替えを反映させた第1から第3出力ビットOUT1-OUT3を第1から第3DA変換器141-143にそれぞれ出力する。ここで、第1出力ビットOUT1とは、出力OUTの1ビット目であるLSBを指す。第2出力ビットOUT2とは、出力OUTの2ビット目を指す。第3ビットOUT3とは、出力OUTのkビット目であるMSBを指す。DEM回路17の動作DEM処理の一例を挙げる。例えば、温度計コードC=001の場合、第1から第3ビットC1-C3は、それぞれ、1、0、0である。DEM回路17は、温度計コードC=001を連続して複数回入力した場合、以下のように動作する。1回目の入力:このときの出力OUTは、001である。したがって、第1から第3DA変換器141-143は、1、0、0をそれぞれ入力する。2回目の入力:この入力で、DEM回路17は、1を持つ第1ビットC1の位置を第2ビットC2の位置と入れ替える。したがって、出力OUTは、010である。第1から第3DA変換器141-143は、0、1、0をそれぞれ入力する。3回目の入力:この入力で、DEM回路17は、1を持つ第2ビットC2の位置を第3ビットC3の位置と入れ替える。したがって、出力OUTは、100である。したがって、第1から第3DA変換器141-143は、0、0、1をそれぞれ入力する。4回目の入力:この入力で、DEM回路17は、1を持つ第3ビットC3の位置を第1ビットC1の位置と入れ替える。このときの出力OUTは、001である。DEM17は、1回目の入力時と同様の処理を行う。上述の例のように、同一の値を持つ温度計コードCが連続した場合、DEM回路17は、1が連続して同一のDA変換器14に入力されることを防止する。そのため、次の2つの顕著な効果を得ることができる。1つ目は、高調波ノイズが低減することにある。トータルDAC電流IDACには、3つのピーク電流ITP1-ITP3が存在する図7参照。そのトータルDAC電流IDACが減算器11を経て積分器12に入力される。そのため、積分器12では、3つのピーク電流ITP1-ITP3が高調波ノイズとして捉えられやすい。DEM回路17は、第1から第3DAC電流IDAC1-IDAC3がそれぞれ異なるタイミングで出力されるために発生する高調波ノイズを低減させる。2つ目は、第1から第3DA変換器141-143の各々の個体差に起因するノイズが低減することにある。この個体差は、デルタシグマ変調器1の製造過程で起こる。以上2つの効果は、量子化器13の分解能が上がるにつれて顕著となる。2.5.第1DA変換器141第1DA変換器141について説明する。第1DA変換器141の要点は、以下の通りである。1第1出力ビットOUT1=1の場合:この場合、第1DA変換器141は、正の符号を持つ第1DAC電流IDAC1を第1合流ノードNDOPに出力する。第1合流ノードNDOPは、減算器11の第2減算器ノード111Nに接続されている。2第1出力ビットOUT1=0の場合:この場合、第1DA変換器141は、符号を反転させた第1DAC電流IDAC1、つまり、負の符号を持つ第1DAC電流IDAC1を第2合流ノードNDONに出力する。第2合流ノードNDONは、減算器11の第1減算器ノード111Pに接続されている。図8に示す減算器11は、アナログ信号AからトータルDAC電流IDACを減算する代りに、符号が反転されたトータルDAC電流IDACをアナログ信号Aに加算する構成をとっている。そのため、第1DAC電流IDAC1の出力先が、第1出力ビットOUT1の値に応じて異なる。以下、第1DA変換器141について詳細に説明する。図9は、第1DA変換器141の部分拡大図である。第1DA変換器141は、差動型DA変換器である。第1DA変換器141は、6個のスイッチと、2個のキャパシタと、2個の抵抗を備える。6個のスイッチとは、第1スイッチSW1aと、第2スイッチSW1bと、第3スイッチSW1cと、第4スイッチSW1dと、第5スイッチSW1eと、第6スイッチSW1fとを指す。6個のスイッチの各々は、例えば、nチャネルのMOSMetalOxideSemiconductorトランジスタである。2個のキャパシタとは、第1キャパシタCaと、第2キャパシタCbとを指す。2個のキャパシタは、互いに実質的に同じ静電容量を持つ。2個の抵抗とは、第1抵抗Raと、第2抵抗Rbとを指す。2個の抵抗は、互いに実質的に同じ抵抗値を持つ。第1DA変換器141の接続関係について説明する。第1流入ノードNDIPおよび第1合流ノードNDOP間には、第1スイッチSW1aと、第3スイッチSW1cと、第1抵抗Raとがそれぞれ直列に接続されている。第2流入ノードNDINおよび第2合流ノードNDON間には、第2スイッチSW1bと、第4スイッチSW1dと、第2抵抗Rbとがそれぞれ直列に接続されている。これに加え、第5スイッチSW1eが、2つの接続ノードNDaおよびNDb間に接続されている。第6スイッチSW1fが、2つの接続ノードNDcおよびNDd間に接続されている。第1および第2キャパシタCa、Cbは、第1および第2ノードNDeおよびNDf間で互いに直列接続されている。第3ノードNDgには、コモン電圧VCOMが供給される。6個のスイッチの各々の動作は、以下の通りである。6個のスイッチの各々は、ハイレベルHの制御信号が印加されている期間、オンである。一方、6個のスイッチの各々は、ローレベルLの制御信号が印加されている期間、オフである。具体的には、以下の通りである。SW1a、SW1b:第1および第2スイッチSW1a、SW1bは、第1DAC制御信号CLKS1によってオン/オフがそれぞれ制御される。両者のオン/オフは、互いに連動している。両者は、第1および第2キャパシタCa、Cbをそれぞれ充電するときに、オンである。SW1c、SW1d:第3および第4スイッチSW1c、SW1dは、第1DAC制御信号CLKHP1によってオン/オフがそれぞれ制御される。両者のオン/オフは、互いに連動している。出力OUT1=1の場合、両者はオンである。一方、出力OUT1=0の場合、両者はオフである。SW1e、SW1f:第5および第6スイッチSW1e、SW1fは、第1DAC制御信号CLKHM1によってオン/オフがそれぞれ制御される。両者のオン/オフは、互いに連動している。出力OUT1=1の場合、両者はオフである。一方、出力OUT1=0の場合、両者はオンである。次に、図8および図9を参照しながら、サンプリング時間Tsにおける第1DA変換器141の動作を説明する。その動作は、2つのステップに大別される。1出力OUT1=1の場合ステップ1:充電状態量子化器13の動作が開始したとき、第1および第2スイッチSW1a、SW1bは、第1DAC制御信号CLKS1=Hをそれぞれ受けて、オンに保持されている。これに対し、第3および第4スイッチSW1c、SW1dは、第1DAC制御信号CLKHP1=Lをそれぞれ受けて、オフに保持されている。第5および第6スイッチSW1e、SW1fも同様に、第1DAC制御信号CLKHM1=Lをそれぞれ受けて、オフに保持されている。このときの第1DA変換器141他のDA変換器についても同様の状態を充電状態と呼ぶ。やがて、量子化器13の動作が停止する。そして、DEM回路17が第1出力ビットOUT1=1を出力する。このとき、2個のキャパシタは、それぞれ充電を行っている。そのため、第1ノードNDeの電圧VDACPは、次第に上昇する。出力OUT1=1の場合、電圧VDACPは、コモン電圧VCOMよりも大きい。一方、第2ノードNDfの電圧VDACNは、次第に低下する。ここでは、電圧VDACNは、電圧VDACPの符号を反転させたものに等しい。ステップ2:出力状態2個のキャパシタの充電が完了した後、第1および第2スイッチSW1a、SW1bは、第1DAC制御信号CLKS1=Lを受けて、オンからオフに切り替わる。一方、第3および第4スイッチSW1c、SW1dは、第1DAC制御信号CLKHP1=Hを受けて、オフからオンに切り替わる。ただし、第5および第6スイッチSW1e、SW1fは、オフに保持されている。このときの第1DA変換器141他のDA変換器についても同様の状態を出力状態と呼ぶ。第1キャパシタCaは、コモン電圧VCOMと電圧VDACPとの差に応じた電荷を蓄積している。第3スイッチSW1cがオンであるため、第1キャパシタCaは、第1抵抗Raによって放電する。この放電により、第1抵抗Raには、第1キャパシタCaの電荷量に応じた電流が流れる。この電流が第1DAC電流IDAC1である。そして、第1DAC電流IDAC1は、第1合流ノードNDOPへと流れる。一方、第2キャパシタCbは、コモン電圧VCOMと電圧VDACNとの差に応じた電荷を蓄積している。第4スイッチSW1dがオンであるため、第2キャパシタCbは、第2抵抗Rbによって放電する。この放電により、第2抵抗Rbには、第2キャパシタCbの電荷量に応じた電流が流れる。この電流は、第1DAC電流IDAC1の符号を反転させたものに等しい。そして、この電流は、第2合流ノードNDONへと流れる。2第1出力ビットOUT1=0の場合ステップ1:充電状態ステップ1は、第1出力ビットOUT1=1の場合と同様である。ただし、電圧VDACPの符号が第1出力ビットOUT1=1の場合と逆である。電圧VDACNの符号についても、これと同様である。ステップ2:出力状態第1出力ビットOUT1=0の場合と同様に、第1および第2スイッチSW1a、SW1bは、第1DAC制御信号CLKS1=Lを受けて、オンからオフに切り替わる。ただし、第3および第4スイッチSW1c、SW1dは、オフに保持されている。一方、第5および第6スイッチSW1e、SW1fは、第1DAC制御信号CLKHM1=Hを受けて、オフからオンに切り替わる。第5スイッチSW1eがオンであるため、第1キャパシタCaは、第2抵抗Rbによって放電する。この放電により、第2抵抗Rbには、第1キャパシタCaの電荷量に応じた電流が流れる。第1出力ビットOUT1=0の場合、この電流が第1DAC電流IDAC1である。ただし、第1DAC電流IDAC1の符号は、第1出力ビットOUT1=0の場合と逆である。そして、第1DAC電流IDAC1は、第2合流ノードNDONへと流れる。また、第6スイッチSW1fがオンであるため、第2キャパシタCbは、第1抵抗Raによって放電する。この放電により、第1抵抗Raには、第2キャパシタCbの電荷量に応じた電流が流れる。この電流は、第1DAC電流IDAC1の符号を反転させたものに等しい。そして、この電流は、第1合流ノードNDOPへと流れる。2.6.第2DA変換器142第2DA変換器142は、受ける制御信号が第1DA変換器141と異なる。以下にその相違点を列挙する。SW2a、SW2b:第1および第2スイッチSW2a、SW2bは、第2DAC制御信号CLKS2によってオン/オフがそれぞれ制御される。SW2c、SW2d:第3および第4スイッチSW2c、SW2dは、第2DAC制御信号CLKHP2によってオン/オフがそれぞれ制御される。SW2e、SW2f:第5および第6スイッチSW1e、SW1fは、第2DAC制御信号CLKHM2によってオン/オフがそれぞれ制御される。2.7.第3DA変換器143第3DA変換器143も、受ける制御信号が第1および第2DA変換器141、142と異なる。以下にその相違点を列挙する。SW3a、SW3b:第1および第2スイッチSW3a、SW3bは、第3DAC制御信号CLKS3によってオン/オフがそれぞれ制御される。SW3c、SW3d:第3および第4スイッチSW3c、SW3dは、第3DAC制御信号CLKHP3によってオン/オフがそれぞれ制御される。SW3e、SW3f:第5および第6スイッチSW3e、SW3fは、第3DAC制御信号CLKHM3によってオン/オフがそれぞれ制御される。2.8.制御部15制御部15について説明する。制御部15は、信号発生回路151と、m=6個の遅延回路152とを備える。m個目の遅延回路152を第m遅延回路152と呼ぶ。制御部15は、大別して2種類の制御信号を発生させる。一つは、量子化器13を制御するための量子化器制御信号CLKCMPである。制御部15は、不図示の回路を用いて量子化器制御信号CLKCMPを発生させ、これを量子化器13に出力する。もう一つは、第1DAC制御信号CLKS1、CLKHP1、CLKHM1である。2.8.1.信号発生回路151信号発生回路151は、クロック発振器、種々の論理回路などで構成されている。信号発生回路151は、第1DAC制御信号CLKS1、CLKHP1、CLKHM1を発生させ、発生させた各々を第1DA変換器141に出力する。これと共に、信号発生回路151は、第1DAC制御信号CLKS1、CLKHP1、CLKHM1を、6個の遅延回路1521-1526のうちの対応する遅延回路152にそれぞれ出力する。詳細は、以下の通りである。第1DAC制御信号CLKS1:信号発生回路151は、第1DAC制御信号CLKS1を第1および第2スイッチSW1a、SW1bにそれぞれ出力する。更に、信号発生回路151は、第1DAC制御信号CLKS1を第1遅延回路1521に出力する。第1DAC制御信号CLKHP1:信号発生回路151は、第1DAC制御信号CLKHP1を第3および第4スイッチSW1c、SW1dにそれぞれ出力する。更に、信号発生回路151は、第1DAC制御信号CLKHP1を第2および第5遅延回路1522、1525にそれぞれ出力する。第1DAC制御信号CLKHM1:信号発生回路151は、第1DAC制御信号CLKHM1を第5および第6スイッチSW1e、SW1fにそれぞれ出力する。更に、信号発生回路151は、第1DAC制御信号CLKHM1を第3および第6遅延回路1523、1526にそれぞれ出力する。2.8.2.第1から第6遅延回路1521-1526第1から第6遅延回路1521-1526は、例えば、それぞれRCローパスフィルタと同様の構成をとっている。RCローパスフィルタは、1個の抵抗Rと1個のキャパシタCで構成され、入力信号を時定数RCに対応した時間だけ遅延させて出力する。なお、6個の遅延回路152の各々は、シフトレジスタなどで構成されていてもよい。いずれにせよ、6個の遅延回路152の各々は、デジタル回路である。遅延回路1521-1523:第1から第3遅延回路1521-1523は、第1DAC制御信号CLKS1、CLKHP1、CLKHM1をそれぞれ遅延時間Td1遅延させる。第1から第3遅延回路1521-1523は、遅延した第1DAC制御信号CLKS1、CLKHP1、CLKHM1をそれぞれ第2DAC制御信号CLKS2、CLKHP2、CLKHM2として第2DA変換器142に出力する。詳細には、第1遅延回路1521は、第2DAC制御信号CLKS2を第1および第2スイッチSW2a、SW2bにそれぞれ出力する。第2遅延回路1522は、第2DAC制御信号CLKHP2を第3および第4スイッチSW2c、SW2dにそれぞれ出力する。第3遅延回路1523は、第2DAC制御信号CLKHM2を第5および第6スイッチSW2e、SW2fにそれぞれ出力する。遅延回路1524-1526:第4から第6遅延回路1524-1526は、第1DAC制御信号CLKS1、CLKHP1、CLKHM1をそれぞれ遅延時間Td2遅延させる。遅延時間Td2は、遅延時間Td1よりも大きいTd2>Td1。第4から第6遅延回路1524-1526は、遅延した第1DAC制御信号CLKS1、CLKHP1、CLKHM1をそれぞれ第3DAC制御信号CLKS3、CLKHP3、CLKHM3として第3DA変換器143に出力する。詳細には、第4遅延回路1524は、第3DAC制御信号CLKS3を第1および第2スイッチSW3a、SW3bにそれぞれ出力する。第5遅延回路1525は、第3DAC制御信号CLKHP3を第3および第4スイッチSW3c、SW3dにそれぞれ出力する。第6遅延回路1526は、第3DAC制御信号CLKHM3を第5および第6スイッチSW3e、SW3fにそれぞれ出力する。2.9.デコーダ16デコーダ16について説明する。4値の温度計コードCは、表2に示すように、4値のバイナリコードにそれぞれ対応づけられている。デコーダ16は、量子化器13の3ビット出力の温度計コードCをn=2ビットのバイナリコードに変換する。3.デルタシグマ変調器の動作例図10は、デルタシグマ変調器1の動作例を示すタイミングチャートである。3.1.タイミングチャート全体の説明先ず、図10に例示するタイミングチャート全体を説明する。デルタシグマ変調器1は、アナログ信号Aをサンプリング期間TSごとにデジタル信号Dに変換する。サンプリング時間Tsは、図1Aに示すように、あるクロックCLKの立ち上がりから次のクロックCLKの立ち上がりまでの時間である。クロックCLKは、デルタシグマ変調器1の外部から供給される。ここでは、多数あるサンプリング時間Tsのうち、第1から第3のサンプリング時間TS1-TS3を例に挙げる。量子化器13は、図10Bに示すように、量子化器制御信号CLKCMPの立ち上がりに同期してアナログ信号Aの量子化を開始する。その開始前には、減算器11が、アナログ信号AとトータルDAC電流IDACとの差分Sを積分器12にすでに出力している。そして、積分器12が、差分Sをサンプリング時間TS単位で積分している。なお、量子化は、量子化器制御信号CLKCMP=Hの期間に終了している必要がある。図10Cに示すように、第1から第3のサンプリング時間TS1-TS3の全てにおいて、量子化器13の出力である温度計コードCがC=001であったと仮定する。図10Dに示すように、DEM回路17は、量子化器13から温度計コードCを入力する度に、入力した温度計コードCに対して、第1から第3ビットC1-C3の配列の順番を入れ替える。その結果は、以下の通りである。第1のサンプリング時間TS1:出力OUT=001第2のサンプリング時間TS2:出力OUT=010第3のサンプリング時間TS3:出力OUT=100第1から第3DA変換器141-143は、サンプリング期間TSごとに、出力OUTを構成する第1から第3出力ビットOUT1-OUT3を第1から第3DAC電流IDAC1-IDAC3にそれぞれ変換する。その際に、第1から第3DA変換器141-143は、それぞれ以下のように動作する。第1のサンプリング時間TS1:時間T11にて、第1DA変換器141は、第1DAC電流IDAC1の出力を開始する。第1出力ビットOUT1=1であるので、第1DA変換器141は、図10Nに示す第1DAC電流IDAC1を第1合流ノードNDOPに出力する。時間T11から遅延時間Td1経過した時間T12にて、第2DA変換器142は、第2DAC電流IDAC2の出力を開始する。第2出力ビットOUT2=0であるので、第2DA変換器142は、図10Oに示す第2DAC電流IDAC2を第2合流ノードNDONに出力する。時間T11から遅延時間Td2経過した時間T13にて、第3DA変換器143は、第3DAC電流IDAC3の出力を開始する。第3出力ビットOUT3=0であるので、第3DA変換器143は、図10Pに示す第3DAC電流IDAC3を第2合流ノードNDONに出力する。第2のサンプリング時間TS2:第1から第3DA変換器141-143は、第1のサンプリング時間TS1の場合と同様に動作する。ただし、以下の点が第1のサンプリング時間TS1の場合と異なる。第1に、第1DA変換器141は、時間T21にて、図10Nに示す第1DAC電流IDAC1を第2合流ノードNDONに出力する。それは、第1出力ビットOUT1が0のためである。第2に、第2DA変換器142は、時間T22にて、図10Oに示す第2DAC電流IDAC2を第1合流ノードNDOPに出力する。それは、第2出力ビットOUT2が1のためである。第3のサンプリング時間TS3:第1から第3DA変換器141-143は、第1のサンプリング時間TS1の場合と同様に動作する。ただし、以下の点が第1のサンプリング時間TS1の場合と異なる。第1に、第1DA変換器141は、時間T31にて、図10Nに示す第1DAC電流IDAC1を第2合流ノードNDONに出力する。これは、第2のサンプリング時間TS2の場合と同様の理由による。第2に、第3DA変換器143は、時間T33にて、図10Pに示す第3DAC電流IDAC3を第1合流ノードNDOPに出力する。それは、第3出力ビットOUT3が1のためである。3.2.第1から第3DA変換器141-143の動作例次に、第1から第3DA変換器141-143の動作例を制御部15に関連づけて説明する。3.2.1.第1のサンプリング時間TS1量子化器制御信号CLKCMPの立ち上がり時:このとき、第1から第3DA変換器141-143は、それぞれ充電状態である。このときの制御部15は、以下のように動作する。制御部15は、図10E、H、Kにそれぞれ示す第1DAC制御信号CLKS1、CLKHP1、CLKHM1を第1DA変換器141にそれぞれ出力している。第1DAC制御信号のレベルを以下に示す。第1DAC制御信号CLKS1=H第1DAC制御信号CLKHP1=L第1DAC制御信号CLKHM1=L同様に、制御部15は、図10F、I、Lにそれぞれ示す第2DAC制御信号CLKS2、CLKHP2、CLKHM2を第2DA変換器142にそれぞれ出力している。第2DAC制御信号の各々のレベルを以下に示す。第2DAC制御信号CLKS2=H第2DAC制御信号CLKHP2=L第2DAC制御信号CLKHM2=L同様に、制御部15は、図10G、J、Mにそれぞれ示す第3DAC制御信号CLKS3、CLKHP3、CLKHM3を第3DA変換器143にそれぞれ出力している。第3DAC制御信号のレベルを以下に示す。第3DAC制御信号CLKS3=H第3DAC制御信号CLKHP3=L第3DAC制御信号CLKHM3=Lしたがって、第1DA変換器141の6個のスイッチは、以下の状態をとる。第1および第2スイッチSW1a、SW1b=オン第3および第4スイッチSW1c、SW1d=オフ第5および第6スイッチSW1e、SW1f=オフ第2DA変換器142の6個のスイッチは、以下の状態をとる。第1および第2スイッチSW2a、SW2b=オン第3および第4スイッチSW2c、SW2d=オフ第5および第6スイッチSW2e、SW2f=オフ第3DA変換器143の6個のスイッチは、以下の状態をとる。第1および第2スイッチSW3a、SW3b=オン第3および第4スイッチSW3c、SW3d=オフ第5および第6スイッチSW3e、SW3f=オフ量子化器制御信号CLKCMPの立ち上がり時、第1から第3DA変換器141-143は、第1から第3DAC電流IDAC1-IDAC3の出力を停止している。時間T11:時間T11にて、第1DA変換器141は、充電状態から出力状態に切り替わる。これに対し、第2および第3DA変換器142、143は、それぞれ充電状態に保持されている。このとき、制御部15は、以下のように動作する。なお、第1DAC制御信号の各々のレベルは、時間T11から時間ΔTの間、保持される。制御部15は、第1DAC制御信号CLKS1をHからLに切り替える。制御部15は、第1DAC制御信号CLKHP1をLからHに切り替える。制御部15は、第1DAC制御信号CLKHM1をLに保持する。したがって、第1DA変換器141の6個のスイッチは、時間T11から時間ΔTの間、それぞれ以下の状態をとる。第1および第2スイッチSW1a、SW1b=オフ第3および第4スイッチSW1c、SW1d=オン第5および第6スイッチSW1e、SW1f=オフその結果、図10Nに示すように、時間T11にて、第1DA変換器141が第1DAC電流IDAC1の出力を開始する。時間T12:時間T12にて、第2DA変換器142は、充電状態から出力状態に切り替わる。第3DA変換器143は、充電状態である。このとき、制御部15は、以下のように動作する。なお、第2DAC制御信号の各々のレベルは、時間T12から時間ΔTの間、保持される。第2DAC制御信号の各々は、第1から第3遅延回路1521-1522によって、第1DAC制御信号の各々に対して遅延時間Td1だけ遅延している。制御部15は、第2DAC制御信号CLKS2をHからLに切り替える。制御部15は、第2DAC制御信号CLKHP2をLに保持する。制御部15は、第2DAC制御信号CLKHM2をLからHに切り替える。したがって、第2DA変換器142の6個のスイッチは、時間T12から時間ΔTの間、それぞれ以下の状態をとる。第1および第2スイッチSW2a、SW2b=オフ第3および第4スイッチSW2c、SW2d=オフ第5および第6スイッチSW2e、SW2f=オンその結果、図10Oに示すように、時間T12にて、第2DA変換器142が、第2DAC電流IDAC2の出力を開始する。時間T13:時間T13にて、第3DA変換器143は、充電状態から出力状態に切り替わる。このとき、制御部15は、以下のように動作する。なお、第3DAC制御信号の各々のレベルは、時間T13から時間ΔTの間、保持される。第3DAC制御信号の各々は、第4から第6遅延回路1524-1526によって、第1DAC制御信号の各々に対して遅延時間Td2だけ遅延している。制御部15は、第3DAC制御信号CLKS3をHからLに切り替える。制御部15は、第3DAC制御信号CLKHP3をLに保持する。制御部15は、第3DAC制御信号CLKHM3をLからHに切り替える。したがって、第3DA変換器143の6個のスイッチは、時間T13から時間ΔTの間、それぞれ以下の状態をとる。第1および第2スイッチSW3a、SW3b=オフ第3および第4スイッチSW3c、SW3d=オフ第5および第6スイッチSW3e、SW3f=オンその結果、図10Pに示すように、時間T13にて、第3DA変換器143が第3DAC電流IDAC3の出力を開始する。時間T14:時間T11から時間ΔT経過した時間T14にて、第1DA変換器141は、出力状態から充電状態に切り替わる。これに対し、第2および第3DA変換器142、143は、それぞれ出力状態に保持されている。このとき、制御部15は、量子化器制御信号CLKCMPの立ち上がり時と同様の第1DAC制御信号CLKS1、CLKHP1、CLKHM1を第1DA変換器141にそれぞれ出力する。したがって、第1DA変換器141は、第1DAC電流IDAC1の出力を停止する。時間T15:時間T12から時間ΔT経過した時間T15にて、第2DA変換器142は、出力状態から充電状態に切り替わる。第3DA変換器143は、出力状態に保持されている。このとき、制御部15は、時量子化器制御信号CLKCMPの立ち上がり時と同様の第2DAC制御信号CLKS2、CLKHP2、CLKHM2を第2DA変換器142にそれぞれ出力する。したがって、第2DA変換器142は、第2DAC電流IDAC2の出力を停止する。時間T16:時間T13から時間ΔT経過した時間T16にて、第3DA変換器143は、出力状態から充電状態に切り替わる。このとき、制御部15は、量子化器制御信号CLKCMPの立ち上がり時と同様の第3DAC制御信号CLKS3、CLKHP3、CLKHM3を第3DA変換器143にそれぞれ出力する。したがって、第3DA変換器143は、第3DAC電流IDAC3の出力を停止する。3.2.3.第2のサンプリング時間TS2このときの第1から第3DA変換器141-143および制御部15の動作は、第1のサンプリング時間TS1の場合と同様である。ただし、これらの各動作を第1のサンプリング時間TS1の場合と対比すると、2つの点で差異がある。1つ目は、時間T21における第1DAC制御信号CLKHP1、CLKHM1のレベルである。2つ目は、時間T22における第2DAC制御信号CLKHP2、CLKHM2のレベルである。具体的には以下の通りである。第1DAC制御信号CLKHP1=L時間T21第1DAC制御信号CLKHM1=LからH時間T21第2DAC制御信号CLKHP2=LからH時間T22第2DAC制御信号CLKHM2=L時間T223.2.4.第3のサンプリング時間TS3このときの第1から第3DA変換器141-143および制御部15の動作も、第1のサンプリング時間TS1の場合と同様である。ただし、これらの各動作を第1のサンプリング時間TS1における各動作と対比すると、2つの点で差異がある。1つ目は、時間T31における第1DAC制御信号CLKHP1、CLKHM1のレベルである。2つ目は、時間T33における第3DAC制御信号CLKHP3、CLKHM3のレベルである。具体的には以下の通りである。第1DAC制御信号CLKHP1=L時間T31第1DAC制御信号CLKHM1=LからH時間T31第3DAC制御信号CLKHP3=LからH時間T32第3DAC制御信号CLKHM3=L時間T32以上述べたように、第1から第3DA変換器141-143の各々の出力のタイミングが異なる。そのため、第1から第3DAC電流IDAC1-IDAC3の各々のピーク電流IPが分散される。この分散の度合いは、2つの遅延時間Td1およびTd2に依存する。2つの遅延時間Td1およびTd2がそれぞれ大きいほど、ピーク電流IPが大きく分散される。SCR型のDA変換器が用いられる場合、2つの遅延時間Td1およびTd2の大きさは、量子化器制御信号CLKCMPの立ち上がりから第3DAC制御信号CLKHM3の立ち下がりまでの時間間隔がゼロ以上となる範囲内にあることが望ましい。3つのピーク電流IPの分散により、トータルピーク電流が従来よりも下がるので、積分器12に供給される電流を削減することができる。このことは、低消費電力化につながる。4.デルタシグマ変調器の配置レイアウト図11は、デルタシグマ変調器1の配置レイアウトの一例を示す図である。制御部15およびデコーダ16の図示は省略されている。第1から第6遅延回路1521-1526は、それぞれ対応する第2および第3DA変換器142、143に隣接して配置されている。これは、第2および第3DAC制御信号の各々の伝搬遅延などを最小限に留めるためである。図11に示すように、第1から第6遅延回路1521-1526に加え、第7から第9遅延回路1527-1529が、第1DA変換器141に隣接して配置されている。これは、以下の場合を想定したものである。本実施の形態では、第1DA変換器141の出力開始を基準として、第2DA変換器142の出力開始が遅延している。そして、第2DA変換器142の出力開始に対して第3DA変換器143の出力開始が遅延している。そのため、第1DA変換器141に対応する遅延回路は設けられていない。それぞれのピーク電流IPの分散を図るためには、第1から第3DA変換器141-143の各々の出力のタイミングが異なればよい。例えば、第2DA変換器142が第2DAC電流IDAC3の出力を開始した後、第3DA変換器143が第3DAC電流IDAC2の出力を開始し、その後、第1DA変換器141が第1DAC電流IDAC1の出力を開始してもよい。その場合には、第7から第9遅延回路1527-1529を用いて、第1DAC制御信号CLKS1、CLKHP1、CLKHM1の遅延が図られる。第1から第9遅延回路1521の各々は、アナログ回路よりもレイアウト面積を要しないデジタル回路で構成される。そのため、デルタシグマ変調器1の低消費電力化に加え、小型化も図ることができる。5.デルタシグマ変調器を備えたマイクロコンピュータ図12は、デルタシグマ変調器1を備えたマイクロコンピュータ2の構成例を示すブロック図である。上述の特徴を持つデルタシグマ変調器1は、半導体装置に好適である。本実施の形態では、マイクロコンピュータ2を半導体装置の一例に挙げる。マイクロコンピュータ2は、以下のように構成されている。マイクロコンピュータ2は、デルタシグマ変調器1に加え、CPU中央演算処理装置21と、RAMRandomAccesssMemory22と、ROMReadOnlyMemory23と、逓倍器24と、DA変換器25とを備える。CPU21は、プログラムに従って、種々の演算を実行する。RAM22は、CPU21の処理に必要なデータを一時的に格納する。ROM23は、例えば、マイクロコンピュータ2のハードウェアを制御するファームウェアを格納している。逓倍器24は、マイクロコンピュータ2の内部で用いられるクロックなどを発生させる。DA変換器25は、CPU24で処理されたデジタルデータをアナログデータに変換する。[第2の実施の形態]第2の実施の形態について説明する。図8に示すデルタシグマ変調器1には、6個の遅延回路152が用いられている。6個の遅延回路152には、製造上のバラツキにより個体差がある。そのため、6個の遅延回路152の各々の出力タイミングにバラツキが発生する場合がある。その場合、第1から第3DA変換器141-143の各々が、サンプリング時間Tsの間に充電状態から出力状態へと遷移できない場合がある。この事態を回避すべく、本実施の形態では、6個の遅延回路152の時定数の補正がそれぞれ個別に行われる。図13は、第2の実施の形態に係るデルタシグマ変調器1Aの構成例を示す回路図である。図13には、信号発生回路151の図示が省略されている。本実施の形態と第1の実施の形態との主な相違点は、2つある。1つ目は、デルタシグマ変調器1Aが時定数補正回路17を更に備えることである。2つ目は、時定数補正回路17を用いて、6個の遅延回路152の時定数をそれぞれ個別に補正することである。第1から第6遅延回路1521-1526は、RCローパスフィルタと同様の接続構成をとっている。第1から第3遅延回路1521-1523の各々の時定数は、同じである。第4から第6遅延回路1524-1526の各々の時定数も、同じである。ただし、前者の時定数は、後者の時定数と異なる。その詳細は、以下の通りである。第1から第3遅延回路1521-1523の各々は、抵抗値|R1|を持つ抵抗R1と、静電容量|C1|を持つキャパシタC1とを備える。これらの時定数τ1は、τ1=R1×C1である。一方、第4から第6遅延回路1524-1526の各々は、抵抗値|R2|を持つ抵抗R2と、静電容量|C2|を持つキャパシタC2とを備える。この時定数τ2は、τ2=R2×C2である。本実施の形態では、3個のキャパシタC1の静電容量|C1|と、3個のキャパシタC2の静電容量|C2|とを独立して可変することができる。電子制御でこれら静電容量の可変を可能にするため、各々のキャパシタには、例えば、バリキャップダイオードが用いられる。第1から第3遅延回路1521-1523が制御信号CNT1-CNT3をそれぞれ受けると、それぞれのキャパシタC1の静電容量|C1|は、理想的な値に可変される。同様に、第4から第6遅延回路1524-1526が制御信号CNT4-CNT6を受けると、それぞれのキャパシタC2の静電容量|C2|が理想的な値に可変される。ここで言う理想的とは、本来とるべき理論上の値である。時定数補正回路17は、第1参照時定数τ1と、第2参照時定数τ2とを記憶している。第1参照時定数τ1は、遅延時間Td1を満たす理論上の値である。第2参照時定数τ2は、遅延時間Td2を満たす理論上の値である。時定数補正回路17は、第1から第3遅延回路1521-1523の各々についての実際の時定数τ1を計測する。これに加え、時定数補正回路17は、第4から第6遅延回路1524-1526の各々についての実際の時定数τ2を計測する。計測後、時定数補正回路17は、以下の処理を行う。第1に、時定数補正回路17は、第1から第3遅延回路1521-1523の各々の実際の時定数τ1を第1参照時定数τ1と比較する。この比較を第1の比較と呼ぶ。第1の比較により、時定数補正回路17は、両者の差Δτ1をそれぞれ得る。これは、第1参照時定数τ1からのずれを表す。そして、時定数補正回路17は、制御信号CNT1-CNT3を第1から第3遅延回路1521-1523にそれぞれ出力する。制御信号CNT1-CNT3は、差Δτ1をゼロにするように、即ち、実際の時定数τ1が第1参照時定数τ1に一致するように、静電容量|C1|を可変するための信号である。制御信号CNT1-CNT3の各々は、差Δτ1の度合いに応じて複数段階の値を持つ。第2に、時定数補正回路17は、第4から第6遅延回路1524-1526の各々について、実際の時定数τ2を第2参照時定数τ2と比較する。この比較を第2の比較と呼ぶ。以後の動作は、第1の比較の場合と同様である。時定数補正回路17は、両者の差Δτ2をそれぞれ得る。そして、時定数補正回路17は、制御信号CNT4-CNT6を第4から第6遅延回路1524-1526にそれぞれ出力する。制御信号CNT4-CNT6は、差Δτ2をゼロにするように、即ち、実際の時定数τ2が第1参照時定数τ2に一致するように、静電容量|C2|を可変するための信号である。制御信号CNT4-CNT6の各々も、差Δτ2の度合いに応じて複数段階の値を持つ。時定数補正回路17を備えるデルタシグマ変調器1Aの動作について説明する。時定数補正回路17は、例えば、サンプリング時間Tsごとに、第1および第2の比較を行う。サンプリング時間Tsではなく、一定時間例えば、分単位ごとに第1および第2の比較を行うこともできる。そして、時定数補正回路17は、制御信号CNT1-CNT3を第1から第3遅延回路1521-1523にそれぞれ出力する。これに加え、時定数補正回路17は、制御信号CNT4-CNT6を第4から第6遅延回路1524-1526にそれぞれ出力する。第1から第3遅延回路1521-1523が制御信号CNT1-CNT3をそれぞれ受けると、各々のキャパシタC1の静電容量|C1|が理想的な値に補正される。同様に、第4から第6遅延回路1524-1526が制御信号CNT4-CNT6をそれぞれ受けると、各々のキャパシタC2の静電容量|C2|も理想的な値に補正される。本実施の形態では、6個の遅延回路152の時定数がそれぞれ補正される。このことにより、6個の遅延回路152の各々の出力タイミングのバラツキが抑制される。そのため、第1から第3DA変換器141-143の各々が、サンプリング時間Tsの間に充電状態から出力状態へと遷移できないという事態を回避することができる。これに加え、第1の実施の効果を得ることができる。本実施の形態は、好適に変形可能である。例えば、静電容量の代りに、抵抗値を可変することで、時定数を補正することができる。この場合、時定数補正回路17は、抵抗値を計測する。静電容量と抵抗値の両方を可変することで、時定数を補正することもできる。図13に示す積分器12の場合、2つの時定数を時定数補正回路17を用いて補正することができる。ここで言う、2つの時定数とは、以下の2つを指す。1つは、第1入力抵抗121Pの抵抗値と第1帰還キャパシタ122Pの静電容量との積である。もう1つは、第2入力抵抗121Nの抵抗値と第2帰還キャパシタ122Nの静電容量との積である。[第3の実施の形態]第3の実施の形態について説明する。図12に示すように、デルタシグマ変調器1をマイクロコンピュータ2に搭載することができる。マイクロコンピュータ2は、通常、逓倍器24を備えている。本実施の形態は、逓倍器24を用いることにより、6個の遅延回路152が不要なデルタシグマ変調器を開示する。図14は、第3の実施の形態に係るデルタシグマ変調器1Bの構成例を示す回路図である。図14には、デルタシグマ変調器1Bに加え、逓倍器24も示されている。本実施の形態と第1および第2の実施の形態との主な相違点は、2つある。1つ目は、逓倍器24が用いられることである。逓倍器24は、制御部15の一部として機能し、信号発生回路151の役割を果たす。本実施の形態では、マイクロコンピュータ2が備える逓倍器24が用いられるため、新たに逓倍器を設ける必要がない。しかしながら、デルタシグマ変調器1B自体が逓倍器24を備えていても、差し支えはない。2つ目は、制御部15が出力回路153を備えることである。逓倍器24について説明する。逓倍器24は、例えば、PLLPhaseLockedLoopである。逓倍器24は、クロック信号CLKの位相に同期した新たな信号を発生させる。逓倍器24の構成は、以下の通りである。逓倍器24は、位相比較器241と、ローパスフィルタ242と、VCOVoltageControlledOscillator243と、分周期244とを備える。位相比較器241は、クロック信号CLKと分周期244の出力との位相差を検出し、これをローパスフィルタ242に出力する。ローパスフィルタ242は、位相比較器241の出力である直流信号を平滑化する。VCO243は、リングオシレータを備える。リングオシレータは、p個のインバータで構成されている。ここで、pは、3より大きい奇数である本実施の形態では、pは7以上の奇数。p個のインバータの各々は、出力が次段のインバータに入力されるように、リング状に多段接続されている。VCO243は、ローパスフィルタ242から入力した直流信号の電圧に応じて発振する。分周期244は、VCO243の発振周波数を分周する。本実施の形態では、奇数個のインバータのうち、以下に述べる3つのインバータの各々の出力が用いられる。1つ目のインバータは、例えば、初段のインバータ2431である。制御部15は、その出力を第1DAC制御信号CLKS1として用いる。2つ目は、インバータ2431から複数個のインバータを隔てた後段のインバータ2432である。制御部15は、その出力を第2DAC制御信号CLKS2として用いる。第2DAC制御信号CLKS2は、インバータ2431からインバータ2432の間にある複数個のインバータにより、遅延時間Td1だけ遅延している。3つ目は、インバータ2432から複数個のインバータを隔てた後段のインバータ2433である。制御部15は、その出力を第3DAC制御信号CLKS3として用いる。第3DAC制御信号CLKS3は、インバータ2431からインバータ2433の間にある複数個のインバータにより、遅延時間Td2だけ遅延している。出力回路153について説明する。出力回路153は、第1から第6ANDゲート1531-1536を備える。第1から第6ANDゲート1531-1536の各々は、第1入力端子と、第2入力端子とを備える。以下、第1から第6ANDゲート1531-1536について説明する。第1ANDゲート1531:第1ANDゲート1531は、第1DAC制御信号CLKHP1を発生させる。詳細には、第1ANDゲート1531は、第1入力端子に第1DAC制御信号/CLKS1を入力し、第2入力端子に第1出力ビットOUT1を入力する。第1DAC制御信号/CLKS1は、レベルが反転された第1DAC制御信号CLKS1である。このレベルの反転には、例えば、インバータ不図示が用いられる。このことは、第2DAC制御信号/CLKS2および第3DAC制御信号/CLKS3と同様である。第1DAC制御信号/CLKS1=H即ちCLKS1=Lかつ第1出力ビットOUT1=1の場合、第1ANDゲート1531は、第1DAC制御信号CLKHP1=Hを出力する。これ以外の場合、第1ANDゲート1531は、第1DAC制御信号CLKHP1=Lを出力する。第2ANDゲート1532:第2ANDゲート1532は、第1DAC制御信号CLKHM1を発生させる。詳細には、第2ANDゲート1532は、第1入力端子に第1DAC制御信号/CLKS1を入力し、第2入力端子に第1出力ビットOUTB1を入力する。第1出力ビットOUTB1は、負側の第2信号線LNに出力されたDEM回路17の出力であって、第1出力ビットOUT1と相補の関係にある。例えば、第1出力ビットOUT1=1の場合、第1出力ビットOUTB1は、0である。第1DAC制御信号/CLKS1=Hかつ第1出力ビットOUTB1=1の場合、第2ANDゲート1532は、第1DAC制御信号CLKHM1=Hを出力する。これ以外の場合、第2ANDゲート1532は、第1DAC制御信号CLKHM1=Lを出力する。第3ANDゲート1533:第3ANDゲート1533は、第2DAC制御信号CLKHP2を発生させる。詳細には、第3ANDゲート1533は、第1入力端子に第2DAC制御信号/CLKS2を入力し、第2入力端子に第2出力ビットOUT2を入力する。第2DAC制御信号/CLKS2=H即ちCLKS2=Lかつ第2出力ビットOUT2=1の場合、第3ANDゲート1533は、第2DAC制御信号CLKHP2=Hを出力する。これ以外の場合、第3ANDゲート1533は、第2DAC制御信号CLKHP2=Lを出力する。第4ANDゲート1534:第4ANDゲート1534は、第2DAC制御信号CLKHM2を発生させる。詳細には、第4ANDゲート1534は、第1入力端子に第2DAC制御信号/CLKS2を入力し、第2入力端子に第2出力ビットOUTB2を入力する。第2DAC制御信号/CLKS2=Hかつ第2出力ビットOUTB2=1の場合、第4ANDゲート1534は、第2DAC制御信号CLKHM2=Hを出力する。これ以外の場合、第4ANDゲート1534は、第2DAC制御信号CLKHM2=Lを出力する。第5ANDゲート1535:第5ANDゲート1535は、第3DAC制御信号CLKHP3を発生させる。詳細には、第5ANDゲート1535は、第1入力端子に第3DAC制御信号/CLKS3を入力し、第2入力端子に第3出力ビットOUT3を入力する。第3DAC制御信号/CLKS3=H即ちCLKS3=Lかつ第3出力ビットOUT3=1の場合、第5ANDゲート1535は、第3DAC制御信号CLKHP3=Hを出力する。これ以外の場合、第5ANDゲート1535は、第3DAC制御信号CLKHP3=Lを出力する。第6ANDゲート1536:第6ANDゲート1536は、第3DAC制御信号CLKHM3を発生させる。詳細には、第6ANDゲート1536は、第1入力端子に第3DAC制御信号/CLKS3を入力し、第2入力端子に第2出力ビットOUTB3を入力する。第3DAC制御信号/CLKS3=Hかつ第3出力ビットOUTB3=1の場合、第6ANDゲート1536は、第3DAC制御信号CLKHM3=Hを出力する。これ以外の場合、第6ANDゲート1536は、第3DAC制御信号CLKHM3=Lを出力する。第1および第2の実施の形態では、信号発生回路151は、第1DAC制御信号CLKS1を発生させるのみであった。そのため、遅延時間Td1遅延させた第2DAC制御信号CLKS2などを発生させるために、遅延回路が必要であった。これに対し、本実施の形態では、精度が高いリングオシレータと、複数の論理回路で構成された出力回路153が用いられる。そのため、遅延回路が不要である上、精度の高い第1から第3DAC制御信号の各々を生成することができる。[第4の実施の形態]第4の実施の形態について説明する。本実施の形態は、逓倍器24として、DLLDelayLockedLoopが用いられている。図15は、第4の実施の形態に係るデルタシグマ変調器1Cの構成例を示す回路図である。逓倍器24は、エッジ合成器245を更に備える。逓倍器24は、クロック信号CLKの位相を遅延させることにより、第1から第3DAC制御信号CLKS1、CLKS2、CLKS3を発生させる。具体的には、位相比較器241は、クロック信号CLKとVCO243の出力との位相差を検出し、これをローパスフィルタ242に出力する。ローパスフィルタ242は、位相比較器241の出力である直流信号を平滑化する。VCO243は、クロック信号CLKを入力として発振している。ローパスフィルタ242の直流信号に基づいて、VCO243のインバータの段数が増減される。本実施の形態においても、第3の実施の形態と同様の効果を得ることができる。