同期整流方式のDC-DCコンバータ回路は、所定の入力電圧を供給する入力電圧源に接続されたソースを有するPMOSトランジスタと、上記PMOSトランジスタのドレインに接続されたドレインと、接地されたソースとを有するNMOSトランジスタと、上記PMOSトランジスタ及び上記NMOSトランジスタのドレインと上記DC-DCコンバータ回路の出力端子との間に接続されたインダクタと、基準電圧を発生する基準電圧発生器と、上記基準電圧と、上記DC-DCコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、上記基準電圧が上記帰還電圧より高いときには上記PMOSトランジスタをオンして上記NMOSトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記PMOSトランジスタをオフして上記NMOSトランジスタをオンするように、上記比較器の比較結果に応じて上記PMOSトランジスタ及び上記NMOSトランジスタのゲート電圧を制御するドライバ制御回路と、上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流-電圧変換回路であって、上記変換された電圧は、上記PMOSトランジスタをオンして上記NMOSトランジスタをオフしているときの第1の電圧と、上記PMOSトランジスタをオフして上記NMOSトランジスタをオンしているときの第2の電圧とを含み、上記第1の電圧は所定の基準レベルを0としたときに正の値を有し、上記第2の電圧は上記基準レベルを0としたときに負の値を有する電流-電圧変換回路と、上記電流-電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する電流重畳電圧生成回路とを備え、上記DC-DCコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を、上記比較器によって比較される上記帰還電圧に重畳させることを特徴とするDC-DCコンバータ回路。上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであることを特徴とする請求項1記載のDC-DCコンバータ回路。上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであり、上記PMOSトランジスタをオンして上記NMOSトランジスタをオフしているときの時定数は、上記入力電圧から上記出力電圧を減算した電圧の逆数に比例し、上記PMOSトランジスタをオフして上記NMOSトランジスタをオンしているときの時定数は、上記出力電圧の逆数に比例することを特徴とする請求項2記載のDC-DCコンバータ回路。同期整流方式のDC-DCコンバータ回路は、所定の入力電圧を供給する入力電圧源に接続されたソースを有するPMOSトランジスタと、上記PMOSトランジスタのドレインに接続されたドレインと、接地されたソースとを有するNMOSトランジスタと、上記PMOSトランジスタ及び上記NMOSトランジスタのドレインと上記DC-DCコンバータ回路の出力端子との間に接続されたインダクタと、基準電圧を発生する基準電圧発生器と、上記基準電圧と、上記DC-DCコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、上記基準電圧が上記帰還電圧より高いときには上記PMOSトランジスタをオンして上記NMOSトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記PMOSトランジスタをオフして上記NMOSトランジスタをオンするように、上記比較器の比較結果に応じて上記PMOSトランジスタ及び上記NMOSトランジスタのゲート電圧を制御するドライバ制御回路と、上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流-電圧変換回路であって、上記変換された電圧は、上記PMOSトランジスタをオンして上記NMOSトランジスタをオフしているときの第1の電圧と、上記PMOSトランジスタをオフして上記NMOSトランジスタをオンしているときの第2の電圧とを含み、上記第1の電圧は所定の基準レベルを0としたときに正の値を有し、上記第2の電圧は上記基準レベルを0としたときに負の値を有する電流-電圧変換回路と、上記電流-電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する重畳電圧生成回路とを備え、上記DC-DCコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を反転増幅して、上記比較器によって比較される上記基準電圧に重畳させることを特徴とするDC-DCコンバータ回路。上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであり、上記PMOSトランジスタをオンして上記NMOSトランジスタをオフしているときの時定数は、上記入力電圧から上記出力電圧を減算した電圧の逆数に比例し、上記PMOSトランジスタをオフして上記NMOSトランジスタをオンしているときの時定数は、上記出力電圧の逆数に比例することを特徴とする請求項4記載のDC-DCコンバータ回路。しかしながら、特許文献4で提案されている2つのDC-DCコンバータ回路はそれぞれに課題がある。まず、インダクタと出力端子の間にセンス抵抗を挿入した回路の場合、センス抵抗を挿入するということは、インダクタのクォリティファクタQが小さくなることと等価であり、DC-DCコンバータ回路の電力変換効率が低下するという問題がある。次に、インダクタに並列に、抵抗及びキャパシタを直列に接続する回路の場合、電力変換効率の低下は小さくなるが、抵抗の抵抗値とキャパシタの容量値が小さいとRC時定数が小さくなり、検出されるAC電圧成分の振幅が過大になるので、帰還電圧に重畳されるAC電圧成分の振幅も過大になり、従って、実際の出力電圧のDCレベルが、基準電圧によって決まる本来の出力電圧のDCレベルに対して大きなズレを含むという問題が生じる。上記の問題を解決するためには、抵抗値と容量値を大きくしてRC時定数を大きくすればよいが、スイッチング周波数との兼ね合いにより、大きな抵抗値の抵抗や大きな容量値のキャパシタを半導体チップ上に形成することが困難になる場合がある。そのような場合、抵抗やキャパシタをディスクリート部品で外付けとする必要があるので、基板面積の増加や部品実装コストの増加といった問題が生じるので望ましくない。本発明はかかる事情に鑑みてなされたものであり、その目的は、DC-DCコンバータ回路の電力変換効率を低下させたり、ディスクリート外付け部品を必要としたりせず、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合においても安定したスイッチング制御ができる、コンパレータ制御方式のDC-DCコンバータ回路を提供することにある。本発明の態様に係る同期整流方式のDC-DCコンバータ回路は、所定の入力電圧を供給する入力電圧源に接続されたソースを有するPMOSトランジスタと、上記PMOSトランジスタのドレインに接続されたドレインと、接地されたソースとを有するNMOSトランジスタと、上記PMOSトランジスタ及び上記NMOSトランジスタのドレインと上記DC-DCコンバータ回路の出力端子との間に接続されたインダクタと、基準電圧を発生する基準電圧発生器と、上記基準電圧と、上記DC-DCコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、上記基準電圧が上記帰還電圧より高いときには上記PMOSトランジスタをオンして上記NMOSトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記PMOSトランジスタをオフして上記NMOSトランジスタをオンするように、上記比較器の比較結果に応じて上記PMOSトランジスタ及び上記NMOSトランジスタのゲート電圧を制御するドライバ制御回路と、上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流-電圧変換回路であって、上記変換された電圧は、上記PMOSトランジスタをオンして上記NMOSトランジスタをオフしているときの第1の電圧と、上記PMOSトランジスタをオフして上記NMOSトランジスタをオンしているときの第2の電圧とを含み、上記第1の電圧は所定の基準レベルを0としたときに正の値を有し、上記第2の電圧は上記基準レベルを0としたときに負の値を有する電流-電圧変換回路と、上記電流-電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する電流重畳電圧生成回路とを備え、上記DC-DCコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を、上記比較器によって比較される上記帰還電圧に重畳させることを特徴とする。本発明は、DC-DCコンバータ回路の電力変換効率を低下させたり、ディスクリート外付け部品を必要としたりせず、インダクタ電流のAC電流成分に応じて変動する電圧を生成し、その生成した電圧のうちAC電圧成分のみを任意の量だけ帰還電圧又は基準電圧に重畳させることにより、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合においても安定したスイッチング制御ができる、コンパレータ制御方式のDC-DCコンバータ回路を提供することができる。以下、図面を参照して、本発明の実施形態に係るDC-DCコンバータ回路について説明する。各図にわたって、同様の構成要素は同じ参照符号により示す。第1の実施形態.図1は、本発明の第1の実施形態に係るDC-DCコンバータ回路の構成を示すブロック図である。図1は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のDC-DCコンバータ回路を示す。図1のDC-DCコンバータ回路では、ドライバ制御回路4、PMOSトランジスタFET1、NMOSトランジスタFET2、インダクタL1、及びキャパシタC2が、降圧型コンバータ回路を構成する。PMOSトランジスタFET1のソースは入力電圧Vinの電圧源に接続され、NMOSトランジスタFET2のソースは接地され、PMOSトランジスタFET1及びNMOSトランジスタFET2の各ドレインはノードN2において互いに接続される。インダクタL1の一端は、ノードN2に接続され、他端はノードN3においてキャパシタC2を介して接地される。図1において、キャパシタC2とノードN3との間に直列に挿入された抵抗R3は、キャパシタC2出力キャパシタの等価直列抵抗を示す。ノードN3にはさらに、負荷として可変抵抗R4が接続されるとともに、DC-DCコンバータ回路の出力端子7が接続される。PMOSトランジスタFET1出力トランジスタ及びNMOSトランジスタFET2整流トランジスタは、ドライバ制御回路4の制御下で同期整流方式によりスイッチング制御される。図1のDC-DCコンバータ回路では、さらに、抵抗R1及びR2、キャパシタC1、基準電圧発生器2、合成器1、及び比較器3が、帰還回路を構成する。抵抗R1及びR2は、ノードN3とグラウンドとの間において、互いに直列接続されて設けられる。抵抗R1及びR2のうちの、ノードN3に近接した方抵抗R1に並列に、キャパシタC1が接続される。抵抗R1及びR2が互いに接続されたノードN1には、出力電圧Voutを分圧した第1の帰還電圧Vfb1が生じる。第1の帰還電圧Vfb1は、出力電圧VoutのDC電圧成分抵抗R1及びR2の分圧比で決まる電圧に、出力電圧VoutのAC電圧成分インダクタL1及びキャパシタC2に起因する位相遅れを抵抗R1及びキャパシタC1により補償する電圧が重畳された電圧となる。第1の帰還電圧Vfb1は、合成器1において後述の重畳電圧と合成されることで第2の帰還電圧Vfb2になり、第2の帰還電圧Vfb2は、比較器3の反転入力端子に入力される。比較器3の非反転入力端子には、基準電圧発生器2から基準電圧Vref1が入力される。比較器3は、第2の帰還電圧Vfb2と基準電圧Vref1とを比較して、この比較結果に基づいて、PMOSトランジスタFET1のデューティ比を制御する信号を生成する。ドライバ制御回路4は、比較器3からの信号に応じてPMOSトランジスタFET1及びNMOSトランジスタFET2のオン/オフを制御する。第2の帰還電圧Vfb2が基準電圧Vref1よりも低くなると、比較器3はハイレベルの信号を出力し、ドライバ制御回路4はPMOSトランジスタFET1をオンさせ、かつNMOSトランジスタFET2をオフさせる。第2の帰還電圧Vfb2が基準電圧Vref1よりも高くなると、比較器3はローレベルの信号を出力し、ドライバ制御回路4はPMOSトランジスタFET1をオフさせ、かつNMOSトランジスタFET2をオンさせる。図1のDC-DCコンバータ回路は、さらに、従来技術の問題点を解決するために、電流-電圧変換回路5及び重畳電圧生成回路6を備える。電流-電圧変換回路5は、インダクタL1を流れるインダクタ電流ILを検出してその大きさに対応する電圧に変換する。ここで、変換された電圧は、PMOSトランジスタFET1をオンしてNMOSトランジスタFET2をオフしているときの第1の電圧と、PMOSトランジスタFET1をオフしてNMOSトランジスタFET2をオンしているときの第2の電圧とを含み、第1の電圧は所定の基準レベルを0としたときに正の値を有し、第2の電圧は基準レベルを0としたときに負の値を有する。重畳電圧生成回路6は、電流-電圧変換回路5によって変換された電圧から、インダクタ電流ILと相似な電圧重畳電圧を抽出する。重畳電圧生成回路6によって抽出された電圧は、合成器1によって第1の帰還電圧Vfb1に合成重畳され、合成後の第2の帰還電圧Vfb2が比較器3の反転入力端子に入力される。図2は、図1の電流-電圧変換回路5の詳細構成を示す回路図である。電流-電圧変換回路5は、トランジスタFET3~FET6と演算増幅器8とを備え、電流-電圧変換回路5には、ドライバ制御回路4からPMOSトランジスタFET1及びNMOSトランジスタFET2のゲートに印加されるゲート電圧と、ノードN3におけるインダクタ電流ILと、入力電圧Vinとが供給される。PMOSトランジスタFET3のソースは、入力電圧Vinの電圧源に接続され、そのゲートはPMOSトランジスタFET1のゲートに接続される。演算増幅器21の反転入力端子はPMOSトランジスタFET3のドレインに接続され、その非反転入力端子はノードN3に接続され、その出力端子はPMOSトランジスタFET3のゲートに接続される。NMOSトランジスタFET4のドレインはノードN3に接続され、そのゲートはNMOSトランジスタFET2のゲートに接続され、そのソースはノードN4においてPMOSトランジスタFET5のドレインに接続される。NMOSトランジスタFET6のソースは接地され、そのゲートは入力電圧Vinの電圧源に接続され、そのドレインはノードN4に接続される。PMOSトランジスタFET3のドレイン電圧は、PMOSトランジスタFET5及び演算増幅器21により、PMOSトランジスタFET1のドレイン電圧と等しくなるように制御される。トランジスタのチャネル幅Wとチャネル長Lとの比以下、W/Lと表記するについて、PMOSトランジスタFET1及びPMOSトランジスタFET3の間の大小関係をm:nm>nとなるように設定すれば、PMOSトランジスタFET3に流れる電流をPMOSトランジスタFET1に流れる電流のn/mに設定することができる。このことは、PMOSトランジスタFET1がオンしたときに流れる電流がインダクタ電流ILと等しいので、PMOSトランジスタFET3に流れる電流をインダクタ電流ILのn/mに設定できるということに等価である。PMOSトランジスタFET5のドレインはNMOSトランジスタFET6に接続されているので、PMOSトランジスタFET3に流れる電流はNMOSトランジスタFET6に流れ込む。ここで、NMOSトランジスタFET2及びNMOSトランジスタFET6のW/Lがm:nm>nとなるサイズであれば、NMOSトランジスタFET2がオンしたときのオン抵抗をRonとすると、NMOSトランジスタFET6のオン抵抗はm/n×Ronとなる。従って、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2をオフしたときにノードN4に生成される電圧第1の電圧Vil1は、以下の式で表される。[数1]Vil1=m/n×Ron×n/m×IL=Ron×IL第1の電圧は、PMOSトランジスタFET1をオンしてNMOSトランジスタFET2をオフしたときのインダクタ電流ILをRon倍した値を有し、かつ、接地電位又は所定の基準電位に対して正の電圧として生成される。また、NMOSトランジスタFET6のドレインは、NMOSトランジスタFET4のソースに接続されているので、NMOSトランジスタFET4及びFET6のW/Lがn:pp≫nとなるように設定すれば、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときにノードN4に生成される電圧第2の電圧Vil1は、NMOSトランジスタFET2のドレイン電圧とほぼ等しくなる。従って、第2の電圧は、以下の式で表される。[数2]Vil1=Ron×IL第2の電圧は、PMOSトランジスタFET1をオフしてNMOSトランジスタFET2をオンしたときのインダクタ電流ILをRon倍した値を有し、かつ、接地電位又は所定の基準電位に対して負の電圧として生成される。図4aは、インダクタ電流ILの波形を示すグラフである。時間区間T1では、PMOSトランジスタFET1はオンされ、かつNMOSトランジスタFET2はオフされ、時間区間T2では、PMOSトランジスタFET1はオフされ、かつNMOSトランジスタFET2はオンされている。図4bは、電流-電圧変換回路5によってインダクタ電流ILから変換された電圧Vil1の波形を示すグラフである。電圧Vaは接地電位又は所定の基準電位である。図4bの時間区間T1では、第1の電圧正の電圧が生成され、時間区間T2では、第2の電圧負の電圧が生成される。図3は、図1の重畳電圧生成回路6の詳細構成を示す回路図である。重畳電圧生成回路6は抵抗R5及びキャパシタC3を含むRCローパスフィルタである。その遮断周波数は、電流-電圧変換回路5のノードN4から送られる電圧Vil1のうち、インダクタ電流ILのAC電流成分と相似なAC電圧成分が生成されるように設定される。よって、抵抗R5とキャパシタC3とを互いに接続するノードN5には、インダクタ電流ILに応じて変動する電圧Vil2が生じることになる。図4cは、電圧Vil2の波形を示すグラフである。電圧Vbは接地電位又は所定の基準電位である。図4a~cからわかるように、電圧Vil1は矩形波に近い波形を有する従って、矩形波の立上りエッジと立下りエッジに高周波成分を多く含むのに対して図4b、重畳電圧生成回路6は電圧Vil1の高周波成分を除去して、インダクタ電流ILのAC電流成分図4aと相似な三角波である電圧Vil2図4cを生成する。また、フィルタを構成するキャパシタC3は、ノードN1とノードN4との間に接続されているのでAC合成回路としても機能し、合成器1図3では信号線の交点として示すに到来する第1の帰還信号Vfb1に電圧Vil1のAC電圧成分のみを重畳させる。つまり、抵抗R1及びR2とキャパシタC1で決まる出力電圧Voutからの第1の帰還電圧Vfb1には、インダクタL1に流れるAC電流成分に応じて変動するAC電圧成分が重畳されることとなる。なお、ノードN1のインピーダンスが抵抗R5の抵抗値よりも十分に小さい場合は、抵抗R5の抵抗値及びキャパシタC3の容量値を調整することにより、RCローパスフィルタの遮断周波数を任意に設定することが可能になる。また、ノードN1のインピーダンス及びキャパシタC3の容量値を調整することにより、合成器1で第1の帰還電圧Vfb1に重畳させる電圧Vil2のAC電圧成分の量を任意に設定することが可能になる。図4dは、合成器1に到来する第1の帰還電圧Vfb1、合成器1から出力される第2の帰還電圧Vfb2、及び、基準電圧Vref1の各波形を示すグラフである。電圧Vover及びVunderは、回路遅延によるオーバーシュート及びアンダーシュートを示す。第2の帰還電圧Vfb2が基準電圧Vref1よりも低くなると、比較器3はハイレベルの信号を出力し、ドライバ制御回路4はPMOSトランジスタFET1をオンさせ、かつNMOSトランジスタFET2をオフさせる。このことにより、入力電圧Vinの電圧源からインダクタL1を介して負荷に供給される電流が増加し、出力電圧Voutが上昇する。したがって、第1の帰還電圧Vfb1は出力電圧Voutの上昇に応じて上昇し、第2の帰還電圧Vfb2は、インダクタ電流ILの増加に応じて上昇するAC電圧成分が第1の帰還電圧Vfb1に重畳されて、第1の帰還電圧Vfb1よりもさらに上昇する。第2の帰還電圧Vfb2が基準電圧Vref1よりも高くなると、比較器3はローレベルの信号を出力して、ドライバ制御回路4はPMOSトランジスタFET1をオフさせ、かつNMOSトランジスタFET2をオンさせる。このことにより、インダクタL1に蓄えられたエネルギーは、NMOSトランジスタFET2を介して負荷に供給されるが、インダクタ電流ILはエネルギーの放出に伴って減少し、出力電圧Voutも下降する。したがって、第1の帰還電圧Vfb1は出力電圧Voutの下降に応じて下降し、第2の帰還電圧Vfb2は、インダクタ電流ILの減少に応じて下降するAC電圧成分が第1の帰還電圧Vfb1に重畳されて、第1の帰還電圧Vfb1よりもさらに下降する。以後、第2の帰還電圧Vfb2が基準電圧Vref1よりも低くなると、再び比較器3がハイレベルの信号を出力して、ドライバ制御回路4はPMOSトランジスタFET1をオンさせ、かつNMOSトランジスタFET2をオフさせるという動作が繰り返される。以上の動作により、比較器3は、基準電圧Vref1と、インダクタ電流ILに応じて同相で変動する電圧Vil2のうちAC電圧成分のみが重畳された第2の帰還電圧Vfb2とを比較し、ドライバ制御回路4は、これら2つの電圧が等しくなるように負帰還制御を行うので、出力電圧Voutが制御される。本発明の第1の実施形態に係るDC-DCコンバータ回路によれば、インダクタ電流を直接検出する抵抗を用いたりすることなく、インダクタ電流ILに応じて変動する電圧Vil2を生成できる。また、出力電圧Voutに比例する第1の帰還電圧Vfb1に上記電圧Vil2のAC電圧成分を重畳させた第2の帰還電圧Vfb2を生成できるので、キャパシタC2の等価直列抵抗R3が小さく、インダクタL1に流れるAC電流成分に応じて変動する出力電圧VoutのAC電圧成分が低減された場合においても、第2の帰還電圧Vfb2と基準電圧Vref1とを比較することで、安定したスイッチング制御を行って出力電圧Voutを制御することができる。第2の実施形態.図5は、本発明の第2の実施形態に係るDC-DCコンバータ回路の構成を示すブロック図である。図5は、図1と同様に、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のDC-DCコンバータ回路を示す。図5のDC-DCコンバータ回路は、図1のDC-DCコンバータ回路の重畳電圧生成回路6に代えて、重畳電圧生成回路6Aを備えている。ここで、重畳電圧生成回路6Aは所定の時定数を有するローパスフィルタであり、PMOSトランジスタFET1をオンしてNMOSトランジスタFET2をオフしているときの時定数は、入力電圧Vinから出力電圧Voutを減算した電圧の逆数に比例し、PMOSトランジスタFET1をオフしてNMOSトランジスタFET2をオンしているときの時定数は、出力電圧Voutの逆数に比例する。図6は、図5の重畳電圧生成回路6Aの詳細構成を示す回路図である。重畳電圧生成回路6Aは、トランジスタFET11~FET21、演算増幅器11、定電流源12、抵抗R11及びR12、及びキャパシタC11を備え、重畳電圧生成回路6Aには、ノードN3から出力電圧Voutが供給され、ドライバ制御回路4からNMOSトランジスタFET2のゲートに印加されるゲート電圧が供給され、電流-電圧変換回路5から電圧Vil1が供給され、さらに、入力電圧Vinが供給される。まず、演算増幅器11及びPMOSトランジスタFET11により、出力電圧Voutと等しい電位をノードN11に生成する。よって、抵抗R11の抵抗値をR11とすると、NMOSトランジスタFET12に流れる電流I2は、以下の式で表される。[数3]I2=Vin-Vout/R11トランジスタFET12~FET15のサイズが同じであり、抵抗R12の抵抗値がR12であるとすると、抵抗R12の両端の電位差は、以下のように表すことができる。[数4]I2×R12=Vin-Voutまた、NMOSトランジスタFET16に流れる電流はI2であるので、NMOSトランジスタFET16のゲートソース間電圧Vgs16は以下の式で表される。[数5]Vgs16=√I2×2×L16÷β÷W16Vth16ここで、βはプロセスによって決まる定数であり、L16はNMOSトランジスタFET16のチャネル長であり、W16はNMOSトランジスタFET16のチャネル幅であり、Vth16はNMOSトランジスタFET16のしきい値電圧である。NMOSトランジスタFET16のサイズをI2×2×L16÷β÷W16≒0となるように設計すれば、NMOSトランジスタFET16のゲートソース間電圧Vgs16は、次式のように近似することができる。[数6]Vgs16≒Vth16したがって、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときと、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときに、ノードN12に生じる電圧VN12はそれぞれ次式で表される。[数7]VN12=Vin-VoutVth16FET1がオン、FET2がオフのとき[数8]VN12=0VFET1がオフ、FET2がオンのときNMOSトランジスタFET21のゲートソース間電圧Vgs21は、[数9]Vgs21=VN12-Vil1で表されるが、|VN12|≫|Vil1|であるとすれば、次式のように近似することができる。[数10]Vgs21≒VN12=Vin-VoutVth16FET1がオン、FET2がオフのとき[数11]Vgs21=0VFET1がオフ、FET2がオンのときよって、NMOSトランジスタFET21のオン抵抗Ron21は、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときは、次式で表される。[数12]Ron21=1/β×Vgs21-Vth21≒1/β×Vin-VoutVth16-Vth21一方、NMOSトランジスタFET21のオン抵抗Ron21は、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときは、高インピーダンスになる。ここで、NMOSトランジスタFET21のしきい値電圧Vth21と、NMOSトランジスタFET16のしきい値電圧Vth16がほぼ等しいとすれば、NMOSトランジスタFET21のオン抵抗Ron21は、次式のように近似することができる。[数13]Ron21≒1/β×Vin-Voutしたがって、NMOSトランジスタFET21のオン抵抗Ron21は、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときは、Vin-Voutに反比例し、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときは、高インピーダンスになる。次に、定電流源12からの定電流I1がNMOSトランジスタFET18に流れ、ノードN3へ流れ出る。このとき、NMOSトランジスタFET18のゲートソース間電圧Vgs18は、次式で表される。[数14]Vgs18=√I1×2×L18÷β÷W18Vth18ここで、βはプロセスによって決まる定数であり、L18はNMOSトランジスタFET18のチャネル長であり、W18はNMOSトランジスタFET18のチャネル幅であり、Vth18はNMOSトランジスタFET18のしきい値電圧である。NMOSトランジスタFET18のサイズをI1×2×L18÷β÷W18≒0となるように設計すれば、NMOSトランジスタFET18のゲートソース間電圧Vgs18は、次式のように近似することができる。[数15]Vgs18≒Vth18よって、ノードN13に生じる電圧VN13は、次式で表される。[数16]VN13=VoutVgs18≒VoutVth18PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときのNMOSトランジスタFET20のオン抵抗が十分に小さく無視できるとすれば、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときのNMOSトランジスタFET19のゲートソース間電圧Vgs19は、次式で表される。[数17]Vgs19=VN13-Vil1ここで、|VN13|≫|Vil1|であるとすれば、次式のように近似することができる。[数18]Vgs19≒VN13=VoutVth18よって、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときのNMOSトランジスタFET19のオン抵抗Ron19は、次式で表される。[数19]Ron19=1/β×Vgs19-Vth19≒1/β×VoutVth18-Vth19ここで、NMOSトランジスタFET18のしきい値電圧Vth18と、NMOSトランジスタFET19のしきい値電圧Vth19がほぼ等しいとすれば、NMOSトランジスタFET19のオン抵抗Ron19は、次式のように近似することができる。[数20]Ron19≒1/β×Voutしたがって、NMOSトランジスタFET19及びFET20の直列合成オン抵抗は、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときは、高インピーダンスとなり、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときは、出力電圧Voutに反比例する。以上説明したように、重畳電圧生成回路6Aの時定数は、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときは、1/β×Vin-Voutの抵抗値とキャパシタC11の容量値で決まり、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときは、1/β×Voutの抵抗値とキャパシタC11の容量値で決まる。つまり、重畳電圧生成回路6Aの時定数は、PMOSトランジスタFET1がオンしてNMOSトランジスタFET2がオフしたときは、Vin-Voutの逆数に比例し、PMOSトランジスタFET1がオフしてNMOSトランジスタFET2がオンしたときは、Voutの逆数に比例する。電流-電圧変換回路5から重畳電圧生成回路6Aに送られる電圧Vil1は、PMOSトランジスタFET1及びNMOSトランジスタFET2の状態に応じて異なる時定数のフィルタによりフィルタリングされ、その結果、ノードN14に生成される電圧Vil2はインダクタ電流ILと相似になる。フィルタを構成するキャパシタC11は、ノードN1とノードN14との間に接続されているのでAC合成回路としても機能し、合成器1図6では信号線の交点として示すに到来する第1の帰還信号Vfb1に電圧Vil2のAC電圧成分のみを重畳させる。つまり、抵抗R1及びR2とキャパシタC1で決まる出力電圧Voutからの第1の帰還電圧Vfb1には、インダクタL1に流れるAC電流成分と相似なAC電圧成分である電圧Vil2が重畳されることとなる。なお、ノードN1のインピーダンスが抵抗R11の抵抗値よりも十分に小さい場合は、抵抗R11の抵抗値及びキャパシタC11の容量値を調整することにより、RCフィルタの遮断周波数を任意に設定することが可能になる。また、ノードN1のインピーダンス及びC11の容量値を調整することにより、合成器1で第1の帰還電圧Vfb1に重畳させる電圧Vil2のAC電圧成分の量を任意に設定することが可能になる。図7は、図4のグラフと同様に、図5のDC-DCコンバータ回路におけるさまざまな信号の波形を示すグラフである。特に図7cに示すように、電圧Vil2は、Vin-Voutに依存する正の傾きと、Voutに依存する負の傾きを持つこととなり、インダクタ電流ILとの相似の程度がより高い波形となる。したがって、本発明の第2の実施形態に係るDC-DCコンバータ回路によれば、第2の帰還電圧Vfb2には、インダクタ電流ILのAC電流成分に応じて変動するAC電圧成分が重畳されることになるので、第2の帰還電圧Vfb2と基準電圧Vref1とを比較することで、より安定したスイッチング制御を行って出力電圧Voutを制御することができる。第3の実施形態.図8は、本発明の第3の実施形態に係るDC-DCコンバータ回路の構成を示すブロック図である。図8は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のDC-DCコンバータ回路を示す。第1の実施形態に係るDC-DCコンバータ回路では、インダクタ電流ILのAC電流成分に応じて変動するAC電圧成分が帰還電圧Vfb1に重畳されていたが、第3の実施形態に係るDC-DCコンバータ回路では、帰還電圧Vfb1ではなく第1の基準電圧Vref1に重畳される。図8のDC-DCコンバータ回路は、図1の合成器1及び重畳電圧生成回路6に代えて、重畳電圧生成回路21、反転増幅回路22、及び合成器23を備えたことの他は、図1のDC-DCコンバータ回路と同様に構成される。重畳電圧生成回路21は、図1の重畳電圧生成回路6と同様に、電流-電圧変換回路5によって変換された電圧から、インダクタ電流ILと相似な電圧重畳電圧を抽出する。重畳電圧生成回路6によって抽出された電圧は、反転増幅回路22によって所定の基準電位に対して反転された後、合成器23によって第1の基準電圧Vref1に合成重畳され、合成後の第2の基準電圧Vref2が比較器3の非反転入力端子に入力される。なお、比較器3の反転入力端子には、帰還電圧Vfb1がそのまま入力される。図9は、図8の重畳電圧生成回路21の詳細構成を示す回路図である。重畳電圧生成回路21は抵抗R21及びキャパシタC21を含むRCローパスフィルタである。その遮断周波数は、電流-電圧変換回路5図2のノードN4から送られる電圧Vil1のうち、インダクタ電流ILのAC電流成分と相似なAC電圧成分が生成されるように設定される。よって、抵抗R21とキャパシタC21とを互いに接続するノードN21には、インダクタ電流ILに応じて変動する電圧Vil2が生じることになる。図11は、図4と同様に、図11のDC-DCコンバータ回路におけるさまざまな信号の波形を示すグラフである。図11aは、インダクタ電流ILの波形を示すグラフである。図11bは、電流-電圧変換回路5によってインダクタ電流ILから変換された電圧Vil1の波形を示すグラフである。図11cは、電圧Vil2の波形を示すグラフである。図10は、図8の反転増幅回路22及び合成器23の詳細構成を示す回路図である。反転増幅回路22は、演算増幅器25、抵抗R22及びR23、及び定電圧源24を備える。反転増幅回路22の反転入力端子には、抵抗R22を介して、重畳電圧生成回路21からの電圧Vil2が供給される。反転増幅回路22の非反転入力端子は、電圧Vref3を発生する定電圧源24に接続され、反転増幅回路22の出力端子ノードN22は、抵抗R23を介して反転増幅回路22の反転入力端子に接続される。ノードN22の電圧Vil3は、ノードN21の電圧Vil2を用いて、次式により表される。[数21]Vil3=Vref3-Vil2-Vref3×R23/R22=Vref3×R22-R23/R22-Vil2×R23/R22上式より、ノードN22の電圧Vil3は、Vref3×R22-R23/R22の電圧を基準レベルとして、ノードN21の電圧Vil2がR23/R22倍だけ反転することがわかる。図11dは、電圧Vil2から反転された電圧Vil3の波形を示すグラフである。電圧Vcは接地電位又は所定の基準電位である。ここで、任意の電圧Vil2に対して電圧Vil3が常に正となるように、抵抗R22及びR23の抵抗値の比と、定電圧源24の電圧Vref3とを設定しないと、電圧Vil3に歪が生じてしまうことに注意が必要である。再び図10を参照して、合成器23は、キャパシタC22及び抵抗R24を備える。抵抗R24は、ノードN23と基準電圧発生器2との間に接続され、キャパシタC22は、ノードN22とノードN23との間に接続されている。合成器23は、基準電圧発生器2からの第1の基準電圧Vref1に対しては、DC電圧成分のみをノードN22に通過させるローパスフィルタとして作用し、反転増幅回路からの電圧Vil3に対しては、AC電圧成分のみをノードN23に通過させるハイパスフィルタとして作用する。よって、ノードN23に生じる第2の基準電圧Vref2は、基準電圧発生器2からの第1の基準電圧Vref1と、反転増幅回路からの電圧Vil3のAC電圧成分とが重畳された電圧となる。図11eは、帰還電圧Vfb1、合成器1に到来する第1の基準電圧Vref1、及び、合成器1から出力される第2の基準電圧Vref2の各波形を示すグラフである。比較器3は、帰還電圧Vfb1と第2の基準電圧Vref2とを比較する。帰還電圧Vfb1が第2の基準電圧Vref2よりも低くなると、比較器3はハイレベルの信号を出力して、ドライバ制御回路4はPMOSトランジスタFET1をオンさせ、かつNMOSトランジスタFET2をオフさせる。このことにより、入力電圧Vinの電圧源からインダクタL1を介して負荷に供給される電流は増加し、出力電圧Voutが上昇する。したがって、帰還電圧Vfb1は、出力電圧Voutの上昇に応じて上昇し、第2の基準電圧Vref2は、インダクタ電流ILの増加に応じて下降するAC電圧成分が第1の基準電圧Vref1に重畳されることで下降する。帰還電圧Vfb1が第2の基準電圧Vref2よりも高くなると、比較器3はローレベルの信号を出力して、ドライバ制御回路4はPMOSトランジスタFET1をオフさせ、かつNMOSトランジスタFET2をオンさせる。このことにより、インダクタL1に蓄えられたエネルギーは、NMOSトランジスタFET2を介して負荷に供給されるが、インダクタ電流ILはエネルギーの放出に伴って減少し、出力電圧Voutも下降する。したがって、帰還電圧Vfb1は出力電圧Voutの下降に応じて下降し、第2の基準電圧Vref2は、インダクタ電流ILの減少に応じて増加するAC電圧成分が第1の基準電圧Vref1に重畳されることで上昇する。以後、帰還電圧Vfb1が第2の基準電圧Vref2よりも低くなると、再び比較器3がハイレベルの信号を出力して、ドライバ制御回路4はPMOSトランジスタFET1をオンさせ、かつNMOSトランジスタFET2をオフさせるという動作が繰り返される。以上の動作により、比較器3は、帰還電圧Vfb1とインダクタL1に流れるAC電流成分に応じて逆相で変動するAC電圧成分のみが重畳された第2の基準電圧Vref2とを比較し、ドライバ制御回路4は、これら2つの電圧が等しくなるように負帰還制御を行うので、出力電圧Voutが制御される。本発明の第3の実施形態に係るDC-DCコンバータ回路によれば、インダクタ電流ILを直接検出する抵抗を用いたりすることなく、任意のインダクタンスのインダクタL1に流れるAC電流成分に応じて逆相で変動する電圧Vil3を生成できる。また、基準電圧発生器2からの第1の基準電圧Vref1に上記電圧Vil3のAC電圧成分のみを重畳させた第2の基準電圧Vref2を生成できるので、この第2の基準電圧Vref2と帰還電圧Vfb1とを比較することで、安定したスイッチング制御を行って出力電圧Voutを制御することができる。また、キャパシタC2の等価直列抵抗R3が小さく、出力電圧Voutに含まれるインダクタL1のAC電流成分に応じて変動するAC電圧成分が低減された場合においても、インダクタL1に流れるAC電流成分に応じて逆相で変動するAC電圧成分を第2の基準電圧Vref2に適切な量だけ重畳させることができるので、安定したスイッチング制御を行って出力電圧Voutを制御することができる。なお、重畳電圧生成回路21において、抵抗R21の抵抗値及びキャパシタC21の容量値を調整することにより、重畳電圧生成回路21のフィルタとしての遮断周波数を任意に設定することが可能である。また、反転増幅回路22において、抵抗R22及びR23の抵抗値と、定電圧源24の電圧Vref3とを調整することにより、反転増幅回路22の反転増幅率及び基準レベルの調整を任意に設定することが可能である。さらに、合成器23において、抵抗R24の抵抗値及びキャパシタC22の容量値を調整することにより、合成器23で電圧Vil3のAC電圧成分を重畳させる量を任意に設定することが可能となる。第4の実施形態.図12は、本発明の第4の実施形態に係るDC-DCコンバータ回路の構成を示すブロック図である。図12は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のDC-DCコンバータ回路を示す。図12のDC-DCコンバータ回路は、図8のDC-DCコンバータ回路の重畳電圧生成回路21に代えて、重畳電圧生成回路21Aを備えている。ここで、重畳電圧生成回路21Aは所定の時定数を有するローパスフィルタであり、PMOSトランジスタFET1をオンしてNMOSトランジスタFET2をオフしているときの時定数は、入力電圧Vinから出力電圧Voutを減算した電圧の逆数に比例し、PMOSトランジスタFET1をオフしてNMOSトランジスタFET2をオンしているときの時定数は、出力電圧Voutの逆数に比例する。図13は、図12の重畳電圧生成回路21Aの詳細構成を示す回路図である。重畳電圧生成回路21Aは、トランジスタFET11~FET21、演算増幅器11、定電流源12、抵抗R11及びR12、及びキャパシタC31を備える。図12の重畳電圧生成回路21Aの構成は、図6の重畳電圧生成回路6Aと実質的に同じである。図14は、図11のグラフと同様に、図12のDC-DCコンバータ回路におけるさまざまな信号の波形を示すグラフである。特に図14cに示すように、電圧Vil2は、Vin-Voutに依存する正の傾きと、Voutに依存する負の傾きを持つこととなり、インダクタ電流ILとの相似の程度がより高い波形となる。合成器23は、電圧Vil2を反転増幅回路22で反転した電圧Vil3のAC電圧成分を、基準電圧発生回路2からの第1の基準電圧Vref1に重畳させ、第2の基準電圧Vref2を生成する。したがって、本発明の第4の実施形態に係るDC-DCコンバータ回路によれば、帰還電圧Vfb1と第2の基準電圧Vref2とを比較することで、より安定したスイッチング制御を行って出力電圧Voutを制御することができる。以上、本発明の実施形態に係るDC-DCコンバータ回路について説明したが、本発明は上述した実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。上述した実施形態では、同期整流方式の場合を例として挙げているが、整流素子としてダイオードを用いてもよい。その場合は、NMOSトランジスタFET2をダイオードに置き換え、電流-電圧変換回路5におけるNMOSトランジスタFET4をダイオードに置き換え、これら2つのダイオードの接合面積比をm:nm>nとすれば、電流-電圧変換回路5のダイオードに流れる電流を、対向するダイオードに流れる電流のn/mとすることができる。また、上述した実施形態では、接地電位を基準として、インダクタL1に流れるAC電流成分と相似なAC電圧成分を生成する場合を例として挙げているが、任意の電位を基準としてもよい。さらに、上述した実施形態では、スイッチング周波数が入力電圧、出力電圧、負荷電流などの条件によって可変となるタイプのコンパレータ制御方式のDC-DCコンバータ回路を想定したが、本発明は、スイッチング周波数を固定としたコンパレータ制御方式のDC-DCコンバータ回路にも適用できる。あるいは、本発明は、比較器にヒステリシス特性を持たせて、入力電圧のノイズによる誤スイッチングを防止するヒステリシスコンパレータ制御方式のDC-DCコンバータ回路にも適用できる。すなわち、本発明は様々なコンパレータ制御方式のDC-DCコンバータ回路に広く適用可能である。本発明のDC-DCコンバータ回路によれば、インダクタ電流のAC電流成分に応じて変動するAC電圧成分を含む電圧を、スイッチング素子PMOSトランジスタ及びNMOSトランジスタが流す電流に比例した電流を用いて生成するので、インダクタ電流を直接検出する抵抗を用いたりする必要がなくなる。よって、高い電力変換効率を維持することができる。また、任意のインダクタンスのインダクタに対しても適切なAC電圧成分を生成することができるので、インダクタの両端の電圧を積分する方法この場合、例えば、あるインダクタンスのインダクタに対してのみ適切なAC電圧成分が得られると比べて、汎用性に優れた手段を提供できる。また、本発明のDC-DCコンバータ回路によれば、インダクタ電流のAC電流成分に応じて同相で変動するAC電圧成分のみを帰還電圧に重畳させることができるので、出力キャパシタの等価直列抵抗が小さく、出力電圧に含まれるインダクタ電流のAC電流成分に応じて変動するAC電圧成分が低減した場合においても、安定したスイッチング制御を行って出力電圧を制御することができる。また、本発明のDC-DCコンバータ回路によれば、インダクタ電流のAC電流成分に応じて逆相で変動するAC電圧成分のみを帰還電圧に重畳させることができるので、出力キャパシタの等価直列抵抗が小さく、出力電圧に含まれるインダクタ電流のAC電流成分に応じて変動するAC電圧成分が低減した場合においても、安定したスイッチング制御を行って出力電圧を制御することができる。