半導体チップの第1の方向に延在する第1の階調電圧信号線群に対し、第1の階調電圧を発生させる第1の階調電圧発生回路と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在する第2の階調電圧信号線群に対し、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、前記第1の階調電圧信号線群と重なるように前記第1の方向へ延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1の選択回路群と、前記第2の階調電圧信号線群と重なるように前記第2の方向へ延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2の選択回路群と、前記第1の選択回路群により選択された第1の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2の選択回路群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備える半導体チップ。前記第1の階調電圧発生回路と前記第2の階調電圧発生回路とは、前記半導体チップの第1の辺方向に沿って並んで配置されている、請求項1に記載の半導体チップ。前記第1の選択回路群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の選択回路を有し、前記第2の選択回路群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の選択回路を有する、請求項1または2に記載の半導体チップ。前記第1の出力回路群は前記第1の方向へ延在し、前記第2の出力回路群は前記第2の方向へ延在している、請求項1乃至3のいずれかに記載の半導体チップ。前記第1の出力回路群と前記第2の出力回路群とは、前記半導体チップの第1の辺方向に沿って並んで配置されている、請求項4に記載の半導体チップ。前記第1の出力回路群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の出力回路を有し、前記第2の出力回路群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の出力回路を有する、請求項1乃至5のいずれかに記載の半導体チップ。前記第1の出力回路群に接続されるとともに、前記表示パネルの奇数番目のソース線群に接続される第1の出力パッド群と、前記第2の出力回路群に接続されるとともに、前記表示パネルの偶数番目のソース線群に接続される第2の出力パッド群と、を備える請求項1乃至6のいずれかに記載の半導体チップ。前記第1の出力パッド群は前記第1の方向へ延在し、前記第2の出力パッド群は前記第2の方向へ延在している、請求項7に記載の半導体チップ。前記第1の出力パッド群と前記第2の出力パッド群とは、前記半導体チップの第1の辺方向に沿って並んで配置されている、請求項8に記載の半導体チップ。前記第1の出力パッド群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有し、前記第2の出力パッド群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有する、請求項7乃至9のいずれかに記載の半導体チップ。前記第1の出力回路群及び前記第2の出力回路群に接続されるとともに、前記表示パネルの奇数番目及び偶数番目のソース線群に接続される出力パッド群を備える請求項1乃至6のいずれかに記載の半導体チップ。前記出力パッド群は前記第1の方向または前記第2の方向へ延在している、請求項11に記載の半導体チップ。前記出力パッド群は、前記半導体チップの第1の辺方向に沿って並んで配置されている、請求項12に記載の半導体チップ。前記出力パッド群は、前記表示パネルにおけるソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有する、請求項11乃至13のいずれかに記載の半導体チップ。前記第1の選択回路群及び前記第2の選択回路群へ入力する入力データを記憶する表示メモリと、前記表示メモリにおけるデータの入出力を制御するロジック回路と、を備える請求項1乃至14のいずれかに記載の半導体チップ。複数のソース線及び複数のゲート線が格子状に配置された表示パネルと、前記複数のソース線を駆動するソース駆動部と前記複数のゲート線を駆動するゲート駆動部とを有する半導体チップと、を備え、前記ソース駆動部は、前記半導体チップの第1の方向に延在する第1の階調電圧信号線群に対し、第1の階調電圧を発生させる第1の階調電圧発生回路と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在する第2の階調電圧信号線群に対し、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、前記第1の階調電圧信号線群と重なるように前記第1の方向へ延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1の選択回路群と、前記第2の階調電圧信号線群と重なるように前記第2の方向へ延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2の選択回路群と、前記第1の選択回路群により選択された第1の階調電圧に基づき前記表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2の選択回路群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備える表示装置。前記半導体チップは、前記表示パネルと対向配置され、前記ソース駆動部は、前記表示パネルと対抗する対抗辺の中央部近傍に配置され、前記ゲート駆動部は、前記対抗辺の両端部近傍に配置される、請求項16に記載の表示装置。前記半導体チップは、前記表示パネルと対抗配置され、前記表示パネルと対抗する対抗辺の近傍に配置されるとともに、前記ソース駆動部と前記表示パネルのソース線とを接続するソース駆動用出力パッドと、前記対抗辺の両端に接する両端辺の近傍に配置されるとともに、前記ゲート駆動部と前記表示パネルのゲート線とを接続するゲート駆動用出力パッドと、を備える請求項16または17に記載の表示装置。前記半導体チップは、前記第1の選択回路群及び前記第2の選択回路群へ入力する入力データを記憶する表示メモリと、前記表示メモリにおけるデータの入出力を制御するロジック回路と、を備える請求項16乃至18のいずれかに記載の表示装置。第1の階調電圧を発生させる第1の階調電圧発生回路と、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、半導体チップの第1の方向に延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1の選択回路群と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2の選択回路群と、前記第1の選択回路群により選択された第1の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2の選択回路群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備える半導体チップ。携帯電話機等の電子機器では、搭載する半導体装置の小型化が要求されるとともに、半導体装置の製造コスト低減も要求される。上記従来の半導体チップのように、ソース駆動装置と表示データ記憶装置とを1チップ化することで、半導体装置の小型化を図ることは可能でもある。しかし、安価に半導体チップを製造しようとすると、汎用の入出力パッドを採用しなければならない。このため、パッドピッチが汎用の間隔となることから、半導体チップのダイサイズが汎用パッドピッチにより制限される。すなわち、半導体チップの小型化を図ろうとすると、汎用パッドピッチの影響により配置できるパッド数が限られる。したがって、小型化された半導体チップでは、パッド数が減ってしまうため、より高速動作が要求されることになる。例えば、高速化の例としては、ソース駆動装置のソース線のパッド数を減らした場合、1パッドで2画素を駆動することも考えられる。このように、ソース線を駆動する半導体チップでは、半導体チップの小型化が進むにしたがって、より高速な動作が強く要求される。従来の半導体チップ910において高速動作を図るためには、入力される階調データに対して、より高速に表示パネルへ階調電圧を出力しなければならない。そこで、発明者は、従来の半導体チップにおいて、出力回路から表示パネルの画素まで延びるソース線については、出力回路の駆動能力により高速化は図れるものの、ガンマ階調電圧発生回路から出力回路までの信号線については、従来の半導体チップでは高速化を図ることができないことを見出した。すなわち、図12、図13に示すように、従来の半導体チップ910では、ガンマ階調電圧信号線群942a、942bを、半導体チップの中央部のガンマ階調電圧発生回路から長辺方向に、それぞれ逆方向に延びるように設けている。このため、ガンマ階調電圧発生回路である抵抗回路941に接続される信号線は、一方の短辺近傍から他方の短辺近傍まで、つまり、ソース線SL1側からソース線SL2n側まで長く延びることになる。したがって、従来の半導体チップでは、ガンマ階調電圧信号線が長いことから、寄生抵抗及び寄生容量が大きくなり、回路の高速動作が困難であるという問題があった。本発明に係る半導体チップは、半導体チップの第1の方向に延在する第1の階調電圧信号線群に対し、第1の階調電圧を発生させる第1の階調電圧発生回路と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在する第2の階調電圧信号線群に対し、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、前記第1の階調電圧信号線群と重なるように前記第1の方向へ延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1のDAC群と、前記第2の階調電圧信号線群と重なるように前記第2の方向へ延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2のDAC群と、前記第1のDAC群により選択された第1の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2のDAC群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備えるものである。本発明に係る表示装置は、複数のソース線及び複数のゲート線が格子状に配置された表示パネルと、前記複数のソース線を駆動するソース駆動部と前記複数のゲート線を駆動するゲート駆動部とを有する半導体チップと、を備え、前記ソース駆動部は、前記半導体チップの第1の方向に延在する第1の階調電圧信号線群に対し、第1の階調電圧を発生させる第1の階調電圧発生回路と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在する第2の階調電圧信号線群に対し、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、前記第1の階調電圧信号線群と重なるように前記第1の方向へ延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1の選択回路群と、前記第2の階調電圧信号線群と重なるように前記第2の方向へ延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2の選択回路群と、前記第1の選択回路群により選択された第1の階調電圧に基づき前記表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2の選択回路群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備えるものである。本発明に係る半導体チップは、第1の階調電圧を発生させる第1の階調電圧発生回路と、前記第1の階調電圧とは極性が異なる第2の階調電圧を発生させる第2の階調電圧発生回路と、半導体チップの第1の方向に延在し、前記第1の階調電圧発生回路により発生された第1の階調電圧を入力データに応じて選択する第1の選択回路群と、前記半導体チップの第1の方向と反対側へ向かう第2の方向に延在し、前記第2の階調電圧発生回路により発生された第2の階調電圧を入力データに応じて選択する第2の選択回路群と、前記第1の選択回路群により選択された第1の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第1の出力回路群と、前記第2の選択回路群により選択された第2の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第2の出力回路群と、を備えるものである。本発明では、第1の階調電圧信号線群及び第1の選択回路群を第1の方向へ延在配置し、第2の階調電圧信号線群及び第2の選択回路群を第1の方向と反対の第2の方向へ延在配置するため、階調電圧信号線の長さをより短くすることができるため、寄生抵抗及び寄生容量を低減し、回路の高速動作が可能となる。本発明によれば、寄生抵抗及び寄生容量を低減し、より高速動作が可能な半導体チップ及び表示装置を提供することができる。本発明の実施の形態1まず、本発明の実施の形態の説明に先立って、本発明で主に用いられる表示パネルの駆動方式について説明する。本発明では、駆動方式として主にドット反転駆動方式を採用する。ドット反転駆動方式は、隣り合う画素を全て逆の極性で駆動する方式であり、表示パネルの表示品質を向上させ、低消費電力を図ることを可能とする。ドット反転駆動方式では、例えば、表示パネルにおける奇数番号のソース線は正極性の電圧で駆動、表示パネルにおける偶数番号のソース線は負極性の電圧で駆動する。図1及び図2は、表示パネル駆動用の半導体チップにおいて、ドット反転駆動方式を適用した一例を示している。この半導体チップ1は、図12及び図13と同様なガンマ階調電圧発生回路、ガンマ階調電圧信号線群及びDACの回路配置により、ドット反転駆動を実現する例である。図1は、半導体チップ1の回路レイアウトを示している。この半導体チップ1では、ロジック回路を配置するロジック回路領域20、表示メモリを配置する表示メモリ領域30a、30b、ガンマ階調電圧発生回路を配置するガンマ階調電圧発生回路領域40P、40N、DACを配置するDAC領域150P、250P、150N、250N、出力回路を配置する出力回路領域60を備えている。ドット反転駆動方式の場合、ガンマ階調電圧として正極性と負極性の2種類の電圧を出力しなければならないため、正極用負極用、すなわち、ODD側EVEN側にそれぞれガンマ階調電圧発生回路、ガンマ階調電圧信号線群、DACが必要となる。半導体チップ1では、ガンマ階調電圧発生回路領域40P、ガンマ階調電圧信号線群142P、242P、DAC領域150P、250Pが、ODD側正極用であり、ガンマ階調電圧発生回路領域40N、ガンマ階調電圧信号線群142N、242N、DAC領域150N、250Nが、EVEN側負極用である。図1のように、半導体チップ1では、図12と同様のガンマ階調電圧発生回路領域、ガンマ階調電圧信号線群及びDAC領域をODD側EVEN側にそれぞれ設けて、ガンマ階調電圧発生回路、ガンマ階調電圧信号線群及びDACをY方向に並べて配置している。図2は、半導体チップ1の具体的な回路配置を示している。ODD側のガンマ階調電圧発生回路領域40Pには、ガンマ階調電圧発生回路の抵抗回路41Pが配置され、正極性の電圧として、電圧VDDHとVSS間の階調電圧V0P~V63Pをガンマ階調電圧信号線群142P、242Pに供給する。電圧VDDHは、正極性の最大階調電圧である。EVEN側のガンマ階調電圧発生回路領域40Nには、ガンマ階調電圧発生回路の抵抗回路41Nが配置され、負極用の電圧として、電圧VDDLとVSS間の階調電圧V0N~V63Nをガンマ階調電圧信号線群142N、242Nに供給する。電圧VDDLは、負極性の最大階調電圧である。ODD側のDAC領域150Pには、ODD側のソース線に対応して奇数番のDAC1、DAC3DACn-1が配置され、ODD側のDAC領域250Pには、ODD側のソース線に対応して奇数番のDACn1、DACn3DAC2n-1が配置される。これらODD側のDACであるDAC1、DAC3DAC2n-1は、表示メモリの階調データに応じた正極用の階調電圧を、ODD側の出力回路OP1、OP3OP2n-1へ出力し、ODD側のソース線SL1、SL3SL2n-1を駆動する。EVEN側のDAC領域150Nには、EVEN側のソース線に対応して偶数番のDAC2、DAC4DACnが配置され、EVEN側のDAC領域250Nには、EVEN側のソース線に対応して偶数番のDACn2、DACn4DAC2nが配置される。これらEVEN側のDACであるDAC2、DAC4DAC2nは、表示メモリの階調データに応じた負極用の階調電圧を、EVEN側の出力回路OP2、OP4OP2nへ出力し、EVEN側のソース線SL2、SL4SL2nを駆動する。図1及び図2のように、図12及び図13と同様のガンマ階調電圧発生回路、ガンマ階調電圧信号線群、DACをY方向に並べて配置することで、半導体チップにおいて、ドット駆動方式により表示パネルを駆動することが可能である。しかし、このように配置すると、一般にDAC領域のY方向の幅はガンマ階調電圧信号線の本数に比例するため、図12及び図13の半導体チップと比べて、図1及び図2の半導体チップでは、DAC領域の大きさが2倍になってしまい、チップ面積が増大してしまう。また、1つのガンマ階調電圧信号線群に接続される出力回路の数は、図12及び図13の半導体チップと比べて、半分になっているにも関わらず、ガンマ階調電圧信号線の長さは、図12及び図13のようにドット反転駆動方式でない場合と同じである。つまり、図1及び図2の半導体チップでは、従来の半導体チップと同様に、ガンマ階調電圧信号線が長いため高速動作が困難である。そこで、本発明では、以下に説明するように、ドット反転駆動により高画質化及び低消費電力化を図るとともに、ガンマ階調電圧信号線を短くすることで高速動作を可能にする。以下、本発明の実施の形態1に係る半導体チップについて説明する。図3は、本実施形態に係る半導体チップ10の回路レイアウトを示している。この半導体チップ10は、ドット反転駆動方式により表示パネルのソース線を駆動する半導体装置である。図に示されるように、半導体チップ10は、ロジック回路を配置するロジック回路領域20、表示メモリを配置する表示メモリ領域30a、30b、ガンマ階調電圧発生回路を配置するガンマ階調電圧発生回路領域40P、40N、DACを配置するDAC領域50P、50N、出力回路を配置する出力回路領域60を備えている。半導体チップ10は、ロジック回路、表示メモリからなる表示データ記憶装置と、ガンマ階調電圧発生回路、DAC、出力回路からなるソース駆動装置とを1チップの半導体装置とし、半導体装置の小型化を可能にしている。表示メモリ領域30a、30bに配置される表示メモリは、階調データメモリであり、外部から入力される表示データとしての階調データを記憶する。そして、ロジック回路領域20に配置されるロジック回路が、表示メモリの書き込み/読み出しを制御することで、表示メモリへの階調データの記憶、表示メモリからDACへの階調データの出力が行われる。階調データは、ガンマ補正により、階調表示を行うための階調データである。例えば、表示メモリは、複数のソース線に対応した複数のメモリセルにより各ソース線を駆動するための複数の階調データを記憶し、表示メモリ領域30a側では、ODD側のソース線のための階調データを記憶し、表示メモリ領域30b側では、EVEN側のソース線のための階調データを記憶する。なお、ODD側、EVEN側のDACにそれぞれ対応した階調データを出力できれば、いずれの階調データをいずれの表示メモリに記憶してもよい。ガンマ階調電圧発生回路領域40Pに配置されるガンマ階調電圧発生回路は、ODD側のソース線を駆動するための基準となる複数の階調電圧を発生させる。すなわち、このガンマ階調電圧発生回路は、複数のガンマ階調電圧信号線からなるガンマ階調電圧信号線群42Pへ複数の正極性の階調電圧を供給する。また、ガンマ階調電圧発生回路領域40Nに配置されるガンマ階調電圧発生回路は、EVEN側のソース線を駆動するための基準となる複数の階調電圧を発生させる。すなわち、このガンマ階調電圧発生回路は、複数のガンマ階調電圧信号線群からなるガンマ階調電圧信号線群42Nへ複数の負極性の階調電圧を供給する。DAC領域50Pには、複数のDAC選択回路からなるDAC群が配置され、これらのDAC群は、ODD側のソース線を駆動するための階調電圧を出力回路へ出力する。すなわち、これらのDAC群は、入力される階調データに応じてガンマ階調電圧信号線群42Pの信号線を選択することで、階調データを正極性の階調電圧に変換し出力する。また、DAC領域50Nには、複数のDAC選択回路からなるDAC群が配置され、これらのDAC群は、EVEN側のソース線を駆動するための階調電圧を出力回路へ出力する。すなわち、これらのDAC群は、入力される階調データに応じてガンマ階調電圧信号線群42Nの信号線を選択することで、階調データを負極性の階調電圧に変換し出力する。出力回路領域60には、複数の出力回路からなる出力回路群が配置され、さらに、出力回路領域60P、60Nに区分される。出力回路領域60Pの出力回路群は、ODD側のソース線群を駆動する駆動回路であり、DAC領域50PのDAC群から出力された階調電圧に基づいてソース線群に正極性の駆動電圧を出力する。また、出力回路領域60Nの出力回路群は、EVEN側のソース線群を駆動する駆動回路であり、DAC領域50NのDAC群から出力された階調電圧に基づいてソース線群に負極性の駆動電圧を出力する。図3に示すように、半導体チップ10では、ソース線群がX方向に並び、ODD側のソース線SL1、SL3SL2n-1がX方向に向かって奇数の昇順に並んで接続され、さらに、EVEN側のソース線SL2、SL4SL2nがX方向に向かって偶数の昇順に並んで接続される。半導体チップ10では、これらのソース線群が接続される半導体チップの一端部一方の長辺から反対側の他端部他方の長辺へ向かって、つまり短辺方向に、出力回路領域60、その次にガンマ階調電圧発生回路領域40P、40N、DAC領域50P、50N、その次にロジック回路領域20及び表示メモリ領域30a、30bが、並んで配置されている。出力回路領域60は、一方の短辺近傍から他方の短辺近傍まで延び、ソース線SL1の接続付近からソース線SL2nの接続付近まで、長辺方向に延在している。出力回路領域60の中央部付近で、出力回路領域60Pと出力回路領域60Nとに区分されており、出力回路領域60Pは、中央部から一方の短辺近傍まで延在し、出力回路領域60Nは、中央部から他方の短辺近傍まで延在している。すなわち、出力回路領域60Pは、中央部から見て一方の短辺へ向かう第1の方向へ延びているのに対し、出力回路領域60Nは、第1の方向と反対側の、中央部から見て他方の短辺へ向かう第2の方向へ延びており、出力回路領域60P、60Nは、ともに長辺方向に沿って延びている。ガンマ階調電圧発生回路領域40P、40Nは、半導体チップ中央部の中央部領域4に配置され、長辺方向に並んで配置されている。ガンマ階調電圧信号線群42Pは、ガンマ階調電圧発生回路領域40Pから一方の短辺近傍まで延びており、ガンマ階調電圧信号線群42Nは、ガンマ階調電圧発生回路領域40Nから他方の短辺近傍まで延びている。すなわち、上記の出力回路領域と同様に、ガンマ階調電圧信号線群42Pは、中央部から第1の方向へ延びているのに対し、ガンマ階調電圧信号線群42Nは、中央部から第2の方向へ延びており、ガンマ階調電圧信号線群42P、42Nは、ともに長辺方向に沿って延びている。したがって、ガンマ階調電圧信号線の長さは、ガンマ階調電圧発生回路から一方の短辺近傍もしくは他方の短辺近傍までの長さである。DAC領域50Pは、ガンマ階調電圧信号線群42Pと重なって、中央部から一方の短辺近傍まで延在し、DAC領域50Nは、ガンマ階調電圧信号線群42Nと重なって、中央部から他方の短辺近傍まで延在している。すなわち、上記の出力回路領域と同様に、DAC領域50Pは、中央部から第1の方向へ延びているのに対し、DAC領域50Nは、中央部から第2の方向へ延びており、DAC領域50P、50Nは、ともに長辺方向に沿って延びている。ロジック回路領域20は、半導体チップの長辺方向中央部に配置され、その両側に、表示メモリ領域30a、30bがそれぞれ長辺方向に延在している。すなわち、上記の出力回路と同様に、表示メモリ領域30aは、中央部から第1の方向に延びているのに対し、表示メモリ領域30bは、中央部から第2の方向に延びており、表示メモリ領域30a、30bは、ともに長辺方向に沿って延びている。図4は、本発明の実施の形態1に係る半導体チップ10の領域内の具体的な回路配置を示している。図4に示されるように、半導体チップ10は、図3の構成に加えて、ソース線を接続するための出力パッドを配置する出力パッド領域70を備えている。出力パッド領域70は、複数の出力パッドからなる出力パッド群が配置され、さらに、ODD側のソース線群を接続する出力パッド領域70PとEVEN側のソース線群を接続する出力パッド領域70Nとに区分される。出力パッド領域70は、一方の短辺近傍から他方の短辺近傍まで、長辺方向に延在している。出力パッド領域70の中央部付近で、出力パッド領域70Pと出力パッド領域70Nとに区分されており、出力パッド領域70Pは、中央部から一方の短辺近傍まで延在し、出力パッド領域70Nは、中央部から他方の短辺近傍まで延在している。すなわち、上記の出力回路領域と同様に、出力パッド領域70Pは、中央部から第1の方向へ延びているのに対し、出力パッド領域70Nは、中央部から第2の方向へ延びており、出力パッド領域70P、70Nは、ともに長辺方向に沿って延びている。具体的には、出力パッド領域70Pには、ODD側のソース線に接続される出力パッドPD1、PD3PD2n-1が、X方向に向かって奇数の昇順に配置される。出力パッドPD1、PD3PD2n-1は、ソース線SL1、SL3SL2n-1に接続される出力パッドである。出力パッド領域70Nには、EVEN側のソース線に接続される出力パッドPD2、PD4PD2nが、X方向に向かって偶数の昇順に配置される。出力パッドPD2、PD4PD2nは、ソース線SL2、SL4SL2nに接続される出力パッドである。つまり、ODD側の出力パッド群は、中央部から第1の方向に延在配置され、EVEN側の出力パッド群は、中央部から第2の方向に延在配置され、ODD側及びEVEN側の出力パッド群は、長辺方向に沿って一列に配置されている。出力回路領域60Pには、ODD側のソース線を駆動する出力回路OP1、OP3OP2n-1が、X方向に向かって奇数の昇順に配置される。出力回路OP1、OP3OP2n-1は、出力パッドPD1、PD3PD2n-1に接続され、ソース線SL1、SL3SL2n-1を駆動する。出力回路領域60Nには、EVEN側のソース線を駆動する出力回路OP2、OP4OP2nが、X方向に向かって偶数の昇順に配置される。出力回路OP2、OP4OP2nは、出力パッドPD2、PD4PD2nに接続され、ソース線SL2、SL4SL2nを駆動する。つまり、ODD側の出力回路群は、出力パッド群と同様に、中央部から第1の方向に延在配置され、EVEN側の出力回路群は、中央部から第2の方向に延在配置され、ODD側及びEVEN側の出力回路群は、長辺方向に沿って一列に配置されている。DAC領域50Pには、ODD側のソース線を駆動するための階調電圧を出力するDAC1、DAC3DAC2n-1が、X方向に向かって奇数の昇順に配置されている。DAC1、DAC3DAC2n-1は、出力回路OP1、OP3OP2n-1に接続され、ソース線SL1、SL3SL2n-1のための階調電圧を出力する。DAC領域50Nには、EVEN側のソース線のための階調電圧出力するDAC2、DAC4DAC2nが、X方向に向かって偶数の昇順に配置される。DAC2、DAC4DAC2nは、出力回路OP2、OP4OP2nに接続され、ソース線SL2、SL4SL2nのための階調電圧を出力する。つまり、ODD側のDAC群は、出力パッド群及び出力回路群と同様に、中央部から第1の方向に延在配置され、EVEN側のDAC群は、中央部から第2の方向に延在配置され、ODD側及びEVEN側のDAC群は、長辺方向に沿って一列に配置されている。図5は、本発明の実施の形態1に係る半導体チップ10の領域内の具体的な回路構成を示している。ガンマ階調電圧発生回路領域40Pに配置されるODD側のガンマ階調電圧発生回路は、抵抗回路41Pを有している。抵抗回路41Pは、一端に正極性の最大階調電圧である電圧VDDHが印加され、他端に電圧VSSが印加され、電圧VDDHと電圧VSS間を分圧して、正極性の階調電圧を出力する。ここでは64階調として、正極性の階調電圧V0P~V63Pをガンマ階調電圧信号線群42Pの各信号線に供給する。ガンマ階調電圧発生回路領域40Nに配置されるEVEN側のガンマ階調電圧発生回路も、ODD側と同様に、抵抗回路41Nを有し、負極性の最大階調電圧である電圧VDDLと電圧VSS間を分圧して、負極性の階調電圧V0N~V63Nをガンマ階調電圧信号線群42Nの各信号線に供給する。DAC領域50Pに配置されるODD側のDAC1、DAC3DAC2n-1は、ガンマ階調電圧信号線群42Pと階調データを入力する階調データ線とが交差する位置にスイッチSWを有し、スイッチSWは出力回路に接続される。例えば、このスイッチSWは、図6のような選択回路であり、階調データDがHighの時にはYとVが導通し、階調データDがLowの時にはYとVは遮断している。つまり、階調データのビットがHighであれば、ガンマ階調電圧信号線と出力回路とを接続して、デジタルの階調データに応じたアナログのガンマ階調電圧を出力する。ここでは、階調データを6ビットとして、階調データD0~D5、反転データXD0~XD5が入力される。DAC1、DAC3DAC2n-1は、階調データD0~D5及び反転データXD0~XD5に応じて、ガンマ階調電圧信号線群42Pによるガンマ階調電圧V0P~V63Pのいずれかを選択し、出力回路OP1、OP3OP2n-1へ出力する。DAC領域50Nに配置されるEVEN側のDAC2、DAC4DAC2nも、ODD側と同様の構成であり、スイッチSWにより、階調データD0~D5及び反転データXD0~XD5に応じて、ガンマ階調電圧信号線群42Nによるガンマ階調電圧V0N~V63Nのいずれか選択し、出力回路OP2、OP4OP2nへ出力する。出力回路領域60Pに配置されるODD側の出力回路OP1、OP3OP2n-1は、オペアンプを有している。このオペアンプは、正転入力端子をDACに接続し、出力端子と反転入力端子とを接続し、ボルテージフォロワ回路を構成する。したがって、出力回路OP1、OP3OP2n-1は、ボルテージフォロワ回路によりインピーダンス変換し、DAC1、DAC3DAC2n-1が選択したの階調電圧に基づいた駆動電圧をソース線SL1、SL3SL2n-1へ出力する。出力回路領域60Nに配置されるEVEN側の出力回路OP2、OP4OP2nも、ODD側と同様の構成であり、ボルテージフォロワ回路によりインピーダンス変換し、DAC2、DAC4DAC2nが選択したの階調電圧に基づいた駆動電圧をソース線SL2、SL4SL2nへ出力する。以上のように、本実施形態では、2つのガンマ階調電圧発生回路によりODD側とEVEN側の階調電圧を発生させ、各々の階調電圧をODD側とEVEN側のソース線に出力するため、表示パネルをドット判定駆動方式により駆動することができ、高画質化及び低消費電力化を図ることができる。そして、各ガンマ階調電圧発生回路から、ODD側のガンマ階調電圧信号線群及びDAC群を第1の方向に延在配置し、EVEN側のガンマ階調電圧信号線群及びDAC群を、反対側の第2の方向に延在配置することにより、ガンマ階調電圧信号線の長さを短くすることができる。すなわち、図12、図13、図1、図2のように、1つのガンマ階調電圧発生回路から両方向に延びるガンマ階調電圧信号線と比べて、本実施形態では、1つのガンマ階調電圧発生回路からは一方向のみにしかガンマ階調電圧信号線が延びないため、ガンマ階調電圧信号線の長さを半分程度に短くすることができる。ガンマ階調電圧信号線の配線が短くなると、寄生抵抗及び寄生容量が小さくなるため、ガンマ階調電圧発生回路からDACへの信号伝播波形が急峻になる。すると、DACから出力回路への入力波形が急峻になるため、ソース線への出力波形も急峻となり、ソース線駆動動作が高速化できる。ガンマ階調電圧発生回路の駆動能力を上げれば、ガンマ階調電圧信号線の寄生抵抗容量の影響を小さくし得るが、駆動能力を上げると消費電力が大きくなるため、低消費電力が要求される携帯電話等の電子機器では採用することが困難である。本実施形態では、1つのガンマ階調電圧発生回路が、中央部から一方向のガンマ階調電圧信号線にのみ階調電圧を供給すればよいため、駆動能力を上げる必要がなく、低消費電力を図ることができる。また、本実施形態では、ODD側の出力回路群を第1の方向に延在配置し、EVEN側の出力回路群を第2の方向に延在配置し、DAC群と出力回路群が対応して並んでいるため、各DACと各出力回路間の信号線が無駄に長くなることを防止できる。したがって、ガンマ階調電圧発生回路からDAC及び出力回路までの信号線の長さを確実に短くすることができ、寄生抵抗及び寄生抵抗を低減し、高速動作が可能となる。図1及び図2では、ドット反転駆動のために短辺方向にODD側とEVEN側のDAC群を並べていたため、DAC群の短辺方向の幅が増大していたが、本実施形態では、ODD側のDAC群とEVEN側のDAC群を長辺方向に一列に並べている。このため、ドット反転駆動を採用しない図12や図13と同様のDAC幅により、ドット反転駆動を実現することが可能であり、チップ面積の増大を防止することができる。本発明の実施の形態2次に、図7及び図8を用いて、本発明の実施の形態2に係る半導体チップついて説明する。本実施形態では、実施の形態1と比べて、ソース線群及び出力パッド群の並ぶ順番のみが相違しており、他の構成については同様である。図7に示すように、この半導体チップ10では、ソース線SL1、SL2SL2nがX方向に昇順に並んで接続される。すなわち、この接続順は、表示パネルにおけるソース線の並びと同じ順番であり、ソース線の番号が1ずつ増加するように接続される。そして、昇順に並ぶソース線SL1、SL2SL2nと、出力回路領域60P、60NにODD側、EVEN側の順に並ぶ出力回路群とを、それぞれ接続する。ソース線を昇順に接続するため、図8に示すように、この半導体チップ10では、出力パッド領域70に、出力パッドPD1、PD2PD2nをX方向に昇順に並んで配置する。すなわち、出力パッドも表示パネルにおけるソース線と同じ順に並んでいる。出力パッド領域70の出力パッドPD1、PD2PD2nと、出力回路領域60Pの出力回路OP1、OP3OP2n-1及び出力回路領域60Nの出力回路OP2、OP4OP2nとにおいて、それぞれ対応する番号の出力パッドと出力回路とを接続する。出力回路領域60Pの1つ目の出力回路OP1は、出力パッド領域70の1つ目の出力パッドPD1と接続され、出力回路領域60Nの1つ目の出力回路OP2は、出力パッド領域70の2つ目の出力パッドPD2と接続される。同様に、出力回路領域60Pに並ぶ出力回路、出力回路領域60Nに並ぶ出力回路が、順次、出力パッド領域70に並ぶ出力パッドに接続される。このように本実施形態では、接続されるソース線及び出力パッドの並びを、ODD側、EVEN側の順ではなく、1ずつ増加するよう昇順に配置した。これにより、半導体チップに接続されるソース線及び出力パッドの並び順が、表示パネルにおけるソース線と同じ並び順になるため、表示パネルと半導体チップ間のソース線の接続が容易になる。なお、本実施形態では、出力回路と出力パッドまでの出力配線が実施の形態1より長くなり寄生抵抗及び寄生容量が増え得る。しかし、ソース線及び表示パネルによる寄生抵抗及び寄生容量に比べると、出力回路と出力パッド間の寄生抵抗及び寄生容量は2桁程度小さく、また、出力回路の駆動能力が大きい。このため、出力回路から出力パッドまでの出力配線が長くなることによる影響は小さく、実施の形態1と同様に、高速動作が可能である。また、本実施形態では、出力回路と出力パッド間で出力配線同士が交差し、複数の配線が近接し得る。しかし、半導体チップの複数の配線層を用いて配線をレイアウトすることにより、配線が近接しないように接続することができる。本発明の実施の形態3次に、図9~図13を用いて、本発明の実施の形態3に係る半導体チップを用いた表示システムについて説明する。本実施形態は、上記した実施の形態1、実施の形態2の半導体チップを表示システムに適用した一例である。図9は、本発明の実施の形態3に係る表示システムの構成を示している。この表示システムは、例えば、携帯電話等の電子機器に内臓されるシステムである。図に示されるように、表示システムは、表示装置100と画像処理装置200とを備えている。画像処理装置200は、表示する画像データを生成し、表示装置100が表示を行うために必要なデータを生成する画像エンジンである。例えば、画像処理装置200は、画像データに基づいて階調データ及び走査データを生成し、表示装置100へ出力する。表示装置100は、画像処理装置200から入力される階調データ及び走査データに基づいて表示画面に画像表示を行う表示パネルモジュールである。この表示装置100は、表示パネル400と半導体チップ300を備えている。表示パネル400は、画像表示を行う表示画面であり、例えば、液晶表示LiquidCrystalDisplayパネルである。表示パネル400は、複数行複数列のマトリクス状に複数の画素が配列されており、各行に対応してゲート線が設けられ、各列に対応してソース線が設けられている。半導体チップ300は、階調データ及び走査データに基づいて、表示パネルのソース線及びゲート線を駆動する。後述のように、この半導体チップ300は、実施の形態1または実施の形態2の半導体チップの構成を含んでおり、さらにゲートドライバ、電源回路を備えている。半導体チップ300は、画像処理装置200と接続配線401により接続され、接続配線401を介して階調データ及び走査データが入力される。半導体チップ300は、表示パネル400と接続配線402、403により接続される。表示パネル400と半導体チップ300は、互いに一つの辺が対抗するように配置されており、互いに対抗する対抗辺の近傍に接続端子パッドが設けられている。接続配線402は、この対向辺部の接続端子間を接続する。ここでは、後述するように、接続配線402は、表示パネル400のソース線と半導体チップ300のソースドライバ用パッドとを接続する。表示パネル400と半導体チップ300とは、対抗する対向辺の両端から延びる両端辺の近傍に接続端子が設けられている。接続配線403は、この両端辺部の接続端子間を接続する。ここでは、後述するように、接続配線403は、表示パネル400のゲート線と半導体チップ300のゲートドライバ用パッドとを接続する。なお、ここでは、ソース線を接続配線402により接続し、ゲート線を接続配線403により接続しているが、1つの接続配線により、ソース線及びゲート線を接続してもよい。図10は、本発明の実施の形態3に係る半導体チップ300における回路レイアウトを示している。すなわち、図10は、半導体チップ300における回路を実装する回路実装面のレイアウトである。図に示されるように、半導体チップ300は、表示パネルのソース線を駆動するソースドライバ301、表示データを記憶する表示データ記憶部302、表示パネルのゲート線を駆動するゲートドライバ303、各回路に電源を供給する電源回路304を備えており、その他、各回路が動作するために必要な動作クロックや信号の入出力等のために、I/O305、PLLPhaselockedloop、MIPIMobileIndustryProcessorInterface、フューズを備えている。ここで、ソースドライバ301及び表示データ記憶部302は、実施の形態1または実施の形態2の半導体チップ10の構成に対応している。すなわち、このソースドライバ301は、図3、図7と同様のガンマ階調電圧発生回路領域40P、40N、DAC領域50P、50N、出力回路領域60P、60Nを有しており、表示データ記憶部302は、図3、図7と同様のロジック回路領域20、表示メモリ領域30a、30bを有している。半導体チップ300は、表示パネル400に対抗する対抗辺一方の長辺の近傍において、中央部にソースドライバ301が配置され、ソースドライバの長辺方向両側、つまり、対抗辺の両端部近傍にゲートドライバ303が配置されている。さらに、ゲートドライバ303に隣接して電源回路304が配置されている。ソースドライバ301及びゲートドライバ303に対し短辺方向に並んで、つまり、半導体チップの短辺方向中央部に表示データ記憶部302が配置されている。さらに、表示データ記憶部302に対し短辺方向に並んで、つまり、画像処理装置200に対抗する側の辺他方の長辺の近傍に、電源回路304、I/O305等が配置されている。すなわち、半導体チップ300では、半導体チップの表示パネル側に、表示パネルと信号入出力を行うソースドライバ、ゲートドライバ等を配置し、半導体チップの画像処理装置側に、画像処理装置と信号入出力を行うI/O305等を配置し、半導体チップの中央部に、表示データ記憶部を配置している。図11は、本発明の実施の形態3に係る半導体チップ300におけるパッドレイアウトを示している。すなわち、図11は、半導体チップ300におけるパッドを実装するパッド実装面のレイアウトである。例えば、半導体チップ300は、図10の回路実装面と図11のパッド実装面とを積層して形成されており、図10の回路実装面の外周形状と図11のパッド実装面の外周形状とは同じ形状である。半導体チップ300は、ソース線を接続するためのソースドライバ用パッド311、ゲート線を接続するためのゲートドライバ用パッド312、内部回路のテスト等を行うためのテスト用パッド313、電源供給等を行うための電源用パッド314を備えている。ソースドライバ用パッド311は、ソースドライバ301の出力回路に接続され、ゲートドライバ用パッド312は、ゲートドライバ303に接続され、電源用パッド314は、電源回路304に接続される。ソースドライバ用パッド311は、図4、図8の出力パッドに対応している。ソースドライバ用パッド311は、表示パネルと対抗する対向辺一方の長辺の近傍に配置されている。ソースドライバ用パッド311は、この対抗辺の両端部まで延在し、さらに、両短辺対抗辺の両端に接する両端辺の中央付近まで延在している。そして、ゲートドライバ用パッド312が、この両短辺の中央付近から、画像処理装置200と対抗する側の辺他方の長辺へ向かって延在している。ソースドライバ用パッド311を表示パネル側に配置することで、表示パネルと接続する配線の長さを短くすることができる。電源用パッド314は、画像処理装置200と対抗する側の辺の近傍に配置されている。テスト用パッド313は、半導体チップ300の中央部に配置されており、周辺部に配置されたソースドライバ用パッド311、ゲートドライバ用パッド312、電源用パッド314に囲まれている。このように、本実施形態では、半導体チップが、実施の形態1、実施の形態2の構成を含んでいるため、実施の形態1、実施の形態2と同様に高速動作が可能である。さらに、本実施形態では、半導体チップに、ソースドライバ及び表示データ記憶部に加えて、ゲートドライバ、電源回路を含めて1チップの半導体装置とすることができ、半導体装置の小型化を図ることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の例では、奇数番号のソース線を正極性の電圧で駆動し、偶数番号のソース線を負極性の電圧で駆動したが、逆の極性として、奇数番号のソース線を負極性の電圧で駆動し、偶数番号のソース線を正極の電圧で駆動してもよい。上記の例では、駆動方式としてドット反転駆動方式を採用したが、ソース線毎に極性が異なればよく、ライン反転駆動方式でもよい。