炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第1工程と、前記シリコン層上に金属層を形成する第2工程と、熱処理を行うことによって、前記シリコン層に含まれるSiと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第3工程と、Siと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第4工程と、を有することを特徴とする半導体素子の製造方法。前記第3工程における熱処理の温度は、前記シリコン層に含まれるSiと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるSiCと前記金属層の構成元素とが実質的に反応しない温度であることを特徴とする請求項1に記載の半導体素子の製造方法。前記金属層は、前記シリコン層に含まれるSiと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第1金属層と、前記第1金属層上に積層された第2金属層とを有する多層構成であることを特徴とする請求項1又は請求項2に記載の半導体素子の製造方法。前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることを特徴とする請求項1~請求項3のいずれかに記載の半導体素子の製造方法。前記第3工程における熱処理の温度は、400°C以上800°C未満であることを特徴とする請求項4に記載の半導体素子の製造方法。前記第3工程において形成される前記シリサイド層は、主としてNiSiよりなることを特徴とする請求項4又は請求項5に記載の半導体素子の製造方法。前記第1工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることを特徴とする請求項1~請求項6のいずれかに記載の半導体素子の製造方法。前記第1工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、前記第1工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板の前記オーミック電極形成領域に、前記シリコン層を選択的に形成することを特徴とする請求項1~請求項6のいずれかに記載の半導体素子の製造方法。しかしながら、前述の方法によってオーミック電極を形成すると、SiCと金属層の構成元素との反応過程で炭素が生成され、この炭素がシリサイド層内に拡散して表面に析出してしまう。この析出層は、シリサイド層オーミック電極上に形成される電極層の密着性を損ない、電極剥離を引き起こす原因となる。これに対して、特許文献1、2に記載された方法では、熱処理によってシリサイド層を形成した後、プラズマ処理や化学的エッチング処理等を施すことによってシリサイド層表面の析出層、さらには、シリサイド層の表面側の一部を除去することを行っている。しかし、これらの処理を行っても、今度は残存したシリサイド層に拡散する炭素が表面に露出した状態となるため、この炭素によって、その上に形成される電極層の密着性が損なわれ、電極層の剥離を十分に抑えることができないのが実情である。本発明はこのような事情に鑑みてなされたものであって、炭化シリコン基板に接するように、オーミック電極となるシリサイド層を形成するに際して、炭化シリコン基板由来の炭素が、オーミック電極内に拡散して表面に析出するのが抑えられ、オーミック電極の上に電極層を密着性良く形成することができる半導体素子の製造方法を提供することを目的とする。上記の課題を解決するため、本発明の半導体素子の製造方法は、炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第1工程と、前記シリコン層上に金属層を形成する第2工程と、熱処理を行うことによって、前記シリコン層に含まれるSiと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第3工程と、Siと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第4工程と、を有する。本発明の半導体素子の製造方法によれば、炭化シリコン基板上に形成したシリコン層と、該シリコン層上に形成した金属層との反応によってオーミック電極となるシリサイド層を得る。ここでシリコン層と金属層との反応過程では、炭化シリコン基板と金属層との反応過程で生じるような炭素の生成がないため、シリサイド層内やその表面に炭素が拡散、析出することはない。また、この場合にも、生成されたシリサイド層の金属元素金属層からシリサイド層に移行した金属元素が炭化シリコン基板に含まれるSiCと反応し、この反応過程で生成された炭素が、シリサイド層内に拡散して表面に析出する可能性が考えられる。しかし、シリコン層と金属層とは、炭化シリコン基板と金属元素よりも反応し易く、炭化シリコン基板と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板とシリサイド層に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層を得ることができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面で析出するのを確実に抑えることが可能である。これにより、製造された半導体素子は、オーミック電極シリサイド層上に電極層を密着性よく形成することができ、高い信頼性を得ることができる。また、本発明の半導体素子の製造方法において、前記第3工程における熱処理の温度は、前記シリコン層に含まれるSiと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるSiCと前記金属層の構成元素とが実質的に反応しない温度であることが好ましい。この方法によれば、炭化シリコン基板に含まれるSiCとシリサイド層に含まれる金属元素金属層の構成元素との反応によって炭素を生じることなく、シリサイド層を形成することができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面に析出するのを確実に抑えることができる。これにより、製造された半導体素子では、オーミック電極シリサイド層上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。また、本発明の半導体素子の製造方法において、前記金属層は、前記シリコン層に含まれるSiと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第1金属層と、前記第1金属層上に積層された第2金属層とを有する多層構成であることが好ましい。この方法によれば、第2金属層によって第1金属層の酸化を防止する等の効果を得ることができる。また、本発明の半導体素子の製造方法において、前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることが好ましい。この方法によれば、抵抗率の低いオーミック電極を得ることが可能である。また、本発明の半導体素子の製造方法において、前記第3工程における熱処理の温度は、400°C以上800°C未満であることが好ましい。この方法によれば、炭化シリコン基板に含まれるSiCとニッケルシリサイド層に含まれるNiとの反応によって炭素を生じることなく、ニッケルシリサイド層を形成することができ、炭化シリコン基板由来の炭素がニッケルシリサイド層内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子は、オーミック電極ニッケルシリサイド層上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。また、本発明の半導体素子の製造方法において、前記第3工程において形成される前記シリサイド層は、主としてNiSiよりなることが好ましい。この方法によれば、より抵抗率の低いオーミック電極を得ることが可能である。また、本発明の半導体素子の製造方法において、前記第1工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることが好ましい。この方法によれば、シリコン層の成膜条件を、比較的広い範囲から選択することが可能である。また、本発明の半導体素子の製造方法において、前記第1工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、前記第1工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板のオーミック電極形成領域に、シリコン層を選択的に形成することが好ましい。この方法によれば、前記第1工程でシリコン層のパターニングが不要となるため、半導体素子の製造工程を簡易化することが可能である。以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。第1実施形態まず、第1実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例について説明する。図1は、第1実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例を示す概略縦断面図である。図1に示す半導体素子1は、炭化シリコン基板2と、素子分離膜3と、オーミック電極4とを有している。炭化シリコン基板2は、炭化シリコン層を有する半導体基板であり、炭化シリコン層の所定領域に不純物が注入されることで形成された電子素子を有している。炭化シリコン基板2は、炭化シリコンよりなるベース基板上に、炭化シリコン層をホモエピタキシャル成長させることで得られたものであってもよく、シリコン等の炭化シリコン以外の材料よりなるベース基板上に、炭化シリコン層をヘテロエピタキシャル成長させることで得られたものであっても良い。また、炭化シリコン基板は、バルク成長させた炭化シリコンであっても構わない。炭化シリコン層炭化シリコン基板2の結晶構造としては、例えば立方晶3C-炭化シリコンや六方晶4H-炭化シリコン、6H-炭化シリコン等が挙げられる。また、炭化シリコン基板2に形成される電子素子としては、特に限定されないが、例えば、MOSFETやMESFET等のスイッチング素子、ショットキーダイオードやpnジャンクションダイオード等の整流素子等が挙げられる。素子分離膜3は、炭化シリコン基板2の表面のオーミック電極形成領域2aを除いた領域に設けられている。素子分離膜3は、炭化シリコン基板2に設けられた電子素子同士を絶縁分離するものであり、酸化シリコンSiO2等の絶縁材料によって構成されている。オーミック電極4は、シリサイドによって構成されており、炭化シリコン基板2のオーミック電極形成領域2aにオーミック接触して設けられている。ここで、オーミック電極形成領域2aは、例えば、炭化シリコン基板2に形成された電子素子がMOSFETの場合には、MOSFETを構成するソース領域内やドレイン領域内に設定される。このようなオーミック電極4は、炭化シリコン基板2とのショットキー障壁が非常に小さいものオーミック接触した状態となっている。このため、オーミック電極4からの電子もしくはホールは障壁を透過して炭化シリコン基板2に移動することができ、オーミック電極4の炭化シリコン基板2に対するコンタクト抵抗は、電流の方向に関わらず低い値となる。次に、第1実施形態に係る半導体素子の製造方法について説明する。図2は、第1実施形態に係る半導体素子の製造工程のうち、前工程及び第1工程を示す概略縦断面図、図3は、第1実施形態に係る半導体素子の製造工程のうち、第2工程~第4工程を示す概略縦断面図である。本実施形態に係る半導体素子の製造方法は、炭化シリコン基板2と、該炭化シリコン基板2に接するように設けられ、シリサイド層41よりなるオーミック電極4とを有する半導体素子1の製造方法であって、炭化シリコン基板2のオーミック電極形成領域2aに、炭化シリコン基板2に接するようにシリコン層5を形成する第1工程と、シリコン層5上に金属層8を形成する第2工程と、熱処理を行うことによって、シリコン層5に含まれるSiと金属層8の構成元素とを反応させ、炭化シリコン基板2に接するシリサイド層41を形成する第3工程と、Siと反応せずに残存した金属層8を除去し、シリサイド層41を露出させる第4工程とを有している。以下、各工程について順次説明する。[1]炭化シリコン基板作製工程及び素子分離膜形成工程前工程本工程では、第1工程の前工程として炭化シリコン基板2を作製するとともに素子分離膜3を形成する。まず、図2aに示す炭化シリコン基板2を作製する。炭化シリコン基板2は、例えばCVDChemicalVaporDeposition法等を用い、ベース基板上に炭化シリコンをエピタキシャル成長させることによって得られる。次に、常法に従って、炭化シリコン基板2表面へのパターン形成を行った後、図2bに示すように、炭化シリコン基板2のオーミック電極形成領域2aを除いた領域に素子分離膜3となるSiO2膜を形成する。素子分離膜3は、例えばLOCOS法やSTI法等を用いて形成することができる。素子分離膜3の厚さは、電子素子同士を絶縁分離し得る厚さであれば良く、特に限定されない。本実施形態では、500nm程度の厚さで素子分離膜3を形成する。次に、炭化シリコン基板2に電子素子を形成する。ここで、目的とする電子素子がnチャネルMOSFETの場合には、常法に従って、例えば炭化シリコン基板2のnチャネルMOSFETを形成する領域にpウェルを形成した後、ゲート酸化膜及びゲート電極を形成し、ソース領域及びドレイン領域に対応する領域にn型不純物を注入する。以上の工程により、電子素子が形成された炭化シリコン基板2及び素子分離膜3を得る。[2]シリコン層形成工程第1工程次に、図2cに示すように、炭化シリコン基板2及び素子分離膜3の上に、シリコン層5を全面的に形成する。シリコン層5の形成方法としては、特に限定されないが、例えばCVD法、スパッタ法のような気相成膜技術等を用いることができる。シリコン層5の厚さt1は、10~100nm程度であるのが好ましく、20~50nm程度であるのがより好ましい。後述するようにシリコン層5の上に形成する金属層8の適正な膜厚範囲抵抗率の低いシリサイド層41が得られる膜厚範囲は、シリコン層5の厚さt1によって決まる。このため、シリコン層5の厚さt1が10nm未満であると、金属層8の適正な膜厚が薄くなりすぎ、その膜厚で金属層8を形成するのが困難になる。また、シリコン層5の厚さt1が100nmを超えると、これに応じて金属層8の膜厚も厚くすることが必要となり、金属層8を形成する際の膜応力によって膜剥れなどの問題が生じる可能性がある。シリコン層5の厚さt1を前記範囲とすることにより、膜剥れを生じることなく、金属層8を適正な膜厚で容易に形成することが可能となり、抵抗率の低いシリサイド層41を確実に得ることができる。本実施形態では、シリコン層5は、CVD法を用い、膜厚20nmのアモルファスシリコン膜として形成する。次に、フォトリソグラフィ技術及びエッチング技術を用い、オーミック電極形成領域2a以外の領域に形成されたシリコン層5を除去する図2参照。具体的には、オーミック電極形成領域2aに形成されたシリコン層5をフォトレジストで覆い、これをマスクとして、オーミック電極形成領域2a以外の領域に形成されたシリコン層5をエッチング除去した後、フォトレジストを除去する。シリコン層のエッチング方法としては、反応性イオンエッチングRIE法を用いるのが好ましい。これにより、下部の素子分離膜3を残して、シリコン層5のみを選択性良くエッチング除去することが可能である。3金属層形成工程第2工程次に、図3aに示すように、素子分離膜3及びシリコン層5の上に、金属層8を全面的に形成する。金属層8は、少なくともシリコン層5と接する側が、シリコン層5に含まれるSiと反応し、オーミック電極4となるシリサイド層41を生成し得る金属材料によって構成されている必要がある。そのような金属としては、Ni、Ti、Co等が挙げられ、中でも、Niは、抵抗率の低いNiSi層を生成し得ることから好ましい。また、金属層8は、単層構成であってもよく、前述のような金属材料オーミック電極となるシリサイド層を生成し得る金属材料によって構成された第1金属層と、第1金属層上に積層された第2金属層よりなる多層構成であっても構わない。多層構成とすることにより、第2金属層によって第1金属層の酸化を防止する等の効果を得ることができる。このような第2金属層としては、例えばTiN窒化チタン層やTi層等が挙げられる。なお、多層構成の場合、第2金属層は2層以上の金属層によって構成されていても構わない。本実施形態では、金属層8として、ニッケル層第1金属層6と窒化チタン層第2金属層7の積層膜を形成する。このうち、ニッケル層6に含まれるNiは、次工程で行う熱処理によってシリコン層5のSiと反応し、ニッケルシリサイド層41を生成する。また、窒化チタン層7は、ニッケル層6の酸化等を防止する目的で必要に応じて設けられる保護膜であり、熱処理の条件によっては省略することもできる。ニッケル層6及び窒化チタン層7の形成方法としては、特に限定されず、例えばスパッタ法のような気相成膜技術等を用いることができる。ニッケル層6の厚さt2は、シリコン層5の厚さをt1としたとき、0.25t1≦t2≦1.1t1の範囲とするのが好ましい。ニッケル層6の厚さt2を前記範囲とすることにより、次工程において、NiSi2、NiSi、Ni2Siの少なくともいずれかよりなるシリサイド層41を確実に得ることができる。また、オーミック電極4は、これらシリサイド層のうち最も抵抗率が低いNiSi層によって構成されるのが好ましい。ここで、シリコン層5及びニッケル層6の熱処理によって得られるシリサイド層41の組成比は、ニッケル層6の厚さt2と熱処理の温度によって制御することができ、例えばニッケル層6の厚さt2を0.55t1とすることにより、後述する適正な熱処理条件を用いてNiSi層を確実に得ることが可能となる。本実施形態では、ニッケル層6は、スパッタ法によって11nm0.55t1に相当の厚さで形成し、窒化チタン層7は、スパッタ法によって10nmの厚さで形成する。[4]熱処理工程第3工程次に、各層が形成された炭化シリコン基板2を、シリコン層5に含まれるSiと金属層8の構成元素とが反応し得る温度以上に加熱し、熱処理を行う。これにより、シリコン層のSiの一部と金属層8の構成元素の一部が、それぞれ他方の層に拡散し、Siと金属層の構成元素とが反応シリサイド化する。その結果、図3bに示すように炭化シリコン基板2に接するシリサイド層41が得られる。熱処理の温度は、シリコン層5に含まれるSiと金属層8の構成元素とが反応し得る温度以上であって、炭化シリコン基板2に含まれるSiCと金属層8の構成元素とは実質的に反応しない温度とするのが好ましい。これにより、炭化シリコン基板2に含まれるSiCとシリサイド層41に含まれる金属元素金属層8の構成元素との反応によって炭素を生じることなく、シリサイド層41を形成することができ、炭化シリコン基板2由来の炭素がシリサイド層41内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子1は、オーミック電極4上に電極層をより密着性良く形成することができ、オーミック電極4からの電極層の剥離を確実に抑えることが可能である。熱処理の温度は、具体的には、本実施形態のようにシリコン層5と反応させる金属層がニッケル層6である場合には400°C以上800°C未満とするのが好ましい。また、熱処理の時間は、1~10分であるのが好ましい。熱処理の時間が1分より短い場合には、各層5、6の厚さt1、t2や熱処理の温度によっては、炭化シリコン基板2との界面付近に未反応のシリコン層が残存し、抵抗率の低いオーミック電極が得られない可能性がある。本実施形態では、500°Cで1分間の熱処理を行う。これにより、シリコン層5のSiとニッケル層6のNiとが反応し、炭化シリコン基板2に接するNiSi層41が得られる。[5]未反応金属層の除去工程第4工程そして最後に、Siと反応せずに残存した金属層8を除去し、シリサイド層41を露出させることでオーミック電極4を得る。金属層8を除去する方法としては、該金属層8を、素子分離膜3及びシリサイド層41に対して選択的にエッチングし得るエッチング方法が用いられる。例えば、金属層8がニッケル層6と窒化チタン層7の積層膜である場合には、硫酸過水溶液や塩酸過水溶液をエッチング液とするウェットエッチング法等を用いることができる。以上の工程により、図3cに示す半導体素子1が得られる。このように本発明の半導体素子の製造方法では、炭化シリコン基板2上に形成したシリコン層5と、該シリコン層5上に形成した金属層8との反応によってオーミック電極4となるシリサイド層41を得る。ここでシリコン層5と金属層8との反応過程では、炭化シリコン基板2と金属層8との反応過程で生じるような炭素の生成がないため、シリサイド層41内やその表面に炭素が拡散、析出することはない。また、この場合にも、生成されたシリサイド層41の金属元素金属層8からシリサイド層41に移行した金属元素が炭化シリコン基板2に含まれるSiCと反応し、この反応過程で生成された炭素が、シリサイド層41内に拡散して表面に析出する可能性が考えられる。しかし、シリコン層5と金属層8とは、炭化シリコン基板2と金属元素よりも反応し易く、炭化シリコン基板2と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層41を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板2とシリサイド層41に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層41を得ることができ、炭化シリコン基板2由来の炭素がシリサイド層41内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子1は、オーミック電極4シリサイド層41上に電極層を密着性良く形成することができ、高い信頼性を得ることが可能である。また、本実施形態では、前記第1工程において、炭化シリコン基板2上に、シリコン層5を全面的に形成した後、シリコン層5をオーミック電極形成領域2aに対応するようにパターニングするため、シリコン層の成膜条件は、比較的広い範囲から選択することが可能である。また、本実施形態では、金属層8として、ニッケル層6及び窒化チタン層7よりなる積層膜を形成しているため、窒化チタン層7によってニッケル層6の酸化が防止され、ニッケルシリサイドによって構成された抵抗率の低いオーミック電極を得ることができる。また、本実施形態では、前記第3工程における熱処理の温度を400°C以上800°C未満としているため、炭化シリコン基板2に含まれるSiCとシリサイド層41に含まれるNiとの反応によって炭素を生じることなく、シリサイド層41を形成することができ、炭化シリコン基板2由来の炭素がシリサイド層41内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子1は、オーミック電極4シリサイド層41上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離を確実に抑えることが可能である。また、本実施形態では、前記第3工程において形成されるシリサイド層が、NiSiを主体としているため、より抵抗率の低いオーミック電極を得ることが可能である。第2実施形態次に、第2実施形態に係る半導体素子の製造方法について説明する。なお、第2実施形態においては、前記第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。第2実施形態の半導体素子の製造方法は、シリコン層形成工程第1工程が異なる以外は、前記第1実施形態と同様の工程とされている。以下、本実施形態におけるシリコン層形成工程について説明する。図4は、第2実施形態に係る半導体素子の製造工程のうち、第1工程を示す概略縦断面図である。まず、前記工程[1]と同様にして素子分離膜3及び電子素子が形成されたシリコン基板2を用意する図2b参照。そして、図4に示すように、炭化シリコン基板2のオーミック電極形成領域素子分離膜から露出する炭化シリコン基板の表面2aに、シリコン層5を選択的に形成する。シリコン層5は、例えばCVD法を用い、基板を600°C程度に加熱しつつ、成膜チャンバー内にSi2H6ガスおよびCl2ガスを同時に供給することによって形成することができる。このような成膜条件では、シリコン層5はSiO2よりなる素子分離膜3の表面には成長し難く、素子分離膜が形成されていない炭化シリコン基板2の表面オーミック電極形成領域2aに優先的に成長する。その結果、オーミック電極形成領域2aにのみ選択的にシリコン層5が形成される。また、このようにして形成されたシリコン層5は、炭化シリコン基板2との界面が良好であり、これによって最終工程でコンタクト抵抗の低いオーミック電極4を得ることが可能となる。なお、シリコン層5の適正な厚さ範囲は、前記第1実施形態の場合と同様である。この第2実施形態においても、前記第1実施形態と同様の効果を得ることが可能である。また、第2実施形態では、特に、シリコン層のパターニング工程が不要となるため、半導体素子の製造工程を簡略化できるという効果が得られる。以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各工程は一例であって、本発明の主旨から逸脱しない範囲において種々変更可能である。