データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路と、前記データのうちの前記メモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号を前記メモリ装置に出力するマスク信号出力バッファ回路とを具備し、前記データ出力バッファ回路は、前記マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにするメモリ制御装置。前記マスク信号が前記書き込み禁止を示さない状態から前記書き込み禁止を示す状態に切り替わったときに、前記データ出力バッファ回路は、前記出力ノードをハイインピーダンスにする時期を遅らせて前記データを出力する期間を延長する請求項1に記載のメモリ制御装置。前記マスク信号が前記書き込み禁止を示す状態から前記書き込み禁止を示さない状態に切り替わるときに、前記データ出力バッファ回路は、前記出力ノードから前記データを出力する時期を早めて前記データを出力する期間を延長する請求項1または請求項2に記載のメモリ制御装置。前記出力ノードのハイインピーダンス状態を制御する出力制御信号を生成する出力制御信号生成部と、前記出力制御信号が前記バースト転送中に前記出力ノードをハイインピーダンスするかしないかを設定する設定部とをさらに具備する請求項1から請求項3のいずれかに記載のメモリ制御装置。メモリ装置にバースト転送するデータを生成するデータ信号生成回路と、前記メモリ装置にデータバスを介して前記データをバースト転送するバッファ回路と、前記データの書き込みが有効か否かを示すマスク制御信号に基づいて、前記データバス上のデータを前記メモリ装置内のメモリセルに書き込むか否かを示すマスク信号を生成するマスク信号生成回路と、前記データの有無を示すデータ制御信号に基づいて、前記データバスに出力する前記データが無いときに前記バッファ回路の出力ノードをハイインピーダンスにする出力制御信号を生成する出力制御信号生成部とを具備し、前記出力制御信号生成部は、前記マスク制御信号に基づいて、前記データをバースト転送している期間の前記出力制御信号を変更して前記出力ノードをハイインピーダンスにするメモリ制御装置。前記出力制御信号生成部は、前記マスク信号がマスクすることを示す期間に、前記出力ノードをハイインピーダンスにするように前記出力制御信号を変更する請求項5に記載のメモリ制御装置。前記出力制御信号生成部は、前記マスク信号がマスクしないことを示す状態からマスクすることを示す状態に変化したときに前記出力ノードをハイインピーダンスにする時期を遅らせるように、前記出力制御信号を変更する請求項6に記載のメモリ制御装置。前記出力制御信号生成部は、前記マスク信号がマスクすることを示す状態からマスクしないことを示す状態に変化するときに前記出力ノードをハイインピーダンスにしている期間を短縮して前記データが出力されるように前記出力制御信号を変更する請求項6または請求項7に記載のメモリ制御装置。前記マスク信号に基づいて前記出力ノードをハイインピーダンスにするか否かを設定する設定回路をさらに具備する請求項5から請求項8のいずれかに記載のメモリ制御装置。前記設定回路の設定状態を変更する切り替え設定信号を入力する入力端子を備える請求項9に記載のメモリ制御装置。前記設定回路の設定状態を保持するレジスタをさらに備える請求項9または請求項10に記載のメモリ制御装置。前記レジスタに設定する情報を保持する書き換え可能な不揮発性メモリをさらに備える請求項11に記載のメモリ制御装置。請求項1から請求項12のいずれかに記載のメモリ制御装置を搭載する半導体集積回路装置。請求項13に記載の半導体集積回路装置と、前記半導体集積回路装置から出力されるデータを転送する前記データバスを終端する終端回路を備えるメモリ装置とを具備するメモリシステム。データバスを介してメモリ装置にデータをバースト転送するステップと、前記データのうちの前記メモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号を前記メモリ装置に出力するステップと前記マスク信号が書き込み禁止を示すときに前記データを出力する出力ノードをハイインピーダンスにするステップとを具備するメモリ書き込みデータ転送方法。本発明は、メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、メモリ制御装置10は、データバスを介してメモリ装置20にデータをバースト転送するデータ出力バッファ回路390と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路190とを具備し、データ出力バッファ回路390は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。本発明の他の観点では、メモリ制御装置はデータ信号生成回路300と、バッファ回路390と、マスク信号生成回路100と、出力制御信号生成部200/210/220とを具備する。データ信号生成回路300は、メモリ装置20にバースト転送するデータDTOを生成する。バッファ回路390は、メモリ装置20にデータバスを介してデータをバースト転送する。マスク信号生成回路100は、データの書き込みが有効か否かを示すマスク制御信号MOA/MOBに基づいて、データバス上のデータをメモリ装置20内のメモリセルに書き込むか否かを示すマスク信号DMを生成する。出力制御信号生成部200/210/220は、データの有無を示すデータ制御信号TRIA/TRIBに基づいて、データバスに出力するデータが無いときにバッファ回路390の出力ノードをハイインピーダンスにする出力制御信号OEを生成する。出力制御信号生成部200/210/220は、マスク制御信号MOA/MOBに基づいて、データをバースト転送している期間の前記出力制御信号OEを変更して出力ノードをハイインピーダンスにする。また、本発明の他の観点では、半導体集積回路は、上記のメモリ制御装置を搭載し、メモリシステムは、上記のメモリ制御装置を搭載する半導体集積回路と、半導体集積装置から出力されるデータを転送するデータバスを終端する終端回路を備えるメモリ装置とを具備する。本発明によれば、メモリ書き込み時の消費電力を削減するメモリ制御装置を提供することができる。図面を参照して、本発明の実施の形態を説明する。図2は、本発明の実施の形態に係るメモリシステムの構成を示す図である。メモリシステムは、クロック信号に同期して動作するSDRAM20と、SDRAM20の動作を制御するメモリ制御装置10とを備える。バス幅は16ビットであり、データ信号DQ7:0とマスク信号DMLとストローブ信号DQSLとによって下位8ビットのデータが転送され、データ信号DQ15:8とマスク信号DMUとストローブ信号DQSUとによって上位8ビットのデータが転送される。データ信号DQ15:0、ストローブ信号DQSL/DQSUは双方向の信号である。双方向の信号線は、メモリ制御装置10、SDRAM20それぞれが信号を出力するときだけバスに接続される出力バッファの出力を有効にして、信号の干渉を防止している。メモリ制御装置10とSDRAM20との間には、他にクロック信号、アドレス信号、コマンド信号等の接続があるが、説明を省略する。図3は、本発明の第1の実施の形態に係るメモリ制御装置10の書き込みデータ出力部の構成を示す図である。書き込みデータ出力部は、マスク信号DMを生成して出力するマスク信号生成部100と、マスク信号をSDRAMに出力するバッファ回路190と、データ信号DQを生成するデータ信号生成部300と、データ信号DQを双方向バスに出力するバッファ回路390と、バッファ回路390の出力を制御する出力制御信号生成部200とを備える。ここでは、書き込みデータ出力部は、1組の書き込みデータに関する信号、例えばデータ信号DQ7:0、マスク信号DML、あるいはデータ信号DQ15:8、マスク信号DMUを生成する部分を示す。したがって、図2に示されるようにメモリ制御装置10のデータバス幅が16ビットである場合は同様のデータ出力部が並列に設けられる。また、データ信号生成部300は、データ信号DQ7:0/DQ15:8のうちの1本の信号線のデータ信号DQを生成する部分を示す。したがって、データ信号DQ7:0/DQ15:8のように、8ビットのデータを並列に出力する場合には、データ信号生成部300が8回路並列に設けられる。このデータ信号DQ7:0/DQ15:8の各8ビットのデータに対して、書き込みが有効であるか無効であるかを示すマスク信号DMがそれぞれ1ビット付加されることになる。マスク信号生成部100は、フリップフロップ101/102/103と、セレクタ109とを備える。入力されるマスク制御信号MOA/MOBは、データ信号DTA/DTBそれぞれのマスク状態を示す。フリップフロップ101/102は、クロック信号CLKの立ち上がりエッジに同期してマスク制御信号MOA/MOBを取り込む。フリップフロップ103は、クロック信号CLKの立ち下りエッジに同期してフリップフロップ102の出力信号Q102を取り込む。したがって、フリップフロップ103の出力信号Q103は、クロック信号CLKの半周期分遅れて出力されることになる。選択制御信号としてクロック信号CLKを入力するセレクタ109は、フリップフロップ101の出力信号Q101と、フリップフロップ103の出力信号Q103とを入力し、クロック信号CLKの半周期毎に選択される信号を切り替えて出力する。セレクタ109から出力される信号は、バッファ回路190を介してマスク信号DMとして出力される。出力制御信号生成部200は、フリップフロップ201/202/203と、セレクタ209と、インバータ回路205/206と、AND回路207/208とを備える。入力される出力制御信号TRIA/TRIBは、データ信号DTA/DTBを出力するか否かを示す。マスク制御信号MOAをインバータ回路205によって論理反転された信号と、出力制御信号TRIAとは、AND回路207によって論理積演算がなされ、クロック信号CLKの立ち上がりエッジに同期してフリップフロップ201に取り込まれる。すなわち、出力制御信号TRIAは、マスク制御信号MOAがデータ信号DTAをマスクすることを示すときに、バッファ回路390がデータを出力しないように処理される。マスク制御信号MOBをインバータ回路206によって論理反転された信号と、出力制御信号TRIBとは、AND回路208によって論理積演算がなされ、クロック信号CLKの立ち上がりエッジに同期してフリップフロップ202に取り込まれる。すなわち、出力制御信号TRIBは、マスク制御信号MOBがデータ信号DTBをマスクすることを示すときに、バッファ回路390がデータを出力しないように処理される。フリップフロップ203は、クロック信号CLKの立ち下りエッジに同期してフリップフロップ202の出力信号Q202を取り込む。したがって、フリップフロップ203の出力信号Q203は、クロック信号CLK半周期分遅れて出力されることになる。選択制御信号としてクロック信号CLKを入力するセレクタ209は、フリップフロップ201の出力信号Q201と、フリップフロップ203の出力信号Q203とを入力し、クロック信号CLKの半周期毎に選択される信号を切り替えて出力する。セレクタ209から出力される出力制御信号OEは、バッファ回路390の出力制御ノードに供給され、バッファ回路390が出力信号を出力するかハイインピーダンス状態となるかを制御する。データ信号生成部300は、フリップフロップ301/302/303と、セレクタ309とを備える。入力されるデータ信号DTA/DTBは、書き込みデータを示す。フリップフロップ301/302は、クロック信号CLKの立ち上がりエッジに同期してデータ信号DTA/DTBを取り込む。フリップフロップ303は、クロック信号CLKの立ち下りエッジに同期してフリップフロップ302の出力信号Q302を取り込む。したがって、フリップフロップ303の出力信号Q303は、クロック信号CLKの半周期分遅れて出力されることになる。選択制御信号としてクロック信号CLKを入力するセレクタ309は、フリップフロップ301の出力信号Q301と、フリップフロップ303の出力信号Q303とを入力し、クロック信号CLKの半周期毎に選択される信号を切り替えて出力する。セレクタ309から出力されるデータ信号DTOは、バッファ回路390を介してデータ信号DQとして出力される。バッファ回路390は、出力制御信号OEによって出力状態が制御されるため、マスクされないデータのみ出力される。書き込みデータがないとき、すなわち出力制御信号TRIA/TRIBが無効を示すとき、および、書き込みデータがマスクされるとき、すなわちマスク制御信号MOA/MOBが有効を示すときには、バッファ回路390は、出力ノードをハイインピーダンス状態にする。図4、図5を参照して、メモリ制御装置10の書き込みデータ出力部の動作を説明する。書き込みデータ出力部は、クロック信号CLKの立ち上がりおよび立ち下りに基づいて動作するため、その時刻ta~tkに基づいて各信号の変化を説明する。書き込みデータ出力部に入力されるデータ信号DTA/DTB、マスク制御信号MOA/MOB、出力制御信号TRIA/TRIBは、クロック信号CLKとは異なる位相のクロック信号に同期して動作する回路から出力される信号とする。図4に示されるように、時刻ta付近において、データ信号DTA/DTBは、データDA0/DB0を示すように変化する図4ab。データDA0/DB0は、時刻tbにおいて、クロック信号CLK図4eの立ち上がりに同期してフリップフロップ301/302に取り込まれ、フリップフロップ301/302の出力信号Q301/Q302がデータDA0/DB0を示す図4jk。時刻tbにおいて、マスク制御信号MOAは、データDA0をマスクしないLレベルを示し図4c、これを取り込むフリップフロップ101の出力信号Q101は、Lレベルのまま変化しない図4f。マスク制御信号MOBは、データDB0をマスクするHレベルを示し図4d、これを取り込むフリップフロップ102の出力信号Q102はHレベルを示す図4g。時刻tcにおいて、フリップフロップ103は、フリップフロップ102の出力信号Q102を取り込み、出力信号Q103をHレベルに変化させる図4h。同じように、フリップフロップ303は、フリップフロップ302の出力信号Q302を取り込み、出力信号Q303をデータDB0に変化させる図4l。時刻tcから時刻tdまでの期間、クロック信号CLKはLレベルを示す。セレクタ109は、0入力ノードに接続されるフリップフロップ101から出力される出力信号Q101が示すLレベルを出力する。したがって、バッファ回路190は、マスク信号DMにマスクしないことを示すLレベルを出力する図4i。また、セレクタ309は、0入力ノードに接続されるフリップフロップ301から出力される出力信号Q301が示すデータDA0をデータ信号DTOとして出力する図4m。時刻tdにおいて、マスク制御信号MOA/MOBは、共にLレベルを示し図4cd、フリップフロップ101/102は、出力信号Q101/102をLレベルにする図4fg。また、データ信号DTA/DTBは、それぞれデータDA1/DB1を示し図4ab、フリップフロップ301/302は、出力信号Q301/Q302をデータDA1/DB1にする図4jk。時刻tdから時刻teまでの期間、クロック信号CLKはHレベルを示す。セレクタ109は、1入力ノードに接続されるフリップフロップ103から出力される出力信号Q103が示すHレベルを出力する。したがって、バッファ回路190は、マスク信号DMにマスクすることを示すHレベルの信号を出力する図4i。また、セレクタ309は、1入力ノードに接続されるフリップフロップ303から出力される出力信号Q303が示すデータDB0をデータ信号DTOとして出力する図4m。時刻teにおいて、フリップフロップ103は、フリップフロップ102の出力信号Q102を取り込み、出力信号Q103をLレベルに変化させる図4h。フリップフロップ303は、フリップフロップ302の出力信号Q302を取り込み、出力信号Q303をデータDB1に変化させる図4l。時刻teから時刻tfまでの期間、クロック信号CLKはLレベルを示す。セレクタ109は、0入力ノードに接続されるフリップフロップ101から出力される出力信号Q101が示すLレベルを出力する。したがって、バッファ回路190は、マスク信号DMにマスクしないことを示すLレベルを出力する図4i。また、セレクタ309は、0入力ノードに接続されるフリップフロップ301が示すデータDA1をデータ信号DTOとして出力する図4m。このように、動作が繰り返され、時刻tfから時刻tgまでの期間には、データ信号DTOにデータDB1が出力され図4m、マスク信号DMにマスクされないことを示すLレベルが出力される図4i。時刻tgから時刻thまでの期間には、データ信号DTOにデータDA2が出力され図4m、マスク信号DMにマスクすることを示すHレベルが出力される図4i。時刻thから時刻tiまでの期間には、データ信号DTOにデータDB2が出力され図4m、マスク信号DMにマスクすることを示すHレベルが出力される図4i。時刻tiから時刻tjまでの期間には、データ信号DTOにデータDA3が出力され図4m、マスク信号DMにマスクすることを示すHレベルが出力される図4i。時刻tjから時刻tkまでの期間には、データ信号DTOにデータDB3が出力され図4m、マスク信号DMにマスクされないことを示すLレベルが出力される図4i。時刻tkにおいて書き込みデータの出力が終了する。図5には、図4a~eに示される、データ信号DTA/DTB、マスク制御信号MOA/MOB、クロック信号CLKが、図5ab、図5e~gに示される。図5cdには、出力制御信号TRIA/TRIBが示され、出力制御信号生成部210の動作を説明するタイミングが示される。出力制御信号TRIA/TRIBは、データDA0~DA3、DB0~DB3を出力する期間にバッファ回路390を出力状態にするように、Hレベルを示す。フリップフロップ201/202は、時刻tbにおいてクロック信号CLKの立ち上がりエッジに同期して、出力制御信号TRIA/TRIBがマスク制御信号MOA/MOBに基づいてAND回路207/208によって処理された信号を取り込み、出力信号Q201/Q202を出力する。時刻tbでは、出力制御信号TRIAはバッファ回路390を出力状態にするようにHレベルであり、マスク制御信号MOAはデータDA0をマスクしないことを示すLレベルであるため、フリップフロップ201の出力信号Q201はHレベルを示す。また、出力制御信号TRIBはHレベルを示すが、マスク制御信号MOBはデータDB0をマスクするようにHレベルを示すため、フリップフロップ202の出力信号Q202はLレベルのままである。時刻tcにおいて、フリップフロップ203は、フリップフロップ202の出力信号Q202を取り込み、出力信号Q203を出力するが、出力信号Q202はLレベルを示すため、出力信号Q203はLレベルのまま変化しない。時刻tc~tdの期間、クロック信号CLKはLレベルを示すため、セレクタ209は、0入力ノードに接続されるフリップフロップ201の出力信号Q201を選択して出力制御信号OEをHレベルにする。バッファ回路390は、出力制御信号OEに基づいて、入力されたデータ信号DTOをデータ信号DQデータDA0として出力する。時刻tdにおいて、フリップフロップ201/202は、AND回路207/208の出力を取り込み、出力信号Q201/Q202を出力する。マスク制御信号MOA/MOBは、共にマスクしないことを示すため、フリップフロップ201/202の出力信号Q201/202は、Hレベルを示す図5hi。時刻td~teの期間、クロック信号CLKはHレベルを示すため、セレクタ209は、1入力ノードに接続されるフリップフロップ203の出力信号Q203を選択して出力制御信号OEをLレベルにする図5k。バッファ回路390は、出力制御信号OEに基づいて、出力ノードをハイインピーダンス状態にする図5m。時刻teにおいて、フリップフロップ203は、フリップフロップ202の出力信号Q202を取り込み、出力信号Q203を出力する。このとき、出力信号Q202はHレベルを示すため、出力信号Q203はHレベルに変化する。時刻te~tfの期間、クロック信号CLKはLレベルを示すため、セレクタ209は、0入力ノードに接続されるフリップフロップ201の出力信号Q201を選択して出力制御信号OEをHレベルにする。バッファ回路390は、出力制御信号OEに基づいて、入力されるデータ信号DTOをデータ信号DQデータDA1として出力する図5m。時刻tfにおいて、フリップフロップ201/202は、AND回路207/208の出力を取り込み、出力信号Q201/Q202を出力する。マスク制御信号MOA/MOBは、共にマスクすることを示すため、フリップフロップ201/202の出力信号Q201/202は、Lレベルに変化する図5hi。時刻tf~tgの期間、クロック信号CLKはHレベルを示すため、セレクタ209は、1入力ノードに接続されるフリップフロップ203の出力信号Q203を選択して出力制御信号OEのHレベルを維持する図5k。バッファ回路390は、出力制御信号OEに基づいて、入力されるデータ信号DTOをデータ信号DQデータDB1として出力する図5m。時刻tgにおいて、フリップフロップ203は、フリップフロップ202の出力信号Q202を取り込み、出力信号Q203を出力する。このとき、出力信号Q202はLレベルを示すため、出力信号Q203はLレベルに変化する。時刻tg~thの期間、クロック信号CLKはLレベルを示すため、セレクタ209は、0入力ノードに接続されるフリップフロップ201の出力信号Q201を選択して出力制御信号OEをLレベルにする。バッファ回路390は、出力制御信号OEに基づいて、出力ノードをハイインピーダンス状態にする図5m。時刻thにおいて、フリップフロップ201/202は、AND回路207/208の出力を取り込み、出力信号Q201/Q202を出力する。マスク制御信号MOAはHレベルでデータDA3をマスクすることを示し、マスク制御信号MOBはLレベルでデータDB3をマスクしないことを示す。そのため、フリップフロップ201の出力信号Q201はLレベルのまま変化せず、フリップフロップ202の出力信号Q202はHレベルに変化する図5hi。時刻th~tiの期間、クロック信号CLKはHレベルを示すため、セレクタ209は、1入力ノードに接続されるフリップフロップ203の出力信号Q203を選択して出力制御信号OEのLレベルを維持する図5k。バッファ回路390は、出力制御信号OEに基づいて、出力ノードをハイインピーダンス状態にする図5m。時刻tiにおいて、フリップフロップ203は、フリップフロップ202の出力信号Q202を取り込み、出力信号Q203を出力する。このとき、出力信号Q202はHレベルを示すため、出力信号Q203はHレベルに変化する図5j。時刻ti~tjの期間、クロック信号CLKはLレベルを示すため、セレクタ209は、0入力ノードに接続されるフリップフロップ201の出力信号Q201を選択して出力制御信号OEをLレベルにする図5k。バッファ回路390は、出力制御信号OEに基づいて、出力ノードをハイインピーダンス状態にする図5m。時刻tjにおいて、フリップフロップ201/202は、AND回路207/208の出力を取り込み、出力信号Q201/Q202を出力する。出力データを供給し終わったので、出力制御信号TRIA/TRIBは、Lレベルを示し、フリップフロップ201/202の出力信号Q201/Q202はLレベルを示す図5hi。時刻tj~tkの期間、クロック信号CLKはHレベルを示すため、セレクタ209は、1入力ノードに接続されるフリップフロップ203の出力信号Q203を選択して出力制御信号OEをHレベルにする図5k。バッファ回路390は、出力制御信号OEに基づいて、入力されるデータ信号DTOをデータ信号DQデータDB3として出力する図5m。時刻tkにおいて、データ信号DTA/DTBが入力される期間が終了した後の出力制御信号TRIAに基づいて生成される出力制御信号OEがバッファ回路390に供給され、次のデータ出力までバッファ回路390の出力ノードはハイインピーダンス状態になる図5m。図6は、バッファ回路390のドライバ391と、終端回路を有するメモリ回路21との接続を模擬的に示す図である。メモリ回路21の終端回路は、電源電圧VDDと電源電圧GNDとの間に直列に接続される抵抗値2×Rtの抵抗R1/R2を備える。抵抗R1と抵抗R2との接続ノードに信号線が接続される。すなわち、この終端回路は、交流的に抵抗値Rtの抵抗により終端するものとみなせる。ドライバ391は、抵抗値Rdの出力抵抗R3/R4を介して信号線に信号を出力する。Hレベルの信号を出力するときは、出力抵抗R3が信号線に接続され、Lレベルの信号を出力するときは、出力抵抗R4が信号線に接続されるものとみなせる。ここでは、電源電圧VDDは、電源電圧GNDよりEボルト高い電圧であるとして説明する。終端回路では信号の有無すなわち信号線の電圧レベルに関わらず、電流が電源電圧VDDから抵抗R1/R2を介して電源電圧GNDに流れる。例えば、ドライバ391がHレベルの信号を出力するとき、スイッチは、図6にaで示されるように動作して回路を閉成するとみなせる。このとき、電源電圧VDDから出力抵抗R3を介して信号線を電流が流れ、メモリ内の終端抵抗R2から電源電圧GNDに流れる電流経路が形成される。すなわち、電流がドライバ側からメモリ側に流れて消費電力が増加する。また、ドライバ391がLレベルの信号を出力するとき、スイッチは、図5にcで示されるように動作して回路を閉成するとみなせる。このとき、電源電圧VDDから終端抵抗R1を介して信号線に電流が流れ、さらにドライバ391の出力抵抗R4を介して電源電圧GNDに流れる電流経路が形成される。すなわち、電流がメモリ側からドライバ側に流れて消費電力が増加する。メモリ制御装置10が入力状態等で、ドライバ391がデータを出力しないとき、スイッチは図6のcに示されるように動作して回路を開放するとみなせる。すなわち、ドライバ391はハイインピーダンス状態になる。このときは、ドライバ391の出力抵抗R3/R4を介して流れる電流経路が形成されない。信号線を介して出力抵抗R3/R4を流れる電流経路を有するときの電流と、終端抵抗R1/R2の電流経路だけのときの電流との差は、E×Rt/4×Rt×RdRt=E/4×RdRtとなる。したがって、ドライバ391がディスエーブル状態ハイインピーダンス時に、この電源系に流れる電流Iは、ドライバ391がイネーブル状態信号出力時に比べて、E/4×RdRtだけ少なくなる。ドライバ391がハイインピーダンスになる期間が長いほど、すなわち、データマスクの使用頻度が高いほど、節電効果が高いことが分かる。図7は、本発明の第2の実施の形態に係る出力制御信号生成部210の構成を示す図である。第1の実施の形態に係る出力制御信号生成部200は、マスク信号DMに対応する期間のバッファ回路出力をハイインピーダンスにした。第2の実施の形態に係る出力制御信号生成部210は、マスク信号DMに対応してハイインピーダンスにする期間を短縮し、データ出力状態の期間を延長する。出力制御信号生成部210は、フリップフロップ211/212/213/214と、セレクタ219と、NAND回路215/216と、AND回路217/218とを備える。入力される出力制御信号TRIA/TRIB、マスク制御信号MOA/MOBは、第1の実施の形態に係る出力制御信号生成部200の場合と同じ条件である。フリップフロップ214は、クロック信号CLKの立ち上がりエッジに同期してマスク制御信号MOBを取り込み、データ信号DTAから出力されるデータの半クロック前に出力されるデータのマスク状態を保持する。NAND回路215は、フリップフロップ214の出力信号Q214と、マスク制御信号MOAとを入力し、出力制御信号TRIAをゲートする信号を生成してAND回路217に供給する。NAND回路216は、マスク制御信号MOA/MOBを入力し、出力制御信号TRIBをゲートする信号を生成してAND回路218に供給する。フリップフロップ211は、AND回路217によって処理された出力制御信号TRIAをクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q211をセレクタ219に出力する。フリップフロップ212は、出力制御信号TRIBをゲートするAND回路218の出力をクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q212をフリップフロップ213に出力する。フリップフロップ213は、信号Q212をクロック信号CLKの立ち下がりに同期して取り込み、出力信号Q213をセレクタ219に出力する。選択制御信号としてクロック信号CLKを入力するセレクタ219は、フリップフロップ211の出力信号Q211と、フリップフロップ213の出力信号Q213とを入力し、クロック信号CLKの半周期毎に選択される信号を切り替えて出力する。セレクタ219から出力される出力制御信号OEは、バッファ回路390の出力制御ノードに供給され、バッファ回路390が出力信号を出力するかハイインピーダンス状態となるかを制御する。図8を参照して、出力制御信号生成部210の動作を説明する。図8a~gに示されるように、データ信号DTA/DTB、出力制御信号TRIA/TRIB、マスク制御信号MOA/MOB、クロック信号CLKが、図5に示されるタイミングと同じタイミングで出力制御信号生成部210に入力される。出力制御信号生成部210は、出力制御信号生成部200と異なり、バッファ回路390から一つ前に出力されるデータに対するマスク制御信号MOA/MOBの値が入力されるNAND回路215/216を備える。フリップフロップ214は、マスク制御信号MOBをクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q214をNAND回路215に供給する。すなわち、クロック信号CLKの1クロック前のマスク制御信号MOBの状態を出力制御信号TRIAの処理に反映させる働きを有する。マスク制御信号MOAがマスクすることを示しているときに、その1クロック前のマスク制御信号MOBすなわちフリップフロップ214の出力信号Q214がマスクすることを示していなければLレベル、NAND回路215の出力はHレベルとなる。したがって、AND回路217は、出力制御信号TRIAに示されるHレベルを出力し、データ出力が継続されることになる。図8では、時刻tdにおいて取り込まれるデータ信号DTBがデータDB1を示すとき図8b、マスク制御信号MOBはLレベルであってデータDB1の出力を示す図8f。その次に出力されるデータDA2は、時刻tfにおいて取り込まれ図8a、そのときのマスク制御信号MOAはHレベルであってデータDA2をマスクすることを示している図8e。第1の実施の形態において説明された出力制御信号生成部200では、データDA2がマスクされるために出力制御信号OEはLレベルになって、バッファ回路390をハイインピーダンスにする。ここでは、AND回路217の制御により出力制御信号OEはHレベルを示して図8ltg-th、バッファ回路390はデータDA2を出力する図8n。また、データ信号DTB側の処理に関しては、直前に出力されるデータ信号DTA側のマスク状態は、出力時のマスク制御信号MOAの状態によって知ることができる。マスク制御信号MOBがマスク状態を示し、マスク制御信号MOAがマスク状態を示さないとき、データ信号DTBの出力をマスクせずに出力する。NAND回路216によって、マスク制御信号MOA/MOBの論理積を算出することにより、データ信号DTA側のデータと、続くデータ信号DTB側のデータがともにマスクされるときにバッファ回路390をハイインピーダンス化することができる。図8では、時刻tbにおいて取り込まれるデータDB0に対してマスク制御信号MOBはHレベルであってマスク状態を示す図8bd。このとき、データDA0に対するマスク制御信号MOAはLレベルであってマスクしないことを示している図8ae。したがって、データDB0を出力するとき時刻td~te、出力制御信号OEはHレベルを示し、バッファ回路390は、データDB0を出力する図8n。また、時刻tfにおいて取り込まれるデータDA2、DB2図8abは、マスク制御信号MOA/MOBに示されるように図8ef、共にマスクされる。したがって、データDB2を出力するとき時刻th~ti、出力制御信号OEはLレベルとなって図8l、バッファ回路390はハイインピーダンス化され、データDB2は出力されない図8n。このように、出力制御信号生成部210は、マスクされないデータの次のデータの期間もハイインピーダンス化されないように制御する出力制御信号OEを生成し、データ出力の期間を延長する。マスクされないデータ出力の期間直後のバスを安定化することができる。ここでは、クロック信号CLKの半周期分延長する例を示したが、延長期間は、さらにその半分の期間、あるいは、クロック信号CLK1周期分などにすることができる。また、延長時間を複数の延長期間から選択できるように選択回路を設け、出力ノードをハイインピーダンスにする時間を短縮できるようにしてもよい。図9は、本発明の第3の実施の形態に係る出力制御信号生成部220の構成を示す図である。第3の実施の形態に係る出力制御信号生成部220は、マスク信号DMに対応して出力ノードをハイインピーダンスにしない期間を先取りして延長し、出力ノードをハイインピーダンスにする期間を短縮する。出力制御信号生成部220は、フリップフロップ221/222/223/224と、セレクタ229と、NAND回路225/226と、AND回路227/228とを備える。入力される出力制御信号TRIA/TRIB、マスク制御信号MOA/MOBは、第1の実施の形態に係る出力制御信号生成部200の場合と同じ条件である。フリップフロップ224は、クロック信号CLKの立ち上がりエッジに同期してマスク制御信号MOBを取り込み、データ信号DTAから出力されるデータの半クロック前に出力されるデータのマスク状態を保持する。NAND回路225は、マスク制御信号MOA/MOBを入力し、出力制御信号TRIAをゲートする信号を生成してAND回路227に供給する。NAND回路226は、フリップフロップ224の出力信号Q224と、マスク制御信号MOAとを入力し、フリップフロップ222の出力信号Q222をゲートする信号を生成してAND回路228に供給する。フリップフロップ221は、出力制御信号TRIAをゲートするAND回路227の出力をクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q221をセレクタ229に出力する。フリップフロップ222は、出力制御信号TRIBをクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q222をAND回路228に出力する。AND回路228は、NAND回路226の出力とフリップフロップ222の出力信号Q228とを入力し、論理積をフリップフロップ223に出力する。フリップフロップ223は、AND回路228から出力される信号をクロック信号CLKの立ち下がりに同期して取り込み、出力信号Q223をセレクタ229に出力する。選択制御信号としてクロック信号CLKを入力するセレクタ229は、フリップフロップ221の出力信号Q221と、フリップフロップ223の出力信号Q223とを入力し、クロック信号CLKの半周期毎に選択される信号を切り替えて出力する。セレクタ229から出力される出力制御信号OEは、バッファ回路390の出力制御ノードに供給され、バッファ回路390が出力信号を出力するかハイインピーダンス状態となるかを制御する。図10を参照して、出力制御信号生成部220の動作を説明する。図10a~gに示されるように、データ信号DTA/DTB、出力制御信号TRIA/TRIB、マスク制御信号MOA/MOB、クロック信号CLKが、図5に示されるタイミングと同じタイミングで出力制御信号生成部210に入力される。出力制御信号生成部220は、バッファ回路390から次に出力されるデータに対するマスク制御信号MOA/MOBの値が入力されるNAND回路225/226を備える。フリップフロップ221は、出力制御信号TRIAがHレベルを示す期間に、マスク制御信号MOA/MOBの少なくとも一方がLレベルでマスクしないことを示すとき、クロック信号CLKの立ち上がりに同期して、Hレベルを取り込み、出力信号Q221を出力する図10h。したがって、データ信号DTB側のデータを出力するときに、先行するデータ信号DTA側のデータ出力期間においてバッファ回路390を出力状態にする。すなわち、データ信号DTA側のデータ出力がマスクされるときもDTA側のデータが出力されることになる。フリップフロップ224は、マスク制御信号MOBをクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q224をNAND226に供給する図10i。したがって、フリップフロップ224の出力信号Q224は、マスク制御信号MOBをクロック信号CLKの立ち上がりに同期して変化するように遅延させた信号となる。フリップフロップ222は、出力制御信号TRIBをクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q222を出力する図10j。この出力信号Q222は、フリップフロップ224の出力信号Q224とマスク制御信号MOAの少なくとも一方がLレベルを示すときに有効となるようにAND回路228でゲートされ、フリップフロップ223に供給される。フリップフロップ223は、AND回路228の出力信号をクロック信号CLKの立ち上がりに同期して取り込み、出力信号Q223を出力する図10k。セレクタ229は、クロック信号CLKがLレベルのときにフリップフロップ221の出力信号Q221を選択し、クロック信号CLKがHレベルのときにフリップフロップ223の出力信号を選択して出力制御信号OEとして出力する図10l。したがって、マスク制御信号MOA/MOBによってマスクされるデータのうち、データDB0とデータDA3の出力期間は次にデータを出力する期間があるため、バッファ回路390をハイインピーダンス状態にせずに、データDB0、DA3が出力される。このデータDB0、DA3は、もともとマスクされるデータであるため、ダミーデータであってよい。このように、出力制御信号生成部220は、マスクされないデータの前のデータもハイインピーダンス化されないように制御する出力制御信号OEを生成し、データ出力の期間を延長することができる。マスクされないデータ出力の期間直前のデータバスを安定化することができる。また、第2の実施の形態と同じように延長期間も変更可能である。第1の実施の形態のように、マスク制御信号MOA/MOBに基づいてバースト転送中にバッファ回路390の出力ノードのハイインピーダンス化出力をディスエーブルするを制御することにより、使用環境によっては、SDRAM20端においてデータ信号の波形が乱れ、必要なセットアップ時間やホールド時間の確保が難しくなる可能性がある。その場合には、第2、第3の実施の形態の出力制御信号生成部210/220のように変更し、バッファ回路390の出力ノードのハイインピーダンス化出力をディスエーブルするタイミングを遅らせたり、ハイインピーダンス化を解除する出力をイネーブルするタイミングを早めたり、あるいは、その両方を適用するとよい。上述の実施の形態では、タイミングを生成するクロック信号として、クロック信号CLKを用いているため、各タイミングはクロック信号CLKの半周期を基準としている。しかし、メモリ制御装置内部では、さらに周期の短い周波数が高いクロック信号も使用されているため、例えば、クロック信号CLKの1/4周期を基準とするタイミングを生成することも可能である。また、バスの規格に矛盾しなければ、先頭のデータ出力期間、最後尾のデータ出力期間を延長することも可能である。上記では、2本のデータ信号DTA/DTBからデータが供給されてデータ出力信号を生成するとして説明したが、より多くのデータ信号から1本のデータ出力信号を生成してもよい。図11は、本発明の第4の実施の形態に係るメモリ制御装置10の書き込みデータ出力部の構成を示す図である。書き込みデータ出力部は、マスク信号DMを生成して出力するマスク信号生成部100と、マスク信号をSDRAMに出力するバッファ回路190と、データ信号DQを生成するデータ信号生成部300と、データ信号DQを双方向バスに出力するバッファ回路390と、バッファ回路390の出力を制御する出力制御信号生成部200/210/220と、セレクタ410と、設定回路400とを備える。マスク信号生成部100、バッファ回路190、データ信号生成部300、バッファ回路390は、第1の実施の形態において説明されたものと同じであり、出力制御信号生成部200/210/220は、それぞれ第1、第2、第3の実施の形態において説明されたものと同じであり、それぞれ出力制御信号OE0/OE1/OE2を出力する。設定回路400は、入力される設定信号OPA/OPBに基づいて、セレクタ410を制御する信号を生成する。セレクタ410は、出力制御信号生成部200/210/220から出力される出力制御信号OE0/OE1/OE2のうちのいずれかを選択して出力制御信号OENを出力する。バッファ回路390は、設定信号OPA/OPBに基づいてセレクタ410から出力される出力制御信号OENにしたがって出力ノードをハイインピーダンスにする。これによって、ハイインピーダンス化する期間をメモリシステムの状況に応じて選択することができる。ここでは、説明を簡単にするために、出力制御信号生成部200/210/220を分離しているが、共通化して回路を簡略化してもよい。設定信号OPA/OPBは、メモリ制御装置10の内部に設置情報を保持するレジスタから供給されてもよい。設置情報を保持するレジスタは、設定回路400内にあってもよい。設置情報を保持するレジスタを備えると、初期設定時にメモリ制御装置10の他のパラメータとともに、設定信号OPA/OPBの設定値をレジスタに設定することが可能となる。メモリ制御装置10を制御する装置が外部にある場合には、メモリ制御装置10が動作を開始するときに、このレジスタに設定することが可能になる。各種設定値を格納する不揮発性メモリを有する場合には、その不揮発性メモリに設定される設定信号OPA/OPBの設定値をレジスタに設定することが可能となる。また、メモリ制御装置10は、設定信号OPA/OPBを外部から取り込む端子を備えてもよい。ここでは、バースト転送の途中でマスク信号に基づいてバッファ回路390をハイインピーダンスにする出力制御信号生成部200/210/220を備えるメモリ制御装置10を説明したが、図1に示されるように、バースト転送中はバッファ回路390をハイインピーダンスにしない出力制御信号生成部も備えてもよい。バースト転送の途中でマスク信号に基づいてバッファ回路390をハイインピーダンスにするしないを切り替えこともできる。複数の動作速度モードを持つシステムにおいて、高速動作時には信号波形品質を、低速動作時には消費電力削減を優先させるように切り替えることが可能である。また、このような切り替え機能を有することは、出荷テストするとき等にバースト転送時にハイインピーダンス化する機能を無効にするときにも有効である。以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。