"入力端子と、出力端子と、所定の第1の電源電圧を出力する電源に接続された第1の配線導体と、上記第1の電源電圧より低い所定の第2の電源電圧で動作するスタンダードセルと、上記第2の電源電圧を上記スタンダードセルに供給する第2の配線導体とを備えたスタンダードセル回路であって、a上記入力端子と上記スタンダードセルとの間に接続され、上記入力端子を介して入力された入力信号の電圧レベルを上記第1の電源電圧の電圧レベルから上記第2の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の入力信号を上記スタンダードセルに出力する第1のレベルシフタと、b上記スタンダードセルと上記出力端子との間に接続され、上記スタンダードセルからの出力信号の電圧レベルを上記第2の電源電圧の電圧レベルから上記第1の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の出力信号を、上記出力端子を介して出力する第2のレベルシフタと、c上記第1の配線導体と上記第2の配線導体とに接続され、上記第1の配線導体からの上記第1の電源電圧を上記第2の電源電圧に変換し、当該変換後の第2の電源電圧を上記第2の配線導体に出力するレギュレータとのうちの少なくとも1つをさらに備えたことを特徴とするスタンダードセル回路。上記第1のレベルシフタと、上記第2のレベルシフタと、上記レギュレータとを備えたことを特徴とする請求項1記載のスタンダードセル回路。上記第1のレベルシフタと、上記レギュレータとを備えたことを特徴とする請求項1記載のスタンダードセル回路。上記第2のレベルシフタを備えたことを特徴とする請求項1記載のスタンダードセル回路。上記第1のレベルシフタを備えたことを特徴とする請求項1記載のスタンダードセル回路。上記レギュレータを備えたことを特徴とする請求項1記載のスタンダードセル回路。上記レギュレータと、上記第2のレベルシフタとを備えたことを特徴とする請求項1記載のスタンダードセル回路。請求項2記載のスタンダードセル回路である第1のスタンダードセル回路と、請求項2記載のスタンダードセル回路である第2のスタンダードセル回路と、請求項2記載のスタンダードセル回路である第3のスタンダードセル回路とを備えた半導体集積回路であって、上記第2のスタンダードセル回路の第1の配線導体は、上記第1のスタンダードセル回路の第1の配線導体の一端に電気的に接続された一端と、上記第3のスタンダードセル回路の第1の配線導体の一端に電気的に接続された他端とを有し、上記第1のスタンダードセル回路の出力端子は上記第2のスタンダードセル回路の入力端子に電気的に接続され、上記第2のスタンダードセル回路の出力端子は上記第3のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。請求項3記載のスタンダードセル回路である第1のスタンダードセル回路と、入力端子と、出力端子と、上記第1の配線導体と、上記第2の配線導体と、上記スタンダードセルとを備えた第2のスタンダードセル回路と、請求項4記載のスタンダードセル回路である第3のスタンダードセル回路とを備えた半導体集積回路であって、上記第2のスタンダードセル回路の第1の配線導体は、上記第1のスタンダードセル回路の第1の配線導体の一端に電気的に接続された一端と、上記第3のスタンダードセル回路の第1の配線導体の一端に電気的に接続された他端とを有し、上記第2のスタンダードセル回路の第2の配線導体は、上記第1のスタンダードセル回路の第2の配線導体の一端に電気的に接続された一端と、上記第3のスタンダードセル回路の第2の配線導体の一端に電気的に接続された他端とを有し、上記第1のスタンダードセル回路の出力端子は上記第2のスタンダードセル回路の入力端子に電気的に接続され、上記第2のスタンダードセル回路の出力端子は上記第3のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。請求項2記載のスタンダードセル回路である第1のスタンダードセル回路と、入力端子と、出力端子と、上記第1の配線導体と、当該入力端子と当該出力端子と当該第1の配線導体とに接続されかつ上記第1の電源電圧で動作する別のスタンダードセルとを備えた第2のスタンダードセル回路と、請求項2記載のスタンダードセル回路である第3のスタンダードセル回路とを備えた半導体集積回路であって、上記第2のスタンダードセル回路の第1の配線導体は、上記第1のスタンダードセル回路の第1の配線導体の一端に接続された一端と、上記第3のスタンダードセル回路の第1の配線導体の一端に接続された他端とを有し、上記第1のスタンダードセル回路の出力端子は上記第2のスタンダードセル回路の入力端子に電気的に接続され、上記第2のスタンダードセル回路の出力端子は上記第3のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。請求項8乃至10のうちのいずれか1つに記載の半導体集積回路を備えたことを特徴とする半導体集積回路装置。図16aは電源電圧が6Vであるときのレイアウトルールに従って形成された従来技術に係るMOS電界効果トランジスタの構成を示すブロック図であり、図16bは電源電圧が1.8Vであるときのレイアウトルールに従って形成された従来技術に係るMOS電界効果トランジスタの構成を示すブロック図である。図16a及び図16bに示すように、ポリシリコンにてなるゲート電極Agは、Pチャネル型MOSトランジスタ以下、pMOSトランジスタという。に対応するPチャネル領域Ap及びNチャネル型MOSトランジスタ以下、nMOSトランジスタという。に対応するNチャネル領域Anの上に形成される。ここで、ゲート電極Agの耐圧を考慮すると、ゲート電極Agの幅Wgは、電源電圧が高くなるほど広く設定する必要がある。このため、一般に、電源電圧が高いほど回路のレイアウト面積は大きくなる。特許文献1及び2記載の自動配置配線用スタンダードセルによれば、第1の電源線及び第2の電源線を用いて供給される電源電圧のうち、高い電源電圧で動作する回路の面積が大きくなると、自動配置配線用スタンダードセル全体の面積を小さくできないという課題があった。本発明の目的は以上の問題点を解決し、従来技術に比較して小さいレイアウト面積を有するスタンダードセル回路と、当該スタンダードセル回路を用いた半導体集積回路と、当該回路を備えた半導体集積回路装置とを提供することにある。本発明に係るスタンダードセル回路は、入力端子と、出力端子と、所定の第1の電源電圧を出力する電源に接続された第1の配線導体と、上記第1の電源電圧より低い所定の第2の電源電圧で動作するスタンダードセルと、上記第2の電源電圧を上記スタンダードセルに供給する第2の配線導体とを備える。ここで、本発明に係るスタンダードセル回路は、a上記入力端子と上記スタンダードセルとの間に接続され、上記入力端子を介して入力された入力信号の電圧レベルを上記第1の電源電圧の電圧レベルから上記第2の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の入力信号を上記スタンダードセルに出力する第1のレベルシフタと、b上記スタンダードセルと上記出力端子との間に接続され、上記スタンダードセルからの出力信号の電圧レベルを上記第2の電源電圧の電圧レベルから上記第1の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の出力信号を、上記出力端子を介して出力する第2のレベルシフタと、c上記第1の配線導体と上記第2の配線導体とに接続され、上記第1の配線導体からの上記第1の電源電圧を上記第2の電源電圧に変換し、当該変換後の第2の電源電圧を上記第2の配線導体に出力するレギュレータとのうちの少なくとも1つをさらに備えたことを特徴としている。本発明に係るスタンダードセル回路、半導体集積回路及び半導体集積回路装置によれば、スタンダードセル回路内に、第1の電源電圧より低い第2の電源電圧で動作するスタンダードセルを設けたので、従来技術に比較してレイアウト面積を削減できる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係るスタンダードセル回路1の構成を示す回路図である。また、図2は、図1のレベルシフタ2-1,2-2,2-3の構成を示す回路図であり、図3は、図1のレベルシフタ3の構成を示す回路図であり、図4は、図1のレギュレータ6aの構成を示す回路図である。さらに、図5は、図1のスタンダードセル回路1のレイアウトを示す平面図である。図1及び図5において、スタンダードセル回路1は、例えば、半導体集積回路の自動配置配線用のスタンダードセルライブラリを用いて回路設計する際に用いられる。図5に示すように、スタンダードセル回路1は多層の回路基板10上に形成されている。複数のスタンダードセル回路1を、図5のX軸に沿って並置しかつ互いに隣接するように配置することにより、セル列を構成できる例えば、図13のスタンダードセル回路1-1,1-2,1-3参照。。図1において、スタンダードセル回路1は、6Vの電源電圧VDDaを出力する電源に接続され、D型フリップフロップとして動作する。スタンダードセル回路1は、データを入力する入力端子Tdと、クロックを入力する入力端子Tckと、リセット信号を入力する入力端子Trと、出力信号を出力する出力端子Tqと、レベルシフタ2-1,2-2,2-3,3と、レギュレータ6aと、1.8Vの電源電圧VDDbでD型フリップフロップとして動作するスタンダードセル4と、配線導体La,Lb,Lg,L1~L19を備えて構成される。ここで、スタンダードセル回路1に入力されるデータと、クロックと、リセット信号とは、それぞれ6Vの電圧レベルを有する。図2に示すように、レベルシフタ2-1,2-2,2-3はそれぞれ、入力端子Tiと、出力端子Toと、電源端子Tp1及びTp2と、接地端子Tvssと、pMOSトランジスタMP1及びMP2と、nMOSトランジスタMN1及びMN2とを備えて構成される。ここで、pMOSトランジスタMP1は、入力端子Tiに接続されたゲートと、電源端子Tp1に接続されたソースと、ドレインと、pMOSトランジスタMP1のソースに接続されたウェルとを有する。また、nMOSトランジスタMN1は、入力端子Tiに接続されたゲートと、接地端子Tvssに接続されたソースと、pMOSトランジスタMP1のドレインに接続されたドレインと、nMOSトランジスタMN1のソースに接続されたウェルとを有する。さらに、pMOSトランジスタMP2は、pMOSトランジスタMP1及びnMOSトランジスタMN1の各ゲートに接続されたゲートと、電源端子Tp2に接続されたソースと、出力端子Toに接続されたドレインと、pMOSトランジスタMP2のソースに接続されたウェルとを有する。またさらに、nMOSトランジスタMN2は、pMOSトランジスタMP1及びnMOSトランジスタMN1の各ゲートに接続されたゲートと、接地端子Tvssに接続されたソースと、出力端子Toに接続されたドレインと、nMOSトランジスタMN1のソースに接続されたウェルとを有する。また、図3に示すように、レベルシフタ3は、入力端子Tiと、出力端子Toと、電源端子Tp1及びTp2と、接地端子Tvssと、pMOSトランジスタMP3及びMP4と、nMOSトランジスタMN3及びMN4とを備えて構成される。ここで、pMOSトランジスタMP3は、入力端子Tiに接続されたゲートと、電源端子Tp1に接続されたソースと、ドレインと、pMOSトランジスタMP3のソースに接続されたウェルとを有する。また、nMOSトランジスタMN3は、入力端子Tiに接続されたゲートと、接地端子Tvssに接続されたソースと、pMOSトランジスタMP3のドレインに接続されたドレインと、nMOSトランジスタMN3のソースに接続されたウェルとを有する。さらに、pMOSトランジスタMP4は、pMOSトランジスタMP3及びnMOSトランジスタMN3の各ゲートに接続されたゲートと、電源端子Tp2に接続されたソースと、出力端子Toに接続されたドレインと、pMOSトランジスタMP4のソースに接続されたウェルとを有する。またさらに、nMOSトランジスタMN4は、pMOSトランジスタMP3及びnMOSトランジスタMN3の各ゲートに接続されたゲートと、接地端子Tvssに接続されたソースと、出力端子Toに接続されたドレインと、nMOSトランジスタMN3のソースに接続されたウェルとを有する。さらに、図4に示すように、レギュレータ6aは、電源端子Tp1及びTp2と、接地端子Tvssと、pMOSトランジスタMP5と、nMOSトランジスタMN5とを備えて構成される。ここで、pMOSトランジスタMP5は接地端子Tvssに接続されたゲートと、電源端子Tp1に接続されたソースと、電源端子Tp2に接続されたドレインと、pMOSトランジスタMP5のソースに接続されたウェルとを有する。また、nMOSトランジスタMN5は、電源端子Tp1に接続されたゲートと、接地端子Tvssに接続されたソースと、電源端子Tp2に接続されたドレインと、nMOSトランジスタMN5のソースに接続されたウェルとを有する。図1において、6Vの電源電圧VDDaを出力する電源は、配線導体LaとL4とを介してレベルシフタ2-1,2-1,2-3の各電源端子Tp1に接続され、電源配線LaとL5とを介してレギュレータ6aの電源端子Tp1に接続され、配線導体LaとL6とを介してレベルシフタ3の電源端子Tp1に接続される。また、レベルシフタ2-1,2-1,2-3の各接地端子Tvssは配線導体L12とLgとを介して接地され、レギュレータ6aの接地端子Tvssは配線導体L13とLgとを介して接地される。スタンダードセル4の接地端子VSSは配線導体L14とLgとを介して接地され、レベルシフタ3の接地端子Tvssは配線導体L18とLgとを介して接地される。また、図1において、入力端子Tdは配線導体L1を介してレベルシフタ2-1の入力端子Tiに接続され、入力端子Tckは配線導体L2を介してレベルシフタ2-2の入力端子Tiに接続され、入力端子Trは配線導体L3を介してレベルシフタ2-3の入力端子Tiに接続される。レベルシフタ2-1の出力端子Toは配線導体L9を介してスタンダードセル4のデータ端子Dに接続され、レベルシフタ2-2の出力端子Toは配線導体L10を介してスタンダードセル4クロック端子に接続され、レベルシフタ2-3の出力端子Toは配線導体L11を介してスタンダードセル4の反転リセット端子RBに接続される。レギュレータ6aの電源端子Tp2は、配線導体L15とLbとL8とを介して、レベルシフタ2-1,2-2,2-3の各電源端子Tp2に接続される。さらに、レギュレータ6aの電源端子Tp2は、配線導体L15とLbとL19とを介してスタンダードセル4の電源端子VDDに接続される。またさらに、レギュレータ6aの電源端子Tp2は、配線導体L15とLbとL17とを介してレベルシフタ3の電源端子Tp2に接続される。さらに、図1において、スタンダードセル4の出力端子Qは配線導体L16を介してレベルシフタ3の入力端子Tiに接続され、レベルシフタ3の出力端子Toは配線導体L7を介して出力端子Tqに接続される。図1において、6Vの電源電圧VDDaは、レベルシフタ2-1,2-2,2-3,3及びレギュレータ6aの各電源端子Tp1に出力される。レギュレータ6aは、入力された電源電圧VDDaを1.8Vの電源電圧VDDbに変換し、配線導体Lbを介して、レベルシフタ2-1,2-1,2-3,3の各電源端子Tp2と、スタンダードセル4の電源端子VDDとに出力する。レベルシフタ2-1は、入力端子Tdを介して入力されるデータの電圧レベルを6Vから1.8Vに電圧シフトし、電圧シフト後のデータをスタンダードセル4のデータ端子Dに出力する。また、レベルシフタ2-2は、入力端子Tckを介して入力されるクロックの電圧レベルを6Vから1.8Vに電圧シフトし、電圧シフト後のクロックをスタンダードセル4のクロック端子CLに出力する。さらに、レベルシフタ2-3は、入力端子Trを介して入力されるリセット信号の電圧レベルを6Vから1.8Vに電圧シフトし、電圧シフト後のリセット信号をスタンダードセル4の反転リセット端子RBに出力する。また、図1において、スタンダードセル4は電源電圧VDDbで動作し、1.8Vの電圧レベルを有する出力信号を発生してレベルシフタ3に出力する。レベルシフタ3は、スタンダードセル4からの出力信号の電圧レベルを1.8Vから6Vに電圧シフトし、電圧シフト後の出力信号を、出力端子Tqを介して出力する。次に、図5を参照して、スタンダードセル回路1のレイアウトを説明する。なお、図5及び以下の図7~図15において、レベルシフタ2-2及び2-3はレベルシフタ2-1と併せて設けられるが、その記載を省略した。図5において、配線導体Lgは、X軸に平行な2つの辺のうちの一方の辺に沿って形成される。また、配線導体Laは、X軸に平行な2つの辺のうちの他方の辺の近傍に、X軸に平行に形成される。また、配線導体Lbは、X軸に平行に形成される。ここで、配線導体Lbの両端部は、スタンダードセル回路1のY軸に平行な各辺に接していない。なお、配線導体L5と配線導体Lbとは基板10の別の層にそれぞれ形成されて電気的に絶縁されており、配線導体L9とL13とは基板10の別の層にそれぞれ形成されて電気的に絶縁されている。図5において、レベルシフタ2-1と、レギュレータ6aと、スタンダードセル4と、レベルシフタ3とは、配線導体Lbと配線導体Lgとの間に、X軸に沿って配列される。また、レベルシフタ2-1,2-2,2-3,3と、レギュレータ6aとは、各pMOSトランジスタMP1~MP5及び各nMOSトランジスタMN1~MN5図2~図4参照。の各ゲートが6Vの電圧レベルを有する信号により破壊されないように、6Vの電源電圧VDDaを用いるときのレイアウトルールに従って形成される。一方、スタンダードセル4は、電源電圧VDDaより低い電源電圧VDDbを用いるときのレイアウトルールに従って形成される。従って、スタンダードセル4を構成する各MOSトランジスタのゲート電極の幅は、レベルシフタ2-1,2-2,2-3,3と、レギュレータ6aを構成するpMOSトランジスタMP1~MP5及びnMOSトランジスタMN1~MN5の各ゲート電極の幅より狭い図16a及び図16b参照。。このため、本実施形態に係るスタンダードセル回路1のレイアウト面積は、電源電圧VDDaでD型フリップフロップとして動作する従来技術に係るスタンダードセルのレイアウト面積よりも小さい。以上説明したように、本実施形態に係るスタンダードセル回路1によれば、レベルシフタ2-1,2-1,2-3を備えたので、1.8Vの電圧レベルを有するデータとクロックとリセット信号とをレベルシフタ4に出力できる。このため、スタンダードセル4を構成する各トランジスタを1.8Vの電源電圧を用いるときのレイアウトルールに従って形成でき、従来技術に係るスタンダードセルよりもレイアウト面積を削減できる。また、レギュレータ6aを備えたので、スタンダードセル4に電源電圧VDDbを供給でき、従来技術に係るスタンダードセルよりもレイアウト面積を削減できる。さらに、1.8Vの電源電圧を用いるときのレイアウトルールに従って形成されたスタンダードセル4のゲート面積は、6Vの電源電圧を用いるときに比較して小さいので、従来技術に比較して消費電力を削減できる。第1の実施形態の変形例.図6は、本発明の第1の実施形態の変形例に係るレギュレータ6bの構成を示す回路図である。第1の実施形態及び以下の各実施形態において、レギュレータ6aに代えて本変形例に係るレギュレータ6bを用いてもよい。図6において、レギュレータ6bは、電源端子Tp1及びTp2と、接地端子Tvssと、抵抗R1及びR2とを備えて構成される。ここで、抵抗R1とR2とは電源端子Tp1と接地端子Tvssとの間に、電源端子Tp2に接続された接続端子を介して接続される。第2の実施形態.図7は、本発明の第2の実施形態に係るスタンダードセル回路1Aのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Aは、第1の実施形態に係るスタンダードセル回路1と比較してレベルシフタ3を備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図7において、スタンダードセル4の出力端子Qは配線導体L21を介して出力端子Tqに接続されるので、出力端子Tqから、1.8Vの電圧レベルを有する出力信号が出力される。本実施形態は、第1の実施形態と同様の作用効果を有する。第3の実施形態.図8は、本発明の第3の実施形態に係るスタンダードセル回路1Bのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Bは、第1の実施形態に係るスタンダードセル回路1と比較してレベルシフタ2-1,2-1,2-3及びレギュレータ6aを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図8において、入力端子Tdは配線導体L22を介してスタンダードセル4のデータ端子Dに接続される。スタンダードセル4のデータ端子Dには、入力端子Td及び配線導体L22を介して、1.8Vの電圧レベルを有するデータが入力される。また、スタンダードセル回路1Bの入力端子Td側及び出力端子Tq側のうちの少なくとも一方に、他のスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gスタンダードセル回路1C,1D,1E,1F又は1Gについては詳細後述する。が隣接するように並置される。スタンダードセル回路1Bの配線導体Lbの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gの配線導体Lbに電気的に接続される。本実施形態は、第1の実施形態と同様の作用効果を有する。第4の実施形態.図9は、本発明の第4の実施形態に係るスタンダードセル回路1Cのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Cは、第1の実施形態に係るスタンダードセル回路1と比較してレギュレータ6aと、レベルシフタ3とを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図9において、スタンダードセル4の出力端子Qは配線導体L21を介して出力端子Tqに接続されるので、出力端子Tqから、1.8Vの電圧レベルを有する出力信号が出力される。また、図9において、スタンダードセル回路1Cの入力端子Td側及び出力端子Tq側のうちの少なくとも一方に、他のスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gスタンダードセル回路1D,1E,1F及び1Gについては後述する。が隣接するように並置される。スタンダードセル回路1Bの配線導体Lbの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gの配線導体Lbに電気的に接続される。本実施形態は、第1の実施形態と同様の作用効果を有する。第5の実施形態.図10は、本発明の第5の実施形態に係るスタンダードセル回路1Dのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Dは、第1の実施形態に係るスタンダードセル回路1と比較してレベルシフタ2-1,2-1,2-3と、レベルシフタ3とを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図10において、入力端子Tdは配線導体L22を介してスタンダードセル4のデータ端子Dに接続される。スタンダードセル4のデータ端子Dには、入力端子Td及び配線導体L22を介して、1.8Vの電圧レベルを有するデータが入力される。また、スタンダードセル4の出力端子Qは配線導体L21を介して出力端子Tqに接続されるので、出力端子Tqから、1.8Vの電圧レベルを有する出力信号が出力される。本実施形態は、第1の実施形態と同様の作用効果を有する。第6の実施形態.図11は、本発明の第6の実施形態に係るスタンダードセル回路1Eのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Eは、第1の実施形態に係るスタンダードセル回路1と比較してレベルシフタ2-1,2-1,2-3を備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図11において、入力端子Tdは配線導体L22を介してスタンダードセル4のデータ端子Dに接続される。スタンダードセル4のデータ端子Dには、入力端子Td及び配線導体L22を介して、1.8Vの電圧レベルを有するデータが入力される。本実施形態は、第1の実施形態と同様の作用効果を有する。第7の実施形態.図12は、本発明の第7の実施形態に係るスタンダードセル回路1Fのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路1Fは、第1の実施形態に係るスタンダードセル回路1と比較してレギュレータ6aを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路1と同様であり、その説明を省略する。図12において、スタンダードセル回路1Fの入力端子Td側及び出力端子Tq側のうちの少なくとも一方に、他のスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gが隣接するように並置される。スタンダードセル回路1Bの配線導体Lbの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路1,1A,1B,1C,1D,1E,1F又は1Gの配線導体Lbに電気的に接続される。本実施形態は、第1の実施形態と同様の作用効果を有する。第8の実施形態.図13は、本発明の第8の実施形態に係る半導体集積回路100のレイアウトを示す平面図である。図13において、半導体集積回路100は第1の実施形態に係るスタンダードセル回路1と同様にそれぞれ構成され、かつ互いに隣接するように並置された3個のスタンダードセル回路1-1,1-2,1-3を備えたことを特徴としている。スタンダードセル回路1-1の配線導体Laの一端とスタンダードセル回路1-2の配線導体Laの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路1-2の配線導体Laの他端とスタンダードセル回路1-3の配線導体Laの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路1-1の配線導体Lgの一端とスタンダードセル回路1-2の配線導体Lgの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路1-2の配線導体Lgの他端とスタンダードセル回路1-3の配線導体Lgの一端とは互いに電気的に接続されるように接触している。また、図13において、スタンダードセル回路1-1の出力端子Tqとスタンダードセル回路1-2の入力端子Tdとは電気的に接続されるように接触しており、スタンダードセル回路1-2の出力端子Tqとスタンダードセル回路1-3の入力端子Tdとは電気的に接続されるように接触している。第1の実施形態において詳述したように、スタンダードセル回路1-1,1-2,1-3のレイアウト面積及び消費電力は、従来技術に係るスタンダードセルのレイアウト面積及び消費電力よりも小さい。このため、半導体集積回路100によれば、従来技術に係る3個のスタンダードセルを用いる場合に比較して、レイアウト面積及び消費電力を削減できる。第9の実施形態.図14は、本発明の第9の実施形態に係る半導体集積回路100Aのレイアウトを示す平面図である。本実施形態に係る半導体集積回路100Aは、第8の実施形態に係る半導体集積回路100に比較して、スタンダードセル回路1-1に代えて図7のスタンダードセル回路1Aを用い、スタンダードセル回路1-2に代えてスタンダードセル回路1Gを用い、スタンダードセル回路1-3に代えて図8のスタンダードセル回路1Bを用いたことを特徴としている。図14において、スタンダードセル回路1Gは、スタンダードセル4と、配線導体La,Lb,Lg,L14,L21,L22と、入力端子Tdと、出力端子Tqとを備えて構成される。スタンダードセル回路1Gにおいて、配線導体La,Lb,Lgは、スタンダードセル回路1,1A~1Fの配線導体La,Lb,Lgと同様にそれぞれ形成される。また、スタンダードセル回路1Gの入力端子Tdは配線導体L22を介してスタンダードセル4のデータ端子Dに接続される。スタンダードセル回路1Gにおいて、スタンダードセル4の接地端子VSSは配線導体L14を介してスタンダードセル回路1Gの配線導体Lgに接続され、スタンダードセル4の電源端子VDDは配線導体L19を介してスタンダードセル回路1Gの配線導体Lbに接続される。さらに、スタンダードセル回路1Gにおいて、スタンダードセル4の出力端子Qは、配線導体L21を介してスタンダードセル回路1Gの出力端子Tqに接続される。また、図14において、スタンダードセル回路1Aの配線導体Laの一端とスタンダードセル回路1Gの配線導体Laの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路1Gの配線導体Laの他端とスタンダードセル回路1Bの配線導体Laの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路1Aの配線導体Lgの一端とスタンダードセル回路1Gの配線導体Lgの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路1Gの配線導体Lgの他端とスタンダードセル回路1Bの配線導体Lgの一端とは互いに電気的に接続されるように接触している。さらに、図14において、スタンダードセル回路1Aの出力端子Tqとスタンダードセル回路1Gの入力端子Tdとは電気的に接続されるように接触しており、スタンダードセル回路1Gの出力端子Tqとスタンダードセル回路1Bの入力端子Tdとは電気的に接続されるように接触している。さらに、スタンダードセル回路1Aの配線導体Lbの一端とスタンダードセル回路1Gの配線導体Lbの一端とは配線導体L33を介して接続され、スタンダードセル回路1Gの配線導体Lbの他端とスタンダードセル回路1Bの配線導体Lbの一端とは配線導体L34を介して接続される。従って、図14において、スタンダードセル回路1Aのレギュレータ6aからの電源電圧VDDbは、スタンダードセル回路1Aの配線導体L15,Lbと、配線導体L33と、スタンダードセル回路1Gの配線導体Lb,L19とを介して、スタンダードセル回路1G内のスタンダードセル4の電源端子VDDに出力される。また、スタンダードセル回路1Aのレギュレータ6aからの電源電圧VDDbは、スタンダードセル回路1Aの配線導体L15,Lbと、配線導体L33と、スタンダードセル回路1Gの配線導体Lbと、配線導体L34と、スタンダードセル回路1Bの配線導体Lb,L19とを介して、スタンダードセル回路1B内のスタンダードセル4の電源端子VDDに出力される。さらに、スタンダードセル回路1Aのレギュレータ6aからの電源電圧VDDbは、スタンダードセル回路1Aの配線導体L15,Lbと、配線導体L33と、スタンダードセル回路1Gの配線導体Lbと、配線導体L34と、スタンダードセル回路1Bの配線導体Lb,L17とを介して、スタンダードセル回路1B内のレベルシフタ3の電源端子Tp2に出力される。図14に示すように、スタンダードセル回路1Aのスタンダードセル4からの1.8Vの電圧レベルを有する出力信号は、レベルシフタ3及びレベルシフタ2-1を介さずに、そのままスタンダードセル回路1Gのスタンダードセル4に出力される。また、スタンダードセル回路1Gからの1.8Vの電圧レベルを有する出力信号は、レベルシフタ3及びレベルシフタ2-1を介さずに、そのままスタンダードセル回路1Bのスタンダードセル4に出力される。従って、本実施形態に係る半導体集積回路100Aによれば、隣接するスタンダードセル回路1A及び1Gにおいてレベルシフタ3及び2-1をそれぞれ省き、隣接するスタンダードセル回路1G及び1Bにおいてレベルシフタ3及び2-1をそれぞれ省き、スタンダードセル回路1G及び1Bにおいてレギュレータ6aを省いたので、第8の実施形態に比較してレイアウト面積を大幅に削減できる。第10の実施形態.図15は、本発明の第10の実施形態に係る半導体集積回路100Bのレイアウトを示す平面図である。半導体集積回路100Bは、図13の半導体集積回路100と比較して、スタンダードセル回路1-2に代えてスタンダードセル9を備えたことを特徴としている。図15において、スタンダードセル9は、スタンダードセル4Aと、配線導体La,Lg,L91,L92,L93,L94と、入力端子T91と出力端子T92とを備えて構成された従来技術に係るスタンダードセルである。また、スタンダードセル4Aは、入力端子T41と、出力端子T42と、電源端子T43と、接地端子T44とを備えて構成され、6Vの電圧レベルを有する入力信号に対して所定の処理を行い、処理後の信号を出力信号として出力する。スタンダードセル9において、配線導体La,Lgは、スタンダードセル回路1,1A~1Gの配線導体La,Lgと同様に形成される。また、スタンダードセル4Aの入力端子T41は配線導体L91を介して入力端子T91に接続され、出力端子T42は配線導体L92を介して出力端子T92に接続され、電源端子T43は配線導体L93を介して配線導体Laに接続され、接地端子T44は配線導体L94を介して配線導体Lgに接続される。また、図15において、スタンダードセル回路1-1の配線導体Laの一端とスタンダードセル9の配線導体Laの一端とは互いに電気的に接続されるように接触し、スタンダードセル9の配線導体Laの他端とスタンダードセル回路1-3の配線導体Laの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路1-1の配線導体Lgの一端とスタンダードセル9の配線導体Lgの一端とは互いに電気的に接続されるように接触し、スタンダードセル9の配線導体Lgの他端とスタンダードセル回路1-3の配線導体Lgの一端とは互いに電気的に接続されるように接触している。さらに、スタンダードセル回路1-1の出力端子Tqとスタンダードセル9の入力端子T91とは電気的に接続されるように接触しており、スタンダードセル9の出力端子T92とスタンダードセル回路1-3の入力端子Tdとは電気的に接続されるように接触している。図15において、スタンダードセル回路1-1のスタンダードセル4からの出力信号は、スタンダードセル回路1-1のレベルシフタ3を介してスタンダードセル9のスタンダードセル4Aに出力される。また、スタンダードセル9のスタンダードセル4Aからの出力信号は、スタンダードセル回路1-3のレベルシフタ2-1を介してスタンダードセル回路1-3のスタンダードセル4に出力される。図13において、スタンダードセル回路1-2内のスタンダードセル4はD型フリップフロップとして動作し、従来技術に係るスタンダードセルよりも小さいレイアウト面積を有していた。しかしながら、スタンダードセル4内のMOSトランジスタの個数が少ないほど、スタンダードセル回路1-2でのレイアウト面積の削減の効果は小さくなり、スタンダードセル回路1-2よりも電源電圧VDDaで動作するスタンダードセル4Aを備えた従来技術に係るスタンダードセル9の方が、レイアウト面積が小さい場合がある。このような場合は、図15の半導体集積回路100Bは、図13に係る半導体集積回路100よりもレイアウト面積を削減できる。なお、上述した半導体集積回路100,100A,又は100Bを用いて1チップのICIntegratedCircuitにてなる半導体集積回路装置を構成してもよい。これにより、従来技術に比較して小さいレイアウト面積及び消費電力を有する半導体集積回路装置を実現できる。また、上記各実施形態において、スタンダードセル回路1,1A~1FはD型フリップフロップとして動作するスタンダードセル4を備えたが、本発明はこれに限られない。スタンダードセル回路1,1A~1Fは、4ビットのデータラッチ回路、8ビットのデータラッチ回路、マルチプレクサ、又は加算器などの所定の処理回路として動作するスタンダードセル4を備えてもよい。さらに、上記各実施形態において、電源電圧VDDaは6Vに設定され、電源電圧VDDbは1.8Vに設定されたが本発明はこれに限られず、電源電圧VDDbを電源電圧VDDaよりも低い電圧に設定すればよい。"