"電気路を形成する複数のセグメントと、前記セグメントを通貫する連続した光路と、隣接する前記セグメントの間に形成され、該セグメントを接続する個別インダクタと、を含む伝送線路であって、前記インダクタは、集積回路中の複数の金属層中に形成され、前記伝送線路を包含する光モジュレータのキャパシタンスをバランスして前記伝送線路に対する特性インピーダンスを達成する、伝送線路。前記集積回路は、半導体材料および高分子材料の少なくとも一つから成る基板を含む、請求項1に記載の伝送線路。前記複数のセグメントは、前記伝送線路を進む電気信号の波長より小さい物理寸法を保持するためのいくつかのセグメントを含む、請求項1または2に記載の伝送線路。前記インダクタンスコイルインダクタは、約1pHから10nHの間のインダクタンスを含む、請求項1~3のいずれか1項に記載の伝送線路。前記インダクタンスコイルは、50オーム未満の直列抵抗を含む、請求項1~4のいずれか1項に記載の伝送線路。前記線路は少なくとも1Gb/秒の帯域幅を含む、請求項1~5のいずれか1項に記載の伝送線路。前記電気路を進む電気信号と前記光路を進む光信号との間で位相を整合するよう構成された遅延メカニズムをさらに含む、請求項1~6のいずれか1項に記載の伝送線路。前記遅延メカニズムは、前記光路に挿入された光遅延線路を含む、請求項7に記載の伝送線路。前記遅延メカニズムは、前記電気信号の位相と前記光信号の位相とを比較するための遅延同期ループを含む、請求項7に記載の伝送線路。セグメントのキャパシタンスに結合されたバラクタをさらに含み、前記バラクタは前記遅延同期ループにより制御される、請求項9に記載の伝送線路。広帯域伝送線路を実装する方法であって、前記広帯域伝送線路の隣接するセグメントの間に個別インダクタを接続することによって、前記伝送線路の光モジュレータのキャパシタンスをバランスして前記伝送線路に対する特性インピーダンスを達成するステップと、前記伝送線路を進む電気信号と光信号との間で速度を整合させるため制御回路を調整するステップと、を含む方法。直列抵抗値を低減しインダクタンスを増加するため、集積回路の複数の金属層中に前記インダクタを形成するステップをさらに含む、請求項11に記載の方法。前記調整するステップは、前記光路に光遅延線路を挿入するステップを含む、請求項11または12に記載の方法。前記調整するステップは、遅延同期ループを使って、前記電気信号の位相と前記光信号の位相とを比較するステップを含む、請求項11または12に記載の方法。前記調整するステップは、セグメントのキャパシタンスに結合されたバラクタを調節するステップを含む、請求項11または12に記載の方法。光タップ回路を使って前記光路中の前記光信号をモニタリングするステップをさらに含む、請求項11に記載の方法。負荷係数とは、モジュレータ全体の長さに対する負荷接触エレメントの全長の比率である。能動負荷エレメントの各々はキャパシタンスを増加し、これが特性インピーダンスおよびマイクロ波の速度を低下させる。無負荷の伝送線路のインピーダンスおよび速度を最大化するのは困難である。一般的な半導体光モジュレータ中の能動光導波路は、単位長あたり高いキャパシタンスを有する。高キャパシタンスの負荷エレメントと組み合わさった、低い無負荷特性インピーダンスおよび速度は、非常に低い負荷係数10~50をもたらす。これは、光信号に対する妥当な速度の整合を維持しながら、50オームに近い、TWモジュレータの最終負荷特性インピーダンスを達成することを困難にする。低い負荷係数は、当該モジュレータのスペース効率が悪いこと、すなわち、モジュレータの物理的長さの大部分が光変調に寄与していないことを意味する。なおその上に、変調に寄与しないモジュレータの受動部分は光学的損失を増加させる。さらに、マイクロ波変調信号が、長めの電極沿いに進まなければならないときに、余分なオーミック損失を被る。損失の多い伝送線路にともなう一般的問題は、線路のインピーダンスが周波数の関数であり、これにより歪みがもたらされることである。一つの態様によって、電気路を形成する複数のセグメント、およびこれらセグメントを通貫する連続した光路を含む伝送線路およびその実装の方法が提供される。セグメントの間に個別インダクタが形成され隣接するセグメントを接続する。これらインダクタは、集積回路の複数の金属層中に形成され、伝送線路を包含する光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成する。第二の態様において、伝送線路は、連続した電気路を有する複数のセグメントおよびこれらセグメントを通る連続した光路を含む。セグメントの間に個別インダクタが形成され隣接するセグメントを接続する。これらインダクタは、集積回路の複数の金属層中に形成され、伝送線路を包含する光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成する。電気路を進む電気信号と光路を進む光信号との間で位相を整合させて動作帯域幅を可能にするよう遅延メカニズムが構成される。広帯域伝送線路を実装する方法は、伝送線路の隣接するセグメントの間に個別インダクタを接続することによって、広帯域伝送線路の光モジュレータのキャパシタンスをバランスして伝送線路に対する特性インピーダンスを達成するステップと、伝送線路中を進む電気信号と光信号との間で速度を整合させるため制御回路を調整するステップとを含む。これらのおよび他の特質および利点は、添付の図面と併せ読むことにより、以下の例示的な実施形態の詳細な説明から明らかとなろう。以下に、単なる例示として、添付の図面を参照しながら本発明の実施形態群を説明する。本原理によって、半導体光モジュレータのための最適化された進行波TW構造および制御回路が提供される。とりわけ有用な実施形態において、フォトニックモジュレータは、多層金属層を使って集積回路プロセス例えば、相補型金属酸化膜半導体CMOS:complementarymetaloxidesemiconductorプロセスにおいて作成される。本システムおよび方法の態様は、光モジュレータのキャパシタンスをバランスして所望の特性インピーダンスを達成するための、多層金属層インダクタを用いた分散型電極と、変調された光波を低速化してその速度を電気的変調信号に整合させるため、能動モジュレータセグメントの間に挿入された低損失光遅延線路と、例えば、光モジュレータの伝送線路中を進む電気変調信号と光信号との速度整合のための調整用制御回路、および該調整用制御回路を実装する方法と、を含む。本発明の実施形態による方法、装置システムのフローチャート図もしくはブロック図またはその両方を参照しながら、以下に本発明の態様を説明する。図中のフローチャートおよびブロック図は、本発明のさまざまな実施形態による、システム、デバイス、および方法のあり得る実装のアーキテクチャ、機能性、および動作を例示する。いくつかの別の実装において、ブロックに示された機能は、図に示された順序を外れて起こり得る。例えば、連続して示された2つのブロックが、実際にはほぼ同時に実行されることがあり、関与する機能によっては、時には、これらブロックが逆の順序で実行されることもあり得る。さらに、ブロック図もしくはフローチャート図またはその両方の各ブロック、およびブロック図もしくはフローチャート図またはその両方中のブロックの組み合わせは、特定の機能または動作を実施する、専用ハードウェアベースのシステム、または専用ハードウェアもしくはコンピュータ命令またはその両方の組み合わせによって実装可能なことにも留意する。本発明が、シリコン技術を用いる所与の例示的なアーキテクチャの観点から説明することになるが、但し、他のアーキテクチャ、構造、基板材料例、InP、GaAs、ポリマーなどおよびプロセスの機能およびステップは、本発明の範囲内で異なり得ることを理解されたい。本明細書で説明する回路は、集積回路チップに対する設計の一部であるか、あるいは集積回路チップまたはチップ群を用いるものであり得る。このチップ設計は、グラフィカルコンピュータプログラミング言語で生成し、ディスク、テープ、物理ハードドライブ、またはストレージアクセスネットワーク中などの仮想ハードドライブのようなコンピュータ記憶媒体中に格納することができる。設計者が、チップまたはチップを作成するために使うフォトリソグラフィマスクを作成しない場合、その設計者は、それらを行うエンティティに、得られた設計を、物理的手段で例えば、設計を格納した記憶媒体のコピーを提供することによって、あるいは電子的に例えば、インターネットを介して直接または間接的に送信することができる。然る後、格納された設計は、フォトリソグラフィマスク作成のために適切なフォーマット例、GDSIIに変換され、かかるフォーマットは、通常、ウエハ上に形成されることになる対象チップ設計の複数のコピーを包含する。フォトリソグラフィマスクは、エッチングまたは別様に処理される対象のウエハもしくはその上のレイヤまたはその両方の領域を区画するため使用される。本明細書に記載の方法は、集積回路チップを作成するために用いることができる。得られた集積回路チップは、生ウエハの形ですなわち、複数の未パッケージチップを有する単一のウエハで、ベアダイとして、またはパッケージ形状で流通させることができる。後者の場合、チップは、マザーボードまたは他のより高レベルのキャリヤに取り付けるためのリードを備えたプラスチックキャリヤなどのシングルチップパッケージ、あるいは片側または両側表面相互接続あるいは埋め込み相互接続を有するセラミックキャリヤなどのマルチチップパッケージに搭載される。いずれの場合も、次いで、チップは、aマザーボードなどの中間製品またはb最終製品、のいずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。最終製品は、玩具および他のローエンドアプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路を含む任意の製品であり得る。次いで、図面を参照すると、図中の番号は同一または類似のエレメントを表しており、最初の図1では、一つの実施形態による伝送線路104中に挿入された、個別な低抵抗R、高誘導性Lコイル102を示している。伝送線路104は、伝送線路が無負荷のとき、特性インピーダンスZ0Uおよびマイクロ波速度vpUの双方が、最終負荷設計ターゲットZ0L,vpLよりも高くなるように設計される。伝送線路104の能動負荷エレメントによる周期的ローディングは、全体のモジュレータ長さよりも短い長さの個別エレメント102を使った光導波路105と接触を行うことによって遂行される。伝送線路104は、光導波路105および電気線路103これはコイル102を通過するを含む。高インダクタンスLを備えた個別コイル102が挿入され、所望の値に近い線路104の実効インピーダンスZが得られる。個別L-Cセグメント106の数は少なく、例えば、線路104が連続した伝送線路としてなお効果的に機能するよう、セグメントの物理寸法を線路104を進む電気信号の波長より十分小さく保つ程度の数である。とりわけ有用な実施形態において、コイル102は、集積回路の中に束ねて設けられた多層金属層を使って形成される。コイル102は、高Lで非常に低い直列Rを持つように作成することができ、ヘビサイド条件をほぼ満たす線路104が得られる。図2を参照すると、損失の大きい伝送線路に対するヘビサイド条件は以下を含む。歪みのない伝播のためのヘビサイド条件は、次式を含む。この式のRは抵抗値であり、Gは相互コンダクタンスであり、Lはインダクタンスであり、Cはキャパシタンスである。損失の大きい伝送線路のインピーダンスは、次式を含む。ヘビサイド条件が満たされたとき、Zは理想線路の式と同じになる。図2は、伝送線路の差分セグメントδXに対するパラメータδR、δG、δL、およびδCを示す。再度図1を参照すると、導波路範囲内のギャップは例えば、集積回路設計においては、メタルデザインルールだけに制限され最小に保つことができる。これは、モジュレータの効率を向上させ、システムの全体的なサイズを低減させる。電極108は、能動光モジュレータの電気コンタクト110沿いに取り付けられた個別インダクタ102を用いて、モジュレータの一つのアームに分散型電極構造114を形成する。インダクタ102と容量的に能動な光導波路105との組み合わせは、LRC分布回路を形成する。本アプローチの利点の一つは、3つの回路パラメータの2つを制御するためにインダクタ102を最適化できることである。これらには、単位長あたりのインダクタンスおよび単位長あたりの抵抗値が含まれる。インダクタンスは、さまざまなモデリングツール例、ASITICR、HFSSR、AGILENTR、ADSRなどを使って設計および予測することができ、モジュレータ電極の抵抗値は、レベルの間のビアを使い、束ねて設けられた多層金属層CMOSプロセスで利用可能を利用して最小化することができる。LRC分布回路のLおよびRは、分散型電極中のインダクタ102の設計によって決められるが、単位長あたりのキャパシタンスCは能動光導波路105の物理的長さにより設定される。インダクタンスコイル102は、望ましくは、約1pHから10nHの間のインダクタンスを含み、望ましくは、50オームより低い直列抵抗値を含む。実際面において、このことは、負荷特性インピーダンスの目標値は、背景技術に記載した方程式で示されるように達成できるが、マイクロ波の速度が光信号の速度より大幅に遅れる可能性が高い。特性インピーダンスは約20~150オームの間とすることができるが、他の基準を用いることも可能である。光および電気信号の間の整合を同時に達成するため、図3に示されるように、能動光モジュレータセグメントの各々の間に個別の低損失光遅延エレメント210を挿入することができる。モジュレータの構成には、光入力信号を分岐に分配するスプリッタ図示せずを含めることができる。図1、図3~4は、モジュレータに対する一つの伝送線路を備えた単一の分岐を示す。モジュレータはこれら分岐の一つ以上を含むことになろうが、全ての分岐に伝送線路を含めることもまたは含めないことも可能である。スプリッタ図示せずを用い、一つ以上のアームに制御を施し、それらアームの間で光信号の位相差を生成することができる。分割された信号は、例えば、分岐の終端でカップラ図示せずを使って再融合することができる。従って、アーム間の位相差が180度であった場合、両信号が一緒に再融合されたとき、これらは相互キャンセルされる。位相差が0度または360度の場合、出力端で全信号が再び供給される。このように、このモジュレータは、光信号の伝送のオンオフスイッチとしても機能することができる。一例において、1つまたは2つの入力端と2つの出力端とを有するモジュレータに対し、同じ技法を使って、入力群をどちらかの出力端に向かわせることができる。また、他の構成を提供することも可能である。図3を参照すると、伝送線路204これは光モジュレータのアームであり得るは、整合された光学的および電気的遅延を含む。コイル102中のLを増加するとセグメントまたは段106あたりの遅延も増加し、電気路203中の電気信号の伝播速度と光導波路205中の光の伝播速度との間にミスマッチが生じる。例えば、L=100pH、およびC=100fFの場合、このとき段あたりの遅延は3psとなる。段106のサイズが100ミクロンの場合、これは光が1psで進行する距離であり、このとき段あたり2psの速度のミスマッチが存在する。10または20の段に対し、このミスマッチは20~40psとなり、20Gb/秒に対しては許容できないものとなる。遅延を整合させるために導波路セグメント210例、光ファイバを加えることができる。セグメント210の長さは、適切な遅延を与えるように選定される。図4を参照すると、別の実施形態による伝送線路304が例示的に示されている。電気信号と光信号との間のマッチングは、電気線路203のC負荷中にバラクタ302を加えることによって適応させることができる。さらに、DLLdelaylockedloop遅延同期ループ305を用い、光信号と電気信号との間の位相差を調節することができる。DLL305は、光遅延と電気遅延とを自動的に整合させる。光遅延と電気遅延とのマッチングは、プロセスバラツキ、温度の変化などに応じで変わり得る。遅延の不完全なマッチングは、最大達成速度を制限する。そこで、電気伝送線路のC負荷部分に加えられたバラクタ302は、回路310を使って、モジュレータのアーム線路304から出てくる光信号をタップ取り出ししその信号を電気ドメイン光エッジに変換する。タップ311は光エネルギの小部分例えば、10未満が望ましく、さらに望ましくは5未満を収集する。回路310は、光信号を電気信号に変換するための光ダイオード312または類似部品を含む。また、増幅器314または他の回路素子も用いられる。DLL305は、位相検出器306を使って、電気エッジの到着時間と光エッジの到着時間とを比較する。位相検出器の出力早い/遅いはループフィルタ308によってフィルタされ、これはこの信号をフィルタし、双方の遅延のマッチングを確実にするためバラクタ302を制御する。モジュレータに複数のアームを持たせ、少なくとも一つに本原理による伝送線路を含めることができることを理解すべきである。一つの実施形態において、高帯域幅、低歪みの集積電気-光伝送線路304が、広帯域の動作に対するインピーダンス要求事項を満たすため、該線路を段106に分割し、段106の間に多層金属による高インダクタンス低抵抗例えば、50オーム以下のインピーダンス、望ましくは約10オーム未満、さらに望ましくは1~5オームの間、ただし、より少ないセグメント数のより短い線路に対してはこれより高い値も適切であり得るの例えばらせん状の個別インダクタコイル102を挿入することによって提供される。光波および電波の伝播速度段あたりの遅延は可能な限り最高のデータ転送速度、例えば1Gb/秒以上、さらに望ましくは10Gb/秒以上を達成するように整合される。本原理は、電気信号の速度を、光信号の速度に整合するように自動的に適合させる。このことは、処理過程、温度などのどのような状態においても最高の動作速度を可能にする。DLL305が例示的に表されているが、他の調整用制御回路または遅延メカニズムを用いることもできる。光モジュレータ中に伝送線路304を用いる場合、モジュレータに高速マッハツェンダーモジュレータを含め、少なくとも一つの位相モジュレータ電極が伝送線路304を含むようにすることができる。別の実施形態において、高速電界吸収モジュレータは、利得モジュレータ電極として、伝送線路群304を用いる。このモジュレータは、Si、GaAs、LiNbO3、InP、あるいは他の任意の半導体化合物、単結晶または高分子材料の一つ以上から形成された基板を有する集積回路の中に含めることができる。本原理による構造を、従来式の集中追加インダクタコイルのない構造と20Gb/秒で比較するためのシミュレーションを行なった。従来式アプローチが5Gb/秒未満の動作に限定されたのに対し、提案の伝送線路構造が20Gb/秒で使われたとき、アイチャート中のデータアイが広く開かれた。90nmCMOSプロセス中へのピーキングコイルの実際の実装を使ったシミュレーションも行われた。コイルの直列Rを低く保つための特別なステップを取る必要があったRを最小化するために数枚の金属層が束ねて設けられた。このシミュレーションでは、20Gb/秒の動作は、インダクタコイルの直列Rに敏感であることが示された。図5を参照すると、集積回路400は、一つの例示的な実施形態による伝送線路404の一部を含む。集積回路400は、望ましくは半導体集積回路チップ含むが、印刷配線基板または他の構成を用いることもできる。回路400は、一つの例となる構成を示すため例示的に描かれている。なお、他のデバイスおよび構造を含む他の構成を用いることも可能である。例えば、増幅器、DLLなどに用いるためのモジュレータ、ダイオード、バラクタ、トランジスタを、回路400中に組み込む、または回路400に連結することもできる。回路400には、光導波路406および電気路408を含む少なくとも一つの伝送線路404例えば、線路104、204、および304を参照を包含する単一のチップを含めることができる。光導波路406には、光ファイバまたは他の導波路を含めることができる。回路が連続していることを示すために、回路400は、分離線によって2つの部分で示されている。一本の伝送線路を単一のチップ上で用いることもでき、複数のチップに亘って連ならせることも、ケーブル、ファイバ、もしくはリードまたはこれらの組み合わせを使い、より大きな距離に亘って接続することもできる。回路400は基板410を含み、これには、例えば、Si、InP、GaAs、LiNbO3、ポリマー、あるいは他の元素または化合物を包含させることができる。基板410は、その上に形成された複数の層412を有する。層412は導電線路414を含む。導電線路414は、回路400のさまざまな機能のために用いることができるが、図5は、インダクタコイル102中の直列抵抗値を低減するための複数の線路414および接続部416を示している。コイル102の全体は描かれていないが、図示の部分は、組み合わされてコイル102を形成するいくつかの導電線路414を示している。電気路408は、コイル102と接続し、伝送線路404を通貫している。光路406も、回路400に沿ってまたはこれを貫いて連続して通っている。追加された導波路セグメント210図4参照は、チップの間または一つのチップ上など、回路400上に配置することができる。図6を参照すると、一つの実施形態による、広帯域伝送線路を実装する方法が例示的に示されている。ブロック502において、伝送線路に対する特性インピーダンスを得るため、光モジュレータのキャパシタンスが広帯域伝送線路とバランスされる。ブロック504で、このバランスは、例えばらせんインダクタなどの個別インダクタを伝送線路の隣接するモジュレータセグメントの間に接続することによって達成し得る。ブロック506で、インダクタは、直列抵抗値を低減しインダクタンスを増大するため、集積回路の複数の金属層の中に形成される。ブロック508において、連続する伝送線路中のそれぞれの経路を進む電気信号と光信号との間で速度を整合させるため、制御回路が調整される。ブロック510で、調整には、光路に一つ以上の光遅延線路を挿入するステップを含めることができる。ブロック512で、この調整には、遅延同期ループDLLを使って電気信号の位相と光信号の位相とを比較するステップを含めることができる。ブロック514で、調整には、セグメントのキャパシタンスに結合されたバラクタを調節するステップを含めることができる。バラクタはDLLの出力を使って調節することが可能である。集積フォトニックアプリケーションに対する、低歪み高帯域幅の適応伝送線路のためのシステムおよび方法の好適な実施形態を説明してきたがこれらは例示的なものであり、限定することは意図されていない、当業者が前述の教示を踏まえて修改および変形を行えることに留意されたい。従って、開示した特定の実施形態に変更を加えることができ、これらは、添付の請求項によって梗概された本発明の範囲内にあることを理解されたい。"