クロック信号を周波数変調することによって電磁放射ノイズを低減する半導体集積回路装置であって、所定の周波数を有するクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、前記遅延回路から出力される多相クロック信号の内の1つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する選択回路と、前記選択回路による変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、前記クロック停止検出回路から出力されるリセット信号によってリセットされ、前記選択回路によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、前記タイミング信号生成回路によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように前記選択信号を生成する制御回路と、を具備する半導体集積回路装置。前記タイミング信号生成回路が、前記選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が設定値となったときに、タイミング信号を出力すると共に、カウント値をリセットする、請求項1記載の半導体集積回路装置。前記タイミング信号生成回路が、前記選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が第1の設定値となったときに、タイミング信号を出力すると共に、カウント値が第2の設定値となったときに、カウント値をリセットする、請求項1記載の半導体集積回路装置。周期設定信号を入力する入力端子をさらに具備し、前記タイミング信号生成回路が、前記入力端子に入力される周期設定信号に従って、タイミング信号を生成する周期を設定し、前記制御回路が、前記入力端子に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定する、請求項1~3のいずれか1項記載の半導体集積回路装置。請求項1~4のいずれか1項記載の半導体集積回路装置を具備する電子機器。本発明の幾つかの観点によれば、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減する半導体集積回路装置において、規模が小さくシンプルで確実に動作する回路構成を用いることにより、SSCG回路がデッドロックや誤動作から確実に復帰することができる。以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路装置は、クロック信号を周波数変調することによって電磁放射ノイズを低減する半導体集積回路装置であって、所定の周波数を有するクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、遅延回路から出力される多相クロック信号の内の1つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する選択回路と、選択回路による変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、クロック停止検出回路から出力されるリセット信号によってリセットされ、選択回路によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号を生成するタイミング信号生成回路と、タイミング信号生成回路によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する制御回路とを具備する。ここで、タイミング信号生成回路が、選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が設定値となったときに、タイミング信号を出力すると共に、カウント値をリセットするようにしても良い。あるいは、タイミング信号生成回路が、選択回路によって生成される変調クロック信号に同期してカウント値をインクリメントし、カウント値が第1の設定値となったときに、タイミング信号を出力すると共に、カウント値が第2の設定値となったときに、カウント値をリセットするようにしても良い。また、半導体集積回路装置が、周期設定信号を入力する入力端子をさらに具備し、タイミング信号生成回路が、入力端子に入力される周期設定信号に従って、タイミング信号を生成する周期を設定し、制御回路が、入力端子に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定するようにしても良い。さらに、本発明の1つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を具備する。本発明によれば、変調クロック信号の生成が停止したときにリセット信号を出力するクロック停止検出回路と、リセット信号によってリセットされ、変調クロック信号に含まれているパルスの数をカウントして周期的にタイミング信号を生成するタイミング信号生成回路とを用いることにより、制御回路が一定期間毎に初期化されるので、SSCG回路がデッドロックや誤動作から確実に復帰することができる。以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。図1は、本発明の一実施形態に係る半導体集積回路装置の構成を示すブロック図である。この半導体集積回路装置は、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減するSSCGスプレッドスペクトラムクロックジェネレーション方式を採用しており、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、液晶表示パネルを駆動するために用いられる。図1に示すように、この半導体集積回路装置は、クロック信号生成回路10と、遅延回路20と、選択回路30と、クロック停止検出回路40と、タイミング信号生成回路50と、制御回路60と、論理回路70と、機能ブロック80と、同期化ブロック90と、ドライバー回路100と、複数の入力端子及び出力端子とを含んでいる。クロック信号生成回路10は、水晶振動子等を用いて、所定の周波数を有するクロック信号以下、基準クロック信号ともいうを生成する。なお、クロック信号生成回路10を半導体集積回路装置内に設けず、外部からクロック信号端子CKに基準クロック信号を入力するようにしても良い。遅延回路20~制御回路60は、基準クロック信号を周波数変調することにより、変調された周波数を有する変調クロック信号を生成するSSCG回路ブロックSSマクロを構成している。本実施形態においては、制御回路60を一定期間毎に初期化してSSCG回路をデッドロックや誤動作から復帰させるために、クロック停止検出回路40及びタイミング信号生成回路50が設けられている。遅延回路20は、基準クロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する。選択回路30は、遅延回路20から出力される多相クロック信号の内の1つを選択信号に従って選択することにより、変調された周波数を有する変調クロック信号を生成する。クロック停止検出回路40は、選択回路30による変調クロック信号の生成が停止したときに、リセット信号例えば、ハイアクティブを出力する。タイミング信号生成回路50は、クロック停止検出回路40から出力されるリセット信号によってリセットされ、選択回路30によって生成される変調クロック信号に含まれているパルスの数をカウントすることにより、周期的にタイミング信号例えば、ハイアクティブを生成する。制御回路60は、タイミング信号生成回路50によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する。制御回路60は、周期的に生成されるタイミング信号によって一定期間毎に初期化されるので、デッドロックや誤動作から容易に復帰することができる。クロック停止検出回路40から出力されるリセット信号内部リセット信号、及び、外部リセット信号入力端子RSTに入力される外部リセット信号がハイアクティブである場合には、論理回路70としてOR回路が用いられる。論理回路70は、内部リセット信号と外部リセット信号との論理和を求め、それらの論理和を表すリセット信号をタイミング信号生成回路50及び制御回路60に供給する。従って、タイミング信号生成回路50及び制御回路60は、選択回路30による変調クロック信号の生成が停止したとき、及び、パワーオンリセット等によって外部リセット信号がアクティブになったときに、リセットされることになる。制御回路60は、リセットされた際に、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成しても良い。機能ブロック80は、外部からデータ入力端子DINを介して画像データを入力し、変調クロック信号に同期して画像データを処理することにより、画像処理等の機能を実現する。同期化ブロック90は、機能ブロック80から入力した画像データを、基準クロック信号に同期して出力する。ドライバー回路100は、基準クロック信号に同期して動作し、同期化ブロック90から入力した画像データに基づいて、液晶表示パネルを駆動するための複数の駆動信号を生成し、それらの駆動信号を出力端子S1~SJに供給する。次に、SSCG回路ブロックを構成する各回路について詳しく説明する。図2は、図1に示す遅延回路の構成例を示すブロック図である。遅延回路20は、基準クロック信号を入力するバッファー21と、バッファー21から出力されるクロック信号CKtをそれぞれの遅延量で順次遅延させる直列接続された複数の遅延回路22、23、24、とを含んでいる。ここで、バッファーは、2つのインバータを直列に接続して構成しても良い。また、各々の遅延回路は、1つのバッファー又は直列接続された複数のバッファーのゲート遅延によって実現しても良い。図2に示すように、第1番目の遅延回路22~第2K番目の遅延回路25における遅延量をΔT1、ΔT2、、ΔTK、、ΔT2Kで表すとKは自然数、時刻tにおいて、多相クロック信号CKt、CKt-T1、CKt-T2、、CKt-TK、、CKt-T2Kが遅延回路20から出力される。ただし、T1=ΔT1、T2=ΔT1ΔT2、、TK=ΔT1ΔT2ΔTK、T2K=ΔT1ΔT2ΔT2Kである。ここで、クロック信号CKt-TKを位相の基準として考えると、それよりも位相の進んだK個のクロック信号と、それよりも位相の遅れたK個のクロック信号とが存在することになる。従って、2K1個の多相クロック信号CKt~CKt-T2Kの内から1つのクロック信号を順次選択することにより、クロック信号CKt-TKの位相を中心として位相が増減する変調クロック信号を生成することができる。例えば、ΔT1=ΔT2=ΔT3=のように位相差を等間隔とすれば、次第に位相が遅れるクロック信号CKt、CKt-T1、CKt-T2、を順次選択している期間において、一定の負の周波数偏移を有する周波数変調を実現することができる。一方、次第に位相が早まるクロック信号CKt-T2K、CKt-T2K-1、CKt-T2K-2、を順次選択している期間においては、一定の正の周波数偏移を有する周波数変調を実現することができる。あるいは、ΔTを一定の遅延量としたときに、ΔT1ΔT=ΔT2、ΔT2ΔT=ΔT3、のように位相差を累積的とすれば、クロック信号CKt、CKt-T1、CKt-T2、を順次選択している期間において、時間と共に瞬時周波数が線形に変化する周波数変調を実現することができる。図3は、図2に示す遅延回路から出力される多相クロック信号の選択動作を説明するための図である。ここでは、例として、3つのクロック信号CKt、CKt-T1、CKt-T2を用いる場合について説明する。図3において1~5で示すように、これらのクロック信号の内から1つのクロック信号を順次選択することにより、所定の変調周期毎に低い瞬時周波数と高い瞬時周波数とを交互に有する変調クロック信号MCKtを生成することができる。図4は、図1に示すクロック停止検出回路の構成例を示すブロック図である。クロック停止検出回路40は、カウンター41と、分周回路42と、エッジ検出回路43と、比較回路44と、閾値設定部45とを含んでいる。カウンター41は、複数のDフリップフロップと、EXOR回路やAND回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子RSTを有している。カウンター41は、基準クロック信号に含まれているパルスの数をカウントして、カウント値を比較回路44に出力する。分周回路42は、1つ又は複数のDフリップフロップによって構成され、変調クロック信号を所定の分周比で分周して、分周された変調クロック信号分周信号を出力する。なお、分周回路42は、変調クロック信号の波形が乱れている場合においても、矩形波に近い波形を有する分周信号を出力することができる。エッジ検出回路43は、例えば、バッファーによって構成される遅延回路と、遅延回路の入力信号と出力信号との排他的論理和を求めるEXOR回路とによって構成され、分周回路42から出力される分周信号のエッジを検出して、分周信号のエッジ部分においてアクティブとなるエッジ検出信号をカウンター41のリセット端子RSTに供給する。このエッジ検出信号によって、カウンター41におけるカウント値がゼロにリセットされる。比較回路44は、カウンター41から出力されるカウント値を閾値設定部45に設定されている閾値と比較して、カウント値が閾値又はそれ以上となったときに、リセット信号を出力する。変調クロック信号が生成されている場合には、分周信号がローレベルとハイレベルとの間で遷移するので、エッジ検出信号が周期的にアクティブとなり、カウンター41が周期的にリセットされる。これにより、カウンター41から出力されるカウント値が閾値以上とならないので、比較回路44はリセット信号を出力しない。例えば、変調クロック信号の変調率が25であり、分周回路42が変調クロック信号を4分周し、閾値設定部45に設定されている閾値が10である場合には、カウンター41から出力されるカウント値は10未満であるので、リセット信号は出力されない。一方、変調クロック信号の生成が停止した場合には、分周信号がローレベル又はハイレベルに固定されて、エッジ検出信号がアクティブとならないので、カウンター41がリセットされなくなる。その結果、カウンター41から出力されるカウント値が次第に増加して閾値と等しくなる。比較回路44は、カウント値が閾値と等しくなったときに、リセット信号を出力する。図5は、図1に示すタイミング信号生成回路の第1の構成例を示すブロック図である。タイミング信号生成回路50は、変調周期テーブル51と、加算回路52と、比較回路53と、論理回路54とを含んでいる。変調周期テーブル51は、レジスター等によって構成される。図1に示すように、半導体集積回路装置は、周期設定信号を入力する入力端子SETを有しており、タイミング信号生成回路50は、入力端子SETに入力される周期設定信号に従って、周期設定値を変調周期テーブル51に格納する。加算回路52は、複数のDフリップフロップと、EXOR回路やAND回路等の論理回路とによって構成され、カウント値をリセットするために用いられるリセット端子RSTを有している。加算回路52は、変調クロック信号に同期してカウント値を1ずつインクリメントすることにより、変調クロック信号に含まれているパルスの数をカウントするカウンターとして機能する。比較回路53は、加算回路52から出力されるカウント値を、変調周期テーブル51に格納されている設定値と比較することにより、カウント値が設定値又はそれ以上となったときにタイミング信号を出力する。比較回路53から出力されるタイミング信号、及び、論理回路70図1から出力されるリセット信号は、論理回路54に入力される。タイミング信号及びリセット信号がハイアクティブである場合には、論理回路54としてOR回路が用いられる。論理回路54は、タイミング信号とリセット信号との論理和を求め、それらの論理和を表す信号を加算回路52のリセット端子RSTに供給する。従って、加算回路52は、カウント値が設定値と等しくなったとき、及び、リセット信号がアクティブになったときに、リセットされる。リセット信号がノンアクティブである場合に、タイミング信号生成回路50がパルス状のタイミング信号を生成する周期は、入力端子SET図1に入力される周期設定信号に従って設定されることになる。このように、基準クロック信号ではなく変調クロック信号に基づいてタイミング信号生成回路50を動作させる理由は、選択回路30が多相クロック信号を選択するタイミングを変調クロック信号に同期させることにより、選択回路30よって生成される変調クロック信号の波形が乱れないようにするためである。図6は、図1に示すタイミング信号生成回路の第2の構成例を示すブロック図である。第2の構成例においては、第1の構成例に対して比較回路55が追加されている。比較回路55は、加算回路52から出力されるカウント値を第1の設定値と比較することにより、カウント値が第1の設定値又はそれ以上になったときにタイミング信号を出力する。ここで、第1の設定値を0に設定しておけば、加算回路52におけるカウント値が0であるときにタイミング信号が出力される。一方、比較回路53は、加算回路52から出力されるカウント値を、変調周期テーブル51に格納されている第2の設定値と比較することにより、カウント値が第2の設定値又はそれ以上となったときにカウント値リセット信号を出力する。比較回路53から出力されるカウント値リセット信号、及び、論理回路70図1から出力されるリセット信号は、論理回路54に入力される。カウント値リセット信号及びリセット信号がハイアクティブである場合には、論理回路54としてOR回路が用いられる。論理回路54は、カウント値リセット信号とリセット信号との論理和を求め、それらの論理和を表す信号を加算回路52のリセット端子RSTに供給する。従って、加算回路52は、カウント値が第2の設定値と等しくなったとき、及び、リセット信号がアクティブになったときに、リセットされる。リセット信号がノンアクティブである場合に、タイミング信号生成回路50がパルス状のタイミング信号を生成する周期は、入力端子SET図1に入力される周期設定信号によって設定されることになる。再び図1を参照すると、制御回路60は、タイミング信号生成回路50によって生成されるタイミング信号に応答して、変調クロック信号の周波数を所定の変調周期において増減させるように選択信号を生成する。ここで、制御回路60は、入力端子SET図1に入力される周期設定信号に従って、変調クロック信号の周波数を増減させる変調周期を設定する。制御回路60は、カウンター又はシフトレジスター等を含んでいる。以下においては、カウンターを用いる場合について説明する。例えば、制御回路60は、周期設定信号に従って、第1の閾値~第3の閾値を設定する。また、制御回路60は、タイミング信号によって初期化され、カウント値をゼロにリセットした後、変調クロック信号に含まれているパルスの数をカウントしてカウント値を生成する。制御回路60は、カウント値がゼロから第1の閾値に達するまでの期間において、選択回路30によって選択されるクロック信号の位相が、図2に示すクロック信号CKt-TK、、CKt-T2、CKt-T1、CKtのように順次進むように選択信号を生成する。さらに、制御回路60は、カウント値が第1の閾値を超えてから第2の閾値に達するまでの期間に、選択回路30によって選択されるクロック信号の位相が順次遅れるように選択信号を生成し、カウント値が第2の閾値を超えてから第3の閾値に達するまでの期間に、選択回路30によって選択されるクロック信号の位相が順次進むように選択信号を生成する。カウント値が第3の閾値に達したら、1変調周期分の変調動作が完了するので、制御回路60は選択信号を初期値に保つ。図7は、1パルスのタイミング信号と変調クロック信号の周波数との関係を示す図である。選択回路30が、制御回路60によって生成される選択信号に従って多相クロック信号の内の1つを順次選択することにより、変調クロック信号の周波数が図7に示すように変化する。図7に示す例においては、タイミング信号の1つのパルスに応答して、変調クロック信号の周波数が1変調周期において増減される。例えば、変調クロック信号の中心周波数f0は20MHzであり、変調クロック信号の最小周波数f1は15MHzであり、変調クロック信号の最大周波数f2は25MHzである。変調周期の前後においては、変調クロック信号の周波数は一定値例えば、中心周波数f0に設定される。なお、タイミング信号の1つのパルスに応答して、変調クロック信号の周波数が複数の変調周期において増減されるようにしても良い。図8は、周期的に生成されるタイミング信号と変調クロック信号の周波数との関係を示す図である。タイミング信号生成回路50がタイミング信号の複数のパルスを周期的に生成するので、制御回路60は周期的に初期化されることになる。タイミング信号の第1のパルスに応答して変調クロック信号の周波数が第1の変調周期において増減された後に、タイミング信号の第2のパルスに応答して変調クロック信号の周波数が第2の変調周期において増減され、このようにして、変調クロック信号の周波数が連続的に変調される。このように、制御回路60は、複雑な動作を行うのであるが、デッドロックしたり連続的に誤動作したりしても、タイミング信号生成回路50によって周期的に生成されるタイミング信号によって一定期間毎に初期化されるので、一定期間後には必ず正常状態に復帰することができる。一方、タイミング信号を生成するタイミング信号生成回路50は、Dフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。ただし、タイミング信号生成回路50は、変調クロック信号に同期して動作するので、変調クロック信号の生成が停止するとタイミング信号の生成もできなくなる。そこで、変調クロック信号の生成が停止したときにリセット信号を生成するクロック停止検出回路40を設けたことにより、変調クロック信号の生成が停止するとタイミング信号生成回路50がリセットされるので、再びタイミング信号が生成されるようになる。クロック停止検出回路40も、タイミング信号生成回路50と同様に、Dフリップフロップ及び基本的な組み合わせ論理回路のみによって構成される小規模な回路なので、デッドロックや誤動作のおそれが小さいと共に、確実に動作することを容易に証明できる。