"半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置であって、前記メモリセル形成領域に形成された前記メモリセルは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、第1方向に沿って形成された第1導電膜からなる選択ゲート電極と、前記選択ゲート電極の片側面にサイドウォール状に形成された第2導電膜からなるメモリゲート電極と、前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜と、を有し、前記給電領域には、前記選択ゲート電極の第1シャント部および前記メモリゲート電極の第2シャント部が互いに異なる領域に形成され、前記メモリゲート電極の前記第2シャント部が形成される領域の前記素子分離部に溝が形成されており、前記選択ゲート電極の第1シャント部は、第1電極と、前記第1電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第1方向に沿って延在する第1延長部とから構成され、前記第1電極および前記第1延長部は前記第1導電膜からなり、前記メモリゲート電極の第2シャント部は、第2電極と、前記第2電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第1方向に沿って延在する第2延長部とから構成され、前記第2電極および前記第2延長部は前記第2導電膜からなり、前記第2電極は、前記第1延長部の片側面の一部および前記溝の側面の一部に前記第2ゲート絶縁膜を介してサイドウォール状に形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記給電領域では、前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の1倍以上2倍以下の範囲であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記給電領域では、前記メモリゲート電極の前記第2シャント部に備わる前記第2電極は、前記選択ゲート電極の前記第1延長部には乗り上げていないことを特徴とする半導体装置。請求項1記載の半導体装置において、前記給電領域では、前記選択ゲート電極の前記第1シャント部に備わる前記第1電極の上面および前記メモリゲート電極の前記第2シャント部に備わる前記第2電極の上面には、シリサイド層が形成されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記メモリセル形成領域では、前記選択ゲート電極を構成する前記第1導電膜の上面には、前記シリサイド層が形成されていないことを特徴とする半導体装置。請求項1記載の半導体装置において、前記給電領域では、前記メモリゲート電極の前記第2シャント部に備わる前記第2電極は、前記第1方向に沿って形成された溝の側面と前記第2方向に沿って形成された溝の側面とに繋がって、形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記メモリセル形成領域に形成された前記メモリゲート電極は前記給電領域で終端していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記給電領域の前記選択ゲート電極の前記第1シャント部上および前記メモリゲート電極の前記第2シャント部上に第3絶縁膜からなる層間絶縁膜が形成され、前記メモリゲート電極に電圧を供給する第1プラグは、前記層間絶縁膜に形成され、前記第1シャント部に備わる前記第1電極に電気的に接続する第1コンタクトホールに第3導電膜を埋め込んで形成され、前記選択ゲート電極に電圧を供給する第2プラグは、前記層間絶縁膜に形成され、前記第2シャント部に備わる前記第2電極に電気的に接続する第2コンタクトホールに前記第3導電膜を埋め込んで形成されることを特徴とする半導体装置。半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置の製造方法であって、a前記半導体基板上に第1ゲート絶縁膜を形成する工程と、b前記第1ゲート絶縁膜上に第1導電膜および絶縁膜を順次形成する工程と、c前記絶縁膜および前記第1導電膜を順次加工することによって、前記メモリセル形成領域に、第1方向に沿って延在する前記第1導電膜からなる選択ゲート電極を形成し、前記給電領域に、前記選択ゲート電極の第1シャント部を構成する前記第1導電膜からなる第1電極と、前記第1電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第1方向に沿って延在する第1延長部とを形成する工程と、d前記給電領域において、前記第1シャント部の前記第1電極の上面および前記第1延長部の上面に形成された前記絶縁膜を除去し、さらに、前記第1シャント部が形成されていない前記給電領域の前記素子分離部に、所定の深さの溝を形成する工程と、e前記d工程の後、前記半導体基板上に第2ゲート絶縁膜を形成する工程と、f前記第2ゲート絶縁膜上に第2導電膜を形成する工程と、g前記第2導電膜に対して異方性エッチングを施すことにより、前記メモリセル形成領域において、前記選択ゲート電極の両側面にサイドウォール状に前記第2導電膜を加工し、同時に、前記給電領域において、前記第1電極の両側面、前記第1延長部の両側面、および前記溝の側面にサイドウォール状に前記第2導電膜を加工する工程と、h前記メモリセル形成領域において、前記第2導電膜の一部を除去して前記選択ゲート電極の一方の側面に、前記第2導電膜からなるメモリゲート電極を形成し、同時に、前記給電領域において、前記第2導電膜の一部を除去して前記メモリゲート電極の第2シャント部を構成する前記第2導電膜からなる第2電極と、前記第2電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第1方向に沿って延在する第2延長部とを形成する工程と、i前記h工程の後に、前記メモリセル形成領域において、前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、j前記i工程の後に、前記メモリセル形成領域において、前記メモリゲート電極の上面、前記ソース領域の上面、およびドレイン領域の上面にシリサイド層を形成し、同時に、前記給電領域において、前記第1シャント部の前記第1電極の上面および前記第2シャント部の前記第2電極の上面に前記シリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記給電領域では、前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の1倍以上2倍以下の範囲であることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記給電領域では、前記メモリゲート電極の前記第2シャント部に備わる前記第2電極は、前記第1延長部には乗り上げていないことを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、さらに、前記j工程の後に、k前記半導体基板上に第3絶縁膜からなる層間絶縁膜を形成する工程と、l前記層間絶縁膜に、前記給電領域の前記第1シャント部の前記第1電極および前記第2シャント部の前記第2電極にそれぞれ接続する第2コンタクトホールおよび第1コンタクトホールを形成する工程と、m前記第1コンタクトホールの内部および前記第2コンタクトホールの内部にそれぞれ第3導電膜を埋め込み、第1プラグおよび第2プラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法。半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置の製造方法であって、a前記半導体基板上に第1ゲート絶縁膜を形成する工程と、b前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、c前記第1導電膜を加工することによって、前記メモリセル形成領域に、第1方向に沿って延在する前記第1導電膜からなる選択ゲート電極を形成し、前記給電領域に、前記選択ゲート電極の第1シャント部を構成する前記第1導電膜からなる第1電極と、前記第1電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第1方向に沿って延在する第1延長部とを形成する工程と、d前記給電領域において、前記第1シャント部が形成されていない前記給電領域の前記素子分離部に、所定の深さの溝を形成する工程と、e前記d工程の後、前記半導体基板上に第2ゲート絶縁膜を形成する工程と、f前記第2ゲート絶縁膜上に第2導電膜を形成する工程と、g前記第2導電膜に対して異方性エッチングを施すことにより、前記メモリセル形成領域において、前記選択ゲート電極の両側面にサイドウォール状に前記第2導電膜を加工し、同時に、前記給電領域において、前記第1電極の両側面、前記第1延長部の両側面、および前記溝の側面にサイドウォール状に前記第2導電膜を加工する工程と、h前記メモリセル形成領域において、前記第2導電膜の一部を除去して前記選択ゲート電極の一方の側面に、前記第2導電膜からなるメモリゲート電極を形成し、同時に、前記給電領域において、前記第2導電膜の一部を除去して前記メモリゲート電極の第2シャント部を構成する前記第2導電膜からなる第2電極と、前記第2電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第1方向に沿って延在する第2延長部とを形成する工程と、i前記h工程の後に、前記メモリセル形成領域において、前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、j前記i工程の後に、前記メモリセル形成領域において、前記選択ゲート電極の上面、前記メモリゲート電極の上面、前記ソース領域の上面、およびドレイン領域の上面にシリサイド層を形成し、同時に、前記給電領域において、前記第1シャント部の前記第1電極の上面および前記第2シャント部の前記第2電極の上面に前記シリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記給電領域では、前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の1倍以上2倍以下の範囲であることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記給電領域では、前記メモリゲート電極の前記第2シャント部に備わる前記第2電極は、前記第1延長部には乗り上げていないことを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、さらに、前記j工程の後に、k前記半導体基板上に第3絶縁膜からなる層間絶縁膜を形成する工程と、l前記層間絶縁膜に、前記給電領域の前記第1シャント部の前記第1電極および前記第2シャント部の前記第2電極にそれぞれ接続する第2コンタクトホールおよび第1コンタクトホールを形成する工程と、m前記第1コンタクトホールの内部および前記第2コンタクトホールの内部にそれぞれ第3導電膜を埋め込み、第1プラグおよび第2プラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法。電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたEEPROMElectricallyErasableProgrammableReadOnlyMemoryが主に使用されている。しかし、この構造のEEPROMでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。そこで、近年は、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするMONOSMetalOxideNitrideOxideSilicon型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。MONOS型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、EEPROMのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた2トランジスタ構成のスプリットゲート構造のメモリセルが提案されている。しかしながら、スプリットゲート構造のMONOS型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。スプリットゲート構造のMONOS型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストパターンを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。サイドウォール状のメモリゲート電極を採用した場合は、その外部への電気的な取り出しは、例えば図28に示すように、メモリゲート電極MGと同一層の導電膜からなるパッド電極51を用いる。すなわち、メモリセル形成領域に第1方向図28中に示すx方向に沿って形成された選択ゲート電極CGの側面に自己整合によりサイドウォール状のメモリゲート電極MGを形成すると同時に、給電領域にフォトレジストパターンを用いてパッド電極51を形成する。この場合、第1方向に直交する第2方向図28中に示すy方向のピッチを短縮するため、第1方向に延在する選択ゲート電極CGを分離し、分離した選択ゲート電極CGの間にパッド電極51を形成している。また、パッド電極51は、メモリゲート電極MGとパッド電極51との位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極CGの一部領域に乗り上げた形状となっている。しかし、フォトレジストパターンを用いてパッド電極51を形成するため、給電領域におけるパッド電極51のフォトリソグラフィにおける制約例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなどが、メモリセルの微細化またはメモリアレイのレイアウト面積の低減の阻害要因となっている。本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置であって、メモリセル形成領域に形成されたメモリセルは、半導体基板上に形成された第1ゲート絶縁膜と、第1ゲート絶縁膜上に形成され、第1方向に沿って形成された第1導電膜からなる選択ゲート電極と、選択ゲート電極の片側面にサイドウォール状に形成された第2導電膜からなるメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第2ゲート絶縁膜とを有し、給電領域には、選択ゲート電極の第1シャント部およびメモリゲート電極の第2シャント部が互いに異なる領域に形成され、メモリゲート電極の第2シャント部が形成される領域の素子分離部に溝が形成されており、第1シャント部は、第1電極と、第1電極とメモリセル形成領域に形成された選択ゲート電極とを繋ぎ第1方向に沿って延在する第1延長部とから構成され、第1電極および第1延長部とは第1導電膜からなり、第2シャント部は、第2電極と、第2電極とメモリセル形成領域に形成されたメモリゲート電極とを繋ぎ第1方向に沿って延在する第2延長部とから構成され、第2電極および第2延長部とは第2導電膜からなり、第2電極は、第1延長部の片側面の一部および溝の側面の一部に第2ゲート絶縁膜を介してサイドウォール状に形成されている。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減することができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態で記載するMONOS型メモリセルについても、上記MISの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素、またはシリコンナイトライドというときは、Si3N4は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態本発明の実施の形態による不揮発性メモリセルの構造の一例を図1によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図2~図4によって説明する。図1はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図2はメモリゲート電極および選択ゲート電極の給電領域の要部平面図、図3aは図2のA-A′線に沿った要部断面図、図3bは図2のB-B′線に沿った要部断面図、図3cは図2のC-C′線に沿った要部断面図、図3dは同図cの変形例である。また、図4はメモリゲート電極のシャント部の要部斜視図であり、図4aは選択ゲート電極の延長部の要部斜視図、図4bは選択ゲート電極の延長部およびメモリゲートシャント電極の要部斜視図を示す。ここでは、サイドウォール状のメモリゲート電極を採用したスプリットゲート構造のMONOS型不揮発性メモリセルを例示している。まず、複数のメモリセルが形成される領域メモリセル形成領域、メモリ領域に形成された不揮発性メモリセルの構造について図1を用いて説明する。図1に示すように、半導体基板1は、例えばp型の単結晶シリコンからなり、その主面デバイス形成面の活性領域にはメモリセルMCの選択用nMISQncとメモリ用nMISQnmとが配置されている。このメモリセルMCのドレイン領域Drmは、例えば相対的に低濃度のn-型の半導体領域2adと、そのn-型の半導体領域2adよりも不純物濃度の高い相対的に高濃度のn型の半導体領域2bとを有しているLDDLightlyDopedDrain構造。また、このメモリセルMCのソース領域Srmは、例えば相対的に低濃度のn-型の半導体領域2asと、そのn-型の半導体領域2asよりも不純物濃度の高い相対的に高濃度のn型の半導体領域2bとを有しているLDD構造。n-型の半導体領域2ad,2asは、メモリセルMCのチャネル領域側に配置され、n型の半導体領域2bは、メモリセルMCのチャネル領域側からn-型の半導体領域2ad,2as分だけ離れた位置に配置されている。このドレイン領域Drmとソース領域Srmとの間の半導体基板1の主面上には、上記選択用nMISQncの選択ゲート電極CGと、上記メモリ用nMISQnmのメモリゲート電極MGとが隣接して延在している。その延在方向において複数のメモリセルMCは半導体基板1に形成された素子分離部を介して隣接している。また、メモリゲート電極MGは、選択ゲート電極CGの片側面にサイドウォール状に形成されている。選択ゲート電極CGは第1導電膜、例えばn型の低抵抗多結晶シリコンからなり、選択ゲート電極CGのゲート長は、例えば80~120nm程度である。また、メモリゲート電極MGは第2導電膜、例えばn型の低抵抗多結晶シリコンからなり、メモリゲート電極MGのゲート長は、例えば50~100nm程度である。また、選択ゲート電極CGの半導体基板1の主面からの高さは、例えば150~250nm程度である。さらに、選択ゲート電極CGの上面には絶縁膜24が形成されている。絶縁膜24は、半導体基板1の主面上に形成した第1導電膜を加工して選択ゲート電極CGを形成する際のハードマスクとして機能する。また、メモリゲート電極MGの上面には、例えばニッケルシリサイドNiSi、コバルトシリサイドCoSi2等のようなシリサイド層3が形成されている。シリサイド層3の厚さは、例えば20nm程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極CGおよびメモリゲート電極MGの双方に電位を供給する必要があり、その動作速度は選択ゲート電極CGおよびメモリゲート電極MGの抵抗値に大きく依存する。従ってシリサイド層3を形成することによりメモリゲート電極MGの低抵抗化を図ることが望ましい。上記シリサイド層3は、ソース領域Srmまたはドレイン領域Drmを構成するn型の半導体領域2bの上面にも形成されている。なお、本実施の形態では、選択ゲート電極CGの上面に絶縁膜24を形成したが、絶縁膜24を形成しない態様であってもよい。この場合は、選択ゲート電極CGの上面にもシリサイド層3が形成されて、選択ゲート電極CGの低抵抗化を図ることができる。選択ゲート電極CGと半導体基板1の主面との間には、ゲート絶縁膜第1ゲート絶縁膜4が設けられている。ゲート絶縁膜4は第1絶縁膜、例えば酸化シリコンまたは酸化ハフニウムHfSiONなどの高誘電率膜からなり、その厚さは、例えば1~5nm程度である。このゲート絶縁膜4下の半導体基板1pウェルHPWの主面には、例えばボロンが導入されてp型の半導体領域5が形成されている。この半導体領域5は、選択用nMISQncのチャネル形成用の半導体領域であり、この半導体領域5により選択用nMISQncのしきい値電圧が所定の値に設定されている。メモリゲート電極MGは、ゲート絶縁膜第2ゲート絶縁膜を介して選択ゲート電極CGの側面に設けられている。選択ゲート電極CGとメモリゲート電極MGとを絶縁するこのゲート絶縁膜は、絶縁膜第3絶縁膜6b、電荷蓄積層CSL、および絶縁膜第4絶縁膜6tからなる積層膜以下、絶縁膜6b,6tおよび電荷蓄積層CSLと記すにより構成される。また、絶縁膜6b,6tおよび電荷蓄積層CSLを介した半導体基板1の主面上にメモリゲート電極MGが配置されている。なお、図1では絶縁膜6b,6tおよび電荷蓄積層CSLの表記を6bCSL6tとして表現している。電荷蓄積層CSLは、トラップ準位を有する絶縁膜として例えば窒化シリコンからなり、その厚さは、例えば5~20nm程度である。トラップ準位を有する絶縁膜は、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜アルミナ、酸化ハフニウム膜、または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜CSLとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲されることにより、絶縁膜中に電荷が蓄積される。絶縁膜6b,6tは、例えば酸化シリコンからなり、絶縁膜6bの厚さは、例えば1~10nm程度、絶縁膜6tの厚さは、例えば4~15nm程度である。絶縁膜6b,6tは窒素を含んだ酸化シリコンで形成することもできる。選択ゲート電極CGの片側面メモリゲート電極MGと反対側の側面、ドレイン領域Drm側の側面およびメモリゲート電極MGの片側面選択ゲート電極CGと反対側の側面、ソース領域Srm側の側面にはそれぞれサイドウォールSWが形成されている。サイドウォールSWは、絶縁膜として例えば酸化シリコン膜7b、窒化シリコン膜7m、および酸化シリコン膜7tからなる積層膜により構成される。酸化シリコン膜7bの厚さは、例えば20nm程度、窒化シリコン膜7mの厚さは、例えば25nm程度、酸化シリコン膜7tの厚さは、例えば50nm程度である。上記絶縁膜6b下、p型の半導体領域5とソース領域Srmとの間の半導体基板1pウェルHPWには、例えばヒ素またはリンが導入されてn型の半導体領域8が形成されている。この半導体領域8は、メモリ用nMISQnmのチャネル形成用の半導体領域であり、この半導体領域8によりメモリ用nMISQnmのしきい値電圧が所定の値に設定されている。メモリセルMCは層間絶縁膜9により覆われており、層間絶縁膜9にはドレイン領域Drmに達するコンタクトホール第3コンタクトホールCNTが形成されている。層間絶縁膜9は第2絶縁膜からなり、例えば窒化シリコン膜9aおよび酸化シリコン膜9bからなる積層膜によって構成される。ドレイン領域Drmには、コンタクトホールCNT内に埋め込まれたプラグ第3プラグPLGを介してメモリゲート電極MGまたは選択ゲート電極CGに対して交差する方向に延在する第1層配線M1が接続されている。プラグPLGは第3導電膜からなり、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。次に、給電領域に形成されたメモリゲート電極MGのシャント部および選択ゲート電極CGのシャント部の構造について図2~図4を用いて説明する。図2~図4に示すように、メモリセル形成領域に隣接して給電領域が配置されており、給電領域は素子分離部STI上に形成されている。メモリセル形成領域は、メモリセルがアレイ状に形成されている領域であり、給電領域は、メモリセル形成領域の選択ゲート電極CGおよびメモリゲート電極MGに電圧を供給する領域である。メモリセル形成領域に形成されたメモリゲート電極MGは給電領域で終端している。選択ゲート電極CGは、メモリセル形成領域および給電領域において、第1方向図2に示すx方向に沿って形成されている。選択ゲート電極CGの第1方向に直交する第2方向図2に示すy方向のピッチは、前述の図28に示した従来の選択ゲート電極CGの第2方向のピッチと同じであってもよい。給電領域の選択ゲート電極CGのシャント部以下、選択ゲートシャント部と記す:第1シャント部には、選択ゲート電極CGと同一層の第1導電膜からなる選択ゲートシャント電極第1電極VC図2ではハッチングで示した領域が形成されている。さらに、この選択ゲートシャント電極VCとメモリセル形成領域の選択ゲート電極CGとは繋がっており、給電領域の選択ゲートシャント部には、選択ゲートシャント電極VCと選択ゲート電極CGの延長部第1延長部とが形成されている。しかし、メモリセル領域の選択ゲート電極CGの上面に形成され、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる絶縁膜24は、選択ゲートシャント電極VCの上面には形成されていない。選択ゲートシャント電極VCの上面にはシリサイド層3が形成されている。半導体基板1の主面上に形成された層間絶縁膜9には、選択ゲートシャント電極VCの上面に形成されたシリサイド層3に達するコンタクトホール第2コンタクトホールCCが形成されており、このコンタクトホールCC内に埋め込まれた第3導電膜からなるプラグ第2プラグPCを介して、選択ゲートシャント電極VCは第1層配線と電気的に接続している。また、給電領域の選択ゲートシャント部選択ゲートシャント電極VCおよび選択ゲート電極CGの延長部の両側の素子分離部STIには溝25が形成されている。この溝25は、図2に示す給電領域内の掘り込み領域に形成される。給電領域のメモリゲート電極MGのシャント部以下、メモリゲートシャント部と記す:第2シャント部は、この素子分離部STIの溝25の側面に沿って形成されている。従って、給電領域では、選択ゲートシャント部が形成される領域の素子分離部STIの上面よりも、メモリゲートシャント部が形成される領域の素子分離部STIの上面が低くなっている。選択ゲートシャント部が形成される領域の素子分離部STIの上面と、メモリゲートシャント部が形成される領域の素子分離部STIの上面との高さの違い溝25の深さ:hは、メモリセル形成領域のメモリゲート電極MGの幅と同じか、またはそれよりも大きく、かつ2倍以下の範囲1倍以上2倍以下の範囲が好ましい。より好ましくは、1.5倍程度である。さらに、メモリゲートシャント部では、メモリセル形成領域と給電領域との境界またはその境界から給電領域側へ所定の距離本実施の形態では、メモリセル形成領域と給電領域との境界から給電領域側へ0.07μmのところに在り、第2方向y方向に沿って素子分離部STIに形成された溝25の一部側面に、メモリセル形成領域のメモリゲート電極MGと同一層の第2導電膜からなる第1引き出し電極P1が形成されている。また、第1方向x方向に沿って延在する選択ゲート電極CGの延長部の片側面の一部と、この片側面の一部に続く溝25の側面とに、メモリセル形成領域のメモリゲート電極MGと同一層の第2導電膜からなる第2引き出し電極P2が形成されている。第1引き出し電極P1と第2引き出し電極P2とは繋がっており、これらによりメモリゲートシャント電極第2電極VM図2ではハッチングで示した領域が形成されている。メモリゲートシャント電極VMが、メモリセル形成領域に形成されたメモリゲート電極MGの給電領域における終端部分である。また、第1引き出し電極P1は、第2方向y方向に沿って形成されるが、第1引き出し電極P1の端面は、第2方向y方向に隣接するメモリセルの選択ゲート電極CGおよびメモリゲート電極MGとは所定の間隔を置いている。また、第2引き出し電極P2は、第1方向x方向に沿って形成されるが、第2引き出し電極P2の第1方向x方向に沿った長さは、第1引き出し電極P1の幅またはメモリセル形成領域のメモリセルゲート電極MGの幅よりも大きく、例えば第1引き出し電極P1の幅の2倍程度である。また、第1引き出し電極P1および第2引き出し電極P2からなるメモリゲートシャント電極VMは、例えば前述の図28に示したような、選択ゲート電極MGの延長部に乗り上がった形状ではない。このメモリゲートシャント電極VMは、メモリセル形成領域の選択ゲート電極CGの側面に自己整合によりメモリゲート電極MGを形成する工程と同じ工程で形成されている。さらに、このメモリゲートシャント電極VMと、メモリセル形成領域のメモリゲート電極MGとは繋がっており、給電領域のメモリゲートシャント部には、メモリゲートシャント電極VMとメモリゲート電極MGの延長部第2延長部とが形成されている。メモリゲートシャント電極VMの上面には、メモリセル形成領域のメモリゲート電極MGと同様にシリサイド層3が形成されている。半導体基板1の主面上に形成された層間絶縁膜9には、メモリゲートシャント電極VMの上面に形成されたシリサイド層3に達するコンタクトホール第1コンタクトホールCMが形成されており、このコンタクトホールCM内に埋め込まれた第3導電膜からなるプラグ第1プラグPMを介して、メモリゲートシャント電極VMは第1層配線と電気的に接続している。コンタクトホールCMは、図3cに示すように、メモリゲートシャント電極VMの第1引き出し電極P1のみに形成してもよく、または図3dに示すように、メモリゲートシャント電極VMの第1引き出し電極P1および第2引き出し電極P2の両方に架かるように形成してもよい。給電領域は、素子分離部STI上に形成されている。これは、メモリゲートシャント電極VM上にコンタクトホールCMを形成する際、メモリゲートシャント電極VMならびに絶縁膜6b,6tおよび電荷蓄積層CSLを突き抜けて、半導体基板1の主面に達する程のオーバーエッチングが起こったとしても、その後に形成されるプラグPMが半導体基板1と電気的に接続しないようにするためである。このように、給電領域のメモリゲートシャント部では、第2方向y方向に沿って素子分離部STIに形成された溝25の一部側面に、メモリセル形成領域のメモリゲート電極MGと同一層の第2導電膜からなる第1引き出し電極P1が形成されている。また、第1方向x方向に沿って延在する選択ゲート電極CGの延長部の片側面の一部と、この片側面の一部に続く溝25の側面に、メモリセル形成領域のメモリゲート電極MGと同一層の第2導電膜からなる第2引き出し電極P2が形成されている。第1引き出し電極P1と第2引き出し電極P2とが繋がって、選択ゲート電極CGの延長部に乗り上がらないメモリゲートシャント電極VMを形成する。このメモリゲートシャント電極VMは、例えば前述の図28に示した給電領域のパッド電極51のように、フォトレジストパターンを用いた第2導電膜のパターニングにより所定領域に形成されるものではないので、メモリゲートシャント電極VMを形成するためのパターンをフォトマスク上に配置する必要がない。また、このメモリゲートシャント電極VMは、選択ゲート電極CGの延長部の片側面に自己整合により形成されるので、フォトリソグラフィにおける制約例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなどを受けることなく形成することができる。これらにより、給電領域のレイアウト面積を低減することが可能となる。例えば前述の図28に示した従来の給電領域と本実施の形態による給電領域とを比較すると、同じ最小加工寸法を用いた場合、前述の図28に示した従来の給電領域の選択ゲート電極CGが延在する第1方向x方向の寸法は1.0μm以上となるが、本実施の形態による給電領域の選択ゲート電極CGが延在する第1方向x方向の寸法は0.6μm程度とすることができる。次に、本実施の形態による不揮発性メモリセルを有する半導体装置の製造方法の一例を図5~図27を用いて工程順に説明する。図5~図27は半導体装置の製造工程中におけるメモリ領域、給電領域メモリゲートシャント部および選択ゲートシャント部、容量素子領域、および周辺回路領域低圧系nMIS領域、低圧系pMIS領域、高圧系nMIS領域、および高圧系pMIS領域の要部断面図である。メモリ領域および周辺回路領域においてはゲート長方向の断面図を示している。周辺回路領域に形成されるMISFETは、CPU等のプロセッサ、論理回路、入出力回路、デコーダ、およびセンスアンプ等のメモリの周辺回路、昇圧回路等を構成する。まず、図5に示すように、半導体基板この段階では半導体ウエハと称する平面略円形状の半導体の薄板1の主面に、例えば溝型の素子分離部STIおよびこれに取り囲まれるように配置された活性領域ACT等を形成する。すなわち半導体基板1の所定箇所に分離溝を形成した後、半導体基板1の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をCMPChemicalMechanicalPolishing法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部STIを形成する。この素子分離部STIは、給電領域および容量素子領域の半導体基板1にも形成される。次に、図6に示すように、周辺回路領域の半導体基板1にn型不純物を選択的にイオン注入することにより、埋め込みnウェルNISOを形成する。続いてメモリ領域および高圧系nMIS領域の半導体基板1にp型不純物を選択的にイオン注入することによりpウェルHPWを形成し、高圧系pMIS領域の半導体基板1にn型不純物を選択的にイオン注入することによりnウェルHNWを形成する。同様に、低圧系nMIS領域の半導体基板1にp型不純物を選択的にイオン注入することによりpウェルPWを形成し、低圧系pMIS領域の半導体基板1にn型不純物を選択的にイオン注入することによりnウェルNWを形成する。次に、メモリ領域の半導体基板1にp型不純物、例えばボロンを選択的にイオン注入する。これによりメモリ領域の半導体基板1に、選択用nMISQncのチャネル形成用のp型の半導体領域5を形成する。同様に、周辺回路領域の低圧系nMIS領域、低圧系pMIS領域、高圧系nMIS領域、および高圧系pMIS領域のそれぞれの半導体基板1に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系nMIS領域、低圧系pMIS領域、高圧系nMIS領域、および高圧系pMIS領域のそれぞれの半導体基板1にチャネル形成用の半導体領域Dcを形成する。次に、半導体基板1に対して酸化処理を施すことにより、半導体基板1の主面に、例えば酸化シリコンからなる厚さ20nm程度のゲート絶縁膜4Aを形成する。続いてメモリ領域、低圧系nMIS領域、および低圧系pMIS領域のゲート絶縁膜4Aを除去した後、半導体基板1に対して酸化処理を施す。これにより、メモリ領域、低圧系nMIS領域、および低圧系pMIS領域の半導体基板1の主面に、絶縁膜として例えば酸化シリコンからなる厚さ1~5nm程度のゲート絶縁膜第1ゲート絶縁膜4を形成する。ゲート絶縁膜4は、酸化シリコンに限らず、酸化ハフニウムHfSiONなどの高誘電率膜で形成してもよい。次に、図7に示すように、半導体基板1の主面上に、例えば非晶質シリコンからなる導電膜10をCVDChemicalVaporDeposition法により堆積する。導電膜10の厚さは、例えば140nm程度である。その後、メモリ領域、給電領域、および容量素子領域の導電膜10にn型不純物をイオン注入法等によって導入することにより、n型の導電膜第1導電膜10nを形成する。次に、導電膜10,10nの上面に酸化シリコン膜および窒化シリコン膜を順次形成して絶縁膜24を形成する。次に、図8に示すように、メモリ領域、給電領域、および容量素子領域の絶縁膜24およびn型の導電膜10nをフォトリソグラフィおよびドライエッチングを用いてパターニングする。これにより、メモリ領域にn型の導電膜10nからなる選択用nMISQncの選択ゲート電極CGを形成し、給電領域にn型の導電膜10nからなる選択ゲートシャント部の選択ゲート電極CGの延長部メモリ領域から延長して選択ゲートシャント電極VCと繋がる部分および選択ゲートシャント電極VCを形成し、さらに、容量素子領域にn型の導電膜10nからなる下部電極10Eを形成する。メモリ領域の選択ゲート電極CGのゲート長は、例えば100nm程度である。次に、図9aに示すように、フォトレジストパターンRP1によりメモリ領域を覆い、ドライエッチングを用いて給電領域の選択ゲートシャント部の選択ゲートシャント電極VC上、容量素子領域、および周辺回路領域にある絶縁膜24を除去する。さらに、この絶縁膜24を除去するドライエッチング工程において、選択ゲート電極CGを構成する導電膜10nに対して選択比が高く、素子分離部STIを構成する絶縁膜例えば酸化シリコン膜に対して選択比の低い条件を用いることにより、給電領域の選択ゲートシャント部の選択ゲート電極CGおよび選択ゲートシャント電極VCが形成されていない領域、および容量素子領域の下部電極10Eが形成されていない領域の素子分離部STIも同時にドライエッチングして、溝25を形成する。溝25の深さは、例えば後に形成されるメモリ用nMISQnmのメモリゲート電極MGの幅と同じか、またはそれよりも大きく、かつ2倍以下の範囲1倍以上2倍以下の範囲となるようにする。より好ましくは、1.5倍程度である。容量素子領域にも溝25が形成されるが、容量素子領域に形成される電極の幅は、他の領域に形成される電極の幅よりも一般的に広いことから、下部電極10Eと後述する上部電極とが短絡しない限りは問題とはならないと考えられる。ただし、容量素子領域に溝25を形成すると、上部電極に達するコンタクトホールの深さが、溝25を形成しない場合と比べて溝25の深さ分ほど深くなり、上部電極とコンタクトホールとの接続不良が生じる恐れがある。この場合には、図9bに示すように、例えばコンタクトホールを形成する領域の素子分離部STIをフォトレジストパターンRP1により覆い、溝25を形成しない製造方法を採用することもできる。次に、上記フォトレジストパターンRP1を除去した後、選択用nMISQncの選択ゲート電極CG、ならびにフォトレジストパターンをマスクとして、メモリ領域の半導体基板1の主面にn型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用nMISQnmのチャネル形成用のn型の半導体領域8を形成する。次に、図10に示すように、半導体基板1の主面上に、絶縁膜第2ゲート絶縁膜として例えば酸化シリコンからなる絶縁膜6b、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層CSL、および絶縁膜として例えば酸化シリコンからなる絶縁膜6tを順次形成する。絶縁膜6bは、例えば熱酸化法またはISSGInSituSteamGeneration酸化法により形成され、電荷蓄積層CSLは、例えばCVD法により形成され、絶縁膜6tは、例えばCVD法またはISSG酸化法により形成される。絶縁膜6b,6tおよび電荷蓄積層CSLの合計の厚さは、例えば20nm程度を例示することができる。また、絶縁膜6b,6tは窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層CSLは、例えば酸化アルミニウム膜アルミナ、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。次に、図11および図12に示すように、半導体基板1の主面上に低抵抗多結晶シリコンからなる第2導電膜を堆積する。この第2導電膜はCVD法により形成され、その厚さは、例えば50nm程度である。次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第2導電膜を加工する。これにより、メモリ領域では、選択用nMISQncの選択ゲート電極CGの両側面に絶縁膜6b,6tおよび電荷蓄積層CSLを介してサイドウォール11を形成する。同時に、給電領域では、選択ゲートシャント部の選択ゲート電極CGの延長部および選択ゲートシャント電極VCのそれぞれの両側面、ならびに溝25の底面および側面に絶縁膜6b,6tおよび電荷蓄積層CSLを介してサイドウォール11を形成する。さらに、容量素子領域では、下部電極10EをフォトレジストパターンRP2で覆うことにより、絶縁膜6b,6tおよび電荷蓄積層CSLを介して上部電極11Eを形成する。次に、図13および図14に示すように、上記フォトレジストパターンRP2を除去した後、フォトレジストパターンRP3をマスクとして、ドライエッチングを用いて、そこから露出するサイドウォール11を除去する。これにより、メモリ領域では、選択用nMISQncの選択ゲート電極CGの片側面のみにメモリ用nMISQnmのメモリゲート電極MGを形成し、給電領域では、メモリゲートシャント部のメモリゲートシャント電極VMを形成する。メモリゲート電極MGのゲート長は、例えば65nm程度である。給電領域において、選択ゲート電極CGの延長部の両側面、選択ゲートシャント電極VCの両側面、および溝25の側面に、このメモリゲートシャント電極VMを構成するサイドウォール形状の第2導電膜を形成するときは、フォトレジストパターンを用いずに、自己整合により形成する前述の図11参照。従って、メモリゲートシャント電極VMを形成する際のフォトリソグラフィにおける制約例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなどがないので、給電領域の面積を縮小することが可能となる。次に、図15に示すように、メモリ領域では、選択ゲート電極CGとメモリゲート電極MGとの間および半導体基板1とメモリゲート電極MGとの間、給電領域では、選択ゲート電極CGの延長部とメモリゲートシャント電極VMとの間および素子分離部STIとメモリゲートシャント電極VMとの間、容量素子領域では、下部電極10Eと上部電極11Eとの間のそれぞれの絶縁膜6b,6tおよび電荷蓄積層CSLを残して、その他の領域の絶縁膜6b,6tおよび電荷蓄積層CSLを選択的にエッチングする。容量素子領域では、絶縁膜6b,6tおよび電荷蓄積層CSLを容量絶縁膜誘電体膜として、選択用nMISQncの選択ゲート電極CGと同一層の第1導電膜からなる下部電極10Eと、メモリ用nMISQmcのメモリゲート電極MGと同一層の第2導電膜からなる上部電極11Eとからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。また、容量素子は、半導体基板1に形成された素子分離部STI上に形成されており、基板部分と下部電極10Eとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極11Eに達するコンタクトホールの位置および下部電極10Eに達するコンタクトホールの位置が、フォトレジストパターンのずれ等によりずれたとしても、素子分離部STI上にずれるので、コンタクトホールを介して配線と半導体基板1とが短絡することもない。次に、図16に示すように、周辺回路領域の低圧系nMIS領域および高圧系nMIS領域の導電膜10にn型不純物をイオン注入法等によって導入することにより、n型の導電膜10naを形成する。また、周辺回路領域の低圧系pMIS領域および高圧系pMIS領域の導電膜10にp型不純物をイオン注入法等によって導入することにより、p型の導電膜10pを形成する。次に、図17に示すように、周辺回路領域の導電膜10na,10pをフォトリソグラフィおよびドライエッチングを用いてパターニングすることにより、導電膜10naからなる低圧系nMISのゲート電極GLn、導電膜10pからなる低圧系pMISのゲート電極GLp、導電膜10naからなる高圧系nMISのゲート電極GHn、および導電膜10pからなる高圧系pMISのゲート電極GHpを形成する。活性領域における低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLpのゲート長は、例えば100nm程度であり、高圧系nMISのゲート電極GHnおよび高圧系pMISのゲート電極GHpのゲート長は、例えば400nm程度である。次に、周辺回路領域の高圧系nMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、周辺回路領域の高圧系nMIS領域の半導体基板1の主面にn-型の半導体領域13をゲート電極GHnに対して自己整合的に形成する。同様に、周辺回路領域の高圧系pMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてp型不純物、例えばフッ化ボロンを半導体基板1の主面にイオン注入することにより、周辺回路領域の高圧系pMIS領域の半導体基板1の主面にp-型の半導体領域14をゲート電極GHpに対して自己整合的に形成する。次に、図18に示すように、半導体基板1の主面上に、例えば酸化シリコンからなる厚さ10nm程度の絶縁膜をCVD法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリ領域では、選択ゲート電極CGのメモリゲート電極MGと反対側の側面およびメモリゲート電極MGの側面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極VMの側面およびメモリゲート電極MGの延長部の側面ならびに選択ゲートシャント部の選択ゲートシャント電極VCの両側面および選択ゲート電極CGの延長部のメモリゲートシャント電極VMと反対側の側面に、容量素子領域では、上部電極11Eの側面に、周辺回路領域では、低圧系nMISのゲート電極GLn、低圧系pMISのゲート電極GLp、高圧系nMISのゲート電極GHn、および高圧系pMISのゲート電極GHpの両側面にそれぞれサイドウォール15を形成する。サイドウォール15のスペーサ長は、例えば6nm程度である。これにより、選択用nMISQncの選択ゲート電極CGと半導体基板1との間のゲート絶縁膜4の露出していた側面、ならびにメモリ用nMISQnmのメモリゲート電極MGと半導体基板1との間の絶縁膜6b,6tおよび電荷蓄積層CSLの露出していた側面をサイドウォール15によって覆うことができる。このサイドウォール15が形成されることによって、後述の周辺回路領域の低圧系nMIS領域にn-型の半導体領域を形成する工程および低圧系pMIS領域にp-型の半導体領域を形成する工程において、n-型の半導体領域およびp-型の半導体領域の実効チャネル長が大きくなり、低圧系nMISおよび低圧系pMISの短チャネル効果を抑制することができる。次に、その端部がメモリ領域の選択用nMISQncの選択ゲート電極CGの上面に位置してメモリ用nMISQnmのメモリゲート電極MG側の選択ゲート電極CGの一部およびメモリゲート電極MGを覆うフォトレジストパターン16を形成した後、選択ゲート電極CG、メモリゲート電極MG、およびフォトレジストパターン16をマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域2adを選択ゲート電極CGに対して自己整合的に形成する。次に、図19に示すように、フォトレジストパターン16を除去した後、その端部がメモリ領域の選択用nMISQncの選択ゲート電極CGの上面に位置してメモリ用nMISQnmのメモリゲート電極MGと反対側の選択ゲート電極CGの一部を覆うフォトレジストパターン17を形成した後、選択ゲート電極CG、メモリゲート電極MG、およびフォトレジストパターン17をマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域2asをメモリゲート電極MGに対して自己整合的に形成する。ここでは、先にn-型の半導体領域2adを形成し、その後n-型の半導体領域2asを形成したが、先にn-型の半導体領域2asを形成し、その後n-型の半導体領域2adを形成してもよい。また、n-型の半導体領域2adを形成するn型不純物のイオン注入に続いて、p型不純物、例えばボロンを半導体基板1の主面にイオン注入し、n-型の半導体領域2adの下部を囲むようにp型の半導体領域を形成してもよい。次に、図20に示すように、周辺回路領域の低圧系nMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、周辺回路領域の低圧系nMIS領域の半導体基板1の主面にn-型の半導体領域18をゲート電極GLnに対して自己整合的に形成する。同様に、周辺回路領域の低圧系pMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてp型不純物、例えばフッ化ボロンを半導体基板1の主面にイオン注入することにより、周辺回路領域の低圧系pMIS領域の半導体基板1の主面にp-型の半導体領域19をゲート電極GLpに対して自己整合的に形成する。次に、図21に示すように、半導体基板1の主面上に、例えば酸化シリコン膜7b、窒化シリコン膜7m、および酸化シリコン膜7tをCVD法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極CGのメモリゲート電極MGと反対側の側面ならびにメモリゲート電極MGの側面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極VMの側面およびメモリゲート電極MGの延長部の側面ならびに選択ゲートシャント部の選択ゲートシャント電極VCの両側面および選択ゲート電極CGの延長部のメモリゲートシャント電極VMと反対側の側面に、容量素子領域では、上部電極11Eの側面に、周辺回路領域では、低圧系nMISのゲート電極GLn、低圧系pMISのゲート電極GLp、高圧系nMISのゲート電極GHn、および高圧系pMISのゲート電極GHpの両側面にそれぞれサイドウォールSWを形成する。酸化シリコン膜7bの厚さは、例えば20nm程度、窒化シリコン膜7mの厚さは、例えば25nm程度、および酸化シリコン膜7tの厚さは、例えば50nm程度である。次に、図22に示すように、周辺回路領域の低圧系pMIS領域および高圧系pMIS領域の半導体基板1の主面に、フォトレジストパターン20をマスクとしてp型不純物、例えばボロンまたはフッ化ボロンを半導体基板1の主面にイオン注入することにより、低圧系pMISのゲート電極GLpおよび高圧系pMISのゲート電極GHpに対してp型の半導体領域21を自己整合的に形成する。これにより、p-型の半導体領域14とp型の半導体領域21とからなる高圧系pMISのソースドレイン領域SDが形成され、p-型の半導体領域19とp型の半導体領域21とからなる低圧系pMISのソースドレイン領域SDが形成される。次に、図23に示すように、メモリ領域、ならびに周辺回路領域の低圧系nMIS領域および高圧系nMIS領域の半導体基板1の主面に、フォトレジストパターン22をマスクとしてn型不純物、例えばヒ素およびリンを半導体基板1の主面にイオン注入することにより、メモリ領域では、n型の半導体領域2bを選択用nMISQncの選択ゲート電極CGおよびメモリ用nMISQnmのメモリゲート電極MGに対して自己整合的に形成し、周辺回路領域では、低圧系nMISのゲート電極GLnおよび高圧系nMISのゲート電極GHnに対してn型の半導体領域23を自己整合的に形成する。これにより、メモリ領域では、n-型の半導体領域2adおよびn型の半導体領域2bからなるドレイン領域Drm、n-型の半導体領域2asおよびn型の半導体領域2bからなるソース領域Srmが形成される。また、周辺回路領域では、n-型の半導体領域13とn型の半導体領域23とからなる高圧系nMISのソースドレイン領域SDが形成され、n-型の半導体領域18とn型の半導体領域23とからなる低圧系nMISのソースドレイン領域SDが形成される。次に、図24に示すように、メモリ領域では、メモリ用nMISQnmのメモリゲート電極MGの上面、およびn型の半導体領域2bの上面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極VMの上面およびメモリゲート電極MGの延長部の上面ならびに選択ゲートシャント部の選択ゲートシャント電極VCの上面および選択ゲート電極CGの延長部の上面に、周辺回路領域では、低圧系nMISのゲート電極GLnの上面およびn型の半導体領域23の上面、低圧系pMISのゲート電極GLpの上面およびp型の半導体領域21の上面、高圧系nMISのゲート電極GHnの上面およびn型の半導体領域23の上面、ならびに高圧系pMISのゲート電極GHpの上面およびp型の半導体領域21の上面に、容量素子領域では、上部電極11Eの選択ゲート電極CGおよびサイドウォールSWとは平面的に重ならない部分の上面にシリサイド層3がサリサイドSalicide:SelfAlignsilicideプロセスにより形成される。シリサイド層3としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。シリサイド層3を形成することにより、シリサイド層3と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、メモリ用nMISQnmのメモリゲート電極MG、ソース領域Srmおよびドレイン領域Drm自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系nMISのゲート電極GLn、低圧系pMISのゲート電極GLp、高圧系nMISのゲート電極GHn、および高圧系pMISのゲート電極GHp自身の抵抗やソースドレイン領域SD自身の抵抗を低減することができる。ここまでの工程により、本実施の形態1によるメモリセル、容量素子、ならびに周辺回路領域に形成される低圧系nMIS、低圧系pMIS、高圧系nMIS、および高圧系nMISが略完成する。次に、図25に示すように、半導体基板1の主面上に、絶縁膜として窒化シリコン膜9aをCVD法により堆積する。この窒化シリコン膜9aは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。次に、図26に示すように、絶縁膜として酸化シリコン膜9bをCVD法により堆積して、酸化シリコン膜9bをCMP法により研磨することによって、窒化シリコン膜9aおよび酸化シリコン膜9bからなる層間絶縁膜9を形成する。次に、図27aに示すように、メモリ領域では、ドレイン領域Drm上のシリサイド層3に達するコンタクトホールCNTを層間絶縁膜9に形成する。同時に、給電領域では、選択ゲートシャント部の選択ゲートシャント電極VC上のシリサイド層3に達するコンタクトホールCCを形成し、メモリゲートシャント部のメモリゲートシャント電極VM上のシリサイド層3に達するコンタクトホールCMを層間絶縁膜9に形成する。さらに、周辺回路領域では、高圧系nMIS、高圧系pMIS、低圧系nMIS、および低圧系pMISにおいて、それぞれのゲート電極GHn、GHp、GLn、GLp上およびソースドレイン領域SD上のシリサイド層3に達するコンタクトホールCAを形成する。図27aでは、説明簡略化のため、低圧系nMISおよび低圧系pMISのソースドレイン領域SDに達するコンタクトホールCAを例示している。また、容量素子領域では、上部電極11Eと下部電極10Eとが平面的に重ならない部分において、上部電極11Eおよび下部電極10Eのそれぞれの上面のシリサイド層3に達するコンタクトホールCBを形成する。図27aでは、説明簡略化のため、上部電極11Eに達するコンタクトホールCBを例示している。前述の図9aおよびbにおいて説明したように、容量素子領域に溝25を形成すると、上部電極11Eに達するコンタクトホールCBの深さが、溝25を形成しない場合と比べて溝25の深さ分ほど深くなり、上部電極11EとコンタクトホールCBとの接続不良が生じる恐れがある。このような場合には、例えばコンタクトホールCBを形成する領域の素子分離部STIに溝25を形成しない製造方法を採用する。図27bに、素子分離部STIに溝25を形成しない製造方法を採用した場合の容量素子領域の構造を示す。次に、コンタクトホールCNT内にプラグPLG、コンタクトホールCC内にプラグPC、コンタクトホールCM内にプラグPM、コンタクトホールCA内にプラグPA、コンタクトホールCB内にプラグPBを形成する。プラグPLG,PC,PM,PA,PBは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。このとき、コンタクトホールの底付近の開口径が確保されているので、例えばプラグPLGとドレイン領域Drm上のシリサイド層3との接続部分が高抵抗になる、または非導通になることを防止することができる。その後、層間絶縁膜9上に、例えば銅またはアルミニウムを主成分とする第1層配線図示は省略を形成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。なお、本実施の形態では、導電膜10,10nの上面に絶縁膜24を形成したが、形成しない場合もある。例えば図29に示すように、選択ゲート電極CGの上面に絶縁膜24を形成せずに、シリサイド層3を形成してもよい。この場合は、例えば前述の図7を用いて説明した絶縁膜24の形成工程および前述の図9aを用いて説明した絶縁膜24の除去工程はなくなる。ただし、絶縁膜24を形成する場合と同様に、前述の図9aを用いて説明した工程において、素子分離部STIに溝25は形成される。従って、素子分離部STIを構成する絶縁膜をエッチングする条件において、導電膜10,10nに対して選択比が高い条件を設定する必要がある。このように、本実施の形態によれば、選択用nMISQncの選択ゲート電極CGおよびメモリ用nMISQnmのメモリゲート電極MGの給電領域において、メモリゲートシャント部が形成される領域の素子分離部STIに溝25を形成し、給電領域の選択ゲート電極CGの片側面の一部とこれに続く溝25の側面の一部とに、選択ゲートシャント部の選択ゲート電極CGの延長部に乗り上がらない、メモリゲート電極MGと同一層の第2導電膜からなるメモリゲートシャント電極VMを形成する。このメモリゲートシャント電極VMは、フォトレジストパターンを用いた第2導電膜のパターニングにより形成されるものではないので、メモリゲートシャント電極VMを形成するためのパターンをマスク上に配置する必要がない。また、このメモリゲートシャント電極VMは、選択ゲート電極CGの延長部の片側面に自己整合により形成されるので、フォトリソグラフィにおける制約を受けることなく形成することができる。これらにより、給電領域のレイアウト面積を低減することが可能となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"