半導体基板と、前記半導体基板上に設けられ、かつ拡散層を有する選択トランジスタと、前記拡散層上に設けられたコンタクトプラグと、前記コンタクトプラグ上に設けられた非晶質膜と、前記非晶質膜上に設けられた下部電極と、前記下部電極上に設けられた第1の磁性層と、前記第1の磁性層上に設けられた非磁性層と、前記非磁性層上に設けられた第2の磁性層と、前記第2の磁性層上に設けられた上部電極と、前記コンタクトプラグ上に設けられ、前記下部電極の側面と接する側壁コンタクト膜と、を備えた磁気ランダムアクセスメモリ。前記上部電極、前記第2の磁性層、前記非磁性層、および前記第1の磁性層の側面と接し、底面が前記非磁性層の底面の高さより低く、前記下部電極の底面の高さより高い側壁マスクを備えた請求項1に記載の磁気ランダムアクセスメモリ。前記側壁マスクの底面が、前記下部電極の上面の高さより低いことを特徴とする請求項2に記載の磁気ランダムアクセスメモリ。前記保護膜および前記コンタクトプラグと前記非晶質膜との間に金属膜が設けられ、前記側壁コンタクト膜は前記金属膜に含まれる金属原子を含むことを特徴とする請求項1乃至請求項3の何れか1項に記載の磁気ランダムアクセスメモリ。半導体基板上に拡散層を有する選択トランジスタを形成する工程と、前記拡散層上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に非晶質膜を形成する工程と、前記非晶質膜の表面を研磨する工程と、前記非晶質膜上に下部電極を形成する工程と、前記下部電極上に第1の磁性層を形成する工程と、前記第1の磁性層上に非磁性層を形成する工程と、前記非磁性層上に第2の磁性層を形成する工程と、前記第2の磁性層上に上部電極を形成する工程と、前記上部電極、前記第2の磁性層、および前記非磁性層をエッチングする工程と、エッチングされた前記上部電極、前記第2の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、前記コンタクトプラグが露出するまで、前記第1の磁性層、前記下部電極および前記非晶質膜をエッチングし、エッチングされた前記下部電極、前記第1の磁性層、前記非磁性層、前記第2の磁性層、および前記上部電極を備えた前記磁気抵抗効果素子を形成する工程と、前記コンタクトプラグ、前記非晶質膜、および前記磁気抵抗効果素子を覆う側壁コンタクト材を堆積する工程と、前記磁気抵抗効果素子上の前記側壁コンタクト材をエッチングすることにより、前記コンタクトプラグと前記下部電極を電気的に接続する側壁コンタクトを形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。半導体基板上に拡散層を有する選択トランジスタを形成する工程と、前記拡散層上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に非晶質膜を形成する工程と、前記非晶質膜の表面を研磨する工程と、前記非晶質膜上に下部電極を形成する工程と、前記下部電極上に第1の磁性層を形成する工程と、前記第1の磁性層上に非磁性層を形成する工程と、前記非磁性層上に第2の磁性層を形成する工程と、前記第2の磁性層上に上部電極を形成する工程と、前記上部電極、前記第2の磁性層、および前記非磁性層をエッチングする工程と、エッチングされた前記上部電極、前記第2の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、前記コンタクトプラグが露出するまで、前記第1の磁性層、前記下部電極および前記非晶質膜をエッチングする工程と、前記コンタクトプラグをエッチングすることにより、前記コンタクトプラグ上であって前記下部電極の側面に、前記コンタクトプラグの材料を堆積し、前記コンタクトプラグと前記下部電極を電気的に接続する側壁コンタクトを形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。半導体基板上に拡散層を有する選択トランジスタを形成する工程と、前記拡散層上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に金属膜を形成する工程と、前記金属膜上に非晶質膜を形成する工程と、前記非晶質膜の表面を研磨する工程と、前記非晶質膜上に下部電極を形成する工程と、前記下部電極上に第1の磁性層を形成する工程と、前記第1の磁性層上に非磁性層を形成する工程と、前記非磁性層上に第2の磁性層を形成する工程と、前記第2の磁性層上に上部電極を形成する工程と、前記上部電極、前記第2の磁性層、および前記非磁性層をエッチングする工程と、エッチングされた前記上部電極、前記第2の磁性層、前記非磁性層の側面を覆う側壁マスクを形成する工程と、前記コンタクトプラグが露出するまで、前記第1の磁性層、前記下部電極および前記非晶質膜をエッチングする工程と、前記金属膜エッチングすることにより、前記金属膜上であって前記下部電極の側面に、前記金属膜の原子と同一の原子を含む第1の側壁コンタクトを形成する工程と、前記コンタクトプラグをエッチングすることにより、前記第コンタクトプラグ上であって前記第1の側壁コンタクトに接する第2の側壁コンタクトを形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。前記上部電極、前記第2の磁性層、および前記非磁性層をエッチングする工程は、さらに前記第1の磁性層をエッチングするものであり、前記側壁マスクは、さらに前記第1の磁性層の側面を覆うものであることを特徴とする請求項5乃至請求項7の何れか1項に記載の磁気ランダムアクセスメモリの製造方法。本発明が解決しようとする課題は、信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。実施形態に係る磁気ランダムアクセスメモリは、半導体基板を持つ。前記半導体基板上に、前記半導体基板上層部に拡散層を有する選択トランジスタが設けられる。前記拡散層上にコンタクトプラグが設けられる。前記選択トランジスタを覆い、前記コンタクトプラグとの側面と接する保護膜が設けられる。前記コンタクトプラグ上に非晶質膜が設けられる。前記非晶質膜上に下部電極が設けられる。前記下部電極上に第1の磁性層が設けられる。前記第1の磁性層上に非磁性層が設けられる。前記非磁性層上に第2の磁性層が設けられる。前記第2の磁性層上に上部電極が設けられる。前記コンタクトプラグ上に、前記下部電極の側面と接する第1の側壁コンタクト膜が設けられる。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態第1の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図1および図2は、第1の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示すビットライン方向に平行な断面図である。図1のように、半導体基板1上には、複数の選択トランジスタが設けられている。選択トランジスタには、ソース層S、ドレイン層D、ゲート絶縁膜2、およびゲート電極3が含まれる。また、ドレイン層Dは、選択トランジスタによって共有されている。すなわち、選択トランジスタは、ドレイン層Dを挟んで隣接している。半導体基板1は、例えばp型のシリコン基板が用いられる。半導体基板1の上層部に設けられるソース層Sおよびドレイン層Dは、例えばn型の拡散層である。ドレイン層Dには、エクステンション層5および高濃度層6が設けられる。半導体基板1上には、ゲート絶縁膜2およびゲート電極3が設けられている。ゲート絶縁膜2には、例えば、シリコン酸化膜が用いられ、ゲート電極3には、例えば、ポリシリコン等が用いられる。ゲート電極3上には、ワード線4が設けられ、例えばW等の導電膜が用いられる。半導体基板1上には、ゲート絶縁膜2およびゲート電極3を覆うように、第1の保護膜7が設けられる。第1の保護膜7には、例えば、シリコン窒化膜等の絶縁膜が用いられる。第1の保護膜7のビット線方向の幅は、例えば40nm程度であり、ワード線4上における第1の保護膜7の膜厚は、例えば50nm程度である。半導体基板1上であって、第1の保護膜7に接するように第2の保護膜8が設けられる。第2の保護膜8は、例えばシリコン窒化膜等の絶縁膜が用いられる。ソース層S、ドレイン層D上および第2の保護膜8上には、バリアメタル膜図示なしが設けられる。バリアメタル膜は、例えば、Ti、TiN等からなる単層膜やチタンおよび窒化チタンからなる積層膜等の導電膜が用いられる。バリアメタル膜は、後述するコンタクトプラグ9と半導体基板1が直接接触することを防止し、コンタクトプラグ9に例えば用いられるW等の金属が半導体基板1に拡散することを抑制することができる。これにより、コンタクトプラグ9から半導体基板1を保護することができる。バリアメタル膜上において、選択トランジスタ間には、コンタクトプラグ9が埋め込まれるように設けられている。コンタクトプラグ9には、例えばW、Cu等が用いられる。コンタクトプラグ9は、バリアメタル膜を介してドレイン層Dに電気的に接続されている。また、コンタクトプラグ9は、ワード線4との間に絶縁膜として第1の保護膜7および第2の保護膜8が設けられているため、ワード線4とは電気的に絶縁されている。コンタクトプラグ9中には、シーム10が存在する場合がある。そのため、コンタクトプラグ9表面の平坦性は必ずしも良好のものではない。コンタクトプラグ9のビットライン方向の幅は、例えば50nm程度であり、膜厚は、例えば200nm程度である。第1の保護膜7およびコンタクトプラグ9上には、非晶質膜11が設けられる。非晶質膜11には、例えば非晶質のシリコン酸化膜が用いられる。他にも、非晶質であれば金属膜であってもよい。非晶質膜11の膜厚は、例えば100~200nm程度である。非晶質膜11を用いることにより、コンタクトプラグ9中のシーム10の影響がなくなるため、コンタクトプラグ9の平坦性が良好でない場合においても、表面平坦性が高い非晶質膜11を得ることができる。非晶質膜11の表面平坦性は、例えばRa02nm以下のものである。なお、非晶質膜11は、コンタクトプラグ9上にのみ設けられていてもよい。非晶質膜11上には、磁気抵抗効果素子18が設けられる。磁気抵抗効果素子18とは、下部電極13、第1の磁性層14、非磁性層15、第2の磁性層16、および上部電極17が順に積層された構造を含むものをいう。非晶質膜11上には、下部電極13が設けられる。下部電極13には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極13の膜厚は、例えば15nm程度である。下部電極13上には、第1の磁性層14が設けられる。第1の磁性層14は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第1の磁性層14には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。第1の磁性層14が磁化記憶層である場合、膜厚は、例えば6nm程度である。なお、第1の磁性層14は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第1の磁性層14上には、トンネル絶縁膜として非磁性層15が設けられる。非磁性層15は、NaCl構造の酸化物である。非磁性層15には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。非磁性層15の膜厚は、例えば10nm程度である。非磁性層15上には、第2の磁性層16が設けられる。第2の磁性層16は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第2の磁性層16には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCoPd、CoPt、CoRuが積層された膜が用いられる。なお、第2の磁性層16は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第2の磁性層16が磁化参照層である場合、膜厚は例えば30nm程度である。第2の磁性層16上には、上部電極17が設けられる。上部電極17には、Taの単層膜又はTaTiAlNの積層膜が用いられる。また、他にも、上部電極17には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極17の膜厚は、例えば100nm程度である。上部電極17は、電極としてだけでなく、ハードマスクとしても機能するものである。側壁マスク19は、上部電極17、第2の磁性層16、非磁性層15および第1の磁性層14の側面と接するように設けられる。側壁マスク19の底面は、非磁性層15の底面の高さより低く、下部電極13の底面の高さより高い。図2のように、特に側壁マスク19の底面が下部電極13の上面よりも低い場合、第1の側壁コンタクト20と第1の磁性層14の側面が接していないため、第1の磁性層14からの磁場漏れを防止することができる。側壁マスク19には、例えばSiN等の絶縁膜が用いられる。側壁マスク19は、後述する第1の側壁コンタクト20と上部電極17が電気的に接続されるのを防ぐ機能を有する。また、側壁マスク19はハードマスクとしての機能を有する。コンタクトプラグ9上に、非晶質膜11および下部電極13の側面と接する第1の側壁コンタクト20が設けられる。これにより、コンタクトプラグ9と下部電極13の側面が電気的に接続される。第1の側壁コンタクト20は、例えばTiNが用いられる。なお、図1のように、下部電極13の側面に接続される第1の側壁コンタクト20の一部は、第1の保護膜7上に設けられていてもよい。次に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図3乃至図5を用いて説明する。図3aのように、半導体基板1上にゲート絶縁膜2およびゲート電極3を形成する。その後、ゲート電極3上にワード線4を形成する。次に、図3bのように、半導体基板1、ゲート絶縁膜2、ゲート電極3、およびワード線4を覆う保護膜を堆積し、RIE等でエッチバックすることにより、第1の保護膜7を形成する。その後、第1の保護膜7をマスクとして、イオン注入を行い、半導体基板1上層部に拡散層としてエクステンション層5を形成する。次に、図3cのように、半導体基板1上に、第1の保護膜7と接する保護膜を堆積し、RIE等でエッチバックすることにより第2の保護膜8を形成する。このとき、例えば、第1の保護膜7の表面が露出するまでエッチングを行う。その後、第2の保護膜8をマスクとして、イオン注入を行い、半導体基板1上層部におけるエクステンション層5上部に拡散層として高濃度層6を形成する。次に、半導体基板1上にバリアメタル膜図示なしを形成する。その後、図3dのように、CVDChemicalVaporDeposition法により、バリアメタル膜上にコンタクトプラグ材としてW膜を堆積し、埋め込む。その後、CMP処理により、第1の保護膜7上面が露出するまで、コンタクトプラグ材を研磨し、コンタクトプラグ9を形成する。このとき、コンタクトプラグ9の上面の高さは、第1の保護膜7の上面の高さよりも低いものとする。このとき、コンタクトプラグ9内には、シーム10が形成される場合があり、コンタクトプラグ9の平坦性が良好でない場合がある。次に、図4aのように、第1の保護膜7およびコンタクトプラグ9上に非晶質膜11として、例えばプラズマCVD法により非晶質シリコン酸化膜を形成する。このとき、非晶質膜11の表面に、シーム12が形成される場合がある。その後、図4bのように、非晶質膜11の表面をCMP処理により平坦化し、非晶質膜11表面のシーム12を取り除く。これにより、後述するように表面が平坦な非晶質膜11上に磁気抵抗効果素子18を形成することができる。このとき、非晶質膜11は、シーム10に埋まってもよい。その後、図4cのように、非晶質膜11上に下部電極13、第1の磁性層14、非磁性層15、第2の磁性層16、および上部電極17からなる磁気抵抗効果素子18を形成する。その後、上部電極17上にハードマスクとしてCVD法によりシリコン酸化膜図示なしを形成する。次に、上部電極17上のシリコン酸化膜図示なしをマスクとして、上部電極17をRIEによりエッチングする。その後、図4dのように、シリコン酸化膜および上部電極17をマスクとして、第1の磁性層14の一部、非磁性層15、および第2の磁性層16をRIE、IBE等によりエッチングする。RIEは、特に150~300°C程度の高温状態において行ってもよい。次に、スパッタ法により、コンタクトプラグ9、非晶質膜11、および磁気抵抗効果素子18を覆う側壁マスク材を形成する。その後、側壁マスク材をエッチバックし、上部電極17の表面を露出させる。これによって、図5aのように、側壁マスク19を形成する。このとき、第1の磁性層14上における側壁マスク材もエッチングされる。次に、図5bのように、上部電極17および側壁マスク19をマスクとして、第1の磁性層14、下部電極13および非晶質膜11をエッチングし、コンタクトプラグ9および第1の保護膜7を露出させる。なお、側壁マスク19を形成する前に、第2の磁性層16、非磁性層15、第1の磁性層14、および下部電極13の一部までエッチングし、その後側壁マスク19を形成してもよい。この場合、上部電極17および側壁マスク19をマスクとして、下部電極13および非晶質膜11をエッチングする。次に、図5cのように、コンタクトプラグ9、第1の保護膜7、非晶質膜11、側壁マスク19および磁気抵抗効果素子18を覆うように、例えばCVD法により側壁コンタクト材として例えばTiN膜を堆積する。次に、図5dのように、側壁コンタクト材をRIEによりエッチバックし、上部電極17を露出させる。これにより、コンタクトプラグ9上に、下部電極13および第1の磁性層14の側面と接する第1の側壁コンタクト20を形成する。第1の側壁コンタクト20は、コンタクトプラグ9と下部電極13および第1の磁性層14の側面とを電気的に接続するものである。なお、側壁マスク19の底面の高さが、下部電極13の上面よりも低い場合、第1の側壁コンタクト20は、下部電極13の側面と接するように形成され、第1の磁性層14の側面とは接しない。この場合、第1の磁性層14からの磁場漏れを防止し、磁気抵抗効果素子18の磁化特性が劣化することを防止することができる。次に、コンタクトプラグ9および第1の保護膜7の上面、第1の側壁コンタクト20、側壁マスク19、上部電極17を覆う第3の保護膜図示なしを形成する。第3の保護膜は、SixNy、Al2O3、SiO2、SiAlO、TiO2、ZrO2の何れかからなる単層膜又はこれらのうち2種類以上の積層膜である。次に、第3の保護膜上に第1の層間絶縁膜ILD1を堆積する。その後、CMP処理により、第1の層間絶縁膜ILD1および第3の保護膜を上部電極17の上面が露出するまで研磨する。このとき、層間絶縁膜ILD1の上面の高さは、上部電極17の上面の高さより低くなる。その後、上部電極17の表面を覆うようにローカル配線LICを形成し、その後、ローカル配線LICを覆うように第2の層間絶縁膜ILD2を堆積する。その後、ソース線コンタクトSC、ビット線コンタクトBL図示なし、ソース線SLおよびビット線BL図示なしを形成し、図のように、本実施形態に係る磁気ランダムアクセスメモリを形成する。以上のように、本発明の第1の実施形態によれば、コンタクトプラグ9および第1の保護膜7上に非晶質膜11が設けられ、表面平坦性の高い非晶質膜11上に磁気抵抗効果素子18が設けられている。これにより、段差のない磁気抵抗効果素子18が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。さらに、第1の実施形態によれば、コンタクトプラグ9、第1の保護膜7、非晶質膜11および磁気抵抗効果素子18を覆うように側壁コンタクト材を堆積し、その後エッチバックにより、コンタクトプラグ9と下部電極13の側面とを電気的に接続する第1の側壁コンタクト20を形成している。側壁コンタクト材の膜厚を変化させることにより、第1の側壁コンタクト20と下部電極13の側面との電気的接続を良好に保てるよう制御することができる。第2の実施形態本発明の第2の実施形態による磁気ランダムアクセスメモリの製造方法について図6を用いて説明する。図6は、第2の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。第2の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第1の実施形態においては、第1の保護膜7、コンタクトプラグ9、非晶質膜11、磁気抵抗効果素子18および側壁マスク19を覆う側壁コンタクト材を堆積し、側壁コンタクト材をエッチバックすることにより第1の側壁コンタクト20を形成する。一方、第2の実施形態においては、コンタクトプラグ9を物理的にエッチングし、コンタクトプラグ9上に側壁コンタクト材を堆積し、第1の側壁コンタクト20を形成する。第1の実施形態と同様にして図3a乃至d、図4a乃至dのように、半導体基板1上に選択トランジスタを形成し、コンタクトプラグ9および第1の保護膜7上に非晶質膜11、磁気抵抗効果素子18および側壁マスク19を形成する。次に、イオンミリング等の物理的加工により、コンタクトプラグ9を加工する。これは、スパッタリング効果によりコンタクトプラグ9上に堆積されるコンタクトプラグ材が、下部電極13の側面と接するまで行う。これにより、図6のように、コンタクトプラグ9と下部電極13の側面が電気的に接続された第1の側壁コンタクト20が形成される。この場合、コンタクトプラグ9と第1の側壁コンタクト20は、例えばW等の同一の材料から構成される。また、第1の保護膜7を物理的加工した際、第1の保護膜7の材料である例えばSiNが堆積層21として非晶質膜11および下部電極13の側面に堆積される。なお、物理的加工としてIBEによりエッチングしてもよく、物理的加工の代わりに、高バイアス条件におけるRIEにより、コンタクトプラグ9を加工してもよい。その後、第1の実施形態と同様のプロセスを経て、磁気ランダムアクセスメモリが形成される。以上のように、本発明の第2の実施形態によれば、コンタクトプラグ9および第1の保護膜7上に非晶質膜11が設けられ、表面平坦性の高い非晶質膜11上に磁気抵抗効果素子18が設けられている。これにより、段差のない磁気抵抗効果素子18が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。さらに、第2の実施形態によれば、第1の実施形態における側壁コンタクト材を堆積することなく、第1の側壁コンタクト20を形成している。すなわち、第2の実施形態に係る磁気ランダムアクセスメモリの製造方法を用いることにより、製造工程を少なくすることができ、製造コストを抑えることができる。第3の実施形態本発明の第3の実施形態による磁気ランダムアクセスメモリについて図7を用いて説明する。図7は、第3の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第3の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第3の実施形態が、第1の実施形態と異なる点は、図1のコンタクトプラグ9および第1の保護膜7と非晶質膜11との間に金属膜22が設けられている点である。なお、第1の側壁コンタクト20と接するように第2の側壁コンタクト23が設けられていてもよい。第2の側壁コンタクト23は、コンタクトプラグ材と同一の組成で構成される。本発明の第3の実施形態による磁気ランダムアクセスメモリの製造方法について図8を用いて説明する。図8は、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。第1の実施形態と同様にして図3a乃至dのように、半導体基板1上に選択トランジスタ、第1の保護膜7およびコンタクトプラグ9を形成する。次に、図8aのように、第1の保護膜7およびコンタクトプラグ9上に金属膜22を形成する。このとき、金属膜22は、シーム10に埋まってもよい。金属膜22は、例えばTa、Pt、TiN、W、TiAlN等の金属が用いられる。金属膜22の表面平坦性は、コンタクトプラグ9に影響されるため、金属膜22の表面平坦性は、必ずしも良好ではない。次に、図8bのように、金属膜22上に非晶質膜11を形成する。その後、非晶質膜11上に第1の実施形態と同様に、磁気抵抗効果素子18および側壁マスク19を形成する。さらに、上部電極17および側壁マスク19をマスクとして、金属膜22が露出するまで、非晶質膜11をエッチングする。次に、図8cのように、イオンミリング等の物理的加工により、金属膜22を加工する。スパッタリング効果によりコンタクトプラグ9上に金属膜22と同じ組成の金属が堆積する。これにより、コンタクトプラグ9上に下部電極13の側面と接する第1の側壁コンタクト20が形成される。なお、第1の側壁コンタクト20が下部電極13の側面と接しない場合、さらにコンタクトプラグ9の物理的加工を行い、第1の側壁コンタクト20上にコンタクトプラグ材を堆積させ、例えばWからなる第2の側壁コンタクト23を形成してもよい。これにより、コンタクトプラグ9と下部電極13の側面との電気的接続を良好に保つことができる。第1の保護膜7が加工された場合は、第1の側壁コンタクト20上に第1の保護膜7として用いられる例えばSiNの堆積層21が堆積される。その後、第1の実施形態と同様のプロセスを経て、磁気ランダムアクセスメモリが形成される。以上のように、本発明の第3の実施形態によれば、金属膜22上に非晶質膜11が設けられ、表面平坦性の高い非晶質膜11上に磁気抵抗効果素子18が設けられている。これにより、段差のない磁気抵抗効果素子18が設けられ、信頼性が劣化しない磁気ランダムアクセスメモリを得ることができる。さらに、第3の実施形態によれば、コンタクトプラグ9および第1の保護膜7上に、コンタクトプラグ9との接触面積の大きい金属膜22が設けられている。これにより、コンタクトプラグ9と第1の側壁コンタクト20との電気的接続を良好に保つことができる。さらに、第3の実施形態によれば、金属膜22に物理的加工を施すことにより、コンタクトプラグ9と下部電極13の側面とを電気的に接続する第1の側壁コンタクト20を形成している。金属膜22の膜厚を変化させることにより、第1の側壁コンタクト20と下部電極13の側面との電気的接続を良好に保てるよう制御することができる。なお、上述した第1の実施形態乃至第3の実施形態において、半導体基板1上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFETが設けられてもよい。なお、上述した第1の実施形態乃至第3の実施形態において、第1の磁性層14に磁化記憶層が用いられ、第2の磁性層16に磁化参照層が用いられるものとして説明したが、第1の磁性層14に磁化参照層が用いられ、第2の磁性層に磁化記憶層が用いられてもよい。なお、上述した第1の実施形態乃至第3の実施形態において、下部電極13と第1の磁性層14との間に配向制御膜が設けられていてもよい。配向制御膜には、例えばPt、Ir、Ru等又はこれらの原子からなる膜の積層膜が用いられる。なお、上述した第1の実施形態乃至第3の実施形態において、第2の磁性層16と上部電極17との間に磁化調整層が設けられていてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁気記憶層への磁気的影響を抑え、また磁化参照層の磁化を所定の一方向に固定するために設けられる反強磁性膜である。磁化調整層には、例えば、Fe、Ni、Pt、Pd、Ru、Os、IrとMnの合金であるFeMn、NiMn、PtMn、PdMn、PtPdMn、RuMn、OsMn、IrMn、CrPtMn等が用いられる。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。