半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有し、前記第一ないし第三接合部を介して他の半導体装置に接合されることを特徴とする半導体装置。前記第二接合部は、前記複数の突出部の上部側と下部側に分離されていることを特徴とする請求項1記載の半導体装置。前記複数の突出部は、絶縁体であり、前記絶縁体を貫通する導電体を介して前記第一接合部が前記半導体装置の内部回路と接続されていることを特徴とする請求項1記載の半導体装置。前記第一接合部の上に形成された突起電極を介して、前記他の半導体装置に接合されることを特徴とする請求項1記載の半導体装置。半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有する第一及び第二の半導体装置を備え、前記第一及び第二の半導体装置が、対向配置された前記複数の突出部の前記第二接合部が隣接した状態で接合されることを特徴とするマルチチップ半導体装置。前記第二の半導体装置の前記第三接合部は、基板貫通ビアホールに設けられた導電体を介して前記第二の半導体装置の内部回路に接続されていることを特徴とする請求項5記載のマルチチップ半導体装置。半導体装置の第一の面に形成された複数の第一突出部と、前記複数の第一突出部の上部に形成された第一接合部と、前記複数の第一突出部の側面に形成された第二接合部と、前記複数の第一突出部の間の前記半導体装置の第一の面に形成された第三接合部とを有する半導体装置と、基板の第一の面に形成された複数の第二突出部と、前記複数の第二突出部の上部に形成された第四接合部と、前記複数の第二突出部の側面に形成された第五接合部と、前記複数の第二突出部の間の前記基板の第一の面に形成された複数の第六接合部とを有する基板とを有し、前記半導体装置と前記基板が、対向配置された前記複数の第一突出部と前記複数の第二突出部の前記第二接合部と前記第五接合部とが隣接した状態で接合されていることを特徴とするデバイス。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおきに配置された端子上に柱状の導電体を形成する工程と、前記柱状の導電体を取り囲む柱状の絶縁体を形成する工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子上に貫通孔を有する柱状の絶縁体を形成する工程と、前記貫通孔に導電体を設ける工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子の上方に貫通孔が設けられた絶縁膜、前記貫通孔に設けられた導電体を有する複数の導電体埋め込み層を、前記第一の面に積層する工程と、前記複数の導電体埋め込み層をエッチングして、前記導電体および導電性パッドを取り囲む柱状の絶縁体を形成する工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体装置の高機能化、高集積化は、バンプを小型化することで促進される。例えば、複数の集積回路チップをパッケージ内に実装してシステム化したSiPでは、マイクロバンプと呼ばれる直径200μm以下のバンプが用いられる。しかし、バンプが小型化すると、バンプが搭載される接続端子電極パッドとバンプが接触する面積が小さくなる。その結果、接続端子とバンプの接合強度が低下し、集積回路チップ間または、集積回路チップと基板の間の接合強度が弱くなるという問題が生じる。上記の問題を解決するために、本装置の一観点によれば、半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有し、前記第一ないし第三接合部を介して他の半導体装置に接合される半導体装置が提供される。本装置によれば、半導体装置と他の半導体装置または基板との接合強度が強くなる。以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。実施の形態11構成図1は、本実施の形態の半導体装置2の平面図である。図2は、図1のIIII線に沿った断面図である。尚、図2には、IIII線のうち矢印4で示される範囲の断面図が示されている。図2に示すように、半導体装置2は、半導体基板例えば、Si基板10と、複数の突出部12、第一接合部14、第二接合部16、および複数の第三接合部18を有している。また、半導体装置2は、第一接合部14に設けられた導電性の第一のバンプ20および第三接続部18に設けられた導電性の第二のバンプ22を有している。第一および第二のバンプ2022は、例えば、SnAg系鉛フリー半田バンプである。図2に示すように、突出部12は、半導体基板10の表面すなわち、半導体基板10の第一の面15に形成されている。この突出部12は、貫通孔を有する絶縁体である。貫通孔には、導電体17が設けられている。図2に示すように、貫通孔に設けられた導電体17は、突出部12を貫通した先で、半導体基板10に設けられた端子19に接している。この端子19は、半導体装置2の内部回路図示せずに接続されてもよい。第一接合部14は、突出部12の上部例えば、突出部12の頂上に形成されている。この第一接合部14は、導電体17を介して、半導体基板10の端子19に接続されている。第二接合部16は、図2に示すように、突出部12の側面に形成されている。図2に示す例では、第二接合部16は、突出部12の上部側第1接合部14に近い側と下部側第一の面15に近い側に分離されている。第二接合部16の上側部分は、第一接合部14に接している。一方、第二接合部16の下側部分は、第三接合部18に接している。尚、後述するように、第二接合部16は、突出部12の上部側または下部側のいずれか一方だけに形成してもよい。また、図2には、第一接合部14と第二接合部16の境界が実線で示されているが、第一接合部14と第二接合部16は同じ導電膜から形成されてもよい。この場合には、第一接合部14と第二接合部16には、物理的な境界は存在しない。第三接合部18と第二接合部16の境界についても、同様である。また、他の図面についても同様である。第三接合部18は、突出部12の間の第一の面15に形成されている。第三接合部18は、図2に示すように、半導体基板10に設けられた端子21に接続されている。この端子21は、半導体装置2の内部回路図示せずに接続されてもよい。第一ないし第三の接続部141618は、導電膜例えば、金属膜である。図1は、前述のように半導体装置2の平面図であり、バンプ2022を透視した状態の半導体装置2の表面第一の面15である。半導体装置2の表面には、突出部12が、第一の方向24に第一のピッチP1で配置されている。同様に、半導体装置2の表面には、突出部12が、第一の方向24に直交する第二の方向26に第二のピッチP2好ましくは、第一のピッチP1に等しいで配置されている。そして、突出部12の間には、第三接合部18が形成されている。半導体装置2は、第一ないし第三接合部14、16、18とバンプ20、22を介して他の半導体装置に接合される。図3は、半導体装置2が接合される他の半導体装置2aの平面図である。図4は、図3のIVIV線に沿った断面図である。尚、図4は、VIVI線のうち、矢印4aで示される範囲の断面図である。他の半導体装置2aの構成は、半導体装置2と略同じである。すなわち、図4に示すように、他の半導体装置2aは、半導体基板10aを有している。更に、半導体装置2aは、複数の突出部12a、第一接合部14a、第二接合部16a、および複数の第三接合部18aを有している。図4に示すように、突出部12aは、半導体基板10aの表面に形成されている。突出部12aは、貫通孔を有する絶縁体である。貫通孔には、突出部12aを貫通する導電体17aが設けられている。この導電体17aは、突出部12aを貫通し、半導体基板10aに設けられた端子19aに接している。第一接合部14aは、突出部12aの上部例えば、突出部12aの頂上に形成されている。この第一接合部14aは、導電体17aを介して、半導体基板の端子19aに接続されている。第二接合部16aは、図4に示すように、突出部12aの側面に形成されている。一方、第三接合部18aは、突出部12aの間の第一の面15aに形成されている。図4に示すように、第三接合部18aは、半導体基板10aの端子21aに接続されている。第一ないし第三の接続部14a16a18aは、導電膜例えば、金属膜である。すなわち、他の半導体装置2aの構成は、半導体装置2と略同じである。但し、第一接合部14aおよび第三接合部18aに、バンプは設けられていない。図3に示すように、他の半導体装置2aの表面には、突出部12aが、第一の方向24に第一のピッチP1で配置されている。同様に、半導体装置2aの表面には、突出部12aが、第一の方向24に直交する第二の方向26に第二のピッチP2好ましくは、第一のピッチP1に等しいで配置されている。そして、突出部12aの間には、第三接合部18aが形成されている。図1及び3に示すように、他の半導体装置2a図3の突出部12aの位置は、半導体装置2図1の第三接合部18の位置に対応している。同様に、半導体装置2の突出部12の位置は、他の半導体装置2aの第三接合部18aの位置に対応している。半導体装置2の突出部12および他の半導体装置2aの突出部12aは、半導体基板1010aの表面に平行な所定の断面形状例えば、四角形および所定の寸法を有している。従って、半導体装置2を他の半導体装置2aに重ねると、半導体装置2の複数の突出部12と他の半導体装置2aの複数の突出部12aが嵌合する。この状態で、半導体装置2に所定の荷重を印加しながらバンプ2022を加熱するとバンプ2022が他の半導体装置2aの接合部に接合して、半導体装置2と他の半導体装置2aが接合される。尚、半導体装置2の突出部12の断面サイズは、他の半導体装置2aの第三接合部18aのサイズより僅かに小さくなっている。同様に、他の半導体装置2aの突出部12aの断面のサイズは、半導体装置2の第三接合部18のサイズより僅かに小さくなっている。図5は、半導体装置2以下、第一の半導体装置と呼ぶおよび他の半導体装置2a以下、第二の半導体装置と呼ぶを有するマルチチップ半導体装置28の部分断面図である。図5に示すように、マルチチップ半導体装置28では、第一の半導体装置2の突出部12の側面と、第二の半導体装置2aの突出部12aの側面が対向している。また、第一の半導体装置2の第一接合部14は、第二の半導体装置2aの第三接合部18aに対向している。同様に、第二の半導体装置2aの第一の接合部14aは、第一の半導体装置2の第三接合部18に対向している。このように、マルチチップ半導体装置28では、第一の半導体装置2の突出部12と第二の半導体装置2aの突出部12aが対向配置されている。したがって、第一の半導体装置2の第二接合部16と第二の半導体装置2aの第二接合部16aは隣接している。この状態で、第一の半導体装置2と第二の半導体装置2aは接合されている。マルチチップ半導体装置28は、例えば、パッケージ基板に搭載され、第二の半導体装置2aの外周部に設けられた電極パッドとパッケージ基板の周囲に設けられたリードがボンディングワイヤで接続されている。この状態で、マルチチップ半導体装置28は樹脂で封止されている。尚、図2の半導体装置2には、第一接合部14および第三接合部18の上にバンプ2022が設けられている。しかし、例えば、第一接合部14の上だけにバンプを設けてもよい。その場合には、第二の半導体装置2aの第三接合部18aの上にバンプが設けられる。また、バンプの代わりに、導電性接着材異方性の導電性接着材を含むや金属粒子ペーストを接合部の上に設けてもよい。或いは、接合部にバンプ等の接合部材を設けずに、熱圧着により接合部を接合してもよい。ところで、図5に示すように、第一の半導体装置2の第一接合部14と第二の半導体装置2aの第三接合部18aの間は、第一の接合材30で満たされている。更に、第一の半導体装置2の第二接合部16の上側部分図5では、下側と第二の半導体装置2aの第二接合部16aの下側部分の間も、第一の接合材30で満たされている。尚、第一の接合材30は、第一のバンプ20が加熱および加圧されて変形したものである。従って、第一の半導体装置2と第一の接合材30の接触面積は、第一接合部14と第二接合部16の上側部分図5では、下側の面積の和になる。このため、第一の半導体装置2と第一の接合材30の接触面積は、第一接合部14の面積より、第二接合部16の上側部分の面積分大きくなる。その結果、第一の半導体装置2と第一の接合材30の接合強度が強くなる。同様に、第二の半導体装置2aの第一接合部14aと第一の半導体装置2の第三接合部18の間は、第二の接合材32で満たされている。更に、第二の半導体装置2aの第二接合部16aの上側部分と第一の半導体装置2の第二接合部16の下側部分図5では、上側の間も、第二の接合材32で満たされている。従って、第一の半導体装置2と第一の接合材30の接合強度と同様、第一の半導体装置2と第二の接合材32の接合強度も強くなる。このように、第一の半導体装置2に対する、第一の接合材30および第二の接合材32の接合強度が強くなる。同様に、第二の半導体装置2aに対する、第一の接合材30および第二の接合材32の接合強度も強くなる。従って、本実施の形態のマルチチップ半導体装置28によれば、第一の半導体装置2と第二の半導体装置2aの接合強度が強くなる。図6は、第一の半導体装置2と接合材3032の接合強度を説明する断面図である。接合部141618は、接合部141618以外の半導体基板10の表面例えば、ポリイミド膜より接合材3032と接合しやすい導電膜例えば、金属膜で形成されている。したがって、半導体装置2と接合材3032は、接合部141618で接合する。したがって、半導体装置2と第一の接合材30の接合強度は、第一の接合材30と接合部141618の接触面積に依存する。第二の接合材32と半導体装置2の接合強度についても、同様である。例えば、図6に示すように、第一接合部14は、一辺Aが140μmの矩形であるとする。また、第三接合部18の露出部は、一辺Bが180μmの矩形であるとする。第二接合部16の上側部分および下側部分の幅Cは、それぞれ20μmであるとする。この場合の突出部12一つあたりの、第一の半導体装置2と第一の接合材30の接触面積は、略30800μm2=140μm×140μm20μm×140μ×4になる。また、第一の半導体装置2と第二の接合材32の接触面積は、略46800μm2=180μm×180μm20μm×180μ×4になる。図7は、突出部12を有しない半導体装置2bとその表面に接する第三の接合材34の接合強度を説明する断面図である。図7に示すように、第三の半導体装置2bの第三の接合材34は、半導体装置2bの表面に設けられた電極パッド36に接しているとする。尚、第三の半導体装置2bの表面は、電極パッド36上の開口部を除き、ポリイミド膜などの絶縁膜38で覆われているとする。第三の接合材34は、第三の半導体装置2bが他の半導体装置に接合される際に、用いられるバンプである。ところで、第一の半導体装置2図6では、第一接合部14と第三接合部18が交互に配置されている。そこで、第三の半導体装置2b図7の電極パッド36のピッチが第一の半導体装置2における第一接合部14のピッチP1の半分=160μmに等しいとして、第一の半導体装置2および第三の半導体装置2bの接合材に対する接合強度を比較する。今、第三の半導体装置2b図7では、第三の接合材34が互いに接触しないように、絶縁膜38の開口部の直径Dが、電極パッド36のピッチ=160μmより小さくなっている。開口部の直径Dは、例えば100μmである。この場合、電極パッド36と第三の接合材34の接触面積は、7850μm2=50μm×50μm×314になる。従って、第一の半導体装置2の接合部と第一の接合材30の接触面積=30800μm2は、電極パッド36と第三の接合材34の接触面積=7850μm2の4倍である。更に、第一の半導体装置2の接合部と第二の接合材32の接触面積=46800μm2は、電極パッド36と第三の接合材34の接触面積=7850μm2の6倍である。従って、第一の半導体装置2と接合材3032の接合強度は、突出部12を有さない第三の半導体装置2bと第三の接合材34の接合強度の4倍以上になる。ところで、接合強度が特に問題になるマイクロバンプの直径は、200μm以下である。一方、第一の接合部14は、その一辺が10μm以上であれば容易に形成することができる。したがって、第一の接合部14の面積は、100μm2=10μm×10μm以上40000μm2=200μm×200μm以下が好ましく、更に好ましくは400μm2以上10000μm2であり、最も好ましくは1000μm2以上4000μm2以下である。2製造方法図8は、半導体装置2の製造方法を説明する平面図である。図9乃至14は、半導体装置2の製造方法を説明する工程断面図である。尚、図9乃至14は、図8のix-ix線のうち、矢印4bに示す範囲における工程断面図である。i端子の形成工程図8、図9aまず、半導体基板10aの表面第一の面に、図8および図9aに示すように、複数の端子1921外部端子を形成する。半導体基板10aの表面には、例えば半導装置の内部回路集積回路等が設けられていている。尚、複数の端子1921は、図9aに示すように、第一の端子19および第二の端子21を有している。これら第一の端子19および第二の端子21は、第一の方向24および第二の方向26に交互に配置される。本工程により、半導体基板10aの表面第一の面に、複数の端子1921が形成される。ii導電体の形成工程図9b~図10a図9bに示すように、半導体基板10aの表面に、例えばバリアメタル例えば、Ti、Cr、Ni等の積層膜及び単層膜40を堆積する。その後、バリアメタル40の上に、図9cに示すように、レジスト膜42aを形成する。このレジスト膜42aに、第一の端子19の中央部上のバリアメタル40を露出させる開口部44aが設けられる。次に、図9dに示すように、バリアメタル40をシード層として電解メッキにより、レジスト膜42aの開口部44a内に、Ni膜図示せずを形成する。このNi膜の上に、電解メッキにより柱状の導電体Cuピラー46を形成する。Cuピラーの形成後、図10aに示すように、レジスト膜42aおよびバリアメタル40Cuピラーで覆われた部分は除くを除去する。本工程により、半導体基板10aが有する複数の端子1921のうち、第一の方向24およ第二の方向26に一つおきに配置された第一の端子19上に柱状の導電体Cuピラー46が形成される。iii突出部の形成工程図10b~cCuピラー46が形成された半導体基板10aの表面に、例えばSODspinondielectric法により、絶縁膜48aを形成する図10b。その後、図10cに示すように、絶縁膜48aを、Cuピラー46を取り囲み、周辺の第二の端子21に重ならない領域を残してエッチングする。これにより、Cuピラー46柱状の導電体を取り囲む突出部12柱状の絶縁体が形成される。iv第二接合部の下側部分および第三接合部の形成工程図11a~cまず、半導体基板10aの表面、突出部12の頂上、および突出部12の側面を覆う導電膜50a例えば、Al膜を形成する図11a。その後、レジスト膜42bを形成する図11b。このレジスト膜42bをマスクとして、ウエットエッチングにより、導電膜50aを除去する図11c。本工程により、第二接合部16の下側部分16unおよび第三接合部18が形成される。v第二接合部の上側部分および第一接合部の形成工程図12a~図14aレジスト膜42bの上に、突出部12の頂上とその側面の一部を露出させるレジスト膜42cを形成する図12a。突出部12の露出面頂上および側面の一部およびレジスト膜42cの上に導電膜50b例えば、Al膜を堆積する図12b。この導電膜50bの上に、レジスト膜42dを形成する図12c。その後、レジスト膜42dに、開口部44bを形成する。図13aに示すように、開口部44bは突出部12の間に設けられる。この時、突出部側面の導電膜50bは、露出しないようにする。次に、開口部44bの底に露出した導電膜50bをエッチングする図13b。その後、レジスト膜42b~42dを除去する図14a。以上により、第二接合部16の上側部分16upおよび第一接合部14が形成される。上記iv第二接合部の下側部分および第三接合部の形成工程および本工程により、突出部12柱状の絶縁体の上部、その側面、および突出部12の間に導電性の接合部14、16、18が形成される。viバンプの形成工程図14b図14bに示すように、第一接合部14および第三接合部18に、メッキとリフロー処理によりバンプ2022を形成する。上述のi~viの工程はウエハ単位で行い、バンプ20、22の形成後、ウエハから分割して、半導体装置2を形成する。図15及び16は、突出部12と、突出部12を貫通する導電体56aを形成する別の製造方法を説明する工程断面図である。まず、上記i端子の形成工程によって複数の端子1921が形成された半導体基板10a図15aの表面に、例えばSODspinondielectric法により、絶縁膜48aを形成する図15b。この絶縁膜48aを部分的にエッチングして、複数の端子1921のうち、第一の方向24および第二の方向26に一つおき配置された第一の端子19上に、貫通孔52を有する突出部12柱状の絶縁体を形成する図15c。次に、この突出部12の間に、レジスト膜42dを形成する。このレジスト膜42d、突出部12の上、および貫通孔52の内部に導電膜50cを堆積する図16a。その後、突出部12の上およびレジスト膜42dの上の導電膜50cを除去し、更にレジスト膜42dを除去する図16b。以上の工程図15及び16により、突出部12と、突出部12を貫通する導電体56aが形成される。その後、上記iv第二接合部の下側部分および第三接合部の形成工程以降の工程が実施されることで、半導体装置2が形成される。図17及び18は、突出部12と、突出部12を貫通する導電体56bを形成する別の製造方法を説明する工程断面図である。まず、上記i端子の形成工程によって複数の端子1921が形成された半導体基板10a図17aの表面に、例えばP-CVDplasmachemicalvapordeposition法により、絶縁膜48bを形成する図17b。次に、第一の端子19の上側にこの絶縁膜48bを貫通するビアホール55を形成し、このビアホールにダマシン法により導電体56bを形成する。更に、導電体56bに接する導電性のパッド58を、絶縁膜48bの上に形成する図17c。その後、上記工程を所定の回数繰り返す。但し、最後の工程では、導電性パッド58は形成しない。すると、図18aに示すように、第一の端子19の上方にビアホール55貫通孔が設けられた絶縁膜48b、このビアホールに充填された導電体56b、および絶縁膜48b上に設けられた導電性パッド58を有する複数の導電体埋め込み層60が、半導体基板10aの表面に積層される図18a。但し、図18aに示すように、最上層の導電体埋め込み層には、導電性パッド58は設けられない。その後、複数の導電体埋め込み層60をエッチングして、導電体56bおよび導電性パッド58を取り囲む突出部12を形成する図18b。このエッチングにより、突出部12を貫通する導電体56cが形成される。以上の工程により、突出部12、および突出部12を貫通する導電体56cが形成される。その後、上記iv第二接合部の下側部分および第三接合部の形成工程以降の工程が実施されることで、半導体装置2が形成される。3変形例図19は、半導体装置2の変形例2cの断面図である。図20は、変形例2cが他の半導体装置2dに接合された状態の断面図である。図2に示す半導体装置2の第二接合部16は、上部側と下部側に分離されている。一方、図19に示す変形例2cの第二接合部16Aは分離しておらず、第一接合部14に接している。このように、変形例2cでは、突出部12の側面の下部側には、第二接合部16Aは設けられていない。しかし、図20に示すように、突出部側面の上部側図20では、下側の第二接合部16Aに第一の接合材30Aが這い上がって密着するので、第一の接合材30Aと変形例2cの接触面積は増加する。このため、変形例2cと第一の接合材30Aの接合強度が強くなる。その結果、変形例2cと他の半導体装置2dの接合強度が強くなる。図21は、半導体装置2の別の変形例2eの断面図である。図21に示す変形例2eの第二接合部16Bも分離しておらず、第三接合部18に接している。すなわち、変形例2eでは、突出部12の側面の上部側に第二接合部16Bは設けていない。しかし、他の半導体装置と接合すると、突出部12の側面の下部側に設けられた第二接合部16Bに接合材バンプ22が密着するので、変形例2eと接合材の接触面積が増加する。このため、変形例2eと接合材の接合強度が強くなる。その結果、変形例2eと他の半導体装置の接合強度が強くなる。変形例2eの第二接合部16Bは、突出部12の側面に形成された導電膜を、側面上部で部分的にエッチングすることで形成される。このような側面上部におけるエッチングには、突出部12の側面上部に開口部を有するレジスト膜が用いられる。しかし、リソグラフィ技術によって、レジスト膜の側面にこのような開口部を形成することは容易ではない。図22及び23は、図21に示す変形例2eの第二接合部16Bの形成方法の一例を示す工程断面図である。まず、図11aを参照して説明した導電膜形成工程により、突出部12の頂上、突出部12の側面、および突出部12の間に導電膜50a例えば、Al膜を形成する図22a。次に、メタルマスク62aの開口部64aから突出部12の間にレジスト液を注入して、突出部12の下部を覆うレジスト42eを形成する図22b。この時、半導体基板10aの表面も、レジスト膜42eで覆われる。更に、図23aに示すように、別のメタルマスク62bの開口部から突出部12の頂上にレジスト液を注入して、突出部12の頂上を覆うレジスト膜42fを形成する。以上の工程により、図23bに示すように、突出部12の側面上部だけを露出させるレジスト膜42e42fが形成される。その後、レジスト膜から露出した導電膜50aをエッチングにて除去する。これにより、図21に示す第二接合部16Bを形成できる。図24は、半導体装置表面の上方から見た突出部12の形状のバリエーションを示す平面図である。図24には、半導体装置2に接合される他の半導体装置2aの突出部12aも示されている。図1及び2を参照して説明した突出部12の断面形状半導体基板10に平行な断面の形状は四角形である図24a。しかし、突出部12の断面形状は、他の形であってもよい。例えば、突出部12の断面形状は、8角形、10角形、12角形、または円形であってもよい。突出部12の断面形状が4角形や8角形の場合図24a及びb、断面の一辺に沿った広い領域68aで、半導体装置2の突出部12と他の半導体装置2aの突出部12aが近接する。一方、突出部12の断面形状が10角形図24cや円形図24dの場合、半導体装置2の突出部12と他の半導体装置2aの突出部12aは、極狭い領域68bでのみ近接する。このように、極狭い領域68bで突出部同士が近接する場合も極狭い領域68bの第二接合部に接合材が這い上がり、半導体装置2と他の半導体装置2aの接合強度は強化される。尚、突出部同士が広い領域68aおよび狭い領域68bのいずれで近接しても、半導体装置2の第二接合部突出部側面の接合部と他の半導体装置2aの第二接合部の間に、別の接合部は介在しない。すなわち、半導体装置2と他の半導体装置2aが接合されると、半導体装置2の第二接合部と他の半導体装置2aの接合部は隣接する。また、図24eに示すように、半導体装置2の突出部12と他の半導体装置2aの突出部12aの断面形状は異なってもよい。実施の形態2図25は、本実施の形態のマルチチップ半導体装置28aを説明する断面図である。尚、実施の形態1と共通する部分については、説明を省略する。本実施の形態のマルチチップ半導体装置28aは、図25aに示すように、第一の半導体装置2および第二の半導体装置2fを有している。第一の半導体装置2は、実施の形態1で説明した半導体装置2である。一方、第二の半導体装置2fは、集積回路等の内部回路が表面に設けられた半導体基板10bを有している。図26は、この半導体基板10bの裏面近傍の部分拡大図である。半導体基板10bの裏面には、半導体装置2図2の表面と同様に、複数の突出部12bおよび第一ないし第三接合部14b16b18bが設けられている。そして、第一接合部14bは、半導体基板10bを貫通するビアホール以下、基板貫通ビアホールと呼ぶに設けられた導電体54aおよび突出部12bを貫通する導電体17を介して、第二の半導体装置2fの内部回路に接続されている。更に、突出部12bの間に設けられた第三接合部18bは、基板貫通ビアホールに設けられた導電体54bを介して、第二の半導体装置2fの内部回路に接続されている。図25bには、第一の半導体装置2と第二の半導体装置2fが接合されたマルチチップ半導体装置28aの断面が示されている。第一の半導体装置2と第二の半導体装置2fは、実施の形態1のマルチチップ半導体装置28と同様、第一ないし第三接合部14b16b18bで接合材を介して接合されている。図25cには、マルチチップ半導体装置28aが、パッケージ基板70に搭載された状態が示されている。マルチチップ半導体装置28aは、図25cに示すように、第二の半導体装置2fの表面に設けられたバンプ72によりパッケージ基板70に接合される。パッケージ基板70の裏面には、例えばボールグリッドアレイ図示せずが設けている。第二の半導体装置2fは、パッケージ基板70を貫通する導電体を介して、このボールグリッドアレイに接続されている。図27は、マルチチップ半導体装置28aの変形例28bを説明する断面図である。変形例28bは、図27aに示すように、第三の半導体装置2gおよび第四の半導体装置74を有している。第三の半導体装置2gは、実施の形態1の半導体装置2と異なり、第三接合部18を有していない。その他の構成は、実施の形態1の半導体装置2と略同じである。第四の半導体装置74は、第二の半導体装置2fと異なり、突出部12b、第一接合部14b、第二接合部16b、および第三接合部18bを有していない。その他の構成は、第二の半導体装置2fと略同じである。図27bには、第三の半導体装置2gと第四の半導体装置74が接合されたマルチチップ半導体装置28bの断面が示されている。図28は、マルチチップ半導体装置28bの接合部近傍の部分拡大図である。図27bおよび図28に示すように、第三の半導体装置2gの突出部12は、第四の半導体装置74のシリコン貫通ビアホール55aに嵌合される。そして、第三の半導体装置2gの第一接合部14cが、基板貫通ビアホール55aに設けられた導電体54aに接合材30a第一接合部に設けられたバンプ20により接合される。図27cには、マルチチップ半導体装置28bが、パッケージ基板70に搭載された状態が示されている。マルチチップ半導体装置28bは、第四の半導体装置74の表面に設けられたバンプ72によりパッケージ基板70に接合される。尚、第三の半導体装置2gは、例えば実施の形態1の半導体装置2の製造方法において、バンプ20の形成前に、突出部12の間の導電膜50aを除去することで形成される。すなわち、第三の半導体装置2gの製造方法では、突出部12柱状の絶縁体の上部および側面に第1接合部と第2接合部導電性の接合部を形成する。実施の形態3図29は、本実施の形態のデバイス76の部分断面図である。デバイス76は、例えば図29に示すように、実施の形態1の半導体装置2図2および基板78を有している。尚、半導体装置2の突出部12は、以下、第一突出部と呼ばれる。基板78は、平坦基板80と、平坦基板80の表面第一の面に形成された複数の第二突出部12Aを有している。基板78は、更に、複数の第二突出部12Aの上部に形成された第四接合部14Aと、複数の第二突出部12Aの側面に形成された第五接合部16Aと、複数の第二突出部12Aの間の平坦基板80の表面に形成された複数の第六接合部18Aとを有している。また、基板78は、例えば、平坦基板80の裏面に配置されたボールグリッドアレイ82およびボールグリッドアレイ82に接続された貫通導電体84を有している。ここで、平坦基板80は、例えばパッケージ基板やシリコンインターポーザである。そして、デバイス76では、半導体装置2と基板78が、側面で対向配置された複数の第一突出部12と複数の第二突出部12Aの第二接合部16と第五接合部16Aとが隣接した状態で接合されている。従って、本実施の形態のデバイス76でも、図5を参照して説明したマルチチップ半導体装置28と同様、半導体装置2と基板80の接合強度が強くなる。以上の実施の形態1~3に関し、更に以下の付記を開示する。半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有し、前記第一ないし第三接合部を介して他の半導体装置に接合されることを特徴とする半導体装置。前記第二接合部は、前記複数の突出部の上部側と下部側に分離されていることを特徴とする付記1記載の半導体装置。前記複数の突出部は、絶縁体であり、前記絶縁体を貫通する導電体を介して前記第一接合部が前記半導体装置の内部回路と接続されていることを特徴とする付記1記載の半導体装置。前記第一接合部の上に形成された突起電極を介して、前記他の半導体装置に接合されることを特徴とする付記1記載の半導体装置。半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有する第一及び第二の半導体装置を備え、前記第一及び第二の半導体装置が、対向配置された前記複数の突出部の前記第二接合部が隣接した状態で接合されることを特徴とするマルチチップ半導体装置。前記第二の半導体装置の前記第三接合部は、基板貫通ビアホールに設けられた導電体を介して前記第二の半導体装置の内部回路に接続されていることを特徴とする付記5記載のマルチチップ半導体装置。半導体装置の第一の面に形成された複数の第一突出部と、前記複数の第一突出部の上部に形成された第一接合部と、前記複数の第一突出部の側面に形成された第二接合部と、前記複数の第一突出部の間の前記第一の面に形成された第三接合部とを有する半導体装置と、基板の第二の面に形成された複数の第二突出部と、前記複数の第二突出部の上部に形成された第四接合部と、前記複数の第二突出部の側面に形成された第五接合部と、前記複数の第二突出部の間の前記第二の面に形成された複数の第六接合部とを有する基板とを有し、前記半導体装置と前記基板が、対向配置された前記複数の第一突出部と前記複数の第二突出部の前記第二接合部と前記第五接合部とが隣接した状態で接合されていることを特徴とするデバイス。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおきに配置された端子上に柱状の導電体を形成する工程と、前記柱状の導電体を取り囲む柱状の絶縁体を形成する工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子上に貫通孔を有する柱状の絶縁体を形成する工程と、前記貫通孔に導電体を設ける工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体装置の第一の面に複数の端子を形成する工程と、前記複数の端子のうち第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子の上方に貫通孔が設けられた絶縁膜、前記貫通孔に設けられた導電体を有する複数の導電体埋め込み層を、前記第一の面に積層する工程と、前記複数の導電体埋め込み層をエッチングして、前記導電体および導電性パッドを取り囲む柱状の絶縁体を形成する工程と、前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有することを特徴とする半導体装置の製造方法。付記11半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記第一および第二接合部を介して他の半導体装置に接合されることを特徴とする半導体装置。