"nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記半導体基板の前記第1領域に前記第1MISFETを、前記半導体基板の前記第2領域に前記第2MISFETを、それぞれ形成する工程、c前記b工程後、前記半導体基板上に、前記第1および第2MISFETを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第1絶縁膜を形成する工程、d前記c工程後、前記第1領域の前記第1絶縁膜を覆いかつ前記第2領域の前記第1絶縁膜を露出するマスク層を形成する工程、e前記d工程後、前記第2領域の前記第1絶縁膜をプラズマ処理する工程、f前記e工程後、前記第1および第2領域の前記第1絶縁膜上に層間絶縁膜を形成する工程、を有し、前記c工程は、c1窒化シリコン膜を形成する工程、c2前記c1工程後、前記c1工程で形成された前記窒化シリコン膜に紫外線照射処理を施す工程、を含み、前記c1工程および前記c2工程を1サイクル以上行うことにより前記第1絶縁膜が形成され、前記e工程では、前記プラズマ処理によって、前記第2領域の前記第1絶縁膜の引張応力が緩和されることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記e工程では、前記第1領域の前記第1絶縁膜が前記マスク層で覆われた状態で、前記プラズマ処理が行われることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記e工程で前記プラズマ処理を行った後、前記第2領域の前記第1絶縁膜の引張応力は前記第1領域の前記第1絶縁膜の引張応力よりも小さいことを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記c2工程では、前記第1領域および前記第2領域の前記窒化シリコン膜に紫外線が照射されることを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記c1工程で形成された前記窒化シリコン膜の引張応力が、前記c2工程で行われる前記紫外線照射処理によって増大されることを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記c1工程で形成された前記窒化シリコン膜の水素含有率が、前記c2工程で行われる前記紫外線照射処理によって低減されることを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記e工程で前記プラズマ処理を行った後、前記第2領域の前記第1絶縁膜の引張応力は前記第1領域の前記第1絶縁膜の引張応力の1/2以下であることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記e工程で行われる前記プラズマ処理は、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理、あるいは、これらのうちの2種以上の混合ガスプラズマ処理であることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記e工程で行われる前記プラズマ処理は、水素プラズマ処理であることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程は、d1前記第1および第2領域の前記第1絶縁膜上に前記マスク層用の材料膜を形成する工程、d2前記d1工程後、前記第2領域の前記材料膜を除去して前記第2領域の前記第1絶縁膜を露出させ、前記第1領域に前記材料膜を残して前記マスク層を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記c1工程では、プラズマCVD法により、前記窒化シリコン膜が形成されることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記b工程は、b1前記第1領域の前記半導体基板上に第1ゲート電極を、前記第2領域の前記半導体基板上に第2ゲート電極を、それぞれゲート絶縁膜を介して形成する工程、b2前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレインとして機能する第1半導体領域を、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレインとして機能する第2半導体領域を、それぞれ形成する工程、を有し、前記c工程では、前記半導体基板上に、前記第1および第2ゲート電極と前記第1および第2半導体領域とを覆うように、前記第1絶縁膜を形成することを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記マスク層は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記e工程後で前記f工程前に、e1前記マスク層を除去する工程、を更に有することを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記f工程後、g前記層間絶縁膜および前記第1絶縁膜にコンタクトホールを形成する工程、を更に有することを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記f工程では、前記第1領域では、前記マスク層上に前記層間絶縁膜が形成され、前記第2領域では、前記第1絶縁膜上に前記層間絶縁膜が形成されることを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板の第1領域に形成されたnチャネル型の第1MISFETと、前記半導体基板の第2領域に形成されたpチャネル型の第2MISFETと、前記半導体基板上に、前記第1および第2MISFETを覆うように形成された第1絶縁膜と、前記第1絶縁膜上に形成された層間絶縁膜と、を有し、前記第1絶縁膜は、窒化シリコンからなりかつ引張応力膜として機能し、前記第1領域の前記第1絶縁膜の水素含有率は、前記第2領域の前記第1絶縁膜の水素含有率と同等であり、前記第1領域の前記第1絶縁膜の引張応力は、前記第2領域の前記第1絶縁膜の引張応力の2倍以上であることを特徴とする半導体装置。請求項17記載の半導体装置において、前記第1および第2領域の前記第1絶縁膜の水素含有率は、3×1021/cm3以下であることを特徴とする半導体装置。請求項18記載の半導体装置において、前記第1MISFETは、前記第1領域の前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1領域の前記半導体基板に形成された、前記第1MISFETのソースまたはドレインとして機能する第1半導体領域と、を有し、前記第2MISFETは、前記第2領域の前記半導体基板上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、前記第2領域の前記半導体基板に形成された、前記第2MISFETのソースまたはドレインとして機能する第2半導体領域と、を有し、前記第1絶縁膜は、前記半導体基板上に、前記第1および第2ゲート電極と前記第1および第2半導体領域とを覆うように形成されていることを特徴とする半導体装置。請求項19記載の半導体装置において、前記層間絶縁膜および前記第1絶縁膜に形成されたコンタクトホールと、前記コンタクトホール内に形成された導電性のプラグと、を更に有することを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。nチャネル型MISFETを覆うように引張応力膜を形成すると、nチャネル型MISFETのチャネル領域における電子の移動度が増加するなどして、nチャネル型MISFETのチャネルを流れるオン電流を増加させることができ、nチャネル型MISFETを備えた半導体装置の性能を向上させることができる。一方、pチャネル型MISFETを覆うように圧縮応力膜を形成すると、pチャネル型MISFETのチャネル領域におけるホール正孔の移動度が増加するなどして、pチャネル型MISFETのチャネルを流れるオン電流を増加させることができ、pチャネル型MISFETを備えた半導体装置の性能を向上させることができる。この応力膜としては、窒化シリコン膜が好適である。しかしながら、nチャネル型MISFETを覆うように引張応力膜を、pチャネル型MISFETを覆うように圧縮応力膜を、別々に形成した場合、nチャネル型MISFETを形成した領域とpチャネル型MISFETを形成した領域との境界付近に、引張応力膜と圧縮応力膜とが部分的に重なる箇所が発生する。これは、膜剥がれや異物の要因になりやすく、製造歩留まりを低下させる虞がある。このため、nチャネル型MISFETを形成した領域とpチャネル型MISFETを形成した領域とに共通の応力膜を形成し、この応力膜によって、nチャネル型MISFETを形成した領域とpチャネル型MISFETを形成した領域との応力を制御することが考えられる。しかしながら、この場合、nチャネル型MISFETとpチャネル型MISFETの一方に有益な応力は他方には有益ではないため、nチャネル型MISFETとpチャネル型MISFETとの両方の特性性能を向上することが難しい。また、応力膜としての窒化シリコン膜に含まれている水素は、pチャネル型MISFETのNBTI負バイアス温度不安定性を増大させるように作用し、これは、CMISFETを備えた半導体装置の性能を低下させる虞がある。本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、nチャネル型MISFETとpチャネル型MISFETとを覆う応力膜として共通の窒化シリコン膜を形成したものである。そして、nチャネル型MISFETを覆う部分の窒化シリコン膜の引張応力は、pチャネル型MISFETを覆う部分の窒化シリコン膜の引張応力の2倍以上で、かつ、nチャネル型MISFETを覆う部分の窒化シリコン膜の水素含有率は、pチャネル型MISFETを覆う部分の窒化シリコン膜の水素含有率と同等である。また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の第1領域にnチャネル型MISFETを、前記半導体基板の第2領域にpチャネル型MISFETを、それぞれ形成してから、nチャネル型MISFETおよびpチャネル型MISFETを覆うように引張応力の窒化シリコン膜を形成する。それから、第1領域および第2領域の窒化シリコン膜に紫外線照射処理を施してから、第1領域の窒化シリコン膜を覆いかつ第2領域の窒化シリコン膜を露出するマスク層を形成し、この状態で、第2領域の窒化シリコン膜をプラズマ処理することで、第2領域の窒化シリコン膜の引張応力を緩和させる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1<半導体装置の製造工程について>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1~図6、図8~図15は、本発明の一実施の形態である半導体装置、ここではCMISFETComplementaryMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程中の要部断面図である。図7は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図6の構造が得られた後、窒化シリコン膜5形成工程から層間絶縁膜7形成工程までの製造プロセスフローが示されている。まず、図1に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。それから、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成される。例えば、半導体基板1に素子分離溝素子分離用の溝を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域2を形成することができる。素子分離領域2によって、nチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタQnが形成される領域活性領域であるnMIS形成領域1Aと、pチャネル型MISFETQpが形成される領域活性領域であるpMIS形成領域1Bとが規定される。次に、nMIS形成領域1Aにおいて、半導体基板1の主面から所定の深さに渡ってp型ウエルp型半導体領域PWを形成し、pMIS形成領域1Bにおいて、半導体基板1の主面から所定の深さに渡ってn型ウエルn型半導体領域NWを形成する。p型ウエルPWは、pMIS形成領域1Bを覆うフォトレジスト膜図示せずをイオン注入阻止マスクとして、nMIS形成領域1Aの半導体基板1に例えばホウ素Bなどのp型の不純物をイオン注入することなどによって形成することができる。n型ウエルNWは、nMIS形成領域1Aを覆う他のフォトレジスト膜図示せずをイオン注入阻止マスクとして、pMIS形成領域1Bの半導体基板1に例えばリンPなどのn型の不純物をイオン注入することなどによって形成することができる。p型ウエルPWとn型ウエルNWとは、どちらを先に形成してもよい。次に、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、図2に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bの半導体基板1の表面主面、ここではp型ウエルPWおよびn型ウエルNWの表面上にゲート絶縁膜用の絶縁膜3を形成する。この絶縁膜3は、後でnチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜となる。絶縁膜3は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。次に、図3に示されるように、ゲート電極GE1,GE2を形成する。ゲート電極GE1,GE2は、次のようにして形成することができる。すなわち、半導体基板1の主面全面上すなわちnMIS形成領域1AおよびpMIS形成領域1Bの絶縁膜3上を含むに、ゲート電極形成用の導電体膜として多結晶シリコン膜のようなシリコン膜を形成してから、nMIS形成領域1Aのシリコン膜にn型不純物リンまたはヒ素などを、pMIS形成領域1Bのシリコン膜にp型不純物ホウ素などを、それぞれイオン注入により導入する。それから、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極GE1,GE2を形成することができる。前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後イオン注入後の熱処理により多結晶シリコン膜に変えることもできる。nチャネル型MISFETQnのゲート電極となるゲート電極GE1は、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなり、nMIS形成領域1Aのp型ウエルPW上に絶縁膜3を介して形成される。ゲート電極GE1の下に残存する絶縁膜3が、nチャネル型MISFETQnのゲート絶縁膜GI1となる。すなわち、ゲート電極GE1は、nMIS形成領域1Aの絶縁膜3すなわちゲート絶縁膜GI1上に形成される。また、pチャネル型MISFETQpのゲート電極となるゲート電極GE2は、p型の不純物を導入した多結晶シリコンp型半導体膜、ドープトポリシリコン膜からなり、pMIS形成領域1Bのn型ウエルNW上に絶縁膜3を介して形成される。ゲート電極GE2の下に残存する絶縁膜3が、pチャネル型MISFETQpのゲート絶縁膜GI2となる。すなわち、ゲート電極GE2は、pMIS形成領域1Bの絶縁膜3すなわちゲート絶縁膜GI2上に形成される。また、他の形態として、ゲート電極GE1,GE2をメタルゲート電極とし、ゲート絶縁膜GI1,GI2を高誘電率ゲート絶縁膜とすることもできる。次に、図4に示されるように、pMIS形成領域1Bをフォトレジストパターン図示せずで覆い、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のn-型半導体領域エクステンション領域、ソースドレインエクステンション領域EX1を形成する。このn-型半導体領域EX1形成用のイオン注入時には、nMIS形成領域1Aの半導体基板1p型ウエルPWにゲート電極GE1をマスクイオン注入阻止マスクとしてイオン注入するため、p型ウエルPWにおけるゲート電極GE1の直下の領域には、ゲート電極GE1に遮蔽されることでイオン注入されない。次に、nMIS形成領域1Aを他のフォトレジストパターン図示せずで覆い、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、一対のp-型半導体領域エクステンション領域、ソースドレインエクステンション領域EX2を形成する。このp-型半導体領域EX2形成用のイオン注入時には、pMIS形成領域1Bの半導体基板1n型ウエルNWにゲート電極GE2をマスクイオン注入阻止マスクとしてイオン注入するため、n型ウエルNWにおけるゲート電極GE2の直下の領域には、ゲート電極GE2に遮蔽されることでイオン注入されない。n-型半導体領域EX1とp-型半導体領域EX2とは、どちらを先に形成してもよい。次に、図5に示されるように、各ゲート電極GE1,GE2の側壁上に、側壁絶縁膜絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーササイドウォール、側壁スペーサ、側壁絶縁膜SWを形成する。例えば、半導体基板1上にゲート電極GE1,GE2を覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって、サイドウォールスペーサSWを形成することができる。この場合、サイドウォールスペーサSWは、ゲート電極GE1,GE2の側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。次に、pMIS形成領域1Bをフォトレジストパターン図示せずで覆い、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1およびサイドウォールスペーサSWの両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型半導体領域SD1ソース、ドレインを形成する。n型半導体領域SD1形成用のイオン注入時には、nMIS形成領域1Aの半導体基板1p型ウエルPWに、ゲート電極GE1およびその側壁上のサイドウォールスペーサSWをマスクイオン注入阻止マスクとしてイオン注入するため、p型ウエルPWにおけるゲート電極GE1およびサイドウォールスペーサSWの直下の領域には、ゲート電極GE1およびサイドウォールスペーサSWに遮蔽されることで、イオン注入されない。このため、n-型半導体領域EX1は、ゲート電極GE1に整合自己整合して形成され、n型半導体領域SD1はゲート電極GE1の側壁上のサイドウォールスペーサSWに整合自己整合して形成される。次に、nMIS形成領域1Aを他のフォトレジストパターン図示せずで覆い、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2およびサイドウォールスペーサSWの両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、p型半導体領域SD2ソース、ドレインを形成する。p型半導体領域SD2形成用のイオン注入時には、pMIS形成領域1Bの半導体基板1n型ウエルNWに、ゲート電極GE2およびその側壁上のサイドウォールスペーサSWをマスクイオン注入阻止マスクとしてイオン注入するため、n型ウエルNWにおけるゲート電極GE2およびサイドウォールスペーサSWの直下の領域には、ゲート電極GE2およびサイドウォールスペーサSWに遮蔽されることで、イオン注入されない。このため、p-型半導体領域EX2は、ゲート電極GE2に整合自己整合して形成され、p型半導体領域SD2はゲート電極GE2の側壁上のサイドウォールスペーサSWに整合自己整合して形成される。n型半導体領域SD1とp型半導体領域SD2とは、どちらを先に形成してもよい。イオン注入後、導入された不純物の活性化のためのアニール処理活性化アニール、熱処理を行う。これにより、n-型半導体領域EX1、n型半導体領域SD1、p-型半導体領域EX2およびp型半導体領域SD2などに導入された不純物を活性化することができる。このようにして、nMIS形成領域1Aのp型ウエルPWに、電界効果トランジスタとしてnチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistorQnが形成される。また、pMIS形成領域1Bのn型ウエルNWに、電界効果トランジスタとしてpチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistorQpが形成される。これにより、図5の構造が得られる。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができ、pチャネル型MISFETQpは、pチャネル型の電界効果トランジスタとみなすことができる。n型半導体領域SD1は、n-型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深い。これにより、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、n型半導体領域SD1およびn-型半導体領域EX1により形成される。従って、nチャネル型MISFETQnのソースドレイン領域は、LDDLightlydopedDrain構造を有している。n型半導体領域SD1は、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域ソースドレイン領域とみなすことができる。ゲート電極GE1は、nチャネル型MISFETQnのゲート電極として機能する。p型半導体領域SD2は、p-型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。これにより、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域SD2およびp-型半導体領域EX2により形成される。従って、pチャネル型MISFETQpのソースドレイン領域は、LDD構造を有している。p型半導体領域SD2は、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域ソースドレイン領域とみなすことができる。ゲート電極GE2は、pチャネル型MISFETQpのゲート電極として機能する。次に、図6に示されるように、サリサイドSalicide:SelfAlignedSilicide技術により、nチャネル型MISFETQnのゲート電極GE1およびソースドレイン領域n型半導体領域SD1の表面上層部とpチャネル型MISFETQpのゲート電極GE2およびソースドレイン領域p型半導体領域SD2の表面上層部とに、低抵抗の金属シリサイド層4を形成する。例えば、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の表面上面を露出させてから、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2上を含む半導体基板1の主面全面上に、コバルトCo膜またはニッケルNi膜などの金属膜をスパッタリング法などを用いて形成堆積する。それから、熱処理によってこの金属膜とゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2を構成する各シリコン領域を反応させる。これにより、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の表面に、それぞれ金属シリサイド層4が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層4はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層4はニッケルシリサイド層であり、前記金属膜がニッケル白金合金膜の場合は、金属シリサイド層4はニッケル白金シリサイド層となる。その後、未反応の前記金属膜は除去する。金属シリサイド層4を形成したことで、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極GE1,GE2上に金属シリサイド層4を形成した場合には、ゲート電極GE1上の金属シリサイド層4もゲート電極GE1の一部とみなすこともでき、ゲート電極GE2上の金属シリサイド層4もゲート電極GE2の一部とみなすこともできる。次に、図8に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、引張応力用の絶縁膜として窒化シリコン膜第1絶縁膜5を形成する図7のステップS1。窒化シリコン膜5は、nMIS形成領域1Aでは、ゲート電極GE1、サイドウォールスペーサSWおよびn型半導体領域SD1を覆うように形成され、pMIS形成領域1Bでは、ゲート電極GE2、サイドウォールスペーサSWおよびp型半導体領域SD2を覆うように形成される。すなわち、窒化シリコン膜5は、ゲート電極GE1,GE2、サイドウォールスペーサSW、n型半導体領域SD1およびp型半導体領域SD2を覆うように、金属シリサイド層4上を含む半導体基板1の主面上に形成される。換言すれば、窒化シリコン膜5は、半導体基板1の主面上に、nチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように形成され、それによって、nMIS形成領域1Aではnチャネル型MISFETQnが窒化シリコン膜5で覆われ、pMIS形成領域1Bではpチャネル型MISFETQpが窒化シリコン膜5で覆われた状態になる。ステップS1で形成した窒化シリコン膜5は、引張応力膜である。なお、本実施の形態および以下の実施の形態2において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜絶縁膜であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している与えられている、生じている。nチャネル型MISFETが形成された半導体基板におけるチャネル領域に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、nチャネル型MISFETのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜と言う場合もあり、また、窒化シリコンからなる引張応力膜を、引張応力の窒化シリコン膜と言う場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜絶縁膜であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している与えられている、生じている。pチャネル型MISFETが形成された半導体基板におけるチャネル領域に圧縮応力膜によって圧縮応力が作用すると、正孔ホールの移動度が増加するなどして、pチャネル型MISFETのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜と言う場合もあり、また、窒化シリコンからなる圧縮応力膜を、圧縮応力の窒化シリコン膜と言う場合もある。窒化シリコン膜5は、プラズマCVDCVD:ChemicalVaporDeposition法を用いて形成することができる。窒化シリコン膜5の具体的な成膜条件例を挙げると、次の通りである。例えば、平行平板型プラズマCVD装置を用い、シランSiH4ガス、アンモニアNH3ガスおよび窒素N2ガスを、ガス流量比がSiH4:NH3:N2=1:5~10:5~20程度となるような割合で成膜用チャンバに導入し、0.01~1W/cm2程度のRFパワー高周波パワーを印加することで、半導体基板1上に窒化シリコン膜5を成膜することができる。成膜温度成膜時の半導体基板1の温度は、例えば250~450°C程度とすることができる。形成された窒化シリコン膜5の厚み膜厚は、好ましくは15~50nm程度とすることができる。ステップS1において、窒化シリコン膜5は、引張応力膜として形成されるが、引張応力膜は、プラズマCVD法で窒化シリコン膜ここでは窒化シリコン膜5を形成し、その際の成膜条件成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなどを制御することで、形成することができる。これにより、ステップS1で成膜した直後の窒化シリコン膜5を引張応力膜とすることができる。また、窒化シリコン膜5は、ステップS1において引張応力膜として成膜されるが、高引張応力の膜として成膜するという観点で、窒化シリコン膜5の成膜温度を400°C以上としたプラズマCVD法により形成することが好ましい。引張応力膜として成膜した窒化シリコン膜の引張応力を更に増大させる処理として、紫外線照射処理がある。プラズマCVD法を用いて引張応力膜として成膜した窒化シリコン膜に対して紫外線照射処理紫外線を照射する処理を施すことで、紫外線照射前よりも大きな引張応力の窒化シリコン膜とすることができる。紫外線照射処理によって窒化シリコン膜の引張応力が増大するのは、紫外線照射によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるSiシリコンとN窒素との結合角が変化しより特定的には結合角が小さくなり、それによって窒化シリコン膜の引張応力が増大するためと考えられる。紫外線照射によって窒化シリコン膜中の水素が脱離するため、紫外線照射処理は、窒化シリコン膜中の水素含有率水素濃度を低減させる処理でもある。本実施の形態では、ステップS1で窒化シリコン膜5を成膜好ましくはプラズマCVD法で成膜した後、この窒化シリコン膜5に対して紫外線を照射する図7のステップS2。ステップS2の紫外線照射処理は、半導体基板1を加熱しながら行うことが好ましく、その加熱温度半導体基板1の温度は、例えば300~600°Cの範囲内とすることができる。ステップS2の紫外線照射処理は、不活性ガス雰囲気中、例えばヘリウムHe、アルゴンArまたは窒素N2雰囲気中、で行うことが好ましい。紫外線を照射する処理すなわち紫外線照射処理を、以下ではUVUV:ultraviolet照射処理とも称する。ステップS2のUV照射処理は、窒化シリコン膜5の引張応力を増大させるように作用するため、窒化シリコン膜5の引張応力を増大する処理とみなすことができる。すなわち、ステップS1で形成された窒化シリコン膜5は引張応力膜であるが、ステップS2のUV照射処理により、引張応力膜である窒化シリコン膜5の引張応力を更に増大させることができる。また、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全体の窒化シリコン膜5に対して、ステップS2でUV照射処理が行われる。このため、ステップS2においては、nMIS形成領域1Aの窒化シリコン膜5およびpMIS形成領域1Bの窒化シリコン膜5は、ともに紫外線が照射される。このため、ステップS2でUV照射処理を行うと、nMIS形成領域1Aの窒化シリコン膜5およびpMIS形成領域1Bの窒化シリコン膜5は、UV照射前よりも引張応力が増大する。また、ステップS2でUV照射処理を行うと、nMIS形成領域1Aの窒化シリコン膜5およびpMIS形成領域1Bの窒化シリコン膜5は、UV照射前よりも水素含有率が低減する。しかしながら、nMIS形成領域1AとpMIS形成領域1Bとで比べると、UV照射前は、nMIS形成領域1Aの窒化シリコン膜5の引張応力とpMIS形成領域1Bの窒化シリコン膜5の引張応力とは、ほぼ同じであり、ステップS2でUV照射を行っても、nMIS形成領域1Aの窒化シリコン膜5の引張応力とpMIS形成領域1Bの窒化シリコン膜5の引張応力とは、ほぼ同じである。また、nMIS形成領域1AとpMIS形成領域1Bとで比べると、UV照射前は、nMIS形成領域1Aの窒化シリコン膜5の水素含有率とpMIS形成領域1Bの窒化シリコン膜5の水素含有率とは、ほぼ同じであり、ステップS2でUV照射を行っても、nMIS形成領域1Aの窒化シリコン膜5の水素含有率とpMIS形成領域1Bの窒化シリコン膜5の水素含有率とは、ほぼ同じである。ステップS1,S2を経た窒化シリコン膜5すなわちステップS2のUV照射処理で引張応力が増大された窒化シリコン膜5の引張応力は、絶対値応力の絶対値が1.4GPa以上であることが好ましく、これにより、窒化シリコン膜5はnチャネル型MISFETQnの特性オン電流を向上可能な、高い引張応力の膜とされている。また、本実施の形態では、ステップS1でプラズマCVD法により窒化シリコン膜5を成膜し、ステップS1で成膜した窒化シリコン膜5に対してステップS2でUV照射処理を行うが、ここでは、ステップS1とステップS2とを1サイクル1回行なう場合すなわち窒化シリコン膜5が単層膜の場合について説明した。他の形態として、ステップS1の窒化シリコン膜の成膜と、ステップS2の紫外線照射処理とを、複数サイクル複数回繰り返すこともできる。複数サイクル行なう場合は、以下のように行なえばよい。すなわち、半導体製造装置の成膜用チャンバ内に半導体基板1半導体ウエハを配置して半導体基板1の主面全面上に第1窒化シリコン膜を形成成膜してからステップS1に相当するステップ、この半導体基板1を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板1の主面の第1窒化シリコン膜に対して紫外線照射処理を行うステップS2に相当するステップ。この紫外線照射処理で第1絶縁膜は引張応力が増大されかつ水素含有率が低減する。それから、この半導体基板1を再度、成膜用チャンバに搬送し、成膜用チャンバ内で半導体基板1の主面全面上すなわち第1窒化シリコン膜上に第2窒化シリコン膜を形成成膜してからステップS1に相当するステップ、この半導体基板1を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板1の主面の第2窒化シリコン膜に対して紫外線照射処理を行うステップS2に相当するステップ。この紫外線照射処理で第2絶縁膜は引張応力が増大されかつ水素含有率が低減する。これを、形成成膜された窒化シリコン膜の合計厚みが、所定の厚みになるまで繰り返すことで、引張応力膜としての窒化シリコン膜5を形成することができる。ステップS1に相当する窒化シリコン膜の成膜ステップとステップS2に相当する紫外線照射処理ステップとをnサイクルnは整数繰り返した場合には、nサイクルの繰り返し後に得られた引張応力の窒化シリコン膜5は、第1~第n窒化シリコン膜の積層膜となり、この積層膜を構成する各窒化シリコン膜第1~第n窒化シリコン膜のそれぞれは、それぞれの成膜後にUV照射処理されたものとなる。このため、引張応力として機能する窒化シリコン膜5を形成する工程は、次のように表現することができる。すなわち、窒化シリコン膜を形成成膜する第1ステップ上記ステップS1に相当と、第1ステップで形成成膜された窒化シリコン膜に紫外線照射処理を施す第2ステップ上記ステップS2に相当とからなるサイクルを、1サイクル以上行うことにより、半導体基板1上にnチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように、引張応力膜として機能する窒化シリコン膜5を形成する。この際、第1ステップで形成成膜された窒化シリコン膜の引張応力は、第2ステップで行われる紫外線照射処理によって増大され、また、第1ステップで形成成膜された窒化シリコン膜の水素含有率は、第2ステップで行われる紫外線照射処理によって低減される。その後、後述のステップS3およびそれ以降の工程を行う。ステップS1の窒化シリコン膜の成膜と、ステップS2の紫外線照射処理とを1サイクルだけ行なった場合この場合、窒化シリコン膜5は単層膜となるには、製造時間を短縮でき、スループットを向上できるという利点がある。ステップS1の窒化シリコン膜の成膜と、ステップS2の紫外線照射処理とを、複数サイクル繰り返した場合この場合窒化シリコン膜5は複数の窒化シリコン膜の積層膜となるには、大きな引張応力の窒化シリコン膜5を形成しやすいという利点がある。ステップS2のUV照射処理の後ステップS1とステップS2を複数サイクル繰り返した場合は最終サイクルのステップS2の後、図9に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、すなわち窒化シリコン膜5上に、マスク層用の材料膜6を形成する図7のステップS3。後述のステップS7マスク層6aの除去工程を省略する場合後述の図23および図24の工程の場合に対応は、材料膜6は、絶縁性を有することすなわち材料膜6が絶縁膜であることが必要であるが、後述のステップS7でマスク層6aを除去する場合は、材料膜6は、除去残りを考慮すると絶縁膜がより好ましいが、絶縁膜でない場合も許容できる。材料膜6としては、例えば酸化シリコン膜を用いることができ、この場合、CVD法などを用いて形成することができる。例えば準常圧CVDSubatmosphericCVD:SACVDを用いて、酸化シリコン膜からなる材料膜6を形成することができる。次に、図10に示されるように、nMIS形成領域1Aを覆いかつpMIS形成領域1Bを露出するようなフォトレジストパターンRP1を、フォトリソグラフィ技術を用いて材料膜6上に形成する図7のステップS4。次に、フォトレジストパターンRP1をエッチングマスクとして用いて、pMIS形成領域1Bの材料膜6をエッチングにより除去する図7のステップS5。これにより、pMIS形成領域1Bにおいては、材料膜6が除去されることで、窒化シリコン膜5が露出される。一方、nMIS形成領域1Aにおいては、フォトレジストパターンRP1がエッチングマスクとして機能するため、材料膜6は除去されずに残存してマスク層6aとなり、nMIS形成領域1Aの窒化シリコン膜5は露出されない。図10には、ステップS5のエッチング工程を行った段階が示されている。マスク層6aは、nMIS形成領域1Aに残存する材料膜6からなる。マスク層6aは、nMIS形成領域1Aに形成され、pMIS形成領域1Bには形成されない。このため、マスク層6aは、nMIS形成領域1Aの窒化シリコン膜5を覆い、pMIS形成領域1Bの窒化シリコン膜5を露出する。また、ステップS5のエッチングは、窒化シリコン膜5よりも材料膜6の方がエッチングされやすい条件で、材料膜6をエッチングする。このため、材料膜6は、窒化シリコン膜5に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、材料膜6は、窒化シリコン膜5とは異なる材料からなる。材料膜6が酸化シリコン膜であれば、ステップS5でのエッチング選択比材料膜6のエッチング速度/窒化シリコン膜5のエッチング速度を大きくして材料膜6のエッチングを行えるため、より好ましい。ステップS5のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。マスク層6aの厚み従って材料膜6の形成厚みは、好ましくは10~200nmである。ステップS5のエッチング工程の後、図11に示されるように、フォトレジストパターンRP1を除去する。次に、プラズマ処理を行う図7のステップS6。このステップS6のプラズマ処理では、半導体基板1がプラズマにさらされる。ステップS6のプラズマ処理は、半導体基板1の主面がプラズマにさらされる処理であるため、半導体基板1の主面にプラズマが照射される処理とみなすこともできる。なお、図11において、このプラズマ処理を、矢印符号PTを付した矢印で模式的に示してある。ステップS6のプラズマ処理の直前の段階では、半導体基板1の主面においては、pMIS形成領域1Bでは、窒化シリコン膜5が露出され、nMIS形成領域1Aでは、窒化シリコン膜5は露出されずにマスク層6aで覆われ、このマスク層6aが露出されており、この状態でステップS6のプラズマ処理が行われる。すなわち、ステップS6のプラズマ処理の直前の段階では、pMIS形成領域1Bにおいて、窒化シリコン膜5が最上層で、nMIS形成領域1Aにおいては、マスク層6aが最上層であり、この状態でステップS6のプラズマ処理が行われる。nMIS形成領域1Aの窒化シリコン膜5は露出されずにpMIS形成領域1Bの窒化シリコン膜5が露出された状態でステップS6のプラズマ処理を行うため、ステップS6のプラズマ処理は、pMIS形成領域1Bの窒化シリコン膜5すなわちpチャネルMISFETQpを覆う部分の窒化シリコン膜5をプラズマ処理する工程とみなすこともできる。ステップS6のプラズマ処理は、pMIS形成領域1Bの窒化シリコン膜5の応力を緩和低減する処理である。プラズマ処理によって窒化シリコン膜の応力が緩和低減するのは、プラズマによって窒化シリコン膜におけるSiシリコンとN窒素との結合の構造が変化して、SiシリコンとN窒素との結合角が変化し引張応力の窒化シリコン膜の場合は結合角が大きくなり、それによって窒化シリコン膜の応力が緩和低減するためと考えられる。紫外線照射処理とは異なり、プラズマ処理を行っても、窒化シリコン膜から水素はほとんど脱離せず、窒化シリコン膜中の水素含有率水素濃度はほとんど変化しない。なお、本実施の形態および以下の実施の形態2において、膜の応力を緩和するとは、膜の応力の絶対値を低減小さくすることを意味し、その膜が引張応力膜の場合は、その膜の引張応力を低減することを意味し、その膜が圧縮応力である場合は、その膜の圧縮応力を低減することを意味する。本実施の形態の場合、窒化シリコン膜5は引張応力膜であるため、ステップS6のプラズマ処理は、pMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和低減する処理である。一方、後述の実施の形態2の場合、窒化シリコン膜5aは圧縮応力膜であるため、後述のステップS6aのプラズマ処理は、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力を緩和低減する処理である。ステップS6のプラズマ処理の際、pMIS形成領域1Bでは窒化シリコン膜5が露出されているため、この窒化シリコン膜5にプラズマが照射されるpMIS形成領域1Bの窒化シリコン膜5がプラズマにさらされることで、pMIS形成領域1Bの窒化シリコン膜5の応力ここでは引張応力が緩和低減される。一方、nMIS形成領域1Aでは、窒化シリコン膜5上にマスク層6aが形成されているため、窒化シリコン膜5は露出されておらず、ステップS6のプラズマ処理を行ってもnMIS形成領域1Aの窒化シリコン膜5にはプラズマは照射されないnMIS形成領域1Aの窒化シリコン膜5はプラズマにさらされない。このため、ステップS6のプラズマ処理を行っても、nMIS形成領域1Aの窒化シリコン膜5の応力ここでは引張応力は、ほとんど緩和低減されない。つまり、引張応力膜である窒化シリコン膜5にプラズマが照射されると、窒化シリコン膜5の引張応力が緩和低減する性質を利用する。そして、pMIS形成領域1Bでは窒化シリコン膜5が露出され、かつnMIS形成領域1Aでは窒化シリコン膜5が露出されていない具体的にはnMIS形成領域1Aでは窒化シリコン膜5がマスク層6aで覆われている状態で、ステップS6のプラズマ処理を行うことにより、nMIS形成領域1Aの窒化シリコン膜5にはプラズマが照射され、一方、pMIS形成領域1Bの窒化シリコン膜5にはプラズマが照射されないようにする。これにより、pMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和低減し、かつnMIS形成領域1Aの窒化シリコン膜5の引張応力は維持する緩和させないことができる。ステップS6のプラズマ処理を行うことにより、pMIS形成領域1Bの窒化シリコン膜5の引張応力は、nMIS形成領域1Aの窒化シリコン膜5の引張応力よりも小さくなる。すなわち、ステップS6のプラズマ処理を行った後、pMIS形成領域1Bの窒化シリコン膜5の引張応力は、nMIS形成領域1Aの窒化シリコン膜5の引張応力よりも小さくなっており、この状態応力の大小関係は、製造された半導体装置においても維持される。具体的には、ステップS6のプラズマ処理を行うことで、pMIS形成領域1Bの窒化シリコン膜5の引張応力は、好ましくは、nMIS形成領域1Aの窒化シリコン膜5の引張応力の1/2以下となり、この状態1/2以下という関係は、製造された半導体装置においても維持される。ステップS6のプラズマ処理は、水素プラズマ処理水素H2ガスを用いたプラズマ処理、ヘリウムプラズマ処理ヘリウムHeガスを用いたプラズマ処理、アルゴンプラズマ処理アルゴンArガスを用いたプラズマ処理、窒素プラズマ処理窒素N2ガスを用いたプラズマ処理、またはアンモニアプラズマ処理アンモニアNH3ガスを用いたプラズマ処理を用いることができる。また、ステップS6のプラズマ処理として、水素H2ガス、ヘリウムHeガス、アルゴンArガス、窒素N2ガス、およびアンモニアNH3ガスのうちの2種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、ステップS6のプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップS6のプラズマ処理を水素プラズマ処理とすることにより、pMIS形成領域1Bの窒化シリコン膜5の引張応力を、最も効果的に緩和低減することができる。ステップS6のプラズマ処理は、半導体基板1を加熱しながら行うことが好ましく、その加熱温度半導体基板1の温度は、例えば300~500°Cの範囲内とすることができる。ステップS6のプラズマ処理の際の半導体基板1の温度が高すぎると、金属シリサイド層4が高抵抗化するなどしてトランジスタ特性が低下する虞があり、一方、ステップS6のプラズマ処理の際の半導体基板1の温度が低すぎると、窒化シリコン膜5の引張応力を緩和させる効果が小さくなる虞がある。この観点から、ステップS6のプラズマ処理の際の半導体基板1の温度加熱温度に上記温度範囲300~500°Cを採用することで、トランジスタ特性の低下を防止しながら、窒化シリコン膜5の引張応力を的確に緩和低減させることができるようになる。また、ステップS6のプラズマ処理では、高周波電力を例えば0.1~10W/cm2程度とし、圧力を例えば0.1~50Torr程度とすることができる。ステップS6のプラズマ処理を行った後、図12に示されるように、エッチングなどによりマスク層6aを除去する図7のステップS7。ステップS7でマスク層6aを除去するので、マスク層6a従って材料膜6もは、絶縁膜でなくともよいが、マスク層6aの除去残りが生じてもその残存物が不具合を生じないようにする観点から、マスク層6a従って材料膜6もが絶縁膜であれば、より好ましい。一方、後述の図23および図24の工程の場合は、マスク層6aを除去せずに層間絶縁膜7を形成するため、マスク層6a従って材料膜6もは、絶縁膜とする必要がある。nMIS形成領域1Aの窒化シリコン膜5上にマスク層6aが形成されていたため、ステップS7では、nMIS形成領域1Aのマスク層6aがエッチングされて除去される。一方、pMIS形成領域1Bでは、上記材料膜6は上記ステップS5で既に除去されており、ステップS7の前とステップS7の後ともに窒化シリコン膜5が露出されている。ステップS7でマスク層6aを除去することにより、pMIS形成領域1BだけでなくnMIS形成領域1Aでも窒化シリコン膜5が露出された状態となり、nMIS形成領域1AおよびpMIS形成領域1Bにおいて、半導体基板1の主面の最上層が窒化シリコン膜5となる。ステップS7のエッチングは、窒化シリコン膜5よりもマスク層6aの方がエッチングされやすい条件で、マスク層6aをエッチングする。このため、マスク層6aは、窒化シリコン膜5に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、マスク層6aは、窒化シリコン膜5とは異なる材料からなる。マスク層6aが酸化シリコン膜であれば、ステップS7でのエッチング選択比マスク層6aのエッチング速度/窒化シリコン膜5のエッチング速度を大きくしやすいため、より好ましい。ステップS7のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。次に、図13に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、すなわち窒化シリコン膜5上に、酸化シリコン系の絶縁膜として層間絶縁膜絶縁膜7を形成する図7のステップS8。層間絶縁膜7の膜厚は、窒化シリコン膜5の膜厚よりも厚い。層間絶縁膜7としては、酸化シリコン系の絶縁膜すなわち酸化膜系絶縁膜を用いる。ここで、酸化シリコン系の絶縁膜酸化膜系絶縁膜とは、酸化シリコンを主体とする絶縁膜であるが、炭素C、フッ素F、窒素N、ホウ素BおよびリンPのうちの一種以上を更に含有することもできる。層間絶縁膜7の形成後、層間絶縁膜7の表面上面をCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨するなどして、層間絶縁膜7の上面を平坦化する。次に、層間絶縁膜7上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜7および窒化シリコン膜5をドライエッチングすることにより、図14に示されるように、層間絶縁膜7および窒化シリコン膜5にコンタクトホール貫通孔、孔CNTを形成する。コンタクトホールCNTは、層間絶縁膜7および窒化シリコン膜5からなる積層膜積層絶縁膜を貫通するように形成される。コンタクトホールCNTを形成するには、まず、窒化シリコン膜5に比較して層間絶縁膜7がエッチングされやすい条件で層間絶縁膜7のドライエッチングを行い、窒化シリコン膜5をエッチングストッパ膜として機能させることで、層間絶縁膜7にコンタクトホールCNTを形成する。それから、層間絶縁膜7に比較して窒化シリコン膜5がエッチングされやすい条件でコンタクトホールCNTの底部の窒化シリコン膜5をドライエッチングして除去することで、貫通孔としてのコンタクトホールCNTが形成される。n型半導体領域SD1の上部に形成されたコンタクトホールCNTの底部では、n型半導体領域SD1上の金属シリサイド層4が露出され、また、p型半導体領域SD2の上部に形成されたコンタクトホールCNTの底部では、p型半導体領域SD2上の金属シリサイド層4が露出される。コンタクトホールCNT形成時に窒化シリコン膜5をエッチングストッパ膜として機能させたことで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。次に、コンタクトホールCNT内に、タングステンWなどからなる導電性のプラグ接続用導体部PGを形成する埋め込む。プラグPGを形成するには、例えば、コンタクトホールCNTの内部底部および側壁上を含む層間絶縁膜7上に、バリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCNTを埋めるように形成し、層間絶縁膜7上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図14では、プラグPGを構成するバリア導体膜および主導体膜タングステン膜を一体化して示してある。n型半導体領域SD1の上部に形成されたプラグPGは、その底部でn型半導体領域SD1の表面上の金属シリサイド層4と接して電気的に接続され、また、p型半導体領域SD2の上部に形成されたプラグPGは、その底部でp型半導体領域SD2の表面上の金属シリサイド層4と接して電気的に接続される。次に、図15に示されるように、プラグPGが埋め込まれた層間絶縁膜7上に、配線形成用の絶縁膜層間絶縁膜8を形成する。絶縁膜8は、単体膜単体絶縁膜または積層膜積層絶縁膜とすることができる。次に、シングルダマシン法により第1層目の配線を形成する。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングによって絶縁膜8の所定の領域に配線溝9を形成した後、半導体基板1の主面上すなわち配線溝9の底部および側壁上を含む絶縁膜8上にバリア導体膜バリアメタル膜を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層図示せずを形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜主導体膜を形成する。銅めっき膜により配線溝9の内部を埋め込む。それから、配線溝9以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図15では、配線M1を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線M1は、プラグPGに接続され、プラグPGを介してnチャネル型MISFETQnのソースまたはドレイン用のn型半導体領域SD1やゲート電極GEなどと電気的に接続されている。その後、デュアルダマシン法により2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。<本実施の形態の主要な特徴について>本実施の形態では、nチャネル型MISFETQnを覆うように、引張応力膜である窒化シリコン膜5が形成されているため、nチャネル型MISFETQnのチャネル領域における電子の移動度が増加するなどして、nチャネル型MISFETQnのチャネルを流れるオン電流駆動電流を増加させることができる。このため、nチャネル型MISFETQnを備えた半導体装置の性能を向上させることができる。また、引張応力膜としては、窒化シリコン膜以外にSiON膜酸窒化シリコン膜やSiCN膜炭窒化シリコン膜もあるが、窒化シリコン膜に比べて、SiON膜やSiCN膜は、高い引張応力を得ることが難しいため、本実施の形態では、引張応力膜として窒化シリコン膜5を使用している。本実施の形態では、窒化シリコンからなる引張応力膜ここでは窒化シリコン膜5を用いることで、半導体基板に作用する引張応力を高めることができ、nチャネル型MISFETQnのオン電流駆動電流の向上効果を高めることができる。nMIS形成領域1Aの窒化シリコン膜5nチャネル型MISFETQnを覆う部分の窒化シリコン膜5の引張応力は、1.4GPa以上応力の絶対値が1.4GPa以上であれば、より好ましい。なお、本実施の形態および以下の実施の形態において、窒化シリコン膜というときは、酸素や炭素などを微量含有する膜窒化シリコン膜を排除するものではない。図16および図17は、第1比較例の半導体装置の製造工程中の要部断面図であり、nMIS形成領域1AとpMIS形成領域1Bとに別々の窒化シリコン膜105a,105bを形成した場合が示されている。図16および図17の第1比較例の製造工程について以下に説明する。すなわち、サリサイドプロセスを行って上記図6の構造を得た後、第1比較例の製造工程では、図16に示されるように、半導体基板1の主面全面上に引張応力の窒化シリコン膜105aを形成してから、pMIS形成領域1Bの窒化シリコン膜105aを除去しかつnMIS形成領域1Aの窒化シリコン膜105aを残す。それから、半導体基板1の主面全面上に圧縮応力の窒化シリコン膜105bを形成してから、nMIS形成領域1Aの窒化シリコン膜105bを除去しかつpMIS形成領域1Bの窒化シリコン膜105bを残す。これにより、nMIS形成領域1Aのnチャネル型MISFETQnが引張応力の窒化シリコン膜105aで覆われ、かつpMIS形成領域1Bのpチャネル型MISFETQpが圧縮応力の窒化シリコン膜105bで覆われた構造が得られる。それから、図17に示されるように、半導体基板1の主面上に層間絶縁膜7を形成する。その後、上記コンタクトホールCNT、プラグPG、絶縁膜8、配線溝9および配線M1に相当するものを形成するが、ここではその図示および説明は省略する。図16および図17に示される第1比較例の場合、nMIS形成領域1Aのnチャネル型MISFETQnが引張応力の窒化シリコン膜105aで覆われ、かつpMIS形成領域1Bのpチャネル型MISFETQpが窒化シリコン膜105bで覆われている。このため、nチャネル型MISFETQnに対しては、窒化シリコン膜105aの引張応力により、チャネル領域における電子の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができ、また、pチャネル型MISFETQpに対しては、窒化シリコン膜105bの圧縮応力により、チャネル領域におけるホール正孔の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができる。しかしながら、図16および図17に示される第1比較例の場合、nMIS形成領域1AとpMIS形成領域1Bとに別々の窒化シリコン膜105a,105bを形成するため、nMIS形成領域1AとpMIS形成領域1Bとの境界付近に、引張応力の窒化シリコン膜105aと圧縮応力の窒化シリコン膜105bとが部分的に重なる箇所が発生する。これは、膜剥がれ重なり部分で上層側の膜が剥がれる現象や異物膜剥がれによる異物の発生の要因になりやすく、製造歩留まりを低下させる虞がある。また、段差も形成されてしまう。それに対して、本実施の形態では、nMIS形成領域1AとpMIS形成領域1Bの両方に共通の窒化シリコン膜5が形成されている。このため、図16および図17の第1比較例の場合のように、nチャネル型MISFETQn用の応力膜とpチャネル型MISFETQp用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、nMIS形成領域1AとpMIS形成領域1Bの両方に形成された共通の窒化シリコン膜5を、nMIS形成領域1AのコンタクトホールCNTとpMIS形成領域1BのコンタクトホールCNTとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。また、本実施の形態では、共通の窒化シリコン膜5がnMIS形成領域1AとpMIS形成領域1Bの両方に形成されているため、窒化シリコン膜5はnチャネル型MISFETQnだけでなくpチャネル型MISFETQpも覆っているが、nチャネル型MISFETQnを覆う部分の窒化シリコン膜5は、引張応力が大きい方が好ましく、pチャネル型MISFETQpを覆う部分の窒化シリコン膜5は、引張応力が小さい方が好ましい。これは、pチャネル型MISFETQpを覆う窒化シリコン膜5の引張応力が大きいと、この引張応力が、pチャネル型MISFETQpのチャネル領域におけるホール正孔の移動度を低下させるように作用し、pチャネル型MISFETQpの特性例えばオン電流を低下させる虞があるからである。そこで、本実施の形態では、nMIS形成領域1AとpMIS形成領域1Bとに共通の窒化シリコン膜5を形成するが、この窒化シリコン膜5の応力の大きさを、nMIS形成領域1AとpMIS形成領域1Bとで共通同じではなく相違させている。すなわち、本実施の形態では、窒化シリコン膜5はnMIS形成領域1AとpMIS形成領域1Bの両方にわたって形成されているが、nMIS形成領域1Aの窒化シリコン膜5の引張応力は、pMIS形成領域1Bの窒化シリコン膜5の引張応力よりも大きくなっている。つまり、nチャネル型MISFETQnを覆う窒化シリコン膜5の引張応力は、pチャネル型MISFETQpを覆う窒化シリコン膜5の引張応力よりも、大きくなっている。換言すれば、pMIS形成領域1Bの窒化シリコン膜5の引張応力は、nMIS形成領域1Aの窒化シリコン膜5の引張応力よりも小さくなっている。つまり、pチャネル型MISFETQpを覆う窒化シリコン膜5の引張応力は、nチャネル型MISFETQnを覆う窒化シリコン膜5の引張応力よりも、小さくなっている。この状態引張応力の大小関係は、上記ステップS6のプラズマ処理によって確立され、上記ステップS6のプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。このため、窒化シリコン膜5は、nMIS形成領域1Aのnチャネル型MISFETQnのチャネル領域に対しては、大きな引張応力を作用させるため、nチャネル型MISFETQnの特性オン電流を的確に向上させることができる。一方、窒化シリコン膜5がpMIS形成領域1Bのpチャネル型MISFETQpのチャネル領域に対して作用させる引張応力は小さくすることができるため、pチャネル型MISFETQpの特性例えばオン電流の低下を、抑制または防止することができる。従って、pチャネル型MISFETQpの特性例えばオン電流の低下を抑制または防止しながら、nチャネル型MISFETQnの特性オン電流の向上を図ることができる。これにより、CMISFETを備える半導体装置の性能を向上させることができる。この観点で、nMIS形成領域1Aの窒化シリコン膜5の引張応力が、pMIS形成領域1Bの窒化シリコン膜5の引張応力の2倍以上であればすなわち、nチャネル型MISFETQnを覆う窒化シリコン膜5の引張応力が、pチャネル型MISFETQpを覆う窒化シリコン膜5の引張応力の2倍以上であれば、より好ましい。また、nMIS形成領域1Aの窒化シリコン膜5の引張応力は、1.4GPa以上応力の絶対値が1.4GPa以上であることが、より好ましい。本実施の形態では、上記ステップS6のプラズマ処理によってpMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和低減することにより、nMIS形成領域1Aの窒化シリコン膜5の引張応力とpMIS形成領域1Bの窒化シリコン膜5の引張応力との差を確保している。プラズマ処理によって窒化シリコン膜の応力を緩和できることを、図18を参照して説明する。図18は、半導体基板半導体ウエハの主面に形成した応力膜ここでは窒化シリコン膜にプラズマ処理を施したとき膜応力の変化を示すグラフ説明図である。図18のグラフの縦軸は、応力膜の応力に対応しており、プラスの応力が引張応力、マイナスの応力が圧縮応力に対応している。図18のAは、半導体基板半導体ウエハ上に引張応力膜として成膜した窒化シリコン膜の応力膜応力に対応し、図18のBは、Aの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力膜応力に対応している。また、図18のCは、半導体基板半導体ウエハ上に圧縮応力膜として成膜した窒化シリコン膜の応力膜応力に対応し、図18のDは、Cの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力膜応力に対応している。図18のAとBを比べると分かるように、引張応力膜として成膜した窒化シリコン膜に対してプラズマ処理図18の場合は水素プラズマ処理を施すと、プラズマ処理前図18のAよりもプラズマ処理後図18のBの方が、引張応力が緩和低減する。また、図18のCとDを比べると分かるように、圧縮応力膜として成膜した窒化シリコン膜に対してプラズマ処理図18の場合は水素プラズマ処理を施すと、プラズマ処理前図18のCよりもプラズマ処理後図18のDの方が、圧縮応力が緩和低減する。つまり、圧縮または引張の応力膜は、プラズマ処理を施すことにより、応力が緩和低減する。但し、図18のA,Bと図18のC,Dとを比べると分かるように、プラズマ処理による応力の緩和低減効果は、圧縮応力膜よりも引張応力膜の方が大きい。図19は、半導体基板半導体ウエハの主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、その窒化シリコン膜の応力の変化量応力シフトを示すグラフである。図19には、プラズマ処理が水素プラズマ処理の場合図19でH2として示されている、ヘリウムプラズマ処理の場合図19でHeとして示されている、アルゴンプラズマ処理の場合図19でArとして示されている、およびアンモニアプラズマ処理の場合図19でNH3として示されているが、それぞれ示されている。図19のグラフの縦軸は、引張応力の窒化シリコン膜のプラズマ処理前の応力を基準にして、プラズマ処理によりその応力がどの位シフト変化したかを示している。すなわち、プラズマ処理後の応力値からプラズマ処理前の応力値を引いた値が図19の縦軸に対応している。図19において、例えば、水素プラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力引張応力が約1500MPaであったものが、水素プラズマ処理によって圧縮側に約1200MPaシフトし図19でマイナスが圧縮側を示す、約300MPaの引張応力になることを示している。また、図19において、例えば、アンモニアプラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力引張応力が約1500MPaであったものが、アンモニアプラズマ処理によって圧縮側に約300MPaシフトし図19においてマイナスが圧縮側を示す、約1200MPaの引張応力になることを示している。図19に示されるように、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、アンモニアプラズマ処理のいずれの場合であっても、窒化シリコン膜の引張応力を緩和低減することができるが、その効果応力を緩和する効果は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きくなっている。このため、ステップS6のプラズマ処理に水素プラズマ処理を用いた場合が、pMIS形成領域1Bの窒化シリコン膜5の引張応力を、最も効率的に緩和低減することができる。図20は、半導体基板半導体ウエハの主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、プラズマ照射後のその窒化シリコン膜の屈折率を示すグラフである。図20には、プラズマ処理が水素プラズマ処理の場合図20でH2として示されている、ヘリウムプラズマ処理の場合図20でHeとして示されている、アルゴンプラズマ処理の場合図20でArとして示されている、およびアンモニアプラズマ処理の場合図20でNH3として示されているが、それぞれ示されている。なお、図20の場合に、プラズマ処理前の屈折率は、1.857程度である。図20に示されるように、プラズマ照射後の窒化シリコン膜の屈折率は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっている。この屈折率の差は、窒化シリコン膜の密度の差を反映していると考えられる。つまり、プラズマ照射後の窒化シリコン膜の屈折率が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているのは、プラズマ照射後の窒化シリコン膜の密度が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているためと考えられる。このため、プラズマ処理によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜の密度が低下するが、その作用は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きいと考えられる。図19と図20とを比べると分かるように、プラズマ照射後の窒化シリコン膜の屈折率は、プラズマ照射による窒化シリコン膜の応力の緩和量低減量と相関しており、プラズマ照射後の窒化シリコン膜の屈折率が小さいほど、プラズマ照射による窒化シリコン膜の応力の緩和量低減量が大きくなっている。そして、水素プラズマ処理の場合が、プラズマ照射後の窒化シリコン膜の屈折率が最も小さく、かつ、プラズマ照射による窒化シリコン膜の応力の緩和量低減量が最も大きくなっている。また、本実施の形態では、ステップS1で成膜した引張応力の窒化シリコン膜5に対して、ステップS2でUV照射処理を行っている。UV照射処理には、窒化シリコン膜5の引張応力を増大させる作用と、窒化シリコン膜5中の水素含有率水素濃度を低減する作用とがある。上述のように、窒化シリコン膜に対してUV照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるSiシリコンとN窒素との結合角が変化し、それによって窒化シリコン膜の引張応力が増大すると考えられる。また、窒化シリコン膜に対してUV照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜中の水素含有率が低減する。ステップS2のUV照射により窒化シリコン膜5の引張応力を増大させれば、nMIS形成領域1Aの窒化シリコン膜5すなわちnチャネル型MISFETQnを覆う部分の窒化シリコン膜5の引張応力を増大させることができるため、nチャネル型MISFETQnの特性オン電流を向上することができる。このため、CMISFETを備える半導体装置の性能を向上させることができる。また、ステップS2のUV照射により窒化シリコン膜5の水素含有率が低減するが、これは、pチャネル型MISFETQpの特性向上にもつながり、これについて以下に説明する。窒化シリコン膜5中の水素含有率が高いと、pチャネル型MISFETQpのNBTINegativeBiasTemperatureInstability:負バイアス温度不安定性が大きくなりやすい。これを防ぐには、pMIS形成領域1Bの窒化シリコン膜5すなわちpチャネル型MISFETQpを覆う部分の窒化シリコン膜5の水素含有率を下げることが有効である。しかしながら、nMIS形成領域1Aの窒化シリコン膜5すなわちnチャネル型MISFETQnを覆う部分の窒化シリコン膜5の水素含有率が高いと、そこからpMIS形成領域1Bの窒化シリコン膜5側へ水素が移動して、pチャネル型MISFETQpのNBTIの拡大に作用するため、pMIS形成領域1Bだけでなく、nMIS形成領域1Aでも、窒化シリコン膜5の水素含有率を低くしておくことが好ましい。このため、本実施の形態では、ステップS2のUV照射処理を、nMIS形成領域1AとpMIS形成領域1Bの両方具体的にはnMIS形成領域1AとpMIS形成領域1Bとを含む窒化シリコン膜5の全面に対して行うことで、nMIS形成領域1AとpMIS形成領域1Bの両方で窒化シリコン膜5の水素含有率を低下させる。これにより、pMIS形成領域1Bの窒化シリコン膜5の水素含有率を低くし、かつnMIS形成領域1Aの窒化シリコン膜5からpMIS形成領域1Bの窒化シリコン膜5へ水素が移動するのを防止できるため、pチャネル型MISFETQpのNBTIを低下させることができる。このため、pチャネル型MISFETQpの特性を向上することができ、CMISFETを備える半導体装置の性能を向上させることができる。また、ステップS2のUV照射処理により、nMIS形成領域1AとpMIS形成領域1Bの両方で窒化シリコン膜5の水素含有率を低下させるが、低下後の窒化シリコン膜5の水素含有率は、3×1021/cm3すなわち3×1021原子/cm3以下であることが好ましく、これにより、上記効果を的確に得ることができる。なお、窒化シリコン膜の水素含有率は、その窒化シリコン膜における単位体積当たりの水素原子の含有量として表すことができる。また、本実施の形態では、ステップS2で、nMIS形成領域1AとpMIS形成領域1Bの両方の窒化シリコン膜5に対してUV照射処理を行い、nMIS形成領域1AとpMIS形成領域1Bの両方で窒化シリコン膜5の水素含有率を低下させているため、nMIS形成領域1Aの窒化シリコン膜5とpMIS形成領域1Bの窒化シリコン膜5とで、水素含有率は同等同じである。このため、製造された半導体装置において、nMIS形成領域1Aの窒化シリコン膜5すなわちnチャネル型MISFETQnを覆う部分の窒化シリコン膜5の水素含有率と、pMIS形成領域1Bの窒化シリコン膜5すなわちpチャネル型MISFETQpを覆う部分の窒化シリコン膜5の水素含有率とは、同等同じである。なお、ここで言う同等とは、概ね10程度のばらつきは許容できる。そして、製造された半導体装置において、nMIS形成領域1AおよびpMIS形成領域1Bの窒化シリコン膜5の水素含有率は、3×1021/cm3以下であることが好ましく、これにより、製造された半導体装置において、pチャネル型MISFETQpの特性を向上具体的にはNBTIを低下させることができ、半導体装置の性能を向上させることができる。また、上述したように、製造された半導体装置において、nMIS形成領域1Aの窒化シリコン膜5の引張応力が、pMIS形成領域1Bの窒化シリコン膜5の引張応力の2倍以上であれば、pチャネル型MISFETQpの特性例えばオン電流の低下を抑制または防止しながら、nチャネル型MISFETQnの特性例えばオン電流を的確に向上させることができ、CMISFETを備えた半導体装置の性能を向上できる。製造された半導体装置において、nチャネル型MISFETQnの特性例えばオン電流の向上効果を高めるため、nMIS形成領域1Aの窒化シリコン膜5すなわちnチャネル型MISFETQnを覆う部分の窒化シリコン膜5の引張応力は、1.4GPa以上応力の絶対値が1.4GPa以上であることが、より好ましい。また、本実施の形態では、ステップS1で引張応力の窒化シリコン膜5を成膜し、ステップS2で窒化シリコン膜5にUV照射処理を施し、ステップS5でnMIS形成領域1Aを覆いかつpMIS形成領域1Bを露出するマスク層6aを形成し、ステップS6でプラズマ処理を行うが、この工程順が重要であり、これについて以下に説明する。図21は、第2比較例の半導体装置の製造工程を示す製造プロセスフロー図であり、本実施の形態の上記図7に相当するものである。なお、図21に示されるステップS105マスク層6a形成工程は、実際には上記ステップS3,S4,S5からなるが、図面の簡略化および理解の容易のために、上記ステップS3,S4,S5を合わせたものを、図21ではステップS105としている。図21の第2比較例の場合、ステップS1で引張応力の窒化シリコン膜5をプラズマCVD法で成膜してから、ステップS105でnMIS形成領域1Aを覆いかつpMIS形成領域1Bを露出するマスク層6aを形成し、この状態でステップS6のプラズマ処理を行うことにより、pMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和することができる。そして、図21の第2比較例の場合、ステップS6のプラズマ処理の後、ステップS7でマスク層6aを除去してから、窒化シリコン膜5に対してステップS2のUV照射処理を施す。この窒化シリコン膜5に対するステップS2のUV照射処理は、nMIS形成領域1AとpMIS形成領域1Bの両方の窒化シリコン膜5に対して行われるため、nMIS形成領域1AとpMIS形成領域1Bの両方の窒化シリコン膜5の引張応力がUV照射処理によって増大してしまい、窒化シリコン膜5の引張応力の大きさはnMIS形成領域1AとpMIS形成領域1Bとで同程度になる。これは、nMIS形成領域1Aの窒化シリコン膜5の引張応力によりnチャネル型MISFETQnの特性例えばオン電流を向上できる一方で、pMIS形成領域1Bの窒化シリコン膜5の引張応力がpチャネル型MISFETQpの特性例えばオン電流を低下させるように作用する。また、図21の第2比較例において、ステップS2のUV照射処理をpMIS形成領域1Bに行わずにnMIS形成領域1Aにのみ行った場合には、ステップS2のUV照射処理によりnMIS形成領域1Aだけの窒化シリコン膜5の引張応力を増大させることも考えられる。しかしながら、この場合、nMIS形成領域1Aの窒化シリコン膜5はUV照射処理によって水素含有率が低減されるが、pMIS形成領域1Bの窒化シリコン膜5に対してはUV照射処理が行われないため、pMIS形成領域1Bの窒化シリコン膜5中の水素含有率は低減できず、pチャネル型MISFETQpの特性が低下する例えばNBTIが増大する虞がある。つまり、図21の第2比較例のようにプラズマ照射処理が先でUV照射処理が後の場合には、nMIS形成領域1Aの窒化シリコン膜5の引張応力が大きくかつpMIS形成領域1Bの窒化シリコン膜5の引張応力が小さき状態を得られないか、あるいはそれが得られても、pMIS形成領域1Bの窒化シリコン膜5の水素含有率を低減できない。また、図21の第2比較例において、ステップS6の窒化シリコン膜5に対するプラズマ処理を省略し、かつステップS2のUV照射処理をpMIS形成領域1Bに行わずにnMIS形成領域1Aにのみ行った場合を考えてみる。この場合、UV照射処理によってnMIS形成領域1Aの窒化シリコン膜5の引張応力を増大させることはできるが、pMIS形成領域1Bの窒化シリコン膜5に対してはUV照射処理が行われないため、pMIS形成領域1Bの窒化シリコン膜5中の水素含有率は低減できず、pチャネル型MISFETQpの特性が低下する例えばNBTIが増大する虞がある。また、図21の第2比較例において、ステップS6の窒化シリコン膜5に対するプラズマ処理は行うが、ステップS2のUV照射処理を省略した場合を考えてみる。この場合、プラズマ処理によってpMIS形成領域1Bの窒化シリコン膜5の引張応力を低減させることはできるが、nMIS形成領域1Aの窒化シリコン膜5に対してはUV照射処理が行われないため、nMIS形成領域1Aの窒化シリコン膜5の引張応力はそれほど大きな応力にはできない。このため、nMIS形成領域1Aの窒化シリコン膜5の引張応力によるnチャネル型MISFETQnの特性例えばオン電流向上効果は小さくなる。また、UV照射処理が行われないため、窒化シリコン膜5の水素含有率は低減できず、pチャネル型MISFETQpの特性が低下する例えばNBTIが増大する虞もある。それに対して、本実施の形態では、ステップS1で窒化シリコン膜5を成膜し、ステップS2で窒化シリコン膜5にUV照射処理を施し、ステップS5でnMIS形成領域1Aを覆いかつpMIS形成領域1Bを露出するマスク層6aを形成し、ステップS6でプラズマ処理を行っている。すなわち、本実施の形態では、先にステップS2でUV照射処理をnMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5に対して行ってから、その後、ステップS6でpMIS形成領域1Bの窒化シリコン膜5に対してプラズマ処理を行う。ステップS2では、nMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5に対してUV照射処理を行うため、nMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5の引張応力を増大させることができるのに加えて、nMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5の水素含有率を低減することができる。その後、nMIS形成領域1Aの窒化シリコン膜5をマスク層6aで覆いかつpMIS形成領域1Bの窒化シリコン膜5を露出した状態で、ステップS6でpMIS形成領域1Bの窒化シリコン膜5に対してプラズマ処理を行うことにより、nMIS形成領域1Aの窒化シリコン膜5の引張応力を維持しながら、pMIS形成領域1Bの窒化シリコン膜5の引張応力を緩和低減することができる。これにより、nMIS形成領域1Aの窒化シリコン膜5の引張応力が大きく、pMIS形成領域1Bの窒化シリコン膜5の引張応力は小さく、nMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5の水素含有率が小さい状態を実現することができる。従って、pMIS形成領域1Bの窒化シリコン膜5の引張応力が小さいことによってpチャネル型MISFETQpの特性例えばオン電流の低下を抑制または防止しながら、nMIS形成領域1Aの窒化シリコン膜5の引張応力が大きいことにより、nチャネル型MISFETQnの特性オン電流の向上を図ることができる。そして、nMIS形成領域1AおよびpMIS形成領域1Bの両方の窒化シリコン膜5の水素含有率が小さいことにより、pチャネル型MISFETQpの特性を向上する例えばNBTIを低下させることができる。これにより、nチャネル型MISFETおよびpチャネル型MISFETを有する半導体装置すなわちCMISFETを有する半導体装置の性能を向上させることができる。このように、本実施の形態では、窒化シリコン膜5に対して、UV照射処理とプラズマ処理とを施すが、その順序を工夫することで、半導体装置の性能特性向上を的確に実現することができる。<本実施の形態の変形例について>上記図1~図15の工程では、上記ステップS6のプラズマ処理を行った後、上記ステップS7でマスク層6aを除去してから、層間絶縁膜7を形成していた。本実施の形態の変形例として、上記ステップS6のプラズマ処理を行った後、上記ステップS7のマスク層6aの除去工程を行わずに層間絶縁膜7を形成する場合について、図22~図24を参照して説明する。図22は、本実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記図7に対応するものである。図23および図24は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。上記図1~図6および図8~図11に示されるように上記ステップS6のプラズマ処理工程までを行った後、変形例の場合は、上記ステップS7のマスク層6aの除去工程を行わずに、図23に示されるように、ステップS8で層間絶縁膜7を形成する。上記図13の場合は、nMIS形成領域1AとpMIS形成領域1Bの両方で層間絶縁膜7は窒化シリコン膜5上に直接的に形成されていたが、図23変形例の場合は、nMIS形成領域1Aにマスク層6aが残存した状態で層間絶縁膜7を形成するため、nMIS形成領域1Aでは層間絶縁膜7はマスク層6a上に形成され、pMIS形成領域1Bでは層間絶縁膜7は窒化シリコン膜5上に形成されることになる。層間絶縁膜7の形成後、層間絶縁膜7の表面をCMP法により研磨するなどして、層間絶縁膜7の上面を平坦化する。次に、層間絶縁膜7上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜7、マスク層6aおよび窒化シリコン膜5をドライエッチングすることにより、図24に示されるように、層間絶縁膜7、マスク層6aおよび窒化シリコン膜5にコンタクトホールCNTを形成する。コンタクトホールCNTは、nMIS形成領域1Aでは、層間絶縁膜7、マスク層6aおよび窒化シリコン膜5からなる積層膜積層絶縁膜を貫通するように形成され、pMIS形成領域1Bでは、層間絶縁膜7および窒化シリコン膜5からなる積層膜積層絶縁膜を貫通するように形成される。コンタクトホールCNTを形成するには、まず、窒化シリコン膜5に比較して層間絶縁膜7およびマスク層6aがエッチングされやすい条件で層間絶縁膜7およびマスク層6aのドライエッチングを行い、窒化シリコン膜5をエッチングストッパ膜として機能させることで、nMIS形成領域1Aの層間絶縁膜7およびマスク層6aとpMIS形成領域1Bの層間絶縁膜7にコンタクトホールCNTを形成する。それから、層間絶縁膜7およびマスク層6aに比較して窒化シリコン膜5がエッチングされやすい条件でコンタクトホールCNTの底部の窒化シリコン膜5をドライエッチングして除去することで、貫通孔としてのコンタクトホールCNTが形成される。n型半導体領域SD1の上部に形成されたコンタクトホールCNTの底部では、n型半導体領域SD1上の金属シリサイド層4が露出され、また、p型半導体領域SD2の上部に形成されたコンタクトホールCNTの底部では、p型半導体領域SD2上の金属シリサイド層4が露出される。コンタクトホールCNT形成時に窒化シリコン膜5をエッチングストッパ膜として機能させたことで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。コンタクトホールCNT形成工程以降は、上記図14および図15を参照して説明したものと基本的には同じである。すなわち、図24に示されるように、コンタクトホールCNT内に導電性のプラグPGを形成し、プラグPGが埋め込まれた層間絶縁膜7上に、配線形成用の絶縁膜層間絶縁膜8を形成し、絶縁膜8に配線溝9を形成し、配線溝9内に配線M1を形成する。図22~図24の変形例の場合は、ステップS7のマスク層6aの除去工程を行わないため、製造された半導体装置においても、マスク層6aが残存する。このため、マスク層6aは絶縁性を有することが必要であり、マスク層6aやその元となる材料膜6は、絶縁膜である。また、コンタクトホールCNTを形成しやすくするためには、マスク層6aは層間絶縁膜7と同じ材料で形成されていれば、より好ましい。このため、マスク層6a従って材料膜6としては、酸化シリコン膜を好適に用いることができる。また、図22~図24の変形例の場合、マスク層6aに酸化シリコン膜を用いると、上述した本実施の形態の効果に加えて、更に、図25を参照して説明する以下のような利点も得られる。図25は、半導体基板半導体ウエハの主面に形成された窒化シリコン膜および酸化シリコン膜に対して、水素プラズマ処理を行ったときの、その窒化シリコン膜および酸化シリコン膜の応力の変化量応力シフトを示すグラフである。図25のグラフの縦軸は、窒化シリコン膜および酸化シリコン膜のプラズマ処理前の応力を基準にして、水素プラズマ処理によりその応力がどの位シフト変化したかを示している。すなわち、水素プラズマ処理後の応力値から水素プラズマ処理前の応力値を引いた値が図25の縦軸に対応している。図25において、窒化シリコン膜の場合は、プラズマ処理前の窒化シリコン膜の応力引張応力が約1500MPaであったものが、水素プラズマ処理によって圧縮側に約1200MPaシフトし図25でマイナスが圧縮側を示す、約300MPaの引張応力になることを示している。また、酸化シリコン膜の場合は、プラズマ処理前の応力がほぼゼロであったものが、水素プラズマ処理によって引張側に数十MPaシフトし図25でプラスが引張側を示す、数十MPaの引張応力になることを示している。つまり、窒化シリコン膜の応力は、プラズマ処理特に水素プラズマ処理によって圧縮側にシフトさせるすなわち引張応力を緩和させることができるのに対して、酸化シリコン膜の場合は、プラズマ処理特に水素プラズマ処理によってその酸化シリコン膜を引張応力膜とすることができる。このため、ステップS6のプラズマ処理は、nMIS形成領域1Aではマスク層6aが露出しかつpMIS形成領域1Bでは窒化シリコン膜5が露出した状態で行われるため、nMIS形成領域1Aのマスク層6aとpMIS形成領域1Bの窒化シリコン膜5とが主としてプラズマにさらされることになる。このため、マスク層6aを酸化シリコン膜により形成した場合には、ステップS6のプラズマ処理により、pMIS形成領域1Bの窒化シリコン膜5の引張応力が緩和低減されるとともに、酸化シリコンからなるマスク層6aは引張応力膜になる。図22~図24の変形例では、この引張応力のマスク層6aがnMIS形成領域1Aに残存するため、nMIS形成領域1Aの窒化シリコン膜5の引張応力だけでなく、nMIS形成領域1Aのマスク層6aの引張応力も、nチャネル型MISFETQnの特性オン電流の向上に寄与するため、半導体装置の特性性能を更に向上させることができる。実施の形態2本実施の形態の半導体装置の製造工程を図面を参照して説明する。図26は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態1の上記図7に対応するものである。図26には、上記図6の構造が得られた後、窒化シリコン膜5a形成工程から層間絶縁膜7形成工程までの製造プロセスフローが示されている。図27~図33は、本実施の形態である半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置の製造工程は、窒化シリコン膜5を形成する直前の工程まですなわち上記図6の構造を得るまでは上記実施の形態1と同様であるので、ここではその説明を省略する。上記実施の形態1と同様にして、上記図6の構造を得た後、上記実施の形態1では引張応力膜として窒化シリコン膜5を形成したが、本実施の形態では引張応力膜としての窒化シリコン膜5ではなく、図27に示されるように、圧縮応力膜圧縮応力用の絶縁膜としての窒化シリコン膜5aを形成する図26のステップS1a。上記窒化シリコン膜5と同様、窒化シリコン膜5aも、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に形成される。このため、窒化シリコン膜5aは、nMIS形成領域1Aでは、ゲート電極GE1、サイドウォールスペーサSWおよびn型半導体領域SD1を覆うように形成され、pMIS形成領域1Bでは、ゲート電極GE2、サイドウォールスペーサSWおよびp型半導体領域SD2を覆うように形成される。すなわち、窒化シリコン膜5aは、ゲート電極GE1,GE2、サイドウォールスペーサSW、n型半導体領域SD1およびp型半導体領域SD2を覆うように、金属シリサイド層4上を含む半導体基板1の主面上に形成される。換言すれば、窒化シリコン膜5aは、半導体基板1の主面上に、nチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように形成され、それによって、nMIS形成領域1Aではnチャネル型MISFETQnが窒化シリコン膜5aで覆われ、pMIS形成領域1Bではpチャネル型MISFETQpが窒化シリコン膜5aで覆われた状態になる。窒化シリコン膜5aは、プラズマCVD法で形成することができる。ステップS1aにおいて、窒化シリコン膜5aは、圧縮応力膜として形成されるが、圧縮応力膜は、プラズマCVD法で窒化シリコン膜ここでは窒化シリコン膜5aを形成し、その際の成膜条件成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなどを制御することで、形成することができる。これにより、ステップS1aで成膜した直後の窒化シリコン膜5aを圧縮応力膜とすることができる。例えば、シランSiH4ガス、水素H2ガス、窒素N2ガスおよびアンモニアNH3ガスを用いて、350°Cから500°C程度の温度でプラズマCVDで窒化シリコン膜を成膜することで、圧縮応力膜としての窒化シリコン膜5aを形成することができる。形成された窒化シリコン膜5aの厚み膜厚は、好ましくは15~50nmとすることができる。上記実施の形態1で行ったステップS2のUV照射処理は、本実施の形態では行わない。これは、窒化シリコン膜5aは圧縮応力膜であり、この窒化シリコン膜5aに対してUV照射処理を行うと、圧縮応力が低減してしまうからである。このため、窒化シリコン膜5aは、成膜時の段階で、圧縮応力が大きな膜pチャネル型MISFETQpの特性オン電流を向上可能な高い引張応力の膜としておくことが好ましい。このため、ステップS1で成膜された窒化シリコン膜5aの圧縮応力は、絶対値応力の絶対値が2GPa以上であることが好ましい。ステップS1aで窒化シリコン膜5aを成膜した後、図28に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、すなわち窒化シリコン膜5a上に、マスク層用の材料膜6を形成する図7のステップS3a。材料膜6は上記実施の形態1と同様であるので、ここではその説明は省略する。次に、図29に示されるように、pMIS形成領域1Bを覆いかつnMIS形成領域1Aを露出するようなフォトレジストパターンRP1aを、フォトリソグラフィ技術を用いて材料膜6上に形成する図26のステップS4a。次に、フォトレジストパターンRP1aをエッチングマスクとして用いて、nMIS形成領域1Aの材料膜6をエッチングにより除去する図26のステップS5a。これにより、nMIS形成領域1Aにおいては、材料膜6が除去されることで、窒化シリコン膜5が露出される。一方、pMIS形成領域1Bにおいては、フォトレジストパターンRP1aがエッチングマスクとして機能するため、材料膜6は除去されずに残存してマスク層6bとなり、pMIS形成領域1Bの窒化シリコン膜5は露出されない。図29には、ステップS5aのエッチング工程を行った段階が示されている。マスク層6bは、pMIS形成領域1Bに残存する材料膜6からなる。マスク層6bは、pMIS形成領域1Bに形成され、nMIS形成領域1Aには形成されない。このため、マスク層6bは、pMIS形成領域1Bの窒化シリコン膜5を覆い、nMIS形成領域1Aの窒化シリコン膜5を露出する。なお、上記実施の形態1のステップS5のエッチング工程と本実施の形態のステップS5aのエッチング工程との相違点は、上記実施の形態1のステップS5ではpMIS形成領域1Bの材料膜6を除去しかつnMIS形成領域1Aの材料膜6を残すのに対して、本実施の形態のステップS5aでは、nMIS形成領域1Aの材料膜6を除去しかつpMIS形成領域1Bの材料膜6を残す。これ以外は、上記実施の形態1のステップS5のエッチング工程と本実施の形態のステップS5aのエッチング工程とは基本的には同じである。ステップS5aのエッチング工程の後、図30に示されるように、フォトレジストパターンRP1aを除去する。次に、プラズマ処理を行う図26のステップS6a。このステップS6aのプラズマ処理自体は、上記実施の形態1のステップS6のプラズマ処理と基本的には同じである。しかしながら、次の点は相違している。すなわち、上記実施の形態1のステップS6では、nMIS形成領域1Aの窒化シリコン膜5はマスク層6aで覆われかつpMIS形成領域1Bの窒化シリコン膜5はマスク層6aで覆われずに露出された状態でプラズマ処理が行われた。一方、本実施の形態のステップS6aでは、pMIS形成領域1Bの窒化シリコン膜5aはマスク層6bで覆われかつnMIS形成領域1Aの窒化シリコン膜5aはマスク層6aで覆われずに露出された状態でプラズマ処理が行われる。pMIS形成領域1Bの窒化シリコン膜5aは露出されずにnMIS形成領域1Aの窒化シリコン膜5aが露出された状態でステップS6aのプラズマ処理を行うため、ステップS6aのプラズマ処理は、nMIS形成領域1Aの窒化シリコン膜5aすなわちnチャネルMISFETQnを覆う部分の窒化シリコン膜5aをプラズマ処理する工程とみなすこともできる。ステップS6aは、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力を緩和低減する処理である。上記実施の形態1の上記図18からも分かるように、引張応力の窒化シリコン膜に対しても、圧縮応力の窒化シリコン膜に対しても、プラズマ処理を施すことで、その膜の応力は緩和低減される。このため、上記実施の形態1のステップS6のプラズマ処理では、pMIS形成領域1Bの窒化シリコン膜5の引張応力が緩和低減されるのに対して、本実施の形態のステップS6aのプラズマ処理では、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力が緩和低減される。すなわち、ステップS6aのプラズマ処理の際、nMIS形成領域1Aでは窒化シリコン膜5aが露出されているため、この窒化シリコン膜5aにプラズマが照射されるnMIS形成領域1Aの窒化シリコン膜5aがプラズマにさらされることで、nMIS形成領域1Aの窒化シリコン膜5aの応力ここでは圧縮応力が緩和低減される。一方、pMIS形成領域1Bでは、窒化シリコン膜5a上にマスク層6bが形成されているため、窒化シリコン膜5aは露出されておらず、ステップS6aのプラズマ処理を行ってもpMIS形成領域1Bの窒化シリコン膜5aにはプラズマは照射されないpMIS形成領域1Bの窒化シリコン膜5aはプラズマにさらされない。このため、ステップS6aのプラズマ処理を行っても、pMIS形成領域1Bの窒化シリコン膜5aの応力ここでは引張応力は、ほとんど緩和低減されない。つまり、圧縮応力膜である窒化シリコン膜5aにプラズマが照射されると、窒化シリコン膜5aの圧縮応力が緩和低減する性質を利用する。そして、nMIS形成領域1Aでは窒化シリコン膜5aが露出され、かつpMIS形成領域1Bでは窒化シリコン膜5aが露出されていないpMIS形成領域1Bの窒化シリコン膜5aがマスク層6bで覆われている状態で、ステップS6aのプラズマ処理を行うことにより、pMIS形成領域1Bの窒化シリコン膜5aにはプラズマが照射され、一方、nMIS形成領域1Aの窒化シリコン膜5aにはプラズマが照射されないようにする。これにより、nMIS形成領域1Aの窒化シリコン膜5aの引張応力を緩和低減し、かつpMIS形成領域1Bの窒化シリコン膜5aの引張応力は維持する緩和させないことができる。上記ステップS6と同様、ステップS6aのプラズマ処理も、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理を用いることができ、また、水素H2ガス、ヘリウムHeガス、アルゴンArガス、窒素N2ガス、およびアンモニアNH3ガスのうちの2種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、上記ステップS6と同様、ステップS6aのプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップS6aのプラズマ処理を水素プラズマ処理とすることにより、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力を、最も効果的に緩和低減することができる。ステップS6aのプラズマ処理の他の好適な条件半導体基板の加熱温度なども、上記ステップS6と同様である。ステップS6aのプラズマ処理を行った後、図31に示されるように、エッチングなどによりマスク層6bを除去する図26のステップS7a。pMIS形成領域1Bの窒化シリコン膜5a上にマスク層6bが形成されていたため、ステップS7aでは、pMIS形成領域1Bのマスク層6bがエッチングされて除去される。一方、nMIS形成領域1Aでは、上記材料膜6は上記ステップS5aで既に除去されており、ステップS7aの前とステップS7aの後ともに窒化シリコン膜5aが露出されている。ステップS7aでマスク層6bを除去することにより、nMIS形成領域1AだけでなくpMIS形成領域1Bでも窒化シリコン膜5aが露出された状態となり、nMIS形成領域1AおよびpMIS形成領域1Bにおいて、半導体基板1の主面の最上層が窒化シリコン膜5aとなる。ステップS7aのエッチング条件は上記ステップS7のエッチング条件と基本的には同じとすることができる。次に、図32に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、すなわち窒化シリコン膜5a上に、層間絶縁膜絶縁膜7を形成する図26のステップS8。層間絶縁膜7は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。以降の工程は、上記実施の形態1と基本的には同じである。すなわち、層間絶縁膜7の形成後、層間絶縁膜7の表面をCMP法により研磨するなどして、層間絶縁膜7の上面を平坦化する。それから、層間絶縁膜7上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜7および窒化シリコン膜5aをドライエッチングすることにより、図33に示されるように、層間絶縁膜7および窒化シリコン膜5aにコンタクトホールCNTを形成する。コンタクトホールCNTを形成するには、まず、窒化シリコン膜5aに比較して層間絶縁膜7がエッチングされやすい条件で層間絶縁膜7のドライエッチングを行い、窒化シリコン膜5aをエッチングストッパ膜として機能させることで、層間絶縁膜7にコンタクトホールCNTを形成する。それから、層間絶縁膜7に比較して窒化シリコン膜5aがエッチングされやすい条件でコンタクトホールCNTの底部の窒化シリコン膜5aをドライエッチングして除去することで、貫通孔としてのコンタクトホールCNTが形成される。n型半導体領域SD1の上部に形成されたコンタクトホールCNTの底部では、n型半導体領域SD1上の金属シリサイド層4が露出され、また、p型半導体領域SD2の上部に形成されたコンタクトホールCNTの底部では、p型半導体領域SD2上の金属シリサイド層4が露出される。コンタクトホールCNT形成時に窒化シリコン膜5aをエッチングストッパ膜として機能させたことで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。コンタクトホールCNT形成工程以降は、上記実施の形態1の図14および図15を参照して説明したものと基本的には同じである。すなわち、図33に示されるように、コンタクトホールCNT内に導電性のプラグPGを形成し、プラグPGが埋め込まれた層間絶縁膜7上に、配線形成用の絶縁膜層間絶縁膜8を形成し、絶縁膜8に配線溝9を形成し、配線溝9内に配線M1を形成する。次に、本実施の形態の主要な特徴について説明する。本実施の形態では、nMIS形成領域1AとpMIS形成領域1Bの両方に共通の窒化シリコン膜5aが形成されている。このため、上記図16および図17の第1比較例の場合のように、nチャネル型MISFETQn用の応力膜とpチャネル型MISFETQp用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、nMIS形成領域1AとpMIS形成領域1Bの両方に形成された共通の窒化シリコン膜5aを、nMIS形成領域1AのコンタクトホールCNTとpMIS形成領域1BのコンタクトホールCNTとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。また、本実施の形態では、窒化シリコン膜5aはnMIS形成領域1AとpMIS形成領域1Bの両方にわたって形成されているが、pMIS形成領域1Bの窒化シリコン膜5aの圧縮応力は、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力よりも大きくなっている。つまり、pチャネル型MISFETQpを覆う窒化シリコン膜5aの圧縮応力は、nチャネル型MISFETQnを覆う窒化シリコン膜5aの圧縮応力よりも、大きくなっている。換言すれば、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力は、pMIS形成領域1Bの窒化シリコン膜5aの引張応力よりも小さくなっている。つまり、nチャネル型MISFETQnを覆う窒化シリコン膜5aの圧縮応力は、pチャネル型MISFETQpを覆う窒化シリコン膜5の圧縮応力よりも、小さくなっている。この状態圧縮応力の大小関係は、上記ステップS6aのプラズマ処理によって確立され、上記ステップS6aのプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。このため、窒化シリコン膜5aは、pMIS形成領域1Bのpチャネル型MISFETQpのチャネル領域に対しては、大きな圧縮応力を作用させるため、pチャネル型MISFETQp特性オン電流を的確に向上させることができる。一方、窒化シリコン膜5aがnMIS形成領域1Aのnチャネル型MISFETQnのチャネル領域に対して作用させる圧縮応力は小さくすることができるため、nチャネル型MISFETQnの特性例えばオン電流の低下を、抑制または防止することができる。従って、nチャネル型MISFETQnの特性例えばオン電流の低下を抑制または防止しながら、pチャネル型MISFETQpの特性オン電流の向上を図ることができる。これにより、CMISFETを備えた半導体装置の性能を向上させることができる。この観点で、pMIS形成領域1Bの窒化シリコン膜5aの圧縮応力が、nMIS形成領域1Aの窒化シリコン膜5aの圧縮応力の2倍以上であればすなわち、pチャネル型MISFETQpを覆う窒化シリコン膜5aの圧縮応力が、nチャネル型MISFETQnを覆う窒化シリコン膜5aの圧縮応力の2倍以上であれば、より好ましい。また、pMIS形成領域1Bの窒化シリコン膜5aの圧縮応力は、絶対値応力の絶対値が2GPa以上であることが好ましい。なお、上記図18のA,Bと図18のC,Dとを比べると分かるように、プラズマ処理による応力の緩和低減効果は、圧縮応力膜よりも引張応力膜の方が大きい。このため、本実施の形態におけるnMIS形成領域1Aの窒化シリコン膜5aの圧縮応力とpMIS形成領域1Bの窒化シリコン膜5aの圧縮応力との差よりも、上記実施の形態1におけるnMIS形成領域1Aの窒化シリコン膜5の引張応力とpMIS形成領域1Bの窒化シリコン膜5の引張応力との差の方が、大きくしやすい。この点、上記実施の形態1の方が有利である。次に、本実施の形態の変形例について説明する。上記図26~図33の工程では、上記ステップS6aのプラズマ処理を行った後、上記ステップS7aでマスク層6bを除去してから、層間絶縁膜7を形成していた。本実施の形態の変形例として、上記ステップS6aのプラズマ処理を行った後、上記ステップS7aのマスク層6bの除去工程を行わずに層間絶縁膜7を形成する場合について、図34および図35を参照して説明する。図34および図35は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。上記図27~図30に示されるように上記ステップS6aのプラズマ処理工程までを行った後、変形例の場合は、上記ステップS7aのマスク層6bの除去工程を行わずに、図34に示されるように、ステップS8で層間絶縁膜7を形成する。上記図32の場合は、nMIS形成領域1AとpMIS形成領域1Bの両方で層間絶縁膜7は窒化シリコン膜5a上に直接的に形成されていたが、図34変形例の場合は、pMIS形成領域1Bにマスク層6bが残存した状態で層間絶縁膜7を形成するため、pMIS形成領域1Bでは層間絶縁膜7はマスク層6b上に形成され、nMIS形成領域1Aでは層間絶縁膜7は窒化シリコン膜5a上に形成されることになる。層間絶縁膜7の形成後、層間絶縁膜7の表面をCMP法により研磨するなどして、層間絶縁膜7の上面を平坦化する。次に、層間絶縁膜7上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜7、マスク層6bおよび窒化シリコン膜5aをドライエッチングすることにより、図35に示されるように、層間絶縁膜7、マスク層6bおよび窒化シリコン膜5aにコンタクトホールCNTを形成する。コンタクトホールCNTは、pMIS形成領域1Bでは層間絶縁膜7、マスク層6bおよび窒化シリコン膜5aからなる積層膜積層絶縁膜を貫通するように形成され、nMIS形成領域1Aでは層間絶縁膜7および窒化シリコン膜5aからなる積層膜積層絶縁膜を貫通するように形成される。コンタクトホールCNTを形成するには、まず、窒化シリコン膜5aに比較して層間絶縁膜7およびマスク層6bがエッチングされやすい条件で層間絶縁膜7およびマスク層6bのドライエッチングを行い、窒化シリコン膜5aをエッチングストッパ膜として機能させることで、nMIS形成領域1Aの層間絶縁膜7とpMIS形成領域1Bの層間絶縁膜7およびマスク層6bにコンタクトホールCNTを形成する。それから、層間絶縁膜7およびマスク層6bに比較して窒化シリコン膜5aがエッチングされやすい条件でコンタクトホールCNTの底部の窒化シリコン膜5aをドライエッチングして除去することで、貫通孔としてのコンタクトホールCNTが形成される。n型半導体領域SD1の上部に形成されたコンタクトホールCNTの底部では、n型半導体領域SD1上の金属シリサイド層4が露出され、また、p型半導体領域SD2の上部に形成されたコンタクトホールCNTの底部では、p型半導体領域SD2上の金属シリサイド層4が露出される。コンタクトホールCNT形成時に窒化シリコン膜5aをエッチングストッパ膜として機能させたことで、コンタクトホールCNTの掘り過ぎや基板ダメージを抑制または防止することができる。コンタクトホールCNT形成工程以降は、上記実施の形態1の図14および図15を参照して説明したものと基本的には同じである。すなわち、図35に示されるように、コンタクトホールCNT内に導電性のプラグPGを形成し、プラグPGが埋め込まれた層間絶縁膜7上に、配線形成用の絶縁膜層間絶縁膜8を形成し、絶縁膜8に配線溝9を形成し、配線溝9内に配線M1を形成する。図34および図35の変形例の場合は、ステップS7aのマスク層6bの除去工程を行わないため、製造された半導体装置においても、マスク層6bが残存する。このため、マスク層6bは絶縁性を有することが必要であり、マスク層6bやその元となる材料膜6は、絶縁膜である。また、コンタクトホールCNTを形成しやすくするためには、マスク層6bは層間絶縁膜7と同じ材料で形成されていれば、より好ましい。このため、マスク層6b従って材料膜6としては、酸化シリコン膜を好適に用いることができる。但し、上記実施の形態1で説明したように、マスク層6bを酸化シリコン膜により形成した場合、酸化シリコンからなるマスク層6bはステップS6aのプラズマ処理で引張応力膜となる。このため、pチャネル型MISFETQpのチャネル領域に作用する圧縮応力をできるだけ大きくするという観点では、図34および図35の変形例マスク層6bを残す場合よりも、上記図27~図33の工程マスク層6bを除去する場合の方が、より好ましい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"