制御端子に駆動電流として定電流が供給されることにより第1端子と第2端子との間に電流を流す半導体スイッチング素子にて構成されたスイッチングデバイス2と、第1、第2トランジスタ5、6、12~17をダーリントン接続した構成とされ、前記第1トランジスタ5、12、14、16の第1端子に接続されると共に前記スイッチングデバイス2の制御端子に流れる電流が流されるセンス抵抗としての第1抵抗3と、前記第1トランジスタ5、12、14、16の制御端子と前記第2トランジスタ6、13、15、17の第1端子に接続されたプルアップ部4とを有し、前記第1トランジスタ5、12、14、16の第2端子および前記第2トランジスタ6、13、15、17の第2端子とが前記スイッチングデバイス2の制御端子に接続されたダーリントン回路と、第1基準電圧8と対応する第1電圧と、前記第1抵抗3と前記第1トランジスタ5、12、14、16の間の第2電圧とが入力され、前記第1、第2電圧を近づけるように前記第1抵抗3に流れる定電流をフィードバック制御するオペアンプ7と、前記第2抵抗4に対して並列接続され、前記第1トランジスタ5、12、14、16の制御端子と第1端子との間の導通、遮断状態を制御する第1スイッチ10と、を備えていることを特徴とする負荷駆動装置。前記オペアンプ7は、制御信号が入力されると前記ダーリントン回路を介して前記スイッチングデバイス2を制御し、前記制御信号が入力されてから所定時間経過後に前記第1スイッチ10をオンさせて前記第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を出力するタイマー11を備えていることを特徴とする請求項1に記載の負荷駆動装置。前記スイッチングデバイス2の制御端子の電圧を検出し、この電圧が所定電圧になると前記第1スイッチ10をオンさせて前記第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させる切替信号発生部20を備えていることを特徴とする請求項1に記載の負荷駆動装置。前記第2トランジスタ6、13、15、17の第2端子が第2スイッチ31を介して第2基準電圧30に接続されていることを特徴とする請求項1ないし3のいずれか1つに記載の負荷駆動装置。前記制御信号が入力されると前記第2スイッチ31がオンされることで前記第2トランジスタ6、13、15、17の第2端子を前記第2基準電圧30とし、前記スイッチングデバイス2の制御端子の電圧がミラー領域となる電圧Vmirrorを超える電圧になるタイミングで前記第2スイッチ31をオフすることで前記第2トランジスタ6、13、15、17の第2端子から流れる電流を前記スイッチングデバイス2の制御端子に供給することを特徴とする請求項4に記載の負荷駆動装置。前記第2トランジスタ6、13、15、17の第2端子と前記第2スイッチ31との間と前記スイッチングデバイス2の制御端子と前記第1トランジスタ5、12、14、16の第2端子との間を接続するラインには、逆流防止用のダイオード32が備えられていることを特徴とする請求項4または5に記載の負荷駆動装置。前記第1トランジスタ5、12、14、16の第1端子と第2端子との間の電圧を検出し、この電圧が所定電圧になると前記第1スイッチ10をオンさせて前記第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させる切替信号発生部20を備えていることを特徴とする請求項1に記載の負荷駆動装置。前記第1トランジスタ5、12、14、16の制御端子と第1端子との間の電圧を検出し、この電圧が所定電圧になると前記第1スイッチ10をオンさせて前記第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させる切替信号発生部20を備えていることを特徴とする請求項1に記載の負荷駆動装置。前記スイッチングデバイス2の制御端子の電圧を所定電圧に固定するクランプ動作を行うと共に、該クランプ動作を完了したときに、前記第1スイッチ10をオンさせて前記第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させるクランプ回路21を備えていることを特徴とする請求項1に記載の負荷駆動装置。前記ダーリントン回路、前記オペアンプ7、前記第1基準電圧8および前記第1スイッチ10は、電源と前記スイッチングデバイス2の制御端子との間に接続され、前記スイッチングデバイス2をオンさせるために、前記ダーリントン回路にて前記スイッチングデバイス2の制御端子に対して駆動電流として定電流を供給するオン側のドライバ回路であり、前記電源に対して前記第1抵抗3が接続されていると共に、前記第1基準電圧8が接続されており、前記オペアンプ7は、前記電源が発生させる電源電圧VBから前記第1基準電圧8を差し引いた電圧を前記第1電圧とし、前記電源電圧VBから前記第1抵抗3での電圧降下分を差し引いた電圧を前記第2電圧として、前記定電流をフィードバック制御することを特徴とする請求項1ないし9のいずれか1つに記載の負荷駆動装置。前記第1、第2トランジスタは、第1、第2PchMOSFET5、6であり、前記第1抵抗3は、前記電源と前記第1PchMOSFET5の第1端子であるソースとの間に接続され、前記第2抵抗4および前記第1スイッチ10は、前記第1PchMOSFET5の制御端子であるゲートと第1端子であるソースとの間に接続され、前記オペアンプ7の出力端子に前記第2PchMOSFET6の制御端子であるゲートが接続されていることを特徴とする請求項10に記載の負荷駆動装置。前記第1、第2トランジスタは、第1、第2PNPトランジスタ12、13であり、前記第1抵抗3は、前記電源と前記第1PNPトランジスタ12の第1端子であるエミッタとの間に接続され、前記第2抵抗4および前記第1スイッチ10は、前記第1PNPトランジスタ12の制御端子であるベース端子と第1端子であるエミッタとの間に接続され、前記オペアンプ7の出力端子に前記第2PNPトランジスタ13の制御端子であるベース端子が接続されていることを特徴とする請求項10に記載の負荷駆動装置。前記ダーリントン回路、前記オペアンプ7、前記第1基準電圧8および前記第1スイッチ10は、前記スイッチングデバイス2の制御端子と所定の電圧とされる基準点との間に接続され、前記スイッチングデバイス2をオフさせるために、前記ダーリントン回路にて前記スイッチングデバイス2の制御端子から定電流を流すオフ側のドライバ回路であり、前記所定の電圧とされる基準点に対して前記第1抵抗3が接続されていると共に、前記第1基準電圧8が接続されており、前記オペアンプ7は、前記第1基準電圧8を前記第1電圧とし、前記第1抵抗3での電圧降下分を前記第2電圧として、前記定電流をフィードバック制御することを特徴とする請求項1ないし9のいずれか1つに記載の負荷駆動装置。前記第1、第2トランジスタは、第1、第2NchMOSFET14、15であり、前記第1抵抗3は、前記所定の電圧とされる基準点と前記第1NchMOSFET14の第1端子であるソースとの間に接続され、前記第2抵抗4および前記第1スイッチ10は、前記第1NchMOSFET14の制御端子であるゲートと第1端子であるソースとの間に接続され、前記オペアンプ7の出力端子に前記第2NchMOSFET15の制御端子であるゲートが接続されていることを特徴とする請求項13に記載の負荷駆動装置。前記第1、第2トランジスタは、第1、第2NPNトランジスタ16、17であり、前記第1抵抗3は、前記所定の電圧とされる基準点と前記第1NPNトランジスタ16の第1端子であるエミッタとの間に接続され、前記第2抵抗4および前記第1スイッチ10は、前記第1NPNトランジスタ16の制御端子であるベース端子と第1端子であるエミッタとの間に接続され、前記オペアンプ7の出力端子に前記第2NPNトランジスタ17の制御端子であるベース端子が接続されていることを特徴とする請求項13に記載の負荷駆動装置。特許文献1に示されるゲート駆動回路では、フィードバックによって定電流回路が形成する定電流の精度を確保でき、また定電流回路をMOSFETにて構成しているためNPNトランジスタやPNPトランジスタによって構成した場合と比べて高速化が期待できる。しかしながら、特許文献1に示されるゲート駆動回路をそのまま高速駆動に適用することができず、高速駆動を行う場合の構成などについては特許文献1には記載されていない。一方、特許文献2に示されるゲート駆動回路では、出力電流信号をフィードバックしていないため、定電流回路が作り出す定電流の精度の確保が困難である。また、オフ側の高速化のためにNPNトランジスタをダーリントン接続した構成を用いているが、1段目のNPNトランジスタのコレクタを電源からとっているため、2段目のNPNトランジスタの駆動電流が単なる消費電流となってしまい、消費電流が増えてしまう。なお、ゲート駆動回路としては、IGBTをオンするオン側の回路とIGBTをオフするオフ側の回路があるが、オン側の回路とオフ側の回路のいずれについても、上記と同様のことが言える。本発明は上記点に鑑みて、より高速駆動に対応でき、かつ、消費電流を低減することができる負荷駆動装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、制御端子に駆動電流として定電流が供給されることにより第1端子と第2端子との間に電流を流す半導体スイッチング素子にて構成されたスイッチングデバイス2と、第1、第2トランジスタ5、6、12~17をダーリントン接続した構成とされ、第1トランジスタ5、12、14、16の第1端子に接続されると共にスイッチングデバイス2の制御端子に流れる電流が流されるセンス抵抗としての第1抵抗3と、第1トランジスタ5、12、14、16の制御端子と第2トランジスタ6、13、15、17の第1端子に接続されたプルアップ部4とを有し、第1トランジスタ5、12、14、16の第2端子および第2トランジスタ6、13、15、17の第2端子がスイッチングデバイス2の制御端子に接続されたダーリントン回路と、第1基準電圧8と対応する第1電圧と第1抵抗3と第1トランジスタ5、12、14、16の間の第2電圧とが入力され、第1、第2電圧を近づけるように第1抵抗3に流れる定電流をフィードバック制御するオペアンプ7とを備えた負荷駆動装置において、第2抵抗4に対して並列接続され、第1トランジスタ5、12、14、16の制御端子と第1端子との間の導通、遮断状態を制御する第1スイッチ10を備えることを特徴としている。このように、ダーリントン回路によってスイッチングデバイス2を駆動するようにし、ダーリントン回路を構成する第1トランジスタ5、12、14、16と第2トランジスタ6、13、15、17の第2端子を共にスイッチングデバイス2の制御端子に接続するようにしている。これにより、第2トランジスタ6、13、15、17に流れる電流が単なる消費電流となることを防止でき、消費電流を低減できると共に、高速駆動を行うことができる。また、ダーリントン回路における第1トランジスタ5、12、14、16の制御端子と第1端子との間に第1スイッチ10を備えるようにしている。これにより、第1トランジスタ5、12、14、16の制御端子と第1端子との間の抵抗値を低下させることが可能となり、駆動スピードが低下することを抑制することが可能となる。請求項2に記載の発明では、制御信号が入力されるとオペアンプ7がダーリントン回路を介してスイッチングデバイス2を制御する構成とされ、制御信号が入力されてから所定時間経過後に第1スイッチ10をオンさせて第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を出力するタイマー11を備えていることを特徴としている。スイッチングデバイス2のオンもしくはオフを開始してから第1トランジスタ5、12、14、16がオフされるまでに掛かる時間は予測できる。このため、制御信号が入力されてスイッチングデバイス2をオンもしくはオフさせるときには、制御信号が入力されてから所定時間経過後にタイマー11から切替信号を出力して第1スイッチ10をオンさせることで、第1トランジスタ5、12、14、16の制御端子と第1端子との間の抵抗値を低下させられ、駆動スピードが低下することを抑制することが可能となる。請求項3に記載の発明では、スイッチングデバイス2の制御端子の電圧を検出し、この電圧が所定電圧になると第1スイッチ10をオンさせて第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させる切替信号発生部20を備えていることを特徴としている。このように、請求項2に示したようなタイマー11ではなく、スイッチングデバイス2の制御端子の電圧を検出し、この電圧が所定電圧になると第1スイッチ10をオンさせる切替信号発生部20を備えるようにしても良い。請求項4に記載の発明では、第2トランジスタ6、13、15、17の第2端子が第2スイッチ31を介して第2基準電圧30に接続されていることを特徴としている。このように、第2トランジスタ6、13、15、17の第2端子を第2基準電圧30に接続すると共に、これらの間にスイッチ31を配置している。これにより、入力動作電圧範囲が狭くなるのを防ぎつつ、消費電流を削減できる回路構成とすることが可能となる。具体的には、請求項5に記載したように、制御信号が入力されると第2スイッチ31がオンされることで第2トランジスタ6、13、15、17の第2端子を第2基準電圧30とし、スイッチングデバイス2の制御端子の電圧がミラー領域となる電圧Vmirrorを超える電圧になるタイミングで第2スイッチ31をオフすることで第2トランジスタ6、13、15、17の第2端子から流れる電流をスイッチングデバイス2の制御端子に供給する。このようにすることで、制御信号が入力されてからスイッチングデバイス2の制御端子の電圧がミラー領域となる電圧Vmirrorを超える電圧になるまでの期間中には、入力動作電圧範囲を広くすることが可能となり、それ以降は、第2トランジスタ6、13、15、17の第2端子から流れる電流もスイッチングデバイス2の制御端子に供給することができるため、消費電流を削減することが可能となる。請求項6に記載の発明では、第2トランジスタ6、13、15、17の第2端子とスイッチ31との間とスイッチングデバイス2の制御端子と第1トランジスタ5、12、14、16の第2端子との間を接続するラインには、逆流防止用のダイオード32が備えられていることを特徴としている。このように、第2トランジスタ6、13、15、17の第2端子とスイッチ31との間とスイッチングデバイス2の制御端子と第1トランジスタ5、12、14、16の第2端子との間を接続するラインにダイオード32を配置することで、スイッチングデバイス2の制御端子から第2参照電圧30側への電流の逆流を防止することができる。また、請求項7に記載したように、切替信号発生部20は、第1トランジスタ5、12、14、16の第1端子と第2端子との間の電圧を検出し、この電圧が所定電圧になると第1スイッチ10をオンさせて第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させるものであっても良い。さらに、請求項8に記載したように、切替信号発生部20は、第1トランジスタ5、12、14、16の制御端子と第1端子との間の電圧を検出し、この電圧が所定電圧になると第1スイッチ10をオンさせて第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させるものであったも良い。請求項9に記載の発明では、スイッチングデバイス2の制御端子の電圧を所定電圧に固定するクランプ動作を行うと共に、該クランプ動作を完了したときに、第1スイッチ10をオンさせて第1トランジスタ5、12、14、16の制御端子と第1端子との間を導通させる切替信号を発生させるクランプ回路21を備えていることを特徴としている。このように、請求項2に示したようなタイマー11や請求項3、7、8に示したような切替信号発生部20ではなく、スイッチングデバイス2の制御端子の電圧を所定電圧に固定するクランプ動作を行うクランプ回路21により、クランプ動作が完了したときに切替信号を発生させるようにしても良い。例えば、請求項10に記載したように、ダーリントン回路、オペアンプ7、第1基準電圧8および第1スイッチ10は、電源とスイッチングデバイス2の制御端子との間に接続され、スイッチングデバイス2をオンさせるために、ダーリントン回路にてスイッチングデバイス2の制御端子に対して駆動電流として定電流を供給するオン側のドライバ回路とされる。この場合、電源に対して第1抵抗3が接続されていると共に、第1基準電圧8が接続され、オペアンプ7では、電源が発生させる電源電圧VBから第1基準電圧8を差し引いた電圧を第1電圧とし、電源電圧VBから第1抵抗3での電圧降下分を差し引いた電圧を第2電圧として、定電流をフィードバック制御することができる。具体的には、請求項11に記載したように、第1、第2トランジスタを第1、第2PchMOSFET5、6とすることができる。この場合、第1抵抗3は、電源と第1PchMOSFET5の第1端子であるソースとの間に接続され、第1スイッチ10は、第1PchMOSFET5の制御端子であるゲートと第1端子であるソースとの間に接続され、オペアンプ7の出力端子に第2PchMOSFET6の制御端子であるゲートが接続される。また、請求項12に記載したように、第1、第2トランジスタを第1、第2PNPトランジスタ12、13とすることもできる。この場合、第1抵抗3は、電源と第1PNPトランジスタ12の第1端子であるエミッタとの間に接続され、第1スイッチ10は、第1PNPトランジスタ12の制御端子であるベース端子と第1端子であるエミッタとの間に接続され、オペアンプ7の出力端子に第2PNPトランジスタ13の制御端子であるベース端子が接続される。また、請求項13に記載したように、ダーリントン回路、オペアンプ7、第1基準電圧8および第1スイッチ10は、スイッチングデバイス2の制御端子と所定の電圧とされる基準点との間に接続され、スイッチングデバイス2をオフさせるために、ダーリントン回路にてスイッチングデバイス2の制御端子から定電流を流すオフ側のドライバ回路とされても良い。この場合、所定の電圧とされる基準点例えば、GNDやスイッチングデバイス2の第2端子に対して第1抵抗3が接続されていると共に、第1基準電圧8が接続され、オペアンプ7では、第1基準電圧8を第1電圧とし、第1抵抗3での電圧降下分を第2電圧として、定電流をフィードバック制御することができる。具体的には、請求項14に記載したように、第1、第2トランジスタを第1、第2NchMOSFET14、15とすることができる。この場合、第1抵抗3は、所定の電圧とされる基準点と第1NchMOSFET14の第1端子であるソースとの間に接続され、第1スイッチ10は、第1NchMOSFET14の制御端子であるゲートと第1端子であるソースとの間に接続され、オペアンプ7の出力端子に第2NchMOSFET15の制御端子であるゲートが接続される。また、請求項15に記載したように、第1、第2トランジスタを第1、第2NPNトランジスタ16、17とすることもできる。この場合、第1抵抗3は、所定の電圧とされる基準点と第1NPNトランジスタ16の第1端子であるエミッタとの間に接続され、第1スイッチ10は、第1NPNトランジスタ16の制御端子であるベース端子と第1端子であるエミッタとの間に接続され、オペアンプ7の出力端子に第2NPNトランジスタ17の制御端子であるベース端子が接続される。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。この図を参照して、本実施形態の負荷駆動装置について説明する。図1に示す負荷駆動装置は、負荷1に接続されたスイッチングデバイス2と、スイッチングデバイス2をオンすることにより負荷1への電力供給を行うオン側のドライバ回路を有するものである。オン側のドライバ回路は、第1抵抗3とプルアップ部を構成する第2抵抗4および多段ここでは2段のトランジスタとしての第1、第2PchMOSFET5、6を有するダーリントン回路とオペアンプ7および基準電圧8等を有した構成とされている。負荷1は、電力供給のオンオフによって駆動される装置であればどのようなものであってもよく、例えばスイッチングデバイス2を複数個備えることでインバータを構成すれば、三相モータなどとすることもできる。スイッチングデバイス2は、IGBTやパワーMOSFETなどの半導体スイッチング素子によって構成され、本実施形態ではスイッチングデバイス2をIGBTで構成している場合について図示してある。このスイッチングデバイス2は、ダーリントン回路から供給される定電流に基づいて駆動される。ダーリントン回路は、スイッチングデバイス2に流れる定電流を制御することでスイッチングデバイス2を制御し、負荷1への電力供給を制御する。本実施形態では、オン側のドライバ回路に備えられるダーリントン回路であるため、ダーリントン回路により、スイッチングデバイス2の駆動電流として定電流を供給することでスイッチングデバイス2をオンし、負荷1への電力供給をオンしている。このダーリントン回路ではスイッチングデバイス2を駆動する際に発熱が生じることから、本実施形態では発熱対策のためにダーリントン回路の一部をディスクリート部品にて構成している。具体的には、図1において破線で示した部分を1チップのICチップ9として構成しており、そのICチップ9内にオペアンプ7などと共に第2PchMOSFET6を内蔵し、第1、第2抵抗3、4および第1PchMOSFET5についてはディスクリート部品としてある。第1抵抗3は、電源と第1PchMOSFET5のソースとの間に接続され、定電流を生成する際のセンス抵抗として用いられる。本実施形態の場合、この第1抵抗3には、スイッチングデバイス2を駆動するための駆動電流に相当するゲート電流と等しい電流が流れる。例えば、第1抵抗3は、基準電圧8を1Vとしてオペアンプ7への入力電圧がVB-1Vとなり、かつ、第1抵抗3に流れる電流が1Aの定電流となる場合を想定すると、抵抗値が1Ωとされる。第2抵抗4は、プルアップ部を構成するもので、第1PchMOSFET5のゲートおよび第2PchMOSFET6のソースに接続されている。本実施形態では、第2抵抗4は、第1PchMOSFET5のゲート-ソース間に接続され、第1PchMOSFET5のゲート-ソース間電圧を形成するために用いられる。この第2抵抗4は、第1PchMOSFET5を駆動するための抵抗となることから、発熱対策のために第1抵抗3よりも十分に大きな抵抗値例えば、100Ωに設定される。第1PchMOSFET5は、ゲートが第2抵抗4に接続され、ソースが第1抵抗3に接続され、ドレインがスイッチングデバイス2のゲートに接続されている。この第1PchMOSFET5は、第2PchMOSFET6よりも電流能力が高い素子として構成されている。具体的には、第1PchMOSFET5は、上述したように第2PchMOSFET6が形成されたICチップ9とは別チップのディスクリート部品として構成され、第2PchMOSFET6よりもチップ面積が大きくされることで、第2PchMOSFET6よりも大電流が流せる構造とされている。第2PchMOSFET6は、ゲートがオペアンプ7の出力端子に接続され、ソースが第2抵抗4および第1PchMOSFET5のゲートに接続され、ドレインが第1PchMOSFET5のドレインと共にスイッチングデバイス1のゲートに接続されている。オペアンプ7は、ダーリントン回路を通じてのスイッチングデバイス2への電流供給を制御するもので、外部からの制御信号に基づいて駆動される。このオペアンプ7は、基準電圧8に基づいて第1抵抗3に流れる定電流をフィードバック制御することで、スイッチングデバイス2を構成するIGBTのゲートに流す定電流の大きさを調整する役割を果たす。オペアンプ7の駆動に用いられる制御信号は、負荷1を駆動する際に外部から入力され、この制御信号が入力されるとオペアンプ7がダーリントン回路を介してスイッチングデバイス2をオンさせ、負荷1を駆動する。具体的には、オペアンプ7の非反転入力端子は基準電圧8に接続されている。これにより、オペアンプ7の非反転入力端子には基準電圧8に対応する第1電圧が印加される。本実施形態の場合、第1電圧は、電源の電源電圧VBから基準電圧8が差し引かれた電圧となる。一方、オペアンプ7の反転入力端子-は第1抵抗3と第2抵抗4との間、つまり第1PchMOSFET5のソースに接続されている。これにより、オペアンプ7の反転入力端子-には第1抵抗3の負極側の第2電圧が印加される。本実施形態の場合、第2電圧は、電源の電源電圧から第1抵抗3の電圧降下分が差し引かれた電圧となる。そして、オペアンプ7では、非反転入力端子に入力される第1電圧と反転入力端子-に入力される第2電圧とが近づくように、出力端子から第2PchMOSFET6のゲートへの供給電流を制御して第1抵抗3に流れる定電流をフィードバック制御することができる。このような構成により、ダーリントン回路を有する負荷駆動装置の基本的な回路構成が構成されている。このような構成の負荷駆動装置では、制御信号が入力されると、オペアンプ7の出力に基づいてダーリントン回路が駆動され、スイッチングデバイス2が駆動される。まず、第2PchMOSFET6がオンさせられることで、第1、第2抵抗3、4を通じて第2PchMOSFET6のドレイン-ソース間に電流が流れる。そして、これにより第2抵抗4の両端に電位差が生じることから、この電位差が第1PchMOSFET5のゲート-ソース間電圧となり、これが閾値Vt以上になると第1PchMOSFET5もオンする。これにより、第1PchMOSFET5のドレイン-ソース間にも電流が流れ、第1、第2PchMOSFET5、6からスイッチングデバイス2を構成するIGBTのゲートに定電流が供給される。このような構成では、ダーリントン接続された第2PchMOSFET6のドレインもスイッチングデバイス2を構成するIGBTのゲートに接続し、第2PchMOSFET6の駆動電流もIGBTの駆動に用いているため、消費電流を低減できると共に、より大電流でのIGBT駆動が可能になるため高速駆動を行うことができる。しかしながら、スイッチングデバイス2を構成するIGBTのゲート電圧が上昇し、ゲート電圧が電源の電源電圧VBから第1抵抗3での電圧降下分の電圧VR1および第1PchMOSFET5の閾値Vtを差し引いた値VB-VR1-Vtを超えると、第1PchMOSFET5がオフされてしまう。この場合、第1、第2抵抗3、4および第2PchMOSFET6を通じてスイッチングデバイス2を構成するIGBTのゲートへの電流供給が行われることになり、第1、第2抵抗3、4および第2PchMOSFET6のオン抵抗に基づくプルアップ駆動となる。そして、上述したように、発熱対策のために第2抵抗4の抵抗値が第1抵抗3の抵抗値よりも十分に高くされていることから、プルアップ駆動になると駆動スピードが著しく低下してしまう。また、このように駆動スピードが低下すると、スイッチングデバイス2の損失が増えてしまう。このため、本実施形態では、第1PchMOSFET5のゲート-ソース間、つまり第2抵抗4に対して並列接続されるようにスイッチ第1スイッチ10を設けると共に、スイッチ10をオンするための切替信号を発生させるタイマー11を設けている。すなわち、第2抵抗4に対して並列接続したスイッチ10により、第1PchMOSFET5のゲート-ソース間の導通、遮断状態を制御し、第2PchMOSFET6の駆動電流が、スイッチ10をオフしているときには第2抵抗4を通じて流され、スイッチ10をオンしているときにはスイッチ10および第2抵抗4を通じて流されるようにする。スイッチ10をオンしているときには、第1PchMOSFET5のゲート-ソース間の抵抗がスイッチ10のオン抵抗と第2抵抗4との合成抵抗になる。したがって、第2抵抗4のみの場合と比較して、十分に抵抗値を低下させることが可能となり、プルアップ駆動時にも駆動スピードが低下することを抑制することが可能となる。タイマー11には、制御信号が入力されるようにしている。そして、タイマー11から、制御信号が入力されたタイミングから所定時間経過後に、スイッチ10をオンさせるための切替信号が出力されるようにしている。すなわち、スイッチングデバイス2の特性として、スイッチングデバイス2のオンを開始してゲート電圧を上昇させ始めてから第1PchMOSFET5がオフされる程度まで上昇するのに掛かる時間は予測できる。この時間をタイマー11に制御信号が入力されてからタイマー11が切替信号を出力するまでの所定時間として設定し、プルアップ駆動時にスイッチ10をオンすることで第1PchMOSFET5のゲート-ソース間の抵抗を低下させることが可能となるようにしている。図2および図3は、スイッチ10による切替えを行わない場合と切替えを行う場合それぞれの場合のタイミングチャートである。図2および図3に示すように、制御信号が入力されてから所定の遅延時間が経過した時点T1になると、まず第2PchMOSFET6がオンし、続いて第1PchMOSFET5がオンする。そして、設計値として決めておいた定電流設定値まで定電流が上昇すると、それが維持される。なお、実際には、定電流の上昇勾配は、第2PchMOSFET6のみがオンされているときと第1、第2PchMOSFET5、6の双方がオンされてからとで変わるが、第2PchMOSFET6がオンしてから第1PchMOSFET5がオンするまでの期間が非常に短いため、便宜上、図2および図3中では、上昇勾配を一定として図示してある。このように定電流が流されると、これに基づいてスイッチングデバイス2を構成するIGBTのゲート電圧も上昇していく。ここで、図2および図3中の時点T2においてIGBTの閾値Vtを超えてから時点T3においてミラー領域となる電圧Vmirrorに達すると、一定時間その電圧Vmirrorが維持される。そして、図2および図3中の時点T4において一定時間が経過すると、再びゲート電圧が上昇していく。この後、図2および図3に示すように、時点T5において、スイッチングデバイス2を構成するIGBTのゲート電圧が上昇し、ゲート電圧が電源の電源電圧VBから第1抵抗3での電圧降下分VR1および第1PchMOSFET5の閾値Vtを差し引いた値VB-VR1-Vtを超えると、第1PchMOSFET5がオフされる。これにより、プルアップ駆動が行われる。このとき、図2に示すように、スイッチ10の切替えを行わない場合、つまり第1PchMOSFET5のゲート-ソース間の抵抗値を低下させられない構造を想定した場合、プルアップ駆動の際に駆動スピードが著しく低下する。これに対して、図3に示すように、スイッチ10の切替えを行う場合、第1PchMOSFET5のゲート-ソース間の抵抗値を低下させられるため、プルアップ駆動の際に駆動スピードを向上することが可能となる。具体的には、時点T5以降の動作は次のようになる。すなわち、時点T5~T6では、第1PchMOSFET5がオフされて第2PchMOSFET6のみを通じてIGBTのゲートに対して電流供給が行われるため、第2PchMOSFET6の電流能力に応じて定電流が低下する。このため、時点T5~T6では、ゲート電圧の上昇勾配も時点T4~T5のときよりも低下する。その後、時点T6以降では、第2PchMOSFET6についても、IGBTのゲート電圧の上昇に伴ってドレイン-ソース間電圧が小さくなり、プルアップ駆動となる。つまり、第1抵抗3、第2抵抗4およびスイッチ10の合成抵抗および第2PchMOSFET6のオン抵抗に基づくプルアップ駆動となる。そして、スイッチ10の切替えによって第1PchMOSFET5のゲート-ソース間の抵抗値が低下させられているため、プルアップ駆動時の駆動スピードの低下を抑制することが可能となる。以上説明したように、本実施形態にかかる負荷駆動装置では、ダーリントン回路によってスイッチングデバイス2を駆動するようにし、ダーリントン回路を構成する第1PchMOSFET5と第2PchMOSFET6のドレインを共にスイッチングデバイス2を構成するIGBTのゲートに接続するようにしている。これにより、第2PchMOSFET6の駆動電流もIGBTの駆動に用いることができるため、消費電流を低減できると共に、より大電流でのIGBT駆動が可能になるため高速駆動を行うことができる。また、ダーリントン回路における第1PchMOSFET5のゲート-ソース間に接続される第2抵抗4と並列的にスイッチ10を備え、このスイッチ10をプルアップ駆動時にオンさせるようにしている。これにより、プルアップ駆動時に第1PchMOSFET5のゲート-ソース間の抵抗値を低下させることが可能となり、駆動スピードが低下することを抑制することが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態の負荷駆動装置は、第1実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図4は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図1に示した第1、第2PchMOSFET5、6を第1、第2PNPトランジスタ12、13に変更している。このように、第1、第2PNPトランジスタ12、13を用いる場合、第2抵抗4が第1PNPトランジスタ12のベース-エミッタ間に接続されることになるため、スイッチ10も第1PNPトランジスタ12のベース-エミッタ間に接続されることになる。このように、オン側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、PchMOSFETの代わりにPNPトランジスタを適用する場合にも、第1実施形態と同様の動作を行うことが可能であり、第1実施形態と同様の効果を得ることができる。第3実施形態本発明の第3実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス2をオフする際に用いるオフ側のドライバ回路を備える場合において、第1実施形態と同様の構造を適用したものであり、基本的には第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。上記第1実施形態では、負荷駆動装置として、スイッチングデバイス2をオンさせる際に用いられるオン側のドライバ回路を有するものを例に挙げて説明したが、本実施形態のように、スイッチングデバイス2をオフさせる際に用いられるオフ側のドライバ回路を有するものについても、上記と同様の構成を採用することができる。図5は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態の負荷駆動装置は、スイッチングデバイス2に加えて、スイッチングデバイス2をオフさせる際に用いられるオフ側のドライバ回路を有した構成とされている。オフ側のドライバ回路は、基本的には第1実施形態で説明したオン側のドライバ回路と同様の構成とされているが、スイッチングデバイス2を構成するIGBTのゲートと所定の電圧とされる基準点、具体的にはスイッチングデバイス2の第2端子に相当するエミッタが接続される電位部分例えばGNDとの間にダーリントン回路を備えた構造とされ、オペアンプ7の非反転入力端子についても基準電圧8を介して基準点に接続した構成とされている。そして、ダーリントン回路に備えられる多段ここでは2段のトランジスタとして第1、第2NchMOSFET14、15を用い、第1NchMOSFET14のゲート-ソース間に接続される第2抵抗4に並列的にスイッチ10を接続した構造としている。このようなオフ側のドライバ回路では、基準電圧8を第1電圧とし、第1抵抗3での電圧降下分に相当する電圧VR1を第2電圧として、定電流をフィードバック制御することができる。このように、オフ側のドライバ回路を備えた負荷駆動装置についても、第1実施形態と同様の構造を採用することができ、第1実施形態と同様の効果を得ることができる。この場合のオフ側のドライバ回路の動作は、図2および図3に示した動作と逆の動作になる。また、オフ時にも、スイッチングデバイス2の特性として、スイッチングデバイス2のオフを開始してゲート電圧を低下させ始めてから第1NchMOSFET14がオフされる程度まで低下するのに掛かる時間は決まっている。この時間をタイマー11にオフすることを示す制御信号が入力されてからタイマー11が切替信号を出力するまでの所定時間として設定し、スイッチ10をオンすることで第1NchMOSFET14のゲート-ソース間の抵抗を低下させることが可能となるようにすることができる。これにより、オフ時にも、オン時と同様に、駆動スピードの低下を抑制することが可能となる。第4実施形態本発明の第4実施形態について説明する。本実施形態の負荷駆動装置は、第3実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第3実施形態と同様であるため、第3実施形態と異なる部分についてのみ説明する。図6は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図5に示した第1、第2NchMOSFET14、15を第1、第2NPNトランジスタ16、17に変更している。このように、第1、第2NPNトランジスタ16、17を用いる場合、第2抵抗4が第1NPNトランジスタ16のベース-エミッタ間に接続されることになるため、スイッチ10も第1NPNトランジスタ16のベース-エミッタ間に接続されることになる。このように、オフ側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、NchMOSFETの代わりにNPNトランジスタを適用する場合にも、第3実施形態と同様の動作を行うことが可能であり、第1実施形態と同様の効果を得ることができる。第5実施形態本発明の第5実施形態について説明する。上記第1~第4実施形態では、制御信号が入力されたタイミングから所定時間経過後にタイマー11からスイッチ10の切替信号が出力されるようにしているが、本実施形態では、スイッチングデバイス2の制御端子の電圧に基づいて切替信号が出されるようにする場合について説明する。図7は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態では、オペアンプ5の入力に用いている基準電圧8を基準電圧Aとして、それとは別に基準電圧Bを設けると共に、スイッチングデバイス2を構成するIGBTのゲート電圧と基準電圧Bとを大小比較するコンパレータ20を備えることで切替信号発生部を構成し、コンパレータ20の出力を切替信号として用いるようにしている。すなわち、IGBTのゲート電圧を検出し、このゲート電圧が第1PchMOSFET5がオフされる程度まで上昇したと想定される基準電圧Bを超えたときに、コンパレータ20から切替信号が出力されるようにしている。このように、スイッチングデバイス2の制御端子の電圧、例えばIGBTのゲート電圧を検出し、その電圧が第1PchMOSFET5がオフされる程度まで上昇したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。なお、ここでは、第1実施形態の回路構成に対してコンパレータ20や基準電圧Bなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第2~第4実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。第6実施形態本発明の第6実施形態について説明する。上記第5実施形態では、スイッチングデバイス2の制御端子の電圧に基づいて切替信号が出されるようにする場合について説明したが、本実施形態では、同様の構成を用いて、第1トランジスタの第1端子と第2端子の間の電圧に基づいて切替信号が出されるようにする場合について説明する。図8は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態も、コンパレータ20と基準電圧Bによって切替信号発生部を構成し、コンパレータ20に対して第1トランジスタに相当するPchMOSFET5のドレイン電圧が入力されると共に、PchMOSFET5のソース電圧が基準電圧Bを介して入力されるようにしている。このような構成によれば、第1PchMOSFET5がオフされる程度まで第1PchMOSFET5のドレイン-ソース間電圧が低下したと想定される基準電圧Bに至ったときに、コンパレータ20から切替信号が出力される。このように、第1トランジスタの第1端子と第2端子の間の電圧、本実施形態の場合には第1PchMOSFET5のドレイン-ソース間電圧を検出し、その電圧が第1PchMOSFET5がオフされる程度まで低下したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。なお、ここでは、第1実施形態の回路構成に対してコンパレータ20や基準電圧Bなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第2~第4実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。第7実施形態本発明の第7実施形態について説明する。本実施形態も、第5、第6実施形態と同様の構成を用いて、第1トランジスタの制御端子と第1端子との間の電圧に基づいて切替信号が出されるようにする場合について説明する。図9は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態も、コンパレータ20と基準電圧Bによって切替信号発生部を構成し、コンパレータ20に対して第1トランジスタに相当するPchMOSFET5のゲート電圧が入力されると共に、PchMOSFET5のソース電圧が基準電圧Bを介して入力されるようにしている。このような構成によれば、第1PchMOSFET5がオフされる程度まで第1PchMOSFET5のゲート-ソース間電圧が上昇したと想定される基準電圧Bに至ったときに、コンパレータ20から切替信号が出力される。このように、第1トランジスタの制御端子と第2端子の間の電圧、本実施形態の場合には第1PchMOSFET5のゲート-ソース間電圧を検出し、その電圧が第1PchMOSFET5がオフされる程度まで上昇したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。なお、ここでは、第1実施形態の回路構成に対してコンパレータ20や基準電圧Bなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第2~第4実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。第8実施形態本発明の第8実施形態について説明する。本実施形態も、タイマー11を用いてスイッチ10の切替信号を出力するのではなく、他の手法によって切替信号を出力させる場合について説明する。図10は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態では、スイッチングデバイス2の制御端子、具体的にはIGBTのゲートにクランプ回路21を接続し、このクランプ回路21によってIGBTのゲート電圧をクランプするようにし、クランプ回路21によるクランプ動作が完了したときに、クランプ回路21から切替信号が出力されるようにしている。クランプ回路21によるクランプ動作は、スイッチングデバイス2を駆動する際の過渡状態においてスイッチングデバイス2に過電流が流れないようにするために、スイッチングデバイス2の制御端子の電圧をクランプ電圧にクランプものである。このクランプ動作により、スイッチングデバイス2をハーフオン状態とし、スイッチングデバイス2に過電流を防いでいる。このクランプ動作は、例えばスイッチングデバイス2をオン開始のタイミングから所定期間が経過すると完了することから、その完了と同時にクランプ回路21から切替信号が出力されるようにしている。このように、クランプ回路21によるクランプ動作が完了したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。なお、ここでは、第1実施形態の回路構成に対してクランプ回路21を備える構成とした場合について説明したが、勿論、第2~第3実施形態の回路構成に対しても同様にクランプ回路21を備える構成とすることができる。第9実施形態本発明の第9実施形態について説明する。本実施形態では、第1実施形態に対して、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できるようにする場合について説明する。図1に示した第1実施形態のような回路構成は、ゲート容量が大きなスイッチングデバイス2を駆動させるために適したものであり、スイッチングデバイス2を駆動させる第1PchMOSFET5と、そのプリドライバとして用いる第2PchMOSFET6をダーリントン接続している。しかしながら、この回路構成では、スイッチングデバイス2のゲート電圧が電源の電源電圧VBから第1抵抗3での電圧降下分VR1および第1PchMOSFET5の閾値Vtを差し引いた値VB-VR1-Vt以上になると第1PchMOSFET5がオフしてしまう。このため、第1PchMOSFET5を用いずに第2PchMOSFET6をシングル駆動させて使用する場合に比べてスイッチングデバイス2の入力動作電圧範囲が第1PchMOSFET5の閾値電圧Vt分狭くなるという問題が発生する。また、この場合、第1抵抗3や第2抵抗4および第2PchMOSFET6のオン抵抗でのプルアップ駆動となり、第2抵抗4が第1PchMOSFET5の駆動用抵抗であり、第1抵抗3の抵抗値R1>>第2抵抗4の抵抗値R2例えば100Ωであることから、プルアップ駆動になると駆動スピードが著しく低下してしまう。そして、このように駆動スピードが低下すると、スイッチングデバイス2の損失が増加することになる。このような問題を解決するためには、図11のような回路構成が考えられる。すなわち、第2PchMOSFET6のドレインをGNDに接続した構造とし、第2PchMOSFET6をオンして第1PchMOSFET5のゲート電圧をGNDに落とすようにする。このようにすれば、スイッチングデバイス2の駆動時のミラー領域において、第1PchMOSFET5を常にオンさせることが可能となり、スイッチングデバイス2のゲートへの安定的な低電流の供給が可能になる。ところが、このような回路構成では、第2PchMOSFET6のドレインをGNDに常に接続しているため、第2PchMOSFET6を通じて常に電流が流れることになり、消費電流が大きくなってしまう。また、電流能力や発熱対策のために、第1PchMOSFET5をディスクリート部品とする場合があり、スイッチングデバイス2の高速駆動のためにゲート容量に応じて駆動電流を上げる必要がある。このような場合において、図11のように第2PchMOSFET6のドレインをGNDに接続して駆動電流がすべて消費電流になってしまう回路構成だと、高速化を目指すと消費電流が大幅に増大するため好ましくない。このため、本実施形態では、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できる回路構成としている。図12は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。図12に示すように、本実施形態の負荷駆動装置では、第2PchMOSFET6のドレインを第2基準電圧30に接続すると共に、これらの間にスイッチ31を配置している。第2基準電圧30は、基準電圧8とは別に設けられるものであり、基準電圧8が形成する第1基準電圧を基準電圧Aとして、それとは別に基準電圧Bを形成している。さらに、第2PchMOSFET6のドレインとスイッチ31との間をスイッチングデバイス2のゲートおよび第1PchMOSFET5のドレインに接続している。このような回路構成とすることにより、スイッチングデバイス2の駆動時にスイッチ31をオンさせて第1PchMOSFET5のゲート電圧を第2基準電圧30の電位に落とすことで、第1PchMOSFET5を確実にオンさせることができ、安定的に定電流を得ることが可能となる。さらに、スイッチングデバイス2のゲート電圧がミラー領域となる電圧Vmirrorを超える電圧になったら、その後スイッチ31をオフするようにすれば、消費電流を減らすこともできる。したがって、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減することが可能となる。また、第2PchMOSFET6のドレインおよびスイッチ31の間とスイッチングデバイス2のゲートおよび第1PchMOSFET5のドレインの間を接続するラインにダイオード32を配置した回路構成としている。このようなダイオード32を備えているため、スイッチングデバイス2のゲートから第2基準電圧30側への逆流防止を行うことができる。スイッチ10、31の切替えについては、制御信号が入力されてからの経過時間やスイッチングデバイス2のゲート電圧の検知に基づいて切替信号を得て行っている。ここでは、第1実施形態のように、制御信号が入力されてから所定期間をタイマー11で計測し、スイッチングデバイス2のゲート電圧がミラー領域となる電圧Vmirrorを超える電圧になったと想定されるタイミングで切替信号を出力し、スイッチ10、31の切替えを行うようにしている。また、スイッチングデバイス2のゲート電圧の検知に基づいて切替信号を出力する場合には、第5実施形態のように、スイッチングデバイス2のゲート電圧を検出し、ゲート電圧がミラー領域となる電圧Vmirrorより大きな所定電圧を超えたときに切替信号が出力されるようにすればよい。また、本実施形態では、第2抵抗4について、第1実施形態のような第1抵抗3のローサイド側ではなくハイサイド側、つまり電源電圧VB側と第1PchMOSFET5のゲートとの間に接続されるようにしている。勿論、本実施形態でも、第2抵抗4が第1抵抗3のローサイド側と第1PchMOSFET5のゲートとの間、つまり第1PchMOSFET5のゲート-ソース間に接続されるようにすることもできる。しかしながら、この場所に第2抵抗4を配置する場合、第1抵抗3を通って流れる定電流が第1PchMOSFET5だけではなく第2抵抗4にも流れ込むことになる。これに対して、本実施形態のような回路構成とすれば、第1抵抗3を通る電流がすべて第1PchMOSFET5に供給されるようにでき、第2抵抗4には電源から直接電流供給が行われるようにできるため、第1抵抗3を通る定電流を安定して第1PchMOSFET5に供給することが可能となる。なお、第2基準電圧30の電圧については、スイッチングデバイス2がオンできる電圧であれば良く、電源の電源電圧VBから第1抵抗3での電圧降下分VR1および第1PchMOSFET5の閾値Vtを差し引いた値VB-VR1-Vtよりも低い電圧であれば良い。図13は、第1実施形態の回路構成とした場合の負荷駆動装置の動作を示したタイミングチャートである。また、図14および図15は、本実施形態の回路構成とした場合の負荷駆動装置の動作を示したタイミングチャートである。図14は、制御信号が入力されてからの経過時間に基づいてスイッチ31の切替えを行っている場合、図15は、スイッチングデバイス2のゲート電圧の検知に基づいてスイッチ31の切替えを行っている場合を示している。図13に示すように、第1実施形態の回路構成によってスイッチングデバイス2を駆動する場合、制御信号に基づいて第1実施形態で説明した図2もしくは図3と同様の操作が行われることになる。また、スイッチングデバイス2のゲート電圧が電源の電源電圧VBから第1抵抗3での電圧降下分VR1および第1PchMOSFET5の閾値Vtを差し引いた値VB-VR1-Vt以上になると、駆動速度が著しく低下することになる。そして、第1実施形態の回路構成では、図12に示した本実施形態の回路構成に備えたスイッチ31が備えられていないため、常に図13中の安定駆動電圧範囲として示した範囲、つまり電圧がVB-VR1-Vt未満の範囲でしか安定的に駆動させることができない。そして、図13中の駆動速度低下電圧範囲で示される範囲内では駆動速度が著しく低下することになる。これに対して、図14および図15に示すように、本実施形態の回路構成とした場合、制御信号が入力されてから所定の遅延時間が経過した時に、スイッチ10がオフされると共にスイッチ31がオンされる。このため、第1PchMOSFET5のゲートが第2基準電圧30に落とされ、第1PchMOSFET5のゲートから電流を引抜くことができる。このため、スイッチ31がオンしている期間中は、図14および図15中の安定駆動電圧範囲として、常に第2PchMOSFET6を駆動して安定的に定電流をスイッチングデバイス2に供給することが可能となる。したがって、この期間中は、電圧がVB-VR1未満の広い範囲で安定的に駆動させることができ、入力動作電圧範囲を広くすることが可能となる。そして、スイッチングデバイス2のゲート電圧がミラー領域となる電圧Vmirrorを超える電圧になった後には、スイッチ31をオフに切替えることで、第2PchMOSFET6を通じて流れる電流もスイッチングデバイス2のゲートに供給することができるため、それ以降は消費電流を削減することが可能となる。なお、図14に示すように、制御信号が入力されてからの経過時間に基づいてスイッチ31の切替えを行っている場合には、ミラー領域の時間がほぼ一定時間であることから、これに基づいてスイッチ31の切替えが行われる。これに対して、図15に示すように、スイッチングデバイス2のゲート電圧の検知に基づいてスイッチ31の切替えを行う場合、スイッチングデバイス2のゲート電圧がミラー領域となる電圧Vmirrorを超える電圧になったタイミングでスイッチ31を切替えるようにしている。例えば、電源電圧VBから第1抵抗3での電圧降下VR1と第1PchMOSFET5の閾値電圧Vtとダイオード32の順方向電圧VFを差し引いた値VB-VR1VtVFに達したときにスイッチ31を切替える。この場合、定電流設定値がプリドライバである第2PchMOSFET6の電流能力を超える場合には、その電流能力まで定電流の値が低下することになる。そして、第2PchMOSFET6のドレイン-ソース間電圧がつまるとプルアップ駆動になる。この期間が存在するために、図14の場合と比較すると、スイッチングデバイス2をフルオンさせるまでの損失が大きくなる。以上説明したように、本実施形態では、第2PchMOSFET6のドレインを第2基準電圧30に接続すると共に、これらの間にスイッチ31を配置している。これにより、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できる回路構成とすることが可能となる。さらに、第2PchMOSFET6のドレインとスイッチ31との間をスイッチングデバイス2のゲートおよび第1PchMOSFET5のドレインに接続すると共にこれらの間を接続するラインにダイオード32を配置した回路構成としている。これにより、スイッチングデバイス2のゲート側から第2基準電圧30側へ電流が逆流することを防止することも可能となる。第10実施形態本発明の第10実施形態について説明する。本実施形態の負荷駆動装置は、第9実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図16は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図1に示した第1、第2PchMOSFET5、6を第1、第2PNPトランジスタ12、13に変更している。そして、スイッチ10を第1PNPトランジスタ12のベース-エミッタ間に接続している。つまり、本実施形態は、第9実施形態のように、第2基準電圧30やスイッチ31およびダイオード32を備えた構造を第2実施形態のようにダーリントン回路を構成するトランジスタをバイポーラトランジスタPNPトランジスタとした回路構成に適用したものである。このように、オン側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、PchMOSFETの代わりにPNPトランジスタを適用する場合にも、第9実施形態と同様の動作を行うことが可能であり、第9実施形態と同様の効果を得ることができる。第11実施形態本発明の第11実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス2をオフする際に用いるオフ側のドライバ回路を備える場合において、第9実施形態と同様の構造を適用したものであり、基本的には第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図17は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態の負荷駆動装置は、スイッチングデバイス2に加えて、スイッチングデバイス2をオフさせる際に用いられるオフ側のドライバ回路を有した構成とされている。このドライバ回路の回路構成は、図5に示した第3実施形態の回路構成と同様であり、本実施形態は、この回路構成に対して第2基準電圧30やスイッチ31およびダイオード32を備えた構造を適用したものである。具体的には、第1NchMOSFET15のドレインを第2基準電圧30に接続すると共に、これらの間にスイッチ31を配置している。さらに、第2NchMOSFET15のドレインとスイッチ31との間をスイッチングデバイス2のゲートおよび第1PchMOSFET5のドレインに接続し、さらに、これらの間にダイオード32を配置した回路構成としている。このように、オフ側のドライバ回路を備えた負荷駆動装置についても、第9実施形態と同様の構造を採用することができ、第9実施形態と同様の効果を得ることができる。なお、この場合のオフ側のドライバ回路の動作は、図14および図15に示した動作と逆の動作になる。第12実施形態本発明の第12実施形態について説明する。本実施形態の負荷駆動装置は、第11実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第11実施形態と同様であるため、第11実施形態と異なる部分についてのみ説明する。図18は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図17に示した第1、第2NchMOSFET14、15を第1、第2NPNトランジスタ16、17に変更している。そして、スイッチ10を第1NPNトランジスタ16のベース-エミッタ間に接続している。つまり、第10実施形態のように、第2基準電圧30やスイッチ31およびダイオード32を備えた構造を第5実施形態のようにダーリントン回路を構成するトランジスタをバイポーラトランジスタNPNトランジスタとした回路構成に適用したものである。このように、オフ側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、NchMOSFETの代わりにNPNトランジスタを適用する場合にも、第11実施形態と同様の動作を行うことが可能であり、第10実施形態と同様の効果を得ることができる。他の実施形態1上記第1、第2、第9、第10実施形態では、オン側のドライバ回路を備えた負荷駆動装置について説明し、第3、第4、第11、第12実施形態では、オフ側のドライバ回路を備えた負荷駆動装置について説明した。これらオン側のドライバ回路とオフ側のドライバ回路を1つの負荷駆動装置に備えるようにすれば、オン側とオフ側の双方において、より高速駆動に対応でき、かつ、消費電流を低減することができる。2上記第1~第12実施形態では、プルアップ部を構成するものとして第2抵抗4を用いたが、抵抗に限らず、定電流源などで構成されていても良い。また、第2抵抗4を第1PchMOSFET5のゲート-ソース間に接続しているが、第1PchMOSFET5のゲートと電源VBの間に接続することができる。勿論、第2抵抗4に代えて定電流源などでプルアップ部を構成する場合にも、第1PchMOSFET5のゲートと電源VBの間に接続することができる。これらの場合、第1抵抗3に流れる電流は、厳密にはスイッチングデバイス2のゲート電流と誤差がでるため定電流ではなくなるが、誤差分は非常に小さいため無視しても良いし、誤差分を加味して定電流のセンスを行っても良い。3上記第1~第12実施形態では、負荷1のローサイド側にスイッチングデバイス2が配置されることで、負荷1をローサイド駆動する負荷駆動装置について説明したが、負荷1のハイサイド側にスイッチングデバイス2が配置されることで、負荷1をハイサイド駆動する負荷駆動装置としても良い。この場合、基準点の電位は、負荷1をハイサイド駆動する場合とローサイド駆動する場合とで異なる場合がある。これについて、図19を参照して説明する。図19は、負荷駆動装置に備えられるスイッチングデバイス2を直列につなげて負荷1を駆動する場合の模式図である。なお、この図では、負荷駆動装置のうちスイッチングデバイス2以外の部分については駆動回路A、Bのブロックとして表してあるが、例えば第1、第3実施形態もしくは第2、第4実施形態のオン側およびオフ側のドライバ回路の組み合わせによって構成される。この図に示されるように、上側の負荷駆動装置では、負荷1のハイサイド側にスイッチングデバイスAが備えられ、下側の負荷駆動装置では、負荷1のローサイド側にスイッチングデバイスBが備えられることになる。このような形態とされる場合、上述した基準点は、次のようになる。具体的には、駆動回路BおよびスイッチングデバイスBの基準は、高電圧VH例えば650Vの基準となる基準2と等しくなる。また、駆動回路Bの電源VB2は、基準2を基準とする電圧例えば15Vとなる。一方、駆動回路AおよびスイッチングデバイスAの基準は基準1となるが、基準1はスイッチングデバイスA、Bの状態に応じて変化する。すなわち、基準1は、スイッチングデバイスAがオンしているときには高電圧VHが基準となり、スイッチングデバイスBがオンしているときには基準1を基準とする電圧例えば15Vとなる。このように、基準点の電位は、スイッチングデバイスA、Bの状態に応じて、基準1や基準2の電位を取ることになる。4上記実施形態では、第1、第2抵抗3、4や第1PchMOSFET5、第1PNPトランジスタ12、第1NchMOSFET14および第1NPNトランジスタ16をICチップ9の外部に備えたディスクリート部品としている。しかしながら、これは発熱対策のために行っているのであり、発熱量が素子の耐え得る程度であれば、これらの部品をディスクリート部品とする必要はなく、ICチップ9内に内蔵しても良い。5上記第1~第8実施形態では、第2抵抗4が第1抵抗3のローサイド側と第1トランジスタ、例えば第1PchMOSFET5のゲートとの間、つまり第1PchMOSFET5のゲート-ソース間に接続されるようにしている。しかしながら、これら各実施形態についても、第9実施形態などのように、第2抵抗4について、第1実施形態のような第1抵抗3のローサイド側ではなくハイサイド側、つまり電源電圧VB側と第1PchMOSFET5のゲートとの間に接続されるようにすることができる。このような回路構成とすれば、第1抵抗3を通る電流がすべて第1PchMOSFET5などに供給されるようにでき、第2抵抗4には電源から直接電流供給が行われるようにできるため、第1抵抗3を通る定電流を安定して第1PchMOSFET5に供給することが可能となる。6なお、上記各実施形態において、IGBTのゲート、エミッタ、コレクタがそれぞれ本発明におけるスイッチングデバイスの制御端子、第1端子、第2端子に相当する。また、第1、第5~第9実施形態では、第1PchMOSFET5のゲート、ソース、ドレインがそれぞれ本発明における第1トランジスタの制御端子、第1端子、第2端子に相当し、第2PchMOSFET6のゲート、ソース、ドレインがそれぞれ本発明における第2トランジスタの制御端子、第1端子、第2端子に相当する。第2、第10実施形態では、第1PNPトランジスタ12のベース、エミッタ、コレクタがそれぞれ本発明における第1トランジスタの制御端子、第1端子、第2端子に相当し、第2PNPトランジスタ13のベース、エミッタ、コレクタがそれぞれ本発明における第2トランジスタの制御端子、第1端子、第2端子に相当する。第3、第11実施形態では、第1NchMOSFET14のゲート、ソース、ドレインがそれぞれ本発明における第1トランジスタの制御端子、第1端子、第2端子に相当し、第2NchMOSFET15のゲート、ソース、ドレインがそれぞれ本発明における第2トランジスタの制御端子、第1端子、第2端子に相当する。そして、第4、第12実施形態では、第1NPNトランジスタ16のベース、エミッタ、コレクタがそれぞれ本発明における第1トランジスタの制御端子、第1端子、第2端子に相当し、第2NPNトランジスタ17のベース、エミッタ、コレクタがそれぞれ本発明における第2トランジスタの制御端子、第1端子、第2端子に相当する。