ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極をノード1に、第1の電極をノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極をノード1に、第1の電極をノード3に、第2の電極をノード1に接続する第3のトランジスタと、第1の電極を第1の端子に、第2の電極を前記ノード1に接続する第1の容量と、第1の電極を第2の端子に、第2の電極を前記ノード2に接続する第2の容量と、を備え、前記第1のトランジスタ乃至第3のトランジスタがn型のエンハンスメント型であって、前記第1の端子と前記第2の端子に入力する交流電圧を直流電圧に整流してノード3に出力する整流回路。ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極をノード1に、第1の電極をノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極をノード1に、第1の電極をノード3に、第2の電極をノード1に接続する第3のトランジスタと、ゲート電極をノード3に、第1の電極を第4の端子に、第2の電極をノード3に接続する第4のトランジスタと、第1の電極を第1の端子に、第2の電極をノード1に接続する第1の容量と、第1の電極を第2の端子に、第2の電極をノード2に接続する第2の容量と、第1の電極をノード2に、第2の電極をノード3に接続する第4の容量と、第1の電極を第4の端子に、第2の電極を接地する第3の容量と、を備え、第1のトランジスタ乃至第4のトランジスタがn型のエンハンスメント型であって、前記第1の端子と前記第2の端子に入力する交流電圧を直流電圧に整流して前記第4の端子に出力する整流回路。前記第1のトランジスタ乃至第3のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、前記ゲート絶縁層の他方の面に接して前記ゲート電極と重畳する酸化物半導体層と、前記酸化物半導体層に接して前記ゲート電極に端部を重畳するソース電極及びドレイン電極と、チャネル形成領域と重畳して前記酸化物半導体層に接する酸化物絶縁層を有する請求項1記載の整流回路。前記第1のトランジスタ乃至第4のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、前記ゲート絶縁層の他方の面に接して前記ゲート電極と重畳する酸化物半導体層と、前記酸化物半導体層に接して前記ゲート電極に端部を重畳するソース電極及びドレイン電極と、チャネル形成領域と重畳して前記酸化物半導体層に接する酸化物絶縁層を有する請求項2記載の整流回路。前記第1の端子と前記ノード1の間に第1の制限回路と、前記第2の端子と前記ノード2の間に第2の制限回路と、を有する請求項1乃至請求項3記載の整流回路。ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極を前記ノード1に、第1の電極を前記ノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極を前記ノード1に、第1の電極をノード3に、第2の電極を前記ノード1に接続する第3のトランジスタと、ゲート電極を前記ノード3に、第1の電極を第4の端子に、第2の電極を前記ノード3に接続する第4のトランジスタと、ゲート電極を前記ノード3に、第1の電極を前記ノード2に、第2の電極を前記第4の端子に接続する第5のトランジスタと、第1の電極を前記第1の端子に、第2の電極を前記ノード1に接続する第1の容量と、第1の電極を前記第2の端子に、第2の電極を前記ノード2に接続する第2の容量と、第1の電極をノード2に、第2の電極を前記ノード3に接続する第4の容量と、第1の電極を前記第4の端子に、第2の電極を接地する第3の容量と、を備え、前記第1のトランジスタ乃至第5のトランジスタがn型のエンハンスメント型であって、前記第1の端子と前記第2の端子に入力する交流電圧を直流電圧に整流して前記第4の端子に出力する整流回路。請求項1乃至請求項6記載の整流回路を備えるRFIDタグ用半導体装置。整流回路に接続する電子回路がトランジスタを含む場合、整流回路の整流素子もトランジスタで構成すると、該電子回路のトランジスタと該整流回路のトランジスタを同一工程で形成できるため、作製工程が簡便になる。一方で、トランジスタで整流素子を構成すると、出力電圧が該トランジスタの閾値電圧により降下してしまうという問題が生じる。また、整流回路は入力される交流電圧の振幅におよそ比例した直流電圧を出力する。従って入力される交流電圧が微小な場合、出力する直流電圧を高めるために、倍電圧回路を整流回路に接続して使用する方法が知られている。しかし、入力される交流電圧の振幅が大きく変動する場合は、倍電圧回路を整流回路に接続すると不具合を生じる場合がある。具体的には、入力される交流電圧の振幅が大きくなった時に、過大な電圧が後段の回路に出力され、後段の回路を破壊してしまうという不具合を生じる場合がある。本発明は、このような技術的背景のもとでなされたものである。したがってその目的は、整流素子として用いるトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供することを課題の一とする。または、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することを課題の一とする。または、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供することを課題の一とする。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供することを課題の一とする。上記目的を達成するために、整流素子を構成するトランジスタのゲート電極を接続する位置に着眼し、整流回路の構成を検討した。整流素子にトランジスタを用いる整流回路の一例を図1に示し、その動作を図2及び図3を用いて説明する。図1Aに示す整流回路100は、いずれもn型のエンハンスメント型である、第1のトランジスタ101、第2のトランジスタ102、第3のトランジスタ103、及び第4のトランジスタ104を備え、第1の容量111、第2の容量112、第3の容量113、及び第4の容量114を備える。また、第1の端子51、第2の端子52、第3の端子53、第4の端子54、及び第5の端子55を備える。第1の端子51には、第1の容量111の第1の電極と第2のトランジスタ102のゲート電極及び第2の電極が接続されている。第3の端子53は、第5の端子55と共に接地されている。第2の端子52には、第2の容量112の第1の電極と第1のトランジスタ101のゲート電極及び第2の電極が接続されている。第1の容量111の第2の電極と、第1のトランジスタ101の第1の電極と、第3のトランジスタ103のゲート電極及び第2の電極が接続され、ノードn1を構成している。第2の容量112の第2の電極と、第2のトランジスタ102の第1の電極と、第4の容量114の第1の電極が接続され、ノードn2を構成している。また、第3のトランジスタ103の第1の電極と、第4の容量114の第2の電極と第4のトランジスタ104のゲート電極及び第2の電極が接続され、ノードn3を構成している。第4のトランジスタ104の第1の電極には、第4の端子54と第3の容量113の第1の電極と接続されている。そして、第3の容量113の第2の電極は接地されている。交流電圧を整流回路100の第1の端子51と第2の端子52に印加する場合の動作について説明する。なお、第1のトランジスタ101の閾値電圧をVth1、第2のトランジスタ102の閾値電圧をVth2、第3のトランジスタ103の閾値電圧をVth3、そして第4のトランジスタ104の閾値電圧をVth4とする。図1Aに例示する整流回路の動作について、第1の端子51と第2の端子52に印加する交流電圧の位相に応じて説明する。具体的には、図1Bに示すように第1の期間T1から第4の期間T4に分けて説明する。なお、この整流回路は、第4の期間T4の後に第3の期間T3の動作と第4の期間T4の動作を交互に繰り返す。また、以下の説明は、この整流回路の動作の一例を説明するものである。例えば、周波数やトランジスタの能力に依存して、第1の期間T1と第2の期間T2の動作を交互に繰り返す期間立ち上がりの期間が存在する場合がある。また、立ち上がりの期間の長さが変化する場合もある。そして、ノードn1、n2、n3、第4の端子54の電圧が立ち上がりきると、第3の期間T3と第4の期間T4の動作を交互に繰り返す期間となる。なお、この整流回路が出力する電位は、第1の端子または第2の端子に入力される電位の振幅とトランジスタの特性により決定される。よって、以下の整流回路の動作についての説明においては、第1の端子または第2の端子の電位が各期間の最大値または最小値を取る時の状態を例に説明する。因みに、第1の端子または第2の端子の電位が上昇または下降している時の整流回路の状態は、直前または直後の期間の最大値または最小値を取る時の整流回路の状態との間の状態となる。<第1の期間T1>まず、第2の端子52に0から最大値がVinとなる電圧を印加し、第1の端子51に0から最小値が-Vinとなる電圧を印加する第1の期間T1の動作を説明する図2A参照。第1のトランジスタ101において、第2の端子52に接続されたゲート電極の電位例えばVinになる時が、ノードn1に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth1を越えると、第2の電極から第1の電極に電流が流れ、ノードn1の電位Vc1は、Vin-Vth1まで上昇する。第2のトランジスタ102において、第1の端子51に接続されたゲート電極の電位例えば-Vinになる時は、ノードn2に接続された第1の電極の電位Vinに比べて低くなるため、第2のトランジスタ102は、オフ状態となる。第3のトランジスタ103において、ノードn1に接続されたゲート電極の電位Vc1例えばVin-Vth1になる時は、ノードn3に接続された第1の電極の電位Vinに比べて低くなるため、第3のトランジスタ103は、オフ状態となる。第4のトランジスタ104において、ノードn3に接続されたゲート電極の電位Vc3例えばVinになる時が、第4の端子54に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子54の電位Vdcは、Vin-Vth4まで上昇する。<第2の期間T2>次いで、第2の端子52に0から最小値が-Vinとなる電圧を印加し、第1の端子51に0から最大値がVinとなる電圧を印加する第2の期間T2の動作を説明する図2B参照。第1のトランジスタ101において、第2の端子52に接続されたゲート電極の電位例えば-Vinになる時は、ノードn1に接続された第1の電極の電位に比べて低くなるため、第1のトランジスタ101は、オフ状態となる。第2のトランジスタ102において、第1の端子51に接続されたゲート電極の電位例えばVinになる時が、ノードn2に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth2を越えると、第2の電極から第1の電極に電流が流れ、ノードn2の電位Vc2は、Vin-Vth2まで上昇する。第3のトランジスタ103において、ノードn1に接続されたゲート電極の電位例えば3Vin-Vth1になる時が、ノードn3に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth3を越えると、第2の電極から第1の電極に電流が流れ、ノードn3の電位Vc3は、3Vin-Vth1-Vth3まで上昇する。第4のトランジスタ104において、ノードn3に接続されたゲート電極の電位Vc3例えば3Vin-Vth1-Vth3になる時が、第4の端子54に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子54の電位Vc4は、3Vin-Vth1-Vth3-Vth4まで上昇する。<第3の期間T3>次いで、交流電位の位相が反転し、第2の端子52に再度0から最大値がVinとなる電圧を印加し、第1の端子51に0から最小値が-Vinとなる電圧を印加する第3の期間T3の動作を説明する図3A参照。第1のトランジスタ101において、第2の端子52に接続されたゲート電極の電位例えばVinになる時が、ノードn1に接続された第1の電極の電位に比べて高く、その差が閾値電圧Vth1を越えると、第2の電極から第1の電極に電流が流れ、ノードn1の電位Vc1は少なくともVin-Vth1以上を維持する。第2のトランジスタ102において、第1の端子51に接続されたゲート電極の電位例えば-Vinになる時は、ノードn2に接続された第1の電極の電位に比べて低くなるため、第2のトランジスタ102は、オフ状態となる。第3のトランジスタ103において、ノードn1に接続されたゲート電極の電位Vc1例えばVin-Vth1になる時は、ノードn3に接続された第1の電極の電位5Vin-Vth1-Vth3に比べて低くなるため、第3のトランジスタ103は、オフ状態となる。第4のトランジスタ104において、ノードn3に接続されたゲート電極の電位Vc3例えば5Vin-Vth1-Vth3になる時が、第4の端子54に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子54の電位Vdcは、5Vin-Vth1-Vth3-Vth4まで上昇する。<第4の期間T4>次いで、交流電位の位相が反転し、第2の端子52に0から最小値が-Vinとなる電圧を印加し、第1の端子51に0から最大値がVinとなる電圧を印加する第4の期間T4の動作を説明する図3B参照。第1のトランジスタ101において、第2の端子52に接続されたゲート電極の電位例えば-Vinになる時は、ノードn1に接続された第1の電極の電位に比べて低くなるため、第1のトランジスタ101は、オフ状態となる。第2のトランジスタ102において、第1の端子51に接続されたゲート電極の電位例えばVinになる時が、ノードn2に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth2を越えると、第2の電極から第1の電極に電流が流れ、ノードn2の電位Vc2は少なくともVin-Vth2以上を維持する。第3のトランジスタ103において、ノードn1に接続されたゲート電極の電位例えば3Vin-Vth1になる時が、ノードn3に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth3を越えると、第2の電極から第1の電極に電流が流れ、ノードn3の電位Vc3は少なくとも3Vin-Vth1-Vth3以上を維持する。第4のトランジスタ104において、ノードn3に接続されたゲート電極の電位Vc3例えば3Vin-Vth1-Vth3になる時は、第1の電極が接続された第4の端子54の電位Vdc5Vin-Vth1-Vth3-Vth4に比べて低くなるため、第4のトランジスタ104は、オフ状態となる。なお、第3の容量113は、第4の端子54の電位Vdcを平滑化するための容量である。第4のトランジスタ104がオフの場合に、後段の回路の電流消費により電圧降下が起きないように大きな容量値を有する容量を用いる。上述の整流回路は、トランジスタのゲート電極と第2の電極を互いに同電位で接続して整流素子を構成している。該整流回路は第1の端子51と第2の端子52に印加する交流電圧を整流し、電位Vdc5Vin-Vth1-Vth3-Vth4の直流電圧を出力する。なお、該整流回路が出力する電位Vdc5Vin-Vth1-Vth3-Vth4は、トランジスタの閾値電圧Vth1、Vth3、及びVth4により降下している。整流回路の出力電位Vdcが、トランジスタの閾値電圧により降下する現象は、入力電圧Vinが充分高い場合は問題とされない。しかし、入力電圧Vinがトランジスタ閾値電圧と拮抗する程度に低い場合は整流回路からの出力が得られなくなるため、問題となる。例えば、非接触給電機器から遠く離れた位置で整流回路を内蔵した電子機器が電力の供給を受ける場合に問題となる。トランジスタを整流素子に用いた場合に生じる閾値電圧による出力電圧の降下は、n型のエンハンスメント型のトランジスタのゲート電極と第2の電極を互いに同電位で接続する構成に原因がある。そこで、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続し、ゲート電極の電位を第2の電極の電位に比べて高く、且つその差が閾値電圧以上になるように保って整流素子として用いる構成に想到した。このような構成とすることで、トランジスタのゲート電極の電位が第2の電極より高く保たれるため、第2の電極から第1の電極に互いの電位が等しくなるまで電流が流れ、トランジスタの閾値電圧による出力電圧の降下を防ぐことができる。すなわち、本発明の一態様は、ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極をノード1に、第1の電極をノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極をノード1に、第1の電極をノード3に、第2の電極をノード1に接続する第3のトランジスタと、第1の電極を第1の端子に、第2の電極をノード1に接続する第1の容量と、第1の電極を第2の端子に、第2の電極をノード2に接続する第2の容量と、を備え、第1のトランジスタ乃至第3のトランジスタがn型のエンハンスメント型であって、第1の端子と第2の端子に入力する交流電圧を直流電圧に整流してノード3に出力する整流回路である。また、本発明の一態様は、ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極をノード1に、第1の電極をノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極をノード1に、第1の電極をノード3に、第2の電極をノード1に接続する第3のトランジスタと、ゲート電極をノード3に、第1の電極を第4の端子に、第2の電極をノード3に接続する第4のトランジスタと、第1の電極を第1の端子に、第2の電極をノード1に接続する第1の容量と、第1の電極を第2の端子に、第2の電極をノード2に接続する第2の容量と、第1の電極をノード2に、第2の電極をノード3に接続する第4の容量と、第1の電極を第4の端子に、第2の電極を接地する第3の容量と、を備え、第1のトランジスタ乃至第4のトランジスタがn型のエンハンスメント型である整流回路である。上記本発明の一態様によれば、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続し、ゲート電極の電位を第2の電極の電位に比べて高く、且つその差が閾値電圧以上になるように保って整流素子として用いる。これにより、整流素子として用いる第1のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。また、非接触給電装置が供給する電力が微小であっても、効率良く直流電力に変換できる整流回路を提供できる。また、本発明の一態様は、第1のトランジスタ乃至第3のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、ゲート絶縁層の他方の面に接してゲート電極と重畳する酸化物半導体層と、酸化物半導体層に接してゲート電極に端部を重畳するソース電極及びドレイン電極と、チャネル形成領域と重畳して酸化物半導体層に接する酸化物絶縁層を有する上記の整流回路である。上記本発明の一態様によれば、整流素子として用いるトランジスタのオフ電流が低減される。これにより、整流回路のオフ状態のトランジスタを流れる電流による損失を低減できる。また、本発明の一態様は、第1の端子とノード1の間に第1の制限回路と、第2の端子とノード2の間に第2の制限回路と、を有する上記の整流回路である。上記本発明の一態様によれば、ノード1及びノード2の電位の上限を設定できる。これにより、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することができる。また、本発明の一態様は、ゲート電極をノード2に、第1の電極をノード1に、第2の電極を第2の端子に接続する第1のトランジスタと、ゲート電極をノード1に、第1の電極をノード2に、第2の電極を第1の端子に接続する第2のトランジスタと、ゲート電極をノード1に、第1の電極をノード3に、第2の電極をノード1に接続する第3のトランジスタと、ゲート電極をノード3に、第1の電極を第4の端子に、第2の電極をノード3に接続する第4のトランジスタと、ゲート電極をノード3に、第1の電極をノード2に、第2の電極を第4の端子に接続する第5のトランジスタと、第1の電極を第1の端子に、第2の電極をノード1に接続する第1の容量と、第1の電極を第2の端子に、第2の電極をノード2に接続する第2の容量と、第1の電極をノード2に、第2の電極をノード3に接続する第4の容量と、第1の電極を第4の端子に、第2の電極を接地する第3の容量と、を備え、第1のトランジスタ乃至第5のトランジスタがn型のエンハンスメント型であって、第1の端子と第2の端子に入力する交流電圧を直流電圧に整流して第4の端子に出力する整流回路である。上記本発明の一態様によれば、第4の端子の上限を設定できる。これにより、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することができる。また、本発明の一態様は、上記の整流回路を備えるRFIDタグ用半導体装置である。上記本発明の一態様によれば、リーダーから供給される電力が微小であっても、動作可能なRFIDタグを提供できる。または、リーダーから供給される交流電圧の振幅が大きく変動する場合であっても、安定して動作するRFIDタグを提供できる。本発明によれば、整流素子として用いるトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。または、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。実施の形態1本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路の一例を図4に示し、その動作を図5及至図7を用いて説明する。図4に示す整流回路200は、いずれもn型のエンハンスメント型の第1のトランジスタ201、第2のトランジスタ202、第3のトランジスタ203、及び第4のトランジスタ204を備え、第1の容量211、第2の容量212、第3の容量213、及び第4の容量214を備える。また、第1の端子61、第2の端子62、第3の端子63、第4の端子64、及び第5の端子65を備える。第1の端子61には、第1の容量211の第1の電極と第2のトランジスタ202の第2の電極が接続されている。第3の端子63は、第5の端子65と共に接地されている。第2の端子62には、第2の容量212の第1の電極と第1のトランジスタ201の第2の電極が接続されている。第1の容量211の第2の電極と、第1のトランジスタ201の第1の電極と、第2のトランジスタ202のゲート電極と、第3のトランジスタ203のゲート電極及び第2の電極と、が接続され、ノードn1を構成している。第2の容量212の第2の電極と、第1のトランジスタ201のゲート電極と、第2のトランジスタ202の第1の電極と、第4の容量214の第1の電極が接続され、ノードn2を構成している。また、第3のトランジスタ203の第1の電極と、第4の容量214の第2の電極と第4のトランジスタ204のゲート電極及び第2の電極が接続され、ノードn3を構成している。第4のトランジスタ204の第1の電極は、第4の端子64と第3の容量213の第1の電極と接続されている。そして、第3の容量213の第2の電極は接地されている。交流電圧を整流回路200の第1の端子61と第2の端子62に印加する場合の動作について説明する。なお、第1のトランジスタ201の閾値電圧をVth1、第2のトランジスタ202の閾値電圧をVth2、第3のトランジスタ203の閾値電圧をVth3、そして第4のトランジスタ204の閾値電圧をVth4とする。図4Aに例示する本実施の形態の整流回路の動作について、第1の端子61と第2の端子62に印加する交流電圧の位相に応じて、図4Bに示すように第1の期間T1から第5の期間T5に分けて説明する。なお、本実施の形態の整流回路は、第5の期間T5の後に第4の期間T4の動作と第5の期間T5の動作を交互に繰り返す。以下の説明は、本実施の形態の整流回路の動作の一例を説明するものである。例えば、周波数やトランジスタの能力に依存して、第1の期間T1から第3の期間T3の動作を交互に繰り返す期間立ち上がりの期間が存在する場合がある。また、立ち上がりの期間の長さが変化する場合もある。ノードn1、n2、n3、第4の端子64の電圧が立ち上がりきると、第4の期間T4と第5の期間T5の動作を交互に繰り返す期間となる。なお、本発明の一態様の整流回路が出力する電位は、第1の端子または第2の端子に入力される電位の振幅とトランジスタの特性により決定される。よって、以下の整流回路の動作についての説明においては、第1の端子または第2の端子の電位が各期間の最大値または最小値を取る時の状態を例に説明する。因みに、第1の端子または第2の端子の電位が上昇または下降している時の整流回路の状態は、直前または直後の期間の最大値または最小値を取る時の整流回路の状態との間の状態となる。<第1の期間T1>まず、第2の端子62に0から最大値がVinとなる電圧を印加し、第1の端子61に0から最小値が-Vinとなる電圧を印加する第1の期間T1の動作を説明する図5A参照。第1のトランジスタ201において、ノードn2に接続されたゲート電極の電位Vinが、ノードn1に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth1を越えると、第2の電極から第1の電極に電流が流れ、ノードn1の電位Vc1は、Vin-Vth1まで上昇する。第1のトランジスタ201によりノードn1の電位Vc1がVin-Vth1まで上昇する過程において、ノードn1に接続された第2のトランジスタ202のゲート電極の電位が、第1の端子61に接続された第2の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth2を越えると、第1の電極から第2の電極に電流が流れる。第1の電極から第2の電極に流れる電流は、ノードn2の電位Vc2が高くなり過ぎないように抑制する。第3のトランジスタ203において、ノードn1に接続されたゲート電極の電位Vc1Vin-Vth1は、ノードn3に接続された第1の電極の電位Vinに比べて低くなるため、第3のトランジスタ203は、オフ状態となる。第4のトランジスタ204において、ノードn3に接続されたゲート電極の電位Vc3Vinが、第4の端子64に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子64の電位Vdcは、Vin-Vth4まで上昇する。<第2の期間T2>次いで、交流電位の位相が反転し、第2の端子62に0から最小値が-Vinとなる電圧を印加し、第1の端子61に0から最大値がVinとなる電圧を印加する第2の期間T2の動作を説明する図5B参照。後述する第2のトランジスタ202によりノードn2の電位Vc2がVinまで上昇する過程において、ノードn2に接続された第1のトランジスタ201のゲート電極の電位が、第2の端子62に接続された第2の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth1を越えると、第1の電極から第2の電極に電流が流れる。第1の電極から第2の電極に流れる電流は、ノードn1の電位Vc1が高くなり過ぎないように抑制する。第2のトランジスタ202において、ノードn1に接続されたゲート電極の電位3Vin-Vth1が、ノードn2に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth2を越えると、第2の電極から第1の電極に電流が流れる。その結果、閾値電圧Vth1と閾値電圧Vth2の和がVinより小さい場合、ノードn2の電位Vc2はVinまで上昇する。すなわち、第2のトランジスタ202の第1の電極が接続されたノードn2の電位Vc2と、第2の電極が接続された第1の端子61の電位はいずれもVinとなり、電位差が認められない。このようにして、第2のトランジスタ202の閾値電圧Vth2に由来する電圧降下が抑制される。第3のトランジスタ203において、ノードn1に接続されたゲート電極の電位3Vin-Vth1が、ノードn3に接続された第1の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth3を越えると、第2の電極から第1の電極に電流が流れ、ノードn3の電位Vc3は、3Vin-Vth1-Vth3まで上昇する。第4のトランジスタ204において、ノードn3に接続されたゲート電極の電位Vc3-Vinが、第4の端子64に接続された第1の電極の電位Vin-Vth4に比べて低くなるため、第4のトランジスタ204は、オフ状態となる。<第3の期間T3>次いで、交流電位の位相が反転し、第2の端子62に再度0から最大値がVinとなる電圧を印加し、第1の端子61に0から最小値が-Vinとなる電圧を印加する第3の期間T3の動作を説明する図6A参照。第1のトランジスタ201において、ノードn2に接続されたゲート電極の電位3Vinが、ノードn1に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth1を越えると、第2の電極から第1の電極に電流が流れる。その結果、閾値電圧Vth1がVinより小さい場合、ノードn1の電位Vc1はVinまで上昇する。すなわち、第1のトランジスタ201の第1の電極が接続されたノードn1の電位Vc1と、第2の電極が接続された第2の端子62の電位はいずれもVinとなり、電位差が認められない。このようにして、第1のトランジスタ201の閾値電圧Vth1に由来する電圧降下が抑制される。第1のトランジスタ201によりノードn1の電位Vc1がVinまで上昇する過程において、ノードn1に接続された第2のトランジスタ202のゲート電極の電位が、第1の端子61に接続された第2の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth2を越えると、第1の電極から第2の電極に電流が流れる。第1の電極から第2の電極に流れる電流は、ノードn2の電位Vc2が高くなり過ぎないように抑制する。第3のトランジスタ203において、ノードn1に接続されたゲート電極の電位Vc1Vinは、ノードn3に接続された第1の電極の電位5Vin-Vth1-Vth3に比べて低くなるため、第3のトランジスタ203は、オフ状態となる。第4のトランジスタ204において、ノードn3に接続されたゲート電極の電位Vc35Vin-Vth1-Vth3が、第4の端子64に接続された第1の電極の電位Vin-Vth4に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子64の電位Vdcは、5Vin-Vth1-Vth3-Vth4まで上昇する。<第4の期間T4>次いで、交流電位の位相が反転し、第2の端子62に0から最小値が-Vinとなる電圧を印加し、第1の端子61に0から最大値がVinとなる電圧を印加する第4の期間T4の動作を説明する図6B参照。後述する第2のトランジスタ202によりノードn2の電位Vc2がVinまで上昇する過程において、ノードn2に接続された第1のトランジスタ201のゲート電極の電位が、第2の端子62に接続された第2の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth1を越えると、第1の電極から第2の電極に電流が流れる。第1の電極から第2の電極に流れる電流は、ノードn1の電位Vc1が高くなり過ぎないように抑制する。第2のトランジスタ202において、ノードn1に接続されたゲート電極の電位3Vinが、ノードn2に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth2を越えると、第2の電極から第1の電極に電流が流れる。その結果、閾値電圧Vth2がVinより小さい場合、ノードn2の電位Vc2はVinまで上昇する。すなわち、第2のトランジスタ202の第1の電極が接続されたノードn2の電位Vc2と、第2の電極が接続された第1の端子61の電位はいずれもVinとなり、電位差が認められない。このようにして、第2のトランジスタ202の閾値電圧Vth2に由来する電圧降下が抑制される。第3のトランジスタ203において、ノードn1に接続されたゲート電極の電位3Vinが、ノードn3に接続された第1の電極の電位3Vin-Vth1-Vth3に比べて高く、且つその差が閾値電圧Vth3を越えると、第2の電極から第1の電極に電流が流れ、ノードn3の電位Vc3は、3Vin-Vth3まで上昇する。第4のトランジスタ204において、ノードn3に接続されたゲート電極の電位Vc33Vin-Vth1-Vth3が、第4の端子64に接続された第1の電極の電位5Vin-Vth1-Vth3-Vth4に比べて低くなるため、第4のトランジスタ204は、オフ状態となる。<第5の期間T5>次いで、交流電位の位相が反転し、第2の端子62に再度0から最大値がVinとなる電圧を印加し、第1の端子61に0から最小値が-Vinとなる電圧を印加する第5の期間T5の動作を説明する図7参照。第1のトランジスタ201において、ノードn2に接続されたゲート電極の電位3Vinが、ノードn1に接続された第1の電極の電位に比べて高く、且つその差が閾値電圧Vth1を越えると、第2の電極から第1の電極に電流が流れる。その結果、閾値電圧Vth1がVinより小さい場合、ノードn1の電位Vc1はVinまで上昇する。すなわち、第1のトランジスタ201の第1の電極が接続されたノードn1の電位Vc1と、第2の電極が接続された第2の端子62の電位はいずれもVinとなり、電位差が認められない。このようにして、第1のトランジスタ201の閾値電圧Vth1に由来する電圧降下が抑制される。第1のトランジスタ201によりノードn1の電位Vc1がVinまで上昇する過程において、ノードn1に接続された第2のトランジスタ202のゲート電極の電位が、第1の端子61に接続された第2の電極の電位-Vinに比べて高く、且つその差が閾値電圧Vth2を越えると、第1の電極から第2の電極に電流が流れる。第1の電極から第2の電極に流れる電流は、ノードn2の電位Vc2が高くなり過ぎないように抑制する。第3のトランジスタ203において、ノードn1に接続されたゲート電極の電位Vc1Vinは、ノードn3に接続された第1の電極の電位5Vin-Vth3に比べて低くなるため、第3のトランジスタ203は、オフ状態となる。第4のトランジスタ204において、ノードn3に接続されたゲート電極の電位Vc35Vin-Vth3が、第4の端子64に接続された第1の電極の電位5Vin-Vth1-Vth3-Vth4に比べて高く、且つその差が閾値電圧Vth4を越えると、第2の電極から第1の電極に電流が流れ、第4の端子64の電位Vdcは、5Vin-Vth3-Vth4まで上昇する。なお、第3の容量213は、第4の端子64の電位Vdcを平滑化するための容量である。第4のトランジスタ204がオフの場合に、後段の回路の電流消費により電圧降下が起きないように大きな容量値を有する容量を用いる。上述の整流回路において、第1のトランジスタ201、及び第2のトランジスタ202は、容量素子を介してそれぞれのゲート電極を該トランジスタの第2の電極の後段に接続し、ゲート電極の電位を第2の電極の電位に比べて高く、且つその差が閾値電圧を超えるように保って整流素子として用いられている。その結果、該整流回路は第1のトランジスタ201の閾値電圧Vth1による降下が抑制された電位Vdc5Vin-Vth3-Vth4を出力できる。これにより、整流素子として用いる第1のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。例示した整流回路200は1段の倍電圧回路を含む構成であるが、本発明の一態様の整流回路はこの構成に限定されない。例えば、整流回路200から第4の容量214、並びに第4のトランジスタ204を取り除き、倍電圧回路を含まない構成であっても良い。倍電圧回路を含まない構成の整流回路270を図14Aに示す。また、倍電圧回路を1.5段含む構成であってもよい。倍電圧回路を1.5段含む構成の整流回路280を図14Bに示す。整流回路280は、整流回路200のノードn1に第5の容量215の第1の電極が接続されている。第5の容量215の第2の電極と、第4のトランジスタ204の第1の電極と、第5のトランジスタ235のゲート電極及び第2の電極が接続され、ノードn5を構成している。第5のトランジスタ235の第1の電極には、第4の端子64と第3の容量213の第1の電極が接続されている。そして、第3の容量213の第2の電極は接地されている。また、倍電圧回路を2段含む構成であってもよい。倍電圧回路を2段含む構成の整流回路290を図14Cに示す。整流回路290は、整流回路280のノードn2に第6の容量216の第1の電極が接続されている。第6の容量216の第2の電極と、第5のトランジスタ235の第1の電極と、第6のトランジスタ236のゲート電極及び第2の電極が接続され、ノードn6を構成している。第6のトランジスタ236の第1の電極には、第4の端子64と第3の容量213の第1の電極が接続されている。そして、第3の容量213の第2の電極は接地されている。整流回路に設ける倍電圧回路の段数を増やすと第4の端子64に出力される電圧が大きくできる効果を奏する。また、整流回路に設ける倍電圧回路の段数に依らず、整流素子として用いる第1のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。また、整流回路に設ける倍電圧回路の段数は限定されず、用途に合わせて設計すれば良く、本発明の一態様の整流回路はnnは0以上段の倍電圧回路を含む構成とすることができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路において、該トランジスタのゲート電極の電位が第2の電極の電位より高く成りすぎないよう制限回路を設けた整流回路の一例を図8に示す。図8に示す整流回路250は、いずれもn型のエンハンスメント型の第1のトランジスタ201、第2のトランジスタ202、第3のトランジスタ203、第4のトランジスタ204、第5のトランジスタ225、第6のトランジスタ226、第7のトランジスタ227、第8のトランジスタ228、第9のトランジスタ229、及び第10のトランジスタ230を備える。且つ、整流回路250は、第1の容量211、第2の容量212、第3の容量213、及び第4の容量214を備える。また、第1の端子61、第2の端子62、第3の端子63、第4の端子64、及び第5の端子65を備える。図8に示す整流回路250は、実施の形態1で説明した整流回路200の第1の端子61とノード1の間に、第1の容量211と並列に第1の制限回路241を備え、第2の端子62とノード2の間に、第2の容量212と並列に第2の制限回路242を備える。本実施の形態では、第1の制限回路241と第2の制限回路242の構成、並びに実施の形態1で説明した整流回路と該制限回路が接続された構成について説明する。実施の形態1で説明した整流回路200と同じ構成を備える部分については、実施の形態1の記載を参酌する。第1の制限回路241は、第5のトランジスタ225の第2の電極とゲート電極と第6のトランジスタ226の第1の電極が接続され、第6のトランジスタ226の第2の電極とゲート電極と第7のトランジスタ227の第1の電極が接続されている。また、第5のトランジスタ225の第1の電極が第1の端子61に接続され、第7のトランジスタ227のゲート電極及び第2の電極がノード1に接続されている。第2の制限回路242は、第8のトランジスタ228の第2の電極とゲート電極と第9のトランジスタ229の第1の電極が接続され、第9のトランジスタ229の第2の電極とゲート電極と第10のトランジスタ230の第1の電極が接続されている。また、第8のトランジスタ228の第1の電極が第2の端子62に接続され、第10のトランジスタ230のゲート電極及び第2の電極がノード2に接続されている。トランジスタで構成した整流素子を複数直列に接続することにより、制限回路として利用することができる。第1の制限回路241の場合、第5のトランジスタ225の閾値電圧をVth5、第6のトランジスタ226の閾値電圧をVth6、及び第7のトランジスタ227の閾値電圧をVth7としたとき、第7のトランジスタ227の第2の電極の電位が第5のトランジスタ225の第1の電極の電位に比べて高く、且つその差が第5のトランジスタ225乃至第7のトランジスタ227が有する閾値電圧の和Vth5Vth6Vth7を越えると、ノード1から第1の端子61に向けて第1の制限回路241を電流が流れる。第2の制限回路242も同様であり、第8のトランジスタ228の閾値電圧をVth8、第9のトランジスタ229の閾値電圧をVth9、及び第10のトランジスタ230の閾値電圧をVth10としたとき、第10のトランジスタ230の第2の電極の電位が第8のトランジスタ228の第1の電極の電位に比べて高く、且つその差が第8のトランジスタ228乃至第10のトランジスタ230が有する閾値電圧の和Vth8Vth9Vth10を越えると、ノード2から第2の端子62に向けて第2の制限回路242を電流が流れる。第1の端子61とノード1の間に、第1の容量211と並列に第1の制限回路241を設けることにより、ノード1の電位が第1の端子61に比べて高く成りすぎないように制限できる。また、第2の端子62とノード2の間に、第2の容量212と並列に第2の制限回路242を設けることにより、ノード2の電位が第2の端子62に比べて高く成りすぎないように制限できる。ノード1の電位と、ノード2の電位を制限することにより、第1のトランジスタ201と第2のトランジスタ202が常に導通状態になる現象を防ぐことができる。また、入力電圧Vinの振幅が大きい場合に、出力電位Vdcが高くなりすぎないように抑制し、整流回路に接続する負荷回路の劣化や破壊を防ぐことができる。本実施の形態で例示した整流回路を論理回路の電源に適用することで、論理回路に安定した電圧を供給でき、論理回路の動作が安定する。非接触給電装置から電力の供給を受けて動作する論理回路例えばRFIDタグに適用することで、非接触給電装置との距離が変動しても、安定した動作例えば読み取り不良の低減を実現できる。本実施の形態で例示した整流回路を適用することで、整流素子として用いる第1のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路において、実施の形態2とは異なる位置にトランジスタを設けて、出力電圧を制限した整流回路の一例を図9に示す。図9に示す整流回路260は、いずれもn型のエンハンスメント型の第1のトランジスタ201、第2のトランジスタ202、第3のトランジスタ203、第4のトランジスタ204、第5のトランジスタ205を備える。且つ、整流回路260は、第1の容量211、第2の容量212、第3の容量213、及び第4の容量214を備える。また、第1の端子61、第2の端子62、第3の端子63、第4の端子64、及び第5の端子65を備える。図9に示す整流回路260は、第5のトランジスタ205を実施の形態1で説明した整流回路200のノード2、ノード3、及び第4の端子に接続し、整流回路260が出力する電位Vdcの電圧を制限する構成を有する。本実施の形態では、実施の形態1で説明した整流回路に第5のトランジスタ205が接続された構成について説明する。実施の形態1で説明した整流回路200と同じ構成を備える部分については、実施の形態1の記載を参酌する。整流回路260は、実施の形態1で説明した整流回路に制限回路として第5のトランジスタ205を追加した構成を有する。具体的には、第5のトランジスタ205のゲート電極はノード3に、第1の電極はノード2に、第2の電極は第4の端子64に接続されている。第5のトランジスタ205は制限回路として働き、第4の端子の電位Vdcがノード2の電位Vc2より高い場合に、ノード3の電位Vc3がノード2の電位Vc2より高く、且つその差が第5のトランジスタが有する閾値電圧を越えると、第4の端子64からノード2に向けて第5のトランジスタを電流が流れる。第5のトランジスタ205を設けることにより、第4の端子64の電位Vdcが高く成りすぎないように制限でき、絶対値が大きいVin、-Vinが第1の端子61と第2の端子62に入力されても、後段の回路に高い電圧が加わる事を防ぐことができる。これにより、整流素子として用いる第1のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3において説明したトランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路を適用した、パッシブ型のRFIDRadioFrequencyIdentificationタグについて図12を用いて説明する。本実施の形態で例示するパッシブ型のRFIDタグは、アンテナ、整流回路、安定電源回路、復調回路、アンプ、論理回路、メモリ制御回路、メモリ回路、並びに変調回路を有する。なお、パッシブ型のRFIDタグは、リーダーが発する電磁波により動作する。従って、リーダーは非接触給電装置の一態様である。アンテナは、リーダーが発する電磁波例えば13.56MHzを受信する。整流回路はアンテナに接続され、アンテナが受信した電磁波を直流電圧に変換し、安定電源回路を介して他の回路に電源電位を供給する。なお、本実施の形態で例示するRFIDタグは、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路を備える。具体的には、実施の形態1乃至実施の形態3で例示した整流回路を適用することができる。アンプは、リーダーが発する電磁波からクロック信号を作製し、論理回路に出力する。又は、容量とインバータを介して電磁波例えば13.56MHzの正弦波を矩形波に整形し、クロック信号として、論理回路に出力する。また、発振回路を用いてクロック信号を作製してもよい。復調回路は、リーダーが変調した電磁波から信号を復調して論理回路に出力する。論理回路は信号に応じて動作する。論理回路の動作としては、例えばメモリ制御回路を介してメモリ回路から情報を読み出し、次いでアンプを介して読み出した情報を変調回路に出力する。変調回路は反射波を変調して、メモリ回路から読み出した情報をリーダーに返答する。本実施の形態で例示するRFIDタグは、トランジスタのゲート電極を、容量素子を介して該トランジスタの第2の電極の後段に接続して整流素子を構成する整流回路が適用されているため、リーダーから供給される電力が微小であっても効率良く直流電力に変換でき、通信距離が長いRFIDタグを提供できる。また、リーダーから供給される電力が大きく変動しても、出力電圧の変動が抑制されているため、リーダーとの距離に対する許容幅が広いRFIDタグを提供できる。実施の形態5本実施の形態では、上記実施の形態1乃至実施の形態3に説明した整流回路に用いることができるトランジスタについて説明する。本発明の一態様の整流回路を構成するトランジスタは、n型のエンハンスメント型のトランジスタであればよい。チャネル形成領域に用いる半導体としては、例えば第14族の半導体シリコン、ゲルマニウム、炭化珪素などを用いた半導体、化合物半導体ガリウムヒ素、窒化ガリウムなど、又は酸化物半導体酸化亜鉛、IGZOなどなどを適用することができる。また、チャネル形成領域に用いる半導体は、単結晶、多結晶、または非晶質、若しくはこれらのうちのいずれかを含む混合物であってもよい。本実施の形態では、n型のエンハンスメント型のトランジスタの一例として酸化物半導体をチャネル形成領域に用いたトランジスタの構成、及びその作製方法の一例を、図13を用いて説明する。<トランジスタの構成>図13Eに酸化物半導体をチャネル形成領域に用いたボトムゲート構造の逆スタガ型トランジスタ510の構成を示す。トランジスタ510は絶縁表面を有する基板505上にゲート電極層511と、ゲート電極層511を覆うゲート絶縁層507を備える。ゲート絶縁層507上にゲート電極と重なる酸化物半導体層531を有し、酸化物半導体層531に接して端部をゲート電極層511に重畳するソース電極層515a及びドレイン電極層515bを備える。なお、ゲート電極層511上のゲート絶縁層と接する酸化物半導体層531であって、ソース電極層515aとドレイン電極層515bの間隙と重なる領域にチャネルが形成される。ソース電極層515a及びドレイン電極層515b、並びに酸化物半導体層531上に第1の絶縁層516を有し、第1の絶縁層516上に第2の絶縁層506を備える。本実施の形態の半導体層に用いる酸化物半導体は、n型不純物である水素が除去され、酸化物半導体の主成分以外の不純物を極力含まないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流密度オフ電流密度は、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA/μm1×10-19A/μm以下、もしくは10zA/μm1×10-20A/μm以下、さらには1zA/μm1×10-21A/μm以下とすることができる。また、高純度化された酸化物半導体層を具備するトランジスタは、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。以下、図13A乃至Eを用い、基板505上に酸化物半導体をチャネル形成領域に用いたトランジスタを作製する工程を説明する。<1.絶縁表面を有する基板>まず、絶縁表面を有する基板505上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層511を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。基板505は絶縁表面と水蒸気及び水素ガスに対するガスバリア性を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板505の表面を、CMP法などの研磨により平坦化しておいてもよい。本実施の形態では絶縁表面を有する基板505としてガラス基板を用いる。なお、下地となる絶縁層を基板505とゲート電極層511との間に設けてもよい。当該絶縁層には、基板505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜による積層構造により形成することができる。<2.ゲート電極層>また、ゲート電極層511の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。<3.ゲート絶縁層>次いで、ゲート電極層511上にゲート絶縁層507を形成する。ゲート絶縁層507は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。またゲート絶縁層507は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから選ばれた一または複数の膜により単層、または積層して形成することができる。本実施の形態の酸化物半導体は、不純物を除去され、I型化又は実質的にI型化された酸化物半導体高純度化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、μ波例えば周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。なお、ゲート絶縁層507は後に形成される酸化物半導体層と接する。酸化物半導体層に、水素が拡散すると半導体特性が損なわれるので、ゲート絶縁層507は水素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁層507、酸化物半導体膜530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜530の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層511が形成された基板505、又はゲート絶縁層507までが形成された基板505を予備加熱し、基板505に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、第1の絶縁層516の成膜前に、ソース電極層515a及びドレイン電極層515bまで形成した基板505にも同様に行ってもよい。<4.酸化物半導体層>次いで、ゲート絶縁層507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を形成する図13A参照。。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜530をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層507の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜530に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体膜に酸化珪素を含ませてもよい。酸化物半導体膜に結晶化を阻害する酸化珪素SiOxX>0を含ませることで、製造プロセス中において酸化物半導体膜の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。なお、酸化物半導体膜は非晶質な状態であることが好ましく、一部結晶化していてもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体膜530には、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体は、好ましくはInを含有する酸化物半導体、さらに好ましくは、In、及びGaを含有する酸化物半導体である。酸化物半導体層をI型真性とするため、脱水化または脱水素化は有効である。本実施の形態では、酸化物半導体膜530としてIn-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により成膜する。この段階での断面図が図13Aに相当する。酸化物半導体膜530をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In-Ga-Zn-O膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]、又はIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する酸化物ターゲットを用いてもよい。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。酸化物半導体膜530を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板505上に酸化物半導体膜530を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜中に含まれる、Li、Naなどのアルカリ金属、及びCaなどのアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、SIMSにより検出されるLiが5×1015cm-3以下、好ましくは1×1015cm-3以下、Naが5×1015cm-3以下、好ましくは1×1015cm-3以下、Kは5×1015cm-3以下、好ましくは1×1015cm-3以下であることが好ましい。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリーオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。次いで、酸化物半導体膜530を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530の加工時に同時に行うことができる。なお、ここでの酸化物半導体膜530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜530のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。次いで、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理の温度は、250°C以上750°C以下、または400°C以上基板の歪み点未満とする。例えば、500°C、3分間以上6分間以下程度で行ってもよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下、450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層531を得る図13B参照。。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。なお、第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気を導入してもよい。酸素ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にI型真性化する。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜530に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。なお、第1の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。また、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530に第1の加熱処理を行う前でも行った後に行ってもよい。以上の工程により、島状の酸化物半導体層中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。また、酸化物半導体層を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域単結晶領域、即ち、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。<5.ソース電極層及びドレイン電極層>次いで、ゲート絶縁層507、及び酸化物半導体層531上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にTi、Mo、W、Cr、Ta、Nd、Sc、Yなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する3層構造などが挙げられる。また、導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。なお、導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。続いて、第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層515a、ドレイン電極層515bを形成した後、レジストマスクを除去する図13C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層531上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電膜のエッチングの際に、酸化物半導体層531がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層531は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電膜としてTi膜を用い、酸化物半導体層531にはIn-Ga-Zn-O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水アンモニア、水、過酸化水素水の混合液を用いる。エッチャントとしてアンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。<6.第1の絶縁層>次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁層となる第1の絶縁層516を形成する。第1の絶縁層516は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また第1の絶縁層516は、少なくとも1nm以上の膜厚とし、スパッタ法など、第1の絶縁層516に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。第1の絶縁層516に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化N型化してしまい、寄生チャネルが形成されるおそれがある。よって、第1の絶縁層516はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、第1の絶縁層516には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。たとえば、スパッタ法で形成された膜厚200nmの酸化ガリウム膜上に、スパッタ法で形成された膜厚100nmの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を形成してもよい。成膜時の基板温度は、室温以上300°C以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の1倍を超えて2倍まで1倍より大きく2倍未満酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体膜の界面に酸素を供給し、酸素の欠損を低減することができる。本実施の形態では、第1の絶縁層516として膜厚200nmの酸化シリコン膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。酸化物半導体層に接して形成する第1の絶縁層516は、水分や、水素イオンや、OH-などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。酸化物半導体膜530の成膜時と同様に、第1の絶縁層516の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した第1の絶縁層516に含まれる不純物の濃度を低減できる。また、第1の絶縁層516の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。第1の絶縁層516を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。なお、第1の絶縁層516を形成した後に、第2の加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、第1の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含む第1の絶縁層516が設けられた後に加熱処理が施されることによって、第1の加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、第1の絶縁層516から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。その結果、島状の酸化物半導体層をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この第2の加熱処理を行うタイミングは、第1の絶縁層516の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体層をi型に近づけることができる。また、酸素雰囲気下で島状の酸化物半導体層に加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域が第1の絶縁層516と接した状態で加熱される。第2の加熱処理は以下の効果を奏する。前述の第1の加熱処理により、酸化物半導体層から水素、水分、水酸基又は水素化物水素化合物ともいう等の不純物が意図的に排除される一方で、酸化物半導体を構成する主成分材料の一つである酸素が減少してしまう場合がある。第2の加熱処理は、第1加熱処理が施された酸化物半導体層に酸素を供給するため、酸化物半導体層は高純度化及び電気的にI型真性化する。以上の工程でトランジスタが形成される図13D参照。トランジスタは、ゲート電極層511と、ゲート電極層511上のゲート絶縁層507と、ゲート絶縁層507上においてゲート電極層511と重なる島状の酸化物半導体層531と、島状の酸化物半導体層531上に形成された一対のソース電極層515a及びドレイン電極層515bとを有する、チャネルエッチ構造である。また、第1の絶縁層516に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。また、第1の絶縁層516に酸素を過剰に含む酸化シリコン層を用いると、第1の絶縁層516形成後の加熱処理によって第1の絶縁層516中の酸素が酸化物半導体層531に移動し、酸化物半導体層531の酸素濃度を向上させ、高純度化する効果を奏する。第1の絶縁層516上にさらに保護絶縁層となる第2の絶縁層506を積層してもよい。第2の絶縁層506は、例えば、RFスパッタ法を用いて窒化シリコン膜を形成する。RFスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜などを用いる。また、窒化シリコン膜、及び窒化アルミニウム膜は、水素イオン、又は水素分子のバリア膜として特に有効であり、第1の絶縁層516上に設けることが好ましい。本実施の形態では、窒化シリコン膜を用いて第2の絶縁層506を形成する図13E参照。。本実施の形態では、第2の絶縁層506として、第1の絶縁層516まで形成された基板505を100°C~400°Cの温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、第1の絶縁層516と同様に、処理室内の残留水分を除去しつつ第2の絶縁層506を成膜することが好ましい。保護絶縁層の形成後、さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、酸素ドープ処理を酸化物半導体膜530、及び/又はゲート絶縁層507に施してもよい。酸素ドープとは、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含むをバルクに添加することを言う。なお、当該バルクの用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。酸素プラズマドープ処理は、誘導結合プラズマICP:InductivelyCoupledPlasma方式を用いてプラズマ化した酸素を添加する方法であっても、周波数が1GHz以上のμ波例えば周波数2.45GHzを用いてプラズマ化した酸素を添加する方法であってもよい。<7.第3の絶縁層>第1の絶縁層516第2の絶縁層506を積層した場合は第2の絶縁層506上に平坦化のための第3の絶縁層を設けることができる。第3の絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、第3の絶縁層を形成してもよい。第3の絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、印刷法スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。本実施の形態で例示するトランジスタは、高純度化された酸化物半導体層をチャネル形成領域に有し、オフ状態における電流オフ電流は十分に小さい。従って、当該トランジスタを実施の形態1乃至実施形態3に例示した整流回路に適用することにより、損失が抑制され、且つトランジスタの閾値電圧による電圧降下が抑制された整流回路を提供できる。または、損失が抑制され、且つ出力電圧の変動が抑制された整流回路を提供できる。または、本実施の形態で例示したトランジスタを整流回路に適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。本実施例では、計算機を用いて本発明の一態様の整流回路の特性を検証した結果を説明する。アナログ回路シミュレータとして、silvaco社製のソフトウエア商品名SmartSpiceを用いた。また、本実施例では、図4Aに示す回路を有する整流回路1、図8に示す回路を有する整流回路2、図9に示す回路を有する整流回路3、並びに図1Aに示す回路を有する比較回路について特性を検証した。<整流回路1>整流回路1は図4Aに示す構成を有する。同一の特性を備えるトランジスタを第1のトランジスタ201乃至第4のトランジスタ204に適用した。該トランジスタの特性はシミュレータの計算モデルレベル36を使用し、伝導型をnチャネル型、チャネル長Lを1.5μm、チャネル幅Wを20μm、ゲート絶縁膜の厚みを10nmとし、25個並列接続する構成を計算した。算出した該トランジスタのVg-Id特性を図10に示す。第1の容量211、第2の容量212、第4の容量214はいずれも100pF、第3の容量213は1nFとした。整流回路1には負荷回路として20kΩの抵抗を接続した。なお当該負荷は出力電圧が1Vのとき、50μAの電流が流れる回路に相当する。また、第1の端子61と第2の端子62には13.56MHzの信号を入力し、その振幅Vinに対する入力してから40μsec後の第4の端子64の電位、すなわち出力電位Vdcを計算した。入力振幅Vinに対し、出力電位Vdcをプロットしたグラフを図11に示す。<整流回路2>整流回路2は図8に示す構成を有する。整流回路1と同一の特性を備えるトランジスタを第1のトランジスタ201乃至第4のトランジスタ204、及び第5のトランジスタ225乃至第10のトランジスタ230に適用した。用いたトランジスタの詳細については整流回路1の説明を援用する。第1の容量211、第2の容量212、第4の容量214はいずれも100pF、第3の容量213は1nFとした。整流回路2には負荷回路として20kΩの抵抗を接続した。なお当該負荷は出力電圧が1Vのとき、50μAの電流が流れる回路に相当する。また、第1の端子61と第2の端子62には13.56MHzの信号を入力し、その振幅Vinに対する入力してから40μsec後の第4の端子64の電位、すなわち出力電位Vdcを計算した。入力振幅Vinに対し、出力電位Vdcをプロットしたグラフを図11に示す。<整流回路3>整流回路3は図9に示す構成を有する。整流回路1と同一の特性を備えるトランジスタを第1のトランジスタ201乃至第5のトランジスタ205に適用した。用いたトランジスタの詳細については整流回路1の説明を援用する。第1の容量211、第2の容量212、第4の容量214はいずれも100pF、第3の容量213は1nFとした。整流回路3には負荷回路として20kΩの抵抗を接続した。なお当該負荷は出力電圧が1Vのとき、50μAの電流が流れる回路に相当する。また、第1の端子61と第2の端子62には13.56MHzの信号を入力し、その振幅Vinに対する入力してから40μsec後の第4の端子64の電位、すなわち出力電位Vdcを計算した。入力振幅Vinに対し、出力電位Vdcをプロットしたグラフを図11に示す。<比較回路>比較回路は図1Aに示す構成を有する。整流回路1と同一の特性を備えるトランジスタを第1のトランジスタ101乃至第4のトランジスタ104に適用した。比較回路に用いたトランジスタの詳細については整流回路1の説明を援用する。第1の容量111、第2の容量112、第4の容量114はいずれも100pF、第3の容量113は1nFとした。比較回路には負荷回路として20kΩの抵抗を接続した。なお当該負荷は出力電圧が1Vのとき、50μAの電流が流れる回路に相当する。また、第1の端子51と第2の端子52には13.56MHzの信号を入力し、その振幅Vinに対する入力してから40μsec後の第4の端子54の電位、すなわち出力電位Vdcを計算した。入力振幅Vinに対し、出力電位Vdcをプロットしたグラフを図11に示す。<評価結果>整流回路1は比較回路に比べて、入力振幅Vinが微小な範囲具体的には、1V以上約1.8V未満において、出力電圧が大きい。このことから、整流回路1はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Vinが大きい領域において具体的には約1.8V以上、整流回路1は比較回路に比べて出力電位Vdcの上昇が抑制されている。このことから、整流回路1は出力電位Vdcが安定した整流回路であると言える。整流回路2は比較回路に比べて、入力振幅Vinが微小な範囲具体的には、1V以上約1.8V未満において、出力電圧が大きい。このことから、整流回路2はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Vinが大きい領域において具体的には約1.8V以上、整流回路2は比較回路、及び整流回路1に比べて出力電位Vdcの上昇が抑制されている。このことから、整流回路2は出力電位Vdcが安定した整流回路であると言える。整流回路3は比較回路に比べて、入力振幅Vinが微小な範囲具体的には、1V以上約1.4V未満において、出力電圧が大きい。このことから、整流回路3はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Vinが大きい領域において具体的には約1.4V以上、整流回路3は比較回路、整流回路1、及び整流回路2に比べて出力電位Vdcの上昇が抑制されている。このことから、整流回路2は出力電位Vdcが安定した整流回路であると言える。