素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第1の除去工程と、露光された前記残りの一部を現像により除去する第2の除去工程と、を含んでいる、ことを特徴とするレジスト除去方法。前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが前記半導体素子の上面に形成されており、前記第1の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことを特徴とする請求項1に記載のレジスト除去方法。前記素子が、基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことを特徴とする請求項1に記載のレジスト除去方法。前記第1の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことを特徴とする請求項1から3のいずれか1項に記載のレジスト除去方法。前記素子の被エッチング層における欠陥部を修復する修復方法であって、前記被エッチング層の上面に付いている前記レジストの一部を、請求項1から4のいずれか1項に記載のレジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴とする修復方法。基板上にエッチング処理が施された被エッチング層が形成されている素子であって、前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が請求項1から4のいずれか1項に記載のレジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子。しかしながら、レーザーアブレーションによるレジストパターン形成方法には、レーザー照射後にレジスト膜の残渣があると、そのことが次工程のエッチングの阻害要因となり、半導体層のパターニングができなくなるという課題がある。一方、この方法で、レジスト膜の残渣を完全に除去しようとしてアブレーション加工を過剰に施してしまうと、半導体層が、図16に示すような加工痕114が残るほど大きく加工され、時にはダメージを受けてしまうという課題がある。半導体層が受けるダメージについて図17を参照しながらより具体的に説明すると、以下の通りである。図17は、従来のレーザーアブレーションによるレジストパターン形成方法でのパターン形成後のダメージを示す模式図である。図17aはパルスレーザー照射直後の層構成を示す模式図であり、図17bはエッチング後における層構成を示す模式図である。前記方法を用いてアブレーション加工を過剰に施してしまうと、図17aに示すように、レーザー照射後に半導体層110内にダメージ層115が形成される。そして、図17bに示すように、ダメージ層115は半導体層110のエッチング後にも残っており、ダメージ層115に起因して新たな電流リークが発生してしまう。本発明は、上記の各課題に鑑みてなされたものであり、その主な目的は、レジスト残渣を残さず、かつ、レジストの下層例えば半導体層へのダメージを従来よりも抑えることが可能なレジスト除去方法を実現することにある。また、そのようなレジスト除去方法を修復工程の一部に用いる素子の修復方法、および、そのようなレジスト除去方法を製造工程の一部に用いて製造される素子を実現することも本発明の目的に含まれる。本発明に係るレジスト除去方法は、上記課題を解決するために、素子に付いているレジストの一部を除去対象として除去するレジスト除去方法であって、前記除去対象の一部が除去加工されるとともに前記除去対象の残りの一部が露光されるように、前記除去対象に向けて前記レジストが吸収する波長のレーザー光を照射する第1の除去工程と、露光された前記残りの一部を現像により除去する第2の除去工程と、を含んでいる、ことを特徴としている。上記の構成によれば、除去対象の一部が除去加工されない程度にレーザー光が照射される。その結果、レジストの下層が被るダメージは、従来のように除去対象全体が除去されるほどのレーザー光が照射される場合に比べて小さくなる。また、上記の構成によれば、除去対象のうちレーザー光で除去されない部分は露光され、現像により除去される。その結果、レジスト中の除去対象全体が除去されることになり、レジスト残渣が残らないことになる。したがって、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層例えば半導体層へのダメージを従来よりも抑えるという効果を奏する。なお、前記素子が基板上に積層された層群の最上層として半導体層が形成されている半導体素子であり、前記レジストが前記半導体層の上面に形成されている、ことが望ましい。ここで、前記層群は、たかだか1つの層から構成されていてもよいし、2以上の層から構成されていてもよい。また、本発明に係るレジスト除去方法は、前記素子が、基板上に積層された半導体層を含む層群の最上層として、金属膜、絶縁膜、および透明導電膜の少なくともいずれかの膜からなる層が形成されている半導体素子であり、前記レジストが半導体素子の上面に形成されており、前記第1の除去工程にて、最大加工深さが前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなるように、前記レーザー光を照射する、ことが望ましい。上記の構成によれば、レーザー光により除去加工される最大加工深さが、前記レジスト膜の膜厚と前記最上層の層厚とを足し合わせた長さよりも小さくなる。また、前記の構成によれば、前記半導体層表面の前記レジスト表面からの長さは、前記レジストの膜厚と前記最上層の層厚とを足し合わせた長さ以上となる。したがって、本発明に係るレジスト除去方法は、除去加工によって半導体層に全くダメージを与えないというさらなる効果を奏する。本発明に係るレジスト除去方法は、前記第1の除去工程にて、最大加工深さが前記レジストの厚さ未満となる範囲内で前記除去対象の一部が除去加工されるように、前記レーザー光を照射する、ことが望ましい。上記の構成によれば、本発明に係るレジスト除去方法は、レーザー光により除去加工される最大加工深さがレジストの厚さ未満となるので、除去加工によってレジストの下層に全くダメージを与えないというさらなる効果を奏する。本発明に係る修復方法は、前記素子の被エッチング層における欠陥部を修復する修復方法であって、前記被エッチング層の上面に付いている前記レジストの一部を、前記レジスト除去方法を用いて除去することによりレジストパターンを形成する工程と、前記レジストパターンでマスクされた被エッチング層に対しエッチング処理を施すことで前記欠陥部を修復する工程と、を含んでいることを特徴としている。上記の構成によれば、レジストパターンの形成により被エッチング層が新たに受けるダメージが最小限に抑えられ、且つ、欠陥部がエッチング処理により除去されるので、素子を略欠陥のない状態に修復することができるという効果を奏する。なお、基板上にエッチング処理が施された被エッチング層が形成されている素子であって、前記エッチング処理は、前記被エッチング層の上面に付いていた前記レジストの一部が前記レジスト除去方法を用いて除去された後に施された処理である、ことを特徴とする素子も本発明の範疇に含まれる。上記の構成によれば、前記素子は、従来のレジスト除去方法を製造工程の一部として含む製造方法で製造された半導体素子よりも、レジスト除去によって素子が被るダメージが小さくなる。したがって、前記素子は、従来の製造方法で製造された素子よりも、前記素子を部品として使用する製品の故障率を低減することできるというさらなる効果を奏する。以上のように、本発明に係るレジスト除去方法は、レジスト残渣を残さず、かつ、レジストの下層例えば半導体層へのダメージを従来よりも抑えるという効果を奏する。実施形態1本発明の一実施形態に係るパターニング方法として、基板上に積層された1層以上からなる層群の最上層として半導体層が形成されてなる半導体素子に対するパターニング方法を以下に説明する。本実施形態に係るパターニング方法は、半導体層の上面にレジスト膜を形成する工程と、所定位置のレジストを除去することによりレジスト膜に開口部を形成する工程と、エッチングにより前記開口部の下方に位置する半導体物質を除去し、半導体層特許請求の範囲における被エッチング層に対応のパターンを形成する工程から構成され、この順に行うことによって半導体層をパターニングする。以下、各工程の詳細について説明する。レジスト塗布工程では、半導体層上面にポジ型のレジスト材料を塗布し、レジスト膜を形成する。レジスト材料はghi線で感光する汎用のものが使用可能であり、一般的な塗布装置を用いて製膜したのち、所定温度で仮硬化させる。レジスト膜の膜厚は、半導体層に求める加工深さをエッチングすることに対して必要となる膜厚とすれば良く、例えば硬化後に1μm~5μmとなるような膜厚にする。また、レジスト膜と半導体層との密着性を確保するために、あらかじめ半導体層にプライマー等、表面処理を行ってもよい。パターニング工程は、前記レジスト塗布工程で形成したレジスト膜のパターニングを行うものである。パターニング工程について図1および図2を参照しながら以下に説明する。図1は本工程の実施中における各段階での層構成を示している。また、図2は、パターニング工程中の一工程であるレーザー照射工程後の層構成の様々な例を示した図である。本工程ではまず、図1aに示すように、基板1に積層された半導体層2に塗布されたレジスト膜3の所定部分のレジスト特許請求の範囲における除去対象に対応に対し、レーザー照射装置5を用いてレジスト膜3が吸収する波長のパルスレーザー4の照射を開始する。図1bに示すように所定部分のレジストの一部が除去加工され、且つ、当該レジストの残部6が露光された状態になるまで、パルスレーザーの照射を繰り返す特許請求の範囲における第1の除去工程に対応。パルスレーザーの照射後、続いて、前記レジスト膜を現像することで、露光された残部6の除去特許請求の範囲における第2の除去工程に対応をした後に、レジスト膜を硬化させ、図1cに示すようなレジスト膜パターンを形成する。ここで、本実施形態では、パルスレーザー照射によって除去加工だけでなく露光をも行うため、レーザー照射直後にレジスト残渣が残っていてもよい。すなわち、レーザー照射による最小加工深さは、レジスト膜厚以下でよい。一方で、レーザー照射後に続いて行われるレジスト膜の現像の完了時点で、パルスレーザーを照射した所定部分のレジストをすべて除去する必要がある。そのため、パルスレーザーの光量としては、照射領域にありかつ照射で除去されないレジスト残部の全体が露光されるだけの光量以上が必要となる。なお、仮に、レジストを全く除去せずに、通常のランプ光源を用いて所定部分のレジスト全体を露光しようとした場合、レジストをパターニングするのに要する時間が非常に長くなってしまい、プロセスとして成り立たなくなる。したがって、前述したように、所定部分のレジストの一部を除去することで、露光が必要なレジストの膜厚を小さくすることが必要である。このとき、除去するレジストの量を大きくするほど、露光時間が短縮されるため、工程のタクト短縮ができる。この点を考慮すれば、パルスレーザー照射によって、除去するレジストの量は多い方が好ましい。さらに、パルスレーザー照射によってレジスト膜の下層である半導体層にダメージを全く与えないようにする場合には、パルスレーザー照射による最大加工深さを、加工されるレジスト膜の膜厚以下とすることが好ましい。すなわち、最大加工深さをレジスト膜の膜厚より大きくして図2bのような層構成を形成してもよいが、最大加工深さをレジスト膜の膜厚以下にして図2aのような層構成を形成するのが好ましい。また、使用するパルスレーザーは、前記で選定したレジスト膜が吸収する波長のパルスレーザーとする。具体的には、例えば、i線吸収のレジスト膜に対しては、YAG3倍波のパルスレーザーを使用すればいい。また、前記パルスレーザー照射1回当たりの照射時間としては、汎用的なものでよく、例えば100nsec以下とすればよい。照射強度と照射回数については、前記加工深さを考慮して決定される。具体的には、例えば、膜厚数μmレジスト膜であれば、照射強度200mJcm2~2000mJcm2、照射回数1~100回とすればいいが、処理時間を短縮することを考慮すると、より照射強度を大きくし、かつ、照射回数を少なくすることが好ましい。また、パルスレーザー照射後のレジスト膜現像条件、ならびに硬化条件については、使用するレジストに合わせて、通常のフォトリソグラフィの条件を使用すればよい。エッチング工程では、形成したレジストパターンに沿った半導体のパターニングを行う。エッチング条件はパターニングされる半導体に合わせて、通常の条件を使用すればよく、GaN系化合物半導体の場合、例えば、塩素系ガスを用いたドライエッチングが適用できる。以上の工程により、本発明の半導体層のパターニングが達成される。実施形態2本発明の別の一実施形態に係る半導体素子のパターニング方法として、基板上に形成された半導体層の上層層群の最上層として金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜の層が形成されてなる半導体素子に対するパターニング方法を説明する。本実施形態に係るパターニング方法は、半導体素子の上面にレジスト膜を形成する工程と、所定位置のレジストを除去することでレジスト膜に開口部を形成する工程と、レジスト膜の下層積層膜のうち前記開口部の下方に位置する部分をエッチングにより順次除去し、半導体層のパターンを形成する工程から構成され、この順に行うことによって、半導体層がパターニングされる。以下、各工程の詳細を説明する。実施形態1と同様の処理により、半導体素子の上面にレジスト膜を形成する。実施形態1と同様の処理により、レジストパターンを形成する。ここで、実施形態2においては、半導体層の上層、すなわち、半導体層とレジスト膜との間に、金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜を備えているため、半導体層へダメージを与えないことを考慮したとしても、実施形態1と比較して、最大加工深さをより大きくし、前記上層の一部を加工しても構わない。その上で、加工量分布を考慮すると、最大加工深さとしては、前記レジスト膜厚と前記上層の膜厚とを足し合わせた膜厚以下までとすることが好ましい。この場合、最大加工深さを前記レジスト膜厚の膜厚より大きくして図2dのような層構成を形成してもよいが、レジストの下層透明導電膜7にダメージを与えないために、最大加工深さをレジスト膜の膜厚以下にして図2cのような層構成を形成するのが特に好ましい。本工程では、まず、前記金属膜、絶縁膜、透明導電膜あるいはこれらの積層膜のエッチングを行う。このエッチング処理は、エッチングが施される層の性質に合わせて選択すればよく、例えば透明導電膜であれば、王水系のエッチング液を用いたウェットエッチングを行う。続いて、実施形態1と同様の処理により、半導体層のエッチングを行うことで、半導体層のパターンを形成する。以上の工程により、本発明の半導体素子のパターニングが達成される。実施形態3続いて、本発明の一実施形態に係る半導体素子の修復方法の一例として、GaN系化合物発光素子の修復方法について説明する。本実施形態に係る修復方法は、半導体層の欠陥検出工程と、半導体層パターニング工程からなる。欠陥検出工程は、半導体のパターニング位置を決定するために、半導体層の欠陥を検出する工程であり、前記欠陥を汎用の画像検出装置を用いて検出する。このときに検出可能な欠陥の大きさは、例えばΦ05μm~10μmである。また、半導体層パターニング工程では、前記実施形態1あるいは実施形態2と同様の方法に従い、半導体層のパターニングを行う。ここで、本実施形態に係る修復の対象は、電流リークが発生している半導体素子であり、電流リーク要因である欠陥が含まれる領域に位置するp型GaN層、活性化層を除去することで達成される。なお、電流リークの要因である欠陥は、基板表面、n型GaN層、活性化層、p型GaNに含まれるゴミ等、あるいはそれに起因した結晶成長不良等であり、欠陥を除去すれば電流リークは抑制できる。ただし、GaN系化合物半導体素子のように、pnジャンクションでの電流リークを修正対象とする場合、必ずしも欠陥自体を除去する必要はなく、欠陥が含まれる領域に位置するp型GaN層、活性化層を除去し、当該領域でのpnジャンクションを切断すれば電流リークをなくすことができる。本実施形態に係る修復方法は、n型GaN層形成以降の工程に適用可能であり、例えば、GaN系化合物半導体素子の製造工程の途中で修復する方法や、素子形成後に修復する方法が提案できる。具体的には、例えば図13のGaN系化合物半導体発光素子の場合、p型GaN層形成後や、電極形成後、あるいは電極パターニング後に適用可能である。また、図14のGaN系化合物半導体発光素子の場合、上記に加え、透明導電膜形成後にも適用できる。製造工程の途中で修復する方法の場合、電極、透明導電膜等をパターニングする工程の直前に適用することで、別途、レジスト膜を形成する必要がなく、効率よく素子の修復を達成できる。また、素子形成後に修復する方法の場合、別途レジスト膜形成等の工程が必要となるが、先に電流リークの確認をすることでリーク起因の欠陥を修復できることが特徴である。いずれも有用な修復方法であり、欠陥の発生した領域に応じて、いずれかの方法を用いるか、あるいは2つの方法を併用することで素子を修復することができる。なお、実施形態3ではGaN系化合物半導体発光素子の修復方法について説明したが、修復対象は化合物発光素子に限定されず、薄膜トランジスタにおける半導体層や、太陽電池における発電層等も本発明のパターニング方法により修復可能である。このとき、本発明の修復の対象としては、上述したように、pnジャンクションを切断するために必要な半導体層膜厚をパターニングする方法により半導体層を修復してもよいし、欠陥を含め、所定位置の半導体層全体をパターニングする方法により半導体層を修復してもよい。より具体的には、本発明のパターニング方法により、薄膜トランジスタにおける半導体層として、結晶シリコンあるいは酸化物半導体等が修復可能である。また、太陽電池における発電層としては、シリコン系太陽電池の場合、多結晶、単結晶シリコン層が修復可能であり、化合物半導体系太陽電池の場合、化合物半導体層を修復できる。本発明の実施例について説明する前に、対象となるGaN系化合物半導体発光素子の製造方法について説明する。参考例1図13に示すGaN系化合物半導体発光素子は、例えば図3に示すフローにて形成できる。図3は、図13に示すGaN系化合物半導体発光素子の製造フローを示す図であり、図4のa~iは製造途中の各段階における層構成を示す模式図である。図4において、各分図記号は、若い分図記号により表される層構成ほど、工程中のより前段階における層構成であることを示している。なお、図6、図9、図10、図12についても同様である。まず、基板表面処理工程S310として、サファイア基板11上にバッファ層12を形成したのち、GaN層形成工程S320にてMOCVD法によりn型GaN層13、活性化層14、p型GaN層15を順次形成することで図4aに示すような層構成が形成される。続いて、GaN層パターン形成工程S330を行い、図4eに示す層構成を形成する。具体的には、前記GaN層パターン形成工程では、まず、S331にて、p型GaN層15の上面にレジスト18を塗布することで図4bの層構成を形成する。その後、S332にて、通常のフォトリソグラフィにより、レジストパターンを形成することで図4cの層構成を形成し、S333にて、例えば塩素系ガスを用いたドライエッチングにより半導体層をパターニングすることで図4dの層構成を形成する。さらに、S334にて、レジストを剥離することで半導体層パターンを形成することで、図4eの層構成を形成する。さらに続いて、以下の電極パターン形成工程S340を実施する。まず、レジストを塗布することで図4fの層構成を形成し、その後、通常方法によりレジストパターンを形成することで図4gの層構成を形成する。そして、図4gの層構成で表される形成中の素子の上面に蒸着等により電極19を形成することで図4hの層構成を形成する。その後、レジストを除去してリフトオフにより電極パターン16、17を形成することで、図4iの層構成を形成する。以上の工程を経て、サファイア基板上に、層構成が図4iに示されるようなGaN系化合物半導体発光素子が形成できる。参考例2図14のGaN系化合物半導体発光素子は、例えば図5に示すフローにて形成できる。図5は、図14のGaN系化合物半導体発光素子の製造フローを示す図であり、図6は製造途中の層構成を示す模式図である。まず、図3のGaN系化合物半導体発光素子の製造と同様に、基板表面処理工程S510ならびにGaN層形成工程S520を順次行った後に、S530にて透明導電膜を形成することで、図6aの層構成を形成する。続いて、以下の透明導電膜及びGaN層パターン形成工程S540を実施する。まず、S541にて透明導電膜20の上面にレジスト18を塗布することで図6bの層構成を形成する。次に、通常方法によりすなわち、S542の露光工程およびS543の現像工程によりレジストパターンを形成することで図6cの層構成を形成する。その後、S544のエッチング工程を実施する。具体的には、まず、ウェットエッチング等により、透明導電膜パターンを形成することで図6dの層構成を形成する。このとき、透明導電膜がサイドエッチされるような条件を適用することで、端部のリークを防止できる。その後、上記と同様に、塩素系ガスを用いたドライエッチングにより半導体層のパターニングを行い、レジストを剥離することで半導体層パターンが形成することで図6eの層構成を形成する。以上の透明導電膜及びGaN層パターン形成工程の後、上記と同様に電極パターン形成工程S550を行うことで、層構成が図6fに示されるようなGaN系化合物半導体素子を形成できる。以下、各実施形態の詳細につき、実施例を交えて説明する。実施例1参考例1のGaN層パターン形成工程において欠陥を修復する方法について説明する。図7に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。本実施例の特徴はGaN層パターン形成工程を利用して欠陥を修復することであり、欠陥検出工程ならびにレーザー照射工程特許請求の範囲における第1の除去工程を除き、参考例にて示したGAN系化合物半導体発光素子の製造フローを共用できることである。具体的内容について、図8を用いて説明する。まず、上記参考例1と同様の方法すなわち、S710の基板表面処理工程にてバッファ層12を形成したサファイア基板11上にn型GaN13、活性化層14、p型GaN層15を積層し、図8aの層構成を形成したS720。次に、S731にて、市販の欠陥検出装置を用いて欠陥を検出したところ、図8aに示す欠陥21を検出した。続いて、S732にて、p型GaN層15の上面にレジスト材料をスピンコートし、仮硬化することで、図8bの層構成を形成した。このとき、レジスト膜18の膜厚は25μmであった。次に、S733のレーザー照射工程にて、図8cに示すように、市販のレーザー照射装置5を用い、前記検出した欠陥21の上面にΦ20μmマスクを介してYAG3倍波のパルスレーザー4を照射強度900mJcm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射した。この状態で表面形状評価を行ったところ、レーザー照射によるレジスト最大加工深さは20μmであり、最小加工深さは14μmであった。続いて、S734にて、図8dのように、欠陥21の上方をフォトマスク24でマスクした上で露光機22を用いてランプ光23を照射することでレジスト膜18を露光した。S733およびS734の各工程を実施した結果、図8eのように、レジスト膜18中の一部すなわち、欠陥21の上方の部分とフォトマスクでマスクしなかった部分が露光状態になり、レジスト膜18の残りの部分が未露光状態となった。その後、S735特許請求の範囲における第2の除去工程に対応にて、現像することで図8fのようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。さらに続いて、S736にて、上記参考例と同様の方法にて半導体層を1μmエッチングしたのち、電極パターン形成工程S740を行うことで、図8gに示す素子を形成した。形成した素子に対し静電気放電検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。実施例2参考例1の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例1の方法により形成した素子に対するESD検査で抽出した、電流リークが発生した素子を用いた。図9は、本発明の修復方法のフローの一例であり、本実施例では図9のフローに従って素子を修復した。具体的内容について図10を用いて説明する。まず、S910にて、欠陥検出装置を用いて上記GaN系化合物半導体発光素子を確認し、図10aに示すような破壊痕25を検出した。次に、S920にて、素子上面にレジストを塗布し、仮硬化させることで、図10bの層構成を形成した。このときのレジスト膜18の膜厚は25μmであった。次に、S930にて、図10cに示すように、レーザー照射装置5を用い、前記検出した欠陥破壊痕25の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザー4を照射強度550mJcm2、照射回数1回、1パルスあたりの照射時間5nsecの条件で照射し、図10dの状態とした。この状態で表面形状評価をしたところ、レーザー照射によるレジスト最大加工深さは15μm、最小加工深さは10μmであった。続いて、S940にて、通常の現像を行うことで、図10eのようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。さらに続いて、S950にて、ドライエッチングにより半導体層を08μmパターニングし、レジストを剥離することで図10fに示す半導体層パターンを形成し、素子を修復した。修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。実施例3参考例2のGaN層パターン形成工程において欠陥を修復する方法について説明する。図11に、本発明の修復方法を含むGaN系化合物半導体発光素子の製造フローを示す。まず、実施例1と同様の方法すなわち、S1110の基板表面処理工程にてバッファ層12を形成したサファイア基板11上にn型GaN13、活性化層14、p型GaN層15を積層したS1120。次に、透明導電膜20をCVD法により015μm形成することで、図12aの層構成を形成したS1130。この状態で欠陥検出装置を用いて欠陥を検出したところ、図12aに示す欠陥21を検出したS1141。続いて、S1142にて、図12bのように、透明導電膜20の上面に実施例1と同様の方法で、同じ膜厚のレジスト膜18を形成し、S1143にて、前記検出した欠陥上面にΦ20μmマスクを介してパルスレーザー4を照射することで、図12cのような状態とした。ここで、照射条件としては照射強度250mJcm2、照射回数10回、1パルスあたりの照射時間50nsecとした。この状態で表面形状を評価したところ、レーザー照射による最大加工深さが255μm、最小加工深さが21μmであった。続いて、S1144にて、参考例2と同様の方法にて、図12dのようにレジスト膜18を露光し、S1145にて現像することで図12eのようなレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。次に、参考例2と同様の方法でITOウェットエッチングを行うことで、図12fの層構成とした後、参考例2と同様の方法で半導体層のドライエッチングを行いS1146、さらに、S1150にて電極パターニングをすることで図12gに示す素子を形成した。形成した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。実施例4参考例2の電極パターン形成後にGaN系化合物半導体発光素子を修復する方法について説明する。本実施例では、参考例2の方法により形成した素子に対するESD検査で抽出した、電流リークが発生した素子を用いた。修復方法のフローは実施例2と同様であり、図9に示す修復方法のフローに従ってGaN系化合物半導体発光素子を修復した。具体的には、まず、実施例2と同様の方法で、欠陥検出ならびにレジスト膜形成を行った。次に、レーザー照射装置を用い、前記検出した欠陥の上方からΦ20μmマスクを介してYAG3倍波のパルスレーザーを照射強度450mJcm2、照射回数10回、1パルスあたりの照射時間50nsecの条件で照射した。この状態で表面形状評価をしたところ、レーザー照射による最大加工深さは257μmであり、最小加工深さは22μmであった。次に、実施例2と同様の方法で現像することでレジストパターンを形成した。この状態での表面形状評価により、レーザー照射領域に加工による表面凹凸はなく、良好な表面状態であることを確認した。続いて、実施例3と同様の方法で透明導電膜ならびに半導体層パターンを形成することで素子を修復した。修復した素子に対しESD検査を実施したところ、電流リークがなく良好な特性を示すことを確認できた。レーザー照射により半導体層を加工した場合との比較のため、比較例として、実施例2、実施例4と同様の方法で最大加工深さを大きくしたGaN系化合物半導体発光素子を製造した。このときのレーザー照射強度、照射回数、照射直後の最大ならびに最小加工深さと修復可否について表1に示す。また、上記で説明した実施例1~4の結果も合わせて表1に示す。なお、表1における修復可否とは素子修復後に電流リークを除去できたかどうかを示すものであり、素子を修復後のESD検査で電流リークが除去できたものについて○の判定を行っている。表1に示した通り、比較例1、比較例2の素子はいずれも修復不可との結果になった。比較例1~2ではいずれも最大加工深さが大きく、半導体層の一部がレーザー照射による加工によってダメージを受けたために、電流リークが新たに発生してしまったためである。各実施例で使用したレーザー光の照射条件について各実施例で使用したレーザー光の照射条件は、i線で露光するレジストに対し、波長355nmのYAGレーザーの照射強度、照射回数依存性を検討することで、最適化された照射条件である。具体的には、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でレーザー光をレジストに照射し、各照射条件について、レーザー光照射除去加工および露光と現像とが完了した後に、レジスト残渣がないか、および、レジストの下層が加工されているか否かの確認を行った。1回あたりの照射時間:5nsec照射強度:200mJcm2~700mJcm2照射回数:15101520回その結果を表2に示す。表2は、各照射条件についてレジスト残渣およびレジスト下層の加工有無の確認結果を示した表である。表2に示すように、照射強度が大きくなるにつれ、少ない照射回数でレジスト残渣なくレジストを除去することができる。また、照射強度500mJcm2以上の場合、レーザー照射を数回行うとレジスト下層が加工されるようになる。表2からわかるように、照射条件としては、現像完了後にレジスト残渣が無くなる最低回数以上の回数だけレーザー光を照射し、尚且つ、当該回数のレーザー光の照射により下層が加工されないような照射条件が最適である。例えば、照射強度が350mJcm2の場合では照射回数5回~20回が最適な照射条件であり、照射強度500mJcm2の場合では照射回数1回~20回が好ましい条件で、照射回数1回~9回が最適な照射条件となる。なお、レジストの下層にダメージを与えないためには下層が加工されないことが望ましいが、レジストの下層に所望の加工穴径の穴を開けるために、敢えて下層が加工されるような照射条件を選択することもできる。図15は、各照射条件とレジスト下層の加工穴径との関係の確認結果を示したグラフである。図15に示すように、加工穴径は、照射強度および照射時間に依存して大きくなっていく。この依存関係の要因としては、照射したレーザー光の回り込みが考えられる。この照射条件と加工穴径との関係には再現性があることがわかっている。すなわち、同一の照射条件でレーザー光を照射すれば、略同一の加工穴径の穴がレジストの下層に空くことがわかっている。したがって、適切な照射条件を選択してレーザー光を照射することにより、レジストの下層に所望の加工穴径の穴を開けることができる。なお、以下の照射時間、照射強度および照射回数の組み合わせで表される全照射条件でも同様の確認を行った。1回あたりの照射時間:50nsec照射強度:255mJcm2350mJcm2446mJcm2照射回数:10回その結果、いずれの照射条件でも、現像後にレジスト残渣なくレジストパターンを形成できることがわかった。また、照射強度255mJcm2および照射回数10回の照射条件の場合、レジストの下層にもダメージが生じないことがわかった。各実施形態の利点各実施形態では、レーザー照射工程にてレーザー照射による加工とレーザー照射による露光を同時に利用するため、レーザー照射のみで残渣なくレジストを除去する必要がない。また、レーザー照射工程後に残ったレジストは現像工程後に除去されるので、現像工程後には良好なレジストパターンを形成できる。したがって、次工程のエッチングにてムラなく下層にパターンを形成できるため、欠陥等を含む不良素子に対し、新たな不具合を起こすことなく不良素子を修復することができる。付記事項なお、上述した各実施形態は半導体素子に対するパターニング方法に関する実施形態であるが、本発明はこれに限定されない。例えば、本発明は、半導体素子以外の素子例えば、回折光学素子等の光学素子に対するパターニング方法として実施することもできる。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。