画素がマトリックス状に配置されて成る表示部を備え、前記画素は、複数系統の入力画像データを保持するメモリ部を有し、当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する画像表示装置。前記メモリ部は、前記入力画像データの各ビットのデータをそれぞれ保持する複数ビットのメモリと、前記入力画像データにおける前記各ビットの位置に応じた期間で、前記各ビットのデータを選択的に出力するメモリ出力用のスイッチ回路とを有し、前記画素は、前記メモリ出力用のスイッチ回路の出力信号により、前記画素の電極に印加する信号を切り換える駆動信号切り換え用のスイッチ回路を有する請求項1に記載の画像表示装置。前記表示部にゲート信号を出力する垂直駆動部と、前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部とを備え、前記水平駆動部は、前記入力画像データをシリアルデータにより対応する信号線に出力し、前記垂直駆動部は、前記シリアルデータに同期して順次信号レベルが立ち上がる複数のゲート信号を出力し、前記画素は、前記複数のゲート信号により、前記シリアルデータの各ビットの論理値を順次取得して前記メモリ部に記録する請求項1または請求項2に記載の画像表示装置。前記画素は、前記表示部の隣接するライン間で、前記時分割の駆動に係る位相が異なる請求項1から請求項3のいずれかに記載の画像表示装置。前記時分割の駆動が、1フレームの期間を繰り返し周期とした表示である請求項1から請求項4のいずれかに記載の画像表示装置。前記時分割の駆動が、複数のフレームに前記入力画像データの各ビットによる駆動を振り分けた、前記複数フレームの期間を繰り返し周期とした表示である請求項1から請求項4のいずれかに記載の画像表示装置。前記複数系統の切り換えによる画像の表示が、ブランキングによる画像の表示である請求項1から請求項6のいずれかに記載の画像表示装置。前記複数系統の切り換えによる画像の表示が、スーパーインポーズによる画像の表示である請求項1から請求項6のいずれかに記載の画像表示装置。画素がマトリックス状に配置されて成る表示部を備え、前記画素は、複数系統の入力画像データを保持するメモリ部を有し、当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する画像表示部を有する電子機器。画素がマトリックス状に配置されて成る表示部を備え、前記画素は、複数系統の入力画像データを保持するメモリ部を有し、当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する画像表示部を有し、電池により動作する携帯機器。画素がマトリックス状に配置されて成る表示部を備え、前記画素は、複数系統の入力画像データを保持するメモリ部を有する画像表示装置における画像の表示に当たって、前記メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する画像表示方法。本発明は以上の点を考慮してなされたもので、多ビットメモリ方式において、これらの欠点を一挙に解決して、従来に比して効率良く高画質により画像表示することができる画像表示装置、電子機器、携帯機器及び画像表示方法を提案しようとするものである。かかる課題を解決するため請求項1の発明は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有する画像表示装置に適用して、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。また請求項14の発明は、画像取得手段で入力画像データを取得し、前記入力画像データを画像表示部により表示する電子機器に適用して、前記画像表示部は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有し、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。また請求項15は、電池により動作し、画像取得手段で入力画像データを取得し、前記入力画像データを画像表示部により表示する携帯機器に適用して、前記画像表示部は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有し、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。また請求項16の発明は、マトリックス状に配置した画素を対応する入力画像データにより駆動して、前記入力画像データによる画像を表示する画像表示方法に適用して、1つの画素に設けられた多ビットによるメモリ部に、対応する前記入力画像データを記録する画像データ記録のステップと、前記メモリ部の各ビットに応じた時間間隔による駆動により、前記入力画像データに応じた時分割の駆動により階調を表現する表示のステップとを有する。請求項1の構成により、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有する画像表示装置に適用して、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現すれば、多ビットメモリ方式により画像表示するようにして、面積階調法による場合に比して大面積の電極により画素を作成することができ、これにより電極間の無駄な領域を低減し、さらには固定パターンの発生を防止することができる。また電極の加工精度による解像度、階調数の制限も緩和され、さらには半導体素子数も少なくすることができ、これらにより多ビットメモリ方式において、従来に比して効率良く高画質により画像表示することができる。これにより請求項14、請求項15、請求項16の構成によれば、多ビットメモリ方式において、従来に比して効率良く高画質により画像表示することができる。本発明によれば、多ビットメモリ方式による画像表示において、従来の欠点を一挙に解決して、従来に比して効率良く高画質により画像表示することができる電子機器、携帯機器及び画像表示方法を提供することができる以下、適宜図面を参照しながら本発明の実施例を詳述する。1実施例の構成図2は、本発明の実施例1に係る画像表示装置を示すブロック図である。この画像表示装置51は、例えば図示しないチューナー部、外部機器等から出力されるビデオデータによる画像を、多ビットメモリ方式により表示部52で表示する。なおこの図2に示す画像表示装置51において、図34について上述した画像表示装置1と同一の構成は、対応する符号を付して示し、重複した説明は省略する。ここで表示部52は、反射型液晶表示パネル又は透過型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けた画素がマトリックス状に配置して形成される。ここで図2にこの表示部52の1つの画素52Aの構成を示すように、画素52Aは、大面積による1つの電極53が表示に供する部位に配置され、この電極53を用いて液晶セルが形成される。また各画素52Aは、画素回路54が設けられ、この画素回路54による電極53の駆動により階調が表現される。ここで2ビットにより階調を表現する場合を例に取って画素回路54の構成を図1に示すように、各画素52Aは、図4に示すように、例えばフレーム周期により信号レベルが切り換わる共通電圧VCOM図4Aが各液晶セル55の共通電極に印加される。画素回路54は、ソース及びドレインがそれぞれ共通に接続されたNMOSトランジスタQ51及びPMOSトランジスタQ52からなるスイッチ回路56を介して、この共通電圧VCOMと同相の駆動信号FRP図4Bに電極53が接続され、また同様にソース及びドレインがそれぞれ共通に接続されたNMOSトランジスタQ53及びPMOSトランジスタQ54からなるスイッチ回路57を介して、共通電圧VCOMと逆相の駆動信号XFRP図4Cに電極53が接続される。これにより画素回路54は、このスイッチ回路56、57を相補的にオンオフ制御して、液晶セル55の表示、非表示を切り換える。またさらに画素回路54は、それぞれ画像データの各ビットの表示を担当する駆動回路58A及び58Bにより時分割でこれらスイッチ回路56、57を相補的にオンオフ制御するようにして、これら駆動回路58A及び58Bによる時分割の駆動により階調を表現する。より具体的に、駆動回路58A及び58Bが担当する画像データのビットに対応するように、これら駆動回路58A及び58Bによるスイッチ回路56、57の駆動時間を設定し、これにより時分割により1つの電極53による液晶セル55を駆動する。ここで駆動回路58A及び58Bは、担当するビット、制御に係る信号が異なる点を除いて同一に構成されることにより、以下においては、駆動回路58Aについてのみ構成を説明し、重複した説明は省略する。ここで駆動回路58Aは、ゲート及びドレインがそれぞれ共通に接続されたNMOSトランジスタQ56及びPMOSトランジスタQ57からなるCMOSインバーター60と、同様に、ゲート及びドレインがそれぞれ共通に接続されたNMOSトランジスタQ58及びPMOSトランジスタQ59からなるCMOSインバーター61とが正側電源ラインVDD1と負側電源ラインVSSとの間に並列に設けられ、これらCMOSインバーター60、61がループ状に接続されてSRAM構成によるメモリ62が形成される。さらにゲート信号GATEによりオンオフ動作して信号線SIGの論理値をこのメモリ62に書き込むNMOSトランジスタQ61によるスイッチ回路64が設けられ、選択信号によりこのメモリ62の出力をスイッチ回路56、57に選択的に出力するNMOSトランジスタQ65、Q66によるスイッチ回路65、66が設けられる。これらによりこの画素回路54は、図5に示す等化回路により表すことができる。各画素回路54は、図4D1及びD2に示すように、各駆動回路58A、58Bに供給する選択信号0、1において、それぞれ信号レベルが立ち上がって駆動回路58A、58Bにそれぞれスイッチ回路56、57の制御を委ねる期間T0及びT1の比率が、入力画像データの各ビットに対応する比率に設定され、これによりこの図1の例ではこの期間T0及びT1の比率が1:2に設定される。なお信号線SIGからの論理値の入力は、図35を用いて各画素回路4A~4Fについて説明した場合と同様にして、シリアルデータにより各駆動回路58A及び58Bに入力され、選択信号0、1によりスイッチ回路56、57の制御を委ねる期間が短い側の駆動回路58Aに画像データの下位側ビットの論理値が選択的に入力され、残りの駆動回路58Bに上位側ビットの論理値が選択的に入力される。これにより画素回路54は、駆動回路58A及び58Bのメモリ62により構成されるメモリ部に入力画像データを記録して保持し、このメモリ部に保持した入力画像データに応じた時分割の駆動により、時間軸方向の積分効果を利用して2ビットによる入力画像データの階調を表現する図4E。このような階調表現原理により、画像表示装置51の画素52Aは図3、6ビットによる階調を表現できるように、6個の駆動回路58A~58Fが設けられ、この6個の駆動回路58A~58Fによるスイッチ回路56、57の制御時間が、選択信号0~5により、各駆動回路58A~58Fが表示を担当するビットに応じて設定される。すなわち画像表示装置51において図2、タイミングジェネレータ71は、図6に示すように、共通電圧VCOM、駆動信号FRP、XFRP図6A~Cを生成して出力する。またスイッチ回路56、57の制御を各駆動回路58A~58Fにそれぞれ委ねる選択信号0~5図6D1~D6を、1フレームの期間の間で順次選択的に立ち上げるようにして、それぞれ選択信号0~5の信号レベルが立ち上がっている期間T0~T5が、下位側ビットから上位側ビットに向かうに従って2のべき乗で増大するように選択信号0~5を生成する。これによりこの例では、最も下位側ビットに係る選択信号0において、信号レベルが立ち上がっている期間T0に対して、これより上位側に係る1~5は、信号レベルが立ち上がっている期間T1~T5が、それぞれ2倍、4倍、8倍、16倍、32倍の期間に設定される図6E。なおこの画像表示装置51は、これらのタイミングジェネレータ71、水平駆動部12O、12E等が表示部52のガラス基板上に一体に形成される。2実施例の動作以上の構成において、この画像表示装置51は図2、インターフェース11を介して入力されるシリアルデータによる画像データSDIが、奇数ライン及び偶数ラインに分離されてそれぞれ水平駆動部12O及び12Eに入力され、ここで表示部52の各信号線SIGに振り分けられた後図38、1ビットによるシリアルデータに変換されて表示部52の各信号線SIGに出力される図39。またこの水平駆動部12O及び12Eによる信号線SIGの駆動に対応するように、垂直駆動部15によりゲート信号GATEが生成されて表示部52に供給され、これにより水平駆動部12O及び12Eより信号線SIGに出力された画像データが順次対応する画素に入力されて表示に供される。これによりこの画像表示装置51では、画像データSDIによる画像が表示部52で表示される。表示部52の各画素52Aにおいては図1、図3及び図5、対向電極が1つの大きな電極53により形成されて液晶セル55が形成され、スイッチ回路56、57の相補的なオンオフ制御により、この液晶セル55の共通電極に印加する共通電圧VCOMと同相の駆動信号FRPと、逆相の駆動信号XFRPとが選択的に電極53に印加され。これによりノーマリーブラックによる液晶セル55を構成する場合には、スイッチ回路56、57の制御により同相の駆動信号FRPを電極53に印加して画素52Aを非表示とすることができるのに対し、逆相の駆動信号XFRPを電極53に印加して表示状態とすることができる。この画像表示装置51は、ゲート信号GATE0~GATE5による制御により、ビットシリアルにより信号線SIGに出力される画像データの論理値が、各ビット毎に、駆動回路58A~58Fに設けられたメモリ62に順次書き込まれる。またこの書き込まれた論理値によりスイッチ回路56、57を制御するようにして、各駆動回路58A~58Fにスイッチ回路56、57の制御を委ねる期間が、選択信号0~5により、各駆動回路58A~58Fが駆動を受け持つ画像データのビットに対応するように設定される。具体的に、上位階層を受け持つ駆動回路58A~58Fになるに従って、2のべき乗により駆動を受け持つ期間が増大するように設定される。これによりこの画像表示装置51は、入力画像データを各画素52Aのメモリ部に記録し、このメモリ部に保持した入力画像データに応じた時分割の駆動により階調を表現する。すなわち各画素52Aでは、これら駆動回路58A~58Fの各メモリ62に記録された各ビットの論理値に応じて表示、非表示の期間が切り換えられ、人間の目の積分効果により、画像データSDIのビット数に対応する階調を表現することができる。これによりこの画像表示装置51は、多ビットメモリ方式により液晶セル55を駆動して、画像データSDIのビット数に対応する階調を表現することができ、水平駆動部12O、12E等にアナログディジタル変換回路等を設ける必要が無い分、全体として簡易な構成により画像表示することができる。また必ずしもフレーム毎に画像データを書き込まなくてもよいこと等により、消費電力を低減することができる。このようにして多ビットメモリ方式により画像表示するにつき、この画像表示装置51では、1つの電極53により1つの画素52Aを構成するようにして、この電極53の駆動を時分割により切り換えて階調を表現していることにより、図34について上述した面積階調方式による多ビットメモリ方式のような、サブ画素間の表示に供しない無駄な領域を省くことができ、その分、1つの画素における透過率、反射率の低下を防止して、効率良く画像表示することができる。また1つの電極53により1つの画素52Aを構成できることにより、面積階調方式による階調に応じた重心位置の変化を防止することができ、これにより固定パターンの発生を防止することができる。また最も面積の小さなサブ画素の加工精度による解像度、階調数の制限も回避することができる。さらに多ビットメモリ方式による場合のように、同相及び逆相の駆動信号の切り換えに係るスイッチ回路を、各ビット毎に設ける代わりに、各ビットに割り当てたメモリ62の出力を選択的にスイッチ回路56、57に出力するスイッチ回路を各ビットに割り当てれば良いことにより、その分、半導体素子数を少なくして全体構成を簡略化することができ、半導体素子数による解像度、階調数の制限も回避することができる。具体的には、各ビットで4個のトランジスタQ6~Q9図36を省略し、代わりに全体としてスイッチ回路56、57を構成する4個のトランジスタQ51~54と、各ビットに2個のトランジスタQ65、Q66を設ければ良いことになり、この実施例に係る6ビットによる階調の表現では、面積階調方式による多ビットメモリ方式では54個のトランジスタが必要であったところを、46個に低減することができる。これにより従来に比して効率良く高画質により画像表示することができる。なおこれによりこの実施例に係る画像表示装置51では、液晶セルに印加する駆動信号のパルス幅の制御により階調を表現していることになり、このような手法による階調表現には、従来、STNSuperTwistedNematic液晶のパルス幅変調方式による階調表現方法がある。しかしながらこのSTN液晶のパルス幅変調方式は、アナログ方式により表示部の駆動であるのに対し、この実施例に係る駆動方式は、多ビットメモリ方式である点で根本的に相違していることになる。3実施例の効果以上の構成によれば、入力画像データを各画素のメモリ部に記録し、このメモリ部に保持した入力画像データに応じた時分割の駆動により階調を表現することにより、多ビットメモリ方式による画像表示において、従来に比して効率良く高画質により画像表示することができる。より具体的に、入力画像データの各ビットの論理値をそれぞれ取得して記録する複数の1ビットのメモリを各画素に設け、この複数のメモリが担当する入力画像データのビット位置に応じた期間で、これら複数のメモリの記録をそれぞれ選択的にスイッチ回路により出力するようにして、このスイッチ回路の出力信号により、画素の電極に印加する信号を切り換えることにより、従来に比して簡易な構成により高画質の画像を表示することができる。また水平駆動部からビットシリアルによるシリアルデータにより入力画像データを信号線に出力するようにして、この入力画像データの各ビットの論理値を各画素でメモリに記録して表示に供することにより、信号線の配線数を低減して、表示部の構成を簡略化することができる。図7は、図3との対比により、本発明の実施例2に係る画像表示装置に適用される表示部の1画素を示す接続図である。この実施例に係る画像表示装置は、この画素82Aに係る電極83が透明電極と反射電極との併用により形成される。この実施例に係る画像表示装置は、この画素の構成が異なる点を除いて、実施例1の画像表示装置51と同一に構成される。この実施例によれば、透明電極と反射電極との併用により液晶セルの電極を作成する場合でも、実施例1と同一の効果を得ることができる。図8は、図3との対比により、本発明の実施例3に係る画像表示装置に適用される表示部の1画素を示す接続図である。この実施例3では、面積階調方法との組み合わせにより階調を表現する。このためこの実施例では、液晶セルの電極が複数のサブ電極により形成され、入力画像データの各ビットにおいて、表示に供するサブ電極の面積と駆動期間の長さとの乗算値が、それぞれビット位置に対応する2のべき乗比の関係となるように設定される。すなわち画素82Aは、画像データのビット数より少ない、3つのサブ電極93A、93B、93Cにより形成される。またこれら3つのサブ電極93A、93B、93Cは、面積が2のべき乗の関係に設定されて、面積比が1:2:4に設定される。また各サブ電極93A、93B、93Cには、それぞれ2ビットによる画素回路54A、54B、54Cが設けられ、各画素回路54A、54B、54Cでは、それぞれ駆動回路58A、58Bにスイッチ回路56、57の制御を委ねる期間の長さが1:8の関係に設定され、これに対応するようにタイミングジェネレータから選択信号EP0、EP1が供給される。また最も面積の小さなサブ電極93Aから面積の大きい側のサブ電極93B及び93Cに、順次、入力画像データの最下位ビットから3ビットが割り当てられ、また続く上位側3ビットが順次割り当てられる。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。この実施例によれば、面積階調方法との組み合わせにより階調を表現することにより、選択信号の種類を少なくすることができ、その分、配線を簡略化してレイアウト効率を向上し、実施例1と同様の効果を得ることができる。また面積階調方式との組み合わせにより、画素設計の自由度を増大させることができる。図9は、図8との対比により、本発明の実施例4に係る画像表示装置に適用される表示部の1画素を示す接続図である。この実施例に係る画像表示装置は、この画素102Aに係るサブ電極103A、103B、103Cが透明電極と反射電極との併用により形成される。この実施例に係る画像表示装置は、この画素の構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。この実施例によれば、透明電極と反射電極との併用により液晶セルの電極を作成する場合でも、実施例3と同一の効果を得ることができる。図10~図12は、実施例3、実施例4とは異なる他の例による面積階調方法との組み合わせによる階調表現方法を示す平面図である。面積階調方法との組み合わせによる階調表現は、入力画像データの各ビットにおいて、表示に供するサブ電極の面積と駆動期間の長さとの乗算値が、それぞれビット位置に対応する2のべき乗の関係となるように設定すれば良く、種々の組み合わせが考えられ、図10の例では、サブ電極の面積比を1:4:16に設定し、駆動期間の長さ比を1:2に設定した場合である。また図11は、サブ電極の面積比を1:8に設定し、駆動期間の長さ比を1:2:4に設定した場合であり、図12は、サブ電極の面積比を1:2に設定し、駆動期間の長さ比を1:4:8に設定した場合である。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。この実施例のように、サブ電極の面積比、駆動期間の長さ比を種々に変更するようにしても、実施例3、実施例4と同様の効果を得ることができる。図13~図15は、図5との対比により液晶セルの他の駆動回路の構成を示す接続図である。ここで液晶セルの時分割による駆動は、種々の構成を適用することができ、図13の例では、スイッチ回路57の駆動信号をインバーター110により反転してスイッチ回路56を駆動するようにして、駆動回路118A、118Bからの出力を1系統とし、スイッチ回路65を省略したものである。また図14は、スイッチ回路56の駆動信号をインバーター120により反転してスイッチ回路57を駆動するようにして、駆動回路118A、118Bからの出力を1系統とし、駆動回路128A、128Bからの出力を1系統とし、スイッチ回路66を省略したものである。また図15は、図14におけるスイッチ回路56、57、インバーター120をイクスクルーシブオア回路131に置き換え、併せて画素回路内で駆動信号FRPから駆動信号XFRPを生成するものである。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。これらの実施例のように、液晶セルの駆動回路に種々の構成を適用しても、上述の実施例と同様の効果を得ることができる。図16は、本発明の実施例7に係る画像表示装置に適用される表示部の構成を示す平面図である。この実施例に係る画像表示装置は、この表示部142に係る構成が異なる点を除いて、上述の実施例と同様に構成される。ここでこの実施例では、液晶セルの時分割による駆動を制御する選択信号0~N00~N0、01~N1、02~N2、の位相が、隣接するラインで異なるように設定し、これによりフリッカを防止する。なおここでこのライン毎に位相を異ならせる方法は、ライン毎に、選択信号0~Nの極性を反転させるようにしてもよく、また図17に示すように、ライン毎に一定位相づつ、選択信号0~Nの位相を順次シフトさせるようにしてもよく、これらを組み合わせるようにしてもよい。また連続するフレームの同一ラインで、これら選択信号0~Nの位相を異ならせるようにしてもよい。この実施例のように、液晶セルの時分割による駆動を制御する選択信号の位相を隣接するラインで異なるように設定することにより、フリッカを防止して、上述の実施例と同様の効果を得ることができる。図18は、図2との対比により本発明の実施例8に係る画像表示装置を示すブロック図である。この画像表示装置181は、例えば携帯電話、電子スチルカメラ、ビデオカメラ等の携帯機器であり、ユーザーによる操作に応動して図示しないメモリに記録したプログラムを実行することにより全体の動作を制御するコントローラ184の制御により、表示部182の表示を切り換える。ここで表示部182は、図19に示すように、信号線SIGに出力される画像データを記録してスイッチ回路56、57を駆動する駆動回路58AA、58AB、による第1の系統による駆動回路群186Aと、同様に、画像データを記録してスイッチ回路56、57を駆動する駆動回路58BA、58BB、による第2の系統による駆動回路群186Bとの2系統により駆動回路が設けられ、これら2系統の駆動回路58AA、58AB、、58BA、58BB、の出力によりスイッチ回路56、57が制御される。これに対応してタイミングジェネレータ183図18は、コントローラ184の制御により、これら2系統の駆動回路58AA、58AB、、58BA、58BB、に対応するように2系統による選択信号0A~5A、0B~5Bを選択的に出力し、これによりこれら2系統による駆動回路58AA、58AB、、58BA、58BB、で、スイッチ回路56、57の制御を切り換える。すなわちユーザーにより例えば撮像結果等による動画の表示が指示されると、図19に示すように、第1の系統に係る駆動回路58AA、58AB、によりスイッチ回路56、57を制御するように選択信号0A~5A、0B~5Bを出力する。またユーザーにより電子メール等の表示が指示されると、図19との対比により図20に示すように、第2の系統の駆動回路58BA、58BB、によりスイッチ回路56、57を制御するように選択信号0A~5A、0B~5Bを出力する。またこれによりインターフェースI/F185は、コントローラ184の制御により、ビデオデータDVI、コントローラ184で生成された画像データDVからこれら2系統の駆動回路群186A、186Bに係る画像データDATAA、DATABを時分割により出力する。また垂直駆動部186は、同様のコントローラ184の制御により、この画像データDATAA、DATABの出力に対応するように、各系統のゲート信号GATEA、GATEBを出力する。これに対してコントローラ184は、例えば各部の動作の監視により異常が検出されると、検出された異常をユーザーに警告する記号、メッセージ等を表示する画像データDVを生成する。またタイミングジェネレータ183の制御により、図21に示すように、これら2系統の駆動回路群186A及び186Bのうちの一方の系統に、この画像データDVDATAAを格納する。またこの画像データDVの階調を反転した画像データDVを生成し、残る他方の系統に、この階調を反転した画像データDVDATABを格納する。またこのようにして各系統に画像データを格納すると、タイミングジェネレータ183の制御により選択信号A、Bを複数フレーム周期で切り換えて出力し、これにより2系統の駆動回路よる画像表示を複数フレーム周期により切り換え、この警告表示をブランキングにより表示する。また図22に示すように、例えば電池残量が残り少なくなった場合、さらには記録媒体の空き容量が少なくなった場合には、これら2系統のうちの1系統でビデオデータDVによる画像を表示するようにして、これらの状況をユーザーに警告する記号、メッセージ等を表示する画像データDVを生成し、残る1系統にこの画像データDVを格納する。なおこの画像データDVの格納にあっては、例えば1つ又は複数の垂直ブランキング期間で実行するようにしてもよく、さらには1フレームの期間だけ、ビデオデータDVの書き込みを中止し、この中止した期間で実行するようにしてもよい。この場合、コントローラ184は、このようにして画像データDVを残る1系統に格納すると、フレーム周期によりこれら2系統で表示を切り換え、これにより動画による画像上に、この警告に係る文字、記号等をスーパーインポーズして表示する。この実施例によれば、各画素に、画像データを記録するメモリ部と、このメモリ部の記録により時分割に液晶セルを駆動する駆動部とを2系統設けることにより、これら2系統で表示を切り換えて種々の機能を確保するようにして、上述の実施例と同様の効果を得ることができる。図23は、図18との対比により本発明の実施例9に係る画像表示装置を示すブロック図である。この画像表示装置191は、例えばモニタ装置であり、ビデオデータSDIAを入力する。なおここでビデオデータSDIは、立体表示に供するビデオデータであり、右目用及び左目用の画像データがフレーム周期で交互に連続するビデオデータである。画像表示装置191は、このビデオデータSDIに係る構成が異なる点を除いて、実施例8について上述した画像表示装置181と同一に構成される。画像表示装置191は、この立体表示に供するビデオデータSDIの右目用及び左目用の画像データを表示部182に設けられた2系統の駆動回路群186A及び186Bにフレーム周期で交互に格納し、またフレーム周期でこの2系統の駆動回路群186A及び186Bに記録した画像データによる画像を表示部182で交互に表示する。この画像表示装置191は、この表示の切り換えに連動してコントローラ194により視差発生機構196の動作を制御し、これにより図24に示すように、右目用の表示画像182R及び左目用の表示画像182Lに視差を設けて、ビデオデータSDIによる右目用及び左目用の画像を視聴者に提供する。なおこのような視差発生機構196は、例えば光の偏向を利用した機構等、種々の機構を広く適用することができる。この実施例では、画像データを記録するメモリ部と、このメモリ部の記録により時分割に液晶セルを駆動する駆動部とを2系統設けて、立体視に利用するようにして、上述の実施例と同様の効果を得ることができる。ここで上述した実施例では、各液晶セルの時分割による駆動がフレーム周期で実行されているものの、この駆動の周期を複数フレームに設定してもよい。このように複数フレーム周期により各液晶セルを時分割による駆動した場合、各信号線SIGへの画像データの出力に時間的な余裕が発生する。これによりこの実施例では、この時間的な余裕を有効に利用して、少ない駆動回路により多くの階調を表現する。これによりこの実施例に係る画像表示装置は、表示部の画素が図1に示す2ビットの階調に対応するように構成されて、4ビットによる階調を表現する。なおこの実施例では、この表示部と、この表示部に関連する構成が異なる点を除いて、実施例1について上述した画像表示部と同一に構成されることにより、図2の構成を流用して構成を説明する。ここで図25に示すように、この実施例において、水平駆動部12O及び12Eは、連続する3フレームのうちの先頭フレームで、4ビットによる画像データの最下位ビットB0、この最下位ビットB0から2ビットだけ上位のビットB2をビットシルアルにより信号線SIGに出力し、また続く2フレームで、残るビットB1及びB3をビットシルアルにより信号線SIGに出力する図25A。タイミングジェネレータ71は、この先頭のフレームの期間を1:4の期間に分割し、続く2フレームの期間では、同様に、この2フレームの期間を1:4の期間に分割するように、選択信号0、1を出力する図25B。なおこの実施例では、この先頭フレームで出力した選択信号の繰り返しにより、続く2フレームの期間を1:4の期間に分割する。表示部52は、これにより先頭フレームで信号線SIGに出力される入力画像データの各ビットB0及びB2をそれぞれ駆動回路58A、58Bに取得してスイッチ回路58、59の駆動に供する。また続く2フレームの期間で、信号線SIGに出力される入力画像データの各ビットB1及びB3をそれぞれ駆動回路58A、58Bに取得してスイッチ回路58、59の駆動に供する。これによりこの実施例では、連続する3フレームにおける時分割駆動の繰り返しにより、各ビットB0~B3の表示に供する期間を1:2:4:8の関係に設定して所望する画像を表示する。この実施例のように、複数フレームによる繰り返しにより、入力画像データに応じて時分割で駆動することにより、全体の構成を一段と簡略化することができる。図26は、図2との対比により本発明の実施例11に係る画像表示装置を示すブロック図である。この画像表示装置201は、例えば携帯電話等の電池により動作する携帯機器に適用されて、高い階調が必要な場合には、アナログ信号による駆動により表示部202で画像を表示する。これに対して例えば電子メールのようなテキスト表示等の高い階調が不要な場合、さらには待ち受け画面の表示のように、常時、電力消費の表示の場合、ビット数の少ない多ビットメモリ方式により表示部202で画像表示する。このためこの画像表示装置201は、この駆動方式の切り換えに対応するように表示部202等が構成される。なおこの実施例において、上述の実施例と同一の構成は、対応する符号を付して示し、重複した説明は省略する。ここで図27は、この表示部202の1つの画素の構成を示す接続図である。この画素202Aは、図1について上述した2ビットによる多ビットメモリ方式による構成に加えて、アナログ信号による駆動に供する構成が設けられる。すなわちこの画素202Aは、2ビットによる画素回路54Aによるスイッチ回路56、57の出力が、NMOSトランジスタQ201によるディジタル駆動切り換え用のスイッチ回路203を介して液晶セル55に出力される。この液晶セル55は、保持容量CS1が設けられ、アナログ駆動切り換え用のゲート信号ADATEによりオンオフ動作するNMOSトランジスタQ201によるスイッチ回路204を介して、信号線SIGに接続される。これによりこの画素202Aは、アナログ駆動切り換え用のスイッチ回路204、ディジタル駆動切り換え用のスイッチ回路203をそれぞれオフ状態、オン状態に設定して、多ビットメモリ方式による時分割駆動により液晶セル55を駆動する。またこれとは逆に、アナログ駆動切り換え用のスイッチ回路204、ディジタル駆動切り換え用のスイッチ回路203をそれぞれオン状態、オフ状態に設定して、信号線SIGに出力される駆動信号の信号レベルに応じた階調により液晶セル55を駆動する。水平駆動部206O、206Eは、それぞれ表示部202の奇数ライン及び偶数ラインの信号線SIGに、アナログ信号駆動に係る駆動信号、入力画像データを選択的に出力する。すなわち図28に示すように、水平駆動部206O、206Eは、水平走査期間の開始のタイミングで立ち上がるタイミング信号HSTをシフトレジスタSR21A、21B、により順次ライン方向に転送して、各シフトレジスタ21A、21B、から出力されるタイミング信号によりサンプリングラッチSL22A、22B、により画像データDATAをラッチし、これにより画像データDATAを対応する信号線SIGに振り分ける。また第2ラッチ23A、23B、によるこれらサンプリングラッチ22A、22B、によるラッチ結果をそれぞれラッチして出力し、これにより各信号線SIGに振り分けた画像データのタイミングを一致させ、パラレルシリアル変換回路PS210A、210B、は、タイミングジェネレータ205から出力されるタイミング信号SERIにより、第2ラッチ23A、23B、から出力される6ビットによる画像データの下位側2ビットを選択的に取得してシリアルデータに変換する。水平駆動部206O、206Eは、さらにディジタルアナログ変換回路DAC211A、211B、により第2ラッチ23A、23B、から出力される6ビットによる画像データをディジタルアナログ変換処理してアナログ信号駆動に係る駆動信号を出力する。水平駆動部206O、206Eは、タイミングジェネレータ205から出力される選択信号SEL、XSELにより相補的にオンオフ動作するスイッチ回路213A及び214A、213B及び214B、を介して、パラレルシリアル変換回路210A、210B、の出力データ、ディジタルアナログ変換回路211A、211B、に出力されるアナログ信号駆動に係る駆動信号を選択的に信号線SIGに出力する。図29に示すように、垂直駆動部207は、垂直同期信号に同期して信号レベルが立ち上がるタイミング信号VSTをシフトレジスタSR41A、41B、により順次垂直方向に転送する。垂直駆動部207は、それぞれアンド回路211A~21Cにおいて、タイミングジェネレータ205から出力されるアナログ信号駆動の選択信号AEMB、多ビットメモリ方式の駆動においてそれぞれ下位側ビット及び上位側ビットの書き込みを指示する選択信号DEMB0、DEMB1を、シフトレジスタ41A、41B、の出力信号によりゲートし、これによりアナログ信号駆動、多ビットメモリ方式の駆動の各ビットを選択するゲート信号AGATE、DGATE1、DGATE2を生成し、このゲート信号AGATE、DGATE1、DGATE2をそれぞれバッファ回路212A~212Cを介して表示部2に出力する。これらによりこの画像表示装置201では、図30に示すように、選択信号レベルSEL図30AをHレベルに設定した状態で、タイミング信号SERI、SER0図30B及びCに同期して第2ラッチ23A、23B、でラッチされる画像データの2ビットLou0、Lou0が交互に信号線SIG図30Dに出力される。また垂直駆動部207からそれぞれ下位側ビット及び上位側ビットの書き込みを指示する選択信号DEMB0、DEMB1図30F及びGが、シフトレジスタ41Aから出力されるタイミング信号VST図30Eによりゲートされて、ゲート信号DGATE1、DGATE2図30H及びLが出力され、このゲート信号DGATE1、DGATE2によりそれぞれ駆動回路58A及び58Bに、信号線SIGに出力された画像データの各ビットが記録され、この記録により液晶セル55が駆動される。これに対して図31に示すように、選択信号レベルSEL図31AをLレベルに設定した状態で、ディジタルアナログ変換回路211A、211B、による駆動信号が信号線SIGに出力され図31B、アナログ信号駆動を選択する選択信号SENB図31Dがシフトレジスタ41Aから出力されるタイミング信号VST図31Cによりゲートされて、ゲート信号AGATE図31Eが出力され、ゲート信号AGATEにより信号線SIGに出力される駆動信号で液晶セル55が駆動される。なお図32は、図30及び図31との対比により、時点t1で、多ビットメモリ方式による駆動から、アナログ信号駆動に駆動を切り換えた場合を示すタイムチャートである。これによりタイミングジェネレータ205は、コントローラ208の制御により、水平駆動部206O、206E、垂直駆動部207、表示部202に、これらの動作に必要な各種のタイミング信号を生成して出力する。コントローラ208は、ユーザーによる操作に応動して図示しないメモリに記録したプログラムを実行することにより全体の動作を制御する制御手段であり、ユーザーが撮像結果の取得を指示すると、図示しない撮像部の動作を制御して撮像結果を取得する。コントローラは、この撮像結果による動画、静止画によるビデオデータSDIをインターフェース11に入力し、またアナログ信号駆動により動作するようにタイミングジェネレータ205の動作を制御する。また図示しないメモリにこの撮像結果を記録して保持し、この記録して保持した撮像結果の表示がユーザーにより指示されると、同様にしてこの撮像結果を表示部202で表示する。これによりコントローラ208は、高い階調による表示が必要な場合には、アナログ信号による駆動により表示部202で画像を表示するように全体の動作を制御する。これに対して待ち受け画面表示、電子メールの表示では、多ビットメモリ方式により表示するようにタイミングジェネレータ205の動作を切り換え、これにより消費電力を低減する。この実施例によれば、別途、アナログ信号駆動に構成を設けて表示を切り換えることにより、消費電力の低減を図りつつ、高画質により画像表示するようにして、実施例1と同様の効果を得ることができる。図33は、本発明の実施例12に係る画像表示装置の表示画面を示す平面図である。この実施例に係る画像表示装置は、携帯電話に適用されて、実施例11について画像表示装置201の構成において、コントローラ208によるタイミングジェネレータ205の制御により、表示画面を縦方向に2つの領域ARA、ARBに分割し、このうちの画面上部側の領域ARAをパーシャル表示領域に設定する。ここでパーシャル表示領域は、この機器の状況を常時通知することが必要な情報の表示領域であり、例えば電池の残量、電界強度等の情報が表示される。この実施例で、コントローラ208は、このパーシャル表示領域ARAを上述の多ビットメモリ方式により表示するようにタイミングジェネレータ205の動作を設定する。また表示中の情報の更新が必要になった場合にだけ、この多ビットメモリ方式に係る駆動回路に記録した画像データを更新し、その分消費電力を低減する。これに対して残りの領域ARBでは、アナログ信号駆動により画像表示する。この実施例によれば、表示画面の一部で多ビットメモリ方式により画像表示して、残りをアナログ信号駆動による画像表示することにより、消費電力を低減して、実施例11と同様の効果を得ることができる。なおこの場合、この領域による表示方式の切り換えに対応するように、表示部の構成をそれぞれ各領域に専用な構成とするようにしてもよい。なお上述の実施例においては、多ビットメモリ方式により、2ビット又は6ビットの入力画像データを表示する場合について述べたが、本発明はこれに限らず、種々のビット数による画像データを表示する場合にも広く適用することができる。また上述の実施例においては、SRAMの構成により各駆動回路にメモリを設ける場合について述べたが、本発明はこれに限らず、例えばDRAMによるメモリを適用する場合等、種々の構成を広く適用することができる。また上述の実施例においては、各6ビットの赤色、緑色、青色の色データによる入力画像データを入力して画像表示する場合について述べたが、本発明はこれに限らず、4種類以上の色データによりカラー画像を表示する場合等にも広く適用することができる。また上述の実施例においては、ガラス基板上に表示部等を作成してなる液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、ELElectroLuminescence表示装置等、種々の表示装置に広く適用することができる。