"チップパッケージであって、垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第1の半導体ダイに対して略垂直な一組の半導体ダイを備え、前記第1の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、前記チップパッケージは、前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり、前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、チップパッケージ。前記屈曲部に関連した前記半導体ダイの各々の応力は、前記半導体ダイの降伏強度よりも小さい、請求項1に記載のチップパッケージ。前記半導体ダイの各々の厚みは、前記半導体ダイの各々が前記屈曲を容易にする曲げモーメントを有するように規定される、請求項1に記載のチップパッケージ。前記傾斜部品は、前記半導体ダイの各々にはんだ付けされる、請求項1に記載のチップパッケージ。前記傾斜部品は、マイクロスプリングによって、前記半導体ダイの各々の終端部に電気的に結合される、請求項1に記載のチップパッケージ。前記傾斜部品は、はんだによって、前記半導体ダイの各々の終端部に電気的に結合される、請求項1に記載のチップパッケージ。前記傾斜部品は、異方性導電膜によって、前記半導体ダイの各々の終端部に電気的に結合される、請求項1に記載のチップパッケージ。前記傾斜部品は、前記階段状テラスに平行な方向に沿って光信号を搬送するように構成された光導波路と、一組の光学結合要素とを含み、前記一組の光学結合要素における所与の光学結合要素は、前記一組の半導体ダイにおける所与の半導体ダイの終端部に、前記光信号を光学的に結合するように構成される、請求項1に記載のチップパッケージ。前記一組の光学結合素子における光学結合素子は、光-電気変換器を含む、請求項8に記載のチップパッケージ。前記傾斜部品は、容量結合近接通信を用いて、前記傾斜部品と前記半導体ダイの各々の終端部との間において、電気信号を電気的に結合するように構成される、請求項1に記載のチップパッケージ。前記半導体ダイの各々の終端部の表面は、エッチピットを含み、前記半導体ダイにおける前記エッチピットの各々に対して、前記傾斜部品は、対応するエッチピットを含み、前記チップパッケージは、一組のボールをさらに含み、前記一組のボールにおける所与のボールは、前記終端部の表面におけるエッチピットと前記傾斜部品内の前記対応するエッチピットとを機械的に結合する、請求項1に記載のチップパッケージ。チップパッケージを含む電子演算機器であって、前記チップパッケージは、垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第1の半導体ダイに対して略垂直な一組の半導体ダイを含み、前記第1の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、前記チップパッケージは、前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり、前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、電子演算機器。前記屈曲部に関連した前記半導体ダイの各々の応力は、前記半導体ダイの降伏強度よりも小さい、請求項12に記載の電子演算機器。前記半導体ダイの各々の厚みは、前記半導体ダイの各々が前記屈曲を容易にする曲げモーメントを有するように規定される、請求項12に記載の電子演算機器。前記傾斜部品は、前記半導体ダイの各々にはんだ付けされる、請求項12に記載の電子演算機器。前記傾斜部品は、マイクロスプリング、はんだ、および異方性導電膜のうちの1つによって、前記半導体ダイの各々の終端部に電気的に結合される、請求項12に記載の電子演算機器。前記傾斜部品は、前記階段状テラスに平行な方向に沿って光信号を搬送するように構成された光導波路と、一組の光学結合要素とを含み、前記一組の光学結合要素における所与の光学結合要素は、前記一組の半導体ダイにおける所与の半導体ダイの終端部に、前記光信号を光学的に結合するように構成される、請求項12に記載の電子演算機器。前記一組の光学結合素子における光学結合素子は、光-電気変換器を含む、請求項17に記載の電子演算機器。前記傾斜部品は、容量結合近接通信を用いて、前記傾斜部品と前記半導体ダイの各々の終端部との間において、電気信号を電気的に結合するように構成される、請求項12に記載の電子演算機器。信号を通信するための方法であって、垂直スタック内において垂直方向に配列された一組の半導体ダイに、電気的に、かつ堅固に機械的に結合された傾斜部品内において前記信号を搬送するステップを備え、前記半導体ダイは、水平方向に互いにオフセットされ、それによって前記垂直スタックの一方の側面に階段状テラスを規定し、前記傾斜部品は、水平方向と垂直方向の間である前記階段状テラスに沿った方向に略平行に、前記垂直スタックの前記一方の側面に位置付けられ、前記方法は、前記一組の半導体ダイにおける所与の半導体ダイに、前記所与の半導体ダイの終端部において前記信号を結合するステップをさらに備え、前記所与の半導体ダイは、静的屈曲部を含み、それによって、前記終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、方法。対照的に、シリコン貫通ビアThroughSiliconVia:TSVは、典型的に、ワイヤボンドよりも高い帯域幅を有する。TSV製造技術においては、チップは、その活性面activeface上の1つまたはより多くの金属層が背面の新しいパッドと導電接続されるように処理される。そして、チップはスタック内に接着的に接続され、それによって、1つのチップの背面の新しいパッドが、隣接チップの活性面上の対応するパッドとの導電接触を形成する。しかしながら、TSVは典型的に、ワイヤボンドよりも高コストである。これは、TSVは、チップの活性シリコン層を通過するためである。結果として、TSVはトランジスタまたは配線のために用いることができたはずの領域を占有する。この機会費用は大きい。たとえば、TSVの排他または禁止の直径が20μmであり、TSVは30μmピッチで配列される場合は、およそ45のシリコン領域がTSVによって消費されてしまう。これは、スタック内のチップにおける任意の回路のための領域に対するコストが、概略二倍になる。実際、そのオーバヘッドはより大きくなる傾向にあり、それは、典型的に回路がTSVを収容するために散らばってしまうからであり、それはさらに多くの領域を無駄にする。さらに、TSVを製造することは、通常、追加的な処理動作が必要となり、それはさらにコストを増加する。したがって、必要とされることは、上述の問題のないスタック状チップの利点を与えるチップパッケージである。要約本開示の1つの実施形態は、チップパッケージを提供する。このチップパッケージは、垂直スタック内において垂直スタック内の第1の半導体ダイに実質的に垂直な垂直方向に配列された一組の半導体ダイを含む。さらに、第1の半導体ダイの後の各半導体ダイは、垂直スタック内の直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、傾斜部品rampcomponentが、半導体ダイに電気的にかつ堅固に機械的に結合される。この傾斜部品は、垂直スタックの上記の一方の側面に位置付けられるとともに、水平方向と垂直方向との間である階段状スタックに沿った方向に略平行である。さらに、半導体ダイの各々は、静的屈曲部を含み、それによって、半導体ダイの各々の終端部が上記の方向と平行に、傾斜部品に機械的に結合される。なお、屈曲部に関連した各半導体ダイにおける応力は、半導体ダイの降伏強度よりも小さいことに注意すべきである。さらに、各半導体ダイの厚みは、各半導体ダイが屈曲を容易にする曲げモーメントを有するように規定され得る。傾斜部品は、さまざまな技術を用いて半導体ダイに電気的に結合され得る。たとえば、傾斜部品は、各半導体ダイの終端部などにおいて、各半導体ダイにはんだ付けされ得る。それに代えてまたはそれに加えて、傾斜部品は、マイクロスプリングmicrospringおよび/または異方性膜によって、半導体ダイの各々の終端部に電気的に結合されて得る。さらに、いくつかの実施形態においては、傾斜部品は、容量性結合近接通信を用いて、傾斜部品と各半導体ダイの終端部との間で電気信号を電気的に結合し得る。いくつかの実施形態においては、傾斜部品は、上記の方向に沿って光信号を搬送するように構成された光導波路と一組の光学結合要素とを含み、一組の光学結合要素における所与の光学結合要素は、一組の半導体ダイにおける所与の半導体ダイの終端部に光信号を光学的に結合し得る。なお、光学的結合は、光近接通信を含み得る。さらに、チップパッケージ内の要素を整列するために、さまざまな技術が用いられ得る。たとえば、各半導体ダイの終端部の表面はエッチピットを含み、半導体ダイの各エッチピットに対して、傾斜部品は対応するエッチピットを含む。さらに、チップパッケージは一組のボールを含み、一組のボールにおける所与のボールは、終端部表面のエッチピットと傾斜部品における対応するエッチピットとを機械的に結合する。他の実施形態は、チップパッケージを含むコンピュータシステムのような電子機器を提供する。他の実施形態は、信号を通信するための方法を提供する。この方法においては、信号は、垂直スタック内に垂直に配置された一組の半導体ダイに電気的にかつ堅固に機械的に結合された傾斜部品内に搬送される。なお、半導体ダイは水平方向に互いにオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定することに注意すべきである。さらに、傾斜部品は、スタックの一方の側面に、傾斜部品に沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、信号は、一組の半導体ダイにおける所与の半導体ダイに、所与の半導体ダイの終端部において結合され、所与の半導体ダイは静的屈曲部を含み、それによって、終端部が上記の方向に平行でかつ傾斜部品に機械的に結合される。図面を通して、類似の番号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。詳細な説明チップパッケージ、チップパッケージを含む電子機器、およびチップパッケージにおいて信号を通信するための方法の実施が説明される。このチップパッケージは、水平方向に互いにオフセットされた半導体ダイまたはチップの垂直スタックを含み、それによって、露出したパッドを有するテラスを規定する。高帯域幅の傾斜部品が、テラスに略平行に位置付けられ、露出したパッドに電気的かつ機械的に結合される。たとえば、傾斜部品は、はんだ、マイクロスプリングmicrospring、および/または、異方性導電膜を用いて、半導体ダイと結合され得る。さらに、各半導体ダイは静的屈曲部を含み、それによって各半導体ダイの終端部がその方向に平行でかつ傾斜部品に機械的に結合される。これらの終端部は、半導体ダイと傾斜部品との間において、たとえば、近接通信を介して、高帯域幅の信号通信を容易にし得る。半導体ダイにおいてコストがかかり領域を消費するシリコン貫通ビアTSVの必要性を取り除くことによって、チップパッケージは、高帯域幅でかつ低コストを提供することができる。たとえば、コストは、半導体ダイにおける処理動作およびTSVに関連する無駄な領域を避けることによって低減され得る。したがって、スタック内のチップは、標準的な処理技術を用いて製造することができる。さらに、はんだ、マイクロスプリング、および/または異方性膜は、ワイヤボンディングよりも、低いコストを有し、および/または、改善された信頼性を提供し得る。それに加えて、傾斜部品は、ワイヤボンディングよりも、高い内部要素通信帯域幅および低減された時間遅れを提供することができるとともに、TSVを含む半導体ダイによって提供されるのと同等の通信帯域幅および時間遅れを有し得る。チップパッケージの実施形態を説明する。図1は、チップパッケージ100の側面図を示すブロック図を表わしている。傾斜スタックチップパッケージとも称されるこのチップパッケージにおいては、一組の半導体ダイ110が、スタック112において垂直方向114に配列される。垂直方向114は、スタック112における半導体ダイ110-1に実質的に垂直であるしたがって、半導体ダイ110-1の平面における水平方向116と実質的に垂直であることに注意すべきである。さらに、半導体ダイ110-1の後の各半導体ダイは、スタック112における直前の半導体ダイからオフセット値118のうちの関連したものだけ水平方向116にオフセットされ、それによって、スタック112の一方の側面に階段状テラス120を規定する。これらのオフセット値は、一組の半導体ダイ110について略一定であってもよいし、一組の半導体ダイ110にわたって変化してもよいすなわち、階段状テラス120における異なる段についてのオフセット値が異なってもよい。さらに、高帯域幅傾斜部品122は、半導体ダイ110に堅固に機械的にかつ電気的に結合され、それによって、半導体ダイ110間における通信を容易にし、および/または半導体ダイ110への電力を供給する。この傾斜部品122は、スタック112の一方の側面に位置付けられ、階段状テラス120に沿った方向124角度126に略平行であり、その方向は水平方向116と垂直方向114との間である。さらに、半導体ダイ110と傾斜部品122との間の堅固で機械的なおよび/または電気的な結合は、半導体ダイ110の終端部128のような終端部において生じ、半導体ダイ110は、終端部において、各半導体ダイ110の終端部が方向124に平行であるような静的屈曲部130のような静的屈曲部を含む。たとえば、終端部への堅固で機械的なおよび/または電気的な結合は、はんだボール138のようなはんだボールを介して生じ得る。以下でさらに説明されるように、これらの終端部は、傾斜部品122と半導体ダイ110との間において、光信号または電気信号のような信号の通信を容易にする、広い同一平面領域を与える。なお、静的屈曲部に関連する各半導体ダイ110の応力は、各半導体ダイ110における1つの半導体の降伏強度よりも小さいことに注意すべきである。さらに、各半導体ダイ110の厚み134は、各半導体ダイ110が静的屈曲を容易にする曲げモーメントを有するように規定され得る。したがって、静的屈曲部は小さな曲げ半径を有し、終端部と傾斜部品122との間における同一平面の重なりのための広範な領域を確保し得る。スタック112における半導体ダイ110は、150°Cにおいて10秒で固化するエポキシ樹脂または接着剤のような接着層132によって、互いに機械的に結合され得る。さらに、一組の半導体ダイ110における所与の半導体ダイは公称厚み134を有し、接着層132は公称厚み136を有し得る。しかしながら、いくつかの実施形態においては、スタック112内の半導体ダイ110および/または接着層132の少なくともいくつかの厚みは異なっていてもよいことに注意すべきであるたとえば、半導体ダイ110および接着層132のいずれかまたは双方の厚みは、垂直方向114に沿って変化してもよい。例示的な実施形態においては、公称厚み134は、50~100μmの間である。しかしながら、他の実施形態においては、厚み134は30~250μmであってもよい。なお、50~100μmの間の公称厚み134について、角度126は10°~15°であり得ることに注意すべきである。一般的に、公称厚み134は、スタック112内の半導体ダイ110の数に部分的に依存する。さらに、接着層132の公称厚み136は、最大600μmであり得ることに注意すべきであるしかしながら、他の実施形態においては、厚み136は10μmと同じくらいに小さくてもよい。さらに、オフセット値118は、方向124または角度126、および傾斜部品122を一組の半導体ダイ110に堅固に機械的に結合するために用いられるはんだボール138のようなはんだボールの公称厚みに基づいて決定され得る。はんだの厚みは、スタック112にわたって略一定であってもよいし、スタックにわたってすなわち、垂直方向114に沿って変化してもよいことに注意すべきである。いくつかの実施形態においては、垂直方向114における一組の半導体ダイ110にわたる積算位置誤差すなわち、スタック112にわたる半導体ダイの垂直部分における積算位置誤差は、半導体ダイ110間における一組の半導体ダイ110と接着層132とに関連する垂直誤差の合計よりも小さい。たとえば、積算位置誤差は、半導体ダイ110の厚み変動、接着層132の厚み変動、および/または接着層132の少なくともいくつかにおける圧縮グラファイト繊維のような任意的な熱拡散材料140の厚み変動に関連し得る。いくつかの実施形態においては、積算位置誤差は1μmよりも小さくてもよいし、0μmと同じで合ってもよい。さらに、一組の半導体ダイ110は、平面内の最大誤差すなわち、距離142における最大誤差を有し、それは、所定値よりも小さい鋸刃線sawline位置における変動のような半導体ダイ110の端部変動に関連するたとえば、最大位置誤差は、1μmよりも小さくてもよいし、0μmと同じくらいに小さくてもよい。これは、ピックアンドプレースツールを用いることによって達成することができ、半導体ダイ110上の基準マーカのような光学アライメントマーカを用いてチップパッケージが組立てられ、距離142が半導体ダイ110についての鋸刃線の中央に対して測定される。さらに、組立てにおいて、半導体ダイ110は、スタック112における直前の半導体ダイに対して、半導体ダイ110-1の後の各半導体ダイを参照することに代えて階段状テラス120をミラーリングした階段状テラスを含む組立部品や治具を参照してもよい。垂直方向114における機械的アライメント誤差を調整するために、はんだパッド144-1および/またははんだパッド144-2のようなはんだバンプやパッド、および/または、はんだボール138の高さおよびピッチは、垂直方向114に沿った少なくともいくつか半導体ダイ110間において変化してもよいことに注意すべきである。距離142すなわち、半導体ダイ110-1についての鋸刃線の中央に対するはんだパッド144-1の位置は60μmであり、はんだパッド144は各々80μmの幅を有し得ることに注意すべきである。さらに、はんだボール138のようなはんだボールは、リフローまたは溶融前には120μmの直径を有し、溶融後はおよそ40~60μmの間の厚みを有し得る。いくつかの実施形態においては、はんだボールの2つ以上の列が、所与の半導体ダイに傾斜部品122を堅固に結合してもよい。図2は、スタック112図1が4つの半導体ダイ110を含むチップパッケージ100の上面図を示すブロック図を表わす。このチップパッケージ100の図は、いくつかの実施形態において、はんだパッド210が非長方形であり得ることを示している。たとえば、はんだパッド510は、80μm幅で120μm長さの楕円形状を有し得る。半導体ダイ110および/または傾斜部品122上のこれらのはんだパッド形状は、ある程度の水平位置誤差および/または垂直位置誤差に耐性を有し得る。いくつかの実施形態においては、はんだパッドは、傾斜部品122の端部へと移動され得る。これは、垂直配向すなわち、図1における角度126が0°を容易にし得る。この構成は、入出力I/O信号線および電力線に関連する接点またはパッドが、下方の突起spineに代えて傾斜部品の端部であるようなメモリモジュールを容易にする。このようにして、傾斜部品における多くの拡散層が低減され得る。たとえば、このメモリモジュールにおいては、傾斜部品312の端部に沿って、60個の接点またはパッドがある。チップパッケージ300の側面図を示すブロック図を表わす図3に示されるように、いくつかの実施形態においては、傾斜部品122は、方向124に沿って光信号を搬送するように構成された追加の光導波路310を含む。さらに、追加結合要素312のような一組の追加結合要素が、半導体ダイ110の1つ以上の終端部へおよび/または終端部から光信号を光学的に結合し、所与の結合要素は、所与の半導体ダイへおよび/または所与の半導体ダイからその光信号を光学的に結合するしたがって、追加結合要素312は、半導体ダイ110-2の終端部へおよび/または終端部から、光信号を光学的に結合し得る。なお、追加結合要素は、回折格子、角度が付けられた反射板または鏡、ビームスプリッタ、および/またはレンズのような光学結合要素であり得ることに注意すべきである。以下でさらに説明されるように、いくつかの実施形態においては、終端部へおよび/または終端部から光信号を通信することは、高帯域幅でかつ低時間遅れの通信を提供し得る光学的に結合された信号の光近接通信を含み得る。代替的に、図1に示されるような他の実施形態においては、傾斜部品122は、電気信号を搬送する信号線を含み得る。これらの実施形態においては、傾斜部品122は、はんだ、マイクロスプリング、図4を参照して以下で説明されるボールインピットballinpit構造におけるミクロスフェア、および/または異方性導電膜とも称される、異方性エラストマ膜のような異方性膜を含むさまざまな技術を用いて、半導体ダイ110の終端部に電気的および/または機械的に結合され得る。さらに、以下でさらに説明されるように、終端部へおよび/または終端部からの電気信号の通信は、傾斜部品122および終端部の表面上または表面近傍のPxCコネクタ図示せずを介した、高帯域幅かつ低時間遅れ通信を提供し得る容量結合信号の容量結合近接通信のような近接通信PxCを含み得る。したがって、いくつかの実施形態においては、傾斜部品120と半導体ダイ110との間および、より一般的には、チップパッケージ内の要素間、またはチップパッケージと外部機器との間の通信は、PxCは、電気的近接通信とも称される容量結合信号の通信、光学的近接通信とも称される光学結合信号の通信、電磁的近接通信とも称される電磁結合信号の通信、誘導結合信号の通信、および/または、導電結合信号の通信のような電磁的に結合された信号のPxCを含み得る。電気信号がPxCを用いて通信される実施形態においては、一般的に、得られた電気接点のインピーダンスは導電性および/または容量性であり得、すなわち、同相成分および/または異相成分を含む複素インピーダンスを有し得る。はんだ、マイクロスプリング、異方性層のような電気接点機構にかかわらず、接点に関連したインピーダンスが導電性である場合は、従来の送受信I/O回路がチップパッケージ300内の要素において用いられてもよい。しかし、複素のそして、おそらく、可変のインピーダンスを有する接点について、送受信I/O回路は、2009年4月17日に出願された、ロバートJドロストらによる可変複素インピーダンスを用いたコネクタ用の受信回路ReceiveCircuitforConnectorswithVariableComplexImpedanceと題する米国特許出願12/425,871、代理人整理番号SUN09-0285に記載された1つ以上の実施形態を含み、その内容は、参照により本明細書に引用される。先述の実施形態は、チップパッケージの特定の構成を示しているが、要素の機械的アライメントを実現するために、多くの技術および構成が用いられてもよい。たとえば、チップパッケージ400の側面図を示すブロック図を表わす図4に示されるように、半導体ダイ110および/または傾斜部品122は、ボールアンドピットballandpitアライメント技術および、より一般的には、ポジティブフィーチャインネガティブフィーチャpositivefeatureinnegativefeatureアライメント技術を用いて互いに対して位置付けられてもよい。特に、ボール412のようなボールは、半導体ダイ110の終端部と傾斜部品122とを機械的に結合するとともに相対的に揃えるように、エッチピット410のようなエッチピットに位置付けられ得る。いくつかの実施形態においては、スタック112における半導体ダイを揃えるために、ボールアンドピットアライメント技術が用いられる。図4はボールを示しているが、半球型バンプのようなさまざまなポジティブフィーチャが用いられてもよい。したがって、一般的には、チップパッケージにおける要素上のポジティブおよびネガティブな表面フィーチャを機械的にロックする任意の組み合わせが、チップパッケージを揃えおよび/または組立てるために用いられてもよい。次に、方法の実施形態を説明する。図5は、図1および図2におけるチップパッケージ100のようなチップパッケージにおいて信号を通信するための方法500を示すフロー図を表わす。この方法において、信号は、垂直スタック内に垂直方向に配列された一組の半導体ダイに電気的にかつ堅固に機械的に結合された傾斜部品内に搬送される動作510。なお、半導体ダイは、互いに水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定することに注意すべきである。さらに、傾斜部品は、垂直スタックの一方の側面において、その階段状テラスに沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、信号は、一組の半導体ダイにおける所与の半導体ダイに、所与の半導体ダイの終端部において結合され動作512、所与の半導体ダイは静的屈曲部を含み、それによって終端部がその方向に平行でかつ傾斜部品に機械的に結合される。方法500のいくつかの実施形態においては、追加的な動作あるいはより少ない動作があってもよい。さらに、動作の順序が変更されてもよく、および/または、2つまたはより多くの動作が、単一の動作に結合されてもよい。次に、電子機器の実施形態を説明する。図6は、先述のチップパッケージの実施形態のうちの1つであり得るチップパッケージ610を含む電子機器600を示すブロック図を表わす。例示的な実施形態においては、先述のチップパッケージの実施形態のうちの1つのようなチップパッケージは、高性能デバイスを容易にし得る。たとえば、いくつかの実施形態においては、傾斜スタックチップパッケージは、デュアルインラインメモリモジュールdualinlinememorymodule内に含まれる。たとえば、傾斜スタックチップパッケージ内には、ダイナミックランダムアクセスメモリまたは他のタイプのメモリ記憶デバイスのようなメモリデバイスが最大80個あり得る。必要に応じて、悪質のまたは欠陥のあるメモリデバイスを無効にすることができる。したがって、80個のうちの72個のメモリデバイスが用いられるかもしれない。さらに、この構成は、メモリモジュールにおけるメモリデバイスの全帯域幅を露出し、任意のメモリデバイスへのアクセスにおける時間遅れがほとんどまたは全くないようにする。代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。たとえば、あるデュアルインラインメモリモジュールには、各々が9つのメモリデバイスを含む4つの傾斜スタックチップパッケージを含まれ得る。いくつかの実施形態においては、1つまたはより多くのチップパッケージを含み得る1つ以上のこれらのデュアルインラインメモリモジュールは、プロセッサに結合され得る。たとえば、プロセッサは、容量的に信号を結合する容量性近接通信capacitiveproximitycommunication:PxCを用いて、1つまたはより多くのデュアルインラインメモリモジュールに結合され得る。そして、プロセッサは、C4はんだボールを用いて基板上に搭載され得る。したがって、電子機器600は、VLSI回路、スイッチ、ハブ、ブリッジ、ルータ、通信システム、ストレージエリアネットワーク、データセンタ、ローカルエリアネットワークのようなネットワーク、および/または、マルチコアプロセッサコンピュータシステムのようなコンピュータシステムのような、機器またはシステムを含み得る。さらに、コンピュータシステムは、限定されないが、マルチソケット、マルチラックサーバのようなサーバ、ラップトップコンピュータ、通信機器または通信システム、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、企業用コンピュータenterprisecomputer、データセンタ、携帯演算機器、スーパーコンピュータ、ネットワーク接続記憶装置networkattachedstorage:NASシステム、ストレージエリアネットワークSANシステム、および/または、他の電子演算機器を含み得る。なお、所与のコンピュータシステムは、1つの場所にあってもよいし、複数の地理的に離れた場所にわたって分散されてもよい。チップパッケージ100図1,図2,300図3,400図4および電子機器600は、より少ない要素を含んでもよいし、追加の要素を含んでもよい。たとえば、傾斜部品上に1つまたはより多くの半導体ダイについてのはんだパッドを含まないことによるような、傾斜スタックチップパッケージにおける半導体ダイのスタックに規定される断絶breakがあってもよい。さらに、チップパッケージの実施形態における1つまたはより多くの要素は、光モジュレータ、追加フィルタaddfilterのような光マルチプレクサ、ドロップフィルタdropfilterのような光デマルチプレクサ、光フィルタ、および/または光スイッチを含み得る。さらに、これらの機器およびシステムは、多くの個別のアイテムを有するものとして示されるが、本明細書において記載された実施形態の構造図というよりはむしろ、存在し得るさまざまな特徴の機能的記述であることが意図されている。したがって、これらの実施形態において、2つ以上の要素が単一の要素に結合されてもよいし、および/または、1つまたはより多くの要素の位置が変更されてもよい。さらに、先述の実施形態における機能は、当該技術分野で公知であるように、より多いハードウェアと少ないソフトウェアとで実行されてもよく、あるいは、より少ないハードウェアとより多いソフトウェアとで実行されてもよい。先述の実施形態は、チップパッケージにおいてシリコンのような半導体ダイを用いているが、他の実施形態においては、1つまたはより多くのこれらのチップにおける基板材料として半導体以外の異なる材料が用いられてもよい。しかしながら、シリコンが用いられる実施形態においては、半導体ダイ110図1~図4は、標準的なシリコン処理を用いて製造され得る。これらの半導体ダイは、ロジック機能および/またはメモリ機能を支援するシリコン領域を提供し得る。さらに、図1を再び参照して、傾斜部品122は、半導体ダイ110と電気的に結合するための金属配線を有するプラスチック基板のような受動部品であってもよい。たとえば、傾斜部品122は、射出成型プラスチックを用いて製造されてもよい。あるいは、傾斜部品122は、リソグラフィ的に規定された配線、信号線または光導波路を有する他の半導体ダイであってもよい。たとえば、光導波路310図3は、シリコンオンインシュレータsilicononinsulator技術を用いて実現されてもよい。傾斜部品122が半導体ダイを含む実施形態においては、制限増幅器のような能動デバイスが、信号線間のクロストークを低減するために含まれてもよい。さらに、クロストークは、作動信号化differentialsignalingを用いる能動型または受動型いずれかの傾斜部品122において低減され得る。いくつかの実施形態においては、傾斜部品122は、はんだボール138のようなはんだボールを介して半導体ダイ110間でデータ信号および電力信号を伝達するトランジスタおよび配線を含む。たとえば、傾斜部品122は、高圧信号を含んでもよい。これらの信号は、キャパシタ-キャパシタ降圧レギュレータのような降圧レギュレータ、ならびに、半導体ダイ110に結合するためのキャパシタおよび/またはインダクタの個別部品を用いて、半導体ダイ110上での使用のために降圧され得る。さらに、傾斜部品122は、メモリのためのバッファチップまたはロジックチップ、および/または、外部機器および/またはシステムへのI/Oコネクタを含み得る。たとえば、I/Oコネクタは、外部機器に結合するための1つ以上のボールボンド、ワイヤボンド、端部コネクタ、および/またはPxCコネクタを含み得る。いくつかの実施形態においては、これらのI/Oコネクタは、傾斜部品122の背面であってもよく、傾斜部品122は、PxCコネクタまたははんだパッドたとえば、はんだパッド144-2のような半導体ダイ110近傍の追加的なコネクタにI/Oコネクタを結合する、1つまたはより多くのシリコン貫通ビアTSVを含んでもよい。いくつかの実施形態においては、傾斜部品122および半導体ダイ110は、プリント回路基板または半導体ダイのような追加基板上に搭載される。この追加基板は、外部機器へ結合するためのボールボンド、ワイヤボンド、端部コネクタ、および/またはPxCコネクタを含み得る。これらのI/Oコネクタが追加基板の背面である場合は、追加基板は1つ以上のTSVを含み得る。先述したように、いくつかの実施形態においては、追加的な熱拡散材料140および、より一般的には、高熱伝導率を有する半導体ダイ110間の中間材料が、1つ以上の半導体ダイ110および/または傾斜部品122についての回路の動作中に生成される熱を取り除くのに役立ち得る。この熱管理は、以下の熱経路、すなわち、半導体ダイ110の平面における第1の熱経路、接着層132の平面における第2の熱経路、および/または追加的な熱拡散材料140の平面における第3の熱経路の任意のものを含み得る。特に、これらの熱経路に関連する熱流束は、チップパッケージの端部における熱結合を介して、互いに独立して管理され得る。この熱管理は、位相変化冷却法phasechangecooling、浸漬式冷却法、および/または冷却板の使用を含み得ることに注意すべきである。さらに、チップパッケージの端部における断面積を通って拡散する第1の熱経路に関連する熱流束は、公称厚み134の関数である。したがって、半導体ダイ110のより大きなまたはより小さい公称厚みを有するチップパッケージにおいては、熱管理は異なり得る。なお、いくつかの再加工を可能とするパッケージング技術は、パッケージングおよび組立て前に、より低い半導体ダイの歩留まりまたは広範囲にテストするための高い費用に直面したときに、より費用対効果があることに注意すべきである。したがって、半導体ダイ110と傾斜部品112との間の機械的、光学的および/または電気的な結合が再結合可能であるremateable実施形態においては、組立て、検査、または通電テスト時に認識される粗悪チップを交換するような再加工を可能とすることによって、チップパッケージの歩留まりを増加することができる。この点において、再結合可能な機械的、光学的または電気的結合は、再加工またははんだを用いる場合のような加熱を必要とすることなく、繰り返しすなわち、2回以上確立および分解が可能な機械的または電気的結合であると理解されるべきである。いくつかの実施形態においては、再結合可能な機械的、光学的または電気的結合は、一緒に留める要素のような互いに対して結合するように設計された、オスメス要素を含む。いくつかの実施形態においては、先述の実施形態におけるチップパッケージの少なくとも一部の周りに任意的なカプセル化があってもよいことに注意すべきである。さらに、チップパッケージにおける要素間のエアギャップは、熱の除去を改善するためにアンダーフィルされてもよい。これは角度126を低減すること、すなわち、半導体ダイ110がより垂直方向114に傾くことによって容易にされ得る。上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。"