"半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と前記端子または前記素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データを記憶する記憶部と、前記設計用回路データに対するESD耐量検証を行う演算処理手段と、を備えるコンピュータ上で実行されるESD耐量の検証方法であって、前記演算処理手段が、前記設計用回路データから、前記端子の内の2つを検証対象端子として設定し、前記接続情報に基づいて、2つの前記検証対象端子の間に接続される前記素子を検証対象素子として特定する検証対象特定工程と、2つの前記検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、前記検証対象素子の夫々を素子シンボルで表した等価回路データを作成して前記記憶部に記憶し、前記検証対象素子の前記識別情報、電流方向別の前記特性情報及び前記耐量情報を記憶した素子シンボル情報を作成し、前記素子シンボルに対応付けて前記記憶部に記憶する等価回路データ作成工程と、分岐点シンボルと前記等価回路データに含まれる全ての前記素子シンボルを用い、前記分岐点シンボルを頂点または分岐点とし、前記分岐点シンボルの1階層下側には、前記素子シンボル及び前記分岐点シンボルの内の少なくとも2つを接続することにより、前記等価回路データをツリー構造に変換してツリー構造データを作成し前記記憶部に記憶するツリー構造データ作成工程と、前記電流印加方向と、前記素子シンボル情報に記憶された前記電流方向別の前記特性情報及び前記耐量情報を用い、前記ツリー構造データの前記分岐点シンボルの夫々について、前記特性情報及び前記耐量情報を求めて分岐点シンボル情報を作成し、前記分岐点シンボルと対応付けて前記記憶部に記憶する分岐点シンボル情報算出工程と、前記ツリー構造データの頂点を構成する前記分岐点シンボルの前記耐量情報が基準耐量以下の場合に、前記耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、前記最低耐量経路の前記素子シンボルを特定し、前記識別情報に基づいて特定した前記素子シンボルに対応する前記設計用回路データの前記素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行することを特徴とするESD耐量の検証方法。前記演算処理手段が、前記検証対象特定工程の実行前に、前記設計用回路データに適用されるプロセス情報を取得し、前記プロセス情報に基づいて、前記素子別に生成される寄生ダイオードを特定し、前記設計用回路データに、当該寄生ダイオードの前記回路情報を付加する寄生素子付加工程を実行することを特徴とする請求項1に記載のESD耐量の検証方法。前記記憶部が、前記種別別に、基本シンボルと基本シンボル情報を複数記憶した基本シンボルデータを備え、前記基本シンボル情報が、前記種別情報、前記電流方向別の単位寸法当たりの単位特性情報及び単位耐圧情報を記憶しており、前記演算処理手段が、前記素子の形状寸法別、前記電流方向別に、前記基本シンボル情報の前記単位特性情報に前記形状寸法を乗算して求められる形状寸法別特性情報と、前記単位耐圧情報に前記形状寸法を乗算して求められる形状寸法別耐圧情報を求め、前記種別情報、前記形状寸法、前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を形状寸法別シンボル情報として記憶する前処理を実行することを特徴とする請求項1または2に記載のESD耐量の検証方法。前記演算処理手段が、等価回路データ作成工程において、前記検証対象素子の前記寸法情報を取得し、前記寸法情報及び前記種別情報を用いて、前記記憶部から前記形状寸法別シンボル情報を取得し、前記形状寸法別シンボル情報の前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を、前記検証対象素子の前記電流方向別の前記特性情報及び前記耐量情報とすることを特徴とする請求項3に記載のESD耐量の検証方法。前記演算処理手段が、前記ツリー構造データ作成工程において、前記分岐点シンボルの1階層下側に、前記素子シンボル及び前記分岐点シンボルの内の2つを接続することを特徴とする請求項1~4の何れか1項に記載のESD耐量の検証方法。前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記ツリー構造データの最下層の前記分岐点シンボルから順に、前記分岐点シンボル情報を算出することを特徴とする請求項1~5の何れか1項に記載のESD耐量の検証方法。前記演算処理手段が、前記分岐点シンボル情報算出工程において、分岐点シンボル情報の作成を行う前記分岐点シンボルを処理対象シンボルとし、前記処理対象シンボルの1階層下側に接続される前記素子シンボル及び前記分岐点シンボルを下層シンボルとし、前記下層シンボルの前記特性情報及び前記耐量情報に基づいて、前記処理対象シンボルの前記特性情報及び前記耐量情報を算出し、前記分岐点シンボル情報として記憶することを特徴とする請求項1~6の何れか1項に記載のESD耐量の検証方法。前記素子シンボル情報が、更に、前記電流方向別に、素子破壊が生じる電流値を示す破壊電流情報と、素子破壊が生じる電圧値を示す破壊電圧情報を記憶可能に構成され、前記ツリー構造データの前記分岐点シンボル情報が、更に、前記下層シンボルが、対応する前記等価回路データにおいて、並列接続されているか直列接続されているかを示す属性情報を含んで構成され、前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記処理対象シンボルが並列接続の場合、前記下層シンボル夫々の前記特性情報を前記電流印加方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電圧情報の内、最小の前記破壊電圧情報を前記処理対象シンボルの前記破壊電圧情報とし、前記処理対象シンボルの前記破壊電圧情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求め、前記処理対象シンボルが直列接続の場合、前記下層シンボル夫々の前記特性情報を電圧方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電流情報の内、最小の前記破壊電流情報を前記処理対象シンボルの前記破壊電流情報とし、前記処理対象シンボルの前記破壊電流情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求めることを特徴とする請求項7に記載のESD耐量の検証方法。前記演算処理手段が、前記最低耐量経路特定工程において、前記ツリー構造データの頂点から下層側に向かって順に経路を設定し、設定された前記経路が前記分岐点シンボルの場合、1階層下側に接続される前記素子シンボル及び前記分岐点シンボルの内、前記耐量情報の値が最も小さい前記素子シンボル及び前記分岐点シンボルを次の前記経路として設定することにより、前記最低耐量経路の経路探索を行うことを特徴とする請求項8に記載のESD耐量の検証方法。前記演算処理手段が、前記最低耐量経路特定工程において、更に、探索された前記最低耐量経路から、前記識別情報に基づいて前記素子シンボルに対応する前記素子を特定し、前記最低耐量経路に対応する前記設計用回路データにおける経路を特定することを特徴とする請求項9に記載のESD耐量の検証方法。前記演算処理手段が、更に、前記最低耐量経路特定工程の実行後、前記耐量改善対象素子を、耐量の大きい前記素子に置き換えて新たな前記設計用回路データを作成する耐量改善工程を実行することを特徴とする請求項1~10の何れか1項に記載のESD耐量の検証方法。前記設計用回路データを記憶する前記記憶部と、請求項1~11の何れか1項に記載のESD耐量の検証方法における各工程を実行する前記演算処理手段と、を備えることを特徴とするESD耐量の検証装置。しかしながら、各素子に必要なESD耐性は、破壊メカニズムにより異なるが、上記特許文献1に記載のESD耐量の検証方法では、破壊メカニズムを考慮せず、素子のESD耐圧情報と電源端子の電圧情報に基づいて、素子の耐性が適切であるかを判定するため、ESD耐性の見積もり精度が十分確保できない可能性があるという問題があった。これに対し、特許文献2に記載のESD耐量の検証方法では、ESD耐量の予測値を、回路構成別の過去の実績から得られる関係から求めた推定値を用いて求めるため、結果的に、破壊メカニズムを考慮した検証を行える。しかし、特許文献2に記載のESD耐量の検証方法では、ESD耐量の予測値を、回路構成別の過去の実績から得られる関係から求めた推定値を用いて求めるため、過去の実績が十分で無い回路構成の場合、ESD耐量の見積もり精度が低下する可能性があるという問題がある。更に、特許文献2に記載のESD耐量の検証方法では、ESD耐量の低いESD電流パスを求めることはできるが、ESD電流パスに含まれる素子の内、ESD耐量が低く抑えられている原因となる素子を特定することは困難であるという問題があった。本発明は上記の問題に鑑みてなされたものであり、その目的は、ESD耐量の低い電流パスと、当該電流パスにおいてESD耐量が低く抑えられている原因となる素子を容易に且つ良好に特定できるESD耐量検証方法及びESD耐量検証装置を提供する点にある。上記目的を達成するための本発明に係るESD耐量の検証方法は、半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と前記端子または前記素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データを記憶する記憶部と、前記設計用回路データに対するESD耐量検証を行う演算処理手段と、を備えるコンピュータ上で実行されるESD耐量の検証方法であって、前記演算処理手段が、前記設計用回路データから、前記端子の内の2つを検証対象端子として設定し、前記接続情報に基づいて、2つの前記検証対象端子の間に接続される前記素子を検証対象素子として特定する検証対象特定工程と、2つの前記検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、前記検証対象素子の夫々を素子シンボルで表した等価回路データを作成して前記記憶部に記憶し、前記検証対象素子の前記識別情報、電流方向別の前記特性情報及び前記耐量情報を記憶した素子シンボル情報を作成し、前記素子シンボルに対応付けて前記記憶部に記憶する等価回路データ作成工程と、分岐点シンボルと前記等価回路データに含まれる全ての前記素子シンボルを用い、前記分岐点シンボルを頂点または分岐点とし、前記分岐点シンボルの1階層下側には、前記素子シンボル及び前記分岐点シンボルの内の少なくとも2つを接続することにより、前記等価回路データをツリー構造に変換してツリー構造データを作成し前記記憶部に記憶するツリー構造データ作成工程と、前記電流印加方向と、前記素子シンボル情報に記憶された前記電流方向別の前記特性情報及び前記耐量情報を用い、前記ツリー構造データの前記分岐点シンボルの夫々について、前記特性情報及び前記耐量情報を求めて分岐点シンボル情報を作成し、前記分岐点シンボルと対応付けて前記記憶部に記憶する分岐点シンボル情報算出工程と、前記ツリー構造データの頂点を構成する前記分岐点シンボルの前記耐量情報が基準耐量以下の場合に、前記耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、前記最低耐量経路の前記素子シンボルを特定し、前記識別情報に基づいて特定した前記素子シンボルに対応する前記設計用回路データの前記素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行することを第1の特徴とする。更に好ましくは、上記特徴のESD耐量の検証方法は、前記演算処理手段が、前記検証対象特定工程の実行前に、前記設計用回路データに適用されるプロセス情報を取得し、前記プロセス情報に基づいて、前記素子別に生成される寄生ダイオードを特定し、前記設計用回路データに、当該寄生ダイオードの前記回路情報を付加する寄生素子付加工程を実行する。更に好ましくは、上記何れかの特徴のESD耐量の検証方法は、前記記憶部が、前記種別別に、基本シンボルと基本シンボル情報を複数記憶した基本シンボルデータを備え、前記基本シンボル情報が、前記種別情報、前記電流方向別の単位寸法当たりの単位特性情報及び単位耐圧情報を記憶しており、前記演算処理手段が、前記素子の形状寸法別、前記電流方向別に、前記基本シンボル情報の前記単位特性情報に前記形状寸法を乗算して求められる形状寸法別特性情報と、前記単位耐圧情報に前記形状寸法を乗算して求められる形状寸法別耐圧情報を求め、前記種別情報、前記形状寸法、前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を形状寸法別シンボル情報として記憶する前処理を実行する。更に好ましくは、上記特徴のESD耐量の検証方法は、前記演算処理手段が、等価回路データ作成工程において、前記検証対象素子の前記寸法情報を取得し、前記寸法情報及び前記種別情報を用いて、前記記憶部から前記形状寸法別シンボル情報を取得し、前記形状寸法別シンボル情報の前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を、前記検証対象素子の前記電流方向別の前記特性情報及び前記耐量情報とする。更に好ましくは、上記何れかの特徴のESD耐量の検証方法は、前記演算処理手段が、前記ツリー構造データ作成工程において、前記分岐点シンボルの1階層下側に、前記素子シンボル及び前記分岐点シンボルの内の2つを接続する。更に好ましくは、上記何れかの特徴のESD耐量の検証方法は、前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記ツリー構造データの最下層の前記分岐点シンボルから順に、前記分岐点シンボル情報を算出する。更に好ましくは、上記何れかの特徴のESD耐量の検証方法は、分岐点シンボル情報の作成を行う前記分岐点シンボルを処理対象シンボルとし、前記処理対象シンボルの1階層下側に接続される前記素子シンボル及び前記分岐点シンボルを下層シンボルとし、前記下層シンボルの前記特性情報及び前記耐量情報に基づいて、前記処理対象シンボルの前記特性情報及び前記耐量情報を算出し、前記分岐点シンボル情報として記憶する。更に好ましくは、上記特徴のESD耐量の検証方法は、前記素子シンボル情報が、更に、前記電流方向別に、素子破壊が生じる電流値を示す破壊電流情報と、素子破壊が生じる電圧値を示す破壊電圧情報を記憶可能に構成され、前記ツリー構造データの前記分岐点シンボル情報が、更に、前記下層シンボルが、対応する前記等価回路データにおいて、並列接続されているか直列接続されているかを示す属性情報を含んで構成され、前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記処理対象シンボルが並列接続の場合、前記下層シンボル夫々の前記特性情報を前記電流印加方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電圧情報の内、最小の前記破壊電圧情報を前記処理対象シンボルの前記破壊電圧情報とし、前記処理対象シンボルの前記破壊電圧情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求め、前記処理対象シンボルが直列接続の場合、前記下層シンボル夫々の前記特性情報を電圧方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電流情報の内、最小の前記破壊電流情報を前記処理対象シンボルの前記破壊電流情報とし、前記処理対象シンボルの前記破壊電流情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求める。更に好ましくは、上記特徴のESD耐量の検証方法は、前記演算処理手段が、前記最低耐量経路特定工程において、前記ツリー構造データの頂点から下層側に向かって順に経路を設定し、設定された前記経路が前記分岐点シンボルの場合、1階層下側に接続される前記素子シンボル及び前記分岐点シンボルの内、前記耐量情報の値が最も小さい前記素子シンボル及び前記分岐点シンボルを次の前記経路として設定することにより、前記最低耐量経路の経路探索を行う。更に好ましくは、上記特徴のESD耐量の検証方法は、前記演算処理手段が、前記最低耐量経路特定工程において、更に、探索された前記最低耐量経路から、前記識別情報に基づいて前記素子シンボルに対応する前記素子を特定し、前記最低耐量経路に対応する前記設計用回路データにおける経路を特定する。更に好ましくは、上記何れかの特徴のESD耐量の検証方法は、前記演算処理手段が、更に、前記最低耐量経路特定工程の実行後、前記耐量改善対象素子を、耐量の大きい前記素子に置き換えて新たな前記設計用回路データを作成する耐量改善工程を実行する。上記目的を達成するための本発明に係るESD耐量の検証装置は、前記設計用回路データを記憶する前記記憶部と、上記何れかの特徴のESD耐量の検証方法における各工程を実行する前記演算処理手段と、を備えることを特徴とする。上記何れかの特徴のESD耐量の検証方法によれば、素子または端子の電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルと、2ノード間の電流方向別の特性情報及び耐量情報を記憶した分岐点シンボル情報を備える分岐点シンボルを用いて、設計用回路データをツリー構造データに変換する。これにより、検証対象端子間のESD耐量が適切か否かを、ツリー構造データの頂点の分岐点シンボルの耐量情報のみで判定できる。また、ツリー構造データの経路探索のみで、ESD耐量が低くなる最低耐量経路を容易に特定でき、且つ、最低耐量経路にある素子を、最低耐量経路の耐量を制限している耐量改善対象素子として容易に特定可能になる。更に、上記何れかの特徴のESD耐量の検証方法によれば、最低耐量経路と耐量改善対象素子を容易に特定できることから、耐量改善対象素子に対して有効なESD対策を講じることが可能になる。また、上記何れかの特徴のESD耐量の検証方法によれば、設計用回路データを用いて、最低耐量経路と耐量改善対象素子を容易に特定できるので、レイアウト実行前の回路設計段階で検証することが可能になり、設計工数の低減や開発コストの低減を図ることが可能になる。以下、本発明に係るESD耐量の検証方法以下、適宜本発明方法と略称する及びESD耐量の検証装置以下、適宜本発明装置と略称するの実施形態を図面に基づいて説明する。本発明に係るESD耐量の検証方法、及び、ESD耐量の検証装置について、図1~図19を基に説明する。装置構成先ず、本発明装置1について、図1を基に説明する。本発明装置1は、図1に示すように、ハードディスク等の不揮発性記憶装置、及び、演算処理手段20における演算結果や各種DBから取得した情報を一時的に記憶するRAM等で構成された記憶部10と、CPU中央処理装置で構成され、ESD耐量検証プログラムを実行することにより、設計用回路データに対するESD耐量検証処理本発明方法を実行する演算処理手段20と、ESD耐量検証処理で用いる各種データの入力や操作を行うマウスやキーボード等で構成された入力部30と、ESD耐量検証処理の実行結果等を表示するディスプレイ等で構成された表示部40と、記憶部10、演算処理手段20、入力部30及び表示部40の間のデータ転送を制御するデータ転送部50を備えている。記憶部10は、ESD耐量検証処理を実行するための処理手順からなるESD耐量検証プログラム11と、半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と端子または素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データ12と、素子及び端子夫々の種別別、形状パラメータ別のライブラリを記憶したライブラリデータ13と、素子の種別別に基本シンボル及び基本シンボル情報を記憶した基本シンボルデータ14と、ESD耐量検証処理の実行により一時的に生成される等価回路データ15及びツリー構造データ16を記憶可能に構成されている。ここで、種別情報は、ダイオードやNPNトランジスタ、N型MOSトランジスタ等を想定しており、形状パラメータは、素子面積や線幅等を想定している。また、設計用回路データ12を構成する回路部品の夫々は、ライブラリデータ13のライブラリに対応付けられており、種別情報及び識別情報を用いて対応するライブラリを検索可能である。また、基本シンボルは、有向記号データであり、本実施形態では、三角形の図形データで示される。また、基本シンボル情報は、種別情報と、電流方向別の単位寸法当たりの単位特性情報及び単位耐量情報を記憶し、基本シンボルと対応付けて記憶されている。本発明方法の処理手順について、図2~図19を基に説明する。本発明方法は、演算処理手段20が、ESD耐量検証処理として、設計用回路データ12から、端子の内の2つを検証対象端子として設定し、接続情報に基づいて、2つの検証対象端子の間に接続される素子を検証対象素子として特定する検証対象特定工程と、2つの検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、検証対象素子の夫々を素子シンボルで表した等価回路データを作成して記憶部に記憶し、検証対象素子の識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を作成し、素子シンボルに対応付けて記憶部に記憶する等価回路データ作成工程と、分岐点シンボルと等価回路データに含まれる全ての素子シンボルを用い、分岐点シンボルを頂点または分岐点とし、分岐点シンボルの1階層下側には、素子シンボル及び分岐点シンボルの内の少なくとも2つを接続することにより、等価回路データをツリー構造に変換してツリー構造データを作成し記憶部に記憶するツリー構造データ作成工程と、電流印加方向と、素子シンボル情報に記憶された電流方向別の特性情報及び耐量情報を用い、ツリー構造データの分岐点シンボルの夫々について、特性情報及び耐量情報を求めて分岐点シンボル情報を作成し、分岐点シンボルと対応付けて記憶部に記憶する分岐点シンボル情報算出工程と、ツリー構造データの頂点を構成する分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、最低耐量経路の素子シンボルを特定し、識別情報に基づいて特定した素子シンボルに対応する設計用回路データの素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行する。尚、本実施形態では、設計用回路データ12が、複数のライブラリ回路部品を組み合わせて作成されている場合を想定していることから、演算処理手段20は、ESD耐量検証処理の実行前に、予め、種別別の基本シンボル情報を用いて、ライブラリ別、即ち、種別別、形状パラメータ別の形状パラメータ別シンボル情報を作成する前処理を実行するように構成されている。これにより、共通のライブラリに対応付けられた検証対象素子については、ESD耐量検証処理の等価回路データ作成工程における素子シンボル情報の作成において、同じデータを利用できるため、処理工数の低減を図れる。尚、本実施形態では、前処理を最初の一回或いはライブラリデータ13の変更毎に実行する場合を想定しているが、これに限るものではない。また、前処理を実行せず、ESD耐量検証処理の実行毎に、等価回路データ作成工程ステップ4において、基本シンボル情報から直接素子シンボル情報を求めるように構成しても良い。前処理先ず、前処理について、図2~図5を基に説明する。ここで、図2は、前処理の処理手順を示している。図2に示すように、演算処理手段20は、ライブラリデータ13から、形状パラメータ別シンボル情報を作成する処理対象ライブラリを選択しステップs1、処理対象ライブラリの種別情報と形状パラメータを取得するステップs2。そして、種別情報をキーとして基本シンボルデータ14を検索し、基本シンボル情報を取得するステップs3。演算処理手段20は、基本シンボル情報に記憶された電流方向別の単位寸法当たりの電気的特性を数列化し、形状パラメータを乗じて、形状パラメータ別シンボル情報を作成するステップs4。以下、ダイオードD1、NPNトランジスタT1、及び、N型MOSトランジスタMNの夫々について具体的に説明する。先ず、ダイオードD1に対する形状パラメータ別シンボル情報の作成処理手順を、図3を基に説明する。ダイオードD1の場合、図3aに示すダイオードD1の記号データに対し、図3bに示す三角形のシンボルSD1が用意されている。シンボルSD1は、頂点がカソード端子側に、底辺がアノード端子側となるように配置される。演算処理手段20は、ダイオードD1を対象素子として選択した場合ステップs1、ライブラリデータ13から、ダイオードD1の形状パラメータとして、図3cに示すように、素子の幅W1を取得するステップs2。引き続き、演算処理手段20は、基本シンボルデータ14から、ダイオードD1の種別情報と一致する種別情報を持つ基本シンボル情報を取得するステップs3。図3dは、電流方向が、カソード端子からアノード端子に向かう方向KA逆方向バイアスである場合における基本シンボル情報の一例を示しており、図3gは、電流方向が、アノード端子からカソード端子に向かう方向AK順方向バイアスである場合における基本シンボル情報の一例を示している。図3d及びgでは、単位特性情報として、単位幅W当たりの電気的特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図3dでは、印加電圧が電圧V2より大きくなると素子破壊が生じ、電圧V1のとき、単位幅W当たりの電流値が電流I1となり、電圧V2のとき、単位幅W当たりの電流値が電流I2となっている。図3gでは、印加電圧が電圧V1より大きくなると素子破壊が生じ、電圧V1のとき、単位幅W当たりの電流値が電流I1となっている。演算処理手段20は、電流方向KAについて、図3dに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図3eに示すように、電圧値と対応する電流値からなる数列データを作成し、図3eの電流値の夫々にダイオードD1の素子幅W1を乗算して、図3fに示す数列データ形状パラメータ別シンボル情報を作成する。図3fでは、電圧V1における電流値がI1×W1、電圧V2における電流値がI2×W1となっている。更に、演算処理手段は、電流方向AKについて、図3gに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図3hに示すように、電圧値と対応する電流値からなる数列データを作成し、図3hの電流値の夫々にダイオードD1の素子幅W1を乗算して、図3iに示す数列データ形状パラメータ別シンボル情報を作成する。図3iでは、電圧V1における電流値がI1×W1となっている。演算処理手段20は、ダイオードD1の種別情報としてDiode、形状パラメータとして素子幅W1、図3bに示すシンボルSD1の記号データ、図3f及び図3iに示す形状パラメータ別シンボル情報を対応付けて記憶するステップs5。続いて、ベース端子とエミッタ端子が接続されたNPNトランジスタT1に対する形状パラメータ別シンボル情報の作成処理手順を、図4を基に説明する。NPNトランジスタT1の場合、図4aに示すNPNトランジスタT1の記号データに対し、図4bに示す三角形のシンボルST1が用意されている。シンボルST1は、頂点がコレクタ端子側に、底辺がエミッタ端子側となるように配置される。演算処理手段20は、NPNトランジスタT1を対象素子として選択した場合ステップs1、ライブラリデータ13から、NPNトランジスタT1の形状パラメータとして、図4cに示すように、素子の幅W2を取得するステップs2。引き続き、演算処理手段20は、基本シンボルデータ14から、NPNトランジスタT1の種別情報と一致する種別情報を持つ基本シンボル情報を取得するステップs3。図4dは、電流方向が、コレクタ端子からエミッタ端子に向かう方向電流方向CEの場合における基本シンボル情報の一例を示しており、図4gは、電流方向が、エミッタ端子からコレクタ端子に向かう方向電流方向ECの場合における基本シンボル情報の一例を示している。図4d及びgでは、単位特性情報として、単位幅W当たりの電気的特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図4dでは、印加電圧が電圧V4より大きくなると素子破壊が生じ、電圧V1のとき、単位幅W当たりの電流値が電流I1、電圧V2のとき、単位幅W当たりの電流値が電流I2、電圧V3のとき、単位幅W当たりの電流値が電流I3、電圧V4のとき、単位幅W当たりの電流値が電流I4となっている。図4gでは、印加電圧が電圧V1より大きくなると素子破壊が生じ、電圧V1のとき、単位幅W当たりの電流値が電流I1となっている。演算処理手段20は、電流方向CEについて、図4dに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図4eに示すように、電圧値と対応する電流値からなる数列データを作成し、図4eの電流値の夫々にNPNトランジスタT1の素子幅W2を乗算して、図4fに示す数列データ形状パラメータ別シンボル情報を作成する。図4fでは、電圧V1における電流値がI1×W2、電圧V2における電流値がI2×W2、電圧V3における電流値がI3×W2、電圧V4における電流値がI4×W2となっている。更に、演算処理手段は、電流方向ECについて、図4gに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図4hに示すように、電圧値と対応する電流値からなる数列データを作成し、図4hの電流値の夫々にNPNトランジスタT1の素子幅W2を乗算して、図4iに示す数列データ形状パラメータ別シンボル情報を作成する。図4iでは、電圧V1における電流値がI1×W2となっている。演算処理手段20は、NPNトランジスタT1の種別情報としてTNPN、形状パラメータとして素子幅W2、図4bに示すシンボルST1の記号データ、図4f及び図4iに示す形状パラメータ別シンボル情報を対応付けて記憶するステップs5。引き続き、N型MOSトランジスタMNに対する形状パラメータ別シンボル情報の作成処理手順を、図5を基に説明する。N型MOSトランジスタMNの場合、図5aに示す設計用回路データの記号データに対し、図5bに示すように、電流方向が、ゲート端子からソース端子に向かう方向GSについてのシンボルSMN1と、電流方向が、ドレイン端子からソース端子に向かう方向DSについてのシンボルSMN2の2つのシンボルが用意されている。シンボルSMN1は、三角形のシンボルであり、頂点がゲート端子側に、底辺がソース端子側となるように配置される。同様に、シンボルSMN2は、三角形のシンボルであり、頂点がドレイン端子側に、底辺がソース端子側となるように配置される。演算処理手段20は、N型MOSトランジスタMNを対象素子として選択した場合ステップs1、ライブラリデータ13から、N型MOSトランジスタMNの形状パラメータとして、電流方向GSについては、図5cに示すように、素子の面積S1を取得し、電流方向DSについては、図5gに示すように、素子の幅W3を取得するステップs2。引き続き、演算処理手段20は、基本シンボルデータ14から、N型MOSトランジスタMNの種別情報と一致する種別情報を持ち、電流方向が方向GSの基本シンボル情報と、電流方向が方向DSの基本シンボル情報を取得するステップs3。図5dは、N型MOSトランジスタMNの電流方向GSの場合における単位特性情報と単位耐量情報を示している。図5dでは、単位特性情報として、単位面積S当たりのIV特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図5dでは、印加電圧が電圧V2より大きくなると素子破壊が生じ、電圧V1のとき、単位面積S当たりの電流値が電流I1となり、電圧V2のとき、単位面積S当たりの電流値が電流I2となっている。図5hは、N型MOSトランジスタMNの電流方向DSの場合における単位特性情報と単位耐量情報を示している。図5hでは、単位特性情報として、単位幅W当たりのIV特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図5hでは、印加電圧が電圧V4より大きくなると素子破壊が生じ、電圧V1のとき、単位幅W当たりの電流値が電流I1、電圧V2のとき、単位幅W当たりの電流値が電流I2、電圧V3のとき、単位幅W当たりの電流値が電流I3、電圧V4のとき、単位幅W当たりの電流値が電流I4となっている。演算処理手段20は、電流方向GSについて、図5dに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図5eに示すように、電圧値と対応する電流値からなる数列データを作成し、図5eの電流値の夫々にN型MOSトランジスタMNの面積S1を乗算して、図3fに示す数列データ形状パラメータ別シンボル情報を作成する。図5fでは、電圧V1における電流値がI1×S1、電圧V2における電流値がI2×S1となっている。更に、演算処理手段20は、電流方向DSについて、図5gに示すIV特性のグラフ特性情報及び耐量情報を数列化して、図5hに示すように、電圧値と対応する電流値からなる数列データを作成し、図5hの電流値の夫々にN型MOSトランジスタMNの素子幅W3を乗算して、図5iに示す数列データ形状パラメータ別シンボル情報を作成する。図5iでは、電圧V1における電流値がI1×W3、電圧V2における電流値がI2×W3、電圧V3における電流値がI3×W3、電圧V4における電流値がI4×W3となっている。演算処理手段20は、N型MOSトランジスタMNの種別情報としてNMOS、形状パラメータとして面積S1及び素子幅W1、図5bに示すシンボルSMN1及びシンボルSMN2の記号データ、図5f及び図5jに示す形状パラメータ別シンボル情報を対応付けて記憶するステップs5。尚、本実施形態では、前処理において形状パラメータ別シンボル情報を作成するため、ライブラリデータ13から形状パラメータを取得するとしているが、形状パラメータが記載された設計用回路データCD0を用いる場合には、設計用回路データCD0から形状パラメータを取得しても良い。ESD耐量検証処理次に、ESD耐量検証処理の処理手順について、図6を基に説明する。尚、本実施形態では、設計用回路データ12が複数の端子を備えており、複数の端子から複数の組み合わせで検証対象端子を設定し、検証対象端子の組み合わせの夫々に対し、電流印加方向極性を替えてESD耐量検証を行う場合を想定している。尚、例えば、設計用回路データ12の一部のみに変更が生じた場合等に対応するために、複数の組み合わせの内の一部のみに対してESD耐量検証処理を実行可能に構成しても良いし、入力端子から接地端子方向等、特定の電流印加方向についてのみ、ESD耐量検証処理を実行可能に構成しても良い。また、ESD耐量検証処理の実行対象を、設計用回路データ12の全体または一部、極性等を任意に指定できるように構成するのも好適である。本発明装置1の演算処理手段20は、入力部30からの操作により、ESD耐量検証プログラムの実行が開始されると、先ず、設計用回路データ12を読み込むステップ1。ここで、図7は、設計用回路データ12の一部以下、設計用回路データCD0を示している。図7に示す設計用回路データCD0は、ベース端子及びエミッタ端子が電源端子GND接地電位に、コレクタ端子が入力端子IN1に夫々接続されたNPNトランジスタT0と、カソード端子が電源端子VDD1電源電圧に、アノード端子が電源端子GNDに夫々接続されたダイオードD0と、ゲート端子が入力端子IN1に、ソース端子が電源端子VDD1に、ドレイン端子がノードN1に夫々接続されたP型MOSトランジスタMP0と、ゲート端子が入力端子IN1に、ソース端子が電源端子GNDに、ドレイン端子がノードN1に夫々接続されたN型MOSトランジスタMN0と、内部回路を備えて構成されている。尚、NPNトランジスタT0は、入力端子IN1と電源端子GNDの間の保護素子であり、ダイオードD0は、電源端子VDD1と電源端子GNDの間の保護素子である。また、P型MOSトランジスタMP0とN型MOSトランジスタMN0が入力回路IOを構成しており、入力回路IOの出力ノードであるノードN1が、内部回路に接続されている。引き続き、演算処理手段20は、設計用回路データCD0に適用されるプロセス情報を取得し、プロセス情報に基づいて、素子別に生成される寄生ダイオードを特定し、設計用回路データCD0に、当該寄生ダイオードの回路情報を付加する寄生素子付加工程を実行するステップ2。ここで、図8は、ダイオードDAに寄生ダイオードPDAを付加する場合について、図9は、P型MOSトランジスタMPに寄生ダイオードPDBを付加する場合について、夫々示している。具体的には、図8aは、寄生ダイオードPDAが生成されるダイオードDAの構造を示しており、P型基板100上に、N型拡散層101が形成され、N型拡散層101内に、P型高濃度拡散層102とN型高濃度拡散層103が形成され、P型高濃度拡散層102がダイオードDAのアノード端子を、N型高濃度拡散層103がダイオードDAのカソード端子を構成している。このような構造のダイオードDAでは、N型拡散層101とP型基板100の接合部分に寄生ダイオードPDAが生成される。図8bは、寄生ダイオードPDAを付加する前のダイオードDAの図記号を示しており、図8cは、寄生ダイオードPDAを付加した後の回路構成を示している。図9aは、寄生ダイオードPDBが生成されるP型MOSトランジスタMPの構造を示しており、P型基板100上に、N型拡散層111が形成され、N型拡散層111内に、P型高濃度拡散層113、114、及び、N型高濃度拡散層115が形成され、P型高濃度拡散層113と114の間の上部領域に、ゲート電極112が形成されている。そして、P型高濃度拡散層113がP型MOSトランジスタMPのドレイン端子を、P型高濃度拡散層114がソース端子を、N型高濃度拡散層115がバックゲート端子を構成している。このような構造のP型MOSトランジスタMPでは、N型拡散層111とP型基板100の接合部分に寄生ダイオードPDBが生成される。図9bは、寄生ダイオードPDBを付加する前のP型MOSトランジスタMPの図記号を示しており、図9cは、寄生ダイオードPDBを付加した後の回路構成を示している。ここで、図10は、図7に示す設計用回路データCD0の一部回路に対し、寄生素子付加工程を実行した後の設計用回路データCD1を示している。寄生素子付加工程の実行後の図10では、入力回路IOについて、P型MOSトランジスタMP0のソース端子とGND端子の間に、カソード端子がP型MOSトランジスタMP0のソース端子に、アノード端子が電源端子GNDに夫々接続される寄生ダイオードPD0が付加されている。尚、寄生ダイオードPD0は、P型基板100とN型拡散層の接合で形成されることから、P型MOSトランジスタMP0に対する寄生ダイオードPDA図8c参照と、ダイオードD0に対する寄生ダイオードPDB図9c参照を合成したものとなっている。引き続き、演算処理手段20は、図6に示すように、設計用回路データCD1から、端子の内の2つを検証対象端子として設定し、検証を行なう電流印加方向を設定し、接続情報に基づいて、2つの検証対象端子の間に接続される素子を検証対象素子として特定するステップ3、検証対象特定工程。以下、本実施形態では、図10に示す寄生素子付加工程実行後の設計用回路データCD1について、入力端子IN1及び電源端子GNDを検証対象端子として設定し、NPNトランジスタT0、ダイオードD0、P型MOSトランジスタMP0、N型MOSトランジスタMN0、及び、寄生ダイオードPD0を検証対象素子として特定した場合について説明する。また、ここでの電流印加方向は、入力端子IN1に正の電圧が印加された場合を想定し、入力端子IN1から電源端子GNDに向かう方向とする。引き続き、演算処理手段20は、ステップ3で選択された検証対象素子夫々の記号データを、種別別の素子シンボルに置き換えて等価回路データCD2を作成して記憶部10に記憶し、当該検証対象素子の識別情報、特性情報及び耐量情報を記憶した素子シンボル情報を作成し、当該検証対象素子の素子シンボルに対応付けて記憶部10に記憶するステップ4、等価回路データ作成工程。本実施形態では、検証対象素子の夫々について、検証対象素子の種別情報を用いて基本シンボルデータ14を検索し、検証対象素子の種別情報に対応する基本シンボルを取得して、検証対象素子の素子シンボルとし、設計用回路データCD1の検証対象素子の記号データを素子シンボルに置き換える。更に、演算処理手段20は、種別情報及び識別情報を用いてライブライデータ13を検索し、検証対象素子に対応付けられたライブラリを特定し、前処理において作成した当該ライブラリの形状パラメータ別シンボル情報を取得して、検証対象素子の素子シンボル情報とする。図11は、図10に示す設計用回路データCD1に対応する等価回路データCD2を示している。保護素子であるNPNトランジスタT1の記号データが素子シンボルST1に、P型MOSトランジスタMP0の記号データが素子シンボルSMP1及びSMP2に、N型MOSトランジスタMN0の記号データが素子シンボルSMN1及びSMN2に、寄生ダイオードPD0の記号データが素子シンボルSPD0に、保護素子であるダイオードD0の記号データがSD0に、夫々置き換えられている。更に、本実施形態では、図11に示す等価回路データCD2において、後述するツリー構造データCD4の作成のため、回路整形処理を行う。具体的には、入力端子IN1及び電源端子GNDが検証対象端子となることから、図12に示すように、入力端子IN1を図中左上側に、電源端子GNDが図中左下側に来るように、回路整形する。尚、図12において、各矢印は、電流印加方向を示している。ここで、図13aは、ブリッジ回路であり、図13bは、図13aに対応するΔ接続回路、図13cは、図13aに対応するY接続回路である。また、図14は、Δ接続回路からY接続回路に回路変換した場合における特性パラメータの変換方法を示している。図14cに示すように、Δ回路の有向シンボルsaは、電圧源成分Ea電圧オフセット成分と抵抗成分Ra電圧と電流の比例係数で表すことができる。同様にして、有向シンボルsbは、電圧源成分Ebと抵抗成分Rbで表すことができ、有向シンボルscは、電圧源成分Ecと抵抗成分Rcで表すことができる。Δ接続回路をY接続回路に変換すると、各有向シンボルsa,sb,scの特性パラメータである電圧源成分Ea,Eb,Ecと抵抗成分Ra,Rb,Rcは、図14cに示す値に変換される。回路整形する場合、図13及び図14に示すように、ブリッジ回路、Y接続回路、Δ接続回路を、他の対応する回路に変換しても良い。引き続き、演算処理手段20は、図6に示すように、等価回路データCD3に含まれる全ての素子シンボルと分岐点シンボルを用い、分岐点シンボルを頂点または分岐点とし、分岐点シンボルの1階層下側には、素子シンボル及び分岐点シンボルの内の少なくとも2つを接続することにより、等価回路データCD3をツリー構造に変換してツリー構造データCD4を作成し記憶部10に記憶するステップ5、ツリー構造データ作成工程。ここで、図15は、図12に示す等価回路データCD3に対応するツリー構造データの一例として、ツリー構造データCD4を示している。また、後述する分岐点シンボルにおける耐量の算出のため、分岐点シンボルの1階層下側には、2つのシンボル以下、ある分岐点シンボルからみて1階層下側に接続される素子シンボル及び分岐点シンボルを下層シンボルと称するが接続され、素子シンボルには、下層側にシンボルが接続されないように構成する。図15において、Jp1~Jp4は、1階層下側に接続される素子シンボルまたは分岐点シンボルが並列接続されている分岐点シンボルであり、Js1及びJs2は、1階層下側に接続される素子シンボルまたは分岐点シンボルが直列接続されている分岐点シンボルである。ここでは、分岐点シンボルの名称の記号部分が属性情報を示し、名称全体で識別情報を構成している。尚、ここでは、後述する分岐点シンボルにおける耐量の算出を容易にするため、分岐点シンボルに接続される下層シンボルの数を2つに限定しているが、耐量の算出が可能であれば、これに限るものではない。具体的には、分岐点シンボルの下層シンボルが2つに限定されることから、等価回路データCD3において、先ず、等価回路データCD3に含まれる全ての素子シンボルについて、並列接続か直列接続かを考慮して、2つのグループに分類し、当該2つのグループの頂点となる分岐点シンボルを作成する。更に、素子シンボルが3以上含まれるグループについて、並列接続か直列接続かを考慮して、2つのグループに分割し、当該2つのグループの頂点となる分岐点シンボルを作成する。図12では、等価回路データCD3は、直列接続されたシンボルST1及びSMN1からなるグループA1と、シンボルSMP1、シンボルSPD1、SD1、SMP2及びSMN2からなるグループA2が並列接続される構成となっている。また、グループA2は、シンボルSPD1及びSD1及びSMP2及びSMN2からなるグループA3と、シンボルSMP1が直列接続される構成となっている。グループA3は、並列接続されたシンボルSPD1及びSD1からなるグループA4と、直列接続されたシンボルSMP2及びSMN2からなるグループA5が、並列接続される構成となっている。従って、先ず、グループA5について、2つのシンボルSMP2及びSMN2が直列接続されていることから、分岐点シンボルJs1を作成して、2つのシンボルSMP2及びSMN2を1階層下側に下層シンボルとして接続する。次に、グループA4について、2つのシンボルSPD1及びSD1が並列接続されていることから、分岐点シンボルJp1を作成して、2つのシンボルSPD1及びSD1を1階層下側に下層シンボルとして接続する。引き続き、グループA3について、グループA5とグループA4が並列接続される構成となっていることから、分岐点シンボルJp2を作成し、グループA5の頂点である分岐点シンボルJs1とグループA4の頂点である分岐点シンボルJp1を、1階層下側に下層シンボルとして接続する。引き続き、グループA2について、シンボルSMP1とグループA3が直列接続される構成となっていることから、分岐点シンボルJs2を作成し、シンボルSMP1とグループA3の頂点を構成する分岐点シンボルJp2を、1階層下側に下層シンボルとして接続する。引き続き、グループA1について、2つのシンボルST1及びSMN1が並列接続されているので、分岐点シンボルJp3を作成し、2つのシンボルST1及びSMN1を1階層下側に下層シンボルとして接続する。最後に、グループA1とグループA2が並列接続される構成となっていることから、分岐点シンボルJp4を作成し、グループA1の頂点である分岐点シンボルJp3とグループA2の頂点である分岐点シンボルJs2を、1階層下側に下層シンボルとして接続する。尚、本実施形態では、等価回路データCD3に対応するツリー構造データとして、ツリー構造データCD4を例示したが、これに限るものではない。引き続き、演算処理手段20は、図6に示すように、素子シンボル情報に記憶された電流方向別の特性情報及び耐量情報を用い、ツリー構造データCD4の分岐点シンボルの夫々について、特性情報及び耐量情報を求め、分岐点シンボル情報として記憶部10に記憶するステップ6、分岐点シンボル情報算出工程。ここで、素子シンボル情報には、電流方向別に特性情報及び耐量情報が記憶されていることから、分岐点シンボルの下層シンボルに素子シンボルが含まれる場合、演算処理手段20は、ステップ3で特定した電流印加方向に基づいて、分岐点シンボル情報の算出に利用する特性情報及び耐量情報を特定する。即ち、ステップ3で特定した電流印加方向から、素子シンボルの電流方向を特定し、当該電流方向に一致する電流方向の特性情報及び耐量情報を利用する。ここで、分岐点シンボル情報は、2つの下層シンボルの情報を用いて求めることから、ツリー構造データCD4の最下層の分岐点シンボルから順に処理対象シンボルを設定し、処理対象シンボルの下層側に接続される2つの下層シンボルの特性情報及び耐量情報に基づいて、処理対象シンボルの特性情報及び耐性情報を算出し、処理対象シンボルの分岐点シンボル情報として記憶する。図15に示すツリー構造データCD4では、例えば、jp1、js1、jp2、js2、jp3、jp4の順に処理対象シンボルを設定する。尚、処理対象シンボルの設定順序は、これに限られるものではなく、処理対象シンボルは、下層側にある全ての分岐点シンボル情報が算出されている分岐点シンボルを設定すれば良い。ここで、図16は、並列接続の分岐点シンボルJpについての分岐点シンボル情報の作成方法を示しており、図17は、直列接続の分岐点シンボルJsについての分岐点シンボル情報の作成方法を示している。先ず、並列接続の分岐点シンボルJpにおける分岐点シンボル情報の作成方法について、図16を基に説明する。尚、図16では、説明のため、1階層下側に2つの素子シンボルSpa及びSpbが接続されている分岐点シンボルJpについて説明する。具体的には、図16に示すように、分岐点シンボルJpの特性情報を、I=fjpVで表すとすると、特性情報fjpVは、下層シンボルSpaの特性情報fpaと下層シンボルSpbの特性情報fpbを電流印加方向に加算して求められ、fjpV=fpaVfpbVで表される。また、分岐点シンボルJpの破壊電圧Vjpは、下層シンボルSpaの破壊電圧Vpaと下層シンボルSpbの破壊電圧Vpbの内の小さい方で求められ、Vjp=minVpa、Vpbで表される。分岐点シンボルJpの破壊電流Ijpは、特性情報fjpVと破壊電圧Vpbを用いて、Ijp=fjpVjpで求められる。次に、直列接続の分岐点シンボルJsにおける分岐点シンボル情報の作成方法について、図17を基に説明する。尚、図17では、説明のため、1階層下側に2つの下層シンボルSsa及びSsbが接続されている分岐点シンボルJsについて説明する。具体的には、図17に示すように、分岐点シンボルJsの特性情報を、V=fjsIで表すとすると、特性情報fjs-1Vは、下層シンボルSsaの特性情報fsaと下層シンボルSsbの特性情報fsbを電圧方向に加算して求められ、fjs-1I=fsa-1Ifsb-1Iで表される。また、分岐点シンボルJsの破壊電流Ijsは、下層シンボルSsaの破壊電流Isaと下層シンボルSsbの破壊電流Isbの内の小さい方で求められ、Ijs=minIsa、Isbで表される。分岐点シンボルJsの破壊電圧Vjsは、特性情報fjs-1Iと破壊電流Ijs用いて、Vjs=fjsIjsで求められる。図18は、図15に示すツリー構造データCD4に、分岐点シンボル情報を付加したツリー構造データCD5を示している。尚、分岐点シンボルJp1の破壊耐圧Vjp1=minVpd1、Vd1は、シンボルSPD1の破壊電圧Vpd1<シンボルSD1の破壊電圧Vd1とすると、Vjp1=Vpd1となる。同様に、分岐点シンボルJs1の破壊電流Ijs1=minImn2、Imp2は、シンボルSMN2の破壊電流Imn2>シンボルSMP2の破壊電流Imp2とすると、Ijs1=Imp2となる。分岐点シンボルJp2の破壊電圧Vjp2=minVjp1、Vjs1は、分岐点シンボルJp1の破壊電圧Vjp1>分岐点シンボルJs1の破壊電圧Vjs1とすると、Vjp2=Vjs1となる。分岐点シンボルJs2の破壊電流Ijs2=minImp1、Ijp2は、シンボルSMP1の破壊電流Imp1>分岐点シンボルJp2の破壊電流Ijp2とすると、Ijs2=Ijp2となる。分岐点シンボルJp3の破壊電圧Vjp3=minVt1、Vmn1は、シンボルST1の破壊電圧Vt1<シンボルSMN1の破壊電圧Vmn1とすると、Vjp3=Vt1となる。分岐点シンボルJp4の破壊電圧Vjp4=minVjp3、Vjs2は、分岐点シンボルJp3の破壊電圧Vjp3>分岐点シンボルJs2の破壊電圧Vjs2とすると、Vjp4=Vjs2となる。このように構成することにより、ツリー構造データCD5の頂点の分岐点シンボルJp4の分岐点シンボル情報は、下層側に接続される全ての素子シンボルの情報を集約したものとなっている。即ち、分岐点シンボルJp4の特性情報及び耐量情報は、検証対象端子間の特性情報及び耐量情報となる。引き続き、演算処理手段20は、図6に示すように、ツリー構造データCD5の頂点を構成する分岐点シンボルJp4の耐量情報が、基準耐量以下であるか否かを判定するステップ7。ステップ7において、ツリー構造データCD5の頂点を構成する分岐点シンボルの耐量情報が、基準耐量以下の場合はステップ7でYES分岐、ツリー構造データCD5を用い、耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、最低耐量経路の末端に接続されている素子シンボルを、耐量を制限しているシンボルであると特定し、識別情報に基づいて素子シンボルに対応する設計用回路データ12の素子を耐量改善対象素子として特定するステップ8、最低耐量経路特定工程。最低耐量経路の特定は、ツリー構造データCD5の頂点から下層側に向かって順に経路を設定し、設定された経路が分岐点シンボルの場合、1階層下側に接続される素子シンボル及び分岐点シンボルの内、耐量情報の値が最も小さい素子シンボル及び分岐点シンボルを次の経路として設定することにより、最低耐量経路の経路探索を行う。より具体的には、設定された経路が、並列接続の分岐点シンボルの場合は、下層シンボルの内、破壊電圧の値が小さい下層シンボルを選択する。直列接続の分岐点シンボルの場合は、下層シンボルの内、破壊電流の値が小さい下層シンボルを選択する。図18に示すツリー構造データCD5の場合、頂点の分岐点シンボルJp4から順に経路探索を行う。分岐点シンボルJp4は、分岐点シンボルJp3と分岐点シンボルJs2が並列接続されていることを示すシンボルであり、分岐点シンボルJp3の破壊電圧Vjp3>分岐点シンボルJs2の破壊電圧Vjs2であることから、破壊電圧の値が小さい分岐点シンボルJs2を選択する。分岐点シンボルJs2は、素子シンボルSMP1と分岐点シンボルJp2が直列接続されていることを示すシンボルであり、素子シンボルSMP1の破壊電流Imp1>分岐点シンボルJp2の破壊電流Ijp2であることから、破壊電流の値が小さい分岐点シンボルJp2を選択する。分岐点シンボルJp2は、分岐点シンボルJp1と分岐点シンボルJp2が並列接続されていることを示すシンボルであり、分岐点シンボルJp1の破壊電圧Vjp1>分岐点シンボルJs1の破壊電圧Vjs1であることから、破壊電圧の値が小さい分岐点シンボルJs1を選択する。分岐点シンボルJs1は、素子シンボルSMN2とSMP2が直列接続されていることを示すシンボルであり、素子シンボルSMN2の破壊電流Imn2>素子シンボルSMP2の破壊電流Imp2であることから、破壊電流の値が小さい素子シンボルSMP2を選択する。図19は、ツリー構造データCD5における経路探索により特定した最低耐量経路と耐量を制限している素子シンボルについて、回路整形処理後の等価回路データCD3、回路整形処理前の等価回路データCD2、寄生素子付加後の設計用回路データCD1の対応関係を示している。図19aに示すように、ツリー構造データCD5の最低耐量経路の末端には、素子シンボルSMP2が接続されていることから、素子シンボルSMP2が耐量を制限している素子として特定できる。最低耐量経路特定工程ステップ10の実行後、演算処理手段20は、耐量改善対象素子を、耐量の大きい素子に置き換える。尚、ここでは、設計用回路データ12において回路部品の追加等を行わず、素子の置換のみを想定していることから、分岐点シンボル情報の算出前のツリー構造データCD4が同じになる。従って、耐量改善対象素子を耐量の大きい素子に置き換え、耐量改善対象素子に対応する素子シンボルの素子シンボル情報を、置き換えた素子に対応する素子シンボルの素子シンボル情報に置き換えた後、ステップ6に移行し、分岐点シンボル情報の算出から再度ESD耐量検証処理を実行する。ステップ7において、頂点の分岐点シンボル情報の耐量情報が基準耐量より大きくなるまで、ステップ6~9を繰り返し実行する。これにより、検証対象端子間のESD耐量が適切に設定される。尚、図6には記載していないが、耐量の大きい素子に置き換えが可能でない場合等、設計用回路データ12に変更を行う場合には、ステップ1から再度ESD耐量検証処理を実行する。ステップ7において、ツリー構造データCD5の頂点を構成する分岐点シンボルの耐量情報が、基準耐量より大きい場合はステップ7でNO分岐、検証対象端子間のESD耐量が確保されていると判定し、現在の検証対象端子に対する設定された極性での処理を終了する。そして、ESD耐量検証処理が実行されていない検証対象端子の組み合わせ及び極性を特定し、新たな検証対象端子及び電流印加方向を設定するステップ10。本実施形態では、検証対象端子及び極性の他の組み合わせとしては、例えば、入力端子IN1及び電源端子GNDを検証対象端子とし、電流印加方向が上記実施形態とは逆になる場合、即ち、電流印加方向が電源端子GND側から入力端子IN1に向かう方向の場合入力端子IN1に負の電圧が印加された場合が考えられる。また、電源端子VDD1と入力端子IN1を検証対象端子とする等が考えられる。尚、検証対象端子の組み合わせは、例えば、一般的にサージ電流が電源端子に流れることから、一方を電源端子、他方をそれ以外の端子の組み合わせで選択することが望ましいが、これに限るものではない。ステップ10において、新たにESD耐量検証処理を実行する検証対象端子及び電流印加方向が特定された場合はステップ11で有分岐、ステップ4に移行し、等価回路データの作成から再度ESD耐量検証処理を実行する。尚、図示しないが、検証対象端子が同じで、極性のみを反転させた場合には、設計用回路データ12に変更が無いことから、前回と同じツリー構造データCD4を利用可能である。この場合には、ステップ6の分岐点シンボル情報の算出から、再度ESD耐量検証処理を実行しても良い。ステップ10において、ESD耐量検証処理を実行する検証対象端子が新たに特定されない場合は、ESD耐量検証処理を終了するステップ11で無分岐。尚、上記実施形態では、同じ検証対象端子に対し電流印加方向を変えて検証を行う構成であることから、素子シンボル情報が、2つの電流方向の夫々について、特性情報及び耐量情報を記憶している場合を想定して説明したが、これに限るものではない。例えば、素子シンボル情報の作成を、ESD耐量検証処理の実行毎に、等価回路作成工程において行う場合等、電流方向が一方に特定される場合には、素子シンボル情報が、特定された電流方向の特性情報及び耐量情報のみを備えるように構成しても良い。"