"超小型電子アセンブリを形成する方法であって、主面と、該主面において露出している誘電体層及び少なくとも1つのボンドパッドと、を有する超小型電子素子を準備するステップであって、該超小型電子素子は複数の能動回路素子を含む、ステップと、熱膨張係数が10ppm/°C未満である第2の素子を準備するステップであって、該第2の素子は、主面と、該主面において露出している誘電体層と、を有する、ステップと、前記超小型電子素子の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる第1の金属層を堆積させるステップと、前記第2の素子の前記誘電体層の上に重なる第2の金属層を堆積させるステップと、前記第1の金属層を前記第2の金属層に接合するステップと、を含む、方法。前記堆積させるステップは、それぞれ、銅又はアルミニウムのうちの少なくとも一方を含む第1段を、前記超小型電子素子又は前記第2の素子のうちの少なくとも一方の上に堆積させることを含む、請求項1に記載の方法。前記超小型電子素子はチップであり、前記第2の素子は、前記チップの面積と実質的に同じ面積を有する、請求項1に記載の方法。前記第1の金属層を堆積させるステップは、前記超小型電子素子の実質的に前記主面全体の上に金属を堆積させることを含み、前記方法は、前記金属が前記超小型電子素子の前記主面の上方の所定の高さまで延在するように、該金属の一部を除去するステップを更に含む、請求項1に記載の方法。前記少なくとも1つのボンドパッドと前記誘電体層との間のギャップにおいて、前記超小型電子素子の前記主面の上に直接重なる前記金属を除去するステップを更に含む、請求項4に記載の方法。前記ギャップは、前記超小型電子素子上の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる第1の金属層の上面の共平面性における全変動と、前記第2の素子の上の前記誘電体層と該第2の素子の前記主面において露出している少なくとも1つのボンドパッドとの上に重なる前記第2の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項5に記載の方法。前記接合するステップは、前記第1の金属層及び前記第2の金属層のうちの少なくとも一方を、約50°Cと約300°Cとの間の温度まで加熱するステップを含む、請求項1に記載の方法。前記第1の金属層及び前記第2の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含み、前記接合するステップは、前記発熱性金属層の前記少なくとも一部分を加熱して当該層を熱的に活性化するステップを含む、請求項1に記載の方法。前記第2の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも1つのボンドパッドを備える、請求項1に記載の方法。前記素子のうちの少なくとも1つは、前記少なくとも1つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第2の面に向かって延在する、請求項9に記載の方法。シリコン貫通ビアが、前記超小型電子素子及び前記第2の素子を通って延在し、前記超小型電子素子のボンドパッド及び前記第2の素子のボンドパッドに電気的に接続される、請求項10に記載の方法。前記接合するステップは、前記超小型電子素子の前記少なくとも1つのボンドパッドを、前記第2の素子の前記少なくとも1つのボンドパッドと並置するステップと、前記第1の金属層及び前記第2の金属層を接合温度まで加熱するステップと、を含む、請求項9に記載の方法。前記素子の各々の上の前記少なくとも1つのボンドパッドは、複数の列で位置合せされた複数のボンドパッドを含む、請求項9に記載の方法。前記素子の各々の上の前記少なくとも1つのボンドパッドは、それぞれの主面の周辺部に隣接して位置合せされた複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項9に記載の方法。前記素子のうちの少なくとも1つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項1に記載の方法。前記超小型電子素子の前記主面の上方の前記少なくとも1つのボンドパッドの高さは、該超小型電子素子の該主面の上方の前記誘電体層の高さと異なる、請求項1に記載の方法。前記堆積させるステップのうちの少なくとも1つは、リフロー金属を堆積させることを含み、前記接合するステップは、前記リフロー金属を、該リフロー金属を溶融させる温度まで加熱するステップを含む、請求項1に記載の方法。前記リフロー金属は、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択される、請求項17に記載の方法。前記堆積させるステップは、銅を堆積させることを含み、前記接合するステップは、前記超小型電子素子の上に重なる前記銅及び前記第2の素子の上に重なる前記銅が合わせて融解するように、前記素子の間に熱及び圧力を加えるステップを含む、請求項1に記載の方法。前記素子のうちの少なくとも1つの上に重なる前記銅の上に金の層を堆積させるステップを更に含み、前記結合するステップは、前記金を、該金が前記銅内に拡散する温度まで加熱するステップを含む、請求項19に記載の方法。前記第1の金属層及び前記第2の金属層を堆積させるステップは、卑金属と該卑金属の上に重なる金の層とを堆積させることを含み、前記結合するステップは、前記第1の金属層及び前記第2の金属層が合わせて融解するまで前記素子に熱及び圧力を加えるステップを含む、請求項1に記載の方法。主面と、該主面において露出している誘電体層及び少なくとも1つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、熱膨張係数が10ppm/°C未満である第2の素子であって、主面と、該第2の素子の該主面において露出している誘電体層及び少なくとも1つのボンドパッドと、を有する第2の素子と、前記超小型電子素子の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる第1の金属層であって、該第1の金属層の前記少なくとも1つのボンドパッドと前記誘電体層との間にギャップが形成されている、第1の金属層と、前記第2の素子の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる第2の金属層と、を具備し、前記誘電体の上に重なる前記第1の金属層及び前記第2の金属層の第1の部分は合わせて接合され、前記少なくとも1つのボンドパッドの上に重なりかつ前記第1の部分とは分離されている、前記第1の金属層及び前記第2の金属層の第2の部分は、前記超小型電子素子を前記第2の素子と機械的にかつ電気的に接続するように、合わせて接合されている、超小型電子アセンブリ。前記超小型電子素子はチップであり、前記第2の素子は、該チップの面積と実質的に同じ面積を有している、請求項22に記載のアセンブリ。前記ギャップは、前記超小型電子素子の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる前記第1の金属層の上面の共平面性における全変動と、前記第2の素子の上の前記少なくとも1つのボンドパッド及び前記誘電体層の上に重なる前記第2の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項22に記載のアセンブリ。前記第1の金属層及び前記第2の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含む、請求項22に記載のアセンブリ。前記第2の素子は、複数の能動回路素子を含む超小型電子素子である、請求項22に記載のアセンブリ。前記素子のうちの少なくとも1つは、前記少なくとも1つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第2の面に向かって延在する、請求項26に記載のアセンブリ。シリコン貫通ビアが、前記超小型電子素子及び前記第2の素子を通って延在し、かつ前記超小型電子素子のボンドパッド及び前記第2の素子のボンドパッドに電気的に接続される、請求項27に記載のアセンブリ。前記素子の各々の上の前記少なくとも1つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含む、請求項26に記載のアセンブリ。前記素子の各々の上の前記少なくとも1つのボンドパッドは、当該素子の周辺部に隣接して配置された複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項26に記載のアセンブリ。前記第2の金属層の前記少なくとも1つのボンドパッドと前記誘電体層との間にギャップが形成されている、請求項26に記載のアセンブリ。前記素子のうちの少なくとも1つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項22に記載のアセンブリ。前記超小型電子素子の前記主面の上方の前記少なくとも1つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なる、請求項22に記載のアセンブリ。前記金属層のうちの少なくとも1つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含む、請求項22に記載のアセンブリ。前記第1の金属層及び前記第2の金属層の各々は、前記リフロー金属によって濡れ性である金属の層を含み、前記リフロー金属は該濡れ性金属層の上に重なる、請求項34に記載のアセンブリ。前記第1の金属層及び前記第2の金属層は銅を含む、請求項22に記載のアセンブリ。前記第1の金属層及び前記第2の金属層のうちの少なくとも一方の上に重なる金の層を更に具備する、請求項36に記載のアセンブリ。前記第1の金属層及び前記第2の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていない、請求項22に記載のアセンブリ。請求項22に記載のアセンブリと、該アセンブリに電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項39に記載のシステム。主面と、該主面において露出している誘電体層と、を有する超小型電子素子と、主面と、該主面において露出している誘電体層と、を有する第2の素子と、を具備し、第1のウェハ及び第2のウェハの前記主面は、前記誘電体層の間に配置された複数の金属素子と互いに直面し、該金属素子は、前記超小型電子素子から電気的に絶縁されており、前記金属素子は前記第1のウェハ及び前記第2のウェハを互いに接合する、超小型電子アセンブリ。前記第2の素子は、熱膨張係数が10ppm/°C未満である、請求項41に記載のアセンブリ。前記超小型電子素子は、複数の能動回路素子を含む、請求項41に記載のアセンブリ。前記第2の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも1つのボンドパッドを含む、請求項43に記載のアセンブリ。前記超小型電子素子はチップであり、前記第2の素子は、該チップの面積と実質的に同じ面積を有している、請求項41に記載のアセンブリ。各素子において、前記主面に沿って各金属素子と前記誘電体層の隣接部分との間にギャップが形成されており、該ギャップは、前記超小型電子素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動と、前記第2の素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項41に記載のアセンブリ。前記素子のうちの少なくとも1つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項41に記載のアセンブリ。請求項41に記載のアセンブリと、該アセンブリに電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項48に記載のシステム。詳細な説明本発明の一実施形態によれば、図1~図3は、主面102と、主面から離れている第2の面104と、を有する超小型電子素子100、例えば能動回路素子を具現化するデバイスウェハを示す。主面102において、誘電体層120及び少なくとも1つのボンドパッド110が露出している。誘電体層120は、主面102の上方でボンドパッド110に関するあらゆる寸法公差を吸収するように圧縮可能とすることができる材料からなることが好ましい。或る特定の実施形態では、図2により明確に示すように、主面102の上方のボンドパッド110のうちの少なくとも1つの高さは、主面102の上方の誘電体層120の高さとは異なる。超小型電子素子100を、複数の能動回路素子を有するウェハ若しくは半導体チップか、又は複数の半導体チップを含むウェハの一部とすることができる。別の例では、超小型電子素子100を、アレイで配置されかつ同時に処理するように合わせて保持される、複数の能動チップを備えた、再構成ウェハ又はパネルとすることができる。図3に、ダイシングレーン112において合わせて取り付けられた4つの半導体チップ111を含むウェハの一部をより明確に示す。ボンドパッド110を、例えば1つ又は複数の列で配置されることを含むアレイで配置することができる。例えば、ボンドパッド110を、各チップの周辺部125に沿ってダイシングレーンに隣接する列で配置することができる。或る特定の実施形態では、誘電体層120を、主面102の中心領域の上に重なるように周辺ボンドパッド内に配置することができる。図4~図6は、ボンドパッド110及び誘電体層120の上に重なる金属層130を有する超小型電子素子100を示す。金属層130を比較的薄くすることができる。図7~図9に示すように、リフロー可能な金属層150等の接合金属を、金属層130の上に重なるように堆積させることができる。金属層150は、リフロー可能である場合、錫、はんだ、インジウム、金又はそれらの任意の組合せを含むことができる。金属層150がリフロー可能金属である場合、下にある金属層130を、リフロー可能な金属によって濡れ性とすることができる。特定の例では、濡れ性金属層130としては、銅若しくは銅合金、アルミニウム若しくはアルミニウム合金又はそれらの組合せを挙げることができる。こうした1つ又は複数の層は、金属層130の基礎構造を形成することができる。こうした金属層130は、基礎構造の上に重なるニッケルの層を更に含むことができる。別の例では、金属層130は、こうしたニッケルの層と、ニッケル層の上に重なる金の層とを含むことができる。金属層150は、主面102の上に直接重ならなくてもよく、ギャップ140は、金属層150においてボンドパッド110と誘電体層120との間に存在することができる。ギャップ140は、ボンドパッド110及び誘電体層120の各隣接する対に存在することができる。各個々のボンドパッド110及び誘電体層を、主面102の上で分離することができる。図10及び図11は、超小型電子素子100が、別の素子200と組み立てられて、通常、ウェハレベルアセンブリ300、あるいは、別の能動チップ又は他の素子と結合され、かつ電気的に相互接続される1つ又は複数の能動チップを含む他のアセンブリ300、を形成する。素子200を、能動回路素子を有する超小型電子素子100と実質的に同様とすることができ、又は受動回路素子若しくは受動回路素子を有するウェハとすることができる。素子200は、通常、半導体材料から作製され、通常、能動回路素子、例えばトランジスタ、ダイオード等を具現化する半導体デバイスウェハである。しかしながら、特定の実施形態では、素子200を、受動半導体ウェハ又は本質的にブランクな半導体ウェハ、又はガラス若しくはセラミック材料、若しくはCTEが10ppm/°C未満である他の材料のベースを備えることができる他の素子とすることができる。素子200を、熱膨張係数が10ppm/°C未満である素子等、図4A及び図5Aに示すようなものとすることができる。素子200は、主面202と、主面202から離れている第2面204と、主面202において露出している誘電体層220とを有している。図10及び図11に示すもののような或る特定の実施形態では、素子200は、複数の能動回路素子を含む超小型電子素子とすることができ、少なくとも1つのボンドパッド210を備えることができる。薄い金属層230が、図5Aに示すように誘電体層220の上に重なり、図10に示すようにボンドパッド210の上にも重なる。リフロー可能な金属層250が、金属層230の上に重なるように堆積する。金属層230及び250を、超小型電子素子又はウェハ100の金属130、150に対して上述したようなものとすることができる。金属層250のボンドパッド210と誘電体層220との間に、又は受動素子の場合は、誘電体層220の隣接する部分の間に、ギャップ240が存在することができる。アセンブリ300を形成する際、素子100及び200が提供され、少なくとも素子100が能動超小型電子素子である。金属層150及び250が、それぞれの素子の上に堆積される。このステップを、種々の方法で行うことができる。例えば、金属を、任意のボンドパッド110、210及び/又は誘電体層120、220を覆って、実質的にそれぞれの素子100、200の主面102、104全体の上に堆積させることができる。そして、金属が主面102、104の上方の所定の高さまで延在するように、金属の一部を除去することができる。そして、ボンドパッド110、210と誘電体層120、220との間のギャップ140、240において、主面102、104の上に直接重なっている金属を除去することができる。さらに、それぞれの金属層150、250を堆積させる各ステップは、例えば銅又はアルミニウムを含むことができる金属を含む第1の段を堆積させることを含むことができる。接合する前に、図10に示すように、素子100のボンドパッド110が、素子200のボンドパッド210と並置される。合わせて、ボンドパッド110及び210は、誘電体層120、220の間のそれぞれの主面102、202の上に最終的に配置される、複数の電気的に絶縁された金属素子を含むことができる。誘電体材料の上方の金属層130、230又は絶縁された金属素子を、それぞれの素子100、200内の内部素子から電気的に絶縁することができ、又は代替的に、電源若しくはグラウンドに接続するために使用可能とすることができる。図11に示すように、その後、リフロー金属をそれらが合わせて溶融し溶解する温度まで加熱すること等により、金属層150が金属層250に接合され、素子100及び200は、互いに接合されてアセンブリ300を形成する。一実施形態では、金属層150、250の少なくとも一方が、約50°Cと300°Cとの間の温度まで加熱される。例えば、はんだ、錫、インジウム若しくは金、又はそれらの組合せの金属層の接合を、通常、300°C未満の温度で行うことができる。金属層150及び250のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含むことができ、接合するステップは、発熱性金属層の少なくとも一部を加熱してこうした層を熱的に活性化することを含むことができる。圧縮可能な誘電体層120、220のうちの少なくとも1つにより、あらゆる寸法公差が考慮されかつ吸収されることが好ましい。ギャップ140及び240を、それぞれのボンドパッド110及び210並びに誘電体層120及び220の上に重なる金属層150及び250の上面の共平面性の全変動の和を補償するのに十分な逃げ容積reliefvolumeを提供するのに十分大きくすることができる。図11に見ることができるように、接合された金属層150及び250の或る特定の部分は、領域152に見られるように、ギャップ140、240内に膨れ出ることができる。代替的に、こうした接合された金属層の一部は、領域154において示すように、ギャップ140、240に隣接する凹状面を有するように見えることができる。接合された金属層150及び250の一部が、156において見られるように、本質的に直線状かつ垂直な縁を有することも可能である。したがって、素子100及び200の接合は、素子100及び200に関連する任意の寸法の差異によりギャップ140、240内にあふれ出る可能性がある一方で電気的に接続することができる、リフロー可能な金属層150及び250によって支援される。アセンブリ300の変形では、金属層150及び250は、リフロー可能な金属の代りに銅を含むことができ、場合によっては、一方又は両方の金属層130、230を省略することができる。こうした層を接合することは、銅層が合わせて溶解するように素子100、200間に熱及び圧力を加えることを含む。金の層を金属層150及び250のうちの少なくとも一方の上に重ねることができ、それらを、金属層150、250間の接合接触面において金が銅内に拡散する温度まで加熱することができる。別の実施形態では、金属層150、250を堆積させるステップは、卑金属及び卑金属の上に重なる金の層を堆積させることを含む。そして、金属層150、250が合わせて溶解するまで、素子に熱及び圧力が加えられる。一実施形態では、素子100及び200を合わせて結合した後、アセンブリ300を、ダイシングレーン1つのこうしたダイシングレーンを線301によって示すに沿って、個々の超小型電子アセンブリ又はユニットに切断することができる。通常、各ユニットは、能動チップ、すなわち能動回路素子を具現化するチップと、別の能動チップを含む場合も含まない場合もある素子200の対応する部分とを備えている。アセンブリ300を、図12に示すように、素子100及び200の少なくとも一方が、ボンドパッドに電気的に接続されかつこうした素子の厚さを通して延在する貫通ビア302を備えるように、更に構成することができる。例えば、貫通ビア302は、素子100を通して延在し、素子100に、ボンドパッド110に電気的に接続される導電性素子を提供する。同様に、導電性貫通ビア302は、素子200を通して延在し、導電性貫通ビア302をボンドパッド210に電気的に接続することができる。図13に示すように、導電性貫通ビア303が、素子100及び200の両方を通って延在し、導電性貫通ビア303を、素子100のボンドパッド110及び素子200のボンドパッド210に電気的に接続することができる。導電性貫通ビアを作製するさまざまな方法が存在し、それらを、例えば、米国仮特許出願第61/419,033号及び同第61/419,037号、米国特許出願公開第2008/0246136号、又は米国特許出願第12/842,717号及び同第12/842,651号に記載されているもののようなものとすることができ、それらの開示内容は参照することにより本明細書の一部をなすものとする。或る特定の実施形態では、素子100及び200を接合する前には、金属層150、250の一方のみが存在する。この構成を図14に示し、そこでは、素子1100は、金属層1130の上に重なる金属層1150を含み、素子1200は、その最上層として金属層1230のみを含み、その上には他の金属層は重なっていない。図15に示す別の実施形態では、素子2200を、ボンドパッドが露出していない、インターポーザ、カバーウェハ、又はブランクウェハとすることができる。素子2100、2200は各々、それぞれ誘電体層2120、2220と、それぞれ誘電体層2120、2220の上に重なる金属層2130、2230とを備えている。素子2100の主面2102の上に重なるボンドパッド2110は、素子2200の主面2202の露出部分に隣接している。ボンドパッド2110の上には重ならず誘電体層2120、2220の上にのみ重なることができる金属層2130、2230を、接合されたリフロー可能な金属層2150、2250を介して電気的に相互接続することができる。上述した処理により、それぞれのウェハ又は素子の上の金属層130図11又は金属層2130図15を、互いから、かつそれらが設けられているウェハ又は素子から、ウェハ又は素子を結合する前及び後の両方において電気的に絶縁することができる。代替的に、ウェハ又は素子の上の金属層130又は230の幾つか又は全てを、電源又はグラウンドに接続するために使用可能とすることができる。例えば、ウェハ上の金属層130又は230は、こうしたウェハのチップに対してグラウンド接続を提供する同じウェハのグラウンドボンドパッドの上に延在するか又はそれに電気的に接続することができる。更に別の例では、ウェハ上の金属層130又は230は、こうしたウェハのチップに電源接続を提供する同じウェハの電源ボンドパッドの上に延在するか又はそれに電気的に接続することができる。更に別の例では、各超小型電子アセンブリの金属層130、230の幾つかの部分は、グラウンドボンドパッド上に延在するか又はそれに電気的に接続することができ、各超小型電子アセンブリの金属層130、230の他の部分は、電源ボンドパッドの上に延在するか又はそれに電気的に接続することができる。これらの場合、両ウェハの各チップの金属層、例えば金属層130、230と、各アセンブリにおけるそれらの間のリフロー可能な金属150図11とは、チップが組み込まれている超小型電子アセンブリのグラウンド端子に又は電源端子に接続するために利用することができる。上述した実施形態のうちの1つ又は複数による上記で説明した処理により、本明細書に提供する技法は、概して、結合接触面における非平面性を補償することができる。一例では、結合又はリフロー可能な金属層150、250は、それぞれのウェハの金属層130、230及びボンドパッド110、210の上に1ミクロンμmの厚さを有することができる。こうした実施形態では、金属層150例えば図11の公称接合厚さは2ミクロンμmである。本明細書に提供する技法は、0.5ミクロンμmを超える程度までウェハの寸法全体を横切る結合接触面の平面性の全変動を補償することができる。別の例では、接合又はリフロー可能な金属層150、250が適切な厚さを有する場合、本明細書における技法は、3ミクロンμm等の更に大きい非平面性を補償することができる。上述した構造体は、並外れた3次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、iプロセッサ及びプロセッサとともに使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の異なるタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム900は、他の電子コンポーネント908及び910とともに上述したような構造体906を含む。説明した例では、コンポーネント908は半導体チップであり、コンポーネント910が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図16には2つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体906を、例えば、上記で論考したような複合チップ又は複数のチップを組み込んだ構造体とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体906並びにコンポーネント908及び910は、破線で概略的に示す共通ハウジング901内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル902を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体904を含み、それらのうちの1つのみを図16に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング901は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面910は、ハウジングの表面において露出している。構造体908が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ911又は他の光学デバイスもまた提供することができる。この場合もまた、図16に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、実施形態の上述した説明は、本発明を限定するものではなく、説明するものとみなされるべきである。本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることを理解されたい。"