命令を実行する複数の命令実行手段と、前記複数の命令実行手段に所望の電圧の電力を供給可能な複数の電力供給手段と、前記複数の電力供給手段のそれぞれが、前記複数の命令実行手段のいずれに電力を供給するかを切り替え可能な電源接続切り替え手段と、前記複数の命令実行手段が実行する命令の重要度に応じて、前記複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように前記電源接続切り替え手段を制御する制御手段と、を備えるマルチプロセッサ装置。請求項1に記載のマルチプロセッサ装置であって、前記冗長度は、前記複数の命令実行手段のうち少なくとも一部と前記複数の電力供給手段のうち少なくとも一部が並列接続されたグループにおける、命令実行手段及び電力供給手段の個数に基づいて決定される指標値である、マルチプロセッサ装置。請求項1又は2に記載のマルチプロセッサ装置であって、前記複数の命令実行手段が実行する命令の重要度は、前記複数の命令実行手段から前記制御手段に通知される、マルチプロセッサ装置。請求項1ないし3のいずれか1項に記載のマルチプロセッサ装置であって、前記複数の電力供給手段のそれぞれにおける故障の発生を検出する故障検出手段を備え、前記制御手段は、前記故障検出手段により前記複数の電力供給手段のいずれかに故障が発生したことが検出されたときに、少なくとも該故障が発生した電力供給手段に接続された命令実行手段への電力供給が維持されるように、前記電源接続切り替え手段及び/又は前記電力供給手段を制御する手段である、マルチプロセッサ装置。請求項1ないし4のいずれか1項に記載のマルチプロセッサ装置であって、異なる周波数のクロック信号を生成して異なる出力端子から出力可能なクロック生成手段と、前記複数の電力供給手段のそれぞれが、前記クロック生成手段のいずれの出力端子に接続されるかを切り替え可能なクロック切り替え手段と、を備えるマルチプロセッサ装置。しかしながら、上記従来の無停電電源システムでは、各コンポーネントに定められた電源冗長度を変更する必要性について考慮がなされておらず、電源冗長度が過剰となったり、不足したりするという状態に対応することができない場合がある。本発明はこのような課題を解決するためのものであり、複数の命令実行手段における電源冗長性を適切に変更可能なマルチプロセッサ装置を提供することを、主たる目的とする。上記目的を達成するための本発明の一態様は、命令を実行する複数の命令実行手段と、前記複数の命令実行手段に所望の電圧の電力を供給可能な複数の電力供給手段と、前記複数の電力供給手段のそれぞれが、前記複数の命令実行手段のいずれに電力を供給するかを切り替え可能な電源接続切り替え手段と、前記複数の命令実行手段が実行する命令の重要度に応じて、前記複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように前記電源接続切り替え手段を制御する制御手段と、を備えるマルチプロセッサ装置である。この本発明の一態様によれば、複数の命令実行手段が実行する命令の重要度に応じて、複数の命令実行手段に割り当てられる電力供給手段の冗長度が決定されるように電源接続切り替え手段を制御するため、複数の命令実行手段における電源冗長性を適切に変更することができる。本発明の一態様において、前記冗長度は、前記複数の命令実行手段のうち少なくとも一部と前記複数の電力供給手段のうち少なくとも一部が並列接続されたグループにおける、命令実行手段及び電力供給手段の個数に基づいて決定される指標値であるものとしてもよい。また、本発明の一態様において、前記複数の命令実行手段が実行する命令の重要度は、例えば、前記複数の命令実行手段から前記制御手段に通知される。また、本発明の一態様において、前記複数の電力供給手段のそれぞれにおける故障の発生を検出する故障検出手段を備え、前記制御手段は、前記故障検出手段により前記複数の電力供給手段のいずれかに故障が発生したことが検出されたときに、少なくとも該故障が発生した電力供給手段に接続された命令実行手段への電力供給が維持されるように、前記電源接続切り替え手段及び/又は前記電力供給手段を制御する手段であるものとしてもよい。また、本発明の一態様において、異なる周波数のクロック信号を生成して異なる出力端子から出力可能なクロック生成手段と、前記複数の電力供給手段のそれぞれが、前記クロック生成手段のいずれの出力端子に接続されるかを切り替え可能なクロック切り替え手段と、を備えるものとしてもよい。ここで、クロック切り替え手段は、電源接続切り替え手段と別体であってもよいし、同体であってもよい。本発明によれば、複数の命令実行手段における電源冗長性を適切に変更可能なマルチプロセッサ装置を提供することができる。以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。以下、図面を参照し、本発明の一実施例に係るマルチプロセッサ装置について説明する。本発明のマルチプロセッサ装置は、例えば同一チップ上に複数のプロセッサコアを封入したマルチコアプロセッサに適用可能であるが、これに限らず、CPUCentralProcessingUnit、ROMReadOnlyMemory、RAMRandomAccessMemory等からなるコンピュータ単位を複数個備える装置にも適用可能である。[構成、及び基本機能]図1は、本発明の一実施例に係るマルチプロセッサ装置1のシステム構成例である。マルチプロセッサ装置は、主要な構成として、PEProcessorElement101~10Nと、PSPowerSupply201~20Mと、FDFaultDetection251~25Mと、クロック発生回路30と、SWMXSwitchMatrix40と、制御装置50と、BUS制御部60と、ROM70、RAM72、周辺回路74と、を備える。PE101~10Nは、例えば上記マルチコアプロセッサにおけるプロセッサコアであり、ROM等のプログラムメモリに格納された命令を実行する命令実行手段の一例である。各PEは、ROM70その他のプログラムメモリに格納された命令をフェッチする命令フェッチユニット、フェッチされた命令をデコード復号する命令デコーダ、演算処理を行うALUArithmeticLogicUnitやFPGAFieldProgrammableGateArray、SIMD演算器、LSULoadStoreUnit、汎用レジスタ等のハードウエアを備えている。各PEにより実行される命令は、例えば、ある程度の機能的まとまりを有するタスク或いはプロセスという単位で認識される。タスクには、処理の重要性に応じた重要度が予め設定されている。なお、タスクの重要度は、タスクに含まれる命令群の重要度と換言できる。タスクの重要度は、ROM70やRAM72、或いはレジスタやキャッシュメモリ等に格納されたタスクグループテーブル76を参照することにより、各PEが認識することができる。なお、タスクを識別するためのデータは、当該タスクを構成する命令群の一部ヘッダ等に埋め込まれているものとしてもよいし、図示しないOSオペレーティングシステムによって認識され、PEに通知されてもよい。各PEは、係る構成によって、自己が実行しているタスクの重要度を他の構成要素に対して出力することができる。また、タスクグループテーブル76には、タスクの重要度の他、望ましい処理速度より具体的には、望ましいクロック周波数が、タスクに対応して規定されていてもよい。タスクグループテーブル76の具体的内容等については後述する。PS201~20Mは、例えば出力電圧可変型の電源回路である。各PEは、自己が割り当てられた一又は複数のPEが要求する電圧を生成し、当該PEに電力を供給する。なお、各PSは、PEが割り当てられず休止状態となる期間があっても構わない。以下、必要に応じて、PSを単に電源と称する。FD251~25Mは、各PSに取り付けられた電源故障検出回路である。各FDは、取り付けられたPSの故障検出を行い、制御装置50に出力する。図2は、PS及びFDの回路構成例である。本図においては、各PSをPS20と、各FDをFD25と、それぞれ表記する。PS20は、バッテリー電圧VBATがコレクタに接続されたPNP型トランジスタ21の他、図示しない可変抵抗等を備える。当該PNP型トランジスタ21のベースに印加される電圧は、制御装置50によって制御される。また、FD25は、PS20の出力電圧を測定して制御装置50に出力するための抵抗26や故障検出部27を備える。クロック発生回路30は、基準クロック生成回路や分周器等を備え、複数種類の周波数を有するクロック信号を、例えば周波数毎に設けられた出力端子から出力する。SWMX40は、複数のスイッチ構造を有しており、PE101~10Nと、PS201~20M及びクロック発生回路30の出力端子との接続関係を切り替える。すなわち、SWMX40は、PS201~20Mのそれぞれが、PE101~10Nのいずれに電力を供給するか、及び、PE101~10Nがいずれの周波数のクロック信号を取得するかを切り替える。図3は、制御装置50の内部構成例である。制御装置50は、プロセッサバス80とのインターフェースとなるバスインターフェースI/F51と、記憶部52と、マトリクスドライバ53と、マイコンCPU54と、を備える。なお、いずれかのPEが制御装置50として機能する構成であっても構わない。バスインターフェース51は、各PEからプロセッサバス80を介して、電源電圧設定、クロック周波数、タスク優先度等の各種情報を取得し、マイコン54に出力する。記憶部52は、例えばレジスタやフラッシュメモリであり、その時点における電源構成を表現した電源構成情報がマイコン54により書き込まれる。図4は、記憶部52に書き込まれた電源構成情報の一例である。また、図4に示す電源構成情報の元となるPEとPSの接続関係を、図5に示す。これらの図に示すように、本実施例では、一以上のPEと一以上のPSが並行に接続されたPEとPSのグループが、電源グループとして認識され、記憶部52に格納されている。マトリクスドライバ53は、マイコン54からの指示信号に応じて、SWMX40の切り替え制御を実行する。マイコン54は、各PEから入力された電源電圧設定やタスク優先度に応じて電源構成を決定してマトリクスドライバ53に指示する。また、各PEから入力されたクロック周波数が当該PEに供給されるようにマトリクスドライバ53に指示する。なお、クロック周波数の切り替えタイミングにおいては、クロック発生回路30に指示してクロック信号を一時停止させ、各PEに供給されるクロック信号にノイズが発生しないように制御する。[優先度に基づく制御]電源冗長性について以下、制御装置50のマイコン54により実行されるタスクの優先度に基づく電源構成変更制御について説明する。まず、電源冗長性の確保について説明する。図6~8は、電源の冗長性確保を説明するための説明図である。図6に示すように、電源1個が、駆動可能なPE個数を駆動している場合冗長接続が無い場合、電源が故障すると、当該電源グループに属するPEが動作不能となる。一方、図7に示すように、電源2個が、電源1個が駆動可能なPE個数を駆動している場合電源2並列の場合、1個の電源が故障しても、当該電源グループに属するPEは、残りの電源から電力供給されるため、動作を継続することができる。また、図8に示すように、電源3個が、電源2個が駆動可能なPE個数を駆動している場合電源3並列の場合、1個の電源が故障しても、当該電源グループに属するPEは、残りの電源から電力供給されるため、動作を継続することができる。次に、タスクの優先度の認識について説明する。図9は、前述したように、ROM70やRAM72等に格納されたタスクグループテーブル76の一例である。図示するように、タスクグループテーブル76は、複数のタスクを含むタスクグループ毎に、重要度、及び処理速度要求を規定している。これらのうち重要度は、電源冗長性を決定するために用いられ、処理速度要求は、クロック周波数を決定するのに用いられる。冗長度について図10は、本発明における冗長度の概念を模式的に示す図である。冗長度とは、電源冗長性を示す指標値であり、例えば次式1によって表現される。冗長度={1-故障してもPEが動作継続可能な電源の個数/グループ内の電源の個数}1...1従って、電源3個が、電源2個が駆動可能なPE個数を駆動している場合、冗長度は1.5である。また、電源2個が、電源1個が駆動可能なPE個数を駆動している場合、冗長度は2である。また、電源1個が、電源1個が駆動可能なPE個数を駆動している場合、冗長度は1である。ここで、故障してもPEが動作継続可能な電源の個数とは、グループ内の電源の個数から、必要最低限の電源の個数を差し引いたものとなる。必要最低限の電源の個数は、例えば次式2に示す範囲で予め決定されてROM70やRAM72に格納されており、予め制御装置50により参照可能となっている。式中、kは電源が何個のPEを駆動可能か、を示す係数であり、電源の出力電圧に応じて変化する値である。必要最低限の電源の個数=グループ内のPEの個数/k~2×グループ内のPEの個数/k...2図10に示すように、また、上式1から明らかなように、電源2個がPE2個に電力供給している電源グループ1が最も電源冗長性が高く冗長度=2、電源3個がPE4個に電力供給している電源グループ2が次いで電源冗長性が高く冗長度=1.5、電源1個がPE2個に電力供給している電源グループ3の電源冗長性が最も低い冗長度=1。冗長度等に基づく切り替え制御について以下、制御装置50が冗長度等に基づいてPEと電源の接続関係を切り替える場面について説明する。図11は、ある状態初期状態におけるPEと電源の接続関係、及び状態を示す図である。この状態において、PE101とPE102は処理速度=高、タスク重要度=高で動作しており、PE103とPE104は処理速度=低、タスク重要度=低で動作している。そして、PE101とPE102には電源201と202が並列接続されており、PE103とPE104には電源203のみが接続されている。1図11に示す状態から、PE101とPE102が処理速度=低、タスク重要度=低で動作し、PE103とPE104が処理速度=中、タスク重要度=中に切り替わった場合を考える。図12Aは、電源構成を変更しない場合のPEと電源接続関係、及び状態を示す図である。この場合、電源冗長性を余り必要としないPE101及び102に2並列で電源が接続されているため、電力供給が過剰となるだけでなく、PE103とPE104に供給される電力が不足することになる。また、比較的高い電源冗長性を要求するPE103とPE104の冗長度は低いままである。これに対し、図12Bは、本実施例の制御装置50がPEと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、タスク重要度が高まったPE103とPE104が同じ電源グループに統合され、これらに対して2並列で電源が接続されて冗長性が高くなっている。このため、タスク重要度の比較的高いPSの電源冗長性が高まることになり、装置の安全性を高めることができる。また、タスク重要度が比較的低いPE101及び102に過剰な電力を供給することがないため、装置全体の電力消費を抑制することができる。2次に、図11に示す状態から、PE101とPE102が処理速度=高、タスク重要度=高で動作し、PE103とPE104が処理速度=中、タスク重要度=中に切り替わった場合を考える。図13Aは、電源構成を変更しない場合のPEと電源接続関係、及び状態を示す図である。この場合、PE103とPE104に供給される電力が不足することになる。これに対し、図13Bは、本実施例の制御装置50がPEと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、制御装置50が指示してPS203の出力電圧を中に変更しているため、PE103とPE104に供給される電力は不足しない。3次に、図11に示す状態から、PE101が処理速度=高、タスク重要度=低で動作し、PE102、PE103、PE104が処理速度=低、タスク重要度=低で動作する状態に切り替わった場合を考える。図14Aは、電源構成を変更しない場合のPEと電源接続関係、及び状態を示す図である。この場合、PE101とPE102に供給される電力が過剰となり、無駄な電力消費がなされることになる。これに対し、図14Bは、本実施例の制御装置50がPEと電源の接続関係や状態を切り替えた様子を示す図である。図示するように、PE101とPE102を別の電源グループにして電源冗長性を低下させると共に、PE102に電力供給するPS202の出力電圧を低に変更しているため、装置全体の電力消費を抑制することができる。[電源故障時の制御]また、制御装置50のマイコン54は、FD251~25Mのうちいずれかから故障検出信号が入力されると、マトリクスドライバ53に指示して、故障したPSをPEから切り離すように制御する。そして、記憶部52に記憶された、電源グループ、PS、PEの対応関係を考慮し、故障したPSの属する電源グループが冗長構成となっていない場合、故障したPSが駆動していたPEに対して電源故障を通知するための割り込み信号を送出する。また、内部の電源故障通知レジスタに電源故障情報を設定し、故障したPSに関する情報を各PEから参照可能とする。図15は、電源故障時におけるマルチプロセッサ装置1の各構成要素の処理の流れを示すフローチャートである。まず、いずれかの電源故障検出回路FDが電源PSの故障を検出するまで待機するS100。いずれかの電源故障検出回路が電源の故障を検出すると、当該電源故障検出回路FDは電源故障を制御装置50に通知するS102。制御装置50は、SWMX40の該当箇所をオープンに変更することにより、故障した電源をPEから切り離すS104。次に、制御装置50は、故障した電源の属する電源グループが冗長接続になっているか否かを判定するS106。冗長接続になっている場合は、当該電源グループの故障していない電源のみで、冗長度を回復可能かどうかを判定するS108。冗長度を回復可能である場合、制御装置50は、電源に指示して出力電圧を上昇させ、冗長度を回復するS110。冗長度を回復可能でない場合、制御装置50は、SWMX40に指示して電源を追加する等の制御を行うS112。一方、故障した電源の属する電源グループが冗長接続になっていない場合は、当該電源グループに属するPEに電源故障を通知するための割り込み信号を送出するS114。割り込み信号を受信したPEは、実行中断処理を開始するS116。次に、制御装置50は、故障していない電源に当該PEを接続できるかどうかを判定するS118。故障していない電源に当該PEを接続できる場合は、SWMX40に指示して故障していない電源にPEを接続し、当該PEに電源回復を通知するための割り込み信号を送出するS120。以上説明した本実施例のマルチプロセッサ装置1によれば、タスクの優先度に基づいて電源冗長性を動的に変更するため、複数のPEにおける電源冗長性を適切に変更することができる。また、複数の電源のうちいずれかに故障が発生した場合に、他の電源を用いてPEに対する電力供給を維持することができる。また、タスクの優先度や処理速度が低下したPEに対する電力供給を低下させることにより、装置全体の電力消費を抑制することができる。以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。