基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第1のゲート電極及び第2のゲート電極と、を有し、前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。前記第1のゲート電極と前記第2のゲート電極とが互いに接続されていることを特徴とする請求項1に記載の化合物半導体装置。前記第1のゲート電極は、前記第2のゲート電極よりも前記ソース電極側に位置していることを特徴とする請求項1又は2に記載の化合物半導体装置。前記電子供給層上方に形成された絶縁膜を有し、前記第1のゲート電極及び前記第2のゲート電極が前記絶縁膜上方に形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。基板上方に電子走行層を形成する工程と、前記電子走行層上方に電子供給層を形成する工程と、前記電子供給層上方に、第1のゲート電極、第2のゲート電極、ソース電極、及びドレイン電極を形成する工程と、を有し、前記第1のゲート電極及び前記第2のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。前記第1のゲート電極と前記第2のゲート電極とが互いに接続する工程を有することを特徴とする請求項5に記載の化合物半導体装置の製造方法。本発明の目的は、ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第1のゲート電極及び第2のゲート電極と、が設けられている。前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低い。化合物半導体装置の製造方法では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成し、前記電子供給層上方に、第1のゲート電極、第2のゲート電極、ソース電極、及びドレイン電極を形成する。前記第1のゲート電極及び前記第2のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置する。前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低い。上記の化合物半導体装置等によれば、互いに仕事関数が異なる第1のゲート電極及び第2のゲート電極の作用により、ピンチオフ特性を維持しながら動作効率を向上することができる。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す図である。第1の実施形態では、図1に示すように、基板11上方に電子走行層12が形成され、電子走行層12上方に電子供給層13が形成され、電子供給層13上方に絶縁膜14が形成されている。また、電子供給層13上方にソース電極15s及びドレイン電極15dが形成され、絶縁膜14上方に、ソース電極15s及びドレイン電極15dに挟まれるようにして、低仕事関数WFゲート電極15g-1及び高仕事関数WFゲート電極15g-2が形成されている。低WFゲート電極15g-1の仕事関数φm1は高WFゲート電極15g-2の仕事関数φm2よりも低く、低WFゲート電極15g-1は高WFゲート電極15g-2よりもソース電極15s側に位置している。図2は、オフ状態における伝導帯を示すバンド図であり、図3は、オン状態における伝導帯を示すバンド図である。図2a及び図3aは、低WFゲート電極15g-1から電子走行層12までの厚さ方向の伝導帯を示し、図2b及び図3bは、高WFゲート電極15g-2から電子走行層12までの厚さ方向の伝導帯を示す。オフ状態では、図2に示すように、低WFゲート電極15g-1の下方に2次元電子ガス2DEGが存在するが、低WFゲート電極15g-1及び高WFゲート電極15g-2の下方に空乏層が形成される。つまり、幅が広い空乏層が形成される。また、高WFゲート電極15g-2の下方の空乏層は深いものとなる。従って、良好なピンチオフ特性を得ることができる。一方、オン状態では、図3に示すように、低WFゲート電極15g-1の下方のバンドが押し下げられるため、高い最大電流量Imax及び相互コンダクタンスgmを得ることができる。これは、低WFゲート電極15g-1の仕事関数φm1が高WFゲート電極15g-2の仕事関数φm2よりも低く、高WFゲート電極15g-2のオン電圧よりも低い電圧で低WFゲート電極15g-1の下方にチャネルが深く形成されるためである。このように、第1の実施形態によれば、ピンチオフ特性を維持しながら、最大電流量Imax及び相互コンダクタンスgmを向上させて動作効率を向上することができる。なお、低WFゲート電極15g-1及び高WFゲート電極15g-2には、互いに同一の電圧が印加されてもよく、互いに異なる電圧が印加されてもよい。互いに異なる電圧が印加される場合、高WFゲート電極15g-2に低WFゲート電極15g-1よりも高い電圧を印加することが好ましい。また、低WFゲート電極15g-1が高WFゲート電極15g-2よりもドレイン電極15d側に位置してもよいが、ソース抵抗を低減して高い相互コンダクタンスgmを得るためには、低WFゲート電極15g-1はソース電極15s側に位置していることが好ましい。第2の実施形態次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す図である。第2の実施形態では、図4aに示すように、基板21上に核形成層26が形成されている。例えば、基板21はSiC基板であり、核形成層26はAlN層である。核形成層26上に電子走行層22が形成されている。電子走行層22は、例えば、厚さが1μm~4μm程度例えば3μmのノンドープのi-GaN層である。電子走行層22上にスペーサ層26及び電子供給層23が形成されている。スペーサ層26は、例えば厚さが1nm~30nm程度例えば3nmのノンドープのi-AlGaN層であり、電子供給層23は、例えば厚さが3nm~30nm程度例えば20nmのn型のn-AlGaN層である。これらi-AlGaN層及びn-AlGaN層のAl組成は0.1~0.5程度例えば0.25である。n-AlGaN層には、Siが1×1018cm3~1×1020cm3程度例えば2×1018cm3ドーピングされている。電子供給層23上に保護層28が形成されている。保護層28は、例えば厚さが2nm~20nm程度例えば10nmのn型のn-GaN層である。n-GaN層には、Siが1×1018cm3~1×1020cm3程度例えば2×1018cm3ドーピングされている。保護層28及び電子供給層23に、電子供給層23の深さ方向の途中まで達するリセス29-1及び29-2が形成されている。リセス29-1及び29-2の内面を被覆する絶縁膜24が保護層28上に形成されている。絶縁膜24は、例えば厚さが30nm程度のAl2O3膜である。絶縁膜24及び保護層28に、リセス29-1及び29-2を間に挟むようにして凹部29s及び29dが形成されている。凹部29sはリセス29-1側に位置し、凹部29dはリセス29-2側に位置している。そして、凹部29s内にソース電極25sが形成され、凹部29d内にドレイン電極25dが形成されている。ソース電極25s及びドレイン電極25dは、例えば、Ta膜、及びその上のAl膜の積層体を含む。また、絶縁膜24上に、リセス29-1に入り込む低WFゲート電極25g-1、及びリセス29-2に入り込む高WFゲート電極25g-2が形成されている。低WFゲート電極25g-1は、例えば、Ta膜、及びその上のAl膜の積層体を含み、高WFゲート電極25g-2は、例えば、Pt膜、及びその上のAu膜の積層体を含む。Taの仕事関数は4.25eVであり、Alの仕事関数は4.28eVである。また、Ptの仕事関数は5.65eVであり、Auの仕事関数は5.1eVである。従って、低WFゲート電極25g-1の仕事関数が高WFゲート電極25g-2の仕事関数よりも低い。このように構成された第2の実施形態では、低WFゲート電極25g-1と高WFゲート電極25g-2との関係が、第1の実施形態の低WFゲート電極15g-1と高WFゲート電極15g-2との関係と同様であるため、第1の実施形態と同様の機構により、ピンチオフ特性を維持しながら、最大電流量Imax及び相互コンダクタンスgmを向上させて動作効率を向上することができる。また、低WFゲート電極25g-1及び高WFゲート電極25g-2にゲートリセス構造が採用されているため、より良好なピンチオフ特性を得ることができる。次に、第2の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図5A~図5Bは、第2の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図5Aaに示すように、基板21上に核形成層26、電子走行層22、電子供給層23、スペーサ層26、電子供給層23、及び保護層28を形成する。核形成層26、電子走行層22、電子供給層23、スペーサ層26、電子供給層23、及び保護層28の形成は、例えば有機金属気相成長MOVPE法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウムAlの原料、ガリウムGaの原料としては、例えば、夫々トリメチルアルミニウムTMA、トリメチルガリウムTMGを使用することができる。また、窒素Nの原料として、例えばアンモニアNH3を使用することができる。また、n-AlGaN層及びn-GaN層に不純物として含まれるシリコンSiの原料としては、例えばシランSiH4を使用することができる。保護層28の形成後には、図5Abに示すように、電子供給層23の深さ方向の途中まで達するリセス29-1及び29-2を保護層28及び電子供給層23に形成する。リセス29-1及び29-2の形成では、先ず、保護層28上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、リセス29-1を形成する予定の領域及びリセス29-2を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたドライエッチングによりリセス29-1及び29-2を形成する。そして、レジストパターンを除去する。ドライエッチングでは、例えばCl2系ガスを用いればよい。リセス29-1及び29-2の形成後には、図5Bcに示すように、リセス29-1及び29-2の内面を被覆する絶縁膜24を保護層28上に形成する。絶縁膜24としてAl2O3膜を形成する場合、例えば、原子層堆積ALD:atomiclayerdeposition装置内にTMAガス及びO3ガスを交互に供給すればよい。次いで、図5Bdに示すように、リセス29-2に入り込む高WFゲート電極25g-2を絶縁膜24上に形成する。高WFゲート電極25g-2は、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜24上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、高WFゲート電極25g-2を形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてPt及びAuの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したPt及びAuをレジストパターンごと除去する。高WFゲート電極25g-2の形成後には、図5Beに示すように、リセス29-1及び29-2を間に挟むようにして、絶縁膜24及び保護層28に凹部29s及び29dを形成する。凹部29s及び29dの形成では、先ず、絶縁膜24及び高WFゲート電極25g-2上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、凹部29sを形成する予定の領域及び凹部29dを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンをエッチングマスクとして用いたエッチングにより凹部29s及び29dを形成する。例えば、絶縁膜24のエッチングとしてはKOH液を用いたウェットエッチングを行えばよく、保護層28のエッチングとしてはCl2系ガスを用いたドライエッチングを行えばよい。凹部29s及び29dの形成後には、図5Bfに示すように、リセス29-1に入り込む低WFゲート電極25g-1を形成し、凹部29s内にソース電極25sを形成し、凹部29d内にドレイン電極25dを形成する。低WFゲート電極25g-1、ソース電極25s、及びドレイン電極25dは、例えばリフトオフ法により形成することができる。この場合、先ず、絶縁膜24及び高WFゲート電極25g-2上にフォトレジスト剤を塗布し、フォトレジスト剤への紫外線の照射及び現像を行って、低WFゲート電極25g-1を形成する予定の領域、ソース電極25sを形成する予定の領域、及びドレイン電極25dを形成する予定の領域に開口部を有するレジストパターンを形成する。次いで、レジストパターンを成膜マスクとして用いてTa及びAlの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したTa及びAlをレジストパターンごと除去する。そして、窒素雰囲気中で400°C~1000°C例えば600°Cで熱処理を行い、ソース電極25s及びドレイン電極25dのオーミック特性を確立する。なお、ソース電極25s及びドレイン電極25dの形成前にイオンの注入及び活性化を行っておくことによってオーミック特性を確立してもよい。このようにして、図4に示す構造のGaN系HEMTを得ることができる。なお、低WFゲート電極25g-1、ソース電極25s、及びドレイン電極25dを、高WFゲート電極25g-2より先に形成してもよい。この方法を図6に示す。この方法では、絶縁膜24を形成した後図5Bc、図6aに示すように、凹部29s及び29dを形成する。次いで、例えばリフトオフ法により、図6bに示すように、低WFゲート電極25g-1、ソース電極25s、及びドレイン電極25dを形成する。そして、ソース電極25s及びドレイン電極25dのオーミック特性を確立する。その後、図6cに示すように、高WFゲート電極25g-2を形成する。第2の実施形態の低WFゲート電極25g-1及び高WFゲート電極25g-2が互いに接続されていてもよい。この場合の構造は、例えば、図7に示すようなものとなる。すなわち、低WFゲート電極25g-1、高WFゲート電極25g-2、ソース電極25s、及びドレイン電極25dを覆う絶縁膜30aが形成され、これに低WFゲート電極25g-1に達する孔及び高WFゲート電極25g-2に達する孔が形成させている。そして、これら孔を介して低WFゲート電極25g-1及び高WFゲート電極25g-2を互いに接続する配線31が形成されている。更に、配線31を覆う絶縁膜30bが絶縁膜30a上に形成されている。第1の実施形態に同様の配線が設けられていてもよい。また、図8に示すように、第2の実施形態において、凹部29s及び29dを保護層28には形成せずに絶縁膜24のみに形成してもよい。また、凹部29s及び29dを保護層28にも形成する場合でも、保護層28の一部を残してもよく、電子供給層23の一部を除去してもよい。つまり、凹部29s及び29dの深さが絶縁膜24及び保護層28の総厚さと一致している必要はない。第3の実施形態次に、第3の実施形態について説明する。図9は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す図である。第3の実施形態では、保護層28及び絶縁膜24にリセス29-1が形成されておらず、ゲートリセス構造の低WFゲート電極25g-1に代えて、底面が平坦な低WFゲート電極35g-1が絶縁膜24上に形成されている。他の構成は第2の実施形態と同様である。このように構成された第3の実施形態では、第2の実施形態と比較して、ピンチオフ特性が若干低くなるものの、最大電流量Imax及び相互コンダクタンスgmをより向上させることができる。次に、第3の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図10は、第3の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、第2の実施形態と同様に、保護層28の形成までの処理を行う図5Aa。次いで、図10aに示すように、リセス29-2を形成する。その後、図10bに示すように、絶縁膜24を保護層28上に形成する。続いて、図10cに示すように、高WFゲート電極25g-2を絶縁膜24上に形成する。次いで、図10dに示すように、凹部29s及び29dを形成し、低WFゲート電極25g-1、ソース電極25s、及びドレイン電極25dを形成する。そして、ソース電極25s及びドレイン電極25dのオーミック特性を確立する。このようにして、図9に示す構造のGaN系HEMTを得ることができる。第4の実施形態次に、第4の実施形態について説明する。図11は、第4の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す図である。第4の実施形態では、高WFゲート電極25g-2に代えて、高WFゲート電極45g-2が低WFゲート電極25g-1に乗り上げるようにして絶縁膜24上に形成されている。他の構成は第2の実施形態と同様である。このように構成された第4の実施形態では、容易に低WFゲート電極25g-1及び高WFゲート電極45g-2に同電位の信号を印加することができる。つまり、配線31を形成せずとも低WFゲート電極25g-1及び高WFゲート電極45g-2に同電位の信号を印加することができる。次に、第4の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図12は、第4の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、第2の実施形態と同様に、絶縁膜24の形成までの処理を行う図5Bc。次いで、図12aに示すように、凹部29s及び29dを形成する。その後、図12bに示すように、低WFゲート電極25g-1、ソース電極25s、及びドレイン電極25dを形成する。そして、ソース電極25s及びドレイン電極25dのオーミック特性を確立する。続いて、図12cに示すように、低WFゲート電極25g-1に乗り上げるようにして、高WFゲート電極45g-2を絶縁膜24上に形成する。高WFゲート電極45g-2は、例えばリフトオフ法により形成することができる。このようにして、図11に示す構造のGaN系HEMTを得ることができる。なお、図13に示すように、低WFゲート電極25g-1に代えて、低WFゲート電極45g-1が高WFゲート電極25g-2に乗り上げるようにして絶縁膜24上に形成されていてもよい。図14に、このような構造のGaN系HEMTを製造する方法を工程順に示す。先ず、図14aに示すように、第2の実施形態と同様に、凹部29s及び29dの形成までの処理を行う図5Be。次いで、図14bに示すように、高WFゲート電極25g-2に乗り上げるようにして、低WFゲート電極45g-1を絶縁膜24上に形成し、凹部29s内にソース電極25sを形成し、凹部29d内にドレイン電極25dを形成する。低WFゲート電極45g-1、ソース電極25s、及びドレイン電極25dは、例えばリフトオフ法により形成することができる。なお、ソース電極25s及びドレイン電極25dの形成前に、イオンの注入及び活性化を行ってオーミック特性を確立しておくことが好ましい。つまり、このときイオン注入等の手法を用いることで、熱処理を行わずにオーミック特性を確立することが望ましい。熱処理を行うと、既に形成してある高WFゲート電極25g-2と低WFゲート電極45g-1との反応により、高WFゲート電極25g-2の仕事関数が変動する可能性があるからである。このようにして、図13に示す構造のGaN系HEMTを得ることができる。ここで、ゲート電極の仕事関数及び寸法と電圧電流特性との関係について説明する。図15aは高WFゲート電極115g-2のみがゲート電極として設けられたGaN系HEMTの例を示し、図15bは低WFゲート電極115g-1のみがゲート電極として設けられたGaN系HEMTの例を示す。高WFゲート電極115g-2の仕事関数は、低WFゲート電極115g-1の仕事関数よりも高い。いずれの例においても、基板111上に、GaN層112、AlGaN層113及びn-GaN層118が形成され、n-GaN層118上にアルミナ膜114を介してゲートリセス構造の高WFゲート電極115g-2又は低WFゲート電極115g-1が形成されている。また、ソース電極115s及びドレイン電極115dがAlGaN層113上に形成されている。更に、いずれの例においても、ゲート長Lgは0.7μmであり、ソース電極115sと高WFゲート電極115g-2又は低WFゲート電極115g-1との間隔は2μmである。これらの例では、ゲート電圧Vgとドレイン電流Idとの間の電圧電流特性は、図15cに示すようなものとなる。なお、ここでは、ソース抵抗を1Ωmm、シート抵抗を500Ω/□としている。図16に示す例は、図15に示す例よりもゲート長Lgが大きい例であり、ゲート長Lgが2.2μmである。図16aは高WFゲート電極125g-2のみがゲート電極として設けられたGaN系HEMTの例を示し、図16bは低WFゲート電極125g-1のみがゲート電極として設けられたGaN系HEMTの例を示す。高WFゲート電極125g-2の材料は高WFゲート電極115g-2の材料と同様であり、低WFゲート電極125g-1の材料は低WFゲート電極115g-1の材料と同様である。これらの例では、ゲート電圧Vgとドレイン電流Idとの間の電圧電流特性は、図16cに示すようなものとなる。なお、ここでも、ソース抵抗を1Ωmm、シート抵抗を500Ω/□としている。図17に示す例は、第3の実施形態図9に倣った例であり、ゲート電極として低WFゲート電極135g-1及び高WFゲート電極115g-2が設けられている。低WFゲート電極135g-1の材料は低WFゲート電極115g-1の材料と同様である。低WFゲート電極135g-1及び高WFゲート電極115g-2は互いに接続されている。また、ソース電極115sと高WFゲート電極115g-2との間隔は2μmであり、低WFゲート電極135g-1のゲート長方向の寸法は1.5μmである。この例では、ゲート電圧Vgとドレイン電流Idとの間の電圧電流特性は、図17bに示すようなものとなる。なお、ここでは、ソース抵抗を0.7Ωmm、低WFゲート電極135g-1下方のシート抵抗を300Ω/□、その他の領域のシート抵抗を500Ω/□としている。図18に示す例は、第2の実施形態図4に倣った例であり、ゲート電極として低WFゲート電極115g-1及び高WFゲート電極115g-2が設けられている。低WFゲート電極115g-1及び高WFゲート電極115g-2は互いに接続されている。また、ソース電極115sと高WFゲート電極115g-2との間隔は2μmであり、低WFゲート電極115g-1のゲート長方向の寸法は0.8μmである。この例では、ゲート電圧Vgとドレイン電流Idとの間の電圧電流特性は、図18bに示すようなものとなる。なお、ここでは、オン電圧が印加されていないときのソース抵抗を1.3Ωmm、オン電圧が印加されているときのソース抵抗を0.84Ωmm、低WFゲート電極115g-1下方のシート抵抗を1000Ω/□、その他の領域のシート抵抗を500Ω/□としている。このような条件を用いているのは、低WFゲート電極115g-1にリセスゲート構造が採用され、深く2次元電子ガスが生成されるためである。また、高WFゲート電極115g-2の閾値電圧が3V、低WFゲート電極115g-1の閾値電圧が1Vであるとしている。なお、いずれの実施形態においても、抵抗体及びキャパシタ等をも基板上に実装してモノリシックマイクロ波集積回路MMICとしてもよい。これらの実施形態に係るGaN系HEMTは、例えば高出力増幅器として用いることができる。図19に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子81sがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子81g、及びドレイン電極に接続されたドレイン端子81dがパッケージの側面から延出している。また、これらの実施形態に係るGaN系HEMTは、例えば電源装置に用いることもできる。図20aは、PFCpowerfactorcorrection回路を示す図であり、図20bは、図20aに示すPFC回路を含むサーバ電源電源装置を示す図である。図20aに示すように、PFC回路90には、交流電源ACが接続されるダイオードブリッジ91に接続されたコンデンサ92が設けられている。コンデンサ92の一端子にはチョークコイル93の一端子が接続され、チョークコイル93の他端子には、スイッチ素子94の一端子及びダイオード96のアノードが接続されている。スイッチ素子94は上記の実施形態におけるHEMTに相当し、当該一端子はHEMTのドレイン電極に相当する。また、スイッチ素子94の他端子はHEMTのソース電極に相当する。ダイオード96のカソードにはコンデンサ95の一端子が接続されている。コンデンサ92の他端子、スイッチ素子94の当該他端子、及びコンデンサ95の他端子が接地される。そして、コンデンサ95の両端子間から直流電源DCが取り出される。そして、図20bに示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。このようなサーバ電源100と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子94と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。いずれの実施形態においても、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成された第1のゲート電極及び第2のゲート電極と、を有し、前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置。付記2前記第1のゲート電極と前記第2のゲート電極とが互いに接続されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記第1のゲート電極は、前記第2のゲート電極よりも前記ソース電極側に位置していることを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記電子供給層上方に形成された絶縁膜を有し、前記第1のゲート電極及び前記第2のゲート電極が前記絶縁膜上方に形成されていることを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記第2のゲートにゲートリセス構造が用いられていることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記第1のゲートにゲートリセス構造が用いられていることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7基板上方に電子走行層を形成する工程と、前記電子走行層上方に電子供給層を形成する工程と、前記電子供給層上方に、第1のゲート電極、第2のゲート電極、ソース電極、及びドレイン電極を形成する工程と、を有し、前記第1のゲート電極及び前記第2のゲート電極は、前記ソース電極及び前記ドレイン電極の間に位置し、前記第1のゲート電極の仕事関数は、前記第2のゲート電極の仕事関数よりも低いことを特徴とする化合物半導体装置の製造方法。付記8前記第1のゲート電極と前記第2のゲート電極とが互いに接続する工程を有することを特徴とする付記7に記載の化合物半導体装置の製造方法。付記9前記第1のゲート電極を、前記第2のゲート電極よりも前記ソース電極側に位置させることを特徴とする付記7又は8に記載の化合物半導体装置の製造方法。付記10前記第1のゲート電極及び前記第2のゲート電極を形成する前に、前記電子供給層上方に絶縁膜を形成する工程を有し、前記第1のゲート電極及び前記第2のゲート電極を前記絶縁膜上方に形成することを特徴とする付記7乃至9のいずれか1項に記載の化合物半導体装置の製造方法。