"スイッチングトランスの出力を整流した正の第1整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、前記第1整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第1抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットICIntegratedCircuitと、第2抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたNPN型のトランジスタと、を備え、前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力されることを特徴とするリセット回路。前記スイッチングトランスの出力のマイナス側を整流した第2整流電圧を生成する整流回路と、アノードに前記第2整流電圧を入力され、第3抵抗を介してカソードを前記トランジスタのベースに接続されたツェナダイオードと、前記トランジスタのベースと前記第1整流電圧の伝送ラインとの間を接続する第4抵抗と、を更に備え、前記ツェナダイオードは、前記スイッチングトランスの出力が前記所定レベル以上のときは降伏せず、前記スイッチングトランスの出力が前記所定レベルを下回ると降伏し、前記トランジスタは、前記ツェナダイオードが降伏するとベースに当該トランジスタをオン可能な電圧を入力されることを特徴とする請求項1に記載のリセット回路。前記リセットICは、前記リセット信号出力端子の出力を遅延させるディレイ回路を更に備えることを特徴とする請求項1または請求項2に記載のリセット回路。上述した従来のリセット回路は減電検出にマイコンが関与しており、リセットタイミングの確実性に課題があった。本発明は、上記課題に鑑みてなされたもので、減電検出を利用して確実にリセットを掛けることが可能なリセット回路の提供を目的とする。本発明の態様の1つは、スイッチングトランスの出力を整流した第1整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、前記第1整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第1抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットICIntegratedCircuitと、第2抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたNPN型のトランジスタと、を備え、前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力される構成とされる。なお、上述したリセット回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。本発明によれば、減電検出を利用して確実にリセットを掛けることが可能なリセット回路を提供することができる。請求項2にかかる発明によれば、マイナス側の整流出力に基づいて確実に減電検出しているため、プラス側の整流出力を利用して生成されるマイコンの駆動電圧が低下するより速く減電検出してマイコンを確実にリセットできる。請求項3にかかる発明によれば、セットIC1の出力するリセット信号にチャタリングが発生しなくなる。以下、図面を参照しつつ本発明の実施形態を説明する。図1は、リセット回路を備える電子機器の構成を示す要部回路図である。同図に示すように、電子機器100は、リセット回路10、電源回路20、マイコン30を備えている。マイコン30は、電源回路20から供給される定電圧3.3VVDDを駆動電圧とされ、リセット回路10は、マイコン30のリセット端子図では、Resetinに接続されており、当該リセット端子に対してリセット信号を入力することによりマイコン30をリセット状態にすることができる。電源回路20は、スイッチング電源回路の構成とされ、スイッチングトランス21、1次回路ブロック22、整流回路23、レギュレータ24、フィードバック回路25、を備えている。1次回路ブロック22は、例えば、商用の交流電源からAC電源を入力されており、当該AC電源を整流ブリッジ回路や平滑コンデンサにて整流平滑することにより直流を生成する。また、1次回路ブロック22は、当該直流をスイッチングトランスの端子5に対して印加することにより1次巻線の端子5,7の間に電流を流すように構成されている。1次回路ブロック22は、1次巻線に対する当該直流の印加のオンオフを制御することにより、スイッチングトランスの2次巻線に交流を発生させる。このようなオンオフ制御は、例えばPWM制御により実現される。整流回路23は、スイッチングトランス21の2次巻線の端子3に発生する交流を整流平滑することにより、スイッチングトランス21の出力を整流した正の整流電圧Vを生成する。なお、整流電圧Vは、本実施形態において第1整流電圧を構成する。レギュレータ24は、整流電圧Vをレギュレートして定電圧図では、3.3Vを出力する。このようにして生成された定電圧が、駆動電圧としてマイコン30に供給される。フィードバック回路25は、整流電圧Vに基づいて1次回路ブロックにフィードバックを行っており、図1に示すフィードバック回路25は、整流電圧Vが所定値以下のときはシャントレギュレータがオフすることによりフォトカプラを消灯させ、1次回路ブロック22にフィードバック信号を入力せず、整流電圧Vが所定値を超えるとシャントレギュレータがオンすることによりフォトカプラを点灯させ、1次回路ブロック22にフィードバック信号が入力する。1次回路ブロック22は、フィードバック回路25からフィードバック信号を入力されると、例えば、PWM制御のオン割合を増加させることによりスイッチングトランスの出力を低下させ、フィードバック回路25からフィードバック信号を入力されないときは、例えば、PWM制御のオン割合を減少させることによりスイッチングトランスの出力を上昇させる。このようなフィードバック制御により、整流電圧Vが一定値に収束するようにスイッチングトランス21の出力が制御される。リセット回路10は、負側整流回路11、抵抗R1,R2,R3,R4、ダイオードD1、ツェナダイオードD2、リセットIC12、NPN型のトランジスタQ1、を備えている。負側整流回路11は、スイッチングトランス21の2次巻線の端子3に発生する交流を整流平滑することにより、スイッチングトランス21の出力のマイナス側を整流した整流電圧V-を生成する。なお、本実施形態において、抵抗R1は第1抵抗を構成し、抵抗R2は第2抵抗を構成し、抵抗R3は第3抵抗を構成し、抵抗R4は第4抵抗を構成し、整流電圧V-は第2整流電圧を構成する。リセットIC12は端子1~4を備えており、図2に示すリセットIC12の詳細構成の一例に示すように、端子1はグランド端子、端子2はリセット信号出力端子、端子3はディレイ用キャパシタ接続端子、端子4は電圧検出端子、を構成する。端子1はグランドに接続され、端子2はマイコン30のリセット端子に接続され、端子3は所定のコンデンサを介してグランドに接続され、端子4は抵抗R1を介してレギュレータ24の出力する定電圧を入力されている。また、端子4は、直列接続された抵抗R2とダイオードD1とを介してトランジスタQ1のコレクタに接続されている。トランジスタQ1は、エミッタをグランドに接続され、ベースを抵抗R4を介して整流回路23に接続されている。また、トランジスタQ1のベースは、直列接続された抵抗R3とツェナダイオードD2とを介して負側整流回路11に接続されている。なお、ツェナダイオードD2は、アノードを負側整流回路11に向け、カソードをトランジスタQ1に向けて接続されている。すなわち、整流電圧Vの伝送ラインと整流電圧V-の伝送ラインとの間は、直列接続された抵抗R4,R3とツェナダイオードD2にて接続されており、トランジスタQ1のベースは、ツェナダイオードD2が降伏していないときは、抵抗R4を介して整流電圧Vにプルアップされ、ツェナダイオードD2が降伏しているときは、整流電圧Vと整流電圧V-との差電圧を抵抗R4,R3にて分圧した電圧が入力される。ここで、ツェナダイオードD2のツェナ電圧は、電源回路20の出力が正常状態にあるときは降伏し、電源回路20の出力が減電状態になると降伏しなくなるように選択される。よって、ツェナダイオードD2は、正常状態のAC入力によって生成される整流電圧Vと整流電圧V-との差電圧にて降伏し、減電状態のAC入力によって生成される整流電圧Vと整流電圧V-との差電圧では降伏しない。なお、例えば、1次回路ブロック22へのAC入力がAC70Vより大きい状態が正常状態とされ、AC入力がAC70V以下の状態が減電状態とされる。また、抵抗R4,R3の抵抗値は、ツェナダイオードD2が降伏したときに整流電圧Vと整流電圧V-との差電圧を抵抗R4,R3にて分圧した電圧によってトランジスタQ1をオンしないように選択されている。よって、電源回路20の出力が正常状態にあるときはツェナダイオードD2が降伏し、トランジスタQ1のベースにオン可能な電圧が入力されないためトランジスタQ1はオンせず、電源回路20の出力が減電状態にあるときはツェナダイオードD2が降伏せず、トランジスタQ1のベースにオン可能な電圧が入力されるためトランジスタQ1はオンする。トランジスタQ1がオンすると、抵抗R1,R2、ダイオードD1を介して、レギュレータ24の出力する定電圧の伝送ラインとグランドとが接続される。リセットIC12の端子4は、トランジスタQ1がオフしているときは抵抗R1にて当該定電圧の伝送ラインにプルアップされているが、トランジスタQ1がオンすると抵抗R1,R2による当該定電圧の分圧が入力される。ここで、抵抗R1,R2の抵抗値は、トランジスタQ1がオンしたときに発生する分圧が、第1の閾値より小さく、第2の閾値より大きくなるように選択されている第1の閾値>第2の閾値>0。また、リセットIC12は、端子4に入力される電圧が第1の閾値未満であって第2の閾値以上の場合には端子2からリセット信号を出力し、端子4に入力される電圧が第2の閾値未満の場合には端子2がオープンになってコントロール不能となる構成とされる。なお、抵抗R2が無い場合は、IC12の端子4をダイオードD1のみの0.6Vまで低下させてしまうため、IC12がコントロール不能となり、端子2からリセット信号を出力できなくなる。すなわち、抵抗R2が介在することにより、抵抗R1,R2の分割比でIC12の端子4の電圧が、正常動作する電圧以下にならないように設定され、IC12を正しく制御できるようになる。従って、トランジスタQ1がオフしているときはリセットIC12は端子2からリセット信号を出力せず、トランジスタQ1がオンするとリセットIC12は端子2からリセット信号を出力する。すなわち、電源回路20の出力が正常状態にあるときはリセットIC12はリセット信号を出力せず、電源回路20の出力が減電状態になるとリセットIC12はリセット信号を出力してマイコン30をリセット状態に移行させる。以上のように、本実施形態にかかるリセット回路10によれば、整流電圧Vと整流電圧V-とに基づいて確実に減電状態を検出し、リセットIC12がリセット電圧を出力する電圧を端子4の電圧検出端子に入力することにより、リセットIC12にマイコン30を確実にリセットさせることができる。また、リセットIC12は、ディレイ回路を内蔵しており、端子3に接続されるコンデンサにより定まる時定数で端子4の入力を平滑している。すなわち、ディレイ回路は、端子2の出力するリセット信号の出力タイミングを遅らせることができる。よって、仮に、AC入力の減電時にチャタリングが発生してもリセットIC12にて当該影響を吸収し、リセットIC12の出力するリセット信号においてはチャタリングが発生しない。なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用することは本発明の一実施例として開示されるものである。"