"支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた駆動回路と、記憶素子と、を有し、前記駆動回路は、単結晶シリコンを用いて形成された第1のトランジスタを有し、前記記憶素子は、前記絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、前記酸化物半導体上に設けられたソース電極及びドレイン電極と、前記酸化物半導体、及び前記ソース電極及びドレイン電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、により構成された第2のトランジスタと、を有し、前記第1のトランジスタと、前記第2のトランジスタと、が電気的に接続された半導体装置。支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた駆動回路と、記憶素子と、を有し、単結晶シリコンを用いて形成された第1のトランジスタを有し、前記記憶素子は、前記絶縁層上に接して形成されたゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、前記酸化物半導体上に設けられたソース電極及びドレイン電極と、前記チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第2のトランジスタと、を有し、前記第1のトランジスタと、前記第2のトランジスタと、が電気的に接続された半導体装置。支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、単結晶シリコンを用いて形成された第1のトランジスタを有し、前記記憶素子は、前記絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、前記酸化物半導体上に設けられたソース電極及びドレイン電極と、前記酸化物半導体、及び前記ソース電極及びドレイン電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、により構成された第2のトランジスタと、を有し、前記容量素子は、前記不純物領域と、前記絶縁層と、前記支持基板と、により構成され、前記第1のトランジスタと、前記第2のトランジスタと、が電気的に接続された半導体装置。支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、単結晶シリコンを用いて形成された第1のトランジスタを有し、前記記憶素子は、前記絶縁層上に接して形成されたゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、前記酸化物半導体上に設けられたソース電極及びドレイン電極と、前記チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第2のトランジスタと、を有し、前記容量素子は、前記ゲート電極と、前記絶縁層と、前記支持基板と、により構成され、前記第1のトランジスタと、前記第2のトランジスタと、が電気的に接続された半導体装置。前記第1のトランジスタは、単結晶シリコンからなるチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、前記不純物領域と電気的に接続されたソース電極及びドレイン電極と、を有する請求項1乃至請求項4のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を提供することを目的の一とする。開示する発明では、支持基板上に絶縁層を形成し、当該絶縁層上に高純度化された酸化物半導体と、SOISiliconOnInsulator基板である単結晶シリコンを用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、SOI基板を用いることにより、絶縁層上に形成された薄い単結晶シリコンの特長を生かすことで、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。より詳細には以下の通りである。開示する発明の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第1のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、酸化物半導体、及びソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、により構成された第2のトランジスタと、を有し、第1のトランジスタと、第2のトランジスタと、が電気的に接続された半導体装置である。また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第1のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第2のトランジスタと、を有し、第1のトランジスタと、第2のトランジスタと、が電気的に接続された半導体装置である。また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第1のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、酸化物半導体、及びソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、により構成された第2のトランジスタと、を有し、容量素子は、不純物領域と、絶縁層と、支持基板と、により構成され、第1のトランジスタと、第2のトランジスタと、が電気的に接続された半導体装置である。また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第1のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第2のトランジスタと、を有し、容量素子は、ゲート電極と、前記絶縁層と、前記支持基板と、により構成され、第1のトランジスタと、第2のトランジスタと、が電気的に接続された半導体装置である。また、上記構成において、第1のトランジスタは、単結晶シリコンからなるチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、不純物領域と電気的に接続されたソース電極及びドレイン電極と、を有する構成とすることができる。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。本発明の一態様では、支持基板上に、SOI基板である単結晶シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタに係る半導体装置が提供される。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、SOI基板を用いたトランジスタは、絶縁層上に形成された薄い単結晶シリコンの特長を生かすことで、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。また、支持基板上に酸化物半導体を用いたトランジスタを形成することにより、支持基板と、トランジスタと、の間で容量を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、SOI基板である単結晶シリコンを用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、SOI基板を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、SOI基板である単結晶シリコンにより形成したトランジスタを駆動回路などに用いた周辺回路と、酸化物半導体により形成したトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶素子とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図1及び図2を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。半導体装置の平面、及び断面構成図1Aは、半導体装置の平面図を示し、図1Bは、図1Aの破線A1-A4の断面図である。なお、破線A1-A4の断面は位置関係を明確にするため、A2、及びA3を付記してある。図1に示す半導体装置は、周辺回路170と記憶素子180メモリセルアレイともいうを有する。また、周辺回路170では、SOI基板である単結晶シリコンを用いたトランジスタ150を有し、記憶素子180では、酸化物半導体を用いたトランジスタ160を有する。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。また、記憶素子180では、トランジスタ160を含むメモリセルがマトリクス状に複数設けられメモリセルアレイを形成している。なお、上記トランジスタは、nチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するための記憶素子に、酸化物半導体を用いたトランジスタ160を用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。ここで、図1Bにおける周辺回路170のトランジスタ150、及び記憶素子180のトランジスタ160の構成について以下説明を行う。周辺回路のトランジスタの構成トランジスタ150は、支持基板102上に設けられたBOX層104と、BOX層104上に設けられたチャネル形成領域108を含む基板100と、チャネル形成領域108と、チャネル形成領域108を挟むように設けられた不純物領域110、及び高濃度不純物領域111これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域108上に設けられたゲート絶縁層114と、ゲート絶縁層114に設けられたゲート電極118と、不純物領域と電気的に接続するソース電極及びドレイン電極124を有する。ここで、ゲート電極118の側面にはサイドウォール絶縁層116が設けられている。また、支持基板102の、表面に垂直な方向から見てサイドウォール絶縁層116と重ならない領域には、高濃度不純物領域111を有し、高濃度不純物領域111に接する金属化合物領域112が存在する。また、チャネル形成領域108を含む基板100にはトランジスタ150を囲むように素子分離絶縁層106が設けられている。また、トランジスタ150を覆うように第1の絶縁層120、及び第2の絶縁層122が設けられている。ソース電極及びドレイン電極124は、第1の絶縁層120、及び第2の絶縁層122に形成された開口を通じて、金属化合物領域112と電気的に接続されている。つまり、ソース電極及びドレイン電極124は、金属化合物領域112を介して、高濃度不純物領域111、及び不純物領域110と電気的に接続されている。また、接続電極216は、第1の絶縁層120、及び第2の絶縁層122に形成された開口を通じて、ゲート電極118と電気的に接続されている。なお、トランジスタ150の集積化などのため、サイドウォール絶縁層116が形成されない場合もある。記憶素子のトランジスタの構成トランジスタ160は、支持基板102上に設けられたBOX層104と、BOX層104上に設けられた酸化物半導体202と、酸化物半導体202上に設けられたソース電極及びドレイン電極204と、酸化物半導体202、及び、ソース電極及びドレイン電極204に接して設けられたゲート絶縁層206と、ゲート絶縁層206上に設けられたゲート電極208と、を有する。このような構造のトランジスタ160は、ゲート電極の位置、及びコンタクト酸化物半導体とソース電極及びドレイン電極のコンタクトの位置から、所謂トップゲートトップコンタクトTGTCと呼ぶことができる。また、酸化物半導体202は、不純物領域202a、不純物領域202b、チャネル形成領域202cを有する。不純物領域202a、及び不純物領域202bは、ソース電極及びドレイン電極204と、ゲート電極208をマスクにして不純物注入処理により酸化物半導体202に不純物を注入することで形成することができる。また、トランジスタ160を覆うように第3の絶縁層210、及び第4の絶縁層212が設けられている。ソース電極及びドレイン電極204は、ゲート絶縁層206、第3の絶縁層210、及び第4の絶縁層212に形成された開口を通じて、電極214と電気的に接続されている。また、不純物領域202a、及び不純物領域202bは、不純物を注入することで酸化物半導体202の抵抗が低くなるため、低抵抗領域n型領域とも呼ぶと呼ぶこともできる。これにより、支持基板102上のBOX層104を誘電体として、支持基板と、BOX層と、当該低抵抗領域で容量素子190を形成している。なお、トランジスタ150と、トランジスタ160は、接続電極216により電気的に接続されている。また、第2の絶縁層122と、第4の絶縁層212と、接続電極216上には、第5の絶縁層218、及び第6の絶縁層220を有している。ここで、酸化物半導体202は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体202の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体202中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体202では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ160を得ることができる。なお、図1Bに示すトランジスタ160では、酸化物半導体202が島状に加工されないため、加工の際のエッチングによる酸化物半導体202の汚染を防止できる。ただし、酸化物半導体202の形状は、これに限定されず、島状に加工してもよい。また、酸化物半導体202に設けられる不純物領域202a、及び不純物領域202bは意図的に不純物を注入するため、高純度化されていなくても良い。しかし、不純物領域202a、及び不純物領域202bからチャネル形成領域202cに不純物元素が拡散する可能性を排除する上では、水素濃度を上記の条件とする方がよい。特にチャネル長が200nm以下の場合には、信頼性を高める上でも、不純物領域202a、及び不純物領域202bも水素濃度を上記の条件とする方が望ましい。なお、トランジスタ160において、ソース電極及びドレイン電極204の端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極及びドレイン電極204を、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。次に、図1に示した記憶素子180の半導体装置の回路構成を図2に示す。記憶素子の回路構成図2に示す半導体装置の回路構成は、第1の配線1stLine:第1信号線とも呼ぶとトランジスタ160のソース電極またはドレイン電極の一方とは、電気的に接続され、第2の配線2ndLine:第2信号線とも呼ぶと、トランジスタ160のゲート電極とは、電気的に接続されている。そして、トランジスタ160のソース電極またはドレイン電極の他方と、容量素子190の電極の一方とは、電気的に接続され、支持基板Sibody:第3の信号線とも呼ぶと、容量素子190の電極の他方とは、電気的に接続されている。なお、容量素子190は、トランジスタ160の不純物領域202a、及び不純物領域202bと支持基板102との間のBOX層104を誘電体とすることで形成している。このように形成された容量素子190は、極めて容量が小さく形成できることから、図2において、容量素子190は破線で示している。ここで、トランジスタ160には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ160をオフ状態とすることで、容量素子190に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ160は、チャネル長Lを10nm以上1000nm以下としているため、消費電力が小さく、動作速度もきわめて高いという特徴を有する。図2に示す半導体装置の回路構成では、容量素子190に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第2の配線の電位を、トランジスタ160がオン状態となる電位にして、トランジスタ160をオン状態とする。これにより、第1の配線の電位が、容量素子190の電極の一方に与えられる。すなわち、容量素子190には、所定の電荷が与えられる書き込み。その後、第2の配線の電位を、トランジスタ160がオフ状態となる電位にして、トランジスタ160をオフ状態とすることにより、容量素子190に与えられた電荷が保持される保持。トランジスタ160は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第2の配線の電位をトランジスタ160がオン状態となる電位にすると、容量素子190に保持されている電荷量に応じて、第1の配線は異なる電位をとる。このため、第1の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、情報が読み出された場合、容量素子190の電荷は失われるため、再度の書き込みを行う点に留意が必要である。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第2の配線の電位を、トランジスタ160がオン状態となる電位にして、トランジスタ160をオン状態とする。これにより、第1の配線の電位新たな情報に係る電位が、容量素子190の電極の一方に与えられる。その後、第2の配線の電位を、トランジスタ160がオフ状態となる電位にして、トランジスタ160をオフ状態とすることにより、容量素子190は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上のように、支持基板102上に形成されたBOX層104上に、周辺回路170にSOI基板である単結晶シリコンを用いたトランジスタ150と、記憶素子180に酸化物半導体を用いたトランジスタ160が設けられている。このように、周辺回路にSOI基板である単結晶シリコンを用いたトランジスタと、記憶素子に酸化物半導体を用いたトランジスタを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。酸化物半導体を用いたトランジスタ160はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、SOI基板である単結晶シリコンを用いることにより、絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。また、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に形成された酸化物半導体を用いたトランジスタと、により容量素子を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1に示した半導体装置の作製方法の一例について、図3乃至図6を用いて説明する。以下では、はじめに周辺回路170が有するトランジスタ150の作製方法について図3及び、図4を参照して説明し、その後、記憶素子180が有するトランジスタ160の作製方法について図5を参照して説明する。また、周辺回路170のトランジスタ150と、記憶素子180のトランジスタ160の接続方法について、図6を用いて説明を行う。周辺回路のトランジスタの作製方法まず、支持基板102の上面を酸化させて、上面に10~1000nmの膜厚の絶縁層である酸化シリコン膜からなるBOX層104を形成する図3A。なお、BOX層とは、所謂基板内に埋め込まれる酸化膜層のことであり、BOXBuriedOXide層、または埋め込み酸化膜層、または埋め込み絶縁膜等とも言う。BOX層104は、支持基板102を酸化雰囲気中において熱処理すること以下、熱酸化処理という。により形成することができる。熱酸化処理は、通常のドライ酸化で行っても良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。酸化雰囲気中にハロゲンを添加した酸化を行うことにより、BOX層104にハロゲンを含ませることができる。酸化雰囲気中にハロゲンを添加するためのガスとして、HClを用いることができる。このような熱酸化処理の一例としては、酸素に対しHClを0.5~10体積好ましくは3体積の割合で含む雰囲気中で、900°C~1150°Cの温度代表的には1000°Cで熱酸化を行うと良い。処理時間は0.1~6時間、好ましくは0.5~1時間とすれば良い。支持基板102は、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ガリウムヒ素、インジウムリン、シリコンゲルマニウムなどの化合物半導体基板を用いることができる。次に、支持基板102と異なる半導体材料を含む基板100を用意する。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。次に、支持基板102上に形成されたBOX層104と基板100を貼り合わせる。この貼り合わせは、公知のSOI基板の貼り合わせ技術を用いて行うことができる。また、支持基板102、BOX層104、及び基板100としては、公知の技術であるSIMOXSeparationbyIMplantedOXygen基板、または、SIMOX基板に加工処理研削、研磨などが施された基板を用いても良い。次に、基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層300を形成する図3A参照。保護層300としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層300をマスクとしてエッチングを行い、保護層300に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域302が形成される図3B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域302を覆うように絶縁層を形成し、半導体領域302に重畳する領域の絶縁層、及び記憶素子180上の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図3B参照。素子分離絶縁層106は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域302の形成後、または、素子分離絶縁層106の形成後には、保護層300を除去する。次に、半導体領域302上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は、後のゲート絶縁層114となるものであり、プラズマCVD法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域302の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、プラズマCVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層114、ゲート電極118を形成する図3C参照。次に、ゲート電極118を覆う絶縁層304を形成する。そして、半導体領域302にリンPやヒ素Asなどを添加して、浅い接合深さの不純物領域110を形成する。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。上記の不純物領域110の形成により、半導体領域302のゲート絶縁層114下部には、チャネル形成領域108が形成される図3C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層304を形成した後に不純物領域110を形成する工程を採用しているが、不純物領域110を形成した後に絶縁層304を形成する工程としても良い。次に、サイドウォール絶縁層116を形成する図3D参照。サイドウォール絶縁層116は、絶縁層304を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層304を部分的にエッチングして、ゲート電極118の上面と、不純物領域110の上面を露出させると良い。なお、サイドウォール絶縁層116は、高集積化などの目的のために形成されない場合もある。次に、ゲート電極118、不純物領域110、サイドウォール絶縁層116等を覆うように、絶縁層を形成する。そして、不純物領域110と接する領域に、リンPやヒ素Asなどを添加して、高濃度不純物領域111を形成する。その後、上記絶縁層を除去し、ゲート電極118、サイドウォール絶縁層116、高濃度不純物領域111等を覆うように金属層306を形成する図4A参照。当該金属層306は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層306は、半導体領域302を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層306と半導体材料とを反応させる。これにより、高濃度不純物領域111に接する金属化合物領域112が形成される図4B参照。なお、ゲート電極118として多結晶シリコンなどを用いる場合には、ゲート電極118と金属層306と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域112を形成した後には、金属層306は除去する。次に、上述の工程により形成された各構成を覆うように、第1の絶縁層120、第2の絶縁層122を形成する図4C参照。第1の絶縁層120や第2の絶縁層122は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは第1の絶縁層120と第2の絶縁層122の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。その後、第1の絶縁層120、及び第2の絶縁層122に金属化合物領域112にまで達する開口を形成し、当該開口に、ソース電極及びドレイン電極124を形成する図4D参照。ソース電極及びドレイン電極124は、例えば、開口を含む領域にプラズマCVD法やスパッタリング法などを用いて導電層を形成した後、エッチング処理方法などを用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にスパッタリング法によりチタン膜を薄く形成し、プラズマCVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、スパッタリング法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域112との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、ここでは、金属化合物領域112と接触するソース電極及びドレイン電極124のみを示しているが、この工程において、ゲート電極118と接触する電極などをあわせて形成することができる。ソース電極及びドレイン電極124として用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極及びドレイン電極124は、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。以上により、支持基板102上に形成されたBOX層104上に、基板100を用いたトランジスタ150が形成される図4D参照。基板100を用いたトランジスタ150は、SOI基板である単結晶シリコンにより構成されているため高速動作が可能である。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。記憶素子のトランジスタの作製方法次に、図5を用いて、支持基板102上にトランジスタ160を作製する工程について説明する。まず、図4Dに示したBOX層104上に作製されたトランジスタ150を含む支持基板102を用意し、記憶素子180内のBOX層104上の不要な部分を除去し、BOX層104を露出させる。除去方法としては、周辺回路170にレジストマスク308を形成し、レジストマスク308が覆われていない部分をエッチングにより除去することで作製できる。なお、エッチング方法としては、乾式のエッチング、湿式のエッチングなど適宜選択することができる。次に、BOX層104上に酸化物半導体202を形成する図5A参照。酸化物半導体202は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0、且つmは整数では無いで表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0、且つmは整数では無いのように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体202をスパッタリング法で作製するためのターゲットとしては、In:Ga:Zn=1:x:y[atom比]xは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。本実施の形態では、酸化物半導体202を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体202を形成することが可能である。酸化物半導体202の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体202の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体202の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体202を形成する。被処理物を熱しながら酸化物半導体202を形成することにより、酸化物半導体202に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体202中の不純物濃度を低減できる。酸化物半導体202の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体202の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体202を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体202をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面例えばBOX層104の表面の付着物を除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体202に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体202中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体202は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体202を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体202上に、導電層を形成し、該導電層を選択的にエッチングして、ソース電極及びドレイン電極204を形成する図5A参照。導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極及びドレイン電極204への加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極及びドレイン電極204の端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極及びドレイン電極204の端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層206の被覆性を向上し、段切れを防止することができる。次に、酸化物半導体202、及びソース電極及びドレイン電極204上にゲート絶縁層206を形成する図5B参照。ゲート絶縁層206は、プラズマCVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層206は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層206は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層206を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層206に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層206の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層206が酸素を含む場合、酸化物半導体202に酸素を供給し、該酸化物半導体202の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体を形成することもできる。なお、本実施の形態では、ゲート絶縁層206の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層206上において、ソース電極及びドレイン電極204の間の領域にゲート電極208を形成する図5B参照。ゲート電極208は、ゲート絶縁層206上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極208となる導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極及びドレイン電極204などの場合と同様であり、これらの記載を参酌できる。次に、酸化物半導体202に不純物領域202a、及び不純物領域202bを形成する図5B参照。不純物領域202a、及び不純物領域202bは、ソース電極及びドレイン電極204、及びゲート電極208をマスクとして、ゲート絶縁層206を介して不純物の注入を行うことで、自己整合的に形成することができる。不純物としては、V族第15族元素である窒素N、リンP、ヒ素As、アンチモンSbなどを用いることができる。本実施の形態においては、窒素を注入する例について示す。不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物ここでは窒素以外の元素例えば、金属元素等のが酸化物半導体202に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物の添加を行うことで、タクトタイムを短縮することができる。不純物領域202a、及び不純物領域202bの窒素濃度は5×1019atoms/cm3以上であると好適である。なお、不純物領域202a、及び不純物領域202bの窒素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、上記、不純物領域202a、及び不純物領域202bの窒素濃度が、1×1020atoms/cm3以上7atoms未満であると、不純物領域202a、及び不純物領域202b形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になることがある。加熱処理の温度は、300°C以上600°C以下、好ましくは350°C以上500°C以下であると良い。また、本実施の形態に示したように、ゲート絶縁層206を介して、不純物注入処理を行うことで、酸化物半導体202への過剰なダメージを軽減することができる。なお、本実施の形態においては、ゲート電極208形成後にゲート絶縁層206を介して、不純物注入処理を行う例について示したが、これに限定されない。後に形成される第3の絶縁層210形成後に、ゲート絶縁層206と第3の絶縁層210を介して不純物注入処理を行ってもよい。このように、酸化物半導体において、チャネル形成領域を挟むように不純物領域を設けることにより、不純物領域は、チャネル形成領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。したがって、このような構成のトランジスタとすることで、情報の書き込みを高速で行うことができる。また、チャネル形成領域を挟むように不純物領域を設けることにより、ドレイン端への電界集中を緩和する構造となる。また、不純物領域202a、及び不純物領域202bは、不純物を注入することで酸化物半導体202の抵抗が低くなるため、低抵抗領域n型領域とも呼ぶと呼ぶこともできる。これにより、支持基板102上のBOX層104を誘電体として、支持基板102と、BOX層104と、低抵抗領域不純物領域202a、及び不純物領域202bを用いて、容量素子190を形成している図5C参照。次に、ゲート絶縁層206、及びゲート電極208上に第3の絶縁層210を形成する図5B参照。第3の絶縁層210は、スパッタリング法やプラズマCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、第3の絶縁層210の1層構造としているが、開示する発明の一態様はこれに限定されない。2層以上の積層構造としても良い。また、第3の絶縁層210を設けない構成とすることも可能である。次に、第3の絶縁層210上に第4の絶縁層212を形成する図5C参照。第4の絶縁層212は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することができる。なお、第4の絶縁層212は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように第4の絶縁層212を形成することで、半導体装置を微細化した場合などにおいても、第4の絶縁層212上に、電極や配線などを好適に形成することができるためである。次に、第4の絶縁層212、第3の絶縁層210、及びゲート絶縁層206にソース電極及びドレイン電極204にまで達する開口を形成し、当該開口に、電極214を形成する図5C参照。電極214は、例えば、開口を含む領域にプラズマCVD法やスパッタリング法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。また、電極214となる導電層を除去する際に、周辺回路170が有するトランジスタ150上部の平坦化も合わせて実施することが好適である。以上により、支持基板102上に形成されたBOX層104上に、酸化物半導体202を用いたトランジスタ160が形成される図5C。なお、トランジスタ160は、トップゲートトップコンタクトTGTC構造となる。なお、本実施の形態では、酸化物半導体に低抵抗領域不純物領域202a、及び不純物領域202bを形成する方法について例示したが、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplication,IEDMTech.Dig.,p.504,2010.。しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本実施の形態のように、酸化物半導体への不純物の注入を、酸化物半導体を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。従って、トランジスタの特性及び信頼性を高めることができる。周辺回路と記憶素子の接続方法次に、図6を用いて、周辺回路170と記憶素子180の接続方法について説明を行う。まず、図5Cに示したSOI基板である単結晶シリコンを用いたトランジスタ150と、酸化物半導体により構成されたトランジスタ160と、が形成された支持基板102を用意する。次に、第2の絶縁層122、ソース電極及びドレイン電極124、第4の絶縁層212、及び電極214上に導電層を形成し、当該導電層の不要な部分を除去して接続電極216を形成する。接続電極216は、例えば、スパッタリング法などを用いて導電層を形成した後、エッチング処理を行うことで形成することができる。電極214に用いることができる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。次に、第2の絶縁層122、第4の絶縁層212、及び接続電極216上に第5の絶縁層218、及び第6の絶縁層220を形成する。第5の絶縁層218、および第6の絶縁層220は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態においては、第5の絶縁層218、及び第6の絶縁層220を積層する構成について例示したが、これに限定されず、単層の構成、または3層以上の構成としてもよい。以上の工程により、支持基板102上に形成されたBOX層104上に、周辺回路170にSOI基板である単結晶シリコンを用いたトランジスタ150と、記憶素子180に酸化物半導体を用いたトランジスタ160を形成することができる。酸化物半導体を用いたトランジスタ160はオフ電流が極めて小さいため、これを記憶素子として用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、SOI基板である単結晶シリコンを用いることにより、絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。また、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に形成された酸化物半導体を用いたトランジスタと、により容量素子を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態1、及び実施の形態2に示した記憶素子に形成する酸化物半導体を用いたトランジスタと異なる構成、及び作製方法について、図7を用いて説明する。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタ160と共通している。このため、以下では、主として相違点について述べる。実施の形態1、及び実施の形態2に示したトランジスタ160は、トップゲートトップコンタクトTGTC構造について例示したが、本実施の形態では、ボトムゲートトップコンタクトBGTC構造について例示する。また、酸化物半導体の作製方法が大きく異なる。まず、図4Dに示した支持基板102上のBOX層104上に作製されたトランジスタ150を含む基板を用意し、記憶素子180内のBOX層104上の不要な部分を除去し、BOX層104を露出させる。除去方法としては、周辺回路170にレジストマスク308を形成し、レジストマスク308の露出部分をエッチングにより除去することで作製できる。なお、エッチング方法としては、乾式のエッチング、湿式のエッチングなど適宜選択することができる。また、BOX層104を露出した後に、不要になったレジストマスク308は除去する。次に、BOX層104上にゲート電極402を形成する図7A参照。ゲート電極402は、BOX層104上に導電層を形成した後、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極402に用いることのできる材料、及び形成方法については、実施の形態2に示したゲート電極208と同様であり、これらの記載を参酌できる。次に、ゲート電極402、及びBOX層104上にゲート絶縁層404を形成する図7A参照。ゲート絶縁層404に用いることのできる材料、及び形成方法については、実施の形態2に示したゲート絶縁層206と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層404上に酸化物半導体406を形成する図7A参照。本実施の形態の酸化物半導体406は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜406は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部および非晶質部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。また、酸化物半導体406は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって成膜する。なお、成膜時に基板を加熱することで、非晶質部に対して結晶部の占める割合の多い酸化物半導体とすることができる。例えば、基板温度が150°C以上450°C以下とすればよい。好ましくは、基板温度が200°C以上350°C以下とする。基板温度を高めることによって、CAAC-OS膜の酸化物半導体をより結晶化させることができる。次に、酸化物半導体406に第1の熱処理を行ってもよい。第1の熱処理を行うことによって、より非晶質部に対して結晶部の割合の多い酸化物半導体406とすることができる。第1の熱処理は、例えば200°C以上基板の歪み点未満で行えばよい。好ましくは、250°C以上450°C以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は3分~24時間とする。処理時間を長くするほど非晶質部に対して結晶部の割合の多い酸化物膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは二酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純度を、6N99.9999以上、好ましくは7N99.99999以上即ち、不純物濃度が1ppm以下、好ましくは0.1ppm未満とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれるものとする。ここで、不活性雰囲気とは、窒素、希ガスヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが10ppm未満とする。第1の熱処理はRTARapidThermalAnneal装置を用いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質部に対して結晶部の割合の多い酸化物膜を形成するための時間を短縮することができる。酸化物半導体406として、化学式InMO3ZnOmm>0、且つmは整数ではないで表記される材料を用いてもよい。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたはGaおよびCoなどを用いてもよい。次に、第1の酸化物半導体406上に第2の酸化物半導体図示してないを形成し、酸化物半導体の積層体を形成してもよい。第1の酸化物半導体406と第2の酸化物半導体は、同様の方法で成膜することができる。第2の酸化物半導体を成膜する際、基板加熱しながら成膜することで、第1の酸化物半導体406を種結晶に、第2の酸化物半導体を結晶化させることができる。このとき、第1の酸化物半導体406と第2の酸化物半導体が同一の元素から構成されることをホモ成長という。または、第1の酸化物半導体406と第2の酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。なお、第2の酸化物半導体を成膜した後、第2の熱処理を行ってもよい。第2の熱処理は、第1の熱処理と同様の方法で行えばよい。第2の熱処理を行うことによって、非晶質部に対して結晶部の割合の多い酸化物半導体の積層体とすることができる。または、第2の熱処理を行うことによって、第1の酸化物半導体406を種結晶に、第2の酸化物半導体を結晶化させることができる。このとき、第1の酸化物半導体406と第2の酸化物半導体が同一の元素から構成されるホモ成長としても構わない。または、第1の酸化物半導体406と第2の酸化物半導体とが、少なくとも一種以上異なる元素から構成されるヘテロ成長としても構わない。以上によりCAAC-OS膜の酸化物半導体406を形成することができる。また、先の実施の形態に示したトランジスタ160の酸化物半導体202にCAAC-OS膜の酸化物半導体を用いることもできる。次に、酸化物半導体406上に、ソース電極及びドレイン電極408を形成する図7B参照。ソース電極及びドレイン電極408に用いることのできる材料、及び形成方法については、実施の形態2に示したソース電極及びドレイン電極204と同様であり、これらの記載を参酌できる。次に、酸化物半導体406、及びソース電極及びドレイン電極408上に絶縁膜を形成し、不要な部分を除去してソース電極及びドレイン電極408の間に保護絶縁層410チャネル保護層、チャネル保護膜ともいうを形成する。保護絶縁層410は、スパッタリング法やプラズマCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、酸化物半導体406、ソース電極及びドレイン電極408、及び保護絶縁層410上に第3の絶縁層412を形成する図7B参照。第3の絶縁層412に用いることのできる材料、及び形成方法については、実施の形態2に示した第3の絶縁層210と同様であり、これらの記載を参酌できる。次に、酸化物半導体406に不純物領域406a、及び不純物領域406bを形成する図7B参照。不純物領域406a、及び不純物領域406bは、ソース電極及びドレイン電極408、及び、保護絶縁層410をマスクとして、第3の絶縁層412を介して不純物の注入を行うことで、自己整合的に形成することができる。なお、保護絶縁層410の下に位置する酸化物半導体406は、不純物が注入されないため、チャネル形成領域406cとなる。不純物としては、V族第15族元素である窒素N、リンP、ヒ素As、アンチモンSbなどを用いることができる。本実施の形態においては、窒素を注入する例について示す。不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物ここでは窒素以外の元素例えば、金属元素等のが酸化物半導体406に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物の添加を行うことで、タクトタイムを短縮することができる。不純物領域202a、及び不純物領域202bの窒素濃度は5×1019atoms/cm3以上であると好適である。なお、不純物領域202a、及び不純物領域202bの窒素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、上記、不純物領域406a、及び不純物領域406bの窒素濃度が、1×1020atoms/cm3以上7atoms未満であると、不純物領域406a、及び不純物領域406b形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になることがある。加熱処理の温度は、300°C以上600°C以下、好ましくは350°C以上500°C以下であると良い。なお、本実施の形態においては、不純物領域406a、及び不純物領域406bは、第3の絶縁層412を介して不純物を注入する方法について例示したが、これに限定されない。例えば、保護絶縁層410を形成後に、酸化物半導体406が露出した部分に直接不純物を注入することもできる。ただし、本実施の形態に示したように、絶縁層412を介して、不純物注入処理を行うことで、酸化物半導体406への過剰なダメージを軽減することができるため、好適である。このように、酸化物半導体において、チャネル形成領域を挟むように不純物領域を設けることにより、不純物領域は、チャネル形成領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。したがって、このような構成のトランジスタとすることで、情報の書き込みを高速で行うことができる。また、チャネル形成領域を挟むように不純物領域を設けることにより、ドレイン端への電界集中を緩和する構造となる。また、不純物領域406a、及び不純物領域406bは、不純物を注入することで酸化物半導体406の抵抗が低くなるため、低抵抗領域n型領域とも呼ぶと呼ぶこともできる。次に、第3の絶縁層412上に第4の絶縁層414を形成する図7C参照。第4の絶縁層414に用いることのできる材料、及び形成方法については、実施の形態2に示した第4の絶縁層212と同様であり、これらの記載を参酌できる。以上の工程により、支持基板102上に形成されたBOX層104上に、周辺回路170にSOI基板である単結晶シリコンを用いたトランジスタ150と、記憶素子180に実施の形態2に示したトランジスタ160と異なる構成の酸化物半導体を用いたトランジスタ460を形成することができる。なお、電極層416、及びトランジスタ150とトランジスタ460の接続方法等については、実施の形態2に示した構成と同様であり、これらの記載を参酌できる。また、本実施の形態に示したトランジスタ460は、支持基板上102上のBOX層104を誘電体として、支持基板102と、BOX層104と、ゲート電極402を用いて容量素子490を形成している。酸化物半導体を用いたトランジスタ460はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、SOI基板である単結晶シリコンを用いることにより、絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。また、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に形成された酸化物半導体を用いたトランジスタと、により容量素子を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図8を参照して説明する。図8には、いわゆるDRAMDynamicRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図8に示す記憶素子であるメモリセルアレイ500は、複数のメモリセル502がマトリクス状に配列された構成を有している。また、メモリセルアレイ500は、複数本の第1の配線、および複数本の第2の配線を有する。なお、メモリセル502は、図2に示す半導体装置に相当するものである。また、メモリセルアレイ500は、第1の駆動回路510、第2の駆動回路520、第3の駆動回路530、及び第4の駆動回路540、といった周辺回路と電気的に接続されている。メモリセル502は、トランジスタ504と、容量素子506と、から構成されている。トランジスタ504のゲート電極は、第1の配線と接続されている。また、トランジスタ504のソース電極またはドレイン電極の一方は、第2の配線と接続されており、トランジスタ504のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方には、一定の電位例えばGND電位が与えられている。トランジスタ504には、先の実施の形態に示す高純度化された酸化物半導体を用いたトランジスタが適用される。また、容量素子506には、先の実施の形態に示す支持基板と、支持基板上の絶縁層と、酸化物半導体を用いたトランジスタにより構成されている。なお、容量素子506は、極めて容量が小さく形成できることから、図8において、容量素子506は破線で示している。周辺回路である第1の駆動回路510、第2の駆動回路520、第3の駆動回路530、及び第4の駆動回路540は、先の実施の形態に示すSOI基板からなる単結晶シリコンを用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図8に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。また、SOI基板である単結晶シリコンを用いたトランジスタは、高速動作が可能である。このように、SOI基板である単結晶シリコンを用いたトランジスタを駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタを用いた記憶素子とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図9を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図9Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図9Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図9Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図9Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図9Dに示すように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図9Eは、デジタルビデオカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルビデオカメラが実現される。図9Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した電子機器が実現される。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図10乃至図13を用いて説明する。携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合以下の特徴がある。通常のSRAMは、図10Aに示すように1つのメモリセルがトランジスタ801~806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。それに対して、DRAMはメモリセルが図10Bに示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。次に、図11は携帯機器のブロック図である。図11に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909IF909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。次に、図12はディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例である。図12に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路は、画像データ入力画像データからの信号線、メモリ952、及びメモリ953に記憶されたデータ記憶画像データを読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。まず、ある画像データがアプリケーションプロセッサ図示しないによって、形成される入力画像データA。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ記憶画像データAは、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。入力画像データAに変更が無い場合、記憶画像データAは、通常30~60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。次に、例えばユーザーが画面を書き換える操作をしたときすなわち、入力画像データAに変更が有る場合、アプリケーションプロセッサは新たな画像データ入力画像データBを形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ記憶画像データBを記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。このようにメモリ952、及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952、及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952、及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。次に、図13は電子書籍のブロック図である。図13はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。ここでは、図13のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。"