強磁性記憶材料と、反強磁性材料と接するピンド強磁性記憶材料との間に位置づけられたトンネルバリア材料を備え、前記トンネルバリア材料はマルチフェロイック材料であり、前記反強磁性材料、前記強磁性記憶材料、および前記ピンド強磁性材料は、第1の電極と第2の電極との間に位置づけられる、スピン注入型STTメモリセル構造。第3の電極であって、前記第3の電極と、前記第1の電極および前記第2の電極のうちの少なくとも一方との間に印加された電圧に応じて、前記マルチフェロイック材料に電界をもたらすよう構成される、第3の電極を含む、請求項1に記載のメモリセル構造。前記マルチフェロイック材料にもたらされた前記電界は、前記マルチフェロイック材料の反強磁性秩序および/または強磁性秩序に変化を引き起こすため、および前記強磁性記憶材料の磁化が変化するように、前記マルチフェロイック材料と前記強磁性記憶材料との間に反強磁性交換結合および/または強磁性交換結合をもたらすために十分である、請求項2に記載のメモリセル構造。前記第3の電極は、垂直アクセスデバイスのゲートである、請求項2に記載のメモリセル構造。第3の電極と、第4の電極であって、前記第3の電極と前記第4の電極との間に印加された電圧に応じて、前記マルチフェロイック材料に電界をもたらすよう構成される、第4の電極を含む、請求項1から4のいずれか一項に記載のメモリセル構造。前記第3の電極および前記第4の電極のうちの少なくとも一方は、垂直アクセスデバイスのゲートである、請求項5に記載のメモリセル構造。誘電体材料が、前記マルチフェロイック材料と、前記第3の電極および前記第4の電極との間に位置づけられる、請求項5に記載のメモリセル構造。前記マルチフェロイック材料が、前記強磁性記憶材料および前記ピンド強磁性材料と接する、請求項1から4のいずれか一項に記載のメモリセル構造。前記マルチフェロイック材料が、ビスマスフェライトBiFeO3である、請求項1に記載のメモリセル構造。前記マルチフェロイック材料が、厚さ約1ナノメートルnm以下である、請求項1から4のいずれか一項に記載のメモリセル構造。スタック構造であって、上部電極と底部電極との間に位置づけられ、そのトンネルバリア材料が第1のマルチフェロイック材料である、第1の磁気トンネル接合MTJ素子と、前記上部電極と前記底部電極との間に位置づけられ、そのトンネルバリア材料が第2のマルチフェロイック材料である、第2のMTJ素子とを含む、スタック構造と、前記スタック構造に結合したアクセスデバイスと、を備えるスピン注入型STTメモリセル。前記アクセスデバイスは、垂直アクセスデバイスであり、前記第1のマルチフェロイック材料および前記第2のマルチフェロイック材料は、前記垂直アクセスデバイスの第1のゲート電極と第2のゲート電極との間に配置される、請求項11に記載のメモリセル。前記第1のゲート電極と前記第2のゲート電極は、前記STTメモリセルで実行されたプログラミング操作に伴って、前記第1のMTJおよび前記第2のMTJの前記トンネルバリア材料に電界をもたらすよう構成される、請求項12に記載のメモリセル。前記第1のマルチフェロイック材料は、前記第1のMTJ素子と関連づけられた第1の強磁性記憶材料と第1のピンド強磁性材料との間に位置づけられ、前記第2のマルチフェロイック材料は、前記第2のMTJ素子と関連づけられた第2の強磁性記憶材料と第2のピンド強磁性材料との間に位置づけられる、請求項11に記載のメモリセル。前記スタック構造は、前記第1のピンド強磁性材料と前記第2のピンド強磁性材料との間に位置づけられた反強磁性材料を含む、請求項14に記載のメモリセル。前記第1の強磁性記憶材料は、前記上部電極と接し、前記第2の強磁性記憶材料は、前記底部電極と接する、請求項14に記載のメモリセル。前記第1のマルチフェロイック材料および前記第2のマルチフェロイック材料は、異なる強誘電性分極率を有する、請求項11から16のいずれか一項に記載のメモリセル。上部電極と底部電極との間に位置づけられ、そのトンネルバリア材料がマルチフェロイック材料である磁気トンネル接合MTJ素子と、前記MTJ素子に結合された垂直アクセスデバイスとを備える、スピン注入型STTメモリセル。前記マルチフェロイック材料は、前記垂直アクセスデバイスの第1のゲート電極と第2のゲート電極との間に配置される、請求項18に記載のメモリセル。前記第1のゲート電極および前記第2のゲート電極の少なくとも一方は、前記STTメモリセルで実行されたプログラミング操作に伴って、前記マルチフェロイック材料に電界をもたらすよう構成される、請求項19に記載のメモリセル。前記マルチフェロイック材料は、前記MTJ素子の強磁性記憶材料の第1の縁部と整合した第1の縁部と、前記MTJ素子の前記強磁性記憶材料の第2の縁部と整合した第2の縁部とを含む、請求項18から20のいずれか一項に記載のメモリセル。スピン注入型STTメモリセルを操作する方法であって、第1の磁気トンネル接合MTJ素子の第1のマルチフェロイックトンネルバリア材料に電界をもたらすことによって、前記STTメモリセルの前記第1のMTJ素子の第1のフリー強磁性記憶材料の磁化方向を変えること、を含む、方法。前記第1のフリー強磁性記憶材料の前記磁化方向を変えることは、第1の構成から第2の構成に前記磁化方向をスイッチングすることを含む、請求項22に記載の方法。前記第1の構成から前記第2の構成に前記磁化方向をスイッチングすることは、前記MTJ素子のピンド強磁性材料の磁化方向に平行な構成から、前記ピンド強磁性材料の前記磁化方向に逆平行の磁化方向に前記磁化方向をスイッチングすることと、前記ピンド強磁性材料の前記磁化方向に逆平行な構成から、前記ピンド強磁性材料の前記磁化方向に平行な磁化方向に前記磁化方向をスイッチングすることと、のうちの少なくとも一つを含む、請求項23に記載の方法。前記第1のマルチフェロイックトンネルバリア材料にもたらされた前記電界によって引き起こされた前記STTメモリセルの状態を判断することを含む、請求項22に記載の方法。前記STTメモリセルを通るプログラミング電流を後にもたらすことを含む、請求項22に記載の方法。前記第1のマルチフェロイックトンネルバリア材料に前記電界をもたらすことは、前記STTメモリセルに対応する垂直アクセスデバイスの第1のゲート電極と第2のゲート電極との間に電圧差を印加することを含む、請求項22に記載の方法。前記STTメモリセルの第2のMTJ素子の第2のマルチフェロイックトンネルバリア材料に前記電界をもたらすことによって、前記第2のMTJ素子の第2のフリー強磁性記憶材料の磁化方向を変えることを含む、請求項22から27のいずれか一項に記載の方法。前記STTメモリセルは、底部電極、上部電極、第1の追加電極、および第2の追加電極を含み、前記第1のマルチフェロイックトンネルバリア材料および前記第2のマルチフェロイックトンネルバリア材料に前記電界をもたらすことは、前記第1の追加電極と前記第2の追加電極との間に電圧差を印加することを含む、請求項28に記載の方法。前記第1の追加電極および前記第2の追加電極は、前記STTメモリセルと関連づけられた垂直アクセスデバイスのゲート電極である、請求項29に記載の方法。前記STTメモリセルを通じてもたらされる読出し電流に応じて、前記STTメモリセルのデータ状態を判断することを含む、請求項22から27のいずれか一項に記載の方法。スピン注入型STTメモリセル構造および方法が、本明細書に記載される。1つまたは複数のSTTメモリセル構造は、強磁性記憶材料と、反強磁性材料と接するピンド強磁性材料との間に位置づけられたトンネルバリア材料を含む。トンネルバリア材料はマルチフェロイック材料であり、反強磁性材料、強磁性記憶材料、およびピンド強磁性材料は、第1の電極と第2の電極との間に位置づけられる。本開示の実施形態は、例えば、セルと関連づけられた強磁性記憶材料と接するマルチフェロイックトンネルバリア材料の間での交換結合のため印加された電界を介してSTTメモリセル内の磁気スイッチングをもたらす等の様々な利点をもたらす。実施形態は、以前のSTTメモリセルと比較して、プログラミング電流の減少をもたらすことができる。実施形態はまた、他の利点の中でも、例えば、熱誘起磁気スイッチングを防ぐことによってスイッチング時のデータの信頼性および/または安定性の追加、マルチビットSTTメモリセル機能、および以前のSTTメモリセルと比較した物理的な設置面積の減少等の利点をもたらすことができる。本明細書の図は、最初の1桁または複数桁は図面番号に対応し、残りの桁は図面内の要素または部品を識別する、番号付け規則に従う。異なる図の間で同様の要素または部品は、同様の桁を使用することによって識別される場合がある。例えば、104は、図1における要素04を言及する場合があり、同様の要素は、図2では204として言及する場合がある。理解されるであろうように、本明細書の様々な実施形態に示す要素は、本開示の多くの追加実施形態を提供するように、追加、交換、および/または除去することができる。さらに、理解されるであろうように、図内に提供される要素の比率および相対的な大きさは、本発明の実施形態を図示することを意図しており、限定的な意味に解釈されるべきではない。図1Aは、本開示の1つまたは複数の実施形態による、STTメモリセル構造100-1を示す。メモリセル構造100-1は、強磁性記憶材料106と、反強磁性材料112と接するピンド強磁性材料110との間に位置づけられたトンネルバリア材料108を含むスタック構造を備える。材料106、108、110、および112は、磁気トンネル接合MTJ素子を構成し、第1の電極104例えば、上部電極と第2の電極114例えば、底部電極との間に位置づけられる。本開示の様々な実施例において、MTJ素子のトンネルバリア材料108は、マルチフェロイック材料108である。マルチフェロイック材料108は、結合された強誘電性および強磁性ならびに/もしくは反強磁性を示すことができる。例として、マルチフェロイック材料108は、他のマルチフェロイック材料の中でも、BiFeO3BFO、TbMn2O5、TbMnO3、Bi4Fe2TiO12、またはNiBi2O4とすることができる。ピンド強磁性材料110内に図示した矢印は、材料110内の磁化の向きを示す。矢印105は、構造100-1の強磁性記憶材料106内における磁化の代替方向を示す例えば、磁化方向105は、材料110の磁化方向と比較して、平行または逆平行方向の間でスイッチング可能である。当業者は理解するであろうように、例えば、電極104と114との間の平面配置に垂直な電流でスピン分極電流をメモリ構造100-1に印加することができ、臨界スイッチング電流密度Jcが超過された場合、強磁性記憶材料106の磁化方向をスイッチングすることができる。磁化105の異なる方向は、STTRAMセルの特定のデータ状態に対応することができる。本開示の1つまたは複数の実施形態において、STTメモリセル内のフリー磁気材料の磁気分極例えば、強磁性記憶材料106の磁化方向105は、電界の印加を介して変え、かつ/または制御することができ、他の利点の中でも、セル内の磁気分極スイッチングを達成するために使用されるプログラミング電流の減少等の利点をもたらすことが可能である。1つまたは複数の実施形態は、STTメモリセルと関連づけられたMTJ素子のトンネル接合材料として機能するマルチフェロイック材料例えば、強誘電性反強磁性マルチフェロイック材料および/または強誘電性強磁性マルチフェロイック材料を含む。マルチフェロイックトンネルバリア材料例えば、108への電界の印加は、例えば、マルチフェロイック材料内の強磁性秩序および/または反強磁性秩序に結合された強誘電性秩序を変更することによってマルチフェロイック内の反強磁性秩序および/または強磁性秩序を操作する例えば、回転するために使用することができる。一例として、構造100-1を通って流れる電流116例えば、プログラミング電流は、スタック構造を通る電界115例えば、上部電極104と底部電極114との間に生成された電界を生成することができる。電界115は、マルチフェロイックトンネルバリア材料108内の強誘電性分極を回転し、プログラミング動作の間、平行から逆平行、またはその逆へ、例えば、ピンド強磁性材料110の磁化方向に対して磁化105のスイッチングを引き起こすのに要する電流を減少することができる。マルチフェロイックトンネル材料108は、様々な実施例において、約1ナノメートルnm以下の厚さを有することが可能である。しかしながら、材料108の厚さはそれに限定されない。例えば、材料108の厚さは、スピン分極するトンネル材料として機能するために適切な様々な厚さとすることが可能である。さらに以下に記載するように、様々な実施例において、例えば、電界が印加された結果としてマルチフェロイックトンネルバリア材料108内の強誘電性分極変化は、マルチフェロイック材料108の反強磁性秩序および/または強磁性秩序を変更することができる。マルチフェロイック材料108と強磁性記憶材料106との間の交換結合の結果として、マルチフェロイック材料の反強磁性秩序および/または強磁性秩序は、強磁性記憶材料106の磁気分極105に影響する。したがって、マルチフェロイック材料例えば、108内のフェロイック秩序パラメータ例えば、強磁性秩序パラメータと反強磁性秩序パラメータのいずれかもしくは両方と結合する強誘電性秩序パラメータの固有結合は、それに結合する強磁性材料例えば、106の磁気分極例えば、105を操作する例えば、スイッチングするために使用することができる。様々な実施形態において、上部電極104と底部電極114に加えて1つまたは複数の電極を、電界をマルチフェロイック材料108にもたらし、強磁性記憶材料106の磁化方向105を変えるために使用することができる。以下に記載されるように、追加電極は、STTスタック構造100-1の外部にあることが可能である。1つまたは複数の実施形態において、追加電極は、STTスタック100-1に結合されたアクセスデバイス例えば、垂直アクセスデバイスのゲート電極とすることができる。場合によっては、マルチフェロイックトンネルバリア108と強磁性記憶材料106との間の交換結合は、例えば、ピンド材料110の磁化方向に平行もしくは逆平行から、逆平行もしくは平行に記憶材料106の磁化方向105をスイッチングするために十分である場合がある。マルチフェロイック材料108と記憶材料106との間の交換結合が、記憶材料106の磁化方向105の完全なスイッチングを引き起こすために不十分である場合、磁気トルクを引き起こすことができ、STTメモリセル内で十分なスイッチングを引き起こすのに要する電流を減少することができる。さらに、引き起こされた磁気トルクが、例えば、熱誘起磁気スイッチングを防ぐことによってスイッチング時にデータの信頼性および/または安定性の追加をもたらすことができる。一例として、図1Bに示したSTTメモリセル構造100-2は、上部電極104および底部電極114に加えて、電極119-1および119-2を含む。電極119-1および119-2は、図1Aに示すSTTスタック構造100-1の外部にある。この実施例において、電極119-1および119-2は、例えば、電極119-1と119-2との間の印加電圧差のため電界120をマルチフェロイックトンネルバリア材料108にもたらすよう構成される。電界120は、マルチフェロイック材料108の反強磁性秩序に影響し、上記のように、強磁性記憶材料106のスイッチング可能な磁化方向105を変更することができる。矢印117は、マルチフェロイックトンネルバリア材料108のスイッチング可能な強誘電性分極方向を示す。STT構造100-2は、電極119-1と、マルチフェロイック材料108の外縁部との間に位置づけられた誘電体材料123-1、および電極119-2と、マルチフェロイック材料108の反対側の外縁部との間に位置づけられた誘電体材料123-2を含む。誘電体材料123-1および123-2は、酸化物材料もしくは他の誘電体材料とすることができ、マルチフェロイックトンネルバリア材料108への損傷を防ぐことができる。いくつかの実施形態において、電界は、電極119-1/119-2の一方と電極104/114の一方との間の印加電圧に応じて、マルチフェロイック材料108に印加することができる。様々な実施形態において、そのような電界は、例えば、マルチフェロイック108において引き起こされた分極変化による、マルチフェロイックと材料106との間の交換結合のため材料106の磁化方向105を変えるのに十分である可能性がある。図1Cから図1Eは、本開示の1つまたは複数の実施形態による、STTメモリセル構造100-3を示す。メモリ構造100-3は、アクセスデバイス125に結合した、図1Aに示すSTTスタック構造100-1を含む。この実施例において、アクセスデバイスは、基板101から、または基板101上に形成された縦型電界効果トランジスタVFET125である。基板は、とりわけ、シリコン基板、シリコンオンインシュレータSOI基板、またはシリコンオンサファイアSOS基板とすることができる。図1Aおよび図1Bと関連して記載したように、STT構造100-3は、上部電極104と底部電極114との間に位置づけられたMTJ素子を含む。MTJのトンネルバリア材料108は、マルチフェロイック材料である。この実施例において、マルチフェロイックトンネルバリア材料108は、垂直アクセスデバイス125の第1のゲート電極118-1と第2のゲート電極118-2との間に設置される。マルチフェロイックトンネルバリア材料108は、強磁性記憶材料106およびピンド強磁性材料110と接する。マルチフェロイック材料108の第1の縁部は、強磁性記憶材料106の第1の縁部と整合し、マルチフェロイック材料108の第2の縁部は、強磁性記憶材料106の第2の縁部と整合する。ゲート電極118-1および118-2は、STTメモリセルで実行されたプログラミング操作に伴って、電界120をマルチフェロイック材料108にもたらすよう構成される。この実施例において、VFET125に対応するゲート酸化物122-1/122-2は、ゲート電極118-1/118-2のそれぞれからマルチフェロイックトンネルバリア材料108を絶縁する。上記のように、磁化方向105は、例えば、ピンド材料110の磁化方向に対し、平行方向と逆平行方向との間でスイッチング可能である。電界120の向きは、マルチフェロイック材料108の強誘電性分極方向117に影響し、マルチフェロイック108と強磁性材料106との間で反強磁性交換結合を引き起こすことができ、それにより、材料106の磁化方向105を変えることができる。例えば、図1Dの実施形態は、ゲート電極118-1と118-2との間の印加電圧差を介してSTT構造100-3にもたらされる電界120-1を示す。矢印117-1は、印加された電界120-1のため、マルチフェロイックトンネルバリア材料108内で引き起こされた強誘電性分極方向を示す。矢印105-1は、MTJの強磁性記憶材料106に対応する磁化方向を示す例えば、この実施例において、ピンド強磁性材料110の磁化方向に平行である。材料108内で引き起こされた強誘電性分極117-1は、マルチフェロイック材料108の反強磁性秩序に影響し、次に、強磁性記憶材料106の磁化方向105-1に影響する。矢印117-1および105-1は例であり、それぞれ材料内の実際の秩序パラメータ方向を示さない場合もある。図1Eに示す実施形態は、ゲート電極118-1と118-2との間の印加電圧差を介してSTT構造100-3にもたらされる電界120-2を示す。矢印117-2は、印加された電界120-2のため、マルチフェロイックトンネルバリア材料108内で引き起こされた強誘電性分極方向を示す。矢印105-2は、MTJの強磁性記憶材料106に対応する磁化方向を示す例えば、ピンド強磁性材料110の磁化方向に逆平行である。この実施例において、電界120-2によりマルチフェロイック108と記憶材料106との間で引き起こされた交換結合は、例えば、図1Dに示す平行方向105-1から、図1Eに示す逆平行方向105-2に記憶材料106の磁化方向105をスイッチングするために十分である。矢印112-1および105-2は例であり、材料それぞれの内の実際の秩序パラメータ方向を示さない場合もある。上記のように、1つまたは複数の実施形態において、電極例えば、118-1と118-2の間の電界例えば、120-2は、強磁性記憶材料106の磁化105を完全にスイッチングするために十分でない場合がある。しかしながら、そのような場合、残留磁気トルクを記憶材料106内で引き起こすことができ、STTメモリセルにおけるスイッチングに対するバリアを減少することができる。例えば、磁化のスイッチングを例えば、方向105-1から105-2に引き起こすために必要とされるプログラミング電流密度は、印加された電界120-2の下で、マルチフェロイックトンネルバリア材料108と記憶材料106との間の交換結合のため減少する。1つまたは複数の実施形態において、ゲート電極118-1/118-2は、サラウンドゲート構造を形成することができる。例えば、電極118-1/118-2は、アクセスデバイス125の周囲に巻き付けることができる。いくつかのそのような実施形態において、電極118-1/118-2は単一のゲート電極とすることができ、アクセスデバイス125および/またはマルチフェロイック材料例えば、108を取り囲むことができる。図2Aは、本開示の1つまたは複数の実施形態による、STTメモリセル構造200-1を示す。メモリセル構造200-1は、第1の強磁性記憶材料206-1と第1のピンド強磁性材料210-1との間に位置づけられた第1のマルチフェロイックトンネルバリア材料208-1を含むスタック構造を備えるマルチビット構造である。構造200-1は、第2の強磁性記憶材料206-2と第2のピンド強磁性材料210-2との間に位置づけられた第2のマルチフェロイックトンネルバリア材料208-2を含む。反強磁性材料212は、ピンド強磁性材料210-1と210-2との間に配置される。したがって、材料206-1、208-1、210-1、および212は、上部電極204と底部電極214との間に位置づけられた第1のMTJ素子を形成する。同様に、材料206-2、208-2、210-2、および212は、上部電極204と底部電極214との間に位置づけられた第2のMTJ素子を形成する。この実施例において、第1の強磁性記憶材料506-1は上部電極204と接し、第2の強磁性記憶材料506-2は底部電極214と接する。ピンド強磁性材料210-1および210-2内に図示した矢印は、それぞれ材料210-1および210-2内の磁化の向きを示す。矢印205-1および205-2は、構造200-1の強磁性記憶材料206-1および206-2それぞれの内の磁化の代替方向を示す例えば、磁化方向205-1および205-2は、それぞれピンド材料210-1および210-2の磁化方向と比較して、平行方向もしくは逆平行方向の間でスイッチング可能である。電流216は、例えば、電極204と214との間の平面配置に垂直な電流でメモリ構造200-1に印加されたスピン分極電流を示すことができる。電流216は、マルチフェロイックトンネルバリア材料208-1および208-2の強誘電性分極を回転する電界215を生成し、強磁性記憶材料506-1および506-2それぞれの磁化方向205-1および205-2のスイッチングを引き起こすのに要する臨界電流密度Jcの大きさを減少することができる。上記のように、マルチフェロイック材料208-1/208-2と強磁性記憶材料206-1/206-2の間の交換結合は、印加された電界に応じて、強磁性記憶材料206-1/206-2の磁気分極205-1//205-2に影響する可能性がある。一例として、図2Bに示したSTT構造200-2は、垂直アクセスデバイス225に結合された構造200-1等のスタック構造を含む。強磁性記憶材料206-1の磁化方向205-1を変え、かつ/または強磁性記憶材料206-2の磁化方向205-2を変えるために、VFET225のゲート電極218-1および218-2は、電界例えば220をマルチフェロイックトンネルバリア材料208-1および208-2にもたらすよう構成される。ゲート酸化物材料222-1/222-3は、ゲート電極218-1/218-2から、第1および第2のMTJ素子を絶縁する。図2Bに示した実施例において、もたらされた電界220により、磁化方向205-1および205-2が、ピンド強磁性材料210-1および210-2の磁化に対し逆平行構成を有する結果となる。矢印217-1および217-2は、印加された電界220のため、マルチフェロイック材料208-1および208-2それぞれの、引き起こされた強誘電性分極方向を示す。上記のように、引き起こされた分極217-1および217-2は、マルチフェロイックトンネルバリア材料208-1/208-2とそれぞれの強磁性記憶材料206-2/206-2との間の交換結合のため、磁化方向205-1および205-2に寄与する例えば、影響する可能性がある。矢印217-1、217-2、205-1、および205-2は例であり、それぞれの材料内の実際の秩序パラメータ方向を示さない場合もある。様々な実施例において、第1のマルチフェロイックトンネルバリア材料208-1は、第2のマルチフェロイックトンネルバリア材料208-2とは異なる強誘電性分極率を有する可能性がある。マルチフェロイック材料208-1/208-2の間の強誘電性分極率が異なることは、特定のマルチフェロイック材料と関連づけられた異なる電圧要件に繋がる可能性がある。したがって、マルチフェロイック材料例えば、208-1および208-2内の反強磁性秩序および/または強磁性秩序を回転するために十分な電界例えば、220を生成するのに要する、ゲート電極218-1と218-2との間の印加された電圧差は、マルチフェロイック材料の種類に応じて変えることができる。一例として、第1のマルチフェロイックトンネルバリア材料208-1はBiFeO3BFOであってもよく、第2のマルチフェロイックトンネルバリア材料208-2はTbMn2O5であってもよく、または、マルチフェロイック材料208-1のものとは異なる強誘電性分極率を有する他のマルチフェロイック材料であってもよい。いくつかのそのような実施形態において、スタック構造200-2にもたらされた特定の電界例えば、220は、第1および第2の強磁性記憶材料206-1/206-2の一方の磁化方向をスイッチングするためには十分かもしれないが、それと同時に、もう一方の強磁性記憶材料5206-1/206-2の磁化方向をスイッチングするためには不十分かもしれない。したがって、磁化方向205-1および205-2の相対配向は、印加された電界例えば、220を介して制御することができる。磁化方向205-1および205-2の異なる相対配向は、スタック構造200-2の異なる抵抗値に対応することができ、次に、複数の異なるデータ状態に対応することができる。例えば、例えば、図3に記載したようなビット線およびソース線を介してスタック200-2を通る読出し電流をもたらし、さらに例えば、ビット線とソース線との間で感知された電圧差を介してそれと関連づけられた抵抗レベルを判断することによって、読出し操作を実行することができる。一実施例として、磁化205-1および205-2がどちらも、例えば、図2Bに示すようにピンド強磁性材料210-1および210-2の磁化に逆平行である場合の構造200-2の抵抗レベルは、第1のマルチビットデータ状態例えば、11に対応することが可能である。この実施例において、磁化205-1が材料210-1に逆平行であり、磁化205-2が材料210-2に平行である場合の構造200-2の抵抗レベルは、第2のマルチビットデータ状態例えば、10に対応することが可能であり、磁化205-1が材料210-1に平行であり、磁化205-2が材料210-2に逆平行である場合の構造200-2の抵抗レベルは、第3のマルチビットデータ状態例えば、01に対応することが可能であり、磁化205-1および205-2がどちらも材料210-1および210-2に平行である場合の構造200-2の抵抗レベルは、第4のマルチビットデータ状態例えば、00に対応することが可能である。本明細書に記載した電極例えば、104、114、118-1、118-2、119-1、119-2、204、214、218-1、218-2は、様々な導電材料もしくは複合構造物で作ることができ、そのような導電材料もしくは複合構造物は、これらに限定されないが、例えば、チタンTi、TiN窒化チタン、TaN窒化タンタル、銅、イリジウム、プラチナ、ルテニウム、タンタル、および/またはタングステンを含む。一例として、1つまたは複数の実施形態において、底部電極例えば、114、214はシード材料を含むことができ、または、シード材料/導電材料/キャッピング材料複合構成を含むことができる。実施形態は特定の材料に限定されないが、強磁性記憶材料例えば、106、206-1、206-2は、例えば、CoFeB、NiFe、または、CoFeB/Ru/CoFeB等の反強磁性的に結合された材料とすることができる。トンネルバリア材料例えば、108、208-1、208-2は、例えば、MgO、Al2O3、または他の磁気絶縁体とすることができる。ピンド強磁性材料例えば、110、210-1、210-2は、例えば、Fe、FeNi、Co、FeB、CoFeB、または、CoFe/Ru/CoFeもしくはCoFe/Ru/CoFeB等の様々な合成反強磁性SAF構造とすることができる。反強磁性材料例えば、112、212は、例えば、NiO、CoO、FeMn、PtMn、IrMn、またはNiMnとすることができる。マルチフェロイックトンネルバリア材料例えば、108、208-1、208-2は、例えば、BiFeO3BFO、TbMn2O5、TbMnO3、Bi4Fe2TiO12、またはNiBi2O4とすることができる。図3は、本開示の実施形態による、1つまたは複数のSTTメモリセル構造を有するメモリアレイ350の一部を示す。STTRAMセルは、アクセストランジスタ325に結合されたSTTメモリセル構造例えば、上記した構造100-1、100-2、100-3、200-1、および200-2等を含むことができる。アクセストランジスタ325は、図1Aから図1Cおよび図2Bに示すもの等の垂直FETとすることができる。この実施例において、アレイ350は、ビット線352、ワード線354、ソース線356、読出し/書込み回路360、ビット線基準器366、および感知増幅器362を含む。STTメモリ構造300は、1つまたは複数のMTJ素子を含むことができる。上記のように、STTメモリ構造300のMTJ素子は、マルチフェロイック材料であるトンネルバリア材料例えば、108、208-1、208-2を含むことができる。操作において、STTメモリセル構造300は、プログラムされるよう選択することができる。構造300のマルチフェロイックトンネルバリア材料内で磁気分極変化を引き起こすために、構造300に対応する電極例えば、電極118-1、118-2、119-1、119-2、218-1、218-2間に印加された電圧差を介して電界を提供することができ、これは構造300の強磁性記憶材料内で対応する磁化変化をもたらす。様々な場合において、印加された電界は、例えば、セルに追加のプログラミング電流を与えることなく記憶材料の磁化方向をスイッチングするために十分である可能性がある。印加された電界が、強磁性記憶材料の磁化を完全なスイッチング引き起こすために十分ではない場合、プログラミング電流をセルに印加することができ、電流は、セル構造300のピンド強磁性材料によってスピン分極され、トルク例えば、記憶材料と、それと接する1つまたは複数のマルチフェロイック材料との間の交換結合のために、強磁性記憶材料内の磁気モーメントにもたらされたトルクに加えるトルクを強磁性記憶材料例えば、強磁性記憶材料106、206-1、206-2に及ぼすことができ、強磁性記憶材料の磁化をスイッチングして、セルをプログラムする例えば、セルに書き込むことができる。このような方法で、電界の印加は、STTメモリセルの強磁性記憶材料内の磁化方向をスイッチングするのに要するプログラミング電流例えば、臨界スイッチング電流を減少するために使用することができる。プログラミング電流が使われるプログラミング操作において、読出し/書込み回路360は、ビット線352およびソース線356にプログラミング電流を生成してもよい。プログラミング電流のスピン極性により、強磁性記憶材料がひとたび磁化されると、プログラムされた状態がSTTRAMセルに書き込まれる。STTRAMセルを読み出すために、読出し/書込み回路360は、構造300およびトランジスタ325を通じてビット線352およびソース線356に読出し電流を生成する。STTRAMセルのプログラムされた状態は、構造300間の抵抗に依存し、これはビット線352とソース線356との間の電圧差によって判断されてもよい。1つまたは複数の実施形態において、電圧差は、基準器366と比較され、感知増幅器362によって増幅されてもよい。本開示の1つまたは複数の実施形態は、印加された電界を介して、STTRAMセル内で磁化スイッチングを引き起こすことができ、様々な利点をもたらすことができる。例えば、実施形態は、STTRAMセル内で磁化スイッチングを引き起こすのに要する電流密度を減少することができる。実施形態はまた、熱誘起磁化スイッチングを防ぐことを助けることができ、これは他の利点の中でも、STTRAMセルと関連づけられたさらなる信頼性および/または安定性をもたらすことができる。実施形態は、他の利点の中でも、プログラミングのための電流密度要件を減らしたマルチビットSTTメモリセル構造を含むことができ、以前のSTTメモリセルと比較して、物理的な設置面積を減らすことができる。スピン注入型STTメモリセル構造および方法が、本明細書に記載される。1つまたは複数のSTTメモリセル構造は、強磁性記憶材料と、反強磁性材料と接するピンド強磁性材料との間に位置づけられたトンネルバリア材料を含む。トンネルバリア材料は、マルチフェロイック材料であり、反強磁性材料、強磁性記憶材料、およびピンド強磁性材料は、第1の電極と第2の電極との間に位置づけられる。特定の実施形態が本明細書に図示され、記載されてきたが、当業者は、同じ結果を達成するために計算された構成が、示されている特定の実施形態に代替可能であることを理解するであろう。本開示は、本開示の様々な実施形態の適応または変形をカバーすることが意図されている。上述は、例示としてなされており、限定的なものではないことが理解されよう。上の実施形態の組み合わせ、および本明細書に具体的には記述されていない他の実施形態は、上の記述を考察すれば当業者には明らかであろう。本開示の様々な実施形態の範囲は、上の構造および方法が使用される他の用途を含む。したがって、本開示の様々実施形態の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が享受する均等物の全領域とともに決定されるべきである。上記の発明を実施するための形態では、様々な特徴は、開示を簡素化する目的で、単一の実施形態にまとめられている。この開示の方法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用しなければならないという意図を反映したものと解釈されるべきではない。むしろ、以下の請求項が反映するように、発明の主題は単一の開示された実施形態の全特徴より少ないところにある。したがって、以下の特許請求の範囲は、本明細書により発明を実施するための形態に組み込まれ、各請求項は、個別の実施形態として独立している。