半導体素子が形成されるセル領域と、前記セル領域の外周に形成された外周領域と、前記セル領域及び前記外周領域に形成された第1導電型の第1導電型領域と、前記セル領域の前記第1導電型領域に形成され、第1方向及びそれと交差する第2方向に配列された第2導電型の複数の第1柱状領域と、前記外周領域の前記第1導電型領域に形成され、前記第1方向及び前記第2方向に配列された第2導電型の複数の第2柱状領域と、前記第2柱状領域の上部に形成された第2導電型の複数の電界緩和領域と、を備え、前記電界緩和領域とそれに隣接する他の前記電界緩和領域との間隔が前記外周領域の内側と外側とにおいて異なるとともに、前記第1方向及び前記第2方向に沿って配列された前記電界緩和領域の前記内側から前記外側に向かって配列される個数に対して、前記第1方向と前記第2方向とが交わるコーナー領域に配列される前記電界緩和領域の前記内側から前記外側に向かって配列される個数が多いことを特徴とする半導体装置。前記外周領域において、前記内側の前記電界緩和領域と隣接する他の前記電界緩和領域との間隔は、前記外側の前記電界緩和領域と隣接する他の前記電界緩和領域との間隔よりも小さいことを特徴とする請求項1に記載の半導体装置。前記外周領域において、前記電界緩和領域と隣接する他の前記電界緩和領域との間隔は、前記内側から前記外側に近づくに連れて徐々に大きくなることを特徴とする請求項2に記載の半導体装置。前記外周領域において、前記電界緩和領域の幅は、前記内側から前記外側に近づくに連れて徐々に小さくなることを特徴とする請求項2又は請求項3に記載の半導体装置。前記外周領域において、前記電界緩和領域の深さは、前記内側から前記外側に近づくに連れて徐々に浅くなることを特徴とする請求項2乃至請求項4のいずれかに記載の半導体装置。前記セル領域の前記第1柱状領域と隣接する他の前記第1柱状領域との距離は、前記外周領域の前記第2柱状領域と隣接する他の前記第2柱状領域との距離に等しいことを特徴とする請求項2乃至請求項5のいずれかに記載の半導体装置。前記外周領域において、前記第1方向及び前記第2方向に沿って配列される電界緩和領域、前記コーナー領域に配列される電界緩和領域は、2以上連結され、ストライプ形状を有することを特徴とする請求項1乃至請求項6のいずれかに記載の半導体装置。しかしながら、上記特許文献1に開示された半導体装置においては、以下の点について配慮がなされていなかった。半導体装置の各々の柱状領域の深さや幅などが異なるため、半導体装置の構造が複雑になるとともに、それに伴い製造工程が複雑になる。特に、柱状領域の深さが異なると、イオンの注入量を適宜調整して各柱状領域の不純物量を等しくすることが難しいので、最適な電界バランスを確保しにくく、安定した耐圧を得ることが難しい。更に、セル領域のコーナー領域においては、電界強度が最も高くなり、耐圧が制約されてしまうので、半導体装置の耐圧が劣化してしまう。本発明は上述した課題を解決するためになされたものである。従って、本発明は、簡易な構造を有し、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することである。更に、本発明は、デッドスペースを有効に利用しつつ、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することである。上記課題を解決するために、本発明の実施例に係る第1の特徴は、半導体装置において、半導体素子が形成されるセル領域と、セル領域の外周に形成された外周領域と、セル領域及び外周領域に形成された第1導電型の第1導電型領域と、セル領域の第1導電型領域に形成され、第1方向及びそれと交差する第2方向に配列された第2導電型の複数の第1柱状領域と、外周領域の第1導電型領域に形成され、第1方向及び第2方向に配列された第2導電型の複数の第2柱状領域と、第2柱状領域の上部に形成された第2導電型の複数の電界緩和領域と、を備え、電界緩和領域とそれに隣接する他の電界緩和領域との間隔が外周領域の内側と外側とにおいて異なるとともに、第1方向及び第2方向に沿って配列された電界緩和領域の内側から外側に向かって配列される個数に対して、第1方向と第2方向とが交わるコーナー領域に配列される電界緩和領域の内側から外側に向かって配列される個数が多いことである。実施例に係る第2の特徴は、第1の特徴に係る半導体装置において、外周領域の内側の電界緩和領域と隣接する他の電界緩和領域との間隔は、外側の電界緩和領域と隣接する他の電界緩和領域との間隔よりも小さいことである。実施例に係る第3の特徴は、第2の特徴に係る半導体装置において、外周領域の電界緩和領域と隣接する他の電界緩和領域との間隔は、内側から外側に近づくに連れて徐々に大きくなることである。実施例に係る第4の特徴は、第2の特徴又は第3の特徴に係る半導体装置において、外周領域の電界緩和領域の幅は、内側から外側に近づくに連れて徐々に小さくなることである。実施例に係る第5の特徴は、第2の特徴乃至第4の特徴のいずれかに係る半導体装置において、外周領域の電界緩和領域の深さは、内側から外側に近づくに連れて徐々に浅くなることである。実施例に係る第6の特徴は、第2の特徴乃至第5の特徴のいずれかに係る半導体装置において、セル領域の第1柱状領域と隣接する他の第1柱状領域との距離は、外周領域の第2柱状領域と隣接する他の第2柱状領域との距離に等しいことである。実施例に係る第7の特徴は、第1の特徴乃至第6の特徴のいずれかに係る半導体装置において、外周領域において第1方向及び第2方向に沿って配列される電界緩和領域、コーナー領域に配列される電界緩和領域は、2以上連結され、ストライプ形状を有することである。本発明によれば、簡易な構造を有し、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することができる。更に、本発明によれば、デッドスペースを有効に利用しつつ、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することができる。次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。実施例1本発明の実施例1は、スーパージャンクション構造を有する電界効果トランジスタFET:fieldeffecttransistorを半導体素子として、この半導体素子を複数備えた半導体装置に本発明を適用した例を説明するものである。ここで、図3に示す平面図はp型ベース領域及び電界緩和領域の平面形状を理解し易くするために特徴的な構成を抽出して図面化したものであり、この説明において特に関係のない構成は省略されている。[半導体装置の構造]図1乃至図3に示すように、実施例1に係る半導体装置1は、中央部に配設されたセル領域2と、セル領域2の周囲に配設された外周領域3と、外周領域3の周囲であって最外周に配設された等電位リング領域4とを有する。1セル領域の構造セル領域2はスーパージャンクション構造を有する複数の半導体素子FET6を形成した領域である。図1乃至図3に示すように、セル領域2は、基板11と、n-型ドリフト領域請求項に係る第1導電型領域に相当する12と、複数のp-型柱状領域請求項に係る第1柱状領域に相当する13と、p型ベース領域14と、n型ソース領域15と、ゲート電極16と、ゲート絶縁膜17と、ソース電極18と、ドレイン電極19とを備えている。なお、以下の説明において、基板11、n-型ドリフト領域12、p-型柱状領域13、p型ベース領域14及びn型ソース領域15を総称して半導体基体7として説明する場合がある。基板11は、シリコンSi等の半導体にn型の不純物であるリンP等がドープされたn型半導体からなる。ここで、n型は第1導電型である。基板11は実施例1においてドレイン領域として機能する。n-型ドリフト領域12は基板11の一方の主面図1中及び図2中、上側表面11aに形成されている。n-型ドリフト領域12は基板11よりも低い不純物濃度を有する。p-型柱状領域13は、シリコンSi等の半導体にp型の不純物であるボロンB等がドープされたp-型半導体からなる。ここで、p型は第2導電型である。p-型柱状領域13はn-型ドリフト領域12の内部に形成されている。p-型柱状領域13は、図1中及び図2中、上下方向、すなわち基板11の厚み方向に延びるように形成されている。図3に示すように、p-型柱状領域13は、平面視において半導体基体7の表面に鉛直方向から見て、ドット形状の平面形状を有する。1つのp-型柱状領域13とそれに隣接する他の1つのp-型柱状領域13との距離ピッチDはすべて等しくなるように配置されている。なお、ここでいう距離Dとは、隣接するp-型柱状領域13の中心間距離である。各々のp-型柱状領域13の深さ、不純物濃度及び幅平面積はすべて等しくなるように構成されている。このような平面構造並びに断面構造を実現するために、実施例1に係るp-型柱状領域13の平面形状は六角形形状に設定されている。1つのp-型柱状領域13とその周囲に隣接する他の複数ここでは6個のp-型柱状領域13との距離Dはすべて等しくなる。図3に示すp-型柱状領域13等の平面形状は、便宜的に頂角が尖った六角形形状において描いているが、実際の製品においては不純物の拡散が等方的に進むので頂角の部分に丸みを帯びた六角形形状になる。実施例1においては、このような形状は六角形形状と同等である。セル領域2において、p-型柱状領域13は、図3に示すように、第1方向及びこの第1方向と交差する第2方向にそれぞれ複数個規則的に配列されている。このp-型柱状領域13の配列は半導体素子6の配列の基礎的な配列となる。実施例1において、第1方向は便宜的に表記した座標軸のX方向に相当し、第2方向はX方向と直交するY方向である。前述のように、実施例1においてp-型柱状領域13の平面形状は六角形形状により構成されているので、1つのp-型柱状領域13に対して第1方向に隣接する他の1つのp-型柱状領域13は第1方向から図3中上側に30度傾いた方向に配置され、この他の1つのp-型柱状領域13に対して第1方向に隣接する更に他の1つのp-型柱状領域13は第1方向から図3中下側に30度傾いた方向に配置されている。p-型柱状領域13は、微視的には第1方向にジグザグに配列されているものの、配列個数が多く、巨視的にはほぼ第1方向に直線的に配列され、セル領域2の一辺を形取る。同様に、1つのp-型柱状領域13に対して第2方向に隣接する他の1つのp-型柱状領域13は第2方向に直線的に配置されている。p-型柱状領域13は、微視的には第1方向に六角形形状の頂角の一部が凹凸をなして配列されているものの、配列個数が多く、巨視的にはほぼ第2方向に直線的に配列され、セル領域2の他の一辺を形取る。p型ベース領域14はp型半導体からなる。p型ベース領域14の不純物濃度はp-型柱状領域13の不純物濃度よりも高い。p型ベース領域14はp-型柱状領域13の上部に結合して形成されているpn接合を持たずに電気的に接続されている。p型ベース領域14の少なくとも一部の上面は、半導体基体7の一方の主面7aに露出されている。p型ベース領域14は、図3に示すように、平面視にて、ドット状に形成されている。1つのp型ベース領域14と隣接する他の1つのp型ベース領域14との距離ピッチは、すべて等しくなるように配置されている。各々のp型ベース領域14の深さ、不純物濃度及び幅はすべて等しくなるように構成されている。このような平面構造並びに断面構造を実現するために、実施例1に係るp型ベース領域14は、p-型柱状領域13の平面形状と同様に六角形形状に設定され、p-型柱状領域13を中心としてそれよりも一回り大きな相似形により構成されている。n型ソース領域15は各々のp型ベース領域14の内側に島状に形成されている。n型ソース領域15の少なくとも一部の上面は半導体基体7の一方の主面7aに露出している。ゲート電極16は実施例1において多結晶シリコンからなる。ゲート電極16は、平面視において、網目状に形成されている。ゲート電極16の端部は図示しないゲート端子に接続されている。ゲート電極16は隣接するp型ベース領域14のそれぞれのn型ソース領域15の間をn-型ドリフト領域12を介在して跨ぐように配置されている。このような配置によって、ゲート電極16と対向する領域のp型ベース領域14の表面部分には、ゲート電極16に供給される電圧に従ってチャネルが形成される。ゲート絶縁膜17は、半導体基体7とゲート電極16との間に形成され、この半導体基体7とゲート電極16とを電気的に絶縁する。ゲート絶縁膜17は例えばシリコン酸化膜からなる。ソース電極18はn型ソース領域15に電子を注入する。ソース電極18はp型ベース領域14及びn型ソース領域15にオーミック接触によって電気的に接続されている。ドレイン電極19は、基板11の主面11aに対向する他方の主面11bにオーミック接触によって電気的に接続されている。ここでは、セル領域2の全体レイアウトは特に図示していないが、平面視において、半導体素子6が第1方向及び第2方向に行列状に配列され、セル領域2は巨視的には方形形状の平面形状を有する。2外周領域の構造外周領域3はセル領域2の外周を囲むように形成されている。この外周領域3は耐圧を向上する機能を有する。図1及び図3に示すように、第1方向X方向及び第2方向Y方向に沿って配設される外周領域3、すなわち方形形状を有するセル領域2の各辺に沿って配設される外周領域3は、基板11と、n-型ドリフト領域12と、複数のp-型柱状耐圧向上領域23nn=1、2、...と、p型電界緩和領域24nn=1、2、...と、絶縁膜27とを備えている。p-型柱状耐圧向上領域23nは請求項に係る第2柱状領域に相当する。なお、外周領域3の構成要素において、セル領域2の構成要素と同等の機能を有する構成要素又は同一構成要素には同一符号を付け、重複する構成要素の説明は省略する。外周領域3のp-型柱状耐圧向上領域以下、単にp-型柱状領域という。23nはセル領域2のp-型柱状領域13と同一構成要素である。すなわち、1つのp-型柱状領域23nと第1方向又は第2方向に隣接する他の1つのp-型柱状領域23nとの距離D、並びに1つのp-型柱状領域23nと外周領域3の内側セル領域2側から外側最外周側に配列された隣接する他の1つのp-型柱状領域23n1との距離Dはp-型柱状領域13間の距離Dと同一距離である。p-型柱状領域23nはすべて等しい距離Dになるように配置されている。各々のp-型柱状領域23nの深さ、不純物濃度及び幅はp-型柱状領域13とすべて等しくなるように構成されている。このような構造を採用することによって、外周領域3のn-型ドリフト領域12の電荷とp-型柱状領域23nの電荷との比以下、単にチャージ比という。が、セル領域2のn-型ドリフト領域12とp-型柱状領域13とのチャージ比に等しくなる。p型電界緩和領域24nはp型半導体からなる。p型電界緩和領域24nの不純物濃度はセル領域2のp型ベース領域14の不純物濃度に対して同等に設定されている。p型電界緩和領域24nはp-型柱状領域23nの上部に結合して形成されているpn接合を持たずに電気的に接続されている。p型電界緩和領域24nの上面は、半導体基体7の一方の主面7a側に存在し、絶縁膜27に直接接しているか又は自然酸化膜を介在して間接的に接している。セル領域2のp型ベース領域14の平面形状と同様に、p型電界緩和領域24nは図3に示すように平面視においてドット形状の平面形状を有する。実施例1においては、外周領域3のp-型柱状領域23n、p型電界緩和領域24nのそれぞれの平面形状は、セル領域2のp-型柱状領域13、p型ベース領域14のそれぞれの平面形状と同様に六角形形状に設定されている。1つのp型電界緩和領域24nと第1方向又は第2方向に隣接する他の1つのp型電界緩和領域24nとの距離D、並びに1つのp型電界緩和領域24nと外周領域3の内側から外側に配列された隣接する他の1つのp型電界緩和領域24n1との距離Dはすべて等しくなる。なお、ここでいう距離Dとは、平面視において、隣接するp型電界緩和領域24nの中心間距離である。図1に示すように、p型電界緩和領域24nの幅Wnn=1、2、...は外周領域3の内側から外側に近づくに連れて徐々に小さくなるように形成されている。すなわち、幅Wnは下記式1の通り表すことができる。W1>W2>W3>W4...1なお、ここでいう幅Wnとは、外周領域3の内側から外側に向かう方向においてp型電界緩和領域24nの一端n-型ドリフト領域12とのpn接合面からそれに対向する他端n-型ドリフト領域12とのpn接合面までの寸法である。例えば、幅W1×0.9=幅W2、幅W2×0.9=幅W3になるように、10毎に寸法が減少するように幅Wnが設定されている。これにより、外周領域3の内側の1つのp型電界緩和領域24nと外側に隣接する他の1つのp型電界緩和領域24n1との間隔Snn=1、2、...は、内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Snは下記式2の通り表すことができる。S1<S2<S3...2p型電界緩和領域24nの深さは内側から外側に向かうに従って徐々に浅くなるように形成されている。各々のp型電界緩和領域24nの不純物濃度はすべて略等しくなるように形成されている。絶縁膜27は例えばシリコン酸化膜からなる。絶縁膜27は外周領域3の半導体基体7の主面7aを覆うように形成されている。等電位リング領域4は、外周領域3の更に外周を囲むように構成され、半導体基体7の最外周領域に配設されている。図1に示すように、等電位リング領域4は、外周領域3を囲むリング電極31を有する。リング電極31は、n-型ドリフト領域12に接続されている。これにより、等電位リング領域4は、半導体基体7の側面への空乏層の延びを抑制する機能を有するとともに、絶縁膜27の表面のチャージする電荷を安定させる機能とを有する。3半導体装置のセル領域及び外周領域コーナー領域以外の領域の動作前述の図1及び図3に示す半導体装置1の動作は以下の通りである。まず、半導体素子FET6がオン状態になる場合の動作は次の通りである。ドレイン電極19とソース電極18との間に、ドレイン電極19の電位がソース電極18の電位よりも高くなるような電圧が印加される。この状態において、ゲート電極16に閾値電圧以上の電圧が印加されると、ゲート電極16と対向する領域のp型ベース領域14にキャリアこの場合のキャリアは電子が蓄積される。これにより、チャネルが、p型ベース領域14の上面付近にチャネルが形成される。ソース電極18から注入されたキャリア電子はn型ソース領域15、p型ベース領域14のチャネル、n-型ドリフト領域12、基板11を通してドレイン電極19に流れる。なお、電流はドレイン電極19からソース電極18に流れる。次に、半導体素子6がオフ状態の場合の動作は以下の通りである。オフ状態においては、セル領域2のp-型柱状領域13間のみならず外周領域3のp-型柱状領域23n間にも空乏層が広がる。これにより、セル領域2の外周において、外周領域3が機能し、電界集中を抑制することができる。更に、外周領域3において、p型電界緩和領域24nの幅Wnが外周領域3の内側から外側に近づくに連れて小さくなるように構成されている。このため、外周領域3の最も外側のp-型柱状領域23n図1に示すp-型柱状領域234の更に外側まで空乏層が広がり、かつ外周領域3の外側に近づくに連れて空乏層の厚みが緩やかに小さくなる。これにより、外周領域3の外側においても電界を緩和することができ、電界集中を抑制することができる。従って、外周領域3の外側においてリーク電流を抑制することができるので、半導体装置1の耐圧を向上することができる。4セル領域のコーナー領域の外周領域の構造セル領域2のコーナー領域において外周を囲む外周領域3は、基本的にはセル領域2の各辺に沿って配列された外周領域3の構造と同様の構造を備えているが、更に耐圧を向上する構造を備えている。図2及び図3に示すように、第1方向X方向と第2方向Y方向とが交差するコーナー領域に配設される外周領域3、すなわち方形形状を有するセル領域2のコーナー領域に配設される外周領域3は、それ以外の外周領域3と同様に、基板11と、n-型ドリフト領域12と、複数のp-型柱状領域23nn=1、2、...と、p型電界緩和領域24nn=1、2、...と、絶縁膜27とを備えている。コーナー領域においては、外周領域3の内側から外側に向かって配列されるp-型柱状領域23n及びp型電界緩和領域24nの配列個数が、コーナー領域以外の領域において外周領域3の内側から外側に向かって配列されるp-型柱状領域23n及びp型電界緩和領域24nの配列個数に対して多く設定されている。実施例1においては、コーナー領域以外の領域において、外周領域3の内側から外側に向かって2列目のp-型柱状領域232及びp型電界緩和領域242、3列目のp-型柱状領域233及びp型電界緩和領域243はそれぞれ1組ずつ配列されている。これに対して、コーナー領域において、外周領域3の内側から外側に向かって2列目にp-型柱状領域2321及びp型電界緩和領域2421を配設し、3列目に2列目と同一構造並びに同一サイズのp-型柱状領域2322及びp型電界緩和領域2422を配設し、4列目にp-型柱状領域2331及びp型電界緩和領域2431を配設し、5列目に4列目と同一構造並びに同一サイズのp-型柱状領域2332及びp型電界緩和領域2432を配設している。つまり、コーナー領域以外の領域において外周領域3の2列目及び3列目に配設されたp-型柱状領域23n及びp型電界緩和領域24nに対応する列領域に、コーナー領域においては2列目から5列目まで2列分増加したp-型柱状領域23n及びp型電界緩和領域24nが配設されている。2列目及び3列目のp-型柱状領域23n及びp型電界緩和領域24nは、深さ、不純物濃度、幅等の新たなる設定や調整を行わずに半導体装置1の構造並びに製造方法を簡易に実現することができるために、同一構造並びに同一サイズにより構成されている。4列目及び5列目のp-型柱状領域23n及びp型電界緩和領域24nは同様の目的において構成されている。なお、コーナー領域において、1列目から6列目の特にp型電界緩和領域24nの幅寸法W1~W6は外周領域3の内側から外側に向かって徐々に小さくしてもよい。コーナー領域において、外周領域3のp-型柱状領域23nの断面構造並びに平面構造は、コーナー領域以外の外周領域3のp-型柱状領域23nの断面構造並びに平面構造と同一である。すなわち、1つのp-型柱状領域23nと第1方向又は第2方向に隣接する他の1つのp-型柱状領域23nとの距離Dは同一距離である。また、各々のp-型柱状領域23nの深さ、不純物濃度及び幅は同一である。このような構造を採用することによって、コーナー領域においても、外周領域3のn-型ドリフト領域12の電荷とp-型柱状領域23nの電荷とのチャージ比が、セル領域2のn-型ドリフト領域12とp-型柱状領域13とのチャージ比に等しくなる。コーナー領域において、外周領域3のp型電界緩和領域24nの不純物濃度はセル領域2のp型ベース領域14の不純物濃度に対して同等に設定されている。実施例1においては、このコーナー領域の外周領域3のp-型柱状領域23n、p型電界緩和領域24nのそれぞれの平面形状は、セル領域2のp-型柱状領域13、p型ベース領域14のそれぞれの平面形状と同様に六角形形状に設定されている。1つのp型電界緩和領域24nと第1方向又は第2方向に隣接する他の1つのp型電界緩和領域24nとの距離D、並びに1つのp型電界緩和領域24nと外周領域3の内側から外側に配列された隣接する他の1つのp型電界緩和領域24n1との距離Dはすべて等しくなる。図2に示すように、p型電界緩和領域24nの幅Wnn=1、2、...は、2列目と3列目、4列目と5列目はそれぞれ同一幅寸法であるが、全体的に見て外周領域3の内側から外側に近づくに連れて徐々に小さくなるように形成されている。すなわち、幅Wnは下記式3の通り表すことができる。W1>W2=W3>W4=W5>W6...3また、これにより、外周領域3の内側の1つのp型電界緩和領域24nと外側に隣接する他の1つのp型電界緩和領域24n1との間隔Snn=1、2、...は内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Snは下記式4の通り表すことができる。S1<S2<S3<S4<S5...4p型電界緩和領域24nの深さは、幅Wnと同様に、2列目と3列目、4列目と5列目はそれぞれ同一幅寸法であるが、全体的に見て内側から外側に向かう従って徐々に浅くなるように形成されている。各々のp型電界緩和領域24nの不純物濃度はすべて略等しくなるように形成されている。ここで、コーナー領域において、外周領域3に増加された3列目及び5列目又は2列目及び4列目のp-型柱状領域23n及びp型電界緩和領域24nは半導体基体7のデッドスペース素子が配設されていない空き領域に形成されている。従って、半導体装置1のチップ面積を増大させることなく、外周領域3のコーナー領域の耐圧を向上することができる。絶縁膜27、等電位リング領域4のそれぞれは、コーナー領域以外の領域の絶縁膜27、等電位リング領域4のそれぞれと同一構造により構成されている。5半導体装置のセル領域及び外周領域コーナー領域の動作前述の図1及び図3に示す半導体装置1の動作において、半導体素子6がオン状態になる場合の動作は、前述の3項において説明した半導体素子6がオン状態になる動作と同一である。半導体素子6がオフ状態の場合の動作は以下の通りである。オフ状態においては、セル領域2のp-型柱状領域13間のみならず、コーナー領域及びそれ以外の領域において外周領域3のp-型柱状領域23n間にも空乏層が広がる。これにより、セル領域2の外周において、外周領域3が機能し、電界集中を抑制することができる。特に、コーナー領域においては、外周領域3のp型電界緩和領域24nの配列個数を増加しているので、この領域の電界集中を抑制することができる。更に、外周領域3の全体において、p型電界緩和領域24nの幅Wnが外周領域3の内側から外側に近づくに連れて小さくなるように構成されている。このため、外周領域3の最も外側のp-型柱状領域23n図1及び図2に示すp-型柱状領域234の更に外側まで空乏層が広がり、かつ外周領域3の外側に近づくに連れて空乏層の厚みが緩やかに小さくなる。これにより、外周領域3の外側においても電界を緩和することができ、電界集中を抑制することができる。従って、外周領域3の外側においてリーク電流を抑制することができるので、半導体装置1の耐圧を向上することができる。[半導体装置の製造方法]上述した実施例1に係る半導体装置1の製造方法は以下の通りである。まず、図4に示すように、第1層目のn-型ドリフト領域層35aが基板11の主面11aにエピタキシャル成長法を用いて形成される。次に、図5に示すように、所望のパターンを有する開口部36aが形成されたレジスト膜36がn-型ドリフト領域層35aの上面に形成される。ここで、レジスト膜36の開口部36aは、セル領域2のp-型柱状領域13及び外周領域3のp-型柱状領域23nを形成する領域に対応して配設されている。すべての開口部36aは、同じ形状に形成されている。また、1つの開口部36aと隣接する他の1つの開口部36aとの距離ピッチ、ここでは距離Dはすべて等しく形成されている。このレジスト膜36を用い、p型不純物が開口部36aを通してn-型ドリフト領域層35aに導入され、n-型ドリフト領域層35aにp型不純物領域37aが形成される。p型不純物の導入にはイオン注入法が使用される。ここで、イオン注入法を使用して導入されるp型不純物量イオン注入量はn-型ドリフト領域層35aの表面上において、均一に設定されている。これにより、すべてのp型不純物領域37aを形成するために導入されるp型不純物量は均一化される。この後、レジスト膜36は除去される。次に、図6に示すように、第1層目のn-型ドリフト領域層35aの上面に第2層目のn-型ドリフト領域層35bがエピタキシャル成長法を用いて形成される。この後、所望のパターンを有する開口部38aが形成されたレジスト膜38がn-型ドリフト領域層35bの上面に形成される。このレジスト膜38を用い、p型不純物が開口部38aを通してn-型ドリフト領域層35bに導入され、p型不純物領域37bが形成される。p型不純物の導入には前述と同様にイオン注入法が使用される。この後、レジスト膜38は除去される。次に、図7に示すように、同様の工程が所望の回数、例えば4回繰り返し行われる。これにより、n-型ドリフト領域層35c~n-型ドリフト領域層35fがエピタキシャル成長法を用いて同様に形成されつつ、それぞれのドリフト層にp型不純物領域37c~p型不純物領域37fが形成される。次に、最上層のn-型ドリフト領域層35gがエピタキシャル成長法を用いて形成される。なお、この最上層のn-型ドリフト領域層35gには、p型不純物領域が形成されない。最上層のn-型ドリフト領域層35gが形成されると、n-型ドリフト領域12が完成する。次に、熱処理が行われ、図8に示すように、各々のドリフト層に形成されたp型不純物領域37a~37fのp型不純物が拡散され、セル領域2においてn-型ドリフト領域12にp-型柱状領域13が形成され、外周領域3においてn-型ドリフト領域12にp-型柱状領域23nが形成される。ここで、すべてのp型不純物領域37a~37fが同様の条件によって形成されるので、p-型柱状領域13、23nのそれぞれはセル領域2及び外周領域3のいずれにおいても同一深さ、同一幅平面積、同一p型不純物量において形成される。また、セル領域2のp-型柱状領域13とそれに隣接する他のp-型柱状領域13との距離Dは、外周領域3のp-型柱状領域23nとそれに隣接する他のp-型柱状領域23nとの距離Dと同一になる。次に、所望のパターンを有する開口部39aが形成されたレジスト膜39がn-型ドリフト領域12の表面上に形成される図9参照。。ここで、1つの開口部39aとそれに隣接する他の1つの開口部39aとの距離ピッチはセル領域2及び外周領域3に関わらずすべて等しい。一方、外周領域3に形成された開口部39aの幅は外周領域3の内側から外側に近づくに連れて小さくなるように形成されている。これにより、外周領域3に形成された開口部39a間の間隔は外側に近づくに連れて大きくなる。なお、セル領域2に形成された開口部39aの幅はすべて等しい。レジスト膜39を用い、p型不純物がn-型ドリフト領域12の表面部分に導入される。p型不純物の導入にはイオン注入法が使用される。その後、導入されたp型不純物が拡散され、図9に示すように、セル領域2においてp型ベース領域14が形成され、外周領域3においてp型電界緩和領域24nが形成される。この工程が終了すると、半導体基体7がほぼ完成する。ここで、p型ベース領域14及びp型電界緩和領域24nの形状は、レジスト膜39の開口部39aの形状つまり開口部39aの幅寸法に基づいて形成される。具体的には、セル領域2において、すべてのp型ベース領域14は同一幅寸法において形成される。また、1つのp型ベース領域14とそれに隣接する他の1つのp型ベース領域14との距離Dはすべて等しくなる。一方、外周領域3においては、p型電界緩和領域24nの幅Wnは、外周領域3の内側から外側に近づくに連れて小さくなるように形成されている。この結果、1つのp型電界緩和領域24nとそれに隣接する他の1つのp型電界緩和領域24nとの距離Dはすべて等しくなるが、1つのp型電界緩和領域24nとそれに隣接する他の1つのp型電界緩和領域24n1との間隔Snは外周領域3の内側から外側に近づくに連れて大きくなる。この後、蒸着法、フォトリソグラフィー法、エッチング法、リフトオフ法等の既知の工程を用いて、半導体基体7の上層及びドレイン電極19の各構成が形成される。これにより、前述の図1乃至図3に示す実施例1に係る半導体装置1が完成する。[半導体装置の特徴]実施例1に係る半導体装置1においては、以下の効果が得られる。まず、実施例1に係る半導体装置1においては、外周領域3のp型電界緩和領域24nの幅Wnが外周領域3の内側から外側に近づくに連れて小さくなるように構成されている。半導体装置1に逆方向の電圧が印加された場合、セル領域2の各辺に沿って配設された外周領域3に生じる空乏層は外周領域3の最も外側のp-型柱状領域234の外側まで広がり、かつ空乏層の厚みは外周領域3の内側から外側に近づくに連れて緩やかに小さくなる。従って、半導体装置1においては、電界を緩和して電界集中を抑制することができるので、逆方向の電圧が印加されても、セル領域2及び外周領域3においてリーク電流を抑制することができる。この結果、半導体装置1の耐圧を向上することができる。更に、実施例1に係る半導体装置1においては、セル領域2のコーナー領域に外周領域3の内側から外側に向かって配列されたp型電界緩和領域24nの配列個数が、セル領域2の各辺に外周領域3の内側から外側に向かって配列されたp型電界緩和領域24nの配列個数に比べて多く設定されている。これにより、特に電界集中が発生し易いセル領域2のコーナー領域において、外周領域3の最も外側のp-型柱状領域234の外側まで空乏層の広がりをより一層大きくすることができ、かつ空乏層の厚みは外周領域3の内側から外側に近づくに連れて緩やかに小さくなる。従って、半導体装置1においては、セル領域2のコーナー領域の電界を緩和して電界集中を抑制することができるので、逆方向の電圧が印加されても、セル領域2及び外周領域3のすべてにおいてリーク電流を抑制することができる。この結果、半導体装置1の耐圧をより一層向上することができる。更に加えて、コーナー領域のp型電界緩和領域24nはデッドスペースを利用して配列個数が増加されているので、半導体基体7の面積を拡張する必要がなく、半導体装置1の集積度を向上することができる。また、実施例1に係る半導体装置1においては、p型電界緩和領域24nの幅Wnを内側から外側に近づくに連れて小さくすることにより、耐圧を向上することができるので、p型電界緩和領域24nとそれに隣接する他の電界緩和領域24n1との距離Dをすべて同一に設定することができる。これに伴って、セル領域2のp-型柱状領域13とそれに隣接する他のp-型柱状領域13との距離Dと、外周領域3のp-型柱状領域23nとそれに隣接する他のp-型柱状領域23nとの距離Dとをすべて同一に設定することができる。これにより、セル領域2及び外周領域3に関わらず、更に外周領域3のコーナー領域であるか否かに関わらず、すべてのp-型柱状領域13及び23nの深さ及び幅平面積を等しくすることができる。更に、同一のイオン注入量によってp-型柱状領域13及び23nを同一工程において形成することができ、すべてのp-型柱状領域13及び23nのp型不純物量を容易に同一に設定することができる。この結果、セル領域2のn-型ドリフト領域12とp-型柱状領域13とのチャージ比と、外周領域3のn-型ドリフト領域12とp-型柱状領域23nとのチャージ比とを等しくして、半導体装置1の耐圧を向上することができる。すなわち、半導体装置1において、構造並びに製造工程を簡略化しつつ、耐圧を向上することができる。また、実施例1に係る半導体装置1においては、セル領域2の各辺に配設された外周領域3、セル領域2のコーナー領域に配設された外周領域3のそれぞれのp型電界緩和領域24nが内側から外側に近づくに連れて徐々に浅く形成されている。これにより、空乏層の厚みがより緩やかに小さくなるので、電界緩和機能をより一層向上することができる。この結果、半導体装置1の耐圧を更に向上することができる。[電位分布シミュレーションによる実証]次に、前述の実施例1に係る半導体装置1の効果を実証するために実施した電位分布のシミュレーションの実証結果は以下の通りである。実施例1に係る半導体装置1と、この実施例1に係る半導体装置1と比較するための第1比較例に係る半導体装置及び第2比較例に係る半導体装置とについて電位分布のシミュレーションが行われた。実施例1に係る半導体装置1は、前述のように外周領域3のp-型柱状領域23n及びp型電界緩和領域24nの数を増加したものである。なお、実施例1に係る半導体装置1の耐圧は800Vである。第1比較例に係る半導体装置は、すべてのp型電界緩和領域24nを実施例1に係る半導体装置1の最もサイズが大きいp型電界緩和領域24nと略同じ大きさに構成したものである。なお、第1比較例に係る半導体装置において外周領域のp-型柱状領域23nとp型電界緩和領域24nの配列個数は、実施例1に係る半導体装置1の外周領域3のp-型柱状領域23nとp型電界緩和領域24nの配列個数と同一である。第2比較例に係る半導体装置は、すべてのp型電界緩和領域24nを実施例1に係る半導体装置1の最もサイズの小さいp型電界緩和領域24nと略同じ大きさに構成したものである。ここでは、p-型柱状領域23nの幅と電界緩和領域24nの幅とが略同じである。なお、第2比較例に係る半導体装置の外周領域のp-型柱状領域23nとp型電界緩和領域24nの配列個数は、実施例1に係る半導体装置1の外周領域3のp-型柱状領域23nとp型電界緩和領域24nの配列個数と同一である。図10は実施例1に係る半導体装置1の電位分布のシミュレーション結果、図11は第1比較例に係る半導体装置の電位分布のシミュレーションの結果、図12は第2比較例に係る半導体装置の電位分布のシミュレーション結果をそれぞれ示す。図10乃至図12において、波線は等電位線を示し、符号23nを付した実線は外周領域3のp-型柱状領域23nを示し、符号24nを付した実線はn型電界緩和領域24nを示している。図13は、実施例1に係る半導体装置1、第1比較例に係る半導体装置及び第2比較例に係る半導体装置において、逆方向の電圧とリーク電流との関係を示すグラフである。図10に示すように、実施例1に係る半導体装置1においては、外周領域3の最も外側のp-型柱状領域23n及び電界緩和領域24nよりも外側まで等電位線が延びている。そして、実施例1に係る半導体装置1においては、外周領域3の最も外側の等電位線の間隔が第1比較例に係る半導体装置の同一箇所の等電位線に比べて広く、電界集中が緩和されている。また、実施例1に係る半導体装置1においては、外周領域3の最も外側の空乏層の厚みが緩やかに小さくなる。この結果、図13に示すように、実施例1に係る半導体装置1においては、第1比較例及び第2比較例に係る半導体装置に比べて耐圧が高くなっており、耐圧を向上することができる。一方、図11に示すように、第1比較例に係る半導体装置においては、外周領域の最も外側のp-型柱状領域23n及び電界緩和領域24nよりも外側まで等電位線が延びている。しかしながら、外周領域の最も外側においては、等電位線の間隔が小さく、電界集中が生じている。この結果、第1比較例に係る半導体装置においては、外周領域の最も外側の領域においてリーク電流が流れ易く、図13に示すように、実施例1に係る半導体装置1に比べて、耐圧が低くなる。また、図12に示すように、第2比較例に係る半導体装置においては、外周領域の最も外側のp-型柱状領域23n及び電界緩和領域24nまで等電位線が延びていない。これにより、第2比較例に係る半導体装置においては、セル領域の近傍においてリーク電流が流れ易く、図13に示すように、実施例1に係る半導体装置1に比べて、耐圧が低くなる。このように実施例1に係る半導体装置1においては、第1比較例及び第2比較例に係る半導体装置に比べて、耐圧を向上することができる。[外周領域の耐圧測定結果]次に、前述の実施例1に係る半導体装置1の効果を実証するために実施した耐圧測定結果は以下の通りである。図14は実施例1に係る半導体装置1の逆方向の電圧とリーク電流との関係を示すグラフである。図14中、横軸はドレインソース間の電圧VDS、縦軸はリーク電流IDである。資料Aは実施例1に係る半導体装置1の耐圧測定結果であり、実施例1に係る半導体装置1はセル領域2のコーナー領域において外周領域3のp型電界緩和領域24nの配列個数を多くしている。資料Bは比較例に係る半導体装置の耐圧測定結果であり、比較例に係る半導体装置1はセル領域2のコーナー領域とそれ以外の領域において外周領域3のp型電界緩和領域24nの配列個数を同一としている。図14に示すように、実施例1に係る半導体装置1資料Aにおいては、コーナー領域において外周領域3のp型電界緩和領域24nの配列個数を多くしているので、電界集中を緩和することができ、比較例に係る半導体装置資料Bの耐圧に比べて耐圧を向上することができる。実施例2本発明の実施例2は、前述の実施例1に係る半導体装置1において、外周領域3のp型電界緩和領域24nの形状を変えた例を説明するものである。図15に示すように、実施例2に係る半導体装置1は、基本的な構造は前述の実施例1に係る半導体装置1と同様であるが、外周領域3のp型電界緩和領域24nの平面形状をストライプ形状としている。外周領域3において、p-型柱状領域23nの平面形状は図示していないが、前述の実施例1に係る半導体装置1のp-型柱状領域23nと同様の形状により構成されている。セル領域2の各辺に沿って配設され外周領域3の内側から外側に向かってn列目に配列されるp型電界緩和領域24n、セル領域2のコーナー領域に配設され外周領域3の内側から外側に向かってn列目に配列されるp型電界緩和領域24nのそれぞれは一体的に連結され、これらn列目のp型電界緩和領域24nの平面形状は細長く延在するストライプ形状を有する。このn列目のp型電界緩和領域24nはセル領域2の周囲を取り囲むリング状に形成されている。ここで、すべてのp型電界緩和領域24nがセル領域2の周囲を取り囲むリング状に形成される必要はない。例えば、図15に示すように、セル領域2のコーナー領域に配設され外周領域3の内側から外側に向かって3列目に配列される複数のp型電界緩和領域2422のそれぞれは同様に一体的に連結され、これら3列目のp型電界緩和領域2422の平面形状は細長く延在するストライプ形状を有する。3列目のp型電界緩和領域2422はコーナー領域にのみ配置され、上記のリング状に連結されたp型電界緩和領域2421とは分離して形成されている。なお、図15に示すストライプ形状のp型電界緩和領域2422は、リング状のp型電界緩和領域2421と連結されても良い。これらストライプ形状を有する1列目乃至6列目のp型電界緩和領域24nは基本的にはフローティング状態にある。このように構成される実施例2に係る半導体装置1においては、前述の実施例1に係る半導体装置1により得られる効果と同様の効果を得ることができる。その他の実施例以上、実施例1及び実施例2を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した上記実施例に限定されるものではない。本発明の技術的範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施例の一部を変更した変形例について説明する。例えば、上述した実施例1又は実施例2の各構成の形状、数値、材料等は適宜変更可能である。また、上述した実施例1又は実施例2においては、外周領域3のp-型柱状領域23n及びp型電界緩和領域24nをコーナー領域以外において4個、コーナー領域において6個配列する例を説明したが、p型電界緩和領域24nの配列個数は適宜変更可能である。また、上述した実施例1又は実施例2においては、p型電界緩和領域24nの幅を、内側から外側に近づくに連れて徐々に小さくしたが、幅の変化の手法は適宜変更可能である。例えば、最も内側のp型電界緩和領域24nの幅と最も外側のp型電界緩和領域24nの幅とは異なるように設定し、p型電界緩和領域24nの幅が等しくなる領域が最も内側と最も外側との間に配設されてもよい。換言すれば、最も内側のp型電界緩和領域24nの間隔と最も外側のp型電界緩和領域24nの間隔とが異なり、p型電界緩和領域24nの間隔が等しくなる領域が途中にあればよい。また、上述した実施例1又は実施例2においては、p型電界緩和領域24nの深さを、内側から外側に近づくに連れて徐々に浅くしたが、深さの変化の手法は適宜変更可能である。例えば、p型電界緩和領域24nの深さのすべてが同一であってもよい。更に、p型電界緩和領域24nの深さが等しくなる領域は最も内側と最も外側との途中であってもよい。更に、p型電界緩和領域24nの深さがp型ベース領域14よりも深く設定されていてもよい。また、上述した実施例1又は実施例2においては、n-型ドリフト領域層12は複数回積層することによってp-型柱状領域13、23nを形成するスタック型構造について説明したが、ドレイン層にトレンチを形成した後、このトレンチ内に埋め込まれたp-型柱状領域を形成するトレンチ型構造に本発明を適用することができる。この場合にも上述した実施例1又は実施例2に係る半導体装置1により得られる効果と同様の効果を得ることができる。また、上述した実施例1又は実施例2においては、p型及びn型は一例であり、この導電型を反転することができる。