クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、クロック信号が分配されるクロックツリーと、前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路とを有することを特徴とするクロック分配回路。前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号の位相を比較して、位相差を検知することを特徴とする請求項1に記載のクロック分配回路。前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の位相差に基づいて、該複数のフィードバッククロック信号の内、中心特性に近いフィードバッククロック信号を選択して前記バラツキ補正済フィードバッククロック信号として生成することを特徴とする請求項1または2に記載のクロック分配回路。前記位相比較回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差を比較することで、各フィードバッククロック信号の位相差を検知することを特徴とする請求項1に記載のクロック分配回路。前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差から、平均遅延値を算出し、その算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成することを特徴とする請求項1または4に記載のクロック分配回路。前記フィードバッククロック信号生成回路は、前記複数のフィードバッククロック信号の各フィードバッククロック信号と基準クロック信号との遅延差の内、前記平均遅延値と一定値以上の差がある遅延差がある場合、その遅延差を除く、残りの遅延差で平均遅延値を再算出して、その再算出した平均遅延値に従って中心特性となるフィードバッククロック信号を前記バラツキ補正済フィードバッククロック信号として生成することを特徴とする請求項5に記載のクロック分配回路。前記複数のフィードバッククロック信号のフィードバックパスの配線経路は、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置されることを特徴とする請求項1乃至6のいずれか1項に記載にクロック分配回路。請求項1に記載のクロック分配回路の形成方法であって、前記複数のフィードバッククロック信号のフィードバックパスの配線経路を、前記クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する工程と、前記複数のフィードバッククロック信号のフィードバックパスを前記位相比較回路に接続する工程と、前記位相比較回路と前記位相調整回路との間に前記フィードバッククロック信号生成回路を配置する工程とを有することを特徴とするクロック分配回路の形成方法。しかしながら、現在では更に微細化が進み、マスクパターンの露光や素子や配線を構成する薄膜の形成や研磨等の製造工程で起こるバラツキの問題を設計段階に考慮しなければならない状況が存在する。即ち、全く同一の構造の素子や配線により回路をレイアウトしたとしても、配置される位置や周辺の回路の影響で製造段階に形状や電気特性が変わってしまうバラツキが無視できなくなってきた。この製造工程で起こるバラツキの影響は、システマティックな要因とランダムな要因との両方の要因が関係するため設計段階に正確に予測することが難しい。ここで、従来のPLLやDLL等の位相調整機構のフィードバックループパスの形成方法では、単一のフィードバックループパスが製造工程のバラツキによりタイミングの問題を起こしてしまった場合、位相調整を行う構成がないために不良が発生し易くなる。本発明は上記の問題を解決するためになされたものであり、フィードバックパスにトランジションフォルトが発生した場合に、複数のフィードバックパスを使ってフィードバックパスの遅延を調整することを目的とする。上記の目的を達成するための本発明によるクロック分配回路は以下の構成を備える。即ち、クロックツリーの分岐点を通じて分配されるクロック信号で動作する順序回路を有する半導体集積回路におけるクロック分配回路であって、クロック信号が分配されるクロックツリーと、前記クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路と、前記位相比較回路によって検知した位相差に基づいて、前記半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路と、前記フィードバッククロック信号生成回路によって生成された前記バラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるように前記クロック信号を遅延する位相調整回路とを有する。本発明によれば、クロックツリー上に設けたフィードバックパスに高い確率でトランジションフォルトが発生しても、他のフィードバックパスを用いて遅延を調整することが可能となり、歩留まり低下を防ぐことができる。以下、本発明の実施の形態について図面を用いて詳細に説明する。<実施形態1>以下に本発明に係るクロック分配回路、とりわけフィードバッククロック信号生成回路により複数のフィードバッククロック信号の位相差を検知し、中心特性に近いフィードバッククロック信号を選択する実施形態について説明する。ここで、この選択したフィードバッククロック信号は、半導体集積回路内の製造バラツキを補正したバラツキ補正済フィードバッククロック信号として生成することになる。図1は実施形態1のクロック分配回路の構成図である。クロック分配回路101は、半導体集積回路内に設けられ、外部クロック信号の周波数及び位相を参照信号として生成されたクロック信号を、複数の順序回路103、104、105、106及び107へ分配する。クロック分配回路101は、クロック分配網102と、位相比較回路108と、フィードバッククロック信号生成回路109と、位相調整回路110とを具備する。図2に示すように、実施形態1の位相比較回路108は、2入力の位相比較回路201、202及び203で構成される。また、フィードバッククロック信号生成回路109は、中心特性判定回路204とセレクタ205で構成される。図3は実施形態1のフィードバッククロック信号生成回路の動作を示す真理値表である。以下より図1、図2及び図3を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。以下、実施形態1のシステムの動作について説明する。位相調整回路110は、フィードバッククロック信号を基準クロック信号であるリファレンスクロック信号に同期するように位相を調整し、クロック信号としてクロック分配網102へ出力する。ここで、リファレンスクロック信号は、外部から位相調整回路110のリファレンスクロック端子に供給される外部クロック信号である。フィードバッククロック信号は、フィードバック用分岐点から位相調整回路110のフィードバッククロック端子127に供給されるクロック信号である。実施形態1では、フィードバック用分岐点として分岐点111、112及び113の例を示している。ここで、フィードバック用分岐点をブロック間インターフェースのある順序回路のクロック端子近傍に設けるようにしても良い。尚、順序回路103、104、105、106及び107は、フリップフロップFF、レジスタ以外にクロックによって同期して出力する回路であれば良い。また、フィードバックパスの配線経路はクロックツリーの起点からフィードバックパスの分岐点までのクロックの配線経路の近傍に配置されるように形成されるものとする。クロック分配網102は、位相調整回路110のクロック出力端子128から出力されたクロック信号を複数の順序回路103、104、105、106及び107に分配する。クロック分配網102は、クロックツリーを構成する配線と、その配線の途中に設けられた複数のクロックドライバ114~123を備える。図1の位相比較回路108は、図2に示すようにフィードバックパスに接続され、その本数に応じた個数の位相比較回路201、202及び203で構成される。実施形態1の場合、位相比較回路201、202及び203は、それぞれ2入力位相比較回路となっている。位相比較回路201はフィードバックパス124とフィードバックパス125から入力されるフィードバッククロック信号の位相を比較する。位相比較回路202はフィードバックパス124とフィードバックパス126から入力されるフィードバッククロック信号の位相を比較する。位相比較回路203はフィードバックパス125とフィードバックパス126から入力されるフィードバッククロック信号の位相を比較する。このようにして、位相比較回路108は、フィードバックパス124、125及び126から送信されたフィードバッククロック信号の位相の大小関係を得る。図1のフィードバッククロック信号生成回路109は位相比較回路108と位相調整回路110との間に配置され、図2に示すように中心特性判定回路204とセレクタ205により構成される。中心特性判定回路204は位相比較回路108から送信されたフィードバッククロック信号の位相比較結果に基づいて、セレクタ205により中心特性に近いフィードバッククロック信号を選択し、バラツキ補正済フィードバッククロック信号として生成する。その後、選択したフィードバッククロック信号を出力端子206より位相調整回路110へ送信する。中心特性判定回路204は、図3の真理値表で示される論理回路で構成することができる。図3の真理値表は一例であり、他の真理値表で示される論理回路で実現しても構わない。以上のような処理を行った後、位相調整回路110はフィードバッククロック信号生成回路109より送信されたフィードバッククロック信号を受信する。位相調整回路110は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網102へ再出力する。換言すれば、位相調整回路110は、フィードバッククロック信号生成回路109によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。以上説明したように、実施形態1によれば、クロック分配回路によってクロック信号をクロック分配網に供給することにより、中心特性に近いクロック信号を分配することができる。従って、フィードバックパスにトランジションフォルトが発生して特性にばらつきが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。<実施形態2>実施形態2では、フィードバッククロック信号生成回路によって複数のフィードバッククロック信号の位相差を検知し、中心特性となるフィードバッククロック信号バラツキ補正済フィードバッククロック信号を生成する場合の構成について説明する。実施形態1と異なる点は、位相比較回路108とフィードバッククロック信号生成回路109の内部構成である。図4に示すように、実施形態2の位相比較回路108は遅延算出回路401、402及び403によって構成され、フィードバッククロック信号生成回路109は平均値算出回路404によって構成される。図5は実施形態2のフィードバッククロック信号生成回路の動作を示すフローチャートである。図6は実施形態2のフィードバッククロック信号生成回路の動作を示すタイミングチャートである。図4、図5及び図6を用いて本発明のフィードバッククロック信号生成回路の動作を説明する。ステップS501において、遅延算出回路401は、リファレンスクロック405とフィードバックパス124から入力されるフィードバッククロック信号の遅延差位相差を検出する。遅延差は各々の信号の立ち上がりエッジ、立ち下がりエッジ双方について検出する。遅延算出回路401の出力信号406及び407の波形はそれぞれ図6に示す601及び605のようになる。また、遅延算出回路402は、リファレンスクロック405とフィードバックパス125から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路402の出力信号408及び409の波形はそれぞれ図6に示す602及び606のようになる。更に、遅延算出回路403は、リファレンスクロック405とフィードバックパス126から入力されるフィードバッククロック信号の遅延差を検出する。遅延算出回路403の出力信号410及び411の波形はそれぞれ図6に示す603及び607のようになる。ステップS502において、平均値算出回路404は、遅延算出回路401、402及び403によって検出されたリファレンスクロック405と各フィードバッククロック信号との遅延差から、遅延差位相差の平均値を算出する。遅延差の平均値は、クロック信号の立ち上がりエッジ、立ち下がりエッジ双方について算出される。その後、算出した立ち上がりエッジの遅延差の平均値、立ち下がりエッジの遅延差の平均値に従って中心特性となる波形を有するフィードバッククロック信号をバラツキ補正済フィードバッククロック信号として生成する。平均値算出回路404の具体的な動作について、図6を用いて説明する。遅延算出回路401の出力信号601、遅延算出回路402の出力信号602、遅延算出回路403の出力信号603より、立ち上がり遅延平均値604を得る。遅延算出回路401の出力信号605、遅延算出回路402の出力信号606、遅延算出回路403の出力信号607より、立ち下がり遅延平均値608を得る。その後、立ち上がり遅延平均値604を示す信号と立ち下がり遅延平均値608を示す信号の排他的論理和より出力信号609を得る。出力信号609はフィードバッククロック信号として、位相調整回路110に入力される。尚、ここで得られた遅延算出結果よりトランジションフォルトしたフィードバックパスを検出しても良い。即ち、ステップS503において、遅延差の標準偏差を算出して、平均遅延値と比較して大幅に遅延値に差一定値以上の差があるか否かを判定するステップS504。特に、一定値以上の差がある場合ステップS504でYES、トランジションフォルトが発生したと判定する。この場合、遅延が大きいフィードバックパスを平均遅延値算出の対象外として、残りのフィードバックパスを選択してステップS505、対応するフィードバッククロック信号についての平均遅延値を再算出するステップS506。そして、その再算出した遅延差の平均値に従ってフィードバッククロック信号バラツキ補正済フィードバッククロック信号を生成するステップS507。位相調整回路110は、フィードバッククロック信号を受信した後、クロック信号をリファレンスクロック信号に同期するように位相を調整し、クロック信号をクロック分配網102へ再出力する。換言すれば、位相調整回路110は、フィードバッククロック信号生成回路109によって生成されたフィードバッククロック信号とリファレンスクロック信号との位相差が小さくなるように、クロック信号を遅延する。以上説明したように、実施形態2によれば、クロック分配回路によれば、フィードバックパスにトランジションフォルトが発生した場合に歩留まりを低下させることなく、クロック遅延の調整ができる。<実施形態3>実施形態1あるいは実施形態2のクロック分配回路を形成する場合には、以下のような処理を実行することになる。複数のフィードバッククロック信号のフィードバックパスの配線経路を、クロックツリーの起点から前記フィードバックパスの分岐点までのクロックの配線経路の近傍に配置する。複数のフィードバッククロック信号のフィードバックパスを位相比較回路108に接続する。位相比較回路108と位相調整回路110との間にフィードバッククロック信号生成回路109を配置する。