集積回路装置において、コアcore電力領域ブロックを含む複数の電力領域ブロックと、前記コア電力領域ブロックからの制御通信に応答して、前記複数の電力領域ブロックのそれぞれに供給される電力を制御する電力制御回路とを有し、前記電力制御回路は、その各々が前記複数の電力領域ブロックにそれぞれ対応する複数の電力クラスターを含み、前記複数の電力クラスターのそれぞれは、前記コア電力領域ブロックからの制御通信に応答して、前記複数の電力領域ブロックのそれぞれに供給される電力を独立して制御することを特徴とする集積回路装置。前記電力制御回路は、前記コア電力領域ブロックからの前記制御通信に応答して、前記複数の電力クラスターの動作順序を制御する中央クラスターをさらに含むことを特徴とする請求項1に記載の集積回路装置。前記複数の電力クラスターのそれぞれは、前記コア電力領域ブロックからの前記制御通信に応答して、前記複数の電力領域ブロックのそれぞれに供給される電力を遮断し、前記複数の電力領域ブロックのそれぞれに前記電力を再び供給することを特徴とする請求項1に記載の集積回路装置。前記複数の電力領域ブロックのそれぞれは、電力領域ブロックを電気的に分離させるための分離回路isolationcircuitを含むことを特徴とする請求項1に記載の集積回路装置。前記中央クラスターは、前記複数の電力クラスターの内の少なくとも二つを同時に制御し、残りの電力クラスターを順次に制御することを特徴とする請求項2に記載の集積回路装置。前記複数の電力クラスターの内の一つは、前記コア電力領域ブロックからの第1制御信号と前記中央クラスターからの第2制御信号とを受信した場合、前記第2制御信号の受信に応答して、応答信号を前記中央クラスターに伝送し、それ以外の場合、前記第2制御信号を無視することを特徴とする請求項2に記載の集積回路装置。前記中央クラスターは、前記複数の電力クラスターの内の第1電力クラスターから応答を受信する前に、前記複数の電力クラスターの内の前記第1電力クラスターに第1制御信号と前記複数の電力クラスターの内の第2電力クラスターに第2制御信号とを伝送することを特徴とする請求項2に記載の集積回路装置。前記複数の電力領域ブロックの内の少なくとも一つは、外部通信のための入出力インターフェースに対応することを特徴とする請求項1に記載の集積回路装置。前記複数の電力領域ブロックと前記電力制御回路との間の通信チャンネルを提供するシステムバスをさらに有し、前記複数の電力クラスターの内の一つは、前記システムバスに供給される電力を制御することを特徴とする請求項1に記載の集積回路装置。前記複数の電力領域ブロックのそれぞれは、複数のクロッククラスターを含み、前記コア電力領域ブロックからの前記制御通信に応答して、前記複数の電力クラスターのそれぞれは、前記複数のクロッククラスターのそれぞれに供給される複数のクロック信号のそれぞれを独立して制御することを特徴とする請求項1に記載の集積回路装置。システムオンチップSoCであって、それぞれが複数のIPIntellectualPropertyコアを含む複数の電力領域と、それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンfinitestatemachineを含む電力制御ユニットと、その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器centralsequencerとを有することを特徴とするシステムオンチップ。前記複数の有限状態マシンのそれぞれは、複数の状態を含み、前記複数の状態のそれぞれの活性化順序又は活性化有無は、前記レジスタ値によって決定されることを特徴とする請求項11に記載のシステムオンチップ。前記複数の有限状態マシンのそれぞれは、それぞれが前記電力状態と前記動作状態とを独立して制御する複数のサブ-有限状態マシンと、その中に設定された前記レジスタ値に従って、前記複数のサブ-有限状態マシンそれぞれの活性化順序又は活性化有無を決定するメイン状態マシンとを含むことを特徴とする請求項11に記載のシステムオンチップ。前記システムオンチップは、前記複数の電力領域のそれぞれに含まれた前記IPコアのそれぞれの動作を監視し、該監視結果に従って、前記複数の電力領域の内から制御される電力領域に対する前記レジスタ値を生成するCPUcentralprocessingunitをさらに有することを特徴とする請求項11に記載のシステムオンチップ。前記中央順序器によって独立して制御される前記複数の電力領域のそれぞれの最終状態は、互いに同一であることを特徴とする請求項11に記載のシステムオンチップ。前記複数の有限状態マシンのそれぞれは、電力領域単位でパワーアップ状態、パワーダウン状態、パワーアップシーケンス、又はパワーダウンシーケンスとして定義される前記電力状態を制御し、IPコア単位で前記動作状態を制御することを特徴とする請求項11に記載のシステムオンチップ。前記システムオンチップは、それぞれが前記複数の電力領域の間に接続された複数の分離回路をさらに有し、前記複数の分離回路のそれぞれは、前記複数の有限状態マシンのそれぞれに保存された前記レジスタ値に従って接続又は分離されることを特徴とする請求項11に記載のシステムオンチップ。前記複数の有限状態マシンのそれぞれは、前記電力状態を決定するための第1サブ-有限状態マシンと、前記動作状態を決定するための第2サブ-有限状態マシンとを含み、前記複数の電力領域のそれぞれは、電力供給回路から出力される複数の電力信号の内から対応する電力信号を供給するパワーラインと、電力領域中に含まれる複数のIPコアが接続された共通パワーラインと、それぞれが前記パワーラインと前記共通パワーラインとの間に接続され、前記第1サブ-有限状態マシンの制御に従ってスイッチングされる複数の第1スイッチと、クロック制御ユニットから出力される複数のクロック信号のそれぞれを、電力領域中に含まれる前記複数のIPコアのそれぞれに供給するための複数の第2スイッチとを含み、前記複数の第1スイッチのそれぞれのスイッチングの有無は、前記第1サブ-有限状態マシンに保存された第1スイッチレジスタ値に従って決定され、前記複数の第2スイッチのそれぞれのスイッチングの有無は、前記第2サブ-有限状態マシンに保存された第2スイッチレジスタ値に従って決定されることを特徴とする請求項11に記載のシステムオンチップ。前記複数の電力領域のうちの何れか一つの電力領域は、第1コアと第2コアとを含むCPUを含み、前記複数の有限状態マシンのうち、前記何れか一つの電力領域を制御することができる有限状態マシンは、前記第1コアの前記電力状態とリセットの有無とを制御することができる第1サブ-有限状態マシンと、前記第2コアの前記電力状態とリセットの有無とを制御することができる第2サブ-有限状態マシンとを含むことを特徴とする請求項11に記載のシステムオンチップ。それぞれが複数のIPコアを含む複数の電力領域と、それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンを含む電力制御ユニットと、その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器centralsequencerと、前記複数の有限状態マシンの内からリセット機能を実行する複数の有限状態マシンのそれぞれのリセット動作を制御するリセット順序器resetsequencerとを有することを特徴とするシステムオンチップ。それぞれが複数のIPコアを含む複数の電力領域と、階層的に具現された複数の有限状態マシンを含む電力制御ユニットとを有し、前記複数の有限状態マシンの内の子有限状態マシンのそれぞれの活性化順序又は活性化有無は、前記子-有限状態マシンのそれぞれが属する親有限状態マシンに設定された第1レジスタ値によって決定され、前記子有限状態マシンのそれぞれに属する孫有限状態マシンのそれぞれの活性化順序又は活性化有無は、前記子有限状態マシンのそれぞれに設定された第2レジスタ値によって決定され、前記孫有限状態マシンのそれぞれは、前記複数の電力領域のそれぞれに含まれた前記複数のIPコアのそれぞれの電力状態と動作状態とを独立して制御することを特徴とするシステムオンチップ。それぞれが複数のIPコアを含む複数の電力領域を含むシステムオンチップと、それぞれが前記複数のIPコアのそれぞれの制御によって動作する複数の周辺装置とを有し、前記システムオンチップは、それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンを含む電力制御ユニットと、その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器centralsequencerとを含むことを特徴とする電子装置。それぞれが複数のIPコアを含む複数の電力領域を含むシステムオンチップと、前記複数の電力領域の内の何れか一つに含まれた複数のIPコアの内の何れか一つのIPコアの制御に従って動作するディスプレイ装置と、前記複数の電力領域の内の他の一つに含まれた複数のIPコアの内の何れか一つのIPコアの制御に従って動作するメモリ装置とを有し、前記システムオンチップは、それぞれがその中に具現されたレジスタに設定されたレジスタ値によって、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンを含む電力制御ユニットと、その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値によって、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器centralsequencerとを含むことを特徴とする携帯用通信装置。システムオンチップの電力制御方法であって、それぞれが複数のIPコアを含む複数の電力領域のそれぞれを独立して制御する複数の有限状態マシンの内の何れか一つの有限状態マシンが、CPUによって生成された環境設定レジスタ値を受信する段階と、前記環境設定レジスタ値に従って、前記何れか一つの有限状態マシンは、前記複数の電力領域の内の何れか一つの電力領域の電力状態を制御し、前記何れか一つの電力領域に含まれた少なくとも二つのIPコアのそれぞれの動作状態を独立して制御する段階とを有することを特徴とするシステムオンチップの電力制御方法。前記システムオンチップの電力制御方法は、中央順序器の中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する段階をさらに有することを特徴とする請求項24に記載のシステムオンチップの電力制御方法。本発明概念の一実施態様による集積回路装置は、コアcore電力領域ブロックを含む複数の電力領域ブロックを含む。電力制御回路は、コア電力領域ブロックからの制御通信に応答して、複数の電力領域ブロックのそれぞれに供給される電力を独立して制御するように構成される。電力制御回路は、それぞれが複数の電力領域ブロックにそれぞれ対応する複数の電力クラスターpowerclustersを含む。複数の電力クラスターのそれぞれは、コア電力領域ブロックからの制御通信に応答して、複数の電力領域ブロックのそれぞれに供給される電力を独立して制御する。本明細書に開示している本発明の概念による実施形態についての特定の構造的または機能的説明は、単に本発明の概念による実施形態を説明するための目的として例示されたものであって、本発明の概念による実施形態は、多様な形態で実施され、本明細書に説明された実施形態に限定されるものではない。本発明の概念による実施形態は、多様な変更を加えることができ、さまざまな形態を有することができるので、実施形態を図面に例示し、本明細書に詳細に説明する。しかし、これは、本発明の概念による実施形態を特定の開示形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物、または代替物を含む。第1または第2などの用語は、多様な構成要素の説明に使われるが、構成要素は、用語によって限定されてはならない。用語は、一つの構成要素を他の構成要素から区別する目的のみで、例えば、本発明の概念による権利範囲から離脱されないまま、第1構成要素は、第2構成要素と名付けられ、同様に、第2構成要素は、第1構成要素とも名付けられうる。或る構成要素が、他の構成要素に連結されて、または接続されていると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解しなければならない。一方、或る構成要素が、他の構成要素に直接連結されて、または直接接続されていると言及された時には、中間に他の構成要素が存在しないものと理解しなければならない。構成要素の間の関係を説明する他の表現、すなわち、~の間にとすぐ~の間にまたは~に隣合うと~に直接隣合うなども同様に解析しなければならない。本明細書で使った用語は、単に特定の実施形態を説明するために使われたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なる意味と使用しない限り、複数の表現を含む。本明細書で、含むまたは有するなどの用語は、実施された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定しようとするものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものの存在または付加可能性をあらかじめ排除しないものと理解しなければならない。異なる定義がない限り、技術的や科学的な用語を含んで、ここで使われるあらゆる用語は、本発明が属する技術分野で通常の知識を有した者によって、一般的に理解されるものと同じ意味を有する。一般的に使われる辞書に定義されているものような用語は、関連技術の文脈上有する意味と一致する意味を有するものと解析しなければならず、本明細書で明白に定義しない限り、理想的や過度に形式的な意味として解析されない。次に、本発明に係るシステムオンチップ、それを含む装置、及び該システムオンチップの電力制御方法を実施するための形態の具体例を図面を参照しながら説明する。図1は、本発明の実施形態による集積回路装置を示すブロック図である。図1を参照すると、集積回路装置100は、システムバス110、電力供給回路120、第1~第n電力領域ブロック131~13n、及び電力制御回路140を含む。システムバス110は、集積回路装置100の構成要素間にチャンネルchannelを提供する。電力供給回路120は、外部から電力を受信する。電力供給回路120は、受信された外部電力を内部電力に変換して集積回路装置100の構成要素に電力を提供する。電力領域ブロック131~13nは、システムバス110に接続される。電力領域ブロック131~13nは、それぞれ既定の動作を行うように構成される。電力領域ブロック131~13nのそれぞれは、コア、入出力インターフェース、メモリ、クロック発生器、内部インターフェース、タイマー、パワーオンリセットpower-onreset回路などのような構成要素のうち少なくとも一つを含みうる。電力領域ブロック131~13nのそれぞれは、独立して電力を供給される。例えば、第k電力領域ブロック13kkは、nより小さいか、同じ整数は、他の電力領域ブロックの電力ラインと異なる電力ラインを通じて電力を供給される。したがって、第k電力領域ブロック13kに供給される電力は、他の電力領域ブロックに供給される電力と独立して制御される。すなわち、電力領域ブロック131~13nのそれぞれは、独立して節電モードsleepmodeと正常モードnormalmodeの内の一つで制御される。本実施形態において、電力領域ブロック131~13nのうち、第i電力領域ブロックiは、nより小さな整数は、第j電力領域ブロックjは、nより小さな整数の従属電力領域ブロックであり得る。例えば、第i電力領域ブロックは、第j電力領域ブロックの従属電力領域ブロックであり得る。第j電力領域ブロックに電力が供給される時、第i電力領域ブロックに供給される電力は、他の電力領域ブロックと独立して制御される。第j電力領域ブロックの電力供給が遮断される時、第i電力領域ブロックの電力供給は共に遮断される。本実施形態において、電力領域ブロック131~13nの内の少なくとも一つの電力領域ブロックは、電力供給を遮断することが禁止された電力領域ブロックであり得る。電力領域ブロック131~13nのうち少なくとも一つの電力領域ブロックは、節電モードを有していない電力領域ブロックであり得る。本実施形態において、第1電力領域ブロック131は、コアであると仮定する。コア131は、集積回路装置100の諸般の動作を制御するように構成される。例えば、コア131は、ARMプロセッサである。例えば、電力領域ブロック131~13nのうち少なくとも二つの電力領域ブロックがコアであり得る。以下で、符号131は、第1電力領域ブロック又はコアを引用するように使われる。本実施形態において、第2電力領域ブロック132は、入出力インターフェースであると仮定する。入出力インターフェース132は、システムバス110に接続される。入出力インターフェース132は、外部ソースと通信するための少なくとも一つのプロトコルを含む。例えば、入出力インターフェース132は、USBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、シリアルSerial-ATAプロトコル、パラレルParallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そして、IDEIntegratedDriveElectronicsプロトコル、ファイアワイヤー登録商標プロトコル、イーサネット登録商標プロトコルなどのような多様なインターフェースプロトコルの内の少なくとも一つに基盤して外部ソースと通信するように構成される。以下で、符号132は、第2電力領域ブロック又は入出力インターフェースを引用するように使われる。電力制御回路140は、集積回路装置100に供給される電力を制御するように構成される。例えば、電力制御回路140は、コア131の制御に応答して電力領域ブロック131~13nのそれぞれに供給される電力を独立して制御するように構成される。例えば、電力制御回路140は、制御信号CSによって電力領域ブロック131~13nのそれぞれに供給される電力を独立して制御するように構成される。電力制御回路140は、電力クラスター141~14n及び中央クラスター150を含む。電力クラスター141~14nのそれぞれは、電力領域ブロック131~13nのそれぞれに対応する。電力クラスター141~14nは、コア131又は中央クラスター150の制御に応答して電力領域ブロック131~13nのそれぞれに供給される電力を独立して制御するように構成される。本実施形態では、電力クラスター141~14nは、制御信号CSを調節することで電力領域ブロック131~13nのそれぞれに供給される電力を独立して制御するように構成される。本実施形態では、システムバス110が、一つの電力領域ブロックで構成される時、電力クラスター141~14nの内の少なくとも一つは、システムバス110に対応する。同様に、電力供給回路120又はクロック発生回路図示せずに対応する電力クラスターも提供されうる。例えば、第k電力クラスター14kkは、nと同じか、それより小さな整数は、第k電力領域ブロック13kに供給される電力を独立して制御する。第k電力クラスター14kは、第k電力領域ブロック13kに供給される電力を遮断または再開する。中央クラスター150は、コア131の制御に応答して電力クラスター141~14nの動作順序を制御するように構成される。例えば、中央クラスター150は、コア131の制御に応答して電力クラスター141~14nを特定の順序に従って順次に制御するように構成される。例えば、中央クラスター150は、コア131の制御に応答して少なくとも二つの電力クラスターを同時に制御する。図1で、電力領域ブロックの数と電力クラスターの数は、同一であると示している。しかし、電力領域ブロックの数と電力クラスターの数は、互いに異なりうる。図2は、本発明の一実施形態による図1の集積回路装置の動作方法を示すフローチャートである。図1及び図2を参照すると、S110段階で、少なくとも一つの電力クラスターを制御することによって、少なくとも一つの電力領域ブロックの電力供給が制御される。例えば、コア131の制御下で、少なくとも一つの電力クラスターは、対応する少なくとも一つの電力領域ブロックに供給される電力を制御する。例えば、少なくとも一つの電力クラスターの制御下で、少なくとも一つの電力領域ブロックに供給される電力が遮断されるか、再開される。S120段階で、中央クラスター150を制御することによって、電力領域ブロックの電力供給が制御される。例えば、中央クラスター150は、コア131の制御に応答して電力クラスター141~14nを順次に制御する。順次に制御される電力クラスター141~14nによって、電力領域ブロック131~13nに供給される電力が順次に制御される。例えば、電力領域ブロック131~13nに供給される電力が遮断されるか、再開される。S110段階の動作は、集積回路装置100が、電力領域ブロックユニット単位で節電モード又は正常モードに進入する時に行われる。S120段階の動作は、集積回路装置100が、システムレベルで例えば、集積回路装置100の全体が節電モード又は正常モードに進入する時に行われる。図3は、本発明の実施形態によって、電力領域ブロックユニット単位で節電モード又は正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。図1及び図3を参照すると、S210段階で、コア131は、第2電力クラスター142に節電要求sleeprequestを伝達する。受信された節電要求に応答して、第2電力クラスター142は、第2電力領域ブロック132を節電モードで節電制御sleepcontrolするS215段階。例えば、第2電力クラスター142は、第2電力領域ブロック132に供給される電力を遮断する。次に、第2電力クラスター142は、コア131に節電応答sleepresponseを伝送するS220段階。S210段階からS220段階は、電力領域ブロック131~13nの内の特定電力領域ブロック例えば、第2電力領域ブロック132を節電モードに入れるよう制御する動作を構成する。S225段階で、コア131は、第3電力クラスター143に節電要求を伝達する。受信された節電要求に応答して、第3電力クラスター143は、第3電力領域ブロック133を節電モードに入れるよう節電制御するS230段階。次に、第3電力クラスター143は、コア131に節電応答を伝送するS235段階。S225段階からS235段階は、電力領域ブロック131~13nの内の他の一つの電力領域ブロック例えば、第3電力領域ブロック133を節電モードに入れるよう制御する動作を構成する。S210段階からS220段階、及びS225段階からS235段階は、コア131の制御によって独立して行われる。例えば、S210段階からS220段階が行われたか、行われるか、そして、行われるか否かは、S225段階からS235段階が行われることに影響を与えない。同様に、S225段階からS235段階が行われたか、行われるか、そして、行われるか否かは、S210段階からS220段階が行われることに影響を与えない。S240段階で、コア131は、第2電力クラスター142に正常要求normalrequestを伝達する。受信された正常要求に応答して、第2電力クラスター142は、第2電力領域ブロック132を正常モードに入れるよう制御するS245段階。例えば、第2電力クラスター142の制御下で、第2電力領域ブロック132の電力供給が再開される。次に、第2電力クラスター142は、コア131に正常応答normalresponseを伝送するS250段階。S255段階で、コア131は、第3電力クラスター143に正常要求を伝達する。受信された正常要求に応答して、第3電力クラスター143は、第3電力領域ブロック133を正常モードに入れるよう制御するS260段階。次に、第3電力クラスター143は、コア131に正常応答を伝送するS265段階。S225段階からS235段階は、電力領域ブロック131~13nのうち、他の電力領域ブロック例えば、第3電力領域ブロック132を節電モードに入れるよう制御する動作を構成する。S240段階からS250段階は、電力領域ブロック131~13nのうち、特定電力領域ブロック例えば、第2電力領域ブロック132を正常モードに入れるよう制御する動作を構成する。S245段階からS265段階は、電力領域ブロック131~13nのうち、他の電力領域ブロック例えば、第3電力領域ブロック133を正常モードに入れるよう制御する動作を構成する。S240段階からS250段階とS255段階からS265段階は、独立して行われる。例えば、S240段階からS250段階が行われたか、行われるか、または行われるか否かは、S255段階からS265段階が行われたか、行われるか、または行われるかに影響を与えない。同様に、S255段階からS265段階が行われたか、行われるか、または行われるか否かは、S240段階からS250段階が行われたか、行われるか、または行われるかに影響を与えない。図3で、第2及び第3電力領域ブロック132、133が、節電モード及び正常モードに入れるよう制御される動作方法が説明された。第2及び第3電力領域ブロック132、133の以外の残りの電力領域ブロックも第2及び第3電力領域ブロック132、133と同様に、コア131及び対応する電力クラスターの制御下で節電モード及び正常モードに入れるよう制御される。図4は、本発明の実施形態による図1の第1~第n電力領域ブロックのうち一つの電力領域ブロックを示すブロック図である。図4を参照すると、電力領域ブロック13kは、複数のスイッチSW1~SWm、内部ブロックIB、第1分離回路isolationcircuitIC1、及び第2分離回路IC2を含む。内部ブロックIBは、電力ラインPL1~PLmに接続される。電力ラインPL1~PLmは、対応するスイッチSW1~SWmを通じてシステムバス110にそれぞれ接続される。スイッチSW1~SWmは、システムバス110を通じて受信される制御信号に応答して制御される。本実施形態では、スイッチSW1~SWmは、第k電力領域ブロック13kに対応する第k電力クラスター14kから受信される制御信号に応答して制御される。内部ブロックIBは、電力ラインPL1~PLmを通じて電力を供給される。すなわち、電力クラスター14kの制御下でスイッチSW1~SWmが制御されれば、第k電力領域ブロック13kに供給される電力が制御される。内部ブロックIBは、信号ラインSLを通じてシステムバス110に接続される。内部ブロックIBは、信号ラインSLを通じてシステムバス110と通信する。本実施形態では、信号ラインSLは、複数の信号ラインに代替されうる。内部ブロックIBは、第1分離回路IC1を通じて複数の他の電力領域ブロックと通信する。本実施形態では、内部ブロックIBは、第1分離回路IC1を通じて第k-1電力領域ブロック13k-1と通信するよう示している。第1分離回路IC1は、第1制御ラインCL1を通じてシステムバス110に接続される。第1分離回路IC1は、第1制御ラインCL1を通じて受信される制御信号に応答して活性化及び非活性化される。本実施形態では、第1分離回路IC1は、第k電力クラスター14kから第1制御ラインCL1を通じて受信される制御信号に応答して動作する。活性化された第1分離回路IC1は、第k電力領域ブロック13kの電力が遮断される時、内部ブロックIBを第k-1電力領域ブロック13k-1から分離させる。本実施形態では、第k電力領域ブロック13kに供給される電力が遮断される時、第k電力領域ブロック13kの複数の内部ノードのそれぞれの複数の電圧レベルのそれぞれは、接地レベルに調節される。接地レベルに調節されるノードが、外部の第k-1電力領域ブロック13k-1と接続されたノードである場合、第k-1電力領域ブロック13k-1から第k電力領域ブロック13kに電流が流れる。すなわち、第k-1電力領域ブロック13k-1から第k電力領域ブロック13kに漏れ電流leakagecurrentが発生する。第1分離回路IC1は、第k電力領域ブロック13kを第k-1電力領域ブロック13k-1から分離させることによって、漏れ電流を防止するように構成される。内部ブロックIBは、第2分離回路IC2を通じて外部の電力領域ブロックと通信する。本実施形態では、内部ブロックIBは、第2分離回路IC2を通じて第k1電力領域ブロック13k1と通信するよう示している。第2分離回路IC2は、第k電力クラスター14kから第2制御ラインCL2を通じて受信される制御信号に応答して活性化及び非活性化される。活性化された第1分離回路IC1と同様に、第k電力領域ブロック13kの電力が遮断される時、第2分離回路IC2は、第k電力領域ブロック13kを第k1電力領域ブロック13k1から分離させるように構成される。図4で、第k電力領域ブロック13kは、m個のスイッチSW1~SWmを含むものとして示している。しかし、第k電力領域ブロック13kは、一つの電力ライン及び一つのスイッチを通じて電力を供給するように構成することもできる。図4で、第k電力領域ブロック13kは、二つの電力領域ブロックと通信するものとして示している。しかし、第k電力領域ブロック13kは、少なくとも一つの電力領域ブロックと通信し、他の電力領域ブロックと通信しないように構成することもできる。本実施形態では、第k電力領域ブロック13kは、通信する電力領域ブロックにそれぞれ対応する分離回路を含み得る。また実施形態において、第k電力領域ブロック13kは、一つの分離回路を含み、内部ブロックIBと外部ソースと接続された信号ライン間に分離回路が配置されるようにすることができる。すなわち、内部ブロックIBが外部ソースと通信する信号ラインは、一つの分離回路に共通で接続され得る。図5は、本発明の実施形態による図4の電力領域ブロックを制御する電力クラスターの動作方法を示す状態遷移図である。図4及び図5を参照すると、電力クラスター14kの制御下で、電力領域ブロック13kは、節電モードS11及び正常モードS12で動作する。電力領域ブロック13kが、節電モードS11から正常モードS12へと制御される時、電力クラスター14kは、電力領域ブロック13kの複数のスイッチSW1~SWmを順次にターンオンする。すなわち、第k電力領域ブロックに電源が供給される。次に、電力クラスター14kは、第1及び第2分離回路IC1、IC2を非活性化する。すなわち、第k電力領域ブロック13kが、外部と通信可能な状態に制御される。この際、第k電力領域ブロック13kは、正常モードS12に進入する。電力領域ブロック13kが、正常モードS12から節電モードS11へと制御される時、電力クラスター14kは、第1及び第2分離回路IC1、IC2を活性化する。すなわち、第k電力領域ブロック13kは、外部ソースから分離される。次に、電力クラスター14kは、電力領域ブロック13kの複数のスイッチを順次にターンオフする。すなわち、第k電力領域ブロック13kに供給される電力が遮断される。この際、第k電力領域ブロック13kは、節電モードS11に進入する。スイッチSW1~SWmの数と分離回路IC1、IC2の数とによって、電力クラスター14kの動作は変化しうる。例えば、スイッチSW1~SWmの数が増加または減少すれば、電力クラスター14kが、スイッチSW1~SWmを制御する動作の数が増加または減少する。分離回路IC1、IC2の数が増加または減少すれば、電力クラスター14kが、分離回路IC1、IC2を制御する動作の数が増加または減少する。例示的実施形態において、電力クラスター14kは、図5に示すような状態制御動作を行う状態マシンstatemachineであり得る。例示的に、電力クラスター14kは、図5に示すような動作を行うプロセッサprocessorであり得る。図4及び図5で、第k電力領域ブロック13k及び第k電力クラスター14kが説明された。残りの電力領域ブロック及び残りの電力クラスターも、図4及び図5を参照して説明したものと同様に構成される。図6は、本発明の他の実施形態によって、電力領域ブロックユニット単位で節電モードまたは正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。図6で、図3を参照して説明した動作段階と類似した動作段階についての詳細な説明は省略する。図1及び図6を参照すると、S310段階で、コア131は、第2電力クラスター142に節電要求を伝送する。S315段階で、コア131は、第3電力クラスター143に節電要求を伝送する。S320段階で、第2電力クラスター142は、第2電力領域ブロック132を節電モードに入れるよう制御する。S325段階で、第3電力クラスター143は、第3電力領域ブロック133を節電モードに入れるよう制御する。S330段階で、第2電力クラスター142は、コア131に節電応答を伝送する。S335段階で、第3電力クラスター143は、コア131に節電応答を伝送する。すなわち、コア131は、特定電力クラスター例えば、第2電力クラスター142に節電要求を伝送した後、第2電力クラスター142から節電応答が受信される前に、他の電力クラスター例えば、第3電力クラスター143に節電要求を伝送しうる。S340段階で、コア131は、第2電力クラスター142に正常要求を伝送する。S345段階で、コア131は、第3電力クラスター143に正常要求を伝送する。S350段階で、第2電力クラスター142は、第2電力領域ブロック132を正常モードに入れるよう制御する。S355段階で、第3電力クラスター143は、第3電力領域ブロック133を正常モードに入れるよう制御する。S360段階で、第2電力クラスター142は、コア131に正常応答を伝送する。S365段階で、第3電力クラスター143は、コア131に正常応答を伝送する。すなわち、コア131は、特定電力クラスター例えば、第2電力クラスター142に正常要求を伝送した後、第2電力クラスター142から正常応答が受信される前に、他の電力クラスター例えば、第3電力クラスター143に正常要求を伝送しうる。上述したように、コア131は、複数の電力クラスター141~14nを並列的に制御することが可能である。例示的に、中央クラスター150は、複数の電力クラスターのうちの少なくとも2つを同時に制御し、残りの電力クラスターを順次に制御することができる。図7は、本発明の実施形態によって、図2で中央クラスターを制御することによって電力領域ブロックの電力供給プロセスを示すフローチャートである。図1及び図7を参照すると、S410段階で、コア131は、中央クラスター150に節電要求を伝送する。S415段階で、中央クラスター150は、第1電力クラスター141に節電要求を伝送する。S420段階で、第1電力クラスター141は、第1電力領域ブロック131を節電モードに入れるよう制御する。次に、S425段階で、第1電力クラスター141は、中央クラスター150に節電応答を伝送する。S415段階~S425段階は、第1電力クラスター141を通じて第1電力領域ブロック131を節電モードに入れるよう制御する動作を構成する。S430段階で、中央クラスター150は、第2電力クラスター142に節電要求を伝送する。S435段階で、第2電力クラスター142は、第2電力領域ブロック132を節電モードに入れるよう制御する。次に、S440段階で、第2電力クラスター142は、中央クラスター150に節電応答を伝送する。簡潔な説明のために、中央クラスター150は、第1及び第2電力クラスター141、142に節電要求を伝送するものと説明された。しかし、中央クラスター150は、コア131からの節電要求に応答して、複数の電力クラスター141~14nに順次に節電要求を伝送する。例示的実施形態において、図6を参照して説明したように、中央クラスター150は、特定電力クラスターに節電要求を伝送した後、特定電力クラスターから節電応答が受信される前に、他の電力クラスターに節電要求を伝送しうる。例示的実施形態において、コア131から節電要求を受信した後、中央クラスター150は、コア131と独立して動作する。中央クラスター150及び複数の電力クラスター141~14nは、コア131を含む複数の電力領域ブロック131~13nを節電モードに入れるよう制御する。この際、中央クラスター150及び複数の電力クラスター141~14nは、正常モードを保持する。中央クラスター150は、正常イベントnormaleventが検出されるかどうかを判別する。S445段階で、正常イベントが検出される。例えば、中央クラスター150は、正常イベントを検出する。例えば、正常イベントは、集積回路装置100の入出力ピン図示せずのうち正常モードに対応するピンpinに対するアクセスaccessを含む。すなわち、正常モードに対応するピンに対するアクセスが発生する時、中央クラスター150は、正常イベントが検出されたと判別する。例えば、外部から制御信号が受信される時、中央クラスター150は、正常イベントが検出されたと判別する。例えば、正常イベントは、電力領域ブロック131~13nが節電モードに進入した後、経過した時間によって検出される。例えば、電力領域ブロック131~13nが節電モードに進入した後、特定時間が経過する時、中央クラスター150は、正常イベントが検出されたと判別する。例えば、中央クラスター150は、時間を測定するためのカウンターcounter;図示せずを備える。S450段階で、中央クラスター150は、第1電力クラスター141に正常要求を伝送する。S455段階で、第1電力クラスター141は、第1電力領域ブロック131を正常モードに入れるよう制御する。次に、S460段階で、第1電力クラスター141は、中央クラスター150に正常応答を伝送する。S465段階で、中央クラスター150は、第2電力クラスター142に正常要求を伝送する。S470段階で、第2電力クラスター142は、第2電力領域ブロック132を正常モードに入れるよう制御する。次に、S475段階で、第2電力クラスター142は、中央クラスター150に正常応答を伝送する。簡潔な説明のために、中央クラスター150は、正常イベントの検出に応答して第1及び第2電力クラスター141、142に正常要求を伝送するものと説明された。しかし、中央クラスター150は、正常イベントの検出に応答して複数の電力クラスター141~14nに正常要求を伝送する。S480段階で、中央クラスター150は、コア131に正常応答を伝送する。上述したように、コア131が、中央クラスター150に節電要求を伝送する時、中央クラスター150によって、コア131を含む複数の電力領域ブロック131~13nのそれぞれが、節電モードに入れるよう制御される。すなわち、中央クラスター150によって、集積回路装置100が節電モードに入れるよう制御される。また、中央クラスター150によって正常イベントが検出される時、中央クラスター150によって、コア131を含む複数の電力領域ブロック131~13nのそれぞれが、正常モードに入れるよう制御される。すなわち、中央クラスター150によって、集積回路装置100が正常モードに入れるよう制御される。図8は、本発明の実施形態によって、図1の中央クラスターの動作方法を示す状態図である。図1、図7、そして、図8を参照すると、中央クラスター150は、集積回路装置100を節電モードS21及び正常モードS22に入れるよう制御する。例示的実施形態において、中央クラスター150は、コア131から受信される節電要求に応答して、集積回路装置100を節電モードS21に入れるよう制御する。正常イベントが検出される時、中央クラスター150は、集積回路装置100を正常モードS22に入れるよう制御する。集積回路装置100が節電モードS21に入れるよう制御される時、中央クラスター150は、複数の電力領域ブロック131~13nが順次に正常モードに入れるよう制御されるように複数の電力クラスター141~14nを順次に制御する。例示的実施形態において、中央クラスター150は、特定の順序に従って複数の電力クラスター141~14nを順次に制御する。例えば、コア131は、システムバス110及び他の電力領域ブロック132~13nに対するアクセス要請を発生させる構成要素である。コア131からアクセス要請が発生する時、対応する構成要素は節電モードである場合にも、正常モードで制御される。したがって、集積回路装置100が節電モードで制御される時、中央クラスター150は、コア131に対応する第1電力クラスター141を他の電力クラスター142~14nより先に制御する。例えば、入出力インターフェース132又はメモリコントローラ図示せずのようなバスマスタbusmasterは、システムバス110に対するアクセス要請を発生させる構成要素である。バスマスタからアクセス要請が発生する時、システムバス110は節電モードである場合にも、正常モードで制御される。したがって、集積回路装置100が節電モードで制御される時、中央クラスター150は、バスマスタ例えば、入出力インターフェース132に対応する第2電力クラスター142をコア131に対応する第1電力クラスター141の次に制御する。例えば、中央クラスター150は、複数の電力領域ブロックのうち、アクセス権限が高い電力領域ブロックに対応する電力クラスターを他の電力クラスターより先に制御する。集積回路装置100が、節電モードS21から正常モードS22で制御される時、中央クラスター150は、複数の電力クラスター141~14nを特定順序に従って順次に制御する。例示的実施形態において、集積回路装置100が正常モードS22で制御される時の電力クラスター141~14nの動作順序は、集積回路装置100が節電モードS21で制御される時の電力クラスター141~14nの動作順序の逆順である。図8を参照して説明したように、中央クラスター150及び電力クラスター141~14nは、コア131が非活性状態である時にも動作するように構成される。したがって、中央クラスター150及び電力クラスター141~14nは、コア131と独立したハードウェアhardwareで構成される。例えば、中央クラスター150及び電力クラスター141~14nは、状態マシンまたはプロセッサとして具現される。図9は、本発明の実施形態によって、図2で中央クラスターを制御して電力領域ブロックの電力供給プロセスを示すフローチャートである。図1及び図9を参照すると、S510段階で、コア131は、第2電力クラスター142に保持要求maintainrequestを伝送する。S515段階で、コア131は、中央クラスター150に節電要求を伝送する。S520段階で、中央クラスター150は、第1電力クラスター141に節電要求を伝送する。S525段階で、第1電力クラスター141は、中央クラスター150から受信された節電要求に応答して第1電力領域ブロック131を節電モードに入れるよう制御する。S530段階で、第1電力クラスター141は、中央クラスター150に節電応答を伝送する。S520段階~S530段階で、中央クラスター150及び第1電力クラスター141によって、第1電力領域ブロック131が節電モードに入れるよう制御される。S535段階で、中央クラスター150は、第2電力クラスター142に節電要求を伝送する。第2電力クラスター142は、S510段階でコア131から受信された保持要求及びS535段階で中央クラスター150から受信された節電要求に応答して動作する。さらに詳細には、第2電力クラスター142は、コア131から受信された保持要求に応答して、中央クラスター150から受信された節電要求を無視する。例えば、第2電力クラスター150は、第2電力領域ブロック132を節電モードに入れるよう制御せず、中央クラスター150に節電応答を伝送するS540段階。すなわち、集積回路装置100が節電モードで制御される時、コア131の制御に応答して電力領域ブロック131~13nのうち少なくとも一つが正常モードを保持することができる。S545段階で、中央クラスター150は、正常イベントを検出する。S550段階で、中央クラスター150は、第1電力クラスター141に正常要求を伝送する。S555段階で、第1電力クラスター141は、中央クラスター150から受信された正常要求に応答して第1電力領域ブロック141を正常モードに入れるよう制御する。S560段階で、第1電力クラスター141は、中央クラスター150に正常応答を伝送する。S550段階~S560段階で、中央クラスター150及び第1電力クラスター141によって、第1電力領域ブロック131が正常モードに入れるよう制御される。S565段階で、中央クラスター150は、第2電力クラスター142に正常要求を伝送する。ところが、S510段階の保持要求によって、第2電力領域ブロック132は、正常モードを保持している。したがって、第2電力クラスター142は、中央クラスター150から受信された正常要求を無視する。例えば、第2電力クラスター142は、中央クラスター150から受信された正常要求による動作を行わず、中央クラスター150に正常応答を伝送する。上述したように、本発明によれば、電力領域ブロック131~13nは、電力クラスター141~14nによって独立して制御される。各電力クラスターは、対応する電力領域ブロックの制御機能のみ備えるので、電力制御回路140の複雑度が減少し、面積が減少しうる。集積回路装置100が、節電モード又は正常モードで制御される時、複数の電力クラスター141~14nの動作順序が中央クラスター150によって制御される。したがって、集積回路装置100に電力領域ブロックが追加される時、電力制御回路140の全体の構成が更新される必要のない。集積回路装置100に電力領域ブロックが追加される時、追加された電力領域ブロックに対応する電力クラスターが電力制御回路140に追加されれば、該追加された電力領域ブロックが節電モード及び正常モードで制御される。また、追加された電力クラスターの動作順序を含むように中央クラスター150が更新されれば、追加された電力領域ブロックを含む集積回路装置100が節電モード及び正常モードで制御される。すなわち、集積回路装置100の電力制御回路140の適応性が向上し、電力制御回路140の再設計による時間及びコストが減少しうる。図10は、本発明の他の実施形態による集積回路装置を示すブロック図である。図10を参照すると、集積回路装置200は、システムバス210、電力供給回路220、複数の電力領域ブロック231~23n、電力制御回路240、及びクロック発生回路270を含む。システムバス210、電力供給回路220、及び複数の電力領域ブロック231~23nは、図1のシステムバス110、電力供給回路120、及び複数の電力領域ブロック131~13nと同様に構成される。したがって、これらについての詳細な説明は省略する。クロック発生回路270は、クロックを発生するように構成される。クロック発生回路270によって発生したクロックは、システムバス210を通じて集積回路装置200の各構成要素に伝達される。例示的実施形態において、クロック発生回路270が、一つの電力領域ブロックで構成される場合、複数の電力クラスター241~24nの内の少なくとも一つは、クロック発生回路270に対応する。電力制御回路240は、複数の電力クラスター241~24n、複数のクロッククラスター、及び中央クラスター250を含む。複数の電力クラスター241~24nのそれぞれは、複数の電力領域ブロック231~23nのそれぞれに対応する。図1~図9を参照して説明したところと同様に、複数の電力クラスター241~24nは、複数の電力領域ブロック231~23nに供給される電力を制御するように構成される。複数のクロッククラスター261~26pは、複数のクロック領域ブロックclockdomainblocksに対応する。例示的実施形態において、集積回路装置200で電力領域ブロック及びクロック領域ブロックが一致する場合、複数の電力領域ブロック231~23nのそれぞれは、複数のクロック領域ブロックのそれぞれである。この時、複数のクロッククラスター261~26pのそれぞれは、複数の電力領域ブロック231~23nのそれぞれに対応する。例示的実施形態において、集積回路装置200で、複数の電力領域ブロックと複数のクロック領域ブロックとは一致すると仮定する。また、変数pの値は、変数nの値と一致すると仮定する。各クロッククラスターは、対応する電力領域ブロックに供給されるクロックを独立して制御するように構成される。例えば、各クロッククラスターは、中央クラスター250又はコア231の制御に応答してクロック供給を制御するように構成される。中央クラスター250は、複数の電力クラスター241~24nと複数のクロッククラスター261~26pとの動作順序を制御するように構成される。例示的実施形態において、図1~図9を参照して説明したものと同様に、中央クラスター250は、特定順序に従って複数のクロッククラスター261~26pの動作順序を制御し、特定順序に従って複数の電力クラスター241~24nの動作順序を制御するように構成される。図11は、本発明の実施形態によって、図10の電力制御回路の動作方法を示す状態図である。図10及び図11を参照すると、電力制御回路240は、正常モードS31、第1節電モードS32、及び第2節電モードS33で集積回路装置200を制御するように構成される。本実施形態において、第k電力クラスター24kによって第k電力領域ブロック23kの電力供給が制御され、第kクロッククラスター26kによって第k電力領域ブロック23kのクロック供給が制御されると仮定する。第k電力クラスター24k及び第kクロッククラスター26kは、第k電力領域ブロック23kを正常モードS31、第1節電モードS32、及び第2節電モードS33のうち一つで制御する。第k電力領域ブロック23kが正常モードS31である時、第kクロッククラスター26kは、コア231の制御に応答して第k電力領域ブロック23kを第1節電モードに入れるよう制御する。例えば、コア231の制御に応答して、第kクロッククラスター26kは、第k電力領域ブロック23kに供給されるクロックを遮断する。クロック供給が遮断されれば、第k電力領域ブロック23kは、第1節電モードS32に進入する。例えば、第1節電モードS32は、クロックによる動作を中止する動作中止モードoperationstopmodeである。すなわち、第1節電モードS32で、第k電力領域ブロック23kで静的電力消費staticpowerconsumptionは発生するが、動的電力消費dynamicpowerconsumptionは防止される。第k電力領域ブロック23kが第1節電モードS32である時、第kクロッククラスター24k又は第k電力クラスター26kは、コア231の制御に応答して第k電力領域ブロック23kを正常モードS31又は第2節電モードS33に入れるよう制御する。例示的実施形態において、第kクロッククラスター26kの制御下で、第k電力領域ブロック23kのクロック供給が再開される。クロック供給が再開されれば、第k電力領域ブロック23kは、正常モードS31に進入する。例示的実施形態において、電力供給及び電力遮断が、クロック供給及びクロック遮断に代替されるものを除けば、第k電力領域ブロック23kにクロックを供給及び遮断する動作は、図3~図6を参照して説明したものと同様に行われる。例示的実施形態において、第k電力クラスター24kの制御下で、第k電力領域ブロック23kの電力供給が遮断される。電力供給が遮断されれば、第k電力領域ブロック23kは、第2節電モードS33に進入する。第2節電モードS33で、第k電力領域ブロック23kの動的電力消費及び静的電力消費が防止される。第k電力領域ブロック23kが第2節電モードS33である時、第k電力クラスター24kは、コア231の制御下で、第k電力領域ブロック23kを第1節電モードS32で制御する。例えば、第k電力クラスター24kの制御下で、第k電力領域ブロック23kの電力供給が再開される。電力供給が再開されれば、第k電力領域ブロック23kは、第1節電モードS32に進入する。例示的実施形態において、第k電力領域ブロック23kに電力を供給及び遮断する動作は、図3~図6を参照して説明したものと同様に行われる。例示的実施形態において、中央クラスター250によって集積回路装置200が制御されると仮定する。中央クラスター250は、集積回路装置200を正常モードS31、第1節電モードS32、そして、第2節電モードS33のうち一つで制御する。集積回路装置200が正常モードS31である時、中央クラスター250は、コア231の制御に応答して集積回路装置200を第1節電モードS32に入れるよう制御する。例えば、中央クラスター250は、特定順序に従って複数のクロッククラスター261~26pを制御する。中央クラスター250の制御に応答して、複数のクロッククラスター261~26pのそれぞれは、特定順序に従って複数の電力領域ブロック231~23nのそれぞれに供給されるクロックを遮断する。集積回路装置200が第1節電モードS32である時、中央クラスター250は、集積回路装置200を正常モードS31又は第2節電モードS33に入れるよう制御する。例えば、正常イベントが検出される時、中央クラスター250は、集積回路装置200を正常モードS31で制御する。例えば、中央クラスター250は、複数のクロッククラスター261~26pを特定順序に従って制御する。中央クラスター250の制御に応答して、複数のクロッククラスター261~26pは、複数の電力領域ブロック231~23nのクロック供給を特定順序に従って再開する。例示的実施形態において、電力供給及び電力遮断が、クロック供給及びクロック遮断に代替されるものを除けば、複数の電力領域ブロック231~23nにクロックを供給及び遮断する動作は、図7~図9を参照して説明したものと同様に行われる。例示的実施形態において、節電イベントが検出される時、中央クラスター250は、集積回路装置200を第2節電モードS33に入れるよう制御する。例えば、集積回路装置200が第1節電モードS32に進入した後、特定時間が経過する時、中央クラスター250は、集積回路装置200を第2節電モードS33に入れるよう制御する。例えば、外部制御信号に応答して、中央クラスター250は、集積回路装置200を第2節電モードS33に入れるよう制御する。中央クラスター250は、複数の電力クラスター241~24nを特定順序に従って制御する。複数の電力クラスター241~24nは、複数の電力領域ブロック231~23nに供給される電力を特定順序に従って遮断する。集積回路装置200が第2節電モードS33である時、中央クラスター250は、集積回路装置200を第1節電モードS32に入れるよう制御する。例えば、外部から制御信号が受信される時、または集積回路装置200が第2節電モードS33に進入した後、特定時間が経過する時、中央クラスター250は、集積回路装置200を第1節電モードS32に入れるよう制御する。例えば、中央クラスター250は、複数の電力クラスター241~24nを特定順序に従って制御する。複数の電力クラスター241~24nは、複数の電力領域ブロック231~23nの電力供給を特定順序に従って再開する。複数の電力領域ブロック231~23nに電力供給を遮断及び再開する動作は、図7~図9を参照して説明したものと同様に行われる。例示的実施形態において、集積回路装置200が正常モードS31である時、中央クラスター250は、コア231の制御に応答して集積回路装置200を第2節電モードS33に入れるよう制御するように構成することができる。例えば、コア231から節電要求が受信される時、中央クラスター250は、複数のクロッククラスター261~26pを特定順序に従って制御し、複数の電力クラスター241~24nを特定順序に従って制御する。例示的実施形態において、正常イベントが検出される時、中央クラスター250は、集積回路装置200を第2節電モードS33から正常モードS31に入れるよう制御することができる。例えば、中央クラスター250は、複数の電力クラスター241~24nを特定順序に従って制御する。次に、中央クラスター250は、複数のクロッククラスター261~26pを特定順序に従って制御する。すなわち、集積回路装置200が節電モードで制御される時、第1節電モードS32は省略skipされうる。集積回路装置200が正常モードで制御される時、第1節電モードS32は省略されうる。また、集積回路装置200が節電モード及び正常モードで制御される時、第1節電モードS32は省略されうる。上述した実施形態で、集積回路装置200の電力領域ブロック及びクロック領域ブロックは一致すると仮定した。しかし、集積回路装置200の電力領域ブロック及びクロック領域ブロックは異なりうる。図12は、本発明の実施形態によるシステムオンチップ以下、SoCのブロック図である。図12を参照すると、SoC1010は、電子装置、携帯用通信装置、またはIT装置informationtechnologydeviceに含まれうる。SoC1010は、複数の電力領域powerdomains1011-1~1011-nnは、自然数、電力供給回路1013、及び電力管理ユニットpowermanagementunit、以下、PMU1017を含む。それぞれの電力領域1011-1~1011-n、電力供給回路1013、及びPMU1017は、バス1015を通じて互いに通信することができる。SoC1010は、それぞれが複数の電力領域1011-1~1011-nの間に接続された複数の分離回路isolationcircuits1012-1、1012-2、...をさらに含みうる。実施形態によって、複数の分離回路1012-1、1012-2、...のそれぞれは、複数の有限状態マシン1019-1~1019-nのそれぞれに保存されたレジスタ値に従って接続または分離されうる。他の実施形態によって、複数の分離回路1012-1、1012-2、...のそれぞれは、複数の有限状態マシン1019-1~1019-nのうちの何れか一つの有限状態マシンに保存されたレジスタ値に従って接続または分離されうる図17参照。複数の分離回路1012-1、1012-2、...のそれぞれは、複数の電力領域1011-1~1011-nのそれぞれの内部または外部に具現可能である。例えば、複数の分離回路1012-1、1012-2、...のそれぞれは、複数の電力領域1011-1~1011-nの間で発生する漏れ電流経路leakagecurrentpathを遮断することができる。複数の電力領域1011-1~1011-nのそれぞれは、複数のIPIntellectualPropertyコアを含む。ここで、IPコアとは、集積回路1010、例えば、SoCに集積することができる回路circuit、ロジックlogic、またはこれらの組合わせを意味する。また、前記回路または前記ロジックには、コードcodeを保存することができる。例えば、IPコアは、CPU、CPUに含まれた複数のコアのそれぞれ、MFCmulti-FormatCodec、ビデオモジュール例えば、カメラインターフェースcamerainterface、JPEGプロセッサ、ビデオプロセッサ、またはミキサーmixer、など、3Dグラフィックコア、オーディオシステム、ドライバー、ディスプレイドライバー、揮発性メモリvolatilememory、不揮発性メモリnon-volatilememory、メモリコントローラ、またはキャッシュメモリなどを含む。例えば、複数の電力領域1011-1~1011-nのそれぞれは、類似した機能を行う複数のアプリケーションの集合又は複数のモジュールの集合であり得る。アプリケーション又はモジュールは、ハードウェア、又はソフトウェアが内蔵されたハードウェアとして具現可能である。電力供給回路1013は、外部、例えば、バッテリーから供給された外部電力EXPWRを受信し、複数の電力PWR1~PWRnを発生させる。実施形態によって、複数の電力PWR1~PWRnのそれぞれは、複数の電力領域1011-1~1011-nのそれぞれに供給されうる。他の実施形態によって、複数の電力PWR1~PWRnのそれぞれは、複数の電力領域1011-1~1011-nのそれぞれに含まれた複数のIPコアのそれぞれに供給されうる。したがって、一つの電力領域には、少なくとも一つの電力が供給されうる。PMU1017は、複数の有限状態マシンfinitestatemachines、FSM1019-1~1019-nを含む。複数の有限状態マシン1019-1~1019-nのそれぞれは、CPU、例えば、第1電力領域1011-1に具現されたCPUの制御によって、特に、CPUから出力された環境設定レジスタ値に従って、複数の電力領域1011-1~1011-nのそれぞれを独立して制御することができる。複数の有限状態マシン1019-1~1019-nのそれぞれは、その中に含まれた環境設定レジスタconfigurationregisterに設定された環境設定レジスタ値に従って、複数の電力領域1011-1~1011-nのそれぞれに対する電力状態及び/又は動作状態を独立して制御することができる。環境設定レジスタは、1ビット又はそれ以上のビットを含む環境設定レジスタ値を保存することができるストレージstorageの一例である。例えば、環境設定レジスタ値は、複数のビットbitsを含み、複数のビットのうちの一部のビットは、複数の有限状態マシン1019-1~1019-nのそれぞれを区分するための識別ビットidentificationbitsとして使われる。ここで、電力状態とは、パワーアップpower-up状態または、パワーオンpower-on状態、パワーダウンpower-down状態または、パワーオフpower-off状態、パワーアップシーケンスpower-upsequence;または、パワーオンシーケンス、またはパワーダウンシーケンスまたは、パワーオフシーケンスを意味する。パワーアップ状態は、制御される電力領域例えば、ターゲットtarget電力領域の電力または、電圧が完全にパワーアップされた状態を意味する。パワーダウン状態は、ターゲット電力領域の電力がオフされた状態を意味する。パワーアップシーケンスは、ターゲット電力領域が、パワーダウン状態から直接又は少なくとも一つの状態を経てパワーアップ状態に遷移transitionすることを意味する。パワーダウンシーケンスpower-downsequenceは、ターゲット電力領域が、直接又は少なくとも一つの状態を経てパワーアップ状態からパワーダウン状態に遷移することを意味する。例えば、第1電力領域1011-1が、第1有限状態マシン1019-1の制御によってパワーアップ状態である時、第2電力領域1011-2は、第2有限状態マシン1019-2の制御によってパワーダウンシーケンスを行い、第3電力領域1011-3は、第3有限状態マシン1019-3の制御によってパワーアップシーケンスを行うことができる。動作状態は、各IPコアへのクロック信号の供給有無、各IPコアに具現されたデータ保存装置datastoragedeviceに保存されたデータ保持dataretention有無、各IPコアのバス使用有無、各IPコアに具現されたパッドpadの分離または接続有無、または各IPコアに具現されたインターフェースの活性化有無などによって決定されうる。実施形態によって、電力状態と動作状態は、電力領域単位またはIPコア単位で制御されるが、本明細書では、説明の便宜上、電力領域単位で電力状態が制御され、IPコア単位で動作状態が制御されるものを説明する。しかし、一つの電力領域に含まれたCPUが、複数のコアを含む時、複数のコアのそれぞれの電力状態例えば、電力供給有無と動作状態例えば、リセット有無のそれぞれは、コア単位で独立して制御することもできる。例えば、CPUは、複数の電力領域1011-1~1011-nのそれぞれに含まれた複数のIPコアのそれぞれの動作例えば、各IPコアがパワーをどれほど消費しているかの有無、各IPコアが特定動作を行っているかの有無、または各IPコアがアイドル状態idlestateであるかの有無を監視し、該監視結果によって、複数の電力領域1011-1~1011-nのうちから制御される電力領域、すなわち、ターゲット電力領域を指示する環境設定レジスタ値を生成し、該生成された環境設定レジスタ値をバス1015を通じてPMU1017に出力することができる。ターゲット電力領域の電力状態を制御することができる有限状態マシンは、CPUから出力された環境設定レジスタ値を解析し、該解析結果によって、電力領域単位でターゲット電力領域の電力状態を制御することができる。また、有限状態マシンは、環境設定レジスタ値に従って、ターゲット電力領域に含まれた複数のIPコアのそれぞれの動作状態を独立して制御することができる。実施形態によって、PMU1017は、その中に含まれた中央環境設定レジスタ1021-1に設定された少なくとも一つの中央環境設定レジスタ値に従って、複数の有限状態マシン1019-1~1019-nの活性化順序又は活性化有無を決定する中央順序器centralsequencer1021をさらに含みうる。例えば、少なくとも一つの中央環境設定レジスタ値に従って、PMU1017は、各電力領域1011-1~1011-nの電力状態を均一にinauniform制御するSoCレベルSoC-level電力制御動作または各電力領域1011-1~1011-nの電力状態を独立して制御する領域レベルdomain-level電力制御動作を行うことができる。本明細書で具体的な実施形態のなしに活性化と言及される時、前記活性化は、特定動作例えば、電力供給有無、クロック供給有無、データ保持有無、分離isolation有無、またはリセット有無を行うために特定の対象、例えば、状態または有限状態マシンが特定の行為や特定の仕事を行うことを意味する。中央順序器1021は、複数の状態statesを含む有限状態マシンとして具現可能である。例えば、状態は、回路、ロジック、コード、またはこれらの組合わせで具現可能である。複数の状態のそれぞれの活性化順序又は活性化有無は、少なくとも一つの中央環境設定レジスタ値に従って決定され、複数の状態のそれぞれの活性化順序又は活性化有無によって、複数の有限状態マシン例えば、1019-1~1019-nのそれぞれの活性化順序又は活性化有無が決定されうる。中央順序器1021は、複数の有限状態マシン1019-1~1019-nのそれぞれの活性化順序又は活性化有無のみを決定するだけであり、複数の有限状態マシン1019-1~1019-nのそれぞれの動作有無又は動作結果は決定しない。したがって、活性化された有限状態マシンでも、所定の行為または所定の仕事もしないこともある。中央順序器1021は、複数の有限状態マシン1019-1~1019-nのそれぞれとハンドシェーキングhandshakingを通じて互いに通信することができる。中央順序器1021は、SoCレベル電力制御を担当するので、中央順序器1021に保存された中央環境設定レジスタ値に従って活性化された複数の有限状態マシン1019-1~1019-nのそれぞれによって、独立して制御される複数の電力領域1011-1~1011-nのそれぞれの最終状態finalstateは互いに同一である。最終状態が有限状態マシンの最終状態を意味する場合、最終状態に対応するサブ有限状態マシンは、特定の行為または特定の仕事を行うこともあり、行わないこともある。例示的実施形態において、最終状態は、正常動作状態normaloperationstate、スリープ状態sleepstate、または深い停止状態deep-stopstateであり得る。正常動作状態では、複数の電力領域1011-1~1011-nのいずれもは、パワーアップ状態になる。スリープ状態では、PMU1017を除外した複数の電力領域1011-1~1011-nのいずれもは、パワーダウン状態になる。深い停止状態では、複数の電力領域1011-1~1011-nのそれぞれに具現された複数のIPコアのそれぞれへのクロック信号の供給が遮断され、CPUに供給される電力もパワーダウン状態になる。他の実施形態によって、PMU1017は、リセットイベント例えば、ハードウェアリセットhardwarereset、ソフトウェアsoftwareリセット、ウォームリセットwarmreset、またはウェークアップwakeupリセットによって、複数の有限状態マシン1019-1~1019-n、及び中央順序器1021のうちからリセット機能を行う複数の有限状態マシンのそれぞれのリセット動作を制御することができるリセット順序器resetsequencer1023をさらに含みうる。リセット順序器1023は、複数の状態を含む有限状態マシンとして具現可能である。図1に示したように、リセット順序器1023は、各有限状態マシン1019-1、1019-2、及び中央順序器1021のリセット動作を制御することができる。図13に示すように、第1有限状態マシン1019-1は、複数のサブ-有限状態マシン1119-1、1119-2を含み、図17に示すように、第2有限状態マシン1019-2は、複数のサブ-有限状態マシン1210-1~1210-sと複数のサブ-有限状態マシン1210-1~1210-sのそれぞれの活性化順序又は活性化有無を決定することができるメイン有限状態マシン1200とを含む。本明細書に記載の各有限状態マシンは、その名称にもかかわらず、CPU1111から出力された環境設定レジスタ値を保存するための環境設定レジスタを含む。図13は、図12に示した第1電力領域1011-1と第1有限状態マシン1019-1とのブロック図である。図12と図13とを参照すると、例示的に示した第1電力領域1011-1は、CPU1111、パワーライン1101、及び複数のスイッチ1110-1、1110-2を含む。CPU1111は、複数個のコア1111-1、1111-2を含み、各コア1111-1、1111-2に供給される電力PWR1は、各サブ-有限状態マシン1119-1、1119-2の制御によって独立して制御される。また、各コア1111-1、1111-2のリセット有無は、各サブ-有限状態マシン1119-1、1119-2の制御によって独立して制御される。例えば、第1サブ-有限状態マシン1119-1は、その中に含まれた環境設定レジスタ1120-1に設定された環境設定レジスタ値に従って、第1スイッチング信号SW11又は第1リセット信号RST1を発生させうる。したがって、第1スイッチ1110-1は、第1スイッチング信号SW11に従って第1コア1111-1に電力PWR1を供給するか、第1コア1111-1に供給される電力PWR1を遮断することができる。第2サブ-有限状態マシン1119-2は、その中に含まれた環境設定レジスタ1120-2に設定された環境設定レジスタ値に従って、第2スイッチング信号SW12又は第2リセット信号RST2を発生させうる。したがって、第2スイッチ1110-2は、第2スイッチング信号SW12に従って第2コア1111-2に電力PWR1を供給するか、第2コア1111-2に供給される電力PWR1を遮断することができる。例えば、各コアIPコア1111-1、1111-2の電力状態がパワーアップ状態、すなわち、電力PWR1が、各各コアIPコア1111-1、1111-2に供給されている時、環境設定レジスタ1120-1に保存された環境設定レジスタ値がCPU1111によって0x0に設定されれば、第1サブ-有限状態マシン1119-1は、ハイレベルを有するスイッチ信号SW11を出力する。したがって、PMOSトランジスタとして具現された第1スイッチ1110-1がターンオフされるので、第1コア1111-1に供給される電力PWR1は遮断される。逆に、各コアIPコア1111-1、1111-2の電力状態がパワーダウン状態、すなわち、電力PWR1が、各コアIPコア1111-1、1111-2に供給されていない時、環境設定レジスタ1120-1に保存された環境設定レジスタ値がCPU1111によって0x3に設定されれば、第1サブ-有限状態マシン1119-1は、ローレベルを有するスイッチ信号SW11を出力する。したがって、PMOSトランジスタとして具現された第1スイッチ1110-1はターンオンされるので、第1コア1111-1に電力PWR1が供給される。環境設定レジスタ1120-2に設定された環境設定レジスタ値に従って、第2サブ-有限状態マシン1119-2は、第2コア1111-2に電力PWR1を供給するか、第2コア1111-2に供給される電力PWR1を遮断することができる。図14は、図12に示した第2電力領域のブロック図であり、図15は、図13に示したデータ保存装置のブロック図であり、図16は、図12に示した分離回路のブロック図であり、図17は、図12に示した第2有限状態マシンのブロック図である。図14から図17を参照すると、例示的に示した第2電力領域1011-2は、複数の第1スイッチ1130-1~1130-kkは、自然数、複数のIPコア1140-1~1140-mmは、自然数、複数の第2スイッチ1149-1~1149-m、クロック管理ユニットclockmanagementunit、CMU1150、及び位相同期ループphaselockedloop、PLL1151を含む。複数の第1スイッチ1130-1~1130-kのそれぞれは、パワーライン1131-1と共通パワーライン1131-2との間に接続される。例えば、複数の第1スイッチ1130-1~1130-kのそれぞれが、PMOSトランジスタとして具現される時、パワーダウンシーケンスで、複数の第1スイッチ1130-1~1130-kのそれぞれは、第1サブ-有限状態マシン1210-1から出力された複数のスイッチング信号SW31~SW3kのそれぞれによってターンオフされうる。すなわち、複数のスイッチング信号SW31~SW3kのそれぞれのレベルは、第1サブ-有限状態マシン1210-1に具現された環境設定レジスタ1211-1に設定された環境設定レジスタ値に従って決定されうる。パワーアップシーケンスで、複数の第1スイッチ1130-1~1130-kのそれぞれは、第1サブ-有限状態マシン1210-1から出力された複数のスイッチング信号SW31~SW3kのそれぞれに従ってターンオンされうる。すなわち、複数のスイッチング信号SW31~SW3kのそれぞれのレベルは、第1サブ-有限状態マシン1210-1に具現された環境設定レジスタ1211-1に設定された環境設定レジスタ値に従って決定されうる。CPU1111は、環境設定レジスタ1211-1に保存される環境設定レジスタ値を設定することができる。各IPコア1140-1~140-mは、各内部ロジック回路1141-1~1141-mと各インターフェース1145-1~1145-mとを含む。各内部ロジック回路1141-1~1141-mは、各IPコア1140-1~1140-mのコアであって、各データ保存装置1143-1~1143-mを含みうる。各データ保存装置1143-1~1143-mの構造は、図15に示すものである。各データ保存装置1143-1~1143-mの構造は、実質的に同一であるので、説明の便宜上、一つのデータ保存装置1143-1を示す。各データ保存装置1143-1~1143-mは、パワーダウンシーケンス又はパワーダウン状態で保存しなければならないデータDATAを保持retentionする機能を行うデータ保存装置の一例である。データ保存装置1143-1は、第1データ保存装置1144-1と第2データ保存装置1144-2とを含む。第1データ保存装置1144-1は、第3サブ-有限状態マシン1210-3から出力された保持制御信号RC1に従って、その中に保存されたデータを第2データ保存装置1144-2に伝送する。したがって、第2データ保存装置1144-2は、パワーダウンシーケンス又はパワーダウン状態でもデータを保持することができる。例えば、各データ保存装置1144-1、1144-2は、ラッチとして具現可能である。各データ保存装置1143-1~1143-mのデータ保持有無は、第3サブ-有限状態マシン1210-3から出力された複数の制御信号RC1~RCmのそれぞれの活性化順序又は活性化有無に従って決定される。複数の制御信号RC1~RCmのそれぞれの活性化順序又は活性化有無は、第3サブ-有限状態マシン1210-3の環境設定レジスタ1211-3に保存された環境設定レジスタ値のそれぞれに従って決定される。CPU1111は、環境設定レジスタ1211-3に保存される環境設定レジスタ値を設定することができる。複数の第2スイッチ1149-1~1149-mのそれぞれの活性化順序又は活性化有無は、CMU1150から出力された複数の制御信号CT1~CTmのそれぞれの活性化順序又は活性化有無に従って決定される。CMU1150は、第2サブ-有限状態マシン1210-2から出力された制御信号CMUCに従って、複数の制御信号CT1~CTmのそれぞれの活性化順序又は活性化有無を決定する。実施形態によって、複数の第2スイッチ1149-1~1149-mのそれぞれの活性化順序又は活性化有無は、第2サブ-有限状態マシン1210-2の制御によって直接決定されうる。複数の第2スイッチ1149-1~1149-mのそれぞれは、ANDゲートとして具現可能である。したがって、各ANDゲート1149-1~1149-mは、各制御信号CT1~CTmのレベルによって、各クロック信号CLK1~CLKmを各IPコア1140-1~1140-mに供給するか、遮断することができる。CMU1150は、PLL1151から出力したクロック信号CLKによって、複数のクロック信号CLK1~CLKmを発生させうる。複数のクロック信号CLK1~CLKmのそれぞれは、複数のIPコア1140-1~1140-mのそれぞれの動作クロック信号として使われる。回路又はロジックとして具現可能な各インターフェース1145-1~1145-mは、PMU1017内に具現され、各インターフェース1145-1~1145-mの動作を制御することができるサブ-有限状態マシン図示せずから出力された各制御信号PC1~PCmによってイネーブル又はディセーブルされうる。各制御信号PC1~PCmの活性化順序又は活性化有無は、サブ-有限状態マシンに具現された環境設定レジスタに設定された各環境設定レジスタ値によって決定される。各インターフェース1145-1~1145-mは、パッドであり得る。各パッドは、各制御信号PC1~PCmによって分離、接続、または保持することができる。また、各インターフェース1145-1~1145-mは、オシレーターパッドoscillatorpadであり得る。各オシレーターパッドは、各制御信号PC1~PCmによってオン又はオフされうる。図17に示すように、第2有限状態マシン1019-2は、複数のサブ-有限状態マシン1210-1~1210-sのそれぞれの活性化順序又は活性化有無を決定するためのメイン有限状態マシン1200を含む。複数のサブ-有限状態マシン1210-1~1210-sのそれぞれの活性化順序又は活性化有無は、メイン有限状態マシン1200の環境設定レジスタ1201に設定された環境設定レジスタ値に従って決定される。CPU1111は、環境設定レジスタ1201に保存される環境設定レジスタ値を設定することができる。上述したように、メイン有限状態マシン1200と複数のサブ-有限状態マシン1210-1~1210-sのそれぞれは、ハンドシェーキングを通じて互いに通信する。CPU1111は、各電力領域1011-1~1011-nに含まれた各IPコアの状態を監視し、該監視結果によって、各環境設定レジスタ1201、及び1211-1~1211-sに設定される環境設定レジスタ値を生成することができる。図18は、本発明の実施形態による有限状態マシンの包括的な状態図である。図18を参照すると、包括的な状態図は、複数の状態S1001~S1023を含む。本明細書に記載の各有限状態マシンは、複数の状態S1001~S1023のうちの少なくとも二つの状態を含む。回路、ロジック、コード、又はこれらの組合わせで具現可能な各状態S1001~S1023は、各状態S1001~S1023に対応する下位有限状態マシンの動作を制御することができる。また、各状態S1001~S1023は、各状態S1001~S1023に対応する下位有限状態マシンとハンドシェーキングとを通じて要求信号requestsignalと応答信号acknowledgesignalとを送受信することができる。各条件、例えば、要求信号C1~C9は、上位有限状態マシンから出力された信号であり、各条件、例えば、要求信号C11~C13は、有限状態マシンの内部で生成された信号である。図18を参照すると、対応する上位有限状態マシンから出力された各要求信号C1~C9に従って、各状態S1005、S1008、S1011、S1013、S1023、S1020、S1017、及びS1015が実行される。リセットシーケンスresetsequenceは、状態S1001から状態S1003までを含む。例えば、状態S1001でリセットイベントC9が入力されれば、リセット順序器1023は、状態S1002と状態S1003とを順次に行う。各状態S1002、S1003は、ハンドシェーキングを通じて各下位有限状態マシンと通信する。したがって、ターゲット電力領域は、状態S1002と状態S1003とを通じてパワーアップ状態S1004に遷移する。パワーダウンシーケンスは、状態S1005から状態S1013までを含む。CPUから出力された環境設定レジスタ値に従って、複数の状態S1005~S1013のそれぞれの活性化順序又は活性化有無が決定される。パワーアップ状態S1004を有する有限状態マシンに上位有限状態マシンから条件C1、例えば、パワーダウン要求信号が入力されれば、状態S1004は状態S1005に遷移する。状態S1005は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、状態S1005は、下位有限状態マシンから出力された応答信号に従って状態S1006に遷移する。状態S1006は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、状態S1006は、下位有限状態マシンから出力された応答信号に従って状態S1007に遷移する。上位有限状態マシンから条件C2が入力される前に条件C11が発生すれば、状態S1007は状態S1008に遷移せずに状態S1021に遷移する。しかし、条件C11が発生する前に上位有限状態マシンから条件C2が入力されれば、状態S1007は状態S1008に遷移する。パワーアップ状態S1004は、複数の状態S1005~S1013を通じてパワーダウン状態S1014に遷移する。パワーアップシーケンスは、状態S1015から状態S1023までを含む。CPUから出力された環境設定レジスタ値に従って、複数の状態S1015~S1023のそれぞれの活性化順序又は活性化有無が決定される。上位有限状態マシンから条件C8が入力されれば、パワーダウン状態S1014は状態S1015に遷移し、状態S1015は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、下位有限状態マシンから応答信号が入力されれば、状態S1015は状態S1016に遷移する。状態S1016は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信する。上位有限状態マシンから条件C7が入力されれば、状態S1016は状態S1017に遷移し、状態S1017は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信する。状態S1014は、複数の状態S1015~S1023を通じてパワーアップ状態S1004に遷移する。例えば、活性化された状態に対応する下位有限状態マシンは、上記状態から出力された要求信号によって行為又は仕事を行うこともあり、行わないこともある。例えば、パワーダウンシーケンスで環境設定レジスタ値に従って状態S1005~S1013のいずれもが活性化されても、状態S1007に対応する下位有限状態マシンが所定の行為又は所定の仕事もしないこともある。この場合、状態S1007は、下位有限状態マシンから出力された応答信号に従って状態S1008にすぐに遷移する。すなわち、状態S1007はバイパスされうる。バイパスされた状態又はバイパスされた状態に対応する有限状態マシンは、非活性化deactivationされたと定義することができる。例えば、環境設定レジスタ値‘1’に該当する状態の下位有限状態マシンが所定の行為又は仕事を行い、環境設定レジスタ値‘0’に該当する状態の下位有限状態マシンが、所定の行為又は所定の仕事を行わないと定義すれば、環境設定レジスタ値のそれぞれに対応する複数の状態のそれぞれの活性化順序又は活性化有無は決定されうる。例えば、パワーダウンシーケンスで環境設定レジスタ値が‘111111111’に設定されれば、複数の状態S1005~S1013は順次に活性化され、これにより、複数の状態S1005~S1013のそれぞれに対応する下位有限状態マシンは、所定の行為または所定の仕事を行うことができる。しかし、環境設定レジスタ値が‘101010101’に設定されれば、各状態S1006、S1008、S1010、及びS1012はバイパスされる。すなわち、各状態S1006、S1008、S1010、及びS1012は、非活性化されたと定義することができる。実施形態によって、環境設定レジスタ値が‘101010101’に設定されれば、状態S1005に対応する行為又は仕事が終了すれば、状態S1005は状態S1007に遷移または、ジャンプし、状態S1007に対応する行為又は仕事が終了すれば、状態S1007は状態S1009に遷移する。同様に、状態S1009は状態S1011に遷移し、状態S1011は状態S1013に遷移する。したがって、環境設定レジスタ値は、複数の状態のそれぞれの活性化順序又は活性化有無を決定することができる。複数の状態のそれぞれの活性化順序又は活性化有無に従って、複数の有限状態マシンのそれぞれの活性化順序又は活性化有無が決定される。上述したように、環境設定レジスタ値‘1’に対応する状態、又は状態に対応する有限状態マシンは活性化されたと表現し、環境設定レジスタ値‘0’に対応する状態、又は状態に対応する有限状態マシンは非活性化されたと表現することができる。図19は、図18に示した状態図の一実施形態によるサブセットを示す図である。図19に示したサブセットは、図18の状態図に含まれた複数の状態S1001~S1023のうちから二つの状態S1004、S1014のみを含む有限状態マシンの状態図である。図12、図13、図17、図18、及び図19を参照すると、各サブ-有限状態マシン1119-1、1210-1は、二つの状態S1004、S1014を含む。パワーアップ状態S1004でターゲット電力領域は正常に動作し、パワーダウン状態S1014でターゲット電力領域はパワーダウン状態である。各状態S1004、S1014は、各要求信号down_req、up_reqによって遷移される。各要求信号down_req、up_reqのソースは、中央順序器1021又は各サブ-有限状態マシン1119-1、1210-1の各環境設定レジスタ1120-1、1211-1である。中央順序器1021は、SoCレベル電力制御を担当し、各環境設定レジスタ1120-1、1211-1は、領域レベル電力制御を担当する。図20は、図18に示した状態図の他の実施形態によるサブセットを示す図である。図20に示したサブセットは、図18の状態図に含まれた複数の状態S1001~S1023のうちから複数の状態S1004~S1007、S1009、S1014、S1019、及びS1021~S1023を含む有限状態マシンの状態図である。図20を参照すると、パワーアップ状態S1004とパワーダウン状態S1014との間には、複数の状態S1005、S1006、S1007、及びS1009が存在する。上位有限状態マシンから出力された一つの要求信号down_reqによって、パワーアップ状態S1004は、複数の状態S1005~S1009を通じてパワーダウン状態S1014に遷移することができる。すなわち、パワーアップ状態S1004を有する電力領域又はIPコアは、複数の状態S1005、S1006、S1007、及びS1009を含むパワーダウンシーケンスを通じてパワーダウン状態S1014に遷移することができる。上位有限状態マシンから出力された一つの要求信号up_reqによって、パワーダウン状態S1014は、複数の状態S1019、S1021、S1022、及びS1023を通じてパワーアップ状態S1004に遷移することができる。すなわち、パワーダウン状態S1014を有する電力領域又はIPコアは、複数の状態S1019、S1021、S1022、及びS1023を含むパワーアップシーケンスを通じてパワーアップ状態S1004に遷移することができる。図21は、図18に示した状態図のまた他の実施形態によるサブセットを示す図である。図21を参照すると、パワーアップ状態S1004とパワーダウン状態S1014との間には、複数の状態S1005、S1006、S1007、及びS1009が存在する。複数の要求信号down_req[0]、down_req[1]によって、パワーアップ状態S1004は、複数の状態S1005、S1006、S1007、及びS1009を通じてパワーダウン状態S1014に遷移することができる。すなわち、パワーアップ状態S1004を有する電力領域又はIPコアは、複数の状態S1005、S1006、S1007、及びS1009を含むパワーダウンシーケンスを通じてパワーダウン状態S1014に遷移することができる。複数の要求信号down_req[0]、down_req[1]のそれぞれは、同一の上位有限状態マシンまたは相異なる上位有限状態マシンから出力される。例えば、最初の要求信号down_req[0]によって、ターゲット電力領域に対応するあらゆるバスマスタがディセーブルされ、二番目の要求信号down_req[1]によって、ターゲット電力領域に供給される電力が遮断されうる。複数の要求信号up_req[0]、up_req[1]によって、パワーオフ状態S1014は、複数の状態S1019、S1021、S1022、及びS1023を通じてパワーアップ状態S1004に遷移することができる。すなわち、パワーアップ状態S1004を有する電力領域又はIPコアは、複数の状態S1019、S1021、S1022、及びS1023を含むパワーアップシーケンスを通じてパワーアップ状態S1004に遷移することができる。複数の要求信号up_req[0]、up_req[1]のそれぞれは、同一の上位有限状態マシンまたは相異なる上位有限状態マシンから出力される。図22は、図18に示した状態図のさらに他の実施形態によるサブセットを示す図である。図21と図22とを参照すると、パワーダウンシーケンスに含まれた状態S1007は、状態S1009を通じてパワーダウン状態S1014に到逹する前に、条件C11によってパワーアップシーケンスに含まれた状態S1021に遷移することができる。この場合、パワーアップ状態S1004を有する電力領域又はIPコアは、パワーダウン状態S1014に到逹する前に、各状態S1021、S1022、及びS1023を通じて再びパワーアップ状態S1004に戻ることができる。図22に示したように、最初のダウン要求信号down_req[0]によって、ターゲット電力領域、例えば、CPUのL2キャッシュメモリに対するデータ保持が行われ、二番目のダウン要求信号down_req[1]によって、ターゲット電力領域、例えば、L2キャッシュメモリに供給される電力が遮断されうる。図23は、図18に示した状態図のさらに他の実施形態によるサブセットを示す図である。図22と図23とを参照すると、リセット機能を行う有限状態マシンは、上位有限状態マシンから出力されたリセット要求信号reset_reqによって、複数の状態S1002、S1003を含むリセットシーケンスを行う。したがって、有限状態マシンの制御によって、当該電力領域は、状態S1001からパワーアップ状態S1004に遷移する。図24は、リセット動作を行う有限状態マシンの状態図である。図12と図24とを参照すると、リセットイベントが発生すればS1100、リセット順序器1023は、リセットイベントによって複数の有限状態マシン1011-1~1011-nのうちからリセット機能を行う複数の有限状態マシンのそれぞれのリセット動作を制御する。例えば、リセット順序器1023は、ブランチbranchのない有限状態マシンとして具現可能である。図24に示したように、リセット順序器1023の制御によって、ターゲット電力領域又はターゲットIPコアに対するリセット動作を行う有限状態マシンは、複数の状態S1110~S1150を含む。リセット動作時に、リセット順序器1023又は有限状態マシンのリセットサブ有限状態マシンは、オシレーターに供給される電力を待機させS1110、CMUがリセットされS1120、内部ロジック回路がリセットされS1130、メモリに含まれた各サブブロックがリセットされS1141、S1143、及びS1145、CPUがリセットされるS1150。したがって、当該電力領域又はIPコアは、パワーアップ状態になるS1160。図25は、図12に示したSoCの動作を説明するためのフローチャートである。図12と図25とを参照すると、CPUは、複数の電力領域1011-1~1011-nのそれぞれに含まれたIPコアのそれぞれの動作を監視し、該監視結果によって、環境設定レジスタ値を生成するステップS1200。それぞれが複数のIPコアを含む複数の電力領域1011-1~1011-nのそれぞれを独立して制御する複数の有限状態マシン1019-1~1019-nのうちの何れか一つの有限状態マシンが、CPUから出力された環境設定レジスタ値を受信するステップS1210。前記何れか一つの有限状態マシンは、環境設定レジスタ値によって、複数の電力領域1011-1~1011-nのうちの何れか一つの電力領域の電力状態と動作状態とを独立して制御するステップS1220。図26は、階層的に具現された複数の有限状態マシンの一実施形態を概念的に示す図である。図12と図26とを参照すると、SoC1010は、それぞれが複数のIPコアを含む複数の電力領域1011-1~1011-nと、PMU1017とを含む。PMU1017は、階層的に具現された複数の有限状態マシン以下、FSM1021、1019-1~1019-n、GC1~GCpを含む。図26では、説明の便宜上、3つの階層に具現された複数のFSM1021、1019-1~1019-n、GC1~GCpを示すが、これに限定されるものではない。複数のFSM1021、1019-1~1019-n、GC1~GCpのうちから子FSM1019-1~1019-nのそれぞれの活性化順序又は活性化有無は、子FSM1019-1~1019-nのそれぞれが属する親FSM1021、例えば、中央順序器に設定された第1レジスタ値によって決定される。子FSM1019-1~1019-nのそれぞれに属する孫FSMグループGC1~GCpのそれぞれの活性化順序又は活性化有無は、子FSM1019-1~1019-nのそれぞれに設定された第2レジスタ値によって決定される。孫FSMグループGC1~GCpのそれぞれは、複数の孫FSMを含む。子FSM1019-1~1019-nのそれぞれは、複数の電力領域1011-1~1011-nのそれぞれを独立して制御し、孫FSMグループGC1~GCpのそれぞれに含まれた孫FSMのそれぞれは、複数の電力領域1011-1~1011-nのそれぞれに含まれた複数のIPコアのそれぞれの電力状態と動作状態とを独立して制御する。図27は、階層的に具現された複数の有限状態マシンの他の実施形態を概念的に示す図である。図12、図26、及び図27を参照すると、PMU1017は、複数の有限状態マシン1019-1~1019-nのうちからリセット機能を行う複数の有限状態マシン1019-1、1019-2のそれぞれのリセット動作を制御するリセット順序器1023をさらに含む。実施形態によって、リセット順序器1023は、中央順序器1021のリセット動作を制御することができる。図28は、図12に示したSoCを含む電子装置のブロック図である。図12と図28とを参照すると、電子装置1300は、パーソナルコンピュータPC、ラップトップコンピュータ、携帯電話機mobilephone、スマートフォンsmartphone、タブレットPCtabletPC、PDApersonaldigitalassistant、またはPMPportablemultimediaplayerとして具現可能である。電子装置1300は、SoC1010と複数のインターフェース1311~1323とを含む。SoC1010のCPUは、SoC1010の全般的な動作を制御する。SoC1010は、複数のインターフェース1311~1323のそれぞれを通じて複数の周辺装置のそれぞれと通信することができる。例えば、複数のインターフェース1311~1323のそれぞれは、各電力領域1011-1~1011-nに具現された複数のIPコアのうちから対応するIPコアから出力された少なくとも一つの制御信号を、複数の周辺装置のそれぞれに伝送しうる。例えば、SoC1010は、各ディスプレイインターフェース1311、1312を通じて各平板ディスプレイ装置の電力状態と動作状態とを制御することができる。平板ディスプレイ装置は、LCDliquidcrystaldeviceディスプレイ、LEDlightemittingdiodeディスプレイ、OLEDOrganicLightEmittingDiodeディスプレイ、またはAMOLEDActiveMatrixOrganicLight-EmittingDiodeディスプレイを含む。SoC1010は、カムコーダインターフェース1313を通じてカムコーダの電力状態と動作状態とを制御し、TVインターフェース1314を通じてTVモジュールの電力状態と動作状態とを制御し、イメージセンサーインターフェース1315を通じてカメラモジュール又はイメージセンサーモジュールの電力状態と動作状態とを制御することができる。SoC1010は、GPSインターフェース1316を通じてGPSモジュールの電力状態と動作状態とを制御し、UWBインターフェース1317を通じてUWBultrawidebandモジュールの電力状態と動作状態とを制御し、USBドライブインターフェース1318を通じてUSBドライブの電力状態と動作状態とを制御することができる。SoC1010は、DRAMインターフェース1319を通じてDRAMの電力状態と動作状態とを制御し、不揮発性メモリインターフェース1320、例えば、フラッシュメモリインターフェースを通じて不揮発性メモリ、例えば、フラッシュメモリの電力状態と動作状態とを制御し、オーディオインターフェース1321を通じてオーディオモジュールの電力状態と動作状態とを制御し、MFCインターフェース1322を通じてMFCの電力状態を制御し、MP3プレーヤーインターフェース1323を通じてMP3プレーヤーの電力状態を制御することができる。ここで、モジュールmoduleまたはインターフェースは、ハードウェアまたはソフトウェアとして具現可能である。本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から外れない範囲内でさまざまな変形が可能である。したがって、本発明の範囲は、前述した実施形態に限定されて決定されてはならず、後述する特許請求の範囲だけではなく、本発明の特許請求の範囲と均等なものなどによって決定されるべきである。