第1導電型炭化ケイ素半導体基板上に、不純物濃度が前記第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域が形成され、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域が形成され、該第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域が形成され、該第2の第1導電型炭化ケイ素半導体領域側の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第2の第1導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成されてなることを特徴とする半導体装置。前記導電材は、ポリシリコンからなることを特徴とする請求項1記載の半導体装置。第1導電型炭化ケイ素半導体基板上に、不純物濃度が該第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域を形成する工程と、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域を形成する工程と、該第1の第2導電型炭化ケイ素半導体領域の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第2の第1導電型炭化ケイ素半導体領域を形成する工程において、前記トレンチの斜め上方から前記側壁に不純物を導入することを特徴とする請求項3記載の半導体装置の製造方法。前記ゲート電極を形成する工程において、前記トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるようにエッチバックすることを特徴とする請求項3または4記載の半導体装置の製造方法。第1導電型炭化ケイ素半導体基板上に、不純物濃度が前記第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域が形成され、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域が形成され、該第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域が形成され、該第2の第1導電型炭化ケイ素半導体領域側の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成され、該ゲート電極上に第2の絶縁膜が形成された半導体装置において、前記第2の第1導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成され、前記第2の絶縁膜の上面位置は、前記トレンチの上端よりも下方となるように形成されてなることを特徴とする半導体装置。第1導電型炭化ケイ素半導体基板上に、不純物濃度が該第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域を形成する工程と、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域を形成する工程と、該第1の第2導電型炭化ケイ素半導体領域の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、前記ゲート電極上に、上面が前記トレンチの上端よりも下方に位置するように第2の絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。本発明は、上記の課題を解決するためになされたものであって、製造工程におけるコストダウンを図ることができ、しかも、セルサイズを縮小化することができる半導体装置及びその製造方法を提供することを目的とする。本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第1導電型炭化ケイ素半導体基板上に、不純物濃度が前記第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域が形成され、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域が形成され、該第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域が形成され、該第2の第1導電型炭化ケイ素半導体領域側の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第2の第1導電型炭化ケイ素半導体領域を、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、前記ゲート電極を、前記トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成した構成とすれば、ゲート電極の上端部を狭くすることにより、セルサイズを縮小化することができることを見出し、本発明を完成するに至った。すなわち、本発明の請求項1記載の半導体装置は、第1導電型炭化ケイ素半導体基板上に、不純物濃度が前記第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域が形成され、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域が形成され、該第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域が形成され、該第2の第1導電型炭化ケイ素半導体領域側の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第2の第1導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成されてなることを特徴とする。この半導体装置では、第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成することにより、第2の第1導電型炭化ケイ素半導体領域を形成することが可能となる。また、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成したことにより、高濃度の深いイオン注入を必要とせずに、第2の第1導電型炭化ケイ素半導体領域の抵抗を小さくすることが可能になる。これにより、オン抵抗を小さくすることが可能になる。また、高濃度の深いイオン注入を行う必要が無いので、製造工程におけるコストダウンが可能となる。また、ゲート電極となるトレンチ内の導電材の上端部を狭くすることが可能になり、セルサイズが縮小化される。さらに、第2の第1導電型炭化ケイ素半導体領域を小さくすることができるので、この第2の第1導電型炭化ケイ素半導体領域に隣接する第1の第2導電型炭化ケイ素半導体領域を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記導電材は、ポリシリコンからなることを特徴とする。この半導体装置では、導電材をポリシリコンからなることとしたことにより、本半導体装置の信頼性を確保することができる。請求項3記載の半導体装置の製造方法は、第1導電型炭化ケイ素半導体基板上に、不純物濃度が該第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域を形成する工程と、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域を形成する工程と、該第1の第2導電型炭化ケイ素半導体領域の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、を有することを特徴とする。この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第2の第1導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第2の第1導電型炭化ケイ素半導体領域を形成する。その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うことにより、トレンチ内に、上端部が狭い導電材からなるゲート電極を形成する。これにより、セルサイズが縮小化される。また、高濃度の第2の第1導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。請求項4記載の半導体装置の製造方法は、請求項3記載の半導体装置の製造方法において、前記第2の第1導電型炭化ケイ素半導体領域を形成する工程において、前記トレンチの斜め上方から前記側壁に不純物を導入することを特徴とする。この半導体装置の製造方法では、第2の第1導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入することにより、従来の様に高濃度で厚い不純物領域を形成するための高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うこともなく、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を容易に形成することが可能になり、製造工程におけるコストダウンが可能となる。請求項5記載の半導体装置の製造方法は、請求項3または4記載の半導体装置の製造方法において、前記ゲート電極を形成する工程において、前記トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるようにエッチバックすることを特徴とする。この半導体装置の製造方法では、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックすることにより、トレンチ内に、ポリシリコンからなる微細なゲート電極が容易に形成される。請求項6記載の半導体装置は、第1導電型炭化ケイ素半導体基板上に、不純物濃度が前記第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域が形成され、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域が形成され、該第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域が形成され、該第2の第1導電型炭化ケイ素半導体領域側の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成され、該ゲート電極上に第2の絶縁膜が形成された半導体装置において、前記第2の第1導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成され、前記第2の絶縁膜の上面位置は、前記トレンチの上端よりも下方となるように形成されてなることを特徴とする。この半導体装置では、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成し、さらに、ゲート電極上に第2の絶縁膜を形成したことにより、セルサイズがさらに縮小化される。また、第2の第1導電型炭化ケイ素半導体領域側に設けられたソース電極のコンタクト領域がトレンチ側壁にまで及ぶので、コンタクト抵抗及び第2の第1導電型炭化ケイ素半導体領域の抵抗を低減することが可能になる。請求項7記載の半導体装置の製造方法は、第1導電型炭化ケイ素半導体基板上に、不純物濃度が該第1導電型炭化ケイ素半導体基板より低濃度の第1の第1導電型炭化ケイ素半導体領域を形成する工程と、該第1の第1導電型炭化ケイ素半導体領域上に第1の第2導電型炭化ケイ素半導体領域を形成する工程と、該第1の第2導電型炭化ケイ素半導体領域の主面に前記第1の第1導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、前記ゲート電極上に、上面が前記トレンチの上端よりも下方に位置するように第2の絶縁膜を形成する工程と、を有することを特徴とする。この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第2の第1導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第2の第1導電型炭化ケイ素半導体領域を形成する。その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、ゲート電極上に、上面がトレンチの上端よりも下方に位置するように第2の絶縁膜を形成する工程、を順次行うことにより、トレンチ内に、上端部に層間絶縁膜を有する狭い導電材からなるゲート電極を形成する。これにより、セルサイズがさらに縮小化される。また、高濃度の第2の第1導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。本発明の請求項1記載の半導体装置によれば、第1の第2導電型炭化ケイ素半導体領域内に、不純物濃度が第1の第1導電型炭化ケイ素半導体領域より高濃度の第2の第1導電型炭化ケイ素半導体領域を形成したので、第2の第1導電型炭化ケイ素半導体領域を容易に形成することができる。また、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成することができるので、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成することができる。また、高濃度の不純物を含んでいるので、第2の第1導電型炭化ケイ素半導体領域の抵抗を小さくすることができる。これにより、オン抵抗を小さくすることができる。また、高濃度の深いイオン注入を行う必要が無いので、製造工程におけるコストダウンを図ることができる。また、ゲート電極はトレンチ内に埋め込まれているので、ゲート電極の断面積をトレンチより狭くすることができる。したがって、セルサイズを縮小化することができる。さらに、第2の第1導電型炭化ケイ素半導体領域を小さくすることができるので、この第2の第1導電型炭化ケイ素半導体領域に隣接する第1の第2導電型炭化ケイ素半導体領域を大きく確保することができ、その結果、アバランシェ降伏時の破壊耐量を大きくすることができる。請求項2記載の半導体装置によれば、導電材をポリシリコンとしたので、本半導体装置の信頼性を確保することができる。請求項3記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第2の第1導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第2の第1導電型炭化ケイ素半導体領域を容易に形成することができる。また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うので、トレンチ内に、上端部が狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズを縮小化することができる。また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長または高濃度で深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。請求項4記載の半導体装置の製造方法によれば、第2の第1導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入するので、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うことなく、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を容易に形成することができる。請求項5記載の半導体装置の製造方法によれば、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックするので、トレンチ内に、ポリシリコンからなる微細なゲート電極を容易に形成することができる。請求項6記載の半導体装置によれば、高濃度の不純物を含む第2の第1導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成し、さらに、ゲート電極上に第2の絶縁膜を形成したので、セルサイズをさらに縮小化することができる。また、第2の第1導電型炭化ケイ素半導体領域側に設けられたソース電極のコンタクト領域がトレンチ側壁にまで及ぶので、コンタクト抵抗及び第2の第1導電型炭化ケイ素半導体領域の抵抗を低減することができる。請求項7記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第2の第1導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第2の第1導電型炭化ケイ素半導体領域を容易に形成することができる。また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第2の第1導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、このゲート電極上に、上面がトレンチの上端よりも下方に位置するように第2の絶縁膜を形成する工程、を順次行うので、トレンチ内に、上端部に第2の絶縁膜を有する狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第1の第2導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長や高濃度の深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。本発明の半導体装置及びその製造方法を実施するための形態について説明する。本実施形態では、半導体装置として、トレンチ構造型のパワーMOSFETを例に取り説明する。なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。[第1の実施形態]図1は、本発明の第1の実施形態のトレンチ構造型のパワーMOSFET11を示す平面図、図2は、図1のA-A線に沿う断面図である。このMOSFET11においては、n型のSiC半導体基板第1導電型炭化ケイ素半導体基板12上に、不純物濃度がSiC半導体基板12より低濃度のn型n-のドレーン領域第1の第1導電型炭化ケイ素半導体領域13が形成され、このドレーン領域13上に、p型のチャネル領域第1の第2導電型炭化ケイ素半導体領域14が形成され、このチャネル領域14内に、不純物濃度がドレーン領域13より高濃度のn型nのソース領域第2の第1導電型炭化ケイ素半導体領域15が形成され、このソース領域15側の主面16にドレーン領域13に達するトレンチ17が形成され、該トレンチ17内に絶縁膜18を介してゲート電極19が形成されている。この絶縁膜18のうちゲート電極19上の上面は、ソース領域15の上面と面一とされている。ソース領域15は、トレンチ17の側壁表面に、上記主面16からトレンチ17の所定深さまで該トレンチ17の深さ方向に延在するように形成されている。ソース領域15は、隣接するMOSFETのソース領域と高濃度のp型P半導体層20を介して接続されている。ゲート電極19は、トレンチ17内に埋め込まれた導電材からなり、該導電材の上面位置がソース領域15の下端よりも上方かつ上記主面16よりも下方となるように形成されている。そして、ソース領域15、絶縁膜18及びp型P半導体層20の上面は平坦面とされ、この上面側にはソース電極21が、ドレーン領域13側にはドレーン電極22が、設けられている。このMOSFET11においては、ソース領域15を、トレンチ17の側壁表面に、主面からトレンチ17の所定深さまで該トレンチ17の深さ方向に延在するように形成し、ゲート電極19を、トレンチ内17に導電材が埋め込まれた構成とし、該導電材の上面位置がソース領域15の下端よりも上方かつ主面16よりも下方となるように形成したことにより、ソース領域15の抵抗を小さくすることが可能となり、よって、オン抵抗を小さくすることが可能になる。また、ゲート電極19はトレンチ17内に埋め込まれているので、断面積がトレンチ17より狭くなる。したがって、特許文献2のようにゲート電極をトレンチ上部へ突出させてトレンチよりも幅広に形成する構成とは異なり、MOSFETの微細化を図ることが可能になる。また、ソース領域15の抵抗を小さくすることが可能であるから、オン抵抗を小さくすることも可能である。さらに、ソース領域15を小さくすることができるので、このソース領域15に隣接するチャネル領域14を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。次に、本実施形態のパワーMOSFET11の製造方法について、図3~図5に基づき説明する。図3aに示すように、n型のSiC半導体基板12上に、低濃度のn型n-のシリコンのエピタキシャル層31を堆積させ、次いで、このn-エピタキシャル層31上に、p型のSiCのエピタキシャル層32を堆積させる。このp型エピタキシャル層32は、n-エピタキシャル層31にp型の不純物をイオン注入することによっても、形成することができる。次いで、図3bに示すように、p型エピタキシャル層32上に酸化膜33を形成し、この酸化膜33をパターニングすることにより、形成すべきP半導体層20に対応する位置に開口34を形成し、この開口34が形成された酸化膜33をマスクとして、p型エピタキシャル層32にp型不純物をイオン注入し、P半導体層20を形成する。次いで、図3cに示すように、再度、エピタキシャル層32上に酸化膜35を形成し、この酸化膜35をパターニングすることにより、形成すべきトレンチ17に対応する位置に開口36を形成し、この開口36が形成された酸化膜35をマスクとして、p型エピタキシャル層32を貫通してn-エピタキシャル層31に達するまでエッチングを行い、トレンチ17を形成する。次いで、図3dに示すように、P半導体層20を含むp型エピタキシャル層32上及びトレンチ17内に酸化膜37を形成する。次いで、図4aに示すように、酸化膜37をエッチングすることにより、トレンチ17内の所定の深さまで酸化膜37aを残すとともに、P半導体層20上に酸化膜37bを残し、残った酸化膜37a、37bをマスクとして、n型不純物をトレンチ17の斜め上方から、このトレンチ17の側壁に斜めイオン注入38する。これにより、トレンチ17の側壁表面に、主面16からトレンチ17の所定深さまで該トレンチ17の深さ方向に延在するように、イオン注入層41が形成される。次いで、酸化膜37a、37bを除去する。次いで、図4bに示すように、イオン注入層41に活性化アニール活性化熱処理を施し、ソース領域15とする。次いで、図4cに示すように、P半導体層20及びソース領域15の上、及びトレンチ17内の全面に、酸化膜42を形成する。次いで、図4dに示すように、酸化膜42全面にポリシリコンを堆積させる。これにより、P半導体層20及びソース領域15の上、及びトレンチ17内に、酸化膜42を介してポリシリコン層43が形成されることとなる。次いで、図5aに示すように、ポリシリコン層43をエッチバックし、トレンチ17内にゲート電極19を形成する。このゲート電極19は、その上面位置がソース領域15の下端よりも上方かつ主面16よりも下方となるように、形成される。次いで、図5bに示すように、ゲート電極19上を含む酸化膜42全面に酸化ケイ素を堆積させ、酸化膜51とする。次いで、図5cに示すように、酸化膜51を主面16までエッチバックする。これにより、トレンチ17内に残った酸化膜51aは絶縁膜18となる。また、n-エピタキシャル層31はドレーン領域13となり、p型エピタキシャル層32はp型のチャネル領域14となる。次いで、SiC半導体基板12の裏面にドレーン電極22を形成する。次いで、図5dに示すように、ソース領域15、P半導体層20及び絶縁膜18の上全面、すなわち主面16全面にソース電極21を形成する。以上により、本実施形態のパワーMOSFET11を製造することができる。本実施形態のトレンチ構造型のパワーMOSFET11によれば、SiC半導体基板12上かつソース領域15側の主面16に、トレンチ17を形成し、該トレンチ17内に絶縁膜18を介してゲート電極19を形成し、ソース領域15を、トレンチ17の側壁表面に、主面16からトレンチ17の所定深さまで該トレンチ17の深さ方向に延在するように形成したので、ソース領域15の抵抗を小さくすることができ、オン抵抗を小さくすることができる。また、トレンチ17内に、ゲート電極19を、その上面位置がソース領域15の下端よりも上方かつ主面16よりも下方となるように形成したので、ゲート電極19の断面積をトレンチ17より狭くすることができ、したがって、パワーMOSFET11のセルサイズを縮小化することができる。さらに、ソース領域15を小さくすることができるので、このソース領域15に隣接するPチャネル領域14を大きく確保することができ、その結果、アバランシェ降伏時の破壊耐量を大きくすることができる。本実施形態のトレンチ構造型のパワーMOSFET11の製造方法によれば、トレンチ17内の所定の深さまで酸化膜37aを残すとともに、P半導体層20上に酸化膜37bを残し、残った酸化膜37a、37bをマスクとして、n型不純物をトレンチ17の斜め上方から、このトレンチ17の側壁に斜めイオン注入38するので、トレンチ17の側壁表面に、主面16からトレンチ17の所定深さまで該トレンチ17の深さ方向に延在するソース領域15を容易に形成することができる。したがって、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度で深いイオン注入を用いることなく、トレンチ17の側壁表面にソース領域15を容易に形成することができる。また、この工程の後に、トレンチ17内の酸化膜37aを除去し、その後活性化アニールを施す工程、トレンチ17の表面に絶縁膜42を形成する工程、トレンチ17内にポリシリコンを埋め込み、このポリシリコンの上面位置がソース領域15の下端よりも上方かつ主面よりも下方となるゲート電極19を形成する工程、を順次行うので、トレンチ17内に、ポリシリコンからなるゲート電極19を容易に形成することができ、トレンチ17を微細化することができる。また、不純物を導入する際に、トレンチ17の酸化膜37aより上方の側壁に不純物を導入すればよいので、ドレーン領域の近傍にまで不純物を注入するイオン注入も不要である。また、トレンチ17内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置がソース領域15の下端よりも上方かつ主面16よりも下方となるようにエッチバックするので、トレンチ17内に、ポリシリコンからなる微細なゲート電極19を容易に形成することができる。[第2の実施形態]図6は、本発明の第2の実施形態のトレンチ構造型のパワーMOSFET51を示す断面図であり、本実施形態のパワーMOSFET61が第1の実施形態のパワーMOSFET11と異なる点は、第1の実施形態のパワーMOSFET11では、絶縁膜18、ソース領域15及びp型P半導体層20の上面が平坦面とされ、この上面側にソース電極21が形成されているのに対し、本実施形態のパワーMOSFET61では、トレンチ17内かつゲート電極19の上面に酸化膜SiO2膜からなる第2の絶縁膜62を、その上面がソース領域15の上面より下方となるように埋め込み、この第2の絶縁膜62の上面を含むソース領域15及びp型P半導体層20の上面にソース電極63を形成した点であり、その他の構成については、第1の実施形態のパワーMOSFET11と全く同様である。次に、本実施形態のパワーMOSFET61の製造方法について、図7に基づき説明する。このパワーMOSFET61の製造方法においては、n型のSiC半導体基板12上に、低濃度のn型n-のシリコンのエピタキシャル層31を堆積させる工程図3aからトレンチ17内にゲート電極19を形成する工程図5aまでは、第1の実施形態のパワーMOSFET11の製造方法と全く同様であるから、説明を省略する。次いで、図7aに示すように、トレンチ17に対応する位置に開口71が形成されたマスク72を載置し、このマスク72を用いて、ゲート電極19上のみに第2の絶縁膜62を、その上面がソース領域15の上面より下方となるように埋め込む。これにより、トレンチ17内のゲート電極19上のみに第2の絶縁膜62が形成されることとなる。次いで、図7bに示すように、ソース領域15、P半導体層20及び第2の絶縁膜62の全面にソース電極63を形成する。また、SiC半導体基板12の裏面にドレーン電極22を形成する。以上により、本実施形態のパワーMOSFET61を製造することができる。以上説明したように、本実施形態のパワーMOSFET61によれば、トレンチ17内かつゲート電極19の上面に酸化膜SiO2膜からなる第2の絶縁膜62を、その上面がソース領域15の上面より下方となるように埋め込み、この第2の絶縁膜62の上面を含むソース領域15及びp型P半導体層20の上面にソース電極63を形成したので、セルサイズをさらに縮小化することができる。また、ソース電極63のコンタクト領域がトレンチ17の側壁にまで及ぶので、コンタクト抵抗及びソース領域15の抵抗を低減することができる。本実施形態のパワーMOSFET51の製造方法によれば、トレンチ17に対応する位置に開口71が形成されたマスク72を用いて、ゲート電極19上のみに第2の絶縁膜62を、その上面がソース領域15の上面より下方となるように埋め込み、次いで、ソース領域15、P半導体層20及び第2の絶縁膜62の全面にソース電極63を形成するので、トレンチ17内に、上端部に第2の絶縁膜62を有するゲート電極19を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。なお、本発明の第1及び第2の実施形態では、トレンチ構造型のパワーMOSFETについて説明したが、トレンチ構造型のパワーMOSFET以外のデバイス、例えば、絶縁型ゲートバイポーラトランジスタIGBT等へも適用可能であり、その技術的価値は大である。