"アナログ信号をサンプルホールドするサンプルホールド手段と、前記サンプルホールド手段によってホールドされた前記アナログ信号をディジタル信号に変換する複数のA/D変換手段と、複数の前記A/D変換手段から出力された複数の前記ディジタル信号を合成する演算手段と、複数の前記A/D変換手段によって行われる動作を制御する制御手段と、を備えるパイプライン型A/Dコンバータであって、前記A/D変換手段は、前記アナログ信号をディジタル信号に変換するA/D副変換手段と、前記A/D副変換手段の変換結果に対応する基準電圧を生成する基準電圧生成手段と、前記基準電圧と前記アナログ信号との差分信号を増幅する信号増幅手段と、を備え、前記信号増幅手段は、所定の容量値をCCは正の数とするとし、所定の分割数をNNは1以上の整数とするとし、前記アナログ信号の増幅度をMMは2以上の整数とするとしたとき、夫々C/Nの容量値を有するN×M個の充放電素子と、スイッチング素子と、演算増幅器と、を備え、前記基準電圧生成手段は、所定の電圧をN倍した前記基準電圧を生成し、前記制御手段は、サンプル動作時に、N×M個の全ての前記充放電素子を用いて前記アナログ信号をサンプルし、ホールド動作時に、N×M個の全ての前記充放電素子のうちN個の前記充放電素子を用いて前記アナログ入力信号をM倍に増幅し、残りのN×M-1個の前記充放電素子を用いて増幅された前記アナログ入力信号に前記基準電圧生成手段により生成された所定の電圧をN倍した前記基準電圧を加減するように、動作を制御することを特徴とするパイプライン型A/Dコンバータ。前記充放電素子は、前記アナログ信号の入力端子と前記演算増幅器の反転入力端子との間に接続され、前記スイッチング素子は、前記アナログ信号の入力端子と前記充放電素子の入力端子との間に接続される第1のスイッチング素子と、前記演算増幅器の出力端子と前記充放電素子の入力端子との間に接続される第2のスイッチング素子と、前記基準電圧生成手段の出力端子と前記充放電素子の入力端子との間に接続される第3のスイッチング素子と、を備え、前記制御手段は、サンプル動作時に、前記第1のスイッチング素子を介して、N×M個の全ての前記充放電素子が前記アナログ信号の入力端子と前記演算増幅器の反転入力端子との間に接続され、ホールド動作時に、前記第2スイッチング素子を介してN×M個の全ての前記充放電素子のうちN個の前記充放電素子が前記演算増幅器の出力端子と反転入力端子との間に接続され、前記第3スイッチング素子を介して残りのN×M-1個の前記充放電素子が基準電圧生成手段の出力端子と前記演算増幅器の反転入力端子との間に接続されるように、前記第1~第3のスイッチング素子の電気的接続状態の切り替え動作を制御することを特徴とする請求項1記載のパイプライン型A/Dコンバータ。前記基準電圧生成手段は、前記所定の電圧を-VrefV,0V,VrefVのいずれかの1つの電圧として、前記所定の電圧をN倍した前記基準電圧を生成することを特徴とする請求項1または2記載のパイプライン型A/Dコンバータ。Nが1のとき、前記基準電圧生成手段は、前記所定の電圧をLLは1以上の整数とする倍した前記基準電圧を生成し、前記制御手段は、サンプル動作時に、M個の全ての前記充放電素子を用いて前記アナログ信号をサンプルし、ホールド動作時に、M個の全ての前記充放電素子のうち1個の前記充放電素子を用いて前記アナログ入力信号をM倍に増幅し、残りのM-1個の前記充放電素子を用いて増幅された前記アナログ入力信号に前記基準電圧生成手段により生成された前記所定の電圧をLLは1以上の整数とする倍した前記基準電圧を加減するように、動作を制御することを特徴とする請求項1~3のいずれかに記載のパイプライン型A/Dコンバータ。しかしながら、非特許文献1のパイプライン型A/Dコンバータ100においては、出力ビットを大きくするために新たに追加したサンプルホールド用コンデンサ127b、233bは前段のA/Dコンバータからのアナログ信号Vinをサンプルしない。一般に、ボルツマン定数をk、絶対温度をT、A/Dコンバータの演算増幅器に接続される総コンデンサ容量をCa、アナログ信号Vinをサンプルするサンプルホールド用コンデンサの容量をCbとすると、A/Dコンバータにおける入力換算の熱雑音Vnは、Vn=k×T×Ca05/Cbとなる。つまり、アナログ信号Vinをサンプルしないコンデンサが増えることによって、パイプライン型A/Dコンバータ100の熱雑音が大きくなるという問題があった。また、コンデンサが増えることによって、ホールド動作時の演算増幅器128、234の帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比が大きくなる。これにより、演算増幅器128、234の帰還量が減少する。一般に、パイプライン型A/Dコンバータでは、線形性の要求を満たすために高い帰還量が必要となる。例えば、帰還量が2/3減少する場合、減少分を元に戻すためには、演算増幅器128のオープンループゲインを3/2倍しなければならない。演算増幅器のオープンループゲインを大きくするためには、一般にパイプライン型A/Dコンバータ100の消費電力や面積の増加を伴う。また、微細化プロセスでは低電源電圧化に伴い、高いオープンループゲインを実現すること自体が難しいという問題もある。そこで、本発明は、上記の課題に鑑み、熱雑音および演算増幅器に要求されるオープンループゲインを大きくさせることなく、入力レンジおよびディジタル出力信号のビット数を大きくすることのできるパイプライン型A/Dコンバータを提供することを目的とする。本発明によるパイプライン型A/Dコンバータは、上記の目的を達成するために、次のように構成される。本発明による第1のパイプライン型A/Dコンバータは、アナログ信号をサンプルホールドするサンプルホールド手段と、前記サンプルホールド手段によってホールドされた前記アナログ信号をディジタル信号に変換する複数のA/D変換手段と、複数の前記A/D変換手段から出力された複数の前記ディジタル信号を合成する演算手段と、複数の前記A/D変換手段によって行われる動作を制御する制御手段と、を備えるパイプライン型A/Dコンバータであって、前記A/D変換手段は、前記アナログ信号をディジタル信号に変換するA/D副変換手段と、前記A/D副変換手段の変換結果に対応する基準電圧を生成する基準電圧生成手段と、前記基準電圧と前記アナログ信号との差分信号を増幅する信号増幅手段と、を備え、前記信号増幅手段は、所定の容量値をCCは正の数とするとし、所定の分割数をNNは1以上の整数とするとし、前記アナログ信号の増幅度をMMは2以上の整数とするとしたとき、夫々C/Nの容量値を有するN×M個の充放電素子と、スイッチング素子と、演算増幅器と、を備え、前記基準電圧生成手段は、所定の電圧をN倍した前記基準電圧を生成し、前記制御手段は、サンプル動作時に、N×M個の全ての前記充放電素子を用いて前記アナログ信号をサンプルし、ホールド動作時に、N×M個の全ての前記充放電素子のうちN個の前記充放電素子を用いて前記アナログ入力信号をM倍に増幅し、残りのN×M-1個の前記充放電素子を用いて増幅された前記アナログ入力信号に前記基準電圧生成手段により生成された所定の電圧をN倍した前記基準電圧を加減するように、動作を制御することを特徴とする。上記の第1のパイプライン型A/Dコンバータによれば、制御手段が、A/D変換手段を構成するN×M個の全ての充放電素子を、アナログ信号のサンプルホールドするための充放電素子として用いて動作を行うように制御する。このため、アナログ信号のサンプルに用いない充放電素子が増えることにより発生する熱雑音を大きくすることがない。また、制御手段が、そのうちN個の充放電素子をアナログ信号を増幅するための帰還素子として用い、残りのN×M-1個の充放電素子を基準電圧を加減算するための素子として用いて動作を行うように制御する。このため、帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比が大きくならず、演算増幅器のループゲインが減少しない。よって、熱雑音および演算増幅器に要求されるオープンループゲインを大きくさせることなく、パイプライン型A/Dコンバータの入力レンジおよびディジタル出力信号のビット数を大きくすることが可能となる。本発明による第2のパイプライン型A/Dコンバータは、前記充放電素子は、前記アナログ信号の入力端子と前記演算増幅器の反転入力端子との間に接続され、前記スイッチング素子は、前記アナログ信号の入力端子と前記充放電素子の入力端子との間に接続される第1のスイッチング素子と、前記演算増幅器の出力端子と前記充放電素子の入力端子との間に接続される第2のスイッチング素子と、前記基準電圧生成手段の出力端子と前記充放電素子の入力端子との間に接続される第3のスイッチング素子と、を備え、前記制御手段は、サンプル動作時に、前記第1のスイッチング素子を介して、N×M個の全ての前記充放電素子が前記アナログ信号の入力端子と前記演算増幅器の反転入力端子との間に接続され、ホールド動作時に、前記第2スイッチング素子を介してN×M個の全ての前記充放電素子のうちN個の前記充放電素子が前記演算増幅器の出力端子と反転入力端子との間に接続され、前記第3スイッチング素子を介して残りのN×M-1個の前記充放電素子が基準電圧生成手段の出力端子と前記演算増幅器の反転入力端子との間に接続されるように、前記第1~第3のスイッチング素子の電気的接続状態の切り替え動作を制御することを特徴とする。上記の第2のパイプライン型A/Dコンバータによれば、制御手段が、第1のスイッチング素子を電気的に接続状態にして、全ての充放電素子をアナログ信号の入力端子と演算増幅器の反転入力端子との間に接続する。これにより、N×M個の全ての充放電素子を用いてアナログ信号のサンプル動作を行うことが可能となる。また、制御手段が、第2のスイッチング素子および第3のスイッチング素子を電気的に接続状態にして、N×M個の全ての充放電素子のうち、N個の充放電素子を演算増幅器の出力端子と反転入力端子との間に接続し、残りのN×M-1個の充放電素子を基準電圧生成手段の出力端子と演算増幅器の反転入力端子との間に接続する。これにより、M倍に増幅されたアナログ入力信号から、所定の電圧をN倍した基準電圧が加減算されて、アナログ信号が次段のA/D変換手段の入力レンジの範囲内に収まるように、アナログ信号のホールド動作を行うことが可能となる。本発明による第3のパイプライン型A/Dコンバータは、前記基準電圧生成手段は、前記所定の電圧を-VrefV,0V,VrefVのいずれかの1つの電圧として、前記所定の電圧をN倍した前記基準電圧を生成することを特徴とする。上記の第3のパイプライン型A/Dコンバータによれば、基準電圧生成手段が、A/Dコンバータの入力レンジに合わせて決定される所定の電圧を-VrefV,0V,VrefVのいずれかの1つの電圧として、この所定の電圧をN倍した基準電圧を生成する。これにより、M倍に増幅されているアナログ信号に、所定の電圧をN倍した基準電圧を加減算することで、アナログ信号を次段のA/D変換手段に出力する際に、次段のA/D変換手段の入力レンジの範囲内に収めることが可能となる。本発明による第4のパイプライン型A/Dコンバータは、Nが1のとき、前記基準電圧生成手段は、前記所定の電圧をLLは1以上の整数とする倍した前記基準電圧を生成し、前記制御手段は、サンプル動作時に、M個の全ての前記充放電素子を用いて前記アナログ信号をサンプルし、ホールド動作時に、M個の全ての前記充放電素子のうち1個の前記充放電素子を用いて前記アナログ入力信号をM倍に増幅し、残りのM-1個の前記充放電素子を用いて増幅された前記アナログ入力信号に前記基準電圧生成手段により生成された前記所定の電圧をLLは1以上の整数とする倍した前記基準電圧を加減するように、動作を制御することを特徴とする。上記の第4のパイプライン型A/Dコンバータによれば、Nが1のとき、基準電圧生成手段が、所定の電圧をLLは1以上の整数とする倍した基準電圧を生成する。このようなとき、制御手段が、サンプル動作時に、M個の全ての前記充放電素子を用いてアナログ信号をサンプルし、ホールド動作時に、M個の全ての充放電素子のうち1個の充放電素子を用いてアナログ入力信号をM倍に増幅し、残りのM-1個の充放電素子を用いて増幅されたアナログ入力信号に、上記の基準電圧を加減するように、動作を制御する。これにより、上記の各パイプライン型A/Dコンバータと同様に、熱雑音および演算増幅器に要求されるオープンループゲインを大きくさせることなく、パイプライン型A/Dコンバータの入力レンジおよびディジタル出力信号のビット数を大きくすることが可能となる。本発明によれば、A/D変換手段を構成するN×M個の全ての充放電素子を、アナログ信号をサンプルするための充放電素子として用いる。ここで、Mはアナログ入力信号の増幅度を示し、Nは充放電素子の従来技術からの分割数を示す。N=1の場合が、従来技術におけるレンジを広げない場合の充放電素子の個数を示す。すべての充放電素子でアナログ信号をサンプルするため、アナログ信号のサンプルに用いない充放電素子が増えないため、従来技術によるレンジを広げない場合に比べて熱雑音を大きくさせない。また、そのうちN個の充放電素子をアナログ信号を増幅するための帰還素子として用い、残りのN×M-1個の充放電素子を基準電圧を加減算するために用いる。このため、帰還素子として用いられる充放電素子の容量に対する残りの充放電素子デンサの容量の比が変わらず、帰還量が減少しないため、演算増幅器に要求されるオープンループゲインを従来技術によるレンジを広げない場合に比べて大きくさせない。それにも関わらず、分割数Nを大きくすることで、自由に制御可能な充放電素子の個数を増加させることが出来るため、熱雑音および演算増幅器に要求されるオープンループゲインを大きくすることなく、パイプライン型A/Dコンバータの入出力レンジを大きくすることができる。以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示す。パイプライン型A/Dコンバータ10の構成まず、図1を参照して、本実施形態に係るパイプライン型A/Dコンバータ10の構成を説明する。図1は、本実施形態に係るパイプライン型A/Dコンバータ10の構成を示すブロック図である。図1に示すパイプライン型A/Dコンバータ10は、図10に示したパイプライン型A/Dコンバータ100と同一の構成を備えて構成されるものであるが、A/Dコンバータ12-1~12-kの内部の回路構成が、A/Dコンバータ102-1~102-kの回路構成と異なる。A/Dコンバータ12-1~12-kのうち、最初のA/Dコンバータ12-1のみが入力レンジを大きくするために必要な素子を有して構成される回路である。また、A/Dコンバータ12-2~12-kは、全て同じ回路構成である。なお、本実施形態では説明を分かりやすくするため、パイプライン型A/Dコンバータ10は、SビットのA/D変換処理を行い、A/Dコンバータ12-1~12-kが担当する分解能はそれぞれ1.5ビットとしこの場合、入力信号は2倍に増幅される、コンデンサの分割数は2すなわち、N=2とし、N×M=2×2=4個のコンデンサを用いて、入力レンジを1.5倍に大きくするものとして説明する。つまり、パイプライン型A/Dコンバータ10は、アナログ入力信号AinをS0.5ビットのディジタル出力信号Doutに変換する。A/Dコンバータ12-1の構成続いて、図2を参照して、パイプライン型A/Dコンバータ10のA/Dコンバータ12-1の構成について説明する。図2は、A/Dコンバータ12-1の構成を示すブロック図である。図2に示すA/Dコンバータ12-1は、図11に示したA/Dコンバータ102-1と同様の構成を備えて構成されるものであるが、さらに、サンプルホールド用スイッチング素子121b,124bおよびサンプルホールド用コンデンサ126bを備える。また、多値出力回路130は、A/Dサブコンバータ129から出力されるアナログ信号Vinに応じて決まるディジタル値に基づいて、-N×VrefV=-2×VrefV,0V,N×VrefV=2×VrefVのいずれかの1つの電圧を2組出力することができるようになっている。サンプルホールド用スイッチング素子121bは、アナログ信号Vinの入力端子とサンプルホールド用コンデンサ126bの入力側端子との間に接続される。サンプルホールド用スイッチング素子121bは、サンプルホールド用スイッチング素子121と同様に、アナログ信号Vinのサンプルホールド動作を行うために電気的接続状態を接続状態または切断状態のいずれか一方に切り替えるためのものである。また、サンプルホールド用スイッチング素子124bは、演算増幅器128の出力端子と、サンプルホールド用コンデンサ126bの入力側端子との間に接続される。サンプルホールド用スイッチング素子124bは、サンプルホールド用スイッチング素子124と同様に、アナログ信号Vinのサンプルホールド動作を行うために電気的接続状態を接続状態または切断状態のいずれか一方に切り替えるためのものである。A/Dコンバータ12-1のアナログ信号Vinをサンプルするために用いるサンプルホールド用コンデンサの数は、図11に示したA/Dコンバータ102-1のサンプルホールド用コンデンサの数の2倍である。但し、A/Dコンバータ12-1のサンプルホールド用コンデンサの容量値は、図11に示したA/Dコンバータ102-1のサンプルホールド用コンデンサの容量値の半分である。このため、A/Dコンバータ12-1の4個のサンプルホールド用コンデンサ126,126b,127,127bの総容量は、図11に示したA/Dコンバータ102-1の2個のサンプルホールド用コンデンサ126,127の総容量と変わらない。A/Dコンバータ12-1においても、その動作は、図11に示したA/Dコンバータ102-1と変わらず、サンプル動作とホールド動作とを交互に行うものである。まず、サンプル動作時に、サンプルホールド用スイッチング素子121,121b,122,122b,123が接続状態になり、サンプルホールド用スイッチング素子124,124b,125,125bが切断状態になる。そして、4個全てのサンプルホールド用コンデンサ126,126b,127,127bを用いて、アナログ信号Vinに対応する電荷をサンプルするとともに、A/Dサブコンバータ129はアナログ信号Vinを-2,-1,0,1,2のいずかの値にA/D変換して出力する。A/Dコンバータ12-1の内部の4個のコンデンサ全てをサンプルホールド用コンデンサとして用いており、アナログ信号Vinをサンプルしないコンデンサが1つもない。このため、アナログ信号Vinをサンプルしないコンデンサが増えることによる熱雑音が、発生しない。また、ホールド動作時には、サンプルホールド用スイッチング素子121,121b,122,122b,123が切断状態になり、サンプルホールド用スイッチング素子124,124b,125,125bが接続状態になる。そして、2個のサンプルホールド用コンデンサ126,126bを演算増幅器128の出力端子と反転入力端子との間に接続して、帰還素子として用いることでアナログ信号Vinの電圧を2倍に増幅させる。さらに、残りの2個のサンプルホールド用コンデンサ127,127bには、A/Dサブコンバータ129の出力結果に応じて、多値出力回路130から-2×VrefV,0V,2×VrefVのいずれか1つの2倍された基準電圧を出力する。A/Dコンバータ12-1の内部の4個のサンプルホールド用コンデンサ126,126b,127,127bのうち、2個のサンプルホールド用コンデンサ126,126bを演算増幅器128の出力端子と反転入力端子との間に接続される帰還素子として用いている。このため、演算増幅器128の帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比が、従来技術のパイプライン型A/Dコンバータ100のように大きくならない。よって、帰還量が減少しないので、演算増幅器128に要求されるオープンループゲインを大きくしなくても良い。また、帰還素子として用いない残りの2個のサンプルホールド用コンデンサ127,127bに対して、A/Dコンバータ12-1における多値出力回路130から、2倍の基準電圧を出力する。このため、2倍に増幅されたアナログ入力Vinに、2倍の基準電圧が加減算される。このため、A/Dコンバータ12-1の入力レンジが1.5倍であっても、次段のA/Dコンバータ12-2の入力レンジの範囲内に収まるようにアナログ信号Voutを出力することができる。このように、サンプル動作時には、全てのコンデンサを用いてアナログ信号Vinのサンプルを行っているため、A/Dコンバータ12-1の入力レンジを大きくしても、熱雑音が大きくならない。また、ホールド動作時には、4個のうちの2個のコンデンサを演算増幅器128の出力端子と反転入力端子との間の帰還素子として用いているため、A/Dコンバータ12-1の入力レンジを大きくしても、帰還量が変わらず、その結果、演算増幅器128に要求されるオープンループゲインを大きくする必要もない。上述したようなA/Dコンバータ12-1によって、本来Sビットのディジタル出力信号Doutを出力するパイプライン型A/Dコンバータ10であっても、入力信号レンジを拡大すると共に、Sαビットαは0以上のディジタル出力信号Doutを出力することができる。なお、A/Dコンバータ12-2~12-kについては、図11に示したA/Dコンバータ102-1と同じ回路構成であっても良いが、A/Dコンバータ12-1で用いている±2×Vrefの電圧源をA/Dコンバータ12-2~12-kでも利用することができるような回路構成とする良い。そして、A/Dコンバータ12-1のアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係は、図14と同じである。図中に矢印で示すように、このA/Dコンバータ12-1の入力レンジは、1.5倍に大きくなっている。但し、A/Dコンバータ12-1の出力レンジは、A/Dコンバータ12-2の入力レンジの範囲内に収まっている。これは、このA/Dコンバータ12-1が請け負うビットに応じた分だけ、パイプライン型A/Dコンバータの入力レンジが大きくなったことを意味する。最初のA/Dコンバータ12-1は、S桁のディジタル出力信号Doutのうちの最上位ビットを請け負っている。このため、最初のA/Dコンバータ12-1の入力レンジが1.5倍に大きくなると、パイプライン型A/Dコンバータ10全体の入力レンジが1.5倍に大きくなり、ディジタル出力信号DoutをS0.5ビットに大きくすることができる。A/Dコンバータ12-2~12-kの構成続いて、図3を参照して、パイプライン型A/Dコンバータ10が備える各A/Dコンバータ12-2~12-kの構成について説明する。なお、A/Dコンバータ12-2~12-kは同一の素子を有して構成される同じ回路であるため、A/Dコンバータ12-2の構成について説明する。図3は、A/Dコンバータ12-2の構成を示すブロック図である。図3に示すA/Dコンバータ12-2は、図2に示したA/Dコンバータ12-1と同じ素子を有して構成される回路であるが、多値出力回路130が多値出力用スイッチング素子131b~133bを有しておらず、サンプルホールド用スイッチング素子125bによって0Vが固定で出力されるように構成されている点が異なる。A/Dサブコンバータ129は、図示しないコンパレータを2個備えているものを用いており、アナログ信号Vinに応じて-1,0,1の3値のいずれかの1つの値を出力することができるようになっている。このため、多値出力回路130は、A/Dサブコンバータ121の出力結果に基づいて、-2×VrefV,0V,2×VrefVのいずれかの1つの基準電圧と、0Vの基準電圧とを2組出力することができる。A/Dコンバータ12-2においても、A/Dコンバータ12-1のアナログ信号Vinをサンプルするために用いるサンプルホールド用コンデンサの数は、図11に示したA/Dコンバータ102-1のサンプルホールド用コンデンサの数の2倍である。但し、上述したように、A/Dコンバータ12-1のサンプルホールド用コンデンサの容量値は、図11に示したA/Dコンバータ102-1のサンプルホールド用コンデンサの容量値の半分である。このため、A/Dコンバータ12-1の4個のサンプルホールド用コンデンサ126,126b,127,127bの総容量は、図11に示したA/Dコンバータ102-1の2個のサンプルホールド用コンデンサ126,127の総容量と変わらない。また、A/Dコンバータ12-2における動作も、A/Dコンバータ12-1と同じであって、サンプル動作とホールド動作とを交互に行うものである。まず、サンプル動作時に、サンプルホールド用スイッチング素子121,121b,122,122b,123が接続状態になり、サンプルホールド用スイッチング素子124,124b,125,125bが切断状態になる。そして、4個全てのサンプルホールド用コンデンサ126,126b,127,127bを用いて、アナログ信号Vinに対応する電荷をサンプルする。同時に、A/Dサブコンバータ129は、アナログ信号Vinに応じて-1,0,1のいずれかの1つの値を出力する。また、ホールド動作時には、サンプルホールド用スイッチング素子121,121b,122,122b,123が切断状態になり、サンプルホールド用スイッチング素子124,124b,125,125bが接続状態になる。そして、2個のサンプルホールド用コンデンサ126,126bを演算増幅器128の出力端子と反転入力端子との間に接続される帰還素子として用いることで、アナログ信号Vinを2倍に増幅する。さらに、サンプルホールド用コンデンサ127には、A/Dサブコンバータ129の出力結果に応じて-2×VrefV,0V,2×VrefVのいずれか1つの2倍された基準電圧と、0Vの基準電圧との2組がそれぞれ出力される。これにより、2倍に増幅されたアナログ入力信号から、2組の基準電圧が加減算されて、アナログ信号Voutが次段のA/Dコンバータ12-3の入力レンジの範囲内に収まるようになっている。上述したように、A/Dコンバータ12-2は、±2×Vrefの電圧源を利用することができるようにした回路構成であって、それ以外の点は、入力レンジを大きくしていない図11に示したA/Dコンバータ102-1と同じである。従って、A/Dコンバータ12-2の回路の伝達特性、熱雑音の発生する量、演算増幅器128に要求されるオープンループゲインについても、図11に示したA/Dコンバータ102-1と全く同じである。第1の変形例本実施形態におけるパイプライン型A/Dコンバータ10のA/Dコンバータ12-1~12-kは、担当する分解能が1.5ビットでこの場合、入力信号は2倍に増幅される、コンデンサの分割数は2すなわち、N=2とした場合の構成であったが、分割する対象は、必ずしもサンプルホールド用コンデンサに限定されない。図4は、担当する分解能が1.5ビットでこの場合、入力信号は2倍に増幅される、コンデンサの分割数は1すなわち、N=1とした場合のA/Dコンバータ22-1の回路構成を示す回路図である。図4に示すA/Dコンバータ12-1bは、図2に示したA/Dコンバータ12-1と同様の素子を有して構成される回路であるが、特に、多値出力回路130が-2×VrefV,-1×VrefV,0V,1×VrefV,2×VrefVのいずれか1つの基準電圧を出力する点が異なる。つまり、分割数が1N=1であるときには、多値出力回路130が、-VrefV,0V,VrefVのいずれか1つの電圧をL倍Lは1以上の整数とするし、その電圧を基準電圧して出力するようになっている。A/Dサブコンバータ129は、図示しないコンパレータを4個備えているものを用いており、アナログ信号Vinに応じて-2,-1,0,1,2の5値のいずれかの1つの値を出力することができるようになっている。但し、A/Dコンバータ12-1bのサンプルホールド用コンデンサの容量値は、図11に示したA/Dコンバータ102-1のサンプルホールド用コンデンサの容量値と同じである。A/Dコンバータ22-1の1個のサンプルホールド用コンデンサ126,127の総容量は、図11に示したA/Dコンバータ102-1の2個のサンプルホールド用コンデンサ126,127の総容量と変わらない。そのサンプルホールド用コンデンサ126,127の2個全てをアナログ入力信号Vinのサンプルに用いる。また、2個のサンプルホールド用コンデンサ126,127のうち、1個のサンプルホールド用コンデンサ126を帰還素子として用いる。残りの1個のサンプルホールド用コンデンサ127に対して、多値出力回路130から-2×VrefV,-1×VrefV,0V,1×VrefV,2×VrefVのいずれか1つの基準電圧を出力する。そして、A/Dコンバータ12-1bで、図2に示したA/Dコンバータ12-1と同様にサンプル動作とホールド動作とを繰り返す。すると、2倍に増幅されたアナログ入力信号に、2倍の基準電圧が加減算されて、アナログ信号Voutが次段のA/Dコンバータの入力レンジの範囲内に収まるようになっている。そして、A/Dコンバータ12-1bのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係は、図14と同じである。図中に矢印で示すように、このA/Dコンバータ12-1bの入力レンジは、1.5倍に大きくなっている。但し、A/Dコンバータ12-1bの出力レンジは、A/Dコンバータ12-2の入力レンジの範囲内に収まっている。これは、このA/Dコンバータ12-1bが請け負うビットに応じた分だけ、パイプライン型A/Dコンバータ10の入力レンジが大きくなったことを意味する。最初のA/Dコンバータ12-1bは、S桁のディジタル出力信号Doutのうちの最上位ビットを請け負っている。このため、最初のA/Dコンバータ12-1bの入力レンジが1.5倍に大きくなると、パイプライン型A/Dコンバータ10全体の入力レンジが1.5倍に大きくなり、ディジタル出力信号DoutをS0.5ビットに大きくすることができる。上述したように、サンプルホールド用コンデンサの数を増やさずに、全てのサンプルホールド用コンデンサを用いてアナログ信号Vinのサンプルを行う。また、そのうち半数のサンプルホールド用コンデンサをアナログ信号Vinを増幅するための帰還素子として用いて、残りのサンプルホールド用コンデンサを基準電圧を加減算するための素子として用いる。従って、アナログ信号Vinのサンプルしないコンデンサはない。また、演算増幅器128の帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比は変わらないため、帰還量は減少しない。このため、演算増幅器128に要求されるオープンループゲインを大きくさせることなく、パイプライン型A/Dコンバータ10の入力レンジを拡大すると共に、ディジタル出力信号のビット数を大きくすることができる。第2の変形例本実施形態におけるパイプライン型A/Dコンバータ10のA/Dコンバータ12-1~12-kは、担当する分解能が1.5ビットでこの場合、入力信号は2倍に増幅される、コンパレータ分割数は2すなわち、N=2とした場合の構成であったが、コンパレータの分割数は2に限定されない。図5は、担当する分解能が1.5ビットでこの場合、入力信号は2倍に増幅される、コンパレータ分割数は3すなわち、N=3とした場合のA/Dコンバータ12-1cの回路構成を示す回路図である。図5に示すA/Dコンバータ12-1cは、図2に示したA/Dコンバータ12-1と同様の素子を有して構成される回路であるが、さらに、サンプルホールド用スイッチング素子121c,122c,124c,125cを備えている点、サンプルホールド用コンデンサ126c、127cを備えている点、多値出力回路130が3個のスイッチング素子131c,132c,133cを備えている点が異なる。つまり、A/Dコンバータ12-1cは、N=3とし、M=2とし、N×M=3×2=6個のコンデンサを用いて、入力レンジを2倍に増幅する。A/Dサブコンバータ129は、図示しないコンパレータを6個備えているものを用いており、アナログ信号Vinに応じて-3,-2,-1,0,1,2,3の7値のいずれかの1つの値を出力することができるようになっている。但し、A/Dコンバータ12-1cのサンプルホールド用コンデンサの容量値は、図11に示したA/Dコンバータ102-2のサンプルホールド用コンデンサの容量値の1/N=1/3である。A/Dコンバータ12-1cの6個のサンプルホールド用コンデンサ126,126b,126c,127,127b,127cの総容量は、図11に示したA/Dコンバータ102-2の2個のサンプルホールド用コンデンサ126,127の総容量と変わらない。そのサンプルホールド用コンデンサ126,127,126b,127b,126c,127cの6個全てをアナログ入力信号Vinのサンプルに用いる。また、6個のサンプルホールド用コンデンサ126,126b,126c,127,127b,127cのうち、3個のサンプルホールド用コンデンサ126,126b,126cを帰還素子として用いる。残りの3個のサンプルホールド用コンデンサ127,127b,127cに対して、多値出力回路130から-3×VrefV,0V,3×VrefVのいずれか1つの基準電圧を3組出力する。そして、A/Dコンバータ12-1cで、図2に示したA/Dコンバータ12-1と同様にサンプル動作とホールド動作とを繰り返す。すると、2倍に増幅されたアナログ入力信号に、3組の3倍の基準電圧が加減算されて、アナログ信号Voutが次段のA/Dコンバータの入力レンジの範囲内に収まるようになっている。続いて、図6を参照して、A/Dコンバータ12-1cのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係を説明する。図6は、A/Dコンバータ12-1cのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係を示すグラフである。図6に示すグラフの横軸は、A/Dコンバータ12-1cに入力されるアナログ信号Vinの電圧を示している。また、縦軸は、A/Dコンバータ12-1cから出力されるアナログ信号Voutの電圧を示している。図中に矢印で示すように、このA/Dコンバータ12-1cの入力レンジは、図11に示したA/Dコンバータ102-1の入力レンジよりも2倍大きくなっている。但し、A/Dコンバータ12-1cの出力レンジは、A/Dコンバータ12-2の入力レンジの範囲内に収まっている。これは、このA/Dコンバータ12-1cが請け負うビットに応じた分だけ、パイプライン型A/Dコンバータの入力レンジが大きくなったことを意味する。最初のA/Dコンバータ12-1cは、S桁のディジタル出力信号Doutのうちの最上位ビットを請け負っている。このため、最初のA/Dコンバータ12-1cの入力レンジが2倍に大きくなると、パイプライン型A/Dコンバータ10全体の入力レンジが2倍に大きくなり、ディジタル出力信号DoutをS1ビットに大きくすることができる。上述したように、サンプルホールド用コンデンサの数を増やしても、全てのサンプルホールド用コンデンサを用いてアナログ信号Vinのサンプルを行う。また、そのうち半数の3個のサンプルホールド用コンデンサをアナログ信号Vinを増幅するための帰還素子として用い、残りの3個のサンプルホールド用コンデンサを基準電圧を加減算するために用いる。従って、サンプルホールド用コンデンサの数が増えても、アナログ信号Vinのサンプルしないコンデンサはない。また、サンプルホールド用コンデンサの数が増えても、演算増幅器128の帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比は変わらないため、帰還量は減少しない。このため、演算増幅器128に要求されるオープンループゲインを大きくさせることなく、パイプライン型A/Dコンバータ10の入力レンジを拡大すると共に、ディジタル出力信号のビット数を大きくすることができる。第3の変形例本実施形態におけるパイプライン型A/Dコンバータ10のA/Dコンバータ12-1~12-kは、各々が担当する分解能が1.5ビットこの場合、入力信号は2倍に増幅の構成であったが、各々が担当する分解能は1.5ビットに限定されない。図7は、担当する分解能が2.5ビットでこの場合、入力信号は4倍に増幅される、コンパレータ分割数は2すなわち、N=2とした場合のA/Dコンバータ12-1dの回路構成を示す回路図である。図7に示すA/Dコンバータ12-1dは、図2に示したA/Dコンバータ12-1と同様の素子を有して構成される回路であるが、さらに、サンプルホールド用スイッチング素子122c~122f,125c~125fを備えている点、サンプルホールド用コンデンサ127c~127fを備えている点、多値出力回路130が18個の多値出力用スイッチング素子131c~131f,132c~132f,133c~133fを備えている点が異なる。つまり、A/Dコンバータ12-1dは、N×M=2×4=8個のコンデンサを用いて、入力レンジを4倍に大きくする。A/Dサブコンバータ129は、図示しないコンパレータを6個備えているものを用いており、アナログ信号Vinに応じて-6,-5,-4,-3,-2,-1,0,1,2,3,4,5,6の13値のいずれかの1つの値を出力することができるようになっている。但し、A/Dコンバータ12-1dのサンプルホールド用コンデンサの容量値は、図15に示したA/Dコンバータ102-1cのサンプルホールド用コンデンサの容量値の1/N=1/2である。A/Dコンバータ12-1dの8個のサンプルホールド用コンデンサ126,126b,127,127b~127fの総容量は、図15示したA/Dコンバータ102-1cの4個のサンプルホールド用コンデンサ221~224の総容量と変わらない。そのサンプルホールド用コンデンサ126,127,126b,127b,127c~127fの8個全てをアナログ入力信号Vinのサンプルに用いる。また、8個のサンプルホールド用コンデンサ126,126b,127,127b~127fのうち、2個のサンプルホールド用コンデンサ126,126bを帰還素子として用いる。残りの6個のサンプルホールド用コンデンサ127,127b~127fに対して、多値出力回路130から-2×VrefV,0V,2×VrefVのいずれか1つの基準電圧を6組出力する。そして、A/Dコンバータ12-1dで、図2に示したA/Dコンバータ12-1と同様にサンプル動作とホールド動作とを繰り返す。すると、4倍に増幅されたアナログ入力信号に、4組の2倍の基準電圧が加減算されて、アナログ信号Voutが次段のA/Dコンバータの入力レンジの範囲内に収まるようになっている。続いて、図8を参照して、A/Dコンバータ12-1dのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係を説明する。図8は、A/Dコンバータ12-1dのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係を示すグラフである。図8に示すグラフの横軸は、A/Dコンバータ12-1dに入力されるアナログ信号Vinの電圧を示している。また、縦軸は、A/Dコンバータ12-1dから出力されるアナログ信号Voutの電圧を示している。図中に矢印で示すように、このA/Dコンバータ12-1dの入力レンジは、図15に示したA/Dコンバータ102-1cよりも1.75倍大きくなっている。但し、A/Dコンバータ12-1dの出力レンジは、A/Dコンバータ12-2の入力レンジの範囲内に収まっている。これは、このA/Dコンバータ12-1dが請け負うビットに応じた分だけ、パイプライン型A/Dコンバータの入力レンジが大きくなったことを意味する。最初のA/Dコンバータ12-1dは、S桁のディジタル出力信号Doutのうちの最上位ビットを請け負っている。このため、最初のA/Dコンバータ12-1dの入力レンジが1.75倍大きくなると、パイプライン型A/Dコンバータ10全体の入力レンジが1.75倍に大きくなり、ディジタル出力信号DoutをS0.75ビットに大きくすることができる。尚、ここまでの広さの自段の入力レンジを必要としない場合は、多値出力回路130のスイッチング素子の個数を減らして、回路規模を小さくすることもできる。図9は、入力レンジを図15に示したA/Dコンバータ102-1cの入力レンジの1.25倍大きくしたA/Dコンバータ102-1eの回路構成を示す回路図である。図9に示すA/Dコンバータ102-1eは、図7に示したA/Dコンバータ12-1dが有していた多値出力回路130の6個の多値出力用スイッチング素子131e,132e,133e,131f,132f,133fが削除され、サンプルホールド用コンデンサ127e,127fの入力端子がサンプルホールド用スイッチ125e,125fを介して接地されている。この場合、A/Dコンバータ12-1eのアナログ信号Vinの入力レンジと、アナログ信号Voutの出力レンジとの関係は、図18で示したグラフと全く同じとなる。上述したように、サンプルホールド用コンデンサの数を増やしても、全てのサンプルホールド用コンデンサを用いてアナログ信号Vinのサンプルを行う。また、そのうち2個のサンプルホールド用コンデンサをアナログ信号Vinを増幅するための帰還素子として用い、残りの6個のサンプルホールド用コンデンサを基準電圧を加減算するための素子として用いる。従って、サンプルホールド用コンデンサの数が増えても、アナログ信号Vinのサンプルしないコンデンサはない。また、サンプルホールド用コンデンサの数が増えても、演算増幅器128の帰還素子として用いられるコンデンサの容量に対する残りのコンデンサの容量の比は変わらないため、帰還量は減少しない。このため、演算増幅器128に要求されるオープンループゲインを大きくさせることなく、パイプライン型A/Dコンバータ10の入力レンジを拡大すると共に、ディジタル出力信号Doutのビット数を大きくすることができる。まとめ本実施形態におけるパイプライン型A/Dコンバータ10においては、A/Dコンバータ12-1を構成するサンプルホールド用コンデンサの個数を、従来技術で必要なコンデンサの個数M個Mはアナログ信号の増幅度からN分割し、さらに基準電圧をN倍することで、基準電圧を加減算するために用いることが出来るコンデンサの数を増やしている。その結果、入力レンジを広げ、ディジタル出力信号のビット数を大きくすることを可能とする。この場合、全てのコンデンサでアナログ信号Vinをサンプルするため、入力レンジを広げたことによる熱雑音の増加は生じない。さらに、アナログ信号Vinを増幅するための帰還素子として用いるコンデンサと、残りのコンデンサの比はコンデンサを分割する前後で変わらないため、入力レンジを広げたことにより、演算増幅器に要求されるオープンループゲインを増加させることがない。また、必ずしもサンプルホールド用のコンデンサを分割するのに限らず、基準電圧を分割多く持つすることにより、同様の特性を得ることが可能である。"