1次側主巻線、2次側主巻線、および補助巻線とを備えたトランスと、スイッチング素子を駆動して前記トランスの2次側主巻線から直流電力を出力する第1の整流回路と、前記スイッチング素子の駆動を制御する制御回路と、前記補助巻線に発生する交流を整流して直流電圧を出力する補助電源と、を備え、前記制御回路は、前記補助電源に接続される電源端子と、前記補助巻線に接続されるゼロ電流検出端子とを備えたスイッチング電源において、前記電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする波形オフセット回路を備えたことを特徴とするスイッチング電源。前記波形オフセット回路が、前記ゼロ電流検出端子と電源端子間に接続された抵抗からなることを特徴とする請求項1に記載のスイッチング電源。前記波形オフセット回路が、抵抗とカソードが該抵抗の一端に接続されたダイオードからなり、前記抵抗の他端が前記ゼロ電流検出端子に接続され、前記ダイオードのアノードが前記電源端子に接続されていることを特徴とする請求項1に記載のスイッチング電源。前記波形オフセット回路が、抵抗とアノードが該抵抗の一端に接続されたダイオードからなり、前記抵抗の他端が前記電源端子に接続され、前記ダイオードのカソードが前記ゼロ電流検出端子に接続されていることを特徴とする請求項1に記載のスイッチング電源。前記制御回路が専用のICからなることを特徴とする請求項1から請求項4に記載のスイッチング電源。ところで、上記のスイッチング電源では、スイッチング動作のオンタイミングが制御回路20のゼロ電流検出端子の閾値に対する電圧レベルにより決定されるが、スイッチング電源の起動時においては、出力電圧がまだ低い状態であるため、二次巻線Nsに誘起される電圧が低い。そのため、スイッチングの際に発生したリンギングにより、本来オフ状態であるべき期間でオンしてしまう現象が生じる。このとき、スイッチング素子に過大な電圧および電流が印加され、スイッチング素子が破壊に至るという問題があった。つまり、図6に示すように、スイッチング電源の起動時に、出力電圧がまだ低い状態では、二次巻線Nsに誘起される電圧が低く、二次巻線Nsの電圧波形が、図6aに示すようになるために、波形のリンギング部分が本来の閾値を超えてしまいスイッチングトランジスタQ1のゲート-ソース間に、図6bに示すような電圧波形が発生する。これにより、スイッチングトランジスタQ1のドレイン-ソース間には、図6cに示すような振幅の大きな電圧波形が発生し、これに伴い、図6dに示すような大きなドレイン電流が発生する。また、スイッチング素子の破壊を防止するために、破壊耐性が強いスイッチング素子を使用することもできるが、コストが高くなるという問題があった。そこで、本発明は、上述の課題に鑑みてなされたものであり、スイッチング電源の起動時において、スイッチング素子に印加される過大な電圧および電流を簡易な回路構成で防止するスイッチング電源を提供することを目的とする。本発明は、上記の課題を解決するために、以下の事項を提案している。なお、理解を容易にするために、本発明の実施形態に対応する符号を付して説明するが、これに限定されるものではない。1本発明は、1次側主巻線例えば、図1のチョークコイルNpに相当、2次側主巻線例えば、図1の2次巻線Nsに相当、および補助巻線例えば、図1の制御巻線Ncに相当とを備えたトランスと、スイッチング素子例えば、図1のスイッチングトランジスタQ1に相当を駆動して前記トランスの2次側主巻線から直流電力を出力する第1の整流回路例えば、図1の出力平滑回路40に相当と、前記スイッチング素子の駆動を制御する制御回路例えば、図1の制御回路20に相当と、前記補助巻線に発生する交流を整流して直流電圧を出力する補助電源例えば、図1の制御巻線Nc、ダイオードD1、電源供給用平滑コンデンサC2に相当と、を備え、前記制御回路は、前記補助電源に接続される電源端子と、前記補助巻線に接続されるゼロ電流検出端子例えば、図1のZ/C端子に相当とを備えたスイッチング電源において、前記電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする波形オフセット回路例えば、図1の波形オフセット回路30に相当を備えたことを特徴とするスイッチング電源を提案している。この発明によれば、スイッチング電源において、制御回路の電源端子とゼロ電流検出端子との間に、起動時に、この間の電圧波形をオフセットする波形オフセット回路が設けられている。したがって、制御回路の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなる。そのため、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。2本発明は、1のスイッチング電源について、前記波形オフセット回路が、前記ゼロ電流検出端子と電源端子間に接続された抵抗例えば、図3の抵抗R7に相当からなることを特徴とするスイッチング電源を提案している。この発明によれば、波形オフセット回路が、ゼロ電流検出端子と電源端子間に接続された抵抗から構成されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、抵抗に電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。3本発明は、1のスイッチング電源について、前記波形オフセット回路が、抵抗、例えば、図4の抵抗R7に相当とカソードが該抵抗の一端に接続されたダイオード例えば、図4のダイオードD3に相当からなり、前記抵抗の他端が前記ゼロ電流検出端子に接続され、前記ダイオードのアノードが前記電源端子に接続されていることを特徴とするスイッチング電源を提案している。この発明によれば、波形オフセット回路が、抵抗とカソードがこの抵抗の一端に接続されたダイオードからなり、抵抗の他端がゼロ電流検出端子に接続され、ダイオードのアノードが電源端子に接続されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、波形オフセット回路を介してバイアス電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。4本発明は、1のスイッチング電源について、前記波形オフセット回路が、抵抗例えば、図5の抵抗R7に相当とアノードが該抵抗の一端に接続されたダイオード例えば、図5のダイオードD3に相当からなり、前記抵抗の他端が前記電源端子に接続され、前記ダイオードのカソードが前記ゼロ電流検出端子に接続されていることを特徴とするスイッチング電源を提案している。この発明によれば、波形オフセット回路が、抵抗とアノードがこの抵抗の一端に接続されたダイオードからなり、抵抗の他端が電源端子に接続され、ダイオードのカソードがゼロ電流検出端子に接続されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、波形オフセット回路を介してバイアス電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。5本発明は、1から4のスイッチング電源について、前記制御回路が専用のICからなることを特徴とするスイッチング電源を提案している。この発明によれば、制御回路が専用のICからなる、つまり、制御回路が専用ICからなる他励式フライバック型スイッチング電源においても、起動時の不安定な状況から生じるスイッチング素子のドレイン-ソース間への過大な電圧の印加や過大なドレイン電流によるスイッチング素子へのストレスを防止できる。本発明によれば、スイッチング電源の起動時において、スイッチング素子に印加される過大な電圧および電流を簡易な回路構成で防止できるという効果がある。以下、本発明の実施形態について、図面を用いて、詳細に説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。<実施形態>以下、図1および図2を用いて、本発明に係る実施形態について説明する。<スイッチング電源の構成>本実施形態に係るスイッチング電源は、主として、図1に示すように、整流回路10と、チョークコイルNpおよび制御巻線Ncとからなる一次巻線と、二次巻線Nsと、制御回路20と、波形オフセット回路30と、出力平滑回路40と、出力電圧検出回路50と、スイッチングトランジスタQ1と、スイッチングトランジスタQ1電流検出用の抵抗R1と、フォトカプラPH1とから構成されている。整流回路10は、商用電源の交流を全波整流して得られる脈流を一次巻線のチョークコイルNpに供給する。一次巻線のチョークコイルNpは、スイッチングトランジスタQ1がONの場合に、チョークコイルNp端子間に印加される電圧により、電磁エネルギーを蓄積し、スイッチングトランジスタQ1がOFFの場合に、蓄積した電磁エネルギーを負荷に供給する。制御巻線Ncの電圧は、ゼロ電流検出端子に供給される。この電圧信号は、二次巻線Nsを流れる電流に対応した信号であり、制御回路20におけるスイッチングトランジスタQ1をONするためのトリガ信号となる。また、制御巻線Ncの電圧は、ダイオードD1および電源供給用平滑コンデンサC2によって整流されて、制御回路20の補助電源を電源端子に供給する。さらに、二次巻線Nsの一端は、整流ダイオードD2のアノードに接続され、この整流ダイオードD2が平滑コンデンサC4に接続され、出力電圧となる。制御回路20は、ゼロ電流検出端子およびON幅制御入力端子に入力される信号により、スイッチングトランジスタQ1のONタイミングとON時間幅とを制御する。具体的には、ゼロ電流検出端子には、電流制限用抵抗R2を介して、制御巻線Ncが接続されている。そして、ゼロ電流検出端子にHiからLowに遷移するトリガ信号を入力すると、DR端子からスイッチングトランジスタQ1のゲートにON信号を出力し、スイッチングトランジスタQ1をONする。なお、制御回路20は、専用ICで構成されていてもよい。また、ON幅制御入力端子には、フォトカプラPH1の一部をなすフォトトランジスタが接続され、出力電圧検出回路50に設けられた発光ダイオードから射出される光を受光して、スイッチングトランジスタQ1のON時間幅を制御する。なお、本実施形態では、スイッチングトランジスタQ1が、MOSFETにより構成されているが、IGBTInsulatedGateBipolarTransistorやバイポーラトランジスタ等でも構成することができる。波形オフセット回路30は、制御回路20の電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする。つまり、制御回路20の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなるため、制御巻線Ncにおける電圧波形のリンキング部分が本来の閾値を超えることがなくなり、スイッチングトランジスタQ1のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。なお、上記の波形オフセット回路30は、スイッチング電源の起動時において、動作するものであり、制御巻線Ncの電圧が安定した後は、スイッチング電源の動作に影響を与えるものではない。出力平滑回路40は、二次巻線Nsから供給される電圧波形を平滑化して出力電圧を得る。出力電圧検出回路50は、出力電圧を検出するための抵抗R3、R4の分圧値を基準電圧と比較して、その比較結果に応じて、フォトカプラPH1の一部をなす発光ダイオードを点灯させる。発光ダイオードから射出される光は、制御回路20のF/B端子に接続されたフォトトランジスタにおいて受光され、スイッチングトランジスタQ1のON時間幅を制御する。また、スイッチングトランジスタQ1は、そのソースにスイッチングトランジスタQ1電流検出用の抵抗R1が接続され、制御回路20のDR端子から出力される信号により、ON/OFF動作を行う。<スイッチング電源の動作>図2を用いて、本実施形態に係るスイッチング電源の動作について説明する。なお、図2の各波形は、電源の起動時の波形を示している。スイッチング電源の起動時において、制御巻線Ncには、図2aに示すようなリンキングを伴った電圧波形が現れる。一方で、スイッチング電源が起動すると、波形オフセット回路30が動作する。波形オフセット回路30が動作することにより、制御巻線Ncに現れた電圧波形がオフセット分だけ高いレベルに引き上げられるため、制御巻線Ncに現れた電圧波形とゼロ電流検出端子の閾値電圧とは、図2aに示されるように、従来よりも、オフセット分の開きをもつことになる。これにより、制御巻線Ncに現れた電圧波形がリンギングを伴った電圧波形であっても、リンギングがゼロ電流検出端子の閾値レベルよりも高くなるため、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に異常はない。また、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に伴い、VDS波形およびID電流波形は、図2c、図2dのようになり、スイッチングトランジスタQ1に過大な電圧や電流が加わることはない。<第1の実施例>図3を用いて、本実施形態に係る第1の実施例について説明する。本実施例は、波形オフセット回路30を図3に示すように、抵抗R7により構成したものである。ここで、抵抗R7の一端は、ゼロ電流検出端子に接続され、抵抗R7の他端は、電源端子に接続されている。この波形オフセット回路30では、二次巻線Nsの電圧がまだ低い状態のスイッチング電源の起動時は、R5を介して充電された電源供給用平滑コンデンサC2の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介して抵抗R7に電流が流れることにより生じる電圧値によって、ゼロ電流検出端子の電圧をオフセットする状態になる。そのため、制御巻線Ncに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に異常はない。また、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に伴い、VDS波形およびID電流波形は、図2c、図2dのようになり、スイッチングトランジスタQ1に過大な電圧や電流が加わることはない。<第2の実施例>図4を用いて、本実施形態に係る第2の実施例について説明する。本実施例は、波形オフセット回路30を図4に示すように、ダイオードD3と抵抗R7により構成したものである。ここで、ダイオードD3のカソードは、抵抗R7の一端に接続され、抵抗R7の他端は、制御回路20のゼロ電流検出端子に接続されている。また、ダイオードD3のアノードは、制御回路20の電源端子に接続されている。この波形オフセット回路30では、二次巻線Nsの電圧がまだ低い状態のスイッチング電源の起動時は、R5を介して充電された電源供給用平滑コンデンサC2の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介してゼロ電流検出端子の電圧をオフセットする状態になる。そのため、制御巻線Ncに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に異常はない。また、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に伴い、VDS波形およびID電流波形は、図2c、図2dのようになり、スイッチングトランジスタQ1に過大な電圧や電流が加わることはない。<第3の実施例>図5を用いて、本実施形態に係る第3の実施例について説明する。本実施例は、波形オフセット回路30を図5に示すように、ダイオードD3と抵抗R7により構成したものである。ここで、ダイオードD3のカソードは、ゼロ電流検出端子に接続され、抵抗R7の一端は、電源端子に接続されるとともに、その他端は、ダイオードD3のアノードに接続されている。この波形オフセット回路30では、二次巻線Nsの電圧がまだ低い状態のスイッチング電源の起動時は、R5を介して充電されたコンデンサC2の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介してゼロ電流検出端子の電圧をオフセットする状態になる。そのため、制御巻線Ncに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に異常はない。また、図2bに示すスイッチングトランジスタQ1のVGS電圧波形に伴い、VDS波形およびID電流波形は、図2c、図2dのようになり、スイッチングトランジスタQ1に過大な電圧や電流が加わることはない。以上、説明したように、本実施形態によれば、制御回路の電源端子とゼロ電流検出端子との間に、スイッチング電源の起動時に、この間の電圧波形をオフセットする波形オフセット回路が設けられている。そのため、制御回路の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなる。これにより、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン-ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、本実施形態では、波形オフセット回路を抵抗とダイオードとで構成する場合を例示したが、これに変えて、PMOSトランジスタと抵抗からなり、このPMOSトランジスタのゲートとドレインとが短絡されて、抵抗の一端に接続されるとともに、抵抗の他端がゼロ電流検出端子に接続され、ソースを電源端子に接続する構成でもよい。また、PMOSトランジスタと抵抗からなり、このPMOSトランジスタのゲートとドレインとが短絡されて、ゼロ電流検出端子に接続され、抵抗の一端がソースに接続されるとともに、抵抗の他端が電源端子に接続される構成でもよい。さらに、PNPトランジスタと抵抗からなり、このPNPトランジスタのコレクタとベースが短絡されて、抵抗の一端に接続されとともに、抵抗の他端がゼロ電流検出端子に接続され、エミッタが電源端子に接続する構成でもよい。また、PNPトランジスタと抵抗からなり、このPNPトランジスタのコレクタとベースが短絡されて、ゼロ電流検出端子に接続され、抵抗の一端がエミッタに接続されとともに、抵抗の他端が電源端子に接続される構成でもよい。