フリップフロップを含む単位回路を複数段備え、第1および第2シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第1および第2スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第1シフト方向信号が第1スイッチを介して上記ラッチ回路に入力され、かつ上記第2シフト方向信号が第2スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第1スイッチの制御端子に前段の出力信号が入力されるとともに、第2スイッチの制御端子に後段の出力信号が入力されるシフトレジスタ。上記ラッチ回路は第1および第2インバータを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第1インバータに入力され、第1インバータの出力端子が第2インバータの入力端子に接続され、第2インバータの出力端子が第1インバータの入力端子に接続されている請求項1記載のシフトレジスタ。上記ラッチ回路は、第1および第2インバータと第1スイッチがONのときにOFFになる第3スイッチと第2スイッチがONのときにOFFになる第4スイッチとを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第1インバータに入力され、第1インバータの出力端子が第2インバータの入力端子に接続され、第2インバータの出力端子が第3および第4スイッチを介して第1インバータの入力端子に接続されている請求項1記載のシフトレジスタ。上記ラッチ回路は、第1および第2インバータと第1スイッチがONのときにOFFになる第3スイッチと第2スイッチがONのときにOFFになる第4スイッチとを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第2インバータに入力され、第1インバータの出力端子が第4スイッチを介して第2インバータの入力端子に接続され、第2インバータの出力端子が第3スイッチを介して第1インバータの入力端子に接続されている請求項1記載のシフトレジスタ。各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号を取り込む請求項1記載のシフトレジスタ。初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる請求項5記載のシフトレジスタ。初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第1スイッチの制御端子に入力され、末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第2スイッチの制御端子に入力される請求項1記載のシフトレジスタ。第1および第2スイッチはそれぞれ、Pチャネルトランジスタの一方の導通端子とNチャネルトランジスタの一方の導通端子とが接続されるとともにPチャネルトランジスタの他方の導通端子とNチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、第1スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、第2スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される請求項1記載のシフトレジスタ。請求項1~8のいずれか1項に記載のシフトレジスタを備えた信号線駆動回路。請求項9記載の信号線駆動回路を備えた液晶表示装置。しかしながら、上記従来のシフトレジスタは素子数が多く、小型化、低コスト化の妨げになっていた。本発明の目的は、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現する点にある。本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第1および第2シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第1および第2スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第1シフト方向信号が第1スイッチを介して上記ラッチ回路に入力され、かつ上記第2シフト方向信号が第2スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第1スイッチの制御端子に前段の出力信号が入力されるとともに、第2スイッチの制御端子に後段の出力信号が入力される構成である。本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第1シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第2シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第2シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第1シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。本発明によれば、シフト方向の切り替えが可能なシフトレジスタの素子数を減らし、小型化、低コスト化を実現することができる。本発明の実施の形態を、図1~30を用いて説明すれば、以下のとおりである。実施の形態1図1は、本液晶表示装置1の構成を示すブロック図である。同図に示すように、本液晶表示装置1は、ソースドライバ11、ゲートドライバ12、液晶パネル13、および表示制御回路14を備える。液晶パネル13には、走査信号線Gn-1GnGm、データ信号線SiSk、および保持容量配線Csn-1CsnCsmが設けられ、ゲートドライバ12は走査方向の切り替えが可能であり、各走査信号線を駆動する。ソースドライバ11は各データ信号線を駆動する。また、表示制御回路14はソースドライバ11およびゲートドライバ12を制御する。図2は、図1のゲートドライバ12本ゲートドライバの構成を示す回路図である。図2に示すように、本ゲートドライバは、INITB反転初期化信号ラインと、GCK1B第1反転ゲートクロック、同期信号ラインと、GCK2B第2反転ゲートクロック、同期信号ラインと、UDシフト方向信号ラインと、UDB反転シフト方向信号ラインと、第1段初段単位回路C1~第m段末段単位回路Cmからなるシフトレジスタ10とを備える本シフトレジスタ。なお、GCK1B第1反転ゲートクロックおよびGCK2B第2反転ゲートクロックは、互いにアクティブ期間Low期間が重ならない2つのクロック信号である。また、INITB反転初期化信号は、初期化時にLowアクティブとなり、それ以外はHighとなる信号である。また、UDシフト方向信号は順方向シフト時にHigh、逆方向シフト時にLowとなる信号であり、UDB反転シフト方向信号は逆方向シフト時にHigh、順方向シフト時にLowとなる信号である。第n段nは1~mの整数の単位回路Cnには、フリップフロップFnと、2つのアナログスイッチSWnswnと、インバータIBnと、駆動端子Un液晶パネルの走査信号線Gnとの接続ノードとが含まれる。フリップフロップFnは、入力側のA~D端子およびXY端子と、出力側となるQ端子出力端子およびQB端子反転出力端子とを備える。アナログスイッチSWnSWnはそれぞれ、Pチャネルトランジスタの一方の導通端子とNチャネルトランジスタの一方の導通端子とが接続されるとともにPチャネルトランジスタの他方の導通端子とNチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、Pチャネルトランジスタのゲート端子であるP端子、Nチャネルトランジスタのゲート端子であるN端子、および電流経路となる2つの導通端子を備える。単位回路Cnでは、nが2~m-1の整数であるとき、フリップフロップFnのQ端子とアナログスイッチSWnのN端子とアナログスイッチswnのP端子とが接続され、フリップフロップFnのQB端子とアナログスイッチSWnのP端子とアナログスイッチswnのN端子とが接続され、アナログスイッチSWnの一方の導通端子とアナログスイッチswnの一方の導通端子とインバータIBnの入力端子とが接続され、インバータIBnの出力端子と駆動端子Unとが接続され、アナログスイッチswnの他方の導通端子とINITBラインとが接続され、アナログスイッチSWnの他方の導通端子がGCK2Bラインに接続されるnが偶数の場合。また、フリップフロップFnのA端子は、前段Cn-1の駆動端子Un-1に接続され、フリップフロップFnのB端子は、前段Cn-1のインバータIBn-1の入力端子に接続され、フリップフロップFnのC端子は、後段Cn1の駆動端子Un1に接続され、フリップフロップFnのD端子は、後段Cn-1のインバータIBn1の入力端子に接続され、フリップフロップFnのX端子は、UDラインに接続され、フリップフロップFnのY端子は、UDBラインに接続されている。また、初段の単位回路C1n=1では、図3に示すように、フリップフロップF1のA端子がGSPゲートスタートパルスラインに接続され、フリップフロップF1のB端子がGSPB反転ゲートスタートパルスラインに接続されており、他の接続関係はC2~Cm-1と同じである。末段の単位回路Cmn=mでは、図4に示すように、フリップフロップFmのC端子がGSPゲートスタートパルスラインに接続され、フリップフロップFmのD端子がGSPB反転ゲートスタートパルスラインに接続されており、他の接続関係は単位回路C2~Cm-1と同じである。図5に、フリップフロップFnnは1~mの整数の具体的回路構成を示す。同図に示されるように、フリップフロップFnは、アナログスイッチ1112それぞれがアナログスイッチSWnと同構成と、インバータ2122とを備え、B端子がアナログスイッチ11のP端子に接続され、A端子がアナログスイッチ11のN端子に接続され、D端子がアナログスイッチ12のP端子に接続され、C端子がアナログスイッチ12のN端子に接続され、X端子がアナログスイッチ11を介してインバータ21の入力端子に接続され、Y端子がアナログスイッチ12を介してインバータ21の入力端子に接続されている。インバータ21の出力端子はインバータ22の入力端子に接続され、インバータ22の出力端子がインバータ21の入力端子に接続される。すなわち、ラッチ回路LCは、インバータ21の出力がインバータ22を介してインバータ21の入力にフィードバックされる構成である。このように、本シフトレジスタ10の単位回路Cnは、フリップフロップFnの出力QQB端子の信号が非アクティブのときにINITB反転初期化信号を取り込む一方、アクティブのときに奇数段ではGCK1B、偶数段ではGCK2Bを取り込んで自段の出力信号Onを生成し、これを駆動端子Unから液晶パネルの走査信号線Gnに供給する構成であり、UDシフト方向信号がアナログスイッチ11を介してラッチ回路LCに入力され、UDB反転シフト方向信号がアナログスイッチ12を介してラッチ回路LCに入力され、初段および末段以外のフリップフロップF2~Fm-1においては、アナログスイッチ11のN端子に前段Cn-1の出力信号On-1が入力されるとともに、アナログスイッチ12のN端子に後段Cn1の出力信号On1が入力される。図6は、本ゲートドライバの順方向シフト時初段→末段の動作を示すタイミングチャートである。なお、各信号のHighの状態をH、Lowの状態をLと略記する。順方向シフト時には、UDがH、UDBがLとなっている。t0で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、B端子がL、C端子がL、D端子がHとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、B端子がH、C端子がH、D端子がLとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。なお、GSPGSPBは、シフト期間の開始前にアクティブとなり、これによって、初段C1シフト開始段のラッチ回路LCが更新され、F1のQ端子がHでQB端子がL=アナログスイッチSW1がONでアナログスイッチsw1がOFFとなる。また、GSPGSPBは、シフト期間の終了後にもアクティブとなり、これによって、末段Cmシフト終了段のラッチ回路LCが更新され、FmのQ端子がLでQB端子がH=アナログスイッチSWmがOFFでアナログスイッチswmがONとなる。このように、図6では前段の出力信号On-1→自段の出力信号On→後段の出力信号On1の順でアクティブHとなり、順方向シフトが可能となる。図7は、本ゲートドライバの逆方向シフト時末段→初段の動作を示すタイミングチャートである。逆方向シフト時には、UDがL、UDBがHとなっている。t0で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、B端子がH、C端子がH、D端子がLとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、B端子がL、C端子がL、D端子がHとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。なお、GSPGSPBは、シフト期間の開始前にアクティブとなり、これによって、末段Cmシフト開始段のラッチ回路LCが更新され、FmのQ端子がHでQB端子がL=アナログスイッチSWmがONでアナログスイッチswmがOFFとなる。また、GSPGSPBは、シフト期間の修了後にもアクティブとなり、これによって、初段C1シフト終了段のラッチ回路LCが更新され、F1のQ端子がLでQB端子がH=アナログスイッチSW1がOFFでアナログスイッチsw1がONとなる。このように、図7では後段の出力信号On1→自段の出力信号On→前段の出力信号On-1の順でアクティブHとなり、逆方向シフトが可能となる。本シフトレジスタ10によれば、従来図3132参照よりもフリップフロップ内の素子数を削減することができるため、小型、低コストの双方向シフトレジスタを実現することができる。図3で示した初段の単位回路C1を図8のように、図4で示した末段の単位回路Cmを図9のように構成することもできる。すなわち、単位回路C1では、インバータiB1とナンドA1とが追加され、ナンド回路A1の一方の入力端子が、自段C1のインバータIB1の入力端子に接続され、ナンド回路A1の他方の入力端子が、GSPB反転ゲートスタートパルスラインに接続され、ナンド回路A1の出力端子がフリップフロップF1のA端子に接続され、フリップフロップF1のA端子とB端子とがインバータiB1を介して接続された構成である。また、単位回路Cmでは、インバータiBmとナンドAmとが追加され、ナンド回路Amの一方の入力端子が、自段CmのインバータIBmの入力端子に接続され、ナンド回路Amの他方の入力端子が、GSPB反転ゲートスタートパルスラインに接続され、ナンド回路Amの出力端子がフリップフロップFmのC端子に接続され、フリップフロップFmのC端子とD端子とがインバータiBmを介して接続された構成である。図89の構成では、図10に示すように、順方向シフト開始前にGSPBがアクティブLになると、初段C1のナンドA1の出力がLからHとなる。すなわち、フリップフロップF1のA端子がH、B端子がL、C端子がL、D端子がHとなり、フリップフロップF1のアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がLアナログスイッチSW1がONでアナログスイッチsw1がOFFとなり、以後GSPBがHに戻ってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、出力信号O1は、tpで立ち上がってHとなり、tqで立ち下がってLとなる。また、txで末段Cmの前段であるCm-1の出力信号Om-1がHになると、フリップフロップFmのラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWmがONでアナログスイッチswmがOFFとなるため、以後出力信号Om-1がLになった後もこの状態が維持され、末段Cmの駆動端子UmにはGCK2Bの反転信号GCK2が出力される。ここで、GCK2BがHの期間はナンドAmの出力はL2つの入力はともにHなのでであるため、ラッチ回路は更新されない。そして、tyでGCK2BがHからLになると、末段Cmの出力信号Omは一旦Hとなるが、これに伴ってナンドAmの出力がHとなると、フリップフロップFmのアナログスイッチ11がOFFでアナログスイッチ12がOFFとなる。これにより、Y端子からUDBのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWmがOFFでアナログスイッチswmがONとなるため、tyから所定時間経過後のtzで、末段Cmの出力信号OmはLにリセットされる。逆方向シフトの場合も同様である。図89の構成では、図10に示すように、シフト終了段順方向シフト時には末段、逆方向シフト時には初段で自己リセットがかかるため、GSPシフト開始信号GSPB反転シフト開始信号は、シフト期間開始前にのみアクティブとすれば済む。図8で示した初段の単位回路C1を図11のように、図9で示した末段の単位回路Cmを図12のように変形することもできる。すなわち、図11では、図8の構成と比較して、インバータib1とナンドa1とが追加され、フリップフロップF1のQQB端子の接続先が変更されている。具体的には、ナンド回路a1の一方の入力端子が、自段C1のインバータIB1の入力端子に接続され、ナンド回路a1の他方の入力端子がフリップフロップF1のQB端子に接続され、ナンド回路a1の出力端子が、インバータib1の入力端子とアナログスイッチSW1のP端子とアナログスイッチsw1のN端子とに接続され、インバータib1の出力端子がアナログスイッチSW1のN端子とアナログスイッチsw1のP端子とに接続された構成である。なお、フリップフロップF1のQ端子はクローズされている。同様に、図12では、図9の構成と比較して、インバータibmとナンドamとが追加され、フリップフロップFmのQQB端子の接続先が変更されている。具体的には、ナンド回路amの一方の入力端子が、自段CmのインバータIBmの入力端子に接続され、ナンド回路amの他方の入力端子がフリップフロップF1のQB端子に接続され、ナンド回路amの出力端子が、インバータibmの入力端子とアナログスイッチSWmのP端子とアナログスイッチswmのN端子とに接続され、インバータibmの出力端子がアナログスイッチSWmのN端子とアナログスイッチswmのP端子とに接続された構成である。なお、フリップフロップFmのQ端子はクローズされている。図1112の構成では、図13に示すように、順方向シフト開始前にGSPBがアクティブLになると、初段C1のナンドA1の出力がLからHとなる。すなわち、フリップフロップF1のA端子がH、B端子がL、C端子がL、D端子がHとなり、フリップフロップF1のアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、ラッチ回路が更新されてQ端子がHでQB端子がLとなるナンドa1の出力がH、インバータib1の出力がL、アナログスイッチSW1がON、アナログスイッチsw1がOFFため、以後GSPBがHに戻ってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、出力信号O1は、tpで立ち上がってHとなり、tqで戻ってLとなる。また、txで末段Cmの前段であるCm-1の出力信号Om-1がHになると、フリップフロップFmのラッチ回路が更新されてQ端子がHでQB端子がLナンドamの出力がH、インバータibmの出力がL、アナログスイッチSWmがON、アナログスイッチswmがOFFとなるため、以後出力信号Om-1がLになった後もこの状態が維持され、末段Cmの駆動端子UmにはGCK2Bの反転信号GCK2が出力される。ここで、GCK2BがHの期間はナンドAmの出力はL2つの入力はともにHなのでであるため、ラッチ回路は更新されない。そして、tyでGCK2BがHからLになると、末段Cmの出力信号OmはHとなり、ナンドAmの出力はHで、フリップフロップF1のアナログスイッチ12がONとなるため、ラッチ回路が更新されてQ端子がLでQB端子がHナンドamの出力がH、インバータibmの出力がL、アナログスイッチSWmがON、アナログスイッチswmがOFFとなる。そして、tzで、GCK2BがLからHになると、ナンドamの出力がLとなるため、アナログスイッチSWmがOFF、アナログスイッチswmがONとなる。これにより、末段Cmの出力信号OmはLにリセットされる。逆方向シフトの場合も同様である。図1112の構成では、図13に示すように、シフト終了段順方向シフト時には末段、逆方向シフト時には初段で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。本実施の形態では、図5のフリップフロップFnのラッチ回路LCを、図14のように変形することもできる。すなわち、図5に示すラッチ回路LCのインバータ22の出力端子とインバータ21の入力端子とを、直接ではなくアナログスイッチ1314を介して接続し、アナログスイッチ13のP端子をA端子に、アナログスイッチ13のN端子をB端子に、アナログスイッチ14のP端子をC端子に、アナログスイッチ14のN端子をD端子に接続する。こうすれば、アナログスイッチ11または12がONでラッチ回路LCにUDまたはUDBの入力がなされているときには、アナログスイッチ13または14がOFFとなってフィードバックがかからず、アナログスイッチ11および12がともにOFFでラッチ回路LCにUDおよびUDBの入力がなされていないときには、アナログスイッチ13および14がONとなってフィードバックがかかるようにすることができる。さらに、図5に示すフリップフロップFnを、図15のように変形することもできる。すなわち、図5に示すラッチ回路LCのインバータ21の出力端子とインバータ22の入力端子とを、直接ではなくアナログスイッチ13を介して接続し、図5に示すラッチ回路LCのインバータ22の出力端子とインバータ21の入力端子とを、直接ではなくアナログスイッチ14を介して接続し、図5に示すフリップフロップFnのY端子を、アナログスイッチ12を介してインバータ21の入力端子ではなくインバータ22の入力端子に接続し、アナログスイッチ13のP端子をA端子に、アナログスイッチ13のN端子をB端子に、アナログスイッチ14のP端子をC端子に、アナログスイッチ14のN端子をD端子に接続する。こうすれば、アナログスイッチ11または12がONでラッチ回路LCにUDまたはUDBの入力がなされているときには、アナログスイッチ13または14がOFFとなってフィードバックがかからず、アナログスイッチ11および12がともにOFFでラッチ回路LCにUDおよびUDBの入力がなされていないときには、アナログスイッチ13および14がONとなってフィードバックがかかり、アナログスイッチ11および12がともにONのときには、アナログスイッチ13および14がともにOFFとなって、ラッチ回路LCのインバータ21にX端子からのUDが入力されるとともに、インバータ22にY端子からのUDBが入力され、かつフィードバックがかからないようにすることができる。なお、図15のフリップフロップFnを備えたゲートドライバでは、シフト期間においてUDおよびUDBを同信号順方向シフトのときはともにH、逆方向シフトのときはともにLとする。各段単位回路に図15のフリップフロップFnを備えたシフトレジスタは、アナログスイッチ11および12をともにON、すなわち、前段の出力信号On-1および後段の出力信号On1を同時にアクティブHとしても、自段のフリップフロップFn内でのXY端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブHにして全走査信号線を同時選択いわゆる全ONする必要がある場合に好適である。図16は、図15のフリップフロップFnを備えたゲートドライバの順方向シフト時初段→末段の動作を示すタイミングチャートである。まず、シフト開始開始前のtaに、INITB信号をアクティブLとするとともにUDをLとしUDBはHのまま、その後tbでINITB信号を非アクティブHとしUDはLのまま、UDBはHのまま、さらにその後のtcシフト開始開始前で、UDをHUDBはHのままにする順方向シフトの場合。こうすれば、全ON動作を確実に行うとともに、全段のフリップフロップのラッチ回路LCにUDLを入力することで、各フリップフロップのQ端子をLとし、シフトレジスタの初期化を行うことができる。また、t0で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、B端子がL、C端子がL、D端子がHとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがインバータ21図15参照に入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、B端子がH、C端子がH、D端子がLとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのHがインバータ22図15参照に入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。実施の形態2図17は、図1のゲートドライバ12本ゲートドライバの他の構成を示す回路図である。図17に示すように、本ゲートドライバは、INITB反転初期化信号ラインと、GCK1B第1反転ゲートクロックラインと、GCK2B第2反転ゲートクロックラインと、UDシフト方向信号ラインと、UDB反転シフト方向信号ラインと、第1段初段単位回路C1~第m段末段単位回路Cmからなるシフトレジスタ10aとを備える本シフトレジスタ。なお、GCK1B第1反転ゲートクロックおよびGCK2B第2反転ゲートクロックは、互いにアクティブ期間Low期間が重ならない2つのクロック信号である。また、INITB反転初期化信号は、初期化時にLowアクティブとなり、それ以外はHighとなる信号である。また、UDシフト方向信号は順方向シフト時にHigh、逆方向シフト時にLowとなる信号であり、UDB反転シフト方向信号は逆方向シフト時にHigh、順方向シフト時にLowとなる信号である。第n段nは1~mの整数の単位回路Cnには、フリップフロップFnと、2つのアナログスイッチSWnswnと、インバータIBnと、駆動端子Un液晶パネルの走査信号線Gnとの接続ノードとが含まれる。フリップフロップFnは、入力側のAC端子およびXY端子と、出力側となるQ端子出力端子およびQB端子反転出力端子とを備える。単位回路Cnでは、nが2~m-1の整数であるとき、フリップフロップFnのQ端子とアナログスイッチSWnのN端子とアナログスイッチswnのP端子とが接続され、フリップフロップFnのQB端子とアナログスイッチSWnのP端子とアナログスイッチswnのN端子とが接続され、アナログスイッチSWnの一方の導通端子とアナログスイッチswnの一方の導通端子とインバータIBnの入力端子とが接続され、インバータIBnの出力端子と駆動端子Unとが接続され、アナログスイッチswnの他方の導通端子とINITBラインとが接続され、アナログスイッチSWnの他方の導通端子がGCK2Bラインに接続されるnが偶数の場合。また、フリップフロップFnのA端子は、前段Cn-1の駆動端子Un-1に接続され、フリップフロップFnのC端子は、後段Cn1の駆動端子Un1に接続され、フリップフロップFnのX端子は、UDラインに接続され、フリップフロップFnのY端子は、UDBラインに接続されている。また、初段の単位回路C1n=1では、図18に示すように、フリップフロップF1のA端子がGSPゲートスタートパルスラインに接続されており、他の接続関係はC2~Cm-1と同じである。末段の単位回路Cmn=mでは、図19に示すように、フリップフロップFmのC端子がGSPゲートスタートパルスラインに接続されており、他の接続関係は単位回路C2~Cm-1と同じである。図20に、フリップフロップFnnは1~mの整数の具体的回路構成を示す。同図に示されるように、フリップフロップFnは、アナログスイッチ11~14と、インバータ21223132とを備え、A端子が、アナログスイッチ11のN端子およびアナログスイッチ13のP端子に接続されるとともに、インバータ31を介して、アナログスイッチ11のP端子およびアナログスイッチ13のN端子に接続され、C端子が、アナログスイッチ12のN端子およびアナログスイッチ14のP端子に接続されるとともに、インバータ32を介して、アナログスイッチ12のP端子およびアナログスイッチ14のN端子に接続され、X端子がアナログスイッチ11を介してインバータ21の入力端子に接続され、Y端子がアナログスイッチ12を介してインバータ21の入力端子に接続されている。インバータ21の出力端子はインバータ22の入力端子に接続され、インバータ22の出力端子が、アナログスイッチ13およびアナログスイッチ14を介してインバータ21の入力端子に接続される。すなわち、ラッチ回路LCは、アナログスイッチ1314がONのときに、インバータ21の出力がインバータ22を介してインバータ21の入力にフィードバックされる構成である。このように、本シフトレジスタ10aの単位回路Cnは、フリップフロップFnの出力QQB端子の信号が非アクティブのときにINITB反転初期化信号を取り込む一方、アクティブのときに奇数段ではGCK1B、偶数段ではGCK2Bを取り込んで自段の出力信号Onを生成し、これを駆動端子Unから液晶パネルの走査信号線Gnに供給する構成であり、UDシフト方向信号がアナログスイッチ11を介してラッチ回路LCに入力され、UDB反転シフト方向信号がアナログスイッチ12を介してラッチ回路LCに入力され、初段および末段以外のフリップフロップF2~Fm-1においては、アナログスイッチ11のN端子に前段Cn-1の出力信号On-1が入力されるとともに、アナログスイッチ12のN端子に後段Cn1の出力信号On1が入力される。図17のゲートドライバの順方向シフト時初段→末段の動作は、図6で示したとおりである。t0で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、C端子がLとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、C端子がHとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。なお、GSPGSPBは、シフト期間の開始前にアクティブとなり、これによって、初段C1シフト開始段のラッチ回路LCが更新され、F1のQ端子がHでQB端子がL=アナログスイッチSW1がONでアナログスイッチsw1がOFFとなる。また、GSPGSPBは、シフト期間の終了後にもアクティブとなり、これによって、末段Cmシフト終了段のラッチ回路LCが更新され、FmのQ端子がLでQB端子がH=アナログスイッチSWmがOFFでアナログスイッチswmがONとなる。図17のゲートドライバの逆方向シフト時末段→初段の動作は、図7で示したとおりである。t0で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、C端子がHとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、C端子がLとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。なお、GSPGSPBは、シフト期間の開始前にアクティブとなり、これによって、末段Cmシフト開始段のラッチ回路LCが更新され、FmのQ端子がHでQB端子がL=アナログスイッチSWmがONでアナログスイッチswmがOFFとなる。また、GSPGSPBは、シフト期間の修了後にもアクティブとなり、これによって、初段C1シフト終了段のラッチ回路LCが更新され、F1のQ端子がLでQB端子がH=アナログスイッチSW1がOFFでアナログスイッチsw1がONとなる。図17のゲートドライバでは、図2のゲートドライバと比較して、各信号ラインINITBライン、GCK1Bライン、GCK2Bライン、UDライン、UDBラインとシフトレジスタとの接続配線を削減することができる。また、各段のフリップフロップでは、アナログスイッチ11または12がONでラッチ回路LCにUDまたはUDBの入力がなされているときには、アナログスイッチ13または14がOFFとなってフィードバックがかからず、アナログスイッチ11および12がともにOFFでラッチ回路LCにUDおよびUDBの入力がなされていないときには、アナログスイッチ13および14がONとなってフィードバックがかかるようになっている。図18で示した初段の単位回路C1を図21のように、図19で示した末段の単位回路Cmを図22のように構成することもできる。すなわち、単位回路C1では、インバータiB1とナンドA1とが追加され、ナンド回路A1の一方の入力端子が、自段C1のインバータIB1の入力端子に接続され、ナンド回路A1の他方の入力端子が、GSPB反転ゲートスタートパルスラインに接続され、ナンド回路A1の出力端子がフリップフロップF1のA端子に接続された構成である。また、単位回路Cmでは、インバータiBmとナンドAmとが追加され、ナンド回路Amの一方の入力端子が、自段CmのインバータIBmの入力端子に接続され、ナンド回路Amの他方の入力端子が、GSPB反転ゲートスタートパルスラインに接続され、ナンド回路Amの出力端子がフリップフロップFmのC端子に接続された構成である。図2122の構成では、図10で示したとおり、順方向シフト開始前にGSPBがアクティブLになると、初段C1のナンドA1の出力がLからHとなる。すなわち、フリップフロップF1のA端子がH、C端子がLとなり、フリップフロップF1のアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がHでQB端子がLアナログスイッチSW1がONでアナログスイッチsw1がOFFとなり、以後GSPBがHに戻ってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、出力信号O1は、tpで立ち上がってHとなり、tqで立ち下がってLとなる。また、txで末段Cmの前段であるCm-1の出力信号Om-1がHになると、フリップフロップFmのラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWmがONでアナログスイッチswmがOFFとなるため、以後出力信号Om-1がLになった後もこの状態が維持され、末段Cmの駆動端子UmにはGCK2Bの反転信号GCK2が出力される。ここで、GCK2BがHの期間はナンドAmの出力はL2つの入力はともにHなのでであるため、ラッチ回路は更新されない。そして、tyでGCK2BがHからLになると、末段Cmの出力信号Omは一旦Hとなるが、これに伴ってナンドAmの出力がHとなると、フリップフロップFmのアナログスイッチ11がOFFでアナログスイッチ12がOFFとなる。これにより、Y端子からUDBのLがラッチ回路LCに入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWmがOFFでアナログスイッチswmがONとなるため、tyから所定時間経過後のtzで、末段Cmの出力信号OmはLにリセットされる。逆方向シフトの場合も同様である。図2122の構成では、図10に示すように、シフト終了段順方向シフト時には末段、逆方向シフト時には初段で自己リセットがかかるため、GSPシフト開始信号GSPB反転シフト開始信号は、シフト期間開始前にのみアクティブとすれば済む。図21で示した初段の単位回路C1を図23のように、図22で示した末段の単位回路Cmを図24のように変形することもできる。すなわち、図23では、図21の構成と比較して、インバータib1とナンドa1とが追加され、フリップフロップF1のQQB端子の接続先が変更されている。具体的には、ナンド回路a1の一方の入力端子が、自段C1のインバータIB1の入力端子に接続され、ナンド回路a1の他方の入力端子がフリップフロップF1のQB端子に接続され、ナンド回路a1の出力端子が、インバータib1の入力端子とアナログスイッチSW1のP端子とアナログスイッチsw1のN端子とに接続され、インバータib1の出力端子がアナログスイッチSW1のN端子とアナログスイッチsw1のP端子とに接続された構成である。なお、フリップフロップF1のQ端子はクローズされている。同様に、図24では、図22の構成と比較して、インバータibmとナンドamとが追加され、フリップフロップFmのQQB端子の接続先が変更されている。具体的には、ナンド回路amの一方の入力端子が、自段CmのインバータIBmの入力端子に接続され、ナンド回路amの他方の入力端子がフリップフロップF1のQB端子に接続され、ナンド回路amの出力端子が、インバータibmの入力端子とアナログスイッチSWmのP端子とアナログスイッチswmのN端子とに接続され、インバータibmの出力端子がアナログスイッチSWmのN端子とアナログスイッチswmのP端子とに接続された構成である。なお、フリップフロップFmのQ端子はクローズされている。図2324の構成では、図13に示すように、順方向シフト開始前にGSPBがアクティブLになると、初段C1のナンドA1の出力がLからHとなる。すなわち、フリップフロップF1のA端子がH、C端子がLとなり、フリップフロップF1のアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、ラッチ回路が更新されてQ端子がHでQB端子がLとなるナンドa1の出力がH、インバータib1の出力がL、アナログスイッチSW1がON、アナログスイッチsw1がOFFため、以後GSPBがHに戻ってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、出力信号O1は、tpで立ち上がってHとなり、tqで戻ってLとなる。また、txで末段Cmの前段であるCm-1の出力信号Om-1がHになると、フリップフロップFmのラッチ回路が更新されてQ端子がHでQB端子がLナンドamの出力がH、インバータibmの出力がL、アナログスイッチSWmがON、アナログスイッチswmがOFFとなるため、以後出力信号Om-1がLになった後もこの状態が維持され、末段Cmの駆動端子UmにはGCK2Bの反転信号GCK2が出力される。ここで、GCK2BがHの期間はナンドAmの出力はL2つの入力はともにHなのでであるため、ラッチ回路は更新されない。そして、tyでGCK2BがHからLになると、末段Cmの出力信号OmはHとなり、ナンドAmの出力はHで、フリップフロップF1のアナログスイッチ12がONとなるため、ラッチ回路が更新されてQ端子がLでQB端子がHナンドamの出力がH、インバータibmの出力がL、アナログスイッチSWmがON、アナログスイッチswmがOFFとなる。そして、tzで、GCK2BがLからHになると、ナンドamの出力がLとなるため、アナログスイッチSWmがOFF、アナログスイッチswmがONとなる。これにより、末段Cmの出力信号OmはLにリセットされる。逆方向シフトの場合も同様である。図2324の構成では、図13に示すように、シフト終了段順方向シフト時には末段、逆方向シフト時には初段で自己リセットをかけ、かつシフト終了段の出力信号のパルス幅を他段と揃えることが可能となる。本シフトレジスタでは、各段のフリップフロップを図25のように構成することもできる。図25のフリップフロップFnは、アナログスイッチ11~14と、インバータ21223132とを備え、A端子が、アナログスイッチ11のN端子およびアナログスイッチ13のP端子に接続されるとともに、インバータ31を介して、アナログスイッチ11のP端子およびアナログスイッチ13のN端子に接続され、C端子が、アナログスイッチ12のN端子およびアナログスイッチ14のP端子に接続されるとともに、インバータ32を介して、アナログスイッチ12のP端子およびアナログスイッチ14のN端子に接続され、X端子がアナログスイッチ11を介してインバータ21の入力端子に接続され、Y端子がアナログスイッチ12を介してインバータ22の入力端子に接続されている。インバータ21の出力端子はアナログスイッチ14を介してインバータ22の入力端子に接続され、インバータ22の出力端子が、アナログスイッチ13を介してインバータ21の入力端子に接続される。すなわち、ラッチ回路LCは、アナログスイッチ1314がONのときに、インバータ21の出力がインバータ22を介してインバータ21の入力にフィードバックされる構成である。こうすれば、アナログスイッチ11または12がONでラッチ回路LCにUDまたはUDBの入力がなされているときには、アナログスイッチ13または14がOFFとなってフィードバックがかからず、アナログスイッチ11および12がともにOFFでラッチ回路LCにUDおよびUDBの入力がなされていないときには、アナログスイッチ13および14がONとなってフィードバックがかかり、アナログスイッチ11および12がともにONのときには、アナログスイッチ13および14がともにOFFとなって、ラッチ回路LCのインバータ21にX端子からのUDが入力されるとともに、インバータ22にY端子からのUDBが入力され、かつフィードバックがかからないようにすることができる。なお、図25のフリップフロップFnを備えたゲートドライバでは、シフト期間においてUDおよびUDBを同信号順方向シフトのときはともにH、逆方向シフトのときはともにLとする。各段単位回路に図25のフリップフロップFnを備えたシフトレジスタは、アナログスイッチ11および12をともにON、すなわち、前段の出力信号On-1および後段の出力信号On1を同時にアクティブHとしても、自段のフリップフロップFn内でのXY端子間の短絡といった問題が生じないため、シフト開始前に全段の出力信号をアクティブHにして全走査信号線を同時選択いわゆる全ONする必要がある場合に好適である。図25のフリップフロップFnを備えたゲートドライバの順方向シフト時初段→末段の動作は、図16に示したとおりである。まず、シフト開始開始前のtaに、INITB信号をアクティブLとするとともにUDをLとしUDBはHのまま、その後tbでINITB信号を非アクティブHとしUDはLのまま、UDBはHのまま、さらにその後のtcシフト開始開始前で、UDをHUDBはHのままにする順方向シフトの場合。こうすれば、全ON動作を確実に行うとともに、全段のフリップフロップのラッチ回路LCにUDLを入力することで、各フリップフロップのQ端子をLとし、シフトレジスタの初期化を行うことができる。また、t0で前段の出力信号On-1がHになると、後段の出力信号On1はLであるため、フリップフロップFnのA端子がH、C端子がLとなり、フリップフロップFnのアナログスイッチ11がONでアナログスイッチ12がOFFとなる。これにより、X端子からUDのHがインバータ21図25参照に入力され、ラッチ回路が更新されてQ端子がHでQB端子がL=アナログスイッチSWnがONでアナログスイッチswnがOFFとなり、t0以降出力信号On-1が立ち下がってアナログスイッチ11がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはGCK2Bの反転信号GCK2が出力され、自段の出力信号Onは、t2で立ち上がってHとなり、t3で立ち下がってLとなる。t4で後段の出力信号On1がHになると、前段の出力信号On-1はLであるため、フリップフロップFnのA端子がL、C端子がHとなり、フリップフロップFnのアナログスイッチ11がOFFでアナログスイッチ12がONとなる。これにより、Y端子からUDBのHがインバータ22図25参照に入力され、ラッチ回路が更新されてQ端子がLでQB端子がH=アナログスイッチSWnがOFFでアナログスイッチswnがONとなり、t4以降出力信号On1が立ち下がってアナログスイッチ12がOFFした後も次にラッチ回路LCが更新されるまでこの状態が維持される。すなわち、自段の駆動端子UnにはINITBHの反転信号が出力され、自段の出力信号Onはt4以降Lとなる。各実施の形態について本シフトレジスタでは、図20に示すフリップフロップFnのアナログスイッチ1112それぞれをNチャネルトランジスタ3132とするとともに、アナログスイッチ1314それぞれをPチャネルトランジスタ3334とし、図26のような構成することもできる。また、図25に示すフリップフロップFnのアナログスイッチ1112それぞれをNチャネルトランジスタ3132とするとともに、アナログスイッチ1314それぞれをPチャネルトランジスタ3334とし、図28のような構成することもできる。シフトレジスタの各段のフリップフロップを図26の構成としたゲートドライバの動作を図27に、シフトレジスタの各段のフリップフロップを図28の構成としたゲートドライバの動作を図29に示す。図2729に示すように、図2628の構成では、t0~t1フリップフロップの出力がアクティブ化したときの期間に、フリップフロップのQ端子が、HHigh側の電源電圧ではなく、High側の電源電圧-Nチャネルトランジスタ31の閾値電圧となる。なお、t1でラッチ回路LCにフィードバックがかかると、Q端子はHHigh側の電源電圧となる。したがって、例えば、GCK1BGCK2Bの振幅がUDUDBよりも十分に大きい場合等、フリップフロップのラッチ回路が更新されたときにその出力Q端子の電位が閾値落ちしても問題ない場合には、図2628の構成をとることが可能であり、フリップフロップの素子数をさらに削減することができる。なお、各実施の形態で用いられるインバータは、例えば、図30のような回路、すなわち、Pチャネルトランジスタの一方の導通端子とNチャネルトランジスタの一方の導通端子と出力端子OUTとが接続され、Pチャネルトランジスタの他方の導通端子がHigh側電源に接続されるとともに、Nチャネルトランジスタの他方の導通端子がLow側電源に接続され、Pチャネルトランジスタの制御端子とNチャネルトランジスタの制御端子と入力端子INとが接続された回路にて実現することができる。本シフトレジスタは、フリップフロップを含む単位回路を複数段備え、第1および第2シフト方向信号によってシフト方向が切り替えられるシフトレジスタであって、各単位回路は、フリップフロップの出力に基づいて同期信号を取り込むことで自段の出力信号を生成し、上記フリップフロップには、第1および第2スイッチと、入力された信号をラッチしてフリップフロップの出力とするラッチ回路とが設けられるとともに、上記第1シフト方向信号が第1スイッチを介して上記ラッチ回路に入力され、かつ上記第2シフト方向信号が第2スイッチを介して該ラッチ回路に入力され、初段および末段以外の各単位回路においては、第1スイッチの制御端子に前段の出力信号が入力されるとともに、第2スイッチの制御端子に後段の出力信号が入力される構成である。本シフトレジスタでは、順方向シフト時には、前段のアクティブ化によって第1シフト方向信号がラッチ回路に入力されると、以後、後段のアクティブ化によって第2シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。また、逆方向シフト時には、後段のアクティブ化によって第2シフト方向信号がラッチ回路に入力されると、以後、前段のアクティブ化によって第1シフト方向信号がラッチ回路に入力されるまで、フリップフロップの出力がアクティブ化される。このように、本構成によれば、従来よりも少ない素子で、シフト方向の切り替えが可能なシフトレジスタを実現することができる。これにより、双方向シフトレジスタの小型化、低コスト化を実現することができる。本シフトレジスタでは、上記ラッチ回路は第1および第2インバータを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第1インバータに入力され、第1インバータの出力端子が第2インバータの入力端子に接続され、第2インバータの出力端子が第1インバータの入力端子に接続されている構成とすることもできる。本シフトレジスタでは、上記ラッチ回路は、第1および第2インバータと第1スイッチがONのときにOFFになる第3スイッチと第2スイッチがONのときにOFFになる第4スイッチとを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第1インバータに入力され、第1インバータの出力端子が第2インバータの入力端子に接続され、第2インバータの出力端子が第3および第4スイッチを介して第1インバータの入力端子に接続されている構成とすることもできる。本シフトレジスタでは、上記ラッチ回路は、第1および第2インバータと第1スイッチがONのときにOFFになる第3スイッチと第2スイッチがONのときにOFFになる第4スイッチとを含み、上記フリップフロップの2つの出力端子間に第1インバータが接続され、上記第1シフト方向信号が第1スイッチを介して第1インバータに入力されるとともに、第2シフト方向信号が第2スイッチを介して第2インバータに入力され、第1インバータの出力端子が第4スイッチを介して第2インバータの入力端子に接続され、第2インバータの出力端子が第3スイッチを介して第1インバータの入力端子に接続されている構成とすることもできる。本シフトレジスタでは、各単位回路は、フリップフロップの出力が非アクティブのときに初期化用信号を取り込み、フリップフロップの出力がアクティブのときにクロック信号同期信号を取り込む構成とすることもできる。本シフトレジスタでは、初期化時には、フリップフロップの出力が非アクティブに固定されつつ、初段および末段以外の出力信号がアクティブとされる構成とすることもできる。本シフトレジスタでは、初段の単位回路には走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第1スイッチの制御端子に入力され、末段の単位回路にも上記走査開始信号と取り込んだ信号とが入力される論理回路が含まれるともに、該論理回路の出力が上記第2スイッチの制御端子に入力される構成とすることもできる。本シフトレジスタでは、第1および第2スイッチはそれぞれ、Pチャネルトランジスタの一方の導通端子とNチャネルトランジスタの一方の導通端子とが接続されるとともにPチャネルトランジスタの他方の導通端子とNチャネルトランジスタの他方の導通端子とが接続されたアナログスイッチであり、第1スイッチの一方の制御端子には前段の出力信号が入力されるとともに、他方の制御端子には前段の出力信号の反転信号が入力され、第2スイッチの一方の制御端子には後段の出力信号が入力されるとともに、他方の制御端子には後段の出力信号の反転信号が入力される構成とすることもできる。本信号線駆動回路は、上記シフトレジスタを備える。また、本液晶表示装置は、上記信号線駆動回路を備える。本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。