"第1及び第2可変利得増幅器と、上記第1可変利得増幅器の利得を制御する信号である第1利得制御信号を、上記第1可変利得増幅器に出力するとともに、上記第2可変利得増幅器の利得を制御する信号である第2利得制御信号を、上記第2可変利得増幅器に出力する制御回路とを備え、上記第1可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第1可変コンダクタンス回路を備え、上記第2可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第2可変コンダクタンス回路を備え、上記第1可変コンダクタンス回路のコンダクタンスの最大値は、上記第2可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第1可変コンダクタンス回路の出力電流が、上記第2可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第1可変コンダクタンス回路が備える第1可変電流源の出力電流を急峻に立ち下げることを特徴とする可変利得増幅器。上記制御回路は、上記第2可変コンダクタンス回路の出力電流が、上記第1可変コンダクタンス回路の出力電流よりも小さい時に、上記第2可変コンダクタンス回路が備える第2可変電流源の出力電流を急峻に立ち上げることを特徴とする請求項1に記載の可変利得増幅器。信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、上記第1可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第1可変電流源と、上記第1可変電流源の出力電流に応じてバイアス電流が定まる第1コンダクタンス回路と、上記第1可変コンダクタンス回路の出力電流を、第1負荷及び第2負荷を介して流すか、上記第1可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介さずに流すか振り分ける第1振り分け回路とをさらに備え、上記第2可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第2可変電流源と、上記第2可変電流源の出力電流に応じてバイアス電流が定まる第2コンダクタンス回路と、上記第2可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介して流すか、上記第2可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介さずに流すか振り分ける第2振り分け回路とをさらに備え、上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、上記第1コンダクタンス回路は、第1FET及び第2FETを有し、第2コンダクタンス回路は、第7FET及び第8FETを有し、上記第1振り分け回路は、第3FET~第6FETを有し、上記第2振り分け回路は、第9FET~第12FETを有し、上記一方の信号入力端子は、上記第1FETのゲートと、上記第2FETのゲートとに接続され、上記他方の信号入力端子は、上記第7FETのゲートと、上記第8FETのゲートとに接続され、上記第1FETのソースと、上記第2FETのソースとは、上記第1可変電流源の入力に接続されており、上記第7FETのソースと、上記第8FETのソースとは、上記第2可変電流源の入力に接続されており、上記第1FETのドレインは、上記第3FETのソースと、上記第4FETのソースとに接続されており、上記第2FETのドレインは、上記第5FETのソースと、上記第6FETのソースとに接続されており、上記第7FETのドレインは、上記第9FETのソースと、上記第10FETのソースとに接続されており、上記第8FETのドレインは、上記第11FETのソースと、上記第12FETのソースとに接続されており、上記第3FETのドレインは、上記第9FETのドレインと、上記一方の電圧信号出力端子と、第1負荷の一端とに接続されており、上記第6FETのドレインは、上記第12FETのドレインと、上記他方の電圧信号出力端子と、第2負荷の一端とに接続されており、上記第4FETのドレイン、上記第5FETのドレイン、上記第10FETのドレイン、上記第11FETのドレイン、上記第1負荷の他端、及び、上記第2負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、上記制御回路の第1出力は、上記第1可変電流源の制御入力に接続されており、上記制御回路の第2出力は、上記第2可変電流源の制御入力に接続されており、上記制御回路の第3出力は、上記第3FETのゲートと、上記第6FETのゲートとに接続されており、上記制御回路の第4出力は、上記第4FETのゲートと、上記第5FETのゲートとに接続されており、上記制御回路の第5出力は、上記第9FETのゲートと、上記第12FETのゲートとに接続されており、上記制御回路の第6出力は、上記第10FETのゲートと、上記第11FETのゲートとに接続されており、上記第1可変電流源の出力、上記第2可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていることを特徴とする請求項1または2に記載の可変利得増幅器。上記第1可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第1負荷を流れる電流が、上記第2負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項3のいずれか1項に記載の可変利得増幅器。上記第2可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第2負荷を流れる電流が、上記第1負荷を流れる電流よりも小さい範囲内において異ならせることを特徴とする請求項3に記載の可変利得増幅器。上記第1可変電流源の出力電流を急峻に立ち下げる前に、上記第1可変電流源の出力電流を徐々に減少させることを特徴とする請求項1~5のいずれか1項に記載の可変利得増幅器。上記第2可変電流源の出力電流を急峻に立ち上げた後に、上記第2可変電流源の出力電流を徐々に増加させることを特徴とする請求項2~5のいずれか1項に記載の可変利得増幅器。上記制御回路は、上記第1可変利得増幅器の利得と上記第2可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、第1利得制御信号を、上記第1可変利得増幅器に出力するとともに、上記第2可変利得増幅器の利得を制御する信号である第2利得制御信号を、上記第2可変利得増幅器に出力することを特徴とする請求項1~7のいずれか1項に記載の可変利得増幅器。請求項1~8のいずれか1項に記載の可変利得増幅器を備えることを特徴とする受信装置。上述したように、特許文献1の可変利得増幅器では、可変Gm回路を複数備え、複数の可変Gm回路を並列接続して、複数の可変Gm回路のコンダクタンスを、段階的に制御する。これにより、利得が高い場合における低いNF、利得が低い場合における高い線形性、及び、単調かつ連続的な利得変化を実現することが出来る。しかし、複数の可変Gm回路を常に動作させることは、消費電力の増大を招く。そこで、複数の可変Gm回路の内、利得の決定に支配的でない可変Gm回路の動作を停止させて、消費電力の増大を抑制することが考えられる。なお、利得の決定に支配的でない可変Gm回路に関して、当該可変Gm回路を用いて利得変化を行ったとしても、可変利得増幅器全体としての利得は、大きくは変化しない。しかし、利得が切り替わる点において、可変Gm回路のバイアス電流をオン、オフすると、利得変化が単調ではなくなる場合があるまたは利得変化が連続的ではなくなる場合がある。利得変化が単調ではなくなること、及び、利得変化が連続的ではなくなることを防ぐためには、可変Gm回路のバイアス電流を徐々になだらかに変化させる。これにより、可変利得増幅器から外部に出力され電流を、徐々に減らしていくまたは徐々に増やしていくことが考えられる。しかし、CMOSトランジスタComplementaryMetalOxideSemiconductortransistor:相補性金属酸化膜半導体トランジスタを用いた可変Gm回路において、バイアス電流を徐々に変化させると、以下の問題が生じる。即ち、バイアス電流が小さい領域において、可変利得増幅器全体の線形性が悪化する。可変利得増幅器全体における線形性の悪化について、図6を用いて以下に説明する。図6は、2つの可変Gm回路を並列接続して構成された従来の可変利得増幅器113の回路図である。図5の受信装置101の高周波可変利得増幅器103は、図6の第1可変Gm回路144を備えている。同様に、図5の受信装置101の低周波可変利得増幅器105は、図6の第2可変Gm回路145を備えている。可変利得増幅器113可変利得増幅器113の構成図6の可変利得増幅器113には、信号入力端子114、電源端子115、指示信号入力端子116、及び、電圧信号出力端子117が設けられている。また、図6の可変利得増幅器113では、信号入力端子114は、一方の信号入力端子114aと他方の信号入力端子114bとから構成されている。さらに、電圧信号出力端子117は、一方の電圧信号出力端子117aと他方の電圧信号出力端子117bとから構成されている。さらに、可変利得増幅器113は、制御回路118、FETfieldeffecttransistor:電界効果トランジスタ119~130、可変電流源131,132、及び、直流電圧源150を備えている。さらに、負荷133は、一端が、一方の電圧信号出力端子117aに接続されており、他端が、直流電圧源150の出力に接続されている。同様に、負荷134は、一端が、他方の電圧信号出力端子117bに接続されており、他端が、直流電圧源150の出力に接続されている。なお、FET119,120は、第1Gm回路136を構成する。FET125,126は、第2Gm回路138を構成する。FET121~124は、第1振り分け回路137を構成する。FET127~130は、第2振り分け回路139を構成する。また、可変電流源131、第1Gm回路136、及び、第1振り分け回路137は、第1可変Gm回路144を構成する。同様に、可変電流源132、第2Gm回路138、及び、第2振り分け回路139は、第2可変Gm回路145を構成する。図6の可変利得増幅器113において、一方の信号入力端子114aは、FET119のゲートと、FET125のゲートとに接続されている。他方の信号入力端子114bは、FET120のゲートと、FET126のゲートとに接続されている。FET119のソースと、FET120のソースとは、可変電流源131の入力に接続されている。FET125のソースと、FET126のソースとは、可変電流源132の入力に接続されている。FET119のドレインは、FET121のソースと、FET122のソースとに接続されている。FET120のドレインは、FET123のソースと、FET124のソースとに接続されている。FET125のドレインは、FET127のソースと、FET128のソースとに接続されている。FET126のドレインは、FET129のソースと、FET130のソースとに接続されている。FET121のドレインは、FET127のドレインと、一方の電圧信号出力端子117aと、負荷133の一端とに接続されている。FET124のドレインは、FET130のドレインと、他方の電圧信号出力端子117bと、負荷134の一端とに接続されている。FET122のドレイン、FET123のドレイン、FET128のドレイン、FET129のドレイン、負荷133の他端、及び、負荷134の他端は、電源端子115を介して直流電圧源150の出力に接続されている。制御回路118の第1出力は、可変電流源131の制御入力に接続されている。制御回路118の第2出力は、可変電流源132の制御入力に接続されている。制御回路118の第3出力は、FET121のゲートと、FET124のゲートとに接続されている。制御回路118の第4出力は、FET122のゲートと、FET123のゲートとに接続されている。制御回路118の第5出力は、FET127のゲートと、FET130のゲートとに接続されている。制御回路118の第6出力は、FET128のゲートと、FET129のゲートとに接続されている。そして、可変電流源131の出力、可変電流源132の出力、及び、直流電圧源150の入力は、電気的に接地されている。可変利得増幅器113の動作図6の可変利得増幅器113では、指示信号S-orderが、制御回路118の指示信号入力端子116に入力される。指示信号S-orderは、高周波可変利得増幅器103の利得と低周波可変利得増幅器105の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。制御回路118は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。第1に、制御回路118は、上記指示信号が入力されることにより、制御電圧Vcを生成する。そして、制御回路118は、自身が生成した制御電圧Vcを、可変電流源131の制御入力と、可変電流源132の制御入力とに出力する。制御電圧Vcの大小に応じて、可変電流源131が出力する電流であって、第1可変Gm回路144のバイアス電流である電流I1の大小が制御される。同様に、制御電圧Vcの大小に応じて、可変電流源132が出力する電流であって、第2可変Gm回路145のバイアス電流である電流I2の大小が制御される。第2に、制御回路118は、上記指示信号が入力されることにより、制御回路118の第3出力から、FET制御信号Sc-1aを出力するとともに、制御回路118の第4出力から、FET制御信号Sc-1bを出力する。FET制御信号Sc-1a及びFET制御信号Sc-1bは、FET制御信号Sc-1を構成する。第3に、制御回路118は、上記指示信号が入力されることにより、制御回路118の第5出力から、FET制御信号Sc-2aを出力するとともに、制御回路118の第6出力から、FET制御信号Sc-2bを出力する。FET制御信号Sc-2a及びFET制御信号Sc-2bは、FET制御信号Sc-2を構成する。さらに、第1振り分け回路137では、FET制御信号Sc-1aに応じて、FET121,124がオンオフされる。同様に、第1振り分け回路137では、FET制御信号Sc-1bに応じて、FET122,123がオンオフされる。これにより、出力電流信号I-out1,I-out2を、負荷133,134を介して第1可変Gm回路144に流すか、出力電流信号I-out1,I-out2を、負荷133,134を介さずに第1可変Gm回路44に流すかが振り分けられる。出力電流信号I-out1及び出力電流信号I-out2を第1可変Gm回路144に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源150の出力→FET122→FET119→可変電流源131→GNDの経路と、直流電圧源150の出力→FET123→FET120→可変電流源131→GNDの経路とに電流が流れる。さらに、第2振り分け回路139では、FET制御信号Sc-2aに応じて、FET127,130がオンオフされる。同様に、第2振り分け回路139では、FET制御信号Sc-2bに応じて、FET128,129がオンオフされる。これにより、出力電流信号I-out1,I-out2を、負荷133,134を介して第2可変Gm回路45に流すに流すか、出力電流信号I-out1,I-out2を、負荷133,134を介さずに第2可変Gm回路45に流すかが振り分けられる。出力電流信号I-out1及び出力電流信号I-out2を第1可変Gm回路145に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源150の出力→FET128→FET125→可変電流源132→GNDの経路と、直流電圧源150の出力→FET129→FET126→可変電流源132→GNDの経路とに電流が流れる。さらに、図6の可変利得増幅器113では、一方の信号入力端子114aと他方の信号入力端子114bとの間に、電圧信号である入力信号Vinが入力される。入力信号Vinにより、第1Gm回路136と第2Gm回路138とが有するFETのオンオフが制御される。これにより、第1Gm回路136に流れる電流の値と、第2Gm回路138に流れる電流の値とが決定されるので、第1可変Gm回路144に流れる電流の値と、第2可変Gm回路145に流れる電流の値とが決定される。ここで、第1可変Gm回路144の最大Gmは、第2可変Gm回路145の最大Gmよりも低くする。このようにして構成された可変利得増幅器113の動作を、図7のグラフに基づいて説明する。図7は、従来の可変利得増幅器113の動作の説明図であり、a~fは、従来の可変利得増幅器113の動作を示すグラフである。図7のa,dは、可変電流源131,132の制御入力に入力される制御電圧Vcに対する、可変電流源131,132が出力する電流I1,I2の変化を示すグラフである。図7のb,eは、可変電流源131,132の制御入力に入力される制御電圧Vcに対する、出力電流信号I-out1及び出力電流信号I-out2の変化を示すグラフである。図7のb,eにおいて、破線は、負荷133に流れる電流である出力電流信号I-out1を示し、一点鎖線は、負荷134に流れる電流である出力電流信号I-out2を示す。図7のc,fは、可変電流源131,132の制御入力に入力される制御電圧Vcに対する、可変利得増幅器113の出力電圧信号Vの変化を示すグラフである。出力電圧信号Vは、即ち、図6の電圧信号出力端子117から出力される信号である。図7bは、図7aに示されるように可変電流源131,132をオンオフしない場合の、制御電圧Vcに対する出力電流信号I-out1及び出力電流信号I-out2の変化を示す。図7cは、図7aに示されるように可変電流源131,132をオンオフしない場合の、制御電圧Vcに対する出力電圧信号Vの変化を示す。従来の可変利得増幅器113が、図7のa~cに示す動作を行う場合を考える。この場合、利得の制御の過程で不連続な点が生じることは無い。よって、出力電圧信号Vは、単調かつ連続的に制御される。しかし、可変電流源131,132は常にオンしているので、消費電力の増加を招く。また、電源電圧直流電圧源50の出力電圧が十分に高くなく、負荷133,134として、抵抗のような直流電圧降下を発生する素子を使用している場合を考える。この場合、利得が最大である時即ち、出力電圧信号Vが最大である時に、出力電流信号I-out1及び出力電流信号I-out2が共に最大となり、動作点が不適切な動作点となる。なお、出力電流信号I-out1及び出力電流信号I-out2が共に最大である時は、即ち、第1可変Gm回路144及び第2可変Gm回路145の出力電流が共に最大である。次に、図7d示されるように、電流I1,I2を徐々に変化させた場合を考える。この場合、制御電圧Vcに対する出力電流信号I-out1及び出力電流信号I-out2の変化は、図7eで示され、制御電圧Vcに対する出力電圧信号Vの変化は、図7fで示される。電流I1,I2を徐々に変化させるので、可変電流源131,132が常にオンしていることはなくなり、消費電力の増加を防ぐことが出来る。また、利得が最大である時に、出力電流信号I-out1及び出力電流信号I-out2が共に最大ではないので、動作点として適切な動作点が得られる。さらに、可変電流源131,132をオンオフしない場合と比較して、最小利得を下げることが出来る即ち、出力電圧信号Vの最小値を小さくすることが出来る。しかし、電流I1,I2を徐々に変化させる過程で、電流I1,I2が最小値付近となるので、第1Gm回路136、及び、第2Gm回路138を、小さなバイアス電流で動作させる状況が発生する。これに伴い、第1Gm回路136と第2Gm回路138との間における相互変調歪みIM3,IM2などで示される、可変利得増幅器113の線形性が悪化する。なお、第1電流振り分け回路137における入力から出力への経路と、第2電流振り分け回路139における入力から出力への経路とが十分に分離されている場合を考える。この場合は、上述した相互変調歪みIM3,IM2などで示される非線形成分は、電圧信号出力端子117には現れない。しかし、第1電流振り分け回路137と第2電流振り分け回路139とにおいてCMOSトランジスタを用いた場合を考える。この場合に、第1電流振り分け回路137における入力から出力への経路と、第2電流振り分け回路139における入力から出力への経路との間を、完全に分離することは困難である。本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することにある。本発明の可変利得増幅器は、上記課題を解決するために、第1及び第2可変利得増幅器と、上記第1可変利得増幅器の利得を制御する信号である第1利得制御信号を、上記第1可変利得増幅器に出力するとともに、上記第2可変利得増幅器の利得を制御する信号である第2利得制御信号を、上記第2可変利得増幅器に出力する制御回路とを備え、上記第1可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第1可変コンダクタンス回路を備え、上記第2可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第2可変コンダクタンス回路を備え、上記第1可変コンダクタンス回路のコンダクタンスの最大値は、上記第2可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第1可変コンダクタンス回路の出力電流が、上記第2可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第1可変コンダクタンス回路が備える第1可変電流源の出力電流を急峻に立ち下げることを特徴とする。上記発明によれば、上記第1可変コンダクタンス回路がオフする前の、上記第2可変コンダクタンス回路の出力電流は、上記第1可変コンダクタンス回路がオフするときの、上記第1可変コンダクタンス回路の出力電流に比べて小さい好ましくは十分に小さい。この状態、即ち、上記第2可変コンダクタンス回路の出力電流が、上記第1可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第1可変電流源をオフして、上記第1可変電流源の出力電流を急峻に立ち下げるとともに、上記第1可変コンダクタンス回路をオフする。これにより、上記第1可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。また、上記第1可変電流源の出力電流を急峻に立ち下げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。さらに、上記第1可変電流源の出力電流が、適切なタイミングで急峻に立ち下げられる。よって、上記第1可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。上記可変利得増幅器では、上記制御回路は、上記第2可変コンダクタンス回路の出力電流が、上記第1可変コンダクタンス回路の出力電流よりも小さい時に、上記第2可変コンダクタンス回路が備える第2可変電流源の出力電流を急峻に立ち上げてもよい。上記第1可変コンダクタンス回路の出力電流が、上記第2可変コンダクタンス回路の出力電流に比べて小さい状態で、上記第2可変電流源をオンして、上記第2可変電流源の出力電流を急峻に立ち上げるとともに、上記第2可変コンダクタンス回路をオンする。これにより、上記第2可変コンダクタンス回路が、小さいバイアス電流で動作することはない。よって、線形性が悪化しない状態で、上記可変利得増幅器を動作させることが出来る。また、上記第2可変電流源の出力電流を急峻に立ち上げる時における利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。さらに、上記第2可変電流源の出力電流が、適切なタイミングで急峻に立ち上げられる。よって、上記第2可変電流源を常に動作させることによる消費電力の増大も防ぐことが出来る。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。上記いずれかの可変利得増幅器では、信号入力端子、電源端子、及び、電圧信号出力端子が設けられており、上記第1可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電圧の値を変える第1可変電流源と、上記第1可変電流源の出力電流に応じてバイアス電流が定まる第1コンダクタンス回路と、上記第1可変コンダクタンス回路の出力電流を、第1負荷及び第2負荷を介して流すか、上記第1可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介さずに流すか振り分ける第1振り分け回路とをさらに備え、上記第2可変コンダクタンス回路は、上記制御回路から出力される制御電圧に応じて、出力する電流の値を変える第2可変電流源と、上記第2可変電流源の出力電流に応じてバイアス電流が定まる第2コンダクタンス回路と、上記第2可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介して流すか、上記第2可変コンダクタンス回路の出力電流を、上記第1負荷及び上記第2負荷を介さずに流すか振り分ける第2振り分け回路とをさらに備え、上記信号入力端子は、一方の信号入力端子と他方の信号入力端子とから構成されており、上記電圧信号出力端子は、一方の電圧信号出力端子と他方の電圧信号出力端子とから構成されており、上記第1コンダクタンス回路は、第1FET及び第2FETを有し、第2コンダクタンス回路は、第7FET及び第8FETを有し、上記第1振り分け回路は、第3FET~第6FETを有し、上記第2振り分け回路は、第9FET~第12FETを有し、上記一方の信号入力端子は、上記第1FETのゲートと、上記第2FETのゲートとに接続され、上記他方の信号入力端子は、上記第7FETのゲートと、上記第8FETのゲートとに接続され、上記第1FETのソースと、上記第2FETのソースとは、上記第1可変電流源の入力に接続されており、上記第7FETのソースと、上記第8FETのソースとは、上記第2可変電流源の入力に接続されており、上記第1FETのドレインは、上記第3FETのソースと、上記第4FETのソースとに接続されており、上記第2FETのドレインは、上記第5FETのソースと、上記第6FETのソースとに接続されており、上記第7FET25のドレインは、上記第9FETのソースと、上記第10FETのソースとに接続されており、上記第8FETのドレインは、上記第11FETのソースと、上記第12FETのソースとに接続されており、上記第3FETのドレインは、上記第9FETのドレインと、上記一方の電圧信号出力端子と、第1負荷の一端とに接続されており、上記第6FETのドレインは、上記第12FETのドレインと、上記他方の電圧信号出力端子と、第2負荷の一端とに接続されており、上記第4FETのドレイン、上記第5FETのドレイン、上記第10FETのドレイン、上記第11FETのドレイン、上記第1負荷の他端、及び、上記第2負荷の他端は、上記電源端子を介して直流電圧源の出力に接続されており、上記制御回路の第1出力は、上記第1可変電流源の制御入力に接続されており、上記制御回路の第2出力は、上記第2可変電流源の制御入力に接続されており、上記制御回路の第3出力は、上記第3FETのゲートと、上記第6FETのゲートとに接続されており、上記制御回路の第4出力は、上記第4FETのゲートと、上記第5FETのゲートとに接続されており、上記制御回路の第5出力は、上記第9FETのゲートと、上記第12FETのゲートとに接続されており、上記制御回路の第6出力は、上記第10FETのゲートと、上記第11FETのゲートとに接続されており、上記第1可変電流源の出力、上記第2可変電流源の出力、及び、上記直流電圧源の入力は、電気的に接地されていてもよい。上記可変利得増幅器では、上記第1可変利得増幅器の利得と上記第2可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の上記指示信号入力端子に入力される。上記制御回路は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。第1に、上記制御回路は、上記指示信号が入力されることにより、上記制御電圧を生成する。そして、上記制御回路は、自身が生成した上記制御電圧を、上記第1可変電流源の制御入力と、上記第2可変電流源の制御入力とに出力する。上記制御電圧の大小に応じて、上記第1可変電流源の出力電流の大小が制御される。同様に、上記制御電圧の大小に応じて、上記第2可変電流源の出力電流の大小が制御される。第2に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第3出力から、第2FET制御信号を出力するとともに、上記制御回路の第4出力から、第2FET制御信号を出力する。上記第2FET制御信号及び上記第3FET制御信号は、第1FET制御信号を構成する。第3に、上記制御回路は、上記指示信号が入力されることにより、上記制御回路の第5出力から、第5FET制御信号を出力するとともに、上記制御回路の第6出力から、第6FET制御信号を出力する。上記第5FET制御信号及び上記第6FET制御信号は、第4FET制御信号を構成する。さらに、上記第1振り分け回路では、上記第2FET制御信号に応じて、上記第3FET及び上記第6FETがオンオフされる。同様に、上記第1振り分け回路では、上記第3FET制御信号に応じて、上記第4FET及び上記第5FETがオンオフされる。これにより、上記第1可変コンダクタンス回路の出力電流を、上記第1及び第2負荷を介して上記第1可変コンダクタンス回路に流すか、上記第1可変コンダクタンス回路の出力電流を、上記第1及び第2負荷を介さずに上記第1可変コンダクタンス回路に流すかが振り分けられる。上記第1可変コンダクタンス回路の出力電流を上記第1可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第4FET→上記第1FET→上記第1可変電流源→GNDの経路と、上記直流電圧源の出力→上記第5FET→上記第2FET→上記第1可変電流源→GNDの経路とに電流が流れる。さらに、上記第2振り分け回路では、上記第5FET制御信号に応じて、上記第9FET及び上記第12FETがオンオフされる。同様に、上記第2振り分け回路では、上記第6FET制御信号に応じて、上記第10FET及び上記第11FETがオンオフされる。これにより、上記第2可変コンダクタンス回路の出力電流を、上記第1及び第2負荷を介して上記第2可変コンダクタンス回路に流すか、上記第2可変コンダクタンス回路の出力電流を、上記第1及び第2負荷を介さずに上記第2可変コンダクタンス回路に流すかが振り分けられる。上記第2可変コンダクタンス回路の出力電流をを上記第2可変コンダクタンス回路に流さない場合は、以下の経路で電流が流れる。即ち、上記直流電圧源の出力→上記第10FET→上記第7FET→上記第2可変電流源→GNDの経路と、上記直流電圧源の出力→上記第11FET→上記第8FET→上記第2可変電流源→GNDの経路とに電流が流れる。さらに、上記可変利得増幅器では、上記一方の信号入力端子と上記他方の信号入力端子との間に、電圧信号である入力信号が入力される。上記入力信号により、上記第1コンダクタンス回路と上記第2コンダクタンス回路とが有するFETのオンオフが制御される。これにより、上記第1コンダクタンス回路に流れる電流の値と、上記第2コンダクタンス回路に流れる電流の値とが決定されるので、上記第1可変コンダクタンス回路に流れる電流の値と、上記第2可変コンダクタンス回路に流れる電流の値とが決定される。このように動作する上記可変利得増幅器において、上記第1可変電流源の出力電流を、上記第1可変コンダクタンス回路の出力電流が、上記第2可変コンダクタンス回路の出力電流よりも小さい時好ましくは十分小さい時に急峻に立ち下げる。即ち、上記第1可変電流源の出力電流を、上記第1振り分け回路の出力電流が、上記第2振り分け回路の出力電流よりも小さい時好ましくは十分小さい時に急峻に立ち下げる。これとともに、上記第2可変電流源の出力電流を、上記第2可変コンダクタンス回路の出力電流が、上記第1可変コンダクタンス回路の出力電流よりも小さい時好ましくは十分小さい時に急峻に立ち上げる。これにより、上記第1及び第2可変コンダクタンス回路が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供することが出来る。上記可変利得増幅器では、上記第1可変電流源の出力電流を急峻に立ち下げる時の上記制御電圧を、上記第1負荷を流れる電流が、上記第2負荷を流れる電流よりも小さい範囲内において異ならせてもよい。これにより、上記制御電圧において上記第1可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得が必要である場合は、上記第1可変電流源の出力電流を、上記制御電圧よりも高い制御電圧において急峻に立ち下げる。これにより、上記制御電圧において上記第1可変電流源の出力電流を急峻に立ち下げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも高い制御電圧において上記第1可変電流源の出力電流を急峻に立ち下げる、即ち上記第1可変電流源の出力電流を急峻に立ち下げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。上記可変利得増幅器では、上記第2可変電流源の出力電流を急峻に立ち上げる時の上記制御電圧を、上記第2負荷を流れる電流が、上記第1負荷を流れる電流よりも小さい範囲内において異ならせてもよい。これにより、上記制御電圧において上記第2可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得が必要である場合は、上記第2可変電流源の出力電流を、上記制御電圧よりも低い制御電圧において急峻に立ち下げる。これにより、上記制御電圧において上記第2可変電流源の出力電流を急峻に立ち上げる時の利得と、異なる利得を得ることが出来る。また、上記制御電圧よりも低い制御電圧において上記第2可変電流源の出力電流を急峻に立ち上げる、即ち上記第2可変電流源の出力電流を急峻に立ち上げるタイミングが、より早くなる。よって、消費電力をより小さくすることが出来る。上記可変利得増幅器では、上記第1可変電流源の出力電流を急峻に立ち下げる前に、上記第1可変電流源の出力電流を徐々に減少させてもよい。また、上記可変利得増幅器では、上記第2可変電流源の出力電流を急峻に立ち上げた後に、上記第2可変電流源の出力電流を徐々に増加させてもよい。急峻に立ち下げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち下げることと徐々に減少させることとを組み合わせる。同様に、急峻に立ち上げるだけの時に生じる小さい利得の不連続が許容されない場合は、急峻に立ち上げることと徐々に増加させることとを組み合わせる。これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。上記可変利得増幅器では、上記制御回路は、上記第1可変利得増幅器の利得と上記第2可変利得増幅器の利得の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である指示信号が、上記制御回路の指示信号入力端子に入力されると、第1利得制御信号を、上記第1可変利得増幅器に出力するとともに、上記第2可変利得増幅器の利得を制御する信号である第2利得制御信号を、上記第2可変利得増幅器に出力してもよい。これにより、上記制御回路は、上記第1及び第2可変利得増幅器の利得を制御することが出来る。本発明の受信装置は、上記いずれかの可変利得増幅器を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。本発明の可変利得増幅器は、以上のように、第1及び第2可変利得増幅器と、上記第1可変利得増幅器の利得を制御する信号である第1利得制御信号を、上記第1可変利得増幅器に出力するとともに、上記第2可変利得増幅器の利得を制御する信号である第2利得制御信号を、上記第2可変利得増幅器に出力する制御回路とを備え、上記第1可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第1可変コンダクタンス回路を備え、上記第2可変利得増幅器は、回路全体としての可変コンダクタンスを有する回路である第2可変コンダクタンス回路を備え、上記第1可変コンダクタンス回路のコンダクタンスの最大値は、上記第2可変コンダクタンス回路のコンダクタンスの最大値よりも高く、上記制御回路は、上記第1可変コンダクタンス回路の出力電流が、上記第2可変コンダクタンス回路の出力電流よりも十分に小さい時に、上記第1可変コンダクタンス回路が備える第1可変電流源の出力電流を急峻に立ち下げるものである。それゆえ、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器を提供するという効果を奏する。本発明の一実施形態について図1~図4に基づいて説明すれば、以下の通りである。まずは、本実施形態に係る受信装置1について、図2を用いて説明する。図2は、本実施形態に係る受信装置1のブロック図である。受信装置1は、ダイレクトコンバージョン型の受信装置であって、半導体を用いて集積回路化されている。受信装置1受信装置1の構成図2の受信装置1は、受信信号の入力端子2と、出力端子9とが設けられている。また、受信装置1は、高周波可変利得増幅器3、周波数変換器ミキサ4、低周波可変利得増幅器5、ローパスフィルタ6、出力増幅器7、ローカル信号生成器局所信号生成器8を備えている。さらに、受信装置1は、出力信号レベル検出回路10、第1利得制御回路11、及び、第2利得制御回路12を備えている。図2の受信装置1において、受信装置1に接続されたアンテナ60の出力が、入力端子2を介して、高周波可変利得増幅器3の入力に接続されている。高周波可変利得増幅器3の出力は、周波数変換器4の第1入力に接続されている。ローカル信号生成器8の出力は、周波数変換器4の第2入力に接続されている。周波数変換器4の出力は、低周波可変利得増幅器5の入力に接続されている。低周波可変利得増幅器5の出力は、ローパスフィルタ6の入力に接続されている。ローパスフィルタ6の出力は、出力増幅器7の入力へ接続されている。出力増幅器7の出力は、出力端子9と、出力信号レベル検出回路10の入力とに接続されている。出力信号レベル検出回路10の出力は、第1利得制御回路11の入力と、第2利得制御回路12の入力とに接続されている。第1利得制御回路11の第1出力は、高周波可変利得増幅器3の第1制御入力に接続されている。第1利得制御回路11の第2出力は、高周波可変利得増幅器3の第2制御入力に接続されている。第2利得制御回路12の第1出力は、低周波可変利得増幅器5の第1制御入力に接続されている。そして、第2利得制御回路12の第2出力は、低周波可変利得増幅器5の第2制御入力に接続されている。高周波可変利得増幅器3は、周波数変換器4によって周波数変換がなされる前の、周波数が比較的高い信号に対応する高周波可変利得増幅器である。低周波可変利得増幅器5は、周波数変換器4によって周波数変換がなされた後の、周波数が比較的低い信号に対応する低周波可変利得増幅器である。第1利得制御回路11は、高周波可変利得増幅器3が備える第1振り分け回路のFETのオンオフを制御する信号であるFET制御信号Sc-1を、高周波可変利得増幅器3の第1制御入力へ出力する。また、第1利得制御回路11は、高周波可変利得増幅器3が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Vcを高周波可変利得増幅器3の第2制御入力へ出力する。FET制御信号Sc-1及び制御電圧Vcは、第1利得制御信号を構成する。第2利得制御回路12は、低周波可変利得増幅器5が備える第1振り分け回路のFETのオンオフを制御する信号であるFET制御信号Sc-2を、低周波可変利得増幅器5の第1制御入力へ出力する。また、第2利得制御回路12は、低周波可変利得増幅器5が備える可変電流源の出力電流の大小を制御する電圧である制御電圧Vcを、低周波可変利得増幅器5の第2制御入力へ出力する。FET制御信号Sc-2及び制御電圧Vcは、第2利得制御信号を構成する。受信装置1の動作図2の受信装置1では、アンテナ60が受信する信号であって、入力端子2を介して高周波可変利得増幅器3に入力される受信信号は、高周波可変利得増幅器3によって、増幅されるか、減衰される。高周波可変利得増幅器3の出力信号は、周波数変換器4の第1入力に入力される。周波数変換器4は、ローカル信号生成器8から出力されて周波数変換器4の第2入力に入力されるローカル信号局所信号により、第1入力に入力された信号に対して周波数変換を行う。周波数変換がなされた後の、周波数が比較的低い信号は、周波数変換器4の出力信号として、低周波可変利得増幅器5に入力される。低周波可変利得増幅器5は、第2利得制御回路12から出力される第2利得制御信号によって、利得が増減される。これにより、低周波可変利得増幅器5に入力される信号は、低周波可変利得増幅器5によって、増幅されるか、減衰される。従って、低周波可変利得増幅器5から出力される信号の信号レベルが、所定の第1レベルとなる。低周波可変利得増幅器5の出力信号は、ローパスフィルタ6に出力される。ローパスフィルタ6は、低周波可変利得増幅器5の出力信号における高周波成分を減衰して、高周波成分を減衰した後の信号を、出力増幅器7に出力する。出力増幅器7は、ローパスフィルタ6の出力信号を増幅して、出力増幅器7の出力信号を生成する。出力増幅器7の出力信号は、出力端子9を介して受信装置1の外部へ出力されるとともに、出力信号レベル検出回路10に出力される。出力信号レベル検出回路10は、出力増幅器7の出力信号が入力されることにより、出力増幅器7の出力信号の信号レベルである所定の第2レベルを検出する。当該第2レベルは、出力増幅器7による増幅のために、低周波可変利得増幅器5の出力信号の信号レベルである上記第1レベルよりも高い。出力信号レベル検出回路10は、第2レベルの検出後に、第2レベルに応じた信号であって、高周波可変利得増幅器3の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号S-orderを、第1利得制御回路11に出力する。また、出力信号レベル検出回路10は、第2レベルの検出後に、第2レベルに応じた信号であって、低周波可変利得増幅器5の利得を制御するために必要である、信号及び電圧の生成を指示する信号である指示信号S-orderを、第2利得制御回路12に出力する。第1利得制御回路11には、出力信号レベル検出回路10から指示信号S-orderが入力される。これにより、第1利得制御回路11は、FET制御信号Sc-1を生成して高周波可変利得増幅器3の第1制御入力へ出力するとともに、制御電圧Vcを生成して高周波可変利得増幅器3の第2制御入力へ出力する。これにより、高周波可変利得増幅器3の利得が制御される増減される。同様に、第2利得制御回路12には、出力信号レベル検出回路10から指示信号S-orderが入力される。これにより、第2利得制御回路12は、FET制御信号Sc-2を生成して低周波可変利得増幅器5の第1制御入力へ出力するとともに、制御電圧Vcを生成して低周波可変利得増幅器5の第2制御入力へ出力する。これにより、低周波可変利得増幅器5の利得が制御される増減される。以上のように、図2の受信装置1では、出力信号レベル検出回路10、第1利得制御回路11、及び、第2利得制御回路12によって、高周波可変利得増幅器3の利得と低周波可変利得増幅器5の利得とがフィードバック制御される。これにより、出力端子9を介して受信装置1の外部に出力される出力信号の信号レベルの最大レベルを、第2レベルにすることが出来る。本実施形態における受信装置1は、下記いずれかの可変利得増幅器13を備えているので、線形性の悪化と、消費電力の増大とを防ぐことが出来る。可変利得増幅器13ここで、本実施形態における可変利得増幅器13について、図1,3,4を用いて以下に説明する。図2の受信装置1の高周波可変利得増幅器3第1可変利得増幅器は、図3,4の第1可変Gm回路第1可変コンダクタンス回路44を備えている。同様に、図2の受信装置1の低周波可変利得増幅器5第2可変利得増幅器は、図3,4の第2可変Gm回路第2可変コンダクタンス回路45を備えている。第1可変Gm回路44及び第2可変Gm回路45は、回路全体としての可変Gm可変コンダクタンスを有する回路である。本実施形態におけるGmは、トランスコンダクタンスを示す。可変利得増幅器13のブロック図図3は、本実施形態に係る可変利得増幅器13のブロック図である。図3の可変利得増幅器13には、信号入力端子14、電源端子15、指示信号入力端子16、及び、電圧信号出力端子17が設けられている。また、図3の可変利得増幅器13では、電圧信号出力端子17は、一方の電圧信号出力端子17aと他方の電圧信号出力端子17bとから構成されている。さらに、可変利得増幅器13は、制御回路18、可変電流源31第1可変電流源、可変電流源32第2可変電流源を備えている。さらに、可変利得増幅器13は、第1Gm回路第1コンダクタンス回路36、第1振り分け回路37、第2Gm回路第2コンダクタンス回路38、第2振り分け回路39、負荷回路40、及び、直流電圧源50を備えている。さらに、可変電流源31、第1Gm回路36、及び、第1振り分け回路37は、第1可変Gm回路44を構成する。同様に、可変電流源32、第2Gm回路38、及び、第2振り分け回路39は、第2可変Gm回路45を構成する。なお、図3の2つの矢印は、それぞれ、第1可変Gm回路44の出力電流と第2可変Gm回路45の出力電流とを示す。図3の可変利得増幅器13において、信号入力端子14は、第1Gm回路36の制御入力と、第2Gm回路38の制御入力とに接続されている。第1Gm回路36の出力は、可変電流源31の入力に接続されている。第2Gm回路38の出力は、可変電流源32の入力に接続されている。第1振り分け回路37の出力は、第1Gm回路36の入力に接続されている。第2振り分け回路39の出力は、第2Gm回路38の入力に接続されている。第1振り分け回路37の入力は、負荷回路40の第1出力と、一方の電圧信号出力端子17aとに接続されている。第2振り分け回路39の入力は、負荷回路40の第2出力と、他方の電圧信号出力端子17bとに接続されている。負荷回路40の第1入力と、負荷回路40の第1入力とは、電源端子15を介して直流電圧源50の出力に接続されている。制御回路18の第1出力は、可変電流源31の制御入力に接続されている。制御回路18の第2出力は、可変電流源32の制御入力に接続されている。制御回路18の第3出力は、第1振り分け回路37の第1制御入力に接続されている。制御回路18の第4出力は、第1振り分け回路37の第2制御入力に接続されている。制御回路18の第5出力は、第2振り分け回路39の第1制御入力に接続されている。制御回路18の第6出力は、第2振り分け回路39の第2制御入力に接続されている。そして、可変電流源31の出力、可変電流源32の出力、及び、直流電圧源50の入力は、電気的に接地されている。可変利得増幅器13の回路図図4は、本実施形態に係る可変利得増幅器13の回路図である。図2の受信装置1の高周波可変利得増幅器3は、図4の第1可変Gm回路44を備えている。同様に、図2の受信装置1の低周波可変利得増幅器5は、図4の第2可変Gm回路45を備えている。図4の可変利得増幅器13には、信号入力端子14、電源端子15、指示信号入力端子16、及び、電圧信号出力端子17が設けられている。また、図4の可変利得増幅器13では、信号入力端子14は、一方の信号入力端子14aと他方の信号入力端子14bとから構成されている。さらに、電圧信号出力端子17は、一方の電圧信号出力端子17aと他方の電圧信号出力端子17bとから構成されている。さらに、可変利得増幅器13は、制御回路18、FETfieldeffecttransistor:電界効果トランジスタ、第1FET~第12FET19~30、可変電流源31,32、及び、直流電圧源50を備えている。さらに、負荷33第1負荷は、一端が、一方の電圧信号出力端子17aに接続されており、他端が、直流電圧源50の出力に接続されている。同様に、負荷34第2負荷は、一端が、他方の電圧信号出力端子17bに接続されており、他端が、直流電圧源50の出力に接続されている。負荷33,34は差動対の負荷である。負荷33,34が抵抗である場合、負荷33の抵抗値と負荷34の抵抗値とは等しい。また、負荷33,34は、抵抗に限定されない。信号の高周波成分を考慮する場合は、負荷33,34として、1インダクタ、2インダクタと抵抗とを直列に接続したもの、または、3インダクタと抵抗とを並列に接続したものを用いる。上記1~3を負荷33,34として用いることにより、周波数特性を調整することが出来る。なお、FET19,20は、第1Gm回路36を構成する。FET25,26は、第2Gm回路38を構成する。FET21~24は、第1振り分け回路37を構成する。FET27~30は、第2振り分け回路39を構成する。また、可変電流源31、第1Gm回路36、及び、第1振り分け回路37は、第1可変Gm回路44を構成する。同様に、可変電流源32、第2Gm回路38、及び、第2振り分け回路39は、第2可変Gm回路45を構成する。さらに、第1可変Gm回路44及び第2可変Gm回路45は、それぞれ、負荷33,34を共用している。但し、負荷33,34の共用は必須ではない。即ち、第1可変Gm回路44に対して1つの負荷が設けられ、第2可変Gm回路45に対して他の1つの負荷が設けられてもよい。これにより、図3に示されるように、第1可変Gm回路44の出力と、第2可変Gm回路45の出力とが、個別に負荷回路40に接続されてもよい。第1可変Gm回路44の出力と個別に負荷回路40との接続点、及び第2可変Gm回路45の出力と個別に負荷回路40との接続点が、それぞれ出力ノードとなる。図4の可変利得増幅器13において、一方の信号入力端子14aは、FET19のゲートと、FET25のゲートとに接続されている。他方の信号入力端子14bは、FET20のゲートと、FET26のゲートとに接続されている。FET19のソースと、FET20のソースとは、可変電流源31の入力に接続されている。FET25のソースと、FET26のソースとは、可変電流源32の入力に接続されている。FET19のドレインは、FET21のソースと、FET22のソースとに接続されている。FET20のドレインは、FET23のソースと、FET24のソースとに接続されている。FET25のドレインは、FET27のソースと、FET28のソースとに接続されている。FET26のドレインは、FET29のソースと、FET30のソースとに接続されている。FET21のドレインは、FET27のドレインと、一方の電圧信号出力端子17aと、負荷33の一端とに接続されている。FET24のドレインは、FET30のドレインと、他方の電圧信号出力端子17bと、負荷34の一端とに接続されている。FET22のドレイン、FET23のドレイン、FET28のドレイン、FET29のドレイン、負荷33の他端、及び、負荷34の他端は、電源端子15を介して直流電圧源50の出力に接続されている。制御回路18の第1出力は、可変電流源31の制御入力に接続されている。制御回路18の第2出力は、可変電流源32の制御入力に接続されている。制御回路18の第3出力は、FET21のゲートと、FET24のゲートとに接続されている。制御回路18の第4出力は、FET22のゲートと、FET23のゲートとに接続されている。制御回路18の第5出力は、FET27のゲートと、FET30のゲートとに接続されている。制御回路18の第6出力は、FET28のゲートと、FET29のゲートとに接続されている。そして、可変電流源31の出力、可変電流源32の出力、及び、直流電圧源50の入力は、電気的に接地されている。図3のブロック図と図4の回路図との対応関係本実施形態に係る可変利得増幅器13は、図3ではブロック図で示し、図4では回路図で示している。ここで、図4の回路図において、差動信号を扱う構成要素の一部、具体的には、第1Gm回路36、第2Gm回路38、第1振り分け回路37、及び、第2振り分け回路39は、図3のブロック図ではシングルエンドの構成要素として記載している。シングルエンドの構成要素とは、差動信号を単一の信号として扱った構成要素を示す。また、図3の負荷回路40は、図4の負荷33,34を備える回路である。可変利得増幅器13の動作図4の可変利得増幅器13では、指示信号S-orderが、制御回路18の指示信号入力端子16に入力される。指示信号S-orderは、高周波可変利得増幅器3の利得と低周波可変利得増幅器5の利得とを制御するために必要である、信号及び電圧の生成を指示する信号である。制御回路18は、以下の各制御信号を生成することにより、各制御信号が入力される対象に対して制御を行う。第1に、制御回路18は、上記指示信号が入力されることにより、制御電圧Vcを生成する。そして、制御回路18は、自身が生成した制御電圧Vcを、可変電流源31の制御入力と、可変電流源32の制御入力とに出力する。制御電圧Vcの大小に応じて、可変電流源31が出力する電流であって、第1可変Gm回路44のバイアス電流である電流I1の大小が制御される。同様に、制御電圧Vcの大小に応じて、可変電流源32が出力する電流であって、第2可変Gm回路45のバイアス電流である電流I2の大小が制御される。第2に、制御回路18は、指示信号が入力されることにより、制御回路18の第3出力から、FET制御信号Sc-1a第2FET制御信号を出力するとともに、制御回路18の第4出力から、FET制御信号Sc-1b第3FET制御信号を出力する。FET制御信号Sc-1a及びFET制御信号Sc-1bは、FET制御信号Sc-1第1FET制御信号を構成する。第3に、制御回路18は、指示信号が入力されることにより、制御回路18の第5出力から、FET制御信号Sc-2a第5FET制御信号を出力するとともに、制御回路18の第6出力から、FET制御信号Sc-2b第6FET制御信号を出力する。FET制御信号Sc-2a及びFET制御信号Sc-2bは、FET制御信号Sc-2第4FET制御信号を構成する。さらに、第1振り分け回路37では、FET制御信号Sc-1aに応じて、FET21,24がオンオフされる。同様に、第1振り分け回路37では、FET制御信号Sc-1bに応じて、FET22,23がオンオフされる。これにより、出力電流信号I-out1,I-out2を、負荷33,34を介して第1可変Gm回路44に流すか、出力電流信号I-out1,I-out2を、負荷33,34を介さずに第1可変Gm回路44に流すかが振り分けられる。なお、出力電流信号I-out1,I-out2は、差動電流である。また、出力電流信号I-out1,I-out2の信号成分は、振幅が等しいが、位相は180度異なっている。さらに出力電流信号I-out1,I-out2の直流成分は、同じ値となる。出力電流信号I-out1及び出力電流信号I-out2を、負荷33,34を介して第1可変Gm回路44に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源50の出力→FET22→FET19→可変電流源31→GNDの経路と、直流電圧源50の出力→FET23→FET20→可変電流源31→GNDの経路とに電流が流れる。さらに、第2振り分け回路39では、FET制御信号Sc-2aに応じて、FET27,30がオンオフされる。同様に、第2振り分け回路39では、FET制御信号Sc-2bに応じて、FET28,29がオンオフされる。これにより、出力電流信号I-out1,I-out2を、負荷33,34を介して第2可変Gm回路45に流すに流すか、出力電流信号I-out1,I-out2を、負荷33,34を介さずに第2可変Gm回路45に流すかが振り分けられる。出力電流信号I-out1及び出力電流信号I-out2を第2可変Gm回路45に流さない場合は、以下の経路で電流が流れる。即ち、直流電圧源50の出力→FET28→FET25→可変電流源32→GNDの経路と、直流電圧源50の出力→FET29→FET26→可変電流源32→GNDの経路とに電流が流れる。さらに、図6の可変利得増幅器113では、一方の信号入力端子14aと他方の信号入力端子14bとの間に、電圧信号である入力信号Vinが入力される。入力信号Vinにより、第1Gm回路36と第2Gm回路38とが有するFETのオンオフが制御される。これにより、第1Gm回路36に流れる電流の値と、第2Gm回路38に流れる電流の値とが決定されるので、第1可変Gm回路44に流れる電流の値と、第2可変Gm回路45に流れる電流の値とが決定される。ここで、第1可変Gm回路44の最大Gmコンダクタンスの最大値は、第2可変Gm回路45の最大Gmコンダクタンスの最大値よりも高くする。このように動作する可変利得増幅器13において、可変電流源31が出力する電流I1を、第1可変Gm回路44の出力電流FET21,24のドレイン電流が、第2可変Gm回路45の出力電流FET27,30のドレイン電流よりも小さい時好ましくは十分小さい時に急峻に立ち下げる。即ち、可変電流源31が出力する電流I1を、第1振り分け回路37の出力電流が、即ち、第2振り分け回路39の出力電流よりも小さい時好ましくは十分小さい時に急峻に立ち下げる。これとともに、可変電流源31が出力する電流I2を、第2可変Gm回路45の出力電流が、第1可変Gm回路44の出力電流よりも小さい時好ましくは十分小さい時に急峻に立ち上げる。これにより、第1可変Gm回路44及び第2可変Gm回路45が、小さいバイアス電流で動作することはない。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器13を提供することが出来る。本実施形態に係る可変利得増幅器13の動作の詳細について、図1のグラフに基づいて説明する。図1は、本実施形態に係る可変利得増幅器13の動作の説明図であり、a~fは、従来の可変利得増幅器113の動作を示すグラフであり、g~oは、本実施形態に係る可変利得増幅器13の動作を示すグラフである。図1のa~fは、それぞれ、図7のa~fと同一である。図1のg,j,mは、可変電流源31,32の制御入力に入力される制御電圧Vcに対する、可変電流源31,32が出力する電流I1,I2の変化を示すグラフである。図1のh,k,nは、可変電流源31,32の制御入力に入力される制御電圧Vcに対する、出力電流信号I-out1及び出力電流信号I-out2の変化を示すグラフである。図1のh,k,nにおいて、破線は、負荷33に流れる電流である出力電流信号I-out1を示し、一点鎖線は、負荷34に流れる電流である出力電流信号I-out2を示す。二点鎖線については後述する。図1のi,l,oは、可変電流源31,32の制御入力に入力される制御電圧Vcに対する、可変利得増幅器13の出力電圧信号Vの変化を示すグラフである。出力電圧信号Vは、即ち、図3,4の電圧信号出力端子17から出力される信号である。本実施形態に係る可変利得増幅器13では、可変電流源31が出力する電流I1の制御を、従来の可変利得増幅器113の可変電流源131が出力する電流I1の制御と異ならせている。同様に、本実施形態に係る可変利得増幅器13では、可変電流源32が出力する電流I2の制御を、従来の可変利得増幅器113の可変電流源132が出力する電流I2の制御と異ならせている。これにより、従来の可変利得増幅器113における課題を解決することができる。本実施形態に係る可変利得増幅器13における制御について、図1のg~oを用いて、以下に説明する。図1gに示されるように、可変電流源31が出力する電流I1は、徐々に変化しない。即ち、可変電流源31が出力する電流I1は、所定の制御電圧Vcにおいてオフさせる急峻に立ち下げる。同様に、可変電流源32が出力する電流I2は、徐々に変化しない。即ち、可変電流源32が出力する電流I2は、所定の制御電圧Vcにおいてオンさせる急峻に立ち上げる。図1hは、図1gに示されるように電流I1,I2を制御した時の、制御電圧Vcに対する出力電流信号I-out1及び出力電流信号I-out2の変化を示すグラフである。また、図1iは、図1gに示されるように電流I1,I2を制御した時の、制御電圧Vcに対する出力電圧信号Vの変化を示すグラフである。この動作を制御電圧が低い側から高い側へ変化する時を考えて説明する。図1hに示されるように、第2可変Gm回路45がオンする前に負荷34に流れる出力電流信号I-out2は、第2可変Gm回路45がオンするときの制御電圧Vc1において負荷33に流れる出力電流信号I-out1に比べて十分に小さい。この状態、即ち、出力電流信号I-out2が、出力電流信号I-out1に比べて十分に小さい状態で、可変電流源32をオンして電流I2を急峻に立ち上げるとともに、第2可変Gm回路45をオンする。第2可変Gm回路45がオンするときの制御電圧Vc1は、可変利得増幅器13全体としてのGmが、第1可変Gm回路44によって決定される制御電圧である。一方、第1可変Gm回路44がオフする前の出力電流信号I-out1は、第1可変Gm回路44がオフするときの制御電圧Vc2における第2可変Gm回路45の出力電流信号I-out2に比べて十分に小さい。この状態、即ち、出力電流信号I-out1が、出力電流信号I-out2に比べて十分に小さい状態で、可変電流源31をオフして電流I1を急峻に立ち下げるとともに、第1可変Gm回路44をオフする。第1可変Gm回路44がオフするときの制御電圧Vc2は、可変利得増幅器13全体としてのGmが、第2可変Gm回路45によって決定される制御電圧である。このように、可変利得増幅器13全体としてのGmが、第2可変Gm回路45によって決定される制御電圧Vc2である時に、可変電流源31をオフして電流I1を急峻に立ち下げるとともに、第1可変Gm回路44をオフする。これにより、第1可変Gm回路44及び第2可変Gm回路45が、小さいバイアス電流で動作することはない。よって、線形性が悪化することはなく、制御電圧Vcの全範囲において良好な線形性を維持した状態で、可変利得増幅器13を動作させることが出来る。また、電流I1のオフ時との電流I2のオン時とにおける利得の不連続は、十分に小さい。よって、利得変化の不連続も、十分小さくすることができる。さらに、可変電流源31の電流I1が、適切なタイミングでオフされるとともに、可変電流源32の電流I2が、適切なタイミングでオンされる。よって、可変電流源31,32を常に動作させることによる消費電力の増大も防ぐことが出来る。従って、線形性の悪化と、消費電力の増大とを防ぐことが出来る可変利得増幅器13を提供することが出来る。ここで、図1のg~iに示される制御では、電流I1,I2は、徐々に変化しない。このため、電流I1のオフ時、及び、電流I2のオン時に、規模は小さいものの利得の不連続が発生する。このような規模が小さい利得の不連続が許容されない場合は、図1jに示すように電流I1,I2を制御する。具体的には、可変電流源31が出力する電流I1を、オフする前に徐々に変化させる。即ち、電流I1をオフする前に、線形性が悪化しない程度の値まで徐々に減少させる。可変電流源31と同様に、可変電流源32が出力する電流I2を、オンした後に徐々に変化させる。即ち、所定の制御電圧Vcの時にオンすることにより、線形性が良好である電流まで増加し、オンした後で徐々に電流を増加させていく。さらに、可変電流源31の電流I1を、徐々に減少させた後に、適切なタイミングでオフされる。同様に、可変電流源32の電流I2が、徐々に増加した後に、適切なタイミングでオンされる。よって、可変電流源31,32を常に動作させることによる消費電力の増大も防ぐことが出来る。このように、図1jに示される電流I1,I2の制御では、オンオフと徐々に変化させることとを組み合わせている。これにより、利得の連続性を確保した上で良好な線形性が得られ、消費電力の増大が無い可変利得増幅器を実現することが出来る。図1のg~iに示される制御では、電流I1は、制御電圧Vc2においてオフし、徐々に変化しない。同様に、電流I2は、制御電圧Vc1においてオンし、徐々に変化しない。制御電圧Vc2において電流I1をオフする場合の利得と、異なる利得が必要である場合は、例えば図1mに示されるように、電流I1は、制御電圧Vc2よりも低い制御電圧Vc4においてオフする。即ち、可変電流源31が出力する電流I1を急峻に立ち下げる時の制御電圧Vcを、出力電流信号I-out1が、出力電流信号I-out2よりも小さい範囲内において異ならせる。これにより、制御電圧Vc2において電流I1をオフする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Vc2よりも低い制御電圧Vc4において電流I1をオフする、即ち、電流I1をオフするタイミングが、より早くなる。よって、図1nの右側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。なお、制御電圧Vc4は制御電圧Vc2よりも低いが、制御電圧Vc2よりも高い制御電圧で電流I1をオフしてもよい。これにより、制御電圧Vc2,Vc4において電流I1をオフする場合の利得と、異なる利得を得ることが出来る。電流I2についても、電流I1と同様の制御が可能である。制御電圧Vc1において電流I2をオフする場合の利得と、異なる利得が必要である場合は、例えば図1mに示されるように、電流I2は、制御電圧Vc1よりも高い制御電圧Vc3においてオンする。即ち、可変電流源32が出力する電流I2を急峻に立ち上げる時の制御電圧Vcを、出力電流信号I-out2が、出力電流信号I-out1よりも小さい範囲内において異ならせる。これにより、制御電圧Vc1において電流I2をオンする場合の利得と、異なる利得を得ることが出来る。また、制御電圧Vc1よりも高い制御電圧Vc3において電流I2をオンする、即ち、電流I2をオンするタイミングが、より遅くなる。よって、図1nの左側斜線部に対応した分だけ、消費電力をより小さくすることが出来る。なお、制御電圧Vc3は制御電圧Vc1よりも高いが、制御電圧Vc1よりも低い制御電圧で電流I2をオンしてもよい。これにより、制御電圧Vc1,Vc3において電流I2をオンする場合の利得と、異なる利得を得ることが出来る。適用例図2の本実施形態に係る受信装置1は、本実施形態に係る可変利得増幅器13を備えることができる。図2の高周波可変利得増幅器3として、図3,4の可変Gm回路44を備えて構成される第1可変利得増幅器を適用し、図2の低周波可変利得増幅器5として、図3,4の可変Gm回路45を備えて構成される第2可変利得増幅器を適用すればよい。これにより、線形性の悪化と、消費電力の増大とを防ぐことが出来る。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"