"絶縁層を介して積層された複数の導体層を有する基板を備え、前記基板に貫通コンデンサが内蔵された貫通コンデンサ内蔵多層基板であって、前記基板の外表面には、外部電子部品の電源端子に接続される電源端子部と、前記外部電子部品の接地端子に接続される接地端子部と、前記外部電子部品の信号端子に接続される信号端子部と、前記信号端子部に接続される信号用配線とを有する表面導体層が形成され、前記基板の内部には、前記表面導体層における前記接地端子部にスルーホールを介して接続された接地導体層と、前記貫通コンデンサの一方の信号用端子電極に接続されると共に前記表面導体層における前記電源端子部にスルーホールを介して接続される電源プレーンと、前記貫通コンデンサの他方の信号用端子電極に接続される電源用配線と、前記貫通コンデンサの接地用端子電極に接続されると共に前記接地導体層にスルーホールを介して接続される接地プレーンとを有する電源導体層と、が形成されていることを特徴とする貫通コンデンサ内蔵多層基板。前記表面導体層において、前記電源端子部と前記接地端子部とが中央領域に配置され、前記信号端子部が前記中央領域を囲む外側領域に配置されていることを特徴とする請求項1記載の貫通コンデンサ内蔵多層基板。前記基板の外表面側から見て、前記表面導体層、前記接地導体層、及び前記電源導体層の順に導体層が積層されていることを特徴とする請求項1又は2記載の貫通コンデンサ内蔵多層基板。前記貫通コンデンサは、前記電源導体層において前記スルーホールが形成されていない面に配置されていることを特徴とする請求項3記載の貫通コンデンサ内蔵多層基板。請求項1~4のいずれか一項記載の貫通コンデンサ内蔵多層基板の前記電源端子部、前記接地端子部、及び前記信号端子部に、電子部品の電源端子部、接地端子部、及び信号端子部をそれぞれ接続したことを特徴とする貫通コンデンサ内蔵多層基板の実装構造。上述した従来の構成では、回路パターン間の間隔と貫通コンデンサの寸法とを一致させ、貫通コンデンサの端子電極と各回路パターンとの間の接続を良好に保つ必要がある。しかしながら、貫通コンデンサの素体の寸法や端子電極の寸法は、製造過程においてばらつくことがある。そのため、貫通コンデンサの寸法に多少のばらつきが生じたとしても、貫通コンデンサの接続不良の発生を低減できる構成が求められる。本発明は、上記課題の解決のためになされたものであり、貫通コンデンサの接続不良の発生を低減できる貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造を提供することを目的とする。上記課題の解決のため、本発明に係る貫通コンデンサ内蔵多層基板は、絶縁層を介して積層された複数の導体層を有する基板を備え、基板に貫通コンデンサが内蔵された貫通コンデンサ内蔵多層基板であって、基板の外表面には、外部電子部品の電源端子に接続される電源端子部と、外部電子部品の接地端子に接続される接地端子部と、外部電子部品の信号端子に接続される信号端子部と、信号端子部に接続される信号用配線とを有する表面導体層が形成され、基板の内部には、表面導体層における接地端子部にスルーホールを介して接続された接地導体層と、貫通コンデンサの一方の信号用端子電極に接続されると共に表面導体層における電源端子部にスルーホールを介して接続される電源プレーンと、貫通コンデンサの他方の信号用端子電極に接続される電源用配線と、貫通コンデンサの接地用端子電極に接続されると共に接地導体層にスルーホールを介して接続される接地プレーンとを有する電源導体層とが形成されていることを特徴としている。この貫通コンデンサ内蔵多層基板では、基板の内部に貫通コンデンサを配置することにより、電源用配線から入力される電流に含まれるノイズ成分を貫通コンデンサの接地用端子電極から接地用導体層に流して除去することができる。また、貫通コンデンサを実装しているので、低ESL化を実現できる。さらに、この貫通コンデンサ内蔵多層基板では、貫通コンデンサの接地用端子電極に接続される接地プレーンが、貫通コンデンサの信号用端子電極に接続される電源プレーン及び電源用配線と同一段の導体層として配置されている。これにより、貫通コンデンサと電源導体層及び接地導体層との接続が同一段で実現されるので、貫通コンデンサの寸法に多少のばらつきが生じたとしても、貫通コンデンサの接続不良の発生を低減できる。また、表面導体層において、電源端子部と接地端子部とが中央領域に配置され、信号端子部が中央領域を囲む外側領域に配置されていることが好ましい。電源端子部と接地端子部とを中央領域で隣接して配置することで、貫通コンデンサ内蔵多層基板の低ESL化が図られる。また、中央領域を囲む外側領域に信号端子部を配置することで、信号端子部と信号用配線との接続が煩雑になることを回避できる。また、基板の外表面側から見て、表面導体層、接地導体層、及び電源導体層の順に導体層が積層されていることが好ましい。この場合、簡単な構成で各導体層と貫通コンデンサの端子電極とを接続できる。また、貫通コンデンサは、電源導体層においてスルーホールが形成されていない面に配置されていることが好ましい。この場合、接地導体層と電源導体層との間の間隔をより小さくすることが可能となるので、貫通コンデンサ内蔵多層基板の一層の低ESL化が図られる。また、本発明に係る貫通コンデンサ内蔵多層基板の実装構造は、上記貫通コンデンサ内蔵多層基板の電源端子部、接地端子部、及び信号端子部に、電子部品の電源端子部、接地端子部、及び信号端子部をそれぞれ接続したことを特徴としている。この貫通コンデンサ内蔵多層基板の実装構造では、基板の内部に貫通コンデンサを配置することにより、電源用配線から入力される電流に含まれるノイズ成分を貫通コンデンサの接地用端子電極から接地用導体層に流して除去することができる。また、貫通コンデンサを実装しているので、低ESL化を実現できる。さらに、この貫通コンデンサ内蔵多層基板の実装構造では、貫通コンデンサの接地用端子電極に接続される接地プレーンが、貫通コンデンサの信号用端子電極に接続される電源プレーン及び電源用配線と同一段の導体層として配置されている。これにより、貫通コンデンサと電源導体層及び接地導体層との接続が同一段で実現されるので、貫通コンデンサの寸法に多少のばらつきが生じたとしても、貫通コンデンサの接続不良の発生を低減できる。本発明に係る貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造によれば、貫通コンデンサの接続不良の発生を低減できる。以下、図面を参照しながら、本発明に係る貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造の好適な実施形態について詳細に説明する。図1は、本発明に係る貫通コンデンサ内蔵多層基板の実装構造の一実施形態を示す断面図である。図1に示すように、貫通コンデンサ内蔵多層基板の実装構造Sは、貫通コンデンサ内蔵多層基板1にICなどの複数の能動電子部品2を接続することによって構成されている。貫通コンデンサ内蔵多層基板1は、絶縁層15を介して積層された複数の導体層を有する矩形状の基板11と、基板11内に配置された複数の貫通コンデンサ21とを備えている。基板11は、例えばコア材をベースとしてプリプレグを圧着し、導体層となる銅箔層の形成、スルーホール用の貫通孔の形成、スルーホール内壁のめっき処理、及び銅箔パターンのエッチング等を経て形成される。基板11の導体層は、より具体的には、基板11の一面側の外表面に形成された表面導体層12と、絶縁層15を介して表面導体層12の内層側に形成された接地導体層13と、絶縁層15を介して接地導体層13の内層側に形成された電源導体層14とによって構成されている。表面導体層12は、図1及び図2に示すように、能動電子部品2の電源端子2aに接続される電源端子部12aと、能動電子部品2の接地端子2bに接続される接地端子部12bと、能動電子部品2の信号端子2cに接続される信号端子部12cと、信号端子部12cに接続される信号用配線12dとを有している。能動電子部品2と各端子部12a,12b,12cとは、はんだバンプ16等を介して接続される図1参照。電源端子部12aと接地端子部12bとは、表面導体層12の中央領域C1において、行方向及び列方向共に互い違いとなるように格子状に配置されている。また、信号端子部12cは、中央領域C1を囲む外側領域D1に矩形の環状に配置されている。信号端子部12cに接続される信号用配線12dは、中央の能動電子部品2から見て基板11の四方に延び、別の能動電子部品3や電子回路等に接続されている。接地導体層13は、図3に示すように、基板11よりも僅かに寸法の短い矩形状をなしている。接地導体層13の一面側の中央領域C2には、表面導体層12における接地端子部12bに接続されるスルーホール13aと、後述する電源プレーン14a用のスルーホール14dを通す開口部13bとが形成されている。スルーホール13aと開口部13bとは、表面導体層12の電源端子部12a及び接地端子部12bの位置にそれぞれ対応するように、行方向及び列方向共に互い違いとなるように格子状に配置されている。電源導体層14は、図4に示すように、基板11の中央部分に配置された矩形状の電源プレーン14aと、電源プレーン14aの周りに一定の間隔をもって配置された帯状の電源用配線14bと、電源プレーン14aと電源用配線14bとの間に配置された矩形状の接地プレーン14cとを有している。電源プレーン14aは、例えば接地導体層13の中央領域C2よりも一回り大きい寸法で形成されている。電源プレーン14aの一面側の中央領域C3には、接地導体層13の開口部13bを通って表面導体層12の電源端子部12aに接続されるスルーホール14dが形成されている。電源用配線14bは、電源プレーン14aのうちの3辺に対向するように平面視で略コの字状に配置されている。電源用配線14bの一部は基板11の縁部に引き出され、外部電源不図示に接続される。接地プレーン14cは、例えば貫通コンデンサ21における素体22の幅よりも大きい幅で形成されている。接地プレーン14cは、電源用配線14bに対向する電源プレーン14aの3辺に対応して3箇所に配置されている。接地プレーン14cの一面側の略中央部分には、接地導体層13の他面側に接続されるスルーホール14eが形成されている。次に、基板11内に配置される貫通コンデンサ21について説明する。図5は、貫通コンデンサの一例を示す斜視図である。また、図6は、貫通コンデンサの層構成を示す断面図である。図5に示すように、貫通コンデンサ21は、略直方体形状をなす素体22と、素体22の表面に形成された信号用端子電極23及び接地用端子電極24とを備えている。素体22は、図6に示すように、誘電体層25と、信号用内部電極26と、接地用内部電極27とによって構成されている。誘電体層25は、例えばBaTiO3系、BaTi,ZrO3系、Ba,CaTiO3系といった電歪特性を有する誘電体材料によって形成されている。信号用端子電極23は、図5に示すように、素体22における長手方向の端面22aを覆うようにそれぞれ形成され、互いに対向した状態となっている。信号用端子電極23は、多層化されており、素体22に接する内側の層には、例えばCu、Ni、Ag-Pdなどが用いられ、外側の層には、例えばNi-Snなどのめっきが施されている。接地用端子電極24は、素体22において、端面22aと直交する端面22bの略中央部分にそれぞれ形成され、互いに対向した状態となっている。接地用端子電極24は、信号用端子電極23と同様の材料によって多層化されており、素体22の表面において信号用端子電極23とは互いに電気的に絶縁されている。素体22内の信号用内部電極26及び接地用内部電極27は、素体22において、少なくとも1層の誘電体層25を挟むようにして交互に積層されている。信号用内部電極26と接地用内部電極27との間に介在する誘電体層25の厚さは、数μm程度となっている。信号用内部電極26は、図7aに示すように、誘電体層25の積層方向から見て長方形状のパターンをなしており、接地用内部電極27と互いに対向する対向部分26aと、当該対向部分26aから信号用端子電極23に向かって引き出される引出部分26bとを有している。これにより、信号用内部電極26は、信号用端子電極23,23同士を互いに電気的に接続している。接地用内部電極27は、図7bに示すように、誘電体層25の積層方向から見て長方形状のパターンをなしており、信号用内部電極26と互いに対向する対向部分27aと、当該対向部分27aから接地用端子電極24に向かって引き出される引出部分27bとを有している。これにより、接地用内部電極27は、接地用端子電極24,24同士を互いに電気的に接続している。以上のような構成を有する貫通コンデンサ21は、図1及び図4に示すように、電源導体層14の内層側、すなわち、電源導体層14においてスルーホール14d,14eが形成されていない面において、電源プレーン14aと接地プレーン14cと電源用配線14bとに跨るように3箇所に配置されている。そして、一方の信号用端子電極23は、電源プレーン14aの縁部に接続され、他方の信号用端子電極23は、電源用配線14bの縁部に接続されている。また、接地用端子電極24,24は、接地プレーン14cに接続されており、接地プレーン14c及びスルーホール14eを介して異層である接地導体層13に接続されることとなる。これらの接続には、例えばはんだフィレットFが用いられる。なお、基板11の他面側には、上記の構成と同様の構成が設けられていてもよく、他の回路パターン等が形成されていてもよい。以上説明したように、貫通コンデンサ内蔵多層基板1では、基板11の内部に貫通コンデンサ21を配置することにより、電源用配線14bから入力される電流に含まれるノイズ成分を貫通コンデンサ21の接地用端子電極24から接地導体層13に流して除去することができる。また、貫通コンデンサ21を実装しているので、低ESL化を実現できる。また、この貫通コンデンサ内蔵多層基板1では、貫通コンデンサ21の接地用端子電極24に接続される接地プレーン14cが、貫通コンデンサ21の信号用端子電極23に接続される電源プレーン14a及び電源用配線14bと同一段の導体層として配置されている。これにより、貫通コンデンサ21と電源導体層14及び接地導体層13との接続が同一段で実現されるので、貫通コンデンサ21の寸法に多少のばらつきが生じたとしても、貫通コンデンサ21の接続不良の発生を低減できる。また、貫通コンデンサ内蔵多層基板1では、基板11の外表面側から見て、表面導体層12、接地導体層13、及び電源導体層14の順に導体層が積層されており、貫通コンデンサ21は、電源導体層14においてスルーホール14d,14eが形成されていない面に配置されている。これにより、簡単な構成で各導体層と貫通コンデンサ21の端子電極とを接続できる。また、導体層間特に接地導体層13と電源導体層14との間に貫通コンデンサ21が配置されないことから、接地導体層13と電源導体層14との間の間隔をより小さくすることが可能となる。したがって、貫通コンデンサ内蔵多層基板1の一層の低ESL化が図られる。さらに、貫通コンデンサ内蔵多層基板1では、表面導体層12において、電源端子部12aと接地端子部12bとが中央領域C1に配置され、信号端子部12cが中央領域C1を囲む外側領域D1に配置されている。電源端子部12aと接地端子部12bとを中央領域C1で隣接して配置することで、貫通コンデンサ内蔵多層基板1の更なる低ESL化が図られる。また、中央領域C1を囲む外側領域D1に信号端子部12cを配置することで、信号端子部12cと信号用配線12dとの接続が煩雑になることを回避できる。本発明は、上記実施形態に限られるものではない。例えば上述した実施形態では、基板11の外表面側から見て、表面導体層12、接地導体層13、及び電源導体層14の順に導体層が積層され、貫通コンデンサ21は、電源導体層14よりも内層側に配置されている。これに対し、貫通コンデンサ21を同一段の導体層に対して接続する観点からは、例えば図8に示すように、基板11の外表面側から見て、表面導体層12、電源導体層14、及び接地導体層13の順に導体層を積層し、貫通コンデンサ21を電源導体層14よりも外層側に配置してもよい。スルーホール13a,14d,14eの位置は、貫通コンデンサ21の配置に応じて適宜変更される。"