"バッファ及び不揮発性の第1のメモリを含む記憶部と、プロセッサ及び揮発性の第2のメモリを含み、前記プロセッサは前記第2のメモリに格納されたデータに基づいて前記記憶部を制御し、通常状態からスタンバイ状態に移行する際に、更に前記プロセッサが第1のコマンドを発行する第1の制御部と、前記第1のコマンドに基づいて、前記第1のメモリから前記バッファまでデータを読み出す第2のコマンドを発行し、前記第1の制御部が前記スタンバイ状態から前記通常状態へと移行する際、前記バッファから前記データを読み出して前記第2のメモリへと格納する第3のコマンドを発行する第2の制御部と、を備えることを特徴とするメモリシステム。前記第1の制御部は、前記第2のメモリに電源を供給する電源供給部を更に備え、前記電源供給部は、前記第1の制御部が前記通常状態から前記スタンバイ状態へ移行する際、前記第2のメモリへの電源供給を停止し、前記第1の制御部が前記スタンバイ状態から前記通常状態へ移行する際、前記第2のメモリへの電源供給を再開することを特徴とする請求項1に記載のメモリシステム。前記第2のメモリは、レジスタを含み、前記第2の制御部は、第3の制御部を含み、前記第1の制御部が前記スタンバイ状態から前記通常状態へ移行する際、前記第3の制御部は、前記バッファから読み出された前記データを受信し、前記レジスタに受信した前記データを格納することを特徴とする請求項1または2に記載のメモリシステム。前記第1の制御部が前記スタンバイ状態の際、前記第2のメモリは、前記記憶部を制御する際に用いられるデータを保持し、前記第2の制御部は、第2のコマンドにより、前記第1のメモリから読み出すデータを選択することを特徴とする請求項1に記載のメモリシステム。前記第2の制御部は、前記第1の制御部が前記スタンバイ状態に移行する前までにホスト機器が供給したコマンドに基づいて、前記第1の制御部が前記スタンバイ状態から通常状態へ移行した後に実行されるコマンドを予測し、予測したコマンドに基づいて前記第2のコマンドを発行することを特徴とする請求項4に記載のメモリシステム。高品質なメモリシステムを提供する。実施形態のメモリシステムは、バッファ及び不揮発性の第1のメモリを含む記憶部と、プロセッサ及び揮発性の第2のメモリを含み、前記プロセッサは前記第2のメモリに格納されたデータに基づいて前記記憶部を制御し、通常状態からスタンバイ状態に移行する際に、更に前記プロセッサが第1のコマンドを発行する第1の制御部と、前記第1のコマンドに基づいて、前記第1のメモリから前記バッファまでデータを読み出す第2のコマンドを発行し、前記第1の制御部が前記スタンバイ状態から前記通常状態へと移行する際、前記バッファから前記データを読み出して前記第2のメモリへと格納する第3のコマンドを発行する第2の制御部と、を備える。以下、実施形態の詳細を図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。第1の実施形態<1.1メモリシステムの構成>図1を用いて、本実施形態に係るメモリシステム100の基本的な構成について概略的に説明する。図1に示すように、メモリシステム100は、メモリ制御部100a、フラッシュメモリ111、及びコマンド制御部112を備えている。メモリ制御部100aは、CPUcentralprocessingunit103、揮発性の命令テーブルメモリ106、及びファームウェアテーブルメモリ以下、FWテーブルメモリとも称す107命令テーブルメモリ106とFWテーブルメモリとを区別しない場合には、単に揮発性メモリと呼ぶことがあるを含み、CPU103は該揮発性メモリに格納されたデータ命令、または制御プログラムに基づいてフラッシュメモリ111を制御し、通常状態からスタンバイ状態に移行する際に、更にCPU103が第1のコマンドを発行する。メモリ制御部100aは、ホストインタフェース単にホストI/Fとも称す101と、メモリバッファ102と、CPU103と、プログラムカウンタ図中のPC104と、バス105と、命令テーブルメモリ106と、FWテーブルメモリ107と、ECCerrorcorrectingcode回路108と、フラッシュインタフェース単にフラッシュI/Fとも称す109と、アナログ回路110と、を備えている。NAND型フラッシュメモリ単にフラッシュメモリと称す111と、動作制御部112aと、コマンド発行部112bと、セレクタ112cとを備えている。ホストインタフェース101は、パーソナルコンピュータ等のホスト機器外部機器200と接続され、更にバス105と接続されている。このホストインタフェース101を介して、ホスト機器200とメモリシステム100との間でデータの送受信等が行われる。メモリバッファ102は、ホストインタフェース101と接続され、更にバス105に接続されている。メモリバッファ102は、ホスト機器200からメモリシステム100に送信されたデータをホストインタフェース101を介して受け取り、これを一時的に保持する。また、メモリバッファ102は、メモリシステム100からホストインタフェース101を介してホスト機器200へ送信されるデータを一時的に保持する。CPU103は、メモリシステム100の全体の動作を司る。CPU103は、バス105を介してIROMInstruction用ROM103a、及びIRAM103bに格納されている制御プログラム命令コードを読み出し、該命令コードをデコードすることで、該命令コードに基づく所定の処理を実行する。CPU103は、例えば制御プログラムに従ってホスト機器200から受けたコマンドに従ってフラッシュメモリ111に対する所定の処理を実行する。IROM103aは、不揮発性のメモリであり、IRAM103bは、揮発性のメモリであり、それぞれ、CPUが動作するための純粋な動作プログラムCPU103の命令コードを格納している。プログラムカウンタ104は、バス105及び命令テーブルメモリ106に接続されている。プログラムカウンタ104は、次にフェッチ実行される命令が格納されている命令テーブルメモリ106のアドレスを保持する。そして、図示せぬHWハードウェアによって命令がフェッチされると、プログラムカウンタ104は、次の命令が格納されているメモリのアドレスを指定する。命令テーブルメモリ106は、例えば揮発性のメモリであり、フラッシュメモリ111へアクセスするための命令コードなどを格納する。また命令テーブルメモリ106は、プログラムカウンタ104から指定されたアドレスの命令を、バス105を介してCPU103に供給する。命令テーブルメモリ106は、フラッシュメモリ111へアクセスするための必要なコード化されたシーケンス命令コードを保持している。CPU103は、命令テーブルメモリ106に命令コードを予めセットし、PCをセットするだけで、連続してフラッシュメモリにアクセスすることが可能である。FWテーブルメモリ107は、バス105に接続されている。FWテーブルメモリ107は、例えば揮発性のメモリであり、CPU103により実行される制御プログラムなどを保持する。より具体的に、FWテーブルメモリ107は、CPU103の作業用のテンポラリバッファとして用いる。例えば、ホスト機器200からのアクセスする論理アドレスを物理アドレスに変換するための情報テーブル作成や、FWの利用情報を一時的にテンポラリバッファとして保持するためのメモリである。尚、命令テーブルメモリ106、及びFWテーブルメモリ107に保持されるデータは、フラッシュメモリ111に格納されている。例えばメモリシステム100に電源を供給した後、CPU103が発行するREADコマンドにより、種々のデータは、フラッシュメモリ111から読み出され、命令テーブルメモリ106、及びFWテーブルメモリ107に供給される。また、本実施形態では、命令テーブルメモリ106、及びFWテーブルメモリ107等をまとめて単に揮発性メモリと呼ぶことがある。ECC回路108は、メモリバッファ102、命令テーブルメモリ106、及びFWテーブルメモリ107に接続されている。ECC回路108は、ホスト機器200からの書き込みデータをメモリバッファ102を介して受け取り、書き込みデータにエラー訂正符号を付加し、エラー訂正符号を付された書き込みデータを、例えばメモリバッファ102、またはフラッシュインタフェース109に供給する。また、ECC回路108は、フラッシュメモリ111から供給されたデータをフラッシュインタフェース109を介して受け取り、このデータに対してエラー訂正符号を用いてエラー訂正を行い、エラー訂正されたデータを、例えばメモリバッファ102、命令テーブルメモリ106,またはFWテーブルメモリ107等に供給する。フラッシュインタフェース109は、ECC回路108、バス105、命令テーブルメモリ106に接続されている、アナログ回路110は、オシレータ及び電源部等を含み、例えばバス105を介してメモリシステム100にクロック及び電源を供給する。また、電源を供給する領域を適宜変更することができる。フラッシュメモリ111は、ページバッファ111a及びメモリ部111bを備えている。ページバッファ111aは、メモリ制御部100aから供給されたコマンドに基づいて、メモリ部111bからデータを読み出し、一時的に該データを保持する。そして、例えばフラッシュインタフェース109を介してデータをメモリ制御部100aに供給する。メモリ部111bは、複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されているメモリセルアレイである。尚、本実施形態では、不揮発性の半導体メモリ111として、NAND型フラッシュメモリを用いているが、必ずしもこれに限らない。コマンド制御部112は、メモリシステム100が通常状態からスタンバイ状態に移行する際に、CPU103によって発行される第1のコマンドに基づいて、メモリ部111bからページバッファ111aまでデータを読み出す第2のコマンドを発行し、メモリ制御部100aがスタンバイ状態から通常状態へと移行する際、ページバッファ111aからデータを読み出して命令テーブルメモリ106及びFWテーブルメモリ107へと格納する第3のコマンドを発行する。コマンド制御部112は、動作制御部112a、コマンド発行部112b、及びセレクタ112cを含む。動作制御部112a及びコマンド発行部112bはバス105に接続されている。動作制御部112aは、コマンド発行部112b及びセレクタ112cを制御する。コマンド発行部112bは、フラッシュメモリ111へのコマンドを発行する。セレクタ112cは、フラッシュインタフェース109に接続されている。セレクタ112cは、動作制御部112aの指示に基づいて、フラッシュメモリ111とフラッシュインタフェース109との接続、及びフラッシュメモリ111とコマンド発行部112bとの接続を切り替える。本実施形態に係るメモリシステム100は、例えば所定時間以上ホスト機器200からアクセスがない場合、消費電力を低減させるために、部分的に電源を遮断しこの遮断を部分電源遮断と称す、スタンバイ状態になる。部分的に電源が遮断される領域電源遮断領域100bと称すは、ホスト機器200からコマンドを受け付けるための領域以外の領域が対象となる。具体的には、例えば、図1のメモリバッファ102、CPU103、IROM103a、プログラムカウンタ104、バス105、命令テーブルメモリ106、FWテーブルメモリ107、ECC回路108、及びフラッシュインタフェース109を本実施形態における電源遮断領域100bとする。揮発性メモリである命令テーブルメモリ106及びFWテーブルメモリ107を部分電源遮断の対象にした場合、命令テーブルメモリ106及びFWテーブルメモリ107は初期化され、部分電源遮断後の復帰動作において、フラッシュメモリ111からデータ命令、制御プログラムなどを読み出し、命令テーブルメモリ106とFWテーブルメモリ107にデータを格納しなければいけない。尚、命令テーブルメモリ106とFWテーブルメモリ107に格納しなければならないデータ命令、制御プログラムなどは、例えばフラッシュメモリ111を制御する為に必要なデータ、またはメモリシステム100の基本的な動作に必要なデータ等の、基本的な命令セットに係るデータである。例えば、この基本的な命令セットに係るデータが揮発性メモリ内にないと、メモリシステム100はホスト機器200のコマンド要求に対して応答できない。この基本的な命令セットに係るデータ命令、制御プログラムなどは、メモリ部111bに保持されており、更に、基本的な命令セットとは別の様々なプロセス固有の命令セットが、メモリ部111bに保持されている。<1.2部分電源遮断処理から復帰処理までの動作>図2を用いて、本実施形態に係るメモリシステム100の部分電源遮断処理から復帰処理までの動作1000について説明する。図2は、本実施形態に係るメモリシステム100の部分電源遮断処理から復帰処理までの動作1000の流れを示した図である。CPU103は、ホスト機器200からアクセスがなくなった場合、アナログ回路110のクロックをカウントする。そして、例えば所定カウント適宜変更可能以上経過した場合、CPU103は、メモリシステム100をスタンバイ状態に移行させる為の部分電源遮断コマンドを発行する。時刻t1において、CPU103は、実行中の制御プログラムファームウェアが部分電源遮断コマンドを発行すると、スタンバイ状態に入るための前処理を行うステップS1001。前処理としては、電源遮断が行われる揮発性の記憶領域の情報の中で待避させる必要がある情報を、電源遮断が行われない揮発性の記憶領域、または不揮発性記憶領域例えばメモリ部111b等に記憶させておく。また、部分電源遮断コマンドの発行を受けて、コマンド制御部112は、フラッシュメモリ111に対して第1のREADコマンドを発行するステップS1002。より具体的には、部分電源遮断コマンドの発行を受けて、動作制御部112aは、セレクタ112cに、フラッシュメモリ111への接続を、フラッシュインタフェース109から、コマンド発行部112bへと切り替えさせる。更に、動作制御部112aは、コマンド発行部112bに、第1のREADコマンドを発行させ、これに応じてフラッシュメモリ111は、スタンバイ復帰後の揮発性メモリに必要なデータをメモリ部111bからページバッファ111aまで読み出す。時刻t2において、前処理が終了すると、CPU103は、アナログ回路110に、電源遮断領域100bの電源を遮断させる。そして、メモリシステム100は、ホスト機器200からアクセスがあるまでスタンバイ状態になるステップS1003。スタンバイ状態の間、フラッシュメモリ111は、メモリ部111bからページバッファ111aまでデータの読み出し動作を引き続き行う。この第1のREADコマンド発行から、ページバッファ111aまでの読み出し動作が完了するまでに係る時間時刻t1~t3までの時間Δt1を、例えば読み出しビジー時間等と呼ぶ。時刻t4において、ホストインタフェース101が、ホスト機器200から新しいコマンドを受け、メモリシステム100がスタンバイ状態から復帰状態へ戻ることが要求されると、アナログ回路110は、電源遮断領域100bに電源を供給する。そして、コマンド制御部112は、フラッシュメモリ111から揮発性メモリへとデータを読み出すコマンドを発行する。より具体的には、ホスト機器200からコマンドを受信すると、動作制御部112aは、コマンド発行部112bに、ページバッファ111aに保持されたデータを、揮発性メモリに読み出す第2のREADコマンドを発行させるステップS1004。時刻t5において、コマンド発行部112bによって発行された第2のREADコマンドに基づいて、ページバッファ111aは、フラッシュインタフェース109を介して、命令テーブルメモリ106及びFWテーブルメモリ107等にデータを供給するステップS1005。このような処理は復帰処理の一つである。時刻t6において、命令テーブルメモリ106及びFWテーブルメモリ107等にデータが格納された後、CPU103によって、命令テーブルメモリ106及びFWテーブルメモリ106に対するデータの格納以外の他の復帰処理が行われるステップS1006。尚、このステップS1005データ読み出し、S1006他の復帰動作を併せて復帰処理と呼ぶ。時刻t7において、復帰処理が終了した後、CPU103は、ホスト機器200からのコマンドに応答することができるステップS1007。復帰処理が終了した後、動作制御部112aは、セレクタ112cに、フラッシュメモリ111への接続を、コマンド発行部112bから、フラッシュインタフェース109へと切り替えさせる。ところで、メモリシステム100が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間時刻t1~t8は、時間Δt4である。<1.3本実施形態の作用効果>上述した実施形態によれば、メモリシステム100は、バッファページバッファ111a及び不揮発性の第1のメモリメモリ部111bを含む記憶部フラッシュメモリ111と、プロセッサCPU103及び揮発性の第2のメモリ命令テーブルメモリ及びテーブルメモリ106、107を含み、プロセッサ103は第2のメモリ106、107に格納されたデータに基づいて記憶部111を制御し、通常状態からスタンバイ状態に移行する際に、更にプロセッサ103は第1のコマンドを発行する第1の制御部メモリ制御部100aと、を備えている。また、メモリシステム100は、第1のコマンドに基づいて、第1のメモリ111bからバッファ111aまでデータを読み出す第2のコマンドを発行し、第1の制御部100aがスタンバイ状態から通常状態へと移行する際、バッファ111aからデータを読み出して第2のメモリ106、107へと格納する第3のコマンドを発行する第2の制御部コマンド制御部112を備えている。第1の制御部100aは、第2のメモリ106、107に電源を供給する電源供給部アナログ110を更に備え、電源供給部110は、第1の制御部100aが通常状態からスタンバイ状態へ移行する際、第2のメモリ106、107への電源供給を停止し、第1の制御部100aがスタンバイ状態から通常状態へ移行する際、第2のメモリ106、107への電源供給を再開する。このように、本実施形態では、読み出しビジー時間を、前処理、及びスタンバイ状態の間に、第1のREADコマンドを発行し、メモリ部111bに格納されたデータをページバッファ111aに格納することができるので、メモリシステム100のスタンバイ状態から、復帰までの時間を短縮することが可能である。ここで、比較例を用いることで、本実施形態の作用効果を、より具体的に説明する。図3、及び4を用いて比較例に係るメモリシステム300について説明する。図3は、比較例に係るメモリシステム300の基本的な構成を示したブロック図であり、図4は、比較例に係るメモリシステム300の部分電源遮断処理から復帰処理までの動作1100の流れを示した図である。図3に示すように、比較例に係るメモリシステム300は、コマンド制御部112が設けられていない点で本実施形態に係るメモリシステム100と異なる。また、メモリシステム300では、メモリシステム100と同様に、命令テーブルメモリ106及びFWテーブルメモリ107を含む領域を電源遮断領域100bとする。そのため、部分電源遮断後の復帰動作において、フラッシュメモリ111からデータを読み出し、命令テーブルメモリ106とFWテーブルメモリ107にデータを格納しなければいけない。図4に示すように、メモリシステム300には、コマンド制御部112が設けられていないので、前処理中ステップS1001及びスタンバイ状態ステップS1002の間に、第1のREADコマンドの発行、及びメモリ部111bの内容をページバッファ111aまで読み出すことができない。そのため、ホスト機器200から、要求コマンドを受信した後ステップS1003に、CPU103が、フラッシュメモリ111にREADコマンドを発行しステップS1104、フラッシュメモリ111から、揮発メモリへとデータを格納するステップS1005。その後、他の復帰処理を行いステップS1006、ホスト機器200からのコマンドに応答することができるステップS1007。このように、メモリシステム300は、スタンバイ状態から復帰する際にフラッシュメモリ111へとREADコマンドを発行するので、メモリシステム100と比べて、通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かる時間時刻t1~t8は、時間Δt5Δt5=Δt4Δt1となる。メモリ部111bからページバッファ111aまでの読み出しビジー時間Δt1は、一般的に大幅に時間を要するものである。スタンバイ状態から復帰するまでの間に、メモリ部111bから揮発メモリへのREADコマンドを発行する場合、メモリシステム300は、ホスト機器200からのコマンドへの応答が大幅に遅くなることになり、アクセス性能が悪化してしまう。そこで、本実施形態では上述したように、フラッシュメモリ111にコマンドの発行を行うコマンド制御部112を更に設けている。そして、コマンド制御部112が前処理、及びスタンバイ状態部分電源遮断の間にフラッシュメモリ111へ第1のREADコマンドを、メモリシステム100の復帰前に発行しておく。これにより、メモリシステム100がスタンバイ状態の間に、ホスト機器200からコマンドが来た際、メモリシステム100の電源復帰までの時間をより短縮することができる。また、揮発性メモリを含む、多くの領域を電源遮断することができるので、消費電力を抑制しつつアクセス性能を高めることができる。第2の実施形態次に、第2の実施形態について説明する。第2の実施形態では、動作制御部112aにレジスタ制御部112dを更に設け、フラッシュメモリ111から、レジスタ制御部112dを介して直接フラッシュインタフェース109内の汎用レジスタ109aにデータを格納する点で第1の実施形態と異なる。尚、第2の実施形態において、上述した第1の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。<2.1メモリシステムの構成>図5を用いて、第2の実施形態に係るメモリシステム100の基本的な構成について説明する。フラッシュインタフェース109内には、フラッシュインタフェース109の設定等を格納する揮発性メモリである汎用レジスタ109aが設けられている。動作制御部112aには、汎用レジスタ109aにデータを格納するレジスタ制御部112dが設けられている。一般的に、汎用レジスタ109aへのデータの格納はCPU103が行っている。具体的には、CPU103は、例えばFWテーブルメモリ107に格納されたデータを読み出し、汎用レジスタ109aに格納しているレジスタ設定等とも称す。これは、汎用レジスタ109aのアドレス等が煩雑な為、フラッシュメモリ111から、直接汎用レジスタ109aへデータを格納することが困難であったからである。レジスタ制御部112dは、汎用レジスタ109aに格納するデータをフラッシュメモリ111から受信し、汎用レジスタ109a内のアドレスを、該データに関連付け、汎用レジスタ109aに該データを格納する。尚、本実施形態では詳細に説明しないが、レジスタ制御部112dは、一般的にCPU103がデータの格納を行っているような、他の図示しない汎用レジスタに、データを格納しても良い。<2.2部分電源遮断処理から復帰処理までの動作>次に、第2の実施形態に係るメモリシステム100の部分電源遮断処理から復帰処理までの動作について説明する。ステップS1001~S1004、及びS1007は、上述した各ステップと同様である。上述したステップS1001~S1004の後、コマンド発行部112bによって発行された第2のREADコマンドに基づいて、ページバッファ111aは、フラッシュインタフェース109を介して、揮発性メモリにデータを供給する対応ステップはステップS1005。この際、汎用レジスタ109aに格納されるデータは、レジスタ制御部112dに供給される。そして、レジスタ制御部112dは、汎用レジスタ109a内のアドレスを該データに付し、汎用レジスタ109aに格納する。そして、命令テーブルメモリ106及びFWテーブルメモリ107等にデータが格納された後、CPU103によって他の復帰処理が行われる対応するステップはステップS1006。この際、CPU103は、FWテーブルメモリ107からデータを読み出し、汎用レジスタ109aにデータを格納する処理を行う必要がないので、CPU103の復帰処理時間を低減することができる。他の復帰処理に掛かる時間は時間Δt6<Δt2第1の実施形態のステップS1006に掛かる時間となる。ところで、メモリシステム100が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間は、時間Δt7<Δt4第1の実施形態の動作1000に掛かる時間である。<2.3本実施形態の作用効果>上述した実施形態によれば、第2のメモリ命令テーブルメモリ、FWテーブルメモリ106、107は、レジスタ汎用レジスタ109aを含み、また、第2の制御部コマンド制御部112は、第3の制御部レジスタ制御部112dを含んでいる。そして、第1の制御部メモリ制御部100aがスタンバイ状態から通常状態へ移行する際、第3の制御部112dは、バッファ111aから読み出されたデータを受信し、レジスタ109aに受信したデータを格納する。このように、汎用レジスタ109aに係るデータを、レジスタ制御部112dに供給することにより、CPU103を介さずに、汎用レジスタにデータを格納することができるので、CPU103の復帰処理時間を更に短縮できる。その結果、メモリシステム100のアクセス性能を更に高めることが可能となる。第3の実施形態次に、第3の実施形態について説明する。第3の実施形態では、前処理と同時に、ホスト機器200から次に要求されるコマンドを予測し、フラッシュメモリへ、予測したコマンドを発行しておく点で第1の実施形態と異なる。尚、第3の実施形態において、上述した第1の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。<3.1メモリシステムの構成>図6を用いて、第3の実施形態に係るメモリシステム100の基本的な構成について説明する。図6に示すように、本実施形態では、例えば、メモリバッファ102、CPU103、IROM103a、プログラムカウンタ104、バス105、ECC回路108、及びフラッシュインタフェース109を電源遮断領域100cとする。本実施形態では、揮発性メモリである命令テーブルメモリ106及びFWテーブルメモリ107は、部分電源遮断の対象になっていない。そのため、メモリシステム100がスタンバイ状態においても、命令テーブルメモリ106及びFWテーブルメモリ107は初期化されず、部分電源遮断後の復帰動作において、フラッシュメモリ111への読み出し動作を行う必要はない。これは、メモリシステム100がスタンバイ状態であっても、第1の実施形態で説明した、基本的な命令セットに係るデータが揮発性メモリに保持されたままであるからである。また、本実施形態において、動作制御部112aは、例えばホスト機器200からメモリ制御部100aに供給されたコマンドを所定の数少なくとも直前のコマンド一つだけ保持しておく。そして、動作制御部112aは、部分電源遮断コマンドを確認すると、保持しているコマンドに基づいて、復帰後にホスト機器200が要求してくるコマンドを予測する。例えば、電源遮断の直前にホスト機器200がメモリシステム100に要求していたコマンドが、規則性のある複数の連続したコマンドのうちの一つである場合、動作制御部112aは、経験的に、次にホスト機器200が要求するコマンドを予測することができる。<3.2部分電源遮断処理から復帰処理までの動作>次に、図7を用いて、第3の実施形態に係るメモリシステム100の部分電源遮断処理から復帰処理までの動作1300について説明する。図7は、本実施形態に係るメモリシステム100の部分電源遮断処理から復帰処理までの動作1200の流れを示した図である。ステップS1001~S1004、及びS1006は、上述した各ステップと同様である。時刻t1において、コマンド制御部112は、部分電源遮断コマンドを確認すると、予めホスト機器200から要求されると考えられる次のコマンドを予測し、フラッシュメモリ111に対して予測コマンドを読み出すREADコマンド予測READコマンドとも称すを発行するステップS1202。より具体的には、動作制御部112aは、コマンド発行部112bに、予測したコマンドに必要なデータをメモリ部111bからページバッファ111aまで読み出すための予測READコマンドを発行させる。メモリシステム100がスタンバイ状態の間、フラッシュメモリ111は、コマンド制御部112からの予測READコマンドを受けて、メモリ部111bからページバッファ111aまでデータの読み出し動作を行う。この予測READコマンド発行から、ページバッファ111aまでの読み出し動作が完了するまでに係る時間を、例えば読み出しビジー時間等と呼ぶ。時刻t5において、コマンド発行部112bによって発行された第2のREADコマンドに基づいて、ページバッファ111aは、フラッシュインタフェース109を介して、命令テーブルメモリ106、FWテーブルメモリ107等に予測コマンドを供給するステップS1205。時刻t7において、復帰処理が終了した後、CPU103は、ホスト機器200からのコマンドに応答することができるステップS1307。尚、この際、ホスト機器200から要求されたコマンドが、動作制御部112aが予測したコマンドと一致する場合、すぐに応答することができる。このため、ホストが要求するコマンドを予測してない場合に比べて、応答時間Δt8<Δt3ステップS1007に掛かる時間を短くすることが可能である。ところで、メモリシステム100が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間時刻t1~t8は、時間Δt9<Δt4動作1000に掛かる時間である。<3.3本実施形態の作用効果>上述した実施形態によれば、メモリシステム100は、第1の制御部メモリ制御部100aがスタンバイ状態の際、第2のメモリ命令テーブルメモリ、テーブルメモリ106、107は、記憶部フラッシュメモリ111を制御する際に用いられるデータを保持し、第2の制御部コマンド制御部112は、第2のコマンドにより、第1のメモリメモリ部111bから読み出すデータを選択する。第2の制御部112は、第1の制御部100aがスタンバイ状態に移行する前までにホスト機器200が供給したコマンドに基づいて、第1の制御部100aがスタンバイ状態から通常状態へ移行した後に実行されるコマンドを予測し、予測したコマンドに基づいて第2のコマンドを発行する。このように、予測コマンドを予め読み出しておくことによって、ホスト機器200が規則性のあるコマンドを要求する場合、更にメモリシステム100のアクセス性能を向上することが可能となる。<変形例等>尚、部分的に電源遮断を行う領域として、電源遮断領域100b及び100cを説明したが、これに限らない。ホスト機器200からのアクセスに対応するための必要最低限の回路の電源を遮断しない限り、適否電源遮断領域は変更可能である。例えば、アナログ回路110を電源遮断対象としても良い。また、上述で説明したステップS1002、及びS1302は、ステップS1001、及びS1003を跨いで行われているが、必ずしもこれに限らない。ステップS1002、及びS1302は、ステップS1001、S1003、及びS1004を跨いで実行されても良いし、ステップS1001、及びS1003を跨がなくても良い。また、上述した各実施形態では、コマンド発行部112bは、揮発性メモリのデータを読み出すREADコマンド、または予測コマンドを発行しているが、これに限らない。コマンド発行部112bは、発行するコマンドを適宜変更することが可能である。また、各実施形態で説明したメモリシステム100は、同様の動作をする半導体記憶装置であれば、メモリカード、メモリデバイスまたは内部メモリ等にも適用可能であり、上述した各実施形態と同様の作用効果を奏することができる。また、各実施形態で説明したメモリ制御部100a及びコマンド制御部112は、同一のチップ上に形成されても良いし、メモリ制御部100a、コマンド制御部112、及びフラッシュメモリ111は、同一のチップ上に形成されても良い。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。"