"モノリシックな3次元NANDストリングを作る方法であって、導電性または半導体のコントロールゲート材料を含む第1の材料および絶縁材料を含む第2の材料の交互の層のスタックを基板の上に形成するステップと、前記スタックに少なくとも1つの開口部を形成するために前記スタックをエッチングするステップと、前記第1の材料に第1の凹所を形成するために前記第1の材料を選択的にエッチングするステップと、第1の凹所内にブロッキング誘電体を形成するステップと、第1の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも1つの開口部内で露出した前記離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、少なくとも1つの開口部内に半導体チャネルを形成するステップと、を含む方法。請求項1記載の方法において、前記半導体チャネルは、上から見られたときに円形である断面を有する方法。請求項1記載の方法において、前記少なくとも1つの開口部内に半導体チャネルを形成するステップは、少なくとも1つの開口部を半導体チャネル材料で完全に埋める方法。請求項1記載の方法において、前記少なくとも1つの開口部内に半導体チャネルを形成するステップは、半導体チャネル材料が少なくとも1つの開口部を完全には埋めないように、前記半導体チャネル材料を少なくとも1つの開口部の側壁上には形成するけれども少なくとも1つの開口部の中心部には形成しない方法。請求項4記載の方法において、少なくとも1つの開口部を完全に埋めるために絶縁充填材料を少なくとも1つの開口部の中心部に形成するステップをさらに含む方法。請求項1記載の方法において、前記半導体チャネルの上に上側電極を形成するステップをさらに含む方法。請求項6記載の方法において、前記交互の層のスタックを形成するステップの前に、前記半導体チャネルより下に下側電極を設けるステップをさらに含む方法。請求項1記載の方法において、前記少なくとも1つの開口部内に半導体チャネルを形成するステップは、少なくとも1つの開口部内におよび前記交互の層のスタックの上にアモルファス半導体層を形成するステップと、前記アモルファス半導体層の上に核形成プロモータ層を形成するステップと、多結晶半導体層を形成するために前記アモルファス半導体を再結晶化させるステップと、前記交互の層のスタックの上面をストップとして用いて前記核形成プロモータ層および前記多結晶半導体層の上部を除去するステップと、を含む方法。請求項8記載の方法において、前記核形成プロモータ層は、Ge、Ni、Pd、Alまたはそれらの組み合わせのうちの少なくとも1つを含む方法。請求項1記載の方法において、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含む方法。請求項1記載の方法において、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含む方法。請求項11記載の方法において、前記複数の離散的な電荷蓄積セグメントを形成するステップは、第1の凹所内で前記ブロッキング誘電体の上におよび少なくとも1つの開口部の側壁の上にフローティングゲート層を形成するステップと、張り出している第2の材料層部分間に第1の凹所内の複数のフローティングゲートを残すために前記フローティングゲート層の外側部分をエッチングするステップと、を含む方法。請求項12記載の方法において、前記フローティングゲート層は、半導体フローティングゲート材料を含む方法。請求項13記載の方法において、前記半導体フローティングゲート材料は、ポリシリコンを含む方法。請求項13記載の方法において、前記フローティングゲート層の外側部分をエッチングするステップは、前記フローティングゲート層の外側部分を酸化するステップと、前記フローティングゲート層の酸化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、を含む方法。請求項1記載の方法において、前記複数の離散的な電荷蓄積セグメントを形成するステップとトンネル誘電体を形成するステップとは、第1の凹所内で前記ブロッキング誘電体の上におよび少なくとも1つの開口部の側壁の上に半導体層を形成するステップと、前記トンネル誘電体を形成するために前記半導体層の外側部分を酸化するステップであって、前記半導体層の酸化されていない内側部分は、第1の凹所内で張り出している第2の材料層部分間で互いから分離されている複数の離散的な電荷蓄積セグメントを形成するステップと、を含む方法。請求項13記載の方法において、前記フローティングゲート層の外側部分をエッチングするステップは、前記フローティングゲート層の外側部分を金属シリサイドに変換するステップと、前記フローティングゲート層のシリサイド化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の金属シリサイド外側部分を選択的にエッチングするステップと、を含む方法。請求項17記載の方法において、前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、またはそれらの組み合わせから成るグループから選択される方法。請求項1記載の方法において、前記第1の凹所内にブロッキング誘電体を形成するステップは、第1の凹所内で前記第2の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状のブロッキング誘電体セグメントのうちのそれぞれの1つの中の開口部の内側に形成するステップを含む方法。モノリシックな3次元NANDストリングを作る方法であって、基板の上に少なくとも1つの犠牲フィーチャを形成するステップと、少なくとも1つの犠牲フィーチャの上に、導電性または半導体のコントロールゲート材料を含む第1の材料および絶縁材料を含む第2の材料の交互の層のスタックを形成するステップと、前記スタックに少なくとも2つの開口部を形成するために前記スタックをエッチングするステップと、第1の凹所のうちの少なくともいくつかが第1の開口部内で露出させられると共に少なくともいくつかのさらなる第1の凹所が第2の開口部内で露出させられることとなるように、前記第1の材料に第1の凹所を形成するために前記第1の材料を選択的にエッチングするステップと、第1の凹所内にブロッキング誘電体を形成するステップと、第1の凹所内で前記ブロッキング誘電体層の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、前記基板の主面に対して実質的に平行に延び、かつ中空領域により結合される前記基板の主面に対して実質的に垂直に延びる第1の開口部および第2の開口部を含む中空U形状パイプスペースを形成するために少なくとも2つの開口部を結合させる中空領域を形成するために少なくとも1つの犠牲フィーチャを除去するステップと、少なくとも2つの開口部内で露出させられた複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体を形成するステップと、前記中空U形状パイプスペース内に半導体チャネルを形成するステップと、を含む方法。請求項20記載の方法において、前記半導体チャネルは、上から見られたときに2つの円である断面を有する方法。請求項20記載の方法において、前記中空U形状パイプスペース内に半導体チャネルを形成するステップは、前記中空U形状パイプスペースを半導体チャネル材料で完全に埋める方法。請求項20記載の方法において、前記中空U形状パイプスペース内に半導体チャネルを形成するステップは、半導体チャネル材料が前記中空U形状パイプスペースを完全には埋めないように、前記半導体チャネル材料を前記中空U形状パイプスペースの側壁上には形成するけれども前記中空U形状パイプスペースの中心部には形成しない方法。請求項23記載の方法において、前記中空U形状パイプスペースを完全に埋めるために前記半導体チャネルの中心部に絶縁充填材料を形成するステップをさらに含む方法。請求項20記載の方法において、第1の開口部内に位置する半導体チャネルに連絡するソース電極を形成するステップと、第2の開口部内の半導体チャネルに連絡するドレイン電極を形成するステップと、をさらに含む方法。請求項25記載の方法において、前記交互の層のスタックより下に、中空領域内に位置する前記半導体チャネルの部分に連絡するボディ連絡電極を設けるステップをさらに含む方法。モノリシックな3次元NANDストリングであって、少なくとも1つの端部が基板の主面に対して実質的に垂直に延びる半導体チャネルと、前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第1のデバイスレベルに位置する第1のコントロールゲート電極と前記基板の主面の上で第1のデバイスレベルより下に位置する第2のデバイスレベルに位置する第2のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数のブロッキング誘電体セグメントを含むブロッキング誘電体であって、複数のブロッキング誘電体セグメントの各々は複数のコントロールゲート電極のうちのそれぞれの1つと接触して位置し、複数のブロッキング誘電体セグメントの各々の少なくとも1つの部分はハマグリ形状を有するブロッキング誘電体と、少なくとも部分的にそれぞれのハマグリ形状のブロッキング誘電体セグメントに各々位置する複数の離散的な電荷蓄積セグメントであって、少なくとも、第1のデバイスレベルに位置する第1の離散的な電荷蓄積セグメントと第2のデバイスレベルに位置する第2の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントの各々の1つと前記半導体チャネルとの間に位置するトンネル誘電体と、を備えるモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、前記トンネル誘電体は、複数の離散的な電荷蓄積セグメントの近くに真っ直ぐでない側壁を有するモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、前記トンネル誘電体は、一様でない厚さを有するモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな3次元NANDストリング。請求項31記載のモノリシックな3次元NANDストリングにおいて、前記離散的な電荷蓄積誘電体フィーチャは、窒化ケイ素を含み、前記ブロッキング誘電体セグメントおよびトンネル誘電体は、酸化ケイ素を含むモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルは、柱形状を有し、前記柱形状の半導体チャネル全体が、前記基板の主面に対して実質的に垂直に延びるモノリシックな3次元NANDストリング。請求項33記載のモノリシックな3次元NANDストリングにおいて、前記柱形状の半導体チャネルに上から連絡するソースまたはドレイン電極のうちの1つと、前記柱形状の半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の1つと、をさらに含むモノリシックな3次元NANDストリング。請求項27記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルは、U形状のパイプ形状を有し、前記U形状のパイプ形状の半導体チャネルの2つのウィング部は前記基板の主面に対して実質的に垂直に延び、2つのウィング部を結合させるU形状のパイプ形状の半導体チャネルの結合部は前記基板の主面に対して実質的に垂直に延びるモノリシックな3次元NANDストリング。請求項35記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルの第1のウィング部に上から連絡するソースまたはドレイン電極のうちの1つと、前記半導体チャネルの第2のウィング部に上から連絡するソースまたはドレイン電極のうちの他の1つと、をさらに備えるモノリシックな3次元NANDストリング。請求項35記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルの結合部に下から連絡するボディ連絡電極をさらに備えるモノリシックな3次元NANDストリング。モノリシックな3次元NANDストリングであって、基板の上に位置し、かつU形状の側断面を有する半導体チャネルであって、前記基板の主面に対して実質的に垂直に延びるU形状の半導体チャネルの2つのウィング部は前記基板の主面に対して実質的に平行に延びる結合部によって結合される半導体チャネルと、結合部の上に位置して前記U形状の半導体チャネルの2つのウィング部を分離する絶縁充填材と、前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第1のデバイスレベルに位置する第1のコントロールゲート電極と前記基板の上で第1のデバイスレベルより下に位置する第2のデバイスレベルに位置する第2のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数のコントロールゲート電極のうちのそれぞれの1つと接触して各々位置する複数のブロッキング誘電体セグメントと、複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、を備えるモノリシックな3次元NANDストリング。請求項38記載のモノリシックな3次元NANDストリングにおいて、複数のブロッキング誘電体セグメントの各々の少なくとも一部分は、ハマグリ形状を有し、複数の離散的な電荷蓄積セグメントの各々は、少なくとも部分的に、それぞれのハマグリ形状のブロッキング誘電体セグメントの開口部内に位置するモノリシックな3次元NANDストリング。請求項38記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな3次元NANDストリング。請求項38記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな3次元NANDストリング。請求項41記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積誘電体フィーチャの各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント内に位置する窒化物フィーチャを含み、前記ブロッキング誘電体セグメント、前記窒化物フィーチャおよび前記トンネル誘電体は、NANDストリングの酸化物-窒化物-酸化物の離散的な電荷蓄積構造を形成するモノリシックな3次元NANDストリング。請求項38記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルの第1のウィング部に上から連絡するソースまたはドレイン電極のうちの1つと、前記半導体チャネルの第2のウィング部に上から連絡するソースまたはドレイン電極のうちの他の1つと、をさらに備えるモノリシックな3次元NANDストリング。請求項43記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルの結合部に下から連絡するボディ連絡電極をさらに備えるモノリシックな3次元NANDストリング。モノリシックな3次元NANDストリングを作る方法であって、基板の主面の上に、導電性または半導体のコントロールゲート材料を含む第1の材料および絶縁材料を含む第2の材料の交互の層のスタックを形成するステップと、前記スタックに少なくとも1つの開口部を形成するために前記スタックをエッチングするステップと、前記第1の材料に第1の凹所を形成するために前記第1の材料を選択的にエッチングするステップと、第1の凹所内にブロッキング誘電体を形成するステップと、第1の凹所内で前記ブロッキング誘電体の上に互いから分離された複数の離散的な電荷蓄積セグメントを形成するステップと、少なくとも1つの開口部内で複数の離散的な電荷蓄積セグメントの側壁の上にトンネル誘電体層を形成するステップと、少なくとも1つの開口部内に半導体材料を形成するステップと、前記基板の主面に対して実質的に垂直に延びる半導体チャネルの2つのウィング部を形成するために前記半導体材料の中央部をエッチングするステップと、前記半導体チャネルの2つのウィング部を分離する絶縁充填材を形成するステップと、を含む方法。請求項45記載の方法において、ソースまたはドレイン電極のうちの1つを前記半導体チャネルの第1のウィング部の上に形成するステップと、ソースまたはドレイン電極のうちの他の1つを前記半導体チャネルの第2のウィング部の上に形成するステップと、をさらに含む方法。請求項45記載の方法において、前記スタックより下に絶縁保護層を設けるステップと、前記スタックおよび前記絶縁保護層の間に結合フィーチャを設けるステップと、前記少なくとも1つの開口部内に半導体材料を形成するステップの前に、少なくとも1つの開口部の底において前記結合フィーチャを露出させるために少なくとも1つの開口部の底の上に位置するトンネル誘電体層の底部をエッチングするステップと、をさらに含み、前記結合フィーチャは、前記基板の主面に対して実質的に平行に延びて2つのウィング部を下から結合させる方法。請求項47記載の方法において、前記結合フィーチャより下にボディ連絡電極を設けるステップをさらに含む方法。請求項47記載の方法において、前記トンネル誘電体の底部が露出したままであるようにマスキングスペーサ層を少なくとも1つの開口部の側壁上に位置するトンネル誘電体層の部分の上に形成するステップと、前記結合フィーチャを露出させるためにトンネル誘電体層の底部をエッチングするステップの後に、前記絶縁保護層をエッチングするステップと、前記トンネル誘電体層の底部をエッチングするステップおよび前記絶縁保護層をエッチングするステップの間または後に、前記マスキングスペーサ層を除去するステップと、をさらに含む方法。請求項45記載の方法において、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含む方法。請求項50記載の方法において、複数の離散的な電荷蓄積誘電体フィーチャは、複数の窒化物フィーチャを含み、前記ブロッキング誘電体、複数の窒化物フィーチャのそれぞれの1つ、および前記トンネル誘電体は、NANDストリングの酸化物-窒化物-酸化物の離散的な電荷蓄積構造を形成する方法。請求項45記載の方法において、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含む方法。請求項52記載の方法において、前記複数の離散的な電荷蓄積セグメントを形成するステップは、第1の凹所内で前記ブロッキング誘電体の上におよび少なくとも1つの開口部の側壁の上にフローティングゲート層を形成するステップと、複数のフローティングゲートを第1の凹所内で張り出している第2の材料層部分間に残すために前記フローティングゲート層の外側部分をエッチングするステップと、を含む方法。請求項53記載の方法において、前記フローティングゲート層は、半導体フローティングゲート材料を含む方法。請求項54記載の方法において、前記半導体フローティングゲート材料は、ポリシリコンを含む方法。請求項54記載の方法において、前記フローティングゲート層の外側部分をエッチングするステップは、前記フローティングゲート層の外側部分を酸化するステップと、前記フローティングゲート層の酸化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、を含む方法。請求項54記載の方法において、前記フローティングゲート層の外側部分をエッチングするステップは、前記フローティングゲート層の外側部分を金属シリサイドに変換するステップと、前記フローティングゲート層のシリサイド化されていない半導体内側部分がエッチングされないまま前記フローティングゲート層の金属シリサイド外側部分を選択的にエッチングするステップと、を含む方法。請求項57記載の方法において、前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、またはそれらの組み合わせから成るグループから選択される方法。請求項53記載の方法において、前記フローティングゲート層は、金属フローティングゲート材料を含む方法。請求項59記載の方法において、前記フローティング金属ゲート材料は、チタン、プラチナ、ルテニウム、またはそれらの組み合わせから成るグループから選択される方法。請求項59記載の方法において、前記フローティングゲート層の外側部分をエッチングするステップは、前記フローティングゲート層の外側部分を酸化するステップと、前記フローティングゲートの酸化されていない金属内側部分がエッチングされないまま前記フローティングゲート層の酸化された外側部分を選択的にエッチングするステップと、を含む方法。請求項59記載の方法において、前記第1の凹所内にブロッキング誘電体を形成するステップは、第1の凹所内で前記第2の材料の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメントを形成するステップを含み、前記複数の離散的な電荷蓄積セグメントを形成するステップは、複数の離散的な電荷蓄積セグメントの各々を複数のハマグリ形状ブロッキング誘電体セグメントのうちのそれぞれの1つの中の開口部の内側に形成するステップを含む方法。モノリシックな3次元NANDストリングであって、基板の上に位置する半導体チャネルであって、前記半導体チャネルの少なくとも1つの端部は前記基板の主面に対して実質的に垂直に延びる半導体チャネルと、前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第1のデバイスレベルに位置する第1のコントロールゲート電極と前記基板の上で第1のデバイスレベルより下に位置する第2のデバイスレベルに位置する第2のコントロールゲート電極とを含む複数のコントロールゲート電極と、複数の離散的な電荷蓄積セグメントであって、少なくとも、第1のデバイスレベルに位置する第1の離散的な電荷蓄積セグメントと第2のデバイスレベルに位置する第2の離散的な電荷蓄積セグメントとを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、を備え、前記第1の離散的な電荷蓄積セグメントは第1のコントロールゲート電極の高さより短い高さを有し、前記第2の離散的な電荷蓄積セグメントは第2のコントロールゲート電極の高さより短い高さを有するモノリシックな3次元NANDストリング。請求項63記載のモノリシックな3次元NANDストリングにおいて、前記トンネル誘電体は、真っ直ぐな側壁と一様な厚さとを有するモノリシックな3次元NANDストリング。請求項63記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな3次元NANDストリング。請求項63記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな3次元NANDストリング。請求項63記載のモノリシックな3次元NANDストリングにおいて、前記ブロッキング誘電体は、酸化物を含み、前記トンネリング誘電体は、酸化物を含み、複数のコントロールゲート電極は、タングステンまたはドープされたポリシリコンを含むモノリシックな3次元NANDストリング。請求項63記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルに上から連絡するソースまたはドレイン電極のうちの1つと、前記半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の1つと、をさらに備えるモノリシックな3次元NANDストリング。モノリシックな3次元NANDストリングを作る方法であって、導電性または半導体のコントロールゲート材料を含む第1の材料および前記第1の材料と比べて選択的にエッチングされ得る犠牲材料を含む第2の材料の交互の層のスタックを基板の上に形成するステップと、前記スタックに少なくとも1つの開口部を形成するために前記スタックをエッチングするステップと、少なくとも1つの開口部の側壁上にブロッキング誘電体層を形成するステップと、少なくとも1つの開口部内で前記ブロッキング誘電体層上に離散的な電荷蓄積材料層を形成するステップと、少なくとも1つの開口部内で前記離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、少なくとも1つの開口部内で前記トンネル誘電体層上に半導体チャネル層を形成するステップと、前記第1の材料層間で前記ブロッキング誘電体層を露出させるために前記第2の材料を除去するステップと、複数の別々の離散的な電荷蓄積セグメントおよびブロッキング誘電体セグメントを形成するために前記第1の材料層をマスクとして用いて前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をエッチングするステップと、前記第1の材料層間に、前記ブロッキング誘電体セグメント間におよび前記離散的な電荷蓄積セグメント間に絶縁材料を堆積させるステップと、を含む方法。請求項69記載の方法において、前記離散的な電荷蓄積材料層は、離散的な電荷蓄積誘電体材料を含む方法。請求項69記載の方法において、前記離散的な電荷蓄積材料層は、フローティングゲート材料を含む方法。請求項69記載の方法において、前記NANDストリングは、前記基板の上に複数のデバイスレベルを含み、前記第1および第2のデバイスレベルの各々は、それぞれのコントロールゲートと、それぞれのコントロールゲートに隣接するそれぞれのブロッキング誘電体セグメントと、それぞれのブロッキング誘電体セグメントに隣接するそれぞれの離散的な電荷蓄積セグメントと、それぞれの離散的な電荷蓄積セグメントに隣接するトンネル誘電体層のそれぞれの部分と、前記チャネル層のそれぞれの部分とを含む方法。請求項69記載の方法において、前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をエッチングするステップは、前記離散的な電荷蓄積セグメントおよび前記ブロッキング誘電体セグメントがそれぞれのコントロールゲートより短いように前記ブロッキング誘電体層および前記離散的な電荷蓄積材料層をアンダーカットする方法。請求項69記載の方法において、前記第1の材料は、ポリシリコンコントロールゲート材料を含み、前記第2の材料は、酸化物を含む方法。請求項69記載の方法において、前記第1の材料は、タングステンコントロールゲート材料を含み、前記第2の材料は、酸化物を含む方法。請求項69記載の方法において、前記少なくとも1つの開口部内で半導体チャネル層を形成するステップは、少なくとも1つの開口部を半導体チャネル材料で完全に埋める方法。請求項69記載の方法において、前記少なくとも1つの開口部内で半導体チャネル層を形成するステップは、半導体チャネル材料を、前記半導体チャネル材料が少なくとも1つの開口部を完全には埋めないように、少なくとも1つの開口部の側壁上には形成するけれども少なくとも1つの開口部の中心部には形成しない方法。請求項77記載の方法において、少なくとも1つの開口部を完全に埋めるために少なくとも1つの開口部の中心部に絶縁充填材料を形成するステップをさらに含む方法。請求項69記載の方法において、前記半導体チャネルの上に上側電極を形成するステップをさらに含む方法。請求項79記載の方法において、前記交互の層のスタックを形成するステップの前に、前記半導体チャネルより下に下側電極を設けるステップをさらに含む方法。モノリシックな3次元NANDストリングであって、基板の上に位置する半導体チャネルであって、前記半導体チャネルの少なくとも1つの端部は前記基板の主面に対して実質的に垂直に延びる半導体チャネルと、前記基板の主面に対して実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、第1のデバイスレベルに位置する第1のコントロールゲート電極と前記基板の上で第1のデバイスレベルより下に位置する第2のデバイスレベルに位置する第2のコントロールゲート電極とを含む複数のコントロールゲート電極と、少なくとも第1のデバイスレベルに位置する第1の離散的な電荷蓄積セグメントおよび第2のデバイスレベルに位置する第2の離散的な電荷蓄積セグメントを含む複数の離散的な電荷蓄積セグメントと、複数の離散的な電荷蓄積セグメントと複数のコントロールゲート電極との間に位置するブロッキング誘電体と、複数の離散的な電荷蓄積セグメントと前記半導体チャネルとの間に位置するトンネリング誘電体と、を備え、前記ブロッキング誘電体は、複数のブロッキング誘電体セグメントを含み、複数のブロッキング誘電体セグメントの各々は、複数のコントロールゲート電極のうちのそれぞれの1つと接触して位置し、前記ブロッキング誘電体セグメントの各々の少なくとも一部分はハマグリ形状を有し、複数のコントロールゲート電極の各々は、それぞれのブロッキング誘電体セグメントのハマグリ形状部分の開口部内に少なくとも部分的に位置するモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、前記トンネル誘電体は、真っ直ぐな側壁と一様な厚さとを有するモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数の離散的な電荷蓄積誘電体フィーチャを含むモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、複数の離散的な電荷蓄積セグメントは、複数のフローティングゲートを含むモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、前記ブロッキング誘電体は、酸化物を含み、前記トンネリング誘電体は、酸化物を含み、複数のコントロールゲート電極は、タングステンまたはドープされたポリシリコンを含むモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、前記第1の離散的な電荷蓄積セグメントは第1のコントロールゲート電極の高さより大きい高さを有し、前記第2の離散的な電荷蓄積セグメントは第2のコントロールゲート電極の高さより大きい高さを有するモノリシックな3次元NANDストリング。請求項81記載のモノリシックな3次元NANDストリングにおいて、前記半導体チャネルに上から連絡するソースまたはドレイン電極のうちの1つと、前記半導体チャネルに下から連絡するソースまたはドレイン電極のうちの他方の1つと、をさらに含むモノリシックな3次元NANDストリング。モノリシックな3次元NANDストリングを作る方法であって、第1の材料および前記第1の材料とは異なる第2の材料の交互の層のスタックを基板の上に形成するステップと、前記スタックに少なくとも1つの開口部を形成するために前記スタックをエッチングするステップと、少なくとも1つの開口部の側壁上に離散的な電荷蓄積材料層を形成するステップと、少なくとも1つの開口部内で前記離散的な電荷蓄積材料層上にトンネル誘電体層を形成するステップと、少なくとも1つの開口部内で前記トンネル誘電体層上に半導体チャネル材料を形成するステップと、前記第1の材料層を除去せずに前記第2の材料層を選択的に除去するステップと、複数の別々の離散的な電荷蓄積セグメントを形成するために前記第1の材料層をマスクとして用いて前記離散的な電荷蓄積材料層をエッチングするステップと、絶縁材料層および前記第1の材料層の交互の層を形成するために前記第1の材料層間に絶縁材料を堆積させるステップと、前記離散的な電荷蓄積セグメントの側壁を露出させるために前記第1の材料層を選択的に除去するステップと、前記絶縁材料層間に露出した前記離散的な電荷蓄積セグメントの側壁上にブロッキング誘電体を形成するステップと、前記絶縁材料層間で前記ブロッキング誘電体上にコントロールゲートを形成するステップと、を含む方法。請求項88記載の方法において、前記電荷蓄積材料層を形成するステップの前に、少なくとも1つの開口部の側壁上にエッチストップ層を形成するステップと、前記第1の材料層間の離散的な電荷蓄積材料層の側の部分を露出させるために前記第1の材料層をマスクとして用いて前記エッチストップ層をエッチングするステップと、をさらに含む方法。請求項88記載の方法において、前記離散的な電荷蓄積材料層は、離散的な電荷蓄積誘電体材料を含む方法。以下に添付の図面を参照して本発明の実施形態を記述する。以下の記述は本発明の代表的な実施形態を記述するべく意図されているのであって、本発明を限定するべく意図されてはいないということを理解するべきである。モノリシックな3次元メモリアレイは、介在する基板なしで、半導体ウェハのような単一の基板より上に複数のメモリレベルが形成されるものである。用語モノリシックは、アレイの各レベルの層が、アレイの各々の下にあるレベルの層上に直接堆積させられることを意味する。対照的に、複数の2次元アレイが別々に形成され、その後パッケージ化されると非モノリシックなメモリデバイスが形成される。例えば、LeedyによるThreeDimensionalStructureMemoryという米国特許第5,915,167号特許文献1の場合のように、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に付着させることによって非モノリシックな積層メモリが構築されている。それらの基板は接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板の上に形成されるので、そのようなメモリは真のモノリシック3次元メモリアレイではない。本発明の実施形態は、垂直NANDストリングのアレイのような、メモリデバイスのモノリシックな3次元アレイを提供する。NANDストリングは、少なくとも1つのメモリセルが他の1つのメモリセルの上に位置するように、垂直に向けられる。アレイは、シリコンまたは他の半導体材料の単位面積あたりのメモリセルの密度を高めるためにNANDデバイスの垂直スケーリングを可能にする。実施形態I或る実施形態では、モノリシックな3次元NANDストリング180は、図1A、図2A、および図3~4に示されているように、基板100の主面100aに対して実質的に垂直に延びる少なくとも1つの端部を有する半導体チャネル1を含む。例えば、図1Aおよび図2Aに示されているように、半導体チャネル1は柱形状を有し、その柱形状半導体チャネル全体は基板100の主面に対して実質的に垂直に延びる。これらの実施形態では、図1Aおよび図2Aに示されているように、デバイスのソース/ドレイン電極は、半導体チャネル1より下に設けられた下側電極102と半導体チャネル1の上に形成された上側電極202とを含むことができる。あるいは、図3および図4に示されているように、半導体チャネル1はU形状のパイプ形状を有し得る。U形状のパイプ形状の半導体チャネルの2つのウィング部1aおよび1bは基板100の主面100aに対して実質的に垂直に延びることができ、U形状のパイプ形状の半導体チャネル1の結合部1cは、基板100の主面100aに対して実質的に垂直に延びる2つのウィング部1a、1bを結合させる。これらの実施形態では、ソースまたはドレイン電極のうちの一方2021は半導体チャネルの第1のウィング部に上から連絡し、ソースまたはドレイン電極のうちの他方2022は半導体チャネル1の第2のウィング部に上から連絡する。半導体チャネル1の結合部への下からのボディ連絡を提供するためにオプションのボディ連絡電極図示せずが基板100に配置され得る。明瞭性のために、NANDストリングの選択トランジスタまたはアクセストランジスタが図1~4に示されている。これらのトランジスタを後でより詳しく記述する。或る実施形態では、半導体チャネル1は図2A~2Bおよび図4に示されているように、埋められたフィーチャであり得る。他の或る実施形態では、半導体チャネル1は中空、例えば、図1A~1Bおよび3に示されているように絶縁充填材料2で埋められた中空シリンダであり得る。これらの実施形態では、さらに半導体チャネル1により囲まれる中空部分を埋めるために絶縁充填材料2が形成され得る。基板100は、単結晶シリコン、シリコン-ゲルマニウムまたはシリコン-ゲルマニウム-カーボンのようなIV-IV化合物、III-V化合物、II-VI化合物、そのような基板の上のエピタキシャル層のような、当該技術分野で知られている任意の半導電性基板、あるいは、酸化ケイ素、ガラス、プラスチック、金属またはセラミック基板のような他の任意の半導電性または非半導電性の材料であり得る。基板100は、メモリデバイスのためのドライバ回路のような、その上に製造された集積回路を含み得る。半導体チャネル1のために任意の適切な半導体材料、例えばシリコン、ゲルマニウム、シリコンゲルマニウム、またはIII-V、II-VIのような他の化合物半導体材料、または導電性もしくは半導電性の酸化物などの材料が使用され得る。半導体材料はアモルファス、多結晶または単結晶であり得る。半導体チャネル材料は、任意の適切な堆積方法により形成され得る。例えば、一実施形態では、半導体チャネル材料は低圧化学蒸着LPCVDにより堆積させられる。他の或る実施形態では、半導体チャネル材料は、最初に堆積させられたアモルファス半導体材料を再結晶化させることによって形成される再結晶化多結晶半導体材料であり得る。絶縁充填材料2は酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、または他の高k絶縁材料のような、任意の電気絶縁材料を含み得る。モノリシックな3次元NANDストリングは、さらに、図1A~1B、図2A~2B、および図3~4に示されているように、複数のコントロールゲート電極3を含む。コントロールゲート電極3は、基板100の主面100aに対して実質的に平行に延びるストリップ形状を有する部分を含み得る。複数のコントロールゲート電極3は、少なくとも、第1のデバイスレベル例えば、デバイスレベルAに位置する第1のコントロールゲート電極3aと、基板100の主面100aの上でデバイスレベルAより下に位置する第2のデバイスレベル例えば、デバイスレベルBに位置する第2のコントロールゲート電極3bとを含む。コントロールゲート材料は、ドープされたポリシリコン、タングステン、銅、アルミニウム、タンタル、チタン、コバルト、窒化チタンまたはその合金のような、当該技術分野で知られている任意の1つ以上の適切な導電性または半導体のコントロールゲート材料を含み得る。例えば、或る実施形態では、容易な処理を可能とするためにポリシリコンが好ましい。ブロッキング誘電体7がコントロールゲート1つまたは複数3に隣接して置かれて、コントロールゲート1つまたは複数3により囲まれ得る。ブロッキング誘電体7は、複数のコントロールゲート電極3のうちのそれぞれの1つと接触して位置する複数のブロッキング誘電体セグメントを含み、例えば、図1A~1B、図2A~2B、および図3~4に示されているように、デバイスレベルAに位置する第1の誘電体セグメント7aおよびデバイスレベルBに位置する第2の誘電体セグメント7bは制御電極3aおよび3bとそれぞれ接触している。或る実施形態では、複数のブロッキング誘電体セグメント7の各々の少なくとも一部分はハマグリ形状を有する。ここで使用されるハマグリ形状は、英字Cと類似する構成の側断面形状である。ハマグリ形状は、互いに対しておよび基板100の主面100aに対して実質的に平行に延びる2つのセグメントを有する。2つのセグメントは、第1の2つのセグメントおよび面100aに対して実質的に垂直に延びる第3のセグメントによって互いに結合される。3つのセグメントの各々は、真っ直ぐな形状例えば、長方形の側断面形状または幾分湾曲した形状例えば、下にあるトポグラフィーの曲率と共に上昇し下降するを有し得る。実質的に平行という用語は、正確に平行なセグメントも、正確な平行構成から20度以下だけ逸れるセグメントも含む。実質的に垂直という用語は、正確に垂直なセグメントも、正確な垂直構成から20度以下だけ逸れるセグメントも含む。ハマグリ形状は、好ましくは、3つのセグメントに接して第4の辺が開いている開口部を包含する。開口部は他の材料または層によって埋められ得る。モノリシックな3次元NANDストリングは複数の離散的な電荷蓄積セグメント9も含み、電荷蓄積セグメントの各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント7の開口部内に少なくとも部分的に位置する。同様に、複数の離散的な電荷蓄積セグメント9は、少なくとも、デバイスレベルAに位置する第1の離散的な電荷蓄積セグメント9aおよびデバイスレベルBに位置する第2の離散的な電荷蓄積セグメント9bを含む。モノリシックな3次元NANDストリングのトンネル誘電体11は、複数の離散的な電荷蓄積セグメント9の各々の1つと半導体チャネル1との間に位置する。ある実施形態では、トンネル誘電体11は、複数の離散的な電荷蓄積セグメント9の付近で一様でない厚さおよび/または真っ直ぐでない側壁を有する。後でより詳しく記述する他の実施形態では、トンネル誘電体11は一様な厚さおよび/または真っ直ぐな側壁を有する。ブロッキング誘電体7およびトンネル誘電体11は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、または他の高k絶縁材料のような任意の1つ以上の同じまたは異なる電気絶縁材料から独立に選択され得る。離散的な電荷蓄積セグメント9は、導電性例えば、チタン、プラチナ、ルテニウム、窒化チタン、窒化ハフニウム、窒化タンタル、窒化ジルコニウムのような金属もしくは金属合金、またはチタンシリサイド、ニッケルシリサイド、コバルトシリサイドもしくはそれらの組み合わせのような金属シリサイドあるいは半導体例えば、ポリシリコンのフローティングゲート、導電性ナノ粒子または離散的な電荷蓄積誘電体例えば、窒化ケイ素または他の誘電体フィーチャを含み得る。例えば、或る実施形態では、離散的な電荷蓄積セグメント9は離散的な電荷蓄積誘電体フィーチャであり、その各々は、それぞれのハマグリ形状のブロッキング誘電体セグメント7に位置する窒化物フィーチャを含み、ここで酸化ケイ素ブロッキング誘電体セグメント7、窒化物フィーチャ9および酸化ケイ素トンネル誘電体11はNANDストリングの酸化物-窒化物-酸化物の離散的な電荷蓄積構造を形成する。以下の記述の一部において、ポリシリコンのフローティングゲートが非限定的な例として使用される。しかし、その代わりに誘電体電荷蓄積フィーチャまたは他のフローティングゲート材料が使用され得ることも理解するべきである。図5~13は、本発明の第1の実施形態に従うNANDストリングを作る方法を示す。図5A透視図および図5B図5Aの線Y-Y’に沿う側断面図を参照すると、交互の層121121a、121b、などおよび122122a、122bなどのスタック120が基板100の主面の上に形成されている。層121、122は、スパッタリング、CVD、MBEなどのような任意の適切な堆積方法により基板の上に堆積させられ得る。層121、122の厚さは6~100nmであり得る。この実施形態では、第1の層121は第1の導電性例えば、金属または金属合金または半導体の例えば、高濃度にドープされたnまたはpポリシリコンコントロールゲート材料を含み、第2の層122は第2の絶縁材料例えば、窒化ケイ素、酸化ケイ素などを含む。高濃度にドープされたという用語は、1018cm3より高い濃度までn形またはp形にドープされた半導体材料を含む。層121、122の堆積後、スタック120に少なくとも1つの開口部81を形成するためにスタック120がエッチングされる。開口部81のアレイは、NANDストリングの垂直チャネルが後に形成されることになる位置に形成され得る。次に、第1の層121すなわち、層121a、121b、などに第1の凹所62を形成するために第2の材料122と比べて第1の材料は選択的にエッチングされる。凹所62は、第2の材料122と比べて第1の材料121を選択的にエッチングする選択的な等方性ウェットエッチングまたはドライエッチングにより形成され得る。各凹所62の深さは6~100nmであり得る。その後、ブロッキング誘電体7インターポリ誘電体IPDとしても知られているが開口部81内に、ブロッキング誘電体が第1の凹所62の態様を覆って図6に示されている構造をもたらすように、形成される。ブロッキング誘電体7は、共形原子層堆積ALDまたは化学蒸着CVDによって堆積させられた酸化ケイ素層を含み得る。酸化ケイ素の代わりにあるいは酸化ケイ素に加えて、酸化ハフニウムのような他の高k誘電体材料が使用され得る。誘電体7は、6~20nmの厚さを有し得る。ブロッキング誘電体7は、第1の凹所62内で第2の材料122の張り出し部の間に複数のハマグリ形状のブロッキング誘電体セグメント例えば、ブロッキング誘電体セグメント7aおよび7bを含む。さらに、ブロッキング誘電体材料7の上で開口部81内に、さらに第1の凹所62内に電荷蓄積材料9が形成され、図7Aに示されている構造が生じる。電荷蓄積材料9は、複数のハマグリ形状のブロッキング誘電体セグメントのそれぞれの1つ例えば、7aまたは7bの開口部内に形成された複数の離散的な電荷蓄積セグメント例えば、9aおよび9bを含む。離散的な電荷蓄積セグメント9a、9bは、第2の材料122の突出部分に隣接して開口部81内で延びる電荷蓄積材料9層の外側部分によって互いに結合される。前に説明したように、或る実施形態では、離散的な電荷蓄積材料9は電荷蓄積誘電体材料例えば、窒化ケイ素の離散的な電荷蓄積誘電体フィーチャを含み得る。あるいは、離散的な電荷蓄積材料は導電性または半導体のフローティングゲート材料例えば、金属、TiNのような金属合金、金属シリサイド、または高濃度にドープされたポリシリコンのフローティングゲート材料を含み得る。電荷蓄積材料9を形成するために、ALDまたはCVDのような任意の望ましい方法が使用され得る。或る実施形態では、第2の材料122の突出部分に隣接して開口部81内で延びる電荷蓄積材料9の外側部分は、その後、離散的な電荷蓄積セグメント例えば、9aおよび9bを互いから分離させて図8Aに示されている構造をもたらすために、除去され得る。第2の材料122の突出部分に隣接して開口部81内で延びるブロッキング誘電体7の外側部分は、その後、所望ならば、離散的なブロッキング誘電体例えば、7aおよび7bを互いから分離させるために、除去され得る。例えば、電荷蓄積材料およびブロッキング誘電体材料は、凹所62内すなわち、ブロッキング誘電体7のハマグリ形状部分の内側だけに電荷蓄積材料9を残すために開口部81内で1ステップまたは2つの別々のステップで異方的にドライエッチングまたはウェットエッチングされ得る。異方的エッチングは、所望ならば開口部81のサイズを大きくするために絶縁材料122をもエッチングするように拡大され得る。ポリシリコンのフローティングゲート9a、9bではなくて金属シリサイドのフローティングゲート9a、9bを形成することが望ましければ、図8Aに示されているポリシリコンのフローティングゲート9a、9bの上にチタン、コバルトまたはニッケルのような薄いシリサイド形成金属層がALDまたはスパッタリングのような任意の適切な方法によって形成される。シリサイド化アニール後、フローティングゲート9a、9bは金属とポリシリコンとの反応によって金属シリサイド例えば、チタン、コバルト、ニッケルなどのシリサイドに変換される。絶縁材料122およびブロッキング誘電体7の部分の上に残った金属層の未反応部分は、その後、Ti金属層のためのピラニアエッチングのような任意の適切な選択的エッチング方法によって選択的にエッチングにより除去される。図7B、図8B、図8Cおよび図8Dは、酸化またはシリサイド化を用いた後に選択的な酸化物エッチングまたはシリサイドエッチングを用いてポリシリコンのフローティングゲート電荷蓄積セグメント9a、9bを形成するための代替の方法を示す。図7Bは、ポリシリコンのフローティングゲート層9が開口部81内に形成される、図7Aの構造に類似する構造を示す。図8Bに示されているように、フローティングゲート層9は、湿式または乾式の酸化すなわち、高温での水蒸気中または空気含有雰囲気中での酸化によって、凹所62内のポリシリコンフローティングゲート電荷蓄積セグメント9a、9bは酸化されなくて層9の残り例えば、突出する第2の材料122の上の外側部は酸化ケイ素層19aに変換されるように、部分的に酸化される。ポリシリコン層9の厚さは開口部81の中で凹所62の外側よりも凹所62の中でより厚いので、セグメント9a、9bは酸化されないままである。部分的酸化は、セグメント9a、9bが酸化ケイ素に変換される前に終わるように時間調整された時間調整酸化であり得る。図8Dに示されているように、酸化ステップ後、凹所62内にポリシリコンのフローティングゲート9a、9bを残すために、ポリシリコンと比べて酸化ケイ素を選択的にエッチング除去する酸化物ウェットエッチングのような任意の適切な選択的ウェットエッチングまたはドライエッチングを用いて酸化ケイ素層19aは選択的にエッチング除去される。層19aを酸化ケイ素層として記述したけれども、この層は、ポリシリコン層9を窒化またはオキシ窒化することによって形成された窒化ケイ素またはオキシ窒化ケイ素層を含み得る。図8Cに示されている第2の代替の方法では、チタン、コバルト、ニッケルなどの層のようなシリサイド形成金属層が開口部81内でフローティングゲート層9の上に形成される。その後、ポリシリコン層9は、層9を金属層と部分的に反応させるために構造をアニーリングすることによって金属シリサイド層19b例えば、チタン、コバルト、ニッケルなどのシリサイドに部分的に変換される。シリサイド化アニール後、凹所62内のポリシリコンのフローティングゲート電荷蓄積セグメント9a、9bはシリサイドに変換されていないが、層9の残り例えば、突出する第2の材料122の上の外側部はシリサイド層19bに変換されている。ポリシリコン層9は開口部81内で凹所62の外側より凹所62内でより厚いので、セグメント9a、9bはシリサイド化されないままである。この部分的シリサイド化は、セグメント9a、9bがシリサイドに変換される前に終わるように時間調整された時間調整シリサイド化であり得る。あるいは、部分的シリサイド化は、シリサイドを形成するのに充分な金属へのアクセスを欠く余分のポリシリコンが凹所62内に設けられるようにポリシリコン層と金属層との相対的厚さによって制御され得る。金属層の残りの部分は、選択的エッチングによってシリサイド層19bから除去され得る。図8Dに示されているように、シリサイド化ステップ後、シリサイド層19bは、ポリシリコンと比べてシリサイド材料を選択的にエッチング除去する、チタンシリサイドのピラニアエッチングのような任意の適切な選択的ウェットエッチングまたはドライエッチングを用いて選択的にエッチング除去される。図8Aおよび8Dの構造の1つの差異は、ブロッキング誘電体7の形状である。異方性エッチング方法によって作られた図8Aの構造では、ブロッキング誘電体は複数の離散的な領域7a、7bなどを含む。対照的に、選択的なシリサイドのエッチングによって形成された図8Dの構造では、ブロッキング誘電体7は、凹所62内の領域7a、7bを包含する連続的な層を含む。図8Aおよび図8Dに示されている生じた構造では、互いから分離されている複数の離散的な電荷蓄積セグメント例えば、9aおよび9bは、凹所内で第2の材料122の張り出し部の間に配置されている。図7Bおよび図8B~8Dに従う電荷蓄積材料層9の外側部分を選択的に除去する方法の1つの利点は、側壁上にポリストリンガーを形成するすなわち、ドライエッチング方法による外側部分の不完全な除去という潜在的欠陥が完全に取り除かれ得ることである。さらに、ドライエッチング方法とは対照的に、酸化ケイ素層19aまたはシリサイド層19bの選択的ウェットエッチングは、電荷蓄積セグメント9へのダメージがより少なくなるという結果をもたらし得る。次に、少なくとも1つの開口部81内に露出した電荷蓄積材料9例えば、離散的な電荷蓄積セグメント9aおよび9bおよび材料122の側壁の上にトンネル誘電体11が形成され、図9に示されている構造が生じる。電荷蓄積材料蓄積セグメント9a、9bを形成するために図8B~8Dのウェットエッチング方法が使用されるならば、トンネル誘電体は、電荷蓄積材料9例えば、離散的な電荷蓄積セグメント9aおよび9bの側壁と、少なくとも1つの開口部81内で突出部分材料122上に位置するブロッキング酸化物誘電体の外側部分との上に形成される。トンネル誘電体は、酸化ケイ素、またはオキシ窒化物、酸化物および窒化物の多層スタックまたは高k誘電体例えば、酸化ハフニウムのような他の適切な材料の比較的に薄い絶縁層例えば、4~10nmの厚さを含み得る。トンネル誘電体は、ALD、CVDなどの任意の適切な方法により堆積させられ得る。1つの代替の方法では、トンネル誘電体11は、前述した方法で層9の外側部分を除去してトンネル誘電体11を電荷蓄積材料9の側壁の上に形成する2ステッププロセスによってではなくて、1ステップで半導体電荷蓄積材料層9の外側部分を直接変換する例えば、酸化することによって、形成され得る。この代替の方法では、図7Bに示されているように、ポリシリコンフローティングゲート層9が形成される。ポリシリコン層9は、その後、図8Bに示されているように、比較的に薄い酸化物層19aを形成するために時間調整酸化で部分的に酸化される。トンネル誘電体として使用されるべき良好な質を有する酸化物を提供し得る、高温ラジカル酸化プロセスのような任意の酸化方法が使用され得る。薄い酸化物層19aは図8Dに示されているように除去されず、図8Bに示されているように、最終のデバイスにおいてトンネル誘電体として保たれる。従って、別のトンネル誘電体11の堆積は不要である。さらに、半導体チャネル材料1が少なくとも1つの開口部81内に形成される。或る実施形態では、図10に示されているように、半導体チャネル材料1は少なくとも1つの開口部81を半導体チャネル材料で完全に埋める。あるいは、半導体チャネル1を少なくとも1つの開口部内に形成するステップは、半導体チャネル材料1が少なくとも1つの開口部81を完全には埋めないように、半導体チャネル材料1を少なくとも1つの開口部81の側壁1つまたは複数上に形成するけれども少なくとも1つの開口部81の中心部には形成しない。これらの代替の実施形態では、図11に示されているように、少なくとも1つの開口部81を完全に埋めるために絶縁充填材料2が少なくとも1つの開口部81の中心部に形成される。好ましくは、チャネル1材料は、低濃度にドープされたp形またはn形すなわち、1017cm3未満のドーピングシリコン材料を含む。nチャネルデバイスはn接合部と容易に結合されるので、nチャネルデバイスが好ましい。しかし、pチャネルデバイスも使用され得る。半導体チャネル1は、任意の望ましい方法により形成され得る。例えば、半導体チャネル材料1は、半導体例えば、ポリシリコン材料を開口部81内におよびスタック120の上に堆積させ、次にスタック120の上面を研磨ストップまたはエッチストップとして用いて化学的機械的研磨CMPまたはエッチバックにより堆積した半導体層の上部分を除去するステップを行うことによって形成され得る。或る実施形態では、単結晶シリコンまたはポリシリコンの垂直チャネル1が、別個のマスキングステップなしで金属誘導結晶化MIC金属誘導横方向結晶化とも称されるによって形成され得る。MIC法は、開口部81内でチャネル材料が横方向に閉じ込められているために、完全なチャネル結晶化を提供する。MIC法では、始めにアモルファスまたは小粒子ポリシリコン半導体例えば、シリコン層303が始めに少なくとも1つの開口部81内におよびスタック120の上に形成され、次に、図12に示されているように半導体層303の上に核形成プロモータ層305が形成され得る。核形成プロモータ層305は1つの連続的な層であるかあるいは複数の不連続的領域であり得る。核形成プロモータ層は、任意の望ましいポリシリコン核形成プロモータ材料、例えば、そのような材料に限定はされないが、Ge、Ni、Pd、Alまたはこれらの組み合わせのような核形成プロモータ材料を含み得る。アモルファスまたは小粒子半導体層303は、その後、アモルファスまたは小粒子多結晶半導体を再結晶化させることによって大粒子多結晶または単結晶半導体層301に変換され、図13に示されている構造が生じる。再結晶化は、低温例えば、300~600°Cアニールによって行われ得る。その後、多結晶半導体層301の上部分および核形成プロモータ層305は、スタック120の上面をストップとして用いてCMPまたはエッチバックにより除去され、図10に示されている構造が生じる。除去は、残っている核形成プロモータ層305と層301の上部に形成されたシリサイドとを選択的にウェットエッチングし、次にスタック120の上部をストップとして用いてシリコン層301の上部をCMPすることによって行われ得る。さらに、上側電極202が半導体チャネル1の上に形成され、図1または図2に示されている構造が生じる。これらの実施形態では、スタック120を基板100の上に形成するステップの前に半導体チャネル1より下に下側電極102が設けられ得る。下側電極102と上側電極とはNANDストリングのソース/ドレイン電極として用いられ得る。実施形態II第2の実施形態では、NANDストリングのソース/ドレイン電極は共に半導体チャネル1の上に形成され、チャネル1は、例えば図3および4に示されているように、U形状のパイプ形状を有する。これらの実施形態では、後で記述するように、半導体チャネル1の結合部への下からのボディ連絡を提供するためにオプションのボディ連絡電極が基板100上にまたは基板100内に配置され得る。ここで使用されるU形状のパイプ形状は、英字Uに類似して構成された側断面形状である。この形状は、互いに実質的に平行にかつ基板100の主面100aに対して実質的に垂直に延びる2つのセグメントここではウィング部と称されるを有する。2つのウィング部は、初めの2つのセグメントに対して実質的に垂直にかつ面100aに対して実質的に平行に延びる結合セグメントまたは部分によって互いに結合される。3つのセグメントの各々は、真っ直ぐな形状例えば、長方形の側断面形状または幾分湾曲した形状例えば、下にあるトポグラフィーの曲率と共に上昇し下降するを有し得る。実質的に平行という用語は、正確に平行なセグメントも、正確な平行構成から20度以下だけ逸れるセグメントも含む。実質的に垂直という用語は、正確に垂直なセグメントも、正確な垂直構成から20度以下だけ逸れるセグメントも含む。U形状のパイプ形状を有する半導体チャネル1を形成するために任意の望ましい方法が使用され得る。例えば、図14~21は、本発明の第2の実施形態に従うU形状のパイプ形状の半導体チャネルを有するNANDストリングを作る方法を示す。図14に示されている基板100は、埋め込まれた導体および/または種々の半導体デバイスを任意的に包含する半導体基板を含み得る。あるいは、基板100は、埋め込まれた導体を任意的に包含する絶縁性または半導体の層を含み得る。始めに、少なくとも1つの犠牲フィーチャ89の上に第1の材料および第2の材料の交互の層のスタック120を形成する前に、犠牲フィーチャ89が基板100の中におよび/または上に形成され得る。犠牲フィーチャ89は、スタック120内のおよびNANDストリング内の他の材料と比べて選択的にエッチングされ得る、有機材料、窒化ケイ素、タングステンなどの任意の適切な犠牲材料から形成され得る。フィーチャ89は、後で記述するようにU形状の結合セグメントの望ましい形状と類似する任意の適切な形状を有し得る。犠牲フィーチャ89とスタック120との間に絶縁保護層108が形成され得る。例えば、フィーチャ89が窒化ケイ素を含むならば、層108は酸化ケイ素を含み得る。さらに、その後、少なくとも2つの開口部81および82がスタック120に形成され、図14Aに示されている構造が生じる。図14Bは図14Aの線X-X’に沿う平面断面図を示す。図14Cは、図14Aの線Z-Z’に沿う平面断面図である。図14Aは、図14Bおよび図14Cの線Y-Y’に沿う側断面図である。図14A~14Cに示されているように、開口部81および82は犠牲フィーチャ89より上に形成される。或る実施形態では、図14Bに示されているように、半導体チャネルは、上から見ると2つの円から成る断面を有する。好ましくは、保護層108は、層108の上部が開口部81、82の底面を形成するように、開口部81、82のエッチングのためのストップとして用いられる。その後、NANDストリングのブロッキング誘電体7および複数の離散的な電荷蓄積セグメント9を開口部81、82内に形成し、図15に示されている構造を生じさせるために、第1の実施形態において前に記述し、図5~13に示すのと同じかまたは類似の方法が使用され得る。図16を参照すると、少なくとも1つの犠牲フィーチャ89は、後に、フィーチャ89が位置していた場所に中空領域83を形成するために、除去される。中空領域83は、基板100の主面100aに対して実質的に平行に延びて少なくとも2つの開口部81および82を結合させ、中空のU形状のパイプスペース80を形成する。中空領域83は、開口部81、82を、これらの開口部が保護層108を貫通して伸びて犠牲フィーチャ89を露出させるように、さらにエッチングすることにより例えば、異方性エッチングにより形成され得る。犠牲フィーチャ89の材料は、その後、材料122、ブロッキング誘電体7および電荷蓄積セグメント9を実質的にエッチングすることなく犠牲フィーチャ材料を選択的に除去する選択的なウェットエッチングまたはドライエッチングを用いて選択的にエッチングされる。次に、トンネル誘電体11と、トンネル誘電体11の上の半導体チャネル1とが中空のU形状のパイプスペース80内に形成され得る。或る実施形態では、中空U形状パイプスペース80の側壁上に半導体チャネル1を形成するステップは、図4に示されているように中空U形状パイプスペース80を半導体チャネル材料で完全に埋め得る。あるいは、中空U形状パイプスペース80内に半導体チャネル1を形成するステップは、半導体チャネル材料が中空U形状パイプスペース80を完全には埋めないように、中空U形状パイプスペース80の側壁上に半導体チャネル材料を形成するけれども中空U形状パイプスペース80の中心部には形成しない。これらの実施形態では、中空U形状パイプスペース80を完全に埋めるために絶縁充填材料2が後に半導体チャネル1の中心部に形成され、図17に示されている構造が生じる図3にも示す。半導体チャネル1は実質的に中空U形状パイプスペース80の形状を取り、形状は第1および第2の垂直に延びる開口部81および82と水平に延びるスペース83とを含む。さらに、その後にレール形状のゲートカットを形成するためにスタック120がエッチングされ、ゲートカットは、その後、半導体チャネル1の2つのウィング部を囲むコントロールゲート電極3を互いから電気的に絶縁させるために酸化ケイ素などのような絶縁材料185により埋められ、図18A透視図および18B図18Aの線Y-Y’に沿う側断面図に示されているデバイスが生じる。その後、第1の開口部81内に位置する半導体チャネル1のウィング部と連絡するソースまたはドレイン電極が形成され、他方のドレインまたはソース電極は、第2の開口部82内に位置する半導体チャネル1の他方のウィング部と連絡する。或る実施形態では、ドレイン電極はドレイン選択トランジスタ203aSGDデバイスとも称されるを通してNANDストリングのチャネルに接続し、ソース電極はソース選択トランジスタ203bSGSデバイスとも称されるを通してNANDストリングのチャネルの他方の側に接続する。これらの選択トランジスタは、ゲートカットの前に半導体チャネル1より上で各ウィング1a、1b上に形成され、図19に示されている構造が生じる。その後、半導体チャネル1の2つのウィング部を囲むコントロールゲート電極3を分離するステップと同じステップで選択トランジスタ203aおよび203bを互いから分離するためにゲートカットのステップが実行され、図20A透視図および図20B図20Aの線Y-Y’に沿う断面図に示されている構造が生じる。次に、図21に示されているように隣接するストリングの隣接するSGDデバイス203a同士の間のような、隣接するNANDストリング同士の選択トランジスタの間にカットが作られる。最後に、選択トランジスタ同士の間のカット内に酸化ケイ素のような絶縁材料187が形成され、図21に示されているようにNANDストリング180のアレイが生じる。実施形態III第3の実施形態では、図3~4および図17~21に示されているU形状のパイプ形状ではなくて、半導体チャネル1は、図22A透視図および図22B図22Aの線Y-Y’に沿う断面図に示されているように、小さいU形状の側断面を有し得る。第2の実施形態では、U形状のパイプ形状の各ウィング1a、1bは別々の開口部81、82内に形成された。この第3の実施形態では、小さいU形状の両方のウィングが同じ開口部内に形成される。具体的には、図22Aおよび図22Bに示されているように、U形状の半導体チャネル1の2つのウィング部1wおよび1w’は同じ開口部81の中に形成される。ウィング部は、基板100の主面100aに対して実質的に垂直に延び、開口部81の底で結合部1wによって結合される。結合部は、基板100の主面100aに対して実質的に平行に延びる。図22Aに示されているように、複数のU形状のNANDストリングが各開口部81内に形成される。例えば、図22Aに示されているように、各開口部81内の第1のNANDストリング180aはウィング1wおよび1w’を含む。各開口部内の第2のNANDストリング180bはウィング部1xおよび1x’を含むなどである。NANDストリングはグリッド形状のアレイを成して配置され、アレイは、各々の細長いトレンチ形状の開口部81内で第1の水平z方向にすなわち、基板100の主面100aに対して平行に配置された1セットのストリング180a、180bと、各々の隣接する開口部81内で第2の水平x方向にすなわち、主面100aに対して平行かつz方向に対して垂直に配置された第2のセットのストリング180a、180aとを含む。図23~27は、本発明の第3の実施形態に従う図22A~22Bに示されている小さいU形状の側断面を有する半導体チャネルを有するNANDストリングを作る方法を示す。これらの実施形態において、結合フィーチャ1wの上に第1の材料および第2の材料の交互の層のスタック120を形成する前に、結合フィーチャ1wが基板100の中におよび/または上に形成され得る。結合フィーチャ1wは、基板100の中にまたは上に形成された半導体または導体の領域であり得る。例えば、結合フィーチャ1wは、図22Bに示されているように、保護絶縁層100bにより囲まれて半導電性層100a内に埋め込まれた半導体または導体の領域を含み得る。フィーチャ1wは、層100a内のトレンチ内でダマシンプロセスによって形成され得る。あるいは、フィーチャ1wは、フィーチャ1wを形成するために導電性または半導体の層をリソグラフィ的にパターニングし、次に絶縁層100bおよび半導電性の層100aをフィーチャ1wの周りに形成することによって、形成され得る。さらに、その後に少なくとも1つの開口部81がスタック120に形成され、図23A透視図および図23B図23Aの線Y-Y’に沿う断面図に示されている構造が生じる。この非限定的な例では、開口部81は、図23Aに示されているように正方形または長方形の平面断面を有する。しかし、所望ならば、他の形状、例えば円形も使用され得る。結合部フィーチャ1wに下から連絡するオプションのボディ連絡電極102が基板100の中にまたは上に設けられ得る。その後、ブロッキング誘電体7、複数の離散的な電荷蓄積セグメント9、およびトンネル誘電体層11が、第1の実施形態および図5~13に関して前に記述した方法を用いて形成され、図24Aおよび図24Bに示されている構造が生じる。次に、少なくとも1つの開口部81の底の上に位置するトンネル誘電体層11の底部とトンネル誘電体層11の底部より下に位置する絶縁保護層108とが、開口部81内で半導体結合フィーチャ1wを露出させるためにエッチングされ例えば、異方性エッチングにより、図25Bに示されている構造が生じる。トンネル誘電体層11はさらに同じエッチングステップ中にスタックの上部から除去される。トンネル誘電体層11は、側壁スペーサに類似して開口部の側壁1つまたは複数上に残る。その後、前に記述した方法を用いて半導体チャネル材料が開口部81内に形成され得る。同様に、半導体チャネル材料は開口部81を完全にまたは部分的に埋め得る。その後、U形状の半導体チャネル1の2つのウィング部1wおよび1w’を形成するために半導体チャネル材料の中央部分がエッチングされ、図22A~22Bに示されている構造が生じる。図22Bに示されているように、U形状の半導体チャネル1の2つのウィング部1wおよび1w’は、基板100の主面に対して実質的に平行に延びる結合部1wすなわち、結合フィーチャ1wによって電気的に結合される。あるいは、半導体チャネルの2つのウィング部1wおよび1w’を結合させる結合フィーチャ1wは、スタックより下に設けられて半導体材料を形成する前に露出させられるのではなく、半導体材料の中央部分をエッチングする間、開口部81を埋めている半導体材料の底部がエッチングされないままにすることによって形成され得る。次に、図26に示されているように、結合フィーチャ1wの上でU形状の半導体チャネル1の2つの分離されたウィング部1wおよび1w’の間に絶縁充填材2が形成される。同様に、図3および図4に示されているように、ソース電極2021およびドレイン電極2022が半導体チャネル1の上に形成され得る。図26に示されているように、選択トランジスタのうちの1つ203aは第1のウィング部1wに上から連絡し、選択トランジスタのうちのもう1つ203bは第2のウィング部1w’に上から連絡する。或る実施形態では、少なくとも1つの開口部81の底の上に位置するトンネル誘電体層11の底部をエッチングする前に、図27に示されているように、トンネル誘電体11の底部が露出したままであるように、マスキングスペーサ層14が少なくとも1つの開口部81の側壁上に位置するトンネル誘電体層11の部分の上に形成され得る。これらの実施形態では、マスキングスペーサ層14は、トンネル誘電体の底部と保護層108とをエッチングする間に傷つけられないようにトンネル誘電体11を保護する。マスキングスペーサ層14は、トンネル誘電体層11の底部および絶縁保護層108をエッチングする間またはその後に除去され得る。スペーサ層14は、層11の底をエッチングするために使用されるエッチング媒体に対して層11の材料より低いエッチング感受性を有する任意の材料を含み得る。例えば、トンネル誘電体層11が酸化ケイ素であれば、スペーサ層14は窒化ケイ素であり得る。スペーサ層は、層14を開口部81の側壁1つまたは複数および底の上に形成し、その後に、図27に示されているように、開口部の側壁1つまたは複数上の層11の上に層14の側壁スペーサ部分だけを残すように層14を異方的にエッチングするような、代表的な側壁スペーサ形成方法により形成され得る。実施形態IV第4の実施形態では、割合に薄いフローティングゲート電荷蓄積セグメント9を形成するために始めの3つの実施形態の方法の代わりの方法を用いることによってモノリシックな3次元NANDストリングが形成される。この実施形態の、結果として生じる垂直NANDストリングは、真っ直ぐな側壁および一様な厚さを有するトンネル誘電体11も含む。対照的に、電荷蓄積セグメント9が材料122を越えて開口部81の中へ突き出るならば、あるいは材料122がセグメント9を越えて開口部81の中へ突き出るならば、始めの3つの実施形態のトンネル誘電体11は僅かに湾曲した側壁を有し得る。このことは、トンネル誘電体が開口部81内の突出部の周りで湾曲するので、トンネル誘電体の側壁の湾曲とトンネル誘電体11の厚さの変動とを引き起こし得る。第4の実施形態の1つの構成において、離散的な電荷蓄積セグメント9の各々は、同じデバイスレベルにあるそれぞれのコントロールゲート電極3の高さより短い高さを有し得る。例えば、NANDストリング280では、図28Aに示されているように、第1の離散的な電荷蓄積セグメント9aは第1のコントロールゲート電極3aの高さより短い高さを有し、第2の離散的な電荷蓄積セグメント9bは第2のコントロールゲート電極3bの高さより短い高さを有する。高さという用語は、基板100の主面100aに対して垂直な垂直方向を意味する。後でより詳しく記述するように、第4の実施形態の他の1つの構成では、第1の離散的な電荷蓄積セグメント9の各々は、同じメモリセルのそれぞれのコントロールゲート電極3の高さより大きい高さを有し得る。例えば、NANDストリング380では、図28Bに示されているように、第1の離散的な電荷蓄積セグメント9aは第1のコントロールゲート電極3aの高さより大きいかあるいは長い高さを有し、第2の離散的な電荷蓄積セグメント9bは第2のコントロールゲート電極3bの高さより大きいかあるいは長い高さを有し得る。選択トランジスタは、明瞭性のために、図28Aおよび図28Bから省略されている。図29~34は、本発明の一実施形態に従う、図28Aに示されているNANDストリングを作る方法を示す。図29Aを参照すると、導電性あるいは半導体のコントロールゲート材料層131例えば、131a、131bなどと犠牲材料層132例えば、132a、132bなどとの交互の層のスタック130が、基板100の上に位置する絶縁保護層108の上に形成される。犠牲材料は、導電性または半導体のコントロールゲート材料と比べて選択的にエッチングされ得る任意の望ましい材料を含み得る。例えば、一実施形態では、コントロールゲート材料層131がポリシリコンまたはタングステンのコントロールゲート材料を含むときには、犠牲材料層132は、酸化ケイ素のような酸化物を含み得る。スタック130は、スタック130に少なくとも1つの開口部81を形成するためにエッチングされ得る。開口部81は、基板100の主面100aあるいは保護層108に達し得る。図29Bは、図29Aの線X-X’に沿う平面断面図を示す。次に、ブロッキング誘電体層7が少なくとも1つの開口部81の側壁上に形成され得る。その次に、図30Aおよび図30Bに示されているように、少なくとも1つの開口部81内で電荷蓄積材料層9がブロッキング誘電体層7上に、トンネル誘電体層11が電荷蓄積材料層9上に、半導体チャネル層1がトンネル誘電体層11上に形成される。第4の実施形態の方法は凹所62を形成しないので、開口部81は真っ直ぐな側壁1つまたは複数を有する。そのため、トンネル誘電体層11は真っ直ぐな側壁1つまたは複数と一様な厚さとを有することになる。或る実施形態では、半導体チャネル層1を少なくとも1つの開口部81内に形成することは、少なくとも1つの開口部81を完全には埋めない。これらの実施形態では、その後、少なくとも1つの開口部81を完全に埋めるために少なくとも1つの開口部81の中心部に絶縁充填材料2が形成され、図30A側断面図および図30B平面断面図に示されている構造が生じる。あるいは、半導体チャネル層1を少なくとも1つの開口部81内に形成することにより半導体チャネル材料で少なくとも1つの開口部81を完全に埋めるときには充填材料2は省略され得る。図31を参照すると、他の1つの絶縁層106がスタック130の上に形成される。次に、コントロールゲート材料層131間でコントロールゲート材料層131aおよび131bの間を含むブロッキング誘電体層7を露出させるために犠牲材料層132が除去され、図32Aに示されている構造が生じる。犠牲材料層132は、開口部1つまたは複数81を通してではなくて、スタック130の裏側から除去される。或る実施形態では、犠牲材料層132を除去するべくスタック130の裏側へのアクセスを開くために、スタック130のカット領域1つまたは複数84が先に除去される。非限定的な例に従う、結果として生じた構造の平面図が図32Bに示されている。カット領域1つまたは複数84は、フォトリソグラフィによりマスクを形成し、次にマスクされていないカット領域をエッチングすることによって形成され得る。さらに、その後、複数の別々の離散的な電荷蓄積セグメント9a、9bなどおよび別々の離散的なブロッキング誘電体セグメント7a、7bなどを形成するために第1の材料層131をマスクとして用いてブロッキング誘電体層7および電荷蓄積材料層9がエッチングされ得る。或る実施形態では、ブロッキング誘電体層7および離散的な電荷蓄積材料層9をエッチングすることは、離散的な電荷蓄積セグメント7a、7bおよびブロッキング誘電体セグメント9Aおよび9Bがそれぞれ第1の材料層131aおよび132aの厚さすなわち、垂直寸法より短いすなわち、それぞれのデバイスレベルにおけるコントロールゲートの厚さようにブロッキング誘電体層7および離散的な電荷蓄積材料層9をアンダーカットし、図33に示されている構造が生じる。その後、絶縁充填材料33が、第1の材料層131間、ブロッキング誘電体セグメント7間および離散的な電荷蓄積セグメント9間に形成され、図34に示されている垂直NANDストリングが生じる。同様に、上側電極202が半導体チャネル1の上に形成され、図28Aに示されている構造が生じる。これらの実施形態では、基板100の上にスタック130を形成する前に下側電極102が半導体チャネル1より下に設けられ得る。下側電極102および上側電極202はNANDストリングのソース/ドレイン電極として使用され得る。選択トランジスタは明瞭性のために図28Aには示されていない。これらのトランジスタは、図28Aに示されている線形のNANDストリングの上部および底に、あるいはこの第4の実施形態の裏側エッチング方法により作られ得る第2および第3の実施形態のU形状のNANDストリングの上部に、位置し得る。図28Aに示されているように、生じるNANDストリング280は基板100の上に複数のデバイスレベルを含み得る。デバイスレベルの各々は、それぞれのコントロールゲート3と、それぞれのコントロールゲート3に隣接するそれぞれのブロッキング誘電体セグメント7と、それぞれのブロッキング誘電体セグメント7に隣接するそれぞれの離散的な電荷蓄積セグメント9と、それぞれの離散的な電荷蓄積セグメント9に隣接するトンネル誘電体層11のそれぞれの部分と、チャネル層1のそれぞれの部分とを含む。前に説明したように、離散的な電荷蓄積セグメント9は、それぞれのデバイスレベルでコントロールゲート電極3の高さより短い高さを有する。モノリシックな3次元NANDストリングは、さらに、上から半導体チャネル1に連絡するソースまたはドレイン電極のうちの一方202と、下から半導体チャネルに連絡するソースまたはドレイン電極のうちの他方102とを含み得る。図35~42は、本発明の第4の実施形態の他の1つの態様に従って、図28Bに示されているNANDストリング380を作る方法を示す。図35Aおよび図35Bを参照すると、第1の犠牲材料141例えば、141a、141bなどおよび第2の犠牲材料142例えば、142a、142bなどの交互の層のスタック140が、基板100の上に位置する底部犠牲層408の上に形成される。層141、142および408の犠牲材料は、第2の犠牲材料142と比べて第1の犠牲材料141および底部犠牲材料408が選択的にエッチングされ得るような任意の望ましい材料であり得る。例えば、一実施形態では、第2の犠牲材料142が窒化物例えば、窒化ケイ素を含むときには、第1の犠牲材料141および底部犠牲材料408は酸化物例えば、酸化ケイ素を含み得る。他の1つの実施形態では、第2の犠牲材料142がドープされたポリシリコンを含むときには、第1の犠牲材料141および底部犠牲材料408はドープされていないポリシリコンを含み得る。スタック140は、その後、スタック140に少なくとも1つの開口部81を形成するためにエッチングされ得る。次に、図36Aおよび図36Bに示されているように、少なくとも1つの開口部81の側壁上に離散的な電荷蓄積材料層9が形成され、次に電荷蓄積材料層9上にトンネル誘電体層11が形成され、少なくとも1つの開口部81内においてトンネル誘電体層11上に半導体チャネル層1が形成される。第4の実施形態のこの態様において、少なくとも1つの開口部81内に半導体チャネル層1を形成することは、少なくとも1つの開口部81を完全には埋めない。これらの実施形態において、その後、少なくとも1つの開口部81を完全に埋めるために少なくとも1つの開口部81の中心部に絶縁充填材料2が形成され、図36A側断面図および図36B図36Aの線X-X’に沿う平面断面図に示されている構造が生じる。あるいは、少なくとも1つの開口部81内に半導体チャネル層1を形成することにより少なくとも1つの開口部81を半導体チャネル材料で完全に埋めるときには充填材料2は省略され得る。図37を参照すると、その後、絶縁層406がスタック140の上に形成される。次に、第1の材料層141を除去せずに第2の犠牲材料層142および底部犠牲材料408が選択的に除去され、図38Aに示されている構造が生じる。同様に、スタック140の裏側へのアクセスを開くために第2の犠牲材料層142を選択的に除去する前に、図38Bに示されているスタック140を貫通するカット領域94が除去され得る。1つの非限定的な例に従って生じる構造が図38A側断面図および図38B図38Aの線X-X’に沿う平面断面図に示されている。次に、9aおよび9bのような複数の別々の離散的な電荷蓄積セグメントを形成するために第1の犠牲材料層141をマスクとして用いて電荷蓄積材料層9がエッチングされ、図39に示されている構造が生じる。或る実施形態では、電荷蓄積材料層9を形成する前に少なくとも1つの開口部81の側壁上にオプションのエッチストップ層図示せずが形成され得る。これらの実施形態では、第1の犠牲材料層141をマスクとして用いて電荷蓄積材料層9をエッチングする前に、第1の材料層141間の電荷蓄積材料層9の側の部分を露出させるために第1の材料層141をマスクとして用いてオプションのエッチストップ層がエッチングされる。図40を参照すると、カット領域94から裏側を通して絶縁材料層143および第1の材料層141の交互の層を形成するために絶縁材料層143例えば層143a、143bなどが第1の材料層141間に形成される。絶縁層材料は、その後、カット領域94から徹底的にエッチングされる。底部絶縁層418も同じステップでスタック140および基板100の間に形成され、元は図36Aに示されている底部犠牲層408により占められていたスペースを埋めることができる。さらに、その後、絶縁材料143をマスクとして用いて離散的な電荷蓄積セグメント9の側壁を露出させるために第1の材料層141が選択的に除去される。その次に、離散的な電荷蓄積セグメント9の側壁の上と、絶縁材料層143間で以前は層141により占められていたスペース内に露出している絶縁材料層143の表面の上とにブロッキング誘電体7が形成され、図41に示されている構造が生じる。ブロッキング誘電体7は逆ハマグリ形状を有し、そのハマグリ形状の開いている側は、開口部81の方を向くのではなくて開口部81とは反対の方を向いている。その後、絶縁材料層143間のハマグリ形状のブロッキング誘電体7内の空のスペース内にコントロールゲート3が形成され、図42に示されている構造が生じる。例えば、絶縁されたコントロールゲート3は、ハマグリ形状のブロッキング誘電体7およびカット領域94内の空のスペース内に導体を堆積させ例えば、CVDによりタングステンを堆積させ、爾後に続いてカット領域94内に位置する導体の部分を徹底的にエッチングすることによって形成され得る。上側電極202が半導体チャネル1の上に形成され、図28Bに示されている構造が生じる。これらの実施形態において、下側電極102は、基板100の上にスタック140を形成する前に半導体チャネル1より下に設けられ得る。下側電極102および上側電極202は、NANDストリングのソース/ドレイン電極として使用され得る。前に図28Aに関して記述したように、選択トランジスタは明瞭性のために図28Bには示されていない。図28Bに示されているように、生じたNANDストリング380は基板100の上の複数のデバイスレベルを含み得る。デバイスレベルの各々は、それぞれのコントロールゲート3と、それぞれのコントロールゲート3に隣接するそれぞれのブロッキング誘電体セグメント7と、それぞれのブロッキング誘電体セグメント7に隣接するそれぞれの離散的な電荷蓄積セグメント9と、それぞれの離散的な電荷蓄積セグメント9に隣接するトンネル誘電体層11のそれぞれの部分と、チャネル層1のそれぞれの部分とを含む。NANDストリングの各ブロッキング誘電体セグメント7の少なくとも一部分はハマグリ形状を有し、NANDの複数のコントロールゲート電極3の各々は、それぞれのブロッキング誘電体セグメント7のハマグリ形状部分の開口部の中に少なくとも部分的に位置する。或る実施形態では、電荷蓄積セグメント9は逆ハマグリ形状のブロッキング誘電体7と同じ高さを有し、コントロールゲート電極3は逆ハマグリ形状のブロッキング誘電体7の内側に位置するので、各々のデバイスレベルにおいて離散的な電荷蓄積セグメント9はコントロールゲート電極3の高さより大きい高さを有する。モノリシックな3次元NANDストリングは、上から半導体チャネル1に連絡するソースまたはドレイン電極のうちの一方202と、下から半導体チャネルに連絡するソースまたはドレイン電極のうちの他方102とをさらに含み得る。あるいは、図29Aおよび図35Aに示されている開口部81ではなくて中空U形状のパイプスペース図示せずが形成され得る。これらの代替の実施形態では、半導体チャネル1は、柱形状図28Aおよび図28Bに示すを有するのではなくて、実質的に中空U形状のパイプスペースの形状を取る。これらの代替の実施形態では、2つの上側電極が、上から半導体チャネルに連絡するNANDストリングのソース/ドレイン電極として使用され、半導体チャネルの底部に連絡するオプションの下側電極は、図3、図4および図22Bに示されているように、ボディ接点として使用され得る。実施形態V第5の実施形態では、少なくとも第1の導電性または半導体の例えば、高濃度にドープされた半導体シールドウィングが第1の離散的な電荷蓄積セグメントと第2の離散的な電荷蓄積セグメントとの間に位置する。シールドウィングは、各セルを上または下に位置する隣のセルから分離する絶縁材料を通しての各垂直NANDストリングにおける隣接セル間の寄生結合を減少させる。例えば、図43に示されているように、シールドウィング12aはデバイスレベルAに位置する電荷蓄積セグメント9aと、NANDストリング480のデバイスレベルBに位置する電荷蓄積セグメント9bとの間に位置する。デバイスレベルBは、基板の主面図43では明瞭性のために示されていないの上でデバイスレベルAより下に位置する。シールドウィング12aは、同じデバイスレベルすなわち、デバイスレベルAにあるコントロールゲート電極3aと電気的に接触して位置する。ウィング12aは、隣接する垂直に分離されているセル間に位置して電荷蓄積セグメント9間のスペース例えば、開口部81の中に突き出る導電性または半導体の層の部分を含み得る。ウィング12は、金属または金属合金、例えばタングステン、窒化チタン、チタンシリサイドなどの任意の導電性材料または高濃度にドープされたポリシリコンのような半導体材料を含み得る。これらの実施形態では、複数のブロッキング誘電体セグメント7の各々の少なくとも一部分はハマグリ形状を有し、複数の離散的な電荷蓄積セグメント9の各々はそれぞれのハマグリ形状のブロッキング誘電体セグメント7内の開口部の中に少なくとも部分的に位置する。図44~48は、本発明の第5の実施形態に従う、図43に示されているNANDストリング480を作る方法を示す。始めに、交互する第1の層151および第2の層152のスタック150が基板明瞭性のために図示せずの上に形成される。第1の層151例えば、デバイスレベルAにある151aおよびデバイスレベルBにある151bは、高濃度にドープされたポリシリコンのような導電性または半導体のコントロールゲート材料を含む。第2の層152例えば、デバイスレベルAにある152aおよびデバイスレベルBにある152bは、酸化ケイ素のような絶縁副層153例えば、デバイスレベルAにある153aおよびデバイスレベルBにある153bと、副層153とは窒化ケイ素のような異なる材料の第1の犠牲副層154例えば、デバイスレベルAにある154aおよびデバイスレベルBにある154bとを含む。その後、前の実施形態の場合と同じく、スタック150は、スタックに少なくとも1つの開口部81を形成するためにエッチングされ、図44に示されている構造が生じる。さらに、図45に示されているように、その後にブロッキング誘電体7が開口部81内および第1の凹所62内に形成され、互いから分離されている複数の離散的な電荷蓄積セグメント9が、前の実施形態において記述した方法を用いて凹所62内でブロッキング誘電体7の上に形成される。ブロッキング誘電体7を第1の凹所62内に形成することは複数のハマグリ形状のブロッキング誘電体セグメント7を第1の凹所62内に形成することを含み、複数の離散的な電荷蓄積セグメント9を形成することは複数の離散的な電荷蓄積セグメント9の各々を複数のハマグリ形状のブロッキング誘電体セグメント7のそれぞれの1つの開口部の内側に形成することを含む。次に、少なくとも1つの開口部81内に露出している離散的な電荷蓄積セグメント9の側壁の上にトンネル誘電体11がその後に形成され、次に、前に記述した方法を用いて、少なくとも1つの開口部81内に半導体チャネル1が形成される。或る実施形態では、少なくとも1つの開口部81内に半導体チャネル1を形成することは、半導体チャネル材料1が少なくとも1つの開口部81を完全には埋めないように、半導体チャネル材料1を少なくとも1つの開口部81の側壁上には形成するけれども少なくとも1つの開口部81の中心部には形成しない。少なくとも1つの開口部81を完全に埋めるための、少なくとも1つの開口部81の中心部の絶縁充填材料2が形成され、図46に示されている構造が生じる。あるいは、半導体チャネル材料1は、少なくとも1つの開口部81を半導体チャネル材料で完全に埋める図示せず。次に、前の実施形態例えば、図32Bに示すにおいて記述した方法を用いてスタック150の裏側を露出させるために、その後、スタック150のカット領域明瞭性のために図示せずがエッチングされる。その次に、カット領域を通してスタックの裏側から第2の凹所64例えば、デバイスレベルAにある凹所64aおよびデバイスレベルBにある凹所64bを形成するために第1の犠牲副層154が除去され、図47に示されている構造が生じる。例えば、犠牲副層154が窒化ケイ素を含むならば、これらの副層は、ポリシリコンおよび酸化ケイ素と比べて窒化ケイ素を選択的にエッチングする選択的ウェットエッチングによって除去され得る。その後、互いから分離されている複数の導電性または半導体のシールドウィング12が第2の凹所64内に形成され、図43に示されている構造が生じる。ウィング12は、カット領域を通して提供されるALDまたはCVD堆積させられたタングステン層を含み得る。ウィング12がカット領域を通して堆積させられた後、カット領域は徹底的にエッチングされ得る。前の非限定的な例では、各第1の犠牲副層154は、各第2の層152内で絶縁副層153より上に位置する。例えば、デバイスレベルAにある第1の犠牲副層154aはデバイスレベルAにある絶縁副層153aより上に位置し、デバイスレベルBにある第1の犠牲副層154bはデバイスレベルBにある絶縁副層153bより上に位置する。従って、ウィング12は、各メモリセルにおいて各それぞれの副層153より上にかつ各それぞれのコントロールゲート3より下に位置する。あるいは、各第2の層152において第1の犠牲副層154は絶縁副層153より上にではなくて下に位置し得る。この構成では、図48に示されているように、各メモリセルにおいてウィング12はそれぞれの副層153より下にかつそれぞれのコントロールゲート3より下に位置する。この構成では、ウィング12aは次のセルのゲート3bと電気的に接触している。あるいは、ウィング12aは、レベルBにあるコントロールゲートに結合されているので、このウィング12aはレベルBにあるセルの一部であると見なされてもよい。図43および図48において、複数のシールドウィング12の各々は、複数の離散的な電荷蓄積セグメント9のうちの隣接する2つの間に位置する。例えば、シールドウィング12aは離散的な電荷蓄積セグメント9aおよび9bの間に位置する。他の1つの構成では、NANDストリングは、図49に示されているようにセル当たりに2つのシールドウィングを包含する。例えば、レベルBにあるセルでは、コントロールゲート3bと接触している第1のシールドウィング12bの他に、各セルはコントロールゲート電極3bと電気的に接触して位置する第2の導電性または半導体のシールドウィング13bをさらに含むすなわち、各ゲートはゲートより上にあるウィングおよびゲートより下にあるウィングと連絡する。図49に示されているように、ウィング13bは、基板100の主面に対して実質的に平行にかつ少なくとも部分的に第1の離散的な電荷蓄積セグメント9aと第2の離散的な電荷蓄積セグメント9bとの間で延びている。換言すれば、図49に示されているように、図43および図48の1つのウィングの代わりに、2つのシールドウィング、例えばシールドウィング12aおよびシールドウィング13bが離散的な電荷蓄積セグメント9aおよび9bの間に位置する。同じデバイスレベルに位置するシールドウィング同士は第1の層151すなわち、これらの実施形態ではコントロールゲート3により互いから分離され、隣接するデバイスレベルに位置するシールドウィング同士はレベル間絶縁層例えば、絶縁副層153によって互いから電気的に絶縁させられる。例えば、デバイスレベルAに位置するシールドウィング12aおよび13aは第1の層151aすなわち、コントロールゲート3aにより互いに結合され、デバイスレベルAに位置するシールドウィング12aとデバイスレベルBに位置する13bとは絶縁副層153aによって互いから分離されている。図50~51は、本発明の一実施形態に従って、図49に示されているNANDストリングを作る方法を示す。図50を参照すると、スタック150の第2の犠牲層152は第2の犠牲副層155をさらに含み、絶縁副層153は第1の犠牲層154より下にかつ第2の犠牲層155より上に位置する。さらに、デバイスレベルAに第2の凹所64aを形成するために第1の犠牲副層154aを除去することは、デバイスレベルAの直ぐ下に位置するデバイスレベルBに第3の凹所66bを形成するために第2の犠牲副層155aも除去し、図51に示されている構造が生じる。その後、シールドウィング12および13が第2の凹所64および第3の凹所66に形成され、図49に示されている構造が生じる。同様に、上側電極図示せずが半導体チャネル1の上に形成され、下側電極図示せずは基板100の上にスタック150を形成する前に半導体チャネル1より下に設けられ得る。下側電極および上側電極はNANDストリングのソース/ドレイン電極として使用され得る。任意的に、トンネル誘電体11を形成する前に、少なくとも1つの犠牲フィーチャ図示せずが、中空のU形状パイプスペースを形成するためにスタックの少なくとも1つの開口部と他の1つの開口部とを結合させる基板の主面に対して実質的に平行に延びる中空領域を形成するために少なくとも1つの犠牲フィーチャが後に除去され得るように、基板の上でスタック150より下に設けられ得る。この実施形態では、前の実施形態において記述したように、半導体チャネル1を形成するステップは、半導体チャネルを中空U形状パイプスペース内に形成して中空U形状パイプスペースの形状を取る。あるいは、図52に示されているように、NANDストリング580では、各第1のシールドウィング12がそれぞれのコントロールゲート電極3の下側部分を含み、各第2のシールドウィング13がそれぞれのコントロールゲート電極3の上側部分を含むように、第1のシールドウィング12、第2のシールドウィング13およびコントロールゲート電極3は同じステップで形成され得る。好ましくは、各デバイスレベルにおいて第1のシールドウィング12、第2のシールドウィング13およびコントロールゲート電極3の間には観察可能な境界面は存在しない。換言すれば、コントロールゲート3の各々はハマグリ形状を有する。例えば、図52に示されているように、第1のシールドウィング12a、第2のシールドウィング13aおよびコントロールゲート電極3aは、第1のシールドウィング12aがコントロールゲート電極3aの下側部分を含み、第2のシールドウィング13aがコントロールゲート電極3aの上側部分を含むように、同じステップで形成され得る。第1のシールドウィング12b、第2のシールドウィング13bおよびコントロールゲート電極3bは、第1のシールドウィング12bがコントロールゲート電極3bの下側部分を含み、第2のシールドウィング13bがコントロールゲート電極3bの上側部分を含むように、同じステップ好ましくはレベルAにおけるゲートおよびウィングと同じステップで形成される。各第1のシールドウィング12は少なくとも部分的に複数の離散的な電荷蓄積セグメント9のうちの第1の電荷蓄積セグメントおよび隣接する第2の電荷蓄積セグメントの間で延び、第2のシールドウィング13は少なくとも部分的に複数の離散的な電荷蓄積セグメント9のうちの第1の電荷蓄積セグメントおよび隣接する第3の電荷蓄積セグメントの間で延びる。例えば、第1のシールドウィング12aは少なくとも部分的に離散的な電荷蓄積セグメント9aおよび9bの間で延び、第2のシールドウィング13aは少なくとも部分的に離散的な電荷蓄積セグメント9aおよび上側のデバイスレベルの離散的な電荷蓄積セグメント図示せずの間で延びる。レベルBの第2のシールドウィング13bおよびレベルAの第1のシールドウィング12aは、両方とも離散的な電荷蓄積セグメント9aおよび9bの間に位置する。さらに図52を参照すると、複数のブロッキング誘電体セグメント7の各々の少なくとも一部分は少なくとも部分的にそれぞれのハマグリ形状のコントロールゲート電極3の開口部内に位置し、各デバイスレベルにおいて第1の離散的な電荷蓄積セグメント9は少なくとも部分的にシールドウィング12および13の間に配置されている。例えば、セグメントまたはフローティングゲート9aは、ウィング12aおよび12bの間でコントロールゲート3aの側に隣接して位置する。ウィング12、13およびコントロールゲート3は、タングステンまたは高濃度にドープされたポリシリコンのような、任意の適切な導電性または高濃度にドープされた半導体の材料から作られ得る。図53~57は、本発明の第5の実施形態に従う、図52に示されているNANDストリング580を作る方法を示す。図53を参照すると、第1の層161および第2の層162の交互の層のスタック160が基板図示せずの上に形成される。第1の層161は、第1の犠牲副層164と、第2の犠牲副層165と、第1の犠牲副層164および第2の犠牲副層165の間に位置する第3の犠牲副層163とを含む。スタック160は、その後、少なくとも1つの開口部81を形成するためにエッチングされ、図53に示されている構造が生じる。次に、第3の犠牲副層163が、図54に示されているように第1の凹所61を形成するために選択的にエッチングされる。その後、前に記述した方法を用いて第1の凹所61内に互いから分離された複数の離散的な電荷蓄積セグメント9が形成され、図55に示されている構造が生じる。ある実施形態では、第2の層162は、酸化ケイ素のような絶縁層を含む。第3の犠牲副層163は、第1の犠牲副層164、第2の犠牲副層165、および第2の層162と異なる犠牲材料を含む。1つの非限定的な例では、第1の犠牲副層164および第2の犠牲副層165は窒化ケイ素を含み、第3の犠牲副層163はドープされていないポリシリコンを含み、複数の離散的な電荷蓄積セグメント9はドープされたポリシリコンを含む。その後、少なくとも1つの開口部81内に露出している離散的な電荷蓄積セグメント9の側壁の上にトンネル誘電体11を形成し、少なくとも1つの開口部81内でトンネル誘電体11の上に半導体チャネル1を形成するために、前の実施形態において記述したのと同様の方法が使用され得る。或る実施形態では、少なくとも1つの開口部内に半導体チャネル1を形成することは、半導体チャネル材料1が少なくとも1つの開口部81を完全には埋めないように、少なくとも1つの開口部81の側壁上に半導体チャネル材料を形成するけれども少なくとも1つの開口部81の中心部には形成せず、その後に少なくとも1つの開口部81を完全に埋めるために少なくとも1つの開口部81の中心部に絶縁充填材料2が形成され、図56に示されている構造を生じさせる。あるいは、少なくとも1つの開口部内に半導体チャネル1を形成することは、少なくとも1つの開口部81を半導体チャネル材料で完全に埋める。この代替の実施形態では、絶縁充填材料2は省略され得る。その後、スタック160は、図32Bに示されているのと同様のカット領域を通すなどして、スタック160の裏側を露出させるためにエッチングされ得る。その次に、複数の離散的な電荷蓄積セグメント9とトンネリング誘電体11の部分とが図57に示されているように層162間でハマグリ形状の開口部86内に露出させられることとなるようにハマグリ形状の開口部86を形成するために第1の犠牲副層164、第2の犠牲副層165および第3の犠牲副層163がカット領域を通してスタックの裏側から除去される。その後、ハマグリ形状の開口部86の中で複数の離散的な電荷蓄積セグメント9の周りに電荷蓄積セグメントを覆って複数のハマグリ形状のブロッキング誘電体セグメント7が形成されるように、ブロッキング誘電体層がスタック上に裏側から形成される。各セグメント7はそれぞれの開口部86を部分的に埋める。その後、部分的に埋められた開口部は、ハマグリ形状のブロッキング誘電体セグメント7により部分的に埋められているハマグリ形状の開口部86内に複数のハマグリ形状のコントロールゲート電極3を形成することによって埋められ、図52に示されている構造が生じる。第5の実施形態の他の1つの態様において、導電性または半導体のライナ例えば、15aが、図58に示されているNANDストリング680のコントロールゲート電極例えば、3aおよびブロッキング誘電体セグメント例えば、7aの間に位置する。導電性または半導体のライナ15は、ハマグリ形状を有し、第1のシールドウィング12および第2のシールドウィング13を含み、第1のシールドウィング12および第2のシールドウィング13は、結合部によって、第1の離散的な電荷蓄積セグメント9が少なくとも部分的にシールドウィング12および13の間で結合部に隣接して配置されるように、結合されている。例えば、図58に示されているように、第1のシールドウィング12aは、少なくとも部分的に、複数の離散的な電荷蓄積セグメント9のうちの第1のセグメント9aおよび隣接する第2のセグメント9bの間に延びる。第2のシールドウィング13aは、少なくとも部分的に、複数の離散的な電荷蓄積セグメント9のうちの第1のセグメント9aおよび隣接する第3のセグメント9cの間に延びる。隣接するメモリセル/デバイスレベルからの2つのシールドウィング例えば、12aおよび13bが、隣接するメモリセルの離散的な電荷蓄積セグメント9aおよび9bの間に位置する。同じ構造が複数のデバイスレベルにおいて反復され得る。ライナ15と同様に、複数のブロッキング誘電体セグメントの各々、例えば7aおよび7b、は基板図示されていないの主面に対して実質的に垂直に延びるブロッキング誘電体層7のハマグリ形状部分を含み得る。これらの実施形態では、トンネル誘電体11は実質的に真っ直ぐな側壁および一様な厚さを有する。図59~63は、本発明の一実施形態に従う、図58に示されているNANDストリング680を作る方法を示す。図59を参照すると、第1の層171および第2の層172の交互の層のスタック170が基板図示せずの上に形成される。第1の層171は導電性または半導体のコントロールゲート材料を含み、第2の層172は絶縁材料を含む。スタック170は、その後、少なくとも1つの開口部81を形成するためにエッチングされ、図59に示されている構造が生じる。その後、第1の層171は第1の凹所67を形成するために選択的にエッチングされ、図60に示されている構造が生じる。その後、ALDまたはCVDおよび爾後の異方性エッチングのステップによって開口部81を通して第1の凹所67内に導電性または半導体のライナ15例えば、高濃度にドープされたポリシリコンが形成される。導電性または半導体のライナ15は、図61に示されているように、ハマグリ形状を有する。導電性または半導体のライナ15は、第1の層171の材料すなわち、図58に示されているコントロールゲート3の材料と同じかまたは異なる材料を含み得る。次に、第1の凹所67を部分的に埋めるためにブロッキング誘電体層7が開口部81内に形成される。ブロッキング誘電体層7は、開口部内で第2の材料172の張り出し部の間でハマグリ形状のライナ15内に形成される。或る実施形態では、ブロッキング誘電体7は、ライナ15の内側でかつ開口部81内の第2の材料172の部分の外側へ延びる酸化ケイ素層であり得る。層7は、ライナ15の形状を取り、従って各デバイスレベルにおいてハマグリ形状のセグメントを有する。例えば、図62に示されているように、ハマグリ形状の誘電体セグメント7aはデバイスレベルAに位置し、ハマグリ形状の誘電体セグメント7bはデバイスレベルBに位置する。その後、互いから分離された離散的な電荷蓄積セグメント9が、前の実施形態において記述したようにハマグリ形状のブロッキング誘電体7の開口部内の第1の凹所67に形成され、図63に示されている構造が生じる。その後、少なくとも1つの開口部81内に露出している離散的な電荷蓄積セグメント9の側壁の上にトンネル誘電体11を形成するために、前に記述したのと同様な方法が使用され、半導体チャネル1が少なくとも1つの開口部81内でトンネル誘電体11の上に形成される。或る実施形態では、少なくとも1つの開口部内に半導体チャネル1を形成することは、半導体チャネル材料1が少なくとも1つの開口部81を完全には埋めないように少なくとも1つの開口部81の側壁上には半導体チャネル材料を形成するけれども少なくとも1つの開口部81の中心部には形成せず、その後、少なくとも1つの開口部81を完全に埋めるために絶縁充填材料2が少なくとも1つの開口部81の中心部に形成され、図58に示されている構造が生じる。あるいは、少なくとも1つの開口部内に半導体チャネル1を形成することは、少なくとも1つの開口部81を半導体チャネル材料で完全に埋める。この代替の実施形態では、絶縁充填材料2は省略され得る。あるいは、図44、図50、図53および図59に示されているシリンダ状、正方形あるいは長方形を有する別々の柱形状の開口部81を形成するのではなくて、第2の実施形態の中空U形状のパイプ形状を有する中空結合領域により結合された2つの開口部が形成され得る。これらの代替の実施形態では、半導体チャネル1は、柱形状図43、図49、図52および図58に示すを有するのではなくて、実質的に中空U形状のパイプスペースの形状を取る。これらの代替の実施形態では、2つの上側電極は、図3および図4に示されているように、上から半導体チャネルに連絡するNANDストリングのソース/ドレイン電極として使用され、半導体チャネルの底部に連絡するオプションの下側電極はボディ接点として使用され得る。前述した例では、半導体チャネル1および開口部81は、上から見たときに円形または正方形である平面断面を有する。しかし、任意の他の平面断面形状、例えば、それらに限定はされないが、楕円形、三角形、あるいは正方形、長方形、五角形、六角形などの多角形も使用され得る。本発明の実施形態についての前の記述は、例証および記述を目的として提示された。網羅的であることや、本発明を開示された形そのものに限定することは意図されておらず、改変および変形は前の教示を考慮すれば可能であるし、あるいは本発明の実施から習得され得る。実施形態は、本発明の原理を説明するために、さらに実用的応用として当業者が本発明を種々の実施形態で、意図されている特定の用途に適する種々の改変を伴って、利用し得るようにするために、選択され記述されている。本発明の範囲を添付されている特許請求の範囲およびその同等物により定義することが意図されている。"