ソースがグラウンドに接続され、クロックがゲートに入力される第1のMOSトランジスタと、ソースが前記第1のMOSトランジスタのドレインに接続されている第2のMOSトランジスタと、ソースが前記第1のMOSトランジスタのドレインに接続されている第3のMOSトランジスタと、ソースが前記第2のMOSトランジスタのドレインに接続され、ドレインが第1の抵抗を介して電源に接続されている第4のMOSトランジスタと、ソースが前記第3のMOSトランジスタのドレインに接続され、ドレインが第2の抵抗を介して前記電源に接続されている第5のMOSトランジスタとを備え、前記第4のMOSトランジスタのドレインが前記第3のMOSトランジスタのゲートに接続され、前記第5のMOSトランジスタのドレインが前記第2のMOSトランジスタのゲートに接続され、前記第4のMOSトランジスタのゲートを第1の入力とし、前記第5のMOSトランジスタのゲートを第2の入力とし、前記第4のMOSトランジスタのドレインを第1の出力とし、前記第5のMOSトランジスタのドレインを第2の出力とすることを特徴とするラッチ回路。請求項1に記載のラッチ回路において、ドレインが前記第4のMOSトランジスタのドレインに接続され、ソースが前記電源に接続されている第6のMOSトランジスタと、ドレインが前記第5のMOSトランジスタのドレインに接続され、ソースが前記電源に接続されている第7のMOSトランジスタとを備えることを特徴とするラッチ回路。請求項1に記載のラッチ回路において、前記第1の入力と前記第2の入力とに差動信号が入力されることを特徴とするラッチ回路。請求項1に記載のラッチ回路において、前記第1の出力からの出力信号が第1のインバータ回路に入力され、前記第2の出力からの出力信号が第2のインバータ回路に入力されていることを特徴とするラッチ回路。請求項1に記載のラッチ回路を備え、前記第1および第2の入力に受信データが入力され、前記第1および第2の出力からの出力信号に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするCDR回路。請求項5に記載のCDR回路を備えていることを特徴とする受信回路。請求項1に記載のラッチ回路を備え、前記第1および第2の入力に受信データが入力され、前記第1および第2の出力からの出力信号に基づいて、前記受信データの波形状態の計測を行うことを特徴とする受信装置。差動増幅回路を備え、前記差動増幅回路への差動入力によって前記差動増幅回路に発生する電流を、前記差動増幅回路からの対となる差動出力によって遮断することを特徴とするラッチ回路。請求項8に記載のラッチ回路を備え、前記差動増幅回路に受信データが入力され、前記差動増幅回路の出力に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするCDR回路。請求項9に記載のCDR回路を備えていることを特徴とする受信回路。伝送路を通る伝送レートの高いデータは、伝送路が持つ周波数特性により減衰及び位相シフトする為、受信装置のレシーバ回路ではこの減衰及び位相シフトが補正される。レシーバ回路では、主に増幅用アンプの多段接続による波形等価処理により減衰及び位相シフトに対する補正が行われるが、増幅用アンプの多段接続は受信装置の消費電力の増大を招く。本願発明は、消費電力を抑えた受信装置を提供することを目的とする。本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。上述のラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送されたデータを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。以下、本発明を実施例に基づいて詳細に説明する。本実施例では、受信装置のCDR回路における受信データと受信データから抽出したクロック再生クロックとの位相比較に本発明を適用する例を示す。図1に本実施例の送受信システム100および受信回路101を示す。受信回路101は、送信回路102のドライバ回路103から出力され、伝送路104を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路105と、レシーバ回路105の出力が入力されるCDR回路106とを備える。CDR回路106は、レシーバ回路105の出力が入力される位相比較器107と、位相比較器107からのアップ信号およびダウン信号が入力される平均化回路108と、平均化回路108の出力が入力されるポインタ回路109と、ポインタ回路109の出力が入力されるインタポレータ110とを備える。インタポレータ110の出力は位相比較器107に入力される。CDR回路106は、後述するフィードバック入力を有するクロスカップルドラッチCCL回路111~114と、フリップフロップやバッファ等の遅延素子115~118と、位相判定論理部119とを備える。CCL回路111~114にはレシーバ回路105の出力差動信号が入力される。CCL回路111および112の出力は位相判定論理部119に入力される。CCL回路113の差動出力は、それぞれ遅延素子115と116に入力される。CCL回路114の差動出力は、それぞれ遅延素子117と118に入力される。遅延素子115および116の出力は、CCL回路114のフィードバック入力と位相判定論理部119とに入力される。遅延素子117および118の出力は、CCL回路113のフィードバック入力と位相判定論理部119とに入力される。本実施例のCDR回路106は、受信データのエッジ付近をラッチするためにCCL回路111と112とを有し、受信データの中央付近をラッチするためにCCL回路113と114とを有する。エッジ付近用と中央付近用でそれぞれ2つずつのCCL回路を有するのは、本実施例のCDR回路106がハーフレートにて動作するCDR回路であり、表データをCCL回路111および113で、裏データをCCL回路112および114でラッチするためである。また、本実施例のCDR回路106は、ハーフレートにて動作するCDR回路であり、かつ、表データと裏データを受信するCCL回路113および114の出力を、遅延素子115~118を介して相互にフィードバック入力へ接続しているので、1シンボル前のデータを現時刻へ反映させる1タップのディシジョンフィードバックイコライザDFE処理を行う。このDFE処理により、後述のように特定のデータパターンに対する最小入力振幅を調整し、CDR回路の受信性能を向上させている。具体的には、受信データが高電位ハイまたは低電位ローで連続した後にハイからローまたはローからハイに切り替わったときには受信できる振幅が小さくなってしまうので、最小入力振幅を小さくする調整を行う。なお、CCL回路111および112は、後述するCCL回路111および112のフィードバック機能をオフの状態にしている。位相判定論理部119は、CCL回路111、112、遅延素子115~118の出力信号間で排他的論理和を算出することで、受信データと再生クロック120および121との位相差を検出し、位相制御信号、すなわち位相進みダウン信号位相遅れアップ信号を出力する。ダウン信号は、CCL回路111の出力とCCL回路113の出力の排他的論理和、及びCCL回路112の出力とCCL回路114の出力の排他的論理和で生成される。アップ信号は、CCL回路112の出力とCCL回路113の出力の排他的論理和、およびCCL回路111の出力と114の出力の排他的論理和で生成される。各排他的論理和を生成する際に適切な論理算出タイミングとなるようフリップフロップ回路等でタイミング調整を行う。以上のようにして、受信データの表と裏のエッジ付近、表と裏の中央付近の4点での検出により、位相進みダウン信号位相遅れアップ信号を出力する。平均化回路108は、位相比較器107の出力信号を平均化する。ポインタ回路109は、平均化回路108の出力信号に基づいて再生クロック120および121の位相を制御する。インタポレータ回路110は、ポインタ回路109からの出力信号により指定された位相の再生クロック120および121を生成する機能を有する。なお、再生クロック120と121とは互いに位相が90度ずれたクロックである。すなわち、再生クロック121は再生クロック120に対して90度位相が遅れている。図2にCCL回路111~114に用いられる回路の例として、CCL回路200を示す。CCL回路200は、ソースがグラウンドに接続され、クロックがゲートに入力される第1のMOSトランジスタ201と、ソースが第1のMOSトランジスタ201のドレインに接続されている第2のMOSトランジスタ202と、ソースが第1のMOSトランジスタ201のドレインに接続されている第3のMOSトランジスタ203と、ソースが第2のMOSトランジスタ202のドレインに接続され、ドレインが第1の抵抗206を介して電源208に接続されている第4のMOSトランジスタ204と、ソースが第3のMOSトランジスタ203のドレインに接続され、ドレインが第2の抵抗207を介して電源208に接続されている第5のMOSトランジスタ205とを備える。第4のMOSトランジスタ204のドレインが第3のMOSトランジスタ203のゲートに接続され、第5のMOSトランジスタ205のドレインが前記第2のMOSトランジスタ202のゲートに接続されている。本実施例においては、第1のMOSトランジスタ201のゲートに入力されるクロックは、再生クロック120または121である。なお、MOSトランジスタ201~205はN型MOSトランジスタである。CCL回路200は、第4のMOSトランジスタ204のゲートを第1の入力DIN_Pとし、第5のMOSトランジスタ205のゲートを第2の入力としDIN_N、第4のMOSトランジスタ204のドレインを第1の出力FB_Pとし、第5のMOSトランジスタ205のドレインを第2の出力FB_Nとするラッチ回路を一部に構成している。さらにCCL回路200は第1の出力FB_Pが入力される第1のインバータ回路209と、第2の出力FB_Nが入力される第2のインバータ回路210とを備えており、第1のインバータ回路209の出力OUT_Pと第2のインバータ回路210の出力OUT_NとがCCL回路200の出力となっている。第1の入力DIN_Pと第2の入力DIN_NとはCCL回路200の入力でもあり、レシーバ回路105の出力である伝送データの差動信号が入力される。CCL回路200のラッチ回路を構成する部分は、第1のMOSトランジスタ201を有しクロックに応じて回路の電流のオンオフを制御するクロック入力部211と、第2のMOSトランジスタ202および第3のMOSトランジスタ203を有し出力に応じて回路の電流を制限する電流制御部212と、第4のMOSトランジスタ204および第5のMOSトランジスタ205を有する伝送データ入力部213と、第1の抵抗206および第2の抵抗207を有する抵抗部214とを含む。以下に、CCL回路200のラッチ回路としての動作を説明する。CCL回路200の動作波形300を図3に示す。動作波形300には、クロックの波形301と、第1の入力DIN_Pへの入力波形303と、第2の入力DIN_Nへの入力波形302と、第1の出力FB_Pからの出力波形304と、第2の出力FB_Nからの出力波形305と、第1のインバータ回路209の出力OUT_Pからの出力波形306と、第2のインバータ回路210の出力OUT_Nからの出力波形を模式的に示した。クロックが立ち上がった際には、クロック入力部211の第1のMOSトランジスタ201がオン状態となる。すると、カスコード接続されている各MOSトランジスタのドレイン/ソース端の電位が下がり始め、第1の入力DIN_Pおよび第2の入力DIN_Nへ入力される伝送データの差動電圧差に依存して、第1および第2の入力を構成している伝送データ入力部213の第4のMOSトランジスタ204と第5のMOSトランジスタ205のどちらかが先にスイッチしオン状態となる。オン状態となった方の伝送データ入力部213のMOSトランジスタのドレイン電圧、すなわち第1の出力FB_Pまたは第2の出力FB_Nの内オン状態となった方の出力は急速にグラウンド方向へ引っ張られると同時に、電流制御部212の第2のMOSトランジスタ202または第3のMOSトランジスタ203の内、オン状態となった方のMOSトランジスタのドレインにゲートが接続されている方のMOSトランジスタがオフ状態となる。電流制御部212の第2のMOSトランジスタ202または第3のMOSトランジスタ203の内、オフ状態となったMOSトランジスタのドレインと接続されている伝送データ入力部213のMOSトランジスタのドレインの電圧は、電源208の電源電圧VDD方向に引っ張られる。したがって、第1の入力DIN_Pのほうが第2の入力DIN_Nよりも入力の電位が高い場合には第2の出力FB_Nが高電位で第1の出力FB_Pが低電位に、第2の入力DIN_Nのほうが第1の入力DIN_Pよりも入力の電位が高い場合には第1の出力FB_Pが高電位で第2の出力FB_Nが低電位に、それぞれラッチされる。したがって、第1の入力DIN_Pと第2の入力DIN_Nから微小な電圧差の差動信号が入力される場合であってもラッチすることができ、第1の出力FB_Pと第2の出力FB_Nから信号が取り出される。すなわち、CCL回路200はセンスアンプ型のラッチ回路を構成している。このように、差動信号を差動増幅させる際に、差動入力によって回路に発生する電流を対となる差動出力により遮断することで差動信号をラッチすることにより、シンプルな構成で、微小な電圧差の差動信号であっても感度良く検出することが可能となる。したがって、CDR回路106のCCL回路111~114にCCL回路200を適用することで、CDR回路106が感度良く伝送データを検出することができる。具体的には、伝送データすなわち受信データと再生クロックの位相調整のための位相比較がCCL回路111~114により感度良く行えるので、伝送路により減衰及び位相シフトした信号からでもCDR回路106は感度良く伝送データを検出することができる。さらには、CDR回路106が感度良く伝送データを検出できるので、CDR回路106の前段のレシーバ回路105の増幅アンプを削減することが可能となり、受信回路101の消費電力を削減することが可能となる。以下、CCL回路200のフィードバック入力について説明する。CCL回路200は、フィードバック入力部215および216を備える。フィードバック入力部215は第1の抵抗206に、フィードバック入力部216は第2の抵抗207にそれぞれ並列に接続されている。フィードバック入力部215には、ドレインが伝送データ入力部213の第4のMOSトランジスタ204のドレインに接続されソースが電源208に接続されている第6のMOSトランジスタ217を備えている。第6のMOSトランジスタ217のゲートに図1に示したフィードバック信号C_Pが入力される。フィードバック入力部216には、ドレインが伝送データ入力部213の第5のMOSトランジスタ205のドレインに接続されソースが電源208に接続されている第7のMOSトランジスタ218を備えている。第7のMOSトランジスタ218のゲートに図1のフィードバック信号C_Nが入力される。図2では、第6のMOSトランジスタ217に並列にさらにMOSトランジスタ219他を、第7のMOSトランジスタ218に並列にさらにMOSトランジスタ220他を接続した例を示したが、CCL回路200は少なくとも第6のMOSトランジスタ217と、第7のMOSトランジスタ218を備えればよい。並列接続の数によって、CCL回路200のフィードバック入力に対する応答性能の調節を行うことができる。なお、MOSトランジスタ217~220はP型MOSトランジスタである。フィードバック入力部215および216は、その動作により伝送データ入力部213に接続された抵抗部214の抵抗値を下げたのと同じ状態を作る機能を実現する。例えば、1タップDFEシステムでCCL回路200を使用する場合、具体的には図1のCCL回路113および114の場合、1シンボル前の伝送信号に依存してフィードバック入力部215および216を構成しているMOSトランジスタをオンまたはオフすることで抵抗部214の抵抗値を変化させる。フィードバック入力C_PおよびC_Nにより、フィードバック入力部215および216のMOSトランジスタをオンまたはオフすることで、伝送データ入力部213の第4のMOSトランジスタ204と第5のMOSトランジスタ205を流れる電流値に差分を発生させることで、伝送データ入力部213の第4のMOSトランジスタ204と第5のMOSトランジスタ205のスイッチするタイミングを変更することが可能となる。例えば、1シンボル前の第1の入力DIN_Pへの伝送信号が低電位ローの場合、現時刻の高電位ハイを受信しやすくする為に第5のMOSトランジスタ205に接続されているドレイン側抵抗値を小さくする。そうすることでハイ信号が第1の入力DIN_Pすなわち第4のMOSトランジスタ204のゲートに入力され、かつ、ロー信号が第2の入力DIN_Nすなわち第5のMOSトランジスタ205に入力された際に、第4のMOSトランジスタ204がオン状態にスイッチし易くなる。一方、1シンボル前の第1の入力DIN_Pへの伝送信号がハイの場合、現時刻のローを受信しやすくする為に第4のMOSトランジスタ204に接続されているドレイン側抵抗値を小さくする。そうすることでロー信号が第1の入力DIN_Pすなわち第4のMOSトランジスタ204のゲートに入力され、かつ、ハイ信号が第2の入力DIN_Nすなわち第5のMOSトランジスタ205のゲートに入力された際に、第5のMOSトランジスタ205がオン状態にスイッチし易くなる。つまり、CCL回路200は、伝送データパターンに依存して抵抗部214とフィードバック入力部215および216との合成抵抗の抵抗値を変化させ、特定のデータパターンに対する最小入力振幅を調整することができる。抵抗部214とフィードバック入力部215および216との合成抵抗の抵抗値を伝送データに依存して切り替えることで、伝送路104にて減衰及び位相シフトした伝送データであっても受信装置101が安定して伝送データを受信することができる。また、DFEシステム用のフィードバックパスは位相比較器107内、特にCCL回路113および114近くで構成される為、他の部分、例えば前段のレシーバ回路105へのフィードバックパスを設ける場合に比べて、ループの長さが極めて短くなり、CDR回路106および受信回路101では高速な処理が可能となる。本実施例では、図2に示したCCL回路200を伝送データの状態を観測するアイモニタ回路に使用した例を示す。本アイモニタ回路は、位相方向および電圧方向にオフセットをかけて伝送データを調べることで、伝送データのアイ開口状態を計測する。図4に、図2に示したCCL回路200をアイモニタに用いた伝送システム400および受信装置401の実施例を示す。図4の受信装置401は、送信回路402のドライバ回路403から出力され、伝送路404を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路405と、レシーバ回路405の出力が入力されるCDR回路406と、レシーバ回路405の出力が入力されるアイモニタ回路407とを備える。CDR回路406は、位相比較器408と、平均化回路409と、ポインタ回路410と、インタポレータ回路411とを備える。位相比較器408と、平均化回路409と、ポインタ回路410と、インタポレータ回路411は、CDR回路406の受信データと再生クロックの位相調整回路の部分を構成している。アイモニタ回路407は、位相オフセット回路412と、インタポレータ回路413と、位相比較器414と、オフセットキャンセル回路415と、更新制御回路416と、フィードバック入力を有するクロスカップルドラッチCCL回路417と、アイモニタ用論理回路418と、電圧オフセット制御回路419とを備える。CCL回路417には、CCL回路200を適用する。アイモニタ回路407の電圧オフセットは、CCL回路417と、アイモニタ用論理回路418と、電圧オフセット制御回路419で実現される。CCL回路417は図2の構成と同じであり、フィードバック入力部215および216は電圧オフセット制御回路419にて制御される。外部から電圧オフセット制御回路419に電圧オフセット設定入力がなされ電圧オフセットが設定されると、電圧オフセット制御回路419にてCCL回路417のフィードバック入力部215および216のMOSトランジスタのオン/オフが決定される。CCL回路417は、レシーバ回路405からの伝送データとは無関係にフィードバック入力部215および216のMOSトランジスタのオン/オフが設定される為、伝送データのパターンによってはCCL回路417の最小入力振幅が大きくなる、すなわちラッチし難くなる。例えば、ローからハイへ遷移する伝送データを調べる場合、伝送データ入力部213の第4のMOSトランジスタ204上部の抵抗値を小さくする、すなわち第1の抵抗206とフィードバック入力部215の合成抵抗値を小さくする。第1の抵抗206とフィードバック入力部215の合成抵抗値を小さくすることで、ローからハイへ遷移するデータを受信し難くなる。つまり、ローからハイへ遷移する伝送データに対する最小入力振幅が大きくなる。一方、ハイからローへ遷移する伝送データを調べる場合、伝送データ入力部213の第5のMOSトランジスタ205上部の抵抗値を小さくする、すなわち第2の抵抗207とフィードバック入力部216の合成抵抗値を小さくする。第2の抵抗207とフィードバック入力部216の合成抵抗値を小さくすることで、ハイからローへ遷移するデータを受信し難くなる。つまり、ハイからローへ遷移する伝送データに対する最小入力振幅が大きくなる。アイモニタ回路407は、これらデータパターンに依存した最小入力振幅の変化を使い分けることで、電圧オフセット機能を実現している。アイモニタ回路407は、外部から電圧オフセット制御回路419経由で制御された電圧オフセットをかけて受信した伝送データと、位相比較器408にて受信した電圧オフセットがかけられていない受信データとを、アイモニタ用論理回路418にて処理することで、伝送データの波形状態を計測する。このアイモニタ用論理回路418の出力信号をソフトウェア等で処理することで、伝送データの波形状態を2次元平面等にプロットすることができる。アイモニタ回路407の位相オフセットは、CDR回路406の位相比較器408と、平均化回路409と、ポインタ回路410と、インタポレータ回路411と、位相オフセット回路412と、インタポレータ回路413とで実現される。CDR回路406の位相調整回路部分にて伝送データと再生クロックI_CLKとQ_CLKの位相を調整し、その再生クロックの位相に外部から位相オフセットを位相オフセット回路412にて加えることで、伝送データにロックした再生クロックに対して、任意の位相オフセットを持ったオフセットクロックを生成できる。本実施例はハーフレートにて動作するアイモニタ回路である為、再生クロックと外部から位相オフセットをかけていないオフセットクロック間に位相差があると正確なアイパターンの計測ができなくなる。CDR回路406にて生成される再生クロックと外部から位相オフセットをかけていない状態のオフセットクロック間の位相差をキャンセルする為に、位相比較器414と、オフセットキャンセル回路415と、更新制御回路416とを備える回路が使用される。位相比較器414は再生クロックとオフセットクロック間の位相差を検出する。この位相差情報をオフセットキャンセル回路415にて平均化及びオフセット量算出処理を行い、更新制御回路416にてオフセットクロックにオフセットキャンセル情報を更新するタイミングを制御する。再生クロックと位相オフセットをかけていないオフセットクロック間の位相差をキャンセルすることで、伝送データに追従している再生クロックに対して、正しいオフセット量が設定でき、正確な伝送データのアイパターンの計測が可能となる。本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。