データの透過が指示されてから第1の遅延時間が経過したタイミングを内部透過開始タイミングとし、データの保持が指示されてから前記第1の遅延時間が経過したタイミングを内部透過終了タイミングとして、前記内部透過開始タイミングから前記内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力し、前記内部透過終了タイミングから前記内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記内部信号として出力する内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを保持指示遅延タイミングとして、前記保持指示遅延タイミングからデータの透過が指示されるまでの間に前記内部透過終了タイミングが含まれるように前記出力された内部信号を遅延させるトランジスタと、データの透過が指示されてから前記第2の遅延時間を経過したタイミングを透過指示遅延タイミングとして、前記透過指示遅延タイミングから前記内部透過終了タイミングまでの間においては前記遅延された内部信号に基づいて生成した出力信号を出力し、前記内部透過終了タイミングから前記透過指示遅延タイミングまでの間においては前記内部透過終了タイミングに出力していた前記出力信号を保持するとともに出力するデータ保持部とを具備するディレイラッチ回路。前記内部信号出力回路は、データの透過または保持を指示するクロック信号と前記データ信号とに対して否定論理和演算を実行した結果を前記内部信号として出力する請求項1記載のディレイラッチ回路。前記データ保持部は、前記クロック信号を反転した信号と前記出力信号とに対して否定論理和演算を実行した結果を帰還信号として出力する帰還信号出力回路と、前記内部信号と前記帰還信号とに対して否定論理和演算を実行した結果を前記出力信号として出力する信号出力回路とを備える請求項2記載のディレイラッチ回路。前記データ保持部は、前記クロック信号および前記出力信号の論理和と前記内部信号とに対する論理積演算を実行した結果を前記出力信号として出力する請求項2記載のディレイラッチ回路。前記データ保持部は、前記クロック信号および反転した前記出力信号の論理和と前記内部信号とに対する否定論理積演算を実行した結果を前記出力信号として出力する請求項2記載のディレイラッチ回路。前記内部信号出力回路は、データの透過または保持を指示するクロック信号と前記データ信号とに対して否定論理積演算を実行することにより生成した信号を前記内部信号として出力する請求項1記載のディレイラッチ回路。前記データ保持部は、前記クロック信号を反転した信号と前記出力信号とに対して否定論理積演算を実行した結果を帰還信号として出力する帰還信号出力回路と、前記内部信号と前記帰還信号とに対して否定論理積演算を実行した結果を前記出力信号として出力する信号出力回路とを備える請求項6記載のディレイラッチ回路。前記データ保持部は、前記クロック信号および反転した前記出力信号の論理和と前記内部信号とに対する否定論理積演算を実行した結果を前記出力信号として出力する請求項6記載のディレイラッチ回路。前記データ保持部は、前記クロック信号および前記出力信号の論理和と前記内部信号とに対する否定論理積演算を実行した結果を前記出力信号として出力する請求項6記載のディレイラッチ回路。データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから前記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて前記第1の内部透過開始タイミングから前記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、前記第1の内部透過終了タイミングから前記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、反転した前記クロック信号に基づいて前記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第1の内部透過終了タイミングが含まれるように前記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから前記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、前記第1の透過指示遅延タイミングから前記第1の内部透過終了タイミングまでの間においては前記遅延された第1の内部信号を反転した信号を第1の出力信号として出力し、前記第1の内部透過終了タイミングから前記第1の透過指示遅延タイミングまでの間においては前記第1の内部透過終了タイミングに出力していた前記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、前記第1の出力信号を反転して反転出力信号として出力する第1の反転部と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから前記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、前記クロック信号に基づいて前記第2の内部透過開始タイミングから前記第2の内部透過終了タイミングまでの間においては前記反転出力信号を反転した信号を第2の内部信号として出力し、前記第2の内部透過終了タイミングから前記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、反転した前記クロック信号に基づいて前記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第2の内部透過終了タイミングが含まれるように前記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから前記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、前記第2の透過指示遅延タイミングから前記第2の内部透過終了タイミングまでの間においては前記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、前記第2の内部透過終了タイミングから前記第2の透過指示遅延タイミングまでの間においては前記第2の内部透過終了タイミングに出力していた前記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、前記第2の出力信号を反転する第2の反転部とを具備するディレイフリップフロップ。データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから前記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて前記第1の内部透過開始タイミングから前記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、前記第1の内部透過終了タイミングから前記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第1の内部透過終了タイミングが含まれるように前記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから前記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、前記第1の透過指示遅延タイミングから前記第1の内部透過終了タイミングまでの間においては前記遅延された第1の内部信号を第1の出力信号として出力し、前記第1の内部透過終了タイミングから前記第1の透過指示遅延タイミングまでの間においては前記第1の内部透過終了タイミングに出力していた前記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから前記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、反転した前記クロック信号に基づいて前記第2の内部透過開始タイミングから前記第2の内部透過終了タイミングまでの間においては前記反転出力信号を反転した信号を第2の内部信号として出力し、前記第2の内部透過終了タイミングから前記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、反転した前記クロック信号に基づいて前記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第2の内部透過終了タイミングが含まれるように前記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから前記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、前記第2の透過指示遅延タイミングから前記第2の内部透過終了タイミングまでの間においては前記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、前記第2の内部透過終了タイミングから前記第2の透過指示遅延タイミングまでの間においては前記第2の内部透過終了タイミングに出力していた前記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、前記第2の出力信号を反転する反転部とを具備するディレイフリップフロップ。データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから前記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて前記第1の内部透過開始タイミングから前記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、前記第1の内部透過終了タイミングから前記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第1の内部透過終了タイミングが含まれるように前記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから前記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、前記第1の透過指示遅延タイミングから前記第1の内部透過終了タイミングまでの間においては前記遅延された第1の内部信号を第1の出力信号として出力し、前記第1の内部透過終了タイミングから前記第1の透過指示遅延タイミングまでの間においては前記第1の内部透過終了タイミングに出力していた前記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから前記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、前記クロック信号に基づいて前記第2の内部透過開始タイミングから前記第2の内部透過終了タイミングまでの間においては前記反転出力信号を反転した信号を第2の内部信号として出力し、前記第2の内部透過終了タイミングから前記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第2の内部透過終了タイミングが含まれるように前記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから前記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、前記第2の透過指示遅延タイミングから前記第2の内部透過終了タイミングまでの間においては前記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、前記第2の内部透過終了タイミングから前記第2の透過指示遅延タイミングまでの間においては前記第2の内部透過終了タイミングに出力していた前記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、前記第2の出力信号を反転する反転部とを具備するディレイフリップフロップ。しかしながら、上述の従来技術では、Dラッチ回路およびDフリップフロップの消費電力の増大を抑制しつつ、低電圧における誤動作を防止することが困難であった。詳細には、4つのNANDゲートを備えるDラッチ回路の場合、低電圧において誤動作が防止されるが、NANDゲートの数が多いため、消費電力が大きくなってしまう。一方、インバータループを備えるDラッチ回路の場合、消費電力は少ないが、ワイヤードOR回路を備えるため、低電圧において誤動作が生じうる。このため、低電圧において消費電力の増大を抑制しつつ、誤動作を防止しうるDラッチ回路またはDフリップフロップを実現することが困難であるという問題があった。本発明はこのような状況に鑑みてなされたものであり、Dラッチ回路またはDフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるDラッチ回路またはDフリップフロップの誤動作を防止することを目的とする。本発明は、上記課題を解決するためになされたものであり、その第1の側面は、データの透過が指示されてから第1の遅延時間が経過したタイミングを内部透過開始タイミングとし、データの保持が指示されてから上記第1の遅延時間が経過したタイミングを内部透過終了タイミングとして、上記内部透過開始タイミングから上記内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力し、上記内部透過終了タイミングから上記内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記内部信号として出力する内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを保持指示遅延タイミングとして、上記保持指示遅延タイミングからデータの透過が指示されるまでの間に上記内部透過終了タイミングが含まれるように上記出力された内部信号を遅延させるトランジスタと、データの透過が指示されてから上記第2の遅延時間を経過したタイミングを透過指示遅延タイミングとして、上記透過指示遅延タイミングから上記内部透過終了タイミングまでの間においては上記遅延された内部信号に基づいて生成した出力信号を出力し、上記内部透過終了タイミングから上記透過指示遅延タイミングまでの間においては上記内部透過終了タイミングに出力していた上記出力信号を保持するとともに出力するデータ保持部とを具備するディレイラッチ回路である。これにより、保持指示遅延タイミングからデータの透過が指示されるまでの間に内部透過終了タイミングが含まれるように内部信号の出力が遅延するという作用をもたらす。また、この第1の側面において、上記内部信号出力回路は、データの透過または保持を指示するクロック信号と上記データ信号とに対して否定論理和演算を実行した結果を上記内部信号として出力することもできる。これにより、クロック信号およびデータ信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号を反転した信号と上記出力信号とに対して否定論理和演算を実行した結果を帰還信号として出力する帰還信号出力回路と、上記内部信号と上記帰還信号とに対して否定論理和演算を実行した結果を上記出力信号として出力する信号出力回路とを備えてもよい。これにより、クロック信号を反転した信号と出力信号とに対する否定論理和演算の結果が帰還信号として出力され、内部信号および帰還信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号および上記出力信号の論理和と上記内部信号とに対する論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および出力信号の論理和と内部信号とに対する論理積演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号および反転した上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および反転した出力信号の論理和と内部信号とに対する否定論理積演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記内部信号出力回路は、データの透過または保持を指示するクロック信号と上記データ信号とに対して否定論理積演算を実行することにより生成した信号を上記内部信号として出力することもできる。これにより、クロック信号およびデータ信号の否定論理積演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号を反転した信号と上記出力信号とに対して否定論理積演算を実行した結果を帰還信号として出力する帰還信号出力回路と、上記内部信号と上記帰還信号とに対して否定論理積演算を実行した結果を上記出力信号として出力する信号出力回路とを備えてもよい。これにより、クロック信号を反転した信号と出力信号とに対する否定論理和演算の結果が帰還信号として出力され、内部信号および帰還信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号および反転した上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および反転した出力信号の論理和と内部信号とに対する否定論理積演算の結果が出力信号として出力されるという作用をもたらす。また、この第1の側面において、上記データ保持部は、上記クロック信号および上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および出力信号の論理和と内部信号とに対する論理積演算の結果が出力信号として出力されるという作用をもたらす。また、本発明の第2の側面は、データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから上記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて上記第1の内部透過開始タイミングから上記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、上記第1の内部透過終了タイミングから上記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第1の内部透過終了タイミングが含まれるように上記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから上記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、上記第1の透過指示遅延タイミングから上記第1の内部透過終了タイミングまでの間においては上記遅延された第1の内部信号を反転した信号を第1の出力信号として出力し、上記第1の内部透過終了タイミングから上記第1の透過指示遅延タイミングまでの間においては上記第1の内部透過終了タイミングに出力していた上記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、上記第1の出力信号を反転して反転出力信号として出力する第1の反転部と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから上記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、上記クロック信号に基づいて上記第2の内部透過開始タイミングから上記第2の内部透過終了タイミングまでの間においては上記反転出力信号を反転した信号を第2の内部信号として出力し、上記第2の内部透過終了タイミングから上記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第2の内部透過終了タイミングが含まれるように上記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから上記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、上記第2の透過指示遅延タイミングから上記第2の内部透過終了タイミングまでの間においては上記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、上記第2の内部透過終了タイミングから上記第2の透過指示遅延タイミングまでの間においては上記第2の内部透過終了タイミングに出力していた上記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、上記第2の出力信号を反転する第2の反転部とを具備するディレイフリップフロップである。これにより、第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に第1の内部透過終了タイミングが含まれるように第1の内部信号の出力が遅延し、第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に第2の内部透過終了タイミングが含まれるように第2の内部信号の出力が遅延するという作用をもたらす。また、本発明の第2の側面は、データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから上記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて上記第1の内部透過開始タイミングから上記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、上記第1の内部透過終了タイミングから上記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、上記クロック信号に基づいて上記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第1の内部透過終了タイミングが含まれるように上記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから上記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、上記第1の透過指示遅延タイミングから上記第1の内部透過終了タイミングまでの間においては上記遅延された第1の内部信号を第1の出力信号として出力し、上記第1の内部透過終了タイミングから上記第1の透過指示遅延タイミングまでの間においては上記第1の内部透過終了タイミングに出力していた上記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから上記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、反転した上記クロック信号に基づいて上記第2の内部透過開始タイミングから上記第2の内部透過終了タイミングまでの間においては上記反転出力信号を反転した信号を第2の内部信号として出力し、上記第2の内部透過終了タイミングから上記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第2の内部透過終了タイミングが含まれるように上記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから上記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、上記第2の透過指示遅延タイミングから上記第2の内部透過終了タイミングまでの間においては上記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、上記第2の内部透過終了タイミングから上記第2の透過指示遅延タイミングまでの間においては上記第2の内部透過終了タイミングに出力していた上記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、上記第2の出力信号を反転する反転部とを具備するディレイフリップフロップである。これにより、第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に第1の内部透過終了タイミングが含まれるように第1の内部信号の出力が遅延し、第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に第2の内部透過終了タイミングが含まれるように第2の内部信号の出力が遅延するという作用をもたらす。また、本発明の第2の側面は、データの透過が指示されてから第1の遅延時間が経過したタイミングを第1の内部透過開始タイミングとし、データの保持が指示されてから前記第1の遅延時間が経過したタイミングを第1の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて前記第1の内部透過開始タイミングから前記第1の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第1の内部信号として出力し、前記第1の内部透過終了タイミングから前記第1の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第1の内部信号として出力する第1の内部信号出力回路と、データの保持が指示されてから第2の遅延時間が経過したタイミングを第1の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第1の内部透過終了タイミングが含まれるように前記出力された第1の内部信号を遅延させる第1のトランジスタと、データの透過が指示されてから前記第2の遅延時間を経過したタイミングを第1の透過指示遅延タイミングとして、前記第1の透過指示遅延タイミングから前記第1の内部透過終了タイミングまでの間においては前記遅延された第1の内部信号を第1の出力信号として出力し、前記第1の内部透過終了タイミングから前記第1の透過指示遅延タイミングまでの間においては前記第1の内部透過終了タイミングに出力していた前記第1の出力信号を保持するとともに出力する第1のデータ保持部とを備える第1のディレイラッチ回路と、データの透過が指示されてから第3の遅延時間が経過したタイミングを第2の内部透過開始タイミングとし、データの保持が指示されてから前記第3の遅延時間が経過したタイミングを第2の内部透過終了タイミングとして、前記クロック信号に基づいて前記第2の内部透過開始タイミングから前記第2の内部透過終了タイミングまでの間においては前記反転出力信号を反転した信号を第2の内部信号として出力し、前記第2の内部透過終了タイミングから前記第2の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第2の内部信号として出力する第2の内部信号出力回路と、データの保持が指示されてから第4の遅延時間が経過したタイミングを第2の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第2の内部透過終了タイミングが含まれるように前記出力された第2の内部信号を遅延させる第2のトランジスタと、データの透過が指示されてから前記第4の遅延時間を経過したタイミングを第2の透過指示遅延タイミングとして、前記第2の透過指示遅延タイミングから前記第2の内部透過終了タイミングまでの間においては前記遅延された第2の内部信号を反転した信号を第2の出力信号として出力し、前記第2の内部透過終了タイミングから前記第2の透過指示遅延タイミングまでの間においては前記第2の内部透過終了タイミングに出力していた前記第2の出力信号を保持するとともに出力する第2のデータ保持部とを備える第2のディレイラッチ回路と、前記第2の出力信号を反転する反転部とを具備するディレイフリップフロップである。これにより、第1の保持指示遅延タイミングからデータの透過が指示されるまでの間に第1の内部透過終了タイミングが含まれるように第1の内部信号の出力が遅延し、第2の保持指示遅延タイミングからデータの透過が指示されるまでの間に第2の内部透過終了タイミングが含まれるように第2の内部信号の出力が遅延するという作用をもたらす。本発明によれば、Dラッチ回路またはDフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるDラッチ回路またはDフリップフロップの誤動作が防止されるという優れた効果を奏し得る。以下、本発明を実施するための形態以下、実施の形態と称するについて説明する。説明は以下の順序により行う。1.第1の実施の形態トランジスタを追加したDフリップフロップ2.第2の実施の形態NANDゲートおよび複合ゲートを備えたDフリップフロップ3.第3の実施の形態NORゲートおよび複合ゲートを備えたDフリップフロップ4.第4の実施の形態NANDゲートおよびNORゲートと複合ゲートとを備えたDフリップフロップ5.第5の実施の形態NORゲートおよびNANDゲートと複合ゲートとを備えたDフリップフロップ<1.第1の実施の形態>[順序回路の構成]図1は、本発明の実施の形態における順序回路100の一構成例を示す回路図である。この順序回路100は、インバータ110および120とDフリップフロップ130とを備える。Dフリップフロップ130は、マスタのDラッチ回路210と、スレーブのDラッチ回路220と、インバータ230および240とを備える。また、順序回路100には、データ信号Dおよびクロック信号CKが入力される。データ信号Dは、1ビットの情報を示す信号である。データ信号Dは、信号線901を介してDラッチ回路210に入力される。クロック信号CKは、Dフリップフロップ130の動作を制御するための信号である。Dフリップフロップ130は、クロック信号の立ち上りのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。インバータ110は、クロック信号CKを反転するものである。インバータ110は、反転したクロック信号CKを反転クロック信号CKBとして信号線903を介してDラッチ回路210および220へ出力する。インバータ120は、反転クロック信号CKBをさらに反転するものである。インバータ120は、反転した反転クロック信号CKBをクロック信号CK2として信号線902を介してDラッチ回路210および220へ出力する。Dラッチ回路210は、クロック信号CKに基づいてデータを保持または透過するものである。具体的には、Dラッチ回路210は、クロック信号CK2、反転クロック信号CKB、および、データ信号Dに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがハイレベルの場合に、Dラッチ回路210は、データ信号Dを保持するとともにインバータ230へ信号線904を介して出力信号QMとして出力する。一方、クロック信号CKがローレベルの場合に、Dラッチ回路210は、データ信号Dを透過して出力信号QMとしてインバータ230へ信号線904を介して出力する。インバータ230は、出力信号QMを反転するものである。インバータ230は、反転した出力信号QMを反転出力信号QMBとしてDラッチ回路220へ信号線905を介して出力する。Dラッチ回路220は、クロック信号CKに基づいてデータを保持または透過するものである。具体的には、Dラッチ回路220は、クロック信号CK2、反転クロック信号CKB、および、反転出力信号QMBに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがローレベルの場合に、Dラッチ回路210は、反転出力信号QMBを保持するとともにインバータ240へ出力信号QSとして信号線906を介して出力する。一方、クロック信号CKがハイレベルの場合に、Dラッチ回路210は、反転出力信号QMBを透過して出力信号QSとしてインバータ240へ信号線906を介して出力する。インバータ240は、出力信号QSを反転するものである。インバータ240は、反転した出力信号QSをDフリップフロップ130の出力信号Qとして出力する。前述したように、クロック信号CKがローレベルの場合にマスタのDラッチ回路210はデータを透過し、スレーブのDラッチ回路220はデータを保持する。一方、クロック信号CKがハイレベルの場合にマスタのDラッチ回路210はデータを保持し、スレーブのDラッチ回路220はデータを透過する。このため、Dフリップフロップ130は、クロック信号の立ち上りのタイミングにおいてデータを取り込み、そのタイミング以外の期間においてデータを保持するように動作する。なお、Dフリップフロップ130は、特許請求の範囲に記載のディレイフリップフロップの一例である。Dラッチ回路210は、特許請求の範囲に記載の第1のディレイフリップフロップの一例である。Dラッチ回路220は、特許請求の範囲に記載の第2のディレイフリップフロップの一例である。インバータ230は、特許請求の範囲に記載の第1の反転部の一例である。インバータ240は、特許請求の範囲に記載の第2の反転部の一例である。[Dラッチ回路の構成]図2は、本発明の第1の実施の形態におけるマスタのDラッチ回路210の一構成例を示す回路図である。Dラッチ回路210は、内部信号生成部300およびデータ保持部400を備える。内部信号生成部300は、データを透過する場合にデータ信号Dを反転した信号を内部信号DBとして出力し、データを保持する場合に所定値に固定した信号を内部信号DBとして出力するものである。内部信号生成部300は、NOR否定論理和ゲート310を備える。データ保持部400は、データを透過する場合にデータ信号Dを出力信号QMとして出力し、データを保持する場合に直前の出力信号QMを保持するとともに出力するものである。データ保持部400は、NORゲート410および420を備える。NORゲート310は、データ信号Dおよびクロック信号CK2に対して否定論理和演算を実行するものである。NORゲート310は、その否定論理和演算の結果を内部信号DBとしてNORゲート410へ信号線911を介して出力する。ここで、クロック信号CKの遷移のタイミングに対して、その遷移に応じた値の内部信号DBの出力開始のタイミングは遅延する。これは、クロック信号CKが、インバータ110および120とNORゲート310とを通過する必要があるためである。NORゲート420は、反転クロック信号CKBおよび出力信号QMに対して否定論理和演算を実行するものである。NORゲート420は、その否定論理積演算の結果を帰還信号FBとしてNORゲート410へ信号線912を介して出力する。ここで、クロック信号CKの遷移のタイミングに対して、その遷移に応じた値の帰還信号FBの出力開始のタイミングは遅延する。これは、クロック信号CKが、インバータ110とNORゲート420とを通過する必要があるためである。NORゲート410は、内部信号DBおよび帰還信号FBに対して否定論理和演算を実行するものである。NORゲート410は、その否定論理積演算の結果を出力信号QMとしてインバータ230およびNORゲート420へ出力する。クロック信号CKがローレベルである場合、すなわち、データを透過する場合について説明する。この場合、クロック信号CK2もローレベルとなり、このクロック信号CK2およびデータ信号Dに対する否定論理和は、データ信号Dを反転した値となる。このため、データ信号Dを反転した信号が内部信号DBとしてNORゲート310から出力される。一方、反転クロック信号CKBはハイレベルとなり、この反転クロック信号CKBおよび出力信号QMの否定論理和は、出力信号QMの値にかかわらず、ローレベルとなる。このため、ローレベルに固定された信号が帰還信号FBとしてNORゲート420から出力される。このローレベルの帰還信号FBおよび内部信号DBに対する否定論理和は、内部信号DBを反転した値となる。このため、内部信号DBを反転した信号が出力信号QMとしてNORゲート410から出力される。結果として、データ信号Dが透過されて出力信号QMとして出力される。続いて、クロック信号CKがハイレベルである場合、すなわち、データを保持する場合について説明する。この場合、クロック信号CK2もハイレベルとなり、このクロック信号CK2およびデータ信号Dに対する否定論理和は、データ信号Dの値にかかわらず、ローレベルとなる。このため、ローレベルに固定された信号が内部信号DBとしてNORゲート310から出力される。一方、反転クロック信号CKBはローレベルとなり、この反転クロック信号CKBおよび出力信号QMの否定論理和は、出力信号QMを反転した値となる。このため、直前の出力信号QMを反転した信号が帰還信号FBとしてNORゲート420から出力される。ローレベルの内部信号DBおよび帰還信号FBの否定論理和は、帰還信号FBを反転した値となる。このため、反転された帰還信号FBが出力信号QMとしてNORゲート410から出力される。結果として、NORゲート410および420においてループが形成され、直前の出力信号QMが保持されるとともに出力される。図3は、本発明の第1の実施の形態におけるマスタの内部信号生成部300が備えるNORゲート310の一構成例を示す回路図である。NORゲート310は、内部信号出力回路320およびnMOSトランジスタ330を備える。内部信号出力回路320は、pMOSトランジスタ321および322とnMOSトランジスタ323および324とを備える。pMOSトランジスタ321および322は、ゲート電圧がローレベルの場合にソース-ドレイン間に電流を流すものである。pMOSトランジスタ321のゲート端子には、データ信号Dを伝送する信号線901が接続される。pMOSトランジスタ321のソース端子は電源に接続され、pMOSトランジスタ321のドレイン端子はpMOSトランジスタ322のソース端子に接続される。また、pMOSトランジスタ322のゲート端子には、クロック信号CK2を伝送する信号線902が接続される。pMOSトランジスタ322のソース端子はpMOSトランジスタ321のドレイン端子に接続され、pMOSトランジスタ322のドレイン端子は内部信号DBを伝送する信号線911に接続される。nMOSトランジスタ323、324、および、330は、ゲート電圧がハイレベルの場合にソース-ドレイン間に電流を流すものである。nMOSトランジスタ323のゲート端子には、データ信号Dを伝送する信号線901が接続される。nMOSトランジスタ323のドレイン端子は内部信号DBを伝送する信号線911に接続され、nMOSトランジスタ323のソース端子は接地される。また、nMOSトランジスタ324のゲート端子には、クロック信号CK2を伝送する信号線902が接続される。nMOSトランジスタ324のドレイン端子はnMOSトランジスタ330のソース端子に接続され、nMOSトランジスタ324のソース端子は接地される。また、nMOSトランジスタ330のゲート端子には、電源が接続される。nMOSトランジスタ330のドレイン端子は、内部信号DBを伝送する信号線911に接続され、nMOSトランジスタ330のソース端子はnMOSトランジスタのドレイン端子に接続される。データ信号Dおよびクロック信号CK2がローレベルの状態を想定する。ローレベルのデータ信号Dのゲート端子への入力により、pMOSトランジスタ321はオン状態となり、nMOSトランジスタ323はオフ状態となる。また、ローレベルのクロック信号CK2のゲート端子への入力により、pMOSトランジスタ322はオン状態となり、nMOSトランジスタ324はオフ状態となる。nMOSトランジスタ330のソース端子は、オフ状態のnMOSトランジスタ324に接続されているため、nMOSトランジスタ330もオフ状態となる。pMOSトランジスタ321および322がいずれもオン状態であるため、ハイレベルの内部信号DBが出力される。次に、データ信号Dおよびクロック信号CK2のうちのいずれか1つ以上がハイレベルに遷移した場合は、トーテムポール接続されたpMOSトランジスタ321および322のうちのいずれか1つ以上がオフ状態となる。また、ハイレベルのデータ信号Dがゲート端子へ入力されると、nMOSトランジスタ323はオン状態となる。ハイレベルのクロック信号CK2がゲート端子へ入力されると、nMOSトランジスタ324はオン状態となり、そのnMOSトランジスタ324のドレイン端子に接続されたnMOSトランジスタ330もオン状態となる。したがって、データ信号Dおよびクロック信号CK2のうちのいずれか1つ以上がハイレベルに遷移した場合は、ローレベルの内部信号DBが出力される。この結果、データ信号Dおよびクロック信号CK2に対する否定論理和が内部信号DBとして出力される。ここで、データを保持する場合、すなわち、クロック信号CK2がローレベルからハイレベルに遷移する場合に、クロック信号CK2の遷移に伴い、内部信号DBの値が変化することがある。具体的には、データ信号Dおよびクロック信号CK2がローレベルの状態からデータ信号Dがローレベルのままでクロック信号CK2がハイレベルの状態に移行する場合である。データ信号Dおよびクロック信号CK2がローレベルの場合は、前述したように、ハイレベルの内部信号DBが出力される。この状態からクロック信号CK2がハイレベルに遷移すると、ハイレベルのクロック信号CK2のゲート端子への入力により、nMOSトランジスタ324はオン状態となる。そのnMOSトランジスタ330に接続されたnMOSトランジスタ330もオン状態となる。この結果、pMOSトランジスタ322のドレイン端子に接続された信号線911から、ローレベルの内部信号DBが出力される。nMOSトランジスタ324および330が動作しないと内部信号DBがローレベルに遷移しない。このため、クロック信号CK2がハイレベルに遷移してから、内部信号DBがローレベルに遷移するまでの遅延時間は、nMOSトランジスタ330を設けない場合よりも長くなる。図4は、発明の第1の実施の形態におけるマスタのデータ保持部400が備えるNORゲート410の一構成例を示す回路図である。このNORゲート410は、pMOSトランジスタ411および412とnMOSトランジスタ413および414とを備える。図4のpMOSトランジスタ411および412の構成は、図3に例示したpMOSトランジスタ321および322の構成と同様である。図4のnMOSトランジスタ413の構成は、図3に例示したnMOSトランジスタ323の構成と同様である。図4のnMOSトランジスタ414の構成は、出力信号QMを伝送する信号線904にドレイン端子が接続されている点以外は、図3に例示したnMOSトランジスタ324の構成と同様である。つまり、図4のNORゲート410の構成は、図3のNORゲート310からnMOSトランジスタ330を除いた構成と同様である。NORゲート420の構成は、NORゲート410の構成と同様である。NORゲート410において、内部信号DBおよび帰還信号FBがローレベルの場合、ローレベルの内部信号DBの入力により、pMOSトランジスタ411はオン状態となり、nMOSトランジスタ413はオフ状態となる。また、ローレベルの帰還信号FBのゲート端子への入力により、pMOSトランジスタ412はオン状態となり、nMOSトランジスタ414はオフ状態となる。pMOSトランジスタ411および412がいずれもオン状態であるため、pMOSトランジスタ322のドレイン端子に接続された信号線911から、ハイレベルの内部信号DBが出力される。次に、内部信号DBおよび帰還信号FBのうちのいずれか1つ以上がハイレベルに遷移した場合は、トーテムポール接続されたpMOSトランジスタ411および412のうちのいずれか1つ以上がオフ状態となる。また、nMOSトランジスタ413および414のいずれか1つ以上がオン状態となる。したがって、内部信号DBおよび帰還信号FBのうちのいずれか1つ以上がハイレベルに遷移した場合は、ローレベルの内部信号DBが出力される。この結果、内部信号DBおよび帰還信号FBに対する否定論理和が内部信号DBとして出力される。図5は、本発明の第1の実施の形態におけるスレーブのDラッチ回路220の一構成例を示す回路図である。Dラッチ回路220は、内部信号生成部301およびデータ保持部401を備える。内部信号生成部301は、データを透過する場合に反転出力信号QMBを反転した信号を内部信号DBとして出力し、データを保持する場合に所定値に固定した信号を内部信号DBとして出力するものである。内部信号生成部301は、NAND否定論理積ゲート340を備える。データ保持部401は、データを透過する場合に反転出力信号QMBを出力信号QSとして出力し、データを保持する場合に直前の出力信号QSを保持するとともに出力するものである。データ保持部401は、NANDゲート430および440を備える。NANDゲート340は、反転出力信号QMBおよびクロック信号CK2に対して否定論理積演算を実行するものである。NANDゲート340は、その否定論理積演算の結果を内部信号DBとしてNANDゲート430へ信号線913を介して出力する。ここで、クロック信号CKの遷移のタイミングに対して、その遷移に応じた値の内部信号DBの出力開始のタイミングは遅延する。これは、クロック信号CKが、インバータ110および120とNANDゲート340とを通過する必要があるためである。NANDゲート440は、反転クロック信号CKBおよび出力信号QSに対して否定論理積演算を実行するものである。NANDゲート440は、その否定論理積演算の結果を帰還信号FBとしてNANDゲート430へ信号線913を介して出力する。ここで、クロック信号CKの遷移のタイミングに対して、その遷移に応じた値の帰還信号FBの出力開始のタイミングは遅延する。これは、クロック信号CKが、インバータ110とNANDゲート440とを通過する必要があるためである。NANDゲート430は、内部信号DBおよび帰還信号FBに対して否定論理積演算を実行するものである。NANDゲート430は、その否定論理積演算の結果を出力信号QSとしてインバータ240およびNANDゲート440へ出力する。クロック信号CKがハイレベルである場合、すなわち、データを透過する場合について説明する。この場合、クロック信号CK2もハイレベルとなり、このクロック信号CK2および反転出力信号QMBに対する否定論理積は、反転出力信号QMBを反転した値となる。このため、反転出力信号QMBを反転した信号が内部信号DBとしてNANDゲート340から出力される。一方、反転クロック信号CKBはローレベルとなり、この反転クロック信号CKBおよび出力信号QSの否定論理積は、出力信号QSの値にかかわらず、ハイレベルとなる。このため、ハイレベルに固定された信号が帰還信号FBとしてNANDゲート440から出力される。このハイレベルの帰還信号FBおよび内部信号DBに対する否定論理積は、内部信号DBを反転した値となる。このため、反転した内部信号DBが出力信号QSとしてNANDゲート430から出力される。結果として、反転出力信号QMBが透過されて出力信号QSとして出力される。続いて、クロック信号CKがローレベルである場合、すなわち、データを保持する場合について説明する。この場合、クロック信号CK2もローレベルとなり、このクロック信号CK2およびデータ信号Dに対する否定論理積は、データ信号Dの値にかかわらず、ハイレベルとなる。このため、ハイレベルに固定された信号が内部信号DBとしてNANDゲート340から出力される。一方、反転クロック信号CKBはハイレベルとなり、この反転クロック信号CKBおよび出力信号QSの否定論理積は、出力信号QSを反転した値となる。このため、直前の出力信号QSを反転した信号が帰還信号FBとしてNANDゲート440から出力される。ハイレベルの内部信号DBおよび帰還信号FBの否定論理積は、帰還信号FBを反転した値となる。このため、反転された帰還信号FBが出力信号QSとしてNANDゲート430から出力される。結果として、NANDゲート430および440においてループが形成され、直前の出力信号QSが保持されるとともに出力される。図6は、本発明の第1の実施の形態におけるスレーブの内部信号生成部301が備えるNANDゲート340の一構成例を示す回路図である。このNANDゲート340は、内部信号出力回路350およびpMOSトランジスタ360を備える。内部信号出力回路350は、pMOSトランジスタ351および352とnMOSトランジスタ353および354を備える。pMOSトランジスタ351、352、および、360は、ゲート電圧がローレベルの場合にソース-ドレイン間に電流を流すものである。pMOSトランジスタ351のゲート端子には、反転出力信号QMBを伝送する信号線905が接続される。pMOSトランジスタ351のソース端子は電源に接続され、pMOSトランジスタ351のドレイン端子は内部信号DBを伝送する信号線913に接続される。また、pMOSトランジスタ352のゲート端子には、クロック信号CK2を伝送する信号線902が接続される。pMOSトランジスタ352のソース端子は電源に接続され、pMOSトランジスタ352のドレイン端子はpMOSトランジスタ360のソース端子に接続される。また、pMOSトランジスタ360のゲート端子には、接地される。pMOSトランジスタ360のソース端子はpMOSトランジスタ352のドレイン端子に接続され、pMOSトランジスタ360のドレイン端子は内部信号DBを伝送する信号線913に接続される。nMOSトランジスタ353および354は、ゲート電圧がハイレベルの場合にソース-ドレイン間に電流を流すものである。nMOSトランジスタ353のゲート端子には、クロック信号CK2を伝送する信号線902が接続される。nMOSトランジスタ353のドレイン端子は内部信号DBを伝送する信号線913に接続され、nMOSトランジスタ353のソース端子はnMOSトランジスタ354のドレイン端子に接続される。また、nMOSトランジスタ354のゲート端子には、反転出力信号QMBを伝送する信号線905が接続される。nMOSトランジスタ354のドレイン端子はnMOSトランジスタ353のドレイン端子に接続され、nMOSトランジスタ354のソース端子は接地される。反転出力信号QMBおよびクロック信号CK2がハイレベルの状態を想定する。ハイレベルの反転出力信号QMBのゲート端子への入力により、pMOSトランジスタ351はオフ状態となり、nMOSトランジスタ354はオン状態となる。また、ハイレベルのクロック信号CK2のゲート端子への入力により、pMOSトランジスタ352はオフ状態となり、nMOSトランジスタ353はオン状態となる。pMOSトランジスタ360のソース端子は、オフ状態のpMOSトランジスタ352に接続されているため、pMOSトランジスタ360もオフ状態となる。nMOSトランジスタ353および354がオン状態であり、pMOSトランジスタ351および360がオフ状態であるため、ローレベルの内部信号DBが出力される。次に、反転出力信号QMBおよびクロック信号CK2のうちのいずれか1つ以上がローレベルに遷移した場合は、トーテムポール接続されたnMOSトランジスタ353および354のうちのいずれか1つ以上がオフ状態となる。また、ローレベルの反転出力信号QMBがゲート端子へ入力されると、pMOSトランジスタ351はオン状態となる。ローレベルのクロック信号CK2がゲート端子へ入力されると、pMOSトランジスタ352はオン状態となり、そのpMOSトランジスタ352のドレイン端子に接続されたpMOSトランジスタ360もオン状態となる。したがって、反転出力信号QMBおよびクロック信号CK2のうちのいずれか1つ以上がローレベルに遷移した場合は、ハイレベルの内部信号DBが出力される。この結果、反転出力信号QMBおよびクロック信号CK2に対する否定論理積が内部信号DBとして出力される。ここで、データを保持する場合、すなわち、クロック信号CK2がハイレベルからローレベルに遷移する場合に、クロック信号CK2の遷移に伴い、内部信号DBの値が変化することがある。具体的には、反転出力信号QMBおよびクロック信号CK2がハイレベルの状態から反転出力信号QMBがハイレベルのままでクロック信号CK2がローレベルの状態に移行する場合である。反転出力信号QMBおよびクロック信号CK2がハイレベルの場合は、前述したように、ローレベルの内部信号DBが出力される。この状態からクロック信号CK2がローレベルに遷移すると、ローレベルのクロック信号CK2のゲート端子への入力により、pMOSトランジスタ352はオン状態となる。そのpMOSトランジスタ352のソース端子に接続されたpMOSトランジスタ360もオン状態となる。この結果、pMOSトランジスタ360のドレイン端子に接続された信号線911から、ハイレベルの内部信号DBが出力される。pMOSトランジスタ352および360が動作しないと内部信号DBがハイレベルに遷移しない。このため、クロック信号CK2がローレベルに遷移してから、内部信号DBがハイレベルに遷移するまでの時間は、pMOSトランジスタ360を設けない場合よりも遅延する。図7は、本発明の第1の実施の形態におけるスレーブのデータ保持部401が備えるNANDゲート430の一構成例を示す回路図である。このNANDゲート430は、pMOSトランジスタ431および432とnMOSトランジスタ433および434を備える。図7のpMOSトランジスタ431の構成は、図6に例示したpMOSトランジスタ351の構成と同様である。図7のpMOSトランジスタ432の構成は、ドレイン端子が出力信号QSを伝送する信号線906に接続されている点以外は、図6に例示したpMOSトランジスタ352の構成と同様である。図7のnMOSトランジスタ433および434の構成は、図6に例示したnMOSトランジスタ353および354の構成と同様である。つまり、図7のNANDゲート430の構成は、図6のNANDゲート340からpMOSトランジスタ360を除いた構成と同様である。NANDゲート440の構成は、NANDゲート430の構成と同様である。NANDゲート430において、内部信号DBおよび帰還信号FBがハイレベルの状態を想定する。ハイレベルの内部信号DBのゲート端子への入力により、pMOSトランジスタ431はオフ状態となり、nMOSトランジスタ434はオン状態となる。また、ハイレベルの帰還信号FBのゲート端子への入力により、pMOSトランジスタ432はオフ状態となり、nMOSトランジスタ433はオン状態となる。nMOSトランジスタ433および434がオン状態であり、pMOSトランジスタ431および432がオフ状態であるため、ローレベルの出力信号QSが出力される。次に、内部信号DBおよび帰還信号FBのうちのいずれか1つ以上がローレベルに遷移した場合は、トーテムポール接続されたnMOSトランジスタ433および434のうちのいずれか1つ以上がオフ状態となる。また、ローレベルの内部信号DBがゲート端子へ入力されると、pMOSトランジスタ431はオン状態となる。ローレベルの帰還信号FBがゲート端子へ入力されると、pMOSトランジスタ432はオフ状態となる。したがって、内部信号DBおよび帰還信号FBのうちのいずれか1つ以上がローレベルに遷移した場合は、ハイレベルの出力信号QSが出力される。この結果、内部信号DBおよび帰還信号FBに対する否定論理積が出力信号QSとして出力される。[順序回路の動作]次に、図8乃至12を参照して、順序回路100の動作について説明する。図8は、本発明の第1の実施の形態におけるDラッチ回路210の動作の一例を示す真理値表である。Dラッチ回路210は、クロック信号がローレベルLの場合に、データ信号Dを透過して出力信号QMとして出力する。Dラッチ回路210は、クロック信号がハイレベルHの場合に、データ信号Dを出力信号QMとして保持するとともに出力する。一方、Dラッチ回路220は、クロック信号がローレベルLの場合にデータ信号Dを保持し、クロック信号CKがハイレベルHの場合にデータ信号Dを透過する。ラッチ回路220の動作は、Dラッチ回路210と対応する動作であるため、以下、Dラッチ回路210の動作に着目して説明し、Dラッチ回路220の動作の説明は省略する。図9は、本発明の第1の実施の形態におけるDラッチ回路210の動作の一例を示すタイミングチャートである。前述したように、クロック信号CKの遷移のタイミングに対して、その遷移に応じた内部信号DBの出力開始のタイミングは、インバータ110および120とNORゲート310とのゲート遅延の分、遅延する。以下、この遅延時間をtDBとする。クロック信号CKがローレベルに遷移したタイミングから遅延時間tDBが経過したタイミングを内部透過開始タイミングTDB1とする。クロック信号CKがハイレベルに遷移したタイミングから遅延時間tDBが経過したタイミングを内部透過終了タイミングTDB2とする。内部透過開始タイミングTDB1から内部透過終了タイミングTDB2までの間を期間TD1とし、内部透過終了タイミングTDB2から内部透過開始タイミングTDB1までの間を期間TD2とする。また、クロック信号CKの遷移のタイミングに対して、その遷移に応じた帰還信号FBの出力開始のタイミングは、インバータ110とNORゲート420とのゲート遅延の分、遅延する。以下、この遅延時間を遅延時間tFBとする。クロック信号CKがローレベルに遷移したタイミングから遅延時間tFBが経過したタイミングを透過指示遅延タイミングTFB1とする。クロック信号CKがハイレベルに遷移したタイミングから遅延時間tFBが経過したタイミングを保持指示遅延タイミングTFB2とする。透過指示遅延タイミングTFB1から保持指示遅延タイミングTFB2までの間を期間TF1とし、保持指示遅延タイミングTFB2から透過指示遅延タイミングTFB1までの間を期間TF2とする。NORゲート310の動作について説明する。期間TD1において、NORゲート310は、反転したデータ信号Dを内部信号DBとして信号線911を介して出力する。これは、ローレベルのクロック信号CK2およびデータ信号Dの否定論理和が、データ信号Dを反転した値となるためである。一方、期間TD2において、NORゲート310は、データ信号Dの値にかかわらず、ローレベルの信号を内部信号DBとして出力する。これは、ハイレベルのクロック信号CK2およびデータ信号Dの否定論理和がローレベルになるためである。次に、NORゲート420の動作について説明する。期間TF1において、NORゲート420は、直前の出力信号QMの値にかかわらず、ローレベルの信号を帰還信号FBとして信号線912を介して出力する。これは、ハイレベルのクロック信号CKBおよび出力信号QMの否定論理和がローレベルになるためである一方、期間TF2において、NORゲート420は、直前に、具体的には内部透過終了タイミングTDB2に出力されていた出力信号QMを反転した信号を帰還信号FBとして出力する。これは、ローレベルのクロック信号CKBおよび出力信号QMの否定論理和が、出力信号QMを反転した値となるためである。次に、NORゲート410の動作について説明する。内部透過終了タイミングTDB2において、ローレベルに固定した信号が内部信号DBとしてNORゲート410に入力されると、NORゲート410および420にループが形成されてデータが保持される状態となる。このため、内部透過終了タイミングTDB2が、データが保持される期間の起点となる。一方、透過指示遅延タイミングTFB1において、ローレベルに固定した信号が帰還信号FBとしてNORゲート410に入力されると、NORゲート410および420に形成されたループが解除されて、データが透過される状態となる。このため、透過指示遅延タイミングTFB1が、データが保持される期間の終点となる。したがって、内部透過終了タイミングTDB2から透過指示遅延タイミングTFB1までの間において、NORゲート410は、直前すなわち、内部透過終了タイミングTDB2の出力信号QMを保持するとともに出力する。そして、透過指示遅延タイミングTFB1から内部透過終了タイミングTDB2までの間において、NORゲート410は、内部信号DBを反転した信号を出力信号QMとして出力する。図10は、本発明の第1の実施の形態における内部信号生成部300の動作の一例を示す真理値表である。内部信号生成部300が備えるNORゲート310は、クロック信号CKがローレベルLになってから期間TD2が経過するまでの間は、ローレベルに固定した信号を内部信号DBとして出力する。期間TD2が経過してからクロック信号CKがハイレベルHになるまでの間と、クロック信号CKがハイレベルになってから期間TD1が経過するまでの間とにおいて、NORゲート310は、データ信号Dを反転した信号を内部信号DBとして出力する。そして、NORゲート310は、期間TD1が経過してからクロック信号がローレベルになるまでの間は、ローレベルに固定した信号を内部信号DBとして出力する。図11は、本発明の第1の実施の形態におけるデータ保持部400の動作の一例を示す真理値表である。クロック信号がローレベルになってから期間TF2が経過するまでの間は、直前の出力信号QMを反転した信号が帰還信号FBとして生成される。また、この期間TF2においてはローレベルに固定された信号が内部信号DBとしてデータ保持部400に入力される。このため、データ保持部400にループが形成され、データ保持部400は、直前の出力信号QMを保持するとともに出力する。期間TF2が経過してからクロック信号CKがハイレベルに遷移するまでの間は、ローレベルに固定した信号が帰還信号FBとして生成される。このため、データ保持部400にループが形成されず、データ保持部400は、データ信号Dを出力信号QMとして出力する。クロック信号がハイレベルとなってから期間TF1を経過するまでの間においても、ローレベルに固定した信号が帰還信号FBとして生成されるため、データが透過される。期間TF1を経過してからローレベルに固定された信号が内部信号DBとして出力されるまでの間は、データ信D号を反転した信号が内部信号QMとして入力されるため、データ保持部400にループが形成されない。このため、データ保持部400は、データ信号Dを透過して出力信号QMとして出力する。期間TF2が経過したときからクロック信号CKがローレベルに遷移するまでの間は、データ保持部400にループが形成される。このため、データ保持部400は、直前の出力信号QMを保持するとともに出力する。ここで、仮に、クロック信号CKがハイレベルに遷移してから期間TF1を経過するまでの間にローレベルに固定された信号が内部信号DBとしてデータ保持部400に入力されると、Dラッチ回路210に誤動作が生じうる。この期間TF1においては、直前の出力信号QMを反転した信号でなく、ローレベルに固定した信号が帰還信号FBとして生成されているためである。ローレベルに固定した信号が帰還信号FBとして生成されていると、直前の出力信号QMがローレベルであっても、ローレベルの帰還信号FBを反転したハイレベルの信号が出力信号QMとして保持されてしまう。しかし、図3に例示したように、内部信号生成部300には、nMOSトランジスタ330が設けられている。クロック信号CKがハイレベルになった場合、nMOSトランジスタ324に加えて、nMOSトランジスタ330も動作しないと、ローレベルの信号が内部信号DBとして出力されない。nMOSトランジスタ330を設けることにより、クロック信号CKがハイレベルになってからローレベルの信号が内部信号DBとして出力されるまでの遅延時間tDBは、nMOSトランジスタ330を設けない場合よりも長くなる。この遅延時間tDBが、遅延時間tFBより長くなるようなトランジスタがnMOSトランジスタ330として選定されるものとする。遅延時間tDBが、遅延時間tFBより長い場合、内部信号生成部300は、期間TF1を経過するまでの間にローレベルに固定された信号を内部信号DBとして出力しないため、前述の誤動作が防止される。図12は、本発明の第1の実施の形態におけるDラッチ回路210がデータを保持する動作の一例を示すタイミングチャートである。クロック信号CKがハイレベルになった場合、インバータ110により、信号線903を介してローレベルの反転クロック信号CKBが出力される。ローレベルの反転クロック信号CKBが出力されると、インバータ120により、信号線902を介してハイレベルのクロック信号CK2が出力される。インバータ110および120を信号が通過する時間を遅延時間tCK2とする。クロック信号CK2がハイレベルに遷移すると、NORゲート310は、否定論理和演算を実行することにより、ローレベルに固定した信号を内部信号DBとして信号線911を介してNORゲート410へ出力する。NORゲート310を信号が通過する時間を遅延時間tDELAYとする。クロック信号CKがハイレベルに遷移してから、ロ-レベルに固定された信号が内部信号DBとして出力されるまでには、これらの遅延時間tCK2および遅延時間tDELAYの和である遅延時間tDBを要する。ローレベルの反転クロック信号CKBが出力されると、NORゲート420は、否定論理和演算を実行することにより、直前の出力信号QMを反転した信号を帰還信号FBとして信号線912を介してNORゲート410へ出力する。クロック信号CKがハイレベルになってから直前の出力信号QMを反転した信号が帰還信号FBとして出力されるまでには、遅延時間tFBを要する。ローレベルに固定した信号が内部信号DBとして出力されると、NORゲート410は、否定論理和演算を実行することにより、帰還信号FBを反転した信号を出力信号QMとして信号線904から出力する。ここで、クロック信号CKがハイレベルに遷移してから遅延時間tDBを経過するまでの間にtFBが経過してローレベルに固定された信号が内部信号DBとしてデータ保持部400に入力されると、Dラッチ回路210に誤動作が生じうる。遅延時間tFBが経過するまでは、直前の出力信号QMを反転した信号が帰還信号FBとして出力されていないためである。図3に例示した構成において、nMOSトランジスタ330を設けない回路を想定する。遅延時間tDBは、インバータ110および120とNORゲート310とのゲート遅延であるのに対し、遅延時間tFBは、インバータ110とNORゲート420とのゲート遅延である。このため、通常であれば、遅延時間tDBは、遅延時間tFBよりも長くなる。しかしながら、低電圧においては、各論理素子の遅延にばらつきが生じる。遅延のばらつきが大きくなると、nMOSトランジスタ330を設けない回路では、遅延時間tFBの経過を待たずして遅延時間tDBが経過してしまうことがある。遅延時間tDBが遅延時間tFBより短くなってしまうことを回避するために、クロック信号CK2の遷移をさらに遅らせる構成が考えられるが、この構成は得策ではない。なぜならば、クロック信号CK2の遷移を遅らせると、ホールドマージンtHが短くなってしまうためである。ホールドマージンtHとは、クロック信号CK2が変化してからデータ信号Dが変化するまでの時間である。ホールドマージンtHが短くなると、遅延時間tDBが経過して保持状態に移行する前に、データ信号Dが変化してしまい、変化前のデータ信号Dを保持できなくなってしまうおそれがある。図3に例示したようにnMOSトランジスタ330を設けると、クロック信号CKがハイレベルに遷移してデータを保持する場合に、nMOSトランジスタ324および330の両方が動作しないとデータ信号DBが遷移しない。このため、nMOSトランジスタ330を設けることにより、設けない場合よりも遅延時間tDBが長くなる。この結果、遅延時間tDBは、遅延時間tFBよりもtMだけ長くなる。このため、保持指示遅延タイミングTFB2からクロック信号がローレベルになるまでの間に内部透過終了タイミングTDB2が含まれるように内部信号DBの出力が遅延する。したがって、直前の出力信号QMを反転した信号を帰還信号FBとして生成する前に、Dラッチ回路210が保持状態に移行することがなくなり、Dラッチ回路210の誤動作が防止される。図13は、本発明の第1の実施の形態におけるDラッチ回路210がデータを透過する動作の一例を示すタイミングチャートである。クロック信号CKがローレベルになった場合、インバータ110により、信号線903を介してハイレベルの反転クロック信号CKBが出力される。ハイレベルの反転クロック信号CKBが出力されると、インバータ120により、信号線902を介してローレベルのクロック信号CK2が出力される。クロック信号CK2がローレベルに遷移すると、NORゲート310は、否定論理和演算を実行することにより、反転したデータ信号Dを内部信号DBとして信号線911を介してNORゲート410へ出力する。ハイレベルの反転クロック信号CKBが出力されると、NORゲート420は、否定論理和演算を実行することにより、ローレベルに固定した信号を帰還信号FBとして信号線912を介してNORゲート410へ出力する。ローレベルに固定した信号が帰還信号FBとして出力されると、NORゲート410は、否定論理和演算を実行することにより、内部信号DBを反転した信号を出力信号QMとして信号線904から出力する。図8乃至13において、マスタのDラッチ回路210の動作について説明したが、スレーブのDラッチ回路220の動作は、クロック信号CKおよび保持する信号の極性を逆にすれば、マスタのDラッチ回路210と同様である。このように、本発明の第1の実施の形態によれば、nMOSトランジスタ330およびpMOSトランジスタ360は、内部信号DBの出力を遅延させる。したがって、直前の出力信号QMを反転した信号を帰還信号FBとして生成する前に、Dラッチ回路210および220が保持状態に移行することがなくなり、低電圧におけるDラッチ回路210および220の誤動作が防止される。そして、nMOSトランジスタ330を1つ設けるだけでよいため、ゲート規模が大きくならず、消費電力の増大が抑制される。また、クロック信号CK2を遅延させる必要がないため、ホールドマージンTHを充分にとることができる。また、マスタのDラッチ回路210は、NORゲート310とNORゲート410および420とを備えている。この構成によれば、ワイヤードOR回路を使用しないため、低電圧における回路の誤動作が防止される。また、非特許文献2に記載された4つのNANDゲートを備えるDラッチ回路よりもゲート規模が小さいため、消費電力を低減できる。したがって、低電圧において消費電力を低減しつつ、誤動作を防止しうるDラッチ回路を実現することができる。スレーブのDラッチ回路220は、NANDゲート340とNANDゲート430および440とを備えている。この構成によれば、ワイヤードOR回路を使用せず、ゲート規模が小さいため、低電圧において消費電力を低減しつつ、誤動作を防止しうるDラッチ回路を実現することができる。Dラッチ回路210および220を使用してDフリップフロップを構成することにより、低電圧において消費電力を低減しつつ、誤動作を防止しうるDフリップフロップを実現することができる。なお、Dラッチ回路210をマスタとし、Dラッチ回路220をスレーブとしているが、Dラッチ回路210をスレーブにDラッチ回路220をマスタにしてもよい。この場合は、立ち上りエッジでなく、立下りエッジにおいてデータをサンプリングするDフリップフロップが構成される。また、図3においてNORゲートを備えるDラッチ回路210を例示した。しかし、データを保持する場合に内部信号DBの出力を遅延させることができるのであれば、図3に例示した構成以外のDラッチ回路にnMOSトランジスタ330を設けてもよい。図5においてNANDゲートを備えるDラッチ回路220を例示した。しかし、データを保持する場合に内部信号DBの出力を遅延させることができるのであれば、図5に例示した構成以外のDラッチ回路にpMOSトランジスタ360を設けてもよい。また、nMOSトランジスタ330は、データを保持する場合に内部信号DBの出力を遅延させることができるのであれば、図3に例示した位置以外に設けてもよい。pMOSトランジスタ360も同様に、データを保持する場合に内部信号DBの出力を遅延させることができるのであれば、図6に例示した位置以外に設けてもよい。<2.第2の実施の形態>[順序回路の構成]図14は、本発明の第2の実施の形態における順序回路101の一構成例を示す回路図である。この順序回路101は、Dフリップフロップ130の代わりにDフリップフロップ131を備える点以外は、第1の実施の形態の順序回路100と同様の構成である。Dフリップフロップ131は、マスタのDラッチ回路211とスレーブのDラッチ回路221とインバータ240とを備える。Dラッチ回路211は、クロック信号CKに従ってデータを保持または透過するものである。具体的には、Dラッチ回路211は、反転クロック信号CKBおよびデータ信号Dに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがハイレベルの場合に、Dラッチ回路211は、データ信号Dを反転した信号を反転出力信号QMBとして保持するとともにDラッチ回路221へ信号線904を介して出力する。一方、クロック信号CKがローレベルの場合に、Dラッチ回路210は、データ信号Dを反転して反転出力信号QMBとしてDラッチ回路221へ信号線904を介して出力する。Dラッチ回路221は、クロック信号CK2に従ってデータを保持または透過するものである。具体的には、Dラッチ回路221は、クロック信号CK2および反転出力信号QMBに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがローレベルの場合に、Dラッチ回路221は、反転出力信号QMBを出力信号QSとして保持するとともにインバータ240へ信号線906を介して出力する。一方、クロック信号CKがハイレベルの場合に、Dラッチ回路210は、反転出力信号QMBを透過して出力信号QSとしてインバータ240へ信号線906を介して出力する。インバータ240は、出力信号QSを反転してDフリップフロップ131の出力信号Qとして出力する。[Dラッチ回路の構成]図15は、本発明の第2の実施の形態におけるマスタのDラッチ回路211の一構成例を示す回路図である。Dラッチ回路211の構成は、データ保持部400の代わりにデータ保持部402を備える点以外は、第1の実施の形態のDラッチ回路220と同様の構成である。データ保持部402は、複合ゲート450を備える。複合ゲート450は、内部信号DB、反転クロック信号CKB、および、反転出力信号QMBに対して所定の論理演算を実行するものである。具体的には、複合ゲート450は、3つの入力端子を備え、これらの入力端子には内部信号DB、反転クロック信号CKB、および、反転出力信号QMBが入力される。複合ゲート450は、反転クロック信号CKBおよび反転出力信号QMBの論理和と内部信号DBとの論理積を反転出力信号QMBとして自身の入力端子とスレーブのDラッチ回路221とへ信号線904を介して出力する。クロック信号CKがローレベルである場合、NANDゲート340は、データ信号Dを反転した信号を内部信号DBとして出力する。複合ゲート450は、この内部信号DBを透過して反転出力信号QMBとして出力する。クロック信号CKがハイレベルである場合、NANDゲート340は、ハイレベルに固定した信号を内部信号DBとして出力する。複合ゲート450は、直前の反転出力信号QMBを保持するとともに出力する。図16は、本発明の第2の実施の形態におけるスレーブのDラッチ回路221の一構成例を示す回路図である。Dラッチ回路221の構成は、データ保持部400の代わりにデータ保持部403を備える点以外は、第1の実施の形態のDラッチ回路220と同様の構成である。データ保持部403は、複合ゲート460を備える。複合ゲート460は、内部信号DB、クロック信号CK2、および、出力信号QSに対して所定の論理演算を実行するものである。具体的には、複合ゲート460は、3つの入力端子を備え、これらの入力端子には内部信号DB、クロック信号CK2、および、出力信号QSが入力される。複合ゲート460は、クロック信号CK2および反転した出力信号QSの論理和と内部信号DBとの否定論理積を出力信号QSとして自身の入力端子とインバータ240とへ信号線906を介して出力する。クロック信号CKがハイレベルである場合、NANDゲート340は、反転出力信号QMBをさらに反転した信号を内部信号DBとして出力する。複合ゲート460は、この内部信号DBを反転して出力信号QSとして出力する。クロック信号CKがローレベルである場合、NANDゲート340は、ハイレベルに固定した信号を内部信号DBとして出力する。複合ゲート460は、直前の反転出力信号QSを保持するとともに出力する。このように、本発明の第2の実施の形態によれば、複合ゲート450または460によりデータを保持または透過することができる。Dフリップフロップ131は、複数のNORゲートまたはNANDゲートの代わりに複合ゲートを備えているため、第1の実施の形態と比較して、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、第1の実施の形態のフリップフロップ130は、マスタおよびスレーブのそれぞれにクロック信号CK2および反転クロック信号CKBを入力していた。しかし、Dフリップフロップ131は、マスタには反転クロック信号CKBを、スレーブにはクロック信号CK2を入力すればよいため、配線が単純化される。このため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。<3.第3の実施の形態>[順序回路の構成]図17は、本発明の第3の実施の形態における順序回路102の一構成例を示す回路図である。この順序回路102は、Dフリップフロップ130の代わりにDフリップフロップ132を備える点以外は、第1の実施の形態の順序回路100と同様の構成である。Dフリップフロップ132は、マスタのDラッチ回路212とスレーブのDラッチ回路222とインバータ240とを備える。Dラッチ回路212は、クロック信号CK2に従ってデータを保持または透過するものである。具体的には、Dラッチ回路212は、クロック信号CK2およびデータ信号Dに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがローレベルの場合に、Dラッチ回路212は、データ信号Dを反転した信号を反転出力信号QMBとして保持するとともにDラッチ回路222へ信号線904を介して出力する。一方、クロック信号CKがハイレベルの場合に、Dラッチ回路212は、データ信号Dを反転して出力信号QMBとしてDラッチ回路222へ信号線904を介して出力する。Dラッチ回路222は、クロック信号CK2に従ってデータを保持または透過するものである。具体的には、Dラッチ回路222は、反転クロック信号CKBおよび反転出力信号QMBに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号CKがハイレベルの場合に、Dラッチ回路222は、反転出力信号QMBを出力信号QSとして保持するとともにインバータ240へ信号線906を介して出力する。一方、クロック信号CKがローレベルの場合に、Dラッチ回路222は、反転出力信号QMBを透過して出力信号QSとしてインバータ240へ信号線906を介して出力する。インバータ240は、出力信号QSを反転してDフリップフロップ132の出力信号Qとして出力する。[Dラッチ回路の構成]図18は、本発明の第3の実施の形態におけるマスタのDラッチ回路212の一構成例を示す回路図である。Dラッチ回路212の構成は、データ保持部400の代わりにデータ保持部402を備える点以外は、第1の実施の形態のDラッチ回路210と同様の構成である。第3の実施の形態のデータ保持部402は、第2の実施の形態のデータ保持部402の構成と同様である。図19は、本発明の第3の実施の形態におけるスレーブのDラッチ回路222の一構成例を示す回路図である。Dラッチ回路222の構成は、データ保持部400の代わりにデータ保持部403を備える点以外は、第1の実施の形態のDラッチ回路210と同様の構成である。第3の実施の形態のデータ保持部403は、第2の実施の形態のデータ保持部403の構成と同様である。つまり、第3の実施形態のDフリップフロップ132の構成は、第2の実施の形態のDフリップフロップ131において、NANDゲートをNORゲートに置き換えた構成と同様である。このように、本発明の第3の実施の形態によれば、NORゲートを用いる場合に、複合ゲート450または460によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。<4.第4の実施の形態>[順序回路の構成]図20は、本発明の第4の実施の形態における順序回路103の一構成例を示す回路図である。この順序回路103は、Dフリップフロップ130およびインバータ120の代わりにDフリップフロップ133を備える点以外は、第1の実施の形態の順序回路100と同様の構成である。Dフリップフロップ133は、マスタのDラッチ回路211とスレーブのDラッチ回路222とインバータ240とを備える。インバータ120からの反転クロック信号CKBは、Dラッチ回路211および222に入力される。Dラッチ回路211の構成は、図15に例示した第2の実施の形態のDラッチ回路211と同様の構成である。Dラッチ回路222の構成は、図19に例示した第3の実施の形態のDラッチ回路222と同様の構成である。つまり、第4の実施の形態のフリップフロップ133は、NANDゲートを備えるラッチ回路をマスタ側に、NORゲートを備えるラッチ回路をスレーブ側に配置したものである。このように、本発明の第4の実施の形態によれば、NANDゲートおよびNORゲートを用いる場合に、複合ゲート450または460によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。また、CK2を生成するためのインバータ120が不要である。このため、CK2の生成のために必要なインバータ120などの回路および消費電力を削減することができる。<5.第5の実施の形態>[順序回路の構成]図21は、本発明の第5の実施の形態における順序回路104の一構成例を示す回路図である。この順序回路104は、Dフリップフロップ130とインバータ110および120との代わりにDフリップフロップ134を備える点以外は、第1の実施の形態の順序回路100と同様の構成である。Dフリップフロップ134は、マスタのDラッチ回路212とスレーブのDラッチ回路221とインバータ240とを備える。クロック信号CKは、Dラッチ回路212および221に入力される。Dラッチ回路212の構成は、図18に例示した第3の実施の形態のDラッチ回路212と同様の構成である。Dラッチ回路221の構成は、図16に例示した第2の実施の形態のDラッチ回路221と同様の構成である。つまり、第5の実施の形態のフリップフロップ134は、NORゲートを備えるラッチ回路をマスタ側に、NANDゲートを備えるラッチ回路をスレーブ側に配置したものである。このように、本発明の第5の実施の形態によれば、NORゲートおよびNANDゲートを用いる場合に、複合ゲート450または460によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。また、CKBおよびCK2を生成するためのインバータ110および120が不要である。このため、CKBおよびCK2の生成のために必要な、インバータ110および120などの回路と消費電力とを削減することができる。なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。