選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方をシステムクロック信号として選択するシステムクロック選択回路と、前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるクロック生成回路。前記通信クロック選択回路は、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第1の分周信号を選択する第1の選択回路と、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第2の分周信号を選択する第2の選択回路と、前記選択信号に基づいて、前記第1のクロック信号が選択された場合は前記第1の分周信号を選択し、前記第2のクロック信号が選択された場合は前記第2の分周信号を選択する第3の選択回路と、を備えることを特徴とする請求項1に記載のクロック生成回路。前記第1及び第2の選択回路に入力される前記分周比設定信号が、同一の信号であることを特徴とする請求項2に記載のクロック生成回路。前記第1及び第2の選択回路に入力される前記分周比設定信号が、前記システムクロック信号の周波数によらず一定の値であることを特徴とする請求項2又は3に記載のクロック生成回路。前記第2のクロック信号を出力する発振器と、前記第2のクロック信号を逓倍し、第3のクロック信号を生成する逓倍回路と、を更に備えることを特徴とする請求項1~4のいずれか一項に記載のクロック生成回路。前記選択信号に基づいて、前記第3のクロック信号を分周した複数の逓倍クロック信号から前記第1のクロック信号を選択する逓倍クロック選択回路を、更に備えることを特徴とする請求項5に記載のクロック生成回路。前記分周比設定信号を格納するレジスタを、更に備えることを特徴とする請求項1~6のいずれか一項に記載のクロック生成回路。演算回路と、前記演算回路とバスを介して接続された入出力回路と、前記演算回路に対してシステムクロックを供給するとともに、前記入出力回路に対して通信クロックを供給するクロック生成回路と、を備え、前記クロック生成回路は、選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方を前記システムクロック信号として選択するシステムクロック選択回路と、前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるプロセッサシステム。前記通信クロック選択回路は、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第1の分周信号を選択する第1の選択回路と、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第2の分周信号を選択する第2の選択回路と、前記選択信号に基づいて、前記第1のクロック信号が選択された場合は前記第1の分周信号を選択し、前記第2のクロック信号が選択された場合は前記第2の分周信号を選択する第3の選択回路と、を備えることを特徴とする請求項8に記載のプロセッサシステム。前記第1及び第2の選択回路に入力される前記分周比設定信号が、同一の信号であることを特徴とする請求項9に記載のプロセッサシステム。前記第1及び第2の選択回路に入力される前記分周比設定信号が、前記システムクロック信号の周波数によらず一定の値であることを特徴とする請求項9又は10に記載のプロセッサシステム。前記クロック生成回路は、前記第2のクロック信号を生成する発振器と、前記第2のクロック信号を逓倍し、第3のクロック信号を生成する逓倍回路と、を更に備えることを特徴とする請求項8~11のいずれか一項に記載のプロセッサシステム。前記クロック生成回路は、前記選択信号に基づいて、前記第3のクロック信号を分周した複数の逓倍クロック信号から前記第1のクロック信号を選択する逓倍クロック選択回路を、更に備えることを特徴とする請求項12に記載のプロセッサシステム。前記クロック生成回路は、前記分周比設定信号を格納するレジスタを、更に備えることを特徴とする請求項8~13のいずれか一項に記載のプロセッサシステム。選択信号は、前記演算回路から出力され、前記演算回路の動作モードに応じてその値が変化することを特徴とする請求項8~14のいずれか一項に記載のプロセッサシステム。前記入出力回路が受信した制御信号を前記演算回路が処理した結果に基づいて、PWM信号を生成し、制御対象回路に対して出力するPWM信号生成回路を、更に備えることを特徴とする請求項8~15のいずれか一項に記載のプロセッサシステム。前記制御対象回路が、前記PWM信号に基づくスイッチング動作により出力電圧を生成する電源回路であることを特徴とする請求項16に記載のプロセッサシステム。前記電源回路によりLED素子が駆動されることを特徴とする請求項17に記載のプロセッサシステム。選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方をシステムクロック信号として選択し、前記システムクロック信号を分周することにより複数の分周クロック信号を生成し、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換えるクロック周波数制御方法。前記通信クロックを選択する工程において、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第1の分周信号を選択し、前記分周比設定信号に基づいて、前記複数の分周クロック信号から第2の分周信号を選択し、前記選択信号に基づいて、前記第1のクロック信号が選択された場合は前記第1の分周信号を選択し、前記第2のクロック信号が選択された場合は前記第2の分周信号を選択することを特徴とする請求項19に記載のクロック周波数制御方法。発明者は以下の課題を見出した。特許文献2に開示された技術では、一度PLLの逓倍率を1/Nにした後、PLLの後段に設けられた分周器の分周比を1/Nにする。そのため、PLLの逓倍率を1/Nにした後、PLLの後段に設けられた分周器の分周比を1/Nにするまでの間は、LCDコントローラに供給されるクロック信号の周波数は、所望の周波数に維持されないという問題があった。特許文献3に開示された技術では、システムクロック信号の逓倍率を検出した後、検出した逓倍率に応じてシステムクロック信号を分周する。そのため、少なくともシステムクロック信号の逓倍率を切り換えてから、これを検出するまでの間、所望の周波数のクロック信号が得られないという問題があった。ここで、特許文献2、3を上記の通信クロック信号に適用した場合、システムクロック信号の周波数を切り換え後、所定の期間、通信が不可能になる。つまり、システムクロック信号の周波数切換時における通信応答性が劣るという問題があった。本発明に係るクロック生成回路は、選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方をシステムクロック信号として選択するシステムクロック選択回路と、前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるものである。本発明に係るプロセッサシステムは、演算回路と、前記演算回路とバスを介して接続された入出力回路と、前記演算回路に対してシステムクロックを供給するとともに、前記入出力回路に対して通信クロックを供給するクロック生成回路と、を備え、前記クロック生成回路は、選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方を前記システムクロック信号として選択するシステムクロック選択回路と、前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるものである。本発明に係るクロック周波数制御方法は、選択信号に基づいて、互いに周波数の異なる第1及び第2のクロック信号の一方をシステムクロック信号として選択し、前記システムクロック信号を分周することにより複数の分周クロック信号を生成し、前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換えるものである。本発明では、選択信号と分周比設定信号とに基づいて、複数の分周クロック信号から通信クロック信号を選択し、選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路を備えている。そのため、システムクロック信号の周波数を切り換え後、所定の期間、通信が不可能になることがない。本発明によれば、システムクロック信号の周波数切換時における通信応答性を向上させることができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。実施の形態1まず、本発明が適用されるプロセッサシステムの概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。本発明が適用されるプロセッサシステムMCUの概略図を図1に示す。図1に示すように、本発明にかかるプロセッサシステムMCUは、メモリMEM、演算コアPE、クロック生成ユニットCG、PWM信号生成ユニットPG、出力モニタユニットMON、IOユニットIOU、周辺回路PERIを有する。なお、図1では、プロセッサシステムMCUにより制御される制御対象回路PWRを示した。この制御対象回路PWRは、例えば、電源回路であり、PWM信号生成ユニットPGにより生成されるPWM信号に基づき電源電圧を昇圧した昇圧電圧、あるいは、電源電圧を降圧した降圧電圧を生成し、生成した電圧を他の回路に供給する電源とする。メモリMEMは、プロセッサシステムMCUにより用いられるプログラム及びプロセッサシステムMCUを動作させるために用いられる設定値等が格納される。演算コアPEは、メモリMEMに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムMCUに求められる具体的な処理を行う。クロック生成ユニットCGは、プロセッサシステムMCU内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットCGで生成されたクロック信号は、外部に出力されても良い。なお、プロセッサシステムMCU内で利用されるクロック信号は、外部の回路から供給することも可能である。PWM信号生成ユニットPGは、外部に出力するPWM信号を生成する。このPWM信号生成ユニットPGは、例えば、プロセッサシステムMCUのタイマ機能を利用することで実現することもできる。また、PWM信号生成ユニットPGは、タイマ機能とは別の機能回路として実装されていても良い。出力モニタユニットMONは、外部回路のノードの電圧をモニタする。そして、出力モニタユニットMONは、アナログ値を有する電圧をデジタル値に変換する。出力モニタユニットMONは、プロセッサシステムMCU内に外部から得られた電圧値の電圧レベルをデジタル値として伝達する。図1の例では、外部に設けられた電源回路の出力電圧をモニタし、当該出力電圧レベルに応じたデジタル値をプロセッサシステムMCUに取り込むことができる。この出力モニタユニットMONは、アナログデジタル変換器例えば、ADCAnalogDigitalConverter、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。IOユニットIOUは、外部に設けられた回路との間で通信を行い、プロセッサシステムMCUに対する制御信号等の受信、あるいは、プロセッサシステムMCUの処理結果の送信等を行う。IOユニットIOUの具体的な例としては、SPIユニット、UARTユニット等が考えられる。なお、SPIユニットは、3線又は4線のシリアル通信であるSPISystemPacketInterface規格の通信を行う。また、UARTUniversalAsynchronousReceiverTransmitterユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。周辺回路PERIは、上述した回路ブロック以外の回路であって、演算コアPEにより利用される回路ブロックを含む。周辺回路PERIとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、DMADirectMemoryAccessユニット、低電圧検出ユニット、パワーオンリセットPORユニット等が考えられる。なお、本発明が適用されるプロセッサシステムMCUでは、演算コアPE、メモリMEM、PWM信号生成ユニットPG、PWM信号生成ユニットPG、出力モニタユニットMON、IOユニットIOU、周辺回路PERIがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムMCUには、他の回路から電源が供給される。ここまでに説明したプロセッサシステムMCUは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリMEMに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアPEと、他の回路ブロックと、が直接接続される構成であっても良い。プロセッサシステムMCUは、PWM信号を生成し、制御対象回路PWRに与えることができる。そして、プロセッサシステムMCUは、このPWM信号のデューティ、あるいは、PWM信号の生成タイミング等を制御対象回路中のノードの電圧、他の回路から与えられる制御信号等により制御することができる。そこで、プロセッサシステムMCUが生成するPWM信号の利用形態を明確にするために制御対象回路PWRの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてLEDLightEmittingDiodeを駆動するが、負荷回路は、LEDに限らず、一般的な回路であても良い。図2A~図2DにLEDを駆動する電源回路の例を示す。なお、図2A~図2Dでは、電源回路にPWRの符号を付す。また、図2A~図2Dで示す電源回路PWRでは、スイッチング動作を行う出力トランジスタにNMOSトランジスタを用いるが、この出力トランジスタは、PMOSトランジスタで構成することもでき、また、PNPトランジスタ或いはNPNトランジスタで構成することもできる。図2Aに示す電源回路PWRは、降圧型の電源回路である。電源回路PWRは、NMOSトランジスタOM、インダクタL、ダイオードDi、コンデンサC、抵抗Rmを有する。NMOSトランジスタOMのドレインは入力電圧Vinが与えられる電源端子に接続され、ソースはダイオードDiのカソードに接続される。また、NMOSトランジスタOMのゲートにはPWM信号が与えられ、NMOSトランジスタOMはPWM信号の電圧レベルに応じてスイッチング動作を行う。ダイオードDiのアノードは、接地端子に接続される。NMOSトランジスタOMのソースとダイオードDiのカソードとの間のノードには、インダクタLの一端が接続される。インダクタLの他端と接地端子との間にはコンデンサCが接続される。そして、コンデンサCの一端とインダクタLの他端との間のノードにコンデンサCに蓄積された電荷量に応じた出力電圧VOUTが生成される。また、コンデンサCに蓄積された電荷は出力電流IOUTとしてLEDに供給される。また、LEDのカソードと接地端子との間には、抵抗Rmが接続される。この抵抗Rmには、LEDに流れる出力電流IOUTが流れる。つまり、抵抗Rmの両端には、出力電流IOUTと抵抗Rmの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムMCUの出力モニタユニットMONに与えられる。そして、プロセッサシステムMCUは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するPWM信号を生成する。つまり、図2Aに示す電源回路PWRを用いた場合、プロセッサシステムMCUと電源回路PWRは、LEDを定電流で駆動する回路を構成する。図2Bに示す電源回路PWRは、昇圧型の電源回路である。電源回路PWRは、NMOSトランジスタOM、インダクタL、ダイオードDi、コンデンサC、抵抗Rmを有する。インダクタの一端は、入力電圧Vinが与えられる電源端子に接続される。NMOSトランジスタOMのドレインはインダクタLの他端に接続され、ソースは接地端子に接続される。また、NMOSトランジスタOMのゲートにはPWM信号が与えられ、NMOSトランジスタOMはPWM信号の電圧レベルに応じてスイッチング動作を行う。ダイオードDiのアノードは、インダクタLの他端とNMOSトランジスタOMのドレインとの間のノードに接続される。ダイオードDiのカソードと接地端子との間にはコンデンサCが接続される。そして、コンデンサCの一端とダイオードDiのカソードとの間のノードにコンデンサCに蓄積された電荷量に応じた出力電圧VOUTが生成される。また、コンデンサCに蓄積された電荷は出力電流IOUTとしてLEDに供給される。また、LEDのカソードと接地端子との間には、抵抗Rmが接続される。この抵抗Rmには、LEDに流れる出力電流IOUTが流れる。つまり、抵抗Rmの両端には、出力電流IOUTと抵抗Rmの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムMCUの出力モニタユニットMONに与えられる。そして、プロセッサシステムMCUは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するPWM信号を生成する。つまり、図2Bに示す電源回路PWRを用いた場合、プロセッサシステムMCUと電源回路PWRは、LEDを定電流で駆動する回路を構成する。図2Cに示す電源回路PWRは、降圧型の電源回路である。電源回路PWRは、NMOSトランジスタOM、インダクタL、ダイオードDi、コンデンサC、抵抗Rm1、Rm2を有する。NMOSトランジスタOMのドレインは入力電圧Vinが与えられる電源端子に接続され、ソースはダイオードDiのカソードに接続される。また、NMOSトランジスタOMのゲートにはPWM信号が与えられ、NMOSトランジスタOMはPWM信号の電圧レベルに応じてスイッチング動作を行う。ダイオードDiのアノードは、接地端子に接続される。NMOSトランジスタOMのソースとダイオードDiのカソードとの間のノードには、インダクタLの一端が接続される。インダクタLの他端と接地端子との間にはコンデンサCが接続される。そして、コンデンサCの一端とインダクタLの他端との間のノードにコンデンサCに蓄積された電荷量に応じた出力電圧VOUTが生成される。また、コンデンサCに蓄積された電荷は出力電流IOUTとしてLEDに供給される。また、LEDと並列するように、抵抗Rm1、Rm2が直列に接続される。つまり、抵抗Rm1、Rm2の両端には、LEDの両端に印加される出力電圧VOUTが与えられる。そして、出力電圧VOUTを2つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Rm1と抵抗Rm2の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムMCUの出力モニタユニットMONに与えられる。そして、プロセッサシステムMCUは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するPWM信号を生成する。つまり、図2Cに示す電源回路PWRを用いた場合、プロセッサシステムMCUと電源回路PWRは、LEDを定電圧で駆動する回路を構成する。図2Dに示す電源回路PWRは、昇圧型の電源回路である。電源回路PWRは、NMOSトランジスタOM、インダクタL、ダイオードDi、コンデンサC、抵抗Rm1、Rm2を有する。インダクタの一端は、入力電圧Vinが与えられる電源端子に接続される。NMOSトランジスタOMのドレインはインダクタLの他端に接続され、ソースは接地端子に接続される。また、NMOSトランジスタOMのゲートにはPWM信号が与えられ、NMOSトランジスタOMはPWM信号の電圧レベルに応じてスイッチング動作を行う。ダイオードDiのアノードは、インダクタLの他端とNMOSトランジスタOMのドレインとの間のノードに接続される。ダイオードDiのカソードと接地端子との間にはコンデンサCが接続される。そして、コンデンサCの一端とダイオードDiのカソードとの間のノードにコンデンサCに蓄積された電荷量に応じた出力電圧VOUTが生成される。また、コンデンサCに蓄積された電荷は出力電流IOUTとしてLEDに供給される。また、LEDと並列するように、抵抗Rm1、Rm2が直列に接続される。つまり、抵抗Rm1、Rm2の両端には、LEDの両端に印加される出力電圧VOUTが与えられる。そして、出力電圧VOUTを2つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Rm1と抵抗Rm2の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムMCUの出力モニタユニットMONに与えられる。そして、プロセッサシステムMCUは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するPWM信号を生成する。つまり、図2Dに示す電源回路PWRを用いた場合、プロセッサシステムMCUと電源回路PWRは、LEDを定電圧で駆動する回路を構成する。上記したプロセッサシステムMCUの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムMCUの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。次に、図3を参照して本発明の第1の実施の形態に係るクロック生成ユニットCGについて説明する。図3は、実施の形態1に係るクロック生成ユニットCGのブロック図である。図3に示すように、クロック生成ユニットCGは、セレクタSEL1、SEL2、発振器101、PLL回路102、分周回路103、を備えている。発振器101は、例えば水晶発振器などであり、一定周波数の基準クロック信号ck2を出力している。PLL回路102は、発振器101から出力された基準クロック信号ck2を逓倍し、基準クロック信号ck2よりも高速の高周波数のクロック信号ck1を生成する逓倍回路である。セレクタSEL1は、演算コアPEから出力されたシステムクロック選択信号ss1に基づいて、基準クロック信号ck2とクロック信号ck1とから、システムクロック信号cksを選択する。システムクロック信号cksは、演算コアPEに供給される。ここで、システムクロック選択信号ss1は、動作モードに応じて切り換わる。例えば、通常動作モードでは、システムクロック選択信号ss1がLLowとなり、システムクロック信号cksとして高速のクロック信号ck1が選択される。一方、低消費電力モードではシステムクロック選択信号ss1がHHighとなり、システムクロック信号cksとして低速の基準クロック信号ck2が選択される。分周回路103には、システムクロック信号cksが入力され、このシステムクロック信号cksが複数の分周比で分周される。つまり、分周回路103により、複数の分周クロック信号が生成される。セレクタSEL2は、演算コアPEから出力されたシステムクロック選択信号ss1及び分周比設定信号ss2に基づいて、分周回路103から出力された複数の分周クロック信号から、通信クロック信号ckioを選択する。通信クロック信号ckioは、IOユニットIOUに供給される。ここで、セレクタSEL2に入力されるシステムクロック選択信号ss1により、いずれの信号がシステムクロック信号cksとして選択されたかが判明している。そのため、システムクロック選択信号ss1が切り換わったと同時に、セレクタSEL2において選択する分周クロック信号の分周比も切り換え、通信クロック信号ckioの周波数を維持することができる。例えば、システムクロック信号cksが、クロック信号ck1から基準クロック信号ck2に切り換わり、その周波数が1/NN:自然数になるとする。この場合、セレクタSEL2において分周比が、1/N倍つまり周波数はN倍の分周クロック信号を選択するように切り換わる。従って、通信クロック信号ckioの周波数を維持することができる。次に、図4を用いて、クロック生成ユニットCGの動作について説明する。図4は、クロック生成ユニットCGの動作を説明するためのタイミングチャートである。図4の上から、クロック信号ck1、基準クロック信号ck2、システムクロック選択信号ss1、システムクロック信号cks、システムクロック信号cksを2分周した信号、システムクロック信号cksを8分周した信号、通信クロック信号ckioを示している。図4に示すように、1段目に示されるクロック信号ck1は、2段目に示される基準クロック信号ck2の4倍の周波数を有している。3段目に示されるシステムクロック選択信号ss1がLの場合、4段目に示されるシステムクロック信号cksとして1段目に示されるクロック信号ck1がセレクタSEL1により選択される。一方、3段目に示されるシステムクロック選択信号ss1がHに切り換わると、4段目に示されるシステムクロック信号cksとして2段目に示される基準クロック信号ck2がセレクタSEL1により選択される。5段目に示されるシステムクロック信号cksを2分周した信号及び6段目に示されるシステムクロック信号cksを8分周した信号は、分周回路103により生成される。3段目に示されるシステムクロック選択信号ss1がLの場合、7段目最下段に示される通信クロック信号ckioとして6段目に示されるシステムクロック信号cksを8分周した信号がセレクタSEL2により選択される。一方、3段目に示されるシステムクロック選択信号ss1がHに切り換わると、7段目最下段に示される通信クロック信号ckioとして5段目に示されるシステムクロック信号cksを2分周した信号がセレクタSEL2により選択される。図4に示すように、3段目に示されるシステムクロック選択信号ss1が切り換わると同時に、セレクタSEL2が選択する分周クロック信号の分周比も切り換わる。ここで、この切換時に、切換タイミングによっては、通信クロック信号ckioに最大1周期分のずれが生じ得るが、通信誤差範囲内であり問題とならない。次に、図5を用いて、本実施の形態に係る比較例について説明する。図5は、実施の形態1の比較例に係るクロック生成ユニットCGのブロック図である。図5では、図3のセレクタSEL2に代わり、セレクタSEL20が設けられている。このセレクタSEL20には、分周比設定信号ss2のみが入力されており、システムクロック選択信号ss1は入力されていない。従って、システムクロック選択信号ss1が切り換わると同時に、セレクタSEL2が選択する分周クロック信号の分周比を切り換えることができない。つまり、所定の期間、通信することができない期間が生じてしまう。その他の構成について図3と同様であるため、説明を省略する。次に、図6を用いて、図5の比較例に係るクロック生成ユニットCGの動作について説明する。図6は、図5の比較例に係るクロック生成ユニットCGの動作を説明するためのタイミングチャートである。図6の上から、クロック信号ck1、基準クロック信号ck2、システムクロック選択信号ss1、システムクロック信号cks、通信クロック信号ckioを示している。図6において1段目に示されるクロック信号ck1から4段目に示されるシステムクロック信号cksまでは、図4において1段目に示されるクロック信号ck1から4段目に示されるシステムクロック信号cksまでと同じであるため、説明を省略する。図6に示すように、比較例においては、5段目最下段に示される通信クロック信号ckioは、3段目に示されるシステムクロック選択信号ss1がLからHに切り換わっても、システムクロック信号cksを8分周した信号のままである。なお、この信号は、図4の6段目に示された信号と同じである。従って、システムクロック選択信号ss1が切り換わると同時に、通信クロック信号ckioの周波数を維持することができない。通常は、システムクロック選択信号ss1を切り換える前に、通信クロック信号ckioの出力を一旦停止し、システムクロック選択信号ss1を切り換え後、分周比設定信号ss2により選択する分周比を切り換え、通信クロック信号ckioの出力を再開する。このようにして、システムクロック信号cksの周波数を維持する。つまり、所定の期間、通信することができない期間が生じてしまう。上記の通り、比較例係るクロック生成ユニットCGでは、システムクロック信号cksの周波数が切り換わる場合、所定の期間、通信することができない期間が生じてしまう。これに対し、本実施の形態に係るクロック生成ユニットCGでは、システムクロック選択信号ss1が、セレクタSEL2にも入力されている。そのため、システムクロック信号cksの周波数が切り換わると同時に、セレクタSEL2が選択する分周比も切り換わり、通信クロック信号ckioの周波数を維持することができる。よって、通信することができない期間が生じず、通信応答性に優れている。実施の形態2次に、図7を用いて、実施の形態2に係るクロック生成ユニットCGについて説明する。図7は、実施の形態2に係るクロック生成ユニットCGのブロック図である。図7に示すように、クロック生成ユニットCGは、セレクタSEL1、SEL2、SEL3、発振器101、PLL回路102、分周回路103、104a、104bを備えている。なお、以下に説明する周波数、分周比、逓倍率等の具体的数値は、あくまでも発明の理解を容易にするための一例であって、特にその具体的数値に限定されるものではない。図7において、発振器101から例えば4MHzの基準クロック信号ck2が出力されているとする。PLL回路102は、発振器101から出力された基準クロック信号ck2を例えば16逓倍し、4×16=64MHzのクロック信号ck3を生成している。PLL回路102から出力されたクロック信号ck3は、分周比2の分周回路104aと、分周比4の分周回路104bにそれぞれ入力される。分周回路104aからは64MHz×1/2=32MHzのクロック信号ck11が出力される。分周回路104bからは64MHz×1/4=16MHzのクロック信号ck12が出力される。セレクタSEL3は、演算コアPEから出力された第2のシステムクロック選択信号ss12に基づいて、クロック信号ck11とクロック信号ck12とから、クロック信号ck1を選択する。セレクタSEL1は、演算コアPEから出力された第1のシステムクロック選択信号ss11に基づいて、基準クロック信号ck2とクロック信号ck1とから、システムクロック信号cksを選択する。システムクロック信号cksは、演算コアPEに供給される。ここで、第1のシステムクロック選択信号ss11は、動作モードに応じて切り換わる。例えば、通常動作モードでは、第1のシステムクロック選択信号ss11がLとなり、システムクロック信号cksとして高速のクロック信号ck1が選択される。一方、低消費電力モードでは第1のシステムクロック選択信号ss11がHとなり、システムクロック信号cksとして低速の基準クロック信号ck2が選択される。さらに、第1のシステムクロック選択信号ss11がLである通常動作モードにおいて、第2のシステムクロック選択信号ss12がHの場合、クロック信号ck1として32MHzのクロック信号ck11が選択され、Lの場合、クロック信号ck1として16MHzのクロック信号ck12が選択される。分周回路103には、システムクロック信号cksが入力され、このシステムクロック信号cksが複数の分周比で分周される。具体的には、分周回路103により、分周比20=1、21=2、22=4、23=8、24=16、25=32、26=64、27=128の8つの分周クロック信号が生成されている。セレクタSEL2は、演算コアPEから出力された第1及び第2のシステムクロック選択信号ss11、ss12及びレジスタREGを介して入力された分周比設定信号ss2に基づいて、分周回路103から出力された複数の分周クロック信号から、常時4MHzの通信クロック信号ckioを選択する。通信クロック信号ckioは、IOユニットIOUに供給される。ここで、セレクタSEL2に入力される第1及び第2のシステムクロック選択信号ss11、ss12により、クロック信号ck11、ck12、ck2のうち、いずれのクロック信号がシステムクロック信号cksとして選択されたかが判明している。そのため、システムクロック選択信号ss1が切り換わったと同時に、セレクタSEL2において選択する分周クロック信号の分周比も切り換え、通信クロック信号ckioの周波数を4MHzに維持することができる。例えば、システムクロック信号cksが、32MHzのクロック信号ck11から4MHzの基準クロック信号ck2に切り換わる場合、セレクタSEL2に入力される第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL2は、分周比8の分周クロック信号から分周比1の分周クロック信号を選択するように切り換わる。同様に、例えば、システムクロック信号cksが、16MHzのクロック信号ck12から4MHzの基準クロック信号ck2に切り換わる場合、入力される第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL2は、分周比4の分周クロック信号から分周比1の分周クロック信号を選択するように切り換わる。つまり、入力される第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL2は、システムクロック信号cksの周波数が切り換わると同時に、常に4MHzの分周クロック信号を通信クロック信号ckioとして選択することができる。次に、図8を用いて、セレクタSEL2の具体例について説明する。図8は、図7におけるセレクタSEL2の具体例を示す回路図である。図8に示すセレクタSEL2は、4つのセレクタSEL211、SEL212、SEL213、SEL22を備えている。セレクタSEL211は、4MHzの基準クロック信号ck2がシステムクロック信号cksとして選択された場合に、後段のセレクタSEL22により選択されるセレクタである。また、セレクタSEL211には、分周比20=1の信号が4つ、分周比21=2、22=4、23=8、24=16の信号が1つずつ、合計8つの分周クロック信号が入力される。そして、セレクタSEL211は、8つの分周クロック信号に対応する3ビットのレジスタ値である分周比設定信号ss2に基づいて、この8つの分周クロック信号から1つのクロック信号を選択する。セレクタSEL212は、16MHzのクロック信号ck12がシステムクロック信号cksとして選択された場合に、後段のセレクタSEL22により選択されるセレクタである。また、セレクタSEL212には、分周比20=1の信号が2つ、分周比21=2、22=4、23=8、24=16、25=32、26=64の信号が1つずつ、合計8つの分周クロック信号が入力される。そして、セレクタSEL212は、8つの分周クロック信号に対応する3ビットのレジスタ値である分周比設定信号ss2に基づいて、この8つの分周クロック信号から1つのクロック信号を選択する。セレクタSEL213は、32MHzのクロック信号ck11がシステムクロック信号cksとして選択された場合に、後段のセレクタSEL22により選択されるセレクタである。また、セレクタSEL213には、分周比20=1、21=2、22=4、23=8、24=16、25=32、26=64、27=128の信号が1つずつ、合計8つの分周クロック信号が入力される。そして、セレクタSEL213は、8つの分周クロック信号に対応する3ビットのレジスタ値である分周比設定信号ss2に基づいて、この8つの分周クロック信号から1つのクロック信号を選択する。ここで、図8に示すように、セレクタSEL211、SEL212、SEL213には、共通のレジスタ値である分周比設定信号ss2が入力される。セレクタSEL22は、入力される第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL211、SEL212、SEL213により選択された3つのクロック信号から1つのクロック信号を通信クロック信号ckioとして選択する。ここで、上述の通り、4MHzの基準クロック信号ck2がシステムクロック信号cksとして選択された場合、セレクタSEL22はセレクタSEL211からの出力を選択する。16MHzのクロック信号ck12がシステムクロック信号cksとして選択された場合、セレクタSEL22はセレクタSEL212からの出力を選択する。32MHzのクロック信号ck11がシステムクロック信号cksとして選択された場合、セレクタSEL22はセレクタSEL213からの出力を選択する。図9は、レジスタ値分周比設定信号ss2に対応するセレクタSEL211、SEL212、SEL213における分周比及び周波数を示した表である。具体的には、図9に示すように、4MHzの基準クロック信号ck2用のセレクタSEL211については、レジスタ値000、001、010、011に対し分周比20=1、レジスタ値100に対し分周比21=2、レジスタ値101に対し分周比22=4、レジスタ値110に対し分周比23=8、レジスタ値111に対し分周比24=16、が割り当てられている。従って、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000、001、010、011では4MHz/1=4MHz、レジスタ値100では4MHz/2=2MHz、レジスタ値101では4MHz/4=1MHz、レジスタ値110では4MHz/8=0.5MHz、レジスタ値111では4MHz/16=0.25MHzとなる。16MHzのクロック信号ck12用のセレクタSEL212については、レジスタ値000、001に対し分周比20=1、レジスタ値010に対し分周比21=2、レジスタ値011に対し分周比22=4、レジスタ値100に対し分周比23=8、レジスタ値101に対し分周比24=16、レジスタ値110に対し分周比25=32、レジスタ値111に対し分周比26=64、が割り当てられている。従って、システムクロック信号cksとして16MHzのクロック信号ck12が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000、001では16MHz/1=16MHz、レジスタ値010では16MHz/2=8MHz、レジスタ値011では16MHz/4=4MHz、レジスタ値100では16MHz/8=2MHz、レジスタ値101では16MHz/16=1MHz、レジスタ値110では16MHz/32=0.5MHz、レジスタ値111では16MHz/64=0.25MHzとなる。32MHzのクロック信号ck11用のセレクタSEL213については、レジスタ値000に対し分周比20=1、レジスタ値001に対し分周比21=2、レジスタ値010に対し分周比22=4、レジスタ値011に対し分周比23=8、レジスタ値100に対し分周比24=16、レジスタ値101に対し分周比25=32、レジスタ値110に対し分周比26=64、レジスタ値111に対し分周比27=128、が割り当てられている。従って、システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000では32MHz/1=32MHz、レジスタ値001では32MHz/2=16MHz、レジスタ値010では32MHz/4=8MHz、レジスタ値011では32MHz/8=4MHz、レジスタ値100では32MHz/16=2MHz、レジスタ値101では32MHz/32=1MHz、レジスタ値110では32MHz/64=0.5MHz、レジスタ値111では32MHz/128=0.25MHzとなる。図9に示すように、システムクロック信号cksとして、基準クロック信号ck2、クロック信号ck11、ck12のうちからいずれのクロック信号が選択された場合でも、レジスタ値011に対応する通信クロック信号ckioの周波数は4MHz、レジスタ値100に対応する通信クロック信号ckioの周波数は2MHz、レジスタ値101に対応する通信クロック信号ckioの周波数は1MHz、レジスタ値110に対応する通信クロック信号ckioの周波数は0.5MHz、レジスタ値111に対応する通信クロック信号ckioの周波数は0.25MHzとなる。このような構成により、レジスタ値を変更することなく、通信クロック信号ckioの周波数を同じ値に維持することができる。つまり、図9に矢印で示すように、レジスタ値011において、システムクロック信号cksが、32MHzのクロック信号ck11から4MHzの基準クロック信号ck2に切り換わっても、通信クロック信号ckioの周波数は自動的に4MHzに維持される。図10、11を用いて、図9の表におけるレジスタ値を011に設定した場合を一例として、通信クロック信号ckioの周波数は自動的に維持される原理について更に具体的に説明する。図10は、図8において、システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合を示す図である。図11は、図8において、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択された場合を示す図である。図10に示すように、システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合、セレクタSEL211では、レジスタ値011に基づいて分周比1の分周クロック信号が選択され、32MHz/1=32MHzのクロック信号が出力される。セレクタSEL212では、レジスタ値011に基づいて分周比4の信号が選択され、32MHz/4=8MHzのクロック信号が出力される。セレクタSEL213では、レジスタ値011に基づいて分周比8の信号が選択され、32MHz/8=4MHzのクロック信号が出力される。そして、セレクタSEL22では、システムクロック信号cksとして32MHzのクロック信号ck11が選択されたことを示す第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL213から出力された4MHzのクロック信号が通信クロック信号ckioとして選択される。図10では、選択されるクロック信号の流れを太線で示している。図11に示すように、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択された場合、セレクタSEL211では、レジスタ値011に基づいて分周比1の分周クロック信号が選択され、4MHz/1=4MHzのクロック信号が出力される。セレクタSEL212では、レジスタ値011に基づいて分周比4の分周クロック信号が選択され、4MHz/4=1MHzのクロック信号が出力される。セレクタSEL213では、レジスタ値011に基づいて分周比8の分周クロック信号が選択され、4MHz/8=0.5MHzのクロック信号が出力される。そして、セレクタSEL22では、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択されたことを示す第1及び第2のシステムクロック選択信号ss11、ss12に基づいて、セレクタSEL211から出力された4MHzのクロック信号が通信クロック信号ckioとして選択される。図11では、選択されるクロック信号の流れを太線で示している。上記のような原理により、通信クロック信号ckioの周波数は自動的に維持される。次に、図12を用いて、実施の形態1において説明した図5の比較例に係るセレクタSEL20の具体例について説明する。図12は、比較例に係るセレクタSEL20の具体例を示す回路図である。セレクタSEL20は、図8におけるセレクタSEL211、SEL212、SEL213と同様の構成を有する1つのセレクタである。反対に、図8に示したセレクタSEL2は、セレクタSEL20と同様の構成を有するセレクタを3つセレクタSEL211、SEL212、SEL213備えているといえる。一般化すると、本実施の形態に係るセレクタSEL2は、セレクタSEL20と同様の構成を有するセレクタを、システムクロック信号cksとして選択可能な周波数の数と同数備えている。セレクタSEL20は、分周比20=1、21=2、22=4、23=8、24=16、25=32、26=64、27=128の信号が1つずつ、合計8つの分周クロック信号が入力される。これは、図8におけるセレクタSEL213と同様である。そして、セレクタSEL20は、8つの分周クロック信号に対応する3ビットのレジスタ値である分周比設定信号ss2に基づいて、この8つの分周クロック信号から1つのクロック信号を選択する。図13は、レジスタ値分周比設定信号ss2に対応するセレクタSEL20における分周比及び周波数を示した表である。具体的には、図13に示すように、レジスタ値000に対し分周比20=1、レジスタ値001に対し分周比21=2、レジスタ値010に対し分周比22=4、レジスタ値011に対し分周比23=8、レジスタ値100に対し分周比24=16、レジスタ値101に対し分周比25=32、レジスタ値110に対し分周比26=64、レジスタ値111に対し分周比27=128、が割り当てられている。従って、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000では4MHz/1=4MHz、レジスタ値001では4MHz/2=16MHz、レジスタ値010では4MHz/4=1MHz、レジスタ値011では4MHz/8=0.5MHz、レジスタ値100では4MHz/16=0.25MHz、レジスタ値101では4MHz/32=125kHz、レジスタ値110では4MHz/64=62.5kHz、レジスタ値111では4MHz/128=31.25kHzとなる。システムクロック信号cksとして16MHzのクロック信号ck12が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000では16MHz/1=16MHz、レジスタ値001では16MHz/2=8MHz、レジスタ値010では16MHz/4=4MHz、レジスタ値011では16MHz/8=2MHz、レジスタ値100では16MHz/16=1MHz、レジスタ値101では16MHz/32=0.5MHz、レジスタ値110では16MHz/64=0.25MHz、レジスタ値111では16MHz/128=125kHzとなる。システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合、通信クロック信号ckioの周波数は以下の通りとなる。レジスタ値000では32MHz/1=32MHz、レジスタ値001では32MHz/2=16MHz、レジスタ値010では32MHz/4=8MHz、レジスタ値011では32MHz/8=4MHz、レジスタ値100では32MHz/16=2MHz、レジスタ値101では32MHz/32=1MHz、レジスタ値110では32MHz/64=0.5MHz、レジスタ値111では32MHz/128=0.25MHzとなる。従って、図13に示すように、システムクロック信号cksとして選択されるクロック信号の周波数に応じてレジスタ値を変更しなければ、通信クロック信号ckioの周波数を同じ値に維持することができない。具体的に、通信クロック信号ckioの周波数が4MHzの場合を考える。図13に矢印で示すように、システムクロック信号cksが、32MHzのクロック信号ck11の場合、レジスタ値は011である。ここで、システムクロック信号cksが、4MHzの基準クロック信号ck2に切り換わると、レジスタ値を000へ変更する必要がある。通常は、システムクロックを切り換える前に、通信クロック信号ckioの出力を一旦停止し、レジスタ値を変更後、通信クロック信号ckioの出力を再開する。つまり、所定の期間、通信することができない期間が生じてしまう。図14、15を用いて、図13の表における通信クロック信号ckioの周波数が4MHzである場合を一例として、比較例において通信クロック信号ckioの周波数を維持する原理について更に具体的に説明する。図14は、図12において、システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合を示す図である。図15は、図12において、システムクロック信号cksとして4MHzの基準クロック信号ck2が選択された場合を示す図である。図14に示すように、システムクロック信号cksとして32MHzのクロック信号ck11が選択された場合、セレクタSEL20では、レジスタ値011に基づいて分周比8の信号が選択され、32MHz/8=4MHzのクロック信号が出力される。図14では、選択されるクロック信号の流れを太線で示している。図15に示すように、システムクロック信号cksとして4MHzの基準クロック信号ck2へ切り換わった場合、セレクタSEL20では、レジスタ値が011から000変更される。このレジスタ値000に基づいて、分周比1の分周クロック信号が選択され、4MHz/1=4MHzのクロック信号が出力される。図15では、選択されるクロック信号の流れを太線で示している。次に、図16を用いて、本実施の形態に係るクロック生成ユニットCGの動作について説明する。図16は、図7のクロック生成ユニットCGの動作を説明するためのタイミングチャートである。図16の上から順に、基準クロック信号ck2、クロック信号ck3、クロック信号ck11、クロック信号ck12、第2のシステムクロック選択信号ss12、第1のシステムクロック選択信号ss11、システムクロック信号cks、レジスタ値、システムクロック信号cksを1分周した信号、システムクロック信号cksを8分周した信号、通信クロック信号ckioを示している。図16の1段目に示される基準クロック信号ck2は、図7に示すように発振器101から出力された周波数4MHzのクロック信号である。2段目に示されるクロック信号ck3は、基準クロック信号ck2がPLL回路102により16逓倍された周波数64MHzのクロック信号である。3段目に示されるクロック信号ck11は、クロック信号ck3が分周回路104aにより2分周された周波数32MHzのクロック信号である。4段目に示されるクロック信号ck12は、クロック信号ck3が分周回路104bにより4分周された周波数16MHzのクロック信号である。5段目に示される第2のシステムクロック選択信号ss12がLの場合、4段目に示されるクロック信号ck12が、セレクタSEL3により選択される。一方、5段目に示される第2のシステムクロック選択信号ss12がHに切り換わると、3段目に示されるクロック信号ck11が、セレクタSEL3により選択される。6段目に示される第1のシステムクロック選択信号ss11がLの場合、7段目に示されるシステムクロック信号cksとして3段目に示されるクロック信号ck11又は4段目に示されるクロック信号ck12がセレクタSEL1により選択される。一方、6段目に示される第1のシステムクロック選択信号ss11がHに切り換わると、7段目に示されるシステムクロック信号cksとして1段目に示される基準クロック信号ck2がセレクタSEL1により選択される。8段目に示されるレジスタ値011が、図8に示したセレクタSEL211、SEL212、SEL213に入力されている。9段目に示されるシステムクロック信号cksを1分周した信号及び10段目に示されるシステムクロック信号cksを8分周した信号は、分周回路103により生成される。5段目に示される第2のシステムクロック選択信号ss12がHかつ6段目に示される第1のシステムクロック選択信号ss11がLの場合、11段目最下段に示される通信クロック信号ckioとして10段目に示されるシステムクロック信号cksを8分周した信号がセレクタSEL2により選択される。一方、6段目に示される第1のシステムクロック選択信号ss11がHに切り換わると、11段目最下段に示される通信クロック信号ckioとして9段目に示されるシステムクロック信号cksを1分周した信号がセレクタSEL2により選択される。図16に示すように、本実施の形態に係るクロック生成ユニットCGでは、6段目に示される第1のシステムクロック選択信号ss11が切り換わると同時に、セレクタSEL2が選択する分周クロック信号の分周比も切り換えることができる。なお、この切換時に、切換タイミングによっては、通信クロック信号ckioに最大1周期分のずれが生じ得るが、通信誤差範囲内であり問題とならない。実施の形態3次に、図17を用いて、実施の形態3に係るクロック生成ユニットCGについて説明する。図17は、実施の形態3に係るクロック生成ユニットCGのブロック図である。図17に示すように、実施の形態3に係るクロック生成ユニットCGは、実施の形態2に係る図7のクロック生成ユニットCGから分周回路104a、104b、セレクタSEL3を取り除いた構成である。図17において、発振器101から例えば4MHzの基準クロック信号ck2が出力されているとする。PLL回路102は、発振器101から出力された基準クロック信号ck2を例えば8逓倍し、4×8=32MHzのクロック信号ck1を生成している。セレクタSEL1は、演算コアPEから出力されたシステムクロック選択信号ss1に基づいて、基準クロック信号ck2とクロック信号ck1とから、システムクロック信号cksを選択する。システムクロック信号cksは、演算コアPEに供給される。ここで、システムクロック選択信号ss1は、動作モードに応じて切り換わる。例えば、通常動作モードでは、システムクロック選択信号ss1がLとなり、システムクロック信号cksとして高速のクロック信号ck1が選択される。一方、低消費電力モードではシステムクロック選択信号ss1がHとなり、システムクロック信号cksとして低速の基準クロック信号ck2が選択される。分周回路103の構成は実施の形態2と同様であるため、説明を省略する。セレクタSEL2は、演算コアPEから出力されたシステムクロック選択信号ss1及びレジスタREGを介して入力された分周比設定信号ss2に基づいて、分周回路103から出力された複数の分周クロック信号から、常時4MHzの通信クロック信号ckioを選択する。通信クロック信号ckioは、IOユニットIOUに供給される。次に、図18を用いて、セレクタSEL2の具体例について説明する。図18は、図17におけるセレクタSEL2の具体例を示す回路図である。図18に示すセレクタSEL2は、3つのセレクタSEL211、SEL213、SEL22を備えている。つまり、図8に示した実施の形態2に係るセレクタSEL2からSEL212を取り除いた構成である。セレクタSEL211、SEL213の構成は実施の形態2と同様であるため、説明を省略する。セレクタSEL22は、入力されるシステムクロック選択信号ss1に基づいて、セレクタSEL211、SEL213により選択された2つのクロック信号から1つのクロック信号を通信クロック信号ckioとして選択する。ここで、上述の通り、4MHzの基準クロック信号ck2がシステムクロック信号cksとして選択された場合、セレクタSEL22はセレクタSEL211からの出力を選択する。32MHzのクロック信号ck1がシステムクロック信号cksとして選択された場合、セレクタSEL22はセレクタSEL213からの出力を選択する。上記の実施の形態1~3に係るクロック生成ユニットCGでは、システムクロック選択信号ss1ss11、ss12が、セレクタSEL2にも入力されている。そのため、システムクロック信号cksの周波数が切り換わると同時に、セレクタSEL2が選択する分周比も切り換わり、通信クロック信号ckioの周波数を維持することができる。よって、通信することができない期間が生じず、通信応答性に優れている。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。