"第1のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続されたN-1/2個Nは奇数の第1の遅延フリップフロップと、前記第1のクロック信号によって決定される動作タイミングが前記第1の遅延フリップフロップの動作タイミングと180度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続されたN-1/2個の第2の遅延フリップフロップと、前記N-1/2個の第1の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記N-1/2個の第2の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、前記第1のクロック信号の2倍の周波数の第2のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記N-1/2個の第1の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記N-1/2個の第2の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第3の遅延フリップフロップとを備え、前記第3の遅延フリップフロップからビット列長2N-1のビット列を出力することを特徴とする疑似ランダムビット列発生器。請求項1記載の疑似ランダムビット列発生器において、さらに、前記排他的論理和回路と接続される第1の遅延フリップフロップの個数N-1/2を切り替え可能な第1のセレクタと、前記排他的論理和回路と接続される第2の遅延フリップフロップの個数N-1/2を切り替え可能な第2のセレクタとを備えることを特徴とする疑似ランダムビット列発生器。請求項1または2記載の疑似ランダムビット列発生器において、さらに、前記第1のクロック信号の周波数を2倍にして前記第2のクロック信号を生成すると同時に、当該前記第2のクロック信号を前記第3の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とする疑似ランダムビット列発生器。請求項1または2記載の疑似ランダムビット列発生器において、さらに、前記第2のクロック信号の周波数を1/2にして前記第1のクロック信号を生成すると同時に、当該前記第1のクロック信号を前記第1、第2の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とする疑似ランダムビット列発生器。従来のPRBS発生器をさらに高速動作化するにあたって、以下の問題が発生する。A高速クロックツリーの実現の必要性。クロック同期高速回路の開発において、高速クロックツリーの実現は大きな問題の一つである。回路動作のために、クロックツリーの全ての末端において、必要な出力振幅、十分に抑えられた時間ジッタ、良好な時間同期性が得なければならない。更に、クロックツリーが扱う動作周波数が高くなればなるほど、その消費電力は一般的には増大していく。BPRBS発生器内フィードバックループにおける配線及びバッファが起因の遅延時間による誤動作。フィードバックループ内に配線及びバッファが起因の遅延時間が存在しても、その遅延時間が、DFFが識別再生可能なビット時間の範囲いわゆるDFFの動作位相余裕内であれば、フィードバックループ内のビット列は正しく識別再生されていく。しかしながら、動作速度が速くなってDFFの動作位相余裕が狭まり、遅延時間がDFFの動作位相余裕の範囲外となってしまうと、DFFはビット列を誤って再生するので、PRBS発生器そのものが誤動作してしまう。C高い消費電力。一般的には動作速度が速くなるにつれて、より大きな消費電力が各要素回路に必要となる。本発明は、上記の問題を緩和し、高速動作可能なPRBS発生器を提供することを目的とする。本発明の疑似ランダムビット列発生器は、第1のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続されたN-1/2個Nは奇数の第1の遅延フリップフロップと、前記第1のクロック信号によって決定される動作タイミングが前記第1の遅延フリップフロップの動作タイミングと180度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続されたN-1/2個の第2の遅延フリップフロップと、前記N-1/2個の第1の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記N-1/2個の第2の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、前記第1のクロック信号の2倍の周波数の第2のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記N-1/2個の第1の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記N-1/2個の第2の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第3の遅延フリップフロップとを備え、前記第3の遅延フリップフロップからビット列長2N-1のビット列を出力することを特徴とするものである。また、本発明の疑似ランダムビット列発生器の1構成例は、さらに、前記排他的論理和回路と接続される第1の遅延フリップフロップの個数N-1/2を切り替え可能な第1のセレクタと、前記排他的論理和回路と接続される第2の遅延フリップフロップの個数N-1/2を切り替え可能な第2のセレクタとを備えることを特徴とするものである。また、本発明の疑似ランダムビット列発生器の1構成例は、さらに、前記第1のクロック信号の周波数を2倍にして前記第2のクロック信号を生成すると同時に、当該前記第2のクロック信号を前記第3の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とするものである。また、本発明の疑似ランダムビット列発生器の1構成例は、さらに、前記第2のクロック信号の周波数を1/2にして前記第1のクロック信号を生成すると同時に、当該前記第1のクロック信号を前記第1、第2の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とするものである。本発明によれば、高速クロックツリーの大部分における動作速度を半減することができる。本発明では、疑似ランダムビット列発生器内の遅延フリップフロップの大多数を占める第1、第2の遅延フリップフロップの動作速度が第3の遅延フリップフロップの動作速度の半分で良いことから、第1、第2の遅延フリップフロップの動作位相余裕が狭まることはなく、フィードバックループ内の配線及びバッファによる遅延時間が動作に影響を与える可能性を低減することができるので、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。また、本発明では、第1、第2の遅延フリップフロップの動作速度が第3の遅延フリップフロップの動作速度の半分で良いことから、消費電力を削減することができる。また、従来の疑似ランダムビット列発生器では、排他的論理和回路の2つの入力がクロック信号の各周期の始めで同時に変わってしまう場合があるが、本発明では、排他的論理和回路の2つの入力のうち一方だけが第2のクロック信号の各周期の始めで変化するので、誤動作を減らすことができる。また、本発明では、排他的論理和回路と接続される第1の遅延フリップフロップの個数N-1/2を切り替え可能な第1のセレクタと、排他的論理和回路と接続される第2の遅延フリップフロップの個数N-1/2を切り替え可能な第2のセレクタとを設けることにより、ビット列長2N-1の異なる疑似ランダムビット列を発生させることが可能となる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るPRBS発生器の構成を示すブロック図である。本実施の形態のPRBS発生器は、7個のDFF1-1~1-7と、1個のXOR回路2と、クロックバッファClockBuffer3と、周波数逓倍器4と、出力バッファOutputBuffer5とから構成される。DFF1-3はDFF1-1の出力を入力とし、DFF1-5はDFF1-3の出力を入力とし、DFF1-7はDFF1-5の出力を入力とするというように、奇数番目のDFF1-3,1-5,1-7は縦続接続されている。また、DFF1-2はDFF1-1の出力を入力とし、DFF1-4はDFF1-2の出力を入力とし、DFF1-6はDFF1-4の出力を入力とするというように、偶数番目のDFF1-2,1-4,1-6は縦続接続されている。XOR回路2は、縦続接続された奇数番目のDFF1-3,1-5,1-7の内の最終段のDFF1-7の出力と、縦続接続された偶数番目のDFF1-2,1-4,1-6の内の最終段のDFF1-6の出力との排他的論理和をとる。DFF1-1は、周波数逓倍器4から供給されるクロック信号の立ち上がりでXOR回路2の出力ビットをリタイミングして識別再生し、クロック信号の周期分だけビットを保持する。DFF1-1の出力は、縦続接続された奇数番目のDFF1-3,1-5,1-7の内の初段のDFF1-3の入力及び縦続接続された偶数番目のDFF1-2,1-4,1-6の内の初段のDFF1-2の入力に戻される。また、DFF1の出力ビット列は、出力バッファ5を介してPRBS発生器の出力ビット列として外部に出力される。本実施の形態では、1個のDFF1-1は周波数がF1で周期がT1T1=1/F1のクロック信号以下、フルレートクロック信号と略で駆動され、他の6個のDFF1-2~1-7は周波数がF1/2で周期が2×T1のクロック信号以下、ハーフレートクロック信号と略で駆動される。一方、図9、図13に示した従来のPRBS発生器では、全ての要素回路がフルレートクロック信号で駆動されている。一般的にDFFを含めた各要素回路は、動作速度、すなわちクロック信号の速度が速いほど、大きな消費電力が必要である。本実施の形態では、PRBS発生器の一部の要素回路でハーフレートクロック信号を用いることにより、従来のPRBS発生器と比べて大幅に消費電力を削減することができる。但し、フルレートクロック信号に加えて、ハーフレートクロック信号を生成するために、本実施の形態では周波数逓倍器もしくは周波数分周器が必要となる。図1の構成では、クロックバッファ3に対してハーフレートクロック信号が入力され、クロックバッファ3からDFF1-2~1-7と周波数逓倍器4に対してハーフレートクロック信号が供給される。周波数逓倍器4は、ハーフレートクロック信号の2倍の周波数のフルレートクロック信号をDFF1-1に供給する。周波数逓倍器4に代えて、周波数分周器を使うことはもちろん可能である。この場合は、クロックバッファ3への入力をフルレートクロック信号とし、周波数逓倍器4を削除して、クロックバッファ3からDFF1-1にフルレートクロック信号を直接供給する。そして、クロックバッファ3の出力端子とDFF1-2~1-7のクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を1/2にしたハーフレートクロック信号をDFF1-2~1-7に供給する。本実施の形態におけるクロックツリーの作成については、フルレートクロック信号の末端分配先がDFF1-1の1個だけとなり、ハーフレートクロック信号の分配先がDFF1-2~1-7の6個となるので、フルレートクロック信号を全てのDFFへ分配しなければならない従来のPRBS発生器と比べて、高速動作化に伴う問題を大幅に緩和することができる。本実施の形態では、XORすなわち排他的論理和の入力可換性も利用して従来のPRBS発生器と等価な論理動作が実現されている。この様子を以下、図1及び図2を用いながら説明する。図2は図9に示した従来のPRBS発生器におけるDFF100-6,100-7,100-1の出力ビットの時間変化、及び本実施の形態のPRBS発生器におけるDFF1-6,1-7,1-1の出力ビットの時間変化を示す図である。図2の例では、ビットA1,A2,A3,A4,A5,A6,A7,A8の順にビット列が発生するものとする。また、XOR回路101,2で排他的論理和がとられた結果、DFF100-1,1-1から出力されるビットをB1,B2,B3,B4,B5,B6,B7としている。各ビットの時間間隔は言うまでもなくT1である。本実施の形態では、縦続接続された奇数番目のDFF1-3,1-5,1-7とXOR回路2とDFF1-1とからなる第1のフィードバックループと、縦続接続された偶数番目のDFF1-2,1-4,1-6とXOR回路2とDFF1-1とからなる第2のフィードバックループの2つのフィードバックループを用いている。これらの2つのフィードバックループは、周波数がF1/2で周期が2×T1のハーフレートクロック信号で駆動され、且つその動作タイミングについてクロックの位相で180度ずれるように動作する。動作タイミングがクロックの位相で180度ずれるとは、フィードバックループを構成する内部のDFFの識別再生のタイミングが、クロック周期2×T1の半分すなわちT1の時間だけずれているということである。例えば奇数番目のDFF1-3,1-5,1-7は、ハーフレートクロック信号の立ち上がりで前段のDFFの出力ビットをリタイミングして識別再生し、ハーフレートクロック信号の周期2×T1分だけビットを保持し、偶数番目のDFF1-2,1-4,1-6は、ハーフレートクロック信号の立ち下がりで前段のDFFの出力ビットをリタイミングして識別再生し、ハーフレートクロック信号の周期2×T1分だけビットを保持する。この結果、各々のフィードバックループは、偶数番目もしくは奇数番目のビット列のいずれか一方をそれぞれが識別再生するようになる。例えば偶数番目のDFF1-2,1-4,1-6を含む第2のフィードバックループが偶数番目のビット列だけを識別再生する場合、奇数番目のDFF1-3,1-5,1-7を含む第1のフィードバックループは奇数番目のビット列だけを識別再生するという具合である。また、DFF1-1がフルレートクロック信号の周期T1分だけビットを保持するのに対して、奇数番目のDFF1-3,1-5,1-7及び偶数番目のDFF1-2,1-4,1-6はハーフレートクロック信号の周期2×T1分だけ、すなわちフルレートクロック信号の2周期分だけビットを保持する。以上の結果、2つのフィードバックループからXOR回路2へ入力される信号であるDFF1-6,1-7の出力信号の時間変化、及びこれら2つの出力信号を受けて決まるDFF1-1の出力信号の時間変化は図2に示されるようになる。図2に示した従来のPRBS発生器におけるDFF100-1の出力信号と比較して、本実施の形態のDFF1-1の信号は同一であることから、本実施の形態では、従来のPRBS発生器とは異なる回路構成ながら、従来のPRBS発生器と同一の疑似ランダムビット列が得られることが分かる。図3に7個のDFF1-1~1-7すべての出力のタイミングチャートを示す。図3の縦軸は電圧である。図3によれば、DFF1-1において、従来のPRBS発生器と同様のビット列長27-1=127ビットのビット列が得られていることが分かる。また、本実施の形態では、ハーフレートクロック信号で動作するDFFが6個と多く、これらのDFFはフィードバックループ内の配線及びバッファに起因する遅延時間の問題を緩和する。さらに、本実施の形態では、図2から明らかなようにXOR回路2の2つの入力のうち一方だけがフルレートクロック信号の各周期の始めで変化する。この特性により、XOR回路2の2つの入力が各周期の始めで同時に変わってしまう場合と比較して、誤動作を減じることができる。また、奇数番目のDFF1-3,1-5,1-7を含む第1のフィードバックループ、及び偶数番目のDFF1-2,1-4,1-6を含む第2のフィードバックループは、それぞれDFF1-1から出力されるビット列のビットレートの半分のビットレートを有し、且つお互いに27-1PRBS周期の半分だけずれた本実施の形態では63ビットずれたビット列を内包している。図4、図5A、図5Bは、エミッタ長0.5μmのInPHBTヘテロ接合バイポーラトランジスタ技術により作成した本実施の形態の27-1PRBS発生器の動作シミュレーション結果を示す図である。図4はDFF1-6,1-7,1-1の各出力信号の波形及びDFF1-1の出力信号と相補な信号の波形を示す図である。図5Aは図4に示したDFF1-6,1-7の出力信号の波形を、動作速度94Gbit/sの逆数である時間の6倍=10.6ps×6=63.6psで繰り返し折り返して重書きしたアイパターンを示す図、図5Bは図4に示したDFF1-1の出力信号の波形及びDFF1-1の出力信号と相補な信号の波形を、動作速度94Gbit/sの逆数である時間の3倍=10.6ps×3=31.8psで繰り返し折り返して重書きしたアイパターンを示す図である。図9に示した従来の27-1PRBS発生器で70Gbit/sが最高動作速度であったのに対し、本実施の形態では94Gbit/sが最高動作速度となっており、本実施の形態の回路構成により34の動作速度伸長が実現できた。一方、消費電力については、従来のPRBS発生器と比較して9増えているが、動作速度の伸長分に比較して十分に抑えられている。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図6は本発明の第2の実施の形態に係るPRBS発生器の構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施の形態は、第1の実施の形態を拡張した一般例を示すものである。本実施の形態のPRBS発生器は、N個Nは奇数のDFF1-1~1-Nと、XOR回路2と、クロックバッファ3と、周波数逓倍器4と、出力バッファ5とから構成される。奇数番目のN-1/2個のDFF1-3,,1-Nは第1の実施の形態と同様に縦続接続され、偶数番目のN-1/2個のDFF1-2,,1-N-1も縦続接続されている。XOR回路2は、縦続接続された奇数番目のDFF1-3,,1-Nの内の最終段のDFF1-Nの出力と、縦続接続された偶数番目のDFF1-2,,1-N-1の内の最終段のDFF1-N-1の出力との排他的論理和をとる。XOR回路2の出力はDFF1-1によって識別再生され、DFF1-1の出力は縦続接続された奇数番目のDFF1-3,,1-Nの内の初段のDFF1-3の入力及び縦続接続された偶数番目のDFF1-2,,1-N-1の内の初段のDFF1-2の入力に戻される。第1の実施の形態と同様に、奇数番目のDFF1-3,,1-Nは、クロックバッファ3から供給されるハーフレートクロック信号の立ち上がりで前段のDFFの出力ビットをリタイミングして識別再生し、ハーフレートクロック信号の周期2×T1分だけビットを保持し、偶数番目のDFF1-2,,1-N-1は、ハーフレートクロック信号の立ち下がりで前段のDFFの出力ビットをリタイミングして識別再生し、ハーフレートクロック信号の周期2×T1分だけビットを保持する。DFF1-1、クロックバッファ3、周波数逓倍器4及び出力バッファ5の動作は、第1の実施の形態で説明したとおりである。こうして、本実施の形態では、ビット列長2N-1のPRBS発生器を実現することができる。第1の実施の形態は、本実施の形態においてN=7の場合を示したものである。本実施の形態が適用可能なN=7以外のNとしては、N=15,63,127,153などが挙げられる。すなわち、ビット列長が27-1、215-1、263-1、2127-1、2153-1の場合は本実施の形態を適用することができる。N=15,63,127,153では、表1,2に示されているように、N=7と同様、隣接する2つのDFFの出力をXOR回路の入力として取りだすことで従来のPRBS発生器が構成される。よって第1の実施の形態であるN=7と同様に、N=15,63,127,153でも2つのループで構成される図6の構成、すなわち本第2の実施の形態が可能であることが理解される。なお、第1の実施の形態と同様に、周波数逓倍器4に代えて、周波数分周器を使う場合には、クロックバッファ3への入力をフルレートクロック信号とし、周波数逓倍器4を削除して、クロックバッファ3からDFF1-1にフルレートクロック信号を直接供給し、クロックバッファ3の出力端子とDFF1-2~1-Nのクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を1/2にしたハーフレートクロック信号をDFF1-2~1-Nに供給すればよい。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図7は本発明の第3の実施の形態に係るPRBS発生器の構成を示すブロック図であり、図1、図6と同一の構成には同一の符号を付してある。本実施の形態のPRBS発生器は、15個のDFF1-1~1-15と、XOR回路2と、クロックバッファ3と、周波数逓倍器4と、出力バッファ5と、セレクタ6-1,6-2とから構成される。本実施の形態は第2の実施の形態においてN=15とした場合に相当するが、更に、2つのフィードバックループの各々の中にセレクタ6-1,6-2を付加設置している。セレクタ6-1は、DFF1-7の出力端子及びDFF1-15の出力端子とXOR回路2の一方の入力端子との間に挿入され、セレクタ6-2は、DFF1-6の出力端子及びDFF1-14の出力端子とXOR回路2の他方の入力端子との間に挿入されている。セレクタ6-1は、外部から入力される選択指示信号に応じてDFF1-7の出力またはDFF1-15の出力のどちらか一方を選択してXOR回路2に入力し、セレクタ6-2は、選択指示信号に応じてDFF1-6の出力またはDFF1-14の出力のどちらか一方を選択してXOR回路2に入力する。このとき、セレクタ6-1,6-2は、XOR回路2と縦続接続されるDFFの個数が2つのフィードバックループで同一となるように動作する。図7の構成において、セレクタ6-1がDFF1-7の出力を選択し、セレクタ6-2がDFF1-6の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された3個のDFFを通過するので、回路構成は第1の実施の形態のPRBS発生器第2の実施の形態においてN=7としたPRBS発生器に相当するものとなり、PRBSのビット列長は27-1となる。また、セレクタ6-1がDFF1-15の出力を選択し、セレクタ6-2がDFF1-14の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された7個のDFFを通過するので、回路構成は第2の実施の形態においてN=15としたPRBS発生器に相当するものとなり、PRBSのビット列長は215-1となる。このように、本実施の形態では、ビット列が通過するDFFの個数をセレクタ6-1,6-2によって切り替えることにより、PRBSのビット列長として27-1と215-1のどちらかを自由に選択することができる。[第4の実施の形態]次に、本発明の第4の実施の形態について説明する。図8は本発明の第4の実施の形態に係るPRBS発生器の構成を示すブロック図であり、図1、図6、図7と同一の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態においてセレクタ6-1,6-2の取り付け位置を変更したものに相当する。本実施の形態のセレクタ6-1は、DFF1-3の出力端子及びDFF1-11の出力端子とDFF1-13の入力端子との間に挿入され、セレクタ6-2は、DFF1-2の出力端子及びDFF1-10の出力端子とDFF1-12の入力端子との間に挿入されている。セレクタ6-1は、外部から入力される選択指示信号に応じてDFF1-3の出力またはDFF1-11の出力のどちらか一方を選択してDFF1-13に入力し、セレクタ6-2は、選択指示信号に応じてDFF1-2の出力またはDFF1-10の出力のどちらか一方を選択してDFF1-12に入力する。本実施の形態のように、各々のフィードバックループで縦続接続されたDFFの個数が3又は7に切り替えられるようにセレクタ6-1,6-2を設ける限り、セレクタ6-1,6-2は任意の位置に設けることが可能である。なお、第3、第4の実施の形態では、2種類のビット列長を切り替えられるようにしているが、3種類以上のビット列長を切り替えられるようにすることも可能である。例えばN=63とし、セレクタ6-1はDFF1-7の出力、DFF1-15の出力またはDFF1-63の出力のいずれか1つを選択してXOR回路2に入力し、セレクタ6-2はDFF1-6の出力、DFF1-14の出力またはDFF1-62の出力のいずれか1つを選択してXOR回路2に入力するようにすれば、PRBSのビット列長として27-1と215-1と263-1のいずれかを自由に選択することができる。"