"半導体基板の第1の領域内及び第2の領域内に、被加工層を形成する工程と、前記第1の領域から第2の領域に第1の方向に沿って延在し、前記第1の方向と垂直な第2の方向にリソグラフィの解像度の限界寸法より小さい第1の線幅を有するライン部と前記第2の領域内において前記ライン部に接続される前記第2の方向に前記第1の線幅より大きい第1の寸法を有するフリンジとを含む第1の芯材を、前記被加工層の上方に形成する工程と、前記第1の芯材の側面を取り囲むように、第1の線幅を有する第1の側壁膜を、前記第1の芯材の側面上に形成する工程と、前記フリンジ上及び第1の側壁膜上に、第1のマスクを形成する工程と、前記第1の芯材及び第1の側壁膜の少なくとも一方を含み、前記第1の線幅より大きい第2の寸法を有する残存部が、前記第1のマスクの下方に形成されるように、前記第1の芯材を除去する工程と、前記第1の側壁膜のパターンに対応した第1のスペーサーパターンと及び前記残存部のパターンに対応した第2スペーサーパターンとを含む第1のパターンを、前記被加工層上に形成する工程と、前記第1のスペーサーパターンの前記第1の線幅を、前記第1の線幅より小さい第2の線幅にする工程と、前記第1のパターンを取り囲むように、前記第2の線幅を有し、前記第1の領域内で前記第1の線幅以下の第1の間隔で対向し、前記第2の領域内において前記第1の間隔より大きい第2の間隔で対向する第2の側壁膜を、前記第1のパターンの側面上に形成する工程と、前記第2の領域内において前記第2の間隔で対向する前記第2の側壁膜の部分を覆う第2のマスクを、形成する工程と、前記第1のパターンを除去した後、前記第2の側壁膜及び前記第2のマスクをマスクに用いて前記被加工層を加工して、前記第2の線幅を有し、前記第1の領域内で前記第1の間隔で隣接し、前記第2の領域内において前記第2の間隔で隣接する複数の配線パターンと前記配線パターンに接続される矩形部とを含む閉ループパターンを形成する工程と、前記閉ループパターン内の前記矩形部を加工して、互いに独立な配線を形成し、前記配線のそれぞれに接続されるコンタクトパッド部を形成する工程と、を具備することを特徴とする半導体装置の製造方法。半導体基板の第1の領域内及び第2の領域内に、被加工層を形成する工程と、前記第1の領域から第2の領域に第1の方向に沿って延在し、前記第1の方向と垂直な第2の方向に第1の線幅を有するライン部と前記第2の領域内において前記ライン部に接続される前記第2の方向に前記第1の線幅より大きい第1の寸法を有するフリンジとを含む第1の芯材を、前記被加工層の上方に形成する工程と、前記第1の芯材の側面を取り囲むように、第1の線幅を有する第1の側壁膜を、前記第1の芯材の側面上に形成する工程と、前記フリンジ上及び第1の側壁膜上に、第1のマスクを形成する工程と、前記第1の芯材及び第1の側壁膜の少なくとも一方を含み、前記第1の線幅より大きい第2の寸法を有する残存部が前記第1のマスクの下方に形成されるように、前記第1の芯材を除去する工程と、前記第1の側壁膜のパターン及び前記残存部のパターンに対応した第1のパターンを取り囲むように、前記第1の線幅より小さい第2の線幅を有し、前記第1の領域内で前記第1の線幅以下の第1の間隔で対向し、前記第2の領域内において前記第1の間隔より大きい第2の間隔で対向する第2の側壁膜を、前記第1のパターンの側面上に形成する工程と、前記第1のパターンを除去した後、前記第2の側壁膜をマスクとして前記被加工層を加工して、前記第2の線幅を有し、前記第1の領域内で前記第1の間隔で隣接し、前記第2の領域内において前記第2の間隔で隣接する複数の配線を形成する工程と、を具備することを特徴とする半導体装置の製造方法。前記フリンジ部は、凹型の平面形状を有し、前記第1のマスクは、前記フリンジ部の凹型の窪んだ部分を覆うように、前記凹型の窪んだ部分上の前記第1の側壁膜上に形成され、前記第1のマスクに覆われた第1の側壁膜が残存部として形成される、ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記第1の側壁膜は、前記第1の側壁膜の第1の線幅がフォトリソグラフィの解像度の限界寸法より小さい寸法を有するように、形成され、前記第1のパターンの前記第1の側壁膜に対応する第1のスペーサーパターンは、前記第1の線幅より小さい前記第2の線幅にスリミングされ、前記第2の側壁膜は、前記第2の側壁膜の前記第2の線幅が前記第1の線幅より小さい寸法を有するように、スリミングされた前記第1のスペーサーパターン及び前記第1のパターンの前記第1の残存部に対応する第2のスペーサーパターンの側面上に、形成される、ことを特徴とする請求項2又は3に記載の半導体装置の製造方法。前記第1の側壁膜は、前記第1の側壁膜の前記第1の線幅が、フォトリソグラフィの解像度の限界寸法の2分の1より小さい寸法を有するように、形成され、第2の側壁膜は、前記第2の側壁膜の前記第2の線幅が前記第1の線幅と同じ寸法を有するように、前記第1のパターンの側面上に、形成されることを特徴とする請求項2又は3に記載の半導体装置の製造方法。半導体基板の第1の領域内及び第2の領域内に、被加工層を形成する工程と、前記第1の領域から第2の領域に第1の方向に沿って延在し、前記第1の方向と垂直な第2の方向に第1の線幅を有するライン部と前記第2の領域内において前記ライン部に接続される前記第1の線幅より大きい第1の寸法を有するフリンジとを含む第1の芯材を、前記被加工層の上方に形成する工程と、前記第1の芯材の側面を取り囲むように、第1の線幅を有する第1の側壁膜を、前記第1の芯材の側面上に形成する工程と、前記第1の側壁膜に対応した第1のパターンの前記第2の領域内の部分を覆うように、第1のマスクを形成する工程と、前記第1のパターンの前記第1のマスクに覆われない前記第1の領域内の部分を、前記第1の線幅より小さい第2の線幅にする工程と、前記第1の領域内で前記第2の線幅を有し、前記第2の領域内で第1の線幅を有する前記第1のパターンの側面を取り囲むように、前記第1の線幅より小さい第2の線幅を有し、前記第1の領域内で前記第1の線幅に対応する第1の間隔で対向し、前記第2の領域内において前記第1の間隔より大きい第2の間隔で対向する第2の側壁膜を、前記第1のパターンの側面上に形成する工程と、前記第1のパターンを除去した後、前記第2の側壁膜をマスクに用いて前記被加工層を加工して、前記第2の線幅を有し、前記第1の領域内で前記第1の間隔で隣接し、前記第2の領域内において前記第2の間隔で隣接する複数の配線を形成する工程と、を具備することを特徴とする半導体装置の製造方法。前記被加工層を加工する前に、前記第2の領域内において前記第2の間隔で対向する側壁膜の部分を覆う第2のマスクを、形成する工程と、前記被加工層を加工した後、前記第2のマスクに対応した前記被加工層の第2のパターンを加工して、前記配線を互いに独立にするのと同時に、前記配線のそれぞれに接続されるコンタクトパッド部を形成する工程と、をさらに具備することを特徴とする請求項2乃至6のいずれか1項に記載の半導体装置の製造方法。微細なパターンを含む半導体装置の信頼性を向上する技術を提案する。本実施形態の半導体装置の製造方法は、半導体基板の第1の領域内及び第2の領域内に、被加工層を形成する工程と、前記第1の領域から第2の領域に第1の方向に沿って延在し、前記第1の方向と垂直な第2の方向に第1の線幅を有するライン部と前記第2の領域内において前記ライン部に接続される前記第2の方向に前記第1の線幅より大きい第1の寸法を有するフリンジとを含む第1の芯材を、前記被加工層の上方に形成する工程と、前記第1の芯材の側面を取り囲むように、第1の線幅を有する第1の側壁膜を、前記第1の芯材の側面上に形成する工程と、前記フリンジ上及び第1の側壁膜上に、第1のマスクを形成する工程と、前記第1の芯材及び第1の側壁膜の少なくとも一方を含み、前記第1の線幅より大きい第2の寸法を有する残存部が前記第1のマスクの下方に形成されるように、前記第1の芯材を除去する工程と、前記第1の側壁膜のパターン及び前記残存部のパターンに対応した第1のパターンを取り囲むように、前記第1の線幅より小さい第2の線幅を有し、前記第1の領域内で前記第1の線幅以下の第1の間隔で対向し、前記第2の領域内において前記第1の間隔より大きい第2の間隔で対向する第2の側壁膜を、前記第1のパターンの側面上に形成する工程と、前記第1のパターンを除去した後、前記第2の側壁膜をマスクとして前記被加工層を加工して、前記第2の線幅を有し、前記第1の領域内で前記第1の間隔で隣接し、前記第2の領域内において前記第2の間隔で隣接する複数の配線を形成する工程と、を備える。[実施形態]以下、図面を参照しながら、各実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1第1の実施形態a全体構成図1及び図2を用いて、第1の実施形態の半導体装置の全体構成例について説明する。図1は、本実施形態の半導体装置の主要部を示すブロック図である。本実施形態の半導体装置は、例えば、半導体メモリである。但し、本実施形態は、半導体メモリに限定されない。メモリセルアレイ100は、複数のメモリセルメモリ素子MCを有する。メモリセルアレイ100は、外部からのデータを記憶する。図2を用いて、メモリセルアレイ100の構成について、フラッシュメモリを例として、説明する。例えば、NAND型フラッシュメモリは、制御単位としての複数のブロックが、メモリセルアレイ100内に設けられている。図2は、メモリセルアレイ100内の1つのブロックBLKの等価回路図を示している。1つのブロックBLKは、X方向ロウ方向に並んだ複数のメモリセルユニットCUを含んでいる。1つのブロックBLK内に、例えば、q個のメモリセルユニットCUが設けられている。1つのメモリセルユニットCUは、複数例えば、p個のメモリセルMC1~MCpから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第1のセレクトトランジスタSTS以下、ソース側セレクトトランジスタとよぶと、メモリセルストリングの他端に接続された第2のセレクトトランジスタSTD以下、ドレイン側セレクトトランジスタとよぶとを含んでいる。メモリセルストリングにおいて、メモリセルMC1~MCpの電流経路が、Y方向カラム方向に沿って直列接続されている。メモリセルユニットCUの一端ソース側、すなわち、ソース側セレクトトランジスタSTSの電流経路の一端に、ソース線SLが接続される。また、メモリセルユニットMUの他端ドレイン側、すなわち、ドレイン側セレクトトランジスタSTDの電流経路の一端に、ビット線BLが接続されている。尚、1つのメモリセルユニットCUを構成するメモリセルの個数は、2個以上であればよく、例えば、16個、32個あるいは64個以上でもよい。以下では、メモリセルMC1~MCpを区別しない場合には、メモリセルMCと表記する。また、ソース側及びドレイン側のセレクトトランジスタSTD,STSを区別しない場合には、セレクトトランジスタSTと表記する。メモリセルMCは、電荷の保持が可能な電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルMCは、電荷蓄積層内の電荷量に応じて、トランジスタのしきい値が変化する。メモリセルMCは、記憶すべきデータとトランジスタのしきい値電圧とが対応づけられている。Y方向に隣接する2つのメモリセルMCは、ソース/ドレインが接続されている。これによって、メモリセルMCの電流経路が直列接続され、メモリセルストリングが形成される。ソース側セレクトトランジスタSTSのドレインは、メモリセルMC1のソースに接続される。ソース側セレクトトランジスタSTSのソースは、ソース線SLに接続される。ドレイン側セレクトトランジスタSTDのソースは、メモリセルMCpのドレインに接続されている。ドレイン側セレクトトランジスタSTDのドレインは、1本のビット線BLqに接続されている。ブロックBLKに割り付けられるビット線BL1~BLqの本数は、ブロックBLK内のメモリセルユニットCUの個数と同じである。ワード線WL1~WLpはX方向に延在し、各ワード線WL1~WLpはX方向に沿って配列された複数のメモリセルMCのゲートに共通に接続される。1つのメモリセルユニットCUにおいて、ワード線WL1~WLpの本数は、1つのメモリセルストリング内のメモリセルの個数p個と、同じである。ドレイン側セレクトゲート線SGDLはX方向に延在し、X方向に沿って配列された複数のドレイン側セレクトトランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLはX方向に延び、X方向に沿って配列された複数のソース側セレクトトランジスタSTSのゲートに共通に接続される。以下では、各ワード線WL1~WLpを区別しない場合には、ワード線WLと表記し、各ビット線BL1~BLqを区別しない場合には、ビット線BLと表記する。また、ソース側及びドレイン側のセレクトゲート線SGSL,SGDLを区別しない場合には、セレクトゲート線SGLと表記する。ロウ制御回路例えば、ワード線ドライバ101は、メモリセルアレイ100のロウを制御する。ロウ制御回路101は、アドレスバッファ102からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線WLを駆動する。カラムデコーダ103は、アドレスバッファ102からのアドレス信号に基づいて、メモリセルアレイ100のカラムを選択し、選択されたビット線BLを駆動する。センスアンプ104は、ビット線BLの電位変動を、検知及び増幅する。また、センスアンプ104は、メモリセルアレイ100から読み出されたデータ及びメモリセルアレイ100に書き込むデータを、一時的に保持する。ウェルソース線電位制御回路105は、メモリセルアレイ100内のウェル領域の電位及びソース線SLの電位を制御する。電位生成回路106は、データの書き込みプログラム時、データの読み出し時及び消去時に、ワード線WLに印加される電圧を生成する。また、電位生成回路106は、例えば、セレクトゲート線SGL、ソース線SL及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路106によって生成された電位は、ロウ制御回路101に入力され、選択ワード線及び非選択ワード線WL、セレクトゲート線SGLにそれぞれ印加される。データ入出力バッファ107は、データの入出力のインターフェイスとなる。データ入出力バッファ107は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ107は、メモリセルアレイ1から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。コマンドインターフェイス108は、データ入出力バッファ7に入力されるデータがコマンドデータコマンド信号であるか否かを判断する。データ入出力バッファ107に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス108は、コマンドデータをステートマシーン109に転送する。ステートマシーン109は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。b構造図3乃至図5を参照して、本実施形態の半導体装置例えば、フラッシュメモリの構造について、説明する。図3を用いて、本実施形態の半導体装置例えば、フラッシュメモリの配線レイアウトの一例について説明する。図3は、メモリセルアレイ100、メモリセルアレイ100周辺に配置されるロウ制御回路101及び引き出し領域150の位置関係を模式的に示す図である。メモリセルアレイ100は、Y方向カラム方向に並んで配置される複数のブロックから構成される。図3において、説明の簡単化のため、2つのブロックBLKi,BLKi1が、示されている。尚、メモリセルアレイ100内のブロックの個数は、2個に限定されない。ブロックBLKi,BLKi1内には、複数のワード線WLが、設けられている。各ブロックBLKi,BLKi1内のワード線WLを挟むように、2つのセレクトゲート線SGLが、各ブロックBLKi,BLKi1内のY方向の一端及び他端に、それぞれ配置される。各ブロックBLKi,BLKi1において、2つのセレクトゲート線SGLのうち1つは、ソース側セレクトトランジスタのセレクトゲート線SGLであり、他の1つは、ドレイン側セレクトトランジスタのセレクトゲート線SGLである。図3に示される例では、引き出し領域150が、メモリセルアレイ100の一端及び他端にそれぞれ設けられている。この場合、互いに隣接する2つのブロックBLKi,BLKi1内のワード線WLは、互いに反対側の引き出し領域150内に、それぞれ引き出される。メモリセルアレイ100内の配線のピッチ配線の線幅及び配線間の間隔は、ロウ制御回路101などの周辺回路の配線のピッチ配線の線幅及び配線間の間隔と異なる。そのため、図3に示されるように、メモリセルアレイ100とロウ制御回路101との間に、配線の線幅及びピッチ及び間隔を変換するための引き出し領域フックアップ領域ともよばれる150が、配置されている。図3に示す例では、ワード線WLは、全体として、2つのブロックBLKi,BLKi1の境界側に存在する2つのセレクトゲート線SGLを多重に取り囲んでいる。メモリセルアレイ100内で、複数のワード線WLは、X方向に延在する。複数のワード線WLの端部は、引き出し領域150内において、ブロックBLKi,BLKi1の境界側Y方向、図中下向き又は上向きに折り曲げられる。図3に示されるように、複数のワード線WLは、メモリセルアレイ100の端部、或いは、引き出し領域150内で分断され、各ワード線WLの独立性が確保されている。引き出し領域150内において、例えば、ワード線WLが折り曲げられた箇所からその先端までの間に、コンタクトプラグコンタクトホールがワード線に接続される。コンタクトプラグ図示せずは、引き出し領域150に設けられたコンタクト部図示せず上に、配置される。コンタクト部は、引き出し領域150内において、ワード線WLに接続されている。コンタクト部は、ワード線WLと同じ部材材料によって形成される。以下では、コンタクト部のことを、パッド又はフリンジともよぶ。また、以下において、引き出し領域150内のワード線の部分のことを、引き出し線とよぶ場合もある。メモリセルアレイ100と引き出し領域150との間に、メモリセルとして機能しないダミーセルを含む領域以下、ダミーセル領域とよぶが設けられる場合がある。本実施形態では、ダミーセル領域の図示は、省略する。図4及び図5は、本実施形態のフラッシュメモリの構造を示す図である。図4は、本実施形態のフラッシュメモリの平面構造を示す平面図である。図5は、本実施形態のフラッシュメモリの断面構造を示す断面図である。図5のaは、図4のVa-Va線に沿う断面図である。図5のbは、図4のVb-Vb線に沿う断面図である。図5のcは、図4のVc-Vc線に沿う断面図である。図4及び図5には、メモリセルアレイ100及び引き出し領域150の一部分の構造が抽出されて、示されている。図4及び図5において、メモリセルユニットの片側のセレクトゲート線SGL、セレクトゲート線SGLに接続されるセレクトトランジスタST、ワード線WL、及び、ワード線WLに接続されるメモリセルMCが、図示されている。図4及び図5に示すように、メモリセルMC及びセレクトトランジスタSTは、ウェル領域図示せずが形成された半導体基板30上に、設けられる。図5のa及びcに示されるように、メモリセルMCは、メモリセルアレイ100内に配置される。上述のように、メモリセルMCは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルMCのゲートは、ゲート絶縁膜トンネル絶縁膜32上に形成された電荷蓄積層33と、電荷蓄積層33上に形成された絶縁体ゲート間絶縁膜又はブロック絶縁膜とよばれる34と、絶縁体34上に形成されたコントロールゲート電極35とを含んでいる。図5のa及びcに示される例において、電荷蓄積層33は、例えば、導電性のシリコンを用いて形成される。シリコンの電荷蓄積層33は、フローティングゲート電極33とよばれる。尚、電荷蓄積層33は、電子に対するトラップ準位を含む絶縁膜例えば、窒化シリコンを用いて形成されてもよい。絶縁体34は、シリコン酸化膜、シリコン窒化膜及び高誘電率膜Highk膜の1つを含む単層構造でもよいし、それらの膜の複数を含む多層構造でもよい。図5のcに示されるように、メモリセルアレイ100内において、STI構造の素子分離絶縁膜31Aが、半導体基板30内に埋め込まれている。素子分離絶縁膜31Aによって、半導体基板30内に、アクティブ領域AAが区画される。アクティブ領域AAは、Y方向に延在している。X方向に配列された複数のフローティングゲート電極33は、素子分離絶縁膜31によって、メモリセルMC毎に分離されている。コントロールゲート電極35はX方向に延在し、X方向に配列された複数のメモリセルMCに共有されている。コントロールゲート電極35は、ワード線WLとして用いられている。セレクトトランジスタSTのゲート電極は、メモリセルMCのスタックゲート構造に近似した構造を有する。セレクトトランジスタSTのゲート電極は、例えば、電荷蓄積層33と同時に形成される第1電極層33Sと、ゲート間絶縁膜34と同時に形成される絶縁体34Sと、コントロールゲート電極35と同時に形成される第2電極層33Sとを含んでいる。セレクトトランジスタSTにおいて、絶縁体34S内に形成された開口部を介して、第1電極層33Sと第2電極層35Sとが接続されている。X方向に配列された複数の第1電極層33Sは、フローティングゲート電極33と同様に、素子分離絶縁膜31Aによって、電気的に分離されている。第2電極層35Sは、コントロールゲート電極35と同様に、X方向に延在し、X方向に配列された複数のセレクトトランジスタSTに共有されている。セレクトトランジスタSTのゲート電極33S,35Sは、セレクトゲート線SGLとして用いられている。メモリセルMC及びセレクトトランジスタSTの電流経路は、例えば、半導体基板30内に形成された拡散層39によって、Y方向に直列接続されている。X方向に隣接する2つのセレクトトランジスタSTは、半導体基板30内に形成された拡散層39Sを共有する。拡散層39,39Sは、各トランジスタMC,STのソース及びドレインとして用いられる。拡散層39,39Sを介して電流経路が直列接続された複数のメモリセルMC及びセレクトトランジスタSTが、メモリセルユニットを形成する。半導体基板30上には、第1の層間絶縁膜51が設けられる。層間絶縁膜51は、メモリセルMCのゲート電極及びセレクトトランジスタSTのゲート電極を、覆っている。層間絶縁膜51内に形成されたコンタクトホール内に、コンタクトプラグCP1が埋め込まれる。コンタクトプラグCP1は、セレクトトランジスタSTの拡散層39Sに接続される。拡散層39Sは、コンタクトプラグCP1を経由して、層間絶縁膜51上の第1の配線層中間配線59Aに接続される。第1の配線層59Aは、第1の配線レベルM0に設けられている。第2の層間絶縁膜52が、第1の層間絶縁膜51上に積層されている。第3の層間絶縁膜53が、第2の層間絶縁膜52上に積層されている。拡散層39Sがドレイン側セレクトトランジスタSTDに共有されている場合、第2の配線レベルM1に設けられた第2の配線層BLが、ビット線BLとして、層間絶縁膜52内のビアプラグVP、第1の配線層59A及びコンタクトプラグCP1を介して、拡散層39Sに接続される。ビット線BLとしての第2の配線層は、Y方向に延在する。各ビット線BLにそれぞれ接続されたコンタクトプラグCP1は、X方向に配列されたメモリセルユニット毎に、電気的に分離されている。尚、拡散層39Sが、ソース側セレクトトランジスタSTSに共有されている場合、第1の配線レベルM0の配線層を用いて形成されるソース線SLが、拡散層39Sに接続される。図5のb及びcに示されるように、ワード線WLとしてのコントロールゲート電極35は、メモリセルアレイ100内から引き出し領域150内に延在する。そして、ワード線WLの独立性を確保するため、引き出し領域150内で、ワード線WL間が分断される。ワード線の分断箇所は、図4に示される箇所に限定されない。ワード線WLは、引き出し領域150内のパッド35Pに接続されている。パッド35Pとワード線WLとは、連続した導電層である。パッド35P上に、コンタクトプラグCP2が設けられ、パッド35PとコンタクトプラグCPFとが電気的に接続される。これによって、メモリセルMCが接続されたワード線が、ロウ制御回路に接続される。ワード線WLとロウ制御回路とを接続するために、例えば、引き出し領域150内に設けられた第1の配線レベルM0の配線層59Bが、用いられる。ロウ制御回路から延在する配線層59Bが、パッド35P上のコンタクトプラグCP2に接続される。尚、ビット線BLと同じ配線レベルM1に位置する配線層をさらに用いて、ワード線WLが、ロウ制御回路に接続されてもよい。図5のcに示されるように、引き出し領域150において、素子分離絶縁膜31Bが、例えば、半導体基板30内に設けられている。素子分離絶縁膜31Bは、引き出し領域150の全体に形成されている。引き出し領域150内において、ワード線WL及びパッド35Pは、素子分離絶縁膜31B上に、設けられている。以下では、説明の明確化のために、パッドフリンジ、コンタクト部35P及びコンタクトプラグCP2が設けられた引き出し領域150内の領域200のことを、コンタクト形成領域200ともよぶ。セレクトゲート線SGLとしてのセレクトトランジスタSTのゲート電極第2電極層35Sは、例えば、メモリセルアレイ100内から引き出し領域150内に延在する。本実施形態において、4本4n本のワード線WLが、後述の製造方法に対応した1つのグループとして、引き出し領域150内の1つのコンタクト形成領域200内に引き出される。1つのグループの4本のワード線のうち、外側外周側の2つのワード線が、内側内周側の2つのワード線を取り囲む。ワード線WLのグループに対応するように、4つのパッド35Pが、1つのコンタクト形成領域200内に設けられている。パッド35Pは、例えば、矩形状四角形状の平面形状を有している。各ワード線WLは、対応するパッド35Pの頂点角から延在している。パッド35Pの平面形状は、四角形の角が欠けた形状、四角形の角が丸くなった形状、半円形状、楕円形状、又は、円形状を有する場合もある。コンタクト形成領域200内の1つのグループのワード線WLに対応するパッド35Pにおいて、複数のパッド35Pは、ある中心線対称軸においてY方向及びX方向に対称関係を有するように、レイアウトされている。引き出し領域150内に引き出されたワード線WLの折り曲げ位置を調整することによって、パッド35P及びコンタクトプラグCP2は、2次元X-Y平面において、その位置、サイズ、パッド35P間の間隔ピッチ及びコンタクトプラグCP2間の間隔を調整できる。例えば、複数のコンタクトプラグCP2及びパッド35Pのレイアウトを、ワード線WLが形成するグループごとに、X方向及びY方向にずらして設定できる。そのため、ワード線WLとロウ制御回路とを接続するための配線層のレイアウトを、簡単化できる。ワード線WLは、メモリセルアレイ100内において、ラインアンドスペースパターンを有している。ラインアンドスペースパターンは、ラインパターン例えば、直線状の配線のパターン、ここでは、ワード線とラインパターン間のスペースパターン例えば、絶縁体のパターンとが、ラインパターンの延在方向と交差する方向において所定の周期で交互に配列されているレイアウトを示す。例えば、メモリセルアレイ100のアクティブ領域AAと素子分離領域STIとのレイアウトも、ワード線WLと同様に、ラインアンドスペースパターンを有している。メモリセルアレイ100内において、ラインパターンとしてのワード線WLは、ある線幅配線幅LW2を有している。メモリセルアレイ100内において、スペースパターンの線幅LI2、つまり、隣接するワード線WLの間隔配線間隔LI2は、ワード線WLの線幅LW2とほぼ同じ大きさであることが好ましい。このようなメモリセルアレイ内のラインアンドスペースパターンにおいて、ワード線WLのハーフピッチは、ワード線WLの線幅LW2又はワード線WL間の配線間隔LI2に実質的に等しい。但し、ワード線WL間の間隔LI2の大きさは、ワード線WLの線幅WL2の大きさと異なる場合がある。メモリセルMCのチャネル長方向の寸法は、ワード線WLの線幅LW2に実質的に等しい。ワード線WLは、側壁膜のパターンに基づいて配線のパターニングが実行される側壁転写技術側壁形成工程及び側壁転写工程を用いて形成される。側壁膜の形成及びその側壁膜のパターンの転写が複数回繰り返されるによって、ワード線WLは、露光装置を用いたパターニングによって精度良く形成することが困難なフォトリソグラフィの解像度の限界寸法よりも小さい微細なパターンとなるように形成される。本実施形態において、フォトリソグラフィの解像度の限界寸法とは、例えば、ラインアンドスペースの周期構造が含むパターンを形成するために用いられる光学系の解像度の限界寸法を示す。例えば、2回の側壁転写工程によって、ワード線WLの線幅LW2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有するように、形成される。但し、本実施形態のフラッシュメモリにおいて、複数回2n回の側壁形成工程及び側壁転写工程によって、ワード線WLが、フォトリソグラフィの解像度の限界寸法より小さいサイズで形成されるのであれば、ワード線WLの線幅LW2はフォトリソグラフィの解像度の限界の4分の1の大きさに限定されない。例えば、本実施形態において、ワード線配線WLの線幅LW2は、フォトリソグラフィの解像度の限界寸法の2分の1以下からフォトリソグラフィの解像度の限界寸法の4分の1以上の範囲で形成されてもよいし、フォトリソグラフィの解像度の限界寸法未満からフォトリソグラフィの解像度の限界寸法以上でもよい。また、フォトリソグラフィの解像度の限界寸法の4分の1より小さい寸法、例えば、4回の側壁転写工程でワード線が形成された場合のように、ワード線WLの線幅LW2又は配線間隔LI2は、フォトリソグラフィの解像度の限界寸法の16分の1でもよい。上述のように、ラインアンドスペースパターンの配線レイアウトを含むメモリセルアレイ100内において、隣接するワード線WL間の間隔LI2がワード線WLの線幅LW2と実質的に同じ寸法を有している場合、ワード線WL間の間隔LI2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさに設定されている。ワード線WL間の間隔LI2がワード線WLの線幅LW2と実質的に同じ寸法であれば、ワード線WL間の間隔LI2は、フォトリソグラフィの解像度の限界寸法未満からフォトリソグラフィの解像度の限界寸法の4分の1以上の範囲で形成されてもよいし、フォトリソグラフィの解像度の限界寸法の4分の1より小さい寸法でもよい。引き出し領域150のコンタクト形成領域200内において、パッド35PのX方向における寸法PD1及びY方向における寸法PD2は、ワード線WLの線幅LW2より大きい寸法に設定されている。パッド35Pの寸法PD1,PD2がワード線WLの線幅LW2より大きくされることによって、コンタクトプラグCP2とワード線WLとの間に生じる接触抵抗を低減できたり、アライメントのずれに起因したコンタクトプラグCP2とワード線WLとの接触不良を抑制できたりする。セレクトゲート線SGLの線幅LWSは、例えば、ワード線WLの線幅LW2より大きい。セレクトゲート線SGLには、パッドが接続されず、引き出し領域150内のセレクトゲート線SGL上に、コンタクトプラグ図示せずが設けられている。本実施形態のフラッシュメモリにおいて、引き出し領域150のコンタクト形成領域200内におけるワード線引き出し線WL間のX方向及びY方向における各間隔D2X,D2Yは、メモリセルアレイ100内のワード線WL間の間隔LI2より大きい。コンタクト形成領域200内におけるワード線WL間のX方向及びY方向における各間隔D2X,D2Yは、ワード線WLの線幅LW2より大きい。本実施形態において、コンタクト形成領域200内におけるワード線WL間のX方向及びY方向における各間隔D2X,D2Yは、フォトリソグラフィの解像度の限界寸法の4分の1より大きい。例えば、コンタクト形成領域200内におけるワード線WL間の間隔D2X,D2Yは、フォトリソグラフィの解像度の限界寸法の4分の1以上でもよい。コンタクト形成領域200内におけるワード線WL間の間隔D2X,D2Yは、フォトリソグラフィの解像度の限界寸法以上であることが、より好ましい。パッド35Pの形成位置近傍におけるワード線WL間の間隔が、メモリセルアレイ100内のワード線WL間の間隔LI2より大きければ、引き出し領域150内コンタクト形成領域200内の全体におけるワード線WL間の間隔が、メモリセルアレイ100内におけるワード線WL間の間隔LI2より大きくなくともよい。ラインアンドスペースパターンのビット線BLにおいて、メモリセルアレイ100内及びY方向の引き出し領域におけるビット線BLの線幅及び配線間隔の関係が、上述のメモリセルアレイ100内及びX方向の引き出し領域150内のワード線WLの線幅LW2及び配線間隔L12,D2X,D2Yと同じであってもよい。本実施形態の半導体装置例えば、フラッシュメモリにおいて、複数回の側壁形成/転写工程によって、リソグラフィの解像度の限界寸法より小さい寸法のラインアンドスペースパターンを有する配線例えば、ワード線又はビット線が形成される。例えば、ラインアンドスペースパターンを有するワード線WLは、下地の加工のための側壁膜の形成及び側壁膜のパターンの転写を含む工程を1つのサイクルとして、そのサイクルを2n回nは1以上の整数繰り返すことによって、形成される。2n-1回目に形成された側壁膜は、2n回目の側壁膜を形成するための犠牲膜スペーサともよぶとなる。2n回目に形成された側壁膜に対応するパターンが、ワード線WLを形成するためのパターンとして、用いられる。複数回2n回の側壁形成/転写工程によって形成された複数のワード線WLは、例えば、リソグラフィの解像度の限界寸法より小さい線幅LW2をそれぞれ有し、リソグラフィの解像度の限界寸法より小さい配線間隔LI2を有して、メモリセルアレイ100内において隣接している。引き出し領域150のコンタクト形成領域200内におけるワード線WLのレイアウト及びワード線WL間の配線間隔が、メモリセルアレイ100内のワード線WLのレイアウト及びワード線WLの配線間隔LI2と同じである場合、素子及び配線の微細化に伴って、ワード線WLに接続されるパッド35Pを形成及び配置するためのスペースを確保することが、困難になる可能性がある。引き出し領域150内におけるワード線のX方向-Y方向間の折り曲げ位置、及び、コンタクト形成領域200内における配線WL間のX方向の間隔D2Xの大きさは、2n-1回目の側壁形成工程による側壁膜を形成するための芯材犠牲膜のフリンジの大きさ及び形成位置によって調整される。これによって、引き出し領域150のコンタクト形成領域200内においてX方向に隣接する配線WL間のX方向の間隔D2Xが、配線の線幅LW2及びメモリセルアレイ100内の配線WL間の間隔LI2の少なくとも一方より大きく確保される。2n回の側壁形成/転写工程によって形成される配線を含む本実施形態の半導体装置において、その製造工程中における引き出し領域150のコンタクト形成領域200内の2n-1回目の側壁形成/転写工程で形成された側壁膜2n-1番目の側壁膜を覆うように、マスクがフォトリソグラフィによって形成される。側壁膜を覆うマスクの寸法は、その側壁膜の寸法線幅より大きい。メモリセルアレイ100内において、2n-1回目の側壁形成/転写工程で形成された側壁膜に対応したパターンの側面上に、2n回目のプロセスによる側壁膜が形成されるのに対して、引き出し領域150のコンタクト形成領域200内において、側壁膜を覆うマスクに対応したパターンの側面上に、2n回目のプロセスによる側壁膜2n番目の側壁膜が形成される。2n回目の側壁膜の線幅は、2n-1回目の側壁膜の線幅以下である。これによって、コンタクト形成領域200内でY方向ワード線が折れ曲がる方向、ブロックの境界側に対して平行方向に隣接する配線WLのパッド形成位置の近傍において、配線WL間のY方向の間隔D2Yが、配線の線幅LW2及びメモリセルアレイ100内の配線WL間の間隔LI2の少なくとも一方より大きく確保される。このように、メモリセルアレイ100内よりも大きい配線間隔D2X,D2Yを引き出し領域150内に確保できる結果として、本実施形態の半導体装置は、引き出し領域150内において、パッド35P及びパッド35Pを形成するためのマスクを配置するスペース、及び、パッド35P及びマスクの加工マージンを大きくするためのスペースを、確保できる。また、本実施形態の半導体装置は、各配線WLに接続されるパッド35Pが他の部材と接触しないショートしない間隔D2X,D2Yを、引き出し領域150内に確保できる。それゆえ、本実施形態の半導体装置は、配線の線幅及び配線間隔ピッチを微細化できるとともに、引き出し領域150のコンタクト形成領域200内における、配線WL、パッド35P及びコンタクトプラグCP2のショートに起因した不良を低減できる。また、引き出し領域150内の配線WL間の間隔D2X,D2Yを大きくできることに伴って、配線WLに接続されるパッド35Pの寸法PD1,PD2を大きくできる。この結果として、パッド35PとコンタクトプラグCP2との接触面積を大きくでき、パッド35PとコンタクトプラグCP2との接触抵抗を小さくできる。したがって、第1の実施形態の半導体装置によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。c製造方法図4乃至図24を参照して、第1の実施形態の半導体装置例えば、フラッシュメモリの製造方法について、説明する。図6及び図7を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図6は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図7は、図6に対応する断面工程図を示している。図7のaは、図6のVIIa-VIIa線に沿う断面工程図を示している。図7のbは、図6のVIIb-VIIb線に沿う断面工程図を示している。図8は、図6のVIII-VIII線に沿う断面工程図を示している。図6乃至図8に示されるように、メモリセルアレイ100内において、ウェル領域図示せずが形成された半導体基板30上に、絶縁膜32例えば、シリコン酸化膜が、形成される。絶縁膜32は、例えば、シリコン基板に対する熱酸化処理によって形成される。絶縁膜32は、メモリセルのゲート絶縁膜トンネル絶縁膜、及び、セレクトトランジスタのゲート絶縁膜として用いられる。第1の導電層例えば、ポリシリコン33Aが、例えば、CVDChemicalVaporDeposition法によって、絶縁膜32上に形成される。絶縁膜32上の導電層33Aは、メモリセルのフローティングゲート電極、及び、セレクトトランジスタのゲート電極第1電極層として用いられる。尚、ポリシリコンの代わりに、窒化シリコンのような、電荷電子に対するトラップ準位を含む絶縁膜が、絶縁膜32上に形成されてもよい。そして、導電層33A上に、マスク層図示せずが形成される。この後、フォトリソグラフィ又は側壁転写技術によって、導電層33A上のマスク層に対する所定のパターンが、形成される。マスク層は、例えば、RIEReactiveIonEtchingによって加工される。これによって、Y方向に延在するラインアンドスペースパターンを有するマスク層図示せずが、メモリセルアレイ100内の導電層33A上に形成される。例えば、引き出し領域150内において、マスク層は、RIEによって除去され、導電層33Aの上面が露出する。このラインアンドスペースパターンのマスク層に基づいて、導電層33A、絶縁膜32及び半導体基板30が、例えば、RIEによって、加工される。これによって、メモリセルアレイ100内において、Y方向に延在する素子分離溝が、半導体基板30内に形成される。メモリセルアレイ100内の素子分離溝は、STIShallowTrenchIsolation構造を有する。加工された導電層33A及びその下方の半導体領域AAは、Y方向に延在する。また、引き出し領域150内において、RIE法によって、導電層及び絶縁膜が除去され、溝が形成される。そして、メモリセルアレイ100内及び引き出し領域150内において、溝が埋め込まれるように、絶縁膜31A,31Bが、半導体基板30上に形成される。これによって、メモリセルアレイ100内において、素子分離絶縁膜31Aが、素子分離溝に埋め込まれ、メモリセルが配置される素子形成領域アクティブ領域AAが、区画される。メモリセルアレイ100内の半導体基板30の表層に、素子分離領域素子分離絶縁膜STI及び素子形成領域半導体領域AAのラインアンドスペースパターンが形成される。また、引き出し領域150の溝は、素子分離絶縁膜31Bによって埋め込まれる。引き出し領域150内においても、メモリセルアレイ100内と同様に、ラインアンドスペースパターンの素子分離絶縁膜及び半導体領域が、形成されてもよい。導電層33A上のマスク層が、選択的に除去される。マスク層、導電層33A及び絶縁膜32は、ウェットエッチングやアッシングなどを用いて、加工又は除去されてもよい。導電層33A上のマスク層が除去された後、単層構造又は多層構造の絶縁体34が、例えば、CVD法、ALDAtomicLayerDeposition法、導電体に対する化学反応処理酸化処理、窒化処理又はこれらのラジカル処理によって、導電層33A上に形成される。絶縁体34は、例えば、メモリセルのゲート間絶縁膜又はブロック絶縁膜として用いられる。セレクトゲート線の形成領域において、導電層33Aの上面が露出するように、絶縁体34に、開口部スリットが形成される。第2の導電層35Aが、絶縁体34上に、形成される。導電層35Aは、シリコン例えば、ポリシリコン、シリサイド、ポリサイドポリシリコンとシリサイドの積層材のうち、いずれか1つが用いられる。但し、導電層35Aは、金属単元素金属又は合金でもよい。導電体35Aは、メモリセルのコントロールゲート電極ワード線WL、セレクトトランジスタのゲート電極セレクトゲート線として、用いられる。以上のように、メモリセル及びセレクトトランジスタの形成部材が、半導体基板30上に、形成される。以下では、配線ワード線、セレクトゲート線及びゲート電極など又は素子メモリセル、トランジスタなどを形成するための部材のことを、被加工層ともよぶ。第1のマスク層60が、導電層35A上に形成される。マスク層60は、例えば、積層構造を有する。積層構造のマスク層60は、例えば、導電層35A上の絶縁膜601と絶縁膜601上の半導体膜602とを含んでいる。積層構造のマスク層60において、絶縁膜601は、例えば、シリコン酸化膜から形成され、半導体膜602は、例えば、シリコン膜より具体的には、アモルファスシリコン膜から形成される。尚、導電層35A上のマスク層60は、単層構造でもよい。マスク層60の材料は、マスク層60上に積層される材料に応じて、窒化シリコン、炭化シリコン、炭酸化シリコン、酸窒化シリコン、ポリシリコン、有機物を含むシリコンなどが用いられてもよい。下層芯材62が、マスク層60上に積層される。下層芯材62は、例えば、絶縁体から形成される。下層芯材62としての絶縁体は、例えば、シリコン酸化膜である。中間層63が、下層芯材62上に積層される。中間層63は、例えば、シリコン窒化膜から形成される。例えば、反射防止膜64が、中間層63上に堆積される。本実施形態において、反射防止膜64として、BARCBottomAntiReflectiveCoating膜が、用いられる。BARC膜64は、例えば、カーボン膜又はカーボンを含む膜を用いて、形成されている。BARC膜64は、下地となる層ここでは、中間層63及びBARC膜64上に堆積される層例えば、後述の上層芯材に用いられる材料に応じて、中間層63上に堆積されない場合もある。複数の上層芯材65が、BARC膜64上に、形成される。上層芯材65は、例えば、レジスト材レジスト膜が用いられる。但し、上層芯材65は、下地層の材料及び上層芯材に対して形成される側壁膜の材料に応じて、例えば、シリコン、酸化シリコン、窒化シリコン及び炭化シリコンなどの中から選択された材料から形成されてもよい。上層芯材65がレジスト材以外の材料を用いて形成される場合、反射防止膜64を形成せずともよく、選択された材料の単体によって上層芯材65を形成できる。以下では、上層/下層芯材65,62のことを、犠牲層とよぶ場合もある。被加工層上に積層される各層60,62,63,64,65の材料は、隣接する層間で一方の部材を優先的に加工エッチング又は除去できる加工選択比以下では、エッチング選択比ともよぶが確保される組み合わせで積層されていれば、特に限定されず、上述の材料の組み合わせを適宜変更して積層してもよい。上層芯材65は、直線状のライン部直線部ともよぶ651とそのライン部651に接続されたフリンジ652とを有する平面パターンが形成されるように、フォトリソグラフィ及びエッチングによって、加工される。例えば、フォトリソグラフィは、ArFレーザを用いた液浸露光技術を用いて、実行される。液浸露光技術によるフォトリソグラフィの解像度の限界寸法、例えば、形成される配線の最小ハーフピッチは、k1×λ/NAで示される。λは、リソグラフィに用いる光源の波長露光波長、NAは、露光装置のレンズの開口数、k1はリソグラフィにおけるプロセスパラメータプロセスの難易度をそれぞれ示している。上層芯材65のライン部651は、図6及び図8に示されるように、メモリセルアレイ100内から引き出し領域150内へ、X向に沿って延在する。上層芯材65のフリンジ以下では、突起部又は突起パターンともよぶ652は、半導体基板表面に対して水平方向においてライン部651の側面からY方向に突出するように、引き出し領域150のコンタクト形成領域200内に、形成されている。例えば、フリンジ652は、隣接するブロック間の境界側に向かって、突出している。フリンジ652は、矩形状四角形状の平面形状を有するように、パターニングされている。ライン部651の線幅方向に対して平行方向ここでは、Y方向におけるフリンジ652の最大寸法D1Yは、ライン部651の線幅CW1より大きい。尚、X方向におけるフリンジ652の寸法D1Xは、ライン部651の線幅CW1より大きい。フリンジ652の平面形状は、四角形の角が欠けた形状、又は、四角形の角が丸くなった形状、又は、楕円形状、又は、円形状でもよい。本実施形態において、上層芯材65の平面パターンのように、ライン部651にライン部651の寸法線幅より大きい寸法のフリンジ652が接続された平面構造のことを、旗型構造とよぶ。上層芯材65は、メモリセルアレイ100内及び引き出し領域150内の配線例えば、ワード線のレイアウトを設定するためのベースパターンとなる。後述の工程によって共通の旗型構造の芯材から形成される配線が、コンタクト形成領域内で1つのグループを形成する。本実施形態では、1つの旗型構造の芯材に基づいた2回の側壁形成/転写工程によって、4本のワード線が1つのグループとして形成される。複数の旗型構造の上層芯材65が形成された後、上層芯材65に、スリミング処理トリミング処理ともよばれるが施される。上層芯材65に対するスリミング処理は、例えば、ドライエッチングによって実行される。このスリミング処理によって、上層芯材65のライン部651の線幅CW1は、スリミング処理前のライン部651の線幅CW1に比較して、小さくされる。例えば、スリミング処理後のライン部651の線幅CW1は、スリミング処理前のライン部651の線幅の2分の1程度にされる。ラインアンドスペースパターンの周期構造の形成におけるフォトリソグラフィの解像度の限界寸法によって、上層芯材65がパターニングされた場合、上層芯材65のライン部651の線幅CW1は、スリミング処理によって、フォトリソグラフィの解像度の限界寸法の半分2分の1程度にされる。例えば、スリミング処理前における上層芯材65のライン部651の線幅及びライン部651間の間隔スペースは、それぞれ80nm程度に設定されている。スリミング処理によって、ライン部651の線幅CW1は、40nm程度に設定され、X方向に隣接するライン部651間の間隔CI1は、120nm程度に設定される。尚、ここで例示した上層芯材65の線幅及び間隔の値は一例であって、上層芯材のライン部651によってラインアンドスペースパターンが形成されていれば、上記の値より大きくてもよいし、上記の値より小さくてもよい。また、芯材65に対するスリミング処理前において、芯材のライン部651の線幅及びライン部651間の間隔は、異なる大きさに設定されていてもよい。上層芯材65のフリンジ652は、ライン部651に対するスリミング処理と同じ条件下にさらされるため、ライン部651が細くなった分量に対応する大きさで、フリンジ652のサイズも小さくなる。但し、ライン部651の線幅とフリンジ652の寸法との大小関係はスリミング処理後であっても維持され、フリンジ652のY方向の寸法D1Yは、ライン部651の線幅CW2より大きい。スリミング処理後のフリンジ652の寸法は、フォトリソグラフィの解像度の限界寸法より大きいことが好ましいが、フォトリソグラフィの解像度の限界寸法以下になる場合もある。例えば、露出しているBARC膜炭素膜64は、上層芯材レジスト膜65に対するパターニング又はスリミング処理のためのエッチング条件にさらされるため、露出しているBARC膜64は、上層芯材65に対するエッチング時に、加工除去される。上層芯材65がスリミングされた後、上層芯材65上及びBARC膜64の側面上に、側壁膜を形成するための材料以下、側壁材とよぶが、堆積される。側壁材は、エッチング選択比加工選択比が確保されるように上層芯材と異なる材料が用いられ、例えば、シリコン酸化膜から形成される。カバレッジの良い膜を形成するために、ALDAtomicLayerDeposition法を用いて、膜が堆積されることが好ましい。尚、上層芯材65及び下層の部材とのエッチング選択比を確保することが可能であれば、シリコン窒化膜又は他の材料が、側壁材に用いられてもよい。上層芯材65の側面上に側壁材が残存するように、側壁材に対してエッチバックが施される。これによって、側壁膜70が、旗型構造の上層芯材65の側面上に、自己整合的に形成される。側壁膜70は、上層芯材65の周囲を取り囲む閉ループ形状を有するように、メモリセルアレイ100及び引き出し領域150にまたがって形成される。側壁材に対するエッチバックの時間及び強度は、上層芯材65の側面上に残存する側壁材の線幅LW1が、メモリセルアレイ100内における上層芯材65の線幅CW1とほぼ同じ寸法となるように、制御される。例えば、側壁膜70の線幅LW1は、フォトリソグラフィの解像度の限界寸法の半分1/2程度にされる。本実施形態においては、側壁膜70の線幅LW1は、40nm程度に設定される。以下において、側壁膜の線幅膜厚は、半導体基板表面に対して水平方向における側壁膜の最大寸法又は側壁膜の底部の寸法とする。メモリセルアレイ100内において、芯材65を挟まないでY方向に隣接する側壁膜70間の間隔LI1は、側壁膜70の線幅LW1又は上層芯材65のライン部651の線幅CW1とほぼ同じ大きさここでは、40nm程度であることが好ましい。メモリセルアレイ100内において、側壁膜70は、X方向に延在する直線状の平面パターンラインパターンを有する。引き出し領域150内において、側壁膜70の平面パターンは、旗型構造の上層芯材65の形状に応じて、変形する。本実施形態において、引き出し領域150内において、側壁膜70は、ライン部651に接続されたフリンジ652によって、X方向からY方向ブロックの境界側又はY方向からX方向に折れ曲がる。1つの上層芯材65に対して形成される閉ループ状の側壁膜70において、フリンジ652を挟んで対向する側壁膜70の部分の間隔は、フリンジ652の大きさに対応し、側壁膜70の線幅LW1より大きい。Y方向においてフリンジ652を挟んで対向する側壁膜70の部分は、メモリセルアレイ100内の側壁膜70間の間隔LI1,CW1より大きい間隔D1Yを有する。フリンジ652を挟んで対向する側壁膜70の部分の間隔D1Yは、例えば、フォトリソグラフィの解像度の限界寸法以上である。尚、引き出し領域150内において、隣接するフリンジ652上にそれぞれ形成される側壁膜70間の間隔は、メモリセルアレイ100内の側壁膜70間の間隔LI1,CW1以上であることが好ましい。以上のように、芯材犠牲層上への側壁材の堆積及び側壁材に対するエッチバックを含む側壁形成工程によって、配線の形成に用いられる側壁膜70が芯材65の側面上に形成される。1回目の側壁形成工程によって形成された1番目の側壁膜は、後述の2回目の側壁形成工程によって形成される側壁膜に対する芯材のパターンを形成するための部材である。以下では、説明の明確化のために、1回目の側壁形成工程によって形成された側壁膜70のことを、側壁スペーサー70とよぶ場合もある。図9及び図10を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図9は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図10は、図9に対応する断面工程図を示している。図10のaは、図9のXa-Xa線に沿う断面工程図を示している。図10のbは、図9のXb-Xb線に沿う断面工程図を示している。図9及び図10のbに示されるように、引き出し領域150のコンタクト形成領域200内のそれぞれにおいて、上層芯材65のフリンジ652及び側壁膜70が覆われるように、レジストマスク80Aが、フォトリソグラフィ及びエッチングによって、形成される。例えば、レジストマスク80Aは、フリンジ652の全体を覆わないように、パターニングされている。ライン部651とフリンジ652との接続箇所の近傍において、フリンジ652の上面は、レジストマスク80Aに覆われずに、露出する。図9及び図10のaに示されるように、メモリセルアレイ100内には、レジストマスクは形成されず、側壁膜70及び上層芯材65が露出している。レジストマスク80Aの寸法RA1,RB1及び形成位置は、フリンジ652のレジストマスク80Aによって覆われている部分のY方向の寸法DAが、形成されるべき配線ワード線の線幅又は配線間隔ハーフピッチより大きくなるように、設定される。例えば、レジストマスク80AのX方向の寸法例えば、長さ又は最大寸法RB1は、フリンジ652のX方向の寸法以上に設定されている。レジストマスク80AのX方向の寸法RB1は、フリンジ652及び側壁膜70の両方が覆われるように、側壁膜70の線幅LW1の2倍の大きさとフリンジ652のX方向の寸法との合計和以上であることが好ましい。レジストマスク80AのY方向の寸法例えば、幅又は最小寸法RA1は、上述のようにフリンジ652のサイズ及びマスク80Aの形成位置に応じて調整され、例えば、側壁膜70の線幅LW1とフリンジ652のレジストマスク80Aで覆われている部分の寸法DXとの和より大きい。尚、レジストマスク80Aは、後述の実施形態例えば、第5の実施形態のように、側壁材ここでは、シリコン酸化膜にエッチバックを施す前に、上層芯材65を覆う側壁材上に、形成されてもよい。この場合、レジストマスク80Aが側壁材上に形成された後、その側壁材に対してエッチバックが施され、側壁膜70が芯材65の側面上に、自己整合的に形成される。図11乃至図13を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図11は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図12は、図11に対応する断面工程図を示している。図12のaは、図11のXIIa-XIIa線に沿う断面工程図を示している。図12のbは、図11のXIIb-XIIb線に沿う断面工程図を示している。図13は、図12に示される製造工程に連続する工程の断面工程図を示している。図13のaは、図12のaの工程に続く断面工程図に対応している。図13のbは、図12のbの工程に続く断面工程図に対応している。図11、図12のa及びbに示されるように、上層芯材のフリンジの一部652’がレジストマスク80Aに覆われた状態で、上層芯材がエッチングによって選択的に除去される。上層芯材を除去するためのエッチングは、ドライエッチングでもよいし、ウェットエッチングでもよい。但し、本実施形態のフラッシュメモリの製造方法において、上層芯材を除去するための処理として、アッシングは含まない。レジスト材の上層芯材及びBARC膜が形成される場合、上層芯材の除去を含まない。上層芯材が、シリコン、酸化シリコン、窒化シリコン及び炭化シリコンなどから選択された1つの材料であれば、上層芯材がレジストマスク80Aで覆われた状態で、上層芯材をエッチングによって選択的に除去した後に、レジストマスク80Aを除去する場合において、レジストマスク80Aの除去に、アッシングが用いられてもよい。メモリセルアレイ100内及び引き出し領域150内のレジストマスク80Aに覆われていない部分において、上層芯材のライン部が除去され、側壁膜70が選択的に残存する。上層芯材を除去するためのエッチングによって、上層芯材下のBARC膜がオーバーエッチングにより除去され、下層の中間層63の上面が露出する。引き出し領域150のコンタクト形成領域200内において、レジストマスク80Aに覆われたフリンジの部分以下、残存部又は残存パターンともよぶ652’は、BARC膜64上に、残存する。上述のように、フリンジの残存部652’のY方向の寸法DXは、形成される配線ワード線の線幅又は配線間隔より大きい。矩形状の残存部652’において、残存部652’の3辺が側壁膜70に接している。コンタクト形成領域200内において、残存部652’と残存部652’に接しない側壁膜70とのY方向における間隔スペースDYは、形成される配線の線幅の2倍より大きいことが好ましい。図13に示されるように、コンタクト形成領域200内のレジストマスクが除去された後、側壁膜側壁スペーサー70及び残存部652’をマスクに用いて、中間層が加工される。これによって、側壁スペーサー70及び残存部652’のパターンが、下層の中間層63Aに転写される。以下では、側壁膜70及び残存部652’のパターンが転写された中間層63Aのことを、上層マスク63Aともよぶ。側壁膜70のパターンが転写された上層マスク63Aのライン部直線状のパターン631の線幅は、側壁膜70の線幅LW1と実質的に同じ大きさを有する。また、上層マスク63Aのライン部直線部631間の間隔は、上層芯材の線幅CW1又は側壁スペーサー70間の間隔LI1と実質的に同じ大きさを有している。コンタクト形成領域200内において、残存部652’と側壁膜70とのパターンが転写された上層マスク63Aの矩形状のパターン632のY方向における寸法DWは、マスク63Aのライン部631の線幅LW1又は間隔LI1,CW1より大きく、さらには、メモリセルアレイ100内に形成される配線の線幅又は配線間隔より大きい。コンタクト形成領域200内における上層マスク63Aの矩形パターン631の寸法DA’は、例えば、フォトリソグラフィの解像度の限界寸法以上であることが好ましい。図14及び図15を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図14は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図15は、図14に対応する断面工程図を示している。図15のaは、図14のXVa-XVa線に沿う断面工程図を示している。図15のbは、図14のXVb-XVb線に沿う断面工程図を示している。上層マスク上の側壁マスク及び上層芯材の残存部が除去された後、上層マスクをマスクとして、下層芯材が、例えば、エッチングによって加工される。これによって、上層マスクのパターンが、下層芯材に転写される。下層芯材が加工された後、上層マスクは、例えば、エッチングによって、選択的に除去される。例えば、中間層にシリコン窒化膜が用いられている場合、Hotリン酸熱リン酸で選択的に剥離できる。これによって、図14及び図15に示されるように、側壁スペーサー及びフリンジの残存部のパターンが、上層マスクを介して、2番目2n番目の側壁膜を形成するための下層芯材62Aに、転写される。加工された下層芯材62Aのパターン犠牲パターンともよぶは、1番目2n-1番目の側壁膜側壁スペーサーに対応したライン部配線スペーサーパターンともよぶ621とフリンジの残存部に対応した矩形状のパターン矩形部又はコンタクトスペーサーパターンともよぶ622とを含む。加工された下層芯材62Aは、1つの矩形部コンタクトスペーサーパターン622に、2つのライン部配線スペーサーパターン621が接続された平面形状を有する。下層芯材62Aのライン部621は、メモリセルアレイ100から引き出し領域150内に延在する。ライン部621は、メモリセルアレイ100内において、X方向に延在する直線状の平面形状を有する。そして、ライン部621は、引き出し領域150内においてY方向に折れ曲がっている。下層芯材62Aの矩形部622は、コンタクト形成領域200内に形成される。2つのライン部621のそれぞれは、矩形部622の端部角に、1つずつ接続されている。パターンが転写された下層芯材62Aに対して、スリミング処理が施される。図15のaに示されるように、このスリミング処理によって、スリミング処理後の下層芯材62Aのライン部621の線幅CW2は、スリミング処理前のライン部621の線幅LW1図15中において点線で表記の半分程度にされる。スリミング処理後の下層芯材62Aのライン部621間の間隔CI2は、スリミング処理後のライン部621の線幅CW2の3倍程度の大きさを有している。例えば、スリミング処理後のライン部621の線幅CW1が20nm程度に設定されるように、下層芯材に対するスリミング処理が実行される。この場合、ライン部621間の間隔CI2は、60nm程度に設定されている。図15のbに示されるように、下層芯材62Aの矩形部622のY方向の寸法D2Yは、ライン部621の線幅CW2より大きい。矩形部622のX方向の寸法D2Xも、ライン部621の線幅CW2より大きい。下層芯材62Aの矩形部622もスリミングされるため、スリミング処理後の矩形部の寸法D2Y,D2Xは、スリミング処理前の矩形部622の寸法DW図15中において点線で表記より小さくなる。コンタクト形成領域200内において、1つの芯材62Aのライン部621と矩形部622とのY方向における間隔DBは、形成される配線の線幅の2倍より大きい。尚、上述の製造工程において、下層芯材6262A上に、中間層及び反射防止膜が積層され、側壁膜側壁スペーサー及び上層芯材のパターンが中間層及び反射防止膜に、転写される。しかし、中間層及びBARC膜を形成せずに、下層芯材6262A上に、側壁スペーサー及び上層芯材を直接形成し、側壁スペーサー及び上層芯材の残存部のパターン621,622を、下層芯材62Aに直接転写してもよい。図16乃至図19を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図16は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図17及び図18は、図16に対応する断面工程図を示している。図17のaは、図16のXVIIa-XVIIa線に沿う断面工程図を示している。図17のbは、図16のXVIIb-XVIIb線に沿う断面工程図を示している。図18は、図16のXVIII-XVIII線に沿う断面工程図を示している。図19は、図17及び図18に示される製造工程に連続する工程の断面工程図を示している。図19のaは、図17のaの工程に続く断面工程図に対応している。図19のbは、図17のbの工程に続く断面工程図に対応している。図16乃至図18に示されるように、例えば、図6乃至図8に示された方法と同様の方法側壁形成工程を用いて、スリミングされた下層芯材62Aの側面上に、配線の形成に用いられる第2の2番目の側壁膜71が、形成される。例えば、側壁膜71は、ALD法を用いて形成されたシリコン窒化膜である。例えば、側壁膜71の線幅LW2が、形成されるべき配線の線幅に対応するように、堆積時の側壁膜側壁材71の膜厚及び側壁膜71に対するエッチバックの条件が設定される。本実施形態において、2回目の側壁形成工程によって形成された側壁膜71は、配線ワード線を形成するためのマスクパターンに対応する。以下では、2回目の側壁形成工程によって形成された側壁膜71のことを、側壁マスク71ともよぶ。図18に示されるように、側壁マスク71は、下層芯材62Aのライン部621の形状に沿って、メモリセルアレイ100内から引き出し領域150内へ延在する。引き出し領域150内において、側壁マスク71は、下層芯材62Aの矩形部スペーサーパターン622の形状に応じて折れ曲がる。側壁マスク71は、下層芯材62を取り囲むように、閉ループ状の平面形状を有している。1つの下層芯材62Aの外側外周の側面及び内側内周の側面に対して、閉ループ状の側壁マスク71が形成される。パターニングされた下層芯材62Aのライン部621のX方向の両端に矩形部622がそれぞれ設けられているか、又は、ライン部621のX方向の一端のみに矩形部622が設けられているかに応じて、分離された2つの閉ループ状の側壁マスク71が1つの下層芯材62Aに対して形成される場合もあるし、連続した1つの閉ループ状の側壁マスク71が1つの下層芯材62Aに対して、形成される。図17のaに示されるように、側壁マスク71の線幅LW2は、メモリセルアレイ100内における下層芯材62Aの配線スペーサーパターンとしてのライン部621の線幅CW2と実質的に同程度の大きさに、設定される。例えば、側壁マスク71の線幅LW2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有する。より具体的な一例としては、側壁マスク71の線幅LW2は、20nm程度に設定される。メモリセルアレイ100内において、ライン部621を挟まないで対向する側壁マスク71間の間隔LI2は、例えば、側壁マスク71の線幅LW2又はライン部621の線幅CW2と実質的に同じ大きさを有している。尚、側壁マスク71の線幅LW2及び間隔CW2,LI2は、フォトリソグラフィの解像度の限界寸法の2分の1から4分の1の範囲内であってもよい。図17のbに示されるように、引き出し領域150内において、下層芯材62Aの矩形部コンタクトスペーサーパターン622を挟んでY方向に対向する側壁マスク71の間隔は、矩形部622のY方向の寸法D2Yに対応する。下層芯材62Aの矩形部622を挟んでX方向に対向する側壁マスク71の間隔は、コンタクトスペーサーパターンとしての矩形部622のX方向の寸法D2Xに対応する。引き出し領域150内における芯材62Aの外側及び内側の閉ループ状の側壁マスク71間の間隔D2X,D2Yは、メモリセルアレイ100内における側壁マスク71間の間隔CW2,LI2より大きい。矩形部622を挟んで対向する側壁マスク71間の間隔D2X,D2Yは、フォトリソグラフィの解像度の限界寸法より大きいことが好ましい。コンタクト形成領域200内における下層芯材62Aの矩形部622のサイズD2X,D2Yを調整するために、上述の製造工程において、上層芯材のフリンジ及びフリンジを覆うレジストマスクの大きさが適宜調整される。引き出し領域150において、上層のパターンに基づく下層芯材62Aの矩形部622が、スペーサーとして、コンタクト形成領域200内の側壁マスク71間に設けられていることによって、メモリセルアレイ100の側壁マスク71間の間隔LI2,CW2より大きい間隔D2X,D2Yが、コンタクト形成領域200内の側壁マスク71間に確保される。これによって、コンタクト形成領域200内の配線に接続されるパッドが形成される位置において、メモリセルアレイ100内に形成される配線間の間隔より大きい間隔を、確保できる。コンタクト形成領域200内において、下層芯材62Aのライン部621と矩形部622との間隔が、形成される側壁マスク配線の線幅LW2の2倍より大きく設定されていることによって、矩形部622の側面上の側壁マスク71が、ライン部621の側面上の側壁マスク71に接触しない。配線のパターンに対応した側壁マスク71が形成された後、レジストマスク81Aが、フォトリソグラフィ及びエッチングによって、コンタクト形成領域200内の矩形部622を覆うように、矩形部200上及び側壁マスク71上に、形成される。レジストマスク81Aは、配線ここでは、ワード線のパッドが形成される予定の領域内に形成される。例えば、レジストマスク81Aは矩形状の平面形状を有し、レジストマスク81Aの各辺の寸法RA2,RB2は、フォトリソグラフィの解像度の限界寸法以上に設定されている。レジストマスク81AのY方向の寸法RA2は、矩形部622及び矩形部622のY方向の側面上の側壁マスク71が覆われるように、側壁マスク71の線幅LW2の2倍と矩形部622のY方向の寸法D2Yとの合計の寸法より大きい。レジストマスク81AのX方向の寸法RB2は、矩形部622のX方向における側面上の側壁マスク71及び矩形部622の全体を覆わないように、矩形部622のX方向の寸法D2Xより小さい。下層芯材62Aの矩形部622の一部分がレジストマスク81Aに覆われた状態で、下層芯材62Aを除去するためのエッチングが実行される。下層芯材62Aを除去するためのエッチングは、ウェットエッチングでもよいしドライエッチングでもよい。但し、ここでは、下層芯材を除去するための方法として、アッシングは用いられない。これによって、図19に示されるように、側壁マスク71間の下層芯材が、選択的に除去される。図19のa及びbに示されるように、メモリセルアレイ100内及び引き出し領域150内において、下層芯材のライン部は除去され、マスク層60の上面が露出する。一方、図19のbに示されるように、レジストマスク81Aに覆われている下層芯材62Aの矩形部の一部分622’は、ほとんどエッチングされずに、マスク層60上に残存する。レジストマスク81Aに覆われていない矩形部の部分は、下層芯材62Aのライン部と同様に、エッチングによって除去される。尚、上述の製造工程において、1番目の側壁膜側壁スペーサーと上層芯材の残存部のパターンが、下層芯材に転写され、パターンが転写された下層芯材の側面上に、第2の側壁膜側壁マスクが、形成されている。但し、下層芯材を用いずに、上層芯材の除去後、第2の側壁膜71が、第1の側壁膜及び残存した上層芯材又は、レジストマスクの側面上に直接形成されてもよい。この場合、マスク層又は被加工層上に下層芯材を形成せずともよい。図20乃至図22を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図20は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図21は、図20に対応する断面工程図を示している。図21のaは、図20のXXIa-XXIa線に沿う断面工程図を示している。図21のbは、図20のXXIb-XXIb線に沿う断面工程図を示している。図22は、図21に示される製造工程に連続する工程の断面工程図を示している。図22のaは、図21のaの工程に続く断面工程図に対応している。図22のbは、図21のbの工程に続く断面工程図に対応している。図20及び図21に示されるように、残存した芯材622’上のレジストマスクが除去された後、レジストマスク82が、フォトリソグラフィ及びエッチングを用いて、セレクトゲート線セレクトトランジスタが形成される領域内に、形成される。セレクトゲート線を形成するためのレジストマスク82の線幅LWSは、例えば、フォトリソグラフィの解像度の限界寸法より大きく、所定のチャネル長のセレクトトランジスタが形成される大きさに設定されている。尚、セレクトゲート線を形成するためのレジストマスク82は、コンタクト形成領域200内の下層芯材622’を残存させるためのレジストマスクと同時に形成されてもよい。この場合、レジストマスク82のパターンが、下層芯材に転写され、セレクトゲート線の形成領域内に、セレクトゲート線のパターンに対応する下層芯材が、残存する。これによって、セレクトゲート線を形成するためのマスクの形成工程とパッドを形成するためのマスクの形成工程とを同時に実行でき、フラッシュメモリの製造工程を簡略化できる。側壁マスク71、残存した矩形部622’及びレジストマスク又は、残存した芯材82のパターンをマスクにして、下層のマスク層以下では、下層マスクともよぶ60Aが、例えば、エッチングを用いて、加工される。メモリセルアレイ100内において、側壁マスク71に対応するパターンが、積層構造の下層マスク60Aが含むアモルファスシリコン膜602A及びシリコン酸化膜601Aに、それぞれ転写される。これによって、配線を形成するためのパターンを有する下層マスク60Aが、形成される。本実施形態の製造方法によって形成される半導体装置が、NAND型フラッシュメモリである場合、側壁マスク71に基づいて形成されたマスクパターンは、ワード線及びワード線に接続されるメモリセルを形成するためのパターンに対応する。引き出し領域150内において、側壁マスク71のパターンが、マスク層60Aに転写されるとともに、コンタクト形成領域200内において、残存した矩形部622’に対応するパターンが、アモルファスシリコン膜602C及びシリコン酸化膜601Cに、それぞれ転写される。これによって、引き出し領域150のコンタクト形成領域200内に、側壁マスク71の線幅LW2より大きい寸法D2Yを有するマスク層60Cが、形成される。マスク層60Cのパターンは、配線に接続されるパッドを形成するためのパターンに、対応する。メモリセルアレイ100内において、レジストマスク82のパターンが、アモルファスシリコン膜602B及びシリコン酸化膜601Bに転写される。側壁マスク71及び矩形部622’にそれぞれ対応したマスク層60A,60Cが形成されるのと同時に、セレクトゲート線及びセレクトトランジスタを形成するためのマスク層60Bが、形成される。このように、それぞれ異なる寸法を有するマスク層60A,60B,60Cが、実質的に共通の工程で形成される。側壁マスク、残存した芯材及びレジストマスクが、パターンが転写されたマスク層60A,60B,60C上から除去された後、図22に示されるように、パターンが転写されたマスク層60A,60B,60Cをマスクに用いて、被加工層としての導電層35B、絶縁体34、電荷蓄積層33及びゲート絶縁膜32が、順次加工される。これによって、メモリセルアレイ100内に、ラインパターンの導電層35Bとラインパターン間のスペースパターンとを含むラインアンドスペースパターンが形成される。この段階において、ラインパターンを形成する導電層35Bは、閉ループ状の平面形状を有している。ライン状の導電層35Bとアクティブ領域AAとの交差箇所に、メモリセルが形成される。メモリセルは、電荷蓄積層33とコントロールゲート電極とを有する電界効果トランジスタである。形成されたラインパターンとしての導電層35Bが、ワード線であるとともにメモリセルのコントロールゲート電極として、用いられる。コンタクト形成領域200内において、矩形状の平面形状の導電層35Cが形成される。矩形状の導電層35CのX方向又はY方向の端部に、閉ループ状のラインパターン導電層35Bが接続されている。矩形状の導電層35Cは、メモリセルアレイ100内のラインパターン導電層35Bの線幅LW2及び隣接するラインパターン35A間の間隔LI2より大きい寸法D2Yを有している。例えば、矩形状の導電層35Cは、フォトリソグラフィの解像度の限界寸法以上の寸法を有していることが好ましい。メモリセルアレイ100内において、レジストマスク又はそれに対応したパターンに基づいて加工されたマスク層60Bの下方に、セレクトゲート線35S,33Sが形成される。セレクトゲート線35Sとアクティブ領域AAとの交差箇所に、セレクトトランジスタが形成される。例えば、加工された導電層35B,35Sをマスクに用いて、イオン注入が実行される。これによって、トランジスタのソース/ドレインとしての拡散層39,39Sが、トランジスタのゲート電極に対して自己整合的に、半導体基板30内に形成される。図23及び図24を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図23は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図24は、図23に対応する断面工程図を示している。図24のaは、図23のXXIVa-XXIVa線に沿う断面工程図を示している。図24のbは、図23のXXIVb-XXIVb線に沿う断面工程図を示している。図23及び図24に示されるように、メモリセルアレイ100内にラインアンドスペースパターンの導電層35B及びコンタクト形成領域内の矩形状の導電層35Cが形成される。それらを形成するためのマスク層がエッチングによって除去された後、レジストマスク85が、メモリセルアレイ100内及び引き出し領域150内の導電層35B,35Cを覆うように、半導体基板30上に形成される。例えば、十字状の開口部OP1が、コンタクト形成領域200内の矩形状の導電層35C上方に、フォトリソグラフィ及びエッチングによって、レジストマスク85内に形成されている。コンタクト形成領域200内の導電層35Cの一部分が、十字状の開口部OP1を介して露出する。開口部OP1を有するレジストマスク85をマスクに用いて、コンタクト形成領域200内の導電層35Cが、エッチングされる。これによって、閉ループ状の導電層35Bがループカットされ、図4乃至図6に示されるように、互いに独立な配線ここでは、ワード線が形成される。また、このループカット工程によって配線の独立性が確保されるのと同時に、ラインパターンに接続された矩形状の導電層35Cが十字状の開口部の形状に対応して4つに分割され、各配線WLに接続されたパッド35Pが形成される。形成されたワード線WLは、引き出し領域150内でX方向からY方向又はY方向からX方向に折れ曲がっている。ワード線WLの折れ曲がる位置は、1番目の側壁膜側壁スペーサーを形成するための旗型構造の芯材のフリンジの形成位置及びサイズに応じて、設定される。また、形成されたワード線WLのX方向における配線間隔D2Xは、旗型構造の芯材のフリンジのサイズX方向の寸法に応じて、設定されている。ワード線WLは、パッドフリンジ35Pの頂点角から延在するように形成される。また、4本のワード線WLが1つのグループとして、4本のワード線WLごとに、引き出し領域150の各コンタクト形成領域200内にまとまって形成される。コンタクト形成領域200内において、ワード線WL及びワード線WLに接続されるパッドは、X方向及びY方向に対して対称なレイアウトを有するように、形成される。尚、1つのコンタクト形成領域200にまとまって形成されるワード線WL及びパッド35Pの数は、ワード線を形成するために用いられる複数の側壁膜のパターンの転写回数又は、側壁膜の形成回数に応じて、変化する。例えば、ワード線を形成するための側壁膜の転写回数が、2n回で示される場合、1つのコンタクト形成領域200にまとまって形成されるワード線WLの本数及びパッド35Pの個数は、4nで示される。本実施形態の製造方法において、メモリセルアレイ100のX方向の一端側に関して、閉ループ状の導電層35Cがループカットされる工程が図示されているが、メモリセルアレイ100のX方向の他端側に関しても、共通の工程によって導電層35Cがループカットされる。尚、メモリセルアレイ100のX方向の他端側において、配線の独立性が確保されるように閉ループ状のパターン導電層35Bが分割されるのであれば、図23及び図24に示される工程と同様に、ループカット工程によってパッド35Pが形成されてもよいし、パッド35Pが形成されなくともよい。また、ループカット工程は、被加工層としての導電層35を加工する前に、閉ループ状のマスク層60A,60Cに対して実行されてもよい。この場合、導電層35は、配線及び配線に接続されるパッドに対応するパターンを含む互いに独立なマスク層に基づいて、加工される。さらには、被加工層35上のシリコン酸化膜601とアモルファスシリコン膜602とを含む積層マスク60に対するパターンの転写工程において、アモルファスシリコン膜602を加工する工程とシリコン酸化膜601を加工する工程の間に、ループカット工程が実行されてもよい。この場合、側壁マスク71及びレジストマスク90のパターンが、アモルファスシリコン膜602に転写され、アモルファスシリコン膜602の下方のシリコン酸化膜601にパターンが転写される前に、閉ループ状にパターニングされたアモルファスシリコン膜602に、ループカットが施される。そして、配線及び配線に接続されるパッドに対応する独立なパターンのアモルファスシリコン膜602をマスクにして、シリコン酸化膜602及び導電層35が、順次加工される。閉ループ状のパターン導電層に対するループカットにより、ワード線WL及びパッド35Pが形成された後、図4及び図5に示されるように、半導体基板30上に、第1の層間絶縁膜51が形成される。ドレイン側セレクトトランジスタのドレイン拡散層39S、ソース側セレクトトランジスタのソース拡散層及びパッド35Pなどのような、コンタクトプラグの形成位置において、コンタクトホールが第1の層間絶縁膜51内に形成される。タングステンW又はモリブデンMoなどの導電体が、コンタクトホール内に自己整合的に埋め込まれ、コンタクトプラグCP1,CP2が形成される。第1の配線レベルM0において、銅Cu又はアルミニウムAlなどの金属膜が、例えば、スパッタ法によって、第1の層間絶縁膜51上及びコンタクトプラグCP1,CP2上に、堆積される。堆積された金属膜は、フォトリソグラフィ及びエッチングによって、所定の形状に加工され、コンタクトプラグCP1,CP2に接続される配線層中間配線59A,59Bが、形成される。第2の層間絶縁膜52が、第1の層間絶縁膜51上及び配線層59A,59B上に、形成される。そして、第2の層間絶縁膜52内に形成されたビアホール内に、配線層59Aに接続されるビアプラグVPが、埋め込まれる。第2の配線レベルM1において、第2の層間絶縁膜52上に、ビット線BL及び第3の層間絶縁膜53が形成される。ビット線BLは、1回以上の側壁転写工程に用いたパターニングによって形成されてもよいし、フォトリソグラフィ及びエッチングを用いて形成されてもよい。また、ビット線BLは、ダマシン法を用いて形成されてもよい。例えば、ビット線BLが埋め込まれるダマシン溝は、1回以上の側壁転写工程によって、第3の層間絶縁膜53内に形成できる。ビット線BLを形成するための側壁転写工程は、本実施形態で述べたワード線を形成するために用いられた側壁転写工程でもよい。以上の工程によって、本実施形態の半導体装置フラッシュメモリが形成される。上述のように、フラッシュメモリの配線ここでは、ワード線は、複数回2n回の側壁形成工程及び側壁転写工程を用いて、形成される。上述の製造方法によって、ワード線WLの線幅LW2及びワード線WL間の間隔LI2がフォトリソグラフィの解像度の限界寸法より小さくなるように、ワード線WL及びワード線WLに接続されるメモリセルMCが形成される。例えば、2回の側壁転写工程及び側壁形成工程によってワード線WLのパターンが形成される場合、ワード線WLの線幅LW2は、フォトリソグラフィの解像度の限界寸法の2分の1以下であって、フォトリソグラフィの解像度の限界寸法の4分の1程度の寸法を有する。このように、本実施形態のフラッシュメモリの製造方法は、複数回の側壁形成/転写工程によって、フォトリソグラフィによって形成できる限界のハーフピッチより小さい寸法のラインアンドスペースパターン配線パターンを含む半導体装置を、提供できる。複数回の側壁形成/転写工程によって、配線が形成されるフラッシュメモリにおいて、引き出し領域150のコンタクト形成領域200内において2回目の側壁形成工程によって形成される側壁マスク71に対する犠牲層の寸法線幅が、メモリセルアレイ100内の犠牲層と同じ微細な線幅リソグラフィの解像度の限界寸法より小さい寸法である場合、コンタクト形成領域200内の側壁マスク71間の間隔がメモリセルアレイ100内の側壁膜71間の間隔LI2と同様に小さくなるため、素子及び配線の微細化の推進とともに、ワード線WLに接続されるパッド35Pを形成及び配置するためのスペースを確保することが困難になる可能性がある。本実施形態のフラッシュメモリの製造方法のように、複数回2n回の側壁形成/転写工程によって形成される配線を含む半導体装置の製造方法において、1回目2n-1回目の側壁形成工程の側壁膜側壁スペーサー70に対する芯材上層芯材65が除去される前に、その芯材を覆うマスク80Aが、配線に接続されるパッドを形成する領域コンタクト形成領域200内に形成される。マスク80Aによって芯材の一部分が覆われた状態で、芯材65を除去するための処理が実行される。メモリセルアレイ100内の芯材が除去されるのに対して、マスク80Aに覆われている芯材652’はコンタクト形成領域200内に残存する。この残存させた芯材652’に対応するパターンの側面上に、2回目2n回目の側壁形成工程の側壁膜側壁マスク71が形成される。残存した芯材652’の大きさを制御することによって、メモリセルアレイ100内から引き出し領域150内に延在する配線WLにおいて、引き出し領域150のコンタクト形成領域200内における配線WLの間隔Y方向における配線間隔D2Yを、メモリセルアレイ100内における配線WLの間隔LI2より大きくできる。それゆえ、本実施形態のフラッシュメモリの製造方法において、メモリセルアレイ100内の部材に対するパターニング及び加工と実質的に共通同時の工程プロセスを用いて、引き出し領域150内コンタクト形成領域200内において、配線のパッド及びパッドを形成するためのレジストマスク81Aを配置するスペース、或いは、パッド及びマスクの加工マージンのためのスペースを、確保できる。したがって、本実施形態のフラッシュメモリの製造方法は、コンタクト形成領域200内において、配線及び配線間隔ピッチの微細化に起因したパッド、配線及びコンタクトとの間に生じるショート短絡を防止でき、そのショートに起因するデバイスの不良を低減できる。この結果として、本実施形態のフラッシュメモリの製造方法は、素子及び配線の微細化に起因する半導体装置の製造歩留まりの低下を、抑制できる。また、本実施形態のフラッシュメモリの製造方法は、複雑な製造工程の追加無しに、異なる寸法配線幅又は配線間隔を含む配線及びその配線に接続されるパッド及びコンタクトプラグを、形成できる。したがって、第1の実施形態の半導体装置の製造方法によれば、信頼性の高い微細なパターンを含む半導体装置を、提供できる。2第2の実施形態図25乃至図31を参照して、第2の実施形態の半導体装置例えば、フラッシュメモリの構造及び製造方法について説明する。尚、本実施形態において、第1の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第1の実施形態の半導体装置の製造方法が含む製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。a構造図25を用いて、本実施形態のフラッシュメモリの構造について説明する。図25は、本実施形態の平面構造を示す平面図である。尚、図25のVa-Va線、Vb-Vb線及びVc-Vc線に沿う断面構造は、上述の図5のa、b及びcに示される構造とそれぞれ実質的に同じで構造あるため、ここでの説明は省略する。本実施形態の半導体装置は、第1の実施形態と同様に、フラッシュメモリである。本実施形態のフラッシュメモリのワード線は、第1の実施形態と同様に、2n回本実施形態では、n=1の側壁転写工程側壁形成工程によって、形成される。メモリセルMCが接続されたワード線WLは、メモリセルアレイ100から引き出し領域150内に延在する。引き出し領域150のコンタクト形成領域200内において、ワード線WLに、パッド35Pが接続されている。本実施形態のフラッシュメモリは、第1の実施形態と同様に、4本4n本のワード線WL及びそれに対応するパッド35Pが、1つのグループとして、1つのコンタクト形成領域200内に配置されている。本実施形態のフラッシュメモリにおいて、第1の実施形態とは異なって、ワード線WLは、パッド35Pの頂点角ではない箇所辺から延在する。コンタクト形成領域200内において、パッド35Pのレイアウトは、Y方向に沿う線を中心線対称軸として対称になっている。コンタクト形成領域200内において、パッド35Pのレイアウトは、X方向に沿う中心線に関して、対称になる場合もあるし、非対称になる場合もある。第2の実施形態のフラッシュメモリにおいて、第1の実施形態と同様に、引き出し領域150のコンタクト形成領域200内における配線ワード線WL間のY方向の間隔D2Yは、配線の線幅LW2及びメモリセルアレイ100内における配線ワード線WL間の間隔LI2の少なくとも一方より大きくなっている。これによって、本実施形態のフラッシュメモリは、第1の実施形態と同様に、コンタクト形成領域200内において、パッドの配置及び加工マージンのための大きいスペースを確保でき、パッド、配線及びコンタクトとの間に生じるショート短絡を抑制できる。本実施形態において、後述の製造方法のように、パッドを形成するためのパターン及びそのマスクを形成する工程が、第1の実施形態と異なる。以上のように、第2の実施形態の半導体装置によれば、第1の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。b製造方法図25乃至図31を用いて、第2の実施形態の半導体装置の製造方法について、説明する。尚、本実施形態において、第1の実施形態の半導体装置の製造方法と実質的に同様の工程に関する説明は、必要に応じて行う。図26及び図27を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図26は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図27は、図26に対応する断面工程図を示している。図27のaは、図26のXXVIIa-XXVIIa線に沿う断面工程図を示している。図27のbは、図26のXXVIIb-XXVIIb線に沿う断面工程図を示している。第1の実施形態のフラッシュメモリの製造方法の図6乃至図15に示される製造工程と実質的に同じ工程で、上層芯材の側面上に、1回目の側壁形成工程による側壁膜側壁スペーサーが形成される。引き出し領域150内のコンタクト形成領域200内において、上層芯材のフリンジの一部分がレジストマスクによって覆われた状態で、上層芯材が除去され、フリンジの一部分がコンタクト形成領域200内に残存する。そして、側壁スペーサー及びフリンジの残存した部分に対応したパターンが、下層芯材に転写された後、パターンが転写された下層芯材に対するスリミング処理が実行される。図26及び図27に示されるように、スリミングされた下層芯材の側面上に、2回目の側壁形成工程による第2の側壁膜側壁マスク71が形成される。本実施形態のフラッシュメモリの製造方法において、第1の実施形態と異なって、側壁マスク71が形成された後、下層芯材を覆うレジストマスクがコンタクト形成領域200内に形成されずに、下層芯材が、エッチングによって選択的に除去される。このように、側壁マスク71のみが、マスク層60上に残存する。尚、本実施形態において、下層芯材は、アッシングによって除去されてもよい。上述のように、側壁マスク71の線幅LW2は、側壁スペーサーの線幅以下であって、例えば、フォトリソグラフィの解像度の限界寸法の2分の1以下から4分の1程度の大きさに設定される。図26及び図27のaに示されるメモリセルアレイ100内において、側壁マスク71の間隔CW2,LI2は、側壁マスク71の線幅LW2程度の大きさに設定されている。上述の図9乃至図13に示される工程のように、コンタクト形成領域200内にフリンジの一部分を残存させることによって、コンタクト形成領域200内において、側壁マスク71が、メモリセルアレイ100内の側壁マスク71間の間隔LI2,CW2より大きい寸法D2Yを有するコンタクトスペーサーパターン図示せずの側面上に、形成される。そのため、図26及び図27のbに示されるように、コンタクト形成領域200内の互いに異なる閉ループ状の側壁マスク71間の間隔D2Yが、メモリセルアレイ100内の側壁マスク71の間隔CW2,LI2より大きくなるように、コンタクト形成領域200内に、スペースが確保される。図28及び図29を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図28は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図29は、図28に対応する断面工程図を示している。図29のaは、図28のXXIXa-XXIXa線に沿う断面工程図を示している。図29のbは、図28のXXIXb-XXIXb線に沿う断面工程図を示している。図28及び図29に示されるように、側壁マスク71を形成するための下層芯材が除去された後、レジストマスク81Bが、フォトリソグラフィ及びエッチングによって、コンタクト形成領域200内の側壁マスク71上に形成される。レジストマスク81BのX方向及びY方向における寸法RA3,RB3は、フォトリソグラフィの解像度の限界寸法より大きい。レジストマスク81Bに対して、選択的にスリミング処理を施してもよい。図28及び図29のbに示されるように、コンタクト形成領域200内のレジストマスク81Bは、配線のパッド形成位置の側壁マスク71を覆うように、マスク層60及び側壁マスク71上に形成される。例えば、レジストマスク81Bは、閉ループ状の側壁マスク71の折れ曲がった部分の一端及び他端の中間の部分を覆うように、配置されている。側壁マスク71を覆うレジストマスク81Bは、例えば、図28及び図29のaに示されるセレクトゲート線セレクトトランジスタを形成するためのレジストマスク82と共通の工程で、形成される。パッドのパターニングのためのマスクの形成工程が、セレクトゲート線のパターニングのためのマスクの形成工程と共通化されることによって、フラッシュメモリの製造工程が過剰に増加するのを抑制できる。例えば、レジストマスク81Bは、そのマスク81Bが複数の閉ループ状の側壁マスク71をまたがって覆わないように、パターニングされる。1つの閉ループ状の側壁マスク71に対応するように、独立なレジストマスク81Bがそれぞれ平行なレイアウトで形成される。但し、レジストマスク81Bは、後述のループカット工程時のレジストマスクの開口部のパターンを制御することによって、複数の閉ループ状の側壁マスク71をまたがって覆うように、形成されてもよい。また、レジストマスク81B,82は、下層芯材を除去する直前に、形成されてもよい。上述のように、コンタクト形成領域200内において、側壁マスク71間のY方向に沿う間隔D2Yは、レジストマスク81Bを形成するためのスペース及びマージンが確保されるように、残存させる上層芯材のサイズが調整されることによって、メモリセルアレイ100内における側壁マスク71間の間隔LI2,CW2より大きい寸法に設定されている。そのため、複数のレジストマスク81Bが、1つのコンタクト形成領域200内において隣接するように形成されたとしても、レジストマスク81B間の接触は、抑制される。そして、図20乃至図22に示される製造工程と実質的に同様に、側壁マスク71及びレジストマスク81Bのパターンが、下層の積層構造のマスク層60に転写され、そのマスク層60に基づいて、下層の被加工層35A,34A,33Aが、順次加工される。図30及び図31を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図30は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図31は、図30に対応する断面工程図を示している。図31のaは、図30のXXXIa-XXXIa線に沿う断面工程図を示している。図31のbは、図26のXXXIb-XXXIb線に沿う断面工程図を示している。図30及び図31に示されるように、閉ループ状の導電層35B及びメモリセルが形成され、マスク層が除去された後、ループカットのためのレジストマスク85が、導電層35B及びメモリセルを覆うように、半導体基板30上に形成される。本実施形態において、図30及び図31のbに示されるように、パッドを形成するための矩形状の導電層35Cは、閉ループ状の導電層パターン35B毎にそれぞれ対応するように、形成されている。コンタクト形成領域200内の2つの閉ループ状の導電層35Bにおいて、例えば、パッドを形成するための各導電層35Cは、Y方向に隣接するように形成される。それゆえ、レジストマスク85内に、Y方向に延在した直線状の開口部OP2が、2つの閉ループ状のパターン導電層35Bにそれぞれ付随する導電層35Cにまたがるように、形成される。これによって、パッドを形成するための導電層35Cの一部分例えば、中央部近傍が、レジストマスク85の開口部OP2を介して露出する。開口部OP2を有するレジストマスク85に基づいて、導電層35Cがエッチングされ、導電層35Cが分割される。これによって、図25及び図5に示されるように、コンタクト形成領域200内のパターンの分割とともに、閉ループ状の導電層から互いに独立なワード線WLが形成され、ワード線WLに接続されるパッド35Pが形成される。この後、第1の実施形態と同様に、層間絶縁膜、コンタクトプラグ/ビアプラグ、中間配線層/ビット線が、順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリの製造方法において、第1の実施形態と同様に、ワード線WLの線幅LW2及びワード線間の配線間隔LI2が、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有するように、2回の側壁形成/転写工程を用いて、マスク層及び被加工層が、パターニング及び加工される。本実施形態のフラッシュメモリの製造方法において、第1の実施形態と異なって、2番目の側壁膜側壁マスク71が形成された後、下層芯材の全体が除去され、パッドを形成するためのマスク81Bが、側壁膜71を覆うように形成される。この工程の順序で、パッドを形成するためのパターンが形成された場合においても、メモリセルアレイに対する製造工程と実質的に同時共通の工程を用いて、コンタクト形成領域200内における側壁膜71及び配線WL間の間隔D2Yが、メモリセルアレイ100内における側壁膜71及び配線WL間の間隔LI2より大きくなるように、各パターンが形成される。その結果として、コンタクト形成領域内に形成された配線WLの間隔D2Yは、配線WLの線幅LW2及びメモリセルアレイ100内の配線WLの配線間隔LI2の少なくとも一方より大きい。それゆえ、本実施形態のフラッシュメモリの製造方法は、第1の実施形態と同様に、引き出し領域150のコンタクト形成領域200内において、パッドの配置及び加工マージンのためのスペースを、確保できる。したがって、本実施形態のフラッシュメモリの製造方法において、第1の実施形態と同様に、コンタクト形成領域200内において、パッド、配線及びコンタクトとの間に生じるショート短絡を防止でき、そのショートに起因するデバイスの不良を低減できる。以上のように、第2の実施形態の半導体装置の製造方法によれば、第1の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。3第3の実施形態図32乃至図41を参照して、第3の実施形態の半導体装置例えば、フラッシュメモリの構造及び製造方法について説明する。尚、本実施形態において、第1及び第2の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第1及び第2の実施形態の半導体装置の製造方法が含む製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。a構造図32及び図33を用いて、第3の実施形態のフラッシュメモリの構造について説明する。図32は、本実施形態のフラッシュメモリの平面構造を示す平面図である。図33は、図32のXXXIII-XXXIII線に沿う断面構造を示している。尚、図32のVa-Va線及びVc-Vc線に沿う断面構造は、上述の図5のVa-Va線及びVc-Vc線に示される構造とそれぞれ実質的に同じ構造であるため、ここでの説明は省略する。本実施形態のフラッシュメモリは、第1及び第2の実施形態と同様に、2n回本実施形態では、n=1の側壁転写工程側壁形成工程を用いて、フォトリソグラフィの解像度の限界寸法より小さい線幅LW2の配線例えば、ワード線WLが形成される。本実施形態のフラッシュメモリにおいて、4n本本実施形態では、n=1のワード線WLが、1つのグループとして、メモリセルアレイ100内から1つのコンタクト形成領域200内に延在する。コンタクト形成領域200内において、各ワード線WLは、例えば、パッド35Pの頂点ではない箇所辺から引き出されている。但し、各ワード線WLは、パッド35Pの頂点角から引き出される場合もある。コンタクト形成領域200内における複数のパッド35Pは、Y方向に沿う中心線対称軸に関して対称で、X方向に沿ってジグザグに配列されている。コンタクト形成領域200内の1つのグループのワード線WL及びパッド35Pにおいて、外側の2本のワード線にそれぞれ接続されているパッド35Pは、内側の2本のワード線にそれぞれ接続されているパッド35Pと、Y方向に関して互いに反対側に突出している。本実施形態のフラッシュメモリにおいて、第1及び第2の実施形態と同様に、コンタクト形成領域200内のワード線WL間の間隔最小間隔D2Wは、ワード線WLの線幅LW2及びメモリセルアレイ100内のワード線WL間の間隔LI2の少なくとも一方より大きい。本実施形態において、後述の製造方法で示されるように、コンタクト形成領域200内のワード線WL間の間隔D2Wは、1回目の側壁形成工程によって形成される側壁膜側壁スペーサーの膜厚によって、制御される。本実施形態のフラッシュメモリにおいても、第1及び第2の実施形態と同様に、コンタクト形成領域200内において、パッドの配置及び加工マージンのためのスペースを確保でき、パッド、配線及びコンタクトとの間のショートに起因する不良を、抑制できる。したがって、本実施形態のフラッシュメモリによれば、第1及び第2の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。b製造方法図34乃至図41を参照して、第3の実施形態の半導体装置例えば、フラッシュメモリの製造方法について、説明する。図34及び図35を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図34は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図35は、図34に対応する断面工程図を示している。図35のaは、図34のXXXVa-XXXVa線に沿う断面工程図を示している。図35のbは、図34のXXXVb-XXXVb線に沿う断面工程図を示している。第1の実施形態のフラッシュメモリの製造方法の図6乃至図8に示される製造工程と実質的に同じ工程で、フリンジを有する上層芯材の側面上に、側壁膜側壁スペーサーが、1回目の側壁形成工程によって形成される。第3の実施形態のフラッシュメモリの製造方法において、第1の実施形態とは異なって、上層芯材のフリンジを覆うレジストマスクを形成せずに、上層芯材が選択的に除去され、閉ループ状の側壁スペーサーが中間層上に残存される。上層芯材は、ウェット又はドライエッチングによって除去される。本実施形態において、上層芯材の除去する方法に、アッシングを用いてもよい。側壁スペーサーをマスクとして、中間層が加工される。側壁スペーサーが除去された後、加工された中間層をマスクに用いて、下層芯材が加工される。下層芯材が加工された後、上層マスクとしての中間層は、選択的に除去される。このように、1回目の側壁転写工程によって、閉ループ状の側壁スペーサーのパターンが下層芯材に転写され、図34及び図35に示されるように、閉ループ状のパターンを有する下層芯材62Bが形成される。尚、本実施形態のフラッシュメモリの製造方法において、上層芯材と下層芯材との間に、BARC膜及び中間層を形成せずともよい。この場合、1回目の側壁形成工程による側壁スペーサーが、下層芯材上及び下層芯材上に直接積層された上層芯材の側面上に、形成される。そして、側壁スペーサーのパターンが、直下の下層芯材に転写される。但し、上層芯材の材料に応じて、BARC膜が、上層芯材と下層芯材との間に形成されてもよい。下層芯材62Bに上層側壁スペーサーのパターンが転写された後、下層芯材62Bの線幅を小さくするためのスリミング処理が、実行される。本実施形態のフラッシュメモリの製造方法において、閉ループ状の下層芯材62Bに対してスリミング処理が施される前に、コンタクト形成領域200内において、レジストマスク86が、パッドが接続される予定の部分、例えば、上層芯材のフリンジの形状に対応した下層芯材62Bの折れ曲がった部分屈折部又はループ部ともよぶ625を覆うように、フォトリソグラフィ及びエッチングによって、形成される。コンタクト形成領域200内の下層芯材62Bの屈折部625がレジストマスク86に覆われた状態で、下層芯材62Bに対するスリミング処理が実行される。下層芯材62Bに対するスリミング処理の前において、下層芯材62Bの線幅CW3は、1回目の側壁形成工程の側壁スペーサーの線幅LW1に対応し、例えば、フォトリソグラフィの解像度の限界寸法の半分程度の寸法に設定されている。図34及び図35のaに示されるように、メモリセルアレイ100内の下層芯材62Bのライン部621のように、レジストマスク86によって覆われていない下層芯材62Bの部分621の線幅CW2は、スリミング処理によって、スリミング処理前の芯材の線幅LW1の半分程度の寸法になる。一方、図34及び図35のbに示されるように、コンタクト形成領域200内において、レジストマスク86によって覆われた下層芯材62Bの部分625は、スリミングされず、スリミング処理前の芯材の線幅LW1が維持される。この結果として、スリミングされた下層芯材62Bの部分621とレジストマスク86に覆われた下層芯材62Bの部分625とで、2倍程度の寸法線幅の差が生じる。尚、本実施形態の製造工程において、下層芯材62Bにスリミング処理を施す前に、コンタクト形成領域200内の下層芯材62Bの部分625をレジストマスクで覆うことによって、スリミングされない芯材62Bの部分625が、形成される。但し、図34に示されるパターンレイアウトと同様に、コンタクト形成領域200内の側壁スペーサー1番目の側壁膜の部分をレジストマスクで覆った状態で、側壁スペーサーに対してスリミング処理を施した後、スリミングされた部分とスリミングされない部分とを含む側壁スペーサーのパターンを、下層芯材62Bに転写してもよい。この場合においても、図36乃至41に示されるパターンと同様のパターンが、得られる。図36及び図37を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図36は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図37は、図36に対応する断面工程図を示している。図37のaは、図36のXXXVIIa-XXXVIIa線に沿う断面工程図を示している。図37のbは、図36のXXXVIIb-XXXVIIb線に沿う断面工程図を示している。図36及び図37に示されるように、下層芯材を覆うレジストマスクがコンタクト形成領域200内から除去された後、2回目の側壁形成工程によって、側壁膜側壁マスク71が、第1及び第2の実施形態と実質的に同様の方法で、下層芯材62Bの側面上に、形成される。側壁マスク71の線幅LW2は、例えば、フォトリソグラフィの解像度の限界寸法の4分の1程度の寸法を有するように、形成されている。上述のように、図36及び図37のbに示されるように、メモリセルアレイ100内において、下層芯材62Bのライン部621は、フォトリソグラフィの解像度の限界寸法の4分の1程度の線幅を有するように、スリミングされている。それゆえ、メモリセルアレイ100内において、ライン部621を挟む側壁マスク71間の間隔CW2は、フォトリソグラフィの解像度の限界寸法の4分の1程度に設定されている。一方、図36及び図37のbに示されるように、引き出し領域150内において、上述のように、コンタクト形成領域200内の下層芯材62Bの部分625がスリミング処理時にレジストマスクに覆われていることによって、レジストマスクで覆われた部分625の線幅CW3は小さくならない。それゆえ、コンタクト形成領域200内において、下層芯材62Bの部分625の線幅CW3=LW1は、メモリセルアレイ100内の下層芯材62Bの部分621の線幅CW2より大きい。したがって、コンタクト形成領域200内において、スリミングされなかった下層芯材62Bの部分スペーサー部、コンタクトスペーサーパターン625を挟む側壁マスク71の間隔LW1は、スリミングされた下層芯材62Bの部分配線スペーサーパターン621を挟む側壁マスク71の間隔CW2より大きい。コンタクト形成領域200内における下層芯材62Bの部分625の線幅LW1は、例えば、フォトリソグラフィの解像度の限界寸法の半分2分の1程度の大きさを有する。それゆえ、下層芯材62Bの部分625を挟んでいる側壁マスク71は、フォトリソグラフィの解像度の限界寸法の2分の1程度の間隔D2Wで、隣接する。このように、引き出し領域150のコンタクト形成領域200内において芯材62Bを挟んで対向する側壁マスク71間に、メモリセルアレイ100内において芯材62Bを挟んで対向する側壁マスク71間の間隔CW2より2倍程度大きい間隔D2WCW3,LW1が、確保される。図38及び図39を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図38は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図39は、図38に対応する断面工程図を示している。図39のaは、図38のXXXIXa-XXXIXa線に沿う断面工程図を示している。図39のbは、図38のXXXIXb-XXXIXb線に沿う断面工程図を示している。図38、図39a及びbに示されるように、下層芯材が選択的に除去され、側壁マスク71が、マスク層60上に残存する。そして、図38及び図39のbに示されるように、コンタクト形成領域200内のパッドの形成位置において、レジストマスク81C,81C’が、側壁マスク71の一部分を覆うように、フォトリソグラフィ及びエッチングによって形成される。例えば、パッドの形成位置に設けられるレジストマスク81C,81C’は、製造工程の増大を抑制するために、セレクトゲート線を形成するためのレジストマスク82と共通の工程で形成される。例えば、コンタクト形成領域200内において、レジストマスク81C,81C’は、側壁マスク71が隣接する方向ここでは、Y方向において同一直線状に並ばないように、形成される。共通の芯材を用いて形成される側壁マスク71において、外側芯材の外周側の側壁マスク71に対するレジストマスク81C’と内側芯材の内周側の側壁マスク71に対するレジストマスク81Cとは、互いに反対側に側壁マスク71上から引き出される。また、外側の側壁マスク71において、側壁マスクの折れ曲がった部分の一端及び他端角,隅に、1つずつレジストマスク81C’が設けられている。一方、内側の側壁マスク71において、折れ曲がった部分の一端及び他端の中間に、レジストマスク81Cが設けられている。レジストマスク81CのサイズRA5,RB5は、レジストマスク81C’のサイズRA5’,RB5’より大きい。コンタクト形成領域200内における側壁マスク71間の間隔D2Wは、メモリセルアレイ100内における側壁マスク71間の間隔LI2より大きい。コンタクト形成領域200内における側壁マスク71間の間隔D2Wは、下層芯材をパターニングするための側壁スペーサーの線幅LW1に依存する。例えば、コンタクト形成領域200内における間隔D2Wは、メモリセルアレイ100内における側壁マスク71間の間隔LI2の2倍程度の大きさに設定されている。その結果として、本実施形態のフラッシュメモリの製造方法において、ある共通の下層芯材を用いて形成される側壁マスク71において、パッドを形成するためのレジストマスク81C,81C’を配置するためのスペース及び加工マージンを考慮したスペースが確保され、レジストマスク81C,81C’が、隣接する他のレジストマスク81C,81C’又は隣接する側壁マスク71に接触するのを抑制できる。図40及び図41を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図40は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図41は、図40に対応する断面工程図を示している。図41のaは、図40のXLIa-XLIa線に沿う断面工程図を示している。図41のbは、図40のXLIa-XLIa線に沿う断面工程図を示している。図40、図41a及びbに示されるように、第1及び第2の実施形態のフラッシュメモリの製造方法と実質的に同様の工程例えば、図20乃至図22に示される工程によって、側壁マスク及びレジストマスクに基づいて、マスク層が加工される。側壁マスク及びレジストマスクのパターンが転写されたマスク層をマスクに用いて、マスク層の下方の被加工層が加工される。これによって、閉ループ状の導電層35B及びメモリセルが、メモリセルアレイ100内及び引き出し領域150内に、それぞれ形成される。閉ループ状の導電層35Bには、パッドを形成するための矩形状の導電層矩形部35Cが接続されている。矩形部35Cは、閉ループ状の導電層35Bに連続した層である。閉ループ状の導電層35B及びメモリセルを形成するためのマスク層が除去された後、閉ループ状の導電層35Bに対するループカット工程が、実行される。閉ループ状の導電層35Bを分断するためのパターンを有するレジストマスク85が、メモリセルアレイ100内及び引き出し領域150内に形成される。コンタクト形成領域200において、直線状の開口部OP3がレジストマスク85内に形成される。レジストマスク85に基づいて、コンタクト形成領域200内の外側の閉ループ状の導電層35Bのライン部が分断されるとともに、内側の閉ループ状の導電層の矩形部35CがX方向に分割される。閉ループ状の導電層35Bに対するループカット工程によって、図32及び図33に示されるように、互いに独立なワード線WL及び各ワード線WLに接続されたパッド35Pが、それぞれ形成される。この後、第1及び第2の実施形態と同様に、層間絶縁膜、コンタクトプラグ/ビアプラグ、中間配線層/ビット線が、順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。以上のように、本実施形態のフラッシュメモリの製造方法において、第1及び第2の実施形態と同様に、ワード線WLの線幅LW2及びワード線WL間の配線間隔LI2が、フォトリソグラフィの解像度の限界寸法の1/4程度の大きさを有するように、2回の側壁転写工程又は側壁形成工程を用いて、マスク層及び被加工層が、順次パターニング及び加工される。本実施形態において、ワード線WLのパターンに対応する側壁マスク71を形成するための下層芯材又は側壁スペーサーに対するスリミング処理時において、コンタクト形成領域200内の芯材をマスクで覆うことによって、コンタクト形成領域200内の芯材62Bの線幅LW1が細くならずに、メモリセルアレイ100内の芯材62Bの線幅CW2が、選択的に細くなる。このように、コンタクト形成領域200内とメモリセルアレイ100内とにおいて、線幅LW1,CW2が異なる芯材62B上に、側壁膜71を形成することによって、コンタクト形成領域200内の側壁膜71間の間隔D2W=LW1が、メモリセルアレイ100内の側壁膜71間の間隔CW2より大きくされる。例えば、コンタクト形成領域200内とメモリセルアレイ100内とにおいて線幅LW1,CW2が異なる芯材を用いて形成される側壁マスク71に関して、コンタクト形成領域200内の側壁マスク71の間隔D2Wは、芯材62Bをパターニングするための側壁スペーサーの線幅膜厚LW1を制御することによって、調整できる。これによって、本実施形態のフラッシュメモリの製造方法は、比較的容易な工程で、コンタクト形成領域200内の側壁マスク71及び配線WLの間隔D2Wを、メモリセルアレイ100内の側壁マスク71及び配線WLの間隔LI2より大きくできる。また、コンタクト形成領域200内の側壁マスク71及び配線WLの間隔D2Wは、側壁マスク71及びそのマスク71に基づいて形成される配線WLの線幅LW2より大きくなる。以上のように、本実施形態のフラッシュメモリの製造方法は、第1及び第2の実施形態と同様に、引き出し領域150のコンタクト形成領域200内において、パッドの配置及び加工マージンのためのスペースを、確保できる。そして、本実施形態のフラッシュメモリの製造方法において、第1及び第2の実施形態と同様に、コンタクト形成領域200内において、配線の線幅及び配線間隔の微細化に起因したパッド、配線及びコンタクトとの間に生じるショート短絡を防止でき、そのショートに起因するデバイスの不良を低減できる。したがって、第3の実施形態の半導体装置の製造方法によれば、第1及び第2の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。4第4の実施形態図42乃至図48を参照して、第4の実施形態の半導体装置例えば、フラッシュメモリの構造及び製造方法について説明する。尚、本実施形態において、第1乃至第3の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第1乃至第3の実施形態の半導体装置の製造方法が含む工程と実質的に同じ工程に関する説明は、必要に応じて行う。a構造図42を用いて、第4の実施形態のフラッシュメモリの構造について、説明する。図42は、本実施形態のフラッシュメモリの平面構造を示す平面図である。尚、図42のVa-Va線、Vb-Vb線及びVc-Vc線に沿う断面構造は、上述の図5のa、b及びcに示される構造と実質的にそれぞれ同じ構造であるため、ここでの説明は省略する。本実施形態のフラッシュメモリは、第1乃至第3の実施形態と同様に、2回2n回、本実施形態では、n=1の側壁形成/転写工程を用いて、フォトリソグラフィの解像度の限界寸法より小さい線幅LW2のワード線WLが形成される。また、本実施形態のフラッシュメモリにおいて、4本4n本、本実施形態では、n=1のワード線WLが、1つのグループとして、メモリセルアレイ100内から1つのコンタクト形成領域200内に引き出される。コンタクト形成領域200内において、各ワード線WLは、例えば、パッド35Pの頂点角に接続されている。コンタクト形成領域200内において、1グループのワード線WLに対応する各パッド35Pは、X方向及びY方向に沿う中心線対称軸に関して対称になるように、レイアウトされている。1つのコンタクト形成領域200内の外側外周側のワード線WLと内側内周側のワード線WLとにおいて、外側のワード線WLは、内側のワード線WLのパッド35Pの接続位置の近傍において、外側に膨らむ形状を有している。本実施形態のフラッシュメモリにおいて、第1乃至第3の実施形態と同様に、コンタクト形成領域200内のワード線WL間のY方向の間隔D2Yは、メモリセルアレイ100内のワード線WLの線幅LW2及びワード線WL間の間隔LI2の少なくとも一方より大きい。それゆえ、本実施形態のフラッシュメモリにおいても、第1乃至第3の実施形態と同様に、コンタクト形成領域200内において、パッドの配置及び加工マージンのためのスペースを確保でき、パッド、配線及びコンタクトとの間に生じるショート短絡を抑制できる。本実施形態のフラッシュメモリにおいて、後述の製造方法のように、1番目の側壁膜側壁スペーサの線幅が形成される配線の線幅例えば、フォトリソグラフィの解像度の限界寸法の1/4になるように、側壁スペーサーが形成される。その側壁スペーサー及びフォトリソグラフィによって形成されたマスクに対応したパターンの側面上に、ワード線を形成するためのマスクとなる側壁膜側壁マスクが形成される。第4の実施形態の半導体装置においても、第1乃至第3の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。b製造方法図42乃至図48を用いて、第4の実施形態の半導体装置例えば、フラッシュメモリの製造方法について、説明する。図43及び図44を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図43は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図44は、図43に対応する断面工程図を示している。図44のaは、図43のXLIVa-XLIVa線に沿う断面工程図を示している。図44のbは、図43のXLIVb-XLIVb線に沿う断面工程図を示している。図6及び図8に示される工程と実質的に同じ工程によって、フリンジを有する上層芯材の線幅がフォトリソグラフィの解像度の限界寸法の2分の1程度の大きさにされた後、フォトリソグラフィの解像度の限界寸法の2分の1程度の線幅を有する側壁スペーサーが、1回目の側壁形成工程によって上層芯材の側面上に形成される。図43及び図44に示されるように、側壁スペーサー75が、上層芯材の側面上に形成された後、上層芯材は、例えば、ウェットエッチング、ドライエッチング又はアッシングを用いて、選択的に除去される。そして、側壁スペーサー75に対して、スリミング処理が施される。これによって、側壁スペーサー75の線幅LW3は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさに、細くされる。図43及び図44のaに示されるように、メモリセルアレイ100内において、側壁スペーサー75のY方向における間隔LI3は、上層芯材のライン部によって形成されたラインアンドスペースの寸法と側壁スペーサー75のエッチングされた寸法に対応し、その間隔LI3は、例えば、フォトリソグラフィの解像度の限界寸法の4分の3程度の大きさ、すなわち、側壁スペーサー75の線幅LW3の3倍の大きさに設定されている。図43及び図44のbに示されるように、コンタクト形成領域200内において、パッドの形成領域における側壁スペーサー75間のY方向の間隔D1Yは、上層芯材のフリンジの大きさに対応し、例えば、フォトリソグラフィの解像度の限界寸法より大きい寸法に設定されている。コンタクト形成領域200内において、スリミングされた側壁スペーサー75を覆うように、レジストマスク87が形成される。例えば、レジストマスク87のX方向及びY方向の寸法RA6,RB6は、フォトリソグラフィの解像度の限界寸法より大きい。尚、上層芯材の線幅及び隣接する上層芯材間の間隔を調整することによって、上層芯材を除去せずに側壁スペーサー75に対するスリミング処理を実行し、側壁スペーサー75の線幅LW3を、フォトリソグラフィの解像度の限界寸法の4分の1程度、及び、側壁スペーサー75間の間隔をフォトリソグラフィの解像度の限界寸法の4分の3程度に、設定してもよい。図45及び図46を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図45は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図46は、図45に対応する断面工程図を示している。図46のaは、図45のXLVIa-XLVIa線に沿う断面工程図を示している。図46のbは、図45のXLVIb-XLVIb線に沿う断面工程図を示している。図45及び図46に示されるように、上述の各実施形態の製造工程と実質的に同じ工程によって、スリミングされた側壁スペーサー及び側壁スペーサーを覆うレジストマスクに基づいて、中間層が加工され、側壁スペーサー及びレジストマスクのパターンが中間層に転写される。側壁スペーサー及びレジストマスクが除去された後、パターンが転写された中間層63Bをマスクとして、下層芯材62Bが加工される。これによって、下層芯材62Bに、フォトリソグラフィの解像度の限界寸法の2分の1より小さい寸法にスリミングされた側壁スペーサーのパターン及びレジストマスクのパターンが転写される。尚、本実施形態において、BARC膜及び中間層を下層芯材上に形成せずに、図43及び図44の側壁スペーサー及びレジストマスクを、下層芯材上に直接形成して、側壁スペーサー及びレジストマスクのパターンを下層芯材に直接転写してもよい。図45及び図46のaに示されるように、メモリセルアレイ100内において、下層芯材62Bのライン部621が形成される。メモリセルアレイ100内の下層芯材62Bのライン部配線スペーサーパターン621は、1回目の側壁形成工程による側壁スペーサーのパターンに対応するように、形成されている。メモリセルアレイ100内の下層芯材62Bのライン部621の線幅CW4は、側壁スペーサーの線幅LW3と実質的に同様に、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有する。メモリセルアレイ100において、下層芯材62Bのライン部621間の間隔CI3は、ライン部621の線幅CW4の3倍程度に設定されている。図45及び図46のbに示されるように、引き出し領域150のコンタクト形成領域200内において、下層芯材62Bの矩形部コンタクトスペーサーパターン622が、メモリセルアレイ100内から延在するライン部621に接続されるように、形成される。例えば、ライン部配線スペーサーパターン621は、矩形部622の頂点ではない箇所に接続されるように、形成されている。下層芯材62Bの矩形部622は、側壁スペーサーを覆うレジストマスクのパターン及びサイズに対応するように形成されている。パターニングされた下層芯材62Bにおいて、矩形部622のX方向における寸法D2X及び矩形部622のY方向における寸法D2Yは、フォトリソグラフィの解像度の限界寸法以上である。図47を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図47は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図47のXVIIa-XVIIa線に沿う断面工程図は、上述の図17のa又は図19のaに対応し、図47のXVIIb-XVIIb線に沿う断面工程図は、上述の図17のb又は図19のbに対応している。図47及び図17に示されるように、2回目の側壁形成工程による側壁マスク71が、例えば、図16乃至図18に示される製造工程と実質的に同じ方法によって、下層芯材図示せずの側面上に、形成される。側壁マスク71の線幅LW2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有する。図47及び図17のaに示されるように、メモリセルアレイ100内において、側壁マスク71間の間隔LI2は、例えば、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有する。図47及び図17のbに示されるように、コンタクト形成領域200内において、側壁マスク71は、下層芯材62Bの矩形部の形状に応じて、屈折する。共通の矩形部の側面上に形成される側壁マスク71は、側壁マスク71の線幅LW2又はメモリセルアレイ100内における側壁マスク71間の間隔LI2より大きい寸法、例えば、フォトリソグラフィの解像度の限界寸法以上の寸法D2YでY方向に離間している。図16乃至図18に示される製造工程と実質的に同様に、側壁マスク71が形成された後、レジストマスク81Aが、コンタクト形成領域200内の下層芯材の部分622及びその部分622の側面上の側壁マスク71を覆うように、フォトリソグラフィ及びエッチングによって形成される。レジストマスク81AのX方向及びY方向の寸法RA7,RB7は、フォトリソグラフィの解像度の限界寸法以上である。例えば、レジストマスク81AのY方向の寸法RB7は、側壁マスク71の線幅LW2の2倍の寸法とコンタクト形成領域200内の側壁マスク71間のY方向の間隔D2Yとの和以上の大きさに設定される。そして、コンタクト形成領域200内の下層芯材62Bの一部分622’がレジストマスク81Aで覆われた状態で、下層芯材62Bに対する選択的なウェットエッチング又はドライエッチングが実行される。例えば、本実施形態において、下層芯材を除去するための方法として、アッシングは用いられない。これによって、図47及び図19のaに示されるように、メモリセルアレイ100内の下層芯材が除去される。一方、図47及び図19のbに示されるように、コンタクト形成領域200内において、レジストマスク81Aで覆われた下層芯材62Bの部分622’が、残存する。図48を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図48は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図48のXXIIa-XXIIa線に沿う断面工程図は、上述の図22のaに対応し、図48のXXIIb-XXIIb線に沿う断面工程図は、上述の図22のbに対応している。図48及び図22に示されるように、図20及び図21に示される製造工程と実質的に同様の方法を用いて、レジストマスクが除去された後、側壁マスク及び残存した下層芯材の部分をマスクに用いて、被加工層上のマスク層が加工され、側壁マスク及び残存した下層芯材のパターンが転写されたマスク層下層マスク60Aが、形成される。例えば、残存させた下層芯材を覆うレジストマスクを除去する工程と下層マスク60Aを加工する工程との間に、第1の実施形態と同様に、セレクトゲート線のパターンを形成するためのマスクレジストマスクが形成されてもよい。図22に示される製造工程と実質的に同様の工程を用いて、側壁マスク及び残存した下層芯材が除去された後、パターニングされたマスク層下層マスク60Aをマスクに用いて、マスク層60Aの下層の被加工層導電層及び絶縁層が加工される。閉ループ状の導電層35B及びメモリセルのフローティングゲート電極33が、メモリセルアレイ100内及び引き出し領域150内に形成される。上述の図47及び図19に示される工程において残存した下層芯材の形状に応じて、図48及び図22のbに示されるように、導電層35Bの線幅LW3又はメモリセルアレイ100内の導電層35B間の間隔LI2より大きい寸法例えば、フォトリソグラフィの解像度の限界寸法以上の矩形パターン矩形状の導電層35Cが、コンタクト形成領域200内に、形成される。マスク層60Aが除去された後、図23及び図24に示される工程と実質的に同様に、十字状の開口部を有するレジストマスクが、メモリセルアレイ100内及び引き出し領域150内に形成される。十字状の開口部を介して、コンタクト形成領域200内の矩形パターン35Cの上面が、露出する。そして、露出した矩形状の導電層35Cに対して、エッチング処理が施される。このループカット工程によって、図42に示されるように、第1の実施形態と同様に、1つの矩形状の導電層35Cが、4つのパッド35Pに分断されるとともに、互いに独立なワード線WLが形成される。この後、第1乃至第3の実施形態と同様に、層間絶縁膜、コンタクトプラグ/ビアプラグ、中間配線層/ビット線が、順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリの製造方法において、2番目の側壁膜側壁マスクに対する芯材を加工するためのマスクパターンが形成される際に、レジストマスク87が、形成されるべき配線ワード線の線幅を有する1番目の側壁膜線幅LW2の側壁スペーサー75を覆うように、コンタクト形成領域200内に形成される。レジストマスク87及びワード線WLの線幅に対応する線幅膜厚に設定された側壁スペーサーのパターン75が、側壁マスク71を形成するための芯材に転写される。そして、この芯材の側面上に、2回目の側壁形成工程によって、側壁マスク71が形成される。これによって、側壁マスク71が形成されるべきワード線WLの線幅LW2を有するともに、1番目の側壁スペーサー75を覆うレジストマスク87のサイズに応じて、コンタクト形成領域200内の2番目の側壁マスク71の間隔D2Yが、メモリセルアレイ100内の2番目の側壁マスク71間の間隔より大きくなる。また、本実施形態のフラッシュメモリにおいて、側壁マスク71を形成するための芯材を除去する前に、コンタクト形成領域200内のその芯材を覆うように、レジストマスク87が形成される。そのマスク87に基づいて、パッドを形成するためのパターンが、形成される。このように、コンタクト形成領域200内の配線WL又は側壁マスクの間隔D2Yを、配線WL又は側壁マスクの線幅LW2及びメモリセルアレイ100内の配線WL又は側壁マスクの間隔LI2より大きくできる。それゆえ、本実施形態のフラッシュメモリの製造方法は、第1乃至第3の実施形態と同様に、引き出し領域150のコンタクト形成領域200内において、パッドの配置及び加工マージンのための大きいスペースを、確保できる。その結果として、本実施形態のフラッシュメモリの製造方法において、第1乃至第3の実施形態と同様に、コンタクト形成領域200内において、パッド、配線及びコンタクトとの間に生じるショート短絡を防止でき、そのショートに起因するデバイスの不良を低減できる。したがって、第4の実施形態の半導体装置の製造方法によれば、第1乃至第3の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。5第5の実施形態図49乃至図61を参照して、第5の実施形態の半導体装置の構造及び製造方法について説明する。尚、本実施形態において、第1乃至第4の実施形態の半導体装置が含む構成要素と実質的に同じ部材及び機能に関する説明は、必要に応じて行う。また、本実施形態において、第1乃至第4の実施形態の半導体装置の製造方法が含む工程と実質的に同じ工程に関する説明は、必要に応じて行う。a構造図49及び図50を用いて、第5の実施形態の半導体装置例えば、フラッシュメモリの構造について説明する。図49は、本実施形態のフラッシュメモリの平面構造を示している。図50は、図49のL-L線に沿う断面構造を示している。尚、図49のVa-Va線及びVc-Vc線に沿う断面構造は、上述の図5のa及びcに示される構造と実質的にそれぞれ同じであるため、ここでの説明は省略する。図49及び図50に示されるように、第1乃至第4の実施形態と同様に、4本のワード線WLが、1つのグループとして、メモリセルアレイ100内から引き出し領域150の1つのコンタクト形成領域200内に、それぞれ引き出されている。コンタクト形成領域200内において、各ワード線WLに接続されたパッド35Pは、Y方向に沿う中心線対称軸に関して対称にレイアウトされている。例えば、本実施形態のフラッシュメモリにおいても、ワード線WLの線幅LW2及びメモリセルアレイ100内のワード線WLの間隔LI2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさに設定される。コンタクト形成領域200において、外側外周側に形成されるワード線WL及びそのワード線WLのパッド35Pは、内側内周側に形成されるワード線WL及びそのワード線WLのパッド35Pが引き出される側突出する側に対して反対側に、引き出される突出する。ワード線WLに接続されるパッド35P間のX方向における間隔DD1,DD2は、ワード線WLの線幅LW2及びメモリセルアレイ100内のワード線WLの間隔LI2の少なくとも一方より大きい。例えば、外側のワード線WLのパッド35P間のX方向の間隔DD1は、内側のワード線WLのパッド35P間のX方向の間隔DD2より大きい。本実施形態のフラッシュメモリにおいて、第1乃至第4の実施形態と同様に、コンタクト形成領域200内におけるワード線WL間及びパッド35P間の間隔D2Zは、ワード線WLの線幅LW2及びメモリセルアレイ100内のワード線WLの間隔LI2の少なくとも一方より大きい。第1乃至第4の実施形態において、残存させるべきパターン例えば、コンタクトスペーサーパターンの消失及び欠損の防止するために、マスク及び芯材に用いられる材料の組み合わせに応じて、ある部材を選択的に除去する際に、アッシングを用いることができずに、ウェットエッチング又はドライエッチングが用いられる場合がある。しかし、マスク及び芯材などのパターンを形成するための部材に用いられる材料に関する制約、又は、連続して実行されるプロセス上の制約、又は、プロセスの効率化のため、アッシングによって部材を除去又は加工することが好ましい場合がある。後述の本実施形態のフラッシュメモリの製造方法において、芯材に形成されるフリンジの平面パターンが凹型状の平面パターンに設定され、その凹型の窪んだ部分がレジストマスクで覆われる。例えば、フリンジとレジストマスクとの間、及び、レジストマスクと下地層例えば、BARC膜との間には、エッチバックされる前の側壁材が形成されている。これによって、レジストマスクと上下に重なるフリンジの面積が小さくなるので、フリンジを覆うレジストマスク下方の芯材がアッシングによって選択的に除去される場合においても、所定のパターン例えば、配線間に大きい間隔を確保するためのパターンが消失及び欠損するのを防止できる。それゆえ、本実施形態のフラッシュメモリ及び後述の製造方法によれば、所定のパターンを残存させることができ、プロセスに起因するフラッシュメモリの欠陥及び不良の発生を防止できる。また、本実施形態のフラッシュメモリによれば、プロセスの自由度を向上できる。したがって、第5の実施形態の半導体装置によれば、第1乃至第4の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。b製造方法図49乃至図61を用いて、第5の実施形態の半導体装置例えば、フラッシュメモリの製造方法について説明する。図51及び図52を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図51は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図52は、図51に対応する断面工程図を示している。図52のaは、図51のLIIa-LIIa線に沿う断面工程図を示している。図52のbは、図51のLIIb-LIIb線に沿う断面工程図を示している。図51及び図52に示されるように、第1乃至第4の実施形態と同様に、半導体基板30上の導電層35Aに、積層構造のマスク層60が形成される。マスク層60のシリコン酸化膜601が、導電層35A上に、堆積される。マスク層60のアモルファスシリコン膜602が、シリコン酸化膜601上に堆積される。下層芯材62として、シリコン酸化膜62が、アモルファスシリコン膜602上に、堆積される。シリコン酸化膜601,62間に、アモルファスシリコン膜602を介在させることによって、下層芯材62としてのシリコン酸化膜62とマスク層60が含むシリコン酸化膜601とのエッチング選択比加工選択比が確保される。中間層63としてのシリコン窒化膜63が、下層芯材62上に堆積される。中間層63上に、BARC膜反射防止膜64が、堆積される。BARC膜64は、例えば、カーボン膜又はカーボンを含む膜を用いて、形成されている。このように、各層間の加工選択比エッチング選択比が確保されるように、各層を形成する材料が適宜選択され、被加工層としての導電層35A上に順次積層される。導電層上に積層される各層の厚さは、各層を形成する材料の加工選択比に基づいて、設定される。尚、各層の材料は、加工選択比を確保できる限り、上記の材料に限定されない。上層芯材65がBARC膜64上に形成され、上層芯材65は、所定の形状を有するように、フォトリソグラフィ及びエッチングによって、パターニングされる。例えば、上層芯材65は、レジスト材を用いて、形成される。上層芯材65としてのレジスト材の膜厚は、例えば、200nm程度に設定されている。図51及び図52のaに示されるように、メモリセルアレイ100内において、上層芯材65のライン部651は、ラインアンドスペースパターンのレイアウトを有するように、パターニングされている。図51及び図52のbに示されるように、引き出し領域150のコンタクト形成領域200内において、上層芯材65のフリンジ659が形成される。本実施形態のフラッシュメモリの製造方法において、半導体基板の表面X-Y平面に対して垂直方向から見たフリンジ659の形状平面形状は、凹型の形状を有している。凹型状のフリンジ659の窪み凹型の2つの突起の間の領域99は、フリンジ65が突出している側ライン部651側と反対側におけるフリンジ659の側面Y方向の側面に形成されている。上層芯材65に対してスリミング処理が施される。スリミング処理によって、上層芯材65のライン部651の線幅Y方向に対して平行方向の寸法CW1は、フォトリソグラフィの解像度の限界寸法の半分程度の大きさにされる。例えば、上述のように、スリミング処理前における上層芯材65のライン部651の線幅及びライン部651間の間隔スペースは、それぞれ80nm程度に設定されている。スリミング処理によって、ライン部651の線幅CW1は、40nmに設定され、ライン部651間の間隔が、120nm程度に設定される。上層芯材に対するスリミング処理後において、凹型構造のフリンジ659のY方向における最大寸法D1Y及び窪み99に対応したフリンジのY方向における寸法D1Y’は、ライン部651の線幅CW1より大きく、例えば、フォトリソグラフィの解像度の限界寸法より大きい。上層芯材としてのレジスト材65に対してスリミング処理が施される場合、フォトリソグラフィの露光時間を通常のパターニングのための露光時間より長くすることによって、パターンの現像後に、レジスト材65の寸法を小さくできる。O2ガスを用いたプラズマ処理によるドライエッチングによって、上層芯材65としてのレジスト材の寸法を小さくしてもよい。ドライエッチングによって上層芯材レジスト材65がスリミングされる場合、BARC膜64も同時に加工され、加工された上層芯材65及びBARC膜64が、1つの犠牲層を形成する。BARC膜64上及びスリミングされた上層芯材65上に、例えば、ALD法を用いて、1番目の側壁膜側壁スペーサーを形成するためのシリコン酸化膜側壁材79が、堆積される。シリコン酸化膜79の膜厚は、上層芯材65のラインパターン部621の線幅CW1とほぼ同じ大きさを有するように、形成される。ここで、シリコン酸化膜79の膜厚は、基板表面に対して水平方向における芯材65側面上のシリコン酸化膜79の寸法最大寸法である。尚、下地層に用いられる材料に応じて、シリコン窒化膜が、側壁膜を形成するための膜として、シリコン酸化膜の代わりに堆積されてもよい。凹型構造のフリンジ部659の窪み99のX方向における寸法D5は、窪み99が側壁膜79によって埋め込まれないように、側壁膜79の膜厚の2倍より大きい。図53乃至図55を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図53は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図54は、図53に対応する断面工程図を示している。図54のaは、図53のLIVa-LIVa線に沿う断面工程図を示している。図54のbは、図53のLIVb-LIVb線に沿う断面工程図を示している。図55は、図54に示される製造工程に連続する工程の断面工程図を示している。図55のaは、図54のaの工程に続く断面工程図に対応している。図55のbは、図54のbの工程に続く断面工程図に対応している。図53及び図54に示されるように、上層芯材65の側面上に側壁スペーサーを選択的に残存させるエッチバックが側壁材79に施される前に、引き出し領域150のコンタクト形成領域200内において、レジストマスク89が、フォトリソグラフィ及びエッチングによって、上層芯材65のフリンジ659を覆う側壁材79上に形成される。レジストマスク89は、コンタクト形成領域200内に形成される配線パッド間の間隔を広くするパターンコンタクトスペーサーパターンを形成するためのマスクである。図53及び図54のbに示されるように、レジストマスク89は、矩形状の平面形状を有し、上層芯材65のフリンジ659に形成された窪み凹型の2つの突起部の間の領域99を覆うように、パターニングされている。後述の工程で形成される配線のレイアウトの対称性を確保するために、フリンジ659の凹型の窪み99を覆う部分のレジストマスク89のY方向の寸法が、レジストマスク89のY方向の全体の寸法D9Yの半分の大きさに設定されることが好ましい。また、レジストマスク89のX方向の寸法は、フリンジ659の窪み99のX方向の寸法より大きいことが好ましい。例えば、レジストマスク89は、コンタクト形成領域200内で下地層ここでは、BARC膜64上の側壁材79を覆っていれば、上層芯材65とオーバーラップしていなくともよい。図55のa及びbに示されるように、凹型のフリンジ659の窪み99がレジストマスク89で覆われた状態で、側壁材に対するエッチバックが実行される。上層芯材65を覆うシリコン酸化膜側壁材に対してエッチバックが施され、側壁スペーサー70が上層芯材65の側面上に形成される。側壁材としてのシリコン酸化膜に対するエッチングは、例えば、C4F8、CF4及びCHF3などを含むフロロカーボン系のエッチングガスと酸素O2及びアルゴンAr等のガスとの混合ガスを用いて、実行される。図55のaに示されるように、メモリセルアレイ100内において、線幅LW1の側壁スペーサー70が、形成される。側壁スペーサー70の線幅LW1は、上層芯材65のライン部651の線幅CW1と同様に、例えば、フォトリソグラフィの解像度の限界寸法の2分の1程度に設定されている。尚、所定のラインアンドスペースパターンが形成されるように上層芯材の線幅及び上層芯材間の間隔を制御することによって、フォトリソグラフィの解像度の限界寸法の4分の1程度の線幅を有する側壁スペーサーが形成されてもよい。図55のbに示されるように、コンタクト形成領域200内において、レジストマスク89に覆われた部分において、シリコン酸化膜70Dが、レジストマスク89の形状に応じて、BARC膜64上に残存する。残存した膜70Dのことを、ダミー層残存部又は残存パターン70Dとよぶ。所定の線幅の側壁スペーサー70及びダミー層70Dが形成された後、例えば、レジストマスク89がダミー層70D上を覆った状態で、上層芯材が選択的に除去される。上層芯材は、例えば、アッシングによって除去される。例えば、芯材の除去のためのアッシングによって、レジストマスク89の膜厚も薄くなる。例えば、BARC膜64の上面は、側壁スペーサー70の形成及び上層芯材の除去によって、エッチングされる場合がある。本実施形態のように、上層芯材に形成された凹型状のフリンジ659の窪み99がマスクに覆われることによって、図54及び図55に示されるように、レジストマスク89下方の上層芯材65のサイズは、レジストマスク89及びレジストマスク89の下方の側壁材のパターン70,70Dのサイズに対して十分小さくなる。その結果として、上層芯材レジスト材65が除去される場合において、アッシングまたはエッチングの反応種ラジカルの回り込みによって、レジストマスク89の下方の上層芯材フリンジに対応する位置に空洞98が生じても、その空洞98のサイズは、比較的小さくなる。さらに、レジストマスク89の下方に、大きいサイズ面積の側壁材が、コンタクト形成領域200内に残存する。したがって、本実施形態のフラッシュメモリの製造方法によれば、例えば、アッシングによってレジスト材からなる上層芯材が除去されたとしても、パッドを形成するための領域を確保するためのパターンコンタクトスペーサーパターンの形成の制御性が確保され、大きいサイズのパターンここでは、側壁材のパターンをコンタクト形成領域200内に残存できる。尚、アッシングによって芯材が除去される場合と同様に、エッチングによってレジストマスクの下方の上層芯材が除去される場合においても、材料の組み合わせに応じて、配線間隔を大きくするパターンを形成するための制御性を向上できる。本実施形態のように、上層芯材65のフリンジ659の平面形状を凹型状のパターンにすることによって、マスク89と矩形状のフリンジとのがオーバーラップする面積を小さくするようにレジストマスク89のサイズや形成位置を制御する場合に比較して、レジストマスクのアライメントずれに起因したパターンの欠損を抑制でき、パッドの形成のためのパターンの配置スペースに対するマージンを向上できる。尚、上層芯材65フリンジ659を覆うレジストマスク89を形成するレジスト材及び上層芯材65を形成するレジスト材は、加工選択比エッチング選択比が異なるように、異なる材料又は異なる膜厚が用いられることが好ましい。図56及び図57を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図56は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図57は、図56に対応する断面工程図を示している。図57のaは、図56のLVIIa-LVIIa線に沿う断面工程図を示している。図57のbは、図56のLVIIb-LVIIb線に沿う断面工程図を示している。図56及び図57に示されるように、レジストマスクが除去された後、形成された側壁スペーサー及びダミー層をマスクに用いて、BARC膜64D及び中間層シリコン窒化膜63Dが、例えば、ドライエッチングによって、加工される。側壁膜及びダミー層のパターンが転写された閉ループ状のパターンを有するBARC膜64D及び中間層63Dが、形成される。BARC膜64Dに対するエッチングは、塩素Cl2、窒素N2及びO2などを含む混合ガスを用いて、実行される。中間層としてのシリコン窒化膜63Dに対するエッチングは、例えば、C4F8、CHF3及びCF4などを含む混合ガスを用いて、実行される。尚、中間層としてのシリコン窒化膜63Dが加工された時に、側壁膜としてのシリコン酸化膜が、シリコン窒化膜に対するエッチング条件にさらされることによって、消失する場合がある。但し、側壁膜がシリコン窒化膜膜に対するエッチングによって消失する場合においても、側壁膜で覆われていたBARC膜64Dは、側壁膜が保護膜となるため、シリコン窒化膜63D上に残存する。図56及び図57のaに示されるように、メモリセルアレイ100内において、側壁膜側壁スペーサーに対応するライン状のパターンライン部631,641が、中間層63D内及びBARC膜64Dに形成される。そのライン部631,641の線幅LW1は、例えば、フォトリソグラフィの解像度の限界寸法の半分程度の大きさに設定されている。また、上層芯材が配置されていたスペースか否かに関わらず、ライン部641,631間の間隔LI1は、ライン部641,631の線幅LW1と実質的に同じ大きさに設定されている。図56及び図57のbに示されるように、コンタクト形成領域200内において、ダミー層に対応するパターン以下では、ダミーパターンともよぶ639,649が、中間層63D内及びBARC膜64Dに形成される。ダミーパターン639,649のY方向における寸法D9Yは、ライン部631,641間の線幅LW1よりも大きい。例えば、ダミーパターン639,649の寸法D9Yは、フォトリソグラフィの解像度の限界寸法以上に設定されている。ダミーパターン639,649の平面形状は、例えば、凸型状になっている。例えば、凸型状のダミーパターン639,649において、閉ループ状のパターン63D,64Dの内周側のダミーパターン639,649のY方向の寸法幅が、閉ループ状のパターン63D,64Dの外周側のダミーパターン639,649のY方向の寸法幅より小さい。メモリセルアレイ100内から引き出し領域150内に延在するライン部631,641は、ダミーパターン639,649のY方向の一端及び他端の中間の位置凸型の段差部分に接続されている。例えば、図57のbに示されるように、ダミー層の側壁膜に対応する部分において、上層芯材に形成されたフリンジの凹型の形状に沿うように、折れ曲がった平面形状を有する側壁膜の一部70D’が残存する場合もある。BARC膜64D及び中間層としてのシリコン窒化膜63Dの加工に連続して、シリコン窒化膜63Dの下方の芯材62を加工してもよい。また、BARC膜64D及びシリコン窒化膜63Dを加工した後に、BARC膜64Dをアッシングによって選択的に除去し、加工されたシリコン窒化膜63Dのパターン631,639に基づいて、下層芯材62を加工してもよい。尚、図53乃至図57に示される製造工程において、側壁材に対してエッチバックを施して、側壁スペーサー71を上層芯材65の側面上に形成した後、凹型のフリンジ99を覆うレジストマスク89を形成してもよい。この場合、上層芯材の除去後に、レジストマスクが除去されずに、側壁スペーサー71及びレジストマスク89のパターンに基づいて、BARC膜64D及びシリコン窒化膜63Dが加工される。図58及び図59を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図58は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部を抽出した平面図を示している。図58は、図59に対応する断面工程図を示している。図59のaは、図58のLIXa-LIXa線に沿う断面工程図を示している。図59のbは、図58のLIXb-LIXb線に沿う断面工程図を示している。図58及び図59に示されるように、下層芯材シリコン酸化膜62Aが、パターニングされた中間層としてのシリコン窒化膜図示せずをマスクとして、例えば、ドライエッチングによって加工され、側壁スペーサー及びダミー層に基づいたシリコン窒化膜のパターンが、下層芯材62Aに転写される。下層芯材62Aとしてのシリコン酸化膜62Aに対するエッチングは、上述のように、例えば、フロロカーボン系のエッチングガス及びO2ガスの混合ガスを用いて、実行される。フロロカーボン系のエッチングガスとして、例えば、C4F8、CHF3及びCF4などが用いられる。また、O2ガスの代わりに、Arガスがフロロカーボン系のガスに混合されてもよいし、O2ガスとArガスとの両方がフロロカーボン系のガスに混合されてもよい。下層芯材62Aが加工された後、パターニングされた中間層としてのシリコン窒化膜は、下層芯材62A上から選択的に除去される。シリコン窒化膜は、例えば、Hotリン酸を薬液とするウェットエッチングによって選択的に除去される。パターンが転写された下層芯材62Aに対して、スリミング処理が施される。図58及び図59のaに示されるように、スリミング処理によって、メモリセルアレイ100内において、下層芯材62Aのライン部配線スペーサーパターン621の線幅LW2は、フォトリソグラフィの解像度の限界寸法の4分の1程度の大きさになる。例えば、下層芯材62Aのライン部621の線幅CW2は、スリミング処理によって20nm程度にされる。図58及び図59のbに示されるように、コンタクト形成領域200内において、ダミー層及び中間層のダミーパターンに対応したパターン凸型部、スペーサー部、コンタクトスペーサーパターン629が、下層芯材62A内に形成される。下層芯材62Aのスペーサー部629のY方向における寸法D2Zは、ダミー層及びダミーパターンのサイズに応じて設定され、ライン部621の線幅CW2より大きい。シリコン酸化膜からなる下層芯材62Aに対するスリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとを組み合わせて実行される。下層芯材62Aに対するスリミング処理が、ウェットエッチングによって実行される場合、下層芯材を加工するためのマスク層ここでは、中間層としてのシリコン窒化膜を除去する前に、スリミング処理が実行されてもよい。また、ウェットエッチングによって、下層芯材の加工とスリミング処理とを同時に実行してもよい。シリコン酸化膜に対するウェットエッチングにおいて、例えば、希フッ酸がエッチングのための薬液として用いられる。上述の他の実施形態と同様に、スリミングされた下層芯材62A上及びマスク層60上に、例えば、20nm程度の膜厚のシリコン窒化膜が、堆積される。そして、堆積されたシリコン窒化膜に対してエッチバックが施され、2番目の側壁膜71が下層芯材6の側面上に形成される。この2回目の側壁形成工程によって、閉ループ状の側壁マスク71が、被加工層33A,35Aの上方において、スペーサーパターン621,629を含む下層芯材62Aの側面上に形成される。カバレッジのよいシリコン窒化膜側壁膜71を形成するために、ALD法を用いて、シリコン窒化膜が堆積されることが好ましい。側壁膜71としてのシリコン窒化膜に対するエッチバックは、フロロカーボン系のエッチングガスとO2及びArガスとの混合ガスを用いて、実行される。下層芯材のスペーサーパターン629の形状凸型の平面形状に応じて、スペーサーパターン629の外周側の側壁マスク71及び内周側の側壁マスク71は、スペーサーパターン629を挟んで、Y方向に関して互いに反対側に折れ曲がっている。このように、本実施形態において、上述の実施形態と同様に、メモリセルアレイ100内の閉ループ状の側壁マスク71は、例えば、側壁マスク71の線幅LW2がフォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有するように形成され、Y方向に対向する側壁マスク71の間隔LI2,CW2がフォトリソグラフィの解像度の限界寸法の4分の1程度の大きさを有するように、形成される。コンタクト形成領域200内において下層芯材62Aのスペーサー部629を挟んで対向している側壁マスク71間のY方向の間隔D2Zがメモリセルアレイ100内における側壁マスク71間の間隔LI2,CW2より大きい寸法を有するように、側壁マスク71は形成されている。図60及び図61を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図60は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の一部分を抽出した平面図を示している。図61は、図60に対応する断面工程図を示している。図61のaは、図60のLXIa-LXIa線に沿う断面工程図を示している。図61のbは、図60のLXIb-LXIb線に沿う断面工程図を示している。図60及び図61に示されるように、下層芯材シリコン酸化膜が、例えば、希フッ酸を用いたウェットエッチングによって選択的に除去された後、コンタクト形成領域200内のパッド形成位置において、側壁マスク71を覆うように、レジストマスク81Eが、フォトリソグラフィ及びエッチングによって、形成される。複数のレジストマスク81Eは、共通のコンタクト形成領域200に引き出される4本の配線にそれぞれ対応するように、スペーサーパターンの形状に応じて折れ曲がった閉ループ状の側壁マスク71の部分を覆うように、コンタクト形成領域200内にそれぞれ形成される。上述のように、芯材に形成されるコンタクト形成領域200内のコンタクトスペーサーパターンの寸法は、芯材のラインスペーサーパターンの線幅又は間隔より大きい。また、側壁マスク71は、芯材のスペーサーパターンを挟んでY方向に関して互いに反対側に折れ曲がっている。この結果として、コンタクト形成領域200内における側壁マスク71は、メモリセルアレイ100内における側壁マスク71間の間隔CW2,LI2より大きい間隔Y方向の寸法D2Zで離間している。それゆえ、パッドを形成するためのレジストマスク89Wを形成するスペース及び加工マージンを確保でき、レジストマスク89Eと側壁マスク71との意図しない接触、または、レジストマスク89E間の意図しない接触を抑制できる。例えば、レジストマスク81Eは、例えば、セレクトゲート線及びセレクトトランジスタを形成するためのレジストマスク82と共通の工程において、形成される。閉ループ状の側壁マスク71及びレジストマスク81E,82をマスクに用いて、下層のマスク層60A,60B,60Cが加工されることによって、側壁マスク71及びレジストマスク81E,82のパターンが、マスク層60A,60B,60Cに転写される。例えば、積層構造のマスク層60A,60B,60Cのアモルファスシリコン膜602A,602B,602Cは、CF4及びHBrなどの混合ガスを用いて、ドライエッチングによって加工される。積層構造のマスク層60A,60B,60Cのシリコン酸化膜601A,601B,601Cは、上述のように、フロロカーボン系のエッチングガスを含む混合ガスを用いたドライエッチングによって、加工される。第1乃至第4の実施形態と同様に、側壁マスク71及びレジストマスクが選択的に除去された後、パターニングされたマスク層60A,60B,60Cをマスクに用いて、被加工層としての導電層35A,33A及び絶縁層34Aが順次加工され、メモリセル及び閉ループ状のパターンの導電層が、メモリセルアレイ100内及び引き出し領域150内にそれぞれ形成される。また、セレクトゲート線のパターンに対応する導電層及びパッドのパターンに対応する導電層が、閉ループ状の導電層と同時に形成される。例えば、第2の実施形態における図30及び図31、又は、第3の実施形態における図40及び図41に示される工程と実質的に同様の工程を用いて、直線状の開口部を有するレジストマスクが、半導体基板30上に形成される。レジストマスクの開口部は、2つの閉ループ状の導電層のパッド間の部分ライン部を露出させるように、レジストマスク内に形成される。そして、ループカット工程によって、レジストマスクの開口部を介して露出する導電層が分断され、図49、図50及び図5のa,cに示されるように、互いに独立なワード線WLが形成される。尚、本実施形態において、コンタクト形成領域内の1つのグループを形成する4本の配線のパッドに対応するように、4つのレジストマスクが形成されている。但し、第2の実施形態と同様に、1つのコンタクト形成領域200内において、外側の閉ループ状の側壁マスク71と内側の閉ループ状の側壁マスク71に対して、1つずつレジストマスクが形成され、ループカットによって、各配線に対応するように、各レジストマスクに対応したパターンが2つのパッドに分割されてもよい。この後、第1乃至第4の実施形態と同様に、層間絶縁膜、コンタクトプラグ/ビアプラグ、中間配線層/ビット線が、順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリの製造方法において、第1乃至第4の実施形態と同様に、引き出し領域150のコンタクト形成領域200内に、側壁膜のパターンの転写によって形成される配線WLの線幅LW2及び配線間隔LI2より大きい寸法のマスクが、1回目の側壁膜側壁スペーサー70を覆うように形成される。そのマスク89に対応するパターンコンタクトスペーサーパターン70D,649,639,629の側面上及び側壁スペーサー70に対応するパターン配線スペーサーパターン621の側面上に、配線のパターンに対応する2回目の側壁膜側壁マスク71が、形成される。これによって、本実施形態のフラッシュメモリにおいても、他の実施形態と同様に、メモリセルアレイ100に対するパターン配線の形成と実質的に同時の工程を用いて、コンタクト形成領域200内の配線WL間に、メモリセルアレイ100内の配線WLの線幅LW2及び配線WL間の間隔LI2の少なくとも一方より大きい間隔D2Zが、確保される。それゆえ、配線の線幅及び配線間隔がフォトリソグラフィの解像度の限界寸法より小さい寸法で形成されたとしても、配線に接続されるパッド及パッドの加工のためのレジストマスクを配置するスペース、又は、それらの加工マージンのためのスペースを、コンタクト形成領域200内に、確保できる。したがって、本実施形態のフラッシュメモリの製造方法において、第1乃至第4の実施形態と同様に、コンタクト形成領域200内において、パッド、配線及びコンタクトとの間に生じるショート短絡を防止でき、そのショートに起因するデバイスの不良を低減できる。本実施形態のフラッシュメモリの製造方法において、1番目の側壁膜側壁スペーサー70を形成するための芯材例えば、レジスト材65のフリンジ659の平面形状が凹型にされ、そのフリンジの凹型の窪んだ部分99がレジストマスク89で覆われた状態で、側壁膜の形成側壁材に対するエッチバック及び芯材の除去が実行される。レジストマスク89に覆われた部分に対応するように、コンタクト形成領域200内における側壁膜側壁マスク間及び側壁マスクに基づいて形成される配線WL間の間隔D2Zを大きくするためのパターンコンタクトスペーサーパターン70D,649,639,629が、コンタクト形成領域200内に、形成される。これによって、フリンジ659とレジストマスク89とのオーバーラップする面積を比較的容易に小さくでき、さらに、フリンジ659とレジストマスク89とのオーバーラップする面積が小さくなっても、コンタクト形成領域200内の側壁マスク71及び配線間に大きい間隔を確保するためのパターン70D,649,639,629を、形成できる。この結果として、フリンジ659を有する芯材65が除去される際に、レジストマスク89とオーバーラップするフリンジ650が過剰に除去されたとしても、フリンジの除去によって生じるレジストマスク89下方の空洞98のサイズは小さくなり、その空洞98に起因したパターンの消失及び欠損を抑制できる。それゆえ、本実施形態のフラッシュメモリの製造方法によれば、フリンジ659とレジストマスク89とに基づいた配線WL間の間隔D2Zを大きくするためのパターン70D,649,639,629の形成の制御性を、向上できる。さらに、本実施形態のフラッシュメモリの製造方法によれば、部材の形状及びレイアウトを工夫することによってパターンの形成の制御性が確保されるため、プロセスの悪影響を考慮したプロセスの制約例えば、積層される材料の組み合わせの制約、使用する方法の制約を解消でき、プロセスの自由度を向上できる。以上のように、第5の実施形態の半導体装置の製造方法によれば、第1乃至第4の実施形態と同様に、信頼性が向上した微細なパターンを含む半導体装置を提供できる。[その他]本実施形態の半導体装置及び半導体装置の製造方法において、フラッシュメモリを半導体装置として例示したが、本実施形態は、フラッシュメモリに限定されない。例えば、DRAMやSRAMなどの揮発性半導体メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。また、MRAMMagnetoresistiveRAM、PCRAMPhaseChangeRAM又はReRAMResistiveRAMなどのように、抵抗値が可逆的に変化する素子をメモリ素子として用いた抵抗変化型メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。例えば、上述の本実施形態の半導体装置及びその製造方法は、抵抗変化型メモリが有するクロスポイント型メモリセルアレイにおけるラインアンドスペースパターンの配線ワード線/ビット線及び配線に接続されるコンタクト部パッド、フリンジの構造及び形成方法に、適用できる。さらに、半導体装置としてのメモリに限らず、ラインアンドスペースパターンを有するレイアウトを有していれば、例えば、プレーナ構造のFETFieldEffectTransistor又はFinFETによって形成されるロジック回路において、FETのゲート電極、FETに接続される配線、或いは、ゲート電極及び配線に接続されたコンタクト部パッド、フリンジなどに、実施形態で述べられた構造及び製造方法が適用されてもよい。これらの半導体装置においても、第1乃至第5の実施形態で述べた構造及び製造方法が適用でき、第1乃至第5の実施形態で述べた効果が得られる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"