第1コイルと第1キャパシタによる第1共振回路を含む第1発振器を有する第1基板と、第2コイルと第2キャパシタによる第2共振回路を含む第2発振器を有する第2基板とを備え、前記第1コイルと第2コイルが誘導結合して前記第1発振器と第2発振器が結合共振することを特徴とする電子回路。結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする請求項1記載の電子回路。前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする請求項1又は2記載の電子回路。前記第1から第n基板が順に積層されnは、n≧4の整数。以下、各基板のコイルを第kコイルなどと言う。、第1コイルと第2コイルとの結合度及び第n-1コイルと第nコイルとの結合度が、第2コイルから第n-1コイルの隣接間の結合度より大きいことを特徴とする請求項1乃至3いずれかに記載の電子回路。すべての前記基板が同一の構造を有する半導体チップであることを特徴とする請求項1乃至4いずれかに記載の電子回路。前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする請求項1乃至5いずれかに記載の電子回路。前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする請求項6記載の電子回路。前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする請求項7記載の電子回路。コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする電子回路。これら従来の発明における、データのシリアル通信のためのタイミング信号に着目すると、データと並走して誘導結合によって基板から基板に転送するものであった。すなわち、第1基板において生成されたタイミング信号は、第1基板の送信回路から第2基板の受信回路に転送され、つぎに、第2基板の送信回路から第3基板の受信回路に転送され、以下同様にして基板から基板にタイミング信号が転送され分配されていた特許文献9参照。その結果、転送の度に送信回路及び受信回路が電力を消費して、消費電力が比較的大きかった。また、送信回路から受信回路に意図しない信号の受信がないようにするためには、送信用のコイルと受信用のコイルと使用しないコイルという3つのコイルが各チップに必要であった。この問題を解決するために、仮に各基板に発振回路を備えたとしても、製造ばらつきによる素子特性の違いや電源電圧の違いなどに起因して、発振回路の発振周波数は典型的には10程度のばらつきがあり、正確なクロックを分配したり、シリアル通信の同期を取ることが困難であった。また、クロックの分配を無線ではなく有線で行ったとしても、一つの基板でクロックを生成して他の基板にクロックを分配する際に、チップ間の配線による遅延によってクロックの位相がずれたり、チップ間の配線に寄生する容量やチップ間の配線に必要な静電破壊を防ぐための回路によって消費電力が増大するなどの問題があった。さらに別の観点として、同一チップ上に具備された複数のLC発振器の出力信号を伝送線路を介して結合して結合発振する例が知られているが非特許文献4参照、伝送線路を介して結合発振するものであるので、チップ間のクロックの分配には適用できないものであった。本発明は、上記問題点に鑑み、簡易な構成でありながら正確に同期したクロックを各基板に分配することができる電子回路を提供することを目的とする。請求項1記載の本発明の電子回路は、第1コイルと第1キャパシタによる第1共振回路を含む第1発振器を有する第1基板と、第2コイルと第2キャパシタによる第2共振回路を含む第2発振器を有する第2基板とを備え、前記第1コイルと第2コイルが誘導結合して前記第1発振器と第2発振器が結合共振することを特徴とする。請求項2記載の本発明の電子回路は、結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする。請求項3記載の本発明の電子回路は、前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする。請求項4記載の本発明の電子回路は、前記第1から第n基板が順に積層されnは、n≧4の整数。以下、各基板のコイルを第kコイルなどと言う。、第1コイルと第2コイルとの結合度及び第n-1コイルと第nコイルとの結合度が、第2コイルから第n-1コイルの隣接間の結合度より大きいことを特徴とする。請求項5記載の本発明の電子回路は、すべての前記基板が同一の構造を有する半導体チップであることを特徴とする。請求項6記載の本発明の電子回路は、前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする。請求項7記載の本発明の電子回路は、前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする。請求項8記載の本発明の電子回路は、前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする。請求項9記載の本発明の電子回路は、コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする。本発明によれば、従来よりも小さな電力とレイアウト面積を使って正確に同期したクロックを各基板に分配することができる。この発明によって各基板に分配されたクロックは、各基板のシステムクロックとして用いることができる。例えば、複数のチップが積層実装されたシステムを構築し、各チップを共通のシステムクロックで同期して動作させるのに好適である。また、そのクロック信号に同期して各基板相互の間においてデータのシリアル通信をする用途に適用するのに好適である。以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。図1は、本発明の実施例1による電子回路の構成を示す図である。図1は、電子回路の全体を示す概念図であり、図1は、各基板上の具体的な回路を示す回路図である。コイルL1とキャパシタC1のLC共振回路を含む発振器21を有する基板11と、同様にコイルL2とキャパシタC2のLC共振回路を含む発振器22を有する基板12が上下に積層されている。各発振器21、22は、コイル31とキャパシタ32のLC共振回路と、ゲートをたすきがけにした2つのNMOSトランジスタ33、34及び電流源35から成る値が-1/gmの負性抵抗を備え、LC共振回路の共振周波数で発振する。2つのコイルL1、L2の中心軸がおよそ一致して近接することでコイルL1、L2の相互インダクタンスM12により、発生する磁束が双方のコイルL1、L2で共有され、結合共振を生じる。LC共振回路は、図に示した回路以外にもいろいろな回路が知られており、本実施例に限られない。図2は、本発明の実施例1の具体的な回路例を示す図である。図2は図1と同じである。LC共振回路のインピーダンスZLCに比べて負性抵抗の絶対値1/gmが小さいときに、発振が継続する。負性抵抗の絶対値は、NMOSトランジスタのドレイン電流、すなわち、テール電流Itailを変えることで、トランスコンダクタンスgmを変えて調整できるトランスコンダクタンスgmはドレイン電流の平方根に比例する。。つまり、テール電流Itailを増やすと、トランスコンダクタンスgmが大きくなり、負性抵抗の絶対値1/gmが小さくなる。ここで、テール電流Itailを大きくするほど、コイルが発生する磁束が強くなり、コイル間の結合の強さである結合度は大きくなる。また、結合度は、図2bに示すコイル間の結合係数kijによっても決まる。図2は、負性抵抗41~4NとLC共振回路インピーダンスZLC1~ZLCNから成る各基板の発振器を示しキャパシタは図示省略、結合係数kijは、各コイルの形状及び配置主にコイルの直径とコイル間隔によって決まる。したがって、テール電流Itailが大きいほど、及び結合係数kが大きいほど、コイル間の結合度は強くなる。しかし、消費電力はより大きくなり、又はレイアウト面積がより大きくなる。図2は、結合共振して発振する条件をシミュレーションした結果を示す。結合共振するためには、コイルの結合係数kを大きくするか、又はテール電流Itailを大きくする必要があることが分かる。図3は、本発明の実施例1のテール電流を変えたときの発振の実測結果を示す図である。実際にテストチップを0.18μmCMOS技術で製造して実測した。テール電流Itailをある値以上にすると結合共振が起こる。4つの発振器の出力信号Clk1~Clk4の周波数は元々異なっているが、テール電流Itailを大きくしていって、所定値ここでは、Itail=0.21mAに達して結合共振が起こると、一致することが分かる。結合共振したときの各発振器の出力信号のジッタは一周期の2.4以下であり、通信などのクロックとして利用するに足るほどに十分に小さい。図4は、本発明の実施例1の結合共振の波形の例を示す図である。すなわち、図3に示す実測で用いた4つの発振器が結合共振したときの出力信号Clk1~Clk4の波形を撮影したものである。横軸は時間、縦軸は任意目盛りである。結合共振すると、各出力信号の周波数及び位相がそろっていることが分かる。図5は、本発明の実施例1のキャパシタの値を変えたときの発振の実測結果を示す図である。図3の実測で用いた各発振器のキャパシタのみを異ならせて、他の値は同じになるようにチップを製造し、結合共振の様子を実測した。テール電流Itail=0.3mAとした。キャパシタの値が変わると当然に発振周波数fLCが変わる。キャパシタの値がばらついて発振器の元々の発振周波数fLCが大きく異なると結合共振できないが、キャパシタの値のばらつきΔCが、±17.5未満であれば結合共振することが分かる。これは、キャパシタの製造ばらつきΔCが通常の範囲10以内の場合は、十分に結合共振することを示している。このようにして周波数と位相の揃った発振器の出力は、各チップのシステムクロックとして用いることができる。複数のチップが積層実装されたシステムを構築し、各チップが共通のシステムクロックで同期して動作できる。また、周波数と位相の揃った発振器の出力は、チップ間通信のクロックとして用いることができる。第1チップのクロックのタイミングで送信されたデータを第2チップのクロックから生成されたタイミング信号で受信することができる。図6は、本発明の実施例2を説明するための図である。横軸の周波数に対して、負性抵抗の絶対値1/gm3種類及び実施例1に示す4枚の基板上のLC共振回路が結合共振したときの各共振回路のインピーダンスを示す。これは、電磁界解析と電子回路解析のシミュレーションを組み合わせて求めた結果である。上述のようにLC共振回路のインピーダンスに比べて負性抵抗の絶対値1/gmが小さいときに発振が継続する。また、テール電流Itailを増やすとトランスコンダクタンスgmが大きくなり、負性抵抗の絶対値1/gmが小さくなる。図6において、2本の実線は、両端に配置された基板上の共振回路のインピーダンスZLC1、ZLC4を表し、2本の破線は、間に挟まれた基板上の共振回路のインピーダンスZLC2、ZLC3を示す。インピーダンスの周波数応答には、2.5GHzの他に5.2GHzあたりと6.6GHzあたりと7.5GHzあたりにピークが出現する。2.5GHzのピークにおいては、4つの発振器の位相が全て同相である。5.2GHzあたりのピークにおいては、3つの隣接した発振器の位相が同相であり、一番端に配置された発振器の位相がそれと逆相になっている。つまり例えば1番目と2番目と3番目が同相で4番目が逆相になる。6.6GHzあたりのピークにおいては、2つの隣接した発振器の位相、例えば1番目と2番目、が同相であり、他の2つの隣接した発振器、3番目と4番目の位相がそれらと逆相である。7.5GHzあたりのピークにおいては、交互に同相、逆相になっている。つまり1番目と3番目が同相で、2番目と4番目がそれらと逆相である。位相が隣同士で異なる境界の数が増えるほど、互いの磁束が打ち消されてインダクタンスが小さく見えるので、発振周波数は高くなる。共振角周波数ω=√1/LC1Q=ωL/R=√L/C/R2ただし、L:共振回路のインダクタンスC:共振回路のキャパシタンスR:共振回路の寄生抵抗Q:共振回路のQ値もし、インダクタンスLが1/4に小さく見えると、発振周波数は2倍に高くなるが、寄生抵抗Rが変わらなければ、Q値は1/2に小さくなり、ピーク値も小さくなる。以上のことから、テール電流Itailを増やして負性抵抗の絶対値1/gmが結合共振する周波数である2.5GHzにおける共振回路のインピーダンスよりも小さくなるように調整すると、2.5GHzで発振する。同時に、それ以外の周波数、とりわけ、その2倍の周波数である5GHz以上の周波数領域において負性抵抗の絶対値1/gmが共振回路のインピーダンスよりも大きければ、発振回路は2.5GHz以外の周波数で発振することはない。図7は、本発明の実施例3による電子回路の構成を示す図である。N枚のチップ1~Nの各チップは同じ基本構成を有するが、ここではチップ1の送信器71からチップNの受信器73に信号を送る場合を説明するために動作する構成を実線で示し、ここでは動作しない構成を破線で示した。各チップ1~Nは、負性抵抗41~4NとLC共振回路インピーダンスZLC1~ZLCNから成りクロックを発生する発振器を有する。チップ1は、フリップフロップFF74が送信データを発振器からのクロック例えば5GHzを分周回路75によって1/mmは自然数であり、例えば、2に分周した送信クロックTxc例えば2.5GHzによって並列直列変換して、直列信号Txdを送信器71に送る。送信器71は、チップ2の中継器72を介して、又は介さずにチップNの受信器73に直列信号Txdを送信する。チップNでは、まず、分周回路75が、結合共振発振器からのクロックを1/m×n分周するnは自然数であり、例えば4、したがって、この場合、2×4=8分周した結果625MHzとなる。。さらに、位相周波数検出回路77、1/n分周回路78、チャージポンプ79、及び電圧制御発振器80から成る位相同期ループPLL76は、位相周波数検出回路77が電圧制御発振器80の発振信号例えば2.5GHzを1/n分周回路78が1/n分周した信号例えば625MHz及び分周回路75からのクロックの周波数及び位相を検出して、これらが同じになるようにチャージポンプ79を介して電圧制御発振器80に制御電圧VCTを供給する。さらに、位相同期ループ76は、その制御電圧VCTを電圧制御発振器81にも供給して、電圧制御発振器81を電圧制御発振器80と同一の周波数、かつ任意の位相で発振するように制御する。他方、受信器73が受信した信号の立上がり又は立下りのエッジをエッジ検出回路82が検出して、そのタイミングで電圧制御発振器81を注入同期する。FF83は、直列受信信号Rxdを並列変換して受信データを得る。その際に、電圧制御発振器81からのクロックは、FF83が十分な時間マージンでデータを取り込むことができる位相に調整されている。この実施例3は、結合共振によって各チップのクロックの周波数をそろえ、受信信号によってクロックの位相を調整するものである。これによって、チップ1からチップNにデータを送信する場合に、並列直列変換、送信、中継、受信、及び直列並列変換などで信号が遅延しても、また、製造ばらつき又は環境の時間変化によってその遅延量が変動しても、受信に適切なタイミングのクロックを作ることができる。図8は、本発明の実施例3の通信品質の実測結果を示す図である。実際にテストチップを0.18μmCMOS技術で製造して、16枚のチップを積層し結合発振させて並列な8チャネル分をシリアルデータ通信したときの、ビット誤り率を示す。データ転送速度が2.4Gb/sまでは確実に高速シリアル通信ができることを実証している。図9は、本発明の実施例3の受信信号の波形の例を示す図である。図7に示す測定に続けてデータ転送速度が2.4Gb/sにおける受信信号の多数の波形を重ねて撮影した。これは、いわゆるアイパターンと言われるものであり、窓が大きいことから、やはり確実に高速シリアル通信ができることを実証している。なお、本発明は上記実施例に限定されるものではない。