"不揮発性メモリデバイスであって、少なくとも1つのジャンクションレストランジスタと、蓄積領域と、を備え、前記ジャンクションレストランジスタは、100nmより小さい少なくとも2つの寸法を有するジャンクションレスの高濃度にドープされた半導体チャネルを含む不揮発性メモリデバイス。請求項1記載の不揮発性メモリデバイスにおいて、前記高濃度にドープされた半導体チャネルは、n形またはp形に縮退ドープされている不揮発性メモリデバイス。請求項2記載の不揮発性メモリデバイスにおいて、前記半導体チャネルは、絶縁層の上に位置する多結晶または単結晶半導体チャネルであり、前記トランジスタは、ジャンクションレス薄膜トランジスタを含む不揮発性メモリデバイス。請求項1記載の不揮発性メモリデバイスにおいて、前記チャネルは、2~20nmの高さ、5~50nmの幅、50nmより大きい長さを有するナノワイヤチャネルである不揮発性メモリデバイス。請求項4記載の不揮発性メモリデバイスにおいて、前記ジャンクションレスナノワイヤチャネルは、前記トランジスタ内にドープされたp-nジャンクションを有しない不揮発性メモリデバイス。請求項1記載の不揮発性メモリデバイスにおいて、前記メモリデバイスは、NANDフラッシュメモリデバイスを含む不揮発性メモリデバイス。請求項6記載の不揮発性メモリデバイスにおいて、前記NANDフラッシュメモリデバイスは、前記ジャンクションレスの高濃度にドープされた半導体チャネルと、前記チャネルに隣接する複数のコントロールゲート電極と、前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの1つとを含む少なくとも1つのNANDストリングを含む不揮発性メモリデバイス。請求項7記載の不揮発性メモリデバイスにおいて、各電荷蓄積領域は、誘電体絶縁フローティングゲート、酸化物-窒化物-酸化物電荷トラッピング膜、あるいは導電性ナノドットのうちの1つを含む不揮発性メモリデバイス。請求項8記載の不揮発性メモリデバイスにおいて、前記少なくとも1つのNANDストリングは、第1のNANDストリングを含み、前記第1のNANDストリングは、前記第1のNANDストリングがその上に位置する基板の主面に対して実質的に平行に位置する不揮発性メモリデバイス。請求項9記載の不揮発性メモリデバイスにおいて、前記チャネルは、各電荷蓄積領域幅より狭い幅を有する不揮発性メモリデバイス。請求項9記載の不揮発性メモリデバイスにおいて、前記少なくとも1つのNANDストリングは、前記基板の主面に対して実質的に平行に位置する第2のNANDストリングをさらに含み、前記第2のNANDストリングは、NANDストリングのモノリシックな3次元アレイを形成するように前記第1のNANDストリングの上に位置する不揮発性メモリデバイス。請求項8記載の不揮発性メモリデバイスにおいて、前記少なくとも1つのNANDストリングは、1つのNANDストリングを含み、前記1つのNANDストリングは、前記1つのNANDストリングがその上に位置する基板の主面に対して実質的に垂直に位置する不揮発性メモリデバイス。請求項12記載の不揮発性メモリデバイスにおいて、前記チャネルは、前記基板の主面に対して実質的に垂直に延び、複数のコントロールゲート電極は、前記基板の主面に対して実質的に垂直な方向に積み重ねられている不揮発性メモリデバイス。請求項13記載の不揮発性メモリデバイスにおいて、前記基板の主面より上で複数のコントロールゲート電極より下に前記チャネルに隣接して位置する第1のアクセスゲート電極と、前記基板の主面より上で複数のコントロールゲート電極より上に前記チャネルに隣接して位置する第2のアクセスゲート電極と、前記第1のアクセスゲート電極に隣接する前記チャネルの第1の端に電気的に連絡する第1の接点と、前記第2のアクセスゲート電極に隣接する前記チャネルの第2の端に電気的に連絡する第2の接点と、をさらに備える不揮発性メモリデバイス。請求項12記載の不揮発性メモリデバイスにおいて、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のNANDストリングであって、前記基板の主面に対して実質的に垂直に延びるチャネルと、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、前記チャネルの各それぞれの端に隣接するアクセスゲート電極と、を各々含む複数のNANDストリングと、隣接するNANDストリングのチャネルの隣接する端の間に位置するゲートレスn形ポリシリコンのトランスファ領域と、をさらに備える不揮発性メモリデバイス。請求項1記載の不揮発性メモリデバイスにおいて、前記少なくとも1つのジャンクションレストランジスタは、前記メモリデバイスのステアリングデバイスを含み、前記蓄積領域は、抵抗率スイッチング材料を含む不揮発性メモリデバイス。請求項16記載の不揮発性メモリデバイスにおいて、前記ステアリングデバイスおよび前記抵抗率スイッチング材料は、2つの電極の間に電気的に直列に位置し、前記抵抗率スイッチング材料は、ヒューズ、アンチヒューズ誘電体、スイッチング可能金属酸化物、複合金属酸化物層、カーボンナノチューブ材料、グラフェン抵抗率スイッチング可能材料、カーボン抵抗率スイッチング可能材料、相変化材料、導電性ブリッジ素子、またはスイッチング可能ポリマー材料のうちの少なくとも1つを含む不揮発性メモリデバイス。垂直3次元NANDメモリデバイスであって、主面を有する基板と、前記基板の主面に対して実質的に垂直に延びるジャンクションレス半導体チャネルと、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの1つと、を備えるデバイス。請求項18記載のデバイスにおいて、各電荷蓄積領域は、誘電体絶縁フローティングゲート、酸化物-窒化物-酸化物電荷トラッピング膜、または導電性ナノドットのうちの1つを含み、前記半導体チャネルは、高濃度にドープされたn形半導体チャネルを含むデバイス。請求項19記載のデバイスにおいて、前記基板の主面より上で複数のコントロールゲート電極より下に前記チャネルに隣接して位置する第1のアクセスゲート電極と、前記基板の主面より上で複数のコントロールゲート電極より上に前記チャネルに隣接して位置する第2のアクセスゲート電極と、前記第1のアクセスゲート電極に隣接するチャネルの第1の端に電気的に連絡する第1の接点と、前記第2のアクセスゲート電極に隣接するチャネルの第2の端に電気的に連絡する第2の接点と、前記チャネルの中央領域より高濃度にn形ドープされている第1および第2の端領域と、をさらに備えるデバイス。請求項20記載のデバイスにおいて、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のNANDストリングであって、前記基板の主面に対して実質的に垂直に延びるチャネルと、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、前記チャネルの各それぞれの端に隣接するアクセスゲート電極と、を各々含む複数のNANDストリングと、隣接するNANDストリングのチャネルの隣接する端の間に位置するゲートレスn形ポリシリコンのトランスファ領域と、をさらに備えるデバイス。NANDメモリデバイスであって、2~20nmの高さ、5~50nmの幅、50nmより大きい長さを有し、n形またはp形に縮退ドープされている細長い半導体チャネル層と、前記チャネル層に隣接して位置する複数の電荷蓄積領域と、複数の蓄積領域のうちのそれぞれの1つに隣接して位置する複数のコントロールゲート電極と、を備えるデバイス。請求項22記載のデバイスにおいて、前記チャネル層は、その伸長方向に沿って実質的に一様にドープされているデバイス。請求項23記載のデバイスにおいて、前記チャネル層は、少なくとも2×1018cm3のドーピングレベルにn形ドープされた半導体を含むデバイス。請求項24記載のデバイスにおいて、前記チャネル層、複数の電荷蓄積領域、および複数のコントロールゲート電極は、複数のメモリセルを形成し、前記チャネルに沿って複数のメモリセルのうちの少なくとも2つの間にはp-nジャンクションがないデバイス。請求項22記載のデバイスにおいて、複数のメモリセルのうちの少なくとも1つは、前記チャネル層においてドープされたp-nジャンクションを有しないデバイス。NANDメモリデバイスであって、主面を有する基板と、前記基板の主面に対して実質的に平行に延びるジャンクションレス半導体チャネルと、前記基板の主面に対して実質的に平行な方向に前記チャネルの上に積み重ねられた複数のコントロールゲート電極と、前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの1つと、を備え、前記チャネルは、各電荷蓄積領域幅より狭い幅を有するデバイス。請求項27記載のデバイスにおいて、複数の電荷蓄積領域の各々は、誘電体絶縁金属フローティングゲートまたは誘電体絶縁導電性ナノドットを含み、前記デバイスの結合比は、少なくとも約0.5であるデバイス。NANDストリングを作る方法であって、基板の主面の上に半導体層を形成するステップと、前記半導体層を、前記基板の主面に対して実質的に平行に延びる細長いナノワイヤ形状チャネルにパターニングするステップと、前記チャネルの上にトンネリング誘電体層を形成するステップと、前記トンネリング誘電体層の上に複数の電荷蓄積領域を形成するステップと、前記チャネルが各電荷蓄積領域幅より狭い幅を有するように、かつ複数の電荷蓄積領域の各々の張り出し部が前記チャネルの上に張り出すように、複数の電荷蓄積領域をマスクとして用いて前記チャネルをアンダーカットするステップと、複数の電荷蓄積領域の上にブロッキング誘電体層を、前記ブロッキング誘電体層が複数の電荷蓄積領域の各々の張り出し部より下のスペースを埋めるように、形成するステップと、前記ブロッキング誘電体層の上に複数のコントロールゲートを形成するステップと、を含む方法。請求項29記載の方法において、複数の電荷蓄積領域の各々は、前記トンネリング誘電体層および前記ブロッキング誘電体層により絶縁された金属フローティングゲートまたは導電性ナノドットを含み、前記デバイスの結合比は、少なくとも約0.5である方法。ジャンクションレス半導体チャネルを通して互いに結合された少なくとも3つのメモリセルのストリングを含むNANDストリングを消去する方法であって、前記NANDストリングのソース線に消去電圧を印加するステップと、前記NANDストリングのソース側アクセスゲートに消去電圧を印加するステップと、前記ソース側アクセスゲートに隣接して位置するNANDストリングの第1のメモリセルを、前記第1のメモリセルのコントロールゲートに0Vを印加するのと同時に前記NANDストリングの残りのメモリセルのコントロールゲートが浮くことを許すかあるいは0Vを印加することによって、消去するステップと、前記第1のメモリセルに隣接して位置するNANDストリングの第2のメモリセルを、前記第1のメモリセルのコントロールゲートに消去電圧を印加すると共に前記第2のメモリセルのコントロールゲートに0Vを印加するのと同時に前記NANDストリングの残りのメモリセルのコントロールゲートが浮くことを許すかあるいは0Vを印加することによって、消去するステップと、前記第2のメモリセルに隣接して位置するNANDストリングの第3のメモリセルを、前記第1および第2のメモリセルのコントロールゲートに消去電圧を印加すると共に前記第3のメモリセルのコントロールゲートに0Vを印加することによって、消去するステップと、を含む方法。請求項31記載の方法において、前記第1、第2、および第3のメモリセルを消去するステップの間、前記NANDストリングのソース線および前記NANDストリングのソース側アクセスゲートに消去電圧を印加するかまたは再印加する方法。請求項31記載の方法において、消去電圧は、n形ドープされたチャネルのための正電圧またはp形ドープされたチャネルのための負電圧を含む方法。請求項31記載の方法において、前記第1、第2、および第3のメモリセルを含む少なくとも3つのメモリセルの行を、メモリセルの行を消去した後でメモリセルの次の行を消去する前に、消去-ベリファイするステップをさらに含む方法。ジャンクションレス半導体チャネルを通して互いに結合された少なくとも3つのメモリセルのストリングを含むNANDストリングを消去する方法であって、前記チャネルに0Vを印加するステップと、前記NANDストリングのソース側アクセスゲートに0Vを印加するステップと、前記NANDストリングのドレイン側アクセスゲートにパス電圧を印加するステップと、前記ドレイン側アクセスゲートに隣接して位置するNANDストリングの第1のメモリセルを、前記第1のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記NANDストリングの残りのメモリセルのコントロールゲートに0Vを印加することによって、消去するステップと、前記第1のメモリセルに隣接して位置するNANDストリングの第2のメモリセルを、前記第2のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記NANDストリングの残りのメモリセルのコントロールゲートに0Vを印加することによって、消去するステップと、前記第2のメモリセルに隣接して位置するNANDストリングの第3のメモリセルを、前記第3のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記NANDストリングの残りのメモリセルのコントロールゲートに0Vを印加することによって、消去するステップと、を含む方法。請求項35記載の方法において、前記第1、第2、および第3のメモリセルを消去するステップの間、前記チャネルと前記NANDストリングのソース側アクセスゲートとに0Vを印加するかまたは再印加し、前記NANDストリングのドレイン側アクセスゲートにパス電圧を印加するかまたは再印加する方法。請求項35記載の方法において、消去電圧は、n形ドープされたチャネルのための負電圧またはp形ドープされたチャネルのための正電圧を含む方法。請求項35記載の方法において、パス電圧は、約1~2Vである方法。請求項35記載の方法において、前記第1、第2、および第3のメモリセルを含む少なくとも3つのメモリセルの行を、メモリセルの行を消去した後でメモリセルの次の行を消去する前に、さらに消去-ベリファイする方法。ジャンクションレス半導体チャネルを通して互いに結合された少なくとも3つのメモリセルのストリング内の選択されたNANDメモリセルを消去する方法であって、前記チャネルに0Vを印加するステップと、前記メモリセルのストリングのソース側アクセスゲートおよびドレイン側アクセスゲートに第1の電圧を印加するステップと、前記選択されたNANDメモリセルのコントロールゲートに消去電圧を印加し、消去電圧より小さい絶対値を有する第2の電圧をメモリセルのストリングの残りのメモリセルのコントロールゲートに印加することによって、前記選択されたNANDメモリセルを消去するステップと、を含む方法。請求項40記載の方法において、第1の電圧は、第2の電圧より小さい絶対値を有する方法。請求項40記載の方法において、第1の電圧は、約1~2Vであり、第2の電圧は、約6~8Vであり、消去電圧は、前記チャネルがn形ならば約-10~-20Vであり、前記チャネルがp形ならば約10~20Vである方法。その全体が本願明細書において参照により援用されている、米国特許出願公開第2006/0278913号特許文献2、米国特許第5,677,556号特許文献1、およびColingeetalNanowiretransistorswithoutjunctionsNatureNanotechnologyFebruary212010非特許文献1は、本願明細書に記載した実施形態を理解し実施するために有益であり得る。図1は、ジャンクションレストランジスタを使用するNANDフラッシュ型メモリデバイス100の一実施形態の透視図である。デバイス100は、半導体基板102または他の任意の基板の上に製造され得る。基板102は、単結晶シリコン、シリコン-ゲルマニウムまたはシリコンカーバイドのようなIV-IV化合物、III-V化合物、II-VI化合物、そのような基板の上のエピタキシャル層のような当該技術分野において知られている任意の半導体基板、あるいはガラス、プラスチック、金属もしくはセラミック基板のような他の任意の半導電性もしくは非半導電性の材料であり得る。基板は、その上に製造されたCMOSドライバ回路および/またはメモリデバイスのための電極のような集積回路を含み得る。例えば、TFT型メモリデバイスのためのセミコンダクタオンインシュレータSOI構造が図1に示されている。半導体基板102はp形シリコン基板またはn形シリコン基板であり得る。メモリデバイス100を制御するためのCMOSドライバ回路も基板102の上または中に構築され得る。BOX酸化物層または他の適切な絶縁層のような絶縁層104が基板102の上に形成されている。複数のジャンクションレス半導体チャネル領域106が絶縁層の上に形成されている。本願明細書で使用される用語ジャンクションレスは、トランジスタの境界においてチャネルにドープされたp-nジャンクションがないことを意味する。しかし、チャネルは、同じ導電性タイプのより高濃度にドープされた領域およびより低濃度にドープされた領域を包含し得る。チャネル領域は、シリコン、ゲルマニウム、シリコン-ゲルマニウム、シリコンカーバイド、GaAs、GaNなどのIII-V半導体材料、ZnSeなどのII-VI半導体材料のような任意の適切な半導体材料から作られ得る。半導電性カーボンナノチューブのような他の半導体材料も使用され得る。半導体材料は単結晶、多結晶またはアモルファスであり得る。SOIタイプのプロセスでは、半導体材料106はアモルファスなシリコンまたはポリシリコンとして堆積させられ、その後に熱アニーリングまたはレーザアニーリングを用いて結晶化または再結晶化させられる。あるいは、チャネル106は、単結晶半導体基板内にまたは直に単結晶基板の表面上にある単結晶層内に形成され得る。チャネル106は、半導体層を堆積させ、次に層をフォトリソグラフィックパターニング例えば、マスキングおよびエッチングにより細長いかまたはストリップ形状のチャネル106とすることによって形成され得る。好ましくは、各チャネル106は、前述したフォトリソグラフィックパターニングにより、あるいは別の基板上でナノワイヤ形で成長させ、次にナノワイヤをデバイス基板102へ移すことにより形成される半導体ナノワイヤを含む。従って、半導体チャネルは好ましくは細くて、100nm未満の2つの寸法を持ち得る。例えば、チャネル106は、2~20nmの高さと、5~50nmの幅と、100nmより大きいといった50nmより大きい長さとを有するナノワイヤチャネルであり得る。チャネル106は、その伸長方向に沿って好ましくは実質的に一様にドープされる例えば、n形またはp形ドープされる。好ましくは、各チャネル106は、n形またはp形縮退ドープされる。縮退半導体とは、材料が半導体としてよりはむしろ金属のように振る舞い始めるような高いドーピングレベルを有する半導体である。充分に高い不純物濃度では、個々の不純物原子は、そのドーピングレベルが不純物帯に没入するに充分なほど互いに近寄ることができて、そのようなシステムの挙動は半導体の代表的な特徴、例えば温度上昇に伴う導電率の増大を示すことをやめる。一方、縮退半導体は依然として真の金属よりは遥かに少ない電荷担体を有するので、その挙動は多くの点で半導体と金属との中間にある。縮退ドーピングレベルは種々の半導体について様々であり、例えば、n形シリコンすなわち、P、Asおよび/またはSbでドープされたシリコンについて、ドーピングレベルは少なくとも2×1018cm3、あるいは少なくとも1×1019cm3であり、好ましくは1~5×1019cm3の範囲内にあり得る。図1に示されているように、複数の電荷蓄積領域107が各チャネルの上に位置する。各電荷蓄積領域107は、誘電体絶縁フローティングゲート、酸化物-窒化物-酸化物電荷トラッピング膜ONOCTF、または絶縁マトリックス内の金属ナノドットのような導電性ナノドットのうちの1つを含む。フローティングゲート型電荷蓄積領域について、フローティングゲートの仕事関数が電子注入を許し、仕事関数がデバイスのしきい値に影響を及ぼす限りは、ポリシリコンのような任意の適切な材料が使用され得る。複数のコントロールゲート電極108が電荷蓄積領域107の上およびチャネル106の上に形成される。コントロールゲート電極は、ポリシリコンまたは金属のような任意の適切な導電性材料から作られ得る。例えば、金属電極はタングステン、銅、アルミニウム、タンタル、チタン、コバルト、窒化チタンまたはそれらの合金を含み得る。或る実施形態では、割合に高い温度での処理を可能にするためにタングステンが好ましい。他の或る実施形態では、銅またはアルミニウムが好ましい材料である。TiN層のような障壁層および接着層が含まれ得る。コントロールゲート材料は、コントロールゲートからの電子注入に不利な仕事関数を持つように選択される。図1に示されているように、NANDフラッシュメモリデバイス100は少なくとも1つのNANDストリングを含む。例えば、3つの隣接するNANDストリングが示されている。各NANDストリングは、ジャンクションレスの高濃度にドープされた半導体チャネル106と、チャネルに隣接する複数のコントロールゲート電極108と、チャネルおよび複数のコントロールゲート電極の各々の間に位置する複数の電荷蓄積領域107のうちの1つとを含む。例えば、図1に示されているように、各NANDストリングは6個のコントロールゲート108を含む。各NANDストリングは、共通のジャンクションレスのナノワイヤチャネル106と、チャネル106および各コントロールゲート108の間の電荷蓄積領域107とを包含する複数のジャンクションレス薄膜トランジスタと見られ得る。在来のトランジスタと比べると、ナノワイヤチャネルは、ドープされたp-nジャンクションすなわち、ソースまたはドレイン拡散を欠いている。そのようなジャンクションレスのトランジスタはゲート付きレジスタとしても知られている。チャネル106は、コントロールゲート電極に印加された約-3V~3Vのオーダーの電圧がチャネル内で自由キャリアを消耗するかあるいは反転を引き起こし得るようなナノスケール断面寸法を有する。チャネルにバイアスまたは電界が存在しなければ、チャネルは導電性またはオンであり得る。従って、チャネルは、拡散ジャンクションを必要とすることなくゲート制御されすなわち、ゲートにより制御され、オン状態およびオフ状態の間でスイッチングされ得る。図1のメモリデバイス100は水平タイプの2次元NANDフラッシュメモリデバイスである。各NANDストリングは、基板102の主面103に対して実質的に平行に位置する。換言すれば、各チャネルは、この主面103に対して平行な方向に延びている。ジャンクションレスTFT構造は空乏型nボディセルトランジスタを含む。ジャンクションと、結果として生じるドーピング拡散とがなければ、短チャネル効果が低減され、構造は20nm未満にスケーリングされ得る。後で記述するように、本発明の実施形態に従って3次元メモリデバイスもジャンクションレストランジスタを使用することができる。ジャンクションレストランジスタを有する3次元構造は、有利なことに代表的な3次元デバイスの熱的予算により影響されない。換言すれば、代表的な3次元デバイスでは、各デバイスレベルはドーパントイオン注入と、それに続く活性化アニールとを含む。各々のより高いデバイスレベルでの活性化アニールは、より低いレベルでのドーパント分布に悪影響を及ぼす。ジャンクションレスデバイスでは、活性化アニールは回避され得る。さらに、低濃度にドープされた拡散がメモリセルに含まれるときには、プログラミング/消去サイクルの間にコントロールゲート間での電荷トラッピングに起因して直列抵抗が増大し得る。従って、高濃度にドープされたジャンクションのないNANDフラッシュストリングは、さらに、有利なことに直列抵抗における劣化が少ない。ジャンクションレスNANDフラッシュメモリデバイスの他の利点は、例えば、低アスペクト比の活性領域およびコントロールゲートのプロセス、在来のNANDフラッシュメモリと同じプログラミングおよび読み出し、改善された結合比例えば、少なくとも約0.5の比、シリコンオンインシュレータSOI内に構築されたnボディTFTNANDフラッシュメモリを含む。nボディは、後で記述するように3次元垂直NAND集積化のためにも有利である。しかし、消去電位はn形ボディに沿って低下するので、改変された消去操作が必要とされるかもしれないということが特筆される。図2Aおよび図2Bは、メモリデバイス200における順次消去操作を示す略図である。図2Aは、図1の水平NANDデバイスのような水平NANDデバイスのメモリセルのストリングの断面図を示す。図2Bは、互いに結合された複数の例えば、2つのメモリストリングの回路略図を示す。メモリデバイス200は、チャネル204の一端例えば、ソース側に隣接するソース側選択ゲート電極202のような第1のアクセスゲート電極選択ゲート電極とも称されるを含む。メモリデバイス200は、図2Bに示されているように、複数のメモリストリングを含み得る。第1のアクセスゲート電極202は、例えば、複数のコントロールゲート電極208を選択するためにソース端に配置され得る。1つの共通のチャネル218を有する複数のコントロールゲート電極208は複数のストリングにグループ化され得る。第2のアクセスゲート電極例えば、ドレイン選択ゲート電極210はチャネル204の他の一端ドレイン側に隣接して位置し得る。複数の電荷蓄積領域216のうちの1つがチャネル204と複数のコントロールゲート電極208の各々との間に位置する。アクセスゲート電極202、210とチャネル204との間には電荷蓄積領域は配置されていない。メモリデバイス200は、さらに、第1のアクセスゲート電極202に隣接するチャネル204の第1の端ソース側に連絡する第1の接点212と、第2のアクセスゲート電極210に隣接するチャネル204の第2の端ドレイン側に電気的に連絡する第2の接点214とを含む。第1の接点212および第2の接点214は、金属層または高濃度にドープされたn半導体層から作られ得る。図に示されているメモリデバイス200のNANDストリングはジャンクションレス半導体チャネル204を通して互いに結合されたメモリセルのストリングを含む。ストリングは、図2Aおよび図2Bに示されているように、ストリングのメモリセルのうちの1つのコントロールゲート208に消去電圧Veraseを印加するのと同時に残りのメモリセルのコントロールゲートにゼロ電圧を印加し、同時にソース電極212とアクセスゲート電極202とに消去電圧を印加し、ドレインアクセスゲート電極210を浮かせておくことによって順次消去され得る。ソース側から始まって、コントロールゲートは0VからVerase消去電圧へ段階的に高められる。ドレイン電極すなわち、ビット線214は、浮いていることを許される。Veraseは5~20V、例えば10~15Vであり得る。例えば、Tstep=1においてソース線212と、ソース線212に隣接する選択トランジスタのゲート202とは共にVeraseにバイアスされ、全てのセルのコントロールゲートは0Vにバイアスされる。第1のセル208、すなわちソース線212に最も近いセルについて、チャネル電圧はVeraseであって、VCG=0であるので、第1のセル208は消去する。高いチャネル電圧VeraseはVCG=0である第1のセル208を通過して伝播することはできないので、他のセルは消去しない。Tstep=2において、第1のセル208のコントロールゲート電位は0VからVeraseへ切り替えられるが、他のセルのコントロールゲートは0Vに留まる。従って、チャネル電圧Veraseは第1のセル208を通過して伝播し、第2のセルは消去する。Tstep=3および4においてコントロールゲート電位がソースからドレインのほうへ次第に0VからVeraseへ切り替えられるので、第3のセルおよび第4のセルは順次消去される。図2Cおよび図2Dは、n形チャネル240に基づくNANDストリング220について正電圧および負電圧をそれぞれ用いる代表的な消去シーケンスを示す略回路図である。図2Cは図2Aおよび図2Bに関して前に記述した順次消去操作の変形を示す略図であり、図2Dは図2Aおよび図2Bに関して前に記述した代替の順次消去操作を示す略図である。ストリング220は、ソース線222と、ソース側選択すなわち、アクセスゲート224と、4つのセル228、230、232、234のためのコントロールゲート電極226とを含む。図2Cにおいて、第1の消去シーケンス行iiで、Veraseがソース線222およびソース選択ゲート224に印加される。第1のセル228のコントロールゲートには0Vが印加される。他のセル230~234は、浮くことを許されるコントロールゲートを有する。この場合、第1のセル228は消去され、その蓄積領域に蓄積されている電子はトンネリング誘電体層を通ってチャネル240内へトンネリングする。選択ゲート224には、ソース線222と同様にVeraseが印加されるので、第1のセル228とソース線222との間のチャネルはオープンである。従って、第1のセル228の蓄積領域から注入された電子はチャネル240を通ってソース線222へ流れることができる。次のシーケンス行iiiにおいて、ソース線222と、ソース選択ゲート224と、第1のセル228のコントロールゲートとにVeraseが印加される。第2のセル230のコントロールゲートには0Vが印加され、残りのセル232、234のコントロールゲートは浮くことを許される。この場合、第2のセル230は消去される。従って、ストリング220内の最後のセルが消去されるまでVeraseがセル228、230に順次印加され得る。p形チャネルに基づくNANDストリングでは、同じシーケンスが当てはまるけれども電圧の極性が負に変わる。特に、p形チャネルは消去時に電子を放出し、従ってVeraseの下へ反転されるべきである。従って、ドーピング濃度は縮退の始まりより余り高くあるべきではない、すなわち、濃度は約1019cm3より高くあるべきではない。要約すると、図2Cの方法は、NANDストリング220のソース線222に消去電圧を印加することと、実質的に同時にNANDストリングのソース側アクセスゲート224に消去電圧を印加することと、第1のメモリセル228のコントロールゲート226に0Vを印加するのと同時にNANDストリング220の残りのメモリセル230~234のコントロールゲート226が浮くことを許すことによってソース側アクセスゲート224に隣接して位置する第1のメモリセル228を消去することとを含む。この方法は、第1のメモリセル228のコントロールゲート226に消去電圧を印加すると共に第2のメモリセル230のコントロールゲート226に0Vを印加するのと同時にNANDストリングの残りのメモリセル232、234のコントロールゲートが浮くことを許すことによって、第1のメモリセル228に隣接して位置する第2のメモリセル230を消去することも含む。この方法は、さらに、第1のメモリセル228および第2のメモリセル230のコントロールゲート226に消去電圧を印加し、第3のメモリセル232のコントロールゲート226に0Vを印加し、最後のセル234のコントロールゲートを浮かせることによって、第2のメモリセルに隣接するNANDストリングの第3のメモリセル232を消去することを含む。プロセスは、その後、最後のセル234を消去するために反復される。第1、第2、第3、および第4のメモリセル228~234を消去する間、NANDストリングのソース線222およびNANDストリングのソース側アクセスゲート224に消去電圧を連続的に印加するかまたは再印加し得る。消去電圧は、n形ドープされたチャネルのためには正電圧例えば、10~20Vを含み、p形ドープされたチャネルのためには負電圧例えば、-10~-20Vを含む。この消去方法では、選択されていないブロックのソース選択ゲートは低電圧、例えば4V未満に保たれながら、共通アレイソース電極は高い正電圧Veraseへ上昇する。従って、選択ゲート酸化物は、連続する消去操作およびサイクルの間に続いて起こる高電圧ストレスに劣化することなく耐えるために充分に厚くなければならない。図2Dに、代わりの順次消去方法が示されている。第1のシーケンス行iiにおいて、ドレイン選択ゲート242に隣接するセル234のコントロールゲートに負電圧-Veraseが印加される。ドレイン選択ゲート242には1~2Vの電圧が印加される。チャネルおよびソース選択ゲート224には0Vが印加される。他のセル230、228、232のコントロールゲートには0Vが印加される。この場合、セル234が消去される。次のシーケンス行iiiでは、セル232のコントロールゲートに-Veraseが印加され、他のセル228、230、234およびソース選択ゲート224には0Vが印加される。この場合にはセル232が消去される。NANDストリング220はこのようにドレイン側から順次消去され得る。p形基板のためには、電圧の極性が逆にされるが、シーケンスは同じままである。要約すると、消去方法は、チャネルに0Vを印加することと、ソース側アクセスゲート224に0Vを印加することと、例えば1~2Vの電圧をNANDストリングのドレイン側アクセスゲート242に印加することと、第1のメモリセル234のコントロールゲートに消去電圧を印加するのと同時にNANDストリングの残りのメモリセル228~232のコントロールゲートに0Vを印加することによってドレイン側アクセスゲート242に隣接して位置する第1のメモリセル234を消去することとを含む。この方法は、第2のメモリセル232のコントロールゲートに消去電圧を印加するのと同時にNANDストリングの残りのメモリセル228、230、234のコントロールゲートに0Vを印加することによって、第1のメモリセル234に隣接して位置するNANDストリングの第2のメモリセル232を消去することも含む。この方法は、第3のメモリセルのコントロールゲートに消去電圧を印加するのと同時に残りのメモリセル228、232、234のコントロールゲートに0Vを印加することによって、第2のメモリセル232に隣接して位置する第3のメモリセル230を消去することも含む。第4のメモリセル228は、前に記述したのと同じ方法を用いて消去され得る。前の実施形態の場合と同じく、第1、第2、および第3のメモリセルを消去する間、チャネルとNANDストリングのソース側アクセスゲートとに0Vを印加するかまたは再印加し、NANDストリングのドレイン側アクセスゲートに1~2Vの電圧を印加するかまたは再印加する。消去電圧は、n形ドープされたチャネルのためには負電圧、p形ドープされたチャネルのためには正電圧を含む。1行のメモリセルが消去された後で消去が次の行へ進む前に、消去されたばかりの行に対して消去-ベリファイ操作が加えられ得る。消去-ベリファイ操作は、例えば、メモリセルの行を読み出すことであり得る。その行において消去成功がベリファイされれば、次の行が消去され、その後にベリファイされる。行が消去-ベリファイに合格しなければ、その行だけが、例えば再びより高い電圧へパルスされることによって再び消去され得る。これは有利なことに、消去-ベリファイが、消去操作がメモリセルの1つのブロック全体に対して加えられた後に行われる在来のNANDメモリデバイスにおける消去-ベリファイのプロセスと比べると、時間を節約することができる。在来のNANDメモリデバイスにおいて、ブロック全体の消去-ベリファイプロセスが合格しなければ、どの行が余分の消去を必要としているのかは分からず、従って多大の時間を消費して、高められた電圧を用いて全ての行が再び消去されなければならない。図3Aおよび図3Bは、メモリデバイス300におけるワード線消去操作例えば、ランダムシングルワード線消去操作を示す略図である。シングルワード線プロセスは、消去およびプログラミングの両方のために使用され得る。例えば、セル302を含む、単一の選択されたストリングまたは行内の全セルが、-Verase約-10~20Vをセルのコントロールゲートに印加し、Veraseより低い絶対値を有するVpass約6~8Vを残りのメモリセルのコントロールゲートに印加し、0Vをチャネルのソース側およびドレイン側にそれぞれソース線およびビット線を介して印加し、小さな電圧Von約1~2V、Vpassより小さい絶対値を有するをソース選択ゲートおよびドレイン選択ゲートすなわち、アクセスゲートに印加することによって、消去され得る。図に示されているようにチャネルがn形ではなくてp形であれば正のVeraseが使用され得る。この方法は、ナノドット電荷蓄積領域を有するデバイスに特に適している。図4は、各デバイスレベルにおいて水平NANDストリングを包含するモノリシックな3次元NANDメモリデバイス400の断面図である。デバイスを製造するために、酸化物層404のような絶縁層が基板402の主面上に形成され得る。半導体層が酸化物層406の上に形成され、後に細長い高濃度にn形ドープされたTFTチャネル領域406にパターニングされ、チャネル領域はナノワイヤ形状を持つことができて基板402の主面に対して実質的に平行に延びることができる。酸化ケイ素層のようなトンネル誘電体層408がチャネル406の上に形成され得る。複数の電荷蓄積領域410がトンネリング誘電体層408の上に形成され得る。領域410は金属フローティングゲートまたは導電性ナノドットを含み得る。領域410および層408は、フォトリソグラフィックパターニングを用いて離散的な領域にパターニングされ得る。その後、複数の電荷蓄積領域410をマスクとして用いてチャネル406内にアンダーカット412が形成され、これによりチャネル406の幅を蓄積領域410より狭くする。アンダーカットは、誘電体層408または電荷蓄積領域410の材料と比べてチャネル406の半導体材料を選択的にエッチングする液状エッチング媒体を用いる選択的ウェットエッチングにより形成され得る。アンダーカットは2~15nm、例えば2~10nmの幅を有する。従って、複数の電荷蓄積領域408の各々の張り出し部414はチャネル406の上に張り出す。その後、ブロッキング誘電体層416が複数の電荷蓄積領域410の各々の張り出し部414とトンネリング誘電体層408との下のスペースすなわち、アンダーカット412を埋めるように、酸化ケイ素層のようなブロッキング誘電体層416が複数の電荷蓄積領域410の上に形成される。その後、図1に示されているように、導電性層を堆積させて導電性層をゲートストリップにパターニングすることによってブロッキング誘電体層416の上に複数のコントロールゲート418が形成され得る。これで第1のデバイスレベル421は完成する。前述したステップは、2つ以上のデバイスレベル421、422のモノリシックな3次元アレイを形成するために反復され得る。各デバイスレベルは、基板402の主面に対して平行な1つ以上の水平NANDストリングを含む。n形ドープされたTFTチャネルの幅が狭められていることはチャネルの完全空乏化を促進し、これにより結合比を改善する。デバイスの結合比は、例えば、少なくとも0.5であり得る。従来技術のナノドットフラッシュメモリデバイスまたはシンメタルシートフローティングゲートメモリデバイスには、結合比が低いためにプログミング/消去ウィンドウが小さいという欠点がある。アンダーカットが形成された後、酸化ケイ素充填材のようなシャロートレンチアイソレーションSTI充填材がフローティングゲートの上に形成されてアンダーカット領域を埋めることができる。その後、STI層416の上にコントロールゲート層418が形成され得る。図5は、基板の主面540に対して実質的に垂直に位置する複数のNANDストリング502を含む3次元の垂直に積み重ねられたジャンクションレスNANDメモリデバイス500の略回路図である。この場合、ストリング502のチャネル506は基板の主面504に対して実質的に垂直に延びる。複数のコントロールゲート電極508も基板の主面504に対して実質的に垂直な方向に積み重ねられる。図5に示されている複数のストリング502は、基板の主面504に対して実質的に垂直な方向に積み重ねられている。複数のNANDストリング502の各々は、基板の主面504に対して実質的に垂直に延びるチャネル506と、基板の主面504に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極508と、チャネル506の各端に隣接するアクセスゲート電極510とを含む。ゲートレス半導体例えば、n形ポリシリコントランスファ領域512が、隣り合うNANDストリング502のチャネルの隣り合う端の間に配置され得る。基板の主面504に隣接する2つのストリング502は、結合されて、1つのより長いストリングを形成することができる。3次元NAND構造のマルチn層スタックのワンタイム処理は困難である。特に、在来のメモリデバイスはp形ボディを採用するので、トランスファ領域は容易に反転され得ない。電荷トラッピング問題はトランスファ領域ではいっそう悪化する。本発明の実施形態に従うジャンクションレスメモリデバイスは、高濃度にドープされたn形ボディを採用することができ、これによりp形ボディが使用されるときの問題を解決することができる。ジャンクションレスNANDメモリデバイスでは、個々のメモリセルはNANDストリングの他のメモリセルを通してビット線金属線に接続される。従って、全体としてのストリングのコンダクタンスは、隣り合うゲートスタック間のセル領域の導電率により限定され、チャネルは、読み出し時に選択されていないワード線に印加される電圧Vreadによって容易にはオンに転換され得ない。これと比べて、トランジスタは普通そのソースおよびドレインが金属線に接続されるのでトランジスタのチャネルから金属線までの接続路の抵抗は適切なデバイスおよび回路レイアウトによって最小にされ得る。論理回路およびアナログ回路中のMOSFETは、正常動作中には周囲の誘電体層中に電子を放出しないように設計される。対照的に、NANDセルは、フローティングゲート、ナノドット、または電荷蓄積層のような電荷蓄積ノードへ、およびそのような電荷蓄積ノードから、電子を放出するように要求される。そのような放出された電子はプログラミング/消去サイクル中にゲートスタック間の誘電体層中に集積し、ストリング電流劣化を生じさせることがある。本発明の実施形態に従う他の設計考慮事項は、チャネルにおけるドーピングレベルを含む。ドーピングが低濃度すぎれば、低濃度なドーピングに関連して導電率が小さいことと、結果として隣り合うセル同士を電気的に結合させることが困難であることとの故に、NANDストリングはおそらく消去しにくく、プログラミング/消去サイクル後に消去劣化が起こりがちであり得る。ゲートスタック間の領域を含むストリング全体にわたって高濃度にドープされたチャネルは、NANDストリングがより容易に消去することを可能にし、サイクリング誘起劣化はより少ない。前にNANDフラッシュ型デバイスについて記述したけれども、本発明の他の1つの実施形態では、メモリデバイスはいわゆる抵抗率スイッチング不揮発性メモリデバイス時にはReRAMデバイスとも称されるを含み得る。代表的なデバイスが図6に示されている。不揮発性メモリセル600は、蓄積素子618と直列に位置するジャンクションレストランジスタ610のステアリング素子を含む。トランジスタ610と蓄積素子618とは2つの電極601および602の間に配置されている。抵抗率スイッチング材料は、ヒューズ、アンチヒューズ誘電体、スイッチング可能金属酸化物例えば、酸化ニッケル、酸化バナジウム、複合金属酸化物層、カーボンナノチューブ材料、グラフェン抵抗率スイッチング可能材料、カーボン抵抗率スイッチング可能材料、相変化材料、導電性ブリッジ素子、またはスイッチング可能ポリマー材料のうちの少なくとも1つを含む。1つの非限定的な例として、図6は、本発明の実施形態に従って形成されたメモリセルの透視図を示す。底部導体601は、導電性材料、例えばタングステンから形成され、第1の方向に延びている。TiN層のような障壁層および接着層が底部導体601に含まれ得る。ジャンクションレストランジスタ610は、底部導体601に対して垂直に延びるナノワイヤの形状のジャンクションレスチャネルを包含する。チャネル端112、116が図6に見える。チャネルの中央部分は、円形ラップコントロールゲート114により覆われている。抵抗率スイッチング層618は、トランジスタ610の上または下に配置される。頂部導体602は、底部導体601と同じ仕方で同じ材料から形成され、第1の方向とは異なる第2の方向に延びる。トランジスタ610は底部導体601と頂部導体602との間に垂直に配置される。トランジスタおよび蓄積素子は、図6に示されている円柱形状あるいは円柱形状以外の形状を持つことができる。ダイオードと金属酸化物とを含む抵抗率スイッチングメモリセルの設計についての詳しい説明に関しては、例えば、その全体が本願明細書において参照により援用されている、2005年5月9日に出願された米国特許出願第11/125,939号Hernerらの米国特許出願公開第2006/0250836号に対応特許文献3、および2006年3月31日に出願された米国特許出願第11/395,995号Hernerらの米国特許出願公開第2006/0250837号に対応特許文献4を参照されたい。図6に示されている前述したメモリセルは1メモリレベル型デバイス内に配置され得る。所望される場合には、モノリシックな3次元メモリアレイを形成するために第1のメモリレベルより上にさらなるメモリレベルが形成され得る。或る実施形態では、複数のメモリレベル間で導体が共有され得る。すなわち、図6に示されている頂部導体602は次のメモリレベルの底部導体として役立つ。他の実施形態では、レベル間誘電体が第1のメモリレベルより上に形成され、その表面が平坦化され、この平坦化されたレベル間誘電体の上で第2のメモリレベルの構築が、共有される導体なしで、開始される。モノリシックな3次元メモリアレイとは、ウェハのような単一の基板より上に複数のメモリレベルが、介在する基板なしで、形成されるものである。1つのメモリレベルを形成する層は、既存の1つまたは複数のレベルの層の上に直接堆積または成長させられる。対照的に、積み重ねられたメモリは、Leedyの3次元構造メモリという米国特許第5,915,167号特許文献5の場合のように、別々の基板上にメモリレベルを形成して、そのメモリレベルを上下に重ねて接着することによって、構築されている。ボンディングの前に、基板は薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな3次元メモリアレイではない。基板より上に形成されるモノリシックな3次元メモリアレイは、少なくとも、基板の上の第1の高さに形成される第1のメモリレベルと、第1の高さとは異なる第2の高さに形成される第2のメモリレベルとを含む。そのようなマルチレベルアレイでは3、4、8、あるいは実際に任意の数のメモリレベルが基板より上に形成され得る。叙上は特定の好ましい実施形態に関連しているけれども、本発明はそのように限定されないということが理解されるべきである。当業者であれば、開示された実施形態に対して種々の改変が加えられ得ること、さらにそのような改変が本発明の範囲内にあるように意図されることに想到できるはずである。ここで引用された刊行物、特許出願および特許は全て、その全体が本願明細書において参照により援用されている。"