"画素の表示状態を変化させることによって画像を表示する表示装置であって、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され各画素に対応する画素電極とを含み、各画素電極に対応する交差点を通過する走査信号線が選択されている時に当該交差点を通過する映像信号線に印加されている映像信号に基づいて当該各画素電極に対応する画素の表示状態が変化する第1の表示部と、各画素につき少なくとも1ビットのデータを保持することのできる画素メモリが設けられ、前記画素メモリに保持されているデータに基づいて画素の表示状態が変化する第2の表示部とを備え、前記第1の表示部と前記第2の表示部とは同一の基板上に形成されていることを特徴とする、表示装置。前記第2の表示部は、m個mは正の整数の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを含むことを特徴とする、請求項1に記載の表示装置。前記第1の表示部に含まれる画素の形状は、前記走査信号線に平行な2つの辺と前記映像信号線に平行な2つの辺とを有する長方形であって、前記第2の表示部に含まれる画素の形状は、前記走査信号線および前記映像信号線のいずれにも平行でない辺または曲線を含む形状であることを特徴とする、請求項1に記載の表示装置。前記第2の表示部は、前記基板上において前記第1の表示部を取り囲むように形成されていることを特徴とする、請求項3に記載の表示装置。前記第2の表示部は、m個mは正の整数の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを含むことを特徴とする、請求項4に記載の表示装置。前記第2の表示部は、前記シフトレジスタのm段目に対応するフリップフロップからの出力信号または前記入力データ信号の一方を所定の指示信号に基づいて選択して当該選択した信号を前記シフトレジスタの1段目に対応するフリップフロップに与える選択部を更に含み、前記選択部は、前記入力データ信号に基づくデータが前記m個のフリップフロップに転送された後には、前記シフトレジスタのm段目に対応するフリップフロップからの出力信号を選択することを特徴とする、請求項5に記載の表示装置。前記第2の表示部は、前記シフトレジスタとして、60個の画素にそれぞれ対応するように設けられた60個のフリップフロップからなるシフトレジスタを含み、前記入力データ信号のレベルは、1回だけ前記クロックパルスの発生間隔に相当する期間第1のレベルとされ、それ以外の期間には第2のレベルとされることを特徴とする、請求項6に記載の表示装置。前記第2の表示部は、前記シフトレジスタとして、60個の画素にそれぞれ対応するように設けられた60個のフリップフロップからなるシフトレジスタを含み、前記入力データ信号のレベルは、前記クロックパルスが60回発生する毎に前記クロックパルスの発生間隔に相当する期間だけ第1のレベルとされ、それ以外の期間には第2のレベルとされることを特徴とする、請求項5に記載の表示装置。前記第1の表示部は、画素毎または所定個数の画素毎に、前記映像信号線に印加されている映像信号に基づき1ビットのデータを取り込んで保持する記憶回路を更に含み、前記第1の表示部では、予め定められた表示モードになっている時、前記記憶回路に保持されているデータに基づいて画素の表示状態が変化することを特徴とする、請求項1に記載の表示装置。ところで、近年、液晶表示装置に関し、アプリケーションの1つとして時計用途の表示システムの開発が行われている。このような表示システムを備えた液晶表示装置では、時計の秒針を模した画像の表示が必要となる。この点に関し、従来の液晶表示装置においては、画素は矩形であってマトリクス状に配置されているので、解像度画素の密度が低い場合には、図27に示すように、時計の秒針を模した画像としてエッジ典型的には黒色表示と白色表示との境界部分の滑らかな画像を表示することはできない。このように、従来の液晶表示装置においては、解像度が低い場合、画像表示に関するデザイン性の自由度が低い。また、上述したメモリ液晶ディスプレイによって時計の秒針を模した画像の表示が行われるとき、1秒毎にメモリ内のデータの書き換えが行われなければならないので、消費電力低減の効果が顕著には得られない。そこで、本発明は、低消費電力で動作する、画像表示に関するデザイン性の自由度が高い表示装置を提供することを目的とする。本発明の第1の局面は、画素の表示状態を変化させることによって画像を表示する表示装置であって、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され各画素に対応する画素電極とを含み、各画素電極に対応する交差点を通過する走査信号線が選択されている時に当該交差点を通過する映像信号線に印加されている映像信号に基づいて当該各画素電極に対応する画素の表示状態が変化する第1の表示部と、各画素につき少なくとも1ビットのデータを保持することのできる画素メモリが設けられ、前記画素メモリに保持されているデータに基づいて画素の表示状態が変化する第2の表示部とを備え、前記第1の表示部と前記第2の表示部とは同一の基板上に形成されていることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記第2の表示部は、m個mは正の整数の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを含むことを特徴とする。本発明の第3の局面は、本発明の第1の局面において、前記第1の表示部に含まれる画素の形状は、前記走査信号線に平行な2つの辺と前記映像信号線に平行な2つの辺とを有する長方形であって、前記第2の表示部に含まれる画素の形状は、前記走査信号線および前記映像信号線のいずれにも平行でない辺または曲線を含む形状であることを特徴とする。本発明の第4の局面は、本発明の第3の局面において、前記第2の表示部は、前記基板上において前記第1の表示部を取り囲むように形成されていることを特徴とする。本発明の第5の局面は、本発明の第4の局面において、前記第2の表示部は、m個mは正の整数の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを含むことを特徴とする。本発明の第6の局面は、本発明の第5の局面において、前記第2の表示部は、前記シフトレジスタのm段目に対応するフリップフロップからの出力信号または前記入力データ信号の一方を所定の指示信号に基づいて選択して当該選択した信号を前記シフトレジスタの1段目に対応するフリップフロップに与える選択部を更に含み、前記選択部は、前記入力データ信号に基づくデータが前記m個のフリップフロップに転送された後には、前記シフトレジスタのm段目に対応するフリップフロップからの出力信号を選択することを特徴とする。本発明の第7の局面は、本発明の第6の局面において、前記第2の表示部は、前記シフトレジスタとして、60個の画素にそれぞれ対応するように設けられた60個のフリップフロップからなるシフトレジスタを含み、前記入力データ信号のレベルは、1回だけ前記クロックパルスの発生間隔に相当する期間第1のレベルとされ、それ以外の期間には第2のレベルとされることを特徴とする。本発明の第8の局面は、本発明の第5の局面において、前記第2の表示部は、前記シフトレジスタとして、60個の画素にそれぞれ対応するように設けられた60個のフリップフロップからなるシフトレジスタを含み、前記入力データ信号のレベルは、前記クロックパルスが60回発生する毎に前記クロックパルスの発生間隔に相当する期間だけ第1のレベルとされ、それ以外の期間には第2のレベルとされることを特徴とする。本発明の第9の局面は、本発明の第1の局面において、前記第1の表示部は、画素毎または所定個数の画素毎に、前記映像信号線に印加されている映像信号に基づき1ビットのデータを取り込んで保持する記憶回路を更に含み、前記第1の表示部では、予め定められた表示モードになっている時、前記記憶回路に保持されているデータに基づいて画素の表示状態が変化することを特徴とする。本発明の第1の局面によれば、表示装置には、一般的なアクティブマトリクス駆動が行われる第1の表示部と、画素メモリを用いたメモリ駆動が行われる第2の表示部とが設けられている。それら第1の表示部と第2の表示部とは同一の基板上に形成されている。このような構成において、静止画像や変化の少ない画像や変化の規則的な画像については第2の表示部に表示し、それ以外の画像については第1の表示部に表示することによって、不必要な電力消費が抑制される。これにより、従来の表示装置と比較して、消費電力が低減される。本発明の第2の局面によれば、第2の表示部には、各画素に対応するように設けられたフリップフロップが直列に接続されることによって構成されたシフトレジスタと、各フリップフロップからの出力信号に応じて2つの電圧のいずれかを選択する電圧選択部と、電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とが設けられている。フリップフロップは1ビットのデータの保持が可能であるので、各フリップフロップにおいて、入力データを次段のフリップフロップに転送しつつ、当該入力データを電圧選択部に与えることにより対応する画素の表示状態を当該入力データに基づく表示状態にすることが可能となる。すなわち、第2の表示部については、従来の一般的な表示装置に設けられている駆動回路走査信号線駆動回路,映像信号線駆動回路を備えることなく、表示画像用のデータをシフトレジスタに与えることによって、シフトレジスタを構成する全てのフリップフロップすなわち各画素に対応するメモリに表示画像に対応するデータを与えることができる。第1の表示部については従来の一般的な表示装置に設けられている駆動回路に基づき動作するので、第2の表示部は第1の表示部とは独立して動作する。このため、静止画像や変化の少ない画像や変化の規則的な画像については第2の表示部に表示することによって、消費電力が効果的に低減される。本発明の第3の局面によれば、第2の表示部に含まれる画素の形状は、一般的な画素の形状走査信号線に平行な2つの辺と映像信号線に平行な2つの辺とを有する長方形とは異なる形状となっている。このため、解像度が低い場合であっても、様々な形状に基づく画像を視聴者にとって違和感のない画像として表示することが可能となる。これにより、低消費電力で動作する、画像表示に関するデザイン性の自由度が高い表示装置が実現される。本発明の第4の局面によれば、静止画像や変化の少ない画像や変化の規則的な画像を一般的な画像表示が行われる表示部の周囲に表示する表示装置を低消費電力で動作させることが可能となる。本発明の第5の局面によれば、一般的な画素の形状とは異なる形状の画素が第2の表示部に含まれる構成の表示装置において、本発明の第2の局面と同様、静止画像や変化の少ない画像や変化の規則的な画像については第2の表示部に表示することによって、消費電力が効果的に低減される。本発明の第6の局面によれば、第2の表示部において変化の規則的な画像の表示が行われる場合に、画像表示のために必要となるデータは、シフトレジスタを構成するフリップフロップの数に等しい数だけのデータとなる。このため、入力データ信号によって有効なデータが供給されるべき期間が顕著に短くなるので、消費電力が効果的に低減される。本発明の第7の局面によれば、シフトレジスタは60個のフリップフロップからなり、入力データ信号のレベルは、表示装置の動作中に1回だけ第1のレベルとなる大半の期間は第2のレベルで維持される。また、入力データ信号に基づくデータが60個のフリップフロップに転送された後には、シフトレジスタの60段目に対応するフリップフロップからの出力信号がシフトレジスタの1段目に対応するフリップフロップに与えられる。以上より、クロックパルスの発生間隔を1秒間にすることによって、第2の表示部において時計の秒針を模した画像の表示を行うことが可能となる。これにより、低消費電力で動作する、時計用途の表示システムを備えた表示装置が実現される。本発明の第8の局面によれば、シフトレジスタは60個のフリップフロップからなり、入力データ信号のレベルは、クロックパルスが60回発生する毎に所定期間だけ第1のレベルとなるそれ以外の期間には第2のレベルで維持される。ここで、クロックパルスの発生間隔を1秒間にすることによって、第2の表示部において時計の秒針を模した画像の表示を行うことが可能となる。これにより、低消費電力で動作する、時計用途の表示システムを備えた表示装置が実現される。本発明の第9の局面によれば、第1の表示部においても、静止画像や変化の少ない画像や変化の規則的な画像をメモリ記憶回路を用いて表示することができる。これにより、消費電力を顕著に低減させることが可能となる。以下、添付図面を参照しつつ、本発明の一実施形態について説明する。<1.液晶表示装置の概略構成>図2は、本発明の一実施形態に係る液晶表示装置を構成する液晶パネル100の概略構成図である。図2に示すように、液晶パネル100には、互いに異なる動作によって画像を表示する2つの表示部が設けられている。2つの表示部のうちの一方は、一般的なアクティブマトリクス駆動による画像表示が行われる通常表示部20である。2つの表示部のうちの他方は、メモリ駆動による画像表示が行われるメモリ表示部10である。本実施形態においては、メモリ表示部10は通常表示部20を取り囲むようにリング状に形成されている。液晶パネル100には、また、パネル基板の外部例えばフレキシブル回路基板から延びる信号配線とパネル基板内の信号配線とを接続するための端子が形成された端子部19が設けられている。なお、本実施形態におけるメモリ表示部10においては、時計の秒針を模した画像の表示が行われる。図3は、図2で符号6で示す部分の拡大図である。通常表示部20においては、画素の形状は、ゲートバスライン走査信号線に平行な2つの辺とソースバスライン映像信号線に平行な2つの辺とを有する長方形典型的には正方形となっている。以下、このような画素の形状のことを通常画素形状という。メモリ表示部10においては、画素の形状は、リング形状の内側部と外側部とを結ぶほぼ平行な2つの辺と当該2つの辺に垂直な2つの辺とを有するほぼ長方形となっている。また、メモリ表示部10においては、画素毎に、長方形を構成する長辺および短辺の傾きが異なっている。このように、メモリ表示部10には、通常画素形状以外の形状の画素が含まれている。なお、本実施形態においては、通常表示部20によって第1の表示部が実現され、メモリ表示部10によって第2の表示部が実現されている。<2.液晶表示装置の機能的構成>図1は、本実施形態における液晶表示装置の機能的構成を示すブロック図である。この液晶表示装置には、通常表示部20における画像表示を実現するための構成要素と、メモリ表示部10における画像表示を実現するための構成要素とが含まれている。なお、以下においては、通常表示部20内の画素を形成するための構成要素を画素形成部21といい、メモリ表示部10内の画素を形成するための構成要素を画素メモリユニットPMUという図4参照。通常表示部20における画像表示を実現するための構成要素として、複数本のソースバスライン映像信号線SLと、複数本のゲートバスライン走査信号線GLと、それら複数本のソースバスラインSLと複数本のゲートバスラインGLとの交差点にそれぞれ対応して設けられた複数個の画素形成部21と、ソースバスラインSLを駆動するソースドライバ30と、ゲートバスラインGLを駆動するゲートドライバ40とが、液晶表示装置に含まれている。また、メモリ表示部10における画像表示を実現するための構成要素として、複数個の画素メモリユニットPMUと、それら複数個の画素メモリユニットPMUを動作させるための各種信号等を伝達する信号配線とが、この液晶表示装置に含まれている。なお、本説明においては、図1に示すように8個の画素メモリユニットPMU1~PMU8が液晶表示装置に含まれているものと仮定する。画素メモリユニットPMU1~PMU8には、共通的に、2相のクロック信号CK,CKBと、画素の表示状態を白色表示にするための白色表示用電圧VWと、画素の表示状態を黒色表示にするための黒色表示用電圧VBLとが与えられる。また、画素メモリユニットPMU1には、画素の表示状態を指定するための表示用データDATAが与えられる。ところで、各画素メモリユニットPMUには、1ビットのデータを保持することができるフリップフロップが含まれている。そして、画素メモリユニットPMU1~PMU8のそれぞれに含まれるフリップフロップ111~118が図5に示すように直列に接続されることによって、シフトレジスタ110が構成されている。従って、画素メモリユニットPMU1に与えられた表示用データDATAは、クロック信号CK,CKBに基づいて、画素メモリユニットPMU2~PMU8に順次に転送される。<3.画素形成部の構成>図6は、通常表示部20内の画素を形成する画素形成部21の構成を示す回路図である。図6に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインGLにゲート電極211が接続されるとともに当該交差点を通過するソースバスラインSLにソース電極212が接続されたTFT210と、そのTFT210のドレイン電極213に接続された画素電極214と、上記複数個の画素形成部21に共通的に設けられた共通電極216および補助容量電極218と、画素電極214と共通電極216とによって形成される液晶容量215と、画素電極214と補助容量電極218とによって形成される補助容量217とが含まれている。また、液晶容量215と補助容量217とによって画素容量CPが形成されている。そして、TFT210のゲート電極211がゲートバスラインGLからアクティブな走査信号を受けたときに当該TFT210のソース電極212がソースバスラインSLから受ける映像信号に基づいて、画素容量CPに画素値を示す電圧が保持される。<4.画素メモリユニットの構成および動作概要>図7は、画素メモリユニットPMUの構成を示すブロック図である。図7に示すように、画素メモリユニットPMUは、フリップフロップ11と電圧選択部12と液晶容量13とを備えている。フリップフロップ11は、信号Qn前段のフリップフロップ11からの出力信号を入力信号として受け取り、クロック信号CK,CKBに基づき信号Qn1と信号Qn1の論理反転信号とを出力信号として出力する。なお、以下においては、信号Qn1の論理反転信号のことを信号Qn1Bと表す。電圧選択部12は、信号Qn1と信号Qn1Bとに基づいて白色表示用電圧VWまたは黒色表示用電圧VBLのいずれかを選択し、その選択した電圧を画素電極電圧VLCとして出力する。液晶容量13は画素電極と共通電極とによって形成されており、画素電極電圧VLCと共通電極電圧VCOMとの差に応じて画素の表示状態が変化する。図8は、フリップフロップ11の具体的な構成例を示す回路図である。このフリップフロップ11は、信号Qnを取り込んで転送用データとして保持するための第1ラッチ部111と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Qn1と信号Qn1Bとを出力するための第2ラッチ部112とによって構成されている。第1ラッチ部111は、入力端子に信号Qnが与えられるクロックドインバータ以下、第1クロックドインバータという。141と、入力端子が第1クロックドインバータ141の出力端子に接続されたインバータ以下、第1インバータという。142と、入力端子が第1インバータ142の出力端子に接続されるとともに出力端子が第1インバータ142の入力端子に接続されたクロックドインバータ以下、第2クロックドインバータという。143とによって構成されている。なお、第1インバータ142の出力端子は、後述する第3クロックドインバータ146の入力端子にも接続されている。第2ラッチ部112は、入力端子が第1インバータ142の出力端子に接続されたクロックドインバータ以下、第3クロックドインバータという。146と、入力端子が第3クロックドインバータ146の出力端子に接続されたインバータ以下、第2インバータという。147と、入力端子が第2インバータ147の出力端子に接続されるとともに出力端子が第2インバータ147の入力端子に接続されたクロックドインバータ以下、第4クロックドインバータという。148とによって構成されている。なお、信号Qn1は第2インバータ147の出力端子から出力され、信号Qn1Bは第4クロックドインバータ148の出力端子から出力される。なお、第1クロックドインバータ141および第4クロックドインバータ148については、クロック信号CKがハイレベルかつクロック信号CKBがローレベルの時にはインバータとして機能し、クロック信号CKがローレベルかつクロック信号CKBがハイレベルの時には入力端子-出力端子間が電気的に切り離される。また、第2クロックドインバータ143および第3クロックドインバータ146については、クロック信号CKがハイレベルかつクロック信号CKBがローレベルの時には入力端子-出力端子間が電気的に切り離され、クロック信号CKがローレベルかつクロック信号CKBがハイレベルの時にはインバータとして機能する。以上のような構成により、このフリップフロップ11では、クロック信号CKがハイレベルかつクロック信号CKBがローレベルとなっている期間中に与えられる信号Qnの値が転送用データとして第1ラッチ部111に保持される。そして、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化するタイミングで、転送用データとして第1ラッチ部111に保持されている信号Qnの値が信号Qn1の波形として現れる。また、転送用データは第2ラッチ部112に保持されるため、信号Qn1の波形は、次に、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する時点まで維持される。図9は、電圧選択部12の具体的な構成例を示す回路図である。この電圧選択部12には、P型TFTとN型TFTとからなるCMOSスイッチ121,122が含まれている。CMOSスイッチ121については、入力端子には白色表示用電圧VWが与えられ、出力端子は画素電極に接続されている。CMOSスイッチ121のN型TFTのゲート端子には信号Qn1が与えられ、CMOSスイッチ121のP型TFTのゲート端子には信号Qn1Bが与えられる。CMOSスイッチ122については、入力端子には黒色表示用電圧VBLが与えられ、出力端子は画素電極に接続されている。CMOSスイッチ122のN型TFTのゲート端子には信号Qn1Bが与えられ、CMOSスイッチ122のP型TFTのゲート端子には信号Qn1が与えられる。以上のような構成により、信号Qn1がハイレベルかつ信号Qn1Bがローレベルの時には、CMOSスイッチ121がオン状態かつCMOSスイッチ122がオフ状態となり、白色表示用電圧VWが画素電極に与えられる。一方、信号Qn1がローレベルかつ信号Qn1Bがハイレベルの時には、CMOSスイッチ121がオフ状態かつCMOSスイッチ122がオン状態となり、黒色表示用電圧VBLが画素電極に与えられる。<5.駆動方法>次に、図5および図10を参照しつつ、本実施形態におけるメモリ表示部10の駆動方法について説明する。なお、図10に示す信号波形図の先頭の波形に付した符号は、各時点に表示用データDATAによってフリップフロップ111に入力されている1ビットのデータを本説明において識別するための符号である。図10では、例えば、時点t5から時点t6までの期間には表示用データDATAによってデータD5がフリップフロップ111に入力されることが示されている。また、ここでは、図11に示すように、任意の時点において画素メモリユニットPMU1~PMU8に対応する8個の画素のうちの1つだけを黒色表示とする例を挙げて説明する。時点t1においては、表示用データDATAとしてデータD1がフリップフロップ111に入力されている。時点t1には、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する。このため、データD1の値に基づいて、フリップフロップ111の出力信号Q1がハイレベルとなる。なお、出力信号Q1は、電圧選択部12図9参照に与えられるとともに、フリップフロップ112にも与えられる。時点t2においては、表示用データDATAとしてデータD2がフリップフロップ111に入力されている。フリップフロップ111からの出力信号Q1はフリップフロップ112に与えられているので、この時、データD1がフリップフロップ112に入力されている。また、時点t2には、時点t1と同様、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する。これにより、データD2の値に基づいて、フリップフロップ111の出力信号Q1はローレベルとなり、データD1の値に基づいて、フリップフロップ112の出力信号Q2はハイレベルとなる。以上のようにして、時点t3以降においても、表示用データDATAとしてフリップフロップ111に入力されたデータが順次にフリップフロップ112~118へと転送されていく。これにより、表示用データDATAとしてのデータD1~D8のフリップフロップ111への入力が終了して、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化すると時点t8になると、フリップフロップ111の出力信号Q1のレベルはデータD8に基づくレベルとなり、フリップフロップ112の出力信号Q2のレベルはデータD7に基づくレベルとなり、、フリップフロップ118の出力信号Q8レベルはデータD1に基づくレベルとなる。ところで、本実施形態においては、データD1~D8のうちデータD1についてのみ表示用データDATAがハイレベルとなっている。このため、時点t1から時点t9までの期間には、出力信号Q1~Q8が1つずつ順次にハイレベルとなる。時点t9においては、表示用データDATAとしてデータD9がフリップフロップ111に入力されている。この時、表示用データDATAはハイレベルとなっているので、時点t1と同様にして、フリップフロップ111の出力信号Q1がハイレベルとなる。以上のようにして、フリップフロップ111~118の出力信号Q1~Q8が繰り返し順次に所定期間ずつハイレベルとなる。フリップフロップ111~118からは上記出力信号Q1~Q8およびそれらの論理反転信号が出力される。それらの信号は、各フリップフロップ11に対応する電圧選択部12に与えられる。ここで、図12を参照しつつ、電圧選択部12に与えられる白色表示用電圧VWおよび黒色表示用電圧VBLの波形について説明する。共通電極電圧VCOMについては所定期間毎にハイレベルとローレベルとが交互に繰り返されている。白色表示用電圧VWと共通電極電圧VCOMとは位相が同じにされている。黒色表示用電圧VBLと共通電極電圧VCOMとは位相が180度ずらされている。白色表示用電圧VWおよび黒色表示用電圧VBLのハイレベル側の電位は共通電極電圧VCOMのハイレベル側の電位とほぼ等しくされている。白色表示用電圧VWおよび黒色表示用電圧VBLのローレベル側の電位は共通電極電圧VCOMのローレベル側の電位とほぼ等しくされている。以上より、白色表示用電圧VWの電位と共通電極電圧VCOMの電位との差はほぼ0で維持される。一方、黒色表示用電圧VBLの電位と共通電極電圧VCOMの電位との差は黒色表示用電圧VBLの振幅にほぼ相当する大きさで維持される。図13は、液晶印加電圧と透過率との関係を示す図である。なお、図13に示す関係は、ノーマリーホワイト方式が採用されている液晶表示装置におけるものである。図13より、液晶印加電圧が小さいほど透過率は大きくなって液晶印加電圧が大きいほど透過率が小さくなることが把握される。図13において、電圧Vaは白色表示用電圧VWの電位と共通電極電圧VCOMの電位との差に相当し、電圧Vbは黒色表示用電圧VBLの電位と共通電極電圧VCOMの電位との差に相当する。また、上述したように、信号Qn1がハイレベルかつ信号Qn1Bがローレベルの時には白色表示用電圧VWが画素電極に与えられ、信号Qn1がローレベルかつ信号Qn1Bがハイレベルの時には黒色表示用電圧VBLが画素電極に与えられる図9参照。画素電極に白色表示用電圧VWが与えられた画素メモリユニットPMUにおいては画素の表示状態が白色表示とされる。画素電極に黒色表示用電圧VBLが与えられた画素メモリユニットPMUにおいては画素の表示状態が黒色表示とされる。以上より、図10に示したような波形の表示用データDATAが画素メモリユニットPMU1に与えられたときには、図14に示すように、各時点において黒色表示となる画素は1つだけであって、かつ、画素メモリユニットPMU1~PMU8に対応する画素が順次に黒色表示となるように、メモリ表示部10内の画素の表示状態が変化する。また、画素メモリユニットPMU8に対応する画素が黒色表示となった次には、画素メモリユニットPMU1に対応する画素が黒色表示となる。これにより、画素メモリユニットPMU1~PMU8に対応する画素が繰り返し順次に1つずつ黒色表示となる。なお、上述の例では8個の画素メモリユニットPMU1~PMU8が液晶表示装置に含まれているものとして説明しているが、典型的な時計用途の表示システムのアプリケーションでは、60個の画素メモリユニットPMUが設けられる。すなわち、図5に示したシフトレジスタ110は60個のフリップフロップ11によって構成される。そして、1秒間隔で所定の変化を繰り返すクロック信号CK,CKBが各画素メモリユニットPMUに与えられ、60秒毎に1秒間だけハイレベルとなる表示用データDATAが画素メモリユニットPMU1に与えられる。これにより、メモリ表示部10において、時計の秒針を模した画像の表示が行われる。<6.効果>本実施形態によれば、液晶パネル100には、一般的な形状通常画素形状の画素を有しアクティブマトリクス駆動が行われる通常表示部20と、通常画素形状以外の形状の画素を有しメモリ駆動が行われるメモリ表示部10とが設けられている。メモリ表示部10は通常表示部20を取り囲むようにリング状に形成され、メモリ表示部10内の画素の形状は、リング形状の内側部と外側部とを結ぶほぼ平行な2つの辺と当該2つの辺に垂直な2つの辺とを有するほぼ長方形とされている。これにより、解像度が低い場合でも、時計の秒針を模した画像としてエッジの滑らかな画像をメモリ表示部10を用いて表示することが可能となる。このようにして、液晶表示装置における画像表示に関するデザイン性の自由度が高められる。また、メモリ表示部10においては、各画素メモリユニットPMUに対応するように、画素メモリユニットPMU内のフリップフロップ11からの出力信号に応じて白色表示用電圧VWまたは黒色表示用電圧VBLのいずれかを選択する電圧選択部12と、電圧選択部12によって選択された電圧を各フリップフロップ11に対応する画素の表示状態に反映させるための液晶容量13とが設けられている。ここで、メモリ表示部10内の複数の画素メモリユニットPMUのそれぞれに含まれるフリップフロップ11が直列に接続されることによって、シフトレジスタ110が構成されている。フリップフロップ11は1ビットのデータの保持が可能であるので、各フリップフロップ11において、入力データを次段のフリップフロップ11に転送しつつ、対応する画素の表示状態を入力データに基づく表示状態にすることが可能となる。すなわち、ゲートドライバやソースドライバを備えることなく、シフトレジスタ110に表示用データDATAを与えることによって全ての画素メモリユニットPMU内のフリップフロップ11に表示画像に対応するデータを与えることができる。このとき、メモリ表示部10は、通常表示部20を駆動するソースドライバ30やゲートドライバ40とは独立して動作する駆動される。これにより、時計の秒針を模した画像などを表示する際の消費電力を低減することが可能となる。以上のように、本実施形態によれば、画像表示に関するデザイン性の自由度を高めつつ低消費電力で動作する液晶表示装置が実現される。<7.変形例>以下、上記実施形態の変形例について説明する。<7.1シフトレジスタの駆動方法について>上記実施形態においては、画素メモリユニットPMU8内のフリップフロップ118の出力信号Q8が画素メモリユニットPMU1内のフリップフロップ111に与えられるようには構成されていなかった図1参照。これに対して、以下に説明する変形例においては、画素メモリユニットPMU8内のフリップフロップ118の出力信号Q8が画素メモリユニットPMU1内のフリップフロップ111に与えられるように構成されている。図15は、上記実施形態の変形例において、液晶表示装置の機能的構成を示すブロック図である。図15に示すように、本変形例においては、画素メモリユニットPMU8と画素メモリユニットPMU1との間に選択回路50が設けられている。選択回路50には、表示用データDATAと出力信号Q8と選択信号SELとが入力される。選択回路50では選択信号SELに基づいて表示用データDATAまたは出力信号Q8の一方が選択され、その選択された信号が画素メモリユニットPMU1内のフリップフロップ111に与えられる。図16は、選択回路50の具体的な構成例を示す回路図である。この選択回路50には、インバータ51と、P型TFTとN型TFTとからなるCMOSスイッチ52,53とが含まれている。インバータ51については、入力端子には選択信号SELが与えられ、出力端子はCMOSスイッチ52のP型TFTのゲート端子とCMOSスイッチ53のN型TFTのゲート端子とに接続されている。CMOSスイッチ52については、入力端子には表示用データDATAが与えられ、出力端子は画素メモリユニットPMU1内のフリップフロップ111に接続されている。CMOSスイッチ52のN型TFTのゲート端子には選択信号SELが与えられ、CMOSスイッチ52のP型TFTのゲート端子には選択信号SELの論理反転信号が与えられる。CMOSスイッチ53については、入力端子には出力信号Q8が与えられ、出力端子は画素メモリユニットPMU1内のフリップフロップ111に接続されている。CMOSスイッチ53のN型TFTのゲート端子には選択信号SELの論理反転信号が与えられ、CMOSスイッチ53のP型TFTのゲート端子には選択信号SELが与えられる。以上のような構成により、選択信号SELがローレベルの時には、CMOSスイッチ52がオフ状態かつCMOSスイッチ53がオン状態となる。一方、選択信号SELがハイレベルの時には、CMOSスイッチ52がオン状態かつCMOSスイッチ53がオフ状態となる。従って、図17に示すように、選択信号SELがローレベルの時には、この選択回路50からの出力信号OUTとして出力信号Q8が画素メモリユニットPMU1内のフリップフロップ111に与えられ、選択信号SELがハイレベルの時には、この選択回路50からの出力信号OUTとして表示用データDATAが画素メモリユニットPMU1内のフリップフロップ111に与えられる。そこで、本変形例においては、図18に示すように、時点t1から時点t8までの期間には選択信号SELはハイレベルで維持され、時点t8から時点t9までの期間に選択信号SELはハイレベルからローレベルへと変化させられる。そして、時点t9以降の期間には、選択信号SELはローレベルで維持される。これにより、図18に示すようにデータD1についての表示用データDATAのみがハイレベルにされても、時点t9以降の期間においても、出力信号Q1~Q8が1つずつ順次にハイレベルとなる。以上のように、本変形例によれば、メモリ表示部10において変化の規則的な画像の表示が行われる場合において、表示用データDATAとして有効なデータが供給されるべき期間が顕著に短くなるので、上記実施形態と比較して消費電力が低減される。<7.2通常表示部およびメモリ表示部の形状、通常表示部とメモリ表示部との位置関係について>上記実施形態においては、通常表示部20を取り囲むようにリング状のメモリ表示部10が形成されていたが図2参照、本発明はこれに限定されない。例えば、図19に示すように、1つのパネル基板上において、矩形の通常表示部20を取り囲むように枠型のメモリ表示部10が形成されていても良い。また、例えば、図20に示すように、1つのパネル基板上において、矩形のメモリ表示部10と矩形の通常表示部20とが視聴者から見て上下に並ぶように配置されていても良い。以上のように、通常表示部20とメモリ表示部10とが同一の基板上に形成されていれば、通常表示部20およびメモリ表示部10の形状や通常表示部20とメモリ表示部10との位置関係については何ら限定されない。<7.3メモリ表示部内の画素の形状について>上記実施形態においては、メモリ表示部10内の画素の形状として図3に示す形状を例示したが、本発明はこれに限定されない。メモリ表示部10内の画素の形状については、ゲートバスラインGLおよびソースバスラインSLのいずれにも平行でない辺または曲線を含む形状であれば良い。従って、例えば図21に示すような六角形の形状など様々な形状の画素通常画素形状以外の形状の画素を本発明に適用することができる。また、図22に示すように、形状が平行四辺形である7個の画素がメモリ表示部10に含まれるようにしても良い。なお、この7個の画素によって、0から9までの数字が表される。図22において符号PIX1~PIX7で示す画素がそれぞれ画素メモリユニットPMU1~PMU7に対応する場合、例えば表示用データDATAの波形を図23に示すようなものにすると、時点t7以降には、出力信号Q1,Q2,Q3,Q5,およびQ6がハイレベルとなる。その結果、図24に示すように、符号PIX1,PIX2,PIX3,PIX5,およびPIX6に対応する画素の表示状態が黒色表示となり、それ以外の画素の表示状態は白色表示となる。このようにして、数字を表示するシステムを備えた液晶表示装置の低消費電力化が可能となる。<7.4通常表示部における駆動方法について>上記実施形態においては通常表示部では一般的なアクティブマトリクス駆動による画像表示が行われることを前提に説明しているが、本発明はこれに限定されない。例えば、図1に示した構成において、サブ画素毎あるいは上記日本の特開2007-286237号公報に開示されているように画素ユニット毎に1ビットのデータを保持することのできる画素メモリ回路記憶回路を画素形成部21に更に設け、その画素メモリ回路に格納されたデータに基づく画像表示を行う機能を更に備えるようにしても良い。この場合、通常表示部における表示方法として2つの表示モードを予め設けておき、一方の表示モードの際には従来通りの画像表示が行われ、他方の表示モードの際には画素メモリ回路に格納されたデータに基づく画像表示が行われるようにすることができる。これにより、通常表示部において、静止画像や変化の少ない画像や変化の規則的な画像をメモリを用いて表示することができる。その結果、消費電力を顕著に低減させることが可能となる。なお、図25に示すように、メモリ表示部内の画素メモリユニットPMU1~PMU8と同様の構成の複数の画素メモリユニット図25では符号PMU21~PMU224で示す画素メモリユニットを通常表示部に設け、メモリ表示部における動作と同様の動作で通常表示部における画像表示が行われるようにすることもできる。<8.その他>上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ELElectroLuminescence等の他の表示装置にも本発明を適用することができる。"