"電界効果型トランジスタを含む強誘電体不揮発性記憶素子であって、前記電界効果型トランジスタは、半導体基板のチャンネル領域上に第1絶縁体層、第1導電体層、強誘電体層、及び第2導電体層が順次積層された構造と、前記半導体基板の前記チャンネル領域両側に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上にそれぞれ形成された第3導電体と第4導電体と、前記第3導電体及び前記第4導電体と前記第1導電体層との間でそれぞれキャパシタが形成されるよう、第3導電体及び前記第4導電体と前記第1導電体層との間に形成された絶縁体薄膜を持ち、前記第1導電体層の前記第3導電体及び前記第4導電体と対向する側壁及び前記第3導電体及び前記第4導電体の前記第1導電体層と対向する側壁には、粗面化処理による凹凸が形成されている、ことを特徴とする半導体不揮発性記憶素子。前記第1導電体層の凹凸が、前記第1導電体層の前記第3及び第4導電体と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項1記載の半導体不揮発性記憶素子。前記第3導電体及び前記第4導電体の凹凸が、前記第3導電体及び前記第4導電体の前記第1導電体層と対向する側壁への粗面化処理により形成された凹凸であることを特徴とする請求項1に記載の半導体不揮発性記憶素子。しかしながら、この従来のものは、強誘電体キャパシタに大きな分配電圧を加えるために、MFMキャパシタの面積に対して相対的にMISキャパシタの面積を平面的に大きくする方法が採用されていたので、図12dに示すように、MFMIS部を最小加工寸法で形成してもMIS部はMFMIS部との面積比分だけ大きくなり、結局大きい面積を専有することとなり、高い集積度を得ることが出来ない問題点を有していた。そこで本発明は、このような従来の技術が有する未解決な課題を解決したものである。メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供することを目的とするものである。上記の目的を達成するために、本発明では、電界効果型トランジスタを含む強誘電体不揮発性記憶素子であって、電界効果型トランジスタが、半導体基板のチャンネル領域上に第1絶縁体層、第1導電体層、強誘電体層、及び第2導電体層が順次積層された構造を持ち、電界効果型トランジスタが、半導体基板のチャンネル領域両側のソース領域とドレイン領域上にそれぞれ形成された第3導電体層と第4導電体を持ち、第3及び第4導電体と、第1導電体層の間に第2絶縁体薄膜を持つことを特徴とする半導体不揮発性記憶素子を提供する。このように構成してあるので、本発明では、第1導電体層、第2絶縁体薄膜と第3及び第4導電体で構成されるMIM構造のキャパシタが、第1導電体層、第1絶縁体層と半導体基板で構成されるMIS構造のキャパシタと並列に接続される構成となるので、MIS構造の実効面積を増加させることができて、その合成キャパシタの静電容量CIを大きくすることができる。これによってMFM構造とMIS構造のキャパシタ面積はシリコン主面上の専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積より大きくすることが可能である。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができる。効率的に強誘電体キャパシタに分配電圧を加えることが出来る。このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの実効面積をMFM部キャパシタの実効面積に較べて増大することができる。この結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供できる。本発明では、半導体不揮発性記憶素子において、第1導電体層の第3及び第4導電体と対向する側壁及び/又は第3及び第4導電体の第1導電体層と対向する側壁に凹凸を含む半導体不揮発性記憶素子を提供する。このように構成してあるので、本発明では、第3及び第4導電体と第2絶縁体薄膜を介して対向する第1導電体層の側壁に凹凸によって表面積を増加させて、MIM構造のキャパシタンスを増加させている。このようにすることによってMIS構造の実効面積をさらに増加させることができる。従って、MFM構造とMIS構造のキャパシタ面積はシリコン主面上の専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積よりさらに大きくすることが可能である。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比CICICFをさらに大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。本発明では、半導体不揮発性記憶素子において、半導体基板として、SOISiliconOnInsulator基板を使用した半導体不揮発性記憶素子を提供する。このように構成してあるので、本発明によれば、絶縁性基板の上のシリコン上に電界効果型半導体装置が構成されるので、ソースドレインとシリコン基板間の寄生容量が減少し、高速で低消費電力のトランジスタ型強誘電体不揮発性記憶素子を提供できる。本発明では、半導体不揮発性記憶素子において、強誘電体層上の第2導電体層の面積を、強誘電体層の面積より小さくした半導体不揮発性記憶素子を提供する。このように構成すれば、MIS構造の実効面積をMFM構造の実効面積よりも相対的に大きくすることが可能である。よって、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比CICICFをさらに大きくすることができて、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。本発明では、半導体不揮発性記憶素子において、第2導電体層が、半導体基板の素子分離領域上にある半導体不揮発性記憶素子を提供する。このように構成すれば、第2導体層を素子分離領域上に置くことによって、配線上の自由度の増加を図ることができ、よって、半導体不揮発性記憶素子の高集積化をさらに高めることができる。本発明では、半導体不揮発性記憶素子において、第1絶縁体層及び第2絶縁体薄膜が、SiO2酸化シリコン、SiN窒化シリコン、SiON酸窒化シリコン、SiO2-SiNON膜:酸化シリコン―窒化シリコン、SiO2-SiN―SiO2ONO膜:酸化シリコン―窒化シリコン-酸化シリコン、Ta2O5、SrTiO3、TiO2、BaSrTiO3、Al2O3、ZrO2、HfO2、Y2O3、CeO2、CeZrO2、及び、YSZ酸化イットリウム安定化酸化ジルコニウムからなるグループから選んだ一つの材料の層または2つ以上の材料の積層である半導体不揮発性記憶素子が提供される。本発明では、半導体不揮発性記憶素子において、強誘電体層が、SrBi2Ta2O9、PbTiO3、PbZrxTi1xO3、PbYLa1YZrXTi1XO3、Bi4Ti3O12、SrNbO7、Pb5Ge3O11及び、Sr2TaXNb1XO7からなるグループの中から選ばれた一つの材料の層である半導体不揮発性記憶素子が提供される。本発明では、半導体不揮発性記憶素子を製造する方法において、チャンネル領域を含む半導体基板の一部上にダミーゲートを形成する工程と、半導体基板上及びダミーゲート上に第3及び第4導電体を一体的に堆積する工程と、第3及び第4導電体を平坦化する工程と、半導体基板にソース領域及びドレイン領域を形成する工程と、ダミーゲートを除去して半導体基板の一部を露出する工程と、露出された半導体基板の一部上、第3及び第4導電体の側壁上及び第3及び第4導電体上に絶縁体薄膜を形成する工程と、絶縁体薄膜上に第1導電体層、強誘電体層、及び第2導電体層を順次に積層する工程と、第2導電体層、強誘電体層、及び第1導電体層のパターニングを行い、第2導電体層、強誘電体層、及び第1導電体層を食刻形成する工程と、を含むことを特徴とする半導体不揮発性記憶素子の製造方法が提供される。本発明の製造方法によれば、第1導電体層、第2絶縁体薄膜と第3導電体層及び第4導電体で構成されるMIM構造のキャパシタが、第1導電体層、第1絶縁体層と半導体基板で構成されるMIS構造のキャパシタと並列接続される構成となり、MIS構造の実効面積を増加させることができ、その合成キャパシタの静電容量CIを大きくすることができる。このように、第1導電体層の側壁に第2絶縁体薄膜と第3及び第4導電体により形成されるMFM構造を設けることにより、バッファ層の全キャパシタCIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの面積をMFM部キャパシタの面積に較べて増大することができる結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を提供できる。また、この製造方法によれば、の工程で強誘電体層を形成する時には、半導体基板は露出されていないので、強誘電体に含まれる不純物が遊離して半導体基板中に拡散してデバイス特性を劣化させることがない利点がある。さらに、通常はゲート部を形成した後に、半導体基板にイオン注入をおこない、熱処理をしてソース、ドレイン領域を形成するが、このイオン注入によって強誘電体薄膜の側壁にダメージが生じる恐れがある。また熱処理時に強誘電体からシリコンへの汚染が生じる恐れがある。これに対して、本発明の製造方法はソース、ドレインを形成した後に強誘電体キャパシタを形成するので側壁へのダメージや強誘電体の汚染といった問題がないという利点がある。本発明では、半導体不揮発性記憶素子を製造する方法において、半導体基板上に第1絶縁体層、第1導電体層、及びハードマスクとなる絶縁膜を順次に積層する工程と、ハードマスクとなる第1絶縁体層、第1導電体層、及び絶縁膜を所定のパターンに食刻形成する工程と、半導体基板にソース領域及びドレイン領域を形成する工程と、第1絶縁体層、第1導電体層、及び絶縁膜の側壁に、第2絶縁体薄膜を形成する工程と、半導体基板上、絶縁膜上、第2絶縁体薄膜上、及び第2絶縁体薄膜の側壁上に第3及び第4導電体を一体的に堆積する工程と、第3及び第4導電体を平坦化する工程と、第3及び第4導電体上に絶縁層を形成する工程と、及び前記ハードマスクとなる絶縁膜を除去する工程と、第3及び第4導電体上の絶縁層上と第1導電体層上に、強誘電体層と第2導電体層を順次に積層する工程と、第2導電体層と強誘電体層のパターニングを行って、食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。この製造方法によれば、第1導電体層の側壁に第2絶縁体薄膜と第3及び第4導電体から形成されたMIM構造を設けることによって、バッファ層の全キャパシタCIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。また、工程において形成されたソース領域及びドレイン領域に、工程において形成される第2絶縁体薄膜をスペーサーと利用して、さらに不純物注入すればLDD構造を形成することができる。本発明では、半導体不揮発性記憶素子を製造する方法において、半導体基板上に第1絶縁体層、第1導電体層、及びハードマスクとなる絶縁膜を順次に積層する工程と、ハードマスクとなる絶縁膜及び第1導電体層を所定のパターンに食刻形成する工程と、半導体基板にソース領域及びドレイン領域を形成する工程と、第1導電体層の側壁に凹凸を形成する工程と、凹凸上に第2絶縁体薄膜を形成する工程と、ソース領域上とドレイン領域上の第1絶縁体層を除去する工程と、半導体基板上、ハードマスクとなる絶縁膜上、第2絶縁体薄膜上、及び第2絶縁体薄膜の側壁上に、第3及び第4導電体を一体的に堆積する工程と、第3及び第4導電体を平坦化する工程と、第3及び第4導電体上に絶縁層を形成する工程と、ハードマスクとなる絶縁膜を除去する工程と、前記絶縁層上及び第1導電体層上に、強誘電体層と第2導電体層を順次に積層する工程と、第2導電体層及び強誘電体層のパターニングを行って、食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。この製造方法によれば、第1導電体層の側壁の表面に微小な凹凸を形成して表面積を増加させて、第1導電体層の側壁と第2絶縁体薄膜と第3及び第4導電体とから形成されるMIM構造を設けている。すなわち、この製造方法は工程において、第1導電体層の側壁の凹凸が表面積を増加させて、MIM構造のキャパシタンスを増加させ、これによりMIS構造の実効面積をさらに増加させている。この結果、バッファ層の全キャパシタCIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。本発明では、製造方法において、工程において、強誘電体層の積層工程前に、絶縁層上及び第1導電体層上に、バリア層を積層する工程が行なわれ、工程において、バリア層もパターニングして食刻形成される製造方法が提供される。この製造方法によれば、バリア層が上の強誘電体層の不純物の半導体基板への移動を阻止でき、素子の動作の安定性を維持することができる。本発明では、半導体不揮発性記憶素子を製造する方法において、半導体基板上に絶縁層とダミーゲート材を順次に積層する工程と、ダミーゲートおよび絶縁層を所定のパターンに食刻形成する工程と、ソース領域及びドレイン領域を形成する工程と、半導体基板上及びダミーゲート上に、第3及び第4導電体を一体的に堆積する工程と、第3及び第4導電体を平坦化する工程と、ダミーゲートを除去する工程と、絶縁層を除去し、第3及び第4導電体の側壁に凹凸を形成する工程と、半導体基板上に第1絶縁体層を形成し、第3及び第4導電体上と、第3及び第4導電体の側壁の凹凸上に、第2絶縁体薄膜を形成する工程と、第1絶縁体層上及び第2絶縁体薄膜上に、第1導電体層と強誘電体層と第2導電体層を順次に積層する工程と、第2導電体層、強誘電体層、及び第1導電体層のパターニングを行って、第2導電体層、強誘電体層、及び第1導電体層を食刻形成する工程と、を含む半導体不揮発性記憶素子の製造方法が提供される。この製造方法によれば、第3及び第4導電体の側壁の表面に微小な凹凸を形成して表面積を増加させ、第3及び第4導電体の側壁と第2絶縁薄膜と第1導電体層とからMIM構造を形成して、MIS構造と並列に接続して、バッファ層の全キャパシタCIの実効面積をMFMキャパシタの実効面積より大きくすることができる。従って、この製造方法によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることが出来る。発明の効果本発明の構成によれば、電界効果型トランジスタを含む強誘電体不揮発性記憶素子において、半導体基板のソース部とドレイン部の第3及び第4導電体が、ゲート部の第1導電体層との間に第2絶縁体薄膜を介在させている。この構成により、第3及び第4導電体の側壁と第2絶縁薄膜と第1導電体層からMIM構造を形成し、よって、MIS構造と並列に接続したバッファ層の全キャパシタCIの面積をMFMキャパシタ面積より大きくすることができる。従って、従来に比べてメモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率よく強誘電体キャパシタに電圧を印加することが出来る。さらにメモリセル面積を縮小し高密度に集積化できる。さらに、強誘電体薄膜を加工する前にソース、ドレイン領域およびゲートの側壁が剥き出しにならないので、強誘電体からのシリコンへの汚染を防ぐことができる。その結果、信頼性の高い半導体不揮発性記憶素子を提供することができる。1半導体基板2チャンネル領域3第1絶縁体層4第1導電体層5強誘電体層6第2導電体層7ソース領域8ドレイン領域9第3導電体10第4導電体11第2絶縁体薄膜以下、本発明の詳細を添付図面に示した好適な実施の形態にそって説明する。尚、各図は、本発明が理解出来る程度の大きさ、構成および配置関係を概略的に示しているに過ぎない。また、以下に記載する数値やプロセス条件、材料などは単に一例に過ぎない。従って、本発明は、この例示的な実施形態に何ら限定されるものではない。第1の実施の形態図1は、本発明の第1の実施の形態による半導体不揮発性記憶素子の構成の要部の断面図である。図1に示すように、この実施の形態では、シリコン半導体基板1のチャンネル領域2上に、二酸化シリコンの第1絶縁層3/ポリシリコンの第1導電体層4IrO2のバリア層をポリシリコン上に含んでも良い/SBTSrBi2Ta2O9の強誘電体層5/白金の第2導電体層6を順次に積層した、MFMIS構造のゲート部を備えている。また、半導体基板1はチャンネル領域2の両側にソース領域7とドレイン領域8を有する。ソース領域7とドレイン領域8上には、それぞれソース領域7とドレイン領域8に電気的に接続するドープされたポリシリコンの第3導電体9と第4導電体10が積層されて、ソース部とドレイン部を構成している。第3導電体9及び第4導電体10と第1導電体層4の間にはそれぞれ二酸化シリコンの第2絶縁体薄膜11が介在している。また、第3導電体9及び第4導電体10は、強誘電体層4より半導体基板1側に位置するように積層されている。これらMFMIS構造のゲート部、第3及び第4導電体を含むソース部およびドレイン部は半導体基板1の素子領域内に形成される。この構成では、第3及び第4導電体9、10の側壁と第2絶縁体薄膜11と第1導電体層4の側壁で形成されるMIM構造の面積と、半導体基板1と第1絶縁体層3と第1導電体層4で形成されるMIS構造の面積との合計面積を、第1導電体層4と強誘電体層5と第2導電体層6とで形成されるMFM構造の面積と較べて、より大きくすることができる。このMIS構造とMIM構造を含む合計実効面積は、第1導電体層4と第3及び第4導電体9、10の高さを制御することによって変えることができる。すなわち、この構成によれば、第3及び第4導電体9、10の側壁と第2絶縁体薄膜11と第1導電体層4の側壁で形成されるMIM構造のキャパシタと、半導体基板1と第1絶縁体層3と第1導電体層4で形成されるMIS構造のキャパシタの合計キャパシタの静電容量がゲート絶縁体キャパシタの容量CIを構成する。第1導電体層4と強誘電体層5と第2導電体層6とで形成されるMFM構造の強誘電体のキャパシタの容量CFを構成する。従って、容量CIの大きさは第1導電体層4と第3及び第4導電体9、10の高さを制御することによって変えることができる。この構成では、第1導電体層4、第2絶縁体薄膜11と第3導電体及び第4導電体9、10で構成されるMIM構造のキャパシタが、第1導電体層4、第1絶縁体層3と半導体基板1で構成されるMIS構造のキャパシタと並列に接続される構成となるので、MIS構造の実効面積を増加させることができ、その合成キャパシタの静電容量CIを大きくする。これにより、MFM構造とMIS構造のキャパシタ面積は半導体基板1の主面上での専有面積が同じであっても、MIS構造の実効面積をMFM構造の実効面積より大きくすることが可能である。従って、従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができる。このようにして、専有面積を増大させることなく、ほぼ同一面積内に上下に積み重ねられているMISキャパシタの面積をMFM部キャパシタの面積に較べて増大し、この結果、メモリセル面積を縮小して高密度に集積化を可能にし、信頼性の高いトランジスタ型強誘電体不揮発性記憶素子を構成できる。次に、図2a乃至図2iを参照して、図1に示す第1の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図2a乃至iは製造方法の工程を示す、断面図である。まず、シリコン半導体基板1一例としてp型基板を用いた。を用意し、半導体基板1上に常圧CVD法で酸化膜を堆積した。そして、通常のリソグラフィ技術とエッチング技術で半導体基板1上のチャンネル領域2上にダミーゲート酸化膜層パターン20を形成した図2a。次に、リンをドープされたポリシリコンPolySi層21後で第3及び第4導電体となるを減圧CVD法で、半導体基板1上に、ダミーゲート酸化層パターン20上まで堆積した図2b。次に、化学機械研磨CMP平坦化法でドープしたポリシリコン層21を平坦化して、ダミーゲート酸化膜パターン20の両側に第3導電体9及び第4導電体10を形成する図2c。次に、半導体基板1を熱処理して、ソース領域7、ドレイン領域8を固相固相拡散で形成するために、リンを高濃度にドープされたポリシリコン層の第3導電体9及び第4導電体10からシリコン半導体基板1中へ拡散させる図2d。この方法は、他の方法と比較してより均一に浅い高濃度の不純物拡散ができる。またこの方法はポリシリコン層はそのまま第3及び第4導電体電極9及び10として用いることができる。次に、ダミーゲート酸化膜層20をHF処理などで除去する図2e。次に、半導体基板1上と第3及び第4導電体9、10の上と側壁に、二酸化シリコンSiO2の絶縁層22を熱酸化で10nm厚形成した図2f。この絶縁層22から、第1絶縁体層3半導体基板1上と第2絶縁体薄膜11第3及び第4導電体9、10の側壁上が形成される。次に、リンをドープしたポリシリコンPolySi23を減圧CVD法でダミーゲートのあった場所の凹部に堆積して埋め込み、そして第3及び第4導電体9、10上の絶縁層22上にも堆積する。なお、ポリシリコン23は、少なくとも第3及び第4導電体9、10の高さと同じになるまでダミーゲートのあった凹部中に堆積するだけでもよく、絶縁層22上には堆積する必要はない。このポリシリコン23が第1導電体層4となる。次に、強誘電体の拡散を防止する酸化イリジウムIrO2のバリア層24をスパッター法で200nm厚堆積する。次に、SBTの強誘電体層25を、予め組成が決められた有機金属溶液を準備してスピンコート法によって塗布焼成し300nm厚形成した。次に、第2導電体層としての白金Pt層26をスパッター法で200nm厚堆積した図2g。次に、通常のリソグラフィ技術とドライエッチング技術で第2導電体層6となる白金Pt層26と、強誘電体層5となるSBT層25と、バリアIrO2層24と、第1導電体層4となるポリシリコンPolySi層23絶縁層22上に堆積している場合と、を順次エッチングして、ゲート部のMFMIS構造を形成する図2h。次に、層間絶縁膜27として2酸化シリコンSiO2をプラズマCVDにより堆積形成した後に、第2導電体Pt層6と、ソース領域7上とドレイン領域8上の第3及び第4導電体9、10に達するコンタクトホールを開けて、アルミニウム電極Al28を形成して加工して完成した図2i。なお、図2gの工程で第2導電体層Pt26を形成した後、MFM構造のパターンを形成する大きさは、必ずしもトランジスタのチャネル長と同じでなくてもよく、図2jのように少し大きくして加工しても良い。この製造方法によれば、強誘電体キャパシタの層25を形成する時に、シリコン基板1が剥き出しにならないので、強誘電体に含まれる不純物が遊離してシリコンに拡散してデバイス特性を劣化させることもない利点がある。この製造方法によれば、半導体基板1と第1絶縁層3と第1導電体層4からなるMIS構造の半導体主面に占める面積が、その上の第1導電体層4と強誘電体層5と第2導電体層6からなるMFM構造とほぼ同じでも、このような構造をとることによって、バッファ層の全キャパシタCIの実効面積をMFMキャパシタ面積より大きくすることができる。従って、この構成例によれば、従来に比べて、メモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率的に強誘電体キャパシタに分配電圧を加えることができる。半導体基板と第1絶縁層と第1導電体からなる容量をCMISとし、第1導電体層と第2絶縁体薄膜と第3及び第4導電体からなる容量をCMINとし、ゲート長図2iの第2絶縁体薄膜に挟まれた距離113をL、ゲート幅図示していないが図2iの第2絶縁体薄膜の奥行をW、図2iの第1導電体層の底面から第3及び第4導電体の上面との距離114をh、第2絶縁体薄膜の膜厚膜厚とは第1導電体層と第3又は第4導電体で挟まれた領域の平均距離をt、第1絶縁体層の酸化膜膜厚半導体基板と第1導電体層で挟まれて領域の平均距離をdとした場合、CMISとCMIMからなる合成静電容量のCMISに対する変化は、CMIMCMIS/CMIS=2xhxd/Lxt1となる。ここで一例として、ゲート長Lを0.1μm、ゲート幅Wを0.1μm、第2絶縁体薄膜の膜厚tを3nm、第1絶縁体層の酸化膜膜厚dを3nmと仮定した場合、第1導電体層の底面から第3及び第4導電体の上面との距離114hとCMINCMIS/CMISの関係を図13に示す。図13から第1導電体層の底面から第3及び第4導電体の上面との距離114hが長くなれば、CMISとCMIMからなる合成静電容量のCMISに対する変化は大きくなる。従って、このMIS構造とMIM構造からなるキャパシタの合計面積は、第1導電体層と第3及び第4導電体の高さを制御することによって変えることができる。また、ゲート長Lを0.1μm、ゲート幅Wを0.1μm、図2iの第1導電体層の底面から第3及び第4導電体の上面との距離114を0.2μm、第1絶縁体層の酸化膜膜厚dを3nmと仮定した場合、第2絶縁体薄膜の膜厚tとCMINCMIS/CMISの関係を図14に示す。図14から第2絶縁体薄膜の膜厚tが、ゲート長より薄くなれば、CMISとCMIMからなる合成静電容量のCMISに対する変化は大きくなる。更に、MIMからなる専有面積が減少し、セル面積の増加を抑制する。従って、第2絶縁体薄膜の膜厚は、耐圧及びリーク電流が許す限り、薄い方が好ましい。第2の実施の形態次に、図3を参照して、第2の実施の形態の半導体不揮発性記憶素子を説明する。この第2の実施の形態は、基本的にはMOS構造を形成する場合に近いプロセス工程で形成できる。図1に示す第1の実施の形態と異なる主な点は、第2絶縁体薄膜30が第1絶縁体層I3とは別途に形成される点である。従って、第2絶縁体薄膜30はLDDlightlydopeddrain構造を形成できるように、イオン注入の際のサイドスペーサーの機能を有する。図3に示す第2の実施の形態の他の構成は図1に示す第1の実施の形態と同様であるので、図1と対応する部分に同じ符号を付して説明を省略する。次に、図4a乃至図4hを参照して、図3に示す第2の実施の形態による半導体不揮発性記憶素子の製造方法を説明する。図4a~hは製造方法の工程を示す断面図である。まず、シリコン半導体基板1nチャンネルトランジスタの場合はp型基板を用意し、基板1上にゲート絶縁膜40第1絶縁体層3となるを熱酸化法で10nm厚成長させた。そして、リンをドープしたポリシリコンPolySiを減圧CVD法で堆積し第1導電体層4となる、次にスパッター法で強誘電体の拡散を阻止するIrO2のバリア層41を堆積する。次に窒化シリコン層42SiNハードマスク層となるを堆積させる。そして、半導体基板のチャンネル領域2上に通常のリソグラフィ技術とドライエッチング技術でゲート部の基礎となるSiNIrO2PolySiを加工する図4a。次に、ソース領域7、ドレイン領域8を形成するために半導体基板1にリンをイオン注入し、熱処理で不純物を活性化させた。次に,常圧CVD法で酸化膜をコンフォーマルに堆積させ、ドライエッチングで堆積させた酸化膜をエッチングすると、ゲート部の側壁にのみ第2絶縁体薄膜30となる酸化膜が残る図3b。次に、リンをドープしたポリシリコンPolySi層43後で、第3及び第4導電体9、10となるを減圧CVD法で、窒化シリコン層42上まで堆積した図4c。次に、化学機械研磨CMP平坦化法でドープしたポリシリコン層43を平坦化して、窒化シリコン層42を露呈させた図4d。次に、熱酸化をしてポリシリコン層43の上部を酸化して、ポリシリコン層43の側壁上の第2絶縁体薄膜30と接続する二酸化シリコンの酸化層44を形成した。この時、窒化シリコンSiN層42上は酸化されない。次に、窒化シリコンSiN層42を燐酸ボイルで除去した図4e。酸化されていないポリシリコン層43から形成される第3及び第4導電体9、10の上部は、窒化シリコン層42を除去した後のバリア層41の上部とほぼ同一面にあるか、又は、より半導体基板1に近く位置するようにする。次に、SBT強誘電体層45をスピンコート法によって300nm厚形成した。この時、強誘電体層45は、窒化シリコン層42が除去された部分にも埋め込まれるが、その埋め込まれた強誘電体層45はバリア層41上に堆積して第3及び第4導電体9、10よりも実質的に半導体基板の上方にあるようにする。次に、第2導電体層となる白金Pt層46をスパッター法で200nm厚堆積した図4f。次に、通常のリソグラフィ技術とドライエッチング技術で白金Pt層46とSBT強誘電体層45を順次にエッチングして、ゲート部の上方を構成する強誘電体層5と第2導電体層6を形成する図4g。次に、層間絶縁膜47として2酸化シリコンをプラズマCVDにより形成した後に、第2導電体Pt層と、ソース領域7上とドレイン領域8上の第3導電体9と第4導電体10に達するコンタクトホールを開けて、アルミニウム電極48を形成して加工して完成する図4h。この製造方法によれば、工程bにおいて、ゲートの基部をマスクとして第2絶縁体薄膜30をサイドスペーサーとして、ソース領域7とドレイン領域8にイオン注入をすれば、LDDlightlydopeddrain構造を形成できる。第3の実施の形態次に、図5を参照して第3の実施の形態による半導体不揮発性記憶素子の構成を説明する。この実施の形態の構成は、第1導電体層50の側壁の表面に微小な凹凸を形成して表面積を増加させるている。具体的には、第1導電体層50となるポリシリコンPolySiゲート側壁の表面の粗面化HemisphericalSiliconGrain:HSG、半球状表面処理を行ない、元の表面積に比べて約2倍に増加する。この第1導電体層50のポリシリコンの側壁には酸化シリコンの第2絶縁体薄膜51が設けられる。図5はこの実施の形態の要部の断面を示すが、その他の部分は第1の実施の形態と同じであるので、図1に示す第1の実施の形態と同様な部分は、対応する符号を付して説明を省略する。次に、図6a乃至図6jは図5に示す第3の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図6a~図6jに示す図はその工程の断面図である。まず、シリコン半導体基板1nチャンネルトランジスタの場合はp型基板を用意し、半導体基板1上に第1絶縁体層3となるゲート絶縁膜60として熱酸化膜SiO2を10nm厚成長させた。次に、第1導電体層50となるアモルファスシリコンα-Siを減圧CVDで堆積させた後に、減圧CVD法でハードマスク層となる窒化シリコンSiN層61を200nm厚堆積させた。次に通常のリソグラフィ技術とドライエッチング技術で、半導体基板1のチャンネル領域2の上にゲート部の基部となる積層体SiNaSiを形成するために窒化シリコン層61とアモルファスシリコン層50を食刻加工する。次に、ソース領域7、ドレイン領域8を形成するためにリンをイオン注入し、熱処理で不純物を活性化させた図6a。次に、第1導電体層50となるアモルファスシリコンゲート側壁の表面の粗面化処理を行なうために、真空中で640°Cの熱処理をしてゲート側壁の表面に凹凸を形成する。この方法により元の表面積に比べて約2倍に増加できる。次に、ゲート側壁に第2絶縁体薄膜51として熱酸化膜を形成した図6b。次に、通常のリソグラフィ技術とドライエッチング技術でソース領域7、ドレイン領域8上のゲート酸化膜60を除去して、チャンネル2上に第1絶縁体層3を形成する図6c。次に、リンをドープしたポリシリコンPolySi層62後で、第3及び第4導電体9、10となるを減圧CVD法で、窒化シリコン層61上まで堆積した図6d。次に、化学機械研磨CMP平坦化法でポリシリコン層62を、窒化シリコン61層まで平坦化した図6e。次に、熱酸化をしてポリシリコン層62の上部を酸化層63を形成した。酸化層63は第1導電体層50の側壁の第2絶縁体薄膜51と一体的に接続する。この時、窒化シリコンSiN層61は酸化されない図6f。次に、窒化シリコンSiN層61を燐酸ボイルで除去した図6g。次に、窒化シリコン層61の跡の凹部を埋め込んで酸化層63上に、強誘電体の拡散を阻止するバリアIrO2層64をスパッター法で200nm厚堆積した。次に、SBT強誘電体層65をスピンコート法によって300nm厚形成した。次に、第2導電体層となる白金Pt層66をスパッター法で200nm厚堆積した図6h。次に、通常のリソグラフィ技術とドライエッチング技術で白金Pt層66とSBT強誘電体層65とバリアIrO2層64とを順次にエッチングして、ゲート部を構成する第2導電体層6と強誘電体層5とバリア層64とを形成する図6i。次に、層間絶縁膜67として酸化シリコンをプラズマCVDにより形成した後に、第2導電体層6と、ソース領域7上とドレイン領域8上の第3導電体9と第4導電体10に達するコンタクトホールを開けて、アルミニウム電極68を形成して加工して完成した図6j。第4の実施の形態次に、図7を参照して第4の実施の形態による半導体不揮発性記憶素子の構造を説明する。この実施の形態は、第3及び第4導電体70、71の対向する側壁を含む表面に微小な凹凸を形成して表面積を増加させる構成である。このような構成を有することにより、第3の実施の形態と同じく、MIM構造のキャパシタの容量を増加することができる。第3及び第4導電体70、71の対向する側壁には第2絶縁体薄膜72が設けられている。また、第3及び第4導電体70、71の上部にも同じく絶縁層が形成されている。第3及び第4導電体70、71の対向する側壁間の凹部及びその周囲の上部には第1導電体層73が埋め込まれ且つ堆積されている。その他の図1において説明した第1実施の形態と同様の部分には対応する符号を付して説明を省略する。次に、図8a乃至図8hを参照して、第4の実施の形態の半導体不揮発性記憶素子の製造方法を説明する。図8a~hに示す図はその工程の断面図である。まず、シリコン半導体基板1nチャンネルトランジスタの場合はp型基板を用意する。半導体基板1上に熱酸化膜80を10nm厚成長させた。減圧CVD法で窒化シリコンSiN膜81を堆積させた。次に通常のリソグラフィ技術とドライエッチング技術で窒化シリコンSiN膜81の内、チャンネル領域2以外を除去する。次にソース領域7、ドレイン領域8を形成するためにリンをイオン注入し、熱処理で不純物を活性化させた。次に、チャンネル領域2以外のソース領域7、ドレイン領域8上の酸化膜80をふっ酸HF溶液で除去した図8a。次に、ドープされたアモルファスシリコンα-Si層82を減圧CVDで、窒化シリコン膜81よりも厚く堆積させた後に、化学機械研磨CMP平坦化法でアモルファスシリコン層82を窒化シリコン膜81まで平坦化した図8b。次に、窒化シリコンSiN膜81を燐酸ボイルで除去して、アモルファスシリコン層82の対向する側壁を有する凹部を形成した図8c。次に、アモルファスシリコン層82の対向する側壁の表面の粗面化処理を行なうために、真空中で640°Cの熱処理をして側壁の表面に凹凸を形成する。この方法により元の表面積に比べて約2倍に増加できる。次に半導体基板1上の酸化膜80をふっ酸HF系で除去して、半導体基板1のチャンネル部を露出した図8d。次に、半導体基板1上に第1絶縁体層3と、アモルファスシリコンにより形成された第3及び第4導電体70、71の対向する側壁の凹凸上に第2絶縁体薄膜72と、第3及び第4導電体70、71の上面の凹凸上に酸化膜83とを熱酸化法で膜厚10nm厚形成した図8e。次に、第1導電体層73となるリンをドープしたポリシリコンPolySi層84を減圧CVD法で、第3及び第4導電体70、71の対向する側面間の凹部に埋め込み且つ第3及び第4導電体70、71上に堆積した。次に、強誘電体の拡散を阻止するバリアIrO2層85をスパッター法で200nm厚堆積した。次に、SBT強誘電体層86をスピンコート法によって300nm厚堆積した。次に、第2導電体層となる白金Pt層87をスパッター法で200nm厚堆積した図8f。次に、通常のリソグラフィ技術とドライエッチング技術で白金Pt層87とSBT強誘電体層86とバリアIrO2層85とポリシリコン層84を順次にエッチングして、第2導電体層6と強誘電体層5とバリア層85と第1導電体層73とを形成する図8g。次に、層間絶縁膜88として酸化シリコンをプラズマCVDにより堆積した後に、第2導電体層6と、ソース領域7上とドレイン領域8上の第3導電体70と第4導電体71に達するコンタクトホールを開けて、アルミニウム電極89を形成して加工して完成した図8h。なお、上述した製造方法の実施の形態では、強誘電体層の形成プロセスとしてスピンコート法を述べたがこれ以外に、真空蒸着、レーザーアブレーション法、MOCVD、LSMCDLiquidSourceMistedChemicalDeposition:化学成長またはスパッター法でも同様に可能である。第5の実施の形態上述した第1ないし第4の実施の形態ではシリコンSi半導体基板を用いたが、SOISiliconOnInsulator基板でも同様に出来る。その実施の形態を図9に示す。図9に示す第5の実施の形態では、SOI基板90を半導体基板の代りに用いており、この基板90は、シリコンSi基板91上に、埋め込み酸化膜92が設けられていて、絶縁基板を形成している。そして埋め込み酸化膜92上に、シリコンSi半導体によるチャンネル領域93と、ソース領域94と、ドレイン領域95が形成されている。その他の構成は図1において説明した第1の実施の形態と同様であるので、対応する部分に同じ符号を付して説明を省略する。第6の実施の形態上述した第1実施の形態図1、第2の実施の形態図3、第3の実施の形態図5、第4の実施の形態図7、および第5の実施の形態図9においても、図10に示す第6の実施の形態の様に、強誘電体層5上の第2導電体層100の面積を強誘電体層5の面積よりも小さくなるように形成して、MFM構造の実効面積を小さくし、相対的に下部のMIS構造の実効面積を大きくすることもできる。よって従来に比べてメモリセル面積を増大させることなく、MFM構造のキャパシタの静電容量CFとMIS構造のキャパシタとMIM構造のキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができる。第7の実施の形態以上の実施の形態で説明した、上部電極へのコンタクトの第2導電体層6、100は必ずしもゲート領域110図11a又は図11bに示す上でなくでも良く、素子分離領域111上でも問題が無い。その例を第7の実施の形態として図11cの第2導電体層112に示す。このように素子分離領域111上に第2導電体層112を形成すれば、配線の自由度が増す。第8の実施の形態以上述べた第1乃至第7の実施の形態では図1から図10に示すように第3、第4導電体の上面が第1導電体層の上面と同一高さに位置するか、下に位置していたが、図15のa、b及びcに示すように第3、第4導電体の上面が第1導電体の上面より上に位置していてもよい。なお、上述した実施の形態は本発明の例示的説明にすぎず、当業者にはさまざまな修正や変形が自明である。例えば、上記の実施の形態で述べた第1絶縁体層と第2絶縁体薄膜の絶縁膜は酸化シリコンSiO2以外に、SiN窒化シリコン膜、SiON酸窒化シリコン膜、SiO2-SiNON膜:Oxide―Nitride、SiO2-SiN―SiO2ONO膜:Oxide―Nitride-Oxide、Ta2O5膜、SrTiO3膜、TiO2膜、BaSrTiO3膜、Al2O3、ZrO2、HfO2、Y2O3、CeO2、CeZrO2、YSZ酸化イットリウム安定化酸化ジルコニウムからなるグループから選んだ一つの材料の層としても同様に可能である。また複数の層を積層してもよい。さらに、上記の実施の形態で述べた強誘電体層はSBT以外に、PbTiO3、PbZrxTi1xO3、PbYLa1YZrXTi1XO3、Bi4Ti3O12、SrNbO7、Pb5Ge3O11およびSr2TaXNb1XO7からなるグループの中から選ばれた一つの材料の層でも同様に可能である。発明の効果本発明の構成によれば、電界効果型トランジスタを含む強誘電体不揮発性記憶素子において、半導体基板のソース部とドレイン部の第3及び第4導電体が、ゲート部の第1導電体層との間に第2絶縁体薄膜を介在させている。この構成により、第3及び第4導電体の側壁と第2絶縁薄膜と第1導電体層からMIM構造を形成し、よって、MIS構造と並列に接続したバッファ層の全キャパシタCIの面積をMFMキャパシタ面積より大きくすることができる。従って、従来に比べてメモリセル面積を増大させることなく、MFMキャパシタの静電容量CFとMISキャパシタとMIMキャパシタの合成静電容量CIのカップリング比CICICFを大きくすることができ、効率よく強誘電体キャパシタに電圧を印加することが出来る。さらにメモリセル面積を縮小し高密度に集積化できる。さらに、強誘電体薄膜を加工する前にソース、ドレイン領域およびゲートの側壁が剥き出しにならないので、強誘電体からのシリコンへの汚染を防ぐことができる。その結果、信頼性の高い半導体不揮発性記憶素子を提供することができる。"