出力信号のドライブ能力が調整可能なプルアップドライバを調整するための第1、第2のプルアップドライバユニットと、出力信号のドライブ能力が調整可能なプルダウンドライバを調整するためのプルダウンドライバユニットと、前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第1のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第1、第2のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第2のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有するキャリブレーション回路とを具備することを特徴とする半導体装置。前記キャリブレーション回路は、前記第1、第2のプルアップドライバユニットのドライブ能力を調整するための信号を生成する第1の信号生成部と、前記プルダウンドライバユニットのドライブ能力を調整するための信号を生成する第2の信号生成部と、前記プルアップドライバのキャリブレーション時、前記基準抵抗に基づく前記第1のプルアップドライバユニットの出力電圧を前記比較器に供給する第1のトランスファゲートと、前記プルダウンドライバのキャリブレーション時、前記接続ノードの電圧を前記比較器に供給する第2のトランスファゲートと、前記プルアップドライバのキャリブレーション時、前記比較器の出力信号を前記第1の信号生成部に供給し、前記プルダウンドライバのキャリブレーション時、前記比較器の出力信号を前記第2の信号生成部に供給するデマルチプレクサとを具備することを特徴とする請求項1記載の半導体装置。前記比較器に一端が接続され、他端に前記基準電圧より前記基準抵抗の寄生抵抗成分による電流減少分を補正する分だけ高い電圧が供給された第3のトランスファゲートと、前記比較器に一端が接続され、他端に前記基準電圧が供給された第4のトランスファゲートとをさらに具備し、前記第3のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされ、前記第4のトランスファゲートは、前記プルダウンドライバのキャリブレーション時にオンとされることを特徴とする請求項2記載の半導体装置。前記第1の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第1のカウンタと、前記第1のカウンタの出力信号を保持する第1のレジスタと、を具備し、前記第2の信号生成部は、前記デマルチプレクサから供給される信号に基づきカウントアップされる第2のカウンタと、前記第2のカウンタの出力信号を保持する第2のレジスタと、を具備することを特徴とする請求項2記載の半導体装置。本実施形態は、出力ドライバのドライブ能力のキャリブレーション精度を向上することが可能な半導体装置を提供しようとするものである。本実施形態の半導体装置によれば、第1、第2のプルアップドライバユニットは、出力信号のドライブ能力が調整可能なプルアップドライバを調整する。プルダウンドライバユニットは、出力信号のドライブ能力が調整可能なプルダウンドライバを調整する。キャリブレーション回路は、前記プルアップドライバのキャリブレーション時、基準電圧と、基準抵抗に基づく前記第1のプルアップドライバユニットの出力電圧を比較し、比較結果に基づき前記第1、第2のプルアップドライバユニットのドライブ能力を決定し、プルダウンドライバのキャリブレーション時、前記基準電圧と、前記第2のプルアップドライバユニットと前記プルダウンドライバユニットの接続ノードの電圧を比較し、比較結果に基づき前記プルダウンドライバユニットのドライブ能力を決定する単一の比較器を有している。以下、実施の形態について、図面を参照して説明する。本実施形態は、出力ドライバのドライブ能力のキャリブレーション機能を持つ装置において、キャリブレーション動作時に、単一のコンパレータを用いてプルアップドライバユニットとプルダウンドライバユニットのドライブ能力を調整することにより、基準抵抗に対するドライブ能力のずれに起因する出力波形のスルーレートのばらつきを抑制し、出力波形品質の劣化を低減することを特徴とする。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。上述したように、出力ドライバのプルアップドライバユニットと、プルダウンドライバユニットのドライブ能力の基準値との差により、データを受け取る側において、データをラッチできる有効時間が減少するため、高速動作において深刻な問題となる。そこで、近時、出力ドライバは、キャリブレーション機能を有し、プルアップドライバユニットと、プルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整可能とされている。図1は、一般的なプルアップドライバユニットPUDUaのキャリブレーション回路の構成を示している。プルアップドライバユニットPUDUaのキャリブレーション回路は、比較器としてのコンパレータCOMPa、カウンタCNTa、レジスタREGa、キャリブレーション用パッドZQを備え、このパッドZQと接地電位VSS間に基準抵抗RZQが接続される。この基準抵抗RZQは、半導体チップの外部に接続される。コンパレータCOMPaの反転入力端を構成するNチャネルMOSトランジスタ以下、NMOSトランジスタTN0Lのゲート電極には、基準電圧VREFが供給され、非反転入力端を構成するNMOSトランジスタTN0Rのゲート電極は、パッドZQに接続されている。コンパレータCOMPaの出力ノードOUTには、カウンタCNTaが接続され、カウンタCNTaの出力端にはレジスタREGaが接続されている。レジスタREGaの出力端から例えばn1nは、自然数ビットのキャリブレーションビット信号bENUP<n:0>bはローアクティブであることを示すが出力される。この複数の信号bENUP<n:0>は、プルアップドライバユニットPUDUaを構成する複数のPチャネルMOSトランジスタ以下、PMOSトランジスタと称すTP0~TPnのゲート電極にそれぞれ供給される。PMOSトランジスタTP0~TPnは、例えば順次ゲート幅が長く設定され、電流駆動能力が相違されている。各PMOSトランジスタのソースは電源VDDに接続され、ドレインは、それぞれ異なる値を有する複数の抵抗RP0~RPnの一端にそれぞれ接続されている。これら抵抗RRP0~RPnの他端は、パッドZQに接続されている。上記構成において、キャリブレーションは次のようなシーケンスにより実行される。先ず、コンパレータCOMPaにより基準電圧VREFとパッドZQの電圧が比較され、基準抵抗RZQに流れる電流と、プルアップドライバユニットPUDUaに流れる電流がほぼ等しくなるように、プルアップドライバユニットPUDUa内の複数のPMOSトランジスタTP0~TPnが順次活性化される。すなわち、コンパレータCOMPaの出力信号OUTに応じてカウンタCNTaがカウントアップされ、このカウンタCNTaの出力信号がレジスタREGaを介してプルアップドライバユニットPUDUaに供給される。このレジスタREGaの出力信号bENUP<n:0>により、サイズの小さいPMOSトランジスタTP0から順に活性化される。この動作が繰り返され、コンパレータCOMPaにより、パッドZQの電圧と基準電圧VREFVDD/2が同程度になったこと、すなわち、基準抵抗RZQと選択されたPMOSトランジスタに流れる電流が同程度になったことが検知された場合、カウンタCNTaのカウントアップが停止され、PMOSトランジスタを選択するキャリブレーションビット信号bENUP<n:0>が決定される。この決定された信号bENUP<n:0>は、レジスタREGaに保持され、プルアップドライバユニットPUDUaと同じ構成を持つプルアップドライバユニットPUDUbにも供給される。プルアップドライバユニットPUDUbについては後述する。図2は、一般的なプルダウンドライバユニットPDDUbのキャリブレーション回路の構成を示している。プルダウンドライバユニットPDDUbのキャリブレーション回路は、プルアップライバユニットPUDUbと、プルダウンドライバユニットPDDUbと、コンパレータCOMPb、カウンタCNTb、レジスタREGbを具備している。プルアップライバユニットPUDUbと、プルダウンドライバユニットPDDUbは、ノードNDBにおいて接続されている。プルアップライバユニットPUDUbの構成は、プルアップライバユニットPUDUaと同一である。プルダウンドライバユニットPDDUbは、例えばn1個の抵抗RN0~RNnとn1個のNMOSトランジスタTN0~TNnにより構成されている。抵抗RN0~RNnの一端は、ノードNDBにそれぞれ接続され、他端は、NMOSトランジスタTN0~TNnのドレインにそれぞれ接続されている。これらNMOSトランジスタTN0~TNnのソースは、それぞれ接地されている。これらNMOSトランジスタTN0~TNnは、例えばゲート幅が順次長く設定されている。コンパレータCOMPbは、基準電圧VREFとノードNDBの電圧を比較する。このコンパレータCOMPbの出力ノードOUTは、カウンタCNTbに接続され、カウンタCNTbの出力端はレジスタREGbに接続されている。レジスタREGbから出力されるキャリブレーションビット信号ENDN<n:0>は、プルダウンドライバユニットPDDUbのNMOSトランジスタTN0~TNnのゲート電極にそれぞれ供給されている。上記構成において、プルアップドライバユニットPUDUbは、前述したように、プルアップドライバユニットPUDUaのキャリブレーション回路から供給されるキャリブレーションビット信号bENUP<n:0>に従って、複数のPMOSトランジスタTP0~TPnから1つまたは複数のPMOSトランジスタが選択され、活性化されている。コンパレータCOMPbは、プルアップドライバユニットPUDUbに流れる電流と、プルダウンドライバユニットPDDUbに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータCOMPbは、基準電圧VREFとノードNDBの電圧を比較し、このコンパレータCOMPbの出力信号によりカウンタCNTbがカウントアップされる。このカウンタCNTbの出力信号はレジスタREGbに供給され、レジスタREGbから出力されるキャリブレーションビット信号ENDN<n:0>により、プルダウンドライバユニットPDDUb内のNMOSトランジスタTN0~TNnがサイズの小さいほうから順に活性化される。コンパレータCOMPbは、ノードNDBの電圧が基準電圧VREFVDD/2に同程度になった場合、カウンタCNTbのカウントアップ動作を停止させる。すなわち、コンパレータCOMPbは、プルアップドライバユニットPUDUbのPMOSトランジスタに流れる電流と、プルダウンドライバユニットPDDUbのNMOSトランジスタに流れる電流が同程度になったことを検知した場合、カウンタCNTbによるカウントアップを停止する。このため、活性化するNMOSトランジスタを選択するキャリブレーションビット信号ENDN<n:0>が決定され、この決定された信号がレジスタREGbに保持される。このキャリブレーションビット信号ENDN<n:0>は、ハイレベルの時にNMOSトランジスタをオンさせる、所謂ハイアクティブ信号である。図示せぬ各出力パッドに接続された出力ドライバは、後述するように、キャリブレーション回路中のプルアップドライバユニットPUDUa、PUDUbと同じ構成を持つ複数のプルアップドライバユニットPUDU0、PUDU1、...PUDUm、及びプルダウンドライバユニットPUDUbと同じ構成を持つ複数のプルダウンドライバユニットPDDU0、PDDU1、...PDDUmを有し、各ユニットに対してキャリブレーション回路により決定されたビット信号bENUP<n:0>、ENDN<n:0>が供給される。このようにして、キャリブレーションの結果が出力ドライバに反映される。ところで、図1に示すプルアップドライバユニットPUDUa、PUDUbのキャリブレーション回路を構成するコンパレータCOMPaは、イネーブル信号ENがハイレベルの時、動作可能となる。コンパレータCOMPaは、基準電圧VREFと電圧VINパッドZQの電圧を比較し、電圧VINが基準電圧VREFより高くなると、出力ノードOUTがハイレベルとなる。上述したように、プルアップドライバユニットPUDUaのキャリブレーション動作の際、カウンタCNTaによりサイズの小さいPMOSトランジスタから順番に活性化される。このため、カウンタCNTaがカウントアップするに従い、コンパレータCOMPaのノードNDCの電圧は次第に低下する。電圧VINが基準電圧VREFと同程度になると、出力ノードOUTがハイレベルとなり、カウンタCNTaのカウントアップが停止され、キャリブレーションビット信号bENUP<n:0>が決定される。また、図2に示すプルダウンドライバユニットPDDUbのキャリブレーション回路を構成するコンパレータCOMPbは、1段のインバータ回路を介して出力ノードOUTに接続されているが、基本的な構成はコンパレータCOMPaと同じである。コンパレータCOMPbは、イネーブル信号ENがハイレベルの時、動作可能となる。コンパレータCOMPbは、基準電圧VREFと電圧VINノードNDBの電圧を比較し、電圧VINが基準電圧VREFより低下すると出力ノードOUTがハイレベルとなる。上述したように、プルアップドライバユニットPDDUbのキャリブレーション動作において、カウンタCNTbによりサイズの小さいNMOSトランジスタから順番に活性化される。このため、カウンタCNTbがカウントアップするに従い、コンパレータCOMPbのノードNDCの電圧が次第に上昇する。電圧VINが基準電圧VREFと同程度になると出力ノードOUTがハイレベルとなり、カウンタCNTbのカウントアップを停止し、キャリブレーションビット信号ENDN<n:0>が決定される。コンパレータCOMPa、COMPbは、差動型のコンパレータであり、差動対を構成するNMOSトランジスタTN0LとTN0Rの電気的特性のアンバランスや、カレントミラー回路を構成するPMOSトランジスタTP0LとTP0Rの電気的特性のアンバランスにより、電圧VINのレベルに対するノードNDCの電圧がばらつく。さらに、PMOSトランジスタTP1、NMOSトランジスタTN1の電気的特性もばらつくため、これらのトランジスタから構成され、ノードNDCを入力とするインバータ回路の閾値電圧もばらつく。このため、プルアップドライバユニットPUDUa、PUDUb、プルダウンドライバユニットPDDUbのキャリブレーションの精度は、コンパレータCOMPa、COMPbを構成する各素子の特性のばらつきにより劣化する。ここで、コンパレータCOMPaにおいて、NMOSトランジスタTN0LとTN0Rの電気的特性がアンバランスであり、例えばNMOSトランジスタTN0Rの閾値電圧がNMOSトランジスタTN0Lの閾値電圧よりも低い場合を考える。初めに、プルアップドライバユニットPUDUaのキャリブレーション動作を行う。理想的な場合、すなわち、NMOSトランジスタTN0L、TN0Rの閾値電圧が完全に等しい場合と比較する。この場合、パッドZQの電圧がゲート電極に印加されるNMOSトランジスタTN0Rに流れる電流が、基準電圧VREFがゲート電極に印加されるNMOSトランジスタTN0Lに流れる電流にほぼ等しくなるように活性化されるPMOSトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバのドライブ能力は理想値よりも小さく設定される。続いて、プルダウンドライバユニットPDDUbのキャリブレーション動作を行う。プルダウンドライバユニットPDDUbと接続されるプルアップドライバユニットPUDUbには、先に行われたプルアップドライバユニットPUDUaのキャリブレーション動作で決定されたキャリブレーションビット信号bENUP<n:0>が供給されている。ここで、最悪の状況を考慮し、コンパレータCOMPbは、コンパレータCOMPaとは逆に、NMOSトランジスタTN0Rの閾値電圧がNMOSトランジスタTN0Lの閾値電圧よりも高い場合を考える。このため、ノードNDBの電圧がゲート電極に印加されるNMOSトランジスタTN0Rに流れる電流が、基準電圧VREFがゲート電極に印加されるNMOSトランジスタTN0Lに流れる電流にほぼ等しくなったことにより活性化されるNMOSトランジスタのドライブ能力は、先に決定されるプルアップドライバユニットで活性されるPMOSトランジスタのドライブ能力よりもさらに小さくなる。したがって、基準抵抗RZQに対するプルダウンドライバユニットのドライブ能力のずれは大きくなり、ドライブ能力はプルアップドライバよりもさらに小さく設定されることになる。このように、2つのコンパレータを用いて、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション回路により調整した場合、2つのコンパレータを構成する素子のばらつきによって、基準抵抗RZQに対してプルアップ及びプルダウンのドライブ能力のキャリブレーション精度が劣化する。このため、出力データの有効時間が減少し、波形の品質が劣化する可能性がある。第1の実施形態図3は、第1の実施形態に係る半導体装置のキャリブレーション回路CBCの構成を示している。第1の実施形態は、単一のコンパレータCOMPにより、プルアップドライバユニットとプルダウンドライバユニットのドライブ能力をキャリブレーション可能としている。図3において、図1、図2と同一部分には同一符号を付している。図3において、コンパレータCOMPの構成は、例えば図1に示すコンパレータCOMPaと同様である。コンパレータCOMPの非反転入力端は、トランスファゲートTGaを介してプルアップドライバユニットPUDUaのキャリブレーション回路を構成し、抵抗RZQが接続されたパッドZQに接続される。さらに、コンパレータCOMPの非反転入力端は、トランスファゲートTGbを介してプルダウンドライバユニットPDDUbのキャリブレーション回路を構成するノードNDBに接続される。トランスファゲートTGaを構成するNMOSトランジスタのゲート電極には、プルアップドライバユニットPUDUaのキャリブレーションを許可するイネーブル信号CALPUENが供給され、PMOSトランジスタのゲート電極には、イネーブル信号CALPUENの反転信号bCALPUENが供給されている。また、トランスファゲートTGbを構成するNMOSトランジスタのゲート電極には、プルダウンドライバユニットPDDUbのキャリブレーションを許可するイネーブル信号CALPDENが供給され、PMOSトランジスタのゲート電極には、イネーブル信号CALPDENの反転信号bCALPDENが供給されている。また、コンパレータCOMPの反転入力端には基準電圧VREFが供給されている。この基準電圧VREFは、例えばVDD/2の電圧である。コンパレータCOMPの出力端は、デマルチプレクサDEMUXの入力端に接続されている。デマルチプレクサDEMUXは、1つの入力端と2つの出力端を有し、制御信号としてのイネーブル信号CALPUEN、CALPDENにより、2つの出力端が切り替えられる。第1の出力端には、プルアップドライバユニットPUDUaのキャリブレーション回路を構成するカウンタCNTaが接続され、第2の出力端には、プルダウンドライバユニットPDDUbのキャリブレーション回路を構成するカウンタCNTbが接続される。デマルチプレクサDEMUXは、イネーブル信号CALPUENがハイレベルの時、コンパレータCOMPからの信号をカウンタCNTaに出力し、イネーブル信号CALPDENがハイレベルの時、コンパレータCOMPからの信号を反転してカウンタCNTbに出力する。カウンタCNTa、CNTbの出力信号は、レジスタREGa、REGbにそれぞれ供給される。レジスタREGaから出力されるキャリブレーションビット信号bENUP<n:0>は、プルアップドライバユニットPUDUaを構成する複数のPMOSトランジスタTP0~TPnのゲート電極にそれぞれ供給される。また、レジスタREGbから出力されるキャリブレーションビット信号ENDN<n:0>は、プルダウンドライバユニットPDDUbを構成する複数のNMOSトランジスタTN0~TNnのゲート電極にそれぞれ供給される。上記構成において、第1の実施形態のキャリブレーション動作は、次のようなシーケンスにより実行される。先ず、プルアップドライバユニットPUDUaのキャリブレーション動作が実行される。この場合、イネーブル信号CALPUENはハイレベル、イネーブル信号CALPDENはローレベルに設定される。このため、トランスファゲートTGaがオン、トランスファゲートTGbがオフに設定される。したがって、コンパレータCOMPの非反転入力端は、トランスファゲートTGaを介してパッドZQに電気的に接続される。また、デマルチプレクサDEMUXは、イネーブル信号CALPUENに従ってコンパレータCOMPaが接続された第1の出力端を選択する。この状態において、コンパレータCOMPは、基準抵抗RZQに流れる電流と、プルアップドライバユニットPUDUaに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータCOMPは、ノードZQの電圧と基準電圧VREFとを比較し、ノードZQの電圧が基準電圧VREFより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサDEMUXの第1の出力端を介してカウンタCNTaに供給される。カウンタCNTaは、デマルチプレクサDEMUXの出力信号に従って、カウントアップされる。このカウンタCNTaの出力信号は、レジスタREGaに供給され、レジスタREGaからキャリブレーションビット信号bENUP<n:0>が出力される。プルアップドライバユニットPUDUaにおいて、複数のPMOSトランジスタTP0~TPnは、キャリブレーションビット信号bENUP<n:0>に従って、サイズが小さい、すなわちゲート幅が短いPMOSトランジスタから順番に活性化される。上記動作が繰り返され、パッドZQの電圧と、基準電圧VREFVDD/2が同程度になった場合、すなわち、基準抵抗RZQに流れる電流と、選択されたPMOSトランジスタに流れる電流が同程度になった場合、コンパレータCOMPは、カウンタCNTaによるカウントアップを停止させる。これにより、活性化するPMOSトランジスタを選択するキャリブレーションビット信号bENUP<n:0>が決定される。決定された信号bENUP<n:0>はレジスタREGaに保持され、プルアップドライバユニットPUDUaと同じ構成を持つプルアップドライバユニットPUDUbにも供給される。次に、プルダウンドライバユニットPDDUbのキャリブレーション動作が実行される。この場合、イネーブル信号CALPUENはローレベル、イネーブル信号CALPDENはハイレベルに設定される。このため、トランスファゲートTGbがオン、トランスファゲートTGaがオフに設定される。したがって、コンパレータCOMPの非反転入力端は、トランスファゲートTGbを介してノードNDBに電気的に接続される。また、デマルチプレクサDEMUXは、活性化されたイネーブル信号CALPDENに従って、カウンタCNTbが接続された第2の出力端を選択する。この状態において、コンパレータCOMPは、プルアップドライバユニットPUDUbに流れる電流と、プルダウンドライバユニットPDDUbに流れる電流がほぼ等しくなるように制御する。すなわち、コンパレータCOMPは、ノードNDBと基準電圧VREFとを比較し、ノードNDBの電圧が基準電圧VREFより低い場合、ローレベルの信号を出力する。この信号は、デマルチプレクサDEMUXの第2の出力端を介してカウンタCNTbに供給される。カウンタCNTbは、デマルチプレクサDEMUXの出力信号に従って、カウントアップされる。このカウンタCNTbの出力信号は、レジスタREGbに供給され、レジスタREGbからキャリブレーションビット信号ENDN<n:0>が出力される。プルダウンドライバユニットPDDUbにおいて、複数のNMOSトランジスタTN0~TNnは、キャリブレーションビット信号ENDN<n:0>に従って、サイズが小さい、すなわちゲート幅が短いNMOSトランジスタから順番に活性化される。上記動作が繰り返され、ノードNDBの電圧と、基準電圧VREFVDD/2が同程度になった場合、すなわち、プルアップドライバユニットPUDUbの選択されたPMOSトランジスタに流れる電流と、プルダウンドライバユニットPDDUbの選択されたNMOSトランジスタに流れる電流とが同程度になった場合、コンパレータCOMPは、カウンタCNTbによるカウントアップを停止させる。これにより、活性化するNMOSトランジスタを選択するキャリブレーションビット信号ENDN<n:0>が決定される。決定された信号ENDN<n:0>はレジスタREGbに保持される。以上のように、単一のコンパレータCOMPを用いたキャリブレーション回路により、プルアップドライバユニットPUDUa、PUDUb、及びプルダウンドライバユニットPDDUbのキャリブレーションが完了される。ここで、図1に示すコンパレータCOMPaを参照して、第1の実施形態のコンパレータCOMPにおいて、NMOSトランジスタTN0LとTN0Rの電気的特性がアンバランスであり、例えばNMOSトランジスタTN0Rの閾値電圧がNMOSトランジスタTN0Lの閾値電圧よりも低い場合を考える。はじめに、上記のように、プルアップドライバユニットPUDUaのキャリブレーション動作が行われる。理想的な場合、すなわち、NMOSトランジスタTN0L、TN0Rの閾値電圧が完全に等しい場合と比較すると、パッドZQの電圧がゲート電極に印加されるNMOSトランジスタTN0Rに流れる電流と、基準電圧VREFがゲート電極に印加されるNMOSトランジスタTN0Lに流れる電流とがほぼ等しくなるように活性化されるPMOSトランジスタのドライブ能力は小さくなる。すなわち、プルアップドライバユニットPUDUaのドライブ能力は理想値よりも小さく設定される。続いて、上記のように、プルダウンドライバユニットPDDUbのキャリブレーション動作が行われる。プルダウンドライバユニットPDDUbと接続されるプルアップドライバユニットPUDUbには、プルアップドライバユニットPUDUaのキャリブレーション動作で決定されたキャリブレーションビット信号bENUP<n:0>が供給されている。第1の実施形態のキャリブレーション回路は、図1、図2に示す場合と異なり、プルアップドライバユニットのキャリブレーションと、プルダウンドライバユニットのキャリブレーションが、同じコンパレータCOMPを用いて行われている。したがって、プルダウンドライバユニットのキャリブレーションにおいて、NMOSトランジスタTN0Rの閾値電圧とTN0Lの閾値電圧の関係は、プルアップドライバユニットのキャリブレーション時と同じく、NMOSトランジスタTN0Rの閾値電圧がNMOSトランジスタTN0Lの閾値電圧よりも低い。このため、ノードNDBの電圧がゲート電極に供給されるNMOSトランジスタTN0Rに流れる電流と、基準電圧VREFがゲート電極に供給されるNMOSトランジスタTN0Lに流れる電流とがほぼ等しくなることにより活性化されるNMOSトランジスタのドライブ能力は、先に決定されたプルアップドライバユニットで活性されるPMOSトランジスタのドライブ能力よりも大きくなり、基準抵抗RZQに近づく。したがって、基準抵抗RZQに対するプルダウンドライバユニットのドライブ能力のずれは、プルアップドライバのずれよりも大きくならず、抵抗値に近づいて設定されることになる。このため、キャリブレーション回路のトランジスタの電気的特性のばらつきによるプルダウンドライバユニットの基準抵抗に対するドライブ能力のずれを小さくすることができる。図4は、上記キャリブレーション回路を構成するプルアップドライバユニットPUDUb、及びプルダウンドライバユニットPDDUbと、半導体装置の出力端子DQに接続された出力ドライバ、すなわちプルアップドライバユニットPUDU0、及びプルダウンドライバユニットPDDU0との関係を示している。プルアップドライバユニットPUDU0は、プルアップドライバユニットPUDUaと同様に複数のPMOSトランジスタTP0~TPnと、複数の抵抗RP0~RPn、及びNAND論理回路N0~Nnにより構成されている。プルダウンドライバユニットPDDU0は、プルダウンドライバユニットPDDUbと同様に複数のNMOSトランジスタTN0~TNnと、複数の抵抗RN0~RNn、及びAND論理回路A0~Anにより構成されている。図4には、PMOSトランジスタTP0と、抵抗RP0と、NAND論理回路N0、NMOSトランジスタTN0、抵抗RN0、AND論理回路A0のみを示している。プルアップドライバユニットPUDU0において、PMOSトランジスタTP0~TPnのソースには電源VDDが供給され、ドレインはそれぞれ抵抗RP0~RPnを介してノードNDBに接続されている。レジスタREGaから出力されるキャリブレーションビット信号bENUP<n:0>は、NAND論理回路N0~Nnの一方入力端に反転して供給される。半導体装置の内部回路から供給される信号DOPは、NAND論理回路N0~Nnの他方入力端に供給される。NAND論理回路N0~Nnの出力信号は、PMOSトランジスタTP0~TPnのゲート電極にそれぞれ供給される。プルダウンドライバユニットPDDU0において、複数の抵抗RN0~RNnの一端は、出力パッドDQに接続され、これら抵抗RN0~RNnの他端は、NMOSトランジスタTN0~TNnのドレインにそれぞれ接続されている。これらNMOSトランジスタTN0~TNnのソースは、接地されている。レジスタREGbから出力されるキャリブレーションビット信号ENDN<n:0>は、AND論理回路A0~Anの一方入力端に供給される。半導体装置の内部回路から供給される信号DONは、AND論理回路A0~Anの他方入力端に供給される。AND論理回路A0~Anの出力信号は、NMOSトランジスタTN0~TNnのゲート電極にそれぞれ供給される。上記構成により、プルアップドライバユニットPUDU0、プルダウンドライバユニットPDDU0は、キャリブレーションビット信号bENUP<n:0>、ENDN<n:0>によって、プルアップ、プルダウンのドライブ能力がほぼ等しくなるように設定される。尚、図4に示す出力ドライバは、異なる出力抵抗が設定された複数のプルアップドライバユニットPUDU0~PUDUmと、プルダウンドライバユニットPDDU0~PDDUmとを備えている。プルアップドライバユニットPUDUiiは0~mの自然数とプルダウンドライバユニットPDDUiは基準となるプルアップドライバユニットPUDU0とプルダウンユニットPDDU0に対して、それぞれ等倍のドライブ能力を持つ。このため、図4に示す出力ドライバは、基準抵抗RZQと等しいオン抵抗となるように調整されたプルアップドライバユニットPUDU0とプルダウンドライバユニットPDDU0の対、及びそれらの等倍のドライブ能力を持つ複数のドライバユニット対PUDUm、PDDUmを選択的に組み合わせて使用することで、複数のドライブ能力を選択可能とする。上記第1の実施形態によれば、単一のコンパレータCOMPを用いて、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを行っている。このため、プルアップドライバユニットとプルダウンドライバユニットのキャリブレーションを別々のコンパレータを用いて行った場合に比べて、基準抵抗RZQに対するドライブ能力のずれを小さくすることができ、キャリブレーションの精度を向上することが可能である。したがって、出力データの立ち上がり、及び立下りのスルーレートのばらつきを抑制することができる。このため、プロセス、電源電圧、温度のばらつきに対して、安定したスルーレートを保ち、高い出力波形品質を実現することが可能な出力ドライバを提供することが可能である。なお、ここでは、プルアップドライバユニットプルダウンサブドライバユニットのキャリブレーション動作において、PMOSトランジスタNMOSトランジスタのサイズの小さいものから順番に活性化させてドライブ能力を決定する場合について述べたが、例えば二分探索アルゴリズムを用いて実行することもできる。その場合は、カウントアップカウントダウンを繰り返してドライブ能力を決定することになるが、本実施形態において同様の効果を得ることができる。第2の実施形態図5は、第2の実施形態を示すものであり、第1の実施形態と同一部分には同一符号を付し、異なる部分ついてのみ説明する。図5において、基準抵抗RZQは、パッドZQに接続されている。すなわち、基準抵抗RZQは、半導体装置の外部に設けられ、寄生抵抗成分Rparaを有している。この寄生抵抗成分Rparaは、基準抵抗RZQに対して直列に挿入される。基準抵抗RZQが寄生抵抗成分Rparaを含む場合、プルアップドライバユニットPUDUaのキャリブレーション動作を行う際、基準抵抗RZQに流れる電流が減少するので、プルアップドライバユニットの出力抵抗は基準抵抗RZQよりも大きく設定される。そこで、第2の実施形態は、基準抵抗RZQに含まれる寄生抵抗成分の影響を除去し、キャリブレーションの精度をより向上可能とする。このため、第2の実施形態において、コンパレータCOMPの反転入力端にトランスファゲートTGc、TGdの一端がそれぞれ接続されている。トランスファゲートTGcの他端には基準電圧VREFαの電圧が供給され、トランスファゲートTGdの他端には基準電圧VREFが供給されている。電圧αは、寄生抵抗成分Rparaの両端間電圧である。トランスファゲートTGcを構成するNMOSトランジスタのゲート電極には、プルアップドライバユニットPUDUaのキャリブレーションを許可するイネーブル信号CALPUENが供給され、PMOSトランジスタのゲート電極には、イネーブル信号CALPUENの反転信号bCALPUENが供給されている。また、トランスファゲートTGdを構成するNMOSトランジスタのゲート電極には、プルダウンドライバユニットPDDUbのキャリブレーションを許可するイネーブル信号CALPDENが供給され、PMOSトランジスタのゲート電極には、イネーブル信号CALPDENの反転信号bCALPDENが供給されている。上記構成において、プルアップドライバユニットPUDUaのキャリブレーション動作を実行する場合、イネーブル信号CALPUEN、bCALPUENが活性化され、イネーブル信号CALPDEN、bCALPDENが非活性とされる。このため、トランスファゲートTGcがオンとされ、トランスファゲートTGdがオフとされる。したがって、トランスファゲートTGcを介して、コンパレータCOMPの反転入力端に基準電圧VREFαの電圧が供給される。コンパレータCOMPは、基準電圧VREFαとパッドZQの電圧とを比較する。基準電圧VREFに電圧αのオフセットを設定することで、寄生抵抗成分Rparaにより基準抵抗RZQに流れる電流の減少分を補正し、設定されるプルアップドライバユニットの出力抵抗の基準抵抗RZQに対するずれを解消することができる。したがって、寄生抵抗成分Rparaに基づく基準抵抗RZQに流れる電流の減少分を除いて、プルアップドライバのキャリブレーションを行うことができる。次に、プルダウンドライバユニットPDDUbのキャリブレーション動作を実行する場合、イネーブル信号CALPDEN、bCALPDENが活性化され、イネーブル信号CALPUEN、bCALPUENが非活性とされる。このため、トランスファゲートTGdがオンとされ、トランスファゲートTGcがオフとされる。したがって、トランスファゲートTGdを介して、コンパレータCOMPの反転入力端に基準電圧VREFの電圧が供給される。コンパレータCOMPは、第1の実施形態と同様にしてノードNDBの電圧と基準電圧VREFとを比較し、プルダウンドライバユニットPDDUbのキャリブレーション動作を実行する。上記第2の実施形態によれば、コンパレータCOMPの反転入力端にトランスファゲートTGc、TGdを介して基準電圧VREFαの電圧、又は基準電圧VREFを供給可能とし、プルアップドライバユニットPUDUaのキャリブレーションを行う際、トランスファゲートTGcを介して基準電圧VREFαの電圧をコンパレータCOMPの反転入力端に供給し、プルダウンドライバユニットPDDUbのキャリブレーションを行う際、トランスファゲートTGdを介して基準電圧VREFをコンパレータCOMPの反転入力端に供給している。このため、基準抵抗RZQに含まれる寄生抵抗成分Rparaをキャンセルすることができるため、プルアップドライバユニットPUDUaのキャリブレーションの精度を向上することが可能であり、プルダウンドライバユニットPDDUbのキャリブレーションの精度も向上することが可能である。尚、本実施形態は、DRAMの出力ドライバに限定されるものではなく、DRAM以外のメモリやその他の半導体装置に適用可能なことは勿論である。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。