"第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定される第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定される第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定される第3のリファレンスセルと、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを比較する第1の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを比較する第2の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを比較する第3の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置。請求項1記載の磁気メモリ装置において、前記読み出し回路は、前記第1の比較器、前記第2の比較器及び前記第3の比較器による比較結果に基づいて、前記磁気メモリセルに記憶された記憶情報に応じた信号を出力するデコーダを更に有することを特徴とする磁気メモリ装置。請求項1又は2記載の磁気メモリ装置において、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定する際に前記第1のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第1のリファレンスセルに流される電流の方向とが同じ方向であり、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定する際に前記第2のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第2のリファレンスセルに流される電流の方向とが同じ方向であり、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定する際に前記第3のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第3のリファレンスセルに流される電流の方向とが同じ方向であることを特徴とする磁気メモリ装置。請求項3記載の磁気メモリ装置において、前記第1のリファレンスセルは、第1のトランジスタを介して第1のソース線に電気的に接続される第1の磁化自由層と、前記第1の磁化自由層上に形成された第1の非磁性層と、前記第1の非磁性層上に形成された第1の磁化固定層とを有する第1の磁気抵抗効果素子と、前記第1の磁気抵抗効果素子上に形成された第2の磁化自由層と、前記第2の磁化自由層上に形成された第2の非磁性層と、前記第2の非磁性層上に形成され、第1のビット線に電気的に接続された第2の磁化固定層とを有する第2の磁気抵抗効果素子とを有し、前記第2のリファレンスセルは、第2のトランジスタを介して第2のソース線に電気的に接続される第3の磁化自由層と、前記第3の磁化自由層上に形成された第3の非磁性層と、前記第3の非磁性層上に形成された第3の磁化固定層とを有する第3の磁気抵抗効果素子と、前記第3の磁気抵抗効果素子上に形成された第4の磁化自由層と、前記第4の磁化自由層上に形成された第4の非磁性層と、前記第4の非磁性層上に形成され、第2のビット線に電気的に接続された第4の磁化固定層とを有する第4の磁気抵抗効果素子とを有し、前記第3のリファレンスセルは、第3のトランジスタを介して第3のソース線に電気的に接続される第5の磁化自由層と、前記第5の磁化自由層上に形成された第5の非磁性層と、前記第5の非磁性層上に形成された第5の磁化固定層とを有する第5の磁気抵抗効果素子と、前記第5の磁気抵抗効果素子上に形成された第6の磁化自由層と、前記第6の磁化自由層上に形成された第6の非磁性層と、前記第6の非磁性層上に形成され、第3のビット線に電気的に接続された第6の磁化固定層とを有する第6の磁気抵抗効果素子とを有し、前記第1のビット線から前記第1のソース線に向かう方向の電流を前記第1のリファレンスセルに流し、前記第1の磁気抵抗効果素子を高抵抗状態とし、前記第2の磁気抵抗効果素子を高抵抗状態とすることにより、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定し、前記第2のビット線から前記第2のソース線に向かう方向の電流を前記第2のリファレンスセルに流し、前記第3の磁気抵抗効果素子を高抵抗状態とし、前記第4の磁気抵抗効果素子を高抵抗状態とすることにより、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定し、前記第3のビット線から前記第3のソース線に向かう方向の電流を前記第3のリファレンスセルに流し、前記第5の磁気抵抗効果素子を高抵抗状態とし、前記第6の磁気抵抗効果素子を高抵抗状態とすることにより、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定することを特徴とする磁気メモリ装置。請求項1乃至4のいずれか1項に記載の磁気メモリ装置において、前記磁気メモリセル、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、複数のブロック内にそれぞれ形成されており、前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第1のリファレンスセルの電気抵抗に応じた信号とが、前記第1の比較器により比較され、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第2のリファレンスセルの電気抵抗に応じた信号とが、前記第2の比較器により比較され、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第3のリファレンスセルの電気抵抗に応じた信号とが、前記第3の比較器により比較されることを特徴とする磁気メモリ装置。請求項5記載の磁気メモリ装置において、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、前記他のブロック内に形成された前記第1のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第1のリファレンスセルのうちから選択される一の前記第1のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第2のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第2のリファレンスセルのうちから選択される一の前記第2のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第3のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第3のリファレンスセルのうちから選択される一の前記第3のリファレンスセルの電気抵抗に応じた信号であることを特徴とする磁気メモリ装置。請求項1乃至6のいずれか1項に記載の磁気メモリ装置において、前記第3のリファレンスセルのサイズは、前記磁気メモリセルのサイズより大きく、前記第2のリファレンスセルのサイズは、前記第3のリファレンスセルのサイズより大きく、前記第1のリファレンスセルのサイズは、前記第2のリファレンスセルのサイズより大きいことを特徴とする磁気メモリ装置。第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定された第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定された第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定された第3のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを第1の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを第2の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを第3の比較器により比較し、前記第1の比較器、前記第2の比較器及び前記第3の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法。請求項8記載の磁気メモリ装置の読み出し方法において、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第1のリファレンスセルに流される電流の方向は、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定する際に前記第1のリファレンスセルに流される電流の方向と同じであり、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第2のリファレンスセルに流される電流の方向は、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定する際に前記第2のリファレンスセルに流される電流の方向と同じであり、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第3のリファレンスセルに流される電流の方向は、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定する際に前記第3のリファレンスセルに流される電流の方向と同じであることを特徴とする磁気メモリ装置の読み出し方法。請求項8又は9記載の磁気メモリ装置の読み出し方法において、前記磁気メモリセル、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、複数のブロック内にそれぞれ形成されており、前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルに記憶された記憶情報を読み出す際には、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第1のリファレンスセルの電気抵抗に応じた信号とを、前記第1の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第2のリファレンスセルの電気抵抗に応じた信号とを、前記第2の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第3のリファレンスセルの電気抵抗に応じた信号とを、前記第3の比較器により比較することを特徴とする磁気メモリ装置の読み出し方法。しかしながら、多値の記憶情報を迅速に読み出すことは必ずしも容易ではない。本発明の目的は、多値の記憶情報を迅速に読み出し得る磁気メモリ装置及びその読み出し方法を提供することにある。実施形態の一観点によれば、第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定される第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定される第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定される第3のリファレンスセルと、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを比較する第1の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを比較する第2の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを比較する第3の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。実施形態の他の観点によれば、第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定された第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定された第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定された第3のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを第1の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを第2の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを第3の比較器により比較し、前記第1の比較器、前記第2の比較器及び前記第3の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。開示の磁気メモリ装置によれば、磁気メモリセルに第1の記憶情報が書き込まれた際の第1の抵抗値より大きく、磁気メモリセルに第2の記憶情報が書き込まれた際の第2の抵抗値より小さい第5の抵抗値の第1のリファレンスセルが設けられている。また、磁気メモリセルに第2の記憶情報が書き込まれた際の第2の抵抗値より大きく、磁気メモリセルに第3の記憶情報が書き込まれた際の第3の抵抗値より小さい第6の抵抗値の第2のリファレンスセルが設けられている。また、磁気メモリセルに第3の記憶情報が書き込まれた際の第3の抵抗値より大きく、磁気メモリセルに第4の記憶情報が書き込まれた際の第4の抵抗値より小さい第7の抵抗値の第3のリファレンスセルが設けられている。そして、磁気メモリセルの電気抵抗に応じた信号と第1のリファレンスセルの電気抵抗に応じた信号とを比較する第1の比較器が設けられている。また、磁気メモリセルの電気抵抗に応じた信号と第2のリファレンスセルの電気抵抗に応じた信号とを比較する第2の比較器が設けられている。また、磁気メモリセルの電気抵抗に応じた信号と第3のリファレンスセルの電気抵抗に応じた信号とを比較する第3の比較器が設けられている。そして、第1の比較器、第2の比較器及び第3の比較器の比較結果に基づいて、選択された磁気メモリセルに書き込まれた多値の記憶情報を読み出す。従って、多値の記憶情報を迅速に読み出し得る磁気メモリ装置及びその読み出し方法を提供することができる。[第1実施形態]第1実施形態による磁気メモリ装置及びその読み出し方法を図1乃至図18を用いて説明する。図1は、本実施形態による磁気メモリ装置を示す断面図である。図1の紙面左側は、磁気メモリセルが形成される領域2を示している。磁気メモリセルが形成される領域2の紙面右側は、第3のリファレンスセルが形成される領域8を示している。第3のリファレンスセルが形成される領域8の紙面右側は、第2のリファレンスセルが形成される領域6を示している。第2のリファレンスセルが形成される領域6の紙面右側は、第1のリファレンスセルが形成される領域4を示している。図1に示すように、半導体基板10上には、素子領域を確定する素子分離領域12が形成されている。素子分離領域12が形成された半導体基板10上には、ゲート電極16とソース/ドレイン拡散層18a、18bとを有する選択トランジスタ20が形成されている。ゲート電極16は、ワード線WL図9参照を兼ねるものである。ワード線WLは、図1における紙面垂直方向に延在している。選択トランジスタ20が形成された半導体基板10上には、層間絶縁膜22が形成されている、層間絶縁膜22には、ソース/ドレイン拡散層18a、18bに達するコンタクトホール24a、24bがそれぞれ形成されている。コンタクトホール24a、24b内には、導体プラグ26a、26bがそれぞれ埋め込まれている。導体プラグ26a、26bが埋め込まれた層間絶縁膜22上には、ソース線SL28と、中継配線30とが形成されている。ソース線28は、導体プラグ26aを介して選択トランジスタ20のソース拡散層ソース端子18aに電気的に接続されている。中継配線30は、導体プラグ26bを介して選択トランジスタ20のドレイン拡散層ドレイン端子18bに電気的に接続されている。ソース線28は、図1における紙面左右方向に延在している。ソース線28は、ワード線WL16と交差している。ソース線28及び中継配線30が形成された層間絶縁膜22上には、層間絶縁膜32が形成されている。層間絶縁膜32には、中継配線30に達するコンタクトホール34が形成されている。コンタクトホール34内には、中継配線30に接続された導体プラグ36が埋め込まれている。導体プラグ36が埋め込まれた層間絶縁膜32上には、磁気メモリセルMCの下部電極38、及び、リファレンスセル参照用セル、参照用磁気メモリセルRef1~Ref3の下部電極38が形成されている。各々の下部電極38は、導体プラグ36、中継配線30、及び、導体プラグ26bを介して、選択トランジスタ20のドレイン18bに電気的に接続されている。磁気メモリセルが形成される領域2における下部電極38上には、磁気抵抗効果素子MTJ01と、磁気抵抗効果素子MTJ01に直列に接続された磁気抵抗効果素子MTJ02とを有する磁気メモリセルMCが形成されている。磁気抵抗効果素子MTJ01,MTJ02としては、例えば、スピン注入磁化反転SpinTorqueTransferMagnetizationSwitching方式の磁気抵抗効果素子を用いる。かかる磁気抵抗効果素子としては、例えば磁気トンネル接合素子MTJ、MagneticTunnelJunction素子を用いる。磁気トンネル接合素子は、磁化自由層と磁化固定層との間にトンネルバリア層を挟んで構成された磁気抵抗効果素子である。磁気トンネル接合素子において、磁化自由層側から磁化固定層側に電流を流すと、磁化固定層のスピンと同じ向きのスピンを有する電子が、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが同じになり、磁化自由層の磁気モーメントが平行となり、磁気トンネル接合の抵抗が比較的小さくなる。磁気トンネル接合の抵抗が比較的小さい状態低抵抗状態は、例えばデータ0に関連付けられる。一方、磁化固定層側から磁化自由層側に電流を流すと、磁化固定層のスピンと反対の向きのスピンを有する電子が、磁化固定層により反射され、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが反対になり、磁化自由層の磁気モーメントが反平行となり、磁気トンネル接合の抵抗が比較的大きくなる。磁気トンネル接合の抵抗が比較的大きい状態高抵抗状態は、例えばデータ1に関連付けられる。図2は、本実施形態による磁気メモリ装置の磁気メモリセルを示す断面図である。下部電極38は、例えば膜厚5nm程度のタンタルTa膜40と、例えば膜厚25nm程度のルテニウムRu膜42と、例えば膜厚15nm程度のTa膜44とを順次積層することにより形成されている。下部電極38上には、バッファ層46が形成されている。バッファ層46としては、例えば、膜厚8nm程度のRu膜が用いられている。バッファ層46上には、磁化自由層48と、磁化自由層上に形成されたトンネルバリア層50と、トンネルバリア層50上に形成された磁化固定層52とを有する磁気抵抗効果素子MTJ01が形成されている。磁化自由層磁性層、強磁性層48としては、例えば膜厚1.5nm程度のCoFeB膜が用いられている。トンネルバリア層バリア層、非磁性層、トンネル絶縁膜50としては、例えば、膜厚1nm程度のMgO膜が用いられている。磁化固定層磁性層、強磁性層52は、例えば、膜厚2.5nm程度のCoFeB54膜と、膜厚1nm程度のRu膜56と、膜厚2.6nm程度のCoFe膜58と、膜厚8nm程度のIrMn膜60とを順次積層することにより形成されている。磁気抵抗効果素子MTJ01上には、中間層62が形成されている。中間層62としては、例えば、膜厚5nm程度のRu膜が用いられている。中間層62上には、磁化自由層64と、磁化自由層64上に形成されたトンネルバリア層66と、トンネルバリア層66上に形成された磁化固定層68とを有する磁気抵抗効果素子MTJ02が形成されている。磁気抵抗効果素子MTJ02の面積は、磁気抵抗効果素子MTJ01の面積より小さく設定されている。磁化自由層64としては、磁気抵抗効果素子MTJ01の磁化自由層48と同様に、例えば膜厚1.5nm程度のCoFeB膜が用いられている。トンネルバリア層66としては、磁気抵抗効果素子MTJ01のトンネルバリア層50と同様に、例えば、膜厚1nm程度のMgO膜が用いられている。磁化固定層68は、磁気抵抗効果素子MTJ01の磁化固定層52と同様に形成されている。即ち、磁化固定層68は、例えば、膜厚2.5nm程度のCoFeB膜70と、膜厚1nm程度のRu膜72と、膜厚2.6nm程度のCoFe膜74と、膜厚8nm程度のIrMn膜76とを順次積層することにより形成されている。磁気抵抗効果素子MTJ02上には、キャップ層78が形成されている。キャップ層78は、例えば膜厚7nm程度のRu膜により形成されている。キャップ層78上には、上部電極80が形成されている。上部電極80は、例えば膜厚40nm程度のTa膜により形成されている。こうして、磁気抵抗効果素子MTJ01と磁気抵抗効果素子MTJ02が直列に接続された磁気メモリセルMCが形成されている。磁気メモリセルMCが形成された層間絶縁膜32上には、磁気メモリセルMCを埋め込むように層間絶縁膜82が形成されている。磁気メモリセルMCの上部電極80は、層間絶縁膜82から露出している。磁気メモリセルMCが埋め込まれた層間絶縁膜82上には、ビット線BL84が形成されている。ビット線84は、図1における紙面左右方向に延在している。図3は、本実施形態による磁気メモリ装置の磁気メモリセルの回路図である。図3に示すように、磁気抵抗効果素子MTJ01と磁気抵抗効果素子02とが直列に接続されている。磁気抵抗効果素子MTJ01の一方の端部は、選択トランジスタTr00のドレインに電気的に接続されている。なお、図3の選択トランジスタTr00は、図1の選択トランジスタ20に対応するものである。選択トランジスタTr00のゲートは、ワード線WLに接続されている。選択トランジスタTr00のソースは、ソース線SLに接続されている。磁気抵抗効果素子MTJ01の他方の端部と磁気抵抗効果素子MTJ02の一方の端部とは、互いに電気的に接続されている。磁気抵抗効果素子MTJ02の他方の端部は、ビット線BLに電気的に接続されている。図4は、磁気抵抗効果素子の抵抗-電流特性を示す図その1である。図4における横軸は磁気抵抗効果素子MTJ01に流す電流の大きさを示しており、図4における縦軸は磁気抵抗効果素子MTJ01の電気抵抗を示している。図4aは、磁気抵抗効果素子MTJ01の概略を示す斜視図である。図4bは、磁気抵抗効果素子MTJ01の抵抗-電流特性を示すグラフである。磁気抵抗効果素子MTJ01が低抵抗状態になっている状態において、磁化固定層52から磁化自由層48に向かう方向に、閾値電流IC1より大きい電流を流すと、磁気抵抗効果素子MTJ01は低抵抗状態から高抵抗状態に変化する。一方、磁気抵抗効果素子MTJ01が高抵抗状態になっている状態において、磁化自由層48から磁化固定層52に向かう方向に、閾値電流IC1より大きい電流を流すと、磁気抵抗効果素子MTJ01は高抵抗状態から低抵抗状態に変化する。図5は、磁気抵抗効果素子の抵抗-電流特性を示す図その2である。図5における横軸は磁気抵抗効果素子MTJ02に流す電流の大きさを示しており、図5における縦軸は磁気抵抗効果素子MTJ02の電気抵抗を示している。図5aは、磁気抵抗効果素子MTJ02の概略を示す斜視図である。図5bは、磁気抵抗効果素子MTJ02の抵抗-電流特性を示すグラフである。磁気抵抗効果素子MTJ02が低抵抗状態になっている状態において、磁化固定層68から磁化自由層64に向かう方向に、閾値電流IC2より大きい電流を流すと、磁気抵抗効果素子MTJ02は低抵抗状態から高抵抗状態に変化する。一方、磁気抵抗効果素子MTJ02が高抵抗状態になっている状態において、磁化自由層64から磁化固定層68に向かう方向に、閾値電流IC2より大きい電流を流すと、磁気抵抗効果素子MTJ02は高抵抗状態から低抵抗状態に変化する。磁気抵抗効果素子MTJ02の面積は、磁気抵抗効果素子MTJ01の面積より小さく設定されている。このため、磁気抵抗効果素子MTJ02の抵抗状態が変化するのに要する閾値電流IC2の絶対値は、磁気抵抗効果素子MTJ01の抵抗状態が変化するのに要する閾値電流IC1の絶対値より小さい。また、低抵抗状態における磁気抵抗効果素子MTJ01の抵抗値は、低抵抗状態における磁気抵抗効果素子MTJ02の抵抗値より小さい。また、高抵抗状態における磁気抵抗効果素子MTJ01の抵抗値は、高抵抗状態における磁気抵抗効果素子MTJ02の抵抗値より小さい。図6は、本実施形態による磁気メモリ装置の磁気メモリセルの抵抗-電流特性を示す図である。図6における横軸は電流を示しており、図6における縦軸は電気抵抗を示している。図6aは、磁気メモリセルMCの概略を示す斜視図である。図6bは、磁気メモリセルMCの抵抗-電流特性を示すグラフである。磁気メモリセルMCは、磁気抵抗効果素子MTJ01と磁気抵抗効果素子MTJ02とが直列に接続されたものである。従って、磁気メモリセルMCにおいては、磁気抵抗効果素子MTJ01の抵抗-電流特性と磁気抵抗効果素子MTJ02の抵抗-電流特性とが組み合わさった抵抗-電流特性が得られる。磁気抵抗効果素子MTJ01,MTJ02の低抵抗状態は、例えばデータ0に関連付けられる。一方、磁気抵抗効果素子MTJ01,MTJ02の高抵抗状態は、例えばデータ1に関連付けられる。磁気抵抗効果素子MTJ01に書き込まれるデータは、例えば、磁気メモリセルMCに記憶される記憶情報の下位ビットに対応付けられる。磁気抵抗効果素子MTJ02に書き込まれる情報は、例えば、磁気メモリセルMCに記憶される記憶情報の上位ビットに対応付けられる。従って、磁気メモリセルMCは、00,01,10,11の記憶情報、即ち、多値の記憶情報を記憶することが可能である。図1に示すように、第1のリファレンスセルが形成される領域4における下部電極38上には、磁気抵抗効果素子MTJ11と、磁気抵抗効果素子MTJ11に直列に接続された磁気抵抗効果素子MTJ12とを有する第1のリファレンスセルRef1が形成されている。第1のリファレンスセルRef1の各層の構成は、磁気メモリセルMCの各層の構成と同様である。第1のリファレンスセルRef1も、磁気メモリセルMCと同様に、磁気抵抗効果素子MTJ12の面積が、磁気抵抗効果素子MTJ11の面積より小さく設定されている。第1のリファレンスセルRef1も、磁気メモリセルMCと同様に、多値の情報を記憶することが可能である。第1のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに00を記憶した際の抵抗値より大きく、磁気メモリセルに01を記憶した際の抵抗値より小さくなるように、第1のリファレンスセルのサイズ面積が設定されている。第2のリファレンスセルが形成される領域6における下部電極38上には、磁気抵抗効果素子MTJ21と、磁気抵抗効果素子MTJに直列に接続された磁気抵抗効果素子MTJ22とを有する第2のリファレンスセルRef2が形成されている。第2のリファレンスセルRef2の各層の構成は、磁気メモリセルMCの各層の構成と同様である。第2のリファレンスセルRef2も、磁気メモリセルMCと同様に、磁気抵抗効果素子MTJ22の面積が、磁気抵抗効果素子MTJ21の面積より小さく設定されている。第2のリファレンスセルRef2は、磁気メモリセルMCと同様に、多値の情報を記憶することが可能である。第2のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに01を記憶した際の抵抗値より大きく、磁気メモリセルに10を記憶した際の抵抗値より小さくなるように、第2のリファレンスセルのサイズ面積が設定されている。第3のリファレンスセルが形成される領域8における下部電極38上には、磁気抵抗効果素子MTJ31と、磁気抵抗効果素子MTJ31に直列に接続された磁気抵抗効果素子MTJ32とを有する第3のリファレンスセルRef3が形成されている。第3のリファレンスセルRef3の各層の構成は、磁気メモリセルMCの各層の構成と同様である。第3のリファレンスセルRef3も、磁気メモリセルMCと同様に、磁気抵抗効果素子MTJ32の面積が、磁気抵抗効果素子MTJ31の面積より小さく設定されている。第3のリファレンスセルRef3は、磁気メモリセルMCと同様に、多値の情報を記憶することが可能である。第3のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに10を記憶した際の抵抗値より大きく、磁気メモリセルに11を記憶した際の抵抗値より小さくなるように、第3のリファレンスセルのサイズ面積が設定されている。このように、第1のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに00を記憶した際の抵抗値より大きく、磁気メモリセルに01を記憶した際の抵抗値より小さくなるように、第1のリファレンスセルのサイズが設定されている。また、第2のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに01を記憶した際の抵抗値より大きく、磁気メモリセルに10を記憶した際の抵抗値より小さくなるように、第2のリファレンスセルのサイズが設定されている。また、第3のリファレンスセルに11を記憶した際の抵抗値が、磁気メモリセルに10を記憶した際の抵抗値より大きく、磁気メモリセルに11を記憶した際の抵抗値より小さくなるように、第3のリファレンスセルのサイズが設定されている。従って、第3のリファレンスセルRef3のサイズ面積は、磁気メモリセルMCの面積より大きく設定されている。より具体的には、第3のリファレンスセルRef3の磁気抵抗効果素子MTJ31の面積は、磁気メモリセルMCの磁気抵抗効果素子MTJ01の面積より大きく設定されている。また、第3のリファレンスセルRef3の磁気抵抗効果素子MTJ32の面積は、磁気メモリセルMCの磁気抵抗効果素子MTJ02の面積より大きく設定されている。また、第2のリファレンスセルRef2の面積は、第3のリファレンスセルRef3の面積より大きく設定されている。より具体的には、第2のリファレンスセルRef2の磁気抵抗効果素子MTJ21の面積は、第3のリファレンスセルRef3の磁気抵抗効果素子MTJ31の面積より大きく設定されている。また、第2のリファレンスセルRef2の磁気抵抗効果素子MTJ22の面積は、第3の磁気抵抗効果素子Ref3の磁気抵抗効果素子MTJ32の面積より大きく設定されている。また、第1のリファレンスセルRef1の面積は、第2のリファレンスセルRef2の面積より大きく設定されている。より具体的には、第1のリファレンスセルRef1の磁気抵抗効果素子MTJ11の面積は、第2のリファレンスセルRef2の磁気抵抗効果素子MTJ21の面積より大きく設定されている。また、第1のリファレンスセルRef1の磁気抵抗効果素子MTJ12の面積は、第2の磁気抵抗効果素子Ref2の磁気抵抗効果素子MTJ22の面積より大きく設定されている。磁気メモリセルMCの磁気抵抗効果素子MTJ01が低抵抗状態の際の抵抗値は、例えば1.8kΩ程度とする。磁気メモリセルMCの磁気抵抗効果素子MTJ01が高抵抗状態の際の抵抗値は、例えば4.0kΩ程度とする。磁気メモリセルMCの磁気抵抗効果素子MTJ02が低抵抗状態の際の抵抗値は、例えば3.6kΩ程度とする。磁気メモリセルMCの磁気抵抗効果素子MTJ02が高抵抗状態の際の抵抗値は、例えば7.9kΩ程度とする。00の記憶情報第1の記憶情報を磁気メモリセルMCに記憶する場合には、磁気抵抗効果素子MTJ01を低抵抗状態とし、磁気抵抗効果素子MTJ02を低抵抗状態とする。この場合には、磁気抵抗効果素子MTJ01が低抵抗状態のときの抵抗値と、磁気抵抗効果素子MTJ02が低抵抗状態のときの抵抗値との合計値が、磁気メモリセルMCの抵抗値第1の抵抗値となる。磁気抵抗効果素子MTJ01が低抵抗状態のときの抵抗値が例えば1.8kΩであり、磁気抵抗効果素子MTJ02が低抵抗状態のときの抵抗値が例えば3.6kΩである場合には、磁気メモリセルMCの抵抗値は例えば5.4kΩとなる。01の記憶情報第2の記憶情報を磁気メモリセルMCに記憶する場合には、磁気抵抗効果素子MTJ01を高抵抗状態とし、磁気抵抗効果素子MTJ02を低抵抗状態とする。この場合には、磁気抵抗効果素子MTJ01が高抵抗状態のときの抵抗値と、磁気抵抗効果素子MTJ02が低抵抗状態のときの抵抗値との合計値が、磁気メモリセルMCの抵抗値第2の抵抗値となる。磁気抵抗効果素子MTJ01が高抵抗状態のときの抵抗値が例えば4.0kΩであり、磁気抵抗効果素子MTJ02が低抵抗状態のときの抵抗値が例えば3.6kΩである場合には、磁気メモリセルMCの抵抗値は例えば7.6kΩとなる。10の記憶情報第3の記憶情報を磁気メモリセルMCに記憶する場合には、磁気抵抗効果素子MCJ01を低抵抗状態とし、磁気抵抗効果素子MTJ02を高抵抗状態とする。この場合には、磁気抵抗効果素子MTJ01が低抵抗状態のときの抵抗値と、磁気抵抗効果素子MTJ02が高抵抗状態のときの抵抗値との合計値が、磁気メモリセルMCの抵抗値第3の抵抗値となる。磁気抵抗効果素子MTJ01が低抵抗状態のときの抵抗値が例えば1.8kΩであり、磁気抵抗効果素子MTJ02が高抵抗状態のときの抵抗値が例えば7.9kΩである場合には、磁気メモリセルMCの抵抗値は例えば9.7kΩとなる。11の記憶情報第4の記憶情報を磁気メモリセルMCに記憶する場合には、磁気抵抗効果素子MTJ01を高抵抗状態とし、磁気抵抗効果素子MTJ02を高抵抗状態とする。この場合には、磁気抵抗効果素子MTJ01が高抵抗状態のときの抵抗値と、磁気抵抗効果素子MTJ02が高抵抗状態のときの抵抗値との合計値が、磁気メモリセルの抵抗値第4の抵抗値となる。磁気抵抗効果素子MTJ01が高抵抗状態のときの抵抗値が例えば4.0kΩであり、磁気抵抗効果素子MTJ02が高抵抗状態のときの抵抗値が例えば7.9kΩである場合には、磁気メモリセルMCの抵抗値は例えば11.9kΩとなる。リファレンスセルRef1~Ref3は、磁気メモリセルMCに記憶された記憶情報を判定するために用いられるものである。このため、第1のリファレンスセルRef1の抵抗値は、第1の抵抗値より大きく、第2の抵抗値より小さい第5の抵抗値に設定される。即ち、第1のリファレンスセルRef1の抵抗値第5の抵抗値は、00を磁気メモリセルMCに書き込んだ際の抵抗値第1の抵抗値より大きく、01を磁気メモリセルMCに書き込んだ際の抵抗値第2の抵抗値より小さく設定される。また、第2のリファレンスセルRef2の抵抗値は、第2の抵抗値より大きく、第3の抵抗値より小さい第6の抵抗値に設定される。即ち、第2のリファレンスセルRef2の抵抗値第6の抵抗値は、01を磁気メモリセルMCに書き込んだ際の抵抗値第2の抵抗値より大きく、10を磁気メモリセルMCに書き込んだ際の抵抗値第3の抵抗値より小さく設定される。また、第3のリファレンスセルRef3の抵抗値は、第3の抵抗値より大きく、第4の抵抗値より大きい第7の抵抗値に設定される。即ち、第3のリファレンスセルRef3の抵抗値第7の抵抗値は、10を磁気メモリセルMCに書き込んだ際の抵抗値第3の抵抗値より大きく、11を磁気メモリセルMCに書き込んだ際の抵抗値第4の抵抗値より小さく設定される。各々のリファレンスセルRef1~Ref3の磁気抵抗効果素子MTJ11,MTJ12,MTJ21,MTJ22,MTJ31,MTJ32は、いずれも高抵抗状態に設定される。このため、第1のリファレンスセルRef1において、磁気抵抗効果素子MTJ11を高抵抗状態とし、磁気抵抗効果素子MTJ12を高抵抗状態としたときの抵抗値が、上述した第5の抵抗値となる。また、第2のリファレンスセルRef2において、磁気抵抗効果素子MTJ21を高抵抗状態とし、磁気抵抗効果素子MTJ22を高抵抗状態としたときの抵抗値が、上述した第6の抵抗値となる。また、第3のリファレンスセルRef3において、磁気抵抗効果素子MTJ31を高抵抗状態とし、磁気抵抗効果素子MTJ32を高抵抗状態としたときの抵抗値が、上述した第7の抵抗値となる。第1のリファレンスセルRef1の面積を、磁気メモリセルMCの面積の例えば1.8倍程度に設定する。そして、第1のリファレンスセルRef1に11の記憶情報を書き込む。即ち、第1のリファレンスセルRef1の磁気抵抗効果素子MTJ11,MTJ12をいずれも高抵抗状態とする。そうすると、第1のリファレンスセルRef1の抵抗値は、例えば6.5kΩ程度となる。第1の抵抗値は例えば5.4kΩであり、第2の抵抗値は例えば7.6kΩであるため、第1のリファレンスセルRef1の抵抗値第5の抵抗値は、第1の抵抗値より大きく、第2の抵抗値より小さい、適切な抵抗値となる。なお、第1のリファレンスセルRef1の面積は、磁気メモリセルMCの面積の1.8倍程度に限定されるものではない。第1のリファレンスセルRef1に11の記憶情報を書き込んだ際の第1のリファレンスセルRef1の抵抗値が、第1の抵抗値より大きく、第2の抵抗値より小さくなるように、第1のリファレンスセルRef1の面積を適宜設定すればよい。第2のリファレンスセルRef2の面積を、磁気メモリセルMCの面積の例えば1.4倍程度に設定する。そして、第2のリファレンスセルRef2に11の記憶情報を書き込む。即ち、第2のリファレンスセルRef2の磁気抵抗効果素子MTJ21,MTJ22をいずれも高抵抗状態とする。そうすると、第2のリファレンスセルRef2の抵抗値は、例えば8.7kΩ程度となる。第2の抵抗値は例えば7.6kΩであり、第3の抵抗値は例えば9.7kΩであるため、第2のリファレンスセルRef2の抵抗値第6の抵抗値は、第2の抵抗値より大きく、第3の抵抗値より小さい、適切な抵抗値となる。なお、第2のリファレンスセルRef2の面積は、磁気メモリセルMCの面積の1.4倍程度に限定されるものではない。第2のリファレンスセルRef2に11の記憶情報を書き込んだ際の第2のリファレンスセルRef2の抵抗値が、第2の抵抗値より大きく、第3の抵抗値より小さくなるように、第2のリファレンスセルRef2の面積を適宜設定すればよい。第3のリファレンスセルRef3の面積を、磁気メモリセルMCの面積の例えば1.1倍程度に設定する。そして、第3のリファレンスセルRef3に11の記憶情報を書き込む。即ち、第3のリファレンスセルRef3の磁気抵抗効果素子MTJ31,MTJ32をいずれも高抵抗状態とする。そうすると、第3のリファレンスセルRef3の抵抗値は、例えば10.8kΩ程度となる。第3の抵抗値は例えば9.7kΩであり、第4の抵抗値は例えば11.9kΩであるため、第3のリファレンスセルRef3の抵抗値第7の抵抗値は、第3の抵抗値より大きく、第4の抵抗値より小さい、適切な抵抗値となる。なお、第3のリファレンスセルRef3の面積は、磁気メモリセルMCの面積の1.1倍程度に限定されるものではない。第3のリファレンスセルRef3に11の記憶情報を書き込んだ際の第3のリファレンスセルRef3の抵抗値が、第3の抵抗値より大きく、第4の抵抗値より小さくなるように、第3のリファレンスセルRef3の面積を適宜設定すればよい。このように、適切な抵抗値が得られるように、各々のリファレンスセルRef1~Ref3の面積が設定されている。上述したように、各々のリファレンスセルRef1~Ref3に用いられている磁気抵抗効果素子MTJ11,MTJ12,MTJ21,MTJ22,MTJ31,MTJ32は、上側に磁化固定層が位置し、下側に磁化自由層が位置するものである。このため、各々のリファレンスセルRef1~Ref3に11を書き込む際にリファレンスセルに流す書き込み電流の方向と、磁気メモリセルMCに記憶された記憶情報を読み出す際に各リファレンスセルRef1~Ref3に流す読み出し電流の方向とが一致する。このため、磁気メモリセルMCに記憶された記憶情報を読み出す際にリファレンスセルRef1~Ref3の磁気抵抗効果素子MTJ11,MTJ12,MTJ21,MTJ22,MTJ31,MTJ32の抵抗状態が書き換えられてしまうことがない。即ち、磁気メモリセルMCに記憶された記憶情報を読み出す際に、リファレンスセルRef1~Ref3の抵抗値が変化してしまうことはない。上述したように、各リファレンスセルRef1~Ref3の面積は、磁気メモリセルMCの面積より大きく設定されている。本実施形態によれば、リファレンスセルRef1~Ref3の面積を磁気メモリセルMCの面積より小さく設定することを要しないため、磁気メモリセルMCの寸法を最小加工寸法に近い寸法に設定し得る。磁気メモリセルMCのサイズを最小加工寸法に近い寸法に設定し得るため、大容量の磁気メモリセル装置を得ることが可能である。図7は、本実施形態による磁気メモリ装置の読み出し回路を示す概略図である。図8は、本実施形態による磁気メモリ装置の読み出し回路を示す回路図である。読み出し回路は、電流電圧変換回路90a~90dと、差動増幅型のセンスアンプラッチ型のセンスアンプ、比較器SA1~SA3と、インバータ91と、デコーダ92と、電流負荷回路94とを有している。電流電圧変換回路90aは、磁気メモリセルMCに電流を流し、磁気メモリセルMCの抵抗値に応じた信号電圧を得るものである。また、電流電圧変換回路90b~90dは、リファレンスセルRef1~Ref3に電流をそれぞれ流し、リファレンスセルRef1~Ref3の抵抗値に応じた信号電圧をそれぞれ得るものである。磁気メモリセルMCやリファレンスセルRef1~Ref3の一方の端部は、選択トランジスタTr00~Tr03を介して、接地電位GNDに電気的に接続し得るようになっている。なお、選択トランジスタTr00~Tr03は、図1に示す選択トランジスタ20に対応するものである。選択トランジスタTr00~Tr03のゲートは、ワード線WLに接続されている。磁気メモリセルMCやリファレンスセルRef1~Ref3の他方の端部は、コラム選択スイッチCS、クランプ用NMOSトランジスタTr10~Tr13、及び、負荷用PMOSトランジスタTr20~Tr23を介して、電源電圧VDDに接続されている。コラム選択スイッチCS図8参照には、コラム選択信号CS,/CSが入力されるようになっている。なお、図7に示すTrCSは、図8に示すコラム選択スイッチCS内のトランジスタに対応するものである。クランプ用NMOSトランジスタTr10~Tr13は、磁気メモリセルMCやリファレンスセルRef1~Ref3に印加される読み出し電圧をほぼ一定に保つためのものである。クランプ用NMOSトランジスタTr10~Tr13のゲートには、バイアス電圧Vclampがそれぞれ印加されるようになっている。負荷用PMOSトランジスタTr20~Tr23図8参照は、電流負荷負荷抵抗として用いられるものである。負荷用PMOSトランジスタTr20~Tr23のソースは、電源電圧VDDに接続されている。電源電圧VDDに接続された負荷用PMOSトランジスタTr20~Tr23は、図7に示す電流負荷回路94に対応している。負荷用PMOSトランジスタTr20~Tr23のドレインの電位、即ち、クランプ用NMOSトランジスタTr10~Tr13のドレインの電位は、電流電圧変換回路90a~90dの出力信号Vn-cell、Vn-ref1~Vn-ref3となる。電流電圧変換回路90a~90dの出力信号Vn-cell、Vn-ref1~Vn-ref3は、各々のセンスアンプSA1~SA3に入力されるようになっている。より具体的には、電流電圧変換回路90aの出力信号Vn-cellは、センスアンプSA1~SA3のNMOSトランジスタMn71~Mn73図8参照のゲートにそれぞれ入力される。また、電流電圧変換回路90b~90dの出力信号Vn-ref1~Vn-ref3は、各々のセンスアンプSA1~SA3のNMOSトランジスタMn81~Mn83のゲートにそれぞれ入力される。各々の負荷用PMOSトランジスタTr20~Tr23のゲートには、いずれかの負荷用PMOSトランジスタTr20~Tr23のドレインの電圧を印加する。ここでは、負荷用PMOSトランジスタTr22のドレインを、各々の負荷用PMOSトランジスタTr20~Tr23のゲートに電気的に接続している。これにより、各々の負荷用PMOSトランジスタTr20~Tr23のゲートには、負荷用トランジスタTr22のドレインの電位と同じ電圧が印加されるようになっている。こうして、カレントミラー型のセンスアンプSA1~SA3が形成されている。図9は、本実施形態による磁気メモリ装置のメモリセルアレイを示す回路図である。行方向、即ち、図9における紙面左右方向には、複数のワード線WLが延在している。列方向、即ち、図9における紙面上下方向には、複数のビット線BLと複数のソース線SLとが延在している。ワード線WLとビット線BLとの各々の交差部には、選択トランジスタTr00~Tr03、磁気メモリセルMC、リファレンスセルRef1~Ref3がそれぞれ形成されている。磁気メモリセルMCは、マトリクス状に配されている。リファレンスセルRef1~Ref3は、列方向、即ち、図9における紙面上下方向にそれぞれ配列されている。ワード線WLの一方の端部には、ワード線駆動回路96が接続されている。ビット線BLの一方の端部には、ビット線駆動回路98が接続されている。ビット線駆動回路98は、磁気メモリセルMCやリファレンスセルRef1~Ref3に対して書き込みを行う際に用いられるものである。ソース線SLの一方の端部には、ソース線駆動回路100が接続されている。磁気メモリセルMCに接続されたビット線BLの他方の端部は、ビット線選択電流電圧変換回路102に接続されている。なお、上述した電流電圧変換回路90aは、図9に示すビット線選択電流電圧変換回路102内に形成されている。より具体的には、上述したコラム選択スイッチCS、クランプ用NMOSトランジスタTr10~Tr13、及び、負荷用PMOSトランジスタTr20~Tr23は、ビット線選択電流電圧変換回路102内に形成されている。ビット線選択電流電圧変換回路102の出力は、センスアンプSA1~SA3に接続されている。センスアンプSA1~SA3は、選択された磁気メモリセルMCの抵抗値に応じた電圧とリファレンスセルRef1~Ref3の抵抗値に応じた電圧とをそれぞれ比較し、比較した結果を出力するものである。センスアンプSA1~SA3の出力は、インバータ91に入力されるようになっている。センスアンプSA1~SA3の出力信号は、インバータ91により反転されて、デコーダ92に入力されるようになっている。デコーダ92は、反転されたセンスアンプSA1~SA3の出力の論理値を復号し、磁気メモリセルMCに記憶されている記憶情報を出力するものである。換言すれば、デコーダ92は、センスアンプSA1~SA3による比較結果に基づいて、選択された磁気メモリセルMCに記憶された記憶情報に応じた信号を出力するものである。デコーダ92は、センスアンプSA1~SA3の出力信号の論理値に基づいて、磁気メモリセルMCに記憶された記憶情報を1回のステップで復号する。従って、本実施形態によれば、磁気メモリセルMCに書き込まれている情報を迅速に読み出すことが可能である。次に、本実施形態による磁気メモリ装置の動作、及び、本実施形態による磁気メモリ装置の読み出し方法について説明する。図10は、本実施形態による磁気メモリ装置の読み出し回路における読み出し動作のタイミングを示すタイムチャートである。図10において、Vclampは、クランプ用トランジスタTr10~Tr13のゲートに印加するバイアス電圧Vclampを示している。/CS,CSは、コラム選択スイッチCSに印加する電圧を示している。WLは、ワード線WLに印加する電圧を示している。se1は、PMOSトランジスタM1pre1~M1pre3、M2pre1~M2pre3、M3pre1~M3pre3に印加する電圧を示している。se2は、NMOSトランジスタMn01,Mn11,Mn02,Mn12,Mn03,Mn13に印加する電圧を示している。/ReadOut1,/ReadOut2,/ReadOut3は、各々のセンスアンプSA1~SA3の出力信号をそれぞれ示している。まず、初期状態について説明する。初期状態においては、PMOSトランジスタM1pre1~M1pre3、M2pre1~M2pre3、M3pre1~M3pre3の制御端子se1は、Lレベルに設定されている。センスアンプSA1~SA3の出力信号/ReadOut1,/ReadOut2,/ReadOut3は、電源電圧VDDとなっている。電流電圧変換回路90a~90dの出力電圧Vn-cell,Vn-ref1~Vn-ref3、即ち、センスアンプSA1~SA3の入力電圧Vn-cell,Vn-ref1~Vn-ref3は、電源電圧VDDとなっている。センスアンプSA1~SA3のラッチ回路104a~104cのPMOSトランジスタMp41,Mp42,Mp43,Mp61,Mp62,Mp63は、オフ状態となっている。次に、プリチャージの段階に移行する。プリチャージを行う際には、クランプ用NMOSトランジスタTr10~Tr13のゲートに、所定のバイアス電圧Vclampを印加する。そして、/CSの電圧をLレベルとし、CSの電圧をHレベルとすることにより、コラム選択スイッチCSをオン状態とする。そして、ワード線WLに印加する電圧をHレベルとすると、読み出し回路のセンスアンプSA1~SA3のプリチャージが開始される。本実施形態では、各々の電流電圧変換回路90a~90dにクランプ用NMOSトランジスタTr10~Tr13が用いられている。このため、選択された磁気メモリセルMCやリファレンスセルRef1~Ref3に印加される電圧読み出し電圧は、バイアス電圧Vclamp-クランプ用トランジスタの閾値電圧とほぼ等しい電圧となる。そして、負荷用PMOSトランジスタ電流負荷Tr20~Tr23により、磁気メモリセルMCやリファレンスセルRef1~Ref3に流れる電流セル電流が、センスアンプSA1~SA3への入力電圧に変換される。即ち、磁気メモリセルMCに流れる電流とリファレンスセルRef1~Ref3に流れる電流との差電流差を、負荷用PMOSトランジスタTr20~Tr23による大きな負荷抵抗により、大きな電圧差に増幅する。このとき、PMOSトランジスタM1pre1~M1pre3、M2pre1~M2pre3、M3pre1~M3pre3の制御端子se1の電位は、Lレベルに保持されている。このため、センスアンプSA1~SA3の出力信号/ReadOut1,/ReadOut2,/ReadOut3は、電源電圧VDDに維持されている。従って、トランジスタMp31,Mp41,Mp51,Mp61により形成される第1のセンスアンプのラッチ回路104aは動作しない。また、トランジスタMp32,Mp42,Mp52,Mp62により形成される第2のセンスアンプのラッチ回路104bは動作しない。また、トランジスタMp33,Mp43,Mp53,Mp63により形成される第3のセンスアンプのラッチ回路104cは動作しない。次に、増幅の段階について説明する。増幅を行う際には、PMOSトランジスタM1pre1~M1pre3、M2pre1~M2pre3、M3pre1~M3pre3の制御端子se1の電位を、Hレベルに変化させる。また、NMOSトランジスタMn01,Mn11,Mn02,Mn12,Mn03,Mn13の制御端子se2の電位も、Hレベルに変化させる。そうすると、PMOSトランジスタM1pre1~M1pre3、M2pre1~M2pre3、M3pre1~M3pre3が、オフ状態となる。一方、NMOSトランジスタMn01,Mn11,Mn02,Mn12,Mn03,Mn13は、オン状態となる。そうすると、トランジスタM71~M73,M81~M83を介して電流が流れ始め、出力端子/ReadOut1~/ReadOut3、Ref1~Ref3の電位が徐々に低下していく。トランジスタM71~M73,M81~M83を流れる電流は、M71~M73,M81~M83のゲートに印加される電圧Vn-cell,Vn-ref1~Vn-ref3に応じた電流となる。センスアンプSA1においては、トランジスタM71、M81のゲートに印加される電圧Vn-cell、Vnref1が互いに異なっているため、トランジスタM71,M81に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。そして、出力端子/ReadOut1、Ref1の電位が、電源電圧VDDからトランジスタMp41,Mp61の閾値電圧程度低下したあたりで、ラッチ回路104aの正帰還による増幅が開始され、出力が決定される。即ち、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef1の抵抗値より大きい場合には、トランジスタM71のゲートに印加される電圧Vn-cellが、トランジスタMn81のゲートに印加される電圧Vnref1より高くなる。この場合には、トランジスタM71のドレインの電位がトランジスタM81のドレインの電位より低くなり、最終的に、出力端子/ReadOut1の電位がLレベルとなり、端子Ref1の電位がHレベルとなる。一方、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef1の抵抗値より小さい場合には、トランジスタM71のゲートに印加される電圧Vn-cellが、トランジスタMn81のゲートに印加される電圧Vnref1より低くなる。この場合には、トランジスタM71のドレインの電位がトランジスタM81のドレインの電位より高くなり、最終的に、出力端子/ReadOut1の電位がHレベルとなり、端子Ref1の電位がLレベルとなる。センスアンプSA2においては、トランジスタM72、M82のゲートに印加される電圧Vn-cell、Vnref2が互いに異なっているため、トランジスタM72,M82に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。そして、出力端子/ReadOut2、Ref2の電位が、電源電圧VDDからトランジスタMp42,Mp62の閾値電圧程度低下したあたりで、ラッチ回路104bの正帰還による増幅が開始され、出力が決定される。即ち、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef2の抵抗値より大きい場合には、トランジスタM72のゲートに印加される電圧Vn-cel2が、トランジスタMn82のゲートに印加される電圧Vnref2より高くなる。この場合には、トランジスタM72のドレインの電位がトランジスタM82のドレインの電位より低くなり、最終的に、出力端子/ReadOut2の電位がLレベルとなり、端子Ref2の電位がHレベルとなる。一方、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef2の抵抗値より小さい場合には、トランジスタM72のゲートに印加される電圧Vn-cel2が、トランジスタMn82のゲートに印加される電圧Vnref2より低くなる。この場合には、トランジスタM72のドレインの電位がトランジスタM82のドレインの電位より高くなり、最終的に、出力端子/ReadOut2の電位がHレベルとなり、端子Ref2の電位がLレベルとなる。センスアンプSA3においては、トランジスタM73、M83のゲートに印加される電圧Vn-cell、Vnref3が互いに異なっているため、トランジスタM73,M83に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。そして、出力端子/ReadOut3、Ref3の電位が、電源電圧VDDからトランジスタMp43,Mp63の閾値電圧程度低下したあたりで、ラッチ回路104cの正帰還による増幅が開始され、出力が決定される。即ち、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef3の抵抗値より大きい場合には、トランジスタM73のゲートに印加される電圧Vn-cel3が、トランジスタMn83のゲートに印加される電圧Vnref3より高くなる。この場合には、トランジスタM73のドレインの電位がトランジスタM83のドレインの電位より低くなり、最終的に、出力端子/ReadOut3の電位がLレベルとなり、端子Ref3の電位がHレベルとなる。一方、選択された磁気メモリセルMCの抵抗値が、リファレンスセルRef3の抵抗値より小さい場合には、トランジスタM73のゲートに印加される電圧Vn-cel3が、トランジスタMn83のゲートに印加される電圧Vnref3より低くなる。この場合には、トランジスタM73のドレインの電位がトランジスタM83のドレインの電位より高くなり、最終的に、出力端子/ReadOut3の電位がHレベルとなり、端子Ref3の電位がLレベルとなる。選択された磁気メモリセルMCに記憶されている記憶情報が00の場合には、磁気抵抗効果素子MTJ01も磁気抵抗効果素子MTJ02も、低抵抗状態になっている。この場合には、選択された磁気メモリセルMCの抵抗値は、いずれのリファレンスセルRef1~Ref3の抵抗値よりも小さくなる。センスアンプSA1~SA3は、選択された磁気メモリセルMCの抵抗値に応じた電圧が、リファレンスセルRef1~Ref3の抵抗値に応じた電圧より低い場合には、Hレベルの信号を出力する。一方、センスアンプSA1~SA3は、選択された磁気メモリセルMCの抵抗値に応じた電圧が、リファレンスセルRef1~Ref3の抵抗値に応じた電圧より高い場合には、Lレベルの信号を出力する。従って、選択された磁気メモリセルMCの抵抗値が、いずれのリファレンスセルRef1~Ref3の抵抗値よりも小さい場合には、いずれのセンスアンプSA1~SA3の出力信号/ReadOut1~/ReadOut3もHレベルとなる。センスアンプSA1~SA3からのHレベルの出力信号は、インバータ91により反転される。このため、インバータ91の出力信号Output1~Output3、即ち、デコーダ92への入力信号は、いずれもLレベルとなる。図11は、デコーダの入力と出力との関係を示す図である。図11に示すように、インバータ91の出力信号Output1~Output3、即ち、デコーダ92への入力信号のいずれもがLレベルの場合には、デコーダ92からは00のデータが出力される。即ち、デコーダ92の上位ビットMSB、MostSignificantBitの出力はLレベルとなり、デコーダ92の下位ビットLSB、LeastSignificantBitの出力はLレベルとなる。選択された磁気メモリセルMCに記憶されている記憶情報が01の場合には、磁気抵抗効果素子MTJ01は高抵抗状態になっており、磁気抵抗効果素子MTJ02は低抵抗状態になっている。この場合には、選択された磁気メモリセルMCの抵抗値は、リファレンスセルRef1の抵抗値より大きくなり、リファレンスセルRef2及びリファレンスセルRef3の抵抗値よりも小さくなる。従って、センスアンプSA1の出力信号/ReadOut1はLレベルとなり、センスアンプSA2及びセンスアンプSA3の出力信号/ReadOut2,/ReadOut3はHレベルとなる。センスアンプSA1~SA3からの出力信号/ReadOut1~/ReadOut3は、インバータ91により反転される。このため、インバータ91からの出力信号Output1は、Hレベルとなり、インバータ91からの出力信号Output2,Output3は、Lレベルとなる。そして、図11に示すように、出力信号Output1がHレベルであり、出力信号Output2,Output3がLレベルの場合には、デコーダ92からは01のデータが出力される。即ち、デコーダ92の上位ビットMSBの出力はLレベルとなり、デコーダ92の下位ビットLSBの出力はHレベルとなる。選択された磁気メモリセルMCに記憶されている記憶情報が10の場合には、磁気抵抗効果素子MTJ01は低抵抗状態になっており、磁気抵抗効果素子MTJ02は高抵抗状態になっている。この場合には、選択された磁気メモリセルMCの抵抗値は、リファレンスセルRef1及びリファレンスセルRef2の抵抗値より大きくなり、リファレンスセルRef3の抵抗値よりも小さくなる。そして、センスアンプSA1及びセンスアンプSA2の出力はLレベルとなり、センスアンプSA3の出力はHレベルとなる。センスアンプSA1~SA3からの出力信号/ReadOut1~/ReadOut3は、インバータ92により反転される。このため、インバータ92からの出力信号Output1、Output2は、Hレベルとなり、インバータ92からの出力信号Output3は、Lレベルとなる。そして、図11に示すように、出力信号Output1,Output2がHレベルであり、出力信号Output3がLレベルの場合には、デコーダ92からは10のデータが出力される。即ち、デコーダ92の上位ビットMSBの出力はHレベルとなり、デコーダ92の下位ビットLSBの出力はLレベルとなる。選択された磁気メモリセルMCに記憶されている記憶情報が11の場合には、磁気抵抗効果素子MTJ01も磁気抵抗効果素子MTJ02も、高抵抗状態になっている。この場合には、選択された磁気メモリセルMCの抵抗値は、いずれのリファレンスセルRef1~Ref3の抵抗値よりも大きくなる。そして、センスアンプSA1~SA3の出力はいずれもLレベルとなる。センスアンプSA1~SA3からの出力は、インバータ92により反転される。このため、インバータ92からの出力信号Output1~Output3は、いずれもHレベルとなる。そして、図11に示すように、いずれの出力信号Output1~Output3もHレベルの場合には、デコーダ92からは11のデータが出力される。即ち、デコーダ92の上位ビットMSBの出力はHレベルとなり、デコーダ92の下位ビットLSBの出力もHレベルとなる。図12は、本実施形態による磁気メモリ装置の読み出し回路のシミュレーション結果を示す図である。図12は、選択されたメモリセルMCに書き込まれた記憶情報が10である場合を示している。図12から分かるように、メモリセルMCに書き込まれた情報が10の場合には、センスアンプSA1,SA2からの出力信号/ReadOut1,/ReadOut2は、Lレベルとなる。また、センスアンプSA3からの出力信号/ReadOut3は、Hレベルとなる。次に、本実施形態による磁気メモリ装置の製造方法について図13乃至図18を用いて説明する。図13乃至図18は、本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。まず、図13aに示すように、例えばSTIShallowTrenchIsolation法により、半導体基板10に素子領域を画定する素子分離領域12を形成する。半導体基板10としては、例えばシリコン基板を用いる。次に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極16とソース/ドレイン拡散層18a、18bとを有する選択トランジスタ20を形成する。次に、図13bに示すように、全面に、例えばCVDChemicalVaporDeposition、化学気相堆積法により、例えばシリコン酸化膜の層間絶縁膜22を形成する。次に、フォトリソグラフィ技術を用い、選択トランジスタ20のソース/ドレイン拡散層18a、18bに達するコンタクトホール24a、24bを形成する。次に、例えばスパッタリング法により、バリアメタル膜を形成する。次に、例えばCVD法により、タングステン膜を形成する。次に、例えばCMPChemicalMechanicalPolishing、化学的機械的研磨法により、層間絶縁膜22の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール24a、24b内に、タングステンの導体プラグ26a、26bが埋め込まれる。次に、例えばスパッタリング法により、導電膜を形成する。次に、フォトリソグラフィ技術を用いて導電膜をパターニングする。これにより、導体プラグ26aを介して選択トランジスタ40のソース拡散層18aに電気的に接続されたソース線28が形成される。また、導体プラグ26bを介してトランジスタ40のドレイン拡散層18bに電気的に接続された中継配線30が形成される図14a参照。次に、全面に、例えばCVD法により、例えばシリコン酸化膜の層間絶縁膜32を形成する。次に、フォトリソグラフィ技術を用い、中継配線30に達するコンタクトホール34を層間絶縁膜32に形成する。次に、例えばスパッタリング法により、バリアメタル膜を形成する。次に、例えばCVD法により、タングステン膜を形成する。次に、例えばCMP法により、層間絶縁膜32の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール34内に、タングステンの導体プラグ36が埋め込まれる図14b参照。次に、全面に、例えばスパッタリング法により、例えば膜厚5nm程度のタンタル膜40図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚25nm程度のルテニウム膜42図2参照を図2参照形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚15nm程度のTa膜44図2参照を形成する。これらTa膜40、Ru膜42及びTa膜44により、積層膜38が形成される図15a参照。積層膜38は、磁気メモリセルMCやリファレンスセルRef1~Ref3の下部電極38となるものである。次に、全面に、例えばスパッタリング法により、例えば膜厚8nmのRu膜のバッファ層46図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚1.5nm程度のCoFeB膜の強磁性層48を形成する。強磁性層48は、磁化自由層となるものである。次に、全面に、例えばスパッタリング法により、例えば膜厚1nm程度のMgO膜のトンネルバリア層トンネル絶縁膜50を形成する。次に、全面に、例えばスパッタリング法により、例えば、膜厚2.5nm程度のCoFeB膜54図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚1nm程度のRu膜56図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚2.6nm程度のCoFe膜58図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚8nm程度のIrMn膜60図2参照を形成する。これらCoFeB膜54、Ru膜56、CoFe膜58、及び、IrMn膜60により、積層膜52が形成される。かかる積層膜52は、磁化固定層となるものである。次に、全面に、例えばスパッタリング法により、例えば膜厚5nm程度のRu膜の中間層62を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚1.5nm程度のCoFeB膜の強磁性層64を形成する。強磁性層64は、磁化自由層となるものである。次に、全面に、例えばスパッタリング法により、例えば膜厚1nm程度のMgO膜のトンネルバリア層66を形成する。次に、全面に、例えばスパッタリング法により、例えば、膜厚2.5nm程度のCoFeB膜70図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚1nm程度のRu膜72図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚2.6nm程度のCoFe膜74図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚8nm程度のIrMn膜76図2参照を形成する。これらCoFeB膜70、Ru膜72、CoFe膜74、及び、IrMn膜76により、積層膜68が形成される。かかる積層膜68は、磁化固定層となるものである。次に、全面に、例えばスパッタリング法により、例えば膜厚7nm程度のRu膜のキャップ層78図2参照を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚40nm程度のTa膜80を形成する。かかるTa膜80は、磁気メモリセルMCやリファレンスセルRef1~Ref3の上部電極80となるものである。次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜を磁気抵抗効果素子MTJ02、MTJ12、MTJ22、MTJ32の平面形状にパターニングする。これにより、フォトレジスト膜のパターン106a~106dが形成される。フォトレジスト膜のパターン106a~106dのサイズは、所望の面積の磁気抵抗効果素子MTJ02、MTJ12、MTJ22、MTJ32が得られるように設定される図15b参照。次に、フォトレジスト膜106a~106dをマスクとして、Ta膜80、キャップ層78、積層膜68、トンネルバリア層66及び強磁性層64をエッチングする。これにより、磁化自由層64とトンネルバリア層66と磁化固定層68とを有する磁気抵抗効果素子MTJ02、MTJ12、MTJ22、MTJ32が形成される。磁気抵抗効果素子MTJ02、MTJ12、MTJ22、MTJ32上には、例えばTa膜の上部電極80が形成された状態となる図16a参照。次に、全面に、例えばCVD法により、シリコン酸化膜を形成する。次に、シリコン酸化膜を異方性エッチングする。これにより、磁気抵抗効果素子MTJ02、MTJ12、MTJ22、MTJ32の側壁部分にスペーサ108が形成される。次に、上部電極80とスペーサ108とをマスクとして、中間層62、積層膜52、トンネルバリア層50、強磁性層48をエッチングする。これにより、磁化自由層48とトンネルバリア層50と磁化固定層52とを有する磁気抵抗効果素子MTJ01、MTJ11、MTJ21、MTJ31が形成される図16b参照。次に、フォトリソグラフィ技術を用い、積層膜38をパターニングする。これにより、メモリセルMC、リファレンスセルRef1~Ref3の下部電極38が積層膜により形成される図17a参照。次に、全面に、例えばCVD法により、シリコン酸化膜の層間絶縁膜32を形成する。次に、例えばCMP法により、上部電極80の上面が露出するまで層間絶縁膜32を研磨する図17b参照。次に、全面に、例えばスパッタリング法により、導電膜を形成する。次に、フォトリソグラフィ技術を用いて、導電膜をパターニングする。これにより、導電膜によりビット線84が形成される。こうして、本実施形態による磁気メモリ装置が製造される図18参照。このように、本実施形態によれば、リファレンスセルRef1~Ref3が設けられている。そして、リファレンスセルRef1の抵抗値は、磁気メモリセルMCに00が書き込まれた際の抵抗値より大きく、磁気メモリセルMCに01が書き込まれた際の抵抗値より小さく設定されている。また、リファレンスセルRef2の抵抗値は、磁気メモリセルMCに01が書き込まれた際の抵抗値より大きく、磁気メモリセルMCに10が書き込まれた際の抵抗値より小さく設定されている。また、リファレンスセルRef3の抵抗値は、磁気メモリセルMCに10が書き込まれた際の抵抗値より大きく、磁気メモリセルMCに11が書き込まれた際の抵抗値より小さく設定されている。そして、磁気メモリセルMCの電気抵抗に応じた信号とリファレンスセルRef1の電気抵抗に応じた信号とを比較する比較器SA1が設けられている。また、磁気メモリセルMCの電気抵抗に応じた信号とリファレンスセルRef2の電気抵抗に応じた信号とを比較する比較器SA2が設けられている。また、磁気メモリセルMCの電気抵抗に応じた信号とリファレンスセルRef3の電気抵抗に応じた信号とを比較する比較器SA3が設けられている。そして、比較器SA1~SA3の出力の論理値に基づいて、磁気メモリセルMCに書き込まれている情報が1回のステップでデコーダ92により復号される。従って、本実施形態によれば、磁気メモリセルMCに書き込まれた多値の記憶情報を迅速に読み出し得る磁気メモリ装置を提供することができる。[第2実施形態]第2実施形態による磁気メモリ装置及びその読み出し方法について図19を用いて説明する。図19は、本実施形態による磁気メモリ装置を示す回路図である。図1乃至図18に示す第1実施形態による磁気メモリ装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による磁気メモリ装置は、複数のブロック110a、110bに複数のリファレンスセルRef1~Ref3がそれぞれ設けられているものである。そして、ブロック110aの磁気メモリセルMCに書き込まれた記憶情報を読み出す際に、ブロック110bに形成されたリファレンスセルRef1~Ref3を用いるものである。また、ブロック110bの磁気メモリセルMCに書き込まれた記憶情報を読み出す際に、ブロック110aに形成されたリファレンスセルRef1~Ref3を用いるものである。各々のブロック110a、110bにおいて、行方向、即ち、図19における紙面左右方向には、複数のワード線WLが延在している。また、各々のブロック110a、110bにおいて、列方向、即ち、図19における紙面上下方向には、複数のビット線BLと複数のソース線SLとが延在している。ワード線WLとビット線BLとの各々の交差部には、選択トランジスタTr00~Tr03、磁気メモリセルMC、リファレンスセルRef1~Ref3がそれぞれ形成されている。複数の磁気メモリセルMCが、マトリクス状に配されている。また、複数のリファレンスセルRef1~Ref3が、行方向、即ち、図19における紙面左右方向にそれぞれ配列されている。リファレンスセルRef1~Ref3は、各ブロック110a、110bにおいて、例えばそれぞれ4個ずつ設けられている。製造ばらつき等により、所望の抵抗値のリファレンスセルRef1~Ref3を得ることが必ずしも容易ではない場合も考えられる。本実施形態によれば、複数のリファレンスセルRef1~Ref3を形成しておき、これら複数のリファレンスセルRef1~Ref3のうちから適切な抵抗値のリファレンスセルRef1~Ref3を適宜選択すればよい。従って、例えば、サイズが少しずつ異なる複数のリファレンスセルRef1~Ref3をそれぞれ形成し、これら複数のリファレンスセルRef1~Ref3のうちから適切な抵抗値のリファレンスセルRef1~Ref3を選択するようにすることも可能である。ブロック110a内に形成されたワード線WLの一方の端部には、ワード線駆動回路96aが接続されている。ブロック110b内に形成されたワード線WLの一方の端部には、ワード線駆動回路96bが接続されている。ブロック110a内に形成されたビット線BLの一方の端部には、ビット線駆動回路98aが接続されている。ブロック110b内に形成されたビット線BLの一方の端部には、ビット線駆動回路98bが接続されている。ブロック110a内に形成されたソース線SLの一方の端部には、ソース線駆動回路100aが接続されている。ブロック110b内に形成されたソース線SLの一方の端部には、ソース線駆動回路100bが接続されている。ブロック110a内の磁気メモリセルMCに接続されたビット線BLの他方の端部は、ビット線選択電流電圧変換回路102aに接続されている。ブロック110b内の磁気メモリセルMCに接続されたビット線BLの他方の端部は、ビット線選択電流電圧変換回路102bに接続されている。なお、コラム選択スイッチCS、クランプ用NMOSトランジスタTr10~Tr13、及び、負荷用PMOSトランジスタTr20~Tr23は、ビット線選択電流電圧変換回路102a、102b内にそれぞれ形成されている。ブロック110a内の磁気メモリセルの記憶情報を読み出す際には、選択された磁気メモリセルの抵抗値に応じた出力信号Vn-cell図8参照が、ビット線選択電流電圧変換回路102aを介してセンスアンプSA1a~SA3aにそれぞれ入力される。また、リファレンスセルRef1~Ref3の抵抗値に応じた出力信号Vn-ref1~Vn-ref3が、ビット線選択電流電圧変換回路102bを介してセンスアンプSA1a~SA3aにそれぞれ入力される。即ち、ブロック110a内の磁気メモリMCの記憶情報を読み出す際には、ブロック110b内のリファレンスセルRef1~Ref3を用いて比較が行われる。ブロック110a内の磁気メモリセルの記憶情報を読み出す際には、ビット線選択電流電圧変換回路102bは、ブロック110b内に形成された複数のリファレンスセルRef1のうちから、適切な抵抗値のリファレンスセルRef1を選択して用いる。また、ビット線選択電流電圧変換回路102bは、ブロック110b内に形成された複数のリファレンスセルRef2のうちから、適切な抵抗値のリファレンスセルRef2を選択して用いる。また、ビット線選択電流電圧変換回路102bは、ブロック110b内に形成された複数のリファレンスセルRef3のうちから、適切な抵抗値のリファレンスセルRef3を選択して用いる。センスアンプSA1aは、ブロック110a内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110b内において選択されたリファレンスセルRef1の抵抗値に応じた出力信号Vn-ref1とを比較する。また、センスアンプSA2aは、ブロック110a内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110b内において選択されたリファレンスセルRef2の抵抗値に応じた出力信号Vn-ref2とを比較する。また、センスアンプSA3aは、ブロック110a内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110b内において選択されたリファレンスセルRef3の抵抗値に応じた出力信号Vn-ref3とを比較する。センスアンプSA1a~SA3aの出力は、インバータ91により反転されて、デコーダ92aに入力されるようになっている。デコーダ92aは、反転されたセンスアンプSA1a~SA3aの出力に基づいて、選択された磁気メモリセルMCに記憶されている記憶情報を復号する。ブロック110b内の磁気メモリセルMCの記憶情報を読み出す際には、ブロック110b内の電流電圧変換回路90a図7参照の出力信号Vn-cellが、センスアンプSA1b~SA3bに入力されるようになっている。ブロック110b内の電流電圧変換回路90aは、ブロック110b内の選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellを出力するものである。なお、ブロック110b内の電流電圧変換回路90aは、図19におけるビット線選択電流電圧変換回路102b内に設けられている。ブロック110b内の磁気メモリセルの記憶情報を読み出す際には、選択された磁気メモリセルの抵抗値に応じた出力信号Vn-cell図8参照が、ビット線選択電流電圧変換回路102bを介してセンスアンプSA1b~SA3bにそれぞれ入力される。また、リファレンスセルRef1~Ref3の抵抗値に応じた出力信号Vn-ref1~Vn-ref3が、ビット線選択電流電圧変換回路102aを介してセンスアンプSA1b~SA3bにそれぞれ入力される。即ち、ブロック110b内の磁気メモリMCの記憶情報を読み出す際には、ブロック110a内のリファレンスセルRef1~Ref3を用いて比較が行われる。ブロック110b内の磁気メモリセルの記憶情報を読み出す際には、ビット線選択電流電圧変換回路102aは、ブロック110a内に形成された複数のリファレンスセルRef1のうちから、適切な抵抗値のリファレンスセルRef1を選択して用いる。また、ビット線選択電流電圧変換回路102aは、ブロック110b内に形成された複数のリファレンスセルRef2のうちから、適切な抵抗値のリファレンスセルRef2を選択して用いる。また、ビット線選択電流電圧変換回路102aは、ブロック110b内に形成された複数のリファレンスセルRef3のうちから、適切な抵抗値のリファレンスセルRef3を選択して用いる。センスアンプSA1bは、ブロック110b内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110a内において選択されたリファレンスセルRef1の抵抗値に応じた出力信号Vn-ref1とを比較する。また、センスアンプSA2bは、ブロック110b内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110a内において選択されたリファレンスセルRef2の抵抗値に応じた出力信号Vn-ref2とを比較する。また、センスアンプSA3bは、ブロック110b内において選択された磁気メモリセルMCの抵抗値に応じた出力信号Vn-cellと、ブロック110a内において選択されたリファレンスセルRef3の抵抗値に応じた出力信号Vn-ref3とを比較する。センスアンプSA1b~SA3bの出力は、インバータ91により反転されて、デコーダ92bに入力されるようになっている。デコーダ92bは、反転されたセンスアンプSA1b~SA3bの出力に基づいて、選択された磁気メモリセルMCに記憶されている記憶情報を復号する。このように、本実施形態では、複数のブロック110a、110bに複数のリファレンスセルRef1~Ref3がそれぞれ設けられている。そして、ブロック110aの磁気メモリセルMCに書き込まれた記憶情報を読み出す際に、ブロック110bに形成されたリファレンスセルRef1~Ref3を用いて比較が行われる。また、ブロック110bの磁気メモリセルMCに書き込まれた記憶情報を読み出す際に、ブロック110aに形成されたリファレンスセルRef1~Ref3を用いて比較が行われる。本実施形態によれば、一方のブロックのメモリセルに書き込まれた記憶情報を読み出す際に、他方のブロックのリファレンスセルが用いられるため、他方のブロックに形成された複数のリファレンスセルのうちから適切な抵抗値のリファレンスセルを選択し得る。従って、本実施形態によれば、より信頼性の高い磁気メモリ装置を提供することが可能となる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、多値の記憶情報を書き込み得る磁気メモリセルとして、四値の記憶情報を書き込み得る磁気メモリセルを例に説明したが、四値に限定されるものではない。例えば、八値の情報を記憶し得る磁気メモリセルを用いてもよい。また、上記実施形態では、磁気抵抗効果素子として磁気トンネル接合素子を用いる場合を例に説明したが、磁気抵抗効果素子は、磁気トンネル接合素子に限定されるものではない。例えば、磁気抵抗効果素子として、2つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いてもよい。上記実施形態に関し、更に以下の付記を開示する。付記1第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定される第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定される第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定される第3のリファレンスセルと、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを比較する第1の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを比較する第2の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを比較する第3の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置。付記2付記1記載の磁気メモリ装置において、前記読み出し回路は、前記第1の比較器、前記第2の比較器及び前記第3の比較器による比較結果に基づいて、前記磁気メモリセルに記憶された記憶情報に応じた信号を出力するデコーダを更に有することを特徴とする磁気メモリ装置。付記3付記1又は2記載の磁気メモリ装置において、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定する際に前記第1のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第1のリファレンスセルに流される電流の方向とが同じ方向であり、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定する際に前記第2のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第2のリファレンスセルに流される電流の方向とが同じ方向であり、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定する際に前記第3のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第3のリファレンスセルに流される電流の方向とが同じ方向であることを特徴とする磁気メモリ装置。付記4付記3記載の磁気メモリ装置において、前記第1のリファレンスセルは、第1のトランジスタを介して第1のソース線に電気的に接続される第1の磁化自由層と、前記第1の磁化自由層上に形成された第1の非磁性層と、前記第1の非磁性層上に形成された第1の磁化固定層とを有する第1の磁気抵抗効果素子と、前記第1の磁気抵抗効果素子上に形成された第2の磁化自由層と、前記第2の磁化自由層上に形成された第2の非磁性層と、前記第2の非磁性層上に形成され、第1のビット線に電気的に接続された第2の磁化固定層とを有する第2の磁気抵抗効果素子とを有し、前記第2のリファレンスセルは、第2のトランジスタを介して第2のソース線に電気的に接続される第3の磁化自由層と、前記第3の磁化自由層上に形成された第3の非磁性層と、前記第3の非磁性層上に形成された第3の磁化固定層とを有する第3の磁気抵抗効果素子と、前記第3の磁気抵抗効果素子上に形成された第4の磁化自由層と、前記第4の磁化自由層上に形成された第4の非磁性層と、前記第4の非磁性層上に形成され、第2のビット線に電気的に接続された第4の磁化固定層とを有する第4の磁気抵抗効果素子とを有し、前記第3のリファレンスセルは、第3のトランジスタを介して第3のソース線に電気的に接続される第5の磁化自由層と、前記第5の磁化自由層上に形成された第5の非磁性層と、前記第5の非磁性層上に形成された第5の磁化固定層とを有する第5の磁気抵抗効果素子と、前記第5の磁気抵抗効果素子上に形成された第6の磁化自由層と、前記第6の磁化自由層上に形成された第6の非磁性層と、前記第6の非磁性層上に形成され、第3のビット線に電気的に接続された第6の磁化固定層とを有する第6の磁気抵抗効果素子とを有し、前記第1のビット線から前記第1のソース線に向かう方向の電流を前記第1のリファレンスセルに流し、前記第1の磁気抵抗効果素子を高抵抗状態とし、前記第2の磁気抵抗効果素子を高抵抗状態とすることにより、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定し、前記第2のビット線から前記第2のソース線に向かう方向の電流を前記第2のリファレンスセルに流し、前記第3の磁気抵抗効果素子を高抵抗状態とし、前記第4の磁気抵抗効果素子を高抵抗状態とすることにより、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定し、前記第3のビット線から前記第3のソース線に向かう方向の電流を前記第3のリファレンスセルに流し、前記第5の磁気抵抗効果素子を高抵抗状態とし、前記第6の磁気抵抗効果素子を高抵抗状態とすることにより、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定することを特徴とする磁気メモリ装置。付記5付記1乃至4のいずれかに記載の磁気メモリ装置において、前記磁気メモリセル、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、複数のブロック内にそれぞれ形成されており、前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第1のリファレンスセルの電気抵抗に応じた信号とが、前記第1の比較器により比較され、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第2のリファレンスセルの電気抵抗に応じた信号とが、前記第2の比較器により比較され、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第3のリファレンスセルの電気抵抗に応じた信号とが、前記第3の比較器により比較されることを特徴とする磁気メモリ装置。付記6付記5記載の磁気メモリ装置において、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、前記他のブロック内に形成された前記第1のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第1のリファレンスセルのうちから選択される一の前記第1のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第2のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第2のリファレンスセルのうちから選択される一の前記第2のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第3のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第3のリファレンスセルのうちから選択される一の前記第3のリファレンスセルの電気抵抗に応じた信号であることを特徴とする磁気メモリ装置。付記7付記1乃至6のいずれかに記載の磁気メモリ装置において、前記磁気メモリセルは、第1の磁性層と第2の磁性層とを有し、前記第1の磁性層の磁化方向に対する第2の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第7の磁気抵抗効果素子と、前記第7の磁気抵抗効果素子に直列に接続され、第3の磁性層と第4の磁性層とを有し、前記第3の磁性層の磁化方向に対する第4の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第8の磁気抵抗効果素子とを有することを特徴とする磁気メモリ装置。付記8付記7記載の磁気メモリ装置において、低抵抗状態の前記第7の磁気抵抗効果素子の電気抵抗と低抵抗状態の前記第8の磁気抵抗効果素子の電気抵抗とが、互いに異なっており、高抵抗状態の前記第7の磁気抵抗効果素子の電気抵抗と高抵抗状態の前記第8の磁気抵抗効果素子の電気抵抗とが、互いに異なっていることを特徴とする磁気メモリ装置。付記9付記7又は8記載の磁気メモリ装置において、前記第7の磁気抵抗効果素子の抵抗状態を変化させるために要する書き込み電流の大きさと、前記第8の磁気抵抗効果素子の抵抗状態を変化させるために要する書き込み電流の大きさとが、互いに異なっていることを特徴とする磁気メモリ装置。付記10付記7乃至9のいずれかに記載の磁気メモリ装置において、前記第7の磁気抵抗効果素子のサイズと前記第8の磁気抵抗効果素子のサイズとが、互いに異なっていることを特徴とする磁気メモリ装置。付記11付記7乃至10のいずれかに記載の磁気メモリ装置において、前記第7の磁気抵抗効果素子を低抵抗状態とし、前記第8の磁気抵抗効果素子を低抵抗状態とすることにより、前記磁気メモリセルに前記第1の値の記憶情報が記憶され、前記第7の磁気抵抗効果素子を高抵抗状態とし、前記第8の磁気抵抗効果素子を低抵抗状態とすることにより、前記磁気メモリセルに前記第2の値の記憶情報が記憶され、前記第7の磁気抵抗効果素子を低抵抗状態とし、前記第8の磁気抵抗効果素子を高抵抗状態とすることにより、前記磁気メモリセルに前記第3の値の記憶情報が記憶され、前記第7の磁気抵抗効果素子を高抵抗状態とし、前記第8の磁気抵抗効果素子を高抵抗状態とすることにより、前記磁気メモリセルに前記第4の値の記憶情報が記憶されることを特徴とする磁気メモリ装置。付記12付記1乃至11のいずれかに記載の磁気メモリ装置において、前記第3のリファレンスセルのサイズは、前記磁気メモリセルのサイズより大きく、前記第2のリファレンスセルのサイズは、前記第3のリファレンスセルのサイズより大きく、前記第1のリファレンスセルのサイズは、前記第2のリファレンスセルのサイズより大きいことを特徴とする磁気メモリ装置。付記13付記1乃至12のいずれかに記載の磁気メモリ装置において、前記第1の比較器、前記第2の比較器及び前記第3の比較器は、それぞれ差動増幅型のセンスアンプであることを特徴とする磁気メモリ装置。付記14第1の値の記憶情報が記憶された際の電気抵抗が第1の抵抗値であり、第2の値の記憶情報が記憶された際の電気抵抗が前記第1の抵抗値より大きい第2の抵抗値であり、第3の値の記憶情報が記憶された際の電気抵抗が前記第2の抵抗値より大きい第3の抵抗値であり、第4の値の記憶情報が記憶された際の電気抵抗が前記第3の抵抗値より大きい第4の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第1の抵抗値より大きく、前記第2の抵抗値より小さい第5の抵抗値に設定された第1のリファレンスセルと、電気抵抗が、前記第2の抵抗値より大きく、前記第3の抵抗値より小さい第6の抵抗値に設定された第2のリファレンスセルと、電気抵抗が、前記第3の抵抗値より大きく、前記第4の抵抗値より小さい第7の抵抗値に設定された第3のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第1のリファレンスセルの前記電気抵抗に応じた信号とを第1の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第2のリファレンスセルの前記電気抵抗に応じた信号とを第2の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第3のリファレンスセルの前記電気抵抗に応じた信号とを第3の比較器により比較し、前記第1の比較器、前記第2の比較器及び前記第3の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法。付記15付記14記載の磁気メモリ装置の読み出し方法において、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第1のリファレンスセルに流される電流の方向は、前記第1のリファレンスセルの前記電気抵抗を前記第5の抵抗値に設定する際に前記第1のリファレンスセルに流される電流の方向と同じであり、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第2のリファレンスセルに流される電流の方向は、前記第2のリファレンスセルの前記電気抵抗を前記第6の抵抗値に設定する際に前記第2のリファレンスセルに流される電流の方向と同じであり、前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第3のリファレンスセルに流される電流の方向は、前記第3のリファレンスセルの前記電気抵抗を前記第7の抵抗値に設定する際に前記第3のリファレンスセルに流される電流の方向と同じであることを特徴とする磁気メモリ装置の読み出し方法。付記16付記15記載の磁気メモリ装置の読み出し方法において、前記第1のリファレンスセルは、第1のトランジスタを介して第1のソース線に電気的に接続される第1の磁化自由層と、前記第1の磁化自由層上に形成された第1の非磁性層と、前記第1の非磁性層上に形成された第1の磁化固定層とを有する第1の磁気抵抗効果素子と、前記第1の磁気抵抗効果素子上に形成された第2の磁化自由層と、前記第2の磁化自由層上に形成された第2の非磁性層と、前記第2の非磁性層上に形成され、第1のビット線に電気的に接続された第2の磁化固定層とを有する第2の磁気抵抗効果素子とを有し、前記第2のリファレンスセルは、第2のトランジスタを介して第2のソース線に電気的に接続される第3の磁化自由層と、前記第3の磁化自由層上に形成された第3の非磁性層と、前記第3の非磁性層上に形成された第3の磁化固定層とを有する第3の磁気抵抗効果素子と、前記第3の磁気抵抗効果素子上に形成された第4の磁化自由層と、前記第4の磁化自由層上に形成された第4の非磁性層と、前記第4の非磁性層上に形成され、第2のビット線に電気的に接続された第4の磁化固定層とを有する第4の磁気抵抗効果素子とを有し、前記第3のリファレンスセルは、第3のトランジスタを介して第3のソース線に電気的に接続される第5の磁化自由層と、前記第5の磁化自由層上に形成された第5の非磁性層と、前記第5の非磁性層上に形成された第5の磁化固定層とを有する第5の磁気抵抗効果素子と、前記第5の磁気抵抗効果素子上に形成された第6の磁化自由層と、前記第6の磁化自由層上に形成された第6の非磁性層と、前記第6の非磁性層上に形成され、第3のビット線に電気的に接続された第6の磁化固定層とを有する第6の磁気抵抗効果素子とを有し、前記第1のビット線から前記第1のソース線に向かう方向の電流を前記第1のリファレンスセルに流し、前記第1の磁気抵抗効果素子を高抵抗状態とし、前記第2の磁気抵抗効果素子を高抵抗状態とすることにより、前記第1のリファレンスセルの前記電気抵抗が前記第5の抵抗値に設定され、前記第2のビット線から前記第2のソース線に向かう方向の電流を前記第2のリファレンスセルに流し、前記第3の磁気抵抗効果素子を高抵抗状態とし、前記第4の磁気抵抗効果素子を高抵抗状態とすることにより、前記第2のリファレンスセルの前記電気抵抗が前記第6の抵抗値に設定され、前記第3のビット線から前記第3のソース線に向かう方向の電流を前記第3のリファレンスセルに流し、前記第5の磁気抵抗効果素子を高抵抗状態とし、前記第6の磁気抵抗効果素子を高抵抗状態とすることにより、前記第3のリファレンスセルの前記電気抵抗が前記第7の抵抗値に設定されることを特徴とする磁気メモリ装置の読み出し方法。付記17付記14乃至16のいずれかに記載の磁気メモリ装置の読み出し方法において、前記磁気メモリセル、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、複数のブロック内にそれぞれ形成されており、前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルに記憶された記憶情報を読み出す際には、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第1のリファレンスセルの電気抵抗に応じた信号とを、前記第1の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第2のリファレンスセルの電気抵抗に応じた信号とを、前記第2の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第3のリファレンスセルの電気抵抗に応じた信号とを、前記第3の比較器により比較することを特徴とする磁気メモリ装置の読み出し方法。付記18付記17記載の磁気メモリ装置の読み出し方法において、前記第1のリファレンスセル、前記第2のリファレンスセル及び前記第3のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、前記他のブロック内に形成された前記第1のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第1のリファレンスセルのうちから選択される一の前記第1のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第2のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第2のリファレンスセルのうちから選択される一の前記第2のリファレンスセルの電気抵抗に応じた信号であり、前記他のブロック内に形成された前記第3のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第3のリファレンスセルのうちから選択される一の前記第3のリファレンスセルの電気抵抗に応じた信号であることを特徴とする磁気メモリ装置の読み出し方法。"