ワイドバンドギャップ半導体からなる複数のFETがフルブリッジ状に接続されて構成された直流電源装置であって、前記複数のFETの各々を駆動するための駆動回路と、前記複数のFETの各々のオン/オフ比および動作タイミングを制御する制御ICと、前記複数のFETの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、前記複数のFETを駆動するための給電を行う単一の駆動電源と、を備え前記駆動回路は、前記複数のFETのうち高電圧側に接続された第1のFETを駆動する第1の駆動回路と、前記複数のFETのうち低電圧側に接続された第2のFETを駆動する第2の駆動回路と、からなり、前記第1の駆動回路は、前記第1のFETのゲートとソースとの間に挿入されたドライブトランスを含み、前記第2の駆動回路は、前記駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、前記第2の駆動回路には、前記負バイアス用コンデンサを充電するためのカレントトランスが接続されており、前記負バイアス用コンデンサは、前記カレントトランスを介して、前記第2のFETに流れる電流により充電されることを特徴とする直流電源装置。前記第2のFETのソースは、前記負バイアス用コンデンサの一端および前記カレントトランスの2次側に接続されたことを特徴とする請求項1に記載の直流電源装置。従来の直流電源装置は、特許文献1に記載の回路構成によれば、入力電圧が印加される前に起動する負の別電源と、制御系を動作させるための別電源とが必要であることから、電源装置の小型化が困難であるうえ、入力電源が1系統のみの回路構成においては、入力電源を半導体スイッチや機械的スイッチで複数に分割して、各電源の投入手順に時間差を設定して制御するためのシーケンス回路が必要となるので、さらに電源回路の規模が大きくなり、装置全体の小型化を実現することができないという課題があった。また、艦船用や航空機用の電源システムで使用される3相発電機の出力電圧を3相ブリッジ回路で整流平滑する場合には、高電圧側の3個のFETの各々に対して正負電源を設ける必要があるうえ、破損防止用に耐電圧性能の高い電源が要求されることから、さらに回路全体が大型化するという課題があった。この発明は、上記のような課題を解決するためになされたものであり、短絡事故を防止して安全を確保しつつ、低価格化および小型化が可能な直流電源装置を得ることを目的とする。この発明に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のFETがフルブリッジ状に接続されて構成された直流電源装置であって、複数のFETの各々を駆動するための駆動回路と、複数のFETの各々のオン/オフ比および動作タイミングを制御する制御ICと、複数のFETの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、複数のFETを駆動するための給電を行う単一の駆動電源と、を備え駆動回路は、複数のFETのうち高電圧側に接続された第1のFETを駆動する第1の駆動回路と、複数のFETのうち低電圧側に接続された第2のFETを駆動する第2の駆動回路と、からなり、第1の駆動回路は、第1のFETのゲートとソースとの間に挿入されたドライブトランスを含み、第2の駆動回路は、駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、第2の駆動回路には、負バイアス用コンデンサを充電するためのカレントトランスが接続されており、負バイアス用コンデンサは、カレントトランスを介して、第2のFETに流れる電流により充電されるものである。この発明によれば、たとえばフルブリッジ方式の場合、4個のFETに対して1つの駆動電源でそれぞれのFETに正と負の両方のゲート電圧を供給することができ、GaNやSiCで作られたオン抵抗が小さく、ゲートの閾値電圧が低いMOSFETを誤動作することなく安全に動作させることができることから、非常に小型で低損失の直流電源装置を低価格で得ることができる。実施の形態1.以下、図面を参照しながら、この発明の実施の形態1に係る直流電源装置について詳細に説明する。図1はこの発明の実施の形態1の回路構成を示すブロック図であり、図2および図3はこの発明の実施の形態1による回路動作を図1内の各部の電圧波形で示すタイミングチャートである。図1において、この発明の実施の形態1に係る直流電源装置は、入力側に挿入された突入電流保護回路1と、突入電流保護回路1の出力端子とグランドGNDとの間に挿入された入力コンデンサ2と、突入電流保護回路1の出力端子とグランドGNDとの間に直列に挿入されたワイドバンドギャップ半導体からなるFET3、4と、FET3、4に対して並列接続されたワイドバンドギャップ半導体からなるFET5、6と、を備えている。また、直流電源装置は、FET3、4の接続点と、FET5、6の接続点との間に挿入された1次巻線を有するスイッチングトランス7を備えており、スイッチングトランス7の1次巻線には、共振用チョークコイル8が挿入されている。さらに、直流電源装置は、FET3~6の各ゲート端子に個別に接続点された駆動回路D3~D6と、駆動回路D3~D6への給電を行う駆動電源17と、駆動回路D3~D6を制御する駆動信号回路30と、突入電流保護回路1および駆動信号回路30を駆動制御する制御IC32と、を備えている。駆動回路D3、D5は互いに同一構成からなり、駆動回路D4、D6は互いに同一構成からなる。駆動回路D3、D5は、コンデンサ10と、コンデンサ10の両端間に直列に挿入されたNPN型トランジスタ11およびPNP型トランジスタ12と、各トランジスタ11、12の接続点に接続された直流カットコンデンサ13と、直流カットコンデンサ13に1次巻線が接続されたドライブトランス14と、ドライブトランス14の2次巻線に接続された電流制限抵抗15と、コンデンサ10の給電端子に順方向に接続された逆流防止ダイオード16と、を備えている。各トランジスタ11、12のゲートには、駆動信号回路30からの駆動信号が印加されている。ドライブトランス14の2次巻線は、一端が電流制限抵抗15を介してFET3、4のゲートに接続されており、他端がFET3、4のソースに接続されている。駆動回路D4、D6は、駆動電源17の両端間に直列に挿入された正バイアス用コンデンサ20および負バイアス用コンデンサ24と、駆動電源17の両端間に直列に挿入されたNPN型トランジスタ21およびPNP型トランジスタ22と、各トランジスタ21、22の接続点に接続された電流制限抵抗23と、各トランジスタ21、22のゲートと駆動電源17の負極との間に挿入された抵抗28と、を備えている。また、駆動回路D4、D6には、負バイアス用コンデンサ24の両端間に1次巻線が挿入されたカレントトランス25と、カレントトランス25の1次巻線に挿入された整流ダイオード26と、負バイアス用コンデンサ24の両端間に挿入されたツェナーダイオード27と、が接続されている。各トランジスタ21、22のゲートには、駆動信号回路30からの駆動信号が印加されており、各トランジスタ21、22の接続点は、電流制限抵抗23を介してFET4、6のゲートに接続されている。また、各コンデンサ20、24の接続点は、FET4、6のソースおよびカレントトランス25の2次巻線に接続されている。突入電流保護回路1は、直流電源装置の入力側に接続された入力コンデンサ2に電荷がない状態で、1次電源を投入した際に過大な電流が流れるのを防ぐとともに、直流電源装置が動作し始める際に、直列接続されたFET3、4およびFET5、6がアーム短絡状態になっても、過大な短絡電流が流れてFET3~6が破損しないよう保護するものである。なお、直流電源装置に対する入力電圧は、たとえば、DC270[Vrms]である。図1に示す直流電源装置においては、4個のFET3~6が、それぞれ2個ずつ直列接続されており、スイッチングトランス7の1次巻線に対して襷掛け状に接続されたFET3、6がオン状態のときには、FET3→共振用チョークコイル8→スイッチングトランス7の1次巻線→FET6→グランドGNDの経路で、電流a破線矢印が流れる。また、FET3、6がオフとなり、代わりにFET4、5がオン状態のときには、FET5→スイッチングトランス7の1次巻線→共振用チョークコイル8→FET4→グランドGNDの経路で、電流b1点鎖線が流れる。これにより、スイッチングトランス7の2次側において、1次側と2次側との巻き線比に相当する電圧および電流を発生させて、電力を伝送するように構成されている。なお、スイッチングトランス7の1次側に直列に接続された共振用チョークコイル8は、各FET3~6のスイッチング時に流れる電流を遅らせて、ソフトスイッチングを実現させるための共振用コイルを構成している。ここで、高電圧側のFET3、5を駆動するための駆動回路D3、D5において、一方の駆動回路D3に注目して説明する。駆動回路D3において、エネルギバンクとなるコンデンサ10には、駆動信号を増幅するための2個NPN型、PNP型のトランジスタ11、12がトーテムポール状に接続されている。これにより、直列接続された2個のトランジスタ11、12の各エミッタからの出力信号は、直流カットコンデンサ13を介してドライブトランス14に入力され、ドライブトランス14からの出力信号は、電流制限抵抗15を介してFET3のゲートに入力される。たとえば、駆動信号回路30からの駆動信号がハイHighになると、NPN型トランジスタ11がオンとなり、コンデンサ10の蓄電電圧がドライブトランス14の1次側に印加され、これと同時に直流カットコンデンサ13に電荷が蓄えられる。次に、駆動信号がローLowになると、NPN型トランジスタ11がオフすると同時に、PNP型トランジスタ12がオン状態となり、直流カットコンデンサ13に蓄えられた電荷は、放電しながらドライブトランス14の1次側に供給され、前述とは逆の電圧を印加することになる。このように、ドライブトランス14の1次側の電圧が、正と負の両方に振られることにより、ドライブトランス14の2次側にも、巻き線比に比例した正と負の電圧が生じる。したがって、ドライブトランス14の2次側からの正負電圧がFET3のゲートに印加されることにより、FET3はオン/オフを交互に繰り返すことになる。また、駆動回路D3において、コンデンサ10に接続された逆流防止ダイオード16は、FET3がオン状態のときに消費したコンデンサ10の放電電荷を駆動電源17から再充電して補充する際に、逆流を防止する。駆動回路D3と同一構成の駆動回路D5は、駆動回路D3の上記動作と同様に、FET5を駆動する。次に、低電圧側のFET4、6を駆動するための駆動回路D4、D6において、一方の駆動回路D4に注目して説明する。駆動回路D4において、正電荷を蓄えておく正バイアス用コンデンサ20には、駆動信号を増幅するための2個NPN型、PNP型のトランジスタ21、22がトーテムポール状に接続されている。これにより、直列接続された2個のトランジスタ21、22の各エミッタからの出力信号は、電流制限抵抗23を介してFET4のゲートに入力される。このとき、NPN型トランジスタ21がオンすることにより、FET4のゲートに正電圧が印加され、FET4がオンすることになる。一方、負電荷を蓄えておく負バイアス用コンデンサ24は、FET4のソースと、駆動電源17のグランドGND側PNP型トランジスタ22のコレクタとの間に接続されている。また、負バイアス用コンデンサ24は、FET4のソースに直列接続されたカレントトランス25の2次側に対して並列接続されている。カレントトランス25の1次側は、FET4のソースに直列接続されており、FET4がオン状態となって1次側に電流が流れると、2次側には、巻き線比に比例した電圧と、巻き線比に反比例した電流とが発生する。これにより、整流ダイオード26を介して負バイアス用コンデンサ24に電荷が蓄えられ、所定以上の電荷に達すると、ツェナーダイオード27によって余分な電荷が放電される構成となっている。また、NPN型トランジスタ21がオフとなり、PNP型トランジスタ22がオン状態になると、電流制限抵抗23を介してFET4のゲートから電荷を引き抜きながら、負バイアス用コンデンサ24に蓄えられた電圧分だけFET4のゲートを負電圧に引き下げることにより、FET4はオフ状態を維持することになる。さらに、抵抗28は、駆動信号が入力されなかった場合に、各トランジスタ21、22のベース電位を低く維持して、PNP型トランジスタ22側をオン状態とし、FET4のオフ状態を維持させるためのものである。駆動回路D4と同一構成の駆動回路D6は、駆動回路D4の上記動作と同様に、FET6を駆動する。駆動信号回路30は、制御IC32からの制御信号を受けて、各駆動回路D3~D6内の2個NPN型、PNP型のトランジスタに対する駆動信号を生成する。以下、図2~図4を参照しながら、図1内の制御IC32およびFET3~6の動作について、さらに詳細に説明する。図2および図3はこの発明の実施の形態1による回路動作を図1内の各部の電圧波形で示すタイミングチャートである。図2においては、FET3、4の各ゲート電圧波形ドライブ波形と、突入電流保護回路1の動作タイミングとが示されている。また、図3においては、FET3~6の各ゲート電圧波形と、スイッチングトランス7の1次側に印加される1次電圧波形とが示されている。図2a、図3aはFET3へのゲート電圧波形を示し、図2bは突入電流保護回路1のスイッチがオン状態となるタイミングを示している。図2c、図3bはFET4へのゲート電圧波形を示し、図3cはFET5へのゲート電圧波形を示している。図3dはFET6へのゲート電圧波形を示し、図3eはFET3~6の動作を受けてスイッチングトランス7の1次側に印加される電圧波形を示している。図4は従来の直流電源装置の回路構成を比較例として示すブロック図である。図4において、前述図1参照と同様のものについては、前述と同一符号を付して、または、符号の後に’、a、bを付して詳述を省略する。図4において、FET3~6の各駆動回路D3’~D6’は、互いに同一構成からなるので、代表的に1つの駆動回路D3’に注目して説明する。駆動回路D3’は、FET3を駆動するために、前述図1のコンデンサ10、直流カットコンデンサ13およびドライブトランス14に代えて、正電圧および負電圧を個別に出力する2つの駆動電源17a、17bを備えている。図4において、高電圧側に接続されたFET3のソースは、FET3がオフ状態の場合には、スイッチングトランス7およびFET4オン状態を介してGNDに接続されているので、低電圧側に引かれた電位となっている。ここで、駆動信号回路30aから各トランジスタ11、12のゲートにハイHigh信号が出力されると、NPN型トランジスタ11がオンし、FET3のゲートには駆動電源17aの出力電圧が印加されるので、FET3はオン状態となる。FET3がオン状態となると、FET3のソース電位は、入力電圧とほぼ等しくなり、ソース電位よりもゲートオフ電圧まで低くしない限り、FET3はオフできない状態となる。続いて、駆動信号回路30aからローLow信号が出力されると、NPN型トランジスタ11はオフし、代わりにPNP型トランジスタ12がオン状態となるので、FET3のゲート電圧は、駆動電源17bの低電圧側の電位まで下げられる。このとき、駆動電源17bは、高電圧側をFET3のソース側に接続していることから、FET3のゲート電圧は、駆動電源17bの出力電圧分だけソース電位よりも低くなり、FET3はオフ状態となる。上記動作を繰り返すことにより、FET3は、制御IC32aからの制御信号にしたがってオン/オフ動作することとなる。同様に、FET4~6も、制御IC32aからの信号にしたがい、オン/オフ動作を繰り返す。制御IC32aは、起動と同時に、FET3、4に対しては、互いに位相が180°ずれた制御信号を出力し、FET3、5に対してはそれぞれ同相の制御信号を出力し、FET4、6にはそれぞれ同相の制御信号を出力する。これにより、FET3がオン状態のときには、FET4、6がオフ状態となっており、FET5がオン状態のときにも、FET4、6はオフ状態となっているので、スイッチングトランス7には電圧が印加されず、直流電源装置としてはオフ状態となっている。上記状態は、図3a~e内の左半分の波形で示されている。続いて、起動後の時間経過とともに、徐々にFET3、4の駆動信号の位相が遅れ始め、FET3のオンタイミングとFET6のオンタイミングとが重なりだし、FET5、4のオンタイミングも重なりだす。これにより、各FET3~6のゲート電圧は、図3a~eの右半分に示す波形のようになり、FET3、6がオン状態のときには電流a破線矢印が流れ、FET5、4がオン状態のときには電流b1点鎖線矢印が流れる。上記動作を繰り返すことにより、スイッチングトランス7の1次側には、図3eの右半分の波形が示す電圧が印加されることになる。この時点で、初めてスイッチングトランス7の2次側に電力が伝送され、直流電源装置として機能し始める。このように、一般的には、図4に示すように、GaNやSiCを使用したMOSFETの駆動回路D3’~D6’においては、各FET3~6に対して正電圧と負電圧とを個別にゲートに印加するために、それぞれ正負両方の2つの駆動電源17a、17bを1組ずつ用意する必要があった。これに対して、この発明の実施の形態1図1によれば、FET3、5のそれぞれにおいて、ドライブトランス14を用いて駆動する。これにより、図2aに示すように、起動直後は駆動電源17の出力電圧のすべてが正電圧としてFET3FET5のゲートに印加されるが、その後すぐに、駆動信号のオン/オフ比に合わせて正電圧と負電圧とに分けられ、FET3FET5のゲートに印加されることとなるハッチング波形参照。また、図1において、FET4、6の駆動回路D4、D6に設けられた負バイアス用コンデンサ24には、FET4、6のソース側に接続されたカレントトランス25により、一瞬でもFET4、6に電流が流れると、負バイアス用の電圧が充電されることとなる。これにより、図2cに示す波形のように、正負両方の電圧をFET4FET6のゲートに印加することができるようになる。この状態になってから、FET3、4の駆動信号の位相を徐々に遅れさせることにより、図3a~eの右半分の波形のようになり、スイッチングトランス7の2次側に電力を伝送し、直流電源装置として機能することとなる。したがって、図1の回路構成によれば、1つの駆動電源17のみで、4つのFET3~6に対して正負両方の電圧を印加し、各FET3~6を制御IC32の指令通りに動作させることができる。なお、この発明の実施の形態1図1における回路動作においても、FET3~6の各ゲート電圧波形は、図3に示した通りである。なお、万一、制御IC32からの信号が途絶えたとしても、または、駆動信号回路30が破損して駆動信号が駆動回路D4、D6に入力されなくなったとしても、FET4、6は、自身に流れる電流によって負バイアス用コンデンサ24を充電することにより、オフ状態を維持することができるので、アーム短絡を防止することが可能になるという効果も奏する。以上のように、この発明の実施の形態1図1~図3に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のFET3~6がフルブリッジ状に接続されて構成されており、複数のFET3~6の各々を駆動するための駆動回路D3~D6と、複数のFET3~6の各々のオン/オフ比および動作タイミングを制御する制御IC32と、複数のFET3~6の各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路1と、複数のFET3~6を駆動するための給電を行う単一の駆動電源17と、を備えている。駆動回路D3~D6は、複数のFET3~6のうち高電圧側に接続された第1のFET3、5を駆動する第1の駆動回路D3、D5と、複数のFET3~6のうち低電圧側に接続された第2のFET4、6を駆動する第2の駆動回路D4、D6と、からなる。第1の駆動回路D3、D5は、第1のFET3、5のゲートとソースとの間に挿入されたドライブトランス14を含む。第2の駆動回路D4、D6は、駆動電源17の両端間に直列接続されて挿入された正バイアス用コンデンサ20および負バイアス用コンデンサ24を含む。第2の駆動回路D4、D6には、負バイアス用コンデンサ24を充電するためのカレントトランス25が接続されており、負バイアス用コンデンサ24は、カレントトランス25を介して、第2のFET4、6に流れる電流により充電される。第2のFET4、6のソースは、負バイアス用コンデンサ24の一端およびカレントトランス25の2次側に接続されている。このように、小型化および高効率化を実現するために、ワイドバンドギャップ半導体からなるFET3~6を使用して、非常に大きな電力を直流に変換する直流電源装置において、単一の駆動電源17から各FET3~6に対して正負両方の駆動電圧を与える。すなわち、入力段に突入電流保護回路1を有し、各FET3~6に対して独立した駆動回路D3~D6を有する直流電源装置において、高電圧側をドライブトランス14により駆動する。また、低電圧側を、駆動電源17とFET4、6に流れる電流とによって充電される負バイアス用コンデンサ24により、ゲート電圧の供給を可能にする。これにより、非常に低いオン抵抗で、高耐圧、大電流かつ高速スイッチングが可能なGaNやSiCを用いたスイッチングデバイスを、1つの駆動電源17で駆動可能な直流電源装置を構成することができ、短絡事故を防止して安全を確保しつつ、低価格化および小型化を実現することができる。また、小型で高効率の直流電源装置を低価格に実現することが可能となるので、より小型で高効率な電源システム全体を低価格で供給することが可能となる。たとえばフルブリッジ方式の場合、4個のFET3~6に対して単一の駆動電源17で各FET3~6に正負両方のゲート電圧を供給することができ、GaNやSiCで作られたオン抵抗が小さく、かつゲートの閾値電圧が低いMOSFETを誤動作することなく、安全確実に動作させることができるので、非常に小型で低損失の直流電源装置を低価格で得ることができる。なお、ここでは、フェイズシフト方式と呼ばれる位相制御方式のフルブリッジコンバータを例に取って説明したが、通常のPWM方式のフルブリッジコンバータでも同様の効果が得られることは容易に想像することができる。この発明の実施の形態1にかかる直流電源装置は、低価格化かつ小型化が可能で、高効率で直流電源を変換できる直流電源装置として有用であり、特に、車載用や艦船用または航空機用の電源システムで使用する直流電源装置として好適である。