"半導体層に形成された第1導電型の電荷蓄積領域を含んで成る光電変換部と、前記光電変換部及び画素トランジスタを含んで成る画素と、前記画素が複数配列された画素領域と、前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第1導電型の半導体層と、前記第1導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む固体撮像装置。前記画素分離部が、エピタキシャル成長による第2導電型の半導体層で形成されている、請求項1に記載の固体撮像装置。前記画素分離部が、絶縁層又は遮光層で形成されている、請求項1に記載の固体撮像装置。前記半導体層の表面側に、層間絶縁層を介して複数層の配線層が設けられた多層配線層が配置され、前記半導体層の裏面側が受光面となる裏面照射型の固体撮像装置である、請求項1に記載の固体撮像装置。第1導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法であって、半導体層に第1導電型の不純物を注入して、第1導電型の領域を形成する工程と、少なくとも隣接する前記画素の間となる、前記第1導電型の領域に、トレンチを形成する工程と、前記トレンチの内壁部に、エピタキシャル成長により第1導電型の半導体層を形成する工程と、前記第1導電型の半導体層の内部に、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部を形成する工程と、前記トレンチに隣接する部分の前記第1導電型の領域を前記電荷蓄積領域として、前記光電変換部及び前記画素トランジスタから成る前記画素を形成する工程とを有する固体撮像装置の製造方法。前記画素分離部を、エピタキシャル成長による第2導電型の半導体層で形成する、請求項5に記載の固体撮像装置の製造方法。前記画素分離部を、絶縁層又は遮光層で形成する、請求項5に記載の固体撮像装置の製造方法。前記半導体層の表面上に、層間絶縁層を介して複数層の配線層が設けられた多層配線層を形成する工程と、前記多層配線層上に支持基板を貼り合わせる工程と、前記半導体層の裏面側から研磨を行って、前記画素分離部を露出させる工程と、その後、前記半導体層の裏面に、カラーフィルタ及びオンチップレンズを順次形成する工程とを、さらに有する請求項5に記載の固体撮像装置の製造方法。半導体層に形成された第1導電型の電荷蓄積領域を含んで成る光電変換部と、前記光電変換部及び画素トランジスタを含んで成る画素と、前記画素が複数配列された画素領域と、前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第1導電型の半導体層と、前記第1導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む固体撮像装置と、前記固体撮像装置の光電変換部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを含む電子機器。固体撮像装置において、さらに小型化や多画素化を目指すにあたっては、PD間の画素分離部の幅を縮小させて、PDの面積を大きくする必要がある。しかしながら、現状実施されている不純物の注入による分離方法では、画素分離部の幅は、0.3μm程度がリソグラフィの限界限界を超えるとレジスト倒れが発生するであり、画素分離部のさらなる微細化が困難となる傾向にある。また、トレンチ形成による物理的な分離技術では、素子の微細化がさらに進むと、トレンチのアスペクト比が増大していく。そのため、例えば、面内のばらつきに対するマージンのように、加工等の工程におけるプロセスマージンが不足することが想定される。本技術の目的は、画素分離部の幅を縮小することや光電変換部の面積の拡大することを可能にする固体撮像装置及びその製造方法を提供するものである。また、固体撮像装置を備えた電子機器を提供するものである。本技術の固体撮像装置は、半導体層に形成された第1導電型の電荷蓄積領域を含んで成る光電変換部と、この光電変換部及び画素トランジスタを含んで成る画素と、この画素が複数配列された画素領域とを含む。そして、画素領域内の、少なくとも隣接する画素の間の半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第1導電型の半導体層を含む。さらに、この第1導電型の半導体層の内部に形成され、隣接する画素の電荷蓄積領域を分離する、画素分離部を含む。本技術の固体撮像装置の製造方法は、第1導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法である。そして、半導体層に第1導電型の不純物を注入して、第1導電型の領域を形成する工程と、少なくとも隣接する画素の間となる、第1導電型の領域に、トレンチを形成する工程とを有する。また、トレンチの内壁部に、エピタキシャル成長により第1導電型の半導体層を形成する工程と、第1導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する、画素分離部を形成する工程とを有する。さらに、トレンチに隣接する部分の第1導電型の領域を電荷蓄積領域として、光電変換部及び画素トランジスタから成る画素を形成する工程とを有する。本技術の電子機器は、固体撮像装置と、この固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを含み、固体撮像装置が前記本技術の固体撮像装置の構成である。上述の本技術の固体撮像装置の構成によれば、隣接する画素の間の半導体層に設けられた、トレンチの内壁部にエピタキシャル成長による第1導電型の半導体層が形成されている。そして、この第1導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する画素分離部が形成されている。これにより、トレンチの内壁部の第1導電型の半導体層のさらに内部に画素分離部が形成されているので、画素分離部の幅をトレンチの幅よりも小さくすることが可能になり、画素分離部の幅を縮小することが可能になる。また、エピタキシャル成長による第1導電型の半導体層を、光電変換部の電荷蓄積領域としても利用することができるので、光電変換部の面積を拡大することが可能になる。上述の本技術の固体撮像装置の製造方法によれば、隣接する画素の間となる、第1導電型の領域に、トレンチを形成する工程と、このトレンチの内壁部に、エピタキシャル成長により第1導電型の半導体層を形成する工程を有している。そして、第1導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する、画素分離部を形成する工程と、トレンチに隣接する部分の第1導電型の領域を電荷蓄積領域として、光電変換部及び画素トランジスタから成る画素を形成する工程とを有する。これにより、トレンチの内壁部の第1導電型の半導体層のさらに内部に画素分離部を形成するので、画素分離部の幅をトレンチの幅よりも小さく形成することが可能になり、画素分離部の幅を縮小することが可能になる。また、第1導電型の半導体層が内壁部に形成された、トレンチに隣接する部分の第1導電型の領域を電荷蓄積領域とするので、電荷蓄積領域と第1導電型の半導体層が連続して形成される。これにより、第1導電型の半導体層を光電変換部の電荷蓄積領域としても利用することが可能になるので、光電変換部の面積を拡大することが可能になる。上述の本技術の電子機器によれば、本技術の固体撮像装置の構成の固体撮像装置と光学系と信号処理回路とを含んでいる。これにより、固体撮像装置において、隣接する画素を分離する画素分離部の幅を縮小し、光電変換部の面積を拡大することが可能になる。上述の本技術によれば、画素分離部の幅を縮小することや、光電変換部の面積を拡大することが可能になる。画素分離部の幅を縮小することにより、固体撮像装置の小型化や多画素化を図ることができる。また、光電変換部の面積を拡大することにより、感度の向上や飽和電荷量Qsの増大を図ることが可能になる。以下、本技術を実施するための最良の形態以下、実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.CMOS固体撮像装置の概略構成の一形態2.第1の実施の形態固体撮像装置及びその製造方法3.第2の実施の形態固体撮像装置及びその製造方法4.第3の実施の形態固体撮像装置及びその製造方法5.固体撮像装置の変形例6.第4の実施の形態固体撮像装置及びその製造方法7.第5の実施の形態電子機器<1.CMOS固体撮像装置の概略構成の一形態>まず、以下に説明する各実施の形態に適用されるCMOS固体撮像装置の概略構成の一形態を、図1に示す。この固体撮像装置1は、シリコン基板等の半導体基板11に、光電変換部を含む複数の画素2が規則的に2次元アレイ状に配列されて、画素領域所謂撮像領域3が構成されており、さらに、画素領域3の周囲に周辺回路部を有している。画素2としては、1つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの4トランジスタや、選択トランジスタを省略した3トランジスタで構成することができる。なお、図示しないが、画素2において、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有した、所謂画素共有の構造を適用することも可能である。周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8とを有している。制御回路8は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置の内部情報等のデータを出力する。即ち、制御回路8では、垂直同期信号、水平同期信号、並びに、マスタークロックに基づいて、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素2を駆動するためのパルスを供給し、行単位で画素を駆動する。即ち、垂直駆動回路4は、画素領域3の各画素2の光電変換素子となる例えばフォトダイオードにおいて、受光量に応じて生成された信号電荷に基づく画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素の列毎に配列されており、1行分の画素2から出力される信号に対してノイズ除去等の信号処理を行う。即ち、カラム信号処理回路5は、画素2に固有の固定パターンノイズを除去するためのCDSや、信号増幅、ADアナログ/デジタル変換等の信号処理を行う。カラム信号処理部5の出力段には、図示しないが、水平選択スイッチが設けられ、この水平選択スイッチが水平信号線10との間に接続されている。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5のそれぞれを順番に選択して、各カラム信号処理回路5から画素信号を水平信号線10に出力させる。出力回路7は、各カラム信号処理回路5から水平信号線10を通して順次供給される信号に対して、信号処理を行って出力する。例えば、バファリングだけを行う場合もあり、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子12は、外部と信号のやり取りを行う。<2.第1の実施の形態固体撮像装置及びその製造方法>第1の実施の形態の固体撮像装置の概略構成図を、図2に示す。本実施の形態は、裏面照射型のCMOS固体撮像装置に適用した場合である。本実施の形態の製造方法では、SOI基板を使用して、裏面照射型のCMOS固体撮像装置を製造する。この固体撮像装置21は、図2に示すように、薄膜化された半導体層シリコン層等22に、光電変換部となるフォトダイオードPDと複数の画素トランジスタとから成る画素38が、規則的に2次元配列された画素領域を有して構成されている。フォトダイオードPDは、半導体基体22にそれぞれ形成された、光電変換と電荷蓄積を兼ねる第1導電型、図2ではn型の電荷蓄積領域23と、その表裏両界面の暗電流抑制を兼ねる第2導電型、図2ではp型の半導体領域24,25とを有しており、複数の画素トランジスタの下方に延長されて形成されている。複数の画素トランジスタは、半導体基体22の表面22a側に形成されたp型の半導体ウェル領域26に形成されている。なお、図2では、複数の画素トランジスタを、そのうちの1つである転送トランジスタTr1で代表して示している。転送トランジスタTr1は、フォトダイオードPDをソースとし、n型半導体領域によって形成されたフローティングディフュージョンFDをドレインとして、ゲート絶縁膜27を介して転送ゲート電極28が形成されて構成されている。半導体基体22の表面側には、層間絶縁層31を介して複数層の配線層32を配置した多層配線層33が形成されており、この多層配線層33上に支持基板35が貼り合わされる。裏面照射型であるため、配線層32の配置には制限がなく、フォトダイオードPDに対応する位置にも配線層32が形成されている。半導体基体22の多層配線層33とは反対の側の裏面22bが受光面となり、この裏面22b上に、図示しない反射防止膜等の絶縁膜、入射光の隣接画素への入射を阻止するための遮光膜図示せず、等が形成される。さらに、半導体基体22の裏面22b側の上に、カラーフィルタ36及びオンチップレンズ37が形成されている。固体撮像装置に入射した光は、オンチップレンズ37及びカラーフィルタ36を通って半導体基体22の裏面22bの側からフォトダイオードPDに照射される。なお、フォトダイオードPDのn型の電荷蓄積領域23は、不純物濃度が半導体基体22の表面22a側で高く、表面22a側から裏面22b側に向かうにつれて低くなるような濃度分布を有していることが望ましい。このような濃度分布を有していると、半導体基体22の裏面22b付近で光電変換された電荷も表面22a側に移動しやすくなる。本実施の形態では、半導体基体22にトレンチ42を形成し、このトレンチ42内にエピタキシャル成長による半導体層43を埋め込んで構成されている。この半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型のn型半導体層で形成されている。本実施の形態では、特に、エピタキシャル成長によるn型の半導体層43の内部に、エピタキシャル成長によるp型の高濃度pの半導体層44が形成され、このp型の半導体層44により、画素を分離するための画素分離部41が構成されている。なお、p型の半導体層44は、半導体基体22の裏面22bの界面に露出している。そして、製造方法を後述するように、トレンチ42内にn型の半導体層43とp型の半導体層44を順次エピタキシャル成長させて、画素分離部41を形成する。n型の半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型であるため、半導体層43によって、光電変換部を広げることができる。そして、n型の半導体層43は、好ましくは、フォトダイオードPDのn型の電荷蓄積領域23と、n型の不純物の濃度を同程度にする。また、p型の半導体層44は、エピタキシャル成長により形成されているので、イオン注入により形成された不純物領域のような、不純物が横方向水平方向へ広がることが、発生しない。従って、均一な不純物濃度が維持される。本実施の形態では、SOI基板を使用して図2に示した固体撮像装置21を製造する。例えば、以下に説明するようにして、図2に示した固体撮像装置21を製造することができる。まず、図3Aに示すように、下層から順に、バルクのシリコン基板13、Box層酸化シリコン層14、シリコン層15が積層された、SOI基板16を用意する。そして、このSOI基板16のシリコン層15に、n型不純物のイオン注入を行って、活性シリコン層とする。次に、シリコン層15上に、トレンチ42の形成及びエピタキシャル成長の際のバリアとして、マスク材例えばSiO膜51を成膜する。そして、図3Bに示すように、フォトダイオードPDを分離する画素分離部となる部分に開口を有するように、マスク材51をパターニングする。続いて、図3Cに示すように、パターニングしたマスク材51をマスクとして、トレンチ42を形成する加工を行う。トレンチ42の深さは、シリコン層15を貫通させて、Box層14で止める。次に、図4Dに示すように、トレンチ42の内部に、エピタキシャル成長によって、n型不純物例えばリンPや砒素Asをドープしたn型の半導体層43を、700°C前後の温度で成膜する。このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材51やBox層14にはn型の半導体層43が形成されず、シリコン層15であるトレンチ42の側壁部のみに、n型の半導体層43がエピタキシャル成長する。そして、トレンチ42の両内壁からエピタキシャル成長するn型の半導体層43がくっつくよりも前、間に空間がある状態でエピタキシャル成長を停止する。n型の半導体層43を形成するときのエピタキシャル成長の条件は、例えば以下のようにすることができる。基板温度:750~850°Cチャンバー内の圧力:10~760TorrSiH2Cl2DCS流量:10~100sccmHCl流量:10~300sccmH2流量:10~50slmPH350ppm/H2:0.01~10sccmなお、この後、必要に応じて、フォトダイオードPDの電荷蓄積領域23となるシリコン層15と、n型の半導体層43とのn型不純物の濃度が同程度となるように、n型の半導体層43にさらにn型の不純物をイオン注入することも可能である。次に、ドープ種をp型不純物例えばボロンBやBF2に切り替えて、エピタキシャル成長によって、図4Eに示すように、p型の半導体層44を、700°C前後の温度で成膜する。これにより、トレンチ42の両内壁に形成されたn型の半導体層43の内部の空間を埋めて、p型の半導体層44が形成される。このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材51やBox層14にはp型の半導体層44が形成されず、n型の半導体層43の内壁のみに、p型の半導体層44がエピタキシャル成長する。従って、n型の半導体層43及びp型の半導体層44は、Box層14から上方に浮いて形成され、また、シリコン層15とマスク材51との界面よりも下方に後退して形成される。このため、n型の半導体層43及びp型の半導体層44は、その上下にファセットを有する構造となる。p型の半導体層44を形成するときのエピタキシャル成長の条件は、例えば以下のようにすることができる。基板温度:750~850°Cチャンバー内の圧力:10~760TorrSiH2Cl2DCS流量:10~100sccmHCl流量:10~300sccmH2流量:10~50slmB2H6100ppm/H2:0.01~10sccm続いて、例えばウエット薬液DHF等を使用して、図4Fに示すように、シリコン層15の表面のマスク材51を剥離する。次に、例えば800°C程度のアニール処理を施して、トレンチ42に埋め込まれたn型の半導体層43及びp型の半導体層44の活性化やトレンチ42の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。その後、図5Gに示すように、シリコン層15の上面側に、フォトダイオードPD図2参照、転送トランジスタTr1等の画素トランジスタ、フローティングディフュージョンFDを構成する、各部品を形成する。即ち、画素分離部41で分離された各画素に相当するシリコン層15の上面側の一部に、p型半導体ウェル領域26を形成する。また、各画素38における、n型のシリコン層15の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるp型の半導体領域25を形成する。このとき、p型の半導体領域25をn型の半導体層43の上面付近にも形成するので、この部分はn型からp型に変わる。さらに、p型半導体ウェル領域26に、n型半導体領域によるフローティングディフュージョンFDを形成する。そして、フローティングディフュージョンFDとp型の半導体領域25との間のp型半導体ウェル領域26の上に、ゲート絶縁膜27を介して転送デート電極28を形成して、転送トランジスタTr1を形成する。この転送トランジスタTr1の形成と同時に、p型半導体ウェル領域26の他の部分に、一対のソース/ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をCMOSトランジスタを用いて形成する。次に、図5Hに示すように、層間絶縁層31を介して複数層の配線層32を配置した多層配線層33を形成する。なお、n型の半導体層43及びp型の半導体層44の上面側のファセット構造上の空間は、ゲート絶縁膜27又は層間絶縁層31等の絶縁材により埋められる。また、フォトダイオードPDの部分では、n型のシリコン層15によって、n型の電荷蓄積領域23が形成されている。その後、図6Iに示すように、例えばシリコン基板等による支持基板35を、多層配線層33の上に貼り合わせる。その後、裏面側を研磨して、図6Jに示すように、SOI基板16のシリコン基板13及びBox層14を除去すると共に、シリコン層15から成る半導体基体22の裏面側も研磨する。このとき、n型の半導体層43及びp型の半導体層44の裏面側のファセット構造は、研磨により除去され、裏面側がほぼ平坦化される。その後は、図示しないが、上下を反転させて、半導体基体22の裏面側の界面付近に、イオン注入により、p型の半導体領域24を形成する。さらに、半導体基体22上に、カラーフィルタ36及びオンチップレンズ37を順次形成する。このようにして、図1に示した固体撮像装置21を製造することができる。なお、n型の半導体層43及びp型の半導体層44の上下にあるファセット構造は、他の部分よりも半導体が後退した凹部となっており、絶縁体と半導体とは光の反射率が異なるので、光を照射することによりファセット構造の部分を判別することが可能である。従って、このファセット構造を、製造工程時のアライメントマークとして利用することも可能である。上述の本実施の形態の固体撮像装置21によれば、トレンチ42に埋め込まれて形成された、エピタキシャル成長によるn型の半導体層43の内側の、エピタキシャル成長によるp型の半導体層44によって、画素分離部41が構成されている。これにより、画素分離部41の幅を従来の構成よりも縮小することができると共に、トレンチ42の幅よりも画素分離部41の幅を小さくすることができる。そして、トレンチ42を必要なマージンを持って安定した幅に形成しても、画素分離部41の幅を十分に小さくすることが可能になる。さらに、エピタキシャル成長によるp型の半導体層44は、イオン注入による注入欠陥も生じておらず、ホールピニング層として作用する。一方、トレンチ42は、多層配線層33を形成する前のアニール処理で、エッチングダメージが回復されている。このように画素分離部41では、トレンチ42にエッチングダメージがなく、p型の半導体層44がピニング層として形成された状態であるので、配線層32に対して熱の影響を与えずに、画素分離部41の界面での白点や暗電流の発生を抑制することができる。また、p型の半導体層44は、エピタキシャル成長によって形成されているので、基体22の深い位置でもイオン注入領域のように横方向に広がることなく、均一な不純物濃度が維持され、基体22の裏面22b付近での電解強度を強く維持することができる。これにより、画素分離部41の分離能力を向上することができ、光電変換した電荷の隣接する画素38への漏れこみを阻止し、混色を抑制して、感度を向上することができる。本実施の形態の固体撮像装置21によれば、n型の半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型であるため、半導体層43によって、フォトダイオードの面積を拡大することができる。フォトダイオードの面積を拡大することができるので、この点によっても、感度を向上することができ、飽和電荷量Qsの増大を図ることができる。また、多画素化が進んでも、ある程度の面積のフォトダイオードを確保して、十分な感度を得ることを可能にする。一方、フォトダイオードの面積を従来の構成と同等にした場合には、トレンチ42の幅を画素分離部41の幅よりも大きくすることが可能になる。これにより、トレンチ42のアスペクト比を緩和して、トレンチ42を形成する際のリソグラフィや加工のマージンを高めることが可能になる。本実施の形態の固体撮像装置21によって、混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置21を実現することができる。また、本実施の形態の製造方法によれば、トレンチ42内にエピタキシャル成長によってn型の半導体層43及びp型の半導体層44を埋め込んで、画素分離部41を形成する。これにより、p型の半導体層44は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置21を製造することができる。<3.第2の実施の形態固体撮像装置及びその製造方法>本実施の形態も、裏面照射型のCMOS固体撮像装置に適用した場合である。本実施の形態の製造方法では、バルク基板を使用して、裏面照射型のCMOS固体撮像装置を製造する。なお、本実施の形態では、固体撮像装置の構成は、図2に示した第1の実施の形態の固体撮像装置21と同様の構成とする。そのため、重複説明を省略する。本実施の形態では、バルク基板を使用して図2に示した固体撮像装置21を製造する。例えば、以下に説明するようにして、図2に示した固体撮像装置21を製造することができる。まず、図7Aに示すように、バルクのシリコン基板18の上部にn型不純物を導入して、n型シリコン層15とバルク層17とを形成する。バルク層17は、元のシリコン基板18と同様の不純物濃度、例えば、n型或いはp型の低不純物濃度である構成、もしくはn型及びp型の不純物のない構成とする。次に、シリコン層15上に、トレンチ42の形成及びエピタキシャル成長の際のバリアとして、マスク材例えばSiO膜51を成膜する。そして、図7Bに示すように、フォトダイオードPDを分離する画素分離部となる部分に開口を有するように、マスク材51をパターニングする。続いて、図7Cに示すように、パターニングしたマスク材51をマスクとして、トレンチ42を形成する加工を行う。トレンチ42の深さは、シリコン層15を貫通させて、バルク層17で止めるように、加工の時間等の条件を制御する。次に、図8Dに示すように、トレンチ42の内部に、エピタキシャル成長によって、n型不純物例えばリンPや砒素Asをドープしたn型の半導体層43を、700°C前後の温度で成膜する。このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材51にはn型の半導体層43が形成されず、シリコン層15である、トレンチ42の側壁部及びバルク層17に、n型の半導体層43がエピタキシャル成長する。このように、バルク層17の上面にもエピタキシャル成長するので、n型の半導体層43は、トレンチ42の底部から側壁部へつながる形状となる。そして、トレンチ42の両内壁からエピタキシャル成長するn型の半導体層43がくっつくよりも前、間に空間がある状態でエピタキシャル成長を停止する。なお、この後、必要に応じて、フォトダイオードPDの電荷蓄積領域23となるシリコン層15と、n型の半導体層43とのn型不純物の濃度が同程度となるように、n型の半導体層43にさらにn型の不純物をイオン注入することも可能である。n型の半導体層43を形成するときのエピタキシャル成長の条件は、第1の実施の形態と同様とすることができる。次に、ドープ種をp型不純物例えばボロンBやBF2に切り替えて、エピタキシャル成長によって、図8Eに示すように、p型の半導体層44を、700°C前後の温度で成膜する。これにより、トレンチ42の両内壁に形成されたn型の半導体層43の内部の空間を埋めて、p型の半導体層44が形成される。このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材51にはp型の半導体層44が形成されず、n型の半導体層43の内壁及び底部のみに、p型の半導体層44がエピタキシャル成長する。従って、n型の半導体層43及びp型の半導体層44は、シリコン層15とマスク材51との界面よりも下方に後退して形成される。このため、n型の半導体層43及びp型の半導体層44は、その上にファセットを有する構造となる。p型の半導体層44を形成するときのエピタキシャル成長の条件は、第1の実施の形態と同様とすることができる。続いて、例えばウエット薬液DHF等を使用して、図8Fに示すように、シリコン層15の表面のマスク材51を剥離する。次に、例えば800°C程度のアニール処理を施して、トレンチ42に埋め込まれたn型半導体層43及びp型半導体層44の活性化やトレンチ42の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。その後、図9Gに示すように、シリコン層15の上面側に、フォトダイオードPD、転送トランジスタTr1等の画素トランジスタ、フローティングディフュージョンFDを構成する、各部品を形成する。即ち、画素分離部41で分離された各画素に相当するシリコン層15の上面側の一部に、p型半導体ウェル領域26を形成する。また、各画素38における、n型のシリコン層15の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるp型の半導体領域25を形成する。このとき、p型の半導体領域25をn型の半導体層43の上面付近にも形成するので、この部分はn型からp型に変わる。さらに、p型半導体ウェル領域26に、n型半導体領域によるフローティングディフュージョンFDを形成する。そして、フローティングディフュージョンFDとp型の半導体領域25との間のp型半導体ウェル領域26の上に、ゲート絶縁膜27を介して転送デート電極28を形成して、転送トランジスタTr1を形成する。この転送トランジスタTr1の形成と同時に、p型半導体ウェル領域26の他の部分に、一対のソース/ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をCMOSトランジスタを用いて形成する。次に、図9Hに示すように、層間絶縁層31を介して複数層の配線層32を配置した多層配線層33を形成する。なお、n型の半導体層43及びp型の半導体層44の上面側のファセット構造上の空間は、ゲート絶縁膜27又は層間絶縁層31等の絶縁材により埋められる。また、フォトダイオードPDの部分では、n型のシリコン層15によって、n型の電荷蓄積領域23が形成されている。その後、図10Iに示すように、例えばシリコン基板等による支持基板35を、多層配線層33の上に貼り合わせる。その後、裏面側を研磨して、図10Jに示すように、裏面側のバルク層17を研磨する。このとき、n型の半導体層43の底部と側壁部とのつながりを絶つまで研磨して、p型の半導体層44を挟む両側のn型の半導体層43を物理的に分離させる。その後は、図示しないが、上下を反転させて、半導体基体22の裏面側の界面付近に、イオン注入により、p型の半導体領域24を形成する。さらに、半導体基体22上に、カラーフィルタ36及びオンチップレンズ37を順次形成する。このようにして、図1に示した固体撮像装置21を製造することができる。本実施の形態の固体撮像装置は、第1の実施の形態の固体撮像装置21と同じ構成であるため、画素分離部41の幅を縮小することや、画素分離部41の分離能力を向上することができる。そして、光電変換した電荷の隣接する画素への漏れこみを阻止し、混色を抑制して、感度を向上することができる。混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置21を実現することができる。上述の本実施の形態の製造方法によれば、トレンチ42内にエピタキシャル成長によってn型の半導体層43及びp型の半導体層44を埋め込んで、画素分離部41を形成する。これにより、p型の半導体層44は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置21を製造することができる。<4.第3の実施の形態固体撮像装置及びその製造方法>第3の実施の形態の固体撮像装置の概略構成図を、図11に示す。本実施の形態は、表面照射型のCMOS固体撮像装置に適用した場合である。本実施の形態の製造方法では、バルク基板を使用して、表面照射型のCMOS固体撮像装置を製造する。図11に示すように、本実施の形態の固体撮像装置30は、シリコン等の半導体から成るバルク層17の上部に、光電変換部となるフォトダイオードPDと複数の画素トランジスタとから成る単位画素が形成されている。フォトダイオードPDとフローティングディフュージョンFD、転送トランジスタTr1等の画素トランジスタの部分の構成は、図2に示した第1の実施の形態の固体撮像装置21と同様の構成となっている。そのため、ここでは構成の詳細な説明は省略する。フォトダイオードPDとフローティングディフュージョンFD、転送トランジスタTr1等の画素トランジスタの部分の上には、層間絶縁層31を介して複数層の配線層32を配置した多層配線層33が形成されている。本実施の形態の固体撮像装置は、表面照射型であるため、配線層32の配置は、フォトダイオードPDへの光の入射を妨げないように、制限している。具体的には、フォトダイオードPD以外の部分、図11の断面では、p型の半導体ウェル領域26の上の部分に、配線層32が形成されている。多層配線層33と同じの側のバルク層17の表面が受光面となり、この表面上に、図示しない反射防止膜等の絶縁膜、入射光の隣接画素への入射を阻止するための遮光膜図示せず、等が形成される。さらに、多層配線層33の上に、カラーフィルタ36及びオンチップレンズ37が形成されている。固体撮像装置に入射した光は、オンチップレンズ37及びカラーフィルタ36を通って表面側からフォトダイオードPDに照射される。本実施の形態では、シリコン層にトレンチ42が設けられ、このトレンチ42内にエピタキシャル成長による半導体層43が埋め込まれて、固体撮像装置30が構成されている。この半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型のn型半導体層で形成されている。本実施の形態では、特に、エピタキシャル成長によるn型の半導体層43の内部に、エピタキシャル成長によるp型の高濃度pの半導体層44が形成され、このp型の半導体層44により、画素を分離するための画素分離部41が構成されている。このp型の半導体層44は、バルク層17の表面の界面に露出している。そして、製造方法を後述するように、トレンチ42内にn型の半導体層43とp型の半導体層44を順次エピタキシャル成長させて、画素分離部41を形成する。n型の半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型であるため、半導体層43によって、光電変換部を広げることができる。そして、n型の半導体層43は、好ましくは、フォトダイオードPDのn型の電荷蓄積領域23と、n型の不純物の濃度を同程度にする。また、p型の半導体層44は、エピタキシャル成長により形成されているので、イオン注入により形成された不純物領域のような、不純物が横方向水平方向へ広がることが、発生しない。従って、均一な不純物濃度が維持される。さらに、本実施の形態の固体撮像装置30では、n型シリコン層15とバルク層17との界面付近に、p型の高濃度pの半導体領域29が、図中の断面全体にわたって形成されている。なお、このp型の半導体領域29は、図示しないが、画素領域全体にわたって形成されている。このp型の半導体領域29によって、トレンチ42の両内壁のn型の半導体層43が底部でつながらないように分離されている。従って、p型の半導体層44とp型の半導体領域29とによって、隣接する画素38を分離することができる。本実施の形態では、バルク基板を使用して図11に示した固体撮像装置30を製造する。例えば、以下に説明するようにして、図11に示した固体撮像装置30を製造することができる。まず、バルクのシリコン基板を使用して、第2の実施の形態の製造方法のうち、図7A~図8Eに示した各工程と同じ工程を行う。これにより、図8Fに示したと同様に、バルク層17の上のn型シリコン層15にトレンチ42が形成され、このトレンチ42の内部に、エピタキシャル成長によってn型の半導体層43及びp型の半導体層44が形成される。また、シリコン層15の上にはマスク材51が残っている。次に、図12Aに示すように、シリコン層15とバルク層17との界面付近の深い位置に、ボロン等のp型不純物をイオン注入して、p型の半導体領域29を形成する。これにより、n型の半導体層43のトレンチ42の底部と側壁部とのつながりを絶ち、p型の半導体層44を挟む両側のn型の半導体層43を物理的に分離させる。次に、例えばウエット薬液DHF等を使用して、図12Bに示すように、シリコン層15の表面のマスク材51を剥離する。次に、例えば800°C程度のアニール処理を施して、トレンチ42に埋め込まれたn型半導体層43及びp型半導体層44の活性化やトレンチ42の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。その後、図12Cに示すように、シリコン層15の上面側に、フォトダイオードPD、転送トランジスタTr1等の画素トランジスタ、フローティングディフュージョンFDを構成する、各部品を形成する。即ち、画素分離部41で分離された各画素に相当するシリコン層15の上面側の一部に、p型半導体ウェル領域26を形成する。また、各画素38における、n型のシリコン層15の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるp型の半導体領域25を形成する。このとき、p型の半導体領域25をn型の半導体層43の上面付近にも形成するので、この部分はn型からp型に変わる。さらに、p型半導体ウェル領域26に、n型半導体領域によるフローティングディフュージョンFDを形成する。そして、フローティングディフュージョンFDとp型の半導体領域25との間のp型半導体ウェル領域26の上に、ゲート絶縁膜27を介して転送デート電極28を形成して、転送トランジスタTr1を形成する。この転送トランジスタTr1の形成と同時に、p型半導体ウェル領域26の他の部分に、一対のソース/ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をCMOSトランジスタを用いて形成する。さらに、図示しないが、層間絶縁層31を介して複数層の配線層32を配置した多層配線層33を形成する。配線層32は、図11に示したように、フォトダイオードPDへの光の入射を妨げない位置に形成する。n型の半導体層43及びp型の半導体層44の上面側のファセット構造上の空間は、ゲート絶縁膜27又は層間絶縁層31等の絶縁材により埋められる。また、フォトダイオードPDの部分では、n型のシリコン層15によって、n型の電荷蓄積領域23が形成されている。その後は、多層配線層33の上に、カラーフィルタ36及びオンチップレンズ37を順次形成する。このようにして、図11に示した固体撮像装置30を製造することができる。上述の本実施の形態の固体撮像装置30によれば、トレンチ42に埋め込まれて形成された、エピタキシャル成長によるn型の半導体層43の内側の、エピタキシャル成長によるp型の半導体層44によって、画素分離部41が構成されている。これにより、画素分離部41の幅を従来の構成よりも縮小することができると共に、トレンチ42の幅よりも画素分離部41の幅を小さくすることができる。そして、トレンチ42を必要なマージンを持って安定した幅に形成しても、画素分離部41の幅を十分に小さくすることが可能になる。さらに、エピタキシャル成長によるp型の半導体層44は、イオン注入による注入欠陥も生じておらず、ホールピニング層として作用する。一方、トレンチ42は、多層配線層33を形成する前のアニール処理で、エッチングダメージが回復されている。このように画素分離部41では、トレンチ42にエッチングダメージがなく、p型の半導体層44がピニング層として形成された状態であるので、配線層32に対して熱の影響を与えずに、画素分離部41の界面での白点や暗電流の発生を抑制することができる。また、p型の半導体層44は、エピタキシャル成長によって形成されているので、深い位置でもイオン注入領域のように横方向に広がることなく、均一な不純物濃度が維持される。これにより、画素分離部41の分離能力を向上することができ、光電変換した電荷の隣接する画素38への漏れこみを阻止し、混色を抑制して、感度を向上することができる。本実施の形態の固体撮像装置30によれば、n型の半導体層43は、フォトダイオードPDのn型の電荷蓄積領域23と同じ導電型であるため、半導体層43によって、フォトダイオードの面積を拡大することができる。フォトダイオードの面積を拡大することができるので、この点によっても、感度を向上することができ、飽和電荷量Qsの増大を図ることができる。また、多画素化が進んでも、ある程度の面積のフォトダイオードを確保して、十分な感度を得ることを可能にする。一方、フォトダイオードの面積を従来の構成と同等にした場合には、トレンチ42の幅を画素分離部41の幅よりも大きくすることが可能になる。これにより、トレンチ42のアスペクト比を緩和して、トレンチ42を形成する際のリソグラフィや加工のマージンを高めることが可能になる。本実施の形態の固体撮像装置30によって、混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置30を実現することができる。上述の本実施の形態の製造方法によれば、トレンチ42内にエピタキシャル成長によってn型の半導体層43及びp型の半導体層44を埋め込んで、画素分離部41を形成する。これにより、p型の半導体層44は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置30を製造することができる。<5.固体撮像装置の変形例>上述した実施の形態に対する変形例を、以下にいくつか説明する。まず、一変形例として、図2の固体撮像装置21を変形した構成の概略構成図断面図を、図13に示す。図13に示す固体撮像装置50は、図2の固体撮像装置21のエピタキシャル成長により形成されたp型の半導体層44の代わりに、絶縁層45がn型の半導体層43の内部の空間に埋め込まれている。その他の構成は、図2の固体撮像装置21と同様である。この固体撮像装置50の構成によれば、絶縁層45がn型の半導体層43の内部の空間に埋め込まれていることにより、n型の半導体層43でフォトダイオードの面積を拡大することができると共に、絶縁層45によって隣接する画素を分離することができる。絶縁層45としては、例えば、酸化シリコン層や酸化ハフニウム層や酸化タンタル層、窒素シリコン層等、酸化物や窒化物から成る絶縁層を形成することができる。この図13に示す固体撮像装置50を製造する場合には、n型の半導体層43をエピタキシャル成長させた後に、ドープ種をp型に切り替えてエピタキシャル成長させる代わりに、絶縁層45を埋め込む。そして、n型の半導体層43の内部の狭い空間に絶縁層45を埋め込むので、埋め込みが可能なように、絶縁層45の絶縁材料や形成方法を選定する。そして、半導体基体22の上に不要な絶縁層45がある場合には、これを除去して、トレンチ42内のみに絶縁層45を残す。その他の工程は、第1の実施の形態の固体撮像装置21の製造工程と同様にすることができる。また、図13の絶縁層45の代わりに、n型の半導体層43の内部に遮光層を埋め込むことも可能である。遮光層としては、例えば、遮光性を有する金属層を形成することができる。遮光層を埋め込むことにより、隣接する画素への電荷の漏れこみを阻止することや、斜めに入射した光を遮光層で反射させて隣接する画素への入射を阻止することができる。従って、遮光層によって隣接する画素を分離すると共に、混色を抑制し、感度を向上させることができる。なお、トレンチの内壁に形成したエピタキシャル成長による半導体層の内部に絶縁層や遮光層を埋め込む構成は、第1の実施の形態に限らず、他の実施の形態や、その他の構成の固体撮像装置にも適用することができる。また、上述の各実施の形態では、フォトダイオードPDの電荷蓄積領域23がn型である構成として、第1導電型の電荷蓄積領域23をn型とし、第2導電型の半導体領域24,25をp型としていた。この構成では、電子が多数キャリアとなり、正孔が少数キャリアとなる。これに対して、第1導電型をp型とし、第2導電型をn型として、不純物の導電型を各実施の形態と逆にした構成も可能である。この構成では、正孔が多数キャリアとなり、電子が少数キャリアとなる。そして、この構成の場合には、エピタキシャル成長の順序は、トレンチの内壁にp型の半導体層を成長させて、その後内側にn型の半導体層を成長させる。また、上述の各実施の形態では、半導体基体22もしくは多層配線層33の上に直接カラーフィルタ36を形成していた。これに対して、半導体基体22もしくは多層配線層33とカラーフィルタ36との間に、他の層、例えば、平坦化層やパッシベーション層として機能する絶縁層を、設けても構わない。また、各実施の形態の構造を適用する固体撮像装置の構成は、図1に平面図を示した構成に限定されるものではなく、本技術を適用することが可能である任意の構成とすることができる。<6.第4の実施の形態固体撮像装置及びその製造方法>次に、図1に平面図を示した構成以外の固体撮像装置の構成として、第4の実施の形態の固体撮像装置の概略構成図平面図を、図14に示す。本実施の形態は、複数のフォトダイオードが、転送トランジスタを除く他の画素トランジスタを共有した、所謂画素共有の固体撮像装置に適用した場合である。図14に示す固体撮像装置80は、縦2画素、横2画素の計4画素のフォトダイオードPD1,PD2,PD3,PD4とPD5,PD6,PD7,PD8を1共有単位所謂4画素共有としている。そして、この共有単位を複数、2次元配列して画素領域が形成される。1共有単位は、4つのフォトダイオードPD1~PD4とPD5~PD8に対して、その中央に配置された、1つのフローティングディフュージョンFDを有する。そして、各フォトダイオードPD1~PD8に1つ設けられた転送トランジスタTr1と、8つのフォトダイオードPD1~PD8に共通に1つずつ設けられた、選択トランジスタTr2、増幅トランジスタTr3、リセットトランジスタTr4を有する。転送トランジスタTr1は、中央のフローティングディフュージョンFDと、各フォトダイオードPD1~PD4とPD5~PD8との間に配置された転送ゲート電極81を有する。4つのフォトダイオードPD1~PD4とPD5~PD8が形成された、フォトダイオード形成領域は、図14の左右方向、即ち、画素の行方向に連続して形成されており、2行の画素毎の間に、画素トランジスタ用の領域が設けられている。この領域に、選択トランジスタTr2、増幅トランジスタTr3、リセットトランジスタTr4が形成されている。選択トランジスタTr2は、一対のソース/ドレイン領域82,84と選択ゲート電極83とを有して形成されている。増幅トランジスタTr3は、一対のソース/ドレイン領域84,86と増幅ゲート電極85とを有して形成されている。即ち、ソース/ドレイン領域84は、選択トランジスタTr2及び増幅トランジスタTr3で共有されている。リセットトランジスタTr4は、一対のソース/ドレイン領域87,89とリセットゲート電極88とを有して形成されている。リセットトランジスタTr4は、選択トランジスタTr2及び増幅トランジスタTr3とは離れた別の画素トランジスタ用の領域に形成されている。そして、各フォトダイオードPD1~PD8の隣接するフォトダイオード同士間の画素分離部が、前述した第1~第3の実施の形態及び変形例で説明した、画素分離部で形成されている。本実施の形態の固体撮像装置80を製造する際には、前述した第1~第3の実施の形態及び変形例で説明した製造方法を適用することができる。本実施の形態の固体撮像装置80によれば、隣接するフォトダイオード同士間の画素分離部が、前述した第1~第3の実施の形態及び変形例で説明した、画素分離部で形成されているので、白点や暗電流の発生及び混色を抑制し、感度を向上することができる。その他、前述した第1~第3の実施の形態及び変形例と同様の効果を奏する。本実施の形態において、フォトダイオードPD1~PD8と、画素トランジスタTr2,Tr3,Tr4との間の画素分離部に、トレンチの内壁部にエピタキシャル成長層を形成した画素分離部を適用することも可能である。ただし、フォトダイオードPD1~PD8の電荷蓄積領域と、画素トランジスタTr2,Tr3,Tr4のソース/ドレイン領域とは、同じ導電型であるが、不純物の濃度や領域の深さが異なる構成とする場合がある。その場合、前述した実施の形態の製造方法をそのまま適用することが難しいので、製造工程に工夫が必要になる。なお、本実施の形態の構成は、表面照射型のCMOS固体撮像装置に適用することも可能ではあるが、画素共有をしない構成と比較して多層配線層の配線層を配置できる領域が少なくなるため、配線層の設計が難しくなる。従って、本実施の形態の構成は、裏面照射型のCMOS固体撮像装置に適用することが好ましい。<7.第5の実施の形態電子機器>上述した構成の固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、或いは、撮像機能を備えた他の機器、等の電子機器に適用することができる。第5の実施の形態の電子機器の概略構成図を、図15に示す。本実施の形態は、電子機器の一形態として撮像装置カメラに適用した場合である。本実施の形態に係る撮像装置カメラは、例えば、静止画像又は動画を撮影可能なビデオカメラに適用することができる。図15に示すように、固体撮像装置92と、固体撮像装置92に入射光を導く光学系93と、シャッタ装置94と、駆動回路95と、信号処理回路96とを有して、撮像装置カメラ91が構成されている。固体撮像装置92には、上述した各実施の形態のいずれかの固体撮像装置を適用することができる。光学系93は、光学レンズを含んで成り、被写体からの像光入射光を固体撮像装置92の撮像面上に結像させる。これにより、固体撮像装置92内に、一定期間信号電荷が蓄積される。シャッタ装置94は、固体撮像装置92への光照射期間及び遮光期間を制御する。駆動回路95は、固体撮像装置92の電荷の転送動作及びシャッタ装置94のシャッタ動作を制御する駆動信号を供給する。そして、駆動回路95から供給される駆動信号タイミング信号により、固体撮像装置92の信号転送が行われる。信号処理回路96は、固体撮像装置92の出力信号に対して、各種の信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶される、或いは、表示装置に出力される。本実施の形態の電子機器によれば、固体撮像装置92に上述した各実施の形態のいずれかの固体撮像装置を適用することにより、固体撮像装置92において、白点や暗電流の発生及び混色を抑制して、感度を向上することができる。従って、混色がなく、多画素化しても、高い感度でありダイナミックレンジの大きい、画質の良好な電子機器を実現することができる。上述の各実施の形態では、本技術による画素分離部を、固体撮像装置の画素間の素子分離に適用していた。本技術による画素分離部は、固体撮像装置のフォトダイオードと画素トランジスタとの間の素子分離や、一般の半導体装置において隣接する回路素子トランジスタ等の能動素子、受動素子の同じ導電型の半導体領域を分離する素子分離にも適用可能である。なお、本開示は以下のような構成も取ることができる。1半導体層に形成された第1導電型の電荷蓄積領域を含んで成る光電変換部と、前記光電変換部及び画素トランジスタを含んで成る画素と、前記画素が複数配列された画素領域と、前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第1導電型の半導体層と、前記第1導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む固体撮像装置。2前記画素分離部が、エピタキシャル成長による第2導電型の半導体層で形成されている、前記1に記載の固体撮像装置。3前記画素分離部が、絶縁層又は遮光層で形成されている、前記1に記載の固体撮像装置。4前記半導体層の表面側に、層間絶縁層を介して複数層の配線層が設けられた多層配線層が配置され、前記半導体層の裏面側が受光面となる裏面照射型の固体撮像装置である、前記1から3のいずれかに記載の固体撮像装置。5第1導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法であって、半導体層に第1導電型の不純物を注入して、第1導電型の領域を形成する工程と、少なくとも隣接する前記画素の間となる、前記第1導電型の領域に、トレンチを形成する工程と、前記トレンチの内壁部に、エピタキシャル成長により第1導電型の半導体層を形成する工程と、前記第1導電型の半導体層の内部に、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部を形成する工程と、前記トレンチに隣接する部分の前記第1導電型の領域を前記電荷蓄積領域として、前記光電変換部及び前記画素トランジスタから成る前記画素を形成する工程とを有する固体撮像装置の製造方法。6前記画素分離部を、エピタキシャル成長による第2導電型の半導体層で形成する、前記5に記載の固体撮像装置の製造方法。7前記画素分離部を、絶縁層又は遮光層で形成する、前記5に記載の固体撮像装置の製造方法。8前記半導体層の表面上に、層間絶縁層を介して複数層の配線層が設けられた多層配線層を形成する工程と、前記多層配線層上に支持基板を貼り合わせる工程と、前記半導体層の裏面側から研磨を行って、前記画素分離部を露出させる工程と、その後、前記半導体層の裏面に、カラーフィルタ及びオンチップレンズを順次形成する工程とを、さらに有する前記5から7のいずれかに記載の固体撮像装置の製造方法。9前記1から4のいずれかに記載の固体撮像装置と、前記固体撮像装置の光電変換部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを含む電子機器。本技術は、上述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲でその他様々な構成が取り得る。"