"半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、前記トレンチの内面のうち前記不純物拡散層よりも開口側に存在する第1の領域に第1の酸化膜を形成するとともに、前記トレンチの内面のうち前記不純物拡散層により形成される第2の領域に、前記第1の酸化膜よりも厚い第2の酸化膜を形成する、ことを特徴とする半導体装置の製造方法。前記第1の酸化膜及び前記第2の酸化膜の形成は、水蒸気雰囲気中での熱酸化法により行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1の酸化膜及び前記第2の酸化膜の形成は、730~770°Cで行われることを特徴とする請求項2に記載の半導体装置の製造方法。前記不純物拡散層の不純物濃度は、5E20atoms/cm3以上であることを特徴とする請求項1、2又は3に記載の半導体装置の製造方法。前記第2の酸化膜の上に導電層を形成する工程をさらに含むことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、水蒸気雰囲気中での熱酸化法により、前記トレンチの内面に酸化膜を形成する、ことを特徴とする半導体装置の製造方法。前記酸化膜の形成は、730~770°Cで行われることを特徴とする請求項6に記載の半導体装置の製造方法。前記不純物拡散層の不純物濃度は、5E20atoms/cm3以上であることを特徴とする請求項6又は7に記載の半導体装置の製造方法。しかしながら、特許文献1に記載の方法には、ビット線用トレンチの幅が減少すると、トレンチの底面に十分な厚みを持つ酸化膜を形成することが困難になるという問題点がある。詳述すると、半導体装置の微細化の進展に伴い、要求されるビット線幅が細くなり、ビット線用のトレンチ幅も細くなっている。その結果、相対的にトレンチのアスペクト比幅と深さの比が大きくなり、酸化膜形成時にトレンチ内壁の底面に到達する酸素の量は、トレンチの開口側の内壁側面に到達する酸素の量よりも少なくなる。この様な現象は、熱酸化法を用いた場合に特に顕著である。すなわち、熱酸化法によりトレンチ内壁の底面に形成される酸化膜の膜厚は、トレンチ内壁の開口側の側面上に形成される酸化膜の膜厚よりも薄い。ここで、埋め込みビット線は、トレンチの底部側に形成される。したがって、トレンチの底面に形成される酸化膜には、埋め込みビット線と半導体基板との間の絶縁を確実にするために十分な厚みが必要である。トレンチの底面に形成される酸化膜の厚みが十分でない場合、ビット線に電圧が印加されたとき、ビット線と半導体基板との間の絶縁耐圧が不足し、ビット線から半導体基板へリーク電流が流れるからである。また、このリーク電流が、ビット線に接続される拡散層ソース又はドレイン層からの空乏層の延伸を助長し隣接ビット線間を短絡させるからである。リーク電流の問題は、熱酸化の条件を制御し、トレンチの内壁底面上に形成される酸化膜を厚くすることにより解決可能のように思える。しかしながら、その場合には、トレンチの開口側の内壁側面上の酸化膜も、底面上の絶縁膜以上に厚くなってしまい、トレンチ内の空間が減少する。その結果、トレンチのアスペクト比が大きくなり、その後の工程においてトレンチ内の空間に複数の薄膜を形成することが困難になるという別の問題が生じる。酸化膜の形成にCVD法を用いた場合、上記問題は緩和されるものの、根本的な解決には至らない。本発明の一実施の形態に係る半導体装置製造方法は、1半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、2前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、3前記トレンチの内面の内、前記不純物層よりも開口側に存在する第1の領域に第1の酸化膜を形成するとともに、前記トレンチ内面の内前記不純物層により形成される第2の領域に、前記第1の酸化膜よりも厚い第2の酸化膜を形成する、ことを特徴とする。本発明によれば、トレンチの底面に形成される酸化膜を、トレンチの開口側内壁側面に形成される酸化膜よりも厚く形成することができる。これにより、トレンチの幅を縮小しても、トレンチの底部に十分な厚みを持つ酸化膜を形成することができる。本発明の理解を容易にするため、まず、関連する半導体装置について、図9を参照して説明する。ここでは、半導体装置として、DRAMDynamicRandomAccessMemoryを例示する。図9は、DRAMのメモリセル部の部分縦断面図である。図9に示すように、表面201aを有するシリコンからなる半導体基板200に、底面201bを持つトレンチ202a、202bが形成されている。トレンチ同士の間の領域はトランジスタのチャネルとなるシリコンピラー203a、203b、203cを構成している。シリコンピラー203aの両側壁には一対の埋め込みゲート電極208a、208bが形成され、隣接するシリコンピラー203bの両側壁には一対の埋め込みゲート電極208c、208dが形成されている。ゲート電極はワード線として機能する。トレンチ202a,202bの底部には熱酸化膜204を介して埋め込みビット線205a、205bが形成されている。ビット線の延在方向は、半導体装置を平面視した場合図9の情報から見た場合、ワード線の延在方向に垂直な方向である。埋め込みビット線205a、205bは、半導体基板200に形成されるトランジスタのソース/ドレインS/Dを構成する一方の拡散層206a、206bと接続されている。各々のシリコンピラーの上部にはトランジスタの他方のS/Dを構成する拡散層210が形成されている。拡散層210の上にはコンタクトプラグ212を介してキャパシタ213が形成されている。キャパシタ213は下部電極213a、容量絶縁膜213b及び上部電極213cで構成されている。各々のシリコンピラーおよびコンタクトプラグは、層間絶縁膜209および211により互いに絶縁分離されている。各シリコンピラーは、一つの縦型トランジスタに対応する。シリコンピラー203bに注目すると、ビット線205bに接続し、一方のS/Dとなる拡散層206bと、ピラーの両側壁に形成される一対のゲート電極208c、208dと、キャパシタに接続し、他方のS/Dとなる拡散層210とで一つの縦型トランジスタが構成されている。このような縦型トランジスタでは、プレナー型トランジスタとは異なり、ON時に、半導体基板の主面に垂直な方向に形成されたピラー内に、同方向にチャネルが形成される。この縦型トランジスタは、微細化したDRAMに代表される半導体メモリ装置に有効に適用することができる。ここで、縦型トランジスタにおいて、トレンチの底部に形成された熱酸化膜204の厚みが十分でない場合について考える。このような場合、例えば、ビット線205bに電圧が印加されると、熱酸化膜204の絶縁耐圧が不足し、図に下向き矢印で示すように半導体基板200へリーク電流が流れる。そして、このリーク電流が、ビット線205bに接続される拡散層206bからの空乏層207bを、図の右向き湾曲矢印で示すように、隣接拡散層206aへと延伸させる。その結果、隣接ビット線205a,205b間が短絡する。本発明は、トレンチ底部に、トレンチ内壁側面に形成される酸化膜よりも厚みのある酸化膜を形成することを可能にし、これによって、トレンチの幅が縮小されてもトレンチの底部に十分な厚みを持つ酸化膜を形成可能にする。以下、図面を参照して本発明の実施の形態について詳細に説明する。最初に、図1および図2を用いて、本発明の第1の実施の形態により得られる半導体装置の概要について説明する。ここでは、半導体装置としてDRAMDynamicRandomMemoryを例示するが、本発明は、縦型トランジスタを含む種々の半導体装置に適用することが可能である。図1は、DRAMのメモリセル部を斜視した模式図である。図2は図1に対応する平面図である。まず、図1を参照する。シリコンからなる半導体基板100は、一面側図の上方から掘り込まれ、それによって、シリコンピラー101a、101b、101c、102a及び102bが形成されている。これらシリコンピラーは、それぞれセルトランジスタの一部を構成する。シリコンピラー101a、101b、101c、102a及び102bの上には、それぞれキャパシタの下部電極113が形成されている。シリコンピラー101a、101b、101c、102a及び102bの上端部は、セルトランジスタのソース又はドレイン領域の一方として機能する。セルトランジスタのゲート電極を構成するワード線108a、108b、108c、108dは、X方向に沿って延在し、Y方向に並ぶように形成されている。ワード線108a及び108bが、Y方向に関して、シリコンピラー101a、101b及び101cを挟むように配置され、ワード線108c及び108dが、Y方向に関してシリコンピラー102a及び102bを挟むように配置されている。対を成すワード線同士は、図示のように、それらの端部にて互いに接続されてもよい。一方、隣接するが対をなさないワード線間ワード線108bと108cの間は、図示しない絶縁膜により電気的に分離される。ビット線105a、105bは、半導体基板100に形成されたトレンチ内に形成されている。すなわち、ビット線105a、105bの形成位置は、半導体基板100の厚み方向図の上下方向に関してワード線108a~108dの形成位置と異なる。トレンチは、シリコンピラー101a~101c,102a~102bの形成の際に同時に形成される。トレンチは、Y方向に延在し、X方向に並ぶように形成されている。したがって、トレンチの最深部に形成されるビット線105a、105bもまた、Y方向に延在し、X方向に並ぶ。ビット線105a、105bは、シリコンピラー101a~101c,102a~102bの下方に形成されるソース又はドレイン領域の他方に接続される。図では、ビット線とワード線とが接しているように見えるが、これらの間は互いに絶縁されている。半導体基板100の内部には、複数のビット線用トレンチの底部を囲むように高濃度不純物層100bが設けられている。高濃度不純物層100bはビット線が配置されるメモリセル領域内に設けられ、図示しない周辺回路領域には設けられていない。高濃度不純物層100bは、半導体基板100と同一の導電型を有し、半導体基板100よりも高い不純物濃度を有する。また、高濃度不純物層100bは、半導体基板100の一面から離れた位置で、その一面に平行となるように設けられている。セルトランジスタの各々は、1本のビット線と2本のワード線に接続される。例えば、シリコンピラー101aを含むセルトランジスタは、ビット線105aと、一対のワード線108a、108bとに接続される。同様に、シリコンピラー102aを含むセルトランジスタは、ビット線105aと、一対のワード線108c、108dとに接続される。他のシリコンピラーを含むトランジスタも同様である。図1のセルトランジスタの各々は、2本のワード線が1つのシリコンピラーの一対の側面上に形成されたダブルゲート型である。各ビット線は、その両側にシリコンピラー列が存在する場合、一方の列のシリコンピラーを含むセルトランジスタに接続され、他方の列のシリコンピラーを含むセルトランジスタには接続されない。ビット線用トレンチ内にビット線を形成するに先立ち、トレンチの内面には図示しない絶縁膜が形成される。その一部、すなわち、接続側に位置する絶縁膜を部分的に除去して開口を形成し、トレンチ内に形成されるビット線とシリコンピラーの下方の半導体基板内に形成された拡散層と接続する。従って、ビット線は、トレンチ内に形成された絶縁膜シリコン酸化膜によって、他方の列のシリコンピラービット線が接続された側とは反対側のシリコンピラーを含むセルトランジスタとは未接続状態になっている。また、ビット線の底面ビット線用トレンチの底面は絶縁膜によってシリコン基板と絶縁されている。次に、図2を参照する。図2に示すメモリセル領域には、シリコンピラー101a、101b、101c、102a、102b、102c、103a、103b、103cがX方向およびX方向に垂直なY方向に規則的に配置されている。なお、図1は、図2のメモリ領域の一部に対応する範囲を示している。図2では、説明の便宜上9個のシリコンピラーを示しているが、これに限るものではなく、実際には数千~数十万個のシリコンピラーが配置される。したがって、ビット線およびワード線も、実際には数百~数千オーダーの本数となる。図2において、X方向に配置された各シリコンピラーの間にはY方向に延在するビット線105a、105bが形成される。各ビット線は、Y方向に配置された複数のシリコンピラーをそれぞれ含む複数のセルトランジスタに共通に接続される。例えば、ビット線105aは、シリコンピラー101a、102a、103aをそれぞれ含むセルトランジスタに共通に接続される。同様に、他のビット線も複数のシリコンピラーをそれぞれ含むセルトランジスタに共通に接続される。次に、図1および図2に示した半導体装置の製造方法について、ビット線の製造工程を中心に説明する。最初に図3を参照する。5.0E15atoms/cm3のボロンを含有するp型の単結晶シリコンからなる半導体基板100の一面上に、例えば厚さ10nmのシリコン酸化膜からなるパッド酸化膜100aを熱酸化法で形成する。その後、半導体基板100の内部であって、その一面から離れた位置又は領域に、高濃度不純物層100bを形成する。高濃度不純物層100bは、半導体基板100と同じ導電型となるように形成される。例えば、BF2をイオン種として、ドーズ量0.5E15~1.0E15atoms/cm2、加速エネルギー150~200kevの条件でイオン注入を行うことで行われる。なお、このイオン注入は、加速エネルギーを段階的に変化させて複数回行うようにしてもよい。例えば、加速エネルギーを150kevと200kevに変化させ、2回に分けて行なうことができる。こうして、半導体基板100内にボロンを含有する高濃度不純物層100bを形成することができる。高濃度不純物層100b中のボロン濃度は、上記条件の場合、0.5E21~1.0E21atoms/cm3程度となる。高濃度不純物層100bは、半導体基板100の上面に対して平行な方向に延在するように形成される。つまり、高濃度不純物層100bは上端100eと下端100fを有する。上記条件では、上端100eの深さD1は、半導体基板100の表面100dから160nm程度となる。また、高濃度不純物層100bの厚さT1は120nm程度となる。したがって、下端100fはシリコン基板表面100dから280nm程度となる。こうして、半導体基板100内には、高濃度不純物層100bからなるシリコン基板と高濃度不純物層100bの上に位置するシリコン基板100cが形成される。以下の説明では、高濃度不純物層100bからなるシリコン基板を第2基板領域100b、高濃度不純物層の上に位置するシリコン基板100cを第1基板領域100cと呼称する場合がある。なお、上記条件でイオン注入を行なうと、第1基板領域100cおよび第2基板領域100bは、非晶質状態となる。そこで、高濃度不純物層100bを形成した後、例えば、1000°C、10秒の結晶性回復熱処理を行なってこれらの領域を単結晶状態に回復させる。なお、この熱処理は、イオン注入されたボロンの再分布が生じないように行う。上記例示条件であれば、ボロンの再分布は、ほとんど生じない。次に図4および図5を参照する。パッド酸化膜100a上に厚さ160nm程度のシリコン窒化膜104を、例えば、CVDChemicalVaporDeposition法により成膜する。その後、フォトリソグラフィとドライエッチングにより、シリコン窒化膜104を貫く複数のビット線開口105cを形成する。複数のビット線開口105cの各々は、図4に示すように、Y方向に延在する。また、複数のビット線開口105cは、X方向に配列されている。図5は、図4のA-A線断面図である。ビット線開口105cの底部には半導体基板100の表面100dが露出している。なお、ビット線開口105cの幅W1は、例えば、45nmとする。次に、図6に示すように、シリコン窒化膜104をマスクに用いて半導体基板100に対して異方性ドライエッチングを行いトレンチ106を形成する。トレンチ106の深さは、その底面が第2基板領域100b内に位置するように設定する。これにより、トレンチは、第1基板領域100cに対応する第1トレンチ部分第1の領域106cと第2基板領域100bに対応する第2トレンチ部分第2の領域106bとに区分することができる。つまり、トレンチ106の深さは、第1基板領域100cの深さ、すなわち第1トレンチ部分106cの深さD1と、第2基板領域100b内に形成される第2トレンチ部分106bの深さD2との合計となる。第2トレンチ部分106bの深さD2がビット線の高さとなるように、トレンチ106の深さは設定される。例えば、トレンチ106の深さを250nmとし、D1を前述のように160nmとすると、D2は90nmとなる。この場合、トレンチ106の下には、第2の基板領域100bが30nmの厚さで残存する。トレンチの106が高濃度不純物層100bを貫通し、トレンチ106の底面に半導体基板100が露出した場合には、後述する増速酸化の効果が得られない。その結果、関連する半導体装置の製造方法で製造した半導体装置と同様に、リーク電流の問題が生じる。ここで、トレンチ106形成時の深さ制御について説明する。シリコンのドライエッチングには、フッ素ガス含有プラズマや塩素ガス含有プラズマが用いられる。この場合、エッチングは、揮発性のフッ化シリコンや塩化シリコンを反応生成物として発生させ揮発させることにより進行する。エッチング進行中のトレンチ底面にボロンを含有する高濃度不純物層100bが露出すると、揮発性のフッ化ボロンや塩化ボロンがフッ化シリコンや塩化シリコンと共に生成される。フッ化ボロンや塩化ボロンのプラズマ発光はフッ化シリコンや塩化シリコンとは異なる波長を有している。したがって、エッチング中のプラズマ発光をモニターすることにより、高濃度不純物層100bが形成中のトレンチ106内に露出したことを検出することができる。高濃度不純物層100bの露出を検出した後は、高濃度不純物層100bのエッチング速度に関する既知の情報に基づいて、エッチング時間を制御する。これにより、トレンチ106の底面の位置を高濃度不純物層100bの任意の深さに調整することができる。次に、図7に示すように、トレンチ106の内面を含む露出面にシリコン酸化膜110を形成する。この酸化膜の形成には、温度を730~770°Cとし、雰囲気を水蒸気とするウエット酸化法を用いる。第1トレンチ部分106cの側面におけるシリコン酸化膜の膜厚T2が、例えば、10nmとなるようにシリコン酸化膜110を形成する。この時、第2トレンチ部分106bの側面および底面を含む内面には、膜厚T3が20nmとなるシリコン酸化膜107が同時に形成される。第2トレンチ部分106b内面にシリコン酸化膜107が厚く形成される理由は、第2基板領域100bが不純物を高濃度に含有することに起因して増速酸化が生じることによる。なお、増速酸化は、ボロンの他、リンや砒素などの不純物を含む半導体層でも生じる。しかし、リンや砒素はn型半導体を形成するため、p型半導体基板を用いる本実施の形態に係る半導体装置では、隣接ビット線間のリーク電流を助長し、逆効果となる。したがって、本実施の形態では、n形半導体を形成するドナー不純物を用いることはできず、基板と同じ導電型となるアクセプタ不純物を高濃度不純物層100bに用いる必要がある。また、増速酸化を効果的に発現させるためには、温度範囲が上記のように730~770°C、雰囲気が水蒸気であること、また、シリコン基板中の不純物濃度が少なくとも5E20atoms/cm3以上であることが望ましい。温度が770°Cより高い場合、例えば1000°Cなどの条件では増速酸化の効果はほとんど得られない。また、雰囲気が水蒸気ではなくドライ酸素の場合には、増速酸化の効果はほとんど得られない。さらに、不純物濃度が5E20atoms/cm3より低い場合、例えば1E19atoms/cm3などの条件では増速酸化の効果はほとんど得られなくなる。即ち、上記3つの条件の内、一つでも条件が満たされないと、増速酸化の効果はほとんど得られない。特に、ドライ酸素を酸化種として用いえる場合には、その影響が大きい。トレンチ内における酸化種に濃度差が生じるからである。すなわち、トレンチ106の底面近傍では、酸化種の拡散が遅れ酸素が希薄になる。このため、トレンチ106の底面上のシリコン酸化膜107の膜厚T3は、側面上に形成されるシリコン酸化膜110の膜厚T2よりも薄くなる。発明者の実験によれば、この現象はトレンチのアスペクト比が8を超えると顕著に発生する。具体例をあげると、マスクとして用いたシリコン窒化膜104の膜厚が160nmであり、シリコン基板のエッチング深さD1D2が250nmであるなら、トレンチのトータル深さは410nmである。開口の幅W1が45nmであるとすると、トレンチのアスペクト比は約9となる。このようなトレンチの内面に増速酸化を生じない通常のドライ酸化法を用いて酸化膜を形成したとする。その場合、トレンチ106の底面に膜厚T3が10nmとなるようにシリコン酸化膜107を形成すると、トレンチ側面上に形成されるシリコン酸化膜110の膜厚T2は、約17nmとなる。開口の幅が45nmしかないトレンチ106内の側面に膜厚17nmのシリコン酸化膜が形成されると、残存するトレンチの開口の幅W2は11nmとなる。このような状態では、その後の工程で必要となるトレンチの側面保護用のシリコン窒化膜などを形成すると、トレンチ自体が閉塞し、トレンチ内にビット線を形成することができなくなる。本実施の形態では、増速酸化を効果的に用いることにより上記の問題の発生を回避することができる。これに加えて、第2トレンチ部分106bの底面を含む内面に、第1トレンチ部分106cの側面に形成されるシリコン酸化膜110より膜厚の厚いシリコン酸化膜107を形成することができる。これにより、後に形成されるビット線から半導体基板へのリーク電流の発生等を確実に防止することができる。次に、図8に示すように、下部拡散層125形成工程、ビット線コンタクト117形成工程、を経てバリヤ導体膜119aおよび金属膜120aからなるビット線120bを形成する。ビット線120bの上面はシリコン酸化膜107の上面と面一となっている。すなわち、ビット線120bの上面は、第2トレンチ部分106bの内面に形成されたシリコン酸化膜107の上面、および高濃度不純物層100bの上面と面一となっている。本実施の形態では、増速酸化を生じさせる不純物として基板と同じ導電型の高濃度層を用いているので、下部拡散層からの空乏化の延伸が防止され、隣接ビット線間での短絡は生じない。その後、図1に示すように、シリコンピラー101、102の形成工程、ワード線108の形成工程、下部電極113を含むキャパシタの形成工程を経てDRAMを製造することができる。以上のように本実施の形態によれば、トレンチの底面に、トレンチの開口側側面に形成される酸化膜よりも厚い酸化膜を形成することができる。これにより、半導体装置が完成した段階でのビット線底面と半導体基板との間のリーク電流の発生を回避できると共に、ビット線形成に至る工程の間に第1のトレンチ部分の空間が減少して複数の薄膜を形成することができなくなる問題を回避してビット線を形成することができる。以上、本発明についていくつかの実施の形態の即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で、種々の変更変形が可能である。特に上述した材料や数値は、単なる例示であって、上記材料や数値に変えて異なる材料や数値を採用することが可能である。"