半導体層上にZrOxNyからなるゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を有した動作電圧が5V以上のMIS型半導体装置において、前記ゲート絶縁膜は、アモルファス状であり、x、yは、x>0、y>0、および、0.3≦y/x≦10、を満たす、ことを特徴とするMIS型半導体装置。x、yは、1.5≦0.55xy≦1.7、をさらに満たす、ことを特徴とする請求項1に記載のMIS型半導体装置。x、yは、1≦y/x≦5であることを特徴とする請求項1または請求項2に記載のMIS型半導体装置。x≦0.5であることを特徴とする請求項1ないし請求項3のいずれか1項に記載のMIS型半導体装置。前記ゲート絶縁膜は、前記半導体層上に直接接して設けられている、ことを特徴とする請求項1ないし請求項4のいずれか1項に記載のMIS型半導体装置。前記半導体層は、III族窒化物半導体層であることを特徴とする請求項1ないし請求項5のいずれか1項に記載のMIS型半導体装置。動作電圧が10V以上であることを特徴とする請求項6に記載のMIS型半導体装置。半導体層上にZrOxNyからなるゲート絶縁膜をスパッタ法により形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有したMIS型半導体装置の製造方法において、前記スパッタ法では、金属Zrをターゲットとし、窒素ガスおよび酸素ガスを含むガスを流しながら、室温により前記ゲート絶縁膜をアモルファス状で、かつ、x、yが、x>0、y>0、および、0.3≦y/x≦10、を満たすように形成する、ことを特徴とするMIS型半導体装置の製造方法。x、yは、1.5≦0.55xy≦1.7をさらに満たすことを特徴とする請求項8に記載のMIS型半導体装置の製造方法。x、yが、1≦y/x≦5を満たすよう前記ゲート絶縁膜を形成する、ことを特徴とする請求項8または請求項9に記載のMIS型半導体装置の製造方法。x≦0.5を満たすようゲート絶縁膜を形成することを特徴とする請求項8ないし請求項10のいずれか1項に記載のMIS型半導体装置の製造方法。前記ゲート絶縁膜は、前記半導体層上に直接形成する、ことを特徴とする請求項8ないし請求項11のいずれか1項に記載のMIS型半導体装置の製造方法。前記半導体層は、III族窒化物半導体層であることを特徴とする請求項8ないし請求項12のいずれか1項に記載のMIS型半導体装置の製造方法。前記MIS型半導体装置は、動作電圧が5V以上であることを特徴とする請求項8ないし請求項13のいずれか1項に記載のMIS型半導体装置の製造方法。前記MIS型半導体装置は、動作電圧が10V以上であることを特徴とする請求項14に記載のMIS型半導体装置の製造方法。発明者らは、MIS型のパワーデバイスについて、ZrOxNyからなる高誘電率のゲート絶縁膜を採用し、微細化を図ることを検討した。しかし、ゲート絶縁膜にZrOxNyを採用した場合、Oの組成比xとNの組成比yによっては印加電圧を大きくするとしきい値電圧が変動し、動作が不安定になることがわかった。このようなしきい値電圧が変動するという問題点について、特許文献1~3には記載も示唆もされていない。そこで本発明の目的は、半導体層上にZrOxNyからなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したMIS型半導体装置において、しきい値電圧の安定を図ることである。第1の発明は、半導体層上にZrOxNyからなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有した動作電圧が5V以上のMIS型半導体装置において、ゲート絶縁膜は、アモルファス状であり、x、yは、x>0、y>0、および、0.3≦y/x≦10、を満たす、ことを特徴とするMIS型半導体装置である。半導体層には、Si層や、III族窒化物半導体層、III-V族半導体層、II-VI族化合物半導体層、SiC層などを用いることができる。III族窒化物半導体層は、たとえばGaN層、AlGaN層、InGaN層、AlN層、AlGaInN層などである。III-V族半導体層は、GaAs層、GaP層、GaInP層などである。II-VI族化合物半導体層はZnO層などである。半導体層にはn型不純物やp型不純物がドープされていてもよい。また、半導体層は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に半導体層が積層されていてもよい。また、半導体層は材料や組成比、伝導型、不純物濃度などが異なる複数の層で構成されていてもよい。ゲート絶縁膜は、上記に示した酸素組成比x、窒素組成比yを満たす範囲であれば、複数の層で構成されていてもよい。半導体層とゲート絶縁膜は、直接接していてもよいし、半導体層とゲート絶縁膜との間に、絶縁膜などを有していてもよい。この場合絶縁膜にはSiO2、SixNy、ZrO2などを用いることができる。ゲート絶縁膜とゲート電極は、直接接していてもよいし、ゲート絶縁膜とゲート電極との間に、絶縁膜や金属膜を有していてもよい。また、x、yについて、より望ましいy/xの範囲は、1≦y/x≦5とすることである。また、x、yは、1.5≦0.55xy≦1.7を満たすことが望ましい。この範囲であれば、MIS型半導体装置のしきい値変動をより抑制することができ、動作の安定性をより向上させることができる。また、本発明のゲート絶縁膜のx、yの範囲を、さらにx≦0.5の範囲に限定したとしても、しきい値変動をより抑制することができ、動作の安定性をより向上させることができる。また、本発明のMIS型半導体装置は、動作電圧が10V以上である場合に特に有効である。このような高い動作電圧においても、本発明のMIS型半導体装置によればしきい値電圧の変動を抑制することができる。また、本発明のMIS型半導体装置は、パワー半導体素子に好適に採用することができ、MISFET、HFET、IGBTなどの半導体装置に適用することができる。第2の発明は、第1の発明において、1.5≦0.55xy≦1.7、をさらに満たすことを特徴とするMIS型半導体装置である。第3の発明は、第1の発明または第2の発明において、x、yは、1≦y/x≦5であることを特徴とするMIS型半導体装置である。第4の発明は、第1の発明から第3の発明において、x≦0.5であることを特徴とするMIS型半導体装置である。第5の発明は、第1の発明から第4の発明において、ゲート絶縁膜は、半導体層上に直接接して設けられている、ことを特徴とするMIS型半導体装置である。第6の発明は、第1の発明から第5の発明において、半導体層は、III族窒化物半導体層であることを特徴とするMIS型半導体装置である。第7の発明は、第6の発明において、動作電圧が10V以上であることを特徴とするMIS型半導体装置である。第8の発明は、半導体層上にZrOxNyからなるゲート絶縁膜をスパッタ法により形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を有したMIS型半導体装置の製造方法において、スパッタ法では、金属Zrをターゲットとし、窒素ガスおよび酸素ガスを含むガスを流しながら、室温によりゲート絶縁膜をアモルファス状で、かつ、x、yが、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7を満たすように形成する、ことを特徴とするMIS型半導体装置の製造方法である。第9の発明は、第8の発明において、x、yは、1.5≦0.55xy≦1.7をさらに満たすことを特徴とするMIS型半導体装置の製造方法である。第10の発明は、第8の発明または第9の発明において、x、yが、1≦y/x≦5を満たすようゲート絶縁膜を形成する、ことを特徴とするMIS型半導体装置の製造方法である。第11の発明は、第8の発明から第10の発明において、x≦0.5を満たすようゲート絶縁膜を形成することを特徴とするMIS型半導体装置の製造方法である。第12の発明は、第8の発明から第11の発明において、ゲート絶縁膜は、半導体層上に直接形成する、ことを特徴とするMIS型半導体装置の製造方法である。第13の発明は、第8の発明から第12の発明において、半導体層は、III族窒化物半導体層であることを特徴とするMIS型半導体装置の製造方法である。第14の発明は、第8の発明から第13の発明において、MIS型半導体装置は、動作電圧が5V以上であることを特徴とするMIS型半導体装置の製造方法である。第15の発明は、第14の発明において、MIS型半導体装置は、動作電圧が10V以上であることを特徴とするMIS型半導体装置の製造方法である。本発明によれば、MIS型半導体装置に大きな電圧を印加しても、しきい値電圧の変動が抑制され、安定した動作をさせることができる。本発明のゲート絶縁膜によってこのようなしきい値を安定させる効果が得られる理由は明らかではないが、ゲート絶縁膜中の酸素欠乏により生成される準位が、ゲート絶縁膜中の窒素によって低減されるためではないかと推測される。本発明は、動作電圧が5V以上、特に10V以上のMIS型半導体装置に有効であり、パワー半導体素子に利用することができる。また、本発明によるゲート絶縁膜は熱処理に対して安定しており、800°C程度までは結晶化せずアモルファスの状態を保持することができる。そのため、ゲート絶縁膜形成後の熱処理工程の制約が少なくなり、製造工程の自由度が従来に比べて高い。以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。図1は、実施例1のMIS型半導体装置の構成を示した断面図である。実施例1のMIS型半導体装置は、半導体層10と、半導体層10上に接して位置するゲート絶縁膜11と、ゲート絶縁膜11の一部領域上に接して位置するゲート電極12と、を有している。半導体層10は、厚さ600μmのn型Si基板である。Si以外にもIII族窒化物半導体層、III-V族半導体層、II-VI族化合物半導体層、SiC層などを用いることができる。III族窒化物半導体層は、たとえばGaN、AlN、AlGaN、InGaN、AlGaInNなどの層である。また、III-V族半導体層は、たとえば、GaAs、GaP、GaInPなどの層である。また、II-VI族化合物半導体層は、たとえばZnOなどの層である。また、半導体層10の伝導型はn型でなくともよく、p型でも真性でもよい。また、半導体層10は単層でなくてもよく、複数の層によって構成されていてもよい。たとえば、材料、伝導型、組成比、不純物濃度などが異なる層が積層された構成であってもよい。また、半導体層10は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に積層された層であってもよい。ゲート絶縁膜11は、厚さ75nmのアモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすからなる。ゲート絶縁膜11は実施例1のように半導体層10上に接して位置していてもよいが、他の絶縁膜を介して半導体層10上に位置していてもよい。たとえば、半導体層10とゲート絶縁膜11との間にSiO2やSixNy、ZrO2などからなる絶縁膜を有していてもよい。ゲート電極12には、ポリシリコン、Wなどを用いることができる。ゲート電極12は、実施例1のようにゲート絶縁膜11上に直接接して位置していてもよいが、他の層を介してゲート絶縁膜11上に位置していてもよい。たとえば、ゲート絶縁膜11とゲート電極12の間に、他の絶縁膜や金属膜を有していてもよい。実施例1のMIS型半導体装置では、ゲート絶縁膜11としてアモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすを用いているため、5V以上の大きな電圧を印加してもしきい値電圧の変動が抑制され、安定して動作させることができる。そのため、実施例1のMIS型半導体装置は、動作電圧が5V以上、特に10V以上の場合であっても安定した動作が可能である。また、そのような高い動作電圧での安定した動作が可能であることから、FET、HFET、IGBT、などのパワー半導体素子としての利用に適している。また、実施例1のMIS型半導体装置のゲート絶縁膜11は、800°C程度までの熱処理を行っても結晶化せず、アモルファスの状態を維持することができる。そのため、実施例1のMIS型半導体装置は熱的安定性にも優れている。なお、ゲート絶縁膜11のO組成比に対するN組成比y/xは、1≦y/x≦5であることがより望ましい。しきい値電圧の変動がより抑制され、より安定した動作が可能となるためである。また、O組成比xは、x≦0.5をさらに満たすようにしてもよい。このようなx、yの範囲であるゲート絶縁膜11を有した実施例1のMIS型半導体装置についても、しきい値電圧の変動が抑制されており、安定した動作が可能である。次に、実施例1のMIS型半導体装置の製造工程について説明する。まず、n型のSi基板である半導体層10を用意し、半導体層10の表面をアセトン、IPAイソプロピルアルコール、超純水を順に用いて洗浄し、半導体層10表面の油分を除去する。その後、半導体層10をバッファードフッ酸に浸漬させて、半導体層10表面の自然酸化膜を除去する図2a。次に、清浄された半導体層10上に、ECRElectronCyclotronResonance、電子サイクロトロン共鳴スパッタ法によってZrOxNyからなるゲート絶縁膜11を形成する図2b。スパッタは、アルゴンガスに窒素と酸素を混合した混合ガス中で、Zrの金属ターゲットを用いて行い、基板温度は室温とし、圧力は0.07~0.2Paとし、RFパワーは500W、マイクロ波パワーは500Wとする。また、アルゴンガスの流量は15~30sccm、酸素ガスの流量は0.1~3.0sccm、窒素ガスの流量は4.3~17sccmとする。ゲート絶縁膜11のO組成比、N組成比は酸素ガス流量と窒素ガス流量によって制御可能であり、窒素ガス流量に対する酸素ガス流量の比は0.012~0.36とする。なお、上記ECRスパッタ法では、キャリアガスとしてアルゴンを用いたが、キセノンなど他の不活性ガスを用いてもよい。また、ECRスパッタ法以外にも、マグネトロンスパッタなどを用いることができる。ただし、ECRスパッタ法は、他のスパッタ法に比べて低温、高圧力でゲート絶縁膜11を成膜することができる点で利点がある。また、アルゴンガスの流量、酸素ガスの流量、窒素ガスの流量については、必ずしも上記範囲とする必要はないが、上記範囲とすることでZrOxNyのO組成比x、N組成比yの制御性よくゲート絶縁膜11を形成することができる。上記条件によりゲート絶縁膜11を形成すると、ゲート絶縁膜11のO組成比x、N組成比yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7を満たす範囲に形成することができ、ゲート絶縁膜11をアモルファス状に形成することができる。また、発明者らの検討によると、上記温度、圧力の条件下でのECRスパッタ法によると、アルゴンガス、窒素ガス、酸素ガスの流量制御によっては1.5≦0.55xy≦1.7の範囲を外れるO組成比x、N組成比yのZrOxNy膜は作製することができなかった。このことから、本条件下でのECRスパッタ法によってアモルファス状のZrOxNy膜が作製できれば、そのZrOxNy膜は1.5≦0.55xy≦1.7を満たすO組成比x、N組成比yであるものと推察される。また、ゲート絶縁膜11はアモルファス状に形成されるため、半導体層10に格子整合させる必要がなく、Siからなる半導体層10以外にもSiO2などの絶縁膜上や、III-V族化合物半導体、II-VI族化合物半導体、III族窒化物半導体などの化合物半導体層上にも形成することができる。上記条件のECRスパッタ法において、窒素ガス流量に対する酸素ガス流量の比を0.012~0.36とすれば、しきい値電圧の変動が1V以下に抑制されるゲート絶縁膜11を形成することができる。特に窒素ガス流量に対する酸素ガス流量の比を0.036~0.36とすれば、さらにしきい値電圧の変動を0.1V以下に抑制することができる。次に、ゲート絶縁膜11上の所定の領域に、リフトオフ法によってゲート電極12を形成する。より具体的には、ゲート絶縁膜11上にフォトリソグラフィによって所定の領域以外の領域にレジスト膜を形成し、ついで所定の領域およびレジスト膜上に蒸着等によって電極膜を形成し、次にリフトオフによってレジスト膜と、その上の電極膜の一部を除去し、所定の領域にのみ電極膜を残すことで、ゲート絶縁膜11上の所定の領域にのみゲート電極12を形成する。以上によって図1に示す実施例1のMIS型半導体装置が作製される。上記説明した実施例1のMIS型半導体装置の製造方法によれば、ZrOxNyからなり、アモルファス状であって、O組成比x、N組成比yがx>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7を満たすゲート絶縁膜11を形成することができる。そのため、動作電圧が5V以上であっても、しきい値電圧の変動を抑制することができ、安定した動作をさせることが可能である。また、上記の方法によって形成したゲート絶縁膜11は、800°C程度までの熱処理を行ってもアモルファス状を保持することができ、高い信頼性を有している。このように、ゲート絶縁膜11は熱的な安定性が高いため、実施例1のMIS型半導体装置のしきい値電圧は、温度変化によってもほとんど変動せず、安定している。また、同じくゲート絶縁膜11の熱的安定性から、ゲート絶縁膜11形成後の熱処理工程、たとえば電極のアロイ処理工程などにおいて温度の制約が少なくなり、製造工程の自由度が増す。以下、実施例1のMIS型半導体装置についての具体的な評価を実験例として示す。[実験例1]ZrOxNyからなり、xが0.79、yが1.2のアモルファス状のゲート絶縁膜11を有した実施例1のMIS型半導体装置を作製し、しきい値電圧の安定性を検証した。図3は、実施例1のMIS型半導体装置のC-V特性を示したグラフである。印加電圧は、-2Vから5V、5Vから-2V、-2Vから10V、10Vから-2V、-2Vから15V、15Vから-2V、-2Vから5Vと連続的に掃引して変化させた。電圧の掃引速度は0.1V/sとした。図3のように、印加電圧を上記のように掃引してもしきい値電圧はほとんど変化していないことがわかる。特に、印加電圧を-2Vから15V、15Vから-2Vと大きく変化させた場合であっても、しきい値電圧はほとんど変動していない。また、比較例として、ゲート絶縁膜11としてアモルファス状のZrO2を用いた以外は実施例1のMIS型半導体装置と同様の構造のMIS型半導体装置を作製し、そのしきい値の安定性を検証した。図4は、比較例のMIS型半導体装置のC-V特性を示したグラフである。印加電圧は図3の場合と同様にして掃引した。図3のように、印加電圧を-2Vから10V、10Vから-2Vと掃引した場合と、-2Vから15V、15Vから-2Vと掃引した場合でしきい値電圧が大きく変動していることがわかる。また、印加電圧を-2Vから5V、5Vから-2Vと掃引した場合でも、若干しきい値電圧が変動していることがわかる。このように、ZrOxNyからなり、アモルファス状で、x、yが、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすゲート絶縁膜11を有した実施例1のMIS型半導体装置は、大きな電圧を印加してもしきい値電圧の変動がなく、安定して動作させることができることがわかる。また、図3の結果から、動作電圧が5V以上、特に動作電圧が10V以上のMIS型半導体装置において有効であり、そのような動作電圧のMIS型半導体装置であっても安定して動作させることができることがわかる。[実験例2]実施例1のMIS型半導体装置におけるゲート絶縁膜11の形成において、アルゴンガス流量を20sccm、窒素ガス流量を8.5sccmで一定とし、酸素ガス流量を0.1、0.3、0.5、1、3sccmと替えて5つの試料を作製した。ゲート絶縁膜11は、5つの試料のいずれでもアモルファス状に形成されていた。そのゲート絶縁膜11のO組成比x、N組成比yは、図5のグラフに示す通りであった。すなわち、酸素ガス流量が0.1sccm酸素ガス流量/窒素ガス流量が0.0118のときにxがおよそ0.2、yがおよそ1.55図5中のプロット5、酸素ガス流量が0.3sccm酸素ガス流量/窒素ガス流量が0.0353のときにxがおよそ0.24、yがおよそ1.4図5中のプロット4、酸素ガス流量が0.5sccm酸素ガス流量/窒素ガス流量が0.0588のときにxがおよそ0.45、yがおよそ1.45図5中のプロット3、酸素ガス流量が1sccm酸素ガス流量/窒素ガス流量が0.1176のときにxがおよそ0.76、yがおよそ1.24図5中のプロット2、酸素ガス流量が3sccm酸素ガス流量/窒素ガス流量が0.3529のときにxがおよそ1.85、yがおよそ0.55図5中のプロット1、であった。この図5のグラフから、5つの試料のいずれについても、ゲート絶縁膜11のO組成比x、N組成比yが、直線0.55xy=1.6を中心としてyが±0.1の幅を有する範囲、すなわち、1.5≦0.55xy≦1.7を満たす範囲に含まれていることがわかる。図6は、図5で用いた5つの試料について、しきい値電圧のシフト量を示したグラフである。印加電圧を-2Vから10Vまで掃引し、10Vから-2Vまで掃引し、-2Vから15Vまで掃引した場合のしきい値電圧のシフト量である。横軸は、ゲート絶縁膜11の材料であるZrOxNyの窒素原子濃度/酸素原子濃度つまりy/xであり、縦軸はしきい値電圧のシフト量Vである。また、比較例として、y/x=0、すなわちゲート絶縁膜11をZrO2とした場合についても、同様に印加電圧を掃引して、しきい値電圧のシフト量を調べた。図6中のプロットに付した番号は、図5中に付したプロットの番号と対応している。ゲート絶縁膜11をZrO2とした比較例ではしきい値電圧のシフト量がおよそ4.8Vであるのに対し、他の5つの試料ではしきい値電圧のシフト量が1V以下であった。このように、ZrOxNyにおける窒素と酸素の組成比y/xが、0.3≦y/x≦10であれば、しきい値電圧のシフト量が1V以下となることがわかった。シフト量が1V以下であれば、動作電圧が5V以上、特に10V以上である実施例1のMIS型半導体装置を安定して動作させることができる。なお、y/xを10以下としたのは、ZrOxNyの窒素の割合が大きくなるため導電性であるZrNに物性が近づき、絶縁膜としての機能を果たせなくなるためである。また、より望ましいy/xの範囲は1≦y/x≦5である。この範囲であれば、図6のように、しきい値電圧のシフト量を0.1V以下とすることができ、実施例1のMIS型半導体装置をより安定して動作させることができる。またO組成比xは、0.5以下であってもよい。xがこの範囲であっても、x、yが、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすのであれば、図6に示すように、実施例1のMIS型半導体装置はしきい値電圧のシフト量を1V以下とすることができ、安定した動作をさせることができる。なお、本発明のMIS型半導体装置は、実施例1に示した構造に限るものではなく、半導体層上にゲート絶縁膜、ゲート電極が順に形成された構造であれば任意の構造であってよい。また、実施例1のMIS型半導体装置では、ゲート絶縁膜11を単層としているが、上記x、yの範囲を満たすアモルファス状のZrOxNyからなるのであれば、O組成比x、N組成比yの異なる複数の層で構成されていてもよい。図7は、実施例2のHFET100の構成を示した図である。HFET100は、Siからなる基板101と、基板101上にAlNからなるバッファ層102を介して位置するノンドープのGaNからなる第1キャリア走行層103を有している。また、第1キャリア走行層103上の互いに離間した2つの領域上に、2つに分離して形成されたノンドープのGaNからなる第2キャリア走行層104と、2つの分離した第2キャリア走行層104上にそれぞれ位置するAl025Ga075Nからなるキャリア供給層105を有していて、第2キャリア走行層104とキャリア供給層105はヘテロ接合している。第2キャリア走行層104とキャリア供給層105は、選択的に再成長させて形成した層である。また、2つの分離したキャリア供給層105のうち、一方のキャリア供給層105上に形成されたソース電極106と、他方のキャリア供給層105上に形成されたドレイン電極107と、を有している。ソース電極106およびドレイン電極107はTi/Alキャリア供給層105側からTi、Alの順からなる。また、2つの第2キャリア走行層104およびキャリア供給層105の領域に挟まれ第2キャリア走行層104の形成されていない第1キャリア走行層103上、2つの第2キャリア走行層104およびキャリア供給層105の領域が離間して向かい合う側の第2キャリア走行層104およびキャリア供給層105の2つの側端面111、キャリア供給層105上に、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすからなる絶縁膜108を有している。また、この絶縁膜108を介して、第2キャリア走行層104の形成されていない第1キャリア走行層103上、および2つの側端面111に形成されたゲート電極109を有している。ゲート電極109は、Ni/Au絶縁膜108側からNi、Auの順からなる。このゲート電極109は、側端面111近傍のキャリア供給層105上にも、絶縁膜108を介して延伸していて、ソース電極106側とドレイン電極107側それぞれに0.5μm延伸している。このように延伸させることで、ゲート電極109に正の電圧を印加した際に、側端面111近傍により多くの電子を蓄積することができ、その延伸されたゲート電極109の下部にあたる領域の2DEGの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。第1キャリア走行層103の厚さは2μm、第2キャリア走行層104の厚さは100nm、キャリア供給層105の厚さは25nmである。また、絶縁膜108の厚さは40nmである。また、ソース電極106とゲート電極109との間隔は1.5μm、ゲート電極109とドレイン電極107との距離は6.5μmであり、ゲート電極109はソース電極106よりに位置した非対称な構成となっている。このようにゲート電極109をドレイン電極107よりもソース電極106に近い位置とすることで、耐圧性の向上を図っている。基板101には、Si以外に、サファイア、SiC、ZnO、スピネル、GaNなどの従来よりIII族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。バッファ層102には、AlNのほか、GaNを用いてもよく、AlN/GaNなどの複数の層であってもよい。また、第1キャリア走行層103は、任意の組成比のIII族窒化物半導体でよいが、結晶性等の点からGaNが望ましい。また、第1キャリア走行層103はn型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層102を形成せず、直接基板101上に第1キャリア走行層103が形成されていてもよい。第2キャリア走行層104はGaN、キャリア供給層105はAlGaNであるが、キャリア供給層105のバンドギャップが第2キャリア走行層104よりも大きくなるようにIII族窒化物半導体の組成比が選択されていれば、第2キャリア走行層104およびキャリア供給層105は任意のIII族窒化物半導体でよい。たとえば、第2キャリア走行層104としてInGaNを用い、キャリア供給層105としてGaNないしAlGaNを用いてもよい。また、キャリア供給層105は、Siなどの不純物がドープされたn型としてもよい。また、キャリア供給層105上にキャップ層を設けた構造としてもよい。また、第2キャリア走行層104は、第1キャリア走行層103と同一組成であってもよいし、異なる組成比のIII族窒化物半導体材料であってもよい。第2キャリア走行層104とキャリア供給層105とのヘテロ接合により、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面110近傍であって第2キャリア走行層104側には、2DEGが形成される図1の点線で示した部分。第2キャリア走行層104とキャリア供給層105は、ゲート電極109によって互いに離間された2つの領域に形成されているため、2DEGもまた、キャリア供給層105上にソース電極106が形成されている側ソース-ゲート側と、キャリア供給層105上にドレイン電極107が形成されている側ゲート-ドレイン側の2つの領域に分離して形成される。ソース電極106およびドレイン電極107は、トンネル効果によってキャリア供給層105を介して第2キャリア走行層104にオーミックコンタクトをとる。ソース電極106およびドレイン電極107の材料として、Ti/Al以外にも、Ti/Auなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極106およびドレイン電極107直下のキャリア供給層105、第2キャリア走行層104の領域に、高濃度にSiをドープしたり、ソース電極106およびドレイン電極107直下のキャリア供給層105の厚さを薄くしてもよい。絶縁膜108は、ゲート絶縁膜と保護膜とを兼ねたものである。ゲート絶縁膜は、絶縁膜108のうち、第1キャリア走行層103、第2キャリア走行層104、およびキャリア供給層105と、ゲート電極109との間に挟まれて位置する領域108aである。もちろん、ゲート絶縁膜と保護膜とを兼ねずともよく、ゲート絶縁膜部分がアモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすであれば、保護膜部分については別の材料としてもよい。保護膜部分を別材料とする場合、SiO2、SiNx、Al2O3、HfO2、ZrO2、AlNなどを用いることができる。また、絶縁膜108は単層であるが、絶縁膜108の全部または一部を、上記x、yを満たすアモルファス状のZrOxNyからなる層を含む複数の層で構成してもよい。ゲート電極109は、Ni/Auの他にも、Ti/Al、Wやポリシリコンなどを用いてもよい。実施例2のHFET100の動作について説明する。HFET100は、ゲート電極109にバイアス電圧が印加されていない状態では、2DEGがソース-ゲート側と、ゲート-ドレイン側に分離され、電気的に接続されていない。したがって、ソース-ドレイン間に電流は流れず、オフ状態となっている。つまり、HFET100はノーマリオフ特性を有している。一方、ゲート電極109に閾値電圧以上のバイアス電圧が印加されると、絶縁膜108を介してゲート電極109と接している領域、すなわち、第2キャリア走行層104の形成されていない第1キャリア走行層103表面近傍、第2キャリア走行層104およびキャリア供給層105の向かい合う側端面111近傍に電子が蓄積され、この蓄積された電子を介してソース-ゲート側の2DEGとゲート-ドレイン側の2DEGが電気的に接続される。その結果、ソース-ドレイン間に電流が流れ、オン状態となる。また、このHFET100では、第2キャリア走行層104は、第1キャリア走行層103上に選択的に再成長された層であるから、第1キャリア走行層103と第2キャリア走行層104との界面に再成長に伴う不純物が混入しているが、第2キャリア走行層104中の再成長に伴う不純物は、第1キャリア走行層103から離れるにしたがって減少している。そのため、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面110においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層105は、第2キャリア走行層104を再成長させたのちに、第2キャリア走行層104に連続して選択的に再成長させた層であるから、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面110の平坦性は、直接第1キャリア走行層103上にキャリア供給層105を再成長させた場合の第1キャリア走行層103とキャリア供給層105とのヘテロ接合界面よりも高くなっている。そのため、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面110近傍であって第2キャリア走行層104側に形成される2DEGの移動度を低下させてしまうことがない。したがって、実施例2のHFET100は、ノーマリオフでありながら、オン抵抗の低い構造となっている。なお、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第2キャリア走行層104の厚さを50nm以上とすることが望ましい。また、HFET100では、第1キャリア走行層103上に形成された絶縁膜108の上端が、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面110よりも低い位置第1キャリア走行層103により近い位置となるように、絶縁膜108の厚さを第2キャリア走行層104の厚さよりも薄くしている。これにより、ゲート電極109に正の電圧を印加した際に、2つの側端面111近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。また、HFET100では、ゲート絶縁膜絶縁膜108のうち、第1キャリア走行層103、第2キャリア走行層104、およびキャリア供給層105とゲート電極109との間に位置する領域108aとして、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすを用いている。そのため、HFET100を5V以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。次に、実施例2のHFET100の製造工程について、図を参照に説明する。まず、Siからなる基板101上に、AlNからなるバッファ層102をMOCVD法によって形成する。そして、バッファ層102上にノンドープGaNからなる第1キャリア走行層103をMOCVD法によって形成する図8a。キャリアガスには水素と窒素、窒素源にはアンモニア、Ga源にはTMGトリメチルガリウム、Al源にはTMAトリメチルアルミニウム、を用いる。次に、第1キャリア走行層103上の所定の領域に、CVD法によってSiO2からなるマスク113を形成し、マスク113を挟んで2つの離間した領域にはマスク113を形成せず第1キャリア走行層103表面を露出させる図8b。マスク113は、III族窒化物半導体の成長を阻害する材料であれば何でもよく、SiO2のほか、Si3N4、Al2O3、HfO2、ZrO2などの絶縁膜などを用いることができる。次に、第1キャリア走行層103上に、MOCVD法によってノンドープGaNからなる第2キャリア走行層104を再成長させる。ここで、マスク113上は結晶成長が阻害されてGaNが成長しないため、マスク113の形成されていない2つの離間した領域上にのみ、第2キャリア走行層104が選択的に再成長する図8c。この再成長時において、第1キャリア走行層103と第2キャリア走行層104との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第2キャリア走行層104が成長するにしたがって、第2キャリア走行層104表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。第2キャリア走行層104を所定の厚さまで成長させた後、続けてAl025Ga075Nからなるキャリア供給層105をMOCVD法によって成長させる。ここにおいても、マスク113上は結晶成長が阻害されるため、2つの第2キャリア走行層104上にのみ、キャリア供給層105が選択的に成長する。キャリア供給層105の形成時において、第2キャリア走行層104の平坦性は回復し、不純物の混入が減少しているため、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク113は、キャリア供給層105を所定の厚さまで成長させたのちに除去する図8d。次に、第2キャリア走行層104が形成されていない第1キャリア走行層103上、2つの領域の第2キャリア走行層104およびキャリア供給層105が離間して向かい合う側の第2キャリア走行層104およびキャリア供給層105の2つの側端面111、キャリア供給層105上に、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすからなる絶縁膜108を形成する図8e。絶縁膜108は、ゲート絶縁膜とキャリア供給層105の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。ここで、絶縁膜108の形成には、ECRスパッタ法を用い、アルゴンガスに窒素と酸素を混合した混合ガス中で、Zrの金属ターゲットを用いて行い、基板温度は室温とし、圧力は0.07~0.2Paとし、RFパワーは500W、マイクロ波パワーは500Wとする。また、アルゴンガスの流量は15~30sccm、酸素ガスの流量は0.1~3.0sccm、窒素ガスの流量は4.3~17sccmとする。ゲート絶縁膜11のO組成比、N組成比は酸素ガス流量と窒素ガス流量によって制御可能であり、窒素ガス流量に対する酸素ガス流量の比は0.012~0.36とする。この条件により、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすからなる絶縁膜108を形成することができる。次に、ソース電極106、ドレイン電極107を形成する領域の絶縁膜108を除去してキャリア供給層105を露出させ、その露出したキャリア供給層105上に蒸着とリフトオフによってソース電極106、ドレイン電極107を形成する。また、第2キャリア走行層104が形成されていない第1キャリア走行層103上、2つの側端面111、その側端面111近傍のキャリア供給層105上に、蒸着とリフトオフによってゲート電極109を形成する。以上によって図1に示すHFET100が製造される。このHFET100の製造方法によれば、第2キャリア走行層104とキャリア供給層105とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。また、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすからなる絶縁膜108を形成することができるため、HFET100を5V以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。なお、上記HFET100の製造方法において、選択成長に用いたマスク113は、キャリア供給層105の形成後に除去しているが、マスク113として、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすを用い、これを除去せずにゲート絶縁膜としてそのまま利用してもよい。図9は、実施例3のHFET400の構成を示した図である。HFET400は、実施例1のHFET100における第2キャリア走行層104およびキャリア供給層105に替えて、第2キャリア走行層404とキャリア供給層405の対を3対形成したものであり、第1キャリア走行層103側から順に、第2キャリア走行層404a、キャリア供給層405a、第2キャリア走行層404b、キャリア供給層405b、第2キャリア走行層404c、キャリア供給層405cの順に積層された構造である。他の構成についてはHFET100と同様である。この3対の第2キャリア走行層404およびキャリア供給層405は、HFET100の第2キャリア走行層104およびキャリア供給層105と同様に、いずれも第1キャリア走行層103上に選択的に再成長された層である。第2キャリア走行層404aとキャリア供給層405aとのヘテロ接合界面440aであって第2キャリア走行層404a側、第2キャリア走行層404bとキャリア供給層405bとのヘテロ接合界面440bであって第2キャリア走行層404b側、第2キャリア走行層404cとキャリア供給層405cとのヘテロ接合界面440cであって第2キャリア走行層404c側、にそれぞれ2DEGが形成される。また、第2キャリア走行層404とキャリア供給層405は、第1キャリア走行層103上に選択的に再成長された層であるから、これらのヘテロ接合界面440a、b、cは平坦性が高く、ヘテロ接合界面440a、b、c近傍の領域は再成長に伴って混入した不純物がほとんど見られない。したがって、これらのヘテロ接合界面440a、b、c近傍に形成される2DEGは、移動度の低下が抑制されており、オン抵抗が低減されている。以上のように、実施例3のHFET400では、移動度の低下が抑制された2DEGの層が3つ形成されているため、さらにオン抵抗が低減された構造となっている。また、実施例3のHFET400では、実施例2のHFET100と同様に、ゲート絶縁膜絶縁膜108のうち、第1キャリア走行層103、第2キャリア走行層404、およびキャリア供給層405と、ゲート電極109との間に位置する領域108aとして、アモルファス状のZrOxNyただしx、yは、x>0、y>0、0.3≦y/x≦10、および、1.5≦0.55xy≦1.7、を満たすを用いている。そのため、HFET400を5V以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。なお、上記実施例3では、第2キャリア走行層404a、b、cはいずれも同一組成とし、キャリア供給層405a、b、cのいずれも同一組成としたが、第2キャリア走行層404aとキャリア供給層405a、第2キャリア走行層404bとキャリア供給層405b、第2キャリア走行層404cとキャリア供給層405cがそれぞれヘテロ接合となり、その界面近傍に2DEGが形成されるのであれば、第2キャリア走行層404a、b、cをそれぞれ異なる組成としてもよく、キャリア供給層405a、b、cをそれぞれ異なる組成としてもよい。また、実施例2、3では、MIS型半導体装置のより具体的な例としてHFETを示したが、本発明はこれに限るものではなく、従来知られているMIS型構造を有した任意の半導体装置に適用可能である。たとえば、FETやIGBT絶縁ゲートバイポーラトランジスタなどにも本発明を適用することができる。