"内部電極の設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装構造であって、前記積層セラミックキャパシタの内部電極層と前記回路基板とは、互いに水平方向になるように配置されて、前記外部端子電極と前記回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さTsは、前記積層セラミックキャパシタの厚さTMLCCの1/3未満である積層セラミックキャパシタの回路基板実装構造。前記積層セラミックキャパシタは、水平方向に実装されるようにテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項1に記載の積層セラミックキャパシタの回路基板実装構造。前記積層セラミックキャパシタの誘電体層の層数は、200層以上である請求項1または2に記載の積層セラミックキャパシタの回路基板実装構造。前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、3μm以下である請求項1または2に記載の積層セラミックキャパシタの回路基板実装構造。前記積層セラミックキャパシタの誘電体層は、層数が200層以上で、誘電体の厚さは、3μm以下である請求項1または2に記載の積層セラミックキャパシタの回路基板実装構造。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置されて、前記外部端子電極と前記回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さTsは、前記積層セラミックキャパシタの厚さTMLCCの1/3未満である積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項6に記載の積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタの誘電体層の層数は、200層以上である請求項6または7に記載の積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、3μm以下である請求項6または7に記載の積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタの誘電体層は、層数が200層以上で、誘電体の厚さは、3μm以下である請求項6または7に記載の積層セラミックキャパシタの回路基板実装方法。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、前記ランドは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、前記積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDa、長さをLLANDaとして定義すると、WMLCC、LMLCC、WLANDa及びLLANDaの関係は、下式、0<LLANDa/LMLCC≦1.20<WLANDa/MLCCC≦1.2を満たす積層セラミックキャパシタの回路基板実装方法。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、前記積層セラミックキャパシタの内部電極層と前記回路基板とが互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、前記ランドは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられる、積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDb、長さをLLANDbとして定義すると、WMLCC、LMLCC、WLANDb及びLLANDbの関係は、下式、0<LLANDb/LMLCC≦1.20<WLANDb/WMLCC≦1.2を満たす請求項12に記載の積層セラミックキャパシタの回路基板実装方法。前記外部端子電極と前記ランドとを導電接続する導電材の高さTsは、前記積層セラミックキャパシタの厚さTMLCCの1/3未満である請求項11~13のうちのいずれか一つに記載の積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項11~13のうちのいずれか一つに記載の積層セラミックキャパシタの回路基板実装方法。前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項14に記載の積層セラミックキャパシタの回路基板実装方法。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、前記ランドパターンは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、前記積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDa、長さをLLANDaとして定義すると、WMLCC、LMLCC、WLANDa及びLLANDaの関係は、下式、0<LLANDa/LMLCC≦1.20<WLANDa/WMLCC≦1.2を満たす回路基板上のランドパターン。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、前記ランドパターンは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられ、前記積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDb、長さをLLANDbとして定義すると、WMLCC、LMLCC、WLANDb及びLLANDbの関係は、下式、0<LLANDb/LMLCC≦1.20<WLANDb/WMLCC≦1.2を満たす回路基板上のランドパターン。内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタと、前記積層セラミックキャパシタが収納される収納部が設けられる包装シートと、を含み、前記内部電極は、前記収納部の底面を基準に水平に配置されるように整列され、前記積層セラミックキャパシタが整列された包装シートがリール形態に巻き取られた積層セラミックキャパシタの包装体。前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜をさらに含む請求項19に記載の積層セラミックキャパシタの包装体。前記積層セラミックキャパシタの包装体は、リール形態に巻き取られた請求項19または20に記載の積層セラミックキャパシタの包装体。前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項19または20に記載の積層セラミックキャパシタの包装体。前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅WMLCC及び厚さTMLCCが同一または類似である請求項21に記載の積層セラミックキャパシタの包装体。幅WMLCC及び厚さTMLCCが同一または類似な積層セラミックキャパシタの水平方向整列方法であって、前記積層セラミックキャパシタを移送部に実装して、該積層セラミックキャパシタが連続して移送されるようにするステップと、前記移送部によって移送される前記積層セラミックキャパシタに磁場を印加し、内部電極層が該磁場及び磁気抵抗が減る方向に整列されるようにするステップと、を含む積層セラミックキャパシタの水平方向整列方法。前記磁場印加ステップを経った前記積層セラミックキャパシタの前記内部電極層は、前記移送部の進行方向を基準に水平に配置される請求項24に記載の積層セラミックキャパシタの水平方向整列方法。前記移送部は、前記積層セラミックキャパシタが一定に整列されるようにする一対のガイド部を、さらに含む請求項24に記載の積層セラミックキャパシタの水平方向整列方法。前記一対のガイド部間の間隔gは、前記積層セラミックキャパシタの幅をWMLCC、厚さをTMLCC、長さをLMLCCとして定義すると、下式、√W2MLCCT2MLCC<g<min√L2MLCCT2MLCC,√L2MLCCW2MLCCを満足する請求項26に記載の積層セラミックキャパシタの水平方向整列方法。このような振動音は、大概、可聴振動数20~20,000Hzの振動音にあたることで、該振動音は人に不快な音域にある場合もあり、これに対する解決策が必要になった。最近、このような振動音による問題点を解決するために、積層セラミックキャパシタの外部端子の弾性的変形によって振動を防止する技術、圧電及び電歪によって発生する振動の電波を抑制して雑音の発生を低減するようにする別途の部品を取り入れる技術、及び基板の振動を抑制するために実装された積層型セラミックキャパシタの周辺に基板ホールを設ける技術など、多様な技術が示されている。しかしながら、これらの技術では別途の処理工程が必要で、この工程の複雑さに比べて、十分な振動防止の効果が得られていないのが実情であった。一方、積層セラミックキャパシタには、幅と厚さとが実質的に等しいものがある。幅及び厚さが実質的に等しい積層セラミックキャパシタの場合、印刷回路基板にこれを実装する際、該積層セラミックキャパシタの見掛けからその各内部導体の方向性を認識することができないため、印刷回路基板に積層セラミックキャパシタが、各内部導体の方向性と無関係に実装されてしまう。ところが、印刷回路基板に実装される積層セラミックキャパシタの各内部導体の方向によって積層セラミックキャパシタの特性の差が発生し、特に積層セラミックキャパシタの圧電性による振動騒音特性に大きな差が生じる。最近の実験結果によれば、積層セラミックキャパシタの実装方向、及び、積層セラミックキャパシタの外部電極端子とランドとを連結する導電材の量は、これらが互いに相関関係にあること、また、振動騒音の特性に大きい影響を及ぼすこと、が明らかになった。特に、積層セラミックキャパシタの内部電極面が印刷回路基板面と水平になるように実装し、該積層セラミックキャパシタの外部電極端子とランドとを連結する導電材の高さを減少させた場合、振動騒音を大きく減少させることができる。しかし、これを実現するためには、所定の実装構造、実装方法、基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法が必要であるのが実情である。本発明は上記の問題点に鑑みて成されたものであって、圧電現象による振動によって発生する騒音を減少させることができる積層セラミックキャパシタの回路基板実装構造、実装方法及びこのため回路基板のランドパターン、水平方向にテーピングした積層セラミックキャパシタの包装体並びに水平方向整列方法を提供することに、その目的がある。上記目的を解決するために、本発明の好適な実施形態による積層セラミックキャパシタの回路基板への実装構造は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装構造であって、該積層セラミックキャパシタの内部電極層と前記回路基板とは、水平方向になるように配置され、前記外部端子電極と回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さTsは、前記積層セラミックキャパシタの厚さTMLCCの1/3未満になる。前記積層セラミックキャパシタは、リールReelのような包装体で包装される際、該積層セラミックキャパシタの内部電極が、回路基板に対し水平方向に実装可能なように、一方向に整列させるテーピングtapingを施したもので、幅WMLCC及び厚さTMLCCが同一または類似なものであってもよい。ここで、積層セラミックキャパシタの幅及び厚さの同一とは、物理的な完全同一ではなく、社会通念上同一であることを意味し、類似とは、0.75≦TMLCC/WMLCC≦1.5の範囲内であることに注意されたい。一方、積層セラミックキャパシタの内部電極間の誘電体の層数が多いか、または、該誘電体に印加される電界が大きいほど、積層セラミックキャパシタの圧電性による応力及び機械的変形が大きくなる。そのため、誘電体の層数が200層以上、または誘電体の厚さが3μm以下の場合、相当な振動騒音が発生するようになる。そのため、積層セラミックキャパシタの誘電体層の層数は、200層以上であってもよく、誘電体層の誘電体の厚さは、3μm以下であってもよい。ここで、該積層セラミックキャパシタの誘電体層は、層数が200層以上であると共に誘電体の厚さは3μm以下であってもよい。一方、本発明の他の好適な実施形態に係る積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続される外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置され、前記外部端子電極と前記回路基板のランドとを導電接続し、前記外部端子電極と前記ランドとを導電接続する導電材の高さTsは、前記積層セラミックキャパシタの厚さTMLCCの1/3未満になるように設定する。同様に、積層セラミックキャパシタは、水平方向に実装されるように整列させるテーピングを施して、幅WMLCC及び厚さTMLCCが同一または類似である。また、前述のように、積層セラミックキャパシタの誘電体層の層数は、200層以上であってもよく、誘電体層の誘電体の厚さは、3μm以下であってもよい。ここで、該積層セラミックキャパシタの誘電体層は、層数が200層以上であると共に、誘電体の厚さは3μm以下であってもよい。また、本発明のさらに他の好適な実施形態による積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該回路基板の表面に積層セラミックキャパシタが実装されるランドを設け、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置して、前記外部端子電極と前記回路基板のランドとを導電接続し、該ランドは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて回路基板の表面に複数個設けられている。前記積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDa、長さをLLANDaとして定義すると、WMLCC、LMLCC、WLANDa及びLLANDaの関係は、0<LLANDa/LMLCC≦1.2、0<WLANDa/LMLCC≦1.2であるのが望ましい。ここで、ランドは、ソルダレジストが覆われることなく露出した部分を意味する。また、本発明のさらに他の好適な実施形態による積層セラミックキャパシタの回路基板実装方法は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、該回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、該積層セラミックキャパシタの内部電極層と前記回路基板とが水平方向になるように配置して、前記外部端子電極と回路基板のランドとを導電接続し、該ランドは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極が設けられた縁部に対応するように離間されて、回路基板の表面に複数個設けられる。ここで、積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDb、長さをLLANDbとして定義すると、WMLCC、LMLCC、WLANDb及びLLANDbの関係は、0<LLANDb/LMLCC≦1.2、0<WLANDb/WMLCC≦1.2であるのが望ましい。前述のように、ランドが限定された本発明の積層セラミックキャパシタの回路基板実装方法において、外部端子電極とランドとを導電接続する導電材の高さTsは、積層セラミックキャパシタの厚さTMLCCの1/3未満になることが望ましい。また、前述のように、ランドが限定された本発明の積層セラミックキャパシタの回路基板実装方法において、該積層セラミックキャパシタは、リールのような包装体で包装される際、積層セラミックキャパシタの内部電極が回路基板に対し、水平方向に実装可能なように一方向に整列するテーピングを施し、幅WMLCC及び厚さTMLCCが同一または類似であってもよい。ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるということは、0.75≦TMLCC/WMLCC≦1.25範囲であることを意味する。また、本発明は、積層セラミックキャパシタが実装される回路基板上のランドパターンを提供する。本発明によるランドパターンは、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなされるセラミック素体と、該素体の両端部で前記内部電極層に設けられた内部電極を交互に並列で接続する一対の外部端子電極とからなる積層セラミックキャパシタが実装される回路基板上のランドパターンである。該ランドパターンは、前記積層セラミックキャパシタの外部端子電極が設けられた個所に対応するように離間され、回路基板の表面に複数個設けられ、該積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDa、長さをLLANDaとして定義すると、WMLCC、LMLCC、WLANDa及びLLANDaの関係は、0<LLANDa/LMLCC≦1.2、0<WLANDa/WMLCC≦1.2であるのが望ましい。また、本発明のさらに他の好適な実施形態による、積層セラミックキャパシタが実装される回路基板上のランドパターンは、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなされるセラミック素体と、該素体の両端部で、前記内部電極層に設けられた内部電極を交互に並列で接続する一対の外部端子電極とからなる積層セラミックキャパシタが実装される回路基板上のランドパターンである。該ランドパターンは、ハンダ付け量の減少のために、積層セラミックキャパシタの外部端子電極が設けられた縁部に対応するように離間され、回路基板の表面に複数個設けられ、積層セラミックキャパシタの幅をWMLCC、長さをLMLCCとして定義し、離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をWLANDb、長さをLLANDbとして定義すると、WMLCC、LMLCC、WLANDb及びLLANDbの関係は、0<LLANDb/LMLCC≦1.2、0<WLANDb/WMLCC≦1.2であるのが望ましい。また、本発明のさらに他の好適な実施形態として、振動騒音を低減するために、積層セラミックキャパシタが水平方向に実装された包装体を提供する。該包装体は、内部電極が設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタと、該積層セラミックキャパシタが収納される収納部とが設けられる包装シートを含み、前記内部電極は、前記収納部の底面を基準に水平に配置されるように整列される。積層セラミックキャパシタの包装体は、該包装シートに結合され、該積層セラミックキャパシタを覆う包装膜をさらに含む。積層セラミックキャパシタの包装体は、リール形態に巻取られた形態であってもよい。また、本発明のさらに他の好適な実施形態として、振動騒音を低減するために、幅WMLCC及び厚さTMLCCが同一または類似の積層セラミックキャパシタの水平方向整列方法を提供する。該方法は、積層セラミックキャパシタを連続して移送されるようにする移送部に実装するステップと、該移送部によって移送される積層セラミックキャパシタに磁場を印加し、内部電極層が該磁場と磁気抵抗が減る方向に整列されるようにする磁場印加ステップとを含む。該磁場印加ステップを経た積層セラミックキャパシタの内部電極層は、前記移送部の進行方向を基準に水平に配置される。前記移送部は、積層セラミックキャパシタが一定に整列されるようにする一対のガイド部をさらに含む。該一対のガイド部間の間隔gは、積層セラミックキャパシタの幅をWMLCC、厚さをTMLCC、長さをLMLCCとして定義すると、下式、√W2MLCCT2MLCC<g<min√L2MLCCT2MLCC,√L2MLCCW2MLCCを満足する。本発明によれば、簡単な方法で、積層セラミックキャパシタで発生した振動が基板へ伝達されるのを抑制することで、騒音の発生をより一層低減させることができる効果が奏される。本発明の好適な実施の形態について、図面を参考にして詳細に説明する。以下に示される各実施の形態は、当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下に示している各実施の形態に限定されることなく、他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは、便宜上誇張して表現されることがある。明細書全体にわたる同一の参照符号は、同一の構成要素を示している。本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は特別に言及しない限り複数形も含む。明細書で使われる含むとは、言及された構成要素、ステップ、動作及び/又は素子は、一つ以上の他の構成要素、ステップ、動作及び/又は素子の存在または追加を排除しないことに理解されたい。まず、添付図面を参照して、本発明について詳記する。積層セラミックキャパシタの回路基板実装構造及び実装方法図1は、本発明の方法によって積層セラミックキャパシタ10が回路基板に実装された姿を示す断面図である。本発明の積層セラミックキャパシタの回路基板実装構造及び方法は、内部電極12が設けられた誘電体シート11が積層され、該内部電極12と並列接続する外部端子電極14a、14bが両端部に設けられた積層セラミックキャパシタの回路基板への実装構造及び方法である。この方法において、前記回路基板20の表面に、積層セラミックキャパシタ10が実装されるランド図示せずを設け、該積層セラミックキャパシタ10の内部電極層12と前記回路基板20とが水平方向になるように配置して外部端子電極14a、14bとランドとを導電接続し、該外部端子電極14a、14bとランドとを導電接続する導電材15の高さTsは、積層セラミックキャパシタの厚さTMLCCの1/3未満に設定される。図1に示すように、積層セラミックキャパシタ10は、誘電体層11と内部電極12とを交互に積層してなる素体13と、該素体13の両端部で内部電極を交互に並列接続している一対の外部電極14a、14bとから構成されている。該誘電体層11は、チタン酸バリウムなどを主成分とする強誘電体材料からなり、チタン酸バリウム以外の他の強誘電体材料を含んでもよい。前記内部電極12は、金属ペーストを焼結させた金属薄膜からなり、該金属ペーストとしては、例えばNi、Pd、Ag-Pd、またはCuのような金属材料を主成分とするものが使われてもよい。同様に、前記外部電極14a、14bは、Cu、Niなどのような金属材料から成り、その表面には、ハンダ付け漏れ性を良くするためにハンダメッキが実施されている。回路基板20の表面には、積層セラミックキャパシタを実装するためのランドが設けられる。該ランドは、回路基板20の内部のソルダレジストが露出し、該露出したソルダレジストの上面に導電材15がコーティングされ、積層セラミックキャパシタ10を実装するための部位である。回路基板20としては、多層回路基板、断層両面プリント基板などが挙げられ、これに限定されるものではない。積層セラミックキャパシタ10は、図2のように、幅W及び厚さTが同一または類似の場合図2aと、幅が厚さより大きい場合図2bとがある。後者の場合は、意図せずとも、厚さが薄くて常に水平実装になるが、前者の場合には、水平実装と垂直実装とが無作為に行われるようになる。特に、積層セラミックキャパシタがリールのような包装体で包装される場合、積層セラミックキャパシタの内部電極が回路基板に水平方向に実装可能なように、一方向に整列するテーピングを施すことによって、幅WMLCC及び厚さTMLCCが同一または類似の積層セラミックキャパシタの場合、水平実装の際、振動による騒音低減の効果をさらに高めることができる。ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるとは、0.75≦TMLCC/WMLCC≦1.25範囲内の場合をいう。ハンダなどの導電材15は、積層セラミックキャパシタ10と回路基板20との間の振動媒介体の役目をして、導電材15の高さを低くしながら基板への振動の伝達を低下させる。水平実装では、積層セラミックキャパシタ10の圧電性による縁部の振動のうち、上面の振動の伝達が導電材15の高さの低下とともに急に低下することになる。そのため、水平方向に実装する場合には、導電材15の高さの変化による振動騒音の減少幅が非常に大きくなる。これに対して、垂直方向に実装する場合には、そのような効果が発生しないため、導電材15の高さの変化による振動騒音の減少幅は大きくない。したがって、積層セラミックキャパシタによる騒音を低減させるためには、積層セラミックキャパシタ10は、内部電極12を基準として、回路基板20と水平方向になるように実装して導電材15の高さを減少させることが望ましい。図2に示す積層セラミックキャパシタの幅W及び長さLによって、積層セラミックキャパシタは、0603L×W=0.6mm×0.3mm、1005、1608、2012、3216、3225などの大きさを有する。3216以上の大きい積層セラミックキャパシタの場合、その厚さに対して導電材の相対高さが低くても、該導電材の絶対量が多いので、振動騒音の低下効果を大きくするためには、該導電材の相対高さを1/4未満にすることが望ましい。導電材15は、回路基板20と積層セラミックキャパシタとの間の電気的接続のために電気が導通する材料から成り、これは限定されるものではない。例えば、ハンダ付けsolderを用いてもよい。ランドパターン図3は、本発明の一実施形態によるランドパターンを有する回路基板の平面図である。図3に示すように、回路基板20に積層セラミックキャパシタが実装されるランド21、22が示されている。これらのランド21、22は、図1の積層セラミックキャパシタ10の外部端子電極14a、14bが設けられた個所に対応するように離間されて、回路基板の表面に複数個設けられる。これらのランドは、ソルダレシズトが覆われることなく露出した部分を意味する。図3では、一実施形態として、四角形状のランドを2個設けた状態を示すが、これに限定されるものではない。ただ、前述のように、ランド21、22の表面にコーティングされる導電材15が振動騒音に影響を及ぼすが、ランド21、22が占める面積について、図4に示すように、一定の制限を設けることによって導電材の高さを減らすことができる。図4は、本発明の一実施形態によるランド21、22と積層セラミックキャパシタ10との間の幅及び長さの相関関係を示す模式図である。該積層セラミックキャパシタ10の幅をWMLCC、長さをLMLCCとして定義する。また、これらの離間された各ランド21、22のうちのいずれか一つのランド21の外側縁と他方のランド22の外側縁とを基準として、基板で占める幅をWLANDa、長さをLLANDaとして定義する。このとき、WMLCC、LMLCC、WLANDa及びLLANDaの関係は、0<LLANDa/LMLCC≦1.2、0<WLANDa/WMLCC≦1.2であるのが望ましい。該範囲を外れる場合には、ランド21、22の表面にコーティングされる導電材の体積が大きくなるので、積層セラミックキャパシタ10で発生する振動を、回路基板10に伝達する作用が大きくなり、望ましくない。図5は、本発明のさらに他の一実施形態によるランドパターンを有する回路基板の平面図である。図5には、回路基板20に、積層セラミックキャパシタが実装されるランド21a、21b、22a、22bが示されている。これらのランド21a、21b、22a、22bは、ハンダ付け量の減少のために、図1に示す積層セラミックキャパシタ10の外部端子電極14a、14bの各縁部に対応するように、それぞれ離間されて回路基板の表面に複数個設けられる。図5では、一実施形態として四角形状のランドを4個設けた状態を示すが、これに限定されるものではない。ただ、前述のように、ランド21a、21b、22a、22bの表面にコーティングされる導電材15が振動騒音に影響を及ぼすが、ランド21a、21b、22a、22bが占める面積には、図4に示すように、一定の制限がある。この場合、積層セラミックキャパシタ10の中央部の変位差が大きいことが予想されるため、複数個のランド21a、21b、21c、21dを分散させて、基板への振動の伝達を低減することができるようになる。図6は、本発明のさらに他の一実施形態によるランド21a、21b、22a、22bと積層セラミックキャパシタ10との間の幅、及び長さの相関関係を示す模式図である。該積層セラミックキャパシタ10の幅をWMLCC、長さをLMLCCとして定義し、互いに離間された各ランド21a、21b、22a、22bのうちのいずれか一側のランド21a、22aの外側縁と他側のランド21b、22bの外側縁とを基準として、基板で占める幅をWLANDb、一側のランド21a、21bと他側のランド22a、22bとが、基板で占める長さをLLANDbとして定義する。このとき、WMLCC、LMLCC、WLANDb及びLLANDbの関係は、0<LLANDb/LMLCC≦1.2、0<WLANDb/WMLCC≦1.2であるのが望ましい。該範囲を外れる場合には、ランド21a、21b、22a、22bの表面にコーティングされる導電材の体積が大きくなるので、積層セラミックキャパシタ10で発生する振動を回路基板10に伝達する作用が大きくなり、望ましくない。一方、この場合、外部端子電極14a、14bとランド21、22とを導電接続する導電材15の高さTsは、積層セラミックキャパシタの厚さTMLCCの1/3未満とするのが望ましく、1/4未満とするのがさらに望ましい。ここで、積層セラミックキャパシタの外部電極端子の下辺部分のみに導電材が存在して、該導電材の高さがほとんど0の場合もある。積層セラミックキャパシタを水平方向に実装した状態で、導電材15の高さTsが減少するほど、該導電材15が回路基板20に振動を伝達する程度が、積層セラミックキャパシタを垂直方向に実装した状態よりも遥かに低くなるからである。一方、本発明において、積層セラミックキャパシタは、水平方向にテーピングすると共に、幅WMLCC及び厚さTMLCCが等しいものであってもよい。幅及び厚さが等しい場合、テーピング時に、一般的に同じ方向性を有することは難しいが、本発明においては、水平方向に一定にテーピングしたものを使うことによって、振動減少の効果を得ることができる。積層セラミックキャパシタの包装体前述のように、水平方向に一定にテーピングした積層セラミックキャパシタを提供するために、本発明は、水平方向に一定に整列した積層セラミックキャパシタの包装体を提供する。図7は、本発明の一実施形態による積層セラミックキャパシタが水平に配置されるように整列された積層セラミックキャパシタの包装体を示す。図8は、本発明のさらに他の一実施形態を示し、巻取られたリール形態の積層セラミックキャパシタの包装体を示す図である。図7を参照すると、本実施形態の積層セラミックキャパシタの包装体40は、積層セラミックキャパシタ10が収納される収納部45が設けられた包装シート42を含む。該包装シート42の収納部45は、積層セラミックキャパシタ10と対応する形状を有し、該収納部45の底面を基準として内部電極12が水平に配置されるように移送部を通じて移動される。積層セラミックキャパシタの包装体40は、前記収納部45の底面を基準として、前記内部電極12が水平となるように配置された積層セラミックキャパシタ10が収納された該包装シート42を覆う包装膜44をさらに含む。図8は、リール形態に巻取られた形状の積層セラミックキャパシタの包装体を示す。この包装体は、図7に示す実施形態の積層セラミックキャパシタの包装体40が回収ロール図示せずによって、連続して巻取られて形成される。積層セラミックキャパシタの水平方向整列方法方向に、一定に整列した積層セラミックキャパシタの包装体40を提供するため、本発明は、幅及び厚さが同一または類似の積層セラミックキャパシタ10の水平方向整列方法を提供する。ここで、積層セラミックキャパシタの幅及び厚さが同一または類似であるとは、0.75≦TMLCC/WMLCC≦1.25範囲内の場合である。前述のように、幅及び厚さが同一または類似の積層セラミックキャパシタの圧電現象による振動騒音を大きく低減させるためには、積層セラミックキャパシタを回路基板に実装の際、積層セラミックキャパシタの内部電極面が回路基板面と水平に実装可能なように、包装体への収納過程において、積層セラミックキャパシタを水平方向に整列させることが必要である。このため、本発明では、磁気力を用いる整列方法を提供する。図9に示すように、積層セラミックキャパシタ10に磁石を近づけると、磁気抵抗が減るように、内部電極導体が、図9a及びbに示すような積層セラミックキャパシタ10、10’の方向では、磁石に吸着される。しかし、図9cに示すような内部電極導体の積層方向から磁石を近づける積層セラミックキャパシタ10’’の方向では、磁石に吸着しないという性質を利用する。そのような性質を用いて、幅及び厚さが同一または類似の積層セラミックキヤパシタ10を包装体で水平方向に収納するため、移送過程中に、図10のように、磁石を側方に配置して積層セラミックキャパシタ10を水平に整列させる。この場合、図9cに示す積層セラミックキャパシタ10は、磁気力によって、内部電極面が移送部100の移送方向に回転して整列するようになる。しかし、図11に示すように、移送過程中、図9bに示す積層セラミックキャパシタ10’のような状態積層方向が磁石に向いているに配列される場合が発生する。これは、図12に示すように、移送部100に所定の間隔を有する一対のガイド110を設けることによって解決することができる。この場合、該一対のガイド部110間の間隔gは、積層セラミックキャパシタの幅をWMLCC、厚さをTMLCC、長さをLMLCCとして定義すると、下式、√W2MLCCT2MLCC<g<min√L2MLCCT2MLCC,√L2MLCCW2MLCCを満足する。以下では、本発明の好適な実施形態を導出するための試験例について説明することにする。試験例1:積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合について、導電材の高さが振動騒音に及ぶ影響の評価まず、積層セラミックキャパシタが水平実装された場合と垂直実装された場合について、ハンダの高さが振動騒音に及ぶ影響を確認するために、マイクロドリルを用いて、ハンダの高さを次第に低くしながら、振動による騒音を測定した。図13は、積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合とを示し、図14はその測定結果をグラフとして示す。図14に示すように、ハンダの高さが低いほど振動騒音が減少することが認められる。特に、垂直実装する場合よりも水平実装する場合のほうが、振動騒音の変化幅が大きいという事実が分かつた。このような事実は、ハンダなどの導電材は、積層セラミックキャパシタと回路基板との間の振動媒介体としての役目を有し、該導電材の高さが低くなるにつれて基板への振動の伝達が低下するが、水平実装では、積層セラミックキャパシタの圧電性による縁部の振動の中で上面の振動の伝達が、該導電材の高さの低下とともに急に低下することで生じる。そのため、水平方向に実装する場合には、導電材の高さの変化による振動騒音の減少幅が非常に大きくなる一方、垂直方向に実装する場合には、該効果が発生しないので導電材の高さの変化による振動騒音の減少幅が大きくない。そのため、積層セラミックキャパシタは、内部電極を基準として回路基板と水平方向になるように実装し、ハンダ付け量高さを少なくするのが騒音を減らすのに望ましい、という事実が認められる。試験例2:積層セラミックキャパシタを回路基板上に水平実装する場合と垂直実装する場合について、ランドの大きさが振動騒音に及ぶ影響の評価試験例1において、ハンダの高さによる振動騒音の変化結果に基づいて、追加的にランドの大きさによる振動騒音を測定し、これを図15のグラフとして示した。図15から理解されるように、ランドの大きさを小さくするほど導電材の高さが低くなり、基板への振動が伝達されにくくなり、振動騒音が減少することが認められた。また、同様に、水平実装する場合、振動騒音が大幅に低減することが認められた。一方、図2の積層セラミックキャパシタの幅W及び長さLによって、積層セラミックキャパシタは、0603L×W=0.6mm×0.3mm、1005、1608、2012、3216、3225などの大きさを有する場合がある。このような大きさの積層セラミックキャパシタに対して水平実装すると共に、ランドの大きさを小さくした場合、振動騒音が大幅に低下する効果が認められた。しかしながら、3216以上の大きさの積層セラミックキャパシタの場合は、積層セラミックキャパシタの厚さに対して導電材の相対高さが低くても、該導電材の絶対量が多いので、振動騒音の低下効果を大きくするためには、該導電材の相対高さをさらに低くしなければならないことも認められた。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。"