パルス発生回路をn段但し、nは3以上の整数備えるシフトパルス発生回路であって、1段目の前記パルス発生回路が、第1入力信号を受け付けてシフトパルス信号を生成し2段目の前記パルス発生回路に出力する第1ラッチ回路と、2段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第2ラッチ回路を備え、i段目i=2~n-1のパルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しi1段目の前記パルス発生回路に出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しi-1段目の前記パルス発生回路に出力する1つの双方向ラッチ回路を備え、n段目のパルス発生回路が、n-1段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第3ラッチ回路と、前記第3ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しn-1段目の前記パルス発生回路に出力する第4ラッチ回路を備えることを特徴とするシフトパルス発生回路。i段目i=2~n-1の前記パルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号とi1段目の前記パルス発生回路から出力されるシフトパルス信号の何れか一方を、前記第3ラッチ回路及び前記第4ラッチ回路から出力されるシフトパルス信号或いは前記第3ラッチ回路及び前記第4ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて選択する入力側セレクタ回路を備え、前記双方向ラッチ回路が、前記入力側セレクタ回路の選択したシフトパルス信号を受け付けて新たなシフトパルス信号を生成することを特徴とする請求項1に記載のシフトパルス発生回路。i段目i=2~n-1の前記パルス発生回路が、前記双方向ラッチ回路が生成した新たなシフトパルス信号を、i-1段目の前記パルス発生回路とi1段目の前記パルス発生回路の何れか一方に、前記第3ラッチ回路及び前記第4ラッチ回路から出力されるシフトパルス信号或いは前記第3ラッチ回路及び前記第4ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて、選択的に出力する出力側セレクタ回路を備えることを特徴とする請求項1に記載のシフトパルス発生回路。1段目の前記パルス発生回路が、更に、第2入力信号を受け付け可能に構成され、前記第2ラッチ回路が、前記第2入力信号を受け付けて新たなシフトパルス信号を生成し2段目の前記パルス発生回路に出力し、前記第1ラッチ回路が、2段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成するように構成され、n段目の前記パルス発生回路が、更に、1段目の前記パルス発生回路に前記第2入力信号が入力された場合に、前記第4ラッチ回路が、n-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し前記第3ラッチ回路に出力し、前記第3ラッチ回路が、前記第4ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しn-1段目の前記パルス発生回路に出力するように構成されていることを特徴とする請求項1~3の何れか1項に記載のシフトパルス発生回路。j段目j=1~nの前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、n個の出力回路を備えた第1出力回路群のj個目の前記出力回路とn個の前記出力回路を備えた第2出力回路群のj個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、1段目の前記パルス発生回路は、前記第1ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第2ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、i段目i=2~n-1の前記パルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し、前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し、前記パルス信号を出力し、n段目の前記パルス発生回路は、前記第3ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第4ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力することを特徴とする請求項1~3の何れか1項に記載のシフトパルス発生回路。j段目j=1~nの前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、n個の出力回路を備えた第1出力回路群のj個目の前記出力回路とn個の前記出力回路を備えた第2出力回路群のj個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、1段目の前記パルス発生回路は、前記第1ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第2ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、i段目i=1~nの前記パルス発生回路が、1段目の前記パルス発生回路に前記第1入力信号が入力された場合、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、1段目の前記パルス発生回路に前記第2入力信号が入力された場合、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し前記シフトパルス信号に基づいて前記パルス信号を出力し、n段目の前記パルス発生回路は、前記第3ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第4ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力することを特徴とする請求項4に記載のシフトパルス発生回路。請求項5または6の何れか1項に記載の前記シフトパルス発生回路と、前記シフトパルス発生回路から出力される前記パルス信号に基づいて時系列処理を行うn個の出力回路からなる第1出力回路群と、n個の前記出力回路からなる第2出力回路群を備え、前記シフトパルス発生回路のn段の前記パルス発生回路が、長方形状の半導体装置の長辺方向に整列配置され、前記第1出力回路群のj番目j=1~nの前記出力回路と前記第2出力回路群のj番目の前記出力回路が、j段目の前記シフトパルス発生回路を挟んで対向する位置に配置されていることを特徴とする表示装置駆動用集積回路。しかしながら、特許文献1に記載のシフトパルス発生回路では、出力回路をグループ分けするので、グループの選択制御、シフトパルス信号の出力先の切り替え制御等を行うためのグループ切り替え回路が必要となり、大幅な追加回路が必要になる。また、特許文献1に記載のシフトパルス発生回路の場合、グループ分けを行うことから、グループ切り替え時における次段のシフトパルス発生回路へのシフトパルス信号の出力タイミングとグループ切り替えタイミングの制御、シフトパルス信号の生成順の切り替えタイミングの制御等が必要になり、制御が複雑になり、当該制御のための制御回路の構成が複雑になる。本発明は上記の問題に鑑みてなされたものであり、その目的は、面積低減と回路の単純化を同時に満たすことができるシフトパルス発生回路を提供する点にある。また、当該シフトパルス発生回路を用いた表示装置駆動用集積回路を提供する。上記目的を達成するための本発明に係るシフトパルス発生回路は、パルス発生回路をn段但し、nは3以上の整数備えるシフトパルス発生回路であって、1段目の前記パルス発生回路が、第1入力信号を受け付けてシフトパルス信号を生成し2段目の前記パルス発生回路に出力する第1ラッチ回路と、2段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第2ラッチ回路を備え、i段目i=2~n-1のパルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しi1段目の前記パルス発生回路に出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しi-1段目の前記パルス発生回路に出力する1つの双方向ラッチ回路を備え、n段目のパルス発生回路が、n-1段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第3ラッチ回路と、前記第3ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しn-1段目の前記パルス発生回路に出力する第4ラッチ回路を備えることを特徴とする。更に好ましくは、上記特徴のシフトパルス発生回路は、i段目i=2~n-1の前記パルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号とi1段目の前記パルス発生回路から出力されるシフトパルス信号の何れか一方を、前記第3ラッチ回路及び前記第4ラッチ回路から出力されるシフトパルス信号或いは前記第3ラッチ回路及び前記第4ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて選択する入力側セレクタ回路を備え、前記双方向ラッチ回路が、前記入力側セレクタ回路の選択したシフトパルス信号を受け付けて新たなシフトパルス信号を生成する。更に好ましくは、上記特徴のシフトパルス発生回路は、i段目i=2~n-1の前記パルス発生回路が、前記双方向ラッチ回路が生成した新たなシフトパルス信号を、i-1段目の前記パルス発生回路とi1段目の前記パルス発生回路の何れか一方に、前記第3ラッチ回路及び前記第4ラッチ回路から出力されるシフトパルス信号或いは前記第3ラッチ回路及び前記第4ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて、選択的に出力する出力側セレクタ回路を備える。更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、1段目の前記パルス発生回路が、更に、第2入力信号を受け付け可能に構成され、前記第2ラッチ回路が、前記第2入力信号を受け付けて新たなシフトパルス信号を生成し2段目の前記パルス発生回路に出力し、前記第1ラッチ回路が、2段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成するように構成され、n段目の前記パルス発生回路が、更に、1段目の前記パルス発生回路に前記第2入力信号が入力された場合に、前記第4ラッチ回路が、n-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し前記第3ラッチ回路に出力し、前記第3ラッチ回路が、前記第4ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成しn-1段目の前記パルス発生回路に出力するように構成されている。更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、j段目j=1~nの前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、n個の出力回路を備えた第1出力回路群のj個目の前記出力回路とn個の前記出力回路を備えた第2出力回路群のj個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、1段目の前記パルス発生回路は、前記第1ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第2ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、i段目i=2~n-1の前記パルス発生回路が、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し、前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し、前記パルス信号を出力し、n段目の前記パルス発生回路は、前記第3ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第4ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力する。更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、j段目j=1~nの前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、n個の出力回路を備えた第1出力回路群のj個目の前記出力回路とn個の前記出力回路を備えた第2出力回路群のj個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、1段目の前記パルス発生回路は、前記第1ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第2ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、i段目i=1~nの前記パルス発生回路が、1段目の前記パルス発生回路に前記第1入力信号が入力された場合、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、1段目の前記パルス発生回路に前記第2入力信号が入力された場合、i-1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第2出力回路群のi番目の前記出力回路に対し前記パルス信号を出力し、i1段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第1出力回路群のi番目の前記出力回路に対し前記シフトパルス信号に基づいて前記パルス信号を出力し、n段目の前記パルス発生回路は、前記第3ラッチ回路が、前記第1出力回路群の1個目の前記出力回路に対し前記パルス信号を出力し、前記第4ラッチ回路が、前記第2出力回路群の1個目の前記出力回路に対し前記パルス信号を出力する。上記目的を達成するための本発明に係る表示装置駆動用集積回路は、上記特徴の前記シフトパルス発生回路と、前記シフトパルス発生回路から出力される前記パルス信号に基づいて時系列処理を行うn個の出力回路からなる第1出力回路群と、n個の前記出力回路からなる第2出力回路群を備え、前記シフトパルス発生回路のn段の前記パルス発生回路が、長方形状の半導体装置の長辺方向に整列配置され、前記第1出力回路群のj番目j=1~nの前記出力回路と前記第2出力回路群のj番目の前記出力回路が、j段目の前記シフトパルス発生回路を挟んで対向する位置に配置されていることを特徴とする。上記特徴のシフトパルス発生回路によれば、n個の出力回路からなる第1出力回路群とn個の出力回路からなる第2出力回路群の2つの回路群に対し、第1出力回路群と第2出力回路群に対応する2~n-1段目のパルス発生回路のラッチ回路を共通化して1つにすることができる。従って、従来は、n個の出力回路からなる第1出力回路群とn個の出力回路からなる第2出力回路群の2つの回路群に対し、2n個のラッチ回路を備える構成となっていたが、本発明に係るシフトパルス発生回路では、n2個のラッチ回路を備える構成となっており、n-2個分のラッチ回路の回路面積を削減できる。例えば、図7の場合、シフトパルス発生回路COB1とCOB2について、上記特徴のシフトパルス発生回路を適用でき、シフトパルス発生回路COB1とCOB2は夫々60段のパルス発生回路を備えることから、58個分のラッチ回路の回路面積を削減できる。同様に、シフトパルス発生回路COB4とCOB5について、上記特徴のシフトパルス発生回路を適用でき、シフトパルス発生回路COB4とCOB5は夫々60段のパルス発生回路を備えることから、58個分のラッチ回路の回路面積を削減できる。従って、半導体装置全体では、従来は、256個のラッチ回路が必要であるのに対し、本発明にかかるシフトパルス発生回路では、58×2=116個分のラッチ回路を削減でき、140個のラッチ回路で実現できる。また、上記特徴のシフトパルス発生回路によれば、第1出力回路群と第2出力回路群に対応する2~n-1段目のパルス発生回路のラッチ回路を共通化するが、1段目及びn段目については各出力回路に対応してラッチ回路を設けているので、特許文献1に記載のシフトパルス発生回路のように、グループの選択制御や3以上の複雑な出力先の切り替え制御が必要なく、回路構成が複雑になることはない。また、特許文献1に記載のシフトパルス発生回路では、出力回路群の出力回路を複数のグループに分割するので、シフトパルス発生回路から出力回路までの配線経路が煩雑になる可能性があるのに対し、上記特徴の表示装置駆動用集積回路では、第1出力回路群と第2出力回路群がシフトパルス発生回路を挟んで対向する位置に配置されるのを利用し、2~n-1段目のパルス発生回路のラッチ回路を共通化するので、配線経路を複雑化させることなく、回路面積の削減を図ることができる。以下、本発明に係るシフトパルス発生回路以下、適宜本発明回路と略称する及び表示装置駆動用集積回路以下、適宜駆動回路と略称するの実施形態を図面に基づいて説明する。駆動回路及び本発明回路の装置構成先ず、駆動回路及び本発明回路の構成について、図1及び図2を基に説明する。ここで、図1は、駆動回路1の概略構成例を、図2は、本発明回路CSRの概略構成例を夫々示している。駆動回路1は、長方形状の回路であり、半導体装置の長辺方向と駆動回路1の長辺が平行となるように、半導体装置上に搭載されている。尚、本発明に係る駆動回路1が搭載される半導体装置は、駆動回路1の構成が異なるが、図6に示す半導体装置と同じである。また、本実施形態では、データ側信号線を駆動する回路である場合について説明するが、走査信号線側を駆動する回路に適用しても良い。駆動回路1は、図1に示すように、後述する本発明回路CSRと、本発明回路CSRから出力されるパルス信号に基づいて時系列処理を行うn個の出力回路CO11~CO1nからなる第1出力回路群COB1と、n個の出力回路CO21~CO2nからなる第2出力回路群COB2を備えて構成されている。本発明回路CSRはn段のパルス発生回路CR1~CRnを備えて構成されており、n段のパルス発生回路CR1~CRnが、長方形状の半導体装置の長辺方向に整列配置され、第1出力回路群CB1のj番目j=1~nの出力回路CO1jと第2出力回路群COB2のj番目の出力回路CO2jが、j段目のシフトパルス発生回路CRjを挟んで対向する位置に配置されている。尚、第1出力回路群COB1と第2出力回路群COB2の構成は、図8に示す従来の出力回路群COBの構成と同じである。本発明回路CSRは、出力回路COに対しパルス信号を出力するn段但し、nは3以上の整数のパルス発生回路CR1~CRnと、パルス発生回路CR1~CRnを制御する制御信号SC1及びSC2を生成する制御信号生成回路CSCを備えて構成されている。ここで、入力信号IN1及び入力信号IN2は、制御回路により入力されるシフトパルス信号であり、データ側信号線の選択順に応じて、入力信号IN1と入力信号IN2の何れか一方が入力される。また、外部制御信号L/Rは、入力信号IN1及びIN2の何れが入力されるかを示す信号であり、Hレベルの場合は入力信号IN1が、Lレベルの場合は入力信号IN2が入力されることを意味している。制御信号生成回路CSCは、シフトパルス信号の伝搬方向を示す制御信号SC1を生成する第1制御信号生成回路CSC1と、シフトパルス発生回路CRii=2~n-1が生成したパルス信号の出力先出力回路群COBを切り替えるための制御信号SC2を生成する第2制御信号生成回路CSC2を備えて構成されている。第1制御信号生成回路CSC1は、入力信号IN1と入力信号IN2の論理和を求めるOR回路41と、後述するn段目のパルス発生回路のDFF回路33から出力されるシフトパルス信号Q1nとDFF回路34から出力されるシフトパルス信号Q2nの論理和を求めるOR回路42と、OR回路41から出力される信号IN3をセット入力とし、OR回路42から出力される信号をリセット入力とし、制御信号SC1を生成するRSラッチ回路43を備えて構成されている。第2制御信号生成回路CSC2は、外部制御信号L/Rと制御信号SC1の否定排他的論理和を求め、制御信号SC2を生成するEXNOR回路44を備えて構成されている。1段目のパルス発生回路CR1は、セレクタ回路11、15、入力切り替え回路12、DFF回路13及び14を備えて構成されている。より具体的には、セレクタ回路11は、第1制御信号生成回路CSC1から出力される信号IN3と2段目のパルス発生回路CR2から出力されるシフトパルス信号Q2を受け付け、制御信号SC1がHレベルの場合に信号IN3を、Lレベルの場合にシフトパルス信号Q2を出力する。入力切り替え回路12は、制御信号SC2がHレベルの場合は、DFF回路13にセレクタ回路11から出力される信号を出力し、DFF回路14にLレベルの信号を出力し、制御信号SC2がLレベルの場合は、DFF回路14にセレクタ回路11から出力される信号を出力し、DFF回路13にLレベルの信号を出力する。DFF回路13第1ラッチ回路に相当は、入力切り替え回路12から出力される信号を受け付け、クロック信号CKの立ち下がりのタイミングで、新たなシフトパルス信号Q11を生成し、後述するセレクタ回路15と第1出力回路群COB1の1個目の出力回路CO11に出力する。尚、ここでは、シフトパルス信号Q11がそのままパルス信号Q11となる。DFF回路14第2ラッチ回路に相当は、入力切り替え回路12から出力される信号を受け付け、クロック信号CKの立ち下がりのタイミングで、新たなシフトパルス信号Q21を生成し、後述するセレクタ回路15と第2出力回路群COB2の1個目の出力回路CO21に出力する。尚、ここでは、シフトパルス信号Q21がそのままパルス信号Q21となる。セレクタ回路15入力側セレクタ回路に相当は、DFF回路13から出力されるシフトパルス信号Q11とDFF回路14から出力されるシフトパルス信号Q21を受け付け、信号L/RがHレベルの場合はシフトパルス信号Q11を、Lレベルの場合はシフトパルス信号Q21を出力する。i段目のパルス発生回路CRii=2~n-1は、夫々、セレクタ回路2121’入力側セレクタ回路、DFFラッチ回路2222’、及び、出力切り替え回路2323’を備えている。より具体的には、セレクタ回路21は、パルス発生回路CRi-1から出力されるシフトパルス信号Qi-1とパルス発生回路i1から出力されるシフトパルス信号Qi1を受け付け、制御信号SC1がHレベルの場合にシフトパルス信号Qi-1を、Lレベルの場合にシフトパルス信号Qi1を出力する。DFF回路22双方向ラッチ回路は、セレクタ回路21から出力される信号を受け付け、クロック信号CKの立ち下がりのタイミングで、新たなシフトパルス信号Q2を生成し、出力切り替え回路23、パルス発生回路i-1及びパルス発生回路i1に出力する。出力切り替え回路23は、DFF回路22から出力されるシフトパルス信号Q2を受け付け、制御信号SC2がHレベルの場合は、第1出力回路群COB1のi個目の出力回路CO1iにシフトパルス信号Q2をパルス信号Q12として出力し、第2出力回路群COB2のi個目の出力回路CO2iにLレベルのパルス信号Q22を出力し、制御信号SC2がLレベルの場合は、出力回路CO1iにLレベルのパルス信号Q12を出力し、出力回路CO2iにシフトパルス信号Q2をパルス信号Q22として出力する。n段目のパルス発生回路CRnは、セレクタ回路31、35、36、入力切り替え回路32、DFF回路33及び34を備えて構成されている。より具体的には、セレクタ回路31は、パルス発生回路CRn-1から出力されるシフトパルス信号Qn-1とセレクタ回路36から出力される信号を受け付け、制御信号SC1がHレベルの場合にシフトパルス信号Qn-1を、Lレベルの場合にセレクタ回路36から出力される信号を出力する。入力切り替え回路32は、セレクタ回路31から出力される信号を受け付け、制御信号SC2がHレベルの場合は、DFF回路33にセレクタ回路31から出力される信号を出力し、DFF回路34にLレベルの信号を出力し、制御信号SC2がLレベルの場合は、DFF回路34にセレクタ回路31から出力される信号を出力し、DFF回路33にLレベルの信号を出力する。DFF回路33第3ラッチ回路に相当は、入力切り替え回路32から出力される信号を受け付け、クロック信号CKの立ち下がりのタイミングで、新たなシフトパルス信号Q1nを生成し、セレクタ回路35及び36、第1制御信号生成回路CSC1に出力する。尚、ここでは、シフトパルス信号Q1nがそのままパルス信号Q1nとなる。DFF回路34第4ラッチ回路は、入力切り替え回路32から出力される信号を受け付け、クロック信号CKの立ち下がりのタイミングで、新たなシフトパルス信号Q2nを生成し、セレクタ回路35及び36、第1制御信号生成回路CSC1に出力する。尚、ここでは、シフトパルス信号Q2nがそのままパルス信号Q2nとなる。セレクタ回路35は、DFF回路33から出力されるシフトパルス信号Q1nとDFF回路34から出力されるシフトパルス信号Q2nを受け付け、外部制御信号L/RがHレベルの場合にDFF回路34から出力されるシフトパルス信号Q2nを、Lレベルの場合にDFF回路33から出力されるシフトパルス信号Q1nをパルス発生回路CRn-1に出力する。セレクタ回路36は、DFF回路33から出力されるシフトパルス信号Q1nとDFF回路34から出力されるシフトパルス信号Q2nを受け付け、外部制御信号L/RがHレベルの場合にDFF回路33から出力されるシフトパルス信号Q1nを、Lレベルの場合にDFF回路34から出力されるシフトパルス信号Q2nを、セレクタ回路31に出力する。尚、本発明回路CSRでは、上述したように、図6に示す従来技術における2つのシフトパルス発生回路CSR101と102の機能を、1つのシフトパルス発生回路CSR1で実現できる。従来技術では、2つのシフトパルス発生回路で2n個のラッチ回路が必要であったのに対し、本発明回路CSRではn2個のラッチ回路で構成できることから、ラッチ回路の面積を約半分にすることができる。このため、図1に示すように、本発明回路CSRを構成するn段のパルス発生回路COが、長方形状の半導体装置の長辺方向に整列配置され、第1出力回路群CB1のj番目j=1~nの出力回路CO1jと第2出力回路群COB2のj番目の出力回路CO2jが、j段目のシフトパルス発生回路CRjを挟んで対向する位置に配置される構成の場合、半導体装置の端辺方向における本発明回路CSRの幅を削減することができる。本発明回路の動作引き続き、本発明回路CSRの動作について、図3を基に説明する。ここで、図3aは外部制御信号L/RがHレベルの場合を、図3bは外部制御信号L/RがLレベルの場合を夫々示している。また、時刻tは、夫々、クロック信号CKの立ち下がりのタイミングを示している。先ず、外部制御信号L/RがHレベルの場合について、図3aを基に説明する。尚、外部制御信号L/RがHレベルの場合、パルス発生回路CRnのセレクタ回路35は、常時、DFF回路33から出力されるシフトパルス信号Q1nを選択し、セレクタ回路36は、常時、DFF回路34から出力されるシフトパルス信号Q2nを選択する。また、外部制御信号L/RがHレベルの場合には、入力信号IN1にパルス信号が入力され、入力信号IN2はLレベルに維持される。入力信号IN1と入力信号IN2の論理和である信号IN3は、入力信号IN2がLレベルに維持されることから、常時、信号IN1と同じレベルになる。時刻t0において、入力信号IN1がHレベルになると、OR回路41から出力される信号IN3がHレベルとなり、RSラッチ回路43がセットされ、制御信号SC1がHレベルになる。また、第2制御信号生成回路CSC2では、外部制御信号L/Rと制御信号SC1が何れもHレベルであることから、EXNOR回路44から出力される制御信号SC2がHレベルとなる。このとき、パルス発生回路CR1では、制御信号SC1がHレベルであることから、セレクタ回路11は、入力信号IN1から生成される入力信号IN3を選択して入力切り替え回路12に出力し、制御信号SC2がHレベルであることから、入力切り替え回路12は、DFF回路13に入力信号IN3を出力する。即ち、入力信号IN1の伝搬信号がDFF回路13のD端子に入力される。また、パルス発生回路CRii=2~n-1では、制御信号SC1がHレベルであることから、セレクタ回路2121’はパルス発生回路CRi-1から出力されるシフトパルス信号Qi-1を選択し、DFF回路2222’に出力する。パルス発生回路CRnでは、制御信号SC1がHレベルであることから、セレクタ回路31はパルス発生回路CRn-1から出力されるシフトパルス信号Qn-1を選択して入力切り替え回路32に出力し、制御信号SC2がHレベルであることから、入力切り替え回路32は、DFF回路33にシフトパルス信号Qn-1を出力する。時刻t1では、DFF回路13に入力される信号IN1の伝搬信号がHレベルなので、DFF回路13から出力されるシフトパルス信号Q11がLレベルからHレベルに遷移する。このとき、入力切り替え回路12により、DFF回路14にはLレベルの信号が入力されシフトパルス信号Q21はLレベルに維持される。時刻t2では、シフトパルス発生回路CR2のDFF回路22に入力されるシフトパルス信号Q11がHレベルなので、シフトパルス発生回路CR2のDFF回路22から出力されるシフトパルス信号Q2がHレベルに遷移する。このとき、出力切り替え回路23により、シフトパルス信号Q12はHレベルに遷移し、シフトパルス信号Q22はLレベルに維持される。また、DFF回路13に入力される信号IN1の伝搬信号がHレベルからLレベルに遷移するので、シフトパルス信号Q11がHレベルからLレベルに遷移する。同様にして、時刻thh=3~n-1では、シフトパルス発生回路CRhのDFF回路2121’に入力されるシフトパルス信号Qh-1がHレベルなので、シフトパルス発生回路CRhのDFF回路2121’から出力されるシフトパルス信号QhがHレベルに遷移する。このとき、出力切り替え回路23により、パルス信号Q1hはLレベルからHレベルに遷移し、パルス信号Q2hはLレベルに維持される。また、シフトパルス発生回路CRh-1のDFF回路2121’に入力されるシフトパルス信号Qh-2がLレベルなので、シフトパルス発生回路CRh-1のDFF回路2121’から出力されるシフトパルス信号Qh-1もLレベルに遷移する。このとき、出力切り替え回路2323’により、パルス信号Q1h-1はHレベルからLレベルに遷移する。時刻tnでは、シフトパルス発生回路CRnのDFF回路33に入力されるシフトパルス信号Qn-1がHレベルなので、DFF回路33から出力されるシフトパルス信号Q1nがHレベルに遷移する。また、シフトパルス発生回路CRn-1のDFF回路21’に入力されるシフトパルス信号Qh-2がLレベルなので、シフトパルス発生回路CRn-1のDFF回路21’から出力されるシフトパルス信号Qn-1もLレベルに遷移する。シフトパルス信号Q1nがHレベルに遷移すると、第1制御信号生成回路CSC1のOR回路42の出力信号がHレベルになり、RSラッチ回路43がリセットされ、制御信号SC1がHレベルからLレベルに遷移する。更に、制御信号SC1がLレベルになると、制御信号SC2は、EXNOR回路44の入力である外部制御信号L/RがHレベル、制御信号SC1がLレベルであることから、Lレベルになる。このとき、パルス発生回路CRnでは、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路31は、入力先をセレクタ回路36シフトパルス信号Q1nに切り替えて、入力切り替え回路32に出力する。また、制御信号SC2がHレベルからLレベルに遷移するので、入力切り替え回路32は、出力先をDFF回路34に切り替えてシフトパルス信号Q1nを出力する。また、パルス発生回路CRii=2~n-1では、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路2121’はパルス発生回路CRi1から出力されるシフトパルス信号Qi1を選択し、DFF回路2222’に出力する。更に、パルス発生回路CR1では、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路11は、入力先をパルス発生回路CR2のシフトパルス信号Q2に切り替えて入力切り替え回路12に出力する。また、制御信号SC2がHレベルからLレベルに遷移するので、入力切り替え回路12は、出力先をDFF回路14に切り替えてシフトパルス信号Q2を出力する。時刻tn1では、シフトパルス発生回路CRnのDFF回路34に入力されるシフトパルス信号Q1nがHレベルなので、DFF回路34から出力されるシフトパルス信号Q2nがHレベルに遷移する。また、制御信号SC2がLレベルなので、DFF回路33に入力される入力切り替え回路32の出力がLレベルとなり、シフトパルス信号Q1nがHレベルからLレベルに遷移する。尚、シフトパルス信号Q2nは、第1制御信号生成回路CSC1のRSラッチ回路43のリセット端子に、OR回路42を介して入力されているが、RS回路43は既にリセット状態にあるため、制御信号SC1はLレベルに維持される。時刻tn2では、シフトパルス発生回路CRn-1のDFF回路22’に入力されるシフトパルス信号Q2nがHレベルなので、シフトパルス発生回路CRn-1のDFF回路22’から出力されるシフトパルス信号Qn-1がHレベルに遷移する。このとき、出力切り替え回路23’により、パルス信号Q2n-1はHレベルに遷移し、パルス信号Q1n-1はLレベルに維持される。また、DFF回路34に入力されるシフトパルス信号Q1nがHレベルからLレベルに遷移するので、シフトパルス信号Q2nがHレベルからLレベルに遷移する。同様にして、時刻tnhh=3~n-1では、シフトパルス発生回路CR2n-hのDFF回路2121’に入力されるシフトパルス信号Q2n-h1がHレベルなので、シフトパルス発生回路CR2n-hのDFF回路2121’から出力されるシフトパルス信号Q2n-hがHレベルに遷移する。このとき、出力切り替え回路2323’により、パルス信号Q22n-hはHレベルに遷移し、パルス信号Q12n-hはLレベルに維持される。また、シフトパルス発生回路CR2n-h1のDFF回路2121’に入力されるシフトパルス信号Q2n-h2がLレベルなので、シフトパルス発生回路CR2n-h1のDFF回路2121’から出力されるシフトパルス信号Q2n-h1もLレベルに遷移する。このとき、シフトパルス発生回路CR2n-h1の出力切り替え回路2323’により、パルス信号Q22n-h1はHレベルからLレベルに遷移し、パルス信号Q12n-h1はLレベルに維持される。時刻t2nでは、シフトパルス発生回路CR1のDFF回路14に入力されるシフトパルス信号Q2がHレベルなので、DFF回路14から出力されるシフトパルス信号Q21がHレベルに遷移する。このとき、入力切り替え回路12により、DFF回路13にはLレベルの信号が入力されシフトパルス信号Q11はLレベルに維持される。以上より、入力信号IN1は、パルス発生回路CR1~CRn、CRn~CR1の順に伝搬する。また、パルス信号Q11~Q1n、Q2n~Q21がこの順で出力される。引き続き、外部制御信号L/RがLレベルの場合について、図3bを基に簡単に説明する。尚、外部制御信号L/RがLレベルの場合、パルス発生回路CRnのセレクタ回路35は、常時、DFF回路34から出力されるシフトパルス信号Q2nを選択し、セレクタ回路36は、常時、DFF回路33から出力されるシフトパルス信号Q1nを選択する。また、外部制御信号L/RがLレベルの場合には、入力信号IN2にパルス信号が入力され、入力信号IN1はLレベルに維持される。入力信号IN1と入力信号IN2の論理和である信号IN3は、入力信号IN1がLレベルに維持されることから、常時、信号IN2と同じレベルになる。時刻t0において、入力信号IN2がHレベルになると、信号IN3がHレベルとなり、RSラッチ回路43がセットされ、制御信号SC1がHレベルになる。また、制御信号SC2がLレベルとなる。このとき、制御信号SC1がHレベル、制御信号SC2がLレベルであることから、パルス発生回路CR1では、セレクタ回路11及び入力切り替え回路12を介して、入力信号IN2の伝搬信号がDFF回路14のD端子に入力される。パルス発生回路CRii=2~n-1では、セレクタ回路2121’により、パルス発生回路CRi-1から出力されるシフトパルス信号Qi-1がDFF回路2222’に入力される。パルス発生回路CRnでは、セレクタ回路31及び入力切り替え回路32により、パルス発生回路CRn-1から出力されるシフトパルス信号Qn-1がDFF回路33に入力される。時刻t1では、DFF回路14に入力される信号IN2の伝搬信号がHレベルなので、DFF回路14から出力されるシフトパルス信号Q21がLレベルからHレベルに遷移する。このとき、入力切り替え回路12により、DFF回路13にはLレベルの信号が入力されシフトパルス信号Q11はLレベルに維持される。時刻t2では、シフトパルス発生回路CR2のDFF回路22に入力されるシフトパルス信号Q21がHレベルなので、シフトパルス発生回路CR2のDFF回路22から出力されるシフトパルス信号Q2がHレベルに遷移する。このとき、出力切り替え回路23により、シフトパルス信号Q22はHレベルに遷移し、シフトパルス信号Q12はLレベルに維持される。また、DFF回路14に入力される信号IN2の伝搬信号がHレベルからLレベルに遷移するので、シフトパルス信号Q21がHレベルからLレベルに遷移する。同様にして、時刻thh=3~n-1では、シフトパルス発生回路CRhのDFF回路2121’に入力されるシフトパルス信号Qh-1がHレベルなので、シフトパルス発生回路CRhのDFF回路2121’から出力されるシフトパルス信号QhがHレベルに遷移する。このとき、出力切り替え回路23により、パルス信号Q2hはLレベルからHレベルに遷移し、パルス信号Q1hはLレベルに維持される。また、シフトパルス発生回路CRh-1のDFF回路2121’に入力されるシフトパルス信号Qh-2がLレベルなので、シフトパルス発生回路CRh-1のDFF回路2121’から出力されるシフトパルス信号Qh-1もLレベルに遷移する。このとき、出力切り替え回路2323’により、パルス信号Q2h-1はHレベルからLレベルに遷移する。時刻tnでは、シフトパルス発生回路CRnのDFF回路34に入力されるシフトパルス信号Qn-1がHレベルなので、DFF回路34から出力されるシフトパルス信号Q2nがHレベルに遷移する。また、シフトパルス発生回路CRn-1のDFF回路21’に入力されるシフトパルス信号Qh-2がLレベルなので、シフトパルス発生回路CRn-1のDFF回路21’から出力されるシフトパルス信号Qn-1もLレベルに遷移する。シフトパルス信号Q2nがHレベルに遷移すると、第1制御信号生成回路CSC1のOR回路42の出力信号がHレベルになり、RSラッチ回路43がリセットされ、制御信号SC1がHレベルからLレベルに遷移する。更に、制御信号SC1がLレベルになると、制御信号SC2は、EXNOR回路44の入力である外部制御信号L/RがLレベル、制御信号SC1がLレベルであることから、Hレベルになる。このとき、パルス発生回路CRnでは、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路31は、入力先をセレクタ回路36シフトパルス信号Q2nに切り替えて、入力切り替え回路32に出力する。また、制御信号SC2がHレベルからLレベルに遷移するので、入力切り替え回路32は、出力先をDFF回路33に切り替えてシフトパルス信号Q2nを出力する。また、パルス発生回路CRii=2~n-1では、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路2121’はパルス発生回路CRi1から出力されるシフトパルス信号Qi1を選択し、DFF回路2222’に出力する。更に、パルス発生回路CR1では、制御信号SC1がHレベルからLレベルに遷移するので、セレクタ回路11は、入力先をパルス発生回路CR2のシフトパルス信号Q2に切り替えて入力切り替え回路12に出力する。また、制御信号SC2がHレベルからLレベルに遷移するので、入力切り替え回路12は、出力先をDFF回路13に切り替えてシフトパルス信号Q2を出力する。時刻tn1では、シフトパルス発生回路CRnのDFF回路33に入力されるシフトパルス信号Q2nがHレベルなので、DFF回路33から出力されるシフトパルス信号Q1nがHレベルに遷移する。また、制御信号SC2がLレベルなので、DFF回路34に入力される入力切り替え回路32の出力がLレベルとなり、シフトパルス信号Q2nがHレベルからLレベルに遷移する。時刻tn2では、シフトパルス発生回路CRn-1のDFF回路22’に入力されるシフトパルス信号Q1nがHレベルなので、シフトパルス発生回路CRn-1のDFF回路22’から出力されるシフトパルス信号Qn-1がHレベルに遷移する。このとき、出力切り替え回路23’により、パルス信号Q1n-1はHレベルに遷移し、シフトパルス信号Q2n-1はLレベルに維持される。また、DFF回路33に入力されるシフトパルス信号Q2nがHレベルからLレベルに遷移するので、シフトパルス信号Q1nがHレベルからLレベルに遷移する。同様にして、時刻tnhh=3~n-1では、シフトパルス発生回路CR2n-hのDFF回路2121’に入力されるシフトパルス信号Q2n-h1がHレベルなので、シフトパルス発生回路CR2n-hのDFF回路2121’から出力されるシフトパルス信号Q2n-hがHレベルに遷移する。このとき、出力切り替え回路2323’により、パルス信号Q12n-hはHレベルに遷移し、パルス信号Q22n-hはLレベルに維持される。また、シフトパルス発生回路CR2n-h1のDFF回路2121’に入力されるシフトパルス信号Q2n-h2がLレベルなので、シフトパルス発生回路CR2n-h1のDFF回路2121’から出力されるシフトパルス信号Q2n-h1もLレベルに遷移する。このとき、シフトパルス発生回路CR2n-h1の出力切り替え回路2323’により、パルス信号Q12n-h1はHレベルからLレベルに遷移し、パルス信号Q22n-h1はLレベルに維持される。時刻t2nでは、シフトパルス発生回路CR1のDFF回路13に入力されるシフトパルス信号Q2がHレベルなので、DFF回路13から出力されるシフトパルス信号Q11がHレベルに遷移する。このとき、入力切り替え回路12により、DFF回路14にはLレベルの信号が入力されシフトパルス信号Q21はLレベルに維持される。以上より、入力信号IN2は、パルス発生回路CR1~CRn、CRn~CR1の順に伝搬する。また、パルス信号Q21~Q2n、Q1n~Q11がこの順で出力される。別実施形態1上記実施形態では、入力信号IN1と入力信号IN2を入力可能であり、第1出力回路群COB1から第2出力回路群COB2の方向、及び、第2出力回路群COB2から第1出力回路群COB1の方向の両方にシフトパルス信号を伝搬可能な場合について説明したが、図4に示すように、入力信号IN1のみ入力可能とし、第1出力回路群COB1側から第2出力回路群COB2の方向にのみシフトパルス信号を伝搬可能に構成しても良い。2上記実施形態では、i番目i=2~n-1のパルス発生回路CRiについて、入力側セレクタ回路2121’により、受け付けるシフトパルス信号を、シフトパルス信号Qi-1とシフトパルス信号Qi1で切り替えることにより、シフト方向を制御していたが、これに限るものではない。例えば、図5に示すように、i段目のパルス発生回路CRiについて、双方向ラッチ回路2222’が生成した新たなシフトパルス信号Qiを、制御信号SC1に基づいて、i-1段目のパルス発生回路CRi-1とi1段目のパルス発生回路CRi1の何れか一方に出力する出力側セレクタ回路2424’を備えるように構成しても良い。3上記実施形態では、j段目j=1~nのパルス発生回路CRjにおいて、ラッチ回路のQ端子からの出力をそのまま用いてパルス信号としたが、これに限るものではない。例えば、出力回路COとの間に、バッファ回路等の他の回路を備えても良いし、ラッチ回路のNQ端子からの出力信号を用いてパルス信号を生成しても良い。また、ラッチ回路のNQ端子からの出力信号を用いてシフトパルス信号を生成するように構成しても良い。