活性層に酸化物半導体を含んでいるトランジスタと、容量素子と、遮光層とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。活性層に酸化物半導体を含んでいる第1のトランジスタと、前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光層とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光層とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記遮光層との間において、前記一方の電極及び前記遮光層と重なっている記憶装置。請求項1乃至請求項3のいずれか1項において、前記遮光層は、前記酸化物半導体の吸収端波長をλ0とすると、波長が100nm以上λ0100nm以下の光の透過率が50以下である記憶装置。活性層に酸化物半導体を含んでいる第1のトランジスタと、前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、前記絶縁膜は樹脂を含んでおり、前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する絶縁膜とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記絶縁膜との間において、前記一方の電極及び前記絶縁膜と重なっており、前記絶縁膜は樹脂を含んでおり、前記活性層と前記絶縁膜の間には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜が位置する記憶装置。請求項5または請求項6において、遮光性を有する前記絶縁膜は、前記酸化物半導体の吸収端波長をλ0とすると、波長が100nm以上λ0100nm以下の光の透過率が50以下である記憶装置。活性層に酸化物半導体を含んでいる第1のトランジスタと、前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタと、前記ゲート電極の電位を保持する容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、前記配線は、前記第1のトランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷が保持される容量素子と、遮光性を有する配線とを、複数の各メモリセルに有し、前記容量素子が有する一対の電極のうち、少なくとも一方の電極は遮光性を有しており、前記活性層は、前記一方の電極と、前記配線との間において、前記一方の電極及び前記配線と重なっており、前記配線は、前記トランジスタが有するソース電極またはドレイン電極に接続されている記憶装置。請求項8または請求項9において、遮光性を有する前記配線は、前記酸化物半導体の吸収端波長をλ0とすると、波長が100nm以上λ0100nm以下の光の透過率が50以下である記憶装置。請求項1乃至請求項10のいずれか1項において、遮光性を有する前記電極は、前記酸化物半導体の吸収端波長をλ0とすると、波長が100nm以上λ0100nm以下の光の透過率が50以下である記憶装置。請求項1乃至請求項11のいずれか1項において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である記憶装置。請求項1乃至請求項12のいずれか1項において、前記酸化物半導体の水素濃度は、5×1019/cm3以下である記憶装置。請求項1乃至請求項13のいずれか1項に記載の記憶装置を有する半導体装置。上記酸化物半導体をチャネル形成領域に含むトランジスタを、スイッチング素子として用いた半導体記憶装置以下、単に記憶装置とするの場合、上記トランジスタの閾値電圧がシフトする、或いはオフ電流が上昇することによって、記憶素子に保持されるべき電荷が放出されやすくなり、データを保持できる期間が短くなりやすい。よって、記憶装置において正確なデータが保持される期間をより長く確保するためには、光の照射に起因するトランジスタの特性の劣化を防ぐことが重要である。また、上記記憶装置は、各メモリセルの占める面積が小さいほど、単位面積あたりの記憶容量を高めることができる。しかし、メモリセルの占める面積が小さくなると、記憶素子の電荷を保持するために各メモリセルに設けられた容量素子の専有面積も、縮小化せざるを得ない。よって、容量素子は、記憶装置において長期間のデータが保持できる程度の大きさの容量値を確保しにくくなる。上述の課題に鑑み、本発明は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。本発明の一態様に係る記憶装置は、記憶素子として機能するトランジスタと、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する。或いは、本発明の一態様に係る記憶装置は、記憶素子として機能する容量素子と、上記記憶素子における電荷の蓄積、保持、放出を制御するための、酸化物半導体をチャネル形成領域に含むトランジスタとを有する。そして、上記容量素子が有する一対の電極の少なくとも一方は遮光性を有している。さらに、本発明の一態様に係る記憶装置は、遮光性を有する導電膜或いは絶縁膜などの遮光層を有しており、上記活性層が遮光性を有する電極と、遮光層との間に、位置することを特徴とする。記憶素子として機能するトランジスタの活性層にも、酸化物半導体が含まれていても良い。酸化物半導体は、シリコンの約3倍程度の大きなバンドギャップを有し、シリコンよりも真性キャリア密度が低い。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。上記構成を有するトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化され、酸素欠損が低減された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化され、酸素欠損が低減された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化され、酸素欠損が低減された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定はSIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタゲート絶縁膜の厚さは100nmとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化され、酸素欠損が低減された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、10zA/μm以下、好ましくは1zA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化され、酸素欠損が低減された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。或いは、酸化物半導体は、化学式InMO3ZnOmm>0、mは自然数であるとは限らないで表記することができる。ここで、Mは、Zn、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本発明の一態様では、酸化物半導体を活性層に含むトランジスタを、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜で、上記活性層を挟むことで、光によって上記トランジスタの特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を容量素子の電極として用いる。よって、容量素子とトランジスタとが重なるようにメモリセル内に配置されるため、容量素子の専有面積、或いは容量値を確保しつつも、メモリセルの占める面積を縮小化することができる。したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplayなど、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。実施の形態1図1Aに、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図で示す。図1Aに示す回路図では、メモリセル101が、記憶素子として機能するトランジスタ102と、スイッチング素子として機能するトランジスタ103と、容量素子104とを有する。記憶素子として機能するトランジスタ102は、ゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。メモリセル101は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2端子とし、メモリセル101が有するトランジスタ102、トランジスタ103、容量素子104の接続関係を説明する。図1Aに示すメモリセル101では、トランジスタ103の第1端子に接続されているノードに、データを含む信号の電位が与えられている。また、トランジスタ103の第2端子は、トランジスタ102のゲート電極に接続されている。容量素子104が有する一対の電極は、一方がトランジスタ102のゲート電極に接続され、他方が所定の電位が与えられているノードに接続されている。また、図1Bに、図1Aとは異なるメモリセルの構成を、一例として回路図で示す。図1Bに示す回路図では、メモリセル101が、記憶素子として機能する容量素子105と、スイッチング素子として機能するトランジスタ103とを有する。記憶素子として機能する容量素子105に電荷を蓄積させることで、データを記憶する。図1Bに示すメモリセル101では、トランジスタ103の第1端子に接続されているノードに、データを含む信号の電位が与えられている。また、容量素子105が有する一対の電極は、一方がトランジスタ103の第2端子に接続され、他方が所定の電位が与えられているノードに接続されている。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。本発明の一態様では、図1Aまたは図1Bに示した上記スイッチング素子として機能するトランジスタ103のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体を含むことを特徴とする。上述したような特性を有する酸化物半導体をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ103を実現することができる。上記構成を有するトランジスタ103を、記憶素子として機能するトランジスタ102或いは容量素子105に蓄積された電荷を保持するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化シリコンSiC、窒化ガリウムGaNなどの化合物半導体を挙げることができる。炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや耐熱温度の低いガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、200°Cから800°Cの熱処理によって結晶性の酸化物半導体を得ることができる。なお、図1Aにおいて、記憶素子として機能するトランジスタ102は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ102の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル101内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ102の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル101からのデータの読み出しを高速で行うことができる。なお、図1Aまたは図1Bでは、トランジスタ103がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ103が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ103の閾値電圧を制御することができる。また、図1Bでは、メモリセル101がスイッチング素子として機能するトランジスタ103を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル101がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジスタの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端子に接続されている状態を意味する。次いで、図1Cに、図1Aが有するトランジスタ103と、容量素子104の断面図の一例を示す。なお、図1Cでは図1Aに示すメモリセル101の断面構造を示しているが、図1Bが有するトランジスタ103と、容量素子105も、図1Cと同様の構成を採用することができる。図1Cに示す断面図では、絶縁表面を有する基板110上に、容量素子104とトランジスタ103が形成されており、容量素子104とトランジスタ103は、絶縁膜111を間に挟んで重なっている。具体的に、容量素子104は、絶縁表面を有する基板110上に形成された電極112と、電極112上の絶縁膜113と、絶縁膜113を間に挟んで電極112と重なる電極114とを有する。電極112と、絶縁膜113と、電極114とが重なった部分が、容量素子104として機能する。また、トランジスタ103は、電極114を覆っている絶縁膜111上に、ゲート電極115と、ゲート電極115上の絶縁膜116と、絶縁膜116を間に挟んでゲート電極115と重なる、酸化物半導体を含んだ活性層117と、活性層117上のソース電極118、ドレイン電極119と有している。さらに、トランジスタ103は、活性層117、ソース電極118及びドレイン電極119を覆っている絶縁膜120を構成要素に含んでいても良い。トランジスタ103は、ボトムゲート型であり、なおかつ、ソース電極118とドレイン電極119の間において、活性層117の一部がエッチングされたチャネルエッチ構造である。なお、図1Cでは、トランジスタ103がシングルゲート構造である場合を例示しているが、トランジスタ103は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。そして、本発明の一態様においては、図1Cに示すように、遮光性を有する絶縁膜121が、トランジスタ103を覆うように形成されている。具体的には、トランジスタ103の活性層117と重なるように、遮光層として機能する絶縁膜121を形成する。なお、遮光性を有する絶縁膜、配線または電極などの遮光層は、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。具体的には、吸収端波長をλ0とすると、遮光層は、波長が100nm以上、λ0100nm以下の光の透過率が50以下、より好ましくは30以下とする。例えば、In-Ga-Zn-O系酸化物半導体を用いて形成された活性層117の吸収端波長が393nmにある場合、遮光層は、100nm以上493nm以下の光の透過率が、50以下、より好ましくは30以下とする。なお、上記波長範囲に含まれる全ての光が、上記透過率を満たしている必要はなく、少なくとも上記波長範囲に含まれる一の波長の光が、上記透過率の範囲を満たしていれば良い。さらに、上記波長範囲よりも、長波長側の光の透過率も上記範囲を満たしていることが、酸化物半導体の光の劣化を防ぐという点において望ましい。例えば、絶縁膜121は、カーボンブラック、二酸化チタンよりも酸化数が小さい低次酸化チタンなどの黒色顔料や、二酸化チタン、酸化亜鉛などの紫外線吸収剤が分散された樹脂を用いて形成することができる。樹脂には、例えば、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の有機樹脂、シロキサン系樹脂などを用いることができる。シロキサン系樹脂は、シリコンSiと酸素Oとの結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基例えばアルキル基、芳香族炭化水素のうち、少なくとも1種を有していても良い。なお、絶縁膜121に樹脂を用いる場合、樹脂中に含まれる水素、水などの不純物が、活性層117、絶縁膜116、或いは、活性層117と他の絶縁膜の界面とその近傍に入り込むのを防ぐために、絶縁膜121と、活性層117の間に、バリア性の高い材料を用いた絶縁膜122を形成するのが望ましい。バリア性の高い絶縁膜122として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。また、活性層117と、窒素の含有比率が高い絶縁膜122とが直接触れると、トランジスタ103の特性が劣化することがあるので、図1Cに示すように、活性層117と絶縁膜122の間に、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜120を形成することが望ましい。また、酸素を含む無機材料を活性層117に接している絶縁膜120に用いることで、水分または水素を低減させるための加熱処理により活性層117中に酸素欠損が発生していたとしても、活性層117に絶縁膜120から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層117をi型に近づけることができ、酸素欠損によるトランジスタ103の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。また、酸素雰囲気下で活性層117に加熱処理を施すことで、酸化物半導体に酸素を添加し、活性層117中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。或いは、イオン注入法またはイオンドーピング法などを用いて、活性層117に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を活性層117に添加すれば良い。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。例えば、酸化窒化珪素とは、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、珪素が25原子以上35原子以下、水素が0.1原子以上10原子以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、珪素が25原子以上35原子以下、水素が10原子以上30原子以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子を超えない値をとる。さらに、本発明の一態様においては、図1Cに示すように、容量素子104が有する電極112或いは電極114の少なくとも一方が遮光性を有する。そして、遮光性を有する電極112或いは電極114が、トランジスタ103の活性層117と重なる位置に形成されている。上記構成により、遮光性を有する電極112或いは電極114と、遮光性を有する絶縁膜121との間に活性層117が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層117に入射するのを防ぐことができる。次いで、図1Dに、図1Aが有するトランジスタ103と、容量素子104の断面図の一例を示す。なお、図1Dでは図1Aに示すメモリセル101の断面構造を示しているが、図1Bが有するトランジスタ103と、容量素子105も、図1Dと同様の構成を採用することができる。図1Dに示す断面図では、図1Cと同様に、絶縁表面を有する基板110上に、容量素子104とトランジスタ103が形成されており、容量素子104とトランジスタ103は、絶縁膜111を間に挟んで重なっている。具体的な容量素子104と、トランジスタ103の構成は、図1Cと同じである。そして、図1Dでは、遮光性を有する導電膜で配線123を形成し、配線123によりトランジスタ103を覆っている。具体的には、トランジスタ103の活性層117と重なるように、遮光性を有する配線123を形成する。遮光性を有する配線123に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、配線123には、導電性と遮光性を兼ね備えた金属を用いる。例えば、配線123には、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。さらに、図1Dでは、図1Cと同様に、容量素子104が有する電極112或いは電極114の少なくとも一方が遮光性を有する。そして、遮光性を有する電極112或いは電極114が、トランジスタ103の活性層117と重なる位置に形成されている。上記構成により、図1Dでは、遮光性を有する電極112或いは電極114と、遮光性を有する配線123との間に活性層117が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層117に入射するのを防ぐことができる。なお、図1C、図1Dにおいて、トランジスタ103は、絶縁膜120上において活性層117のチャネル形成領域と重なる位置にバックゲート電極を有していても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極115と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ103の閾値電圧を制御することができる。なお、図1Cと図1Dでは、トランジスタ103がボトムゲート型であり、なおかつ、チャネルエッチ構造を有する場合について示したが、本発明の一態様で用いられるトランジスタの構造は、この構成に限定されない。本発明の一態様では、酸化物半導体を活性層117に含むトランジスタ103を、記憶素子として用いるトランジスタ102または容量素子105における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの層で、上記活性層117を挟むことで、光によって上記トランジスタ103の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子104または容量素子105の電極112或いは電極114として用いる。よって、容量素子104または容量素子105とトランジスタ103とが重なるようにメモリセル101内に配置されるため、容量素子104または容量素子105の専有面積、或いは容量値を確保しつつも、メモリセル101の占める面積を縮小化することができる。したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。次いで、図2に、メモリセル101における各種配線の、より具体的な接続構成の例を示す。図2Aに示すメモリセル101は、スイッチング素子として機能するトランジスタ103と、記憶素子として機能する容量素子105とを有する。トランジスタ103のゲート電極は、ワード線WLに接続されている。また、トランジスタ103の第1端子はデータ線DLに接続されており、第2端子は容量素子105の一方の電極に接続されている。容量素子105の他方の電極は、グラウンドなどの固定電位が与えられているノードに接続されている。図2Aに示すメモリセル101では、データの書き込み時にトランジスタ103がオンになり、データ線DLからデータを含む信号の電位が、トランジスタ103を介して容量素子105の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子105に蓄積されている電荷量が制御されることで、容量素子105へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ103がオフになり、容量素子105において電荷が保持される。上述したように、トランジスタ103はオフ電流が極めて低いという特性を有している。そのため、容量素子105に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ103にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、トランジスタ103がオンになり、データ線DLを介して容量素子105に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。図2Bに示すメモリセル101は、スイッチング素子として機能するトランジスタ103と、記憶素子として機能するトランジスタ102と、容量素子104とを有する。トランジスタ103のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ103の第1端子は第1データ線DLaに接続されており、第2端子はトランジスタ102のゲート電極に接続されている。トランジスタ102の第1端子は第2データ線DLbに接続されており、第2端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子104が有する一対の電極は、一方がトランジスタ102のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Bに示すメモリセル101では、データの書き込み時にトランジスタ103がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ103を介してトランジスタ102のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ102のゲート容量、及び容量素子104に蓄積される電荷量が制御されることで、トランジスタ102及び容量素子104へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ103がオフになり、トランジスタ102のゲート容量、及び容量素子104に蓄積された電荷が保持される。上述したように、トランジスタ103はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、トランジスタ103にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位を変化させる。容量素子104が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線WLbの電位の変化は、トランジスタ102のゲート電極に与えられる。トランジスタ102は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ102のゲート電極の電位が変化することで得られるトランジスタ102のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。図2Cに示すメモリセル101は、一つのデータ線DLが、第1データ線DLaと第2データ線DLbの機能を併せ持っている点において、図2Bに示すメモリセル101と異なっている。具体的に、図2Cに示すメモリセル101は、スイッチング素子として機能するトランジスタ103と、記憶素子として機能するトランジスタ102と、容量素子104とを有する。トランジスタ103のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ103の第1端子はデータ線DLに接続されており、第2端子はトランジスタ102のゲート電極に接続されている。トランジスタ102の第1端子はデータ線DLに接続されており、第2端子はグラウンドなどの固定電位が与えられているノードに接続されている。容量素子104が有する一対の電極は、一方がトランジスタ102のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Cに示すメモリセル101は、データの書き込み、保持、読み出しなどの動作を、図2Bに示すメモリセル101と同様に行うことができる。図2Dに示すメモリセル101は、スイッチング素子として機能するトランジスタ103と、記憶素子として機能するトランジスタ102と、容量素子104と、データの読み出しを制御するスイッチング素子として機能するトランジスタ106とを有する。トランジスタ103のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ103の第1端子は第1データ線DLaに接続されており、第2端子はトランジスタ102のゲート電極に接続されている。トランジスタ102の第1端子は、トランジスタ106の第2端子に接続されており、第2端子はグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ106が有する第1端子は、第2データ線DLbに接続されている。トランジスタ106のゲート電極は、第2ワード線WLbに接続されている。容量素子104が有する一対の電極は、一方がトランジスタ102のゲート電極に接続され、他方が固定電位の与えられているノードに接続されている。図2Dに示すメモリセル101では、データの書き込み時にトランジスタ103がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ103を介してトランジスタ102のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ102のゲート容量、容量素子104に蓄積される電荷量が制御されることで、トランジスタ102及び容量素子104へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ103がオフになり、トランジスタ102のゲート容量、容量素子104に蓄積された電荷が保持される。上述したように、トランジスタ103はオフ電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位が変化することでトランジスタ106がオンになる。トランジスタ106がオンになると、トランジスタ102には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ102のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。実施の形態2本実施の形態では、本発明の一態様に係る記憶装置が有するメモリセルの、具体的な構成の一例について説明する。なお、本実施の形態では、図2Cに示す回路構成を有したメモリセルを例に挙げて、その構造について説明する。図3に、メモリセルの上面図の一例を示す。なお、図3では、メモリセルの構成を明確にするために、遮光性を有する絶縁膜以外の絶縁膜は、全て省略して示している。また、図3の破線A1-A2における断面図を、図4に示す。図3、図4に示すメモリセルは、絶縁表面を有する基板110上に、トランジスタ102と、トランジスタ103と、容量素子104とを有する。そして、基板110上に形成された容量素子104は絶縁膜111に覆われており、絶縁膜111上にはトランジスタ102と、トランジスタ103とが形成されている。そして、容量素子104と、トランジスタ102及びトランジスタ103とは、絶縁膜111を間に挟んで重なっている。具体的に、容量素子104は、絶縁表面を有する基板110上に形成された電極112と、電極112上の絶縁膜113と、絶縁膜113を間に挟んで電極112と重なる電極114とを有する。電極112と、絶縁膜113と、電極114とが重なった部分が、容量素子104として機能する。また、トランジスタ103は、絶縁膜111上に、ソース電極またはドレイン電極として機能する導電膜130及び導電膜131と、導電膜130及び導電膜131に接する、酸化物半導体を含んだ活性層132と、導電膜130、導電膜131、活性層132を覆っている絶縁膜133と、絶縁膜133を間に挟んで活性層132と重なるゲート電極134とを有する。図3、図4に示すトランジスタ103は、トップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜130及び導電膜131が、活性層132の下側で接している、ボトムコンタクト構造である。また、トランジスタ102は、絶縁膜111上に、ソース電極またはドレイン電極として機能する導電膜131及び導電膜135と、導電膜131及び導電膜135に接する、酸化物半導体を含んだ活性層136と、導電膜131、導電膜135、活性層136を覆っている絶縁膜133と、絶縁膜133を間に挟んで活性層136と重なるゲート電極137とを有する。図3、図4に示すトランジスタ102は、トランジスタ103と同様にトップゲート型であり、なおかつ、ソース電極またはドレイン電極として機能する導電膜131及び導電膜135が、活性層136の下側で接している、ボトムコンタクト構造である。また、図3、図4では、トランジスタ102、トランジスタ103がシングルゲート構造である場合を例示しているが、トランジスタ102、トランジスタ103は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。そして、導電膜130は、絶縁膜111に形成されたコンタクトホール138を介して、電極114に接している。また、トランジスタ102及びトランジスタ103を覆うように、絶縁膜139が形成されている。そして、絶縁膜139上には、絶縁膜139に形成されたコンタクトホール140を介してトランジスタ102のゲート電極137に接続された、遮光性を有する導電膜141が形成されている。また、導電膜141は、絶縁膜139及び絶縁膜133に形成されたコンタクトホール142を介して、導電膜130に接続されている。また、絶縁膜139上には、絶縁膜139に形成されたコンタクトホール143を介してトランジスタ103のゲート電極134に接続された、遮光性を有する導電膜144が形成されている。遮光性を有する導電膜141は、少なくともトランジスタ102の活性層136の一部と重なる位置に形成する。なお、活性層136に入射する光をより防ぐためには、活性層136全体を完全に導電膜141で覆うのが望ましい。また、遮光性を有する導電膜144は、少なくともトランジスタ103の活性層132の一部と重なる位置に形成する。なお、活性層132に入射する光をより防ぐためには、活性層132全体を完全に導電膜144で覆うのが望ましい。さらに、本発明の一態様では、容量素子104が有する電極112或いは電極114の少なくとも一方が遮光性を有する。そして、遮光性を有する電極112或いは電極114が、トランジスタ103の活性層132、トランジスタ102の活性層136と重なる位置に形成されている。活性層132と、活性層136とは、少なくともその一部が電極112或いは電極114と重なっていれば良い。しかし、活性層132或いは活性層136に入射する光をより防ぐためには、活性層132全体、或いは活性層136全体が、完全に電極112或いは電極114と重なるようにするのが望ましい。遮光性を有する電極112、電極114、導電膜141、導電膜144に求められる特性は、上述したとおり、活性層に用いられている酸化物半導体の吸収端波長近傍、もしくはこれよりも短い波長領域の光の透過率が低いものとする。よって、電極112、電極114、導電膜141、導電膜144には、導電性と遮光性を兼ね備えた金属を用いる。例えば、電極112、電極114には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。また、導電膜141、導電膜144には、上述した材料の他に、アルミニウム、または銅を用いることもできる。アルミニウムまたは銅を導電膜141、導電膜144に用いる場合、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、電極112、電極114、導電膜141、導電膜144を二層の積層構造とする場合、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。電極112、電極114、導電膜141、導電膜144を3層の積層構造を有する場合、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。そして、電極112、電極114、導電膜141、導電膜144の膜厚は、例えば、10nm~400nm、好ましくは100nm~200nmとする。本発明の一態様では、上記構成により、遮光性を有する電極112或いは電極114と、遮光性を有する導電膜141の間に活性層136が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層136に入射するのを防ぐことができる。また、遮光性を有する電極112或いは電極114と、遮光性を有する導電膜144の間に活性層132が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層132に入射するのを防ぐことができる。なお、図3及び図4では、配線として機能する導電膜141、導電膜144を用いて活性層132または活性層136を遮光する構成を例に挙げているが、図1Cに示した構成と同様に、遮光性を有する絶縁膜で、活性層132または活性層136を遮光するようにしても良い。また、図3、図4では、記憶素子として機能するトランジスタ102が、その活性層136に酸化物半導体を含んでいる場合を例示しているが、トランジスタ102は必ずしも酸化物半導体を活性層に含んでいなくとも良い。例えば、シリコンやゲルマニウムなどの半導体材料を用いてトランジスタ102の活性層を形成する場合、一の絶縁表面上に当該活性層と容量素子104とを共に形成することができる。そして、さらに、容量素子104の電極112も、上記活性層と同様に、シリコンやゲルマニウムなどの半導体材料を用いて形成することができる。そして、電極112は、第2ワード線WLbとしても機能する。また、導電膜144は、第1ワード線WLaとしても機能する。また、導電膜131は、データ線DLとしても機能する。導電膜135は、グラウンドなどの固定電位が与えられる配線として機能する。なお、基板110として使用することができる素材に大きな制限はないが、少なくとも、作製工程における加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板110には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。また、絶縁膜133は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜として機能する絶縁膜133は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去することによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜GIは、高品質化が要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので、絶縁膜133を形成する方法として適している。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁膜133を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。また、酸素を含む無機材料を絶縁膜133に用いることで、水分または水素を低減させるための加熱処理により活性層132、活性層136中に酸素欠損が発生していたとしても、活性層132、活性層136に絶縁膜133から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層132、活性層136をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。また、活性層132または活性層136として用いる酸化物半導体膜は、膜厚2nm以上200nm以下、好ましくは膜厚3nm以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜には、上述したように、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。例えば、スパッタ法により得られるIn-Ga-Zn-O系酸化物半導体の薄膜を、酸化物半導体膜として用いる場合、ターゲットとして、例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]を有するターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上100未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~2:1、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。Znの比率を上記範囲に収めることで、移動度の向上を実現することができる。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、加熱処理を施す。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、300°C以上700°C以下、好ましくは300°C以上500°C以下で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。加熱処理装置は電気炉の他、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。上述した加熱処理により、酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより、酸化物半導体膜の特性を安定化させることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタ102、トランジスタ103を作製することができ、量産性を高めることができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、c軸配向していることに加えて、各結晶のab面が一致するか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。本発明の一態様では、酸化物半導体を活性層132に含むトランジスタ103を、記憶素子として用いるトランジスタ102または容量素子104における電荷の保持を制御するためのスイッチング素子として用いることで、上記電荷のリークを防ぐことができる。また、遮光性を有する電極、導電膜、絶縁膜などの遮光層で、上記活性層132を挟むことで、光によって上記トランジスタ103の特性が劣化するのを防ぐことができる。具体的には、閾値電圧のシフトを抑制し、オフ電流が上昇するのを防ぐことができる。さらに、本発明の一態様では、上記遮光性を有する電極を、容量素子104の電極112或いは電極114として用いる。よって、容量素子104とトランジスタ103とが重なるようにメモリセル101内に配置されるため、容量素子104の専有面積、或いは容量値を確保しつつも、メモリセル101の占める面積を縮小化することができる。したがって、本発明の一態様に係る記憶装置は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明は、上記記憶装置を半導体装置に用いることで、半導体装置の信頼性を高め、高機能化させることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、スイッチング素子として機能するトランジスタ103の、図1Dと異なる構成の一例について説明する。図5Aに、トランジスタ103と、容量素子104の断面図の一例を示す。なお、図5Aでは図1Aに示すメモリセル101の断面構造を示しているが、図1Bが有するトランジスタ103と、容量素子105も、図5Aと同様の構成を採用することができる。図5Aに示す断面図では、図1Dと同様に、絶縁表面を有する基板110上に、容量素子104とトランジスタ103が形成されており、容量素子104とトランジスタ103は、絶縁膜111を間に挟んで重なっている。具体的な容量素子104の構成は、図1Dと同じである。図5Aでは、トランジスタ103が、チャネル保護構造を有する点において、図1Dと異なる。図5Aに示すトランジスタ103は、絶縁膜111上にゲート電極150と、ゲート電極150上の絶縁膜151と、絶縁膜151上においてゲート電極150と重なっている、酸化物半導体を含んだ活性層152と、ゲート電極150と重なる位置において活性層152上に形成されたチャネル保護膜153と、活性層152上に形成されたソース電極154、ドレイン電極155と、を有する。さらに、トランジスタ103は、ソース電極154、ドレイン電極155、チャネル保護膜153、活性層152上に形成された絶縁膜156を、その構成要素に含めても良い。チャネル保護膜153を設けることによって、活性層152のチャネル形成領域となる部分に対する、後の工程時におけるエッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。酸素を含む無機材料をチャネル保護膜153に用いることで、水分または水素を低減させるための加熱処理により活性層152中に酸素欠損が発生していたとしても、活性層152にチャネル保護膜153から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層152をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、耐圧性が高い、オフ電流の低いなどの電気特性の向上を実現することができる。なお、トランジスタ103は、絶縁膜156上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層152のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極150と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ103の閾値電圧を制御することができる。そして、図5Aでは、遮光性を有する導電膜で配線123を形成し、配線123によりトランジスタ103を覆っている点において、図1Dと同じである。具体的には、トランジスタ103の活性層152と重なるように、遮光性を有する配線123を形成する。さらに、図5Aでは、図1Dと同様に、容量素子104が有する電極112或いは電極114の少なくとも一方が遮光性を有する。そして、遮光性を有する電極112或いは電極114が、トランジスタ103の活性層152と重なる位置に形成されている。上記構成により、図5Aでは、遮光性を有する電極112或いは電極114と、遮光性を有する配線123との間に活性層152が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層152に入射するのを防ぐことができる。また、スイッチング素子として機能するトランジスタ103の、図1Dと異なる構成の、別の一例について説明する。図5Bに、トランジスタ103と、容量素子104の断面図の一例を示す。なお、図5Bでは図1Aに示すメモリセル101の断面構造を示しているが、図1Bが有するトランジスタ103と、容量素子105も、図5Bと同様の構成を採用することができる。図5Bに示す断面図では、図1Dと同様に、絶縁表面を有する基板110上に、容量素子104とトランジスタ103が形成されており、容量素子104とトランジスタ103は、絶縁膜111を間に挟んで重なっている。具体的な容量素子104の構成は、図1Dと同じである。図5Bでは、トランジスタ103がボトムゲート型であり、なおかつ、ソース電極またはドレイン電極が活性層の下側で接しているボトムコンタクト構造である点において、図1Dと異なる。図5Bに示すトランジスタ103は、絶縁膜111上にゲート電極160と、ゲート電極160上の絶縁膜161と、絶縁膜161上に形成されたソース電極164、ドレイン電極165と、絶縁膜161上においてゲート電極160と重なる位置に形成され、なおかつソース電極164、ドレイン電極165と接している、酸化物半導体を含んだ活性層162と、を有する。さらに、トランジスタ103は、ソース電極164、ドレイン電極165、活性層162上に形成された絶縁膜166を、その構成要素に含めても良い。また、酸素を含む無機材料を活性層162に接している絶縁膜166に用いることで、水分または水素を低減させるための加熱処理により活性層162中に酸素欠損が発生していたとしても、活性層162に絶縁膜166から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、活性層162をi型に近づけることができ、酸素欠損によるトランジスタ103の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、トランジスタ103は、絶縁膜166上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層162のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極160と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ103の閾値電圧を制御することができる。そして、図5Bでは、遮光性を有する導電膜で配線123を形成し、配線123によりトランジスタ103を覆っている点において、図1Dと同じである。具体的には、トランジスタ103の活性層162と重なるように、遮光性を有する配線123を形成する。さらに、図5Bでは、図1Dと同様に、容量素子104が有する電極112或いは電極114の少なくとも一方が遮光性を有する。そして、遮光性を有する電極112或いは電極114が、トランジスタ103の活性層162と重なる位置に形成されている。上記構成により、図5Bでは、遮光性を有する電極112或いは電極114と、遮光性を有する配線123との間に活性層162が挟まれるので、酸化物半導体の吸収端波長近傍の光、もしくはこれよりも短い波長領域の光が、活性層162に入射するのを防ぐことができる。なお、図5A及び図5Bでは、配線123を用いて活性層152または活性層162を遮光する構成を例に挙げているが、図1Cに示した構成と同様に、遮光性を有する絶縁膜で、活性層152または活性層162を遮光するようにしても良い。また、図5A及び図5Bでは、トランジスタ103がシングルゲート構造である場合を例示しているが、トランジスタ103は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、記憶部の具体的な構成と、その動作について説明する。図6は、図2Aに示したメモリセル101を複数有する記憶部200の、回路図の一例である。メモリセル101の構成については、実施の形態1において説明した内容を参酌することができる。図6に示す記憶部200では、複数のワード線WL、複数のデータ線DLなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル101に供給される。上記配線の数は、メモリセル101の数及び配置によって決めることができる。具体的に、図6に示す記憶部200の場合、3行×4列のメモリセルがマトリクス状に接続されており、ワード線WL1~WL3、データ線DL1~DL4が、記憶部200内に配置されている場合を例示している。次いで、図6に示す記憶部200の動作について説明する。まず、データの書き込み時における記憶部200の動作について説明する。書き込み時において、ワード線WL1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ103のゲート電極に与えられる。よって、ワード線WL1にゲート電極が接続されているトランジスタ103は、全てオンになる。次いで、データ線DL1~DL4に、データを情報として含む信号が入力される。データ線DL1~DL4に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線DL1~DL4に入力されている電位は、オンのトランジスタ103を介して、容量素子105の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子105に蓄積されている電荷量が制御されることで、容量素子105へのデータの書き込みが行われる。ワード線WL1への、パルスを有する信号の入力が終了すると、ワード線WL1にゲート電極が接続されているトランジスタ103が、全てオフになる。そして、ワード線WL2、ワード線WL3に、パルスを有する信号が順に入力され、ワード線WL2を有するメモリセル101、ワード線WL3を有するメモリセル101において、上述した動作が同様に繰り返される。次いで、データの保持時における記憶部200の動作について説明する。保持時において、全てのワード線WL1~WL3には、トランジスタ103がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ103は、上述したようにオフ電流が著しく低いので、容量素子105に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ103に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し時における記憶部200の動作について説明する。データの読み出し時には、書き込み時と同様に、ワード線WL1~WL3に順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ103のゲート電極に与えられると、当該トランジスタ103は全てオンになる。トランジスタ103がオンになると、データ線DLを介して容量素子105に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。なお、各データ線DLの先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル101において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル101においてのみ、上記動作を行うようにしても良い。また、図6に示した記憶部200の場合、各メモリセル101に、データ線DLと、ワード線WLと、容量素子105の電極に固定電位を供給するための配線との、3つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ103のスイッチングを制御するための信号と、容量素子105の電荷量を制御するための信号と、固定電位とを、メモリセル101に供給することができ、なおかつ、容量素子105に蓄積されている電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、記憶部の具体的な構成と、その動作について説明する。図7は、図2Cに示したメモリセル101を複数有する記憶部201の、回路図の一例である。メモリセル101の構成については、実施の形態1において説明した内容を参酌することができる。図7に示す記憶部201では、複数の第1ワード線WLa、複数の第2ワード線WLb、複数のデータ線DLなどの各種配線が設けられており、駆動回路からの信号または固定電位が、これら配線を介して各メモリセル101に供給される。上記配線の数は、メモリセル101の数及び配置によって決めることができる。具体的に、図7に示す記憶部201の場合、3行×3列のメモリセルがマトリクス状に接続されており、第1ワード線WLa1~WLa3、第2ワード線WLb1~WLb3、データ線DL1~DL3が、記憶部201内に配置されている場合を例示している。次いで、図7に示す記憶部201の動作について説明する。図8は、複数の第1ワード線WLa1~WLa3、複数の第2ワード線WLb1~WLb3、複数のデータ線DL1~DL3に入力される信号の電位の時間変化を示すタイミングチャートである。図8に示すタイミングチャートは、トランジスタ102、トランジスタ103が共にnチャネル型であり、なおかつ2値のデータを扱う場合を例示している。なお、タイミングチャートにおける信号の電位は、立ち上がりまたは立ち下がりが垂直になるように示している。しかし、実際の信号の電位は、配線の負荷やノイズ等の影響を受けるため、その波形が鈍ることは当業者であれば容易に理解できる。まず、データの書き込み時における記憶部201の動作について説明する。書き込み時において、第1ワード線WLa1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第1ワード線WLa1に接続されているトランジスタ103のゲート電極に与えられる。よって、第1ワード線WLa1にゲート電極が接続されているトランジスタ103は、全てオンになる。一方、第2ワード線WLb1~WLb3には、ローレベルの電位が与えられている。次いで、データ線DL1~DL3に、データを情報として含む信号が入力される。データ線DL1~DL3に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線DL1~DL3に入力されている電位は、オンのトランジスタ103を介して、トランジスタ102が有するゲート電極と容量素子104の一方の電極に与えられる。そして、上記信号の電位に従って、トランジスタ102のゲート容量と、容量素子104に蓄積される電荷量が制御されることで、メモリセル101へのデータの書き込みが行われる。第1ワード線WLa1への、パルスを有する信号の入力が終了すると、第1ワード線WLa1にゲート電極が接続されているトランジスタ103が、全てオフになる。そして、第1ワード線WLa2、第1ワード線WLa3に、パルスを有する信号が順に入力され、第1ワード線WLa2を有するメモリセル101、第1ワード線WLa3を有するメモリセル101において、上述した動作が同様に繰り返される。次いで、データの保持時における記憶部201の動作について説明する。保持時において、全ての第1ワード線WLa1~WLa3には、トランジスタ103がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ103は、上述したようにオフ電流が著しく低いので、トランジスタ102のゲート容量と、容量素子104に蓄積された電荷はリークしづらく、遮光を行わない場合、或いは、シリコンなどの半導体材料をトランジスタ103に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。一方、第2ワード線WLb1~WLb3には、引き続き、ローレベルの電位が与えられる。次いで、データの読み出し時における記憶部201の動作について説明する。データの読み出し時では、全ての第1ワード線WLa1~WLa3にローレベルの電位が入力されることで、トランジスタ103のゲート電極にローレベルの電位が与えられる。よって、第1ワード線WLa1~WLa3にゲート電極が接続されているトランジスタ103は、全てオフのままである。一方、第2ワード線WLb1には、パルスを有する信号が入力され、当該パルスの電位、具体的にはハイレベルの電位が、容量素子104の他方の電極に与えられる。容量素子104が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線WLb1の電位の変化は、トランジスタ102のゲート電極に与えられる。そして、トランジスタ102は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化しているため、トランジスタ102には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ102のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データをデータ線DLから読み出すことができる。第2ワード線WLb1への、パルスを有する信号の入力が終了すると、第2ワード線WLb1を有するメモリセル101のトランジスタ102は全てオフになる。そして、第2ワード線WLb2、第2ワード線WLb3に、パルスを有する信号が順に入力され、第2ワード線WLb2を有するメモリセル101、第2ワード線WLb3を有するメモリセル101において、上述した動作が同様に繰り返される。なお、データ線DL1~DL3の先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部201から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル101において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル101においてのみ、上記動作を行うようにしても良い。また、図7に示した記憶部201の場合、各メモリセル101に、第1ワード線WLaと、第2ワード線WLbと、データ線DLと、トランジスタ102に固定電位を供給するための配線との、4つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ103のスイッチングを制御するための信号と、トランジスタ102のゲート容量に蓄積される電荷量を制御するための信号と、固定電位とを、メモリセル101に供給することができ、なおかつ、上記ゲート容量に蓄積される電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6図9に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。図9に示す記憶装置300は、メモリセルが複数設けられている記憶部301と、記憶部301の動作を制御する駆動回路302とを有する。駆動回路302は、記憶部301へのデータの書き込み、記憶部301からのデータの読み出し、記憶部301におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。図9では、駆動回路302に信号を供給する制御回路が、記憶装置300に含まれておらず、記憶装置300の外部に設けられている場合を想定しているが、制御回路は記憶装置の構成要素に含まれていても良い。次いで、本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。図10に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図10に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図10に示す記憶装置300は、記憶部301と、駆動回路302とを有している。駆動回路302は、記憶部301から読み出されたデータを情報として含む信号を生成する読み出し回路303と、記憶部301が有するメモリセルを、行ごとに選択するワード線駆動回路304と、記憶部301において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路305とを有する。そして、駆動回路302は、読み出し回路303、ワード線駆動回路304、データ線駆動回路305の動作を制御する制御回路306を有している。また、図10に示す記憶装置300では、ワード線駆動回路304が、デコーダ307と、レベルシフタ308と、バッファ309とを有している。データ線駆動回路305が、デコーダ310と、レベルシフタ311と、セレクタ312とを有している。なお、本発明の一態様に係る記憶装置300は、少なくとも記憶部301をその構成に含んでいればよい。さらに、本発明の一態様に係る記憶装置300は、記憶部301に駆動回路302の一部または全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、記憶部301、読み出し回路303、ワード線駆動回路304、データ線駆動回路305、制御回路306は、全て一の基板を用いて形成されていても良いし、いずれか1つまたは全てが互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、駆動回路302の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置300に、記憶部301のアドレスAx、Ayを情報として含む信号ADが入力されると、制御回路306は、列方向のアドレスAxをデータ線駆動回路305に送り、行方向のアドレスAyをワード線駆動回路304に送る。また、制御回路306は、記憶装置300に入力されたデータを情報として含む信号DATAを、データ線駆動回路305に送る。記憶部301におけるデータの書き込み動作、読み出し動作の選択は、制御回路306に供給される信号REReadenable、信号WEWriteenableなどによって選択される。さらに、記憶部301が複数存在する場合、制御回路306に、記憶部301を選択するための信号CEChipenableが入力されていても良い。この場合、信号RE、信号WEにより選択される動作が、信号CEにより選択された記憶部301において実行される。記憶部301では、信号WEによって書き込み動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され、記憶部301に入力される。一方、データ線駆動回路305では、制御回路306からの指示に従って、デコーダ310において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ311によって振幅が調整された後、セレクタ312に入力される。セレクタ312では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、記憶部301では、信号REによって読み出し動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され、記憶部301に入力される。一方、読み出し回路303では、制御回路306からの指示に従って、デコーダ307により選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、読み出し回路の具体的な構成の一例について説明する。記憶部から読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、記憶部から読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図11に、読み出し回路の一例を回路図で示す。図11に示す読み出し回路は、記憶部から読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図11に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン電極または、ドレイン領域が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース電極が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図11では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、ゲート電極がビット線BL1~BL3にそれぞれ接続されている。そして、ビット線BL1~BL3の電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給が制御される。例えば、ビット線BL1に接続されたトランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図11では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態8本実施の形態では、トランジスタのオフ電流の算出例について説明する。まず、オフ電流の算出に用いた特性評価用回路の構成について、図12を用いて説明する。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系801を備える。具体的に図12では、8つの測定系801が並列に接続されている特性評価用回路を例示している。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815とを含む。トランジスタ811は、電荷注入用トランジスタである。そして、トランジスタ811は、その第1端子が、電位V1の与えられているノードに接続されており、その第2端子が、トランジスタ812の第1端子に接続されている。トランジスタ811のゲート電極は、電位Vext_aの与えられているノードに接続されている。トランジスタ812は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ812は、その第1端子が、トランジスタ811の第2端子に接続されており、その第2端子が、電位V2の与えられているノードに接続されている。トランジスタ812のゲート電極は、電位Vext_bの与えられているノードに接続されている。容量素子813の第1の電極は、トランジスタ811の第2端子及びトランジスタ812の第1端子に接続されている。容量素子813の第2の電極は、電位V2の与えられているノードに接続されている。トランジスタ814は、その第1端子が、電位V3の与えられているノードに接続されており、その第2端子が、トランジスタ815の第1端子に接続されている。トランジスタ814のゲート電極は、トランジスタ811の第2端子、トランジスタ812の第1端子、容量素子813の第1の電極に接続されている。なお、このトランジスタ814のゲート電極が接続されている箇所を、ノードAとする。トランジスタ815は、その第1端子が、トランジスタ814の第2端子に接続されており、その第2端子が、電位V4の与えられているノードに接続されている。トランジスタ815のゲート電極は、電位Vext_cの与えられているノードに接続されている。そして、測定系801は、トランジスタ814の第2端子と、トランジスタ815の第1端子が接続されているノードの電位を、出力信号の電位Voutとして出力する。そして、本実施の形態では、トランジスタ811として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=10μm、チャネル幅W=10μmであるトランジスタを用いる。なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。また、トランジスタ814及びトランジスタ815として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=3μm、チャネル幅W=100μmであるトランジスタを用いる。また、トランジスタ812として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅1μmのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812として、活性層に含まれるチャネル形成領域が、下記の表1の条件1から条件6に示すような、異なるサイズを有するトランジスタを用いる。なお、電荷注入用トランジスタ811を測定系801に設けない場合には、容量素子813への電荷注入の際に、リーク電流評価用トランジスタ812を一度オンにする必要がある。この場合、リーク電流評価用トランジスタ812が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図12に示すように、電荷注入用トランジスタ811と、リーク電流評価用トランジスタ812とを別々に測定系801に設けることにより、電荷注入の際に、リーク電流評価用トランジスタ812を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。また、電荷注入用トランジスタ811と、リーク電流評価用トランジスタ812とを測定系801に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタ812のチャネル幅Wを、電荷注入用トランジスタ811のチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタ812のリーク電流以外の、特性評価回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタ812のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタ812を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響もない。一方、電荷注入用トランジスタ811のチャネル幅Wを、リーク電流評価用トランジスタ812のチャネル幅Wよりも小さくすることにより、電荷注入用トランジスタ811のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響も小さい。また、図12に示すように、複数の測定系801を並列に接続させた構造にすることにより、より正確に特性評価回路のリーク電流を算出することができる。次に、図12に示す特性評価回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。まず、図12に示す特性評価回路のリーク電流測定方法について、図13を用いて説明する。図13は、図12に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図12に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位V2及び電位V4を0V、電位V3を5V、電位Vext_cを0.5Vとする。まず、書き込み期間において、電位Vext_bを、トランジスタ812がオフとなるような高さの電位VL-3Vに設定する。また、電位V1を書き込み電位Vwに設定した後、電位Vext_aを、一定期間トランジスタ811がオンとなるような高さの電位VH5Vに設定する。上記構成により、ノードAに電荷が蓄積され、ノードAの電位は、書き込み電位Vwと同等の値になる。次いで、電位Vext_aを、トランジスタ811がオフとなるような高さの電位VLに設定する。その後、電位V1を電位VSS0Vに設定する。次に、保持期間において、ノードAが保持する電荷量の変化に起因して生じるノードAの電位の変化量の測定を行う。電位の変化量から、トランジスタ812の第1端子と第2端子の間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電位の変化量の測定とを行うことができる。ノードAの電荷の蓄積及びノードAの電位の変化量の測定蓄積及び測定動作ともいうは、繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電位Vwとして5Vの電位を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電位Vwを3.5Vとし、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電位Vwを4.5Vとし、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電位VAは、出力信号の電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ノードAに接続される容量CAは、容量素子813の容量値と、容量素子813以外の容量が有する容量値の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表現される。例えば、Δtを約54000secとする。ノードAに接続される容量CAと、出力信号の電位Voutから、ノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力信号の電位Voutの測定結果及び該測定結果より算出した特性評価回路のリーク電流の値を示す。図14に、一例として、条件1、条件2及び条件3における上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力信号の電位Voutとの関係を示す。図15に、上記測定に係る経過時間Timeと、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図16に、上記測定により見積もられた条件1乃至条件6におけるノードAの電位とリーク電流の関係を示す。図16では、例えば条件4において、ノードAの電位が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。実施の形態9本実施の形態では、本発明の半導体装置の一つであるRFタグの、構成の一例について説明する。図17は本発明のRFタグの一形態を示すブロック図である。図17においてRFタグ550は、アンテナ回路551と、集積回路552とを有している。集積回路552は、電源回路553、復調回路554、変調回路555、レギュレータ556、演算回路557、記憶装置558、昇圧回路559を有している。次いで、RFタグ550の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路551において該電波が交流電圧に変換される。電源回路553では、アンテナ回路551からの交流電圧を整流し、電源用の電圧を生成する。電源回路553において生成された電源用の電圧は、演算回路557とレギュレータ556に与えられる。レギュレータ556は、電源回路553からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路552内の復調回路554、変調回路555、演算回路557、記憶装置558または昇圧回路559などの各種回路に供給する。復調回路554は、アンテナ回路551が受信した交流信号を復調して、後段の演算回路557に出力する。演算回路557は復調回路554から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置558は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また演算回路557は、復調回路554から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置558内の情報の出力、または記憶装置558内における命令の内容の実行を行う。演算回路557から出力される信号は符号化され、変調回路555に送られる。変調回路555は該信号に従ってアンテナ回路551が受信している電波を変調する。アンテナ回路551において変調された電波は質問器で受け取られる。このようにRFタグ550と質問器との通信は、キャリア搬送波として用いる電波を変調することで行われる。キャリアは、125kHz、13.56MHz、950MHzなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。昇圧回路559は、レギュレータ556から出力された電圧を昇圧し、記憶装置558に供給している。本発明の一態様では、記憶装置558が上記実施の形態に示した構成を有しており、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかるRFタグ550は、上記記憶装置558を用いることで、データの信頼性を高めることができる。また、上記記憶装置558を用いることで、RFタグ550を小型化、或いは高機能化することができる。本実施の形態では、アンテナ回路551を有するRFタグ550の構成について説明しているが、本発明の一態様にかかるRFタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図17に示したRFタグに、発振回路または二次電池を設けても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態10本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。図18Aに、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図18Aに示す記憶媒体は、本発明の一態様に係る記憶装置701と、駆動装置と記憶媒体の電気的な接続を行うコネクタ702と、コネクタ702を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース703と、記憶媒体の動作状態などに従って点灯する発光ダイオード704と、記憶装置701、インターフェース703、発光ダイオード704などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ705とが、プリント配線基板706に実装されている。その他に、コントローラ705の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電位の高さを制御するためのレギュレータなどが設けられていても良い。図18Aに示すプリント配線基板706は、図18Bに示すように、コネクタ702と発光ダイオード704が一部露出するように、樹脂等を用いたカバー材707で覆って、保護するようにしても良い。本発明の一態様にかかる記憶装置701は、データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様にかかる記憶媒体は、上記記憶装置701を用いることで、データの信頼性を高めることができる。また、上記記憶装置701を用いることで、記憶媒体を小型化することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、高機能を有する電子機器を提供することが可能である。本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図19に示す。図19Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、高機能を有する携帯型ゲーム機を提供することができる。なお、図19Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図19Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、高機能を有する携帯電話を提供することができる。図19Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図19Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、高機能を有する携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。