"2次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、前記画素は、基板上に形成された第1の島状半導体を有し、前記駆動出力回路は、前記基板上に、前記第1の島状半導体と同じ高さになるように形成された少なくとも1つの第2の島状半導体を有し、前記第1の島状半導体は、前記第1の島状半導体の底部に形成された第1の半導体領域と、前記第1の半導体領域上に形成され、前記第1の半導体領域と反対導電型、または真性型の半導体からなる第2の半導体領域と、前記第2の半導体領域の下部、かつ、外周に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層を囲むように形成された第1のゲート導体層と、前記第1のゲート導体層に隣接する前記第2の半導体領域の外周部に形成され、前記第1の半導体領域と同じ導電型の半導体からなる第3の半導体領域と、前記第3の半導体領域及び前記第2の半導体領域上に形成され、前記第1の半導体領域と反対の導電型の半導体からなる第4の半導体領域とを、有し、前記第2の島状半導体は、前記第2の島状半導体の下部に形成された第5の半導体領域と、前記第5の半導体領域上に形成され、前記第5の半導体領域と反対導電型、または真性型の半導体からなる第6の半導体領域と、前記第6の半導体領域の外周に形成された第2のゲート絶縁層を囲むように形成された第2のゲート導体層と、前記第6の半導体領域上に、前記第2のゲート導体層に隣接するように、かつ、前記第2の半導体領域の上方に位置するように形成された第7の半導体領域とを、有し、前記第1のゲート導体層及び前記第2のゲート導体層は、それぞれの底部が同じ面上に位置している、ことを特徴とする固体撮像装置。前記第1のゲート導体層及び前記第2のゲート導体層の高さが互いに同じである、ことを特徴とする請求項1に記載の固体撮像装置。前記第2のゲート導体層が、複数の前記第2の島状半導体の内の一部の前記第2の島状半導体を囲むように形成された第3のゲート導体層と、複数の前記第2の島状半導体の内において、前記第3のゲート導体層が囲む前記第2の島状半導体とは異なる前記第2の島状半導体を囲むように形成され、前記第3のゲート導体層と異なる材料からなる第4のゲート導体層と、から構成されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに異なる、ことを特徴とする請求項3に記載の固体撮像装置。前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに同じである、ことを特徴とする請求項3に記載の固体撮像装置。前記第2の島状半導体において、前記第6の半導体領域上に、前記第7の半導体領域が形成され、前記第7の半導体領域上に、シリサイド層又は金属層からなる導体層が形成されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第2の島状半導体において、前記第6の半導体領域を囲むように金属層が設けられている、ことを特徴とする請求項1に記載の固体撮像装置。前記第1の島状半導体及び前記第2の島状半導体と、当該第1及び第2の島状半導体と同じ高さに形成された第3の島状半導体と、を有し、前記第1の島状半導体を囲むように形成された前記第1のゲート導体層と、前記第2の島状半導体を囲むように形成された前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体を囲むように延在しており、前記第1のゲート導体層及び前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体の内部に形成された導体層と、前記第3の島状半導体の下方部位で電気的に接続されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第3の島状半導体の内部に形成された導体層が、前記第1の半導体領域及び前記第5の半導体領域の内の少なくとも一方と、前記第3の島状半導体の下方部位で接続されている、ことを特徴とする請求項1に記載の固体撮像装置。従来例の固体撮像装置においては、画素を構成する島状半導体P11におけるリセットMOSトランジスタのリセットゲート導体層105aが、画素を構成する島状半導体P11の底部にあるのに対して、駆動出力回路におけるSGTゲート導体層126が、画素を構成する島状半導体P11上面とほぼ同じ高さにある、第1第2の半導体層120a,120b上のSGTを構成する島状半導体119a,119bにある。リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126の高さの差は、画素を構成する島状半導体P11のフォトダイオード領域として必要な2.5~3μmと大きい。そして、リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126が異なる層間絶縁層130a,130b上に形成される。このため、必然的に、リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126は、別々に形成しなければいけない。同様に、信号線N領域102aとNチャネルSGTのソースN領域122aも、別々に形成する必要がある。このため、固体撮像装置の製造において、画素を構成する島状半導体P11の構造を形成する工程に加えて、駆動出力回路におけるSGTを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。これに対し、画素を構成する島状半導体P11と駆動出力回路を構成するSGTとを同一の基板100上に形成する固体撮像装置において、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置が求められる。本発明は、上記の事情を鑑みてなされたものであり、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置を実現することを目的とする。上記目的を達成するため、本発明の固体撮像装置は、2次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、前記画素は、基板上に形成された第1の島状半導体を有し、前記駆動出力回路は、前記基板上に、前記第1の島状半導体と同じ高さになるように形成された少なくとも1つの第2の島状半導体を有し、前記第1の島状半導体は、前記第1の島状半導体の底部に形成された第1の半導体領域と、前記第1の半導体領域上に形成され、前記第1の半導体領域と反対導電型、または真性型の半導体からなる第2の半導体領域と、前記第2の半導体領域の下部、かつ、外周に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層を囲むように形成された第1のゲート導体層と、前記第1のゲート導体層に隣接する前記第2の半導体領域の外周部に形成され、前記第1の半導体領域と同じ導電型の半導体からなる第3の半導体領域と、前記第3の半導体領域及び前記第2の半導体領域上に形成され、前記第1の半導体領域と反対の導電型の半導体からなる第4の半導体領域とを、有し、前記第2の島状半導体は、前記第2の島状半導体の下部に形成された第5の半導体領域と、前記第5の半導体領域上に形成され、前記第5の半導体領域と反対導電型、または真性型の半導体からなる第6の半導体領域と、前記第6の半導体領域の外周に形成された第2のゲート絶縁層を囲むように形成された第2のゲート導体層と、前記第6の半導体領域上に、前記第2のゲート導体層に隣接するように、かつ、前記第2の半導体領域の上方に位置するように形成された第7の半導体領域とを、有し、前記第1のゲート導体層及び前記第2のゲート導体層は、それぞれの底部が同じ面上に位置している、ことを特徴とする。前記第1のゲート導体層及び前記第2のゲート導体層の高さが互いに同じである、とすることができる。前記第2のゲート導体層が、複数の前記第2の島状半導体の内の一部の前記第2の島状半導体を囲むように形成された第3のゲート導体層と、複数の前記第2の島状半導体の内において、前記第3のゲート導体層が囲む前記第2の島状半導体とは異なる前記第2の島状半導体を囲むように形成され、前記第3のゲート導体層と異なる材料からなる第4のゲート導体層と、から構成されている、とすることができる。前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに異なる、とすることができる。前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに同じである、とすることができる。前記第2の島状半導体において、前記第6の半導体領域上に、前記第7の半導体領域が形成され、前記第7の半導体領域上に、シリサイド層又は金属層からなる導体層が形成されている、とすることができる。前記第2の島状半導体において、前記第6の半導体領域を囲むように金属層が設けられている、とすることができる。前記第1の島状半導体及び前記第2の島状半導体と、当該第1及び第2の島状半導体と同じ高さに形成された第3の島状半導体と、を有し、前記第1の島状半導体を囲むように形成された前記第1のゲート導体層と、前記第2の島状半導体を囲むように形成された前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体を囲むように延在しており、前記第1のゲート導体層及び前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体の内部に形成された導体層と、前記第3の島状半導体の下方部位で電気的に接続されている、とすることができる。前記第3の島状半導体の内部に形成された導体層が、前記第1の半導体領域及び前記第5の半導体領域の内の少なくとも一方と、前記第3の島状半導体の下方部位で接続されている、とすることができる。本発明によれば、画素高集積化、高感度化、低コスト化を可能にする固体撮像装置を提供することができる。以下に、本発明の第実施形態に係る固体撮像装置について図面を参照して説明する。第1の実施形態以下、図1A~図1Cを参照しながら、本発明の第1の実施形態に係る固体撮像装置について説明する。本実施形態に係る固体撮像装置の模式平面図は、図8Bに示すものと同じである。図1Aに、図8Bに示す固体撮像装置の模式平面図の2点鎖線で囲まれた領域Aの、模式回路図を示す。リセットゲート導体層105aは、2個のPチャネルSGT4aa、4bbと1個のNチャネルSGT4ccからなるCMOSインバータ回路113aに接続され、このCMOSインバータ回路113aはシフトレジスタ114に接続されている。そして、このCMOSインバータ回路113aの入力端子にシフトレジスタ114から低レベル電圧が印加されると、出力端子からリセットオン電圧VRHがリセットゲート導体層105aに印加され、CMOSインバータ回路113aの入力端子にシフトレジスタ114から高レベル電圧が印加されると、出力端子からリセットオフ電圧VRLがリセットゲート導体層105aに印加される。図1Bに、図1Aの模式平面図を示す。酸化シリコン基板SiO2基板1上に、画素領域における信号線N領域102aとCMOSインバータ回路113a領域のNチャネルSGT4ccのソース用板状N領域3aとPチャネルSGT4aa,4bbのソース用板状P領域3bが形成されている。また、信号線N領域102a上に画素を構成する島状半導体P11が形成され、ソース用板状N領域3a上にNチャネルSGT4ccを構成する島状半導体4aが形成され、PチャネルSGT4aa,4bbのソース用板状P領域3b上にPチャネルSGT4aa,4bbを構成する島状半導体4b,4cが形成されている。NチャネルSGT4ccを構成する島状半導体とPチャネルSGT4aa,4bbを構成する島状半導体を囲むように、連続したゲート導体層7aが形成され、画素を構成する島状半導体P11を囲み、水平方向に繋がったリセットゲート導体層105aが形成されている。ゲート導体層7a上にコンタクトホール9aが形成され、ゲート導体層7aはこのコンタクトホール9aを介してシフトレジスタ114に繋がる第1層目金属配線層12a一点鎖線に繋がっている。そして、リセットゲート導体層105a上にコンタクトホール9bが形成され、リセットゲート導体層105aはコンタクトホール9bを介して第1層目金属配線層12e一点鎖線に接続されている。NチャネルSGT4ccのソース用板状N領域3aとPチャネルSGT4aa,4bbのソース用板状P領域3bの境界上にコンタクトホール9cが形成され、このコンタクトホール9cを介して、NチャネルSGT4ccのソース用板状N領域3aとPチャネルSGT4aa,4bbのソース用板状P領域3bが第1層目金属配線層12e一点鎖線に接続されている。NチャネルSGT4ccを構成する島状半導体4aの上部にあるドレインN領域8a上にコンタクトホール11aを形成し、PチャネルSGT4aa,4bbを構成する島状半導体4bの上部にあるドレインN領域8b、8c上にコンタクトホール11b、11cを形成している。そして、ドレインN領域8aはコンタクトホール11aを介してリセット低レベル電圧VRLが印加されている第1層目金属配線層12b一点鎖線に接続され、ドレインP領域8b、8cはコンタクトホール11b、11cを介してリセット高レベル電圧VRHが印加されている第1層目金属配線層12c、12d一点鎖線に接続されている。これら第1層目金属配線層12c、12dはリセットオン電圧VRHが印加されている第2層目金属配線層14点線に接続されている。図1Cに、図1BのA-A’線に沿った断面構造図を示す。画素を構成する島状半導体P11の断面構造は、図8Dに示したものと同じである。基板1例えばSiO2層上に、画素の信号線N領域102aと、NチャネルSGT4ccのソースN領域3aと、PチャネルSGT4aa,4bbのソースP領域3bが形成されている。画素を構成する島状半導体P11が信号線N領域102a上に形成され、NチャネルSGT4ccを構成する島状半導体4aがソース半導体層N領域3a上に形成され、PチャネルSGT4aa,4bbを構成する島状半導体4a,4bがソースP領域3b上に形成されている。NチャネルSGT4ccを構成する島状半導体4aの下方部位にソースN領域3aが繋がるとともに、PチャネルSGT4aa,4bbを構成する島状半導体4b、4cの下方部位にソースP領域3bが繋がっている。ソースN領域3a上にNチャネルSGT4ccのチャネルP領域5aが繋がり、ソースP領域3b上にPチャネルSGT4aa,4bbのチャネルN領域5b、5cが繋がり、画素の信号線N領域2上にリセットMOSトランジスタのチャネル、接合トランジスタのドレインとなるP領域に繋がっているこれらチャネル半導体領域5a、5b、5c、画素を構成する島状半導体P11のP領5d域は真性型であっても良い。ソースN領域3aに繋がったNチャネルSGT4ccを構成する島状半導体4aの外周部に、NチャネルSGT4ccのゲート絶縁層6aが形成され、ソースP領域3bに繋がったPチャネルSGT4aa,4bbを構成する島状半導体4b,4cの外周部に、PチャネルSGT4aa,4bbのゲート絶縁層6b、6cが形成されている。また、画素の信号線N領域102aに繋がる画素を構成する島状半導体P11の外周部にリセットMOSゲート絶縁膜6dが形成されている。NチャネルSGT4ccのゲート絶縁層6aとPチャネルSGT4aa,4bbのゲート絶縁層6b、6cの外周部を含み、基板1上に形成された第1の層間絶縁層14a上に、繋がってNチャネルPチャネルSGT4aa,4bb、4ccのゲート導体層7aが形成されている。同じく、画素のリセットゲート導体層105aがリセットMOSのゲート絶縁膜6dの外周部を含み、第1の層間絶縁層14a上に、繋がって形成されている。NチャネルSGT4ccゲート導体層7aの上部に隣接したNチャネルSGT4ccを構成する島状半導体4a内にドレインN領域8aが形成され、同じく、PチャネルSGT4aa,4bbゲート導体層7aに上部に隣接したPチャネルSGT4aa,4bbを構成する島状半導体4b、4c内にドレインP領域8b、8cが形成されている。また、画素のリセットゲート導体層105aに上部に隣接した画素を構成する島状半導体P11内に、P領域5dと、このP領域5dを囲んで形成されたN領域8dよりなるフォトダイオード領域が形成されている。NチャネルSGT4ccのドレインN領域8a、PチャネルSGT4aa,4bbのドレインP領域8b、8cは、SGTを構成する島状半導体4a,4b,4cの上面まで繋がるように形成されている。また、画素を構成する島状半導体P11の上面に画素選択P領域10が形成されている。この画素選択P領域10は、第2の層間絶縁層14b上にある第3の層間絶縁層14c上に形成された画素選択線導体層108aに接続されている。NチャネルPチャネルSGT4aa,4bb,4ccのゲート導体層7aはコンタクトホール9aを介して、第4の層間絶縁層14d上に形成され、シフトレジスタに繋がる第1層目金属配線層12aに接続されている。NチャネルSGT4ccを構成する島状半導体4aの上部にあるドレインN領域8aは、コンタクトホール11aを介してリセットオフ電圧VRLが印加されている第1層目金属配線層12bに接続されている。また、PチャネルSGTを構成する島状半導体4b,4cの上部にあるドレインP領域8b,8cは、コンタクトホール11b、11cを介してリセットオン電圧VRHが印加されている第1層目金属配線層12c、12dに接続されている。画素のリセットゲート導体層105aはコンタクトホール9bを介して、第4の層間絶縁層14d上にある、NチャネルSGT4ccのソースN領域3a、PチャネルSGT4aa,4bbのソースP領域3bと電気的に接続された第1層目金属配線層12eに接続されている。また、第1層目金属配線層12c、12dはコンタクトホール15a,15bを介して、第5の層間絶縁層14e上に形成された、リセットオン電圧VRHが印加された第2層目金属配線層16に接続されている。図1Cの断面構造図に示されるように、本実施形態の固体撮像装置においては、以下のような構造的特徴を有する。第1の特徴は、基板1上に直接に、NチャネルPチャネルSGT4aa,4bb,4ccのソースN領域3a、P領域3b、信号線N領域102aのドナー又はアクセプタ不純物を含んだ半導体領域が形成され、それらが同層に形成されている点である。第2の特徴は、NチャネルPチャネルSGT4aa,4bb,4ccのゲート導体層7aと画素のリセットゲート導体層105aとが、同じ第1の層間絶縁層14a上に形成されると共に、各島状半導体4a,4b,4c,P11の底部に繋がる、ゲート絶縁膜6a,6b,6c,6dの外周に形成され、互いに同層に形成されている点である。第3の特徴は、SGTのチャネルP領域5aまたはN領域5b,5cと、画素のリセットMOSチャネルのP領域5dと、が互いに同層に形成されている点である。第4の特徴は、SGTを構成する島状半導体4a,4b,4cの上部において、NチャネルSGT4ccのドレインN領域8aと、PチャネルSGT4aa,4bbのドレインP領域8b,8cとが、画素の島状半導体P11の上部において、フォトダイオードを構成するN領域8dと選択P領域10とが、互いに同層に形成されている。これらの構造的な特徴によって本実施形態は、以下のような利点を有する。第1の利点は、従来例の固体撮像装置図8Dでは、SGTを構成する島状半導体119a,119b,119cと画素を構成する島状半導体P11とを個別に形成していたのに対して、本実施形態においては、SGTを構成する島状半導体4a,4b,4cと画素を構成する島状半導体P11とを同じ工程で形成することができる点である。第2の利点は、NチャネルSGT4ccのN領域3a、PチャネルSGT4aa,4bbのソースP領域3bが、基板1上に直接形成されるため、従来例の固体撮像装置図8DのようなNウエル層121bや、Pウエル層121aを必要としない点である。第3の利点は、従来例の固体撮像装置図8D参照では個別に形成した、NチャネルSGT4ccのN領域3aを、画素信号線N領域102aと同じ工程で形成することができる点である。第4の利点は、従来例の固体撮像装置図8D参照では個別に形成したNチャネルPチャネルSGT4aa,4bb,4ccのゲート導体層7a、画素のリセットゲート導体層105aを同じ工程で形成できる点である。第5の利点は、従来例の固体撮像装置図8D参照では個別に形成した、これらゲート導体層7a,105a上に形成するコンタクトホール9a,9bを同じ工程で形成できる点である。これらの利点は、従来例の固体撮像装置と比べて、本発明の固体撮像装置を少ない工程数で製作できることを意味している。これにより、固体撮像装置の低コスト化が実現される。図2A~図2Qを参照しながら、本発明の第1の実施形態に係る固体撮像装置を形成するための製造方法を示し、図1Bの画素部とCMOSインバータ回路部平面図のA-A’線に沿った断面構造を形成する製造方法を示す。図2Aに示すように、SiO2基板21上に単結晶半導体シリコン層以下、単にSi層とする。22を形成している。このSi層22表面を酸化してSiO2層23を形成し、このSiO2層23上にシリコン窒化層以後SiN層と記載する24と、CVDChemicalVaporDeposition法によるSiO2層25を形成する。ここで、CVD法によるSiO2層25はSi層22をRIEReactiveIonEtching法によるエッチングにおけるエッチングマスクの役割をする。SiN層24は、後工程におけるCMPChemicalMechanicalPolishingSiO2膜平坦化におけるストッパ層の役割をする。また、Si層22上のSiO2層23は、Si層22とSiN層24との応力緩和のためのバッファ層となる。次に、図2Bに示すように、NチャネルSGT部、PチャネルSGT部、画素部のSi層22を、SiO2層25をエッチングマスクにして、エッチングして、NチャネルSGTを構成するシリコン柱以下、シリコン柱をSi柱とする。26a、PチャネルSGTを構成するSi柱26b,26c、画素を構成するSi柱26dを形成し、Si層22の底部に板状Si層22a,22bを残存させる。ここでは、板状Si層22a,22b領域のSi層22をSiO2基板21表面までエッチングして、次にSi柱26a,26b,26c,26dを形成することによって図2Bの構造を形成する。続いて、図2Cに示すように、Si柱26a,26b,26c,26dと板状Si層225a,22bの外周にSiO2層27a,27b,27c,27dを形成する。続いて、Si柱26a,26b,26c,26dのSiO2層27a,27b,27c,27dを囲んで多結晶Si層28a,28b,28c,28dを形成し、PチャネルSGT部以外をフォトレジスト層29で覆い、この上からアクセプタ不純物のボロンBイオン注入を行い、板状Si層25aにP領域30を形成する。なお、フォトレジスト層29の形成は、フォトリソグラフィphotolithography技術を用いて行う。ここで、多結晶Si層28a,28b,28c,28dはボロンイオン注入のとき、Si柱26a,26b,26c,26d内にボロンイオンを注入させないためのストッパ層である。その後、フォトレジスト層29を除去し、同様なフォトリソグラフィ技術とドナー不純物リンPまたは砒素Asイオン注入により、NチャネルSGT部の板状Si層22aと画素用板状Si層22bにN領域を形成する。次に、図2Dに示すように、多結晶Si層28a,28b,28c,28dを除去し、熱処理を行うことにより、熱拡散により板状Si層25a,25bからSi柱26a,26b,26c,26dの下方部位に繋がったN領域31a,31c,P領域31bが形成される。続いて、図2Eに示すように、PチャネルSGTを構成するSi柱26b,26cを覆うようにフォトレシスト層32をフォトリソグラフィ技術で形成し、さらにボロンBなどのアクセプタ不純物のイオン注入を行い、NチャネルSGTを構成するSi柱26a、画素を構成するSi柱26dに、P領域33a,33dを形成する。その後、フォトレシスト層32を除去する。続いて、これと同様にして、NチャネルSGTを構成するSi柱26a、画素を構成するSi柱26dを覆うようにフォトリソグラフィ技術によりフォトレシスト層を形成し、砒素As,リンPなどのドナー不純物のイオン注入を行い、さらにフォトレシスト層を除去し熱処理することにより、図2Fに示すように、PチャネルSGTを構成するSi柱26b,26cにN領域33b、33cを形成する。続いて、図2Gに示すように、第1の層間絶縁層34aを形成し、SiO2層27a,27b,27c,27dを除去しこのとき同時にSiO2層25a,25b,25c,25dが除去される、Si柱26a,26b,26c,26dの外周にSiO2、酸化ハフニウムHfO2などの高誘電率絶縁材料によるゲート絶縁層35a,35b,35c,35dを形成し、第1の層間絶縁層34a上、Si柱26a,26b,26c,26dを囲むように、例えばCVDChemicalVaporDeposition法による多結晶Si、タングステンW、コバルトCo、白金Pt、シリサイド材料による導体層36を形成し、NチャネルPチャネルSGTのゲート領域上にフォトレシスト層37a、画素リセットゲート領域にフォトレジスト層37bを形成する。第1の層間絶縁層34aは、CVD法でSiO2膜をSi柱26a,26b,26c,26dより高い位置まで堆積し、CMPChemicalMechanicalPolishing法によりSi柱26a,26b,26c,26dの高さまで研磨平坦化して、そのあとRIE法によるエッチング以後、エッチバックと記載するを行うことで形成する。ここでは、CVD法によるSiO2膜の堆積前に、SiO2基板1上、板状N領域31a,31c、板状P領域31b、Si柱26a,26b,26c,26dを囲むようにSiN膜を堆積し、SiO2膜のエッチバック後にSi柱26a,26b,26c,26dを囲むSiN膜を除去してもよい。この場合、このSiN膜はエッチバック時においてSi柱26a,26b,26c,26dがエッチングされないための保護膜の役割を果たす。続いて、フォトレジスト層37a,37bをマスクとして、導体層36をエッチングする。その後、フォトレジスト層37a,37bを除去する。続いて、図2Hに示すように、第2の層間絶縁層34bを形成する。この第2の層間絶縁層34bも、第1の層間絶縁膜34aと同様に、CVD法によるSiO2膜堆積、CMP法によるSiO2膜研磨、RIE法によるエッチバックにより形成する。続いて、図2Iに示すように、第2の層間絶縁層34bで覆われることなくSi柱26a,26b,26c,26dを囲むように露出しているゲート導体層36aa,36bbをエッチングする。これによって、NチャネルPチャネルSGTゲート導体層36aと画素リセットゲート導体層36bが形成される。ここでは、NチャネルPチャネルSGTゲート導体層36aは、SGTを構成するSi柱26a,26b,26cの下方部位の外周を囲み、第1の層間絶縁層34a上に繋がって形成される。続いて、図2Jに示すように、第2の層間絶縁層34b上にSiN層38を形成し、この第2の層間絶縁層34bとSi柱とを覆うようにCVD法によるSiO2層39を形成し、平坦化したSiO2層39上にSiN層40を形成し、さらにフォトリソグラフィ技術を用いてPチャネルSGTを構成するSi柱26b,26cに孔を形成したフォトレジスト層41を形成する。ここでは、SiN層38は、SiO2層39のエッチチングストッパ層の役割を果たし、SiO2層39上のSiN層40は、SiO2層39のエッチングマスク層の役割を果たす。続いて、フォトレシスト層41をマスクにPチャネルSGTを構成するSi柱26b,26c上のSiN層40をエッチングし、フォトレジスト層41を除去した後に、SiN層40をエッチングマスクにしてSiO2層39をSiN層38表面までRIE法エッチングする。その後に、Si柱26b,26cの外周にあるゲート絶縁層35b,35cを除去する。続いて、図2Kに示すように、CVD法によってボロンBなどのアクセプタ不純物を含んだSiO2層42bを形成する。ここでは、アクセプタ不純物を含んだSiO2層42bは、最初SiN層40上まで堆積した後、CMP法によってSiN層40まで研磨し、平坦にして形成する。続いて、SiN層40を除去し、新たなSiN層43を堆積し、フォトリソグラフィ法でのレジスト層形成とSiNエッチングにより、SiN層43のNチャネルSGTを構成するSi柱26a上に孔を形成する。このSiN層43をエッチングマスクにしてSiO2層39をSiN層36の表面までエッチングする。続いて、図2Lに示すように、Si柱のゲート絶縁膜35aを除去した後、リンP、砒素Asなどのドナー不純物を含んだSiO2層42aを形成する。続いて、熱処理を行うことにより、Si柱26a,26b,26c内にCVD法で形成したSiO2層42a、42bからドナー不純物とアクセプタ不純物を拡散し、Si柱26a,26b,26c内にN領域37aと、P領域37b,37cを形成する。続いて、図2Mに示すように、N領域37a、P領域37b,37cを形成する方法と同様に、画素を構成するSi柱26d領域のSiN層38上に、ドナー不純物を含んだSiO2層42cを形成し、熱処理により、Si柱26dの外周部にN領域43を形成する。ここでは、SiO2層42cに含まれたドナー不純物の量は、N領域37aを形成するためのSiO2層42aより少ない。続いて、SiO2層39,42a,42b,42cを除去する。次に、図2Nに示すように、Si面が露出したSi柱26a,26b,26c,26dの表面を酸化してSiO2層45a,45b,45c,45dを形成する。続いて、SiN層24a,24b,24c,24d,38を除去し、第3の層間絶縁層34cを形成し、フォトリソグラフィ技術と、これにより形成したフォトレジスト層をマスクにしてのボロンBなどのアクセプタ不純物のイオン注入により、画素を構成するSi柱26dの上部にP領域47を形成する。続いて、図2Pに示すように、Si柱26a,26b,26c,26d上のSiO2層23a,2b,23c,23dと、第3の層間絶縁層34cよりも上部にあるSiO2層を除去し、アルミニウムAl、タングステンW、窒化チタンTiN、窒化タンタルTaNなどの画素選択線導体層48を形成し、その上に第4の層間絶縁層34dを形成し、ゲート導体層36a上にコンタクトホール50aを形成し、SGTを構成するSi柱26a,26b,26c上にコンタクトホール50b,50c,50dを形成し、画素リセットゲート導体層36b上にコンタクトホール50eを形成し、これらコンタクトホール50a50b,50c,50d,50eを介して、SGTゲート導体層36aと第1層目金属配線層51a、SGTを構成するSi柱26a,26b,26cのN領域37a、P領域37b,37cと、第1層目金属配線層51b,51c,51dと、リセットゲート導体層36bと第1層目金属配線層51eとの接続を行う。続いて、図2Qに示すように、第5の層間絶縁層34eを形成し、コンタクトホール51a,51bを形成し、このコンタクトホール51a,51bを介して、第1層目金属配線層51c、51dと第2層目金属配線層52とを接続する。第2の実施形態以下、図3A~図3Eを参照しながら、本発明の第2の実施形態に係る固体撮像装置について説明する。図3Eに、本実施形態に係る固体撮像装置の断面構造を示し、図3A~図3Dに、これに至る製造方法を示す。また、図3A~3Eは、図2A~図2Qと同じく、図1Bの画素部とCMOSインバータ回路部平面図のA-A’線に沿った断面構造を示す。第1の実施形態では、NチャネルPチャネルSGTゲート導体層7aが、同じ材料で繋がって形成されていたのに対し、本実施形態の固体撮像装置では、異なる材料で形成された複数のゲート導体層で構成されているという特徴を有する。例えば、NチャネルSGTと画素のゲート導体層を同じ材料で形成し、PチャネルSGTゲート導体層を異なる材料で形成される固体撮像装置に本発明の技術思想を適用したものである。図3Aは、図2Gにおける場合と同様に、Si柱26a,26b,26c,26dの外周部にSiO2、酸化ハフニウムHfO2などの高誘電率絶縁材料によるゲート絶縁層35a,35b,35c,35dを形成し、第1の層間絶縁層34a上のSi柱26a,26b,26c,26dを囲んで、例えばCVDChemicalVaporDeposition法による多結晶Si、タングステンW、コバルトCo、白金Pt、シリサイド材料による導体層36を形成する。それ以前の工程は、図2A~図2Fで説明した工程と同じである。そして、全体にSiN層55を堆積する。その後、NチャネルSGT部と画素部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層56a.56bを形成する。次に、図3Bに示すように、フォトレジスト層56a,56bをマスクにしてSiN層55と導体層36をエッチングする。この場合、SiN層55のエッチングでは、フォトレジスト層56a,56bの覆われている領域より内側にサイドエッチングされるようにエッチングしてSiN層55a,55bを形成する。続いて、フォトレジスト層56a,56bを除去する。これによって、NチャネルSGT部を覆うNチャネルSGT部導体層57aと、画素部を覆う画素部導体層57bとを形成する。続いて、図3Cに示すように、構造物の全体を覆うように第2の導体層58を形成する。続いて、図3Dに示すように、PチャネルSGT部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層59を形成する。続いて、このフォトレジスト層59をマスクに、第2の導体層58をエッチングして、PチャネルSGT部導体層58aを形成する。その後、フォトレジスト層59を除去する。ここでのSiN層55a,55bは、導体層58のエッチングにおけるNチャネルSGT部導体層57aと画素部導体層57bのエッチング保護膜の役割を果たしている。これによって、図3Eに示すように、NチャネルSGT部を覆うNチャネルSGT部導体層57aと、PチャネルSGT部を覆うPチャネルSGT部導体層58aと、画素部を覆う画素部導体層57bとが形成される。NチャネルSGT部導体層57aとPチャネルSGT部導体層58aとは、この2つの導体層57a,58aとの境界部60において、互いに重なり、かつ電気的に接続される。続いて、SiN層55a,55bを除去する。それ以後、図2H~図2Qに示す工程と同じ工程を経ることにより、図3Fに示す断面構造が形成される。第1の層間絶縁層34aをマスクにしてNチャネルSGT部導体層57aと、PチャネルSGT部導体層58aと、画素部導体層57bをエッチングしてNチャネルSGT部ゲート導体層57aa、PチャネルSGT部ゲート導体層58bb、画素部リセットゲート導体層57bbを形成する。これによって、NチャネルSGTゲート導体層57aa、PチャネルSGTゲート導体層58bb、画素部リセットゲート導体層57bbが、NチャネルSGTを構成するSi柱26aの外周のゲート絶縁層35aと、PャネルSGTを構成するSi柱26b,26cの外周のゲート絶縁層35b,35cと、画素を構成するSi柱の外周のゲート絶縁層35dと、を囲み、同じ第1の層間絶縁層34a上に配線されて形成される。図3Fの断面構造図は、図2Qのそれに対して、PチャネルSGT部ゲート導体層58bbが、NチャネルSGT部ゲート導体層57aa、画素部ゲート導体層57bbと材料が異なる以外は同じである。これによって、本発明の第2の実施形態は、第1の実施形態と同じ特徴を有する。また、NチャネルSGTを構成するSi柱26aのP領域33aa、PチャネルSGTを構成するSi柱26bb,26ccのN領域33b,33c、画素を構成するSi柱のP領域33dは真性型であってもよい。この場合、NチャネルPチャネルSGT、画素リセットトランジスタの閾値電圧をゲート導体層57aa,58bb,57bbの仕事関数の違いにより設定する。ここでは、第1の実施形態における図2E、図2Fによって説明した、P領域33a,33d、N領域33b,33cを形成するためのフォトリソグラフィ工程と、アクセプタ不純物とドナー不純物のイオン注入工程とが不要となる。第3の実施形態以下、図4A~図4Dを参照しながら、本発明の第3の実施形態に係る固体撮像装置について説明する。図4Dに本実施形態に係る固体撮像装置の断面構造を示し、図4A~図4Cに、図4Dに至る製造方法を示す。また、図4A~図4Dは、図2A~図2Qと同様に、図1Bの画素部と、CMOSインバータ回路部平面図のA-A’線に沿った断面構造とを示す。第1の実施形態を説明した図1Cでは、SGTを構成するSi柱4a,4b,4cの上部にあるNチャネルSGTのドレインであるN領域8a,PチャネルSGTのドレインであるP領域8b、8cは、Si柱4a,4b,4cの上面から、コンタクトホール11a,11b,11cを介して、第1層目金属配線層12b,12c,12dと接続されている。この場合、NチャネルPチャネルSGTのドレイン抵抗は、N領域8a、P領域8b,8cの抵抗値により決定される。この抵抗値は、小さいほど望ましい。本実施形態は、N領域8a、P領域8b,8cの上部をシリサイド層にすることで、その電気抵抗値を小さくしている特徴を有する。図4Aに、図2MにおけるSiN層38を第1の層間絶縁層34a上に形成する前までの工程を、図2A~図2Lと同じ工程で形成し、新たなSiN層38aを第1の層間絶縁層34a上に形成し、図2M、図2Nに示す工程と同じ工程を経てNチャネルSGTを構成するSi柱26aの上部にN領域37a、PチャネルSGTを構成するSi柱26b、26cの上部にP領域26b,26c、画素を構成するSi柱26dの上部の外周部にN領域43、画素を構成するSi柱26dの上面にP領域47をそれぞれ形成し、Si柱26a,26b,26c,26dの外周部に絶縁層45a,45b,35c,45dを形成した場合の断面構造を示す。次に、図4Bに示すように、NチャネルPチャネルSGTを構成するSi柱26a,26b,26cの外周にある絶縁層45a,45b,45cを除去する。続いて、図4Cに示すように、例えばタングステンW、白金Pt、ニッケルNi、コバルトCo、またはこれらを含む金属層54で構造物の全体を被覆するとともに熱処理を行い、NチャネルPチャネルSGTを構成するSi柱26a,26b,26cにシリサイド層55a,55b,55cを形成する。このとき、シリサイドとSiでのアクセプタドナー不純物の偏析係数の違いによる雪かき効果Snowploweffectにより、シリサイド層55a,55b,55cの下方にN領域56a、P領域56b,56cが形成される。その後、金属層54を除去する。その後、図2N~図2Qに示した工程と同じ工程を経て、図4Dに示す断面構造が得られる。これにより、N領域56a、P領域56b,56cはNチャネルPチャネルSGTのドレインとなり、これらN領域56a、P領域56b,56cと第1層目金属配線層51b,51c,51dとの間は、電気抵抗値がより低いシリサイド層55a,55b,55cを介して行われる。第4の実施形態以下、図5を参照しながら、本発明の第4の実施形態に係る固体撮像装置について説明する。本実施形態では、図5に示すように、N領域55a、P領域55b、及びP領域55cを囲むように、例えばタングステンW、白金Pt、ニッケルNi、コバルトCo、またはこれらを含む金属層56a,56b,56cが形成されている。これによって、チャネル33aa,33bb,33ccの上端から第1層目金属配線層51b,51c,51d間の接続は、電気抵抗値がより低い金属層56a,56b,56cを介して行われるようになる。これにより、第4の実施形態と同じ効果が得られる。なお、金属層56a,56b,56cを形成するとき、同時に、画素を構成するSi柱26dの上面にあるP領域に接続し、画素を構成するSi柱26dの外周に形成したSiO2層45dを囲む画素選択線金属層56dを形成することで、図1Cにおける画素選択線導体層108aを、別途形成する必要がない。さらに、ここでは、画素選択線導体層108aが光電変換領域であるフォトダイオード部のN領域43を囲むように形成されることにより、画素を構成するSi柱26dに斜め方向から入射した光線が、互いに隣接する画素を構成するSi柱に入射することにより発生するカラー撮像での混色、解像度低下を防止できるという特徴がある。第5の実施形態以下、図6を参照しながら、本発明の第5の実施形態に係る固体撮像装置について説明する。図4Dに示す第3の実施形態においては、NチャネルSGTにおけるドレインのN領域56a、PチャネルSGTにおけるドレインのP領域56b,56c上に、シリサイド層55a,55b,55cを設けることによって、ドレインのN領域56a、P領域56b,56cと第1層目金属配線層51b,51c,51d間の電気抵抗値を低くさせていた。これに対し、本実施形態では、図6に示すように、シリサイド層55a,55b,55cの代わりに銅Cuの金属層58a,58b,58cを形成していることを特徴としている。これによって、ドレインのN領域56a、P領域56b,56cと第1層目金属配線層51b,51c,51dとの間の電気抵抗値をさらに低くすることができる。なお、Cu金属層58a,58b,58cをダマシンDamascene技術により形成する場合には、Cu金属層58a,58b,58cと絶縁層57a,57b,57cとの間、N領域56a、P領域56b,56cの上面に、Cu金属層58a,58b,58cとの反応拡散を防止するとともに、Cu金属層58a,58b,58cの付着力を保つためのTiN、TaN、Cuなどの材料層によるバリヤシード層59a,59b,59cが形成される。第6の実施形態以下、図7A~図7Cを参照しながら、本発明の第6の実施形態に係る固体撮像装置について説明する。図7Cは、本実施形態の固体撮像装置の断面構造図を示し、図7A、図7Bに、それに至る製造方法を示す。図1Cに示す第1の実施形態においては、NチャネルPチャネルSGTゲート導体層7a、画素のリセットゲート導体層105aが、深いコンタクトホール9a,9bを介して第1層目金属配線層12a,12eに接続されていた。これらコンタクトホール9a,9eは、NチャネルPチャネルSGTゲート導体層7a、画素のリセットゲート導体層105a上の第1第2第3の層間絶縁層14a,14b,14cをエッチングして形成する。この場合、深いコンタクトホール9a,9bのエッチングを制御良くNチャネルPチャネルSGTゲート導体層7a、画素のリセットゲート導体層105a上で停止する必要がある。また、このときのオーバーエッチングにNチャネルPチャネルSGTゲート導体層7a、画素のリセットゲート導体層105aが除去されないように、NチャネルPチャネルSGTゲート導体層7a、画素のリセットゲート導体層7bの厚さを厚くする必要がある。このような製造上の困難性を、本実施形態はより改善できるものである。SiO2基板21上に、画素信号線N領域31c、SGT部のN領域31a、P領域31bと、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと、これと同時にゲート導体層コンタクトを構成するSi柱31d,31eとSi柱26e,26fとをそれぞれ形成するゲート導体層コンタクトを構成するSi柱26e,26f内部のSi層33e,33fはP型、N型、真性型のいずれであってもよい。続いて、ゲート絶縁層35a,35b,35c,35dと同時に、ゲート導体層コンタクトを構成するSi柱26e,26fの外周部に絶縁層35e,35fを形成する。続いて、第1の層間絶縁層34aを形成し、SGTゲート導体層36aaを、SGTを構成するSi柱26a,26b,26cとゲート導体層コンタクトを構成するSi柱26eとを囲むように形成し、これと同様に、画素リセットゲート導体層36bbを画素を構成するSi柱26dとゲート導体層コンタクトを構成するSi柱26fとを囲むように形成する。ゲート導体層36aaとリセットゲート導体層36bbとは、第1の層間絶縁層34a上に配線され、Si柱26a,26b,26c,26d,26e,26fを囲むように第2の層間絶縁層34bと同じ高さで形成される。それ以前の工程は、図2A~図2Iまでと基本的に同じ工程である。続いて、図4Dに示す工程と同様の工程により、SGTを構成するSi柱26a,26b,26cにシリサイド層55a,55b,55cとSGTにおけるドレインのN領域56a,P領域56b,56cを形成し、さらにシリサイド層55a,55b,55cを除去する。これにより、図7Bに示すように、SGTを構成するSi柱26a,26b,26cのドレインN領域56a、P領域56b,56c上に孔60a,60b,60cを形成する。続いて、ゲート導体層コンタクトを構成するSi柱26e,26fのSi層33e,33fを、ゲート導体層36aa、画素リセットゲート導体層36bbの上端位置より低い位置までエッチングする。そして、このエッチングにより露出したSiO2層35e,35fを除去して、孔60d,60eを形成する。その後、ダマシンDamascene技術によるCu層62の形成に必要となる、Cuとの反応拡散を防止し、Cu金属層62の付着力を保つためのTiNTaN,Cuなどの導体材料層によるバリヤシード層61を、孔60a,60b,60c,60d,60e内部表面と第4の層間絶縁層34d上に形成する。そして、メッキ法によってCu層62を孔60a,60b,60c,60d,60e内部と第4の層間絶縁層34d上とに形成する。これによって、SGTゲート導体層33aa、画素リセットゲート導体層36bbが導体材料層であるバリヤシード層61を介して、Cu層62と電気的に接続される。次に、図7Cに示すように、Cu層62とバリヤシード層61をエッチングして第1層目金属配線層62a,62b,62c,62d,62eを形成する。続いて、第5の層間絶縁層34eを構造物の全体に被覆し、PチャネルSGT第1層目金属配線層62c,62d上にコンタクトホール63a,63bを形成し、PチャネルSGT第1層目金属配線層62c,62dと、第5の層間絶縁層34e上に形成する第2層目金属配線層64と、を、コンタクトホール63a,63bを介して接続する。本実施形態の固体撮像装置において、ゲート導体層コンタクトを構成するSi柱26e,26fのSi層33e,33fのエッチングについては、ゲート導体層36aa、画素リセットゲート導体層36bbの上端位置より低い位置までエッチングすればよく、SiO2基板21上面までエッチングしてもよい。このため、このエッチング工程は容易となる。さらに、このエッチングでは、SGTゲート導体層36aa、リセットゲート導体層36bbは、SiO2層35e,35fで保護されているために、図1Cに示す場合のように、ゲート導体層36aa、画素リセットゲート導体層36bbを厚くすることが必要でない。本実施形態の特徴は、以下の諸点である。即ち、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと同時に、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと同じ高さのSGTゲート導体層36aa、画素のリセットゲート導体層36bbを構成するSi柱26e,26fが形成されている点、SGTゲート導体層36aa,画素リセットゲート導体層36bbが、Si柱26e,26fの内部のSi層33e,33fに置換されて形成されたCuで形成された第2層目金属配線層62a、62eと直接に接続されている点、SGTゲート導体層36aa,画素リセットゲート導体層36bbが、ゲート導体層コンタクトを構成するSi柱26e,26f、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cを囲むように、同時に、かつ、同じ高さで形成されている点、である。これによって、上述したような、製造上の容易化が実現される。なお、図7A~図7Cに示す工程においては、シリサイド層55a,55b,55cを全て除去したが、ドレインN領域56a、P領域56b,56c上の一部のシリサイドを残存させてもよい。また、シリサイド層55a,55b,55cは、それに代えて、図1Cに示すようなN領域8a、P領域8b,8cであってもよい。また、孔60a,60b,60c,60d,60eの内部に形成する金属材料は、Cuに代えて、W、Co、Ni、Tiまたはこれらの物質を含む導体材料層であっても良い。なお、第1~第6の実施形態では、画素領域には画素を構成する島状半導体P11~P33が存在し、SGTは、駆動出力回路に存在する場合について説明したが、画素領域の画素に隣接するように、SGTが形成されている場合においても、本発明の技術思想が適用できることは言うまでもない。第1~第6の実施形態における画素を構成する島状半導体P11では、画素を構成する島状半導体を構成するSi柱P11の外周部の表層にフォトダイオードを構成するN領域8d,43が形成されている場合としたが、暗電流ノイズ低減のため、N領域8d,43の外周部であって画素を構成するSi柱P11の表層に、信号電荷自由電子と逆極性の電荷正孔を蓄積するP領域を形成することもできる。SGTゲート導体層7a,36a,36aaと同時に、かつ同じ高さで形成される画素リセットゲート導体層7b,36b,36bbは、フォトダイオードに蓄積された信号電荷の信号線N領域2,31cへの除去のためでなく、光遮蔽層として設けられているものであってもよい。図7A~図7Cを参照して、SGTゲート導体層36aa、画素リセットゲート導体層36bbを、ゲート導体層コンタクトを構成するSi柱26e,26fに形成されたCu層62を介して第1層目金属配線層62a,62eに接続した場合について説明したが、例えば図1Bの模式平面図において、画素リセットゲート導体層7b図7Cにおけるゲート導体層36bbとSGTソースN領域3a図7CにおけるN領域31a、P領域3b図7CにおけるP領域31bbとを、コンタクトホール9と、第1層目金属配線層12eとを介して接続する場合にも、本発明の技術思想を適用できる。この場合には、コンタクトホール9部上にコンタクトを構成するSi柱を形成し、図7A~図7Cと同様な方法によって、画素リセットゲート導体層7b図7Cにおけるゲート導体層36bbとSGTソースN領域3a図7CにおけるN領域31a、P領域3b図7CにおけるP領域31bbとの接続が行なえる。なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。"