基板内に素子分離溝を形成し、前記素子分離溝の側壁面に、保護膜とアモルファス層を順に形成し、前記素子分離溝内に、前記保護膜と前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成し、前記エアギャップ膜の形成後に前記犠牲膜と前記アモルファス層の全部または一部を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成し、前記アモルファス層の厚さは、5nm以下であり、前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を230°C以上の温度で酸化することで形成され、前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第1絶縁膜と、電荷蓄積層を形成するための第1電極層を順に形成した後に形成され、前記エアギャップ膜は、電極間絶縁膜を形成するための第2絶縁膜であり、前記エアギャップは、前記第2絶縁膜上に、制御ゲートを形成するための第2電極層を形成した後に形成され、前記第1絶縁膜、前記第1電極層、前記第2絶縁膜、および前記第2電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタが形成され、前記エアギャップは、前記基板の主面に平行な第1方向に延びる形状に加工され、前記セルトランジスタと前記選択トランジスタの前記第2電極層はそれぞれ、前記第1方向に垂直な第2方向に延びる第1配線と第2配線となるよう加工され、前記エアギャップは、前記第1配線間に位置する前記基板内の第1領域と、前記第2配線間に位置する前記基板内の第2領域と、前記第1配線と前記第2配線との間に位置する前記基板内の第3領域のうち、前記第1および第3領域内のみに形成され、前記エアギャップは、前記第1配線間に位置する前記基板内の前記第1領域内と、前記第1配線下に位置する前記基板内の第1配線下部領域内とに連続して形成され、前記アモルファス層は、前記第1および第2領域のうち、前記第1領域内のみに形成される、半導体装置の製造方法。基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成し、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成し、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する、半導体装置の製造方法。前記犠牲膜の除去では、前記犠牲膜の全部または一部が除去される、請求項2に記載の半導体装置の製造方法。前記エアギャップは、前記エアギャップ膜の形成後に、前記犠牲膜と前記アモルファス層を除去することで形成される、請求項2または3に記載の半導体装置の製造方法。前記アモルファス層の除去では、前記アモルファス層の全部または一部が除去される、請求項4に記載の半導体装置の製造方法。前記アモルファス層は、前記素子分離溝の側壁面に、保護膜を介して形成される、請求項2から5のいずれか1項に記載の半導体装置の製造方法。前記アモルファス層の厚さは、5nm以下である、請求項2から6のいずれか1項に記載の半導体装置の製造方法。前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を230°C以上の温度で酸化することで形成される、請求項2から7のいずれか1項に記載の半導体装置の製造方法。前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第1絶縁膜と、電荷蓄積層を形成するための第1電極層を順に形成した後に形成され、前記エアギャップ膜は、電極間絶縁膜を形成するための第2絶縁膜であり、前記エアギャップは、前記第2絶縁膜上に、制御ゲートを形成するための第2電極層を形成した後に形成され、前記第1絶縁膜、前記第1電極層、前記第2絶縁膜、および前記第2電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタを形成する、請求項2から8のいずれか1項に記載の半導体装置の製造方法。前記エアギャップは、前記基板の主面に平行な第1方向に延びる形状に加工され、前記セルトランジスタと前記選択トランジスタの前記第2電極層はそれぞれ、前記第1方向に垂直な第2方向に延びる第1配線と第2配線となるよう加工される、請求項9に記載の半導体装置の製造方法。前記エアギャップは、前記第1配線間に位置する前記基板内の第1領域と、前記第2配線間に位置する前記基板内の第2領域のうち、前記第1領域内のみに形成される、請求項10に記載の半導体装置の製造方法。前記エアギャップは、前記第1配線と前記第2配線との間に位置する前記基板内の第3領域内にも形成される、請求項11に記載の半導体装置の製造方法。前記エアギャップは、前記第1配線と前記第2配線との間に位置する前記基板内の第3領域内には形成されない、請求項11に記載の半導体装置の製造方法。前記エアギャップは、前記第1配線間に位置する前記基板内の前記第1領域内と、前記第1配線下に位置する前記基板内の第1配線下部領域内とに連続して形成される、請求項11から13のいずれか1項に記載の半導体装置の製造方法。前記アモルファス層は、前記第1配線間に位置する前記基板内の第1領域と、前記第2配線間に位置する前記基板内の第2領域のうち、前記第1領域内のみに形成される、請求項10から14のいずれか1項に記載の半導体装置の製造方法。素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1~図6は、第1実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、NAND型フラッシュメモリである。まず、図1に示すように、半導体基板101上に、セルトランジスタのゲート絶縁膜を形成するための第1絶縁膜111と、セルトランジスタの電荷蓄積層例えば浮遊ゲートを形成するための第1電極層112と、CMPChemicalMechanicalPolishingストッパ膜121と、ハードマスク層122を順に形成する。半導体基板101は、例えばシリコン基板である。半導体基板101は、本開示の基板の例である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。後述するように、X方向はワード線方向に相当し、Y方向はビット線方向に相当する。X方向、Y方向はそれぞれ、本開示の第2方向、第1方向の例である。第1絶縁膜111は例えば、熱酸化法により形成されたシリコン酸化膜である。本実施形態では、第1絶縁膜111の厚さは、8nm以下である。また、第1電極層112は、例えば多結晶シリコン層である。本実施形態では、第1電極層112の厚さは、100~200nm、例えば100nmである。第1電極層112は、WSiタングステンシリサイド層、CoSiコバルトシリサイド層などのシリサイド層としてもよい。CMPストッパ膜121は例えば、減圧CVDChemicalVaporDepositionにより形成されたシリコン窒化膜である。本実施形態では、CMPストッパ膜121の厚さは、200nm程度である。CMPストッパ膜121は、100~200nm程度の厚さを有する多結晶シリコン膜としてもよい。また、ハードマスク層122は例えば、減圧CVDにより形成されたTEOS層である。本実施形態では、ハードマスク層122の厚さは、300nm程度である。次に、図1に示すように、ハードマスク層122をマスクとするドライエッチングにより、CMPストッパ膜121、第1電極層112、第1絶縁膜111を貫通して半導体基板101に達するように、複数の素子分離溝STI溝T1を形成する。この際、ハードマスク層122は、ドライエッチングにより薄くなるものの、その一部がCMPストッパ膜121上に残る。なお、ハードマスク層122のパターニングは、フォトリソグラフィとエッチングにより行われる。素子分離溝T1は、図1に示すように、Y方向に延びる形状に形成される。本実施形態では、素子分離溝T1のX方向の幅は、30nm以下とし、素子分離溝T1のZ方向の深さは、200~500nm程度とする。素子分離溝T1は、図1に示すように、半導体基板101の表面を削るように形成される。その結果、半導体基板101の表面には、AAActiveAreaと呼ばれる素子領域102が形成される。図1の工程により、半導体基板101の素子領域102上に、第1絶縁膜111、第1電極層112、CMPストッパ膜121、ハードマスク層122が順に積層された構造が形成される。次に、図1に示すように、半導体基板101上の全面に、素子分離溝T1の側壁面を保護するための保護膜131を形成する。その結果、保護膜131が、素子分離溝T1の側壁面と底面に形成される。保護膜131は例えば、CVDにより形成された、TEOS膜やHTO膜などの酸化膜である。本実施形態では、素子分離溝T1の側壁面における保護膜131の厚さが1~20nm程度となるように、保護膜131を形成する。次に、図1に示すように、半導体基板101上の全面に、アモルファス層132を形成する。その結果、アモルファス層132が、保護膜131を介して、素子分離溝T1の側壁面と底面に形成される。アモルファス層132は例えば、CVDにより形成されたa-Siアモルファスシリコン層である。本実施形態では、アモルファス層132の厚さは、5nm以下、例えば2nm以下である。なお、本実施形態では、アモルファス層132は、素子分離溝T1の側壁面に微量だけ付着していれば十分であり、素子分離溝T1の側壁面の保護膜131を完全に覆っている必要はない。また、本実施形態では、ハードマスク層122の上面に付着したアモルファス層132は必要ないため、異方性エッチングで除去してもよい。ただし、ハードマスク層122の上面のアモルファス層132は、薄膜であれば後述のCMPにより自然に除去できるため、異方性エッチングで除去しなくてもよい。次に、図2に示すように、半導体基板101上の全面に、エアギャップを形成するための犠牲膜133を形成する。その結果、犠牲膜133が、保護膜131とアモルファス層132を介して、素子分離溝T1内に埋め込まれる。犠牲膜133は例えば、半導体基板101上の全面に、ペルヒドロポリシラザンPHPS膜やハイドロジェンシルセスキオキサンHSQ膜などの犠牲膜材料を形成し、その後、犠牲膜材料を熱処理により酸化して酸化膜に転換することで形成される。PHPS膜やHSQ膜には、例えば、幅の狭い素子分離溝T1にも埋め込みやすいという利点がある。犠牲膜材料の形成方法は、塗布法が簡便であるが、CVDとしてもよい。また、犠牲膜材料の熱処理は、例えば、酸素中または水蒸気中で230~900°Cの範囲内で行い、望ましくは300°C以上で行う。理由は、犠牲膜133をある程度高温で酸化したほうが、犠牲膜133のエッチングの際にエッチング速度が速くなり、エアギャップを形成しやすくなるからである。なお、犠牲膜材料の熱処理を窒素雰囲気中で行うことで、犠牲膜材料を硬化させてもよい。次に、図2に示すように、CMPストッパ膜121をストッパとして犠牲膜133のCMP処理を行い、犠牲膜133の上面を平坦化する。その結果、図2に示すように、CMPストッパ膜121の上面が露出される。次に、図2に示すように、犠牲膜133をエッチングして、犠牲膜133の上面の高さを下げる。この際、犠牲膜133のエッチングと同時に、保護膜131やアモルファス層132もエッチングすることが望ましい。なお、保護膜131やアモルファス層132のエッチングは、犠牲膜133のエッチングの後に別個に行ってもよい。なお、図2のエッチング処理では、エッチング後の保護膜131の上端の高さを、エッチング後の犠牲膜133の上面の高さよりも高くすることができる。また、図2のエッチング処理では、エッチング後の犠牲膜133の上面の高さを、第1絶縁膜111の上面の高さ付近とすることが望ましく、さらには、第1絶縁膜111の上面よりも高くすることが望ましいが、その他の高さとしてもよい。図2のエッチング処理は、ドライエッチングで行ってもウェットエッチングで行ってもよい。次に、図3に示すように、リン酸水溶液を用いて、CMPストッパ膜121を除去する。その結果、図3に示すように、第1電極層112の上面が露出される。なお、CMPストッパ膜121の除去は、図2のエッチング処理の前に行ってもよい。次に、図3に示すように、半導体基板101上の全面に、セルトランジスタの電極間絶縁膜例えばゲート間絶縁膜を形成するための第2絶縁膜113を形成する。その結果、第2絶縁膜113が、第1電極層112の上面および側面と、素子分離溝T1内の犠牲膜133の上面に連続して形成される。第2絶縁膜113は例えば、CVDにより順に形成された、第1シリコン酸化膜、シリコン窒化膜、第2シリコン酸化膜を含むONO積層膜である。本実施形態では、第2絶縁膜113の厚さは、20nm程度である。本実施形態では、後述するように、第2絶縁膜113の形成後に犠牲膜133を除去することで、第2絶縁膜113の下部の素子分離溝T1内にエアギャップを形成する。第2絶縁膜113は、本開示のエアギャップ膜の例である。次に、図3に示すように、半導体基板101上の全面に、セルトランジスタの制御ゲートを形成するための第2電極層114を形成する。その結果、第2電極層114が、第2絶縁膜113上に形成される。第2電極層114は例えば、CVDにより順に形成された、多結晶シリコン層、タングステン層を含む積層膜である。本実施形態では、第2電極層114の厚さは、50nm程度である。次に、図4~図4に示すように、フォトリソグラフィとドライエッチングにより、第2電極層114、第2絶縁膜113、第1電極層112を貫通して第1絶縁膜111に達するように、X方向に延びる複数の溝T2を形成する。その結果、半導体基板101上に、ゲート絶縁膜111、電荷蓄積層112、電極間絶縁膜113、制御ゲート114を有する複数のセルトランジスタが形成される。図4、図4はそれぞれ、図4に示すA-A’線、B-B’線に沿った断面図である。図4~図4に示すように、電極間絶縁膜113と制御ゲート114は、X方向に延びる形状に加工される。制御ゲート114は、セルトランジスタのワード線として機能する。また、図4は、素子分離溝T1内の犠牲膜133の断面を示す。図4に示すように、溝T2は、犠牲膜133に達するように形成される。なお、後述する図5~図5、図6~図6はそれぞれ、図4~図4に対応する断面図である。次に、図5~図5に示すように、等方エッチングにより、素子分離溝T1内の犠牲膜133を除去する。その結果、各素子分離溝T1内に、Y方向に延びるエアギャップAG1が形成される。犠牲膜133の等方エッチングは、例えば、フッ酸水溶液を使用して実行する。本発明者らによる実験の結果、犠牲膜133のエッチング速度は、素子分離溝T1の側壁面に付着したアモルファス層132の量や、犠牲膜133の酸化温度によって変化することが判明した。例えば、アモルファス層132がa-Si層の場合には、アモルファス層132の厚さを5nm以下にすると、アモルファス層132がない場合や厚さが5nmよりも厚い場合に比べて、犠牲膜133のエッチング速度が速くなることが判明した。よって、本実施形態では、素子分離溝T1内に、薄いアモルファス層132を介して犠牲膜133を埋め込む。これにより、本実施形態では、犠牲膜133のエッチング速度を増大させ、大きなエアギャップAG1を短時間のエッチングで形成することができる。犠牲膜133のエッチング時間が長くなると、例えば、第2絶縁膜113などの材料が溶解してしまうおそれがある。本実施形態によれば、犠牲膜133のエッチング時間を短縮することで、このような材料の溶解を抑制するとができる。次に、図6~図6に示すように、アルカリ水溶液を用いて、素子分離溝T1内のアモルファス層132を除去する。その結果、各エアギャップAG1内のアモルファス層132が除去される。アモルファス層132の除去は、第1電極層112や第2電極層114を削りにくい薬液を用いて行うことが望ましい。その後、本実施形態では、半導体基板101上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。1第1実施形態の変形例次に、図7と図8を参照し、第1実施形態の変形例について説明する。図7と図8は、第1実施形態の変形例の半導体装置の製造方法を示す断面図である。図5~図5に示す犠牲膜133の等方エッチングでは、犠牲膜133を全部除去している。しかしながら、本実施形態では、隣接する電荷蓄積層112間に素子分離領域を介して電流が流れるYupinEnda効果を抑えられる深さまで犠牲膜133を掘り下げるのであれば、犠牲膜133の一部が残存してもよい図7~図7。図7~図7では、犠牲膜133の等方エッチングが、犠牲膜133を一部残存させるように行われている。また、図6~図6に示すアモルファス層132の除去では、アモルファス層132を全部除去している。しかしながら、本変形例の場合には、図8~図8に示すように、アモルファス層132もその一部のみが除去される。具体的には、犠牲膜133が除去されて露出した部分のアモルファス層132のみが除去される。図7および図8の工程には例えば、図5および図6の工程に比べ、犠牲膜133の等方エッチングを短時間で行うことができるという利点がある。一方、図5および図6の工程には例えば、図7および図8の工程に比べ、大きなエアギャップAG1を形成できるという利点がある。2第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、素子分離溝T1の側壁面にアモルファス層132を形成した後、素子分離溝T1内にアモルファス層132を介して犠牲膜133を形成する。よって、本実施形態によれば、犠牲膜133のエッチング速度を増大させ、素子分離用の大きなエアギャップAG1を、短時間のエッチングで形成することが可能となる。なお、本実施形態は、NAND型フラッシュメモリ以外の半導体装置の素子分離構造に適用してもよい。第2実施形態図9は、第2実施形態の半導体装置の構造を示す平面図である。図9の半導体装置は、NAND型フラッシュメモリである。図9は、NAND型フラッシュメモリのメモリセルアレイを示している。図9の半導体装置は、半導体基板101と、半導体基板101内に形成された素子領域102と、半導体基板101内に、素子領域102同士を分離するように形成された素子分離領域103を備えている。素子領域102と素子分離領域103は、Y方向ビット線方向に延びており、X方向ワード線方向に沿って交互に配置されている。図9の半導体装置はさらに、半導体基板101上に形成された、複数のワード線WLと複数の選択ゲートSGを備えている。ワード線WLと選択ゲートSGは、X方向に延びており、Y方向に隣り合っている。また、ワード線WLと選択ゲートSGは、上述した第2電極層114により形成されている。ワード線WLは、セルトランジスタ用の配線として機能し、選択ゲートSGは、選択トランジスタ用の配線として機能する。ワード線WLと選択ゲートSGはそれぞれ、第1配線と第2配線の例である。図9には、ワード線WLの例として、WL0、WL1が示され、選択ゲートSGの例として、SG1、SG2が示されている。SG1、WL0、WL1は、同じNANDストリングを構成しており、SG2は、これに隣接するNANDストリングを構成している。なお、符号CBは、選択ゲートSG1、SG2間において素子領域102上に配置されたビット線コンタクトを示している。図9の半導体装置はさらに、素子分離領域103内に形成されたエアギャップAG1と、ワード線WL間に形成されたエアギャップAG2と、ワード線WLと選択ゲートSGとの間に形成されたエアギャップAG3と、選択ゲートSG間に形成されたエアギャップAG4を備えている。エアギャップAG1は、Y方向に延びる形状を有しており、エアギャップAG2、AG3、AG4は、X方向に延びる形状を有している。なお、エアギャップAG3、AG4は、プロセスフローによっては必ずしも形成しなくてもよい。ここで、エアギャップAG1の形状について説明する。図9に示す符号R1は、ワード線WL間に位置する半導体基板101内の領域を示す。また、符号R2は、選択ゲートSG間に位置する半導体基板101内の領域を示し、符号R3は、ワード線WLと選択ゲートSGとの間に位置する半導体基板101内の領域を示す。領域R1~R3はそれぞれ、第1~第3領域の例である。また、符号RWLは、ワード線WL下に位置する半導体基板101内の領域を示し、符号RSGは、選択ゲートSG下に位置する半導体基板101内の領域を示す。領域RWL、RSGはそれぞれ、第1配線下部領域、第2配線下部領域の例である。本実施形態では、エアギャップAG1は、領域R1、RWL、R3内に連続して形成されているものの、領域RSG内で終端しており、領域R2内には形成されていない。その結果、エアギャップAG1は、領域R1~R3のうち、第1領域R1内と第3領域R3内のみに形成されている。このようなエアギャップAG1の形状の利点については、後述する。なお、エアギャップAG1は、後述するように、領域R1~R3のうちの第1領域R1内のみに形成されていてもよい。1第2実施形態の半導体装置の製造方法次に、図10~図24を参照して、第2実施形態の半導体装置の製造方法について説明する。図10~図24は、第2実施形態の半導体装置の製造方法を示す断面図および平面図である。第2実施形態の半導体装置の製造方法については、第1実施形態の方法との相違点を中心に説明する。まず、図10に示すように、半導体基板101上に、セルトランジスタと選択トランジスタのゲート絶縁膜を形成するための第1絶縁膜111と、セルトランジスタの電荷蓄積層と選択トランジスタのゲート電極を形成するための第1電極層112と、CMPストッパ膜121と、ハードマスク層122を順に形成する。次に、図10に示すように、ハードマスク層122をマスクとするドライエッチングにより、CMPストッパ膜121、第1電極層112、第1絶縁膜111を貫通して半導体基板101に達するように、複数の素子分離溝T1を形成する。次に、図11に示すように、半導体基板101上の全面に、素子分離溝T1の側壁面を保護するための保護膜131を形成する。その結果、保護膜131が、素子分離溝T1の側壁面と底面に形成される。次に、図11に示すように、半導体基板101上の全面に、レジスト膜201を塗布する。次に、レジスト膜201を、露光、現像によりパターニングする。その結果、半導体基板101上の所定の領域がレジスト膜201で覆われる。ここで、レジスト膜201で覆われる領域を、図12を参照して説明する。図12は、第2実施形態の半導体装置の製造方法を説明するための平面図である。図12では、レジスト膜201で覆われる領域の位置を説明するために、後述する工程で形成されるワード線WL、選択ゲートSG、エアギャップAG1~AG4などが便宜上図示されている。本実施形態では、図12に示すように、領域R1、R2、R3、RWL、RSGのうち、第2領域R2の全域と、第2配線下部領域RSGの一部が覆われるよう、レジスト膜201をパターニングする。なお、本実施形態では、第2配線下部領域RSGの一部をレジスト膜201で覆っているが、第2配線下部領域RSGの全域をレジスト膜201で覆ってもよいし、第2配線下部領域RSGはレジスト膜201で覆わなくてもよい。次に、図13、図13に示すように、半導体基板101上の全面にアモルファス層132を形成し、その後、レジスト膜201を剥離液で除去する。図13は、図12に示すI-I’線に沿った断面図である。図13は、アモルファス層132を形成する際に、レジスト膜201で覆われていない領域を示す。一方、図13は、図12に示すJ-J’線に沿った断面図である。図13は、アモルファス層132を形成する際に、レジスト膜201で覆われている領域を示す。レジスト膜201で覆われていない領域では、図13に示すように、アモルファス層132が、保護膜131を介して、素子分離溝T1の側壁面と底面に形成される。図1と同様である。一方、レジスト膜201で覆われている領域では、図13に示すように、アモルファス層132が形成されない。その結果、第1領域R1や第3領域R3は、アモルファス層132が存在する領域となり、第2領域R2は、アモルファス層132が存在しない領域となる。次に、図14、図14に示すように、半導体基板101上の全面に、エアギャップAG1を形成するための犠牲膜133を形成する。その結果、第1領域R1や第3領域R3では、犠牲膜133が、保護膜131とアモルファス層132を介して、素子分離溝T1内に埋め込まれる図14。一方、第2領域R2では、犠牲膜133が、保護膜131を介して、素子分離溝T1内に埋め込まれる図14。次に、図15、図15に示すように、CMPストッパ膜121をストッパとして犠牲膜133のCMP処理を行い、犠牲膜133の上面を平坦化する。その結果、図15、図15に示すように、CMPストッパ膜121の上面が露出される。次に、図16、図16に示すように、犠牲膜133をエッチングして、犠牲膜133の上面の高さを下げる。この際、犠牲膜133のエッチングと同時に、保護膜131やアモルファス層132もエッチングすることが望ましい。なお、保護膜131やアモルファス層132のエッチングは、犠牲膜133のエッチングの後に別個に行ってもよい。次に、図17、図17に示すように、リン酸水溶液を用いて、CMPストッパ膜121を除去する。その結果、図17、図17に示すように、第1電極層112の上面が露出される。次に、図18、図18に示すように、半導体基板101上の全面に、セルトランジスタの電極間絶縁膜を形成するための第2絶縁膜113を形成する。その結果、第2絶縁膜113が、第1電極層112の上面および側面と、素子分離溝T1内の犠牲膜133の上面に連続して形成される。次に、図19、図19に示すように、半導体基板101上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第2電極層114の下位層114aを形成する。その結果、第2電極層114の下位層114aが、第2絶縁膜113上に形成される。次に、半導体基板101上の全面に、レジスト膜図示せずを塗布する。次に、レジスト膜を、露光、現像によりパターニングする。次に、レジスト膜をマスクとするエッチングにより、第2配線下部領域RSG上に、下位層114aと第2絶縁膜113を貫通して第1電極層112に達する開口部を形成する。次に、レジスト膜を剥離液で除去する。次に、図19、図19に示すように、半導体基板101上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第2電極層114の上位層114bを形成する。その結果、第2電極層114の上位層114bが、第2電極層114の下位層114a上に形成されると共に、第2配線下部領域RSG上の第1電極層112と第2電極層114が、上記の開口部を介して電気的に接続される。次に、図20~図20に示すように、半導体基板101上の全面に、ハードマスク層202を形成する。図20は、図19に対応する断面図であり、図20、図20はそれぞれ、図20に示すA-A’線、B-B’線に沿った断面図である。また、図20は、図19に対応する断面図であり、図20、図20はそれぞれ、図20に示すA-A’線、B-B’線に沿った断面図である。ハードマスク層202は例えば、シリコン窒化膜またはTEOS膜である。次に、図20~図20に示すように、フォトリソグラフィとドライエッチングにより、第2電極層114、第2絶縁膜113、第1電極層112を貫通して第1絶縁膜111に達するように、X方向に延びる複数の溝T2、T3、T4を形成する。溝T2は、図9に示すワード線WL間の溝である。また、溝T3は、ワード線WLと選択ゲートSGとの間の溝であり、溝T4は、選択ゲートSG間の溝である。この処理の結果、図20に示すように、半導体基板101上に、ゲート絶縁膜111、電荷蓄積層112、電極間絶縁膜113、制御ゲート114を有する複数のセルトランジスタが形成される。さらには、図20に示すように、半導体基板101上に、ゲート絶縁膜である第1絶縁膜111と、ゲート電極である第1、第2電極層112、114を有する複数の選択トランジスタが形成される。図20~図20に示すように、第2絶縁膜113と第2電極層114は、X方向に延びる形状に加工される。領域RWL上の第2電極層114は、セルトランジスタのワード線WLとなり、領域RSG上の第2電極層114は、選択トランジスタの選択ゲートSGとなる。ワード線WLと選択ゲートSGはそれぞれ、第1配線と第2配線の例である。次に、図21~図21に示すように、等方エッチングにより、素子分離溝T1内の犠牲膜133を除去する。その結果、各素子分離溝T1内に、Y方向に延びるエアギャップAG1が形成される。この際、アモルファス層132が存在する領域では、図21~図21に示すように、犠牲膜133が除去されやすい。一方、アモルファス層132が存在しない領域では、図21~図21に示すように、犠牲膜133が除去されにくい。理由は、上述したように、素子分離溝T1の側壁面に薄いアモルファス層132が存在すると、アモルファス層132がない場合に比べて、犠牲膜133のエッチング速度が速くなるからである。犠牲膜133のエッチング速度は、素子分離溝T1の側壁面に付着したアモルファス層132の量や、犠牲膜133の酸化温度によって変化する。よって、本実施形態では、アモルファス層132の量や犠牲膜133の酸化温度を調整することで、アモルファス層132が存在しない領域では、犠牲膜133をほとんど除去せず、エアギャップAG1を形成しないようにすることが可能である。そこで、本実施形態では、アモルファス層132を第2領域R2内に形成しないことで、第2領域R2内にエアギャップAG1を形成しないようにする図21~図21。また、本実施形態では、アモルファス層132を領域R1、R3、RWL内に形成することで、領域R1、R3、RWL内にエアギャップAG1を形成する図21~図21。このような形状を有するエアギャップAG1の利点については、後述する。次に、図22~図22に示すように、アルカリ水溶液を用いて、素子分離溝T1内のアモルファス層132を除去する。その結果、各エアギャップAG1内のアモルファス層132が除去される。次に、図23~図23に示すように、半導体基板101上の全面に、スペーサ絶縁膜211を形成する。その結果、セルトランジスタと選択トランジスタの側面や上面にスペーサ絶縁膜211が形成される。スペーサ絶縁膜211は例えば、CVDにより形成されたシリコン酸化膜やシリコン窒化膜である。次に、半導体基板101内へのイオン注入を行う。次に、図24~図24に示すように、半導体基板101上の全面に、エアギャップAG2を形成するためのカバー膜212を形成する。その結果、ワード線WL間にエアギャップAG2が形成される。本実施形態では、カバー膜212として、絶縁性が良く、かつ埋め込み性が悪い絶縁膜を使用する。カバー膜212は例えば、CVDにより形成された、プラズマTEOS膜やプラズマSiH4膜などのシリコン酸化膜である。なお、ワード線WLと選択ゲートSGとの間のエアギャップAG3や、選択ゲートSG間にエアギャップAG4は、形成してもよいし、形成しなくてもよい。ここで、第2領域R2内にエアギャップAG1を形成しない利点について説明する。一般に、選択ゲートSG間の幅は、ワード線WL間の幅よりも広く設定されている。すなわち、第2領域R2の幅は、第1領域R1の幅よりも広く設定されている。よって、エアギャップAG1が第1、第2領域R1、R2内に存在すると、スペーサ絶縁膜211やカバー膜212を形成する際に、CVDガスが、第2領域R2からエアギャップAG1内に入り込んでしまう。そして、これらのCVDガスは、エアギャップAG1からワード線WL間の空間へと上昇し、この空間を埋め込んでしまう。その結果、ワード線WL間にエアギャップAG2を形成できなくなってしまう。そこで、本実施形態では、上述のように、第2領域R2内にエアギャップAG1を形成しないようにする。これにより、第2領域R2からエアギャップAG1内へのCVDガスの入り込みを抑制することができる。よって、本実施形態によれば、ワード線WL間にエアギャップAG2を形成することができる。なお、第3領域R3の幅は、一般に、第1領域R1の幅よりは広いものの、第2領域R2の幅よりは狭く設定されている。よって、第3領域R3からのCVDガスの入り込みがあまり問題ではない場合には、本実施形態のように、第3領域R3内にエアギャップAG1を形成することが望ましい。これにより、第3領域R3内にエアギャップAG1を形成しない場合に比べ、エアギャップAG1のサイズを増大させることができる。その後、本実施形態では、半導体基板101上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。なお、図21~図21における犠牲膜133の除去と、図22~図22におけるアモルファス層132の除去では、犠牲膜133とアモルファス層132を一部残存させてもよい。第1実施形態の変形例と同様である。2第2実施形態の変形例次に、図25と図26を参照し、第2実施形態の変形例について説明する。図25は、第2実施形態の変形例の半導体装置の構造を示す平面図である。本変形例では、エアギャップAG1は、領域R1、RWL内に連続して形成されているものの、領域R2、RSG、R3内には形成されていない。その結果、エアギャップAG1は、領域R1~R3のうち、第1領域R1内のみに形成されている。このような形状のエアギャップAG1は、図12の工程を、図26の工程に置き換えることで形成できる。図26は、第2実施形態の変形例の半導体装置の製造方法を説明するための平面図である。本変形例では、図26に示すように、領域R1、R2、R3、RWL、RSGのうち、領域R2、RSG、R3の全域が覆われるよう、レジスト膜201をパターニングする。本変形例によれば、第2、第3領域R2、R3内にエアギャップAG1を形成しないようにすることができる。これにより、第3領域R3からエアギャップAG1内へのCVDガスの入り込みを抑制することが可能となる。3第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、アモルファス層132を第2領域R2選択ゲートSG間に位置する半導体基板101内の領域内に形成しないことで、第2領域R2内にエアギャップAG1を形成しないようにする。よって、本実施形態によれば、第2領域R2からエアギャップAG1内へのCVDガスの入り込みを抑制し、ワード線WL間にエアギャップAG2を形成することが可能となる。以上、第1及び第2実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。