半導体デバイスの製造方法であって、第1の基板を提供するステップと、前記第1の基板の表面領域にドープ層を配置するステップと、前記ドープ層上に埋め込み酸化物層を配置するステップと、前記埋め込み酸化物層上に半導体層を配置してSeOIウェーハを得るステップと、前記SeOIウェーハの第2の領域の前記埋め込み酸化物層および前記半導体層を維持しながら前記SeOIウェーハの第1の領域から前記埋め込み酸化物層および前記半導体層を除去するステップと、前記第2の領域に上部トランジスタを形成するステップと、前記第1の領域に下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップとを含み、前記第2の領域に前記上部トランジスタを形成するステップが、前記ドープ層内またはこの近傍にバックゲートを形成するステップを含み、前記第1の領域に前記下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップが、前記ドープ層にまたはこの近傍にソース領域およびドレイン領域を形成するステップを含むことを特徴とする方法。前記第1の領域はDRAMデバイスのメモリセル区域であり、前記第2の領域は前記DRAMデバイスのコア領域または周辺回路の領域であることを特徴とする請求項1に記載の方法。第2の基板を提供するステップと、前記第2の基板上に前記半導体層を形成するステップと、前記半導体層および/または前記ドープ層上に前記埋め込み酸化物層を形成するステップと、前記埋め込み酸化物層によって前記第1の基板と前記第2の基板を接合するステップと、前記第2の基板を外すステップとをさらに含むことを特徴とする請求項1または2に記載の方法。前記ドープ層を形成する前記ステップは、前記第1の基板の前記表面領域をドープするステップを含むことを特徴とする請求項1から3のいずれか一項に記載の方法。前記ドープ層を形成する前記ステップは、前記第1の基板の前記表面上に前記ドープ層をエピタキシャル成長させるステップを含むことを特徴とする請求項1から4のいずれか一項に記載の方法。前記半導体層はシリコンからなるかまたはこれを含み、かつ/または前記第1の基板はシリコンからなるかまたはこれを含むことを特徴とする請求項1から5のいずれか一項に記載の方法。前記ドープ層の前記ドーパントは、n型ドーパント、特にnドーパント、またはp型ドーパント、特にpドーパントであることを特徴とする請求項1から6のいずれか一項に記載の方法。前記SeOIウェーハの前記第1の領域から前記埋め込み酸化物層および前記半導体層を除去するステップは、前記第1の領域および前記第2の領域の前記酸化物層上にマスク層を形成するステップと、前記第2の領域の前記マスク層上にフォトレジストを形成し、前記第1の領域を露出するステップと、前記第1の領域の前記マスク層および前記半導体層を除去するステップと、前記フォトレジスト層を除去するステップと、前記第2の領域の前記マスク層を除去するステップと、前記第2の領域の前記酸化物層を除去するステップと、前記第1の領域の前記埋め込み酸化物層を除去するステップとを含み、前記第2の領域の前記マスク層の除去後に、前記第1の領域の前記埋め込み酸化物層を除去することを特徴とする請求項1から7のいずれか一項に記載の方法。前記第2の領域にトレンチを形成し、nチャネルトランジスタを形成する領域からpチャネルトランジスタを形成する領域を離隔するステップと、前記第2の領域から前記第1の領域を離隔するトレンチを形成するステップと、前記第1の領域のp型ウェル領域およびn型ウェル領域を形成するステップと、前記第1の領域にリセスチャネルアレイトランジスタトレンチを形成し、前記トレンチが、前記第1の領域の前記ドープ層の下に形成された前記p型ウェル領域に延びるようにするステップとをさらに含むことを特徴とする請求項8に記載の方法。前記第1の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントをさらに注入することなく実施されることを特徴とする請求項1から9のいずれか一項に記載の方法。前記第1の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントを注入して前記ドーピングプロファイルを調節するステップを含むことを特徴とする請求項1から9のいずれか一項に記載の方法。ソース領域およびドレイン領域を形成するために、前記シリコン層上に、前記第1の領域および第2の領域に形成された前記トランジスタのゲート構造に隣接してドープシリコン層をエピタキシャル成長によって形成するステップをさらに含むことを特徴とする請求項1から11のいずれか一項に記載の方法。セミコンダクタオンインシュレータSeOIウェーハであって、基板と、前記基板の表面の領域に形成されたドープ層と、前記ドープ層の一部上にのみ配置された埋め込み酸化物層と、前記SeOIウェーハを得るように前記ドープ層の前記一部上に配置された前記埋め込み酸化物層上に配置された半導体層とを備えることを特徴とするSeOIウェーハ。前記基板および前記半導体層はシリコンからなるかまたはこれを含み、前記ドープ層は、高融点金属、特にCo、Ni、Ti、Mo、W、またはTaを含むことを特徴とする請求項13に記載のSeOIウェーハ。請求項13または14に記載の前記SeOIウェーハと、前記半導体層および前記埋め込み酸化物層が形成された領域の1つまたは複数のpチャネルトランジスタおよび/またはnチャネルトランジスタであって、前記ドープ層がpチャネルトランジスタおよび/またはnチャネルトランジスタに前記バックゲートを提供する、pチャネルトランジスタおよび/またはnチャネルトランジスタと、前記ウェーハの、半導体層および埋め込み酸化物層が提供されない前記領域のメモリセルアレイ用のリセスチャネルアレイトランジスタであって、前記ドープ層がリセスチャネルアレイトランジスタに前記ソース領域/ドレイン領域を少なくとも部分的に提供する、リセスチャネルアレイトランジスタとを備えることを特徴とするDRAMデバイス。しかし、当技術分野では、高濃度ドープバックプレーンを有する完全空乏型ダブルゲートSOIトランジスタの製造工程は複雑で、バックプレーンを形成するために使用される高用量の注入物によりSOI領域に損傷を発生させることがある。従来、ドープバックプレーンは、SOI層および埋め込み酸化物層を介する注入によって形成される。しかし、バックプレーン注入によって活性層へのドーパントの混入が引き起こされ、閾電圧の変動が増加する。選択されるドーピング率が高いほど、その結果生じる閾電圧の変動が大きくなる。さらに、バックゲートを形成するために当技術分野では比較的高いドーピングエネルギーが必要なので、ドーピング領域が深く延びることになる。これは、デバイスの小型化に悪影響を及ぼす。これに鑑みて、本発明の根底にある課題は、あまり複雑でなく上述の課題を回避する完全空乏型SOIデバイスの製造方法ならびにこのような方法によって得られるデバイスを提供することである。本発明の根底にある特定の課題は、完全空乏型SOIデバイスの製造に適したセミコンダクタオンインシュレータSeOIウェーハおよび上述の欠点を防止できるこのようなデバイスを提供することである。上述の目的に対処するために、第1の基板を提供するステップと、この第1の基板の表面領域に第1の基板の上部領域内に、またはこの上部領域上にドープ層を配置形成するステップと、このドープ層上に埋め込み酸化物層を配置形成するステップと、この埋め込み酸化物層上に半導体層を配置形成してSeOIウェーハを得るステップと、このSeOIウェーハの第2の領域の埋め込み酸化物層および半導体層を維持しながらSeOIウェーハの第1の領域から埋め込み酸化物層および半導体層を除去するステップと、第2の領域に上部トランジスタたとえば、pチャネルトランジスタまたはnチャネルトランジスタを形成するステップと、第1の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタrecessedchannelarraytransistorを形成するステップとを含み、第2の領域に上部トランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのバックゲートを形成するステップを含み、第1の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのソース領域およびドレイン領域を形成するステップを含む半導体デバイスの製造方法が提供される。本発明の方法によれば、半導体層および/または埋め込み酸化物層を介して第1の領域にトランジスタのソース領域/ドレイン領域を形成するためのドーピングは必要ではない。特に、第1の領域のトランジスタのソース領域/ドレイン領域の範囲は、ドープ層の厚さによって正確に決定することができる。さらに、同じ埋め込みドープ層の一部は、第2の領域内と第1の領域のトランジスタのソース領域/ドレイン領域の両方における1つまたは複数のトランジスタのバックゲートの形成に使用でき、それによって、製造工程全体を単純化することができる。第1の領域はDRAMデバイスのメモリセル区域とすることができ、第2の領域はDRAMデバイスのコア領域または周辺回路の領域とすることができる。方法は、第2の基板を提供するステップと、この第2の基板上に半導体層を形成するステップと、この半導体層および/またはドープ層上に埋め込み酸化物層を形成するステップと、この埋め込み酸化物層によって第1の基板と第2の基板を接合するステップと、第2の基板を外すステップとをさらに含むことができる。したがって、ウェーハ転写法によってSeOIウェーハを得ることができる。ウェーハ転写は、酸化物層によって容易になる。結果として得られるSeOIウェーハの埋め込み酸化物層は、第2の基板上に形成された半導体層上に形成された酸化物層と第1の基板上に形成された酸化物層の結合によって形成することができ、この結合は接合工程の結果生じる。あるいは、接合は、半導体層上にのみまたは基板上にのみ酸化物層を形成することによって容易になる。ウェーハ転写は、たとえば、SmartCutC法に従って実施することができる。上述の実施形態では、ドープ層を形成するステップは、適切なドーパントの注入によって第1の基板の表面領域をドープするステップを含むことができる。これに関連して、ドーピングは、たとえば、半導体層を介して、または埋め込み酸化物層を介して、または半導体層および埋め込み酸化物層を介して実施できることに留意されたい。あるいは、ドープ層を形成するステップは、第1の基板の表面上にドープ層を形成する、特にエピタキシャル成長させるステップを含むことができる。たとえば、成長工程中にまたはこの後でドーパントを備える単結晶シリコン層を、多結晶シリコン第1の基板上にドープ層として成長させることができる。上述の実施形態では、半導体層は、シリコン層、特に単結晶シリコン層とすることができる。このシリコン層を、第1の基板上に形成されたドープ層上にエピタキシャル成長させることができる。その上にシリコン層をエピタキシャル成長させた第1の基板上にシード層を設けることが好ましいことがある。一実施形態によれば、ドープ層のドーピングは、濃度に関する限り、npドープ層、特にnpドープ層である。ドーパントは、高融点金属とすることができる。ドーパントは、Co、Ni、Ti、Mo、W、またはTaからなる群から選定することができる。上述の例では、SeOIウェーハの第1の領域から埋め込み酸化物層および半導体層を除去するステップは、第1の領域および第2の領域の半導体層上に酸化物層を任意選択で形成するステップと、第1の領域および第2の領域の酸化物層上にマスク層を形成するステップと、第2の領域のマスク層上にフォトレジストを形成し、第1の領域を露出するステップと、パターンフォトレジストに基づいて、第1の領域のマスク層、任意選択で形成された酸化物層、および半導体層を除去するステップと、フォトレジスト層を除去するステップと、第2の領域のマスク層を除去するステップと、第2の領域の酸化物層を除去するステップと、第1の領域の埋め込み酸化物層を除去するステップとを含むことができ、第2の領域のマスク層の除去後に、第1の領域の埋め込み酸化物層を除去する。製造工程のこの特定の手順によって、工程フローに関して効率的な方法で、第1の領域の埋め込み酸化物層および半導体層を、損傷を及ぼすことなく確実に除去する。半導体デバイスの製造は、第2の領域にトレンチを形成し、nチャネルトランジスタを形成する領域からpチャネルトランジスタを形成する領域を離隔するステップと、第2の領域から第1の領域を離隔するトレンチを形成するステップと、第1の領域にp型ウェル領域およびn型ウェル領域を形成するステップと、第1の領域にリセスチャネルアレイトランジスタトレンチを形成し、このトレンチが、第1の領域のドープ層の下に形成されたp型ウェル領域内に延びるようにするステップとをさらに含むことができる。第2の領域のトレンチは、シャロートレンチアイソレータshallowtrenchisolatorを形成するためにアイソレータ材料酸化物によって完全に充填されてもよいし、埋め込み酸化物層の高さまで満たされ、それによってメサ分離を提供してもよい。第1の領域のp型ウェル領域およびn型ウェル領域は注入によって形成される。ここで、SOIウェーハの埋め込み酸化物および半導体層を介する注入は不要である。本発明の一実施形態による第1の領域に形成するべきメモリセルアレイの閾電圧は、RCATトレンチを介するドーパントのさらなる注入によって容易に調整することができる。したがって、本明細書において開示する方法によれば、第1の領域におけるRCATの形成は、非常に効率的かつ損傷を避ける方法で、DRAMのコア回路および周辺回路のためのp/nチャネルトランジスタの製造に組み込むことができる。そのうえ、上述の例では、ドープ層にドーパントをさらに注入せずに、第1の領域にトランジスタのソース領域およびドレイン領域を形成する。この場合、必要なドーピング率は、SeOIウェーハを完成させる前に基板上にドープ層を形成するときに、ドープ層によって既に提供されている。それによって、ドーパントマスク層の追加の堆積および除去が必要であり、ソース/ドレイン形成による損傷は発生しない。あるいは、第1の領域にトランジスタのソース領域およびドレイン領域を形成するステップは、ドープ層にドーパントを注入してドーピングプロファイルを調節するステップを含むことができる。一実施形態によれば、隆起した部分的にゲート誘電体の高さを超えるソース領域およびドレイン領域を形成することが好ましい場合にそれを行うために、特にエピタキシャル成長によって、半導体層、特にシリコン層上に、第1の領域および第2の領域に形成されたトランジスタのゲート構造に隣接して追加のドープシリコン層を形成する。したがって、この場合に結果として得られる隆起したソース領域およびドレイン領域は、それぞれ第2の領域の追加のドープシリコン層および半導体層ならびに第2の領域の追加のドープシリコン層およびドープ層を備える。本明細書において、基板と、この基板の表面の領域に形成されたドープ層と、このドープ層の一部上にのみ配置された埋め込み酸化物層と、SeOIウェーハを得るようにドープ層の一部上に配置された埋め込み酸化物層上に配置された半導体層とを備えるセミコンダクタオンインシュレータSeOIウェーハ、特にSOIウェーハも提供される。このようなウェーハは、埋め込みドープ層がpチャネルトランジスタおよび/またはnチャネルトランジスタにバックゲートを提供し、リセスチャネルアレイトランジスタにソース領域/ドレイン領域を少なくとも部分的に提供するように半導体層および埋め込み酸化物層が設けられないウェーハの領域の、半導体層および埋め込み酸化物層が形成されメモリセルアレイ用のリセスチャネルアレイトランジスタが形成された領域に、pチャネルトランジスタおよび/またはnチャネルトランジスタを備えるDRAMデバイスを形成するのに非常に適している。上述のSeOIウェーハでは、基板および半導体層はシリコンからなるかまたはこれを含むことができ、ドープ層は高融点金属を含むことができる。特に、ドープ層は、Co、Ni、Ti、Mo、W、またはTaをドーパントとして含むことができる。本発明のさらなる特徴および利点については、図面を参照して説明する。その説明では、本発明の好ましい実施形態を図示することを意図した添付の図を参照する。このような実施形態は本発明の完全な範囲を示すものではないことを理解されたい。埋め込みドープ層を備えるSOI構造の製造工程を図1に示す。この工程では、ドナーシリコン基板1を提供する。次に、ドナーシリコン基板1上にシリコン層2を成長させる。任意選択で、シリコン層2を成長させるために、ドナーシリコン基板1上にシード層図示せずを形成する。その後、シリコン層2上に二酸化シリコン層3を形成する。一方、SOI構造を得るために、シリコン基板4を設ける。シリコン基板4の領域内またはシリコン基板4の上面上に、ドープ層5を形成する。一例によれば、シリコン基板4の上部のnドーピングを実施し、それによってドープ層5が形成される。代替例によれば、ドープシリコン層5、特にnドープシリコン層を、シリコン基板4上にエピタキシャル成長させる。次いで、ドープ層5上に二酸化シリコン層6を形成する。ウェーハ転写工程中に、シリコン層2上に形成された酸化物層3とドープ層5上に形成された酸化物層6を互いに接合させ、ドナー基板1を除去する。その結果、基板4と、埋め込みドープ層5と、接合中に酸化物層3と6の結合から生じる埋め込み酸化物層7と、シリコン層2とを備える構造が得られる。その後で、第2の領域上のシリコン層2および埋め込み酸化物層7を維持しながら、第1の領域上のシリコン層2および埋め込み酸化物層7を除去し、それによって、次いでSOIウェーハ10が形成される。除去は以下のように実施することができる。たとえば、シリコン層2およびハードマスク層上にパッド酸化物padoxideを成長させ、パッド酸化物上に窒化物層を形成する。次いで、ハードマスク層上にフォトレジストを形成し、第1の領域のハードマスク層を露出するようにパターニングする。次に、第1の領域のハードマスク、下にあるパッド酸化物、およびシリコン層2をエッチングする。その後、フォトレジストを剥離し、窒化物を除去して、第1の領域の埋め込み酸化物層7を含めて露出された酸化物をすべて除去する。このようにして得られる、図1に示すSOIウェーハ10は、完全空乏型マルチダブルゲートSOIFETならびにDRAMデバイスの製造に適している。以下では、本発明の一例によるDRAMデバイスの製造について、図2a~2eを参照して説明する。図1に示すSOIウェーハ10を起点とする。次に、第1の領域のドープ層5の露出された部分ならびに第2の領域のシリコン層上に、パッド酸化物11およびハードマスク層12たとえば窒化物層を形成する。その結果得られる構造を図2aに示す。3つの活性領域、すなわちnチャネルFETを形成する領域、pチャネルFETを形成する領域、およびメモリセルアレイを形成する領域が示されている。nチャネルFETの領域およびpチャネルFETの領域は、シリコン層2と、埋め込み酸化物層7と、ならびにパッド酸化物11と、パッド窒化物padnitride12とを備える。メモリセルアレイは、パッド酸化物11とパッド窒化物12とを備えるが、シリコン層2および埋め込み酸化物層7は含まない。その後で、フォトリソグラフィ処理によって、3つの異なる活性領域を離隔するトレンチを形成する。多少詳しく説明すると、パターニングされたフォトレジストをパッド窒化物上に形成し、トレンチ領域のフォトレジストをエッチングし、フォトレジストの除去後にシリコンをエッチングしてトレンチを形成する。次にその後で、トレンチにトレンチ酸化物ライナおよびトレンチ窒化物ライナを形成し、次いで、トレンチを酸化物材料で充填する。アニールおよび化学機械研磨ならびに窒化物および酸化物のエッチングの後で、図2bに示す構造が得られる。トレンチ13は、nチャネルFETの活性領域をpチャネルFETの活性領域から、およびpチャネルFETの活性領域をメモリセルアレイの活性領域から、それぞれ離隔する。トレンチ13を、上述のトレンチ酸化物ライナ14およびトレンチ窒化物ライナ15ならびにトレンチ充填酸化物16で充填する。nチャネルFETの活性領域をpチャネルFETの活性領域から離隔するトレンチを完全に充填し、シャロートレンチアイソレーションを形成してもよく、メサ分離を形成するために単に埋め込み酸化物層7の上面から底面まで充填してもよいことに留意されたい。次に、図2bに示す構造全体上に遮蔽酸化物screeningoxide図示せずを形成し、メモリセルアレイの領域に下部n型ウェル領域および上部p型ウェル領域を注入によって形成する。メモリセルアレイの領域に、RCATリセスチャネルアレイトランジスタを形成しなければならない。平坦化酸化物の堆積および平坦化酸化物の化学機械平坦化を含む平坦化のステップの後で、窒化物ハードマスクおよび適切にパターニングされたフォトレジストを形成し、メモリセルアレイの領域でRCATトレンチをエッチングする。このエッチングされたRCATトレンチに酸化物を形成する。RCATトレンチを介してp型ウェル領域で閾電圧およびゲート酸化物gateoxideを調整するための種の注入を実施する。RCATトレンチならびにnチャネルFETの領域およびpチャネルFETの領域に、異なる厚さのゲート酸化物を形成する。その結果得られる構造を図2cに示す。図に示すように、n型ウェル領域19の上方に形成されたp型ウェル領域18内に部分的に延びるRCATトレンチ17を形成する。p型ウェル領域18内に、閾電圧を調整するための注入物領域20およびゲート酸化物を調整するための注入物領域21を形成する。相対的に厚いゲート酸化物22’をnチャネルFETの領域に形成し、相対的に薄いゲート酸化物22’’をpチャネルFETの領域に形成する。あるいは、ゲート酸化物22’および22’’の両方を相対的に薄くまたは厚く形成してもよいし、ゲート酸化物22’’をゲート酸化物22’より厚く形成してもよい。別のゲート酸化物22’’’をRCATトレンチ17に形成する。ゲート酸化物の窒化およびゲート酸化物のアニールを実施することができる。nチャネルFETの領域およびpチャネルFETの領域ならびにメモリセルアレイの領域のゲート電極構造を、図2dに示すように形成する。示した例において、ゲート構造は、TiNで作製された層23と、多結晶シリコンで作製された層24と、Wバリア層25と、窒化物層26とを備える。図示のゲート構造は、それぞれの層の堆積および当技術分野で知られているフォトリソグラフィ処理の結果、得られる。図2dに示す構造上に窒化物層を堆積させ、低濃度ドープドレイン領域を、nチャネルFETの領域およびpチャネルFETの領域のそれぞれのゲート構造に隣接して注入する。nチャネルFETの領域およびpチャネルFETの領域のゲート構造の上方の窒化物層の上方に側壁スペーサ酸化物を形成し、エッチング後に酸化物側壁スペーサを得る。nチャネルFETおよびpチャネルFETの領域のゲート構造およびメモリセルアレイの領域のゲート構造の上方に別の窒化物層を堆積させ、エッチングして窒化物側壁スペーサを形成する。メモリセルアレイの領域の埋め込みドープ領域の表面5上の酸化物ならびにnチャネルFETの領域およびpチャネルFETの領域のシリコン層2上の酸化物をエッチバックし、このようにして露出された表面上に、選択的エピタキシャル成長によってシリコンを形成し、エピタキシャル成長させたシリコンに、ならびにnチャネルFETの領域およびpチャネルFETの領域のシリコン層2の下に、さらに任意選択でメモリセルアレイの領域の埋め込み注入層5の下に、それぞれドーパントを注入する。しかし、エピタキシャルシリコンepisiliconを介する大量のドーピングがRCATで不要になるように、ドープ層5のドープ濃度を調節することが好ましいことがある。その結果得られる構造を図2eに示す。この図に示すように、nチャネルFETの領域およびpチャネルFETの領域のゲート構造は、酸化物と窒化物とを備える側壁スペーサ27を備える。メモリセルアレイの領域のゲート構造は、窒化物で作製された側壁スペーサ28を備える。ゲート構造のすべてに隣接して、エピタキシャルシリコン29を形成し、ソース領域/ドレイン領域を形成するためにドープする。エピタキシャル構造の成長後または成長中の注入によって、エピタキシャル構造のドーピングを実施することができる。本発明の一実施形態による図2aから2eの説明から明らかなように、薄い埋め込み高濃度ドープn型層5をSOIウェーハに形成し、このSOIウェーハは、一方ではDRAMデバイスのコア回路および周辺回路のバックゲート層として使用することができ、他方では、メモリセル区域のRCATの高濃度ドープソース領域およびドレイン領域に使用することができる。p型ドープ基板のnバックプレーンの提供について説明してきたが、n型ドープ基板にpバックプレーンを提供するp型ドープ層も本発明によって包含されることは容易に理解されよう。これまで説明した実施形態はすべて、限定することを意図したものではなく、本発明の特徴および利点を示す例の役割を果たす。上述の特徴のいくつかまたはすべては異なるように組み合わせることもできることを理解されたい。