"半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられ導電体を用いた第1の抵抗部と、前記第1の抵抗部上に設けられた境界膜と、前記境界膜上に設けられ導電体を用いた第2の抵抗部と、前記第2の抵抗部上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられ、互いに絶縁された第1の導電部および第2の導電部とを備え、前記第1の導電部は、前記第2の絶縁膜および前記第2の抵抗部を貫通して前記境界膜の表面に接触する第1のコネクト部を含み、前記第2の導電部は、前記第2の絶縁膜および前記第2の抵抗部を貫通して前記境界膜の表面に接触する第2のコネクト部を含み、前記第1の抵抗部は、前記第1のコネクト部を介して前記第1の導電部に電気的に接続され、かつ、前記第2のコネクト部を介して前記第2の導電部に電気的に接続された抵抗素子であることを特徴とする半導体装置。前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセルをさらに備え、前記ゲート絶縁膜は、前記第1の絶縁膜と同一層の膜を含み、前記フローティングゲートは、前記第1の抵抗部と同一層の膜および前記第2の抵抗部と同一層の膜を含み、前記ゲート間絶縁膜は、前記第2の絶縁膜と同一層の膜を含み、前記コントロールゲートは、前記第1および前記第2の導電部と同一層の膜を含むことを特徴とする請求項1に記載の半導体装置。前記第1のコネクト部の厚みまたは深さは、前記第2のコネクト部の厚みまたは深さとほぼ等しいことを特徴とする請求項1または請求項2に記載の半導体装置。前記第1のコネクト部と前記境界膜との接触面積および前記第1のコネクト部と前記第2の抵抗部との接触面積は、それぞれ前記第2のコネクト部と前記境界膜との接触面積および前記第2のコネクト部と前記第2の抵抗部との接触面積にほぼ等しいことを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。前記第1の抵抗部は、絶縁膜と導電体とを交互に重ねた積層膜であり、該積層膜のうち最上層の導電体上に前記境界膜が設けられていることを特徴とする請求項1から請求項4のいずれかに記載の半導体装置。前記フローティングゲート内の前記第1の抵抗部は、絶縁膜と導電体とを交互に重ねた積層膜であり、前記コントロールゲートは、前記フローティングゲート内の前記積層膜の側面に前記ゲート間絶縁膜を介して対向していることを特徴とする請求項5に記載の半導体装置。半導体基板上に第1の絶縁膜を形成し、前記第1の絶縁膜上に第1の導電体を形成し、前記第1の導電体上に境界膜を形成し、前記境界膜上に第2の導電体を形成し、前記第2の導電体、前記境界膜および前記第1の導電体を加工することによって、前記第1および前記第2の導電体を用いた第1および第2の抵抗部を形成し、前記第2の抵抗部上に第2の絶縁膜を形成し、前記第2の絶縁膜上に第3の導電体を形成し、前記境界膜をエッチングストッパーとして用いて前記第3の導電体、前記第2の絶縁膜および前記第2の抵抗部を加工して、前記境界膜に達する第1および第2のトレンチを形成し、前記第1および前記第2のトレンチ内を埋め込むように第4の導電体を堆積し、前記第4の導電体を加工して、前記第1のトレンチを埋め込む前記第4の導電体の部分を第1のコネクト部として、記第2のトレンチを埋め込む前記第4の導電体の部分を第2のコネクト部として互いに分離することを具備した半導体装置の製造方法。前記半導体装置は、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセルを備え、前記第2の導電体、前記境界膜および前記第1の導電体の形成後、前記第2の導電体、前記境界膜および前記第1の導電体を加工するときに、前記第1および前記第2の導電体を用いた前記フローティングゲートを形成し、前記第2の絶縁膜は、前記ゲート間絶縁膜として前記フローティングゲート上に形成され、前記第2の絶縁膜上に前記第3および前記第4の導電体の堆積後、該第4の導電体を加工するときに、前記第3および前記第4の導電体を用いた前記コントロールゲートを形成することを特徴とする請求項7に記載の半導体装置の製造方法。半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。本実施形態による半導体装置は、半導体基板を備える。第1の絶縁膜は、半導体基板上に設けられる。第1の抵抗部は、第1の絶縁膜上に設けられ導電体を用いて形成される。境界膜は、第1の抵抗部上に設けられている。第2の抵抗部は、境界膜上に設けられ導電体を用いて形成されている。第2の絶縁膜は、第2の抵抗部上に設けられている。第1の導電部および第2の導電部は、第2の絶縁膜上に設けられ、互いに絶縁されている。第1の導電部は、第2の絶縁膜および第2の抵抗部を貫通して境界膜の表面に接触する第1のコネクト部を含む。第2の導電部は、第2の絶縁膜および第2の抵抗部を貫通して境界膜の表面に接触する第2のコネクト部を含む。第1の抵抗部は、一端において第1のコネクト部を介して第1の導電部に電気的に接続され、かつ、他端において第2のコネクト部を介して第2の導電部に電気的に接続された抵抗素子である。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1Aおよび図1Bは、第1の実施形態に従った半導体装置の抵抗素子1の構成を示す平面図および断面図である。図1Bは、図1AのB-B線に沿った断面図である。本実施形態による半導体装置は、特に限定はしないが、NAND型EEPROM等の半導体記憶装置でよい。この場合、抵抗素子1は、メモリセルMCと同じ製造工程を経て形成され得る。以下、抵抗素子1の構成について説明する。本実施形態による抵抗素子1は、半導体基板としてのシリコン基板10と、第1の絶縁膜20と、第1の抵抗部30と、ストッパー膜50と、第2の抵抗部40と、第2の絶縁膜60と、第1の導電部70aと、第2の導電部70bとを備えている。第1の絶縁膜20は、シリコン基板10アクティブエリアAA上に設けられており、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いhigh-k膜を用いて形成されている。第1の抵抗部30は、第1の絶縁膜20上に設けられており、例えば、ドープトポリシリコン等の導電体を用いて形成されている。境界膜としてのストッパー膜50は、第1の抵抗部30上に設けられており、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。ストッパー膜50は、第1の抵抗部30と第2の抵抗部40との境界部分に設けられている。ストッパー膜50は、第2の抵抗部40のエッチングストッパーとして機能するように第2の抵抗部40の材料例えば、ドープトポリシリコンとはエッチングレートの異なる材料を用いて形成される。さらに、ストッパー膜50は、第1の絶縁膜20および第2の絶縁膜60の膜厚よりも薄く、かつ、導電部70a、70bが第1の抵抗部30と電気的に接続するように薄く形成されている。即ち、ストッパー膜50の厚みは、エッチングストッパーとして機能し、かつ、導電部70a、70bが第1の抵抗部30と電気的に接続する程度である。特に限定しないが、例えば、ストッパー膜50の厚みは5オングストロームから10オングストロームである。第2の抵抗部40は、ストッパー膜50上に設けられており、第1の抵抗部30と同じ導電体を用いて形成されている。第2の絶縁膜60は、第2の抵抗部40上に設けられており、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも誘電率の高いhigh-k膜を用いて形成されている。第1および第2の導電部70aおよび70bは、第2の絶縁膜60上に設けられており、例えば、ドープトポリシリコン、シリサイド等の導電体を用いて形成されている。図1Bに示すように、第1および第2の導電部70aおよび70bは、ドープトポリシリコン層の上にシリサイド層を設けた積層膜を用いて形成されている。第1の導電部70aおよび第2の導電部70bは、同一層の膜を用いて形成されているが、互いに電気的に絶縁されている。第1の導電部70aは、第2の絶縁膜60および第2の抵抗部40を貫通してストッパー膜50の表面に接触する第1のコネクト部72aを含む。第2の導電部70bは、第2の絶縁膜60および第2の抵抗部40を貫通してストッパー膜50の表面に接触する第2のコネクト部72bを含む。これにより、第1の抵抗部30は、一端において第1のコネクト部72aを介して第1の導電部70aに電気的に接続され、かつ、他端において第2のコネクト部72bを介して第2の導電部70bに電気的に接続された抵抗として機能する。第2の抵抗部40は、第1および第2のコネクト部72a、72bの側面に接しているので、第1の抵抗部30とともに抵抗として機能する。第1および第2の導電部70aおよび70bは、層間絶縁膜ILDによって被覆されている。さらに、層間絶縁膜ILD内に設けられたコンタクトプラグ80aおよび80bがそれぞれ第1および第2の導電部70aおよび70bに接続されている。コンタクトプラグ80aと80bとに電圧差を与えることによって、図1Bに示す矢印A1のようにあるいはA1の逆方向に電流が流れる。これにより、図1Aおよび図1Bに示す構造は、抵抗素子1として機能する。尚、図1Aに示すEIaおよびEIbは、第2の絶縁膜60および第2の抵抗部40をエッチングした領域であり、それぞれ第1のコネクト部72aおよび第2のコネクト部72bが形成された領域である。第2の絶縁膜60は、後述のIPDInterPolySiDielectric膜と同一層の膜を用いて形成される。従って、以下、EIaおよびEIbをIPDエッチング領域EIaおよびEIbという。また、GEa、GEbは、第1の導電部70aと第2の導電部70bとを絶縁分離するためにそれらの材料をエッチングした領域である。第1の導電部70aおよび第2の導電部70bは、コントロールゲート70と同一層の膜を用いて形成されている。従って、以下、GEaおよびGEbをCGエッチング領域GEaおよびGEbという。抵抗素子1の抵抗値は、主に、コンタクトプラグ80aと第1の導電部70aとの間の接触抵抗R1、第1の導電部70a、あるいは、ONO膜の上およびONO膜の下にシリコン窒化膜を加えたNONON膜等を用いる。次に、図13Aおよび図13Bに示すように、LPCVD法等を用いて、IPD膜60上にコントロールゲート70の第1の材料第3の導電体を堆積する。コントロールゲート70の第1材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコン、あるいは、不純物を含まないシリコン膜を用いる。ただし、コントロールゲート70の材料として不純物を含まないシリコン膜を用いた場合、後の工程で不純物注入またはシリサイド化等によって、コントロールゲート70の材料を導電性にする必要がある。次に、図14Aおよび図14Bに示すように、リソグラフィ技術およびRIE法またはCDE法を用いて、IPDエッチング領域EIにあるコントロールゲート70、IPD膜60および第2のフローティングゲート40をエッチングする。このとき、上述のようにストッパー膜50がエッチングストッパーとして機能する。IPDエッチング領域EIのエッチングは、選択トランジスタST、周辺トランジスタLVT、HVTにおいて、コントロールゲート70とフローティングゲート30、40とを電気的に短絡させ、これらを1つのゲート電極として機能させるために行われる。また、IPDエッチング領域EIのエッチングは、抵抗素子1の両端にコネクト部72a、72b図1B参照を形成するために行われる。勿論、メモリセルMCでは、IPD膜60は除去されない。例えば、ストッパー膜50がシリコン酸化膜であり、コントロールゲート70およびフローティングゲート30、40がドープトポリシリコンであり、IPD膜60がシリコン酸化膜とシリコン窒化膜とからなる積層膜であるとする。この場合、まず、シリコン酸化膜、シリコン窒化膜およびシリコンの全部をエッチングする条件を用いて、コントロールゲート70およびIPD膜60をエッチングする。次に、IPD膜60が全て除去されたタイミングで、シリコンを選択的にエッチングし、シリコン酸化膜をエッチングし難いエッチング条件に変更する。これにより、ストッパー膜50上の第2のフローティングゲート40を除去することができる。このように、ストッパー膜50は、第2のフローティングゲート40のエッチング時にエッチングストッパーとして機能する。これにより、ストッパー膜50の表面を底面とするトレンチTr2が形成される。トレンチTr2は、図5BのIPDエッチング領域EIaおよびEIbにおいて形成される。ストッパー膜50が設けられていることによって、図14Bに示すように、IPDエッチング領域EIにおけるフローティングゲート40のエッチングの深さトレンチTr2の深さは、ストッパー膜50の表面において揃う。即ち、トレンチTr2の深さのばらつきを抑制することができる。図5BのIPDエッチング領域EIaおよびEIbに形成されたトレンチTr2をそれぞれ第1のトレンチTraおよび第2のトレンチTrbとする。次に、図15Aおよび図15Bに示すように、さらに、コントロールゲート70の第2の材料第4の導電体をトレンチTr2内に堆積し、その表面を平坦化する。コントロールゲート70の第2の材料としては、例えば、ドープトポリシリコン、タングステン等の金属を用いる。尚、コントロールゲート70の第2の材料としてドープトポリシリコンを用いた場合、コントロールゲート70の全体の抵抗を低下させるために、そのドープトポリシリコンの少なくとも一部をシリサイド化することが好ましい。このコントロールゲート70の第2の材料によって、抵抗素子1では、導電部70a、70bが抵抗部30、40に電気的に接続される。選択トランジスタSTおよび周辺トランジスタLVT、HVTでは、コントロールゲート70がフローティングゲート30、40と電気的に接続され、一体のゲート電極として形成される。その後、リソグラフィ技術およびRIE法等を用いて、コントロールゲート70の材料を加工する。これにより、図5Aに示すようなコントロールゲート70が形成される。このとき、図5Bに示すように、CGエッチング領域GEaおよびGEbにおけるコントロールゲート70の材料も除去される。第1のトレンチTraを埋め込むコントロールゲート70の部分は第1のコネクト部72aとして用いられ、第2のトレンチTrbを埋め込むコントロールゲート70の部分は第2のコネクト部72bとして用いられる。そして、これらのコントロールゲート70の部分は互いに電気的に分離されている。その後、層間絶縁膜ILDおよびコンタクトプラグ80a、80b、配線図示せず等が形成されることによって、本実施形態によるNAND型EEPROMが完成する。このように、本実施形態によれば、抵抗素子1は、メモリセルMC、選択トランジスタST、トランジスタLTV、HVTと共通の材料を用いて、共通の製造プロセスで製造することができる。これは、本実施形態による半導体装置の製造コストの低減に繋がる。また、抵抗素子1において、第1および第2の抵抗部30および40は、メモリセルMCにおけるフローティングゲート30、40と同じ層の膜で形成されている。この理由を以下に述べる。通常、コントロールゲートまたはメタル配線は、フローティングゲートと比べて、抵抗値が桁違いに小さい。例えば、フローティングゲートのシート抵抗が、数100ohmsquareであるのに対し、コントロールゲートのシート抵抗は、約10ohmsquare以下であり、メタル配線のシート抵抗は、数ohmsquareである。フローティングゲートには、燐をドープしたドープトポリシリコンを用いるのに対し、コントロールゲートあるいはメタル配線には、回路の動作速度を高速にするために、低抵抗のシリサイドや金属タングステンや銅等が用いられているからである。従って、コントロールゲート70あるいはメタル配線を用いて所望の抵抗値を有する抵抗素子1を形成しようとすると、抵抗素子1のレイアウト面積が大きくなってしまう。これに対し、フローティングゲート30、40を用いれば、抵抗素子1のレイアウト面積を比較的小さくすることができる。このような理由から第1および第2の抵抗部30および40は、フローティングゲート30、40と同じ層の膜で形成されている。以上の製造工程において、リソグラフィ技術の限界を超える微細な素子を形成するために、側壁をマスクとして用いた側壁マスク加工技術が用いられることがある。本実施形態による製造方法において、リソグラフィ技術に代えて、この側壁マスク加工技術を用いてもよい。第2の実施形態図16は、第2の実施形態に従った半導体装置の抵抗素子1の構成を示す断面図である。第2の実施形態においては、第1の抵抗部30が、絶縁膜33と導電体32,34とを交互に重ねた積層膜であり、積層膜のうち最上層の導電体34上にストッパー膜50が設けられている。即ち、第1の実施形態では抵抗部30、40は二層構造の積層膜であったが、第2の実施形態で抵抗部30、40は三層構造の積層膜である。導電体32,34は、上記第1の抵抗部30の材料を用いて形成され得る。尚、導電体32の材料は、導電体34の材料と相違してもよい。絶縁膜33は、特に限定しないが、ストッパー膜50と同じ材料を用いて形成してよい。第2の実施形態による抵抗素子1のその他の構成は、第1の実施形態による抵抗素子1における対応する構成と同様でよい。抵抗部30、40が三層構造の積層膜であることに伴い、メモリセルMCのフローティングゲート30、40も三層構造の積層膜となる。図17は、第2の実施形態に従った半導体装置のメモリセルMCの構成を示す断面図である。図18は、第1のフローティングゲート30と第2のフローティングゲート40との境界部分の断面図である。メモリセルMCにおいて、第1のフローティングゲート第1の抵抗部30も、絶縁膜33と導電体32、34とを交互に重ねた積層膜である。そして、コントロールゲート70は、図18に示すように第1のフローティングゲート30内の積層膜の側面にIPD膜60を介して対向している。図4を参照して説明した通り、フローティングゲート30、40の側面にくびれがあることにより、フローティングゲート30、40とコントロールゲート70とのカップリング容量が増大する。第2の実施形態のように、フローティングゲート30、40においてフローティングゲートの材料と絶縁膜との積層数を増大させることによって、フローティングゲート30、40の側面にくびれの数を増大させることができる。これにより、フローティングゲート30、40とコントロールゲート70との対向面積をさらに増大させることができる。その結果、フローティングゲート30、40とコントロールゲート70とのカップリング容量をさらに増大させ、メモリセルMCの制御性をさらに向上させることができる。第2の実施形態もストッパー膜50を有するので、第2の実施形態はさらに第1の実施形態と同様の効果をも得ることができる。さらに、第1のフローティングゲート第1の抵抗部30内において、絶縁膜と導電体との積層数を4層以上にさらに増大させてもよい。これにより、フローティングゲート30、40とコントロールゲート70とのカップリング容量をさらに増大させることができる。尚、第2のフローティングゲート40を絶縁膜と導電体との積層膜にした場合、最上層の絶縁膜がストッパー膜50として機能する。このため、第2のフローティングゲート40を積層膜にした形態は、実質的に第1のフローティングゲート30を積層膜にした形態と同じである。"