"半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記上部電極は、第1の酸化イリジウム膜を最下層に有し、前記第1の酸化イリジウム膜の上に第2の酸化イリジウム膜を有し、前記第1の酸化イリジウム膜は、110面よりも200面に強く配向していることを特徴とする半導体装置。前記第2の酸化イリジウム膜は、柱状晶を含む導電膜を含むことを特徴とする請求項1に記載の半導体装置。前記第1の酸化イリジウム膜中の結晶粒径は、前記第2の酸化イリジウム膜中の結晶粒径よりも小さいことを特徴とする請求項1又は2に記載の半導体装置。半導体基板の上方に、下部電極膜を形成する工程と、前記下部電極膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に、上部電極膜を形成する工程と、を有し、前記上部電極膜を形成する工程は、前記強誘電体膜上に、成膜の時点で結晶化しており、110面よりも200面に強く配向する第1の酸化イリジウム膜を形成し、前記第1の酸化イリジウム膜の上に第2の酸化イリジウム膜を形成する工程を有することを特徴とする半導体装置の製造方法。前記第1の酸化イリジウム膜を形成する工程は、イリジウムを含むターゲットを用いたスパッタリングを、イリジウムの酸化が生じる条件下で行う工程を有することを特徴とする請求項4に記載の半導体装置の製造方法。前記第1の酸化イリジウム膜を形成する工程において、成膜温度を20°C乃至400°Cとすることを特徴とする請求項5に記載の半導体装置の製造方法。前記導電性酸化物膜を形成する工程において、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を10乃至60とすることを特徴とする請求項6に記載の半導体装置の製造方法。前記第1の酸化イリジウム膜中の結晶粒径は、前記第2の酸化イリジウム膜中の結晶粒径よりも小さいことを特徴とする請求項4乃至7のいずれか1項に記載の半導体装置の製造方法。本発明は、薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置及びその製造方法を提供することを目的とする。本願発明者が従来の方法特許文献1に記載の方法で製造した強誘電体キャパシタの性能に関し、反転電荷量及び抗電圧の測定を行った結果、図22A及び図22Bに示すような結果が得られた。図22Aは、強誘電体膜の厚さと反転電荷量QSWとの関係を示すグラフである。◆及び▲は、平面形状が、一辺の長さが50μmである正方形の強誘電体キャパシタディスクリートの結果を示し、■は、平面形状が、長辺の長さが1.60μm、短辺の長さが1.15μmである長方形の強誘電体キャパシタセルキャパシタの結果1428個の平均を示している。なお、▲及び■は、上部電極の上に配線を形成した後に行った測定の結果を示しており、◆はこのような配線を形成する前に行った測定の結果を示している。図22Bは、強誘電体膜の厚さと抗電圧Vcとの関係を示すグラフである。抗電圧Vcの測定に当たっては、図23に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。そして、印加電圧と値Pとの関係を得た後、印加電圧の変化に対する値Pの変化の割合が最も大きい印加電圧を抗電圧Vcとした。なお、◆は変化の割合が負の場合の抗電圧Vc-を示し、▲は変化の割合が正の場合の抗電圧Vcを示す。また、反転電荷量QSWは、ヒステリシスループから得られる値P、U、N及びDを用いて下記数1により求めた値である。図22Aに示すように、強誘電体膜の薄膜化に伴って反転電荷量QSWが著しく低下していることが確認された。また、図22Bに示すように、強誘電体膜が薄くなるほど、抗電圧Vcが低下しにくくなった。この原因について鋭意検討を重ねた結果、本願発明者は、従来の製造方法では、上部電極を形成する際に、強誘電体膜の上部が上部電極の材料と反応して、その強誘電体特性が低下していることを見出した。図4Aは、従来の製造方法を示す模式図である。図4Aに示すように、PZT膜等の強誘電体膜をdの厚さで形成しても、上部電極を形成した後の熱処理等によって相互反応が生じ、上部電極と強誘電体膜との間に界面層が形成され、この際にd1の部分が十分に強誘電体として作用することができなくなる。従来の方法では、強誘電体膜の上に形成される膜では、下部がアモルファス状態となっており、その上に柱状晶が存在している。そして、回復アニール等の際にアモルファス状態の部分に大きな結晶粒が出現するため、上述の界面層は比較的厚くなり、強誘電体として十分に作用しない部分の厚さd1も大きくなる。この結果、反転電荷量QSWが低下すると共に、印加電圧に対する反転電荷量QSWの変化を示すグラフの立ち上がりが緩くなって、抗電圧Vcが大きくなってしまう。更に、この厚さd1は強誘電体膜の厚さにはほとんど依存しないと考えられるため、強誘電体膜が薄くなるほど、強誘電体として十分に作用しない部分が占める割合が増加し、上述のような問題点が顕著になっているのである。また、結晶粒の粗大化に伴って結晶空位が多くなる。上述のような強誘電体キャパシタの特性の劣化は、多層配線構造を形成するために還元雰囲気又は非酸化雰囲気での処理を行う回数が増しても顕著になる。即ち、上部電極にPt膜又はIr膜等の金属膜が含まれる場合、多層配線構造中の層間絶縁膜を形成する際に使用される水素が金属膜中に侵入し、これらの金属が有する触媒作用により活性化される。そして、活性化された水素により強誘電体膜が還元される。強誘電体膜が還元されると、強誘電体キャパシタの動作特性は大きく劣化する。結晶空位の増加により水素の拡散経路が多く存在しているためであると考えられる。このような現象に対し、本願発明者は、上部電極を形成するに当たり、その最下層に結晶化したIrOx膜等の導電性酸化物膜を形成することにより、図4B及び図4Cに示すように、粗大な結晶の生成を抑制し、強誘電体膜中の強誘電体として作用する部分を大きく確保し、即ち、界面層の生成を抑制し、また、水素の拡散を抑制することができることに想到した。なお、図4Bは、上部電極を形成する際に極めて微細な結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図であり、図4Cは、図4Bに示す場合よりも大きい結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図である。そして、本願発明者は、以下に示す発明の諸態様に想到した。本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有している。そして、前記上部電極は、第1の酸化イリジウム膜を最下層に有し、前記第1の酸化イリジウム膜の上に第2の酸化イリジウム膜を有する。また、前記第1の酸化イリジウム膜は、110面よりも200面に強く配向している。本発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極膜を形成した後、前記下部電極膜上に、強誘電体膜を形成する。次に、前記強誘電体膜上に、上部電極膜を形成する。そして、前記上部電極膜を形成する工程において、前記強誘電体膜上に、成膜の時点で結晶化しており、110面よりも200面に強く配向する第1の酸化イリジウム膜を形成し、前記第1の酸化イリジウム膜の上に第2の酸化イリジウム膜を形成する。本発明によれば、強誘電体キャパシタの上部電極と強誘電体膜との界面の状態を良好なものとし、強誘電体の特性を十分に得ることができる。このため、高い反転電荷量、低い抗電圧、高い疲労耐性及び高いインプリント耐性の強誘電体キャパシタを得ることができる。以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ半導体装置のメモリセルアレイの構成を示す回路図である。このメモリセルアレイには、一の方向に延びる複数本のビット線103、並びにビット線103が延びる方向に対して垂直な方向に延びる複数本のワード線104及びプレート線105が設けられている。また、これらのビット線103、ワード線104及びプレート線105が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ記憶部101及びMOSトランジスタスイッチング部102が設けられている。MOSトランジスタ102のゲートはワード線104に接続されている。また、MOSトランジスタ102の一方のソースドレインはビット線103に接続され、他方のソースドレインは強誘電体キャパシタ101の一方の電極に接続されている。そして、強誘電体キャパシタ101の他方の電極がプレート線105に接続されている。なお、各ワード線104及びプレート線105は、それらが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。同様に、各ビット線103は、それが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ102により共有されている。ワード線104及びプレート線105が延びる方向、ビット線103が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線103、ワード線104及びプレート線105の配置は、上述のものに限定されない。このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ101に設けられた強誘電体膜の分極状態に応じて、データが記憶される。次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図2A乃至図2Nは、本発明の実施形態に係る強誘電体メモリ半導体装置の製造方法を工程順に示す断面図である。次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図2A乃至図2Nは、本発明の実施形態に係る強誘電体メモリ半導体装置の製造方法を工程順に示す断面図である。本実施形態においては、先ず、図2Aに示すように、Si基板等の半導体基板1の表面に、素子活性領域を区画する素子分離絶縁膜2を、例えばロコスLOCOS:LocalOxidationofSilicon法により形成する。次に、素子分離絶縁膜2により区画された素子活性領域内に、ゲート絶縁膜3、ゲート電極4、シリサイド層5、サイドウォール6、並びに低濃度拡散層21及び高濃度拡散層22からなるソースドレイン拡散層を備えたトランジスタMOSFETを形成する。ゲート絶縁膜3としては、例えば、熱酸化により、厚さが100nm程度のSiO2膜を形成する。次いで、全面に、シリコン酸窒化膜7を、MOSFETを覆うようにして形成し、更に全面にシリコン酸化膜8aを形成する。シリコン酸窒化膜7は、シリコン酸化膜8aを形成する際のゲート絶縁膜3等の水素劣化を防止するために形成されている。シリコン酸化膜8としては、例えば、CVD法により、厚さが700nm程度のTEOStetraethylorthosilicate膜を形成する。その後、N2雰囲気中で、650°C、30分間のアニール処理を行うことにより、シリコン酸化膜8aの脱ガスを行う。次に、シリコン酸化膜8a上に、下部電極密着層として、例えば、スパッタ法により、厚さが20nm程度のAl2O3膜8bを形成する。なお、下部電極密着層として、厚さが20nm程度のTi膜又はTiOx膜等を形成してもよい。続いて、下部電極密着層であるAl2O3膜8b上に下部電極膜9を形成する。下部電極膜9としては、例えば、スパッタ法により、厚さが150nm程度のPt膜を形成する。下部電極密着膜として20nm程度のTi膜を形成した場合は、厚さが20nmのTi膜及び厚さが180nmのPt膜からなる積層体を形成してもよい。このとき、例えば、Ti膜は150°Cで形成することができ、Pt膜は100°C又は350°Cで形成することができる。次に、図2Bに示すように、下部電極膜9上に強誘電体膜10をアモルファス状態で形成する。強誘電体膜10としては、例えば、PLZTPb,LaZr,TiO3ターゲットを用い、RFスパッタ法により、厚さが100nm乃至200nm程度のPLZT膜を形成する。次いで、Ar及びO2を含有する雰囲気中で650°C以下での熱処理RTA:RapidThermalAnnealingを行い、更に、酸素雰囲気中で750°CでのRTAを行う。この結果、強誘電体膜10が完全に結晶化すると共に、下部電極膜9を構成するPt膜が緻密化し、下部電極膜9と強誘電体膜10との界面近傍におけるPtとOとの相互拡散が抑制される。その後、図2Cに示すように、強誘電体膜10上に上部電極膜11を形成する。上部電極膜11の形成に当たっては、先ず、図3Aに示すように、強誘電体膜10上に、厚さが50nmで成膜の時点で結晶化したIrOx膜11bをスパッタ法により形成する。例えば、このときの成膜温度を300°Cとし、成膜ガスとしてAr及びO2を用い、これらの流量をいずれも100sccmとする。また、スパッタパワーは、例えば1kW~2kW程度とする。次いで、図3Bに示すように、IrOx膜11b上に厚さが200nmのIrOx膜11cをスパッタ法で形成する。IrOx膜11cは成膜の時点で結晶化している必要はない。続いて、背面洗浄を行った後、上部電極膜11をパターニングすることにより、図2Dに示すように、上部電極11aを形成する。次に、O2雰囲気中で、650°C、60分間の回復アニール処理を行う。この熱処理は、上部電極11aを形成する際に強誘電体膜10が受けた物理的なダメージ等を回復させるためのものである。その後、図2Eに示すように、強誘電体膜10のパターニングを行うことにより、容量絶縁膜10aを形成する。続いて、後に形成するAl2O3膜の剥がれ防止用の酸素アニールを行う。次に、図2Fに示すように、保護膜としてAl2O3膜12をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜Al2O3膜12により、外部からの水素の強誘電体キャパシタへの侵入が防止される。その後、図2Gに示すように、Al2O3膜12及び下部電極膜9のパターニングを行うことにより、下部電極9aを形成する。続いて、後に形成するAl2O3膜の剥がれ防止用の酸素アニールを行う。次に、図2Hに示すように、保護膜としてAl2O3膜13をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。その後、図2Iに示すように、層間絶縁膜14を高密度プラズマ法により全面に形成する。層間絶縁膜14の厚さは、例えば1.5μm程度とする。続いて、図2Jに示すように、CMP化学機械的研磨法により、層間絶縁膜14の平坦化を行う。次に、N2Oガスを用いたプラズマ処理を行う。この結果、層間絶縁膜14の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、N又はOの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層22まで到達する孔を、層間絶縁膜14、Al2O3膜13、シリコン酸化膜8b、シリコン酸化膜8a及びシリコン酸窒化膜7に形成する。その後、スパッタリング法により、Ti膜及びTiN膜を連続して孔内に形成することにより、バリアメタル膜図示せずを形成する。続いて、更に、孔内に、CVD化学気相成長法にてW膜を埋め込み、CMP法によりW膜の平坦化を行うことにより、Wプラグ15を形成する。次に、図2Kに示すように、Wプラグ15の酸化防止膜としてSiON膜16を、例えばプラズマ増速CVD法により形成する。次いで、図2Lに示すように、上部電極11aまで到達する孔及び下部電極9aまで到達する孔を、SiON膜16、層間絶縁膜14、Al2O3膜13及びAl2O3膜12に形成する。その後、損傷を回復させるために、酸素アニールを行う。続いて、図2Mに示すように、SiON膜16をエッチバックにより全面にわたって除去することにより、Wプラグ15の表面を露出させる。次に、図2Nに示すように、上部電極11aの表面の一部、下部電極9aの表面の一部、及びWプラグ15の表面が露出した状態で、Al膜を形成し、このAl膜のパターニングを行うことにより、Al配線17を形成する。このとき、例えば、Wプラグ15と上部電極11a又は下部電極9aとをAl配線17の一部で互いに接続する。その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。本実施形態では、上述のように、上部電極11a上部電極膜11を形成する際に、強誘電体膜10上に結晶化したIrOx膜11bを形成しているため、強誘電体膜10の上層が上部電極膜11と反応しにくく、界面層の生成が抑制される。従って、強誘電体として作用する部分が多く残るため、十分な反転分極量QSWを得ることができる。また、巨大結晶の成長が抑制されるため、後の還元雰囲気中での熱処理においても水素の拡散が生じにくく、強誘電体膜10が還元されにくい。従って、良好な特性を得ることができる。つまり、上述の実施形態によれば、上部電極と強誘電体膜との界面を改善し、また、工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。なお、X線回折によりIrOx膜11bの配向を観察すると、図5A~図5Cのようになる。但し、図5A中の実線及び図5CがIrOx膜11bの配向を示しており、図5A中の点線及び図5Bは、従来の方法で形成した上部電極の初期層の配向を示している。図5A~図5Cに示すように、従来の方法で形成した初期層は、若干110面に配向しているのみであるが、IrOx膜11bは、110面及び200面に強く配向している。このように、従来の製造方法と本願発明に係る製造方法とでは、上部電極膜の初期層の配向に大きな相違点が存在する。次に、本願発明者が実際に行った試験の結果について説明する。第1の試験第1の試験では、平面形状が、一辺の長さが50μmである正方形の強誘電体キャパシタディスクリートを2種類の方法実施例、従来例で形成し、その反転電荷量QSWを測定した。強誘電体膜としては、Laを1.5mol含有するPLZT膜厚さ:120nm、150nmを形成した。実施例では、図6Aに示すように、上部電極の形成に当たり、結晶化したIrOx膜21をスパッタ法で形成した後に、2種類のIrOx膜22及び23を互いに連続してスパッタ法で形成した。IrOx膜21を形成する際の成膜温度は300°Cとし、IrOx膜21の厚さは50nmとした。また、IrOx膜22を形成する際の成膜温度は20°Cとし、スパッタパワーは1kWとし、IrOx膜22の厚さは75nmとした。IrOx膜23を形成する際の成膜温度は20°Cとし、スパッタパワーは2kWとし、IrOx膜23の厚さは125nmとした。一方、比較例では、図6Bに示すように、上部電極の形成に当たり、結晶化したIrOx膜21を形成することなく、PLZT膜の直上に2種類のIrOx膜32及び33を互いに連続してスパッタ法で形成した。IrOx膜32を形成する際の成膜温度は20°Cとし、スパッタパワーは1kWとし、IrOx膜32の厚さは75nmとした。IrOx膜33を形成する際の成膜温度は20°Cとし、スパッタパワーは2kWとし、IrOx膜23の厚さは175nmとした。印加電圧を3.0Vとして反転電荷量QSWを測定した結果を図7に示す。▲は、上部電極の上に配線を形成した後に行った測定の結果を示しており、■はこのような配線を形成する前に行った測定の結果を示している。図7に示すように、実施例と比較例とを比較すると、PLZT膜の厚さに関係なく、実施例において、配線の有無に伴う反転電荷量の変化が小さくなった。このことは、実施例は配線を形成する際のダメージを受けにくいことを示している。第2の試験第2の試験では、平面形状が、長辺の長さが1.60μm、短辺の長さが1.15μmである1428個の長方形の強誘電体キャパシタセルキャパシタを2種類の方法実施例、従来例で形成し、その反転電荷量QSWを測定した。各試料の形成方法は第1の試験と同様である。印加電圧を1.8V又は3.0Vとして反転電荷量QSWを測定した結果を図8に示す。図8には、上部電極の上に配線を形成した後に行った測定の結果平均値を示してある。図8に示すように、PLZT膜の厚さに関係なく、実施例において、より高い反転電荷量QSWが得られた。第3の試験第3の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを2種類の方法実施例、従来例で形成し、その抗電圧Vcを測定した。ここでも、印加電圧の変化に対する値Pの変化の割合が最も大きい印加電圧を抗電圧Vcとした。抗電圧Vcを測定した結果を図9に示す。なお、■は変化の割合が負の場合の抗電圧Vc-を示し、▲は変化の割合が正の場合の抗電圧Vcを示す。図9に示すように、PLZT膜の厚さに関係なく、実施例において、低い抗電圧Vcが得られた。また、PLZT膜が薄いほど、低い抗電圧Vcが得られた。第4の試験第4の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを2種類の方法実施例、従来例で形成し、その印加電圧と反転電荷量QSWとの関係を求めた。この関係を図10に示す。図10に示すように、PLZT膜の厚さに関係なく、実施例において、低電圧から飽和電圧にわたって、高い反転電荷量QSWが得られると共に、勾配が大きくなった。このことは、実施例が低電圧動作の強誘電体メモリに極めて好適であることを意味している。第5の試験第5の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを2種類の方法実施例、従来例で形成し、その疲労損失ストレスサイクルの依存関係を調査した。ここでは、読み出し電圧を3Vとし、ストレス電圧を7Vとした。この結果を図11に示す。図11に示すように、2×108サイクルにおける反転電荷量QSWは、PLZT膜の厚さが150nmの実施例では342fC/cell、PLZT膜の厚さが120nmの実施例では163fC/cell、PLZT膜の厚さが150nmの従来例では232fC/cell、PLZT膜の厚さが120nmの従来例では83fC/cellであった。即ち、PLZT膜の厚さが150nmの実施例では、初期値を基準とした疲労損失が22であり、PLZT膜の厚さが120nmの実施例では、初期値を基準とした疲労損失が59であった。また、PLZT膜の厚さが150nmの従来例では、初期値を基準とした疲労損失が41であり、PLZT膜の厚さが120nmの従来例では、初期値を基準とした疲労損失が74であった。このことから、実施例では疲労が生じにくいといえる。第6の試験第6の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを2種類の方法実施例、従来例で形成し、そのインプリント特性を調査した。ここでは、OS_RATEによりインプリント特性を評価した。OS_Rateはその絶対値が低いほどインプリントしにくいことを示している。この結果を図12に示す。図12には、各試料における最も劣悪な値を示してある。図12に示すように、実施例では比較例よりも約40良好な結果が得られた。第7の試験第7の試験では、シリコン基板上に厚さが100nmの熱酸化膜を拡散炉で成長させ、その上に種々の条件でIrOx膜を形成し、その結晶性を評価した。この結晶性の評価では、X線回折による分析を行った。この結果を図13A乃至図13Oに示す。図13A乃至図13Oの凡例中の割合は成膜ガス中の酸素流量の割合O2流量/Ar流量O2流量であり、温度は成膜温度である。なお、図13B乃至図13Eは、図13A中に示す4つのグラフを夫々示すものであり、図13G乃至図13Jは、図13F中に示す4つのグラフを夫々示すものであり、図13L乃至図13Oは、図13K中に示す4つのグラフを夫々示すものである。図13A乃至図13Oに示すように、酸素流量の割合が低いほど、IrOx110面を示すピークが高くなると共に、IrOx200面を示すピークが低くなり、Ir111面を示すX線回折図に近似してきた。このことは、酸素流量の割合が低いほど、IrOxが金属に近づいていることを示している。なお、図示していないが、成膜温度を室温とした場合には、100°Cの成膜温度と同様の結果が得られた。また、本発明においては、IrOxは成膜後に結晶状態となっていることが必要である。結晶のIrOxは、IrOx200面及びIrOx110面に配向しやすいため、IrOxが結晶状態になっているか否かはX線回折図から判断することができる。また、結晶粒が小さいほど好ましい。図13A乃至図13Oに示すように、IrOxの成膜条件を調整することにより、結晶状態のIrOx膜を形成することができることが分かる。なお、図13A乃至図13Eに示すように、成膜温度が100°Cの場合は、酸素流量の割合を20にすると、IrOxはほとんど結晶化せずに、ほぼアモルファス状態になった。従って、成膜温度:100°C、酸素流量の割合:20という条件は好ましくないといえる。第8の試験第8の試験では、第1の試験と同様の強誘電体キャパシタディスクリートを形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にIrOx膜を第7の試験と同様の条件で形成し、各試料の反転電荷量QSWを測定した。この結果を図14に示す。図14に示すように、成膜温度が100°C又は200°Cの場合は、酸素流量の割合が低くなると、反転電荷量QSWが小さくなった。図示しないが、室温50°Cで成膜した場合も同様であった。一方、成膜温度が300°Cの場合は、酸素流量の割合が低くなると、反転電荷量QSWが大きくなった。このように、成膜温度によって傾向が異なるのは、成膜されたIrOx膜の結晶性が相違しているためであると考えられる。更に、成膜温度が高いほど反転電荷量QSWが大きくなった。図14に示す結果より、高い反転電荷量QSWを得るためには、成膜温度を300°C程度、例えば280°C~320°Cとし、酸素流量の割合を20~30とすることが好ましいといえる。第9の試験第9の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にIrOx膜を第7の試験と同様の条件で形成し、第8の試験と同様にして反転電荷量QSWを測定した。この結果を図15に示す。図15に示すように、図14に示す結果と同様の傾向があった。従って、図15に示す結果からも、高い反転電荷量QSWを得るためには、成膜温度を300°C程度、例えば280°C~320°Cとし、酸素流量の割合を20~30とすることが好ましいといえる。第10の試験第10の試験では、第2の試験と同様の強誘電体キャパシタセルキャパシタを形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にIrOx膜を第7の試験と同様の条件で形成し、各試料の抗電圧Vcを測定した。ここでも、印加電圧の変化に対する値Pの変化の割合が最も大きい印加電圧を抗電圧Vcとした。この結果を図16に示す。なお、■は変化の割合が負の場合の抗電圧Vc-を示し、◆は変化の割合が正の場合の抗電圧Vcを示す。図16に示すように、成膜温度が100°C又は200°Cの場合は、酸素流量の割合が低くなると、抗電圧Vcが大きくなった。一方、成膜温度が300°Cの場合は、酸素流量の割合が低くなると、抗電圧Vcが小さくなった。このように、成膜温度によって傾向が異なるのは、成膜されたIrOx膜の結晶性が相違しているためであると考えられる。更に、成膜温度が高いほど抗電圧Vcが小さくなった。図16に示す結果より、低い抗電圧Vcを得るためには、成膜温度を300°C程度、例えば280°C~320°Cとし、酸素流量の割合を20~30とすることが好ましいといえる。第11の試験第11の試験では、第1の試験と同様の強誘電体キャパシタディスクリートを形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にIrOx膜を第7の試験と同様の条件で形成し、各試料のリーク電流を測定した。この結果を図17に示す。なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±5Vとした。図17に示すように、リーク電流は成膜温度にはほとんど依存しなかった。また、各成膜温度において、酸素流量の割合が低くなるほど、印加電圧の正負による差が小さくなった。図17に示す結果より、成膜条件を変化させても、リーク電流が特性に影響を与えるほど大きくなることはないといえる。第12の試験第12の試験では、基板上にMOSトランジスタを形成した後、このソース又はドレインに接続されるWプラグを形成し、その上にスタック構造の強誘電体キャパシタを形成した。強誘電体キャパシタの形成に当たっては、MOSトランジスタを覆い、Wプラグが埋め込まれたSiO2膜上に密着層として10nmのTi膜を形成した後、下部電極としてIr膜を形成した。Ir膜は酸素バリア効果を奏する。その後、MOCVD法で強誘電体膜として120nmのPZT膜を高温で形成した。高温で形成されたPZT膜は結晶化していた。その後、強誘電体膜の直上にIrOx膜を第7の試験と同様の条件で形成し、更にその上にIrOx膜を形成した。続いて、上部電極に接続される配線を形成した。そして、印加電圧を1.8V及び3.0Vとして反転電荷量QSWを測定した。印加電圧を1.8Vとしたときの結果を図18Aに示し、印加電圧を3.0Vとしたときの結果を図18Bに示す。なお、図18A及び図18B中のディスクリートは、第1の試験と同様の大きさの強誘電体キャパシタを試料としたときの結果を示し、セルキャパシタは、第2の試験と同様の大きさの強誘電体キャパシタを試料としたときの結果を示す。また、配線形成前は上部電極に接続される配線を形成する前に測定した結果を示す。更に、図18A及び図18B中の従来は、特許文献1に記載の従来の方法で作成した試料の測定結果を示す。図18A及び図18Bに示すように、200°C又は300°Cの成膜温度において、高い反転電荷量QSWが安定して得られた。このことは、酸素流量の割合が変化しても高い反転電荷量QSWを安定して得られることを意味しており、酸素流量の割合のマージンが広いといえる。但し、300°Cでなければ本発明の目的を達成できないわけではない。これに対し、従来の方法では、ディスクリートの試料において、配線の形成前後で反転電荷量QSWが大きく変化した。このことは、配線の形成時に強誘電体キャパシタの特性が劣化したことを意味している。第13の試験第13の試験では、第12の試験と同様の条件で強誘電体キャパシタセルキャパシタの試料を形成し、各試料のリーク電流を測定した。この結果を図19に示す。なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±3Vとした。図19に示すように、酸素流量の割合が低いほど、リーク電流が大きくなった。酸素流量の割合が40以上であれば、リーク電流が従来の方法で作製した試料よりも低くなった。第14の試験第14の試験では、第12の試験と同様の条件で強誘電体キャパシタディスクリート、セルキャパシタの試料を2種類の方法実施例、従来例で形成し、各試料の印加電圧と反転電荷量QSWとの関係を調査した。実施例では、強誘電体膜の直上に結晶化したIrOx膜を、成膜温度:300°C、酸素流量の割合:40の条件で形成した。また、強誘電体膜はMOCVD法で形成した。この結果を図20に示す。図20に示すように、ディスクリート及びセルキャパシタのいずれにおいても、実施例において、反転電荷量QSWが比較例よりも高くなり、また、その立ち上がりも急峻となった。第15の試験第15の試験では、第12の試験と同様の条件で強誘電体キャパシタセルキャパシタの試料を形成し、各試料の分極特性を調査した。この調査では、図23に示すP値、U値及びP-Uの値を種々の温度で求めた。この結果を図21に示す。図21に示すように、P値、U値及びP-Uの値は測定温度にほとんど依存していなかった。このことは、これらの条件で測定した強誘電体キャパシタは、広い温度範囲で適切に動作可能であることを示している。更に、図示しないが、本発明の実施例に係るセルキャパシタの疲労損失及びインプリント特性の測定も行った。この結果、実施例の疲労損失は従来例の13から9へ改善した。また、インプリントレートは従来の-6.5から-2.8へ大幅に改善できた。なお、強誘電体膜の形成方法としては、スパッタ法及びMOCVD法の他に、ゾル-ゲル法、有機金属分解MOD法、CSDChemicalSolutionDeposition法、化学気相蒸着CVD法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、例えば、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、PZT膜の他、La、Ca、Sr及び/又はSi等を微量ドープしたPZT、SBT、BLT並びにBi系層状化合物などの一般式ABO3で表される膜が挙げられる。また、上部電極膜の最下層を形成する際には、例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及び/又はパラジウムを含むターゲットを用いたスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。特に、Ir酸化膜を形成する場合には、成膜温度を20°C乃至400°C、例えば300°Cとすることが好ましく、また、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を10乃至60とすることが好ましい。更に、上部電極膜の初期層上に形成する導電膜はIrOx膜に限定されるものではなく、白金Pt、イリジウムIr、ルテニウムRu、ロジウムRh、レニウムRe、オスミウムOs及び/又はパラジウムPd等の貴金属元素を含有する金属膜を形成してもよく、これらの酸化膜、例えばSrRuO3膜を形成してもよい。また、導電膜として、2層構造以上の膜を形成してもよい。以下、本発明の諸態様を付記としてまとめて記載する。付記1半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記上部電極は、成膜の時点で結晶化している導電性酸化物膜を最下層に有することを特徴とする半導体装置。付記2前記導電性酸化物膜は、酸化イリジウム膜であることを特徴とする付記1に記載の半導体装置。付記3前記導電性酸化物膜は、110面及び200面に配向していることを特徴とする付記2に記載の半導体装置。付記4前記上部電極は、前記導電性酸化物膜上に形成された柱状晶を含む導電膜を有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。付記5半導体基板の上方に、下部電極膜を形成する工程と、前記下部電極膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に、上部電極膜を形成する工程と、を有し、前記上部電極膜を形成する工程は、前記強誘電体膜上に、成膜の時点で結晶化している導電性酸化物膜を最下層に形成する工程を有することを特徴とする半導体装置の製造方法。付記6前記導電性酸化物膜を形成する工程は、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも1種の貴金属元素を含むターゲットを用いたスパッタリングを、前記貴金属元素の酸化が生じる条件下で行う工程を有することを特徴とする付記5に記載の半導体装置の製造方法。付記7前記導電性酸化物膜を形成する工程において、成膜温度を制御することにより、前記導電性酸化物膜の配向を制御することを特徴とする付記5又は6に記載の半導体装置の製造方法。付記8前記導電性酸化物膜を形成する工程において、スパッタガス中の酸素分圧を制御することにより、前記導電性酸化物膜の配向を制御することを特徴とする付記5乃至7のいずれか1項に記載の半導体装置の製造方法。付記9前記ターゲットとして、イリジウムを含むものを用いることを特徴とする付記6乃至8のいずれか1項に記載の半導体装置の製造方法。付記10前記導電性酸化物膜を形成する工程において、成膜温度を20°C乃至400°Cとすることを特徴とする付記9に記載の半導体装置の製造方法。付記11前記導電性酸化物膜を形成する工程において、成膜温度を300°Cとすることを特徴とする付記10に記載の半導体装置の製造方法。付記12前記導電性酸化物膜を形成する工程において、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を10乃至60とすることを特徴とする付記10又は11に記載の半導体装置の製造方法。付記13前記導電性酸化物膜として、110面及び200面に配向している膜を形成することを特徴とする付記9乃至12のいずれか1項に記載の半導体装置の製造方法。付記14前記上部電極膜を形成する工程は、前記導電性酸化物膜上に、導電膜を形成する工程を有することを特徴とする付記5乃至13のいずれか1項に記載の半導体装置の製造方法。付記15前記導電膜として、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも1種の貴金属元素を含有する金属膜を形成することを特徴とする付記14に記載の半導体装置の製造方法。付記16前記導電膜として、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも1種の貴金属元素を含有する導電性酸化物膜を形成することを特徴とする付記14に記載の半導体装置の製造方法。付記17前記導電膜として、SrRuO3膜を形成することを特徴とする付記16に記載の半導体装置の製造方法。付記18前記導電膜として、2層構造以上の膜を形成することを特徴とする付記14乃至17のいずれか1項に記載の半導体装置の製造方法。付記19前記強誘電体膜として、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を形成することを特徴とする付記5乃至18のいずれか1項に記載の半導体装置の製造方法。付記20前記強誘電体膜を、ゾル-ゲル法、有機金属分解法、CSD法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はMOCVD法により形成することを特徴とする付記5乃至19のいずれか1項に記載の半導体装置の製造方法。"