"第1クロック信号に応答し、複数のデータ構成要素を直列データに変換する段階と、前記直列データを送受信する段階と、前記受信された直列データから第2クロック信号を生成する段階と、前記第2クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する段階と、を含み、前記直列データに変換する段階は、前記複数のデータ構成要素の種類についての情報を含む少なくとも1ビットのダミービットを、前記直列データに所定の間隔で追加する段階を含むことを特徴とする送受信機の動作方法。前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも1つのダミービットの論理状態をセッティングする段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットに隣接した1ビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断する段階を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成する段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した1ビットの論理状態と異なる論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階と、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階と、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記データ構成要素の種類によって、前記ダミービットに隣接した1ビットを含む所定個数のビットの論理状態をセッティングする段階と、を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階と、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した1ビットの論理状態と異なる論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階と、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記データの種類によって、前記ダミービットに隣接した1ビットを含む所定個数のビットの論理状態をセッティングする段階と、を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接した1ビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階と、前記ダミービットの論理状態が、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階と、前記データ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階と、を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階と、前記ダミービットの論理状態が、前記ダミービットに隣接した1ビットの論理状態と反対の論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階と、前記データ構成要素が、前記実際のデータ情報を含むデータではない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階と、を含むことを特徴とする請求項1に記載の送受信機の動作方法。前記送受信機の動作方法は、遅延同期ループまたは位相同期ループを利用し、基準クロック信号から前記第1クロック信号を生成する段階をさらに含むことを特徴とする請求項1に記載の送受信機の動作方法。前記直列データに変換する段階は、前記第1クロック信号に応答し、前記複数のデータを1ビットずつ順次に配列し、前記複数のデータ構成要素を前記直列データに変換する段階であることを特徴とする請求項1に記載の送受信機の動作方法。第1クロック信号に応答し、複数のデータ構成要素を直列データに変換し、前記変換された直列データを送信する送信部と、前記直列データを受信し、前記直列データから生成された第2クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する受信部と、を具備し、前記送信部は、前記複数のデータ構成要素の種類についての情報を含む少なくとも1ビットのダミービットを、前記直列データに所定の間隔で追加することを特徴とする送受信機。前記送信部は、前記複数のデータ構成要素の種類によって、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも1つのダミービットの論理状態をセッティングし、前記受信部は、前記ダミービットに隣接した1ビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断することを特徴とする請求項10に記載の送受信機。前記送信部は、前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成し、前記受信部は、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断することを特徴とする請求項10に記載の送受信機。前記送信部は、前記複数のデータ構成要素が、実際のデータ情報を含むか否かによって、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態、または異なる論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定し、前記受信部は、前記ダミービットの論理状態が、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態、または異なる論理状態を有するか否かによって、前記データ構成要素が実際のデータ情報を含むか否かを決定することを特徴とする請求項10に記載の送受信機。前記送信部は、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定し、前記データ構成要素の種類によって、前記ダミービットに隣接した1ビットを含む所定のビットの論理状態を決定し、前記受信部は、前記少なくとも1つのダミービットが、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有する場合、前記複数のデータ構成要素が、前記実際のデータ情報を含まないと判断することを特徴とする請求項13に記載の送受信機。前記送信部は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有するように、前記ダミービットの論理状態を決定し、前記受信部は、前記ダミービットが、前記ダミービットに隣接した1ビットの論理状態と同じ論理状態を有するか否かによって、前記複数のデータ構成要素が、前記実際のデータ情報を含むか否かを判断することを特徴とする請求項10に記載の送受信機。前記送信部は、前記複数のデータ構成要素が、前記実際のデータ情報を含まない場合、前記ダミービットに隣接した1ビットの論理状態と異なる論理状態を有するように、前記ダミービットの論理状態を決定し、前記データ構成要素の種類によって、前記ダミービットに隣接した1ビットを含む所定のビットの論理状態を決定し、前記受信部は、前記ダミービットに隣接した1ビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと判断し、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データの種類を判断することを特徴とする請求項15に記載の送受信機。前記送信部は、基準クロック信号を利用し、第1クロック信号を生成する遅延同期ループまたは位相同期ループを具備し、前記受信部は、前記直列データを利用し、前記第2クロック信号を生成する遅延同期ループまたは位相同期ループを具備することを特徴とする請求項10に記載の送受信機。前記送信部は、前記第1クロック信号に応答し、前記複数のデータを1ビットずつ順次に配列し、前記複数のデータ構成要素を、前記直列データに変換することを特徴とする請求項10に記載の送受信機。前記複数のデータ構成要素は、ディスプレイ装置でのディスプレイ動作のためのディスプレイ情報を含むことを特徴とする請求項10に記載の送受信機。前記ディスプレイ装置は、複数の画素領域を含むパネルを含み、前記送信機は、前記ディスプレイ装置のコントローラに含まれ、前記受信機は、前記複数のデータ構成要素に基づいて、前記パネルのソースラインを駆動するソースドライバに含まれることを特徴とする請求項19に記載の送受信機。本発明は、クロック埋め込みインターフェース方法、及び該方法を利用する送受信機を提供するところにある。前記課題を達成するための本発明の一実施形態による送受信機の動作方法は、第1クロック信号に応答し、複数のデータ構成要素を直列データに変換する段階、前記直列データを送受信する段階、前記受信された直列データから第2クロック信号を生成する段階、及び前記第2クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する段階を含み、前記直列データに変換する段階は、前記複数のデータ構成要素の種類についての情報を含む少なくとも1ビットのダミービットを、前記直列データに所定の間隔で追加する段階を含むことができる。前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットに隣接したビットの論理状態と同じ論理状態、または異なる論理状態に、前記少なくとも1つのダミービットの論理状態をセッティングする段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットに隣接したビットの論理状態と、前記ダミービットの論理状態とを比較し、前記複数のデータ構成要素の種類を判断する段階を含むことができる。前記直列データに変換する段階は、前記複数のデータ構成要素の種類によって、前記ダミービットを含む所定個数のビットの論理状態をセッティングし、前記直列データを生成する段階を含み、前記複数のデータ構成要素に変換する段階は、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階、前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階、及び前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記データ構成要素の種類によって、前記ダミービットに隣接したビットを含む所定個数のビットの論理状態をセッティングする段階を含むことができる。前記直列データに変換する段階は、前記複数のデータ構成要素が、実際のデータ情報を含む場合、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階、前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有するように、前記少なくとも1つのダミービットの論理状態を決定する段階、及び前記複数のデータ構成要素が前記実際のデータ情報を含まない場合、前記データの種類によって、前記ダミービットに隣接したビットを含む所定個数のビットの論理状態をセッティングする段階を含むことができる。前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と異なる論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が前記実際のデータ情報を含まないと決定する段階、及び前記データ構成要素が前記実際のデータ情報を含まない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。前記複数のデータ構成要素に変換する段階は、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と同じ論理状態を有する場合、前記データ構成要素が実際のデータ情報を含むと決定する段階、前記ダミービットの論理状態が、前記ダミービットに隣接したビットの論理状態と反対の論理状態を有する場合、前記データ構成要素が、前記実際のデータ情報を含まないと決定する段階、及び前記データ構成要素が、前記実際のデータ情報を含むデータではない場合、前記ダミービットを含む所定個数のビットの論理状態を比較し、前記データ構成要素の種類を判断する段階を含むことができる。前記直列データに変換する段階は、前記第1クロック信号に応答し、前記複数のデータを1ビットずつ順次に配列し、前記複数のデータ構成要素を前記直列データに変換する段階でありうる。前記他の課題を達成するための本発明の一実施形態による送受信機は、第1クロック信号に応答し、複数のデータ構成要素を直列データに変換し、前記変換された直列データを送信する送信部と、前記直列データを受信し、前記直列データから生成された第2クロック信号に応答し、前記直列データを前記複数のデータ構成要素に変換する受信部と、を具備し、前記送信部は、前記複数のデータ構成要素の種類についての情報を含む少なくとも1ビットのダミービットを、前記直列データに所定の間隔で追加できる。前記複数のデータ構成要素は、ディスプレイ装置でのディスプレイ動作のためのディスプレイ情報を含むことができ、前記ディスプレイ装置は、複数の画素領域を含むパネルを含み、前記送信機は、前記ディスプレイ装置のコントローラに含まれ、前記受信機は、前記複数のデータ構成要素に基づいて、前記パネルのソースラインを駆動するソースドライバに含まれうる。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。図1は、本発明の技術的思想による一実施形態による送受信機100のブロック図である。図1を参考にすれば、送受信機100は、送信部TX及び受信部RXを具備できる。送信部TXは、基準クロック信号CLK_REFを利用し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを直列データserialdataSDATAに変換して受信部RXに送信できる。送信部TXは、第1クロック信号生成部110及び第1データ変換部120を具備できる。基準クロック信号CLK_REF及び複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nは、所定のロジック図示せずの動作によって出力される信号でありうる。第1クロック信号生成部110は、基準クロック信号CLK_REFを利用して、第1クロック信号CLK_1を生成して出力できる。第1クロック信号生成部110は、位相同期ループPLL:phaselockedloopまたは遅延同期ループDLL:delaylockedloopを含むことができる。第1クロック信号生成部110の構成に係わる実施形態は、図2Aまたは図3Aを参照しつつ、さらに詳細に説明する。第1データ変換部120は、第1クロック信号CLK_1に応答して、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを、直列データSDATAに変換できる。直列データSDATAは、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nについての情報と、クロック情報とを含むことができる。第1データ変換部120の構成については、図4を参照しつつ、さらに詳細に説明する。例えば、第1データ変換部120は、並列に入力される複数のデータ構成要素を直列データに変換する並列-直列変換器serializerを含むことができる。第1データ変換部120は、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報を含む、少なくとも1ビットのダミービットを含む直列データSDATAを生成できる。前記ダミービットは、前記クロック情報も含むことができる。また、第1データ変換部120は、第1クロック信号CLK_1に応答して、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを1ビットずつ順次に配列し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを直列データSDATAに変換できる。例えば、第1データ変換部120は、第1データ構成要素PDATA_1の第1ビット、第2データ構成要素PDATA_2の第1ビット、第3データ構成要素PDATA_3の第1ビット、第1データ構成要素PDATA_1の第2ビット、第2データ構成要素PDATA_2の第2ビット、第3データ構成要素PDATA_3の第2ビットの順序で、直列データSDATAを生成できる。また、第1データ変換部120は、第1クロック信号CLK_1に応答して、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを1ビットずつ順次に配列し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報を含む、少なくとも1ビットのダミービットを含む直列データSDATAを生成できる。以上のような第1データ変換部120の具体的な動作については、図6ないし図12Cを参照しつつ、さらに詳細に説明する。受信部RXは、送信部TXから受信された直列データSDATAを利用して、第2クロック信号CLK_2を生成し、生成された第2クロック信号CLK_2に応答して、受信された直列データSDATAを、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nに変換できる。受信部RXは、第2クロック信号生成部150と、第2データ変換部160を具備できる。第2クロック信号生成部150は、受信された直列データSDATAを利用して、第2クロック信号CLK_2を生成できる。送信部TXで送信した直列データSDATAには、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nについての情報だけではなく、前記クロック情報も含んでいるので、第2クロック信号生成部150は、受信された直列データSDATAから前記クロック情報を抽出し、第2クロック信号CLK_2を生成できる。第2クロック信号生成部150は、位相同期ループPLLまたは遅延同期ループDLLを含むことができる。第2クロック信号生成部150の構成に係わる実施形態は、図2Bまたは図3Bを参照しつつ、さらに詳細に説明する。第2データ変換部160は、第2クロック信号CLK_2に応答して、直列データSDATAを複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nに変換できる。第2データ変換部160の構成については、図5を参照しつつ、さらに詳細に説明する。例えば、第2データ変換部160は、入力される直列データを複数の並列データに変換する直列-並列変換器deserializerを含むことができる。第2データ変換部160の具体的な動作については、図6ないし図12Cを参照しつつ、さらに詳細に説明する。図2Aは、図1の第1クロック信号生成部110の一実施形態を図示した図面である。すなわち、図2Aでは、図1の第1クロック信号生成部110が位相同期ループである場合について図示している。図1及び図2Aを参照すれば、第1クロック信号生成部110は、位相周波数検出器PFD:phasefrequencydetector210、電荷ポンプ及びループフィルタCP/LP:chargepumploopfilter220、電圧制御発振器VCO:voltagecontrolledoscillator230及び分周器DIV:divider240を具備できる。位相周波数検出器PFD210は、基準クロック信号CLK_REFと、分周クロック信号CLKDとを比較し、その位相差検出して出力する。電荷ポンプ及びループフィルタCP/LP220は、位相周波数検出器210の出力信号を電圧信号に変換し、電圧制御発振器VCO230を制御するための制御電圧信号Vctrlとして出力する。電圧制御発振器230は、制御電圧信号Vctrlに応答し、所定の周波数を有する第1クロック信号CLK_1を出力する。分周器DIV240は、電圧制御発振器230で出力する第1クロック信号CLK_1を分周して、分周クロック信号CLKDとして出力する。ただし、第1クロック信号生成部110が、必ずしも図2Aのような構成を有させねばならないものではなく、以下で説明するように、第1データ変換部120が正常に動作するための第1クロック信号CLK_1を生成できるものであるならば、他の構成を有することもできる。図2Bは、図1の第2クロック信号生成部150の一実施形態を図示した図面である。すなわち、図2Bでは、図1の第2クロック信号生成部150が、前記位相同期ループを含む場合について図示している。第2クロック信号生成部150は、クロック信号抽出部250及び位相同期ループ200を具備できる。図1及び図2Bを参照すれば、クロック信号抽出部250は、受信された直列データSDATAから、クロック信号CLKRを抽出できる。例えば、受信された直列データSDATAが、前記クロック情報を含むダミービットを含む場合、クロック信号抽出部250は、前記ダミービットを利用して、クロック信号CLKRを抽出できる。または、前記クロック情報が、前記ダミービットに含まれておらず、受信された直列データSDATAに含まれている場合、クロック信号抽出部250は、受信された直列データSDATAを利用して、クロック信号CLKRを抽出できる。位相同期ループ200は、図2Aと同様に、位相周波数検出器PFD210、電荷ポンプ及びループフィルタCP/LP220、電圧制御発振器VCO230及び分周器DIV240を具備できる。位相周波数検出器210は、クロック信号CLKR及び分周クロック信号CLKDを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ220は、位相周波数検出器210の出力信号を電圧信号に変換し、電圧制御発振器VCO230を制御するための制御電圧信号Vctrlとして出力する。電圧制御発振器230は、制御電圧信号Vctrlに応答し、所定の周波数を有する第2クロック信号CLK_2を出力する。分周器240は、電圧制御発振器230で出力する第2クロック信号CLK_2を分周し、分周クロック信号CLKDとして出力する。ただし、第2クロック信号生成部150が、必ずしも図2Bのような構成を有さねばならないものではなく、以下で説明するように、第2データ変換部160が正常に動作するための第2クロック信号CLK_2を生成できるものであるならば、他の構成を有することもできる。図3Aは、図1の第1クロック信号生成部110の他の一実施形態を図示した図面である。すなわち、図3Aでは、図1の第1クロック信号生成部110が、遅延同期ループDLLである場合について図示している。図1及び図3Aを参照すれば、第1クロック信号生成部110は、位相検出部310、遅延制御部320及び遅延部330を具備できる。位相検出部310は、基準クロック信号CLK_REFと、第1クロック信号CLK_1とを比較し、その位相差を検出して出力する。遅延制御部320は、位相検出部310の出力信号に応答し、遅延部330を制御するための制御信号CONを出力する。遅延部330は、制御信号CONに応答して、基準クロック信号CLK_REFを所定時間遅延し、第1クロック信号CLK_1として出力する。遅延部330は、複数の遅延端図示せずを具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、第1クロック信号生成部110が、必ずしも図3Aのような構成を有さねばならないものではなく、以下で説明するように、第1データ変換部120が正常に動作するための第1クロック信号CLK_1を生成できるものであるならば、他の構成を有することもできる。図3Bは、図1の第2クロック信号生成部150の他の一実施形態を図示した図面である。すなわち、図3Bでは、図1の第2クロック信号生成部150が、前記遅延同期ループを含む場合について図示している。第2クロック信号生成部150は、クロック信号抽出部350及び遅延同期ループ300を具備できる。図1及び図3Bを参照すれば、クロック信号抽出部350は、受信された直列データSDATAからクロック信号CLKRを抽出できる。例えば、受信された直列データSDATAが、前記クロック情報を含むダミービットを含む場合、クロック信号抽出部350は、前記ダミービットを利用して、クロック信号CLKRを抽出できる。または、前記クロック情報が、前記ダミービットに含まれておらず、前記クロック情報が受信された直列データSDATAに含まれている場合、クロック信号抽出部350は、受信された直列データSDATAを利用し、クロック信号CLKRを抽出できる。遅延同期ループ300、は位相検出部310、遅延制御部320及び遅延部330を具備できる。位相検出部310は、クロック信号CLKRと、第2クロック信号CLK_2とを比較し、その位相差を検出して出力する。遅延制御部320は、位相検出部310の出力信号に応答し、遅延部330を制御するための制御信号CONを出力する。遅延部330は、制御信号CONに応答し、クロック信号CLKRを所定時間遅延して、第2クロック信号CLK_2として出力する。遅延部330は、複数の遅延端図示せずを具備でき、前記遅延端は、インバータまたはフリップフロップを含むことができる。ただし、第2クロック信号生成部150が、必ずしも図3Bのような構成を有さねばならないものではなく、以下で説明するように、第2データ変換部160が正常に動作するための第2クロック信号CLK_2を生成できるものであるならば、他の構成を有することもできる。図4は、図1の第1データ変換部120の一実施形態を図示した図面である。図1ないし図4を参照すれば、第1データ変換部120は、複数のフリップフロップ410_1,410_2,...,410_nを具備できる。第1ないし第nデータ構成要素nは自然数PDATA_1,PDATA_2,...,PDATA_nが並列に第1データ変換部120に入力される場合、第1フリップフロップないし第nフリップフロップ410_1,410_2,...,410_nは、第1クロック信号CLK_1のうち対応するクロック信号CLK_11,CLK_12,...,CLK_1nに応答して、入力されるデータを遅延して出力する。例えば、第1クロック信号CLK_11,CLK_12,...,CLK_1nそれぞれは、第1時間間隔でイネーブルされると仮定する。この場合、第1データ構成要素PDATA_1が、第1フリップフロップ410_1を介して前記第1時間の間出力され、その後の前記第1時間の間、第2データ構成要素PDATA_2が第2フリップフロップ410_2を介して出力される。もし前記第1時間の間、それぞれのデータで1ビットのデータが出力される場合、直列データSDATAは、第1データ構成要素PDATA_1から第nデータ構成要素PDATA_nまでの第1ビットが順次に含まれ、その後、第1データ構成要素PDATA_1から第nデータ構成要素PDATA_nまでの第2ビットが順次に含まれうる。第1データ変換部120の動作に係わる具体的な実施形態については、図6ないし図12Cを参照しつつ、さらに具体的に説明する。図5は、図1の第2データ変換部160の一実施形態を図示した図面である。図1ないし図5を参照すれば、第2データ変換部160は、複数のフリップフロップ510_1,510_2,...,510_nを具備できる。図4の第1データ変換部120で出力した直列データSDATAが、第2データ変換部に入力される場合、第1フリップフロップないし第nフリップフロップ510_1,510_2,...,510_nは、第2クロック信号CLK_2のうち、対応するクロック信号CLK_21,CLK_22,...,CLK_2nに応答し、入力されるデータを遅延して出力する。例えば、第2クロック信号CLK_21,CLK_22,...,CLK_2nそれぞれは、前記第1時間の間隔でイネーブルされると仮定する。この場合、直列データSDATAは、第1フリップフロップ510_1を介して、前記第1時間の間出力され、その後の第1時間の間、第2フリップフロップ510_2を介して出力される。同じ方法で、直列データSDATAは、前記第1時間の間隔でそれぞれのフリップフロップを介して出力される。もし図4のように、前記第1時間の間それぞれのデータで1ビットのデータが出力される場合、それぞれのフリップフロップ510_1,510_2,...,510_nは、第1データ構成要素PDATA_1から第nデータ構成要素PDATA_nまでの第1ビットを出力し、その後、第1データ構成要素PDATA_1から第nデータ構成要素PDATA_までの第2ビットを順次に出力できる。第2データ変換部160の動作に係わる具体的な実施形態は、図6ないし図12Cを参照しつつ、さらに具体的に説明する。図6は、図1の複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nのうち、一部のデータ構成要素PDATA_1,PDATA_2,PDATA_3の波形図である。以下、説明の便宜上3個のデータ構成要素PDATA_1,PDATA_2,PDATA_3が第1データ変換部120に印加される場合について説明する。ただし、本発明がこの場合に限定されるものではなく、図1のように、n個nは自然数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nが印加される場合にも、以下で説明するところと同じ方法で伝送できる。図1及び図6を参照すれば、第1データ構成要素ないし第3データ構成要素PDATA_1,PDATA_2,PDATA_3は、それぞれ複数のビットD000,D001,...,D010,D100,D101,...,D110,D200、D201,...,D210を含むことができる。図6では、説明の便宜上、第1データ構成要素ないし第3データ構成要素PDATA_1,PDATA_2,PDATA_3は、それぞれ11個のビットD000,D001,...,D010,D100,D101,...,D110,D200、D201,...,D210を含む場合について図示しているが、本発明は、この場合に限定されるものではなく、それぞれのデータは、他の個数のデータビットを含むことができる。図7は、本発明の一実施形態によるクロック埋め込みインターフェースclockembeddedinterface方法のフローチャートである。図1ないし図7を参照すれば、第1データ変換部120は、第1クロック信号生成部110で生成した第1クロック信号CLK_1に応答し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを少なくとも1ビットのダミービットを含む直列データSDATAに変換できるS710。前記少なくとも1ビットのダミービットは、第1データ変換部120に入力されるデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報を含むことができる。また、前記少なくとも1ビットのダミービットは、前記データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報及び前記クロック情報を含むこともできる。送信部TXは、直列データSDATAを受信部RXに送信しS720、受信部RXは、送信部TXから直列データSDATAを受信することができるS730。第2クロック信号生成部150は、直列データSDATAを利用し、第2クロック信号CLK_2を生成できるS740。第2データ変換部160は、第2クロック信号CLK_2及び直列データSDATAを受信し、第2クロック信号CLK_2に応答し、直列データSDATAを複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nに変換できるS750。さらに具体的な第1データ変換部120の動作及び第2データ変換部160の動作については、以下において図8Aないし図8Cを参照しつつ、さらに詳細に説明する。図8Aないし図8Cは、図7の方法を遂行する場合に生成される直列データSDATAの波形図に係わる図面である。図1ないし図8Cを参照すれば、図7のS710段階を遂行し、第1データ変換部120は、図8A、図8Bまたは図8Cのような形態の直列データSDATAを生成できる。図8Aないし図8Cでは、説明の便宜上、ダミービットAD間に、9個のデータビットD000,D001,,...,,D008が含まれる場合を図示しているが、本発明がこの場合に限定されるものではなく、ダミービットAD間に他の個数のデータビットが位置することも可能である。また、ダミービットAD間の前記データビットも必ずしも図8Aないし図8Cと同じ順序に配列されることはなく、多様な順序に前記データビットが配されうる。図8Aないし図8Cでは、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む所定の個数のビットの論理状態を決定できる。また、図8Aないし図8Cでは、ダミービットADを含む所定の個数のビットの論理状態を比較し、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類を決定できる。図8Aの場合、第1データ変換部120は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む2つのビット、すなわち、ダミービットAD及びダミービットADに隣接した第1ビットD000の論理状態を決定する。データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と異なる論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と同じ論理状態を有するように、ダミービットADの論理状態を決定できる。例えば、第1状態STATE_1は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが実際のデータ情報を含む場合であり、第2状態STATE_2は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、前記実際のデータ情報を含まない場合であると定義できる。前記実際のデータ情報は、ペイロードpayload情報でありうる。また反対に、第1状態STATE_1は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが実際のデータ情報を含まない場合であり、第2状態STATE_2は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、前記実際のデータ情報を含む場合であると定義することもできる。前記データが、前記実際のデータ情報を含むという意味は、メモリ装置の場合、メモリセルに記録されるデータであるという意味であり、ディスプレイ装置の場合、ディスプレイ情報を有するデータであるという意味でありうる。前記データが、前記実際のデータ情報を含まないという意味は、前記メモリ装置または前記ディスプレイ装置が、正常に動作するために必要な付加的な情報を含んだデータであるという意味でありうる。ただし、本発明が、これらの2つの場合を区分するものであると限定されるものではなく、必要によっては、他の多様なデータの種類を前記のような方法であると定義して伝送できる。第2データ変換部160は、ダミービットADを含む2つのビット、すなわち、ダミービットADの論理状態と、ダミービットADに隣接した第1ビットD000の論理状態とを比較し、受信された直列データSDATAの種類を判断できる。ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第1状態STATE_1であると決定できる。また、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが第2状態STATE_2であると決定できる。図8Bの場合、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む3つのビット、すなわち、ダミービットAD、ダミービットADに隣接した第1ビットD000、及び第1ビットD000に隣接した第2ビットD001の論理状態が決定される。例えば、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と異なる論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが同じ論理状態を有するように決定できる。最後に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第3状態STATE_3である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが反対の論理状態を有するように決定できる。第1状態ないし第3状態STATE_1,STATE_2,STATE_3は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類を区別する必要がある場合によって、多様に定義されうる。第2データ変換部160は、ダミービットADを含む3つのビット、すなわち、ダミービットADの論理状態、ダミービットADに隣接した第1ビットD000の論理状態、及び第1ビットD000に隣接した第2ビットD001の論理状態を比較し、受信された直列データSDATAの種類を判断できる。ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第1状態STATE_1であると決定できる。また、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが同じ論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第2状態STATE_2であると決定できる。最後に、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが反対の論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第3状態STATE_3であると決定できる。図8Cの場合も、図8Bの場合と同様に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む3つのビット、すなわち、ダミービットAD、ダミービットADに隣接した第1ビットD000、及び第1ビットD000に隣接した第2ビットD001の論理状態が決定される。例えば、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と同じ論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが同じ論理状態を有するように決定できる。最後に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第3状態STATE_3である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが反対の論理状態を有するように決定できる。第1状態ないし第3状態STATE_1,STATE_2,STATE_3は、伝送するデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類を区別する必要がある場合によって、多様に定義されうる。第2データ変換部160は、ダミービットADを含む3つのビット、すなわち、ダミービットADの論理状態、ダミービットADに隣接した第1ビットD000の論理状態、及び第1ビットD000に隣接した第2ビットD001の論理状態を比較し、受信された直列データSDATAの種類を判断できる。ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第1状態STATE_1であると決定できる。また、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが同じ論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第2状態STATE_2であると決定できる。最後に、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有し、第1ビットD000と、第1ビットD000に隣接した第2ビットD001とが反対の論理状態を有する場合、第2データ変換部160は、受信された直列データSDATAが、第3状態STATE_3であると決定できる。図9は、本発明の他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。図1ないし図6及び図9を参照すれば、第1データ変換部120は、第1クロック信号生成部110で生成した第1クロック信号CLK_1に応答し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを1ビットずつ順次に配列し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを直列データSDATAに変換できるS910。送信部TXは、直列データSDATAを受信部RXに送信しS920、受信部RXは、送信部TXから直列データSDATAを受信することができるS930。第2クロック信号生成部150は、直列データSDATAを利用し、第2クロック信号CLK_2を生成できるS940。第2データ変換部160は、第2クロック信号CLK_2及び直列データSDATAを受信し、第2クロック信号CLK_2に応答し、直列データSDATAを複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nに変換できるS950。さらに具体的な第1データ変換部120の動作及び第2データ変換部160の動作については、以下において図10Aないし図10Cを参照しつつ、さらに詳細に説明する。図10Aないし図10Cは、図9の方法を遂行する場合に生成される直列データSDATAの波形図に係わる図面である。図1ないし図6、図9及び図10Aないし図10Cを参照すれば、図9のS910段階を遂行した結果、第1データ変換部120は、図10A、図10Bまたは図10Cのような形態の直列データSDATAを生成できる。以下においては、説明の便宜上、図6に図示されたような第1データ構成要素ないし第3データ構成要素PDATA_1,PDATA_2,PDATA_3が、第1データ変換部120に印加され、第1データ変換部120は、第1データ構成要素ないし第3データ構成要素PDATA_1,PDATA_2,PDATA_3を、直列データSDATAに変換すると仮定する。ただし、本発明がこの場合に限定されるものではなく、並列に入力される他の個数のデータを直列データSDATAに変換する場合にも、前記他の個数のデータが一定の規則で順次に入力される場合に、本発明の権利範囲に含まれうる。図10Aの場合、第1データ変換部120は、第1データ構成要素PDATA_1の1ビット、第2データ構成要素PDATA_2の1ビット、及び第3データ構成要素PDATA_3の1ビットの順序に配し、直列データSDATAを生成できる。従って、第1データ構成要素PDATA_1の第1ビットD000、第2データ構成要素PDATA_2の第1ビットD100、第3データ構成要素PDATA_3の第1ビットD200、第1データ構成要素PDATA_1の第2ビットD001、第2データ構成要素PDATA_2の第2ビットD101、第3データ構成要素PDATA_3の第2ビットD201のような順序で、直列データSDATAが生成されうる。図10Bの場合、第1データ変換部120は、第1データ構成要素PDATA_1の1ビット、第3データ構成要素PDATA_3の1ビット、及び第2データ構成要素PDATA_2の1ビットの順序に配し、直列データSDATAを生成できる。従って、第1データ構成要素PDATA_1の第1ビットD000、第3データ構成要素PDATA_3の第1ビットD200、第2データ構成要素PDATA_2の第1ビットD100、第1データ構成要素PDATA_1の第2ビットD001、第3データ構成要素PDATA_3の第2ビットD201、第2データ構成要素PDATA_2の第2ビットD101のような順序で、直列データSDATAが生成されうる。図10Cの場合、第1データ変換部120は、第2データ構成要素PDATA_2の1ビット、第1データ構成要素PDATA_1の1ビット、及び第3データ構成要素PDATA_3の1ビットの順序に配し、直列データSDATAを生成できる。従って、第2データ構成要素PDATA_2の第1ビットD100、第1データ構成要素PDATA_1の第1ビットD000、第3データ構成要素PDATA_3の第1ビットD200、第2データ構成要素PDATA_2の第2ビットD101、第1データ構成要素PDATA_1の第2ビットD001、第3データ構成要素PDATA_3の第2ビットD201のような順序で、直列データSDATAが生成されうる。図10Aないし図10Cは、図9のS910段階で生成された直列データSDATAの一実施形態だけを図示している。しかし、本発明がこの場合に限定されるものではなく、複数のデータ構成要素で1ビットずつ順次に配され、直列データSDATAを生成するものであるならば、本発明の権利範囲に含まれる。図11は、本発明の他の一実施形態によるクロック埋め込みインターフェース方法のフローチャートである。図1ないし図11を参照すれば、第1データ変換部120は、第1クロック信号生成部110で生成した第1クロック信号CLK_1に応答し、複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nを1ビットずつ順次に配列し、少なくとも1ビットのダミービットを含む直列データSDATAに変換できるS1110。すなわち、S1110段階は、図7のS710段階及び図9のS910段階をともに遂行する段階である。前記少なくとも1ビットのダミービットは、図7で説明したように、第1データ変換部120に入力されるデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報を含むことができる。また、前記少なくとも1ビットのダミービットは、前記データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類についての情報、及び前記クロック情報を含むこともできる。送信部TXは、直列データSDATAを受信部RXに送信しS1120、送信部RXは、送信部TXから直列データSDATAを受信することができるS1130。第2クロック信号生成部150は、直列データSDATAを利用し、第2クロック信号CLK_2を生成できるS1140。第2データ変換部160は、第2クロック信号CLK_2及び直列データSDATAを受信し、第2クロック信号CLK_2に応答し、直列データSDATAを複数のデータ構成要素PDATA_1,PDATA_2,...,PDATA_nに変換できるS1150。さらに具体的な第1データ変換部120の動作、及び第2データ変換部160の動作については、以下において、図12Aないし図12Cを参照しつつ、さらに詳細に説明する。図12Aないし図12Cは、図11の方法を遂行する場合に生成される直列データSDATAの波形図に係わる図面である。図12Aないし図12Cの直列データSDATAは、図10Aの直列データSDATAと同じ順序にビットが配され、前記配されたビット間に所定の間隔で、ダミービットADが追加されている状態を意味する。また、図12Aは、図8Aと同じ方法によって、図1の第1データ変換部120は、送信するデータの種類によって、ダミービットADの論理状態を決定し、図1の第2データ変換部160は、前記決定されたダミービットADの論理状態によって、受信されたデータの種類を判断できる。図12Bは、図8Bと同じ方法によって、図1の第1データ変換部120は、送信するデータの種類によって、ダミービットADの論理状態を決定し、図1の第2データ変換部160は、前記決定されたダミービットADの論理状態によって、受信されたデータの種類を判断できる。図12Cは、図8Cと同じ方法によって、図1の第1データ変換部120は、送信するデータの種類によって、ダミービットADの論理状態を決定し、図1の第2データ変換部160は、前記決定されたダミービットADの論理状態によって、受信されたデータの種類を判断できる。図12Aの場合、第1データ変換部120は、第1データ構成要素PDATA_1の1ビット、第2データ構成要素PDATA_2の1ビット、及び第3データ構成要素PDATA_3の1ビットの順序に配し、直列データSDATAを生成できる。従って、第1データ構成要素PDATA_1の第1ビットD000、第2データ構成要素PDATA_2の第1ビットD100、第3データ構成要素PDATA_3の第1ビットD200、第1データ構成要素PDATA_1の第2ビットD001、第2データ構成要素PDATA_2の第2ビットD101、第3データ構成要素PDATA_3の第2ビットD201のような順序で、直列データSDATAが生成されうる。また、第1データ変換部120は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む2つのビット、すなわち、ダミービットAD、及びダミービットADに隣接した第1ビットD000の論理状態を決定する。データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と異なる論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と同じ論理状態を有するように、ダミービットADの論理状態を決定できる。図12Aは、図8Aの実施形態と、図10Aの実施形態とを結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。図12Bの場合、図12Aの場合と同様に、第1データ変換部120は、第1データ構成要素PDATA_1の1ビット、第2データ構成要素PDATA_2の1ビット、及び第3データ構成要素PDATA_3の1ビットの順序に配し、直列データSDATAを生成できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む3つのビット、すなわち、ダミービットAD、ダミービットADに隣接した第1ビットD000、及び第1ビットD000に隣接した第2ビットD100の論理状態が決定される。例えば、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と異なる論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD100とが同じ論理状態を有するように決定できる。最後に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第3状態STATE_3である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが同じ論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD100とが反対の論理状態を有するように決定できる。第1状態ないし第3状態STATE_1,STATE_2,STATE_3は、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類を区別する必要がある場合によって、多様に定義されうる。図12Bは、図8Aの実施形態と、図10Bの実施形態をと結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。図12Cの場合、図12A及び図12Bの場合と同様に、第1データ変換部120は、第1データ構成要素PDATA_1の1ビット、第2データ構成要素PDATA_2の1ビット、及び第3データ構成要素PDATA_3の1ビットの順序に配し、直列データSDATAを生成できる。また、図12Bの場合と同様に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類によって、ダミービットADを含む3つのビット、すなわち、ダミービットAD、ダミービットADに隣接した第1ビットD000、及び第1ビットD000に隣接した第2ビットD100の論理状態が決定される。例えば、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第1状態STATE_1である場合、第1データ変換部120は、ダミービットADに隣接した第1ビットD000と同じ論理状態を有するように、ダミービットADの論理状態を決定できる。また、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第2状態STATE_2である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD100とが同じ論理状態を有するように決定できる。最後に、データ構成要素PDATA_1,PDATA_2,...,PDATA_nが、第3状態STATE_3である場合、第1データ変換部120は、ダミービットADと、ダミービットADに隣接した第1ビットD000とが反対の論理状態を有するように決定し、第1ビットD000と、第1ビットD000に隣接した第2ビットD100とが反対の論理状態を有するように決定できる。第1状態ないし第3状態STATE_1,STATE_2,STATE_3は、伝送するデータ構成要素PDATA_1,PDATA_2,...,PDATA_nの種類を区別する必要がある場合によって、多様に定義されうる。図12Cは、図8Aの実施形態と、図10Cの実施形態とを結合した場合に係わる実施形態であるから、以下詳細な説明は省略する。図12Aないし図12Cは、説明の便宜上、直列データSDATAが、図10Aの直列データSDATAと同じ順序にビットが配される場合を仮定して説明した。ただし、本発明が、この場合に限定されるものではなく、図9ないし図10Cと関連して説明したように、直列データSDATAが複数のデータ構成要素で1ビットずつ順次に配されるあらゆる場合が本発明の権利範囲に含まれる。図13は、本発明の技術的思想による一実施形態によるディスプレイ装置1300のブロックである。図13を参照すれば、ディスプレイ装置1300は、パネル1310、ソースドライバ1320、ゲートドライバ1330及びコントローラ1340を具備できる。パネル1310は、複数の画素領域を含むことができる。パネル1310には、複数のゲートラインGL及びソースラインSLが、マトリックス状に交差して配され、前記交差地点は、前記画素領域として定義される。コントローラ1340は、ソースドライバ1320及びゲートドライバ1330を制御できる。コントローラ1340は、外部システム図示せずから、複数の制御信号及びデータ信号を受信する。コントローラ1340は、前記受信された制御信号及びデータ信号に応答し、ゲート制御信号GC及びソース制御信号SCを生成し、ゲート制御信号SCをゲートドライバ1330に出力し、ソース制御信号SCをソースドライバ1320に出力する。本発明の技術的思想による一実施形態によるコントローラ1340は、以上で説明したように、受信された複数のデータ構成要素を前記直列データに変換し、ソースドライバ1320に伝送する。例えば、コントローラ1340は、図1ないし図12Cと関連して説明した送信部TXと同様に動作できる。ゲートドライバ1330は、ゲート制御信号SCに応答し、ゲートラインGLを介してゲート駆動信号を順次にパネル1310に供給する。また、ソースドライバ1320は、ゲートラインGLが順次に選択されるたびに、ソース制御信号SCに応答し、所定の階調電圧を、ソースラインSLを介してパネル1310に供給する。本発明の技術的思想による一実施形態によるソースドライバ1320は、以上で説明したように、コントローラ1340から受信された前記直列データを、前記複数のデータ構成要素に変換できる。例えば、コントローラ1340は、図1ないし図12Cと関連して説明した受信部RXと同様に動作できる。図14は、図13のディスプレイ装置1300で使用するデータの状態を図示した図面である。図1ないし図14を参照すれば、ディスプレイ装置1300で使用するデータは、さまざまな状態を有することができる。例えば、図14の場合のように、ディスプレイ装置1300で使用するデータは、ディスプレイ装置1300の動作に係わる情報が含まれることを意味する状態CONFIG_STATE、ディスプレイ情報が含まれることを意味する状態DPDATA_STATE、及び前記ディスプレイ情報を所定の区間で維持させるための情報が含まれることを意味する状態HDP_STATEを有することができる。例えば、前記データが、前記ディスプレイ情報を含む場合であるか否かについての情報だけを含んで送受信しようとする場合、図8Aの実施形態または図12Aの実施形態を利用できる。すなわち、前記三種の状態のうち1つの状態または2つの状態についての情報を、前記データに含めて送受信する場合、図8Aの実施形態または図12Aの実施形態を利用できる。また、前記三種の状態についての情報をいずれも送受信するためには、図8Bの実施形態、図8Cの実施形態、図12Bの実施形態または図12Cの実施形態を利用できる。図14では、ディスプレイ装置1300で使用するデータが、前記のような三種の状態を有する場合について説明しているが、本発明がこの場合に限定されるものではなく、他の種類の状態または他の個数の状態についての情報を、前記データと共に送受信することもできる。以上、図面と明細書とで最適の実施形態を開示した。ここで特定の用語が使われたが、それらは単に、本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"