実装基板と、前記実装基板の上に実装された第1半導体装置と、前記第1半導体装置の上に実装された第2半導体装置とを備え、前記第1半導体装置は、平面方形状の第1装置基板と、前記第1装置基板の上に搭載された第1半導体チップと、前記第1装置基板における前記実装基板と対向する面に設けられた複数の検査用電極と、前記検査用電極同士又は前記検査用電極と前記第1半導体チップとを接続する検査用配線とを有し、前記実装基板は、前記検査用電極と接続された実装基板側検査用電極と、前記実装基板側検査用電極同士を接続する実装基板側検査用配線とを有し、前記検査用電極は、前記第1装置基板の4つの角部のうちの少なくとも1つに配置され、複数の前記検査用電極は、順次直列に接続されて接続検査経路を構成し、前記接続検査経路の一端に位置する前記検査用電極は、前記第1半導体チップにおける第1チップ検査端子と接続され、前記接続検査経路の他端に位置する前記検査用電極に入力された信号は、前記接続検査経路を介して前記第1半導体チップに入力されることを特徴とする積層型半導体装置。前記検査用電極は、前記第1装置基板の少なくとも2つの角部のそれぞれに2つずつ設けられており、異なる前記角部に設けられた前記検査用電極の間は、前記検査用配線により接続され、同じ前記角部に設けられた前記検査用電極の間は、前記実装基板側検査用配線により接続され、前記接続検査経路の両端に位置する2つの前記検査用電極は、互いに異なる前記角部に設けられていることを特徴とする請求項1に記載の積層型半導体装置。前記検査用電極は、4つ以上設けられており、少なくとも2つの前記検査用電極は、前記第1装置基板における前記第2半導体装置と対向する面に設けられており、前記第2半導体装置は、第2装置基板と、前記第2装置基板に設けられ前記検査用電極と接続された第2装置側検査用電極と、前記第2装置側検査用電極同士を接続する第2装置側検査用配線とを有していることを特徴とする請求項1又は2に記載の積層型半導体装置。実装基板と、前記実装基板の上に実装された第1半導体装置と、前記第1半導体装置の上に実装された第2半導体装置とを備え、前記第1半導体装置は、平面方形状の第1装置基板と、前記第1装置基板の上に搭載された第1半導体チップと、前記第1装置基板における前記第2半導体装置と対向する面に設けられた複数の検査用電極と、前記検査用電極同士又は前記検査用電極と前記第1半導体チップとを接続する検査用配線とを有し、前記第2半導体装置は、第2装置基板と、前記第2装置基板に設けられ、前記検査用電極と接続された第2装置側検査用電極と、前記第2装置側検査用電極同士を接続する第2装置側検査用配線とを有し、前記検査用電極は、前記第1装置基板の4つの角部のうちの少なくとも1つに位置し、複数の前記検査用電極は、順次直列に接続されて接続検査経路を構成し、前記接続検査経路の一端に位置する前記検査用電極は、前記第1半導体チップと接続され、前記接続検査経路の他端に位置する前記検査用電極に入力された信号は、前記接続検査経路を介して前記第1半導体チップに入力されることを特徴とする積層型半導体装置。前記検査用電極は、前記第1装置基板の少なくとも2つの角部のそれぞれに2つずつ設けられており、異なる前記角部に設けられた前記検査用電極の間は、前記検査用配線により接続され、同じ前記角部に設けられた前記検査用電極の間は、前記第2装置側検査用配線により接続され、前記接続検査経路の両端に位置する2つの前記検査用電極は、互いに異なる前記角部に設けられていることを特徴とする請求項4に記載の積層型半導体装置。前記接続検査経路の前記第1チップ検査端子と接続された末端と反対側の末端は、前記第1半導体チップにおける第2チップ検査端子と接続されていることを特徴とする請求項1~5のいずれか1項に記載の積層型半導体装置。前記接続検査経路の前記第1チップ検査端子と接続された末端と反対側の末端は、前記実装基板側検査用電極を介して信号発生回路と接続されていることを特徴とする請求項1~5のいずれか1項に記載の積層型半導体装置。前記接続検査経路は、その経路中に接続された抵抗素子を有していることを特徴とする請求項1~7のいずれか1項に記載の積層型半導体装置。前記接続検査経路は、容量素子を有していることを特徴とする請求項1~8のいずれか1項に記載の積層型半導体装置。しかしながら、前記従来の積層型半導体装置には以下のような問題がある。第1に、接続不良を検査する場合に、積層型半導体装置側と実装する製品基板側との両方に、検査するための機構を挿入する必要があり、実装する製品基板側に負荷がかかるという問題がある。第2に、四隅の半田ボール全てを検査する場合、離れた角部に配置された半田ボール同士を接続する検査用配線を製品基板側に設ける必要があるため、信号配線の配置が制限されるという問題がある。第3に、積層型半導体装置を構成する半導体装置同士の接続不良を検査できないという問題がある。第4に、積層型半導体装置を実装する際の接続検査及び製品が出荷された後の不良解析等に用いることが困難であるという問題がある。本発明は、前記の問題を解決し、実装時の接続検査及び出荷後の不良解析が容易な積層型半導体装置を実現できるようにすることを目的とする。前記の目的を達成するため、本発明は積層型半導体装置を、半導体装置と実装基板との間又は半導体装置同士の間に跨る接続検査用経路を備えている構成とする。具体的に第1の積層型半導体装置は、実装基板と、実装基板の上に実装された第1半導体装置と、第1半導体装置の上に実装された第2半導体装置とを備え、第1半導体装置は、平面方形状の第1装置基板と、第1装置基板の上に搭載された第1半導体チップと、第1装置基板における実装基板と対向する面に設けられた複数の検査用電極と、検査用電極同士又は検査用電極と第1半導体チップとを接続する検査用配線とを有し、実装基板は、検査用電極と接続された実装基板側検査用電極と、実装基板側検査用電極同士を接続する実装基板側検査用配線とを有し、検査用電極は、第1装置基板の4つの角部のうちの少なくとも1つに配置され、複数の検査用電極は、順次直列に接続されて接続検査経路を構成し、接続検査経路の一端に位置する検査用電極は、第1半導体チップにおける第1チップ検査端子と接続され、接続検査経路の他端に位置する検査用電極に入力された信号は、接続検査経路を介して第1半導体チップに入力される。第1の積層型半導体装置において、実装基板と第1半導体装置との間に接続不良が生じた場合には、接続検査経路が切断されるため、第1半導体チップに検査用信号が入力されなくなる。従って、実装不良を容易に検出することが可能となる。また、検査の際に検査装置等を半導体装置及び製品の基板等に接続する必要がないため、基板に負担をかけることがない。また、実装時だけでなく出荷後においても容易に検査を行うことができ、出荷後の不良解析等を容易に行うことが可能となる。第1の積層型半導体装置において、検査用電極は、第1装置基板の少なくとも2つの角部のそれぞれに2つずつ設けられており、異なる角部に設けられた検査用電極の間は、検査用配線により接続され、同じ角部に設けられた検査用電極の間は、実装基板側検査用配線により接続され、接続検査経路の両端に位置する2つの検査用電極は、互いに異なる角部に設けられていてもよい。第1の積層型半導体装置において、検査用電極は、4つ以上設けられており、少なくとも2つの検査用電極は、第1装置基板における第2半導体装置と対向する面に設けられており、第2半導体装置は、第2装置基板と、第2装置基板に設けられ検査用電極と接続された第2装置側検査用電極と、第2装置側検査用電極同士を接続する第2装置側検査用配線とを有していてもよい。このような構成とすることにより、第1半導体装置と実装基板との間の接続不良だけでなく、第1半導体装置と第2半導体装置との間の接続不良を検出することも可能となる。第2の積層型半導体装置は、実装基板と、実装基板の上に実装された第1半導体装置と、第1半導体装置の上に実装された第2半導体装置とを備え、第1半導体装置は、平面方形状の第1装置基板と、第1装置基板の上に搭載された第1半導体チップと、第1装置基板における第2半導体装置と対向する面に設けられた複数の検査用電極と、検査用電極同士又は検査用電極と第1半導体チップとを接続する検査用配線とを有し、第2半導体装置は、第2装置基板と、第2装置基板に設けられ、検査用電極と接続された第2装置側検査用電極と、第2装置側検査用電極同士を接続する第2装置側検査用配線とを有し、検査用電極は、第1装置基板の4つの角部のうちの少なくとも1つに位置し、複数の検査用電極は、順次直列に接続されて接続検査経路を構成し、接続検査経路の一端に位置する検査用電極は、第1半導体チップと接続され、接続検査経路の他端に位置する検査用電極に入力された信号は、接続検査経路を介して第1半導体チップに入力される。第2の積層型半導体装置において、第1半導体装置と第2半導体装置との間に接続不良が生じた場合には、接続検査経路が切断されるため、第1半導体チップに検査用信号が入力されなくなる。従って、実装不良を容易に検出することが可能となる。また、検査の際に検査装置等を半導体装置に接続する必要がないため、実装時だけでなく出荷後においても容易に検査を行うことができる。このため、出荷後の不良解析等を容易に行うことが可能となる。第2の積層型半導体装置において、検査用電極は、第1装置基板の少なくとも2つの角部のそれぞれに2つずつ設けられており、異なる角部に設けられた検査用電極の間は、検査用配線により接続され、同じ角部に設けられた検査用電極の間は、第2装置側検査用配線により接続され、接続検査経路の両端に位置する2つの検査用電極は、互いに異なる角部に設けられていてもよい。本発明の積層型半導体装置において、接続検査経路の第1チップ検査端子と接続された末端と反対側の末端は、第1半導体チップにおける第2チップ検査端子と接続されていてもよい。本発明の積層型半導体装置において、接続検査経路の第1チップ検査端子と接続された末端と反対側の末端は、実装基板側検査用電極を介して信号発生回路と接続されていてもよい。本発明の積層型半導体装置において、接続検査経路は、その経路中に接続された抵抗素子を有していてもよい。本発明の積層型半導体装置において、接続検査経路は、容量素子を有していてもよい。本発明の積層型半導体装置によれば、実装時の接続検査及び出荷後の不良解析が容易な積層型半導体装置を実現できる。一実施形態一実施形態に係る半導体装置は、図1に示すように第1半導体装置101と第2半導体装置102とが順に積層された積層型半導体装置である。第1半導体装置101と第2半導体装置102とは、実装基板103の上に実装されている。第1半導体装置101は、第1半導体チップ111と、第1半導体チップ111が搭載された第1装置基板112とを有しており、はんだボール104を介在させて実装基板103の上に実装されている。第2半導体装置102は、第2半導体チップ121と、第2半導体チップ112が搭載された第2装置基板122とを有しており、はんだボール105を介在させて第1半導体装置101の上に実装されている。図1において、第1半導体チップ111は第1装置基板112の上にフリップチップ実装されており、第1半導体チップ111のチップ端子図示せずと第1装置基板112上に設けられた基板端子図示せずとは、金バンプ113を介して接続されている。また、第1半導体チップ111と第1装置基板112との間にはアンダーフィル114が充填されている。第2半導体チップ121は第2装置基板122の上にフリップチップ実装されており、第2半導体チップ121のチップ端子図示せずと第2装置基板122上に設けられた基板端子図示せずとは、金バンプ123を介して接続されている。また、第2半導体チップ121と第2装置基板122との間にはアンダーフィル124が充填されている。第2半導体装置102は、樹脂129によりモールドされている。以下に、図2~図4を用いて、積層型半導体装置と実装基板との接続状態を検査するための構成について詳細に説明する。なお、図2~図4において、第1半導体装置101と実装基板との間の接続検査に関係しない配線及び電極等の記載は省略している。図2は第1半導体装置101の第2半導体装置102と対向する面上面の構成を示し、図3は第1半導体装置101の実装基板103と対向する面下面の構成を示している。なお、図3は上方よりみた透視図であり、第1装置基板112の上面に設けられた第1半導体チップ、上面電極及び上面配線等の記載は省略している。図2及び図3に示すように、第1装置基板112の上面には、第1半導体チップ111がフリップチップ実装されており、第1半導体チップ111の周囲には、複数の上面電極141が規則的に配置されている。上面電極141は、はんだボール105を介して第2半導体装置102と接続される。第1装置基板112の下面には、複数の下面電極142が規則的に配置されている。また、第1装置基板112の4つの角部151には検査用下面電極143が2つずつ配置されている。異なる角部151に設けられた検査用下面電極143同士は、下面配線118により接続されている。一方、同じ角部151に設けられた検査用下面電極143同士は下面配線118により接続されていない。下面電極142及び検査用下面電極143は、はんだボール104を介して実装基板103と接続される。第1半導体チップ111は、第1チップ検査端子161及び第2チップ検査端子162を有している。第1チップ検査端子161及び第2チップ検査端子162は、それぞれ金バンプ図示せず、検査用上面配線116、第1装置基板112を貫通する貫通ビア117、及び検査用下面配線118を介して、検査用下面電極143と接続されている。図3において検査用下面電極143は、第1装置基板112の下面の4つの角部151のそれぞれに2つずつ設けられている。検査用下面電極143にはそれぞれ検査用下面配線118が接続されている。図4は、実装基板103の第1半導体装置101と対向する面上面を示している。図4に示すように、実装基板103の上面には下面電極142と対応する位置に実装基板側電極132が設けられており、検査用下面電極143と対応する位置に実装基板側検査用電極133が設けられている。同じ角部に設けられた実装基板側検査用電極143同士は、実装基板側検査用配線134により接続されている。図5は、第1半導体装置101が実装用基板103の上にはんだボール104を介して実装された状態を示している。図5は、上方から接続状態の検査に関係する電極及び配線等を透視して示している。図5に示すように、同じ角部151に設けられた2つの検査用下面電極143同士は、実装基板側検査用電極123及び実装基板側検査用配線124を介して接続されている。また、異なる角部151に設けられた2つの検査用下面電極143同士は検査用下面配線118を介して接続されている。このため、全ての検査用下面電極143は直列に接続され接続検査経路が形成される。図6は、接続検査経路171の経路を示している。具体的に接続検査経路171は、まず、第2チップ検査端子162から検査用上面配線116、貫通ビア117及び検査用下面配線118を介して1つ目の検査用下面電極143に至る。次に、1つ目の検査用下面電極143から、はんだボール104、実装基板側検査用電極133、実装基板側検査用配線134、実装基板側検査用電極133及びはんだボール104を介して2つ目の検査用下面電極143に至る。この経路を繰り返し、末端の検査用下面電極143から、検査用下面配線118、貫通ビア117及び検査用上面配線116を介して第1チップ検査端子161に至る。検査用下面電極143と実装基板側検査用電極133とがはんだボール104を介して正常に接続されている場合には、第1チップ検査端子161と第2チップ検査端子162との間は接続検査経路171により導通する。一方、検査用下面電極143と実装基板側検査用電極133との接続に不具合があると、第1チップ検査端子161と第2チップ検査端子162との間は導通しない。このため、第1チップ検査端子161と第2チップ検査端子162との間の導通を検査することにより、積層型半導体装置の実装基板への実装不具合を容易に検出することが可能となる。第1チップ検査端子161と第2チップ検査端子162との間の導通は、例えば第2チップ検査端子162をパルス信号の出力端子とし、第1チップ検査端子161をパルス信号の入力端子とすれば、第1半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で実装不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。本実施形態においては、4つの角部のそれぞれに2つずつ検査用下面電極を設けた例を示したが、少なくとも2つの検査用下面電極を設けることにより、第1半導体装置と実装基板との間の接続不良を検査することが可能となる。検査用下面電極は、角部以外に設けてもよいが、接続不良が生じやすい角部に設けることが好ましい。但し、行列状に配置された電極の最も外側の電極を検査用下面電極とする必要はない。検査用下面電極の配置は製品として妨げにならない位置に自由に移動させてかまわない。例えば、図7に示すような配置としてもよい。また、1つの角部において検査用下面電極を隣接して配置すれば、実装基板側検査用配線の配置が容易となる。しかし、実装基板側検査用配線により接続することができれば、2つの検査用下面電極が離れた位置に形成されていてもよい。また、実装基板側検査配線の配置が可能であれば、異なる角部に設けられた検査用下面電極同士が実装基板側検査用配線により接続される構成としてもよい。一実施形態の第1変形例一実施形態においては、第1半導体チップにより生成した信号を接続検査経路を介して第1半導体チップに入力する構成とした。しかし、第1半導体チップの外部に設けた信号発生回路において生成した信号を接続検査経路を介して第1半導体チップに入力する構成としてもよい。この場合には、図8に示すように、1つ目の検査用下面電極143に信号発生回路181において発生させた信号が入力されるように、信号発生回路181の出力を1つ目の検査用下面電極143と対応する実装基板側検査用電極と接続すればよい。この場合には、第1半導体チップにより生成した信号を接続検査経路を介して第1半導体チップに入力する場合と比べて、検査用下面電極143、実装基板側検査用電極133及びはんだボール104等を1つ少なくすることができる。なお、信号発生回路は、第1装置基板の上に設けてもよい。また、第1半導体装置と積層された他の半導体装置に設けてもよい。一実施形態の第2変形例図2~図6には、第1半導体装置と実装基板との間の接続不具合を検査するための接続検査用経路を設けた積層型半導体装置の例を示した。しかし、検査用下面電極に代えて検査用上面電極を設け、第2半導体装置に第2半導体装置側検査用電極及び第2半導体装置側検査用配線を設けることにより、第1半導体装置と第2半導体装置との間の接続不具合を検査することが可能となる。図9は、本変形例に係る第1半導体装置101の第2半導体装置と対向する面上面の構成を示している。図9に示すように本変形例においては、第1装置基板112の上面に上面電極141に加えて検査用上面電極144が形成されている。第1チップ検査端子161及び第2チップ検査端子162は、それぞれ金バンプ図示せず及び検査用上面配線116を介して検査用上面電極144と接続されている。図9において検査用上面電極144は、第1装置基板112の下面の4つの角部151のそれぞれに2つずつ設けられている。検査用上面電極144には検査用上面配線116が接続されている。図10は本変形例に係る第2半導体装置102の第1半導体装置と対向する面下面を示している。図10に示すように第2装置基板122の上面電極141と対応する位置に第2装置側電極125が設けられており、検査用上面電極144と対応する位置に第2装置側検査用電極126が設けられている。同じ角部に設けられた第2装置側検査用電極126同士は、第2装置側検査用配線127により接続されている。検査用上面電極144と第2装置側検査用電極126とがはんだボール105を介して接続されると、同じ角部151に設けられた2つの検査用上面電極同士は、第2装置側検査用電極126及び第2装置側検査用配線127を介して接続される。また、異なる角部151に設けられた検査用上面電極144同士は検査用上面配線116により接続されている。従って、全ての検査用上面電極144同士は、順次直列に接続される。このため、図11に示すように、第1チップ検査端子161と第2チップ検査端子162とを接続する接続検査経路172が形成される。具体的に接続検査経路172は、まず、第2チップ検査端子162から検査用上面配線116を介して1つ目の検査用上面電極144に至る。次に、1つ目の検査用上面電極144から、はんだボール105、第2装置側検査用電極126、第2装置側検査用配線127、第2装置側検査用電極126及びはんだボール105を介して2つ目の検査用上面電極144に至る。この経路を繰り返し、末端の検査用上面電極144から検査用上面配線116を介して第1チップ検査端子161に至る。検査用上面電極144と第2装置側検査用電極126とがはんだボール105を介して正常に接続されている場合には、第1チップ検査端子161と第2チップ検査端子162との間は接続検査経路172により導通する。一方、検査用上面電極144と第2装置側検査用電極126との接続に不具合があると、第1チップ検査端子161と第2チップ検査端子162との間は導通しない。このため、第1チップ検査端子161と第2チップ検査端子162との間の導通を検査することにより、第1半導体装置と第2半導体装置との接続不具合を容易に検出することが可能となる。第1チップ検査端子161と第2チップ検査端子162との間の導通は、例えば第2チップ検査端子162をパルス信号の出力端子とし、第1チップ検査端子161をパルス信号の入力端子とすれば、第1半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で第1半導体装置101と第2半導体装置102との接続不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。本変形例においては、4つの角部のそれぞれに2つずつ検査用上面電極を設けた例を示したが、少なくとも2つの検査用上面電極を設けることにより、第1半導体装置と第2半導体装置との間の接続不良を検査することが可能となる。また、第2装置側検査用配線を介して接続される2つの検査用下面電極が隣接した位置にあれば、第2装置側検査用配線の配置が容易となる。しかし、第2装置側検査用配線により接続することができれば、2つの検査用上面電極が離れた位置に形成されていてもよい。第2装置側検査用配線を介して接続される2つの検査用上面電極を隣接して設ける場合においても、その配置は製品として妨げにならない位置に自由に移動させてかまわない。例えば、図12に示すような配置としてもよい。本変形例においても、検査用の信号を第1半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。一実施形態の第3変形例一実施形態に示した構成と第2変形例に示した構成とを組み合わせることにより、第1半導体装置と実装基板との間の接続不具合と、第1半導体装置と第2半導体装置との間の接続不具合とを検査することも可能である。図13aは第1半導体装置101の第2半導体装置102と対向する面上面の構成を示し、図13bは第1半導体装置101の実装基板103と対向する面下面の構成を示している。図13a及びbに示すように、第1装置基板112の上面には検査用上面電極144が設けられ、下面には検査用下面電極143が設けられている。実装基板103は一実施形態と同様の構成を有し、第2半導体装置102は第2変形例と同様の構成を有している。このような構成において、検査用下面電極143と実装基板側検査用電極133とを、はんだボール104により接続し、検査用上面電極144と第2装置側検査用電極126とを、はんだボール105により接続することにより、図14に示すような接続検査経路173が形成される。具体的に接続検査経路173は、図14に示すように、まず、第2チップ検査端子162から検査用上面配線116を介して1つ目の検査用上面電極144に至る。次に、1つ目の検査用上面電極144から、はんだボール105、第2装置側検査用電極126、第2装置側検査用配線127、第2装置側検査用電極126及びはんだボール105を介して2つ目の検査用上面電極144に至る。この経路を繰り返し、末端の検査用上面電極144から検査用上面配線116、貫通ビア117及び検査用下面配線118を介して1つ目の検査用下面電極143に至る。次に、1つ目の検査用下面電極143から、はんだボール104、実装基板側検査用電極133、実装基板側検査用配線134、実装基板側検査用電極133及びはんだボール104を介して2つ目の検査用下面電極143に至る。この経路を繰り返し、末端の検査用下面電極143から、検査用下面配線118、貫通ビア117及び検査用上面配線116を介して第1チップ検査端子161に至る。検査用上面電極144と第2装置側検査用電極126とがはんだボール105を介して正常に接続され、検査用下面電極143と実装基板側検査用電極133とがはんだボール104を介して正常に接続されている場合には、第1チップ検査端子161と第2チップ検査端子162との間は接続検査経路173により導通する。一方、検査用上面電極144と第2装置側検査用電極126との接続又は検査用下面電極143と実装基板側検査用電極133との接続に不具合があると、第1チップ検査端子161と第2チップ検査端子162との間は導通しない。このため、第1チップ検査端子161と第2チップ検査端子162との間の導通を検査することにより、第1半導体装置と第2半導体装置との接続不具合及び第1半導体装置と実装基板との接続不具合を容易に検出することが可能となる。第1チップ検査端子161と第2チップ検査端子162との間の導通は、例えば第2チップ検査端子162をパルス信号の出力端子とし、第1チップ検査端子161をパルス信号の入力端子とすれば、第1半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で実装不良の検査及び第1半導体装置101と第2半導体装置102との接続不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。本変形例においても、検査用上面電極及び検査用下面電極の数及び位置は、一実施形態及び第1変形例と同様に適宜変更することができる。本変形例においても、検査用の信号を第1半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。一実施形態の第4変形例一実施形態及び第1~第3変形例においては、意図的な信号遅延が生じない接続検査用経路を設ける例を示したが、意図的な信号遅延が生じる接続検査用経路を設けてもよい。例えば、図15に示すように、2つの実装基板側検査用電極133の間に抵抗素子137を挿入し、実装基板側検査用電極133を容量素子138を介して接地することにより、意図的な信号遅延が生じる接続検査経路とすることができる。意図的な信号遅延が生じない接続検査経路の場合には、図16に示すように基本クロック信号に合わせて第2チップ検査端子162から出力された検査出力信号は、接続検査経路に存在する抵抗成分及び容量成分の影響を受けてわずかに遅延した検査入力信号として第1チップ検査端子161に入力される。このため、1クロック分遅延した内部処理信号として第1半導体チップ111に取り込まれる。一方、図15に示すように抵抗素子及び容量素子を接続検査経路に付加した場合には、接続検査経路において抵抗素子137及び容量素子138の値に応じた意図的な信号遅延が発生する。このため、例えば図17に示すように、検査出力信号は3クロック分遅延しした内部処理信号として第1半導体チップ111に取り込まれる。このような構成とすることにより、半導体装置にセキュリティー機能を付与することが可能となる。例えば、第2チップ検査端子162から出力された信号が3クロック分遅延して第1チップ検査端子161に入力された場合にのみ半導体装置が動作するようにすれば、実装検査ができるだけでなく、特定の接続検査経路を有する実装基板の上に実装した場合にのみ半導体装置が動作するようにできる。さらに、各角部に設けられた実装基板側検査用電極133に容量素子を接続し、第1半導体チップ111に容量値を測定する機能を設けた場合には、接続検査経路の容量値を測定することにより、どの角部において接続不良が発生したのかを容易に検出することが可能となる。本変形例においても、検査用の信号を第1半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。実施形態及び各変形例において、2つの半導体装置が積層された積層型半導体装置について説明したが、3つ以上の半導体装置が積層されていてもよい。第1半導体装置が接続検査用の信号の検出を行う例を示したが、第2半導体装置が接続検査用の信号の検出を行う構成としてもよい。また、複数の半導体装置が接続検査用の信号の検出を行う構成としてもよい。第1の半導体装置及び第2の半導体装置として、半導体チップがフェイスダウン実装されている例を示したが、フェイスアップ実装されていてもよい。各図面における電極の数及び配置等は一例であり、適宜変更してかまわない。