ボディ領域と、前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、前記ボディ領域を挟んで配置される一対のソース/ドレイン領域と、を有する電界効果型トランジスタを複数備え、複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される請求項1に記載の半導体装置。複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない請求項2に記載の半導体装置。複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される請求項1に記載の半導体装置。論理回路等では、複数のトランジスタは直列に接続して配置される場合がある。しかし、図1に示す構造を有するトランジスタが直列に接続して配置された場合には、以下に説明する問題が生じる。図2Aは図1に示す半導体装置において2つのトランジスタを直列に配置した場合の平面図であり、図2Bは図2AのB1ーB1線断面図であり、図2Cは図2AのB2ーB2線断面図である。半導体装置201では、基板102と、基板102上の素子分離層103により画成された素子領域内に配置された2つのトランジスタ110a、110bとを備えている。2つの隣接するトランジスタ110a、110bでは、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されており、共通のソース/ドレイン領域114bを有する。2つのトランジスタ110a、110bそれぞれは、図1に示すトランジスタと同様の構造を有する。トランジスタ110aのゲート電極113aは、シェアードコンタクト117a及びウェルタップ116aを介して、ボディ領域111aと短絡している。同様に、トランジスタ110bのゲート電極113bは、シェアードコンタクト117b及びウェルタップ116bを介して、ボディ領域111bと短絡している。また、ボディ領域111a及びボディ領域111bは、ウェル104を介して電気的に接続している。従って、ゲート電極113aとゲート電極113bとは、ボディ領域111a及びボディ領域111b及びウェル104等を介して短絡している。ゲート電極113aとゲート電極113bとが短絡していると、2つのトランジスタ110a、110bを独立して動作させることができない。従って、2つのトランジスタ110a、110bを独立して動作させるためには、ゲート電極113aとゲート電極113bとを絶縁する必要がある。ゲート電極113aとゲート電極113bとを絶縁するためには、例えば、2つのトランジスタ110a、110bを、間に素子分離層を介在させて配置し、隣接するトランジスタ間のボディ領域が短絡しないように絶縁させる。そして、隣接するトランジスタ間のソース/ドレイン領域同士を配線を用いて電気的に接続することが挙げられる。このようにすれば、隣接するトランジスタ間のボディ領域の短絡を防止できる。しかしながら、このような構造を用いると、2つのトランジスタ110a、110bを配置する素子面積が増大する問題が生じ得る。本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供することを目的とする。また、本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置の製造方法を提供することを目的とする。本明細書に開示する半導体装置の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース/ドレイン領域と、を有する電界効果型トランジスタを複数備え、複数の上記トランジスタは、上記ボディ領域同士が電気的に接続されており、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみが、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続される。また、本明細書に開示する半導体装置の製造方法の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース/ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、複数の上記トランジスタを、上記ボディ領域同士を電気的に接続するように形成し、且つ、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみを、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続する。上述した本明細書に開示する半導体装置の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する。また、本明細書に開示する半導体装置の製造方法の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置が得られる。本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。以下、本明細書で開示する半導体装置の好ましい第1実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。図3Aは本明細書に開示する半導体装置の第1実施形態を示す平面図であり、図3Bは図3AのC1ーC1線断面図であり、図3Cは図3AのC2ーC2線断面図であり、図3Dは図3AのC3ーC3線断面図であり、図3Eは図3AのC4ーC4線断面図である。図4は、図3に示す半導体装置の回路図である。本実施形態の半導体装置1は、基板2と、基板2上の素子分離層3により画成された素子領域内に配置された2つの電界効果型トランジスタ10a、10bとを備えている。トランジスタ10a、10bはn型のMOSトランジスタである。基板2には、p型の導電性を有するウェル4及びn型の導電性を有するウェル5が形成されている。基板2としては、例えば、バルクシリコンウエハを用いることができる。ウェル4は、素子分離層3により画成された素子領域内に配置される。2つのトランジスタ10a、10bは、ウェル4の上に配置される。トランジスタ10aは、p型の導電性を有するボディ領域11aと、ボディ領域11a上にゲート絶縁層12aを介して配置されるゲート電極13aとを有する。ゲート電極13aの側面には、側壁15aが配置される。ボディ領域11aは、ウェル4と電気的に接している。ボディ領域11aは、ゲート絶縁層12aの下に位置するチャネル領域を含む部分である。ボディ領域11aは、例えば、ウェル4に対して閾値調整用のp型不純物が注入されて形成され得る。また、トランジスタ10aは、ボディ領域11aを挟んで配置される一対のn型の導電性を有するソース/ドレイン領域14a、14bを有する。上述したトランジスタ10aに関する説明は、トランジスタ10bに対しても適宜適用される。2つの隣接するトランジスタ10a、10b同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されており、共通のソース/ドレイン領域14bを有する。トランジスタ10aは、ボディ領域11a及びウェル4と電気的に接するウェルタップ16を有する。ウェルタップ16は、ゲート電極13aの長手方向の一方の端部側に配置される。ウェルタップ16はp型の導電性を有しており、ウェルタップ16の不純物濃度はウェル4よりも高いことが、ボディ領域11a及びウェル4の電位を損失なく取り出す上で好ましい。また、トランジスタ10aは、ゲート電極13a及びウェルタップ16と電気的に接するシェアードコンタクト17を有する。シェアードコンタクト17は、ゲート電極13aの長手方向の一方の端部に隣接して配置され、ゲート電極13aの端部上を覆っている。シェアードコンタクト17は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極13a及びウェルタップ16によって共有される。トランジスタ10aでは、導電体であるシェアードコンタクト17を介して、ゲート電極13aがウェルタップ16と電気的に接続される。即ち、トランジスタ10aでは、シェアードコンタクト17及びウェルタップ16を介して、ゲート電極13aとボディ領域11aとが短絡しているので、ボディ領域11aにはゲート電極13aと同電位の電圧が直接印加される。なお、ボディ領域11aに印加される電圧は、寄生抵抗の影響のため、ゲート電極13aの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。また、トランジスタ10bのボディ領域11bは、ウェル4を介して、トランジスタ10aのボディ領域11aと電気的に接続している。従って、トランジスタ10bのボディ領域11bには、トランジスタ10aのゲート電極13aと同電位の電圧が直接印加される。なお、ボディ領域11bに印加される電圧は、寄生抵抗の影響のため、ゲート電極13aの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。次に、トランジスタ10a、10bの動作について説明する。トランジスタ10aのオン時には、ゲート電極13aへ高電位の電圧が印加されるのと共に、ボディ領域11aにも同電位の電圧が印加されるので、フォワードバイアスの効果により閾値電圧がトランジスタ10aのオフ時のものよりも低い値に変化する。従って、トランジスタ10aがオフ状態からオン状態へ変化するのに要する時間が短縮される。一方、トランジスタ10aのオフ時には、ゲート電極13aへの電圧の印加が低電位になるので、ボディ領域11aへの電圧の印加も低電位になるため、フォワードバイアスの効果がなくなり閾値電圧は高電圧印加前の値に戻る。従って、トランジスタ10aでは、オフ時のドレイン-ソース間のリーク電流には変化がない。ここで、トランジスタ10aがオン状態の時に、トランジスタ10bがオフ状態からオン状態に変化すると、トランジスタ10bのボディ領域11bにもゲート電極13aと同電位の電圧が印加されているので、フォワードバイアスの効果により閾値電圧がトランジスタ10bのオフ時のものよりも低い値に変化する。従って、トランジスタ10bがオフ状態からオン状態へ変化するのに要する時間が短縮される。同様に、トランジスタ10aがオフ状態からオン状態に変化するのと同時に、トランジスタ10bがオフ状態からオン状態に変化する場合にも、トランジスタ10bがオフ状態からオン状態へ変化するのに要する時間が短縮される。このように、トランジスタ10bには、トランジスタ10aのようなウェルタップ及びシェアードコンタクトが配置されていないものの、トランジスタ10aと同様にスイッチング時間が短縮される。上述した本実施形態の半導体装置1によれば、トランジスタ10a、10bの動作速度を向上できる。ここで、トランジスタ10bには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ10bの動作速度を向上できる。上述した本実施形態の半導体装置1において、ゲート電極13aとボディ領域11aの接続をシェアードコンタクト17を介して行い、ウェルタップ16とソース/ドレイン領域14a、14bの分離をT字型のゲート電極13aにより行っている。しかし、接続および分離の実施形態はこれに限るものではなく、他の形態を用いてもよい。次に、上述した第1実施形態の半導体装置の変型例1及び変型例2を、図面を参照して以下に説明する。図5Aは、本明細書に開示する半導体装置の第1実施形態の変型例1を示す平面図であり、図5Bは図5AのD1ーD1線断面図であり、図5Cは図5AのD2ーD2線断面図である。変型例1の半導体装置1は、2つの素子領域R1、R2を有している。2つの素子領域R1、R2それぞれは、基板2上に形成された素子分離層3によって電気的に分離して画成される。素子領域R1には、上述した第1実施形態の半導体装置と同様に、2つのトランジスタ10a、10bが配置される。素子領域R2には、n型のMOSトランジスタであるトランジスタ10cが配置される。トランジスタ10cは、p型の導電性を有するウェル6の上に配置される。トランジスタ10cは、トランジスタ10bと同様の構造を有する。素子領域R1内のウェル4は、隣接する素子領域R2が有するウェル6とは電気的に接続されているので、素子領域R1内のトランジスタ10aのボディ領域11aと、素子領域R2内におけるトランジスタ10cのボディ領域11cとは電気的に接続されない。従って、素子領域R1に配置されるトランジスタ10aのゲート電極13aに電圧が印加されても、素子領域R2に配置されるトランジスタ10cのボディ領域11cには電圧が印加されることはない。このように、素子領域R1のウェル4を隣接する素子領域R2にまで跨らせないことにより、トランジスタ10aのゲート電極13aへの電圧の印加がトランジスタ10cに影響を及ぼすことが防止される。図6Aは本明細書に開示する半導体装置の第1実施形態の変型例2を示す平面図であり、図6Bは図6AのE1ーE1線断面図であり、図6Cは図6AのE2ーE2線断面図である。図7は、図6に示す半導体装置の回路図である。変型例2の半導体装置1は、基板2上の素子分離層3により画成された素子領域内に3つのトランジスタ10a、10b、10dが配置されている点が、上述した第1実施形態とは異なっている。3つのトランジスタ10a、10b、10dは、直列に電気的に接続されている。トランジスタ10dは、トランジスタ10bと同様の構造を有している。2つの隣接するトランジスタ10b、10s同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されており、共通のソース/ドレイン領域14cを有する。トランジスタ10dのボディ領域11dは、ウェル4を介して、トランジスタ10aのボディ領域11aと電気的に接続している。従って、トランジスタ10dのボディ領域11dには、トランジスタ10aのゲート電極13aと同電位の電圧が直接印加される。従って、トランジスタ10dの動作速度は、トランジスタ10bと同様に向上する。上述した変型例2では、1つの素子領域内に3つのトランジスタが配置されていたが、1つの素子領域内に配置されるトランジスタの数は、4つ以上であっても良い。次に、半導体装置の第2及び第3実施形態を、図8~図11を参照しながら以下に説明する。第2及び第3実施形態について特に説明しない点については、上述の第1実施形態に関して詳述した説明が適宜適用される。本実施形態の半導体装置20は、基板2aと、基板2a上の素子分離層3aにより画成された素子領域内に配置された2つのトランジスタ20a、20bとを備えている。トランジスタ20a、20bはn型のMOSトランジスタである。基板2aには、p型の導電性を有するウェル7が形成されている。基板2aとしては、例えば、SOISilicononInsulatorウエハを用いることができる。この場合、素子分離層3aは、SOI基板上の電気絶縁層を利用して形成され得る。ウェル7は、素子分離層3aにより画成された素子領域内に配置される。2つのトランジスタ20a、20bは、ウェル7上に配置される。トランジスタ20aは、p型の導電性を有するボディ領域21aと、ボディ領域21a上にゲート絶縁層22aを介して配置されるゲート電極23aとを有する。ゲート電極23aの側面には、側壁25aが配置される。ボディ領域21aは、ウェル7と電気的に接している。ボディ領域21aは、ゲート絶縁層22aの下に位置するチャネル領域を含む部分である。ボディ領域21aは、例えば、ウェル7に対して閾値調整用のp型不純物が注入されて形成され得る。また、トランジスタ20aは、ボディ領域21aを挟んで配置される一対のn型の導電性を有するソース/ドレイン領域24a、24bを有する。上述したトランジスタ20aに関する説明は、トランジスタ20bに対しても適宜適用される。2つの隣接するトランジスタ20a、20b同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されており、共通のソース/ドレイン領域24bを有する。トランジスタ20aは、ボディ領域21a及びウェル7と電気的に接するウェルタップ26を有する。ウェルタップ26はp型の導電性を有しており、ウェルタップ26の不純物濃度はウェル7よりも高いことが、ボディ領域21a及びウェル7の電位を損失なく取り出す上で好ましい。図8A及び図8Eに示すように、ウェルタップ26は、トランジスタ20bのボディ領域21bとも電気的に接している。図8Bに示すように、トランジスタ20aは、ゲート電極23a及びウェルタップ26と電気的に接するシェアードコンタクト27を有する。シェアードコンタクト27は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極23a及びウェルタップ26によって共有される。トランジスタ20aでは、導電体であるシェアードコンタクト27を介して、ゲート電極23aがウェルタップ26と電気的に接続される。従って、トランジスタ20aでは、シェアードコンタクト27及びウェルタップ26を介して、ゲート電極23aとボディ領域21aとが短絡するので、ボディ領域21aにはゲート電極23aと同電位の電圧が直接印加される。また、トランジスタ20bのボディ領域21bは、ウェルタップ26及びシェアードコンタクト27を介して、トランジスタ20aのゲート電極23aと電気的に接続している。このようにして、トランジスタ20bのボディ領域21bには、トランジスタ20aのゲート電極23aと同電位の電圧が直接印加される。上述した本実施形態の半導体装置20によれば、第1実施形態と同様の効果が得られる。また、本実施形態では、ウェル7の下には電気絶縁層である素子分離層3aが配置されているので、浮遊容量及びリーク電流が低減するため、スイッチング速度が更に向上すると共に消費電力が低減する。次に、上述した第2実施形態の半導体装置の変型例を、図面を参照して以下に説明する。図9Aは本明細書に開示する半導体装置の第2実施形態の変型例を示す平面図であり、図9Bは図9AのG1ーG1線断面図であり、図9Cは図9AのG2ーG2線断面図である。本変型例の半導体装置20では、上述した第2実施形態とは、トランジスタ20aのゲート電極23aとトランジスタ20bのボディ領域21bとの電気的接続の構造が異なっている。本変型例では、トランジスタ7bのボディ領域21bは、図9Bに示すように、ウェル7b上に配置される。トランジスタ7bは、ボディ領域21b及びウェル7bと電気的に接するウェルタップ26bを有する。トランジスタ7aも、トランジスタ7bと同様の構造を有する。本変型例では、トランジスタ7aのウェルタップ26aは、トランジスタ7bのウェルタップ26bとは電気的に接続していない。また、トランジスタ20aのウェル7aは、トランジスタ20bのウェル7bとは電気的に接続していない。トランジスタ20bのウェルタップ26b上には、コンタクト28が配置されている。コンタクト28とトランジスタ20aのシェアードコンタクト27とは、配線29を介して電気的に接続する。即ち、2つのトランジスタ20a、20bのボディ領域21a、21b同士は、配線29を介して電気的に接続される。なお、コンタクト28及びシェアードコンタクト27及び配線29は、図示しない絶縁層内に埋め込まれている。従って、トランジスタ20bのボディ領域21bは、ウェルタップ26b及びコンタクト28及び配線29及びシェアードコンタクト27を介して、トランジスタ20aのゲート電極23aと電気的に接続する。このようにして、トランジスタ20bのボディ領域21bには、トランジスタ20aのゲート電極23aと同電位の電圧が直接印加される。図10Aは本明細書に開示する半導体装置の第3実施形態を示す平面図であり、図10Bは図10AのH1ーH1線断面図であり、図10Cは図10AのH2ーH2線断面図であり、図10Dは図10AのH3ーH3線断面図である。本実施形態の半導体装置30は、NAND回路である。半導体装置30は、電気的に直列に接続された2つのn型のMOSトランジスタであるトランジスタ30a、30bと、電気的に並列に接続された2つのp型のMOSトランジスタであるトランジスタ30c、30dとを有する。まず、2つのトランジスタ30a、30bについて、以下に説明する。トランジスタ30aは、上述した第1実施形態のトランジスタ10aと同様の構造を有する。即ち、トランジスタ30aでは、そのゲート電極33aが、シェアードコンタクト37a及びウェルタップ36aを介して、ボディ領域31aと電気的に接続している。トランジスタ30bは、上述した第1実施形態のトランジスタ10bと同様の構造を有する。即ち、トランジスタ30bでは、そのボディ領域31bが、ウェル4を介して、トランジスタ30aのボディ領域31aと電気的に接続しているので、ボディ領域31bには、トランジスタ30aのゲート電極33aと同電位の電圧が直接印加される。トランジスタ30aのソース/ドレイン領域34a上には、コンタクト38aが配置される。トランジスタ30bのソース/ドレイン領域34c上には、コンタクト38bが配置される。コンタクト39bには配線39bが接続される。このように、トランジスタ30aとトランジスタ30bとは電気的に直列に接続される。次に、2つのトランジスタ30c、30dについて以下に説明する。トランジスタ30cは、導電性が異なることを除いては、トランジスタ30aと同様の構造を有する。トランジスタ30dは、導電性が異なることを除いては、トランジスタ30bと同様の構造を有する。図10Dに示すように、トランジスタ30cは、n型の導電性を有するボディ領域31cと、ボディ領域31c上にゲート絶縁層32cを介して配置されるゲート電極33cとを有する。ゲート電極33cは、ゲート電極33aと一体に形成される。また、ゲート絶縁層32cは、ゲート絶縁層32aと一体に形成される。ゲート電極33cの側面には、側壁35cが配置される。側壁35cは、側壁35aと一体に形成される。ボディ領域31cは、n型の導電性を有するウェル8と電気的に接している。ウェル8は、p型の導電性を有するウェル9上に配置される。ボディ領域31cは、ゲート絶縁層32cの下に位置するチャネル領域を含む部分である。ボディ領域31cは、例えば、ウェル8に対して閾値調整用のn型不純物が注入されて形成され得る。また、トランジスタ30cは、ボディ領域31cを挟んで配置される一対のp型の導電性を有するソース/ドレイン領域34d、34eを有する。上述したトランジスタ30cに関する説明は、トランジスタ30dに対しても適宜適用される。2つの隣接するトランジスタ30c、30d同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されており、共通のソース/ドレイン領域34eを有する。トランジスタ30cは、ボディ領域31c及びウェル8と電気的に接するウェルタップ36bを有する。ウェルタップ36bはn型の導電性を有しており、ウェルタップ36bの不純物濃度はウェル8よりも高いことが、ボディ領域31c及びウェル8の電位を損失なく取り出す上で好ましい。また、トランジスタ30cは、ゲート電極33c及びウェルタップ36bと電気的に接するシェアードコンタクト37bを有する。シェアードコンタクト37bは、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極33c及びウェルタップ36bによって共有される。トランジスタ30cでは、導電体であるシェアードコンタクト37bを介して、ゲート電極33cがウェルタップ36bと電気的に接続する。従って、トランジスタ30cでは、シェアードコンタクト37b及びウェルタップ36bを介して、ゲート電極33cとボディ領域31cとが短絡するので、ボディ領域31cにはゲート電極33cと同電位の電圧が直接印加される。また、トランジスタ30dのボディ領域31dは、ウェル8を介して、トランジスタ30cのボディ領域31cと電気的に接続する。従って、トランジスタ30dのボディ領域31dには、トランジスタ30cのゲート電極33cと同電位の電圧が直接印加される。トランジスタ30cのソース/ドレイン領域34d上には、コンタクト38cが配置される。トランジスタ30dのソース/ドレイン領域34f上には、コンタクト38eが配置される。コンタクト38c及びコンタクト38eは、配線39aによって電気的に接続される。また、配線39aは、コンタクト38c及びコンタクト38eと、コンタクト34aとを電気的に接続する。また、2つのトランジスタ30c、30dに共通のソース/ドレイン領域34e上には、コンタクト38dが配置される。コンタクト38dには配線39cが接続される。なお、コンタクト38a、38b、38c、38d、38e及びシェアードコンタクト37a、37b及び配線39a、39bは、図示しない絶縁層内に埋め込まれている。このように、トランジスタ30cとトランジスタ30dとは電気的に並列に接続される。NAND回路では、トランジスタ10aがオフ状態からオン状態にスイッチングする。また、トランジスタ10aがオン状態の時に、トランジスタ10bがオフ状態からオン状態にスイッチングする。更に、トランジスタ10aがオフ状態からオン状態に変化するのと同時に、トランジスタ10bがオフ状態からオン状態に変化する場合があり得る。このような場合、半導体装置30では、トランジスタ10a及びトランジスタ10bのスイッチング時間が短縮されるので、応答性が高くなっている。同様に、NAND回路では、トランジスタ30cがオフ状態からオン状態にスイッチングする。また、トランジスタ30cがオン状態の時に、トランジスタ30dがオフ状態からオン状態にスイッチングする。更に、トランジスタ30cがオフ状態からオン状態に変化するのと同時に、トランジスタ30dがオフ状態からオン状態に変化する場合があり得る。このような場合、半導体装置30では、トランジスタ30c及びトランジスタ30dスイッチング時間が短縮されるので、応答性が高くなっている。上述した本実施形態の半導体装置30によれば、直列に接続された2つのトランジスタ30a、30b及び並列に接続された2つのトランジスタ30c、30dの動作速度を向上できる。ここで、半導体装置30では、トランジスタ30b及びトランジスタ30dには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ30b及びトランジスタ30dの動作速度が向上される。上述した本実施形態では、2つのn型のトランジスタが直列に接続され、2つのp型のトランジスタが並列に接続されていた。同様に、2つのp型のトランジスタを直列に接続し、2つのn型のトランジスタを並列に接続することにより、NOR回路を形成することもできる。次に、上述した第3実施形態の半導体装置の変型例を、図面を参照して以下に説明する。図11Aは本明細書に開示する半導体装置の第3実施形態の変型例を示す平面図であり、図11Bは図11AのI1ーI1線断面図である。本変型例の半導体装置30は、p型のトランジスタ30cが、シェアードコンタクトを有していない点が、上述した第3実施形態とは異なっている。また、本変型例では、トランジスタ30cのボディ領域31cと、トランジスタ30aのボディ領域31aの下に位置するウェル4の部分とが、n型の導電性を有するウェル8aと接している。図示はしていないが、同様に、トランジスタ30dのボディ領域31dと、トランジスタ30bのボディ領域31bの下に位置するウェル4の部分も、ウェル8aと接している。また、ウェル8aの電位を取り出すウェルタップ36cが素子分離層3によりトランジスタ30cとは絶縁されて配置される。なお、ウェルタップ36cの位置は、ウェル8aの電位を取り出すことができれば、特に制限されないので、必ずしも図11に示す位置に配置する必要はない。上述した本変型例によれば、トランジスタ30cからシェアードコンタクトを取り除くことにより、素子面積を低減することができる。NAND論理演算では、直列接続された2つのトランジスタ30a、30bが同時にオフ状態からオン状態になる場合には、回路長が並列接続と比べて長いのでスイッチング時間が長くなる。従って、直列接続された2つのトランジスタ30a、30bのスイッチング速度を向上することにより、論理演算速度を大きく向上できる。本変型例では、並列接続された2つのトランジスタ30c、30dのスイッチング速度は、上述した第3実施形態のものよりは遅くなるものの、NAND論理演算速度を向上することには変わりがない。次に、本明細書に開示する半導体装置の製造方法の好ましい実施形態を、図12を参照して、以下に説明する。まず、ステップS10に示すように、基板上に素子領域を形成する。次に、ステップS12に示すように、素子領域内に、複数のトランジスタを、ボディ領域同士を電気的に接続するように形成し、且つ、複数のトランジスタの内の一のトランジスタのゲート電極のみを、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続する。この際、複数のトランジスタを形成する際には、隣接する2つのトランジスタでは、隣接するトランジスタ間の共通のソース/ドレイン領域が一体に形成されることが好ましい。次に、ステップS14に示すように、トランジスタのゲート電極又はソース/ドレイン領域等の上にコンタクトを形成する。そして、ステップS16に示すように、コンタクトと接続する配線を形成する。上述した半導体装置の製造方法の各ステップにおいては、公知の要素技術を適用可能である。本発明では、上述した半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。例えば、上述した半導体装置では、複数のトランジスタの内の一のトランジスタのゲート電極は、上記一のトランジスタのボディ領域と電気的に接続されていた。しかし、複数のトランジスタの内の一のトランジスタのゲート電極は、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続されていれば良い。例えば、図3では、トランジスタ10aのゲート電極13aは、トランジスタ10bのボディ領域11bとのみ電気的に接続されていても良い。また、上述した半導体装置では、隣接するトランジスタ同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されていたが、隣接するトランジスタ同士では、隣接するトランジスタ間のソース/ドレイン領域が一体に形成されていなくても良い。以下に、この形態について、図を参照して説明する。図13Aは本明細書に開示する半導体装置の他の実施形態を示す平面図であり、図13Bは図13AのJ1ーJ1線断面図であり、図13Cは図13AのJ2ーJ2線断面図であり、図13Dは図13AのJ3ーJ3線断面図であり、図13Eは図13AのJ4ーJ4線断面図である。半導体装置1は、基板2と、基板2上の素子分離層3により画成された素子領域内に配置された2つのトランジスタ10a、10bとを備えている。トランジスタ10a、10bはn型のMOSトランジスタである。トランジスタ10aは、ボディ領域11aを挟んで配置される一対のn型の導電性を有するソース/ドレイン領域14a、14bを有する。トランジスタ10bは、ボディ領域11bを挟んで配置される一対のn型の導電性を有するソース/ドレイン領域14f、14gを有する。トランジスタ10aのソース/ドレイン領域14bと、トランジスタ10bのソース/ドレイン領域14fとは、素子分離層3によって電気的に絶縁されている。トランジスタ10aは、ゲート電極13aとウェルタップ16aとを電気的に接続するシェアードコンタクト17を有する。ゲート電極13aは、シェアードコンタクト17及びウェルタップ16aを介して、ボディ領域11aと電気的に接続する。トランジスタ10bのボディ領域11aは、ウェルタップ16aと電気的に接続する。従って、トランジスタ10bのボディ領域11aは、ウェルタップ16a及びシェアードコンタクト17を介して、トランジスタ10aのゲート電極13aと電気的に接続する。このようにして、トランジスタ10bのボディ領域11bには、トランジスタ10aのゲート電極13aと同電位の電圧が直接印加される。図13に示す半導体装置1は、隣接するトランジスタ10a、10b間のソース/ドレイン領域が一体に形成されていないが、トランジスタ10a、10bの動作速度を向上する。ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。以上の上述した各実施形態に関し、更に以下の付記を開示する。付記1ボディ領域と、前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、前記ボディ領域を挟んで配置される一対のソース/ドレイン領域と、を有する電界効果型トランジスタを複数備え、複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。付記2前記一のトランジスタの前記ゲート電極は、前記一のトランジスタの前記ボディ領域と電気的に接続される付記1に記載の半導体装置。付記3複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される付記1又は2に記載の半導体装置。付記5複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない付記3に記載の半導体装置。付記4複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される付記1又は2に記載の半導体装置。付記6複数の前記トランジスタは、隣接するトランジスタ同士では、隣接するトランジスタ間の前記ソース/ドレイン領域が一体に形成される付記1~4の何れか一項に記載の半導体装置。付記7複数の前記トランジスタは、直列に接続される付記1~5の何れか一項に記載の半導体装置。付記8複数の前記トランジスタは、並列に接続される付記1~5の何れか一項に記載の半導体装置。付記9ボディ領域と、前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、前記ボディ領域を挟んで配置される一対のソース/ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、複数の前記トランジスタを、前記ボディ領域同士を電気的に接続するように形成し、且つ、複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみを、前記一のトランジスタの前記ボディ領域と電気的に接続する半導体装置の製造方法。