"バックライトの点灯を制御するための信号を生成する信号生成回路であって、上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号が入力されており、上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、上記信号処理部は、上記周期信号の周期を計ることが可能な計測パルス信号により、上記周期信号の周期の変化を観察し、上記信号処理部は、上記周期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする信号生成回路。上記信号処理部は、上記周期信号の周期が長くなる変化に応じて、上記制御パルス信号の周期を長くなるように変化させ、上記信号処理部は、上記周期信号の周期が短くなる変化に応じて、上記制御パルス信号の周期を短くなるように変化させることを特徴とする請求項1に記載の信号生成回路。上記周期信号のパルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔よりも長くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔に、正の数である第一補正値を加えた時間間隔を分割して上記制御パルス信号の周期を決定し、一方、上記周期信号のパルス発生時間間隔が、上記基準パルス発生時間間隔よりも短くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔から正の数である第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする請求項1又は2に記載の信号生成回路。上記第一補正値及び第二補正値の少なくとも何れか一方は、上記周期信号の周期の変化が生じたときからの経過時間に応じて減少する変数であることを特徴とする請求項3に記載の信号生成回路。上記信号処理部は、上記基準パルス発生時間間隔とそれに続く上記パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定することを特徴とする請求項3に記載の信号生成回路。上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が、予め定められた基準変化量以上の場合には、上記信号処理部は、上記パルス発生時間間隔と上記基準パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定し、上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が上記基準変化量未満の場合には、上記信号処理部は、上記基準パルス発生時間間隔に、上記第一補正値を加え、又は上記第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする請求項3に記載の信号生成回路。上記信号処理部は、上記制御パルス信号の出力が開始されてから、上記周期信号のパルスが2回入力されるまでの期間は、上記制御パルス信号の周期を予め定められた周期から変化させないことを特徴とする請求項1~6の何れか1項に記載の信号生成回路。上記信号入力部への上記周期信号の入力が停止した場合、上記信号処理部は、上記制御パルス信号の周期を変化させないことを特徴とする請求項1から7の何れか1項に記載の信号生成回路。上記周期信号が、上記液晶表示素子の駆動に用いられる垂直同期信号である第一垂直同期信号であることを特徴とする請求項1から8の何れか1項に記載の信号生成回路。上記信号処理部は、上記バックライトの垂直同期信号である第二垂直同期信号を生成し、上記第二垂直同期信号は、上記制御パルス信号における、予め定められた数置きのパルスと、同じタイミングのパルスを有していることを特徴とする請求項1から9の何れか1項に記載の信号生成回路。上記バックライトには光源がマトリクス状に配置されており、上記信号処理部は、上記光源の位置に応じて点灯開始時間を制御するための調光位相信号を生成することを特徴とする請求項1から10の何れか1項に記載の信号生成回路。請求項1~11の何れか1項に記載の信号生成回路を備えるバックライト点灯タイミング制御回路であって、上記バックライト点灯タイミング制御回路には、信号抽出部が備えられており、上記信号抽出部には、上記バックライトの輝度データが入力されており、上記信号抽出部は、上記輝度データから上記周期信号を抽出し、抽出した上記周期信号を上記信号生成回路に入力することを特徴とするバックライト点灯タイミング制御回路。上記輝度データはシリアル形式の信号であり、上記信号抽出部は、上記シリアル形式の輝度データから、上記周期信号を抽出することを特徴とする請求項12記載のバックライト点灯タイミング制御回路。バックライトの点灯を制御するための制御パルス信号を生成する信号生成方法であって、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期の変化を観察し、上記周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする信号生成方法。しかしながら、LED点灯タイミング制御回路900が外部から受け取るクロック信号や垂直同期信号VSYNC等は、予期しない変化を生じる場合がある。これにより、LED点灯タイミング制御回路900は、LEDドライバに安定してPWM駆動クロック信号PWMCLKを供給することができない場合がある。一般に、液晶表示装置における映像信号は、液晶パネルや周辺インタフェースからの不要輻射を低減するために、スペクトラム拡散による変調がなされた状態で伝送される。TVメインエンジンが出力する垂直同期信号VSYNC及び水平同期信号HSYNCは、それらのパルス発生周期が意図的に変動させられる。LED点灯タイミング制御回路900は、垂直同期信号VSYNCを基にPWM駆動クロック信号PWMCLKを生成する必要がある。しかしながら、入力となる垂直同期信号VSYNCは、スペクトラム拡散により、ある瞬間に急激にそのパルス発生周期が変化する。また、二次元表示通常の表示と三次元表示3D表示の切替え時にも、垂直同期信号VSYNCの周期は急激に変化する。垂直同期信号VSYNCの急激な変化と同じようにPWM駆動クロック信号PWMCLKの周期をも変化させてしまうと、LEDのPWM方式による調光の方式自身の特性により、LEDの輝度もその瞬間に急激に変化してしまう。これにより、液晶表示装置としての映像表示品位に悪影響を及ぼす。人間の見た目にはバックライトが一瞬点滅するように見える場合がある。図17を用いて、スペクトラム拡散によるLEDの点灯への影響を説明する。図17は図14で示したバックライトスキャンに相当する。仮定として、液晶表示装置に表示される映像は静止画像であって、LEDバックライトの輝度は時間的に一定であることが求められているとする。ある瞬間、垂直同期信号VSYNCの周期が急激に短くなって、それに伴ってPWM駆動クロック信号PWMCLKの周期も短くなると、PWM方式による調光におけるLEDの輝度はPWM駆動クロック信号PWMCLKのパルス数で規定されるので、その瞬間はLEDの点灯期間が短くなり輝度が低くなってしまう。図17を用いて従来のPWM駆動クロック信号PWMCLKの生成方法を説明する。上述したように、PWM駆動クロック信号PWMCLKの周波数は、第一垂直同期信号VSYNC_Iの周波数を逓倍して得られる。すなわち、PWM駆動クロック信号PWMCLKの周期又は時間間隔は、第一垂直同期信号VSYNC_Iの周期又は時間間隔を整数分割して得られる。例えば、N回目の第一垂直同期信号VSYNC_Iのパルス発生時刻と、N1回目の第一垂直同期信号VSYNC_Iのパルス発生時刻の時間間隔をTNとすると、TN1間に生成されるPWM駆動クロック信号PWMCLKの周期は、時間間隔TNを整数分割することにより決定される。そのため、図18の例のように、第一垂直同期信号VSYNC_Iの周期が急激に変化し、時間間隔TN2が短くなった場合、TN2間に生成されるPWM駆動クロック信号PWMCLKの周期は時間間隔TN1を整数分割して決定されたものであり、周期が長いため、TN2間で本来生成されるべきパルス数が生成されるまでにPWM駆動クロック信号PWMCLKの生成は中断され、少ないパルス数しか生成しないこととなる。これにより、PWM駆動クロック信号PWMCLKのパルス数で規定されるLEDバックライトの輝度は、TN2間において、急激に低下する。そして、TN3間に生成されるPWM駆動クロック信号PWMCLKの周期は時間間隔TN2を整数分割して決定されるため、PWM駆動クロック信号PWMCLKの周期は短くなり、パルス数は増し、LEDバックライトの輝度は、TN2間において、急激に上昇する。このように、従来のPWM駆動クロック信号PWMCLK生成方法では、第一垂直同期信号VSYNC_Iの周期が急激に変化すると、LEDバックライトの輝度が急激に変化することになり、フリッカを生じるため好ましくない。また、垂直同期信号VSYNCの周期の変化が、上記スペクトラム拡散に由来する場合と二次元表示-三次元表示の切替えに由来する場合とがあり、単にスペクトラム拡散による垂直同期信号VSYNCの周期変化に対応するだけでは、二次元表示-三次元表示の切替えによってより大きな周期変化を生じた場合に、本来生成されるべきパルス数のPWM駆動クロック信号PWMCLKを生成するのに時間を要してしまう。また、図17に示すように、上記スペクトラム拡散により水平同期信号HSYNCもまた垂直同期信号VSYNCと同様にそのパルス発生周期が変化する。このため、調光位相信号PHIを、TVメインエンジンから入力される水平同期信号HSYNCのパルス数を間引くことによって得ている場合、図12のように垂直同期信号VSYNC及び水平同期信号HSYNCの周期が急に短くなると、PWM方式の点灯周期の開始時刻、終了時刻が時間的に前へ変移するために、点灯の制御方法いかんではLEDの点灯が途中で打ち切られてしまう恐れがある。反対に、垂直同期信号VSYNC及び水平同期信号HSYNCの周期が急に長くなる場合には、PWM方式の点灯周期の開始時刻、終了時刻が時間的に後へ遅れるために、LEDの点灯が間延びする恐れがある。何れの場合もバックライトのフリッカ現象となって現れるという問題がある。以上のように、LED点灯タイミング制御回路900に入力される信号が急減に変化すると、LEDバックライトの輝度も変化し、フリッカが発生する。引用文献2のPWM方式による発光ダイオード点灯制御装置では、発光ダイオードの輝度を補正するための補正メモリを備えているが、上記補正メモリは、垂直同期信号の急激な変化に対応することができるものではない。また、引用文献3では、クロック信号の変化に対応した発光素子の制御回路について開示している。しかしながら、上述した垂直同期信号の急激な変化に対応することができるものではない。本発明は、上記の課題に鑑みなされたものであって、その目的は、垂直同期信号VSYNCからPWM駆動クロック信号PWMCLKを生成する信号生成回路PLLPhaseLockedLoopであって、垂直同期信号VSYNCのパルス発生周期が急激に変化しても、その変化に対して徐々に追随してPWM駆動クロック信号PWMCLKを変化させるような仕組みとすることによって、スペクトラム拡散に伴うLEDの輝度の変化量を最小限に抑えることのできる信号生成回路を提供することを目的とする。上記の課題を解決するために、本発明の信号生成回路は、バックライトの点灯を制御するための信号を生成する信号生成回路であって、上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号が入力されており、上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、上記信号処理部は、上記同期信号の周期を計ることが可能な計測パルス信号により、上記周期信号の周期の変化を観察し、上記信号処理部は、上記周期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする。上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号をもとにバックライトの点灯を制御する制御パルス信号を生成する信号生成回路において、上記周期信号の周期が変化したときに、変化の傾向に応じて制御パルス信号を変化させることができる。上記周期信号の周期の変化量に直接応じることなく、上記周期信号の周期の変化傾向に追随し、上記制御パルス信号の周期を徐々に変化させることで、上記周期信号の周期の急激な変化が生じても、バックライトを安定して点灯させることができる。これにより、急激な輝度変化によるフリッカの発生を抑えることができる。また、本発明の信号生成回路は、上記信号処理部は、上記周期信号の周期が長くなる変化に応じて、上記制御パルス信号の周期を長くなるように変化させ、上記信号処理部は、上記周期信号の周期が短くなる変化に応じて、上記制御パルス信号の周期を短くなるように変化させることを特徴とする。上記の構成により、上記周期信号の周期が急激に長くなる変化をした場合に、上記変化に徐々に追随し、上記制御パルス信号の周期を徐々に長くすることで周期信号の周期の急激な変化が生じても、バックライトを所望の輝度で点灯させることができる。また、周期信号の周期が急激に短くなる変化をした場合に、上記変化に徐々に追随し、上記制御パルス信号の周期を徐々に短くすることで周期信号の周期の急激な変化が生じても、バックライトを所望の輝度で点灯させることができる。また、本発明の信号生成回路は、上記周期信号のパルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔よりも長くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔に、正の数である第一補正値を加えた時間間隔を分割して上記制御パルス信号の周期を決定し、一方、上記周期信号のパルス発生時間間隔が、上記基準パルス発生時間間隔よりも短くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔から正の数である第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする。上記の構成により、上記周期信号の周期が急激に長くなり、そのパルス間隔が長くなった場合には、上記パルス間隔の変化量とは無関係に、補正値に準じて上記制御パルス信号の周期を長くする。また、上記周期信号の周期が急激に短くなり、そのパルス発生時間間隔が短くなった場合には、上記パルス発生時間間隔の変化量とは無関係に、補正値に準じて上記制御パルス信号の周期を短くする。これにより、上記周期信号の周期の急激な変化が生じても、制御パルス信号の周期を急激に変化させることにならない。これにより、急激な輝度変化によるフリッカの発生を抑えることができる。また、本発明の信号生成回路は、上記第一補正値及び第二補正値の少なくとも何れか一方は、上記周期信号の周期の変化が生じたときからの経過時間に応じて減少する変数であることを特徴とする。上記の構成により、上記周期信号の周期の変化が生じた直後は、補正値を比較的大きな値とすることで、制御パルス信号の周期を比較的大きく変化させ、上記周期信号の周期の変化が生じてから時間が経過したときは、補正値を比較的小さな値とすることで、制御パルス信号の周期を比較的小さく変化させることができる。これにより、制御パルス信号の周期の補正に要する時間を短くし、かつ正確にすることができる。また、本発明の信号生成回路は、上記信号処理部は、上記基準パルス発生時間間隔とそれに続く上記パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定することを特徴とする。上記の構成により、周期信号の周期が大きく変化した場合に、制御パルス信号の周期を変化させることで上記変化に追随することができる。これにより、周期信号の周期の変化量が大きい場合に、より短時間で所望のバックライトの輝度を得ることができる。また、本発明の信号生成回路は、上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が、予め定められた基準変化量以上の場合には、上記信号処理部は、上記パルス発生時間間隔と上記基準パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定し、上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が上記基準変化量未満の場合には、上記信号処理部は、上記基準パルス発生時間間隔に、上記第一補正値を加え、又は上記第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする。上記の構成により、周期信号の周期の変化量が大きい場合には、バックライトの輝度を短時間ですばやく変化させることで上記変化に追随することができる。さらに、周期信号の周期の変化量が小さい場合には、バックライトの輝度を徐々に所望の輝度に変化させ、フリッカの発生を抑制することができる。また、本発明の信号生成回路は、上記信号処理部は、上記制御パルス信号の出力が開始されてから、上記周期信号のパルスが2回入力されるまでの期間は、上記制御パルス信号の周期を予め定められた周期から変化させないことを特徴とする。上記の構成により、信号処理部は、上記周期信号が2回入力されるまでは、予め定められた周期の制御パルス信号を出力することができる。そのため、点灯開始直後においても、所望のバックライト輝度を得ることができる。また、本発明の信号生成回路は、上記信号入力部への上記周期信号の入力が停止した場合、上記信号処理部は、上記制御パルス信号の周期を変化させないことを特徴とする。上記の構成により、上記周期信号の入力が何らかの理由で停止した場合であっても、上記信号処理部は、継続して上記制御パルス信号を出力することができる。これにより、継続してバックライトを点灯させることができる。また、本発明の信号生成回路は、上記周期信号が、上記液晶表示素子の駆動に用いられる垂直同期信号である第一垂直同期信号であることを特徴とする。上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期で、バックライトの点灯をパルス幅変調制御するための上記制御パルス信号を、容易に出力することができる。また、本発明の信号生成回路は、上記信号処理部は、上記バックライトの垂直同期信号である第二垂直同期信号を生成し、上記第二垂直同期信号は、上記制御パルス信号における、予め定められた数置きのパルスと、同じタイミングのパルスを有していることを特徴とする。上記の構成により、周期信号に代えて第二垂直同期信号を出力することができる。これにより、上記第二垂直同期信号によりLEDの点灯のタイミングを制御することができる。また、制御パルス信号と第二垂直同期信号とのパルスタイミングが整合しているので、フリッカの発生を抑制することができる。また、本発明の信号生成回路は、上記バックライトには光源がマトリクス状に配置されており、上記信号処理部は、上記光源の位置に応じて点灯開始時間を制御するための調光位相信号を生成することを特徴とする。上記の構成により、複数の光源を備えるバックライトの点灯を制御する場合に、各光源の点灯開始時間を制御することができる。これにより、上記信号生成回路とバックライトとを備えた表示装置において、画像表示とバックライト点灯とを関連付ることが容易になり、より高品位な表示が可能となる。また、本発明の信号生成回路は、上記の信号生成回路を備えるバックライト点灯タイミング制御回路であって、上記バックライト点灯タイミング制御回路には、信号抽出部が備えられており、上記信号抽出部には、上記バックライトの輝度データが入力されており、上記信号抽出部は、上記輝度データから上記周期信号を抽出し、抽出した上記周期信号を上記信号生成回路に入力することを特徴とする。上記の構成により、バックライト点灯タイミング制御回路に、液晶表示素子の駆動に用いられる垂直同期信号を入力することなく、上記バックライトの輝度データから、上記垂直同期信号と同じ同期周期を有する信号を生成することができる。また、本発明の信号生成回路は、上記輝度データはシリアル形式の信号であり、上記信号抽出部は、上記シリアル形式の輝度データから、上記周期信号を抽出することを特徴とする。上記の構成により、信号抽出部は、シリアル形式の輝度データから周期信号を容易に抽出することができる。また、上記の課題を解決するために、本発明の信号生成方法は、バックライトの点灯を制御するための制御パルス信号を生成する信号生成方法であって、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期の変化を観察し、上記周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする。上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期が変化したときに、変化の傾向に応じて制御パルス信号を変化させることができる。上記周期信号の周期の変化量に直接応じることなく、上記周期信号の周期の変化に追随し、上記制御パルス信号の周期を徐々に変化させることで、上記周期信号の周期の急激な変化が生じても、バックライトを安定して点灯させることができる。これにより、急激な輝度変化によるフリッカの発生を抑えることができる。本発明の信号生成回路は、以上のように、バックライトの点灯を制御するための信号を生成する信号生成回路であって、上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる第一垂直同期信号が入力されており、上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、上記信号処理部は、上記第一垂直同期信号の周期を計ることが可能な計測パルス信号により、上記第一垂直同期信号の周期の変化を観察し、上記信号処理部は、上記第一垂直同期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させるものである。それゆえ、垂直同期信号VSYNCのパルス発生周期が急激に変化しても、その変化に対して徐々に追随してPWM駆動クロック信号PWMCLKを変化させるような仕組みとすることによって、スペクトラム拡散に伴うLEDの輝度の変化量を最小限に抑えることができる。以下、本発明の実施の形態について、詳細に説明する。なお、以下の説明では、液晶表示装置の光源としてLEDを用い、バックライト点灯タイミング制御回路としてLED点灯タイミング制御回路を用いた例について説明する。実施の形態1本実施の形態について図1~図7に基づいて説明すれば、以下の通りである。なお、以下では、周期信号として、バックライトによって照射される液晶表示素子の駆動に用いられる第一垂直同期信号を入力信号とし、上記第一垂直同期信号VSYNC_Iのパルスが発生する間に、PWM駆動クロック信号PWMCLKを4096回だけ均等に出力するLED点灯タイミング制御回路100を例として説明する。上記PWM駆動クロックPWMCLKは、バックライトの点灯をパルス幅変調制御するための制御パルス信号である。<LED点灯タイミング制御回路100>図1は、本実施の形態のLED点灯タイミング制御回路100の構成例を示すブロック図を示す。LED点灯タイミング制御回路100は、外部から、第一垂直同期信号VSYNC_Iと、計測パルス信号としてのクロック信号CLKと、シリアルインターフェース信号であるSPI_nCS、SPI_CLK、及びSPI_MOSIとを受け取る。ここで、クロック信号CLKは、上記第一垂直同期信号VSYNC_Iのパルスを検出し、上記パルスの発生時間間隔を測定するために十分な周波数をもつ信号であるものとする。また、LED点灯タイミング制御回路100は、PWM駆動クロック信号PWMCLKと、LED輝度データとを、LEDドライバ2401、2402、240nへ向けて出力する。LED点灯タイミング制御回路100は、信号生成回路110以下、DPLLDigitalPhaseLockedLoop、シリアルインターフェース160、及びLEDドライバタイミング制御回路150を備えている。シリアルインターフェース160は、上記シリアルインターフェース信号を入力され、パラレル形式のパラレル形式のLED輝度データを生成し、LEDドライバタイミング制御回路150へ向けて出力する。DPLL110は、上記クロック信号CLKと上記第一垂直同期信号VSYNC_Iとを入力され、第二垂直同期信号VSYNC_O、調光位相信号PHI、及びPWM駆動クロック信号PWMCLKを生成する。DPLL110は、生成した上記第二垂直同期信号VSYNC_Oと上記調光位相信号PHIとを、LEDドライバタイミング制御回路150へ向けて出力する。さらに、PWM駆動クロック信号PWM_CLKを、LED点灯タイミング制御回路100の外部にあるLEDドライバ240へ向けて出力する。LEDドライバタイミング制御回路150は、DPLL110から入力される上記第二垂直同期信号VSYNC_Oと上記調光位相信号PHIのタイミングに従って、シリアルインターフェース160から入力された上記パラレル形式のLED輝度データをLEDドライバ2401,2402,...,240nへ設定する。これにより、光源がマトリクス状に配置されたバックライトの点灯を制御し、上記光源の位置に応じて点灯開始時間を制御することができる。LEDドライバ240は、上記PWM駆動クロック信号PWMCLK、LED輝度データ、及びPWM駆動クロック信号PWMCLKとに応じて、LEDを点灯させる。<シリアルインターフェース160>シリアルインターフェース160は、シリアル形式のシリアルインターフェース信号SPI_nCS,SPI_CLK,SPI_MOSIを入力信号とし、上記シリアルインターフェース信号から変換されて得られるパラレル形式のLED輝度データを出力信号とする。図2は、シリアルインターフェース160の動作を示すタイミング図である。SPI_nCSはLowアクティブであり、SPI_nCS=Lowのとき、SPI_CLKとSPI_MOSIが有効となる。シリアルインターフェース160において、SPI_nCS=Lowのとき、SPI_CLKの立ち上がりエッジ毎にSPI_MOSIのHigh又はLowレベルが1ビットのデータとして内部へ取り込まれる。12ビット分のデータが取り込まれる度に12ビットのパラレルデータへと変換される。SPI_nCS=Lowレベルになって最初に変換される12ビットのパラレルデータはHeaderワードであり、2組目以降の12ビットパラレルデータがLEDの輝度データワードを表す。Headerワードは、それ以降に続く輝度データワードの属性を表すワードであり、属性とは表示装置画面におけるLEDの位置情報水平方向/垂直方向やその他の判別情報を含む。一続きのSPI_nCS=Low期間の一回分で得られる、Headerワードに引き続く一連の12ビットのLED輝度データは、表示装置のバックライトの水平方向一列分であっても良いし、LEDドライバ2401,2402,...,240nのうちの一つのドライバへ設定する分であっても良いし、表示装置のバックライト一画面分=1フレームであっても良い。<LEDドライバタイミング制御回路150>LEDドライバタイミング制御回路150では、DPLL110から入力される垂直同期信号VSYNC_Oと調光位相信号PHIのタイミングに従って、シリアルインターフェース160側から入力されたLED輝度データをLEDドライバ2401,2402,...,240nへ設定する。結果として、LEDドライバタイミング制御回路150とLEDドライバ2401,2402,...,240nによってLEDを点灯駆動させる様子は、例えば、図14に示すようなタイミング図に従う。図14はバックライトスキャンのタイミング図の一例を示している。バックライトを構成する全てのLEDは、垂直同期信号VSYNCの発生時間間隔をオンとオフの1周期として点灯する。ただし、点灯周期の開始時刻を画面上のLEDの垂直方向の位置によって意図的に変えている。画面最上段に位置するLEDから順に点灯周期が開始し、最後に画面最下段に位置するLEDの点灯周期が開始する、といった具合である。図14は点灯周期開始時刻を4パターンもつ例であり、画面垂直方向に調光位相を4分割している。点灯周期の開始時刻は、調光位相信号PHIによって制御される。垂直同期信号VSYNC1回の発生につき、調光位相信号PHIを4回発生させ、各LEDは画面垂直方向の位置によって対応する調光位相信号PHIのパルスタイミングに従って点灯周期を開始する。<DPLL110>図3に、本実施の形態のDPLL110のブロック図を示す。DPLL110は、信号入力部を備えており、クロック信号CLKと第一垂直同期信号VSYNC_Iを入力信号とて入力される。また、DPLL110は、以下に説明する信号処理部を備えており上記2つの入力信号に基づいて、PWM駆動クロック信号PWM_CLK、第二垂直同期信号VSYNC_O、及び調光位相信号PHIを生成する。さらに、DPLL110は、信号出力部を備えており、上記PWM駆動クロック信号PWM_CLK、第二垂直同期信号VSYNC_O、及び調光位相信号PHIを出力する。DPLL110は、信号処理部として、入力周期検出回路111、出力周期補正回路112、出力周期Buffer113、出力信号生成回路114、及び比較判定回路115を備えている。さらに、入力周期検出回路111は、入力周期カウンタ111-1を備えている。出力信号生成回路114は、PWMCLKカウンタ114-1を備えている。入力周期検出回路111は、上記第一垂直同期信号VSYNC_Iを入力され、入力された第一垂直同期信号VSYNC_Iのパルスを検出する。入力周期カウンタ111-1は、クロック信号CLKの立ち上がりエッジ毎に値を1ずつインクリメントし、また第一垂直同期信号VSYNC_Iの立ち上がりエッジを検出すると値を0へリセットする、という動作を繰り返す。これにより、クロック信号CLKを基準として第一垂直同期信号VSYNC_Iのパルス間の時間間隔を測定し、観察することができる。入力周期検出回路111は、第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値を、出力周期補正回路112へ向けて出力する。また、第一垂直同期信号VSYNC_Iのパルスを検出したことを比較判定回路115へ伝達する。出力周期補正回路112は、上記入力周期検出回路111によって検出された第一垂直同期信号VSYNC_Iの入力周期に応じて第二垂直同期信号VSYNC_Oのパルス出力周期を補正する。また、上記補正結果を、出力周期Buffer113へ出力する。出力周期Buffer113は、上記出力周期補正回路112における補正結果、即ち第二垂直同期信号VSYNC_Oのパルスを次回出力するまでの時間間隔の値を実際の出力状態へと反映するまでの間、保持する。また、上記補正結果を、出力信号生成回路114へ向けて出力する。出力信号生成回路114は、出力周期Buffer113に保持された値を参照して第二垂直同期信号VSYNC_O、PWM駆動クロック信号PWMCLK、及び調光位相信号PHIを出力する。PWMCLKカウンタ114-1は値0から始まって、値0のときに出力周期Buffer113に保持されている第二垂直同期信号VSYNC_Oのパルスの時間間隔の値を参照して、参照されたパルス時間間隔を4096で割った値DIVを算出する。ここで、上記パルスの時間間隔は、クロック信号CLKを基準とし、クロック信号CLKのパルス数で表される。DPLL110に入力されるクロック信号CLKのパルス数が、上記DIVにおいて生成されるべき回数CLKDIVに達する毎に、PWMCLKカウンタ114-1は値1ずつインクリメントしていく。上記CLKDIVが小数となる場合は、PWMCLKカウンタ114-1の値を1ずつインクリメントしていくタイミングを、DPLL110に入力されるクロック信号CLKのパルス数がCLKDIVの少数部分を切り捨てて整数とした値CLK’DIVに達するタイミングと、CLK’DIV1に達するタイミングとを均等に繰り返すことによって分配することとする。出力信号生成回路114は、PWMCLKカウンタ114-1の値がインクリメントされる毎に、PWM駆動クロック信号PWMCLKのパルスを発生する。PWMCLKカウンタ114-1がその最大値である4095まで達すると、次の値インクリメントの際に0へリセットされ、再度クロック信号CLKのパルスが入力される毎に値1ずつインクリメントしていく動作を繰り返す。PWMCLKカウンタ114-1が0から4095へ至るまでの間で、ある任意に設定した値に達したとき、第二垂直同期信号VSYNC_O及び調光位相信号PHIのパルスを発生する。第二垂直同期信号VSYNC_Oのパルスを出力するときのPWMCLKカウンタ114-1の値をTIM_VOとし、調光位相信号PHIのパルスを出力するときのPWMCLKカウンタ114-1の値をTIM_PHとする。TIM_VOの値については、0からDIV-1の間におさまる範囲であれば他の条件によって特に制限されるものではない。TIM_PHは異なる複数個の値を持っても良い。TIM_PHが異なるN個の値を持つ場合、TIM_PH[1]、TIM_PH[2]、......TIM_PH[N]と番号を振ることとする。TIM_PHの値については、0からDIV-1の間におさまる範囲であれば本発明において特に制限されるものではない。例えば、図4に示す例では、PWMCLKカウンタ114-1が0のとき第二垂直同期信号VSYNC_Oのパルスを、400、800などのとき調光位相信号PHIのパルスを出力している。すなわち、PWMCLKカウンタ114-1の値の変化において、予め定められた数置きに、第二垂直同期信号VSYNC_Oと、調光位相信号PHIのパルスとを出力する。比較判定回路115は、第一垂直同期信号VSYNC_Iを入力され、また、上記出力信号生成回路114から第二垂直同期信号VSYNC_Oと、PWMCLKカウンタ114-1の値を入力される。また、比較判定回路115は、第一垂直同期信号VSYNC_Iのパルス入力時刻と第二垂直同期信号VSYNC_Oのパルス入力時刻との時間差を算出し、その比較結果を出力周期補正回路112へ与える。<タイミング信号の生成>本実施の形態のDPLL110の動作例を、図5及び図6を用いて説明する。以下の説明では例として、出力信号生成回路114は、PWMCLKカウンタ114-1が0となるタイミングで第二垂直同期信号VSYNC_Oを出力するものとする。また、N回目の第一垂直同期信号VSYNC_Iの発生時刻と、N1回目の第一垂直同期信号VSYNC_Iの発生時刻の時間間隔をTNとし、N回目の第二垂直同期信号VSYNC_Oの発生時刻と、N1回目の第二垂直同期信号VSYNC_Oの発生時刻の時間間隔をtNとする。また、Nは正の整数とする。第一垂直同期信号VSYNC_Iのパルス間隔が短くなった場合以下、図5に示すDPLL110の動作例を用いて説明する。初めに、入力周期検出回路111に第一垂直同期信号VSYNC_Iが入力され、入力周期検出回路111は第一垂直同期信号VSYNC_Iの立ち上がりエッジを検出する。入力周期検出回路111によりN回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N]とする。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。例えば、図5に示すように、N回目の第一垂直同期信号VSYNC_Iが検出されたときのPWMCLKカウンタ114-1の値が4095に満たない値である場合には、PWMCLKカウンタ114-1が、0から4095へと1周するのが相対的に遅れている傾向にあるという比較結果となる。すなわち、第一垂直同期信号VSYNC_IのN-1回目のパルス発生時刻とN回目のパルス発生時刻の間に、PWM駆動クロック信号PWMCLKを、4096回に満たないパルス数しか出力できていないと判断する。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングに対し、PWMCLKカウンタ114-1のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路112に伝える。出力周期補正回路112は、上記入力周期カウンタ111-1の値Tvs[N]を参照し、Tvs[N]から補正値αを減じた値Tvs[N]-αを計算する。出力周期補正回路112は、上記値Tvs[N]-αを出力周期Buffer113へ出力する。ここで、補正値αは定数であり正の数である。出力周期Buffer113は、Tvs[N]-αをラッチして保持する。PWMCLKカウンタ114-1は、N回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出され、入力周期カウンタ111-1が0へリセットされて以降は、出力周期Buffer113に保持されている上記値Tvs[N]-αを4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。出力信号生成回路114は、PWMCLKカウンタ114-1の上記インクリメントに応じて、PWM駆動クロック信号PWMCLKのパルスを発生する。次に、入力周期検出回路111にN1回目の第一垂直同期信号VSYNC_Iが入力され、入力周期検出回路111は第一垂直同期信号VSYNC_Iの立ち上がりエッジを検出する。入力周期検出回路111によりN1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N1]とする。比較判定回路115は、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。図5に示す例では、N1回目の第一垂直同期信号VSYNC_Iが検出されたときのPWMCLKカウンタ114-1の値は4095に満たない値である。この場合、PWMCLKカウンタ114-1が1周するのが未だ相対的に遅れている傾向にあるという比較結果となる。すなわち、第一垂直同期信号VSYNC_IのN回目のパルス発生時刻とN1回目のパルス発生時刻の間に、PWM駆動クロック信号PWMCLKを、4096回に満たないパルス数しか出力できていないと判断する。比較判定回路115は、VSYNC_Iの立ち上がりエッジのタイミングに対し、PWMCLKカウンタ114-1のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路112に伝える。出力周期補正回路112は、上記入力周期カウンタ111-1の値Tvs[N1]を参照し、Tvs[N1]から補正値αを減じた値Tvs[N1]-αを計算する。出力周期補正回路112は、上記値Tvs[N1]-αを出力周期Buffer113へ出力する。出力周期Buffer113は、Tvs[N1]-αをラッチして保持する。PWMCLKカウンタ114-1は、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出され、入力周期カウンタ111-1が0へリセットされて以降は、出力周期Buffer113に保持されている上記値Tvs[N1]-αを4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。出力信号生成回路114は、PWMCLKカウンタ114-1の上記インクリメントに応じて、PWM駆動クロック信号PWMCLKのパルスを発生する。入力周期検出回路111に、N2回目の第一垂直同期信号VSYNC_Iが入力されて以降の動作は、上記と同様である。図5に示すように、N回目の第二垂直同期信号VSYNC_Oのパルス発生タイミングは、N回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングよりも遅れている。ここで、出力周期Buffer113が保持する値Tvs[N]-αは、入力周期検出回路111により実際に検出された値Tvs[N]よりも小さい。そのため、PWMCLKカウンタ114-1の値が0のときから、4095までインクリメントされて再び0に戻るまでに要する時間、すなわちt1はT1よりもやや短い。これにより、本実施の形態のDPLL110において、第一垂直同期信号VSYNC_Iの立ち上がりエッジタイミングと第二垂直同期信号VSYNC_Oのパルス発生タイミングは、徐々に近づくように補正される。そのため、PWM駆動クロック信号PWMCLKの周期の急激な変化は抑制することで、LEDバックライトの輝度の急減な変化を抑制しつつ、LEDバックライトの輝度を補正することができる。第一垂直同期信号VSYNC_Iのパルス間隔が長くなった場合以下、図6に示すDPLL110の動作例を用いて説明する。初めに、入力周期検出回路111に第一垂直同期信号VSYNC_Iが入力され、入力周期検出回路111は第一垂直同期信号VSYNC_Iの立ち上がりエッジを検出する。入力周期検出回路111によりN1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N1]とする。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。例えば、図6に示すように、N1回目の第一垂直同期信号VSYNC_Iが検出されたときのPWMCLKカウンタ114-1の値は4095を超えて、0に戻った後の値である場合には、PWMCLKカウンタ114-1が1周するのが相対的に進んでいる傾向にあるという比較結果となる。すなわち、第一垂直同期信号VSYNC_IのN回目のパルス発生時刻とN1回目のパルス発生時刻の間に、PWM駆動クロック信号PWMCLKを、4096回以上のパルス数を出力していると判断する。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングに対し、PWMCLKカウンタ114-1のカウントが相対的に進んでいる旨の上記比較結果を出力周期補正回路112に伝える。出力周期補正回路112は、上記入力周期カウンタ111-1の値Tvs[N1]を参照し、Tvs[N1]に補正値αを加えた値Tvs[N1]αを計算する。出力周期補正回路112は、上記値Tvs[N1]αを出力周期Buffer113へ出力する。ここで、補正値αは定数であり正の数である。出力周期Buffer113は、Tvs[N1]αをラッチして保持する。PWMCLKカウンタ114-1は、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出され、入力周期カウンタ111-1が0へリセットされて以降は、出力周期Buffer113に保持されている上記値Tvs[N1]-αを4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。出力信号生成回路114は、PWMCLKカウンタ114-1の上記インクリメントに応じて、PWM駆動クロック信号PWMCLKのパルスを発生する。次に、入力周期検出回路111にN2回目の第一垂直同期信号VSYNC_Iが入力され、入力周期検出回路111は第一垂直同期信号VSYNC_Iの立ち上がりエッジを検出する。入力周期検出回路111によりN2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N2]とする。比較判定回路115は、N2回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。図6に示す例では、N2回目の第一垂直同期信号VSYNC_Iが検出されたときのPWMCLKカウンタ114-1の値は4095を超えて、0に戻った後の値である。この場合、PWMCLKカウンタ114-1が1周するのが未だ相対的に進んでいる傾向にあるという比較結果となる。すなわち、第一垂直同期信号VSYNC_IのN1回目のパルス発生時刻とN2回目のパルス発生時刻の間に、PWM駆動クロック信号PWMCLKを、4096回以上のパルス数を出力していると判断する。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングに対し、PWMCLKカウンタ114-1のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路112に伝える。出力周期補正回路112は、上記入力周期カウンタ111-1の値Tvs[N2]を参照し、Tvs[N2]に補正値αを加えた値Tvs[N2]αを計算する。出力周期補正回路112は、上記値Tvs[N2]αを出力周期Buffer113へ出力する。出力周期Buffer113は、Tvs[N2]αをラッチして保持する。PWMCLKカウンタ114-1は、N2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出され、入力周期カウンタ111-1が0へリセットされて以降は、出力周期Buffer113に保持されている上記値Tvs[N2]αを4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。出力信号生成回路114は、PWMCLKカウンタ114-1の上記インクリメントに応じて、PWM駆動クロック信号PWMCLKのパルスを発生する。入力周期検出回路111に、N3回目の第一垂直同期信号VSYNC_Iが入力されて以降の動作は、上記と同様である。図6に示すように、N1回目の第二垂直同期信号VSYNC_Oのパルス発生タイミングは、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングよりも遅れている。ここで、出力周期Buffer113が保持する値Tvs[N1]αは、入力周期検出回路111により実際に検出された値Tvs[N1]よりも大きい。そのため、PWMCLKカウンタ114-1の値が0のときから、4095までインクリメントされて再び0に戻るまでに要する時間、すなわちt1はT1よりもやや長い。これにより、本実施の形態のDPLL110において、第一垂直同期信号VSYNC_Iの立ち上がりエッジタイミングと第二垂直同期信号VSYNC_Oのパルス発生タイミングは、徐々に近づくように補正される。そのため、PWM駆動クロック信号PWMCLKの周期の急激な変化は抑制することで、LEDバックライトの輝度の急減な変化を抑制しつつ、LEDバックライトの輝度を補正することができる。なお、上記では、第一補正値と第二補正値として、同じ値αを用いた例について説明したが、第一補正値と第二補正値とは異なる値であってもよい。以上のPWM駆動クロックPWMCLKの信号生成方法により、上記垂直同期信号VSYNC_Iの周期が変化したとき、すなわち、パルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔と比較し変化がある場合には、その変化傾向に応じて制御パルス信号の周期が決定され、変化させることができる。PWM駆動クロック信号PWMCLKの生成開始直後また、DPLL110がPWM駆動クロック信号PWMCLKの信号生成を開始してから第一垂直同期信号VSYNC_Iのパルスが2回検出されるまでの期間は、予め定められた周期のPWM駆動クロック信号PWMCLK、調光位相信号PHI、及び第二垂直同期信号VSYNC_Oを生成し、出力することができる。上記予め定められた周期は、外部からの制御により如何なる値にも変更することができる。垂直同期信号VSYNC_Iが途切れた場合また、本発明のDPLL110を用いたLED点灯タイミング制御回路100における別のケースでは、電源投入後しばらくの間、もしくは継続的に、第一垂直同期信号VSYNC_Iが全く入力されない場合が考えられる。第一垂直同期信号VSYNC_Iが全く入力されなくとも、液晶表示装置のLEDバックライトを何かしらの輝度で点灯させなければならない場合がある。このケースにおいて、好ましくは、電源投入後、第一垂直同期信号VSYNC_Iが2回入力されて、最初のパルス入力間隔が測定されるまでの間、出力周期Buffer113にはある規定の出力周期以下、TVS_DEFとするを格納する。出力信号生成回路114はTVS_DEFを出力周期として、PWM駆動クロック信号PWMCLKと、第二垂直同期信号VSYNC_Oと、調光位相信号PHIとを生成して出力し続ける。ここで上記TVS_DEFの値は、本発明において特に制限されるものではない。このあと、第一垂直同期信号VSYNC_Iが2回パルス入力されると、それ以降の出力周期Buffer113の値の更新方法は上述の手法に従う。また、本発明のDPLL110を用いたLED点灯タイミング制御回路100における別のケースでは、電源投入後、第一垂直同期信号VSYNC_Iが2回以上は入力されたが、あるタイミング以降、全く入力されない場合が考えられる。第一垂直同期信号VSYNC_Iが入力されなくとも、液晶表示装置のLEDバックライトを何かしらの輝度で点灯させ続けなければならない場合がある。このケースにおいて、好ましくは、第一垂直同期信号VSYNC_Iが入力されない間は、上記出力周期Buffer113に保持されている値を更新せず、そのまま値を保持し続ける。そうすることによって、上記出力信号生成回路114は上記出力周期Buffer113に保持されている値を出力周期として、PWM駆動クロック信号PWMCLKと、第二垂直同期信号VSYNC_Oと、調光位相信号PHIとを生成して出力し続ける。このあと、第一垂直同期信号VSYNC_Iが1回パルス入力されると、それ以降の出力周期Bufferの更新方法は上述の手法に従う。これにより、仮に第一垂直同期信号VSYNC_Iの入力が停止したとしても、出力信号生成回路114はPWM駆動クロック信号PWMCLKと垂直同期信号VSYNC_Oと調光位相信号PHIとを出力し続けることができる。第一垂直同期信号VSYNC_Iと第二垂直同期信号VSYNC_Oに時間差を設ける場合また、第一垂直同期信号VSYNC_Iのパルス入力タイミングと第二垂直同期信号VSYNC_Oのパルス出力タイミングに、敢えてある規定の時間差をつけた状態へ近づけたい場合が考えられる。この場合は、上記比較判定回路115において、第一垂直同期信号VSYNC_Iのパルスが入力された時点のPWMCLKカウンタ114-1の値と比較する値を、0から4095の範囲で任意に与えることによって実現ができる。この比較値を以下DIFと呼ぶ。もし、第一垂直同期信号VSYNC_Iのパルスが入力された時点のPWMCLKカウンタ114-1の値がDIFよりやや小さい値であった場合は、出力周期補正回路112において、上記入力周期検出回路111から出力されている入力周期カウンタ111-1のカウント値から補正値αを差し引いた値を上記出力周期Buffer113へラッチする。一方、第一垂直同期信号VSYNC_Iのパルスが入力された時点のPWMCLKカウンタ114-1の値がDIFよりやや大きい値であった場合は、出力周期補正回路112において、上記入力周期検出回路111から出力されている入力周期カウンタ111-1のカウント値から補正値αを加えた値を出力周期Buffer113へラッチする。ここで上記DIFの値は、0から4095の間の値であれば、本発明において特に制限されるものではない。実施の形態2本実施の形態について図7に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施の形態1にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。実施の形態1では、補正値として定数αを用いたが、定数αに代えて定数β>αを用いた場合のDPLL110の動作について説明する。なお、以下の説明において、N回目の第一垂直同期信号VSYNC_Iの発生時刻と、N1回目の第一垂直同期信号VSYNC_Iの発生時刻の時間間隔をT1とする。<補正値α>図7は、実施の形態1において、補正値α又は補正値βを用いた場合のPWM駆動クロック信号PWMCLK等の信号生成のタイミング図である。なお、補正値以外は全て同条件とする。図7に示すように、出力信号生成回路114は、N回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出された時刻と、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出された時刻との時間間隔TNに、4091回のPWM駆動クロック信号PWMCLKを出力している。言い換えると、N1回目の第一垂直同期信号VSYNC_Iのパルス発生タイミングが変動している。目標である4096回のPWM駆動クロック信号PWMCLKのパルス数よりも少ないため、上述した実施の形態1の方法で補正値αにより補正する。これにより、時間間隔TN1には、4093回のPWM駆動クロック信号PWMCLKを出力している。目標である4096回のパルス数よりも少ないため、さらに補正値αにより補正する。これにより、時間間隔TN2には、4095回のPWM駆動クロック信号PWMCLKを出力している。さらに補正し、時間間隔TN3には、4097回のPWM駆動クロック信号PWMCLKを出力している。このとき、目標である4096回よりも多い回数のPWM駆動クロック信号PWMCLKを出力しているため、補正する。これにより、時間間隔TN4には、4095回のPWM駆動クロック信号PWMCLKを出力している。以上のように、補正値αを用いた場合には、PWM駆動クロック信号PWMCLKのパルス数は、時間間隔TN2に、目標である4096回に近い回数のPWM駆動クロック信号PWMCLKを生成する。しかし、その後は、4097回のPWM駆動クロック信号PWMCLKを生成する期間と、4095回のPWM駆動クロック信号PWMCLKを生成する期間とを繰り返す。<補正値β>同様に、補正値βを用いた場合のPWM駆動クロック信号PWMCLK等の信号生成について説明する。図7に示すように、時間間隔TNに、4091回のPWM駆動クロック信号PWMCLKを出力している。目標である4096回のPWM駆動クロック信号PWMCLKのパルス数よりも少ないため、補正値βにより補正する。これにより、時間間隔TN1には、4095回のPWM駆動クロック信号PWMCLKを出力している。目標である4096回のパルス数よりも少ないため、さらに補正値βにより補正する。これにより、時間間隔TN2には、4099回のPWM駆動クロック信号PWMCLKを出力している。このとき、目標である4096回よりも多い回数のPWM駆動クロック信号PWMCLKを出力しているため、補正する。これにより、時間間隔TN3には、4095回のPWM駆動クロック信号PWMCLKを出力している。以上のように、補正値βを用いた場合には、PWM駆動クロック信号PWMCLKのパルス数は、時間間隔TN1に、目標である4096回に最も近い回数のPWM駆動クロック信号PWMCLKを生成する。しかし、その後は、4099回のPWM駆動クロック信号PWMCLKを生成する時間と、4095回のPWM駆動クロック信号PWMCLKを生成する時間とを繰り返す。補正値としてαとβを用いたときを比較すると、補正値が大きいときには、第一垂直同期信号VSYNC_Iのパルス間隔が変化したときに、比較的早く、PWM駆動クロック信号PWMCLKのパルス数を目標値に近づけることができる。しかしながら、一旦PWM駆動クロック信号PWMCLKのパルス数を目標値に近づけた後は、PWM駆動クロック信号PWMCLKのパルス数の振れ幅が大きくなり、LEDの輝度は安定しない。これに対し、補正値が小さいときには、第一垂直同期信号VSYNC_Iのパルス間隔が変化したときに、PWM駆動クロック信号PWMCLKのパルス数を目標値に近づけるのに時間を要する。しかしながら、一旦PWM駆動クロック信号PWMCLKのパルス数を目標値に近づけた後は、PWM駆動クロック信号PWMCLKのパルス数の振れ幅が小さく、LEDの輝度は安定する。このように、PWM駆動クロック信号PWMCLK補正が完了するまでの所要時間と、補正の正確さはトレードオフの関係となる。<タイミング信号の生成>本実施の形態のDPLL110は、補正値をγ変数とすることで、上記所要時間と正確さの両方を向上させている。補正値γとして、如何なるパラメータでも適用することができる。例えば、補正値γは、上述の入力周期カウンタ111-1のカウント値の大きさによって相対的に変化させても良い。例えば、上述の入力周期カウンタ111-1のカウント値がCvsとして、上記カウント値をNビット算術右シフトした値Cvs>>Nを補正値としても良い。ここでNの値は、Cvsのシフト後の値が0とならない限り、本発明において特に制限されるものではない。また、例えば、補正値γを第一垂直同期信号VSYNC_Iのパルス間隔が変動してからの経過時間に応じた変数とすることができる。すなわち、上記パルス変動が発生した直後には、補正の所要時間を重視し、γを大きな値とし、上記パルス変動が発生し一定の時間が経過した後には、補正の正確さを重視し、γを徐々に減少させ、小さな値とすることができる。これにより、補正の所要時間と正確さの両方を向上させることができる。また、スペクトラム拡散などに由来する第一垂直同期信号VSYNC_Iの周期の比較的小さな変化に対しては、補正値を小さな値とし、二次元表示と三次元表示のモード変換等に由来する第一垂直同期信号VSYNC_Iの周期の比較的大きな変化に対しては、補正値を大きな値とすることができ、第一垂直同期信号VSYNC_Iの変化量に応じてPWM駆動クロック信号PWMCLKの周期を変化させることができる。実施の形態3本実施の形態について図8に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施の形態1にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。本発明のDPLL110を用いたLED点灯タイミング制御回路100におけるあるケースでは、第一垂直同期信号VSYNC_Iの周期の変化が、スペクトラム拡散による変調に伴うパルス発生周期の変化だけにとどまらず、システムの動作モード変更に伴う信号発生元の変化や、パルス発生周期のさらに大幅な変化が起こりうる。このケースの場合、好ましくは、上述のように第一垂直同期信号VSYNC_Iと第二垂直同期信号VSYNC_Oのパルス周期や発生タイミングを徐々に近づけるのではなく、第一垂直同期信号VSYNC_Iが瞬間的に非同期になったと判定し、第一垂直同期信号VSYNC_Iと第二垂直同期信号VSYNC_Oとがより短時間で一致状態へ近づけられるのが良い。したがって、上記タイミング信号生成回路においては、次の機能を有しても良い。上記比較判定回路において、第一垂直同期信号VSYNC_Iのパルスが入力された時点のPWMカウンタの値がある閾値CNT_TH_Pより大きく、かつ別の閾値CNT_TH_Nより小さい場合、第一垂直同期信号VSYNC_Iと第二垂直同期信号VSYNC_Oとをより短時間で一致状態へ近づけるために、上記出力周期補正回路112において、上記入力周期検出回路111から出力されている入力周期カウンタ111-1のカウント値と、それまでに上記出力周期Buffer113に保存されていた値との平均値を、出力周期Buffer113へ上書きラッチする。ここで、上記閾値CNT_TH_PとCNT_TH_Nの値は、0<CNT_TH_P<CNT_TH_N<DIVの関係を満たしていれば、本発明における他の条件によって制限されるものではない。上記出力周期補正回路112において、上記の補正を何度か繰り返すことによって、第一垂直同期信号VSYNC_Iのパルスが入力された時点のPWMCLKカウンタ114-1の値は、CNT_TH_P以下の値の範囲か、もしくはCNT_TH_N以上の値の範囲に収まるようになる。以下、具体例を挙げて詳細に説明する。<タイミング信号の生成>図8示すように、入力周期検出回路111によりN回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N]とする。また、Nは正の整数とする。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。図8に示す例では、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は2000である。出力周期補正回路112は、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値Tvs[N1]と、出力周期Buffer113の値Tvs[N]の値を参照する。そして、出力周期補正回路112は、Tvs[N1]とTvs[N]の平均値Tb[N1]=Tvs[N]Tvs[N1]/2を計算する。出力周期補正回路112は上記Tb[N1]の値を、出力周期Buffer113へ出力する。出力周期Buffer113は、Tb[N1]をラッチして保持する。また、出力信号生成回路114は、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値が4095に達していなくてもPWMCLKカウンタ114-1の値を強制的に0にリセットする。出力信号生成回路114は、入力周期カウンタ111-1が強制的に0へリセットされて以降は、出力周期Buffer113に保持した上記値Tb[N1]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、PWM駆動クロック信号PWMCLKのパルスを発生する。また、N2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときも同様である。図8に示すように、N2回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は3412である。出力周期補正回路112は、N2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値Tvs[N2]と、出力周期Buffer113の値Tb[N1]の値を参照する。そして、出力周期補正回路112は、Tvs[N2]とTb[N1]の平均値Tb[N2]=Tb[N1]Tvs[N2]/2を計算する。出力周期補正回路112は上記Tb[N2]の値を、出力周期Buffer113へ出力する。出力周期Buffer113は、Tb[N2]をラッチして保持する。また、出力信号生成回路114は、N2回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値が4095に達していなくてもPWMCLKカウンタ114-1の値を強制的に0にリセットする。出力信号生成回路114は、入力周期カウンタ111-1が強制的に0へリセットされて以降は、出力周期Buffer113に保持した上記値Tb[N2]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、PWM駆動クロック信号PWMCLKのパルスを発生する。ここで、出力周期Buffer113が保持する値Tb[N2]は、Tb[N1]とTvs[N2]の平均値であるので、Tb[N1]よりも、入力周期検出回路111により実際に検出された値Tvs[N2]に近い。これにより、本実施の形態のDPLL110において、第一垂直同期信号VSYNC_Iの立ち上がりエッジタイミングと第二垂直同期信号VSYNC_Oのパルス発生タイミングは、徐々に近づくように補正される。そのため、PWM駆動クロック信号PWMCLKの周期の急激な変化は抑制され、LEDバックライトの輝度も急減に変化することはない。また、第一垂直同期信号VSYNC_Iのパルス発生周期が比較的大きく変化した場合に、補正完了までの時間を短くすることができる。実施の形態4本実施の形態について図9及び図10に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施の形態3にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。<タイミング信号の生成>図9に示すように、入力周期検出回路111によりN回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N]とする。また、Nは正の整数とする。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。図9に示すように、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は3000である。出力周期補正回路112は、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値Tvs[N1]と、出力周期Buffer113の値Tvs[N]の値を参照する。そして、出力周期補正回路112は、Tvs[N1]とTb[N]の平均値Tb[N1]=Tvs[N]Tvs[N1]/2を計算する。出力周期補正回路112は上記Tb[N1]の値を、出力周期Buffer113へ出力する。出力周期Buffer113は、Tb[N1]をラッチして保持する。また、本実施の形態の出力信号生成回路114は、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値が4095に達していない場合に、PWMCLKカウンタ114-1の値を強制的に0にリセットしない。出力信号生成回路114は、PWMCLKカウンタ114-1の値が4095に達するまで継続して値をインクリメントする。PWMCLKカウンタ114-1の値が4095に達し、次にインクリメントされ0になったときに、第二垂直同期信号VSYNC_Oを生成する。出力信号生成回路114は、PWMCLKカウンタ114-1の値が4095に達したときに、出力周期Buffer113に保持されている値Tb[N1]を参照する。すなわち、出力信号生成回路114は、PWMCLKカウンタ114-1が4095に達し、次のインクリメントにより0へリセットされて以降は、PWMCLKカウンタ114-1が4095に達したときに出力周期Buffer113に保持されている上記値Tb[N1]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、PWM駆動クロック信号PWMCLKのパルスを発生する。図10を用いて、より具体的な例を説明する。図10のタイミング図では、N3回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが早いタイミングで検出されている。しかし、このとき、PWMCLKカウンタ114-1の値は強制的にリセットされず、出力信号生成回路114は、PWMCLKカウンタ114-1の値が4095に達するまで継続して値をインクリメントする。そして、出力信号生成回路114は、PWMCLKカウンタ114-1が0に達したとき、第二垂直同期信号VSYNC_Oを生成する。図10に示す例では、第一垂直同期信号VSYNC_Iのパルス発生周期が変化したN3回目のパルスが入力されて以降、PWMCLKカウンタ114-1の値が4095に達したときに出力周期Buffer113に保持されている値は、Tb[N3]である。そのため、PWMCLKカウンタ114-1は、出力周期Buffer113に保持されている上記値Tb[N3]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。その後、次にPWMCLKカウンタ114-1の値が4095に達したときは、出力周期Buffer113に保持されている値は、Tb[N5]である。そのため、PWMCLKカウンタ114-1は、出力周期Buffer113に保持されている上記値Tb[N5]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。これにより、第二垂直同期信号VSYNC_Oのパルスの生成周期が如何に変動しても、M回目とM1回目の第二垂直同期信号VSYNC_Oの生成時刻間におけるPWM駆動クロック信号PWMCLKのパルス数は必ず4096となる。ここで、Mは正の整数とする。本実施の形態のDPLL110は、第一垂直同期信号VSYNC_Iのパルス発生時間間隔に生成するPWM駆動クロック信号PWMCLKのパルス数を補正することにはこだわらない。本実施の形態のDPLL110は、第二垂直同期信号VSYNC_Oのパルス発生時間間隔に生成するPWM駆動クロック信号PWMCLKのパルス数を補正することを優先し、第一垂直同期信号VSYNC_Iのパルス発生の時間間隔の変化によるLEDバックライトの輝度変化を抑え、フリッカを発生させないことを優先する。このため、第二垂直同期信号VSYNC_Oの生成周期に対して安定してLEDを点灯することができる。実施の形態5本実施の形態について図11に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施の形態2にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。<タイミング信号の生成>本実施の形態のDPLL110は、実施の形態1で説明したPWM駆動クロック信号PWMCLKの生成方法と、実施の形態3で説明したPWM駆動クロック信号PWMCLKの生成方法の両方を組み合わせた方法によりPWM駆動クロック信号PWMCLKを生成する。本実施の形態のDPLL110は、第一垂直同期信号VSYNC_Iの周期の変化量が、定められた基準変化量未満の場合は、前者の方法でPWM駆動クロックPWMCLKを生成し、上記変化量が上記基準変化量以上の場合は、後者の方法でPWM駆動クロックPWMCLKを生成する。以下、より詳しく説明する。また、以下の説明では、Nは正の整数とする。図11に示すように、入力周期検出回路111によりN回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値をTvs[N]とする。比較判定回路115は、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値を参照し、出力すべきPWM駆動クロック信号PWMCLKのパルス数である4096と比較し、比較結果を生成する。図11に示すように、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は2000であり、4095もしくは0の何れからも大きくかけ離れた値である。このとき、比較判定回路115は、第一垂直同期信号VSYNC_Iの同期がはずれたと判断する。ここでいうかけ離れた値については、システムやアプリケーションによって、その適切な範囲を設定するものとするが、例えば本実施の形態の比較判定回路115では、256以上4095-256以下の範囲をかけ離れた値として定義することとする。比較判定回路115は、第一垂直同期信号VSYNC_Iの同期がはずれたという情報を出力周期補正回路112と出力信号生成回路114へ伝達する。出力周期補正回路112は、N1回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値Tvs[N1]と、出力周期Buffer113の値Tvs[N]の値を参照する。そして、出力周期補正回路112は、Tvs[N1]とTvs[N]の平均値Tb[N1]=Tvs[N]Tvs[N1]/2を計算する。出力周期補正回路112は上記Tb[N1]の値を、出力周期Buffer113へ出力する。出力周期Buffer113は、Tb[N1]をラッチして保持する。また、出力信号生成回路114は、第一垂直同期信号VSYNC_Iの同期がはずれたという情報を受け、N1回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値が4095に達していなくてもPWMCLKカウンタ114-1の値を強制的に0にリセットする。出力信号生成回路114は、入力周期カウンタ111-1が強制的に0へリセットされて以降は、出力周期Buffer113に保持した上記値Tb[N1]を4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、PWM駆動クロック信号PWMCLKのパルスを発生する。また、N2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときも同様である。図11に示すように、N2回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は3412であり、4095もしくは0の何れからも大きくかけ離れた値である。出力周期補正回路112は、N2回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出されたときの入力周期カウンタ111-1の値Tvs[N2]と、出力周期Buffer113の値Tb[N1]の値を参照する。そして、出力周期補正回路112は、Tvs[N2]とTvs[N1]の平均値Tb[N2]=Tb[N1]Tvs[N2]/2を計算する。出力周期補正回路112は上記Tb[N2]の値を、出力周期Buffer113へ出力する。出力周期Buffer113は、Tb[N2]をラッチして保持する。また、出力信号生成回路114は、第一垂直同期信号VSYNC_Iの同期がはずれたという情報を受け、N2回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値が4095に達していなくてもPWMCLKカウンタ114-1の値を強制的に0にリセットする。上記の動作を繰り返すうちに、第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値は、かけ離れた値の範囲である43514095256以上又は38394095-256以下から外れ、0もしくは4095に近い値となる。第一垂直同期信号VSYNC_Iの立ち上がりエッジのタイミングにおけるPWMCLKカウンタ114-1の値が、上記かけ離れた値ではなくなった場合、上記実施の形態1で述べたように、DPLL110は、補正値αを用いてPWM駆動クロック信号PWMCLKのパルスを生成する。図11に示すように、N3回目の第一垂直同期信号VSYNC_Iの立上りエッジのタイミングにおけるPWMCLKカウンタ114-1の値は4093であり、4095に近い数字である。この場合、PWMCLKカウンタ114-1は、N3回目の第一垂直同期信号VSYNC_Iの立ち上がりエッジが検出され、入力周期カウンタ111-1が0へリセットされて以降は、出力周期Buffer113に保持されている上記値Tb[N2]-αを4096で割った値DIV又はDIV1に相当する回数のクロック信号CLKのパルスが入力される毎に、値1ずつインクリメントしていく。出力信号生成回路114は、PWMCLKカウンタ114-1の上記インクリメントに応じて、PWM駆動クロック信号PWMCLKのパルスを発生する。以降は、実施の形態1で説明した方法でPWM駆動クロック信号PWMCLKを生成する。本実施の形態のDPLL110によると、第一垂直同期信号VSYNC_Iの周期の変化量が大きく、PWM駆動クロック信号PWMCLKのパルス数が予定されているパルス数から大きくかけ離れている場合には、パルス数の補正に要する所要時間を短くすることができる。また、上記補正により、PWM駆動クロック信号PWMCLKの生成パルス数が、予定されるPWMCLKのパルス数に近づいた場合、より正確な補正ができるよう、補正方法を切り替えることができる。実施の形態6本実施の形態について図12に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施の形態1にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。実施の形態1のDPLL110は、第一垂直同期信号VSYNC_Iは、外部から直接入力されていたが、本実施の形態のDPLL110は、LED点灯タイミング制御回路100の外部から第一垂直同期信号VSYNC_Iを入力されない。また、本実施の形態のDPLL110は、実施の形態1のシリアルインターフェース160に代えて、シリアルインターフェース170を備えている。これにより、第一垂直同期信号VSYNC_IがLED点灯タイミング制御回路100の外部から直接入力されない場合、シリアルインターフェース信号SPI_nCS,SPI_CLK,SPI_MOSIがLED点灯タイミング制御回路100の外部から入力されるタイミングにおいて、LED輝度データを更新する周期が表示装置の垂直同期信号VSYNCの周期と一致していれば、シリアルインターフェース160への入力信号SPI_nCS,SPI_CLK,SPI_MOSIから第一垂直同期信号VSYNC_Iに相当する信号を生成することが可能である。<シリアルインターフェース170>以下、シリアルインターフェース170について説明する。実施の形態1でも説明したように、SPI_nCS=Lowレベルになって最初に変換される12ビットのパラレルデータがHeaderワードである。例えば、LED点灯タイミング制御回路100へシリアルインターフェース信号SPI_nCS,SPI_CLK,SPI_MOSIを入力する送信側CPUなどが、1フレームの先頭のLEDの輝度データワードの直前のHeaderワードに、1フレームの先頭であることを意味する特別の12ビットを埋め込んでおく。これにより、シリアルインターフェース170において、12ビットのHeaderワードへ変換したときに、それがフレームの先頭であることを解釈できると、同時に第一垂直同期信号VSYNC_Iと同じ同期周期のパルス信号を出力する。LED点灯タイミング制御回路100へシリアルインターフェース信号SPI_nCS,SPI_CLK,SPI_MOSIを入力する送信側は、1フレームの先頭であることを意味する特別の12ビットを、1フレームに1回だけ、垂直同期信号VSYNCのパルス発生時間と同じ周期で埋め込むので、シリアルインターフェース170が出力するパルス信号は、実施の形態1におけるLED点灯タイミング制御回路100へ入力される第一垂直同期信号VSYNC_Iとほぼ同じ周期のものとして得られる。これにより、外部からLED点灯タイミング制御回路100へ第一垂直同期信号VSYNC_Iが入力されない場合に、これに代えてシリアルインターフェース170から出力される信号をDPLL110へ入力し、DPLL110はPWM駆動クロック信号PWMCLK等を生成することができる。このように、上記シリアルインターフェース170は、LED点灯タイミング制御回路100の外部から入力される輝度データから、上記垂直同期信号VSYNC_Iと同じ同期周期の信号を抽出する信号抽出部として用いることができる。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"