"バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、前記フィードバックキャパシタと電気的に並列であり、制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす、装置。前記フィードバックキャパシタは、前記バッファのプルアップデバイスのゲートへ結合されるP型トランジスタへ結合され、前記フィードバックキャパシタは、前記バッファのプルダウンデバイスのゲートへ結合されるN型トランジスタへ結合され、前記入力端子は、前記P型トランジスタ及び前記N型トランジスタのソース又はドレイン端子へ結合し、前記出力端子は負荷へ結合する、請求項1に記載の装置。前記バッファは、入出力トランスミッタの複数のドライバを有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有する、請求項1に記載の装置。前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、前記複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記制御信号は複数の制御信号を有し、該複数の制御信号の夫々は、前記複数のスイッチの中の対応するスイッチを当該制御信号の信号レベルに従ってオン又はオフさせる、請求項3に記載の装置。前記制御信号を生成するよう動作するロジックユニットを更に有する請求項1に記載の装置。前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記複数のフィードバックキャパシタの夫々は、前記バッファのプルアップ及びプルダウンデバイスへ結合され、前記ロジックユニットは、オン又はオフされる前記プルアップ及びプルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするよう動作する、請求項5に記載の装置。前記ロジックユニットは、前記バッファが前記出力端子でデータを駆動しているかどうか、又は前記バッファへ結合されるレシーバが前記出力端子からデータを受信するよう有効にされるかどうかの決定に応答して、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、請求項5に記載の装置。前記ロジックユニットは、前記バッファがそのスリューレートを前記出力端子で増大させるよう動作する場合に、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、請求項5に記載の装置。前記ロジックユニットは、前記バッファがトライステートにされる場合、又は前記バッファへ結合されるレシーバが受信モードにある場合に、前記制御信号によって、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、請求項5に記載の装置。埋込型マルチメディアカードユニットと、前記埋込型マルチメディアカードユニットへ結合される入出力インターフェースを備えるプロセッサとを有し、前記入出力インターフェースは、バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、前記フィードバックキャパシタと電気的に並列であり、制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす、システム。前記埋込型マルチメディアカードユニット及び前記プロセッサは、タブレット型コンピュータ装置又はスマートフォンの中に配置される、請求項10に記載のシステム。前記フィードバックキャパシタは、前記バッファのプルアップデバイスのゲートへ結合されるP型トランジスタへ結合され、前記フィードバックキャパシタは、前記バッファのプルダウンデバイスのゲートへ結合されるN型トランジスタへ結合され、前記入力端子は、前記P型トランジスタ及び前記N型トランジスタのソース又はドレイン端子へ結合し、前記出力端子は負荷へ結合する、請求項10に記載のシステム。前記バッファは、入出力トランスミッタの複数のドライバを有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有する、請求項10に記載のシステム。前記プロセッサは、前記制御信号を生成するよう動作するロジックユニットを更に有する、請求項10に記載のシステム。前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記制御信号は、前記ロジックユニットによって生成される複数の制御信号を有し、該複数の制御信号の夫々は、前記複数のスイッチの中の対応するスイッチを当該制御信号の信号レベルに従ってオン又はオフさせる、請求項14に記載のシステム。前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記複数のフィードバックキャパシタの夫々は、前記バッファのプルアップ及びプルダウンデバイスへ結合され、前記ロジックユニットは、オン又はオフされる前記プルアップ及びプルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするよう動作する、請求項14に記載のシステム。前記ロジックユニットは、前記バッファが前記出力端子でデータを駆動しているかどうか、又は前記バッファへ結合されるレシーバが前記出力端子からデータを受信するよう有効にされるかどうかの決定に応答して、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、請求項14に記載のシステム。前記ロジックユニットは、前記バッファがトライステートにされる場合、又は前記バッファへ結合されるレシーバが受信モードにある場合に、前記制御信号によって、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、請求項14に記載のシステム。フィードバックキャパシタをバッファの入力端子及び出力端子の間に電気的に結合するステップと、前記フィードバックキャパシタと電気的に並列であり且つ前記入力端子で決定的電圧レベルを引き起こすスイッチによって、制御信号に応答して電気的に短絡するステップとを有する方法。前記制御信号を生成するステップを有し、前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、該複数のフィードバックキャパシタの夫々は、前記バッファのプルアップ及びプルダウンデバイスへ結合され、オン又はオフされる前記プルアップ及びプルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするステップを有する、請求項19に記載の方法。このオーバーシュート電圧は、デバイスP4及びN4で電気的な過剰ストレスを引き起こして、それらのデバイスをバッファ100の他のデバイスよりも速くエージングさせる。オーバーシュート電圧はまた、オンされるP1及びN1のトランジスタの数の何らかの不一致によっても引き起こされることがある。そのようなオーバーシュートは、デバイスP4及びN4がノードVfでのオーバーシュートによって損傷するので、結局バッファを正常に機能させない。ノードVfでのオーバーシュートは更に、バッファ100の送信モードの間に第1の信号遷移においてデューティサイクルの不確実性を引き起こす。本発明の実施形態は、トランジスタの電気的な過剰ストレスを低減し且つ負荷に依存しないバッファのための決定的デューティサイクルを有する出力を生成する装置、システム及び方法に関する。一実施形態において、装置は、バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、該フィードバックキャパシタと電気的に並列であり且つ制御信号に応答して前記フィードバックキャパシタを電気的に短絡させるよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす。一実施形態において、システムは、埋込型マルチメディアカードembeddedmultimediacardeMMCと、該eMMCへ結合される入出力I/Oインターフェースを備えたプロセッサとを有し、前記I/Oインターフェースは、バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、該フィードバックキャパシタと電気的に並列であり且つ制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす。一実施形態において、方法は、フィードバックキャパシタをバッファの入力端子及び出力端子の間に電気的に結合するステップと、前記フィードバックキャパシタと電気的に並列であり且つ前記入力端子で決定的電圧レベルを引き起こすスイッチによって、制御信号に応答して電気的に短絡するステップとを有する。本発明の実施形態は、以下で与えられる詳細な説明から及び本発明の様々な実施形態の添付の図面からより十分に理解されるであろう。なお、図面は、本発明を手置く体の実施形態に制限すると解されるべきではなく、単に説明及び理解のためのものである。本発明の実施形態は、トランジスタの電気的な過剰ストレスを低減し且つ負荷に依存しないバッファのための決定的デューティサイクルを有する出力を生成する装置、システム及び方法に関する。語負荷に依存しないバッファ又は負荷非依存バッファは本願では、広範囲の負荷キャパシタンスに関してその出力ノードで略一定のスリューレートを提供することができるバッファを指す。語略一定は本願では、値の10~20内にあることを指す。図1のバッファ100は理論上、その出力で定スリューレートを提供するが、内部デバイスP4,N4の不規則なエージング及びバッファの出力ノードVoでの不定のデューティサイクル等を犠牲する。語エージングは本願では、トランジスタ部品における物理的な変化によって引き起こされるトランジスタ特性の時間にわたる劣化を指す。図1を参照すると、一実施形態において、スイッチは、フィードバックキャパシタCFをバイパスするための低抵抗シャント経路を提供するようノードVo及びVfの間に配置される。そのような実施形態において、内部ノードVfは、図1の先行技術のバッファ100では不可能であるが、スイッチがオンされる場合に決定的電圧レベルを有する。一実施形態において、スイッチは、フィードバックキャパシタンスCfの量を調整するよう動作する。そのような実施形態において、フィードバックキャパシタCFは複数のキャパシタを有し、スイッチは複数のスイッチを有し、それにより複数のスイッチの夫々のスイッチは、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタCFをオン/オフするよう動作する。一実施形態において、スイッチは、複数のフィードバックキャパシタの中の特定の数のフィードバックをオン/オフすることによって、製造技術のスキュー又はばらつきによって引き起こされるキャパシタンス変動をフィードバックキャパシタCFに補償するよう柔軟性を提供する。本願で論じられる実施形態の技術的効果は、P4及びN4のような内部トランジスタに対して如何なる電気的ストレスも示さず、ノードVoでの負荷キャパシタンスCLの広範囲にわたってノードVoで定スリューレートを提供し、ノードVoでバッファによって送り出される信号のデューティサイクルに対する如何なる初期不確定性も除去し、且つ単一バッファ設計が複数I/Oバッファ構成に使用されることを可能にする改善された負荷非依存バッファを提供することである。一実施形態において、図1乃至5に関連して本願で論じられる負荷非依存バッファは、NANDフラッシュメモリを有するソリッドステートドライブsolidstatedriveSSDと通信するためにI/Oバッファとして使用され、更に、埋込型マルチメディアカードeMMCと通信するためにも使用可能である。このとき、SSD及びeMMCのためのいずれのタイプのI/Oインターフェースも、それらの出力での異なる負荷のために、極めて異なる出力スリューレート仕様を有する。本願で実施形態を参照して論じられる負荷非依存バッファは、スマートフォン、PCタブレット、デジタルカメラ及び他のコンシューマエレクトロニクスにおいて、たとえそれらのデバイスがそれらのI/Oのために異なるキャパシタンスを有し得るとしても使用可能である。以下の記載においては、多くの詳細が、本発明の実施形態のより完全な説明を提供するよう論じられる。なお、当業者に明らかなように、本発明の実施形態はそれらの具体的な詳細によらずに実施されてよい。他の事例では、よく知られている構造及びデバイスは、本発明の実施形態を不明瞭にしないように、詳細にではなくブロック図形式で示される。実施形態の対応する図面において、信号は線により表される点に留意されたい。一部の線は、更なる成分信号経路を示すためにより太く、及び/又は主たる情報フロー方向を示すために1以上の端部で矢印を有してよい。そのような表示は限定であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう1以上の実施例に関連して使用される。いずれの図示される信号も、設計ニーズ又は好みによって影響されるように、実際には、いずれか一方の方向に移動し且ついずれかの適切なタイプの信号スキームにより実施され得る1以上の信号を有してよい。以下の記載及び特許請求の範囲において、語結合される及びその派生語が使用されることがある。語結合されるは本願では、物理的に、電気的に、磁気的に、光学的に、等直接接触する2以上の要素を指す。語結合されるは本願ではまた、互いに直接接触しないが依然として互いと協働又は相互作用する2以上の要素を指すことがある。本願で使用されるように、別なふうに特定されない限り、共通の対象を記載するための序数形容詞第1、第2、及び第3等は、単に、同じ対象の異なるインスタンスが参照されていることを示し、そのように記載される対象が時間的に、空間的に、順位付けされて、又は何らかの他の方法において所与の順序になければならないことを暗示するよう意図されない。図2は、本発明の一実施形態に従う負荷非依存バッファ200のための高位回路である。図2の負荷非依存バッファ200は、図1のバッファ100から改善されたものである。負荷非依存バッファ200の実施形態は、図1のバッファ100を参照して記載される。一実施形態において、フィードバックキャパシタ202は、フィードバックキャパシタ202がバッファ203と並列にあるように、バッファ203の入力部208及び出力部207の間に位置づけられる。一実施形態において、フィードバックキャパシタ202は、バッファ203のプルアップデバイス例えば、図1のP1のゲートへ結合されるP型トランジスタ図1のP4へ結合される。一実施形態において、フィードバックキャパシタ202は、バッファのプルダウンデバイス図1のN1のゲートへ結合されるN型トランジスタ図1のN4へ結合される。一実施形態において、入力端子208Vfは、P型トランジスタP4及びN型トランジスタN4のソース又はドレイン端子へ結合し、一方、出力端子207Voは負荷205へ結合する。一実施形態において、フィードバックキャパシタ202は分布キャパシタである。すなわち、フィードバックキャパシタ202は、バッファ203の異なるグループに関連する複数のより小さいキャパシタに分割される。一実施形態において、フィードバックキャパシタ202は、バッファ203のグループ間で等しく分配される。一実施形態において、フィードバックキャパシタ202は、サーモメータにより重み付けされたキャパシタとして分配される。一実施形態において、フィードバックキャパシタ202は、2進法により重み付けされたキャパシタとして分配される。一実施形態において、バッファ203は、入出力I/Oトランスミッタの複数のドライバ図1の複数のP1及びN1トランジスタを有する。このとき、フィードバックキャパシタ202は、バッファ203の入力部208及び出力部207の間に結合された複数のフィードバックキャパシタすなわち、分布フィードバックキャパシタ202を有する。一実施形態において、フィードバックキャパシタ202は、バッファ203の複数のドライバの間で等しく分配される。一実施形態において、フィードバックキャパシタ202は、ドライバのプルアップトランジスタP1及びプルダウントランジスタN1の最初の5つの最下位ビットLSBがフィードバックキャパシタ202の半分へ結合し、ドライバのプルアップトランジスタP1及びプルダウントランジスタN1の次の、第2の、5つのLSBがフィードバックキャパシタ202の3分の1へ結合し、ドライバのプルアップトランジスタP1及びプルダウントランジスタN1の最上位ビットMSBがフィードバックキャパシタ202の6分の1へ結合するように分配される。一実施形態において、スイッチ201は、それがノード208及び207を結合するように、フィードバックキャパシタ202と並列に位置づけられる。その実施形態において、スイッチ201は、いつスイッチ201がノード207及び208を電気的に短絡させてフィードバックキャパシタ202を短絡させるようオンするのかを制御するための制御信号206によって制御される。制御信号206はまた、いつスイッチ201がノード207及び208の間に開回路を提供してフィードバックキャパシタ202の機能を有効にするようオフするのかを制御する、スイッチ201を制御することができる制御信号206への言及は、制御信号206の特定の電圧又は電流レベルがスイッチ201をオン又はオフさせることを意味する。一実施形態において、スイッチ201は、PMOS及びNMOSトランジスタを有するパスゲートトランジスタである。他の実施形態においては、スイッチ201は、PMOS又はNMOSトランジスタの1つのみである。他の実施形態においては、ノード208及び207を互いに短絡させることができる他の形態のスイッチ設計が使用されてよい。一実施形態において、制御信号206がスイッチ201をオンさせる場合に、すなわち、フィードバックキャパシタ202を電気的に短絡させる場合に、入力端子208での決定的電圧レベルが達成される。一実施形態において、制御信号206の電圧レベルは、バッファ203からの最初のデータ転送のためにスイッチ201をオンさせる。一実施形態において、スイッチ201は複数のスイッチ分布スイッチを有し、夫々のスイッチは、複数のフィードバックキャパシタ分布フィードバックキャパシタ202の中の対応するフィードバックキャパシタと電気的に並列であり、制御信号206は、複数の制御信号例えば、バスを有し、夫々の制御信号は、その制御信号の信号レベルに従って複数のスイッチの中の対応するスイッチをオン又はオフさせる。一実施形態において、制御信号206はロジックユニット204によって生成される。ロジックユニット204は、いつ制御信号206をアサート又はデアサートすべきかを、すなわち、いつスイッチ201をオン又はオフすべきかを決定するための様々な因子をモニタするよう動作する。一実施形態において、因子は、バッファ203がドライブモードにあるかどうかドライブモードにある場合にスイッチはオンされ、そうでない場合にスイッチはオフされる。、ノード208へ結合されるレシーバ図示せず。が受信モードにあるかどうか受信モードにある場合にスイッチはオンされ、そうでない場合にスイッチはオフされる。、オンされるトランジスタP1及びN1のレッグの数に不一致があるかどうか不一致レッグについてスイッチはオンされ、そうでない場合にスイッチはオフされる。、バッファ203がより高いスリューレートで駆動するよう動作するか、すなわち、フィードバックキャパシタ202をバイパスするかどうかスイッチはオフされる。を含む。一実施形態において、フィードバックキャパシタ202の値は3pFである。一実施形態において、ノード208でフィードバックキャパシタ202へ接続されるトランジスタにおいて如何なるストレスも引き起こさずに、1pFから30pFの範囲に及ぶ負荷キャパシタンスに関して、3V/nsから7V/nsのスリューレートを提供するよう動作する。図3は、本発明の一実施形態に従う負荷非依存バッファ300/200の回路レベル図である。図3は、図1及び2を参照して記載される。図1及び図3のトランジスタ名は、図1と図3との間の違いを強調するよう、そして本発明の実施形態を不明瞭にしないよう、同じ符号を付されている。一実施形態において、バッファ203は、入力信号p_data及びn_dataに基づき出力ノードVo207で信号を駆動するドライバ301を有する。一実施形態において、バッファ203は、ドライバ301を駆動するよう、トランジスタP2、P3、N2及びN3を備えた前置ドライバ303を有する。ノード207Voでの負荷は、負荷キャパシタ205Cloadによって表されている。負荷キャパシタ205における矢印は、負荷キャパシタ205が可変なキャパシタンスを有することを表す。一実施形態において、負荷非依存バッファ300/200は、ドライバ301及びフィードバックキャパシタ202へ結合するトランジスタ302P4及びN4をいつオン/オフすべきかを制御するためのロジックユニット304及び305を有する。一実施形態において、負荷非依存バッファ300/200は、トランジスタP4及びN4並びにスイッチ201をいつオン/オフすべきかを制御するための信号308を生成するロジックユニット307を有する。図2を参照して上述されたように、一実施形態において、スイッチ201は複数のスイッチ図示せず。を有し、夫々のスイッチは、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと並列であるよう位置づけられる。一実施形態において、複数のスイッチの中の夫々のスイッチは、負荷非依存バッファ300のドライバ301のプルアップトランジスタP1及びプルダウントランジスタN1へ結合される。一実施形態において、ロジックユニット307及び306は、オン又はオフされるプルアップトランジスタP1及びプルダウントランジスタN1の数の差の決定に応答して、複数のスイッチの中のスイッチをオン又はオフするよう動作する。一実施形態において、ドライバ301が如何なるデータも駆動していない、すなわち、ドライバ301が使用不可能であるtxenableが論理的にローである場合、又はドライバ301が通常のスリューレートよりも高いスリューレートで信号を駆動するよう動作するhspdpが論理的にローである場合、又はオン若しくはオフされるプルアップトランジスタP1及びプルダウントランジスタN1の数信号308によって示される。に差すなわち、rcode_nとrcode_pの不一致が存在する場合に、ロジックユニット304及び305はトランジスタP4及びN4をオフする。そのような実施形態において、ロジックユニット306は、スイッチ201がオンしてノード207及び208を互いに短絡させるようにスイッチ201を有効にするための制御信号206を生成する。一実施形態において、ロジックユニット304、305、306及び307は図1のロジックユニット204を形成する。一実施形態において、スイッチ201を有効にすることすなわち、ノード207とノード208と電気的に短絡させるようスイッチ201をオンすることは、ノード208Vfがノード207Voでのパッド電圧に追随し、Vcc電源レベルを超えないことを確かにする。そのような実施形態において、デバイスP4及びN4に対する電気的な過剰ストレスは回避される。当業者に明らかなように、P型トランジスタ及びN型トランジスタの電気性能は概して一様でない製法、温度、電圧変動による。。この非一様性は、インピーダンス較正/補償が実行される場合にドライバ301のためのプルアップトランジスタP1及びプルダウントランジスタN1の間で不平衡RCODEドライバ301のインピーダンスコードを生じさせることがある。以下の例は、バッファ100のドライバトランジスタP1及びN1の不平衡インピーダンスコードに対するスイッチ201の技術的効果を示すよう、先行技術を示す図1を参照して与えられる。ドライバP1及びN1がサーモメータエンコーディング方法を用いて実施される場合に、スイッチ201を用いない場合例えば、図1に示される先行技術を考える。ドライバからのプルアップコードが1FFh、すなわち、FFhのプルダウンコードよりも1高い場合を仮定する。この一様性は、ドライバのプルダウンレッグ9を常にオフさせる。このとき、更に、フィードバックキャパシタCFがドライバトランジスタP1及びN1の全てのレッグにわたって一様に分配されると仮定する。I/OパッドVoでの信号が論理ハイレベルと論理ローレベルとの間で切り替わると、内部ノードVfはVtpP4の閾電圧とVcc-Vtnとの間で切り替わる。しかし、ドライバトランジスタP1及び/又はN1のレッグ9に関し、プルダウンコードは零であるから、レッグ9からノードVoまでの電気経路は遮断される。結果として、パッドVoが切り替わる場合に、内部ノードVfはVcc超えてチェンジアップし、結局Vcc|Vtp|で安定することができる。加えて、ノードVfがVcc|Vtp|レベルで安定するようチェンジアップする時間中、パッドノードVoでの信号が論理ローレベルから論理ハイレベルへ切り替わる場合に、パッドノードVoでの信号はドライバのレッグ9で元のノードVfへ結合され、ノードVfを、Vcc|Vtp|へ安定し直す前にVcc|Vtp|レベルよりもずっと高くオーバーシュートさせる。この内部ノードVfがVccレベルを超えて変化すると、このノードへ接続されているデバイスP4及びN4は、信頼性の欠如を引き起こす電圧ストレスを受ける。一実施形態において、ロジックユニット307は、RCODE、すなわち、補償ユニット図示せず。からのトランジスタP1及びN1のためのインピーダンス値をチェックするようXNOR排他的NOR及びNANDロジックゲートを用いて実施される。一実施形態において、プルアップ及びプルダウンRCODEが不平衡である場合に、ロジックユニット307におけるXNOR及びNANDロジックゲートからの出力308は、スイッチ201を、不平衡を引き起こすプルダウントランジスタN1のレッグ9に関して有効にするすなわち、オンさせる。再び図2及び3の実施形態を参照すると、図1のバッファ100において信頼性の欠如を引き起こす電圧ストレスに関して先に論じられた問題を解消するよう、スイッチ201は、スイッチ201がフィードバックキャパシタ202に並列であるようにノード207及び208の間に結合される。シャント経路を有効にすること、すなわち、スイッチ201を有効にすることによって、レッグ9のための内部ノード208は常にパッド207へ接続され、Vcc|Vtp|へドリフトしない。以下の例は、バッファ100によるノードVoでの信号におけるデューティサイクル不一致に対するスイッチ201の技術的効果を示すよう、先行技術を示す図1を参照して与えられる。図1のバッファ100を有効にした後の、パッドVoでの信号の最初の遷移の間、スイッチ201を用いない場合例えば、図1に示される先行技術を考える。内部のVfノードの電圧値は、ノードVoでの信号の初期信号遷移デューティサイクルに対して直接の影響を有する。ノードVfでの電圧がVcc又はVss接地により近いかどうかに依存して、第1の信号遷移のためのノードVoでの出力信号のデューティサイクルは変化し得る。ドライバトランジスタがバッファ100をトライステートとするよう無効にされるP1及びN1がオフである場合、又はバッファ100が受信モードであるすなわち、ノードVoで信号を受信すべきである場合に、内部ノードVfはフローティング状態である。フローティングVfノードは、ドライバトランジスタP1及びN1によって駆動されるノードVoでの信号の最初の遷移に関してデューティサイクルの不確定性を導入する。信号の最初の遷移に関するそのような不確定性はタイミングエラーを引き起こすことがある。デューティサイクルは、VfノードがVssからVccへシフトすると、I/Oプロトコル要求に基づく範囲の外へ変化し得る。例えば、デューティサイクルは、ノードVfでの電圧がVccからVssへ変化すると、約5~10だけ変化することができる。再び図2及び3の実施形態を参照すると、図1のバッファ100においてドライバによって駆動されるノードVoでの信号の最初の遷移に関する不確定性に関して先に論じられた問題を解消するよう、スイッチ201は、スイッチ201がフィードバックキャパシタ202に並列であるようにノード207及び208の間に結合される。一実施形態において、ドライバ301が無効にされる場合に、これは、ロジックユニット306にスイッチ201を有効にさせすなわち、スイッチ201をオンさせ、ノード208Vfでの電圧はノード207Voでのパッド電圧に追随する。そのような実施形態において、内部ノード208Vfは常に決定的であり、ノード207での信号の本当に最初の遷移のデューティサイクルは決定的である。図4は、本発明の一実施形態に従って、ノード208へ結合される内部トランジスタに対する電気的な過剰ストレスを相殺するよう及び出力ノード207でデューティサイクルを決定的とするようスイッチ201を制御するロジックユニットを備えた入出力I/Oバッファ400である。図4はまた、スイッチ201を制御する制御ロジックユニット204を示す図3の簡略版である。一実施形態において、I/Oバッファ400はトランスミッタ402及びレシーバ401を有する。図4の実施形態は、ドライバがオフすなわち、トライステート状態であり且つレシーバがオンすなわち、受信モードである場合を表す。そのような実施形態において、スイッチ201は、ノード207及び208を電気的に短絡させることによってキャパシタ201を短絡させるようオンされる。キャパシタを短絡させることによって、ノード208へ接続されているトランジスタに対するストレスは取り除かれる。図5は、本発明の一実施形態に従って負荷非依存バッファを改善する方法フローチャート500である。フローチャート500におけるブロックは特定の順序で示されているが、動作の順序は変更可能である。従って、表されている実施形態は異なる順序で実行可能であり、幾つかの動作/ブロックは並行して実行されてよい。加えて、1以上の動作/ブロックは様々な実施形態において省略可能である。図5のフローチャートは、図2乃至4を参照して説明される。ブロック501で、フィードバックキャパシタ202は、バッファ203の入力端子208及び出力端子207の間に電気的に結合される。ブロック502で、スイッチ201は、フィードバックキャパシタ202と並列であるよう位置づけられる。スイッチ201は複数のスイッチ図示せず。を有する。複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列である。複数のスイッチの夫々は、バッファ203のドライバ301のプルアップデバイスP1及びプルダウンデバイスN1へ結合される。ブロック503で、ロジックユニット204は、特定の因子に応答して制御信号206を生成する。一実施形態において、それらの特定の因子は、バッファ203が送信モードにあるかどうか、バッファ203がノード207でより速いスリューレートを要求してより高速で動作するよう構成されるかどうか、及びI/Oバッファ203及びレシーバ401を有する。が受信モードにあるかどうかを含む。ブロック504で、スイッチ201は、フィードバックキャパシタを電気的に短絡させるすなわち、ノード207及び208を短絡させるよう制御信号206のレベルに応答してオンされる。スイッチ201は、入力端子208で決定的電圧レベルを引き起こす。一実施形態において、方法は、オン又はオフされるプルアップデバイスP1及びプルダウンデバイスN1の数の差の決定に応答して複数のスイッチの中のスイッチ201をオン又はオフすることを有する。図6Aは、本発明の一実施形態に従って、埋込型マルチメディアカードeMMC603へ通信上結合される負荷非依存バッファ200を備えたスマートデバイス600例えば、タブレット、スマートフォンである。eMMC603は、通信リンク602でトランスミッタ200から駆動される信号のスリューレートの特定の範囲を要求する。概して、eMMCはNANDフラッシュメモリよりもサイズが小さく、よって、トランスミッタ200によって見られる負荷は、NANDフラッシュメモリへ駆動する同じトランスミッタ200によってみられる負荷Cloadよりも例えば、3倍小さい。一実施形態において、本願で論じられる負荷非依存バッファ200/300/400は、内部トランジスタのいずれにも過度にストレスを加えることなしにeMMCに要求されたスリューレート範囲を提供し、ノードVoでバッファ200/300/400によって送り出される信号のデューティサイクルに対する如何なる初期不確定性も除去する。図6Bは、本発明の一実施形態に従って、NANDフラッシュメモリ613へ通信上結合される負荷非依存バッファ200を備えたスマートデバイス610例えば、タブレット、スマートフォンである。図6Bは、eMMC603がNANDフラッシュメモリ613により置換されている点を除いて、図6Aと同様である。上述されたように、NANDフラッシュメモリはeMMCよりもサイズが大きく、故に、スマートデバイス610におけるトランスミッタ200は、スマートデバイス600におけるトランジスタ200よりもずっと大きい負荷を見る例えば、3倍大きい。より大きな負荷は、一般的に、通信リンク612での信号のスリューレートを減速させる。一実施形態において、図6Aにおいて使用されるのと同じ負荷非依存バッファ200/300/400は、内部トランジスタのいずれにも過度にストレスを加えることなしにNANDフラッシュメモリに、eMMCのためのスリューレート要件よりも3倍速い要求されたスリューレート範囲を提供する。図6A及び図6Bの実施形態において、同じシステムオンチップSoCプロセッサが、eMMCと、及びNANDフラッシュメモリとインターフェース接続するために使用される。図6A及び図6Bの実施形態はeMMC及びNANDフラッシュメモリについて論じるが、如何なる負荷も、負荷非依存バッファ200/300/400によって所要のスリューレートを提供するために、eMMC及びNANDフラッシュメモリに代えて使用されてよい。図7は、本発明の一実施形態に従って負荷非依存バッファを改善するプロセッサを有するシステムレベル図である。図7は、様々な実施形態の方法を実行するようコンピュータにより読み出し可能な命令を実行するための機械により読み出し可能な記憶媒体を更に含む。実施形態の要素はまた、コンピュータにより実行可能な命令例えば、図5のフローチャートを実施するための命令を記憶する機械により読み出し可能な媒体として提供される。機械により読み出し可能な媒体は、フラッシュメモリ、光ディスク、CD-ROM、DVDROM、RAM、EPROM、EEPROM、磁気若しくは光学式カード、又は電子的若しくはコンピュータにより実行可能な命令を記憶するのに適した他の種類の機械により読み出し可能な媒体を含んでよいが、これらに限られない。例えば、本発明の実施形態は、通信リンク例えば、モデム又はネットワーク接続を介してデータ信号により遠隔のコンピュータ例えば、サーバから要求元のコンピュータ例えば、クライアントへ転送され得るコンピュータプログラム例えば、BIOSとしてダウンロードされてよい。一実施形態において、システム1300は、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、パーソナルデジタルアシスタントPDA、サーバ、ワークステーション、携帯電話機、モバイルコンピュータ装置、スマートフォン、インターネット家電、又はいずれかの他の種類のコンピュータ装置を含むが、これらに限られない。他の実施形態においては、システム1300は、本願で開示される方法を実施し、SoCシステムであってよい。一実施形態において、負荷非依存バッファ200/300/400は、図7のシステムの如何なるI/Oインターフェースのためにも使用可能である。一実施形態において、プロセッサ1310は、1以上のプロセッシングコア1312及び1312Nを有する。ここで、1312Nはプロセッサ1310内のN番目のプロセッサコアを表し、Nは正の整数である。一実施形態において、システム1300は、プロセッサ1310及び1305を含む複数のプロセッサを有する。ここで、プロセッサ1305は、プロセッサ1310のロジックと同様又は同一のロジックを有する。一実施形態において、システム1300は、プロセッサ1305がプロセッサ1310のロジックから完全に独立しているロジックを有するようにプロセッサ1310及び1305を含む複数のプロセッサを有する。そのような実施形態において、マルチパッケージシステム1300は、プロセッサ1305及び1310が異なるロジックユニットを有するので、ヘテロジニアスマルチパッケージシステムである。一実施形態において、プロセッシングコア1312は、命令をフェッチするプリフェッチロジック、命令をデコーディングするデコードロジック、命令を実行する実行ロジック、及び同類のものを含むが、これらに限られない。一実施形態において、プロセッサ1310は、システム1300の命令及び/又はデータをキャッシュするキャッシュメモリ1316を有する。本発明の他の実施形態においては、キャッシュメモリ1316は、レベル0、レベル2及びレベル3、キャッシュメモリ、又はプロセッサ1300内のキャッシュメモリのいずれかの他の構成を含む。一実施形態において、プロセッサ1310は、プロセッサ1310が揮発性メモリ1332及び/又は不揮発性メモリ1334を含むメモリ1330にアクセスしそれと通信することを可能にする機能を実行するよう動作するメモリ制御ハブMCH1314を有する。一実施形態において、MCH1314は、独立した集積回路としてプロセッサ1310の外に位置づけられる。一実施形態において、プロセッサ1310は、メモリ1330及びチップセット1320と通信するよう動作する。一実施形態において、チップセット1320は、SATAバス1350を介してSSDSolidStateDrive1380へ結合される。一実施形態において、プロセッサ1310はまた、無線信号を送信及び/又は受信するよう構成される如何なる装置とも通信するよう無線アンテナ1378へ結合される。一実施形態において、無線アンテナインターフェース1378は、IEEE802.11及びその関連のファミリ、HomePlugAVHPAV、UltralWideBandUWB、ブルートゥース、WiMAX、又はいずれかの形式の無線通信プロトコルに従って動作するが、これらに限られない。一実施形態において、揮発性メモリ1332は、同期型動的ランダムアクセスメモリSDRAM;SynchronousDynamicRandomAccessMemory、動的ランダムアクセスメモリDRAM、RAMBUS動的ランダムアクセスメモリRDRAM、及び/又はいずれかの他の種類のランダムアクセスメモリ装置を含むが、これらに限られない。不揮発性メモリ1334は、フラッシュメモリ例えば、NAND、NOR、相変化メモリPCM;phasechangememory、読み出し専用メモリROM;readonlymemory、電気的消去可能なプログラム可能読み出し専用メモリEEPROM;electricallyerasableprogrammablereadonlymemory、又はいずれかの他の種類の不揮発性メモリ装置を含むが、これらに限られない。メモリ1330は、プロセッサ1310によって実行される命令及び情報を記憶する。一実施形態において、メモリ1330は、プロセッサ1310が命令を実行している最中に、一時変数又は他の中間情報を更に記憶する。一実施形態において、チップセット1320は、ポイントツーポイントPtP又はP-Pインターフェース1317及び1322を介してプロセッサ1310と接続する。一実施形態において、チップセット1320は、プロセッサ1310がシステム1300における他のモジュールへ接続することを可能にする。本発明の一実施形態において、インターフェース1317及び1322は、インテルのQuickPathInterconnectQPI又は同種のもののようなPtP通信プロトコルに従って動作する。一実施形態において、チップセット1320は、プロセッサ1310、1305、ディスプレイ装置1340、及び他の装置1372,1376、1374、1360、1362、1364、1366、1377等と通信するよう動作する。一実施形態において、チップセット1320はまた、無線信号を送信及び/又は受信するよう構成される如何なる装置とも通信するよう無線アンテナ1378へ結合される。一実施形態において、チップセット1320は、インターフェース1326を介してディスプレイ装置1340へ接続する。一実施形態において、ディスプレイ装置1340は、液晶ディスプレイLCD、プラズマ、陰極線管CRTディスプレイ、タッチパッド、又はいずれかの他の形式の視覚表示装置を含むが、これらに限られない。本発明の一実施形態において、プロセッサ1310及びチップセット1320は単一のSoCにまとめられる。加えて、チップセット1320は、様々なモジュール1374、1360、1362、1364及び1366を相互接続する1以上のバス1350及び1355へ接続する。一実施形態において、バス1350及び1355は、バス速度又は通信プロトコルの不一致が存在する場合は、バスブリッジ1372を介して一緒に相互接続されてよい。一実施形態において、チップセット1320は、インターフェース1324、スマートTV1376、コンシューマエレクトロニクス1377等を介して、不揮発性メモリ1360、大容量記憶装置1362、キーボード/マウス1364、及びネットワークインターフェース1366と結合するが、これらに限られない。一実施形態において、大容量記憶装置1362は、ソリッドステートドライブSSD;solidstatedrive、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ、又はいずれかの他の形式のコンピュータデータ記憶媒体を含むが、これらに限られない。一実施形態において、ネットワークインターフェース1366は、イーサネット登録商標インターフェース、ユニバーサルシリアルバスUSB;universalserialbusインターフェース、ペリフェラルコンポーネントインターコネクトPCI;PeripheralComponentInterconnectエクスプレスインターフェース、無線インターフェース及び/又はいずれかの他の適切な種類のインターフェースを含むがこれらに限られないいずれかの種類のよく知られているネットワークインターフェース標準によって実施される。一実施形態において、無線インターフェースは、IEEE802.11及びその関連のファミリ、HPAV、UWB、ブルートゥース、WiMAX、又はいずれかの形式の無線通信プロトコルに従って動作するが、これらに限られない。図7に示されるモジュールはシステム1300内で別個のブロックとして表されているが、それらのブロックのうちの幾つかによって実行される機能は、単一の半導体回路内に集積されてよく、又は2以上の別個の集積回路を用いて実施されてよい。例えば、キャッシュメモリ1316はプロセッサ1310内で別個のブロックとして表されているが、キャッシュメモリ1316はプロセッサコア1312の夫々に組み込まれ得る。一実施形態において、システム1300は、本発明の他の実施形態においては1よりも多いプロセッサ/プロセッシングコアを含んでよい。実施形態、一実施形態、幾つかの実施形態又は他の実施形態との明細書中の言及は、その実施形態に関連して記載される特定の機能、構造、又は特徴が、必ずしも全ての実施形態ではなく、少なくとも幾つかの実施形態に含まれることを意味する。実施形態、一実施形態又は幾つかの実施形態の様々な出現は必ずしも全て同じ実施形態に言及しているわけではない。構成要素、機能、構造、又は特徴が含まれてよい、含まれ得る又は含まれることがあると明細書が述べる場合に、その特定の川迫要素、機能、構造、又は特徴は含まれる必要はない。明細書又は特許請求の範囲において要素が個数を特定されずに単称で挙げられている場合に、それは、その要素がただ1つしか存在しないことを意味するわけではない。明細書又は特許請求の範囲が更なる要素と述べる場合に、それは、その更なる要素が1つ以上存在することを排除しない。本発明は、その具体的な実施形態とともに記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の説明を鑑みて当業者に明らかである。本発明の実施形態は、添付の特許請求の範囲の広範な範囲内にあるように全てのそのような代替、変更及び変形を包含するよう意図される。"