カソード電極と、第1導電型の半導体からなるカソード領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードであって、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を電気的に接続するように形成された、前記バリア領域よりもバンドギャップが小さい半導体からなるヘテロ半導体領域を備えており、前記ヘテロ半導体領域と前記バリア領域がヘテロ接合していることを特徴とするダイオード。前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項1のダイオード。前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることを特徴とする請求項1または2のダイオード。前記カソード領域に部分的に形成された、第2導電型の半導体からなるカソードショート領域をさらに備えていることを特徴とする請求項1から3の何れか一項のダイオード。請求項1から4の何れか一項のダイオードとIGBTが一体化された半導体装置であって、前記IGBTが、コレクタ電極と、第2導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第1導電型の半導体からなる第2ドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第2ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えており、前記IGBTが、前記第2ドリフト領域と前記ボディ領域の間に形成された、前記第2ドリフト領域よりも濃度が高い第1導電型の半導体からなる第2バリア領域と、前記第2バリア領域と前記エミッタ電極を電気的に接続するように形成された、前記第2バリア領域よりもバンドギャップが小さい半導体からなる第2ヘテロ半導体領域を備えており、前記第2ヘテロ半導体領域と前記第2バリア領域がヘテロ接合していることを特徴とする半導体装置。前記第2バリア領域と前記第2ドリフト領域の間に形成された、第2導電型の半導体からなる第2電界進展防止領域をさらに備えることを特徴とする請求項5の半導体装置。ドレイン電極と、第1導電型の半導体からなるドレイン領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えるMOSFETであって、前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域と、前記バリア領域と前記ソース電極を電気的に接続するように形成された、前記バリア領域よりもバンドギャップが小さい半導体からなるヘテロ半導体領域を備えており、前記ヘテロ半導体領域と前記バリア領域がヘテロ接合していることを特徴とするMOSFET。前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項7のMOSFET。アノード電極とn-ドリフト領域またはnバリア領域をショットキー接合する場合、ショットキー接合の界面の品質に応じて、ダイオードの動作特性が大きく変化する。しかしながら、ショットキー接合の界面は製造時に品質のバラつきを生じやすい。製造時に品質のバラつきを生じにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術が期待されている。本明細書では上記の課題を解決する技術を提供する。本明細書では、製造時に品質のバラつきを生じにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術を開示する。本明細書で開示するダイオードは、カソード電極と、第1導電型の半導体からなるカソード領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるアノード領域と、アノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を電気的に接続するように形成された、前記バリア領域よりもバンドギャップが小さい半導体からなるヘテロ半導体領域を備えている。そのダイオードでは、前記ヘテロ半導体領域と前記バリア領域がヘテロ接合している。上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加されると、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面を介して短絡する。これにより、バリア領域とアノード電極の電位差はヘテロ接合界面での電圧降下とほぼ等しくなる。ヘテロ接合界面での電圧降下は、アノード領域とバリア領域の間のpn接合のビルトイン電圧よりも十分に小さいので、アノード領域からドリフト領域への正孔の注入が抑制される。次いで、アノード電極とカソード電極の間の電圧が順バイアスから逆バイアスに切り替わると、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面によって逆電流が制限される。上記のダイオードでは、順バイアスの印加時においてアノード領域からドリフト領域への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。上記のダイオードによれば、ドリフト領域のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面から伸びる空乏層だけでなく、アノード領域とバリア領域の間のpn接合の界面から伸びる空乏層によっても電界が分担される。これにより、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧を向上することが出来る。さらに、上記のダイオードでは、アノード電極とバリア領域の間の電気的な接続に関して、ショットキー接合ではなく、ヘテロ接合を用いて、整流作用を実現している。一般に、ショットキー接合を用いて整流作用を実現する場合、その動作はショットキー接合の界面の品質に大きな影響を受ける。しかしながら、ショットキー接合の界面は製造時に品質のバラつきを生じやすい。これに対して、ヘテロ接合を用いて整流作用を実現する場合も、その動作はヘテロ接合の界面の品質に大きな影響を受けるが、ヘテロ接合の界面は製造時に品質のバラつきを生じにくい。上記のダイオードによれば、製造時に品質のバラつきを生じにくい構造で、スイッチング損失を低減することができる。なお、上記のダイオードにおけるバリア領域は、不純物濃度が均一である単一の半導体領域から構成されていてもよいし、不純物濃度が異なる複数の半導体領域から構成されていてもよい。上記のダイオードは、前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面で逆電流が制限されるだけでなく、ドリフト領域と電界進展防止領域の間のpn接合によっても逆電流が制限される。上記のダイオードによれば、逆バイアスの印加時のリーク電流を低減することができる。また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面から伸びる空乏層だけでなく、アノード領域とバリア領域の間のpn接合の界面から伸びる空乏層と、ドリフト領域と電界進展防止領域の間のpn接合の界面でも電界が分担される。これにより、ヘテロ半導体領域とバリア領域の間のヘテロ接合界面にかかる電界と、アノード領域とバリア領域の間のpn接合にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。上記のダイオードは、前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることが好ましい。上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加される際に、ドリフト領域の内部におけるトレンチ電極の先端近傍の箇所に電界集中が生じ、これによってヘテロ半導体領域とバリア領域の間のヘテロ接合界面や、アノード領域とバリア領域の間のpn接合の界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。上記のダイオードは、前記カソード領域に部分的に形成された、第2導電型の半導体からなるカソードショート領域をさらに備えていることが好ましい。上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加される際に、カソードショート領域が存在することにより、カソード領域からドリフト領域への電子の注入が抑制される。これにより、順バイアスから逆バイアスへ切り替わる際の逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。上記のダイオードによれば、スイッチング損失をさらに低減することが出来る。本明細書はさらに、上記のダイオードとIGBTが一体化された半導体装置を開示する。その半導体装置では、前記IGBTが、コレクタ電極と、第2導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第1導電型の半導体からなる第2ドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第2ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。その半導体装置では、前記IGBTが、前記第2ドリフト領域と前記ボディ領域の間に形成された、前記第2ドリフト領域よりも濃度が高い第1導電型の半導体からなる第2バリア領域と、前記第2バリア領域と前記エミッタ電極を電気的に接続するように形成された、前記第2バリア領域よりもバンドギャップが小さい半導体からなる第2ヘテロ半導体領域を備えている。その半導体装置では、前記第2ヘテロ半導体領域と前記第2バリア領域がヘテロ接合している。上記の半導体装置では、ダイオードとIGBTの寄生ダイオードの双方について、製造時に品質のバラつきを生じにくい構造で、スイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。上記の半導体装置は、前記第2バリア領域と前記第2ドリフト領域の間に形成された、第2導電型の半導体からなる第2電界進展防止領域をさらに備えることが好ましい。上記の半導体装置では、IGBTの寄生ダイオードについて、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。また、IGBTの駆動時に、コレクタ電極からエミッタ電極へ流れる電流が電界進展防止領域とドリフト領域の間のpn接合によって抑制されるため、IGBTの飽和電流を低減することができる。本明細書はさらに、MOSFETを開示する。そのMOSFETは、ドレイン電極と、第1導電型の半導体からなるドレイン領域と、低濃度の第1導電型の半導体からなるドリフト領域と、第2導電型の半導体からなるボディ領域と、第1導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。そのMOSFETは、前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第1導電型の半導体からなるバリア領域と、前記バリア領域と前記ソース電極を電気的に接続するように形成された、前記バリア領域よりもバンドギャップが小さい半導体からなるヘテロ半導体領域を備えている。そのMOSFETは、前記ヘテロ半導体領域と前記バリア領域がヘテロ接合している。上記のMOSFETによれば、製造時に品質のバラつきを生じにくい構造で、寄生ダイオードのスイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。上記のMOSFETは、前記バリア領域と前記ドリフト領域の間に形成された、第2導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。上記のMOSFETでは、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。本明細書が開示する技術によれば、製造時に品質のバラつきを生じにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することができる。実施例1図1に示すように、本実施例のダイオード2は、シリコンの半導体基板4を用いて形成されている。半導体基板4には、高濃度n型半導体領域であるnカソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn-ドリフト領域10と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。本実施例では、n型半導体領域には不純物として例えばリンが添加されており、p型半導体領域には不純物として例えばボロンが添加されている。本実施例では、nカソード領域6の不純物濃度は1×1017~5×1020[cm3]程度であり、nバッファ領域8の不純物濃度は1×1016~1×1019[cm3]程度であり、n-ドリフト領域10の不純物濃度は1×1012~1×1015[cm3]程度であり、nバリア領域12の不純物濃度は1×1015~1×1018[cm3]程度であり、pアノード領域14の不純物濃度は1×1016~1×1019[cm3]程度である。また、nバリア領域12の厚みは0.5~3.0[μm]程度である。半導体基板4の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16の不純物濃度は1×1016~1×1019[cm3]程度である。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるpコンタクト領域18が所定の間隔を隔てて複数形成されている。pコンタクト領域18の不純物濃度は1×1017~1×1020[cm3]程度である。半導体基板4の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域23が、nピラー領域16の上側表面を覆うように積層されている。本実施例では、ヘテロ半導体領域23は、例えば不純物としてリンが添加されたn型のゲルマニウムからなる。ヘテロ半導体領域23は、例えば半導体基板4の上側表面にゲルマニウムをエピタキシャル成長によって積層し、積層されたゲルマニウムをトリミングすることによって形成される。ヘテロ半導体領域23とnピラー領域16はヘテロ接合界面24を介してヘテロ接合している。半導体基板4の下側表面には、金属製のカソード電極20が形成されている。カソード電極20は、nカソード領域6とオーミック接合によって接合している。半導体基板4の上側表面には、金属製のアノード電極22が形成されている。アノード電極22は、pアノード領域14、pコンタクト領域18およびヘテロ半導体領域23とオーミック接合によって接合している。ダイオード2の動作について説明する。アノード電極22とカソード電極20の間に順バイアスが印加されると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24を介して短絡する。nピラー領域16とnバリア領域12はほぼ同電位であるため、nバリア領域12とアノード電極22の電位差はヘテロ接合界面24での電圧降下とほぼ等しくなる。ヘテロ接合界面24での電圧降下は、pアノード領域14とnバリア領域12の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域18やpアノード領域14からn-ドリフト領域10への正孔の注入が抑制される。アノード電極22とカソード電極20の間には、主にヘテロ半導体領域23、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24、nピラー領域16、nバリア領域12、n-ドリフト領域10、nバッファ領域8、nカソード領域6を経由する順電流が流れる。次いで、アノード電極22とカソード電極20の間の電圧が順バイアスから逆バイアスに切り替わると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24によって逆電流が制限される。上述したように、本実施例のダイオード2では、順バイアスの印加時においてpコンタクト領域18およびpアノード領域14からn-ドリフト領域10への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード2によれば、n-ドリフト領域10のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、本実施例のダイオード2では、アノード電極22とカソード電極20の間に逆バイアスが印加されると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24から伸びる空乏層だけでなく、pアノード領域14とnバリア領域12の間のpn接合の界面から伸びる空乏層によっても電界が分担される。これにより、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24にかかる電界が軽減される。本実施例のダイオード2によれば、逆バイアスに対する耐圧を向上することが出来る。図2は実施例1のダイオード2と、従来技術である比較例1のダイオード26について、逆回復特性を比較したものである。図3は比較例1のダイオード26の構造を示している。ダイオード26は、高濃度n型半導体領域であるnカソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn-ドリフト領域10が順に積層された、シリコンの半導体基板28に形成されている。n-ドリフト領域10の表面には、p型半導体領域であるpアノード領域14が所定の間隔を隔てて複数形成されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるpコンタクト領域18が所定の間隔を隔てて複数形成されている。半導体基板28の下側表面には、金属製のカソード電極20が形成されている。カソード電極20は、nカソード領域6とオーミック接合によって接合している。半導体基板28の上側表面には、金属製のアノード電極22が形成されている。アノード電極22は、ショットキー界面30を介して、n-ドリフト領域10とショットキー接合によって接合している。アノード電極22は、pアノード領域14およびpコンタクト領域18とオーミック接合によって接合している。すなわち、比較例1のダイオード26は、nバリア領域12とnピラー領域16を備えていない点で、実施例1のダイオード2と相違する。なお比較例1のダイオード26は、ヘテロ接合ではなくショットキー接合によって整流作用を実現している点でも、実施例1のダイオード2と相違するが、この相違点は図2に示す逆回復特性には大きく影響していないことに注意されたい。図2から明らかなように、実施例1のダイオード2は、比較例1のダイオード26に比べて、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード2によれば、スイッチング損失を低減することが出来る。本実施例のダイオード2では、nピラー領域16における不純物濃度が、nバリア領域12における不純物濃度よりも高い。このような構成とすることによって、pアノード領域14の厚みを小さくすることなく、順バイアスの印加時におけるnバリア領域12とアノード電極22の間の電位差を小さくすることが出来る。本実施例のダイオード2によれば、逆バイアスに対するリーチスルーを抑制し、耐圧を低下させることなく、スイッチング損失を低減することが出来る。本実施例のダイオード2では、アノード電極22とnバリア領域12の間の電気的な接続に関して、ショットキー接合ではなく、ヘテロ接合を用いて、整流作用を実現している。一般に、ショットキー接合を用いて整流作用を実現する場合、その動作はショットキー接合の界面の品質に大きな影響を受ける。しかしながら、ショットキー接合の界面は製造時に品質のバラつきを生じやすい。これに対して、ヘテロ接合を用いて整流作用を実現する場合も、その動作はヘテロ接合の界面の品質に大きな影響を受けるが、ヘテロ接合の界面は製造時に品質のバラつきを生じにくい。本実施例のダイオード2によれば、製造時に品質のバラつきを生じにくい構造で、スイッチング損失を低減することができる。実施例2図4に示すように、本実施例のダイオード32は、シリコンの半導体基板34を用いて形成されている。半導体基板34には、高濃度n型半導体領域であるnカソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn-ドリフト領域10と、p型半導体領域であるp電界進展防止領域36と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。本実施例では、p電界進展防止領域36の不純物濃度は1×1015~1×1019[cm3]程度である。また、p電界進展防止領域36の厚みは0.5~3.0[μm]程度である。半導体基板34の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるpコンタクト領域18が所定の間隔を隔てて複数形成されている。半導体基板34の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域23が、nピラー領域16の上側表面を覆うように積層されている。ヘテロ半導体領域23とnピラー領域16はヘテロ接合界面24を介してヘテロ接合している。半導体基板34の下側表面には、金属製のカソード電極20が形成されている。カソード電極20は、nカソード領域6とオーミック接合によって接合している。半導体基板34の上側表面には、金属製のアノード電極22が形成されている。アノード電極22は、pアノード領域14、pコンタクト領域18およびヘテロ半導体領域23とオーミック接合によって接合している。ダイオード32の動作について説明する。アノード電極22とカソード電極20の間に順バイアスが印加されると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24を介して短絡する。nピラー領域16とnバリア領域12はほぼ同電位であるため、nバリア領域12とアノード電極22の電位差はヘテロ接合界面24での電圧降下とほぼ等しくなる。ヘテロ接合界面24での電圧降下は、pアノード領域14とnバリア領域12の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域18やpアノード領域14からn-ドリフト領域10への正孔の注入が抑制される。アノード電極22とカソード電極20の間には、ヘテロ半導体領域23、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24、nピラー領域16、nバリア領域12、p電界進展防止領域36、n-ドリフト領域10、nバッファ領域8、nカソード領域6を経由する順電流が流れる。なお、nバリア領域12とp電界進展防止領域36の間にはpn接合が存在するが、p電界進展防止領域36のp型不純物濃度は低く、p電界進展防止領域36の厚みは薄いため、アノード電極22とカソード電極20の間の順電流に及ぼす影響は少ない。次いで、アノード電極22とカソード電極20の間の電圧が順バイアスから逆バイアスに切り替わると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24によって逆電流が制限される。また、n-ドリフト領域10とp電界進展防止領域36の間のpn接合によっても逆電流が制限される。上述したように、本実施例のダイオード32では、順バイアスの印加時においてpコンタクト領域18およびpアノード領域14からn-ドリフト領域10への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード32によれば、n-ドリフト領域10のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、本実施例のダイオード32では、アノード電極22とカソード電極20の間に逆バイアスが印加されると、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24から伸びる空乏層だけでなく、pアノード領域14とnバリア領域12の間のpn接合の界面から伸びる空乏層と、n-ドリフト領域10とp電界進展防止領域36の間のpn接合の界面でも電界が分担される。これにより、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24にかかる電界と、pアノード領域14とnバリア領域12の間のpn接合にかかる電界が軽減される。本実施例のダイオード32によれば、逆バイアスに対する耐圧を向上することが出来る。図5は実施例1のダイオード2と実施例2のダイオード32について、逆バイアス印加時のリーク電流を比較したものである。図5から明らかなように、実施例2のダイオード32は、実施例1のダイオード2に比べて、逆バイアス印加時のリーク電流が低減されている。図6は実施例1のダイオード2と実施例2のダイオード32について、逆バイアス印加時の耐圧を比較したものである。図6から明らかなように、実施例2のダイオード32は、実施例1のダイオード2に比べて、逆バイアス印加時の耐圧が向上している。実施例3図7に示すように、本実施例のダイオード42は、実施例1のダイオード2と同様に、シリコンの半導体基板4を用いて形成されている。半導体基板4には、高濃度n型半導体領域であるnカソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn-ドリフト領域10と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。半導体基板4の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、半導体基板4の上側には、複数のトレンチ44が所定の間隔で形成されている。それぞれのトレンチ44は、pアノード領域14の上側表面からnバリア領域12を貫通してn-ドリフト領域10の内部まで達している。トレンチ44の内部には、絶縁膜46によって被覆されたトレンチ電極48が充填されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるpコンタクト領域18が所定の間隔を隔てて複数形成されている。半導体基板4の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域23が、nピラー領域16の上側表面を覆うように積層されている。ヘテロ半導体領域23とnピラー領域16はヘテロ接合界面24を介してヘテロ接合している。半導体基板4の下側表面には、金属製のカソード電極20が形成されている。カソード電極20は、nカソード領域6とオーミック接合によって接合している。半導体基板4の上側表面には、金属製のアノード電極22が形成されている。アノード電極22は、pアノード領域14、pコンタクト領域18およびヘテロ半導体領域23とオーミック接合によって接合している。本実施例のダイオード42の動作は、実施例1のダイオード2の動作とほぼ同じである。本実施例のダイオード42では、アノード電極22とカソード電極20の間に逆バイアスが印加される際に、トレンチ電極48に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極48とアノード電極22がほぼ同電位となるようにトレンチ電極48に印加される電圧を調整すると、n-ドリフト領域10の内部におけるトレンチ電極48の先端近傍の箇所に電界集中が生じ、これによって、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24や、pアノード領域14とnバリア領域12の間のpn接合の界面にかかる電界が軽減される。なお、トレンチ電極48の電位は必ずしもアノード電極22と同電位にする必要はない。逆バイアスの印加時に、トレンチ電極48の電位を、カソード電極20の電位より低くなるようにすることで、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24や、pアノード領域14とnバリア領域12の間のpn接合の界面にかかる電界を軽減することができる。本実施例のダイオード42によれば、逆バイアスに対する耐圧を向上することができる。実施例4図8に示すように、本実施例のダイオード52は、実施例2のダイオード32と同様に、シリコンの半導体基板34を用いて形成されている。半導体基板34には、高濃度n型半導体領域であるnカソード領域6と、n型半導体領域であるnバッファ領域8と、低濃度n型半導体領域であるn-ドリフト領域10と、p型半導体領域であるp電界進展防止領域36と、n型半導体領域であるnバリア領域12と、p型半導体領域であるpアノード領域14が順に積層されている。半導体基板34の上側表面には、n型半導体領域であるnピラー領域16が、所定の間隔を隔てて複数形成されている。nピラー領域16は、pアノード領域14を貫通して、nバリア領域12の上側表面まで達するように形成されている。また、半導体基板34の上側には、複数のトレンチ44が所定の間隔で形成されている。それぞれのトレンチ44は、pアノード領域14の上側表面からnバリア領域12とp電界進展防止領域36を貫通してn-ドリフト領域10の内部まで達している。トレンチ44の内部には、絶縁膜46によって被覆されたトレンチ電極48が充填されている。また、pアノード領域14の上側表面には、高濃度p型半導体領域であるpコンタクト領域18が所定の間隔を隔てて複数形成されている。半導体基板34の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域23が、nピラー領域16の上側表面を覆うように積層されている。ヘテロ半導体領域23とnピラー領域16はヘテロ接合界面24を介してヘテロ接合している。半導体基板34の下側表面には、金属製のカソード電極20が形成されている。カソード電極20は、nカソード領域6とオーミック接合によって接合している。半導体基板34の上側表面には、金属製のアノード電極22が形成されている。アノード電極22は、pアノード領域14、pコンタクト領域18およびヘテロ半導体領域23とオーミック接合によって接合している。本実施例のダイオード52の動作は、実施例2のダイオード32の動作とほぼ同じである。本実施例のダイオード52では、実施例3のダイオード42と同様に、アノード電極22とカソード電極20の間に逆バイアスが印加される際に、トレンチ電極48に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極48とアノード電極22がほぼ同電位となるようにトレンチ電極48に印加される電圧を調整すると、n-ドリフト領域10の内部におけるトレンチ電極48の先端近傍の箇所に電界集中が生じ、これによって、ヘテロ半導体領域23とnピラー領域16の間のヘテロ接合界面24や、pアノード領域14とnバリア領域12の間のpn接合の界面や、n-ドリフト領域10とp電界進展防止領域36の間のpn接合の界面にかかる電界が軽減される。本実施例のダイオード52によれば、逆バイアスに対する耐圧を向上することができる。実施例5図10に示すように、本実施例のダイオード62は、実施例4のダイオード52とほぼ同様の構成を備えている。本実施例のダイオード62では、nカソード領域6に、高濃度p型半導体領域であるpカソードショート領域64が、所定の間隔を隔てて複数形成されている点で、実施例4のダイオード52と異なる。本実施例では、pカソードショート領域64の不純物濃度は1×1017~5×1020[cm3]程度である。本実施例のダイオード62の動作は、実施例4のダイオード52とほぼ同じである。本実施例のダイオード62では、アノード電極22とカソード電極20の間に順バイアスが印加される際に、pカソードショート領域64が形成されていることで、nカソード領域6からn-ドリフト領域10への電子の注入が抑制される。本実施例のダイオード62によれば、順バイアスの印加時において、pコンタクト領域18およびpアノード領域14からn-ドリフト領域10への正孔の注入が抑制されているだけでなく、nカソード領域6からn-ドリフト領域10への電子の注入も抑制されているので、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例のダイオード62によれば、さらにスイッチング損失を小さくすることが出来る。なお、上記のようにpカソードショート領域64を設けることによる逆回復特性の改善は、他の形態のダイオードにおいても効果的である。すなわち、図10に示すダイオード66のように、実施例1のダイオード2において、nカソード領域6にpカソードショート領域64を設けた構成とすることもできるし、図11に示すダイオード68のように、実施例2のダイオード32において、nカソード領域6にpカソードショート領域64を設けた構成とすることもできるし、図12に示すダイオード70のように、実施例3のダイオード42において、nカソード領域6にpカソードショート領域64を設けた構成とすることもできる。実施例6図13に示すように、本実施例の半導体装置72は、実施例3のダイオード42とほぼ同様の構成を備えている。半導体装置72では、pアノード領域14の上側表面において、トレンチ44に隣接する箇所に、高濃度n型半導体領域であるnエミッタ領域74が形成されている。本実施例では、nエミッタ領域74の不純物濃度は1×1017~5×1020[cm3]程度である。nエミッタ領域74は、アノード電極22とオーミック接合によって接合している。本実施例の半導体装置72は、ドレイン電極に相当するカソード電極20と、ドレイン領域に相当するnカソード領域6と、nバッファ領域8と、n-ドリフト領域10と、ボディ領域に相当するpアノード領域14と、ソース領域に相当するnエミッタ領域74と、ソース電極に相当するアノード電極22と、nエミッタ領域74とn-ドリフト領域10の間のpアノード領域14に対して絶縁膜46を挟んで対向する、ゲート電極に相当するトレンチ電極48を備える縦型のMOSFETの構造を有している。実施例3のダイオード42と同様に、本実施例の半導体装置72によれば、寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例3のダイオード42と同様に、本実施例の半導体装置72によれば、逆バイアスに対する耐圧を向上することができる。実施例7図14に示すように、本実施例の半導体装置82は、実施例4のダイオード52とほぼ同様の構成を備えている。半導体装置82では、pアノード領域14の上側表面において、トレンチ44に隣接する箇所に、nエミッタ領域74が形成されている。nエミッタ領域74は、アノード電極22とオーミック接合によって接合している。本実施例の半導体装置82は、ドレイン電極に相当するカソード電極20と、ドレイン領域に相当するnカソード領域6と、nバッファ領域8と、n-ドリフト領域10と、ボディ領域に相当するpアノード領域14と、ソース領域に相当するnエミッタ領域74と、ソース電極に相当するアノード電極22と、nエミッタ領域74とn-ドリフト領域10の間のpアノード領域14に対して絶縁膜46を挟んで対向する、ゲート電極に相当するトレンチ電極48を備える縦型のMOSFETの構造を有している。実施例4のダイオード52と同様に、本実施例の半導体装置82によれば、寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例4のダイオード52と同様に、本実施例の半導体装置82によれば、逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を抑制することができる。実施例8図15に示すように、本実施例の半導体装置102は、シリコンの半導体基板104を用いて形成されている。半導体装置102は、IGBT領域106と、ダイオード領域108を備えている。IGBT領域106において、半導体基板104は、高濃度p型半導体領域であるpコレクタ領域110と、n型半導体領域であるnバッファ領域112と、低濃度n型半導体領域であるn-ドリフト領域114と、n型半導体領域であるnバリア領域116と、p型半導体領域であるpボディ領域118が順に積層されている。本実施例では、pコレクタ領域110の不純物濃度は1×1017~5×1020[cm3]程度であり、nバッファ領域112の不純物濃度は1×1016~1×1019[cm3]程度であり、n-ドリフト領域114の不純物濃度は1×1012~1×1015[cm3]程度であり、nバリア領域116の不純物濃度は1×1015~1×1018[cm3]程度であり、pボディ領域118の不純物濃度は1×1016~1×1019[cm3]程度である。また、nバリア領域116の厚みは0.5~3.0[μm]程度である。ダイオード領域108において、半導体基板104は、高濃度n型半導体領域であるnカソード領域120と、nバッファ領域112と、n-ドリフト領域114と、nバリア領域122と、p型半導体領域であるpアノード領域124が順に積層されている。本実施例では、nカソード領域120の不純物濃度は1×1017~5×1020[cm3]程度であり、nバリア領域122の不純物濃度は1×1015~1×1018[cm3]程度であり、pアノード領域124の不純物濃度は1×1016~1×1019[cm3]程度である。また、nバリア領域122の厚みは0.5~3.0[μm]程度である。半導体基板4の上側には、複数のトレンチ126が所定の間隔で形成されている。IGBT領域106において、トレンチ126は、pボディ領域118の上側表面からnバリア領域116を貫通して、n-ドリフト領域114の内部まで達している。トレンチ126の内部には、絶縁膜128で被覆されたゲート電極130が充填されている。pボディ領域118の上側表面において、トレンチ126に隣接する箇所には、高濃度n型半導体領域であるnエミッタ領域132が形成されている。nエミッタ領域132の不純物濃度は1×1017~5×1020[cm3]程度である。また、pボディ領域118の上側表面には、n型半導体領域であるnピラー領域134が形成されている。nピラー領域134の不純物濃度は1×1016~1×1019[cm3]程度である。nピラー領域134は、pボディ領域118を貫通して、nバリア領域116の上側表面まで達するように形成されている。さらに、pボディ領域118の上側表面には、高濃度p型半導体領域であるpコンタクト領域136が形成されている。pコンタクト領域136の不純物濃度は1×1017~1×1020[cm3]程度である。ダイオード領域108において、トレンチ126は、pアノード領域124の上側表面からnバリア領域122を貫通して、n-ドリフト領域114の内部まで達している。トレンチ126の内部には、絶縁膜138で被覆されたゲート電極140が充填されている。pアノード領域124の上側表面には、n型半導体領域であるnピラー領域142が形成されている。nピラー領域142の不純物濃度は1×1016~1×1019[cm3]程度である。nピラー領域142は、pアノード領域124を貫通して、nバリア領域122の上側表面まで達するように形成されている。また、pアノード領域124の上側表面には、高濃度p型半導体領域であるpコンタクト領域144が形成されている。pコンタクト領域144の不純物濃度は1×1017~1×1020[cm3]程度である。半導体基板104の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域149、151が積層されている。IGBT領域106では、ヘテロ半導体領域149がnピラー領域134の上側表面を覆うように積層されている。ヘテロ半導体領域149とnピラー領域134はヘテロ接合界面150を介してヘテロ接合している。ダイオード領域108では、ヘテロ半導体領域151がnピラー領域142の上側表面を覆うように積層されている。ヘテロ半導体領域151とnピラー領域142はヘテロ接合界面152を介してヘテロ接合している。本実施例では、ヘテロ半導体領域149、151は、例えば不純物としてリンが添加されたn型のゲルマニウムからなる。ヘテロ半導体領域149、151は、例えば半導体基板104の上側表面にゲルマニウムをエピタキシャル成長によって積層し、積層されたゲルマニウムをトリミングすることによって形成される。半導体基板104の下側表面には、金属製のコレクタ/カソード電極146が形成されている。コレクタ/カソード電極146は、pコレクタ領域110およびnカソード領域120とオーミック接合によって接合している。コレクタ/カソード電極146は、IGBT領域106においてはコレクタ電極として機能し、ダイオード領域108においてはカソード電極として機能する。半導体基板104の上側表面には、金属製のエミッタ/アノード電極148が形成されている。エミッタ/アノード電極148は、IGBT領域106のnエミッタ領域132、pコンタクト領域136およびヘテロ半導体領域149、およびダイオード領域108のpコンタクト領域144およびヘテロ半導体領域151とオーミック接合によって接合している。エミッタ/アノード電極148は、IGBT領域106においてはエミッタ電極として機能し、ダイオード領域108においてはアノード電極として機能する。IGBT領域106のゲート電極130は図示しない第1ゲート電極端子に導通している。ダイオード領域108のゲート電極140は、図示しない第2ゲート電極端子に導通している。以上のように、半導体装置102は、トレンチ型のIGBTとして機能するIGBT領域106とフリーホイーリングダイオードとして機能するダイオード領域108が逆並列に接続された構造を有している。半導体装置102の動作について説明する。ゲート電極130に電圧が印加されておらず、従ってIGBT領域106が駆動していない場合には、IGBT領域106は寄生ダイオードとして機能する。この状態で、エミッタ/アノード電極148とコレクタ/カソード電極146の間に順バイアスが印加されると、ダイオード領域108では、ヘテロ半導体領域151とnピラー領域142の間のヘテロ接合界面152を介して短絡する。nピラー領域142とnバリア領域122はほぼ同電位であるため、nバリア領域122とエミッタ/アノード電極148の電位差はヘテロ接合界面152での電圧降下とほぼ等しくなる。ヘテロ接合界面152での電圧降下は、pアノード領域124とnバリア領域122の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域144やpアノード領域124からn-ドリフト領域114への正孔の注入が抑制される。IGBT領域106では、ヘテロ半導体領域149とnピラー領域134の間のヘテロ接合界面150を介して短絡する。nピラー領域134とnバリア領域116はほぼ同電位であるため、nバリア領域116とエミッタ/アノード電極148の電位差はヘテロ接合界面150での電圧降下とほぼ等しくなる。ヘテロ接合界面150での電圧降下は、pボディ領域118とnバリア領域116の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域136やpボディ領域118からn-ドリフト領域114への正孔の注入が抑制される。エミッタ/アノード電極148とコレクタ/カソード電極146の間には、主にダイオード領域108のヘテロ半導体領域151、ヘテロ半導体領域151とnピラー領域142の間のヘテロ接合界面152、nピラー領域142、nバリア領域122、n-ドリフト領域114、nバッファ領域112、nカソード領域120を経由する順電流と、IGBT領域106のヘテロ半導体領域149、ヘテロ半導体領域149とnピラー領域134の間のヘテロ接合界面150、nピラー領域134、nバリア領域116、n-ドリフト領域114、nバッファ領域112、nカソード領域120を経由する順電流が流れる。次いで、エミッタ/アノード電極148とコレクタ/カソード電極146の間の電圧が順バイアスから逆バイアスに切り替わると、ダイオード領域108ではヘテロ接合界面152によって、IGBT領域106ではヘテロ接合界面150によって、逆電流が制限される。上述したように、ダイオード領域108では、順バイアスの印加時においてpコンタクト領域144およびpアノード領域124からn-ドリフト領域114への正孔の注入が抑制されており、IGBT領域106では、順バイアスの印加時においてpコンタクト領域136およびpボディ領域118からn-ドリフト領域114への正孔の注入が抑制されている。従って、半導体装置102は、逆回復電流が小さく、逆回復時間が短い。本実施例の半導体装置102によれば、n-ドリフト領域114のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、本実施例の半導体装置102では、エミッタ/アノード電極148とコレクタ/カソード電極146の間に逆バイアスが印加されると、IGBT領域106では、ヘテロ接合界面150から伸びる空乏層だけでなく、pボディ領域118とnバリア領域116の間のpn接合の界面から伸びる空乏層によっても電界が分担される。さらに、n-ドリフト領域114のトレンチ126の先端部近傍に電界が集中することで、ヘテロ接合界面150にかかる電界と、pボディ領域118とnバリア領域116の間のpn接合にかかる電界が軽減される。同様に、エミッタ/アノード電極148とコレクタ/カソード電極146の間に逆バイアスが印加されると、ダイオード領域108では、ヘテロ接合界面152から伸びる空乏層だけでなく、pアノード領域124とnバリア領域122の間のpn接合の界面から伸びる空乏層によっても電界が分担される。さらに、n-ドリフト領域114のトレンチ126の先端部近傍に電界が集中することで、ヘテロ接合界面152にかかる電界と、pアノード領域124とnバリア領域122の間のpn接合にかかる電界が軽減される。本実施例の半導体装置102によれば、逆バイアスに対する耐圧を向上することができる。実施例9図16に示すように、本実施例の半導体装置162は、実施例8の半導体装置102とほぼ同様の構成を備えている。半導体装置162は、シリコンの半導体基板164を用いて形成されている。半導体基板164は、実施例8の半導体基板104とほぼ同様の構成を備えている。半導体基板164では、IGBT領域106において、n-ドリフト領域114とnバリア領域116の間に、p型半導体領域であるp電界進展防止領域166が形成されており、ダイオード領域108において、n-ドリフト領域114とnバリア領域122の間に、p型半導体領域であるp電界進展防止領域168が形成されている。p電界進展防止領域166およびp電界進展防止領域168の不純物濃度は1×1015~1×1019[cm3]程度である。また、p電界進展防止領域166およびp電界進展防止領域168の厚みは0.5~3.0[μm]程度である。IGBT領域106において、トレンチ126は、pボディ領域118の上側表面からnバリア領域116およびp電界進展防止領域166を貫通して、n-ドリフト領域114の内部まで達している。ダイオード領域108において、トレンチ126は、pアノード領域124の上側表面からnバリア領域122およびp電界進展防止領域168を貫通して、n-ドリフト領域114の内部まで達している。本実施例の半導体装置162によれば、実施例8の半導体装置102と同様に、エミッタ/アノード電極148とコレクタ/カソード電極146の間に順バイアスが印加される際に、ダイオード領域108では、pコンタクト領域144およびpアノード領域124からn-ドリフト領域114への正孔の注入が抑制されており、IGBT領域106では、pコンタクト領域136およびpボディ領域118からn-ドリフト領域114への正孔の注入が抑制されている。従って、順バイアスから逆バイアスへ切り換わる際の、逆回復電流を小さくし、逆回復時間を短くすることができる。スイッチング損失を小さくすることが出来る。また、本実施例の半導体装置162によれば、エミッタ/アノード電極148とコレクタ/カソード電極146の間に逆バイアスが印加されると、IGBT領域106では、ヘテロ接合界面150から伸びる空乏層だけでなく、pボディ領域118とnバリア領域116の間のpn接合の界面から伸びる空乏層と、n-ドリフト領域114とp電界進展防止領域166の間のpn接合の界面から伸びる空乏層によっても電界が分担される。さらに、n-ドリフト領域114のトレンチ126の先端部近傍に電界が集中することで、ヘテロ接合界面150にかかる電界と、pボディ領域118とnバリア領域116の間のpn接合にかかる電界と、n-ドリフト領域114とp電界進展防止領域166の間のpn接合にかかる電界が軽減される。同様に、エミッタ/アノード電極148とコレクタ/カソード電極146の間に逆バイアスが印加されると、ダイオード領域108では、ヘテロ接合界面152から伸びる空乏層だけでなく、pアノード領域124とnバリア領域122の間のpn接合の界面から伸びる空乏層と、n-ドリフト領域114とp電界進展防止領域168の間のpn接合の界面から伸びる空乏層によっても電界が分担される。さらに、n-ドリフト領域114のトレンチ126の先端部近傍に電界が集中することで、ヘテロ接合界面152にかかる電界と、pアノード領域124とnバリア領域122の間のpn接合にかかる電界と、n-ドリフト領域114とp電界進展防止領域168の間のpn接合にかかる電界が軽減される。本実施例の半導体装置162によれば、逆バイアスに対する耐圧を向上することができる。また、本実施例の半導体装置162によれば、エミッタ/アノード電極148とコレクタ/カソード電極146の間に逆バイアスが印加される際に、ダイオード領域108ではp電界進展防止領域168とnバリア領域122の間のpn接合によって逆電流が制限されるので、ヘテロ接合界面152を通過するリーク電流が低減し、IGBT領域106では、p電界進展防止領域166とnバリア領域116の間のpn接合によって逆電流が制限されるので、ヘテロ接合界面150を通過するリーク電流が低減する。本実施例の半導体装置162によれば、逆バイアス印加時のリーク電流を低減することができる。さらに、本実施例の半導体装置162では、IGBT領域106のゲート電極130に電圧を印加してIGBT領域106を駆動する場合に、IGBT領域106においてコレクタ/カソード電極146からエミッタ/アノード電極148へ流れる電流がp電界進展防止領域166によって抑制されるため、IGBT領域106の飽和電流を低減することが出来る。実施例10図17に示すように、本実施例の半導体装置172は、実施例8の半導体装置102とほぼ同様の構成を備えている。本実施例の半導体装置172では、ダイオード領域108のnカソード領域120に、高濃度p型半導体領域であるpカソードショート領域174が、所定の間隔を隔てて複数形成されている点で、実施例8の半導体装置102と異なる。本実施例では、pカソードショート領域174の不純物濃度は1×1017~5×1020[cm3]程度である。本実施例の半導体装置172によれば、順バイアスの印加時において、nカソード領域120からn-ドリフト領域114への電子の注入が抑制されているので、実施例8の半導体装置102に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置172によれば、さらにスイッチング損失を小さくすることが出来る。実施例11図18に示すように、本実施例の半導体装置182は、実施例9の半導体装置162とほぼ同様の構成を備えている。本実施例の半導体装置182では、ダイオード領域108のnカソード領域120に、pカソードショート領域174が、所定の間隔を隔てて複数形成されている点で、実施例9の半導体装置162と異なる。本実施例の半導体装置182によれば、順バイアスの印加時において、nカソード領域120からn-ドリフト領域114への電子の注入が抑制されているので、実施例9の半導体装置162に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置182によれば、さらにスイッチング損失を小さくすることが出来る。実施例12図19に示すように、本実施例の半導体装置202は、シリコンの半導体基板204を用いて形成されている。半導体基板204は、高濃度n型半導体領域であるnカソード領域206と、n型半導体領域であるnバッファ領域208と、低濃度n型半導体領域であるn-ドリフト領域210が順に積層されている。本実施例では、nカソード領域206の不純物濃度は1×1017~5×1020[cm3]程度であり、nバッファ領域208の不純物濃度は1×1016~1×1019[cm3]程度であり、n-ドリフト領域210の不純物濃度は1×1012~1×1015[cm3]程度である。n-ドリフト領域210の上側表面には、n型半導体領域であるnバリア領域212が、所定の間隔を隔てて複数形成されている。nバリア領域212の上型表面には、p型半導体領域であるpアノード領域214が部分的に形成されている。pアノード領域214の上側表面には、n型半導体領域であるnピラー領域216が形成されている。nピラー領域216は、pアノード領域214を貫通して、nバリア領域212の上側表面まで達するように形成されている。また、pアノード領域214の上側表面には、高濃度p型半導体領域であるpコンタクト領域218と、高濃度n型半導体領域であるnエミッタ領域220がそれぞれ形成されている。本実施例では、nバリア領域212の不純物濃度は1×1015~1×1018[cm3]程度であり、pアノード領域214の不純物濃度は1×1016~1×1019[cm3]程度であり、nピラー領域216の不純物濃度は1×1016~1×1019[cm3]程度であり、pコンタクト領域218の不純物濃度は1×1017~1×1020[cm3]程度であり、nエミッタ領域220の不純物濃度は1×1017~5×1020[cm3]程度である。また、nバリア領域212の厚さは0.5~3.0[μm]程度である。半導体基板204の上側表面には、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域227が、nピラー領域216の上側表面を覆うように積層されている。本実施例では、ヘテロ半導体領域227は、例えば不純物としてリンが添加されたn型のゲルマニウムからなる。ヘテロ半導体領域227は、例えば半導体基板204の上側表面にゲルマニウムをエピタキシャル成長によって積層し、積層されたゲルマニウムをトリミングすることによって形成される。ヘテロ半導体領域227とnピラー領域216はヘテロ接合界面228を介してヘテロ接合している。半導体基板204の下側表面には、金属製のカソード電極222が形成されている。カソード電極222は、nカソード領域206とオーミック接合によって接合している。半導体基板204の上側表面には、金属製のアノード電極224と、金属製のゲート電極226が形成されている。アノード電極224は、pアノード領域214、pコンタクト領域218、ヘテロ半導体領域227およびnエミッタ領域220の一部とオーミック接合によって接合している。ゲート電極226は、絶縁膜230を介してn-ドリフト領域210、nバリア領域212、pアノード領域214およびnエミッタ領域220の一部と対向するように配置されている。ゲート電極226は、図示しないゲート電極端子に導通している。本実施例の半導体装置202は、ドレイン電極に相当するカソード電極222と、ドレイン領域に相当するnカソード領域206と、nバッファ領域208と、n-ドリフト領域210と、ボディ領域に相当するpアノード領域214と、ソース領域に相当するnエミッタ領域220と、ソース電極に相当するアノード電極224と、nエミッタ領域220とn-ドリフト領域210の間のpアノード領域214に対して絶縁膜230を挟んで対向するゲート電極226を備える縦型のMOSFETの構造を有している。本実施例の半導体装置202では、n-ドリフト領域210とpアノード領域214の間にnバリア領域212が形成されており、アノード電極224とヘテロ接合界面228を介してヘテロ接合するnピラー領域216を介して、nバリア領域212がアノード電極224と導通している。このような構成とすることによって、アノード電極224とカソード電極222の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。また、アノード電極224とカソード電極222の間の逆バイアスに対する耐圧を向上することができる。実施例13図20に示すように、本実施例の半導体装置232は、実施例12の半導体装置202とほぼ同様の構成を備えている。本実施例の半導体装置232も、実施例12の半導体装置202と同様に、縦型のMOSFETの構造を有している。本実施例の半導体装置232では、n-ドリフト領域210とnバリア領域212の間に、p型半導体領域であるp電界進展防止領域234が形成されている。p電界進展防止領域234の不純物濃度は1×1015~1×1019[cm3]程度である。また、p電界進展防止領域234厚さは0.5~3.0[μm]程度である。本実施例の半導体装置232によれば、実施例12の半導体装置202と同様に、アノード電極224とカソード電極222の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。また、本実施例の半導体装置232では、n-ドリフト領域210とnバリア領域212の間にp電界進展防止領域234が形成されているので、実施例12の半導体装置202に比べて、アノード電極224とカソード電極222の間の逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を低減することができる。実施例14図21に示すように、本実施例の半導体装置242は、実施例12の半導体装置202とほぼ同様の構成を備えている。本実施例の半導体装置232では、nカソード領域206において、高濃度p型半導体領域であるpコレクタ領域244が部分的に形成されている。本実施例では、pコレクタ領域244の不純物濃度は1×1017~5×1020[cm3]程度である。半導体装置242は、プレーナ型のIGBTとフリーホイーリングダイオードが逆並列に接続された構造を有している。すなわち、コレクタ電極に相当するカソード電極222と、pコレクタ領域244と、nバッファ領域208と、n-ドリフト領域210と、pアノード領域214と、nエミッタ領域220と、エミッタ電極に相当するアノード電極224と、絶縁膜230と、ゲート電極226によって、プレーナ型のIGBTを構成しており、カソード電極222と、nカソード領域206と、nバッファ領域208と、n-ドリフト領域210と、pアノード領域214と、pコンタクト領域218と、アノード電極224によって、フリーホイーリングダイオードを構成している。本実施例の半導体装置242は、上記のようなIGBTとダイオードのそれぞれについて、n-ドリフト領域210とpアノード領域214の間に形成されたnバリア領域212と、nバリア領域212と電気的に接続されたnピラー領域216と、nピラー領域216とアノード電極224を電気的に接続するように形成されており、nピラー領域216とヘテロ接合するヘテロ半導体領域227が付加された構成を有している。本実施例の半導体装置242では、アノード電極224とカソード電極222の間に順バイアスが印加される際に、pアノード領域214およびpコンタクト領域218からn-ドリフト領域210への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。また、本実施例の半導体装置242では、アノード電極224とカソード電極222の間に逆バイアスが印加されると、ヘテロ接合界面228から伸びる空乏層だけでなく、pアノード領域214とnバリア領域212の間のpn接合の界面から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。実施例15図23に示すように、本実施例の半導体装置252は、実施例14の半導体装置242とほぼ同様の構成を備えている。本実施例の半導体装置252では、n-ドリフト領域210とnバリア領域212の間に、p型半導体領域であるp電界進展防止領域234が形成されている。p電界進展防止領域234の不純物濃度は1×1015~1×1019[cm3]程度である。また、p電界進展防止領域234厚さは0.5~3.0[μm]程度である。半導体装置252は、プレーナ型のIGBTとフリーホイーリングダイオードが逆並列に接続された構造を有している。本実施例の半導体装置252によれば、アノード電極224とカソード電極222の間に順バイアスが印加される際に、pアノード領域214およびpコンタクト領域218からn-ドリフト領域210への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。また、本実施例の半導体装置252では、アノード電極224とカソード電極222の間に逆バイアスが印加されると、ヘテロ接合界面228から伸びる空乏層だけでなく、pアノード領域214とnバリア領域212の間のpn接合の界面から伸びる空乏層と、p電界進展防止領域234とn-ドリフト領域210の間のpn接合から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。また、本実施例の半導体装置252では、p電界進展防止領域234とn-ドリフト領域210の間のpn接合によって、逆電流が制限される。従って、ヘテロ接合界面228を通過するリーク電流が低減される。さらに、本実施例の半導体装置252では、ゲート電極226に電圧を印加してIGBTを駆動する場合に、コレクタ電極に相当するカソード電極222からエミッタ電極に相当するアノード電極224へ流れる電流がp電界進展防止領域234によって抑制されるため、IGBTの飽和電流を低減することができる。実施例16図23に示すように、本実施例のダイオード302は、実施例1のダイオード2とほぼ同様の構成を備えている。本実施例のダイオード302は、nピラー領域16とヘテロ半導体領域23の代わりに、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域16aを備えている。ヘテロ半導体領域16aは、例えば、半導体基板4の上側表面にpアノード領域14を貫通してnバリア領域12まで達するトレンチを形成し、そのトレンチに例えば不純物としてリンが添加されたn型のゲルマニウムをエピタキシャル成長によって充填することで形成される。ヘテロ半導体領域16aはアノード電極22とオーミック接合しており、nバリア領域12とヘテロ接合界面24aを介してヘテロ接合している。本実施例のダイオード302では、アノード電極22とカソード電極20の間に順バイアスが印加されると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aを介して短絡する。このとき、nバリア領域12とアノード電極22の電位差はヘテロ接合界面24aでの電圧降下とほぼ等しくなる。ヘテロ接合界面24aでの電圧降下は、pアノード領域14とnバリア領域12の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域18やpアノード領域14からn-ドリフト領域10への正孔の注入が抑制される。次いで、アノード電極22とカソード電極20の間の電圧が順バイアスから逆バイアスに切り替わると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aによって逆電流が制限される。本実施例のダイオード302では、順バイアスの印加時においてpコンタクト領域18およびpアノード領域14からn-ドリフト領域10への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード302によれば、n-ドリフト領域10のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、本実施例のダイオード302では、アノード電極22とカソード電極20の間に逆バイアスが印加されると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aから伸びる空乏層だけでなく、pアノード領域14とnバリア領域12の間のpn接合の界面から伸びる空乏層によっても電界が分担される。これにより、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aにかかる電界が軽減される。本実施例のダイオード302によれば、逆バイアスに対する耐圧を向上することが出来る。実施例17図24に示すように、本実施例のダイオード304は、実施例2のダイオード32とほぼ同様の構成を備えている。本実施例のダイオード304は、nピラー領域16とヘテロ半導体領域23の代わりに、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域16aを備えている。ヘテロ半導体領域16aは、例えば、半導体基板34の上側表面にpアノード領域14を貫通してnバリア領域12まで達するトレンチを形成し、そのトレンチに例えば不純物としてリンが添加されたn型のゲルマニウムをエピタキシャル成長によって充填することで形成される。ヘテロ半導体領域16aはアノード電極22とオーミック接合しており、nバリア領域12とヘテロ接合界面24aを介してヘテロ接合している。ダイオード304の動作について説明する。アノード電極22とカソード電極20の間に順バイアスが印加されると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aを介して短絡する。このとき、nバリア領域12とアノード電極22の電位差はヘテロ接合界面24aでの電圧降下とほぼ等しくなる。ヘテロ接合界面24aでの電圧降下は、pアノード領域14とnバリア領域12の間のpn接合のビルトイン電圧よりも十分に小さいので、pコンタクト領域18やpアノード領域14からn-ドリフト領域10への正孔の注入が抑制される。なお、nバリア領域12とp電界進展防止領域36の間にはpn接合が存在するが、p電界進展防止領域36のp型不純物濃度は低く、p電界進展防止領域36の厚みは薄いため、アノード電極22とカソード電極20の間の順電流に及ぼす影響は少ない。次いで、アノード電極22とカソード電極20の間の電圧が順バイアスから逆バイアスに切り替わると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aによって逆電流が制限される。また、n-ドリフト領域10とp電界進展防止領域36の間のpn接合によっても逆電流が制限される。上述したように、本実施例のダイオード304では、順バイアスの印加時においてpコンタクト領域18およびpアノード領域14からn-ドリフト領域10への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード304によれば、n-ドリフト領域10のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。また、本実施例のダイオード304では、アノード電極22とカソード電極20の間に逆バイアスが印加されると、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aから伸びる空乏層だけでなく、pアノード領域14とnバリア領域12の間のpn接合の界面から伸びる空乏層と、n-ドリフト領域10とp電界進展防止領域36の間のpn接合の界面でも電界が分担される。これにより、ヘテロ半導体領域16aとnバリア領域12の間のヘテロ接合界面24aにかかる電界と、pアノード領域14とnバリア領域12の間のpn接合にかかる電界が軽減される。本実施例のダイオード304によれば、逆バイアスに対する耐圧を向上することが出来る。その他の実施例図7に示すダイオード42、図8に示すダイオード52、図9に示すダイオード62、図10に示すダイオード66、図11に示すダイオード68、図12に示すダイオード70のそれぞれにおいて、nピラー領域16とヘテロ半導体領域23を上述のヘテロ半導体領域16aで置き換えることによって、図25に示すダイオード306、図26に示すダイオード308、図27に示すダイオード310、図28に示すダイオード312、図29に示すダイオード314、図30に示すダイオード316のように構成することもできる。また、図13に示す半導体装置72、図14に示す半導体装置82のそれぞれにおいて、nピラー領域16とヘテロ半導体領域23を上述のヘテロ半導体領域16aで置き換えることによって、図31に示す半導体装置318、図32に示す半導体装置320のように構成することもできる。また、図15に示す半導体装置102、図16に示す半導体装置162、図17に示す半導体装置172、図18に示す半導体装置182のそれぞれにおいて、nピラー領域134、142とヘテロ半導体領域149、151を、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域134a、142aで置き換えることによって、図33に示す半導体装置322、図34に示す半導体装置324、図35に示す半導体装置326、図36に示す半導体装置328のように構成することもできる。ここで、ヘテロ半導体領域134aは、エミッタ/アノード電極148とオーミック接合しており、pボディ領域118を貫通しており、nバリア領域116とヘテロ接合界面150aを介してヘテロ接合している。ヘテロ半導体領域142aは、エミッタ/アノード電極148とオーミック接合しており、pアノード領域124を貫通しており、nバリア領域122とヘテロ接合界面152aを介してヘテロ接合している。また、図19に示す半導体装置202、図20に示す半導体装置232、図21に示す半導体装置242、図22に示す半導体装置252のそれぞれにおいて、nピラー領域216とヘテロ半導体領域227を、シリコンよりバンドギャップが小さい半導体からなるヘテロ半導体領域216aで置き換えることによって、図37に示す半導体装置330、図38に示す半導体装置332、図39に示す半導体装置334、図40に示す半導体装置336のように構成することもできる。ここで、ヘテロ半導体領域216aは、アノード電極224とオーミック接合しており、pアノード領域214を貫通しており、nバリア領域212とヘテロ接合界面228aを介してヘテロ接合している。以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、上記ではカソード領域、ドリフト領域、アノード領域、電界進展防止領域、バリア領域等を備える半導体基板がシリコンからなり、ヘテロ半導体領域がゲルマニウムからなる場合について説明したが、本発明は他の半導体材料の組み合わせについても適用することができる。例えば、半導体基板がシリコンからなり、ヘテロ半導体領域がシリコンゲルマニウムからなる構成としてもよい。あるいは、半導体基板がシリコンカーバイドからなり、ヘテロ半導体領域がシリコンからなる構成としてもよい。あるいは、半導体基板が窒化ガリウムからなり、ヘテロ半導体領域がシリコンからなる構成としてもよい。あるいは、半導体基板がガリウム砒素からなり、ヘテロ半導体領域がシリコンからなる構成としてもよい。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。