"受信したアナログ信号を第1のクロック信号に同期してサンプリングし、制御信号に基づいて第1のアナログ電圧及び第2のアナログ電圧を生成するアナログ電圧生成部と、第2のクロック信号に同期して前記第1のアナログ電圧と前記第2のアナログ電圧の大きさを比較する比較部と、前記第1のアナログ電圧と前記第2のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第1のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、前記第2のクロック信号を生成するクロック信号生成部と、前記第2のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第1のアナログ電圧と前記第2のアナログ電圧の中心電圧を調整する中心電圧調整部と、を有することを特徴とするAD変換回路。前記中心電圧調整部は、前記比較部の入力端子に接続された複数の容量素子と、複数のスイッチを有し、前記複数のスイッチにより電源電圧を印加する容量素子を選択することで、前記中心電圧を調整することを特徴とする請求項1記載のAD変換回路。前記中心電圧調整部は、前記信号遷移の回数が前記閾値以上になると、段階的に前記入力トランジスタに流れる電流が増加するように、前記中心電圧を調整することを特徴とする請求項1または2に記載のAD変換回路。前記クロック信号生成部は、前記信号遷移の回数を計数して計数結果に応じて前記第2のクロック信号の周期を変更する回路を有し、前記中心電圧調整部は、前記計数結果を前記閾値と比較し、前記信号遷移の回数が前記閾値以上か否かを判定することを特徴とする請求項1乃至3の何れか一項に記載のAD変換回路。前記中心電圧調整部は、前記計数結果を複数の閾値と比較し、前記信号遷移の回数と前記複数の閾値との大きさに応じて、段階的に前記電流が増加するように、前記中心電圧を調整することを特徴とする請求項1乃至4の何れか一項に記載のAD変換回路。受信したアナログ信号を第1のクロック信号に同期してサンプリングし、制御信号に基づいて第1のアナログ電圧及び第2のアナログ電圧を生成し、比較部が第2のクロック信号に同期して前記第1のアナログ電圧と前記第2のアナログ電圧の大きさを比較し、前記第1のアナログ電圧と前記第2のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第1のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、前記第2のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第1のアナログ電圧と前記第2のアナログ電圧の中心電圧を調整する、ことを特徴とするAD変換方法。上記のように、従来の逐次比較型のAD変換回路では、比較が進むごとにサンプル電圧と比較対象電圧の電圧差が小さくなる。差動のアナログ信号が用いられる場合も同様に、比較が進むごとに比較部に入力される2つの入力信号の電圧差が小さくなる。つまり、下位ビットの判定時ほど、比較部に入力される2つの入力信号の電圧差が小さくなる。このように比較部に入力される2つの入力信号の電圧差が小さくなると、比較部において比較結果が得られるまでの時間が長くなり、それに合わせて、比較部の動作クロックの周波数が低下する。その結果として、AD変換時間が長くなるという問題があった。発明の一観点によれば、受信したアナログ信号を第1のクロック信号に同期してサンプリングし、制御信号に基づいて第1のアナログ電圧及び第2のアナログ電圧を生成するアナログ電圧生成部と、第2のクロック信号に同期して前記第1のアナログ電圧と前記第2のアナログ電圧の大きさを比較する比較部と、前記第1のアナログ電圧と前記第2のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第1のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、前記第2のクロック信号を生成するクロック信号生成部と、前記第2のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第1のアナログ電圧と前記第2のアナログ電圧の中心電圧を調整する中心電圧調整部と、を備えたAD変換回路が提供される。また、発明の一観点によれば、受信したアナログ信号を第1のクロック信号に同期してサンプリングし、制御信号に基づいて第1のアナログ電圧及び第2のアナログ電圧を生成し、比較部が第2のクロック信号に同期して前記第1のアナログ電圧と前記第2のアナログ電圧の大きさを比較し、前記第1のアナログ電圧と前記第2のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第1のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、前記第2のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第1のアナログ電圧と前記第2のアナログ電圧の中心電圧を調整する、AD変換方法が提供される。開示のAD変換回路及びAD変換方法によれば、ビット判定時に比較部での比較時間が長くなることを抑制できるため、AD変換時間が長くなることを抑制できる。以下、本発明の実施の形態を、図面を参照しつつ説明する。図1は、本実施の形態のAD変換回路の一例を示す図である。図1に示されているAD変換回路10は、差動信号である2つのアナログ信号を入力する逐次変換型のAD変換回路であり、アナログ電圧生成部11、比較部12、クロック信号生成部14、中心電圧VCM調整部15を有している。アナログ電圧生成部11は、端子Vip,Vimを介して受信したアナログ信号を、端子CKを介して受信したクロック信号以下外部クロック信号Φsと呼ぶに同期してサンプリングする。すなわち、アナログ電圧生成部11は、外部クロック信号Φsの信号遷移のタイミングたとえば、立ち上がりタイミングでのアナログ信号の電圧値を保持する。アナログ電圧生成部11は、サンプリングしたアナログ信号と、制御部13から供給される制御信号に基づいて、比較部12に入力する2つのアナログ電圧を生成する。詳細は後述するが、アナログ電圧生成部11は、たとえば、複数の容量素子とスイッチを有する、電荷再分配型のDA変換回路である。比較部12は、非反転入力端子と反転入力端子-を介して、アナログ電圧生成部11で生成された2つのアナログ電圧を入力する。そして、比較部12は、クロック信号生成部14で生成されるクロック信号Φcに同期して2つのアナログ電圧を比較し、比較結果を出力する。なお、図1に示されている例において、比較部12は、比較結果として相補の出力信号を出力する。制御部13は、クロック信号Φcを受けて、比較部12による比較の度に、アナログ電圧生成部11で生成される2つのアナログ電圧の電圧差を縮小させていく制御信号をアナログ電圧生成部11に送出する。そして、制御部13は、比較部12の比較結果に基づいて、サンプリングしたアナログ信号に応じたデジタル信号を生成し、端子OUTから出力する。クロック信号生成部14は、クロック信号Φcを生成する。また、クロック信号生成部14は、比較部12での比較時間に応じてクロック信号Φcの周期を変更する。クロック信号生成部14は、比較部12から2つの相補の出力信号を受ける。詳細は後述するが、この2つの相補の出力信号は、比較部12において比較が完了すると、一方が1、他方が0となり、比較が完了していないときには、両方同じ値となる。クロック信号生成部14は、比較部12の出力信号をもとに、比較時間が経過してから比較が完了してから、次の比較を行えるように、比較部12の動作クロックであるクロック信号Φcの周期を変更する。中心電圧調整部15は、クロック信号Φcの信号遷移の回数が閾値以上になると、比較部12の入力トランジスタに流れる電流が増加するように、比較部12に入力される2つのアナログ電圧の中心電圧を調整する。図1には、比較部12に入力される2つのアナログ電圧比較部12の2入力の電圧差とクロック信号Φcの例が示されている。横軸は時間、縦軸は電圧である。図1に示されているように、アナログ電圧生成部11で生成される2つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。比較部12は、入力される2つのアナログ電圧の電圧差が小さくなるにつれて、比較時間が長くなる傾向がある。言い換えると、デジタル信号の下位ビットの値を判定するための比較の際に、比較時間が長くなる傾向がある。詳細は後述するが、比較時間は、比較部12の入力トランジスタに流れる電流が増加すると短縮される。そこで、本実施の形態のAD変換回路10では、中心電圧調整部15が、クロック信号Φcの信号遷移の回数が閾値以上のときに、比較部12の入力トランジスタに流れる電流が増加するように、比較部12の2入力の中心電圧を調整する。図1には、2入力の中心電圧が増加すると、入力トランジスタに流れる電流が増加する比較部12図2参照を適用したときの波形が示されている。クロック信号Φcの信号遷移として、信号の立ち下がり回数が3回以上の場合に、中心電圧がVCM1からVCM2に増加されている。このように、クロック信号Φcの信号遷移が閾値以上のときに、入力トランジスタに流れる電流が増加するように中心電圧を調整することで、たとえば、下位ビットの値の判定の際に、比較部12での比較時間が長くなることを抑制できる。クロック信号Φcの周期は比較部12での比較時間に応じて変更されるので、比較時間を短縮することで、クロック信号Φcの周波数の低下が抑制される。その結果としてAD変換時間が長くなることを抑制できる。また、逐次比較の際の全ての期間で、比較部12の入力トランジスタに流れる電流を増加させるのではなく、クロック信号Φcの信号遷移が閾値以上のときに、増加させるようにしたことで、消費電力の増加を抑制できる。以下、図1に示したAD変換回路10の一部をより詳細に説明する。比較部12図2は、比較部の一例を示す図である。比較部12は、高速動作の観点から、たとえば、図2のようなラッチ型の回路で実現される。図2に示されている比較部12は、2つのアナログ電圧Vap,Vamを入力する入力トランジスタであるnチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistor以下nMOSと略す20,21を有する。さらに、比較部12は、nMOS22,23、pチャネル型MOSFET以下pMOSと略す24,25,26,27、インバータ回路28,29,30,31を有する。nMOS20,21のゲートは、図1に示したアナログ電圧生成部11及び中心電圧調整部15に接続されており、アナログ電圧生成部11で生成され、中心電圧調整部15で中心電圧が調整された2つのアナログ電圧Vap,Vamが印加される。nMOS20のドレインはnMOS22のソースに接続されており、nMOS21のドレインはnMOS23のソースに接続されている。nMOS20,21のソースは接地されている。nMOS22,23のゲートは、互いのドレインに接続されている。nMOS22のドレインは、さらにpMOS24,25のドレインに接続されており、nMOS23のドレインは、さらにpMOS26,27のドレインに接続されている。pMOS24,27のゲートは、図1に示したクロック信号生成部14に接続されており、クロック信号Φcがクロック信号生成部14から供給される。pMOS25,26のゲートは、互いのドレインに接続されている。pMOS24~27のソースは、電源線VDDに接続されている。インバータ回路28の入力端子は、nMOS22のドレインとpMOS24,25のドレイン間に接続されている。インバータ回路28の出力端子は、インバータ回路29の入力端子に接続されている。インバータ回路30の入力端子は、nMOS23のドレインとpMOS26,27のドレイン間に接続されている。インバータ回路30の出力端子は、インバータ回路31の入力端子に接続されている。インバータ回路29,31の出力端子は、図1に示した制御部13及びクロック信号生成部14に接続されており、比較部12における比較結果である出力信号QOp,QOmが制御部13及びクロック信号生成部14に供給される。nMOS22のドレインと、pMOS24,25のドレイン間の電圧を電圧Vom、nMOS23のドレインと、pMOS26,27のドレイン間の電圧を電圧Vopとすると、比較動作の際、電圧Vop,Vomは、たとえば、以下のように変化する。図3は、VapがVamより十分大きい場合の電圧Vop,Vomの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。比較部12のリセット時には、pMOS24,27のゲートにLLowレベルのクロック信号Φcが供給される。それにより、pMOS24,27がオンし、nMOS20,21にアナログ電圧Vap,Vamが印加されていない状態では、nMOS20,21はオフ状態となり、電圧Vop,Vomは、電源線VDDに印加されている電源電圧Vddとなっている。また、nMOS22,23はオン状態となっている。nMOS20,21のゲートにアナログ電圧Vap,Vamが印加されるとタイミングt1、その電圧に比例して流れるnMOS20,21のドレイン-ソース間に流れる電流Ip,Imにより、電圧Vop,Vomが減少していく。アナログ電圧Vapがアナログ電圧Vamよりも十分大きい場合、電流Ipが電流Imよりも十分多く流れる。このとき、nMOS22のゲート電圧と比べてnMOS23のゲート電圧が低下するので、電流Ipと電流Imの差が顕著になり、電圧Vomが減少するスピードは、電圧Vopが減少するスピードよりも顕著に速くなる。そして、電圧VomがpMOS26の閾値電圧Vpthに達するとタイミングt2、pMOS26がオンし電圧Vopが上昇する。これにより、nMOS22のゲート電圧が上昇するため電流Ipはさらに多く流れ、電圧Vomの減少スピードが増す。そして、電圧Vomが、nMOS23の閾値電圧Vnthに達するとタイミングt3、nMOS23はオフし、電圧Vopは電源電圧のレベルにクリップされ、電圧Vomは、グランドレベルGNDにクリップされる。これによりインバータ回路31の出力信号QOpの信号レベルはHHighレベルまたは1となり、インバータ回路29の出力信号QOmの信号レベルはLレベルまたは0となる。上記の例では、アナログ電圧Vap,Vamが、比較部12の入力トランジスタであるnMOS20,nMOS21のゲートに印加されて、電圧Vop,Vomが一定電圧になるまで、タイミングt1からタイミングt3までの時間がかかることになる。つまり、タイミングt1からタイミングt3までの時間が、比較時間を決めていることになる。図4は、VapとVamの差が小さい場合の電圧Vop,Vomの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。前述したように、比較部12のリセット時には、電圧Vop,Vomは、電源線VDDに印加されている電源電圧Vddとなっている。nMOS20,21のゲートにアナログ電圧Vap,Vamが印加されるとタイミングt4、その電圧に比例して流れる電流Ip,Imにより、電圧Vop,Vomが減少していく。しかし、アナログ電圧Vapとアナログ電圧Vamの差が小さい場合、電流Ipと電流Imがほぼ同じとなる。この場合、nMOS22,nMOS23のゲート電圧はほぼ同様に低下していくため、電流Ipと電流Imに差がつきにくく、電圧Vomと電圧Vopが減少するスピードは、比較的遅くなる。アナログ電圧Vapがアナログ電圧Vamよりわずかに大きい場合、電圧Vomが電圧Vopよりもわずかに速く閾値電圧Vpthに達するタイミングt5。これによりpMOS26がオンし、電圧Vopが上昇する。そのため、nMOS22のゲート電圧が上昇し、電流Ipが多く流れ、電圧Vomの減少スピードが増す。そして、電圧Vomが、nMOS23の閾値電圧Vnthに達するとタイミングt6、nMOS23はオフし、電圧Vopは電源電圧のレベルにクリップされ、電圧Vomは、グランドレベルGNDにクリップされる。これによりインバータ回路31の出力信号QOpの信号レベルはHレベルまたは1となり、インバータ回路29の出力信号QOmの信号レベルはLレベルまたは0となる。このように、アナログ電圧Vap,Vamの差が小さい場合、電圧Vop,Vomが一定電圧になるまでの時間が、アナログ電圧Vap,Vamの差が大きい場合より長くなり、比較時間が長くなる。なお、比較部12の入力トランジスタであるnMOS20,21に流れる電流Ip,Imは、以下のように表せる。Ip∝βVap-Vth=βVCMΔV-Vth1Im∝βVam-Vth=βVCM-ΔV-Vth2ここで、βは、nMOS20,21の素子定数であり、ゲート幅、ゲート長、キャリアの移動度、ゲート絶縁膜の容量に応じた値になる。Vthは、nMOS20,21の閾値電圧であり、VCMは、アナログ電圧Vap,Vamの中心電圧同相電圧である。また、ΔVは、アナログ電圧Vap,Vamの中心電圧VCMからの差分である。上式1,2から、ΔVが固定のとき、中心電圧VCMを増加することで電流Ip,Imを増加できることがわかる。図5は、中心電圧を増加したときの電圧Vop,Vomの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。点線は、図4で示した電圧Vop,Vomの変化を示している。図5では、アナログ電圧Vap,Vamの中心電圧VCMが、図4に示した電圧Vop,Vomの特性を得た場合よりも大きい場合の、電圧Vop,Vomの変化例が示されている。中心電圧VCMが大きくなると、電流Ip,Imが増加して電圧Vop,Vomの減少スピードが増し、電圧Vomが図4に示した場合よりも速く閾値電圧Vpthに達するタイミングt5a。これにより、電圧Vopが電源電圧のレベルにクリップされ、電圧VomがグランドレベルGNDにクリップされるタイミングも早まり、比較時間を短縮できる。図5に示される例では、図4に示したタイミングt6よりも早いタイミングt6aにて、電圧Vopが電源電圧のレベルにクリップされ、電圧VomがグランドレベルGNDにクリップされている。図2に示されるような比較部12が用いられる場合、本実施の形態のAD変換回路10では、中心電圧調整部15が、比較部12に入力されるアナログ電圧Vap,Vamの中心電圧VCMを増加させることで、比較時間を短縮できる。なお、比較部12は、図2に示したような回路に限定されない。たとえば、入力トランジスタとして、pMOSを用いてもよい。その場合、中心電圧調整部15は、アナログ電圧Vap,Vamの中心電圧VCMをマイナス側に増加することで、電流Ip,Imを増加させ、比較時間を短縮させることができる。クロック信号生成部14図6は、クロック信号生成部の一例を示す図である。クロック信号生成部14は、XOR排他的論理和回路41、遅延回路42、論理回路43、遅延量調整回路44を有している。XOR回路41は、比較部12の出力信号QOp,QOmを入力して、これらの排他的論理和を出力する。遅延回路42はXOR回路41の出力信号を遅延させて反転することで、パルス信号を生成する。論理回路43は、遅延回路42で生成されたパルス信号と、外部からready信号を受信して、たとえば、ready信号がHレベルからLレベルに変化すると、クロック信号ΦcをHレベルにする。それ以降、ready信号がLレベル状態にとどまると、論理回路43は、遅延回路42が出力するパルス信号をクロック信号Φcとして出力する。遅延量調整回路44は、たとえば、外部クロック信号Φsの1サイクルの間に発生するクロック信号Φcの立ち下がりの信号遷移の回数を計数し、計数値countを出力し、中心電圧調整部15に供給する。また、遅延量調整回路44は、計数値が所定の値より大きい場合は遅延回路42における遅延量を増加させ、所定の値より小さい場合は遅延量を減少させることで、生成されるクロック信号Φcの周期を変更する。図7は、アナログ信号を8ビットのデジタル信号に変換する際のAD変換回路の動作例を示すタイミングチャートである。図7には、外部クロック信号Φs、クロック信号Φc、クロック信号Φcの信号遷移の計数値立ち下がりエッジの計数値、AD変換回路10の状態が示されている。外部クロック信号ΦsがHレベルに立ち上がるとタイミングt10、アナログ電圧生成部11にてアナログ信号がサンプリングされる。外部クロック信号ΦsがLレベルに立ち下がるとタイミングt11、サンプリングされたアナログ信号をデジタル信号に変換する際の各ビットの判定が行われる。まず最上位ビットbit8の判定が行われ、その後は、クロック信号Φcの立ち下がりエッジに同期して、bit7,bit6,bit5,bit4,bit3,bit2,bit1と、下位ビット側の判定が行われる。この間、クロック信号生成部14の遅延量調整回路44は、クロック信号Φcの立ち下がりエッジを計数し、外部クロック信号ΦsがHレベルに立ち上がるとタイミングt12、信号遷移の計数期間が終了する。クロック信号Φcの生成の際、遅延量調整回路44は、タイミングt11~t12の間に8ビットの判定が終わるように遅延量を調整している。図8は、クロック信号Φcの1周期を決める要素を説明する図である。クロック信号Φcの1周期は、図8に示されているように、比較部12での比較時間、遅延回路42での遅延時間Δt、比較部12のリセット時間に基づいて決定される。比較部12のリセット時間は比較部12の2入力の電圧差によらず、ほぼ一定の時間であり、Δtも遅延量調整回路44での調整後には一定となる。しかし、前述したように、比較時間は、比較部12の2入力の電圧差が小さいと長くなる。図9は、比較部の2入力の中心電圧が一定の場合の、2入力の電圧差とクロック信号Φcの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図9では、6ビットのAD変換動作を行う場合に得られる比較部12の2入力の電圧差とクロック信号Φcの例が示されている。アナログ電圧生成部11で生成される2つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。前述のように、比較部12での比較時間は、入力される2つのアナログ電圧の電圧差が小さくなるにつれて長くなる。また、クロック信号Φcの周期は、比較時間によって可変するので、比較時間が長くなるとクロック信号Φcの周期も、図9に示すように長くなる。そこで、本実施の形態のAD変換回路10では、中心電圧調整部15が、図1に示したように、クロック信号Φcの立ち下がりエッジを3回検出すると中心電圧を引き上げることで、比較時間が長くなることを抑制している。アナログ電圧生成部11及び中心電圧調整部15図10は、アナログ電圧生成部及び中心電圧調整部の一例を示す図である。図10には、5ビットのAD変換に用いられるアナログ電圧生成部の例が示されている。アナログ電圧生成部11は、たとえば、図10に示されているように、電荷再分配型のDA変換回路であり、複数の容量素子を有する容量素子部50,51、複数のスイッチを有するスイッチ部52,53,54,55を有する。容量素子部50,51は、図10の例では、それぞれ、容量値Cを有する容量素子を2つ、容量値がその2倍2C、4倍4C、8倍8C、16倍16Cの容量素子を1つずつ有している。容量素子部50の各容量素子の一端は、信号線80を介して、図1に示した比較部12の反転入力端子-に接続されている。容量素子部51の各容量素子の一端は、信号線81を介して、図1に示した比較部12の非反転入力端子に接続されている。容量素子部50の各容量素子の他端は、信号線82と接続するか否かを切り替えるスイッチ部52の各スイッチに接続されている。信号線82は、図1に示した端子Vipに接続されている。以下この端子Vipに入力されるアナログ信号の電圧についてもVipと表記する。容量素子部51の各容量素子の他端は、信号線83と接続するか否かを切り替えるスイッチ部53の各スイッチに接続されている。信号線83は、図1に示した端子Vimに接続されている。以下この端子Vimに入力されるアナログ信号の電圧についてもVimと表記する。容量素子部50の各容量素子のうち、容量値Cの1つの容量素子を除いたものの他端は、さらに、信号線84または信号線85と接続するか否かを切り替えるスイッチ部54の各スイッチに接続されている。信号線84,85には、AD変換回路10のAD変換範囲を決めるリファレンス電圧Vrp,Vrmが印加される。なお、容量素子部50の容量値Cの1つの容量素子の他端は、スイッチ部54において、信号線85と接続するか否かを切り替えるスイッチに接続されている。容量素子部51の各容量素子のうち、容量値Cの1つの容量素子を除いたものの他端は、さらに、信号線84または信号線85と接続するか否かを切り替えるスイッチ部55の各スイッチに接続されている。容量素子部51の容量値Cの1つの容量素子の他端は、スイッチ部55において、信号線84と接続するか否かを切り替えるスイッチに接続されている。スイッチ部52,53の各スイッチは、たとえば、nMOS、pMOSまたはCMOSであり、外部クロック信号Φsに同期してオンまたはオフする。たとえば、スイッチ部52,53の各スイッチは、外部クロック信号ΦsがHレベルに立ち上がるとオンし、Lレベルに立ち下がるとオフする。スイッチ部54,55の各スイッチは、たとえば、nMOS、pMOSまたはCMOSであり、比較部12での比較結果に応じて制御部13から出力される制御信号に基づいて、オンまたはオフされる。中心電圧調整部15は、中心電圧可変回路60、エッジ計数比較回路61、閾値供給回路62を有する。中心電圧可変回路60は、複数の容量素子を有する容量素子部70,71、複数のスイッチを有するスイッチ部72,73,74,75を有する。容量素子部70,71は、図10の例では、それぞれ、容量値Cを有する容量素子を4つ有している。容量素子部70の各容量素子の一端は、信号線80を介して、図1に示した比較部12の反転入力端子-に接続されている。容量素子部71の各容量素子の一端は、信号線81を介して、図1に示した比較部12の非反転入力端子に接続されている。容量素子部70の各容量素子の他端は、信号線82と接続するか否かを切り替えるスイッチ部72の各スイッチに接続されている。容量素子部71の各容量素子の他端は、信号線83と接続するか否かを切り替えるスイッチ部73の各スイッチに接続されている。容量素子部70の各容量素子の他端は、さらに、電源線VDDまたは接地線VSSと接続するか否かを切り替えるスイッチ部74の各スイッチに接続されている。容量素子部71の各容量素子の他端は、さらに、電源線VDDまたは接地線VSSと接続するか否かを切り替えるスイッチ部75の各スイッチに接続されている。スイッチ部72,73の各スイッチは、たとえば、nMOS、pMOSまたはCMOSであり、外部クロック信号Φsに同期してオンまたはオフする。たとえば、スイッチ部72,73の各スイッチは、外部クロック信号ΦsがHレベルに立ち上がるとオンし、Lレベルに立ち下がるとオフする。スイッチ部74,75の各スイッチは、たとえば、nMOSまたはpMOSであり、エッジ計数比較回路61から出力される制御信号ctrlに基づいて、オンまたはオフされる。エッジ計数比較回路61は、デジタル回路論理回路であり、クロック信号生成部14でのクロック信号Φcの信号遷移前述の例では立ち下がりエッジの回数の計数値countと、閾値供給回路62から供給される閾値とを比較する。そして、エッジ計数比較回路61は、計数値countが閾値以上か否かを判定する。さらに、エッジ計数比較回路61は、比較判定結果に基づいて、中心電圧可変回路60のスイッチ部72~75の各スイッチをオンまたはオフするための制御信号ctrlを生成し、出力する。たとえば、閾値が3の場合、エッジ計数比較回路61は、クロック信号Φcの立ち下がりエッジの計数値が3以上になると、中心電圧を増加させるための制御信号ctrlを中心電圧可変回路60に対して送出する。閾値供給回路62は、たとえば、レジスタであり、上記のような閾値を記憶している。なお、中心電圧調整部15は、閾値をAD変換回路10の外部から受信するようにしてもよい。中心電圧調整部15では、クロック信号生成部14で、クロック信号Φcの周期を変更するために用いられている遅延量調整回路44で計数された信号遷移の計数値countを用いることができるため、新たに計数値countを計数する回路を設けなくて済む。なお、図10に示されているように、信号線80において、アナログ電圧生成部11と中心電圧可変回路60との間には、スイッチS1の一端が接続されており、スイッチS1の他端には、中心電圧VCMが印加されている。また、信号線81において、アナログ電圧生成部11と中心電圧可変回路60との間には、スイッチS2の一端が接続されており、スイッチS2の他端には、中心電圧VCMが印加されている。スイッチS1,S2は、たとえば、nMOS、pMOSまたはCMOSであり、外部クロック信号Φsに同期してオンまたはオフする。図10では、アナログ信号のサンプリング時のスイッチの状態が示されている。サンプリング時には、スイッチ部52,53のスイッチは全てオン状態となり、スイッチ部54,55のスイッチは全てオフ状態となっている。このため、信号線82に印加される電圧Vipが容量素子部50の各容量素子に印加される。また、信号線83に印加される電圧Vimが容量素子部51の各容量素子に印加される。また、サンプリング時には、中心電圧可変回路60のスイッチ部72,73のスイッチは全てオン状態となり、スイッチ部74,75のスイッチは全てオフ状態となっている。このため、信号線82に印加される電圧Vipが容量素子部70の各容量素子に印加される。また、信号線83に印加される電圧Vimが容量素子部71の各容量素子に印加される。また、サンプリング時にはスイッチS1,S2はオン状態となり、信号線80,81には中心電圧VCMが印加される。図11は、AD変換時のアナログ電圧生成部及び中心電圧可変回路の一例の状態を示す図である。AD変換時には、アナログ電圧生成部11のスイッチ部52,53のスイッチは全てオフ状態となり、容量素子部50の容量素子と信号線82との接続が切断され、容量素子部51の容量素子と信号線83との接続が切断される。そして、容量素子部50,51の容量素子は、比較部12での比較結果に基づいて制御部13から送出される制御信号に応じて、スイッチ部54,55のスイッチにより信号線84または信号線85に接続される。また、AD変換時には、中心電圧可変回路60のスイッチ部72,73のスイッチは全てオフ状態となり、容量素子部70の容量素子と信号線82との接続が切断され、容量素子部71の容量素子と信号線83との接続が切断される。そして、容量素子部70,71の容量素子は、エッジ計数比較回路61から送出される制御信号に応じて、スイッチ部74,75のスイッチにより電源線VDDまたは接地線VSSに接続される。中心電圧可変回路60は、制御信号に応じて電源電圧Vddが印加される容量素子を選択することで、アナログ電圧Vam,Vapの中心電圧を調整する。また、AD変換時には、スイッチS1,S2はオフ状態となる。AD変換時において、比較部12の反転入力端子-に接続される信号線80に印加されるアナログ電圧Vamと、比較部12の非反転入力端子に接続される信号線81に印加されるアナログ電圧Vapは、以下の式で表される。Vap=VCM-VimkC/32CCaCbVrp32-kC/32CCaCbVrmCb/32CCaCbVdd3Vam=VCM-Vip32-kC/32CCaCbVrpkC/32CCaCbVrmCb/32CCaCbVdd4なお、kは、比較結果に応じて決定される1≦k≦32の整数である。また、Ca,Cbは、接地線VSSに接続される容量素子の容量値の合計と、電源線VDDに接続される容量素子の容量値の合計である。図11の例では、k=16、Ca=Cb=2Cとなっている。また、Vddは、電源線VDDに印加される電源電圧を示している。また、Vap-Vamは以下の式で表される。Vap-Vam=Vip-Vim-32-2kC/32CCaCbVrp-Vrm5また、2つのアナログ電圧Vap,Vamの中心電圧同相電圧は以下の式で表される。VapVam/2=VCM-VipVim/232C/32CCaCbVrpVrm/2Cb/32CCaCbVdd6式6において、VipVim/2とVrpVrm/2は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、電源電圧Vddを印加する容量素子の個数を変更してCbを変更し、式6の最終項を変えることで中心電圧を調整することができる。たとえば、Cbを大きくすることにより、中心電圧を大きくすることができる。そこで、エッジ計数比較回路61は、たとえば、クロック信号Φcの立ち下がりエッジの計数値が閾値以上になると、Ca=Cb=2Cとなっているものを、スイッチ部74,75のスイッチを切り替えて、Ca=C、Cb=3Cとする。これにより、比較部12の2入力の中心電圧を増加させることができ、下位の3ビットの判定の際には、前述した理由により比較部12での比較時間が長くなることを抑制することができる。なお、前述したように、逐次比較型のAD変換回路10は、逐次比較ごとに比較部12の2入力の電圧差を減少させていくものであるが、Cbだけ変化させると、式5より、Vap-Vamが変わってしまう。エッジ計数比較回路61は、CaCbが一定になるようにスイッチ部74,75のスイッチを制御することが、変換精度の劣化を防止するために望ましい。なお、式6からわかるように、Cbの代わりに電源電圧Vddを調整することでも、中心電圧を調整することができる。図12は、中心電圧調整部の変形例を示す図である。図10と同じ要素については同一符号を付している。図12に示されている中心電圧調整部15aは、中心電圧可変回路60aが、図10、図11に示したものと異なっており、スイッチ部74,75に相当する部分を設けていない。このような中心電圧可変回路60aにおいて、図12に示されている状態では、Ca=Cb=2Cである。AD変換時には、エッジ計数比較回路61は、スイッチ部74,75のスイッチのオンオフを制御し、電源線VDDに接続する容量素子と、接地線VSSに接続する容量素子の数を変更することにより、中心電圧を調整することができる。図12に示した中心電圧可変回路60aを用いた場合、Vap-Vamは以下の式で表される。Vap-Vam=32C/32CCaCbVip-Vim-32-2kC/32CCaCbVrp-Vrm7また、2つのアナログ電圧Vap,Vamの中心電圧同相電圧は以下の式で表される。VapVam/2=VCM-32C/32CCaCbVipVim/2-VrpVrm/2Ca-Cb/32CCaCbVdd8上式のVipVim/2とVrpVrm/2は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、式8からわかるように、Ca,Cbまたは電源電圧Vddを変更することで、中心電圧を調整することができる。ところで、図10~図12に示した中心電圧調整部15,15aは、複数段階で比較部12の入力トランジスタに流れる電流が増加するように、計数値countに応じて複数段階で、中心電圧を調整するようにしてよい。その場合、たとえば、閾値供給回路62は大きさの異なる複数の閾値を格納し、エッジ計数比較回路61に供給する。たとえば、閾値a<閾値b<閾値cという閾値a,b,cがエッジ計数比較回路61に供給された場合、エッジ計数比較回路61は、計数値countと閾値a,b,cとの大小を比較して、その結果に応じた制御信号ctrlを出力する。たとえば、計数値count<閾値aの場合、エッジ計数比較回路61は、中心電圧を最も低くする制御信号ctrlを出力する。閾値a≦計数値count<閾値bの場合、エッジ計数比較回路61は、中心電圧を1段階高くする制御信号ctrlを出力する。閾値b≦計数値count<閾値cの場合、エッジ計数比較回路61は、中心電圧をもう1段高くする制御信号ctrlを出力する。計数値count≧閾値cの場合、エッジ計数比較回路61は、中心電圧を最も高くする制御信号ctrlを出力する。図13は、段階的に中心電圧を増加させた場合の、比較部の2入力の電圧差とクロック信号Φcの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図13では、6ビットのAD変換動作を行う場合に得られる、比較部12の2入力の電圧差とクロック信号Φcの例が示されている。図13の例では、閾値a=3、閾値b=4、閾値c=5とした場合の、中心電圧の変化の様子が示されている。クロック信号Φcの立ち下がりエッジが3回検出され、計数値countが3となるタイミングt20で、中心電圧がVCMから1段階上がりVCMaとなっている。また、クロック信号Φcの立ち下がりエッジが4回検出され、計数値countが4となるタイミングt21で、中心電圧がさらに1段階上がりVCMbとなっている。また、クロック信号Φcの立ち下がりエッジが5回検出され、計数値countが5となるタイミングt22で、中心電圧がさらに1段階上がりVCMcとなっている。比較部12の2入力の電圧差は、下位ビットの判定を行う際により小さくなるが、最下位ビットから数ビット前では電圧差がある程度確保されているので、それ以下のビットの判定時ほど中心電圧を上げなくても変換速度を確保できる場合がある。その場合は、図13に示すように、徐々に中心電圧を調整していく方が電力上昇を抑えることができ、結果として平均電力を小さくできる。図14は、中心電圧を1段階で増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φcの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部12の入力トランジスタに流れる電流の様子を示している。クロック信号Φcの立ち下がりエッジが3回発生したタイミングで、中心電圧を増加させると、比較部12の入力トランジスタを流れる電流も増加する。この場合も、中心電圧を初めから増加させる場合よりも、消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。図15は、中心電圧を段階的に増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φcの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部12の入力トランジスタに流れる電流の様子を示している。図13に示したように、クロック信号Φcの立ち下がりエッジが3回、4回、5回、発生したタイミングt20,t21,t22で、段階的に中心電圧を増加させると、比較部12の入力トランジスタを流れる電流も段階的に増加する。この場合も、図14に示したように中心電圧を1段階で増加させる場合よりも、さらに消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。以上、実施の形態に基づき、本発明のAD変換回路及びAD変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、上記では、アナログ電圧生成部11や比較部12は、差動信号を入力するものとして説明したが、単相信号を入力するようなものであってもよい。"