"複数の半導体集積回路と、前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた半導体装置の製造法方法であって、前記複数の半導体集積回路を形成する半導体集積回路形成工程と、前記パッシベーション膜を形成するパッシベーション膜形成工程と、前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程と、前記半導体基板を400μm以下に薄板化する工程と、を含むことを特徴とする半導体装置の製造方法。前記パッシベーション膜は、前記複数の半導体集積回路に設けられた電極パッドを露出する開口部を有し、前記溝は、エッチングにより前記開口部と同時に形成することを特徴とする請求項1記載の半導体装置の製造方法。前記溝は、前記パッシベーション膜を貫通することを特徴とする請求項1または2記載の半導体装置の製造法方法。前記パッシベーション膜は、窒化膜であることを特徴とする請求項1ないし3のうち、いずれか一項記載の半導体装置の製造法方法。前記溝は、前記複数の半導体集積回路を囲むように形成することを特徴とする請求項1ないし4のうち、いずれか一項記載の半導体装置の製造法方法。前記溝は、前記スクライブ領域に設けられる電気特性評価用パターン及びアライメントマークの配設位置よりも前記半導体集積回路側に形成することを特徴とする請求項1ないし5のうち、いずれか一項記載の半導体装置の製造法方法。前記溝形成工程後に、前記スクライブ領域に対応する前記半導体基板を切断する切断工程をさらに有し、前記切断工程は、前記スクライブ領域に対応する前記半導体基板を切断しつつ、前記溝間に配置された前記パッシベーション膜を除去することを特徴とする請求項1ないし6のうち、いずれか一項記載の半導体装置の製造法方法。しかしながら、従来の半導体装置100では、図20に示した構造体上を覆うようにパッシベーション膜103として膜応力の大きい窒化膜を設けていたため、窒化膜の影響により半導体基板101-1に反りが発生してしまうという問題があった。また、半導体基板101-1に反りが発生した場合、搬送装置による半導体基板101-1の搬送ミス例えば、半導体基板101-1の落下や、半導体集積回路製造用装置及び検査装置における半導体基板101-1の吸着ミス等が発生してしまうという問題があった。このような問題は、半導体基板101-1の薄板化後の工程洗浄工程や検査工程等や、配線パターンの積層数の多い例えば、3層以上半導体装置において顕著であった。そこで、本発明は上記の点に鑑みてなされたものであり、パッシベーション膜に起因する半導体基板の反りを低減することのできる半導体装置の製造方法を提供することを目的とする。本発明の一観点によれば、複数の半導体集積回路12と、前記半導体集積回路12が形成される複数の回路形成領域Aと、該複数の回路形成領域Aの外周を囲むように設けられたスクライブ領域Bとを有する半導体基板11-1と、前記複数の半導体集積回路12及びスクライブ領域Bを覆うパッシベーション膜13とを備えた半導体装置10の製造法方法であって、前記複数の半導体集積回路12を形成する半導体集積回路形成工程と、前記パッシベーション膜13を形成するパッシベーション膜形成工程と、前記スクライブ領域B上に設けられた前記パッシベーション膜13に溝47を形成する溝形成工程と、前記半導体基板11-1を400μm以下に薄板化する工程と、を含むことを特徴とする半導体装置10の製造方法が提供される。本発明によれば、スクライブ領域B上に設けられたパッシベーション膜13に溝47を形成することにより、パッシベーション膜13が複数のエリアに分割されてパッシベーション膜13の膜応力が緩和されるため、パッシベーション膜13に起因する半導体基板11-1の反りを低減することができる。なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。本発明は、パッシベーション膜に起因する半導体基板の反りを低減することができる。次に、図面に基づいて本発明の実施の形態を説明する。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置の断面図である。図1において、Aは半導体集積回路12が形成される領域以下、回路形成領域Aとする、Bは回路形成領域Aの外周を囲むように配置されたスクライブ領域以下、スクライブ領域Bとするをそれぞれ示している。図1を参照するに、半導体装置10は、半導体基板11と、半導体集積回路12と、パッシベーション膜13とを有する。半導体基板11は、半導体集積回路12を形成するための基板であり、薄板化されている。半導体基板11の厚さM1は、例えば、300μmとすることができる。半導体基板11としては、例えば、Si基板やGa-As基板を用いることができる。半導体集積回路12は、回路形成領域Aに対応する半導体基板11に設けられている。半導体集積回路12は、3層配線構造とされており、ウェル拡散領域14と、ドレイン領域15と、ソース領域16と、素子分離膜18と、ゲート酸化膜19と、ゲート電極21と、絶縁膜22,29,36と、第1の配線パターン25,27と、第2の配線パターン34,35と、第3の配線パターン41,43と、電極パッド42,44とを有する。ウェル拡散領域14は、半導体基板11の表面11A側に位置する半導体基板11に設けられている。ウェル拡散領域14の上面は、半導体基板11の表面11Aと略面一とされている。また、ウェル拡散領域14間は、素子分離膜18により分離されている。ドレイン領域15は、ウェル拡散領域14の中央付近に設けられている。ドレイン領域15の上面は、ウェル拡散領域14の上面と略面一とされている。ドレイン領域15は、ウェル拡散領域14よりも深さの浅い拡散層である。ソース領域16は、ドレイン領域15から離間したウェル拡散領域14に設けられている。ソース領域16の上面は、ウェル拡散領域14の上面と略面一とされている。ソース領域16は、ウェル拡散領域14よりも深さの浅い拡散層である。素子分離膜18は、ウェル拡散領域14間を絶縁するように半導体基板11の表面11A側に設けられている。素子分離膜18としては、例えば、酸化膜を用いることができる。ゲート酸化膜19は、ドレイン領域15とソース領域16との間に位置する半導体基板11上に設けられている。ゲート電極21は、ゲート酸化膜19上に設けられている。ゲート電極21としては、例えば、ゲート酸化膜19上に、PolySi、WSiの順に積層したPolySi/WSi積層膜を用いることができる。絶縁膜22は、半導体基板11の表面11A、ドレイン領域15、ソース領域16、素子分離膜18、及びゲート電極21を覆うように設けられている。絶縁膜22は、貫通孔23,24を有する。貫通孔23は、ドレイン領域15を露出している。貫通孔24は、ゲート電極21の上面を露出している。第1の配線パターン25は、絶縁膜22の上面22A及び貫通孔23に設けられている。第1の配線パターン25は、ドレイン領域15と電気的に接続されている。第1の配線パターン27は、絶縁膜22の上面22A及び貫通孔24に設けられている。第1の配線パターン27は、ゲート電極21と電気的に接続されている。絶縁膜29は、絶縁膜22上及び第1の配線パターン25,27を覆うように設けられている。絶縁膜29は、第1の配線パターン25の上面を露出する貫通孔31と、第1の配線パターン27の上面を露出する貫通孔32とを有する。第2の配線パターン34は、絶縁膜29の上面29A及び貫通孔31に設けられている。第2の配線パターン34は、第1の配線パターン25と電気的に接続されている。第2の配線パターン35は、絶縁膜29の上面29A及び貫通孔32に設けられている。第2の配線パターン35は、第1の配線パターン27と電気的に接続されている。絶縁膜36は、絶縁膜29上及び第2の配線パターン34,35を覆うように設けられている。絶縁膜36は、第2の配線パターン34の上面を露出する貫通孔38と、第2の配線パターン35の上面を露出する貫通孔39とを有する。第3の配線パターン41は、絶縁膜36の上面36A及び貫通孔38に設けられている。第3の配線パターン41は、第2の配線パターン34と電気的に接続されている。第3の配線パターン43は、絶縁膜36の上面36A及び貫通孔39に設けられている。第3の配線パターン43は、第2の配線パターン35と電気的に接続されている。電極パッド42は、絶縁膜36上に設けられている。電極パッド42は、第3の配線パターン41と電気的に接続されている。これにより、電極パッド42は、ドレイン領域15と電気的に接続される。電極パッド44は、絶縁膜36上に設けられている。電極パッド44は、第3の配線パターン43と電気的に接続されている。これにより、電極パッド44は、ゲート電極21と電気的に接続される。電極パッド42,44は、半導体集積回路12をインタポーザやマザーボード等の基板に対して電気的に接続するためのパッドである。電極パッド42,44は、例えば、ワイヤやスタッドバンプ等を介して、インタポーザやマザーボード等の基板に設けられた配線と電気的に接続される。図2は、図1に示した半導体装置の平面図である。図1及び図2を参照して、パッシベーション膜13について説明する。パッシベーション膜13は、絶縁膜36上及び第3の配線パターン41,43を覆うように設けられており、開口部46A,46Bと、溝47とを有する。開口部46Aは、電極パッド42上に位置するパッシベーション膜13に形成されており、電極パッド42の上面を露出している。開口部46Bは、電極パッド44上に位置するパッシベーション膜13に形成されており、電極パッド44の上面を露出している。溝47は、スクライブ領域Bに設けられる電気特性評価用パターン及びアライメントマーク共に図示せずの配設位置図4に示すパターン形成領域Fに相当するよりも半導体集積回路12側に形成されたスクライブ領域Bのパッシベーション膜13に形成されている。溝47は、パッシベーション膜13を貫通しており、回路形成領域Aを囲むよう格子状に形成されている。回路形成領域Aから溝47までの距離C1は、例えば、数μm程度とすることができる。また、溝47の幅D1は、例えば、1μm~10μmとすることができる。パッシベーション膜13としては、例えば、耐湿性に優れた窒化膜を用いるとよい。窒化膜は、膜応力の大きい膜である。図3は、複数の半導体装置が製造される半導体基板の平面図である。図3において、Eはダイサーが半導体基板11-1を切断する位置以下、切断位置Eとするを示している。図3を参照するに、半導体基板11-1は、半導体集積回路12が形成される複数の回路形成領域Aと、回路形成領域Aの外周を囲むスクライブ領域Bとを有する。スクライブ領域Bには、電気特性評価用パターンTEGやアライメントマーク等共に図示せずのパターンが形成されている。半導体装置10は、図3に示すような半導体基板11-1に複数の半導体集積回路12を形成後、ダイサーにより切断位置Eに対応する半導体基板11-1を切断することで製造される。なお、半導体基板11-1は、半導体集積回路12を形成する前の段階では薄板化されていない。図4~図10は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す図であり、図11は、図6に示す構造体を平面視した図である。また、図12は、図8に示す構造体を平面視した図である。図4~図12において、図1及び図2に示した半導体装置10と同一構成部分には同一符号を付す。また、図4~図12において、Fは電気特性評価用パターンTEGやアライメントマーク等共に図示せずのパターンが形成される領域以下、パターン形成領域Fとするを示している。また、パターン形成領域Fは、スクライブ領域Bの中央付近に配置されている。図4~図12を参照して、図3に示した半導体基板11-1に複数の半導体装置10を製造する場合を例に挙げて、本発明の第1の実施の形態に係る半導体装置10の製造方法について説明する。始めに、図4に示す工程では、周知の技術により、半導体基板11-1の複数の回路形成領域Aに半導体集積回路12を形成する半導体集積回路形成工程。このとき、スクライブ領域Bのパターン形成領域Fに対応する半導体基板11-1には、電気特性評価用パターンTEGやアライメントマーク等共に図示せずのパターンが形成される。半導体基板11-1としては、例えば、Siウエハを用いることができる。薄板化前の半導体基板11-1の厚さM2は、例えば、625μmとすることができる。次いで、図5に示す工程では、図4に示した構造体上を覆うようにパッシベーション膜13を形成するパッシベーション膜形成工程。これにより、複数の半導体集積回路12上及びスクライブ領域Bに対応する絶縁膜36上は、パッシベーション膜13で覆われる。具体的には、例えば、CVD法により、図4に示した構造体上を覆うようにパッシベーション膜13として窒化膜を形成する。パッシベーション膜13の厚さは、例えば、0.5μm~2μmとすることができる。次いで、図6に示す工程では、パッシベーション膜13上に開口部51A~51Cを有したレジスト膜51を形成する。開口部51A~51Cは、パッシベーション膜13を露出している。開口部51Aは、パッシベーション膜13に形成される開口部46Aの形成位置に対応している。開口部51Bは、パッシベーション膜13に形成される開口部46Bの形成位置に対応している。図6及び図11に示すように、開口部51Cは、回路形成領域Aとパターン形成領域Fとの間のスクライブ領域Bに位置するレジスト膜51に形成されている。開口部51Cは、パッシベーション膜13に形成される溝47の形成位置に対応しており、複数の回路形成領域Aをそれぞれ囲む格子状とされている。回路形成領域Aから開口部51Cまでの距離C2は、例えば、数μmとすることができる。また、開口部51Cの幅D2は、例えば、2μm~10μmとすることができる。次いで、図7に示す工程では、レジスト膜51をマスクとして、パッシベーション膜13をエッチングして、溝47と、電極パッド42,44を露出する開口部46A,46Bとを同時に形成する溝形成工程。溝47は、回路形成領域Aとパターン形成領域Fとの間のスクライブ領域Bに位置するパッシベーション膜13を貫通しており、複数の回路形成領域Aを囲む格子状とされている。エッチングとしては、例えば、異方性エッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。溝47の幅D1は、開口部51Cの幅D2と略等しく、例えば、2μm~10μmとすることができる。このように、スクライブ領域Bに位置するパッシベーション膜13に、パッシベーション膜13を貫通すると共に、複数の回路形成領域Aを囲む格子状の溝47を形成することにより、パッシベーション膜13が複数のエリアに分割されてパッシベーション膜13の膜応力が小さくなるため、半導体基板11-1の反りを低減することができる。これにより、搬送装置による半導体基板11-1の搬送ミス例えば、半導体基板11-1の落下や、半導体集積回路製造用装置及び検査装置における半導体基板11-1の吸着ミス等を抑制することができる。また、溝47をパターン形成領域Fと回路形成領域Aとの間のスクライブ領域Bに位置するパッシベーション膜13に形成することにより、溝47が障害となることなく、露光装置でのアライメントや電気特性評価用パターンのテストを正常に行うことができる。さらに、エッチングにより、溝47を従来から形成されていた電極パッド42,44を露出する開口部46A,46Bと同時に形成することにより、製造工程数を増加させることなく、溝47を形成することができる。次いで、図8に示す工程では、レジスト膜51を除去する図12参照。図12は、図8に示す構造体の平面図である。次いで、図9に示す工程では、半導体基板11-1の裏面11-1B側から半導体基板11-1を薄板化する。具体的には、例えば、バックサイドグラインダーや裏面研磨装置等を用いて、半導体基板11-1の薄板化を行なう。薄板化後の半導体基板11-1の厚さM1は、例えば、300μmとすることができる。次いで、図10に示す工程では、ダイサー53により切断位置Eに対応する半導体基板11-1を切断する。これにより、複数の半導体装置10が製造される。本実施の形態の半導体装置の製造方法によれば、スクライブ領域Bに位置するパッシベーション膜13に複数の回路形成領域Aを囲む格子状の溝47を形成することにより、パッシベーション膜13が複数のエリアに分割されてパッシベーション膜13の膜応力が小さくなるため、半導体基板11-1の反りを低減することができる。これにより、搬送装置による半導体基板11-1の搬送ミス例えば、半導体基板11-1の落下や、半導体集積回路製造用装置及び検査装置における半導体基板11-1の吸着ミス等を抑制することができる。なお、本実施の形態では、パッシベーション膜13を貫通するように溝47を形成する場合を例に挙げて説明したが、絶縁膜36を露出しない程度に溝47を形成した場合でも本実施の形態と同様な効果を得ることができる。また、パッシベーション膜13に形成される開口部46A,46Bと溝47とを別々に形成してもよい。さらに、溝47の形状は、本実施の形態図12に示す溝47の形状に限定されない。例えば、図13に示すような形状の溝55をパッシベーション膜13に形成してもよい。また、溝47は、必ずしも複数の回路形成領域Aを囲むように設ける必要はない。例えば、一方向のみに延在する溝をパッシベーション膜13に複数設けた場合でもパッシベーション膜13の膜応力を小さくすることが可能である。図13は、パッシベーション膜に形成する溝の他の例を示す平面図である。図13において、図12に示す構造体と同一構成部分には同一符号を付す。図13に示すように、パッシベーション膜13に複数の額縁状平面視した際の形状の溝55を設けてもよい。溝55は、回路形成領域A毎に設けられており、回路形成領域Aを囲んでいる。このような複数の溝55をパッシベーション膜13に設けた場合も本実施の形態と同様な効果を得ることができる。溝55の幅D3は、例えば、2μm~10μmとすることができる。図14は、パッシベーション膜の溝の有無と半導体基板の反りの関係を示す図である。ここで、パッシベーション膜の溝の有無が半導体基板の反りに及ぼす影響を確認するための評価を行なった。評価用サンプルとしては、厚さを変えた複数の半導体基板11-1,101-1上に3層配線構造の半導体集積回路102,12を形成した構造体を用いた。また、パッシベーション膜13に溝47を有する構造体図9に示す構造体、以下、第1の実施の形態の構造体とするは、図4~図9に示す工程により製造し、パッシベーション膜103に溝47が無い構造体図23に示す構造体、以下、従来の構造体とするは、図20~図23に示す工程により製造した。また、評価条件として、半導体装置10,100のサイズ3mm□、溝47の幅D1を2μm、パッシベーション膜13,103の厚さを1μmとした。図14に示すように、半導体基板11-1,101-1の反りの測定結果から、第1の実施の形態の構造体の半導体基板11-1は、従来の構造体の半導体基板101-1よりも反りが小さくなることが確認できた。第2の実施の形態図15は、本発明の第2の実施の形態に係る半導体装置の断面図であり、図16は、図15に示す半導体装置の平面図である。図15及び図16において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図15及び図16を参照するに、半導体装置60は、第1の実施の形態の半導体装置10に設けられた溝47の代わりに切欠き部61を設けた以外は、半導体装置10と同様に構成されている。切欠き部61は、パッシベーション膜13の外周を囲むように設けられている。切欠き部61は、パッシベーション膜13の外周面13Aと絶縁膜36の上面36Aとにより構成されている。切欠き部61の幅D4は、例えば、2μm~10μmとすることができる。図17は、第2の実施の形態に係る半導体装置の製造工程を示す図である。図17において、第2の実施の形態の半導体装置60と同一構成部分には同一符号を付す。次に、第2の実施の形態に係る半導体装置60の製造方法について説明する。始めに、第1の実施の形態で説明した図4~図9に示す工程により、図9に示す構造体を形成する。次いで、図17に示す工程では、図10に示したダイサー53よりも幅広のダイサー63により、図9に示す構造体の切断位置Eに対応する半導体基板11-1を切断して、溝47間に位置するパッシベーション膜13を除去する切断工程。これにより、回路形成領域Aを囲むように設けられた溝47が変形して切欠き部61になると共に、複数の半導体装置60が製造される。ダイサー63としては、溝47間に位置するパッシベーション膜13を除去可能な切断幅Gを有するものを用いる。本実施の形態の半導体装置の製造方法によれば、切断位置Eに対応する半導体基板11-1を切断する際、幅広のダイサー63により溝47間に位置するパッシベーション膜13を除去するため、絶縁膜36の外周付近に幅が狭く、破損する恐れのあるパターン第1の実施の形態の半導体装置10の溝47の外側に設けられたパッシベーション膜13が形成されることを防止できる。なお、本実施の形態の半導体装置60の製造方法は、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"