"第1の配線と第2の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも1桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第1の複数のメモリセルのうち、選択の前記第1の配線に接続され、かつ選択の前記第2の配線に接続される第2の複数のメモリセルに対して一括して行う制御回路と、を具備することを特徴とする不揮発性半導体記憶装置。前記リセット動作において、非選択の前記第1の配線と非選択の前記第2の配線が同電位であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記セット動作において、非選択の前記第2の配線は選択の前記第1の配線が有する電位以上の電位を有し、非選択の前記第1の配線は選択の前記第2の配線が有する電位以下の電位を持ち、非選択の前記第2の配線よりも非選択の前記第1の配線が高電位を有することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記メモリセルアレイは、一括して前記リセット動作又は前記セット動作が実行されうる複数のメモリセルを有する第1、第2のセルアレイを含み、前記第1のセルアレイ内のメモリセルに対して前記リセット動作を行っている間に、前記第2のセルアレイ内のメモリセルに対して前記セット動作を行うことを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。第1の配線と第2の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも1桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を第1の制御回路に接続される複数の第1の配線と第2の制御回路に接続される複数の第2の配線とで構成されるマトリクスに配置されるメモリセルに対して一括して行う制御回路と、を具備することを特徴とする不揮発性半導体記憶装置。前記リセット動作が行われたメモリセルに印加するベリファイ及び読み出し電圧は、前記セット動作時に印加する電圧より低く、かつ同極性であることを特徴とする請求項1乃至5のいずれかに記載の不揮発性半導体記憶装置。前記リセット動作時にメモリセルに印加される電圧は、前記セット動作時にメモリセルに印加される電圧より大きいことを特徴とする請求項1乃至6のいずれかに記載の不揮発性半導体記憶装置。前記第1の電極層は、Fe、Co、Ni、Cu、Ag、Au、Zn、Al及びこれらの珪化物の少なくともいずれかを含むことを特徴とする請求項1乃至7のいずれかに記載の不揮発性半導体記憶装置。前記第2の電極層は、n型Si、n型SiGeあるいはn型Geのいずれかを含むことを特徴とする請求項1乃至8のいずれかに記載の不揮発性半導体記憶装置。大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。一実施態様の不揮発性半導体記憶装置は、第1の配線と第2の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも1桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第1の複数のメモリセルのうち、選択の前記第1の配線に接続され、かつ選択の前記第2の配線に接続される第2の複数のメモリセルに対して一括して行う制御回路とを具備することを特徴とする。以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1実施形態][1]不揮発性半導体記憶装置の構成図1は、第1実施形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、可変抵抗素子を用いた抵抗変化型メモリのメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1内のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御回路の一部であるカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1内のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御回路の一部であるロウ制御回路3が設けられている。データ入出力バッファ4は、図示しない外部のホスト機器にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、またメモリセルアレイ1から読み出したデータをカラム制御回路2から受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホスト機器からデータ入出力バッファ4に供給されたコマンドは、コマンドインタフェースコマンドI/F6に送られる。コマンドインタフェース6は、ホスト機器からの外部制御信号を受け取り、データ入出力バッファ4に入力されたデータが書き込みデータ、コマンド、アドレスのいずれであるかを判断する。コマンドインタフェース6は、入力されたデータがコマンドであれば、前記データを受け取りコマンド信号として制御回路の一部であるステートマシン7に転送する。ステートマシン7は、この半導体記憶装置全体の管理を行うもので、ホスト機器からのコマンドを受け付け、読み出し、書き込み、消去など、データの入出力管理等を行う。また、外部のホスト機器は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によって制御回路の一部であるパルスジェネレータ8が制御される。この制御により、パルスジェネレータ8は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、外部から与えられたアドレスがアドレスレジスタ5を介してステートマシン7に入力され、ステートマシン7はメモリセルアレイ1のどの位置のメモリセルへのアクセスかを判定する。このメモリセルに対するパルス電圧が、パルスジェネレータ8により生成される。ここで、生成されたパルスは、カラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は、メモリセルアレイ1の直下のシリコン基板に形成可能である。これにより、この半導体記憶装置のチップ面積は、メモリセルアレイ1の面積とほぼ同等の大きさにすることも可能である。図2は、メモリセルアレイ1の一部の斜視図であり、図3は、図2におけるI-I’線で切断して矢印方向に見たメモリセルの断面図である。図2に示すように、複数の第1の配線としてビット線BL0~BL2が平行に配設され、これらと交差して複数の第2の配線としてワード線WL0~WL2が平行に配設される。ビット線BL0~BL2と、ワード線WL0~WL2との各交差部に、両配線に挟まれるように、可変抵抗素子VRを含むメモリセルMCが配置される。ビット線BL及びワード線WLには、熱に強く、かつ抵抗値の低い材料が望ましく、例えばW、WSi、Mo、MoSi、NiSi、CoSiやカーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。可変抵抗素子VRは、図3に示すように、電極層9、11と、電極層9と電極層11間に配置された記録層抵抗可変層10を備える。電極層9は、金属、例えばFe、Co、Ni、Cu、Ag、Au、Zn、Al及びこれらの珪化物の少なくともいずれかを含む。本実施形態では、電極層9には例えばAgを用いる。記録層10は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコンのいずれかを含む。本実施形態では、記録層10には例えば非晶質シリコンを用いる。電極層11は、P、Asを含むn型半導体、例えばn型Si、n型SiGe、あるいはn型Geを含む。本実施形態では、電極層11には例えばn型Siを用いる。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極図示しないが可変抵抗層VRを挟むように配置される。記録層10の初期状態は、図3aに示すような高抵抗状態であるが、電極層9に正電位を印加し、電極層11に固定電位0Vを印加すると、電極層9を構成するAgイオンが記録層10中を拡散し、電極層11側へ移動する。これにより、記録層10中に、図3bに示すような金属フィラメント12が形成される。この結果、可変抵抗素子VRは低抵抗状態になるセット。低抵抗状態のとき、金属フィラメント12は電極層11に接触していなくても良く、金属フィラメント12の先端と電極層11の間はトンネル電流が流れる程度に離間していてもかまわない。低抵抗状態から高抵抗状態に遷移するリセットでは、セット時と逆極性の電位を印加する。すなわち、電極層9に負電位を印加し、電極層11に固定電位0Vを印加することにより、セット時とは逆極性の電場が記録層10に印加されて金属フィラメント12が短くなる。これにより、電極層11と金属フィラメント12との距離が離れて、可変抵抗素子VRは、図3aに示すような高抵抗状態になるリセット。電極層11のn型Siは、電極層9に負電位を印加した際に空乏化する。よって、可変抵抗素子VRに印加された電圧は電極層n型Si11の空乏層と記録層10に分配されるため、リセットに要する電圧は大きくなる。図4に、可変抵抗素子VRの電流-電圧特性を示す。この可変抵抗素子は、電極層9にAg、記録層10に非晶質シリコン、電極層11にn型Siを備える。なお、縦軸は対数表記である。図4に示すように、正電圧に掃引すると、電流量が著しく増加し、ここでは測定時に設けたリミッタ電流まで達している。一方、負電圧に掃引しても電流量がほとんど増加せず、1V当たりの電流変化量ΔI/Vは一桁未満である。結果、リセット動作時の電圧はセット動作時の電圧に比べて3桁以上異なる。このリセット電流の少なさは、リセット動作が電流に依存せずに電圧に依存することを示唆している。このようなIV特性を有するメモリセルを用いると、可変抵抗素子VRや配線に流れる電流量を抑えながらリセットを行うことが可能となる。電極層9に用いられ、金属フィラメント12を形成する金属としては、前述したように、Ag以外に例えばFe、Co、Ni、Cu、Au、Zn、Al等が挙げられる。その他、記録層10として、遷移金属化合物であるHfOx、HfSiOx、MnOx、MnAlxOy、ZnMnOx、NiOx、TiOx、WOx、SiO2、SiN、Si等を用いることもできる。[2]不揮発性半導体記憶装置の動作第1実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を書き込みと定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を消去と定義する。図5を用いて、不揮発性半導体記憶装置のメモリセルアレイ1におけるリセット動作について説明する。なお、図5は、メモリセルアレイ1が一つのMATで構成されている場合を示している。MATとは、一つのロウ制御回路に接続されるワード線と一つのカラム制御回路に接続されるビット線とで構成されるマトリクスに配置されるメモリセルの一群を意味する。図5に、メモリセルアレイにおけるリセット動作時の印加電圧を示す。具体的には、選択ワード線WL2と、選択ビット線BL1及びBL3との交差部に配置された可変抵抗素子VRのリセット動作を述べる。メモリセルアレイ1内の全ての可変抵抗素子VRを、予めセットしておく、すなわち低抵抗状態にしておく。可変抵抗素子VRをセットする方法については後述する。まず、選択ワード線WL2を固定電位0Vとし、選択ビット線BL1及びBL3にリセット電圧Vwを印加し、非選択ビット線BL0及びBL2と非選択ワード線WL0、WL1及びWL3に電圧Vw/2を印加する。ここで、リセット電圧Vwは、図3に示した可変抵抗素子の場合、電極層9を固定電位0Vとしたとき、電極層11に印加される電圧は正電圧Vwである。選択ビット線BL1及びBL3と選択ワード線WL2の交差部に配置された可変抵抗素子VRには、負のリセット電圧Vwが印加される。非選択ビット線BL0及びBL2と非選択ワード線WL0、WL1及びWL3の交差部に配置された可変抵抗素子VRには、0Vが印加される、すなわち電圧が印加されない。選択ビット線BL1及びBL3と非選択ワード線WL0、WL1及びWL3の交差部に配置された可変抵抗素子VRには、負電圧Vw/2が印加される、いわゆる半選択状態が形成される。さらに、非選択ビット線BL0及びBL2と選択ワード線WL2の交差部に配置された可変抵抗素子VRにも、負電圧Vw/2が印加され、半選択状態が形成される。このような半選択動作により、選択、非選択に関係なく全ての可変抵抗素子VRには、同極性の電圧あるいは0Vが印加される。この同極性の電圧は図4に示したグラフで負電圧方向に相当することから、全ての可変抵抗素子及び配線に流れる電流量を抑えることができる。例えば、リセット電圧Vwを印加した時の可変抵抗素子VRを流れるリセット電流が10pAで、非選択セルを流れる電流が1pAである場合には、選択ワード線WL2に流れる電流量は、図5に示したメモリセルアレイ1では22pAに抑えられる。この低電流動作により、従来の可変抵抗素子で問題となるsneakcurrentと呼ばれる廻りこみ電流の問題が解消される。廻り込み電流とは、非選択のメモリセルを通って選択ビット線に流れ込むリーク電流である。また、図4に示す電流-電圧特性をもつ可変抵抗素子VRを用いることで、セレクタの追加が不要となる。これにより、シンプルなメモリセル構造が実現でき、製造コストを削減することができる。ここで、可変抵抗素子VRにベリファイを行う場合を考える。従来のようにリセット電流でベリファイを行おうとすると、この電流量では少なすぎるために、ベリファイ自体が困難となる。そこで、本実施形態では、リセット電圧と逆極性、すなわちセット電圧と同極性の電圧を印加してベリファイを行う。これにより、従来、ノイズで電流検出が困難であった抵抗値の読み取りが難しい可変抵抗素子のベリファイを行うことができる。次に、可変抵抗素子VRのリセット電流が低いことを利用して、1つのワード線に接続されている複数の可変抵抗素子VRを一括してリセットする、いわゆるページ動作について説明する。まず、配線ワード線のシート抵抗Rs=10Ω/□、配線の厚さt=10nm、隣接する可変抵抗素子間の距離素子間距離L=20nm、1つの可変抵抗素子VRに流れる電流をIdropとして、1本のワード線に接続された全てのメモリセルnn=1,2,...,n個を一括動作させたときに生じるワード線の電圧降下Vdropは、となる。例えば、電圧降下の許容値をVdrop=0.1Vと仮定すると、式1よりn≧30000ビットのページ動作が可能となる。すなわち、1つのワード線に30000個のセルを接続しても、一括リセット動作が可能である。可変抵抗素子VRのリセットに必要な時間が比較的長い場合、例えばリセット電圧のパルス幅を3μsとしたとしても、メモリセルアレイの性能として理論上10Gbpsでの高速なデータ保存が可能となる。また、MATサイズを、例えば30000×30000程度に大きくすることも可能となる。結果、1つのメモリチップに占めるロウおよびカラム制御回路の面積が小さくなることで、チップにおける単位面積当たりの情報量を増やすこともできる。次に、図6を用いてメモリセルアレイ1におけるセット動作消去について説明する。図6に、メモリセルアレイにおけるセット動作時の印加電圧を示す。具体的には、選択ワード線WL2と選択ビット線BL3との交差部に配置された可変抵抗素子VRのセット動作を述べる。選択ビット線BL3と非選択ワード線WL0、WL1及びWL3を固定電位0Vとし、選択ワード線WL2と非選択ビット線BL0、BL1及びBL2にセット電圧Veを印加する。このセット電圧Veは、図3に示した可変抵抗素子の場合では、電極層11が固定電位0Vで、電極層9が正電位、Veの場合に相当する。つまり、図4に示した電流-電圧特性では正電圧方向に相当する。これにより、選択された可変抵抗素子VRにはセット電圧Veが印加されるが、非選択の可変抵抗素子VRには-Veが印加されるか、もしくは電圧が印加されない。図4に示した電流-電圧特性を持つ素子を用いた場合、非選択の可変抵抗素子には正方向の電圧が印加されないので、非選択の可変抵抗素子のみが接続されている配線に流れる電流量を抑えることができる。つまり、廻りこみ電流の影響を排除できる。ただし、|リセット電圧Vw|<|セット電圧Ve|であり、かつリセットに要する時間がセットに要する時間よりも短い場合には誤リセット、いわゆるディスターブが生じる可能性がある。そのため、リセット時間はセット時間よりも長いか、あるいは|リセット電圧Vw|>|セット電圧Ve|である可変抵抗素子が望ましい。本実施形態の図4に示した電圧-電流特性を持つ可変抵抗素子では電極層n型Si11の空乏化により、電極層11に電圧が分配されるため、電極層11の厚さを十分にとることや、電極層n型Si11のドーパント濃度を低減すること等により、|リセット電圧Vw|>|セット電圧Ve|を満たすことができる。ただ、上記条件を満たさない場合でも、セット時のディスターブを回避することが可能である。図7に示すように、非選択ワード線WL0、WL1及びWL3に電圧Vb、非選択ビット線BL0、BL1及びBL2に電圧Vaを印加することによって回避することも可能である。その場合、0<Va<Ve/2であり、Ve/2<Vb<Veである必要がある。この場合は選択ワード線WL2や選択ビット線BL0の電流量が増加することから、電圧Vaは0Vの近傍、電圧Vbはセット電圧Veの近傍である弱半選択状態が望ましい。上述では、セット電流がリセット電流よりも高いために単体セルでのセット動作について説明してきたが、電圧降下の影響や配線が許容できる電流量の範囲内でのセット動作のページ動作は可能である。また、メモリセルアレイ1が複数のMAT単位セルアレイを備える場合、第1のMATのリセット書き込み動作中に、リセットを行っている第1のMATとは別の第2のMATに対してセット消去を行うことにより、セットのフォーマットを有効に行うことができる。この方法は、リセット時間がセット時間より長いセルの場合に特に有効となる。例えば、図3に示すメモリセルの場合、リセット時間がセット時間より長く、典型的には3桁以上の違いがある。このため、第1のMAT内のメモリセルに対してリセットを行うと同時に、第2のMAT内のメモリセルに対してセットを行うことにより、データの保存速度を向上させることができる。なお、MATは、一括して書き込みもしくは消去、すなわちリセットもしくはセットが可能な複数のメモリセルを含むセルアレイの単位である。一般に、MATを構成するメモリセルが1000×1000で配置されている場合、これらを正常に動作させるには、セット電流とリセット電流との電流差が103以上必要である。最後に、図8を用いてメモリセルアレイ1における読み出し動作について説明する。読み出し動作では、セット電圧Veよりも低いリード電圧Vrを選択メモリセル可変抵抗素子VRに印加することにより、選択メモリセルからデータを読み出す。ただし、選択メモリセルにリード電圧Vrを印加したときに流れる電流量を10~50nAとすると、読み出しできる数は1000ビットとなるが、これらの読み出し時間は50ns程度で可能である。このため、メモリセルの読み出しの性能としては、大量ビットの高速読み出しが可能となる。また、読み出し動作の場合においても、前述した書き込み動作と同様に、弱半選択動作を用いて電流量を削減できるような動作も可能である。[3]不揮発性半導体記憶装置の効果従来のメモリセル及びデータの書き込み方法では、複数のメモリセルに対して一括に書き込みできるメモリセル数は限られ、大量データの一括処理は困難であった。また、リセット電流が非常に小さい可変抵抗素子は、リセット電流による読み出しができないことから、実用上の利用が困難であった。本実施形態の不揮発性半導体記憶装置は、可変抵抗素子としてセット電流よりもリセット電流が小さい可変抵抗素子を用いることによって、複数のメモリセルに対してリセット動作による一括書き込みを可能とした。さらに、リセット電流の小さい可変抵抗素子については、リセット電圧と逆極性の電圧を印加して読み出しを行うことにより実用上の利用を可能とした。また、図4に示したような電流―電圧特性を持つ可変抵抗素子を用いること、及び本実施形態のデータ書き込み方法を用いることにより、従来、必要であったセレクタが不要となり、セレクタ材料の堆積や加工等の工程を省くことが可能である。また、本実施形態では、予め可変抵抗素子にセットを行い、低抵抗状態にしておくことにより、データの保存速度を向上させることができた。本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括書き込みが可能な不揮発性半導体記憶装置を提供することができる。[第2実施形態][1]不揮発性半導体記憶装置の構成次に、第2実施形態に係る不揮発性半導体記憶装置について説明する。第2実施形態の不揮発性半導体記憶装置の構成は、図1-図4に示したように、第1実施形態と同様であるため、重複する説明を省略する。[2]不揮発性半導体記憶装置の動作第2実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を消去と定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を書き込みと定義する。リセット動作では、MAT乃至ページ内の全メモリセルを一括で消去する。リセット動作及びセット動作をそれぞれ消去及び書き込みと定義しても、これらリセット動作及びセット動作は第1実施形態と同様である。また、読み出し動作も、第1実施形態と同様に、リセット電圧と逆極性の電圧を印加して行う。図9を用いて、不揮発性半導体記憶装置のメモリセルアレイ1における消去動作リセット動作について説明する。第1実施形態で説明したように、図4に示した可変抵抗素子VRは、リセット時に流れる電流は非常に小さい。そのため、ページ単位もしくはMAT単位で複数のメモリセルを消去することが可能となる。動作としては、図9に示すように、全てのワード線に固定電位0Vを、全てのビット線に電圧Vwを印加することで、図9に示すメモリセルアレイをリセットすることができる。本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括消去が可能な不揮発性半導体記憶装置を提供することができる。[その他]以上、実施形態を説明したが、実施形態はこれらに限定されるものではない。例えば、可変抵抗素子VRには、メタルが架橋するタイプを用いても良いし、界面抵抗変化型や酸化還元型を用いてもよい。電流-電圧特性が正電圧と負電圧で非対称なメモリセルであれば、本実施形態の動作は可能である。また、リセット電圧を印加したとき、電流が殆ど流れないような電圧駆動型の可変抵抗素子であることが望ましい。また、セット電流は単体メモリセルで配線の電圧降下の許容範囲であれば良い。また、従来、低コストで大容量の電気的書き換えが可能な不揮発性メモリとして、フラッシュメモリが周知である。フラッシュメモリは、微細化により低コストと大容量化を両立してきたが、微細化の限界によって今後更なる大容量化が困難になると予想される。本実施形態の不揮発性半導体記憶装置は、このようなフラッシュメモリの後継として用いることできる。また、本実施形態は、図2に示したクロスポイント型の抵抗変化メモリだけでなく、その他の不揮発性メモリ、例えばBiCS技術を用いた不揮発性メモリにも適用することができる。以下に、BiCS技術を用いた不揮発性メモリを簡単に説明する。図10はBiCS技術を用いた不揮発性メモリを上面から見た図であり、図11は図10中のA-A’線に沿った断面図である。図10及び図11に示すように、基板20上の垂直方向には垂直ライン第1の配線21が形成され、垂直ライン21の周囲を囲むように、可変抵抗素子を構成する材料22が形成されている。垂直ライン21に沿った垂直方向には、複数の水平ライン第2の配線23が配列されている。水平ライン23は、基板20上の水平方向に延伸している。このような構造によって、垂直ライン21と水平ライン23の各々と、垂直ライン21と水平ライン23の各々間の可変抵抗素子22とにより、メモリセルMCが複数形成される。このメモリセルMCは、垂直ライン21に沿って垂直方向に複数配置されている。さらに、垂直ライン21と基板20との間には、その他の配線24及びコンタクトプラグ25などが形成されている。前記構造を有する不揮発性メモリでは、可変抵抗素子22を含むメモリセルMCを3次元方向に積層できるため、不揮発性メモリの高集積化及び大容量化が可能である。以上説明したように実施形態によれば、大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"