シリコンを含む基板と、前記基板の上に設けられた複数のメモリセルと、前記複数のメモリセルの上方に設けられた配線と、前記配線の上に設けられたリーク抑制層と、前記リーク抑制層の上方に設けられた層間絶縁膜と、を備え、隣接する前記メモリセルの間、および、隣接する前記配線の間には空隙が形成され、前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも短いこと、および、隣接する前記リーク抑制層の間の寸法は、隣接する前記配線の間の寸法よりも長いこと、の少なくともいずれかである不揮発性半導体記憶装置。前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも10以上短い請求項1記載の不揮発性半導体記憶装置。前記空隙の頂部の位置における電界強度は、5MV/cm以下である請求項1または2に記載の不揮発性半導体記憶装置。前記配線の上面から前記空隙の頂部までの寸法は、20nm以上である請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置。前記空隙の頂部は、前記リーク抑制層の上面よりも上に設けられる請求項1~4のいずれか1つに記載の不揮発性半導体記憶装置。前記配線は、ワード線である請求項1~5のいずれか1つに記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供することである。実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板の上に設けられた複数のメモリセルと、前記複数のメモリセルの上方に設けられた配線と、前記配線の上に設けられたリーク抑制層と、前記リーク抑制層の上方に設けられた層間絶縁膜と、を備えている。そして、隣接する前記メモリセルの間、および、隣接する前記配線の間には空隙が形成され、前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも短いこと、および、隣接する前記リーク抑制層の間の寸法は、隣接する前記配線の間の寸法よりも長いこと、の少なくともいずれかである。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、不揮発性半導体記憶装置には、フラッシュメモリなどの電荷蓄積型の不揮発性半導体記憶装置、ReRAMやMRAMMagnetoresistiveRandomAccessMemoryなどの抵抗変化型や相変化型の不揮発性半導体記憶装置などがあるが、ここでは一例として、不揮発性半導体記憶装置1がフラッシュメモリである場合を例に挙げて説明する。第1の実施形態図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示するための模式図である。なお、図1aは不揮発性半導体記憶装置を例示するための模式断面図、図1bは図1aにおけるA部の模式拡大図である。なお、不揮発性半導体記憶装置1には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。図1aに示すように、不揮発性半導体記憶装置1は、シリコンを含む基板11と、基板11の上に設けられた複数のメモリセルとを有している。メモリセルは、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア素子形成領域;活性領域の上に設けられている。基板11の上には、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア層6、配線7、リーク抑制層8、絶縁層9、層間絶縁膜10が積層するようにして設けられている。本実施の形態においては、不揮発性半導体記憶装置1がフラッシュメモリであるため、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5がメモリセルを構成する。トンネル絶縁膜2は、基板11の上に設けられている。この場合、トンネル絶縁膜2は、アクティブエリアの上に設けられている。トンネル絶縁膜2は、例えば、厚み寸法が3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などを用いたものとすることができる。浮遊ゲート3は、トンネル絶縁膜2の上に設けられている。浮遊ゲート3は、例えば、厚み寸法が10nm~500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。ゲート間絶縁膜4は、浮遊ゲート3の上に設けられている。ゲート間絶縁膜4は、例えば、厚み寸法が5nm~30nm程度の絶縁膜を用いたものとすることができる。この場合、ゲート間絶縁膜4は、例えば、シリコン酸化膜や、シリコン酸窒化膜などを用いたものとすることができる。また、ゲート間絶縁膜4は、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜ONO膜などの積層膜を用いたものとすることもできる。制御ゲート5は、ゲート間絶縁膜4の上に設けられている。制御ゲート5は、例えば、厚み寸法が10nm~500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。あるいは、形成されたポリシリコン膜の上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。バリア層6は、制御ゲート5の上に設けられている。バリア層6は、配線7を形成する材料が制御ゲート5中などに拡散することを防止するために設けられている。バリア層6は、例えば、厚み寸法が5nm~15nm程度の金属膜や、金属窒化膜などを用いたものとすることができる。バリア層6は、例えば、窒化タングステン膜を用いたものとすることができる。配線7は、メモリセルの上方に設けられている。配線7は、例えば、ワード線とすることができる。配線7は、例えば、厚み寸法が10nm~500nm程度のタングステン膜などを用いたものとすることができる。リーク抑制層8は、配線7の上に設けられている。リーク抑制層8は、例えば、厚み寸法が3nm~30nm程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。なお、上記のシリコン窒化膜は、3nm~100nm程度の厚み寸法を有することもある。リーク抑制層8は、隣接する配線7の間におけるリークを抑制するために設けられている。なお、リーク抑制層8により、隣接する配線7の間におけるリークを抑制することに関する詳細は後述する。PEPPhotoEngravingProcessおよびRIEReactiveIonEtching法を用いて配線7を形成する際には、シリコン窒化膜や、シリコン酸窒化膜などを用いたマスクが配線7となる膜の上に設けられる場合がある。そのため、リーク抑制層8は、配線7の上に設けられたマスクを利用して形成されたものとすることができる。なお、配線7の上に設けられたマスクを利用してリーク抑制層8を形成することに関する詳細は後述する。絶縁層9は、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア層6、配線7、リーク抑制層8からなる積層体20を覆うようにして設けられている。絶縁層9は、例えば、厚み寸法が2nm~20nm程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。層間絶縁膜10は、積層体20の上方を覆うようにして設けられている。層間絶縁膜10は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。この場合、隣接するメモリセルの間、および、隣接する配線7の間には空隙12が形成されている。また、空隙12の頂部12aは、配線7の上面よりも上に設けられている。積層体20の両側には、n形拡散層を用いたソースドレイン領域13が設けられている。ソースドレイン領域13は、隣接する積層体20により共有されている。また、積層体20の下方であってソースドレイン領域13同士の間がチャネル領域14となる。その他、メモリ領域には、図示しない配線例えば、ビット線、保護膜、コンタクトなどの要素を設けることができるが、これらの要素には既知の技術を適用することができるので詳細な説明は省略する。ここで、配線7のピッチ寸法が短くなると隣接する配線7の間においてリークが発生しやすくなる。そのため、隣接する配線7の間に空隙12を設けることで、隣接する配線7の間におけるリークを抑制するようにしている。ところが、配線7のピッチ寸法がさらに短くなると、隣接する配線7の間におけるリークの抑制が不充分となる場合がある。この場合、図1bに示すように、リーク電流Lは、隣接する配線7の間に設けられた空隙12と、層間絶縁膜10との界面に沿って流れるものと考えられる。本発明者の得た知見によれば、空隙12の頂部12aの位置における電界強度を抑制するようにすれば、リーク電流Lを抑制することができる。例えば、空隙12の頂部12aの位置における電界強度が5MV/cm以下となるようにすれば、リーク電流Lを抑制することができる。この場合、配線7の上面から空隙12の頂部12aまでの寸法Hを大きくすれば、空隙12の頂部12aの位置における電界強度を抑制することができる。そのため、空隙12の頂部12aの位置における電界強度が所定の値以下となるような寸法Hとすることができる。例えば、配線7の上面から空隙12の頂部12aまでの寸法Hが20nm以上となるようにすれば、空隙12の頂部12aの位置における電界強度が5MV/cm以下となるようにすることができる。すなわち、配線7の上面から空隙12の頂部12aまでの寸法Hを大きくすれば、配線7のピッチ寸法が短くなった場合であっても隣接する配線7の間におけるリークを抑制することができる。この場合、配線7の上にリーク抑制層8を設けるようにすれば、リーク抑制層8の厚み寸法に応じて寸法Hを大きくすることができる。しかしながら、リーク抑制層8の厚み寸法を余り大きくするとアスペクト比が大きくなりすぎて、積層体20の加工が困難となるおそれがある。本発明者の得た知見によれば、リーク抑制層8の幅寸法W1を短くすれば、配線7の上面から空隙12の頂部12aまでの寸法Hを長くすることができる。あるいは、隣接するリーク抑制層8の間における寸法S1を長くすれば、配線7の上面から空隙12の頂部12aまでの寸法Hを長くすることができる。この場合、リーク抑制層8の幅寸法W1は、配線7の幅寸法よりも10以上短くなるようにすることが好ましい。その様にすれば、配線7の上面から空隙12の頂部12aまでの寸法Hが20nm以上となるようにすることができる。図2は、リーク抑制層8の幅寸法W1または隣接するリーク抑制層8の間における寸法S1を変化させることで配線7の上面から空隙12の頂部12aまでの寸法Hを制御することを例示するための模式断面図である。なお、図2aはリーク抑制層8の幅寸法W1が配線7の幅寸法W2と同じとなるようにした場合、図2bはリーク抑制層8の幅寸法W1が配線7の幅寸法W2よりも短い場合である。図2a、bに示すように、リーク抑制層8の幅寸法W1が配線7の幅寸法W2よりも短くなるようにすれば、リーク抑制層8の幅寸法W1が配線7の幅寸法W2と同じとなるようにした場合に比べて寸法Hを大きくすることができる。すなわち、リーク抑制層8の幅寸法W1を変化させることで、配線7の上面から空隙12の頂部12aまでの寸法Hを制御することができる。このことは、リーク抑制層8の幅寸法W1を変化させることで、空隙12の頂部12aの位置における電界強度を制御することができることをも意味する。そのため、リーク抑制層8の幅寸法W1は、配線7の幅寸法W2よりも短くなっている。この場合、配線7のピッチ寸法などが変化すると、リークを抑制するために必要となる寸法H、ひいてはリーク抑制層8の幅寸法W1が変化する。そのため、リーク抑制層8の幅寸法W1は、配線7のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。例えば、配線7のピッチ寸法などに応じて、空隙12の頂部12aの位置における電界強度が5MV/cm以下となるような幅寸法W1を求めるようにすることができる。また、配線7のピッチ寸法などに応じて、配線7の上面から空隙12の頂部12aまでの寸法Hが20nm以上となるような幅寸法W1を求めるようにすることができる。以上は、リーク抑制層8の幅寸法W1を変化させることで寸法Hや空隙12の頂部12aの位置における電界強度を制御する場合であるが、隣接するリーク抑制層8の間における寸法S1を変化させることで寸法Hや空隙12の頂部12aの位置における電界強度を制御する場合も同様とすることができる。すなわち、図2a、bに示すように、隣接するリーク抑制層8の間における寸法S1を長くすれば、寸法Hを長くすることができる。このことは、隣接するリーク抑制層8の間における寸法S1を長くすれば、空隙12の頂部12aの位置における電界強度を大きくすることができることをも意味する。そのため、隣接するリーク抑制層8の間の寸法S1は、隣接する配線7の間の寸法S2よりも長くなっている。この場合、配線7のピッチ寸法などが変化すると、リークを抑制するために必要となる寸法H、ひいては隣接するリーク抑制層8の間における寸法S1が変化する。そのため、隣接するリーク抑制層8の間における寸法S1は、配線7のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。例えば、配線7のピッチ寸法などに応じて、空隙12の頂部12aの位置における電界強度が5MV/cm以下となるような寸法S1を求めるようにすることができる。また、配線7のピッチ寸法などに応じて、配線7の上面から空隙12の頂部12aまでの寸法Hが20nm以上となるような寸法S1を求めるようにすることができる。本実施の形態に係る不揮発性半導体記憶装置1によれば、配線7のピッチ寸法の微細化が進んだとしても隣接する配線7の間におけるリークを抑制することができる。第2の実施形態図3は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するための模式工程断面図である。なお、図3は、前述した不揮発性半導体記憶装置1を製造する場合である。また、不揮発性半導体記憶装置1の製造においては、ソースドレイン領域13、ビット線、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。まず、シリコンを含み所望の不純物がドープされた基板11の上にトンネル絶縁膜2となる膜を形成する。トンネル絶縁膜2となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。トンネル絶縁膜2となる膜は、例えば、厚み寸法が3nm~15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。次に、トンネル絶縁膜2となる膜の上に、浮遊ゲート3となる膜を形成する。浮遊ゲート3となる膜の形成は、例えば、LPCVDLowPressureChemicalVaporDeposition法などを用いて行うようにすることができる。浮遊ゲート3となる膜は、例えば、厚み寸法が10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。また、浮遊ゲート3となる膜を形成した後に、所望のアニール処理を行うようにすることができる。次に、浮遊ゲート3となる膜の上に、ゲート間絶縁膜4となる膜を形成する。ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。ゲート間絶縁膜4となる膜は、例えば、厚み寸法が5nm~30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。次に、ゲート間絶縁膜4となる膜の上に、制御ゲート5となる膜を形成する。制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うようにすることができる。制御ゲート5となる膜は、例えば、厚み寸法が10nm~500nm程度のポリシリコン膜などとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm3~1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。次に、制御ゲート5となる膜の上に、バリア層6となる膜を形成する。バリア層6となる膜の形成は、例えば、CVDChemicalVaporDeposition法などを用いて行うようにすることができる。バリア層6となる膜は、例えば、厚み寸法が5nm~15nm程度の窒化タングステン膜などとすることができる。次に、バリア層6となる膜の上に、配線7例えば、ワード線となる膜を形成する。配線7となる膜の形成は、例えば、スパッタリング法などを用いて行うようにすることができる。配線7となる膜は、例えば、厚み寸法が10nm~500nm程度のタングステン膜などとすることができる。次に、配線7となる膜の上に、リーク抑制層8となる膜を形成する。リーク抑制層8となる膜の形成は、例えば、CVD法などを用いて行うようにすることができる。リーク抑制層8となる膜は、例えば、厚み寸法が3nm~30nm程度のシリコン窒化膜や、シリコン酸窒化膜などとすることができる。なお、上記のシリコン窒化膜は、3nm~100nm程度の厚み寸法を有することもある。次に、リーク抑制層8となる膜をエッチング加工して、リーク抑制層8となる膜の下方に設けられた各層の膜をエッチング加工する際に用いるマスク8aを形成する。リーク抑制層8となる膜のエッチング加工は、例えば、RIE法を用いて行うようにすることができる。リーク抑制層8となる膜をエッチング加工する際には、リーク抑制層8となる膜の上に設けられたレジストマスクをエッチングマスクとしてエッチング加工を行うようにすることができる。あるいは、リーク抑制層8となる膜の上にレジストマスクを設けるのではなく、リーク抑制層8となる膜の上にマスクとなる膜を積層し、その上にレジストマスクを設けるようにしてもよい。すなわち、リーク抑制層8となる膜をエッチング加工してマスク8aを形成し、このマスク8aを用いて、リーク抑制層8となる膜の下方に設けられた各層の膜をエッチング加工してもよい。あるいは、リーク抑制層8となる膜の上に設けられた膜をエッチング加工してマスクを形成し、このマスクを用いて、リーク抑制層8となる膜、リーク抑制層8となる膜の下方に設けられた各層の膜をエッチング加工してもよい。リーク抑制層8となる膜の上に設けられた膜をエッチング加工してマスクを形成するようにすれば、リーク抑制層8の寸法制御が容易となる。次に、リーク抑制層8となる膜をエッチング加工することで形成されたマスク8aをエッチングマスクとし、RIE法を用いてリーク抑制層8となる膜の下方に設けられた各層の膜を順次エッチング加工する。この様にして、図3aに示すような積層体20aを形成することができる。すなわち、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア層6、配線7、マスク8aからなる積層体20aを形成することができる。次に、図3bに示すように、マスク8aをエッチング加工して、リーク抑制層8を形成する。リーク抑制層8を形成することで、積層体20が形成されることになる。この場合、リーク抑制層8の幅寸法W1または隣接するリーク抑制層8の間における寸法S1が所定の値となるようにする。なお、リーク抑制層8の幅寸法W1または隣接するリーク抑制層8の間における寸法S1は、配線7のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで予め求めるようにすることができる。幅寸法W1や寸法S1に関しては、前述したものと同様とすることができるので詳細な説明は省略する。リーク抑制層8の形成は、例えば、ウエットエッチング法などを用いて行うようにすることができる。ウエットエッチング法としては、例えば、ウエットエッチャントとしてDHFDiluteHF:希フッ酸を用いるものを例示することができる。次に、図3cに示すように、積層体20を覆うようにして絶縁層9を形成する。絶縁層9の形成は、例えば、CVD法などを用いて行うようにすることができる。絶縁層9は、例えば、厚み寸法が2nm~20nm程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。次に、図3dに示すように、積層体20の上方を覆うようにして層間絶縁膜10を形成する。層間絶縁膜10は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。層間絶縁膜10の形成は、例えば、CVD法を用いて、埋め込み性が悪くなる条件で成膜するようにする。埋め込み性の制御は、例えば、CVD法におけるプロセス条件例えば、ガスの成分比、温度などを調整することで行うようにすることができる。そのため、CVD法におけるプロセス条件を適宜調整することで埋め込み性が悪くなるようにすることができる。層間絶縁膜10の形成の際に埋め込み性が悪くなるようにすれば、積層体20同士の間に空隙12を形成することができる。また、リーク抑制層8の幅寸法W1または隣接するリーク抑制層8の間における寸法S1が所定の値となるようにすることで、空隙12の頂部12aの位置における電界強度が5MV/cm以下となるようにすることができる。あるいは、リーク抑制層8の幅寸法W1または隣接するリーク抑制層8の間における寸法S1が所定の値となるようにすることで、配線7の上面から空隙12の頂部12aまでの寸法Hが20nm以上となるようにすることができる。そのため、配線7のピッチ寸法の微細化が進んだとしても隣接する配線7の間におけるリークを抑制することができる。なお、配線7を形成する際に用いられたマスク8aをエッチング加工して、リーク抑制層8を形成する場合を例示したが、これに限定されるわけではない。例えば、配線7を形成する際に用いられたマスク8aを除去し、その後にリーク抑制層8を形成するようにしてもよい。以上のようにして、不揮発性半導体記憶装置1を製造することができる。以上に例示をした実施形態によれば、隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置およびその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。