"第1導電型の半導体層と、第1方向に並ぶように前記第1半導体層上に形成される複数の第2導電型のウエルと、複数の前記ウエルの各々に配列され、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のNANDセルユニットを配列してなる複数のメモリブロックと、1つの前記メモリブロック中の複数の前記NANDセルユニットに共通に接続される複数のワード線と、前記第1方向に延びて前記複数のメモリブロックに存在する前記NANDセルユニットの一端に接続される複数のビット線と、前記NANDセルユニットの他端に接続されるソース線と、複数の前記ウエルの電位を独立に制御可能に構成されたウエルドライバとを備えたことを特徴とする不揮発性半導体記憶装置。前記ウエルドライバは、第1電圧、又は前記第1電圧よりも大きく、前記メモリセルに対する読み出し動作時に前記ビット線に与えられるビット線電圧と略同一の電圧である第2電圧を選択的に前記ウエルの各々に与える請求項1記載の不揮発性半導体記憶装置。前記ウエルドライバは、複数の前記ウエルのうち選択された前記NANDセルユニットが配置された選択ウエルに第1電圧を印加し、複数の前記ウエルのうち前記選択ウエル以外の少なくとも1つのウエルに前記第2電圧を印加する制御を行う請求項1または請求項2に記載の不揮発性半導体記憶装置。前記半導体層は、読み出し動作時に前記第2電圧を与えられる請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。複数のビット線はそれぞれ、複数の前記ブロックにそれぞれ配列された複数の前記NANDセルユニットに共通接続されていることを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体記憶装置。本実施形態は不揮発性半導体記憶装置において読み出し動作を正確に実行することを可能とするものである。以下に説明する実施の形態の不揮発性半導体記憶装置は、第1導電型の半導体層と、第1方向に並ぶように前記第1半導体層上に形成される複数の第2導電型のウエルを有する。この複数のウエルの各々に、メモリブロックが配列される。複数のメモリブロックは、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のNANDセルユニットを配列してなる。複数のワード線が、1つのメモリブロック中の複数のNANDセルユニットに共通に接続される。複数のビット線は、第1方向に延びて複数のメモリブロックに存在するNANDセルユニットの一端に接続される。ソース線は、NANDセルユニットの他端に接続される。ウエルドライバは、第1電圧、又は第1電圧よりも大きい第2電圧を選択的に複数の前記ウエルの各々に与える制御を行う。以下、図面を参照して、この発明の実施の形態のNAND型フラッシュメモリを説明する。図1は、NAND型フラッシュメモリの概略構成を示すブロック図である。このNAND型フラッシュメモリは、不揮発性メモリセルが配列されたメモリセルアレイ11、ワード線ドライバを含むロウデコーダ12、カラムデコーダ13及びデータ制御回路14を有する。メモリセルアレイ11は、複数のメモリブロックBLKをY方向に沿って配列して構成される。ここでは、一例として16個のメモリブロックBLK0~15が含まれる場合を説明する。しかし、この数に限定されることを意味するものではない。アドレスAddは、入出力バッファ15を介してアドレスバッファ17に取り込まれ、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ12及びカラムデコーダ13に転送される。コマンドCmdは、入出力バッファ15を介してコマンドデコーダ16によりデコードされてコントローラ19に送られ、動作制御に供される。データDataは、入出力バッファ15を介しデータバス20を介して、データ制御回路14との外部との間で転送される。データ制御回路14は、メモリセルアレイ11内のメモリセルから読み出したデータを検知、増幅するセンスアンプ回路を備え、書き込み時はデータ入出力バッファ15から供給される書き込みデータを一時記憶してビット線電圧制御を行なう。ロウデコーダ12はアドレスバッファ17から供給されるロウアドレス信号をデコードしてメモリセルアレイ11のワード線の選択駆動を行う。カラムデコーダ13はアドレスバッファ17から供給されるカラムアドレス信号をデコードしてメモリセルアレイ11のビット線選択を行う。コントローラ19は、データ制御回路14などを制御してメモリセルアレイ11の読み出し制御、書き込み及び消去のシーケンス制御を行なう。読み出し、書き込み及び消去の動作モードに応じて種々の内部電圧を発生するために、内部電圧発生回路18が設けられている。具体的に内部電圧発生回路18は、消去電圧発生回路18a、書込み電圧発生回路18b、読出し電圧発生回路18cその他の各種昇圧回路を含む。内部発生回路18は、コマンドCmdに従ってコントローラ19により制御されて、各種動作に用いられる電圧を生成し、供給する。また、ウエルドライバ21は、メモリブロックBLK0~15が形成されるP型ウエル、及びそのP型ウエルが形成されるN型ウエル、更にはそのN型ウエルが形成されるP型半導体基板に電圧を与える機能を有する。図2は、1つのメモリブロックBLK0の構成を示す回路図である。各メモリブロックBLKは、複数のNANDセルユニットNUをX方向に配列して構成されている。また、各メモリブロックBLKには、ワード線WL、選択ゲート線SGD,SGS、ビット線BL及びソース線SL等が配列されている。NANDセルユニットNUは、複数の不揮発性メモリセルMCを直列接続したメモリストリングと、その両端に接続されるドレイン側選択トランジスタS1、ソース側選択トランジスタS2とにより構成される。図2では、64個のメモリセルMC0~63及び選択トランジスタS1,S2が直列接続されて1つのNANDセルユニットNUを構成する例を示しているが、これはあくまでも一例である。メモリセルMCは、チャネル領域上にゲート絶縁膜トンネル絶縁膜を介して浮遊ゲートが形成され、浮遊ゲート上にゲート間絶縁膜を介して制御ゲートが積層されたMOSトランジスタ構造を有する。浮遊ゲートは、電荷蓄積機能を有する絶縁膜例えばシリコン窒化膜で置き換えられても良い。ドレイン側選択ゲート線SGDは、X方向に並ぶm個mは正の整数のドレイン側選択トランジスタS1のゲートに共通接続される。ソース側選択ゲート線SGSは、X方向に並ぶm個のソース側選択トランジスタS2のゲートに共通接続される。NANDストリングNUの一端ドレイン側選択トランジスタS1は、ビット線BLに接続される。また、NANDストリングNUの他端ソース側選択トランジスタS2はソース線SLに接続される。X方向に並ぶNANDストリングNUの集合が、データ消去の単位となるメモリブロックを構成する。この実施の形態では、後述するように、複数のブロックBLKが1つのP型ウエル内に形成される。図3は、1つのNANDセルユニットNUのY方向に沿った概略断面図である。NANDセルユニットNUは、例えば64個のメモリセルMC0~63を直列接続してなるメモリストリングと、このメモリストリングの両端に接続されたドレイン側選択トランジスタS1、およびソース側選択トランジスタS2を備えている。互いに隣接するメモリセルMC0~MC63は、p型ウエル3上において、メモリトランジスタのドレインソースとして機能するn型不純物拡散層40を共有している。各メモリセルMCは、2つのn型不純物拡散層40間に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して形成される制御ゲートを有する。ワード線WLは図3の紙面垂直方向X方向を長手方向として形成され、図2のX方向に隣接するメモリセルMCの制御ゲートを共通接続する。また、ドレイン側選択トランジスタS1、及びソース側選択トランジスタS2は、n型不純物拡散層40、40’の間に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極を有する。ドレイン側選択ゲート線SGD及びソース側選択ゲート線SGSは、紙面垂直方向X方向を長手方向として延びるように形成され、図2のX方向に隣接するドレイン側選択トランジスタS1、及びソース側選択トランジスタS2のゲート電極を共通接続する。図4は、メモリセルアレイ11の概略断面図を示している。p型の半導体基板1上に形成されたn型ウエル2上に形成されている。n型ウエル2の上部には、更に複数個図4では4個のp型ウエル30~33が形成されている。この実施の形態のメモリセルアレイ11は、p型ウエル30~33上に形成されている。4個のp型ウエル30~33の各々に、4個のメモリブロックBLKが形成されている。例えば、n型ウエル2が1つのプレーンに相当している。従来において、1つのプレーン中にp型ウエルは1つしか存在していなかった。一方、本実施の形態においては、1つのプレーン中に複数のp型ウエル30~33が存在している。すなわち、従来では1つであったp型ウエルを複数に分割していると言える。そして、この4個のp型ウエル30~3は、前述のウエルドライバ21により、独立に電圧制御される。具体的には、読出し動作が実行されるメモリブロックBLKが含まれるp型ウエル3は、ビット線BLに与えられる電圧例えば1.5Vよりも小さい電圧、例えば接地電位Vss0V又は1Vをウエルドライバ21により与えられる。一方、読出し動作が実行されないp型ウエル3は、ビット線BLに与えられる電圧と略等しい電圧、例えば1.5Vを与えられる。なお、図5に示すように、p型ウエル30内に形成される4つのメモリブロックBLK0~3は、ソース線SL0に共通接続される。同様にp型ウエル31内に形成される4つのメモリブロックBLK4~7は、ソース線SL1に共通接続される。また、p型ウエル32内に形成される4つのメモリブロックBLK8~11は、ソース線SL2に共通接続される。同様にp型ウエル33内に形成される4つのメモリブロックBLK12~15は、ソース線SL3に共通接続される。また、ビット線BLは図5のY方向に隣接するメモリセルユニットMNに共通接続されている。すなわち、ビット線BLの各々は、ブロックBLK0~15にそれぞれ配列された複数のメモリセルユニットMUを共通接続している。次に、実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図6及び図7を参照して説明する。ここでは、メモリブロックBLK0内のいずれかのワード線WLに沿ったメモリセルMCが選択される場合を例にとって説明する。読み出し動作を実行する場合には、まず、外部から供給されるブロックアドレスに従い、1つのメモリブロックBLK例えばメモリブロックBLK0が選択される。そして、その選択されたメモリブロックBLK内の1つの選択ワード線WLsに沿ったメモリセルMCsが選択メモリセルとして選択される。ここで、選択されたメモリブロックBLKが属するp型ウエル30を読出し対象ウエル30と称し、選択されたメモリブロックBLKが属しないp型ウエル31~3を読出し非対象ウエル31~3と称する場合がある。この場合、図6に示すように、ウエルドライバ21は、付属の転送トランジスタを制御して、読出し対象p型ウエル30には電圧0V又は1.0Vを供給する。この電圧は、読出し動作時にビット線BLに与えられる電圧1.5Vよりも小さい電圧である。ここで、0V又は1.0Vのように二通りの電圧を与えるようにしたのは、電圧値の低い閾値電圧分布を読む場合において、いわゆるネガティブセンス読出しを行うことを可能にするためである。一方、ウエルドライバ21は、読出し非対象p型ウエル31~3には、ビット線BLに与えられる電圧1.5Vと略等しい電圧例えば1.5Vを供給する。なお、ウエルドライバ21は、読み出し動作時にn型ウエル2に、読出し対象p型ウエル30に与えられる電圧よりも大きい電圧例えば1.5Vを供給する。更に、p型半導体基板1にはn型ウエル2の電圧よりも小さい電圧、例えば設置電圧Vss0Vを与える。図7aに示すように、ロウデコーダ12は、メモリブロックBLK0中の選択メモリセルMCsに接続される選択ワード線WLsは電圧VCGRVを印加する。電圧VCGRVは、メモリセルMCが有する複数の閾値電圧分布の間のほぼ中間に相当する電圧である1つのメモリセルMTrが複数ビットのデータを記憶する場合には、電圧VCGRVは複数通りの値を取り得る。一方、ロウデコーダ12は、選択メモリセルMCs以外のメモリセルMC非選択メモリセルMCnsに接続される非選択ワード線WLnsに、読み出しパス電圧VREADを印加する。また、読み出しパス電圧VREADは、メモリセルMCが保持するデータに拘わらずメモリセルMCを導通させることができる電圧であり、例えば6V~8V程度の電圧である。また、ロウデコーダ12は、ドレイン側選択ゲート線SGD及びソース側選択ゲート線SGSに、それぞれ電圧VSG2V程度を印加する。この電圧VSGは、ドレイン側選択ゲートトランジスタS1及びソース側選択トランジスタS2を導通させるための電圧である。そして、カラムデコーダ13は、選択メモリセルMCsが含まれるNANDセルユニットNUに接続されるビット線BLに、電圧VBL1.5V程度を印加する。一方、カラムデコーダ13は、選択メモリセルMCsが含まれるNANDセルユニットNUに接続されるソース線SL選択ソース線SLsにこの電圧VBLよりも小さい電圧VSL1.0V程度を印加する。なお、ソース線SLへの電圧印加は、カラムデコーダ13ではなく、ソース線ドライバが行っても良い。このような電圧の印加がされることにより、選択メモリセルMCsが含まれるNANDセルユニットNUでは、次のような読み出し動作が実行される。すなわち、選択メモリセルMCsの閾値電圧が電圧VCGRVよりも大であれば、選択メモリセルMCsは導通しない。このため、ビット線BLの電位は低下せず、電圧VBL1.5Vのまま維持される。一方、選択メモリセルMCsの閾値電圧が電圧VCGRV以下である場合には、選択メモリセルMCsは導通し、これによりビット線BLの電位は電圧VSL1Vまで低下する。このようなビット線BLの電位の変動の大小をセンスアンプ回路3で検出することにより、選択メモリセルMCsの保持データを判定することができる。なお、選択メモリブロックBLKが存在するP型ウエル3内の他のメモリブロックBLK1~3では、ロウデコーダ12やカラムデコーダ13によりワード線WLや選択ゲート線SGD,SGSの電圧が0Vに維持される。同様に、読出し非対象ウエル31~3でも、ワード線WLや選択ゲート線SGD,SGSの電圧が0Vに維持される。このため、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrは非導通状態に維持される。しかし、ビット線BLとウエル3に電位差が生じると、この電位差によりリーク電流が流れてしまう。これによりビット線BLの電位が低下することがある。その結果、リーク電流が大きくなると、センスアンプ回路3のリードマージンを低下し、誤読み出し発生の原因となり得る。そこで、本実施の形態では以下のようにp型ウエル3~3の電圧を制御する。図7bを参照して、読出し非対象p型ウエル3~3に存在するメモリブロックBLK4~15非選択の印加電圧を説明する。メモリブロックBLK4~15のメモリセルユニットNUは、読出し対象のメモリブロックBLK0に配置されたメモリセルユニットMUとビット線BLを共有している。すなわち、メモリブロックBLK4~15のメモリセルユニットNUに接続されるビット線BLに印加される電圧は、選択メモリセルMCsが含まれるNANDセルユニットNUに接続されるビット線と同じ1.5Vである。しかし、p型ウエル30~3は、それぞれ独立して形成され、電圧も独立して制御可能にされている。本実施の形態の読み出し動作では、読出し非対象p型ウエル31~3は、ビット線BLと同じ1.5Vの電圧を与えられる。このようにすることにより、ビット線BLと読出し非対象p型ウエル31~3の電位差によるリークは殆ど発生しない。その結果、ビット線BLの電位の低下を抑制することができる。また、n型ウエル2にはp型ウエル31~3と同じ電圧例えば、1.5Vが与えられる。その結果、n型ウエル2とp型ウエル31~3の間には電位差が生じない。その結果、p型ウエル31~3からn型ウエル2へのリーク電流は殆ど流れない。その結果、p型ウエル31~3の電圧降下を抑制し、ビット線BLとp型ウエル31~3の電位差が大きくなることを防止することが出来る。また、消費電力を低減することも出来る。なお、p型の半導体基板1には地電位Vss0Vが与えられることが好ましい。p型の半導体基板1上には様々な回路素子が配置されており、p型の半導体基板1に電圧を与えることにより、これらの回路素子の動作特性が変化する場合があるからである。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、p型ウエル3に配置されるメモリブロックBLKは1個であっても良い。この場合であってもp型ウエル3の電圧を制御することにより誤読出しを防止するという効果は得られる。また、読出し時において、読出し非対象p型ウエル31~3に印加される電圧はビット線BLの電圧と同じで無くても良い。少なくとも、読出し非対象p型ウエル31~3とビット線BLの電位差が、読出し対象p型ウエル30とビット線BLの電位差よりも小さくなれば誤読出しを防止する効果が得られる。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"