ゲート電極と、前記ゲート電極上に配置されたゲート酸化物と、前記ゲート酸化物上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成されたグラフェン電子素子。前記ゲート電極は、シリコン基板である請求項1に記載のグラフェン電子素子。前記グラフェンチャネル層の幅は、100nm~5μmである請求項1に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の幅方向に一つの列を形成する請求項1に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の長手方向に直交して配置された請求項4に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項1に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項1に記載のグラフェン電子素子。前記複数のナノホールの各ナノホールは、1nm~20nmの直径を持つ請求項1に記載のグラフェン電子素子。前記複数のナノホールは、1nm~20nmのギャップを持って配列された請求項1に記載のグラフェン電子素子。前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項1に記載のグラフェン電子素子。基板と、前記基板上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、前記グラフェンチャネル層を覆うゲート酸化物層と、前記ゲート酸化物層上のゲート電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成されたグラフェン電子素子。前記グラフェンチャネル層の幅は、100nm~5μmである請求項11に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の幅方向に一つの列を形成する請求項11に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置された請求項13に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項11に記載のグラフェン電子素子。前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項11に記載のグラフェン電子素子。前記複数のナノホールの各ナノホールは、1nm~20nmの直径を持つ請求項11に記載のグラフェン電子素子。前記複数のナノホールは、1nm~20nmのギャップをおいて配列された請求項17に記載のグラフェン電子素子。前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項11に記載のグラフェン電子素子。本発明は、ナノホールが形成されたグラフェンチャネル層を使用したグラフェン電子素子を提供する。本発明の一実施形態によるグラフェン電子素子は、ゲート電極と、前記ゲート電極上に配置されたゲート酸化物と、前記ゲート酸化物上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。前記ゲート電極は、シリコン基板である。前記複数のナノホールは、前記グラフェンチャネル層の幅方向に一つの列を形成する。本発明の一側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置される。本発明の他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置される。本発明のさらに他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置される。前記複数のナノホールの各ナノホールは、ほぼ1nm~20nmの直径を持つ。前記複数のナノホールは、ほぼ1nm~20nmのギャップを持って配列される。前記グラフェンチャネル層の幅は、ほぼ100nm~5μmである。前記グラフェンチャネル層は、単層または二層のグラフェンからなる。本発明の他の実施形態によるグラフェン電子素子は、基板と、前記基板上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、前記グラフェンチャネル層を覆うゲート酸化物層と、前記ゲート酸化物層上のゲート電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。明細書にわたって実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。図1は、一実施形態によるグラフェン電子素子100の構造を示す概略断面図であり、図2は、図1の平面図であり、便宜のためパッシベーション層を除外した。図1は、図2のI-I’線断面図である。図1を参照すれば、シリコン基板110上にゲート酸化物120が形成されている。ゲート酸化物120は、酸化シリコンでほぼ100nm~300nmの厚さに形成できる。シリコン基板110は導電性基板であって、ゲート電極とも称する。シリコン基板110の代りに他の導電性基板が使われることもある。ゲート酸化物120上にはグラフェンチャネル層130が配置される。グラフェンチャネル層130は、1層または2層のグラフェンからなりうる。図1及び図2を共に参照すれば、グラフェンチャネル層130には、グラフェンチャネル層130の幅方向に複数のナノホール132が配列されている。複数のナノホール132は一つの列を形成する。複数のナノホール132は、グラフェンチャネル層130の長手方向に対して実質的に直交するように配置されている。ナノホール132は、グラフェンのパターニング時に電子ビームリソグラフィ、集束イオンビームを利用して製造できる。各ナノホール132は、ほぼ1nm~20nmの直径を持つ。ナノホール132間のギャップはほぼ1nm~20nmでありうる。ナノホール132のギャップを1nm以下とする場合、隣接したナノホールが重畳しうる。ナノホール132のギャップを20nm以上とする場合、サイズ効果によるバンドギャップの形成が困難になる。ナノホール132間の間隔が狭いので、グラフェンチャネル層130にはグラフェンナノリボンのようにサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。グラフェンチャネル層130の幅Wはほぼ100nm~5μmでありうる。グラフェンチャネル層130の幅Wはグラフェンナノリボンの幅より相対的に大きいので、グラフェンチャネル層130のパターニング時に、エッジの損傷がグラフェンチャネル層130に及ぶ影響が低減する。グラフェンチャネル層130の両端上には、それぞれソース電極142及びドレイン電極144が形成される。グラフェンチャネル層130上でソース電極142とドレイン電極144との間には、グラフェンチャネル層130を覆うパッシベーション層150がさらに形成されうる。パッシベーション層150は、酸化シリコンで形成できる。パッシベーション層150は、ほぼ5nm~30nmの厚さに形成できる。図1のグラフェン電子素子100は、バックゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ100は常温で作動できる。図3及び図4は、他の変形例によるグラフェンチャネル層を示す平面図である。図1及び図2の構成要素と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。図3を参照すれば、複数のナノホール133は、図2とは異なってグラフェンチャネル層130の長手L方向に対して傾いて配列されてもよい。また、複数のナノホール134は、グラフェンチャネル層130の幅W方向にジグザグ形状に配列されてもよい図4参照。図5は、前記実施形態によって製作された電界効果トランジスタの性能曲線である。図5を参照すれば、ON/OFF比がほぼ100以上と高く、特に、移動度が1000cm2/Vsと非常に良好であった。前記実施形態によるグラフェン電界効果トランジスタは、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。図6は、他の実施形態によるグラフェン電子素子200の構造を示す概略断面図であり、図7は、図6の平面図であり、便宜のためグラフェンチャネル層上のゲート電極及びゲート酸化物を除外した。図6は、図7のVI-VI’線断面図である。図6を参照すれば、シリコン基板210上に絶縁層220が形成されている。絶縁層220は、酸化シリコンであってほぼ100nm~300nmの厚さに形成できる。絶縁層220上にはグラフェンチャネル層230が配置される。グラフェンチャネル層230は、1層または2層のグラフェンからなりうる。図6及び図7を共に参照すれば、グラフェンチャネル層230には、グラフェンチャネル層230の幅方向に複数のナノホール232が配列されている。複数のナノホール232は一つの列を形成する。複数のナノホール232は、グラフェンチャネル層230の長手方向に対して実質的に直交するように配置されている。複数のナノホール232は、図7とは異なってグラフェンチャネル層230の長手方向に対して傾いて配列されてもよい。また、複数のナノホール232はジグザグ形状に配列されてもよい。各ナノホール232は、ほぼ1nm~20nmの直径を持つ。ナノホール232間のギャップは、ほぼ1nm~20nmでありうる。ナノホール232間の間隔が狭いので、グラフェンチャネル層230にはサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。グラフェンチャネル層230の幅Wは、ほぼ100nm~5μmでありうる。グラフェンチャネル層230の幅Wはグラフェンナノリボンの幅より相対的に大きいので、グラフェン層図示せずのパターニング時にエッジの損傷がグラフェンチャネル層230に及ぶ影響が低減する。グラフェンチャネル層230の両端上には、それぞれソース電極242及びドレイン電極244が形成される。グラフェンチャネル層230上でソース電極242とドレイン電極244との間には、ゲート酸化物層250がさらに形成されうる。ゲート酸化物層250は酸化シリコンからなる。ゲート酸化物層250上にはゲート電極260が配置される。ゲート電極260は、通常の金属、例えば、アルミニウムなどからなる。図6及び図7のグラフェン電子素子200は、トップゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ200は、常温で作動できる。本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲によって定められねばならない。