"フロー制御に用いるカウント値を計数するカウンタと、試験開始指示に応じて、複数の第1テスト信号を連続して出力する第1テスト信号出力部と、試験対象部位に前記第1テスト信号が入力されているか否かを判断する判断部と、前記判断部により前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、をそなえることを特徴とする、処理装置。前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項1記載の処理装置。前記テスト信号調停部が、前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、請求項2記載の処理装置。前記第1テスト信号及び前記第2テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、請求項1~3のいずれか1項に記載の処理装置。試験開始指示に応じて第1テスト信号出力部から連続して出力された第1テスト信号を受信する第1テスト信号受信部と、前記第1テスト信号受信部が前記第1テスト信号を受信していない場合に、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前期カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項5記載の試験信号生成装置。前記テスト信号調停部が、前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、請求項6記載の試験信号生成装置。試験開始指示に応じて、第1テスト信号出力部から連続して出力された複数の第1テスト信号を受信するステップと、試験対象部位に前記第1テスト信号が入力されているか否かを判断するステップと、前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力するステップと、前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえることを特徴とする、試験信号生成方法。前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうステップをそなえることを特徴とする、請求項8記載の試験信号生成方法。前記調停を行なうステップにおいて、前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止するステップと、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止するステップとをそなえることを特徴とする、請求項9記載の試験信号生成方法。しかしながら、上述の如き従来の負荷試験方法においては、例えば、情報処理装置のインタフェースチップのような、パケットが送受信される経路であるパケットフローの下流側に位置するデバイスまでには充分な負荷をかけることができないおそれがある。本件の目的の一つは、負荷試験を行なうに際して、試験対象に対して効率的に負荷をかけることができるようにすることである。なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。このため、開示の処理装置は、フロー制御に用いるカウント値を計数するカウンタと、試験開始指示に応じて、複数の第1テスト信号を連続して出力する第1テスト信号出力部と、試験対象部位に前記第1テスト信号が入力されているか否かを判断する判断部と、前記判断部により前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号の出力に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部とをそなえる。また、開示の試験信号生成装置は、試験開始指示に応じて第1テスト信号出力部から連続して出力された第1テスト信号を受信する第1テスト信号受信部と、前記第1テスト信号受信部が前記第1テスト信号を受信していない場合に、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号に同期して、フロー制御に用いるクレジットカウンタに対して出力されるインクリメント信号を生成するインクリメント信号生成部とをそなえる。さらに、開示の試験信号生成方法は、試験開始指示に応じて、第1テスト信号出力部から連続して出力された複数の第1テスト信号を受信するステップと、試験対象部位に前記第1テスト信号が入力されているか否かを判断するステップと、前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力するステップと、前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえる。開示の技術によれば、負荷試験を効率的に実施することができる。以下、図面を参照して本処理装置、試験信号生成装置及び試験信号生成方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。図1は実施形態の一例としてのプロセッサにそなえられる試験信号生成回路試験信号生成装置の機能構成を模式的に示す図、図2はそのプロセッサのハードウェア構成を模式的に示す図である。又、図3は実施形態の一例としてのプロセッサ100をそなえたプロセッサシステム1におけるクレジットフロー部104の機能構成を説明するための図である。ここで、クレジットフロー部104は、クレジット制御により、パケットの制御を行なう制御部である。そして、クレジット制御とは、クレジット値を用いて行なうパケットの制御をいう。さらに、クレジット値とは、連続してVCVirtualChannel上に送信可能なATMAsynchronousTransferMode:非同期転送モードセル数を規定するための値である。クレジット制御においては、受信側のパケットの処理状態に応じてパケットの送信を制御する。すなわち、後述の如く、クレジット値を格納するクレジットカウンタ21を用いて、パケット送信時にクレジットカウンタ21のクレジット値をインクリメントし、受信側においてパケットの処理が完了すると、そのクレジット値をデクリメントする。そして、クレジットカウンタ21のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっていると判断し、パケットの送信を抑止する。本実施形態の一例としてのプロセッサ100は、図示しないメモリ等の記憶装置に格納されたプログラムタスク,ジョブを実行することにより、種々の演算や制御を行ない、種々の機能を実現する。このプロセッサ100は、例えば、情報処理装置や制御機器にそなえられる。又、プロセッサ100は、情報処理装置や制御機器において、そのマザーボード図示省略に搭載される。プロセッサ100は、図2に示すように、CPUコア101,キャッシュ102及びインタフェース回路103をそなえる。CPUコア101は、種々の演算や制御を行なうプロセッサコアである。キャッシュ102は、CPUコア101において用いられるデータ等を一時的に格納する記憶装置である。なお、図2に示す例においては、便宜上、1つのCPUコア101やキャッシュ102を示しているが、これに限定されるものでなく、2以上のCPUコア101やキャッシュ102をそなえてもよい。インタフェース回路103は、プロセッサ100と外部との間でのデータの授受を行なう。すなわち、プロセッサ100はこのインタフェース回路103を介して外部と接続される。例えば、プロセッサ100は、他のプロセッサ100と直接もしくはクロスバー200を介して通信を行なう。後述する図3に示す例においては、プロセッサシステム1において、3つ以上のプロセッサ100プロセッサ100-0,100-1,100-2が直接もしくはクロスバーXB200を介して相互に接続されている。すなわち、プロセッサ100-0はポートP01からクロスバー200を介してプロセッサ100-1に接続されている。又、ポートP02にはプロセッサ100-2を介してプロセッサ100-1が接続されている。また、クロスバー200には、更に、図示しない1以上のプロセッサ100が接続されている。なお、図3中においては、便宜上、ポートP01,P02の2つのポートを示しているが、これに限定されるものではなく、1つもしくは3つ以上のポートをそなえ、それぞれ、直接もしくはクロスバー200を介して、他のプロセッサ100等と接続されてもよい。また、図3中においては、プロセッサシステム1に3つのプロセッサ100-0~100-2が部分的に示されているが、これに限定されるものではなく、2つ以下もしくは4つ以上のプロセッサ100をそなえてもよい。以下、プロセッサを示す符号としては、複数のプロセッサのうち1つを特定する必要があるときには符号100-0~100-2を用いるが、任意のプロセッサを指すときには符号100を用いる。また、本プロセッサ100においては、CPUコア101においてテスト信号出力プログラムを実行することにより、第1テストパケット信号第1テスト信号が出力される。すなわち、CPUコア101がテスト信号出力プログラムにより第1テストパケット信号を出力する第1テスト信号出力部20図1参照として機能する。そして、このテスト信号出力プログラムは、本プロセッサシステム1の負荷試験開始時に実行され、負荷試験実行中は第1テストパケット信号を出力し続ける。又、負荷試験は、例えば、図示しないキーボード等の入力装置から入力される試験開始指示に基づいて開始される。この出力された第1テストパケット信号は、プロセッサ100におけるCPUコア101を上流とするパケットフローデータバス等を通過し、その下流側に位置するインタフェース回路103に到達する。そして、第1テストパケット信号は、更に、インタフェース回路103から、プロセッサ100の外部の、他のプロセッサ100やクロスバー200に出力される。本実施形態においては、CPUコア101を上流とするパケットフローにおいて、この下流側に位置するインタフェース回路103の各部を主な試験対象部位とする負荷試験を行なう例について説明する。第1テストパケット信号は、例えば、所定のビット長例えば、64ビットとデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。第1テストパケット信号は、例えば、先頭、中間及び最終の3つの部分のパターン信号を有し、先頭部分と最終部分との間に1以上の中間部分のパターン信号が挿入されて送信される。これらの先頭,中間及び最終の各部分のパターン信号は、例えば、それぞれ8バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第1テストパケット信号のビット数が調整される。そして、第1テスト信号出力部12において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。CPUコア101は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第1テストパケット信号として出力する。また、これらのパターン信号の組み合わせによって作成される第1テストパケット信号としては、複数種類の第1テストパケット信号を用いてもよい。例えば、CPUコア101は、格納されているパターン信号を取捨選択して2種類以上の第1テストパケット信号を生成し、これらの第1テストパケット信号として順次出力してもよい。又、CPUコア101は、格納されている複数種類のパターン信号の中から1種類の第1テストパケット信号を生成し、この第1テストパケット信号を繰り返し出力してもよい。なお、複数種類の第1テストパケット信号の中からの第1テストパケット信号の選択手法としては、複数種類の第1テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。なお、この第1テストパケット信号パターン信号としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。そして、この出力された第1テストパケット信号は、各インタフェースから送出され、図示しない調停器を介してインタフェース回路103に入力され、クレジットフロー部104を介して、プロセッサ100の外部に出力される。又、CPUコア101によって出力された第1テストパケット信号は、インタフェース回路103に到達するまでのパケットフローの通過過程において種々の理由により遅延する場合がある。これにより、パケットフローの下流側に位置するインタフェース回路103には、第1テストパケット信号が断続的に到達し、連続する第1テストパケット信号の間に時間的な間隙が生じる場合がある。インタフェース回路103は、例えば、データを複数のパケットに分割して送受信する。又、このインタフェース回路103はクレジットフロー部104をそなえる。クレジットフロー部104は、受信側における受信データパケットの処理状態に基づいて、送信するパケットを制御するクレジットフロー制御を行なう。クレジットフロー部104は、図3に示すように、クレジットカウンタ21,TLPTransactionLayerPacketジェネレータTLPGEN24,再送バッファRBUF22,送信制御部23,試験信号生成回路11,受信制御部33,DLLPDataLinkLayerPacketチェッカDC31及びVCVirtualChannelバッファVB32をそなえる。なお、これらのインタフェース回路103を構成する各部の機能は、各プロセッサ100のそれぞれがそなえる。ただし、図3に示す例においては、便宜上、プロセッサ100-0に、クレジットカウンタ21,TLPジェネレータ24,再送バッファ22,送信制御部23及び試験信号生成回路11を、又、プロセッサ100-1に、受信制御部33,DLLPチェッカ31及びVCバッファ32を示す。TLPジェネレータ24は、パケットに対してフレームの先頭を表すSTPStartTLPを付加する。CPUコア101によって出力された第1テストパケット信号は、図示しない調停器を介して、このTLPジェネレータ24に入力される。再送バッファ22は、送出されるパケットを格納するバッファである。送信先のプロセッサ100においてパケットの受信に失敗し、そのVCバッファ32からNACKNegativeACKnowledgementが送信されると、この再送バッファ22に格納されているパケットが再送される。送信制御部23は、送信するパケットに対して、CRCCyclicRedundancyCheck:巡回冗長検査の付加やクロックCLKの乗り換え等を行ない、物理層へ送出する処理を行なう。受信制御部33は、物理層で受信したパケットに対して、クロックの乗り換え等を行ない、データリンク層やトランザクション層での処理を可能にする。DLLPチェッカ31は、受信制御部33によって処理されたパケットについて、シーケンス番号SEQNUMをチェックして、送信元のプロセッサ100に対して、受信できたパケットのシーケンス番号をACKACKnowledgeとして送信する。又、DLLPチェッカ31は、パケットの受信に失敗した場合CRCエラー等には、受信に失敗した1つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ100に送信する。また、送信元のプロセッサ100のクレジットフロー部104においては、他のプロセッサ100のVCバッファ32からNACKを受信すると、そのパケットの再送処理を実施する。VCバッファ32は、受信したパケットを一旦格納するバッファである。このVCバッファ32は、格納されたパケットが送出され、VCバッファ32の資源が解放された時点で、送信元のプロセッサ100に対してVCバッファ32の資源が解放された旨を通知するFCUpdateFlowControlUpdateを送信する。すなわち、VCバッファ32は、当該VCバッファ32に格納されたパケットが次工程に送出され、新たなパケットを受付可能な状態になると、FCUpdateをプロセッサ100のクレジットフロー部104に送信する。クレジットカウンタCRCT21は、送信したパケットのデータ数もしくはパケット数に応じてインクリメントされるカウンタであり、インクリメントされたカウント値クレジット値が格納されるバッファとして構成される。すなわち、クレジットカウンタ21は、出力されるパケットが再送バッファ22に格納される度に、予め規定された量だけカウント値クレジット値がインクリメントされる。クレジットフロー部104においては、1以上のクレジットカウンタ21がそなえられ、これらのクレジットカウンタ21を用いてクレジットフロー制御が実現される。すなわち、クレジットカウンタ21はクレジットフロー制御に用いられる。また、クレジットカウンタ21のカウント値は、受信側のプロセッサ100等においてパケットが処理されるとデクリメントされる。そして、クレジットフロー制御においては、このクレジットカウンタ21のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっているBUSYと判断され、パケットの送信を抑止する制御が行なわれる。図3に示す例においては、ポートP01においては、クレジットカウンタ21として、再送バッファクレジットカウンタRB-CRCT21a,VCバッファクレジットカウンタVCB-CRCT21b及びパケットクレジットカウンタP-CRCT21cをそなえている。又、ポートP02においては、クレジットカウンタ21として、再送バッファクレジットカウンタ21a及びVCバッファクレジットカウンタVCB-CRCT21bをそなえている。再送バッファクレジットカウンタ21aは、他のプロセッサ100のDLLPチェッカ31に対応し、このDLLPチェック31からACKが送信される度に、そのカウント値がデクリメントされる。VCバッファクレジットカウンタ21bは、他のプロセッサ100のVCバッファ32に対応し、このVCバッファ32からFCUpdateを受信すると、そのカウント値がデクリメントされる。パケットクレジットカウンタ21cは、クロスバー200に対応し、このクロスバー200からパケット転送完了の通知が送信される度に、そのカウント値がデクリメントされる。なお、本実施形態においては、再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cがそれぞれ4ビットのインクリメント信号によりインクリメント及びデクリメントされる。試験信号生成回路11は、第1テスト信号を補完する第2テスト信号を生成する。試験信号生成回路11は、図1に示すように、第1テスト信号受信部12,第2テスト信号出力部13,テスト信号調停部14,インクリメント信号生成部インクリメント処理部15及び信号情報出力部16をそなえる。第1テスト信号受信部12は、CPUコア101によって出力された第1テストパケット信号を受信する。第2テスト信号出力部13は、第2テストパケット信号第2テスト信号を出力する。この第2テストパケット信号は、第1テストパケット信号と同様のデータ長やデータ構成等をそなえる。すなわち、第2テストパケット信号は、例えば、所定のビット長例えば、64ビットとデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。第2テストパケット信号は、例えば、先頭、中間及び最終の3つの部分のパターン信号を有し、先頭部分と最終部分との間に1以上の中間部分のパターン信号が挿入されて送信される。これらの先頭,中間及び最終の各部分のパターン信号は、例えば、それぞれ8バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第2テストパケット信号のビット数が調整される。そして、第2テスト信号出力部13において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。なお、第2テスト信号出力部13において、先頭部分と最終部分との間に挿入される中間部分の個数は、後述する信号PJIROVLにより設定パラメータパケットサイズとして設定される。第2テスト信号出力部13は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第2テストパケット信号として出力する。また、これらのパターン信号の組み合わせによって作成される第2テストパケット信号としては、複数種類の第2テストパケット信号を用いてもよい。例えば、第2テスト信号出力部13は、格納されているパターン信号を取捨選択して2種類以上の第2テストパケット信号を生成し、これらの第2テストパケット信号として順次出力してもよい。又、第2テスト信号出力部13は、格納されている複数種類のパターン信号の中から1種類の第2テストパケット信号を生成し、この第2テストパケット信号を繰り返し出力してもよい。なお、複数種類の第2テストパケット信号の中からの第2テストパケット信号の選択手法としては、複数種類の第2テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。なお、この第2テストパケット信号パターン信号としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。テスト信号調停部14は、第1テストパケット信号が出力されていない状態で第2テストパケット信号を出力させる調停制御を行なう。このテスト信号調停部14は、図1に示すように、第1抑止部141及び第2抑止部142をそなえる。第2抑止部142は、第2テスト信号出力部13が第2テストパケット信号を出力中は、第1テスト信号の出力を抑止する。例えば、第2抑止部142は、第1テストパケット信号の出力を制御するスイッチ回路211図1参照に対して抑止制御信号を出力することにより、第1テストパケット信号の試験信号生成回路11の下流側における試験対象バス試験対象部位への出力を抑止する。すなわち、第2抑止部142は、第1テストパケット信号の、再送バッファ22やクレジットカウンタ21への入力を抑止する。これにより、試験対象バスに第2テストパケット信号が出力されている状態で、CPUコア101から出力された第1テストパケット信号が到達した場合においても、この第1テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第1テストパケット信号と第2テストパケット信号とが同時に入力されることを防ぎ、これらの第1テストパケット信号と第2テストパケット信号との間で干渉等が生じることがない。また、第2抑止部142スイッチ回路211により出力が抑止された第1テスト信号は、一時的に図示しないバッファに順番に格納される。そして、第2抑止部142による抑止状態が解除されると、このバッファに格納されていた第1テストパケット信号の出力が再開され、順次、再送バッファ22やクレジットカウンタ21へ入力される。このように、テスト信号調停部14は、第1テストパケット信号が入力されている間は第2テストパケット信号の出力を抑止し、第1テストパケット信号が入力されていない間間隙に、第2テストパケット信号を出力させる。また、テスト信号調停部判断部14は、CPUコア101によって出力された第1テストパケット信号を第1テストパケット受信部12が受信しているかを確認し、第1テストパケット信号が入力されているか否かを判断する。具体的には、後述する信号PPRIの確認を行なうことにより、第1テストパケット信号が入力されているか否かを確認する。第1抑止部141は、第1テスト信号出力部20が第1テストパケット信号を出力中は、第2テスト信号生成部13による第2テスト信号の出力を抑止する。例えば、第1抑止部141は、第2テストパケット信号の出力を制御するスイッチ回路図示省略に対して抑止制御信号を出力することにより、第2テストパケット信号の出力を抑止する。これにより、試験対象バスに第1テストパケット信号が出力されている状態で、第2テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第1テストパケット信号と第2テストパケット信号とが同時に入力されることを防ぎ、これらの第1テストパケット信号と第2テストパケット信号との間で干渉等が生じることがない。また、第1抑止部141により出力が抑止された第2テスト信号は、破棄してもよく、又、一時的に図示しないバッファに順番に格納してもよい。すなわち、テスト信号調停部14は、第1テストパケット信号の間隙に第2テストパケット信号を挿入したテスト信号を生成する。図4a,bは実施形態の一例としてのプロセッサ100におけるテストパケット信号を例示するシーケンス図であり、試験対象のデータバスにおける試験信号生成回路11の下流位置における第1テストパケット信号及び第2テストパケット信号を示す。図4aは第1テストパケット信号を例示するシーケンス図、図4bは第2テストパケット信号を例示するシーケンス図である。なお、これらの図4a,bにおいて、符号A~Nはそれぞれパターン信号を表しており、第1テストパケット信号もしくは第2テストパケット信号をそれぞれ連続する3つ以上の符号A~Nの組合わせによって表している。なお、これらの図4a,bに示す例においては、第1テストパケット信号及び第2テストパケット信号を構成する各パターン信号における先頭,中間及び最終の各部分の区別を便宜上省略している。例えば、図4aに置いて、4つの連続する符号BBBBは、第1テストパケット信号を表しており、この第1テストパケット信号BBBBは、1つの先頭パターン信号Bと1つの最終パターン信号Bと、2つのパターン信号Bとをそなえている。この図4aに示す例においては、第1テストパケット信号として、それぞれ任意のデータサイズの第1テストパケット信号BBBB,CCCCC,DDDDD,FFF,KKKKKが断続的に出力されている。又、これらの第1テストパケット信号において、第1テストパケット信号BBBBの前や、第1テストパケット信号FFFの前後、第1テストパケット信号KKKKKの後において、先行もしくは後続する第1テストパケット信号との間に間隙が生じている。テスト信号調停部14は、図4aに示すような第1テストパケット信号に対して、図4bに示すように、第1テストパケット信号が出力されていない時に、第2テストパケット信号を出力させる。図4bに示す例においては、第1テストパケット信号BBBBの前に第2テストパケット信号AAAAAを出力されている。又、第1テストパケット信号DDDDDと第1テストパケット信号FFFとの間に第2テストパケット信号EEEが出力されており、第1テストパケット信号FFFと第1テストパケット信号KKKKKとの間に第2テストパケット信号GGGGGGG,HHHHHHH,JJJが連続して出力されている。更に、第1テストパケット信号KKKKKの後に第2テストパケット信号LLLL,MMM,NNNNNNが出力されている。インクリメント信号生成部インクリメント処理部15は、第2テストパケット信号の出力に同期してインクリメント信号を生成し、この生成したインクリメント信号を各クレジットカウンタ21に入力する。すなわち、インクリメント信号生成部15は、第2テストパケット信号を出力する度に、クレジットカウンタ21のカウント値をインクリメントする。このインクリメント信号生成部15によるクレジットカウンタ21のインクリメントは、第1テストパケット信号によるクレジットカウンタ21のインクリメントと同様に行なわれる。例えば、クレジットカウンタ21のカウント値を1度にインクリメントする量は、第1テストパケット信号によるクレジットカウンタ21のインクリメントと同量である。又、インクリメント信号生成部15は、第1テストパケット信号によってインクリメントされるクレジットカウンタ21と同じクレジットカウンタ21をインクリメントする。つまり、インクリメント信号生成部15は、第1テストパケット信号の送信時と同様に、第2テストパケット信号の送信時に、各クレジットカウンタ21をインクリメントするインクリメント信号を生成する。図3に示す例において、ポートP01にそなえられた試験信号生成回路11においては、インクリメント信号生成部15は、再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cに対してインクリメント信号を入力する。又、ポートP02にそなえられた試験信号生成回路11においては、インクリメント信号生成部15は、再送バッファクレジットカウンタ21a及びVCバッファクレジットカウンタ21bに対してインクリメント信号を入力する。これらのインクリメント信号により、各クレジットカウンタ21のカウント値はインクリメントされる。また、各クレジットカウンタ21のカウント値は、第2テストパケット信号についても、第1テストパケット信号と同様に、受信側のプロセッサ100等においてパケットが処理されるとデクリメントされる。すなわち、第2テストパケット信号に関して、クロスバー200や他のプロセッサ100において処理が行われると、クロスバー200からのパケット転送完了の通知や、他のプロセッサ100のDLLPチェッカ31やVCバッファ32からのACKやFCUpdateが送信される。そして、これらの応答信号に基づき、対応する再送バッファクレジットカウンタ21aやVCバッファクレジットカウンタ21b,パケットクレジットカウンタ21cにおいて、各カウント値のデクリメントが行なわれる。つまり、本プロセッサ100においては、第2テストパケット信号においても第1テストパケット信号と同様にクレジットフロー制御が正しく実現される。信号情報出力部16は、第1テストパケット信号と第2テストパケット信号とのうち、出力されている信号を表す信号情報を出力する。この信号情報を参照することにより、再送バッファ22に格納される信号が第1テストパケット信号であるか第2テストパケット信号であるかを確認することができる。本プロセッサシステム1においては、受信側のプロセッサ100において、クレジットフロー制御部104を通過し、VCバッファ32の下流側において、調停が行なわれた段階で第2テストパケット信号を選択的に消去する。これにより、受信側のプロセッサ100における実メモリ空間を意識することなく第2テストパケット信号を生成することができ、CPUコア101によって出力される第1テストパケット信号との共存を可能とする。図5は試験信号生成回路11の接続構成及び入出力信号を例示する図である。なお、この図5に示す例においては、第1テストパケット信号が4つの入力ポートP31を介して入力される。又、バーチャルチャネル数VC数=2であり、VC0用とVC1との2種類のVCバッファクレジットカウンタ21bがそなえられるとともに、VC0用とVC1との2種類のパケットクレジットカウンタ21cがそなえられている。試験信号生成回路11には、図5に示すように、信号PPRI30,PJIROVL310及びPBUFBUSYが入力される。CPUコア101によって出力された第1テストパケット信号は入力ポートP31を介して入力され、又、これらの第1テストパケット信号は4ビットの信号PPRIとして試験信号生成回路11に入力される。なお、この信号PPRIは、第1テストパケット信号の調停参加信号であり、これらのいずれかが1の場合には、第1テストパケット信号が入力されていることを判断することができる。すなわち、試験信号生成回路11においては、テスト信号調停部14は、この信号PPRIの確認を行なうことにより、試験対象部位に第1テスト信号が入力されているか否かを判断する判断部として機能する。そして、信号PPRIのいずれかが1の場合に第2テストパケット信号の出力が抑止される。すなわち、この信号PPRIにより、試験信号生成回路11が第1抑止部141テスト信号調停部14として機能する。信号PJIROVLは、第2テストパケット信号の設定パラメータを設定する、例えば図示しないJTAGJointTestArchitectureGroup制御回路からの32ビットの制御信号である。例えば、この信号PJIROVLにより、第2テストパケット信号送出起動Valid,第2テストパケット信号送出先のプロセッサ100を表すプロセッサID,第2テストパケット信号の送出VCを識別する識別IDであるVCIDVirtualChannelIdentification及び第2テストパケット信号のパケットサイズが任意に設定される。この信号PJIROVLは、図示しない入力ポートから入力される。本プロセッサ100においては、この信号PJIROVLの設定値を変更することにより、第2テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第2テストパケット信号を容易に生成し、クレジットフロー部104に入力することができる。信号PBUFBUSYは、クレジットカウンタ21から出力されるバッファBUSY信号である。クレジットカウンタ21再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cがBUSYである場合に、例えば、PBUFBUSY1が設定される。そして、いずれかのクレジットカウンタ21がBUSYならば、試験信号生成回路11は第2テストパケット信号を送出しない。また、試験信号生成回路11は、図5に示すように、POVLTAG30,POVLDATA630,POVLVC0INC30,POVLVC1INC30,POVLVC0PKTINC30,POVLVC1PKTINC30,POVLRBUFINC30及びPOVLBUSYを出力する。信号POVLTAGは、第2テストパケット信号識別子であり、例えば、4ビットである。この信号POVLTAGは、例えば、0001で先頭8Byteにデータが含まれていることを表し、1000で最終8byteにデータが含まれていることを表す。又、0100で中間8byteのパケットデータを送出中であることを表す。そして、この信号POVLTAGにより、試験信号生成回路11が信号情報出力部16として機能する。信号POVLDATAは、64ビットの第2テストパケット信号である。信号POVLVC0INC,POVLVC1INCは、第2テストパケット信号の送出に伴うVCバッファクレジットカウンタ21bのインクリメント信号であり、例えば、4ビットである。これらの信号POVLVC0INC,POVLVC1INCは、VCバッファクレジットカウンタ21bVC0,VC1にそれぞれ入力される。信号POVLVC0PKTINC,POVLVC1PKTINCは、第2テストパケット信号の送出に伴うパケットクレジットカウンタ21cのインクリメント信号であり、例えば、4ビットである。これらの信号POVLVC0PKTINC,POVLVC1PKTINCは、パケットクレジットカウンタ21cVC0,VC1にそれぞれ入力される。信号POVLRBUFINCは、第2テストパケット信号の送出に伴う再送バッファクレジットカウンタ21aのインクリメント信号であり、例えば、4ビットである。この信号POVLRBUFINCは、再送バッファクレジットカウンタ21aに入力される。そして、これらの信号POVLVC0INC,POVLVC1INC,POVLVC0PKTINC,POVLVC1PKTINC,POVLRBUFINCにより、試験信号生成回路11がインクリメント信号生成部15として機能する。信号POVLBUSYは、第1テストパケット信号の調停参加を抑止するものであり、これにより、試験信号生成回路11が第2抑止部142テスト信号調停部14として機能する。又、この信号POVLBUSYは、第2テストパケット信号送出中に出力される。上述の如く構成された、本実施形態の一例としてのプロセッサ100の試験信号生成回路11の負荷試験時における状態遷移を、図6に示す状態遷移図を参照しながら説明する。図6に示す例においては、試験信号生成回路11はアイドル状態と送信中状態との2つの状態の間を遷移することを示す。1アイドル状態においては、試験信号生成回路11は、第2テストパケット信号の送信を待機する。2アイドル状態において、第1テストパケット信号を送信しておらずPPRI0、且つ、クレジットカウンタ21がバッファBUSY状態ではなくすなわち、PBUFBUSY=0の状態である、且つ、第2テストパケット信号送出起動Validが設定された状態である場合に、試験信号生成回路11は、第2テストパケット信号送信中送信中状態へ移行する。3送信中状態においては、試験信号生成回路11は、第2テストパケット信号POVLTAG30,POVLDATA630をクレジットフロー部104に対して送出する。又、インクリメント信号生成部15が、信号POVLVC0INC,POVLVC1INC,POVLVC0PKTINC,POVLVC1PKTINC,POVLRBUFINCを出力することにより、各クレジットカウンタ21をインクリメントする。更に、これらに伴い、第2抑止部142テスト信号調停部14が、信号POVLBUSYをスイッチ回路211に出力することにより、第1テストパケット信号のクレジットフロー部104への出力を抑止する。4送信中状態において、第1テストパケット信号を受信PPRI30≠0、クレジットカウンタ21がバッファBUSYPBUFBUSY=1の状態及び第2テストパケット信号起動Validが解除された状態、のいずれかに該当した場合に、試験信号生成回路11は、アイドル状態へ移行する。次に、本実施形態の一例としてのプロセッサ100をそなえたプロセサシステム1におけるクレジットフロー制御手法を、図3を参照しながら説明する。なお、以下、プロセッサ100-0からプロセッサ100-1へのパケット送信にかかる負荷試験を行なう例について示す。送信側のプロセッサ100100-0において、CPUコア101によって出力された第1テストパケット信号は、図示しない調停器を介してTLPジェネレータ24に入力される。TLPジェネレータ24は、第1テストパケット信号に対して、STPを付加する。その後、第1テストパケット信号のパケット長に応じて各種クレジットカウンタ21をインクリメントする。各種クレジットカウンタ21のインクリメント後、第1テストパケット信号は再送バッファ22にストアアンドフォワードStoreandForwardされ、送信制御部23により、物理層へ送出するためCRCの付加やCLK乗換え等が行なわれる。その後、第1テストパケット信号は、ポートP01やポートP02から送出される。また、第1テストパケット信号が出力されている間は、試験信号生成回路11はアイドル状態となる。そして、第1テストパケット信号が送信されておらず、且つ、クレジットカウンタ21がバッファBUSYではなく、且つ、第2テストパケット信号送出起動Validが設定された場合、すなわち、第2テストパケット信号送信条件が整ったことが検知されると、試験信号生成回路11はクレジットフロー部104に対して第2テストパケット信号の送信を開始する。これにより、第2テストパケット信号により第1テストパケット信号の補完を行なう。第2テストパケット信号送出中には、インクリメント信号生成部15が、インクリメント信号POVLVC0INC,POVLVC1INCをVCバッファクレジットカウンタ21bVC0,VC1に入力する。又、インクリメント信号生成部15は、インクリメント信号POVLVC0PKTINC,POVLVC1PKTINCをパケットクレジットカウンタ21cVC0,VC1に入力する。更に、インクリメント信号生成部15は、インクリメント信号POVLRBUFINCを再送バッファクレジットカウンタ21aに入力する。これらのインクリメント信号により、各クレジットカウンタ21のカウント値がインクリメントされる。これらのインクリメント信号により、第2テストパケット信号がクレジットフロー部104から送信される場合も第1テストパケット信号と同様に、各クレジットカウンタ21がインクリメントされる。なお、第2テストパケット信号の出力中は、第1テストパケット信号との重複や干渉を防止するために、第2抑止部142テスト信号調停部14が、スイッチ回路211に信号POVLBUSYを入力することにより、第1テストパケット信号のクレジットフロー部104への入力を抑止する。このように、プロセッサ100の負荷試験時において、第1テストパケット信号がクレジットフロー部104に入力されていない状態においては、試験信号生成回路11が第2テストパケット信号をクレジットフロー部104に入力することにより、テストパケット信号の補完を行なう。この第2テストパケット信号も、第1テストパケット信号と同様に、再送バッファ22にストアアンドフォワードされ、送信制御部23により、物理層へ送出するためCRCの付加や異なる周波数のCLK信号間の乗換え等が行なわれる。その後、第2テストパケット信号は、ポートP01やポートP02から送出される。なお、以下、第1テストパケット信号及び第2テストパケット信号を、単にテストパケット信号という場合がある。受信側のプロセッサ100100-1においては、受信制御部33が、テストパケット信号に対して異なる周波数のCLK信号間の乗換え等を行なう。その後、DLLPチェッカ31が、受信したテストパケット信号のシーケンス番号をチェックして、送信元のプロセッサ100に対して、受信できたパケットのシーケンス番号をACKとして送信するまた、パケットの受信に失敗した場合CRCエラー等には、DLLPチェッカ31は、受信に失敗した1つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ100に送信する。送信元のプロセッサ100-0のクレジットフロー部104においては、他のプロセッサ100のVCバッファ32からNACKを受信すると、そのパケットの再送処理を実施する。そして、プロセッサ100の負荷試験時において、再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cのいずれかにおいてBUSY状態が検出されると、例えば、その旨の通知や、エラーログの記録、パケット送信の抑止等の処理が行なわれる。次に、実施形態の一例としてのプロセッサ100における負荷試験時の処理を、図7に示すフローチャートステップS10~S90に従って説明する。例えば、キーボード等の図示しない入力装置から負荷試験を実行する旨の入力が行なわれると、本プロセッサ100において負荷試験が開始される。CPUコア101は、テスト信号出力プログラムを実行して、第1テストパケット信号を出力するステップS10。また、試験信号生成回路11において、第2テスト信号出力部13が、第2テストパケット信号の出力を開始するステップS20。第2テスト信号出力部13は、入力ポートから入力される信号PJIROVLの設定値に基づいて、第2テストパケット信号のパケットサイズサイクル等を決定し、その決定に応じた第2テストパケット信号を生成する。テスト信号調停部判断部14は、信号PPRIを確認することにより、試験対象のバスに第1テストパケット信号が流れているか否かを判断するステップS30。対象のバスに第1テストパケット信号が流れていない場合にはステップS30のNOルート参照、第2抑止部142が試験対象バスへの第1テストパケット信号の出力を抑止するステップS40。その後、試験信号生成回路11は、第2テストパケット信号の出力を行なう。試験信号生成回路11は、先ず、信号POVLTAG300001で表される第2テストパケット信号の先頭の8バイト部分のパターン信号を出力するステップS50。次に、試験信号生成回路11は、信号POVLTAG300100で表される第2テストパケット信号の中間の8バイト部分のパターン信号を出力するステップS60。又、この第2テストパケット信号の中間の8バイト部分は、ステップS20において決定されたパケットサイズに対応する数だけ連続して送信される。そして、試験信号生成回路11は、信号POVLTAG301000で表される第2テストパケット信号の最終の8バイト部分のパターン信号を出力するステップS70。すなわち、これらのステップS50~S70により、第2テストパケット信号が出力される。なお、対象のバスに第1テストパケット信号が流れている場合にはステップS30のYESルート参照、対象のバスに第1テストパケット信号が流れていない状態になるまで、ステップS30を繰り返し行なう。その後、テスト信号調停部14は、信号PPRIを確認することにより、試験対象のバスに第1テストパケット信号が流れているかを判断しステップS80、対象のバスに第1テストパケット信号が流れていない場合にはステップS80のNOルート参照、ステップS50に戻り、第2テストパケット信号の出力を繰り返し行なう。また、対象のバスに第1テストパケット信号が流れている場合にはステップS80のYESルート参照、第2抑止部142は、試験対象バスへの第1テストパケット信号の出力抑止を解除してステップS90、ステップS30に戻る。このように、実施形態の一例としてのプロセッサ100によれば、第1テストパケット信号を補完する第2テストパケット信号を生成し、クレジットフロー部104に入力することにより、負荷試験を効率的に実施することができる。すなわち、負荷試験において、CPUコア101によって出力される第1テストパケット信号による負荷が不充分である場合であっても、試験信号生成回路11が第2テストパケット信号を生成することにより、クレジットフロー部104に対して充分な負荷をかけることができる。そして、この際、インクリメント信号生成部15が、第2テストパケット信号に同期して各クレジットカウンタ21のカウント値をインクリメントすることにより、第2テストパケット信号についても正しくクレジットフロー制御を実現することができる。また、試験信号生成回路11において、信号PJIROVLの設定値を変更することにより、第2テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第2テストパケット信号を容易に生成し、クレジットフロー部104に入力することができる。さらに、受信側のプロセッサ100において、クレジットフロー部104を通過した時点で第2テストパケット信号を消去する。これにより実メモリ空間を意識せずに第2テストパケット信号を発行できるため、ソフトウェアの第1テストパケット信号を出力するテストプログラムとの共存が可能となる。このように、ソフトウェアとの共存を図ることにより負荷試験時において、通信量パターンを増加させることができ、試験のカバー率の増加試験工程の短縮が見込まれる。また、本試験信号生成回路11による第2テストパケット信号を用いた負荷試験を、製造段階だけでなくシステムパワーオンの度に実行してもよい。これによりパケット信号の伝送路の初期不良や劣化故障等を早期に検出することが可能となる。すなわち、プロセッサシステム1におけるルーター部のルーティングやクレジットフロー部104の検証を実現することができる。そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上述した実施形態においては、第1テストパケット信号の入力ポート数を4、VC数2としているが、これに限定されるものではない。すなわち、第1テストパケット信号の入力ポート数やVC数の増加にも少ない修正量で対応可能である。また、上述した実施形態においては、CPUコア101によって出力された第1テストパケット信号と、試験信号生成回路11によって生成する第2テストパケット信号とによる負荷試験を実施する例について示しているが、これに限定されるものではない。すなわち、試験信号生成回路11によって生成する第2テストパケット信号によってのみ負荷試験を行なってもよい。これにより、負荷試験をCPUコア101を用いることなく実行することができるので、CPUコア101を他の用途に用いることができ利便性が高い。そして、上述した開示により本実施形態を当業者によって実施製造することが可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1フロー制御に用いるカウント値を計数するカウンタと、試験開始指示に応じて、複数の第1テスト信号を連続して出力する第1テスト信号出力部と、試験対象部位に前記第1テスト信号が入力されているか否かを判断する判断部と、前記判断部により前記第1テスト信号が試験対象部位に入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、をそなえることを特徴とする、処理装置。付記2前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記1記載の処理装置。付記3前記テスト信号調停部が、前記第1テスト信号出力部が前記試験対象部位に前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、付記2記載の処理装置。付記4前記第1テスト信号及び前記第2テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、付記1~3のいずれか1項に記載の処理装置。付記5試験開始指示に応じて第1テスト信号出力部から連続して出力される第1テスト信号を受信する第1テスト信号受信部と、前記第1テスト信号受信部が前記第1テスト信号を受信していない場合に、第2テスト信号を出力する第2テスト信号出力部と、前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前記カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。付記6前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記5記載の試験信号生成装置。付記7前記テスト信号調停部が、前記第1テスト信号出力部が前記試験対象部位に前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、付記6記載の試験信号生成装置。付記9試験開始指示に応じて、第1テスト信号出力部から連続して出力された複数の第1テスト信号を受信し、試験対象部位に前記第1テスト信号が入力されているか否かを判断し、前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力しと、前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントすることを特徴とする、試験信号生成方法。付記10前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させることを特徴とする、付記9記載の試験信号生成方法。付記11前記調停を行なう際、前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する一方、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止することを特徴とする、付記10記載の試験信号生成方法。"