"少なくとも第1及び第2の配線層を含む複数の配線層と、前記複数の配線層を貫通する複数のコンタクトプラグとを有するモジュール基板と、前記モジュール基板に搭載され、少なくとも第1及び第2のグループに分類される複数のコマンドアドレス出力端子を有するレジスタバッファと、前記モジュール基板に搭載され、少なくとも第1及び第2のグループに分類される複数のコマンドアドレス入力端子を有するメモリチップと、を備え、前記第1のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第1の配線層を介して、前記第1のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、前記第2のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第2の配線層を介して、前記第2のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続される、ことを特徴とするメモリモジュール。前記複数のコンタクトプラグは少なくとも第1乃至第4のグループに分類され、前記第1のグループに属する前記複数のコマンドアドレス出力端子は、前記第1のグループに属する前記複数のコンタクトプラグ、前記第1の配線層及び前記第3のグループに属する前記複数のコンタクトプラグを介して、前記第1のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、前記第2のグループに属する前記複数のコマンドアドレス出力端子は、前記第2のグループに属する前記複数のコンタクトプラグ、前記第2の配線層及び前記第4のグループに属する前記複数のコンタクトプラグを介して、前記第2のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続される、ことを特徴とする請求項1に記載のメモリモジュール。前記第3のグループに属する前記複数のコンタクトプラグは、第2の方向に配列され、前記第4のグループに属する前記複数のコンタクトプラグは、前記第3のグループに属する前記複数のコンタクトプラグに前記第2の方向と直交する第1の方向に隣接して前記第2の方向に配列され、前記第3のグループに属する前記複数のコンタクトプラグの各々と前記第4のグループに属する前記複数のコンタクトプラグの各々は、それぞれ第2の方向における座標が一致していない、ことを特徴とする請求項2に記載のメモリモジュール。前記第1のグループに属する前記複数のコマンドアドレス出力端子は、第1の方向に配列された複数の第1のコマンドアドレス出力端子を含み、前記第2のグループに属する前記複数のコマンドアドレス出力端子は、前記第1の方向に配列された複数の第2のコマンドアドレス出力端子を含み、前記複数の第1のコマンドアドレス出力端子の第2の方向における座標は、前記複数の第2のコマンドアドレス出力端子の前記第2の方向における座標と異なっており、前記第1の配線層に形成され、前記複数の第1のコマンドアドレス出力端子に接続された配線は前記第2の方向に延在し、前記第2の配線層に形成され、前記複数の第2のコマンドアドレス出力端子に接続された配線は前記第2の方向に延在する、ことを特徴とする請求項1乃至3のいずれか一項に記載のメモリモジュール。前記複数の第1のコマンドアドレス出力端子のそれぞれの前記第1の方向における座標は、対応する前記複数の第2のコマンドアドレス出力端子の前記第2の方向における座標とそれぞれ一致していることを特徴とする請求項4に記載のメモリモジュール。前記モジュール基板は、長辺に沿って設けられた複数のコネクタと、前記モジュール基板の一方の表面に定義され前記長辺と平行に延在する第1のメモリチップ搭載領域と、前記モジュール基板の他方の表面に定義され前記第1のメモリチップ搭載領域の裏面に位置する第2のメモリチップ搭載領域とを含み、前記第1及び第2のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、前記第1及び第2のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては、対応する前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項1乃至5のいずれか一項に記載のメモリモジュール。前記レジスタバッファは、前記第1のメモリチップ搭載領域を前記長辺方向に分断するレジスタバッファ搭載領域に搭載されており、これにより、前記第1及び第2のメモリチップ搭載領域は、前記レジスタバッファから見て一方の側に位置する第1の部分と他方の側に位置する第2の部分に分割され、前記第1のグループに属する前記複数のコマンドアドレス出力端子のそれぞれは、前記第1の配線層に設けられた第1の配線を介して、前記第1のメモリチップ搭載領域の前記第1の部分に搭載された複数のメモリチップ及び前記第2のメモリチップ搭載領域の前記第1の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、前記第1の配線層に設けられた第2の配線を介して、前記第1のメモリチップ搭載領域の前記第2の部分に搭載された複数のメモリチップ及び前記第2のメモリチップ搭載領域の前記第2の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、同じコマンドアドレス出力端子に接続された前記第1及び第2の配線は、同じコンタクトプラグを起点として分岐している、ことを特徴とする請求項6に記載のメモリモジュール。前記モジュール基板は、前記モジュール基板の一方の表面に定義され前記第1のメモリチップ搭載領域と平行に延在する第3のメモリチップ搭載領域と、前記モジュール基板の他方の表面に定義され前記第3のメモリチップ搭載領域の裏面に位置する第4のメモリチップ搭載領域とを含み、前記第3及び第4のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、前記第1乃至第4のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては、対応する前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項6又は7に記載のメモリモジュール。前記第3及び第4のメモリチップ搭載領域は、前記レジスタバッファから見て一方の側に位置する第1の部分と他方の側に位置する第2の部分に分割され、前記複数の配線層は、第3の配線層をさらに含み、前記第1のグループに属する前記複数のコマンドアドレス出力端子のそれぞれは、前記第3の配線層に設けられた第3の配線を介して、前記第3のメモリチップ搭載領域の前記第1の部分に搭載された複数のメモリチップ及び前記第4のメモリチップ搭載領域の前記第1の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、前記第3の配線層に設けられた第4の配線を介して、前記第3のメモリチップ搭載領域の前記第2の部分に搭載された複数のメモリチップ及び前記第4のメモリチップ搭載領域の前記第2の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、同じコマンドアドレス出力端子に接続された前記第1乃至第4の配線は、同じコンタクトプラグを起点として分岐している、ことを特徴とする請求項8に記載のメモリモジュール。前記レジスタバッファ及び前記複数のメモリチップは、それぞれ複数のデータ入出力端子をさらに有し、前記レジスタバッファに設けられた前記複数のデータ入出力端子は、同じメモリチップ搭載領域に搭載された異なるメモリチップの異なるデータ入出力端子にそれぞれ接続されるとともに、異なるメモリチップ搭載領域に搭載された対応する複数のメモリチップの対応するデータ入出力端子に共通接続されており、前記第1のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記所定のメモリチップと隣接して前記第3のメモリチップ搭載領域に搭載されたメモリチップにおける前記複数のデータ入出力端子のレイアウトとは、前記第1のメモリチップ搭載領域と前記第3のメモリチップ搭載領域との境界線に対して対称である、ことを特徴とする請求項8又は9に記載のメモリモジュール。前記第1のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記第2のメモリチップ搭載領域に搭載され前記所定のメモリチップの裏面に位置するメモリチップにおける前記複数のデータ入出力端子のレイアウトとが互いに相違し、対応する少なくとも一部のデータ入出力端子の平面位置が一致しており、前記第3のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記第4のメモリチップ搭載領域に搭載され前記所定のメモリチップの裏面に位置するメモリチップにおける前記複数のデータ入出力端子のレイアウトとが互いに相違し、対応する少なくとも一部のデータ入出力端子の平面位置が一致している、ことを特徴とする請求項10に記載のメモリモジュール。前記レジスタバッファは、複数のコントロール信号出力端子をさらに有し、前記複数のメモリチップは、それぞれ複数のコントロール信号入力端子をさらに有し、前記複数のコントロール信号出力端子のそれぞれは、対応するメモリチップ搭載領域に搭載された複数のメモリチップの前記コントロール信号入力端子に共通接続されている、ことを特徴とする請求項6乃至11のいずれか一項に記載のメモリモジュール。前記モジュール基板は、前記モジュール基板の前記一方の表面に定義され前記長辺と平行に延在する第5及び第7のメモリチップ搭載領域と、前記モジュール基板の前記他方の表面に定義されそれぞれ前記第5及び第7のメモリチップ搭載領域の裏面にそれぞれ位置する第6及び第8のメモリチップ搭載領域とをさらに含み、前記第5乃至第8のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、前記第5乃至第8のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項8乃至12のいずれか一項に記載のメモリモジュール。前記レジスタバッファに設けられた前記複数のコマンドアドレス出力端子は、前記第1乃至第4のメモリチップ搭載領域に搭載された複数のメモリチップに接続される部分と、前記第5乃至第8のメモリチップ搭載領域に搭載された複数のメモリチップに接続される部分に分かれて配置されていることを特徴とする請求項13に記載のメモリモジュール。前記第1乃至第8のメモリチップ搭載領域に搭載された各メモリチップは、いずれも積層されることなく平面的に配置されていることを特徴とする請求項13又は14に記載のメモリモジュール。同じメモリチップ搭載領域に搭載された複数のメモリチップは、前記レジスタバッファから見てこの順に配置された第1乃至第nのメモリチップを含み、前記第1又は第2の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記レジスタバッファと前記第1のメモリチップとを接続する部分の長さが、第mmは2以上n-1以下の整数のメモリチップと第m1のメモリチップとを接続する部分の長さよりも長いことを特徴とする請求項14又は15に記載のメモリモジュール。前記第1又は第2の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記第mのメモリチップと前記第m1のメモリチップとを接続する部分の長さが互いに等しいことを特徴とする請求項16に記載のメモリモジュール。前記第1又は第2の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記第1のメモリチップと第2のメモリチップとを接続する部分の長さが、第kkは3以上n-1以下の整数のメモリチップと第k1のメモリチップとを接続する部分の長さよりも長く、前記第kのメモリチップと前記第k1のメモリチップとを接続する部分の長さが互いに等しいことを特徴とする請求項17に記載のメモリモジュール。しかしながら、レジスタバッファを介して各メモリチップにコマンドアドレス信号を供給するタイプのメモリモジュールにおいては、メモリチップの数を増やすと、レジスタバッファと各メモリチップとを接続するモジュール基板上の配線密度がその分増加する。このため、配線のレイアウトによっては、コマンドアドレス信号の信号品質が低下するという問題があった。したがって、本発明者らは、どのようなレイアウトで配線すれば、レジスタバッファから多数のメモリチップに高品質なコマンドアドレス信号を供給できるか鋭意検討を行った。本発明によるメモリモジュールは、少なくとも第1及び第2の配線層を含む複数の配線層と、前記複数の配線層を貫通する複数のコンタクトプラグとを有するモジュール基板と、前記モジュール基板に搭載され、少なくとも第1及び第2のグループに分類される複数のコマンドアドレス出力端子を有するレジスタバッファと、前記モジュール基板に搭載され、少なくとも第1及び第2のグループに分類される複数のコマンドアドレス入力端子を有するメモリチップとを備え、前記第1のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第1の配線層を介して、前記第1のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、前記第2のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第2の配線層を介して、前記第2のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続されることを特徴とする。本発明によれば、複数の配線層を用いてレジスタバッファから1つのメモリチップにコマンドアドレス信号を供給していることから、各配線層の配線密度が低下する。これにより、配線レイアウトの自由度が高まるため、信号品質の劣化の原因となりやすいスタブ分岐や配線間容量を低減することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態によるメモリモジュール100の構成を示す模式図である。図1に示すように、本実施形態によるメモリモジュール100は、複数の配線層を有するモジュール基板110と、モジュール基板110に搭載された72個のメモリチップ201~272及び1個のレジスタバッファ300とを備えている。本明細書において、各メモリチップ201~272を特に区別する必要がないときには、単にメモリチップ200と呼ぶことがある。モジュール基板110は多層配線が施されたプリント基板であり、その平面形状は、図1に示すX方向を長辺とし、Y方向を短辺とする略長方形である。モジュール基板110の一辺には、長辺であるX方向に沿って複数のコネクタ120が設けられている。コネクタ120は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号CA及びコントロール信号CTLが供給されるコネクタ121と、メモリコントローラにリードデータを出力し又はメモリコントローラからのライトデータを入力するためのコネクタ122に分類される。特に限定されるものではないが、本実施形態ではデータ用のコネクタ122のピン数は72個である。したがって、同時に72ビットのリードデータ又はライトデータを入出力することができる。本実施形態においてコマンドアドレス信号とは、アドレス信号ADD、バンクアドレス信号BA、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS及びライトイネーブル信号WEからなる信号群である。特に限定されるものではないが、アドレス信号ADDは16ビット、バンクアドレス信号BAは3ビット、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS及びライトイネーブル信号WEはそれぞれ1ビットの信号である。したがって、コマンドアドレス信号CAは合計22ビットの信号である。本明細書及び図面においては、アドレス信号ADDとバンクアドレス信号BAを特に区別する必要がない場合には、単にアドレス信号ADDと呼ぶことがある。また、本明細書及び図面においては、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS及びライトイネーブル信号WEを纏めてコマンド信号CMDと呼ぶことがある。本実施形態においてコントロール信号とは、クロック信号CK0~CK3,CK0~CK3、チップ選択信号CS0~CS3、クロックイネーブル信号CKE0~CKE3、オンダイターミネーション信号ODT0,ODT1からなる信号群である。クロック信号CK0~CK3とクロック信号CK0~CK3はそれぞれ相補の信号であり、それぞれ対応するエリアに搭載されたメモリチップ200に供給される。チップ選択信号CS0~CS3及びクロックイネーブル信号CKE0~CKE3は、それぞれ対応するRank後述を活性化させるための信号である。さらに、オンダイターミネーション信号ODT0,ODT1は、それぞれ対応するRankを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号CK0~CK3,CK0~CK3を纏めてクロック信号CKと呼び、チップ選択信号CS0~CS3を纏めてチップ選択信号CSと呼び、クロックイネーブル信号CKE0~CKE3を纏めてクロックイネーブル信号CKEと呼び、オンダイターミネーション信号ODT0,ODT1を纏めてオンダイターミネーション信号ODTと呼ぶことがある。メモリチップ201~272は例えばDRAMであり、このうち36個のメモリチップ201~236はモジュール基板110の一方の表面に搭載され、残りの36個のメモリチップ237~272はモジュール基板110の他方の表面に搭載されている。メモリチップ201~236とメモリチップ237~272は、モジュール基板110を介して互いに対向する位置にそれぞれ搭載されている。例えば、メモリチップ201とメモリチップ237はモジュール基板の表裏に配置され、その平面的な位置、つまりX座標及びY座標は互いに一致している。図1においては、図面の見やすさを考慮してモジュール基板110の表裏に配置された一対のメモリチップ200の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。本実施形態によるメモリモジュール100は、いわゆる4Rank構成である。Rankとは、排他的に選択されるメモリ空間を指す。各Rank間には同じアドレスが割り当てられるものの、チップセレクトCS0~CS3信号を排他的に活性化させるとともに、クロックイネーブルCKE0~CKE3信号を排他的に活性化させることによって、いずれか1つのRankが選択される。図2は各メモリチップ201~272がどのRankに属するかを説明するための模式図であり、aはモジュール基板110の表面側に搭載されたメモリチップ201~236について説明するための図であり、bはモジュール基板110の裏面側に搭載されたメモリチップ237~272ついて説明するための図である。尚、図2bは、モジュール基板110の裏面側に搭載されたメモリチップ237~272をモジュール基板110の表面側から透過的に図示している。図2に示すように、モジュール基板110の表面側に搭載されたメモリチップ201~209,219~227はRank0を構成する。メモリチップ201~209はモジュール基板110の表面側に定義されたメモリチップ搭載領域A1に搭載され、メモリチップ219~227はモジュール基板110の表面側に定義されたメモリチップ搭載領域A5に搭載されている。Rank0の裏面側に搭載されたメモリチップ237~245,255~263はRank1を構成する。メモリチップ237~245はモジュール基板110の裏面側に定義されたメモリチップ搭載領域A2に搭載され、メモリチップ255~263はモジュール基板110の裏面側に定義されたメモリチップ搭載領域A6に搭載されている。さらに、モジュール基板110の表面側に搭載されたメモリチップ210~218,228~236はRank2を構成する。メモリチップ210~218はモジュール基板110の表面側に定義されたメモリチップ搭載領域A3に搭載され、メモリチップ228~236はモジュール基板110の表面側に定義されたメモリチップ搭載領域A7に搭載されている。Rank2の裏面側に搭載されたメモリチップ246~254,264~272はRank3を構成する。メモリチップ246~254はモジュール基板110の裏面側に定義されたメモリチップ搭載領域A4に搭載され、メモリチップ264~272はモジュール基板110の裏面側に定義されたメモリチップ搭載領域A8に搭載されている。メモリチップ搭載領域A1~A8はいずれもX方向に延在しており、各メモリチップ搭載領域A1~A8にそれぞれ9個のメモリチップ200がX方向に並べて配置される。メモリチップ搭載領域A1とA2、A3とA4、A5とA6、A7とA8は平面的な位置が互いに等しく、それぞれモジュール基板110の表裏に位置する。図3は、本実施形態によるメモリモジュール100の模式的な断面図である。図3に示すように、本実施形態においては1個のパッケージ200a内に1個のメモリチップ200が封入されている。したがって、モジュール基板110に搭載された72個のメモリチップ200は、それぞれ異なるパッケージ200aに封入されている。つまり、72個のパッケージ200aがモジュール基板110に搭載されていることになる。レジスタバッファ300についてはパッケージ300aに封入されている。このように、本実施形態においては各パッケージ200aにそれぞれメモリチップ200が1個だけ封入されているため、モジュール基板110上におけるメモリチップ200の搭載密度は必ずしも高くない。図4は比較例によるメモリモジュールの構成を示す図であり、aは模式的な平面図、bは模式的な断面図である。図4a,bに示す比較例では、1個のパッケージ200b内に2個のメモリチップ200が封入されている。したがって、モジュール基板110に搭載すべきパッケージ200bの数は36個となり、本実施形態の半分で済む。これにより、図4aに示すように、モジュール基板110の表裏にそれぞれ2列のメモリチップ搭載領域を設ければ足り、モジュール基板110に必要な面積は約半分に低減する。しかしながらこの場合、単位面積当たりの発熱量が増大することから放熱機構を付加する必要が生じるばかりでなく、パッケージ200b内の分岐配線がスタブとなり、信号品質を劣化させるおそれが生じる。本実施形態によるメモリモジュール100はこのような問題を回避すべく、敢えてモジュール基板110上におけるメモリチップ200の搭載密度を低下させているのである。図2に示すように、レジスタバッファ300はメモリチップ搭載領域A1,A3,A5,A7をX方向に分断するレジスタバッファ搭載領域A9に搭載されている。レジスタバッファ搭載領域A9は、モジュール基板110の表面側に位置し、裏面側にはレジスタバッファ搭載領域は設けられない。しかしながら、上述の通り、モジュール基板110の表裏に位置する一対のメモリチップ200はその平面的な位置が等しいことから、レジスタバッファ搭載領域A9の裏面側には他のチップは搭載されない。したがって、メモリチップ搭載領域A1~A8は、レジスタバッファ300から見て一方の側図2の左側に位置する第1の部分A1L~A8Lと、他方の側図2の右側に位置する第2の部分A1R~A8Rに分割されることになる。レジスタバッファ300から出力されるコマンドアドレス信号CAは、図1に示す配線L1~L8を介してメモリチップ201~272に供給される。コマンドアドレス信号CAは全てのメモリチップ201~272に対して共通の信号であり、図1に示すように8系統に分割された配線L1~L8を介してメモリチップ201~272に供給される。具体的には、メモリチップ搭載領域A1,A2の左側部分A1L,A2Lに搭載されたメモリチップ201~205,237~241に対しては配線L1を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A1,A2の右側部分A1R,A2Rに搭載されたメモリチップ206~209,242~245に対しては配線L2を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A3,A4の左側部分A3L,A4Lに搭載されたメモリチップ210~214,246~250に対しては配線L3を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A3,A4の右側部分A3R,A4Rに搭載されたメモリチップ215~218,251~254に対しては配線L4を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A5,A6の左側部分A5L,A6Lに搭載されたメモリチップ219~223,255~259に対しては配線L5を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A5,A6の右側部分A5R,A6Rに搭載されたメモリチップ224~227,260~263に対しては配線L6を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A7,A8の左側部分A7L,A8Lに搭載されたメモリチップ228~232,264~268に対しては配線L7を介してコマンドアドレス信号CAが供給される。メモリチップ搭載領域A7,A8の右側部分A7R,A8Rに搭載されたメモリチップ233~236,269~272に対しては配線L8を介してコマンドアドレス信号CAが供給される。レジスタバッファ300にはコマンドアドレス信号CAを出力するためのコマンドアドレス出力端子が設けられている。図1に示すように、本実施形態においてはレジスタバッファ300に設けられた2つの端子群G1,G2の両方にコマンドアドレス出力端子が配置されている。端子群G1に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号CAと、端子群G2に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号CAは同一の信号である。端子群G1に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号CAは、配線L1~L4を介してメモリチップ201~218,237~254に供給され、端子群G2に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号CAは、配線L5~L8を介してメモリチップ219~236,255~272に供給される。図1に示すように、端子群G1と端子群G2はY方向に並べて配置されているため、端子群G1はメモリチップ搭載領域A1~A4に搭載されたメモリチップ201~218,237~254との距離が近くなり、端子群G2はメモリチップ搭載領域A5~A8に搭載されたメモリチップ219~236,255~272との距離が近くなる。このように、レジスタバッファ300に設けるコマンドアドレス出力端子を端子群G1,G2の両方に配置することにより、配線L1~L8の配線長を短縮することができるとともに、配線L1~L8間の配線長差の解消が容易となる。本実施形態では、配線L3~L6をレジスタバッファ300の近傍においてミアンダ状に迂回させることにより、配線L1,L2,L7,L8との配線長差を解消している。また、2つの端子群G1,G2を設けることにより、レジスタバッファ300の近傍における配線レイアウトの自由度が高まるとともに、配線密度を低下させることも可能となる。各配線L1~L8の終端には、終端抵抗器TRが接続されている。終端抵抗器TRは、レジスタバッファ300から出力されたコマンドアドレス信号CAなどの反射を防止する役割を果たし、図1に示すようにモジュール基板110上のX方向における両端部に配置される。図5は、本実施形態によるメモリモジュール100を用いたメモリシステムの模式図である。図5に示すメモリシステムはマザーボード10を備えている。マザーボード10にはメモリスロット20が設けられており、メモリスロット20にメモリモジュール100が挿入されている。また、マザーボード10にはメモリコントローラ30が実装されており、マザーボード10に設けられた配線31及びメモリスロット20を介してメモリモジュール100に接続されている。メモリコントローラ30は、メモリモジュール100を制御するための半導体チップである。本実施形態では、メモリコントローラ30とメモリモジュール100上のメモリチップ200との間の信号の授受は全てレジスタバッファ300を介して行われる。このため、メモリコントローラ30からは、レジスタバッファ300よりも先の信号経路に存在するメモリチップ200の負荷容量が見えない。これにより、メモリコントローラ30とメモリモジュール100とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。尚、図5に示したメモリシステムでは、マザーボード10にメモリスロット20が1個だけ設けられているが、実際のメモリシステムでは、複数例えば4個のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール100が装着される。複数のメモリモジュール100を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール1枚当たりの負荷容量が小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。図6は、レジスタバッファ300の機能ブロック図である。図6に示すように、レジスタバッファ300はコントローラ側端子310とメモリチップ側端子320とを備えている。コントローラ側端子310は、マザーボード10上のメモリコントローラ30に接続される端子であり、クロック信号CKが入力されるクロック入力端子311a、チップ選択信号CS、クロックイネーブル信号CKE及びオンダイターミネーション信号ODTが入力されるコントロール入力端子311b、コマンドアドレス信号CAが入力されるコマンドアドレス入力端子312、データストローブ信号DQSが入出力されるストローブ入出力端子313、データリードデータ及びライトデータDQが入出力されるデータ入出力端子314を含む。一方、メモリチップ側端子320は、メモリチップ200に接続される端子であり、クロック信号CKが出力されるクロック出力端子321a、チップ選択信号CS、クロックイネーブル信号CKE及びオンダイターミネーション信号ODTが出力されるコントロール出力端子321b、コマンドアドレス信号CAが出力されるコマンドアドレス出力端子322、データストローブ信号DQSが入出力されるストローブ入出力端子323、データリードデータ及びライトデータDQが入出力されるデータ入出力端子324を含む。データストローブ信号DQS及びデータDQは、図1に示したコネクタ122を介してメモリコントローラ30との間で送受信される。図6においては省略しているが、データストローブ信号DQSは、DQS及びDQSからなる相補の信号である。クロック入力端子311aを介して入力されたクロック信号CKは、PLL回路301に供給される。PLL回路301はクロック信号CKに基づいて内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKはレジスタ回路302に供給される。レジスタ回路302は、チップ選択信号CS、クロックイネーブル信号CKE、オンダイターミネーション信号ODT、コマンドアドレス信号CA、データストローブ信号DQS及びデータDQをバッファリングする回路であり、その動作は内部クロック信号ICLKに同期して行われる。図7は、モジュール基板110上におけるコマンドアドレス信号CAの流れを説明するための模式図である。図7に示すように、コネクタ121を介して入力されたコマンドアドレス信号CAは、モジュール基板110上の配線L9を介してレジスタバッファ300のコマンドアドレス入力端子312に供給される。コマンドアドレス入力端子312は、レジスタバッファ300に設けられた端子群G3に含まれる。端子群G3は、端子群G1と端子群G2との間に配置されている。一方、レジスタバッファ300のコマンドアドレス出力端子322から出力されるコマンドアドレス信号CAは、配線L1~L8を介して各メモリチップ200に供給される。配線L1~L8の詳細については図1を用いて説明した通りである。コマンドアドレス出力端子322のうち配線L1~L4に接続されるものは端子群G1に含まれており、コマンドアドレス出力端子322のうち配線L5~L8に接続されるものは端子群G2に含まれている。本実施形態では、端子群G1のコマンドアドレス出力端子322から配線L1~L4への分岐は、平面的に見て端子群G1のエリア内で行われる。同様に、端子群G2のコマンドアドレス出力端子322から配線L5~L8への分岐は、平面的に見て端子群G2のエリア内で行われる。詳細については後述するが、配線L1~L4への分岐は同じコンタクトプラグ内で行われ、配線L5~L8への分岐は同じコンタクトプラグ内で行われる。コンタクトプラグとは、モジュール基板110を貫通して設けられた電極である。各配線L1~L8は、モジュール基板110の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ200に接続される。配線L1~L8は、モジュール基板110を介して表裏に位置する一対のメモリチップ200に挟まれたエリア例えばメモリチップ201とメモリチップ237との間のエリアで分岐し、分岐配線L1a,L1bを介して各メモリチップ200に接続される。配線L1から分岐配線L1a,L1bへの分岐についても、同じコンタクトプラグ内で行われる。図8は、モジュール基板110上におけるコントロール信号CTLの一部の流れを説明するための模式図である。図8には、コントロール信号CTLのうち、チップ選択信号CS、クロックイネーブル信号CKE及びオンダイターミネーション信号ODTの流れが示されている。クロック信号CKの流れについては図9を用いて説明する。図8に示すように、コネクタ121を介して入力されたチップ選択信号CS、クロックイネーブル信号CKE及びオンダイターミネーション信号ODTは、モジュール基板110上の配線L10を介してレジスタバッファ300のコントロール入力端子311bに供給される。コントロール入力端子311bは、レジスタバッファ300に設けられた端子群G3に含まれる。一方、レジスタバッファ300のコントロール出力端子321bから出力されるチップ選択信号CS、クロックイネーブル信号CKE及びオンダイターミネーション信号ODTは、配線L11~L18,L21~L28を介して各メモリチップ200に供給される。これらの配線L11~L18,L21~L28は、Rankごとに分離されている。具体的には、Rank0に属するメモリチップのうち、メモリチップ201~209には配線L11,L12が割り当てられ、メモリチップ219~227には配線L15,L16が割り当てられる。したがって、これらの配線L11,L12,L15,L16は、Rank0に対応したチップ選択信号CS0、クロックイネーブル信号CKE0及びオンダイターミネーション信号ODT0を伝送する。Rank1に属するメモリチップのうち、メモリチップ237~245には配線L21,L22が割り当てられ、メモリチップ255~263には配線L25,L26が割り当てられる。したがって、これらの配線L21,L22,L25,L26は、Rank1に対応したチップ選択信号CS1及びクロックイネーブル信号CKE1を伝送する。本実施形態では、配線L21,L22,L25,L26にオンダイターミネーション信号ODTは供給されない。Rank2に属するメモリチップのうち、メモリチップ210~218には配線L13,L14が割り当てられ、メモリチップ228~236には配線L17,L18が割り当てられる。したがって、これらの配線L13,L14,L17,L18は、Rank2に対応したチップ選択信号CS2、クロックイネーブル信号CKE2及びオンダイターミネーション信号ODT1を伝送する。Rank3に属するメモリチップのうち、メモリチップ246~254には配線L23,L24が割り当てられ、メモリチップ264~272には配線L27,L28が割り当てられる。したがって、これらの配線L23,L24,L27,L28は、Rank3に対応したチップ選択信号CS3及びクロックイネーブル信号CKE3を伝送する。本実施形態では、配線L23,L24,L27,L28にオンダイターミネーション信号ODTは供給されない。コントロール出力端子321bのうち配線L11~L14,L21~L24に接続されるものは端子群G1に含まれており、コントロール出力端子321bのうち配線L15~L18,L25~L28に接続されるものは端子群G2に含まれている。これらの配線L11~L18,L21~L28についても、モジュール基板110の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ200に接続される。図9は、モジュール基板110上におけるクロック信号CKの流れを説明するための模式図である。図9に示すように、コネクタ121を介して入力されたクロック信号CKは、モジュール基板110上の配線L30を介してレジスタバッファ300のクロック入力端子311aに供給される。一方、レジスタバッファ300のクロック出力端子321aから出力されるクロック信号CKは、配線L31~L38を介して各メモリチップ200に供給される。これら配線L31~L38は、対応するメモリチップ200の平面的な搭載エリアごとに分離されており、上述した配線L1~L8の接続関係と一致している。これら配線L31~L38のうち、配線L31,L33はクロック信号CK3,CK3を伝送するための配線であり、クロック出力端子321a3に接続されている。また、配線L32,L34はクロック信号CK2,CK2を伝送するための配線であり、クロック出力端子321a2に接続されている。配線L35,L37はクロック信号CK1,CK1を伝送するための配線であり、クロック出力端子321a1に接続されている。配線L36,L38はクロック信号CK0,CK0を伝送するための配線であり、クロック出力端子321a0に接続されている。これらの配線L31~L38についても、モジュール基板110の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ200に接続される。図10は、モジュール基板110上におけるデータDQの流れを説明するための模式図である。図10には、8つのメモリチップ203,212,221,230,239,248,257,266に対応する1バイト8ビット分のデータDQに関連する配線のみを抜き出して表示している。1バイト8ビット分のデータDQに対しては、2対のデータストローブ信号DQSが割り当てられる。図10に示すように、コネクタ122とレジスタバッファ300のデータ入出力端子314及びストローブ入出力端子313との間は、配線L41,L42によって接続される。このうち、配線L41はメモリチップ203,212,239,248に対応する4ビット分のデータDQ及び一対のデータストローブ信号DQSを伝送する配線である。一方、配線L42はメモリチップ221,230,257,266に対応する4ビット分のデータDQ及び一対のデータストローブ信号DQSを伝送する配線である。また、メモリチップ200とレジスタバッファ300のデータ入出力端子324及びストローブ入出力端子323との間は、配線L43,L44によって接続される。このうち、配線L43はメモリチップ203,212,239,248に対応する4ビット分のデータDQ及び一対のデータストローブ信号DQSを伝送する配線である。一方、配線L44はメモリチップ221,230,257,266に対応する4ビット分のデータDQ及び一対のデータストローブ信号DQSを伝送する配線である。配線L43は、対応するメモリチップ203,239とメモリチップ212,248との間のエリアで、メモリチップ203,239用の分岐配線L43aとメモリチップ212,248用の分岐配線L43bに分岐される。分岐配線L43aは、メモリチップ203と239に挟まれた領域でさらに分岐し、それぞれメモリチップ203,239に接続される。同様に、分岐配線L43bは、メモリチップ212と248に挟まれた領域でさらに分岐し、それぞれメモリチップ212,248に接続される。配線L44についても同様に分岐することによってメモリチップ221,230,257,266に接続される。図11は、データDQ及びデータストローブ信号DQSに関して同じ配線に接続されるメモリチップ200の組み合わせについて説明するための模式図である。図11に示すように、72個のメモリチップ201~272は4個ずつ18グループに分類される。図11においては、各グループにA~Sのアルファベットが付されている。各グループを構成する4個のメモリチップは互いに異なるRankに属しており、各Rankはチップ選択信号CSに基づいて排他的に選択されることから、あるRankが選択されると18グループからそれぞれ1個のメモリチップが活性化されることになる。つまり、1回のアクセスで18個のメモリチップ200が同時に選択されることになる。各メモリチップ200には4個のデータ入出力端子が設けられており、したがって、1回のアクセスで72ビットのデータDQがメモリモジュール100から出力され、又はメモリモジュール100へ入力されることになる。このように、レジスタバッファ300に設けられたデータ入出力端子323は、同じメモリチップ搭載領域に搭載された異なるメモリチップの異なるデータ入出力端子にそれぞれ接続される。また、レジスタバッファ300に設けられたデータ入出力端子323は、異なるメモリチップ搭載領域に搭載された対応する複数のメモリチップの対応するデータ入出力端子に共通接続される。また、レジスタバッファ300に設けられたデータ入出力端子313については、コネクタ122の異なるデータ入出力端子にそれぞれ接続される。図12は、モジュール基板110に含まれる配線層を示す模式的な断面図である。図12に示すように、本実施形態ではモジュール基板110に14層の配線層Layer1~Layer14が含まれている。配線層Layer1はメモリチップ201~236側に位置し、配線層Layer14はメモリチップ237~272側に位置する。図12に示す断面では、コマンドアドレス信号CAを伝送する配線L1~L8が配線層Layer1,5,7,8,10,11,13,14に形成され、クロック信号CKを伝送する配線L31~L38が配線層Layer4に形成され、データDQを伝送する配線L41~L44が配線層Layer1,2,4,11,13,14に形成されている。図12に示す断面には表示されていないが、クロック信号CKを伝送する配線は配線層Layer1,13,14にも形成される。図12においてPreと表示されている信号はレジスタバッファ300に入力される信号を意味し、Postと表示されている信号はレジスタバッファ300から出力された信号を意味する。また、配線層Layer3,12には大面積のVSS配線が形成され、配線層Layer6,9には大面積のVDD配線が形成されている。VSS配線はメモリチップ200及びレジスタバッファ300に接地電位を供給するための配線であり、VDD配線はメモリチップ200及びレジスタバッファ300に電源電位を供給するための配線である。図13は、図1に示したエリア100A内の配線L1~L8のうち、半分のコマンドアドレス信号CAに対応する部分をより詳細に説明するための模式図である。既に説明したとおり、コマンドアドレス信号CAは合計22ビットの信号であり、図13にはこのうち半分の11ビットの信号を伝送するための配線が示されている。ここで、22ビットのコマンドアドレス信号CAをCA1~CA22と表記した場合、図13にはコマンドアドレス信号CA1~CA11を伝送するための配線が示されている。本発明においては、コマンドアドレス信号CA1~CA11を出力するコマンドアドレス出力端子322を第1のグループと呼ぶことがある。同様に、メモリチップ200に設けられたコマンドアドレス入力端子のうち、コマンドアドレス信号CA1~CA11を入力するための端子を第1のグループと呼ぶことがある。図13において実線で示されている配線は、配線層Layer5に形成された配線L1~L8を意味し、破線で示されている配線は、配線層Layer7に形成された配線L1~L8を意味する。図13に示すように、配線層Layer5に形成された配線L1~L8はRank0,1に属するメモリチップに接続され、配線層Layer7に形成された配線L1~L8はRank2,3に属するメモリチップに接続される。より具体的に説明すると、レジスタバッファ300の端子群G1に設けられたコマンドアドレス出力端子322から出力されるコマンドアドレス信号CA1~CA11は、実線で示すように、配線p0、配線L1,L2、配線p11,p21を介して、メモリチップ搭載領域A1に搭載されたRank0に属するメモリチップ201~209図13にはメモリチップ205,206のみを図示に供給されるとともに、配線p12,p22を介して、メモリチップ搭載領域A2に搭載されたRank1に属するメモリチップ237~245図13にはメモリチップ241,242のみを図示に供給される。さらに、破線で示すように、配線p0、配線L3,L4、配線p13,p23を介して、メモリチップ搭載領域A3に搭載されたRank2に属するメモリチップ210~218図13にはメモリチップ214,215のみを図示に供給されるとともに、配線p14,p24を介して、メモリチップ搭載領域A4に搭載されたRank3に属するメモリチップ246~254図13にはメモリチップ250,251のみを図示に供給される。一方、レジスタバッファ300の端子群G2に設けられたコマンドアドレス出力端子322から出力されるコマンドアドレス信号CA1~CA11は、実線で示すように、配線p2、配線L5,L6、配線p15,p25を介して、メモリチップ搭載領域A5に搭載されたRank0に属するメモリチップ219~227図13にはメモリチップ223,224のみを図示に供給されるとともに、配線p16,p26を介して、メモリチップ搭載領域A6に搭載されたRank1に属するメモリチップ255~263図13にはメモリチップ259,260のみを図示に供給される。さらに、破線で示すように、配線p1、配線L7,L8、配線p17,p27を介して、メモリチップ搭載領域A7に搭載されたRank2に属するメモリチップ228~236図13にはメモリチップ232,233のみを図示に供給されるとともに、配線p18,p28を介して、メモリチップ搭載領域A8に搭載されたRank3に属するメモリチップ264~272図13にはメモリチップ268,269のみを図示に供給される。図13に示すように、配線L1は、コマンドアドレス出力端子322からメモリチップ搭載領域A3側へ導出された後に折り曲げられ、メモリチップ搭載領域A1の左側部分A1Lへと延びる形状を有している。逆に、配線L3は、コマンドアドレス出力端子322からメモリチップ搭載領域A1側へ導出された後に折り曲げられ、メモリチップ搭載領域A3の左側部分A3Lへと延びる形状を有している。配線L5,L7についても同様の形状を有している。これに対し、配線L2,L4,L6,L8についてはそのような折り曲げ形状は有していない。これは、レジスタバッファ300上におけるコマンドアドレス出力端子322のレイアウトが主にX方向に配列されたレイアウトを有しているのに対し、メモリチップ200上におけるコマンドアドレス入力端子のレイアウトが主にY方向に配列されたレイアウトを有しているためである。図14はチップ上における端子の主な配列を説明するための図であり、aはレジスタバッファ300上におけるコマンドアドレス出力端子の配列を模式的に示し、bはRank0,1に属するメモリチップ200上におけるコマンドアドレス入力端子の配列を模式的に示し、cはRank2,3に属するメモリチップ200上におけるコマンドアドレス入力端子の配列を模式的に示している。図14a~cのいずれも模式的な図であり、実際の端子の配列とは相違している。実際の端子の配列については後述する。図14aに示すように、22ビットのコマンドアドレス信号CA1~CA22を出力する端子をそれぞれV1~V22とすると、レジスタバッファ300上においてはこれら端子V1~V22がX方向に配列される。これに対し、図14b,cに示すように、22ビットのコマンドアドレス信号CA1~CA22が入力される端子をそれぞれV1~V22とすると、メモリチップ200上においてはこれら端子V1~V22がY方向に配列される。このため、1層の配線層のみを用いてメモリチップ200にコマンドアドレス信号CA1~CA22を供給しようとすると、例えば、図15に示すように、コマンドアドレス出力端子322から配線p0、配線L0aを経由した後、配線L1,L2に分岐させるとともに、配線L0bを経由した後、配線L3,L4に分岐させるといったレイアウトを採ることになる。この場合、配線密度が高くなり線間容量が増大するばかりでなく、配線の途中に出現する分岐点がスタブとして働くことから信号品質を劣化させるおそれがある。このような問題を解消すべく、本実施形態においては2層の配線層Layer5,7を用いてコマンドアドレス信号CA1~CA11の伝送を行うとともに、配線L1,L3,L5,L7を折り曲げるレイアウトを採用している。さらに、図14b,cに示すように、Rank0,1とRank2,3とで端子V1~V22の配列順序を逆にしている。その結果、配線L1~L8を一筆書きとすることができ、スタブが生じないことから信号品質の劣化が防止される。図16は、図13に示したエリア100Bにおける各配線の接続関係を説明するための断面図である。図16に示すように、モジュール基板110には複数の配線層を貫通する複数のコンタクトプラグ131~135が設けられている。このうち、コンタクトプラグ131は、配線層Layer1に設けられた配線p0を介してレジスタバッファ300のコマンドアドレス出力端子322に接続されている。モジュール基板110に設けられたコンタクトプラグは少なくとも第1~第4のグループに分類される。コンタクトプラグ131については第1のグループに属し、コンタクトプラグ132~135については第3のグループに属する。コンタクトプラグ132は、配線層Layer1に設けられた配線p11を介してメモリチップ205のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p12を介してメモリチップ241のコマンドアドレス入力端子291に接続される。コンタクトプラグ133は、配線層Layer1に設けられた配線p13を介してメモリチップ214のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p14を介してメモリチップ250のコマンドアドレス入力端子291に接続される。コンタクトプラグ134は、配線層Layer1に設けられた配線p21を介してメモリチップ206のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p22を介してメモリチップ242のコマンドアドレス入力端子291に接続される。コンタクトプラグ135は、配線層Layer1に設けられた配線p23を介してメモリチップ215のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p24を介してメモリチップ251のコマンドアドレス入力端子291に接続される。図13に示すように、コンタクトプラグ131は、配線層Layer5に設けられた配線L1,L2を介してコンタクトプラグ132,134に接続されている。また、コンタクトプラグ131は、配線層Layer7に設けられた配線L3,L4を介してコンタクトプラグ133,135に接続されている。これにより、レジスタバッファ300のコマンドアドレス出力端子322は、各メモリチップ200のコマンドアドレス入力端子291に接続され、コマンドアドレス信号CA1~CA11が各メモリチップ200に共通に供給されることになる。このように、本実施形態では配線L1~L8はコンタクトプラグを起点として分岐される。図16に示す例では、配線L1~L4への4分岐が全てコンタクトプラグ131にて行われる。これにより、分岐に起因する信号品質の劣化が最小限に抑えられる。図17は、図1に示したエリア100A内の配線L1~L8のうち、残り半分のコマンドアドレス信号CAに対応する部分をより詳細に説明するための模式図である。図17には、22ビットのコマンドアドレス信号CA1~CA22のうち、コマンドアドレス信号CA12~CA22を伝送するための配線が示されている。本発明においては、コマンドアドレス信号CA12~CA22を出力するコマンドアドレス出力端子322を第2のグループと呼ぶことがある。同様に、メモリチップ200に設けられたコマンドアドレス入力端子のうち、コマンドアドレス信号CA12~CA22を入力するための端子を第2のグループと呼ぶことがある。図17において実線で示されている配線は、配線層Layer8に形成された配線L1~L8を意味し、破線で示されている配線は、配線層Layer10に形成された配線L1~L8を意味する。図13に示したコマンドアドレス信号CA1~CA11と同様、配線層Layer8に形成された配線L1~L8はRank0,1に属するメモリチップに接続され、配線層Layer7に形成された配線L1~L8はRank2,3に属するメモリチップに接続される。各配線の接続関係や配線の引き回し方法は、図13に示したコマンドアドレス信号CA1~CA11と同様であることから重複する説明は省略する。図18は、図17に示したエリア100Cにおける各配線の接続関係を説明するための断面図である。図18に示すように、モジュール基板110には複数のコンタクトプラグ141~145がさらに設けられている。このうち、コンタクトプラグ141は、配線層Layer1に設けられた配線p2を介してレジスタバッファ300のコマンドアドレス出力端子322に接続されている。コンタクトプラグ141については第2のグループに属し、コンタクトプラグ142~145については第4のグループに属する。コンタクトプラグ142は、配線層Layer1に設けられた配線p31を介してメモリチップ205のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p32を介してメモリチップ241のコマンドアドレス入力端子291に接続される。コンタクトプラグ143は、配線層Layer1に設けられた配線p33を介してメモリチップ214のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p34を介してメモリチップ250のコマンドアドレス入力端子291に接続される。コンタクトプラグ144は、配線層Layer1に設けられた配線p41を介してメモリチップ206のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p42を介してメモリチップ242のコマンドアドレス入力端子291に接続される。コンタクトプラグ145は、配線層Layer1に設けられた配線p43を介してメモリチップ215のコマンドアドレス入力端子291に接続されるとともに、配線層Layer14に設けられた配線p44を介してメモリチップ251のコマンドアドレス入力端子291に接続される。図18に示すように、コンタクトプラグ141は、配線層Layer8に設けられた配線L1,L2を介してコンタクトプラグ142,144に接続されている。また、コンタクトプラグ141は、配線層Layer10に設けられた配線L3,L4を介してコンタクトプラグ143,145に接続されている。これにより、レジスタバッファ300のコマンドアドレス出力端子322は、各メモリチップ200のコマンドアドレス入力端子291に接続され、コマンドアドレス信号CA12~CA22が各メモリチップ200に共通に供給されることになる。このように本実施形態では、コマンドアドレス出力端子322の第1のグループから出力されたコマンドアドレス信号CA1~CA11は、配線層Layer5又はLayer8を介してメモリチップ200に供給される一方、コマンドアドレス出力端子322の第2のグループから出力されたコマンドアドレス信号CA12~CA22は、配線層Layer8又はLayer10を介してメモリチップ200に供給される。このように、1つのレジスタバッファ300から1つのメモリチップ200に供給するコマンドアドレス信号CA1~22を2層の配線層を用いて伝送していることから、各配線層における配線密度が低下し、線間容量を減少させることが可能となる。また、配線の自由度も向上するため、設計コストを低減させることも可能となる。図19は、レジスタバッファ300に設けられた端子群G1のレイアウトをより詳細に示す図である。図19に示すように、レジスタバッファ300に設けられた端子群G1は、X方向の座標X0~X19及びY方向の座標Y0~Y11の各交点に配置された複数の端子を含んでいる。但し、座標X2~X17及びY方向の座標Y4~Y8の各交点には端子が配置されていない。図19において丸印で示されているのが端子であり、このうちハッチングが付されているものがコマンドアドレス出力端子322である。そして、コマンドアドレス出力端子322から斜め方向に引き出されている要素は、配線層Layer1に形成された配線p0,p2図16及び図18参照である。また、配線p0,p2に接続され二重丸で表示された要素は、モジュール基板110を貫通して設けられたコンタクトプラグ131,141図16及び図18参照である。このように、レジスタバッファ300に設けられたコマンドアドレス出力端子322は、ごく近傍に配置されたコンタクトプラグ131,141に接続されるため、配線p0,p2の電気長はきわめて短く、信号特性にほとんど影響を与えない。図19に示すように、コマンドアドレス出力端子322は、Y方向の座標Y2,Y3,Y9,10においてX方向に配列されている。例えば、アドレス信号A14,A8,A11を出力する端子は座標Y9においてX方向に配列され、アドレス信号A7,A13,A5を出力する端子は座標Y3においてX方向に配列されている。このうち、アドレス信号A14,A7を出力する端子のX座標はいずれも座標X5であり、アドレス信号A8,A13を出力する端子のX座標はいずれも座標X6であり、アドレス信号A11,A5を出力する端子のX座標はいずれも座標X7である。図20は、配線層Layer7,10に形成される配線L3,L4とコマンドアドレス出力端子322との接続関係を説明するための略平面図である。図20に示すように、レジスタバッファ300の直下においては、配線層Layer7,10に形成された配線L3,L4はY方向に延在して設けられる。図20において、実線で示されているのが配線層Layer7に形成された配線L3,L4であり、破線で示されているのが配線層Layer10に形成された配線L3,L4である。図20に示す例では、座標Y9に配列されたアドレス信号A14,A8,A11を出力する端子は、配線層Layer7に形成された配線L3,L4実線に接続されている。一方、座標Y3に配列されたアドレス信号A7,A13,A5を出力する端子は、配線層Layer10に形成された配線L3,L4破線に接続されている。このため、アドレス信号A14,A8,A11を出力する端子それぞれのX座標と、アドレス信号A7,A13,A5を出力する端子それぞれのX座標とが互いに一致しているX5,X6,X7にも関わらず、配線L3,L4のX方向における配線ピッチをコマンドアドレス出力端子322のX方向における配列ピッチと同等とすることが可能となる。これにより、これらの配線を一つの配線層に形成した場合と比べて線間容量を低減させることが可能となる。図21は、メモリチップ200に設けられたコマンドアドレス入力端子291のレイアウトを詳細に示す図であり、図22に示すエリア200Aの拡大図である。図21及び図22において、200fと表記しているのはモジュール基板110の表面側に実装されたメモリチップ200を示し、200bと表記しているのはモジュール基板110の裏面側に実装されたメモリチップ200を示す。また、図22において各メモリチップ200f,200bに付されている三角のマークは、それぞれメモリチップ200f,200bの同じ角部を意味する。したがって、メモリチップ200fとメモリチップ200bは互いに裏返しの状態でモジュール基板110に実装されていることになる。図21に示すように、メモリチップ200に設けられたコマンドアドレス入力端子291は、X方向の座標X21~X24及びY方向の座標Y20~Y27の各交点に配置された複数の端子を含んでいる。図21において丸印で示されているのが端子であり、このうちハッチングが付されているものがコマンドアドレス入力端子291である。図21においては、モジュール基板110の表裏に配置された一対のメモリチップ200を表示している。これら一対のメモリチップ200における端子の平面的な位置、つまりX座標及びY座標は互いに一致しているが、図21においては、図面の見やすさを考慮してモジュール基板110の表裏に位置する端子の平面的な位置をずらして表示している。コマンドアドレス入力端子291から実線で引き出されている要素は、配線層Layer1に形成された配線p13,p33等図16及び図18参照である。また、コマンドアドレス入力端子291から破線で引き出されている要素は、配線層Layer14に形成された配線p14,p34等図16及び図18参照である。さらに、これらの配線p13,p14,p33,p34等に接続され二重丸で表示された要素は、モジュール基板110を貫通して設けられたコンタクトプラグ133,143等図16及び図18参照である。図21に示すように、座標X22と座標X23との間隔は他よりも広く、このスペースに多くのコンタクトプラグ133,143等が配置される。図21に示すように、複数のコンタクトプラグ133及び複数のコンタクトプラグ143はいずれもY方向に配列されており、互いにX方向に隣接している。また、複数のコンタクトプラグ133のそれぞれのY座標は、複数のコンタクトプラグ143のそれぞれのY座標とずれており、これによってコンタクトプラグ間の干渉が防止されている。このように、メモリチップ200に設けられたコマンドアドレス入力端子291についても、ごく近傍に配置されたコンタクトプラグ133,143に接続されるため、配線p13等の電気長はきわめて短く、信号特性にほとんど影響を与えない。ここで、モジュール基板110の表面側に搭載されたメモリチップを200fとし、モジュール基板110の裏面側に搭載されたメモリチップを200bとした場合、図21に示すように、メモリチップ200fにおいて座標X22に配列されたコマンドアドレス入力端子291RAS~A13と同じ端子は、メモリチップ200bでは座標X23に配列されている。同様に、メモリチップ200fにおいて座標X23に配列されたコマンドアドレス入力端子291A10~A14と同じ端子は、メモリチップ200bでは座標X22に配列されている。メモリチップ200fとメモリチップ200bは互いに裏返しの状態でモジュール基板110に実装されているため、上述した各端子の配列はメモリチップ200fとメモリチップ200bとで一致していることを意味する。これに対し、メモリチップ200fにおいて座標X21に配列されたコマンドアドレス入力端子291BA0~A7と同じ端子は、メモリチップ200bにおいても座標X21に配列されている。同様に、メモリチップ200fにおいて座標X24に配列されたコマンドアドレス入力端子291BA1~A8と同じ端子は、メモリチップ200bにおいても座標X24に配列されている。このことは、上述した各端子の配列に関し、メモリチップ200fとメモリチップ200bとの間でミラーリングされていることを意味する。図23に示す表は、ミラーリングされた端子の対応関係を示している。但し、完全にミラーリングされているわけではなく、図21に示すようにこれら端子のY座標を1ピッチずらして配置されている。具体的には、メモリチップ200fにおいて座標X21に配列されたコマンドアドレス入力端子291BA0~A7は、座標Y24~Y21に配置されているのに対し、メモリチップ200bにおけるこれらの端子は座標Y23~Y20に配置されている。同様に、メモリチップ200fにおいて座標X24に配列されたコマンドアドレス入力端子291BA1~A8は、座標Y23~Y20に配置されているのに対し、メモリチップ200bにおけるこれらの端子は座標Y24~Y21に配置されている。これにより、配線p11等のレイアウト自由度が高められている。図24は、配線層Layer7,10に形成される配線L3,L4とコマンドアドレス入力端子291との接続関係を説明するための略平面図である。図24に示すように、メモリチップ200の直下においては、配線層Layer7,10に形成された配線L3,L4はX方向に延在して設けられる。図24において、実線で示されているのが配線層Layer7に形成された配線L3,L4であり、破線で示されているのが配線層Layer10に形成された配線L3,L4である。このように、2層の配線層を用いていることから、配線L3,L4のY方向における配線ピッチをコマンドアドレス入力端子291のY方向における配列ピッチと同等とすることが可能となる。これにより、これらの配線を一つの配線層に形成した場合と比べて線間容量を低減させることが可能となる。図25は、メモリチップ200に設けられたデータ入出力端子292のレイアウトを詳細に示す図であり、図26に示すエリア200Bの拡大図である。図26において各メモリチップ200f,200bに付されている三角のマークの意味は上述の通りである。したがって、Rank0に属するメモリチップ200とRank2に属するメモリチップ200は互いに向きが180°異なっている。同様に、Rank1に属するメモリチップ200とRank3に属するメモリチップ200は互いに向きが180°異なっている。図25に示すように、メモリチップ200に設けられたデータ入出力端子292は、X方向の座標X21~X24及びY方向の座標Y30~Y37の各交点に配置された複数の端子を含んでいる。図25において丸印で示されているのが端子であり、このうちハッチングが付されているものがデータ入出力端子292である。データ入出力端子292から実線で引き出されている要素paは、配線層Layer1に形成されたデータ配線である。また、データ入出力端子292から破線で引き出されている要素pbは、配線層Layer14に形成されたデータ配線である。さらに、これらのデータ配線に接続され二重丸で表示された要素は、モジュール基板110を貫通して設けられたコンタクトプラグ151である。図25に示すように、座標X22と座標X23との間のスペースにデータストローブ信号DQS,DQS用のコンタクトプラグが配置され、座標X23と座標X24にデータDQ0,DQ2用のコンタクトプラグが配置され、座標X21と座標X22にデータDQ1,DQ3用のコンタクトプラグが配置される。また、座標Y33と座標Y34との間、つまりRank0,1に属するメモリチップ200とRank2,3に属するメモリチップ200との間のスペースにもコンタクトプラグ152が設けられている。コンタクトプラグ151とコンタクトプラグ152とを接続するデータ配線は、図10に示した分岐配線L43a,L43bに相当する。ここで、Rank0~Rank3に属するメモリチップをそれぞれメモリチップR0~R3とし、データDQ0~DQ3用のデータ入出力端子292をそれぞれ端子DQ0~DQ3とした場合、図25に示すように、メモリチップR0の端子DQ0は座標X23と座標Y35の交点に配置され、メモリチップR1の端子DQ0は座標X24と座標Y36の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはX方向及びY方向に1ピッチのみである。また、メモリチップR0の端子DQ1は座標X22と座標Y36の交点に配置され、メモリチップR1の端子DQ1は座標X22と座標Y35の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはY方向に1ピッチのみである。メモリチップR0の端子DQ2は座標X24と座標Y36の交点に配置され、メモリチップR1の端子DQ1は座標X23と座標Y36の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはX方向に1ピッチのみである。メモリチップR0,R1の端子DQ3はいずれも座標X21と座標Y36の交点に配置されており、平面的にみて同じ位置に配置されている。メモリチップR2とメモリチップR3における端子DQ0~DQ3のレイアウトは、メモリチップR0とメモリチップR1における端子DQ0~DQ3のレイアウトと同様である。このことは、上述した各端子DQ0~DQ3の配列に関し、メモリチップR0とメモリチップR1との間でミラーリングされ、メモリチップR2とメモリチップR3との間でミラーリングされていることを意味する。図27に示す表は、ミラーリングされた端子DQ0~DQ3の対応関係を示している。但し、完全にミラーリングされているわけではなく、上述したように、端子DQ0に関してはX方向及びY方向に1ピッチずらして配置され、端子DQ1に関してはY方向に1ピッチずらして配置され、端子DQ2に関してはX方向に1ピッチずらして配置されている。端子DQ3については平面的な位置が一致している。また、メモリチップR0とメモリチップR2に設けられた端子DQ0~DQ3,DQS,DQSに関してはY方向にミラーリングされており、同様に、メモリチップR1とメモリチップR3に設けられた端子DQ0~DQ3,DQS,DQSに関してもY方向にミラーリングされている。これにより、メモリチップR0~R3間におけるデータDQ0~DQ3及びストローブ信号DQS,DQSの伝送条件がほぼ均等とすることができる。図28は、第1の変形例によるコマンドアドレス信号CAの流れを説明するための模式図である。図28に示す例では、コマンドアドレス出力端子322のうち配線L1,L3,L5,L7に接続されるものは端子群G1に含まれており、コマンドアドレス出力端子322のうち配線L2,L4,L6,L8に接続されるものは端子群G2に含まれている。本例によれば、端子群G1から出力されるコマンドアドレス信号CAは互いに負荷の等しい配線L1,L3,L5,L7に供給されることから、これら配線L1,L3,L5,L7上におけるコマンドアドレス信号CAの信号品質が均一化される。同様に、端子群G2から出力されるコマンドアドレス信号CAは互いに負荷の等しい配線L2,L4,L6,L8に供給されることから、これら配線L2,L4,L6,L8上におけるコマンドアドレス信号CAの信号品質が均一化される。但し、本例においては、端子群G1に設けられたコマンドアドレス出力端子322の負荷と、端子群G2に設けられたコマンドアドレス出力端子322の負荷が相違することから、互いに能力の異なる出力ドライバを用いることが好ましい。これに対し、図7に示した例では、互いに同じ能力を有する出力ドライバを用いることができる。図29は、第2の変形例によるコマンドアドレス信号CAの流れを説明するための模式図である。図29に示す例では、図7と同様、コマンドアドレス出力端子322のうち配線L1~L4に接続されるものは端子群G1に含まれており、コマンドアドレス出力端子322のうち配線L5~L8に接続されるものは端子群G2に含まれている。しかしながら、図7に示した例とは異なり、端子群G1のエリア内でまず2分岐した後、平面的に見てレジスタバッファ300と重ならないエリアでさらに2分岐することによって配線L1~L4に接続される。配線L5~L8への分岐についても同様である。これらの分岐についても同じコンタクトプラグ内で行われる。本例によれば、レジスタバッファ300と重なるエリアにおけるモジュール基板110上の配線密度を図7の例に比べて1/2に低減させることが可能となる。図30は、第3の変形例によるコマンドアドレス信号CAの流れを説明するための模式図である。図30に示す例では、図7と同様、コマンドアドレス出力端子322のうち配線L1~L4に接続されるものは端子群G1に含まれており、コマンドアドレス出力端子322のうち配線L5~L8に接続されるものは端子群G2に含まれている。しかしながら、図7に示した例とは異なり、端子群G1のエリアから平面的に見てレジスタバッファ300と重ならないエリアまで配線を分岐させることなく引き出した後、レジスタバッファ300と重ならないエリアにて配線L1~L4に分岐する。配線L5~L8についても同様である。これらの分岐についても同じコンタクトプラグ内で行われる。本例によれば、分岐点を増やすことなく、レジスタバッファ300と重なるエリアにおけるモジュール基板110上の配線密度を図7の例に比べて1/4に低減させることが可能となる。図31は、第4の変形例によるコマンドアドレス信号CAの流れを説明するための模式図である。図31に示す例では、配線L1とL3、配線L2とL4、配線L5とL7、配線L6とL8がそれぞれ共通化されている。そして、端子群G1,G2のエリア内でまず2分岐した後、図11に示した各グループの近傍において当該グループに供給するための分岐が行われる。本例によれば、配線の共通化により負荷が低減することから、コマンドアドレス出力端子322を駆動するための出力バッファの能力を抑えることが可能となる。また、終端抵抗器TRの数を1/2に削減することも可能となる。図32は、レジスタバッファ300の端子群G1に設けられたコマンドアドレス出力端子322から各メモリチップ200までの信号線路を模式的に示す図である。図32に示すモデルは、図7に示した接続関係を前提としている。図32に示すように、レジスタバッファ300と各メモリチップ200との間には、信号特性に実質的な影響を与える複数の信号線路が存在する。図32においてTL1と表記しているのは、レジスタバッファ300から1番目のメモリチップ200までの間に存在する信号線路を指す。1番目のメモリチップ200とは、レジスタバッファ300に最も近いグループに属するメモリチップ200である。TL2と表記しているのは、1番目のメモリチップ200から2番目のメモリチップ200までの間に存在する信号線路を指す。2番目のメモリチップ200とは、レジスタバッファ300から2番目に近いグループに属するメモリチップ200である。TL3~TL5についても以下同様である。信号線路TL1~TL5以外の配線部分は、図16に示した配線p0や配線p11などに相当し、その配線長が非常に短いことから、信号特性にほとんど影響を与えない。したがって、モジュール基板110の設計においては、主に信号線路TL1~TL5の長さに着目する必要がある。図33は、図32に示したメモリチップ群200Cを抜き出して示す図である。また、図34は、信号線路TL1~TL5の設計例を示す表である。まず、信号線路TL1については、レジスタバッファ300のチップサイズの影響を受けるだけでなく、本実施形態においてはメモリチップ200が4列に配列されていることから、必然的にその距離が長くなる。一例として、信号線路TL1の設計可能な最短距離を35mmとすると、図34に示す設計例1,2では50mmに設計している。ここで、図33に示すようにX方向に隣接するメモリチップ200の配列ピッチをPLと定義し、PL=12.1mmとすると、TL1=4.13×PLとなる。また、設計例1では、信号線路TL2~TL5の長さをいずれも25mmとし、メモリチップ間における信号線路の線路長を均一化している。設計例1における信号線路TL2~TL5の長さを配列ピッチPLにて表現すると、TL2~TL5=2.07×PLとなる。一方、設計例2では、信号線路TL2の長さを信号線路TL3~TL5に比べて長く設計している。具体的には、信号線路TL2を30mmとし、信号線路TL3~TL5を20mmとしている。設計例2における信号線路TL2~TL5の長さを配列ピッチPLにて表現すると、TL2=2.48×PLTL3~TL5=1.65×PLとなる。図35は、信号線路TL1~TL5の長さによるコマンドアドレス信号CAの信号品質をシミュレーションした結果を示す図であり、aは信号線路TL1~TL5を全て設計可能な最短距離とした例を示し、bは信号線路TL1~TL5を図34に示した設計例1とした例を示す。図35aに示すように、信号線路TL1~TL5を全て設計可能な最短距離とした場合、コマンドアドレス信号CAの有効なウィンドウ幅は1030psであったのに対し、図35bに示すように、信号線路TL1~TL5を設計例1とした場合、コマンドアドレス信号CAの有効なウィンドウ幅は1290psに拡大した。図示しないが、信号線路TL1~TL5を設計例2とした場合も設計例1と同等のウィンドウ幅が得られた。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"