"入力信号に対して差動増幅を行う差動増幅回路と、前記差動増幅回路の出力を電圧電流変換して出力するプリドライバ回路と、前記プリドライバ回路の出力により駆動される出力段とを有してなる演算増幅器であって、前記プリドライバ回路を構成するプリドライバ用トランジスタのベース電流を補償する補償電流供給回路が設けられてなることを特徴とする演算増幅器。前記補償電流供給回路は、npn型の補償電流供給用第1及び第2のトランジスタと、pnp型の補償電流供給用第3のトランジスタとを有してなり、前記補償電流供給用第3のトランジスタのエミッタは、前記プリドライバ用トランジスタのコレクタに接続され、前記補償電流供給用第3のトランジスタのコレクタは、負電源電圧が印加可能とされる一方、前記補償電流供給用第3のトランジスタのベースは、補償電流供給用第1及び第2のトランジスタのベースと、補償電流供給用第1のトランジスタのコレクタに接続され、前記補償電流供給用第1及び第2のトランジスタのエミッタは、共に負電源電圧が印加可能とされ、前記補償電流供給用第2のトランジスタのコレクタが前記プリドライバ用トランジスタのベースに接続されてなることを特徴とする請求項1記載の演算増幅器。前記補償電流供給用第1のトランジスタのエミッタが第1の抵抗器を介して、前記補償電流供給用第2のトランジスタのエミッタが第2の抵抗器を介し、それぞれ負電源電圧が印加可能に構成されてなることを特徴とする請求項2記載の演算増幅器。前記補償電流供給回路は、npn型の補償電流供給用第1及び第2のトランジスタと、第1及び第2の抵抗器とを有してなり、前記補償電流供給用第1及び第2のトランジスタのベースは相互に接続されると共に、前記補償電流供給用第1のトランジスタのコレクタ及び前記プリドライバ用トランジスタのコレクタに接続され、前記補償電流供給用第1のトランジスタのエミッタは第1の抵抗器を介して、前記補償電流供給用第2のトランジスタのエミッタは第2の抵抗器を介し、それぞれ負電源電圧が印加可能とされ、前記補償電流供給用第2のトランジスタのコレクタが前記プリドライバ用トランジスタのベースに接続されてなることを特徴とする請求項1記載の演算増幅器。しかしながら、電流増幅率は、半導体製造プロセスに依存し、素子単体の電増幅率を回路設計の段階で増加させることはできない。また、コレクタ電流IcQ2を大きくすることは、演算増幅器の消費電流の増加を招くという問題がある。さらに、出力ソース電流Ioutが出力される際には、IcQ2が減少することで差動増幅回路に流れる電流バランスが不均衡となり、入力オフセット電圧の増加を招くという問題がある。本発明は、上記実状に鑑みてなされたもので、少ない追加素子数で消費電流を増加させることなく出力ソース電流の出力能力の向上を図ることができると共に、特に、出力ソース電流Ioutが出力される際の入力オフセット電圧の増加を抑制可能な演算増幅器を提供するものである。上記本発明の目的を達成するため、本発明に係る演算増幅器は、入力信号に対して差動増幅を行う差動増幅回路と、前記差動増幅回路の出力を電圧電流変換して出力するプリドライバ回路と、前記プリドライバ回路の出力により駆動される出力段とを有してなる演算増幅器であって、前記プリドライバ回路を構成するプリドライバ用トランジスタのベース電流を補償する補償電流供給回路が設けられてなるものである。本発明によれば、簡易な構成の補償電流供給回路を追加することで、消費電流を増加させることなく出力ソース電流の出力能力の向上を図ることができると共に、特に、出力ソース電流発生時の入力オフセット電圧の増加を抑制することができるという効果を奏するものである。以下、本発明の実施の形態について、図1乃至図6を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態の第1の実施例における演算増幅器について図1を参照しつつ説明する。この第1の実施例における演算増幅器は、差動増幅回路101と、電流供給回路102、プリドライバ回路103と、補償電流供給回路104と、アイドリング電流供給回路105と、プッシュプル出力段106とに大別されて構成されたものとなっている。差動増幅回路101は、電圧増幅器図1においてはA1と表記15を用いてなり、その非反転入力端子INと反転入力端子IN-に、外部から印加された信号の差分に応じた電圧信号を出力するよう構成されたものとなっている。この電圧増幅器15の出力端子には、次述するように電流供給回路102による電流供給がなされるようになっている。電流供給回路102は、pnp型の第1及び第2のトランジスタ図1においては、それぞれQ1、Q2と表記1,2を有して構成されており、本発明の実施の形態においては、第1及び第2のトランジスタ1,2は、カレントミラー回路を構成したものとなっている。すなわち、第1及び第2のトランジスタ1,2は、相互にベースが接続されると共に、その接続点と第2のトランジスタ2のコレクタが接続されており、第2のトランジスタ2は、いわゆるダイオード接続されたものとなっている。そして、第1及び第2のトランジスタ1,2のエミッタには、電源電圧Vccが印加されるようになっている一方、第1のトランジスタ1のコレクタは、電圧増幅器15の一方の出力端子に、第2のトランジスタ2のコレクタは、電圧増幅器15の他方の出力端子に、それぞれ接続されている。プリドライバ回路103は、プリドライバ用トランジスタとしてのpnp型の第3のトランジスタ3を用いてなり、電圧増幅器15の出力電圧を電流変換してプッシュプル出力段106を駆動するようになっている。かかるプリドライバ回路103において、第3のトランジスタ3のベースは、電圧増幅器15の一方の出力端子が接続されて、電圧増幅器15の出力電圧が印加されるようになっている。また、第3のトランジスタ3のエミッタと電源端子41の間には、第1の定電流図1においてはCS1と表記21が直列接続されて設けられると共に、エミッタは、プッシュプル出力段106を構成するnpn型の第8のトランジスタ図1においてはQ8と表記8のベースに接続される一方、第3のトランジスタ3のコレクタは、次述する補償電流供給回路104を構成するnpn型の第10トランジスタ図1においてはQ10と表記10のエミッタに接続されている。なお、電源端子41には、電源電圧Vccが印加されるものとなっている。補償電流供給回路104は、第3のトランジスタ3のベース電流を補償する電流供給を可能とするもので、pnp型の第10のトランジスタ補償電流供給用第3のトランジスタ10とnpn型の第11及び第12のトランジスタ図1においては、それぞれQ11、Q12と表記11,12を有して構成されたものとなっている。すなわち、第11及び第12のトランジスタ補償電流供給用第1及び第2のトランジスタ11,12は、相互にベースが接続されると共に、その接続点と第11のトランジスタ11のコレクタが接続されており、第11のトランジスタ11は、いわゆるダイオード接続されたものとなっている。そして、第11のトランジスタ11のコレクタは、第10のトランジスタ10のベースに接続される一方、第12のトランジスタ12のコレクタは、第3のトランジスタ3のベースに接続されたものとなっている。さらに、第11及び第12のトランジスタ11,12のエミッタ、及び、第10のトランジスタ10のコレクタは、負電源電圧端子42に接続されており、所定の負電源電圧が印加されるようになっている。なお、本発明の実施の形態においては、負電源電圧は、グランド電位とされている。アイドリング電流供給回路105は、第8及び第9のトランジスタ8,9のアイドリング電流の供給を可能とするもので、npn型の第4及び第5のトランジスタ図1においては、それぞれQ4、Q5と表記4,5と第1のダイオード図1においてはD1と表記16により第9のトランジスタ図1においてはQ9と表記9のアイドリング電流を決定する回路が、また、pnp型の第6及び第7のトランジスタ図1においては、それぞれQ6、Q7と表記6,7と第2のダイオード図1においてはD2と表記17により第8のトランジスタ8のアイドリング電流を決定する回路が、それぞれ構成されたものとなっている。まず、第4及び第5のトランジスタ4,5は、相互にベースが接続されると共に、その接続点と第4のトランジスタ4のコレクタが接続されており、第4のトランジスタ4は、いわゆるダイオード接続されたものとなっている。さらに、第4のトランジスタ4のコレクタと電源端子41の間には、第2の定電流源図1においてはCS2と表記22が直列接続されて設けられている。また、第5のトランジスタ5のコレクタは、第8のトランジスタ8のベースに接続されたものとなっている。一方、第4のトランジスタ4のエミッタは、第1のダイオード16のアノードに接続され、この第1のダイオード16のカソードは、グランドに接続されている。また、第5のトランジスタ5のエミッタは、第9のトランジスタ9のベースに接続されると共に、エミッタとグランドとの間には、第3の定電流源図1においてはCS3と表記23が直列接続されて設けられたものとなっている。次に、第6及び第7のトランジスタ6,7は、相互にベースが接続されると共に、その接続点と第7のトランジスタ7のコレクタが接続されており、第7のトランジスタ7は、いわゆるダイオード接続されたものとなっている。さらに、第7のトランジスタ7のエミッタには、第2のダイオード17のカソードが接続されており、この第2のダイオード17のアノードは、電源端子41に接続されている。また、第6のトランジスタ6のエミッタは、第8のトランジスタ8のベースに接続されている。さらに、第6のトランジスタ6のコレクタは、第9のトランジスタ9のベースに接続される一方、第7のトランジスタ7のコレクタとグランドとの間には、第4の定電流源図1においてはCS4と表記24が直列接続されて設けられたものとなっている。プッシュプル出力段106は、pnp型の第8のトランジスタ8とnpn型の第9のトランジスタ9とから構成されており、AB級出力段となっている。すなわち、第8及び第9のトランジスタ8,9は、コレクタが相互に接続されると共に、出力端子43に接続されている。また、第8のトランジスタ8のエミッタは、電源端子41に、第9のトランジスタ9のエミッタは、グランドに、それぞれ接続されている。かかる構成において、第2の定電流源22の出力電流値と第4の定電流源24の出力電流値は、第8及び第9のトランジスタ8,9のアイドリング電流が等しくなるように設定されている。また、第1の定電流源21の出力電流は、第3のトランジスタ3に流れる電流と、第5及び第6のトランジスタ5,6を介して第3の定電流源23に流れる電流の合計となるように設定されている。本発明の実施の形態の演算増幅回路は、上述の構成により、出力ソース電流の最大値を増加させつつ、出力ソース電流出力時の入力オフセット電圧の増加が抑制可能となっている点に特徴を有するものである。次に、出力ソース電流が発生した場合の回路動作について説明する。まず、出力電流Ioutは、第8のトランジスタQ8のコレクタを介して流れるが、第8のトランジスタ8には、コレクタ電流を流すために、ベース電流IbQ8が流れることとなる。このベース電流IbQ8は、第3のトランジスタ3のエミッタに流れ込み、第3のトランジスタ3においては、ベース電流IbQ3が流れ出すと共に、コレクタタ電流IcQ3が流れることとなる図1参照。そして、コレクタ電流IcQ3は、第10のトランジスタ10のエミッタに流れ込み、第10のトランジスタ10からは、ベース電流IbQ10が流れ出すこととなる。この第10のトランジスタ10のベース電流IbQ10は、第11及び第12のトランジスタ11,12によるカレントミラー回路により、第12のトランジスタ12のコレクタに、コレクタ電流IcQ12としてミラーされ、第3のトランジスタ3のベース電流IbQ3を補償することとなる図1参照。かかる電流補償によって電圧増幅器15へのベース電流IbQ3の流れ込みが抑制されることとなる。これによって、第1のトランジスタ1のコレクタ電流IcQ1の減少が抑制されると共に、第2のトランジスタ2のコレクタ電流IcQ2の減少も抑制されることとなる。出力ソース電流の最大値Ioutは、先に背景技術で言及したようにコレクタ電流IcQ2の許容可能な減少量IcQ2によって定まるが、上述したように本発明の実施の形態においては、コレクタ電流IcQ2の減少が抑制されるため、その分、出力ソース電流の最大値Ioutが引き上げられるものとなっている。この出力ソース電流の最大値Ioutの引き上げについて、数式を用いて以下に説明する。まず、第12のトランジスタ12のコレクタ電流IcQ12は、コレクタ電流IcQ3と第10のトランジスタ10の電流増幅率Hfeと、第11及び第12のトランジスタ11,12の電流増幅率Hfeを用いて下記する式3の如くに表すことができる。IcQ12={IcQ3/1Hfe}×{1-2/Hfe}式3第1及び第2のトランジスタ1,2以外から電圧増幅器15に流れ込む電流は、第3のトランジスタ3のベース電流IbQ3と第12のトランジスタ12のコレクタ電流IcQ12の差分、すなわち、IbQ3-IcQ12である。先に背景技術における説明において仮定したように、第1及び第2のトランジスタ1,2のカレントミラー回路でコレクタ電流IcQ2を完全にコレクタ電流IcQ1にミラーするとした場合、許容できるコレクタ電流IcQ2の減少量IcQ2は、下記する式4により表すことができる。IcQ2=IcQ2-IbQ3-IcQ12式4したがって、許容できるコレクタ電流IcQ2の減少量IcQ2は、従来の式1と比べて、上述の式4においては、IcQ12だけ多くなる。上記式4を式2に代入して、本発明の実施の形態における出力ソース電流の最大値Ioutを求めると下記する式5に示された如くとなる。Iout={Hfe-1}×{Hfe-1}×{IcQ2-IbQ3-IcQ12}式5式5で表される本発明の実施の形態における出力ソース電流の最大値と、式2で表される従来回路における出力ソース電流の最大値との差ΔIoutは、下記する式6で表される。ΔIout={Hfe-1}×{Hfe-1}×IcQ12={Hfe-1}×{Hfe-1}×[IcQ3/1Hfe×{1-2/Hfe}]式6すなわち、本発明の実施の形態においては、式6で表される電流値だけ従来回路に比して出力ソース電流の最大値が増加することとなる。図4には、図1に示された第1の実施例における演算増幅器の出力電圧と出力ソース電流の関係を表した特性線実線が従来回路の同様な特性線点線と共に示されており、同図によれば、本発明の実施の形態においては、最大出力電圧の際の出力ソース電流が従来回路に比して確実に増大していることが確認できるものとなっている。また、本発明の実施の形態においては、第3のトランジスタ3のベース電流IbQ3を第12のトランジスタ12のコレクタ電流IcQ12により補償するため、電圧増幅器15へ流れ込むベース電流IbQ3が小さく、そのため、第3のトランジスタ3の前段の差動増幅回路101に流れる電流の不均衡が発生し難いものとなっている。これにより、出力ソース電流を出力した際の入力オフセット電圧の増加が抑制されることとなる。図5には、本発明の実施の形態における演算増幅器の入力オフセット電圧の出力ソース電流依存性を表した特性線実線が、従来回路の同様の特性線点線と共に示されている。同図によれば、本発明の実施の形態における演算増幅器は、出力ソース電流を出力した際の入力オフセット電圧の増加が確実に抑制されるものであることが確認できるものとなっている。なお、第11及び第12のトランジスタ11,12から構成されるカレントミラー回路は、カスコードカレントミラー回路やウェイルソンカレントミラー回路などの電流コピー精度の高いカレントミラー回路を用いるようにしても好適である。次に、第2の実施例について、図2を参照しつつ説明する。なお、図1に示された第1の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。この第2の実施例における演算増幅器は、出力ソース電流の最大値Ioutを任意に調整可能に構成されたものである。すなわち、第11のトランジスタ11のエミッタとグランドとの間に、第1の抵抗器図1においてはR1と表記31が直列接続されて設けられる一方、第12のトランジスタ12のエミッタとグランドとの間に、第2の抵抗器図1においてはR2と表記32が直列接続されて設けられたものとなっている。かかる構成においては、第1及び第2の抵抗器31,32の抵抗値のバランスによって第12のトランジスタ12のコレクタ電流IcQ12を任意に調整する可能となっている。このようにコレクタ電流IcQ12を調整することで、先の式6に示されたように出力ソース電流の最大値Ioutを任意に調整することができる。図6には、この第2の実施例における出力ソース電流と出力電圧の関係を表す特性線実線が従来回路の同様な特性線点線と共に示されている。同図においては、実線の特性線は、出力ソース電流の最大値Ioutを変えた3つの例であり、最大出力電圧をほぼ一定に維持しつつ、出力ソース電流の最大値Ioutを任意に設定できることが確認できるものとなっている。また、入力オフセット電圧の出力ソース電流依存性については、第1の実施例と同様である図5参照。なお、先に図1に示された第1の実施例においては、第11及び第12のトランジスタ11,12のエミッタ面積を適宜調整することで、上述の第2の実施例と同様に出力ソース電流の最大値Ioutを任意に設定できる。また、第11及び第12のトランジスタ11,12を用いて構成されるカレントミラー回路は、カスコードカレントミラー回路やウェイルソンカレントミラー回路などの電流コピー精度の高いカレントミラー回路を用いるようにしても好適である。次に、第3の実施例について、図3を参照しつつ説明する。なお、図1、又は、図2に示された第1の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。この第3の実施例は、先の第2の実施例同様、出力ソース電流の最大値Ioutを任意に調整することができると共に、先の第1及び第2の実施例に比してより低電源電圧での動作が可能に構成されたものとなっている。かかる第3の実施の形態は、図2に示された構成における第10のトンランジスタ10を介することなく第11のトランジスタ11のコレクタを第3のトランジスタ3のコレクタに接続したものとなっている。すなわち、カレントミラー回路を構成する第11及び第12のトランジスタ11,12は、相互にベースが接続されると共に、その接続点と第11のトランジスタ11のコレクタが接続されており、第11のトランジスタ11は、いわゆるダイオード接続されたものとなっている。そして、第11のトランジスタ11のコレクタは、第3のトランジスタ3のベースに接続される一方、第12のトランジスタ12のコレクタは、第3のトランジスタ3のベースに接続されたものとなっている。さらに、第11のトランジスタ11のエミッタとグランドとの間に、第1の抵抗器31が、第12のトランジスタ12のエミッタとグランドとの間に、第2の抵抗器32が、それぞれ直列接続されて設けられたものとなっている。かかる構成においては、第10のトランジスタ10図2参照を用いていないため、図1に示された第1の実施例、図2に示された第2の実施例に比してより低電源電圧での動作が可能となっている。また、第2の実施例同様に、第1及び第2の抵抗器31,32の抵抗値のバランスによって第12のトランジスタ12のコレクタ電流IcQ12を任意に調整可能となっている。このようにコレクタ電流IcQ12を調整することで、先の式6に示されたように出力ソース電流の最大値Ioutを任意に調整することができるものとなっている。また、入力オフセット電圧の出力ソース電流依存性については、第1の実施例と同様である図5参照。"