第1のアドレス方向および第2のアドレス方向に配置された所定のデータを記憶する複数のメモリビットを含むメモリと、前記メモリの故障を診断するためのBISTBuilt-inSelf-Test回路と、を備え、前記BIST回路は、前記メモリに対するBISTを制御するBIST制御回路と、前記第1のアドレス方向の前記BISTにより故障であると判断されたビットセルの前記第1のアドレス方向のアドレスである第1の不良ビットセル位置を格納し、前記第1の不良ビットセル位置におけるビットセルのフェイル数を格納し、前記フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグを格納する故障情報テーブルと、前記メモリに対する前記BISTにより得られたBIST結果を出力する結果解析器と、を有することを特徴とする半導体集積回路。前記BIST回路は、前記第1の不良ビットセル位置の数が前記故障情報テーブルの容量を超えているか否かを示すテーブルオーバーフローフラグを格納するテーブルオーバーフローフラグレジスタをさらに有することを特徴とする請求項1に記載の半導体集積回路。前記BIST制御回路は、前記メモリに対して前記第1のアドレス方向のBISTを実行した後、前記テーブルオーバーフローフラグに基づいて前記第1の不良ビットセル位置の数が前記故障情報テーブルの容量を超えていると判断した場合に、前記第2のアドレス方向に前記メモリに対するBISTを実行することを特徴とする請求項2に記載の半導体集積回路。前記故障情報テーブルは、前記第2のアドレス方向の前記BISTにより故障であると判断されたビットセルの前記第2のアドレス方向のアドレスである第2の不良ビットセル位置を格納し、前記第2の不良ビットセル位置におけるビットセルのフェイル数を格納し、前記フェイル数が前記上限値を超えたか否かを示すフェイルオーバーフローフラグを格納することを特徴とする請求項3に記載の半導体集積回路。半導体集積回路と、メモリの故障タイプを判定する判定装置と、を備え、前記半導体集積回路は、第1のアドレス方向および第2のアドレス方向にマトリクス状に配置された所定のデータを記憶する複数のメモリビットを含むメモリと、前記メモリの故障を診断するためのBISTBuilt-inSelf-Test回路と、を備え、前記BIST回路は、前記メモリに対するBISTを制御するBIST制御回路と、前記第1のアドレス方向の前記BISTにより故障であると判断されたビットセルの前記第1のアドレス方向のアドレスである第1の不良ビットセル位置を格納し、前記第1の不良ビットセル位置におけるビットセルのフェイル数を格納し、前記フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグを格納する故障情報テーブルと、前記メモリに対する前記BISTにより得られたBIST結果を出力する結果解析器と、を有し、前記判定装置は、前記フェイル数および前記フェイルオーバーフローフラグに基づいて、前記メモリの故障タイプを判定することを特徴とする故障診断システム。埋め込みメモリの故障タイプを判定することが可能な半導体集積回路を提供する。実施例に従った半導体集積回路は、第1のアドレス方向および第2のアドレス方向に配置された所定のデータを記憶する複数のメモリビットを含むメモリと、前記メモリの故障を診断するためのBISTBuilt-inSelf-Test回路と、を備える。前記BIST回路は、前記メモリに対するBISTを制御するBIST制御回路を有する。BIST回路は、前記第1のアドレス方向の前記BISTにより故障であると判断されたビットセルの前記第1のアドレス方向のアドレスである第1の不良ビットセル位置を格納し、前記第1の不良ビットセル位置におけるビットセルのフェイル数を格納し、前記フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグを格納する故障情報テーブルを有する。BIST回路は、前記メモリに対する前記BISTにより得られたBIST結果を出力する結果解析器と、を有する。以下、各実施例について図面に基づいて説明する。図1は、実施例1に係る故障解析システム1000の構成の一例を示す図である。図1に示すように、故障解析システム1000は、判定装置1と、半導体集積回路2と、を備える。半導体集積回路2は、メモリの故障を診断するためのBISTBuilt-inSelf-Test回路301と、メモリカラー310とを有する。BIST回路301は、BIST制御回路101と、データ生成器102と、制御信号生成器103と、アドレス生成器104と、結果解析器105と、故障情報テーブル302と、故障情報テーブル制御回路303と、アドレス保持レジスタ312と、を有する。BIST制御回路101は、データ生成器102、制御信号生成器103、およびアドレス生成器104を制御して、必要な信号を順次生成させるようになっている。これにより、BIST制御回路101は、メモリ112に対するBISTを制御するようになっている。データ生成器102は、BIST制御回路101により制御されて、書き込みデータ109を生成して出力するようになっている。制御信号生成器103は、BIST制御回路101により制御されて、制御信号108を生成して出力するようになっている。アドレス生成器104は、BIST制御回路101により制御されて、アドレスデータ107を生成して出力するようになっている。なお、このアドレスデータ107は、例えば、メモリ112のビットセルのカラム方向第1の方向のカラムアドレスおよびI/Oビット位置と、ロウ方向第2の方向のロウアドレスと、を含む。すなわち、メモリ112の或る1つのビットセルが、ロウアドレス、カラムアドレス、および、I/Oビット位置により特定されるようになっている。すなわち、ロウアドレス、カラムアドレス、および、I/Oビット位置が、ビットセルのアドレス107である。メモリカラー310は、メモリ112と、取り込みレジスタ113と、比較器114と、テスト結果フラグレジスタ115と、を有するブロックを構成する。これらの取り込みレジスタ113、比較器114、およびテスト結果フラグレジスタ115は、テスト動作に必要な論理要素である。メモリ112は、既述のカラム方向第1のアドレス方向およびロウ方向第2のアドレス方向に配置された所定のデータを記憶する複数のメモリビットを含む。メモリ112は、データ生成器102から生成された書き込みデータ109と、アドレス生成器104から生成されたアドレスデータ107と、制御信号生成器103から生成された制御信号108とが、入力されるようになっている。メモリ112は、書き込みデータ109、アドレスデータ107および書き込みを指示する制御信号108に応じて、書き込みデータ109を記憶し、また、アドレスデータ107および読み出しを指示する制御信号108に応じて、記憶されたデータを読み出して出力するようになっている。取り込みレジスタ113は、アドレスデータ107に対応するメモリ112のメモリビットから読み出された読み出しデータを格納し、出力するようになっている。比較器114は、BIST回路101により制御され、取り込みレジスタ113から出力された読み出しデータと、データ生成器102から生成されたデータ期待値110と、を比較し、この比較結果をテスト結果フラグデータ311としてテスト結果フラグレジスタ115に出力するようになっている。テスト結果フラグレジスタ115は、比較器114から出力されたテスト結果フラグデータ311を格納し結果解析器105に出力するようになっている。結果解析器105は、メモリに対する前記BISTにより得られたBIST結果を出力するようになっている。すなわち、結果解析器105は、テスト結果フラグデータ311に基づいて、テスト対象であるメモリ112のテストの良否判定を実行して得られたBIST結果106を、判定装置1に出力する。なお、図1では、1つのメモリカラー310と1つのBIST回路310が対応付けられているが、複数のメモリカラー310が、1つのBIST回路301に対応付けられていてもよい。例えば、1つのBIST回路301で複数のメモリ112をテストしている場合には、それぞれのテスト結果フラグデータ311が結果解析器105に入力される。そして、結果解析器105は、テスト対象である全てのメモリ112のテストの良否判定を実行し、この良否判定により得られたBIST結果106を判定装置1に出力する。また、図1に示すように、故障情報テーブル302は、複数n個のレジスタ群302a-0~302a-nから構成される。レジスタ群302a-0~302a-nは、それぞれ、不良ビットセル位置格納レジスタ304と、フェイル数格納レジスタ305と、フェイルオーバーフローフラグレジスタ306と、イネーブルレジスタ307と、を含む。不良ビットセル位置格納レジスタ304は、メモリ112の不良と判定されたビットセルの不良ビットセル位置ロウアドレス、または、カラムアドレスとI/Oビット位置を格納するようになっている。フェイル数格納レジスタ305は、或る不良ビットセル位置のビットセルのフェイル不良数を格納するようになっている。フェイルオーバーフローフラグレジスタ306は、フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグFOVFを格納するようになっている。イネーブルレジスタ307は、同じレジスタ群の不良ビットセル位置格納レジスタ304が、データ不良ビットセル位置を、格納済みか否かを示すシフトイネーブルを格納するようになっている。なお、ここでは、例えば、シフトイネーブルがHighレベル論理1のときデータを格納済みであり、一方、シフトイネーブルがLowレベル論理0のときデータを未格納であるものとする。また、故障情報テーブル302に格納できるデータ組の個数すなわち、レジスタ群の個数nは、故障情報テーブル302の容量であり、任意の数に設定される。このように、故障情報テーブル302は、該不良ビットセル位置、該フェイル数、および、該フェイルオーバーフローフラグをそれぞれ格納する複数のレジスタで構成されている。また、故障情報テーブル制御回路303は、故障情報テーブル302の動作を制御するようになっている。図1に示すように、この故障情報テーブル制御回路303は、アドレス比較回路308と、不良ビットセル位置格納レジスタ選択回路313と、を有する。アドレス比較回路308は、故障情報テーブル302のレジスタ群故障情報テーブル302に格納されるn個のデータ組に、一対一に対応して、故障情報テーブル制御回路303にn個設けられている。アドレス比較回路308は、メモリカラー310比較器114から出力されたテスト結果フラグ311と、アドレス保持レジスタ312から出力されたアドレスと、不良ビットセル位置格納レジスタ304から出力された不良ビットセル位置と、が入力されるようになっている。このアドレス比較回路308は、テスト結果フラグ311の値がHighレベル例えば、論理1、すなわち比較器114がビットセルの不良を検出した場合に、アドレス保持レジスタ312から出力されたこのビットセルのアドレス例えば、カラム方向のアドレスカラムアドレスおよびI/Oビット位置により決まるである不良ビットセル位置と、不良ビットセル位置格納レジスタ304に保存されている値カラム方向のアドレスと、を比較するようになっている。そして、アドレス比較回路308は、この比較結果であるマッチング信号309を、不良ビットセル位置格納レジスタ選択回路313およびフェイル数格納レジスタ305に出力するようになっている。アドレス比較回路308は、一致した場合はHighレベルのマッチング信号309を出力し、一方、一致していない場合はLowレベル例えば、論理0のマッチング信号309を出力するようになっている。不良ビットセル位置格納レジスタ選択回路313は、マッチング信号309がHighレベルであり、且つ、対応するイネーブルレジスタ307のシフトイネーブルがHighレベルである場合は、対応するフェイル数格納レジスタ305の値ビットセルのフェイル数をカウントアップさせる。すなわち、該不良ビットセル位置と、不良ビットセル位置格納レジスタ304に保存されている該値とが一致し、且つ、対応する不良ビットセル位置格納レジスタ304が、データ不良ビットセル位置を既に格納済みである場合は、該不良ビットセル位置に対応するフェイル数をカウントアップする。なお、該不良ビットセル位置は、アドレス保持レジスタ312に保存した不良を検出したビットセルのアドレスから得られる。既述のように、該アドレスは、ロウアドレス、カラムアドレス、および、I/Oビット位置により、特定される。また、該不良ビットセル位置は、ロウアドレス、または、カラムアドレスとI/Oビット位置により、特定される。また、マッチング信号309がLowレベルのとき、すなわち、該不良ビットセル位置と、不良ビットセル位置格納レジスタ304に保存されている該値とが一致しない場合は、不良ビットセル位置格納レジスタ304の値を保持する。フェイル数格納レジスタ305は、任意の上限値を設定することができるようになっている。このフェイル数格納レジスタ305は、例えば、設定された上限値を超えた場合に、フェイルオーバーフローフラグレジスタ306のフェイルオーバーフローフラグFOVFをHighレベルにする。なお、不良ビットセル位置格納レジスタ選択回路313は、各アドレス比較回路308からそれぞれ出力されたマッチング信号309が全てLowレベルである場合に、シフトイネーブルがLowレベルであるレジスタ群を一つ選択し、そのレジスタ群のイネーブルレジスタ307のシフトイネーブルをHighレベルに更新するとともに、アドレス保持レジスタ312から得られる不良ビットセル位置を不良ビットセル位置格納レジスタ304に格納し、フェイル数格納レジスタ305の値に1を保存カウントアップするする。このように、故障情報テーブル302は、カラム方向のBISTにより故障であると判断されたビットセルのカラム方向のアドレスである不良ビットセル位置を格納し、該不良ビットセル位置におけるビットセルのフェイル数を格納し、該フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグを格納するようになっている。そして、故障情報テーブル302は、各レジスタ群302a-0~302a-nに格納された、不良ビットセル位置、フェイル数、およびフェイルオーバーフローフラグFOVFを、判定装置1に出力する。判定装置1は、入力された、テスト結果フラグ311、不良ビットセル位置、フェイル数、およびフェイルオーバーフローフラグFOVFに基づいて、埋め込みメモリの故障タイプを判定する。例えば、判定装置1は、フェイルオーバーフローフラグFOVFの値が1、すなわち、メモリ112のカラム方向の1つのアドレス1つの不良ビットセル位置で不良ビットセルの数が該上限値を超えている場合、判定装置1は、故障タイプがメモリ112において複数の不良ビットセルがカラム方向に存在するカラム不良と判定する。また、判定装置1は、全てのフェイルオーバーフローフラグFOVFの値が0であり、且つ、フェイル数が1以上である場合、故障タイプがメモリ112において不良ビットセルがビット単位で点在するビット不良であると判定する。また、判定装置1は、フェイル数が0のときは、不良がないと判定する。以上のように、本実施例に係る半導体集積回路によれば、埋め込みメモリの故障タイプを判定することができる。本実施例2においては、既述の実施例1のBIST回路に、故障データが故障情報テーブルに格納可能なデータ量を超えたことを示すテーブルオーバーフローフラグを出力する構成を加えた構成例について、説明する。ここで、図2は、実施例2に係る故障診断システム2000の構成の一例を示す図である。なお、図2において、図1の符号と同じ符号は、実施例1と同様の構成を示す。また、図2においては、故障情報テーブル302の構成要素の一部を省略して記載しているが、故障情報テーブル302は図1と同様の構成を有する。また、故障情報テーブル303aは、図1の故障情報テーブル303にも含まれる不良ビットセル位置格納レジスタ選択回路313を省略して記載している。図2に示すように、故障診断システム2000は、判定装置1と、半導体集積回路2aと、を備える。半導体集積回路2aは、メモリカラー310と、BIST回路301aと、を有する。このBIST回路301aは、実施例1のBIST回路301と比較して、テーブルオーバーフローレジスタ402をさらに含む。また、故障情報テーブル制御回路303aは、実施例1の故障情報テーブル制御回路303と比較して、テーブルオーバーフローフラグ制御回路404をさらに含む。実施例1と同様の処理において、テーブルオーバーフローフラグ制御回路404は、n組のデータ組すべてのイネーブルレジスタ307の値がHighレベル例えば、論理1で、且つ、すべてのマッチング信号309の値がLowレベル例えば、論理0となるとき、検出した故障データが故障情報テーブル302に保存できなくなる。すなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレスカラムアドレスおよびI/Oビット位置の数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えている場合、新たな故障データを故障情報テーブル302に保存できない。この場合、テーブルオーバーフローフラグ制御回路404は、テーブルオーバーフローフラグレジスタ402の値テーブルオーバーフローフラグ402aを、例えば、Highレベル論理1にする。一方、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレスカラムアドレスおよびI/Oビット位置の数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えていない場合、テーブルオーバーフローフラグ制御回路404は、テーブルオーバーフローフラグレジスタ402の値テーブルオーバーフローフラグ402aを、例えば、Lowレベル論理0に保持する。このように、テーブルオーバーフローフラグレジスタ402は、不良ビットセル位置の数が故障情報テーブル302の容量を超えているか否かを示すテーブルオーバーフローフラグを格納するようになっている。テーブルオーバーフローフラグレジスタ402は、テーブルオーバーフローフラグ402aを、判定装置1に出力するようになっている。なお、半導体集積回路2aのその他の構成および機能は、実施例1の半導体集積回路2と同様である。すなわち、実施例1と同様に、判定装置1は、半導体集積回路2aから入力された、テスト結果フラグ311、不良ビットセル位置、フェイル数、およびフェイルオーバーフローフラグFOVFに基づいて、埋め込みメモリの故障タイプを判定することができる。さらに、判定回路1は、テーブルオーバーフローフラグ402aに基づいて、埋め込みメモリの故障タイプを判定することもできる。以上のように、本実施例に係る半導体集積回路によれば、埋め込みメモリの故障タイプを判定することができる。本実施例3においては、既述の実施例2のBIST回路に故障情報テーブルのモードを切り替えるための構成を加えた構成例について、説明する。ここで、図3は、実施例3に係る故障診断システム3000の構成の一例を示す図である。なお、図3において、図2の符号と同じ符号は、実施例2と同様の構成を示す。また、図3においては、故障情報テーブル302および故障情報テーブル303aの構成要素の一部を省略して記載しているが、故障情報テーブル302は図1と同様の構成を有し、故障情報テーブル303aは図2と同様の構成を有する。図3に示すように、故障診断システム3000は、判定装置1と、半導体集積回路2aと、を備える。BIST回路301bは、実施例2のBIST回路301aと比較して、故障情報テーブル302のモードを切り替えるテーブルモード切り替え回路502をさらに備える。また、BIST制御回路101は、テーブルオーバーフローフラグ402aに基づいて、テーブルモード切り替え信号505をテーブルモード切り替え回路502に出力して、モードの切り替えを制御するようになっている。ここで、図4は、図3に示すBIST回路301bのテーブルモード切り替え回路502の構成の一例を示す図である。図4に示すように、テーブルモード切り替え回路502は、テーブルモード切り替え信号505がLowレベル例えば、論理0のとき、マルチプレクサ503を制御して、アドレス生成器104から入力されたI/Oビット位置603とカラムアドレス604を出力部606から出力するようになっている。一方、テーブルモード切り替え回路502は、テーブルモード切り替え信号505がHighレベル例えば、論理1のとき、マルチプレクサ503を制御して、ロウアドレス605を出力部606から出力するようになっている。なお、出力部606のサイズは、I/Oビット位置603とカラムアドレス604との和のサイズ、および、ロウアドレス605のサイズより大きくなるように設定される。ここで、テーブルモード切り替え回路502の切替動作の一例について説明する。まず、BIST制御回路101は、テーブルモード切り替え信号505をLowレベルに設定する。これにより、BIST回路301bは、故障情報テーブル302がI/Oビット位置603とカラムアドレス604を格納するモード第1のモードでBISTを実行する。BIST回路301bは、1回目のBISTを実行した後、第1のテーブルオーバーフローフラグTOVF[0]の値を判定する。例えば、BIST制御回路301bは、第1のテーブルオーバーフローフラグTOVF[0]がHighレベルであるすなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレスカラムアドレスおよびI/Oビット位置により決まるの数が、故障情報テーブル302の容量を超えている場合には、テーブルモード切り替え信号をHighレベルに切り替える。なお、故障情報テーブル302は、ロウアドレス方向にメモリ112に対するBISTが実行される場合に、カラムアドレス方向記BISTに対応して格納している、不良ビットセル位置、フェイル数、および、フェイルオーバーフローフラグをリセットする。これにより、BIST回路301bは、故障情報テーブル302がロウアドレスを格納するモード第2のモードで、2回目のBISTを実行する。このように、BIST制御回路301bは、メモリ112に対してカラムアドレス方向のBISTを実行した後、第1のテーブルオーバーフローフラグTOVF[0]に基づいて不良ビットセル位置の数が故障情報テーブル302の容量を超えていると判断した場合に、ロウアドレス方向にメモリ112に対するBISTを実行する。そして、故障情報テーブル302は、ロウアドレス方向のBISTにより故障であると判断されたビットセルのロウアドレス方向のアドレスである不良ビットセル位置を格納し、この不良ビットセル位置におけるビットセルのフェイル数を格納し、このフェイル数が該上限値を超えたか否かを示すフェイルオーバーフローフラグを格納する。なお、テーブルモード切り替え回路502により、入力値が変更されるだけで、構成に変わりはない。したがって、BIST回路301bは、故障情報テーブル302を各テストモードに対応して複数個備える必要はなく、各テストモードにおいて故障情報テーブル302を共用することができる。ロウアドレス格納モードで検出した故障が存在するロウ方向のアドレスの数が、故障情報テーブル302の容量を超えた場合には、第2のテーブルオーバーフローフラグTOVF[1]をHighレベルにする。BIST回路301bは、全てのテスト実行後、テーブルの情報をシリアルに出力する。なお、BIST回路301bは、1番目のテスト実行が完了した後で、テスト結果とともに故障情報テーブルの値を出力するようにしてもよい。既述のように、本実施例では、まずI/Oビット位置603とカラムアドレス604を保存するモードでBISTを実行する場合について説明した。しかし、先ず、ロウアドレス格納モードでBISTを実行し、第1のテーブルオーバーフローフラグTOVF[0]がHighレベルである場合に、BIST制御回路101でテーブルモード切り替え信号505にHighレベルを立て、故障情報テーブル302のモードを切替えるようにしてもよい。なお、半導体集積回路2bのその他の構成および機能は、実施例2の半導体集積回路2aと同様である。すなわち、実施例2と同様に、判定装置1は、半導体集積回路2aから入力された、テスト結果フラグ311、不良ビットセル位置、フェイル数、フェイルオーバーフローフラグFOVF、および、テーブルオーバーフローフラグ402aに基づいて、埋め込みメモリの故障タイプを判定することができる。以上のように、本実施例に係る半導体集積回路によれば、埋め込みメモリの故障タイプを判定することができる。本実施例4においては、既述の実施例3で説明した故障診断システムがメモリの故障タイプを判定する故障診断方法の一例について説明する。ここで、図5は、実施例4に係る故障診断方法のフローの一例を示すフローチャートである。図5に示すように、先ず、BIST回路301bが、カラム方向にメモリ112に対してBISTを実行するステップS1。次に、BIST回路301bのBIST制御回路101が、第1のテーブルオーバーフローフラグTOVF[0]の値の解析を実行するステップS2。そして、BIST回路301bは、第1のテーブルオーバーフローフラグTOVF[0]がHighレベル論理1であるすなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレス不良ビットセル位置の数が、故障情報テーブル302の容量を超えている場合は、故障情報テーブル302の各レジスタの値を初期化するステップS3。さらに、BIST制御回路101は、Highレベルの第1のテーブルオーバーフローフラグ[0]に応じて、テーブルモード切り替え回路502を制御して、故障情報テーブル302がI/Oビット位置とカラムアドレスを格納するモード第1のモードからロウアドレスを格納するモード第2のモードに切り替える。これにより、BIST回路301bが、ロウ方向にメモリ112に対してBISTを実行するステップS4。そして、BIST回路301bは、2回のBISTにより得られた診断テータBIST結果106、フェイルオーバーフローフラグFOVF、第1、第2のテーブルオーバーフローフラグTOVF[0]、TOVF[1]402aを診断装置1に出力するステップS5。一方、既述のステップS2において、第1のテーブルオーバーフローフラグTOVF[0]がLowレベル論理0であるすなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレス不良ビットセル位置の数が、故障情報テーブル302の容量を超えていない場合は、ステップS5に進み、BIST回路301bは、1回カラム方向のみのBISTにより得られた診断テータBIST結果106、フェイルオーバーフローフラグFOVF、第1、第2のテーブルオーバーフローフラグTOVF[0]、TOVF[1]402aを診断装置1に出力する。以降のステップは、判定装置1により実行される。BIST回路301bによるBISTの実行で得られた診断データが、判定装置1に、入力されるステップS6。次に、判定装置1は、この診断データに基づいて、第1のテーブルオーバーフローフラグ[0]の値の解析を実行するステップS7。そして、例えば、判定装置1は、第1のテーブルオーバーフローフラグTOVF[0]の値が0であるすなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレス不良ビットセル位置の数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えていない場合、フェイルオーバーフローフラグFOVFを解析する。すなわち、判定装置1は、故障情報テーブル302のn組全てのフェイルオーバーフローフラグFOVFの値の論理和を演算するステップS8。そして、この演算値論理和V1が1であるすなわち、メモリ112のカラム方向の1つのアドレス1つの不良ビットセル位置で不良ビットセルの数が該上限値を超えている場合、判定装置1は、メモリ112において複数の不良ビットセルがカラム方向に存在するカラム不良と判定するステップS9。一方、この演算値論理和V1が0であるすなわち、メモリ112のカラム方向の1つのアドレス1つの不良ビットセル位置で不良ビットセルの数が該上限値を超えていない場合、判定装置1は、フェイル数格納レジスタ305に格納された値フェイル数を解析するステップS10。そして、1組目のフェイル数格納レジスタの値Countが0であるすなわち、メモリ112においてカラム方向に不良ビットセルが存在しない場合、判定装置1は、メモリ112において不良が存在しないと判定するステップS11。一方、1組目のフェイル数格納レジスタの値Countが1以上であるすなわち、メモリ112においてカラム方向に該上限値を超えない数の不良ビットセルが存在する場合、判定装置1は、故障タイプがメモリ112において不良ビットセルがビット単位で点在するビット不良であると判定するステップS12。また、既述のステップS7において、第1のテーブルオーバーフローフラグTOVF[0]の値が1であるすなわち、メモリ112のカラム方向で不良ビットセルが存在するカラム方向のアドレス不良ビットセル位置の数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えている場合、判定装置1は、第2のテーブルオーバーフローフラグTOVF[1]の値の判定を行うステップS13。そして、第2のテーブルオーバーフローフラグTOVF[1]の値が1であるすなわち、メモリ112のロウ方向で不良ビットセルが存在するロウ方向のアドレスロウアドレスの数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えている場合、判定装置1は、故障タイプがビット不良またはメモリ112において不良ビットセルが全面点在するメタ不良であると判定するステップS14。第2のテーブルオーバーフローフラグTOVF[1]の値が0であるすなわち、メモリ112のロウ方向で不良ビットセルが存在するロウ方向のアドレス不良ビットセル位置の数が、故障情報テーブル302の容量不良ビットセル位置格納レジスタ304の数を超えていない場合、故障情報テーブル302のn個の全てのフェイルオーバーフローフラグFOVFの値の論理和V2を演算するステップS15。そして、この演算値論理和V2が1である場合、判定装置1は、故障タイプがメモリ112においてロウ方向に不良ビットセルが存在するロウ不良であると判定するステップS16。一方、この演算値論理和V2が0である場合、ステップS14に進み、判定装置1は、故障タイプがビット不良またはメタ不良であると判定する。以上のステップにより、メモリ112の故障タイプが判定することができる。なお、判定装置1によるメモリ112に対する故障タイプ判定の精度を、実施例1で説明した故情報テーブル302の要素数及びフェイル数格納レジスタの上限値に比例して、高くすることができる。以上のように、本実施例に係る故障診断方法によれば、埋め込みメモリの故障タイプを判定することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。