"システムバス上に接続された2個のバッファメモリを介して外部ホスト端末とデータ転送可能に接続された不揮発性半導体メモリのデータ読出し方法であって、読出し制御の初期化によって開始ブロックアドレスと開始セクタ番号と転送セクタ数を取得する工程と、最初のセクタデータを読出してバッファメモリに格納し、ホスト端末への読出し転送を行う工程と、転送セクタ数を1減算カウントした後、バッファメモリからホスト端末へのデータ転送中か転送完了しているかを判定する工程と、ホスト端末へのデータ転送完了時に、ホスト端末へのデータ転送要求を発行し、バッファメモリからホスト端末へのデータ転送を開始する工程と、処理されるべき転送セクタ数が0か否か判定する工程、とを有し、転送セクタ数が0の場合は、ブロック処理を完了し、転送セクタ数が0より大の場合は、バッファメモリの切り替えを行い、対象セクタ番号を1だけインクレメントして次のセクタからの読出しを行い、一方のバッファメモリが外部ホスト端末との間で1セクタ分のデータの授受を行っている際には、もう一方のバッファメモリは不揮発性半導体メモリとの間で別の1セクタ分のデータの授受を行うことを特徴とする不揮発性半導体メモリのデータ読出し方法。システムバス上に接続された2個のバッファメモリを介して外部ホスト端末とデータ転送可能に接続された不揮発性半導体メモリへのデータ書き込み方法であって、書き込み制御の初期化によって開始ブロックアドレスと開始セクタ番号と転送セクタ数を取得する工程と、ホストからのデータ転送要求を発行し、バッファメモリへのデータ転送を開始する工程と、フラッシュメモリのプログラム完了時に、ライトコマンドブロックアドレス印加処理を行う工程と、ホスト端末からのデータ転送完了を待って、転送セクタ数を1減算カウントした後、処理されるべき転送セクタ数が0か否か判定する工程と、を有し、転送セクタ数が0の場合は、ライトセクタ書き込み転送処理した後、ブロック処理を完了し、転送セクタ数が0より大の場合は、バッファメモリの切り替えを行い、ホスト端末からのデータ転送要求を発行し、バッファメモリへのデータ転送を開始し、ライトセクタ書き込み転送を行い、対象セクタ番号を1だけインクレメントして次のセクタへの書き込みを行い、一方のバッファメモリが外部ホスト端末との間で1セクタ分のデータの授受を行っている際には、もう一方のバッファメモリは不揮発性半導体メモリとの間で別の1セクタ分のデータの授受を行うことを特徴とする不揮発性半導体メモリへのデータ書き込み方法。本発明は、上記課題を解決するためになされたもので、各バッファRAMのサイズを1セクタサイズ相当に低減し、製造コストが安価で、高速転送が可能であるとともに、書き込み読出しの高速処理が可能な半導体記憶装置及びその読出し書き込み方法を提供することを目的とする。また、本発明の他の目的は、上記性能を有するとともに、誤り訂正によりデータの信頼性向上が図れる半導体記憶装置を提供することを目的とする。上記目的を達成するために、本発明による半導体記憶装置は、システムバスを介して外部ホスト端末とデータ転送可能に接続され、複数個のブロック構成を有する不揮発性半導体メモリであって、各ブロック単位で読出し書き込みのコマンドが実行処理され、1ブロックの容量サイズは外部ホスト端末がデータ読出し書き込み単位とする1セクタサイズの複数倍である不揮発性半導体メモリと、上記外部ホスト端末と上記不揮発性半導体メモリ間のデータ転送を媒介する2個のバッファメモリであって、各々が上記不揮発性半導体メモリの1セクタサイズに相当する容量を有する第1及び第2のバッファメモリと、上記外部ホスト端末と上記バッファメモリ間のデータ転送および上記不揮発性半導体メモリと上記バッファメモリ間のデータ転送は、それぞれ上記第1及び第2のバッファメモリのうち別々のバッファメモリを選択し、一方のバッファメモリが外部ホスト端末との間で1セクタ分のデータの授受を行っている際には、もう一方のバッファメモリは不揮発性半導体メモリとの間で別の1セクタ分のデータの授受を行うように制御する制御手段とを有することを特徴とする。上記制御手段は、外部ホスト端末からのデータ読出し書き込みの要求に応答して、前記不揮発性半導体メモリのブロックに対する読出し書き込みのコマンドを印加し、順次セクタデータ毎に前記バッファメモリを介して外部ホスト端末と前記不揮発性半導体メモリ間のデータの授受を行う。また、上記制御手段は、1つのセクタデータの転送後は次のセクタデータの転送が継続できるように前記不揮発性半導体メモリへの制御レベルを保持し、データ転送の同時並列処理を行う。上記構成により、バッファメモリの容量を小さくできるので、低コストでの製造が可能となり、転送の並列処理ができるので、ホスト端末からみて高速な転送が実現できる。また、フラッシュメモリに対してブロック単位で処理を行うので、高速な書き込み読出しが可能となり、処理時間の短縮を図ることができる。本発明の他の態様による半導体記憶装置は、上記不揮発性半導体メモリに格納されたデータの誤りを訂正制御する誤り訂正手段を更に有し、誤り訂正のための冗長データは各セクタデータ毎にセクタデータの直後に格納することもできる。上記誤り訂正手段は、前記不揮発性半導体メモリからバッファメモリへのデータ読出しの際には、これと同時並行して上記誤り訂正手段にセクタデータと冗長データが転送され、訂正可能な誤りが検出された場合には前記バッファメモリ上のデータを訂正し、該バッファメモリから上記不揮発性半導体メモリへの書き込みの際には、これと同時並行して上記誤り訂正手段にセクタデータを転送して冗長データを生成し、生成された冗長データを上記不揮発性半導体メモリに転送することもできる。これにより、データの誤りを訂正制御手段が付加されたことにより、前述の効果に加えて、データの信頼性を向上させることができる。更に、本発明による不揮発性半導体メモリのデータ読出し方法は、読出し制御の初期化によって開始ブロックアドレスと開始セクタ番号と転送セクタ数を取得する工程と、最初のセクタデータを読出してバッファメモリに格納し、ホスト端末への読出し転送を行う工程と、転送セクタ数を1減算カウントした後、バッファRAMからホスト端末へのデータ転送中か転送完了しているかを判定する工程と、ホスト端末へのデータ転送完了時に、ホスト端末へのデータ転送要求を発行し、バッファメモリからホスト端末へのデータ転送を開始する工程と、処理されるべき転送セクタ数が0か否か判定する工程、とを有し、転送セクタ数が0の場合は、ブロック処理を完了し、転送セクタ数が0より大の場合は、バッファメモリの切り替えを行い、対象セクタ番号を1だけインクレメントして次のセクタからの読出しを行い、一方のバッファメモリが外部ホスト端末との間で1セクタ分のデータの授受を行っている際には、もう一方のバッファメモリは不揮発性半導体メモリとの間で別の1セクタ分のデータの授受を行うことを特徴とする。また、本発明による不揮発性半導体メモリへのデータ書き込み方法は、書き込み制御の初期化によって開始ブロックアドレスと開始セクタ番号と転送セクタ数を取得する工程と、ホストからのデータ転送要求を発行し、バッファメモリへのデータ転送を開始する工程と、フラッシュメモリのプログラム完了時に、ライトコマンドブロックアドレス印加処理を行う工程と、ホスト端末からのデータ転送完了を待って、転送セクタ数を1減算カウントした後、処理されるべき転送セクタ数が0か否か判定する工程と、を有し、転送セクタ数が0の場合は、ライトセクタ書き込み転送処理した後、ブロック処理を完了し、転送セクタ数が0より大の場合は、バッファメモリの切り替えを行い、ホスト端末からのデータ転送要求を発行し、バッファメモリへのデータ転送を開始し、ライトセクタ書き込み転送を行い、対象セクタ番号を1だけインクレメントして次のセクタへの書き込みを行い、一方のバッファメモリが外部ホスト端末との間で1セクタ分のデータの授受を行っている際には、もう一方のバッファメモリは不揮発性半導体メモリとの間で別の1セクタ分のデータの授受を行うことを特徴とする。上記不揮発性半導体メモリのデータ読出し書き込み方法によれば、バッファメモリの容量を小さくできるので、低コストでの製造が可能となり、転送の並列処理ができるので、ホスト端末からみて高速な転送が実現できる。また、フラッシュメモリに対してブロック単位で処理を行うので、高速な書き込み読出しが可能となり、処理時間の短縮を図ることができる。以上のように、本発明によれば、バッファRAMの容量を小さくできるので、低コストでの製造が可能となり、転送の並列処理ができるので、ホストからみて高速な転送が実現できる。また、フラッシュメモリに対してブロック単位で処理を行うので、高速な書き込み読出しが可能となる。さらに、上記効果を損なうことなく、誤り訂正によりデータの信頼性向上が図れる。実施例1図1乃至図5を用いて本発明の第1の実施例について説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。図1は、本発明による不揮発性半導体メモリを用いて構成された半導体記憶装置の1実施例のブロック構成を示す。同図において、半導体記憶装置は、制御信号生成手段としての機能を有する制御信号生成シーケンサSEQ1と、複数のブロック階層構造を有するフラッシュメモリ2と、2つのバッファRAMR1,R2と、双方向バッファ3と、4つのセレクタS1,S2,S3,S4とを備える。バッファRAMR1,R2は、それぞれホスト端末機からのデータの読出し書き込みができるように、データバスによってセレクタS1,S2,S3を介してホストインターフェース部4と接続されている。同様に、バッファRAMR1,R2は、フラッシュメモリ2に対するデータの読出し書き込みができるように、データバスによってセレクタS2,S3,S4および双方向バッファ3を介してフラッシュメモリ2と接続され、各セレクタによって接続されるデータバスが選択される。ここで、制御信号生成シーケンサSEQ1は、各種のデータ転送を実施するために適切なタイミングで各ブロックに対して制御信号を与え、各セレクタの切替制御、バッファRAMR1,R2への制御信号、ブロックアドレス、フラッシュメモリ2への制御信号は全て制御信号生成シーケンサSEQ1によって生成される図3を用いて後述する。図1に示す半導体記憶装置では、フラッシュメモリのリード、ライト、イレース処理はブロック単位で行われ、この1ブロックの容量サイズはホスト端末機が処理単位とする1セクタサイズの整数倍であり、本実施例では1ブロックサイズが4セクタサイズである構成例を示している。本発明では、ホスト端末機とフラッシュメモリ間のデータ転送を媒介するために設けられた2つのバッファRAMR1,R2としては、各々の記憶容量がホスト端末機の処理単位である1セクタサイズと同じ容量サイズのものが使用される。そのため、ホスト端末機とバッファRAM間のデータ転送、フラッシュメモリとバッファRAM間のデータ転送は、2つのバッファRAMR1,R2のうちそれぞれ別々のバッファRAMを選択して行い、一方のバッファRAM例えばR1がホスト端末機とデータの送受信を行っている際には、もう一方のバッファRAM例えばR2はフラッシュメモリとのデータ送受信を行うように構成されている。ホスト端末機からの読出し書き込みの要求に応答して、制御信号生成シーケンサSEQ1は、フラッシュメモリのアドレス指定されたブロックに対するリードコマンドライトコマンドを印加し、順次セクタ単位毎にバッファRAMを介してホスト端末機とフラッシュメモリ間のデータの授受を行い、これをブロック単位毎に繰り返してリードコマンドライトコマンドを実行する。ここで、1つのセクタデータの転送後は次のセクタデータの転送が継続できるようにフラッシュメモリへの制御信号はそのレベルが保持される。図2aはフラッシュメモリからホスト端末へのデータ読出し動作を示す模式図であり、図2bはホスト端末からフラッシュメモリへのデータ書き込み動作を示す模式図であり、フラッシュメモリは1ブロックサイズが2kバイト4セクタサイズで構成された場合を示している。図2aに示すフラッシュメモリからのデータ読出し動作において、破線矢印で示すデータ転送Dtr1は、フラッシュメモリから例えばセクタ1のデータが前段階の処理ステップで予めバッファRAMR1に格納されていることを示している。次に実線矢印で示した2つのデータ転送Dtr2とDtr3を同時に行う。即ち、バッファRAMR1に先に格納されたセクタ1のデータをバッファRAMR1から読み出してホストに転送すると同時的に、フラッシュメモリから次のセクタ2のデータを読み出してもう一方のバッファRAMR2に転送し格納する。バッファRAMR2に格納されたセクタ2のデータを読み出してホストに転送するときは、それと同時に、フラッシュメモリから次のセクタ3のデータを読み出してもう一方のバッファRAMR1に転送し格納する。同様に、図2bに示すホストからフラッシュメモリへのデータ書き込み動作において、破線矢印で示すデータ転送Dtw1は、ホスト端末から例えばセクタ1に対するデータが予めバッファRAMR1に格納されていることを示している。次に実線矢印で示した2つのデータ転送Dtw2とDtw3を同時に行う。即ち、バッファRAMR1に先に格納されたセクタ1に対するデータを読み出してフラッシュメモリに転送すると同時的に、ホスト端末から次のセクタ2に対するデータをバッファRAMR2に転送し格納する。図3aはフラッシュメモリからのデータ読出し動作における制御信号生成シーケンサSEQ1からの制御信号のタイミング波形図を示し、図3bはフラッシュメモリへのデータ書き込み動作における制御信号のタイミング波形図を示す。フラッシュメモリに対するコマンドはブロック4セクタ単位で実施されるため、各コマンドの実施は、コマンドブロックアドレス印加ステップと、セクタ転送読出し書き込みステップと、ブロック処理完了ステップとに分けて制御する。各ステップ完了後はそのままの制御信号レベルを保持するので、次のステップまで時間間隔があってもそのままフラッシュメモリに対するコマンドを継続することができる。図3aに示すデータ読出し動作における制御タイミングにおいて、/CEはチップイネーブル入力を示し、/CEの立ち上がりでスタンバイ状態に戻る。コマンドアドレス印加によってチップイネーブル状態が開始され、ブロック処理完了ステップまでレベル保持される。同図において、上付線を付した信号/CE,/WE,/OEはLOWアクティブ信号であることを示し、tAはアクセス時間を示している。/OEはアウトプットイネーブル信号を示し、/OE=Lレベルの間フラッシュメモリからデータが出力され、コマンド入力前は/OE=Hレベル出力ディスエーブル状態から開始されている。コマンドアドレス印加によって制御イネーブル状態となると、バッファRAMへのライトイネーブル信号/WEは初期化され、フラッシュメモリから1セクタ分のデータを予め一方のバッファRAMR1に格納しWE0、次に所定時間後に、このバッファRAMR1に格納されたセクタのデータを読み出してホストに転送するOE0。これと同時的に、フラッシュメモリから次のセクタのデータを読み出してもう一方のバッファRAMR2に転送し格納するWE1。1セクタ分のデータ転送が終了すると処理は次のセクタに移行し、読出し転送セクタを順次セクタ0からセクタ4までセクタ単位毎に指定SCすることにより、2つのバッファRAMを介してホスト端末機とフラッシュメモリ間のデータの授受を行い、これをブロック単位毎に繰り返してリードコマンドを実行する。ここで、SCは各セクタ毎の転送データ量を計数し転送セクタを取得するシリアルクロック入力信号を示し、リードデータはSCの立ち上がりでラッチされる。図3bに示すデータ書き込み動作における制御タイミングについても、図3aに示す制御タイミングとほぼ同様であり、常時/OE=Hレベルの間出力ディスエーブル状態となる。writeclose時の確認は、フラッシュメモリへの書込みを行うに当たって確認コマンドを入れることを示している。その他の動作については図3aと同様であるので、ここではその説明は省略する。図4は本実施例の半導体記憶装置の読出し動作についての内部動作のフローチャートを示す。先ず、ステップ401では、読出し制御の初期化によって開始ブロックアドレスBAと開始セクタ番号iと転送セクタ数SCが取得される。ステップ402でリードコマンドブロックアドレス印加処理がおこなわれた後、ステップ403でリードセクタ転送読出しに移行し、最初のセクタデータの読出し、バッファRAMへの格納およびホスト端末への転送が行われる。ステップ404で転送セクタ数SCが1減算カウントされた後、ステップ405でバッファRAMからホスト端末へのデータ転送中か転送完了しているかが判定される。ホスト端末へのデータ転送中の場合は、転送完了を待ってステップ406、転送完了の場合は、ステップ407でホスト端末へのデータ転送要求を発行し、バッファRAMからホストへのデータ転送が開始されるステップ408。次にステップ409で、転送セクタ数SCが0未転送セクタなしか否か未転送セクタ有りが判定され、未転送セクタなしの場合SC=0は、ブロック処理完了ステップ410に移行する。未転送セクタ有りの場合SC>0は、ステップ411でバッファRAMの切り替えが行われ、対象セクタ番号を1だけインクレメントして次のセクタからの読出しに移行するステップ412。ステップ413で対象セクタ番号iが上限値か否か判定され、上限値以下の場合はステップ403の処理工程にもどり、上限値より大の場合は、ブロック処理完了ステップ414での処理の後、ステップ415でブロックアドレスBAを次のブロックに移行して対象セクタ番号iをi=0に設定し、再びステップ402からの処理工程を繰り返す。ここで、本実施例ではセクタ番号iの上限値を4セクタとしているが、本発明はこれに限定されるものではなく、1ブロックのセクタサイズは任意である。図5は本実施例の半導体記憶装置の書き込み動作についての内部動作のフローチャートを示す。図4の読出し動作の場合と同様に、先ず、ステップ501では、書き込み制御の初期化によって開始ブロックアドレスBAと開始セクタ番号iと転送セクタ数SCが取得される。次に、ステップ502でホストからのデータ転送要求を発行し、バッファRAMへのデータ転送が開始されるステップ503。ステップ504でフラッシュメモリのプログラム完了待ちを行った後、ステップ505でライトコマンドブロックアドレス印加処理が行われる。ホスト端末からのデータ転送完了を待ってステップ506、ステップ507で転送セクタ数SCが1減算カウントされた後、ステップ508で、転送セクタ数SCが0未転送セクタなしか否未転送セクタ有りか判定される。未転送セクタなしの場合SC=0は、ステップ509のライトセクタ転送書き込みに移行し、ブロック処理完了ステップ510を経て、ステップ511でフラッシュメモリのプログラム完了待ちを行った後終了する。未転送セクタ有りの場合SC>0は、ステップ512でバッファRAMの切り替えが行われ、ステップ513でホストからのデータ転送要求を発行し、バッファRAMへのデータ転送が開始されるステップ514。次に、ステップ515でライトセクタ転送書き込み処理を行い、対象セクタ番号を1だけインクレメントして次のセクタへの書き込みに移行するステップ516。ステップ517で対象セクタ番号iが上限値か否か判定され、上限値以下の場合はステップ506の処理工程にもどり、上限値より大の場合は、ブロック処理完了ステップ518での処理の後、ステップ519でブロックアドレスBAを次のブロックに移行して対象セクタ番号iをi=0に設定し、再びステップ504からの処理工程を繰り返す。本実施例によれば、バッファRAMの容量を従来技術の複数セクタ分相当と比べて顕著に小さくできるので、低コストでの製造が可能となり、転送の並列処理ができるので、ホストからみて高速な転送が実現できる。また、フラッシュメモリに対してブロック単位で処理を行うので、高速な書き込み読出しが可能となる。実施例2図6を用いて本発明の第2の実施例について説明する。図1に示す実施例1の構成と異なるところは、本実施例2では誤り訂正制御手段ECC5を追加したことである。図6に示すように、セレクタS4と双方向バッファ3との間に誤り訂正制御手段ECC5を介在接続させることにより、フラッシュメモリ2からバッファRAMR1,R2へのデータ読出しの際に、これと並行して誤り訂正制御手段ECC5にセクタデータと誤り訂正用の冗長データが転送され、訂正可能な誤りが検出された場合にバッファRAM上のデータを訂正しておくようにする。バッファRAMからフラッシュメモリへのデータ書き込みの際には、これと並行して誤り訂正制御手段ECC5にセクタデータを転送して冗長データを生成し、生成された冗長データをフラッシュメモリ2に転送する。誤り訂正のための冗長データは各セクタデータ毎にセクタデータの直後に格納するように構成される。なお、上記以外の要素については実施例1と共通するので、その説明についてはここでは省略する。上記構成により、実施例1で得られる効果のほかに、誤り訂正により処理データの信頼性向上が図れるといった効果が得られる。"