第1の膜、第2の膜及び第3の膜をこの順に積層して形成し、前記第3の膜上にレジストマスクを形成し、前記レジストマスクを用いて前記第3の膜をエッチングすることでマスク層を形成し、前記レジストマスクを薬液により除去し、前記マスク層を用いて前記第2の膜と前記第1の膜をドライエッチングすることで、第2の層及び前記第2の層の下に第1の層を形成し、少なくとも前記第2の層と前記第1の層を覆って第4の膜を形成し、前記第4の膜をエッチバック処理することで、少なくとも前記第1の層の側面のすべてを覆ってサイドウォール層を形成することを特徴とする薄膜素子の作製方法。第1の導電層を覆って設けられた第1の絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、第2の導電層と半導体層を形成し、前記第1のマスク層と前記第2の導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、前記第1のマスク層上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第1のマスク層をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記第2の導電層をドライエッチングすることで電極層を形成することを特徴とする半導体装置の作製方法。第1の導電層を覆って設けられた第1の絶縁層上に半導体膜、導電膜及び第1のマスク膜をこの順に積層して形成し、前記第1のマスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記第1のマスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、第2の導電層と半導体層を形成し、前記第1のマスク層をドライエッチングにより除去し、前記第2の導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、少なくとも前記第2の導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記第2の導電層をドライエッチングすることで電極層を形成することを特徴とする半導体装置の作製方法。第1の導電層を覆って設けられた第1の絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、第2の導電層と半導体層を形成し、前記第1のマスク層と前記第2の導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成しつつ前記第1のマスク層を除去し、少なくとも前記第2の導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記第2の導電層をドライエッチングすることで電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層と前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、前記第1のマスク層上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第1のマスク層をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及び第1のマスク膜をこの順に積層して形成し、前記第1のマスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記第1のマスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層をドライエッチングにより除去し、前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、少なくとも前記導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層と前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成しつつ前記第1のマスク層を除去し、少なくとも前記第2の導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層と前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、前記第1のマスク層上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第1のマスク層をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成し、少なくとも前記第2のマスク層、前記ソース電極及びドレイン電極層、前記半導体層を覆って保護絶縁膜を形成し、前記保護絶縁膜の前記ソース電極及びドレイン電極層と重畳する部分に開口部を形成し、前記開口部を介して前記ソース電極及びドレイン電極層と接続されるように、前記保護絶縁膜上に画素電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及び第1のマスク膜をこの順に積層して形成し、前記第1のマスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記第1のマスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層をドライエッチングにより除去し、前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成し、少なくとも前記導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成し、少なくとも前記第2のマスク層、前記ソース電極及びドレイン電極層、前記半導体層を覆って保護絶縁膜を形成し、前記保護絶縁膜の前記ソース電極及びドレイン電極層と重畳する部分に開口部を形成し、前記開口部を介して前記ソース電極及びドレイン電極層と接続されるように、前記保護絶縁膜上に画素電極層を形成することを特徴とする半導体装置の作製方法。ゲート電極層を覆って設けられたゲート絶縁層上に半導体膜、導電膜及びマスク膜をこの順に積層して形成し、前記マスク膜上に第1のレジストマスクを形成し、前記第1のレジストマスクを用いて前記マスク膜をドライエッチングまたはウエットエッチングすることで第1のマスク層を形成し、前記第1のレジストマスクをレジスト剥離液により除去し、前記第1のマスク層を用いて前記導電膜と前記半導体膜をドライエッチングすることで、導電層と半導体層を形成し、前記第1のマスク層と前記導電層と前記半導体層を覆って絶縁膜を形成し、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆ってサイドウォール絶縁層を形成しつつ前記第1のマスク層を除去し、少なくとも前記第2の導電層上に第2のマスク膜を形成し、前記第2のマスク膜上に第2のレジストマスクを形成し、前記第2のレジストマスクを用いて前記第2のマスク膜をドライエッチングまたはウエットエッチングすることで第2のマスク層を形成し、前記第2のレジストマスクをレジスト剥離液により除去し、前記第2のマスク層を用いて前記導電層をドライエッチングすることでソース電極及びドレイン電極層を形成し、少なくとも前記第2のマスク層、前記ソース電極及びドレイン電極層、前記半導体層を覆って保護絶縁膜を形成し、前記保護絶縁膜の前記ソース電極及びドレイン電極層と重畳する部分に開口部を形成し、前記開口部を介して前記ソース電極及びドレイン電極層と接続されるように、前記保護絶縁膜上に画素電極層を形成することを特徴とする半導体装置の作製方法。請求項2乃至請求項10のいずれか一において、前記サイドウォール絶縁層は、少なくとも前記導電層と前記半導体層を覆って絶縁膜を形成した後に、前記絶縁膜をエッチバック処理することで、少なくとも前記半導体層の側面のすべてを覆って第1のサイドウォール絶縁層を形成し、前記ゲート絶縁層、前記第1のサイドウォール絶縁層及び前記第1のマスク層上に更なる絶縁膜を形成し、前記更なる絶縁膜をエッチバック処理することで、前記第1のサイドウォール絶縁層を介して前記半導体層の側面に第2のサイドウォール絶縁層を形成することにより形成され、前記絶縁膜はスパッタリング法により形成され、前記更なる絶縁膜はCVD法により形成されることを特徴とする半導体装置の作製方法。請求項2乃至請求項10のいずれか一において、前記半導体膜がIn-Ga-Zn-O系酸化物半導体膜であり、前記導電膜がチタン膜であり、前記マスク膜が酸化アルミニウム膜であることを特徴とする半導体装置の作製方法。半導体層に水分がひとたび混入すると、これを除去することは容易ではない。混入した水分を除去する手段の一例として、水分が混入した半導体層に対して行う加熱処理が挙げられる。しかし、例えば、ガラス基板上に半導体層を設けた場合、加熱可能な温度上限に制約があり、加熱処理には長い時間を要するので、スループットを低下させる一因となる。また、半導体層を加工するために必要なレジストマスクの除去は、例えば、酸素プラズマを用いたドライ工程水分を用いない工程。例えばアッシング工程によって、水を含む剥離液の使用を避けて行うことが可能であり、これにより半導体層が直接水に触れることを防ぐことができる。しかし、ドライ工程ではレジスト残りが生じやすい。本発明の一態様は、レジストマスクの除去に水を含む薬液を用いても、半導体層の全面が水分などに曝されることなく実現することが可能な半導体装置の作製方法を提供することを課題とする。特に、半導体層がレジストマスクを剥離する際、水を含む剥離液に曝されない作製方法を提供することを課題とする。なお、本発明は、半導体装置とその作製方法に限定されず、半導体装置以外の薄膜素子に適用してもよい。薄膜素子は、精密機器の部品などとして搭載されるものであり、精密機器の部品に水分などが混入することが当該部品の誤動作の一因となることはいうまでもない。本発明の一態様は、第1の膜、第2の膜及び第3の膜をこの順に積層して形成し、前記第3の膜上にレジストマスクを形成し、前記レジストマスクを用いて前記第3の膜をエッチングすることでマスク層を形成し、前記レジストマスクを薬液により除去し、前記マスク層を用いて前記第2の膜と前記第1の膜をドライエッチングすることで、第2の層と第1の層を形成し、少なくとも前記第2の層と前記第1の層を覆って第4の膜を形成し、前記第4の膜をエッチバック処理することで、少なくとも前記第1の層の側面のすべてを覆ってサイドウォール層を形成することを特徴とする薄膜素子の作製方法である。このように薄膜素子を作製すると、第1の層が水分などに曝されることなく薄膜素子を作製することができる。なお、本明細書において、膜とは、後に加工されることが前提のものであって、被形成面上に概略一様に形成されたものをいう。層とは、前記膜を加工したもの、または、前記膜であるが、後に加工しなくてもよいものをいう。なお、本明細書において、エッチバック処理とは、任意の面上に形成された膜に対して異方性の高いエッチング例えば、ドライエッチングを行うことで、前記面の一部を露出させるまで行うエッチング工程をいう。このような薄膜素子として、半導体素子またはトランジスタなどを例示することができる。トランジスタとしては、画素トランジスタを例示することができる。本発明の一態様によれば、特定の層の全面が水分などに曝されることなく、薄膜素子を作製することができる。従って、半導体層の全面が水分などに曝されることなく、トランジスタなどの半導体素子を作製することができる。本発明の一態様によれば、レジスト残りを生じさせることなく、特定の層の全面を水分に曝さずに薄膜素子を作製することができる。従って、半導体層の全面を水分に曝さずに半導体素子を作製することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、本発明の一態様である薄膜素子の作製方法について説明する。本実施の形態で説明する薄膜素子の作製方法は、第1の膜102、第2の膜104及び第3の膜106をこの順に基板100上に積層して形成し、第3の膜106上にレジストマスク108を形成し、レジストマスク108を用いて第3の膜106をエッチングすることでマスク層110を形成し、レジストマスク108を除去し、マスク層110を用いて第2の膜104と第1の膜102をドライエッチングすることで、第2の層112と第1の層114を形成し、第2の層112と第1の層114を覆って第4の膜116を形成し、第4の膜116をエッチバック処理することで、少なくとも第1の層114の側面のすべてを覆ってサイドウォール層118を形成することを特徴とする。本実施の形態の薄膜素子の作製方法について図1を参照して説明する。まず、基板100上に第1の膜102、第2の膜104及び第3の膜106をこの順に積層して形成し、第3の膜106上にレジストマスク108を形成する図1A。基板100としては、ガラス基板、石英基板、シリコン基板、ステンレス基板またはプラスチック基板などを用いることができ、基板の材料などは特に限定されない。第1の膜102は、水分の混入が特性に影響を及ぼす薄膜である。第1の膜102は、CVD法プラズマCVD法または熱CVD法などを含む。またはスパッタリング法などにより形成することができるが、これらに限定されず、薄膜を形成することができるあらゆる手段を適用することができる。第2の膜104は、第1の膜102に水分が触れることを防ぐことが可能な膜であればよい。従って、第2の膜104は、緻密な膜であることが好ましい。第2の膜104は、CVD法プラズマCVD法または熱CVD法などを含む。またはスパッタリング法などにより形成することができるが、これらに限定されず、薄膜を形成することができるあらゆる手段を適用することができる。第3の膜106は、後のエッチング工程によりマスク層110を形成することができる膜であればよい。第3の膜106は、CVD法プラズマCVD法または熱CVD法などを含む。またはスパッタリング法などにより形成することができるが、これらに限定されず、薄膜を形成することができるあらゆる手段を適用することができる。次に、レジストマスク108を用いて第3の膜106をエッチングすることでマスク層110を形成する図1B。本実施の形態において、この工程を第1のエッチング工程と呼ぶ。レジストマスク108は、レジスト材料を第3の膜106上に塗布するなどして形成した後に、フォトリソグラフィ法により加工して形成する。第1のエッチング工程は、第3の膜106のエッチングレートが大きく、第2の膜104のエッチングレートが小さい条件により行えばよい。すなわち、第1のエッチング工程は、第2の膜104に対する第3の膜106のエッチング選択比が高い条件により行えばよい。レジストマスク108を薬液により除去する図1C。ここで、薬液としては、レジストマスク108を選択的に除去することが可能なものであればよく、例えばレジスト剥離液を用いることができる。その後、洗浄工程を行って、該薬液の成分を除去することが好ましい。または、レジストマスク108を薬液以外の手段例えば、酸素プラズマまたは水プラズマによるアッシングにより除去した後に洗浄工程を行ってもよい。このとき、レジストマスク108の除去は、前記手段により複数回の処理を行った後に洗浄工程を経てもよいし、または、前記手段により処理を行った後に洗浄工程を経て、更に前記手段により除去を行ってもよい。次に、マスク層110を用いて第2の膜104と第1の膜102をドライエッチングすることで、第2の層112と第1の層114を形成する図1D。本実施の形態において、この工程を第2のエッチング工程と呼ぶ。第2のエッチング工程は、第3の膜106のエッチングレートが小さく、第1の膜102及び第2の膜104のエッチングレートが大きい条件により行えばよい。すなわち、第2のエッチング工程は、第3の膜106に対する第1の膜102及び第2の膜104のエッチング選択比が高い条件により行えばよい。なお、第2のエッチング工程は、複数回のエッチング工程であってもよい。第2のエッチング工程が複数回のエッチング工程である場合には、第1の膜102のエッチングレートよりも第2の膜104のエッチングレートが高い条件によりエッチングを行った後、第2の膜104のエッチングレートよりも第1の膜102のエッチングレートが高い条件により行うことが好ましい。次に、少なくとも第2の層112と第1の層114を覆って第4の膜116を形成する図1E。第4の膜116は、後の工程によりエッチバック処理することができる膜であればよい。第4の膜116は、CVD法プラズマCVD法または熱CVD法などを含む。またはスパッタリング法などにより形成することができるが、これらに限定されず、薄膜を形成することができるあらゆる手段を適用することができる。次に、第4の膜116をエッチバック処理することで、少なくとも第1の層114の側面のすべてを覆ってサイドウォール層118を形成する図1F。本実施の形態において、この工程を第3のエッチング工程と呼ぶ。なお、ここで、エッチバック処理とは、形成された薄膜上にマスクなどを形成することなく、該薄膜の厚さ方向に等方的に行うことが可能なエッチング処理をいう。以上、本実施の形態にて説明したように、第1の層114の全面が水分などに曝されることなく、薄膜素子を作製することができる。実施の形態2実施の形態1にて説明した薄膜素子の作製方法では、マスク層110は第2の層112の上に残存しているが、これに限定されず、マスク層110は、除去されてもよい。本実施の形態の薄膜素子の作製方法について図1、図2、及び図3を参照して説明する。本実施の形態で説明する薄膜素子の作製方法の一は、第1の膜102、第2の膜104及び第3の膜106をこの順に基板100上に積層して形成し、第3の膜106上にレジストマスク108を形成し図1A、レジストマスク108を用いて第3の膜106をエッチングすることでマスク層110を形成し図1B、レジストマスク108を除去し図1C、マスク層110を用いて第2の膜104と第1の膜102をドライエッチングすることで、第2の層112と第1の層114を形成し図2A、マスク層110を除去し図2B、第2の層112と第1の層114を覆って第4の膜116を形成し図2C、第4の膜116をエッチバック処理することで、少なくとも第1の層114の側面のすべてを覆ってサイドウォール層118を形成する図2Dことを特徴とする。マスク層110を除去するには、第1の層114に水分が触れない手段例えば、ドライエッチング処理を適用する。または、マスク層110を除去せずに第4の膜116を形成し、エッチバック処理によりマスク層110を除去してもよい。従って、本実施の形態で説明する薄膜素子の作製方法の一は、第1の膜102、第2の膜104及び第3の膜106をこの順に基板100上に積層して形成し、第3の膜106上にレジストマスク108を形成し図1A、レジストマスク108を用いて第3の膜106をエッチングすることでマスク層110を形成し図1B、レジストマスク108を除去し図1C、マスク層110を用いて第2の膜104と第1の膜102をドライエッチングすることで、第2の層112と第1の層114を形成し図3A、第2の層112と第1の層114を覆って第4の膜116を形成し図3B、第4の膜116とマスク層110をエッチバック処理することで、少なくとも第1の層114の側面のすべてを覆ってサイドウォール層118を形成しつつマスク層110を除去する図3Cことを特徴とする。以上、本実施の形態にて説明したように、実施の形態1と同様に、第1の層114の全面が水分などに曝されることなく、薄膜素子を作製することができる。実施の形態3実施の形態1及び実施の形態2にて説明した薄膜素子の作製方法では、サイドウォール層を単層としたが、これに限定されず、サイドウォール層は複数の層が積層された積層構造であってもよい。本実施の形態では、サイドウォール層が積層構造である形態について図4を参照して説明する。サイドウォール層を2層の積層構造とする場合には、少なくとも第1の層114の側面のすべてを覆ってサイドウォール層118を形成し、サイドウォール層118及びマスク層110上に第5の膜120を形成し、第5の膜120をエッチバック処理することで、更なるサイドウォール層122を形成すればよい。なお、サイドウォール層118を形成した後に、マスク層110を除去し、その後、第5の膜120を形成してもよい。サイドウォール層を2層の積層構造とする場合には、第1の層114に含まれる水分のみならず、水素をも少なくすることができる。例えば、水分及び水素が極力除去された雰囲気中でスパッタリング法により第4の膜116図1乃至図3のいずれかを参照を形成し、CVD法プラズマCVD法または熱CVD法などを含む。により第5の膜120を形成することで、第1の層114に接する内側の部分は水分及び水素が極力除去された雰囲気中で形成され、外側の部分は水分及び水素が侵入しにくい緻密な膜とすることができる。以上、本実施の形態にて説明したように、実施の形態1及び実施の形態2と同様に、第1の層114の全面が水分などに曝されることなく、薄膜素子を作製することができ、更には、第1の層114の水素の含有量をも少なくすることができる。加えて、第1の層114に水素及び水分が侵入しにくくバリア性の高いサイドウォール層を形成することができる。実施の形態4本実施の形態では、本発明の一態様である半導体素子の作製方法について説明する。本実施の形態では、半導体素子の例としてトランジスタを挙げるが、これに限定されるものではない。本実施の形態で説明するトランジスタの作製方法の一は、ゲート電極層206を覆って設けられたゲート絶縁層208上に半導体膜210、導電膜212及びマスク膜214をこの順に積層して形成し、マスク膜214上に第1のレジストマスク216を形成し、第1のレジストマスク216を用いてマスク膜214をドライエッチングまたはウエットエッチングすることで第1のマスク層218を形成し、第1のレジストマスク216を除去し、第1のマスク層218を用いて導電膜212と半導体膜210をドライエッチングすることで、導電層220と半導体層222を形成し、少なくとも導電層220と半導体層222を覆って絶縁膜224を形成し、絶縁膜224をエッチバック処理することで、少なくとも半導体層222の側面のすべてを覆ってサイドウォール絶縁層226を形成し、第1のマスク層218上に第2のレジストマスク230を形成し、第2のレジストマスク230を用いて第1のマスク層218をドライエッチングまたはウエットエッチングすることで第2のマスク層232を形成し、第2のレジストマスク230を除去し、第2のマスク層232を用いて導電層220をドライエッチングすることでソース電極及びドレイン電極層234を形成することを特徴とする。本実施の形態のトランジスタの作製方法について図5乃至図7を参照して説明する。まず、基板200上に導電膜202を形成し、導電膜202上にレジストマスク204を形成する図5A。基板200は、絶縁性基板である。基板200として、例えば、ガラス基板、石英基板、セラミック基板、または本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板などを用いることができる。基板200がガラス基板である場合には、第1世代例えば、320mm×400mm~第10世代例えば、2950mm×3400mmのものを用いればよいが、これに限定されるものではない。なお、基板200上に下地絶縁膜が形成されていてもよい。下地絶縁膜としては、例えば窒化シリコン膜を形成すればよい。導電膜202は、例えば、スパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。などを用いて形成すればよい。導電膜202の材料としては、例えば金属膜、または一導電型の不純物元素が添加された半導体膜などを例示することができる。または、インクジェット法などを用いて形成してもよい。なお、導電膜202は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ti層またはMo層によりAl層を挟持した3層の積層構造とすればよい。レジストマスク204は、レジスト材料を導電膜202上に塗布するなどして形成した後に、フォトリソグラフィ法により加工して形成する。次に、導電膜202をエッチングすることでゲート電極層206を形成する図5B。次に、ゲート電極層206を覆ってゲート絶縁層208を形成し、ゲート絶縁層208上に半導体膜210、導電膜212及びマスク膜214をこの順に積層して形成し、マスク膜214上に第1のレジストマスク216を形成する図5C。ゲート絶縁層208としては、例えば、スパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。などを用いて絶縁性材料例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど膜を形成すればよい。なお、ゲート絶縁層208は、単層で形成してもよいし、複数の層を積層して形成してもよい。なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry及び水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合に、酸素の組成が5~30原子、窒素の組成が20~55原子、シリコンの組成が25~35原子、水素の組成が10~30原子の範囲で見積もられるものをいう。なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、酸素の組成が50~70原子、窒素の組成が0.5~15原子、シリコンの組成が25~35原子、水素の組成が0.1~10原子の範囲で見積もられるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンの原子組成の合計を100原子としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。半導体膜210は、半導体膜であればよく、単層であってもよいし、複数の層が積層された積層構造であってもよい。半導体膜210として、例えば、酸化物半導体膜またはシリコン膜が挙げられる。半導体膜210が酸化物半導体膜である場合には、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、酸化物半導体膜がSiO2を含んでいてもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体膜とは、In、GaまたはZnを有する酸化物半導体膜をいい、その化学量論比はとくに問わない。また、InとGaとZn以外の元素を含んでいてもよい。半導体膜210が酸化物半導体膜である場合には、例えば、化学式InMO3ZnOmm>0で表記されるものを用いるということもできる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどが挙げられる。または、酸化物半導体膜はSiO2を含んでいてもよい。また、酸化物半導体膜をスパッタリング法で形成するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いる。ただし、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。ここでは、半導体膜210が酸化物半導体膜であり、スパッタリング法で形成される場合には、希ガス例えばAr雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。このように、充填率の高い酸化物ターゲットを用いることにより、成膜される酸化物半導体膜を緻密な膜とすることができる。半導体膜210が酸化物半導体膜である場合には、半導体膜210に接するゲート絶縁層208を酸化シリコンにより形成し、後に形成するサイドウォール絶縁層226も酸化シリコンにより形成し、酸化物半導体膜の脱水化または脱水素化を行うことが可能な条件で加熱処理を行うとよい。このように加熱処理を行う場合であっても、酸化物半導体膜が水分に曝されていないため、加熱処理時間は従来よりも短時間でよい。または、半導体膜210として、シリコン膜を用いてもよい。シリコン膜としては、アモルファスシリコン膜を用いればよい。または、キャリア移動度が高いシリコン膜上にキャリア移動度が低いシリコン膜が設けられた積層シリコン膜であってもよい。キャリア移動度が高いシリコン膜としては、結晶性シリコン膜が挙げられる。結晶性シリコンとしては、例えば、微結晶シリコンが挙げられる。ここで、微結晶シリコンとは、非晶質と結晶構造単結晶、多結晶を含む。の中間的な構造のものをいう。微結晶シリコンは、熱力学的に安定な第3の状態を有し、短距離秩序を持ち格子歪みを有する結晶質なシリコンであり、結晶粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは20nm以上50nm以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長しているシリコンである。このため、柱状または針状の結晶粒の界面には、粒界が形成されることもある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径である。また、結晶粒は、非晶質シリコン領域と、単結晶とみなせる微小結晶の結晶子を有する。なお、結晶粒は双晶を有する場合もある。微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す520cm-1よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す520cm-1と非晶質シリコンを示す480cm-1の間に微結晶シリコンのラマンスペクトルのピークがある。さらに、He、Ar、Kr、またはNeなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性の高い微結晶シリコンが得られる。キャリア移動度が低いシリコン膜としては、アモルファスシリコン膜を用いればよいが、好ましくは、非晶質シリコンと微小シリコン結晶粒を有し、従来の非晶質シリコン膜と比較して、一定光電流法CPM:ConstantPhotocurrentMethodやフォトルミネッセンス分光測定で測定されるUrbach端のエネルギーが小さく、欠陥吸収スペクトル量が少ないシリコン膜であるとよい。このようなシリコン膜は、従来の非晶質シリコン膜と比較して欠陥が少なく、価電子帯のバンド端移動度端における準位のテイル裾の傾きが急峻である秩序性が高い。キャリア移動度が低いシリコン膜には、ハロゲンまたは窒素を含んでいてもよい。窒素が含まれる場合には、NH基またはNH2基として含んでいてもよい。なお、ここで、キャリア移動度が高いシリコン膜とキャリア移動度が低いシリコン膜の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体領域を有する。具体的には、キャリア移動度が高いシリコン膜から錐形状に伸びた微結晶半導体領域と、キャリア移動度が低いシリコン膜と同様の非晶質半導体を含む領域と、で構成される。キャリア移動度が低いシリコン膜が、ソース電極及びドレイン電極とキャリア移動度が高いシリコン膜の間に設けられると、トランジスタのオフ電流を小さくすることができる。また、上記の界面領域において、錐形状に伸びた微結晶シリコン領域を有するため、縦方向膜の成長方向の抵抗を低くすることができ、トランジスタのオン電流を高めることができる。すなわち、従来の非晶質シリコンを適用した場合と比較すると、オフ電流を十分に低減させつつ、オン電流の低下を抑制することもでき、トランジスタのスイッチング特性を高くすることができる。なお、微結晶シリコン領域は、キャリア移動度が高いシリコン膜の表面から厚さ方向に成長するが、原料ガスにおいて堆積性ガス例えば、シランに対する水素の流量が小さい場合すなわち、希釈率が低い場合、または窒素を含む原料ガスの濃度が高い場合には、微結晶シリコン領域における結晶成長が抑制され、結晶粒が錐形状になり、堆積されて形成されるシリコンは、大部分が非晶質シリコンとなる。導電膜212は、例えば、スパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。などを用いて形成すればよい。または、インクジェット法などを用いて形成してもよい。なお、導電膜212は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ti層上にAl層が設けられた2層の積層構造とすればよい。マスク膜214は、後の第1のエッチング工程及び第3のエッチング工程でエッチングされないされにくい材料により形成すればよい。マスク膜214として、例えば、酸化シリコン膜または窒化シリコン膜などの絶縁膜を用いることができる。または、マスク膜214として、例えば、金属膜を用いることができる。金属膜を用いた場合には、電極層の一部として用いることができる。第1のレジストマスク216は、レジスト材料をマスク膜214上に塗布するなどして形成した後に、フォトリソグラフィ法により加工して形成する。次に、第1のレジストマスク216を用いてマスク膜214をドライエッチングまたはウエットエッチングすることで第1のマスク層218を形成する図5D。本実施の形態において、この工程を第1のエッチング工程と呼ぶ。ここで、第1のエッチング工程は、導電膜212のエッチングレートが小さく、マスク膜214のエッチングレートが大きい条件により行えばよい。すなわち、第1のエッチング工程は、導電膜212に対するマスク膜214のエッチング選択比が高い条件により行えばよい。次に、第1のレジストマスク216をレジスト剥離液により除去する図6A。次に、第1のマスク層218を用いて導電膜212と半導体膜210をドライエッチングすることで、導電層220と半導体層222を形成する図6B。本実施の形態において、この工程を第2のエッチング工程と呼ぶ。ここで、第2のエッチング工程は、第1のマスク層218のエッチングレートが小さく、導電膜212と半導体膜210のエッチングレートが大きい条件により行えばよい。すなわち、第2のエッチング工程は、第1のマスク層218に対する導電膜212と半導体膜210のエッチング選択比が高い条件により行えばよい。なお、第2のエッチング工程は、複数の種類の膜をエッチングするため、複数回の工程例えば、2段階で行うことが好ましい。ここで、実施の形態2と同様に、第1のマスク層218を除去してもよい。第1のマスク層218を除去するには、半導体層222に水分が触れない手段例えば、ドライエッチング処理を適用する。次に、導電層220と半導体層222を覆って絶縁膜224をスパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。などにより形成する図6C。次に、絶縁膜224をエッチバック処理することで、少なくとも半導体層222の側面のすべてを覆ってサイドウォール絶縁層226を形成する。ここで、エッチバック処理は、第1のマスク層218または導電層220が露出されるまで行う。なお、サイドウォール絶縁層226の形成と同時に、ゲート電極層206の厚さに起因してゲート絶縁層208に設けられた段差部分の露出された部分には、サイドウォール絶縁層228が形成される図6D。次に、第1のマスク層218上に第2のレジストマスク230を形成する図7A。第2のレジストマスク230は、レジスト材料を第1のマスク層218上に塗布するなどして形成した後に、フォトリソグラフィ法により加工して形成する。または、ここまでの工程で第1のマスク層218が除去されている場合には、少なくとも導電層220上に第2のマスク膜を形成し、該第2のマスク膜上に第2のレジストマスク230を形成する。次に、第2のレジストマスク230を用いて第1のマスク層218または第2のマスク膜をドライエッチングまたはウエットエッチングすることで、第2のマスク層232を形成する。本実施の形態において、この工程を第3のエッチング工程と呼ぶ図7B。ここで、第3のエッチング工程は、導電膜212のエッチングレートが小さく、マスク膜214のエッチングレートが大きい条件により行えばよい。すなわち、第3のエッチング工程は、導電膜212に対するマスク膜214のエッチング選択比が高い条件により行えばよい。なお、サイドウォール絶縁層226がエッチングされないことも重要である。次に、第2のレジストマスク230をレジスト剥離液により除去する図7C。次に、第2のマスク層232を用いて導電層220をドライエッチングすることで、ソース電極及びドレイン電極層234を形成する。本実施の形態において、この工程を第4のエッチング工程と呼ぶ図7D。本実施の形態において、第4のエッチング工程によってソース電極及びドレイン電極層234とサイドウォール絶縁層226の間に空間溝が形成され、互いが分離される。すなわち、ソース電極及びドレイン電極層234とサイドウォール絶縁層226は互いに接触していない。ここで、第4のエッチング工程は、半導体層222のエッチングレートが小さく、導電層220のエッチングレートが大きい条件により行えばよい。すなわち、第4のエッチング工程は、半導体層222に対する導電層220のエッチング選択比が高い条件により行えばよい。なお、図示していないが、第4のエッチング工程で第2のマスク層232と重畳していない部分の半導体層222がエッチングされていてもよい。なお、図示していないが、この後に第2のマスク層232を除去してもよい。第2のマスク層232を除去するには、半導体層222に水分が触れない手段例えば、ドライエッチング処理を適用する。以上説明した半導体装置の作製方法では、薄膜の材料とエッチング工程に用いるガスまたはエッチャントの組み合わせに注意を要する。例えば、半導体膜210がIn-Ga-Zn-O系酸化物半導体膜であり、導電膜212がチタン膜であり、マスク膜214が酸化アルミニウム膜である場合には、第1のエッチング工程及び第3のエッチング工程には、エッチャントとして、リン酸、酢酸、硝酸、純水を一例として、85:5:5:5の体積比混合させた薬液を用いればよく、第2のエッチング工程には、Cl系ガスを用いればよく、第4のエッチング工程には、F系ガスを用いればよい。または、第4のエッチング工程は、Cl系ガスによるエッチングとF系ガスによるエッチングの2段階の工程で行ってもよい。または、半導体膜210がIn-Ga-Zn-O系酸化物半導体膜であり、導電膜212がチタン膜であり、マスク膜214が酸化シリコン膜である場合には、第1のエッチング工程及び第3のエッチング工程には、エッチャントとして、フッ酸を用いればよい。このとき、第2のエッチング工程には、Cl系ガスを用いればよく、第4のエッチング工程には、F系ガスを用いればよい。または、第4のエッチング工程は、Cl系ガスによるエッチングとF系ガスによるエッチングの2段階の工程で行ってもよい。なお、Cl系ガスとしては、CCl4ガス、SiCl4ガス、BCl3ガス及びCl2ガスが挙げられる。特に好ましくはBCl3ガスとCl2ガスの混合ガスを用いる。なお、F系ガスとしては、CF4ガス、SF6ガス、NF3ガス、CBrF3ガス、CF3SO3Hガス、及びC3F8ガスが挙げられる。特に好ましくはSF6ガスを用いる。以上、本実施の形態にて説明したように、半導体層222の全面が水分などに曝されることなく、半導体素子一例としてトランジスタを作製することができる。なお、本実施の形態の半導体素子の作製方法に実施の形態2の薄膜素子の作製方法を適用してもよい。すなわち、第1のマスク層218が絶縁膜224の形成前に除去され、または、第1のマスク層218がサイドウォール絶縁層226の形成時に除去されていてもよい。なお、本実施の形態の半導体素子の作製方法に実施の形態3の薄膜素子の作製方法を適用してもよい。すなわち、サイドウォール絶縁層が積層構造であってもよい。このとき、半導体層の側面に接する内側のサイドウォール絶縁層として、例えば酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層または窒化シリコン層をスパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。により形成し、外側のサイドウォール絶縁層として、例えば酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層または窒化シリコン層をスパッタリング法またはCVD法プラズマCVD法または熱CVD法などを含む。により形成すればよい。好ましくは、内側のサイドウォール絶縁層として、酸化シリコン層をスパッタリング法により形成し、外側のサイドウォール絶縁層として、例えば窒化シリコン層をプラズマCVD法により形成すると、半導体層中の水素の含有量を少なくすることができ、半導体層に水素及び水分が侵入しにくくバリア性の高いサイドウォール絶縁層を形成することができる。更には、半導体層222を酸化物半導体層とした場合に、酸化物半導体層に接する部分を酸化シリコン層とすることで、酸化物半導体層に酸素を供給することができる。実施の形態5実施の形態4で説明した半導体素子トランジスタは、表示装置の画素トランジスタとして用いることができる。本実施の形態の画素トランジスタの作製方法は、実施の形態4にて説明した作製方法を適用して作製したトランジスタの少なくともソース電極及びドレイン電極層234、半導体層222を覆って保護絶縁膜236を形成し、保護絶縁膜236のソース電極及びドレイン電極層234と重畳する部分に、ソース電極及びドレイン電極層234を露出させる開口部240を形成し、開口部240を介してソース電極及びドレイン電極層234と接続されるように、保護絶縁膜236上に画素電極層246を位置選択的に形成することを特徴とする。本実施の形態の薄膜素子の作製方法について図8を参照して説明する。まず、実施の形態4にて説明した作製方法を適用して作製したトランジスタの少なくとも第2のマスク層232、ソース電極及びドレイン電極層234、半導体層222を覆って保護絶縁膜236を形成する図8A。保護絶縁膜236は、ゲート絶縁層208と同様に、絶縁性材料により形成すればよい。なお、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば窒化シリコンにより形成すればよい。次に、保護絶縁膜236上にレジストマスク238を形成し、保護絶縁膜236のソース電極及びドレイン電極層234と重畳する部分に開口部240を形成する図8B。次に、開口部240を介してソース電極及びドレイン電極層234と接続されるように、保護絶縁膜236上に画素電極層246を位置選択的に形成する。本実施の形態では、一例として、保護絶縁膜236上に透明導電膜242を形成し、透明導電膜242上にレジストマスク244を形成する図8C。そして、透明導電膜242をエッチングすることで、画素電極層246が形成される図8D。ただし、これに限定されず、開口部240を介してソース電極及びドレイン電極層234と接続されるように、保護絶縁膜236上にインクジェット法により画素電極層246を位置選択的に形成してもよい。透明導電膜242は、透光性を有する導電性高分子導電性ポリマーともいう。を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した透明導電膜242は、シート抵抗が10000Ω/□以下であり、且つ波長550nmにおける透光率が70以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ωcm以下であることが好ましい。なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、またはアニリン、ピロール及びチオフェンの2種以上の共重合体またはその誘導体などが挙げられる。透明導電膜242は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物以下、ITOと示す。、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。以上説明したように画素電極層246まで形成された画素トランジスタの断面図と上面図の一例を図9に示す。以上、本実施の形態にて説明したように、半導体層222の全面が水分などに曝されることなく、画素トランジスタを作製することができる。実施の形態6本発明の一態様である半導体装置としては、電子ペーパーが挙げられる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍電子ブック、ポスター、デジタルサイネージ、PIDPublicInformationDisplay、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図10に示す。図10は、電子書籍の一例を示している。例えば、電子書籍300は、筐体301および筐体303の2つの筐体で構成されている。筐体301および筐体303は、軸部311により一体とされており、該軸部311を軸として開閉動作を行うことができる。このような構成により、紙の書籍と同様に取り扱うことが可能となる。筐体301には表示部305及び光電変換装置306が組み込まれ、筐体303には表示部307及び光電変換装置308が組み込まれている。表示部305及び表示部307は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図10では表示部305に文章を表示し、左側の表示部図10では表示部307に画像を表示することができる。また、図10では、筐体301に操作部などを備えた例を示している。例えば、筐体301において、電源321、操作キー323、スピーカ325などを備えている。操作キー323により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍300は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍300は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。実施の形態1乃至実施の形態3で説明した薄膜素子、実施の形態4で説明したトランジスタ、実施の形態5で説明した画素トランジスタを適用することで、所望の層に水分を触れさせることなく本実施の形態の半導体装置を作製することができる。実施の形態7本発明の一態様である半導体装置としては、電子ペーパー以外にもさまざまな電子機器遊技機も含むが挙げられる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。図11Aは、テレビジョン装置の一例を示している。テレビジョン装置400は、筐体401に表示部403が組み込まれている。表示部403により、映像を表示することが可能である。また、ここでは、スタンド405により筐体401を支持した構成を示している。テレビジョン装置400の操作は、筐体401が備える操作スイッチや、別体のリモコン操作機410により行うことができる。リモコン操作機410が備える操作キー409により、チャンネルや音量の操作を行うことができ、表示部403に表示される映像を操作することができる。また、リモコン操作機410に、当該リモコン操作機410から出力する情報を表示する表示部407を設ける構成としてもよい。なお、テレビジョン装置400は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことも可能である。図11Bは、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム420は、筐体421に表示部423が組み込まれている。表示部423は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。なお、デジタルフォトフレーム420は、操作部、外部接続用端子USB端子、USBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部423に表示させることができる。また、デジタルフォトフレーム420は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。図12は携帯型のコンピュータの一例を示す斜視図である。図12の携帯型のコンピュータは、上部筐体441と下部筐体442とを接続するヒンジユニットを閉状態として表示部443を有する上部筐体441と、キーボード444を有する下部筐体442とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部443を見て入力操作を行うことができる。また、下部筐体442はキーボード444の他に入力操作を行うポインティングデバイス446を有する。また、表示部443をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体442はCPUやハードディスク等の演算機能部を有している。また、下部筐体442は他の機器、例えばUSBの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート445を有している。上部筐体441には更に上部筐体441内部にスライドさせて収納可能な表示部447を有しており、広い表示画面を実現することができる。また、収納可能な表示部447の画面の向きを使用者は調節できる。また、収納可能な表示部447をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。表示部443または収納可能な表示部447は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。また、図12の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体441と下部筐体442とを接続するヒンジユニットを閉状態としたまま、表示部447をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを閉状態として表示部443を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。実施の形態1乃至実施の形態3で説明した薄膜素子、実施の形態4で説明したトランジスタ、実施の形態5で説明した画素トランジスタを適用することで、所望の層に水分を触れさせることなく本実施の形態の半導体装置を作製することができる。