ナローバンドギャップ材料のチャネル層と、前記チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、1×1019cm-3以上の濃度でドーピングされたソースコンタクト層と、を備えることを特徴とする電界効果トランジスタ。ナローバンドギャップ材料のチャネル層と、前記チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、前記チャネル層に1×1019cm-3以上のキャリア濃度を供給できるように高濃度でドーピングされたソースコンタクト層と、を備えることを特徴とする電界効果トランジスタ。前記ソースコンタクト層を形成する前記ワイドバンドギャップ材料は、InPであることを特徴とする請求項1または2に記載の電界効果トランジスタ。前記ソースコンタクト層のInPは、そのエッチング異方性によって、112面が露出し、傾斜した112面の裾によってチャネル長が規定されることを特徴とする請求項3に記載の電界効果トランジスタ。チャネル層と、前記チャネル層の上のソース領域に形成されるソースコンタクト層と、を備え、前記ソースコンタクト層は、そのエッチング異方性によってゲート領域側に傾斜面を有し、前記傾斜面の裾によってチャネル長が規定されることを特徴とする電界効果トランジスタ。前記ソースコンタクト層は、InPであることを特徴とする請求項5に記載の電界効果トランジスタ。しかしながら、イオン打ち込み法は、打ち込み後の活性化処理に高温を要するため、IIIV族材料への1019cm-3以上の高濃度のドーピングは困難である。また、変調ドープ構造に関しては、埋め込みチャネルではチャネル上部のドーパントに関して、ゲートリーク電流やしきい値電圧の観点からの制約があり、キャリア濃度とシリーズ抵抗との間にトレードオフが生ずる。リセス型表面チャネルのソース層としては、n-InGaAsインジウムガリウム砒素も用いられる。この場合チャネルとの選択的なエッチングのために、InPインジウムリン等をエッチストップ層として導入する必要があるが、このエッチストップ層がキャリア注入能力を劣化させる可能性がある。また近年では、金属ソースドレイン構造も検討されている。しかしながら、実際の駆動能力としては高い値が得られておらず、金属半導体界面の特性等に課題が残されていると考えられる。同じく、再成長型ソースドレインに関しては、高温かつ高コストなプロセスが必要であるという問題がある。本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チャネルへの電子供給能力が改善されたIII-V族FETの提供にある。本発明のある態様は、電界効果トランジスタに関する。この電界効果トランジスタは、ナローバンドギャップ材料のチャネル層と、チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、1×1019cm-3以上の濃度でドーピングされたソースコンタクト層と、を備える。本発明の別の態様もまた、電界効果トランジスタである。この電界効果トランジスタは、ナローバンドギャップ材料のチャネル層と、チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、チャネル層に1×1019cm-3以上のキャリア濃度を供給できるように高濃度でドーピングされたソースコンタクト層と、を備える。これらの態様によると、高濃度でドーピングされたソースコンタクト層から、その直下のチャネル層を介して、チャネル真性部に高濃度のキャリアを注入することができ、また、従来のリセス型電界効果トランジスタにおいて性能を劣化させていたInPエッチストップ層が不要となるため、それに起因する抵抗成分を低減することができる。その結果、チャネル層への高い電子供給能力と、小さなシリーズ抵抗を実現できる。ソースコンタクト層を形成するワイドバンドギャップ材料は、InPであってもよい。ソースコンタクト層のInPは、そのエッチング異方性によって112面が露出し、傾斜した112面の裾によってチャネル長が規定されてもよい。InPを用いることにより、異方性エッチストップ面によってチャネル真性部を形成でき、プロセスの簡略化低コスト化が実現できる。本発明のさらに別の態様もまた、電界効果トランジスタである。この電界効果トランジスタは、チャネル層と、チャネル層の上のソース領域に形成されるソースコンタクト層を備える。ソースコンタクト層は、そのエッチング異方性によってゲート領域側に傾斜面を有し、当該傾斜面の裾によってチャネル長が規定される。この態様によると、異方性エッチストップ面を用いてチャネル真性部を形成することにより、プロセスの簡略化低コスト化が実現できる。なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。本発明のある態様によれば、III-V族化合物半導体電界効果トランジスタのチャネルへの電子供給能力を改善できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。図1は、実施の形態に係るNチャンネルFETFieldEffectTransistor1の構造を示す断面図である。このFET1は、基板2、バッファ層3、チャネル層4、ソースコンタクト層6、ドレインコンタクト層8、上部ソースコンタクト層10、上部ドレインコンタクト層12、ゲート絶縁膜14、ゲート電極16、ソース電極18、ドレイン電極20を備える。基板2は、たとえばp型のInP基板である。基板2の上面には、ナローバンドギャップ材料のチャネル層4が形成される。チャネル層4を形成するナローバンドギャップ材料としては、たとえばアンドーピングのIII-V族化合物半導体であるInGaAsあるいはInAsを用いることができる。基板2とチャネル層4の間には、バッファ層およびチャネル下電子閉じ込め層を兼ねる層単にバッファ層という3を形成することが好ましい。バッファ層3は、たとえばInAlAsあるいはInPで形成される。チャネル層4の上層のソース領域には、ワイドバンドギャップ材料のソースコンタクト層6が形成される。ワイドバンドギャップ材料としては、たとえばInPが好適である。ソースコンタクト層6は、チャネル層4に1×1019cm-3以上の高いキャリア濃度を供給できる程度の濃度でドーピングされる。具体的には、ソースコンタクト層6は、1×1019cm-3以上、好ましくは2×1019cm-3~1×1020cm-3の高濃度でドーピングすることが好ましい。同様に、チャネル層4の上層のドレイン領域には、ワイドバンドギャップ材料のドレインコンタクト層8が形成される。ドレインコンタクト層8は、ソースコンタクト層6と同じ材料InPで形成される。InPは112面にエッチング異方性を有する。したがって、ソースコンタクト層6およびドレインコンタクト層8をエッチングにより形成する際に、ソースコンタクト層6の112面、ドレインコンタクト層8の112面はそれぞれ、ゲート領域側に傾斜して露出する。そしてソースコンタクト層6およびドレインコンタクト層8の傾斜面の裾によって、チャネル長を制御、微細化することができる。この点については後述する。ソースコンタクト層6の上層には、上部ソースコンタクト層10が形成される。同様にドレインコンタクト層8の上層には、上部ドレインコンタクト層12が形成される。上部ソースコンタクト層10、上部ドレインコンタクト層12は、たとえばn-InGaAsで構成される。これにより、エッチング選択比を向上し、金属電極18、20とコンタクト層6、8の間のコンタクト特性を改善できる。ソースコンタクト層6、ドレインコンタクト層8、ソース電極18、ドレイン電極20を覆うようにしてAl2O3のゲート絶縁膜14が形成される。ゲート絶縁膜14の、ソース電極18およびドレイン電極20とオーバーラップする領域には、コンタクト孔22、24が形成される。また、ゲート絶縁膜14のゲート領域には、Cr/Auのゲート電極16が形成される。以上が実施の形態に係るFET1の構成である。図2aは、従来のFETのソースとチャネルの接合部の構造上段およびバンド構造下段を示す図であり、図2bは、図1のFETのソースとチャネルの接合部の構造上段およびバンド構造下段を示す図である。はじめに図2aを参照し、非特許文献3に記載の再成長型ソースドレインによる理想的な場合のFETについて説明する。図2a上段に示すように、ソースコンタクトとしてナローバンドギャップ材料であるInGaAsが用いられる。この場合、バルクとして十分なキャリア濃度があったとしても、チャネルの量子化によって、量子準位の底から見たフェルミレベルEFの高さは低くなり、チャネルでの電子濃度は下がってしまう。続いて、図1のFET1について説明する。図2b上段に示すように、高濃度でドーピングされたワイドバンドギャップ材料でソースコンタクト層を形成することにより、チャネルでの量子準位からみたフェルミ準位EFの高さは、バンド不連続分高くなり、量子準位のエネルギーを引いたとしても、チャネルでの高い電子濃度を得ることができる。デバイス動作を考えた場合、ソースコンタクト層6の下部のチャネル層4は、真性チャネル部に対するソース領域とみなすことができる。したがって、その領域における電子濃度が高電流でのデバイス動作に大きく影響する。実施の形態に係るFET1では、InGaAsチャネル層4の、真性チャネル部に隣接する領域の電子濃度が増加することで、ソースにおける電子の枯渇を抑制し、寄生抵抗を削減できるのである。このように、図1のFET1によれば、高濃度でドーピングされたソースコンタクト層6から、チャネル層4に高濃度のキャリアを注入することができる。また、従来のリセス型電界効果トランジスタにおいて性能を劣化させていたInPエッチストップ層が不要となるため、エッチストップ層に起因する抵抗成分を低減することができ、小さなシリーズ抵抗を実現できる。実施の形態に係るFET1と従来のHEMTとは、類似した構成を有しており、共通点もある。しかしながら、実施の形態に係るFET1は、従来のHEMTとは全く別構造のデバイスであり、両者を混同してはならない。具体的には、従来のHEMTでは、ソースおよびドレインは変調ドーピング層であることから、チャネルにおいてキャリヤが存在しないようにドーピングが制限されたワイドバンドギャップ層が、チャネル層に隣接する。これに対して、実施の形態に係るFET1では、強くドーピングされたnワイドバンドギャップ層から直接キャリアを注入する構成をとっており、この点において、両者は異なっている。続いて、図1のFET1の製造方法について説明する。なお、ここで説明する製造方法は一例であり、本発明に係るFET1の製造方法はそれに限定されない。図3a~fは、図1のFET1の製造方法を示す図である。図3aに示すように、FET1の層構造は、p-InP基板2にMOVPEMetalOrganicVaporPhaseEpitaxy成長により形成される。続いて、上部コンタクト層10、12の上層に、Ti/Pd/Auを含む金属層が形成される。そして図3bに示すように、たとえば電子ビーム露光により、ソース電極18およびドレイン電極20が形成される。続いて、図3cに示すように、ウェットエッチングによりリセス構造が形成される。具体的には、ソース電極18およびドレイン電極20をマスクとして、上部コンタクト層10、12であるInGaAs層を、クエン酸:過酸化水素水=1:1の溶液でエッチングし、続いてコンタクト層6、8であるInP層を、HCl:H3P04=1:1の溶液でエッチングする。InPのエッチング異方性によって、ソースコンタクト層6およびドレインコンタクト層8は、112面に沿ってエッチングされる。その結果、ソースコンタクト層6およびドレインコンタクト層8は、ゲート領域側に、001面に対して傾斜した112面が露出する。傾斜角θは、略38°である。ソースコンタクト層6およびドレインコンタクト層8として、エッチング異方性を有する材料を用いた場合、チャネル長LCHは、ソースコンタクト層6およびドレインコンタクト層8の傾斜面の裾の間隔によって定義される。すなわち、チャネル長LCHは、エッチングのマスクとして機能するソース電極18とドレイン電極20の間隔LSDと、コンタクト層6、8の厚みHに応じて、近似的に以下の式1にしたがって制御できる。LCH=LSD-2×H/tanθ...1従来においては、チャネル長の微細化のために、露光現像条件を高度に制御する必要があった。これに対して、実施の形態では、きわめて短いチャネル長LCHを有するFETを、簡素なプロセスで再現性よく製造できる。ソースコンタクト層6、ドレインコンタクト層8のエッチングの後、図3dに示すように、ソースコンタクト層6、ドレインコンタクト層8および露出したチャネル層4を覆うようにして、ゲート絶縁膜14が形成される。続いて図3eに示すように、ゲート絶縁膜14上のゲート領域にゲート電極16が堆積される。最後に、図3fに示すように、ゲート絶縁膜14のソース領域、ドレイン領域に、コンタクト孔22、24が形成される。本発明者らは、この製造法によってFET1を製造し、その特性評価を行った。図4は、実際に製造したFETのソース、ドレイン層構造およびゲートスタックを示す図である。本発明者らは、ソースドレイン間距離LSDが異なるFET1を製造し、それぞれのチャネル長LCHを測定した。図5は、測定されたソースドレイン間距離LSDと、測定されたチャネル長LCHの関係を示す図である。実線は測定値の1次近似直線を示す。この直線と式1とは一致しないが、ソースドレイン間距離LSDに応じて、チャネル長LCHが制御できていることが分かる。続いて、チャネル長実測値LCH=50nm、ソースドレイン間距離設計値LSD=720nmのデバイスについて、ドレイン電流IDのゲート電圧VG、ドレイン電圧VDの依存性を測定した。図6aは、測定されたドレイン電圧VD-ドレイン電流ID特性を示す図であり、図6bは、測定されたゲート電圧VG-ドレイン電流ID特性を示す図である。図6aから明らかなように、実施の形態に係るFET1によれば、VD=0.5VVG=3Vにて、2.3A/mmもの非常に大きなドレイン電流IDが得られる。これは、現在報告されているInGaAs系の高移動度チャネルの電流密度<1.5A/mmを大きく上回る値であり、Si系のMOSFETでの一般的なドレイン電流密度を遙かに凌ぐ値である。このように、実施の形態に係るFET1によれば、リセス型のソースコンタクト層6として、高濃度にドープされたワイドバンドギャップ材料を用いることにより、非常に大きなドレイン電流密度を得ることができる。なお、実施の形態に係るFET1においては、ソース領域とドレイン領域が同様に形成されるため、ドレインコンタクト層8も、1×1019cm-3以上の高濃度でドーピングされることになる。しかしながら本発明においては、チャネル領域において高キャリア濃度を実現するためには、必ずしもドレインコンタクト層8が、ソースコンタクト層6と同様に高濃度でドーピングされている必要はない。ただし、高キャリア濃度のドレインコンタクト層は、ドレイン側に寄生する抵抗を削減することから、結果としてデバイスの性能の向上に寄与する。よってソースコンタクト層のみでなくドレインコンタクト層においても高キャリア濃度となる実施の形態に係るFET1の構造は、動作上製造上のいずれの観点からも好都合である。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。実施の形態で説明した各部材の材料や寸法は例示であり、当業者であれば、各材料や寸法を、適宜変更しうることが理解される。実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。