キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、前記窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するp型窒化物半導体層と、前記p型窒化物半導体層の前記不活性領域上に設けられたn型窒化物半導体層と、前記p型窒化物半導体層の前記活性化領域の上方に設けられたゲート電極とを備えることを特徴とする半導体装置。前記p型窒化物半導体層と前記n型窒化物半導体層は、同一の窒化物半導体材料を含むことを特徴とする、請求項1に記載の半導体装置。前記p型窒化物半導体層の前記活性化領域と前記ゲート電極とがショットキー接合されていることを特徴とする、請求項1又は2に記載の半導体装置。前記p型窒化物半導体層の前記活性化領域と前記ゲート電極との間にゲート絶縁膜を備えることを特徴とする、請求項1又は2に記載の半導体装置。請求項1~4のいずれか1項に記載の半導体装置を備えることを特徴とする電源装置。キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、前記窒化物半導体積層構造の上方にp型窒化物半導体層を形成し、前記p型窒化物半導体層上にn型窒化物半導体層を形成し、前記n型窒化物半導体層の一部を除去し、熱処理を行なって前記p型窒化物半導体層の一部に活性化領域を形成し、前記p型窒化物半導体層の前記活性化領域の上方にゲート電極を形成することを特徴とする半導体装置の製造方法。前記n型窒化物半導体層の一部を除去する工程において、光電気化学エッチングによって前記n型窒化物半導体層の一部を除去することを特徴とする、請求項6に記載の半導体装置の製造方法。しかしながら、上述の第1の技術では、チャネル領域の近傍にエッチングによるダメージが加わるため、チャネル領域の抵抗やリーク電流が増加してしまう。また、上述の第2の技術では、ゲート電極直下以外の領域に形成されるp型導電性を有する半導体層をエッチングなどによって除去しなければならない。このため、チャネル領域の近傍にダメージが加わるため、チャネル領域の抵抗が増加してしまう。また、上述の第3の技術では、チャネル領域の低抵抗化を図るのは難しい。そこで、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現したい。本半導体装置及び電源装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するp型窒化物半導体層と、p型窒化物半導体層の不活性領域上に設けられたn型窒化物半導体層と、p型窒化物半導体層の活性化領域の上方に設けられたゲート電極とを備えることを要件とする。本半導体装置の製造方法は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、窒化物半導体積層構造の上方にp型窒化物半導体層を形成し、p型窒化物半導体層上にn型窒化物半導体層を形成し、n型窒化物半導体層の一部を除去し、熱処理を行なってp型窒化物半導体層の一部に活性化領域を形成し、p型窒化物半導体層の活性化領域の上方にゲート電極を形成することを要件とする。したがって、本半導体装置及びその製造方法、電源装置によれば、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現することができるという利点がある。以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。[第1実施形態]まず、第1実施形態にかかる半導体装置及びその製造方法について、図1~図5を参照しながら説明する。本実施形態にかかる半導体装置は、化合物半導体装置であり、特に、窒化物半導体材料を用いた高耐圧高出力デバイスである。なお、これを窒化物半導体デバイスともいう。また、本半導体装置は、窒化物半導体材料を用いた電界効果トランジスタを備える。本実施形態では、接合型電界効果トランジスタを備える。なお、これを窒化物半導体電界効果トランジスタともいう。具体的には、本半導体装置は、GaN系半導体材料を用い、ノーマリオフ動作するGaN-HEMTを備える。なお、これをGaN系デバイスともいう。本半導体装置は、図1に示すように、半絶縁性SiC基板1上に、核形成層2、i-GaN電子走行層3、i-AlGaNスペーサ層4、n-AlGaN電子供給層5を積層させた窒化物半導体積層構造を備える。なお、窒化物半導体積層構造を、化合物半導体積層構造、GaN-HEMT構造、AlGaN/GaN-HEMT構造、あるいは、GaN-HEMT結晶ともいう。また、電子走行層をキャリア走行層ともいう。また、電子供給層をキャリア供給層ともいう。特に、本半導体装置では、上述の窒化物半導体積層構造の上方に、p-GaN層6、n-GaN層7が設けられている。ここでは、p-GaN層6は、例えばMgなどのp型不純物を添加したGaN層であり、p型不純物が活性化している活性化領域10と、活性化領域10以外の領域、即ち、p型不純物が水素混入によって不活性な状態になっている不活性領域10Aとを有する。つまり、p-GaN層6は、p型不純物が部分的に活性化されている。このため、p-GaN層6の活性化領域10は、固定電荷を有する領域であり、不活性領域10Aは、固定電荷を有しない領域である。つまり、p-GaN層6の活性化領域10は、p型導電性を示す領域であり、不活性領域10Aは、p型導電性を示さない領域である。なお、p-GaN層6を、p型窒化物半導体層ともいう。また、p-GaN層6の不活性領域10Aは、導電性を示さず、バンド構造上、アンドープのGaN層と同等のエネルギレベルになるため、i-GaN層ともいう。また、n-GaN層7は、n型不純物を添加したGaN層であり、p-GaN層6の不活性領域10A上に設けられている。一方、n-GaN層7は、p-GaN層6の活性化領域10上には設けられていない。つまり、n-GaN層7は、p-GaN層6の不活性領域10Aを覆っており、p-GaN層6の活性化領域10は覆っていない。なお、n-GaN層7を、n型窒化物半導体層ともいう。そして、上述の窒化物半導体積層構造の上方に、ソース電極11、ドレイン電極12及びゲート電極13を備える。本実施形態では、n-AlGaN電子供給層5上に、ソース電極11及びドレイン電極12を備える。また、p-GaN層6の活性化領域10上にゲート電極13が設けられている。ここでは、p-GaN層6の活性化領域10とゲート電極13とはショットキー接合されている。なお、図示していないが、表面が例えばSiN膜などのパッシベーション膜で覆われており、配線やパッド等も設けられている。このように、本半導体装置は、窒化物半導体積層構造のチャネル領域、即ち、電子キャリアが走行する領域の上方にp-GaN層6を備え、このp-GaN層6の活性化領域10上にゲート電極13が設けられている。この場合、ゲート電極13の下方の領域では、p-GaN層6は空乏化し、p-GaN層6に含まれる固定電荷-によって、図2A、図2Bに示すように、バンドが引き上げられる。これにより、AlGaN/GaN-HEMT構造のGaN層とAlGaN層との界面の伝導帯のエネルギレベルECがフェルミレベルEFよりも高くなり、2DEGの発生が抑制され、ノーマリオフが実現される。なお、図2Aは、AlGaN/GaN-HEMT構造のGaN層及びAlGaN層のバンド構造を示しており、AlGaN層に発生するピエゾ分極及び自発分極によってGaN層とAlGaN層との界面に高濃度の2DEGが発生することを示している。一方、p-GaN層6の活性化領域10以外の領域10Aは活性化されておらず、この活性化されていない領域10Aの上にn-GaN層7が設けられている。つまり、チャネル領域の上方のドレイン電極12とゲート電極13との間及びソース電極11とゲート電極13との間に、p-GaN層6の活性化されていない領域10Aが設けられており、その上にn-GaN層7が設けられている。これは、以下の理由による。つまり、AlGaN/GaN-HEMT構造の上に、p-GaN層6の活性化されていない領域10A、即ち、i-GaN層が存在すると、図2A、図2Cに示すように、バンドが引き上げられる。このため、ドレイン電極12とゲート電極13との間及びソース電極11とゲート電極13との間のチャネル領域の抵抗が上昇してしまう。この結果、素子性能が低下することになる。そこで、p-GaN層6の活性化されていない領域10A、即ち、i-GaN層の上にn-GaN層7を設けることで、図2C、図3に示すように、バンドが押し下げられるようにしている。つまり、AlGaN/GaN-HEMT構造の上に存在するi-GaN層によって引き上げられたバンドが、空乏化したn-GaN層7に含まれる固定電荷によって、押し下げられるようにしている。これにより、AlGaN/GaN-HEMT構造のGaN層とAlGaN層との界面の伝導帯のエネルギレベルECが、p-GaN層6及びn-GaN層7を設けないAlGaN/GaN-HEMT構造の場合[図2A参照]と同程度になる。この結果、ドレイン電極12とゲート電極13との間及びソース電極11とゲート電極13との間のチャネル領域の低抵抗化を実現することができる。このように、ドレイン電極12とゲート電極13との間及びソース電極11とゲート電極13との間のp-GaN層6の活性化されていない領域10Aの上にn-GaN層7を設けることで、チャネル領域の低抵抗化を図ることができる。つまり、p-GaN層6及びn-GaN層7を設けることで、素子性能を低下させることなく、ノーマリオフを実現することが可能となる。なお、後述するように、n-GaN層7は、半導体装置の製造段階においては、p-GaN層6に活性化領域10を形成する際に、それ以外の領域でp-GaN層6から水素が脱離するのを防止する膜として機能する。つまり、n-GaN層7は、水素脱離防止膜としての機能を有するとともに、チャネル領域の低抵抗化を図る機能も有する。また、上述のように、窒化物半導体積層構造の上方に、p-GaN層6、n-GaN層7を積層した場合、p-GaN層6、n-GaN層7も含めて全体が窒化物半導体積層構造となる。この場合、窒化物半導体積層構造の表面がチャネル領域から遠ざかることになるため、電流コラプス現象を抑制することも可能である。また、後述するように、p-GaN層6に含まれるp型不純物を部分的に活性化すべく、光電気化学エッチングによってn-GaN層7に開口部を設ければ、チャネル領域の近傍にダメージのない高品質なデバイスを実現することが可能である。なお、ドライエッチングによってn-GaN層7に開口部を設ける場合には、p-GaN層6にダメージが入るおそれがあるが、チャネル領域から離れているため、デバイス特性に与える影響は少なく、チャネル領域の低抵抗化を図ることは可能である。また、上述のように、本実施形態では、窒化物半導体積層構造の上方に設けるp型窒化物半導体層とn型窒化物半導体層をいずれもGaN層6、7とし、同一の窒化物半導体材料を含むものとしている。このため、結晶欠陥が少なく、高品質のデバイスを実現できる。次に、本実施形態にかかる半導体装置の製造方法について、図4、図5を参照しながら説明する。まず、図4Aに示すように、半絶縁性SiC基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法などによって、核形成層2、i-GaN電子走行層3、i-AlGaNスペーサ層4、n-AlGaN電子供給層5、p-GaN層6、n-GaN層7を順次積層させて窒化物半導体積層構造を形成する。つまり、半絶縁性SiC基板1上に、核形成層2、i-GaN電子走行層3、i-AlGaNスペーサ層4、n-AlGaN電子供給層5を含む窒化物半導体積層構造GaN-HEMT結晶を形成する。続いて、この窒化物半導体積層構造上にp-GaN層6を形成し、このp-GaN層6上にn-GaN層7を形成する。このように、窒化物半導体積層構造、p-GaN層6、n-GaN層7を連続して形成する。また、ここでは、窒化物半導体積層構造上に形成するp型窒化物半導体層とn型窒化物半導体層をいずれもGaN層6、7とし、同一の窒化物半導体材料を含むものとしているため、結晶欠陥が少なく、高品質のデバイスを実現できる。ここで、i-GaN電子走行層3は、その厚さが例えば約3μm程度である。また、i-AlGaNスペーサ層4は、その厚さが例えば約5nm程度である。また、n-AlGaN電子供給層5は、その厚さが例えば約30nm程度であり、n型不純物として例えばSiを用い、そのドーピング濃度は例えば約5×1018cm-3程度である。また、p-GaN層6は、その厚さが例えば約20nm程度であり、p型不純物として例えばMgを用い、そのドーピング濃度は例えば約2×1019cm-3程度である。また、n-GaN層7は、その厚さが例えば約10nm程度であり、n型不純物として例えばSiを用い、そのドーピング濃度は例えば約5×1018cm-3程度である。次に、ウェハ全面、即ち、n-GaN層7の表面上に、例えばスパッタ法によって、SiO2膜8を形成する。その後、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域の下方に位置する領域に開口部を有するレジストマスク図示せずを形成し、このレジストマスクを用いて、図4Bに示すように、SiO2膜8のゲート電極形成予定領域の下方に位置する領域を除去する。これにより、n-GaN層7上に、ゲート電極形成予定領域の下方に位置する領域に開口部を有するSiO2膜8が形成される。この時、同時にウェハ全面に形成されているSiO2膜8の端部の一部も除去する図示せず。次に、SiO2膜8をマスクとして用いて、n-GaN層7の一部を除去する。つまり、n-GaN層7のゲート電極形成予定領域の下方に位置する領域を除去する。これにより、ゲート電極形成予定領域の下方に位置する領域に開口部を有するn-GaN層7が形成される。本実施形態では、ウェハの端部で露出しているn-GaN層7に電極を接続し、紫外線を照射しながら、水酸化カリウムKOH水溶液に浸漬し、光電気化学PEC;Photoelectrochemicalエッチングによって、n-GaN層7のみを選択的に除去する。この場合、GaNのバンドギャップに相当する波長よりも短い紫外線を照射する。これにより、GaN中に電子-正孔対が生成され、電子はバイアス印加によって引き抜かれ、残った正孔がGaNの表面側に移動する。そして、KOH水溶液のOH-イオンとの反応でGaN表面の酸化溶解を繰り返しながらGaNがエッチングされる。これにより、p-GaN層6にダメージを与えることなく、n-GaN層7のみを選択的に除去することができ、チャネル領域の近傍にダメージのない高品質なノーマリオフ型デバイスノーマリオフ型GaN-HEMTを実現することが可能である。なお、ここでは、光電気化学エッチングによってn-GaN層7を除去しているが、これに限られるものではなく、例えばドライエッチングによってn-GaN層7を除去しても良い。この場合、p-GaN層6にダメージが入るおそれがあるが、チャネル領域から離れているため、デバイス特性に与える影響は小さく、チャネル領域の低抵抗化を図ることは可能である。次に、ウェハ全面、即ち、p-GaN層6のゲート電極形成予定領域の下方に位置する領域の表面、n-GaN層7の側面及びSiO2膜8の表面上に、例えばスパッタ法によって、図4Cに示すように、SiO2膜保護膜9を形成する。つまり、表面全体をSiO2膜9でカバーする。このように、後述の活性化領域10を形成するための熱処理の前に、p-GaN層6及びn-GaN層7の表面を、保護膜としてのSiO2膜9で覆うことで、熱処理時にGaNから窒素が脱離蒸気化してしまうのを防止することができる。このため、保護膜としてのSiO2膜9を、窒素脱離防止膜ともいう。なお、SiO2膜9は、水素を通すため、水素脱離防止膜としては機能しない。次に、熱処理を行なって、p-GaN層6の一部、即ち、p-GaN層6のゲート電極形成予定領域の下方に位置する領域のp型不純物ここではMgを活性化させることで、p-GaN層6の一部に活性化領域10を形成する。なお、この熱処理を不純物活性化処理ともいう。例えば、窒素雰囲気中にて約600°Cから約1000°Cの間、例えば750°C程度で熱処理を行なって、p-GaN層6のゲート電極形成予定領域の下方に位置する領域のp型不純物を活性化させ、p-GaN層6に活性化領域10を形成する。上述のように、p-GaN層6上に形成されたn-GaN層7は、ゲート電極形成予定領域の下方に位置する領域に開口部を有する。つまり、p-GaN層6のゲート電極形成予定領域の下方に位置する領域はn-GaN層7で覆われておらず、それ以外の領域はn-GaN層7で覆われている。なお、p-GaN層6は、形成時の水素混入によって、p型不純物ここではMgは不活性な状態になっている。この状態で熱処理を行なうと、n-GaN層7で覆われている領域、即ち、p-GaN層6のゲート電極形成予定領域の下方に位置する領域以外の領域では、n-GaN層7によってp-GaN層6からの水素の脱離が阻害される。このため、n-GaN層7で覆われている領域では、p-GaN層6に添加されているp型不純物は活性化せず、不活性の状態のままとなる。一方、n-GaN層7で覆われていない領域、即ち、p-GaN層6のゲート電極形成予定領域の下方に位置する領域では、p-GaN層6から水素が脱離し、p-GaN層6に添加されているp型不純物は活性化する。このように、p-GaN層6のゲート電極形成予定領域の下方に位置する領域以外の領域をn-GaN層7で覆うことで、p-GaN層6のゲート電極形成予定領域の下方に位置する領域に添加されているp型不純物のみを選択的に活性化させることができる。つまり、p-GaN層6のゲート電極形成予定領域の下方に位置する領域以外の領域をn-GaN層7で覆うことで、p-GaN層6のゲート電極形成予定領域の下方に位置する領域のみを活性化領域10とし、それ以外の領域を不活性領域10Aとすることができる。この場合、n-GaN層7は、p-GaN層6からの水素の脱離を防止する膜、あるいは、p-GaN層6の活性化を防止する膜として機能する。このため、n-GaN層7を、水素脱離防止膜あるいは活性化防止膜ともいう。このようにして熱処理を行なった後、例えばウェットエッチングによって、図5Aに示すように、SiO2膜8、9を除去する。次に、図示していないが、例えばフォトリソグラフィ技術を用いて、素子間分離領域に開口部を有するレジストマスクを形成し、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。次に、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジストマスク図示せずを形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングによって、図5Bに示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のp-GaN層6、n-GaN層7を除去する。次に、例えばフォトリソグラフィ技術及び蒸着リフトオフ技術を用いて、図5Cに示すように、ソース電極形成予定領域及びドレイン電極形成予定領域にソース電極11及びドレイン電極12を形成する。つまり、n-AlGaN電子供給層5上に、Ta、Alを順に積層させてTa/Alからなるソース電極11及びドレイン電極12を形成する。この場合、Taの厚さは例えば約20nmとし、Alの厚さは例えば約200nmとすれば良い。そして、例えば窒素雰囲気中にて約400°Cから約1000°Cの間、例えば550°Cで熱処理を行ない、オーミック特性を確立する。次に、例えばフォトリソグラフィ技術及び蒸着リフトオフ技術を用いて、図5Dに示すように、ゲート電極形成予定領域にゲート電極13を形成する。つまり、p-GaN層6の活性化領域10上に、Ni、Auを順に積層させてNi/Alからなるゲート電極13を形成する。この場合、Niの厚さは例えば約30nmとし、Auの厚さは例えば約400nmとすれば良い。このように、p-GaN層6の活性化領域10にショットキー接合するゲート電極13を形成する。このようにして、p-GaN層6の活性化領域10上にゲート電極13を形成することで、ノーマリオフを実現することができる。その後、図示していないが、表面を例えばSiN膜などのパッシベーション膜で覆い、配線やパッド等を形成して、半導体装置GaN-HEMTが完成する。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現することができるという利点がある。なお、上述の実施形態では、窒化物半導体積層構造の上方に、p-GaN層6、n-GaN層7を設けているが、これに限られるものではなく、窒化物半導体積層構造の上方に、p型窒化物半導体層、n型窒化物半導体層を設ければ良い。ここで、p型窒化物半導体層は、GaN、AlN、InN結晶又はこれらの混晶を含むものであれば良く、n型窒化物半導体層は、GaN、AlN、InN結晶又はこれらの混晶を含むものであれば良い。例えば、p型窒化物半導体層は、AlGaN、InAlN、InGaN、InN、AlInGaNなどの窒化物半導体材料を含むものであれば良い。また、n型窒化物半導体層は、AlGaN、InAlN、InGaN、InN、AlInGaNなどの窒化物半導体材料を含むものであれば良い。但し、p型窒化物半導体層とn型窒化物半導体層を、同一の窒化物半導体材料を含むものとすることで、結晶欠陥を少なくすることができ、例えば抵抗や電流コラプスを抑え、高品質のデバイスを実現できることになる。また、上述の実施形態では、ゲート電極13を、p-GaN層6の活性化領域10上に設けられているが、これに限られるものではなく、ゲート電極13は活性化領域10の上方に設けられていれば良い。つまり、上述の実施形態では、ゲート電極13がp-GaN層6の活性化領域10にショットキー接合している接合型電界効果トランジスタを例に挙げて説明しているが、これに限られるものではない。例えば図6に示すように、ゲート電極13とp-GaN層6の活性化領域10との間にゲート絶縁膜14を備えるMISMetalInsulatorSemiconductor型電界効果トランジスタとして構成することもできる。なお、図6では、上述の実施形態のもの図1参照と同一のものには同一の符号を付している。この場合、上述の実施形態にかかる半導体装置の製造方法において、ソース電極11及びドレイン電極12を形成し、オーミック特性を確立するための熱処理を行なった後、ゲート電極13を形成する前に、ゲート絶縁膜14を形成すれば良い。例えば、ウェハ全面、即ち、p-GaN層6の活性化領域10の表面、n-GaN層7の表面並びにソース電極11及びドレイン電極12の表面上に、ゲート絶縁膜14を形成し、このゲート絶縁膜14上に、上述の実施形態と同様に、ゲート電極13を形成すれば良い。ここで、ゲート絶縁膜14の厚さは約2nmから約200nmの間、例えば約10nmとすれば良い。また、ゲート絶縁膜14は、例えばALD法、プラズマCVD法、スパッタ法などを用いて形成することができる。また、ゲート絶縁膜14の材料としては、例えばSi、Al、Hf、Zr、Ti、Ta、Wの酸化物、窒化物又は酸窒化物を用いることができる。例えばAlO膜とすれば良い。また、窒化物半導体積層構造は、上述の実施形態のものに限られるものではなく、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造であれば、他の窒化物半導体積層構造であっても良い。例えば、窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、例えば、窒化物半導体積層構造の材料は、GaN、AlN、InN結晶又はこれらの混晶を含むものであれば良い。なお、窒化物半導体積層構造を半導体エピタキシャル構造ともいう。また、上述の実施形態では、SiC基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Si基板、GaN基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、n型導電性やp型導電性の基板を用いても良い。また、例えば、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造は、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造の具体例に限られるものではなく、他の層構造であっても良い。例えば、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態のソース電極、ドレイン電極及びゲート電極の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。また、例えば、上述の実施形態では、ソース電極及びドレイン電極のオーミック特性を得るために熱処理を行なっているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、ソース電極及びドレイン電極のオーミック特性を得るための熱処理は行なわなくても良い。また、上述の実施形態では、ゲート電極に熱処理を施していないが、ゲート電極に熱処理を施しても良い。[第2実施形態]次に、第2実施形態にかかる半導体装置及びその製造方法、電源装置について、図7、図8を参照しながら説明する。本実施形態にかかる半導体装置は、上述の第1実施形態及び変形例のいずれかの半導体装置GaN-HEMTを半導体チップとして備える半導体パッケージである。なお、半導体チップをHEMTチップともいう。以下、ディスクリートパッケージを例に挙げて説明する。本半導体装置は、図7に示すように、上述の第1実施形態及び変形例のいずれかの半導体チップ14を搭載するステージ30と、ゲートリード17と、ソースリード19と、ドレインリード18と、ボンディングワイヤ16ここではAlワイヤと、封止樹脂20とを備える。なお、封止樹脂をモールド樹脂ともいう。そして、ステージ30上に搭載された半導体チップ14のゲートパッド31、ソースパッド32及びドレインパッド33は、それぞれ、ゲートリード17、ソースリード19及びドレインリード18に、Alワイヤ16によって接続されており、これらが樹脂封止されている。ここでは、半導体チップ14の基板裏面がダイアタッチ剤15ここでははんだによって固定されたステージ30は、ドレインリード18と電気的に接続されている。なお、これに限られるものではなく、ステージ30がソースリード19と電気的に接続されるようにしても良い。次に、本実施形態にかかる半導体装置ディスクリートパッケージの製造方法について説明する。まず、上述の第1実施形態及び変形例のいずれかの半導体チップ14GaN-HEMTを、例えばダイアタッチ剤15ここでははんだを用いてリードフレームのステージ30上に固定する。次に、例えばAlワイヤ16を用いたボンディングによって、半導体チップ14のゲートパッド31をゲートリード17に接続し、ドレインパッド33をドレインリード18に接続し、ソースパッド32をソースリード19に接続する。その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。このようにして、半導体装置ディスクリートパッケージを作製することができる。なお、ここでは、半導体チップ14の各パッド31~33を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。次に、上述のGaN-HEMTを含む半導体パッケージを備える電源装置について、図8を参照しながら説明する。以下、サーバに用いられる電源装置に備えられるPFCpowerfactorcorrection回路に、上述の半導体パッケージに含まれるGaN-HEMT図1参照を用いる場合を例に挙げて説明する。本PFC回路は、図8に示すように、ダイオードブリッジ26と、チョークコイル22と、第1コンデンサ24と、上述の半導体パッケージに含まれるGaN-HEMT21と、ダイオード23と、第2コンデンサ25とを備える。ここでは、本PFC回路は、回路基板上に、ダイオードブリッジ26、チョークコイル22、第1コンデンサ24、上述の半導体パッケージに含まれるGaN-HEMT21、ダイオード23、及び、第2コンデンサ25が実装されて構成されている。本実施形態では、上述の半導体パッケージのドレインリード18、ソースリード19及びゲートリード17が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたPFC回路に、上述の半導体パッケージに含まれるGaN-HEMT21が接続されている。そして、本PFC回路では、GaN-HEMT21のドレイン電極Dに、チョークコイル22の一方の端子及びダイオード23のアノード端子が接続されている。また、チョークコイル22の他方の端子には第1コンデンサ24の一方の端子が接続され、ダイオード23のカソード端子には第2コンデンサ25の一方の端子が接続されている。そして、第1コンデンサ24の他方の端子、GaN-HEMT21のソース電極S及び第2コンデンサ25の他方の端子が接地されている。また、第1コンデンサ24の両端子には、ダイオードブリッジ26の一対の端子が接続されており、ダイオードブリッジ26の他の一対の端子は、交流AC電圧が入力される入力端子に接続されている。また、第2コンデンサ25の両端子は、直流DC電圧が出力される出力端子に接続されている。また、GaN-HEMT21のゲート電極Gには、図示しないゲートドライバが接続されている。そして、本PFC回路では、ゲートドライバによってGaN-HEMT21を駆動することで、入力端子から入力されたAC電圧を、DC電圧に変換して、出力端子から出力するようになっている。したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第1実施形態及び変形例のいずれかの半導体チップ56を備えるため、信頼性の高い電源装置を構築することができるという利点がある。なお、ここでは、上述の半導体装置GaN-HEMT又はGaN-HEMTを含む半導体パッケージを、サーバに用いられる電源装置に備えられるPFC回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置GaN-HEMT又はGaN-HEMTを含む半導体パッケージを、サーバ以外のコンピュータなどの電子機器電子装置に用いても良い。また、上述の半導体装置半導体パッケージを、電源装置に備えられる他の回路例えばDC-DCコンバータなどに用いても良い。[その他]なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。付記1キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、前記窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するp型窒化物半導体層と、前記p型窒化物半導体層の前記不活性領域上に設けられたn型窒化物半導体層と、前記p型窒化物半導体層の前記活性化領域の上方に設けられたゲート電極とを備えることを特徴とする半導体装置。付記2前記活性化領域は、固定電荷を有する領域であり、前記不活性領域は、固定電荷を有しない領域であることを特徴とする、付記1に記載の半導体装置。付記3前記p型窒化物半導体層と前記n型窒化物半導体層は、同一の窒化物半導体材料を含むことを特徴とする、付記1又は2に記載の半導体装置。付記4前記p型窒化物半導体層は、GaN、AlN、InN結晶又はこれらの混晶を含み、前記n型窒化物半導体層は、GaN、AlN、InN結晶又はこれらの混晶を含むことを特徴とする、付記1~3のいずれか1項に記載の半導体装置。付記5前記p型窒化物半導体層は、p型GaN層であり、前記n型窒化物半導体層は、n型GaN層であることを特徴とする、付記1~4のいずれか1項に記載の半導体装置。付記6前記p型窒化物半導体層の前記活性化領域と前記ゲート電極とがショットキー接合されていることを特徴とする、付記1~5のいずれか1項に記載の半導体装置。付記7前記p型窒化物半導体層の前記活性化領域と前記ゲート電極との間にゲート絶縁膜を備えることを特徴とする、付記1~5のいずれか1項に記載の半導体装置。付記8前記窒化物半導体積層構造は、GaN、AlN、InN結晶又はこれらの混晶を含むことを特徴とする、付記1~7のいずれか1項に記載の半導体装置。付記9付記1~8のいずれか1項に記載の構成を備える半導体チップを搭載するステージと、前記半導体チップのゲートパッドに接続されたゲートリードと、前記半導体チップのソースパッドに接続されたソースリードと、前記半導体チップのドレインパッドに接続されたドレインリードと、封止樹脂とを備えることを特徴とする半導体装置。付記10付記1~9のいずれか1項に記載の半導体装置を備えることを特徴とする電源装置。付記11キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、前記窒化物半導体積層構造の上方にp型窒化物半導体層を形成し、前記p型窒化物半導体層上にn型窒化物半導体層を形成し、前記n型窒化物半導体層の一部を除去し、熱処理を行なって前記p型窒化物半導体層の一部に活性化領域を形成し、前記p型窒化物半導体層の前記活性化領域の上方にゲート電極を形成することを特徴とする半導体装置の製造方法。付記12前記n型窒化物半導体層の一部を除去する工程において、光電気化学エッチングによって前記n型窒化物半導体層の一部を除去することを特徴とする、付記11に記載の半導体装置の製造方法。付記13前記活性化領域を形成する前に、前記p型窒化物半導体層及び前記n型窒化物半導体層の表面を覆う保護膜を形成し、前記活性化領域を形成した後に、前記保護膜を除去することを特徴とする、付記11又は12に記載の半導体装置の製造方法。付記14前記窒化物半導体積層構造、前記p型窒化物半導体層、前記n型窒化物半導体層を連続して形成することを特徴とする、付記11~13のいずれか1項に記載の半導体装置の製造方法。付記15前記n型窒化物半導体層を形成する工程において、前記p型窒化物半導体層と同一の窒化物半導体材料を用いて前記n型窒化物半導体材料を形成することを特徴とする、付記11~14のいずれか1項に記載の半導体装置の製造方法。付記16前記p型窒化物半導体層を形成する工程において、GaN、AlN、InN結晶又はこれらの混晶を含むp型窒化物半導体層を形成し、前記n型窒化物半導体層を形成する工程において、GaN、AlN、InN結晶又はこれらの混晶を含むn型窒化物半導体層を形成することを特徴とする、付記11~15のいずれか1項に記載の半導体装置の製造方法。付記17前記p型窒化物半導体層を形成する工程において、p型GaN層を形成し、前記n型窒化物半導体層を形成する工程において、n型GaN層を形成することを特徴とする、付記11~16のいずれか1項に記載の半導体装置の製造方法。付記18前記ゲート電極を形成する工程において、前記p型窒化物半導体層の前記活性化領域にショットキー接合するゲート電極を形成することを特徴とする、付記11~17のいずれか1項に記載の半導体装置の製造方法。付記19前記活性化領域を形成した後、前記ゲート電極を形成する前に、ゲート絶縁膜を形成することを特徴とする、付記11~17のいずれか1項に記載の半導体装置の製造方法。付記20前記窒化物半導体積層構造を形成する工程において、GaN、AlN、InN結晶又はこれらの混晶を含む窒化物半導体積層構造を形成することを特徴とする、付記11~19のいずれか1項に記載の半導体装置の製造方法。