キャリア増幅手段とピーク増幅手段とを設け、入力信号を前記キャリア増幅手段と前記ピーク増幅手段に分配し、前記キャリア増幅手段の出力と前記ピーク増幅手段の出力とを合成して出力するドハティ増幅器であって、直流電圧を生成する直流電源と、前記直流電源からの直流電圧を所定のオフセット電圧だけオフセットさせる電圧オフセット手段とを設け、前記キャリア増幅手段に対するバイアス電圧及び前記ピーク増幅手段に対するバイアス電圧を、前記直流電源及び前記電圧オフセット手段から印加することを特徴とするドハティ増幅器。前記キャリア増幅手段とピーク増幅手段として、デバイスに関する共通要素を有するものを用いることを特徴とする請求項1に記載のドハティ増幅器前記デバイスに関する共通要素は、ウェハロット、製造時期であることを特徴とする請求項2に記載のドハティ増幅器。前記キャリア増幅手段とピーク増幅手段は、同一パッケージに実装されることを特徴とする請求項1に記載のドハティ増幅器。前記電圧オフセット手段は、前記直流電源からの直流電圧から所定のオフセット電圧を減算する減算手段を含むことを特徴とする請求項1に記載のドハティ増幅器。前記電圧オフセット手段は、前記直流電源からの直流電圧と所定のオフセット電圧を加算する加算手段を含むことを特徴とする請求項1に記載のドハティ増幅器。前記直流電源からの直流電圧を前記キャリア増幅手段に対するバイアス電圧とし、前記電圧オフセット手段により前記直流電源からの直流電圧をオフセットさせて、前記ピーク増幅手段に対するバイアス電圧とすることを特徴とする請求項1に記載のドハティ増幅器。前記直流電源からの直流電圧を前記ピーク増幅手段に対するバイアス電圧とし、前記電圧オフセット手段により前記直流電源からの直流電圧をオフセットさせて前記キャリア増幅終段に対するバイアス電圧とすることを特徴とする請求項1に記載のドハティ増幅器。キャリア増幅手段とピーク増幅手段とを設け、入力信号を前記キャリア増幅手段と前記ピーク増幅手段に分配し、前記キャリア増幅手段の出力と前記ピーク増幅手段の出力とを合成して出力するドハティ増幅器のバイアス設定方法であって、直流電源からの直流電圧により前記キャリア増幅手段又は前記ピーク増幅手段に対するバイアス電圧を設定し、前記直流電源からの直流電圧をオフセットさせて、前記ピーク増幅手段又は前記キャリア増幅手段に対するバイアス電圧を設定することを特徴とするドハティ増幅器のバイアス設定方法。このように、一般的なドハティ増幅器では、ピーク増幅器513を構成するFETのゲートに供給するバイアス電圧を、予め決められた固定値となるように調整を行っている。ところが、FETのゲート電圧に対するドレイン電流特性には、同一種類のFETでも、ウェハロットの違い、製造時期の違い等により、ばらつきがある。このため、ピーク増幅器513に対するバイアス電圧を固定値に設定すると、使用するFETの特性によっては、利得特性や効率特性が劣化してしまう場合がある。つまり、図17は、FETのゲート電圧に対するドレイン電流特性のばらつきを示すものである。図17は、デバイスQ101、デバイスQ102、デバイスQ103の3つのFETを使用し、その特性を比較したものである。これらのデバイスQ101、Q102、Q103は、同一種類のFETであるが、ウェハロットの違い、製造時期の違い等により、ゲート電圧に対するドレイン電流の特性にばらつきが生じている。図17において、デバイスQ101のFETはそのピンチオフ電圧Vpは1.5Vであり、デバイスQ102のFETはそのピンチオフ電圧Vpが2.0V、デバイスQ103のFETはそのピンチオフ電圧Vpが2.5Vである。このように、特性のばらつきにより、同じドレイン電流を流すためのゲート電圧は、0.1V~1V程度の範囲で異なり、また、ピンチオフ電圧Vpも、同じように、0.1V~1V程度の範囲で異なっている。例えば、ピーク増幅器513として、図17におけるデバイスQ103のFETを使い、バイアス電圧として2.0Vをそのゲートに印加したとする。デバイスQ103のFETのピンチオフ電圧Vpは2.5Vであるから、2.0Vのバイアス電圧はピンチオフ電圧Vp以下である。したがって、無信号時にはドレイン電流は流れない。ところが、同じ条件で、ピーク増幅器513として、図17におけるデバイスQ101のFETを使用したとする。デバイスQ101のFETのピンチオフ電圧Vpは1.5Vであり、2.0Vのバイアス電圧は、ピンチオフ電圧Vpより大きくなってしまう。したがって、無信号時にも、100mA程度のドレイン電流が流れてしまい、ドハティ増幅器の効率を低下させてしまう。図18及び図19は、あるデバイスのFETを使用して、図14に示したようなドハティ増幅器を構成し、ピーク増幅器513に対するバイアス電圧ゲート電圧を0.4V~2.0Vまで、0.4Vステップで変化させたときの出力信号電力に対する利得特性と、出力信号電力に対する効率特性をシミュレーションした結果である。図18が出力信号電力に対する利得特性を示し、図19が出力信号電力に対する効率特性である。前述したピーク増幅器513のバイアスをある固定のゲート電圧値に設定している構成において、FETのゲート電圧に対するドレイン電流特性がばらついた場合のドハティ増幅器への特性寄与は、図18及び図19に示すように、ピーク増幅器513のゲート電圧を変化させた場合のドハティ増幅器への特性寄与とほぼ等価となる。図18及び図19の特性結果から、例えば定格出力信号電力レベルと仮定した45dBmでの特性を見ると、ピーク増幅器513のゲート電圧が0.4V~2.0Vの範囲で変化するのに伴い、利得は16dB~16.5dBと0.5dB変化し、効率は42~35と7ポイントも変化することがわかる。この特性変化を抑圧し、ドハティ増幅器のRF特性を安定化するためには、ピーク増幅器513を構成するFETのピンチオフ電圧Vpと、ピーク増幅器513に印加するバイアス電圧の差を一定に保つことが望ましい。ピーク増幅器513として使用するFETのゲート電圧に対するドレイン電流特性を個々に測定し、その結果に応じて、ピーク増幅器513のゲートに供給する直流電源526の電圧を個々に調整すれば、ドハティ増幅器のRF特性を安定化することは可能である。しかしながら、FETのゲート電圧に対するドレイン電流特性を1つ1つ測定して、更に測定結果からVpを正確に読み取り、その結果に応じて、ピーク増幅器513のゲート電圧供給する直流電源526の電圧1つ1つの調整していくのでは、調整の工数が増加し、生産性が低下し、また、コストアップになる。上述の課題を鑑み、本発明は、FETのゲート電圧に対するドレイン電流特性がばらつきがある場合にも、バイアス電圧を最適に設定できると共に、調整工数が削減でき、コストダウンを図ることができるドハティ増幅器及びドハティ増幅器のバイアス設定方法を提供することを目的とする。上述の課題を解決するために、本発明に係るドハティ増幅器は、キャリア増幅手段とピーク増幅手段とを設け、入力信号をキャリア増幅手段とピーク増幅手段に分配し、キャリア増幅手段の出力とピーク増幅手段の出力とを合成して出力するドハティ増幅器であって、直流電圧を生成する直流電源と、直流電源からの直流電圧を所定のオフセット電圧だけオフセットさせる電圧オフセット手段とを設け、キャリア増幅手段に対するバイアス電圧及びピーク増幅手段に対するバイアス電圧を、直流電源及び電圧オフセット手段から印加することを特徴とする。本発明に係るドハティ増幅器のバイアス設定方法は、キャリア増幅手段とピーク増幅手段とを設け、入力信号をキャリア増幅手段とピーク増幅手段に分配し、キャリア増幅手段の出力とピーク増幅手段の出力とを合成して出力するドハティ増幅器のバイアス設定方法であって、直流電源からの直流電圧によりキャリア増幅手段又はピーク増幅手段に対するバイアス電圧を設定し、直流電源からの直流電圧をオフセットさせて、ピーク増幅手段又はキャリア増幅手段に対するバイアス電圧を設定することを特徴とする。本発明によれば、ピーク増幅器に対するバイアス電圧を、直流電源からの直流電圧を所定のオフセット電圧Voffsetだけオフセットさせて、生成している。これにより、増幅器を構成するFETの特性のばらつきに係わらず、ピーク増幅器のバイアス電圧を最適に設定することができる。また、本発明によれば、キャリア増幅器のバイアス設定と同時にピーク増幅器のバイアス設定ができ、ドハティ増幅器のバイアス調整手順を簡素化できる。また、本発明によれば、ピーク増幅器用の直流電源が不要となり、回路規模の削減及びコストダウンを図ることができる。以下、本発明の実施の形態について図面を参照しながら説明する。図1は、本発明の第1の実施形態に係るドハティ増幅器の構成を示すブロック図である。図1に示すように、本発明の第1の実施形態に係るドハティ増幅器1は、入力電力分配回路11と、キャリア増幅器12と、ピーク増幅器13と、出力電力合成回路14とを有している。入力電力分配回路11は、RF入力端子21からのRF信号を2つの経路に分配して出力する。入力電力分配回路11の一方の出力は、DCデカップリングコンデンサ22を介して、キャリア増幅器12を構成するFETのゲートに供給される。入力電力分配回路11の他方の出力は、DCデカップリングコンデンサ23を介して、ピーク増幅器13を構成するFETのゲートに供給される。キャリア増幅器12は、例えばFETを用いた電力増幅器であり、入力電力分配回路11からの入力RF信号を常時増幅する。キャリア増幅器12を構成するFETのゲートには、直流電源24から、チョークコイル25を介して、バイアス電圧が印加される。キャリア増幅器12に対するバイアス電圧は、A級、AB級、又はB級バイアスとなるように設定される。また、キャリア増幅器12を構成するFETのドレインには、直流電源28から、チョークコイル29を介して、所望の直流電圧例えば28Vが印加される。また、直流電源24からの直流電圧は、電圧オフセット回路26に供給される。電圧オフセット回路26は、直流電源24からの直流電圧を所定電圧だけオフセットさせて、ピーク増幅器13に対するバイアス電圧を生成する。ピーク増幅器13は、例えばFETを用いた電力増幅器であり、入力電力分配回路11からの入力RF信号のピークを増幅する。ピーク増幅器13を構成するFETのゲートには、電圧オフセット回路26から、チョークコイル27を介して、バイアス電圧が印加される。ピーク増幅器13に対するバイアス電圧は、C級バイアスとなるように設定される。また、ピーク増幅器13を構成するFETのドレインには、チョークコイル30を介して、所望の直流電圧例えば28Vが印加される。ここで、キャリア増幅器12とピーク増幅器13とでは、ウェハロットや製造時期等のデバイスに関する共通要素を持つものを用いられる。キャリア増幅器12の出力信号は、DCデカップリングコンデンサ31を介して、出力電力合成回路14に供給される。また、ピーク増幅器13の出力信号は、DCデカップリングコンデンサ32を介して、出力電力合成回路14に供給される。出力電力合成回路14は、キャリア増幅器12の出力信号とピーク増幅器13の出力信号とを合成し、出力端子33から出力する。このように、本発明の第1の実施形態に係るドハティ増幅器では、キャリア増幅器12に対するバイアス電圧は、直流電源24から供給される。一方、ピーク増幅器13に対するバイアス電圧は、直流電源24からの直流電圧を所定のオフセット電圧だけオフセットさせることで電圧オフセット回路26により生成され、電圧オフセット回路26からピーク増幅器13を構成するFETのゲートに供給される。このような構成とすることにより、増幅器を構成するFETの特性のばらつきに係わらず、ピーク増幅器13のバイアス電圧を最適に設定することができる。また、キャリア増幅器12を構成するFETのゲートに印加するバイアス電圧を調整することで、同時に、ピーク増幅器13を構成するFETのゲートに供給するバイアス電圧も調整でき、調整工数を削減することができる。このことについて、以下に説明する。図2A及び図2Bは、増幅器を構成するFETのゲート電圧に対するドレイン電流の関係を示したものである。図2A及び図2Bにおいて、横軸はゲート電圧を示し、縦軸はドレイン電流を示している。ゲート電圧に対するドレイン電流の関係の特性は、ウェハロットの違い、製造時期の違い等により、ばらつきがある。図2Aは、FETとしてデバイスQ1を使用したときの特性であり、図2BはFETとしてデバイスQ2を使用したときの特性を示している。図2Aに示すように、デバイスQ1のFETを使用した場合、そのピンチオフ電圧Vpは2.0Vである。また、図2Bに示すように、デバイスQ2のFETを使用した場合、そのピンチオフ電圧Vpは2.5Vである。このように、この例では、ピンチオフ電圧に、0.5Vのばらつきが生じている。図2A及び図2Bに示すように、増幅器を構成するFETの特性にはばらつきがあるが、例えば同ウェハロットであることや、製造時期が同じであることなど、デバイス製造に関する共通要素を持つ場合には、ゲート電圧に対するドレイン電流特性がほぼ揃っていることが期待できる。ここでは、キャリア増幅器12とピーク増幅器13とでデバイス製造に関する共通要素を持つFETが使用されており、キャリア増幅器12を構成するFETの特性とピーク増幅器13を構成するFETの特性は殆ど等しいとする。今、キャリア増幅器12に対するバイアス電圧を、そのドレイン電流が1Aになるように設定するものとする。また、オフセット電圧VoffsetをVoffset=1.7Vとする。そして、キャリア増幅器12及びピーク増幅器13として、デバイスQ1のような特性のものを使用したとする。キャリア増幅器12及びピーク増幅器13として、デバイスQ1のFETを使用した場合には、図2Aに示した特性から、ドレイン電流が1Aとなるときのゲート電圧は2.7Vである。よって、直流電源24の直流電圧Vg1は、Vg1=2.7Vに設定される。一方、電圧オフセット回路26は、直流電源24からの直流電圧Vg1を、オフセット電圧Voffsetだけオフセットした電圧Vg1-Voffsetを生成する。ここで、直流電源24からの直流電圧Vg1は、Vg1=2.7Vであり、オフセット電圧Voffsetは、Voffset=1.7Vであるから、電圧オフセット回路26から出力される直流電圧Vg2は、Vg2=Vg1-Voffset=2.7V-1.7V=1.0Vとなる。この電圧オフセット回路26から出力される直流電圧Vg2Vg2=1.0Vがピーク増幅器13のゲートに印加される。図2Aの特性から、デバイスQ1のFETのピンチオフ電圧はVp=2.0Vである。したがって、このときピーク増幅器13のゲートに印加される電圧Vg2=1.0Vと、ピンチオフ電圧Vp=2.0Vとの差は、2.0V-1.0V=1.0Vとなる。次に、同様の条件で、キャリア増幅器12及びピーク増幅器13として使用するFETを、デバイスQ2のFETに変更したとする。キャリア増幅器12及びピーク増幅器13として、デバイスQ2のFETを使用した場合には、図2Bに示した特性から、ドレイン電流が1Aとなるときのゲート電圧は3.2Vである。よって、直流電源24からの直流電圧Vg1はVg1=3.2Vに設定される。直流電源24からの直流電圧Vg1は、Vg1=3.2Vであり、オフセット電圧VoffsetはVoffset=1.7Vであるから、電圧オフセット回路26から出力される直流電圧Vg2は、Vg2=3.2V-1.7V=1.5Vとなる。この電圧オフセット回路26から出力される直流電圧Vg2Vg2=1.5Vがバイアス電圧としてピーク増幅器13のゲートに印加される。図2Bの特性から、デバイスQ2のFETのピンチオフ電圧はVp=2.5Vである。したがって、このときピーク増幅器13のゲートに印加される電圧Vg2=1.5Vと、このときのピンチオフ電圧Vp=2.5Vとの差は、2.5V-1.5V=1.0Vとなる。このように、デバイスQ1のFETを使った場合も、デバイスQ2のFETを使った場合も、ピーク増幅器13に設定されるバイアス電圧のピンチオフ電圧Vpとの差は殆ど同じである。すなわち、デバイスQ1のFETを使った場合も、デバイスQ2のFETを使った場合も、ピーク増幅器13に対するバイアスは、同等に設定されたことになる。このように、本発明の第1の実施形態では、FETの特性のばらつきがあっても、キャリア増幅器12のバイアス電圧を生成する直流電源24の電圧を最適に設定することで、同時に、ピーク増幅器13のバイアス電圧が最適に設定される。図3は、本発明の第1の実施形態に係るドハティ増幅器のバイアス調整手順を示すフローチャートである。図3に示すように、ドハティ増幅器のバイアス調整を行う場合には、調整者は、直流電源28によりキャリア増幅器12及びピーク増幅器13を構成するFETのドレインに直流電圧を印加するステップS1。次に、調整者は、直流電源24によりキャリア増幅器12を構成するFETのゲートに電圧を印加し、そのドレイン電流を観測し、キャリア増幅器12を構成するFETのドレイン電流が所望の電流となるように、直流電源24の電圧を調整して、キャリア増幅器12を構成するFETのゲートに供給するバイアス電圧を設定する。これにより、同時に、ピーク増幅器13を構成するFETのゲートに供給するバイアス電圧も、最適に調整されることになるステップS2。このように、本発明の第1の実施形態では、キャリア増幅器12とピーク増幅器13とでウェハロットや製造時期等のデバイスに関する共通要素を持つものを用い、ピーク増幅器13に対するバイアスとなる直流電圧Vg2がキャリア増幅器12に対するバイアス電圧となる直流電圧Vg1と、所定のオフセット電圧Voffsetとから生成している。これにより、増幅器を構成するFETの特性のばらつきに係わらず、ピーク増幅器13に設定されるバイアス電圧のピンチオフ電圧Vpとの差は同じになり、FETのばらつきがあっても、ピーク増幅器13のバイアス電圧を最適に設定することができる。また、本発明の第1の実施形態では、キャリア増幅器12を構成するFETのゲートに印加するバイアス電圧を調整することで、同時に、ピーク増幅器13を構成するFETのゲートに供給するバイアス電圧も調整できるため、調整工数を削減することができる。更に、ピーク増幅器13のバイアス設定のための電源が不要になる。次に、本発明の第1の実施形態における電圧オフセット回路26について説明する。上述のように、電圧オフセット回路26は、直流電源24からの直流電圧を所定電圧だけオフセットさせて、ピーク増幅器13に対するバイアス電圧を生成する。このような電圧オフセット回路26は、直流電源24からの直流電圧から正のオフセット電圧を減算する構成により、又は直流電源24からの直流電圧と負のオフセット電圧とを加算する構成により実現できる。図4は、本発明の第1の実施形態に係るドハティ増幅器におけるオフセット回路26の第1の例である。この例は、直流電源24からの直流電圧から正のオフセット電圧を減算して、ピーク増幅器13に対するバイアス電圧を生成するものである。図4において、減算回路42には、直流電圧Vg1が供給されると共に、オフセット電源41からの正のオフセット電圧Voffsetが供給される。減算回路42により、直流電圧Vg1からオフセット電圧Voffsetが減算され、ピーク増幅器13に対するバイアス電圧Vg2=Vg1-Voffsetが生成される。図5は、図4に示すような電圧オフセット回路26の具体的な構成を示すものである。図5に示すように、減算回路42は、演算増幅器51と、抵抗52~抵抗55により構成できる。図5において、演算増幅器51の反転入力端子には、抵抗52を介して、オフセット電源41が接続される。オフセット電源41からは、オフセット電圧Voffsetが印加される。また、演算増幅器51の反転入力端子とその出力端子の間に、抵抗53が接続される。演算増幅器51の非反転入力端子と、入力端子56との間に、抵抗54が接続される。入力端子56には、直流電圧Vg1が供給される。また、演算増幅器51の非反転入力端子と接地間に、抵抗55が接続される。このような構成では、抵抗52~55の抵抗値R1を全て等しく設定すると、演算増幅器51により減算回路が構成され、出力端子57からは、直流電圧Vg1と、オフセット電圧Voffsetとの差電圧が出力電圧Voutとして得られるVout=Vg1-Voffset。図6は、本発明の第1の実施形態に係るドハティ増幅器における電圧オフセット回路26の第2の例である。この例は、直流電源24からの直流電圧Vg1と負のオフセット電圧を加算して、ピーク増幅器13に対するバイアス電圧を生成するものである。図6において、加算回路62には、直流電圧Vg1が供給されると共に、オフセット電源61からの負のオフセット電圧-Voffsetが供給される。加算回路62により、直流電圧Vg1とオフセット電源41からの負のオフセット電圧-Voffsetが加算され、ピーク増幅器13に対するバイアス電圧Vg2=Vg1-Voffsetが生成される。図7は、図6に示すような電圧オフセット回路26の具体的な構成を示すものである。図7に示すように、このような加算回路62は、演算増幅器71及び72と、抵抗73~抵抗75、抵抗76及び77により構成できる。図7において、演算増幅器71の反転入力端子は、抵抗73を介して、オフセット電源61に接続される。オフセット電源61からは、負のオフセット電圧-Voffsetが出力される。また、演算増幅器71の反転入力端子は、抵抗74を介して、入力端子78に接続される。入力端子78には、直流電圧Vg1が供給される。また、演算増幅器71の出力端子とその反転出力端子との間に、抵抗75が接続される。演算増幅器71の非反転入力端子が接地される。このような構成では、抵抗73~抵抗75の抵抗値R2を全て同一にすると、演算増幅器71、抵抗73~抵抗75により反転加算回路が構成される。これにより、演算増幅器71からは、直流電圧Vg1と、負のオフセット電圧-Voffsetとが加算され、これが反転された出力、-Vg1-Voffsetが出力される。演算増幅器71の出力端子と演算増幅器72の反転入力端子との間に、抵抗76が接続される。演算増幅器72の出力端子とその反転入力端子との間に、抵抗77が接続される。演算増幅器72の非反転入力端子が接地される。このような構成では、抵抗76と抵抗77の抵抗値R3を同一にすると、演算増幅器72と、抵抗76及び77により、ゲイン1の反転増幅器が構成される。これにより、演算増幅器71の出力電圧、-Vg1-Voffsetは、演算増幅器72により反転され、出力端子79からは、直流電圧Vg1と、オフセット電圧Voffsetとの差電圧が出力電圧Voutとして得られるVout=Vg1-Voffset。なお、キャリア増幅器12やピーク増幅器13としてFETを用いた場合には、ゲートのインピーダンスは高い。また、直流電源24の出力インピーダンスは、十分な電流を供給でき、インピーダンスは低い。このように、直流電源の出力インピーダンスが低く、Voutに接続される回路の入力インピーダンスが高い場合には、電圧オフセット回路26として、図8に示すような、抵抗81及び抵抗82からなる回路を用いても良い。オフセット電源83からはオフセット電圧Voffset’が出力される。入力端子84には、直流電圧Vg1が供給される。図8に示すような、電圧オフセット回路26の第3の例では、抵抗81の抵抗値をR4、抵抗82の抵抗値をR5とすると、出力端子85からの出力電圧はVout=Vg1R4/R4R5-Voffset’R5/R4R5[V]となる。また、直流電源の出力インピーダンスが低く、Voutに接続される回路の入力インピーダンスが高い場合には、電圧オフセット回路26として、図9に示すような、抵抗91及び抵抗92からなる回路を用いても良い。入力端子93には、直流電圧Vg1が供給される。図9に示すような、電圧オフセット回路26の第4の例では、抵抗91の抵抗値をR6、抵抗92の抵抗値をR7とすると、その出力電圧はVout=Vg1R6/R6R7[V]となる。このような電圧オフセット回路例の出力電圧は、電圧オフセット回路1の出力電圧をVg1-Voffsetとするためには必ずしも好適ではないが、固定バイアスの場合と比較すれば、FETのゲート電圧に対するドレイン電流特性のばらつきを吸収する方向に作用し、更に演算増幅器が不要、若しくは演算増幅器も直流電源も不要な簡素な回路構成で実現できる利点がある。なお、上述の例では、キャリア増幅器12及びピーク増幅器13としてFET使用した例について説明しているが、本発明は、FETを使用したものに限ったものではなく、キャリア増幅器12及びピーク増幅器13として、バイポーラトランジスタを用いたものであっても構わない。また、本発明は、そのプロセスについても、LDMOSLaterallyDiffusedMetalOxideSemiconductorであってもHEMTHighElectronMobilityTransistorであってもHBTHeterojunctionBipolarTransistorであっても、その他のプロセスであっても問題なく、半導体材料としてシリコンであっても、化合物半導体であっても、他の半導体材料であっても良い。特に好適な実施形態としては、キャリア増幅器12とピーク増幅器13が1つのパッケージに実装されたドハティ増幅器のバイアス回路への適用が挙げられる。図10は、本発明の第2の実施形態に係るドハティ増幅器101の構成を示すブロック図である。この例では、1つのパッケージにキャリア増幅器112とピーク増幅器113とを実装したものである。図10に示すように、1つのパッケージ100には、2つのFETが実装されており、その一方がキャリア増幅器112として使用され、他方がピーク増幅器113として使用される。このように、1つのパッケージ100に2つのFETを実装した場合、キャリア増幅器112として使用されるFETと、ピーク増幅器113として使用されるFETとは、同一のパッケージに収められたプッシュプル増幅器用或いはバランス増幅器用のトランジスタ対であるので、両者のゲート電圧に対するドレイン電流特性がほぼ揃っていると期待できる。なお、図10における、入力電力分配回路111、キャリア増幅器112、ピーク増幅器113、出力電力合成回路114、RF入力端子121、DCデカップリングコンデンサ122、123、直流電源124、電圧オフセット回路126、チョークコイル125、127、直流電源128、チョークコイル129、130、DCデカップリングコンデンサ131、132、RF出力端子133は、図1における、入力電力分配回路11、キャリア増幅器12、ピーク増幅器13、出力電力合成回路14、RF入力端子21、DCデカップリングコンデンサ22、23、直流電源24、電圧オフセット回路26、チョークコイル25、27、直流電源28、チョークコイル29、30、DCデカップリングコンデンサ31、32、RF出力端子33と同様であり、その説明を省略する。また、本発明は、キャリア増幅器12とピーク増幅器13が各1台からなるドハティ増幅器のバイアス回路への適用に限ったものではなく、2台以上のピーク増幅器を有するNウェイドハティ増幅器にも適用できる。図11は、本発明の第3の実施形態を示すものである。この例では、図11に示すように、キャリア増幅器200と、2台以上のピーク増幅器201a、201b、...と、入力電力分配回路203と、出力電力合成回路204とからなるNウェイ型のドハティ増幅器となっている。本発明は、このようなNウェイ型のドハティ増幅器のバイアス回路にも適用できる。更に、本発明は、非対称型のドハティ増幅器のバイアス回路にも適用できる。図12は、本発明の第4の実施形態を示すものである。この例では、キャリア増幅器211と、2台以上のピーク増幅器212a、212b、...と、ピーク増幅器の入力電力分配回路214と、ピーク増幅器の出力電力合成回路216と、キャリア増幅器とピーク増幅器の入力電力分配回路213と、キャリア増幅器とピーク増幅器の出力信号電力合成回路215とからなる、非対称型のドハティ増幅器の構成となっている。本発明は、このような非対称型のドハティ増幅器のバイアス回路にも適用できる。また、上述の第1の実施形態では、キャリア増幅器12及びピーク増幅器13として、Nチャネルのエンハンスメント型FETを例に説明しているが、PチャネルのFETである場合は、Voffsetの極性、又は加減算を逆に変え、Vg2=Vg1Voffset[V]となるように構成すれば良い。また、デプレッション型のFETを用いる場合には、キャリア増幅器12のゲートに印加されるバイアス電圧となる直流電圧Vg1を負の電圧とし、また、ピーク増幅器13のゲートに印加されるバイアス電圧となる直流電圧Vg2も負の電圧となるようなオフセット電圧Voffsetとすれば良い。また、上述の第1の実施形態では、キャリア増幅器12に対するバイアス電圧を生成する直流電源24を設け、電圧オフセット回路26で、このキャリア増幅器12に対するバイアス電圧を生成する直流電源24からの直流電圧Vg1から、ピーク増幅器13に対するバイアスとなる直流電圧Vg2をオフセット電圧により生成しているが、図13に示すように、ピーク増幅器に対するバイアスとなる直流電圧Vg2を生成する直流電源を設け、このピーク増幅器に対するバイアス電圧を生成する直流電源からの直流電圧Vg2から、キャリア増幅器12に対するバイアス電圧となる直流電圧Vg1をオフセット電圧により生成する構成としても良い。つまり、図13は、本発明の第5の実施形態に係るドハティ増幅器301の構成を示すブロック図である。図13において、直流電源324は、ピーク増幅器313に対するバイアス電圧を生成する。この直流電源324からの直流電圧Vg2がピーク増幅器113を構成するFETのゲートに供給されると共に、電圧オフセット回路326に供給される。電圧オフセット回路326は、直流電源324からの直流電圧Vg2に、オフセット電圧Voffsetを加算して、キャリア増幅器312に対するバイアスとなる直流電圧Vg1を生成している。この電圧オフセット回路326の出力電圧VoutVout=Vg2Voffsetがキャリア増幅器312のゲートに供給される。なお、図13における、入力電力分配回路311、キャリア増幅器312、ピーク増幅器313、出力電力合成回路314、RF入力端子321、DCデカップリングコンデンサ322、323、チョークコイル325、327、直流電源328、チョークコイル329、330、DCデカップリングコンデンサ331、332、RF出力端子333は、図1における入力電力分配回路11、キャリア増幅器12、ピーク増幅器13、出力電力合成回路14、RF入力端子21、DCデカップリングコンデンサ22、23、チョークコイル25、27、直流電源28、チョークコイル29、30、DCデカップリングコンデンサ31、32、RF出力端子33と同様であり、その説明を省略する。本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。