窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極下に延在していて電流コラプスを抑制するためのコラプス抑制膜と、上記コラプス抑制膜上かつ上記ゲート電極下に形成された絶縁膜とを備え、上記コラプス抑制膜と上記絶縁膜とがゲート絶縁膜を構成していることを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタにおいて、上記絶縁膜は、酸化膜であることを特徴とする電界効果トランジスタ。請求項1または2に記載の電界効果トランジスタにおいて、上記コラプス抑制膜は、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜であることを特徴とする電界効果トランジスタ。しかしながら、上記従来のGaN系MOSFETでは、ゲート絶縁膜としてSiO2膜を用いているが、電流コラプスを十分に抑制できないだけでなく、耐圧も低いという問題がある。そこで、この発明の課題は、耐圧および電流コラプス抑制性能をさらに向上できる電界効果トランジスタを提供することにある。上記課題を解決するため、この発明の電界効果トランジスタは、窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極下に延在していて電流コラプスを抑制するためのコラプス抑制膜と、上記コラプス抑制膜上かつ上記ゲート電極下に形成された絶縁膜とを備え、上記コラプス抑制膜と上記絶縁膜とがゲート絶縁膜を構成していることを特徴としている。この発明の電界効果トランジスタによれば、上記ゲート絶縁膜を、上記コラプス抑制膜と上記コラプス抑制膜上に形成された絶縁膜とを有する複層構造とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。上記電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、一実施形態の電界効果トランジスタは、上記絶縁膜は、酸化膜である。この実施形態によれば、上記絶縁膜を酸化膜としたことで、ゲートリーク電流の低減を図れる。上記酸化膜としては、例えば、SiO2膜SiON膜Al2O3膜等が挙げられる。また、一実施形態の電界効果トランジスタは、上記コラプス抑制膜は、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜である。この実施形態によれば、上記ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜によって、電流コラプスを抑制できる。上記ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜は、Siリッチなシリコン窒化膜と呼ばれ、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜である。上記Siリッチなシリコン窒化膜は、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。この発明の電界効果トランジスタによれば、ゲート絶縁膜を、コラプス抑制膜と上記コラプス抑制膜上に形成された絶縁膜とを有する複層構造とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。以下、この発明を図示の実施の形態により詳細に説明する。図1は、この発明の電界効果トランジスタの実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。この実施形態のGaN系HFETは、図1に示すように、Si基板上に、アンドープGaN層11と、アンドープAlGaN層12を順に形成している。このアンドープGaN層11とアンドープAlGaN層12との界面に2DEG19が発生する。このアンドープGaN層11とアンドープAlGaN層12で窒化物半導体の積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープGaN層11とアンドープAlGaN層12との間に層厚1nmのAlN層を形成してもよい。上記アンドープAlGaN層12上に、予め設定された間隔をあけてソース電極13とドレイン電極14を形成している。上記アンドープAlGaN層12上のソース電極13とドレイン電極14との間かつソース電極13側にゲート電極15を形成している。ここでは、一例として、上記ソース電極13とゲート電極15との間の距離D1を、D1=15μmとし、ゲート電極15とドレイン電極14との間の距離D2を、D2=10μmとした。また、ゲート電極15の長さL1を、L1=16μmとし、ゲート電極15の厚さh1を、h1=200nmとした。ここでは、上記アンドープAlGaN層12の厚さを例えば10nmとしてソース電極13とドレイン電極14をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層12の厚さを例えば30nmとしてアンドープAlGaN層12のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、後述する第2実施形態のように、アンドープAlGaN層12のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。また、電流コラプスを抑制するためのコラプス抑制膜18が、上記ソース電極13と上記ドレイン電極14との間で上記アンドープAlGaN層12上に形成されている。このコラプス抑制膜18は、上記ゲート電極15下に延在している。このコラプス抑制膜18は、一例として、Siリッチなシリコン窒化膜で作製されている。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、SiO2膜で作製された絶縁膜17が、上記コラプス抑制膜18上かつ上記ゲート電極15下に形成されている。上記コラプス抑制膜18と絶縁膜17とがゲート絶縁膜20を構成している。なお、この実施形態では、一例として、絶縁膜17をSiO2膜で作製したが、他の酸化膜、例えば、SiON膜やAl2O3膜等で絶縁膜17を作製してもよい。また、この第1実施形態では、一例として、上記ゲート絶縁膜17の膜厚を10nmとし、上記コラプス抑制膜18の膜厚を30nmとした。次に、図2を参照して、この第1実施形態のGaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図2に示すように、MOCVD法を用いて、アンドープGaN層11、アンドープAlGaN層12、を順に形成する。このアンドープGaN層11とアンドープAlGaN層12が窒化物半導体の積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図2に示すように、上記アンドープAlGaN層12上に、プラズマCVD法を用いて、コラプス抑制膜18となるシリコン窒化膜28を形成する。このコラプス抑制膜18となるシリコン窒化膜28の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記コラプス抑制膜18となるシリコン窒化膜28の膜厚は、一例として、30nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜28を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜28を形成できる。このシリコン窒化膜28によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、コラプス抑制膜18となるシリコン窒化膜28のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜28のSiとNとの組成比Si:N=13~15:1にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、上記コラプス抑制膜18となるシリコン窒化膜28上にフォトレジスト層を形成し、露光現像することにより、ソース電極13ドレイン電極14を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図2に示すように、上記コラプス抑制膜18となるシリコン窒化膜28のうち、ソース電極13ドレイン電極14を形成すべき領域を除去して、開口3132を形成し、この開口3132の領域にアンドープAlGaN層12を露出させる。次に、上記コラプス抑制膜18となるシリコン窒化膜28を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図2に示すように、上記コラプス抑制膜18上に、プラズマCVD法により、ゲート絶縁膜20を構成する絶縁膜17となるシリコン酸化膜27を形成する。次に、レジストを用いたパターニングにより、上記絶縁膜17を形成すべき領域にフォトレジストを形成し、ドライエッチングにより、上記絶縁膜17を形成すべき領域以外のシリコン酸化膜27を除去して、上記絶縁膜17を形成する。次に、上記絶縁膜17に、680°C以上で1時間のアニールを行なう。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極15を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図1に示すように、TiN電極によるゲート電極15を形成する。このゲート電極15の直下には、シリコン酸化膜による絶縁膜17が位置している。次に、フォトリソグラフィにより、ソース電極13ドレイン電極14を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図1に示すように、上記露出したAlGaN層12上にTiAl電極によるソース電極13ドレイン電極14を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極13ドレイン電極14を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記第1実施形態のGaN系HFETによれば、ゲート絶縁膜20を、SiO2膜で作製した絶縁膜17と、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜で作製したコラプス抑制膜18とで構成している。これにより、図7の耐圧特性図および図8のコラプス特性図を参照して次に述べるように、ゲート絶縁膜をSiO2膜の単層で構成した場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できることが判明した。図7は、横軸に耐圧を取り、縦軸に示す耐圧値を超えると絶縁破壊に至ったサンプル数の割合を示している。上記耐圧の測定条件は、ゲートソース間の電圧Vgsを、-10Vとしてオフ状態とし、ドレインソース間の電圧Vdsを、0Vから、絶縁破壊するまで、50V間隔で増加させ、絶縁破壊する直前のドレインソース間電圧Vdsを耐圧とした。また、図7において、特性K1は、ゲート絶縁膜を、膜厚が100Åで単層のSiO2膜とした比較例の耐圧特性であり、特性K3は、本実施形態の耐圧特性である。また、特性K2は、本実施形態において、上記絶縁膜17のアニールを行なわなかった場合の変形例の耐圧特性である。図7の特性K1に示すように、単層のSiO2膜によるゲート絶縁膜を有した比較例では、ドレインソース間電圧Vdsが450Vを超えると、約50が絶縁破壊に至り、ドレインソース間電圧Vdsが700Vを超えると、約90が絶縁破壊に至った。これに対し、本実施形態では、図7の特性K3に示すように、全てのサンプルが1000Vを超える耐圧を達成していた。また、絶縁膜17をアニールしなかった変形例では、特性K2に示すように、約50が耐圧750Vを達成し、約30が耐圧850V以上であった。次に、図8は、横軸に、オフ時のドレインソース間電圧Vdsを取り、縦軸にコラプス値を取ったコラプス特性図である。上記オフ時とは、ゲートソース間電圧Vgsを、-10Vとした状態である。また、上記コラプス値は、次のようにして求めた。まず、ゲートソース間電圧Vgsを、0Vとし、ドレインソース間電圧Vdsを、1Vとした状態で、ドレインソース間に流れるドレインソース間電流Idsを測定し、上記ドレインソース間電圧Vdsを、ドレインソース間電流Idsで除算した値を、第1の抵抗値RonDCとして求める。次に、ゲートソース間電圧Vgsを、-10Vとし、オフ状態にする。次に、上記ドレインソース間電圧Vdsを、例えば、50V100V150V...等のうちの所望の試験電圧Vdsに設定する。次に、ドレインソース間電圧Vdsを、試験電圧Vdsから1Vに切換えて、この切換えから5後に、ゲートソース間電圧Vgsを、0Vとし、ドレインソース間電圧Vdsを、1Vとした状態で、ドレインソース間に流れるドレインソース間電流Idsを測定する。この測定したIdsから、を算出して、第2の抵抗値Ronを求める。上記第2の抵抗値Ronを上記第1の抵抗値RonDCで除算した値をコラプス値として求める。また、図8において、特性K11は、ゲート絶縁膜を、膜厚が100Åの単層のSiO2膜とした比較例のコラプス特性であり、特性K13は、本実施形態のコラプス特性である。また、特性K12は、本実施形態において、上記絶縁膜17のアニールを行なわなかった場合の変形例のコラプス特性である。また、各特性K11K12K13は、10個のサンプルのメジアン値とした。本実施形態のコラプス特性K13と比較例のコラプス特性K11とを比較すれば、本実施形態により、オフ時のドレインソース間電圧Vds=400Vにおいて、コラプス値を1.78から1.16に低減でき、高電圧動作でのオン抵抗Ronを著しく低減できた。また、比較例のコラプス特性K11では、Vds=200VからVds=400Vになると、コラプス値が1.32から1.78に増加しているのに対して、本実施形態のコラプス特性K13では、Vds=200VからVds=400Vになっても、コラプス値は1.03から1.16の増加に抑えることができた。また、本実施形態の変形例のコラプス特性K12と比較例のコラプス特性K11とを比較すれば、本実施形態の変形例により、オフ時のドレインソース間電圧Vds=400Vにおいて、コラプス値を1.78から1.32に低減でき、高電圧動作でのオン抵抗Ronを格段に低減できた。また、比較例のコラプス特性K11では、Vds=200VからVds=400Vになると、コラプス値が1.32から1.78に増加しているのに対して、本実施形態の変形例のコラプス特性K12では、Vds=200VからVds=400Vになっても、コラプス値の増加は1.27から1.32の増加に抑えることができた。上述の図7の耐圧特性図および図8のコラプス特性図を参照して説明した如く、本実施形態のように、ゲート絶縁膜20を、下層のシリコンリッチなコラプス抑制膜18と上層のSiO2膜で作製された絶縁膜17との複層構造としたことで、ゲート絶縁膜を単層のSiO2膜とした場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できる。図3は、この発明の電界効果トランジスタの第2実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。この第2実施形態のGaN系HFETは、図3に示すように、Si基板上に、アンドープGaN層51と、アンドープAlGaN層52を順に形成している。このアンドープGaN層51とアンドープAlGaN層52との界面に2DEG59が発生する。このアンドープGaN層51とアンドープAlGaN層52で窒化物半導体積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープGaN層11とアンドープAlGaN層12との間に層厚1nmのAlN層を形成してもよい。また、上記アンドープGaN層51アンドープAlGaN層52で構成した窒化物半導体積層体には、予め設定された間隔をあけてリセス7172が形成され、このリセス7172に、ソース電極53ドレイン電極54を形成している。この実施形態では、ソース電極53ドレイン電極54をアニールすることでオーミックコンタクトを可能としている。なお、上記アンドープAlGaN層52の厚さを例えば30nmとしてアンドープAlGaN層52のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、電流コラプスを抑制するためのコラプス抑制膜56が、上記ソース電極53と上記ドレイン電極54との間で上記アンドープAlGaN層52上に形成されている。このコラプス抑制膜56は、一例として、Siリッチなシリコン窒化膜で作製されている。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜である。すなわち、上記Siリッチなシリコン窒化膜は、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、上記Siリッチなシリコン窒化膜の好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、上記コラプス抑制膜56には、リセス73が形成されている。上記コラプス抑制膜56の厚さは、一例として、35nmであり、このリセス73は、一例として、深さが31nmである。この場合、このリセス73下の部分のコラプス抑制膜56の厚さは、4nmである。また、上記コラプス抑制膜56のリセス73上およびこのリセス73の周縁部上にシリコン酸化膜で作製された第1の絶縁膜60が形成されている。この第1の絶縁膜60の厚さは、一例として、10nmとした。上記コラプス抑制膜56と第1の絶縁膜60とがゲート絶縁膜70を構成している。なお、この実施形態では、一例として、第1の絶縁膜60をSiO2膜で作製したが、他の酸化膜、例えば、SiON膜やAl2O3膜等で絶縁膜60を作製してもよい。また、上記コラプス抑制膜56上には、第2の絶縁膜58が形成されている。この第2の絶縁膜58は、一例として、Si:N=075:1のストイキオメトリなシリコン窒化膜で作製される。また、この第2の絶縁膜58の膜厚は、一例として、150nmとした。また、上記アンドープAlGaN層52上のソース電極53とドレイン電極54との間かつソース電極53側にゲート電極55を形成している。このゲート電極55は、上記第2の絶縁膜58に形成された開口75内かつ上記ゲート絶縁膜70上、および上記第2の絶縁膜58上に形成されている。上記ゲート絶縁膜70は、上記リセス73下の部分のコラプス抑制膜56と上記SiO2膜で作製した第1の絶縁膜60とで構成している。この実施形態では、一例として、上記ゲート電極55の厚さh21を200nmとし、上記ゲート電極55のうちの上記ゲート絶縁膜70直上の部分55bの長さL22を16μmとした。また、一例として、上記ゲート電極55の上記直上の部分55bよりもソース電極53側の部分55aの長さL21を07μmとし、上記ゲート電極55の上記直上の部分55bよりもドレイン電極54側の部分55cの長さL23を17μmとした。また、一例として、ゲート電極55の直上の部分55bと上記ソース電極53との間の距離D21を15μmとし、ゲート電極55の直上の部分55bと上記ドレイン電極54との間の距離D22を10μmとした。次に、図4~図6を順に参照して、この第2実施形態のGaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図4に示すように、MOCVD法を用いて、アンドープGaN層51、アンドープAlGaN層52、を順に形成する。このアンドープGaN層51とアンドープAlGaN層52が化合物半導体積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図4に示すように、上記アンドープAlGaN層52上に、プラズマCVD法を用いて、コラプス抑制膜56となるシリコン窒化膜66を形成する。このコラプス抑制膜56となるシリコン窒化膜66の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記コラプス抑制膜56となるシリコン窒化膜66の膜厚は、一例として、30nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜66を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜66を形成できる。このシリコン窒化膜66によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、コラプス抑制膜56となるシリコン窒化膜66のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜28のSiとNとの組成比Si:N=13~15:1にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、上記コラプス抑制膜56となるシリコン窒化膜66上にフォトレジスト層を形成し、露光現像することにより、ソース電極53ドレイン電極54を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図4に示すように、上記コラプス抑制膜56となるシリコン窒化膜66からソース電極53ドレイン電極54を形成すべき領域のアンドープAlGaN層52を露出させる。次に、上記コラプス抑制膜56となるシリコン窒化膜66上にフォトレジスト層を形成し、露光現像することにより、リセス73を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行うことにより、図4に示すように、リセス73を形成する。次に、上記コラプス抑制膜56となるシリコン窒化膜66を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図5に示すように、上記コラプス抑制膜56上に、プラズマCVD法により、ゲート絶縁膜70を構成する第1の絶縁膜60となるシリコン酸化膜80を形成する。次に、レジストを用いたパターニングにより、上記絶縁膜60を形成すべき領域にフォトレジストを形成し、ドライエッチングにより、上記絶縁膜60を形成すべき領域以外のシリコン酸化膜80を除去して、上記絶縁膜60を形成する。次に、上記絶縁膜17に、680°C以上で1時間のアニールを行なう。次に、図6に示すように、上記コラプス抑制膜56上および第1の絶縁膜60上および上記コラプス抑制膜56から露出したAlGaN層52上に、プラズマCVD法により、第2の絶縁膜58となるシリコン窒化膜88を形成する。このシリコン窒化膜88は、一例として、ストイキオメトリなシリコン窒化膜とした。また、上記シリコン窒化膜88の膜厚は、一例として、150nmとした。次に、レジストを用いたパターニングにより、上記第2の絶縁膜58の開口75を形成すべき領域が開口したフォトレジストを形成し、ドライエッチングにより、開口75を形成する。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極55を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なう。これにより、上記電極形成領域以外のTiN膜を除去して、図3に示すように、TiN電極によるゲート電極55を形成する。このゲート電極55の直下には、ゲート絶縁膜70を構成する第1の絶縁膜60が位置している。次に、フォトリソグラフィでソース電極53ドレイン電極54を形成すべき領域が開口したレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングを行なう。これにより、図3に示すように、上記シリコン窒化膜88を第2の絶縁膜58とすると共に上記AlGaN層52からGaN層51まで達するリセス7172を形成する。次に、フォトリソグラフィにより、ソース電極53ドレイン電極54を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図3に示すように、上記リセス7172に露出したGaN層51上にTiAl電極によるソース電極53ドレイン電極54を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極53ドレイン電極54を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記第2実施形態のGaN系HFETによれば、ゲート絶縁膜70を、SiO2膜で作製した絶縁膜60と、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜で作製したコラプス抑制膜56とで構成している。この第2実施形態によれば、前述の第1実施形態で図7の耐圧特性図を参照して説明した耐圧特性K3とほぼ同等の耐圧特性が得られた。また、この第2実施形態によれば、前述の第1実施形態で図8のコラプス特性図を参照して説明したコラプス特性K13とほぼ同等のコラプス特性が得られた。また、この第2実施形態において、上記絶縁膜60のアニールを行なわなかった変形例においても、前述の第1実施形態の変形例において、図7の耐圧特性図を参照して説明した耐圧特性K2とほぼ同等の耐圧特性が得られると共に、図8のコラプス特性図を参照して説明したコラプス特性K12とほぼ同等のコラプス特性が得られた。したがって、この第2実施形態およびその変形例においても、ゲート絶縁膜をSiO2膜の単層で構成した場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できることが判明した。また、この第2実施形態およびその変形例では、リセス73の深さを調節することによって、所望のしきい値Vthを得ることが可能である。尚、上記第1第2実施形態では、このGaN系半導体積層体を、GaN層とAlGaN層で構成したが、AlxInyGa1xyNで表されるGaN系半導体層を含むものでもよい。すなわち、上記GaN系半導体積層体は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。また、上記第1第2実施形態では、基板としてSi基板を用いたが、サファイア基板やSiC基板を用いてもよい。また、上記GaN基板上にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、GaN層1151とAlGaN層1252との間に、一例として層厚1nm程度のAlNで作製したヘテロ改善層を形成してもよい。また、上記AlGaN層1252上にGaNキャップ層を形成してもよい。また、上記実施形態では、ゲート電極1555をTiNで作製したが、WNで作製してもよい。また、ゲート電極1555をPtAuやNiAuで作製してもよい。また、上記第1第2実施形態では、上記オーミック電極としてのソース電極1353とドレイン電極1454を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、上記Al層の代わりにAlSi層やAlCu層を用いてもよい。また、ソース電極ドレイン電極としては、HfAl電極としてもよい。また、ソース電極ドレイン電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。