異なる映像信号を供給するための第1のデータ線乃至第NNは3以上の自然数のデータ線と、前記第1のデータ線乃至第Nのデータ線のいずれか一と接続される選択トランジスタを有する画素と、を有し、前記第1のデータ線乃至第Nのデータ線のいずれか一と、前記選択トランジスタの一方の端子とは、前記第1のデータ線乃至第Nのデータ線を交差させることで前記第1のデータ線乃至第Nのデータ線のいずれか一を前記選択トランジスタの一方の端子の最近傍に配設して接続されることを特徴とする表示装置。請求項1において、前記選択トランジスタの他方の端子には、液晶素子を有する表示素子が接続されることを特徴とする表示装置。請求項1において、前記選択トランジスタの他方の端子には、発光素子及び前記発光素子を駆動するための駆動トランジスタを有する表示素子が接続されることを特徴とする表示装置。請求項1乃至請求項3のいずれか一において、前記表示装置は走査線を有し、前記第1のデータ線乃至前記第Nのデータ線の交差部は、前記走査線と同じ導電層を用いて設けられることを特徴とする表示装置。請求項4において、前記第1のデータ線乃至前記第Nのデータ線が有する前記交差部における前記導電層によって形成された抵抗は、前記第1のデータ線乃至前記第Nのデータ線で均等に形成されることを特徴とする表示装置。異なる走査信号を供給するための第1の走査線乃至第NNは3以上の自然数の走査線と、前記第1の走査線乃至第Nの走査線のいずれか一と接続される選択トランジスタを有する画素と、を有し、前記第1の走査線乃至第Nの走査線のいずれか一と、前記選択トランジスタのゲート端子とは、前記第1の走査線乃至第Nの走査線を交差させることで前記第1の走査線乃至第Nの走査線のいずれか一を前記選択トランジスタのゲート端子の最近傍に配設して接続されることを特徴とする表示装置。請求項6において、前記選択トランジスタのゲート端子には、前記第1の走査線乃至第Nの走査線のいずれか一が接続され、前記選択トランジスタの一方の端子には、液晶素子を有する表示素子が接続されることを特徴とする表示装置。請求項6において、前記選択トランジスタのゲート端子には、前記第1の走査線乃至第Nの走査線のいずれか一が接続され、前記選択トランジスタの一方の端子には、発光素子及び前記発光素子を駆動するための駆動トランジスタを有する表示素子が接続されることを特徴とする表示装置。請求項1乃至請求項8のいずれか一に記載の表示装置を具備する電子機器。上記特許文献1と同様にして、表示装置の各画素に信号を供給する走査線またはデータ線等の配線数を増やす場合、画素のトランジスタより配線を延ばして画素に信号を供給する走査線またはデータ線等の配線と接続を取る構成となる。当該構成では、各配線の負荷容量に差異が生じ、表示に不具合が起こる問題がある。負荷容量に差異が生じる場合について、以下図面を参照して説明する。図15Aは、表示装置が有する画素の回路構成を示している。図15Aでは、N本Nは3以上の自然数のデータ線信号線ともいうとして、具体的に3本のデータ線より異なる映像信号を、3つの異なる画素に供給する場合の回路構成について示している。画素1501Aは、トランジスタ1504A選択トランジスタともいうと、表示素子部1505Aとを有する。画素1501Aのトランジスタ1504Aは、ゲート端子が走査線1503Aに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第1のデータ線1502Aに接続され、他方の端子が表示素子部1505Aに接続されている。画素1501Bは、トランジスタ1504B選択トランジスタともいうと、表示素子部1505Bとを有する。画素1501Bのトランジスタ1504Bは、ゲート端子が走査線1503Bに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第2のデータ線1502Bに接続され、他方の端子が表示素子部1505Bに接続されている。画素1501Cは、トランジスタ1504C選択トランジスタともいうと、表示素子部1505Cとを有する。画素1501Cのトランジスタ1504Cは、ゲート端子が走査線1503Cに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第3のデータ線1502Cに接続され、他方の端子が表示素子部1505Cに接続されている。以上説明した図15Aに示す回路構成は、例えば、走査線1503A乃至走査線1503Cの走査信号によりトランジスタ1504A乃至トランジスタ1504Cを同時に導通状態オン状態ともいうとして、表示素子部1505A乃至表示素子部1505Cに第1のデータ線1502A乃至第3のデータ線1502Cからの別々の映像信号を供給する場合に、有効な構成である。なお表示素子部1505A乃至表示素子部1505Cについて具体的な表示素子の説明を省略するが、液晶表示装置であれば液晶素子及び容量素子を設ける構成、またEL素子であれば発光素子及び当該発光素子を駆動するためのトランジスタを設ける構成とすればよい。マトリクス状に画素を配列して設ける場合、第1のデータ線1502A乃至第3のデータ線1502Cは、走査線1503A乃至走査線1503Cに対して概略直交する方向に設けられ、当該第1のデータ線1502A乃至第3のデータ線1502Cに沿ってトランジスタ1504A乃至トランジスタ1504Cを有する画素1501A乃至画素1501Cが設けられることとなる。従って第1のデータ線1502A乃至第3のデータ線1502Cを平行に設けた場合、トランジスタ1504Bの一方の端子と第2のデータ線1502Bとを接続する際、図15Aに表す交差部1506が形成されることとなる。同様に、トランジスタ1504Cの一方の端子と第3のデータ線1502Cとを接続する際、図15Aに表す交差部1507が形成されることとなる。当該交差部1506、交差部1507では、第1のデータ線1502A乃至第3のデータ線1502C間の電気的な短絡ショートを避けるために別の層に導電層を形成し、当該導電層を介してトランジスタ1504Bの一方の端子と第2のデータ線1502Bとの接続、及びトランジスタ1504Cの一方の端子と第3のデータ線1502Cとの接続を図ることとなる。しかしながら、導電層を介してトランジスタ1504Bの一方の端子と第2のデータ線1502Bとの接続、及びトランジスタ1504Cの一方の端子と第3のデータ線1502Cとの接続を図ることで、図15Bに示す回路図のように、交差部1506に起因する負荷容量1516、交差部1507に起因する負荷容量1517A及び負荷容量1517Bが形成されることとなる。具体的には、当該負荷容量1516並びに負荷容量1517A及び負荷容量1517Bは、前述の導電層と第1のデータ線1502A乃至第3のデータ線1502Cとの交差部の面積によって差異が生じることとなる。従って、第1のデータ線1502A乃至第2のデータ線1502B間では負荷容量に差異が生じてしまい、各画素に所望の電位の信号を供給することが難しくなるといった問題が、表示階調のずれ及び/または信号遅延といった形で顕在化してくる。そこで本発明の一態様は、複数の配線を用いて異なる信号を複数の画素に同じタイミングで供給する際に、各配線に形成される負荷容量の差異を低減し、表示階調のずれ及び/または信号遅延を低減することができる表示装置を提供することを目的とする。本発明の一態様は、異なる映像信号を供給するための第1のデータ線乃至第NNは3以上の自然数のデータ線と、第1のデータ線乃至第Nのデータ線のいずれか一と接続される選択トランジスタを有する画素と、を有し、第1のデータ線乃至第Nのデータ線のいずれか一と、選択トランジスタの一方の端子とは、第1のデータ線乃至第Nのデータ線を交差させることで第1のデータ線乃至第Nのデータ線のいずれか一を選択トランジスタの一方の端子の最近傍に配設して接続される表示装置である。本発明の一態様において、選択トランジスタの他方の端子には、液晶素子を有する表示素子が接続される表示装置でもよい。本発明の一態様において、選択トランジスタの他方の端子には、発光素子及び発光素子を駆動するための駆動トランジスタを有する表示素子が接続される表示装置でもよい。本発明の一態様において、表示装置は走査線を有し、第1のデータ線乃至第Nのデータ線の交差部は、走査線と同じ導電層を用いて設けられる表示装置でもよい。本発明の一態様において、第1のデータ線乃至第Nのデータ線が有する交差部における導電層によって形成された抵抗は、第1のデータ線乃至第Nのデータ線で均等に形成される表示装置でもよい。本発明の一態様は、異なる走査信号を供給するための第1の走査線乃至第NNは3以上の自然数の走査線と、第1の走査線乃至第Nの走査線のいずれか一と接続される選択トランジスタを有する画素と、を有し、第1の走査線乃至第Nの走査線のいずれか一と、選択トランジスタのゲート端子とは、第1の走査線乃至第Nの走査線を交差させることで第1のデータ線乃至第Nの走査線のいずれか一を選択トランジスタのゲート端子の最近傍に配設して接続される表示装置である。本発明の一態様において、選択トランジスタの一方の端子には、第1のデータ線乃至第Nのデータ線のいずれか一が接続され、選択トランジスタの他方の端子には、液晶素子を有する表示素子が接続される表示装置でもよい。本発明の一態様において、選択トランジスタの一方の端子には、第1のデータ線乃至第Nのデータ線のいずれか一が接続され、選択トランジスタの他方の端子には、発光素子及び発光素子を駆動するための駆動トランジスタを有する表示素子が接続される表示装置でもよい。本発明の一態様によれば、各配線に形成される負荷容量の差異を低減し、表示階調のずれ及び/または信号遅延を低減することができる。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。なお本明細書にて用いる第1、第2、第3、乃至第nnは自然数という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、表示装置が有する画素の回路構成を説明する。なお本実施の形態で示す回路図では、異なる信号を複数の画素に同じタイミングで供給するための複数の配線をN本Nは3以上の自然数のデータ線信号線ともいうとして、走査線の走査信号により複数の画素に異なる映像信号を供給する例について説明する。図1Aは、表示装置が有する画素の回路構成を示している。図1Aでは、N本Nは3以上の自然数のデータ線信号線ともいうとして、具体的に3本のデータ線より異なる映像信号を、3つの異なる画素に供給する場合の回路構成について示している。画素101Aは、トランジスタ104A選択トランジスタともいうと、表示素子部105Aとを有する。画素101Aのトランジスタ104Aは、ゲート端子が走査線103Aに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第1のデータ線102Aに接続され、他方の端子が表示素子部105Aに接続されている。画素101Bは、トランジスタ104B選択トランジスタともいうと、表示素子部105Bとを有する。画素101Bのトランジスタ104Bは、ゲート端子が走査線103Bに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第2のデータ線102Bに接続され、他方の端子が表示素子部105Bに接続されている。画素101Cは、トランジスタ104C選択トランジスタともいうと、表示素子部105Cとを有する。画素101Cのトランジスタ104Cは、ゲート端子が走査線103Cに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが第3のデータ線102Cに接続され、他方の端子が表示素子部105Cに接続されている。以上説明した図1Aに示す回路構成は、例えば、走査線103A乃至走査線103Cでトランジスタ104A乃至トランジスタ104Cを同時に導通状態オン状態ともいうとして、表示素子部105A乃至表示素子部105Cに第1のデータ線102A乃至第3のデータ線102Cより別々の映像信号を供給する場合に、有効な構成である。マトリクス状に画素を配列して設ける場合、第1のデータ線102A乃至第3のデータ線102Cは、走査線103A乃至走査線103Cに対して概略直交する方向に設けられ、当該第1のデータ線102A乃至第3のデータ線102Cに沿ってトランジスタ104A乃至トランジスタ104Cを有する画素101A乃至画素101Cが設けられることとなる。図1Aに示す回路構成が上述の図15Aに示す回路構成と異なる点は、第1のデータ線102A乃至第3のデータ線102Cを配設した領域において、第1のデータ線102A乃至第3のデータ線102Cの交差部を設けることで、第1のデータ線102A乃至第3のデータ線102Cのそれぞれを、対応する画素101A乃至画素101Cに含まれるトランジスタの一方の端子の最近傍に配設させることである。そしてトランジスタの一方の端子と、最近傍に配設させたデータ線との接続を行う。なお、画素とは、一つの色要素例えばR赤G緑B青のいずれか1つの明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、カラー画像の最小表示単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、RGB以外の色を用いても良い。なお、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを一方の端子、他方の端子と表記する場合がある。あるいは、それぞれを第1の電極端子、第2の電極端子と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。あるいは、ソース端子、ドレイン端子と表記する場合がある。なお、本明細書においてAとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を含むAとBとの間の部分がノードとなる場合を表すものとする。具体的には、トランジスタをはじめとするスイッチング素子を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない程度となっている場合など、回路動作を考えた場合、AとBとの間の部分を同じノードとして捉えて差し支えない状態である場合を表す。なお、電圧とは、ある電位と、基準の電位例えばグラウンド電位との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることができる。なお画素に設けるトランジスタの構造については逆スタガ型の構造でもよいし、順スタガ型の構造でもよい。または、チャネル領域が複数の領域に分かれて直列に接続された、ダブルゲート型の構造でもよい。または、ゲート電極がチャネル領域の上下に設けられたデュアルゲート型の構造でもよい。また、トランジスタを構成する半導体層を複数の島状の半導体層で形成し、スイッチング動作を実現しうるトランジスタ素子としてもよい。図1Aにおいて、交差部106は第2のデータ線102Bと第3のデータ線102Cとが交差した領域である。また交差部107は第1のデータ線102Aと第2のデータ線102Bとが交差した領域である。また交差部108は第1のデータ線102Aと第3のデータ線102Cとが交差した領域である。また交差部109は第2のデータ線102Bと第3のデータ線102Cとが交差した領域である。また交差部110は第1のデータ線102Aと第2のデータ線102Bとが交差した領域である。また交差部111は第1のデータ線102Aと第3のデータ線102Cとが交差した領域である。そして第1のデータ線102Aはトランジスタ104Aの一方の端子の最近傍に配設され、トランジスタ104Aの一方の端子が他の配線との交差を介することなく接続されることとなる。また第2のデータ線102Bはトランジスタ104Bの一方の端子の最近傍に配設され、トランジスタ104Bの一方の端子が他の配線との交差を介することなく接続されることとなる。また第3のデータ線102Cはトランジスタ104Cの一方の端子の最近傍に配設され、トランジスタ104Cの一方の端子が他の配線との交差を介することなく接続されることとなる。図1Aに示す交差部106乃至交差部111は、第1のデータ線102A乃至第3のデータ線102C間の電気的な短絡ショートを避けるために、交差するデータ線の一方を別の導電層を用いて形成されることとなる。導電層を用いた交差部106乃至交差部111では、交差するデータ線間で負荷容量が形成される。負荷容量は、交差するデータ線が重畳する領域、すなわち第1のデータ線102A乃至第3のデータ線102Cを形成する導電層と、交差部での別の導電層とが重畳する領域において、形成される。図1Bには、図1Aで示した第1のデータ線102A乃至第3のデータ線102Cによる交差部106乃至交差部111を負荷容量として示した回路図である。図1Bでは、図1Aと同様に、第1のデータ線102Aが第1の画素101Aに接続され、第2のデータ線102Bが第2の画素101Bに接続され、第3のデータ線102Cが第3の画素101Cに接続される。また図1Bでは、図1Aで示す交差部106に起因する負荷容量を容量素子191で表し、図1Aで示す交差部107に起因する負荷容量を容量素子192で表し、図1Aで示す交差部108に起因する負荷容量を容量素子193で表し、図1Aで示す交差部109に起因する負荷容量を容量素子194で表し、図1Aで示す交差部110に起因する負荷容量を容量素子195で表し、図1Aで示す交差部111に起因する負荷容量を容量素子196で表している。図1Bに示すように、第1のデータ線102Aと第2のデータ線102Bとで、容量素子192及び容量素子195による負荷容量が形成される。また、第2のデータ線102Bと第3のデータ線102Cとで、容量素子191及び容量素子194による負荷容量が形成される。また、第1のデータ線102Aと第3のデータ線102Cとで、容量素子193及び容量素子196による負荷容量が形成される。前述のように負荷容量は、第1のデータ線102A乃至第3のデータ線102Cを形成する導電層と、交差部での別の導電層とが重畳する領域において、形成される。そのため、本実施の形態の構成では、第1のデータ線102A乃至第3のデータ線102Cを配線の幅の等しいデータ線とすることで、当該データ線のそれぞれに均等に負荷容量を形成することができる。従って本実施の形態の構成では、第1のデータ線102A乃至第3のデータ線102Cとで形成される交差部の面積を等しくすることができるため、データ線のそれぞれに均等に負荷容量を形成することができる。その結果、第1のデータ線102A乃至第3のデータ線102C間では負荷容量を均等にし、各画素に所望の電位の信号を供給することができる。そして表示装置は、配線間の負荷容量の差異に起因した表示階調のずれ及び/または信号遅延を低減することができる。次いで図2A、Bでは、図1Aで示した表示素子部105A乃至表示素子部105Cについて具体的な表示素子の一例を説明する。なお、図2A、Bの説明では、図1Aで示した表示素子部105A乃至表示素子部105C以外の構成と重複する箇所について説明を省略する。図2Aに示す回路図は、図1Aで示した表示素子部105A乃至表示素子部105Cが液晶素子を有する構成の場合の一例について示したものである。図2Aに示す表示素子部105Aは、トランジスタ104Aのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子121A及び容量素子122Aを有する。図2Aに示す表示素子部105Bは、トランジスタ104Bのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子121B及び容量素子122Bを有する。図2Aに示す表示素子部105Cは、トランジスタ104Cのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子121C及び容量素子122Cを有する。なお液晶素子121A乃至液晶素子121Cは、一方の電極画素電極、第1の電極ともいうがトランジスタ104A乃至トランジスタ104Cの他方の端子に接続され、他方の電極対向電極、第2の電極ともいうが共通電位線コモン線ともいうに接続される。また、容量素子122A乃至容量素子122Cは、一方の電極第1の電極ともいうがトランジスタ104A乃至トランジスタ104Cの他方の端子に接続され、他方の電極第2の電極ともいうが容量線に接続される。なお容量素子122A乃至容量素子122Cは必要に応じて設ければよく、省略することも可能である。図2Bに示す回路図は、図1Aで示した表示素子部105A乃至表示素子部105CがELElectroLuminescence素子等の発光素子を有する構成の場合の一例について示したものである。図2Bに示す表示素子部105Aは、発光素子123A及び発光素子123Aを駆動するためのトランジスタ124A駆動トランジスタともいうを有する。図2Bに示す表示素子部105Bは、発光素子123B及び発光素子123Bを駆動するためのトランジスタ124B駆動トランジスタともいうを有する。図2Bに示す表示素子部105Cは、発光素子123C及び発光素子123Cを駆動するためのトランジスタ124C駆動トランジスタともいうを有する。なおトランジスタ124A乃至トランジスタ124Cは、ゲート端子がトランジスタ104A乃至トランジスタ104Cの他方の端子に接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが発光素子123A乃至発光素子123Cに電流を流すための電流供給線電源線ともいうに接続され、ソース端子またはドレイン端子となる他方の端子第2端子ともいうが発光素子123A乃至発光素子123Cの一方の電極第1の電極ともいうに接続される。発光素子123A乃至発光素子123Cの他方の電極第2の電極ともいうがグラウンド線共通電位線ともいうに接続される。トランジスタ124A乃至トランジスタ124Cのゲート端子と第1の端子との間に容量素子を設ける構成としてもよい。次いで、図2Aで示した表示素子部105A乃至表示素子部105Cが液晶素子を有する構成の回路図の上面図について具体的に示し、本発明の一態様における第1のデータ線102A乃至第3のデータ線102Cとで形成される交差部の面積を等しくし、データ線のそれぞれに均等に負荷容量を形成することができるといった利点について説明する。図3に示す上面図は、図2Aで示した回路図の上面図に相当する。なお図3では、図2Aで説明した容量素子122A乃至容量素子122Cを省略して説明し、液晶素子121A乃至液晶素子121Cに相当する構成として、液晶素子121A乃至液晶素子121Cの一方の電極131A乃至一方の電極131C画素電極を示している。また図3に示す第1のデータ線102A乃至第3のデータ線102Cは、走査線103A乃至走査線103Cに直交する方向に配設して設けられる導電層第1の導電層141の他、交差部106乃至交差部111で走査線103A乃至走査線103Cと同じ導電層第2の導電層142を有する。図3に示す上面図において、交差部106乃至交差部111では、第1の導電層141と第2の導電層142が重畳する領域で負荷容量が形成されることとなる。具体的には、第3のデータ線102Cが有する第1の導電層141と第2のデータ線102Bが有する第2の導電層142との交差部106で負荷容量が形成される。また、第1のデータ線102Aが有する第1の導電層141と第2のデータ線102Bが有する第2の導電層142との交差部107で負荷容量が形成される。また、第1のデータ線102Aが有する第1の導電層141と第3のデータ線102Cが有する第2の導電層142との交差部108で負荷容量が形成される。また、第2のデータ線102Bが有する第1の導電層141と第3のデータ線102Cが有する第2の導電層142との交差部109で負荷容量が形成される。また、第2のデータ線102Bが有する第1の導電層141と第1のデータ線102Aが有する第2の導電層142との交差部110で負荷容量が形成される。また、第3のデータ線102Cが有する第1の導電層141と第1のデータ線102Aが有する第2の導電層142との交差部111で負荷容量が形成される。そして第1のデータ線102A乃至第3のデータ線102C間で、第1の導電層141と第2の導電層142を用いて形成する交差部交差部106乃至交差部111の数をそれぞれ等しくすることができる。そのため、第1のデータ線102A乃至第3のデータ線102Cを配線の幅の等しいデータ線とすることで、当該データ線のそれぞれに均等に負荷容量を形成することができる。従って本実施の形態の構成では、第1のデータ線102A乃至第3のデータ線102Cとで形成される交差部の面積を等しくすることができるため、データ線のそれぞれに均等に負荷容量を形成することができる。その結果、第1のデータ線102A乃至第3のデータ線102C間では負荷容量を均等にし、各画素に所望の電位の信号を供給することができる。そして表示装置は、配線間の負荷容量の差異に起因した表示階調のずれ及び/または信号遅延を低減することができる。また図3で示した第1のデータ線102A乃至第3のデータ線102Cでは、第1の導電層141との第2の導電層142とで異なる導電性の導電層を用いることで第1のデータ線102A乃至第3のデータ線102Cの配線抵抗がそれぞれ異なるといったこともあり得る。図4Aでは、図3で示した上面図における第2の導電層142を抵抗素子として示した回路図である。図4Aに示すように、図3での交差部106を構成する第2の導電層142は、第2のデータ線102Bが有する第1の抵抗素子151Bとして表される。また、図3での交差部107を構成する第2の導電層142は、第2のデータ線102Bが有する第2の抵抗素子152Bとして表される。また、図3での交差部108を構成する第2の導電層142は、第3のデータ線102Cが有する第1の抵抗素子151Cとして表される。また、図3での交差部109を構成する第2の導電層142は、第3のデータ線102Cが有する第2の抵抗素子152Cとして表される。また、図3での交差部110を構成する第2の導電層142は、第1のデータ線102Aが有する第1の抵抗素子151Aとして表される。また、図3での交差部111を構成する第2の導電層142は、第1のデータ線102Aが有する第2の抵抗素子152Aとして表される。図4Aに示すように、本実施の形態の構成では、第1のデータ線102Aは第1の抵抗素子151A及び第2の抵抗素子152Aを有し、第2のデータ線102Bは第1の抵抗素子151B及び第2の抵抗素子152Bを有し、第3のデータ線102Cは第1の抵抗素子151C及び第2の抵抗素子152Cを有する構成とすることができる。すなわち本実施の形態の構成では、第1のデータ線102A乃至第3のデータ線102Cのそれぞれが有する抵抗素子の数を等しくすることができる。従って第2の導電層142を同じ導電材料、同じ配線幅で構成することで、第1のデータ線102A乃至第3のデータ線102Cの配線抵抗を均一にすることができる。なお第1のデータ線102A乃至第3のデータ線102Cにおける第1の抵抗素子151A乃至第1の抵抗素子151C及び第2の抵抗素子152A乃至第2の抵抗素子152Cは、第1のデータ線102A乃至第3のデータ線102C中のいずれかの箇所にあればよく、例えば図4Bに示すように抵抗素子となる第2の導電層142を設けて形成する構成としてもよい。なお本実施の形態の構成においては、異なる信号を複数の画素に同じタイミングで供給するための複数の配線として第1のデータ線乃至第3のデータ線を有する表示装置の構成について説明したが、他の配線であっても適用可能である。例えば、図2Bで説明した発光素子を有する構成において、発光素子123A乃至発光素子123Cに電流を流すための電流供給線を、図5に示すように第1の電流供給線125A、第2の電流供給線125B、第3の電流供給線125Cに分けて交差部161乃至交差部166を設ける構成としてもよい。第1の電流供給線125A、第2の電流供給線125B、第3の電流供給線125Cに交差部161乃至交差部166を設ける構成とすることにより、第1の電流供給線125A乃至第3の電流供給線125Cをトランジスタ124A乃至トランジスタ124Cの一方の端子の最近傍に配設させ、トランジスタ124A乃至トランジスタ124Cの一方の端子を他の配線との交差を介することなく第1の電流供給線125A乃至第3の電流供給線125Cと接続することができる。従って本実施の形態の構成では、第1のデータ線102A乃至第3のデータ線102Cと同様に、電流供給線のそれぞれに均等に負荷容量を形成することができる。その結果、第1の電流供給線125A乃至第3の電流供給線125Cの負荷容量を均等にし、各画素に所望の電位の信号を供給することができる。そして表示装置は、配線間の負荷容量の差異に起因した表示階調のずれ及び/または信号遅延を低減することができる。以上説明したように、データ線間、または電流供給線間の負荷容量の差異を低減することができる。その結果負荷容量の差異に起因した、表示階調のずれ及び/または信号遅延を低減することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、上記実施の形態1と異なる構成について、図6、図7で説明する。なお本実施の形態で示す構成が、上記実施の形態1で説明した図1及び図2に示す構成と異なる点は、複数の配線として走査線を複数設けたことである。具体的には本実施の形態で示す回路図では、異なる信号を複数の画素に同じタイミングで供給するための複数の配線をN本Nは3以上の自然数の走査線として、複数の画素に異なる走査信号を供給する例について説明する。図6Aは、表示装置が有する画素の回路構成を示している。図6Aでは、N本の走査線として、具体的に3本の走査線より異なる走査信号を、3つの異なる画素に供給する場合の回路構成について示している。画素201Aは、トランジスタ204A選択トランジスタともいうと、表示素子部205Aとを有する。画素201Aのトランジスタ204Aは、ゲート端子が第1の走査線203Aに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうがデータ線202Aに接続され、他方の端子が表示素子部205Aに接続されている。画素201Bは、トランジスタ204B選択トランジスタともいうと、表示素子部205Bとを有する。画素201Bのトランジスタ204Bは、ゲート端子が第2の走査線203Bに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうがデータ線202Bに接続され、他方の端子が表示素子部205Bに接続されている。画素201Cは、トランジスタ204C選択トランジスタともいうと、表示素子部205Cとを有する。画素201Cのトランジスタ204Cは、ゲート端子が第3の走査線203Cに接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうがデータ線202Cに接続され、他方の端子が表示素子部205Cに接続されている。以上説明した図6Aに示す回路構成は、例えば、第1の走査線203A乃至第3の走査線203Cの走査信号によりトランジスタ204A乃至トランジスタ204Cを個別に導通状態オン状態ともいうとして、表示素子部205A乃至表示素子部205Cにデータ線202A乃至データ線202Cより映像信号を供給する場合に、有効な構成である。マトリクス状に画素を配列して設ける場合、第1の走査線203A乃至第3の走査線203Cは、データ線202A乃至データ線202Cに対して概略直交する方向に設けられ、当該第1の走査線203A乃至第3の走査線203Cに沿ってトランジスタ204A乃至トランジスタ204Cを有する画素201A乃至画素201Cが設けられることとなる。図6Aに示す回路構成は、第1の走査線203A乃至第3の走査線203Cの交差部を設けることで、第1の走査線203A乃至第3の走査線203Cのそれぞれを、対応する画素201A乃至画素201Cに含まれるトランジスタのゲート端子の最近傍に配設させる。そしてトランジスタのゲート端子と、最近傍に配設させた走査線との接続を行う。図6Aにおいて、交差部206は第2の走査線203Bと第3の走査線203Cとが交差した領域である。また交差部207は第1の走査線203Aと第2の走査線203Bとが交差した領域である。また交差部208は第1の走査線203Aと第3の走査線203Cとが交差した領域である。また交差部209は第2の走査線203Bと第3の走査線203Cとが交差した領域である。また交差部210は第1の走査線203Aと第2の走査線203Bとが交差した領域である。また交差部211は第1の走査線203Aと第3の走査線203Cとが交差した領域である。そして第1の走査線203Aはトランジスタ204Aのゲート端子の最近傍に配設され、トランジスタ204Aのゲート端子が他の配線との交差を介することなく接続されることとなる。また第2の走査線203Bはトランジスタ204Bのゲート端子の最近傍に配設され、トランジスタ204Bのゲート端子が他の配線との交差を介することなく接続されることとなる。また第3の走査線203Cはトランジスタ204Cのゲート端子の最近傍に配設され、トランジスタ204Cのゲート端子が他の配線との交差を介することなく接続されることとなる。図6Aに示す交差部206乃至交差部211は、第1の走査線203A乃至第3の走査線203C間の電気的な短絡ショートを避けるために、交差する走査線の一方を別の導電層を用いて形成されることとなる。導電層を用いて交差部206乃至交差部211では、交差する走査線間で負荷容量が形成される。負荷容量は、交差する走査線が重畳する領域、すなわち第1の走査線203A乃至第3の走査線203Cを形成する導電層と、交差部での別の導電層とが重畳する領域において、形成される。図6Bには、図6Aで示した第1の走査線203A乃至第3の走査線203Cによる交差部206乃至交差部211を負荷容量として示した回路図である。図6Bでは、図6Aと同様に、第1の走査線203Aが第1の画素201Aに接続され、第2の走査線203Bが第2の画素201Bに接続され、第3の走査線203Cが第3の画素201Cに接続される。また図6Bでは、図6Aで示す交差部206に起因する負荷容量を容量素子291で表し、図6Aで示す交差部207に起因する負荷容量を容量素子292で表し、図6Aで示す交差部208に起因する負荷容量を容量素子293で表し、図6Aで示す交差部209に起因する負荷容量を容量素子294で表し、図6Aで示す交差部210に起因する負荷容量を容量素子295で表し、図6Aで示す交差部211に起因する負荷容量を容量素子296で表している。図6Bに示すように、第1の走査線203Aと第2の走査線203Bとで、容量素子292及び容量素子295による負荷容量が形成される。また、第2の走査線203Bと第3の走査線203Cとで、容量素子291及び容量素子294による負荷容量が形成される。また、第1の走査線203Aと第3の走査線203Cとで、容量素子293及び容量素子296による負荷容量が形成される。前述のように負荷容量は、第1の走査線203A乃至第3の走査線203Cを形成する導電層と、交差部での別の導電層とが重畳する領域において、形成される。そのため、本実施の形態の構成では、第1の走査線203A乃至第3の走査線203Cを配線の幅の等しい走査線とすることで、当該走査線のそれぞれに均等に負荷容量を形成することができる。従って本実施の形態の構成では、第1の走査線203A乃至第3の走査線203Cとの交差部の面積を等しくすることができるため、走査線のそれぞれに均等に負荷容量を形成することができる。その結果、第1の走査線203A乃至第3の走査線203C間では負荷容量を均等にし、各画素に所望のタイミングで走査信号を供給することができる。そして表示装置は、配線間の負荷容量の差異に起因した走査信号の遅延を低減することができる。次いで図7A、Bでは、図6Aで示した表示素子部205A乃至表示素子部205Cについて具体的な表示素子の一例を説明する。なお、図7A、Bの説明では、図6Aで示した表示素子部205A乃至表示素子部205C以外の構成と重複する箇所について説明を省略する。図7Aに示す回路図は、図6Aで示した表示素子部205A乃至表示素子部205Cが液晶素子を有する構成の場合の一例について示したものである。図7Aに示す表示素子部205Aは、トランジスタ204Aのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子221A及び容量素子222Aを有する。図7Aに示す表示素子部205Bは、トランジスタ204Bのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子221B及び容量素子222Bを有する。図7Aに示す表示素子部205Cは、トランジスタ204Cのソース端子またはドレイン端子となる他方の端子第2端子ともいうに接続される液晶素子221C及び容量素子222Cを有する。なお液晶素子221A乃至液晶素子221Cは、一方の電極画素電極、第1の電極ともいうがトランジスタ204A乃至トランジスタ204Cの他方の端子に接続され、他方の電極対向電極、第2の電極ともいうが共通電位線コモン線ともいうに接続される。また、容量素子222A乃至容量素子222Cは、一方の電極第1の電極ともいうがトランジスタ204A乃至トランジスタ204Cの他方の端子に接続され、他方の電極第2の電極ともいうが容量線に接続される。なお容量素子222A乃至容量素子222Cは必要に応じて設ければよく、省略することも可能である。図7Bに示す回路図は、図6Aで示した表示素子部205A乃至表示素子部205CがELElectroLuminescence素子等の発光素子を有する構成の場合の一例について示したものである。図7Bに示す表示素子部205Aは、発光素子223A及び発光素子223Aを駆動するためのトランジスタ224A駆動トランジスタともいうを有する。図7Bに示す表示素子部205Bは、発光素子223B及び発光素子223Bを駆動するためのトランジスタ224B駆動トランジスタともいうを有する。図7Bに示す表示素子部205Cは、発光素子223C及び発光素子223Cを駆動するためのトランジスタ224C駆動トランジスタともいうを有する。なおトランジスタ224A乃至トランジスタ224Cは、ゲート端子がトランジスタ204A乃至トランジスタ204Cの他方の端子に接続され、ソース端子またはドレイン端子となる一方の端子第1端子ともいうが発光素子223A乃至発光素子223Cに電流を流すための電流供給線電源線ともいうに接続され、ソース端子またはドレイン端子となる他方の端子第2端子ともいうが発光素子223A乃至発光素子223Cの一方の電極第1の電極ともいうに接続される。発光素子223A乃至発光素子223Cの他方の電極第2の電極ともいうがグラウンド線共通電位線ともいうに接続される。トランジスタ224A乃至トランジスタ224Cのゲート端子と第1の端子との間に容量素子を設ける構成としてもよい。以上のことより走査線の負荷容量の差異を低減することができる。その結果負荷容量の差異に起因した、走査信号の遅延を低減することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、実施の形態1で説明した回路構成でフィールドシーケンシャル方式の表示を行う表示装置の一例について図8乃至図11を参照して説明する。なお本実施の形態の表示装置では、表示素子として液晶素子を用いる液晶表示装置として説明を行う。<液晶表示装置の構成例>図8Aは、液晶表示装置の構成例を示す図である。図8Aに示す液晶表示装置は、画素部30と、走査線駆動回路31と、データ線駆動回路32信号線駆動回路ともいうと、各々が平行又は略平行に配設され、且つ走査線駆動回路31によって電位が制御される3n本nは、2以上の自然数の走査線33と、各々が平行又は略平行に配設され、且つデータ線駆動回路32によって電位が制御される、m本mは、2以上の自然数の第1のデータ線341、m本の第2のデータ線342、及びm本の第3のデータ線343と、を有する。さらに、画素部30は、3つの領域領域301乃至領域303に分割され、領域毎にマトリクス状n行m列に配設された複数の画素を有する。なお、各走査線33は、画素部30においてマトリクス状3n行m列に配設された複数の画素のうち、いずれかの行に配設されたm個の画素に接続される。また、各第1のデータ線341は、領域301においてマトリクス状n行m列に配設された複数の画素351のうち、いずれかの列に配設されたn個の画素に接続される。また、各第2のデータ線342は、領域302においてマトリクス状n行m列に配設された複数の画素352のうち、いずれかの列に配設されたn個の画素に接続される。また、各第3のデータ線343は、領域303においてマトリクス状n行m列に配設された複数の画素353のうち、いずれかの列に配設されたn個の画素に接続される。なお、第1のデータ線341乃至第3のデータ線343は、上記実施の形態1で説明したように交差部361が設けられており、第1のデータ線341乃至第3のデータ線343を領域301乃至領域303の画素のトランジスタの一方の端子の最近傍に配設させる構成となる。従って、第1のデータ線341乃至第3のデータ線343のそれぞれに、均等に負荷容量を形成することができる。その結果、各画素に所望の電位の映像信号を供給することができ、データ線間の負荷容量の差異に起因した表示階調のずれ及び/または信号遅延を低減することができる。なお、走査線駆動回路31には、外部から走査線駆動回路用スタート信号GSP、走査線駆動回路用クロック信号GCK、及び高電源電位、低電源電位などの駆動用電源が入力される。また、データ線駆動回路32には、外部からデータ線駆動回路用スタート信号SSP、データ線駆動回路用クロック信号SCK、画像信号data1~data3などの信号、及び高電源電位、低電源電位などの駆動用電源が入力される。図8B乃至図8Dは、画素の回路構成例を示す図である。具体的には、図8Bは、領域301に配設された画素351の回路構成例を示す図であり、図8Cは、領域302に配設された画素352の回路構成例を示す図であり、図8Dは、領域303に配設された画素353の回路構成例を示す図である。図8Bに示す画素351は、ゲート端子が走査線33に接続され、ソース及びドレインの一方の端子が第1のデータ線341に接続されたトランジスタ3511と、一方の電極がトランジスタ3511のソース及びドレインの他方の端子に接続され、他方の電極が容量線に接続された容量素子3512と、一方の電極画素電極がトランジスタ3511のソース及びドレインの他方の端子並びに容量素子3512の一方の電極に接続され、他方の電極対向電極が対向電位を供給する配線に接続された液晶素子3514と、を有する。図8Cに示す画素352及び図8Dに示す画素353も回路構成自体は、図8Bに示す画素351と同一である。ただし、図8Cに示す画素352では、トランジスタ3521のソース及びドレインの一方が第1のデータ線341ではなく第2のデータ線342に接続される点が図8Bに示す画素351と異なり、図8Dに示す画素353では、トランジスタ3531のソース及びドレインの一方が第1のデータ線341ではなく第3のデータ線343に接続される点が図8Bに示す画素351と異なる。<走査線駆動回路31の構成例>図9Aは、図8Aに示す液晶表示装置が有する走査線駆動回路31の構成例を示す図である。図9Aに示す走査線駆動回路31は、n個の出力端子を有するシフトレジスタ311乃至シフトレジスタ313を有する。なお、シフトレジスタ311が有する出力端子のそれぞれは、領域301に配設されたn本の走査線33のいずれかに接続され、シフトレジスタ312が有する出力端子のそれぞれは、領域302に配設されたn本の走査線33のいずれかに接続され、シフトレジスタ313が有する出力端子のそれぞれは、領域303に配設されたn本の走査線33のいずれかに接続される。すなわち、シフトレジスタ311は、領域301において走査信号を供給するシフトレジスタであり、シフトレジスタ312は、領域302において走査信号を供給するシフトレジスタであり、シフトレジスタ313は、領域303において走査信号を供給するシフトレジスタである。具体的には、シフトレジスタ311は、外部から入力される走査線駆動回路用スタートパルス信号GSPをきっかけとして、1行目に配設された走査線33を起点として順次走査信号をシフト走査線33を走査線駆動回路用クロック信号GCK1/2周期毎に順次選択する機能を有し、シフトレジスタ312は、外部から入力される走査線駆動回路用スタートパルス信号GSPをきっかけとして、n1行目に配設された走査線33を起点として順次走査信号をシフトする機能を有し、シフトレジスタ313は、外部から入力される走査線駆動回路用スタートパルス信号GSPをきっかけとして、2n1行目に配設された走査線33を起点として順次走査信号をシフトする機能を有する。<走査線駆動回路31の動作例>上述した走査線駆動回路31の動作例について図9Bを参照して説明する。なお、図9Bには、走査線駆動回路用クロック信号GCK、シフトレジスタ311が有するn個の出力端子から出力される信号SR311out、シフトレジスタ312が有するn個の出力端子から出力される信号SR312out、及びシフトレジスタ313が有するn個の出力端子から出力される信号SR313outを示している。サンプリング期間T1において、シフトレジスタ311では、1行目に配設された走査線33を起点としてn行目に配設された走査線33までハイレベルの電位が1/2クロック周期水平走査期間毎に順次シフトし、シフトレジスタ312では、n1行目に配設された走査線33を起点として2n行目に配設された走査線33までハイレベルの電位が1/2クロック周期水平走査期間毎に順次シフトし、シフトレジスタ313では、2n1行目に配設された走査線33を起点として3n行目に配設された走査線33までハイレベルの電位が1/2クロック周期水平走査期間毎に順次シフトする。そのため、走査線駆動回路31は、走査線33を介して、1行目に配設されたm個の画素351からn行目に配設されたm個の画素351を順次選択するとともに、n1行目に配設されたm個の画素352から2n行目に配設されたm個の画素352を順次選択し、2n1行目に配設されたm個の画素353から3n行目に配設されたm個の画素353を順次選択することになる。すなわち、走査線駆動回路31は、水平走査期間毎に異なる3行に配設された3m個の画素に対して走査信号を供給することが可能である。サンプリング期間T2及びサンプリング期間T3において、シフトレジスタ311乃至シフトレジスタ313の動作は、サンプリング期間T1と同じである。すなわち、走査線駆動回路31は、サンプリング期間T1と同様に、水平走査期間毎に特定の3行に配設された3m個の画素に対して走査信号を供給することが可能である。<データ線駆動回路32の構成例>図10Aは、図8Aに示す液晶表示装置が有するデータ線駆動回路32の構成例を示す図である。図10Aに示すデータ線駆動回路32は、m個の出力端子を有するシフトレジスタ320と、m個のトランジスタ321と、m個のトランジスタ322と、m個のトランジスタ323と、を有する。なお、トランジスタ321のゲート端子は、シフトレジスタ320が有するj番目jは、1以上m以下の自然数の出力端子に接続され、ソース及びドレインの一方の端子が第1の画像信号data1を供給する配線に接続され、ソース及びドレインの他方の端子が画素部30においてj列目に配設された第1のデータ線341に接続される。また、トランジスタ322のゲート端子は、シフトレジスタ320が有するj番目jは、1以上m以下の自然数の出力端子に接続され、ソース及びドレインの一方の端子が第2の画像信号data2を供給する配線に接続され、ソース及びドレインの他方の端子が画素部30においてj列目に配設された第2のデータ線342に接続される。また、トランジスタ323のゲート端子は、シフトレジスタ320が有するj番目jは、1以上m以下の自然数の出力端子に接続され、ソース及びドレインの一方の端子が第3の画像信号data3を供給する配線に接続され、ソース及びドレインの他方の端子が画素部30においてj列目に配設された第3のデータ線343に接続される。なお、ここでは、第1の画像信号data1は、サンプリング期間T1において、赤Rの画像信号バックライトが、赤Rを点灯する際に画素において保持される画像信号を第1のデータ線341に供給し、サンプリング期間T2において、緑Gの画像信号を第1のデータ線341に供給し、サンプリング期間T3において、青Bの画像信号を第1のデータ線341に供給することとする。また、第2の画像信号data2は、サンプリング期間T1において、青Bの画像信号を第2のデータ線342に供給し、サンプリング期間T2において、赤Rの画像信号を第2のデータ線342に供給し、サンプリング期間T3において、緑Gの画像信号を第2のデータ線342に供給することとする。また、第3の画像信号data3は、サンプリング期間T1において、緑Gの画像信号を第3のデータ線343に供給し、サンプリング期間T2において、青Bの画像信号を第3のデータ線343に供給し、サンプリング期間T3において、赤Rの画像信号を第3のデータ線343に供給することとする。<バックライトの構成例>図10Bは、図8Aに示す液晶表示装置の画素部30の後方に設けられるバックライトの構成例を示す図である。図10Bに示すバックライトは、赤R、緑G、青Bの3色を呈する光源を備えたバックライトユニット36を複数有する。なお、複数のバックライトユニット36は、マトリクス状に配設されており、且つ特定の領域毎に点灯を制御することが可能である。ここでは、3n行m列に配設された複数の画素に対するバックライトとして、少なくともk行m列毎ここでは、kは、n/4とするにバックライトユニット36が設けられ、該バックライトユニット36の点灯を独立に制御できることとする。すなわち、当該バックライトが、少なくとも1行目乃至k行目の画素用バックライトユニット~2n3k1行目乃至3n行目の画素用バックライトユニットを有し、それぞれのバックライトユニットの点灯を独立に制御できることとする。<液晶表示装置の動作例>図11は、上述した液晶表示装置における走査信号の走査と、バックライトの点灯タイミングとを示す図である。当該液晶表示装置は、サンプリング期間T1において、1行目に配設されたm個の画素351からn行目に配設されたm個の画素351を順次選択し、且つn1行目に配設されたm個の画素352から2n行目に配設されたm個の画素352を順次選択し、且つ2n1行目に配設されたm個の画素353から3n行目に配設されたm個の画素353を順次選択することで、各画素に画像信号を入力することが可能である。また図11に示す液晶表示装置における走査信号の走査と、バックライトの点灯タイミングは、領域1行目乃至n行目、n1行目乃至2n行目、及び2n1行目乃至3n行目毎に、走査信号の走査と、特定色を呈するバックライトユニット赤R、緑G、又は青Bの点灯とを並行して行うタイミングとすることが可能である。なお、本実施の形態の液晶表示装置では、サンプリング期間T1~サンプリング期間T3に行われる動作によって、画素部30において1枚の画像が形成される。すなわち、当該液晶表示装置においては、サンプリング期間T1~サンプリング期間T3が1フレーム期間に相当する。<本実施の形態の液晶表示装置について>本実施の形態の液晶表示装置は、上記実施の形態1の構成を適用できる第1のデータ線341乃至第3のデータ線343は、各配線のそれぞれに均等に負荷容量を形成することができる。その結果、各画素に所望の電位の映像信号を供給することができ、データ線間の負荷容量の差異に起因した表示階調のずれ及び/または信号遅延を低減することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、表示装置、ここでは液晶表示装置が有する画素の平面図及び断面図の一例について図面を用いて説明する。図12Aは表示パネルが有する複数の画素の1つの平面図を示している。図12Bは図12Aの一点鎖線A-Bにおける断面図である。図12Aにおいて、第1のデータ線乃至第3のデータ線となる配線層ソース電極層1201A乃至ソース電極層1201C、ドレイン電極層1202を含むは、図中上下方向列方向に延伸するように配置されている。走査線となる配線層ゲート電極層1203を含むは、ソース電極層1201A乃至ソース電極層1201Cに概略直交する方向図中左右方向行方向に延伸するように配置されている。容量配線層1204は、ゲート電極層1203に概略平行な方向であって、且つ、ソース電極層1201A乃至ソース電極層1201Cに概略直交する方向図中左右方向行方向に延伸するように配置されている。なお交差部1209は、ゲート電極層1203及び容量配線層1204と同じ層で形成された配線層により、ソース電極層1201B及び1201Cが交差する様子を示している。図12Aにおいて、表示パネルの画素には、ゲート電極層1203を有するトランジスタ1205が設けられている。トランジスタ1205上には、絶縁膜1227、絶縁膜1228、及び層間膜1229が設けられている。図12A、図12Bに示す表示パネルの画素は、トランジスタ1205に接続される第1の電極層として透明電極層1208を有する。トランジスタ1205上の絶縁膜1227、絶縁膜1228、及び層間膜1229には、開口コンタクトホールが形成されている。開口コンタクトホールにおいて、透明電極層1208とトランジスタ1205とが接続されている。図12A、図12Bに示すトランジスタ1205は、ゲート絶縁層1212を介してゲート電極層1203上に配置された半導体層1206を有し、半導体層1206に接してソース電極層1201A及びドレイン電極層1202を有する。また、容量配線層1204、ゲート絶縁層1212、及びドレイン電極層1202が積層して、容量素子1207を形成している。また、トランジスタ1205が形成される第1の基板1218は、液晶層1217を間に挟んで第2の基板1219と重畳ように配置されている。なお図12Bでは、トランジスタ1205としてボトムゲート構造の逆スタガ型トランジスタを用いる例を示したが、本明細書に開示する液晶表示装置に適用できるトランジスタの構造は特に限定されない。例えば、ゲート絶縁層を介してゲート電極層が半導体層の上側に配置されるトップゲート構造のトランジスタ、及び、ゲート絶縁層を介してゲート電極層が半導体層の下側に配置されるボトムゲート構造のスタガ型トランジスタ及びプレーナ型トランジスタなどを用いることができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、本明細書に開示する液晶表示装置に適用できるトランジスタの例を示す。本明細書に開示する液晶表示装置に適用できるトランジスタの構造は特に限定されず、例えばゲート電極が、ゲート絶縁層を介して、半導体層の上側に配置されるトップゲート構造、又はゲート電極が、ゲート絶縁層を介して、半導体層の下側に配置されるボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。図13A乃至図13Dにトランジスタの断面構造の一例を以下に示す。なお、図13A乃至図13Dに示すトランジスタは、半導体層として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、トランジスタのオン状態にいて高い電界効果移動度最大値で5cm2/Vsec以上、好ましくは最大値で10cm2/Vsec~150cm2/Vsecと、トランジスタのオフ状態において低い単位チャネル幅あたりのオフ電流例えば単位チャネル幅あたりのオフ電流が1aA/μm未満、さらに好ましくは10zA/μm未満、且つ、85°Cにて100zA/μm未満が得られることである。図13Aに示すトランジスタ410は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。トランジスタ410は、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ410を覆い、酸化物半導体層403に積層する絶縁膜407が設けられている。絶縁膜407上にはさらに保護絶縁層409が形成されている。図13Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。トランジスタ420は、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、酸化物半導体層403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ420を覆い、保護絶縁層409が形成されている。図13Cに示すトランジスタ430はボトムゲート型のトランジスタであり、絶縁表面を有する基板400上に、ゲート電極層401、ゲート絶縁層402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半導体層403に接する絶縁膜407が設けられている。絶縁膜407上にはさらに保護絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は基板400及びゲート電極層401上に接して設けられ、ゲート絶縁層402上にソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体層403が設けられている。図13Dに示すトランジスタ440は、トップゲート構造のトランジスタの一つである。トランジスタ440は、絶縁表面を有する基板400上に、絶縁層437、酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁層402、及びゲート電極層401を含み、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層436a、配線層436bが接して設けられ接続している。本実施の形態では、上述のとおり、半導体層として酸化物半導体層403を用いる。酸化物半導体層403に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体、In-Ga-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その化学量論比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層403は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体層403を用いたトランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440は、オフ状態における電流値オフ電流値を低くすることができる。よって画素において、映像信号等の電気信号を保持するための容量素子を小さく設計することができる。よって、画素の開口率の向上を図ることができるため、その分の低消費電力化を図るといった効果を奏する。また、酸化物半導体層403を用いたトランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440は、オフ電流を少なくすることができる。よって、画素においては映像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって1フレーム期間の周期を長くすることができ、静止画表示期間でのリフレッシュ動作の頻度を少なくすることができるため、より消費電力を抑制する効果を高くできる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶表示装置の部品点数を削減することができる。絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。ボトムゲート構造のトランジスタ410、トランジスタ420、トランジスタ430において、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層401の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層して、合計膜厚200nmのゲート絶縁層とする。ソース電極層405a、ドレイン電極層405bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。ソース電極層405a、ドレイン電極層405bに接続する配線層436a、配線層436bのような導電膜も、ソース電極層405a、ドレイン電極層405bと同様な材料を用いることができる。また、ソース電極層405a、ドレイン電極層405bこれと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。酸化物半導体層の上方に設けられる絶縁膜407、427、下方に設けられる絶縁層437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、酸化物半導体層の上方に設けられる保護絶縁層409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、保護絶縁層409上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。本実施の形態を用いて作製した酸化物半導体層を含むトランジスタは、水素及び水分を除去することで高純度化することにより、オフ電流を少なくすることができる。また、高純度化された酸化物半導体層は、レーザ照射等の処理を経ることなく作製でき、大面積基板へのトランジスタの形成を可能にすることができるため、好適である。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本明細書に開示する表示装置は、さまざまな電子機器遊技機も含むに適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。図14Aは、電子書籍の一例を示している。図14Aに示す電子書籍は、筐体1700及び筐体1701の2つの筐体で構成されている。筐体1700及び筐体1701は、蝶番1704により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。筐体1700には表示部1702が組み込まれ、筐体1701には表示部1703が組み込まれている。表示部1702及び表示部1703は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図14Aでは表示部1702に文章を表示し、左側の表示部図14Aでは表示部1703に画像を表示することができる。また、図14Aでは、筐体1700に操作部等を備えた例を示している。例えば、筐体1700は、電源入力端子1705、操作キー1706、スピーカ1707等を備えている。操作キー1706により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子、及びUSBケーブル等の各種ケーブルと接続可能な端子等、記録媒体挿入部等を備える構成としてもよい。さらに、図14Aに示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。図14Bは、表示装置を用いたデジタルフォトフレームの一例を示している。例えば、図14Bに示すデジタルフォトフレームは、筐体1711に表示部1712が組み込まれている。表示部1712は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。なお、図14Bに示すデジタルフォトフレームは、操作部、外部接続用端子USB端子、USBケーブル等の各種ケーブルと接続可能な端子等、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部1712に表示させることができる。図14Cは、表示装置を用いたテレビジョン装置の一例を示している。図14Cに示すテレビジョン装置は、筐体1721に表示部1722が組み込まれている。表示部1722により、映像を表示することが可能である。また、ここでは、スタンド1723により筐体1721を支持した構成を示している。表示部1722は、上記実施の形態に示した表示装置を適用することができる。図14Cに示すテレビジョン装置の操作は、筐体1721が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部1722に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。図14Dは、表示装置を用いた携帯電話機の一例を示している。図14Dに示す携帯電話機は、筐体1731に組み込まれた表示部1732の他、操作ボタン1733、操作ボタン1737、外部接続ポート1734、スピーカ1735、及びマイク1736等を備えている。図14Dに示す携帯電話機は、表示部1732がタッチパネルになっており、指等の接触により、表示部1732の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部1732を指等で接触することにより行うことができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。