成長用基板上に半導体膜を形成する工程と、前記半導体膜上に第1の接合層を形成する工程と、前記成長用基板上又は前記半導体膜上に第2の接合層を形成する工程と、支持基板上に第3の接合層および第4の接合層を形成する工程と、前記第2の接合層および前記第4の接合層の表面を活性化する工程と、前記第1の接合層と前記第3の接合層を当接しつつ活性化された前記第2の接合層と前記第4の接合層とを密着させて前記第2の接合層と前記第4の接合層との間で表面活性化接合を形成する工程と、前記表面活性化接合の形成後に前記第1の接合層および前記第3の接合層の少なくとも一方に含まれる共晶材料が融解する温度で熱処理を行って、前記第1の接合層と前記第3の接合層との間で共晶接合を形成する工程と、を含み、前記表面活性化接合は、前記共晶接合を形成するときの熱処理温度よりも低い温度下において形成されることを特徴とする半導体素子の製造方法。前記第2の接合層は、前記成長用基板の周縁部上に形成され、前記第4の接合層は、前記支持基板の周縁部上に形成されていることを特徴とする請求項1に記載の製造方法。前記第2の接合層は、前記成長用基板の外縁に沿った略円環状のパターンを有し、前記第4の接合層は、前記支持基板の外線に沿った略円環状のパターンを有することを特徴とする請求項2に記載の製造方法。前記第1の接合層は、前記成長用基板上において前記第2の接合層よりも内側に形成され、前記第3の接合層は、前記支持基板上において前記第4の接合層よりも内側に形成されていることを特徴とする請求項2または3に記載の製造方法。前記第2の接合層は、前記成長用基板上に分散配置され、前記第4の接合層は、前記支持基板上に分散配置されていることを特徴とする請求項1乃至4のいずれか1つに記載の製造方法。前記第1の接合層および前記第2の接合層は、同一材料からなることを特徴とする請求項1乃至5のいずれか1つに記載の製造方法。前記表面活性化接合を形成する工程は、前記共晶接合を形成するときの熱処理温度よりも低い温度による熱処理を含むことを特徴とする請求項1乃至6のいずれか1つに記載の製造方法。前記半導体膜に分割溝を形成して前記半導体膜を複数の個片に分割する工程を更に含み、前記第1の接合層は、前記複数の個片の各々の表面に分割して形成された分割パターンを有し、前記第3の接合層は、前記第1の接合層の分割パターンに対応した分割パターンを有することを特徴とする請求項1乃至7のいずれか1つに記載の製造方法。前記第2の接合層および前記第4の接合層の表面を活性化する工程は、大気圧下において前記第2の接合層および前記第4の接合層の表面にプラズマ照射する処理を含むことを特徴とする請求項1乃至8のいずれか1つに記載の製造方法。前記第2の接合層および前記第4の接合層の最表面はAu面であることを特徴とする請求項1乃至9のいずれか1つに記載の製造方法。図1は、成長用基板とは別の支持基板が半導体膜に接合された半導体素子の製造方法の一例を示す断面図である。サファイア等からなる成長用基板10上に有機金属気相成長法MOCVD:MetalOrganicChemicalVaporDeposition等によりGaN系半導体からなる半導体膜20を形成する。半導体膜20にドライエッチング等により格子状の分割溝ストリート21を形成して半導体膜20を複数の矩形状の個片に分割する。半導体膜20の個片の各々の表面にp電極31を形成する。分割溝21を形成することにより表出した半導体膜20の側面に保護膜35を形成する図1a。一方、Siからなる支持基板50を用意して、支持基板50上に共晶材料であるAuSnを含む共晶金属層51を形成する。リフトオフ法により共晶金属層51にp電極31のパターンに対応したパターニングを施す図1b。次に、半導体膜20上のp電極31のパターンと支持基板50上の共晶金属層51のパターンとが重なるように位置合せして、これらを密着させる図1c。その後、成長用基板10および支持基板50に押圧を加えつつ、共晶材料の融点以上の温度例えば350°Cで加熱してp電極31と共晶金属層51との間で共晶結合を形成して支持基板50を半導体膜20に接合する図1d。その後、レーザリフトオフ法などにより成長用基板10を除去し、これによって表出した半導体膜20の表面にn電極図示せずを形成する。ダイシング法などによって半導体膜20の分割溝ストリート21に沿って支持基板50を切断し、半導体素子を個片化する図示せず。ここで、半導体素子の各構成材料の熱膨張率は、それぞれ異なる。すなわち、成長用基板10を構成するサファイアが7.5×10-6/K、半導体膜20を構成するGaNが5.6×10-6/K、支持基板50を構成するSiが2.6×10-6/Kの熱膨張率を有する。かかる構成材料間の熱膨張率差に起因して、共晶接合を形成する際に熱処理が行われると、半導体膜20上に形成されたp電極31のパターンと、支持基板50上に形成された共晶金属層51のパターンとの間に位置ずれが生じる図1d。例えば、ウエハサイズが2インチの場合、パターンずれの大きさは6~10μm程度となる。ウエハのサイズが大きくなる程よりずれ量は大きくなる。一方、図2a~図2cには、p電極に対応したパターンを有していない共晶金属層51を介して支持基板50を半導体膜20に接合する場合が示されている。半導体膜20上に形成されたp電極31と、支持基板50上に形成されたパターニングされていない共晶金属層51とが熱圧着により接合される。共晶金属層51にはパターニングが施されていないので、上述のp電極31と共晶金属層51との間の実質的なパターンずれの問題は生じない図2a。続いて、レーザリフトオフ法により、成長用基板10が除去される図2b。続いて、成長用基板10を除去することにより表出した半導体膜20の表面にn電極40が形成される。n電極40は、半導体膜20の分割パターンに対応したマスクを用いて、エッチング法またはリフトオフ法などによってパターニングされ、半導体膜20の各個片の表面に形成される。半導体素子を構成する各材料の熱膨張率差に起因して、半導体膜20の各個片は、設計上の位置からずれが生じた状態で支持基板50上に固定される。n電極40は、半導体膜20が設計上の位置に存在することを前提としてパターニングされる。このため、半導体膜20上には位置ずれが生じた状態でn電極40が形成され得る図2c。半導体膜20の各個片の位置ずれを見込んでn電極40のマスク設計を行うという対策も考えられるが、半導体素子の構造や熱処理条件等によってずれ量が変化するため、そのような対策は現実には困難である。本発明は、上記した点に鑑みてなされたものであり、半導体膜の結晶成長に用いられる成長用基板とは別の支持基板を半導体膜に接合する工程を含む半導体素子の製造方法において、半導体素子を構成する各材料間の熱膨張率差に起因する上記の如き電極のパターンずれの問題を解消し得る製造方法を提供することを目的とする。本発明に係る半導体素子の製造方法は、成長用基板上に半導体膜を形成する工程と、前記半導体膜上に第1の接合層を形成する工程と、前記成長用基板上又は前記半導体膜上に第2の接合層を形成する工程と、支持基板上に第3の接合層および第4の接合層を形成する工程と、前記第2の接合層および前記第4の接合層の表面を活性化する工程と、前記第1の接合層と前記第3の接合層を当接しつつ活性化された前記第2の接合層と前記第4の接合層とを密着させて前記第2の接合層と前記第4の接合層との間で表面活性化接合を形成する工程と、前記表面活性化接合の形成後に前記第1の接合層および前記第3の接合層の少なくとも一方に含まれる共晶材料が融解する温度で熱処理を行って、前記第1の接合層と前記第3の接合層との間で共晶接合を形成する工程と、を含み、前記表面活性化接合は、前記共晶接合を形成するときの熱処理温度よりも低い温度下において形成されることを特徴としている。本発明に係る半導体素子の製造方法によれば、成長用基板側の第2の接合層と支持基板側の第4の接合層との間で比較的低温下で形成される活性化接合によって成長用基板、半導体膜および支持基板の相対的な位置関係を固定した後に、第1の接合層と第3の接合層との間で比較的高い温度の熱処理を伴う共晶接合を形成することとしたので、半導体素子の構成材料間の熱膨張率差に起因するこれらの相対的な位置関係の変動を抑制することができる。従って上述した電極のパターンずれの問題を解消することができる。以下、本発明の実施例に係る半導体素子の製造方法ついて図面を参照しつつ説明する。尚、各図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。図3a~図3dおよび図4a~図4dは、本発明の実施例に係る半導体素子の製造工程におけるプロセスステップ毎の断面図である。<半導体膜の形成>GaN系半導体膜の結晶成長が可能なC面サファイア基板を成長用基板10として用意する。成長用基板10上に半導体膜20を形成する。半導体膜20は、例えば、有機金属気相成長法MOCVD法により成長用基板10上にAlxInyGazN0≦x≦1、0≦y≦1、0≦z≦1、xyz1からなるn型半導体層、活性層、p型半導体層を順次エピタキシャル成長させることにより形成される。活性層は例えばInGaN井戸層とGaN障壁層を繰り返し積層した多重量子井戸構造を有していてもよい図3a。<分割溝の形成>半導体膜20をチップ領域毎に分割する格子状の分割溝ストリート21を形成する。具体的には、半導体膜20の表面に素子分割ラインに沿った格子状の開口部を有するレジストマスク図示せずを形成する。次に、Cl2プラズマによるドライエッチングによりレジストマスクを介して半導体膜20をエッチングする。これにより、半導体膜20には成長用基板10に達する格子状の分割溝21が形成され、半導体膜20は例えば一辺が1mm程度の矩形状の個片に分割される。成長用基板10の周縁部には半導体膜20aが残される図3b。<保護膜およびp電極の形成>CVD法やスパッタ法などにより半導体膜20上にSiO2膜を堆積する。続いて、半導体膜20の上面および分割溝21の底部に堆積したSiO2膜をバッファードフッ酸を用いて除去する。これにより、半導体膜20の各個片の側面にSiO2からなる保護膜35が形成される。保護膜35は、半導体膜20の各個片の側面における異物付着を防止する。次に、半導体膜20の表面にp電極のパターンに対応したレジストマスクを形成した後、電子ビーム蒸着法などによってPt厚さ1nm/Ag厚さ150nm/Ti厚さ100nm/Pt厚さ150nm/Au厚さ200nmを順次堆積する。その後、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去する。これにより、半導体膜20の各個片の表面にp電極第1の接合層31が形成される。p電極31は、活性層から発せられる光を光取り出し面に向けて反射せしめる光反射層として機能するとともに後述する半導体膜20と支持基板50との接合において、支持基板50上に形成される共晶金属層51との間で共晶接合を形成する。成長用基板10の周縁部に残された半導体膜20aの上面にはp電極31の形成と同時にp電極と同一の材料からなる活性化接合層第2の接合層32が形成される。活性化接合層32は、後述する半導体膜20と支持基板50との接合において、支持基板50側の活性化接合層52との間で表面活性化接合SAB:SurfaceActivatedBondingを形成する図3c。図5aは、以上の各工程を経た成長用基板10を上面からみた平面図である。半導体膜は格子状の分割溝21によって矩形状の個片に分割されている。半導体膜の各個片の表面にはp電極31が形成されている。すなわち、p電極31は、半導体膜の分割パターンに対応したパターンを有している。略円形をなす成長用基板10の周縁部上には、p電極第1の接合層31の全体を囲むように成長用基板10の外縁に沿って設けられた略円環状の活性化接合層第2の接合層32が形成されている。<支持基板の形成>成長用基板10に代えて半導体膜20を支持するための支持基板50を用意する。支持基板50は、例えばドーパント注入によって導電性が付与されたSiなどにより構成される。次に、支持基板50上にp電極31の配列分割パターンに対応したパターンを有するレジストマスク図示せずを形成した後、電子ビーム蒸着法などによって、Pt厚さ25nm/Ti厚さ100nm/Ni厚さ100nm/Au厚さ30nm/AuSn厚さ600nmを順次堆積して共晶金属層第3の接合層51を形成する。上記の金属のうち最表面に形成されるAuSnは共晶材料である。続いて、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去することにより、共晶金属層51をパターニングする。共晶金属層51は、後述する半導体膜20と支持基板50との接合において、p電極31との間で共晶接合を形成する。次に、支持基板50上に成長用基板側の活性化接合層32のパターンに対応したパターンを有するレジストマスクを形成した後、電子ビーム蒸着法などによって、Ti厚さ100nm/Pt厚さ100nm/Au厚さ100nmを順次堆積して支持基板50上に活性化接合層第4の接合層52を形成する。次に、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去することにより、活性化接合層52をパターニングする。活性化接合層52は、後述する半導体膜20と支持基板50との接合において、成長用基板側の活性化接合層32との間で表面活性化接合を形成する図3d。図5bは、共晶金属層51および活性化接合層52が形成された支持基板50を上面からみた平面図である。共晶金属層51は、成長用基板側のp電極31の配列分割パターンに対応した分割パターンを有する。すなわち、共晶金属層51は、半導体膜20の各個片に対応するように分割されている。支持基板50は、成長用基板10と略同一サイズもしくはこれよりも若干大きいサイズの略円形形状を有し、その周縁部には共晶金属層51全体を囲むように支持基板50の外縁に沿って設けられた略円環状の活性化接合層52が形成されている。<活性化接合層の表面活性化>上記の各工程を経た成長用基板10および支持基板50の表面に大気圧下においてArプラズマを照射して成長用基板側の活性化接合層第2の接合層32および支持基板側の活性化接合層第4の接合層52の表面を活性化させる。具体的には、上記各工程を経た成長用基板10および支持基板50をプラズマ照射装置に投入し、大気圧下でアルゴンガスを流量5L/minで供給して電極間に60Hz、8kVの電圧を印加する。これにより、直径3mm程度のArプラズマビームを生成する。生成されたArプラズマビームをスキャンして、成長用基板10および支持基板50の表面全体にArプラズマビームを照射する。Arプラズマ照射によって成長用基板側の活性化接合層第2の接合層32および支持基板側の接合層第4の接合層52の表面は、酸化物や吸着分子が除去されて清浄化され、接合を形成しやすい活性な状態となる。<表面活性化接合の形成>成長用基板側のp電極31のパターンと、これに対応する支持基板側の共晶金属層51のパターンとが重なるように両基板の位置合せを行いつつ表面が活性化された成長用基板側の活性化接合層第2の接合層32と、支持基板側の活性化接合層第4の接合層52とを密着させる。その後、約150°C程度で加熱しながら両基板に例えば300N/cm2の押圧を加える。これにより、成長用基板側の活性化接合層第2の接合層32と支持基板側の活性化接合層第4の接合層52との間で表面活性化接合SAB:SurfaceActivatedBondingが形成される。本実施例においては、成長用基板側の活性化接合層32の最表面のAuと支持基板側の活性化接合層52の最表面のAuとが表面活性化接合を形成してAu-Au接合が形成される。ここで、表面活性化接合とは、表面処理によって接合面を活性な状態とし、比較的低温下例えば150°C以下において接合面同士を密着させることにより形成される接合である。表面活性化接合の詳細なメカニズムは未だ解明されていないが、以下のような2つのモデルが推定される。すなわち、表面活性化接合の第1のモデルは、接合面に付着している酸化物や吸着分子を除去して接合面を清浄化するとともに接合面の最表面において結合手ダングリングボンドを形成し、結合手同士を直接結合させて強固な接合を得るというものである。一方、表面活性化接合の第2のモデルは、接合面の表面にヒドロキシル基OH基等の極性官能基を導入することにより接合面を活性化してこの活性化された接合面の化学親和性を介して接合を形成するものである。本発明において表面の活性化とは、接合面において結合を形成しやすい活性な表面を形成することをいい、接合層表面の吸着物を除去することにより接合層表面を清浄化すること、接合層の表面に結合手ダングリングボンドを形成することおよび接合面の表面に極性官能基を導入することを含む。表面活性化の手法としては、上記した大気圧下におけるArプラズマ照射以外の様々な手法を適用することが可能である。例えば、高真空中において活性化接合層32および52の表面にArの高速原子ビームを照射することによりこれら各層の表面を活性化することが可能である。また、活性化接合層32および52の表面にエキシマUV光を照射することによりこれら各層の表面を活性化することが可能である。また、本発明において表面活性化接合とは、常温下すなわち熱処理を行うことなくまたは比較的低温例えば150°C以下の熱処理を行いつつ、活性化された接合面同士を密着させることによって形成される接合をいう。そして、本発明における表面活性化接合は、熱処理の有無に関わらず、少なくとも後述する<共晶接合の形成>時の熱処理温度よりも低い温度において形成される。表面活性化接合によれば、共晶接合等の他の接合において原子拡散の促進のために必要とされる比較的高温の熱処理が不要となる。従って、異種材料間の熱膨張率差に起因する上述のパターンずれの問題は生じない。尚、表面活性化接合に関しては、例えば表面科学Vol26No2pp82872005ウエハ常温接合技術および日経マイクロデバイス2010年1月号pp85892020年のデバイス実装に向けた配線/接合の基板技術を開発等に関連する記載がある。成長用基板側の活性化接合層32と支持基板側の活性化接合層52との間で表面活性化接合が形成されることにより、p電極第1の接合層31のパターンと共晶金属層第3の接合層51のパターンとが位置合わせされた状態で、成長用基板10と支持基板50とが互いの周縁部において固着される。尚、この段階ではp電極31と共晶金属層51とは共晶結合していない図4a。<共晶接合の形成>成長用基板10および支持基板50に印加している押圧を維持しつつ熱処理温度を共晶材料の融点よりも高い約350°C程度にまで昇温し、この状態を10分間保持した後、熱処理温度を室温まで降下させる。これにより、成長用基板側のp電極第1の接合層31と支持基板側の共晶金属層第3の接合層51との間で共晶接合が形成される図4a。共晶接合を形成する際の熱処理によって成長用基板10、半導体膜20および支持基板50は、それぞれ異なった割合で熱膨張する。しかしながら、先の工程において成長用基板10と支持基板50とが、それらの周縁部において既に結合しているので、上記の各構成材料間の基板半径方向における相対位置の変動が抑制される。従って、半導体膜20の各個片の表面に形成されたp電極31と、支持基板50の表面に形成された共晶金属層51とは熱処理前における相対位置関係を保持したまま共晶接合される。従って、成長用基板側のp電極31と支持基板側の共晶金属層51とのパターンずれの問題は生じない。尚、このような接合方法によれば、各構成材料に歪みが生じ内部応力が生じているものと考えられるが、後述する成長用基板10の除去によって内部応力は開放される故、実質上問題となることはない。また、<活性化接合層の表面活性化>において、成長用基板側のp電極第1の接合層31と支持基板側の共晶金属層第3の接合層51も活性化され、<表面活性化接合の形成>において、p電極第1の接合層31と共晶金属層第3の接合層51も接合することがある。その場合においても、p電極第1の接合層31と共晶接合層第3の接合層51は、<共晶接合の形成>の工程において、加熱溶融されて、共晶接合が形成される。<成長用基板の除去>レーザリフトオフ法などにより成長用基板10を除去する。具体的には、成長用基板10の裏面側からエキシマレーザを照射する。照射されたレーザは、半導体膜20に達し、成長用基板10との界面近傍におけるGaNを金属GaとN2ガスに分解する。これにより、成長用基板10と半導体膜20との間に空隙が形成され、成長用基板10が半導体膜20から剥離する。成長用基板10が除去されることにより半導体膜20のn型半導体層が表出する。また、成長用基板10が除去されることにより、共晶接合を形成する際の熱処理によって各構成材料に蓄積された内部応力が開放される図4b。尚、レーザリフトオフ法によらず、研磨などの他の手法によって成長用基板を除去することも可能である。<n電極の形成>成長用基板10を除去することにより表出した半導体膜20の表面にn電極のパターンに対応したレジストマスクを形成し、続いて真空蒸着法等によりTiおよびAlを順次堆積し、更にボンディング性向上のため、最表面にTi/Auを堆積する。その後、レジストマスク上に堆積された上記の金属膜をレジストマスクとともに除去することにより半導体膜20の各個片の表面にn電極40を形成する図4c。尚、n電極40を形成する前に、成長用基板10を剥離することによって表出した半導体膜20のn型半導体層の表面をKOH水酸化カリウム等のアルカリ溶液を用いて処理することにより、半導体膜20の表面にGaN結晶構造に由来する光取り出し構造を形成することとしてもよい。<半導体素子の分割>半導体膜20に形成された分割溝21に沿って支持基板50をダイシングし、半導体素子をチップ状に分割する。半導体素子の分割は、レーザスクライブ等の他の手法を用いることが可能である。以上の各工程を経ることにより半導体素子が完成する図4d。以上の説明から明らかなように、本実施例に係る半導体素子の製造方法においては、支持基板側および成長用基板側半導体膜側の接合面には、比較的低い温度下によって接合が形成される表面活性化接合領域と、比較的高い温度の熱処理によって接合が形成される共晶接合領域とが設けられる。半導体膜20と支持基板50との接合は、表面活性化接合領域において表面活性化接合を形成した後に、共晶接合領域において共晶接合を形成することにより行なわれる。かかる方法によれば、先行する表面活性化接合によって成長用基板10、半導体膜20および支持基板50の相対的な位置関係は固定される故、共晶接合を形成する際の比較的高温の熱処理によって半導体膜20上に形成されたp電極31のパターンと、支持基板50上に形成された共晶金属層51のパターンとの位置ずれが防止される。尚、接合面を表面活性化接合領域のみで構成することも考えられる。しかしながら、表面活性化接合を形成するためには接合面が高い平坦性を有していることが要求されるところ、成長用基板や支持基板の反りなど考慮すると、接合面の全域を平坦面とすることは通常困難である。従って、接合面において共晶接合領域と表面活性化接合領域とを併存させることが望ましく、本発明においては、共晶接合領域と表面活性化接合領域とを併存させている。上記の実施例においては、成長用基板側の活性化接合層32および支持基板側の活性化接合層52の最表面をともにAu面とし、Au-Au接合を形成することとしたが、表面活性化接合は、これに限定されるものではない。表面活性化接合は、金属、半導体、酸化物、セラミックス等の様々な材料の接合に適用することが可能である。従って、活性化接合層をPt、Ag、Cu、Al等の金属、Si、GaAs、InP、GaP、InAs等の半導体、Al2O3、SiO2等の酸化物などで構成することが可能である。また表面活性化接合は同種材料間の接合のみならず異種材料間の接合にも適用可能である。従って、成長用基板側の活性化接合層32と支持基板側の活性化接合層52の材料は互いに異なっていてもよい。また、上記の実施例においては、押圧とともに熱処理を加えて表面活性化接合を形成することとしたが、表面活性化接合において熱処理は必ずしも必要ではなく、成長用基板側の接合面と支持基板側の接合面の相対的な位置関係が保持できる接合強度が得られるよう、任意に実施される。また、熱処理温度は得ようとする接合強度等に応じて適宜設定される。また、上記の実施例においては、成長用基板10上にp電極第1の接合層31と活性化接合層第2の接合層32とを、同一工程において同一材料を用いて形成することとしたが、これらは互いに異なる材料で構成されていてもよい。また、上記の実施例においては、成長用基板側の活性化接合層32を半導体膜上に形成したが、成長用基板10の表面に直接形成することとしてもよい図6a参照。また、上記の実施例においては、支持基板側の共晶金属層51がp電極31の配列分割パターンに対応した分割パターンを有する場合を例示したが、共晶金属層51は、そのような分割パターンを有していなくてもよい。図6a~図6dは、分割パターンが形成されていない共晶金属層51を有する支持基板50を半導体膜20に接合する場合における、プロセスステップ毎の断面図を示したものである。成長用基板側の活性化接合層32と支持基板側の活性化接合層52との間で表面活性化接合が形成された後、分割されていない共晶金属層51とp電極31との間で共晶接合が形成されて支持基板50が半導体膜20に接合される図6a。成長用基板10がレーザリフトオフ法などによって除去される図6b。成長用基板10を除去することにより表出した半導体層20の表面にn電極40が形成される図6c。半導体膜20の分割溝に沿って、支持基板50をダイシングすることにより半導体素子が個片化される。このように、共晶金属層51が分割パターンを有していない場合には、p電極31と共晶金属層51との間のパターンずれの問題は生じないものと考えられる。しかしながら、この場合においても、表面活性化接合によって構成材料間の相対位置を固定した後に共晶接合を行うことにより、各構成材料の基板半径方向における相対的な位置関係の変動が抑制される。すなわち、半導体膜20の各個片は設計上の配置を保持して支持基板50上に固定される。従って、図2cに示されたようなn電極の位置ずれの問題を解消することが可能である。また、上記の実施例において示したプロセス順序は適宜入れ替えることが可能である。以下に上記した実施例のプロセス順序とは異なるプロセス順序による半導体素子の製造方法を図7a~図7eを参照しつつ説明する。成長用基板10上に上記の実施例と同様の手順によって半導体膜20を形成する。次に、半導体膜20上に複数のp電極31を形成するとともに複数のp電極31を囲む周縁部に活性化接合層32を形成する図7a。次に、支持基板50を用意して支持基板上に上記の実施例と同様の手順によって共晶接合層51および活性化接合層52を形成する。次に、上記した実施例と同様の手順で活性化接合層32および52の表面を活性化する。次に、成長用基板側の活性化接合層32と支持基板側の活性化接合層52との間で表面活性化接合を形成した後に、p電極31と共晶接合層51との間で共晶接合を形成して、支持基板50を半導体膜20に接合する図7b。次に、レーザリフトオフ法などにより成長用基板10を除去する図7c。次に、ドライエッチングにより半導体膜20に格子状の分割溝21を形成し、半導体膜20を複数の個片に分割する。分割された半導体膜20の各個片の表面にn電極40を形成する図7d。ダイシングなどによって分割溝21に沿って支持基板を切断し、半導体素子をチップ状に個片化する図7e。また、上記の実施例においては、成長用基板10および支持基板50の周縁部を表面活性化接合領域とし、両基板の内周部を共晶接合領域とする場合を例示したが、各接合領域の配置は、これに限定されるものではない。図8aおよび図8bは、表面活性化接合層32および52の配置が改変された成長用基板10および支持基板50の上面図である。同図に示すように、成長用基板10および支持基板50の周縁部に加えて内周部各基板の周縁部に配置された略円環状のパターンの内側にも活性化接合層32および52を形成することとしてもよい。内周部に形成される活性化接合層を各基板上に分散配置することにより、共晶接合を形成する際の熱処理によって生じる内部応力を分散させることができる。また、同図に示すように、活性化接合層32をp電極31の配列内に組み込むこととしてもよい。また、図示しないが、内周部に形成される活性化接合層32は、分割溝21に沿って形成され且つp電極31の1つまたはいくつかを囲むようにパターニングされていてもよい。また、上記した実施例においては、サファイア基板上にGaN系半導体を形成する場合を例示したが、これに限定されるものではない。例えばGaAs基板上にAlInGaP系半導体を積層する場合にも、本発明を適用することは可能である。この場合、GaAs基板は、アンモニア過酸化水素で溶解することにより除去することが可能である。また、上記した実施例においては、支持基板側に共晶金属層51を形成することとしたが、成長用基板側すなわち半導体膜20上に共晶材料を含む共晶金属層を形成することとしてもよい。