"所定のサンプリングレートでサンプリングされた信号を順次入力し、入力信号に対して所定のフィルタ処理を行うとともに、所要のサンプリングレートに基づく信号に変換して出力するデシメーションフィルタを有する半導体装置であって、前記デシメーションフィルタは、連続して印加されるトリガ信号に応じて、前記所定のフィルタ処理を行うためのフィルタ係数を所定期間内に入力された前記入力信号毎に算出し、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力し、前記所定期間は、前記トリガ信号が印加される時間間隔に応じて可変にされる、半導体装置。前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力される毎に前記フィルタ係数を順次算出する係数算出部と、前記入力信号が入力される毎に、前記入力信号と前記係数算出部によって算出された前記フィルタ係数とを乗算し、その乗算値を積算して出力する演算部とを有し、前記係数算出部は、前記トリガ信号が印加された後の第1の期間では、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が大きくなるように前記フィルタ係数を順次算出し、次の前記トリガ信号が印加された後の第2の期間では、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が小さくなるように前記フィルタ係数を順次算出し、前記演算部は、前記第1の期間が開始されてから前記第2の期間が終了するまでの前記乗算値を積算した値を順次出力し、前記第1の期間及び前記第2の期間は、前記所要のサンプリングレートに応じた周期より短く、且つ予め決められた期間である、請求項1記載の半導体装置。前記係数算出部は、前記第1の期間の経過後次の前記トリガ信号が印加されるまでの第3の期間では、固定値となる前記フィルタ係数を算出する請求項2記載の半導体装置。前記係数算出部は、前記第2の期間では、前記入力信号が入力される毎に、前記第3の期間で算出した前記フィルタ係数の値から直前の前記第1の期間で算出した前記フィルタ係数の値を順次減算することで前記フィルタ係数を算出する、請求項3記載の半導体装置。前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力されるタイミングに対応して生成されるクロック信号をカウントするカウンタ部を更に有し、前記カウンタ部は、前記トリガ信号が印加されたら前記クロック信号をカウントするカウント動作を開始し、前記カウント動作によるカウント値が第1の値と一致したら前記カウント動作を中断し、次の前記トリガ信号が入力されたら前記カウント動作を再開し、前記カウント値が前記第1の値よりも大きい第2の値と一致したら前記カウント動作を停止し、前記係数算出部は、前記トリガ信号が印加されてから前記カウント値が前記第1の値に一致するまでの期間を前記第1の期間とし、前記カウント動作が中断している期間を前記第3の期間とし、次の前記トリガ信号が印加されてから前記カウント値が前記第2の値と一致するまでの期間を前記第2の期間とし、前記カウント値を前記入力回数として前記フィルタ係数を算出する、請求項3記載の半導体装置。前記デシメーションフィルタは、前記係数算出部と前記演算部を一組とするフィルタ処理部を2組有し、前記フィルタ処理部における前記演算部から出力された信号を夫々入力し、何れか一方の信号を選択して前記デシメーションフィルタの出力信号として出力する選択部を更に有し、夫々の前記フィルタ処理部は、前記トリガ信号の印加に応じて相補的に動作し、前記選択部は、前記トリガ信号が印加される周期に基づく時間間隔で、夫々の前記演算部から出力された信号を交互に選択して出力する、請求項2記載の半導体装置。デルタシグマ変調方式に基づいて、入力したアナログ信号を所要のサンプリングレートに基づくデジタル信号に変換して出力するアナログデジタル変換器と、前記アナログデジタル変換器によって変換されたデジタル信号に基づいてデータ処理を行う中央処理装置と、前記所要のサンプリングレートに応じた周期でトリガ信号を出力するタイマ部と、を有する半導体装置であって、前記アナログデジタル変換器は、前記アナログ信号を所定のサンプリングレートでオーバーサンプリングし、デルタシグマ変調を行うデルタシグマ変調部と、前記デルタシグマ変調部によってデルタシグマ変調された信号を順次入力し、入力信号に対して所定のフィルタ処理を行うとともに、所要のサンプリングレートに基づくデジタル信号に変換して出力するデシメーションフィルタとを有し、前記デシメーションフィルタは、前記タイマ部から連続して出力されたトリガ信号に応じて、前記所定のフィルタ処理を行うためのフィルタ係数を所定期間内に入力された前記入力信号毎に算出し、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力し、前記所定期間は、前記トリガ信号が出力される時間間隔に応じて可変にされる、半導体装置。前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力される毎に前記フィルタ係数を順次算出する係数算出部と、前記入力信号が入力される毎に、前記入力信号と前記係数算出部によって算出された前記フィルタ係数とを乗算し、その乗算値を積算して出力する演算部とを有し、前記係数算出部は、前記トリガ信号が印加された後の第1の期間では、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が大きくなるように前記フィルタ係数を順次算出し、次の前記トリガ信号が印加された後の第2の期間では、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が小さくなるように前記フィルタ係数を順次算出し、前記演算部は、前記第1の期間が開始されてから前記第2の期間が終了するまでの前記乗算値を積算した値を順次出力し、前記第1の期間及び前記第2の期間は、前記所要のサンプリングレートに応じた周期より短く、且つ予め決められた期間である、請求項7記載の半導体装置。前記係数算出部は、前記第1の期間の経過後次の前記トリガ信号が出力されるまでの第3の期間では、固定値となる前記フィルタ係数を算出する請求項8記載の半導体装置。前記係数算出部は、前記第2の期間では、前記入力信号が入力される毎に、前記第3の期間で算出した前記フィルタ係数の値から直前の前記第1の期間で算出した前記フィルタ係数の値を順次減算することで前記フィルタ係数を算出する、請求項9記載の半導体装置。前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力されるタイミングに対応して生成されるクロック信号をカウントするカウンタ部を更に有し、前記カウンタ部は、前記トリガ信号が出力されたら前記クロック信号をカウントするカウント動作を開始し、前記カウント動作によるカウント値が第1の値と一致したら前記カウント動作を中断し、次の前記トリガ信号が出力されたら前記カウント動作を再開し、前記カウント値が前記第1の値よりも大きい第2の値と一致したら前記カウント動作を停止し、前記係数算出部は、前記トリガ信号が出力されてから前記カウント値が前記第1の値に一致するまでの期間を前記第1の期間とし、前記カウント動作が中断している期間を前記第3の期間とし、次の前記トリガ信号が出力されてから前記カウント値が前記第2の値と一致するまでの期間を前記第2の期間とし、前記カウント値を前記入力回数として前記フィルタ係数を算出する、請求項9記載の半導体装置。前記デシメーションフィルタは、前記係数算出部と前記演算部を一組とするフィルタ処理部を2組有し、前記フィルタ処理部における前記演算部から出力された信号を夫々入力し、何れか一方の信号を前記デシメーションフィルタの出力信号として選択して出力する選択部を更に有し、夫々の前記フィルタ処理部は、前記トリガ信号の出力に応じて相補的に動作し、前記選択部は、前記トリガ信号が出力される周期に基づく時間間隔で、夫々の前記演算部から出力された信号を交互に選択して出力する、請求項8記載の半導体装置。従来、デシメーションフィルタによるダウンサンプリングのサンプリングレートサンプリング周波数を固定値とする製品が多かった。そのため、例えば、デシメーションフィルタから出力されるデータを用いて後段のマイコンがデータ処理を行うシステムを構築する場合、ユーザは、当該マイコンが処理可能なサンプリングレートでデータを出力するデシメーションフィルタを選ぶ必要があった。近年、デシメーションフィルタのサンプリング周波数を任意に変更したいという要求がある。デシメーションフィルタのサンプリング周波数を可変にする場合、それに応じてローパスフィルタのフィルタ特性を決める伝達関数を調整する必要がある。その理由は、仮にサンプリング周波数によらずデシメーションフィルタの伝達関数を固定とすると、ローパスフィルタの遮断周波数が固定となる。その結果、遮断周波数が遮断したい周波数帯域例えば、サンプリング周波数付近の周波数帯域よりもはるかに大きくなる場合には十分な遮断効果が得られないし、逆に遮断周波数が取得したい信号の周波数よりも小さくなる場合には、取得したい信号成分まで遮断してしまう虞があるからである。一方、デシメーションフィルタは、オーバーサンプリングされた信号のサンプリングレートに応じたクロック信号で高速に動作する必要があるため、多くの場合ハードウェアによって実現される。ハードウェアでデシメーションフィルタを構成する場合、フィルタ特性を決める伝達関数を可変にすることは容易ではない。前述した特許文献3の方法のように、予め組み込まれた複数の係数ROMを選択的に用いることで伝達関数を可変にすることも可能であるが、選択する係数ROMの数に限りがあるため、ユーザによって設定可能なサンプリング周波数の種類が制限されてしまう。また、前述の特許文献4にはモータ作動電流等に基づいてフィルタ係数を可変する方法が示されているが、前記モータ作動電流等をどのように用いてフィルタ係数を可変するのか等の具体的な制御方法についての記載はない。また、デシメーションフィルタでは、折り返し雑音を除去するために、特定の周波数に合わせてノッチ帯域阻止特性を設ける場合がある。例えば、デシメーションフィルタのサンプリング周波数付近の信号が当該サンプリング周波数の2分の1となる周波数を中心に低域側に折り返されることで発生する折り返し雑音を遮断するため、ノッチ特性を設ける周波数帯域を定める周波数以下、ノッチ周波数、とも称する。をサンプリング周波数に合わせて設定する。デシメーションフィルタのノッチ特性の具体例として、図7に、デルタシグマA/D変換器に適用される、伝達関数が固定のデシメーションフィルタの周波数特性を例示する。同図に示される周波数特性のデシメーションフィルタを適用したデルタシグマA/D変換器は、例えば、60Hz付近のアナログ信号を3MHzでオーバーサンプリングし、約12.2kHzのサンプリングレートサンプリング周波数のデジタル信号に変換して出力する。サンプリング周波数12.2kHz付近の信号はその2分の1となる周波数に基づいて折り返し雑音を発生させる。その折り返し雑音は、A/D変換の目的とするアナログ信号の周波数60Hz付近で発生するため、A/D変換結果に影響を与える虞がある。そこで、同図に示されるように、サンプリング周波数に合わせてノッチ周波数≒12.2kHzを設定し、サンプリング周波数付近の信号を遮断する。これにより、サンプリング周波数付近の信号に基づく折り返し雑音を低減させることができる。このようにデシメーションフィルタにノッチ特性を持たせる場合、サンプリング周波数に応じてノッチ周波数を設定するため、仮にノッチ周波数を固定した状態でサンプリング周波数を変化させると、除去したい信号の周波数帯域とノッチ周波数がずれることになり、所望の信号を除去できない虞がある。デシメーションフィルタのノッチ周波数を固定してサンプリング周波数を変更した場合のノッチ特性の具体例として、図8に、伝達関数が固定のデシメーションフィルタの別の周波数特性を例示する。同図には、図7と同様にノッチ周波数を12.2kHzに設定し、サンプリング周波数を12.2kHzから約8.93kHzに変更した場合の周波数特性が示される。この場合、ノッチ周波数が12.2kHzであるためサンプリング周波数8.93kHz付近の信号が除去されず、前記アナログ信号の周波数帯域に折り返し雑音が発生することになる。これにより、例えば、後段の信号処理回路によりデシメーションフィルタの出力信号をリサンプルしたとき、リサンプルした信号精度が劣化する虞がある。前述した特許文献5では、遮断周波数やノッチ周波数については言及されておらず、また、それらを変更する具体的な方法についても示されていない。なお、遮断周波数やノッチ周波数を柔軟に可変にする方法として、DSPDigitalSignalProcessorを用いてデシメーションフィルタを実現する方法もあるが、その場合、回路規模が非常に大きくなってしまい現実的ではない。本発明の目的は、デシメーションフィルタのサンプリングレートに応じて、デシメーションフィルタのフィルタ特性を可変することができる技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本半導体装置におけるデシメーションフィルタは、所定のサンプリングレートでサンプリングされた信号を順次入力し、連続して印加されるトリガ信号に応じて、所定のフィルタ処理を行うためのフィルタ係数を所定期間内に入力された入力信号毎に算出するとともに、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、前記トリガ信号が印加される時間間隔に応じて可変にされる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本半導体装置によれば、サンプリングレートに応じて、デシメーションフィルタのフィルタ特性を可変することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1トリガ周期に応じてフィルタ処理の演算期間を可変にするデシメーションフィルタ本発明の代表的な実施の形態に係る半導体装置1は、所定のサンプリングレートfOSでサンプリングされた信号ΔΣ変調データに係る1ビット乃至複数ビットのデジタル信号を順次入力し、入力信号に対して所定のフィルタ処理を行うとともに、所要のサンプリングレートに基づく信号に変換して出力するデシメーションフィルタ13を有する半導体装置である。前記デシメーションフィルタは、連続して印加されるトリガ信号TRに応じて、前記所定のフィルタ処理を行うためのフィルタ係数CACBを所定期間M2Nサイクル分の期間内に入力された前記入力信号毎に算出し、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、前記トリガ信号が印加される時間間隔に応じて可変にされる。これによれば、例えば前記所要のサンプリングレートに基づく周期で前記トリガ信号を前記デシメーションフィルタに印加することで、前記フィルタ係数を算出する期間及び前記乗算値を積算する期間が前記所要のサンプリングレートに応じて変化する。これにより伝達関数を変化させることができるから、デシメーションフィルタのサンプリングレートに応じてフィルタ特性を変化させることができる。22回のトリガ印加に応じて伝達関数が変化するデシメーションフィルタ項1の半導体装置において、前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力される毎に前記フィルタ係数を順次算出する係数算出部139_A139_Bと、前記入力信号が入力される毎に、前記入力信号と前記係数算出部によって算出された前記フィルタ係数とを乗算し、その乗算値を積算して出力する演算部137_A137_B、及び138_A138_Bとを有する。前記係数算出部は、前記トリガ信号が印加された後の第1の期間401、401_A、401_Bでは、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が大きくなるように前記フィルタ係数を順次算出し、次の前記トリガ信号が印加された後の第2の期間403、403_A、403_Bでは、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が小さくなるように前記フィルタ係数を順次算出する。また、前記演算部は、前記第1の期間が開始されてから前記第2の期間が終了するまでの前記乗算値を積算した値を順次出力する。前記第1の期間及び前記第2の期間は、前記所要のサンプリングレートに応じた周期より短くM≧2N、且つ予め決められた期間2Nである。項2の半導体装置における前記係数算出部は、前記第1の期間及び前記第2の期間を、前記所要のサンプリングレートに応じた周期より短く、且つ予め決められた期間とし、前記第1の期間及び前記第2の期間では上記の方法により前記フィルタ係数を算出する。これにより、項2に係るデシメーションフィルタは、ローパスフィルタとしての基本的なフィルタ特性を備えることができる。また、前記第1の期間における前記フィルタ係数を算出した後、次のトリガ信号の印加を待って前記第2の期間におけるフィルタ係数の算出を開始することにより、前記トリガ信号が印加される周期が長くなるほど、前記係数算出部が前記フィルタ係数を算出する期間と、前記演算部が前記乗算値を累積する期間とが長くなるように制御される。すなわち、項2に係るデシメーションフィルタによれば、ローパスフィルタとしての基本的なフィルタ特性を持ちつつ、前記第1の期間が終了してから前記第2の期間が開始されるまでの期間の長さに応じて、ローパスフィルタのフィルタ特性を微調整することができる。3固定値のフィルタ係数を算出する項2の半導体装置において、前記係数算出部は、前記第1の期間の経過後次の前記トリガ信号が印加されるまでの第3の期間402、402_A、402_Bでは、固定値N2となる前記フィルタ係数を算出する。この第3の期間もフィルタ係数に基づいた演算が行われることでサンプリング期間が延び、結果的にオーバーサンプリング比が向上することから、第3の期間の増加によって変換精度の向上も期待できる。4Mサイクル前のフィルタ係数を減算する項3の半導体装置において、前記係数算出部は、前記第2の期間では、前記入力信号が入力される毎に、前記第3の期間で算出した前記フィルタ係数の値から直前の前記第1の期間で算出した前記フィルタ係数の値を順次減算することで前記フィルタ係数を算出する。これによれば、前記トリガ信号が印加される周期に対応する周波数においてノッチ特性を持たせることができる。これにより、サンプリングレートの変化に応じてノッチ周波数を変化させることができるから、サンプリングレートに基づく周波数帯の信号に起因する折り返し雑音を抑えることができる。5カウンタ項3又は4の半導体装置において、前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力されるタイミングに対応して生成されるクロック信号オーバーサンプリング周波数fOSのクロック信号をカウントするカウンタ部134を更に有する。前記カウンタ部は、前記トリガ信号が印加されたら前記クロック信号をカウントするカウント動作を開始し、前記カウント動作によるカウント値が第1の値2Nと一致したら前記カウント動作を中断し、次の前記トリガ信号が入力されたら前記カウント動作を再開し、前記カウント値が前記第1の値よりも大きい第2の値4Nと一致したら前記カウント動作を停止する。前記係数算出部は、前記トリガ信号が印加されてから前記カウント値が前記第1の値に一致するまでの期間を前記第1の期間とし、前記カウント動作が中断している期間を前記第3の期間とし、次の前記トリガ信号が印加されてから前記カウント値が前記第2の値と一致するまでの期間を前記第2の期間とし、前記カウント値を前記入力回数として前記フィルタ係数を算出する。これによれば、前記第1の期間、前記第2の期間、及び前記第3の夫々期間における前記フィルタ係数の算出を容易に制御することができる。特に、前記第2の期間において、前記カウント動作を中断している間はカウント値が変化しないことを利用して、固定値となる前記フィルタ係数を容易に算出することができる。62つのフィルタ処理部がトリガ信号に応じて相補的に動作するデシメーションフィルタ項2乃至5の何れかの半導体装置において、前記デシメーションフィルタは、前記係数算出部と前記演算部を一組とするフィルタ処理部132_A、132_Bを2組有し、前記フィルタ処理部における前記演算部から出力された信号を夫々入力し、何れか一方の信号を選択して前記デシメーションフィルタの出力信号として出力する選択部133を更に有する。夫々の前記フィルタ処理部は、前記トリガ信号の印加に応じて相補的に動作する。また、前記選択部は、前記トリガ信号が印加される周期に基づく時間間隔で、夫々の前記演算部から出力された信号を交互に選択して出力する。これによれば、夫々の前記演算部によって前記積算した値が、前記トリガ信号が印加される周期に基づく時間間隔で交互に出力される。すなわち、所望のサンプリングレートに応じた周期で前記トリガ信号を印加すれば、前記デシメーションフィルタの出力信号を前記所望のサンプリングレートで出力することができる。7ΔΣAD変換器とCPUを備える半導体装置マイコン本発明の代表的な別の実施の形態に係る半導体装置1は、デルタシグマ変調方式に基づいて、入力したアナログ信号VAを所要のサンプリングレートに基づくデジタル信号に変換して出力するアナログデジタル変換器10と、前記アナログデジタル変換器によって変換されたデジタル信号に基づいてデータ処理を行う中央処理装置22と、前記所要のサンプリングレートに応じた周期でトリガ信号TRを出力するタイマ部20と、を有する。前記アナログデジタル変換器は、前記アナログ信号を所定のサンプリングレートfOSでオーバーサンプリングし、デルタシグマ変調を行うデルタシグマ変調部12と、前記デルタシグマ変調部によってデルタシグマ変調された信号を順次入力し、入力信号に対して所定のフィルタ処理を行うとともに、所要のサンプリングレートに基づくデジタル信号に変換して出力するデシメーションフィルタ13とを有する。前記デシメーションフィルタは、前記タイマ部から連続して出力された前記トリガ信号に応じて、前記所定のフィルタ処理を行うためのフィルタ係数CA、CBを所定期間M2Nサイクル分の期間内に入力された前記入力信号毎に算出し、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、前記トリガ信号が出力される時間間隔に応じて可変にされる。これによれば、前記タイマ部は前記所要のサンプリングレートに基づく周期で前記トリガ信号を出力するので、前記フィルタ係数を算出する期間及び前記乗算値を積算する期間が前記所要のサンプリングレートに応じて変化する。これにより、項1と同様に、デシメーションフィルタのサンプリングレートに応じてフィルタ特性を変化させることができる。82回のトリガ印加に応じて伝達関数が変化するデシメーションフィルタ項7の半導体装置において、前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力される毎に前記フィルタ係数を順次算出する係数算出部139_A139_Bと、前記入力信号が入力される毎に、前記入力信号と前記係数算出部によって算出された前記フィルタ係数とを乗算し、その乗算値を積算して出力する演算部137_A137_B及び138_A138_Bとを有する。前記係数算出部は、前記トリガ信号が印加された後の第1の期間401401_A、401_Bでは、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が大きくなるように前記フィルタ係数を順次算出し、次の前記トリガ信号が印加された後の第2の期間403403_A、403_Bでは、当該トリガ信号が印加されてから前記入力信号が入力された入力回数に応じて値が小さくなるように前記フィルタ係数を順次算出する。また、前記演算部は、前記第1の期間が開始されてから前記第2の期間が終了するまでの前記乗算値を積算した値を順次出力する。前記第1の期間及び前記第2の期間は、前記所要のサンプリングレートに応じた周期より短くM≧2N、且つ予め決められた期間2Nである。これによれば、項2と同様に、ローパスフィルタとしての基本的なフィルタ特性を持ちつつ、前記第1の期間が終了してから前記第2の期間が開始されるまでの期間の長さに応じて、ローパスフィルタのフィルタ特性を微調整することができる。9固定値のフィルタ係数を算出する項8の半導体装置において、前記係数算出部は、前記第1の期間の経過後次の前記トリガ信号が出力されるまでの第3の期間402402_A、402_Bでは、固定値N2となる前記フィルタ係数を算出する。この第3の期間もフィルタ係数に基づいた演算が行われることでサンプリング期間が延び、結果的にオーバーサンプリング比が向上することから、第3の期間の増加によって変換精度の向上も期待できる。10Mサイクル前のフィルタ係数を減算する項9の半導体装置において、前記係数算出部は、前記第2の期間では、前記入力信号が入力される毎に、前記第3の期間で算出した前記フィルタ係数の値から直前の前記第1の期間で算出した前記フィルタ係数の値を順次減算することで前記フィルタ係数を算出する。これによれば、項4と同様に、サンプリングレートの変化に応じてノッチ周波数を変化させることができるから、サンプリングレートに基づく周波数帯の信号に起因する折り返し雑音を抑えることができる。11カウンタ項9又は10の半導体装置において、前記デシメーションフィルタは、前記トリガ信号に応じて、前記入力信号が入力されるタイミングに対応して生成されるクロック信号オーバーサンプリング周波数fOSのクロック信号をカウントするカウンタ部134を更に有する。前記カウンタ部は、前記トリガ信号が出力されたら前記クロック信号をカウントするカウント動作を開始し、前記カウント動作によるカウント値が第1の値2Nと一致したら前記カウント動作を中断し、次の前記トリガ信号が出力されたら前記カウント動作を再開し、前記カウント値が前記第1の値よりも大きい第2の値4Nと一致したら前記カウント動作を停止する。前記係数算出部は、前記トリガ信号が出力されてから前記カウント値が前記第1の値に一致するまでの期間を前記第1の期間とし、前記カウント動作が中断している期間を前記第3の期間とし、次の前記トリガ信号が出力されてから前記カウント値が前記第2の値と一致するまでの期間を前記第2の期間とし、前記カウント値を前記入力回数として前記フィルタ係数を算出する。これによれば、項5と同様に、夫々の期間における前記フィルタ係数の算出を容易に制御することができる。特に、前記第2の期間において、前記カウント動作を中断している間はカウント値が変化しないことを利用して、固定値となる前記フィルタ係数を容易に算出することができる。122つのフィルタ処理部がトリガ信号に応じて相補的に動作するデシメーションフィルタ項8乃至11の何れかの半導体装置において、前記デシメーションフィルタは、前記係数算出部と前記演算部を一組とするフィルタ処理部132_A、132_Bを2組有し、前記フィルタ処理部における前記演算部から出力された信号を夫々入力し、何れか一方の信号を前記デシメーションフィルタの出力信号として選択して出力する選択部133を更に有する。夫々の前記フィルタ処理部は、前記トリガ信号の出力に応じて相補的に動作する。前記選択部は、前記トリガ信号が出力される周期に基づく時間間隔で、夫々の前記演算部から出力された信号を交互に選択して出力する。これによれば、項6と同様に、前記デシメーションフィルタの出力信号を前記所望のサンプリングレートで出力することができる。2.実施の形態の詳細実施の形態について更に詳述する。≪実施の形態≫図1は、本願発明の一実施の形態として、デシメーションフィルタを構成要素に持つデルタシグマA/D変換器を搭載したマイクロコンピュータの一例を示すブロック図である。同図に示されるマイクロコンピュータマイコン1は、特に制限されないが、公知のCMOS集積回路の製造技術によって1個の単結晶シリコンのような半導体基板に形成されている。マイコン1は、例えば、電力メータ用のマイクロコンピュータであり、電力量を検出するためのセンサ2から出力される50Hz~60Hzのアナログ信号VAを入力してデジタル信号に変換し、変換したデジタル信号に基づいて各種データ処理を行う。マイコン1は、例えば、ΔΣデルタシグマ型アナログ/デジタル変換器ΔΣ型A/D変換器10、CPU22、メモリRAM21、タイマ部20、バス23、及びその他の図示されない入出力インターフェイス回路等を備える。夫々の機能部はバス23を介して共通に接続される。CPU22は、図示されない不揮発性のメモリに格納されたプログラムにしたがって、ΔΣ型アナログ/デジタル変換器10やタイマ部20等の各機能部に対する統括的な制御を行うとともに、ΔΣ型アナログ/デジタル変換器10によって変換されたデジタル形式のデータに基づいて各種データ処理を実行する。メモリ21は、CPU22によるデータ処理に係る計算結果等を格納するための記憶部であり、例えば、RAMRandomAccessMemoryである。タイマ部20は、設定されたパルス生成条件にしたがって各種パルス信号を生成するタイマ回路である。図1では生成される各種パルス信号の代表例として、トリガ信号TRを例示している。トリガ信号TRは、ΔΣ型アナログ/デジタル変換器10のサンプリング周波数サンプリングレートを決定するための信号であり、ΔΣ型アナログ/デジタル変換器10に印加される。詳細は後述するが、当該トリガ信号TRの時間間隔周期によってΔΣ型アナログ/デジタル変換器10のサンプリング周波数は可変にされる。トリガ信号TRが出力される時間間隔、すなわちトリガ信号TRの周波数は、ユーザによって任意に設定可能とされ、例えば、後述するΔΣ型アナログ/デジタル変換器10のオーバーサンプリング周波数fOSの整数倍の周波数が設定される。ΔΣ型アナログ/デジタル変換器10は、センサ2から出力されたアナログ信号VAを入力してオーバーサンプリングし、オーバーサンプリングした周波数よりも低い所要のサンプリング周波数サンプリングレートに応じたデジタル信号に変換して出力する。前述したように、前記サンプリング周波数は、タイマ部20から連続して出力されるトリガ信号TRの周期によって可変にされる。例えば、ΔΣ型アナログ/デジタル変換器10は、50Hz~60Hz付近のアナログ信号を3MHzの周波数でオーバーサンプリングし、トリガ信号TRの周期に基づいて決定されるサンプリング周波数のデジタル信号にダウンサンプリングして出力する。なお、前記サンプリング周波数をどの程度の値にするかは、センサ2から出力されるアナログ信号VAの周波数帯域や、ΔΣ型アナログ/デジタル変換器10によるA/D変換結果を用いて各種データ処理を実行する機能部例えば、図1におけるCPU22によって処理可能な周波数帯域等を考慮して決めると良い。ΔΣ型アナログ/デジタル変換器10は、具体的に、制御回路11と、ΔΣ変調器12と、デシメーションフィルタ13と、データレジスタ14とを含んで構成される。制御回路11は、ΔΣ変調器12、デシメーションフィルタ13、及びデータレジスタ14の制御を行う。例えば、制御回路11は、トリガ信号TRの印加に応じて制御信号CNT1を生成し、ΔΣ変調器12による処理の実行と停止を制御する。また、制御回路11は、トリガ信号TRの印加に応じて制御信号CNT2を生成し、後述するデシメーションフィルタ13に設けられたカウンタ部134を制御したり、データの入出力を制御したりする。ΔΣ変調器12は、ΔΣアナログ/デジタル変換器10のサンプリング周波数よりも高いオーバーサンプリング周波数fOSでアナログ信号VAをオーバーサンプリングする。前記オーバーサンプリングは、図示されないクロック生成回路によって生成されたオーバーサンプリング周波数fOSのクロック信号に同期してアナログ信号VAをサンプリングすることによって行われる。そして、ΔΣ変調器12は、オーバーサンプリングによって取得したデータを、ΔΣ変調方式によって前記アナログ信号VAの振幅に比例した密度のパルス列となるように変調して出力する。以下、ΔΣ変調器12から出力されるデジタル信号をΔΣ変調データと称する。デシメーションフィルタ13は、ΔΣ変調器12から出力されたΔΣ変調データを入力し、入力信号に対して所定のフィルタ処理を行うとともに、所要のサンプリングレートサンプリング周波数に基づくデジタル信号にダウンサンプリングして出力する。具体的には、デシメーションフィルタ13は、ΔΣ変調データを構成する1ビット乃至複数ビットのデジタルデータを順次入力することでサンプリングし、所定期間にサンプリングしたデータに基づいて所定のフィルタ処理を行い、前記所定期間毎の処理結果出力データを順次出力する。デシメーションフィルタ13から出力された出力データは、データレジスタ14に格納される。なお、以下の説明では、周波数fOSのクロック信号に同期してΔΣ変調データの1ビットのデジタル信号をサンプリングする単位を1サイクルと称する。前述したように、ΔΣアナログ/デジタル変換器10のサンプリング周波数は、連続して出力されるトリガ信号TRの周期に応じて変化するため、デシメーションフィルタ13のフィルタ特性もトリガ信号TRの周期に応じて調整する必要がある。そこで、デシメーションフィルタ13は、1回分のフィルタ処理を行う演算期間をトリガ信号TRの2回の印加によって決定するように構成される。図2にデシメーションフィルタ13の回路構成を例示する。同図に示されるように、デシメーションフィルタ13は、2系統の処理部を含んで構成される。具体的には、デシメーションフィルタ13は、入力データセレクタ131、第1フィルタ処理部132_A、第2フィルタ処理部132_B、出力データセレクタ133、カウンタ部134、及びフリップフロップ回路F/F135、を含んで構成される。入力データセレクタ131は、制御信号CNT2に基づいて、入力されたΔΣ変調データを第1フィルタ処理部132_Aと第2フィルタ処理部132_Bとの間で振り分ける。カウンタ部134は、前記クロック生成部によって生成されたオーバーサンプリング周波数fOSのクロック信号をカウントし、そのカウント値を第1フィルタ処理部132_A及び第2フィルタ処理部132_Bに出力する。カウンタ部134は、例えば、第1フィルタ処理部132_A用のカウンタ回路と、第2フィルタ処理部132_B用のカウンタ回路とを有し、夫々のカウンタ回路はトリガ信号TRに応じて交互にカウント動作を行う。なお、第1フィルタ処理部132_A用のカウンタ回路と第2フィルタ処理部132_B用のカウンタ回路は同一の回路構成とされるため、以下の説明では特に区別することなく、単にカウンタ回路としてその動作を説明する。前記カウンタ回路は、トリガ信号TRが出力され、ΔΣ変調器12によるΔΣ変調データの出力が開始されると、前記クロック信号をカウントするカウント動作を開始する。そして、カウント値が第1の値2Nになったらカウント動作を中断し、その値を保持する。その後、次のトリガ信号TRが印加されたら、再びカウント動作を開始する。そしてカウント値が第2の値4Nになったらカウント動作を停止し、カウント値をリセットする。以上の動作をトリガ信号TRが印加される毎に繰り返す。上記のカウンタ部134によるカウント動作は、制御回路11がトリガ信号TRに基づいて生成した制御信号CNT2によって制御される。第1フィルタ処理部132_A及び第2フィルタ処理部132_B総称する場合は、単に、フィルタ処理部132とも称する。は、入力データセレクタ131を介して入力されたΔΣ変調データに対して所定の伝達関数にしたがったフィルタ処理を行う。具体的には、フィルタ処理部132は、ΔΣ変調データを構成する1ビットのデジタル信号を順次入力し、フィルタ処理を行うためのフィルタ係数Cjを所定期間内に入力された前記1ビットのデジタル信号毎に算出し、算出したフィルタ係数Cjと前記1ビットのデジタル信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、連続して印加されるトリガ信号TRの周期によって決定される。なお、以下の説明では、第1フィルタ処理部132_Aによって算出されるフィルタ係数をCAとして表し、第2フィルタ処理部132_Bによって算出されるフィルタ係数をCBとして表し、総称する場合は、上記のようにフィルタ係数Cjとして表す。フィルタ処理部132の詳細については後述する。出力データセレクタ133は、第1フィルタ処理部132_Aによって前記積算されたデータ及び第2フィルタ処理部132_Bによって前記積算されたデータを入力し、入力したデータを交互に選択して出力する。例えば、出力データセレクタ133は、トリガ信号TRの周期毎に、交互にデータ選択して出力する。出力データセレクタ133による選択動作は、制御回路11がトリガ信号TRに基づいて生成した制御信号CNT2によって制御される。フリップフロップ回路135は、出力データセレクタ133から順次出力された出力データを保持する。保持された出力データはデータレジスタ14に順次格納される。ここで、フィルタ処理部132について詳細に説明する。本デシメーションフィルタ13の伝達関数、すなわちフィルタ処理部132の伝達関数は、例えば式1で表される。同式において、M、Nはオーバーサンプリングのサイクル数0以上の整数を表すパラメータであり、Cjはフィルタ係数である。ここでCjは次の式2~式6で表される。従来のデシメーションフィルタでは、式1の伝達関数で決定されるフィルタ特性を得る場合、パラメータM、Nは、システムによって固定値であった。本デシメーションフィルタ13では、トリガ信号TRの周期に基づいてフィルタの伝達関数を可変にするため、パラメータMをトリガ信号TRの周期M/fOSに対応させ、トリガ信号TRの周期の変化に応じてパラメータMの値を変化させる。パラメータNは予め決定された固定の値であり、例えば2N=256である。パラメータM及びNの関係は、例えば、M≧2Nである。ここで、式1における式7で表される項を展開すると式8となる。式8において、各項の係数Cxは、Cx=0,1,2,3,N-1,N,N-1,2,1,0となる。また、式1における式7を除いた他の項において、1/1-z-1は積分回路ローパスフィルタを意味し、1-z-Mはある時点のサンプルからMサンプルMサイクル前の値を引くことを意味する。このことから、式1で示される伝達関数を回路で実現することが可能であることが理解される。具体的には、フィルタ処理部132は、1サイクル毎にフィルタ係数Cjを順次算出し、フィルタ係数Cと入力したΔΣ変調データに係るデジタル信号を乗算し、その乗算値を順次積算することで、式1の伝達関数のフィルタ特性を実現する。式1の伝達関数で決定されるノッチ特性について説明する。ノッチ特性を決めるノッチ周波数において、伝達関数Hzの値は0ゼロとなる。すなわち、式1の分子に着目すると、z-N=1、又はz-M=1において、伝達関数Hz=0となる。ここで、z-Nは式9で表され、z-Mは式10で表されるから、伝達関数Hz=0となるノッチ周波数fn1、fn2は、式11及び式12で表される。なお、nは1以上の整数である。式11及び式12に示されるように、フィルタ処理部132は、パラメータNに基づいて決定される周波数f1と、パラメータMに基づいて決定される周波数f2とにおいてノッチ特性を有するフィルタ特性となる。前述したようにパラメータNが固定値であるためノッチ周波数f1は固定値となるが、パラメータMはトリガ信号TRの周期に応じて変化するため、ノッチ周波数f2も変化する。また、トリガ信号TRの周期はM/fOSで表されるのでサンプリング周波数はfOS/Mとなり、n=1のときのノッチ周波数f2の値と一致する。すなわち、トリガ信号TRの周期に対応させてサンプリング周波数を決定することで、サンプリング周波数の変化に応じてノッチ周波数も変化させることができ、サンプリング周波数サンプリングレートに基づく周波数帯の信号に起因する折り返し雑音を抑えることができる。次に、式1の伝達関数で決定されるローパスフィルタの遮断周波数fcについて説明する。ローパスフィルタの遮断周波数fcはパラメータMの影響を受ける。具体的には、フィルタの振幅特性は、ノッチ周波数に近づくにつれて減衰されるため、トリガ信号TRの周期パラメータMを大きくしてノッチ周波数を低くするに伴い遮断周波数fcを低くすることができる。これにより、トリガ信号TRの周期の変化に応じて遮断周波数fCが変化することが理解される。上記の伝達関数を実現するためのフィルタ処理部132の具体的な回路構成について説明する。第1フィルタ処理部132_A及び第2フィルタ処理部132_Bは、同一の回路ブロックから構成されるため、ここでは代表して第1フィルタ処理部132_Aについて説明する。第1フィルタ処理部132_Aは、演算部としての乗算部137_A及び累積部138_Aと、係数算出部139_Aとを含んで構成される。係数算出部139_Aは、デシメーションフィルタ13の伝達関数を決めるフィルタ係数CAを算出する。具体的には、係数算出部139_Aは、トリガ信号TRに応じて、ΔΣ変調データの1ビットのデジタル信号が入力される毎にフィルタ係数CAを順次算出する。例えば、トリガ信号TRが出力され、前記クロック信号に同期したΔΣ変調データの出力が開始されると、カウンタ部134によるカウント値を用いて所定の演算を行うことにより、前記クロック信号に同期してフィルタ係数CAを順次算出する。係数算出部139_Aによるフィルタ係数CAの算出方法について詳細に説明する。図3は、係数算出部139_Aの内部構成の一例を示すブロック図である。係数算出部139_Aは、第1係数演算回路1390と第2係数演算回路1391とを含んで構成される。第1係数演算回路1390は、カウンタ部134からのカウント値に基づいて係数Cxを算出し、係数Cxに基づいて係数Cyを算出する。前述したように、係数Cxは式8における各項の係数である。第2係数演算回路1391は、第1係数演算回路1390によって算出された係数Cyに基づいて、フィルタ係数CAを算出する。図4は、フィルタ係数CAの算出方法の一例を示す説明図である。同図は横軸を時間軸として、Aにはトリガ信号TRが示され、Bにはカウンタ134のカウント値が示され、Cには係数Cxが示され、Dには係数Cyが示され、Eにはフィルタ係数CAが示される。先ず、トリガ信号TRが出力されるとカウンタ部134が初期値=0からカウント動作を開始する。カウント値が0から2Nとなるまでの期間401では、係数算出部139_Aは以下のように動作する。先ず、カウント値がNNサイクルになるまでの期間では、第1係数演算回路1390はカウント値に比例して値が大きくなるように、前記クロック信号に同期して前記係数Cxを算出し、係数Cxの値を係数Cyとして順次出力する。カウント値がNになった後、2Nになるまでの期間では、第1係数演算回路1390はカウント値に応じて値が小さくなるように前記クロック信号に同期して係数Cxを算出し、係数Cxの値を係数Cyとして順次出力する。これにより、図4のDに示されるように、期間401における係数Cyは、カウント値がNのときNとなり、カウント値が2Nのとき0となる、上に凸の特性となる。また、第2係数演算回路1391は、1サイクル前1サンプル前に算出された係数Cyと当該サイクルで算出された係数Cyとに基づいて所定の演算を行うことでフィルタ係数CAを算出する。これにより、図4のEに示されるように、期間401のフィルタ係数CAは、0からN2に漸近するような特性となる。カウント値が2Nとなった時点でフィルタ係数CAはN2となる。カウンタ部134は、カウント値が2Nとなった時点でカウント動作を中断する。このときカウント値はリセットされずに保持され、保持された値=2Nが第1係数演算回路1390に入力される。カウンタ部134がカウント動作を中断している期間402では、係数算出部139_Aは以下のように動作する。第1係数演算回路1390は、固定のカウント値=2Nを用いて係数Cxを算出し、係数Cxの値を係数Cyとして出力する。すなわち、カウント値が2Nになったときの値と同一の値=0となる係数Cyを出力する。この場合、第1係数演算回路1390は、固定のカウント値=2Nを用いて前記クロック信号に同期して1サイクル毎に係数Cyを算出してもよいし、係数Cyを算出する演算を停止して、カウント値が2Nになったときに保持しておいた係数Cyの値を出力してもよい。また、第2係数演算回路1391は、期間401と同様の方法で演算を行う。これにより、フィルタ係数CAの値もカウント値が2Nになったときの値と同一の値=N2が出力される。その後、Mサイクル経過後のタイミングで次のトリガ信号TRが出力されると、カウンタ部134はカウント動作を再開し、カウント値が4Nとなるまでカウント動作を行う。次のトリガ信号が出力されてからカウント値が4Nとなる2Nサイクル経過するまでの期間403では、係数算出部139_Aは以下のように動作する。第1係数演算回路1390は、前記第2期間402で算出した係数Cxの値から直前の期間401で算出した係数Cxの値を順次減算することで算出した値を係数Cyとして出力する。すなわち、第1係数演算回路1390は、期間402で算出した係数Cx=0から、その時点よりMサイクルMサンプル前の係数Cxの値を順次減算することで係数Cyの値を算出する。これにより、係数Cyは、カウント値が3Nのとき-Nとなり、カウント値が4Nのとき0となる、下に凸の特性となる。具体的には、図4のDに示されるように、係数Cyは、Mサイクル遅れて係数Cxの逆位相の波形が重畳された特性となる。また、第2係数演算回路1391は、期間401及び期間402と同様の演算方法によって、フィルタ係数CAを算出する。これにより、期間403のフィルタ係数CAは、期間402で算出したフィルタ係数CAの値から、その時点よりMサイクル前のフィルタ係数CAの値を減算した値となり、具体的には、図4のEに示されるように、値がN2から0に変化する特性となる。カウント値が4Nになると、カウンタ部134はカウント動作を停止し、カウント値をリセットする。そして、更に次のトリガ信号TRが出力されると、カウント値0からカウント動作を再開する。その後の動作は上記と同様である。以上のように、トリガ信号TRの2回の印加によって決定される期間期間401から期間403までのM2Nサイクル分の期間にわたってフィルタ係数Cjが算出される。M2Nサイクルの期間において、期間401と期間403は固定の期間2Nサイクル分の期間とされ、カウンタ動作が中断している期間402はトリガ信号TRの周期に応じて伸長される。すなわち、デシメーションフィルタ13のフィルタ特性を決めるフィルタ係数Cjを算出する期間をトリガ信号TRの周期に応じて変化させることができるから、サンプリング周波数に応じて伝達関数を可変にすることができる。また、前記期間402もフィルタ係数Cjに基づいた演算が行われることでサンプリング期間が延び、結果的にオーバーサンプリング比が向上する。すなわち、トリガ信号TRの周期を大きくして期間402が延ばすことにより、変換精度の向上も期待できる。なお、係数算出部139_Bによるフィルタ係数CBの算出方法はフィルタ係数CAの算出方法と同様であるため、説明を省略する。次に、デシメーションフィルタ13のデータの出力方法について詳細に説明する。前述したように、係数算出部139_Aは、M2Nサイクルの期間毎にフィルタ係数CAを算出する。算出されたフィルタ係数CAは、前記クロック信号に同期して乗算部137_Aに入力される。乗算部137_Aは、トリガ信号TRに応じて、ΔΣ変調データの1ビットのデジタル信号が入力される毎に、当該入力したデジタル信号とフィルタ係数CAとを乗算する。前記乗算する処理は、前述した図4における期間401及び期間403のみならず、カウンタ部134がカウント動作を中断している期間402でも行われる。乗算部137_Aによって算出された乗算値は、前記クロック信号に同期して累積部138_Aに入力される。累積部138_Aは、トリガ信号TRの2回の印加によって決定される、期間401から期間403までのM2Nサイクル分の期間に前記乗算値を順次積算し、積算結果を出力データセレクタ133に出力する。すなわち、累積部138_Aは、M2Nサイクル毎に積算値を算出する。以上のように、係数算出部139_A、乗算部137_A、及び累積部138_Aは、M2Nサイクル毎に夫々の演算を実行する。すなわち、係数算出部139_A、乗算部137_A、及び累積部138_Aを含んで構成される第1フィルタ処理部132_Aは、M2Nサイクル毎にフィルタ処理を繰り返し実行することにより、ダウンサンプリングを行う。なお、乗算部137_A及び累積部138_A等の各機能部の値は、フィルタ処理に係る1回の演算が終了する毎に初期化される。しかしながら、仮に、デシメーションフィルタ13の出力データとして、第1フィルタ処理部132_Aによって算出された演算結果積算結果をM2Nサイクル毎に出力すると、トリガ信号TRの周期に対してデシメーションフィルタ13の出力のデータレートがずれてしまう。例えばトリガ信号TRの周期の半分の出力データレートになってしまう。そこで、本デシメーションフィルタ13では、図2に示したようにフィルタ処理部132を第1フィルタ処理部132_Aと第2フィルタ処理部132_Bの2系統で構成し、2つのフィルタ処理部をトリガ信号TRの出力に応じて交互に動作させることで、トリガ信号TRと同じレートを保つ。図5は、デシメーションフィルタ13による出力データの出力タイミングの一例を示す説明図である。同図では横軸を時間軸としている。同図のAにはトリガ信号TRを示され、Bには係数算出部139_Aによって算出されるフィルタ係数CAが示され、Cには第1フィルタ処理部132_Aの動作状態が示され、Dには係数算出部139_Bによって算出されるフィルタ係数CBが示され、Eには第2フィルタ処理部132_Bの動作状態が示され、Fには出力データセレクタ133の出力状態が示されている。また、同図において、前述した図4に示される期間401、402、及び403として、第1フィルタ処理部132_Aに係る夫々の期間を期間401_A、402_A、及び403_Aとして表示し、第2フィルタ処理部132_Bに係る夫々の期間を期間401_B、402_B、及び403_Bとして表示している。図5に示されるように、先ず、タイミング500で1回目のトリガ信号TRが出力されると、係数算出部139_Aはフィルタ係数CAの算出を開始するとともに、乗算部137_A及び累積部138_Aは上記の演算を開始する。そして、タイミング501で2回目のトリガ信号TRが出力され、タイミング502で第1フィルタ処理部132_Aによる1回目のフィルタ処理に係る演算期間が終了すると、累積部138_Aはタイミング500からタイミング502までの期間M2Nサイクルの期間における乗算値の積算結果A1を出力データセレクタ133に出力し、出力データセレクタ133は受け取った積算結果を出力データA1として出力する。一方、タイミング501で2回目のトリガ信号TRが出力されると、係数算出部139_Bはフィルタ係数CBの算出を開始するとともに、乗算部137_B及び累積部138_Bは上記の演算を開始する。そして、タイミング503で3回目のトリガ信号TRが出力され、タイミング504で第2フィルタ処理部132_Bによる1回目のフィルタ処理に係る演算期間が終了すると、累積部138_Bはタイミング501からタイミング504までの期間M2Nサイクルの期間における乗算値の積算結果B1を出力データセレクタ133に出力し、出力データセレクタ133は受け取った積算結果を出力データB1として出力する。その後も、トリガ信号TRが出力される毎に上記の処理が繰り返し実行される。以上の処理によれば、夫々のフィルタ処理部132は、M2Nサイクルの周期でΔΣ変調データを取り込んでフィルタ処理を実行するが、そのフィルタ処理をトリガ信号TR毎に交互に実行させることにより、トリガ信号TRの周期Mサイクルに応じたタイミングで、夫々のフィルタ処理部132による積算結果を交互に得ることができる。これにより、デシメーションフィルタ全体として、トリガ信号TRと同じデータレートで積算結果を出力することができる。すなわち、1回のトリガ信号TRの印加で1回のA/D変換結果を得ることができる。なお、この方式では、デシメーションフィルタ13に入力されるΔΣ変調データが同じであっても、トリガ信号TRの周期が長い程、累積部138による積算結果のデータ量が大きくなる。そこで、データ量の大きさが問題となる場合には、後段において何らかのデータ処理を行うことにより適正な値に補正する必要がある。図6にデシメーションフィルタ13の周波数特性の一例を示す。同図には、デシメーションフィルタ13のサンプリング周期を約8.93kHzとするため、トリガ信号TRを1/8.93kHzの周期で出力させた場合の周波数特性が示される。同図に示されるように、デシメーションフィルタ13によれば、サンプリング周波数を変えた場合であっても、サンプリング周波数付近にノッチ周波数f2≒8.93kHzを設定することができる。これによれば、例えば、サンプリング周波数付近の周波数帯の信号に起因してアナログ信号VAの周波数帯域50Hz~60Hz付近に発生する折り返し雑音を抑えることができるから、ユーザがサンプリング周波数を変えた場合であっても、ΔΣ型A/D変換器10による変換精度の低下を防ぐことができる。以上、本実施の形態に係るデシメーションフィルタ13によれば、ユーザはトリガ信号TRの周期を設定することにより、デシメーションフィルタのサンプリングレートサンプリング周波数を任意に設定することができる。また、設定されたトリガ信号TRの周期に応じてローパスフィルタの遮断周波数とノッチ周波数を可変して、フィルタの伝達関数を適切に設定することができる。更に、フィルタ処理部132を2系統設け、夫々をトリガ信号TRに応じて交互に動作させることで、トリガ信号TRの周期とデシメーションフィルタ13の出力データレートを合わせることができる。したがって、従来は、ユーザはモジュール開発側から提供される限られた周波数特性に基づいたサンプリング周期しか選択できなかったが、デシメーションフィルタ13によれば、ユーザが柔軟にサンプリング周期を設定でき、且つ最適な周波数特性を得ることができる。また、前述したように、デシメーションフィルタをDSPによって実現することでサンプリング周波数に応じて伝達関数を可変にすることも可能であるが、デシメーションフィルタ13によれば、DSPに比べて回路規模を小さくすることができるから、伝達関数を可変とする機能追加に伴うコストの増加を抑えることができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、カウンタ部134がカウント動作を中断している期間402402_A、402_Bにおけるフィルタ係数CACBの算出方法として、固定の値=N2を算出する方法を例示したが、これに限られず、目的とする周波数帯域に遮断周波数を設定でき、且つ目標とするノッチ周波数を設定することができれば、必ずしも固定の値にしなくてもよい。図4において、期間403403_A、403_Bの終了直後のタイミングでカウンタ部134によるカウント値をリセットする場合を例示したが、これに限られず、例えば、次にトリガ信号TRが出力されたタイミングでカウント値をリセットしてもよい。図2において、入力データセレクタ131によってΔΣ変調データの出力先を切り替える方法を例示したが、これに限られない。例えば、入力データセレクタ131を設けることなく、第1フィルタ処理部132_A及び第2フィルタ処理部132_Bの双方に同じタイミングでΔΣ変調データを入力しても、上記と同様の効果が得られる。更に、本実施の形態では、デシメーションフィルタ13を電力メータ用のΔΣ型A/D変換器に適用する場合を例示したが、これに限られず、他のシステムに適用することも可能である。例えば、オーディオ用のΔΣ型A/D変換器に適用することもできる。"