"電界効果型トランジスタと回生素子とを含み、前記電界効果型トランジスタは、第1の導電型を有する第1の半導体層と、前記第1の半導体層の表面に配置された第2導電型を有する第2の半導体層と、前記第2の半導体層の表面に配置された前記第1導電型を有する第3の半導体層と、前記第1の半導体層と前記第2の半導体層と前記第3の半導体層とに隣接するように配置された絶縁膜と、前記絶縁膜を介して前記第2の半導体層に対向するように配置されたゲート電極と、前記第2の半導体層とショットキ接合を形成するとともに前記第3の半導体層とオーミック接合を形成する第1の金属層と、前記第1の半導体層とオーミック接合を形成する第2の金属層と、を備え、前記ショットキ接合は、前記第1の半導体層と前記第2の半導体層とが形成するpn接合に流れる電流を阻止する整流方向を有し、前記回生素子は、前記第1の金属層と電気的に接続されるアノード端子と、前記第2の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする半導体装置。電界効果型トランジスタと回生素子とを含み、前記電界効果型トランジスタは、第1の導電型を有する第1の半導体層と、前記第1の半導体層の表面において互いに離間するように配置された第2導電型を有する複数の第2の半導体層と、前記第2の半導体層の表面に配置された前記第1導電型を有する第3の半導体層と、前記第1の半導体層と前記第2の半導体層と前記第3の半導体層とに隣接するように配置された絶縁膜と、前記絶縁膜を介して前記第2の半導体層に対向するように配置されたゲート電極と、前記第2の半導体層とショットキ接合を形成するとともに前記第3の半導体層とオーミック接合を形成する第1の金属層と、前記第1の半導体層とオーミック接合を形成する第2の金属層と、を備え、前記ショットキ接合は、前記第1の半導体層と前記第2の半導体層とが形成するpn接合に流れる電流を阻止する整流方向を有し、前記回生素子は、前記第1の金属層と電気的に接続されるアノード端子と、前記第2の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする半導体装置。前記回生素子の逆回復時間は、前記pn接合の逆回復時間よりも短いことを特徴とする請求項1又は2に記載の半導体装置。前記第3の半導体層と前記第2の半導体層とを貫通して前記第1の半導体層に到達するトレンチを備えることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。特許文献1に示される半導体装置によれば、寄生ダイオードの逆回復時間が短くなる反面、ライフタイムキラー領域によってMOSFETのオン抵抗が増大してしまう。また、特許文献2に示される半導体装置によれば、寄生ダイオードに電流が流れにくく、比較的リカバリ特性の良いSBDに電流が流れるため、MOSFETのスイッチング損失が低減される。しかしながら、SBDに流れる電流が大きくなると寄生ダイオードが導通するため、スイッチング損失を十分に低減しているとは言えない。本発明は、電界効果型トランジスタと回生素子とを含み、優れたリカバリ特性によりスイッチング損失が低減された半導体装置を提供することを目的とする。本発明の一態様によれば、電界効果型トランジスタと回生素子とを含み、前記電界効果型トランジスタは、第1の導電型を有する第1の半導体層と、前記第1の半導体層の表面に配置された第2導電型を有する第2の半導体層と、前記第2の半導体層の表面に配置された前記第1導電型を有する第3の半導体層と、前記第1の半導体層と前記第2の半導体層と前記第3の半導体層とに隣接するように配置された絶縁膜と、前記絶縁膜を介して前記第2の半導体層に対向するように配置されたゲート電極と、前記第2の半導体層とショットキ接合を形成するとともに前記第3の半導体層とオーミック接合を形成する第1の金属層と、前記第1の半導体層とオーミック接合を形成する第2の金属層と、を備え、前記ショットキ接合は、前記第1の半導体層と前記第2の半導体層とが形成するpn接合に流れる電流を阻止する整流方向を有し、前記回生素子は、前記第1の金属層と電気的に接続されるアノード端子と、前記第2の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする。本発明によれば、電界効果型トランジスタと回生素子とを含み、優れたリカバリ特性によりスイッチング損失が低減された半導体装置を提供できる。次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記の者に特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる図1は、本発明の実施形態に係る半導体装置の平面図a及び等価回路図bである。図2は、本発明の実施形態に係る半導体装置が備える電界効果型トランジスタの構造断面図である。本実施形態に係る半導体装置100は、電界効果型トランジスタ1と回生素子2とを備える。電界効果型トランジスタ1は、第1の半導体層11と第2の半導体層12と第3の半導体層13と絶縁膜15とゲート電極16と第1の金属層18と第2の金属層19とを備える。回生素子2は、アノード端子21とカソード端子22とを備える。本実施形態に係る電界効果型トランジスタ1は、シリコンSiで構成される縦型のMOSFETMetalOxideSemiconductorFieldEffectTransistorである。なお、電界効果型トランジスタ1は、Si以外の例えばシリコンカーバイドSiC又は窒化ガリウムGaN等の材料で構成されても良い。第1の半導体層11は、MOSFETのドレイン層に相当し、N型のドレイン領域11aと、ドレイン領域11aの表面上に形成され且つドレイン領域11aよりも低いN型不純物濃度を有するN-型のドリフト領域11bと、から構成される。第2の半導体層12は、MOSFETのベース層に相当し、第1の半導体層11の表面上に形成されたP型の第1のベース領域12aと、第1のベース領域12aの表面上に形成され且つ第1のベース領域12aよりも低いP型不純物濃度を有するP-型の第2のベース領域12bと、から構成される。本実施形態における第1のベース領域12aは、ドリフト領域11bに隣接するように形成され、ドリフト領域11bとの間にpn接合第1の寄生ダイオードD1を形成する。第3の半導体層13は、MOSFETのソース層に相当し、第2の半導体層12の表面領域において複数の島状に形成されたN型の第1のソース領域13aと、第1のソース領域13aの表面領域において島状に形成され且つ第1のソース領域13aよりも高いN型不純物濃度を有するN型の第2のソース領域13bと、から構成される。複数の第1のソース領域13aのそれぞれは、第2のベース領域12bによって包囲される。また、第1のソース領域13aは、第2のベース領域12bに隣接するように形成され、第2のベース領域12bとの間にpn接合第2の寄生ダイオードD2を形成する。第1の半導体層11と第2の半導体層12と第3の半導体層13とは、一方及び他方の主面を有する半導体基板を構成する。半導体基板の一方の主面には、第2のベース領域12bと第1のソース領域13aと第2のソース領域13bとが露出し、半導体基板の他方の主面にはドレイン領域11aが露出する。電界効果型トランジスタ1は、トレンチゲート型のMOSFETであって、半導体基板の一方の主面側から第3の半導体層13と第2の半導体層12とを貫通して第1の半導体層11に到達するトレンチ14を備える。トレンチ14の底面及び側面は、第1の半導体層11と第2の半導体層12と第3の半導体層13とに隣接する絶縁膜15で覆われる。絶縁膜15は、酸化シリコンSiOx、窒化シリコンSiN又は酸化アルミニウムAl2O3等からなる。また、トレンチ14の内部には、絶縁膜15を介して第1の半導体層11と第2の半導体層12と第3の半導体層13とに対向するゲート電極16が形成される。なお、ゲート電極16は、少なくとも第2の半導体層12と対向するように形成され、ポリシリコン多結晶シリコン又はアルミニウムAl等の材料からなる。第1の金属層18は、第2の半導体層12とショットキ接合第3の寄生ダイオードD3を形成するとともに第3の半導体層13とオーミック接合を形成する。詳細には、第1の金属層18は、半導体基板の一方の主面上に形成され、第2のベース領域12bにショットキ接続され、第1のソース領域13aと第2のソース領域13bとにオーミック接続される。第1の金属層18とゲート電極16とは、層間絶縁膜17により電気的に絶縁される。第1の金属層18は、電界効果型トランジスタ1におけるソース電極であり、AlまたはチタンTi等の金属からなる。層間絶縁膜17は、SiOx、SiN又はAl2O3等からなる。第2の金属層19は、第1の半導体層11とオーミック接合を形成する。詳細には、第2の金属層19は、半導体基板の他方の主面上に形成され、ドレイン領域11aにオーミック接続される。第2の金属層19は、電界効果型トランジスタ1におけるドレイン電極であり、金Au、ニッケルNiまたはAl等の金属からなる。ここで、本実施形態に係る電界効果型トランジスタ1が有する3つの寄生ダイオードについて説明する。第1の寄生ダイオードD1は、第2の半導体層12をアノードとし、第1の半導体層11をカソードとするダイオードであって、電界効果型トランジスタ1のオフ時に第1の半導体層11から第2の半導体層12に向かって流れる電流を阻止する。第2の寄生ダイオードD2は、第2の半導体層12をアノードとし、第3の半導体層13をカソードとするダイオードであって、電界効果型トランジスタ1のオフ時に第3の半導体層13から第2の半導体層12に向かって流れる電流を阻止する。第3の寄生ダイオードD3は、第2の半導体層12をアノードとし、第1の金属層18をカソードとするSBDSchottkyBarrierDiodeであって、電界効果型トランジスタ1のオフ時に第1の金属層18から第2の半導体層12に向かって流れる電流を阻止する。即ち、第2及び第3の寄生ダイオードD2,D3の整流方向は、第1の寄生ダイオードD1の整流方向と反対向きである。そのため、電界効果型トランジスタ1は、そのオフ時に第1の金属層18と第2の金属層19との間に流れる電流は、第1乃至第3の寄生ダイオードにより阻止される。本実施形態に係る回生素子2は、Siから構成される周知のFRDFastRecoveryDiodeであり、例えばFMD-G26Sを適用することができる。なお、回生素子2としてMPSMergedPiNSchottkyダイオード、SBD又はpnダイオードを適用しても良い。また、回生素子2は、Si以外のSiC又はGaN等の材料で構成されても良く、電界効果型トランジスタ1と異なる材料で構成されても良い。回生素子2は、第1の寄生ダイオードD1に比べ短いtrr逆回復時間及び低いVf順方向電圧等の特性を有する半導体素子が用いられる。回生素子2の整流方向は、第2及び第3の寄生ダイオードD2,D3の整流方向と反対向きである。図1aに示すように、半導体装置100は、第1のリードフレームL1、第2のリードフレームL2、及び第3のリードフレームL3と、第2のリードフレームL2上に配置された電界効果型トランジスタ1及び回生素子2と、各半導体素子とリードとを接続する第1のワイヤW1、第2のワイヤW2、及び第3のワイヤW3と、これらを封止するモールドパッケージMPと、から構成される。また、電界効果型トランジスタ1は、ゲート電極16と電気的に接続される第1のパッドP1と、第1の金属層18と電気的に接続される第2のパッドP2と、を備え、回生素子2は、アノード端子22と電気的に接続される第3のパッドP3を備える。第1のリードフレームL1は、第1のワイヤW1を介して第1のパッドP1と電気的に接続され、半導体装置100のゲート端子を構成する。第2のリードフレームL2は、電界効果型トランジスタ1及び回生素子2を機械的に支持するとともに、はんだ等の導電性接着層図示せずを介して電界効果型トランジスタ1の第2の金属層19及び回生素子2のカソード端子21に電気的に接続され、半導体装置100のドレイン端子を構成する。第3のリードフレームL3は、第2のワイヤW2を介して第2のパッドP2と電気的に接続されるとともに、第3のワイヤW3を介して第3のパッドP3と電気的に接続され、半導体装置100のソース端子を構成する。第1乃至第3のリードフレームは、銅Cu等の金属からなり、第1乃至第3のワイヤは、それぞれAl、Au又はCu等からなる。回生素子2は、第1の寄生ダイオードD1と同一の整流方向を有し、電界効果型トランジスタ1に対して並列接続される。本実施形態に係る半導体装置100の効果について説明する。半導体装置100の特性上の利点を説明するために、図1及び図3に示した構造の半導体装置を用いて行った実験の結果を示す。図3は、Siからなる従来の電界効果型トランジスタ201例えば2SK2701とSiからなるFRD202例えばFMD-G26Sとを並列接続した、比較例に係る半導体装置300の等価回路図である。電界効果型トランジスタ201は、ドリフト領域とベース領域とから形成され、且つ、寄生ダイオードD1と略同一のリカバリ特性を有する寄生ダイオードD201を有する。図4は、本発明の実施形態及び比較例に係る半導体装置のリカバリ特性を示す波形図である。リカバリ特性の測定として、それぞれの半導体装置が備える回生素子を順方向バイアスし約7.5Aの電流を流した状態から、約100Vの逆方向バイアスを印加した時のアノードカソード間に流れる電流Aと印加される電圧Vとを測定した。リカバリ特性を測定した結果、図1に示す半導体装置100の逆回復時間trrは約50nsであった図4a。この特性は、回生素子2単体による逆回復時間と略等しく、電界効果型トランジスタ1の寄生ダイオードがキャンセルされているため、回生素子2の特性が支配的になっていることに起因する。一方、図3に示す半導体装置300の逆回復時間は約400nsであった図4b。この特性は、電界効果型トランジスタ201即ち寄生ダイオードD201単体による逆回復時間と略等しく、電界効果型トランジスタ201のリカバリ特性が支配的になっていることに起因する。従って、本実施形態に係る半導体装置100は、優れたリカバリ特性を有し、逆回復時間が短くなることにより、スイッチング損失が低減されるとともに、ノイズ発生を抑制することができる。また、半導体装置100に流れるリカバリ電流のピーク値は、半導体装置300のリカバリ電流の約1/6程度に低減されるため、半導体装置100は回生動作時の損失及びノイズ発生を低減することができる。また、寄生ダイオードD201に電流が流れないように、電界効果型トランジスタ201のドレイン電極に寄生ダイオードD201の逆阻止ダイオードを外付けすることで、半導体装置300のリカバリ特性を改善することができる。しかしながら、半導体装置300を構成する部品点数が増加し、リードフレーム形状が複雑になり且つワイヤ本数が増加してしまう。本発明の実施形態に係る半導体装置100は、これらの部品点数増加などを伴わず小型且つ安価なパッケージ構造により、優れたリカバリ特性を有する半導体装置を提供することができる。図5は、本発明の実施形態の変形例に係る半導体装置が備える電界効果型トランジスタの構造断面図である。本変形例に係る電界効果型トランジスタ101は、第1の半導体層111と第2の半導体層112と第3の半導体層113と絶縁膜115とゲート電極116と第1の金属層118と第2の金属層119とを備える。電界効果型トランジスタ101は、プレーナ型のMOSFETであって、第1の半導体層111と第2の半導体層112と第3の半導体層113とを有する半導体基板の一方の主面上に形成されたゲート絶縁膜115と、ゲート絶縁膜115上に形成されたゲート電極116と、を備える。ゲート絶縁膜115及びゲート電極116は、第1の半導体層111と第2の半導体層112と第3の半導体層113とに対向するように形成される。また、第3の半導体層113は、N型のソース領域のみで構成されるが、図1に示す電界効果型トランジスタ1と同様に第1及び第2のソース領域から構成されても良い。本変形例に係る電界効果型トランジスタ101は、第1のベース領域112aとドリフト領域111bとからなる第1の寄生ダイオードと、第2のベース領域112bとソース領域113とからなる第2の寄生ダイオードと、第2のベース領域112bと第1の金属層118とからなる第3の寄生ダイオードと、を備える。また、電界効果型トランジスタ1のそれらと同様、第2及び第3の寄生ダイオードの整流方向は、第1の寄生ダイオードの整流方向と反対向きである。本変形例に係る電界効果型トランジスタ101によれば、本発明の実施形態に係る電界効果型トランジスタ1と同様の効果を得ることができる。図6は、本発明の実施例に係るスイッチング電源装置の構成を示す回路図である。スイッチング電源装置は、本発明の実施形態に係る半導体装置100と、リアクトルLと、コンデンサCと、を備える。ハーフブリッジ回路を構成する2つの半導体装置100が直流電源Vddとグランドとの間に直列に接続され、接続点とグランドとの間にリアクトルLとコンデンサCとの直列回路が接続され、コンデンサCと並列に負荷Rが接続される。本実施例に係るスイッチング装置は、同期整流方式のDC-DCコンバータであるが、半導体装置100は、例えば周知のフルブリッジ回路、三相交流回路、昇圧チョッパ回路、フライバック回路等に適用することができる。また、半導体装置100は、上記の変形例に係る電界効果型トランジスタ101を用いた半導体装置でも良い。本実施例に係るスイッチング電源装置によれば、スイッチング素子として用いられる半導体装置100におけるスイッチング損失が小さいため、スイッチング電源装置の電力変換効率が改善される。以上の実施形態で説明された構成、形状、大きさおよび配置関係については、本発明が理解実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。"