チャネル領域を有する基板と、前記チャネル領域の上方に設けられたゲート電極と、前記ゲート電極と前記チャネル領域との間に設けられたゲート誘電体層と、前記チャネル領域に隣接して前記基板に設けられたp型ソース/ドレイン領域及びn型ソース/ドレイン領域と、少なくとも前記p型ソース/ドレイン領域の一部分上に、原子百分率で90を超える濃度のゲルマニウムと1E20cm-3を超える濃度のボロンを含有するボロンドープゲルマニウム層と、前記ボロンドープゲルマニウム層上に設けられた金属-ゲルマニウム化物ソース/ドレインコンタクトとを備えるトランジスタデバイス。前記トランジスタデバイスは、平面型トランジスタ及びFinFETトランジスタのうちの一つである請求項1に記載のトランジスタデバイス。前記ボロンドープゲルマニウム層は、前記トランジスタデバイスの前記p型ソース/ドレイン領域の上にのみ設けられる請求項1又は2に記載のトランジスタデバイス。層間誘電体を更に備える請求項1から3の何れか一項に記載のトランジスタデバイス。前記基板と前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの少なくとも1つとの間に設けられた段階的に濃度が変化するバッファ、及び、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの少なくとも1つと前記ボロンドープゲルマニウム層との間に設けられた段階的に濃度が変化するバッファのうちの少なくとも1つを更に備える請求項1から4の何れか一項に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つと前記ボロンドープゲルマニウム層との間に設けられた前記バッファは、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から原子百分率で95を超える高濃度まで段階的に変化するゲルマニウム濃度を有する請求項5に記載のトランジスタデバイス。前記高濃度は、純粋なゲルマニウムを表す濃度である請求項6に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つと前記ボロンドープゲルマニウム層との間に設けられた前記バッファは、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する請求項5から7の何れか一項に記載のトランジスタデバイス。前記ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する請求項1から8の何れか一項に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、前記基板に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウムを有し、前記ボロンドープゲルマニウム層は、原子百分率で95を超えるゲルマニウム濃度を有する請求項1から9の何れか一項に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、前記基板に適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有するボロンドープシリコンゲルマニウムを有する請求項1から10の何れか一項に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、シリコン又はシリコンゲルマニウムを有し、前記トランジスタデバイスは更に、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの少なくとも1つと前記ボロンドープゲルマニウム層との間にバッファを備え、前記バッファは、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する請求項1から4の何れか一項に記載のトランジスタデバイス。前記ボロンドープゲルマニウム層は、原子百分率で98を超えるゲルマニウム濃度、及び、2E20cm-3を超えるボロン濃度を有する請求項1から12の何れか一項に記載のトランジスタデバイス。1以上の集積回路を有するプリント回路基板を備え、前記1以上の集積回路のうちの少なくとも1つは、請求項1から13の何れか一項に記載のトランジスタデバイスを1以上含む電子デバイス。前記1以上の集積回路は、通信チップ及びプロセッサの少なくとも一つを含み、前記通信チップ及びプロセッサの少なくとも一つは、前記トランジスタデバイスを1以上有する請求項14に記載の電子デバイス。前記電子デバイスは、コンピュータデバイスである請求項14又は15に記載の電子デバイス。チャネル領域を有する基板と、前記チャネル領域の上方に設けられたゲート電極と、前記ゲート電極と前記チャネル領域との間に設けられたゲート誘電体層と、前記ゲート電極の両側に設けられたスペーサと、前記チャネル領域に隣接して前記基板に設けられ、前記ゲート誘電体層及び/又は対応する前記スペーサの下に延在する先端領域をそれぞれ有するp型ソース/ドレイン領域及びn型ソース/ドレイン領域と、少なくとも前記p型ソース/ドレイン領域の一部分上に設けられ、原子百分率で95を超える濃度のゲルマニウムと2E20cm-3を超える濃度のボロンを含有するボロンドープゲルマニウム層と、前記ボロンドープゲルマニウム層上に設けられた金属-ゲルマニウム化物ソース/ドレインコンタクトとを備え、平面型トランジスタ及びFinFETトランジスタのうちの1つであるトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの少なくとも1つと前記ボロンドープゲルマニウム層との間に設けられたバッファを更に備え、前記バッファは、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から原子百分率で95を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域のうちの前記少なくとも1つに適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する請求項17に記載のトランジスタデバイス。前記ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する請求項17に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、前記基板に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウムを有し、前記ボロンドープゲルマニウム層は、原子百分率で98を超えるゲルマニウム濃度を有する請求項17に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、前記基板に適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する請求項20に記載のトランジスタデバイス。前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、前記トランジスタデバイスは更に、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域と前記ボロンドープゲルマニウム層との間に設けられたバッファを備え、前記バッファは、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記p型ソース/ドレイン領域及び前記n型ソース/ドレイン領域に適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有し、前記バッファは100オングストローム未満の厚みを有する請求項17に記載のトランジスタデバイス。トランジスタデバイスを形成する方法であって、チャネル領域を有する基板を設ける段階と、前記チャネル領域の上方にゲート電極を設ける段階と、前記チャネル領域に隣接してp型ソース/ドレイン領域及びn型ソース/ドレイン領域を前記基板に設ける段階と、前記p型ソース/ドレイン領域の少なくとも一部分上にボロンドープゲルマニウム層を設ける段階と、前記ボロンドープゲルマニウム層上に、金属-ゲルマニウム化物ソース/ドレインコンタクトを設ける段階とを備え、前記ゲート電極と前記チャネル領域との間にゲート誘電体層が設けられ、前記ボロンドープゲルマニウム層は、原子百分率で90を超える濃度のゲルマニウムと1E20cm-3を超える濃度のボロンを含有する方法。明らかなように、図面は必ずしも同一の縮尺で描かれておらず、また、本発明を図示した特定の構成に限定することを意図していない。例えば、図面において、直線、直角及び滑らかな表面として描かれている構成であっても、現実には使用される処理装置及び技術に限界があることから、トランジスタ構造の実際の実装では、完全に直線及び直角ではない場合があり、また、構造によっては、表面形状又は平坦でない表面を有する場合がある。すなわち、図面は、単純に構造の例を示しているに過ぎない。従来のデバイスと比較して、寄生接触抵抗が低減されたトランジスタデバイスを形成する技術が開示される。この技術は、例えば、シリコン又はシリコンゲルマニウムSiGeソースドレイン領域上に形成される一連の金属のような標準的なコンタクト積層構造に適用できる。このような実施形態の一例によれば、ボロンがドープされた中間に位置するゲルマニウム層が、ソース/ドレイン金属とコンタクト金属との間に設けられて、接触抵抗が大幅に低減される。本開示によれば、平面型及び非平面型トランジスタ構造例えば、FinFETの両方並びに歪み及び歪みなしチャネル構造を含む、数多くのトランジスタ構造及び好適な製造プロセスが明らかとなる。本技術は特に、P型デバイスの実装に好適であるが、必要に応じてN型デバイスにも適用可能である。[概略]上記したように、トランジスタの駆動電流の増加は、デバイス抵抗を低減することにより実現可能である。接触抵抗は、デバイス全体の抵抗の一部である。標準的なトランジスタのコンタクト積層体は、例えば、シリコン又はSiGeのソース/ドレイン層、ニッケルシリサイド層、窒化チタン接着層、及び、タングステンのコンタクト/パッドを含む。このような構成において、シリコン又はSiGeの価電子帯を金属のピニングレベルにすることによって、接触抵抗を有効に制限できる。一般的に、ニッケル又は、チタン、コバルト又はプラチナのようなその他の好適なシリサイドのような当産業で標準的に使用されるシリサイドを用いると、価電子帯のずれは約0.5eVとなる。そこで、本発明の一実施形態では、価電子帯のずれの値及び接触抵抗を大幅に低減させるべく、中間ボロンドープゲルマニウム層が、ソース/ドレイン金属とコンタクト金属との間に設けられる。一実施形態では、中間ボロンドープゲルマニウム層を有するコンタクト構造は、価電子帯のずれ値が0.2eV未満に減少し、対応する接触抵抗は中間ボロンドープゲルマニウム層がソース/ドレイン領域とコンタクト金属との間に設けられない、従来の同様に構成されるコンタクト積層体と比較して約3倍減少する。透過電子顕微鏡法TEM断面、又は、二次イオン質量分析法SIMSプロファイルを使用して、膜構造の垂直方向の積層体に渡るゲルマニウム濃度を示すことができ、これは、シリコン及びSiGeのエピタキシャル合金のプロファイルは、ゲルマニウム濃度プロファイルと容易に区別できるからである。このように、本発明の実施形態に係るトランジスタ構造は、接触抵抗を低減できるという、従来の構造と比較して改善を提供する。このような実施形態の一部では、ゲルマニウムの優れた接触特性と、Si及びSiGeの優れた半導体トランジスタ特性とを組み合わせて、次世代の低抵抗コンタクトを提供する。選択性は、様々な方法で達成可能である。一実施形態において、例えば、n型MOSNMOSソース/ドレインロケーションに対する選択性は、P型MOSデバイスPMOS堆積の間にNMOS領域をマスクすることによって提供可能である。別の実施形態では、NMOS領域及びPMOS領域の両方を同時にオープンにして、トレンチを使用してPMOS領域にのみ堆積を行うことができる。この場合、MOSフローの初期段階では通常、相対的に高いサーマルバジェットの工程が存在するが、その間に、融点の低いゲルマニウムを使用しなくてよいという利点がある。トレンチ処理及びゲルマニウム堆積の後、上記のような実施形態では、構造は、500°Cを超える温度に晒されることがないので、上層のゲルマニウムが溶解することもなく、又、性能が低下することもない。本開示で更に明らかになるように、選択性には、自然の選択性も含まれる。例えば、p型SiGe又はシリコンソースドレイン領域上にボロンドープゲルマニウムを成長させるが、二酸化シリコンSiO2又は窒化シリコンSiNのような誘電体表面、並びに、例えば、n型領域の高濃度リンドープシリコンが露出した面には成長させない。本開示に沿って、平面型及び非平面型トランジスタ構造例えば、ダブルゲート及びトリゲートトランジスタ構造のような並びに歪み及び歪みなしチャネル構造を含む数多くのトランジスタ構成及び好適な製造プロセスが明らかとなる。このような構造的特徴及び材料系統の数多くを、以下に記載するゲルマニウム被覆層と組み合わせて使用可能である。トランジスタ構造は、p型ソース/ドレイン領域、n型ソース/ドレイン領域、又は、n型ソース/ドレイン領域及びp型ソース/ドレイン領域の両方を含む。ある実施形態では、トランジスタ構造は、ドーパントが注入されたソース/ドレイン領域、又は、シリコンのエピタキシャル又はポリ置換されたソース/ドレイン領域、SiGe合金、又は、MOS構造において、公称的に純粋とされるゲルマニウム膜例えば、10未満のシリコン含有率のゲルマニウムを含む。このような実装形態において、本発明の一実施形態によれば、ソース/ドレイン領域上に直接、ボロンドープゲルマニウム被覆層又はキャップを形成することができる。コンタクト金属又は、一連の金属層を堆積した後に、次の反応アニールを実行して、金属ゲルマニウム化物ソースドレインコンタクトを形成することができる。コンタクトは、シリサイド層、接着層及び/又は金属パッド層のうちの1以上を含む積層体として実装されてもよい。ボロンドープゲルマニウム被覆層を、必要に応じて、例えば、ポリゲート及び/又は接地タップ領域のようなトランジスタ構造の別の領域上に直接形成することもできる。よく知られるように、MOSトランジスタは、トランジスタ全体の抵抗を低減し、短チャネル効果SCEを改善するように設計されたソースドレイン先端tip領域を含んでもよい。従来、この先端領域は、基板のボロン又はカーボンのようなドーパントの注入及び拡散技術を使用して注入された部分である。ソース先端領域は、ソース領域とチャネル領域との間のエリアに形成される。同様に、ドレイン先端領域は、ドレイン領域とチャネル領域との間のエリアに形成される。本発明の一部の実施形態では、このような典型的に形成された先端領域が含まれる。別の実施形態では、製造技術を適用して、自己整合エピタキシャルティップselfalignedepitaxialtip:SETトランジスタを一軸性歪みの理論的限界に非常に近い状態に拡張できる。これは、例えば、ソース領域及びドレイン領域並びにこれらの先端領域に選択的にエピタキシャル堆積を行い、ボロンドープシリコン又はSiGeソース/ドレイン領域の場合が、ソース/ドレイン及びそれぞれの先端領域においてボロンドープゲルマニウム層の被覆層で覆われる二層構造を形成することにより実現できる。ゲルマニウム及びボロンの濃度は可変であるが、ある実施形態では、ゲルマニウム濃度は、原子百分率で20から100の範囲であり、ボロン濃度は、1E20cm-3から2E21cm-3の範囲である例えば、ゲルマニウム濃度が原子百分率で50を超え、ボロン濃度が2E20cm-3を超える。ボロンドープゲルマニウム層が先端領域に設けられるが、別の実施形態では、ソース/ドレイン領域の上にのみ設けられてもよい先端領域には設けられない。別の実施形態では、段階的に変化させたゲルマニウム濃度及び/又はボロン濃度を有する薄いバッファを必要に応じて、基板とソース/ドレイン層例えば、シリコン又はSiGeの間の境界層として使用することができる。同様に、段階的に変化させたゲルマニウム濃度及び/又はボロン濃度を有する薄いバッファを、ソース/ドレイン層とボロンドープゲルマニウム被覆層との間の境界層として使用することができる。更なる別の実施形態では、ボロンドープゲルマニウム被覆層又はソース/ドレイン層自身が、上記のバッファと同様に、段階的に変化させたゲルマニウム濃度及び/又はボロン濃度を有してもよい。この場合、ゲルマニウム内でボロンの拡散が抑制される濃度が高いほど、相対的に抑制効果が大きくなることから、高濃度のボロンをゲルマニウムにドープすると、先端領域の切形を劣化させることなく、低い寄生抵抗を実現できる。加えて、ショットキー障壁の高さが下がることから、接触抵抗を低減させることができる。[構造及び方法]図1Aには、本発明の一実施形態に係る基板102上に形成されたMOSデバイス100Aが示されており、ソース/ドレイン層とコンタクト金属との間にボロンドープゲルマニウム層が形成されている。より詳細には、ボロンドープゲルマニウム層117がソース層110とコンタクト金属125との間に設けられており、ボロンドープゲルマニウム層119が、ドレイン層112とコンタクト金属127との間に設けられている。ソース領域110及びドレイン領域112は、様々な周知の技術を使用して形成することができる。この実施形態では、例えば、基板をエッチングした後に、シリコン又はシリコンゲルマニウム材料を例えば、原子百分率で10から70の範囲のゲルマニウム濃度でエピタキシャル堆積させることにより、ソース領域110及びドレイン領域112を形成する。ゲート積層体122が、トランジスタ100Aのチャネル領域120上に形成される。図に示すように、ゲート積層体122は、ゲート絶縁層106及びゲート電極104を含み、スペーサ108がゲート積層体122に隣接して形成される。ある実施形態では、技術ノードに応じて、スペーサ108は、ゲート絶縁層106の縁と、ソース/ドレイン領域110/112それぞれの縁との間に、約10から20ナノメータnmの距離を形成する。この空間に、ソース先端領域110A及びドレイン先端領域112Aを形成することができる。この実施形態では、先端領域110A/112Aが、典型的な注入-拡散ベースのプロセスによって形成され、先端領域とスペーサ108が重なり、また、ゲート誘電体層106とも、例えば、10nm未満の距離で重なる又はその下に拡散する。典型的な注入-拡散ベースのプロセスによる先端領域110A/112Aの形成において、ボロン又はカーボンのようなドーパントが、ソース領域110及びドレイン領域112に注入される。トランジスタ100Aは次にアニールされて、ドーパントをチャネル領域120に向かって拡散する。傾斜イオン注入技術を使用して、ゲート絶縁層106とソース/ドレイン領域110/112との間の領域に、ドーパントを更に注入してもよい。このような注入-拡散ベースの先端領域形成プロセスは、通常、チャネル領域に歪みを生じさせない。何れの場合であっても、本開示の趣旨から分かるように、トランジスタ構造が歪みチャネル又は非歪みチャネルを有する、ソースドレイン先端領域を有する又は有さないかは、本発明の様々な実施形態に特に関係せず、実施形態は、特別な構造的特徴に限定されることを意図していない。数多くのトランジスタ構造及び種類が、本明細書に記載するボロンドープゲルマニウム被覆層を採用することにより、良好な効果を得ることができる。本明細書に記載する技術は、例えば、従来のドーパント注入シリコン、隆起ソース/ドレイン、歪みSiGe又は、その他の好適な材料、及び、ゲート電極誘電体の下に延在する又はゲート電極誘電体の縦方向の線から離間して設けられる任意のエピタキシャル堆積された先端領域tipソース-ドレイン延長部と呼ばれる場合もあると共に利用可能である。ゲルマニウム被覆層117/119は通常、ソース/ドレイン領域110/112を形成した後であってコンタクト125/127を形成する前に、形成される。この被覆層117/119の厚みは、一実施形態と別の実施形態とで異なってもよく、一実施形態では、50から250オングストロームÅの範囲である。被覆層117/119のボロン濃度も変化してもよく、一実施形態では、1E20cm-3から2E21cm-3の範囲である例えば、2E20cm-3を超える濃度。被覆層117/119は、ソース/ドレイン110/112領域上に及び/又は、必要に応じて、ポリゲート又は接地タップ領域のようなその他の領域上に選択的に堆積することができる。好適な堆積技術を使用して、被覆層117/119を設けることができる例えば、化学蒸着法、分子線エピタキシー等。一実施形態によれば、コンタクト金属125、127はそれぞれ、ニッケルシリサイド層、窒化チタン接着層及びタングステンコンタクト/パッドの積層体を含むが、別の実施形態では、本開示に沿って様々なコンタクト金属構造を使用可能であることが明らかである。コンタクト金属125/127を設けるのに、標準的な堆積技術を使用することができる。図1Bには、本発明の別の実施形態に係る基板102上に形成されたMOSデバイス100Bが示されており、ソース/ドレイン層110/112とコンタクト金属125/127との間にボロンドープゲルマニウム層117/119が形成されている。この例では、ソース及びドレインエピタキシャル先端領域以下、エピ先端領域と称されるが含まれる。より詳細には、ソース領域110及びドレイン領域112がスペーサ108の下に延在する、別の場合には、ゲート絶縁層106の下に延在することを可能にするべく、MOSトランジスタ100Bは、アンダーカットエッチを利用する。ソース/ドレイン領域110/112のスペーサ108及び、場合によっては、ゲート絶縁層106の下に延在する部分は概して、それぞれソースエピ先端領域110B及びドレインエピ先端領域112Bと称される。ソース及びドレインエピ先端領域110B/112Bは、図1Aで説明した注入/拡散ベース先端領域110A/112Aに対応する。一実施形態では、ソース/ドレイン領域110/112及びソース/ドレインエピ先端領域110B/112Bは、例えば、基板102をエッチングしてスペーサ108及び、場合によっては、絶縁層106をアンダーカットし、次に、例えば、選択的エピタキシャル堆積によりインサイチュドープシリコン、ゲルマニウム又はSiGeを設けて、図1Bに示すような、ソース/ドレイン領域110/112及びソース/ドレインエピ先端領域110B/112Bを形成する。エピタキシャル堆積により、図1Bに示すように、基板102の表面に対して隆起した構造となるが、隆起しないような構造も採用可能である。ゲルマニウム被覆層117/119及びコンタクト金属125/127を、例えば、図1Aを参照して上記で説明した態様で実装可能である。図1Cには、本発明の別の実施形態に係る基板102上に形成されたMOSデバイス100Cが示されており、ソース/ドレイン層110/112とコンタクト金属125/127との間にそれぞれボロンドープゲルマニウム層117/119が形成されている。この実施形態では、ソース領域110及びドレイン領域112は、ボロンのようなドーパントを基板に注入することにより形成されている。ゲート積層体122が、トランジスタ100Cのチャネル領域120上に形成され、この例では、側壁108が含まれない。この例では、トランジスタ構造は、図1A及び図1Bを参照して説明した実施形態のように、アンダーカットされた領域又は先端領域を含まない。ゲルマニウム被覆層117/119及びコンタクト金属125/127を、例えば、図1Aを参照して上記で説明した態様で実装可能である。本発明の一実施形態に係るトランジスタ構造には、数多くの変形及び特徴を実装可能である。例えば、段階的に濃度が異なるバッファを、構造の1以上の場所に使用してもよい。例えば、基板102は、シリコン基板、又は、SOIsilicononinsulator基板のシリコン膜、又は、シリコン、シリコンゲルマニウム、ゲルマニウム及び/又はIII-V族化合物半導体を含むマルチレイヤ基板であってもよい。一例として、シリコン又はシリコンゲルマニウム基板102を使用し、ソース/ドレイン領域110/112及びソース/ドレインエピ先端領域110B/112BにインサイチュボロンドープSiGeを使用する一実施形態では、基板102とソース/ドレイン材料との間にバッファを設けることができる。このような実施形態では、バッファは、段階的にボロン濃度を変させた又は元々のドープシリコンゲルマニウム層であってもよく、そのゲルマニウム濃度は、下に位置する基板に適合するベースレベルから段階的に原子百分率で100まで濃度が変化する又は、100原子に近い濃度、例えば、90原子、95原子又は98原子を超える濃度。バッファ内のボロン濃度は、例えば、高レベルで一定であってもよいし、例えば、ベース濃度又は基板に適合する濃度から、所望の高濃度例えば、2E20cm-3まで段階的に変化させてもよい。ここで、本明細書で使用されている適合するという言葉は、濃度レベルが必ず重複していることを指しているのではない例えば、下の基板のゲルマニウム濃度が原子百分率で0から20であり、バッファの初期ゲルマニウム濃度が原子百分率で30から40であってもよい。更に、本明細書で使用されている、濃度レベルが固定されているという言葉は、濃度レベルが相対的に一定となることを指している例えば、層における最も低い濃度レベルが、当該層における最も高い濃度レベルの10以内であることを指す。より一般的な意味では、固定された濃度レベルとは、意図的に変化させた濃度レベルが存在しないことを指す。バッファの厚みは、バッファされる濃度の範囲のような因子に応じて可変であり、ある実施形態では、30~120Å、50~100Å例えば、60Å又は65Åといった範囲である。本開示で更に明らかとなるように、このような段階的なバッファは、ショットキー障壁の高さを下げることができる。これに替えて、基板102とソース/ドレイン領域110/112及びソース/ドレインエピ先端領域110B/112Bとの間に薄いバッファを使用するのではなく、ソース/ドレイン材料自体を上記と同様な態様で段階的に濃度を変化させてもよい。例えば、一実施形態では、ボロンがドープされたSiGeソース/ドレイン領域110/112及びソース/ドレイン先端領域110B/112Bは、基板に適合するベースレベル濃度例えば、原子百分率で30から70の範囲から段階的にゲルマニウム濃度を100原子まで変化させて形成することができる。このような実施形態の一部では、ボロンドープゲルマニウム層内のボロン濃度は、例えば、ベース濃度又は下に位置する基板に適合する濃度から、所望の高濃度例えば、2E20cm-3を超える濃度まで変化してもよい。別の実施形態では、バッファが、ソース/ドレイン領域とボロンドープゲルマニウム被覆層117/119との間に設けられてもよい。このような一実施形態では、ソース/ドレイン領域は、一定のゲルマニウム濃度例えば、原子百分率で30から70の範囲を有するボロンドープSiGe層であり、バッファは、下に位置するボロンドープSiGe層に適合するベースレベル濃度から100原子又は、100原子に近い濃度、例えば、90原子、95原子又は98原子を超える濃度まで段階的に変化するゲルマニウムノードを有する薄い例えば、30~120Å、50~100ÅSiGe層であってもよい。このような場合、バッファ内のボロン濃度は、一定の所望の高いレベルであってもよいし、例えば、ベース濃度又は下に位置するSiGe層に適合する濃度から所望の高濃度例えば、1E20cm-3、2E20cm-3、3E20cm-3を超える濃度まで変化してもよい。これに替えて、ソース/ドレイン領域とボロンドープゲルマニウム被覆層117/119との間のバッファを使用するのではなく、被覆層117/119自身の濃度を同様な態様で変化させてもよい。例えば、一実施形態では、ボロンがドープされた被覆層117/119は、基板及び/又はソース/ドレイン領域に適合するベースレベル濃度例えば、原子百分率で30から70の範囲から段階的にゲルマニウム濃度を100原子又は、100原子付近まで変化させて形成することができる。被覆層117/119層内のボロン濃度は、一定の所望の高レベルであってもよいし、例えば、ベース濃度又は下に位置する基板及び/又はソース/ドレイン領域に適合する濃度から、所望の高濃度例えば、2E20cm-3を超える濃度まで変化させてもよい。このように、数多くのトランジスタデバイスに低接触抵抗の構造が提供できる。デバイスは一部、任意の従来のプロセスを使用して形成されてもよく、例えば、ゲート酸化、ポリゲート電極、薄いスペーサ、ソース/ドレイン領域の等方性アンダーカットエッチ又は、単結晶基板にファセット面を有するフィン凹部を形成するべくアンモニアでエッチングする、又は、フィン凹部を形成するその他の好適なエッチング技術を使用してもよい。ある実施形態では、先端領域を有する又は有さないソース/ドレイン領域を形成するべく、インサイチュドープシリコン、又は、完全な歪みシリコンゲルマニウム層を設けるのに、選択的エピタキシャル堆積を使用することができる。上記で説明したように、必要に応じてバッファを使用してもよい。好適な高誘電率を有するリプレースメントメタルゲートRMGを形成するフローを使用することもでき、この場合、従来のゲート酸化物に替えて高誘電体が使用される。例えば、ニッケル、ニッケルプラチナのケイ素化、ゲルマニウム予備アモルファス化注入物を有する又は有さないチタンを使用して、低抵抗ゲルマニウム化物を形成することができる。本明細書に記載される技術は、例えば、任意の技術ノード例えば、90nm、65nm、45nm、32nm、22nm、14nm及び10nmのトランジスタ又はこれより小さいトランジスタに利点をもたらし、特許請求される発明は、特定のノード又は特定の範囲のデバイス配列に限定されることを意図していない。その他の本発明の利点については、本開示中で明らかとなる。図2には、本発明の一実施形態に係る低接触抵抗を有するトランジスタ構造を形成する方法が示されている。図3Aから図3Iには、ある実施形態に係る上記方法を実行して形成された構造の例が示されている。図2に示すように、方法は、ゲート積層体を半導体基板上に形成する段階202から開始し、半導体基板上には、PMOSトランジスのようなMOSデバイスが形成されてもよい。半導体基板は、例えば、バルクシリコン又はシリコンオンインシュレータ構成を有してもよい。別の実装形態では、半導体基板は、別の材料を使用して形成されていてもよく、例えば、シリコンと組み合わせられても組み合わせられなくてもよい、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ゲルマニウム、又は、アンチモン化ガリウムを使用して形成されてもよい。本発明の一実施形態では、一般的には、半導体デバイスをその上に形成できる土台の役割を担える任意の材料を使用することができる。ゲート積層体は、従来と同様な方法又は任意の好適に調整された技術を使用して形成することができる。本発明のある実施形態では、ゲート積層体は、ゲート誘電体層及びゲート電極層を堆積及びパターニングすることによって形成されてもよい。例えば、一実施形態では、化学気相堆積法CVD、原子層堆積法ALD、スピンオン堆積SOD又は物理気相堆積法PVD等の従来の堆積プロセスを使用して、半導体基板の全体にゲート絶縁層を堆積してもよい。例えば、ゲート絶縁層を熱的に成長させるといったように、別の堆積技術を使用してもよい。ゲート誘電体材料は、例えば、二酸化シリコン又は高誘電率材料のような材料から形成されてもよい。高誘電率材料の例としては、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び、ニオブ酸鉛亜鉛が挙げられる。特定の実施形態では、高誘電率のゲート絶縁層が、約5Åから約200Å例えば、20Åから50Åの厚さに形成されてもよい。一般的に、ゲート絶縁層は、隣接するソース/ドレインコンタクトとゲート電極とを電気的に絶縁するのに十分な厚みを有する。更なる実施形態では、高誘電率材料の品質を向上させるべくアニール工程のような更なる処理が高誘電率ゲート絶縁層に施されてもよい。次に、ALD、CVD又はPVDのような同様な堆積技術を使用して、ゲート絶縁層の上にゲート電極材料を堆積してもよい。このような実施形態の場合、ゲート電極材料は、ポリシリコン又は金属層であるが、その他の好適なゲート電極材料を使用することもできる。リプレースメントメタルゲートRMGプロセスのために後で取り除かれる犠牲層であってもよいゲート電極材料は、ある実施形態では、50Åから500Åの間の厚み例えば、100Åを有する。従来のパターニング工程を実行して、ゲート電極層及びゲート絶縁層の一部をエッチングで除去して、図3Aに示すようなゲート積層体が形成される。図3Aに示すように、基板300上にゲート積層体が形成されている。この実施形態では、ゲート積層体は、ゲート絶縁層302高誘電率ゲート誘電体であってもよい及び犠牲ゲート電極304を含む。一実施形態では、ゲート積層体は、二酸化シリコンゲート絶縁層302及びポリシリコンゲート電極304を含む。ゲート積層体はまた、ゲート電極304を次に行うイオン注入プロセスから保護するといったような効果を有する又は処理の間に使用されるゲートハードマスク層306を含んでもよい。ハードマスク層306は、二酸化シリコン、窒化シリコン及び/又はその他の典型的な誘電体のような典型的なハードマスク材料を使用して形成してもよい。図3Aには、積層体の両側に形成されたスペーサ310が示されている。スペーサ310は、例えば、酸化シリコン、窒化シリコン又はその他の好適なスペーサ材料のような典型的な材料を使用して形成されてもよい。スペーサ310の幅は、通常、トランジスタの設計要件に基づいて選択される。ある実施形態では、本明細書で説明されたように、ソース/ドレイン先端領域に十分に高い濃度でボロンボロンはチャネルには拡散しないがドープされたゲルマニウムが存在しさえすれば、スペーサ310の幅は、ソース/ドレイン先端領域形成の設計制約に制限されない。図2に戻り、ゲート積層体が形成された後に、段階204に示すように、トランジスタ構造のソース/ドレイン領域が形成される。上記で説明したように、ソース/ドレイン領域は、任意の好適なプロセス及び構成を使用して実装することができる。例えば、ソース/ドレイン領域は、シリコン又はSiGe合金を注入、エッチング及びエピタキシャル堆積、隆起させ、平坦又はフィン形の形状を有したp型及び/又n型の拡散領域であってもよい。図3Aに示す実施形態では、基板300をエッチングして、キャビティ312/314、及び、ゲート誘電体302をアンダーカットした先端領域312A/314Aを設ける。図3Bには、キャビティ312/314及び先端領域312A/314Aが形成された後に、これら領域が材料で満たされて、ソース/ドレイン領域318/320及び先端領域318A/320Aを設けた基板300が示されている。ある実施形態では、それぞれ先端領域312A/314Aを伴うソース/ドレイン領域のキャビティ312/314は、インサイチュドープシリコン又はSiGeで満たされて、ソース領域318及びエピ先端領域318Aとドレイン領域320及びドレインエピ先端領域320Aが形成される。材料例えば、シリコン、SiGe、III-V材料、ドーパント例えば、2E21cm-3を超えるボロン又はその他の好適なドーパント/濃度、及び、寸法例えば、ソース/ドレイン層の厚みは、例えば、50nmから500nmであり、平坦な又は隆起したソース/ドレイン領域を提供するに関して、任意のソース/ドレイン層構成を使用することができる。上記したように、ある実施形態では、ソース/ドレイン層と基板との間、又は、ソース/ドレイン層とボロンドープゲルマニウム被覆層との間に、薄いバッファを設けてもよい。例えば、図3Bに示すように、ソース/ドレイン材料を堆積する前に、ソースバッファ313及びドレインバッファ315が堆積される。ある実施形態では、バッファ313及び315は、下に位置する基板300の材料と適合するベースレベル濃度から原子百分率で100又は上記したように、100原子付近まで段階的にゲルマニウム成分が変化するボロンドープシリコンゲルマニウム層であってもよい。ボロン濃度についても、好適に段階的に変化させてもよい。本開示に沿った数多くのバッファ構成が明らかである。図2に戻り、ソース/ドレイン領域が画定されると、方法は、段階206において、トランジスタ構造のソース/ドレイン領域上にボロンドープゲルマニウムを堆積する。図3Cには、ボロンドープゲルマニウム層317/319が示されている。ある実施形態例では、1以上の層にエピタキシャル堆積されてもよいボロンドープゲルマニウム層317/319は、原子百分率で90を超えるゲルマニウム濃度を有するが、本開示に沿って、その他の好適な濃度レベルを使用することもできる例えば、原子百分率で、91、92、...、98又は99又は真に純粋なゲルマニウム。上記で説明したように、このゲルマニウム濃度は一定でもよいし、ベースレベル基板300に近い濃度から高レベル例えば、90原子を超える濃度へと段階的に増加させてもよい。このような実施形態のボロン濃度は、例えば、2E20cm-3又は2E21cm-3を超える濃度のように1E20cm-3を超えてもよく、また、基板300に近いベースレベルから高レベル例えば、1E20cm-3、2E20cm-3、3E20cm-3、...、2E21cm-3へと段階的に増加してもよい。下に位置するソース/ドレイン領域318/320のゲルマニウム濃度が一定である又は相対的に低い実施形態では、上記で説明したように、濃度を段階的に変化させたバッファを使用して、ソース/ドレイン領域318/320を、ボロンドープゲルマニウム層317/319と良好に接触させることができる。ボロンドープゲルマニウムキャップ317、319の厚さは、例えば、ある特定の実施形態では、50Åから250Åの範囲であってもよく、別の実施形態では、本開示に沿って明らかであるような別の膜厚であってもよい。ある実施形態では、CVDプロセス又はその他の好適な堆積技術を段階206の堆積又はボロンドープゲルマニウム層317/319の形成に使用してもよい。例えば、ゲルマンGeH4、又はジゲルマンGe2H6、及び、ジボランB2H6又は二フッ化ボロンBF2のような前駆体を含有するゲルマニウム及びボロンを使用するCVD、急速熱CVDRT-CVD、低圧CVDLP-CVD、超真空CVDUHV-CVD、又は、ガスソース分子線エピタキシーGS-MBEツールで堆積206を実行してもよい。ある実施形態では、例えば、水素、窒素又は希ガスのようなキャリアガス例えば、前駆体は、1~5濃度のキャリアガスで希釈されるが存在してもよい。また、例えば、塩化水素HCl、塩素Cl又は臭化水素HBrのようなハロゲンベースのガスのようなエッチャントガスが存在してもよい。ゲルマニウム及びボロンドープゲルマニウムの基本的な堆積が可能であり、例えば、300°Cから800°C例えば、300°Cから500°Cの範囲の堆積温度、及び、例えば、1Torrから760Torrの範囲の反応圧力を使用した広い範囲の条件下での堆積が可能である。ゲルマニウムは自然の選択性を有し、シリコン又はシリコンゲルマニウム合金の上には堆積するが、二酸化シリコン及び窒化シリコンのようなその他の材料上には堆積されない。このような自然の選択性は完全ではないことから、エッチャントの小さな流れを使用して、上記したように、堆積の選択性を向上させることができる。キャリア及びエッチャントはそれぞれ、10~300SCCMの範囲の流量を有することができる典型的には、100SCCMを超えないフローであるが、ある実施形態では、これを超える高い流量であってもよい。ある一実施形態では、堆積工程206は、水素で1の濃度に希釈されたGeH4を使用して、100~1000SCCMの範囲の流量で実行される。ボロンのインサイチュドーピングの場合、希釈されたB2H6を使用してもよい例えば、B2H6をH2で3の濃度に希釈して、流量を100~600SCCMの範囲としてもよい。このような特定の実施形態では、HCl又はCl2エッチングエージェントを、例えば、10~100SCCMの範囲の流量で添加して、堆積の選択性を向上させてもよい。本開示に沿って理解されるように、ボロンドープゲルマニウム層317/319が堆積される場合の選択性は、所望に変化させることができる。例えば、ある場合には、ボロンドープゲルマニウム層317/319を、ソース/ドレイン領域318/320上に又はソース/ドレイン領域318/320の一部分の上にのみ堆積させる構造全体に堆積させない。任意のマスク/パターニング技術を使用して、層317/319を選択的に堆積させることができる。更に、別の実施形態では、例えば、層317/319を、ポリゲート領域又は接地タップ領域に変換してもよい。本開示で明らかなように、幾つかの実施形態では、高濃度ゲルマニウム例えば、90原子を超え、最大で純粋なゲルマニウムとなる濃度及び高濃度ボロン例えば、2E20cm-3を超える濃度を組み合わせることにより、ソースドレイン領域及び、接地タップ領域のように、低い接触抵抗が望ましいその他の領域において大幅に低い接触抵抗を実現することができる。更に、上記したように、純粋なゲルマニウムによってボロンの拡散が大幅に抑制されることから、チャネル付近に高濃度ボロンが存在するにも関わらず適用可能な場合、次に続く熱アニール工程においてSCE劣化が発生しない。また、接触面における高濃度ゲルマニウムにより、障壁の高さを下げることができる。ある実施形態では、このような利点を得るべく、95原子を超える最高で純粋なゲルマニウムになる100原子範囲の濃度を使用することができる。図2に戻り、ボロンドープゲルマニウム層317/319が設けられた後、方法は、層317/319上に堆積を行う工程208に移る。図3Dには、必要に応じて、ゲート積層体のハードマスク306と同一平面に形成される誘電体322が示されている。誘電体は、数多くの方法で形成可能である。ある実施形態では、誘電体322は、SiO2又はその他の低誘電率材料で実装される。別の実施形態では、誘電体322は、1以上のSiO2層、又は、窒化物、酸化物、酸窒化物、炭化物、酸炭化物、又は、その他の好適な誘電体材料の組み合わせが上に形成されるSiNライナで実装される。層間誘電体ILDとも称される誘電体322は、通常行われるように、平坦化されてもよい。別の誘電体材料の例として、炭素ドープ酸化物CDO、ペルフルオロシクロブタン又はポリテトラフルオロエチレンのような有機ポリマー、フルオロシリケートガラスFSG、及び、シルセスオキサン、シロキサン又は有機ケイ酸ガラスが挙げられる。ある実装形態では、ILD層は、誘電率を更に下げるべく、孔又は空洞を有してもよい。次に、図3Eに示すようなリプレース面とメタルゲートRMGプロセスが使用される本発明の実施形態では、方法は更に、従来のようなエッチング工程を使用して、ゲート積層体高誘電率ゲート絶縁層302、犠牲ゲート電極304及びハードマスク層306を含むを取り除く工程を備える。別の実装形態では、犠牲ゲート304及びハードマスク層306が除去される。図3Eには、一実施形態において、ゲート積層体がエッチングで除去される時に形成されるトレンチ開口が示されている。ゲート絶縁層が除去される場合、方法は、トレンチ開口図3Fでは324で示されている内に新たなゲート絶縁層を堆積する工程に進む。例えば、酸化ハフニウムのような、上記したような好適な高誘電率材料を使用することができる。同様な堆積工程を使用してもよい。ゲート誘電体層の置換は、例えば、ドライ及びウェットエッチング工程の間に元のゲート誘電体層にダメージが生じた場合、及び/又は、低い誘電率の材料又は犠牲誘電体を高誘電率の又は所望のゲート誘電材料で置き換える場合等に、行ってもよい。更に図3Fに示すように、方法は、トレンチ内及びゲート誘電体層324上に、メタルゲート電極層326を堆積する工程に進む。CVD、ALD、PVD、無電解めっき又は電気めっき等の従来の金属堆積工程を使用して、メタルゲート電極をを形成してもよい。メタルゲート電極層は、例えば、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルのようなP型の仕事関数金属、及び、酸化ルテニウムのような導電金属酸化物を含む。ある実装形態では、2つ以上のメタルゲート金属層を堆積してもよい。例えば、仕事関数金属をゲートとトレンチ内に堆積させた後に、アルミニウム又は銀のような好適なメタルゲート電極を堆積させてもよい。図2に戻り、誘電体層322が層317/319上に設けられた後及び、所望のRMG工程の後、方法は、ソース/ドレインコンタクトトレンチを形成するエッチング工程210に進む。任意の好適なドライ及び/又はウェットプロセスを使用することができる。図3Gには、一実施形態に係る、エッチングが完了した後の、ソース/ドレインコンタクトトレンチが示されている。方法は、ケイ化物/ゲルマニウム化物を形成する接触抵抗低減金属堆積及びアニール工程212に移り、ソース/ドレインコンタクトプラグを堆積する工程214に進む。図3Hには、コンタクト金属325/327が示されており、ある実施形態では、コンタクト金属はケイ化物/ゲルマニウム化物を含むが、別の実施形態では、更なる層例えば、接着層を含んでもよい。図3Iには、ある実施形態では、アルミニウムを含むコンタクトプラグ金属329/331が示されいるが、コンタクトプラグ金属329/331には任意の好適な導電性コンタクト金属又は合金を使用することができ、例えば、銀、ニッケル-プラチナ又はニッケル-アルミニウム、又は、その他のニッケル及びアルミニウムの合金、又は、チタンを、従来の堆積工程で堆積させてもよい。ソースコンタクト及びドレインコンタクトのソースドレインコンタクトのゲルマニウム化物及び金属を設ける工程212は、例えば、ニッケル、アルミニウム、ニッケル-プラチナ、ニッケル-アルミニウム、ニッケル及びアルミニウムのその他の合金、低抵抗ゲルマニウム化物を形成するためのゲルマニウム予備アモルファス化注入物を有する又は有さないチタン、のケイ素化によって実行することができる。ボロンドープゲルマニウム層317/319により、金属-ゲルマニウム化物の形成例えば、ニッケル-ゲルマニウムが可能となる。ゲルマニウム化物により、ショットキー障壁の高さを大幅に下げることができ、従来の金属-シリサイドシステムにおける接触抵抗と比較して、大幅に接触抵抗Rextを含むを改善させることができる。例えば、従来の典型的なトランジスタでは、原子百分率で30から40の濃度でゲルマニウムを有するソース/ドレインSiGeエピ工程を使用している。このような従来の装置では、Rext値が約140Ωμmであり、エピ/ケイ化物の界面での高い抵抗によって制限されており、ゲートピッチの大きさにも制限されていた。本発明のある実施形態では、PMOSデバイスにおけるRextを大幅に改善することができ例えば、Rextを約70Ωμmにするといったように、2倍以上の改善、PMOSデバイスの小型化を促進することが可能となる。したがって、本発明の一実施形態に係る、1E20cm-3を超えるボロン濃度、及び、90原子を超え純粋なゲルマニウム100原子に近いゲルマニウム濃度を、ソース/ドレイン領域318/320とコンタクト金属325/327との間の界面に有するボロンドープゲルマニウムキャップ317/319を有するソース/ドレインを備えるトランジスタは、100Ωμm未満、場合によっては90Ωμm未満、更に場合によっては80Ωμm未満、更に場合によっては75Ωμm未満のRext値となる。図4には、本発明の別の実施形態に係る低接触抵抗を有するトランジスタ構造を形成する方法が示されている。図5Aから図5Fには、ある実施形態にかかる、上記の方法を実行して形成された構造の例が示されている。図に示すように、この例のトランジスタ構造は、p型及びn型ソースドレイン領域それぞれ、p-S/D及びn-S/Dと示されているを備え、ボロンドープゲルマニウムはP型領域にのみ選択的に堆積される。この方法は、誘電体322を堆積させてコンタクトトレンチを形成するべくエッチングされた後に、ボロンドープゲルマニウム層317/319のソース/ドレイン領域上への堆積が行われる点を除いて、図2及び図3A~図3Hを参照して説明した方法と同様である。方法は、図5Aに示すように、標準的な処理を使用して、ゲート積層体を形成する工程402と様々なp-S/D及びn-S/D領域を画定する段階404とを備える。ある実施形態では、p-S/D及びn-S/D領域をドープして、ボロンドープゲルマニウムに対して所望の選択性の度合いを提供することができる。方法は更に、図5Bに示すように、誘電体322を直接p-S/D及びn-S/D領域上に堆積させる工程406を備える。方法は、p-S/D及びn-S/D領域コンタクトトレンチを形成するべくエッチングする工程408に続き、その後、ボロンドープゲルマニウム層317/319をトレンチ内及びp-S/D領域トランジスタ構造の所望の機能及び用途に応じて、1以上の領域が存在する場合もあるに堆積させる工程410を備え、図5C及び図5Dに示されている。堆積させる工程410は、選択的エピタキシのような任意の好適な堆積工程によって実行することができる。層317/319が設けられると、方法は、図5E及び図5Fに示すように、層317/319の上及び露出されたn-S/D領域の上にコンタクト金属325/327を堆積させる工程412に移り、次に、ソース/ドレインコンタクトプラグ329/331を堆積させる工程414に移る。このような別の方法であっても、接触抵抗を低減できるという利点は同じであり、ボロンドープゲルマニウムの堆積という点においてより選択性が向上される。このような選択的堆積工程は本開示の趣旨から明らかなように、マスク/パターニングと選択的堆積技術との任意の好適な組み合わせを使用することができる。更に明らかなように、先に説明した方法の同様な部分を、本例に適用可能である。[FinFET構造]周知のように、FinFETは、半導体材料の薄いストリップ通常、フィンと称されるの周囲に形成されるトランジスタである。トランジスタは、ゲート、ゲート絶縁体、ソース領域及びドレイン領域を含む標準的な電界効果トランジスタFETノードを含む。デバイスの導電チャネルは、ゲート絶縁体の下でフィンの外側に設けられる。具体的には、電流が、フィンの両側の側壁基板表面に垂直な面及びフィンの上面基板表面と平行な面に沿って電流が流れる。このような構造の導電チャネルは基本的に、フィンの3つの異なる外側の平面的な領域に沿って存在することから、このようなFinFET設計は、トライゲートtrigateFinFETとも称される。その他の種類のFinFET構成も利用可能であり、例えば、導電チャネルが主に、フィンの2つの側壁に沿ってのみ存在するフィンの上面には存在しないいわゆるダブルゲートFinFETが利用可能である。図6には、本発明の一実施形態に係る、トライゲート構造の斜視図が示されている。図に示されるように、トライゲートデバイスは、半導体で構成される基板600又は基板から600からアイソレーション領域610、620を通過して延在するフィン660点線で示されているを有する基板600を含む。ゲート電極640がフィン660の3つの面上に形成されて、3ゲートが形成される。ハードマスク690が、ゲート電極640の上に形成される。ゲートスペーサ670、680は、ゲート電極640の対向する2つの側壁に形成される。ソース領域は凹部ソース界面650に及びフィン660の1つの側壁に形成されたエピタキシャル領域631領域、ドレイン領域は、凹部ソース界面650に及びフィン660の反対側の側壁図示せずに形成されたエピタキシャル領域631領域とを有する。キャップ層641は、エピタキシャル領域631上に堆積される。ボロンキャップ層641を凹部先端領域に形成してもよいし、別の実施形態では、ソース/ドレイン領域上にのみ設けてもよい凹部領域には設けられない。一実施形態では、アイソレーション領域610、620は、従来の技術を使用して形成される浅型溝分離shallowtrenchisolation:STI領域であり、例えば、基板600をエッチングしてトレンチを形成し、酸化物をトレンチ内に堆積してSTI領域が形成される。アイソレーション領域610、620は、任意の好適な誘電体/絶縁性材料、例えば、SiO2により形成することができる。基板102に関する上記の説明を本例に等しく適用可能である例えば、基板600はシリコン基板、SOI基板又はマルチレイヤ基板であってもよい。本開示の趣旨から分かるように、従来のプロセス及び形成技術使用して、FinFETトランジスタ構造を形成することができる。しかしながら、本発明の一実施形態例によれば、例えば、ボロンドープゲルマニウム641で被覆したインサイチュドープシリコン又はSiGe631と、必要に応じて、二層の間に設けられるゲルマニウム及び/又はボロン濃度を段階的に変化させたバッファを使用して、エピタキシャル領域631の二層構造及びキャップ層641を実装することができる。上記で説明したように、エピタキシャル領域631に適合するベースレベルのゲルマニウム/ボロン濃度から、ボロンドープゲルマニウムキャップ641への遷移に、このようなバッファを使用することができる。これに替えて、段階的に変化するゲルマニウム及び/又はボロン濃度を、上記のようなバッファを介在させることなく、直接、エピタキシャル領域631及び/又はキャップ641に実装してもよい。以下で更に明らかになるように、トライゲート構造に替えて、誘電体/絶縁体層をフィン660の上に備えるダブルゲート構造を採用してもよい。図7には、本発明の一実施形態に係るトランジスタ構造の接触抵抗と、キャップを有さない標準的なトランジスタ構造の接触抵抗とを示したプロットである。0.18を超える高抵抗値を有するトランジスタ構造全てに、コンタクト金属が直接堆積された標準的なSiGe合金隆起PMOSソース/ドレイン領域を実装することができる。0.107以下の高抵抗値を有するトランジスタ構造についても、本発明の様々な実施形態に係るソース/ドレイン領域とコンタクト金属との間に設けられるボロンドープゲルマニウムキャップを加えたうえで、同様に実装可能である。表1には、上記のボロンドープゲルマニウムキャップを有する構造の例と有さない構造の例を試験した結果を示した生データの変位値が示されている。表1に示すように、例では、従来のトランジスタ構造と比較して約3倍から6倍×3~6接触抵抗の改善低減が見られる。単位は、任意面積あたりのオームである。本発明の一実施形態に係るボロンドープゲルマニウムキャップを使用することに得られるその他の改善についても、本開示の趣旨から明らかとなるであろう。具体的には、本発明のある実施形態によれば、得られるゲルマニウム材料及びショットキー障壁の高さの低減により、従来のSiGeソース/ドレインPMOSデバイスと比較して2倍のRext改善が可能となる。周知のように、ショットキー障壁の高さは、半導体-金属接合にわたる電気電導の障壁である。ショットキー障壁高さの大きさは、金属のフェルミレベルのエネルギー位置と、半導体-金属界面における半導体の多数キャリアバンドエッジのエネルギー位置との間の不一致を反映している。p型半導体-金属界面の場合、ショットキー障壁の高さは、金属フェルミレベルと半導体の最大価電子帯との間の差分である。[システム例]図8には、本発明の一実施形態に係るコンピュータシステム1000が示されている。図に示すように、コンピュータデバイス1000は、マザーボード1002を備える。マザーボード1002は、これに限定されないが、物理的に及び電気的にマザーボード1002に接続される又は組み込まれるプロセッサ1004及び少なくとも1つの通信チップ1006を含む複数の構成要素を備えてもよい。マザーボード1002は、例えば、任意のプリント回路基板であってもよく、例えば、メインボード又はメインボードに搭載されるドータボード又はデバイス1000の唯一のボードであってもよい。用途に応じて、コンピュータデバイス1000は、物理的に及び電気的にマザーボード1002に接続されていても接続されていなくてもよい1以上の構成要素を含む。その他の構成要素としては、これに限定されないが、例えば、揮発性メモリ例えば、DRAM、不揮発性メモリ例えば、ROM、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電源アンプ、全地球測位システムGPS、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、大容量記憶装置ハードディスクドライブ、コンパクトディスクCD、デジタル多用途ディスクDVD等が含まれる。コンピュータデバイス1000に含まれる任意の構成要素が、上記した1以上のトランジスタ構造を含んでもよい。ある実施形態では、複数の機能を1以上のチップに組み込むことができる例えば、通信チップ1006は、プロセッサ1004の一部分であってもよいし、プロセッサに組み込まれてもよい。通信チップ1006は、コンピュータデバイス1000への又はコンピュータデバイス1000からのデータの転送を行う無線通信を可能にする。無線wirelessという言葉は、非固体媒体を介して変調電磁放射を利用することによりデータ通信を行う回路、デバイス、システム、方法、手法、通信チャンネル等を表現するのに使用されている場合がある。この無線という言葉は、関連するデバイスが、電線を含んでいないということを暗に意味しているわけではない。無論、ある実施形態では、有していない場合もある。通信チップ1006は、様々な無線規格又はプロトコルを実装してもよく、これに限定されないが、例えば、Wi-FiIEEE802.11ファミリー、WiMAXIEEE802.16ファミリー、IEEE802.20、ロングタームエボリューションLTE、Ev-DO、HSPA、HSDPA、HSUPA、EDGE、GSM登録商標、GPRS、CDMA、TDMA、DECT、Bluetooth登録商標、これらの派生規格、及び、3G、4G、5G及び5Gを超える世代として設計されたその他の無線プロトコルを実装してもよい。コンピュータデバイス1000は、複数の通信チップ1006を含んでもよい。例えば、第1通信チップ1006は、Wi-Fi及びBluetooth登録商標のような短距離無線通信専用とし、第2通信チップ1006を、GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等の長距離無線通信専用としてもよい。コンピュータデバイス1000のプロセッサ1004は、プロセッサ1004内にパッケージされた集積回路を備える。本発明のある実施形態では、プロセッサの集積回路ダイは、オンボード不揮発性メモリ又はキャッシュを備える、及び/又は、本明細書に記載した1以上のトランジスタ構造を実装するオフチップメモリに通信可能に接続される。ここで、プロセッサという言葉は、例えば、レジスタ及び/又はメモリからの電子データを処理して、レジスタ及び/又はメモリに格納されてもよい別の電子データへと変換する処理を行うデバイス又はデバイスの一部分を指す。通信チップ1006は、通信チップ1006内にパッケージされる集積回路ダイを備えてもよい。このような実施形態では、通信チップの集積回路ダイは、本明細書に記載された1以上のトランジスタ構造を実装する1以上のデバイスを備える。本開示から理解できるように、マルチ規格無線能力を、直接プロセッサ1004に組み込んでもよい例えば、複数の通信チップを備えるのではなく、チップ1006の機能をプロセッサ1004に組み込む。プロセッサ1004は、このような無線機能を有するチップセットであってもよい。また、任意の数のプロセッサ1004及び/又は通信チップ1006を使用することができる。同様に、1つのチップ又は1つのチップセットに、複数の機能が組み込まれてもよい。様々な実装形態において、コンピュータデバイス1000は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタントPDA、ウルトラモバイルPC、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテーメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、又は、デジタルビデオレコーダであってもよい。更なる実装形態では、デバイス1000は、データを処理する又はトランジスタを採用する別の電子デバイスであってもよい。本開示及び本明細書に記載される特徴から、数多くの実施形態が明らかであり、様々な構成と組み合わせ可能である。本発明の一実施形態は、トランジスタデバイスを提供する。デバイスは、チャネル領域を有する基板と、チャネル領域の上方に設けられたゲート電極とを備える。ゲート誘電体層が、ゲート電極とチャネル領域との間に設けられ、p型及びn型ソース/ドレイン領域が、チャネル領域に隣接して基板に設けられる。デバイスは更に、p型ソース/ドレイン領域の少なくとも一部分の上にボロンドープゲルマニウム層を備える。ボロンドープゲルマニウム層は、90原子を超える濃度のゲルマニウムと、1E20cm-3を超える濃度のボロンを含む。デバイスは更に、ボロンドープゲルマニウム層の上に金属-ゲルマニウム化物ソース/ドレインコンタクトを備える。このような例では、ボロンドープゲルマニウム層は、デバイスのp型ソース/ドレイン領域上にのみ形成される。別の実施形態例では、デバイスは更に、誘電体を備える。別の例では、デバイスは更に、基板とp型及びn型ソース/ドレイン領域のうちの少なくとも1つとの間に段階的に濃度が変化するバッファ、及び/又は、p型及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間に段階的に濃度が変化するバッファを備える。このような場合、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間に設けられるバッファは、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から原子百分率で95を超える高濃度まで段階的に変化するゲルマニウム濃度を有する。このよう一例では、高濃度は、純粋なゲルマニウムを表す濃度である。別の例では、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間に設けられるバッファは、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する。別の例では、p型ソース/ドレイン領域及びn型ソース/ドレイン領域は、基板に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウム、及び、原子百分率で95を超える高濃度ゲルマニウム濃度を有するボロンドープゲルマニウム層を有する。p型ソース/ドレイン領域及びn型ソース/ドレイン領域は、基板に適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有するボロンドープシリコンゲルマニウムを有する。別の例では、p型ソース/ドレイン領域及びn型ソース/ドレイン領域は、シリコン又はシリコンゲルマニウムを有する。デバイスは更に、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間にバッファを備え、バッファは、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、p型ソース/ドレイン領域及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から1E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、原子百分率で98を超えるゲルマニウム濃度、及び、2E20cm-3を超えるボロン濃度を有する。別の実施形態は、1以上の集積回路を有するプリント回路基板を備え、1以上の集積回路のうちの少なくとも1つは、上記に記載されたトランジスタデバイスを1以上含む電子デバイスを提供する。このような一例において、1以上の集積回路は、通信チップ及びプロセッサの少なくとも一つを含み、通信チップ及びプロセッサの少なくとも一つは、トランジスタデバイスを有する。このような一例において、電子デバイスは、コンピュータデバイスである。本発明の別の実施形態では、トランジスタデバイスを提供する。この実施形態では、デバイスは、チャネル領域を有する基板、チャネル領域上方のゲート電極、及び、ゲート電極とチャネル領域との間に設けられたゲート誘電体層、及び、ゲート電極の両側に設けられたスペーサを備える。デバイスは更に、基板及びチャネル領域に隣接してp型及びn型ソース/ドレイン領域を備え、p型及びn型ソース/ドレイン領域はそれぞれ、ゲート誘電体層及び/又は対応するスペーサの下に延在する先端領域を有する。デバイスは更に、少なくともp型ソース/ドレイン領域の一部分上に、原子百分率で95を超える濃度のゲルマニウムと2E20cm-3を超える濃度のボロンを含有するボロンドープゲルマニウム層を備える。デバイスは更に、ボロンドープゲルマニウム層の上に、金属-ゲルマニウム化物ソース/ドレインコンタクトを備える。デバイスは、平面型トランジスタ又はFinFETトランジスタのうちの一つである。このような場合、デバイスは更に、p型及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間にバッファを備え、バッファは、p型及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から原子百分率で95を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、p型及びn型ソース/ドレイン領域のうちの少なくとも1つに適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的な濃度を有する。別の例では、p型及びn型ソース/ドレイン領域は、基板に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウム、及び、原子百分率で98を超える高濃度ゲルマニウム濃度を有するボロンドープゲルマニウム層を有する。別の例では、p型及びn型ソース/ドレイン領域は、基板に適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、p型及びn型ソース/ドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、デバイスは更に、p型及びn型ソース/ドレイン領域とボロンドープゲルマニウム層との間にバッファを備え、バッファは、p型及びn型ソース/ドレイン領域に適合するベースレベル濃度から原子百分率で50を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、p型及びn型ソース/ドレイン領域に適合するベースレベル濃度から2E20cm-3を超える高濃度まで段階的に変化するボロン濃度を有し、バッファは100オングストローム未満の厚みを有する。別の実施形態では、通信チップ及び/又はプロセッサを有する回路基板を備えるコンピュータデバイス例えば、デスクトップ又はっポータブルコンピュータ等を提供し、通信チップ及び/又はプロセッサのうちの少なくとも一つは、本章で様々に規定されるような1以上のトランジスタデバイスを有する。本発明の別の実施形態では、トランジスタデバイスを形成する方法を提供する。方法は、チャネル領域を有する基板を設ける段階と、チャネル領域の上方にゲート電極を設ける段階とを備え、ゲート電極とチャネル領域との間にゲート誘電体層が設けられる。方法は更に、基板に及びチャネル領域に隣接してp型及びn型ソース/ドレイン領域を設ける段階と、p型ソース/ドレイン領域の少なくとも一部分上にボロンドープゲルマニウム層を設ける段階とを備える。ボロンドープゲルマニウム層は、原子百分率で90を超える濃度のゲルマニウムと1E20cm-3を超える濃度のボロンを有する。方法は更に、ボロンドープゲルマニウム層上に、金属-ゲルマニウム化物ソース/ドレインコンタクトを設ける段階を備える。このような実施形態の場合、方法は更に、基板とp型及びn型ソース/ドレイン領域のうちの少なくとも1つとの間に段階的に濃度が変化するバッファを設ける段階、及び/又は、p型及びn型ソース/ドレイン領域のうちの少なくとも1つとボロンドープゲルマニウム層との間に段階的に濃度が変化するバッファを設ける段階を備える。別の例では、ボロンドープゲルマニウム層では、ゲルマニウム及びボロンのうちの少なくとも一つの濃度が段階的に変化する段階的に濃度が変化するバッファと共に又はバッファなしで使用される。方法は、例えば、コンピュータデバイスのような任意の電子デバイスの製造で採用されてもよい。上記の本発明の実施形態例は、本発明を例示及び説明する目的で示されたものである。本発明を、開示された形態に厳密に限定することを意図していない。数多くの変形及び改良が本開示に沿って可能である。本発明の範囲を詳細に説明に限定することは意図しておらず、本発明の範囲は添付の特許請求の範囲によって限定される。