ワイドギャップ半導体の第1導電型の半導体基板と、前記半導体基板の上面に形成され、前記半導体基板より低不純物濃度のワイドギャップ半導体の第1導電型の半導体層と、前記半導体層表面に形成されるワイドギャップ半導体の第1導電型の第1の半導体領域と、前記第1の半導体領域の周囲に形成されるワイドギャップ半導体の第2導電型の第2の半導体領域と、前記第1の半導体領域に挟まれ、接合深さが前記第2の半導体領域の接合深さよりも深いワイドギャップ半導体の第2導電型の第3の半導体領域と、前記第1、第2および第3の半導体領域上に形成される第1の電極と、前記半導体基板の下面に形成される第2の電極と、を備えることを特徴とする半導体整流装置。前記第3の半導体領域の接合深さが、前記半導体層の厚さの半分以上であることを特徴とする請求項1記載の半導体整流装置。前記第3の半導体領域の不純物濃度が、前記半導体基板の不純物濃度より低く、前記半導体層よりも高いことを特徴とする請求項1または請求項2記載の半導体整流装置。前記第3の半導体領域が前記半導体基板と接することを特徴とする請求項1ないし請求項3いずれか一項記載の半導体整流装置。前記第3の半導体領域の不純物濃度が、前記半導体基板側に比べ前記第1の電極側で高くなっていることを特徴とする請求項1ないし請求項4いずれか一項記載の半導体整流装置。前記第3の半導体領域に挟まれる絶縁層を、さらに備えることを特徴とする請求項1ないし請求項5いずれか一項記載の半導体整流装置。前記第3の半導体領域の幅が、前記第1の電極側から前記半導体基板側に向けて狭くなることを特徴とする請求項1ないし請求項6いずれか一項記載の半導体整流装置。前記第1の電極と前記第1の半導体領域とはショットキー接合しており、前記第1の電極と前記第3の半導体領域とはオーミック接合していることを特徴とする請求項1ないし請求項7いずれか一項記載の半導体整流装置。前記ワイドバンドギャップ半導体が炭化珪素SiCであることを特徴とする請求項1ないし請求項8いずれか一項記載の半導体整流装置。もっとも、要求される耐圧が1200V以下、1200V級とも称する以上のワイドバンドギャップ半導体を用いたMPSでは、従来の構造を用いても、少数キャリアが注入され伝導度変調を起こす電圧以下、少数キャリアがホールの場合はホール注入電圧と称するが、十分に下げられないことが、発明者らによって明らかになった。例えば、従来のSiのMPSでは、SiのVbi=0.8~1.0Vに対し、伝導度変調を起こす電圧が1~1.5V、SiCのMPSでは、SiCのVbi=2.5~3.0Vに対し伝導度変調を起こす電圧が、600V級耐圧の素子で3.2Vと、Vbiに対して1V以下の電圧を印加することで少数キャリアが注入されていたSiCのMPS:p型不純物領域幅2um、n型ショットキー領域幅0.8um、125°Cの場合。MPSにおいて、p型不純物領域は電子電流多数キャリアを流す際にデッドスペースとなるので、p型不純物領域幅を狭めるのが一般的である。そこで、例えばp型不純物領域幅を1um、n型不純物領域幅n型ショットキー領域幅を1umとし、125°CでのMPSのホール注入電圧を計算すると600V級で4.4V、1200V級で6.9V、3300V級では10.85V、4500V級では13.53Vとなる。したがって、1200V級以上の中耐圧素子、特に3300V級以上の高耐圧素子では、ホール注入電圧が極めて大きくなり、伝導度変調による低抵抗化が期待できない。本発明は、上記事情を考慮してなされたものであり、その目的とするところは、少数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有する半導体整流装置を提供することにある。実施の形態の一つの半導体整流装置は、ワイドギャップ半導体の第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板より低不純物濃度のワイドギャップ半導体の第1導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第1導電型の第1の半導体領域と、第1の半導体領域の周囲に形成されるワイドギャップ半導体の第2導電型の第2の半導体領域と、第1の半導体領域に挟まれ、接合深さが第2の半導体領域の接合深さよりも深いワイドギャップ半導体の第2導電型の第3の半導体領域と、第1、第2および第3の半導体領域上に形成される第1の電極と、半導体基板の下面に形成される第2の電極と、を備える。以下、図面を参照しつつ本発明の実施の形態を説明する。なお、本明細書中、半導体領域の幅とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば15μm以上であるという場合、その半導体領域を規定する図形の50以上の端部において幅が15μm以上であることを意味するものとする。また、本明細書中、不純物濃度とは、半導体中のドナー原子濃度とアクセプタ原子濃度との差分の濃度を意味するものとする。第1の実施の形態本実施の形態の半導体整流装置は、ワイドギャップ半導体の第1導電型の半導体基板と、半導体基板の上面一方の面に形成され、半導体基板より低不純物濃度のワイドギャップ半導体の第1導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第1導電型の第1の半導体領域と、第1の半導体領域の周囲に形成されるワイドギャップ半導体の第2導電型の第2の半導体領域と、第1の半導体領域に挟まれ、接合深さが第2の半導体領域の接合深さよりも深いワイドギャップ半導体の第2導電型の第3の半導体領域と、第1、第2および第3の半導体領域上に形成される第1の電極と、半導体基板の下面他方の面に形成される第2の電極と、を備える。さらに、上記第3の半導体領域が半導体基板と接している。以下、半導体整流装置がMPSであり、ワイドバンドギャップ半導体が炭化珪素以下、SiCとも記述であり、第1導電型がn型、第2導電型がp型であるMPSを例に説明する。図1および図2は、それぞれ本実施の形態の半導体整流装置の模式的な断面図および上面図である。図1は図2のAA断面図である。図1に示すように、本実施の形態のMPS10は、例えばn型の4H-SiC基板半導体基板12の上面に、ドリフト層半導体層として、4H-SiC基板以下、単にSiC基板とも称する12よりも低不純物濃度の、n-型SiC層14が形成されている。SiC基板12およびn-型SiC層14は、例えばN窒素を不純物として含有している。n型のSiC基板12は、不純物濃度が、例えば、5E17以上1E19atoms/cm3以下の低抵抗基板である。そして、n-型SiC層14は、不純物濃度が1E14atoms/cm3以上5E16atoms/cm3以下、好ましくは、5E14atoms/cm3以上1E16atoms/cm3以下である。そして、厚さ図1中のDdriftが、例えば8μm以上である。MPS10は、要求される耐圧が1200V~7000VのMPS、いわゆる1200V級~7000V級の中耐圧~高耐圧MPSである。このように、高い耐圧および十分なオン電流密度を実現するためには、n-型SiC層14は上記不純物濃度と厚さを備えることが望ましい。そして、n-型SiC層14の表面に、n型不純物領域n型ショットキー領域:第1の半導体領域16が存在する。n型不純物領域16はn-型SiC層14の上部に相当する。n-型SiC層14の周囲には、p型のリサーフRESURF領域第2の半導体領域18が形成されている。リサーフ領域18の接合深さ図1中のDresurfは、例えば0.3~1.0μm程度である。リサーフ領域18は、不純物として、例えばAlアルミニウムまたはBボロンを、1E17atoms/cm3以上1E18atoms/cm3以下程度含有するSiCである。リサーフ領域18はMPSの耐圧を安定化させるために設けられる。そして、n型不純物領域16に挟まれて、不純物として、例えばAlアルミニウムまたはBボロンを、n-型SiC層14と同等から一桁高い濃度、すなわち、1E14atoms/cm3以上5E17atoms/cm3以下、好ましくは、5E14atoms/cm3以上1E17atoms/cm3以下程度含有するp型不純物領域第3の半導体領域20が形成されている。また、p型不純物領域の不純物濃度は、SiC基板12の不純物濃度より低い。このp型不純物領域20の接合深さ図1中のDpは、リサーフ領域18の接合深さ図1中のDresurfよりも深く、p型不純物領域20は、SiC基板12に接している。p型不純物領域20の幅は、例えば、1μm~20μm程度である。そして、n-型SiC層14の表面は、例えばシリコン酸化膜かるなる絶縁膜22で覆われる。絶縁膜22の開口部のp型不純物領域20上に、p型不純物領域20にオーミック接合するように、例えば、Tiチタン/Alアルミニウムのオーミック電極24aが形成されている。また、n型不純物領域16にショットキー接合するように、例えば、Niニッケルのショットキー電極24bが形成されている。ショットキー電極24bは、リサーフ領域18の一部表面にも接するよう形成されている。オーミック電極24aとショットキー電極24bが、第1の電極アノード電極24を構成する。また、n型のSiC基板12の下面には、例えば、Niの第2の電極カソード電極26が形成されている。SiC基板12と第2の電極カソード電極26はオーミック接合している。平面的には、図2に示すように、n型不純物領域16の中心部に、n型不純物領域16に囲まれ、1個の正方形のp型不純物領域20がある。さらに、n型不純物領域16の周囲に、n型不純物領域16を囲むようにリサーフ領域18が形成されている。このリサーフ領域18に囲まれるn型不純物領域16とp型不純物領域20がMPSの活性領域である。次に、図1、図2に示す本実施の形態の半導体整流装置の製造方法を説明する。図3~図5は、本実施の形態の半導体整流装置の製造方法を示す断面図である。まず、n型のSiC基板12の上面に、エピタキシャル成長により、厚さ図1中のDdriftが8μm以上のn-型SiC層14を形成する。その後、n-型SiC層14表面に、リソグラフィー法によりマスク材図示せずをパターニングする。そして、このマスク材を用いてトレンチ40を形成する図3。この時、トレンチ底部がSiC基板12に達するようにエッチングする。次に、エピタキシャル成長により、トレンチ40内をp型のSiCで埋め込み、p型不純物領域20を形成する図4。次に、n-型SiC層14表面に、リソグラフィー法によりマスク材をパターニングする。このマスク材をマスクに、AlまたはBをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、1500°C~2000°Cの活性化アニールを行う。このようにして、リサーフ領域18を形成する。その後、例えばシリコン酸化膜からなる絶縁膜図示せずを形成し、p型不純物領域20が露出するようにリソグラフィー法およびRIE法を用いてパターニングする。そして、例えば、スパッタ法でTi/Alを堆積した後、パターニングしてオーミック電極24aを形成する。次に、例えばシリコン酸化膜からなる絶縁膜22を形成し、n型不純物領域16、p型不純物領域20およびリサーフ領域18の一部が露出するようにリソグラフィー法およびRIE法を用いてパターニングする図5。そして、例えば、スパッタ法でNiを堆積した後、パターニングしてショットキー電極24bを形成する。また、SiC基板12の下面には、例えば、スパッタ法でNiを堆積した後、パターニングして第2の電極カソード電極26が形成される。その後、例えば、700°C~1000°Cでシンター工程を行う。以上の製造方法により、図1および図2に示す半導体整流装置が製造可能である。図6は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるSBDのオン電流密度は、矢印aで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とn型不純物領域との間のショットキー接合のショットキー障壁高さφBで決定される。一方、点線で示されるPiNダイオードのオン電流密度は、矢印bで示される電圧で立ち上がる。この立ち上がり電圧は、pn接合のビルトインポテンシャルVbiで決定される。ショットキー接合とpn接合の両方を備えるMPSの場合、実線で示されるオン電流密度は、矢印aで示される電圧で立ち上がり、矢印cで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱が抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。また、両矢印eで示されるMPSとSBDのオン電流密度の差は、MPSに設けられるp型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印fで示されるMPSとPiNダイオードのオン電流密度の差は、p型不純物領域の面積の割合が大きくなるほど小さくなる。図7は、電流-電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。MPSの活性領域のn型不純物領域16とp型不純物領域20のハーフピッチ分を単位構造とする。p型不純物領域20の幅の半分がWp、n型不純物領域16の幅の半分がWdriftである。また、p型不純物領域20の深さがDpで、ドリフト層であるn-型SiC層14の厚さがDdriftである。n型のSiC基板12の不純物濃度を1E18atoms/cm3、n-型SiC層14の不純物濃度を4E15atoms/cm3とした。そして、シミュレーションにより、オーミック電極24aとコンタクト電極24bで構成される第1の電極アノード電極24と、第2の電極カソード電極26間に電圧を印加し、オン電流密度正孔電流密度のp型不純物領域深さ依存性を評価した。p型不純物領域深さDp=n×Ddriftについて、n=0.1~1.0をパラメータとして評価した。図8は、本実施の形態の半導体整流装置のオン電流密度のp型不純物領域深さDp依存性のシミュレーション結果を示す図である。図8に示すように、p型不純物領域20を深くするnを大きくすることで、オン電流密度の立ち上がり電圧が低減される、すなわち、ホール注入電圧が低減されることがわかる。中耐圧高耐圧のMPSにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に印加される電圧が大きくなり、p型不純物領域20に電圧が印加されにくいことが主因と考えられる。したがって、図8に示すように、p型不純物領域20を深くすることで、ホール注入電圧を低減できるのは、p型不純物領域20に電圧が印加されやすくなるからであると考えられる。本実施の形態の半導体整流装置によれば、p型不純物領域20を深くすることにより、順方向に電圧を印加した際のホール注入電圧を低減することが可能である。したがって、低い順方向電圧で大電流を流すことが可能となる。このため、発熱が抑えられ、素子の破壊率を下げることができる。よって、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた半導体整流装置を提供することができる。また、活性領域中に占める、p型不純物領域20の占有率を上げることなくホール注入電圧を低減することが可能である。したがって、電子多数キャリアのみで動作している状態での低いオン抵抗が実現できる。よって、高いオン電流と十分なサージ電流耐性の両立が可能となる。また、本実施の形態では、p型不純物領域20がSiC基板12と接している。したがって、p型不純物領域20の底部とSiC基板12との間に、n-型SiC層14が介在しない。このため、順方向に電圧が印加された際に、n-型SiC層14での電圧降下がない。よって、低いホール注入電圧を実現することが可能である。なお、本実施の形態の半導体整流装置においては、逆方向電圧を印加した際に、特にp型不純物領域20の底部が空乏層によってピンチオフしないと、p型不純物領域20とSiC基板12との間で絶縁破壊が生じ耐圧が劣化する恐れがある。したがって、p型不純物領域20およびSiC基板12の不純物濃度、p型不純物領域20の幅等は、逆方向に電圧を印加した際にp型不純物領域20がピンチオフするように設計することが望ましい。また、同時にp型不純物領域20の不純物濃度は、p型不純物領域20中を低抵抗化し、ホール注入開始後のオン電流が十分大きくなるよう設計することが望ましい。第1の実施の形態の第1の変形例図9は、本実施の形態の第1の変形例の半導体整流装置の模式的な断面図である。p型不純物領域20がSiC基板12と接していない、すなわち、p型不純物領域20の深さDpが、n-型SiC層14の厚さDdriftよりも浅いこと以外は第1の実施の形態と同様である。p型不純物領域20の深さDpが、リサーフ領域18の深さDresurfよりも深い範囲で、ホール注入電圧が効果的に低減する。そして、図8からも明らかなように、p型不純物領域20の深さDpが、n-型SiC層14の厚さDdriftの半分n=0.5以上であれば、ホール注入電圧が顕著に低減する。したがって、p型不純物領域20の深さDpは、リサーフ領域18の深さDresurfよりも深いことが必要であり、n-型SiC層14の厚さDdriftの半分0.5倍以上であることが望ましい。また、p型不純物領域20の深さDpは、n-型SiC層14の厚さDdriftの0.6倍以上であることがより望ましく、0.7倍以上であることがさらに望ましい。図8から明らかなように、0.6倍Dp=0.6×Ddrift以上であれば、3Vという低電圧で十分なオン電流が流れ始めるからである。また、0.7倍Dp=0.7×Ddrift以上であれば、p型不純物領域20がSiC基板12と接する場合Dp=1.0×Ddriftとほぼ同等のオン電流が流れるからである。本変形例によれば、p型不純物領域20の深さが浅くなるため、トレンチのエッチングや埋め込み等、p型不純物領域20の形成が容易となる。したがって、低コストで高性能な半導体整流装置が実現される。第1の実施の形態の第2の変形例図10は、本実施の形態の第2の変形例の半導体整流装置の模式的な断面図である。p型不純物領域20が、SiC基板12内にまでおよんで形成されること以外は第1の実施の形態と同様である。本変形例でも、第1の実施の形態と同様の効果が実現される。加えて、p型不純物領域20形成のためのトレンチエッチングの際のプロセスマージンが拡大する。したがって、例えば、ウェハ面内での特性バラツキの少ない半導体整流装置の実現が可能である。第1の実施の形態の第3の変形例図11は、本実施の形態の第3の変形例の半導体整流装置の模式的な上面図である。p型不純物領域20が1個ではなく、9個と複数個形成されること以外は第1の実施の形態と同様である。本実施の形態によれば、p型不純物領域20の活性化領域中の占有面積があがるため、MPSの順方向特性において、ホール注入開始後のオン電流量を増大させることが可能となる。第1の実施の形態の第4の変形例図12は、本実施の形態の第4の変形例の半導体整流装置の模式的な上面図である。p型不純物領域20が正方形ではなく、長方形であること以外は第1の実施の形態と同様である。本実施の形態によれば、MPSの順方向特性において、ホール注入開始後のオン電流量を増大させることが可能となる。第1の実施の形態の第5の変形例図13は、本実施の形態の第5の変形例の半導体整流装置の模式的な上面図である。p型不純物領域20が1個ではなく、3個と複数個形成されること以外は第1の実施の形態の第4の変形例と同様である。本実施の形態によれば、MPSの順方向特性において、第1の実施の形態の第4の変形例と比較して、ホール注入開始後のオン電流量をさらに増大させることが可能となる。第2の実施の形態本実施の形態の半導体整流装置は、第3の半導体領域の不純物濃度が、半導体基板側に比べ第1の電極側で高くなっていること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。図14は、本実施の形態の半導体整流装置の模式的な断面図である。図14に示すように、p型不純物領域第3の半導体領域20は、SiC基板半導体基板12側の、低不純物濃度の低濃度領域20aと、第1の電極24側の高不純物濃度の高濃度領域20bとで構成される。高濃度領域20bの不純物濃度は、例えば低濃度領域20aの不純物濃度の2倍から4倍程度である。本実施の形態によれば、SiC基板12側の不純物濃度を比較的低く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、逆方向特性における耐圧を保持しやすくなる。一方、第1の電極24側の不純物濃度を高濃度にすることにより、p型不純物領域20全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流量を増大させることが可能となる。次に、図14に示す本実施の形態の半導体整流装置の製造方法を説明する。図15は、本実施の形態の半導体整流装置の製造方法を示す断面図である。まず、n型のSiC基板12の上面に、エピタキシャル成長により、厚さが最終的に予定される厚さよりも薄いn-型SiC層14を形成する。その後、n-型SiC層14表面に、リソグラフィー法によりマスク材図示せずをパターニングする。そして、このマスク材を用いて第1のトレンチ図示せずを形成する。この時、第1のトレンチ底部がSiC基板12に達するようにエッチングする。次に、エピタキシャル成長により、第1のトレンチ内を低濃度のp型のSiCで埋め込み、低濃度領域20aを形成する図15。その後、エピタキシャル成長により、厚さが最終的に予定される厚さになるように追加でn-型SiC層14を形成する。その後、n-型SiC層14表面に、リソグラフィー法によりマスク材図示せずをパターニングする。そして、このマスク材を用いて第2のトレンチ図示せずを形成する。この時、第2のトレンチ底部が低濃度領域20aに達するようにエッチングする。次に、エピタキシャル成長により、第2のトレンチ内を高濃度のp型のSiCで埋め込み、高濃度領域20bを形成する。その後は、第1の実施の形態の製造方法と同様のプロセスを経ることで、図14に示す半導体整流装置が製造可能となる。なお、図14では、p型不純物領域20が2段階に変化する構成を例に説明したが、例えば、3段階以上の多段階に変化する構成であっても、連続的に濃度が変化する構成であっても構わない。第3の実施の形態本実施の形態の半導体整流装置は、第3の半導体領域に挟まれる絶縁層を、さらに備えること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。図16および図17は、それぞれ本実施の形態の半導体整流装置の模式的な断面図および上面図である。図16は図17のBB断面図である。図に示すように、p型不純物領域第3の半導体領域20に挟まれる絶縁層30を備えている。絶縁層30は、例えばシリコン酸化膜である。次に、図16、図17に示す本実施の形態の半導体整流装置の製造方法を説明する。図18、図19は、本実施の形態の半導体整流装置の製造方法を示す断面図である。n-型SiC層14にトレンチを形成する工程までは、第1の実施の形態の製造方法と同様である。その後、トレンチの内側面に斜めイオン注入により、AlまたはBを導入する。その後、1500°C~2000°Cの活性化アニールを行う。このようにして、p型不純物領域20を形成する図18。その後、トレンチ内を、例えば、CVD法によりシリコン酸化膜で埋め込んだ後、例えばCMP法でn-型SiC層14表面のシリコン酸化膜を除去し絶縁層30を形成する図19。その後は、第1の実施の形態の製造方法と同様のプロセスを経ることで、図16、17に示す半導体整流装置が製造可能となる。本実施の形態の半導体整流装置によれば、第1の実施の形態と同様の効果を得ることが可能である。さらに、アスペクト比が高くエピタキシャル成長による埋め込みが困難なトレンチであっても、容易にp型不純物領域20を形成することが可能となる。また、エピタキシャル成長のような高価なプロセスが不要なため、プロセスコストを低減することが可能となる。また、幅の狭いp型不純物領域20を形成することができるため、逆方向電圧を印加した際のピンチオフを生じやすくできるため、逆方向の耐圧を保持する設計が容易になる。第3の実施の形態の第1の変形例図20は、本実施の形態の第1の変形例の半導体整流装置の模式的な断面図である。p型不純物領域20がSiC基板12と接していない、すなわち、p型不純物領域20の深さDpが、n-型SiC層14の厚さDdriftよりも浅いこと以外は第3の実施の形態と同様である。本変形例によれば、p型不純物領域20の深さが浅くなるため、p型不純物領域20の形成が容易となる。したがって、低コストで高性能な半導体整流装置が実現される。第3の実施の形態の第2の変形例図21は、本実施の形態の第2の変形例の半導体整流装置の模式的な断面図である。絶縁層30がSiC基板12内にまで形成されること以外は第3の実施の形態と同様である。本変形例でも、第3の実施の形態と同様の効果が実現される。加えて、p型不純物領域20形成のためのトレンチエッチングの際のプロセスマージンが拡大する。したがって、例えば、ウェハ面内での特性バラツキの少ない半導体整流装置の実現が可能である。第3の実施の形態の第3の変形例本変形例の半導体整流装置は、p型不純物領域第3の半導体領域20の不純物濃度が、SiC基板半導体基板12側に比べ第1の電極側で高くなっていること以外は第3の実施の形態と同様である。図22は、本実施の形態の第3の変形例の半導体整流装置の模式的な断面図である。図22に示すように、p型不純物領域第3の半導体領域20は、SiC基板半導体基板12側の、低不純物濃度の低濃度領域20aと、第1の電極24側の高不純物濃度の高濃度領域20bとで構成される。本変形例によれば、第3の実施の形態の効果に加え、SiC基板12側の不純物濃度を比較的低く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、逆方向特性における耐圧を保持しやすくなる。一方、第1の電極24側の不純物濃度を高濃度にすることにより、p型不純物領域20全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流量を増大させることが可能となる。なお、p型不純物領域20の濃度変化は、例えば、連続的に変化する構成であっても3段階以上の多段階に変化する構成であってもかまわない。第4の実施の形態本実施の形態の半導体整流装置は、第3の半導体領域の断面における幅が、第1の電極側から半導体基板側に向けて狭くなること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。図23は、本実施の形態の半導体整流装置の模式的な断面図である。図23に示すように、p型不純物領域第3の半導体領域20は、第1の電極24側からSiC基板半導体基板12側に向けて狭くなっている。本実施の形態によれば、SiC基板12側のp型不純物領域20の幅を比較的狭く保つことにより、逆方向電圧を印加した際のピンチオフを容易にし、耐圧を保持しやすくなる。一方、第1の電極24側のp型不純物領域20の幅を広くすることにより、p型不純物領域20全体の抵抗が低減され、順方向電圧を印加した際のホール注入開始後のオン電流を増大させることが可能となる。図23の半導体整流装置は、例えば、トレンチをエッチングする際に、順テーパを付けるエッチングを行うことで製造される。トレンチに順テーパが付いているため、トレンチ内部をエピタキシャル成長により埋め込む際にも埋め込みが容易になるという利点がある。第4の実施の形態の変形例図24は、本実施の形態の変形例の半導体整流装置の模式的な断面図である。p型不純物領域20が、第1の電極24側からSiC基板半導体基板12側に向けて、連続的にではなく段階的に狭くなっている狭くなっていること以外は第4の実施の形態と同様である。本変形例によっても、第4の実施の形態と同様の効果を得ることが可能である。本変形例の半導体整流装置は、例えば、トレンチを形成する際に、トレンチエッチングと側壁残しを段階的に繰り返すことによって、形成することが可能である。なお、図24ではトレンチが2段階に狭くなる場合を例に説明したが、2段階に限らず、例えば、3段階以上の多段階に形成するものであってもかまわない。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。例えば、実施の形態においては、第1導電型をn型、第2導電型をp型とする半導体整流装置を例に説明したが、第1導電型をp型、第2導電型をn型とする半導体整流装置であっても構わない。また、実施の形態では、正方形、長方形を基本とするp不純物領域が形成される場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、六角形、多角形、リング状であっても構わない。また、実施の形態では、p型不純物領域が、n-型SiC層を介してリサーフ領域と離間している場合を例に説明したが、p型不純物領域がリサーフ領域に接していてもかまわない。また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素SiCを例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウムGaN等を適用することも可能である。また、第1の電極はNiやTi/Alを材料とする場合を例に説明したが、MPSとして要求されるショットキー障壁高さφBやコンタクト抵抗を得るために、その他の材料、例えば、Mo、W、Pt、Ta、TaNの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。また、実施の形態では、第1の電極とp型不純物領域がオーミック接合する場合を例に説明した。ホール注入電圧を下げオン電流を高くする観点からは、オーミック接合であることが望ましいが、完全なオーミック性が確保されず、非オーミック接合となることも許容される。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。