水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置とを有する同期信号処理装置。上記時間デジタル変換器は、上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第1のラッチと、上記同期クロックに同期して上記複数の第1のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第2のラッチと、上記複数の第2のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む請求項1記載の同期信号処理装置。上記時間デジタル変換器は、上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第1のラッチと、上記複数の第1のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第1のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第3のラッチと、上記同期クロックに同期して上記複数の第3のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第2のラッチと、上記複数の第2のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む請求項1記載の同期信号処理装置。上記時間デジタル変換器は、上記複数の第3のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第3のラッチにラッチされたデータをそれぞれラッチする複数の第4のラッチをさらに含み、上記第2のラッチは、上記同期クロックに同期して上記複数の第4のラッチにラッチされた上記水平同期信号をそれぞれラッチする請求項3記載の同期信号処理装置。上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する請求項1記載に同期信号処理装置。上記同期クロック生成装置は、上記デジタルループフィルタから入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を含む請求項5記載の同期信号処理装置。上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む請求項6記載の同期信号処理装置。しかしながら、図1に示したシステムでは、位相比較精度を高めるためにAD変換器11とその前段にLPF20が用いられている。LPFの時定数はラインロッククロック周期以上にする必要があり、比較的大きな容量値が必要となる。したがって、システムの構成要素が増え面積の増加消費電力の増加に繋がる。また、LPFの時定数はデバイスの温度特性の影響を受け、位相比較精度も温度依存を持つという問題がある。本技術は、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供することにある。本技術の第1の観点の同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置とを有する。本技術によれば、回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能となる。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態同期信号処理装置の第1の構成例2.TD変換器の具体的な構成例3.第3の実施形態同期信号処理装置の第2の構成例<1.第1の実施形態>図3は、本第1の実施形態に係る同期信号処理装置の構成例を示す図である。この同期信号処理装置100は、時間デジタル変換器TimetoDigitalConverter:TDC110、デジタル位相比較器120、デジタルループフィルタDLP130、分周回路としてのカウンタ140、および同期クロック生成装置150を有する。本実施形態の同期信号処理装置100では、入力段にLPFとADCを配置して位相比較を実施するのではなく、TD変換器110を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。TD変換器110は、水平同期信号HSYNCを、同期クロック生成装置150で生成される同期クロックラインロッククロックLLCCKで同期させ、同期クロックLLCCKのタイミングでデジタルデータとして出力する。TD変換器C110の具体的な構成については後述する。デジタル位相比較器120は、TD変換器110による水平同期信号のデジタルデータと参照クロック生成部としてのカウンタ140による参照クロックHREFの位相比較を行うことにより位相差情報を得る。デジタル位相比較器120は、取得した位相差情報をDLP130に供給する。DLP130は、デジタル位相比較器120の位相差情報に応じた周波数制御用デジタル信号Δを同期クロック生成装置150に出力する。参照クロック生成部としてのカウンタ140は、同期クロック生成装置150で生成される同期クロックLLCCKをカウントすることにより分周して参照クロックHREFを生成し、生成した参照クロックHREFをデジタル位相比較器120に供給する。同期クロック生成装置150は、DLP130による周波数制御用デジタル信号Δに応じて参照クロックHREFとTD変換器110による水平同期信号のデジタルデータの位相が一致するように周波数を制御した同期クロックLLCCKを生成する。図3の同期クロック生成装置150は、DTO151、サインルックアップテーブル152、DACデジタルアナログ変換器153、LPFローパフフィルタ154、およびPLL位相同期回路155を有する。DTO151は参照クロックHREFと水平同期信号HSYNCの位相が一致するように制御される。DTO151は、通常アキュムレータを用いたデジタル回路で構成される発振器であり、入力クロックMCLKをクロックとして用いられる。入力クロックMCLKは同期クロックラインロッククロックの周波数とは独立した一定周波数のクロックである。DTO151の出力はサインルックアップテーブル152を通して、デジタルの正弦波に変換され、それがDA変換器153に入力される。DA変換器153とアナログLPF154によりDTO151が出力する周波数をアナログ正弦波波形に変換した後、PLL155を用いて周波数を調整することにより所望の同期クロックラインロッククロックLLCCKが得られる。同期クロック生成装置150は、生成した同期クロックLLCCKをTD変換器110、参照クロック生成部としてのカウンタ140、デジタル位相比較器120、およびDLP130に供給する。<2.TD変換器の具体的な構成例>ここで、TD変換器110の具体的な構成および機能について説明する。図1の示す一般的な位相同期システムでは、AD変換器により時間情報を、LPFを通して電圧情報に変換している。これに対して、本実施形態では、TD変換器110を適用している。図3のシステムでは、まず水平同期信号HSYNCがTD変換器110に入力される。TD変換器110は、同期クロックLLCCKに同期して動作しており、同期クロックのタイミングでデジタルデータを出力する。[TD変換器の第1の構成例]図4は、本実施形態に係るTD変換器の第1の構成例を示す図である。図4のTD変換器110Aは、同期クロックLLCCKに位相同期した信号VDLに応じて同期クロックに複数の遅延を与えた複数M本例ではM=63相の遅延クロックDCLK1~DCLK63を生成する遅延同期回路DLL111を有する。TD変換器110Aは、複数の遅延クロックに同期して水平同期信号HSYNCをラッチする複数の第1のラッチFF11~F1M=63含む第1のラッチ群112を有する。TD変換器110Aは、同期クロックLLCCKに同期して複数の第1のラッチFF11~F163にラッチされた水平同期信号をそれぞれラッチする複数の第2のラッチFF21~FF2M=63を含む第2のラッチ群113を有する。TD変換器110Aは、複数の第2のラッチFF21~FF263のラッチデータを加算して、たとえば6ビットのデジタルデータTDCOUTとして出力する加算部114、および出力ラッチ部115を有する。加算部114は、複数の第2のラッチFF21~FF263のラッチデータのうち、たとえば論理1のデータを加算する。DLL111は、位相比較器PD1111、チャージポンプCP1112、ループフィルタLPF1113、およびディレイライン1114を含んで構成されている。ディレイライン1114は、同期クロックLLCCKの供給ラインに対して直列に接続されたM個の遅延素子図示せずを含む。M個の遅延素子は、LPF1113の出力信号VDLに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、端子P1~P63から遅延クロックDCLK1~DCLK63=Mを出力する。最終段の遅延素子の出力クロックDCLKMがPD1111の一入力端子に入力される。PD1111は、他方の入力端子に同期クロックLLCCKが供給され、同期クロックLLCCKと遅延クロックDCLKMとの位相差を検出して、その結果をCP1112に出力する。CP1112は、位相差情報を電流情報に変換してLPF1113に出力する。LPF1113は、CP1112による電流の位相差情報を電圧情報に変換して、信号VDLとして、ディレイライン1114のM個の遅延素子に供給する。図4のTD変換器110Aは、DLL111を利用したTD変換器として構成されている。図4のTD変換器110Aにおいては、DLL111により、同期クロックLLCCKの位相は63分割M分割される。この63相の遅延クロックDCLK1~DCLK63により、DFFにより形成される第1のラッチFF11~FF163が同期して、水平同期信号HSYNCが入力される。第1のラッチFF1~FF163の出力が、同期クロックLLCCKにより第2のラッチFF21~FF263が同期して第1のラッチFF11~FF163のラッチデータが入力され、そのラッチデータが加算部114に供給される。第2のラッチFF21~FF263の出力データを加算部114で加算することにより、LPFとAD変換器を用いた場合と同じ出力結果を得ることが可能となる。図4に示したTD変換器110Aの場合、63位相精度を持ち、出力データは6ビットとなり、6ビットのAD変換器を用いた場合と同等となる。TD変換器110の出力データは同期クロックLLCCKに同期させる必要があり、63相の遅延DLLクロックから同期クロックLLCCKへの乗り換えが発生する。同期クロックLLCCKの周波数が高い場合に、このクロック乗り換え時にセットアップホールドSetupHoldマージンが小さくなり、ラッチを形成するDFFが誤動作を引き起こす可能性がある。次に、この課題に対応したTD変換器を第2の構成例として説明する。[TD変換器の第2の構成例]図5は、本実施形態に係るTD変換器の第2の構成例を示す図である。図5において、図4と同様の構成部分は同一符号を持って表している。図5のTD変換器110Bは、DLL111、第1のラッチ群112、第2のラッチ群113B、第3のラッチ群116、第4のラッチ群117、加算部114、および出力ラッチ部115を含んで構成されている。図5のTD変換器110Bが図4のTD変換器110Aと異なる点は、第1のラッチ群112の出力段と第2のラッチ群113Bの入力段との間に第3のラッチ群116および第4のラッチ群117が配置されていることにある。第3のラッチ群116は、M本例では63個のDDFにより形成される第3のラッチFF31~FF363を含む。第3のラッチ群116は、複数の第1のラッチFF11~FF163の出力に対応して、同期クロックLLCCKと所定の幅をもつ複数たとえば2の位相差グループG31、G32に区分けされている。そして、第3のラッチ群116は、異なる位相差グループに含まれる同期クロックLLCCKから所定の位相遅延をもつ遅延クロックで複数の第1のラッチFF11~FF163にラッチされた水平同期信号データDP1~DP63をそれぞれラッチする。たとえば、区分けするグループを2とすると、位相差グループG31は、たとえば同期クロックLLCCKから180度までの位相差を持つグループとして形成される。位相差グループG32は、同期クロックLLCCKと180度の位相差遅延から360度までの位相差を持つグループとして形成される。そして、位相差グループG31に含まれる第3のラッチFF31~FF332は、同期クロックLLCCKと270度の位相差をもつ遅延クロックDCLK48に同期してデータDP1~DP32をラッチする。位相差グループG32に含まれる第3のラッチFF333~FF363は、同期クロックLLCCKと90度の位相差をもつ遅延クロックDCLK16に同期してデータDP33~DP63をラッチする。第4のラッチ群117は、M本例では63個のDDFにより形成される第4のラッチFF41~FF433を含む。第4のラッチ群117は、複数の第3のラッチFF31~FF332の出力に対応して、同期クロックLLCCKと所定の幅をもつ位相差グループG41として構成される。そして、第4のラッチ群117は、同一の位相差グループに含まれる同期クロックLLCCKから所定の位相遅延をもつ遅延クロックで複数の第3のラッチFF31~FF332にラッチされたデータD3P1~D3P32をそれぞれラッチする。この場合、位相差グループG41に含まれる第4のラッチFF41~FF432は、同期クロックLLCCKと90度の位相差をもつ遅延クロックDCLK16に同期してデータD3P1~D3P32をラッチする。第2のラッチFF21~FF263は、第4のラッチFF41~FF43のラッチデータD4P1~D4P33と第3のラッチFF333~FF363にラッチデータを同期クロックLLCCKに同期してラッチする。第2のラッチFF21~FF263は、ラッチデータD2P1~D2P63を加算部114に出力する。図5のTD変換器110Bでは、63位相の各クロックで駆動されるDFFで形成される第3のラッチFF31~FF363を2つの組に分け、次段のクロックを別に分けている。1~32位相で駆動されるDFFの出力データは、48位相目のクロックを次段のクロックとする。33~63相で駆動されるDFFの出力データは、16位相目のクロックを次段のクロックとする。その後、同期クロックLLCCKでクロックによりラッチされる。この構成により、最もSetupHoldマージンが取れない場合でも1/4LLCCK周期は確保できるようになる。この分割のグループ組を増やすことで、さらに高い同期クロックLLCCKの周波数でも動作することが可能である。図6は、図5のTD変換器を用いた場合のタイミングチャートを示す図である。TD変換器110Bに入力される水平同期信号HSYNCは、まず63相の遅延DLLクロックDCLK1~DCLK63で第1のラッチFF11~FF163にラッチされる。データDP1~DP32は次段の第3のラッチFF31~FF332においてP48の同期クロックLLCCKから270度の位相差を持つ遅延クロックDCLK48でラッチされる。また、データDP33~DP63は次段の第3のラッチFF333~FF363においてP16の同期クロックLLCCKから90度の位相差を持つ遅延クロックDCLK16でラッチされる。これにより、SetupHoldマージンを1/4LLCCK周期で確保でき、タイミングに対する制約が緩和される。さらに、データD3P1~D3P32は次段の第4のラッチFF41~FF432でP16の遅延クロックDCLK16によりラッチされD4P1~D4P32、データD3P33~D3P63とタイミングエッジを揃えた後、データが加算される。加算器を用いることで、水平同期信号HSYNCの位相が不確定のために発生する可能性のあるメタステーブルエラーの影響を抑えることが可能である。以上説明したように、本実施形態の同期信号処理装置によれば、AD変換器とLPFが一般的に面積の小さいDLLとロジック回路に置き換わるため、小面積化が可能となる。また、AD変換器とLPFが一般的に消費電力の小さいDLLとロジック回路に置き換わるため、低消費電力化が可能となる。また、AD変換器とLPFの組み合わせが不要となり、LPFの持つ温度依存の影響を受けない安定した位相比較が可能となる。<3.第2の実施形態>図7は、本第2の実施形態に係る同期信号処理装置の構成例を示す図である。本第2の実施形態に係る同期信号処理装置100Aが第1の実施形態の同期信号処理装置100と異なる点は、同期クロック生成装置150Aの構成にある。本同期クロック生成装置150Aでは、DTOとして数値制御型オシレータNCOが適用されている。以下のこの同期クロック生成装置について具体的に説明する。なお、以下に示す同期クロック生成装置は符号200で示す。[同期クロック生成装置の他の第1の構成例]図8は、本第1の実施形態に係る同期クロック生成装置の他の第1の構成例を示す図である。図9は、図8の同期クロック生成装置における動作波形を示す図である。図8の同期クロック生成装置200は、第1の同期回路を含むNCO210、位相差取得部としてのMタップ丸めモジュール220、DLL遅延同期回路230、選択部としてのマルチプレクサMUX240、および第2の同期回路250を有する。第1の同期回路および第2の同期回路250は、D型フリップフロップDFFにより形成される。また、DLL230は、位相の異なるM個の遅延クロックを生成する機能を有する。本実施形態の同期クロック生成装置200は、可変遅延モジュールを、DLLを用いたレプリカ回路として構成するのではなく、D型フリップフロップDFFを用いた構成にすることでレプリカ回路をなくし、ジッタの増加を防ぐことが可能に構成されている。NCO数値制御型オシレータ210は、アキュムレータ211および第1の同期回路212を含んで構成されている。アキュムレータ211は、入力される周波数制御用デジタル値Δに応じた累加算を行うNビットの加算器2111を含む。さらに、アキュムレータ211は、入力クロックMCLKに同期して加算器2111の累加算結果を保持し、保持した値を加算器2111に出力するNビットのレジスタ2112、を含む。Nビットのレジスタ2112は、NビットのフリップフロップFF21により形成される。アキュムレータ211は、周波数制御用デジタル値に応じてロールオーバーここではオーバーフローするタイミングが異なる。第1の同期回路212は、アキュムレータ211のロールオーバーここではオーバーフローを示すビットOBを入力クロックMCLKに同期させてNCO出力クロックNCOCLKとして出力する。なお、NCO出力クロックは、NCOクロックに相当する。第1の同期回路212は、D型フリップフロップFF12により形成される。Mタップ丸めモジュール220は、アキュムレータ211の値に応じて目標とするNCO出力クロックと実際のNCO出力クロックとの位相差を取得する位相差取得部として機能する。Mタップ丸めモジュール220は、目標とする理想的なエッジEdgeから実際のNCO出力クロックNCOCLKのエッジの差を計算し、360度位相差でMとなるように丸め演算を行う。図8のMタップ丸めモジュール220は、NCO210のアキュムレータ211の値と入力デジタル値Δを受けて、位相差を計算し、360度位相差でMとなるように丸め演算を行う。Mタップ丸めモジュール220は、その位相差位相エラーを示す出力信号DLLTAPによりマルチプレクサ240を制御する。Mタップ丸めモジュール220は、減算器加算器221、および丸め演算部222を含んで構成されている。減算器221は、アキュムレータ211の塁加算の最大値2N固定値から現実際のアキュムレータ211の値を減算して位相差情報を得る。丸め演算部222は、減算器221の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をDLL230のタップ数Mを適用して、360度位相差でMとなるように丸め演算を行う。DLL230は、入力クロックMCLKに位相同期した信号VDLに応じて、入力クロックMCLKに複数Mの遅延を与えた複数M-1の遅延クロックDCLK1~DCLKM-1を生成する。DLL230は、遅延させていないゼロ遅延を与えた入力クロックMCLKおよびM-1個の遅延クロックDCLK1~DCLKM-1をマルチプレクサ240に出力する。DLL230が出力する遅延させていない入力クロックMCLKは、ゼロ遅延を与えた遅延クロックDCLK0としても捉えることができる。DLL230は、位相比較器PD231、ループフィルタLPF232、およびディレイライン233を含んで構成されている。ディレイライン233は、入力クロックMCLKの供給ラインに対して直列に接続されたM個の遅延素子DLY1~DLYMを含む。M個の遅延素子DLY1~DLYMは、LPF232の出力信号VDLに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、DLY1~DLYM-1の出力から遅延クロックDCLK1~DCLKM-1を出力する。最終段の遅延素子DLYMの出力クロックDCLKMがPD231の一入力端子に入力される。PD231は、他方の入力端子に入力クロックMCLKが供給され、入力クロックMCLKと遅延クロックDCLKMとの位相差を検出して、その結果をLPF232に出力する。LPF232は、PD231による位相差情報を電圧情報に変換して、信号VDLとして、ディレイライン233のM個の遅延素子DLY1~DLYMに供給する。マルチプレクサ240は、Mタップ丸めモジュール220による位相差情報DLLTPに応じて、DLL230の複数の遅延クロックDCLK0~DCLKM-1から目標とするNCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択する。この例では、遅延クロックDCLK0は、ゼロ遅延が与えられた遅延が与えられていない入力MCLKそのものである。マルチプレクサ240は、遅延クロックDCLK0~DCLKM-1が供給される端子IT0~ITM-1と、出力端子OTとを有し、出力端子OTから選択したクロックを選択クロックDLLOUTとして第2の同期回路250に出力する。第2の同期回路250は、マルチプレクサ240により選択クロックに、NCO210のNCO出力クロックNCOCLKを同期させてラッチして出力クロックCLKOUTを得る。この第2の同期回路250の出力クロックCLKOUTがPLL155に供給される。同期クロック生成装置200において、図8および図9に示すように、NCO210のNCO出力クロックNCOCLKは、DFFにより形成される第2の同期回路250に入力される。この第2の同期回路DFF250は、DLL230により生成されるM個の遅延を可変可能であるマルチプレクサ240による選択クロックDLLOUTをクロック入力に持つ。NCO210において、アキュムレータ211がオーバーフローすると、NCO出力クロックNCOCLKはローレベルからハイレベルとなる。そして、Mタップ丸めモジュール220が目標とする理想的なエッジEdgeから実際のNCO出力クロックNCOCLKのエッジの差を計算し、360度位相差でMとなるように丸め演算を行う。Mタップ丸めモジュール220は、その丸め込み処理を受けた位相差情報DLLTAPによりマルチプレクサ240のクロック選択処理を制御する。マルチプレクサ240から出力される選択クロックDLLOUTは、入力クロックMCLKをMタップ丸めモジュール220により位相差情報DLLTAPの値に応じて理想のエッジに近づけるように遅延させたクロックである。第2の同期回路250では、このクロックDLOUTのエッジ部でNCO出力クロックNCOCLKが叩かれる同期取込が行われる。これにより、出力クロックCLKOUTは理想目標エッジに近いものとなりジッタが低減される。図8の同期クロック生成装置200では、遅延生成にレプリカループは含まれず、直接DLLの出力を選択して使用している。そのため、ディレイラインのDLLとのミスマッチによるジッタの増加は無い。このように、本第2の実施形態の同期クロック生成装置200によれば低ジッタ出力クロックの生成が可能となる。この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。[同期クロック生成装置の他の第2の構成例]図10は、本第2の実施形態に係る同期クロック生成装置の他の第2の構成例を示す図である。図11は、図10の同期クロック生成装置における動作波形を示す図である。本第2の実施形態に係る同期クロック生成装置200Aが第1の実施形態に係る同期クロック生成装置200と異なる点は以下の通りである。本第2の実施形態の同期クロック生成装置200Aは、DFFのセットアップホールドSetupHoldマージンを考慮して、第1の同期回路212と出力と第2の同期回路250の入力との間にクロックラッチ選択部260が配置されている。クロックラッチ選択部260は、NCO出力クロックNCOCLKを、DLL230のよる複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。クロックラッチ選択部260は、ラッチした複数の位相のクロックから位相差取得部としてのMタップ丸めモジュール220の位相差情報DLLTAPに応じて一のクロックを選択して第2の同期回路250に供給する。この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。図10の例では、位相の異なる複数の遅延クロックは、入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4を含む。そして、クロックラッチ選択部260は、入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4でNCO出力クロックNCOCLKをラッチする。クロックラッチ選択部260は、ラッチしたNCO出力クロックNCOCLK90およびNCOCLK270のいずれかを位相差情報DLLTAPに応じて一のクロックを選択して第2の同期回路250に供給する。クロックラッチ選択部260は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4でNCO出力クロックNCOCLKおよびを位相差情報DLLTAPの最上位ビットMSBを一旦ラッチする。クロックラッチ選択部260は、ラッチされたNCO出力クロックNCOCLK180を入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4でラッチする。また、図10の例では、クロックラッチ選択部260は、第1の同期回路212によるNCO出力クロックNCOCLKおよび位相差情報DLLTAPの最上位ビットMSBを一旦ラッチで供給タイミングを揃える。そして、クロックラッチ選択部260は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4でNCO出力クロックおよびMSBのラッチを行う。図10のクロックラッチ選択部260は、DFFにより形成される同期ラッチ回路261~266、およびセレクタ267を含んで構成されている。同期ラッチ回路261は、入力クロックMCLKに同期して第1の同期回路212によるNCO出力クロックNCOCLKをラッチして出力する。同期ラッチ回路262は、入力クロックMCLKに同期してMタップ丸めモジュール220による位相差情報DLLTAPのMSBをラッチして出力する。同期ラッチ回路263は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4で同期ラッチ回路261の出力クロックをラッチして出力する。同期ラッチ回路264は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4で同期ラッチ回路262の出力MSB情報をラッチして、セレクタ167に出力する。同期ラッチ回路265は、入力クロックMCLKから90度の位相遅延をもった遅延クロックDCLKM/4で同期ラッチ回路263の出力クロックNCOCLK180をラッチして、NCOクロックNCOCLK90としてセレクタ167に出力する。同期ラッチ回路266は、入力クロックMCLKから270度の位相遅延をもった遅延クロックDCLK3M/4で同期ラッチ回路263の出力クロックNCOCLK180をラッチして、NCOクロックNCOCLK270としてセレクタ267に出力する。セレクタ267は、同期ラッチ回路164から出力される位相差情報のMSBの値が1か0に応じて、NCOクロックNCOCLK90とNCOクロックNCOCLK270のいずれかを選択して第2の同期回路250に供給する。以下に、クロックラッチ選択部260を配置した理由等について説明する。図8の同期クロック生成装置200の構成において、入力クロックMCLKの周波数が高くなり、またDLL230のタップ数が大きくなると、NCO出力クロックNCOCLKを入力とするDFFである第2の同期回路250のSetupHoldマージンが小さくなる。その結果、図8の回路そのままでは実現が非常に難しくなる可能性がある。図8のSetupHoldマージンは、最も小さくなる場合以下のようになる。[数2]TSETUPNCOCLK=1/MfMCLK本例では、上記SetupHoldマージンに関する問題に対応する構成を簡単化している。図10の同期クロック生成装置200Aでは、NCO出力クロックNCOCLKを、入力クロックMCLKから90度、270度位相遅延を持つクロックで一旦同期させてラッチし、NCOCLK90とNCOCLK270を生成する。90度、270度の位相遅延を持つクロックはDLL230から取り出すことにより簡単に利用可能である。一度、180度位相クロックでNCO出力クロックNCOCLKを同期されてラッチさせているのは、遅延を合わしているためである。NCOCLK90とNCOCLK270は、Mタップ丸めモジュール220の出力DLLTAPのMSBによりどちらが、後段の第2の同期回路DFF250への入力データとなるかが決定される。図10および図11の例の場合、マルチプレクサ240の選択クロックDLLOUTが入力クロックMCLKに対して0~180度位相遅延の場合、NCOCLK270が選択され、180~360度位相遅延の場合、NCOCLK90が選択される。この制御により、最もSetupHoldマージンが小さい場合でも、入力クロックMCLKの90度は確保することが可能となる。[数3]TSETUPNCOCLK=1/4fMCLK図10および図11に示す例は、90度、270度の位相遅延を持つクロックを利用したが、たとえば45度、135度、225度、315度の位相遅延を持つクロックを利用することも可能である。その場合、SetupHoldマージンを入力クロックの180度は確保することが可能となる。また、図4に示す例では、NCOCLK90、NCOCLK270を生成してから選択する構成であるが、第2の同期回路DFFに入力するクロックを選択する構成も可能である。なお、本技術は以下のような構成もとることができる。1水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成分による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器に出力する同期クロック生成装置とを有する同期信号処理装置。2上記時間デジタル変換器は、上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第1のラッチと、上記同期クロックに同期して上記複数の第1のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第2のラッチと、上記複数の第2のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む上記1記載の同期信号処理装置。3上記時間デジタル変換器は、上記同期クロックに位相同期した信号に応じて上記同期クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記複数の遅延クロックに同期して上記水平同期信号をラッチする複数の第1のラッチと、上記複数の第1のラッチの出力に対応して、上記同期クロックと所定の幅をもつ複数の位相差グループに区分けされ、異なる位相差グループに含まれる上記同期クロックから所定の位相遅延をもつ遅延クロックで上記複数の第1のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第3のラッチと、上記同期クロックに同期して上記複数の第3のラッチにラッチされた上記水平同期信号をそれぞれラッチする複数の第2のラッチと、上記複数の第2のラッチのラッチデータを加算して上記デジタルデータとして出力する加算部と、を含む上記1記載の同期信号処理装置。4上記時間デジタル変換器は、上記複数の第3のラッチの出力うちの所定の位相差グループと対応する位相差グループとして、同一の位相差グループに含まれる、上記同期クロックから所定の位相遅延をもつ遅延クロックで、上記異なる位相差グループに含まれる遅延クロックで同期された上記第3のラッチにラッチされたデータをそれぞれラッチする複数の第4のラッチをさらに含み、上記第2のラッチは、上記同期クロックに同期して上記複数の第4のラッチにラッチされた上記水平同期信号をそれぞれラッチする上記3記載の同期信号処理装置。5上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタを有する上記1から4のいずれか一に記載に同期信号処理装置。6上記同期クロック生成装置は、周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を含む上記1から5のいずれか一に記載の同期信号処理装置。7上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む上記6記載の同期信号処理装置。