入力パルス信号を入力して遅延パルス信号を出力するパルス遅延回路と、前記パルス遅延回路に接続され、前記入力パルス信号および前記遅延パルス信号を入力して、前記入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を出力するパルス調整回路であって、前記入力パルス信号のリーディングエッジに応答して前記出力パルス信号のリーディングエッジを生じ、前記入力パルス信号および前記遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、前記出力パルス信号の前記リーディングエッジを生じて変位した状態を保って、前記遅延パルス信号のトレーリングエッジに応答して前記出力パルス信号のトレーリングエッジを生じる前記パルス調整回路と、を含む、グリッチを生じないパルス幅延長回路。前記パルス調整回路は、前記入力パルス信号より生成のセット信号でセットされ、前記遅延パルス信号より生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路と、前記パルス遅延回路および前記ラッチ回路に接続され、前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の出力パルス信号の論理和を出力する論理和回路と、を含む、請求項1に記載のパルス幅延長回路。前記論理和回路は、前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の前記出力パルス信号を入力する3入力NOR回路と、前記3入力NOR回路に接続されたインバータと、を含む、請求項2に記載のパルス幅延長回路。前記ラッチ回路は、前記遅延パルス信号を入力して前記リセット信号を出力するリセット遅延回路と、前記リセット遅延回路に接続され、前記3入力NOR回路の出力パルス信号および前記リセット信号を入力する2入力NOR回路と、を含む、請求項3に記載のパルス幅延長回路。前記入力パルス信号は反転して提供され、前記論理和回路は、前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の前記出力パルス信号を入力する3入力NAND回路を含む、請求項2に記載のパルス幅延長回路。前記ラッチ回路は、前記遅延パルス信号を入力して前記リセット信号を出力するリセット遅延回路と、前記リセット遅延回路に接続され、前記3入力NAND回路の出力パルス信号および前記リセット信号を入力する2入力NAND回路と、を含む、請求項5に記載のパルス幅延長回路。前記リセット遅延回路は複数のインバータを含む、請求項4または6に記載のパルス幅延長回路。前記ラッチ回路は第1の2入力NOR回路および第2の2入力NOR回路を含み、前記第1の2入力NOR回路は前記入力パルス信号および前記第2の2入力NOR回路の出力パルス信号を入力し、前記第2の2入力NOR回路は前記遅延パルス信号および前記第1の2入力NOR回路の出力パルス信号を入力して、前記ラッチ回路の前記出力パルス信号を出力する、請求項2または3に記載のパルス幅延長回路。前記ラッチ回路は、前記入力パルス信号を入力する第1のインバータと、前記遅延パルス信号を入力する第2のインバータと、前記第2のインバータに接続され、前記入力パルス信号および前記第2のインバータの出力パルス信号を入力する2入力NOR回路と、ゲートが前記第1のインバータの出力に接続された第1のPFETと、前記第1のPFETに直列接続され、ゲートが前記2入力NOR回路の出力に接続された第1のNFETと、前記第1のPFETに並列接続された第2のPFETと、前記第1のNFETに並列接続され、前記第2のPFETに直列接続された第2のNFETと、第3のインバータであって、入力が直列接続の前記第1のPFETおよびNFETの出力と直列接続の前記第2のPFETおよびNFETの出力とに接続され、出力が前記第2のPFETおよびNFETの両ゲートに接続された前記第3のインバータと、を含み、直列接続の前記第1のPFETおよびNFETの出力と直列接続の前記第2のPFETおよびNFETの出力とが前記ラッチ回路の出力となる、請求項2または3に記載のパルス幅延長回路。前記パルス調整回路は、前記入力パルス信号を入力する第1のインバータと、前記遅延パルス信号を入力する第2のインバータと、前記第2のインバータに接続され、前記遅延パルス信号および前記第2のインバータの出力パルス信号を入力する2入力NOR回路と、ゲートが前記第1のインバータの出力に接続された第1のPFETと、前記第1のPFETに直列接続され、ゲートが前記2入力NOR回路の出力に接続された第1のNFETと、前記第1のPFETに並列接続された第2のPFETと、前記第1のNFETに並列接続され、前記第2のPFETに直列接続された第2のNFETと、第3のインバータであって、入力が直列接続の前記第1のPFETおよびNFETの出力と直列接続の前記第2のPFETおよびNFETの出力とに接続され、出力が前記第2のPFETおよびNFETの両ゲートに接続された前記第3のインバータと、を含み、直列接続の前記第1のPFETおよびNFETの出力と直列接続の前記第2のPFETおよびNFETの出力とが前記パルス調整回路の出力となる、請求項1に記載のパルス幅延長回路。入力パルス信号より遅延パルス信号を生成することと、前記入力パルス信号および生成した前記遅延パルス信号より、前記入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を生成することであって、前記入力パルス信号のリーディングエッジに応答して前記出力パルス信号のリーディングエッジを生じ、前記入力パルス信号および前記遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、前記出力パルス信号の前記リーディングエッジを生じて変位した状態を保って、前記遅延パルス信号のトレーリングエッジに応答して前記出力パルス信号のトレーリングエッジを生じる、前記出力パルス信号を生成することと、を含む、グリッチを生じないパルス幅延長方法。前記入力パルス信号よりセット信号を生成して、前記セット信号により前記出力パルス信号の前記リーディングエッジを生じて変位した状態をラッチし、前記遅延パルス信号よりリセット信号を生成して、前記リセット信号により前記状態のラッチをリセットすることを含む、請求項11に記載のパルス幅延長方法。本発明は、回路規模が小さくてグリッチを生じずにパルス信号のパルス幅を延長することができるパルス幅延長回路および方法の実現を目的とする。本発明の目的には、そのようなパルス幅延長回路および方法を提供することが含まれる。本発明により提供される1実施態様のパルス幅延長回路では、入力パルス信号を入力して遅延パルス信号を出力するパルス遅延回路と、パルス遅延回路に接続され、入力パルス信号および遅延パルス信号を入力して、入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を出力するパルス調整回路とが含まれる。パルス調整回路は、入力パルス信号のリーディングエッジに応答して出力パルス信号のリーディングエッジを生じ、入力パルス信号および遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、出力パルス信号のリーディングエッジを生じて変位した状態を保って、遅延パルス信号のトレーリングエッジに応答して出力パルス信号のトレーリングエッジを生じる。好ましくは、パルス調整回路は、入力パルス信号より生成のセット信号でセットされ、遅延パルス信号より生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路と、パルス遅延回路およびラッチ回路に接続され、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号の論理和を出力する論理和回路とを含む。好ましくは、論理和回路は、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号を入力する3入力NOR回路と、3入力NOR回路に接続されたインバータとを含む。好ましくは、ラッチ回路は、遅延パルス信号を入力してリセット信号を出力するリセット遅延回路と、リセット遅延回路に接続され、3入力NOR回路の出力パルス信号およびリセット信号を入力する2入力NOR回路とを含む。好ましくは、入力パルス信号は反転して提供され、論理和回路は、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号を入力する3入力NAND否定論理積回路を含む。好ましくは、ラッチ回路は、遅延パルス信号を入力してリセット信号を出力するリセット遅延回路と、リセット遅延回路に接続され、3入力NAND回路の出力パルス信号およびリセット信号を入力する2入力NAND回路とを含む。好ましくは、リセット遅延回路は複数のインバータを含む。好ましくは、ラッチ回路は第1の2入力NOR回路および第2の2入力NOR回路を含み、第1の2入力NOR回路は入力パルス信号および第2の2入力NOR回路の出力パルス信号を入力し、第2の2入力NOR回路は遅延パルス信号および第1の2入力NOR回路の出力パルス信号を入力してラッチ回路の出力パルス信号を出力する。好ましくは、ラッチ回路は、入力パルス信号を入力する第1のインバータと、遅延パルス信号を入力する第2のインバータと、第2のインバータに接続され、入力パルス信号および第2のインバータの出力パルス信号を入力する2入力NOR回路と、ゲートが第1のインバータの出力に接続された第1のPFETP型FETと、第1のPFETに直列接続され、ゲートが2入力NOR回路の出力に接続された第1のNFETN型FETと、第1のPFETに並列接続された第2のPFETと、第1のNFETに並列接続され、第2のPFETに直列接続された第2のNFETと、第3のインバータであって、入力が直列接続の第1のPFETおよびNFETの出力と直列接続の第2のPFETおよびNFETの出力とに接続され、出力が第2のPFETおよびNFETの両ゲートに接続された第3のインバータとを含み、直列接続の第1のPFETおよびNFETの出力と直列接続の第2のPFETおよびNFETの出力とがラッチ回路の出力となる。第2のPFETおよびNFETは第1のPFETおよびNFETよりも駆動力が弱い。好ましくは、パルス調整回路は、入力パルス信号を入力する第1のインバータと、遅延パルス信号を入力する第2のインバータと、第2のインバータに接続され、遅延パルス信号および第2のインバータの出力パルス信号を入力する2入力NOR回路と、ゲートが第1のインバータの出力に接続された第1のPFETと、第1のPFETに直列接続され、ゲートが2入力NOR回路の出力に接続された第1のNFETと、第1のPFETに並列接続された第2のPFETと、第1のNFETに並列接続され、第2のPFETに直列接続された第2のNFETと、第3のインバータであって、入力が直列接続の第1のPFETおよびNFETの出力と直列接続の第2のPFETおよびNFETの出力とに接続され、出力が第2のPFETおよびNFETの両ゲートに接続された第3のインバータとを含み、直列接続の第1のPFETおよびNFETの出力と直列接続の第2のPFETおよびNFETの出力とがパルス調整回路の出力となる。第2のPFETおよびNFETは第1のPFETおよびNFETよりも駆動力が弱い。本発明により提供される1実施態様のパルス幅延長方法では、入力パルス信号より遅延パルス信号を生成することと、入力パルス信号および生成した遅延パルス信号より、入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を生成することが含まれ、出力パルス信号を生成することでは、入力パルス信号のリーディングエッジに応答して出力パルス信号のリーディングエッジを生じ、入力パルス信号および遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、出力パルス信号のリーディングエッジを生じて変位した状態を保って、遅延パルス信号のトレーリングエッジに応答して出力パルス信号のトレーリングエッジを生じることが行われる。好ましくは、入力パルス信号よりセット信号を生成して、セット信号により出力パルス信号のリーディングエッジを生じて変位した状態をラッチし、遅延パルス信号よりリセット信号を生成して、リセット信号により状態のラッチをリセットすることを含む。本発明により、回路規模が小さくてグリッチを生じずにパルス信号のパルス幅を延長することができるパルス幅延長回路および方法が実現される。特に、出力パルス信号のグリッチに起因する回路の誤動作を防ぐことができる。また、従来に比べて回路規模が小さいので、回路の製造コストは削減され消費電力は低減される。さらに、従来は必要であったグリッチ回避のためのパルス遅延回路のタイミング調整は不要なので、回路設計が容易になる。即ち、入力パルス信号と遅延パルス信号の重なりの有無に注意を払うことなく、パルス幅延長回路の設計ができる。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。図5は、本発明の1実施形態に係るパルス幅延長回路500の概略を示す。パルス幅延長回路500はパルス遅延回路110とパルス調整回路510とを含む。パルス遅延回路110は入力パルス信号aを入力して遅延パルス信号bを出力する。パルス調整回路510は、パルス遅延回路110に接続され、入力パルス信号aおよび遅延パルス信号bを入力して、入力パルス信号aのパルス幅よりも長いパルス幅の出力パルス信号cを出力する。図6にパルス幅延長回路500の各パルス信号a、bおよびcの波形図を示す。この波形図に示されるように、遅延パルス信号bは入力パルス信号aより生成し、入力パルス信号aのパルス幅よりも長いパルス幅の出力パルス信号cは入力パルス信号aおよび遅延パルス信号bより生成する。出力パルス信号cのリーディングエッジは入力パルス信号aのリーディングエッジに応答して生じる。そして、出力パルス信号cのリーディングエッジを生じて変位した状態図6では隆起状態は、入力パルス信号aおよび遅延パルス信号bの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。また、出力パルス信号cのトレーリングエッジは遅延パルス信号bのトレーリングエッジに応答して生じる。なお、パルス幅延長回路には、例として隆起した状態を生じるパルス波形を用いているが、降下した状態を生じるパルス波形を用いても良い。図7に1実施例のパルス幅延長回路700を示す。パルス幅延長回路700では、パルス調整回路510がラッチ回路710と論理和回路720を含む。ラッチ回路710は、パルス遅延回路110に接続され、入力パルス信号aより生成のセット信号でセットされ、遅延パルス信号bより生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路である。このようなラッチ回路710により、パルス遅延回路110の遅延時間によらず出力パルス信号qにはグリッチを生じない。論理和回路720は、パルス遅延回路110およびラッチ回路710に接続され、入力パルス信号a、遅延パルス信号bおよびラッチ回路710の出力パルス信号qの論理和を生成して出力パルス信号cを出力する。論理和回路720は、入力パルス信号a、遅延パルス信号bおよびラッチ回路710の出力パルス信号qを入力する3入力NOR回路721と、3入力NOR回路721に接続されたインバータ722とを含む。図8にパルス幅延長回路700の各パルス信号a、b、qおよびcの波形図を示す。この波形図にも示されるように、出力パルス信号cのリーディングエッジは入力パルス信号aのリーディングエッジに応答して生じる。そして、出力パルス信号cのリーディングエッジを生じて変位した状態図8では隆起状態は、入力パルス信号aおよび遅延パルス信号bの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態を保つのにラッチ回路710の出力パルス信号qが使用される。特に、入力パルス信号aより生成のセット信号でこの状態をラッチし、遅延パルス信号bより生成のリセット信号でこの状態のラッチをリセットする。また、出力パルス信号cのトレーリングエッジは遅延パルス信号bのトレーリングエッジに応答して生じる。図9に1実施例のパルス幅延長回路900を示す。パルス幅延長回路900では、パルス調整回路510のラッチ回路710’がリセット遅延回路711と2入力NOR回路712と3入力NOR回路721を含む。リセット遅延回路711は遅延パルス信号bを入力してリセット信号を出力する。2入力NOR回路712は、リセット遅延回路711に接続され、3入力NOR回路721の出力パルス信号qbおよびリセット信号を入力して、ラッチ回路710’の出力となる出力パルス信号qを出力する。リセット遅延回路711は直列に接続した2つ以上の偶数個のインバータを含む。3入力NOR回路721は論理和回路720’およびラッチ回路710’に含まれる。論理和回路720’の3入力NOR回路721に入力される入力パルス信号aがラッチ回路710’のセット信号となる。論理和回路720’では、3入力NOR回路721に直列接続されたインバータ722から出力パルス信号cが出力される。リセット遅延回路711は、ラッチ回路710’のリセット信号リセットが遅延パルス信号bと同時にオフとなることを防ぎ、ラッチ回路710’の出力パルス信号qおよびqbが不定値となることを防いでいる。図1の従来のパルス幅延長回路100と比べても追加するゲート素子の数は数個であり、図3の従来の回路300および図4の従来の回路400よりも回路規模を縮小できる。図10にパルス幅延長回路900の各パルス信号a、b、リセット、qb、qおよびcの波形図を示す。この波形図にも示されるように、出力パルス信号cのリーディングエッジは入力パルス信号aのリーディングエッジに応答して生じる。そして、出力パルス信号cのリーディングエッジを生じて変位した状態図10では隆起状態は、入力パルス信号aおよび遅延パルス信号bの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態をラッチするのにラッチ回路710’が使用される。特に、入力パルス信号aより生成のセット信号でこの状態をラッチし、遅延パルス信号bより生成のリセット信号図10ではリセットでこの状態のラッチをリセットする。リセット信号リセットはリセット遅延回路711により遅延パルス信号bを遅延させて生成されるが、その遅延時間は遅延パルス信号bのパルス幅を超えないように設定される。また、出力パルス信号cのトレーリングエッジは遅延パルス信号bのトレーリングエッジに応答して生じる。図11に1実施例のパルス幅延長回路1100を示す。パルス幅延長回路1100では、入力パルス信号aはインバータ1110により反転して提供され、反転された入力パルス信号abがパルス遅延回路110に入力される。パルス調整回路510はラッチ回路730と論理和回路740とを含む。論理和回路740は、反転された入力パルス信号ab、その遅延パルス信号bbおよびラッチ回路730の出力パルス信号qbを入力する3入力NAND回路741を含む。ラッチ回路730はリセット遅延回路711と2入力NAND回路731と3入力NAND回路741を含む。リセット遅延回路711は遅延パルス信号bbを入力してリセット信号リセットbを出力する。2入力NAND回路731は、リセット遅延回路711に接続され、3入力NAND回路741の出力パルス信号cおよびリセット信号リセットbを入力して、ラッチ回路730の出力となる出力パルス信号qbを出力する。論理和回路740の3入力NAND回路741がラッチ回路730の一部をなす。図12に1実施例のパルス幅延長回路1200を示す。パルス幅延長回路1200では、パルス調整回路510のラッチ回路750が第1の2入力NOR回路751および第2の2入力NOR回路752を含む。第1の2入力NOR回路751は入力パルス信号aおよび第2の2入力NOR回路752の出力パルス信号を入力する。第1の2入力NOR回路751の出力パルス信号は第2の2入力NOR回路752の入力となる。第2の2入力NOR回路752は、遅延パルス信号bおよび第1の2入力NOR回路751の出力パルス信号を入力して、ラッチ回路750の出力となる出力パルス信号qを出力する。入力パルス信号a、遅延パルス信号bおよびラッチ回路750の出力パルス信号qは、論理和回路720の3入力NOR回路721に入力される。論理和回路720では、3入力NOR回路721に直列接続されたインバータ722から出力パルス信号cが出力される。図13に1実施例のパルス幅延長回路1300を示す。パルス幅延長回路1300では、パルス調整回路510のラッチ回路760が以下の構成をなす。即ち、入力パルス信号aは第1のインバータ761に入力され、遅延パルス信号bは第2のインバータ762に入力される。2入力NOR回路763は、第2のインバータ762に接続され、入力パルス信号aおよび第2のインバータ762の出力パルス信号を入力される。第1のPFET764はゲートが第1のインバータ761の出力に接続される。第1のNFET765は、第1のPFET764に直列接続され、ゲートが2入力NOR回路763の出力に接続される。第2のPFET766は第1のPFET764に並列接続される。第2のNFET767は、第1のNFET765に並列接続され、第2のPFET766に直列接続される。第3のインバータ768は、入力が直列接続の第1のPFET764およびNFET765の出力と直列接続の第2のPFET766およびNFET767の出力とに接続され、出力が第2のPFET766およびNFET767の両ゲートに接続される。そして、直列接続の第1のPFET764およびNFET765の出力と直列接続の第2のPFET766およびNFET767の出力とがラッチ回路760の出力となる。第2のPFET766およびNFET767は第1のPFET764およびNFET765よりも駆動力が弱い。図14に1実施例のパルス幅延長回路1400を示す。パルス幅延長回路1400では、パルス調整回路510が以下の構成をなす。即ち、入力パルス信号aは第1のインバータ511に入力され、遅延パルス信号bは第2のインバータ512に入力される。2入力NOR回路513は、第2のインバータ512に接続され、遅延パルス信号bおよび第2のインバータ512の出力パルス信号を入力される。第1のPFET514はゲートが第1のインバータ511の出力出力信号a’に接続される。第1のNFET515は、第1のPFET514に直列接続され、ゲートが2入力NOR回路513の出力出力信号b’に接続される。第2のPFET516は第1のPFET514に並列接続される。第2のNFET517は、第1のNFET515に並列接続され、第2のPFET516に直列接続される。第3のインバータ518は、入力が直列接続の第1のPFET514およびNFET515の出力と直列接続の第2のPFET516およびNFET517の出力とに接続され、出力が第2のPFET516およびNFET517の両ゲートに接続される。そして、直列接続の第1のPFET514およびNFET515の出力と直列接続の第2のPFET516およびNFET517の出力とがパルス調整回路510の出力となる。第2のPFET516およびNFET517は第1のPFET514およびNFET515よりも駆動力が弱い。図15にパルス幅延長回路1400の各パルス信号a、bおよびcと第1のインバータ511および2入力NOR回路513の出力信号a’およびb’の波形図を示す。この波形図にも示されるように、出力パルス信号cのリーディングエッジは入力パルス信号aのリーディングエッジに応答して生じる。そして、出力パルス信号cのリーディングエッジを生じて変位した状態図10では隆起状態は、入力パルス信号aおよび遅延パルス信号bの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態は、入力パルス信号aより生成の第1のインバータ511の出力信号a’で、第1のPFET514およびNFET515と第2のPFET516およびNFET517と第3のインバータ518で構成されるフリップフロップ部にラッチし、遅延パルス信号bより生成の2入力NOR回路513の出力信号b’で、フリップフロップ部から解除する。また、出力パルス信号cのトレーリングエッジは、遅延パルス信号bのトレーリングエッジに応答して生成された2入力NOR回路513の出力信号b’のリーディングエッジに応答して生じる。以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。