複数の第1データがそれぞれ入力する複数のバッファと、前記複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するトリガ部と、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整する調整部と、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを処理し第2データを生成する処理部と、を具備することを特徴とする電子装置。前記複数のバッファは、それぞれ前記複数の第1データが入力した順に前記複数の第1データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第1データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする請求項1項記載の電子装置。前記複数のバッファは、それぞれ前記複数の第1データが入力した順に前記複数の第1データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第1データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする請求項1または2記載の電子装置。前記複数のバッファは、前記トリガ部が前記トリガ信号を出力した時点において、前記複数の第1データを全く格納していない場合、前回格納した第1データまたはデフォルトを第1データとして出力することを特徴とする請求項1から3のいずれか一項記載の電子装置。前記トリガ部は、前記複数の第1データを同期して前記複数のバッファに入力させる同期信号に基づき、前記トリガ信号を生成することを特徴とする請求項1から4のいずれか一項記載の電子装置。複数の第1データがそれぞれ入力する複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するステップと、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整するステップと、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを用い第2データを生成するステップと、を含むことを特徴とする電子装置の制御方法。複数の入力データを用い相関処理を行なう電子装置においては、複数の入力データのうち1つの入力データが入力されない場合、出力データが出力されない。例えば、1または複数の入力データの入力タイミングが遅い場合、入力データが入力されず、出力データが出力されなくなる場合がある。本電子装置およびその制御方法は、安定した出力を得ることを目的とする。例えば、複数の第1データがそれぞれ入力する複数のバッファと、前記複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するトリガ部と、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整する調整部と、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを処理し第2データを生成する処理部と、を具備することを特徴とする電子装置を用いる。例えば、複数の第1データがそれぞれ入力する複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するステップと、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整するステップと、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを用い第2データを生成するステップと、を含むことを特徴とする電子装置の制御方法を用いる。本電子装置およびその制御方法によれば、安定した出力を得ることができる。以下、図面を参考に実施例について説明する。図1は、実施例1に係る電子装置のブロック図である。図1のように、電子装置10は、主に調整部14、バッファ20、出力部24、トリガ部28、処理部40~46を備えている。バッファ20には、複数の第1データが同期して入力する。トリガ部28は、複数のバッファ20から複数の第1データを出力させるトリガ信号を複数のバッファ20に出力する。バッファ20はトリガ信号を受信すると、第1データを出力部24に出力する。出力部24は、例えば同期して第1データを処理部40~44に出力する。調整部14は、トリガ信号が複数のバッファ20に入力した時点において、複数のバッファ20に複数の第1データが格納されている状態を検出し、トリガ部28がトリガ信号を出力するタイミングを調整する。処理部40~46は、出力部24が出力した出力信号を相関処理する。例えば、処理部40は、上の出力部24の出力データと中の出力部24の出力データとの相関処理を行なう。処理部42は、中の出力部24の出力データと下の出力部24の出力データとの相関処理を行なう。処理部44は、上の出力部24の出力データと下の出力部24の出力データとの相関処理を行なう。処理部46は、処理部40~44の出力データの相関処理を行なう。相関処理としては、例えば、大小比較、符号反転またはコード変換等がある。このように、処理部40~46は、複数のバッファ20から出力された複数の第1データのうち少なくとも2つの第1データを処理する。処理部46は、第2データを生成し出力する。複数の第1データ間の相関処理を行ない、第2データを出力する例としては、例えば、第1データが受信アンテナからの信号であり、電子装置10が干渉計として機能する場合がある。また、例えば、第1データが画像の画素に対応し、電子装置10が画像処理装置の場合がある。さらに、例えば、第1データが複数の超音波発生器からのデータであり、電子装置が超音波検査装置の場合がある。図2は、実施例1に係る電子装置のフローチャートである。図2のように、複数のバッファ20は、第1データを受信するステップS10。例えば、第1データは、同じ時間にバッファ20に入力する。次に、トリガ部28は、トリガ信号を生成し、複数のバッファ20に出力するステップS12。例えば、トリガ部28は、トリガ信号を複数のバッファ20に同時に出力する。バッファ20は、トリガ信号が入力すると、第1データを出力部24に出力するステップS14。調整部14は、トリガ信号が複数のバッファ20に入力した時点において、複数のバッファ20に複数の第1データが格納されている状態を検出し、トリガ部28がトリガ信号を出力するタイミングを調整するステップS16。図3は、比較例に係る電子装置のブロック図である。図3のように、比較例に係る電子装置10aは、実施例1の図1と比較し、調整部14、出力部24、トリガ部28を備えていない。破線矢印は正常なデータではないことを示している。その他の構成は、実施例1の図1と同じであり説明を省略する。比較例においては、例えば、上の第1データがバッファ20に遅延して入力した場合、処理部40において、中の第1データとの相関処理が行なえず、正常なデータを出力できなくなる。処理部44において、正常なデータが出力できなくなる。このため、処理部46は、第2データとして正常なデータを出力できなくなる。実施例1によれば、調整部14は、トリガ信号が複数のバッファ20に入力した時点において、複数のバッファ20に複数の第1データが格納されている状態を検出し、トリガ部28がトリガ信号を出力するタイミングを調整する。このように、複数のバッファに複数の格納されている状態かを検出し、検出結果に基づきトリガ部28がトリガ信号を出力するタイミングを調整する。これにより、複数のバッファ20への第1データの格納状態に応じ、例えばトリガ信号を出力するタイミングを遅延させることができる。よって、バッファ20から第1データが出力されなくことを抑制し、第2データを安定して出力することが可能となる。図4は、実施例2に係る電子装置のブロック図である。電子装置10には、信号発生器30から第1データが入力する。信号発生器30は、同期部32及び複数の出力部34を備えている。同期部32は、同期信号を出力部34および電子装置10の分割部26に出力する。複数の出力部34は、同期部32から同期信号を受信すると、第1データを同期して電子装置10のバッファ20に出力する。電子装置10は複数の入力部12、調整部14および処理部40~44を備えている。各入力部12は、バッファ20、内部処理部22、出力部24、分割部26およびトリガ部28を備えている。バッファ20は、第1データを一時格納し、トリガ信号により第1データを出力する。バッファ20は、第1データからヘッダおよび検査データ例えば、パリティチェックデータまたは巡回冗長検査データを分離してもよい。内部処理部22は、第1データを処理する。例えば、内部処理部22は、第1データをそのまま出力する、または符号反転する等の処理を行なう。出力部24は、内部処理された第1データを処理部40~44に出力する。出力部24は、例えばデータ番号を付加してもよい。データ番号は、処理部40~46が処理する際に、同じデータ番号のデータを処理する際に用いる。分割部26は、同期信号を各データの処理単位毎に分割する。例えば、第1データがバッファ20に格納されるのに要する期間を1単位とする。トリガ部28は、トリガ信号を出力部24を介しバッファ20に出力する。トリガ部28は直接バッファ20にトリガ信号を出力してもよい。処理部40~46および調整部14は、実施例1と同様であり、説明を省略する。なお、分割部26およびトリガ部28は、複数の入力部12に対し1つ設けられていてもよい。しかしながら、各入力部12毎に、分割部26およびトリガ部28を設け、同期信号を各入力部12に分配することが好ましい。例えば、同期部32が出力した同期信号は、第1データの経路とは物理的に独立した複数の経路を介し、それぞれ複数の入力部12に入力する。このように、第1データの経路とは物理的に別な経路で同期信号を入力部12に伝送する。これにより、第1データの異常の影響を各入力部12に伝搬させることを抑制できる。図5aから図5dは、バッファの領域を示す模式図である。図5aから図5dのように、バッファ20は、アドレス0からN-1の領域を備えている。図5aから図5dにおいて、ハッチング領域は第1データが格納されている領域を示している。各アドレスの領域には、それぞれ例えば1ビットまたは複数ビットのデータが格納される。図5aのように、バッファ20には第1データは格納されていない。図5bのように、バッファ20に第1データが入力され始めると、アドレス0から順に第1データが格納される。図5bにおいては、ライトアドレス値ADまで第1データが書き込まれている。図5cのように、第1データが全てバッファ20に格納される。図5dのように、バッファ20からの第1データの読み出しは、アドレス0から順に行なわれる。すなわち、バッファ20は、第1データが入力した順に第1データを出力する。バッファ20への第1データの書き込み読み出しは、例えば同じレートで行なわれる。これにより、バッファ20への第1データの書き込みが途中であっても第1データの読出しが可能となる。図6は、実施例2に係る電子装置の動作を示すフローチャートである。図6のように、まず、トリガ部28はトリガ信号を出力する初期値を設定するステップS20。例えば、分割部26から出力された信号が入力した時点例えば、バッファ20に第1データが全て格納するのに要する時間から一定時間例えば遅延時間T0とする遅延させたタイミングを初期値とする。次に、複数のバッファ20は、同期信号に同期し出力された第1データを入力するステップS22。複数のトリガ部28は、同期信号を分割した信号からトリガ信号を生成し、出力するステップS24。複数のバッファ20は、トリガ信号を受信すると、それぞれ第1データを内部処理部22に出力するステップS26。次に、調整部14は、複数のバッファ20からライトアドレス値ADを取得するステップS28。例えば、調整部14は、複数のバッファ20がそれぞれトリガ信号を受信した時点における複数のバッファ20のライトアドレス値ADを取得する。次に、調整部14は、アドレス値ADが、しきい値ADLより小さいか判断するステップS30。Yesの場合、調整部14は、遅延時間T0にΔTを加え遅延時間T0とするステップS32。これにより、遅延時間T0が長くなる。例えば、調整部14は、複数のバッファ20のうち少なくとも1つにおいて、アドレス値ADが、しきい値ADLより小さい場合、Yesと判断することができる。次に、調整部14は、アドレス値ADが0かを判断するステップS33。Noの場合ステップS38に進む。Yesの場合、バッファ20は、前の第1データを内部処理部22に出力するステップS34。ステップS30においてNoの場合、調整部14は、アドレス値ADが、しきい値ADHより大きいか判断するステップS35。Yesの場合、調整部14は、遅延時間T0にΔTを減じ遅延時間T0とするステップS36。これにより、遅延時間T0が短くなる。例えば、調整部14は、複数のバッファ20の全てにおいて、アドレス値ADが、しきい値ADHより大きい場合、Yesと判断することができる。ステップS35において、Noの場合、調整部14は終了かを判断するステップS38。Yesの場合、終了する。Noの場合ステップS22に戻る。図7aから図8bは、実施例2のステップS30~S36における動作を示すタイミングチャートである。第1データの入力、トリガ信号、アドレス値、第1データ出力を時間に対し図示している。図7aを参照し、時間t0は信号発生器30の出力部34が第1データを出力し始める時間である。すなわち、同期部32が同期信号を出力した時間である。時間t21は、トリガ部28がトリガ信号を出力した時間である。あるバッファ20において、時間t3から第1データD0がバッファ20に格納し始める。調整部14は、時間t21の時点のバッファ0のライトアドレス値AD1を取得する。また、バッファ20は、時間t21から第1データD0を内部処理部22に出力し始める。図7aにおいては、時間t3と時間t21との時間差が小さい。このため、時間t3と時間t21との間の余裕がなく、各処理時間のふらつきにより、トリガ部28がトリガ信号を出力した時点でバッファ20に第1データD0がまったく格納されていないこともありうる。そこで、図6のステップS30において、アドレス値ADがしきい値ADLより小さい場合、ステップS32のように、遅延時間T0を長くする。図7bにおいて、トリガ部28がトリガ信号を出力する時間が時間t22と図7aの時間t21よりΔt遅くなっている。このため、バッファ20は、時間t22において第1データD0を内部処理部22に出力する。また、アドレス値ADはAD1より大きいアドレス値AD2となる。これにより、時間t3と時間t22との間の余裕が生じ、各処理時間がふらついても、バッファ20に第1データD0が全く入力されない状態でトリガ部28がトリガ信号を出力することを抑制できる。図8aにおいては、時間t3と時間t23との時間差が大きい。このため、トリガ部28がトリガ信号を出力した時点でバッファ20に第1データD0がほとんど格納されている。そこで、図6のステップS35において、アドレス値AD3がしきい値ADHより大きい場合、ステップS36のように、遅延時間T0を短くする。図8bにおいて、トリガ部28がトリガ信号を出力する時間が時間t24と図8aの時間t23よりΔt早くなっている。このため、バッファ20は、時間t24において第1データD0を内部処理部22に出力する。また、アドレス値ADはAD3より小さいアドレス値AD4となる。これにより、遅延時間を短縮することができる。実施例1によれば、図7aにおいて、複数のバッファ20がそれぞれ複数の第1データを出力可能となる前に、トリガ部28がトリガ信号を出力する可能性がある。この場合、図7bのように、調整部14は、トリガ部28がトリガ信号を出力するタイミングを遅延させる。これにより、複数のバッファ20が複数の第1データを出力可能となる前に、トリガ部28がトリガ信号を出力することを抑制できる。また、調整部14は、複数のバッファ20のうち1または複数のバッファ20が第1データを出力可能となる前に、トリガ信号が出力される可能性がある場合、トリガ信号を出力するタイミングを遅延させてもよい。しかし、調整部14は、複数のバッファ20のうち少なくとも1つが第1データを出力可能となる前に、トリガ信号を出力される可能性がある場合、トリガ信号を出力するタイミングを遅延させることが好ましい。これにより、全てのバッファ20において、バッファ20が第1データを出力可能となる前に、トリガ信号を出力されることを抑制できる。さらに、図6のステップS30のYesのように、トリガ信号が出力された時点において複数のバッファ20に格納された第1データD0の長さが所定値より小さい。例えば、アドレス値ADがしきい値ADLより小さい。この場合、調整部14は、トリガ信号を出力するタイミングを遅延させることができる。これにより、図7bのように、第1データD0のバッファ20への書き込みに余裕が生じ、各処理時間のふらついた場合でも、第1データD0のバッファ20への書き込みが始まる前にトリガ信号が出力されることを抑制できる。さらに、調整部14はトリガ信号が出力された時点において1または複数のバッファ20において、バッファ20に格納された第1データD0の長さが所定値より小さい場合、トリガ信号を出力するタイミングを遅延させてもよい。しかし、調整部14は、トリガ信号が出力された時点において複数のバッファ20のうち少なくとも1つに格納された第1データの長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させることが好ましい。これにより、全てのバッファ20において、第1データD0のバッファ20への書き込みが始まる前にトリガ信号が出力されることを抑制できる。さらに、図6のステップS35のYesのように、トリガ信号が出力された時点において複数のバッファに格納されている第1データD0の長さが所定値より大きい。例えば、アドレス値ADがしきい値ADHより大きい。この場合、調整部14は、トリガ信号が出力されるタイミングを早めることができる。これにより、図8bのように、第1データD0が出力される時間を短縮することができる。さらに、調整部14はトリガ信号が出力された時点において1または複数のバッファ20において、バッファ20に格納された第1データD0の長さが所定値より大きい場合、トリガ信号を出力するタイミングを早めてもよい。しかし、調整部14は、トリガ信号が出力された時点において複数のバッファ20の全てのバッファ20において格納されている第1データの長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早めることが好ましい。これにより、全てのバッファ20において第1データD0の書き込みが始まる前にトリガ信号が出力されることを抑制しつつ、第1データD0が出力される時間を短縮することができる。さらに、図6のステップS34のように、複数のバッファ20は、トリガ信号が出力された時点において、第1データを全く格納していない場合例えばAD=0の場合、前回格納した第1データを出力する。これにより、第1データが出力されないことにより、処理部40~46が停止してしまうことを抑制できる。ステップS34において、バッファ20は、デフォルトを内部処理部22に出力してもよい。デフォルトとしては、予め定めておいてもよいし、00...0または11...1であってもよい。また、この際に、調整部14は、アラーム信号を外部に出力してもよい。これにより、入力部12毎の異常を外部に通知することができる。次に、実施例2の変形例1について説明する。電子装置のブロック図は、実施例2の図4と同じであり説明を省略する。図9から図11は、実施例2の変形例1に係る電子装置の動作を示すフローチャートである。図9のように、調整部14は、初期化として、遅延時間T0をTi、NHを0、NLを0とするステップS40。次に、バッファ20は第1データを入出力するステップS42。例えば、図6のステップS22からS26が実行される。調整部14は、バッファ20からアドレス値ADを取得するステップS44。次に、調整部14は、アドレス値ADがしきい値ADLより小さいか判断するステップS46。Noの場合、調整部14は、アドレス値ADがしきい値ADHより大きいかを判断するステップS48。Noの場合、調整部14は、終了かを判断するステップS50。Yesの場合終了する。Noの場合、ステップS42に進む。図10のように、図9のステップS46においてYesの場合、調整部14は、アドレス値ADが0かを判断するステップS51。Yesの場合、バッファ20には第1データがまったく格納されていない。調整部14は、アラーム信号を外部に出力するステップS62。バッファ20は、前の第1データまたはデフォルトを第1データとして内部処理部22に出力するステップS64。ステップS51においてNoの場合、調整部14は、前回のアドレス値ADがしきい値ADLより小さいか判断するステップS52。Noの場合、調整部14は、NL=0とするステップS60。その後、図9のステップS50に進む。ステップS52においてYesの場合、調整部14は、NL=NL1とNLをインクリメントするステップS54。次に、調整部14は、NLがしきい値NLT以上かを判断するステップS56。Noの場合、図9のステップS50に進む。Yesの場合、調整部14は、遅延時間T0=T0ΔTとするステップS58。NL=0とする。その後、図9のステップS50に進む。図11のように、図9のステップS48において、Yesの場合、調整部14は、前回のアドレス値ADがしきい値ADHより大きいか判断するステップS70。Noの場合、調整部14は、NH=0とするステップS76。その後、図9のステップS50に進む。ステップS70においてYesの場合、調整部14は、NH=NH1とNHをインクリメントするステップS72。次に、調整部14は、NHがしきい値NHT以上かを判断するステップS74。Noの場合、図9のステップS50に進む。Yesの場合、調整部14は、遅延時間T0=T0-ΔTとするステップS75NH=0とする。その後、図9のステップS50に進む。実施例2の変形例1によれば、複数のバッファ20には、それぞれ所定間隔同期信号に同期してで複数の第1データが入力している。図10のステップS58のように、調整部14は、所定回数例えばNLT回連続して第1データD1の長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させる。これにより、より確実に遅延時間を長くすることができる。さらに、調整部14は、複数のバッファ20のうち少なくとも1つにおいて所定回数連続して第1データD1の長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させることが好ましい。さらに、図11のステップS75のように、調整部14は、所定回数例えばNHT回連続して第1データD1の長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早める。これにより、より確実に遅延時間を短くすることができる。さらに、調整部14は、複数のバッファ20の全てにおいて所定回数連続して第1データD1の長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早めることが好ましい。さらに、トリガ部28は、複数の第1データを同期して複数のバッファ20に入力させる同期信号に基づき、トリガ信号を生成することができる。次に、実施例2の変形例2について説明する。電子装置のブロック図は、実施例2の図4と同じであり説明を省略する。実施例2の変形例2においては、バッファ20の状態として、ノーマル、ノート、ワーニング、エラーの4つを規定する。ノーマルは、第1データが全てバッファ20に格納した後、バッファ20が第1データを内部処理部22に出力する状態である。ノートは、第1データの大部分がバッファ20に格納された状態で、バッファ20が第1データを内部処理部22に出力する状態である。ワーニングは、第1データの大部分がバッファ20に格納されていない状態で、バッファ20が第1データを内部処理部22に出力する状態である。エラーは、第1データが全くバッファ20に格納されていない状態で、バッファ20が第1データを内部処理部22に出力する状態である。図12は、実施例2の変形例2におけるノーマル状態のタイミングチャートである。図12のように、初期値として、アドレス値、レベル1~4に0が入力されている。また、外部より出力データ番号N0が入力される。同期部32は、周期Tの同期信号を出力する。同期信号が出力部34に入力されると、出力部34は、時間t0においてバッファ20に第1データD0を出力する。変形例2においては、分割部26は、同期信号を5分割する。分割部26は、周期T/5の時間t1において信号を出力する。トリガ部28は、分割部26の出力から遅延時間T0後の時間t2にトリガ信号を出力する。遅延時間T0は、例えば、第1データがバッファ20に格納するのに要する時間データライト時間の1/4とすることができる。遅延時間T0は、出力部34からバッファ20へ第1データを格納する際の各処理による遅延、バッファ20から内部処理部22へ第1データを出力する際の各処理による遅延を考慮して決められる。調整部14は、トリガ信号がバッファ20に入力した時間t2のライトアドレス値ADをバッファ20から取得する。この場合、第1データD0は全てバッファ20に格納されている。例えば、バッファ20のアドレスを0から511とした場合、アドレス値ADは511である。調整部14は、レベル1ノーマルの出現回数をインクリメントし1とする。バッファ20は、トリガ信号がバッファ20に入力した時間t2に、内部処理部22への第1データD0を出力を開始する。内部処理部22は、第1データD1を内部処理し第1データD0 ́とする。出力部24は、第1データD0 ́にヘッダとして出力データ番号N0を付加して、処理部40~44に出力データを出力する。処理部40~44は同じ出力データ番号を含む出力データを用い処理を行なう。次の周期では、第1データD5がバッファ20に入力される。この際も、アドレス値が511の場合、レベル1の出現階数をインクリメントし2とする。図13は、実施例2の変形例2におけるノート状態のタイミングチャートである。図13のように、時間t2におけるアドレス値ADは380である。調整部14は、レベル2ノートの出現回数をインクルメントし1とする。その他の構成は、図12と同じであり説明を省略する。図14は、実施例2の変形例2におけるワーニング状態のタイミングチャートである。図14のように、時間t2におけるアドレス値ADは120である。調整部14は、レベル3ワーニングの出現回数をインクルメントし1とする。その他の構成は、図12と同じであり説明を省略する。図15は、実施例2の変形例2におけるエラー状態のタイミングチャートである。図15は、バッファ20に第1データが全く入力されない例である。図15のように、時間t2におけるアドレス値ADは0である。調整部14は、レベル4エラーの出現回数をインクルメントし1とする。その他の構成は、図14と同じであり説明を省略する。例えば、ノーマル状態が所定回数例えば10回連続した場合、第1データの入力には十分余裕がある。このため、実施例2の変形例1のように、遅延時間T0を早めることができる。また、ノート状態が所定回数例えば10回連続した場合も、第1データの入力には余裕があるとし、遅延時間T0を早めてもよい。例えば、ワーニング状態またはエラー状態が所定回数例えば10回連続した場合、第1データの入力には余裕がない。このため、実施例2の変形例1のように、遅延時間T0を遅延させることができる。実施例1および実施例2とその変形例に係る電子回路は、例えば、半導体チップ内に形成することができる。以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。実施例1および2を含む実施形態に関し、さらに以下の付記を開示する。付記1:複数の第1データがそれぞれ入力する複数のバッファと、前記複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するトリガ部と、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整する調整部と、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを処理し第2データを生成する処理部と、を具備することを特徴とする電子装置。付記2:前記複数のバッファは、それぞれ前記複数の第1データが入力した順に前記複数の第1データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第1データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記1記載の電子装置。付記3:前記複数のバッファは、それぞれ前記複数の第1データが入力した順に前記複数の第1データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第1データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記1または2記載の電子装置。付記4:前記複数のバッファは、前記トリガ部が前記トリガ信号を出力した時点において、前記複数の第1データを全く格納していない場合、前回格納した第1データまたはデフォルトを第1データとして出力することを特徴とする付記1から3のいずれか一項記載の電子装置。付記5:前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファのうち少なくとも1つに格納されている第1データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記2記載の電子装置。付記6:前記複数のバッファは、それぞれ所定間隔で複数の第1データが入力し、前記調整部は、所定回数連続して前記複数のバッファに格納されている第1データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記2または5記載の電子装置。付記7:前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファの全てのバッファにおいて格納されている第1データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記3記載の電子装置。付記8:前記複数のバッファは、それぞれ所定間隔で複数の第1データが入力し、前記調整部は、所定回数連続して前記複数のバッファに格納されている第1データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記3または7記載の電子装置。付記9:前記トリガ部は、前記複数の第1データを同期して前記複数のバッファに入力させる同期信号に基づき、前記トリガ信号を生成することを特徴とする付記1から8のいずれか一項記載の電子装置。付記10:複数の第1データがそれぞれ入力する複数のバッファから前記複数の第1データを出力させるトリガ信号を前記複数のバッファに出力するステップと、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第1データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整するステップと、前記複数のバッファから出力された前記複数の第1データのうち少なくとも2つの第1データを用い第2データを生成するステップと、を含むことを特徴とする電子装置の制御方法。