半導体基板の第1領域に形成されたMISFETと、前記半導体基板の第2領域の上方に形成された容量素子と、前記MISFETの上方に配置された第1配線と、前記第1配線の上方に配置された第2配線と、前記第1領域に形成され、前記第1配線と前記第2配線との間に位置する第1絶縁膜と、前記容量素子を構成する、第1導電膜、第2導電膜および前記第2領域に形成され、前記第1導電膜と前記第2導電膜との間に位置する第2絶縁膜と、を有し、前記第1導電膜は、前記第1配線と同層に位置し、前記第2導電膜は、前記第2配線と同層に位置し、前記第2絶縁膜は、前記第1絶縁膜より誘電率の大きい膜であることを特徴とする半導体装置。前記第1導電膜と前記第2導電膜とは、前記第2絶縁膜を介して対向していることを特徴とする請求項1記載の半導体装置。前記第1導電膜には第1電位が印加され、前記第2導電膜には前記第1電位とは異なる第2電位が印加されることを特徴とする請求項1記載の半導体装置。前記第1、第2配線および前記第1、第2導電膜は、銅を含有することを特徴とする請求項1記載の半導体装置。前記第1配線および前記第1導電膜は、前記第1絶縁膜および前記第2絶縁膜の下層に延在する第1溝形成用絶縁膜中に埋め込まれ、前記第2配線および前記第2導電膜は、前記第1絶縁膜および前記第2絶縁膜の上層に延在する第2溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項1記載の半導体装置。前記第2配線の上方に配置された第3配線と、前記第1領域に形成され、前記第2配線と前記第3配線との間に位置する第3絶縁膜と、前記第2導電膜の上方に配置され、前記第3配線と同層に位置する第3導電膜と、前記第2領域に形成され、前記第2導電膜と前記第3導電膜との間に位置する第4絶縁膜と、を有し、前記第4絶縁膜は、前記第3絶縁膜より誘電率の大きい膜であることを特徴とする請求項1記載の半導体装置。前記第1導電膜と前記第2導電膜とは、前記第2絶縁膜を介して対向し、前記第2導電膜と前記第3導電膜とは、前記第4絶縁膜を介して対向していることを特徴とする請求項6記載の半導体装置。前記第1導電膜および前記第3導電膜には第1電位が印加され、前記第2導電膜には前記第1電位とは異なる第2電位が印加されることを特徴とする請求項6記載の半導体装置。半導体基板の第1領域に形成されたMISFETと、前記半導体基板の第2領域の上方に形成された容量素子と、前記MISFETを覆うように配置され、前記第2領域まで延在する第1絶縁膜と、前記第1領域の前記第1絶縁膜上に配置された第1配線と、前記第2領域の前記第1絶縁膜上に配置された第1導電膜および第2導電膜と、を有し、前記第1導電膜は、第1方向に延在する複数の第1導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第1導体部を連結する第1連結部とを有し、前記第2導電膜は、第1方向に延在する複数の第2導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第2導体部を連結する第2連結部とを有し、前記第1導電膜および前記第2導電膜は、前記複数の第2導体部が、前記複数の第1導体部の間にそれぞれ位置するように配置され、前記複数の第1導体部および前記複数の第2導体部のうち、隣り合う第1導体部および第2導体部の間は0.14μm以上であることを特徴とする半導体装置。前記第1導体部および前記第2導体部の前記第2方向の幅は、6μm以下であることを特徴とする請求項9記載の半導体装置。前記第1導体部もしくは前記第2導体部の前記第2方向の幅の占有率は60以下であることを特徴とする請求項9記載の半導体装置。前記第1導電膜には第1電位が印加され、前記第2導電膜には前記第1電位とは異なる第2電位が印加されることを特徴とする請求項9記載の半導体装置。前記第1配線上に配置され、前記第2領域まで延在する第2絶縁膜と、前記第1領域の前記第2絶縁膜上に配置された第2配線と、前記第2領域の前記第2絶縁膜上に配置された第3導電膜および第4導電膜と、を有し、前記第3導電膜は、第1方向に延在する複数の第3導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第3導体部を連結する第3連結部とを有し、前記第4導電膜は、第1方向に延在する複数の第4導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第4導体部を連結する第4連結部とを有し、前記第3導電膜および前記第4導電膜は、前記複数の第3導体部が、前記複数の第4導体部の間にそれぞれ位置するように配置され、前記複数の第3導体部および前記複数の第4導体部のうち、隣り合う第3導体部および第4導体部の間は0.14μm以上であることを特徴とする請求項9記載の半導体装置。前記第1導電膜と前記第3導電膜とは、前記第2絶縁膜を介して対向し、前記第2導電膜と前記第4導電膜とは、前記第2絶縁膜を介して対向していることを特徴とする請求項13記載の半導体装置。前記第1導電膜および第4導電膜には第1電位が印加され、前記第2導電膜および前記第3導電膜には前記第1電位とは異なる第2電位が印加されることを特徴とする請求項14記載の半導体装置。前記第1配線および前記第1、第2導電膜は、銅を含有することを特徴とする請求項9記載の半導体装置。前記第1配線および前記第1、第2導電膜は前記第1絶縁膜の上層に延在する第1溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項9記載の半導体装置。半導体基板の第1領域に形成されたMISFETと、前記半導体基板の第2領域の上方に形成された容量素子と、前記MISFETを覆うように配置され、前記第2領域まで延在する第1絶縁膜と、前記第1領域の前記第1絶縁膜上に配置された第1配線と、前記第2領域の前記第1絶縁膜上に配置された第1導電膜と、前記第1配線上に配置され、前記第2領域まで延在する第2絶縁膜と、前記第1領域の前記第2絶縁膜上に配置された第2配線と、前記第2領域の前記第2絶縁膜上に配置された第2導電膜と、を有し、前記第1導電膜は、第1方向に延在する複数の第1導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第1導体部を連結する第1連結部とを有し、前記第2導電膜は、第1方向に延在する複数の第2導体部と、前記第1方向に交差する第2方向に延在し、前記複数の第2導体部を連結する第2連結部とを有し、前記第1導電膜と前記第2導電膜とは、前記第2絶縁膜を介して対向して配置され、前記第1導体部および前記第2導体部の前記第2方向の幅は、6μm以下であることを特徴とする半導体装置。前記第1導体部の占有率は60以下であることを特徴とする請求項18記載の半導体装置。前記第1導電膜には第1電位が印加され、前記第2導電膜には前記第1電位とは異なる第2電位が印加されることを特徴とする請求項18記載の半導体装置。本発明者は、容量素子を有する半導体装置についての研究開発に従事している。容量素子を有する半導体装置についての技術は、後述する非接触型ICカードなどの分野において欠かせない技術となっている。非接触での通信技術の高度化高速化、高精度化に伴い、容量素子に対し要求される精度も高精度化している。発明者の検討によれば、従前のAlアルミニウムよりなる配線層を利用し、Alよりなる導体膜とその間に位置する絶縁膜とからなる容量素子を備えた半導体装置に代えて、配線の低抵抗化が可能なCu配線の適用を検討したところ、追って詳細に説明するように、容量を構成する導電膜間の耐圧の劣化が確認された。本発明の目的は、容量素子を有する半導体装置の性能を向上させる技術を提供することにある。特に、容量素子を有する半導体装置の耐圧を向上させる技術を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第1領域に形成されたMISFETと、上記半導体基板の第2領域の上方に形成された容量素子と、上記MISFETの上方に配置された第1配線と、上記第1配線の上方に配置された第2配線と、を有する。さらに、上記第1領域に形成され、上記第1配線と上記第2配線との間に位置する第1絶縁膜と、上記容量素子を構成する、第1導電膜、第2導電膜および上記第2領域に形成され、上記第1導電膜と上記第2導電膜との間に位置する第2絶縁膜と、を有する。そして、上記第1導電膜は、上記第1配線と同層に位置し、上記第2導電膜は、上記第2配線と同層に位置し、上記第2絶縁膜は、上記第1絶縁膜より誘電率の大きい膜である。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第1領域に形成されたMISFETと、上記半導体基板の第2領域の上方に形成された容量素子と、上記MISFETを覆うように配置され、上記第2領域まで延在する第1絶縁膜と、上記第1領域の上記第1絶縁膜上に配置された第1配線と、上記第2領域の上記第1絶縁膜上に配置された第1導電膜および第2導電膜と、を有する。そして、上記第1導電膜は、第1方向に延在する複数の第1導体部と、上記第1方向に交差する第2方向に延在し、上記複数の第1導体部を連結する第1連結部とを有し、上記第2導電膜は、第1方向に延在する複数の第2導体部と、上記第1方向に交差する第2方向に延在し、上記複数の第2導体部を連結する第2連結部とを有する。そして、上記第1導電膜および上記第2導電膜は、上記複数の第2導体部が、上記複数の第1導体部の間にそれぞれ位置するように配置され、上記複数の第1導体部および上記複数の第2導体部のうち、隣り合う第1導体部および第2導体部の間は0.14μm以上である。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第1領域に形成されたMISFETと、上記半導体基板の第2領域の上方に形成された容量素子と、上記MISFETを覆うように配置され、上記第2領域まで延在する第1絶縁膜と、上記第1領域の上記第1絶縁膜上に配置された第1配線と、上記第2領域の上記第1絶縁膜上に配置された第1導電膜と、を有する。さらに、上記第1配線上に配置され、上記第2領域まで延在する第2絶縁膜と、上記第1領域の上記第2絶縁膜上に配置された第2配線と、上記第2領域の上記第2絶縁膜上に配置された第2導電膜と、を有する。そして、上記第1導電膜は、第1方向に延在する複数の第1導体部と、上記第1方向に交差する第2方向に延在し、上記複数の第1導体部を連結する第1連結部とを有し、上記第2導電膜は、第1方向に延在する複数の第2導体部と、上記第1方向に交差する第2方向に延在し、上記複数の第2導体部を連結する第2連結部とを有する。また、上記第1導電膜と上記第2導電膜とは、上記第2絶縁膜を介して対向して配置され、上記第1導電膜および上記第2導体膜の上記第2方向の幅は、6μm以下である。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本実施の形態の半導体装置を図面を参照しながら説明する。構造説明図1は、本実施の形態の半導体装置の要部断面図である。図2~図4は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図5は、本実施の形態の半導体装置の構成を概念的に示す断面図である。図1に示すように、本実施の形態の半導体装置は、MISFETおよび容量素子を有する半導体装置である。半導体基板1は、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる。半導体基板1は、MISFETが形成されたMISFET形成領域A1第1領域、ロジック領域と、容量素子CPが形成されたキャパシタ形成領域B1第2領域とを有している。MISFET形成領域A1には、MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタQn、Qpが形成され、MISFET形成領域A1とは異なる領域平面領域であるキャパシタ形成領域B1には、容量素子CPが形成されている。なお、ここでは、ロジック領域としてMISFET形成領域A1を例示したが、ロジック領域に、MISFET以外の半導体素子を形成してもよい。<MISFET>MISFET形成領域A1のpチャネル型のMISFETQpは、素子分離領域2で規定された活性領域言い換えれば、n型ウエル領域4nの露出領域の表面に形成されている。このpチャネル型のMISFETQpは、活性領域の表面に配置されたゲート絶縁膜7と、ゲート絶縁膜7上に配置されたゲート電極8pと、ゲート電極8pの両側の半導体基板n型ウエル領域4n1中に配置されたソースドレイン用の半導体領域p型不純物拡散層とを有する。また、ゲート電極8pの側壁上には絶縁体からなるサイドウォール膜サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜SWが配置されている。上記ソースドレイン用の半導体領域p型不純物拡散層は、いわゆるLDDLightlyDopedDrain構造を有し、p-型半導体領域9pと、p-型半導体領域9pよりも不純物濃度が高いp型半導体領域11pとにより構成されている。p型半導体領域11pは、ゲート電極8pおよびサイドウォール膜SWの両側のn型ウエル領域4nに配置されており、p-型半導体領域9pは、ゲート電極8pの両側のn型ウエル領域4nに配置されている。MISFET形成領域A1のnチャネル型のMISFETQnは、素子分離領域2で規定された活性領域言い換えれば、p型ウエル領域4pの露出領域の表面に形成されている。このnチャネル型のMISFETQnは、活性領域の表面に配置されたゲート絶縁膜7と、ゲート絶縁膜7上に配置されたゲート電極8nと、ゲート電極8nの両側の半導体基板p型ウエル領域4p1中に配置されたソースドレイン用の半導体領域n型不純物拡散層とを有する。また、ゲート電極8nの側壁上には絶縁体からなるサイドウォール膜サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜SWが配置されている。上記ソースドレイン用の半導体領域n型不純物拡散層は、いわゆるLDDLightlyDopedDrain構造を有し、n-型半導体領域9nと、n-型半導体領域9nよりも不純物濃度が高いn型半導体領域11nとにより構成されている。n型半導体領域11nは、ゲート電極8nおよびサイドウォール膜SWの両側のp型ウエル領域4pに配置されており、n-型半導体領域9nは、ゲート電極8nの両側のp型ウエル領域4pに配置されている。MISFET形成領域A1において、上記MISFETQn、Qpの上方には、配線M1A~M3Aが配置されている。各配線M1A~M3Aは、銅を主成分50以上とする銅配線であって、ダマシンDamascene技術を用いて形成したダマシン配線埋め込み配線である。各配線M1A~M3A間および配線M1AとMISFETQn、Qpとの間は、プラグP1~P3で接続される。具体的には、MISFET形成領域A1の上記MISFETQn、Qpの上には、層間絶縁膜IL1が配置され、さらに、その層間絶縁膜IL1中にはプラグP1が配置されている。また、層間絶縁膜IL1上には、溝形成用絶縁膜溝を形成するための絶縁膜IG1が配置されている。この溝形成用絶縁膜IG1中には、配線M1Aが配置されている。MISFET形成領域A1の配線M1A上には、層間絶縁膜IL2Aが配置され、さらに、その層間絶縁膜IL2A中にはプラグP2が配置されている。また、層間絶縁膜IL2A上には、溝形成用絶縁膜IG2が配置されている。この溝形成用絶縁膜IG2中には、配線M2Aが配置されている。MISFET形成領域A1の配線M2A上には、層間絶縁膜IL3Aが配置され、さらに、その層間絶縁膜IL3A中にはプラグP3が配置されている。また、層間絶縁膜IL3A上には、溝形成用絶縁膜IG3が配置されている。この溝形成用絶縁膜IG3中には、配線M3Aが配置されている。<容量素子>キャパシタ形成領域B1の容量素子CPは、層間絶縁膜IL1の上方に配置された導電膜M1B~M3Bおよびこれらの導電膜間の層間絶縁膜IL2B、IL3Bとで構成される。これらの層間絶縁膜IL2B、IL3Bの膜厚は、例えば、450nm~750nm程度である。具体的には、層間絶縁膜IL1上には、導電膜M1Bが配置されている。また、この導電膜M1B上には、層間絶縁膜IL2Bが配置され、さらに、層間絶縁膜IL2B上には、導電膜M2Bが配置されている。また、導電膜M2B上には、層間絶縁膜IL3Bが配置され、さらに、層間絶縁膜IL3B上には、導電膜M3Bが配置されている。また、導電膜M1Bは、層間絶縁膜IL1上に配置された溝形成用絶縁膜IG1中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M1Bは、上記配線M1Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG1中に配置されている。導電膜M2Bは、層間絶縁膜IL2B上に配置された溝形成用絶縁膜IG2中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M2Bは、上記配線M2Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG2中に配置されている。導電膜M3Bは、層間絶縁膜IL3B上に配置された溝形成用絶縁膜IG3中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M3Bは、上記配線M3Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG3中に配置されている。なお、導電膜M1B~M3Bおよび配線M1A~M3Aの形成工程埋め込み工程については後述の製法説明の欄で説明する。また、キャパシタ形成領域B1の上記半導体基板中には、素子分離領域2、導体パターンダミーゲート電極8dが配置されている。導体パターンダミーゲート電極8dとは、MISFETのゲート電極としては機能しない導電性膜であり、例えば、素子分離領域2上に配置される。このように、キャパシタ形成領域B1にも、素子分離領域2、導体パターンダミーゲート電極8dを配置することにより、MISFET形成領域A1およびキャパシタ形成領域B1における素子分離領域2やゲート電極GE、GEdの疎密が低減される。これにより、装置の製造特性を向上することができる。例えば、素子分離領域を形成する際のCMPChemicalMechanicalPolishing、化学機械研磨工程でのディッシングを低減し、平坦性を向上することができる。また、ゲート電極および導体パターンダミーゲート電極8dを覆う層間絶縁膜の平坦化工程において、ディッシングを低減するなど、その平坦性を向上することができる。次いで、導電膜M1B~M3Bのパターン上面から見た平面形状について平面図を用いて説明する。なお、平面図のA-A部が、断面図のキャパシタ形成領域B1の断面に対応する実施の形態2についても同じ。図1に示す導電膜M1Bのパターン上面から見た平面形状は、図2に示すように、X方向に延在する複数の導電膜部電極部、導体部M1Baと、Y方向に延在して複数の導電膜部電極部、導体部M1Baの端部を連結する導電膜部連結部、導体部、引き回し部M1Bbとを有している。このような形状を櫛歯形状ということがある。櫛歯に対応する複数の導電膜部M1Baはストライプ状に配置される。導電膜部M1Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M1Baの間隔スペースS1も、同じであることが好ましい。本実施の形態においては、W1>S1の関係にある。例えば、W1=0.2μm、S1=0.14μmである。なお、上記X方向とY方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜M1Bのパターンを囲むようにシールド用の導電膜を配置してもよい。図1に示す導電膜M2Bのパターン上面から見た平面形状は、図3に示すように、X方向に延在する複数の導電膜部電極部、導体部M2Baと、Y方向に延在して複数の導電膜部電極部、導体部M2Baの端部を連結する導電膜部連結部、導体部、引き回し部M2Bbとを有している。導電膜部M2Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M2Baの間隔スペースS1も、同じであることが好ましい。また、導電膜部M2Baの幅W1は、導電膜部M1Baの幅W1と同じである。また、導電膜部M2Baの間隔スペースS1も、導電膜部M1Baの間隔S1と同じである。本実施の形態においては、W1>S1の関係にある。例えば、W1=0.2μm、S1=0.14μmである。導電膜M2Bと導電膜M1Bは、それぞれ平面的に重なる好ましくは同じ位置に好ましくは同じ平面寸法で配置されている。また、導電膜M2Bのパターンを囲むようにシールド用の導電膜を配置してもよい。図1に示す導電膜M3Bのパターン上面から見た平面形状は、図4に示すように、X方向に延在する複数の導電膜部電極部、導体部M3Baと、Y方向に延在して複数の導電膜部電極部、導体部M3Baの端部を連結する導電膜部連結部、導体部、引き回し部M3Bbとを有している。導電膜部M3Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M3Baの間隔スペースS1も、同じであることが好ましい。また、導電膜部M3Baの幅W1は、導電膜部M1Baの幅W1と同じである。また、導電膜部M3Baの間隔スペースS1も、導電膜部M1Baの間隔S1と同じである。本実施の形態においては、W1>S1の関係にある。例えば、W1=0.2μm、S1=0.14μmである。さらに、導電膜M3B、導電膜M2Bと導電膜M1Bは、それぞれ平面的に重なる好ましくは同じ位置に好ましくは同じ平面寸法で配置されている。また、導電膜M3Bのパターンを囲むようにシールド用の導電膜を配置してもよい。また、図5に示すように、上記導電膜M1B、導電膜M2Bおよび導電膜M3Bのうち、上記導電膜M1B導電膜部M1Ba、および導電膜M3B導電膜部M3Baは、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M2B導電膜部M2Baは、第2電位端第2電位が印加されている導電部TBに接続されている。第1電位と第2電位は異なる電位である。言い換えれば、上記導電膜M1B、および導電膜M3Bには、第1電位が印加され、導電膜M2Bは、第2電位が印加される。例えば、第1電位は、30Vであり、第2電位は、0Vである。このように、電位を印加することにより、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間に容量が形成される図5のCv参照。但し、実際の動作ではDCバイアスのみではなく高周波のバイアスが印加されることもある。ここで、本実施の形態においては、図1~図5に示すように、MISFET形成領域A1の配線M1Aと配線M2Aとの間に位置する層間絶縁膜IL2Aと、キャパシタ形成領域B1の導電膜M1Bと導電膜M2Bとの間に位置する層間絶縁膜IL2Bを異なる絶縁膜で構成している。具体的には、MISFET形成領域A1の層間絶縁膜IL2Aの誘電率εIL2Aより、キャパシタ形成領域B1の層間絶縁膜IL2Bの誘電率εIL2Bを大きくしているεIL2A<εIL2B。言い換えれば、容量を構成する導電膜M1BとM2B間に高誘電率の絶縁膜を用いている。高誘電率とは、例えば、誘電率εが3より大きい膜をいう。また、同様に、MISFET形成領域A1の配線M2Aと配線M3Aとの間に位置する層間絶縁膜IL3Aと、キャパシタ形成領域B1の導電膜M2Bと導電膜M3Bとの間に位置する層間絶縁膜IL3Bを異なる絶縁膜で構成している。具体的には、MISFET形成領域A1の層間絶縁膜IL3Aの誘電率εIL3Aより、キャパシタ形成領域B1の層間絶縁膜IL3Bの誘電率εIL3Bを大きくしているεIL3A<εIL3B。言い換えれば、容量を構成する導電膜M2BとM3B間に高誘電率の絶縁膜を用いている。例えば、層間絶縁膜IL2AおよびIL3Aとして、SiOC膜ε≒3を用い、層間絶縁膜IL2BおよびIL3BとしてTEOS膜ε≒3.9を用いる。このように、容量を構成する導電膜M2BとM3B間に高誘電率の絶縁膜を用いることで、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。本実施の形態の効果について、本発明者らの検討を踏まえて、さらに、詳細に説明する。図28は、本発明者が検討した比較例の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。図28に示すように、比較例の半導体装置においても、本実施の形態と同様に、3層の導電膜導電膜部;M1B1a、M1B2a、M2B1a、M2B2a、M3B1a、M3B2aが配置されている。しかしながら、比較例の半導体装置においては、同層に2つの導電膜パターンが配置され、これらの間に異なる電位が印加されている。具体的には、1層目には、導電膜M1B1およびM1B2が配置され、2層目には、導電膜M2B1およびM2B2が配置され、3層目には、導電膜M3B1およびM3B2が配置されている。これらの導電膜のうち、例えば、1層目の導電膜M1B1導電膜部M1B1aは、第1電位端第1電位が印加されている導電部TAに接続され、1層目の導電膜M1B2導電膜部M1B2aは、第2電位端第2電位が印加されている導電部TBに接続されている。この場合、同層の導電膜部M1B1aおよびM1B2a間に容量Chが形成される。かかる比較例の半導体装置について、本発明者らが検討したところ、耐圧の劣化が見られた。具体的には、溝形成用絶縁膜の特性膜質が劣化し、例えば、絶縁膜経時破壊TDDB;TimeDependentDielectricBreakdownなどの絶縁耐圧不良が生じることが判明した。その原因について鋭意検討したところ、導電膜としてアルミニウムAlを用いた半導体装置については、上記耐圧の劣化が見られなかったことから、Cu埋め込みの際のCMP工程において、溝形成用絶縁膜の上面にCuイオンもしくは電子のリークパスとなるような欠陥が生じ、その欠陥が要因ではないかと考えられる。即ち、容量Chは、導電膜部M1B1a、溝形成用絶縁膜導電膜間スペースに位置する絶縁膜IG1および導電膜部M1B2aで構成されるため、溝形成用絶縁膜の上面の欠陥を介してリーク電流が流れるなどして耐圧が劣化するものと考えられる。これに対し、本実施の形態によれば、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間において縦方向に容量Cvを形成したので、導電膜M1Bを構成する複数のM1Ba間には同電位が印加される。よって、隣り合うパターン間、即ち、複数のM1Ba間には電位差が生じない。また、同層に、導電膜M1B以外の他の導電膜パターンが形成されても、当該導電膜パターンも第1電位端第1電位が印加されている導電部TAに接続されることとなり、導電膜M1Bと同電位となる。よって、同層の導電膜間の溝形成用絶縁膜の上面等にCMP工程などに起因する欠陥が生じたとしても、これらの間の耐圧を考慮する必要が無く、耐圧劣化の問題を回避することができる。また、導電膜M1B~M3Bのパターンの導電膜部M1Ba~M3Baをストライプ構造とすることで、ディシングの影響を受けにくくすることができる。このディッシングについては、後述の実施の形態2において詳細に説明する。さらに、容量を構成する導電膜M2BとM3B間に高誘電率の絶縁膜IL2B、IL3Bを用いたので、容量を大きくすることができる。また、MISFET形成領域A1の層間絶縁膜IL2A、IL3Aと異なる膜IL2B、IL3Bを用いることで、MISFET形成領域A1の層間絶縁膜に制限されることなく、容量の調整をすることができる。逆に、MISFET形成領域A1においては、相対的に低誘電率の絶縁膜IL2A、IL3Aを用いることで、配線M1A~M3A間容量を低減することができる。このように、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。製法説明次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図6~図16は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図6に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次いで、半導体基板1に素子分離領域2を形成する。例えば、半導体基板1をドライエッチングすることにより、例えば深さ300nm程度の溝素子分離溝を形成する。次いで、溝の内部側壁および底部を含む半導体基板1に溝内を埋める程度の膜厚の酸化シリコン膜をCVDChemicalVaporDeposition:化学的気相成長法などにより形成堆積する。次いで、CMP法により酸化シリコン膜を研磨することにより、溝の外部の絶縁膜を除去することにより、素子分離領域2を形成する。このような素子分離領域2の形成方法をSTIShallowTrenchIsolation法という。この他、LOCOSLocalOxidizationofSilicon法を用いて素子分離領域2を形成してもよい。ここで、半導体基板1のキャパシタ形成領域B1においては、領域全体に、素子分離領域2を形成してもよいが、素子分離領域2の配置の規則性を向上し、CMP工程でのディッシングを低減するため、図6に示すように、所定の間隔を置いて複数の素子分離領域2が配置されている。次いで、半導体基板1中にp型ウエル領域3、n型ウエル領域4nおよびp型ウエル領域4pを形成する。例えば、半導体基板1のキャパシタ形成領域B1にp型不純物例えばホウ素Bをイオン注入することによって、p型ウエル領域3を形成する。また、半導体基板1のMISFET形成領域A1のうち、pチャネル型のMISFET形成領域に、n型不純物例えばリンPまたはヒ素Asをイオン注入することによってn型ウエル領域4nを形成する。半導体基板1のMISFET形成領域A1のうち、nチャネル型のMISFET形成領域に、p型不純物例えばホウ素Bをイオン注入することによってp型ウエル領域4pを形成する。次いで、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、半導体基板1の表面すなわち素子分離領域2で規定された活性領域の表面上にゲート絶縁膜7を形成する。例えば、半導体基板1の表面を熱酸化することにより薄い酸化シリコン膜を形成し、ゲート絶縁膜7とする。この際、MISFET形成領域A1のn型ウエル領域4nおよびp型ウエル領域4pの表面だけでなく、キャパシタ形成領域B1のp型ウエル領域3の表面にも薄い酸化シリコン膜が形成されるが、この膜は、この後の処理例えば多結晶シリコン膜のパターニング工程により除去される。次いで、半導体基板1の上方にゲート電極8n、8pおよび導体パターンダミーゲート電極8dを形成する。例えば、半導体基板1の上方に導体膜として多結晶シリコン膜をCVD法などで形成し、この膜をフォトリソグラフィ法およびドライエッチング法を用いて所望の形状に加工することにより、ゲート電極8n、8pおよび導体パターン8dを形成する。このように、露光現像処理フォトリソグラフィを行い所望の形状に加工したフォトレジスト膜をマスクとして、下層の膜をエッチングすることにより下層の膜を所望の形状に加工する工程をパターニングという。上記ゲート電極8n、8pはMISFET形成領域A1のn型ウエル領域4nおよびp型ウエル領域4p上にゲート絶縁膜7を介して形成され、導体パターン8dはキャパシタ形成領域B1の素子分離領域2上に形成される。キャパシタ形成領域B1に形成される導体パターンダミーゲート電極8dは、MISFETのゲート電極としては機能しないが、MISFET形成領域A1のゲート電極8n、8pと同工程で形成された同層の導体パターンである。次いで、図7に示すように、MISFET形成領域A1のpチャネル型のMISFET形成領域に、p型の不純物をイオン注入することなどにより、ゲート電極8pの両側の半導体基板1n型ウエル領域4n中にp-型半導体領域9pを形成する。また、MISFET形成領域A1のnチャネル型のMISFET形成領域に、n型の不純物をイオン注入することなどにより、ゲート電極8nの両側の半導体基板1p型ウエル領域4p中にn-型半導体領域9nを形成する。次いで、ゲート電極8n、8pの側壁上に、サイドウォール膜SWを形成する。サイドウォール膜SWは、例えば、半導体基板1の上方に、絶縁膜として例えば酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この絶縁膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって形成する。なお、ゲート電極8n、8pの側壁上にサイドウォール膜SWを形成する際には、導体パターン8dの側壁上にも、サイドウォール膜SWが形成される。次いで、MISFET形成領域A1のpチャネル型のMISFET形成領域に、p型の不純物をイオン注入することなどにより、ゲート電極8pおよびサイドウォール膜SWの合成体の両側の半導体基板1n型ウエル領域4n中にp型半導体領域11pを形成する。また、MISFET形成領域A1のpチャネル型のMISFET形成領域に、n型の不純物をイオン注入することなどにより、ゲート電極8nおよびサイドウォール膜SWの合成体の両側の半導体基板1p型ウエル領域4p中にn型半導体領域11nを形成する。次いで、必要に応じて、MISFET形成領域A1のゲート電極8n、8p、p型半導体領域11pおよびn型半導体領域11nの上部に金属シリサイド層図示せずを形成する。例えば、ゲート電極8n、8p、p型半導体領域11pおよびn型半導体領域11nの表面を露出させ、例えばコバルトCo膜のような金属膜を堆積して熱処理することによって、金属シリサイド層を形成する。その後、未反応の金属膜は除去する。次いで、図8に示すように、半導体基板1上にゲート電極8n、8pおよび導体パターン8dを覆うように層間絶縁膜IL1をCVD法などを用いて形成する。層間絶縁膜IL1として、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜をCVD法などで形成する。層間絶縁膜IL1を成膜した段階では、下地の段差ゲート電極8n、8pおよび導体パターン8dの段差などに起因して層間絶縁膜IL1の上面に凹凸形状が形成されている。層間絶縁膜IL1の成膜後、層間絶縁膜IL1の上面表面をCMP法により研磨することにより、層間絶縁膜IL1の上面を平坦化する。これにより、MISFET形成領域A1、キャパシタ形成領域B1およびその他の領域で、層間絶縁膜IL1の上面の高さがほぼ一致する。次いで、層間絶縁膜IL1をパターニングすることにより、層間絶縁膜IL1中にコンタクトホールC1を形成する。例えば、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングして酸化シリコン膜にコンタクトホールC1を形成してから、コンタクトホールC1の底部の窒化シリコン膜をドライエッチングして層間絶縁膜IL1にコンタクトホールC1を形成する。これにより、オーバーエッチングを抑制し、精度良くコンタクトホールC1を形成することができる。次いで、コンタクトホールC1内に、プラグP1を形成する。例えば、コンタクトホールC1の内部を含む層間絶縁膜IL1上に、薄い導電性バリア膜をスパッタリング法などによって形成した後、タングステンW膜などからなる主導体をCVD法などによってコンタクトホールC1を埋める程度の膜厚で形成する。次いで、層間絶縁膜IL1上の不要な主導体膜および導電性バリア膜をCMP法またはエッチバック法などによって除去する。これにより、コンタクトホールC1内に残存して埋め込まれた主導体膜および導電性バリア膜からなるプラグP1を形成することができる。次いで、図9に示すように、プラグP1が埋め込まれた層間絶縁膜IL1上に、溝形成用絶縁膜IG1を形成する。例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる溝形成用絶縁膜IG1をCVD法などで形成する。次いで、溝形成用絶縁膜IG1をパターニングすることにより、溝形成用絶縁膜IG1に溝開口部、配線溝、導電膜溝を形成する。このエッチングの際も、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングした後、底部の窒化シリコン膜をドライエッチングすることにより、オーバーエッチングを抑制し、精度良く溝を形成することができる。この溝の形状は、配線M1Aおよび導電膜M1Bの形状に対応している図2参照。次いで、溝形成用絶縁膜IG1に形成された溝内に配線M1Aおよび導電膜M1Bを形成する。例えば、溝の内部底部および側壁上を含む溝形成用絶縁膜IG1上にバリア導体膜例えば窒化チタン膜を形成してから、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝の内部を埋め込む。次いで、溝以外の領域の銅めっき膜、シード層およびバリア導体膜をCMP法により除去し、溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線M1Aおよび導電膜M1Bを形成する。この導電膜M1Bのパターンは、図2を参照しながら説明したとおりである。このように、溝の内部に導電性膜を埋め込むことにより配線または導電膜を形成する方法をダマシン法といい、特に、プラグと配線導電膜とを別工程で形成する方法をシングルダマシン法と言う。また、後述する2層目以降の配線導電膜のように、コンタクトホールおよび溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線導電膜とを形成する方法をデュアルダマシン法と言う。次いで、配線M1Aおよび導電膜M1Bが埋め込まれた溝形成用絶縁膜IG1上に、層間絶縁膜を形成するが、本実施の形態においては、MISFET形成領域A1においては、層間絶縁膜IL2Aを、キャパシタ形成領域B1においては、層間絶縁膜IL2Aより誘電率の大きな層間絶縁膜IL2Bを形成する。例えば、図10に示すように、配線M1Aおよび導電膜M1Bが埋め込まれた溝形成用絶縁膜IG1上に、層間絶縁膜IL2Aとして、例えば、SiOC膜を形成する。このSiOC膜は、例えば、SiCH32OCH32ガスを原料としたプラズマCVD法で形成することができる。SiOC膜の誘電率は、3程度である。次いで、SiOC膜をパターニングすることにより、図11に示すように、MISFET形成領域A1にSiOC膜を残存させ、MISFET形成領域A1にのみ、比較的低誘電率の層間絶縁膜IL2Aが形成される。次いで、層間絶縁膜IL2Aおよび導電膜M1BM1Baが埋め込まれた溝形成用絶縁膜IG1上に、層間絶縁膜IL2Bとして、例えば、TEOS膜を形成する。TEOS膜は、テトラエトキシシランTetraethoxysilane、TetraEthylOrthoSilicateとも言うガスを原料としたプラズマCVD法で形成することができる。TEOS膜の誘電率は、3.9程度である。次いで、図12に示すように、TEOS膜の上部を上記SiOC膜が露出するまでCMP法などで研磨する。これにより、MISFET形成領域A1にのみ、比較的低誘電率の層間絶縁膜IL2Aを残存させ、さらに、キャパシタ形成領域B1にのみ、比較的高誘電率の層間絶縁膜IL2Bを残存させることができる。さらに、MISFET形成領域A1およびキャパシタ形成領域B1において、層間絶縁膜IL2A、IL2Bの高さをほぼ一致させる平坦化することができる。次いで、図13に示すように、層間絶縁膜IL2AおよびIL2B上に、溝形成用絶縁膜IG2を形成する。溝形成用絶縁膜IG2は、溝形成用絶縁膜IG1と同様に形成することができる。次いで、デュアルダマシン法を用いて配線M2A、導電膜M2BおよびプラグP2を形成する。例えば、溝形成用絶縁膜IG2をパターニングすることにより、溝形成用絶縁膜IG2に溝開口部、配線溝、導電膜溝を形成し、溝内を含む溝形成用絶縁膜IG2上に、第1フォトレジスト膜図示せずを堆積し、エッチバックすることにより溝を第1フォトレジスト膜で埋め込む。さらに、第1フォトレジスト膜上に後述するプラグP2の形成領域が開口した第2フォトレジスト膜図示せずを形成し、この第2フォトレジスト膜をマスクに、第1フォトレジスト膜および層間絶縁膜IL2A、IL2Bを、エッチングすることにより、コンタクトホールC2を形成する。なお、ここでは、溝を形成した後、コンタクトホールC2を形成したが、プラグP2の形成領域の溝形成用絶縁膜IG2および層間絶縁膜IL2A、IL2BをエッチングすることによりコンタクトホールC2を形成した後、溝形成用絶縁膜IG2をエッチングすることにより、溝を形成してもよい。次いで、図14に示すように、上記溝およびコンタクトホールC2内に、配線M2A、導電膜M2BおよびプラグP2を形成する。例えば、上記溝およびコンタクトホールC2の内部を含む溝形成用絶縁膜IG2上にバリア導体膜例えば窒化チタン膜を形成してから、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝およびコンタクトホールC2の内部を埋め込む。次いで、溝およびコンタクトホールC2以外の領域の銅めっき膜、シード層およびバリア導体膜をCMP法により除去し、溝およびコンタクトホールC2内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線M2A、導電膜M2BおよびプラグP2を形成する。この導電膜M2Bのパターンは、図3を参照しながら説明したとおりである。次いで、配線M2Aおよび導電膜M2Bが埋め込まれた溝形成用絶縁膜IG2上に、層間絶縁膜を形成する。MISFET形成領域A1においては、層間絶縁膜IL3Aを、キャパシタ形成領域B1においては、層間絶縁膜IL2Aより誘電率の大きな層間絶縁膜IL3Bを形成する。層間絶縁膜IL3A、IL3Bは、それぞれ層間絶縁膜IL2A、IL2Bと同様に形成することができる。例えば、図15に示すように、配線M2Aおよび導電膜M2Bが埋め込まれた溝形成用絶縁膜IG2上に、層間絶縁膜IL3Aとして、例えば、SiOC膜を形成し、SiOC膜をパターニングすることにより、MISFET形成領域A1にのみ、比較的低誘電率の層間絶縁膜IL3Aを形成する。次いで、層間絶縁膜IL3Aおよび導電膜M2BM2Baが埋め込まれた溝形成用絶縁膜IG2上に、層間絶縁膜IL3Bとして、例えば、TEOS膜を形成する。次いで、図16示すように、TEOS膜の上部を上記SiOC膜が露出するまでCMP法などで研磨する。これにより、MISFET形成領域A1にのみ、比較的低誘電率の層間絶縁膜IL3Aを残存させ、さらに、キャパシタ形成領域B1にのみ、比較的高誘電率の層間絶縁膜IL3Bを残存させることができる。さらに、MISFET形成領域A1およびキャパシタ形成領域B1において、層間絶縁膜IL3A、IL3Bの高さをほぼ一致させる平坦化することができる。次いで、図16に示すように、層間絶縁膜IL3AおよびIL3B上に、溝形成用絶縁膜IG3を形成する。溝形成用絶縁膜IG3は、溝形成用絶縁膜IG2と同様に形成することができる。次いで、デュアルダマシン法を用いて配線M3A、導電膜M3BおよびプラグP3を形成する。配線M3A、導電膜M3BおよびプラグP3は、配線M2A、導電膜M2BおよびプラグP2と同様に形成することができる。以上の工程により、MISFET形成領域A1において、上記MISFETQn、Qpおよびその上方の配線M1A~M3Aが形成され、キャパシタ形成領域B1において、導電膜M1B~M3Bを有する容量素子CPが形成される図1参照。また、容量素子CPを構成する導電膜M1B~M3Bのうち、上記導電膜M1Bおよび導電膜M3Bは、図示しないプラグや導電膜配線を介して、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M2Bは、図示しないプラグや導電膜配線を介して、第2電位端第2電位が印加されている導電部TBに接続されている。また、導電膜M1B~M3Bのうち、同じ電位が印加される導電膜例えば、上記導電膜M1Bおよび導電膜M3B間をプラグで接続し、これらにプラグを介して電位を印加してもよい。この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。なお、上記実施の形態においては、高誘電率および低誘電率の絶縁膜としてTEOS膜およびSiOC膜の組み合わせを用いたが、他の組み合わせでもよい。誘電率εが3より大きい膜としては、上記TEOS膜の他、PSIOなどが挙げられる。PSIO膜は、Pプラズマ-SiO膜であり、例えば、プラズマ下で成膜された酸化シリコン膜またはプラズマ処理された酸化シリコン膜である。また、誘電率εが3以下の膜としては、上記SiOC膜の他、SiOF膜、FSGFluorinatedSilicaGlass膜などが挙げられる。また、本実施の形態においては、層間絶縁膜IL2BおよびIL3Bを、層間絶縁膜IL2AおよびIL3Aと異なる膜を用いて形成したが、同一の層間絶縁膜をMISFET形成領域A1およびキャパシタ形成領域B1に形成した後、キャパシタ形成領域B1の層間絶縁膜に特定の処理を施すことにより、キャパシタ形成領域B1の層間絶縁膜を高誘電率化してもよい。処理としては、プラズマ処理や窒化処理、イオン注入処理などが挙げられる。実施の形態2実施の形態1においては、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間において縦方向に容量Cvを形成したが、本実施の形態においては、同層の導電膜部M1B1aおよびM1B2aで容量Chを構成するが、導電膜間を所定の距離以上離間することで、これらの間の耐圧を向上させる。本実施の形態の半導体装置を図面を参照しながら説明する。構造説明図17は、本実施の形態の半導体装置の要部断面図である。図18~図20は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図21は、本実施の形態の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。図17に示すように、本実施の形態の半導体装置は、MISFETおよび容量素子を有する半導体装置である。実施の形態1と同様に、半導体基板1は、p型の単結晶シリコンなどからなり、半導体基板1は、MISFETが形成されたMISFET形成領域A1第1領域、ロジック領域と、容量素子CPが形成されたキャパシタ形成領域B1第2領域とを有している。MISFET形成領域A1には、MISFETQn、Qpが形成され、MISFET形成領域A1とは異なる領域平面領域であるキャパシタ形成領域B1には、容量素子CPが形成されている。<MISFET>MISFET形成領域A1のpチャネル型のMISFETQpおよびnチャネル型のMISFETQnの構成は実施の形態1と同様である。それぞれ、素子分離領域2で規定された活性領域の表面に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に形成されたゲート電極8n、8pと、ゲート電極8n、8pの両側の半導体基板1中に形成されたソースドレイン用の半導体領域n型不純物拡散層、p型不純物拡散層とを有する。このソースドレイン用の半導体領域は、いわゆるLDDLightlyDopedDrain構造を有する。p型不純物拡散層は、p-型半導体領域9pと、p-型半導体領域9pよりも不純物濃度が高いp型半導体領域11pとにより構成されている。p型半導体領域11pは、ゲート電極8pおよびサイドウォール膜SWの両側のn型ウエル領域4nに配置されており、p-型半導体領域9pは、ゲート電極8pの両側のn型ウエル領域4nに配置されている。n型不純物拡散層は、n-型半導体領域9nと、n-型半導体領域9nよりも不純物濃度が高いn型半導体領域11nとにより構成されている。n型半導体領域11nは、ゲート電極8nおよびサイドウォール膜SWの両側のp型ウエル領域4pに配置されており、n-型半導体領域9nは、ゲート電極8nの両側のp型ウエル領域4pに配置されている。MISFET形成領域A1において、上記MISFETQn、Qpの上方には、実施の形態1と同様に、配線M1A~M3Aが配置されている。各配線M1A~M3Aは、銅を主成分50以上とする銅配線であって、ダマシン技術を用いて形成したダマシン配線埋め込み配線である。各配線M1A~M3A間および配線M1AとMISFETQn、Qpとの間は、プラグP1~P3で接続される。<容量素子>キャパシタ形成領域B1の容量素子CPは、実施の形態1と同様に、層間絶縁膜IL1の上方に形成された導電膜M1B~M3Bを有する。具体的には、層間絶縁膜IL1上には、導電膜M1Bとして導電膜M1B1および導電膜M1B2の2つのパターンが配置されている。この導電膜M1B上には、層間絶縁膜IL2Aが配置され、さらに、層間絶縁膜IL2A上には、導電膜M2Bとして導電膜M2B1および導電膜M2B2の2つのパターンが配置されている。また、導電膜M2B上には、層間絶縁膜IL3Aが配置され、さらに、層間絶縁膜IL3A上には、導電膜M3Bとして導電膜M3B1および導電膜M3B2の2つのパターンが配置されている。また、導電膜M1Bを構成する導電膜M1B1および導電膜M1B2の2つのパターンは、それぞれ層間絶縁膜IL1上に配置された溝形成用絶縁膜IG1中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M1BM1B1、M1B2は、上記配線M1Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG1中に配置されている。導電膜M2Bを構成する導電膜M2B1および導電膜M2B2の2つのパターンは、それぞれ層間絶縁膜IL2A上に配置された溝形成用絶縁膜IG2中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M2BM2B1、M2B2は、上記配線M2Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG2中に配置されている。導電膜M3Bを構成する導電膜M3B1および導電膜M3B2の2つのパターンは、それぞれ層間絶縁膜IL3A上に配置された溝形成用絶縁膜IG3中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M3BM2B1、M2B2は、上記配線M3Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG3中に配置されている。次いで、導電膜M1B~M3Bのパターン上面から見た平面形状について説明する。導電膜M1Bとして、図17においては、導電膜M1B1導電膜部M1B1aおよび導電膜M1B2導電膜部M1B2aの2つのパターンが示されている。図18に示すように、2つのパターンのうち、導電膜M1B1のパターンは、X方向に延在する複数の導電膜部電極部、導体部M1B1aと、Y方向に延在して複数の導電膜部電極部、導体部M1B1aの端部を連結する導電膜部連結部、導体部、引き回し部M1B1bとを有している。また、導電膜M1B2のパターンは、X方向に延在する複数の導電膜部電極部、導体部M1B2aと、Y方向に延在して複数の導電膜部電極部、導体部M1B2aの端部を連結する導電膜部連結部、導体部、引き回し部M1B2bとを有している。導電膜M1B1および導電膜M1B2は、複数の導電膜部M1B2aが、複数の導電膜部M1B1aの間に、それぞれ位置するように配置される。言い換えれば、導電膜部M1B2aと導電膜部M1B1aとが交互に配置される。導電膜部M1B2aと導電膜部M1B1aの幅Y方向の幅または寸法W2は、同じであることが好ましく、また、導電膜部M1B2aと導電膜部M1B1aとの間隔スペースS2も、同じであることが好ましい。なお、導電膜M1B1および導電膜M1B2の2つのパターンを囲むようにシールド用の導電膜を配置してもよい。導電膜M2Bとして、図17においては、導電膜M2B1導電膜部M2B1aおよび導電膜M2B2導電膜部M2B2aの2つのパターンが示されている。図19に示すように、2つのパターンのうち、導電膜M2B1のパターンは、X方向に延在する複数の導電膜部電極部、導体部M2B1aと、Y方向に延在して複数の導電膜部電極部、導体部M2B1aの端部を連結する導電膜部連結部、導体部、引き回し部M2B1bとを有している。また、導電膜M2B2のパターンは、X方向に延在する複数の導電膜部電極部、導体部M2B2aと、Y方向に延在して複数の導電膜部電極部、導体部M2B2aの端部を連結する導電膜部連結部、導体部、引き回し部M2B2bとを有している。導電膜M2B1および導電膜M2B2は、複数の導電膜部M2B2aが、複数の導電膜部M2B1aの間に、それぞれ位置するように配置される。言い換えれば、導電膜部M2B2aと導電膜部M2B1aとが交互に配置される。導電膜部M2B2aと導電膜部M2B1aの幅Y方向の幅または寸法W2は、同じであることが好ましく、また、導電膜部M2B2aと導電膜部M2B1aとの間隔スペースS2も、同じであることが好ましい。また、導電膜M2B1の複数の導電膜部M2B1aと導電膜M1B1の複数の導電膜部M1B1aとは、それぞれ平面的に重なる好ましくは同じ位置に配置され、導電膜部M2B2の複数の導電膜部M2B2aと導電膜M1B2の複数の導電膜部M1B2aとは、それぞれ平面的に重なる好ましくは同じ位置に配置されている。なお、導電膜M2B1および導電膜M2B2の2つのパターンを囲むようにシールド用の導電膜を配置してもよい。導電膜M3Bとして、図17においては、導電膜M3B1導電膜部M3B1aおよび導電膜M3B2導電膜部M3B2aの2つのパターンが示されている。図20に示すように、導電膜M3B1および導電膜M3B2のパターンは、それぞれ導電膜M1B1および導電膜M1B2のパターンと同じである。即ち、2つのパターンのうち、導電膜M3B1のパターンは、X方向に延在する複数の導電膜部電極部、導体部M3B1aと、Y方向に延在して複数の導電膜部電極部、導体部M3B1aの端部を連結する導電膜部連結部、導体部、引き回し部M3B1bとを有している。また、導電膜M3B2のパターンは、X方向に延在する複数の導電膜部電極部、導体部M3B2aと、Y方向に延在して複数の導電膜部電極部、導体部M3B2aの端部を連結する導電膜部連結部、導体部、引き回し部M3B2bとを有している。導電膜M3B1および導電膜M3B2は、複数の導電膜部M3B2aが、複数の導電膜部M3B1aの間に、それぞれ位置するように配置される。言い換えれば、導電膜部M3B2aと導電膜部M3B1aとが交互に配置される。導電膜部M3B2aと導電膜部M3B1aの幅Y方向の幅または寸法W2は、同じであることが好ましく、また、導電膜部M3B2aと導電膜部M3B1aとの間隔スペースS2も、同じであることが好ましい。また、導電膜M3B1および導電膜M3B2のパターンは、それぞれ導電膜M1B1および導電膜M1B2のパターンと同じであるため、導電膜M3B1の複数の導電膜部M3B1aと導電膜M2B1の複数の導電膜部M2B1aとは、それぞれ平面的に重なる好ましくは同じ位置に配置され、導電膜M3B2の複数の導電膜部M3B2aと導電膜M2B2の複数の導電膜部M2B2aとは、それぞれ平面的に重なる好ましくは同じ位置に配置されている。なお、導電膜M3B1および導電膜M3B2の2つのパターンを囲むようにシールド用の導電膜を配置してもよい。また、図21に示すように、上記導電膜M1B1、M1B2、導電膜M2B1、M2B2および導電膜M3B1、M3B2のうち、上記導電膜M1B2、M2B1およびM3B2は、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M1B1、M2B2およびM3B1は、第2電位端第2電位が印加されている導電部TBに接続されている。第1電位と第2電位は異なる電位である。言い換えれば、上記導電膜M1B2、M2B1およびM3B2には、第1電位が印加され、導電膜M1B1、M2B2およびM3B1には、第2電位が印加される。このように、電位を印加することにより、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間において縦方向に容量Cvが形成されるとともに、同層の導電膜M1B1とM1B2、M2B1とM2B2、M3B1とM3B2との間において横方向にも容量Chを得ることができる。この場合、隣り合うパターン間、即ち、M1B1aとM1B2a、M2B1aとM2B2a、およびM3B1aとM3B2a間には電位差が生じることとなる。ここで、本実施の形態においては、上記間隔スペースS2を0.14μm以上とすることが好ましい。即ち、導電膜部M1B2aと導電膜部M1B1aとの間隔スペースS2、導電膜部M2B2aと導電膜部M2B1aとの間隔スペースS2、およびまた、導電膜部M3B2aと導電膜部M3B1aとの間隔スペースS2を0.14μm以上とする。このように、同層の導電膜M1B1とM1B2、M2B1とM2B2、M3B1とM3B2との間において横方向にも容量Chを得ることで、容量を大きく確保することができる。また、実施の形態1において詳細に説明した耐圧の劣化に対しても、導電膜部間の間隔スペースS2を所定の距離以上とすることで、耐圧を確保することができる。本発明者の検討によれば、銅埋め込み配線よりなるW2=0.14μm、S2=0.14μmの容量素子CPについて、信頼性についてTDDB評価を行ったところ、5.5Vの印加電圧で、100ppmの欠陥が生じるまでの寿命信頼性基準1は、2.4×104年の良好な結果を得た。また、20Vの印加電圧でも、100ppmの欠陥が生じるまでの寿命信頼性基準1は、1.7×105時間の良好な結果を得た。また、0.1ppmの欠陥が生じるまでの寿命信頼性基準2は、5.5Vの印加電圧で、4.1×103年の良好な結果を得た。また、20Vの印加電圧でも、2.8×104時間の良好な結果を得た。このように、信頼性基準1において、10年以上、信頼性基準2において、60時間以上の基準を満たすことが判明した。このように、導電膜部間の間隔スペースS2を所定の0.14μm以上とすることで、耐圧を向上させ、横方向にも容量Chを得ることができるなど、半導体装置の性能を向上させることができる。また、容量Cvを大きくするためには、導電膜M1BとM2Bとの対向面積を大きくすればよい。言い換えれば、導電膜M1BとM2B2の形成面積を大きくすればよい。しかしながら、導電膜の形成面積を大きく、例えば、導電膜部M1B1aやM2B1aなどの幅W2を大きくした場合、ディッシングが生じ、装置特性が劣化する。配線幅と配線高さディシング量との関係を図29に示す。縦軸は、配線高さμm、横軸は、配線幅μmである。図29に示すとおり、配線幅が大きくなるにしたがって、配線高さが小さくなる。例えば、配線幅が6μm以下であれば、細線幅での配線高さから10程度の減少で抑えられ配線高さのプロセスばらつきの範囲内とすることができる。これにより、各導電膜部M1B1a~M3B1aの幅W2は、6μm以下とすることが好ましい。Cu占有率に対するエロージョン量の関係を図30に示す。縦軸は、エロージョン量nm、横軸は、Cu占有率である。図30に示すとおり、占有率が大きくなるにつれて、エロージョン量削れ量が大きくなる。よって、導電膜部の良好な占有率については、エロージョン量低減の観点から低占有率が望ましい。即ち、MISFET形成領域A1ロジック部のような密配線部では例えば占有率が図30に示す80程度になり、配線が30nm程度削れてしまう。これに対し、キャパシタ形成領域B1では導電膜の削れが容量に影響することから、少なくとも安定領域である60以下の占有率に抑えることが望ましい。なお、占有率は、W2/S2W2×100の式で表すことができる。製法説明次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図22~図24は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の製造工程は、実施の形態1とほぼ同様であり、各導電膜M1B~M3Bがそれぞれ2つのパターンよりなり、層間絶縁膜IL2、IL3がMISFET形成領域A1およびキャパシタ形成領域B1に延在している点が主な相違点である。図22に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次いで、実施の形態1と同様に半導体基板1に素子分離領域2を形成する。ここで、半導体基板1のキャパシタ形成領域B1においては、領域全体に、素子分離領域2を形成してもよいが、素子分離領域2の配置の規則性を向上し、CMP工程でのディッシングを低減するため、図22に示すように、所定の間隔を置いて複数の素子分離領域2が配置されている。次いで、実施の形態1と同様に、半導体基板1中にp型ウエル領域3、n型ウエル領域4nおよびp型ウエル領域4pを形成する。次いで、実施の形態1と同様に、MISFET形成領域A1にpチャネル型のMISFETQpおよびnチャネル型のMISFETQnを形成するとともに、キャパシタ形成領域B1に導体パターンダミーゲート電極8dおよびサイドウォール膜SWを形成する。次いで、図23に示すように、半導体基板1上にゲート電極8n、8pおよび導体パターン8dを覆うように層間絶縁膜IL1をCVD法などを用いて形成する。層間絶縁膜IL1は、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる。層間絶縁膜IL1を成膜した段階では、下地の段差ゲート電極8n、8pおよび導体パターン8dの段差などに起因して層間絶縁膜IL1の上面に凹凸形状が形成されている。層間絶縁膜IL1の成膜後、層間絶縁膜IL1の上面表面をCMP法により研磨することにより、層間絶縁膜IL1の上面を平坦化する。これにより、MISFET形成領域A1、キャパシタ形成領域B1およびその他の領域で、層間絶縁膜IL1の上面の高さがほぼ一致する。次いで、実施の形態1と同様に、層間絶縁膜IL1中にプラグP1を形成し、プラグP1が埋め込まれた層間絶縁膜IL1上に、溝形成用絶縁膜IG1を形成し、シングルダマシン法を用いて、溝形成用絶縁膜IG1中に配線M1Aおよび導電膜M1Bを形成する。この導電膜M1Bのパターンは、図18を参照しながら説明したとおりである。即ち、導電膜M1Bとして、導電膜M1B1および導電膜M1B2の2つのパターンが形成される。次いで、配線M1Aおよび導電膜M1Bが埋め込まれた溝形成用絶縁膜IG1上に、層間絶縁膜IL2を形成する。例えば、層間絶縁膜IL2として、TEOS膜をCVD法などで形成し、その表面をCMP法などで研磨することにより、平坦化する。次いで、実施の形態1と同様に、層間絶縁膜IL2上に、溝形成用絶縁膜IG2を形成し、デュアルダマシン法を用いて配線M2A、導電膜M2BおよびプラグP2を形成する。この導電膜M2Bのパターンは、図19を参照しながら説明したとおりである。即ち、導電膜M2Bとして、導電膜M2B1および導電膜M2B2の2つのパターンが形成される。次いで、図24に示すように、配線M2Aおよび導電膜M2Bが埋め込まれた溝形成用絶縁膜IG2上に、層間絶縁膜IL3を、例えば、層間絶縁膜IL2と同様に形成する。次いで、実施の形態1と同様に、層間絶縁膜IL3上に、溝形成用絶縁膜IG3を形成し、デュアルダマシン法を用いて配線M3A、導電膜M3BおよびプラグP3を形成する。この導電膜M3Bのパターンは、図20を参照しながら説明したとおりである。即ち、導電膜M3Bとして、導電膜M3B1および導電膜M3B2の2つのパターンが形成される。以上の工程により、MISFET形成領域A1において、上記MISFETQn、Qpおよびその上方の配線M1A~M3Aが形成され、キャパシタ形成領域B1において、導電膜M1B~M3Bを有する容量素子CPが形成される。また、容量素子CPを構成する導電膜M1B~M3Bのうち、即ち、導電膜M1B1、M1B2、導電膜M2B1、M2B2および導電膜M3B1、M3B2のうち、導電膜M1B2、M2B1およびM3B2は、図示しないプラグや導電膜配線を介して、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M1B1、M2B2およびM3B1は、図示しないプラグや導電膜配線を介して、第2電位端第2電位が印加されている導電部TBに接続されている。また、導電膜M1B~M3Bのうち、同じ電位が印加される導電膜例えば、上記導電膜M1Bおよび導電膜M3B間をプラグで接続し、これらにプラグを介して電位を印加してもよい。この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。実施の形態3本実施の形態においては、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間において縦方向に容量Cvを形成し、さらに、配線幅または占有率を所定の条件とすることで、装置特性を向上させる。本実施の形態の半導体装置を図面を参照しながら説明する。構造説明図25は、本実施の形態の半導体装置の要部断面図である。図26は、本実施の形態の半導体装置の構成を概念的に示す断面図である。図25に示すように、本実施の形態の半導体装置は、MISFETおよび容量素子を有する半導体装置である。実施の形態1と同様に、半導体基板1は、p型の単結晶シリコンなどからなり、半導体基板1は、MISFET形成領域A1第1領域、ロジック領域と、キャパシタ形成領域B1第2領域とを有している。MISFET形成領域A1には、MISFETQn、Qpが形成され、MISFET形成領域A1とは異なる領域平面領域であるキャパシタ形成領域B1には、容量素子CPが形成されている。<MISFET>MISFET形成領域A1のpチャネル型のMISFETQpおよびnチャネル型のMISFETQnの構成は実施の形態1と同様である。それぞれ、素子分離領域2で規定された活性領域の表面に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に形成されたゲート電極8n、8pと、ゲート電極8n、8pの両側の半導体基板1中に形成されたソースドレイン用の半導体領域n型不純物拡散層、p型不純物拡散層とを有する。このソースドレイン用の半導体領域は、いわゆるLDDLightlyDopedDrain構造を有する。p型不純物拡散層は、p-型半導体領域9pと、p-型半導体領域9pよりも不純物濃度が高いp型半導体領域11pとにより構成されている。p型半導体領域11pは、ゲート電極8pおよびサイドウォール膜SWの両側のn型ウエル領域4nに配置されており、p-型半導体領域9pは、ゲート電極8pの両側のn型ウエル領域4nに配置されている。n型不純物拡散層は、n-型半導体領域9nと、n-型半導体領域9nよりも不純物濃度が高いn型半導体領域11nとにより構成されている。n型半導体領域11nは、ゲート電極8nおよびサイドウォール膜SWの両側のp型ウエル領域4pに配置されており、n-型半導体領域9nは、ゲート電極8nの両側のp型ウエル領域4pに配置されている。MISFET形成領域A1において、上記MISFETQn、Qpの上方には、実施の形態1と同様に、配線M1A~M3Aが配置されている。各配線M1A~M3Aは、銅を主成分50以上とする銅配線であって、ダマシン技術を用いて形成したダマシン配線埋め込み配線である。各配線M1A~M3A間および配線M1AとMISFETQn、Qpとの間は、プラグP1~P3で接続される。<容量素子>キャパシタ形成領域B1の容量素子CPは、実施の形態2と同様に、層間絶縁膜IL1の上方に形成された導電膜M1B~M3Bを有する。具体的には、層間絶縁膜IL1上には、導電膜M1Bが配置されている。この導電膜M1B上には、層間絶縁膜IL2が配置され、さらに、層間絶縁膜IL2上には、導電膜M2Bが配置されている。また、導電膜M2B上には、層間絶縁膜IL3が配置され、さらに、層間絶縁膜IL3上には、導電膜M3Bが配置されている。また、導電膜M1Bは、層間絶縁膜IL1上に配置された溝形成用絶縁膜IG1中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M1Bは、上記配線M1Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG1中に配置されている。導電膜M2Bは、層間絶縁膜IL2上に配置された溝形成用絶縁膜IG2中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M2Bは、上記配線M2Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG2中に配置されている。導電膜M3Bは、層間絶縁膜IL3上に配置された溝形成用絶縁膜IG3中に配置された銅を主成分とする埋め込み配線ダマシン配線である。即ち、この導電膜M3Bは、上記配線M3Aと同層に位置する。言い換えれば、同じ溝形成用絶縁膜IG3中に配置されている。次いで、導電膜M1B~M3Bのパターン上面から見た平面形状について説明する。導電膜M1Bのパターン上面から見た平面形状は、実施の形態1の導電膜M1Bと同じである。即ち、X方向に延在する複数の導電膜部電極部、導体部M1Baと、Y方向に延在して複数の導電膜部電極部、導体部M1Baの端部を連結する導電膜部連結部、導体部、引き回し部M1Bbとを有している図2参照。このような形状を櫛歯形状ということがある。導電膜部M1Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M1Baの間隔スペースS1も、同じであることが好ましい。なお、上記X方向とY方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜M1Bのパターンを囲むようにシールド用の導電膜を配置してもよい。また、導電膜M2Bのパターン上面から見た平面形状は、X方向に延在する複数の導電膜部電極部、導体部M2Baと、Y方向に延在して複数の導電膜部電極部、導体部M2Baの端部を連結する導電膜部連結部、導体部、引き回し部M2Bbとを有している。導電膜部M2Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M2Baの間隔スペースS1も、同じであることが好ましい。また、導電膜部M2Baの幅W1は、導電膜部M1Baの幅W1と同じである。また、導電膜部M2Baの間隔スペースS1も、導電膜部M1Baの間隔S1と同じである。さらに、導電膜M2Bと導電膜M1Bは、それぞれ平面的に重なる好ましくは同じ位置に好ましくは同じ平面寸法で配置されている。また、導電膜M3Bのパターンを囲むようにシールド用の導電膜を配置してもよい。また、導電膜M3Bのパターン上面から見た平面形状は、X方向に延在する複数の導電膜部電極部、導体部M3Baと、Y方向に延在して複数の導電膜部電極部、導体部M3Baの端部を連結する導電膜部連結部、導体部、引き回し部M3Bbとを有している図4参照。導電膜部M3Baの幅Y方向の幅または寸法W1は、同じであることが好ましく、また、導電膜部M3Baの間隔スペースS1も、同じであることが好ましい。また、導電膜部M3Baの幅W1は、導電膜部M1Baの幅W1と同じである。また、導電膜部M3Baの間隔スペースS1も、導電膜部M1Baの間隔S1と同じである。さらに、導電膜M3B、導電膜M2Bと導電膜M1Bは、それぞれ平面的に重なる好ましくは同じ位置に好ましくは同じ平面寸法で配置されている。また、導電膜M3Bのパターンを囲むようにシールド用の導電膜を配置してもよい。また、図26に示すように、上記導電膜M1B、導電膜M2Bおよび導電膜M3Bのうち、上記導電膜M1B、および導電膜M3Bは、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M2Bは、第2電位端第2電位が印加されている導電部TBに接続されている。第1電位と第2電位は異なる電位である。言い換えれば、上記導電膜M1B、および導電膜M3Bには、第1電位が印加され、導電膜M2Bは、第2電位が印加される。このように、電位を印加することにより、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間に容量が形成される図26のCv参照。ここで、本実施の形態においては、各導電膜部M1B1a~M3B1aの幅W2は、6μm以下とすることが好ましい。このように、導電膜部の幅を設定することにより、実施の形態2で詳細に説明したように、ディシング量を低減することができる。また、本実施の形態においては、導電膜部の占有率W1/S1W1×100を、60以下とすることが好ましい。このように、導電膜部の占有率を設定することにより、実施の形態2で詳細に説明したように、エロージョンを低減することができる。また、上記間隔スペースS2を0.14μm以上としてもよい。本実施の形態においては、導電膜M1Bと導電膜M2B、導電膜M2Bと導電膜M3Bとの間において縦方向に容量Cvを形成しているため、各導電膜部M1B1a~M3B1a間には、同じ電位が印加されるが、ディシング量低減の観点から、間隔スペースS2を大きくすることが好ましい。製法説明本実施の形態の半導体装置の製造工程については、導電膜M1B~M3Bのパターン上面から見た平面形状が異なる他は、実施の形態2と同様であるため、その詳細な説明を省略する。例えば、実施の形態2と同様に、半導体基板半導体ウエハ1に素子分離領域2を形成し、次いで、半導体基板1中にp型ウエル領域3、n型ウエル領域4nおよびp型ウエル領域4pを形成する。次いで、MISFET形成領域A1にpチャネル型のMISFETQpおよびnチャネル型のMISFETQnを形成するとともに、キャパシタ形成領域B1に導体パターンダミーゲート電極8dおよびサイドウォール膜SWを形成する。次いで、半導体基板1上にゲート電極8n、8pおよび導体パターン8dを覆うように層間絶縁膜IL1を形成し、層間絶縁膜IL1中にプラグP1を形成する。次いで、層間絶縁膜IL1上の溝形成用絶縁膜IG1中に配線M1Aおよび導電膜M1Bを形成する。次いで、溝形成用絶縁膜IG1上に、層間絶縁膜IL2を形成し、この層間絶縁膜IL2上に溝形成用絶縁膜IG2を形成した後、デュアルダマシン法を用いて配線M2A、導電膜M1BおよびプラグP2を形成する。次いで、溝形成用絶縁膜IG2上の層間絶縁膜IL3および溝形成用絶縁膜IG3を形成し、デュアルダマシン法を用いて配線M3A、導電膜M3BおよびプラグP3を形成する。以上の工程により、MISFET形成領域A1において、上記MISFETQn、Qpおよびその上方の配線M1A~M3Aが形成され、キャパシタ形成領域B1において、導電膜M1B~M3Bを有する容量素子CPが形成される。また、容量素子CPを構成する導電膜M1B~M3Bのうち、上記導電膜M1Bおよび導電膜M3Bは、図示しないプラグや導電膜配線を介して、第1電位端第1電位が印加されている導電部TAに接続され、導電膜M2Bは、図示しないプラグや導電膜配線を介して、第2電位端第2電位が印加されている導電部TBに接続されている。また、導電膜M1B~M3Bのうち、同じ電位が印加される導電膜例えば、上記導電膜M1Bおよび導電膜M3B間をプラグで接続し、これらにプラグを介して電位を印加してもよい。この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。実施の形態4上記実施の形態で説明した半導体装置MISFET、CPの適用箇所に制限はないが、例えば、非接触型ICカードなどの非接触電子装置に用いることができる。非接触電子装置は、半導体装置ICチップ、IC及びアンテナを搭載しており、リーダライタ装置R/Wと半導体装置ICチップとの間で情報の交換を行う。例えば、非接触電子装置が保持しているデータの送信、リーダライタ装置から送信されたデータの保持などを行うことができる。この非接触電子装置の内部には、電源が設けられておらず、電磁誘導により動作電圧電源電圧を生成している。例えば、リーダライタ装置R/W側のアンテナコイルに電流を流すと、交流磁界が発生する。この磁界の中に非接触電子装置をかざすと、非接触電子装置側のアンテナコイルに交流電圧が誘起され、この交流電圧を直流電圧に変換し動作電圧として用いることで、半導体装置ICチップを動作させることができる。例えば、動作電圧電源電圧を生成するための共振容量を他のロジック回路などとともにICチップ内に形成する場合がある。図27は、非接触電子装置の構成例を示す図である。図示するように、非接触電子装置は、半導体装置ICチップ、図27の破線で囲んだ領域およびアンテナコイルを有している。ICチップ内には、共振容量CP1、送受信回路、インバータ、レギュレータReg.、ブーストBoost、CPU、メモリなどが配置されている。アンテナ及びアンテナコイルは、リーダライタ装置R/Wから供給される高周波信号を受信し、高周波の交流信号を生成する。交流信号は、共振容量CP1や整流回路および平滑容量などからなる電源回路図示せずを介して、交流信号を整流し、平滑化した、電源電圧VDDを生成する。電源電圧VDDの調整のため、所定の電圧以上にならないように制御するレギュレータReg.や、昇圧を行うブーストBoostが用いられる。この電源電圧VDDにより、メモリへのデータ書込みや消去などの動作がなされる。また、送受信回路からのデータ信号に基づき、メモリとCPUとの間においてデータの読み出しや書込みが成される。上記ICチップにおいては、前述したように、共振容量CP1や送受信回路等が領域A内に形成されている。この共振容量CP1として上記実施の形態1の容量を用い、また、送受信回路等を構成するロジック回路等として、上記実施の形態のMISFETを用いることができる。特に、非接触電子装置においては、微細な領域に効率よく、また、高精度に容量を形成する必要があり、上記実施の形態を用いて好適である。また、共振回路として用いられる容量は、30V程度の高耐圧が要求され場合があり、よって、高耐圧化が可能な上記実施の形態を用いて好適である。なお、上記実施の形態の非接触型ICカードへの適用は一例にすぎず、高信頼な容量素子を備えたマイコン製品などに広く適用可能である。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。