"カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。カルコゲナイド配線と、前記カルコゲナイドの両端をそれぞれソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。抵抗変化材料配線と、前記抵抗変化材料の両端の各々に一端を接続した第1、第2の金属配線と、前記第1の金属配線の他端をソースに、前記第2の金属配線の他端をドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成することを特徴とする抵抗変化メモリ。前記カルコゲナイド配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記カルコゲナイド配線の両端を結ぶ方向は、ビット線の配線方向と並行であることを特徴とする請求項1または請求項2記載の相変化メモリ。前記抵抗変化材料配線は、前記セルトランジスタのゲート上に絶縁膜を介して形成し、前記抵抗変化材料配線の両端を結ぶ方向は、ビット線の配線方向と並行であることを特徴とする請求項3記載の抵抗変化メモリ。前記ヒーターとなる抵抗配線の両端を結ぶ方向は、ビット線の配線方向と垂直であることを特徴とする請求項4記載の相変化メモリ。前記第1の金属配線の両端を結ぶ方向は、ビット線の配線方向と垂直であることを特徴とする請求項5記載の相変化メモリ。前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成後、前記カルコゲナイド配線が形成されることを特徴とする請求項1または請求項6記載の相変化メモリ。前記カルコゲナイド配線が、前記セルトランジスタのゲート上に形成され、その後、前記セルトランジスタのゲート側壁にヒーターとなる抵抗素子を形成されることを特徴とする請求項1記載または請求項6記載の相変化メモリ。前記カルコゲナイド配線の抵抗が2のN乗Nは1以上の自然数の種類で記憶され、Nビットが1個の前記カルコゲナイド配線に記憶されることを特徴とする請求項1、請求項8または請求項9いずれか一項の記載の相変化メモリ。読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出すことを特徴とする請求項1または請求項2記載の相変化メモリ。書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流量と、電流を流す時間に違いをつけて、選択したメモリセルのカルコゲナイド配線のアモルファス状態、結晶状態への遷移を実現することを特徴とする請求項1または請求項2記載の相変化メモリ。読み出し動作時、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に電位差を付け、メモリセルに流れる電流の違いにより、セルデータを読み出すことを特徴とする請求項3または請求項7記載の抵抗変化メモリ。書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流量に違いをつけて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現することを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。書きこみ動作、選択したメモリセルストリングの選択したセルに接続されるワード線をLOW、選択したメモリセルストリングの選択したセルに接続されるワード線をHIGH、選択したメモリセルストリングのブロック選択線をHIGHとし、ソース線とビット線間に流れる電流の流れる極性を変えて、選択したメモリセルの抵抗変化材料の低抵抗、高抵抗への遷移を実現することを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。前記カルコゲナイド材料は、Ge、Sb、Te少なくとも2つの原子を含む材料であることを特徴とする請求項1、請求項2、または請求項6いずれか一項記載の相変化メモリ。前記抵抗変化材料は、NiO、WOx、HfO2、ZnO2、TiON、PrCaMnO3、Ag-GeSe、Cu-GeSe、TaOx、FeO、GeO、STO、CuSiOのいずれかを含む材料であることを特徴とする請求項3、または請求項7記載の抵抗変化メモリ。前記カルコゲナイド材料の成膜厚みは3nm未満であることを特徴とする請求項1、または請求項2記載の相変化メモリ。前記セルトランジスタは、Siウエハーに対して水平と垂直方向にチャネルを形成することを特徴とする請求項1、または請求項2記載の相変化メモリ。前記第1の金属配線と前記第2の金属配線とは、同一の材料であることを特徴とする請求項3記載の抵抗変化メモリ。相変化材料配線、抵抗変化材料配線の書き込み電流Set、Reset電流、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供する。本実施形態によれば相変化メモリは、カルコゲナイド配線と、前記カルコゲナイド配線の両端の各々に一端を接続したヒーターとなる抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルを構成し、前記メモリセルの前記ソース、ドレインに対して複数直列接続し、前記複数直列接続の一端を、ソースに接続し、ドレインをビット線に接続したブロック選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記ブロック選択トランジスタのゲートとブロック選択線に接続したものからメモリセルストリングを構成し、前記メモリセルストリングを複数配設してメモリセルアレイを構成する。まず図37~図41を用いて本実施形態に対応する比較例について説明する。図37に、比較例に係るPRAMのセル構成を示す。セルトランジスタをONすることによりビット線BLとソース線SL間に電流を流すと、高抵抗素子のHeaterで熱が発生し、このHeaterに接するカルコゲナイドガラスGST:Ge2Sb2Te5を融解し、状態を遷移させるメカニズムである。高温高電流で融解し高速で冷やす電流を止めるとアモルファス状態Reset動作になり、比較的低い高温低電流で融解しゆっくり冷やす電流を除々に減らすと結晶化するSet動作。これにより読み出し時、BL-SL間に流れる電流が多い低抵抗=結晶状態場合と、少ない場合高抵抗=アモルファスで、0、1情報の判断をする。この場合、例えばReset電流が200uAと非常に多い。この様にReset電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、図38aに示すように、BipolarTransistorや、Diodeの選択素子を用いることができる。Reset電流が大きいとビット線、ソース線の抵抗でのIRドロップ電圧が大きく、メモリセルアレイサイズも大きくできないし、Chipの総電流の制限により、一度に読み書きできるビット数も制限され、Read/Writeバンド幅も小さくなる欠点がある。この問題を解決するため、図38bに示すように、Heater素子を側壁形成する方法がある。これによりHeater素子の熱密度があがり、高温化しやすく低電流化しやすい。しかしながら、HeaterはSputter等で側壁形成出来、薄膜化しやすいが、CVD等で形成する相変化素子であるGST膜はこれに接しているので、図37のように半球状に広がり熱伝導が3次元に広がり高温化し難く、Reset電流が大きくなるおそれがある。この問題を解決する方法として、図38cに示すように、Heater素子、GST素子の両方を微細なコンタクト中にCVDで埋め込む方法がある。しかしながら、コンタクトサイズが設計ルールで決まり、Heater、GST膜の断面積を小さくして、低電流で高温を発生させるのに限界がある。又、小さいコンタクトにCVDでGST膜を埋め込むのも限界がある問題がある。又、Heater断面積を小さくすると、断面積に比例してGSTのReset電流が減るわけではない。図39のPoolFrankelの改善モデルに示すように、Heaterを微細化しても、GSTの半球のサイズが小さくなるが、電流が流れる方向でのGSTの厚みも小さくなるためHoppingするPathが増え、この効果で、書き込み、読み出し電流が増え、それほど電流は減らない。これにより、リセット電流Iresetは、実験的にはHeater断面積の10の0.576乗に比例している。よって、桁違いに断面積を小さくしないと、低Reset電流化は実現出来ない。この問題を解決する1つの手段として、図40に示すように、GST膜を薄膜で形成し、左右にHeater素子TiNを形成する方法がある。これにより、薄膜を形成するだけで容易にGSTも抵抗を上げることが出来る。しかしながら、構造上TiNのHeater素子上にGST膜が形成する必要がある点、ビット線からのGST/TiN膜へのコンタクト、GST/TiN膜直下にトランジスタのソース、ドレインコンタクトを形成する必要があり、GST/TiN膜の薄膜化は厳しく、結局Heaterの熱密度が上がらない恐れがある。更に、メモリセルの構造上、配線の幅、スペースをFとすると、原理的には6F23Fx2Fサイズのメモリセルになるが、ビット線からのコンタクトのGST/TiNへの合わせ余裕、及び両TiN膜とソース、ドレインとの接続コンタクトの領域が必要になり、コンタクトとゲート間距離をF必要になると、2Fx4F=8F2の大きなサイズのセルになってしまう。更にHeaterの厚みを薄く出来ないため、セルReset電流が下げられず、大きなReset電流が必要であり、Reset電流を流すセルトランジスタでセルサイズが決まってしまう問題が発生する。図41はその他、Heater素子を横方向に配置する例を示す。Heaterは横方向に電流を流すため、薄膜化出来るが、GST膜は半球状部分が結晶、アモルファス間を遷移するため、結局、図38bは同じ効果でしかなくReset電流は大きい。更に、横方向に、TopElectrodeTEまで、配置する必要があるため、相当セルサイズは大きくなってしまう。もちろん、これら構造をRRAMに適用しても同じことが起こり、比較例のRRAMにおいてもReset電流が大きい問題が発生する可能性がある。以上述べたように、比較例のPRAMRRAMにおいては、GST膜、Heater素子の電流が流れる方向の断面積を小さくすることが出来ず、Reset、Reset電流、Read電流が大きくなり、Scalingが困難な問題が存在していた。以下、本実施形態につき図面を参照して説明する。第1の実施形態以下、図面を参照として、第1の実施形態を示す。図1は第1の実施形態を示す、メモリセルストリングの回路図を示す。可変抵抗記述は、カルコゲナイドガラスGST:Ge2Sb2Te5からなる相変化抵抗素子を示し、この相変化抵抗素子の両側には、電流を通すと熱を発生させるHeaterとなる抵抗素子、この抵抗素子の両端は、セルトランジスタのソース、ドレインに接続されて、1個のメモリセルを構成する。ゲートはワード線WLiに接続される。このメモリセルを複数直列接続し、一端をブロック選択トランジスタを介して、ビット線BLに接続し、他端はソース線SLに接続される。ブロック選択トランジスタのゲートはブロック選択線に接続される。セルの直列数はこの例では4であるが、1、2、8、16、32、64、128、256やその他の数値でも良い。GSTは、少なくともGe、Sb、Teの内2つの原子が含まれておれば良い。更にNやその他の不純物Dopeも可能である。図2は第1の実施形態例を示す、メモリセルストリングの構造図を示す。ワード線であるセルトランジスタのゲート電極配線WLiの側壁及び、セルトランジスタのソース、ドレンンの拡散層AA部分に、薄膜のHeater素子を成膜する。TiN、W等の高抵抗材料を成膜し、ワード線方向のSTI部はリソで加工し除去する。その後、ワード線間を絶縁膜で埋め込む。その後、ゲートの絶縁膜上部のHeater素子やその上の絶縁膜はCMP等や、異方性Etchingで除去し、側壁端にHeater素子を取り出す。その後、平坦な状態で、カルコゲナイドガラスをCVD、MOCVD、Sputter等で薄膜積層させる。その後、メモリセル部分以外のカルコゲナイドは、リソ加工で除去する。その後、W等でコンタクトを形成し、W等の金属配線でソース線、ビット線の繋ぎPADを作る。その後、コンタクトを形成後、ビット線をCu/Al等のM1配線等で形成する。その上の配線M2、M3...等が任意である。カルコゲナイドの厚み、Wの厚みは十分な低電流で融点化させるため3nm未満が望ましい。図2の下部図に示す様に、実際のメモリセルサイズは、ワード線方向はAAの幅とSTI幅の2F、ビット線方向はゲートGCのピッチで決まり2Fで、計4F2サイズのメモリセルが容易に実現出来る。Heater層の厚みが薄いので、これが実現出来る訳である。図3~図7は、第1実施形態例を示す、メモリセルストリングの動作例である。図3は、第1実施形態のPRAMの読み出し動作例である。スタンドバイ時は、ブロック選択線BSがLOWであれば問題無い。斜線はどのような状態でも良いことを示す。ワード線は全てHIGH、LOWでも良い。HIGHである方がセルトランジスタを全てON出きるのでより望ましいがLOWでも問題ない。ワード線WLiがHIGHの時、ビット線BL、ソース線SLも任意であるが、VSSより上であるが、少し高いVINT1の電圧にするのが望ましい。これはセルトランジスタに印加されるストレスを緩和出きるからである。読み出し動作時、選択したセルのワード線WL2をLOWに下げ、他のWL0、1、3をHIGHのままにしておき、ソース線SLをVSSに下げ、ブロック選択線BSをHIGHに上げる。すると、選択したセルストリングの非選択セルのセルトランジスタはONしているため、非選択セルのGST膜と、Hearter抵抗素子には電圧がわずかしか印加されず、大部分は、セルトランジスタをOFFしてある選択したセルのGST膜と、Hearter抵抗素子に電圧が印加され、これらに電流が流れる。この時GST膜の状態がアモルファス状態で抵抗が高いとビット線BLから電流が少ししか流れずBLはHIGH状態を保ち、GST膜の状態が結晶状態で抵抗が低いとビット線BLから電流が多く流れBLはLOW状態になる。この差をビット線端に接続してあるセンスアンプ回路で増幅し、1データであるか、0データであるかを判断する。通常相変化素子は2桁程度の抵抗差も持ち、十分に、書込んである1、0情報を読み出せる。この時ビット線BLとソース線SLの電位差は、Heaterの熱により情報が変化しない程度に低い電圧に抑える。熱はIxRxRに比例するためである。このメモリのほかの特徴は、ブロック選択線BSを選択しても、BL-SL間に電圧を印加しなければ、セルデータは読み出されない点である。一つの方法は、Standby時、WL、SL、BSをLOWにしておき、動作時、SLをLOWのままBSをHIGHにして、選択するBLのみHIHGにすれば、非選択BLは電流がながれずOKとなる。もう一つの例は、Standby時、WL=HIGH、SL=VINT1、BS=LOWにしておき、動作時、非選択BLをLOWにして、選択BSをHIGH、選択SLをLOWにすれば、選択ワード線、選択BLのセルにのみ読み出される。図4は、本実施形態のPRAMの書き込み動作例である。Standby時は、Readと同様に各種状態が許される。動作時は、選択セルのワード線のみLOWにして、選択ソース線SLをLOWにして、選択BSをHIGHにして、非Programのビット線はLOWのままで、選択BLの内、GST膜をアモルファス化して、高抵抗化Reset化したいセルに対しては、100ns程度短期間だけBLをVINT3と最も高くする。これにより選択したセルのGST膜と両端のHEATERにのみ大きな電流が流れ、Heaterのジュール熱によりGST膜を融解し、その後急激にBLをLOWして急冷却し、アモルファス状態に変えGST膜の高抵抗化Reset動作を行う。選択BLの内、GST膜を結晶化して、低抵抗化Set化したいセルに対しては、数百ns程度長くBLをVINT2と低めの電圧を印加する。これにより選択したセルのGST膜と両端のHEATERに小さい電流が流れ、Heaterのジュール熱によりGST膜を融解し、その後ゆっくりBLをLOWして、結晶化状態に変えGSTの低抵抗化Reset動作を行う。図5、図6はその他の読み出し、書き込み動作例を示す。図3、4との違いは、Read動作時、SLをVINTにして、選択BLのみVINTより低いVINT4に設定して、電流を流し読み出す点、Program動作時は、SLをVINTにして、選択BLのみVINTより少し低いVINT5でSet動作、更に低いVINT6でReset動作を行う点である。図7は、StandbyのセルトランジスタをONしつつ、Standby時のセルトランジスタに印加される電界を低く抑えるため、Standby時全WLを低い電圧に設定して、Active時選択WLはVSS、非選択WLはより高い電圧にBootする例である。以上、図1及び図2の構造で、図3~図7の動作を行うことにより、側壁形成や、コンタクト埋め込みでない容易な方法で、GST膜の薄膜化行うだけで、SGT膜の電流が流れる所の断面積を大幅に小さく出来、読み出し電流、書き込み電流Reset、Set電流を削減し、最小トランジスタで駆動出きるように出来、更に、ゲートの配線ピッチ、拡散層、STIのピッチの4F2サイズの最小セルサイズが実現出来る。更にHeater抵抗素子も容易にトランジスタの側壁に薄膜形成出来、熱密度が上がり、電流を削減出来る上、薄膜なのでゲートピッチを広げる必要が無い。更に選択セルストリングの任意のセルを選択でき、ランダムRead/Writeが実現出来る。又、BLからセルストリングへのコンタクト数が大幅に低減出来、ビット線容量が軽く、高速化と低消費電力化が図れる。又メモリセルストリングのセル数を増やすと、平均セルサイズも低減出来る。又、Heater長さが長いので、隣接セルをReset動作させた場合の熱干渉による誤書き込みを低減出来る。隣接GST膜同士は近いが絶縁膜の熱伝導率は低いので、実際はHeater経由で熱が伝わるが、本実施形態では、ゲート高さx2倍のHeaterを介したGST膜間距離をかせげるので、この熱干渉の問題を大幅に低減出来る。更に、従来の半球型のGSTのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。更に、電流が流れる長さ方向が、断面方向に比べて長いので、HoppingでんどうするPathが限定され、微細化によるばらつき、低抵抗化効果を抑制出来る。更に、従来片側にのみHeaterが存在するGST膜状態図8aに比べて、図8bに示すように、本実施形態では、相変化抵抗材料の両側にHeater素子を配置し、両側からHeater素子のジュール熱で、カルコゲナイドを熱するため、熱の閉じ込め作用が働き、より小さいReset、Set電流でも最も低温であるカルコゲナイドの部分の温度を高く保つことが出来、書き込み電流を約1/3程度にまで低減出来る。図9aは、リセット電流IresetがHeater断面積の10の0.576乗に比例している実験データで、熱の綴じ込み作用で更に電流が1/3程度に低減した場合の、本実施形態のGST膜の膜厚とリセット電流の関係を示す。ゲート配線のLine、Space、AA幅、STI幅等の設計ルールDR=DesignRuleがそれぞれ、30nm、20nm、10nm、5nmと小さくなるにつれ、膜厚が5nmから1nm未満になるにつれ、リセット電流は従来の200uA程度から数uA程度に大幅に低減出来ている。図9bは、同一条件で、メモリセルストリング長が4と8の場合のReset電流を流した場合の非選択のセルトランジスタとブロック選択トランジスタのソースドレインに印加される電圧の合計を示す。GST膜厚を1nm未満にすると8セル直列のメモリセルストリングでも、GST膜厚を2nm未満にすると4セル直列のメモリセルストリングでも、これらトランジスタで降圧する電圧は1V未満に低減出来、セルストリングのセルトランジスタ構成でも十分Reset電流を供給できていることが判る。好ましくは、2V以下の動作が望ましい。この場合、8セル直列のメモリセルストリングにおいてGST膜厚は2nmとなり、4セル直列のメモリセルストリングにおいてGST膜厚は3nmとなる。図10は、読み出し動作における抵抗Drop成分解析を示している。DRの値でGST膜のアモルファス状態Roffと結晶状態Ronの抵抗は変化するが、何れの条件でも、セルトランジスタとブロック選択トランジスタの抵抗の合計は、Roffの値は2桁大きく、Ronと同等の値となる。即ち、読み出し時、Roff時は、流れる電流がほぼGST膜で制限され、Ron状態でも、殆どGST膜に流れる電流で決まり、GST膜の2桁の電流量差がメモリセルストリングでも維持できる。図11は本実施形態に適用できるアレイ構成例を示す。ビット線BLは、読み出し信号の増幅器とSet、Reset動作の為BLを駆動するDriverに接続される。ワード線WL、ブロック選択線BS、ソース線SLは、これらのDriverを有するRowDecoderに接続される。この例ではBL一本に1個のアンプ、駆動回路を用意したが、動作例で示すように、選択するBLを間引くことが容易なので、これらを複数のBLで共有することも容易である。図12a、図12bは、本実施形態に適用出来る読み出しアンプ回路例を示す。本実施形態で、NAND代替用途で遅くても良いが、アレイマットを非常に大きくしたい場合、図12a、図12bに示す様な方式が本実施形態に適用出来る。図12aは最初にBLSAをVINTにPrechargeし、Vx電位で閾値落ちの電位でBLをPrechargeしておき、セル抵抗が低い場合、BL電荷がソース線SLに流れるがBLの容量が大きいため、BL電位の下がりが小さいが、BLから抜けた電荷分、Vxのトランジスタの閾値落ちで、センスアンプ側のノードBLSAの電荷が転送され、このBLSAの容量は小さいのでBLSAの電位が大きくさがる。これを増幅回路で増幅させ、安定動作を可能にする。図12bは、PMOSDriverのゲートをBL電位がVBLH電位と同一電位に保つFeedbackをかける。この場合でも、BLから電荷が抜けた分だけ、BLSAの電位が大きく下がりその値をアンプで増幅させ安定動作させる。このように、BLSAのノードを一定電流でKeepしても、VINTでPrechargeしてもいずれにしよ、BLSAのノードの振幅を大きく出来き、大容量対応の大きなセルアレイであっても安定動作出来る。図13a、図13bは本実施形態に適用出来る多値書き込みを実現するReset、Set動作を可能にするBL駆動回路を示す。Vresetref、Vsetrefの基準電位を作りそれを5極管動作させることにより、一定電流を流すことが出来る。これに直列でSwitchを直列接続して電流のON/OFFを制御する。まずはVresetonをLOWにして、Reset状態にして、その後、各直列トランジスタのサイズが異なるものを用意すればSet電流値を変えることが出来、図13aのような、異なる相変化抵抗値をもつ多値セルが実現出来る。もちろん2値も用意に実現出来る。まずはResetして除々にSetしても良いし、最初にSetして、除々にResetしても良い。図14は多値Reset、Set動作をBL-SL間の印加電圧を変えることで制御する例を示す。BLSAの電圧をVrefの値を選択して、Reset、Set0、Set1、Set2と交換することにより容易に多値書き込みが出来る。図15a、図15bは、微細化してセルの抵抗分布が広がり、多値化や2値化が困難な場合に本実施形態に適用出来るProgram/VerifyReadのアルゴリズムを示す。図15aはまずはRest動作を行い、VerifyRead動作で、抵抗に流れる電流が多いならば、再度BL-SL間電流を増やして再実行する。これを基準電流より少なくなるまで、実行する。次に、Set動作も、最初にSetを行い、VerifyRead動作で、抵抗に流れる電流が少ないならば、再度BL-SL間電流を増やして再実行する。これを基準電流より大きくなるまで実行する訳である。これは多値書き込みにも当然適用出来、BL毎に、多値のStateに応じた基準と比較し未達成ならば再実行すればよいわけである。達成ビットはBL-SL間を0Vにすればこれ以上Set、Resetされることが無いので問題ない。図15bは逆にSetした後から、多値に応じてResetする場合を示す。同様に多値が実現出来る。[第2実施形態]図16は第2の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1-図15とほぼ同じである。異なる点は、Heaterの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でEtching除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。[第3実施形態]図17a~図17cは第3の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1-図15とほぼ同じである。異なる点は、ゲート形成、絶縁膜堆積、GST膜堆積後、ゲート加工と同時にGST膜も加工する。その後、別リソグラフィでSTI上のGSTをセルアレイ以外のGST膜を加工除去する。その後、ゲート側壁にHeater素子を側壁形成すれば、メモリが実現出来る。設計ルールが異なれば最適なプロセスも変わるので、最適なプロセスを選べばよい。図17cに、膜厚が異なるGST膜を多数積層させ、Heaterからの距離も変えることにより、多値化を容易にすることが出来る。上の膜は断面積も大きくHeaterより遠いのでReset/Set電流が大きくなるからである。[第4実施形態]図18は第4の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、Heaterの抵抗素子をブロック選択トランジスタとビット線コンタクト部分でEtching除去したケースを示す。この部分の寄生抵抗を減らす効果が加わる。[第5実施形態]図19は第5の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、GST膜をゲート上ばかりでなく、拡散層上にも形成している。例えばSelf-Growth法で形成する場合や、Sputter法で形成し側壁形成厚みが薄い場合、少しEtchingをすれば平面部分だけにGST膜が形成出来る。[第6実施形態]図20は第6の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図17とほぼ同じである。異なる点は、GST膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。その上で、側壁にHeater素子を形成している。GST膜も抵抗素子なので、GSTの低抵抗状態よりHeaterの抵抗が低ければ、側壁のGSTの抵抗状態にかかわらず、抵抗はほぼ一定になり、Heater素子として活用できる。[第7実施形態]図21は第7の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1-図20とほぼ同じである。異なる点は、セルトランジスタが3次元構造になっており、Channelがワード線方向で、縦横方向に形成される場合を示す。トランジスタのEOTが1nm程度になれば、設計ルールが10nm未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタの駆動能力が大幅に改善し、メモリセルストリングのセル直列数を大幅に増加でき、平均セルサイズを縮小出来るし、セルトランジスタ部分に電流が流れることによるIRドロップ電圧も低減出来る。[第8実施形態]図22は第8の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては図1-図20とほぼ同じである。異なる点は、セルトランジスタが3次元構造になっており、Channelがビット線方向で、縦横方向に形成される場合を示す。トランジスタのEOTが1nm程度になれば、設計ルールが10nm未満でもサイズ律即にならず、セルサイズが縮小出来る。これによりセルトランジスタのShort-Channel効果を抑制出来る。[第9実施形態]図23は第9の実施形態例を示す、メモリセルストリングの構造図を示す。効果としては他の実施例とほぼ同じである。異なる点は、Heater素子をなくし、GST膜をゲート上ばかりでなく、側壁、拡散層上にも形成している。GST膜自身も抵抗素子なので自己発熱によりSet、Reset動作が可能となる。GST膜の電流が流れる方向の長さを、他の実施例より3倍以上に出来るので、HoppingPathの抑制に効果的である。[第10実施形態]図24は第10の実施形態例を示す、メモリセルストリングの構造図を示す。これは、第1実施形態に抵抗変化メモリを適応した場合を示す。抵抗変化メモリは、Heaterは存在しないが、抵抗に流す電流を変えて、Set、Reset動作を行い、読み出し時の抵抗素子の抵抗を変えるUnipolar動作か、抵抗に流す電流の極性を変えて、Set、Reset動作を行い、読み出し時の抵抗素子の抵抗を変えるBipolar動作かが出来る。図25はこの実施形態に適用出来るメモリセル構造を示す。ゲートの絶縁膜上、ゲートの側壁に抵抗変化素子を薄膜形成する。これにより、上記実施形態のPRAMの例と同様に、設計ルールによらず、Reset、Set電流、Read電流を大幅に削減出来る。本実施形態に適用出来る抵抗変化素子の材料としては、NiO、WOx、HfO2、ZnO2、TiON、PrCaMnO3、Ag-GeSe、Cu-GeSe、TaOx、FeO、GeO、STO、及びCuSiO等の二元系酸化物、三元系酸化物が適用出来る。抵抗変化素子内部にその素子の材料の偏移により低抵抗パスが出来る材料は図24のようなセル構造が最適である。図26は、ソース、ドレイン部上に異なる電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はBipolar動作するRRAMに最適である。例えばGeSeの抵抗変化膜の一方端にAg電極を形成すると、AgイオンがAg電極側に正の電圧を印加した時、GeSe中に移動し、抵抗変化層の抵抗が下がり、負の電圧を印加するとAg側にAgが戻り抵抗変化層の抵抗が上がる。このようにCu移動や、酸素Vacancy移動等が極性を持って現れる場合に適している。又一方の電極にのみ酸化物が付着して高抵抗になる場合にも適している。図27は、ソース、ドレイン部上に同一電極を形成した後、その上に抵抗変化素子を形成した場合を示す。この構造はUnipolar動作するRRAMに最適である。Forming等のFilamentの形成が必要となる。図28-図29はUnipolar動作に適したRead動作とSet/Reset動作を示す。基本動作はPRAMの場合とほぼ同じで、効果も同様である。異なる点は、Set、Reset時間は同一でも動作し、印加電流、電圧のみ変えれば、Set、Resetの区分けが出来る。図30及び図31はBipolar動作に適したRead動作とSet/Reset動作を示す。基本動作はPRAMの場合とほぼ同じで、効果も同様である。ことなる点は、Set、Reset時間で、電流の極性を変えるため、ソース線SLはVSSとHigh電圧の間の電圧値にしておき、Set、Resetで、ビット線電圧をHigh又はLOWにすることで、実現できる。[第11実施形態]図32は第11の実施形態例を示す、RRAMのメモリセルストリングの回路図を示す。効果としては図24-図31とほぼ同じである。異なる点は、抵抗変化素子の両側を抵抗素子で挟んだ点である。図33は図32回路図を実現するRRAMのメモリセルストリングの構造図を示す。効果としては図24~図31とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁には抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗が望ましい。この構成にすることにより抵抗変化素子を平面上で形成し、特性の安定、ばらつきを抑えることが可能となる。図34は図32の回路図を実現するRRAMのメモリセルストリングの構造図を示す。効果としては図24~図31とほぼ同じである。ゲートの上部に薄膜の抵抗変化素子、ゲートの側壁にはそれぞれ材料が異なる電極抵抗素子を挟んだ点である。抵抗素子は出来るだけ低抵抗がのぞましい。この構成にすることによりBipolor動作が出来る。図35は図24~図35を実現するBipolar動作の場合のBLへの書き込み電流駆動回路例を示す。SLはある電圧VSLにしておき、この例ではReset電流は一定電流でVSLより低い電位にBLを引き落とし、Set電流は複数の一定電流を選択出来、VSLより高い電圧にBLを引き上げることが出来る。これにより複数のSet状態を確保出来、多値動作が可能となる。図36は図24~図35を実現するBipolar動作の場合のBLへの書き込み電圧駆動回路例を示す。SLはある電圧VSLにしておき、この例ではReset電圧は一定電圧でVSLより低い電位にBLを引き落とし、Set電圧は複数の一定電圧を選択出来、VSLより高い電圧にBLを引き上げることが出来る。これにより複数のSet状態を確保出来、多値動作が可能となる。以上詳述してきたように上記実施形態によれば、相変化材料は、セルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のHeater抵抗素子を介して、セルトランジスタのソース、ドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にHeater素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とHeater素子の断面積を縮小出来、大幅な書き込み電流Reset電流、Set電流と読み出し電流の低減が可能なメモリセルが実現出来る。更に本実施形態であると、相変化材料の両側からHeaterによる加熱が出来、熱の閉じ込め作用が働き、より低電流が実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来実質4F2サイズのメモリセルが実現出来る。又、セル回路構造の効果により、ランダムアクセスも可能になる。又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、HoppingPathの並列化で電流が増加する問題を食い止められる。又、Heater素子はゲートの高さ分の長さを確保出来るので、隣接セルのReset動作により発生した熱干渉を大幅に低減出来る。更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。同様に、抵抗変化素子を用いたRRAMを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。Uniplar素子はビット線に流す電流量を変えるとSet、Reset動作が実現出来るし、Bipolar素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にReset、Set動作が実現出来る。更に、従来の半球型のGSTのアモルファス、結晶の状態境界の問題が無く、相変化抵抗素子の長さが限定され、内部をフルにアモルファス、結晶のどちらかに設定しやすいため、ばらつきに強い。又多値記憶が容易に実現出来る。上記記載を換言すると、本実施形態によれば、相変化材料はセルトランジスタのゲート上に薄膜形成され、その両端は、セルトランジスタの側壁のHeater抵抗素子を介して、セルトランジスタのソースドレインに接続される。これにより、従来のコンタクト内部に形成しており、断面積の縮小が困難であったカルコゲナイドグラスを容易に薄膜形成出来、更にHeater素子も薄膜形成出来るため、結果として、従来の相変化メモリと比較して、大幅な相変化材料とHeater素子の断面積を縮小出来、大幅な書き込み電流Reset電流、Set電流と読み出し電流の低減が可能なメモリセルが実現出来る。更に相変化材料の両側からHeaterによる加熱が出来、熱の閉じ込め作用が働き、より低電流でのアモルファス化Reset、結晶化Setが実現出来る。結果として、最小トランジスタで駆動できるまで書込み、読み出し電流が低減出来る。これにより、ビット線のIRドロップが低減され、アレイサイズの拡大も実現出来る。更に、セルトランジスタの側壁で薄膜Heater素子を形成するため、実質的にビット線方向のセルサイズが、セルトランジスタのゲート配線ワード線のラインスペース2Fで決まり、ワード線方向のセルサイズが拡散層AAとSTIShallowTrenchIsolationのラインスペース2Fできまり、実質4F2サイズのメモリセルが実現出来る。又、選択したセルトランジスタのゲートに接続されるワード線をLow、その他のワード線とブロック選択線をHIGTしているため、ソース線、ビット線間に電圧を印加すると、メモリセルストリングの任意のセルの相変化材料にのみ電圧が印加され、ランダムアクセスも可能になる。流れる電流により0、1等の判断が出来る。書き込みの同様で、選択したセルの相変化材料にのみHeaterで熱することが出来、アモルファス化、結晶化の遷移が出来る。又、ゲートのチャネル幅程度の相変化素子の長さを確保出来るので、電流が流れる長さを確保出来、HoppingPathの並列化で電流が増加する問題を食い止められる。又、Heater素子はゲートの高さ分の長さを確保出来るので、隣接セルのReset動作により発生した熱干渉を大幅に低減出来る。更に、相変化材料の領域が完全に限定できるので、不十分な結晶化、アモルファス化も阻止でき、抵抗のばらつきも低減出来る。同様に、抵抗変化素子を用いたRRAMを実現した場合も、抵抗変化素子の薄膜形成による書き込み、読み出し電流の削減、側壁も抵抗変化素子にした場合、より抵抗変化素子の長さを確保出来、電流の低下、ばらつきの低下が実現出来る。Uniplar素子はビット線に流す電流量を変えるとSet,Reset動作が実現出来るし、Bipolar素子は、ソース線電圧に対してビット線電圧をより高く、より低くすることにより容易にReset、Set動作が実現出来る。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"