第1のトランジスタと、第2のトランジスタと、容量素子と、を有するメモリセルと、第1の配線と、第2の配線と、第3の配線と、を有し、前記第2のトランジスタのソース電極またはドレイン電極の一方と、前記第1のトランジスタのゲート電極は、前記容量素子の一方の電極に電気的に接続され、前記容量素子の他方の電極は、前記第1の配線に電気的に接続され、前記第1のトランジスタのソース電極またはドレイン電極の一方は、異なるメモリセルの第1の配線に電気的に接続され、前記第2のトランジスタのソース電極またはドレイン電極の他方と、前記第1のトランジスタのソース電極またはドレイン電極の他方は、前記第2の配線に電気的に接続され、前記第2のトランジスタのゲート電極は、前記第3の配線と電気的に接続されていることを特徴とする半導体装置。請求項1において、前記第2のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。請求項1または請求項2において、前記第2のトランジスタのオフ電流は、前記第1のトランジスタのオフ電流よりも小さいことを特徴とする半導体装置。請求項1乃至請求項3において、前記第1のトランジスタのスイッチング速度は、前記第2のトランジスタのスイッチング速度よりも大きいことを特徴とする半導体装置。容量素子の他方の電極に接続された第1の配線をローレベル電位とし、前記容量素子の一方の電極にゲート電極が接続した第1のトランジスタをオフ状態とし、前記容量素子の一方の電極と第2の配線との間に接続された第2のトランジスタをオン状態として、前記第2の配線に供給されたハイレベル電位またはローレベル電位を、前記第1のトランジスタのゲート電極に印加して、その後前記第2のトランジスタをオフ状態とすることにより、前記第1のトランジスタのゲート電極の電位を保持させることを特徴とする半導体装置の駆動方法。請求項5において、前記第2の配線に供給される前記ハイレベル電位と前記ローレベル電位の電位差は、前記第1のトランジスタのしきい値電圧よりも小さいことを特徴とする半導体装置の駆動方法。容量素子の一方の電極と第2の配線の間に接続された第2のトランジスタをオフ状態とし、前記第2の配線を第2の電位とし、異なるメモリセルの第1の配線を第1の電位とし、ゲート電極が前記容量素子の前記一方の電極と接続され、前記第2の配線と、前記異なるメモリセルの前記第1の配線との間に接続された第1のトランジスタの前記ゲート電極に、前記容量素子の他方の電極に接続された第1の配線の電位を、前記容量素子を介して与えることで、前記第1のトランジスタの導通の有無を検知することを特徴とする半導体装置の駆動方法。請求項7において、前記第1の電位と、前記第2の電位は、異なる電位であることを特徴とする半導体装置の駆動方法。第1のトランジスタと、第2のトランジスタと、容量素子と、を有するメモリセルと、第1の配線と、第2の配線と、第3の配線と、を有し、前記第2のトランジスタのソース電極またはドレイン電極の一方と、前記第1のトランジスタのゲート電極は、前記容量素子の一方の電極に電気的に接続され、前記第1のトランジスタのソース電極またはドレイン電極の一方は、前記第1の配線に電気的に接続され、前記第2のトランジスタのソース電極またはドレイン電極の他方と、前記第1のトランジスタのソース電極またはドレイン電極の他方は、前記第2の配線に電気的に接続され、前記第2のトランジスタのゲート電極は、前記第3の配線に電気的に接続され、前記容量素子の他方の電極は、異なるメモリセルの第1の配線に電気的に接続されていることを特徴とする半導体装置。請求項9において、前記第2のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。請求項9または請求項10において、前記第2のトランジスタのオフ電流は、前記第1のトランジスタのオフ電流よりも小さいことを特徴とする半導体装置。請求項9乃至請求項11において、前記第1のトランジスタのスイッチング速度は、前記第2のトランジスタのスイッチング速度よりも大きいことを特徴とする半導体装置。第1の配線と第2の配線との間に接続された第1のトランジスタがオフ状態の時、前記第1のトランジスタのゲート電極及び容量素子と、第2の配線との間に接続された第2のトランジスタをオン状態として、前記第2の配線に供給されたハイレベル電位またはローレベル電位を、前記第1のトランジスタのゲート電極に印加して、その後前記第2のトランジスタをオフ状態とすることにより、前記第1のトランジスタのゲート電極の電位を保持させることを特徴とする半導体装置の駆動方法。請求項13において、前記第2の配線に供給される前記ハイレベル電位と前記ローレベル電位の電位差は、前記第1のトランジスタのしきい値電圧よりも小さいことを特徴とする半導体装置の駆動方法。第1の配線と第2の配線との間に接続された第1のトランジスタのゲート電極及び容量素子と、第2の配線との間に接続された第2のトランジスタをオフ状態として、前記第2の配線を第2の電位とし、その後前記第1の配線を第1の電位とし、前記第1のトランジスタの導通の有無を検知することを特徴とする半導体装置の駆動方法。請求項15において、前記第1の電位と、前記第2の電位は、異なる電位であることを特徴とする半導体装置の駆動方法。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。高速動作が可能な半導体装置を提供することを目的の一とする。消費電力が低減された半導体装置を提供することを目的の一とする。本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。本発明の一態様は、読み出し用トランジスタと、酸化物半導体を有する書き込み用トランジスタと、容量素子と、を含む不揮発性のメモリセルと、読み出し信号線と、ビット線と、ワード線を有し、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、読み出し信号線に電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の一方は、異なるメモリセルの読み出し信号線に電気的に接続され、書き込み用トランジスタのソース電極またはドレイン電極の他方と、読み出し用トランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続され、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続されていることを特徴とする半導体装置である。本発明の一態様は、読み出し用トランジスタと、酸化物半導体を有する書き込み用トランジスタと、容量素子と、を含む不揮発性のメモリセルと、読み出し信号線と、ビット線と、ワード線を有し、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の一方は、読み出し信号線に電気的に接続され、書き込み用トランジスタのソース電極またはドレイン電極の他方と、読み出し用トランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続され、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続され、容量素子の他方の電極は、異なるメモリセルの読み出し信号線に電気的に接続されていることを特徴とする半導体装置である。本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む不揮発性のメモリセルと、第1の配線と、第2の配線と、第3の配線を有し、第2のトランジスタのソース電極またはドレイン電極の一方と、第1のトランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、容量素子の他方の電極は、第1の配線に電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の一方は、異なるメモリセルの第1の配線に電気的に接続され、第2のトランジスタのソース電極またはドレイン電極の他方と第1のトランジスタのソース電極またはドレイン電極の他方は、第2の配線に電気的に接続され、第2のトランジスタのゲート電極は、第3の配線と電気的に接続されていることを特徴とする半導体装置である。本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む不揮発性のメモリセルと、第1の配線と、第2の配線と、第3の配線を有し、第2のトランジスタのソース電極またはドレイン電極の一方と、第1のトランジスタのゲート電極は、容量素子の一方の電極に電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の一方は、第1の配線に電気的に接続され、第2のトランジスタのソース電極またはドレイン電極の他方と、第1のトランジスタのソース電極またはドレイン電極の他方は、第2の配線に電気的に接続され、第2のトランジスタのゲート電極は、第3の配線に電気的に接続され、容量素子の他方の電極は、異なるメモリセルの第1の配線に電気的に接続されていることを特徴とする半導体装置である。上記半導体装置において、書き込み用トランジスタ、または第2のトランジスタに、酸化物半導体を有するトランジスタを用いることで、リフレッシュ動作の頻度を極めて低くすることが可能となる。上記半導体装置において、書き込み用トランジスタ、または第2のトランジスタのオフ電流は、読み出し用トランジスタまたは第1のトランジスタのオフ電流よりも低いことが好ましい。上記の半導体装置において、第2のトランジスタは、エネルギーギャップが3eVより大きい材料を含んで構成されるのが好ましい。上記の半導体装置において、第1のトランジスタのスイッチング速度は、第2のトランジスタのスイッチング速度よりも大きいことが好ましい。本発明の一態様は、第1のトランジスタがオフ状態の時に、第2のトランジスタをオン状態とし、第2のトランジスタを介して、第2の配線に供給された電位を、第2のトランジスタのソース電極またはドレイン電極の一方と第1のトランジスタのゲート電極が接続されたノードに供給し、第2のトランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで情報の書き込みを行う半導体装置の駆動方法である。本発明の一態様は、第2のトランジスタがオフ状態の時に、第2の配線が第2の電位となるように第2の配線に電荷を供給した後で、第1のトランジスタのソース電極またはドレイン電極の一方が接続された異なるメモリセルの第1の配線に第1の電位を供給し、容量素子に接続された第1の配線に読み出し用の電位を供給し、第2の配線の電位を検知することでノードに保持された情報の読み出しを行う半導体装置の駆動方法である。本発明の一態様は、第2のトランジスタがオフ状態の時に、第2の配線が第2の電位となるように第2の配線に電荷を供給した後で、第1のトランジスタのソース電極またはドレイン電極の一方が接続された第1の配線に第1の電位を供給し、第2の配線の電位を検知することでノードに保持された情報の読み出しを行う半導体装置の駆動方法である。なお、第1の電位は、第2の電位とは異なる電位とする。なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上少なくとも1×104秒以上、好ましくは1×106秒以上情報を保持可能な半導体装置をいう。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。本発明の一態様によれば、半導体装置の専有面積を削減できるため、高集積化、大記憶容量化が可能な半導体装置を提供することができる。情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。トランジスタのオン状態、オフ状態によって、情報の書き込みが行われ、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。酸化物半導体を用いたトランジスタをメモリセルに適用することにより、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能となる。酸化物半導体を用いたトランジスタと、高速動作可能な酸化物半導体以外の材料を用いたトランジスタとを組み合わせて用いることにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能となる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図1乃至図5を参照して説明する。本実施の形態では、トランジスタにn型トランジスタnチャネル型トランジスタを用いる場合について説明する。図1に、本実施の形態で開示する半導体装置の回路構成を示す。図1に示す半導体装置は、第1のトランジスタ201と、第2のトランジスタ202と、容量素子264を含む不揮発性のメモリセル200を有する。図1において、第3の配線213ワード線WLとも呼ぶと第2のトランジスタ202トランジスタTRWとも呼ぶのゲート電極が電気的に接続されている。第2のトランジスタ202のソース電極またはドレイン電極の一方と、第1のトランジスタ201トランジスタTRRとも呼ぶのゲート電極と、容量素子264の電極の一方が電気的に接続されている。容量素子264の他方の電極と、第1の配線211読み出し信号線RLとも呼ぶが電気的に接続されている。第1のトランジスタ201のソース電極またはドレイン電極の一方と、メモリセル200とは異なるメモリセル240の第1の配線221読み出し信号線RLXとも呼ぶが電気的に接続されている。第1のトランジスタ201のソース電極またはドレイン電極の他方と、第2のトランジスタ202のソース電極またはドレイン電極の他方が、第2の配線212ビット線BLとも呼ぶと電気的に接続されている。第1のトランジスタ201は読み出し用のトランジスタとして機能し、第2のトランジスタ202は書き込み用のトランジスタとして機能する。図1に示す半導体装置は、書き込み用のトランジスタと読み出し用のトランジスタのビット線BLを共用とし、読み出し用のトランジスタのソース電極またはドレイン電極の一方が接続する配線を、異なるメモリセルの配線と共用とすることで、単位メモリセルあたりの接続配線数を3本とした、3端子型の半導体装置である。書き込み用の第2のトランジスタ202のオフ電流は、使用時の温度例えば、25°Cで100zA1×10-19A以下、好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下であることが望ましい。通常のシリコン半導体を含むトランジスタでは、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体は、エネルギーギャップが3.0~3.5eVと大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用のトランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を含むトランジスタはサブスレッショルドスイング値S値が小さく、該トランジスタを書き込み用トランジスタとして用いることで、メモリセルへの書き込みパルスの立ち上がりを極めて急峻にすることができる。本実施の形態では、書き込み用の第2のトランジスタ202に、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流オフ電流が極めて小さいという特徴を有している。このため、第2のトランジスタ202をオフ状態とすることで、第2のトランジスタ202のソース電極またはドレイン電極の一方と、第1のトランジスタ201のゲート電極と、容量素子264の電極の一方が電気的に接続されたノード281ノードNDとも呼ぶの電荷を極めて長時間にわたって保持することが可能となる。そして、容量素子264を有することにより、ノードNDに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。読み出し用の第1のトランジスタ201としては、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。第1のトランジスタ201には、第2のトランジスタ202ほどのオフ電流の制限はなく、メモリセルの動作速度を高速化するために、第2のトランジスタ202よりもスイッチング速度が速い例えば、電界効果移動度の値が大きいトランジスタを用いることができる。すなわち、第1のトランジスタ201には、酸化物半導体以外の半導体材料を用いたトランジスタを適用することができる。なお、選択する半導体材料によっては、第1のトランジスタ201のオフ電流は第2のトランジスタ202のオフ電流よりも高くなることがある。第1のトランジスタ201に用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた第1のトランジスタ201は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。なお、第2のトランジスタ202がオフ状態の場合、ノード281は絶縁体中に埋設された所謂、浮遊状態と見ることができ、ノード281には電荷が保持される。すなわち、ノード281は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。酸化物半導体を用いた第2のトランジスタ202のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、第2のトランジスタ202のリークによる、ノード281に蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第2のトランジスタ202により、不揮発性のメモリセルを実現することが可能である。また、第2のトランジスタ202のオフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。続いて、メモリセル200への情報の書き込み書き換え動作について説明する。まず、書き込み対象として選択されたメモリセル200に接続する第1の配線211読み出し信号線RLの電位をローレベル電位VRLLとする。続いて、第3の配線213ワード線WLの電位を、書き込み用トランジスタである第2のトランジスタ202がオン状態となる電位にして、第2のトランジスタ202をオン状態とする。ここでは、第3の配線213にハイレベル電位VWLHが与えられる。これにより、選択されたメモリセル200に接続する第2の配線212ビット線BLの電位がノード281ノードNDに供給される。ここでは、ローレベル電位VBLL、またはハイレベル電位VBLHが与えられる。その後、第3の配線213の電位を、第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とすることにより、ノード281が浮遊状態となるため、ノード281には所定の電荷が保持されたままの状態となる。以上のように、ノード281に所定量の電荷を蓄積及び保持させることで、メモリセル200に情報を記憶させることができる書き込みモード。この時、読み出し用トランジスタである第1のトランジスタ201が常にオフ状態となっていることが肝要である。もし、ノード281にVBLHもしくはVBLLが与えられた時に、第1のトランジスタ201がオン状態となると、第1のトランジスタ201を介して第2の配線212ビット線BLと、異なるメモリセル240の第1の配線221が導通状態となる。すると、両配線の電位が干渉してしまうため、正しい情報がノード281に与えられなくなる。第1の配線211には、ローレベル電位VRLL、またはハイレベル電位VRLHが供給される。すなわち、異なるメモリセル240の第1の配線221にもローレベル電位VRLL、またはハイレベル電位VRLHが供給される。第1の配線211および異なるメモリセル240の第1の配線221とも、書き込み動作時は常にローレベル電位VRLLが供給される。第1のトランジスタ201のしきい値電圧をVth1とすると、書き込み動作時に第1のトランジスタ201がオフ状態を維持するために、VBLH、VRLL、及びVth1を式1を満たす関係とする。VBLH-VRLL<Vth1式1また、ノード281にVBLHが書き込まれた非選択メモリセルが存在する時に、該非選択メモリセルと第2の配線212を共用している他のメモリセルが選択され、選択メモリセルにVBLLを書き込むために、第2の配線212にVBLLが供給される場合がある。この時、該非選択メモリセルの第1のトランジスタ201がオフ状態を維持するために、VBLH、VBLL、及びVth1を式2を満たす関係とする。式2は、ビット線に供給されるハイレベル電位とローレベル電位の電位差を、第1のトランジスタ201のしきい値電圧未満とする必要があることを示している。VBLH-VBLL<Vth1式2本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み書き換え時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するのではなく、第2のトランジスタ202のスイッチング動作により電荷の移動が起こるため、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導体装置の省電力化が実現できる。次に、メモリセルに記憶された情報を読み出す読み出し動作について説明する。まず、第3の配線213の電位を、書き込み用トランジスタである第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とする。ここでは、第3の配線213にローレベル電位VWLLが与えられる。また、異なるメモリセル240の第1の配線221にVRLLを供給する。次いで、第2の配線212に電荷を与えプリチャージ、第2の配線212の電位をVBLHとする。次いで、読み出し対象メモリセルの第1の配線211に、読み出し電位としてハイレベル電位VRLHを供給し、この時の第2の配線212の電位を検知することで、メモリセルに記憶された情報を読み出すことができる読み出しモード。なお、プリチャージにより第2の配線212に与える電位は、該電位とノード281に保持される電位との電位差がVth1より小さく、かつ、読み出し電位と異なる電位であれば、これに限らない。容量素子264の容量値が、第1のトランジスタ201のゲート容量値よりも十分大きい場合に、第1の配線211のハイレベル電位VRLHは、式3及び式4を満たすように設定される。VRLHVBLH>Vth1式3VRLHVBLL<Vth1式4つまり、式3は、ノード281にVBLHが保持されている場合に、第1の配線211にVRLHが供給されると、第1のトランジスタ201のゲート電極の電位がしきい値電圧Vth1より大きくなり、第1のトランジスタ201がオン状態となることを示している。第1のトランジスタ201がオン状態となると、第1のトランジスタ201を介して、異なるメモリセル240の第1の配線221のローレベル電位VRLLが第2の配線212に与えられる。また、式4は、ノード281にVBLLが保持されている場合に、第1の配線211にVRLHが供給されても、第1のトランジスタ201のゲート電極の電位はしきい値電圧Vth1未満であるため、第1のトランジスタ201はオフ状態のままであることを示している。つまり、第2の配線212の電位は、プリチャージされた電位ここではVBLHのままとなる。また、式3および式4から、読み出し電位であるハイレベル電位VRLHの設定範囲を、式5として求めることができる。Vth1-VBLH<VRLH<Vth1-VBLL式5また、読み出し電位であるVRLHは、式6を満たすように設定すると好適である。VRLH=Vth1-VBLHVBLL/2式6また、第3の配線213ワード線WLには、第2のトランジスタ202をオン状態とするハイレベル電位VWLH、もしくは第2のトランジスタ202をオフ状態とするローレベル電位VWLLが供給される。第2のトランジスタ202のしきい値電圧をVth2とすると、ハイレベル電位VWLHは式7を、ローレベル電位VWLLは式8を満たすように決定される。VWLH>Vth2VBLH式7VWLL<Vth2VBLL式8なお、読み出しモードにおいて第1の配線211にハイレベル電位VRLHが与えられると、第1の配線211に接続している他のメモリセルのうち、ノード281がVBLHとなっているメモリセルの第1のトランジスタ201もオン状態となるが、ノード281は浮遊状態であるため、ノード281に保持された電荷は保持されたままとなる。図1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図2のような回路に置き換えることが可能である。つまり、図2では、第1のトランジスタ201および容量素子264が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。なお、一般に、容量素子は2つの電極間に誘電体層絶縁層を挟んで形成される。また、容量素子の容量値は、2つの電極と誘電体層が重畳する面積と、誘電体層の厚さ及び誘電率により決定される。R1およびC1は、それぞれ、容量素子264の抵抗値および容量値であり、抵抗値R1は、容量素子264を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、第1のトランジスタ201の抵抗値および容量値であり、抵抗値R2は第1のトランジスタ201がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量値に相当する。なお、抵抗値R2は、第1のトランジスタ201のゲート電極とチャネル形成領域との間の抵抗値を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。第2のトランジスタ202がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主として第2のトランジスタ202のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、第2のトランジスタ202のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。第2のトランジスタ202以外において生じるリークが大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1>C2の関係を満たすことが望ましい。C1を十分大きくすることで、第1の配線211によってノード281の電位を制御する際例えば、読み出しの際に、第1の配線211の電位変化を効率よくノード281に伝えることができる。すなわち、VRLHとVRLLの電位差を小さくすることができるため、半導体装置の消費電力を低減させることができる。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、第1のトランジスタ201や第2のトランジスタ202のゲート絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。なお、容量素子264の絶縁層の比誘電率εr1と、第1のトランジスタ201のゲート絶縁層の比誘電率εr2とを異ならせる場合には、容量素子264の面積S1と、第1のトランジスタ201のゲート絶縁層と半導体層が重畳する面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1>C2を実現することが容易である。具体的には、例えば、容量素子264においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1=15とし、第1のトランジスタ201のゲート絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。ここで、前述の3端子型の半導体装置における書き込みモード、及び読み出しモードの動作について、図4に示すタイミングチャートを用いて、より具体的に説明しておく。図4に示すタイミングチャートは、図中に示す各部位の電位または状態の時間変化を示している。図4では、TRW及びTRRのしきい値電圧を共に2Vとし、VWLHの電位を4Vとし、VWLLの電位を0Vとし、VBLHの電位を1Vとし、VBLLの電位を0Vとし、VRLHの電位を1.5Vとし、VRLLの電位を0Vとし、読み出しモード時にビット線に与えられるプリチャージ電圧をVBLHとした例を示している。図4Aは、書き込みモードの動作を説明するタイミングチャートである。ここでは、ノードNDにハイレベル電位VBLHを保持させる動作について説明する。まず、第1の動作として、ワード線WLの電位をVWLHとし、トランジスタTRWをオン状態とする。また、読み出し信号線RL、及び異なるメモリセルの読み出し信号線RLXの電位をVRLLとする。次に、第2の動作として、ビット線BLの電位をVBLHとすると、トランジスタTRWを介して、ノードNDにVBLHが供給される。次に、第3の動作として、ワード線WLの電位をVWLLとし、トランジスタTRWをオフ状態とする。ノードNDに供給された電荷は、トランジスタTRWがオフ状態となっても保持される。ここで、トランジスタTRWがオフ状態となる前に、読み出し信号線RLやビット線BLの電位が変動すると、ノードNDの電位が正しく保持されない可能性がある。読み出し信号線RLやビット線BLの電位を変動させる場合は、トランジスタTRWをオフ状態としてから行う必要がある。第3の動作以降に、読み出し信号線RLまたはビット線BLの電位が変動しても、ノードNDに供給された電荷は保持されたままとなる。なお、第1の動作と、第2の動作は、順序を入れ換えて行うことが可能である。書き込みモード中は、読み出し信号線RL及び異なるメモリセルの読み出し信号線RLXの電位を常にVRLLとし、トランジスタTRRを常にオフ状態とする。ここではVRLLを0Vとし、VBLHの電位を1Vとし、VBLLの電位を0Vとしているので、前述の式1を満たし、トランジスタTRRがオフ状態となる。なお、ノードNDにローレベル電位VBLLを保持させる動作は、図4A中のVBLHとVBLLを互いに置き換えることで説明できる。図4Bは、読み出しモードの動作を説明するタイミングチャートである。ここでは、ノードNDにハイレベル電位VBLHが保持されている場合の動作について説明する。まず、第1の動作として、ワード線WLの電位をVWLLとし、トランジスタTRWをオフ状態とする。また、異なるメモリセルの読み出し信号線RLXの電位をVRLLとする。次に、第2の動作として、ビット線BLに電荷を与えプリチャージ、ビット線BLの電位がVBLH1Vとなるようにプリチャージする。次に、第3の動作として、読み出し信号線RLの電位をVRLHとする。ここでは、VBLHの電位を1Vとし、VRLHの電位を1.5Vとしているので、前述の式3を満たし、トランジスタTRRがオン状態となる。トランジスタTRRがオン状態となると、トランジスタTRRを介して、ビット線BLにVRLLが供給される。ノードNDにローレベル電位VBLLが保持されている場合は、式3は満たさず、式4を満たすため、ビット線BLにVRLLが供給されず、プリチャージにより設定された電位、ここではVBLHのままとなる。このように、読み出し信号線RLの電位をVRLHとした時の、ビット線BLの電位を検知することで、ノードNDに保持されている情報を読み出す事ができる。ノードNDに保持されている電荷は、読み出しモードの動作中、及び読み出しモード後も影響を受けず、書き込みモードにより新たな電荷に書き換えられるまで保持される。トランジスタTRWは酸化物半導体を用いたオフ電流が極めて小さいトランジスタであるため、ノードNDの電荷を極めて長時間にわたって保持することが可能となる。本実施の形態で示す半導体装置は、容量素子を介して、ノードNDに保持されている電位電荷を制御することで、メモリセルに記憶された情報を読み取る容量結合方式の半導体装置である。ところで、いわゆるフラッシュメモリでは、コントロールゲートの電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、ゲート絶縁膜の劣化が進行し、書き換え回数の限界10000回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。図3に、図1に示した半導体装置を用いた、m×nビットの記憶容量を有する半導体装置の回路図の一例を示す。図3は、メモリセル1200が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図3に、示す半導体装置は、m本のワード線WL、及びm本の読み出し信号線RLと、n本のビット線BLと、複数のメモリセル1200が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1211と、第2の駆動回路1212と、第3の駆動回路1213といった周辺回路によって構成されている。ここで、メモリセル1200としては、図1に示した構成が適用される。つまり、各メモリセル1200は、読み出し用トランジスタとして機能する第1のトランジスタ1201、書き込み用トランジスタとして機能する第2のトランジスタ1202を有している。第1のトランジスタ1201のゲート電極と、第2のトランジスタ1202のソース電極またはドレイン電極の一方と、容量素子1264の一方の電極とは電気的に接続され、読み出し信号線RLと、容量素子1264の他方の電極とは電気的に接続されている。また、第1のトランジスタ1201のソース電極またはドレイン電極の一方は、異なるメモリセルの読み出し信号線RLRLXと電気的に接続されている。また、ビット線BLと、第1のトランジスタ1201のソース電極またはドレイン電極の他方と、第2のトランジスタ1202のソース電極またはドレイン電極の他方とは電気的に接続され、ワード線WLと、第2のトランジスタ1202のゲート電極は電気的に接続されている。また、i行j列のメモリセル1200i、jiは1以上m以下の整数、jは1以上n以下の整数は、読み出し信号線RLi、ビット線BLj、ワード線WLi、にそれぞれ接続されている。ビット線BLは、第2の駆動回路1212と接続されており、読み出し信号線RLは第1の駆動回路1211と接続されており、ワード線WLは、第3の駆動回路1213と接続されている。なお、ここでは、第2の駆動回路1212、第1の駆動回路1211、第3の駆動回路1213をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。第1のトランジスタ1201のソース電極またはドレイン電極の一方と接続する、異なるメモリセルの読み出し信号線RLRLXは、異なるメモリセルであれば、どのメモリセルの読み出し信号線RLと接続しても構わない。例えば、i行目の第1のトランジスタ1201のソース電極またはドレイン電極の一方の電極を、i1行目のメモリセルの読み出し信号線RLに接続し、i1行目の第1のトランジスタ1201のソース電極またはドレイン電極の一方の電極を、i2行目のメモリセルの読み出し信号線RLに接続し、i2行目の第1のトランジスタ1201のソース電極またはドレイン電極の一方の電極を、i3行目のメモリセルの読み出し信号線RLに接続するというように、一行ずつずれながら接続する構成としてもよい。また、i行目とi1行目のメモリセルの読み出し信号線RLを、互いの第1のトランジスタ1201のソース電極またはドレイン電極の一方の電極の接続先としてもよい。図3は、i行目とi1行目のメモリセルの読み出し信号線RLを、互いの第1のトランジスタ1201のソース電極またはドレイン電極の一方の電極の接続先と接続する例を示している。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。トランジスタをp型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。また、本実施の形態では第2のトランジスタ202に酸化物半導体を用いる構成としたが、例えば、炭化シリコンなどの半導体材料を用いたトランジスタを、第2のトランジスタ202として用いる構成としてもよい。また、読み出し用の第1のトランジスタ201、及び書き込み用の第2のトランジスタ202を、共に酸化物半導体を用いたトランジスタとしてもよい。図5に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。センスアンプ回路は、端子Aの電位が参照電位Vref例えば、0Vより高いとハイデータを出力し、端子Aの電位が参照電位Vrefより低いとローデータを出力する。まず、トランジスタをオン状態として、端子Aに接続されたビット線BLにVBLHの電位をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Aに接続されたビット線BLの電位を、参照電位Vrefと比較すると、メモリセルに記憶された情報に応じて、出力データがハイデータもしくはローデータを出力する。このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、を少なくとも含んでいればよい。したがって、メモリセルあたりの面積を、例えば、1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。加えて、書き込み用トランジスタと読み出し用トランジスタで共通のビット線BLを使用することで、単位メモリセルあたりの配線数を削減できる。このため、更なる、単位メモリセルあたりの面積削減及びメモリセルの高集積化が可能となる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能となる。また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、該ゲート絶縁膜トンネル絶縁膜の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、オフ電流が100zA以下と極めて小さいという優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、図6乃至図8を用いて、実施の形態1とは異なる構成の半導体装置を説明する。図6に、本実施の形態で開示する半導体装置の回路構成を示す。図6に示す半導体装置は、第1のトランジスタ201と、第2のトランジスタ202と、容量素子264を含む不揮発性のメモリセル250を有する。図6において、第1の配線211読み出し信号線RLとも呼ぶと、第1のトランジスタ201のソース電極またはドレイン電極の一方が電気的に接続されている。第2のトランジスタ202トランジスタTRWとも呼ぶのソース電極またはドレイン電極の一方と、第1のトランジスタ201トランジスタTRRとも呼ぶのゲート電極が、容量素子264の電極の一方と電気的に接続されている。第2の配線212ビット線BLとも呼ぶが、第1のトランジスタ201のソース電極またはドレイン電極の他方と、第2のトランジスタ202のソース電極またはドレイン電極の他方と電気的に接続されている。第3の配線213ワード線WLとも呼ぶと第2のトランジスタ202のゲート電極が電気的に接続されている。容量素子264の他方の電極は、メモリセル250とは異なるメモリセル290の第1の配線221読み出し信号線RLXとも呼ぶに電気的に接続されている。第1のトランジスタ201は読み出し用のトランジスタとして機能し、第2のトランジスタ202は書き込み用のトランジスタとして機能する。図6に示す半導体装置は、書き込み用のトランジスタと読み出し用のトランジスタのビット線BLを共用とし、容量素子264の他方の電極を、異なるメモリセルの読み出し信号線RL読み出し信号線RLXと共用とすることで、単位メモリセルあたりの接続配線数を3本とした3端子型の半導体装置である。本実施の形態で説明する3端子型の半導体装置は、実施の形態1で説明した3端子型の半導体装置と比べて、異なるメモリセルの読み出し信号線RLXの接続部位が異なる構成となっている。実施の形態1と同様に、書き込み用の第2のトランジスタ202には、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流オフ電流が極めて小さいという特徴を有している。このため、第2のトランジスタ202をオフ状態とすることで、第2のトランジスタ202のソース電極またはドレイン電極の一方と、第1のトランジスタ201のゲート電極と、容量素子264の電極の一方が電気的に接続されたノード281ノードNDとも呼ぶの電位を極めて長時間にわたって保持することが可能となる。また、本実施の形態1と同様に、第1のトランジスタ201には第2のトランジスタ202ほどのオフ電流の制限はなく、メモリセルの動作速度を高速化するために、第2のトランジスタ202よりもスイッチング速度が速い例えば、電界効果移動度の値が大きいトランジスタを用いることができる。すなわち、第1のトランジスタ201には、酸化物半導体以外の半導体材料を用いたトランジスタを適用することができる。なお、選択する半導体材料によっては、第1のトランジスタ201のオフ電流は第2のトランジスタ202のオフ電流よりも高くなることがある。第1のトランジスタ201に用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた第1のトランジスタ201は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。なお、本実施の形態1で説明した半導体装置と同様に、ノード281は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。つまり、本実施の形態で説明する半導体装置においても、不揮発性のメモリセルを実現することが可能である。続いて、本実施の形態で説明する半導体装置における、メモリセル250への情報の書き込み書き換え動作について説明する。まず、異なるメモリセル290の第1の配線221の電位をハイレベル電位VRLHとする。また、書き込み対象として選択されたメモリセル250に接続する第3の配線213ワード線WLの電位を、書き込み用トランジスタである第2のトランジスタ202がオン状態となる電位にして、第2のトランジスタ202をオン状態とする。ここでは、第3の配線213にハイレベル電位VWLHが与えられる。これにより、選択されたメモリセル250に接続する第2の配線212ビット線BLの電位がノード281ノードNDに供給される。ここでは、ローレベル電位VBLL、もしくはハイレベル電位VBLHが与えられる。その後、第3の配線213の電位を、第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とすることにより、ノード281が浮遊状態となるため、ノード281には所定の電荷が保持されたままの状態となる。以上のように、ノード281に所定量の電荷を蓄積及び保持させることで、メモリセル250に情報を記憶させることができる書き込みモード。この時、読み出し用トランジスタである第1のトランジスタ201が常にオフ状態となっていることが肝要である。もし、ノード281にVBLHもしくはVBLLが与えられた時に、第1のトランジスタ201がオン状態となると、第1のトランジスタ201を介して第1の配線211読み出し信号線RLと、第2の配線212が導通状態となる。すると、第1の配線211の電位が第2の配線212の電位と干渉してしまうため、正しい情報がノード281に与えられなくなる。また、第1の配線211には、ローレベル電位VRLL、及びハイレベル電位VRLHが供給されるが、書き込み動作時は常にハイレベル電位VRLHが供給される。第1のトランジスタ201のしきい値電圧をVth1とすると、書き込み動作時に第1のトランジスタ201がオフ状態を維持するために、VBLH、VRLH、及びVth1を式9を満たす関係とする。VBLH-VRLH<Vth1式9また、ノード281にVBLHが書き込まれた非選択メモリセルが存在する時に、該非選択メモリセルと第2の配線212を共用している他のメモリセルが選択され、選択メモリセルにVBLLを書き込むために、第2の配線212にVBLLが供給される場合がある。この時、該非選択メモリセルの第1のトランジスタ201がオフ状態を維持するために、VBLH、VBLL、及びVth1を式10を満たす関係とする。式10は、ビット線に供給されるハイレベル電位とローレベル電位の電位差を、第1のトランジスタ201のしきい値電圧未満とする必要があることを示している。VBLH-VBLL<Vth1式10なお、図6に示す半導体装置は、容量素子264の他方の電極を、異なるメモリセル290の第1の配線221と電気的に接続する構成としている。全てのメモリセルの読み出し信号線RLは、読み出しモード以外の時は常にHighレベル電位VRLHが供給され、読み出しモード時にLowレベル電位VRLLが供給される。本実施の形態では、読み出し用の第1のトランジスタ201にn型トランジスタnチャネル型トランジスタを用いているため、ノード281に情報が書き込まれた後で、異なるメモリセルの第1の配線221がLowレベル電位VRLLに変動しても、第1のトランジスタ201はオフ状態のままとなる。本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み書き換え時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するのではなく、第2のトランジスタ202のスイッチング動作により電荷の移動が起こるため、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導体装置の省電力化が実現できる。次に、メモリセルに記憶された情報を読み出す読み出し動作について説明する。まず、異なるメモリセル290の第1の配線221の電位をハイレベル電位VRLHとする。また、第3の配線213の電位を、書き込み用トランジスタである第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とする。ここでは、第3の配線213にローレベル電位VWLLが与えられる。次いで、第2の配線212に電荷を与えプリチャージ、第2の配線212の電位をVBLHとする。次いで、読み出し対象メモリセルの第1の配線211に、読み出し電位としてローレベル電位VRLLを供給し、この時の第2の配線212の電位を検知することで、メモリセルに記憶された情報を読み出すことができる読み出しモード。なお、プリチャージにより第2の配線212に与える電位は、該電位とノード281に保持される電位との電位差がVth1より小さく、かつ、読み出し電位と異なる電位であれば、これに限らない。第1の配線211のローレベル電位VRLLは、式11及び式12を満たすように設定する。VBLH-VRLL>Vth1式11VBLL-VRLL<Vth1式12つまり、式11は、ノード281にVBLHが保持されている場合に、第1の配線211にVRLLが供給されると、第1のトランジスタ201のゲート電極と、第1の配線211が接続されているソース電極またはドレイン電極の一方との電位差が、しきい値電圧より大きくなり、第1のトランジスタ201がオン状態となることを示している。第1のトランジスタ201がオン状態となると、第1のトランジスタ201を介して第1の配線211のローレベル電位VRLLが第2の配線212に与えられる。また、式12は、ノード281にVBLLが保持されている場合に、第1の配線211にVRLLが供給されると、第1のトランジスタ201のゲート電極と、第1の配線211が接続されているソース電極またはドレイン電極の一方との電位差がしきい値電圧未満であるため、第1のトランジスタ201はオフ状態のままであることを示している。つまり、第2の配線212の電位は、プリチャージされた電位ここではVBLHのままとなる。また、式11および式12から、読み出し電位であるローレベル電位VRLLの設定範囲を、式13として求めることができる。VBLL-Vth1<VRLL<VBLH-Vth1式13また、読み出し電位であるVRLLは、式14を満たすように設定すると好適である。VRLL=VBLHVBLL/2-Vth1式14また、第3の配線213ワード線WLには、第2のトランジスタ202をオン状態とするハイレベル電位VWLH、もしくは第2のトランジスタ202をオフ状態とするローレベル電位VWLLが供給される。第2のトランジスタ202のしきい値電圧をVth2とすると、ハイレベル電位VWLHは式15を、ローレベル電位VWLLは式16を満たすように決定される。VWLH>Vth2VBLH式15VWLL<Vth2VBLL式16なお、読み出しモードにおいて第1の配線211にローレベル電位VRLLが与えられると、第1の配線211に接続している他のメモリセルのうち、ノード281がVBLHとなっているメモリセルの第1のトランジスタ201もオン状態となるが、ノード281は浮遊状態であるため、ノード281に保持された電荷は保持されたままとなる。ここで、本実施の形態で説明する3端子型の半導体装置における書き込みモード、及び読み出しモードの動作について、図8に示すタイミングチャートを用いて、より具体的に説明する。図8に示すタイミングチャートは、図中に示す各部位の電位または状態の時間変化を示している。図8では、TRW及びTRRのしきい値電圧を共に2Vとし、VWLHの電位を4Vとし、VWLLの電位を0Vとし、VBLHの電位を1Vとし、VBLLの電位を0Vとし、VRLHの電位を1Vとし、VRLLの電位を-1.5Vとし、読み出しモード時にビット線に与えられるプリチャージ電圧をVBLHとした例を示している。図8Aは、書き込みモードの動作を説明するタイミングチャートである。ここでは、ノードNDにハイレベル電位VBLHを保持させる動作について説明する。まず、第1の動作として、読み出し信号線RLXの電位をVRLHとする。また、ワード線WLの電位をVWLHとし、トランジスタTRWをオン状態とする。次に、第2の動作として、ビット線BLの電位をVBLHとすると、トランジスタTRWを介して、ノードNDにVBLHが供給される。次に、第3の動作として、ワード線WLの電位をVWLLとし、トランジスタTRWをオフ状態とする。ノードNDに供給された電荷は、トランジスタTRWがオフ状態となっても保持される。ここで、トランジスタTRWがオフ状態となる前に、読み出し信号線RLXやビット線BLの電位が変動すると、ノードNDの電位が正しく保持されない可能性がある。読み出し信号線RLXやビット線BLの電位を変動させる場合は、トランジスタTRWをオフ状態としてから行う必要がある。第3の動作以降に、読み出し信号線RLXやビット線BLの電位が変動しても、ノードNDに供給された電荷は保持されたままとなる。なお、第1の動作と、第2の動作は、順序を入れ換えて行うことが可能である。書き込みモード中は、読み出し信号線RL及び読み出し信号線RLXの電位を常にVRLHとし、トランジスタTRRを常にオフ状態とする。ここではVRLHを1Vとし、VBLHの電位を1Vとし、VBLLの電位を0Vとしているので、前述の式1を満たし、トランジスタTRRがオフ状態となる。なお、ノードNDにローレベル電位VBLLを保持させる動作は、図8A中のVBLHとVBLLを互いに置き換えることで説明できる。図8Bは、読み出しモードの動作を説明するタイミングチャートである。ここでは、ノードNDにハイレベル電位VBLHが保持されている場合の動作について説明する。まず、第1の動作として、読み出し信号線RLXをVRLHとする。また、ワード線WLの電位をVWLLとし、トランジスタTRWをオフ状態とする。次に、第2の動作として、ビット線BLに電荷を与えプリチャージ、ビット線BLの電位がVBLH1Vとなるようにプリチャージする。次に、第3の動作として、読み出し信号線RLの電位をVRLLとする。ここでは、VBLHの電位を1Vとし、VRLLの電位を-1.5Vとしているので、前述の式11を満たし、トランジスタTRRがオン状態となる。トランジスタTRRがオン状態となると、トランジスタTRRを介して、ビット線BLにVRLLが供給される。ノードNDにローレベル電位VBLLが保持されている場合は、式11は満たさず、式12を満たすため、ビット線BLにVRLLが供給されず、プリチャージにより設定された電位、ここではVBLHのままとなる。このように、読み出し信号線RLの電位をVRLLとした時の、ビット線BLの電位を検知することで、ノードNDに保持されている情報を読み出す事ができる。ノードNDに保持されている電荷は、読み出しモードの動作中、及び読み出しモード後も影響を受けず、書き込みモードにより新たな電荷に書き換えられるまで保持される。トランジスタTRWは酸化物半導体を用いたオフ電流が極めて小さいトランジスタであるため、ノードNDの電荷を極めて長時間にわたって保持することが可能となる。本実施の形態で示す半導体装置は、読み出し用トランジスタTRRのソース電極ドレイン電極の電位を変動させ、ノードNDに保持されている電位電荷とソース電極との電位差により、メモリセルに記憶された情報を読み取るソース電位変動方式の半導体装置である。ソース電位変動方式における容量素子264は、容量結合方式の読み出しモードにおける読み出し信号線RLとノードNDの電位の加算には用いられない。すなわち、実施の形態1において図2を用いて説明したC1とC2の関係を考慮する必要がないため、容量素子264を設けなくとも動作させることが可能となる。しかしながら、容量素子264を設けない構成とすると、メモリセルの平面構成または積層構成によっては、ノードNDの電位が意図せず変動してしまう恐れがある。このため、容量素子264を設けることで、ノードNDの電位変動を抑制し、ソース電位変動方式の半導体装置をより安定して動作させることができる。すなわち、半導体装置の信頼性を向上させることができる。また、第2のトランジスタ202に、酸化物半導体を用いたトランジスタのようにオフ電流が極めて小さいトランジスタを用いることで、ノードNDの電位を長時間保持することが可能であるが、容量素子264を付加することで、ノードNDの電位を更に長時間保持することが可能となる。図7に、図6に示した半導体装置を用いた、m×nビットの記憶容量を有する半導体装置の回路図の一例を示す。図7は、メモリセル1250が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図7に示す半導体装置は、m本のワード線WL、及びm本の読み出し信号線RLと、n本のビット線BLと、複数のメモリセル1250が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1211と、第2の駆動回路1212と、第3の駆動回路1213といった周辺回路によって構成されている。ここで、メモリセル1250としては、図6に示した構成が適用される。つまり、各メモリセル1250は、読み出し用トランジスタとして機能する第1のトランジスタ1201、書き込み用トランジスタとして機能する第2のトランジスタ1202を有している。第1のトランジスタ1201のゲート電極と、第2のトランジスタ1202のソース電極またはドレイン電極の一方と、容量素子1264の一方の電極とは、電気的に接続され、読み出し信号線RLと、第1のトランジスタ1201のソース電極またはドレイン電極の一方とは、電気的に接続され、ビット線BLと、第1のトランジスタ1201のソース電極またはドレイン電極の他方と、第2のトランジスタ1202のソース電極またはドレイン電極の他方とは、電気的に接続され、ワード線WLと、第2のトランジスタ1202のゲート電極は電気的に接続されている。また、容量素子1264の他方の電極は、異なるメモリセルの読み出し信号線RLRLXと電気的に接続されている。また、i行j列のメモリセル1250i、jiは1以上m以下の整数、jは1以上n以下の整数は、読み出し信号線RLi、ビット線BLj、ワード線WLi、にそれぞれ接続されている。ビット線BLは、第2の駆動回路1212と接続されており、読み出し信号線RLは第1の駆動回路1211と接続されており、ワード線WLは、第3の駆動回路1213と接続されている。なお、ここでは、第2の駆動回路1212、第1の駆動回路1211、第3の駆動回路1213をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。図7は図3と似た構成であるが、図7では、第1のトランジスタ1201のソース電極またはドレイン電極の一方が読み出し信号線RLに電気的に接続し、容量素子1264の他方の電極が異なるメモリセルの読み出し信号線RLRLXと電気的に接続されている点が異なる。容量素子1264の他方の電極を接続する読み出し信号線RLRLXは、異なるメモリセルの読み出し信号線RLであれば、どのメモリセルの読み出し信号線RLと接続しても構わない。例えば、i行目のメモリセルの容量素子1264の他方の電極を、i1行目のメモリセルの読み出し信号線RLに接続し、i1行目のメモリセルの容量素子1264の他方の電極を、i2行目のメモリセルの読み出し信号線RLに接続し、i2行目のメモリセルの容量素子1264の他方の電極を、i3行目のメモリセルの読み出し信号線RLに接続するというように、一行ずつずれながら接続する構成としてもよい。また、i行目とi1行目のメモリセルの読み出し信号線RLを、互いの容量素子1264の他方の電極の接続先としてもよい。図7は、i行目とi1行目のメモリセルの読み出し信号線RLを、互いの容量素子1264の他方の電極の接続先と接続する例を示している。また、本実施の形態では第2のトランジスタ202に酸化物半導体を用いる構成としたが、例えば、炭化シリコンなどの半導体材料を用いたトランジスタを、第2のトランジスタ202として用いる構成としてもよい。また、読み出し用の第1のトランジスタ201、及び書き込み用の第2のトランジスタ202を、共に酸化物半導体を用いたトランジスタとしてもよい。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。トランジスタをp型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。本実施の形態で開示する半導体装置は、動作原理上、DRAMで必須とされるキャパシタを用いなくともよい構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。加えて、書き込み用トランジスタと読み出し用トランジスタで共通のビット線BLを使用することで、単位メモリセル当たりの配線数を削減できる。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集積化が可能となる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能となる。なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9乃至図11を参照して説明する。半導体装置の断面構成および平面構成図9は、半導体装置の構成の一例である。図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。ここで、図9Aは、図9BのA1-A2およびB1-B2における断面に相当する。図9Aおよび図9Bに示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ101と、酸化物半導体を用いたトランジスタ102を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9におけるトランジスタ101は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度不純物領域120これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bを有する。また、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130b上には、配線142c、および配線142dを有する。ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならない領域には、高濃度不純物領域120、及び高濃度不純物領域120に接する金属化合物領域124が存在する。また、基板100上にはトランジスタ101を囲むように素子分離絶縁層106が設けられており、トランジスタ101を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。また、電極130cは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、ゲート電極110と電気的に接続されている。なお、トランジスタ101の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。図9におけるトランジスタ102は、層間絶縁層128上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。また、85°Cでは、100zA/μm1×10-19A/μm以下、望ましくは10zA/μm1×10-20A/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ102を得ることができる。なお、図9のトランジスタ102では、酸化物半導体層144が島状に加工されないため、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図9の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性を十分に確保することができる。なお、トランジスタ102および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができる。また、トランジスタ102および容量素子164の上には、層間絶縁層150が設けられており、層間絶縁層150上には層間絶縁層152が設けられている。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめにトランジスタ101の作製方法について図10を参照して説明し、その後、トランジスタ102の作製方法について図11を参照して説明する。トランジスタ101の作製方法まず、半導体材料を含む基板100を用意する図10A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層105を形成する図10A参照。保護層105としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層105をマスクとしてエッチングを行い、保護層105に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図10B参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層105を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、または窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図10C参照。次に、ゲート電極110を覆う絶縁層112を形成する図10C参照。そして、半導体領域104にリンPやヒ素Asなどを添加して、浅い接合深さの不純物領域114を形成する図10C参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。上記不純物領域114の形成により、半導体領域104のゲート絶縁層108下部には、チャネル形成領域116が形成される図10C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図10D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域114の上面を露出させると良い。なお、サイドウォール絶縁層118は、高集積化などの目的のために形成されない場合もある。次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、不純物領域114の一部領域にリンPやヒ素Asなどを添加して、不純物領域114と接する高濃度不純物領域120を形成する図10E参照。その後、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、高濃度不純物領域120等を覆うように金属層122を形成する図10E参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高濃度不純物領域120に接する金属化合物領域124が形成される図10F参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図10G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126と層間絶縁層128の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成する図10H参照。ソース電極またはドレイン電極130aやソース電極またはドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極またはドレイン電極130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを含む表面の凹凸を低減し、平坦性を向上させることにより、後の工程において形成される電極、配線、絶縁層、半導体層などの被覆性を良好なものとすることができる。なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲート電極110と接触する電極などをあわせて形成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。以上により、半導体材料を含む基板100を用いたトランジスタ101が形成される図10H参照。酸化物半導体以外の半導体材料を用いたトランジスタ101は、高速動作が可能である。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。トランジスタ102の作製方法次に、図11を用いて、層間絶縁層128上にトランジスタ102を作製する工程について説明する。なお、図11は、層間絶縁層128上の各種電極や、トランジスタ102などの作製工程を示すものであるから、トランジスタ101等については省略している。まず、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図11A参照。導電層は、スパッタ法などのPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。トランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、層間絶縁層128上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。また、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように、酸化物半導体層144を形成する図11B参照。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、In-Ga-O系や、一元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成することができる。酸化物半導体層144は、好ましくはInを含有する酸化物半導体、さらに好ましくは、In、及びGaを含有する酸化物半導体である。酸化物半導体層144をI型真性とするため、この後行う脱水化処理または脱水素化処理は有効である。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]、In2O3:Ga2O3:ZnO=1:1:2[mol数比]、In2O3:Ga2O3:ZnO=2:2:1[mol数比]、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットなどを用いることもできる。また、In2O3:Ga2O3:ZnO=2:0:1[mol数比]の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能である。酸化物半導体層144を形成する際に用いるスパッタガスは、希ガス代表的にはアルゴン、酸素、または、希ガス代表的にはアルゴンと酸素との混合ガスとするのが好適である。また、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144に含まれる不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層144を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば層間絶縁層128の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成する図11C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図11D参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法などのPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する図11E参照。層間絶縁層150および層間絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層150と層間絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ102が完成する図11E参照。また、容量素子164が完成する。図11Eに示すトランジスタ102は、酸化物半導体層144と、酸化物半導体層144と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレイン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142aを覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。本実施の形態において示すトランジスタ102では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ102の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、実施の形態3とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図12及び図13を参照して説明する。半導体装置の断面構成および平面構成図12は、半導体装置の構成の一例である。図12Aには、半導体装置の断面を、図12Bには、半導体装置の平面を、それぞれ示す。ここで、図12Aは、図12BのA1-A2およびB1-B2における断面に相当する。図12Aおよび図12Bに示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ101を有し、酸化物半導体を用いたトランジスタ102を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ102に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。図12におけるトランジスタ101は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度不純物領域120これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bを有する。また、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130b上には、配線142c、および配線142dを有する。ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならない領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合物領域124が存在する。また、基板100上にはトランジスタ101を囲むように素子分離絶縁層106が設けられている。ゲート電極110上に開口を有し且つ、トランジスタ101を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、層間絶縁層126に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。なお、トランジスタ101の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。図12におけるトランジスタ102は、層間絶縁層128上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている、島状の酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、島状の酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に島状の酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、トランジスタ101とトランジスタ102は、ゲート電極110上にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されている。つまり、本実施の形態に示す半導体装置は、実施の形態3で示した半導体装置において、ゲート電極110の上面より上部を除去し、トランジスタ101の上に、トランジスタ102を形成した構成となっている。なお、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ102を得ることができる。容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図12の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性を十分に確保することができる。なお、トランジスタ102および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができる。また、トランジスタ102および容量素子164の上には、層間絶縁層150が設けられており、層間絶縁層150上には層間絶縁層152が設けられている。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、トランジスタ101を形成した後の工程、すなわちトランジスタ102の作製方法について図13を参照して説明する。トランジスタ101については、実施の形態3で示した方法と同様の方法で作製することができ、実施の形態3の記載を参酌することができる。まず、実施の形態3に示す方法でトランジスタ101を形成した後、トランジスタ101のゲート電極110の上面より上部を除去する図13A参照。トランジスタ101の当該部分の除去は、ゲート電極110の上面が露出するまで、トランジスタ101に研磨処理CMP処理を行うことによってなされる。これにより、ゲート電極110より上の、層間絶縁層126、128、ソース電極またはドレイン電極130a、130bは除去される。このとき、層間絶縁層126、128、ソース電極またはドレイン電極130a、130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実施の形態3で示した電極130cは、このCMP処理で完全に除去されてしまうので形成する必要はない。このように、CMP処理を行い、ゲート電極110の上面を露出させることにより、ゲート電極110とソース電極またはドレイン電極142aとを直接接続することができるので、トランジスタ101とトランジスタ102の電気的接続を容易に取ることができる。次に、層間絶縁層126、128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c、配線142dを形成する図13B参照。ここで、ソース電極またはドレイン電極142aはゲート電極110と、配線142cはソース電極またはドレイン電極130aと、そして、配線142dはソース電極またはドレイン電極130bと、直接接続されるように形成する。ここで、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c、配線142dを形成する導電層は、実施の形態3で示した材料と同様の材料を用いることができ、実施の形態3の記載を参酌することができる。また、導電層のエッチングについても、実施の形態3で示した方法と同様にすることができ、実施の形態3の記載を参酌することができる。また、実施の形態3で示したように、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c及び配線142dを覆うように酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと接するように島状の酸化物半導体層144を形成する図13C参照。酸化物半導体層は、実施の形態3で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態3を参酌することができる。酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等は適宜設定する。また、酸化物半導体層144は、実施の形態3で示したように、熱処理第1の熱処理を行うことが望ましい。第1の熱処理は、実施の形態3で示した方法で行うことができ、実施の形態3を参酌することができる。第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第1の熱処理は、酸化物半導体層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後に行っても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成する図13C参照。ゲート絶縁層146は、実施の形態3で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、ゲート絶縁層146の材料と成膜方法について、実施の形態3を参酌することができる。また、ゲート絶縁層146の形成後、実施の形態3で示したように、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理は、実施の形態3で示した方法で行うことができ、実施の形態3を参酌することができる。第2の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図13D参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法などのPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、実施の形態3で示したように、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する。層間絶縁層150および層間絶縁層152は、実施の形態3で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、層間絶縁層150および層間絶縁層152の材料と成膜方法について、実施の形態3を参酌することができる。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ102が完成する図13D参照。また、容量素子164が完成する。図13Dに示すトランジスタ102は、酸化物半導体層144と、酸化物半導体層144と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレイン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142aを覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。本実施の形態において示すトランジスタ102では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ102の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、実施の形態3、実施の形態4とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図14乃至図16を参照して説明する。半導体装置の断面構成および平面構成図14は、半導体装置の構成の一例である。図14Aには、半導体装置の断面を、図14Bには、半導体装置の平面を、それぞれ示す。ここで、図14Aは、図14BのC1-C2およびD1-D2における断面に相当する。図14Aおよび図14Bに示される半導体装置は、酸化物半導体以外の半導体材料を用いたトランジスタ101と、酸化物半導体を用いたトランジスタ102を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置の具体的な構成をここで示すものに限定する必要はない。図14に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導体装置の平面レイアウトである。本実施の形態では、トランジスタ102および容量素子164が、トランジスタ101と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。図14に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ101におけるサイドウォール絶縁層118の有無である。つまり、図14に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域114が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層118を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層118を設ける場合と比較して、作製工程を簡略化することが可能である。図14に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ101における層間絶縁層125の有無である。つまり、図14に示される半導体装置は、層間絶縁層125を有する。層間絶縁層125として、水素を含む絶縁層を適用することで、トランジスタ101に対して水素を供給しトランジスタ101の特性を向上させることが可能である。このような層間絶縁層125としては、例えば、プラズマCVD法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、トランジスタ102の特性を悪化させるおそれがある水素の、トランジスタ102への混入を防ぐことが可能である。このような層間絶縁層126としては、例えば、スパッタ法により形成された窒化シリコン層などがある。このような構成を採用することにより、トランジスタ101とトランジスタ102の特性を十分に高めることが可能である。図14に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ102における絶縁層143aおよび絶縁層143bの有無である。つまり、図14に示される半導体装置は、絶縁層143aおよび絶縁層143bを有する。このように、絶縁層143aおよび絶縁層143bを設けることにより、ゲート電極148aと、ソース電極またはドレイン電極142aまたは、ゲート電極148aと、ソース電極またはドレイン電極142bとによる、いわゆるゲート容量を低減し、トランジスタ102の動作速度を向上させることができる。なお、実施の形態4と同様、トランジスタ101とトランジスタ102は、ゲート電極110上にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比較して、集積度が向上する。また、作製工程が簡略化される。なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点のいずれか一のみを有する構成を採用しても良い。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、トランジスタ101を形成した後の工程、トランジスタ102の作製方法について図15および図16を参照して説明する。トランジスタ101については、実施の形態3で示した方法と同様の方法で作製することができる。詳細については、実施の形態3の記載を参酌できる。また、本実施の形態では、トランジスタ101の作製工程において、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成しないが、ソース電極またはドレイン電極130aおよびソース電極またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジスタ101と呼ぶことにする。まず、実施の形態3に示す方法でトランジスタ101を形成した後、トランジスタ101のゲート電極110の上面より上部を除去する。当該除去工程には、CMP化学的機械的研磨などの研磨処理を適用すればよい。これにより、ゲート電極110上面より上の、層間絶縁層125、層間絶縁層126、層間絶縁層128は除去される。なお、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、ゲート電極110、層間絶縁層125、層間絶縁層126、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図15A参照。ここで、ソース電極またはドレイン電極142aは、ゲート電極110と直接接続されるように形成する。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成するための導電層は、実施の形態3で示した材料と同様の材料を用いて形成することができる。また、導電層のエッチングについても、実施の形態3で示した方法と同様の方法を用いて行うことができる。詳細については、実施の形態3の記載を参酌することができる。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはドレイン電極142a上に絶縁層143aを、ソース電極またはドレイン電極142b上に絶縁層143bを、それぞれ形成する図15B参照。当該絶縁層143a、絶縁層143bを設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、および、ソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うように酸化物半導体層144を形成し、酸化物半導体層144上にゲート絶縁層146を形成する図15C参照。酸化物半導体層144は、実施の形態3で示した材料、方法により形成することができる。また、酸化物半導体層144に対しては、熱処理第1の熱処理を行うことが望ましい。詳細については、実施の形態3の記載を参酌することができる。ゲート絶縁層146は、実施の形態3で示した材料、方法により形成することができる。また、ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理第2の熱処理を行うのが望ましい。詳細については、実施の形態3の記載を参酌することができる。次に、ゲート絶縁層146上において、トランジスタ102のチャネル形成領域となる領域と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図16A参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法などのPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する。層間絶縁層150および層間絶縁層152は、実施の形態3で示した材料、方法により形成することができる。詳細については、実施の形態3の記載を参酌することができる。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、トランジスタ101、トランジスタ102および容量素子164を有する半導体装置が完成する図16B参照。本実施の形態で示す半導体装置は、トランジスタ102および容量素子164が、トランジスタ101と重畳する構成を備えていること、トランジスタ101がサイドウォール絶縁層を有しないこと、ゲート電極110上にソース電極またはドレイン電極142aが直接形成されていること、などにより高集積化が可能になっている。また、作製工程が簡略化されている。また、本実施の形態で示す半導体装置は、層間絶縁層125として、水素を含む絶縁層を適用し、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、トランジスタ101およびトランジスタ102の特性が高められている。また、絶縁層143aおよび絶縁層143bを有することで、いわゆるゲート容量が低減され、トランジスタ102の動作速度が向上している。本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図17を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図17Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図17Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図17Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図17Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図17Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、タッチパネル745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図17Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図17Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について、図18乃至図22を用いて説明する。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図18に示す。図18において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、検出限界である1×10-13A以下であることがわかった。また、トランジスタのオフ電流ここでは、単位チャネル幅1μmあたりの値は1aA/μm1×10-18A/μm以下となることがわかった。次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である1×10-13A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図19を参照して説明する。図19に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジスタ806には、高純度化された酸化物半導体を用いたトランジスタを適用した。測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源V1を与える電源に接続されている。また、トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子Voutとなっている。なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の特性評価用素子を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力して、トランジスタ804のソース端子またはドレイン端子の他方と接続されるノードつまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノードであるノードAに電位V1を与える。ここで、電位V1は、例えば高電位とする。また、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子またはドレイン端子の一方の端子の電位つまりV2、および、トランジスタ808のソース端子またはドレイン端子の他方の端子の電位つまりV1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図20に示す。初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期化期間が終了する。その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。本実施例では、チャネル長L=10μm、チャネル幅W=50μmの、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を作製した。また、並列された各測定系800において、容量素子802a~802cの容量値をそれぞれ、容量素子802aを100fF、容量素子802bを1pF、容量素子802cを3pFとした。なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。図21に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。90時間程度から、電位変化の様子が確認できる。図22には、上記電流測定によって算出されたオフ電流を示す。なお、図22は、ソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図22から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3Vの条件において、オフ電流は4zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。