"半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、前記複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを含む半導体装置であって、ワード線に対して交差する方向に沿って、前記スイッチ用トランジスタに隣接する第1メモリ用トランジスタの第1メモリゲート電極と、前記スイッチ用トランジスタのスイッチゲート電極との間には、前記メモリ用トランジスタのドレイン領域として機能し、同時に前記スイッチ用トランジスタの第1ソース/ドレイン領域として機能する第1半導体領域が形成されており、前記スイッチ用トランジスタの前記メモリ用トランジスタ側の前記第1ソース/ドレイン領域を構成する前記第1半導体領域の形状と、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第2ソース/ドレイン領域を構成する第2半導体領域の形状とが非対称となっていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記スイッチ用トランジスタに隣接する前記第1メモリ用トランジスタの前記第1メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間のスペースは最小加工寸法の2倍であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記スイッチ用トランジスタに隣接する前記第1メモリ用トランジスタの前記第1メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間に形成された前記第1半導体領域の形状は、前記第1メモリ用トランジスタのソース領域を構成する第3半導体領域の形状と同じであることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1半導体領域の不純物濃度は前記第2半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1半導体領域の前記半導体基板の主面からの深さが前記第2半導体領域の前記半導体基板の主面からの深さよりも浅いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記スイッチ用トランジスタに隣接する前記第1メモリ用トランジスタの前記第1メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間に形成された前記第1半導体領域は、前記第1メモリ用トランジスタ側に形成された第1の部分と、前記スイッチ用トランジスタ側に形成された第2の部分とから構成され、前記第1の部分の不純物濃度は前記第2の部分の不純物濃度よりも高く、前記第1部分の前記半導体基板の主面からの深さが前記第2部分の前記半導体基板の主面からの深さよりも浅いことを特徴とする半導体装置。請求項6記載の半導体装置において、前記第1の部分の不純物濃度は、前記第1メモリ用トランジスタのソース領域を構成する前記第3半導体領域の不純物濃度と同じであり、前記第2の部分の不純物濃度は、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第2ソース/ドレイン領域を構成する前記第2半導体領域の不純物濃度と同じであることを特徴とする半導体装置。請求項6記載の半導体装置において、前記第1の部分の前記半導体基板の主面からの深さは、前記第1メモリ用トランジスタのソース領域を構成する前記第3半導体領域の前記半導体基板の主面からの深さと同じであり、前記第2の部分の前記半導体基板の主面からの深さは、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第2ソース/ドレイン領域を構成する前記第2半導体領域の前記半導体基板の主面からの深さと同じであることを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数のメモリ用トランジスタおよび前記スイッチ用トランジスタは、前記半導体基板に形成された同一のウェルの領域に形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数のメモリ用トランジスタは、前記半導体基板に形成された第1ウェルの領域に形成され、前記スイッチ用トランジスタは、前記半導体基板に形成された第2ウェルの領域に形成され、前記第1ウェルの不純物濃度が前記第2ウェルの不純物濃度よりも高いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記スイッチ用トランジスタに隣接する第1メモリ用トランジスタの前記第1メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間には素子分離部が形成されていないことを特徴とする半導体装置。半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、前記複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを形成する半導体装置の製造方法であって、a前記半導体基板の主面の前記複数のメモリ用トランジスタが形成される第1領域および前記スイッチ用トランジスタが形成される第2領域にウェルを形成する工程と、b前記第2領域の前記半導体基板の主面上に第1絶縁膜を形成する工程と、c前記半導体基板の主面上に第2絶縁膜、電荷蓄積層、および第3絶縁膜を順次堆積する工程と、d前記第1領域の前記第3絶縁膜を除去し、さらに前記第2領域の前記第3絶縁膜、前記電荷蓄積層、前記第2絶縁膜、および前記第1絶縁膜を順次除去する工程と、e前記d工程の後、前記半導体基板に対して熱酸化処理を施すことにより、前記第1領域の前記電荷蓄積層上に第4絶縁膜を形成し、前記第2領域の前記半導体基板の主面上に第5絶縁膜を形成して、前記第1領域の前記半導体基板の主面上に前記第2絶縁膜、前記電荷蓄積層、前記第4絶縁膜からなる第1ゲート絶縁膜を形成し、前記第2領域の前記半導体基板の主面上に前記第5絶縁膜からなる第2ゲート絶縁膜を形成する工程と、f前記e工程の後、前記半導体基板の主面上に導電膜および第6絶縁膜を順次形成する工程と、g前記第6絶縁膜および前記導電膜を順次加工して、前記第1領域に前記複数のメモリ用トランジスタの複数のメモリゲート電極を形成し、前記第2領域に前記スイッチ用トランジスタのスイッチゲート電極を形成する工程と、h前記第1領域の前記半導体基板の主面、および前記第2領域でかつ前記スイッチゲート電極の前記複数のメモリ用トランジスタ側の前記半導体基板の主面に第1不純物をイオン注入して第1低濃度半導体領域を形成し、前記第2領域でかつ前記スイッチゲート電極の前記複数のメモリ用トランジスタと反対側の前記半導体基板の主面に第2不純物をイオン注入して第2低濃度半導体領域を形成する工程と、i前記複数のメモリゲート電極の側壁および前記スイッチゲート電極の側壁にそれぞれサイドウォールを形成する工程と、j前記第1領域および前記第2領域の前記半導体基板の主面に第3不純物をイオン注入して高濃度半導体領域を形成する工程と、を含み、前記h工程における前記第1不純物のイオン注入の注入量が前記第2不純物のイオン注入の注入量よりも多いことを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記d工程において、前記第3絶縁膜、前記電荷蓄積層、前記第2絶縁膜、および前記第1絶縁膜はウエットエッチングにより除去されることを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記a工程において、前記ウェルは、前記第1領域の前記半導体基板の形成された第1ウェルと前記第2領域の前記半導体基板の主面に形成された第2ウェルとからなり、前記第1ウェルの不純物濃度が前記第2ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記j工程の後、k前記第6絶縁膜を除去した後、前記メモリゲート電極の上面、前記スイッチゲート電極の上面、前記高濃度半導体領域の表面にシリサイド層を形成する工程、をさらに含むことを特徴とする半導体装置の製造方法。データの書き込みおよび消去を電気的に行うことが可能な不揮発メモリは、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。特に、電気的一括消去型EEPROMElectricErasableProgrammableRealOnlyMemory:以下、フラッシュメモリと言うは、メモリアレイの一定の範囲メモリアレイの全てのメモリセルまたは所定のメモリセル群のデータを一括して電気的に消去する機能を持っている。さらに、フラッシュメモリは、1トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。1トランジスタ積層ゲート構造は、1個のメモリセルが、基本的に1個の2層ゲート電界効果トランジスタで構成されている。その2層ゲート電界効果トランジスタは、半導体基板上にトンネル絶縁膜を介して浮遊ゲートを設け、さらにその上に層間膜を介して制御ゲートを積み重ねることで形成されている。データの記憶は、上記浮遊ゲートに電子を注入したり、浮遊ゲートから電子を抜き出したりすることで行われる。本発明者によって検討された、本願発明が適用される前の不揮発性半導体装置を図24~図30を用いて説明する。図24~図28は不揮発性半導体装置を構成するメモリアレイの一部領域並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタの要部断面図、図29は不揮発性半導体装置の製造過程で生じる加工不良の一例を説明するメモリアレイの一部領域の要部断面図、図30は不揮発性半導体装置を構成するメモリアレイの一部領域の要部平面図である。なお、図24~図29に示す断面は図30に示すB-B′線に沿った断面に該当する。図24~図28を用いて、本願発明が適用される前の不揮発性半導体装置の製造方法を説明する。まず、図24に示すように、半導体基板51の主面に、例えば溝型の素子分離部STIおよびこれに取り囲まれるように配置された活性領域等を形成する。続いて半導体基板51にp型不純物を選択的にイオン注入することにより、pウェル52を形成した後、半導体基板51の主面上に、例えば酸化シリコンからなるトンネル絶縁膜53を形成する。続いて半導体基板51の主面上に、低抵抗多結晶シリコンからなる第1導電膜54を堆積する。次に、図25に示すように、レジストパターン55をマスクとしたドライエッチングにより、第1導電膜54およびトンネル絶縁膜53を順次加工して、メモリ用トランジスタ領域に第1導電膜54およびトンネル絶縁膜53を残す。その後、レジストパターン55を除去する。次に、図26に示すように、半導体基板51の主面上に、例えば酸化シリコンからなる絶縁膜56bを形成する。絶縁膜56bの厚さは、例えば4nmである。続いて半導体基板51の主面上に、窒化シリコンからなる絶縁膜56cおよび酸化シリコンからなる絶縁膜56tを順次形成する。続いて半導体基板51の主面上に、例えば低抵抗多結晶シリコンからなる第2導電膜57および、例えば酸化シリコンからなるキャップ絶縁膜58を形成する。次に、図27に示すように、レジストパターン59をマスクとしたドライエッチングによりキャップ絶縁膜58、第2導電膜57、および絶縁膜56t,56c,56bを順次加工する。これにより、メモリ用トランジスタ領域にメモリ用トランジスタの第2導電膜57からなる制御ゲート電極CG、および絶縁膜56t,56c,56bからなる層間膜56Mを形成する。同時に、スイッチ用トランジスタ領域にスイッチ用トランジスタの第2導電膜57からなるスイッチゲート電極SG、および絶縁膜56t,56c,56bからなるゲート絶縁膜56Sを形成する。その後、レジストパターン59を除去する。次に、図28に示すように、レジストパターン60によりスイッチ用トランジスタ領域を覆い、このレジストパターン60をマスクとしたドライエッチングにより第1導電膜54を加工する。これにより、メモリ用トランジスタ領域にメモリ用トランジスタの第1導電膜54からなる浮遊ゲート電極FGを形成する。ここで、スイッチ用トランジスタ領域の活性領域が削れるのを防ぐために、スイッチ用トランジスタ領域をレジストパターン60により覆っている。その後、レジストパターン60を除去する。これにより、メモリ用トランジスタ領域には、複数のメモリ用トランジスタの制御ゲート電極CGおよび浮遊ゲート電極FGからなる2層ゲートが形成され、スイッチ用トランジスタ領域には、スイッチ用トランジスタのスイッチゲート電極SGが形成される。ところで、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部には、素子分離部STIが形成されている。仮にこの素子分離部STIが上記境界部に形成されておらず、かつ第1導電膜54を上記境界部に残さないように第1導電膜54を加工すると、例えば図29に示すように、半導体基板51pウェル52の一部が削れて段差61が形成される。この段差61が形成されると、後の工程で形成されるソース領域、ドレイン領域、またはシリサイド層の導電性が阻害されるなどの問題が生じる。そこで、このような問題を回避するために、前述の図28に示したように、上記境界部には素子分離部STIを形成し、素子分離部STIの上に第1導電膜54の端部を配置し、さらに第1導電膜54の端部を第2導電膜57によって覆うなどの工夫をしている。しかしながら、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部に形成された素子分離部STIは、不揮発性メモリセル動作に必要な部位ではなく、不揮発性半導体装置の高集積化の阻害要因となっている。例えば図30に示すように、メモリ用トランジスタのチャネル領域をワード線に対して交差する方向図30に示すx方向でレイアウトを見ると、メモリ用トランジスタ領域では、隣接するメモリ用トランジスタの2層ゲート制御ゲート電極CGおよび浮遊ゲート電極FG間のスペースS2は2FFminimumfeaturesize:最小加工寸法とすることができる。一方、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部では、メモリアレイの端部に位置するメモリ用トランジスタの2層ゲート制御ゲート電極CGおよび浮遊ゲート電極FGとスイッチ用トランジスタのスイッチゲート電極SGとの間のスペースS3として、6FF:最小加工寸法が必要となる。これは、素子分離部STIおよび接続孔の合わせ余裕等を考慮するためである。本発明の目的は、不揮発性半導体装置の高集積化を図ることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを有する半導体装置であって、スイッチ用トランジスタのスイッチゲート電極と、スイッチ用トランジスタに隣接するメモリ用トランジスタのメモリゲート電極との間の半導体基板には、スイッチ用トランジスタの一方のソース/ドレイン領域として機能し、同時にメモリ用トランジスタのドレイン領域として機能する半導体領域が形成されており、スイッチ用トランジスタのメモリ用トランジスタ側の一方のソース/ドレイン領域を構成する半導体領域の形状と、スイッチ用トランジスタのメモリ用トランジスタと反対側ビット線側の他方のソース/ドレイン領域を構成する半導体領域の形状とが非対称となっている。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部の面積を縮小することにより、不揮発性半導体装置の高集積化を図ることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、nチャネル型のMISFETをnMISと略す。また、nチャネル型のメモリ用トランジスタをメモリ用nMISと記載し、nチャネル型のスイッチ用トランジスタをスイッチ用nMISと記載する。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1本発明の実施の形態1による不揮発性半導体装置の構造を図1および図2を用いて説明する。図1は不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用nMISの配置と、これら複数のメモリ用nMISの端部ビット線側の端部に設けられたスイッチ用nMISの配置とを説明する要部平面図、図2は図1のA-A′線メモリ用nMISのチャネル領域をワード線に対して交差する方向に沿って切断した線に沿った断面に該当する複数のメモリ用nMISおよびスイッチ用nMISの要部断面図である。図1では、4ビット図1中、点線で囲んだ領域が1ビット1単位分のメモリ用nMISQmおよび2つのスイッチ用nMISQsのみを示しているが、これに限定されるものではない。また、本発明の実施の形態1では、特に言及しない限り、メモリ用nMISQmのビット線側に接続されるスイッチ用nMISQsの構成について説明する。従って、図1には、ビット線側における複数のメモリ用nMISQmの端部に設けられたスイッチ用nMISQsの平面レイアウトのみを示しているが、ソース線側における複数のメモリ用nMISの端部に設けられたスイッチ用nMISの平面レイアウトも図1とほぼ同様である。図1および図2に示すように、半導体基板1の主面デバイス形成面の素子分離部STIに囲まれた活性領域ACTに、複数のメモリ用nMISQmが配置されている。このメモリ用nMISQmのソース領域Sおよびドレイン領域Dは、所謂LDDLightlyDopedDrain構造であり、それぞれ相対的に低濃度のn-型の半導体領域10と、そのn-型の半導体領域10よりも不純物濃度の高い相対的に高濃度のn型の半導体領域13とから構成されている。n-型の半導体領域10はメモリ用nMISQmのチャネル領域側に配置され、n型の半導体領域13はメモリ用nMISQmのチャネル領域側からn-型の半導体領域10分だけ離れた位置に配置されている。n-型の半導体領域10の半導体基板1の主面からの深さは、例えば0.1μmである。このソース領域Sとドレイン領域Dとの間の半導体基板1の主面上には、メモリ用nMISQmのメモリゲート電極MGが第2方向図1中のy方向:ワード線が延在する方向に延在しており、その第2方向y方向に沿って、複数のメモリ用nMISQmが素子分離部STIを介して隣接している。メモリゲート電極MGのゲート長は、例えば0.1μmである。また、上記第2方向y方向と直交する第1方向図1中のx方向:ワード線が延在する方向と直交する方向に沿って、複数のメモリ用nMISQmが配置されているが、隣接するメモリ用nMISQmはソース領域Sまたはドレイン領域Dを共有している。従って、第1方向x方向に沿って隣接するメモリ用nMISQmでは、それぞれのメモリ用nMISQmのメモリゲート電極MGがドレイン領域Dまたはソース領域Sを挟んで配置されている。さらに、第1方向x方向に沿って配置された複数のメモリ用nMISQmのビット線側の端部には、スイッチ用nMISQsが配置されている。このスイッチ用nMISQsのソース/ドレイン領域SDH,SDLは所謂LDD構造である。また、メモリ用nMISQm側のソース/ドレイン領域SDHは、相対的に低濃度のn-型の半導体領域10と、そのn-型の半導体領域10よりも不純物濃度の高い相対的に高濃度のn型の半導体領域13とから構成されており、メモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLは、相対的に低濃度のn-型の半導体領域9と、そのn-型の半導体領域9よりも不純物濃度の高い相対的に高濃度のn型の半導体領域13とから構成されている。n-型の半導体領域9の半導体基板1の主面からの深さは、例えば0.2μmである。すなわち、メモリ用nMISQm側のソース/ドレイン領域SDHの形状とメモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLの形状とは非対称となっている。このソース/ドレイン領域SDHとソース/ドレイン領域SDLとの間の半導体基板1の主面上には、スイッチ用nMISQsのスイッチゲート電極SGが第2方向図1中のy方向に延在しており、その第2方向y方向に沿って、複数のスイッチ用nMISQsが素子分離部STIを介して隣接している。スイッチゲート電極SGのゲート長は、例えば0.4μmである。さらに、メモリ用nMIS領域とスイッチ用nMIS領域との第1方向x方向に沿った境界部には素子分離部STIは形成されていない。この境界部には、メモリ用nMISQmのドレイン領域Dとして機能し、同時にスイッチ用nMISQsのソース/ドレイン領域SDHとして機能する半導体領域n-型の半導体領域10およびn型の半導体領域13が半導体基板1の主面に形成されている。なお、第1方向x方向に沿って配置された複数のメモリ用nMISQmのソース線側の端部にも、ビット線側と同様に、スイッチ用nMISが配置されている。ただし、このソース線側のスイッチ用nMISのソース/ドレイン領域は、ビット線側のスイッチ用nMISのソース/ドレイン領域SDH,SDLと同様の構成非対称の形状であってもよく、またはメモリ用nMISQmのソース領域Sまたはドレイン領域Dと同様の構成対称の形状であってもよい。メモリ用nMISQmのメモリゲート電極MGは、例えばn型の低抵抗多結晶シリコンからなる導電膜によって構成されている。半導体基板1とメモリゲート電極MGとの間には、絶縁膜4b、電荷蓄積層CSL、および絶縁膜5tの積層膜以下、絶縁膜4b,5tおよび電荷蓄積層CSLと記すからなるゲート絶縁膜第1ゲート絶縁膜が設けられている。電荷蓄積層CSLは、例えば窒化シリコンからなり、その厚さは、例えば15nmである。絶縁膜4b,5tは、例えば酸化シリコンからなり、絶縁膜4bの厚さは、例えば1.5nm、絶縁膜5tの厚さは、例えば2.5nm以上である。絶縁膜4b,5tは窒素を含んだ酸化シリコンで形成することもできる。絶縁膜4b,5tおよび電荷蓄積層CSLからなるゲート絶縁膜下の半導体基板1pウェルPWの主面には、例えばヒ素が導入されてn型の半導体領域3nが形成されている。この半導体領域3nは、メモリ用nMISQmのチャネル形成用の半導体領域であり、この半導体領域3nによりメモリ用nMISQmのしきい値電圧が所定の値に設定されている。スイッチ用nMISQsのスイッチゲート電極SGは、例えばn型の低抵抗多結晶シリコンからなる導電膜によって構成されている。半導体基板1とスイッチゲート電極SGとの間には、ゲート絶縁膜5第2ゲート絶縁膜が設けられている。ゲート絶縁膜5は、例えば酸化シリコンからなり、その厚さは、例えば20nmである。このゲート絶縁膜5下の半導体基板1pウェルPWの主面には、例えばボロンが導入されてp型の半導体領域3pが形成されている。この半導体領域3pは、スイッチ用nMISQsのチャネル形成用の半導体領域であり、この半導体領域3pによりスイッチ用nMISQsのしきい値電圧が所定の値に設定されている。メモリ用nMISQmのメモリゲート電極MGおよびスイッチ用nMISQsのスイッチゲート電極SGのそれぞれの両側面には、例えば酸化シリコンからなるサイドウォール12が形成されている。また、メモリゲート電極MGの上面およびスイッチゲート電極SGの上面には、例えばニッケルシリサイドNiSi、コバルトシリサイドCoSi2等のようなシリサイド層14が形成されている。シリサイド層14を形成することによりメモリゲート電極MGおよびスイッチゲート電極SGの低抵抗化を図ることができる。上記シリサイド層14は、メモリ用nMISQmのソース領域Sおよびドレイン領域Dの一部を構成するn型の半導体領域13の表面、ならびにスイッチ用nMISQsのソース/ドレイン領域SDH,SDLの一部を構成するn型の半導体領域13の表面にも形成されている。さらに、複数のメモリ用nMISQmおよびスイッチ用nMISQsは層間絶縁膜15により覆われている。層間絶縁膜15は、例えば下層を窒化シリコン、上層を酸化シリコンとする積層膜からなる。層間絶縁膜15には、メモリ用nMISQmのソース領域Sおよびドレイン領域Dの一部を構成するn型の半導体領域13の表面に形成されたシリサイド層14、ならびにスイッチ用nMISQsのソース/ドレイン領域SDH,SDLの一部を構成するn型の半導体領域13の表面に形成されたシリサイド層14にそれぞれ達する接続孔CNTが形成されている。接続孔CNTの内部にはプラグ16が埋め込まれており、このプラグ16を介して第1層目の配線M1がメモリ用nMISQmのソース領域Sまたはドレイン領域D、ならびにスイッチ用nMISQsのソース/ドレイン領域SDH,SDLに接続されている。プラグ16は、例えばチタンと窒化チタンとの積層膜等からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。配線M1は、例えばタングステンまたはアルミニウム等からなる金属膜によって構成される。このように、メモリ用nMIS領域とスイッチ用nMIS領域との境界部には、メモリ用nMISQmのドレイン領域Dとして機能し、同時にスイッチ用nMISQsのソース/ドレイン領域SDHとして機能する半導体領域n-型の半導体領域10およびn型の半導体領域13が形成されている。従って、この境界部を介して第1方向x方向に沿って隣接するメモリ用nMISQmのメモリゲート電極MGとスイッチ用nMISQsのスイッチゲート電極SGとの間のスペースS1は、半導体領域n-型の半導体領域10およびn型の半導体領域13に接続する接続孔CNTを形成できるスペースとすることができる。例えば最小加工寸法をFとすると、合わせ余裕等を考慮しても上記スペースS1は2Fとすることができる。メモリ用nMIS領域に形成される第1方向x方向に沿って隣接するメモリ用nMISQmのメモリゲート電極MG間のスペースS2も2Fとすることができることから、第1方向x方向に沿って隣接するメモリ用nMISQmのメモリゲート電極MGとスイッチ用nMISQsのスイッチゲート電極SGとの間のスペースS1と、メモリ用nMIS領域に形成される第1方向x方向に沿って隣接するメモリ用nMISQmのメモリゲート電極MG間のスペースS2とを同じ2Fとすることができる。例えば前述した図30を用いて説明した、メモリ用nMIS領域とスイッチ用nMIS領域との境界部に素子分離部STIを有する場合は、この境界部を介して第1方向x方向に沿って隣接するメモリ用nMISQmのメモリゲート電極MGとスイッチ用nMISQsのスイッチゲート電極SGとの間のスペースS3は6Fである。従って、本実施の形態1による境界部では、上記素子分離部STIを有する境界部よりも、ソース側も合わせると第1方向x方向に沿って8F4F×2分短くなる。また、本実施の形態1によるメモリ用nMISQmの1ビット図1中に点線で囲んだ領域のセルサイズが、例えば5F×3Fで構成されると、セルサイズ換算で2.7セル分の縮小効果がある。ところで、本実施の形態1においては、メモリ用nMIS領域とスイッチ用nMIS領域との境界部に、メモリ用nMISQmのドレイン領域Dとして機能し、同時にスイッチ用nMISQsのソース/ドレイン領域SDHとして機能する半導体領域n-型の半導体領域10およびn型の半導体領域13が形成される。この半導体領域は、メモリ用nMISQmの動作特性に必要とする不純物分布に設定する必要がある。しかし、スイッチ用nMISQsのメモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLの不純物分布を、メモリ用nMISQmのソース/ドレイン領域SDHの不純物分布と同じとすると、スイッチ用nMISQsのメモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLに高い外部電圧が印加された場合、接合リークがなどの不良が生じるおそれがある。そこで、スイッチ用nMISQsでは、メモリ用nMISQm側のソース/ドレイン領域SDHを構成する半導体領域の形状と、メモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLを構成する半導体領域の形状とを非対称とする。具体的には、メモリ用nMISQm側のソース/ドレイン領域SDHの一部を構成するn-型の半導体領域10の形状不純物濃度および半導体基板1の主面からの深さと、メモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLの一部を構成するn-型の半導体領域9の形状不純物濃度および半導体基板1の主面からの深さとが非対称となるように、スイッチゲート電極SGの両側の半導体基板1の主面にn-型の半導体領域9およびn-型の半導体領域10が形成される。すなわち、メモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLの一部を構成するn-型の半導体領域9の半導体基板1の主面からの深さを、例えば0.2μm、メモリ用nMISQm側のソース/ドレイ領域SDHの一部を構成するn-型の半導体領域10の半導体基板1の主面からの深さを、例えば0.1μmとし、前者の方が後者よりも、半導体基板1の主面から深くなるように形成する。さらに、メモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLの一部を構成するn-型の半導体領域9の不純物濃度は、メモリ用nMISQm側のソース/ドレイ領域SDHの一部を構成するn-型の半導体領域10の不純物濃度よりも低くなるように形成する。従って、メモリ用nMISQmと反対側ビット線側にあるソース/ドレイン領域SDLの一部を構成するn-型の半導体領域9の方が、メモリ用nMISQm側にあるソース/ドレイン領域SDHの一部を構成するn-型の半導体領域10よりも半導体基板1の主面から深く、かつ低濃度に形成されている。これにより、メモリ用nMIS領域とスイッチ用nMIS領域との境界部に隣接するメモリ用nMISQmでは、その動作特性に必要とする不純物分布を有するn-型の半導体領域10とn型の半導体領域13とから構成されるドレイン領域Dを備えることができる。一方、スイッチ用nMISQsでは、メモリ用nMISと反対側ビット線側にn-型の半導体領域10よりも低濃度の不純物分布を有するn-型の半導体領域9とn型の半導体領域13とから構成されるソース/ドレイン領域SDLを備えることができるので、このソース/ドレイン領域SDLに高い外部電圧が印加されても、接合リークが抑えられて、耐圧を維持することができる。本発明の実施の形態1による不揮発性半導体装置の製造方法を図3~図21を用いて工程順に説明する。図3、図5~図7、図9~図11、図13~図19、および図21はメモリ用nMIS領域およびビット線側のスイッチ用nMIS領域の要部断面図前述の図2と同じ領域の要部断面図であり、図4、図8、図12、図20、および図22はメモリ用nMIS領域およびビット線側のスイッチ用nMIS領域の要部平面図前述の図1と同じ領域の要部平面図である。まず、図3および図4に示すように、例えばp型の単結晶シリコンからなる半導体基板この段階では半導体ウエハと称する平面略円形状の半導体の薄板1の主面に、例えば溝型の素子分離部STIおよびこれに取り囲まれるように配置された活性領域ACTを形成する。すなわち、半導体基板1の所定箇所に分離溝を形成した後、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内にのみ残されるように絶縁膜をCMPChemicalMechanicalPolishing法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部STIを形成する。次に、半導体基板1に対して酸化処理を施すことにより、半導体基板1の主面に、例えば酸化シリコンからなる絶縁膜2を形成する。絶縁膜2の厚さは、例えば20nmである。続いて半導体基板1にp型不純物を選択的にイオン注入することにより、pウェルPWを形成する。p型不純物のイオン注入濃度は、例えば5×1012~1×1013cm-2である。次に、スイッチ用nMIS領域をレジストパターンRP1で覆い、メモリ用nMIS領域の半導体基板1にn型不純物、例えばヒ素を選択的にイオン注入する。これにより、メモリ用nMIS領域の半導体基板1に、メモリ用nMISQmのチャネル形成用のn型の半導体領域3nを形成する。その後、レジストパターンRP1は除去する。また同様にして、メモリ用nMIS領域をレジストパターンで覆い、スイッチ用nMIS領域の半導体基板1にp型不純物、例えばボロンを選択的にイオン注入する。これにより、スイッチ用nMIS領域の半導体基板1に、スイッチ用nMISQsのチャネル形成用のn型の半導体領域3pを形成する。次に、図5に示すように、メモリ用nMIS領域の絶縁膜2を除去した後、半導体基板1に対して熱処理を施すことにより、半導体基板1にイオン注入したn型不純物を活性化させる。次に、図6に示すように、メモリ用nMIS領域の半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜4bを形成する。絶縁膜4bは、例えば熱酸化法またはISSGInSiteSteamGeneration酸化法により形成され、その厚さは、例えば1.5nmである。続いて半導体基板1の主面上に、窒化シリコンからなる電荷蓄積層CSLおよび酸化シリコンからなる絶縁膜4tを順次形成する。電荷蓄積層CSLはCVDChemicalVaporDeposition法により形成され、その厚さは、例えば15nmである。絶縁膜4tは、例えばCVD法またはISSG酸化法により形成され、その厚さは、例えば2nmである。絶縁膜4b,4tは窒素を含んだ酸化シリコンで形成してもよい。次に、図7および図8に示すように、メモリ用nMIS領域をレジストパターンRP2で覆い、スイッチ用nMIS領域の絶縁膜4tをフッ化水素酸ウエットエッチングにより除去して、スイッチ用nMIS領域の電荷蓄積層CSLを露出させる。その後、レジストパターンRP2を除去する。次に、図9に示すように、スイッチ用nMIS領域の電荷蓄積層CSLを熱リン酸ウエットエッチングにより除去した後、さらにスイッチ用nMIS領域の絶縁膜2およびメモリ用nMIS領域の絶縁膜4tをフッ化水素酸ウエットエッチングにより除去する。続いて電荷蓄積層CSLメモリ用nMIS領域および半導体基板1スイッチ用nMIS領域の表面を洗浄した後、半導体基板1に対して酸化処理を施す。この酸化処理は、例えばウエット酸化を行った後にISSG酸化を行う方法またはISSG酸化を行った後ウエット酸化を行う方法を用いることができる。これにより、メモリ用nMIS領域では電荷蓄積層CSL上に絶縁膜5tを形成し、スイッチ用nMIS領域では半導体基板1の主面上に絶縁膜5を形成する。絶縁膜5t,5は、例えば酸化シリコンからなり、電荷蓄積層CSL上に形成された絶縁膜5tの厚さは、例えば2.5nm以上であり、半導体基板1の主面上に形成された絶縁膜5の厚さは、例えば20nmである。メモリ用nMIS領域では絶縁膜4b,5tおよび電荷蓄積層CSLがメモリ用nMISQmのゲート絶縁膜第1ゲート絶縁膜となり、スイッチ用nMIS領域では絶縁膜5がスイッチ用nMISQsのゲート絶縁膜第2ゲート絶縁膜となる。次に、図10に示すように、半導体基板1の主面上に、低抵抗多結晶シリコンからなる導電膜6および酸化シリコンからなる絶縁膜7を順次堆積する。導電膜6はCVD法により形成され、その厚さは、例えば200nmである。また、絶縁膜7はTEOStetraethylorthosilicate:SiOC2H54とオゾンO3とをソースガスに用いたプラズマCVD法により形成され、その厚さは、例えば20nmである。次に、図11および図12に示すように、レジストパターンをマスクとしたドライエッチングにより、導電膜6をエッチングストッパ膜として絶縁膜7を加工し、続いて上記レジストパターンを除去した後、加工された絶縁膜7をマスクとしたドライエッチングにより、電界蓄積層CSLをエッチングストッパ膜として導電膜6および絶縁膜5t,5を加工する。これにより、メモリ用nMIS領域に導電膜6からなるメモリ用nMISQmのメモリゲート電極MGを形成し、スイッチ用nMIS領域に導電膜6からなるスイッチ用nMISQsのスイッチゲート電極SGを形成する。メモリ用nMISQmのメモリゲート電極MGのゲート長は、例えば0.1μmであり、スイッチ用nMISQsのスイッチゲート電極SGは、例えば0.4μmである。このように、メモリ用nMISQmのメモリゲート電極MGは、1層の導電膜6から構成されている。従って、例えば前述した図29等を用いて説明したように、層間膜56Mを介した浮遊ゲート電極FG第1導電膜54および制御ゲート電極CG第2導電膜57から構成されるメモリゲートの場合では、第1導電膜54を加工する際にメモリ用nMIS領域とスイッチ用nMIS領域との境界部に素子分離部が必要とされるが、本実施の形態1では、この素子分離部は不要となる。次に、図13に示すように、酸化処理を施すことにより、メモリ用nMISQmのメモリゲート電極MGおよびスイッチ用nMISQsのスイッチゲート電極SGを構成する導電膜6の側壁に酸化膜8する。次に、図14に示すように、露出している電荷蓄積層CSLを熱リン酸により除去する。メモリ用nMISQmのメモリゲート電極MGおよびスイッチ用nMISQsのスイッチゲート電極SGを構成する導電膜6の側壁は酸化膜8により保護されているので、露出している電荷蓄積層CSLのみが熱リン酸により除去される。続いてメモリ用nMIS領域に露出している絶縁膜4bをフッ化水素酸により除去する。このとき、スイッチ用nMIS領域に露出している絶縁膜5の一部はフッ化水素酸により除去されて薄くなる。次に、図15に示すように、その端部がスイッチ用nMISQsのスイッチゲート電極SGの上面に位置してメモリ用nMISQm側のスイッチゲート電極SGの一部およびメモリゲート電極MGを覆うフォトレジストパターンRP3を形成した後、スイッチゲート電極SGおよびフォトレジストパターンRP3をマスクとしてn型不純物、例えばリンを半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域9をスイッチゲート電極SGに対して自己整合的に形成する。n型不純物リンの注入エネルギーは、例えば70keV、注入量は、例えば1×1013cm-2である。その後、フォトレジストパターンRP3を除去する。次に、図16に示すように、その端部がスイッチ用nMISQsのスイッチゲート電極SGの上面に位置してメモリ用nMISQmと反対側ビット線側のスイッチゲート電極SGの一部を覆うフォトレジストパターンRP4を形成した後、スイッチゲート電極SG、メモリゲート電極MG、およびフォトレジストパターンRP4をマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域10をスイッチゲート電極SGおよびメモリゲート電極MGに対して自己整合的に形成する。n型不純物ヒ素の注入エネルギーは、例えば10keV、注入量は、例えば5×1013~1×1014cm-2である。その後、フォトレジストパターンRP4を除去する。ここでは、先にn-型の半導体領域9を形成し、その後n-型の半導体領域10を形成したが、先にn-型の半導体領域10を形成し、その後n-型の半導体領域9を形成してもよい。また、n-型の半導体領域10を形成するn型不純物のイオン注入に続いて、p型不純物、例えばボロンを半導体基板1の主面にイオン注入し、n-型の半導体領域10の下部を囲むようにp型の半導体領域を形成してもよい。このp型不純物ボロンの注入量は、例えば1×1013cm-2である。前述の図15および図16を用いて説明した製造工程により、スイッチ用nMISQsでは、メモリ用nMISQm側にn-型の半導体領域10が形成され、メモリ用nMISQmと反対側ビット線側にn-型の半導体領域9が形成されて、スイッチ用nMISQsのスイッチゲート電極SGの両側の半導体基板1の主面には、互いに形状不純物濃度および半導体基板1の主面からの深さの異なるn-型の半導体領域9,10が形成される。ところで、前述の図16に示したスイッチ用nMISQsでは、メモリ用nMISQm側のメモリ用nMIS領域とスイッチ用nMIS領域との境界部にn-型の半導体領域10のみを形成したが、これに限定されるものではない。例えば図17に示すように、メモリ用nMIS領域とスイッチ用nMIS領域との境界部に形成されるn-型の半導体領域において、境界部に隣接するメモリ用nMISQm側にはn-型の半導体領域10を形成し、スイッチ用nMISQs側にはn-型の半導体領域10よりも低濃度のn-型の半導体領域9を形成することもできる。このような構成にしても、メモリ用nMISQmでは、その動作特性に必要とする不純物分布を有するn-型の半導体領域10を有している。次に、図18に示すように、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜をCVD法により堆積した後、この絶縁膜を異方性のドライエッチングでエッチバックする。これにより、メモリ用nMISQmのメモリゲート電極MGの両側面およびスイッチ用nMISQsのスイッチゲート電極SGの両側面にそれぞれサイドウォール12を形成する。次に、n型不純物、例えばヒ素およびリンを半導体基板1の主面にイオン注入することにより、メモリ領域の半導体基板1の主面にn型の半導体領域13をスイッチゲート電極SGおよびメモリゲート電極MGに対して自己整合的に形成する。これにより、メモリ用nMIS領域では、メモリ用nMISQmのn-型の半導体領域10とn型の半導体領域13とからなるソース領域Sおよびドレイン領域Dが形成される。また、スイッチ用nMIS領域では、メモリ用nMISQm側に、スイッチ用nMISQsのn-型の半導体領域10とn型の半導体領域13とからなるソース/ドレイン領域SDHが形成され、メモリ用nMISQmと反対側ビット線側に、スイッチ用nMISQsのn-型の半導体領域9とn型の半導体領域13とからなるソース/ドレイン領域SDLが形成される。次に、メモリ用nMISQmのメモリゲート電極MG上およびスイッチ用nMISQsのスイッチゲート電極SG上の絶縁膜7を除去した後、メモリ用nMISQmのメモリゲート電極MGの上面、ソース領域Sの表面およびドレイン領域Dの表面、ならびにスイッチ用nMISQsのスイッチゲート電極SGの上面およびソース/ドレイン領域SDH,SDLの表面にシリサイド層14を形成する。シリサイド層14は、例えばサリサイドSalicide:Selfalignsilicideプロセスにより形成され、シリサイド層14としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。シリサイド層14を形成することにより、シリサイド層14と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ用nMISQmのメモリゲート電極MG、ソース領域Sおよびドレイン領域D、ならびにスイッチ用nMISQsのスイッチゲート電極SGおよびソース/ドレイン領域SDH,SDLの抵抗を低減することができる。次に、図19および図20に示すように、半導体基板1の主面上に、例えば窒化シリコンからなる第1絶縁膜をCVD法により堆積する。この第1絶縁膜は、後述の接続孔を形成する際に、エッチングストッパとして機能する。続いて、例えば酸化シリコンからなる第2絶縁膜をCVD法により堆積して、第1絶縁膜および第2絶縁膜からなる層間絶縁膜15を形成する。続いて層間絶縁膜15の表面を、例えばCMP法により研磨して、平坦化する。次に、メモリ用nMISQmのソース領域S上のシリサイド層14およびドレイン領域D上のシリサイド層14、ならびにスイッチ用nMISQsのソース/ドレイン領域SDH,SDL上のシリサイド層14に達する接続孔CNTを層間絶縁膜15に形成する。続いて接続孔CNTの内部にプラグ16を形成する。プラグ16は、例えばチタンと窒化チタンとの積層膜からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜15上に、例えばタングステンまたはアルミニウムを主成分とする第1層目の配線M1を形成する。次に、図21および図22に示すように、半導体基板1の主面上に、例えば酸化シリコンからなる層間絶縁膜17をCVD法により堆積する。続いて第1層目の配線M1に達する接続孔THを層間絶縁膜17に形成する。続いて接続光THの内部に、前述したプラグ16と同様にしてプラグ18を形成する。その後、層間絶縁膜17上に、例えばタングステンまたはアルミニウムを主成分とする第2層目の配線M2を形成する。その後、半導体基板1の主面上に、第2層目の配線M2よりも上層の配線を形成し、さらに表面保護膜を形成した後、その一部に最上層配線の一部が露出するような開孔部を形成してボンディングパッドを形成することにより、不揮発性半導体装置を製造する。このように、本実施の形態1によれば、ワード線が延在する第2方向y方向と直交する第1方向x方向において、メモリ用nMIS領域とスイッチ用nMIS領域との境界部では、メモリ用nMISQmのメモリゲート電極MGとスイッチゲート電極SGとの間のスペースS1を、例えば隣接するメモリ用nMISQmのメモリゲート電極MG間のスペースS2と同じ2F最小加工寸法まで縮小することができるので、メモリアレイの面積を縮小することが可能となり、不揮発性半導体装置の高集積化を図ることができる。また、メモリ用nMIS領域とスイッチ用nMIS領域との境界部には、メモリ用nMISQmのドレイン領域Dとして機能し、同時にスイッチ用nMISQsのソース/ドレイン領域SDHとして機能する半導体領域が形成されるが、この半導体領域は、メモリ用nMISQmの動作特性に必要とする不純物分布を有するn-型の半導体領域10とn型の半導体領域13とから構成される。従って、所望するメモリ用nMISQmの動作特性を得ることができる。一方で、スイッチ用nMISQsのメモリ用nMISQmと反対側ビット線側には、n-型の半導体領域10よりも低濃度の不純物分布を有するn-型の半導体領域9とn型の半導体領域13とから構成されるソース/ドレイン領域SDLを形成することにより、ソース/ドレイン領域SDLの耐圧を維持することができる。実施の形態2本発明の実施の形態2による不揮発性半導体装置の構造を図23を用いて説明する。図23は不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用nMISと、これら複数のメモリ用nMISの端部ビット線側の端部に設けられたスイッチ用nMISとを説明する要部断面図であり、メモリ用nMISのチャネル領域をワード線に対して交差する方向に沿って切断した線に沿った断面を示している。本発明の実施の形態2による不揮発性半導体装置は、前述した実施の形態1と同様であり、ワード線に対して交差する方向に沿ったメモリ用nMIS領域とスイッチ用nMIS領域との境界部を半導体領域のみにより構成するものであるが、ウェル領域の構造が前述の実施の形態1と相違する。すなわち、前述した実施の形態1では、複数のメモリ用nMISQmおよびスイッチ用nMISQsは、半導体基板1に形成されたpウェルPWの領域内に形成され、スイッチ用nMISQsのメモリ用nMISQm側のソース/ドレイン領域SDHを構成する半導体領域の形状とメモリ用nMISQmと反対側ビット線側のソース/ドレイン領域SDLを構成する半導体領域の形状とを非対称とした。これに対して、本発明の実施の形態2では、複数のメモリ用nMISQmは第1pウェルHPWの領域内に形成され、スイッチ用nMISは第1pウェルHPWよりも不純物濃度の低い第2pウェルLPWの領域内に形成されている。複数のメモリ用nMISQmが形成される第1pウェルHPWの不純物濃度は、例えば1×1013cm-2~3×1013cm-3であり、スイッチ用nMISQsが形成される第2pウェルLPWの不純物濃度は、例えば5×1012cm-2~1×1013cm-3である。このように、本実施の形態2によれば、複数のメモリ用nMISQmが形成される第1pウェルHPWの不純物濃度を高くすることにより、前述した実施の形態1による効果に加えて、メモリ用nMISの動作特性をさらに向上させることができる。なお、本発明の実施の形態2では、メモリ用nMIS領域とスイッチ用nMIS領域との境界部のn-型の半導体領域には、n-型の半導体領域10のみを形成した場合を例示したが、前述の図17を用いて説明したように、メモリ用nMIS領域とスイッチ用nMIS領域との境界部に形成されるn-型の半導体領域において、境界部に隣接するメモリ用nMISQm側にはn-型の半導体領域10を形成し、スイッチ用nMISQs側にはn-型の半導体領域10よりも低濃度のn-型の半導体領域9を形成することもできる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"