"基準電圧ノード、基準メモリセル、第1のMOSトランジスタ、及び第1の差動閾値MOSトランジスタを含む基準カラムと、各々が前記基準カラムと並列にそれぞれのデータ電圧ノードに結合された複数のデータカラムと、を備え、前記各データカラムが、データメモリセル、第2のMOSトランジスタ、及び第2の差動閾値MOSトランジスタを含み、前記差動閾値トランジスタの1つ又はそれ以上が、ゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。前記第1のMOSトランジスタがカスコードトランジスタである、請求項1に記載の検知回路。前記第1及び第2の差動閾値MOSトランジスタの1つ又はそれ以上が、ダイオード接続され、及び/又はNMOS又はネイティブNMOSトランジスタである、請求項1に記載の検知回路。前記データ電圧ノードの1つ又はそれ以上が、各々コンパレータに結合される、請求項1に記載の検知回路。前記各データ電圧ノードが、コンパレータに結合される、請求項1に記載の検知回路。メモリセル、第1のPMOSトランジスタ、第1の差動閾値MOSトランジスタ、及び前記第1のPMOSトランジスタと前記第1の差動閾値MOSトランジスタに結合された出力電圧ノードを含む回路と、前記出力電圧ノードに接続された複数のメモリカラムと、を備え、前記各メモリカラムが、1つ又はそれ以上の差動閾値MOSトランジスタを含むymuxトランジスタサブ回路を含み、前記差動閾値MOSトランジスタの1つ又はそれ以上が、ゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。前記ymuxトランジスタサブ回路の少なくとも1つが、前記基準電圧ノードに接続されたドレイン及び内部ノードに接続されたソースを有する第1の差動閾値NMOSトランジスタと、前記第1の差動閾値NMOSトランジスタのソースと直列に内部ノードに接続されたドレインを有する第2の差動閾値NMOSトランジスタと、前記内部ノードに接続されたソースを有する第3の差動閾値NMOSトランジスタと、を含む、請求項6に記載の検知回路。前記各ymuxトランジスタサブ回路が、前記基準電圧ノードに接続されたドレイン及び内部ノードに接続されたソースを有する第1の差動閾値NMOSトランジスタと、前記第1の差動閾値MOSトランジスタのソースと直列に内部ノードに接続されたドレインを有する第2の差動閾値NMOSトランジスタと、前記内部ノードに接続されたソースを有する第3の差動閾値NMOSトランジスタと、を含む、請求項6に記載の検知回路。出力電圧ノード、メモリセル、ダイオード接続された第1のPMOSトランジスタ、及び前記第1のPMOSトランジスタのドレインに接続されて前記出力電圧ノードを形成するドレインと第1のノードに接続されたソースとを有する第1の差動閾値NMOSトランジスタを含むデータカラムと、前記第1のノードに接続されたドレインを有する第2の差動閾値NMOSトランジスタを含む第1のメモリカラムと、前記第1のメモリカラムと並列に前記第1のノードに接続され、差動閾値MOSトランジスタを各々が含む第2のメモリカラムと、を備え、前記差動閾値トランジスタの1つ又はそれ以上が、ゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路。1つ又はそれ以上の追加のメモリカラムを更に備える、請求項9に記載の検知回路。基準電圧ノード、基準メモリセル、ダイオード接続され且つ前記基準電圧ノードに接続されたドレインを有する第1の差動閾値PMOSトランジスタ、及び前記基準電圧ノードに接続されたドレインを有する第1の差動閾値NMOSトランジスタを含む基準カラムと、前記基準電圧ノードに接続されたゲートと第1のノードに接続されたソースとを有する第1の差動閾値NMOSトランジスタ、前記第1のノードに接続されたドレインを有する第2の差動閾値NMOSトランジスタ、ダイオード接続され且つ第2のノードに接続されたドレインを有する第2の差動閾値PMOSトランジスタ、前記第2のノードに接続されたゲートと第3のノードに接続されたドレインとを有する第3の差動閾値PMOSトランジスタ、前記第1のノードに接続されたソースを有する第3の差動閾値NMOSトランジスタ、前記第3のノードに接続されたゲートと出力ノードに接続されたドレインとを有する第3の差動閾値PMOSトランジスタ、及び前記出力ノードに接続されたドレインを有する第4の差動閾値NMOSトランジスタを含むコンパレータを備えた回路と、を備え、前記第3及び第4の差動閾値NMOSトランジスタのゲートが共通の制御ラインに接続されており、前記差動閾値トランジスタの1つ又はそれ以上が、ゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知回路又は差動検知増幅器。前記第1の差動閾値NMOSトランジスタが、カスコードトランジスタである、請求項11に記載の検知回路。前記差動閾値トランジスタの1つ又はそれ以上が、カスコードトランジスタである、請求項1~12の何れかに記載の検知回路。前記差動閾値NMOSトランジスタの1つ又はそれ以上が、第1の接合領域及び第2の接合領域を含むチャンネル領域を有するトランジスタであり、第1の絶縁部分の形状並びに前記第1の接合領域の形状又は注入が変動する寸法のものであり、第2の絶縁部分及び/又は前記第2の接合領域の一方又は両方の寸法により規定されるゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を提供するようにする、請求項1~13の何れかに記載の検知回路。基準電圧ノード、基準メモリセル、前記基準電圧ノードに接続されたドレインを有する第1の差動閾値PMOSトランジスタ、及び前記基準電圧ノードに接続されたドレインを有する第1の差動閾値NMOSトランジスタを含む基準カラムと、コンパレータを含み且つ少なくとも1つの差動閾値MOSトランジスタを含む回路と、を備え、前記差動閾値トランジスタの1つ又はそれ以上が、ゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を各々が有するトランジスタである、ことを特徴とする検知又は差動検知増幅回路。前記第1の差動閾値PMOSトランジスタが、ダイオード接続されている、請求項15に記載の回路。前記差動閾値NMOSトランジスタの1つ又はそれ以上が、第1の接合領域及び第2の接合領域を含むチャンネル領域を有するトランジスタであり、第1の絶縁部分の形状並びに前記第1の接合領域の形状又は注入が変動する寸法のものであり、第2の絶縁部分及び/又は前記第2の接合領域の一方又は両方の寸法により規定されるゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を提供するようにする、請求項15に記載の回路。第1のノードに接続されたドレインを有する第1の差動閾値PMOSトランジスタと、前記第1のノードに接続されたゲート及び出力ノードに接続されたドレインを有する差動閾値NMOSトランジスタと、前記第1のノードに接続されたゲート及び前記出力ノードに接続されたドレインを有する第2の差動閾値PMOSトランジスタと、を備え、前記第1、第2、及び/又は第3のMOSトランジスタの1つ又はそれ以上のソース及び/又はドレインと関連する少なくとも1つの閾値電圧が、前記回路の動作マージンを改善するように調整される、ことを特徴とするパワーオンリセット回路。前記第1のPMOSトランジスタのソース閾値電圧が、対応するドレイン閾値電圧又は同等の標準ロジックトランジスタの何れかよりも高く設定される、請求項18に記載の回路。前記NMOSトランジスタ及び/又は前記第2のPMOSトランジスタの少なくとも1つのソース閾値電圧が、これらのドレイン閾値電圧の一方又は両方、或いは同等の標準ロジックトランジスタの閾値電圧の何れかよりも高く設定される、請求項18又は19に記載の回路。前記閾値電圧が、前記回路に対してより低いオン値を可能にするように調整される、請求項18~20の何れかに記載の回路。前記第1のPMOSトランジスタのドレイン閾値電圧が、対応するソース閾値電圧又は同等の標準ロジックトランジスタの何れかよりも低く設定される、請求項18~21の何れかに記載の回路。前記NMOSトランジスタ及び/又は前記第2のPMOSトランジスタの少なくとも1つのドレイン閾値電圧が、これらのソース閾値電圧の一方又は両方、或いは同等の標準ロジックトランジスタの閾値電圧の何れかよりも高く設定される、請求項18又は22に記載の回路。前記閾値電圧が、前記回路に対してより低いオン値を可能にするように調整される、請求項22~23の何れかに記載の回路。前記差動閾値トランジスタの1つ又はそれ以上が、第1の領域に隣接する第1の接合領域及び第2の領域に隣接する第2の接合領域を含むチャンネル領域を備え、第1の絶縁部分の形状並びに前記第1の接合領域の形状又は注入が変動する寸法のものであり、第2の絶縁部分及び/又は前記第2の接合領域の一方又は両方の寸法により規定されるゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を提供するようにする、請求項1~24の何れかに記載の回路。前記差動閾値トランジスタの1つ又はそれ以上が、前記第1の領域に隣接する第1の接合領域及び前記第2の領域に隣接する第2の接合領域を有する接合領域を備えたチャンネル領域を含み、前記第1の接合領域及び前記第2の接合領域が互いに対向されており、前記第1の接合領域又は前記第2の接合領域の形状又は注入の一方又は両方が変動する寸法のものであり、前記対向する接合領域に関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するようにする、請求項1~24の何れかに記載の回路。前記第1の接合領域又は前記第2の接合領域の形状又は注入の一方又は両方が、相補的な注入によって変えられ、ポケット注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項26に記載の回路。前記第1の接合領域又は前記第2の接合領域の注入が、相補的な注入によって変えられ、ポケット注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項26に記載の回路。前記注入の変動した寸法が、注入のタイプ又は組成、注入の密度、注入の濃度、及び/又は前記第1の接合領域の遷移領域を通る変位における変動の1つ又はそれ以上を含む、請求項28に記載の回路。前記注入が、異なるイオン/化合物でドープされ、異なる注入量を有し、異なるプロセスで形成され、及び/又は異なる角度で製作されたものの1つ又はそれ以上を含む、異なる組成のものとすることができる、請求項28に記載の回路。前記注入が、異なる密度/濃度、変動するサイズ、場所、又は強度の1つ又はそれ以上、及び/又はこのような差違の2つ又はそれ以上によって特徴付けられる、請求項28に記載の回路。前記第1の接合領域又は前記第2の接合領域の形状及び注入が、1つ又はそれ以上の相補的注入によって変えられて、前記1つ又はそれ以上の相補的注入に応じて異なる閾値電圧を有するデバイスを提供するようにする、請求項26に記載の回路。前記第1の閾値電圧又は前記第2の閾値電圧を制御するため前記ソースに隣接する電荷トラップ領域を更に備える、請求項26に記載の回路。前記差動閾値トランジスタの1つ又はそれ以上が、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び第2の領域と、前記第1の領域に関連する第1の閾値電圧及び前記第2の領域に関連する第2の閾値電圧をもたらす電荷トラップと、を含む、請求項1~33の何れかに記載の回路。前記電荷トラップ領域が窒化物である、請求項34に記載の回路。前記電荷トラップ領域が層である、請求項34に記載の回路。前記層が窒化物である、請求項36に記載の回路。前記差動閾値トランジスタの1つ又はそれ以上が、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び第2の領域と、前記基板のチャンネル領域の上に配置され、前記第1の領域に隣接する第1の絶縁部分及び前記第2の領域に隣接する第2の絶縁部分を含む対向する絶縁部分を備えた絶縁層と、前記絶縁層の上のゲート部分と、を含み、前記各絶縁部分が、前記ゲートと前記各絶縁部分に隣接する第1の領域又は第2の領域との間の閾値電圧を特徴付け、前記第1の絶縁部分が、前記第2の絶縁部分の第2の厚みとは異なる第1の厚みを含む変動寸法で製作されて、前記対向する絶縁部分と関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するようにする、請求項1~37の何れかに記載の回路。前記第1の厚みが、前記絶縁層からオフセット領域を除去することにより変えられる、請求項38に記載の回路。前記第1の絶縁部分の幅が、異なる第1の閾値電圧を提供するために変えられる、請求項38に記載の回路。前記第1の絶縁部分が、異なる第1の閾値電圧を提供するために変えられる、請求項38に記載の回路。前記第1の絶縁部分が、前記第2の絶縁部分の第2の閾値電圧とは異なる閾値電圧をもたらすために、前記絶縁層から除去される酸化物材料の領域を含む、請求項38に記載の回路。前記除去される酸化物材料の領域が、オフセット領域の形態である、請求項42に記載の回路。前記オフセット領域が、実質的に直線形状である、請求項43に記載の回路。前記変動する寸法が、約0.1ボルト~約0.5ボルトの閾値電圧の変化をもたらす、請求項38に記載の回路。前記第1の閾値電圧又は前記第2の閾値電圧の一方又は両方を制御するため、前記第1の領域又は前記第2の領域に隣接する電荷トラップ領域を更に備える、請求項38に記載の回路。前記差動閾値トランジスタの1つ又はそれ以上が、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び第2の領域と、前記基板のチャンネル領域の上に配置された絶縁層と、を備え、前記絶縁層が、前記第1の領域に隣接する第1の絶縁部分及び前記第2の領域に隣接する第2の絶縁部分を含む対向する絶縁部分を備え、前記各絶縁部分が、前記ゲートと前記各絶縁部分に関連する第1の領域又は第2の領域との間の閾値電圧を定め、前記差動閾値トランジスタの1つ又はそれ以上が更に、前記絶縁層の上のゲート部分を含み、前記第1の絶縁部分又は前記第2の絶縁部分が、変動する長さ及び幅で且つ前記対向する絶縁部分と異なる寸法で製作されて、前記対向する絶縁部分と関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するようにする、請求項1~46の何れかに記載の回路。変動する長さで製作された前記第1の絶縁部分又は前記第2の絶縁部分がまた、変動する幅で製作される、請求項47に記載の回路。前記絶縁層が、低表面積から高表面積に遷移して、対向する閾値電圧とは異なる第1の閾値電圧を提供するようにする、請求項47に記載の回路。前記絶縁層が、2つ又はそれ以上の異なる長さ及び/又は幅の複数の部分から構成され、前記複数の部分間の差違は、異なる長さ及び/又は幅の領域からの遷移を反映する遷移領域によって示され、前記複数の部分の各々が異なる閾値電圧によって特徴付けられる、請求項47に記載の回路。各ソース又は各ドレインの全体又は複合閾値電圧が、各閾値電圧部分構成要素に応じて決定される、請求項50に記載の回路。前記第1の閾値電圧又は前記第2の閾値電圧の一方又は両方を制御するため、前記ソース又はドレインに隣接する電荷トラップ領域を更に備える、請求項47に記載のデバイス。前記差動閾値トランジスタの1つ又はそれ以上が、電気的に直列配列された2つ又はそれ以上のMOSトランジスタ部分要素を有する金属酸化物半導体デバイスを含み、前記各トランジスタが、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び第2の領域と、前記基板のチャンネル領域の上に配置された絶縁層と、前記絶縁層の上のゲート部分と、を含み、第1のトランジスタの第1の絶縁部分が、第2のトランジスタの第2の絶縁部分の第2の幅とは異なる第1の幅で製作されて、前記デバイスの第2の閾値電圧とは異なる前記デバイスの第1の閾値電圧を提供するようにする、請求項1~52の何れかに記載の回路。第1の絶縁部分、第2の絶縁部分、及び第3の絶縁部分を含む3つのMOSトランジスタ部分要素から構成され、前記絶縁部分が各部分要素の閾値電圧を定める、請求項53に記載のデバイス。前記部分要素の最も高い閾値電圧が、前記デバイスの全体又は複合閾値電圧を決定付ける、請求項54に記載のデバイス。前記第1の閾値電圧又は前記第2の閾値電圧の一方又は両方を制御するため、前記第1の絶縁部分、前記第2の絶縁部分、叉は2つ又はそれ以上のトランジスタの別のトランジスタの絶縁部分のうちの1つ又はそれ以上に関連する少なくとも1つの電荷トラップ領域を更に備える、請求項53に記載のデバイス。前記差動閾値トランジスタの1つ又はそれ以上が、金属酸化物半導体デバイスを含み、該半導体デバイスが、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び対向する第2の領域と、前記基板のチャンネル領域の上に配置された絶縁層と、を備え、前記絶縁層が、前記第1の領域に隣接する第1の絶縁部分及び前記第2の領域に隣接する第2の絶縁部分を含む対向する絶縁部分を備え、前記各絶縁部分が、前記ゲートと前記各絶縁部分に関連する第1の領域又は第2の領域との間の閾値電圧を定め、前記差動閾値トランジスタの1つ又はそれ以上が更に、前記絶縁層の上のゲート部分を含み、前記第1の絶縁部分又は前記第2の絶縁部分が、変動する長さを含み且つ前記対向する絶縁部分と異なる寸法で製作されて、前記対向する絶縁部分と関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するようにする、請求項1~56の何れかに記載の回路。前記異なる寸法が更に、長さ方向で異なる表面積又は容積寸法を含む、請求項57に記載のデバイス。前記第1の閾値電圧又は前記第2の閾値電圧の一方又は両方を制御するため、前記ソース又はドレインに隣接する電荷トラップ領域を更に備える、請求項57に記載のデバイス。記載された請求項の1つ又はそれ以上による金属酸化物半導体デバイスを含む差動閾値電圧回路を備えた回路。前記差動閾値電圧回路が、読み出し回路を含む、請求項60に記載の回路。前記差動閾値電圧回路が、検知増幅回路を含む、請求項60に記載の回路。前記差動閾値電圧回路が、ラッチ回路を含む、請求項60に記載の回路。前記ラッチ回路が、比率ベース回路である、請求項63に記載の回路。前記差動閾値電圧回路が、Yデコーダ回路を含む、請求項60に記載の回路。前記差動閾値電圧回路が、パワーオン回路を含む、請求項60に記載の回路。前記差動閾値電圧回路が、コンパレータ回路を含む、請求項60に記載の回路。前記コンパレータ回路が、トランジスタの差動ペアを含み、ゲート-ソース間閾値電圧を用いて前記差動ペアのオフセットを調整する、請求項67に記載の回路。前記差動閾値電圧回路が、オペアンプ回路を含む、請求項60に記載の回路。前記オペアンプ回路が、トランジスタの差動ペアを含み、ゲート-ソース間閾値電圧を用いて前記差動ペアのオフセットを調整する、請求項69に記載の回路。前記差動閾値電圧回路が、バッファ駆動回路を含む、請求項60に記載の回路。記載された請求項の何れかによる1つ又はそれ以上の金属酸化物半導体デバイスを含む閾値サンプリング回路及び/又は閾値平均化回路を備えた回路。前記差動閾値トランジスタの1つ又はそれ以上が、金属酸化物半導体デバイスを含み、該半導体デバイスが、第1の導電型の半導体材料の基板と、第2の導電型のものであり且つ互いに離間されてこれらの間にチャンネル領域を定める、前記基板内の第1の領域及び第2の領域と、前記基板のチャンネル領域の上に配置され、前記第1の領域に隣接する第1の絶縁部分及び前記第2の領域に隣接する第2の絶縁部分を含む絶縁層と、前記絶縁層の上のゲート部分と、を含み、前記チャンネル領域が、第1の領域に隣接する第1の接合領域及び第2の領域に隣接する第2の接合領域を含み、前記第1の絶縁部分の形状及び/又は前記第1の接合領域の形状又は注入の一方又は両方が、変動する寸法のものであり、第2の絶縁部分及び/又は前記第2の接合領域の一方又は両方の寸法により規定されるゲート-ドレイン間閾値電圧とは異なるゲート-ソース間閾値電圧を提供するようにする、請求項1~72の何れかに記載の回路。請求項1~73の何れか及び/又は本明細書で開示される情報による差動閾値金属酸化物半導体デバイスの製作を含む、前記回路の何れかを作る方法。要約すると、差動閾値電圧特性、電圧動作マージン又は他の電圧条件の改善を提供すること、及び/又は処理能力をより堅牢にすることによって、十分な動作条件を提供できる検知システム及び方法に対する必要性がある。本明細書で記載される発明による検知システム及び方法は、差動閾値電圧を有するMOSデバイスによる選択的閾値電圧特性を提供することに関する。1つの例示的な実施形態において、ソース領域、ドレイン領域、及びこれらの間にあるチャンネル領域を有する半導体材料の基板と、チャンネル領域の上の絶縁層と、該絶縁層のゲート部分とを備える金属酸化物半導体デバイスが提供される。その上、該デバイスに関して、絶縁層の形状及び/又は接合領域の形状又は注入は、ゲート-ドレイン接合部とゲート-ソース接合部との間で変動する寸法のものであり、これらの間に差動閾値電圧を提供するようにする。前述の概要及び以下の詳細な説明は共に例証で説明のためのものであり、請求項に記載された本発明を限定するものではない点を理解されたい。本明細書で記載されるものに加えて、更なる特徴要素及び/又は変形形態を提供することができる。例えば、本発明は、開示される特徴要素の種々の組み合わせ及び部分的組み合わせ、及び/又は詳細な説明において以下で開示される複数の更なる特徴要素の組み合わせ及び部分的組み合わせを対象とすることができる。本明細書の一部を構成する添付図面は、本発明の種々の実施形態及び態様を例証しており、本明細書と共に本発明の原理を説明する。ここで本発明を詳細に参照し、その実施例が添付図面に示されている。以下の明細書において記載された実施構成は、請求項に記載された本発明による全ての実施構成を提示するものではない。むしろ、これら実施構成は、本発明に関連する特定の態様による一部の実施例に過ぎない。可能な限り、同じ要素を示すために図面全体を通じて同じ参照符号が使用される。フラッシュメモリシステム及び方法の状況では、多くの関連する回路が閾値電圧条件の影響を受ける構成により実施される。このような構成の実施例は、とりわけ、差動検知増幅器、パワーオン回路、差動コンパレータ、比率関連ラッチ回路、及びバッファ駆動回路である。これらの構成は、MOSトランジスタを含む様々な構成要素で実施することができ、このようなMOSトランジスタの閾値条件を利用した様々なアナログ回路及び概念を含むことができる。このようなMOSトランジスタの特定の機能に関して、基本構成及び例示的な製作の態様は当業者には公知である。このようなトランジスタ及び関連の製作要素の実施例には、米国特許第5,045,488号、第6,258,645号、及び第6,329,685号が挙げられ、これらは引用により全体が本明細書に組み込まれる。図1は、従来のシステム100のブロック図を示す。図1を参照すると、従来の検知システム100は、基準カラム130、複数のデータカラム例えば、カラムO150~カラムN170、及び複数のコンパレータ158、178などを備える。基準カラム130は、基準メモリセル126、MOSトランジスタ118カスコードトランジスタ、及びダイオード接続MOSトランジスタ114プルアップ又は負荷トランジスタを備える。ビットラインRC構成要素122は、ビットライン上の抵抗及びキャパシタンスを示すように図示されている。ymux例えば、ビットライン選択回路は図示されておらず、これは、例えば、N:1ymuxすなわち、共に接続されたNドレインと、個々のNビットラインへのNソースの接続部とを全て有する、数量NのMOSトランジスタから構成されるとすることができ、ここでNビットラインのうちの1つを選択することができ、例えば、N=16、64、又は512である。一部の例示的な実施構成において、ymuxは、トランジスタ118及びビットラインRC構成要素122と直列にすることができ、ymuxMOSトランジスタのゲートは、デコーダ図示せずから復号することができる。基準カラム130では、通常は1つの基準セル126のみが存在し、よって選択する必要がないので、ymuxは通常、ダミーゲートそのゲートは常時オンであり、典型的にはVDDに接続されるとしてのみ機能する。トランジスタ118は、検知のためのカスコード機能を提供することができ、この意味は、トランジスタ118のゲートをバイアス電圧vblbias例えば、0.8~1.4VVtVtはトランジスタ118のNMOS閾値電圧で変調することによって、ソースが通常はこのバイアス電圧vblbiasで調節されることを意味する。トランジスタ118のドレインは、検知に関する出力ノードであり、メモリセル126からのセル電流の大きさに応じて変わる。トランジスタ118のカスコード機能は、RC構成要素を検知ノード154から絶縁する働きをする。基準カラム130は、基準ライン上の電圧基準Vref154を提供し、これはコンパレータ158~178の各々の第1入力に印加される。各データカラム150~170は、データメモリセル、MOSトランジスタ、及びダイオード接続MOSトランジスタを備えることができる。別のビットラインRC構成要素は、ビットライン上の抵抗及びキャパシタンスを表す。データカラム150~170のymuxは図示されていない。データカラム150~170の各々は、それぞれのコンパレータ158~178の第2入力に対するデータ出力電圧VOUT0~VOUTNを提供し、対応するデータカラムに記憶されたデータを示す出力をコンパレータが提供するようにする。従来の検知システム100は、種々のMOSトランジスタ例えば、基準カラム130内のダイオード接続MOSトランジスタ114から生じる挙動のような非最適な動作がある。その結果、飽和領域の負荷に起因した非線形動作のようなエラーにより、例えば、トランジスタ114のセル飽和電流Icell-satの出力信号Voutへの所望の線形又は近線形変換を提供できなくなる可能性がある。このような欠点、並びに動的読み取りなどにおける高精度の性能に対する要求は、本明細書で記載される原理によるトランジスタ及び関連回路の動作パラメータに対して更に改善することの必要性につながる。図2は、本発明に関連する特定の態様による差動MOSトランジスタを実施する例示的なシステム200を示す概略図である。図2を参照すると、検知システム200は、基準カラム230、複数のデータカラム例えば、カラムO250~カラムN270、及び複数のコンパレータ258、278などを備える。基準カラム230は、基準メモリセル226と、差動閾値MOSトランジスタ218例えば、カスコードトランジスタと、NMOS又はネイティブNMOSトランジスタとすることができるダイオード接続差動閾値MOSトランジスタ214例えば、プルアップ、負荷トランジスタ、その他とを備え、該ダイオード接続差動閾値MOSトランジスタ214は、そのゲート及びドレインが共に接続され、基準カラムに対する出力電圧ノード例えば、基準として機能する。RC構成要素222は、基準カラム上の抵抗及びキャパシタンスを示すように図示されている。基準カラム230に付随するymuxは図示されていない。基準カラム230は、基準ライン上の電圧基準Vref254を提供し、これはコンパレータ258~278の各々の第1入力に印加される。各データカラム250~270は、データメモリセル274、294、MOS例えば、カスコードトランジスタ266、286、及びダイオード接続差動閾値NMOS例えば、プルアップ、負荷、その他トランジスタ262、282を備え、そのゲート及びドレイン端子が共に接続され、それぞれのカラムに対する例えば、データ出力電圧ノードとして機能する。ビットラインRC構成要素272、292も図示されており、ビットライン上の抵抗及びキャパシタンスを表す。データカラム250~270のymux、すなわち、ビットライン構成要素272、292及びメモリセル274、294からトランジスタ266、286それぞれへのカップリングは図示されていない。データカラム250~270の各々は、それぞれのコンパレータ258~278の第2出力へのデータ出力電圧VOUT0~VOUTNを提供し、対応するデータカラムに記憶されたデータを示す出力をコンパレータが提供するようにする。例示的なシステム200の差動閾値MOSトランジスタ214、262、282は、ドレイン領域/構造とソース領域/構造との間の物理的又は電気物理的差違により、ソース領域両端の閾値電圧Vtnsとは異なる、ドレイン領域両端の閾値電圧Vtndを生成するように製作されたトランジスタとすることができるここで、VtnはNMOSトランジスタの閾値電圧Vtであり、Vtndはドレイン領域の両端のNMOSのVtであり、Vtnsはソース領域両端のNMOSのVtである。このようなデバイスを提供するのに使用される構造及び製作プロセスの例示的な一部の詳細は、図11~17及び関連の明細書を参照して記載される。本発明の例示に戻ると、例示的な動作条件により、本発明には示されていない基準電圧例えば、13ボルトをもたらすこともできる例えば、閾値メモリセル214又は262、282=0.1Vとすると、VDD=1.6V、VT=0.1、ΔVgsIds=0.2、VREF又はVOUT=1.6-0.3=1.3ボルト。しかしながら、特に図2の例示的な実施構成によれば、MOS構造の物理的特性/構造は、電圧決定に伴う差動閾値電圧MOSデバイス214、262、282の閾値電圧/飽和特性を変更するよう製作することができる。従って、基準電圧に関しては、差動電圧MOSデバイス214は、改善された閾値電圧差、すなわち、典型的な構造すなわち、Vtnd=0.1ボルト、Vtns=0.1ボルトに優る利点を与える、ドレイン閾値電圧Vtnd例えば、0.1ボルト及び対応するソース閾値電圧Vtns例えば、0.0ボルトで製作することができる。このような差動閾値MOSデバイスを用いると、動作条件により、より広範な電圧範囲例えば、VREF又はVOUT=1.6-0.0-0.2=1.4ボルトについて改善され、従って、範囲が0.1V改善される拡大される。一般にこのような本発明による恩恵を受けることができるMOS回路/デバイスは、限定ではないが、とりわけ、出力電圧値/レベルに寄与するMOSトランジスタを有するもの、オフセットを調整するもの、及びノードにおいて小さな電圧振幅に基づいてオン/オフ状態間を遷移するものを含む。従って、Vtnd及び/又はVtnsのような異なる閾値電圧を設定する能力を可能にする本発明は、改善されたビットライン動作のような利点を可能にし、その別の実施例を以下で説明する。図3Aは、本発明に関連する特定の態様による、差動MOSトランジスタ及び/又はその他を実施する例示的なシステム300を示す概略図である。図3Aを参照すると、例示的な検知システム300は、ゲート及びドレインが共に接続されて出力電圧ノードとして機能するようになった、プルアップ又は負荷ダイオード接続トランジスタ314図2のNMOSトランジスタ214と同様に機能することができると、カスコード差動閾値トランジスタ318と、複数のメモリカラム330、350、370とを備えることができる。カスコードトランジスタ318は、以下のように差動閾値電圧から恩恵を受けることができる。カスコードとしてのトランジスタ318の機能を維持するために、vdsは、vgsからVtを差し引いたものよりも大きくなければならずvds>vgs-Vt、これ、動作条件が、トランジスタ318が飽和領域にあるようなものであることを意味する。例えば、Vt=0.2V、ΔVgsIds=0.2、Vsトランジスタ318のソースの電圧=ビットライン電圧=0.6Vとすると、Vgs=VsVtΔVgsIds=0.60.20.2=1Vである。従って、Vds>Vgs-Vt=1V-0.2V=0.8Vである。例えば、Vtnd=0.2V及びVtns=0.1Vである差動閾値構成では、Vgs=VsVtnsdelatVgsIds=0.60.10.2=0.9V、Vds>Vgs-Vtnd=0.9V-0.2V=0.7Vである。このため、トランジスタ318のドレイン電圧は、動作が依然として飽和条件である間は、0.1V未満で動作することができる。よって、動作電圧範囲が0.1Vより広範な範囲に改善される拡大される。各メモリカラムは、ymux、RC構成要素、メモリセル、及び複数のymuxトランジスタ320/324/328、340/344/348、360/364/368を備えることができる。このようなymux回路を用いて、例えば、8ビットラインのうちから1つのビットラインを選択してカスコードトランジスタ318及び負荷トランジスタ314に接続することができる。RC構成要素322は、第1のビットライン上に抵抗及びキャパシタンスを表すように図示され、ymux321に結合される。メモリセル326もまたRC構成要素322に結合することができる。本明細書で使用されるメモリカラムは、ymux、RC要素、及びメモリセルのこのような組み合わせを指す。更に、追加のRC構成並びにメモリセルを他の7つのビットラインBL[1:7]に接続することができる。差動ドレインがより高い閾値電圧を有する図3Aに示した構成は、オン/オフ状態を有し、漏洩を低減し、すなわち、選択ビットラインからの電圧を検知回路を通して飽和又は通過させ、損失を最小限にすることができる。図3Aを参照すると、例えば、第1の例示的なメモリカラム330が選択されると、差動閾値トランジスタ320、324は、線形動作になり、ビットラインビットライン0からの電圧を検知回路に通過させることになる。更に、例示的なビットライン0が選択されない場合、トランジスタ328は、トランジスタ320と324の間のノードをプルアップし、トランジスタ320を逆バイアスにして遮断する。メモリカラム330、350~370の各々は、データ出力信号を提供し、対応するメモリカラムに記憶されたデータを示す出力を提供できるようにする。図3Bは、本発明に関連する特定の態様による、差動MOSトランジスタ及び/又はその他を実施する例示的なシステム380を示す概略図である。図3Bを参照すると、例示的な検知システム380は、ゲート及びドレインが共に接続されて出力電圧ノードとして機能するようになった、例えば、プルアップ、負荷、その他差動閾値PMOSトランジスタ389と、カスコード差動閾値NMOSトランジスタ388と、本明細書で記載されたものによる、複数の差動閾値NMOSトランジスタ382、384、及び386と、を備えることができる。ここで、トランジスタ382、384、及び386は、例えば、8つのビットラインのうちから1つのビットラインを選択してプルアップ、負荷トランジスタ389に接続するのに使用されるymux8:1の一部とすることができる。トランジスタ382、384、及び386は、それぞれのメモリカラムに属するymux回路の一部とすることができ、各メモリカラムは、ymuxのトランジスタ、RC要素、及びメモリセルを備える。第1のメモリカラムは、NMOSトランジスタ382、RC要素322、及び図示のメモリセルを備える。他のメモリセルは、トランジスタ384及び386ymux回路の一部として、RC要素図示せず、及びメモリセル図示せずを備える。更に、例示的なデータカラムは、トランジスタ389、カスコードトランジスタ388、及び上記に記載したような複数のメモリカラムを備えることができる。従って、図3Bのものによる検知システムは、ソース両端のより高い閾値電圧Vtsを利用して、例えば、図3Aと同様の改善されたビットライン/漏洩制御、動作条件又は電圧のより広い範囲、及び/又はこのような閾値ベースの機能拡張など、革新的な機能を可能にすることができる。例えば、例示的なトランジスタ388図3Aのトランジスタ318と同様に機能することができる及びトランジスタ389図3Aのトランジスタ314又は図2のトランジスタ214と同様に機能することができるは、改善されたデータ出力ライン電圧を可能にし、例えば、より広範な動作電圧範囲に改善するようより高いVtdを有することができ、トランジスタ382、384、386は、低漏洩で非選択ビットラインを遮断するよう高いVtsを有することができる。更に、トランジスタ382、384、386は、遅延を少なくして電圧パス機能を増強するためにより低いドレイン閾値電圧を有することができる。図4は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図4を参照すると、別の例示的な検知システムは、基準カラム410及び複数の出力カラム440、460から構成される差動検知増幅器400を含むことができる。この場合も図1及び2と同様に、関連するymux回路は図示していない。基準カラム410は、基準メモリセル432と、ゲート及びドレインが共に接続されて出力基準電圧ノードとして機能するようになった、ダイオード接続差動閾値PMOS例えば、プルアップ、負荷、その他トランジスタ412と、追加の基準カラム回路420と、を備えることができ、該基準カラム回路420は、例えば、少なくとも1つの差動閾値NMOS例えば、カスコードトランジスタ422と、基準カラム410又は回路420上で抵抗及びキャパシタンスを表すRC構成要素430とを有するように特徴付けることができる。トランジスタ412及び422は、図3Aのトランジスタ314及び318それぞれと同様に機能することができる。基準カラム410は、差動入力段440の入力に供給されるREFOUTライン上の電圧基準416を設定する。差動入力段440の別の入力DATAOUT452は、データメモリセルを備えた基準カラム210と同様のデータカラム図示せずにより提供される。出力カラムは、所望の出力を提供するために様々な増幅回路及び/又は増幅段を含み、これらは、図4に示す例示的なトランジスタ442、446、444、448、450、454、456のような、1つ又はそれ以上の差動閾値MOSPMOS/NMOSトランジスタを含むことができる。出力カラムの各々は、対応するデータカラムに記憶されたデータを示す、SAout、SAoutb例えば、447を参照その他のような出力電圧を相応に増幅して提供することができる。この図において、このような例示的な差動閾値電圧MOSトランジスタの使用により、例えば、このようなトランジスタの閾値電圧全体を低下させることによってヘッドルームすなわち、トランジスタ422などに関連したものを改善することができる。従って、約0.2ボルト程度の閾値電圧を有する典型的なNMOS構成において、閾値電圧全体を0.2から、例えば、およそ0.1~0に低下させることにより性能を改善することができる。このような改善は、例えば、より高いドレイン閾値電圧424に固定させてソース閾値電圧426をオフセットさせ且つおよそ0.1~0の全体有効閾値電圧を提供する、差動電圧NMOSトランジスタ422を用いて、本明細書で記載される発明を利用することにより達成することができる。検知動作に関しては、トランジスタ422は、図2のトランジスタ218と同様にカスコードトランジスタとして機能することができ、よって、図3Aのトランジスタ318のものと同様の差動閾値構成から恩恵を受けることができる。同様に、トランジスタ412の特徴要素例えば、プルアップ、負荷、その他のトランジスタは、図2のトランジスタに一致するようにして実施することができ、動作条件を改善するためにVrsよりも高いVtdを有するすなわち、およそ0.2v。同様に、入力ペア444及び448は、トランジスタ422のものと同様に用いることができる。トランジスタ422、446、454はまた、トランジスタ412のものと同様の手法で実施することができる。更に、トランジスタ450、456は、トランジスタ422のものと同様に実施することができる。このように、かかる特徴要素は、増幅回路の動作範囲の全体的な改善をもたらす。図5は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図5を参照すると、2つの例示的な閾値電圧が示された構成520、560を示している。第1の構成520は、ソース閾値電圧Vtns530の測定を可能にする例示的な構成を示している。これを行うために、第1の構成520は、電源524、入力信号制御要素、ドレイン528の両端がダイオード接続された差動閾値MOSトランジスタ522、及び接地に向かうシンク526を含むことができる。入力信号制御要素の制御及びドレイン及びゲートに同じ電圧を印加することによって、トランジスタ522の全体閾値電圧の測定によりソース閾値電圧Vtnsの正確な測定を行うことができる。同様に、図5はまた、ドレイン閾値電圧Vtnd568の測定を可能にする第2の例示的な構成560を示している。これを行うために、第2の構成560は、電源564、入力信号制御要素、ソース568の両端がダイオード接続された差動閾値MOSトランジスタ562、及び接地に向かうシンク566を含むことができる。入力信号制御要素の制御及びドレイン及びゲートに同じ電圧を印加することによって、トランジスタ562の全体閾値電圧の測定によりドレイン閾値電圧Vtnd570の正確な測定を行うことができる。図6は、本明細書で記載される発明に関連した特定の態様による例示的なシステムを示す概略図である。例えば、ドレイン領域608が、ソース610の閾値電圧Vtnsよりも高いドレイン閾値電圧Vtndを有する、差動閾値MOSトランジスタ612を含む差動パスゲート回路600を示している。このような構成は、例えば、高電圧高電圧は、ドレイン誘起障壁を下げることにより高Vtを効果的に低下させるようになるを通過させた場合の利点をもたらすと共に、高Vt領域が存在することに起因してより効果的な遮断を可能にする。図7は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図7を参照すると、複数の差動閾値MOSトランジスタ704、734、744及び出力ノード746Vtripを含むパワーオンリセットシステム700が示されている。従来のパワーオンリセットシステムは、パワーオン出力Vtripレベルが、例えば、回路を網羅するトランジスタすなわち、従来の回路ではダイオード接続されることになるトランジスタ704及びトランジスタ744に相当するトランジスタの閾値電圧の総和以上でなければならないので、低VDDにおいてはこのパワーオン出力Vtripレベルが高すぎるといった欠点を有する場合が多い。しかしながら、本明細書で記載される発明による態様によれば、差動閾値電圧MOSトランジスタ704、734、744を利用して、出力Vtripを改善された動作マージン内に操作することができる。例えば、第1の差動トランジスタ704動作時に線形領域にあり、ダイオード接続されていないは、より高いソース閾値電圧714で設定することができ、出力トランジスタ734、744のペアはまた、それぞれのドレイン閾値電圧の1又は両方よりも、或いは、従来の対応するパワーオンシステムにおける同等の標準的なロジックのトランジスタよりも高く設定されたソース閾値電圧738、748を含むことができる。このような構成により、高出力点図8のVtriph766が、第1トランジスタ704の閾値電圧Vtpよりも高く、或いは、パワーオンリセット機能を作動させるために出力746と接地間の出力トランジスタ744の現在よりも高いソース閾値748にわたる閾値電圧よりも高くすることだけが必要となるので、出力Vtripの上側範囲にてより低いオン値を達成可能になる。換言すると、従って、この出力に寄与するトランジスタの高いソース閾値電圧714、748を使用することによって動作範囲が改善される。このようにして、パワーオンリセットは、閾値電圧の総和ではなく、このようなトランジスタに伴う最も高い閾値電圧で容易に作動することができる。別の例示的な実施構成において、このようなシステム700は、PORをイネーブル又はディスエーブルにするすなわち、試験するためにNANDゲートと論理積AND演算して、グリッチを阻止する、レジスタビット又はコマンドなどによってPORトリップ点よりも低い値での読み込みを可能にする、などを行うことができる。図7Bは、本発明に関連する特定の態様に従った図7の例示的なシステムによる性能特性を示すグラフである。図7Bを参照すると、PORVtriph766の高出力点における例示的な変動を示すために、VDD電圧762の範囲に対してグラフ化されたパワーオンリセットPORレベル768が図示されている。本明細書で記載される発明の利点が無ければ、2つの閾値電圧の総和としてのVtriphは、低いVDDすなわち、VDDがVtriph766に近いのでで回路が適切に動作するには高すぎることになる。しかしながら、本発明により、何れかのトランジスタがオンであるときにVtriphがそのリセット動作を行うことが可能になる。従って、Vtriphは、2つの閾値電圧の高い方で作動することができ、例えば、低いVDDで動作マージンを改善することができる。この機能は、差動閾値MOSトランジスタにより達成することができる。他の実施構成において、物理的寸法は、寸法上の変化又は作用から生じる高い閾値電圧に起因して短チャンネル効果、短幅効果、逆幅効果、リソグラフィー関連効果、十分な近接効果、ODソース/ドレイン拡散寸法、その他などに起因して、より高いトリップ点電圧を達成するよう構成することができる。これは、例えば、関連するトランジスタここではトランジスタ704及び744などの閾値電圧対幅、チャンネル長、又はODソース/ドレイン拡散寸法など、ピーク値付近で異なる寸法幅及び長さをサンプリングすることにより達成することができる。図8A及び8Bは、図7A及び7Bと同様であるが、このような回路において異なる場所で閾値電圧が変化した異なる態様ソース及び/又はドレインを反映した別の例示的な回路/システムの概略図とグラフを示す図である。図9は、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図9を参照すると、MOSデバイスの差動ペア920、940を含むシステム900が開示される。出力デバイス940が本明細書で記載される発明による1つ又はそれ以上の低閾値電圧トランジスタを用いて実施される場合に改善された動作を達成することができる。特定の例示的な態様によれば、低閾値電圧トランジスタ940は、異なる長さを有するトランジスタの少なくとも2つ又はそれ以上を備えた複数のMOSトランジスタにより実施することができる。例えば、出力デバイス940は、各々が異なる長さ例えば、5/0.3、5/0.35、5/0.4などを備えた、図16に示すような3つのMOSトランジスタ部分構成要素と共に実施することができる。追加の態様を異なる幅により実施することができ、更に別の態様は、上記に記載したような差動閾値トランジスタにより実施することができる。別の態様によれば、出力デバイスはまた、出力デバイス940にとって望ましい低い閾値電圧パラメータを実現するため、以下で記載するような複合デバイスで実施することができる。このような例示的な実施構成はまた、差動ペアのオフセットを最小限にするためソース両端の閾値電圧を平均化することによる全体の利点を有する。図10A及び10Bは、本発明に関連する特定の態様による、例示的なシステムを示す概略図である。図10Aを参照すると、複数のトランジスタ1012、1014、1018と、第1回路1022及び第2回路1034から構成された比率ベースのラッチデバイスとを含む例示的なシステム1010が開示される。システム1010は、フィードバック関連の動作マージンを改善するために差動閾値MOSデバイス又はトランジスタの例示的な使用を示している。システム1010は、例えば、関連フィードバック及びラッチ動作を良好に制御するため、対応するドレイン閾値電圧とは異なるこの実施例ではより高いよって、標準的なトランジスタの閾値電圧よりも高いソース閾値電圧1026、1038を含む差動閾値MOSトランジスタ1024、1036を示している。具体的には、例示的なシステム1010は、差動閾値電圧を使用して、例えば、回路出力に応じて前の回路のラッチを制御することにより、フィードバック動作に対する電圧動作マージンの改善よって、電圧比率又は範囲の改善を可能にする。第2の例示的な回路1050は、差動閾値電圧を使用して漏洩を制御する第1及び第2の回路1052、1062の別の代表的な図を示す。ここでは、例えば、差動閾値MOSトランジスタ1054、1064は、オン/オフ状態の良好な制御を可能にし、とりわけ漏洩を低減するために、対応するドレイン閾値電圧とは異なる例えば、より高いように標準的なトランジスタよりも高い閾値電圧をもたらす設定されたソース閾値電圧1060、1066を含む。具体的には、差動MOSトランジスタ1054、1064は、標準的な高閾値電圧トランジスタよりも遷移及び遅延が少なく、これにより損失を最小限にして電圧を飽和又は通過させることになる。具体的には、2つのMOSトランジスタ1054、1064における高いソース及び低いドレイン閾値電圧1060、1066は、より狭いマージン、より狭い遷移範囲、及び/又は低漏洩内でのスイッチングを提供することになる。図11Aは、本明細書で記載される発明に関連した特定の態様による、例示的なMOSトランジスタデバイスの断面図である。このようなデバイスの基本的な製作プロセスは、当業者には良く知られており、これらプロセスの実施例には、米国特許第5,045,488号、第6,258,645号、及び第6,329,685号が挙げられ、これらは引用により全体が本明細書に組み込まれる。図11Aの例示的なデバイスにおいて示されるように、MOSトランジスタ1100は、P型基板のような、第1の導電型の半導体材料の基板1110を備えることができ、この基板は、ソース及びドレイン領域1144、1142を含む。図示の例示的なデバイスにおいて、ソース及びドレイン領域1144、1142は、例えば、ヒ素As注入プロセスにより設けられた上側Nドープ領域1144a、1144b、例えば、リンP注入プロセスにより設けられた下側のNドープ領域1142a、1142bなど、第2の導電型の領域を含むことができる。ソース及びドレイン領域1144、1142は、互いに離間されて、これらの間にチャンネル領域1140を定める。絶縁層1120は、基板のチャンネル領域の上に配置され、第1のソース/ドレイン領域に近接した第1の絶縁部分1120aと、対向するソース/ドレイン領域に近接した第2の絶縁部分1120bとを含む。加えて、ゲート部分1130が絶縁層の上に配置される。更に、チャンネル領域1140は、一方のソース/ドレイン領域1144a、1142aに隣接した第1の接合領域1160aと、相補的なソース/ドレイン領域1144b、1142bに隣接した第2の接合領域1160bとを含む、対向する接合領域を備える。MOSトランジスタはまた、反転領域1146を含むことができる。更に、本明細書で記載される発明による態様によれば、第1の接合領域1160a又は第2の接合領域1160bの形状又は注入すなわち、注入の型又は組成、注入密度、注入の濃度、及び/又は遷移領域を通る変位、その他の一方又は両方は、対向する接合領域に関連する第2の閾値電圧とは異なる、当該接合領域と関連する第1の閾値電圧を提供するよう、異なる寸法のものである。例えば、領域を含む半導体材料は、この異なる閾値電圧をもたらすために対向する領域のものとは異なる形状又はサイズのものとすることができ、注入は、異なるタイプ又は組成異なるイオン/化合物、注入量、プロセス、及び角度などでドープされる、異なる密度/濃度、異なるサイズ、場所、強度、このような差違の2つ又はそれ以上からなる変形形態のものとすることができ、及び/又は閾値電圧は、上記の組み合わせに基づいて異なるように設定することができる。図11Aに示す例示的なデバイスにおいて、例えば、ホウ素B他のハロー材料、その他のP注入のようなより大きな相補的注入1148aを生成することにより、第1の接合領域1150aにてより高空乏区域を形成することができる。これまでの注入は、一般に短チャンネル効果を抑制するのに使用されるポケット注入の生成が含まれていたが、本発明の態様による相補的注入は、本明細書で開示される回路に適用可能な特殊化された障壁充填機能を提供する。従って、第1の接合領域例えば、ドレインの閾値電圧は、注入量及び角度など、上記に記載した変形形態に基づいてこのようなドレイン誘起の障壁充填などによって、対向する接合領域のものよりも高く例えば、50mV~500mVなど設定することができる。例えば、第1の接合領域又は第2の接合領域の形状及び注入の一方又は両方は、相補的注入に応じて異なる閾値電圧を有するデバイスを提供するため相補的注入により変えることができる。同様に、第1の接合領域又は第2の接合領域の形状及び/又は注入は、1つ又はそれ以上の相補的注入に応じて異なる閾値電圧を有するデバイスを提供するため、1つ又はそれ以上の相補的注入により変えることができる。図11Bは、本発明に関連する特定の態様による、例示的なデバイスの例示的な性能特徴を示すグラフである。グラフ1150は、例示的な相補的注入などを有する接合部の特性を示す、ドレインソース間電流Ids1122とドレインソース間電圧Vds1110のグラフである。グラフ1150は、例えば、電流と電圧との間の関係Ids=I/1λVdsにより提供される、高いRoutのような、このような接合部の種々の性能特性を示している。従って、Routは、一連の勾配により示すように、勾配1/λの減少に反比例して増加し、ドープの増加に伴ってゲインRoutが増加することを示している。図12は、本発明に関連する特定の態様による、例示的なデバイスの透視図側面図である。図12のMOSデバイス1200は、図12のものと同じ又は同様の特徴要素の一部を含むが、他とは対照的な一方のソース/ドレインの異なる閾値電圧を提供するための酸化物又は絶縁層に関連する一部の特徴要素を示している。図12の例示的なデバイスにおいて示すように、MOSトランジスタ1200は、P型基板のような第1の導電型の半導体材料の基板1210を備えることができ、該基板は、ソース及びドレイン領域1244、1242を含む。図示の例示的なデバイスにおいて、ソース及びドレイン領域1244、1242は、例えば、ヒ素As注入プロセスにより設けられた上側Nドープ領域1244a、1244b、例えば、リンP注入プロセスにより設けられた下側のNドープ領域1242a、1242bなど、第2の導電型の領域を含むことができる。ソース及びドレイン領域1244、1242は、互いに離間されて、これらの間にチャンネル領域1240を定める。酸化物/絶縁層1220は、基板のチャンネル領域の上に配置される。加えて、ゲート部分1230が酸化物/絶縁領域220の上に配置される。更に、チャンネル領域1240は、一方のソース/ドレイン領域1244a、1242aに隣接した第1の接合領域1260aと、相補的なソース/ドレイン領域1244b、1242bに隣接した第2の接合領域1260bとを含む、対向する接合領域を備える。MOSトランジスタはまた、反転領域1246を含むことができる。酸化物/絶縁層に関連する特徴要素において、本明細書で記載される発明による例示的な酸化物/絶縁領域1220は、1つ又はそれ以上の酸化物又は他の絶縁/誘電層1222と、ソース閾値電圧Vts及びドレイン閾値電圧Vtdを制御するためソース及びドレイン領域に軌跡例えば、説明の目的で図12に示すトラップ電荷1226を参照を有する窒化物電荷トラップを利用する窒化物層1224とを含むことができる。窒化物電荷トラップを利用するデバイスを製作するプロセスは、当業者には良く知られている。このようなデバイス及びプロセスの一部の実施例は、とりわけ、WilliamD編、BrownandJoeBrewer、1998年、IEEE、NonvolatileSemiconductorMemoryTechnologyに記載されており、当該文献は、引用により本明細書に組み込まれ、添付される例えば、47~50頁、特に、49~50頁のセクション1.4.2.2SONOSDevicesを参照。同様に、トラップ電荷1226は説明のために図12に図示されているが、1つ又は複数の電荷トラップ領域はまた、対応する閾値電圧を制御するためにソース又はドレインに隣接しているものと特徴付けることができる。更に、本発明の実施例は、窒化物の関連で説明しているが、他の組成の電荷トラップ領域を利用することもできる。同様に、本発明の例示的な電荷トラップ領域は、層の関連で説明しているが、材料の他の形状及び構成を用いることもできる。本発明に戻ると、ソースでのトラップ電荷の軌跡又は領域の生成又はソース閾値電圧の操作は、限定ではないが、コンパレータ又はオペアンプにおいて差動ペアのオフセットを調整することを含めて、本明細書で記載される例示的なシステムにおいて用いることができる。ドレインでのトラップ電荷のこのような軌跡又は領域、或いはドレイン閾値電圧の操作もまた、限定ではないが、例えば、コンパレータ又はオペアンプにおいて差動ペアのドレイン側での動作点を調整することを含めて、本明細書で記載される例示的なシステムにおいて用いることができる。図13A及び13Bは、本発明に関連する特定の態様による、例示的なデバイスの透視図上面図及び側面図である。図13A及び13Bに示す例示的なMOS半導体デバイス1300は、第1の導電型の半導体材料の基板1310と、第2の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース/ドレイン領域1344と、基板のチャンネル領域の上に配置された絶縁層1322と、絶縁層の上にあるゲート部分とを含むことができる。説明の目的で、絶縁層1322は、第1のソース/ドレイン領域に隣接する第1の絶縁部分1322と、反対側のソース/ドレイン領域に隣接する第2の絶縁部分1326とを含む、対向する絶縁領域又は部分から構成されるものとみなすことができ、各絶縁部分は、この各絶縁部分に関連するゲートとソース/ドレインとの間の閾値電圧を定め又は特徴付ける。更に、本明細書で記載される発明による特定の態様によれば、第1の絶縁部分又は第2の絶縁部分は、対向する絶縁部分に関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するよう、厚み1334を含む異なる寸法で製作することができる。これらの利点を達成するために絶縁層において変えることができる寸法は、第1の絶縁部分1322及び第2の絶縁部分1326の厚み1334並びに幅チャネルにわたる距離又は寸法1333、1331を含む。例示的なシステムでは、この第2の絶縁部分は、第1の絶縁部分よりも厚みが薄い酸化物領域を表し、幅1331の線形寸法は、電圧特性に対して変化をもたらすことができる空乏領域に対する寸法変化と機能的に類似して、閾値電圧を低下させるために小さくすることができる。閾値電圧の低下はまた、第1及び/又は第2の絶縁部分に対し幅を低減することにより達成することができる。更に、第2の絶縁部分1326に対してより厚みのある酸化物を使用することで、関連の隣接するソース/ドレイン両端のより高い閾値電圧を生じさせることになる。酸化物の寸法決定はまた、全体の絶縁層1322におけるオフセット領域又はオフセット1336の形をとるものとして特徴付けることができる。例えば、オフセットは、差動閾値電圧が望まれるソース/ドレイン領域の上に実質的に直線的な形状などによって定められる領域とすることができる。一部の例示的な態様によれば、上記による寸法決定は、ソースとドレイン間の差動閾値電圧条件を約0.1ボルト~約0.5ボルトの程度で与えることができる。図14は、本発明に関連する特定の態様による、例示的なデバイスの性能特徴要素/特徴を示すグラフである。図14のグラフ1400は、図13に示すMOSトランジスタのような例示的なデバイスについての閾値電圧1462対長さ1464の例示的なグラフである。グラフ1400は、長さ1311の寸法が変化するときに、例えば、第2の絶縁部分1326に関連する閾値電圧との間の代表的な関係を示すことができる。図示のように、長さ寸法がより小さな範囲にあるとりわけ、線Lmin1471により特徴付けられる場合、電圧対長さのグラフは、正勾配の曲線、すなわち、長さの増加と共に増大する閾値電圧SCE又は短チャンネル効果とも呼ばれるによって特徴付けられる。しかしながら、長さが特定の閾値1472を上回って増加すると、この関係は負勾配を有し、長さが更に増加すると閾値電圧は減少1476し始めるRSCE又は逆短チャンネル効果点1474とも呼ばれる。これらの特性に基づいて、設計及び製作パラメータに応じて最大閾値電圧を設定及びシフトすることができ、短長特性に応じて最小閾値電圧を決定又は設定することができる。これらの特徴要素は、特に設計、製作及び作動特徴を短長及び最小閾値電圧特性に応じて決定できる状況において、差動ペアのオフセットを必要とするような用途に対して利点を提供する。本明細書で記載される発明による例示的なデバイスの狭幅効果及び逆狭幅効果特性に関して、同様の関係及び利点が存在する。図15は、本発明に関連する特定の態様による、例示的なデバイスの透視図上面図である。図15を参照すると、ソース/ドレイン領域を備えた基板1510と、変動する寸法の酸化物領域1530とを含む、複合デバイス1500が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、第1の導電型の半導体材料の基板1510と、第2の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域1344と、基板のチャンネル領域の上に配置される絶縁層1530と、絶縁層の上にあるゲート部分とを含むことができる。酸化物領域1530は、上記に記載されたものと同様の第1及び第2の部分又は絶縁部分を有するものとして特徴付けることができ、各々は、相補的なソース及びドレイン領域と関連付けられる。図15の例示的な図において、第1の絶縁部分又は第2の絶縁部分は、対向する絶縁部分と関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するよう、変動する長さ及び幅、及び対向する絶縁部分とは異なる寸法で製作される。図15において、寸法に応じて異なる閾値電圧の生成を例示するために、例示的な酸化物領域1530は、異なる幅すなわち、チャンネルにわたる距離の3つの部分1550、1554、1558で図示されている。これらの部分の各々はまた、各領域の異なる長さ及び幅からの変化を反映する遷移領域1552、1556によって特徴付けることができる。図示の例示的なデバイスに関して、3つの全体領域の各々は、通常、異なる閾値電圧によって特徴付けられることになり、各ソース又は各ドレインの全体又は複合閾値電圧は、各閾値電圧部分構成要素に応じて決定される。図16は、本発明に関連する特定の態様による、例示的なデバイスの透視図平面図である。図16を参照すると、ソース/ドレイン領域を備えた基板1610と、異なる寸法の酸化物領域1630とを含む、直列デバイス1600が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、電気的に直列に配列された2つ又はそれ以上のトランジスタ部分構成要素を含むことができ、各トランジスタ部分構成要素は、第1の導電型の半導体材料の基板1610と、第2の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域と、基板のチャンネル領域の上に配置され且つ各々の上にゲート部分が配置される絶縁層1630と、を含むことができる。図16の図では、3つのトランジスタ部分構成要素が描かれているが、2つ又は3つよりも多く備えた実施形態もまた、本明細書で記載される発明によるものとすることができる。図示のように、例示的なMOSデバイス1600は、第1のトランジスタ部分構成要素の第1の酸化物領域1632第1の絶縁部分と、第2のトランジスタ部分構成要素の第2の酸化物領域1634第2の絶縁部分と、第3のトランジスタ部分構成要素の第3の酸化物領域1636第3の絶縁部分と、を含む。2つのトランジスタ素子を有する構造は、例えば、第2のトランジスタ部分構成要素の第2の絶縁部分の第2の長さとは異なる第1の長さ第1のチャンネルにわたる距離で製作された第1のトランジスタの第1の絶縁部分を有するものとして特徴付けることができる。このような互いに直列の関係にされた酸化物領域は、各部分構成要素に対して種々の閾値電圧を定め、最大閾値電圧は、デバイスの全体又は複合閾値電圧を決定付け、これにより、デバイスの第2の閾値電圧とは異なる第1の閾値電圧を提供することができる。同様にして、3つ又はそれ以上のトランジスタ素子を有する構造は、種々のトランジスタ酸化物領域の全ての間で同様の関係を含むことができる。図17は、本発明に関連する特定の態様による、例示的なデバイスの透視図上面図である。図17を参照すると、ソース/ドレイン領域を備えた基板1710と、変動する寸法の酸化物領域1768とを含む、複合デバイス1700が図示されている。このような例示的な態様によれば、金属酸化物半導体デバイスは、第1の導電型の半導体材料の基板1710と、第2の導電型であり且つ互いに離間されてこれらの間にチャンネル領域を定める基板内のソース領域及びドレイン領域と、基板のチャンネル領域の上に配置される絶縁層1768と、絶縁層の上にあるゲート部分とを含むことができる。酸化物領域1768は、上記に記載されたものと同様の第1及び第2の部分又は絶縁部分を有するものとして特徴付けることができ、各々は、相補的なソース及びドレイン領域と関連付けられる。図17の図に例証として示されるように、第1の絶縁部分又は第2の絶縁部分は、対向する絶縁部分と関連する第2の閾値電圧とは異なる第1の閾値電圧を提供するよう、変動する長さ、及び/又は対向する絶縁部分とは長さ方向で異なる表面積又は容積寸法で製作される。図17において、このような長さ寸法の変化に応じて異なる閾値電圧の例示的な実施を示すために、例示的な酸化物領域1768は、当該ソース/ドレインに隣接する酸化物層の2つの長さ寸法L1、L2を延長又は短縮することにより、ソース又はドレイン領域に隣接した側又は絶縁部分1770上で変えることができる。その結果、通常は2つの異なる絶縁部分は、チャンネルの各側部上にあり、異なる閾値電圧によって特徴付けられることになる。上記の説明は、例証を意図してものであり、添付の請求項の範囲によって定義される本発明の範囲を限定するものではない点を理解されたい。他の実施形態は、添付の請求項の範囲内にある。"