抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、前記単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、アクセスされる前記単位セルの位置に従い前記グローバル基準電流のレベルを異に制御するグローバル基準電流生成回路とを含むことを特徴とする非揮発性メモリ装置。前記グローバル基準電流生成回路は、前記単位セルの位置に従い相違する抵抗値を有するライン電圧を出力するライン抵抗補正部と、前記ライン電圧に対応して前記グローバル基準電流のレベルを可変するグローバル基準電流部とを含むことを特徴とする請求項1に記載の非揮発性メモリ装置。前記ライン抵抗補正部は、前記単位セルと連結されたビットライン、ソースラインの長さに対応して前記ライン電圧レベルを異に制御することを特徴とする請求項2に記載の非揮発性メモリ装置。前記ライン抵抗補正部は、前記単位セルの行住所を受信して複数個の位置信号を出力するセル位置判定部と、前記複数個の位置信号に対応して互いに異なる電圧レベルを有する前記ライン電圧を出力する位置補正信号発生部とを含むことを特徴とする請求項2に記載の非揮発性メモリ装置。前記位置補正信号発生部は、多数の抵抗が直列連結された電圧分配器と、前記多数の抵抗と並列連結され、前記複数個の位置信号に応じて前記ライン電圧の抵抗を制御する多数のスイッチと、前記位置補正信号発生部の活性化動作を制御する活性化部とを含むことを特徴とする請求項4に記載の非揮発性メモリ装置。前記グローバル基準電流部は、前記感知増幅器、前記セルアレイの各回路構成と同じ抵抗を有するように複製された回路を含むことを特徴とする請求項2に記載の非揮発性メモリ装置。前記グローバル基準電流部は、前記単位セルの位置に対応してチャンネル抵抗値が変わるライン電圧部と、論理ハイレベル及び論理ローレベルの2つのデータの中間値の固定抵抗値を有する抵抗素子と、電流ミラーにより前記グローバル基準電流を出力する基準電流出力部と、電圧抑制信号により制御されるクランプ電圧部と、前記単位セルのトランジスタを複製するセルトランジスタ部と、前記グローバル基準電流部の活性化状態を制御する活性化部とを含むことを特徴とする請求項6に記載の非揮発性メモリ装置。前記クランプ電圧部は、前記感知増幅器と同じ電源及びトランジスタが用いられることを特徴とする請求項7に記載の非揮発性メモリ装置。前記セルトランジスタ部は、ゲート端子を介しコア電圧が印加される第2トランジスタと、ゲート端子を介しポンピング電圧が印加される第3トランジスタとを含むことを特徴とする請求項7に記載の非揮発性メモリ装置。前記単位セルは、前記データに対応して互いに異なる抵抗値を有する可変抵抗素子を含むことを特徴とする請求項1に記載の非揮発性メモリ装置。前記可変抵抗素子は、磁場の方向変化を介しデータを書き込むことのできるMTJMagneticTunnelingJunction素子を含むことを特徴とする請求項10に記載の非揮発性メモリ装置。抵抗値の変化に伴いデータの読出し又は書込みが行われる多数の単位セルを含むセルアレイと、前記単位セルと同じ構造を有する多数の基準セルを含む基準セルアレイと、前記基準セルアレイに格納されたデータを検証するため、前記基準セルの位置に対応するグローバル基準電流を生成するグローバル基準電流生成回路と、前記基準セルアレイの書込み検証動作時に前記基準セルアレイに流れる電流と前記グローバル基準電流を比べてデータを感知する感知増幅器とを含むことを特徴とする非揮発性メモリ装置。前記セルアレイのノーマル読出し動作時に、前記感知増幅器に基準電流を供給する基準電流生成器をさらに含むことを特徴とする請求項12に記載の非揮発性メモリ装置。前記グローバル基準電流生成回路は、前記基準セルの位置に従い相違する抵抗値を有するライン電圧を出力するライン抵抗補正部と、前記ライン電圧に対応して前記グローバル基準電流のレベルを可変するグローバル基準電流部とを含むことを特徴とする請求項12に記載の非揮発性メモリ装置。前記ライン抵抗補正部は、前記基準セルと連結されたビットライン、ソースラインの長さに対応して前記ライン電圧レベルを異に制御することを特徴とする請求項14に記載の非揮発性メモリ装置。前記ライン抵抗補正部は、前記基準セルの行住所を受信して複数個の位置信号を出力するセル位置判定部と、前記複数個の位置信号に対応して互いに異なる電圧レベルを有する前記ライン電圧を出力する位置補正信号発生部とを含むことを特徴とする請求項14に記載の非揮発性メモリ装置。前記位置補正信号発生部は、多数の抵抗が直列連結された電圧分配器と、前記多数の抵抗と並列連結され、前記複数個の位置信号に応じて前記ライン電圧の抵抗を制御する多数のスイッチと、前記位置補正信号発生部の活性化動作を制御する活性化部とを含むことを特徴とする請求項16に記載の非揮発性メモリ装置。前記グローバル基準電流部は、前記感知増幅器、前記基準セルアレイの各回路構成と同じ抵抗を有するように複製された回路を含むことを特徴とする請求項14に記載の非揮発性メモリ装置。前記グローバル基準電流部は、前記基準セルの位置に対応してチャンネル抵抗値が変わるライン電圧部と、電流ミラーにより前記グローバル基準電流を出力する基準電流出力部と、電圧抑制信号により制御されるクランプ電圧部と、前記基準セルのトランジスタを複製するセルトランジスタ部と、前記グローバル基準電流部の活性化状態を制御する活性化部とを含むことを特徴とする請求項18に記載の非揮発性メモリ装置。前記クランプ電圧部は、前記感知増幅器と同じ電源及びトランジスタが用いられることを特徴とする請求項19に記載の非揮発性メモリ装置。前記セルトランジスタ部は、ゲート端子を介しコア電圧が印加される第2トランジスタと、ゲート端子を介しポンピング電圧が印加される第3トランジスタとを含むことを特徴とする請求項19に記載の非揮発性メモリ装置。前記単位セルは、前記データに対応して互いに異なる抵抗値を有する可変抵抗素子を含むことを特徴とする請求項12に記載の非揮発性メモリ装置。前記可変抵抗素子は、磁場の方向変化を介しデータを書き込むことのできるMTJMagneticTunnelingJunction素子を含むことを特徴とする請求項22に記載の非揮発性メモリ装置。本発明の実施形態は、単位セルのデータを判別するため、読出し動作時に用いられる基準電流を生成する基準セルアレイに格納されたデータが、既に設定されたところのように格納されているのかを明らかに検証することができるようにすることにその特徴がある。さらに、本発明の実施形態は、基準セルを用いる磁気メモリで、基準セルの書込み検証回路を付加して安定的なグローバル基準電流を生成できるようにすることにその特徴がある。さらに、本発明の実施形態は、単位セルアレイの動作環境に対応してグローバル基準電流を異に発生し、非揮発性メモリ装置の動作マージンを向上させることができるようにすることにその特徴がある。このような本発明の実施形態は、非揮発性メモリ装置の読出し動作で発生し得る誤動作を防止し、動作信頼性を高めることができるようにする。本発明の実施形態に係る非揮発性メモリ装置は、抵抗値の変化に伴い単位セルにデータの読出し又は書込みが行われるセルアレイと、単位セルに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器と、アクセスされる単位セルの位置に従いグローバル基準電流のレベルを異に制御するグローバル基準電流生成回路とを含むことを特徴とする。さらに、本発明の他の実施形態は、抵抗値の変化に伴いデータの読出し又は書込みが行われる多数の単位セルを含むセルアレイと、単位セルと同じ構造を有する多数の基準セルを含む基準セルアレイと、基準セルアレイに格納されたデータを検証するため、基準セルの位置に対応するグローバル基準電流を生成するグローバル基準電流生成回路と、基準セルアレイの書込み検証動作時に基準セルアレイに流れる電流とグローバル基準電流を比べてデータを感知する感知増幅器とを含むことを特徴とする。本発明の実施形態は次のような効果を有する。第一、単位セル内に含まれた抵抗素子にデータを格納する非揮発性メモリ装置で、セルアレイの位置及び動作環境に従い変動される抵抗値を補正し、基準電流を生成する基準セルアレイ内に格納されたデータの値を明らかに判別できるようにすることにより、非揮発性メモリ装置の動作信頼性を高めることができるとの利点がある。第二、基準電流を生成するための基準セルアレイの位置に従い変化する抵抗値を補正できるようにし、多数の基準セルアレイの位置と係りなく1つのグローバル基準電流生成回路を具現することにより、非揮発性メモリ装置内で占める面積を縮小できるようにする。第三、単位セルアレイの動作環境に対応してグローバル基準電流を異に発生し、非揮発性メモリ装置の動作マージンを向上させることができるようにする。第四、非揮発性メモリ装置の読出し動作で発生し得る誤動作を防止し、動作信頼性を高めることができるようにする効果を提供する。以下、図を参照しながら本発明の実施形態に対し詳しく説明する。本発明の実施形態は、低電力環境で動作する非揮発性メモリ装置で安定的な読出し動作のためのマージンを確保するため、動作環境及び基準セルの位置に従いデータが伝達される読出し経路上に発生する抵抗値の変動を補正することにより、データに対応する信号の強度が弱いとしてもデータを明らかに判別できるようにする。図6は、本発明の一実施形態に係る非揮発性メモリ装置の構成を示す図である。本発明の実施形態は、セルアレイ610、基準セルアレイ620、カラム選択回路630、感知増幅器640、基準電流生成器650、書込みドライバ660及びグローバル基準電流生成回路670を含む。ここで、グローバル基準電流生成回路670はライン抵抗補正部680、グローバル基準電流部690を含む。セルアレイ610は、複数個のワードラインWL1~WLnと、複数個のソースラインSL1~SLn及び複数個のビットラインBL1~BLnが交差する領域に多数の単位セルを含む。基準セルアレイ620は、複数個のワードラインWL1~WLnと、複数個の基準ソースラインRFSL1、RFSL2及び複数個の基準ビットラインRFBL1、RFBL2が交差する領域に多数の基準セルを含み、セルアレイ610を複製して形成する。カラム選択回路630は、セルアレイ610及び基準セルアレイ620を選択的にアクセスする。磁気メモリは、他のメモリより相対的に小さい信号の強度を有する。これに伴い、磁気メモリでは安定的な読出し動作マージンを確保するため、読出し動作経路上の多様な抵抗成分の変動を補正できるよう、メインセルアレイ610とマッチングされる基準セルアレイ620を含むことになる。感知増幅器640は、ノーマル読出し動作時にセルアレイ610内で選択された単位セルからデータを感知及び増幅する。さらに、感知増幅器640は、ノーマル読出し動作時に基準セルアレイ620、基準電流生成器650で生成された基準電流IREFを感知増幅器640に出力する。このとき、基準電流生成器650は基準セルアレイ620と連結され、ノーマル読出し動作時にスイッチング手段NormalRDがターンオンされ感知増幅器640に基準電流IREFを供給する。さらに、感知増幅器640は、基準セルアレイ620に書込み動作が完了した以後、基準セルアレイ620の基準セルにデータが正常に書き込まれたか否かを検証するためスイッチング手段REFWT/Verifyがターンオンされる。このとき、基準セルアレイ620の検証動作時にスイッチング手段REFWT/Verifyがターンオンされると、感知増幅器640は、基準電流IREFを選択するのではなく、グローバル基準電流IREF_REFWVを選択することになる。書込みドライバ660は、ノーマル書込み動作時又は基準セルの書込み動作時にセルアレイ610及び基準セルアレイ620に書込み電圧を供給する。このとき、書込みドライバ660は、ノーマルセルの書込み動作時にスイッチング手段NormalWTを利用してセルアレイ610にデータを書き込むことができるようにする。一方、書込みドライバ660は、基準セルの書込み動作時にスイッチング手段REFWTを利用して基準セルアレイ620にデータを書き込むことができるようにする。磁気メモリが正常に動作するためには、セルアレイ610が動作する以前に基準セルアレイ620に適宜な基準データを格納することが必要である。これに伴い、基準セルアレイ620の書込み検証動作時に基準セルアレイ620にデータが正常に格納されたのか否かを判別するためグローバル基準電流生成回路670が必要になる。このようなグローバル基準電流生成回路670は、基準セルアレイ620で基準セルの位置に伴う基準電流補正機能を含むことになる。さらに、グローバル基準電流生成回路670は、読出し動作中の制御信号、選択信号を受信するトランジスタの工程変動に伴う基準電流補正機能を含むことになる。ライン抵抗補正部680は、基準セルアレイ620の書込み検証動作時に基準セルの位置に伴い変化するビットライン、ソースライン、グローバルビットラインなどの多数の配線の長さに伴う抵抗値の変化を補正する。このようなライン抵抗補正部680は、行住所X_ADDRに従い抵抗値の変化を補正してライン電圧VC_LINEを出力する。さらに、グローバル基準電流部690は、ライン抵抗補正部680のライン電圧VC_LINE値に対応し、データ0及びデータ1を判別するためのグローバル基準電流IREF_REFWVを生成して感知増幅器640に出力する。グローバル基準電流生成回路670は感知増幅器640と連結され、基準セルアレイ620に0及び1のデータが正常に格納されているのかを感知増幅器640が判別できるようにする。このようなグローバル基準電流生成回路670は、基準セルアレイ620に格納されたデータの適合性を判別するためのものである。ライン抵抗補正部680は、アクセスされる単位セルの住所を受信し、単位セルと感知増幅器640又はカラム選択回路630の間の距離に従い変わるビットラインBLの長さに伴う抵抗値の変化を出力する。このとき、ビットラインBLは列単位の多数の単位セルにより共有され、単位セルの住所は行row住所X_ADDRに従い変わることになる。さらに、セルアレイ610内の行住所X_ADDRだけで単位セルと連結されたビットラインの距離、ソースラインの距離などは設計から定められている。そして、単位セルと連結されたビットラインの距離、ソースラインの距離などは単位セルの位置に従い比例して変化する。さらに、各配線の抵抗は長さが長くなるほど大きくなり、それに伴う抵抗値の変化は漸次増加する。図7aは、図6に示したライン抵抗補正部680に関する構成を示す図である。ライン抵抗補正部680は、セル位置判定部681、位置補正信号発生部682を含む。セル位置判定部681は、行住所X_ADDRを受信してアクセスしようとする単位セルの位置情報を含む複数個の位置信号POS_1~POS_mを出力する。そして、位置補正信号発生部682は、複数個の位置信号POS_1~POS_mに対応する抵抗値が反映されたライン電圧VC_LINEを出力する。セル位置判定部681は、単位セルの行住所X_ADDR、即ち、活性化されるワードラインの住所をデコーディングして複数個の位置信号POS_1~POS_mを出力する。ここで、セル位置判定部681は、単位セルが含まれたセルアレイ610の行rowの数に対応するビットほどの行住所X_ADDRを受信する。そして、セル位置判定部681は、順次整列された複数個の位置信号POS_1~POS_mのうち1つを活性化させることで簡単なロジック回路を介し具現可能なので、当業者にデコーディングアルゴリズム及び具現は非常に簡単なため詳しい回路は省略する。図7bは、図7aの位置補正信号発生部682に関する詳細な回路図である。位置補正信号発生部682は、電圧分配器と、位置信号制御部及び活性化部を含む。ここで、電圧分配器は、コア電圧VCORE印加端と活性化部との間に直列連結された多数の抵抗R1~Rm1を含む。そして、位置信号制御部は、多数の抵抗R1~Rm1とライン電圧VC_LINE出力端との間に並列連結された複数個のNMOSトランジスタN1~Nmを含む。複数個のNMOSトランジスタN1~Nmは、複数個の位置信号POS_1~POS_mによりスイッチング動作が制御される。即ち、複数個の位置信号POS_1~POS_mのうち活性化される信号に対応して複数個のNMOSトランジスタN1~Nmが選択的にターンオンされると、コア電圧VCOREと接地電圧VSSとの間に該当する電圧レベルがライン電圧VC_LINEに出力される。一例として、位置補正信号発生部682は、多数の単位セルが連結されたビットラインBLをモデリングしたものである。多数の単位セルごとにビットラインBLの長さが異なり、このような長さに伴う抵抗値の変化を多数の抵抗R1~Rm1を介しモデリングしたライン電圧VC_LINEを出力する。即ち、感知増幅器640から最も遠く離れた基準セルに格納されたデータを検証する場合を仮定する。セル位置判定部681は、行住所X_ADDRに対応して複数個の位置信号POS_1~POS_mのうち最後の位置信号POS_mを論理ハイレベルHで出力し、その他の他の位置信号POS_1~POS_m-1は論理ローレベルLで出力する。このような場合、位置信号POS_mに応じてNMOSトランジスタNmがターンオンされる。これに伴い、位置補正信号発生部682から出力されるライン電圧VC_LINEは、抵抗分配器の最下端抵抗Rm1にかかった最小電圧値が出力される。このように最小電圧値を有するライン電圧VC_LINEに応じて後述するNMOSトランジスタN51のチャンネル抵抗を増加させ、ビットライン抵抗RBL、ソースライン抵抗RSLを増加させる補正を行う。逆に、感知増幅器640から最も近い基準セルに格納されたデータを確認する場合を仮定する。セル位置判定部681は、行住所X_ADDRに対応して複数個の位置信号POS_1~POS_mのうち第一の位置信号POS_1を論理ハイレベルHで出力し、その他の他の位置信号POS_2~POS_mは論理ローレベルLで出力する。このような場合、位置信号POS_1に応じてNMOSトランジスタN1がターンオンされる。これに伴い、位置補正信号発生部682から出力されるライン電圧VC_LINEは、抵抗分配器の最上端抵抗R1にかかった最大電圧値が出力される。このように最大電圧値を有するライン電圧VC_LINEに応じて後述するNMOSトランジスタN51のチャンネル抵抗を減少させ、ビットライン抵抗RBL、ソースライン抵抗RSLを減少させる補正を行う。一方、活性化部は位置補正信号発生部682の抵抗分配器の下端に連結されたNMOSトランジスタNM1を含む。NMOSトランジスタNM1は抵抗分配器と接地電圧VSS印加端との間に連結され、ゲート端子を介しイネーブル信号ENが印加される。活性化部は、イネーブル信号ENに応じて必要時にのみ動作するようにして電力の浪費を防止することができる。図7cは、図6に示したグローバル基準電流部690を説明するための詳細な回路図である。グローバル基準電流部690は、基準電流出力部691、クランプ電圧部692、ライン電圧部693、MTJ抵抗部694、セルトランジスタ部695及び活性化部696を含む。ここで、基準電流出力部691はPMOSトランジスタP1、P2を含む。PMOSトランジスタP1、P2は、コア電圧VCOREに応じて抵抗RMTJに流れる電流をミラーリングし、グローバル基準電流IREF_REFWVとして出力する。クランプ電圧部692は、基準電流出力部691とライン電圧部693との間に連結され、電圧抑制信号VCMPにより制御されるNMOSトランジスタN50を含む。NMOSトランジスタN50は、過電流が流れることを防止するための電圧抑制信号VCMPに対応してスイッチング動作する。ここで、NMOSトランジスタN50は、感知増幅器640のセンスアンプブロックと同じ電源及びトランジスタを用いるようにモデリングする。そして、ライン電圧部693はクランプ電圧部692とMTJ抵抗部694との間に連結され、ライン電圧VC_LINEにより制御されるNMOSトランジスタN51を含む。NMOSトランジスタN51は、位置補正信号発生部682から出力されたライン電圧VC_LINEに対応する抵抗の役割を果たす。ここで、NMOSトランジスタN51は、書込み検証対象となる基準セルの位置に伴うライン抵抗の変動を考慮してモデリングする。即ち、ビットライン抵抗RBL、ソースライン抵抗SBLの変動は、ライン電圧VC_LINEを受信するNMOSトランジスタN51のチャンネル抵抗を介し補正することになる。さらに、MTJ抵抗部694は、ライン電圧部693とセルトランジスタ部695との間に連結された固定抵抗RMTJを含む。固定抵抗RMTJは、データ0に対応する抵抗RHとデータ1に対応する抵抗RLの中間値RHRL/2を有する。さらに、セルトランジスタ部695はNMOSトランジスタN52、N53を含む。ここで、NMOSトランジスタN52はMTJ抵抗部694とNMOSトランジスタN53との間に連結され、ゲート端子を介しコア電圧VCOREが印加される。そして、NMOSトランジスタN53はNMOSトランジスタN52と活性化部696との間に連結され、ゲート端子を介しポンピング電圧VPPが印加される。このようなNMOSトランジスタN52、N53は、単位セルが含まれた読出し経路でセルトランジスタスイッチをモデリングする。ここで、NMOSトランジスタN52は読出し制御信号RDEを受信するNMOSトランジスタをモデリングしたものであり、NMOSトランジスタN53はセルトランジスタをモデリングしたものである。このとき、書込み検証制御信号、基準カラム選択信号等を受信し、その動作を制御するトランジスタ等の抵抗変動は、NMOSトランジスタN52、N53のチャンネル抵抗を利用して補正する。さらに、活性化部は、セルトランジスタ部695と接地電圧VSS印加端との間に連結され、ゲート端子を介しイネーブル信号ENが印加されるNMOSトランジスタN54を含む。前述のNMOSトランジスタN50~N54は、単位セルの特性分析を介し単位セルのトランジスタの変動を平均的に代弁することができるようにトランジスタのチャンネル幅及び長さを選択させる。このような構成を有するグローバル基準電流部690は、読出し経路に含まれたトランジスタ等を複製する。そして、基準セルの位置に対応して変化する配線の抵抗値は、位置補正信号発生部682から出力されたライン電圧VC_LINEに応じてソース及びドレインの間に抵抗値を変化させることのできるNMOSトランジスタN51で代替する。一例として、感知増幅器640に近い基準セルに格納されたデータを判別する場合を仮定する。位置補正信号発生部682から出力されたライン電圧VC_LINEは最大値となり、グローバル基準電流部690内のNMOSトランジスタN51の抵抗値は小さくなる。逆に、感知増幅器640から最も遠く離れた基準セルに格納されたデータを判別する場合は、位置補正信号発生部682から出力されたライン電圧VC_LINEが最小値となり、グローバル基準電流部690内のNMOSトランジスタN51はターンオンされるが抵抗値は大きくなる。本発明の実施形態では、アクセスされる基準セルの位置に伴い変わる配線の抵抗値を反映したグローバル基準電流IREF_REFWVを生成することができる。さらに、グローバル基準電流部690が読出し経路をモデリングして形成されただけに、非揮発性メモリ装置の動作環境に対応してグローバル基準電流IREF_REFWVを生成することが可能である。このような本発明の実施形態は、基準セルの位置に伴いライン抵抗が変動されることと、工程変動によるトランジスタ特性を補正し、基準セルアレイ620に格納されたデータを明らかに判別することができる。これは読出し動作時にセルアレイ610に格納されたデータを読み出すための基準電流が、単位セルの位置と動作環境に伴い適切に変化し得ることを意味する。結果的に、非揮発性メモリ装置の読出し動作の遂行時に動作マージンが最大に確保され得る。図8は、本発明の他の実施形態に係る非揮発性メモリ装置の構成を示す図である。本発明の実施形態は、セルアレイ810、カラム選択回路830、感知増幅器840、書込みドライバ860、グローバル基準電流生成回路870を含む。ここで、セルアレイ810は、複数個のワードラインWL1~WLnと、複数個のソースラインSL1~SLn及び複数個のビットラインBL1~BLnが交差する領域に多数の単位セルを含む。カラム選択回路830は、セルアレイ810を選択的にアクセスする。感知増幅器840は、ノーマルリード動作時にセルアレイ810内で選択された単位セルからデータを感知及び増幅する。書込みドライバ860は、ノーマル書込み動作時にセルアレイ810に書込み電圧を供給する。グローバル基準電流生成回路870は、感知増幅器840にグローバル基準電流IREF_REFWVを供給する。グローバル基準電流生成回路870は、図6に示したグローバル基準電流生成回路670と同じなので、その詳細な構成の説明は省略する。図6の実施形態と異なり、本発明の他の実施形態に係る非揮発性メモリ装置は基準セルアレイ620を含まない。そして、本発明の実施形態は、グローバル基準電流生成回路870から出力されたグローバル基準電流IREF_REFWVをセルアレイ810内の単位セルに格納されたデータを判別する用途で用いることが特徴である。図8に示したグローバル基準電流生成回路870は、図6で説明されたグローバル基準電流生成回路670を基準セルでないセルアレイ810内の単位セルの位置に対応してグローバル基準電流IREF_REFWVを出力させる。これに伴い、グローバル基準電流生成回路870が従来の基準セルアレイ520と基準電流生成器550の役割を全て果たすことができる。グローバル基準電流生成回路870を利用して単位セルに格納されたデータを読み出す場合、別途の基準セルアレイ520が不要であるだけでなく、基準セルアレイ520内のデータが正常に格納されているのかを確認する必要がなくなる。これにより、非揮発性メモリ装置内の書込みドライバ860及び感知増幅器840の構造も単純になり、基準セルアレイ520が占めていた面積を縮小させることができるので、非揮発性メモリ装置の集積度を向上させることができる。前述のように、本発明の実施形態では、読出し動作時に動作環境温度、電圧などだけでなく、アクセスされる単位セルの位置に伴い変わるデータ信号の強度を勘案してデータを判別することができる。特に、単位セルの位置と動作環境に伴い変化する内部抵抗を反映した基準電流を生成することのできる回路を介し、非揮発性メモリ装置の読出し動作マージンを増加させて動作の安定性を高める。以上、本発明に関する好ましい実施形態を説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。