"多次元データを処理するためのデータ処理方法であって、前記データ処理方法は、それぞれデータ要素が1ピクセルを表すように、多次元ピクセルアレイを表す複数の前記データ要素からなるデータ要素セットを受取ることと;複数の個別アドレス指定可能データアレイの間で分割された前記データ要素セットを記憶することであって、それぞれ前記個別アドレス指定可能データアレイは、データ要素サブセットからのデータ要素を記憶するせいぜい単一の行を含み、前記データ要素サブセットは、前記多次元ピクセルアレイの多次元サブアレイを表すことと;前記データ要素の完全なサブセットを1回の計算サイクルで検索するために、前記個別アドレス指定可能データアレイのそれぞれに対して各別のアドレスポートにアクセスすることによって、複数の前記個別アドレス指定可能データアレイの各単一の行に同時にアクセスすることと;前記データ要素サブセットに関する1個以上の命令を実行することと;前記データ要素サブセットに関する1個以上の前記命令を実行することによって処理された映像または画像を表示することとを備えることを特徴とする、データ処理方法。前記データ処理方法はさらに、前記データ要素セットを、1個のデータポートを有する単一の方形データアレイから、複数のアドレスポートを有する複数のデータアレイに変換することを含む、請求項1記載のデータ処理方法。単一の方形データアレイの各行から行シーケンスの順序で一度に1行ずつ順次整えられた一連のデータ要素は、複数のデータアレイ全体にわたり複数のデータアレイの順序で最初の利用可能な行の間で分割され、その後に前記データ要素は、複数の前記データアレイにおける次の利用可能な行の間で分割される、請求項2記載のデータ処理方法。単一の前記方形データアレイ内では垂直方向に整えられていた前記データ要素は、単一の前記方形データアレイの互いに異なる行から変換されたデータ要素の間に整数個のヌルデータ要素が挿入されることで、複数の前記データアレイの互いに異なるデータアレイへとスタガー配列される、請求項3記載のデータ処理方法。単一の前記方形データアレイの1行に含まれるデータ要素の数に、前記データアレイの行の間に挿入されたヌルデータ要素の数を加えたものに、等しい数のデータ要素によって分離されている複数の前記データアレイの行から、前記データ要素は検索される、請求項2記載のデータ処理方法。単一の前記方形データアレイにおいて垂直方向に積み重ねられた前記データ要素の行は、複数のデータアレイのそれぞれ互いに異なるデータアレイに垂直方向にスタガー配列される、請求項2記載のデータ処理方法。個別アドレス指定可能データアレイの各別のアドレスポートのアドレスは、前記データ要素がこれらに変換される順序で整えられている、請求項2記載のデータ処理方法。前記変換は、マップユニットによって実行され、前記データ要素は、単一の前記方形データアレイからロードされ、前記データ要素は、複数の前記データアレイに記憶されるときにマッピングされる、請求項2記載のデータ処理方法。前記データ要素は、複数の前記データアレイのそれぞれの各行からバーストで同時に検索される、請求項1記載のデータ処理方法。多次元データを処理するためのデータプロセッサであって、前記データプロセッサは、各データ要素が1ピクセルを表すように多次元ピクセルアレイを表すデータ要素のセットとしてのデータ要素セットを受取り、かつ複数の個別アドレス指定可能データアレイの間で分割された前記データ要素セットを記憶するためのロード/記憶ユニットを有し、それぞれ前記個別アドレス指定可能データアレイは、データ要素サブセットからのデータ要素を記憶するせいぜい単一の行を含み、前記データ要素サブセットは、前記多次元ピクセルアレイの多次元サブアレイを表し、前記データプロセッサは、1回の計算サイクルで前記データ要素の完全なサブセットを検索するために、前記個別アドレス指定可能データアレイのそれぞれに対して各別のアドレスポートにアクセスすることによって、複数の前記個別アドレス指定可能データアレイの各単一の行に同時にアクセスするように構成され、さらに前記データプロセッサは、前記データ要素サブセットに関する1個以上の命令を実行するための実行ユニットを有していることを特徴とする、多次元データを処理するためのデータプロセッサ。前記ロード/記憶ユニットは、前記データ要素セットを、1個のデータポートを有する単一の方形データアレイから、複数のアドレスポートを有する複数のデータアレイに変換するように構成されている、請求項10記載のデータプロセッサ。前記ロード/記憶ユニットは、単一の前記方形データアレイの各行から行シーケンスの順序で一度に1行ずつ順次整えられた一連のデータ要素を、複数のデータアレイ全体にわたり複数のデータアレイの順序で最初の利用可能な行の間に記憶し、その後に前記ロード/記憶ユニットは、複数の前記データアレイにおいて次の利用可能な行の間に前記データ要素を記憶する、請求項10記載のデータプロセッサ。前記ロード/記憶ユニットは、単一の前記方形データアレイにおいて垂直方向に積み重ねられたデータ要素の行を、複数の前記データアレイのそれぞれ互いに異なるデータアレイに垂直方向にスタガー配列させるように変換するように構成されている、請求項10記載のデータプロセッサ。前記データプロセッサは、複数のデータアレイのそれぞれの各行から、前記データ要素の完全なサブセットを同時にバーストで検索する、請求項10記載のデータプロセッサ。多次元データを処理するための処理システムであって、前記処理システムは、各データ要素が1ピクセルを表すように、多次元ピクセルアレイを表すデータ要素のセットであるデータ要素セットを記憶する1個のデータポートを有する単一の方形データアレイと;前記データ要素セットを受取り、かつそれぞれ複数のアドレスポートの各別のアドレスポートを有して複数の個別アドレス指定可能データアレイの間で分割された前記データ要素セットを記憶するためのロード/記憶ユニットであって、それぞれ前記個別アドレス指定可能データアレイは、データ要素サブセットからのデータ要素を記憶するせいぜい単一の行を含み、前記データ要素サブセットは、前記多次元ピクセルアレイの多次元サブアレイを表す、ロード/記憶ユニットと;前記データ要素の完全なサブセットを1回の計算サイクルで検索するために、それぞれ前記個別アドレス指定可能データアレイに対してそれぞれ対応するアドレスポートにアクセスすることによって、複数の前記個別アドレス指定可能データアレイの各単一の行に同時にアクセスするためのプロセッサと;前記データ要素サブセットで1個以上の命令を実行するための実行ユニットとを有することを特徴とする、多次元データを処理するための処理システム。プロセッサは、コンピュータメモリから映像データまたは画像データを、データ要素のバースト、束またはグループで検索できる。バーストは、多次元データアレイの単一の行に順次整えられた複数のデータ要素を含んでよい。各ロード操作で、たとえば多次元データアレイの単一の行に順次列挙された4個、8個または16個のデータ要素が検索され得る。データ要素は、1行ずつ順次検索されるので、検索される単一の行に順次列挙されたデータ要素のバーストまたはグループは、互いに相関するデータ要素のサブアレイの複数行に及ぶグループにはしばしば対応しない。したがって、各サブアレイ内の一緒に処理されるすべてのデータを検索するために、プロセッサは、複数のロード操作を通してサブアレイの各行に循環することで、多次元アレイにおけるデータの完全なグループを得ることができる。発明と見なされる主題は、明細書の結論部分において具体的に指摘され、明確に請求されている。しかしながら本発明は、作動の組織と方法に関して、対象、特徴および利点と併せ、添付の図面を参照しながら以下の詳細な説明を読むことによって最も良く理解されよう。本発明の特定の実施態様を以下の図面に基づいて説明する。図解を単純で分かりやすくするために、図中に示された要素は、必ずしも縮尺通りに描かれていないことは理解されよう。たとえば分かりやすくするために幾つかの要素の寸法は、他の要素に対して誇張されることがある。さらに、適切と考えられる場合には、対応する要素または類似の要素を示すために図中で参照符号が繰返されることがある。以下の記述において、本発明の種々の側面を記述する。説明の目的のために、本発明の完全な理解を提供すべく、特定の構成および詳細が記される。しかしながら当業者にとって、本発明は、本明細書中に記された特定の詳細なしに実施できることは明白であろう。さらに、本発明を曖昧にしないために、良く知られている特徴は省略するか、単純化することがある。特に別途指摘しない限り、以下の議論から明らかなように、明細書全体を通して処理、コンピューティング、計算、判定などの用語を用いた議論は、コンピューティングシステムのレジスタおよび/またはメモリにおいて物理的な量、たとえば電子的な量で表されるデータを、コンピューティングシステムのメモリ、レジスタまたは他の類似の情報記憶ユニット、伝送装置または表示装置における物理的な量として類似に表される他のデータに操作および/または変換するコンピュータ、コンピューティングシステムまたは類似の電子計算装置の動作および/またはプロセスに関係している。従来のシステムではデジタル画像は、多次元グリッドまたはピクセルアレイを有することができ、これらはコンピュータメモリに記憶された対応するデータ要素の多次元アレイによって表すことができ、その際に各データ要素は、一意的に1ピクセルに対応している。計算オーバーヘッドを低減するために、データアレイは、単一のアドレスポートを有してよい。プロセッサは、典型的に、各計算サイクルにおいてデータ要素を単一のデータアレイ行から各アドレスポート経由で検索する。しかしながらプロセッサは、単一の行ではなく、データアレイの多次元サブアレイで命令を実行してもよい。多次元サブアレイの要素は複数行に及ぶので、従来のプロセッサは、各行のデータを検索するために各別の計算サイクルを使用し、それによって多次元サブアレイのすべての要素を検索するために複数の計算サイクルを使用するであろう。本発明の実施態様は、1回の計算サイクルで多次元サブアレイのすべての要素が検索されるのを可能にする改善されたメモリ構造を対象としている。本発明の幾つかの実施態様に従い、個別にアクセス可能および/またはアドレス指定可能な複数のメモリサブユニットが、たとえばプロセッサの内部に設けられている。従来は単一のメモリユニットに記憶される多次元サブアレイからの互いに相関するデータ要素は、複数の個別にアドレス指定可能なメモリサブユニットの間で展開または分割されて、各行は、互いに異なるメモリサブユニットに記憶される。多次元サブアレイの各行は、互いに異なるメモリサブユニットに別々に記憶され、各メモリサブユニットは、それぞれ互いに異なるアドレスポート経由で別々にアクセス可能なので、プロセッサは、1回の計算サイクルで多次元サブアレイに対応するすべての行に同時にアクセスできる。図1は、本発明の実施態様に従う例示的な装置の概略的な図解を参照する。装置100は、コンピュータ装置、映像または画像取込装置または再生装置、セル装置、またはその他の何らかのデジタル装置、たとえば携帯電話、個人用デジタル補助装置PDA、ビデオゲームコンソールなどを含んでよい。装置100は、映像データまたは画像データを記録、保存、記憶、処理、編集、表示、投影、受信、送信などして使用または操作するための一連の命令を実行できる装置を含むことができる。装置100は、入力装置101を有することができる。装置100が記録能力を有するときは、入力装置101は、撮像装置、たとえばイメージャ、1個以上のレンズ、プリズムまたはミラーなどを含むカムコーダを備えて、物理的対象の像を、対象から出る光波の反射を介して取込むことができ、および/またはオーディオレコーダ、マイクロホンなどを含む録音装置を備えて、これに投射される音波を記録することができる。装置100が画像処理能力を有するときは、入力装置101は、ユーザが映像または画像処理操作を制御、修正または選択するために、ポインティングデバイス、クリックホイールもしくはマウス、キー、タッチスクリーン、音声認識を用いたレコーダ/マイクロホン、その他の入力コンポーネントを有してよい。装置100は、プロセッサ1によって実行される命令のシーケンスに従って映像データまたは画像データをユーザインタフェースに表示するための出力装置102たとえばモニター、プロジェクタ、スクリーン、プリンタまたはディスプレイを有してよい。例示的な装置100は、プロセッサ1を含むことができる。プロセッサ1は、中央処理装置CPU、デジタルシグナルプロセッサDSP、マイクロプロセッサ、コントローラ、チップ、マイクロチップ、フィールドプログラマブルゲートアレイFPGA、特定用途向け集積回路ASICまたはその他の何らかの集積回路IC、またはその他の何らかの適切な多目的もしくは特定プロセッサまたはコントローラを有してよい。装置100は、外部メモリユニット2とメモリコントローラ3を含んでよい。メモリコントローラ3は、たとえば1個以上のデータバス8を介してプロセッサ1、外部メモリユニット2および出力装置102との間のデータ伝送を制御できる。装置100は、たとえば1個以上のデータバス9を介して出力装置102に表示されるデータ伝送を制御するためのディスプレイコントローラ5を含んでよい。装置100は、記憶ユニットストレージユニット4を備えることができる。記憶ユニット4は、映像データまたは画像データを圧縮して記憶でき、外部メモリユニット2は、映像データまたは画像データを圧縮せずに記憶され得る。しかしながら、圧縮されたデータまたは圧縮されないデータは、いずれのメモリユニットでも記憶されることができ、またデータを1個以上のメモリに記憶するための別の配置構成が使用されてもよい。各圧縮されないデータ要素は、画像または映像フレーム内の1ピクセルに一意的に関連付けられた値を持つことができ、各圧縮されたデータ要素は、1フレーム内のピクセルの値、またはビデオストリームもしくは動画における連続フレームの間のピクセルの値の変動または変化を表すことができる。別途指摘のない限り、本明細書中で使用されるデータ要素は一般に、たとえば単一の画像フレームにおける1ピクセル値またはピクセル成分値たとえばYUV値またはRGB値に関係する圧縮されないデータ要素を指し、たとえば連続画像フレームにおけるピクセルの値の間の変化に関係する圧縮されたデータ要素を指すのではない。ピクセルアレイに対する圧縮されないデータは、対応する1個の多次元データアレイたとえば図2に示すまたは複数個の多次元データアレイたとえば図3に示すにおいて表されてよく、圧縮されたデータは、データストリームまたは一次元1Dデータアレイ図示せずとして表されてよい。内部メモリユニット14は、直接アクセス可能か、またはプロセッサ1の内部の物理的に取付けた、もしくは内部に格納されたメモリユニットであることができる。内部メモリユニット14は、短期的メモリユニットであってよく、外部メモリユニット2は、長期的または短期的メモリユニットであってよく、記憶ユニット4は、長期的メモリユニットであってよい。しかしながらこれらのいずれのメモリも長期的メモリユニットまたは短期的メモリユニットであることができる。記憶ユニット4は、1個以上の外部駆動装置、たとえばディスクドライブもしくはテープドライブ、または外部装置、たとえばビデオレコーダ、オーディオレコーダおよび/または画像レコーダ内のメモリを含んでよい。内部メモリユニット14、外部メモリユニット2および記憶ユニット4は、たとえばランダムアクセスメモリRAM、ダイナミックRAMDRAM、フラッシュメモリ、キャッシュメモリ、揮発性メモリ、非揮発性メモリまたはその他の適切なメモリユニットもしくは記憶ユニットを含むことができる。内部メモリユニット14、外部メモリユニット2および記憶ユニット4は、各別のメモリユニットたとえばオフチップまたは一体化されたメモリユニットたとえばオンチップとして実装できる。多層メモリまたはメモリ階層が存在する実施態様において、記憶ユニット4と外部メモリユニット2は、オフチップであってよく、内部メモリユニット14は、オンチップであってよい。たとえば内部メモリユニット14は、密結合メモリTCM、バッファまたはキャッシュ、たとえばL1キャッシュもしくはL2キャッシュを含んでよい。L1キャッシュは、L2キャッシュよりも比較的多くプロセッサ1に一体化され、プロセッサのクロックレートで動作できるのに対し、L2キャッシュは、L1キャッシュよりも比較的少なくプロセッサ1に一体化され、プロセッサのクロックレートとは異なる速度で動作できる。一実施態様において、プロセッサ1は、メモリユニット、たとえば外部メモリユニット2、内部メモリユニット14および/または記憶ユニット4との間でデータの読取り、書込み、および/または伝送を行うためにダイレクトメモリアクセスDMAユニットを使用してよい。その他の、または追加のメモリアーキテクチャーも使用できる。プロセッサ1は、ロードユニット12、マップユニット6および実行ユニット11を含んでよい。プロセッサ1は、外部メモリユニット2、内部メモリユニット14および/または記憶ユニット4からのデータを要求、検索および処理でき、一般にデータで実行された操作のパイプラインフローを制御できる。各ロード操作または計算サイクルにおいて、ロードユニット12は、データ構造たとえば図2の多次元データアレイ200の単一の行からの順次データ要素のセットまたはバーストを検索し、または取出し、このデータをロードして内部メモリまたはレジスタに記憶され得る。ロードユニット12が1回のサイクルで2行以上の単一のアドレスポートを有するデータ構造にアクセスしようとすると、ロードユニット12は、データ競合を経験することで、現在のサイクルでは1行しか検索できず、残りの各行へのアクセスは、別のサイクルまで遅れることになろう。代替的な実施態様において、単一の行からデータ要素を検索する代わりに、ロードユニット12は、各ロード操作において外部メモリユニット2内のデータ構造の単一の列からまたは斜めに横断するか、他の所定のパターンで順次データ要素を検索してよい。プロセッサ1は、ロードされたデータを内部メモリ14、たとえばバッファ、密結合メモリまたはキャッシュに書き込んでよい。プロセッサ1は、多次元サブアレイの複数行に及ぶ互いに相関するデータ要素の完全なセットが内部メモリ14に記憶されて初めてデータ要素で命令を実行できる。互いに相関するデータ要素の完全なセットがロードされて内部メモリ14に記憶されたら、プロセッサ1は、データセットに対する命令を呼出して解読し、それから実行ユニット11がこれらの命令を実行できる。命令は、プログラムメモリたとえば外部メモリユニット2および/または記憶ユニット4に記憶されて、たとえばコンピュータプログラムの仕様に従い相関映像データまたは画像データの完全なセットに順次適用されてよい。プロセッサ1は、たとえば各命令に対して、以下に例示する順次パイプラインステージを実行できる。多次元映像データまたは画像データに対する各命令を実行するために、プロセッサ1は、多次元の或る次元の各データ要素を、多次元のうちの他の次元の互いに相関するデータ要素と一緒に処理できる。互いに相関するデータセットが多次元によって定義されるとき、多次元のすべての座標は、何らかの適切な映像処理メカニズムに従い、グループとして一緒に処理されて完全または精確なデータを生成する。直交座標空間xyzにおける点配置がx、yおよびzすべての値で定義されて、xのみの値で定義されるのではないように、1個の多次元映像データまたは画像データは、すべての相関多次元データ要素によって定義され得る。映像データまたは画像データは、多次元データ構造に記憶され得る。多次元データ構造は、互いに相関するデータ要素の特異的なセットまたはこれに関連するピクセルと、それぞれ一意的に対応する複数の多次元サブアレイを含んでよい。各サブアレイ内の互いに相関するデータ要素は、多次元データアレイの複数の行または列に及んでよい。図2は、本発明の実施態様の理解に有用な映像データおよび画像データを記憶するための2次元2Dデータアレイ200を示す。2次元2Dデータアレイ200は、たとえば複数のブロックまたはサブアレイ201-264を含んでよく、それぞれ互いに相関するデータ要素の特異的なセットを含んでいる。たとえばサブアレイ201におけるすべての互いに相関するデータ要素265がメモリから検索されて、一緒に処理され得る。図2に示す例において、データアレイ200は、256個のサブアレイ201-264を有する64x64個のデータアレイ64x64ピクセルグリッドに対応であり、各サブアレイは、16個の互いに相関するデータ要素を有する4x4サブアレイである。サブアレイ201内の16個の互いに相関するデータ要素265を検索するために、プロセッサは、複数の操作サイクルを実行することで、複数行サブアレイ201のそれぞれの行におけるデータ要素265を各別にロードできる。たとえばプロセッサは、図2で4行の4x4サブアレイ201-264のそれぞれから、それぞれ互いに異なるロードサイクルで一度に1行ずつデータ要素265を検索できる。したがって、4行の4x4サブアレイ201における16個の互いに相関するデータ要素265のすべてを検索するには、プロセッサは、4各別の計算サイクルで4個の各別のバーストにおいてデータメモリにアクセスできる。サブアレイ201の各行において最初の4個の4順次データ要素265のみが互いに相関しているので、各バーストにおけるデータ要素の数を増やすことで、4よりも大きく、たとえば8または16にすると、そのようなプロセッサは、データ要素266をさらにたとえばサブアレイ202内の各行に沿って検索するであろうが、これらのデータ要素266は、最初の4個のデータ要素265とは相関していない。したがって従来のプロセッサを使用すると、バーストサイズは、16個の互いに相関するデータ要素265を検索するために必要とされる計算サイクルの数に影響せず、その数は、この例では、各バーストで検索されるデータ要素の数に関わりなく同じたとえば4サイクルである。本発明の実施態様は、各たとえば4x4サブアレイ201-209のすべての互いに相関するデータ要素が1回の計算サイクルで検索され得るようにする内部および/または外部メモリデータ構造を対象としている。データを検索するとは、データをロードすること、またはデータを記憶することのいずれも指すことができる。本発明の実施態様は、図2のデータアレイ200からのデータ要素を、図3のデータ構造300に変換することを含んでよい。図2のデータアレイ200は、単一のメモリポートを有してよく、図3のデータ構造300は、複数のデータポートを有してよいのに対し、1個のポートがデータ構造300内の複数のデータアレイのそれぞれに個別にアクセスする。図2のデータアレイ200は、図1の外部メモリユニット2内のメモリサブユニット16単一のアドレスポートを有するに記憶されてよく、図3のデータアレイ300は、図1の内部メモリユニット14内のメモリユニット120の複数のメモリバンクまたはメモリサブユニット118各々それぞれ互いに異なるアドレスポートを有するに記憶されてよい。ただし、図2のデータアレイ200または図3のデータ構造300は、内部メモリユニット14、外部メモリユニット2および/または記憶ユニット4のいずれにも記憶され得る。図3は、本発明の幾つかの実施態様に従い、映像データおよび画像データを記憶するためのデータ構造300を概略的に図解する。データ構造300は、個別にアクセス可能および/またはアドレス指定可能な複数のデータアレイ301-308を含んでよい。多次元サブアレイの互いに相関するデータ要素たとえば図2のサブアレイ201における互いに相関するデータ要素265は、データ競合を排除するために複数の個別アドレス指定可能データアレイ301-308の間で展開または分割されてよく、そうすることによってすべてのデータ要素が同時に、すなわち1回の計算サイクルでアクセスされ得るようになる。プロセッサの単一のロードユニット12は、1回の計算サイクルで個別にアドレス指定可能な各データ構造の単一の行からしかデータ要素をロードできないため、本発明の実施態様は、複数行サブアレイの行を個別にアドレス指定可能な複数の互いに異なるデータアレイ301-308に分けることができる。同じサブアレイからの要素が個別アドレス指定可能データアレイ301-308のいずれか1つの互いに異なる2行には存在しないことを保証するために、データ構造300は、要素をスタガー配列させることができる。一実施態様において、n個の積み重ねた行のそれぞれが個別にアドレス指定可能な1個以上の互いに異なるデータアレイ301-308に別々に記憶され、そうして個別にアドレス指定可能な同じデータアレイ301-308の2行が同じサブアレイからのデータを記憶しないように、nxm個のサブアレイのn個の積み重ねた行のそれぞれが垂直方向にスタガー配列され得る。したがって、個別アドレス指定可能データアレイのそれぞれ301-308は、せいぜい1行の各サブアレイからの互いに相関するデータ要素のセットを有する。プロセッサは、個別アドレス指定可能データアレイのそれぞれ301-308の単一の行に別々にアクセスでき、互いに相関するデータ要素は、個別アドレス指定可能データアレイのそれぞれ301-308のせいぜい単一の行に記憶されているので、プロセッサは、1回の計算サイクルで複数行データアレイのすべての行に対応するすべての互いに相関するデータ要素を同時に検索できる。図2の単一のデータアレイ200からのデータ要素を、図3の複数の個別アドレス指定可能データアレイ301-308に変換するために、本発明の実施態様に従い、データ要素は、複数の個別アドレス指定可能データアレイ301-308の間で分割され、かつその内部でスタガー配列され得る。一実施態様において、マップユニット6がデータ要素を変換できる。他の実施態様において、図3の個別アドレス指定可能データアレイ301-308は、アドレスを有するアドレスポートのシーケンスを有してよく、アドレスポートのアドレス自体も整えられる。このような実施態様において、アドレスポートのアドレスは、データ要素が伝送される順序に従って整えられる。たとえば個別にアドレス指定可能な第1データアレイ301は、第1アドレスを持ち、個別にアドレス指定可能な第2データアレイ302は、第2アドレスを持つというように続く。したがってプロセッサ1は、図2のデータアレイ200からのデータ要素を、図3の個別アドレス指定可能データアレイ301-308の順次アドレスに従って自動的に変換することができ、各別のマップユニットは、必要とはされないただし、マップユニットを使用してもよい。1個のアドレスを有する単一のデータアレイたとえばデータアレイ200または図2からのデータ要素を、個別アドレス指定可能データアレイ301-308の間で分割するために、一実施態様においてプロセッサは、データアレイからのデータ要素を、データアレイの各行に順次列挙されている順に、行シーケンスの順序で一度に1行ずつ、個別にアドレス指定可能なすべてのデータアレイ301-308の最初最上部の利用可能な行が満杯になるまで伝送でき、さらに次の利用可能な行へと続く。すなわち多次元データアレイまたはグリッド内のデータ要素の各n番目の行は、個別にアドレス指定可能なそれぞれのデータアレイ301-308における複数のn番目および/またはn1番目の行、つまり隣り合って展開または整列される複数行に分割され得る。一般にプロセッサは、データ要素aij1≦i≦M、1≦j≦Nを、NxM個のデータアレイ200において、要素が各行に順次列挙されている順序たとえば左から右で行の順番たとえば上から下で、a11,...,a1N,a21,...,a2N,a31,...,a3N,...,aM1,...,aMNのように整えることができる。プロセッサデータ要素のシーケンスを、複数PxQの個別アドレス指定可能データアレイ301-308で順番に記憶でき、たとえばすべてのデータアレイ301-308の利用可能な第k行:1≦k≦Pを、データアレイ301-308の順序で満杯にし、データアレイ301-308の次の利用可能な第k1行:1≦k1≦Pに進む。最上部サブアレイ201-216のn行に及ぶデータアレイのn行からのデータ要素が変換された後、次のサブアレイに及ぶデータアレイの次のn行が変換される、というように続く。このパターンは、図2のすべてのサブアレイ201-264が、図3の個別アドレス指定可能データアレイ301-308における対応する位置に変換されるまで続くことができる。しかしながら、単に単一のデータアレイ200からのデータ要素のシーケンスを、複数の個別アドレス指定可能データアレイ301-308に変化するだけでは、互いに相関する要素間のデータ競合を排除できない。図2に示すサブアレイの複数の行において積み重ねられたたとえば垂直方向に整列された互いに相関する要素は、図3に示す個別アドレス指定可能データアレイ301-308の複数の行でなおも積み重ねられることができるたとえば直接互いの行の上か、間に他の行を入れて積み重ねられる。互いに相関する要素がデータアレイ301-308に積み重ねられると、プロセッサは、1回の計算サイクルで同じデータアレイの複数の行にアクセスできないので、プロセッサは、データ競合を経験し、2回以上の計算サイクルですべての互いに相関するデータ要素の完全なセットを検索せざるを得なくなるであろう。データ競合を排除することで、1回のサイクルですべての互いに相関するデータ要素を検索するために、本発明の実施態様は、図2の同じサブアレイ201-264からの互いに相関するデータ要素が、いずれかの単一のデータアレイ301-308の2行以上に記憶されないように、プロセッサがデータ要素を変換することを保証できる。たとえば各データアレイ301-308は、各サブアレイ201-264からの互いに相関するデータ要素、たとえばサブアレイ203からの16個の互いに相関するデータ要素8-11、72-75、136-139および200-203を記憶するせいぜい単一の行を有することができる。このことを確実にするために、プロセッサは、互いに相関するデータ要素をスタガー配列させてよい。一実施態様において、プロセッサは、データアレイ301-308に、たとえばデータアレイ200のそれぞれの行からのデータ要素のシーケンスの間にプレースホルダーまたはヌルデータ要素のシーケンスを挿入できる。ヌルデータ要素を挿入することによって、元のデータアレイ200で垂直方向に整列された互いに相関するデータ要素は、互いに異なるデータアレイ301-308に変換されるときにスタガー配列され、それによってデータ競合を排除できる。一実施態様において、互いに相関するデータ要素をスタガー配列させることで、個別アドレス指定可能データアレイのそれぞれ301-308がいずれかの単一のnxm個のサブアレイ201-264からの互いに相関するデータ要素を記憶するせいぜい1行または1行の部分を有するように、nxm個のサブアレイ201に及ぶNxM個のデータアレイ200からのデータ要素をデータ構造300に変換できる。他の実施態様において、個別アドレス指定可能データアレイのそれぞれ301-308は、各サブアレイ201-264の各列からのせいぜい1要素を記憶できる。たとえば個別アドレス指定可能データアレイのそれぞれ301-308は、第1サブアレイ201の第1列からのせいぜい1要素0、64、128または192に記憶でき、第1サブアレイ201の第2列からのせいぜい1要素1、65、129または193に記憶できる、というようにすべてのサブアレイ201-264に続く。したがって、個別アドレス指定可能データアレイのそれぞれ301-308は、64x64個200のうち各4x64個部分の64列のそれぞれからせいぜい1要素を記憶できる。たとえば第14x64個のデータアレイ部分は、サブアレイ201-216に対応し、次の部分は、サブアレイ217-232に対応し、そしてサブアレイ233-248、サブアレイ249-264へと続く。図3の例において、プロセッサは、64x64個のデータアレイ画像の64x64個のピクセル領域に対応を、8個のそれぞれ4ピクセル列の個別アドレス指定可能データアレイ301-308に変換できる。プロセッサは、データアレイ200の第1行1x64からの第1データ要素32個のを、全8個の個別アドレス指定可能データアレイ301-308のすべての第1行が満杯になるまで変換でき、次にデータアレイ200の第1行に残りのデータ要素があればこの場合は32個の要素が残っている、プロセッサは、全データアレイ301-308の次の第2行が満杯になるまで進む、というように続く。プロセッサは、データアレイの各1x64行の64個のデータ要素の間にヌルデータ要素図3でXと表示を記憶できる。プロセッサは、データアレイ301-308におけるデータ競合を排除するために互いに相関するデータ要素をスタガー配列させる整数個のヌルデータ要素を記憶でき、その数は、データ構造300の次元によって異なってよい。図3の例ではプロセッサは、8個のヌルデータ要素を記憶できるが、他の数が使用されてもよい。これらのヌルデータ要素は、64x64個のデータアレイにおける4x4サブアレイの互いに相関するデータ要素をスタガー配列させ、その結果として各アドレス指定可能なデータアレイ301-308は、1行に満たない4x4サブアレイからの互いに相関するデータ要素と、サブアレイの4行に及ぶデータアレイ部分4x64個の各列1-64からのせいぜい1個のデータ要素1、2、...、64しか持たない。互いに相関するデータ要素のセットが1個のアドレスポートを有する単一のデータ構造200の複数行に及んでいる図2とは対照的に、図3では、同じ互いに相関するデータ要素のセットは、個別アドレス指定可能データアレイのそれぞれ301-308のせいぜい1行にしか及ばない。図2を参照して説明した例において、2Dデータアレイ200は、1個のアドレスポートを有するので、プロセッサは、一度に1行からしかデータを検索できない。したがって、プロセッサは、4回の各別のロードサイクルで2D4x4サブアレイの互いに相関するデータを検索できる。たとえばバースト1は、行1の要素6-9を含んでよく、バースト2は、行2の要素70-73を含んでよく、バースト3は、行3の要素134-137を含んでよく、バースト4は、行4の要素198-201を含んでよい。図3を参照して説明した例において、図2の4x4サブアレイ4x4ピクセルアレイに対応の積み重ねた4行と連続した4列からの16個の互いに相関するデータ要素の各セットは、8個の個別アドレス指定可能データアレイ301-308に配置されており、各データアレイ301-308のせいぜい単一の行が互いに相関するデータ要素を有している。各データアレイ301-308は、個別にアドレス指定可能なので、1回の計算サイクルで4x4サブアレイたとえば図2で強調されたサブアレイ280の全4行を検索するために、プロセッサは、各データアレイ301-308の単一の互いに相関する行からのデータバーストに同時にアクセスできる。たとえばプロセッサは、両データアレイ302と303の行1からの4x4サブアレイの第1行に対応するデータ要素6-9、両データアレイ304と305の行3からの4x4サブアレイの第2行に対応するデータ要素6-9、両データアレイ306と307の行5からの4x4サブアレイの第3行に対応するデータ要素6-9、データアレイ308の行7からの4x4サブアレイの第4行に対応するデータ要素6-7、およびデータアレイ301の行8からの4x4サブアレイの第4行に対応するデータ要素8-9を同時に検索できる。図2のデータ構造200から1個のアドレスポート経由で4x4サブアレイのデータ要素を検索するために4回の各別のロードサイクルが使用されるのとは対照的に、図3のデータ構造300から複数のアドレスポート経由で同じ要素を検索するために単一1回の計算サイクルが使用される。したがって、本発明の実施態様は、たとえば命令の処理に使用される映像データおよび画像データの互いに相関するセットの検索において効率の4倍増を提供できる。或る実施態様において、互いに相関するデータ要素が個別アドレス指定可能データアレイ301-308の行に一致する行に記憶される場合たとえばデータ要素4-7、プロセッサは、データアレイ301-308のサブセット4から互いに相関するデータ要素を検索できる。たとえばプロセッサは、データアレイ302、304、306および308から互いに相関するデータ要素4-7を検索でき、残りのデータアレイ301、303、305および307にアクセスする必要はない。これによってデータメモリの効率が改善され、その結果として性能が向上し、消費電力が減少する。さらに、2個の特異的な互いに相関するデータセットがいずれも個別アドレス指定可能データアレイ301-308のそれぞれ互いに異なるサブセットに一致する場合、プロセッサは、1回の計算サイクルで互いに相関するデータ要素の両セットを同時に検索できる。たとえばプロセッサは、4行の互いに相関するデータ要素8-11を検索するためにデータアレイ301、303、305および307にアクセスし、4行の互いに相関するデータ要素4-7を検索するためにデータアレイ302、304、306および308にアクセスでき、これによって1回の計算サイクルで2個の4x4ピクセルサブアレイから要素を検索する。この例では従来のプロセッサは、4x4サブアレイをロードするために4サイクル使用し、それゆえ2個のそのようなサブアレイをロードするために8サイクル使用したので、11回のサイクルで2個のサブアレイから互いに相関するデータを検索できる本発明の実施態様は、効率の8倍増を提供できる。個別アドレス指定可能データアレイのそれぞれ301-308における互いに相関する行は、或るパターンに従って編成されてよい。図2のデータアレイ200で垂直方向に整列されて上下に隣り合った各対のデータ要素は、1行のデータ構造に含まれる要素の間に挿入されたヌルデータ要素の数を加えた数のデータ要素によって分離された一連のデータ要素に変換される。図3に示す例において、64x64個のデータアレイから変換されて、各行は、64個の要素を持ち、8個のヌル要素が使用されている。したがって、図2のデータアレイ200で垂直方向に整列されて隣り合うデータ要素の各対は、データアレイ301-308の所定の位置に変換される。これらのデータ要素は、要素が記憶された順序で数えてたとえば次の行のセットに進む前に全データアレイ301-308のすべての整列された行を横断して64個8個=72個の個別のデータ要素である。1対のあらかじめ整列されて隣り合うデータ要素の間の距離もしくはデータ要素の数は、垂直方向に隣り合う要素のストライドまたは分離と呼ばれる。図3の例では一定のストライド72が使用されている。しかしながらストライドでは一定でも可変でもよく、またたとえば或る領域に存在するデータ要素またはピクセルの数および/または使用されたヌルデータ要素の数に依存した他の任意の数であってもよい。互いに相関するデータのたとえば変換される前の1方形サブアレイに及ぶセットを検索するためにプロセッサは、たとえば72個のデータ要素のストライドによって分離された個別アドレス指定可能データアレイ301-308の行に自動的にアクセスできる。本発明の実施態様は、同じ4x4サブアレイに対応する2Dデータアレイ内の互いに相関するデータに関して説明されているが、たとえば4x8、8x4、8x8、4x16、16x16など任意の方形サブアレイが使用され得ることは理解されよう。さらに、より高次元の、たとえば3次元3Dデータアレイが使用されてよく、これらは、3Dマトリックスまたはテンソルデータ構造によって表され得ることが理解されよう。一例において、LUMAデータ要素は、2Dデータアレイで表され、クロマデータ要素は、2Dまたは3Dデータアレイで表され得る。64個の互いに相関するデータ要素の4x4x4サブアレイに分割された3Dデータアレイに対して、プロセッサは、各3D64x64x64個のデータアレイを4個の順次2D64x64個のデータアレイに変換し、次に、たとえば上で図2と図3を参照して説明したように、各2D64x64個のデータアレイを複数の8個の個別アドレス指定可能データアレイに変換できる。したがって各4x4x4サブアレイからの互いに相関するデータ要素は、32個の個別アドレス指定可能データアレイに記憶され得る。32個のデータアレイからの64個の互いに相関するデータ要素を検索するために、プロセッサは、各データアレイの単一の行に同時にアクセスでき、各データアレイ行に対してそれぞれ互いに異なるアドレスを用いて、すべての互いに相関するデータ要素を検索する。対照的に従来の非効率的なプロセッサは、各ロードサイクルで4x4x4サブアレイの単一の4x4サブアレイの単一の行からデータ要素を検索できる本発明の実施態様におけるように個別にアドレス指定可能な32個のデータアレイから同時に検索できない。そのようなプロセッサは、16の互いに異なる行にアクセスして64個の要素を検索するために、16の各別の連続したロードサイクルを用いるであろう。これは、本発明の実施態様に従い同じデータを検索するために用いられる1回のサイクルと比較して計算サイクルの著しい増加である。他の互いに異なる次元、行、列、アレイまたはサブアレイ、互いに相関する要素の数、ヌルデータ要素の数、サブアレイにおける要素の数、個別アドレス指定可能データアレイ301-308または、メモリバンクの数、バーストサイズ、ロードサイクルまたはクロックサイクルを使用できる。或る実施態様において、プロセッサは、内部メモリと外部メモリたとえば図1に示す内部メモリユニット14と外部メモリユニット2の両方の個別アドレス指定可能データアレイ301-308に、データ要素を記憶できる。他の実施態様では、プロセッサは、最初に外部メモリ内に存在する図2のデータアレイ200にデータ要素を記憶でき、またプロセッサが1回のロードサイクルで互いに相関するデータセットを直接検索できるように、プロセッサは、内部メモリ内にある図3の個別アドレス指定可能データアレイ301-308にデータ要素を再配列し、マッピングし、変換し、順序付け、展開し、またはその他の方法で再配置してよい。図4は、本発明の実施態様に従う方法のフローチャートを参照する。ステップS410において、プロセッサたとえば図1のプロセッサ1は、第1データ構造たとえば図2の単一のデータアレイ200からのデータ要素を、第2データ構造たとえば図3の複数の個別アドレス指定可能データアレイ301-308を含むデータ構造300に変換できる。第1データ構造は、1個のアドレスポートを有してよく、第2データ構造は、複数のデータアレイを含み、それぞれが複数のデータアレイの各々に個別にアクセスするための各別のアドレスポートを有してよい。プロセッサは、たとえばデータバーストのシーケンスで第2データ構造に変換されるべき第1データ構造から、一連のデータ要素を生成してよい。一連のデータ要素は、たとえば第1データ構造の各行に順次列挙されている順に行シーケンスの順序で一度に1行ずつ整えられてよい。プロセッサは、データ構造の異なる第1行からのデータ要素の間にヌルデータ要素のシーケンスを挿入できる。プロセッサは、たとえば第2データ構造のすべてのデータアレイの最上部利用可能な第1行を、データアレイのシーケンスの順序で満杯にすることによって一連のデータ要素を変換でき、それから次の利用可能な行を満杯にする、というように続く。このような変換は、第1データ構造の単一の行を、第2データ構造のそれぞれのデータアレイで整列された複数の行に分割できる。第1データ構造の連続した行からの要素の間にヌルデータ要素を挿入することで、第1データ構造において元は、垂直方向に他のデータ要素の上か、または重なって整列されていたデータ要素は、垂直方向に重ならずに斜めになるか、または第2データ構造の互いに異なるデータアレイにスタガー配列され得る。互いに相関するデータ要素のセットは、垂直方向に積み重ねた複数行たとえば4x4サブアレイを積み重ねた4行に及ぶ第1データ構造のサブセットを含んでよい。プロセッサは、第1データ構造で垂直方向に積み重ねられていた各互いに相関する行を変換することで、第2データ構造のそれぞれ互いに異なるデータアレイ垂直方向にスタガー配列または展開させることができる。一実施態様において、第1データ構造の複数の積み重ねられた行に及ぶ各互いに相関するデータセットは、第2データ構造の各データアレイのせいぜい単一の行に及んでよい。ステップS420において、データ要素が第2データ構造に変換されたら、プロセッサは、そこから互いに相関するデータ要素のセットを検索できる。第2データ構造の各データアレイは、互いに異なるアドレスポート経由で個別にアクセス可能なので、プロセッサは、1回の計算サイクルで各データアレイの単一の互いに相関する行からのデータバーストに同時にアクセスすることで、互いに相関するデータセットの全16個の要素を検索できる。プロセッサは、データ要素のストライドによって分離されたデータアレイの行に、自動的にアクセスできる。第1データ構造とは対照的に、第1データ構造は一度に1行のデータにアクセスするための1個のアドレスポートのみ有し、互いに相関するデータセットは、積み重ねられた4行に及ぶので、プロセッサは、4回の各別の計算サイクルで互いに相関するデータセットを検索できる。したがって、第2データ構造から互いに相関するデータセットを検索するのは、第1データ構造から同じ互いに相関するデータセットを検索するよりも4倍速いであろう。ステップS430で、プロセッサは、たとえば第1データ構造の単一のサブアレイから変換されたすべての互いに相関するデータ要素が、第2データ構造から検索されたことを判定できる。したがって互いに相関するデータのデータセットは、完全であり、適切に処理され得る。ステップS440で、プロセッサは、処理で、たとえばステップS430の完全な互いに相関するデータセットで命令を実行できる。ステップS450で、ディスプレイたとえば図1の出力装置102は、ステップS440で処理された互いに相関するデータを表示できる。他のステップまたは一連の操作が使用されてよい。当業者によって認識されるべきこととして、本発明の実施態様は、映像データまたは画像データに関連して記述されているが、同じまたは類似の、しかし互いに異なるデータタイプに適したデジタル構造を有する任意のデータが使用されてよい。類似のデジタル構造は、互いに相関または相互依存する値のセット、同じデータを相互的もしくは結合的に記述するセット、または多次元データの個々の次元成分のセットを有するデータを含んでよい。当業者によって認識されるべきこととして、本発明の実施態様は、1個のアドレスを有するデータアレイからのデータ要素を、複数のアドレスを有する複数のデータアレイに配置、整列または変換するシステム、データ構造および方法を記述するが、本発明の他の実施態様において、たとえばデータ要素それ自体を実際に動かし、または再位置決めすることなく、元のデータ構造に複数のアドレスポートが同等に割り当てられてよい。アドレスポートの数が増えれば、たとえばポートを管理するための計算能力を必要とするなどプロセッサオーバーヘッドが増えることは、理解されよう。したがってアドレスポートは、好ましくはポートの追加がこれに伴うオーバーヘッドの増加という欠点を上回る場合のみ追加されてよい。一例において、或るデータ構造は、図2に示すようにデータアレイ当り1個のポートを使用する。本発明の実施態様は、アドレスポートの数をたとえば8に増やすが、それはこのように増やすことが顕著な計算上の利点を有し、たとえば多次元データの検索において図2のデータ構造と比較して4ないし8倍増加するからである。一例において、或るデータ構造は、アドレスポートの数をさらに増やすことによって、同じ計算上の利点を提供できる。たとえば図2の標準データアレイは、個々のデータ要素がそれ自身のアドレスポートを有する場合に提供され得る。このような実施態様では、プロセッサは、1回の計算サイクルで各互いに相関するデータ要素に個々のアドレスで直接アクセスできる。しかしながらそのような実施態様は、本発明の実施態様に従って使用される8個のアドレスポートよりも多数のアドレスポートたとえば64x64サブアレイに対して4096アドレスポートを使用する。したがって、本発明の実施態様は、同じ計算上の利点を達成するためにプロセッサオーバーヘッドを減少させることで、そのようなデータ構造に対して顕著な利点を提供する。バーストは、単一の行に配置された順次エントリーとして記述されているが、代替としてバーストは、複数の行を横断する単一の列における順次エントリーであってよいことが理解されよう。そのような実施態様では、プロセッサは、垂直方向に隣り合う4列の互いに相関する4x4サブアレイを、列が水平方向にスタガー配列された、それぞれ互いに異なるデータアレイに変換できる。一実施態様において、各データアレイは、せいぜい1列の同じサブアレイからの互いに相関するデータ要素を有している。したがって個別アドレス指定可能データアレイのそれぞれからの1列の互いに相関する要素に同時にアクセスすることによって、1回のサイクルで互いに相関するデータ要素の完全なセットが検索され得る。図2のデータアレイ200から変換されたデータ要素がそれぞれ画像中のピクセルに対応しているのとは異なり、本明細書中に記述されたヌルデータ要素は、典型的に画像情報を持たず、一般に図3のデータ構造300を編成するためにのみ使用される。たとえばヌルデータ要素は、ゼロまたは他の所定の値もしくはマーカーのシーケンスであってよく、または代替としてヌルデータ座標は、空であってよい。したがってヌルデータ要素は、たとえば先行画像行の数、画像行の終わりまたは画像領域を示す画像情報を有してよい。本発明の実施態様は、プロセッサまたはコントローラたとえば図1のプロセッサ1によって実行されるときに本明細書中に開示された方法を実施する命令を符号化、包含または記憶する物品、たとえばコンピュータまたはプロセッサ可読媒体、コンピュータまたはプロセッサ記憶媒体、たとえばメモリ、ディスクドライブ、USBフラッシュメモリを含むことができる。以上に示された記述された特定の実施態様は、本発明に関連した多くの配分システムにとって有用であることが明らかであるが、本発明の別の修正も当業者に想到されよう。そのような修正は、すべて添付の特許請求の範囲によって定義される本発明の範囲と精神の内部にあるものと考量される。"