半導体基板に作り込まれたメモリトランジスタを備える半導体装置であって、前記メモリトランジスタは、チャネル領域上を覆うように設けられた第1の絶縁膜と、前記半導体基板中に形成された不純物拡散領域を有するコントロールゲートと、前記不純物拡散領域上の少なくとも一部を覆うように設けられた第2の絶縁膜と、前記チャネル領域との間に前記第1の絶縁膜を挟むように設けられた第1の部分と、前記不純物拡散領域との間に前記第2の絶縁膜を挟むように設けられた第2の部分とを有するフローティングゲートと、前記フローティングゲートの少なくとも一部の上面を覆うように設けられた第3の絶縁膜と、を備えており、前記コントロールゲートは、前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜を挟むように設けられた電極層を備えていることを特徴とする半導体装置。前記フローティングゲートの前記少なくとも一部の上面上に、前記第3の絶縁膜と前記電極層とがこの順で積層されていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜が挟まれていることを特徴とする請求項1に記載の半導体装置。前記フローティングゲートの前記少なくとも一部の上面と側面の少なくとも一部とが前記第3の絶縁膜で覆われているとともに、前記第3の絶縁膜の外面の少なくとも一部が前記電極層で覆われていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜が挟まれていることを特徴とする請求項1に記載の半導体装置。前記フローティングゲートの前記少なくとも一部は、前記不純物拡散領域の上面に対して積層方向上方に配置されていることを特徴とする請求項1から3までのいずれか1項に記載の半導体装置。前記フローティングゲートの前記少なくとも一部は、前記第2の部分と同じ部分であることを特徴とする請求項1から4までのいずれか1項に記載の半導体装置。前記電極層は、コンタクトホールを介して前記不純物拡散領域に接続されていることを特徴とする請求項1から5までのいずれか1項に記載の半導体装置。配線を備えており、前記電極層は、前記配線に接続されていることを特徴とする請求項1から5までのいずれか1項に記載の半導体装置。第1の構造の長所は製造工程数が少なくなることであるが、反面、必要なフローティングゲートFGの容量を得るための一定以上の容量形成面積を確保する必要がある。従って、第1の構造のメモリ1ビットあたりの素子面積が、第2の構造のものに比べて大きくなってしまうという短所がある。この問題を図6を用いて説明する。データの書き込みに際して、フローティングゲートFGには、コントロールゲート部100Bにある基板コントロールゲート拡散領域の表層部とフローティングゲート109bの基板側端部とが絶縁膜108bを介して容量として機能することで電荷が蓄積される。フローティングゲートFGに蓄積される負電荷は、ソースドレイン部100Aから捕獲された電子である。メモリの動作上の条件を満たすために規定の電荷蓄積量を得ようとすると、それだけコントロールゲート部100Bの容量を大きくしなければならず、当該容量を形成するための面積も増加する。第1の構造に対して、従来以上に拡散領域の面積を増加させることが好ましくないことは、前述の特許文献1における課題の解決について説明したように、寄生バイポーラトランジスタ動作の防止などの他の面積増大要因も重なってしまうことからも明らかである。本発明は、上記課題を解決するものであり、不純物拡散領域を有するコントロールゲートを備えたメモリトランジスタを備え、メモリ1ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することを目的とする。本発明の第1の局面は、半導体基板に作り込まれたメモリトランジスタを備える半導体装置であって、前記メモリトランジスタは、チャネル領域上を覆うように設けられた第1の絶縁膜と、前記半導体基板中に形成された不純物拡散領域を有するコントロールゲートと、前記不純物拡散領域上の少なくとも一部を覆うように設けられた第2の絶縁膜と、前記チャネル領域との間に前記第1の絶縁膜を挟むように設けられた第1の部分と、前記不純物拡散領域との間に前記第2の絶縁膜を挟むように設けられた第2の部分とを有するフローティングゲートと、前記フローティングゲートの少なくとも一部の上面を覆うように設けられた第3の絶縁膜と、を備えており、前記コントロールゲートは、前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜を挟むように設けられた電極層を備えている。本発明の第2の局面は、前記第1の局面において、前記フローティングゲートの前記少なくとも一部の上面上に、前記第3の絶縁膜と前記電極層とがこの順で積層されていることにより、前記電極層の底面と前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜が挟まれている。本発明の第3の局面は、前記第1の局面において、前記フローティングゲートの前記少なくとも一部の上面と側面の少なくとも一部とが前記第3の絶縁膜で覆われているとともに、前記第3の絶縁膜の外面の少なくとも一部が前記電極層で覆われていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第3の絶縁膜が挟まれている。本発明の第4の局面は、前記第1の局面から第3の局面までのいずれか1つにおいて、前記フローティングゲートの前記少なくとも一部は、前記不純物拡散領域の上面に対して積層方向上方に配置されている。本発明の第5の局面は、前記第1の局面から第4の局面までのいずれか1つにおいて、前記フローティングゲートの前記少なくとも一部は、前記第2の部分と同じ部分である。本発明の第6の局面は、前記第1の局面から第5の局面までのいずれか1つにおいて、前記電極層は、コンタクトホールを介して前記不純物拡散領域に接続されている。本発明の第7の局面は、前記第1の局面から第5の局面までのいずれか1つにおいて、配線を備えており、前記電極層は、前記配線に接続されている。前記第1の局面によれば、電極層に電圧が印加されることで、コントロールゲートとフローティングゲートとの間に、不純物拡散領域と第2の部分との間の第1の容量と、電極層とフローティングゲートの少なくとも一部との間の第2の容量との合成容量が形成される。従って、コントロールゲートとフローティングゲートとの間に、第1の容量に相当する不純物拡散領域とフローティングゲートとの間の容量のみが形成されている場合と比較して、半導体基板に対して積層方向上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、当該半導体装置によれば、コントロールゲートとフローティングゲートとの間に、素子面積を増大させることなく大きな容量を得ることができる。以上により、不純物拡散領域を有するコントロールゲートを備えたメモリトランジスタを備え、メモリ1ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。前記第2の局面によれば、第2の容量を、フローティングゲートの少なくとも一部の上に第3の絶縁膜と電極層とを順に積層するだけで形成することができる。従って、半導体装置の製造工程が単純で済む。前記第3の局面によれば、フローティングゲートの少なくとも一部の上面と側面の少なくとも一部が第3の絶縁膜によって覆われ、その周囲のコントロールゲートの部分との間に第2の容量が形成されるので、容量面積は非常に大きくなる。前記第4の局面によれば、コントロールゲートとフローティングゲートとの間に形成される合成容量が、従来から不純物拡散領域とフローティングゲートとの間の容量が形成されていた領域である、不純物拡散領域の積層方向上方に配置されることとなる。従って、コントロールゲートとフローティングゲートとの間の容量を増大させるにあたって、素子面積を増大させないための有効な手法を提供することができる。前記第5の局面によれば、第1の容量と第2の容量とが、フローティングゲートの同じ部分に対して形成されるので、コントロールゲートとフローティングゲートとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。前記第6の局面によれば、電極層に、不純物拡散領域に印加される電圧と同じ電圧を印加することができる。前記第7の局面によれば、電極層に、配線から電圧を印加することができる。第1の実施形態本発明の実施形態について図1を用いて説明すれば以下の通りである。図1に、本実施形態の半導体装置に係る不揮発性メモリ1の断面図を示す。当該不揮発性メモリ1は、同じ半導体基板SUB1に作り込まれた、ソースドレイン部1A、コントロールゲート部1B、および、素子分離部1Cを備えている。ソースドレイン部1Aと、コントロールゲート部1Bと、素子分離部1Cとは、メモリトランジスタを構成している。また、不揮発性メモリ1は、選択トランジスタ1Sを備えているが、選択トランジスタ1Sは必ずしも各メモリトランジスタと対になっている必要はなく、NAND型フラッシュメモリ等において複数のメモリトランジスタの直列回路の両端に設けられるなど、必要に応じて設けられるものである。半導体基板SUB1は、例えば、支持基板11と埋め込み酸化膜12とP層あるいはN層からなる半導体層13とが順に配置されたSOI基板である。半導体基板SUB1として、この他に、単結晶シリコン基板や化合物半導体基板等、メモリトランジスタを作り込むことのできる任意の基板が使用可能である。ソースドレイン部1Aは、半導体基板SUB1中に形成されたPウェル14中にNソース/ドレイン領域14b、および、Nドレイン領域14cが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に第1の絶縁膜20bとフローティングゲート層21bとが順次積層されてなる第1のゲート部とを備えている。第1の絶縁膜20bはチャネル領域上を覆っており、フローティングゲート層第1の部分21bは、チャネル領域との間に第1の絶縁膜20bを挟んでいる。図示しないが、第1のゲート部にはサイドウォールも適宜設けられる。Nソース/ドレイン領域14bは選択トランジスタ1Sと共有される領域であるが、メモリトランジスタにとってはソース領域として機能する。Nドレイン領域14cは、例えば、直列に接続された隣接するメモリトランジスタのNソース領域、あるいは、直列接続の末端に設けられた他の選択トランジスタのNソース領域に接続されている。コントロールゲート部1Bは、コントロールゲート拡散領域と第2のゲート部とを備えている。コントロールゲート拡散領域は、半導体基板SUB1中に形成されたPウェル15中にNコンタクト層15aおよびPコンタクト層15bが設けられてなる、不純物拡散領域である。第2のゲート部は、コントロールゲート拡散領域上に、第2の絶縁膜20cと、フローティングゲート層21cと、第3の絶縁膜22と、電極層25とが順次積層された第1の積層部と、電極層25をPウェル層15に接続するコンタクト部24と、コントロールゲート配線32とを備えている。Nコンタクト層15aは、例えば、第1の積層部の底面の周囲を取り囲んでいる。第2の絶縁膜20cは、コントロールゲート拡散領域上の少なくとも一部を覆うように設けられており、フローティングゲート層第2の部分21cは、コントロールゲート拡散領域との間に第2の絶縁膜20cを挟んでいる。第3の絶縁膜22はフローティングゲート層21cの上面を覆っている。電極層25は、ポリシリコン等の半導体導電材料、あるいは、アルミニウム、銅、タングステン等の金属材料からなる。コンタクト部24は、半導体基板SUB1と電極層25との間の絶縁膜23に形成されたコンタクトホールに埋め込まれている。コンタクト部24は電極層25と同種あるいは異種の、半導体導電材料あるいは金属材料からなる。コンタクト部24の一端はPウェル15にコンタクトしており、他端は電極層25に接続されている。これにより、電極層25はコントロールゲート拡散領域に導通し、コントロールゲート拡散領域と同電位あるいはほぼ同電位になる。なお、図示しないが、Pウェル15の、コンタクト部24がコンタクトする表層部に、コンタクト層が設けられていてもよい。また、第1の積層部にはサイドウォールが適宜設けられてもよい。コントロールゲート拡散領域、電極層25、および、コンタクト部24を合わせた全体が、メモリトランジスタのコントロールゲートCGとなる。Nコンタクト層15aおよびPコンタクト層15bには第1のコントロールゲートCG配線第1の配線であるコントロールゲート配線32がコンタクトしている。コントロールゲート配線32には、メモリトランジスタの外部あるいは不揮発性メモリ1の外部に設けられている図示しない第1の電圧源から、メモリトランジスタの外部あるいは不揮発性メモリ1の外部に設けられている図示しないワード線を介してコントロールゲートCG用の電圧が印加される。コントロールゲート配線32の層構造は図示しないが、コントロールゲート配線32は層間絶縁膜や保護膜に形成されたビアホールやコンタクトパッド等を介してメモリトランジスタの外部に引き出されている。第1の電圧源が発生する電圧は可変であり、不揮発性メモリ1へのデータ書き込み時とデータ読み出し時とデータ消去時とで、それぞれに適した電圧に切替えられる。また、Pコンタクト層15bと、コンタクト部24がPウェル15にコンタクトする箇所との間の、Pウェル15上には、フィールド酸化膜19が設けられている。素子分離部1Cは、活性領域のPウェル14とコントロールゲート拡散領域のPウェル15とを互いに電気的に分離するように、半導体基板SUB1中に形成されたNウェル16を備えている。Nウェル16の表層部にはNコンタクト層16aが形成されている。また、素子分離部1Cは、Nコンタクト層16aとNドレイン領域14cおよびNコンタクト層15aとを電気的に分離するように、Nウェル16とPウェル14との境界上、および、Nウェル16とPウェル15との境界上をまたいで形成されたフィールド酸化膜19を備えている。Nウェル16には、図示しないコンタクト配線からNコンタクト層16aを介して所定の電圧が印加される。選択トランジスタ1Sは、ソースドレイン部1Aと共有する構成部分を有しており、Pウェル14中にNソース領域14aおよびNソース/ドレイン領域14bが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に絶縁膜20aと選択ゲートSG層21aとが順次積層されてなる第3のゲート部とを備えている。図示しないが、第3のゲート部にはサイドウォールも適宜設けられる。Nソース/ドレイン領域14bは、選択トランジスタ1Sにとってはドレイン領域として機能する。選択ゲート層21aには選択ゲート配線31がコンタクトしている。選択ゲート配線31には、選択トランジスタ1Sを導通あるいは遮断させる電圧が印加される。Nソース領域14aは図示しないソース電極を介してビット線に接続されている。また、Pウェル14の表層部にはPコンタクト層14dが形成されている。Pウェル14には、図示しないコンタクト配線からPコンタクト層14dを介して所定の電圧が印加される。Pコンタクト層14dとNソース領域14aとの間のPウェル14上には、フィールド酸化膜19が設けられている。ソースドレイン部1Aの絶縁膜20bと、コントロールゲート部1Bの第2の絶縁膜20cとは、例えば、ともに同じレイヤから形成されている。さらに、当該レイヤから選択トランジスタ1Sの絶縁膜20aを形成することもできる。また、ソースドレイン部1Aのフローティングゲート層21bと、コントロールゲート部1Bのフローティングゲート層21cとは、例えば、ともに同じレイヤのポリシリコンで形成されており、接続部21dを介して互いにパターンが繋がっている。パターンの繋がったフローティングゲート全体をFGで示す。当該フローティングゲートFGのレイヤから、選択トランジスタ1Sの選択ゲート21aを形成することもできる。また、絶縁膜20a23、第1の絶縁膜20b、第2の絶縁膜20c、および第3の絶縁膜22には、例えばシリコン酸化膜を用いることができるが、それぞれ、1層構造であっても多層構造であってもよく、窒化膜等の他の材料や酸化膜と窒化膜との組合せ等の異種材料の組合せを用いたものでもよい。特に、第2の絶縁膜20cおよび第3の絶縁膜22にはONOOxideNitrideOxide膜等の多層膜を用いることができる。上記の構成の不揮発性メモリ1において、Pウェル1415、Nウェル16、Nソース領域14a、Nソース/ドレイン領域14b、Nドレイン領域14c、Nコンタクト層15a、Pコンタクト層15b、および、Nコンタクト層16aは、最初に用意された半導体基板SUB1の半導体層13中に不純物がドープされることにより形成される。また、不揮発性メモリ1の隣接素子との分離箇所に、フィールド酸化膜19が設けられている。不揮発性メモリ1においては、コントロールゲートCGとフローティングゲートFGとの間に、コントロールゲート拡散領域とフローティングゲート層21cとの間の第1の容量と、電極層25とフローティングゲート層21cとの間の第2の容量との合成容量が形成されている。第1の容量は、コントロールゲート拡散領域の上面とフローティングゲート層21cの底面との間に第2の絶縁膜20cが挟まれることにより形成されている。第2の容量は、電極層25の底面とフローティングゲート層21cの上面との間に第3の絶縁膜22が挟まれることにより形成されている。第1の容量においては、コントロールゲート拡散領域の表層部とフローティングゲート層21cの底部とに電荷が蓄積される。第2の容量においては、電極層25の底部とフローティングゲート層21cの上部とに電荷が蓄積される。従って、コントロールゲートCGとフローティングゲートFGとの間に、第1の容量に相当するコントロール拡散領域とフローティングゲート層21cとの間の容量のみが形成されている場合と比較して、半導体基板SUB1に対して積層方向上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、不揮発性メモリ1は、コントロールゲートCGとフローティングゲートFGとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ1ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。なお、以上の例において、コントロールゲート拡散領域との間に第2の絶縁膜20cを挟むフローティングゲートFGの部分と、電極層25との間に第3の絶縁膜22を挟むフローティングゲートFGの部分とは、必ずしも同じである必要はない。フローティングゲートFGのいずれかの部分がコントロールゲート拡散領域との間で容量を形成するとともに、フローティングゲートFGのまたいずれかの部分が電極層25との間で容量を形成していれば、コントロールゲートCGとフローティングゲートFGとの間に形成される容量は大きくなる。従って、コントロールゲート拡散領域との間に第2の絶縁膜20cを挟むフローティングゲートFGの箇所を前述のように第2の部分とすると、電極層25との間に第3の絶縁膜22を挟む箇所を、第2の部分とは無関係に、フローティングゲートFGの少なくとも一部とすることができる。図1では、説明を単純化するために、フローティングゲートFGの上記少なくとも一部が、第2の部分と同じフローティングゲート層21cである場合が示されている。フローティングゲートFGの上記少なくとも一部が第2の部分と同じであると、コントロールゲートCGとフローティングゲートFGとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。図1の構成においては、フローティングゲートFGの上記少なくとも一部がコントロールゲート拡散領域に対して積層方向上方に配置されている。これにより、第1の容量と第2の容量とがともに、従来からコントロールゲート拡散領域とフローティングゲートとの間の容量が形成されていた領域である、コントロールゲート拡散領域の上方に配置されることとなる。従って、この配置は、コントロールゲートCGとフローティングゲートFGとの間の容量を増大させるにあたって、素子面積を増大させないための有効な手法となる。また、フローティングゲートFGを形成した後のコントロールゲート部1Bの製造工程の一例としては、まず、フローティングゲート層21c上に第3の絶縁膜22を成膜およびパターニングにより形成してから、絶縁膜23を第3の絶縁膜22の高さまで形成する。次いで、絶縁膜23中にドライエッチングによってPウェル15の上面に至るコンタクトホールを形成し、当該コンタクトホールをコンタクト部24で埋め込んで表層を平坦化し、その上に電極層25を成膜およびパターニングにより形成する。図1の構成においては、第2の容量を、フローティングゲートFGの少なくとも一部であるフローティングゲート層21cの上に第3の絶縁膜22と電極層25とを順に積層するだけで形成することができる。従って、不揮発性メモリ1の製造工程は単純で済む。第2の実施形態本発明の他の実施形態について図2を用いて説明すれば以下の通りである。図2に、本実施形態の半導体装置に係る不揮発性メモリ2の断面図を示す。当該不揮発性メモリ2は、ソースドレイン部2A、コントロールゲート部2B、および、素子分離部2Cを備えている。ソースドレイン部2Aと、コントロールゲート部2Bと、素子分離部2Cとは、メモリトランジスタを構成している。また、不揮発性メモリ2は、選択トランジスタ2Sを備えている。コントロールゲート部以外は図1の構成と同じであるので、その説明を省略する。コントロールゲート部2Bは、コントロールゲート拡散領域と第4のゲート部とを備えている。コントロールゲート拡散領域は、図1のコントロールゲート拡散領域と同じ構成であるので、その説明を省略する。第4のゲート部は、Pウェル15上に、第2の絶縁膜20c’と、フローティングゲート層21c’と、第3の絶縁膜22’と、電極層25’とを、フローティングゲート層21c’を埋め込むように有する埋め込み部と、電極層25’をPウェル層15に接続するコンタクト部24とを備えている。第2の絶縁膜20c’は図1の第2の絶縁膜20cと、フローティングゲート層21c’は図1のフローティングゲート層21cと、第3の絶縁膜22’は図1の第3の絶縁膜22と、電極層25’は図1の電極層25と、それぞれ同じ材料の同じレイヤから形成される。ここでは、例えば、フローティングゲート層21c’は第2の絶縁膜20c’の上面の内側のエリア上に形成されており、第3の絶縁膜22’がフローティングゲート層21c’を上方および側方から覆うように形成されている。フローティングゲート層21c’はこれにより、上面と側面の少なくとも一部とが第3の絶縁膜22’によって覆われた状態にある。さらに、電極層25’の一部分が第3の絶縁膜22’の外面の少なくとも一部を上方および側方から覆い、電極層25’の残りの部分が絶縁膜23上に位置するように形成されている。絶縁膜23およびコンタクト部24は図1のものと同じ構成である。さらには、コントロールゲート部2Bの上述した構成以外には、図1のコントロールゲート部1Bと同じ構成が備えられている。ソースドレイン部2Aのフローティングゲート層21bと、コントロールゲート部2Bのフローティングゲート層21c’とは、例えば、ともに同じレイヤのポリシリコンで形成されており、接続部21dを介して互いにパターンが繋がっている。パターンの繋がったフローティングゲート全体をFGで示す。第4のゲート部の上記構成から分かるように、フローティングゲートFGは、コントロールゲート拡散領域との間に第2の絶縁膜20c’を挟むように設けられたフローティングゲート層第2の部分21c’と、電極層25’との間に第3の絶縁膜22’を挟むように設けられた、フローティングゲートFGの少なくとも一部としてのフローティングゲート層21c’とを備えている。電極層25’の一部分または全体が、フローティングゲート層21c’に対して半導体基板SUB1側とは異なる側から、ここでは上方および側方から対向する面を有している。図2では、説明を単純化するために、フローティングゲートFGの上記少なくとも一部が、第2の部分と同じフローティングゲート層21c’である場合が示されている。フローティングゲートFGの上記少なくとも一部が第2の部分と同じであると、コントロールゲートCGとフローティングゲートFGとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。不揮発性メモリ2においては、コントロールゲートCGとフローティングゲートFGとの間に、コントロールゲート拡散領域とフローティングゲート層21c’との間の第1の容量と、電極層25’とフローティングゲート層21c’との間の第2の容量との合成容量が形成されている。第1の容量は、コントロールゲート拡散領域の上面とフローティングゲート層21c’の底面との間に第2の絶縁膜20c’が挟まれることにより形成されている。第2の容量は、電極層25’のフローティングゲート層21c’側を向く面とフローティングゲート層21c’の上面および側面の少なくとも一部との間に第3の絶縁膜22’が挟まれることにより形成されている。第1の容量においては、コントロールゲート拡散領域の表層部とフローティングゲート層21c’の底部とに電荷が蓄積される。第2の容量においては、電極層25’の第3の絶縁膜22’を覆う面に沿った表層部とフローティングゲート層21c’の上記上面および側面の少なくとも一部に沿った表層部とに電荷が蓄積される。従って、本実施形態の不揮発性メモリ2によっても、コントロールゲートCGとフローティングゲートFGとの間に、第1の容量に相当するコントロール拡散領域とフローティングゲート層との間の容量のみが形成されている場合と比較して、半導体基板SUB1の上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。フローティングゲートFGの少なくとも一部の上面と側面の少なくとも一部とが、第3の絶縁膜22’によって覆われることで埋め込まれ、その周囲のコントロールゲートCGの部分との間に第2の容量が形成されるので、容量面積は非常に大きい。このように、不揮発性メモリ2は、コントロールゲートCGとフローティングゲートFGとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ1ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。また、第2の絶縁膜20c’を形成した後のコントロールゲート部2Bの製造工程の一例としては、まず、フローティングゲート層21c’を成膜およびパターニングしてから、その上に第3の絶縁膜22’を成膜し、フローティングゲート層21c’の周囲にのみ第3の絶縁膜22’を残すようにパターニングする。次いで、絶縁膜23を第3の絶縁膜22’の高さまで形成する。そして、絶縁膜23中にドライエッチングによってPウェル15の上面に至るコンタクトホールを形成し、当該コンタクトホールをコンタクト部24で埋め込んで表層を平坦化する。さらに、第3の絶縁膜22’の周囲の絶縁膜23をドライエッチングにより除去し、その上に電極層25’を成膜およびパターニングにより形成する。第3の実施形態本発明の他の実施形態について図3を用いて説明すれば以下の通りである。図3に、本実施形態の半導体装置に係る不揮発性メモリ3の断面図を示す。当該不揮発性メモリ3は、ソースドレイン部3A、コントロールゲート部3B、および、素子分離部3Cを備えている。ソースドレイン部3Aと、コントロールゲート部3Bと、素子分離部3Cとは、メモリトランジスタを構成している。また、不揮発性メモリ3は、選択トランジスタ3Sを備えている。コントロールゲート部以外は図1の構成と同じであるので、その説明を省略する。コントロールゲート部3Bは、コントロールゲート拡散領域と第5のゲート部とを備えている。コントロールゲート拡散領域は、図1のコントロールゲート拡散領域と同じ構成であるので、その説明を省略する。第5のゲート部は、コントロールゲート拡散領域上に、第2の絶縁膜20cと、フローティングゲート層21cと、第3の絶縁膜22と、電極層26とが順次積層された第2の積層部を備えている。図1のようなコンタクト部24は設けられていない。第2の絶縁膜20c、フローティングゲート層21c、および、第3の絶縁膜22は、それぞれ図1のものと同じであり、電極層26は図1の電極層25と同じ材料の同じレイヤから形成される。図1で説明したコントロールゲート配線32を第1のコントロールゲートCG1配線第1の配線として、電極層26には第2のコントロールゲートCG2配線第2の配線であるコントロールゲート配線配線33がコンタクトしている。コントロールゲート配線33は、層間絶縁膜や保護膜に形成されたビアホールやコンタクトパッド等を介してメモリトランジスタの外部に引き出されている。コントロールゲート配線33には、コントロールゲート配線32と同じ電圧が、コントロールゲート配線32が接続されている第1の電圧源から印加される、あるいは、当該第1の電圧源からは独立した第2の電圧源から印加される。コントロールゲート部3Bの上述した構成以外には、図1のコントロールゲート部1Bと同じ構成を備えている。第5のゲート部の上記構成から分かるように、フローティングゲートFGは、コントロールゲート拡散領域との間に第2の絶縁膜20cを挟むように設けられたフローティングゲート層第2の部分21cと、電極層26との間に第3の絶縁膜22を挟むように設けられた、フローティングゲートFGの少なくとも一部としてのフローティングゲート層21cとを備えている。電極層26の一部分または全体が、フローティングゲート層21cに対して半導体基板SUB1側とは異なる側から、ここでは上方から対向する面を有している。なお、図2で説明したように、フローティングゲートの上記少なくとも一部を埋め込まれた構成として、電極層の上記一部分または全体が、上記少なくとも一部に対して上方および側方から対向する面を有していてもよい。図3では、説明を単純化するために、フローティングゲートFGの上記少なくとも一部が、第2の部分と同じフローティングゲート層21cである場合が示されている。フローティングゲートFGの上記少なくとも一部が第2の部分と同じであると、コントロールゲートCGとフローティングゲートFGとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。不揮発性メモリ3においては、図1と同様に、コントロールゲートCGとフローティングゲートFGとの間に、コントロールゲート拡散領域とフローティングゲート層21cとの間の第1の容量と、電極層26とフローティングゲート層21cとの間の第2の容量との合成容量が形成されている。本実施形態の不揮発性メモリ3によっても、コントロールゲートCGとフローティングゲートFGとの間に、第1の容量に相当するコントロール拡散領域とフローティングゲート層との間の容量のみが形成されている場合と比較して、半導体基板SUB1の上方の領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、不揮発性メモリ3は、コントロールゲートCGとフローティングゲートFGとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ1ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。また、フローティングゲートFGを形成した後のコントロールゲート部3Bの製造工程の一例としては、まず、フローティングゲート層21c上に第3の絶縁膜22を成膜およびパターニングにより形成する。次いで、第3の絶縁膜22上に電極層26を成膜およびパターニングにより形成する。図1で説明した絶縁膜23は、通常用いられる層間絶縁膜として適時に形成可能である。図3の構成においては、第2の容量を、フローティングゲートFGの少なくとも一部であるフローティングゲート層21cの上に第3の絶縁膜22と電極層26とを順に積層するだけで形成することができる。従って、不揮発性メモリ1の製造工程は単純で済む。以上、各実施形態について説明した。上記例では、半導体装置が不揮発性メモリからなる場合を説明したが、半導体装置としては、これに限らず、不揮発性メモリのセンスアンプや駆動回路、さらにはその他の任意の素子が、同じ半導体基板上に作り込まれたり、同じパッケージ内に備えられたりするものであってもよい、