データを記憶する記憶部であって、予め定められたビット数のデータ領域を複数有する記憶部と、前記記憶部から読み出した前記データと前記データの期待値とが不一致であるビットを示す不良ビットの数が、予め定められた閾値以下であるか否かを、前記データ領域ごとに判定する判定回路部と、前記判定回路部が判定した判定結果に応じた出力を出力端子に出力させる出力制御回路部と、を備えることを特徴とする半導体装置。前記データ領域は、予め定められたビット長の単位データを複数記憶し、前記判定回路部は、前記単位データに含まれる前記不良ビットが前記閾値以下であるか否かを判定し、当該判定結果を示す信号を出力するとともに、前記単位データに含まれる前記不良ビットが前記閾値以下である場合に、前記単位データに含まれる前記不良ビットの数を示す不良ビット数信号を出力する単位データ判定回路部と、前記ビット数のデータのうちの前記単位データごとに前記単位データ判定回路部が判定した判定結果及び前記不良ビット数信号に基づいて、前記データ領域ごとに前記ビット数のデータに含まれる前記不良ビットが前記閾値以下であるか否かを判定し、当該判定結果を保持する領域判定ラッチ部と、を備えることを特徴とする請求項1に記載の半導体装置。前記閾値は、1ビットであり、前記単位データ判定回路部は、全ビットが第1の論理レベルである前記単位データを期待値として、前記単位データの全ビットが前記第1の論理レベルであるか否かを判定する第1の判定回路と、前記単位データの全ビットのうちの、前記第1の論理レベルを論理反転した第2の論理レベルであるビットの数が、1ビット以下であるか否かを判定する第2の判定回路と、前記第1の判定回路による判定結果と、前記第2の判定回路による判定結果とに基づいて、前記不良ビット数信号を生成する信号生成回路と、を有する不良ビット判定回路を備えることを特徴とする請求項2に記載の半導体装置。前記単位データ判定回路部は、2つの前記不良ビット判定回路である第1の不良ビット判定回路及び第2の不良ビット判定回路を備え、前記第1の不良ビット判定回路は、全ビットが前記第1の論理レベルである前記単位データを期待値として判定した第1の判定結果と第1の不良ビット数信号とを出力し、前記第2の不良ビット判定回路は、前記第1の不良ビット判定回路に供給される前記単位データを論理反転したデータが供給され、全ビットが前記第2の論理レベルである前記単位データを期待値として判定した第2の判定結果と第2の不良ビット数信号とを出力し、前記単位データ判定回路部は、前記第1の不良ビット判定回路による前記第1の判定結果及び前記第2の不良ビット判定回路による前記第2の判定結果に基づいて、前記単位データに含まれる前記不良ビットが1ビット以下であるか否かを判定し、前記第1の不良ビット判定回路から出力される前記第1の不良ビット数信号、及び前記第2の不良ビット判定回路から出力される前記第2の不良ビット数信号に基づいて、前記不良ビット数信号を生成することを特徴とする請求項3に記載の半導体装置。前記単位データの単位で前記データを前記記憶部から読み出して、読み出した前記単位データを前記判定回路部に供給させる制御回路部を備え、前記領域判定ラッチ部は、前記不良ビット数信号に基づいて、前記ビット数のデータに含まれる前記不良ビットの数をカウントするカウンタ部を有しており、当該カウンタ部によってカウントされたカウント値と、前記単位データ判定回路部が判定した判定結果とに基づいて、前記データ領域ごとに前記ビット数のデータに含まれる前記不良ビットが前記閾値以下であるか否かを判定し、前記判定回路部は、前記制御回路部によって前記記憶部から供給される前記単位データの数が前記ビット数に達するごとに、前記カウンタ部をリセットするリセット回路部を備えることを特徴とする請求項4に記載の半導体装置。しかしながら、上述のような技術では、検査装置が、メモリ素子からデータを読み出して、検査装置が備える記憶部例えば、フェイルメモリに一旦記憶させる。そして、検査装置は、検査装置が備える記憶部に記憶されているデータの不良ビットを所定の単位例えば、512バイト単位ごとにカウントする処理を、半導体装置の全メモリエリアに対して行う必要がある。そのため、上述のような技術では、半導体装置をテストするために、膨大なテスト時間が必要になる。上記問題を解決するために、本発明の一態様は、データを記憶する記憶部であって、予め定められたビット数のデータ領域を複数有する記憶部と、前記記憶部から読み出した前記データと前記データの期待値とが不一致であるビットを示す不良ビットの数が、予め定められた閾値以下であるか否かを、前記データ領域ごとに判定する判定回路部と、前記判定回路部が判定した判定結果に応じた出力を出力端子に出力させる出力制御回路部と、を備えることを特徴とする半導体装置である。本発明によれば、半導体装置は、判定回路部が、記憶部から読み出したデータに含まれる不良ビットの数が予め定められた閾値以下であるか否かを、データ領域ごとに判定する。そして、出力制御回路部が、判定回路部が判定した判定結果に応じた出力を出力端子に出力させる。これにより、検査装置が不良ビットの数をカウント及び、不良ビットの数に基づく判定を行う必要がなくなるので、半導体装置は、テスト時間を短縮させることができる。以下、本発明の一実施形態による半導体装置について、図面を参照して説明する。なお、本実施形態では、半導体装置の一例として、フラッシュメモリLSILargeScaleIntegrationである場合の例について説明する。図1は、本実施形態によるフラッシュメモリLSI1半導体装置を示すブロック図である。この図において、フラッシュメモリLSI1は、アドレスレジスタ/カウンタ部2、コマンドI/Fインターフェース部3、コマンドレジスタ部4、制御回路部5、I/OInputOutputバッファ/ラッチ部6、RBバッファ部7、フラッシュメモリ部8、及びECC訂正可否判定回路部9を備えている。また、フラッシュメモリLSI1は、ALE端子、CLE端子、WE端子、CE端子、WP端子、RE端子、RB端子、IO0-7端子を備えている。なお、各端子名において、が付されている端子の信号は、ローアクティブな信号であることを意味する。ALEAddressLatchEnable端子は、アドレスのラッチを行うALE信号を入力する入力端子である。CLECommandLatchEnable端子は、コマンドのラッチを行うCLE信号を入力する入力端子である。WEWriteEnable端子は、データを書き込む際にイネーブル信号WE信号を入力する入力端子である。CEChipEnable端子は、フラッシュメモリLSI1を活性化させるCE信号を入力する入力端子である。REReadEnable端子は、データを読み出す際にイネーブル信号RE信号を入力する入力端子である。RBReadyBusy端子T1図3は、フラッシュメモリLSI1の通常動作モードにおいて、内部処理が実行中であることを出力する出力端子である。また、RB端子T1は、本実施形態におけるテスト処理において、ECCErrorCorrectingCodeを使用したエラー訂正が可能か否かの判定結果を出力する。RBReadyBusy端子T1の詳細については、後述する。IOInputOutput0-7端子は、IO0信号~IO7信号の8ビットのデータを入力又は出力する入出力端子である。なお、IO0-7信号と表記した場合には、IO0信号~IO7信号の8ビット幅の信号に対応する。アドレスレジスタ/カウンタ部2AddressRegisterCounter部は、IO0-7端子に入力されたフラッシュメモリ部8のアドレス情報を、I/Oバッファ/ラッチ部6を介して取得し、取得したアドレス情報を記憶する。また、アドレスレジスタ/カウンタ部2は、記憶しているアドレス情報を制御回路部5から供給される制御信号に基づいて更新する。アドレスレジスタ/カウンタ部2は、記憶しているアドレス情報をXデコーダ部81及びYデコーダ部82に供給する。コマンドI/F部3CommandInterfacelogic部は、ALE端子、CLE端子、WE端子、CE端子、WP端子、及びRE端子の各端子から供給される信号ALE信号、CLE信号、WE信号、CE信号、WP信号、及びRE信号をコマンド信号として、取得するインターフェース回路である。また、コマンドI/F部3は、上述のコマンド信号ALE信号、CLE信号、WE信号、CE信号、WP信号、及びRE信号及びコマンドレジスタ部4に供給されたコマンド情報に基づいて、REB信号、RESET信号、及びTM信号を生成する。コマンドI/F部3は、生成したREB信号、RESET信号、及びTM信号をECC訂正可否判定回路部9に供給する。また、コマンドI/F部3は、コマンド信号に基づいて生成した制御情報、及びコマンドレジスタ部4が記憶しているコマンド情報を制御回路部5に供給する。ここで、REB信号は、RE信号と同位相の信号である。なお、RE信号は、フラッシュメモリ部8を読み出すための読み出しクロック信号として機能する。また、RESET信号は、電源投入時パワーオン時や、リセットコマンドの発行時に、ECC訂正可否判定回路部9をリセット初期化する信号である。RESET信号は、電源投入時パワーオン時やリセットコマンドの発行時に、Hパルスハイ:Highパルスが出力される。また、TM信号は、ECC訂正可否判定回路部9によるテスト処理のエントリー信号である。コマンドレジスタ部4Commandregister部は、IO0-7端子に入力された各種のコマンド情報を、I/Oバッファ/ラッチ部6を介して取得し、取得したコマンド情報を記憶する。なお、コマンドレジスタ部4が記憶しているコマンド情報は、コマンドI/F部3を介して制御回路部5に供給される。制御回路部5PERcontrollerHighvoltagegenerator部は、フラッシュメモリLSI1を制御する制御部である。制御回路部5は、例えば、フラッシュメモリ部8に対して、データの消去Erase、書き込みProgram、及び読み出しReadなどのコマンド処理の制御を行う。また、制御回路部5は、フラッシュメモリ部8の消去Erase及び書き込みProgramに必要な高電圧を生成する高電圧生成機能を有している。また、制御回路部5は、フラッシュメモリ部8に制御信号と、消去Erase及び書き込みProgram電圧とを供給する。また、制御回路部5は、フラッシュメモリ部8からデータを読み出して、ECC訂正可否判定回路部9に供給させる制御を行う。制御回路部5は、フラッシュメモリ部8からデータを読み出して、読み出したデータを例えば8ビット単位データ単位でECC訂正可否判定回路部9に供給させる。また、制御回路部5は、フラッシュメモリLSI1の内部処理が実行中であることを示すBUSYB信号をECC訂正可否判定回路部9に供給する。例えば、制御回路部5は、リードコマンド読み出しコマンド処理が実行され、NANDフラッシュメモリアレイ80からページバッファ部83に読み出しが開始され場合に、BUSYB信号をLレベルロウ:Lowレベルにする。フラッシュメモリ部8記憶部は、データを記憶する記憶部であって、予め定められたデータ長ビット数のデータ領域例えば、512バイトの領域を複数有している。フラッシュメモリ部8は、制御回路部5から供給される制御信号に基づいて、データの消去Erase、書き込みProgram、及び読み出しReadを行う。なお、フラッシュメモリ部8は、データの書き込みを行う場合に、I/Oバッファ/ラッチ部6を介してIO0-7端子から供給されるデータをNANDナンドフラッシュメモリアレイ80に記憶書き込むする。また、フラッシュメモリ部8は、データの読み出しを行う場合に、NANDフラッシュメモリアレイ80に記憶されているデータをI/Oバッファ/ラッチ部6に供給するとともに、ECC訂正可否判定回路部9に供給する。なお、ここで、I/Oバッファ/ラッチ部6に供給されるデータは、例えば、8ビット長のデータであり、以下この8ビットを単位データとして説明する。上述のデータ領域例えば、512バイトのデータ領域は、8ビット長の単位データ1バイトを複数512個記憶している。すなわち、上述のデータ領域に記憶されるデータは、8ビット長の単位データを複数512個含んでいる。また、フラッシュメモリ部8は、NANDフラッシュメモリアレイ80、Xデコーダ部81、Yデコーダ部82、及びページバッファ部83を備えている。NANDフラッシュメモリアレイ80メモリセル部は、例えば、NAND型FLASHナンド型フラッシュメモリのメモリセルを複数備えるメモリコアである。NANDフラッシュメモリアレイ80の構成については、図2を用いて後述する。Xデコーダ部81Xdecoder部及びYデコーダ部82Ydecoder部は、アドレスレジスタ/カウンタ部2から供給されるアドレス情報に基づいて、NANDフラッシュメモリアレイ80上のメモリセルを選択するデコーダ回路である。また、Yデコーダ部82は、データの読み出し処理の際に、ページバッファ部83に一時記憶されたNANDフラッシュメモリアレイ80から読み出されたページデータを、コマンドI/F部3から供給される制御信号に基づいて、8ビット単位単位データ単位で選択する。そして、Yデコーダ部82は、選択した8ビット単位のデータをI/Oバッファ/ラッチ部6及びECC訂正可否判定回路部9に順次供給する。ページバッファ部83Pagebuffer部は、NANDフラッシュメモリアレイ80に書き込むデータ、及びNANDフラッシュメモリアレイ80から読み出すデータを一時記憶する。なお、ページバッファ部83は、NANDフラッシュメモリアレイ80の1ページ分のデータを一時記憶する。本実施形態では、例えば、1ページを2KByteキロバイトとし、上述した予め定められたデータ長ビット数のデータ領域512バイトの領域を4つ含む構成の例を説明する。I/Oバッファ/ラッチ部6IObufferlatches部は、IO0-7端子と、フラッシュメモリLSI1の内部の各部とのインターフェースを行う回路である。例えば、I/Oバッファ/ラッチ部6は、フラッシュメモリ部8から読み出したデータをIO0-7端子に出力する。また、I/Oバッファ/ラッチ部6は、IO0-7端子から供給された書き込みデータをページバッファ部83に供給する。また、I/Oバッファ/ラッチ部6は、IO0-7端子から供給されたアドレス情報をアドレスレジスタ/カウンタ部2に、IO0-7端子から供給されたコマンド情報をコマンドレジスタ部4にそれぞれ供給する。RBバッファ部7は、ECC訂正可否判定回路部9から供給されるRBB信号に基づいて、RB端子T1に情報データを出力する。例えば、フラッシュメモリLSI1が通常の動作を行う通常動作モードにおいて、RBバッファ部7は、内部処理が実行中であることを示す情報データを出力する。また、例えば、ECC訂正可否判定回路部9を用いた後述するテスト処理を行う場合に、RBバッファ部7は、ECC訂正可否判定回路部9が判定した判定結果に応じた出力をRB端子T1に出力する。なお、RB端子T1は、後述するオープンドレインの構造になっており、フラッシュメモリLSI1の外部から抵抗等でプルアップして使用される。ECC訂正可否判定回路部9は、フラッシュメモリ部8から読み出したデータに含まれる不良ビットFailBitの数が、予め定められた閾値例えば、1ビット以下であるか否かを、512バイトごとに判定する。ここで、不良ビットFailBitとは、フラッシュメモリ部8から読み出したデータと、当該データの期待値とが不一致であるビットを示す。また、ECC訂正可否判定回路部9は、判定した判定結果に応じた出力をRB端子T1に出力させる出力制御を行い、出力制御を行う信号として、RBB信号をRBバッファ部7に供給する。なお、フラッシュメモリ部8から読み出したデータは、I/Oバッファ/ラッチ部6から、単位データDB<7:0>として、RE信号REB信号の立ち下がりエッジに同期してECC訂正可否判定回路部9に供給される。また、ECC訂正可否判定回路部9は、判定回路部10及びRB制御回路部60を備えている。ECC訂正可否判定回路部9の構成の詳細については、図3を用いて後述する。次に、上述したフラッシュメモリ部8のNANDフラッシュメモリアレイ80の構成の一例について説明する。図2は、本実施形態におけるフラッシュメモリ部8のデータ構成の一例を示す図である。この図において、NANDフラッシュメモリアレイ80は、0から4095の4096つのブロック図2のBN参照を有している。また、各ブロックは、それぞれ0から64個のページ図2のPN参照を有している。また、各ページは、メインエリアA1とスペアエリアA2を有している。ここで、メインエリアA1は、例えば、512バイトのデータ領域を4つ有している。また、スペアエリアA2には、4つの各データ領域に対応するECCコードECC0~ECC3及び、管理データMD0~MD3を有している。例えば、ブロック0のページ0には、データ領域A11~A14、ECCコードECC0~ECC3A201~A204及び、管理データMD0~MD3A211~A214が含まれている。また、例えば、ブロック4095のページ63には、データ領域A15~A18、ECCコードECC0~ECC3A205~A208及び、管理データMD0~MD3A215~A218が含まれている。なお、ECCコードは、例えば、データ領域512Byteの領域に1ビットの不良ビットが含まれる場合に訂正救済可能な情報である。次に、本実施形態におけるECC訂正可否判定回路部9の具体的な構成について説明する。図3は、本実施形態におけるECC訂正可否判定回路部9を示すブロック図である。この図において、ECC訂正可否判定回路部9は、判定回路部10及びRB制御回路部60を備えている。また、判定回路部10は、RB制御回路部60を介してRBバッファ部7に接続されている。判定回路部10は、単位データ判定回路部20、512サイクルリセット回路部30、判定クロック生成部40、及び判定結果ラッチ部50を備えている。単位データ判定回路部20は、フラッシュメモリ部8から読み出したデータを、例えば8ビットの単位データDB<7:0>として、単位データに含まれる不良ビットが1ビット以下であるか否かを判定し、当該判定結果を示す信号F2信号を出力する。また、単位データ判定回路部20は、単位データに含まれる不良ビットが1ビット以下である場合に、単位データに含まれる不良ビットの数を示す不良ビット数信号F1信号を出力する。ここで、単位データ判定回路部20は、単位データの各ビット同士のデータを比較する事で判定する。これは不良ビットがランダムに発生する状況下では、1つのアドレス単位データにおいて、全ビットが同時に不良ビットになる確率が極めて低い事に基づくものである。単位データ判定回路部20は、フラッシュメモリ部8の読み出しサイクルごとに単位データDB<7:0>のデータを比較し、比較結果を不良検出信号としてF1信号及びF2信号を判定結果ラッチ部50に出力する。単位データ判定回路部20は、単位データのうちの1ビットだけ他のビットのレベル論理レベルと異なる場合に、F1信号にHレベルハイ:Highレベルを出力する。また、単位データ判定回路部20は、単位データのうちの2ビット以上が他のビットのレベル論理レベルと異なる場合に、F2信号にHレベルハイ:Highレベルを出力する。また、単位データ判定回路部20は、単位データのうちの全ビットのレベル論理レベルが一致している場合に、F1信号及びF2信号にLレベルを出力する。このように、単位データ判定回路部20は、3種類の判定を行い、判定した判定結果を判定結果ラッチ部50に出力する。また、単位データ判定回路部20は、不良ビットカウント部200、250、反転バッファ部208、アンド回路206、及びオア回路207を備えている。反転バッファ部208は、8ビットの単位データであるDB<7:0>信号を論理反転して、論理反転した8ビットの信号をDBB<7:0>信号として出力する。なお、反転バッファ部208は、8ビットのインバータ回路209を備えている。不良ビットカウント部200不良ビット判定回路は、単位データの期待値をALL0として、単位データDB<7:0>に含まれる不良ビットが1ビット以下であるか否かを判定し、当該判定結果を示す信号F2_0信号を出力する。また、不良ビットカウント部200は、単位データに含まれる不良ビットが1ビット以下である場合に、単位データに含まれる不良ビットの数を示す不良ビット数信号F1_0信号を出力する。また、不良ビットカウント部200は、2ビット不良判定回路21、ALL0判定回路22、及び信号生成回路23を備えている。ALL0判定回路22第1の判定回路は、単位データの全ビットが第1の論理レベル例えば、論理0又はLロウレベルであるか否かを判定する。すなわち、ALL0判定回路22は、全ビットが第1の論理レベルである単位データを期待値として、単位データの全ビットが第1の論理レベルであるか否かを判定する。ALL0判定回路22は、オア回路221~227を備えている。オア回路221OR:論理和演算回路は、入力端子の一端がDB<0>信号線に、入力端子の他端がDB<1>信号線に、出力端子がノードN21に、それぞれ接続されている。また、オア回路222は、入力端子の一端がノードN21に、入力端子の他端がDB<2>信号線に、出力端子がノードN22に、それぞれ接続されている。同様に、オア回路223は、入力端子の一端がノードN22に、入力端子の他端がDB<3>信号線に、出力端子がノードN23に、それぞれ接続されている。オア回路224は、入力端子の一端がノードN23に、入力端子の他端がDB<4>信号線に、出力端子がノードN24に、それぞれ接続されている。オア回路225は、入力端子の一端がノードN24に、入力端子の他端がDB<5>信号線に、出力端子がノードN25に、それぞれ接続されている。オア回路226は、入力端子の一端がノードN25に、入力端子の他端がDB<6>信号線に、出力端子がノードN26に、それぞれ接続されている。オア回路227は、入力端子の一端がノードN26に、入力端子の他端がDB<7>信号線に、出力端子がノードN5に、それぞれ接続されている。ここで、ノードN21~ノードN26における各信号をN1R信号~N6R信号と定義し、ノードN5における信号をN7R信号と定義する。ALL0判定回路22は、単位データDB<7:0>の全ビットを論理和した信号であるN7R信号を信号生成回路23に出力する。2ビット不良判定回路21第2の判定回路は、単位データの全ビットのうちの、第1の論理レベル例えば、論理0又はLレベルを論理反転した反転した論理を示す第2の論理レベル例えば、論理1又はHハイレベルであるビットの数が、1ビット以下であるか否かを判定する。すなわち、2ビット不良判定回路21は、単位データの全ビットのうちの2ビット以上が論理1又はHハイレベルであるか否かマルチビット不良であるか否かを判定する。2ビット不良判定回路21は、判定した判定結果をF2_0信号として、アンド回路206に出力する。また、2ビット不良判定回路21は、アンド回路211~217、及びオア回路201~203を備えている。アンド回路211AND:論理積演算回路は、入力端子の一端がDB<0>信号線に、入力端子の他端がDB<1>信号線に、出力端子がノードN11に、それぞれ接続されている。また、アンド回路212は、入力端子の一端がノードN21に、入力端子の他端がDB<2>信号線に、出力端子がノードN12に、それぞれ接続されている。同様に、アンド回路213は、入力端子の一端がノードN22に、入力端子の他端がDB<3>信号線に、出力端子がノードN13に、それぞれ接続されている。アンド回路214は、入力端子の一端がノードN23に、入力端子の他端がDB<4>信号線に、出力端子がノードN14に、それぞれ接続されている。アンド回路215は、入力端子の一端がノードN24に、入力端子の他端がDB<5>信号線に、出力端子がノードN15に、それぞれ接続されている。アンド回路216は、入力端子の一端がノードN25に、入力端子の他端がDB<6>信号線に、出力端子がノードN16に、それぞれ接続されている。アンド回路217は、入力端子の一端がノードN26に、入力端子の他端がDB<7>信号線に、出力端子がノードN17に、それぞれ接続されている。ここで、ノードN11~ノードN17における各信号をN1A信号~N7A信号と定義する。オア回路201は、3入力論理和回路であり、ノードN11~ノードN13の信号であるN1A信号~N3A信号を論理和演算した信号をノードN1に出力する。オア回路202は、4入力論理和回路であり、ノードN14~ノードN17の信号であるN4A信号~N7A信号を論理和演算した信号をノードN2に出力する。オア回路203は、入力端子の一端がノードN1に、入力端子の他端がノードN2に、出力端子がノードN3に、それぞれ接続されている。すなわち、オア回路203は、オア回路201の出力とオア回路202の出力とを論理和演算した信号をF2_0信号として出力する。信号生成回路23は、ALL0判定回路22による判定結果と、2ビット不良判定回路21による判定結果とに基づいて、F1_0信号不良ビット数信号を生成する。また、信号生成回路23は、インバータ回路204及びアンド回路205を備えている。インバータ回路204は、入力端子がノードN3に、出力端子がノードN4に、それぞれ接続されている。インバータ回路204は、F1_0信号を論理反転して、アンド回路205に出力する。アンド回路205は、入力端子の一端がノードN4に、入力端子の他端がノードN5に、出力端子がノードN6に、それぞれ接続されている。アンド回路205は、F1_0信号を論理反転信号とN7R信号とを論理積演算して、演算結果をF1_0信号として出力する。不良ビットカウント部250は、不良ビットカウント部200と同一の構成であるが、反転バッファ部208によってDB<7:0>信号が論理反転されたDBB<7:0>信号を、単位データとして用いる点が異なる。すなわち、不良ビットカウント部250は、単位データの期待値をALL1として、単位データDB<7:0>に含まれる不良ビットが1ビット以下であるか否かを判定し、当該判定結果を示す信号F2_1信号を出力する。また、不良ビットカウント部200は、単位データに含まれる不良ビットが1ビット以下である場合に、単位データに含まれる不良ビットの数を示す不良ビット数信号F1_1信号を出力する。アンド回路206は、不良ビットカウント部200による判定結果であるF2_0信号第1の判定結果と、不良ビットカウント部250による判定結果であるF2_1信号第2の判定結果とを論理積演算して、演算結果をF2信号として判定結果ラッチ部50に出力する。また、オア回路207は、不良ビットカウント部200による判定結果であるF1_0信号第1の不良ビット数信号と、不良ビットカウント部250による判定結果であるF1_1信号第2の不良ビット数信号とを論理和演算して、演算結果をF1信号として判定結果ラッチ部50に出力する。このように、本実施形態では、単位データ判定回路部20は、2つの不良ビットカウント部200、250を備えている。単位データ判定回路部20は、不良ビットカウント部200によるF2_0信号、及び不良ビットカウント部250によるF2_0信号に基づいて、単位データDB<7:0>に含まれる不良ビットが1ビット以下であるか否かを判定する。また、単位データ判定回路部20は、不良ビットカウント部200から出力されるF1_0信号、及び不良ビットカウント部250から出力される第2のF1_1信号に基づいて、F1信号不良ビット数信号を生成する。判定クロック生成部40は、コマンドI/F部3から供給されるREB信号及びTM信号に基づいて、判定回路部10が判定を行うタイミング信号であるクロック信号CKJ信号を生成する。判定クロック生成部40は、生成したクロック信号CKJ信号を判定結果ラッチ部50に供給する。判定クロック生成部40は、例えば、REB信号の立ち上がりエッジに同期してCKJ信号として、Hパルスを発生させる。なお、読み出しデータであるDB<7:0>信号は、RE信号REB信号の立ち下がりエッジに同期して出力されるため、判定クロック生成部40は、REB信号から半クロック遅れとなる信号の立ち下がりエッジでこのパルスを発生させる。すなわち、判定クロック生成部40は、単位データ判定回路部20が出力F1信号及びF2信号を確定させた後に、このパルス信号を発生させる。また、判定クロック生成部40は、Delayディレイ回路41、インバータ回路42、及びアンド回路43を備えている。Delay回路41遅延回路は、コマンドI/F部3から供給されるREB信号を予め定められた遅延時間だけ遅延させて、インバータ回路42に供給する。インバータ回路42は、Delay回路41によって遅延されたREB信号を論理反転したREDLY信号を生成し、生成したREDLY信号をアンド回路43に供給する。アンド回路43は、3入力論理積演算回路であり、コマンドI/F部3から供給されるTM信号及びREB信号と、インバータ回路42から供給されるREDLY信号とを論理積演算してクロック信号CKJ信号を生成する。判定結果ラッチ部50領域判定ラッチ部は、512バイト長のデータのうちの単位データごとに単位データ判定回路部20が判定した判定結果F2信号及び不良ビット数信号F1信号に基づいて、データ領域512バイトの領域ごとにデータに含まれる不良ビットが1ビット以下であるか否かを判定する。判定結果ラッチ部50は、この判定結果をJDG信号として、RB制御回路部60に出力する。また、判定結果ラッチ部50は、この判定結果を保持する。判定結果ラッチ部50は、例えば、コマンドI/F部3から供給されるRESET信号にHレベルが供給されるまで保持する。また、判定結果ラッチ部50は、カウンタ部500を有している。このカウンタ部500計数部は、不良ビット数信号F1信号に基づいて、512バイト長のデータに含まれる不良ビットの数をカウント計数する。判定結果ラッチ部50は、カウンタ部500によってカウントされたカウント値と、単位データ判定回路部20が判定した判定結果F2信号とに基づいて、データ領域ごとに512バイト長のデータに含まれる不良ビットが1ビット以下であるか否かを判定する。判定結果ラッチ部50は、アンド回路51、オア回路56、ノア回路57、58、及びカウンタ部500を備えている。また、カウンタ部500は、アンド回路52、オア回路53、及びDフリップフロップ54、55を備えている。アンド回路51は、単位データ判定回路部20から出力されるF2信号と、判定クロック生成部40から供給されるクロック信号CKJ信号とを論理積演算して、当該演算結果をJDG_F2信号としてノードN9に出力する。ここで、JDG_F2信号は、F2信号がHレベルにある場合に、クロック信号CKJ信号に同期したHパルス信号を出力する。オア回路56は、アンド回路51から出力されるJDG_F2信号と、カウンタ部500から出力されるJDG_F1信号とを論理和演算して、当該辺算結果をノードN10に出力する。ノア回路57、58NOR:否定論理和演算回路は、それぞれの出力端子が、互いの入力端子の1つに接続されているSRセットリセット:SetResetラッチとして機能する。また、ノア回路57は、2入力のうちの1つの入力端子がノードN10に接続され、出力端子がノードN11及びノア回路58の入力端子に接続されている。ノア回路58は、2入力のうちの1つの入力端子が、RESET信号線に接続され、出力端子がノア回路57の入力端子に接続されている。なお、ノア回路57は、JDG信号をRB制御回路部60に出力する。ノア回路57、58によるラッチ出力JDG信号は、JDG_F1信号又はJDG_F2信号がHレベルになった場合にLレベルになり、RESET信号がHレベルになった場合にHレベルになる。すなわち、JDG信号は、512バイトのデータ領域において、単位データ判定回路部20が単位データに2ビット以上の不良ビットを検出した場合、又は、1ビット以下の不良ビットが2回検出された場合に、Lレベルが出力される。アンド回路52は、単位データ判定回路部20から出力されるF1信号と、判定クロック生成部40から供給されるクロック信号CKJ信号とを論理積演算して、当該演算結果であるCKF1信号をDフリップフロップ54、55の入力端子CKクロック入力端子に出力する。ここで、CKF1信号は、F1信号がHレベルにある場合に、クロック信号CKJ信号に同期したHパルス信号を出力する。オア回路53は、512サイクルリセット回路部30から出力されるRST512信号と、コマンドI/F部3から供給されるRESET信号とを論理和演算して、当該辺算結果をRST_DF信号として、Dフリップフロップ54、55の入力端子Rリセット端子に出力する。Dフリップフロップ54D-FFは、入力端子DがHレベルに固定され、出力端子QがDフリップフロップ55の入力端子Dに接続されている。また、Dフリップフロップ55は、入力端子DがDフリップフロップ54の出力端子Qに接続される。Dフリップフロップ55は、出力端子Qに上述したJDG_F1信号を出力する。なお、Dフリップフロップ54、55は、2ビットカウンタとして機能し、CKF1信号によりカウントアップする。Dフリップフロップ54、55は、512バイトのデータ領域において、F1信号が2回以上Hレベルになった場合に、JDG_F1信号としてHレベルを出力する。512サイクルリセット回路部30リセット回路部は、制御回路部5によってフラッシュメモリ部8から供給される単位データの数が予め定められたデータ長512バイトに達するごとに、カウンタ部500をリセットする。すなわち、512サイクルリセット回路部30は、512バイト512読み出しサイクルごとに、RST512信号にHパルスを出力する。このRST512信号は、ECCの1ビット訂正仕様にあわせて512バイト単位で不良ビットのカウント動作をリセットする目的で使われ、判定結果ラッチ部50のカウンタ部500Dフリップフロップ54及び55のリセット信号として使用される。また、512サイクルリセット回路部30は、インバータ回路301、302、304、Dフリップフロップ310~318、Delay回路303、及びアンド回路305を備えている。インバータ回路301は、コマンドI/F部3から供給されるREB信号を論理反転して、Dフリップフロップ310~318のクロック信号として入力端子CKに供給する。インバータ回路302は、コマンドI/F部3から供給されるTM信号を論理反転して、Dフリップフロップ310~318のセット信号として入力端子Sに供給する。これにより、TM信号がLレベルにある場合には、Dフリップフロップ310~318の出力端子Qは、Hレベルに固定される。また、TM信号がHレベルにある場合には、Dフリップフロップ310~318は、REB信号によって、Q端子のレベルが変化する。Dフリップフロップ310~318は、512サイクルをカウントする9ビットのバイナリカウンタである。Dフリップフロップ310~318は、それぞれ、自身の反転出力端子/Qと入力端子Dとが接続されている。また、各反転出力端子/Qは、次段の入力端子CKと接続され、Dフリップフロップ310~318は、クロック信号として、それぞれ、QB0信号~QB8信号を出力する。Dフリップフロップ318は、QB8信号をDelay回路303、及びアンド回路305に出力する。Delay回路303遅延回路は、Dフリップフロップ318から出力されるQB8信号を予め定められた遅延時間だけ遅延させて、インバータ回路304に供給する。インバータ回路304は、Delay回路303によって遅延されたQB8信号を論理反転した信号を生成し、生成した論理反転した信号をアンド回路305に供給する。アンド回路305は、Dフリップフロップ318から出力されるQB8信号と、インバータ回路304から供給される信号とを論理積演算して、RST512信号を生成する。アンド回路305は、生成したRST512信号を判定結果ラッチ部50に出力する。RB制御回路部60出力制御回路部は、判定回路部10が判定した判定結果に応じた出力を出力端子RB端子T1に出力させる。RB制御回路部60は、本来のRB端子の制御信号である制御回路部5から出力されるBUSYB信号と判定回路部10から出力されるJDG信号とを、TM信号に基づいて選択する。RB制御回路部60は、TM信号に基づいて選択した信号RBB信号をRBバッファ部7に出力する。また、RB制御回路部60は、ナンド回路61、62、64~66、及びインバータ回路63を備えている。ナンド回路61、62NAND:否定論理積演算回路は、それぞれの出力端子が、互いの入力端子の1つに接続されているSRセットリセット:SetResetラッチとして機能する。また、ナンド回路61は、2入力のうちの1つの入力端子がREB信号線に接続され、出力端子がノードN13及びナンド回路62の入力端子に接続されている。ナンド回路62は、3入力のうちの1つの入力端子が、BUSYB信号線に接続され、3入力のうちの別の入力端子が、TM信号線に接続され、出力端子がナンド回路61の入力端子に接続されている。なお、ナンド回路62は、SEL信号をナンド回路65及びインバータ回路63に出力する。ナンド回路61、62によるラッチ出力SEL信号は、TM信号又はBUSYB信号がLレベルになった場合にHレベルになり、REB信号がLレベルになった場合にLレベルになる。インバータ回路63は、入力端子がノードN14に、出力端子がノードN15にそれぞれ接続されている。インバータ回路63は、ナンド回路62から出力されるSEL信号を論理反転した信号をノードN15に出力する。ナンド回路64は、入力端子の一端がノードN11に、入力端子の他端がノードN15に、出力端子がノードN17に、それぞれ接続されている。ナンド回路65は、入力端子の一端がノードN14に、入力端子の他端がBUSY信号線に、出力端子がノードN16に、それぞれ接続されている。ナンド回路66は、入力端子の一端がノードN17に、入力端子の他端がノードN16に、出力端子がRBB信号線に、それぞれ接続されている。ナンド回路64~66、及びインバータ回路63は、TM信号より生成したSEL信号に基づいて、RB端子T1に出力する信号として、JDG信号又はBUSYB信号を選択する選択回路として機能する。なお、RB制御回路部60では、TM信号がHレベルにある場合に、リードコマンドの発行が完了して、NANDフラッシュメモリアレイ80メモリセル部からページバッファ部83に読み出しか開始された際に、BUSYB信号がLレベルになり、これによりSEL信号がHレベルになる。SEL信号がHレベルになった場合に、ナンド回路66は、BUSYB信号をRBB信号として、RBバッファ部7に出力する。また、NANDフラッシュメモリアレイ80メモリセル部からページバッファ部83に読み出しか完了すると、BUSYB信号がHレベルになり、RE信号REB信号がLレベルになった場合に、SEL信号がLレベルになる。SEL信号がLレベルになった場合に、ナンド回路66は、JDG信号をRBB信号として、RBバッファ部7に出力する。また、TM信号がLレベルにある場合に、SEL信号がHレベルになるため、ナンド回路66は、BUSYB信号をRBB信号として、RBバッファ部7に出力する。RBバッファ部7は、インバータ回路71とNMOSトランジスタN型チャネル金属酸化膜半導体電界効果トランジスタ72を備えている。インバータ回路71は、RB制御回路部60から出力されるRBB信号を論理反転して、ノードN18に出力する。NMOSトランジスタ72は、ドレイン端子がRB端子T1に、ゲート端子がノードN18に、ソース端子がグランド電源線に、それぞれ接続されている。NMOSトランジスタ72は、RB端子T1をオープンドレイン出力端子NMOSオープンドレイン出力端子として機能させる。次に、本実施形態におけるフラッシュメモリLSI1の動作について説明する。図4は、本実施形態におけるフラッシュメモリLSI1のコマンド処理の一例を示すタイムチャートである。この図において、フラッシュメモリLSI1の動作の一例として、フラッシュメモリLSI1の通常の動作におけるリードコマンド処理00hを示している。なお、本実施形態においてXXhは、16進数データ形式による表記を示す。図4において、横軸は時間を示し、縦軸は、上からサイクルタイプCycleType、IO0-7信号、RB信号、WE信号、RE信号、ALE信号、及びCLE信号の波形を示している。各信号の初期状態初期レベルは、RB信号、WE信号、及びRE信号がHレベルであり、ALE信号、及びCLE信号がLレベルである。また、IO0-7信号の初期状態は、Hi-Zハイインピーダンスレベルである。図4では、まず、時刻t1において、CLE端子がHレベルに、WE信号がLレベルにされることによって、フラッシュメモリLSI1は、コマンド処理の実行を開始する。つまり、サイクルタイプにおけるコマンドサイクルCMDが開始される。なお、ここでは、IO0-7信号には、リードコマンドのコマンドコードである00hが入力される。次に、時刻t2において、WE信号がHレベルにされ、フラッシュメモリLSI1は、1バイト目のコマンドコード00hを内部にラッチする。フラッシュメモリLSI1は、内部にラッチしたコマンドコードに応じて、各種処理を実行する。次に、時刻t3において、CLE信号がLレベルにされて、コマンドサイクルCMDが終了される。次に、時刻t4から時刻t5において、ALE信号がHレベルにされて、IO0-7信号にC1、C2、R1、R2、及びR3が順次供給される。また、WE信号は、IO0-7信号のC1、C2、R1、R2、及びR3にあわせて、その都度、Lレベルにされる。なお、C1、C2、R1、R2、及びR3は、フラッシュメモリLSI1にデータを読み出すアドレス情報を示している。次に、時刻t6から時刻t8において、再び、CLE信号がHレベルにされ、時刻t7において、WE信号がHレベルにされ、フラッシュメモリLSI1は、2バイト目のコマンドコード30hコンファームコマンドを内部にラッチする。このように、時刻t1から時刻t8までの期間では、リードコマンドのための情報がフラッシュメモリLSI1に供給され、フラッシュメモリLSI1は、リードコマンドの処理を開始する。時刻t8のCLE信号がLレベルにされたことに応じて、フラッシュメモリLSI1は、RB信号をLレベルにする時刻t9から時刻t10。なお、RB端子T1は、上述したように、RBバッファ部7が接続されたオープンドレイン出力の端子である。そのため、RB端子T1は、通常動作モードで使用する場合に、プルアップ抵抗などを介して外部でプルアップされている。時刻t9から時刻t10において、フラッシュメモリLSI1では、Xデコーダ部81及びYデコーダ部82が、アドレスレジスタ/カウンタ部2に記憶されているアドレス情報に基づいて、デコード信号を生成し、生成したデコード信号をNANDフラッシュメモリアレイ80に出力する。また、制御回路部5は、フラッシュメモリ部8に記憶されているデータをページ単位例えば2Kバイト単位で読み出し、読み出したページ単位のデータをページバッファ部83に一時記憶させる。次に、フラッシュメモリLSI1は、RE信号がトグルされ、RE信号の立ち下がり時刻t11、時刻t12、及び時刻t13に応じて、データを出力する。つまり、フラッシュメモリ部8は、RE信号の立ち下がりに応じて、ページバッファ部83からYデコーダ部82及びI/Oバッファ/ラッチ部6を介してIO0-7端子に読み出したデータを出力する。なお、RE信号の立ち下がりに応じて、アドレス情報が更新され、異なるメモリセルからデータが読み出される。以上により、フラッシュメモリLSI1のリードコマンド処理を説明したが、フラッシュメモリLSI1は、データの消去やデータの書き込みも、同様のコマンド処理によって実行する。次に、本実施形態におけるテスト処理の動作について説明する。図5は、本実施形態における単位データ判定回路部20の動作を示す図である。この図において、横軸は、左から順に、aDB<7:0>信号の状態、b不良ビットカウント部200Data0の出力状態、c不良ビットカウント部250Data1の出力状態、dF1信号の出力状態、及びeF2信号の出力状態を示している。また、縦軸におけるaDB<7:0>信号の状態として、上から順にALL0、1が1個、0が2個~6個、1が2個~6個、0が1個、及びALL1を示している。図5b及び図5cに示すように、不良ビットカウント部200は、DB<7:0>信号がALL0である場合に、F1_0信号、及びF2_0信号に論理0レベルLレベルを出力する。また、不良ビットカウント部200は、DB<7:0>信号に1が1個ある場合に、F1_0信号に論理1レベルHレベルを出力し、F2_0信号に論理0レベルLレベルを出力する。また、不良ビットカウント部200は、DB<7:0>信号に1が2個以上である場合に、F1_0信号に論理0レベルLレベルを出力し、F2_0信号に論理1レベルHレベルを出力する。同様に、不良ビットカウント部250は、DB<7:0>信号がALL1である場合に、F1_1信号、及びF2_1信号に論理0レベルLレベルを出力する。また、不良ビットカウント部250は、DB<7:0>信号に0が1個ある場合に、F1_1信号に論理1レベルHレベルを出力し、F2_1信号に論理0レベルLレベルを出力する。また、不良ビットカウント部250は、DB<7:0>信号に0が2個以上である場合に、F1_1信号に論理0レベルLレベルを出力し、F2_1信号に論理1レベルHレベルを出力する。また、図5d及び図5eに示すように、単位データ判定回路部20は、DB<7:0>信号がALL0又はALL1である場合に、F1信号、及びF2信号に論理0レベルLレベルを出力する。また、また、単位データ判定回路部20は、DB<7:0>信号に0又は1が1個ある場合に、F1信号に論理1レベルHレベルを出力し、F2信号に論理0レベルLレベルを出力する。また、単位データ判定回路部20は、DB<7:0>信号に0又は1が2個~6個である場合に、F1信号に論理0レベルLレベルを出力し、F2信号に論理1レベルHレベルを出力する。図6は、本実施形態における判定クロック生成部40の動作を示すタイムチャートである。この図において、縦軸は、上から順に、REB信号、REDLY信号、CKJ信号を示している。また、横軸は、時間を示している。なお、この図では、テストモード信号であるTM信号は、Hレベルである場合における判定クロック生成部40の動作を示している。時刻t21において、REB信号がHレベルからLレベルに遷移されると、Delay回路41及びインバータ回路42は、時刻t22において、REB信号を論理反転したREDLY信号をLレベルからHレベルに遷移させる。また、時刻t23において、REB信号がLレベルからHレベルに遷移されると、Delay回路41及びインバータ回路42は、時刻t24において、REB信号を論理反転したREDLY信号をHレベルからLレベルに遷移させる。その結果、アンド回路43は、時刻t23から時刻t24までの間、CKJ信号にHパルスを出力する。このように、判定クロック生成部40は、REB信号から半クロック遅れとなる信号の立ち上がりエッジでCKJ信号にHパルスを発生させる。すなわち、判定クロック生成部40は、単位データ判定回路部20が出力F1信号及びF2信号を確定させた後に、CKJ信号のパルス信号を発生させる。このCKJ信号は、カウンタ部500、及びノア回路57、58によるラッチのためのクロック信号として使用される。図7は、本実施形態における512サイクルリセット回路部30の動作を示すタイムチャートである。この図において、縦軸は、上から順に、REB信号、Dフリップフロップ310~318による9ビットカウンタのカウント値、RST512信号を示している。また、横軸は、時間を示している。なお、この図では、テストモード信号であるTM信号は、Hレベルである場合における判定クロック生成部40の動作を示している。なお、TM信号がLレベルにある場合に、Dフリップフロップ310~318による9ビットカウンタは、ALL1にセットされて、511のカウント値となる。時刻t31において、RE信号により8ビットデータ単位データがフラッシュメモリ部8から読み出されると、RE信号に同期してREB信号が立ち下がり、512サイクルリセット回路部30は、カウント値を0にする。なお、512サイクルリセット回路部30におけるDelay回路303、インバータ回路304、及びアンド回路305は、判定クロック生成部40におけるDelay回路41、インバータ回路42、及びアンド回路43と同様の回路である。そのため、Dフリップフロップ318の出力であるQB8信号が論理0レベルLレベルから論理1レベルHレベルに遷移した場合に、アンド回路305は、RST512信号にHパルスを出力する。続いて、時刻t32から時刻t36におけるREB信号の立ち下がりタイミングにおいて、Dフリップフロップ310~318による9ビットカウンタはカウントアップされ、カウント値は1~511に順次遷移する。そして、時刻t37におけるREB信号の立ち下がりタイミングにおいて、512サイクルリセット回路部30のアンド回路305は、再び、RST512信号にHパルスを出力する。すなわち、512サイクルリセット回路部30は、REB信号の立ち下がりが512回発生する毎に、RST512信号にHパルスを判定結果ラッチ部50に供給する。次に、本実施形態におけるフラッシュメモリLSI1全体のテスト処理について説明する。図8は、本実施形態におけるフラッシュメモリLSI1のテスト処理を示すフローチャートである。この図において、まず、フラッシュメモリLSI1は、外部の検査装置例えば、LSIテスタなどから期待値が書き込まれるステップS101。この場合、フラッシュメモリLSI1には、書き込みコマンド処理により、例えば、偶数アドレスにALL0、奇数アドレスにALL1が書き込まれる。フラッシュメモリLSI1の制御回路部5は、コマンドI/F部3を介して供給された制御信号及びコマンド情報に基づいて、フラッシュメモリ部8に上述の期待値を記憶させる制御を行う。次に、フラッシュメモリLSI1は、検査装置によりテストモードがエントリーTM信号がHレベルにされた後に、リードコマンド処理例えば、ReadArrayBlock04095コマンド処理が実行されるステップS102。これにより、制御回路部5は、フラッシュメモリ部8に記憶されているデータをページ単位で読み出し、読み出したページ単位のデータをページバッファ部83に一時記憶させる。RE信号によるトグルがフラッシュメモリLSI1に供給されると、RE信号の立ち下がりエッジに応じて、Yデコーダ部82が、ページバッファ部83に一時記憶されているデータを8ビットデータ単位データにより、I/Oバッファ/ラッチ部6及びECC訂正可否判定回路部9に順次供給する。なお、制御回路部5は、このページ単位のデータを読み出す処理をフラッシュメモリ部8の全領域Block04095に対して行う。ECC訂正可否判定回路部9では、コマンドI/F部3から供給されるREB信号に応じて、単位データ判定回路部20が、8ビット単位データごとに図5に示すような不良ビットの判定処理を行う。単位データ判定回路部20は、判定した判定結果としてF1信号及びF2信号を判定結果ラッチ部50に出力する。判定結果ラッチ部50は、512バイト長のデータのうちの8ビットごとに単位データ判定回路部20が判定した判定結果F2信号及び不良ビット数信号F1信号に基づいて、データ領域512バイトの領域ごとにデータに含まれる不良ビットが1ビット以下であるか否かを判定する。判定結果ラッチ部50は、判定結果を保持するとともに、判定結果としてJDG信号をRB制御回路部60に出力する。JDG信号は、512バイトのデータ領域において、単位データ判定回路部20が単位データに2ビット以上の不良ビットを検出した場合、又は、1ビット以下の不良ビットが2回検出された場合に、Lレベルが出力される。なお、判定結果ラッチ部50のカウンタ部55は、データ領域512バイトの領域の中で、F1信号がHレベルになる場合にカウントされる。カウンタ部55は、F1信号がHレベルになる場合が2回以上ある場合に、ノア回路57、58によるラッチ出力JDG信号をLレベルにする。また、カウンタ部55は、512サイクルリセット回路部30から供給されるRST512信号により、単位データ判定回路部20が512回の判定処理を行うごとに、リセットされる。RB制御回路部60は、判定結果ラッチ部50から出力されるJDG信号がLレベルである場合に、RBB信号にLレベルにする。これにより、RBバッファ部7は、NMOSトランジスタ71が導通状態になることにより、RB端子T1にLレベル論理0レベルを出力させる。すなわち、RB制御回路部60は、テストモードTM信号がHレベルであり、フラッシュメモリ部8から読み出したデータがECC訂正できないと判定された場合に、RB端子T1にLレベル論理0レベルを出力させる。また、RB制御回路部60は、判定結果ラッチ部50から出力されるJDG信号がHレベルである場合に、RBB信号にHレベルにする。これにより、RBバッファ部7は、NMOSトランジスタ71が非導通状態になることにより、RB端子T1を外部のプルアップによりHレベル論理1レベルにさせる。すなわち、RB制御回路部60は、テストモードTM信号がHレベルであり、フラッシュメモリ部8から読み出したデータがECC訂正できると判定された場合に、RB端子T1にHレベル論理1レベルを出力させる。次に、フラッシュメモリLSI1は、検査装置によりRB端子T1の信号レベル論理状態がチェックされ、RB端子T1が論理1レベルか否かを判定されるステップS103。ここで、RB端子T1が論理1レベルである場合に、フラッシュメモリLSI1は、検査装置によりECC訂正が可能Passであると判定され、RB端子T1が論理0レベルである場合に、フラッシュメモリLSI1は、検査装置によりECC訂正が不可能Failであると判定され、テスト処理が終了される。図9~図11は、本実施形態におけるフラッシュメモリLSI1のテスト処理の一例を示すタイムチャートである。図9は、フラッシュメモリLSI1において、ECC訂正が不可能な場合の第1の例を示している。図9に示す一例は、512バイトのデータ領域のうちに、8ビットデータ単位データの不良ビット1ビット不良が2回発生した場合である。この図において、縦軸は、上からREB信号、TM信号、IO0-7信号、F1信号、F2信号、CKJ信号、CKF1信号、JDG_F1_1信号、JDG_F1信号、JDG_F2信号、JDG信号、RST512信号、RBB信号、RB信号、及び、RB端子のテストストローブ信号STRB信号を示している。また、横軸は時間を示している。この図において、まず、ECC訂正可否判定回路部9を活性化するためのテストモードコマンドがフラッシュメモリLSI1に供給される。これにより、コマンドI/F部3は、TM信号活性化信号をHレベルにして、ECC訂正可否判定回路部9に出力する。TM信号がHレベルになることにより、ECC訂正可否判定回路部9の512サイクルリセット回路部30、判定クロック生成部40、及びRB制御回路部60が活性化する。次に、通常動作モードと同様に、リードコマンドがフラッシュメモリLSI1に供給される。ここで、時刻t41において、コンファームコマンド30がフラッシュメモリLSI1に供給されると、フラッシュメモリLSI1の制御回路部5は、NANDフラッシュメモリアレイ80からページ単位のデータを読み出し、ページバッファ部83に一時記憶させる処理を開始し、RB信号にLレベルを出力させる時刻t42。ここで、なお、XXは、16進数データ形式による表記を示す。また、時刻t43において、制御回路部5は、ページバッファ部83にページ単位のデータを一時記憶させる処理が完了した場合に、RB信号にHレベルを出力させる。続いて、RE信号がトグルされると、RE信号の立ち下がりエッジに応じて、Yデコーダ部82が、ページバッファ部83に一時記憶されているデータを8ビットデータ単位データにより、I/Oバッファ/ラッチ部6及びECC訂正可否判定回路部9に順次供給する。これにより、I/Oバッファ/ラッチ部6は、IO0-7端子に読み出したデータを出力する。また、ECC訂正可否判定回路部9は、ECC訂正が可能であるか否かの判定処理を開始する。時刻t442サイクル目において、8ビットの読み出しデータが、01であり、NANDフラッシュメモリアレイ80において、8ビットデータ単位データに、不良ビットが1ビット発生していることを示している。時刻t44において、単位データ判定回路部20は、F1信号をLレベルからHレベルに遷移させる。また、時刻t45におけるREB信号の立ち上がりに同期して判定クロック生成部40のCKJ信号に応じて、アンド回路52がCKF1信号にHパルスを出力し、カウンタ部500のDフリップフロップ54は、出力であるJDG_F1_1信号がLレベルからHレベルに遷移させる。時刻t46512サイクル目において、512サイクルリセット回路部30は、REB信号の立ち下がりに同期して、RST512信号にHパルスを出力して、判定結果ラッチ部50のカウンタ部500をリセットする。これにより、JDG_F1_1信号がHレベルからLレベルに遷移される。また、時刻t46において、3サイクル~511サイクルまでの間、不良ビットの発生がないため、判定結果ラッチ部50は、ECC訂正が可能な状態Pass状態を示すHレベルをJDG信号に出力し、このHレベルを保持する。時刻t46以降もRE信号がトグルされることにより、フラッシュメモリLSI1は、同様の動作を繰り返えす。次に、時刻t47514サイクル目において、時刻t442サイクル目と同様に、8ビットの読み出しデータが、01となる不良ビット1ビットが発生した場合に、単位データ判定回路部20は、F1信号をLレベルからHレベルに遷移させる。また、これにより時刻t48において、カウンタ部500のDフリップフロップ54は、出力であるJDG_F1_1信号をLレベルからHレベルに遷移させる。次に、時刻t491022サイクル目において、8ビットの読み出しデータが、80となる不良ビット1ビット不良が発生した場合に、単位データ判定回路部20は、時刻t47と同様に、F1信号をLレベルからHレベルに遷移させる。この場合、512バイトのデータ領域の中で2回目の不良ビットの判定であり、時刻t50において、カウンタ部500のDフリップフロップ55は、出力であるJDGF1信号をLレベルからHレベルに遷移させる。これにより、判定結果ラッチ部50は、JDG信号をHレベルからLレベルに遷移させる。RB制御回路部60は、JDG信号がHレベルからLレベルに遷移したことにより、RBバッファ部7にRB端子T1にLレベルを出力させる。その後、時刻t511024サイクル目において、512サイクルリセット回路部30は、REB信号の立ち上がりに同期して、RST512信号にHパルスを出力して、カウンタ部500をリセットするが、判定結果ラッチ部50は、ECC訂正が不可能な状態Fail状態を示すJDG信号のL状態を保持する。したがって、フラッシュメモリLSI1は、時刻t50以降、RB端子にLレベルを出力し続ける。1ページ分のデータの読み出しが完了した2047サイクル目以降である時刻t52において、検査装置は、RB端子の論理レベルを取得するストローブ信号STRB信号を出して、RB端子の論理レベルによって、フラッシュメモリLSI1のECC訂正が可能Passか否かを判定する。ここでは、フラッシュメモリLSI1は、検査装置によって、ECC訂正が不可能であるFailという判定がされる。時刻t52において、ECC訂正が可能Passか否かを判定した後、検査装置は、リセットコマンド処理により、テストモードを解除する。これにより、コマンドI/F部3は、TM信号をLレベルにして、ECC訂正可否判定回路部9に出力する。図10は、フラッシュメモリLSI1において、ECC訂正が不可能な場合の第2の例を示している。図10に示す一例は、512バイトのデータ領域のうちに、8ビットデータ単位データに2ビット以上のマルチビット不良が1回発生した場合である。この図において、縦軸及び横軸は、図9と同様である。また、図10における時刻t61から時刻t66までの処理は、図9における時刻t41から時刻t46までの処理と同様である。時刻t67514サイクル目において、8ビットの読み出しデータが、11となる不良ビットマルチビット不良が発生した場合に、単位データ判定回路部20は、F2信号をLレベルからHレベルに遷移させる。これにより時刻t68において、判定結果ラッチ部50のアンド回路51は、判定クロック生成部40のCKJ信号に応じて、JDG_F2信号をLレベルからHレベルに遷移させる。これにより、判定結果ラッチ部50は、JDG信号をHレベルからLレベルに遷移させる。RB制御回路部60は、JDG信号がHレベルからLレベルに遷移したことにより、RBバッファ部7にRB端子T1にLレベルを出力させる。その後、時刻t691024サイクル目において、512サイクルリセット回路部30は、REB信号の立ち下がりに同期して、RST512信号にHパルスを出力して、カウンタ部500をリセットするが、判定結果ラッチ部50は、ECC訂正が不可能な状態Fail状態を示すJDG信号のL状態を保持する。したがって、フラッシュメモリLSI1は、時刻t50以降、RB端子にLレベルを出力し続ける。1ページ分のデータの読み出しが完了した2047サイクル目以降である時刻t70において、検査装置は、RB端子の論理レベルを取得するストローブ信号STRB信号を出して、RB端子の論理レベルによって、フラッシュメモリLSI1のECC訂正が可能Passか否かを判定する。ここでは、フラッシュメモリLSI1は、検査装置によって、ECC訂正が不可能であるFailという判定がされる。時刻t70においてECC訂正が可能Passか否かを判定した後、検査装置は、リセットコマンド処理により、テストモードを解除する。これにより、コマンドI/F部3は、TM信号をLレベルにして、ECC訂正可否判定回路部9に出力する。図11は、フラッシュメモリLSI1において、ECC訂正が可能な場合の例を示している。図11に示す一例は、512バイトのデータ領域のうちに、8ビットデータ単位データの不良ビット1ビット不良が1回発生した場合である。この図において、縦軸及び横軸は、図9と同様である。また、図11における時刻t71から時刻t78までの処理は、図9における時刻t41から時刻t48までの処理と同様である。図11におけるフローチャートでは、図9の時刻t49における2回目の8ビットデータ単位データの不良ビット1ビット不良がしない。そのため、時刻t791024サイクル目において、時刻t76と同様に、512サイクルリセット回路部30は、REB信号の立ち下がりに同期して、RST512信号にHパルスを出力して、判定結果ラッチ部50のカウンタ部500をリセットする。これにより、JDG_F1_1信号がHレベルからLレベルに遷移される。また、時刻t79において、判定結果ラッチ部50は、ECC訂正が可能な状態Pass状態を示すHレベルをJDG信号に出力し、このHレベルを保持する。これにより、RB制御回路部60は、RBバッファ部7にRB端子T1にHレベルの出力を維持させる。1ページ分のデータの読み出しが完了した2047サイクル目以降である時刻t80において、検査装置は、RB端子の論理レベルを取得するストローブ信号STRB信号を出して、RB端子の論理レベルによって、フラッシュメモリLSI1のECC訂正が可能Passか否かを判定する。ここでは、フラッシュメモリLSI1は、検査装置によって、ECC訂正が可能であるPassという判定がされる。時刻t80においてECC訂正が可能Passか否かを判定した後、検査装置は、リセットコマンド処理により、テストモードを解除する。これにより、コマンドI/F部3は、TM信号をLレベルにして、ECC訂正可否判定回路部9に出力する。以上説明したように、本実施形態におけるフラッシュメモリLSI1は、フラッシュメモリ部8がデータを記憶し、予め定められたデータ長ビット数のデータ領域を複数有する。判定回路部10は、フラッシュメモリ部8から読み出したデータとデータの期待値とが不一致であるビットを示す不良ビットの数が、予め定められた閾値例えば1ビット以下であるか否かを、データ領域ごとに判定する。RB制御回路部60は、判定回路部10が判定した判定結果に応じた出力を出力端子例えば、RB端子T1に出力させる。すなわち、本実施形態におけるフラッシュメモリLSI1は、予め定められたデータ長ビット数のデータ領域に含まれる不良ビットの数が予め定められた閾値例えば1ビット以下であるか否かを、データ領域ごとに内部で判定し、その判定結果を出力端子例えば、RB端子T1に出力する。これにより、検査装置がフラッシュメモリ部8に記憶されているデータを読み出した後に、検査装置が不良ビットの数が予め定められた閾値例えば1ビット以下であるかを判定する必要がない。すなわち、検査装置が不良ビットの数をカウント及び、不良ビットの数に基づく判定を行う必要がなくなるので、本実施形態におけるフラッシュメモリLSI1は、テスト時間を短縮させることができる。例えば、不良ビットの数が予め定められた閾値例えば1ビット以下であるか否かにより、フラッシュメモリ部8のECC訂正の可否を判定する場合に、フラッシュメモリLSI1は、ECCのエラー訂正を考慮したファンクション試験テストを高速に実行することができる。なお、一般に検査装置において不良ビットをカウントする場合には、フラッシュメモリLSI1のフラッシュメモリ部8から読み出したデータを検査装置の記憶部例えば、フェイルメモリに一旦記憶させる必要がある。また、半導体装置において、複数のフラッシュメモリLSI1を並列にテストする場合がある。このような場合には、複数のフラッシュメモリLSI1を並列にテストするために、大容量のフェイルメモリが必要になる。これに対して、本実施形態におけるフラッシュメモリLSI1では、検査装置が不良ビットの数をカウントする必要がないので、検査装置LSIテスタの判定用のメモリ例えばフェイルメモリ容量を低減することができる。また、判定結果が出力端子例えば、RB端子T1に出力されるため、検査装置によって、簡易に判定することができる。そのため、本実施形態におけるフラッシュメモリLSI1は、ECC訂正の可否を判定する特別な構成を備えた専用のLSIテスト専用メモリLSI用テスタを用いずに、簡易な構成の検査装置によって、ECC訂正の可否を判定するテストを実行することができる。また、本実施形態では、上述のデータ領域例えば、512バイトのデータ領域は、予め定められたビット長の単位データ例えば、8ビットデータを複数記憶している。すなわち、上述のデータ領域に記憶されるデータは、予め定められたビット長の単位データを複数含んでいる。そして、判定回路部10は、単位データ判定回路部20と判定結果ラッチ部50とを備えている。単位データ判定回路部20は、単位データに含まれる不良ビットが閾値例えば1ビット以下であるか否かを判定し、当該判定結果F2信号を示す信号を出力する。さらに、単位データ判定回路部20は、単位データに含まれる不良ビットが閾値以下である場合に、単位データに含まれる不良ビットの数を示す不良ビット数信号F1信号を出力する。また、判定結果ラッチ部50は、予め定められたデータ長ビット数のデータのうちの単位データごとに単位データ判定回路部20が判定した判定結果及び不良ビット数信号に基づいて、データ領域ごとに予め定められたデータ長ビット数のデータに含まれる不良ビットが閾値以下であるか否かを判定し、当該判定結果を保持する。これにより、判定回路部10は、単位データ例えば8ビットごとに、不良ビットが閾値例えば1ビット以下であるか否かを判定した判定結果に基づいて、データ領域例えば、512バイトのデータ領域全体の判定を行う。そのため、判定回路部10は、簡易な回路構成により実現することができる。また、本実施形態では、閾値は1ビットであり、単位データ判定回路部20は、不良ビットカウント部200を備えている。また、不良ビットカウント部200は、ALL0判定回路22第1の判定回路と、2ビット不良判定回路21第2の判定回路と、信号生成回路23とを有している。ALL0判定回路22は、全ビットが第1の論理レベル例えば、論理0レベルである単位データを期待値として、単位データの全ビットが第1の論理レベルであるか否かを判定する。2ビット不良判定回路21は、単位データの全ビットのうちの、第1の論理レベルを論理反転した第2の論理レベル例えば、論理1レベルであるビットの数が、1ビット以下であるか否かを判定する。そして、信号生成回路23は、ALL0判定回路22による判定結果と、2ビット不良判定回路21による判定結果とに基づいて、不良ビット数信号F1信号を生成する。これにより、単位データ判定回路部20は、単位データの全ビットの論理レベルが一致した状態不良ビットが0ビットの状態、1ビットが不一致状態不良ビットが1ビットの状態、及び2ビット以上が不一致状態不良ビットが2ビット以上の状態の3つの状態に限定して判定を行う。また、単位データ判定回路部20は、読み出された単位データのビット同士を比較して、不良ビットを検出するため、単位データの期待値を検査装置側から取り込む制御や、フラッシュメモリLSI1内で自動発生させる必要がない。すなわち、単位データ判定回路部20は、不良ビットを判定するための期待値データを供給する必要がなく、単位データが例えば、期待値がALL1又はALL0において不良ビットが1ビット以下であるか否かを判定することができる。これにより、単位データ判定回路部20は、簡易な回路構成により、不良ビットが1ビット以下であるか否かを判定することができる。よって、本実施形態におけるフラッシュメモリLSI1は、簡易な回路構成により、テスト時間を短縮させることができる。また、本実施形態では、単位データ判定回路部20は、2つの不良ビットカウント部200、250であって、不良ビットカウント部200及び不良ビットカウント部250を備えている。不良ビットカウント部200は、第1の判定結果F2_0信号と第1の不良ビット数信号F1_0信号とを出力する。不良ビットカウント部250は、不良ビットカウント部200に供給される単位データを論理反転したデータが供給され、第2の判定結果F2_1信号と第2の不良ビット数信号F1_1信号とを出力する。すなわち、単位データ判定回路部20は、2つの不良ビットカウント部200、250である不良ビットカウント部200第1の不良ビット判定回路及び不良ビットカウント部250第2の不良ビット判定回路を備えている。不良ビットカウント部200は、全ビットが第1の論理レベル例えば、論理0レベルである単位データを期待値として判定した第1の判定結果F2_0信号と第1の不良ビット数信号F1_0信号とを出力する。不良ビットカウント部250は、不良ビットカウント部200に供給される単位データを論理反転したデータが供給され、全ビットが第2の論理レベル例えば、論理1レベルである単位データを期待値として判定した第2の判定結果F2_1信号と第2の不良ビット数信号F1_1信号とを出力する。また、単位データ判定回路部20は、不良ビットカウント部200による第1の判定結果F2_0信号及び不良ビットカウント部250による第2の判定結果F2_1信号に基づいて、単位データに含まれる不良ビットが1ビット以下であるか否かを判定する。さらに、単位データ判定回路部20は、不良ビットカウント部200から出力される第1の不良ビット数信号F1_0信号、及び不良ビットカウント部250から出力される第2の不良ビット数信号F1_1信号に基づいて、不良ビット数信号F1信号を生成する。これにより、例えば、単位データの期待値ALL0を不良ビットカウント部200が判定し、単位データの期待値ALL1を不良ビットカウント部250が判定する。そのため、単位データ判定回路部20は、単位データの期待値がALL0である場合と、ALL1である場合の両方の判定を行うことができる。また、本実施形態では、フラッシュメモリLSI1は、フラッシュメモリ部8からデータを読み出して、読み出したデータを単位データ単位で判定回路部10に供給させる制御回路部5を備える。また、判定結果ラッチ部50は、不良ビット数信号F1信号に基づいて、予め定められたデータ長例えば512バイトのデータに含まれる不良ビットの数をカウントするカウンタ部500を有している。判定結果ラッチ部50は、当該カウンタ部500によってカウントされたカウント値と、単位データ判定回路部20が判定した判定結果とに基づいて、データ領域ごとに予め定められたデータ長ビット数のデータに含まれる不良ビットが閾値例えば1ビット以下であるか否かを判定する。また、判定回路部10は、制御回路部5によってフラッシュメモリ部8から供給される単位データの数が予め定められたデータ長ビット数に達するごとに、カウンタ部500をリセットする512サイクルリセット回路部30を備える。これにより、制御回路部5がフラッシュメモリ部8からデータを読み出して、単位データ単位で判定回路部10に供給し、512サイクルリセット回路部30が、予め定められたデータ長例えば512バイトに達するごとに、カウンタ部500をリセットする。そのため、フラッシュメモリLSI1は、複数のデータ領域を連続して、不良ビットが閾値例えば1ビット以下であるか否かを判定することができる。よって、本実施形態におけるフラッシュメモリLSI1は、一度に複数のデータ領域をテストできるので、テスト時間を短縮させることができる。なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、上記の実施形態において、ECC訂正可否判定回路部9は、512バイトのデータ領域ごとにECC訂正の可否を判定する形態を説明したが、これに限定されず、他のデータ長ビット数のデータ領域ごとに判定する形態でもよい。また、上記の実施形態において、単位データを8ビットデータとする形態を説明したが、16ビットデータ、32ビットデータなど、他のビット長を適用する形態でもよい。また、上記の実施形態において、1ビット訂正のECC方式に適用する形態を説明したが、他の訂正方式や冗長救済の方式に適用する形態でもよい。また、ECC訂正可否判定回路部9は、予め定められた閾値が1ビットである形態を説明したが、2ビット以上の閾値により判定する形態でもよい。また、上記の実施形態において、半導体装置の一例として、フラッシュメモリLSI1に適用する形態を説明したが、これに限定されない。例えば、DRAMDynamicRandomAccessMemoryなどの他のメモリ素子を含む半導体装置に適用してもよい。また、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。