"静的電流漏洩を低減するようにサイズ付けられた少なくとも1つの記憶素子コンポーネントを記憶素子が備えていることに少なくとも基づき前記記憶素子を選択することと、静的電流漏洩の低減に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。記憶素子を選択することは、クロス結合されたインバータの対を備える記憶素子を選択することと、前記クロス結合されたインバータの対が静的電流漏洩を低減するように非対称にサイズ付けされていることに少なくとも基づき記憶素子を選択することと、を更に備える請求項1の方法。記憶素子を選択することは、静的電流漏洩を低減するようにサイズ付けされた記憶素子コンポーネントの積層体を前記クロス結合されたインバータの対が備えていることに更に基づく請求項2の方法。第2の記憶素子コンポーネントが静的電流漏洩を低減するようにサイズ付けられていることに少なくとも基づき記憶素子を選択することと、記憶素子がフリップフロップ、ラッチ、ビットセル又はレジスタの1つであることに基づきその記憶素子を選択することと、を更に備える請求項1の方法。漏洩を低減するために少なくとも1つの記憶素子コンポーネントを追加的に積層することと、漏洩を低減するために少なくとも1つの記憶素子コンポーネントの種類を変更することと、漏洩を低減するために少なくとも1つの記憶素子コンポーネントのチャネル長を長くすることと、の少なくとも1つを更に備える請求項1の方法。記憶素子の速度又は性能の少なくとも1つを増大するように適合させられた少なくとも1つの記憶素子コンポーネントを前記記憶素子が備えていることに少なくとも基づき前記記憶素子を選択することと、前記記憶素子の速度又は性能の少なくとも1つの増大に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。記憶素子を選択することは、クロス結合されたインバータの対を備える記憶素子を選択することと、前記クロス結合されたインバータの対が記憶素子の速度又は性能の少なくとも1つを増大する少なくとも1つの特性を備えていることに少なくとも基づきその記憶素子を選択することと、を更に備える請求項6の方法。記憶素子を選択することは、前記クロス結合されたインバータの対がその記憶素子の速度又は性能の少なくとも1つを増大する少なくとも1つの特性を備える記憶素子コンポーネントの積層体を備えていることに更に基づき、記憶素子を選択することは、前記記憶素子コンポーネント又は前記クロス結合されたインバータの対の少なくとも一方が非対称にサイズ付けされていることに当該選択を少なくとも基づかせることを更に備える請求項7の方法。第2の記憶素子コンポーネントが記憶素子の速度又は性能の少なくとも1つを増大するようにサイズ付けられていることに少なくとも基づきその記憶素子を選択することと、記憶素子がフリップフロップ、ラッチ、ビットセル又はレジスタの1つであることに基づきその記憶素子を選択することと、を更に備える請求項6の方法。漏洩電流の低減、記憶素子速度の増大又は記憶素子性能の増大の少なくとも1つに基づく望ましいリセット状態を記憶素子のために決定することと、当該記憶素子リセット状態を前記望ましいリセット状態にセットすることと、を備える方法。前記望ましいリセット状態を決定することは、前記記憶素子が前記漏洩電流の低減に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における漏洩電流の低減、前記記憶素子が前記記憶素子速度の増大に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における記憶素子速度の増大、又は前記記憶素子が前記記憶素子性能の増大に関連する記憶素子コンポーネントを備えていることに少なくとも基づく場合における記憶素子性能の増大、の少なくとも1つに基づく請求項10の方法。リセットから脱している前記記憶素子を前記望ましいリセット状態にすることを更に備える請求項10の方法。記憶素子のための前記望ましいリセット状態を記憶素子コンポーネントのサイズに少なくとも基づいて決定することを更に備える請求項10の方法。少なくとも予め定められた時間を記憶素子が静的状態で費やしたかどうかを決定することと、少なくとも前記予め定められた時間を前記記憶素子が費やした前記静的状態に少なくとも基づく望ましいリセット状態を前記記憶素子のために決定することと、少なくとも前記予め定められた時間を前記記憶素子が費やした前記静的状態に少なくとも基づく望ましいリセット状態をセットすることと、を備える方法。前記記憶素子が少なくとも前記予め定められた時間を異なる静的状態で費やしたかどうかを決定することと、前記記憶素子が少なくとも前記予め定められた時間を費やした前記異なる静的状態に少なくとも基づいて前記望ましいリセット状態を変更することと、を更に備える請求項14の方法。リセットから脱している前記記憶素子を前記望ましいリセット状態にすること、又は少なくとも1つの電力節約考慮に少なくとも基づき前記望ましいリセット状態を決定することの少なくとも1つを更に備える請求項14の方法。処理デバイスの一部になるべき前記記憶素子を選択することを更に備える請求項4、9、13又は14の方法。典型的には、コンピュータ回路レベルでは、最新の通信デバイス、コンピューティングデバイス及び処理デバイスは、ラッチ、フリップフロップ、組み合わせ論理、バッファ及びインバータ、トランジスタ等の標準的な構成要素デバイスに基づいている。ラッチ及びフリップフロップのような記憶素子は、既存のデータ値をホールドし、そして新たな値をクロックインする。ラッチ及びフリップフロップのような記憶素子へと新たな値をロードすることは、ラッチやフリップフロップが処理を切り換えられることを必要とし、それにより、例えば、クロック信号等に合わせて新たなデータ値がラッチ又はフリップフロップ内へとロードされる。切り換わりの間、ラッチやフリップフロップはアクティブに動作している。しかし、ラッチ及びフリップフロップ等の記憶素子が切り換わっていない時間も存在する。即ち、記憶素子は、記憶されているデータ値の変化が生じない静的状態においても時間を費やす。そのような静的状態の間、ラッチ及びフリップフロップ等の記憶素子は、それらのそれぞれのサブコンポーネントと共に、静的な電力浪費、即ち電力漏洩を生じやすい。漏洩電流とは、静的状態にある間に即ち記憶素子が切り換わっていない間に記憶素子の1つ以上のコンポーネントによって浪費される電流の量のことである。記憶素子が切り換わっていないとき、その非アクティブなコンポーネントは電力を浪費し続け、浪費された電力は本質的に無駄になるので、どのような静的電力浪費であっても特にコストがかかる。そのような静的漏洩は、記憶素子を特定の電圧及び電流で電源オンにしておくコストと見ることができる。従って、このコストを低減するために改良された漏洩効率を伴う設計に対する要求が存在する。標準的な記憶素子を用いる現在の回路実装では、漏洩を低減するために複数のトランジスタを積層する等、全体動作を考慮した設計によってこの問題を低減することを試みるが、そのような設計でも漏洩最適化問題が残ってしまう。同様に、記憶素子は、記憶素子が属する電気回路経路に対するタイミングに影響し得る切り換わり時間、クロック出力間時間、ホールド時間、セットアップ時間等のための速度に関連する特性を有している。標準的な記憶素子を用いる現在の回路設計実装では、回路経路タイミングの何らかの側面を改善するために、所望のクロック出力間、ホールド又はセットアップの特性を伴う標準的な記憶素子を選択することによってタイミングを低減することを試みるが、そのような設計でもタイミング最適化問題が残ってしまう。本発明の1つの実施形態においては、方法が提供される。この方法は、静的電流漏洩を低減するようにサイズ付けられた少なくとも1つの記憶素子コンポーネントを備える記憶素子を選択することと、望ましいリセット状態を記憶素子のために決定することと、を含み、この場合、望ましいリセット状態は、静的電流漏洩の低減に少なくとも基づく。この方法はまた、当該記憶素子リセット状態を望ましいリセット状態にセットすることを含む。本発明の別の実施形態においては、方法が提供される。この方法は記憶素子を選択することを含み、この場合、記憶素子は、記憶素子の速度又は性能の少なくとも1つを増大するように適合させられた少なくとも1つの記憶素子コンポーネントを備える。この方法はまた、記憶素子の速度又は性能の少なくとも1つの増大に少なくとも基づく望ましいリセット状態を記憶素子のために決定することと、当該記憶素子リセット状態を望ましいリセット状態にセットすることと、を含む。本発明の更に別の実施形態においては、方法が提供される。この方法は、記憶素子のための望ましいリセット状態を決定することを含み、この場合、望ましいリセット状態は、漏洩電流の低減、記憶素子速度の増大又は記憶素子性能の増大の少なくとも1つに基づく。この方法はまた、当該記憶素子リセット状態を望ましいリセット状態にセットすることを要求する。本発明の更に別の実施形態においては、方法が提供される。この方法は、予め定められた時間を記憶素子が静的状態で費やしたかどうかを決定することと、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づき望ましいリセット状態を記憶素子のために決定することと、を要求する。方法はまた、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づく望ましいリセット状態をセットすることを要求する。本発明の例示的な実施形態が以下に説明される。明瞭さのために、実際の実装の全ての特徴がこの明細書に記載されているわけではない。任意のそのような実際の実施形態の開発においては、システム関連及びビジネス関連の制約の遵守等の実装毎に変わり得る開発者の具体的な目標を達成するために、種々の実装固有の決定がなされるであろうことが当然に理解されるべきである。また、そのような開発努力は得てして複雑で且つ時間を費やすものであるかもしれないが、この開示の利益を享受する当業者にとってはルーチン的な業務であろうことが理解されるはずである。次に添付の図面を参照して、本発明の実施形態を説明する。説明のみを目的とし且つ本開示に係る主題を当業者にとって周知である詳細で不明瞭にすることのないように、種々の構造、接続、システム及びデバイスが図面に模式的に示されている。にもかかわらず、添付の図面は、本発明の例証的な例を記載し且つ説明するために含まれているものである。ここで用いられる語句は、関連分野を含めた当業者によるそれらの語句の理解と一致する意味を有するものとして理解され且つ解釈されるべきである。ある用語又は句の特別の定義、即ち当業者によって理解される通常の且つ慣例的な意味とは異なる定義は、ここでのその用語又は句の一貫した使用によって暗示されることが意図されるわけではない。ある用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別な定義は、その用語又は句に対するその特別な定義を直接的且つ明白に提供する定義的な方法において明細書内に明示的に記載されることになる。ここに説明される種々の実施形態を実施するために、任意のサイズの相補型金属酸化物半導体CMOSの使用が検討される。加えて、非CMOS実装も検討される。ここで用いられる記憶素子の用語は、この開示の利益を享有する当業者によって理解されるであろうように、フリップフロップ、ラッチ、レジスタ、ビットセル等を意味する。記憶素子は、金属酸化物半導体電界効果トランジスタMOSFET、他のトランジスタ等の1つ以上の記憶素子コンポーネントから構成されてよく、記憶素子コンポーネントもまた、2つ以上のMOSFET、他のトランジスタ等の組み合わせであってよい。記憶素子はまた、上述の例のグループ又はアレイを包含し得る。電子デバイスの用語は、具体的には、デスクトップ及びラップトップコンピュータ、サーバ及びコンピューティングデバイス、電子コンポーネント例えば記憶ドライブ/ハードドライブ、メモリ、フィールドプログラマブルゲートアレイFPGA、特定用途向け集積回路ASIC、プログラム可能論理アレイ及びプログラム可能アレイ論理PLA/PAL、複合プログラム可能論理デバイスCPDL、マイクロプロセッサ、マイクロコントローラ、フロッピドライブ、テープドライブ、コンパクトディスク及びデジタルビデオディスクCD-ROM及びDVDドライブ等、コンピュータモニタデバイス、プリンタ及びスキャナ、処理デバイス、ワイヤレスデバイス、パーソナルデジタルアシスタントPDA、携帯電話、携帯型音楽プレーヤ、ビデオゲーム及びビデオゲームコンソール、外部メモリデバイス例えば、ユニバーサルシリアルバスUSBサムドライブ、外部ハードドライブ等、オーディオ及びビデオプレーヤ、ステレオ、テレビジョン、製造装置、自動車及びオートバイ、大量輸送車両例えば、バス、列車、飛行機等における電子システム、セキュリティシステム、及び記憶素子を採用している任意の他のデバイス又はシステムに加えて、記憶素子を含む。加えて、電子デバイスは、上述したように、記憶素子の複数素子を採用している装置であってよい。電子デバイスは、1つ以上の記憶素子、記憶素子の1つ以上のアレイ、及び/又は1つ以上のシリコンチップを含んでいてよい。標準的記憶素子の用語は、当該産業において通常用いられているような記憶素子であって、本発明の種々の実施形態において説明される追加的な利益及び特徴を有していない記憶素子を参照する。例えば上述の背景技術以降に記載されているように、回路設計の現在の実装は、標準的なフリップフロップ及びラッチを用いているであろう。ここでの1つ以上の実施形態に示されるように、最適化されたリセット状態の使用による漏洩即ち漏洩電流及び電力浪費の最適化及び/又は低減は、標準的な記憶素子に対する単一又は複数の改善を可能にする。ここでの1つ以上の実施形態では、漏洩低減は、標準的な記憶素子トランジスタコンポーネント例えば標準的なフリップチップトランジスタとは異なってサイズ付けされた記憶素子コンポーネント例えばMOSFET等を利用する記憶素子例えばフリップフロップ、ラッチ等において実装されてよい。ここでの種々の実施形態では、1つ以上の記憶素子コンポーネントは、漏洩を低減するようにサイズ付けられる例えば静止状態にてより少ない電流を用いるように、より小さくサイズ付けられる。本開示の利益を享有する当業者にとって明らかであろうように、ここで説明される異なる複数の実施形態は種々の組み合わせにおいて一緒に実装され得ることが検討される。即ち、ここに示される複数の実施形態は、互いに相互排他的ではなく、ここでの説明に従って単独で又は任意の組み合わせにおいて実施されてよい。本発明の実施形態は、概して、種々のコンピューティングデバイス及び処理デバイスにおいて記憶素子のための最適化されたリセット状態を用いることによって、漏洩低減を提供する。先ず図1を参照すると、本発明の実施形態に従う例示的なコンピュータシステム100のブロック図が示されている。種々の実施形態において、コンピュータシステム100は、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、携帯型デバイス、電話機、パーソナルデータアシスタントPDA、サーバ、メインフレーム、ワーク端末、等であってよい。コンピュータシステム100は主構造110を含み、主構造110は、コンピュータマザーボード、回路ボード又はプリント回路ボード、デスクトップコンピュータ筐体及び/又はタワー、ラップトップコンピュータベース、サーバ筐体、携帯型デバイスの一部、パーソナルデータアシスタントPDA等であってよい。1つの実施形態においては、主構造110はグラフィクスカード120を含む。1つの実施形態においては、グラフィクスカード120は、アドバンストマイクロデバイセズAMDからのATI_Radeon商標グラフィクスカードであってよく、代替的な実施形態においては、メモリを用いる任意の他のグラフィクスカードであってよい。種々の実施形態において、グラフィクスカード120は、周辺コンポーネント相互接続PCIバス図示せず、PCIエクスプレスバス図示せず、アクセレレーテッドグラフィクスポートAGPバス同じく図示せず又は当該分野で知られる任意の他の接続上で接続されていてよい。尚、本発明の実施形態は、グラフィクスカード120の主コンピュータ構造110への接続性によっては限定されない。1つの実施形態においては、コンピュータシステム100は、Linux登録商標、UNIX登録商標、Windows登録商標、Mac_OS等のオペレーティングシステムを実行する。1つの実施形態においては、グラフィクスカード120は、グラフィクスデータを処理する場合に用いられるグラフィクス処理ユニットGPU125を含んでいてよい。GPU125は、1つの実施形態においては、記憶素子310図3に関して更に詳細に後で論じられるを含んでいてよい。1つの実施形態においては、記憶素子310は、複数の記憶素子のアレイ320図3であってよく、記憶素子のアレイ320は、組み込み型ランダムアクセスメモリRAM、組み込み型スタティックランダムアクセスメモリSRAM、組み込み型ダイナミックランダムアクセスメモリDRAM、CPU140、GPU125又は何らかの他の集積回路ICの一部であってよい。代替的な実施形態においては、記憶素子310又は記憶素子のアレイ320は、GPU125内に組み込まれることに加えて又はそれに代えて、グラフィクスカード120内に組み込まれていてよい。種々の実施形態において、グラフィクスカード120は、回路ボード、プリント回路ボード又はドーターボード等と称されることがある。1つの実施形態においては、コンピュータシステム100は、中央処理ユニットCPU140を含み、CPU140はノースブリッジ145に接続される。CPU140及びノースブリッジ145は、マザーボード図示せず上又はコンピュータシステム100の何らかの他の構造上に配置されてよい。特定の実施形態においては、グラフィクスカード120は、ノースブリッジ145を介して又は当該分野で知られる何らかの他の接続を介してCPU140に結合され得ることが検討される。例えば、CPU140、ノースブリッジ145及びGPU125は、単一のパッケージ内に含まれていてよく、又は単一のダイ若しくはチップの一部として含まれていてよい。主構造110の一部を形成するものとして図示される種々のコンポーネントの配置を変更する代替的な実施形態もまた検討される。特定の実施形態においては、CPU140及び/又はノースブリッジ145は、各々、コンピュータシステム100内の他のどこかに見られる他の記憶素子310に加えて、記憶素子310及び/又は記憶素子310のアレイを含んでいてよい。特定の実施形態においては、ノースブリッジ145はシステムRAM又はDRAM155に結合されていてよく、他の実施形態においては、システムRAM155はCPU140に直接的に結合されてよい。システムRAM155は当該分野で知られる任意の種類のRAMであってよい。RAM155の種類は本発明の実施形態を限定しない。1つの実施形態においては、ノースブリッジ145はサウスブリッジ150に接続されてよい。他の実施形態においては、ノースブリッジ145及びサウスブリッジ150はコンピュータシステム100内の同じチップ上にあってよく、又はノースブリッジ145及びサウスブリッジ150は異なるチップ上にあってよい。1つの実施形態においては、サウスブリッジ150は、コンピュータシステム100内の他のどこかにおける任意の他の記憶素子310に加えて記憶素子310を有していてよい。種々の実施形態において、サウスブリッジ150は1つ以上のデータ記憶ユニット160に接続されてよい。データ記憶ユニット160は、ハードドライブ、ソリッドステートドライブ、磁気テープ、又はデータを記憶するために用いられる任意の他の書き込み可能媒体であってよい。種々の実施形態において、中央処理ユニット140、ノースブリッジ145、サウスブリッジ150、グラフィクス処理ユニット125及び/又はDRAM155は、コンピュータチップ若しくはシリコンベースのコンピュータチップであってよく、又はコンピュータチップ若しくはシリコンベースのコンピュータチップの一部であってよい。1つ以上の実施形態において、コンピュータシステム100の種々のコンポーネントは、1つのバス195又は2つ以上のバス195に動作可能に、電気的に且つ/又は物理的に接続され又はリンクされてよい。種々の実施形態において、コンピュータシステム100は、1つ以上のディスプレイユニット170、入力デバイス180、出力デバイス185及び/又は他の周辺デバイス190に接続されてよい。種々の実施形態において、これらの要素は、コンピュータシステム100の内部又は外部にあってよく、また本発明の実施形態の範囲に影響することなく有線又はワイヤレスで接続されてよい。ディスプレイユニット170は、内部又は外部のモニタ、テレビジョン画面、携帯型デバイスディスプレイ等であってよい。入力デバイス180は、キーボード、マウス、トラックボール、スタイラス、マウスパッド、マウスボタン、ジョイスティック、スキャナ等のいずれであってもよい。出力デバイス185は、モニタ、プリンタ、プロッタ、複写機又は他の出力デバイスのいずれであってもよい。周辺デバイス190は、コンピュータに結合され得る任意の他のデバイスであってよく、物理的なデジタル媒体から読み出し且つ/又はそれに書き込むことが可能なCD/DVDドライブ、USBデバイス、Zipドライブ、外部フロッピドライブ、外部ハードドライブ、電話機及び/又は広帯域モデム、ルータ/ゲートウェイ、アクセス点、等が例示される。コンピュータシステム100の特定の例示的な側面がここに説明されていない限りにおいて、そのような例示的側面は、当業者によって理解されるであろうような本発明の実施形態の精神及び範囲を限定することなしに、種々の実施形態に含まれていてよく又は含まれていなくてよい。次に図2を参照すると、本発明の実施形態に従う例示的なコンピュータネットワーク200のブロック図が示されている。1つの実施形態においては、任意の数のコンピュータシステム100が、ネットワーク基盤210を介して通信可能に互いに結合され且つ/又は接続される。種々の実施形態において、そのような接続は、ここに説明される実施形態の範囲を限定することなく有線230又はワイヤレス220であってよい。ネットワーク200は、ローカルエリアネットワークLAN、ワイドエリアネットワークWAN、パーソナルネットワーク、企業イントラネット又は企業ネットワーク、インターネット等であってよい。1つの実施形態においては、ネットワーク基盤210を介してネットワーク200に接続されるコンピュータシステム100は、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、携帯型デバイス、電話機、パーソナルデータアシスタントPDA、サーバ、メインフレーム、ワーク端末、等であってよい。図2に示されるコンピュータの数は全く例示的なものであり、実際上は任意の数のコンピュータシステム100がネットワーク200を用いて結合/接続されてよい。次に図3A~3Cを参照すると、1つの実施形態に従いシリコンチップ340や図1及び2に示されるデバイスにおいて用いられてよい記憶素子310及び記憶素子310のアレイ320の単純化された例示的な表現が示されている。図3Aは1つの実施形態に従う例示的な記憶素子310ここではQB、非スキャン、Dフリップフロップを示しているが、当業者であれば、記憶素子310は本発明の精神及び範囲から逸脱することなしに上述したものを含めて種々の形態のいずれかを取り得ることを理解するはずである。記憶素子310は、単一の素子310として実装されてよく又はアレイ320において若しくは他のグループ図示せずにおいて実装されてよい。図3Bを参照すると、アレイ320は、複数の記憶素子310から形成されるものとして図示されており、そして各列がm行からなるn列に配列されてよい。つまり、アレイ320はm×n個の記憶素子310の配列から構成されていてよい。m及びnは両方とも1以上の整数であることが検討される。例えば、2つの具体的な実施形態によると、アレイ320は、単一の記憶素子3101×1アレイ、ここではm=1且つn=1から構成されてよく、65,536個の記憶素子310256×256アレイ、ここではm=256且つn=256から構成されてよく、256個の記憶素子310256×1アレイ、ここではm=256且つn=1から構成されてよく、又は本開示の利益を享受する当業者にとって明らかであろうような任意の他の構成であってよい。上述したように、記憶素子310のアレイ320は、限定はされないが、中央プロセッサ、グラフィクスプロセッサ、マザーボード、グラフィクスカード、組み合わせ論理実装、レジスタバンク、メモリ、他の集積回路IC等を含めて幅広い種類の電子デバイスにおいて用いられてよい。次に図3Cを参照すると、1つの実施形態に従い、記憶素子310の1つ以上のアレイ320は、シリコンチップ340又はコンピュータチップ上に含まれていてよい。シリコンチップ340は、記憶素子310のアレイ320の1つ以上の異なる構成を含んでいてよい。シリコンチップ340は、製造設備又はファブ390においてシリコンウェハ330上に製造されてよい。つまり、シリコンウェハ330及びシリコンチップ340は、ファブ390の出力又は製品と称されてよい。シリコンチップ340は、本開示において上述されたもの等の電子デバイスにおいて用いられてよい。次に図4を参照すると、標準的な従来の記憶素子400の詳細な表現が示されている。図示される記憶素子400は、標準的な反転出力フリップフロップとして例示される。従来の記憶素子400は、金属酸化物半導体電界効果トランジスタMOSFETの構成として図示されている。図示されるMOSFETは、本開示の利益を享受する当業者にとって明らかであろうように、n型nFET及びp型pFETのMOSFETとして示されている。従来の記憶素子400は、電源ノードVDD437ここでは非接地電位ノードと言う及び接地ノードVSS430を含む。電源ノードVDD437は、pFET416a~fを介して従来の記憶素子400の種々のコンポーネントに接続され、また接地ノードVSS430は、nFET415a~fを介して従来の記憶素子400の種々のコンポーネントに接続される。従来の記憶素子400は、入力端子450D及び反転出力端子455QBを含む。入力450に供給される値は、クロック信号CLK460及びCLKB465並びにクロッキングコンポーネント490を用いてクロックインされる。クロック信号CLK460及びCLKB465は、図4に示されるpFET及びnFETのクロックゲートに提示される。一旦クロックインされると、入力値は記憶ノード420qfで記憶される。対応する反転入力値は記憶ノード425qf_xにおいて記憶される。記憶ノード420で記憶された値に対応する反転された記憶値は、反転出力端子455で提示される。更に図4を参照すると、標準的な従来の記憶素子400の実装は、漏洩の懸念を軽減するためにトランジスタ積層を用いている。標準的な従来の記憶素子400において積層されたMOSFETのグループは、積層グループ499として示されている。積層グループ499は、pFET416c及び418a並びにnFET415c及び419aからなる。積層グループ499のpFET416c,418a及びnFET415c,419aの端対端構成は、この種の構成にあるMOSFETの固有の特性に基づき、漏洩の幾らかの低減を可能にする。積層グループ499は、クロス結合された1つのインバータコンポーネントの一部である積層グループ499の対の一方であってよい図5において後で更に論じる。標準的な従来の記憶素子400構成は、クロス結合されたインバータコンポーネントを作製するために用いられる積層グループ499を対称にサイズ付けする。例えば、積層グループ499のMOSFET群は、図4に示されるように、クロッキングコンポーネント490及びnFET415b,pFET416b対におけるMOSFET群と同じにサイズ付けされることになる。この構成においては、標準的な従来の記憶素子400におけるMOSFET群は、標準的な従来の記憶素子400が電力を受け取る時間の大半に対する電力を特定のMOSFETが受け取るかどうかにかかわらず、同じように動作することになる。つまり、サイズ付け及び傾斜付けに関してこれらのコンポーネントに全体的な最適化が図られるので、この対称積層スキームは、固有の非効率性を有する。次に図5を参照すると、1つ以上の実施形態に従う記憶素子310の詳細で且つ例示的な実施形態が示されている。図5に示されるように、記憶素子310は、幾つかの実施形態においては、フリップフロップであってよい。記憶素子310は、本開示の利益を享受する当業者にとって明らかであろうように、n型nFET及びp型pFETのMOSFETとして示されている。記憶素子310は、電源ノードVDD537ここでは非接地電位ノードと言う及び接地ノードVSS530を含む。電源ノードVDD537は、pFET520a~520fを介して記憶素子310の種々のコンポーネントに接続され、また接地ノードVSS530は、nFET515a~515fを介して記憶素子310の種々のコンポーネントに接続される。記憶素子310は、入力端子550D及び反転出力端子555QBを含む。入力端子550で提示される任意の値を制御可能に通過させるために、クロック信号CLK560及びCLKB565並びにクロッキングコンポーネント590が用いられる。クロック信号CLK560は、pFET525a,525c及びnFET527bのクロックゲートに提示され、クロック信号CLKB565は、pFET525b及びnFET527a,527cのクロックゲートに提示される。一旦クロックインされると、入力値は記憶ノード540qfで記憶される。対応する反転入力値はノード545qf_xにおいて記憶される。記憶ノード540で記憶された値に対応する反転された記憶値は、反転出力端子555で提示される。図5を参照すると、1つ以上の実施形態において、記憶素子310は、クロス結合されたインバータ505及び510の対を含む。例示的な実施形態においては、図5に示されるように、インバータ505は、接地ノードVSS530とpFET520aとに接続されるnFET515aを含み、一方、pFET520aは電源ノードVDD537に接続される。インバータ505構成はまた、クロッキングコンポーネント590を含む。1つの実施形態においては、図5に示されるように、インバータ505のゲートは記憶ノード540に接続され、また記憶ノード545は、nFET515aのドレインとpFET520aのドレインとに接続される。例示的な実施形態においては、インバータ510はnFET515cを含み、nFET515cは、接地ノードVSS530と、CLKB565に結合されるゲートを有するnFET527aと、に接続される。nFET527aは、CLK560に結合されるゲートを有するpFET525aに接続されてよい。pFET525aは次いでpFET520cに接続されてよいpFET520cはまた電源ノードVDD537に接続される。1つの実施形態においては、図5に示されるように、インバータ510のnFET515c及びpFET520cは記憶ノード545に接続され、また記憶ノード540は、nFET527aのドレインとpFET525aのドレインとに接続される。このような構成は、クロス結合されたインバータの対600が互いを駆動することを可能にし得る。次に図6を参照すると、1つの例示的な実施形態に従う図5に示される記憶素子310においてクロス結合されたインバータ505及び510の対の詳細な表現600が示されている。既に論じられたように、記憶素子310例えばフリップフロップ、ラッチ、ビットセル等の対称なサイズ付け及び傾斜付けは、漏洩の非効率性をもたらす。例えば、クロス結合されたインバータ505及び510のnFET及びpFETを対称にサイズ付けすることは、漏洩に関する非効率性をもたらす。一般に記憶素子310等のデバイスは、望ましいリセット状態値を有するはずである。幾つかの場合には、記憶素子310をその出力端子555上の1の値のリセット状態から抜け出させることが望ましいはずである。他の場合には、記憶素子310をその出力端子555上の0値のリセットから抜け出させることが望ましいかもしれない。そのような選択は全体の回路設計に関係しているが、リセット状態値即ち1又は0の実際の選択は、ここに提示される種々の実施形態にとって本質的ではない。ここでの種々の実施形態は、漏洩を低減するために、記憶素子310の種々のコンポーネントのサイズ付け及び/又は傾斜付けを可能にし得る。1つ以上の実施形態によると、記憶素子310の複数のMOSFETコンポーネントが、漏洩を低減するためにサイズ付けられ且つ/又は傾斜付けられてよい。例えば、より小さいサイズ及び/又は漏洩のコンポーネントを伴うMOSFETが、回路内の所望のnFET又はpFETコンポーネントとして選択されてよい。別の例としては、特定の状態への又は特定の状態からのより高速な遷移のために傾斜付けられたMOSFETは、時間を節約し得るし、また記憶素子310の速度を増大し得る。加えて、サイズ付け及び傾斜付けの最適化の組み合わせは、記憶素子310の全体的な性能を向上させるのに役立ち得る。1つ以上の実施形態によると、記憶素子310のnFET群及びpFET群は、記憶素子310の性能を向上させ且つ/又は速度例えば動作速度を高めるために、非対称にサイズ付け及び/又は傾斜付けされてよい。例えば記憶素子310は、リセット中の記憶素子310が望ましいリセット状態へとより迅速に遷移するリセットから脱した後にことを可能にするnFET及びpFETの構成及び/又はサイズを含んでいてよい。同様に、幾つかの実施形態においては、記憶素子310は、静的状態例えば望ましいリセット状態から代替的な状態へと迅速に遷移するように構成されてよい。記憶素子がいくらかの時間の間1又は0の静的状態のままである場合、記憶素子310の最初の遷移は静的状態から別の状態へのものとなる。つまり、延長された静的状態期間を生かすために、即ち望ましいリセット状態を生かすために記憶素子310を傾斜付けることによって、記憶素子310の全体的な切り換わり速度を高めることができる。1つ以上の実施形態によると、記憶素子310のnFET群及びpFET群は、漏洩を低減するために、非対称にサイズ付け及び/又は傾斜付けされてよい。図6に関しては、クロス結合されたインバータ対600の種々のnFET及び/又はpFETは、漏洩を低減するために非対称にサイズ付け及び/又は傾斜付けされてよい。1つの実施形態によると、クロス結合されたインバータ510のnFET515cは、漏洩を低減するのに適した方法でサイズ付けられてよい。1つの実施形態においては、記憶素子310の所望のリセット状態値が1であるかどうかが決定されてよい。即ち、記憶素子310がリセットから脱するとき、その出力端子555は1の出力値を提示することになる。延長された時間の間に記憶素子310が切り換えられない場合には、1の値が記憶素子310において維持される。そのような構成の下では、nFET515cはオンのままである一方pFET520cはオフのままであり、即ち、記憶素子310が静的状態又は無変化状態のままである例えば延長された時間の間に1の値を維持している場合には、nFET515cはオンのままである一方pFET520cはオフのままである。この構成は、クロス結合されたインバータ510によって0の値が記憶ノード540に対して出力されることを可能にするので、反転出力端子555は1の値を出力することになる。1つの実施形態によると、クロス結合されたインバータ510のpFET520cは、漏洩を低減するのに適した方法でサイズ付けられてよい。即ち、pFET520cは、サイズを小さくされたり、チャネル/ゲート構成等を変更させられたりしていてよい。1つの実施形態においては、記憶素子310の所望のリセット状態値が0であるかどうかが決定されてよい。即ち、記憶素子310がリセットから脱するとき、その出力端子555は0の出力値を提示することになる。延長された時間の間に記憶素子310が切り換えられない場合には、0の値が記憶素子310において維持される。そのような構成の下では、pFET520cはオンのままである一方nFET515cはオフのままであり、即ち、記憶素子310が静的状態又は無変化状態のままである例えば延長された時間の間に0の値を維持している場合には、pFET520cはオンのままである一方nFET515cはオフのままである。望ましいリセット状態が長く維持されるほど、望ましいリセット状態を維持するためにオフのままであるnFET又はpFETから電力が長く浪費される即ち全体的な漏洩が大きくなる。尚、図6を更に参照すると、図6に関して上述した漏洩低減のためのサイズ付け及び/又は傾斜付けの考慮は、任意の定められた時間の間に静的な非切り換わり状態のままである記憶素子310内の他のnFET群及びpFET群に実装されてよい。例えば1つの実施形態においては、nFET515aがオフのままであることにより、クロス結合されたインバータ505出力即ち記憶ノード545を1の値に保持してよい。従って、nFET515aは漏洩を低減するためにサイズ付けられてよい。同様に1つの実施形態においては、pFET520aが代わりにオフのままであることにより、クロス結合されたインバータ510出力即ち記憶ノード545を0の値に保持してよい。従って、pFET520aは漏洩を低減するためにサイズ付けされてよい。尚、ここで説明されるサイズ付け及び/又は傾斜付けは、記憶素子310における単一のMOSFETには限定されない。つまり、記憶素子310における複数のMOSFETが適切にサイズ付け及び/又は傾斜付けされてよく、回路内の他のMOSFETを補完するような方法で複数のMOSFETがサイズ付け及び/又は傾斜付けされ得ることが検討される。図6に関する先の例示的な説明を参照すると、記憶素子310のリセット状態値が1であるのが望ましいことがある。この構成においては、上述したように、クロス結合されたインバータ505は記憶ノード540上で1の出力値を維持する一方、クロス結合されたインバータ510は記憶ノード545上で0の出力値を維持することになる。従って、1つの実施形態によると、記憶素子310において1の静的出力値を維持するとき、クロス結合されたインバータ505は記憶ノード540上で1の出力値を維持する一方、クロス結合されたインバータ510は記憶ノード545上で0の出力値を維持することになる。つまり、記憶素子310がその反転出力端子555で1の静的値を保持するとき、クロス結合されたインバータ505のpFET520aはオンのままであることになり、またクロス結合されたインバータ510のnFET515c及びnFET527aはオンのままであることになる。従って、nFET515a、pFET520c及びpFET525aはオフのままであることになる。オフのままであるMOSFET群は、漏洩を低減するためにサイズ付けられてよい。ここに示されるように、クロス結合されたインバータ対600の性質に起因して、クロス結合されたインバータ505及び510は、動作の間、相補的に互いを駆動する。このことは、記憶素子310の所望のリセット値が1であるとき、クロス結合されたインバータ505は記憶ノード545上で1を駆動し、またクロス結合されたインバータ510は記憶ノード540上で0を駆動することを意味する。従って、記憶素子310が1の静的値を維持する場合、nFET515aとpFET525a及び/又はpFET520cは、記憶素子310の静的状態が維持されている限りオフのままであることになる。このように、1つの実施形態によると、nFET515aとpFET525a及び/又はpFET520cは、全て漏洩を低減するためにサイズ付けされ得る。即ち、nFET515aとpFET525a及び/又はpFET520cのいずれかをサイズ付けすることは、1のリセット状態に対して漏洩を低減し得る。他の場合には、漏洩低減は、更なる積層、デバイス種類を変更すること例えばnFETからpFETへ若しくはその逆、又はnFET/pFETの特定の構成からnFET/pFETの別の構成へ変更すること、より長いチャネル長を有すること等によって達成され得る。代替的な実施形態においては、記憶素子310のリセット状態値が0であるのが望ましいことがある。この構成においては、上述したように、クロス結合されたインバータ505は記憶ノード540上で0の出力値を維持する一方、クロス結合されたインバータ510は記憶ノード545上で1の出力値を維持することになる。従って、1つの実施形態によると、記憶素子310において0の静的出力値を維持するとき、クロス結合されたインバータ505は記憶ノード540上で0の出力値を維持する一方、クロス結合されたインバータ510は記憶ノード545上で1の出力値を維持することになる。つまり、記憶素子310がその反転出力端子555で0の静的値を保持するとき、クロス結合されたインバータ505のnFET515aはオンのままであることになり、またクロス結合されたインバータ510のpFET520c及び525aはオンのままであることになる。ここに示されるように、クロス結合されたインバータ対600の性質に起因して、クロス結合されたインバータ505及び510は、動作の間、相補的に互いを駆動する。このことは、記憶素子310の所望のリセット値が0であるとき、クロス結合されたインバータ505は記憶ノード545上で0を駆動し、またクロス結合されたインバータ510は記憶ノード540上で1を駆動することを意味する。従って、記憶素子310が0の静的値を維持する場合、pFET520c、pFET525a及びnFET515aは、記憶素子310の静的状態が維持されている限りオンのままであることになる一方、pFET520a並びにnFET515c及び527aはオフのままであることになる。このように、1つの実施形態によると、pFET520a並びにnFET515c及び527aは、漏洩を低減するためにサイズ付けされ得る全てが一斉に又は任意の組み合わせにおいて。種々の実施形態において、他のMOSFETが単独で若しくは対で且つ/又は複数のMOSFETグループが、直前に説明されたのと同様の方法でサイズ付けされ且つ/又は傾斜付けられ得ることも検討される。次に図7を参照すると、本発明の1つの実施形態に従い記憶素子における漏洩を低減し又は速度/性能を高めるための動作的なフローチャートが示されている。ステップ710では、記憶素子310がユーザ、設計者、自動化されたシステム等によって選択されてよい。典型的には、ここでの1つ以上の実施形態によると、記憶素子310は、静的電流漏洩を低減するようにサイズ付けされ、傾斜付けされ且つ/若しくは構成され且つ/又は記憶素子310の速度若しくは性能の少なくとも1つを高めるように適合させられた少なくとも1つの記憶素子コンポーネントを含む。1つ以上の実施形態において、記憶素子コンポーネントは、MOSFET、他のトランジスタ、インバータ、クロス結合されたインバータ、これらの組み合わせ等であってよい。記憶素子310が一旦選択されると、フローはステップ720へ進む。ステップ720で、記憶素子310が漏洩低減に対して最適化されることが決定されると、制御はステップ730へ進む。代替的に記憶素子310が速度/性能を高めるために最適化されることが決定されると、制御はステップ735へ進む。記憶素子が漏洩低減のために最適化される場合、記憶素子310のための望ましいリセット状態がステップ730で決定される。記憶素子が速度/性能の増大のために最適化される場合、記憶素子310のための望ましいリセット状態がステップ735で決定される。望ましいリセット状態は、静的電流漏洩の低減及び/又は記憶素子310の速度/性能の増大に全体的に又は部分的に基づいていてよい。記憶素子310の望ましいリセット状態はステップ740でセットされてよい。1つの実施形態においては、記憶素子は、静的電流漏洩を低減するようにサイズ付けされた1つ以上のMOSFET又は他の記憶素子コンポーネントをその記憶素子が含んでいることに少なくとも基づいて選択されてよい。記憶素子のための望ましいリセット状態は、静的電流漏洩の低減に少なくとも基づいて決定されてよい。記憶素子リセット状態は、次いで望ましいリセット状態にセットされてよい。別の実施形態においては、記憶素子は、記憶素子の速度及び/又は性能を高めるための単一又は複数の特性を有する1つ以上のMOSFET又は他の記憶素子コンポーネントをその記憶素子が含んでいることに少なくとも基づいて選択されてよい。記憶素子のための望ましいリセット状態は、そのような特性に少なくとも基づいて決定されてよい。そのような特性は、チャネル長、駆動強度、サイズ、種類及び/又は傾斜を含み得る。記憶素子リセット状態は、次いで望ましいリセット状態にセットされてよい。次に図8を参照すると、本発明の1つの実施形態に従い望ましいリセット状態を決定するための動作的なフローチャートが示されている。ステップ810では、記憶素子310が静的状態で費やした時間が決定されてよい。例えば、記憶素子310がリセットから脱するとき、記憶素子310は幾らかの時間の間は静的状態にあるであろう例えば1又は0の値を保持している。ステップ820では、静的状態で費やされた時間が少なくとも予め定められた時間であるかどうか又は幾つかの実施形態においては、それを超えるかどうかが決定される。予め定められた時間は、ユーザ、設計者、自動化された設計システム等によってセットされてよい。幾つかの実施形態においては、予め定められた時間は後で変更されてよい。記憶素子310が静的状態で予め定められた時間よりも短い時間又はそれを超えない時間を費やしている場合には、フローはステップ810に戻る。記憶素子310が静的状態で少なくとも予め定められた時間又はそれを超える時間を費やした場合には、フローはステップ830へ進む。ステップ830では、記憶素子310のための望ましいリセット状態が決定されてよい。望ましいリセット状態は、記憶素子が予め定められた時間を費やした静的状態に全体的に又は部分的に基づいていてよい。望ましいリセット状態は、記憶素子310の使用及び/又は寿命の間に経時的に変化し得ることが検討される。望ましいリセット状態が決定されたならば、フローは840へ進み、記憶素子310の望ましいリセット状態がセットされてよい。1つの実施形態においては、少なくとも予め定められた時間を記憶素子が静的状態で費やしたかどうかが決定されてよい。記憶素子のための望ましいリセット状態は、少なくとも予め定められた時間をその記憶素子が費やした静的状態に少なくとも基き決定されてよい。つまり、フリップフロップ、ラッチ、ビットセル及び/又はレジスタ等の記憶素子が特定の時間の間0又は1の静的状態のままである場合には、その記憶素子の望ましいリセット状態は、その記憶素子がその特定の時間の間にとどまっていた静的状態値と同じであるべきであると決定されてよい。望ましいリセット状態は、次いで、少なくとも予め定められた時間を記憶素子が費やした静的状態に少なくとも基づきセットされてよい。幾つかの実施形態においては、半導体製品及び半導体デバイス等の超大規模集積回路VLSI回路や他の種類の半導体デバイスを設計したり製造したりするプロセスにおいて種々のハードウエア記述言語HDLが用いられ得ることも更に検討される。HDLの幾つかの例はVHDL及びVerilog/Verilog-XLであるが、記載されていない他のHDLフォーマットが用いられてもよい。1つの実施形態においては、グラフィクスデータベースシステムGDSデータ、GDSIIデータ等を生成するためにHDLコード例えばレジスタ転送レベルRTLコード/データが用いられてよい。GDSIIデータは、例えば、記述的ファイルフォーマットであり、そして半導体製品又は半導体デバイスの三次元モデルを表すために種々の実施形態において用いられてよい。そのようなモデルは、半導体製品や半導体デバイスを作製するために半導体製造設備によって用いられてよい。GDSIIデータは、データベース又は他のプログラム記憶構造として記憶されてよい。このデータはコンピュータ可読記憶デバイス例えばデータ記憶ユニット160、RAM155、コンパクトディスク、DVD、ソリッドステート記憶装置等に記憶されてもよい。1つの実施形態においては、GDSIIデータ又は他の同様なデータは、本発明の種々の態様を具現化することが可能なデバイスを作製するために、製造設備を構成する例えばマスクワークの使用を通してように適合させられてよい。つまり、種々の実施形態においては、このGDSIIデータ又は他の同様なデータは、コンピュータ100、プロセッサ125/140又は制御器内にプログラムされてよく、これらは次いで、半導体製品や半導体デバイスを作製するために、半導体製造設備又はファブ390の動作を全体的に又は部分的に制御してよい。例えば1つの実施形態においては、GDSIIデータ又は他の同様なデータを用いて、漏洩低減のために最適化された、非対称にサイズ付けられ且つ/又は傾斜付けられた記憶素子310の種々の構成を含むシリコンウェハ330が作製されてよい。尚、漏洩低減のために最適化された記憶素子に関して種々の実施形態が説明されているが、ここに説明される実施形態は、本開示の利益を享受する当業者にとって明らかであろうように、ここに説明される特定の実装だけではなく広範な適用可能性を有し得ることが検討される。本発明は、ここでの教示の利益を享受する当業者には明らかな、異なるが均等な方法において修正されてよく且つ実施されてよく、従って上に開示される特定の実施形態は例示のみを目的としている。また、ここに示される構成又は設計の詳細に対しては、特許請求の範囲に記述される以外は、限定は意図されていない。従って、上に開示される特定の実施形態は変更又は修正されてよく、また全てのそのような変形は、特許請求される発明の範囲及び精神内にあるとみなされることは明らかである。よって、ここに求められる保護は特許請求の範囲に記述されている。"