"複数の端子と、前記複数の端子それぞれに設けられた短絡検出部と、前記短絡検出部の設定を制御する制御部と、を備え、前記短絡検出部は、一端が前記端子に接続する抵抗素子と、前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、前記抵抗素子と前記端子の間に設けられたスイッチ素子と、前記抵抗素子の前記一端の電圧を測定する電圧測定部と、を有し、前記制御部は、前記スイッチ素子を制御する端子制御部と、前記電圧選択部を制御する接続制御部と、を有する半導体装置。請求項1に記載の半導体装置において、前記電圧選択部が電源及び接地のいずれを前記抵抗素子の前記他端に接続すべきかを示す電圧制御情報、及び前記スイッチ素子がオンすべきか否かを示す接続制御情報を、前記複数の端子別に記憶する制御情報記憶部をさらに備える半導体装置。請求項2に記載の半導体装置において、前記端子制御部及び前記接続制御部は、前記端子別に設けられたシフトレジスタであり、前記複数の端子それぞれの前記シフトレジスタは直列に接続されており、前記制御情報記憶部と最初の前記シフトレジスタの間に設けられた一次格納レジスタを備える半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、第1の前記端子はオープンであり、かつ前記第1の端子の隣に位置する第2の前記端子はプルアップされており、前記第1の端子の前記電圧選択部は、前記第1の端子に対応する前記抵抗素子の前記他端を接地させ、前記第2の端子の前記電圧選択部は、前記第2の端子に対応する前記抵抗素子の前記他端を接地させる半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、第1の前記端子はオープンであり、かつ前記第1の端子の隣に位置する第2の前記端子はプルダウンされており、前記第1の端子の前記電圧選択部は、前記第1の端子に対応する前記抵抗素子の前記他端を電源に接続させ、前記第2の端子の前記電圧選択部は、前記第2の端子に対応する前記抵抗素子の前記他端を電源に接続させる半導体装置。半導体装置をプリント配線基板に実装する際に、隣り合う端子同士が短絡する可能性がある。特許文献1に記載の技術を、端子同士の短絡の検出に用いることも考えられる。しかし、半導体装置の端子のうちユーザが使用しない端子以下、未使用端子と記載が存在し、かつこの未使用端子がオープンのままである場合、特許文献1に記載の技術では、未使用端子とその隣に位置する端子が短絡したことを検出することは難しい。本発明によれば、複数の端子と、前記複数の端子それぞれに設けられた短絡検出部と、前記短絡検出部の設定を制御する制御部と、を備え、前記短絡検出部は、一端が前記端子に接続する抵抗素子と、前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、前記抵抗素子と前記端子の間に設けられたスイッチ素子と、前記抵抗素子の前記一端の電圧を測定する電圧測定部と、を有し、前記制御部は、前記スイッチ素子を制御する端子制御部と、前記電圧選択部を制御する接続制御部と、を有する半導体装置が提供される。本発明によれば、隣り合う2つの端子が短絡した場合、抵抗素子の一端の電圧が、短絡していない場合と比べて異なる値を示す。抵抗素子の他端は電源又は接地の一方に接続されているため、2つの端子のいずれかがオープンである場合においても、上記した効果を得ることができる。従って、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。本発明によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置10の構成を示す回路図である。半導体装置10は、半導体チップをリードフレームやインターポーザに搭載し、その後封止樹脂で封止した構造を有している。半導体装置10は、プリント配線基板に実装された状態で、電子装置の一部として機能する。半導体装置10は、プリント配線基板に接続するための端子200を有している。端子200は、例えばリード、又はハンダボールである。半導体装置10を有する電子装置としては、例えば自動車などの車両制御装置がある。車両制御装置は、例えば車両のブレーキ制御やエンジン制御などを行うECUElectronicControlUnitである。このような用途において、半導体装置10をプリント配線基板に実装するときに、半導体装置10の端子200が互いに短絡していないか検出することは、電子装置の信頼性を高める上で望ましい。半導体装置10は、複数の端子200のほかに、短絡検出部、及び制御部を有している。短絡検出部は、抵抗素子62、電圧選択部64、スイッチ素子66、及び電圧測定回路70を有している。抵抗素子62は、一端が端子200に接続している。電圧選択部64は、抵抗素子62の他端を電源及び接地の一方に選択的に接続させる。電圧選択部64は、例えばマルチプレクサである。スイッチ素子66は、例えば電界効果型トランジスタであり、抵抗素子62と端子200の間に設けられている。すなわちスイッチ素子66は、抵抗素子62と端子200との間の接続をオン/オフする。電圧測定回路70は、抵抗素子62の一端すなわち端子200と接続する側の端部の電圧を測定する。制御部は、端子制御回路端子制御部20及び接続制御回路接続制御部30を備えている。端子制御回路20は、スイッチ素子66のオン/オフを制御する。接続制御回路30は、電圧選択部64を制御する。本実施形態において、半導体装置10はさらに測定端子選択回路50、選択制御回路40、異常検出回路80、出力端子202、及び記憶装置120を有している。測定端子選択回路50は、いずれの短絡検出回路60を電圧測定回路70に接続するかを選択する回路である。具体的には、測定端子選択回路50は、短絡検出回路60別に、スイッチ素子52を有している。スイッチ素子52は、例えば電界効果型トランジスタであり、抵抗素子62の一端側と、電圧測定回路70の間に設けられている。選択制御回路40は、測定端子選択回路50のスイッチ素子52を制御する。異常検出回路80は、電圧測定回路70が測定した電圧に基づいて、端子200に短絡があるか否かを判断する。具体的には、異常検出回路80は、電圧測定回路70が測定した電圧が、端子200に短絡が生じていないときの抵抗素子62の一端側の電圧以下、基準電圧と記載に対して一定以上離れていたとき、端子200に短絡が生じていると判断する。この判断の具体例については、後述する。出力端子202は、異常検出回路80の判断結果を外部に出力する。記憶装置120は、電圧制御情報及び接続制御情報を、複数の端子200別に記憶している。電圧制御情報は、電圧選択部64が電源及び接地のいずれを抵抗素子62の他端に接続すべきかを示している。接続制御情報は、スイッチ素子66がオンすべきか否かを示している。また記憶装置120は、異常検出回路80が判断に用いるための基準電圧も記憶している。次に、本実施形態に係る半導体装置において、第1の端子200-1と、第2の端子200-2が短絡しているか否かを検出する方法について説明する。第1の端子200-1は未使用端子でオープンのままであり、かつ第2の端子200-2はプルダウンされている。さらに、第2の端子200-2を介して第1の端子200-1とは逆側に位置する第3の端子200-3はプルアップされている場合を考える。半導体装置10をプリント配線基板に実装する者以下、ユーザと記載は、あらかじめ、プリント配線基板に実装するときに処置した端子情報に基づいた制御用の情報をコード化して、記憶装置120へ書き込む。書き込まれた情報は、記憶装置120内の所定のアドレスに記憶される。なお、ここでの書き込みとは、例えば記憶装置120がフラッシュEEPROMである場合、フラッシュEEPROMへユーザーコードを書き込むことである。制御用の情報には、上記した電圧制御情報及び接続制御情報のほかに、選択制御回路40が測定端子選択回路50を制御するための情報も含まれている。記憶装置120に記憶されている情報のうち、接続制御情報は、データバス121を介して端子制御回路20によって読み出され、電圧制御情報は、データバス122を介して接続制御回路30に読み出される。また選択制御回路40が測定端子選択回路50を制御するための情報は、データバス123を介して選択制御回路40に読み出される。またユーザは、記憶装置120に、異常検出回路80が異常の有無を判断するための基準電圧を書き込む。この基準電圧は、データバス124を介して異常検出回路80に読み出される。そして端子制御回路20は、記憶装置120から読み出した接続制御情報に基づいて、複数の短絡検出回路60それぞれについて、隣接端子処置信号Aを生成し、生成した隣接端子処置信号Aをスイッチ素子66のゲート電極に印加することにより、スイッチ素子66を制御する。また接続制御回路30は、記憶装置120から読み出した電圧制御情報に基づいて、複数の短絡検出回路60それぞれについて、電圧負荷極性信号Bを生成し、生成した電圧負荷極性信号Bを電圧選択部64に入力することにより、電圧選択部64を制御する。さらに選択制御回路40は、記憶装置120から読み出した情報に基づいて、複数のスイッチ素子52に入力すべき測定対象端子指定信号Cを生成し、生成した測定対象端子指定信号Cをスイッチ素子52のゲート電極に入力することにより、いずれの短絡検出回路60における電圧測定を行うかを制御する。例えば図1に示す例では、第1の端子200-1のスイッチ素子66はONされ、第2の端子200-2のスイッチ素子66はONされ、第3の端子200-3はOFFされる。また第1の端子200-1の抵抗素子62は、他端が電源に接続され、第2の端子200-2の抵抗素子62は、他端が電源に接続され、第3の端子200-3の抵抗素子62は、他端が接地される。そして測定端子選択回路50のスイッチ素子52のうち、第2の端子200-2の抵抗素子62の一端に接続しているスイッチ素子52のみがONされ、他のスイッチ素子52はOFFされる。このような状態において、第1の端子200-1と第2の端子200-2の間に短絡が生じると、第2の端子200-2に接続している抵抗素子62の一端側の電圧は、短絡が生じていない場合すなわち記憶装置120が記憶している基準電圧とは異なる値を示す。従って、異常検出回路80は、第1の端子200-1と第2の端子200-2の間に短絡が生じたことを検出できる。この検出結果は、異常がない場合も含め、出力端子202を介して外部に出力される。なお、第1の端子200-1の短絡検出回路60において、抵抗素子62は接地され、第2の端子200-2の短絡検出回路60において、抵抗素子62が電源に接続されても良い。逆に、第1の端子200-1の短絡検出回路60において、抵抗素子62が電源に接続され、第2の端子200-2の短絡検出回路60において、抵抗素子62が接地されても良い。一方、第2の端子200-2がプルアップされている場合、第1の端子200-1のスイッチ素子66はONされ、第2の端子200-2のスイッチ素子66はONされ、第3の端子200-3はOFFされる。また第1の端子200-1の抵抗素子62は、他端が接地に接続され、第2の端子200-2の抵抗素子62は、他端が接地に接続され、第3の端子200-3の抵抗素子62は、他端が接地される。そして測定端子選択回路50のスイッチ素子52のうち、第2の端子200-2の抵抗素子62の一端に接続しているスイッチ素子52のみがONされ、他のスイッチ素子52はOFFされる。このような状態においても、第1の端子200-1と第2の端子200-2の間に短絡が生じると、第2の端子200-2に接続している抵抗素子62の一端側の電圧は、短絡が生じていない場合すなわち記憶装置120が記憶している基準電圧とは異なる値を示す。従って、異常検出回路80は、第1の端子200-1と第2の端子200-2の間に短絡が生じたことを検出できる。なお、この場合においても、第1の端子200-1の短絡検出回路60において、抵抗素子62は接地され、第2の端子200-2の短絡検出回路60において、抵抗素子62が電源に接続されても良い。逆に、第1の端子200-1の短絡検出回路60において、抵抗素子62が電源に接続され、第2の端子200-2の短絡検出回路60において、抵抗素子62が接地されても良い。以上、本実施形態によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。第2の実施形態図2は、第2の実施形態に係る半導体装置10の構成を示す回路図である。本実施形態に係る半導体装置10は、以下の点を除いて、第1の実施形態に係る半導体装置10と同様の構成である。まず、端子制御回路20、接続制御回路30、及び選択制御回路40の代わりに、シフトレジスタ140を有している。シフトレジスタ140は、端子200別に設けられており、直列に接続されている。そして記憶装置120と最初のシフトレジスタ140の間には、一次格納レジスタ130が設けられている。一次格納レジスタ130と記憶装置120は、一本のデータバス125によって接続されている。シフトレジスタ140に入力される情報は、例えば最初のビットが隣接端子処置信号Aに対応しており、2番目のビットが電圧負荷極性信号Bに対応しており、3番目のビットが測定対象端子指定信号Cに対応している。最初のビットすなわち隣接端子処置信号Aが1の場合、スイッチ素子66はオンする。2番目のビットすなわち電圧負荷極性信号Bが1の場合、電圧選択部64は抵抗素子62の他端を電源に接続する。3番目のビットすなわち測定対象端子指定信号Cが1の場合、スイッチ素子52はオンする。そして図2に示す例では、記憶装置120から一次格納レジスタ130に読み出される信号は、1,1,0となる。このため、第1の端子200-1に対応するシフトレジスタ140-1には、1,1,0が入力され、第2の端子200-2に対応するシフトレジスタ140-2には、1,1,1が入力され、第3の端子200-3に対応するシフトレジスタには、0,0,0が入力される。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、記憶装置120に接続するデータバスを少なくすることができるため、半導体装置10の配線の設計が容易になる。この効果は、記憶装置120の近傍に一次格納レジスタ130を設けたり、シフトレジスタ140を端子200の近傍に設けることで、さらに大きくなる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"