"外部電源電圧を昇圧する昇圧回路と、複数個のデカップル容量素子と、それぞれが、1つのデカップル容量素子と接続する複数個の切替回路とを備え、前記複数個の切替回路の各々は、接続する1つのデカップル容量素子と前記昇圧回路との間を接続または切断し、さらに、前記複数個のデカップル容量素子から少なくとも1つのデカップル容量素子を選択して、前記昇圧回路と選択したデカップル容量素子とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。前記制御回路は、前記昇圧回路から出力される昇圧電圧を受ける負荷の寄生容量の大きさに応じて、前記デカップル容量素子を選択する、請求項1記載の電源回路。前記制御回路は、前記昇圧回路に入力される外部電源電圧の大きさに応じて、前記デカップル容量素子を選択する、請求項1記載の電源回路。前記制御回路は、前記昇圧回路の昇圧の速度に応じて、前記デカップル容量素子を選択する、請求項1記載の電源回路。外部電源電圧を昇圧する複数個の昇圧回路と、前記複数個の昇圧回路にそれぞれ接続される複数個のデカップル容量素子と、外部電源ノードと、前記複数個のデカップル容量素子との接続および切断を切替える切替回路と、前記複数個の昇圧回路のうち昇圧動作を実行していない、少なくとも1つの昇圧回路に接続された少なくとも1つのデカップル容量素子と前記外部電源ノードとが接続されるように前記切替回路を制御する制御回路とを備える、電源回路。外部電源電圧を昇圧する複数個の昇圧回路と、1つのデカップル容量素子と、それぞれが、1つの昇圧回路と接続する複数個の切替回路とを備え、前記複数個の切替回路の各々は、接続する1つの昇圧回路と前記デカップル容量素子との間を接続または切断し、さらに前記複数個の昇圧回路から少なくとも1つの昇圧回路を選択して、前記デカップル容量素子と選択した昇圧回路とを接続するように前記複数個の切替回路を制御する制御回路とを備えた、電源回路。前記切替回路は、PMOSトランジスタとNMOSトランジスタで構成され、前記PMOSトランジスタをオフするときには、前記PMOSトランジスタのゲートに前記昇圧回路から出力される昇圧電圧が入力される、請求項1~6のいずれか1項に記載の電源回路。外部電源電圧を降圧する複数個の降圧回路と、前記複数個の降圧回路に接続可能な1つの位相補償容量素子と、前記複数個の降圧回路のうちの活性状態の降圧回路のみを、前記位相補償容量素子と接続するスイッチとを備える、電源回路。ところで、昇圧回路の出力となる昇圧電圧にはリップルを抑えるためのデカップル容量が必要となる。このデカップル容量の大きさは、昇圧電圧に接続する負荷寄生容量の大きさに依存する。寄生容量が大きいときには、リップルを抑えるためのデカップル容量は小さいてよいのに対して、寄生容量が小さいいときにはデカップル容量を大きくしなければならない。また、昇圧回路の特性、すなわち昇圧速度や入力される外部電源電圧などによっても、適切なデカップル容量の大きさは相違する。それゆえに、本発明の目的は、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる電源回路を提供することである。本発明の一実施形態の電源回路は、外部電源電圧を昇圧する昇圧回路と、複数個のデカップル容量素子と、それぞれが、1つのデカップル容量素子と接続する複数個の切替回路とを備え、複数個の切替回路の各々は、接続する1つのデカップル容量素子と昇圧回路との間を接続または切断し、さらに、複数個のデカップル容量素子から少なくとも1つのデカップル容量素子を選択して、昇圧回路と選択したデカップル容量素子とを接続するように複数個の切替回路を制御する制御回路とを備える。本発明の一実施形態によれば、昇圧回路、または昇圧電圧を受ける負荷に応じて、デカップル容量を適切に設定することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]構成図1は、本発明の実施形態の半導体装置の構成を表わす図である。この半導体装置は、フラッシュメモリモジュール1と、マイコン2とを備える。マイコン2は、フラッシュメモリモジュール1との間で制御信号と、データのやりとりをする。フラッシュメモリモジュール1は、メモリアレイ21と、デコーダ24と、センスアンプ22と、制御回路10と、電源回路5と、電圧切替回路23とを備える。メモリアレイ21は、複数の行列状に配置されたフラッシュメモリセルを含む。デコーダ24は、外部から与えられたアドレスをデコートして、メモリアレイ21内のアクセス対象のフラッシュメモリセルを選択する。センスアンプ22は、フラッシュメモリセルから読出されたデータを増幅する。制御回路10は、フラッシュメモリモジュール1の全体の制御を司る。特に、本発明の実施形態では、電源回路5内の構成要素を制御する。電源回路5は、外部電源電圧を昇圧する複数の昇圧回路と、複数の外部電源電圧を降圧する複数の降圧回路とを含む。フラッシュメモリセルへの書込み、消去時には、トンネル効果またはチャネルホットエレクトロンを使用する。その際、5~10V程度の高電圧が必要となるが、この電圧は昇圧回路から与えられる。電圧切替回路23は、電源回路5から出力させる電圧を切替える。図2は、電源回路に含まれる複数の昇圧回路のうちの1つの昇圧回路の構成を表わす図である。他の昇圧回路もこれと同様である。この昇圧回路6-1は、Dicson型のチャージポンプ72と、リングオシレータ73と、抵抗R1とR2からなる分圧器70と、比較器71とを備える。チャージポンプ72は、ダイオード接続されたNMOSトランジスタN11~N15と、インバータIV0~IV4と、容量C1~C4を備える。チャージポンプ72の1段あたりの電圧増幅値をVgaとすると、VgaVCCVthとなる。ここで、Vccは外部電源電圧、VthはNMOSトランジスタN11~N15のしきい値である。ポンプ段数をN段図2では5段とし、ポンプの出力電圧の最大値をVPPmaxとすると、VPPmaxとなる。リングオシレータ73で発生させたクロックCLKは、チャージポンプ72に入力される。チャージポンプ72の出力である昇圧電圧VPPは最大で上記VPPmaxまで上昇するが、通常では、それ以下の所望の電圧値で一定に保つよう制御する。すなわち、昇圧電圧VPPを分圧器70で分圧した電圧と基準電圧Vrefを比較器71で比較する、昇圧電圧VPPが所望の電圧に達した場合には、リングオシレータ73は、クロックCLKの出力を停止し、昇圧電圧VPPが所望の電圧に達しない場合には、リングオシレータ73は、クロックCLKを出力する。従来の電源回路図3は、従来の電源回路の一例を表わす図である。従来では、各昇圧回路6-ii=1~n対して、それぞれデカップル容量素子7-ii=1~nが付加されている。このデカップル容量素子7-iは、昇圧電圧のリップルを低減させるためのものであり、通常では、数十~数百pF程度の容量が配置される。そのため、従来のように昇圧回路ごとにデカップル容量素子を設けたのでは、回路の面積が大きくなるという問題がある。第1の実施形態の電源回路図4は、第1の実施形態の電源回路を表わす図である。図4を参照して、この電源回路5-aは、外部電源を昇圧するn個の昇圧回路6-1~6-nと、n個の昇圧回路6-1~6-nに接続可能な1個のデカップル容量素子7と、n個の容量切替回路8-1~8-nとを備える。昇圧回路6-iの出力は、容量切替回路8-iに接続される。すべての容量切替回路8-1~8-nは、デカップル容量素子7と接続する。容量切替回路8-iは、昇圧回路6-iと、デカップル容量素子7との間を接続または切断する。制御回路10は、容量切替回路8-iに対して切替えを制御する制御信号を与える。容量切替回路8-iは、制御回路10からハイレベルの制御信号を受けたときには、昇圧回路6-iとデカップル容量素子7との間を接続する。容量切替回路8-iは、制御回路10からロウレベルの制御信号を受けたときには、昇圧回路6-iとデカップル容量素子7との間を切断する。制御回路10は、昇圧回路6-1~6-nのうち動作している昇圧回路を、デカップル容量素子7と接続させ、停止している昇圧回路をデカップル容量素子7と接続させないように容量切替回路8-1~8-nを制御する。たとえば、メモリアレイ21への書込み時において昇圧回路6-1と昇圧回路6-2のみが動作する場合には、制御回路10は、容量切替回路8-1と容量切替回路8-2にハイレベルの制御信号を出力し、容量切替回路8-3~8-nにロウレベルの制御信号を出力する。また、メモリアレイ21からの読出し時において昇圧回路6-3と昇圧回路6-4のみが動作する場合には、制御回路10は、容量切替回路8-3と容量切替回路8-4にハイレベルの制御信号を出力し、容量切替回路8-1,8-2,8-5~8-nにロウレベルの制御信号を出力する。容量切替回路図5は、容量切替回路8-1の構成を表わす図である。他の容量切替回路8-2~8-nも、これと同様である。容量切替回路8-1は、PMOSトランジスタP1と、PMOSトランジスタP2と、NMOSトランジスタN1と、NMOSトランジスタN2と、PMOSトランジスタP3と、インバータI1~I4とを備える。さらに、容量切替回路は、NMOSトランジスタN3と、PMOSトランジスタP4と、PMOSトランジスタP5と、PMOSトランジスタP6と、NNOSトランジスタN4と、NMOSトランジスタN5とを備える。この容量切替回路の特徴的な点は、PMOSトランジスタをオフするのに、ゲートに、昇圧電圧VPPを与えている点である。図5の入力ノードA1は、図4の昇圧回路6-1に接続する。図5の出力ノードBは、図4のデカップル容量素子7と接続する。図5の制御ノードS1は、図4の制御回路10から制御信号を受ける。まずは図4と図5で、昇圧回路6-1とデカップル容量素子7とが接続されるときの動作を説明する。昇圧回路6-1とデカップル容量素子7とを接続するときには、制御回路10からハイレベルの制御信号が送られてきて、制御ノードS1がハイレベルになる。制御ノードS1が、ハイレベルになると、NMOSトランジスタN1がオフとなり、NMOSトランジスタN2がオンとなり、NMOSトランジスタN3がオフとなる。その結果、PMOSトランジスタP1およびP3のゲートが接続されるノードDがロウレベルとなって、PMOSトランジスタP1およびP3がオンとなる。これにより、PMOSトランジスタP2のゲートが接続されるノードCがハイレベル昇圧電圧VPPとなって、PMOSトランジスタP2がオフとなる。さらに、NMOSトランジスタN4がオンとなり、NMOSトランジスタN5がオフとなる。その結果、PMOSトランジスタP6およびP4のゲートが接続されるノードEがロウレベルとなって、PMOSトランジスタP6およびP4がオンとなる。これにより、PMOSトランジスタP5のゲートが接続されるノードFがハイレベル昇圧電圧VPPとなって、PMOSトランジスタP5がオフとなる。以上の結果が、昇圧回路6-1とデカップル容量素子7とが接続される。次に、昇圧回路6-1とデカップル容量素子7とが切断されるときの動作を説明する。昇圧回路6-1とデカップル容量素子7と切断されるときには、制御回路10からロウレベルの制御信号が送られてきて、制御ノードS1がロウレベルになる。制御ノードS1が、ロウレベルになると、NMOSトランジスタN1がオンとなり、NMOSトランジスタN2がオフとなり、NMOSトランジスタN3がオンとなる。その結果、PMOSトランジスタP2のゲートが接続されるノードCがロウレベルとなって、PMOSトランジスタP2がオンとなる。これにより、PMOSトランジスタP1およびP3のゲートが接続されるノードDがハイレベル昇圧電圧VPPとなって、PMOSトランジスタP1およびP3がオフとなる。さらに、NMOSトランジスタN4がオフとなり、NMOSトランジスタN5がオンとなる。その結果、PMOSトランジスタP5のゲートが接続されるノードFがロウレベルとなって、PMOSトランジスタP5がオンとなる。これによって、PMOSトランジスタP6およびP4のゲートが接続されるノードEがハイレベル昇圧電圧VPPとなって、PMOSトランジスタP6およびP4がオフとなる。以上の結果が、昇圧回路6-1とデカップル容量素子7とが切断される。以上のように、本発明の実施形態によれば、容量切替回路を経てデカップル容量素子7を所望の昇圧回路に接続することができる。デカップル容量素子7と接続する昇圧回路は複数あってもよい。また、状況に合わせてデカップル素子7と接続する昇圧回路を切替えてもよい。こうすればデカップル容量素子を複数の昇圧回路で共有することができ、回路面積を削減できる。[第2の実施形態]従来の電源回路図6は、従来の電源回路の一例を表わす図である。従来では、メモリアレイが複数のメモリマット9-1~9-nを有している場合、各メモリマットが有する寄生容量の大きさの相違にかかわらず、固定のデカップル容量素子7が付加されていた。このデカップル容量素子7は、小さな寄生容量のメモリマットでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子7で、寄生容量の大きなメモリマットを立ち上げようとすると、昇圧回路6の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。第2の実施形態の電源回路図7は、第2の実施形態の電源回路を表わす図である。図7を参照して、この電源回路5-bは、外部電源を昇圧する昇圧回路6と、m個のデカップル容量素子7-1~7-mと、m個の容量切替回路8-1~8-mと、n個のマット選択回路60-1~60-nを備える。昇圧回路6の出力は、容量切替回路8-1~8-nと、マット選択回路60-1~60-nとに接続される。容量切替回路8-ii=1~mは、デカップル容量素子7-iと接続する。容量切替回路8-iは、昇圧回路6と、デカップル容量素子7-iとの間を接続または切断する。容量切替回路8-iの構成は、第1の実施形態で説明したもの図5と同様である。マット選択回路60-ii=1~nは、メモリマット9-iと接続する。マット選択回路60-iは、昇圧回路6とメモリマット9-iとの間を接続または切断する。マット選択回路60-iの構成は、容量切替回路8-iの構成と同様である。すなわち、マット選択回路60-iは、制御回路10からハイレベルの制御信号を受けたときには、昇圧回路6とメモリマット9-iとの間を接続する。マット選択回路60-iは、制御回路10からロウレベルの制御信号を受けたときには、昇圧回路6とメモリマット9-iとの間を切断する。昇圧回路6とメモリマット9-iとの間が接続されているときには、メモリマット9-iは、昇圧回路6からウェルやワード線等に与える電圧を受ける。制御回路10は通常、メモリマット9-1~9-nのうちいずれか1つのメモリマットを選択する。制御回路10は、選択したメモリマットと接続するマット選択回路にハイレベルの制御信号を出力し、選択しないメモリマットと接続する容量切替回路にロウレベルの制御信号を出力する。制御回路10は、選択したメモリマットのウェルやワード線などに存在する寄生容量に応じて、最適なデカップル容量となるようにデカップル容量素子7-1~7-nを選択する。このデカップル容量素子は、選択したメモリマットの寄生容量に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路10は、デカップル容量素子8-ii=1~mを昇圧回路に接続する場合、容量切替回路iにハイレベルの信号を出力する。デカップル容量素子iを昇圧回路に接続しない場合は、容量切替回路iにロウレベルの信号を出力すればよい。制御回路10は、寄生容量が大きなメモリマットを選択したときには、小さなデカップル容量となるようにデカップル容量素子を選択し、寄生容量が小さなメモリマットを選択したときには、大きなデカップル容量となるようにデカップル容量素子を選択する。たとえば、昇圧回路に最適な負荷容量が300pFだとすると、制御回路10は、選択したメモリマップの寄生容量が50pFの場合に、デカップル容量が250pになるようにデカップル容量素子を選択する。一方、制御回路10は、選択したメモリマップの寄生容量が100pFの場合に、デカップル容量が200pになるように、デカップル容量素子を選択する。以上のように、本実施の形態によれば、アクセス対象のメモリマットすなわち、負荷の寄生容量に応じて最適なデカップル容量を選択することによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。[第3の実施形態]従来の電源回路図8は、従来の電源回路の一例を表わす図である。従来では、外部電源電圧VCCの大きさの相違にかかわらず、固定のデカップル容量素子7が付加されていた。このデカップル容量素子7は、外部電源電圧VCCが高いときでも昇圧電圧のリップルが大きくならないよう、大きな容量のもの付加されていた。このような大きな容量のデカップル容量素子7では、外部電源電圧VCCが低くなったとき昇圧回路の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。第3の実施形態の電源回路図9は、第3の実施形態の電源回路を表わす図である。図9を参照して、この電源回路5-hは、外部電源を昇圧する昇圧回路6と、n個のデカップル容量素子7-1~7-nと、n個の容量切替回路8-1~8-nとを備える。昇圧回路6の出力は、容量切替回路8-1~8-nに接続される。容量切替回路8-ii=1~nは、デカップル容量素子7-iと接続する。容量切替回路8-iは、昇圧回路6と、デカップル容量素子7-iとの間を接続または切断する。容量切替回路8-iの構成は、第1の実施形態で説明したもの図5と同様である。昇圧回路6の能力は、昇圧回路6を駆動する外部電源電圧VCCに依存する。外部電源電圧VCCが高いと昇圧回路6の能力は高くなるため、昇圧回路6の負荷容量が同じならば昇圧電圧のリップルが大きくなる。逆に外部電源電圧VCCが低いと昇圧回路6の能力が低くなるため、リップルは小さくなるが、出力電圧が所望の電圧に達するまでの時間が長くなる。制御回路10は、外部電源電圧VCCの大きさを検知し、検知した外部電源電圧VCCの大きさに応じて、最適なデカップル容量となるようにデカップル容量素子7-1~7-nを選択する。このデカップル容量素子は、外部電源VCCの大きさに応じて複数選択してもよいし、全く選択しなくてもよい。制御回路10は、デカップル容量素子8-ii=1~nを昇圧回路に接続する場合、容量切替回路iにハイレベルの信号を出力する。デカップル容量素子iを昇圧回路に接続しない場合は、容量切替回路iにロウレベルの信号を出力すればよい。たとえば、外部電源電圧VCCが3Vのときには、制御回路は、デカップル容量が100psとなるように、デカップル容量素子7-1とデカップル容量素子7-2とを選択する。また、外部電源電圧VCCが5Vのときには、制御回路は、デカップル容量が200psとなるように、デカップル容量素子7-1とデカップル容量素子7-2とデカップル容量素子7-3とを選択する。以上のように、本実施の形態によれば、外部電源電圧VCCの大きさに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。[第3の実施形態の変形例]図10は、第3の実施形態の変形例の電源回路を表わす図である。図10に示すように、容量切替回路8-iを切替るための切替信号は、外部ピンやレジスタから直接接続するものであってもよいし、デコード回路等を経由するものであってもよい。[第4の実施形態]従来の電源回路図11は、従来の電源回路の一例を表わす図である。従来では、外部電源電圧VCCや寄生容量の大きさにかかわらず、固定のデカップル容量素子7が付加されていた。このデカップル容量素子7は、外部電源電圧VCCが高く寄生容量が小さいときでも昇圧電圧のリップルが大きくならないよう、大きな容量のものが付加されていた。このような大きな容量のデカップル容量素子では、外部電源電圧VCCが低くなったとき、あるいは寄生容量が大きくなったときに、昇圧回路6の負荷が過剰となり、立ち上がり時間が長くなるという問題がある。第4の実施形態の電源回路図12は、第4の実施形態の電源回路を表わす図である。図12を参照して、この電源回路5-dは、外部電源を昇圧する昇圧回路6と、n個のデカップル容量素子7-1~7-nと、n個の容量切替回路8-1~8-nとを備える。昇圧回路6の出力は、容量切替回路8-1~8-nに接続される。容量切替回路8-ii=1~nは、デカップル容量素子7-iと接続する。容量切替回路8-iは、昇圧回路6と、デカップル容量素子7-iとの間を接続または切断する。容量切替回路8-iの構成は、第1の実施形態で説明したもの図5と同様である。制御回路10は、検知回路11を含む。この検知回路11は、昇圧回路6による昇圧速度を検知する。具体的には、検知回路11は、昇圧回路6から出力される昇圧電圧が一定電圧に到達するまでの時間、または昇圧開始から一定時間経過後に昇圧回路6から出力される昇圧電圧の大きさを測定することによって、昇圧速度を検知する。制御回路10は、検知した昇圧速度に応じて、最適なデカップル容量となるようにデカップル容量素子7-1~7-nを選択する。検知した速度に応じて複数選択してもよいし、全く選択しなくてもよい。制御回路10は、デカップル容量素子8-ii=1~nを昇圧回路に接続する場合、容量切替回路iにハイレベルの信号を出力する。デカップル容量素子iを昇圧回路に接続しない場合は、容量切替回路iにロウレベルの信号を出力すればよい。制御回路10は、昇圧速度が予め定められた値よりも速い場合には、リップルが大きくならないように、デカップル容量を増加させる。制御回路10は、昇圧速度が予め定められた値よりも遅い場合には、立上り時間が遅くならないように、デカップル容量を減らす。以上のように、本実施の形態によれば、昇圧電圧が立ち上がるスピードに応じて最適なデカップル容量を選択することが可能である。これによって、昇圧電圧のリップルの抑制と立ち上がりの高速化の双方を適切に調整することができる。[第5の実施形態]従来の電源回路図13は、従来の電源回路の一例を表わす図である。従来では、昇圧回路6-1~6-nのデカップル容量素子7-1~7-nと外部電源電圧VCCのデカップル容量素子59とは別個のものであった。このデカップル容量素子59として、外部電源電圧VCCの揺れを抑えるのに必要な容量のものを設けていた。そのため、従来では、回路面積が大きくなるという問題があった。第5の実施形態の電源回路図14は、第5の実施形態の電源回路を表わす図である。図14を参照して、この電源回路5-eは、外部電源を昇圧するn個の昇圧回路6-1~6-nと、これらの昇圧回路6-1~6-nにそれぞれ接続されるn個のデカップル容量素子7-1~7-nと、n個の容量切替回路8-1~8-nと、外部電源ノードNDに接続されるデカップル容量素子58とを備える。昇圧回路6-ii=1~nの出力は、容量切替回路8-iに接続される。昇圧回路6-ii=1~nは、デカップル容量素子7-iと接続しているが、容量切替回路8-iを介して、外部電源ノードNDとも接続することができる。容量切替回路8-iの構成は、第1の実施形態で説明したもの図5と同様である。制御回路10は、昇圧回路6-1~6-nのうち非活性の昇圧回路すなわち、昇圧動作を実行してない昇圧回路と接続する容量切替回路にハイレベルの制御信号を出力する。制御回路10は、昇圧回路6-1~6-nのうち活性の昇圧回路すなわち、昇圧動作を実行している昇圧回路と接続する容量切替回路にロウレベルの制御信号を出力する。これによって、非活性の昇圧回路と接続しているデカップル容量素子が外部電源ノードNDと接続するので、外部電源用のデカップル容量素子58の容量を増加させることができ、レイアウト面積を削減できる。上記の制御は、フラッシュメモリの書込みや消去時には多くの昇圧回路が同時に活性化するが、読み出し状態では活性化する昇圧回路の数は少ないことを考慮したものである。読み出し時において、非活性状態にある昇圧回路と接続されるデカップル容量素子を外部電源ノードに接続することによって、外部電源のデカップル容量を増やすことができる。これにより、読み出し時に発生する電源ノイズを低減させることが可能となり、電源回路全体としてデカップル容量素子を有効活用することができる。また、本実施の形態は、読み出し時のEMIElectromagneticInterference:電磁妨害ノイズを低減したいときに有効である。フラッシュメモリは、書込み時には、工場でデータが書込まれるので、EMIノイズは問題とならないが、読み出し時のEMIノイズを低減させたいことが多い。たとえば、車両の機器に搭載されたフラッシュメモリからデータを読み出すときにEMIノイズが発生すると、それがアンテナで受信されることによって、テレビやラジオの視聴を妨害することがあるからである。[第6の実施形態]従来の電源回路図15は、従来の電源回路の一例を表わす図である。従来では、降圧回路15-ii=1、2ごとに、出力電圧の揺れや発振を抑えるために位相補償容量素子16-iが設けられていた。従来では、位相補償容量素子16-iの容量は通常数十~数百pFになるため、大きなレイアウト面積を占めるという問題がある。第6の実施形態の電源回路図16は、第6の実施形態の電源回路を表わす図である。この電源回路5-fは、降圧回路15-1~15-2と、スイッチSWと、1つの位相補償容量素子16と、抵抗素子R10とを備える。降圧回路15-1は、比較器18と、PMOSトランジスタP11と、抵抗素子R21と、抵抗素子R22とを備える。降圧回路15-2は、比較器19と、PMOSトランジスタP12と、抵抗素子R23と、抵抗素子R24とを備える。降圧回路15-1は、外部電源電圧VCCを降圧して、基準電圧Vref1の大きさに応じた降圧電圧を出力する。降圧回路15-2は、外部電源電圧VCCを降圧して、基準電圧Vref2の大きさに応じた降圧電圧を出力する。降圧回路15-1と、降圧回路15-2とは同時に活性状態となることがないものとする。たとえば、降圧回路15-1は、フラッシュメモリの書込み時と消去時に活性状態となり、降圧回路15-2は、フラッシュメモリの読出し時に活性状態となるものとする。制御回路10は、降圧回路15-1が活性状態にあるときにはすなわち、降圧動作を実行しているとき、スイッチSWを制御して、降圧回路15-1の出力と位相補償容量素子16とを接続する。降圧回路15-2が活性状態にあるときにはすなわち、降圧動作を実行しているとき、スイッチSWを制御して、降圧回路15-2の出力と位相補償容量素子16とを接続する。以上のように本実施の形態によれば、1つの位相補償容量素子を複数の降圧回路で共有するため、レイアウト面積を削減することができる。なお、降圧回路は、3個以上あってもよいが、同時に2つ以上の降圧回路が活性化されることはないものとする。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"