主表面を有する半導体基板と、前記主表面上に形成された、チャネルを有するMONOS型メモリセルと、前記主表面上に形成されたnチャネル型トランジスタと、前記主表面上に形成されたpチャネル型トランジスタとを備える半導体装置であって、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの上面に接するように窒化膜が形成されており、前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに応力を付加する、半導体装置。前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項1に記載の半導体装置。前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加し、前記MONOS型メモリセルおよび前記nチャネル型トランジスタにおける圧縮応力が、前記pチャネル型トランジスタにおける前記窒化膜の圧縮応力と比較して小さい、請求項1に記載の半導体装置。前記窒化膜は前記MONOS型メモリセルおよび前記nチャネル型トランジスタの前記チャネルに引張応力を付加する第1の窒化膜と、前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する第2の窒化膜とを有している、請求項1に記載の半導体装置。前記pチャネル型トランジスタにはゲート電極を有しており、前記pチャネル型トランジスタにおける前記チャネルが形成される領域には、不純物領域が形成されており、前記pチャネル型トランジスタにおける前記ゲート電極にはn型の不純物が含まれる、請求項1~4のいずれかに記載の半導体装置。前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタにはゲート電極を有しており、前記MONOS型メモリセルおよび前記nチャネル型トランジスタの前記ゲート電極の側壁に接するように、側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に積層されており、前記pチャネル型トランジスタの前記ゲート電極の側壁面上には、側壁シリコン酸化膜が形成されている、請求項1~4のいずれかに記載の半導体装置。前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタにはゲート電極を有しており、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記ゲート電極の側壁に接するように、側壁シリコン酸化膜が形成されており、前記MONOS型メモリセルおよび前記nチャネル型トランジスタにおける前記側壁シリコン酸化膜の厚みは10nm以下である、請求項1~4のいずれかに記載の半導体装置。前記MONOS型メモリセルの前記ゲート電極にはコントロールゲート電極およびメモリゲート電極が含まれており、前記メモリゲート電極と前記半導体基板との間には前記MONOS型メモリセルに電荷を蓄積する窒化物絶縁体層が形成されており、前記窒化物絶縁体層は、前記メモリゲート電極と前記半導体基板との間の領域から、前記コントロールゲート電極と前記メモリゲート電極とに挟まれた領域に連なるように延び、前記コントロールゲート電極と前記メモリゲート電極とに挟まれた領域における前記窒化物絶縁体層の最上部は、前記メモリゲート電極の最上面よりも低く、前記メモリゲート電極の最下面よりも高い、請求項7に記載の半導体装置。前記pチャネル型トランジスタにおける前記チャネルが形成される領域には、不純物領域が形成されており、前記pチャネル型トランジスタにおける前記ゲート電極にはn型の不純物が含まれる、請求項6~8のいずれかに記載の半導体装置。主表面を有する半導体基板を準備する工程と、前記主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとを形成する工程とを備える半導体装置の製造方法であって、前記半導体装置の製造方法は、前記MONOS型メモリセルに電荷を蓄積する窒化物絶縁体層を形成する工程と、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタを構成するゲート電極を形成する工程と、前記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程と、前記MONOS型メモリセルが形成される領域における前記窒化物絶縁体層の上面に接するように保護膜を形成する工程と、前記保護膜が形成された状態で前記pチャネル型トランジスタが形成される領域の前記側壁シリコン窒化膜を除去する工程と、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜を形成する工程とを有する、半導体装置の製造方法。前記保護膜は、前記MONOS型メモリセルおよび前記nチャネル型トランジスタが形成される領域の上面に形成される、請求項10に記載の半導体装置の製造方法。前記MONOS型メモリセルおよび前記nチャネル型トランジスタが形成される領域の上面に形成される前記窒化膜は前記MONOS型メモリセルおよび前記nチャネル型トランジスタの前記チャネルに引張応力を付加し、前記pチャネル型トランジスタが形成される領域の上面に形成される前記窒化膜は前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項10または11に記載の半導体装置の製造方法。前記窒化膜は、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項10または11に記載の半導体装置の製造方法。前記保護膜はレジスト膜である、請求項10~13のいずれかに記載の半導体装置の製造方法。前記pチャネル型トランジスタにおける前記チャネルが形成される領域に、不純物領域を形成する工程をさらに有しており、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタにおける前記ゲート電極はn型の不純物を含むように形成される、請求項10~14のいずれかに記載の半導体装置の製造方法。しかしながら、上記のSPTを適用するために、FMONOSメモリセルのゲート電極に形成される側壁絶縁膜を除去しようとすれば、同時にFMONOSメモリセルを構成する窒化膜窒化物絶縁体層が除去されてしまう問題がある。具体的には、FMONOSメモリセルを駆動するために電荷を蓄積するシリコン窒化膜が、FMONOSメモリセルのゲート電極に形成されるシリコン窒化膜を除去する際に同時に除去される可能性がある。FMONOSメモリセルの電荷を蓄積するシリコン窒化膜は、通常ゲート電極の側方および下方の双方に配置される。このうち、ゲート電極の側方に配置される当該シリコン窒化膜が除去されても、FMONOSメモリセルの機能上の影響は少ないが、ゲート電極の下方に配置される当該シリコン窒化膜が除去されれば、FMONOSメモリセルとしての機能が得られなくなる可能性がある。すなわち、たとえばウェットエッチングにおいてシリコン窒化膜は上方から順に除去されるため、先にゲート電極の側方の窒化膜が除去され、その後ゲート電極の下方の窒化膜が除去される。ここでウェットエッチングにおけるエッチングレートが速い場合には、側方および下方のすべての窒化膜が除去されてしまう。このためゲート電極の下方の窒化膜が除去されれば、FMONOSメモリセルとしての機能が損なわれる。本発明は、以上の問題に鑑みなされたものである。その目的は、FMONOSメモリセルとCMOSトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにFMONOSメモリセルとしての機能を確保する半導体装置およびその製造方法を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、チャネルを有するMONOS型メモリセルと、主表面上に形成されたnチャネル型トランジスタと、主表面上に形成されたpチャネル型トランジスタとを備える半導体装置である。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタの上面に接するように窒化膜が形成されている。上記窒化膜はMONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタのチャネルに応力を付加する。本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。まず主表面を有する半導体基板が準備される。上記主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとが形成される。上記半導体装置の製造方法においては、まずMONOS型メモリセルに電荷を蓄積する窒化物絶縁体層が形成される。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタを構成するゲート電極が形成される。上記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に形成される。上記MONOS型メモリセルが形成される領域における窒化物半導体層の上面に接するように保護膜が形成される。上記保護膜が形成された状態でpチャネル型トランジスタが形成される領域の側壁シリコン窒化膜が除去される。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜が形成される。本実施例によれば、MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタのすべての上面に、上記すべてのチャネルに応力を付加する窒化膜が形成される。このため、MONOS型メモリセルのオンオフ比を向上するとともに、nチャネル型およびpチャネル型トランジスタの駆動電流を増加し、当該半導体装置全体の機能を向上することができる。本実施例の製造方法によれば、MONOS型メモリセルを構成する窒化物半導体層の上面が保護膜で覆われた状態で、pチャネル型トランジスタの側壁シリコン窒化膜が除去される。このためpチャネル型トランジスタの側壁シリコン窒化膜の除去時に併せて当該窒化物半導体層が除去される不具合の発生を抑制することができる。またMONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタのすべての上面に、上記すべてのチャネルに応力を付加する窒化膜が形成される。このため上記すべてのメモリセルおよびトランジスタの機能を確保するとともに、nチャネル型およびpチャネル型トランジスタの駆動電流を増加し、MONOS型メモリセルのオンオフ比を向上することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1図1を参照して、本実施の形態の半導体装置DVは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板SUBの主表面上に複数種類の回路が形成されている。一例として、半導体装置DVを構成する回路として、信号入出力回路、DA-ADコンバータ、電源回路、CPU、Flashメモリ、およびSRAMStaticRandomAccessMemoryが挙げられる。半導体装置DVを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置DVの外部に配置される回路との電気信号の入出力などがなされる。DA-ADコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置DVの駆動に必要な電力の供給や、当該電力の制御がなされる。CPUでは論理回路による論理演算が行なわれる。またFlashメモリやSRAMではデータの格納が行なわれる。これらのうち、特にFlashメモリを構成する半導体素子としてはたとえばFMONOSメモリセルが用いられ、CPUを構成する半導体素子としてはたとえばnチャネル型MOSトランジスタおよびpチャネル型MOSトランジスタ、またはこれらを組み合わせたCMOSトランジスタが用いられる。図2を参照して、たとえば図1のFlashメモリが形成される領域において、MONOSFMONOS型メモリセルが形成される領域をFMONOS領域と表わす。またたとえば図1のCPUが形成される領域において、nチャネル型MOSトランジスタnチャネル型トランジスタが形成される領域をNMOS領域、pチャネル型MOSトランジスタpチャネル型トランジスタが形成される領域をPMOS領域と表わす。図2を参照して、本実施の形態の半導体装置は、FMONOS領域と、NMOS領域と、PMOS領域とを有している。これらの領域のそれぞれはたとえばp型不純物を有する半導体基板SUBに設けられており、たとえばトレンチ分離構造SIよりなる素子分離構造により互いに分離されている。図2を参照して、FMONOS領域にはFMONOSMONOS型メモリセルが形成されており、NMOS領域にはNMOSnチャネル型トランジスタが形成されている。またPMOS領域にはPMOSpチャネル型トランジスタが形成されている。PMOSは、p型の半導体基板SUBの表面に形成されるn型ウェル領域NWL内の主表面に形成される。図2において図示されないが、FMONOSおよびNMOSは半導体基板SUBの表面に形成されるp型ウェル領域内の主表面に形成されることが好ましい。ここでFMONOSはnチャネル型のメモリセルであり、NMOSはnチャネル型のトランジスタである。FMONOSは、1対のソース/ドレイン領域としてのn型不純物領域NRおよび低濃度n型不純物領域NNRと、ゲート絶縁膜GIと、コントロールゲート電極CGとを有している。ゲート絶縁膜GIとコントロールゲート電極CGとの積層構造は、FMONOSのメモリセルを選択するためのコントロールゲート部として用いられる。またコントロールゲート電極CGに隣接するように、シリコン酸化膜O1、シリコン窒化膜N窒化物絶縁体層、シリコン酸化膜O2がこの順に積層された積層絶縁膜と、当該積層絶縁膜の上面に接するメモリゲート電極MGとが形成されている。上記積層絶縁膜とメモリゲート電極MGとの積層構造は、FMONOSにデータを記憶させるためのメモリゲート部として用いられる。積層絶縁膜のうち特にシリコン窒化膜Nが、FMONOSにデータとしての電荷を蓄積する機能を有している。メモリゲート部の積層絶縁膜は、シリコン酸化膜O1が半導体基板SUBの主表面に接するように形成され、シリコン窒化膜N、シリコン酸化膜O2がシリコン酸化膜O1の上に積層されるように形成される。シリコン酸化膜O1、シリコン窒化膜Nおよびシリコン酸化膜O2は、いずれもメモリゲート電極MGと半導体基板SUBとの間に挟まれ、半導体基板SUBの主表面に沿うように延びる領域から、コントロールゲート電極CGとメモリゲート電極MGとに挟まれ、図の上下方向に延びる領域に連なるように延びている。以上のようにFMONOSにはコントロールゲート部とメモリゲート部とを有している。コントロールゲート部が当該FMONOSを選択するためのトランジスタとして機能し、メモリゲート部が当該FMONOSに情報を記憶するためのメモリとして機能する。したがってFMONOSはMOSトランジスタと不揮発性メモリとの両方の機能を有する。FMONOSにおいては、コントロールゲート部とメモリゲート部とを合わせた全体の領域の外側の側壁に接するように、側壁シリコン酸化膜SWIおよび側壁シリコン窒化膜SWNがこの順に積層されている。側壁シリコン酸化膜SWIおよび側壁シリコン窒化膜SWNは、半導体基板SUBの主表面と、コントロールゲート電極CGおよびメモリゲート電極MGの側面との双方を覆うように形成される。NMOSは、1対のソース/ドレイン領域としてのn型不純物領域NRおよび低濃度n型不純物領域NNRと、ゲート絶縁膜GIと、n型ゲート電極NGとを有している。n型ゲート電極NGはたとえばn型の不純物を含む多結晶シリコンからなることが好ましい。NMOSにおいては、ゲート絶縁膜GIとn型ゲート電極NGとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜SWIおよび側壁シリコン窒化膜SWNがこの順に積層されている。側壁シリコン酸化膜SWIおよび側壁シリコン窒化膜SWNは、半導体基板SUBの主表面と、n型ゲート電極NGの側面との双方を覆うように形成される。PMOSは、1対のソース/ドレイン領域としてのp型不純物領域PRおよび低濃度p型不純物領域PPRと、ゲート絶縁膜GIと、p型ゲート電極PGとを有している。p型ゲート電極PGはたとえばp型の不純物を含む多結晶シリコンからなることが好ましい。PMOSにおいては、ゲート絶縁膜GIとp型ゲート電極PGとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜SWIが形成されている。側壁シリコン酸化膜SWIは、半導体基板SUBの主表面と、p型ゲート電極PGの側面との双方を覆うように形成される。FMONOS、NMOSおよびPMOSのいずれも、半導体基板SUBの主表面近傍であってゲート絶縁膜GIの直下の領域は、電界効果によりチャネルが形成されるチャネル領域である。FMONOS、NMOSおよびPMOSの上面に接するように窒化膜たとえばシリコン窒化膜が形成されている。具体的には、FMONOSおよびNMOSの上面に接するように窒化膜CS1が形成されており、PMOSの上面に接するように窒化膜CS2が形成されている。具体的には、窒化膜CS1はFMONOSとNMOSのゲート電極の上面、n型不純物領域NRの上面、側壁シリコン酸化膜SWIの上面、ならびに側壁シリコン窒化膜SWNの上面および側面に接するように形成されている。さらに窒化膜CS1はFMONOSとNMOSに挟まれた領域における半導体基板SUBの上面を覆うように形成されている。窒化膜CS2はPMOSのゲート電極の上面、p型不純物領域PRの上面、側壁シリコン酸化膜SWIの上面、ならびに側壁シリコン窒化膜SWNの上面および側面に接するように形成されている。窒化膜CS1および窒化膜CS2はいずれもSPTにより、FMONOS、NMOSおよびPMOSのチャネル領域に応力を付加する、いわゆるコンタクトエッチストッパ膜である。具体的には、窒化膜CS1はFMONOSおよびNMOSのチャネル領域に引張応力を付加し、窒化膜CS2はPMOSのチャネル領域に圧縮応力を付加する。ここで窒化膜CS1、CS2が付加する引張または圧縮応力は、1GPa以上であることが好ましい。窒化膜CS1、CS2に引張または圧縮応力が生じていること、およびその応力の大きさや方向については、顕微ラマン分光により計測することができる。また窒化膜CS1の上面に接するように、窒化膜CS1、CS2とのエッチング選択比が高い絶縁膜SIIが形成されている。FMONOS、NMOSおよびPMOSはいずれも、ソース/ドレイン領域およびゲート電極の上面にシリサイドSCが形成されていることが好ましい。シリサイドSCは、n型不純物領域NRやゲート電極の表面など、シリコンが露出した領域から、当該表面に交差する方向に一定の深さ分の領域において、当該シリコンがたとえばコバルトCo、ニッケルNiと反応して形成されるものである。次に、図2に示す本実施の形態の半導体装置の製造方法について、図3~図16を用いて説明する。図3を参照して、まずたとえばp型不純物を含むシリコン単結晶からなる半導体基板SUBが準備される。次に半導体基板SUBの主表面をFMONOS領域、NMOS領域およびPMOS領域のそれぞれに分けるためのトレンチ分離構造SIが形成される。具体的には図示されないが、まず半導体基板SUBの一方上側の主表面上に、たとえばシリコン酸化膜からなるパッド酸化膜と、シリコン窒化膜とが順に形成される。次に、通常の写真製版技術およびエッチング技術により、トレンチ分離構造SIが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板SUBの一部が除去される。この処理によりトレンチ分離構造SIが形成される領域における半導体基板SUBの一部には溝が形成される。次に半導体基板SUBの主表面および上記の溝を覆うように、たとえばCVDChemicalVaporDeposition法により、シリコン酸化膜が堆積される。このシリコン酸化膜が上記の溝を充填することにより、トレンチ分離構造SIが形成される。トレンチ分離構造SIが形成された後、半導体基板SUBの主表面上のパッド酸化膜を残して、たとえばウェットエッチング技術により、シリコン窒化膜およびシリコン酸化膜が除去される。次に、通常の写真製版技術を用いたパターニングがなされる。具体的には、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、p型ウェル領域PWLを形成する領域FMONOS領域およびNMOS領域における半導体基板SUBの内部に、ボロンBなどのp型不純物のイオンが注入される。同様に、n型ウェル領域NWLを形成する領域PMOS領域における半導体基板SUBの内部には、砒素AsやリンPなどのn型不純物のイオンが注入される。たとえば第1段階として、ボロンなどのp型不純物が数kev以上数百keV以下、具体的には10keV以上500keV以下のエネルギで、平面視において1×1011cm2以上5×1013cm2以下の照射密度で注入されることが好ましい。次に第2段階として、砒素やリンなどのn型不純物が、数keV以上数百keV以下、具体的には10keV以上500keV以下のエネルギで、平面視において1×1011cm2以上5×1013cm2以下の照射密度で注入されることが好ましい。なお、特にNMOS領域およびPMOS領域においては、p型ウェル領域PWLおよびn型ウェル領域NWLが形成された後にさらに追加の、上記と同様の注入技術チャネル注入により不純物のイオンが注入されてもよい。図3においてはp型不純物の注入は点線の矢印で、n型不純物の注入は実線の矢印で示している。また実際には上記のようにp型不純物の注入とn型不純物の注入とは別のタイミングで行なわれるが、図3においてはこれらをまとめて示している。なお図4以降においては、p型ウェル領域PWLの図示は省略される。図4を参照して、上記のパッド酸化膜が除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜GIが半導体基板SUBの主表面およびトレンチ分離構造SIの上面を覆うように形成される。ゲート絶縁膜GIの厚みは0.5nm以上15nm以下であることが好ましい。ゲート絶縁膜GI上に、たとえばCVD法により、多結晶シリコンGの薄膜が形成される。ここで形成される多結晶シリコンGの厚みはたとえば10nm以上300nm以下であることが好ましい。次に、FMONOS領域に開口を有するレジストパターンPHRが形成された後、通常の写真製版技術により、FMONOS領域における多結晶シリコンGの内部に、砒素やリンなどのn型不純物のイオンが注入される。図5を参照して、通常の写真製版技術およびエッチング技術により、FMONOS領域における多結晶シリコンGおよびゲート絶縁膜GIがパターニングされる。これにより、FMONOSのコントロールゲート電極CGおよびその下面に接するゲート絶縁膜GIが形成される。図6を参照して、半導体基板SUB、コントロールゲート電極CGおよび多結晶シリコンGを覆うように、FMONOSの積層絶縁膜を形成するためのシリコン酸化膜O1、シリコン窒化膜N、シリコン酸化膜O2がこの順に形成される。具体的には、厚みが1nm以上10nm以下であるシリコン酸化膜O1がたとえば熱酸化法により形成された後、シリコン酸化膜O1の上面に接するように厚みが1nm以上10nm以下であるシリコン窒化膜NがCVD法により形成される。その後、シリコン窒化膜Nの上面に接するように、厚みが1nm以上10nm以下であるシリコン酸化膜O2がたとえばCVD法により形成される。さらにシリコン酸化膜O2の上面に接するように、たとえばCVD法により、厚みが10nm以上100nm以下である多結晶シリコンGの薄膜が形成される。図7を参照して、通常の写真製版技術およびエッチング技術により、FMONOS領域における図6の工程において形成された各薄膜が、図7のように積層絶縁膜としてのシリコン酸化膜O1、シリコン窒化膜N、シリコン酸化膜O2、および多結晶シリコンGがエッチングされたメモリゲート電極MGのパターンとして形成される。以上によりFMONOSのメモリゲート部が形成される。次に、NMOSおよびPNOS領域に開口を有するレジストパターンPHRが形成される。その後、通常の写真製版技術により、NMOS領域における多結晶シリコンGの内部に、砒素やリンなどのn型不純物のイオンが注入され、PMOS領域における多結晶シリコンGの内部に、ボロンなどのp型不純物のイオンが注入される。図8を参照して、まず通常の写真製版技術およびエッチング技術により、NMOSおよびPMOS領域における多結晶シリコンGおよびゲート絶縁膜GIがパターニングされる。これにより、NMOSを構成するn型ゲート電極NGおよびゲート絶縁膜GI、ならびにPMOSを構成するPMOSのp型ゲート電極PGおよびゲート絶縁膜GIが形成される。次に、通常の注入技術により、FMONOS領域における半導体基板SUBの主表面にソース/ドレイン領域の一部を形成するための低濃度n型不純物領域NNRが形成される。このとき、たとえば砒素などのn型不純物のイオンが数keV以上数十keV以下、すなわち1keV以上50keV以下のエネルギで、平面視において1×1013cm2以上5×1015cm2以下の照射密度で注入されることが好ましい。図9を参照して、通常の注入技術により、NMOS領域における半導体基板SUBの主表面にソース/ドレイン領域の一部を形成するための低濃度n型不純物領域NNRが形成される。このとき、たとえば砒素などのn型不純物のイオンが数keV以上数十keV以下、すなわち1keV以上50keV以下のエネルギで、平面視において1×1014cm2以上5×1014cm2以下の照射密度で注入されることが好ましい。同様にPMOS領域における半導体基板SUBの主表面にソース/ドレイン領域を形成するための低濃度p型不純物領域PPRが形成される。このとき、たとえばフッ化ボロンBF2などのp型不純物の分子が数keV以上数十keV以下、すなわち1keV以上50keV以下のエネルギで、平面視において1×1014cm2以上5×1014cm2以下の照射密度で注入されることが好ましい。図10を参照して、FMONOS領域、NMOS領域およびPMOS領域に形成されたゲート電極の積層構造の側壁面および上面を覆うように、半導体基板SUBの主表面上には側壁シリコン酸化膜SWIを形成するためのシリコン酸化膜、および側壁シリコン窒化膜SWNを形成するためのシリコン窒化膜SWNがこの順に積層される。具体的には側壁シリコン酸化膜SWIを形成するためのシリコン酸化膜が、たとえばCVD法または熱酸化法により、厚みが1nm以上10nm以下となるように形成された後、側壁シリコン窒化膜SWNを形成するためのシリコン窒化膜が、たとえばCVD法により、厚みが5nm以上50nm以下となるように形成される。図11を参照して、通常の写真製版技術およびエッチング技術により、図10の工程において形成されたシリコン酸化膜およびシリコン窒化膜がパターニングされ、側壁シリコン酸化膜SWIおよび側壁シリコン窒化膜SWNが形成される。図12を参照して、通常の注入技術により、FMONOS領域およびNMOS領域における半導体基板SUBの主表面にソース/ドレイン領域の一部を形成するためのn型不純物領域NRが形成される。このとき、たとえば砒素などのn型不純物のイオンが数十keV、すなわち10keV以上50keV以下のエネルギで、平面視において1×1015cm2以上5×1015cm2以下の照射密度で注入されることが好ましい。また通常の注入技術により、PMOS領域における半導体基板SUBの主表面にソース/ドレイン領域の一部を形成するためのp型不純物領域PRが形成される。このとき、たとえばフッ化ボロンなどのn型不純物の分子が数十keV、すなわち10keV以上50keV以下のエネルギで、平面視において1×1015cm2以上5×1015cm2以下の照射密度で注入されることが好ましい。次にゲート電極CG、MG、NG、PGの上面、ならびにn型不純物領域NRおよびp型不純物領域PRの上面上にシリサイドSCが形成される。具体的には、まず図12に示す各領域の上面を覆うように、図示しない金属膜が形成される。この金属膜は、たとえばコバルトCoが数nm以上数十nm以下で堆積されることにより形成される。また上記コバルトの代わりに、たとえばニッケルNiが形成されてもよい。このような金属膜の積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。次に、当該半導体基板SUBが数百°Cの温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとn型不純物領域NRなどを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応してシリサイドSCが形成される。その後、シリサイド化がなされなかった金属膜が、たとえばウェットエッチングなどの処理により除去される。図13を参照して、FMONOS、NMOSおよびPMOSを形成する領域を覆うように、半導体基板SUBの主表面上にシリコン窒化膜CS1が形成される。このシリコン窒化膜CS1は、CVD法により、FMONOS、NMOSおよびPMOSを形成する領域の上面に接するように形成される。シリコン窒化膜CS1は引張応力を有しており、形成されるFMONOSおよびNMOSのチャネル領域に引張応力を付加するように形成される。シリコン窒化膜CS1の厚みは10nm以上100nm以下であることが好ましい。次にシリコン窒化膜CS1を覆うように、シリコン窒化膜CS1、CS2とのエッチング選択比が高い材料からなる絶縁膜SIIが形成される。絶縁膜SIIとしてはたとえば厚みが2nm以上10nm以下のTEOSテトラエトキシシランの薄膜が、たとえばCVD法により形成される。なお絶縁膜SIIとしてはTEOSの薄膜の代わりに、たとえば上記と同様の厚みを有するシリコン酸化膜が、CVD法により形成されてもよい。図14を参照して、まず通常の写真製版技術を用いたパターニングがなされる。具体的には、PMOS領域に開口を有するFMONOSおよびNMOS領域の上面を覆うレジスト膜のパターンPHR保護膜が形成される。当該レジストパターンPHRをマスクとして、通常のエッチング技術により、PMOSを形成する領域における絶縁膜SII、シリコン窒化膜CS1および側壁シリコン窒化膜SWNが除去される。すなわちここでは、シリコン窒化膜CS1、絶縁膜SIIおよび保護膜としてのレジストパターンPHRがFMONOS領域のシリコン窒化膜Nの上面を覆った状態で、PMOS領域における側壁シリコン窒化膜SWNが除去される。したがってFMONOS領域およびNMOS領域における側壁シリコン窒化膜SWNは維持される。PMOSを形成する領域における側壁シリコン窒化膜SWNを除去することにより、後に形成される、PMOSのチャネル領域に圧縮応力を付加するシリコン窒化膜CS2とチャネル領域との距離をより短くすることができる。このため、シリコン窒化膜CS2がPMOSのチャネル領域に圧縮応力をより効率的に付加することができる。図15を参照して、図14の工程におけるレジストパターンPHRが除去された後、FMONOS、NMOSおよびPMOSを形成する領域を覆うように、半導体基板SUBの主表面上にシリコン窒化膜CS2が形成される。このシリコン窒化膜CS2は、CVD法により、FMONOS、NMOSおよびPMOSを形成する領域の上面に接するように形成される。シリコン窒化膜CS2は圧縮応力を有しており、形成されるPMOSのチャネル領域に圧縮応力を付加するように形成される。シリコン窒化膜CS2の厚みは10nm以上100nm以下であることが好ましい。図16を参照して、まず通常の写真製版技術を用いたパターニングがなされる。具体的には、FMONOSおよびNMOS領域に開口を有するレジストパターンPHRが形成される。当該レジストパターンPHRをマスクとして、通常のエッチング技術により、FMONOSおよびNMOSを形成する領域におけるシリコン窒化膜CS2が除去される。したがってPMOSを形成する領域においては、シリコン窒化膜CS2が残存する。この処理において絶縁膜SIIはシリコン窒化膜とのエッチング選択比が高いため、FMONOSおよびNMOSを形成する領域において、その下面に接するシリコン窒化膜CS1がエッチングされることを抑制するためのストッパとして機能する。したがってFMONOSおよびNMOSを形成する領域においては、シリコン窒化膜CS1および絶縁膜SIIが残存する。この後、レジストパターンPHRを除去することにより、図2に示すように、FMONOSおよびNMOSの上面に接するようにそれぞれのチャネルに引張応力を付加するシリコン窒化膜CS1が、PMOSの上面に接するようにはチャネルに圧縮応力を付加するシリコン窒化膜CS2が、それぞれ形成された半導体装置が形成される。次に、本実施の形態の比較例としての製造方法である図17~図18を参照しながら、本実施の形態の作用効果について説明する。図17を参照して、本実施の形態の比較例においては、図2と同様にFMONOS、NMOSおよびPMOSを有する半導体装置の製造方法として、図3~図12の各工程の後に、FMONOS、NMOSおよびPMOS領域のすべての側壁シリコン窒化膜SWNがたとえば通常のウェットエッチング技術により除去される。このとき側壁シリコン窒化膜SWNと同時に、FMONOSのメモリゲート部を構成し、電荷を蓄積するためのシリコン窒化膜Nが上方から除去されることがある。これは側壁シリコン窒化膜SWNとシリコン窒化膜Nとのエッチング選択比が低いためである。すなわちメモリゲート部の積層絶縁膜を構成するシリコン酸化膜O1およびシリコン酸化膜O2に挟まれたシリコン窒化膜Nが欠落した状態となる。この状態で後工程として本実施の形態と同様にシリコン窒化膜CS1、CS2を形成することにより、図18に示す態様の半導体装置が形成される。コントロールゲート電極CGとメモリゲート電極MGとの間に挟まれた領域におけるシリコン窒化膜Nが除去されても、FMONOSの機能上の影響は小さい。しかし当該シリコン窒化膜Nはコントロールゲート電極CGとメモリゲート電極MGとの間に挟まれた領域から、メモリゲート電極MGと半導体基板SUBとの間の領域に連なる形状を有している。このため特にシリコン窒化膜Nがエッチングされる速度が速い場合には、コントロールゲート電極CGとメモリゲート電極MGとの間に挟まれた領域におけるシリコン窒化膜Nのみならず、メモリゲート電極MGと半導体基板SUBとの間の領域におけるシリコン窒化膜Nも除去される。このような状態になればFMONOSとして電荷を蓄積する機能が損なわれる。そこで本実施の形態においては、FMONOS領域の特に積層絶縁膜を構成するシリコン窒化膜Nの上面に接するシリコン窒化膜CS1などの上に、保護膜としてのレジストパターンPHRが形成された状態で、PMOS領域に形成される側壁シリコン窒化膜SWNが除去される。このようにすれば、PMOS領域の側壁シリコン窒化膜SWNと併せてシリコン窒化膜Nが除去される不具合の発生を抑制することができ、形成されるFMONOSの情報を記憶する機能を確保することができる。また本実施の形態においては、nチャネル型のトランジスタであるNMOSにはチャネルに引張応力を付加するシリコン窒化膜CS1を、pチャネル型のトランジスタであるPMOSにはチャネルに圧縮応力を付加するシリコン窒化膜CS2を、それぞれ形成することにより、当該半導体装置の電流駆動能力をさらに高めることができる。またMONOS型メモリセルであるFMONOSにチャネルに引張応力を付加するシリコン窒化膜CS1を形成することにより、当該メモリセルのオンオフ比をより高めることができる。なお本実施の形態においては、PMOSについては側壁シリコン窒化膜SWNを除去することにより、シリコン窒化膜CS2とチャネル領域との距離をより短くしているのに対し、NMOSについては側壁シリコン窒化膜SWNを維持している。もともとNMOSにおいて、SPTによる電流駆動能力の改善効果は10以内と小さいため、このようにNMOSには側壁シリコン窒化膜SWNが残っていても、問題はない。実施の形態2本実施の形態は、実施の形態1と比較して、コンタクトエッチストッパ膜の構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図19を用いて説明する。図19を参照して、本実施の形態の半導体装置は、図2に示す実施の形態1の半導体装置と比較して、PMOS領域のみならず、FMONOS、NMOSおよびPMOS領域のすべてにおいて、チャネル領域に圧縮応力を付加するシリコン窒化膜CS2が形成されている点において異なっている。具体的にはFMONOSおよびNMOS領域においては図2の半導体装置におけるシリコン窒化膜CS1および絶縁膜SIIは形成されておらず、これらの代わりにシリコン窒化膜CS2が形成されている。なお本実施の形態においては、FMONOSおよびNMOS領域におけるシリコン窒化膜CS2にはゲルマニウムGeやシリコンなどのイオンが注入されることが好ましい。このようにすれば、nチャネル型であるFMONOSおよびNMOS領域におけるシリコン窒化膜CS2が、チャネル領域に付加する圧縮応力を緩和することができる。すなわち本実施の形態においては、FMONOSおよびNMOS領域におけるシリコン窒化膜CS2がチャネル領域に付加する圧縮応力が、PMOS領域におけるシリコン窒化膜CS2がチャネル領域に付加する圧縮応力と比較して小さいことが好ましい。図19の半導体装置は以上の点においてのみ図2の半導体装置と異なっており、他の点については図2の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、図19に示す本実施の形態の半導体装置の製造方法について、図20を用いて説明する。図20を参照して、本実施の形態における半導体装置の製造方法は、図3~図12と同様の工程の後に、図14の工程と同様に、PMOS領域に開口を有するFMONOSおよびNMOS領域の上面を覆うレジスト膜のパターンPHR保護膜が形成される。当該レジストパターンPHRをマスクとして、通常のエッチング技術により、PMOSを形成する領域における側壁シリコン窒化膜SWNが除去される。すなわちここでは、保護膜としてのレジストパターンPHRがFMONOS領域のシリコン窒化膜Nの上面を覆った状態で、PMOS領域における側壁シリコン窒化膜SWNが除去される。したがってFMONOS領域およびNMOS領域における側壁シリコン窒化膜SWNは維持される。図20の工程におけるレジストパターンPHRが除去された後、FMONOS、NMOSおよびPMOSを形成する領域を覆うように、図15の工程と同様に半導体基板SUBの主表面上にシリコン窒化膜CS2が形成される。このようにして図19に示す半導体装置が形成される。なお図示しないが、たとえば通常の注入技術を用いて、FMONOSおよびNMOS領域に形成されるシリコン窒化膜CS2に、ゲルマニウムやシリコンなどのイオンを注入してもよい。次に、本実施の形態の作用効果について説明する。本実施の形態においても、実施の形態1と同様に、PMOS領域には圧縮応力を付加することが可能なシリコン窒化膜CS2が形成される。このためPMOSの電流駆動能力をさらに高めることができる。またPMOSに側壁シリコン窒化膜SWNが形成されないため、圧縮応力を付加するシリコン窒化膜CS2とチャネル領域との距離をより短くすることができる。このため、シリコン窒化膜CS2がPMOSのチャネル領域に圧縮応力をより効率的に付加することができる。本実施の形態において、図20に示す工程において形成される保護膜としてのレジストパターンPHRは、シリコン窒化膜Nに加えて、FMONOSおよびNMOS領域の側壁シリコン窒化膜SWNがエッチングされることを抑制する効果を有する。このため側壁シリコン窒化膜SWNにより、FMONOSおよびNMOSにおけるシリコン窒化膜CS2とチャネル領域との距離を、より長くすることができる。FMONOSおよびNMOSはnチャネル型のメモリセルトランジスタであるため、チャネル領域に引張応力を加えることにより電流駆動能力が高められる。したがって側壁シリコン窒化膜SWNによりFMONOSおよびNMOSにおけるシリコン窒化膜CS2とチャネル領域との距離が長くなれば、シリコン窒化膜CS2がチャネル領域に付加する圧縮応力をより小さくし、電流駆動能力の低下を抑制することができる。なお本実施の形態のようにFMONOS、NMOSおよびPMOS領域のすべての領域においてシリコン窒化膜CS2を形成することにより、実施の形態1のようにシリコン窒化膜CS1およびCS2が別工程で形成される場合に比べて工程を簡素にすることができる。本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態3本実施の形態は、実施の形態1と比較して、PMOSの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図21を用いて説明する。図21を参照して、本実施の形態においては、PMOSにおけるソース領域とドレイン領域とに挟まれたチャネル領域に、p型の不純物領域としてのいわゆる埋め込みチャネルECが形成されている。また本実施の形態においては、PMOSを構成するゲート電極がn型の不純物を含む多結晶シリコンからなるn型ゲート電極NGとなっている。図21の半導体装置は以上の点においてのみ図2の半導体装置と異なっており、他の点については図2の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、図21に示す本実施の形態の半導体装置の製造方法について、図22~図25を用いて説明する。図22を参照して、本実施の形態における半導体装置の製造方法は、図3と同様の工程の後に、通常の注入技術により、n型ウェル領域NWL内の半導体基板SUBの表面の一部に、ボロンなどのp型不純物のイオンが注入され、p型の不純物領域が形成される。具体的には、n型ウェル領域NWL内の半導体基板SUBの表面のうち、後に形成されるソースとドレインとに挟まれた領域チャネル領域が形成される領域において、p型不純物を含む埋め込みチャネルECが形成される。図23を参照して、図22の工程の後、図4~図6と同様の工程がなされ、図7の工程と同様にコントロール部およびメモリゲート部が形成される。その後に、NMOSおよびPNOS領域に開口を有するレジストパターンPHRが形成され、その後、通常の写真製版技術により、NMOSおよびPMOS領域における多結晶シリコンGの内部に、砒素やリンなどのn型不純物のイオンが注入される。図24を参照して、図23の工程の後、図8の工程と同様に、NMOSおよびPMOS領域における多結晶シリコンGおよびゲート絶縁膜GIがパターニングされる。これにより、NMOSを構成するn型ゲート電極NGおよびゲート絶縁膜GI、ならびにPMOSを構成するPMOSのn型ゲート電極NGおよびゲート絶縁膜GIが形成される。図25を参照して、図24の工程の後、図9の工程と同様の処理がなされる。これにより、PMOS領域に形成される1対の低濃度p型不純物領域PPRに挟まれた領域には埋め込みチャネルECが配置された態様となる。以後、図10~図16の工程と同様の処理がなされることにより、図21に示す半導体装置が形成される。次に、本実施の形態の作用効果について説明する。本実施の形態においては、実施の形態1における作用効果に加えて、PMOSをn型ゲート電極NGにすることにより、p型ゲート電極を形成するp型の不純物を注入するために用いるマスクが不要となる。したがってマスクの製造コストを削減することができる。また本実施の形態における埋め込みチャネルECを有する構成を、本明細書中の他の各実施の形態に適用してもよい。本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態4本実施の形態は、実施の形態1と比較して、FMONOSおよびNMOSの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図26を用いて説明する。図26を参照して、本実施の形態においては、FMONOS、NMOSおよびPMOSともに、ゲート絶縁膜GIとゲート電極CG、MG、NG、PGとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜SWIが形成されている。側壁シリコン酸化膜SWIは、半導体基板SUBの主表面と、ゲート電極CG、MG、NG、PGの側面との双方を覆うように形成されており、その厚みは10nm以下であることが好ましい。しかし本実施の形態においては、FMONOS、NMOSおよびPMOSともに、側壁シリコン窒化膜SWN図2参照が形成されていない。また本実施の形態においては、FMONOSのメモリゲート部を構成するシリコン窒化膜Nのうち、特にコントロールゲート電極CGとメモリゲート電極MGとに挟まれた領域が、シリコン酸化膜O1、O2を含む積層絶縁膜の最上部からの一部の領域において、エッチングにより除去されている。コントロールゲート電極CGとメモリゲート電極MGとに挟まれた領域におけるシリコン窒化膜Nの最上部は、メモリゲート電極MGの最上面よりも低く、メモリゲート電極MGの最下面よりも高い位置にある。なおメモリゲート電極MGの上面に接するようにシリサイドSCが形成される場合には、コントロールゲート電極CGとメモリゲート電極MGとに挟まれた領域におけるシリコン窒化膜Nの最上部は、当該シリサイドSCの最上面よりも低く、メモリゲート電極MGの最下面よりも高い位置にあることが好ましい。上記のいずれの場合においても、シリコン窒化膜Nのうち特にメモリゲート電極MGと半導体基板SUBとの間の領域については、他の実施の形態と同様にシリコン窒化膜Nが配置されている。図26の半導体装置は以上の点においてのみ図2の半導体装置と異なっており、他の点については図2の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、図26に示す本実施の形態の半導体装置の製造方法について、図27~図29を用いて説明する。図27を参照して、本実施の形態における半導体装置の製造方法は、図3~図12と同様の工程の後に、たとえばウェットエッチング技術により、FMONOS、NMOSおよびPMOS領域のすべての側壁シリコン窒化膜SWNが除去される。このとき同時に、FMONOSのメモリゲート部を構成するシリコン窒化膜Nが、その最上面から一部の領域において除去される。ここではメモリゲート電極MGの上面にシリサイドSCが形成されている。このため、コントロールゲート電極CGとメモリゲート電極MGとの間の領域におけるシリコン窒化膜Nの一部が除去されることにより、残存するシリコン窒化膜Nの最上部の高さが、シリサイドSCの最上面よりも低く、メモリゲート電極MGの最下面よりも高い位置になる程度に、シリコン窒化膜Nがエッチングされることが好ましい。またコントロールゲート電極CGとメモリゲート電極MGとの間の領域におけるシリコン窒化膜Nの、上側の一部のみが除去されることが好ましく、たとえばメモリゲート電極MGと半導体基板SUBとの間のシリコン窒化膜Nは除去されず残存することが好ましい。以上のように、シリコン窒化膜Nの一部の領域のみエッチングするためには、シリコン窒化膜Nと同時にエッチングされる側壁シリコン窒化膜SWNのエッチングを等方性にすることが好ましい。具体的には、図27における上下方向のエッチング速度よりも図27における左右方向のエッチング速度を大きくすることにより、側壁シリコン窒化膜SWNは左右方向から速いエッチング速度で除去される。これに対して上方から削られるシリコン窒化膜Nはエッチング速度が遅い。このためコントロールゲート電極CGとメモリゲート電極MGとの間のシリコン窒化膜Nは、上側の一部のみが除去されることになる。側壁シリコン窒化膜SWNが左右方向からすべて削り取られた時点で、エッチングを中止することにより、メモリゲート電極MGと半導体基板SUBとの間に形成されるシリコン窒化膜Nは除去されることなく維持される。図28を参照して、図27の工程の後、図13~図14の各工程と同様の処理がなされる。図29を参照して、図28の工程の後、図15~図16の各工程と同様の処理がなされる。図29のレジストパターンPHRを除去することにより、図26に示す半導体装置が形成される。次に、本実施の形態の作用効果について説明する。本実施の形態においては、PMOSに加え、FMONOSおよびNMOSについても、側壁シリコン窒化膜SWNが除去される。この状態で、FMONOSおよびNMOSの上面には引張応力を有するシリコン窒化膜CS1が、PMOSの上面には圧縮応力を有するシリコン窒化膜CS2が形成される。このため、FMONOSおよびNMOSについても、PMOSと同様に、シリコン窒化膜CS1とチャネル領域との距離が短くなる。したがって、シリコン窒化膜CS1がPMOSのチャネル領域に圧縮応力をより効率的に付加することができ、FMONOSのメモリセルとしてのオンオフ比をより向上することができるとともに、NMOSの電流駆動能力をより高めることができる。またFMONOSおよびNMOSPMOSにおける側壁シリコン酸化膜SWIの厚みを10nm以下とすることにより、FMONOSおよびNMOSにおけるシリコン窒化膜CS1とチャネル領域との距離を、シリコン窒化膜CS1の引張応力を十分にチャネル領域に付加することが可能な距離とすることができる。シリコン窒化膜Nはコントロールゲート電極CGとメモリゲート電極MGとの間の領域の一部のみがエッチングされ、他の領域においては維持される。このようにシリコン窒化膜Nがコントロールゲート電極CGとメモリゲート電極MGとの間の領域の上方のみにおいて除去されることは、FMONOSの機能を確保する上では許容される。このためFMONOSとしての機能を損なうことなく、FMONOSのメモリセルとしてのオンオフ比を向上することができる。本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また以上に述べた各実施の形態の構成を適宜組合せてもよい。