センサ素子とデジタル回路とを備えてなる半導体センサにおいて、出力端子と、グランド端子と、前記出力端子と前記グランド端子との間に抵抗及びコンデンサが直列に接続された直列回路と、前記抵抗の両端に前記抵抗と並列に接続されたスイッチとを備え、前記半導体センサのファンクション検査を行う場合に、前記スイッチをオフすることを特徴とする半導体センサ。前記出力端子にドレインが接続されると共に、前記グランド端子にソースが接続されたトランジスタを備え、前記出力端子に接続するファンクション検査のインターフェース回路にプルアップ抵抗を備えるように構成したことを特徴とする請求項1記載の半導体センサ。前記抵抗の抵抗値をR1とし、前記プルアップ抵抗の抵抗値をR2としたときに、電源電圧R1/R1R2が閾値電圧を越えるように構成したことを特徴とする請求項2記載の半導体センサ。センサチップと、リードフレームと、これらセンサチップおよびリードフレームを収容するパッケージとを備え、前記センサチップに前記センサ素子と前記デジタル回路と前記抵抗と前記スイッチとを設けたことを特徴とする請求項1ないし3のいずれかに記載の半導体センサ。前記リードフレームは、出力端子としての出力リード端子と、中継リード端子と、グランド端子としてのグランドリード端子とを備え、前記センサチップに、前記出力リード端子が接続される出力パッドと、前記中継リード端子が接続される中継パッドと、前記グランドリード端子が接続されるグランドパッドとを設けたことを特徴とする請求項4記載の半導体センサ。前記パッケージ内において、前記出力リード端子と前記グランドリード端子との間に前記コンデンサを接続し、前記中継パッドと前記出力パッドとの間に、前記抵抗および前記スイッチを並列に接続したことを特徴とする請求項5記載の半導体センサ。前記リードフレームは、ファンクション検査のファンクションパターンを入力するTESTリード端子を備え、前記センサチップに、前記TESTリード端子が接続されるTESTパッドを設け、前記TESTパッドを、前記デジタル回路のTEST入力端子に接続したことを特徴とする請求項5または6記載の半導体センサ。前記リードフレームは、電源を入力するための電源リード端子を備え、前記センサチップに、前記電源リード端子が接続される電源パッドを設け、前記パッケージ内において、前記電源リード端子と前記グランドリード端子との間に第2のコンデンサを接続したことを特徴とする請求項7記載の半導体センサ。前記半導体センサを通常動作させるときには、前記スイッチをオンすることを特徴とする請求項1ないし8のいずれかに記載の半導体センサ。上記構成の半導体センサに対して、ファンクション検査スキャンテストを実施する場合、出力端子とグランド端子との間に配設された大容量のコンデンサの影響により出力波形に遅れが生ずるため、半導体センサに入力するファンクションパターンの周波数を遅くする必要がある。その結果、半導体センサの検査に要する時間が長くなるという問題があった。具体的には、例えば100万行のファンクションパターンを半導体センサに入力する検査を実行する場合、コンデンサによる出力波形の遅れにより出力波形が安定するまでに例えば1msかかるとすると、検査時間は次の式で計算される。100万1ms≒17分即ち、検査時間は約17分となり、半導体センサの検査にかなり長い時間がかかってしまう。また、半導体デバイス半導体センサの検査時間を短縮する構成として、特許文献1に記載された構成が知られている。この構成では、半導体デバイスを検査する場合に、テスターが供給する電圧源を所定の電圧に早く立ち上げることにより、検査時間を短縮する方法である。しかし、上記構成では、上記半導体センサに対して多数行のファンクションパターンを入力する検査を実行する場合には、大容量のコンデンサによる出力波形の遅れに起因する検査時間を短縮することはできない。そこで、本発明の目的は、外部のノイズ対策用のコンデンサによる出力波形の遅れに起因する検査時間を短縮することができる半導体センサを提供することにある。請求項1の発明によれば、出力端子とグランド端子との間に抵抗及びコンデンサが直列に接続された直列回路を備え、前記抵抗の両端に前記抵抗と並列に接続されたスイッチを備え、そして、半導体センサのファンクション検査を行う場合に、前記スイッチをオフするように構成したので、コンデンサによる出力波形の遅れを防止することができ、ファンクション検査の検査時間を短縮することができる。上記構成の場合、請求項2の発明のように、前記出力端子にドレインが接続されると共に、前記グランド端子にソースが接続されたトランジスタを備え、前記出力端子に接続するファンクション検査のインターフェース回路にプルアップ抵抗を備えるように構成することが好ましい。また、請求項3の発明のように、前記抵抗の抵抗値をR1とし、前記プルアップ抵抗の抵抗値をR2としたときに、電源電圧R1/R1R2が閾値電圧を越えるように構成することが良い。更に、請求項4の発明のように、センサチップと、リードフレームと、これらセンサチップおよびリードフレームを収容するパッケージとを備え、前記センサチップに前記センサ素子と前記デジタル回路と前記抵抗と前記スイッチとを設けることが好ましい構成である。更にまた、請求項5の発明のように、前記リードフレームは、出力端子としての出力リード端子と、中継リード端子と、グランド端子としてのグランドリード端子とを備え、前記センサチップに、前記出力リード端子が接続される出力パッドと、前記中継リード端子が接続される中継パッドと、前記グランドリード端子が接続されるグランドパッドとを設けることが良い構成である。また、請求項6の発明のように、前記パッケージ内において、前記出力リード端子と前記グランドリード端子との間に前記コンデンサを接続し、前記中継パッドと前記出力パッドとの間に、前記抵抗および前記スイッチを並列に接続することがより一層好ましい。更に、請求項7の発明のように、前記リードフレームは、ファンクション検査のファンクションパターンを入力するTESTリード端子を備え、前記センサチップに、前記TESTリード端子が接続されるTESTパッドを設け、前記TESTパッドを、前記デジタル回路のTEST入力端子に接続することがより一層良い構成である。更にまた、請求項8の発明のように、前記リードフレームは、電源を入力するための電源リード端子を備え、前記センサチップに、前記電源リード端子が接続される電源パッドを設け、前記パッケージ内において、前記電源リード端子と前記グランドリード端子との間に第2のコンデンサを接続することが好ましい。また、請求項9の発明のように、前記半導体センサを通常動作させるときには、前記スイッチをオンすることが良い構成である。以下、本発明の第1実施形態について、図1ないし図3を参照して説明する。図1は、本実施形態の半導体センサ1の電気的構成を示す図である。この図1に示すように、半導体センサ1は、センサチップ2と、リードフレーム3と、これらセンサチップ2およびリードフレーム3を収容するパッケージ4とを備えている。センサチップ2には、センサ素子5と、アナログ増幅回路6と、デジタル回路7とが配設されている。また、センサチップ2には、電源パッド8と、グランドGNDパッド9と、中継パッド10と、出力パッド11と、TESTパッド12とが設けられ、中継パッド10と出力パッド11との間に抵抗13およびスイッチ14が並列に接続されている。スイッチ14は、デジタル回路7によりオンオフ制御される。尚、出力パッド11は、デジタル回路7の出力端子に接続されている。TESTパッド12は、デジタル回路7のTEST入力端子に接続されている。尚、デジタル回路7は、大規模デジタル回路LSIで構成されている。リードフレーム3は、電源Vccリード端子15と、グランドGNDリード端子16と、中継リード端子17と、出力OUTリード端子18と、TESTリード端子19とを備えている。電源リード端子15、グランドリード端子16、出力リード端子18およびTESTリード端子19は、各一端部図1中の右端部をパッケージ4の外へ突出させている。中継リード端子17は、パッケージ4内に埋設されている。また、電源リード端子15の他端部図1中の左端部と、電源パッド8との間は、ワイヤ20を介して接続されている。グランドリード端子16の他端部と、グランドパッド9との間は、ワイヤ20を介して接続されている。中継リード端子17の他端部と、中継パッド10との間は、ワイヤ20を介して接続されている。出力リード端子18の他端部と、出力パッド11との間は、ワイヤ20を介して接続されている。TESTリード端子19の他端部と、TESTパッド12との間は、ワイヤ20を介して接続されている。更に、電源リード端子15の他端部とグランドリード端子16の他端部との間には、外来ノイズ対策用のコンデンサ第2のコンデンサ21が接続されている。そして、中継リード端子17とグランドリード端子16の他端部との間には、外来ノイズ対策用のコンデンサ22が接続されている。コンデンサ21、22の容量は、大容量、例えば0.1~1μF程度である。上記した構成の半導体センサ1においては、通常動作時には、スイッチ14をオンして使用し、ファンクション検査スキャンテストを実行するときには、スイッチ14をオフして使用する。次に、図2は、半導体センサ1の出力回路部分と、ファンクション検査装置のインターフェース回路部分とを示す電気回路図である。この図2に示すように、半導体センサ1の出力は、例えばオープンドレインのトランジスタ23を用いることが一般的な構成である。即ち、トランジスタ23のドレイン23aを出力リード端子18出力パッド11に接続し、トランジスタ23のソース23bをグランドランドリード端子16、グランドパッド9に接続する。そして、トランジスタ23のドレイン23aとコンデンサ22との間に、抵抗13およびスイッチ14が並列に接続される。上記トランジスタ23は、デジタル回路7の一部として構成されている。また、ファンクション検査装置のインターフェース回路24は、半導体センサ1の出力リード端子18出力パッド11に接続された入力端子25と、この入力端子25と電源Vcc端子26との間に配設されたプルアップ抵抗27とを備えている。入力端子25は、ファンクション検査装置のCPU28に接続されている。上記構成において、半導体センサ1のファンクション検査スキャンテストを実行する場合、半導体センサ1のTESTリード端子19にファンクションパターンを入力し、半導体センサ1の出力リード端子18から出力パターンが出力される。そして、ファンクション検査の実行時は、半導体センサ1のスイッチ14をオフしておく。尚、半導体センサ1の通常動作時は、スイッチ14をオンしておく。次に、図3を参照して、半導体センサ1のファンクション検査時の動作について説明する。まず、半導体センサ1のスイッチ14がオンされているときに即ち、従来構成の半導体センサに相当する構成、出力リード端子18から出力される出力信号の波形について述べる。この場合、図3aに示すように、半導体センサ1のトランジスタ23は、時刻T1でオンからオフへ変化し、その後、時刻T2でオフからオンへ変化するとする。ここで、時刻T1でトランジスタ23がオンからオフへ変化するとき、出力リード端子18から出力される出力信号Sの電圧レベルVsは、図3bに示すように、コンデンサ22とプルアップ抵抗27の時定数で立ち上がる。コンデンサ22の容量をC1とし、プルアップ抵抗27の抵抗値をR2とし、電源電圧をVccとすると、上記出力信号Sの電圧レベルVsは、次の式で表わされる。Vs=Vcc1-e-t/C1R2例えば、電源電圧Vccを5Vとし、C1=0.1μFとし、R2=1kΩとし、出力信号の電圧レベルVsのローレベルからハイレベルに切り替わるときの閾値電圧を例えば2.5VVccの1/2の電圧値とする。この場合、トランジスタ23がオンからオフしたとき、出力信号の電圧レベルVsが0Vから2.5Vに立ち上がるまでに要する時間は、約70μsとなる。この条件下では、半導体センサ1のTESTリード端子19に入力するファンクションパターンの周期を70μs以上に設定する必要がある。従って、入力するファンクションパターンが例えば100万行あるとすると、ファンクション検査の検査時間は、100万70μs=70sとなり、70秒もかかることになります。次に、半導体センサ1のスイッチ14をオフしてファンクション検査を行う場合本発明の実施形態に、出力リード端子18から出力される出力信号Sの波形について述べる。この構成の場合、スイッチ14をオフすることにより、出力リード端子18とコンデンサ22との間に抵抗13が挿入される。この抵抗13が挿入されると、半導体センサ1のトランジスタ23が時刻T1でオンからオフに変化したとき、出力リード端子18から出力される出力信号Sの電圧レベルVsは、次の式で表わされる。Vs=VccR1/R1R2従って、Vs>2.5Vとなるように、抵抗13R1及びプルアップ抵抗27R2の各抵抗値を決めれば、図3cに示すように、トランジスタ23が時刻T1でオンからオフに変化した瞬間、瞬時に出力リード端子18から出力される出力信号Sの電圧レベルVsが2.5Vを越える、即ち、ローレベルからハイレベルに切り替わる。このため、入力するファンクションパターンの周期を長くする必要が無くなるから、ファンクション検査の検査時間を大幅に短縮することが可能になる。また、上記したスイッチ14をオフした場合において、半導体センサ1のトランジスタ23が時刻T2でオフからオンに変化したときには、出力リード端子18から出力される出力信号Sの電圧レベルVsは、次の式で表わされる。Vs=VccR3/R3R1∥R2但し、R3はトランジスタ23のオン抵抗である。上記式から、Vs<2.5Vとなるように、抵抗13R1及び抵抗27R2の平列接続時の抵抗値が、トランジスタ23のオン抵抗R3の抵抗値よりも大きくなるように、R1、R2を決めれば良い。このように設定すると、トランジスタ23が時刻t2でオフからオンに変化したとき、図3cに示すように、出力信号Sの電圧レベルVsがVcc5Vから2.5V以下に急激に低下する立ち下がることがわかる。これにより、入力するファンクションパターンの周期を長くする必要が無くなるため、ファンクション検査の検査時間を大幅に短縮することができる。一方、半導体センサ1のスイッチ14がオンされている場合即ち、従来構成の半導体センサに相当する構成において、半導体センサ1のトランジスタ23が時刻T2でオフからオンに変化したときには、出力リード端子18から出力される出力信号Sの電圧レベルVsは、次の式で表わされる。Vs=Vcce-t/C1R3上記式から、トランジスタ23が時刻T2でオフからオンに変化したとき、図3bに示すように、出力信号Sの電圧レベルVsがVcc5Vから2.5V以下に比較的ゆっくり低下する立ち下がることがわかる。上記した構成の本実施形態によれば、出力リード端子18出力端子とグランドリード端子16グランド端子との間に、抵抗13及びコンデンサ22の直列回路を接続し、前記抵抗13の両端に前記抵抗13と並列にスイッチ14を接続し、そして、半導体センサ1のファンクション検査を行う場合に、前記スイッチ14をオフするように構成したので、コンデンサ22による出力波形の遅れを防止することができ、ファンクション検査の検査時間を短縮することができる。