"基準電位を中心とする交流信号が印加される所定ノードと,前記所定ノードに接続される第1のキャパシタと,前記第1のキャパシタと前記基準電位との間に接続された第2のキャパシタと,前記第2のキャパシタと前記第1のキャパシタとの間の第1のノードと前記基準電位との間に設けられた第3のキャパシタ及び容量制御用のトランジスタと,前記第3のキャパシタとトランジスタとの間の第2のノードに第1のバイアス電圧を印加するバイアス回路とを有する可変容量回路。請求項1において,前記第1のバイアス電圧が,前記第2のノードに高抵抗を介して印加される可変容量回路。請求項1または2において,前記バイアス回路は,前記第1のノードに,前記基準電位を,高抵抗を介して供給する可変容量回路。請求項1または2において,前記バイアス回路は,前記第1のノードに,前記第1のバイアス電圧と前記基準電位との間の電位を有する第2のバイアス電圧を,高抵抗を介して供給する可変容量回路。請求項1または2において,前記第1のキャパシタは,直列に接続された複数のキャパシタを有し,前記第1のキャパシタの複数のキャパシタの接続ノードは,高抵抗を介して,前記基準電位または前記基準電位と前記第1のバイアス電圧との間の電位を有する第3のバイアス電圧に接続されている可変容量回路。しかしながら,上記の例のパワーアンプの出力端子には大電力の信号が出力される。例えば,携帯端末で出力のインピーダンスマッチングが一時的にずれた場合,瞬時的に出力電力が30dBmを上回る場合がある。この電力はAC信号の電圧振幅に換算すると,50Ωでマッチングする場合,0Vを中心に±10Vの振幅を有することを意味する。そのため,パワーアンプの出力端子に接続される可変容量回路は,キャパシタ素子に高い電圧が印加され破壊されるおそれがあり,キャパシタ素子の耐圧を考慮した回路構成が必要になる。0Vを中心に大振幅で出力端子に現れるこのAC信号は,電源電圧を超える電圧を有するとともに,一方で,マイナスの大きな電圧を有する。そのため,可変容量回路内のMOSトランジスタのドレインのPN接合が導通して,出力信号波形を歪ませる原因になる。そこで,本発明の目的は,キャパシタが破壊されず信号波形への影響が少ない可変容量回路を提供することにある。可変容量回路の第1の側面は,基準電位を中心とする交流信号が印加される所定ノードと,前記所定ノードに接続される第1のキャパシタと,前記第1のキャパシタと前記基準電位との間に接続された第2のキャパシタと,前記第2のキャパシタと前記第1のキャパシタとの間の第1のノードと前記基準電位との間に設けられた第3のキャパシタ及び容量制御用のトランジスタと,前記第3のキャパシタとトランジスタとの間の第2のノードに第1のバイアス電圧を印加するバイアス回路とを有する。第1の側面によれば,キャパシタが破壊されず信号波形への影響が少ない可変容量回路を提供する。図1は,本実施の形態の可変容量回路が適用されるパワーアンプを示す図である。図1には,入力信号を増幅して大電力の出力信号を生成するパワーアンプPAと,パワーアンプPAの出力OUTに設けられたインピーダンス整合回路10とが示されている。インピーダンス整合回路10は,インダクタLと,可変容量回路20と,可変容量回路20の容量値を制御する制御回路12とを有する。図1に示された可変容量回路20は,パワーアンプの出力端子OUTと基準電位であるグランドAVSとの間に,キャパシタCとスイッチSWとを有する回路が複数並列に設けられている。制御回路12からの制御信号によりスイッチSWが導通すると,そのスイッチに接続されるキャパシタCの容量値が出力端子OUTの容量値に加算される。スイッチSWが非導通ではキャパシタCのグランドAVSに接続されている下部電極がフローティングになり出力端子OUTの容量値には加算されない。制御回路12は,所定のモニタ量に応じて制御信号を生成し,必要な数のスイッチSWを導通させて,可変容量回路20の容量値を最適値に制御する。スイッチSWは,例えば,MOSトランジスタで構成される。パワーアンプPAは,小振幅の入力信号INを増幅し,大電力の出力信号を生成する。この出力信号は,例えばグランドAVSなどの基準電位を中心とする大振幅のAC交流信号である。そのため,出力端子とグランド間に設けられたキャパシタには大きな電圧が印加される。したがって,大きな電圧印加によっても可変容量回路内のキャパシタが破壊されないようにすることが要求される。図2は,可変容量回路の一例と動作を示す図である。図2Aには,可変容量回路20内の1組のキャパシタCとスイッチSWを有する回路例が示されている。図1で示したパワーアンプPAなどの出力端子には大振幅のAC信号が印加されるため,キャパシタCが破壊されないような回路構成になっている。すなわち,図2Aの可変容量回路は,パワーアンプの出力端子などAC信号が印加される所定のノードM0とグランドAVSとの間に,複数のキャパシタC0,C1,C2とNチャネルMOSトランジスタのスイッチSWとが直列に接続されている。そして,トランジスタSWのゲートには,制御回路からの制御信号Gが供給される。図1の例では,キャパシタの耐圧が概ね電源電圧AVD=3.3V程度であるため,所定ノードM0の±10VのAC信号の振幅電圧に耐えられるようにするために,3段のキャパシタC0,C1,C2を直列に接続した構成にしている。これらのキャパシタの容量値は等しいとする。そのようにすることで,1つのキャパシタの電極間に印加される電位差が約3.3V程度と,耐圧以下になっている。図示されるとおり,キャパシタの最上部から最下部のノード端子を順にM0,M1,M2,M3とし,またトランジスタSWのゲートをGとする。なお,本来なら,ノードM0~M2にはグランドに対してリークパスを形成する素子が設けられるが,ここでは省略されている。このリークパスは,半導体製造時の配線工程でパターニングのために用いられるプラズマ荷電粒子が配線に蓄積され,その電位が上昇することによって大きな電位差を招き,その配線に接続される薄い酸化膜を有する素子が破壊することを回避するために設けられる。図1Bは,それぞれスイッチSWがオン,オフ時の各ノードM0~M3の動作波形を示している。ノードM0はパワーアンプの出力端子に相当し,基準電位である0Vを中心とする±10Vの振幅のAC信号の波形になる。ゲートGがHレベルの電源レベルAVDG=AVD,すなわち,スイッチであるトランジスタSWがオンの時は,ノードM3の電位はグランド電位になり,ノードM0とグランドとの電位差が3分割され,他のノードM1,M2の電位が図示されるように,基準電位0Vを中心としたノードM0よりも小さい振幅のAC信号になる。一方,ゲートGがLレベルのグランドレベルAVSG=AVS,すなわち,スイッチSWがオフの時は,ノードM3がハイインピーダンスになる。そのため,理想的には各ノードM0~M3は全て同じAC信号波形になり,ノードM0からはキャパシタC0~C3として見えない状態になり,合成容量0になる。しかしながら,実際には,トランジスタSWのドレイン端であるノードM3にマイナスの大振幅が供給されると,トランジスタSWのN型ドレイン領域とそのバックゲートであるP型ウエル領域との間のPN接合が導通し,ノードM3にはグランドから電荷が注入される。図3は,トランジスタSWの構造の例を示す図である。図3に示すように,NチャネルMOSトランジスタは,P型基板Psub内に形成したN型ウエル領域N-well,その中に形成したP型ウエル領域P-well,そして,その中に形成したN型のソース,ドレインS,Dと,ゲート電極とで構成される。そして,トランジスタSWがオフ状態でノードM3にマイナスの大振幅の電圧が供給されると,グランド電位AVSに固定されているバックゲートであるPウエル領域P-wellとノードM3が接続されるドレインDとで構成されるPN接合が,その閾値電圧を超えて順バイアスになる。その結果,PN接合が導通してグランドAVSからノードM3に電荷が注入され,ノードM3の電位が理想的な-10Vまで下がらないという現象が生じる。すなわち,ノードM3の波形は,図2Bの2の破線のようになる。このようにノードM3の波形は,マイナス側下側が歪んだ波形になる。このことは,即ち,ノードM3に容量性負荷がありグランドから電荷が注入され,トランジスタSWがオフの場合の理想的な動作図2B2中のIdealの波形を得ることができないことを意味する。また,直交周波数分割多重OFDM信号に見られるように瞬時的にマイナスの大信号が入力された場合には,スイッチSWオフの理想的な動作ができず,ノードM0の波形を歪ませる原因となり,例えば,パワーアンプの出力信号の線形性を劣化させてしまうことを意味している。図4は,図2の可変容量回路の動作シミュレーションを示す図である。シミュレーションモデルは,図4Aに示されるとおり,グランドを中心とするAC信号が印加されるノードM0とグランドとの間に,容量値3Cの3つのキャパシタを直列に接続した左側の回路と,容量値3Cの3つのキャパシタとNMOSトランジスタSWとを直列に接続した右側の回路とを有する。ゲートGに印加される制御信号がHレベルの場合はトランジスタSWがオンして,両側の回路がノードM0とグランドとの間に並列接続された状態になり,合成容量値は2Cになる。一方,ゲートGの制御信号がLレベルの場合はトランジスタSWがオフとなり,左側の回路のみがノードM0とグランドとの間に接続された状態となり,合成容量値は半分のCになる。たとえば,容量値CをC=2.5pFに設定すると,合成容量値は,トランジスタSWがオンになると5.0pF,オフになると2.5pFに可変できることが理解できる。図4Bに示したシミュレーション結果は,ゲートGの制御信号がLレベルにされトランジスタSWがオフ状態で,時間0nsでグランド0Vを中心として電圧が振幅するAC信号を印加したときの,ノードM3の電圧変化を示している。トランジスタのスイッチSWがオフの時は,時間0ns直後では,フローティング状態のノードM3はノードM0のAC信号に追従して0Vを中心に電位が上下しようとするが,時間0nsと1nsとの間でノードM3がマイナス電位になると,トランジスタのバックゲートであるPウエルとドレインのn拡散層間のPN接合が順バイアスになり,閾値電圧を超えてオンし,バックゲートからドレインに電荷が流入され,理想的なマイナス電位である-10Vまで低下しない。そのため,ノードM3の電位の波形は,マイナス側は振幅が小さく,プラス側は振幅が大きい歪んだ波形となり,理想的な0Vを中心とする波形にはならない。図4Bのシミュレーション結果によれば,ノードM3の電位は,その最大値がノードM0の10Vよりもむしろ高くなっている。その理由は,ノードM3に流入されるバックゲートからドレインへの電流により,ノードM3のDC電位VDCが時間0nsからゆっくりと上昇し,上昇したDC電位VDCのままノードM3が上下に振幅するからである。したがって,一見すると,シミュレーション結果では定常状態8~10nsでノードM3の波形はノードM0の波形に追従しているかのように見える。しかし,その絶対電位は10Vを超えている。ノードM0が接続されているドレインが10Vを超えると,実際には,図3のP型ウエル領域とドレインDとの間のPN接合には,逆バイアスで且つPNダイオードのブレークダウン電圧概ね10Vを超える電圧が印加され,ドレインDからP型ウエル領域,そしてグランドに向かって大電流が流れる。そのため,実際のノードM3の波形は,図4Bのようにプラス側を上下に振幅する波形にはならない。ただし,シミュレーションモデルにはこのブレークダウンモデルは設けられていない。このように,トランジスタSWがオフの場合,ノードM3の波形は,ノードM0に追従する理想的な波形ではなくマイナス側が歪み,さらに,PN接合をブレークダウンさせることもあり,理想的な波形からはほど遠い波形になる。無線通信のOFDM通信方式のようにマルチキャリアの場合は,周波数が直交関係にある複数のサブキャリアが多重化されるので,多重化後の信号は波高率クレストファクタが高い信号になる。したがって,そのような通信方式ではパワーアンプの出力端子には瞬時に電位がプラス側に高くなったりマイナス側に低くなったりと変化する。よって,可変容量回路は,そのような波形がノードM0に印加されても,対応できることが望まれる。本実施の形態にかかる可変容量回路は,上記のノードM0のように,電源電圧例えば3.3V以上の電位,およびグランド以下のマイナス電位を有するAC信号が印加されても,可変容量回路内のキャパシタが耐圧以下に維持される構成にすることが求められる。特に,スイッチであるトランジスタSWがオフの場合に,各ノードの波形を歪ませずに,ノードM0に対して影響を及ぼさないような小さい容量負荷になるようにすることが求められる。[第1の実施の形態]図5は,第1の実施の形態における可変容量回路を示す図である。図5に示した可変容量回路20は,例えばパワーアンプPAの出力端子である所定のノードM0と基準電位であるグランドAVSとの間に設けられている。パワーアンプの出力端子は所定のノードの一例である。所定のノードM0には基準電位であるグランドを中心とする交流信号AC信号が印加される。そして,可変容量回路20は,所定のノードM0に接続される第1のキャパシタC0~Ck-1と,第1のキャパシタと基準電位AVSとの間に設けられる第2のキャパシタCAと,第2のキャパシタCAと第1のキャパシタC0~Ck-1との間の第1のノードMkと基準電位AVSとの間に設けられた第3のキャパシタCk及び容量制御用のトランジスタSWとを有する。第1のキャパシタC0~Ck-1は,1個または複数個の直列接続されたキャパシタからなり,所定のノードM0のAC信号の振幅に対応して,各キャパシタの電極間が耐圧以下になるような個数で構成されている。所定のノードM0のAC信号の振幅が±10Vで,キャパシタの耐圧が3.3V程度であれば,k=2が選択され,所定のノードM0とグランド間は,第1のキャパシタC0,C1と第2のキャパシタCAの計3つのキャパシタを直列接続した構成になる。第2のキャパシタCAの容量値によっては,k=3が選択され4つのキャパシタ構成になる。AC信号の振幅が小さいなど,場合によってはk=1でもよく,その場合は,第1のキャパシタは1個のキャパシタC0のみである。そして,可変容量回路20は,第3のキャパシタCkとトランジスタSWとの間の第2のノードMk1に,第1のバイアス電圧AVDを印加するバイアス回路BIASを有する。この第1のバイアス電圧は,少なくともトランジスタSWのドレインとバックゲートの間のPN接合が順方向に導通しない程度のプラスの電位であり,望ましくは電源電圧AVD例えば3.3Vである。バイアス回路BIASは,第1のノードMkにも,第2のバイアス電圧Vkを印加する。この第2のバイアス電圧Vkは,回路条件によるが,グランド電位でもよく,グランドと第1のバイアス電圧AVDとの間の電位でもよい。第1,第2のバイアス電圧AVD,Vkは,それぞれ高抵抗Rk1,Rkを介して,ノードMk1,Mkに印加される。この高抵抗Rk1,Rkは,容量の中間ノードとバイアス回路の間に挿入されているため、上述した半導体製造時の配線工程で生じる可能性のあるノードMk1,Mkのリークパス電荷が逃げるパスとしても働く。さらに,Rk1,Rkの抵抗値は高いので,ノードM0から各バイアス電圧AVD,Vkを見たCR回路を有するローパスフィルタのカットオフ周波数は低く設定され,ノードM0のAC信号の高い周波数成分がリークすることはない。上記の可変容量回路20では,次のようにノードMk1の波形が歪むことが抑制または防止される。すなわち,所定ノードM0とグランドAVSとの間には,トランジスタSWのオン,オフにかかわらず,第1のキャパシタC0~Ck-1と第2のキャパシタCAが直列に接続された構成を有する。したがって,トランジスタSWがオフの場合,所定ノードM0に大振幅のAC信号が印加されたときのノードMkのAC信号波形は,所定ノードM0のAC信号の電位とグランド電位とを第1のキャパシタC0~Ck-1と,第2のキャパシタCAで分圧した波形になり,その振幅はノードM0のAC信号の振幅より小さくなる。また,トランジスタSWがオフの場合に,第2のノードMk1の電位は,第1のノードMkの振幅に追従する。しかし,第2のノードMk1には,プラスの第1のバイアス電圧AVDが印加されているので,第2のノードMk1の電位は,第1のバイアス電圧AVDを中心とし第1のノードMkと同等の小振幅を有する電位になる。つまり,AVDMkのAC電位になる。その結果,ノードM0にマイナスの大振幅の電位が印加されたときも,第2のノードMk1が接続されるトランジスタSWのドレインの電位が,バックゲートとの間のPN接合を順方向に導通させる電位までは低下せず,PN接合はその閾値電圧Vthより低く抑えられ,導通が抑制または防止される。さらに,第2のバイアス電圧Vkがグランド電位であれば,第1のノードMkのAC信号は,0Vを中心とする小振幅の信号になる。一方,第2のバイアス電圧Vkがグランドと第1のバイアス電圧AVDとの間のプラスの電位であれば,第1のノードMkのAC信号は,そのプラスの第2のバイアス電圧Vkを中心とする小振幅の信号になる。いずれの場合でも,第1,第2のノードMk,Mk1間の電圧が,第3のキャパシタCkの耐圧以下になるように第2のバイアス電圧Vkが選択されることが望ましい。このように,図5の可変容量回路20は,次の構成を有する。第1に,スイッチであるトランジスタSWがオフ状態でも必ずノードM0とグランドAVSとの間に複数のキャパシタが接続されるように,グランドに接続される第2のキャパシタCAを設ける。第2に,第1,第2のキャパシタの間の第1のノードMkと,スイッチトランジスタSWのドレイン側の第2のノードMk1に高抵抗を介してそれぞれ適切なバイアス電位Vk,AVDを供給する。以下,図5の可変容量回路を基本構成とする2つの実施の形態の可変容量回路について具体的に説明する。[第2の実施の形態]図6は,第2の実施の形態における可変容量回路の図である。第2の実施の形態では,図5の第1の実施の形態において,第1のキャパシタC0~Ck-1が3つのキャパシタC0,C1,C2からなり,第1のノードMkM3には高抵抗R3を介して電源AVDとグランドAVSとの間のバイアス電圧Vbが供給される。さらに,ノードM1,M2は高抵抗R1,R2を介してグランド電位AVSに接続されている。これらの高抵抗R1,R2,R3はそれぞれ上述したリークパスを形成するとともに,カットオフ周波数が低いローパスフィルタを構成する。また,ノードM4は,図5の例と同様に,高抵抗R4を介して電源AVDのバイアス電圧に接続される。すなわち,第2の実施の形態では,所定ノードM0とグランドAVSとの間にキャパシタC0~C2を直列に接続し,ノードM3にキャパシタC3とスイッチ用トランジスタSWを直列に接続したものをグランドに対して直列に設け,またノードM3とグランド間にキャパシタCAを設けている。またキャパシタC0~CAの中間ノードM1,M2,M3,及びトランジスタSWのドレイン端子M4にそれぞれ高抵抗R1~R4を介してバイアス回路BIASのバイアス電位が供給される。高抵抗は約100kΩ以上が目安である。この抵抗は,キャパシタC0~C2と高抵抗R1~R4を介して所定ノードM0の高周波信号が抜けていくロスを低減するために,ある程度大きい値が要求される。図7は,第2の実施の形態における可変容量回路の動作波形を示す図である。図7には,所定ノードM0にグランド中心に±10Vの振幅で振れるAC信号が印加された時のスイッチSWがオン,オフの時の各ノードの波形を示している。スイッチのオン,オフにかかわらず,キャパシタC0~C2,CAが所定ノードM0からグランドに対して直列に接続されている。そのため,各ノードM0~M3のAC波形は,所定ノードM0のAC波形を分圧した波形になる。また,各ノードM1~M3のDC電位は,バイアス回路によって供給された電位,それぞれVa,Va,Vbに固定される。従って,ノードM1,M2,M3の波形は,図示されるように,それぞれバイアス電圧Va,Va,Vbを基準にして所定ノードM0とグランドを4分圧したAC振幅を持つ波形になる。バイアス電圧Vaはグランド0Vであるので,ノードM1M2はそれぞれ0Vを中心とするAC波形になり,バイアス電圧Vbは電源AVDとグランドとの間の電位であるので,ノードM3はバイアス電圧Vbを中心とするAC波形になる。ただし,トランジスタSWがオンの時とオフの時とで,キャパシタC3がグランドに接続されたりされなかったりするので,その分,分圧比率がことなり,ノードM3の振幅に差が生じる。トランジスタSWがオンの場合の方が振幅は小さくなる。次に,ノードM4の波形について,スイッチトランジスタSWがオフの時について説明する。トランジスタがOFFになると,ノードM4はAC的にはハイインピーダンス,DC的には高抵抗R4を介して電源電位であるバイアス電圧Vcになるよう固定される。したがって,図72に示されるように,ノードM4の電位は,バイアス電圧VcのDC電位を中心にノードM3と同じ振幅で振れる。図2,図3の構成例では,本実施の形態のキャパシタCAがないため,スイッチトランジスタSWがオフの時はノードM3の波形がほぼノードM0と同じになり,そのためマイナスの大信号がトランジスタのドレイン端子に供給されていた。これがドレイン領域のPN接合の導通とそれによるリーク電流を招いていた。しかし,本実施の形態では,トランジスタSWのオフ状態でもグランドに接続される固定容量CAを設けているため,ノードM3の電位はノードM0とグランドを4分圧した小振幅となることができる。よって,キャパシタC3を介してカップリングしているノードM4の波形も同様に小振幅にすることができる。さらに,ノードM4のDC電位を高抵抗R4によってバイアス電圧Vcに持ち上げているので,図72中の破線で示すように,ノードM4はマイナス電位にならず,トランジスタSWのバックゲートのP型ウエル領域PwellとN型ドレイン領域とのPN接合を常に逆バイアスにすることができる。少なくとも,ノードM4の電位が上記PN接合の閾値電圧Vthを超えないようにバイアス電圧VcとキャパシタCA,C3などの容量値が選択されている。また,高抵抗R1~R4は,バイアス回路BIASの抵抗を介してグランドに接続されているため,容量間のノードM1~M4に接続するリークパスの役割も兼ねさせることができる。次に,ノードM4の電位についてスイッチトランジスタSWがオンの時の動作を説明する。この時,ノードM4はグランド電位になり,キャパシタCAとC3の並列容量が最下部のキャパシタになる。可変容量回路の全キャパシタは,キャパシタCAとC3の合成キャパシタと,キャパシタC0,C1,C2の計4つの直列キャパシタになる。そして,ノードM3のDC電位Vbは,ノードM2とM4のDC電位が共にグランドであることを考慮し,キャパシタC1,C2,C3,CAに印加される電圧が耐圧以下になるように選択される。つまり,各ノードM1,M2,M3,M4には,それぞれバイアス電圧に各ノードのAC振幅を加えた電位が印加されるので,それらノード間の差電圧が各キャパシタの耐圧例えば電源電圧33V程度を超えないように,バイアス電圧Vbが予め設定される。[第3の実施の形態]図8は,第3の実施の形態における可変容量回路の図である。また,図9は,第3の実施の形態における可変容量回路の動作波形図である。図6の可変容量回路と異なり,ノードM3が高抵抗R3を介してグランドAVSに接続されている。それ以外の構成は,図6と同じである。図9に示されるとおり,ノードM3はグランド0Vを中心とするAC振幅の電位になっている。したがって,所定ノードM0に印加されるAC信号の振幅が低い場合や,キャパシタにより分圧されたノードM3のAC振幅が小さい場合や,ノードM4のバイアス電圧Vcを低めに設定した場合など,ノードM3M4間の差電圧がキャパシタC3の耐圧を超えないような条件が満たされる場合は,ノードM3のDCバイアス電圧をグランドAVSにすることができる。すなわち,図8の例では,ノードM4のみにバイアス電圧として電源電位AVDを供給して,ノードM4の電位がマイナスにならないようそのDC電位を上昇させて,他のノードM1~M3のDC電位は,高抵抗R1~R3を介してグランドAVSに固定している。スイッチトランジスタSWがオンの時は,ノードM1~M4の全てのDC電位はグランド電位になり等しいため,各キャパシタC0~C3,CAの端子間電圧は,端子間のAC振幅に依存する。この場合,図8の本実施の形態では,各キャパシタの端子間電圧の最大振幅を考慮して縦積みにキャパシタC0~C3,CAを構成しているので,キャパシタの端子間電圧がその耐圧をオーバーしてキャパシタが破壊される懸念はない。一方,スイッチトランジスタSWがオフの時は,ノードM3とM4のDC電位差,すなわちキャパシタC3の端子間DC電位差は電源電位AVDになる。ノードM4のAC信号はノードM3の振幅に追従するため,両ノードM3M4のAC振幅差はゼロである。結果的にキャパシタC3の端子間には,電源電圧AVDのみがかかることになるため,この構成においてもキャパシタC3の耐圧を超えないようにすることができる。図10は,実施例の可変容量回路とシミュレーション結果を示す図である。図10Aの回路例に用いるキャパシタは,C0=C1=18C,CA=4C,C3=7Cに,高抵抗は,R1=R2=R4=100kΩに設定している。この時の可変容量回路の合成容量値はスイッチオンで約50C,オフで約28Cになる。すなわち,C=1pFに設定することで,図4と同様に,所定ノードM0における合成容量値を,スイッチオンで50pF,オフで28pFに可変させることができる。図10Bには,図10Aの回路でのスイッチオフの場合のノードM4の波形S2と,図4の回路でのスイッチオフの場合のノードM3の波形S1とが示されている。スイッチオフ時のノードM4のAC振幅は,図10AのCA=4Cで与えられる固定容量によってノードM0の振幅が分圧されたノードM3の波形に追従する。そのため,シミュレーション波形S2に示すように振幅が小さくなり,また,ノードM4のDC電位は電源電位が供給されているため,スイッチトランジスタSWのバックゲート-ドレイン間のPN接合が逆バイアスになることがなく,歪を伴わず安定したキャパシタとして動作できる。また,過渡的にもノードM4は10Vを越えることがないため,上記PN接合が逆方向にブレークダウンすることはない。図10に示すように,本実施の形態の可変容量回路に用いる容量値は,グランドに接続される固定キャパシタCAに対して,他のキャパシタC0,C1,C3の比率を大きくする,すなわちキャパシタC0,C1,C3の容量値をCAよりも大きく設定すると,スイッチトランジスタSWをオン,オフしたときの合成容量値の可変幅を広くとることができる。これは,キャパシタC3がCAに対して相対的に大きいために,スイッチトランジスタSWのオン,オフによって容量値CAC3,CAを大きく変更できる上,そのキャパシタCAC3がキャパシタC0,C1に対して直列接続され,全合成容量に直接的に関与するためである。可変容量回路の目的とする可変レンジや容量値にも依存するが,一般的には,キャパシタCAに対して,C0とC1の合成キャパシタ,及びキャパシタC3の容量値を2倍以上に設定するとよい。図10の例では,CA=4に対し,C0とC1の合成キャパシタ=9,C3=7であり,約2倍の設定になっている。この倍率を大きく取ると,より広い可変幅が実現できる。ただし,各容量間に印加される電位差には耐圧の限界があるため,現実的に10倍程度までが設定の限度であると考えられる。以上説明したとおり,本実施の形態における可変容量回路は,容量が可変設定される所定ノードM0に比較的大振幅のAC信号が印加された場合でも,スイッチトランジスタSWのドレイン端子がマイナス電位に振れて,トランジスタのバックゲートとドレイン領域間のPN接合間の電圧が順方向閾値電圧を超えることがない。よって,所定ノードM0に大振幅の信号が印加されたとしても,AC信号の波形を歪ませることは抑制または防止される。以上の実施の形態をまとめると,次の付記のとおりである。付記1基準電位を中心とする交流信号が印加される所定ノードと,前記所定ノードに接続される第1のキャパシタと,前記第1のキャパシタと前記基準電位との間に接続された第2のキャパシタと,前記第2のキャパシタと前記第1のキャパシタとの間の第1のノードと前記基準電位との間に設けられた第3のキャパシタ及び容量制御用のトランジスタと,前記第3のキャパシタとトランジスタとの間の第2のノードに第1のバイアス電圧を印加するバイアス回路とを有する可変容量回路。付記2付記1において,前記第1のバイアス電圧が,前記第2のノードに高抵抗を介して印加される可変容量回路。付記3付記1または2において,前記バイアス回路は,前記第1のノードに,前記基準電位を,高抵抗を介して供給する可変容量回路。付記4付記1または2において,前記バイアス回路は,前記第1のノードに,前記第1のバイアス電圧と前記基準電位との間の電位を有する第2のバイアス電圧を,高抵抗を介して供給する可変容量回路。付記5付記1または2において,前記第1のキャパシタは,直列に接続された複数のキャパシタを有し,前記第1のキャパシタの複数のキャパシタの接続ノードは,高抵抗を介して,前記基準電位または前記基準電位と前記第1のバイアス電圧との間の電位を有する第3のバイアス電圧に接続されている可変容量回路。付記6付記5において,前記所定ノードに印加される前記交流信号に対応して,前記第1のキャパシタの複数のキャパシタの電極間に印加される電圧が,前記複数のキャパシタの耐圧を超えないように,前記第1のキャパシタの複数のキャパシタの容量値と個数が選択されている可変容量回路。付記7付記1または2において,前記第1のバイアス電圧は,前記トランジスタがオフの場合に,当該トランジスタのバックゲートとドレインとの間のPN接合が導通しない程度の電位である可変容量回路。付記8付記4において,前記第2のバイアス電圧は,前記第1のノードの両側のキャパシタに印加される電圧が当該キャパシタの耐圧を超えない電位である可変容量回路。付記9付記1または2において,前記トランジスタのゲートに容量制御信号が印加され,前記トランジスタが導通したときの前記第1,第2,第3のキャパシタの合成容量値が,前記トランジスタが非導通のときの前記合成容量値よりも大きい可変容量回路。"