同一基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、この回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視手段と、この回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、この最適化処理実行手段によって構成した新しい回路ブロックを前記回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とを具備することを特徴とするFPGAFieldProgrammableGateArray。前記回路ブロック初期構成手段によって初期的に構成した回路ブロックごとに、これらの回路ブロックを構成する前記論理部に不具合が発生して前記回路ブロック交代手段による交代が必要とされるときに交代後の回路ブロックを構成するために必要な回路部品に関する情報を記したテーブルが用意されていることを特徴とする請求項1記載のFPGA。前記交代後の回路ブロックは、これを構成する前記論理部同士を接続する前記接続部が前記交代前の回路ブロックの該当する接続部と信号の伝達するタイミングが可能な限り同一となるように前記特定領域に形成された多数の回路部品の中の未使用の部品から予め選択されたものであることを特徴とする請求項2記載のFPGA。前記テーブルに前記初期的に構成した回路ブロックの1つに対して交代後の回路ブロックを複数構成するために必要な回路部品に関する情報が複数通り記載されているとき、これらを優先順位に従って選択する優先順位選択手段を更に具備することを特徴とする請求項2記載のFPGA。同一基板上の特定領域に多数の回路部品を形成したFPGAFieldProgrammableGateArrayと、このFPGAの前記多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、この回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作の監視結果として不具合の生じた論理部を含む回路ブロックが検出されたときこの通知を受ける回路ブロック監視手段と、この回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたことが通知されたとき、その回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、この最適化処理実行手段によって構成した新しい回路ブロックを前記回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とを具備することを特徴とするFPGAを用いた回路再構成システム。前記回路ブロック初期構成手段によって初期的に構成した回路ブロックごとに、これらの回路ブロックを構成する前記論理部に不具合が発生して前記回路ブロック交代手段による交代が必要とされるときに交代後の回路ブロックを構成するために必要な回路部品に関する情報を記したテーブルが用意されていることを特徴とする請求項5記載のFPGAを用いた回路再構成システム。前記交代後の回路ブロックは、これを構成する前記論理部同士を接続する前記接続部が交代前の回路ブロックの該当する接続部と信号の伝達するタイミングが可能な限り同一となるように前記特定領域に形成された多数の回路部品の中の未使用の部品から予め選択されたものであることを特徴とする請求項6記載のFPGAを用いた回路再構成システム。前記テーブルに前記初期的に構成した回路ブロックの1つに対して交代後の回路ブロックを複数構成するために必要な回路部品に関する情報が複数通り記載されているとき、これらを優先順位に従って選択する優先順位選択手段を更に具備することを特徴とする請求項5記載のFPGAを用いた回路再構成システム。FPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成ステップと、この回路ブロック初期構成ステップで構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視ステップと、この回路ブロック監視ステップによって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行ステップと、この最適化処理実行ステップによって構成した新しい回路ブロックを前記回路ブロック監視ステップで不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代ステップとを具備することを特徴とするFPGAを用いた回路再構成方法。コンピュータが、FPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成処理と、この回路ブロック初期構成処理で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視処理と、この回路ブロック監視処理によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行処理と、この最適化処理実行処理によって構成した新しい回路ブロックを前記回路ブロック監視処理で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代処理とを実行することを特徴とするFPGAを用いた回路再構成プログラム。しかしながら、第1の再構成論理部131はFPGA120における第1の論理部121の構成されていた場所とは異なった場所に構成される。このため、第1の再構成論理部131の出力側と第2の論理部122の入力側を結ぶ余計に存在する伝送路部分142の長さやそれを構成する回路部品が信号の伝送のタイミングに影響する。この結果、たとえば図15Bのロおよびハに示すように第2の論理部122に入力される信号143は信号141が、たとえば内部クロック124の半周期分だけ遅延したものとなる。もちろん、実際には第1の再構成論理部131と第2の論理部121の間の伝送路の方が回路構成が単純である等の理由があって、第1の論理部121と第2の論理部121の間の伝送路の方が遅延をより生じる場合もある。しかしながらこの場合でも伝送経路の違いによって両伝送路の間に信号の伝達時間の違いが生じ得る点は同一である。したがって、ここでは図15Bのハに示すような量の遅延が信号143に生じたものとする。信号143の遅延の程度によっては、第2の論理部122の取り込みに誤動作を生じやすくなる。これが第3の論理部123から出力される信号128の不正の要因となる。同様のことが第2の論理部122や第3の論理部123を第2の再構成論理部132あるいは第3の再構成論理部133に切り替えたときにも生じうる。以上、3つの論理部で1つの回路を構成する場合を説明したが、1つの回路を構成する論理部の数に関係なく同様の問題が発生する。すなわち、1つ1つの論理部を回路的には同一種類の回路部品を組み合わせて同一の特性の回路として構成しても、これらを接続する伝送路が導線のみで構成されるとは限らず、スイッチング素子等のタイミングをずらすおそれのある回路部品が介在する可能性がある。したがって、たとえば論理部同士を接続する伝送経路が異なってくると、信号の伝達するタイミングが異なってくる可能性があり、FPGAを使用した装置に誤動作を生じさせる原因となる。そこで本発明の目的は、回路の一部に不具合が生じて新たな回路を同一基板内に再構成する場合に、この新たな回路との関係で伝送される信号のタイミングに不具合が生じないようにすることが可能なFPGA、FPGAを用いた回路再構成システム、FPGAを用いた回路再構成方法およびFPGAを用いた回路再構成プログラムを提供することにある。本発明では、イ同一基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、ロこの回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視手段と、ハこの回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、ニこの最適化処理実行手段によって構成した新しい回路ブロックを前記した回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とをFPGAFieldProgrammableGateArrayが具備する。また、本発明では、イ同一基板上の特定領域に多数の回路部品を形成したFPGAFieldProgrammableGateArrayと、ロこのFPGAの前記した多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、ハこの回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作の監視結果として不具合の生じた論理部を含む回路ブロックが検出されたときこの通知を受ける回路ブロック監視手段と、ニこの回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたことが通知されたとき、その回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、ホこの最適化処理実行手段によって構成した新しい回路ブロックを前記した回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とをFPGAを用いた回路再構成システムが具備する。更に本発明では、イFPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成ステップと、ロこの回路ブロック初期構成ステップで構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視ステップと、ハこの回路ブロック監視ステップによって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行ステップと、ニこの最適化処理実行ステップによって構成した新しい回路ブロックを前記した回路ブロック監視ステップで不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代ステップとをFPGAを用いた回路再構成方法が具備する。更にまた本発明では、コンピュータが、FPGAを用いた回路再構成プログラムとして、イFPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成処理と、ロこの回路ブロック初期構成処理で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視処理と、ハこの回路ブロック監視処理によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行処理と、ニこの最適化処理実行処理によって構成した新しい回路ブロックを前記した回路ブロック監視処理で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代処理とを実行する。以上説明したように本発明によれば、FPGAを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して論理部を構成するだけでなく、これら論理部を接続する接続部の動作タイミングについて最適化を図ったので論理部を複数組み合わせて再構成した回路ブロックの電気的な特性を可能な限り元の回路ブロックに近付けることができる。これによりFPGAを使用した装置の安定的な動作と長寿命化を達成することができる。図1は、本発明のFPGAFieldProgrammableGateArrayのクレーム対応図を示したものである。本発明のFPGA10は、回路ブロック初期構成手段11と、回路ブロック監視手段12と、最適化処理実行手段13と、回路ブロック交代手段14を備えている。ここで、回路ブロック初期構成手段11は、同一基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する。回路ブロック監視手段12は、回路ブロック初期構成手段11で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する。最適化処理実行手段13は、回路ブロック監視手段12によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する。回路ブロック交代手段14は、最適化処理実行手段13によって構成した新しい回路ブロックを回路ブロック監視手段12で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる。図2は、本発明のFPGAFieldProgrammableGateArrayを用いた回路再構成システムのクレーム対応図を示したものである。本発明のFPGAを用いた回路再構成システム20は、FPGA21と、回路ブロック初期構成手段22と、回路ブロック監視手段23と、最適化処理実行手段24と、回路ブロック交代手段25を備えている。ここで、FPGA21は、同一基板上の特定領域に多数の回路部品を形成したデバイスである。回路ブロック初期構成手段22は、FPGA21の前記した多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する。回路ブロック監視手段23は、回路ブロック初期構成手段22で構成したそれぞれの回路ブロックが運用中のときにこれらの動作の監視結果として不具合の生じた論理部を含む回路ブロックが検出されたときこの通知を受ける。最適化処理実行手段24は、回路ブロック監視手段23によって不具合の生じた論理部を含む回路ブロックが検出されたことが通知されたとき、その回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する。回路ブロック交代手段25は、最適化処理実行手段24によって構成した新しい回路ブロックを回路ブロック監視手段23で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる。図3は、本発明のFPGAFieldProgrammableGateArrayを用いた回路再構成方法のクレーム対応図を示したものである。本発明のFPGAを用いた回路再構成方法30は、回路ブロック初期構成ステップ31と、回路ブロック監視ステップ32と、最適化処理実行ステップ33と、回路ブロック交代ステップ34を備えている。ここで、回路ブロック初期構成ステップ31では、FPGAを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する。回路ブロック監視ステップ32では、回路ブロック初期構成ステップ31で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する。最適化処理実行ステップ33では、回路ブロック監視ステップ32によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する。回路ブロック交代ステップ34では、最適化処理実行ステップ33によって構成した新しい回路ブロックを回路ブロック監視ステップ32で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる。図4は、本発明のFPGAFieldProgrammableGateArrayを用いた回路再構成プログラムのクレーム対応図を示したものである。本発明のFPGAを用いた回路再構成プログラム40は、コンピュータが、回路ブロック初期構成処理41と、回路ブロック監視処理42と、最適化処理実行処理43と、回路ブロック交代処理44を実行させるようにしている。ここで、回路ブロック初期構成処理41では、FPGAを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記した多数の回路部品の中から前記した論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する。回路ブロック監視処理42では、回路ブロック初期構成処理41で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する。最適化処理実行処理43では、回路ブロック監視処理42によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記した論理部のそれぞれと回路としての特性が同一の新たな論理部と前記した接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記した特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する。回路ブロック交代処理44では、最適化処理実行処理43によって構成した新しい回路ブロックを回路ブロック監視処理42で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる。<発明の実施の形態>次に本発明の実施の形態を説明する。図5は、本発明の実施の形態におけるFPGAの機能的な構成の概要を表わしたものである。FPGA200は、常時動作部201と、論理部構成可能領域202および監視部構成領域203によって構成されている。ここで常時動作部201は、回路装置として常時機能している部分である。常時動作部201にはCPUCentralProcessingUnit211と、このCPU211が実行する制御プログラムを格納したメモリ212からなる制御部213と、最適化処理部214および回路ブロック対応テーブル215から構成されている。ここで最適化処理部214は、後に説明する一部の論理部に不具合が発生した結果その論理部を再構成するときに、信号処理のタイミングを考慮した最適化のための処理を行う部分である。この最適化処理部214は、独自のハードウェアとしてFPGA200に予め作り込んでおいてもよいし、制御部213がソフトウェア的に実現するようになっていてもよい。回路ブロック対応テーブル215は、不具合が発生した論理部を含む1つの回路ブロックに代わる候補となる回路ブロックを予めテーブルとして用意するものである。本実施の形態の場合、候補となる回路ブロックは、不具合が発生した論理部の正常時に実現していた信号処理のタイミングが実現するように事前に最適化されたものとなっている。したがって、回路ブロック対応テーブル215に用意された回路ブロックを選択すれば、図15Bで説明した信号143のようにタイミングのずれた信号の発生を防止することができる。本実施の形態では単純に同一の回路機能の論理部を組み合わせる静的再構成を行うものではなく、回路ブロックを構成する論理部の間での信号の遅延をも考慮した動的再構成を行っているからである。本明細書で1つ1つの回路ブロックは、図13に示した第1~第3の論理部121~123のように複数の論理部とこれらを接続する信号伝送路を備えたロジックセルや内部配線等の回路部品の集合体をいうものとする。回路ブロック対応テーブル215はメモリ212の一部を構成する不揮発性メモリ領域で構成することができる。常時動作部201には、この他、外部から基準クロックを入力して内部クロックを生成するクロック生成回路や常時動作部201内の不具合を検出する常時動作部内監視部共に図示せず等の常時動作する幾つかの回路部分が存在している。論理部に不具合が生じた場合で、これを構成する回路ブロックが回路ブロック対応テーブル215に登録されていない場合があるとする。このような場合には、最適化処理部214は不具合を生じた論理部を有する回路ブロックと可能な限り同一の特性となる回路ブロックを回路部品の組み合わせによる演算によって求めることになる。したがって、FPGA200によっては回路ブロック対応テーブル215を充実させることで最適化処理部214による最適化処理を事実上省略することができ、反対に最適化処理部214のみを備えることで回路ブロック対応テーブル215を不要とすることも可能である。論理部構成可能領域202および監視部構成領域203は、前記したロジックセルや内部配線等の回路部品から構成されており、これらを適宜組み合わせることで論理部や監視部の回路を形成する。このうちの論理部を構成するために割り当てた領域が論理部構成可能領域202であり、残りの領域が監視部を構成するための監視部構成領域203となる。監視部構成領域203は、構成された論理部のそれぞれについて不具合が発生しているか否かを信号の入出力状態によって監視するようになっている。監視部構成領域203の一部には、個々の論理部の不具合の発生を検出するための監視用データを格納した監視用データ格納部221が配置されている。図6は、工場出荷前における回路ブロックとこれに対応する監視回路部分の一例についてその構成と要部のタイミング関係を示したものである。図5と共に説明する。図6Aで第1~第3の論理部231~233は1つの回路ブロックの一例を示したものであり、FPGA200内の論理部構成可能領域202を構成する図示しない多数の回路部品の中から部品を適宜組み合わせることで構成している。第1の論理部231は監視部構成領域203を構成する第1の監視部241によって監視される。同様に第2の論理部232は監視部構成領域203を構成する第2の監視部242によって監視され、第3の論理部233は監視部構成領域203を構成する第3の監視部243によって監視される。第1~第3の監視部241~243は、第1~第3の論理部231~233を工場出荷前に構成した時点で、これらに合わせて構成したものである。第1~第3の監視部241~243も監視部構成領域203を構成する図示しない多数の回路部品の中から部品を適宜組み合わせることで構成する。第1~第3の論理部231~233には、それぞれ内部クロック251が供給される。また第1の論理部231には、信号255が供給され、信号256が出力される。信号256は第2の論理部232の入力となる。第2の論理部232は信号257を出力する。信号257は第3の論理部233の入力となる。第3の論理部233は信号258を出力する。一方、第1の監視部241は、第1の論理部231から運用中に出力される監視用データ261を入力する。第1の監視部241はこの監視用データ261を監視用データ格納部221に格納された第1の論理部231用の監視用照合データ271と対比して第1の論理部231に不具合が発生したかを監視する。同様に第2および第3の監視部242、243は、第2および第3の論理部232、233から運用中に出力される監視用データ262、263のうちの対応するものを入力する。第2および第3の監視部242、243は、監視用データ262、263のうちの対応するものを監視用データ格納部221に格納された第2あるいは第3の論理部232、233用の監視用照合データ272、273と対比して、第2あるいは第3の論理部232、233に不具合が発生したかを監視する。監視用データ格納部221に格納する監視用照合データ271としては、たとえば第1の論理部231が正常に初期作動した時にこれから出力される監視用データ261を使用するようにする。そして、第1の論理部231が運用を開始した後にこれから逐次出力される監視用データ261を監視用照合データ271と照合し、両者が一致している間は第1の論理部231に不具合が発生していないものと判別する。また、監視用データ261と監視用照合データ271が不一致となれば、第1の論理部231に不具合が発生していると判別する。監視用データ格納部221に格納する他の監視用照合データ272、273についても同様である。図6Bは、第1~第3の論理部が正常に動作している状態での第1および第2の論理部の接続箇所における動作タイミングを表わしたものである。同図イに示すように第2の論理部232には所定の周期の内部クロック251が供給されている。同図イおよびロに示すように第1の論理部231から出力される信号256のほぼ中央位置で、内部クロック251が立ち上がる。このように、内部クロック251の立ち上がりに同期して第2の論理部232が信号256を入力することで、その入力処理が安定している。図7は、FPGA内の第1の論理部に何らかの不具合が発生した直後の状態を示したものである。この時点は不具合の発生直後のため、監視用データ261を入力する第1の監視部241は第1の論理部231での不具合をまだ検出していない。また、同図Bイに示す内部クロック251、ロに示す第1の論理部231の出力する信号256およびハに示す第2の論理部232に入力する信号256にも変化はない。図8Aは、第1の論理部に不具合が発生したことにより論理部構成可能領域に新たな回路ブロックとして構成される第1~第3の論理部を示したものである。図5と共に説明する。図5に示す論理部構成可能領域202には、今回の例で図6に示す第1~第3の論理部231~233を含む回路ブロック等の幾つかの回路ブロックが工場出荷に先立って構成されている。ただし、説明の便宜上、第1~第3の論理部231~233に対応する新たな回路ブロック以外は図示していない。第1~第3の論理部231~233を含む回路ブロックの中で、今回の例では第1の論理部231が不具合を発生させて、使用不可の状態となっている。本実施の形態では、このような場合、論理部構成可能領域202における未使用領域281、すなわち回路ブロックを新たに構成することができる空間領域に存在する回路部品を使用して、今まで使用していた回路ブロックと全く別個に回路ブロックを構成する。これが第1~第3の論理部291~293を備えた回路ブロックである。回路ブロック対応テーブル215には、図6に示した第1~第3の論理部231~233を構成する回路ブロックに対応させて幾つかの回路ブロックが登録されている。図5における論理部構成可能領域202に既に構成されている図示しない回路ブロックについても、それらの代替用の回路ブロックを構成する具体的な回路部品の配置内容が回路ブロック対応テーブル215に登録されている。これら代替用の回路ブロックは、たとえば第1~第3の論理部291~293を構成する回路ブロックの場合、図6に示した第1~第3の論理部231~233を構成したときと同様の回路部品の配置環境となっている場所が選択されることで回路特性の最適化が図られている。不具合を生じた論理部を含む回路ブロックごとにこれらの代替のための候補となる回路ブロックを回路ブロック対応テーブル215に複数通り登録しておけば、他の回路ブロックに不具合が生じてその代替用の回路ブロックに一部の回路部品が先に使用されてしまっても、回路部品が重複しない場所に配置される他の回路ブロックを選択することができる。以上は、回路ブロック対応テーブル215を使用して論理部に不具合の生じた回路ブロックを他の回路ブロックに代える場合の説明である。もちろん、図5に示す最適化処理部214を使用して第1~第3の論理部231~233とこれらを接続する伝送路からなる回路ブロックに回路特性でできるだけ似通った特性の第1~第3の論理部291~293を未使用領域281の回路部品の中から選択して構成するようにしてもよい。以上の処理が行われる結果として、第1の論理部231に不具合が生じたとき、未使用領域281に第1~第3の論理部291~293を備えた回路ブロックが新たに構成されることになる。そして、第1~第3の論理部291~293のそれぞれに内部クロック251が供給され、第1の論理部291には信号255が供給される。この結果、新たに構成された第1の論理部291からは信号301が出力され、これが信号302として新たに構成された第2の論理部292に供給される。第2の論理部292からは信号303が出力され、これが信号304として新たに構成された第3の論理部293に供給される。第3の論理部293からは信号305が出力される。第1~第3の論理部291~293を備えた回路ブロックが図6に示した第1~第3の論理部231~233を構成する回路ブロックに限りなく近い特性を有していれば、信号305は図6における第3の論理部233から出力される信号258とその特性が限りなく近くなる。図8Bは、第1の論理部から出力される信号と第2の論理部に供給される信号のタイミングを表わしたものである。このうち同図Aは内部クロック251を表わしている。同図イおよびロに示すように第1の論理部291から出力される信号301のほぼ中央位置で、内部クロック251が立ち上がる。また、同図イおよびハに示すように、内部クロック251の立ち上がりに同期して第2の論理部292が信号302を入力する。これにより信号302の入力処理が安定し、図15で説明したような不正な信号処理が回避される。図9は、以上のような概要のFPGAにおける制御部の行う故障処理の様子を表わしたものである。ここで故障とは、たとえば図6に示した第1~第3の論理部231~233の不具合を含むFPGA200の各種不具合を包括する概念をいう。図5に示した監視部構成領域203に構成される第1の監視部241等の監視部図6による監視結果で不具合が検出されると、検出内容が制御部213に故障として通知される。前記した常時動作部内監視部は常時動作部201内の不具合を検出してその結果を制御部213に通知するようになっている。以下、図9を図5および図6と共に説明する。制御部213は故障の検出が行われるかを待機しているステップS401。故障が検出されるとY、制御部213は常時動作部201が故障しているかを判別するステップS402。これは、故障の部位が常時動作部201か、あるいはそれ以外の部位としての論理部構成可能領域202または監視部構成領域203であるかの切り分けを行うためである。常時動作部201が故障していると判別した場合ステップS402:Y、制御部213は過去に故障の通知が行われた論理部や常時動作部201における故障が判明している回路部分を除いたFPGA200全体を使用して、その再構成を行う。このため、最適化処理部214はこれら故障が判明した部分を除いたFPGA200のすべての領域で、必要な回路部分を構成するための最適化の計算を行うステップS403。そして、FPGA200をリセットして必要な回路部分を再構成してステップS404、処理を終了しエンド、運用が再開できるようにする。ここで必要な回路部分とは、常時動作部201と、論理部構成可能領域202における必要な回路ブロックと、監視部構成領域203における回路ブロックの不具合を検出する監視部である。一方、ステップS402で常時動作部201以外の故障であると判別した場合N、制御部213は故障の通知のあった回路ブロックが回路ブロック対応テーブル215にすでに登録されているかをチェックするステップS405。回路ブロック対応テーブル215に登録されている場合にはY、代替する回路ブロックとして示されている回路ブロックがその判別した時点で代替可能であるかを判別するステップS406。これは、他の回路ブロックが以前に故障して、そのときに今回の代替候補とされる回路ブロックを構成する回路部品がすでに使用されているとき、今回の代替候補とされる回路ブロックは使用できなくなるからである。もちろん、回路ブロック対応テーブル215に代替候補が2以上登録されている場合には、代替候補とされる回路ブロックの全部が使用済みとなっていない限り、代替可能な回路ブロックの候補が存在することになる。代替可能な回路ブロックが存在する場合ステップS406:Y、制御部213はその回路ブロックを論理部構成可能領域202に再構成することになるステップS407。このとき、代替可能な回路ブロックが複数存在する場合には、そのうちの1つを代替用の回路ブロックとして選択する。この場合に回路ブロックの選択について、回路特性等の理由で優先順位が定められている場合にはそれに従う。このようにして故障した回路ブロックに代わる回路ブロックが再構成されたら、制御部213は故障前に使用していた監視部を再構成後の回路ブロックに接続するようにその部分の伝送路を再構成するステップS408。これに代えて再構成された回路ブロックに接続する監視部を監視部構成領域203に再構成することも可能である。ステップS408の処理により、FPGA200は回路ブロックの再構成による運用再開のための処理が終了するエンド。一方、回路ブロック対応テーブル215に故障した回路ブロックが登録されていない場合があるステップS405:N。一例を挙げると、故障した回路ブロックが一度再構成した回路ブロックであるような場合である。このような場合や、回路ブロック対応テーブル215に登録した回路ブロックであっても代替候補となる回路ブロックを再構成できないことが判明した場合にはステップS406:N、最適化処理部214を用いた回路ブロックの再構成が行われることになるステップS409。この回路ブロックの再構成処理は、ステップS403およびステップS404の処理に類似している。すなわち、ステップS409では過去に故障の通知が行われた論理部における故障が判明している回路部分を除いた論理部構成可能領域202の全体を使用して、該当する回路ブロックの再構成を行う。このため、最適化処理部214は故障が判明した部分を除いた論理部構成可能領域202のすべての未使用領域で、必要な回路部分を構成するための最適化の計算を行う。そして、FPGA200をリセットして新たな回路ブロックを再構成して、処理を終了することになるエンド。ステップS403あるいはステップS409による最適化処理は、制御部213がコンパイラcompilerを搭載して、対象となる領域に存在する回路部品に関するデータをコンパイルすることによって行う。コンパイラを使用した最適化処理を行うことで、個々の回路ブロックに対応する再構成候補の回路ブロックを予め演算して回路ブロック対応テーブル215に登録する処理を省くことができる。また、最適化処理を行うことで該当する回路ブロックの最低限の動作が保証されるため、FPGA200が致命的なシステムダウンとなることがなく、故障前と同等の機能の提供が可能になる。もちろん、最適化処理部214を使用して最適化処理を行った場合には、FPGA200の容量が大きいほど最適化処理のための各種データのコンパイル時間が長時間化するので、FPGA200の運用再開までの時間が長く掛かることになる。本実施の形態では回路ブロック対応テーブル215を用いる手法と最適化処理部214を用いる手法を併用している。したがって、論理部構成可能領域202に回路ブロックを再構成する多くの場合にその時間を短縮することができ、かつこれに対応できない故障にも対処することができる。また、実施の形態では回路ブロック単位で再構成を行うことにした。これにより、一部の論理部のみを再構成する場合と比較すると、論理部構成可能領域202に新たに再構成した論理部と前の回路ブロックにおける不具合の生じていない論理部とを接続する伝送路が長くなったり大きく迂回する事態の発生を軽減できる場合が多くなる。これにより、その伝送路部分を構成する回路部分による信号の遅延等の回路特性の劣化による誤動作の発生を減少させることが可能になる。また、この結果、FPGA200およびこれを使用した装置の長寿命化を低コストで実現することができることになる。なお、以上説明した実施の形態の回路ブロック対応テーブル215では、回路ブロックのどの論理部に故障が発生したかを判別することなく、故障の生じた回路ブロックに対応する新たな回路ブロックを選択させてその再構成を行うことにした。本発明はこれに限るものではなく、故障の生じた回路ブロックのどの論理部に不具合が発生したかを判別し、その判別結果に応じて新たな回路ブロックを選択させてその再構成を行うようにしてもよい。この場合に、故障の生じた回路ブロックを構成する複数の論理部の全部で不具合が発生しているのか、どの論理部とどの論理部で不具合が発生しているかというような詳細な不具合の様子を判別して、これに応じて再構成する回路ブロックをより具体的な内容とすることができる。また、以上説明した実施の形態ではFPGA200が常時動作部201にCPU211等からなる制御部213を備える構成としたが、これに限るものではない。CPU211を内部に組み込んでいないFPGAについても、外部に配置されたCPUを接続して制御することで、実施の形態と同様に常時動作部201を再構成したり、回路ブロックを同様に再構成することができる。外部にはCPU211だけでなく、メモリ212、最適化処理部214および回路ブロック対応テーブル215を配置する構成でもよい。言い換えると、常時動作部201そのものをFPGA200の外に配置する構成となっていてもよい。更に実施の形態では図5に示した監視用データ格納部221に監視用照合データ271等の照合用のデータを格納しておき第1の監視部241等の監視部が第1の論理部231等の論理部から運用時に出力される監視用データ261等のデータと照合して、一致や不一致を比較することで不具合の検出を行った。本発明の故障検出は、これに限るものではない。なお、監視用データ格納部221をFPGA200の外に配置する構成となっていてもよいことは当然である。図10は、論理部の不具合の発生を検出する他の手法を説明するためのものである。この変形例のFPGA200Aには、先の実施の形態と同様に第1~第3の論理部231~233が構成されているものとする。このうちの第1の論理部231は監視用データ261Aを第1の監視部241Aに入力するようになっている。同様に、第2および第3の論理部232、233も監視用データ262Aあるいは263Aを第2の監視部242Aあるいは第3の監視部243Aに入力するようになっている。この変形例では、第1~第3の監視部241A~243Aが第1~第3の論理部障害要因レジスタ311A~313Aを備えている。第1の論理部障害要因レジスタ311Aを例に採って具体的に説明する。第1の論理部障害要因レジスタ311Aは、第1の論理部231が正常なときに第1の監視部241Aに入力される監視用データ261Aとしての値0b0000と共に、障害の各要因ごとの値を登録している。たとえば第1の要因で障害が発生するときの監視用データ261Aの値は0b0001であり、第2の要因で障害が発生するときの監視用データ261Aの値は0b0010である。第1の論理部障害要因レジスタ311Aが第1~第4の要因と正常時の値を登録しているとすると、第1の監視部241Aは監視用データ261Aがどの値に一致するかを逐次比較する。そして、その比較結果を図10では図示を省略している制御部に通知する。このようにして、FPGA200Aの制御部は、不具合が発生したときの要因を第1~第3の論理部231~233について常に監視することができ、回路ブロックの再構成が必要となる時点を判断することができる。たとえば第1の論理部231にとって第1の要因が比較的重い故障要因であるとすれば、制御部はこれが確認された時点で第1の論理部231を含む回路ブロックの再構成を決定する。また、第1の論理部231にとって第2の要因が比較的軽い故障要因であるとすると、第2および第3の論理部232、233が正常である間は回路ブロックの再構成を見合わせる。そして、たとえば第2の論理部232にも比較的軽い故障要因が発生したような場合に、これらの組み合わせが回路ブロックの再構成の基準に該当していれば、第1および第2の論理部231、232を含む回路ブロックの再構成を決定することになる。なお、実施の形態およびその変形例ではFPGA200、200Aについての論理部の動的な再構成について説明したが、本発明はを使用した情報通信装置や情報処理装置にも適用することができることは当然である。以上説明した実施の形態の一部または全部は、以下の付記のようにも記載されるが、以下の記載に限定されるものではない。付記1同一基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、この回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視手段と、この回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、この最適化処理実行手段によって構成した新しい回路ブロックを前記回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とを具備することを特徴とするFPGAFieldProgrammableGateArray。付記2前記回路ブロック初期構成手段によって初期的に構成した回路ブロックごとに、これらの回路ブロックを構成する前記論理部に不具合が発生して前記回路ブロック交代手段による交代が必要とされるときに交代後の回路ブロックを構成するために必要な回路部品に関する情報を記したテーブルが用意されていることを特徴とする付記1記載のFPGA。付記3前記交代後の回路ブロックは、これを構成する前記論理部同士を接続する前記接続部が前記交代前の回路ブロックの該当する接続部と信号の伝達するタイミングが可能な限り同一となるように前記特定領域に形成された多数の回路部品の中の未使用の部品から予め選択されたものであることを特徴とする付記2記載のFPGA。付記4前記テーブルに前記初期的に構成した回路ブロックの1つに対して交代後の回路ブロックを複数構成するために必要な回路部品に関する情報が複数通り記載されているとき、これらを優先順位に従って選択する優先順位選択手段を更に具備することを特徴とする付記2記載のFPGA。付記5同一基板上の特定領域に多数の回路部品を形成したFPGAFieldProgrammableGateArrayと、このFPGAの前記多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成手段と、この回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中のときにこれらの動作の監視結果として不具合の生じた論理部を含む回路ブロックが検出されたときこの通知を受ける回路ブロック監視手段と、この回路ブロック監視手段によって不具合の生じた論理部を含む回路ブロックが検出されたことが通知されたとき、その回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行手段と、この最適化処理実行手段によって構成した新しい回路ブロックを前記回路ブロック監視手段で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代手段とを具備することを特徴とするFPGAを用いた回路再構成システム。付記6前記回路ブロック初期構成手段によって初期的に構成した回路ブロックごとに、これらの回路ブロックを構成する前記論理部に不具合が発生して前記回路ブロック交代手段による交代が必要とされるときに交代後の回路ブロックを構成するために必要な回路部品に関する情報を記したテーブルが用意されていることを特徴とする付記5記載のFPGAを用いた回路再構成システム。付記7前記交代後の回路ブロックは、これを構成する前記論理部同士を接続する前記接続部が交代前の回路ブロックの該当する接続部と信号の伝達するタイミングが可能な限り同一となるように前記特定領域に形成された多数の回路部品の中の未使用の部品から予め選択されたものであることを特徴とする付記6記載のFPGAを用いた回路再構成システム。付記8前記テーブルに前記初期的に構成した回路ブロックの1つに対して交代後の回路ブロックを複数構成するために必要な回路部品に関する情報が複数通り記載されているとき、これらを優先順位に従って選択する優先順位選択手段を更に具備することを特徴とする付記5記載のFPGAを用いた回路再構成システム。付記9FPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成ステップと、この回路ブロック初期構成ステップで構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視ステップと、この回路ブロック監視ステップによって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行ステップと、この最適化処理実行ステップによって構成した新しい回路ブロックを前記回路ブロック監視ステップで不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代ステップとを具備することを特徴とするFPGAを用いた回路再構成方法。付記10コンピュータが、FPGAFieldProgrammableGateArrayを構成する基板上の特定領域に形成された多数の回路部品の中から適宜選択して組み合わせることでそれぞれ所望の特性の論理回路として機能する幾つかの論理部を構成すると共に、前記多数の回路部品の中から適宜選択して前記論理部の間を電気的に接続するための部品としての接続部を構成することで、それぞれひとまとまりの回路機能を有する回路ブロックを所望の数だけ初期的に構成する回路ブロック初期構成処理と、この回路ブロック初期構成処理で構成したそれぞれの回路ブロックが運用中のときにこれらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視処理と、この回路ブロック監視処理によって不具合の生じた論理部を含む回路ブロックが検出されたときその回路ブロックを構成する前記論理部のそれぞれと回路としての特性が同一の新たな論理部と前記接続部と信号の伝達するタイミングが可能な限り同一となる新たな接続部とを備えた回路ブロックを前記特定領域に形成された多数の回路部品の中の未使用部分から最適化処理によって構成する最適化処理実行処理と、この最適化処理実行処理によって構成した新しい回路ブロックを前記回路ブロック監視処理で不具合の生じた論理部を含む回路ブロックと交代させて新たな運用を開始させる回路ブロック交代処理とを実行することを特徴とするFPGAを用いた回路再構成プログラム。