"通常動作モードまたはテストモードで動作する半導体装置であって、前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有することを特徴とする半導体装置。請求項1記載の半導体装置において、前記テストモードリセット制御回路は、前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置。通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。請求項3記載の半導体装置の制御方法において、前記テストモードリセット信号の活性化を無効とすべき旨を示すコマンドの入力後、所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないことを特徴とする半導体装置の制御方法。上述したように、所定のコマンドの入力に応じてテストモードをリセットする半導体装置においては、initializesequenceの実行時などに入力される所定のコマンドに応じて、テストモードがリセットされる。そのため、テストモード時に、テストモードのリセットが不要である場合にも、所定のコマンドの入力に応じてリセットされるため、テストモードの再設定が必要となり、テスト時間が増大するという問題がある。本発明の半導体装置は、通常動作モードまたはテストモードで動作する半導体装置であって、前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させるテスト制御回路と、前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化して前記テスト制御回路に入力し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しないテストモードリセット制御回路と、を有する。本発明の半導体装置の制御方法は、通常動作モードまたはテストモードで動作する半導体装置の制御方法であって、前記半導体装置の外部から入力されるコマンドに応じて、前記半導体装置を前記通常動作モードまたは前記テストモードで動作させ、前記通常動作モード時または前記テストモードにおける所定期間外に所定のコマンドが入力されると、前記テストモードをリセットすべき旨を示すテストモードリセット信号を活性化し、前記テストモードにおける所定期間内は、前記所定のコマンドが入力されても、前記テストモードリセット信号を活性化しない。本発明によれば、テストモードにおける所定期間内は、所定のコマンドが入力されても、テストモードリセット信号を活性化しないため、テストモードがリセットされることがなく、テストモードの再設定が不要となり、テスト時間の増大を防ぐことができる。以下に、本発明を実施するための形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体装置1の構成を示すブロック図である。図1に示す半導体装置1は、メモリアレイ領域10と、クロックパッド11a,11bと、アドレスパッド12a~12nと、コマンドパッド13a~13cと、クロック入力回路14と、アドレス入力回路15と、コマンド入力回路17と、アドレスコマンドデコーダ18と、モードレジスタ19と、ロウデコーダ20と、カラムデコーダ21と、DLL制御回路22と、DLL回路23と、入出力回路25と、データパッドDQ0~DQmと、内部電圧発生回路26と、電源パッド27a,27bと、を有する。メモリアレイ領域10においては、不図示の複数のメモリセルがロウ方向およびカラム方向にアレイ状に配置されている。また、メモリアレイ領域10においては、不図示の複数のワード線と複数のビット線とが交差している。複数のメモリセルの各々は、ワード線とビット線との交点に位置している。また、不図示の複数のセンスアンプが、複数のビット線に対応して、接続されている。クロックパッド11a,11bはそれぞれ、外部クロック信号CK,CKが供給されるパッドである。各パッドに供給された外部クロック信号CK,CKは、クロック入力回路14に入力される。なお、信号名の先頭にが付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号CK,CKは互いに相補の信号である。アドレスパッド12a~12nは、アクセス対象のメモリセルのロウアドレスおよびカラムアドレスなどを示すアドレス信号ADDが供給されるパッドである。供給されたアドレス信号ADDは、アドレス入力回路15に入力される。コマンドパッド13a~13cはそれぞれ、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、ライトイネーブル信号WENなどのコマンド信号が入力されるパッドである。これらのコマンド信号は、コマンド入力回路17に供給される。クロック入力回路14は、クロックパッド11a,11bを介して入力された外部クロック信号CK,CKに基づき内部クロック信号ICLKを生成し、DLL制御回路22、DLL回路23など、各部に入力する。アドレス入力回路15は、アドレスパッド12a~12nを介して入力されたアドレス信号ADDをアドレスコマンドデコーダ18に出力する。コマンド入力回路17は、コマンドパッド13a~13cを介して入力されたロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、ライトイネーブル信号WENなどのコマンド信号をアドレスコマンドデコーダ18に出力する。アドレスコマンドデコーダ18は、アドレス入力回路15から入力されたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ20に出力し、カラムアドレスについてはカラムデコーダ21に出力する。また、アドレスコマンドデコーダ18は、モードレジスタセットにエントリしている場合には、アドレス信号ADDをモードレジスタ19に出力する。アドレス信号ADDの入力により、モードレジスタ19の内容が更新される。また、アドレスコマンドデコーダ18は、テスト制御信号TMRSおよびテスト制御信号TMRSをDLL制御回路22に出力する。また、アドレスコマンドデコーダ18は、内部クロック信号ICLKに同期して、コマンド入力回路17から入力されたコマンド信号に基づきコマンドをデコードし、デコードしたコマンドに応じた信号をモードレジスタ19、ロウデコーダ20、カラムデコーダ21、DLL制御回路22、DLL回路23に出力する。モードレジスタ19は、半導体装置1の動作モードを格納する。モードレジスタ19へのアドレスコマンドデコーダ18からのNormalMRS信号の入力に応じて、動作モードが設定される。ロウデコーダ20は、アドレスコマンドデコーダ18から入力されたロウアドレスに基づき、ワード線を選択する。カラムデコーダ21は、アドレスコマンドデコーダ18から入力されたカラムアドレスに基づき、センスアンプを選択する。選択されたセンスアンプに接続するビット線は、入出力回路25に接続される。DLL制御回路22は、アドレスコマンドデコーダ18から入力されるテスト制御信号TMRS、テスト制御信号TMRS、NormalMRS信号、TMRSNORST信号およびDLLRESET信号に基づき、DLL回路23にテストモードを設定するTestModeEn信号およびTestModeEn信号を生成し、DLL回路23に出力する。DLL回路23は、アドレスコマンドデコーダ18およびDLL制御回路22からなるコマンド制御部24により動作が制御され、内部クロック信号ICLKと外部クロック信号CKとの位相のずれを調整する回路である。DLL回路23は、外部クロック信号CKに同期するクロック信号DLLCLKを生成し、入出力回路25に出力する。また、DLL回路23は、DLL制御回路22からのTestModeEn信号およびTestModeEn信号の入力に応じてテストモードへと移行し、アドレスコマンドデコーダ18からのDLLRESET信号の入力に応じてリセットされる。入出力回路25は、DLL回路23から入力されるクロック信号DLLCLKに基づき、データパッドDQを介した、半導体装置1の外部との間のデータの入出力のタイミングやデータストローブ信号のスキュー入力タイミングのずれの調整を行う。内部電圧発生回路26は、電源パッド27aを介して供給される外部電源電圧VDD、および、電源パッド27bを介して供給される接地電圧VSSに基づき、内部電圧VPERI,VODPPなどを生成し、各部に供給する。次に、DLL制御回路22の構成について図2を参照して説明する。図2に示すDLL制御回路22は、テストモードリセット制御回路210とDLLテスト制御回路220とを有する。テストモードリセット制御回路210は、Delay回路211と、インバータ212と、AND回路213と、を有する。Delay回路211は、図2においては不図示のアドレスコマンドデコーダ18から入力されるTMRSNORST信号を所定期間だけ遅延させたNORST信号をインバータ212に出力する。なお、TMRSNORST信号は、通常は非活性化され、所定のコマンドの入力に応じて活性化される信号である。インバータ212は、Delay回路211から入力されるNORST信号を反転して、AND回路213に出力する。AND回路213は、アドレスコマンドデコーダ18から入力されるNormalMRS信号とインバータ回路212から入力される信号との論理積に応じて、テストモードリセット信号TRSTを活性化または非活性化してDLLテスト制御回路220に出力する。したがって、テストモードリセット制御回路210は、非活性化されたTMRSNORST信号、および、活性化されたNormalMRS信号が入力されると、テストモードリセット信号TRSTを活性化してDLLテスト制御回路220に出力する。また、テストモードリセット制御回路210は、活性化されたTMRSNORST信号、および、活性化されたNormalMRS信号が入力されると、Delay回路211によりTMRSNORST信号が遅延される所定期間内はテストモードリセット信号TRSTを活性化させない。DLLテスト制御回路220は、テストモードレジスタ221,222を有する。テストモードレジスタ221は、フリップフロップ回路であり、SSet端子には図2においては不図示のアドレスコマンドデコーダ18からテスト制御信号TMRSが入力され、RReset端子にはテストモードリセット制御回路210からテストモードリセット信号TRSTが入力される。テストモードレジスタ221は、S端子へのテスト制御信号TMRSの入力に応じて、Q端子からTestModeEn信号をDLL回路23に出力する。また、テストモードレジスタ221は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路23への出力をリセットする。テストモードレジスタ222は、フリップフロップ回路であり、S端子にはアドレスコマンドデコーダ18からテスト制御信号TMRSが入力され、R端子にはテストモードリセット制御回路210からテストモードリセット信号TRSTが入力される。テストモードレジスタ222は、S端子へのテスト制御信号TMRSの入力に応じて、Q端子からTestModeEn信号をDLL回路23に出力する。また、テストモードレジスタ221は、R端子への活性化されたテストモードリセット信号TRSTの入力に応じて、DLL回路23への出力をリセットする。したがって、DLLテスト制御回路220は、DLL回路23の動作を制御する回路であり、テスト制御信号TMRSおよびテスト制御信号TMRSが入力されると、TestModeEn信号およびTestModeEn信号を活性化してDLL回路23に入力し、DLL回路23をテストモードに設定する。また、DLLテスト制御回路220は、活性化したテストモードリセット信号TRSTが入力されると、テストモードをリセットする。次に、Delay回路211の構成について図3を参照して説明する。図3に示すDelay回路211は、フリップフロップ回路301~303と、OR回路304と、を有する。フリップフロップ回路301は、D端子には図3においては不図示のアドレスコマンドデコーダ18が接続されてTMRSNORST信号が入力され、外部クロック信号CKの立ち上がりに応じてD端子への入力をQ端子から出力する。フリップフロップ回路302は、D端子にはフリップフロップ回路301のQ端子が接続され、外部クロック信号CKの立ち上がりに応じてD端子への入力をQ端子から出力する。フリップフロップ回路303は、D端子にはフリップフロップ回路302のQ端子が接続され、外部クロック信号CKの立ち上がりに応じてD端子への入力をQ端子から出力する。OR回路304は、フリップフロップ回路301~303それぞれのQ端子が接続され、各Q端子から出力される信号の論理和に応じて、NORST信号を活性化または非活性化して、図3においては不図示のインバータ212に出力する。なお、図3においては、Delay回路211が、外部クロック信号CKに同期する同期式の回路である場合を例として説明したが、これに限られるものではない。Delay回路211の他の構成について図4を参照して説明する。図4に示すDelay回路211は、P型トランジスタ401,403,404と、N型トランジスタ402,405,406と、OR回路407と、を有する。P型トランジスタ401は、ゲートには図4においては不図示のアドレスコマンドデコーダ18が接続されてTMRSNORST信号が入力され、ソースには電源が接続され、ドレインにはN型トランジスタ402のドレインが接続される。N型トランジスタ402は、ゲートにはアドレスコマンドデコーダ18が接続されてTMRSNORST信号が入力され、ソースには接地電位が接続され、ドレインにはP型トランジスタ401のドレインが接続される。P型トランジスタ401とN型トランジスタ402とはCMOSComplementaryMetalOxideSemiconductor408を構成する。P型トランジスタ403は、ゲートにはP型トランジスタ401およびN型トランジスタ402のドレインが接続され、ソースには電源が接続され、ドレインにはソースが接続される。P型トランジスタ403は、電荷を蓄積するMOSキャパシタとして動作する。P型トランジスタ404は、ゲートにはP型トランジスタ401およびN型トランジスタ402のドレインとP型トランジスタ403のゲートとが接続され、ソースには電源が接続され、ドレインにはN型トランジスタ405のドレインが接続される。N型トランジスタ405は、ゲートにはP型トランジスタ401およびN型トランジスタ402のドレインとP型トランジスタ403のゲートとが接続され、ソースには接地電位が接続され、ドレインにはP型トランジスタ404のドレインが接続される。P型トランジスタ404とN型トランジスタ405とはCMOS409を構成する。N型トランジスタ406は、ゲートにはP型トランジスタ404およびN型トランジスタ405のドレインが接続され、ソースには接地電位が接続され、ドレインにはソースが接続される。N型トランジスタ406は、MOSキャパシタとして動作する。OR回路407は、アドレスコマンドデコーダ18から入力されるTMRSNORST信号とCMOS409から入力される信号との論理和に応じて、NORST信号を活性化または非活性化して、図2においては不図示のインバータ212に出力する。なお、図3および図4に示す各部の動作の詳細については後述する。次に、DLL回路23の構成について図5を参照して説明する。図5に示すDLL回路23は、入出力レプリカ回路501と、PhaseDetector回路502と、Counter回路503と、VariableDelay回路504と、を有する。入出力レプリカ回路501は、入出力回路25と実質的に同一の回路構成を有し、VariableDelay回路504から入力されたクロック信号DLLCLKを、入出力回路25と等価の遅延長だけ遅延させたRCLK信号をPhaseDetector回路502に出力する。PhaseDetector回路502は、図5においては不図示のクロック入力回路14から入力された内部クロック信号ICLKの位相と入出力レプリカ回路501から入力されたRCLK信号の位相とを比較し、比較結果を示すPhaseResult信号をCounter回路503に出力する。Counter回路503は、遅延長を保持するための複数ビットのカウンタであり、PhaseResult信号に応じてカウンタ値を増減させ、保持しているカウンタ値遅延長を示すCounterValue信号をVariableDelay回路504に出力する。また、Counter回路503は、図5においては不図示のアドレスコマンドデコーダ18からDLLRESET信号が入力されると、カウンタ値をリセットする。また、Counter回路503は、図5においては不図示のDLL制御回路22から入力されるTestModeEn信号およびTestModeEn信号に応じて、テストモードにおいてカウンタ値を増減させる最小刻み幅を変更する。例えば、Counter回路503は、最小刻み幅を、TestModeEn信号が入力された場合には、5psから10psに変更し、TestModeEn信号が入力された場合には、5psから20psに変更する。VariableDelay回路504は、内部クロック信号ICLKをCounter回路503から入力されるCounterValue信号に示される遅延長だけ遅延させたクロック信号DLLCLKを、入出力レプリカ回路501および図5においては不図示の入出力回路25に出力する。上述したDLL回路23の基本動作について説明する。DLLRESET信号が入力されると、Counter回路503は、カウンタ値をリセットする。次に、PhaseDetector回路502が、内部クロック信号ICLKの位相とRCLK信号の位相とを比較し、PhaseResult信号を出力する。Counter回路503は、PhaseResult信号に示される比較結果が、RCLK信号の位相が内部クロック信号ICLKの位相よりも早い旨を示すものである場合にはカウンタ値を増やし、RCLK信号の位相が内部クロック信号ICLKの位相よりも遅い旨を示すものである場合にはカウンタ値を減らす。VariableDelay回路504は、内部クロック信号ICLKをCounter回路503のカウンタ値に応じた遅延長だけ遅延させる。上述した処理が、内部クロック信号ICLKの位相とRCLK信号の位相とが一致するまで、すなわちロックが完了するまで繰り返される。通常動作モード時には、電源投入後、モードレジスタセットコマンドに応じて、テストモードがリセットされた後、DLLRESETコマンドの入力に応じてDLL回路23がリセットされた後に、ロックされて安定化される。DLL回路23から出力されるクロック信号DLLCLKは、データ読み出し時のデータ出力のタイミング制御などに使用される。また、使用中の温度変動、電圧変動などにより、同じカウンタ値であっても遅延長が変わることがある。そのため、遅延長の変動に追従するように、随時、内部クロック信号ICLKの位相とRCLK信号の位相との比較、および、カウンタ値の更新が行われる。ここで、DLL回路23の安定化には、一般に、約数百ナノ秒から数マイクロ秒かかり、テストモード時において、DLL回路23がリセットされると、テストモードを設定しなおすのに時間がかかり、テスト時間が増大してしまう。次に、本実施形態の半導体装置1の動作について説明する。図6は、半導体装置1のテストモード時における各信号のタイミングチャートである。なお、以下では、第1および第2のテストが行われるものとし、第1のテストが行われるテストモードを第1のモードと称し、第2のテストが行われるテストモードを第2のモードと称する。時刻t1において、MRSコマンド61が入力されたとする。MRSコマンド61の入力に応じて、アドレスコマンドデコーダ18は、NormalMRS信号を活性化させる。NormalMRS信号は、モードレジスタ19に動作モードを設定する信号であり、第1のモードにおいては、半導体装置1と外部との間で1回のデータの入出力動作でシリアルに入出力されるデータのビット数バーストレングスが4となるようなテストモードが設定されるものとする。また、アドレスコマンドデコーダ18は、非活性化したTMRSNORST信号およびDLLRESET信号を出力する。また、アドレスコマンドデコーダ18は、非活性化したテスト制御信号TMRSおよびテスト制御信号TMRSを出力する。図2に示すDLL制御回路22のテストモードリセット制御回路210には、活性化されたNormalMRS信号および非活性化されたTMRSNORST信号が入力される。Delay回路211は、TMRSNORST信号を所定期間だけ遅延させたNORST信号をインバータ212に出力する。ここで、TMRSNORST信号は時刻t1以前から非活性化されたままであるので、Delay回路211からは非活性化されたNORST信号が出力される。インバータ212は、非活性化されたNORST信号を反転した信号をAND回路213に出力する。すなわち、AND回路213には、活性化された信号が入力される。活性化されたNormalMRS信号、および、インバータ212から活性化された信号が入力されるので、AND回路213は、テストモードリセット信号TRSTを活性化する。DLLテスト制御回路220においては、テストモードレジスタ221,222それぞれのR端子に活性化されたテストモードリセット信号TRSTが入力される。活性化されたテストモードリセット信号TRSTのR端子への入力に応じて、テストモードレジスタ221は、TestModeEn信号を非活性化し、また、テストモードレジスタ222は、TestModeEn信号を非活性化する。なお、時刻t1前においては、TestModeEn信号およびTestModeEn信号は、不定Metastableな状態にある。また、DLL回路23もロックが行われておらず、不定Metastableな状態にある。時刻t1から1クロック周期経過後の時刻t2において、アドレスコマンドデコーダ18は、NormalMRS信号を非活性化する。また、アドレスコマンドデコーダ18は、TMRSNORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRSおよびテスト制御信号TMRSを非活性化したままとする。テストモードリセット制御回路210においては、NormalMRS信号が非活性化されたため、AND回路213は、テストモードリセット信号TRSTを非活性化する。DLLテスト制御回路220においては、テストモードレジスタ221,222それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRSおよびテスト制御信号TMRSは非活性化されているので、テストモードレジスタ221は、TestModeEn信号を非活性化したままとし、テストモードレジスタ222は、TestModeEn信号を非活性化したままとする。時刻t3において、TMRSコマンド62が入力されたとする。アドレスコマンドデコーダ18は、NormalMRS信号、TMRSNORST信号およびDLLRESET信号を非活性化したままとし、テスト制御信号TMRSを活性化する。テストモードリセット制御回路210においては、NormalMRS信号が非活性化されたため、AND回路213は、テストモードリセット信号TRSTを非活性化する。DLLテスト制御回路220においては、テストモードレジスタ221,222それぞれのR端子に非活性化されたテストモードリセット信号TRSTが入力される。ここで、テスト制御信号TMRSは活性化されているため、テストモードレジスタ221は、TestModeEn信号を活性化する。一方、テスト制御信号TMRSは非活性化されているため、テストモードレジスタ222は、TestModeEn信号を非活性化したままとする。時刻t3から1クロック周期経過後の時刻t4において、アドレスコマンドデコーダ18は、テスト制御信号TMRSを非活性化する。なお、テストモードレジスタ221,222は、活性化されたテストモードリセット信号TRSTが入力されるまで、TestModeEn信号、TestModeEn信号の出力を維持する。したがって、テストモードレジスタ221は、テスト制御信号TMRSが非活性化されても、TestModeEn信号を活性化したままとする。時刻t5において、DLLRESETコマンド63が入力されたとする。DLLRESETコマンド63の入力に応じて、アドレスコマンドデコーダ18は、DLLRESET信号を活性化させる。図5に示すDLL回路23においては、活性化されたDLLRESET信号がCounter回路503に入力される。Counter回路503は、活性化されたDLLRESET信号が入力されると、カウンタ値を初期化する。カウンタ値の初期化によりDLL回路23はリセットされる。リセット後、DLL回路23をロックするための処理が行われる。なお、上述したように、DLL回路23のロックには、一般に、約数百ナノ秒から数マイクロ秒かかる。時刻t5から1クロック周期経過後の時刻t6において、アドレスコマンドデコーダ18は、DLLRESET信号を非活性化させる。DLL回路23のロック後、第1のテストTestSequence1が行われる。図7は、TestSequence1を示す図である。ACTコマンド71の入力後、WRコマンド72が入力されると、メモリアレイ領域10のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ1~4が入力され、これらのデータがメモリセルに書き込まれる。データ1~4のメモリセルへの書き込み後、RDコマンド73が入力されると、メモリセルに書き込まれたデータ1~4が読み出され、データパッドDQを介して出力される。その後、PREコマンド74が入力され、TestSequence1が終了する。図6を再び参照すると、TestSequence1の終了後の時刻t7において、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRSNORSTコマンド64が入力されたとする。アドレスコマンドデコーダ18は、TMRSNORSTコマンド64の入力に応じて、TMRSNORST信号を活性化する。なお、アドレスコマンドデコーダ18は、NormalMRS信号およびDLLRESET信号については、非活性化のままとする。DLL制御回路22のテストモードリセット制御回路210においては、非活性化されたNormalMRS信号がAND回路213に入力され、活性化されたTMRSNORST信号がDelay回路211に入力される。以下では、Delay回路211は、図3に示す構成を有するものとして説明する。時刻t7から半クロック周期後の時刻t8において、クロック信号CKが立ち下がるクロック信号CKが立ち上がると、フリップフロップ回路301は、時刻t7以降、活性化されたTMRSNORST信号が入力されているため、活性化した信号をフリップフロップ回路302およびOR回路304に出力する。OR回路304は、フリップフロップ回路301から活性化された信号が入力されたため、NORST信号を活性化する。時刻t7から1クロック周期後の時刻t9において、アドレスコマンドデコーダ18は、TMRSNORST信号を非活性化する。非活性化されたTMRSNORST信号は、フリップフロップ回路301に入力される。時刻t8から1クロック周期経過後の時刻t10において、クロック信号CKが立ち下がる。クロック信号CKの立ち下がりに応じて、フリップフロップ回路301は、時刻t9以降、非活性化されたTMRSNORST信号が入力されているため、非活性化した信号をフリップフロップ回路302およびOR回路304に出力する。また、フリップフロップ回路302は、時刻t8以降、活性化された信号が入力されているため、活性化した信号をフリップフロップ回路303およびOR回路304に出力する。OR回路304は、フリップフロップ回路302から活性化された信号が入力されたため、NORST信号を活性化したままとする。時刻t10から1クロック周期経過後の時刻t12において、クロック信号CKが立ち下がる。クロック信号CKの立ち下がりに応じて、フリップフロップ回路301は、時刻t9以降、非活性化されたTMRSNORST信号が入力されているため、非活性化した信号をフリップフロップ回路302およびOR回路304に出力する。また、フリップフロップ回路302は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路303およびOR回路304に出力する。また、フリップフロップ回路303は、時刻t10以降、活性化された信号が入力されているため、活性化した信号をOR回路304に出力する。OR回路304は、フリップフロップ回路303から活性化された信号が入力されたため、NORST信号を活性化したままとする。時刻t12から1クロック周期経過後の時刻t14において、クロック信号CKが立ち下がる。クロック信号CKの立ち下がりに応じて、フリップフロップ回路301は、時刻t9以降、非活性化されたTMRSNORST信号が入力されているため、非活性化した信号をフリップフロップ回路302およびOR回路304に出力する。また、フリップフロップ回路302は、時刻t10以降、非活性化された信号が入力されているため、非活性化した信号をフリップフロップ回路302およびOR回路304に出力する。また、フリップフロップ回路303は、時刻t12以降、非活性化された信号が入力されているため、非活性化した信号をOR回路304に出力する。OR回路304は、フリップフロップ回路301~303の全てから非活性化された信号が入力されたため、NORST信号を非活性化する。このように、Delay回路211はTMRSNORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRSNORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。なお、Delay回路211が、図4に示す構成を有する場合にも、TMRSNORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRSNORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。以下では、TMRSNORST信号の活性化時および非活性化時における図4に示す各部の動作について説明する。なお、以下では、N型トランジスタ402およびP型トランジスタ404は、P型トランジスタ401およびN型トランジスタ405よりも、チャネル幅が広く、また、チャネル長が短いものとする。まず、TMRSNORST信号の活性化時の動作について説明する。活性化されたTMRSNORST信号は、CMOS408を構成するP型トランジスタ401およびN型トランジスタ402のゲートとOR回路407とに入力される。CMOS408は、TMRSNORST信号を反転させ、非活性化した信号を出力する。なお、活性化されたTMRSNORST信号の入力に応じて、N型トランジスタ402がオンとなり、ドレイン電流が流れる。ここで、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、N型トランジスタ402のドレイン電流は、P型トランジスタ401のドレイン電流よりも大きい。N型トランジスタ401のドレイン電流により、MOSキャパシタとして動作するP型トランジスタ403の充電が行われる。P型トランジスタ403の充電後、CMOS408により非活性化された信号がCMOS409に入力される。CMOS408により非活性化された信号は、CMOS409を構成するP型トランジスタ404およびN型トランジスタ405に入力される。CMOS409は、非活性化された信号を反転させ、活性化した信号を出力する。なお、非活性化された信号の入力に応じて、P型トランジスタ404がオンとなり、ドレイン電流が流れる。ここで、上述したように、トランジスタのドレイン電流は、トランジスタのチャネル幅が広く、チャネル長が短いほど大きくなる。そのため、P型トランジスタ404のドレイン電流は、N型トランジスタ405のドレイン電流よりも大きい。P型トランジスタ404のドレイン電流により、MOSキャパシタとして動作するN型トランジスタ406の充電が行われる。N型トランジスタ403の充電後、CMOS408により活性化された信号がOR回路407に入力される。OR回路407は、アドレスコマンドデコーダ18からの活性化されたTMRSNORST信号の入力およびCOMS409からの活性化された信号の入力に応じて、NORST信号を活性化する。次に、TMRSNORST信号の非活性化時の動作について説明する。非活性化されたTMRSNORST信号は、CMOS408を構成するP型トランジスタ401およびN型トランジスタ402のゲートとOR回路407とに入力される。CMOS408は、TMRSNORST信号を反転させ、活性化した信号を出力する。なお、非活性化されたTMRSNORST信号の入力に応じて、P型トランジスタ402がオンとなり、ドレイン電流が流れる。ここで、上述したように、P型トランジスタ401のドレイン電流は、N型トランジスタ402のドレイン電流よりも小さい。そのため、TMRSNORST信号の活性化時よりも、P型トランジスタ403の充電に時間がかかる。P型トランジスタ403の充電後、CMOS408により活性化された信号がCMOS409に入力される。CMOS408により活性化された信号は、CMOS409を構成するP型トランジスタ404およびN型トランジスタ405に入力される。CMOS409は、活性化された信号を反転させ、非活性化した信号を出力する。なお、活性化された信号の入力に応じて、N型トランジスタ405がオンとなり、ドレイン電流が流れる。ここで、上述したように、N型トランジスタ405のドレイン電流は、P型トランジスタ404のドレイン電流はよりも小さい。そのため、TMRSNORST信号の活性化時よりも、P型トランジスタ403の充電に時間がかかる。P型トランジスタ403の充電後、CMOS409により非活性化された信号がOR回路407に入力される。OR回路407は、アドレスコマンドデコーダ18からの非活性化されたTMRSNORST信号の入力およびCOMS409からの非活性化された信号の入力に応じて、NORST信号を非活性化する。ここで、上述したように、TMRSNORST信号の非活性化時には、TMRSNORST信号の活性化時よりも、P型トランジスタ403およびN型トランジスタ406の充電に時間がかかる。そのため、TMRSNORST信号が非活性化されてからNORST信号が非活性化されるまでの期間を、TMRSNORST信号が活性化されてからNORST信号が活性化されるまでの期間よりも長くすることができる。図6を再び参照すると、時刻t10と時刻t12との間の時刻t11において、MRSコマンド65が入力されたとする。MRSコマンド65の入力に応じて、アドレスコマンドデコーダ18は、NormalMRS信号を活性化させる。NormalMRS信号は、モードレジスタ19に動作モードを設定する信号であり、第2のモードにおいては、バーストレングスが8となるようなテストモードが設定されるものとする。また、アドレスコマンドデコーダ18は、TMRSNORST信号およびDLLRESET信号を非活性化したままとする。DLL制御回路22のテストモードリセット制御回路210には、活性化されたNormalMRS信号および非活性化されたTMRSNORST信号が入力される。ここで、上述したように、時刻t11においては、Delay回路211は、NORST信号を活性化している。インバータ212は、Delay回路211により活性化された信号NORSTを反転した信号をAND回路213に出力する。すなわち、AND回路213には、非活性化された信号が入力される。活性化されたNormalMRS信号の入力およびインバータ212からの非活性化された信号の入力に応じて、AND回路213は、テストモードリセット信号TRSTを非活性化したままとする。DLLテスト制御回路220においては、テストモードレジスタ221,222に非活性化されたテストモードリセット信号TRSTが入力される。そのため、テストモードレジスタ221から出力されるTestModeEn信号は活性化されたままとなる。ここで、MRSコマンド61の入力時と同様に、MRSコマンド65の入力に応じて、テストモードリセット信号TRSTが活性化されると、TestModeEn信号が非活性化されるため、DLL回路23の動作が不定状態になってしまうことがある。DLL回路23の動作が不定状態になると、再度、DLL回路23をロックし直す必要がある。上述したように、DLL回路23のロックには、約数百ナノ秒から数マイクロ秒かかり、テスト時間が増大してしまう。そこで、本実施形態においては、上述したように、MRSコマンド65の入力前に、テストモードリセット信号TRSTの活性化を無効とすべき旨を示すTMRSNORSTコマンド64を入力し、TMRSNORSTコマンド64の入力後、所定期間はNORST信号を活性化させる。なお、所定期間は、TMRSNORSTコマンド64の入力後、MRSコマンド65が入力される期間よりも長い期間が設定される。こうすることで、NORST信号が活性化されている間は、MRSコマンド65が入力されても、テストモードリセット信号TRSTが活性化されないようにし、DLL回路23が不定な状態となることを防ぐことができる。その結果、DLL回路23のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、NORST信号が活性化される期間は限られているため、例えば、電源投入時に誤ってTMRSNORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。これは、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているためである。時刻t11から1クロック周期経過後の時刻t13において、アドレスコマンドデコーダ18は、NormalMRS信号を非活性化する。MRSコマンド65の入力後、第2のテストのテストTestSequence2が行われる。図8は、TestSequence2を示す図である。ACTコマンド81の入力後、WRコマンド82が入力されると、メモリアレイ領域10のメモリセルへの書き込み状態となる。その後、データパッドDQを介してデータ1~8が入力され、これらのデータがメモリセルに書き込まれる。データ1~8のメモリセルへの書き込み後、RDコマンド83が入力されると、メモリセルに書き込まれたデータ1~8が読み出され、データパッドDQを介して出力される。その後、PREコマンド84が入力され、TestSequence2が終了する。このように本実施形態によれば、半導体装置1は、テストモード時の所定期間内は、テストモードをリセットすべき旨を示すコマンドが入力されても、テストモードリセット信号TRSTを活性化しない。そのため、所定期間内はテストモードがリセットされることがなくなるので、DLL回路23のロックをやり直す必要が無くなり、テスト時間が増大するのを防ぐことができる。また、通常動作モードにおいては、モードレジスタセットコマンドが入力される頃には、NORST信号が非活性化されているため、例えば、電源投入時に誤ってTMRSNORST信号が活性化され、NORST信号が活性化されても、所定期間経過後にはNORST信号が非活性化されるので、確実にテストモードをリセットすることができる。なお、本実施形態においては、半導体装置1がDRAMである例を用いて説明したが、これに限られるものではなく、例えば、SRAMStaticRandomAccessMemory、PRAMPhaseChangeRAM、フラッシュメモリなどであってもよい。また、本実施形態においては、テスト対象の回路がDLL回路23である例を用いて説明したが、これに限られるものではなく、例えば、PLLPhaseLockLoop回路、電源回路などのロックに時間がかかる回路であってもよい。"