ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上30°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法。ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上15°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法。ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第1の温度で第1の加熱処理を行い、前記第1の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第1の温度より10°C以上高い第2の温度によって加熱する第2の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法。請求項1乃至請求項3のいずれか1項に記載の作製方法を用いた平均面粗さが6.0nm以下としたSOI基板。請求項1乃至請求項4のいずれか1項に記載の作製方法を用いた最大高低差が150nm以下としたSOI基板。請求項1乃至請求項5のいずれか1項に記載の作製方法を用いた二乗平均平方根粗さが10nm以下としたSOI基板。ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上30°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法。ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上15°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法。ボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第1の温度で第1の加熱処理を行い、前記第1の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第1の温度より10°C以上高い第2の温度によって加熱する第2の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法。請求項7乃至請求項9のいずれか1項に記載の作製方法を用いた平均面粗さが6.0nm以下としたSOI基板。請求項7乃至請求項10のいずれか1項に記載の作製方法を用いた最大高低差が150nm以下としたSOI基板。請求項7乃至請求項11のいずれか1項に記載の作製方法を用いた二乗平均平方根粗さが10nm以下としたSOI基板。上記のような単結晶シリコン基板に形成した脆化層から、表層のシリコン層が分離されるメカニズムは、当該基板に添加した水素の作用によると考えられている。すなわち、脆化層を含む単結晶シリコン基板を加熱すると、水素の微小気泡が発生し、この体積が膨張することで内圧が上昇して亀裂が生じるというものである。この場合、水素の微小気泡の大きさや、発生する位置を精密に制御しているわけではないので、脆化層に生じる亀裂の位置も任意なものとなる。その結果、剥離されるシリコン層の表面は、実際には鏡面状の平坦面などは得られず、平坦性が損なわれてしまうことが問題となっている。本発明の一形態は、ベース基板とボンド基板例えば単結晶シリコン基板を貼り合わせて、ベース基板上に半導体層を形成したSOI基板において、当該半導体層の平坦性を向上させることを目的とする。開示される発明の一様態では、脆化層によって分離するための加熱処理を行う際に、ボンド基板とベース基板を貼り合わせた状態で、全体を脆化層に微小気泡が大量に発生する温度よりも低い温度で加熱し、該貼り合わせ基板の一部を当該加熱温度よりも高い温度で加熱して、ボンド基板を剥離することでベース基板に半導体層を形成するものである。局部的に加熱する温度は、当該貼り合わせ基板の全体を加熱する温度よりも10°C以上高いことが好ましく、上限の温度は全体の加熱温度に対して30°C以下高くすることが好ましい。高い温度で加熱された一部の領域の気泡成長は、他の領域より早く進行する。当該一部の領域の気泡成長が、他の領域より早く進行することで、当該一部の領域のみが先行して分離される。分離された当該領域から、基板全体に分離が進行する。基板全体に分離が進行することで、半導体層が分離される。半導体層が分離されることによって、ベース基板上に該半導体層を形成することができる。このとき当該一部の領域と他の領域の温度差、あるいは、当該一部の領域と他の領域の加熱温度そのものを適切に制御する。このような温度差あるいは加熱温度そのものを適切に制御すれば、当該一部の領域を分離することにより、他の領域の加熱温度が低くても、他の領域も分離することができる。温度を意図的に高くした領域当該一部の領域以外の領域他の領域は、分離の時点で気泡成長が十分に進んでいない。気泡成長が十分に進んでいない領域を分離するため、半導体層を分離した際の表面荒れを防ぐことができる。また、当該発明の一様態では、半導体層の分離のきっかけは加熱温度の温度差である。そのため、分離のきっかけとなる領域を形成する必要がない。分離のきっかけとなる領域を形成しないため、SOI基板の作製に係る工程を低減することができる。当該発明の一様態では、分離のきっかけとなる領域を形成する必要がないので、SOI基板の作製に係る作製コストを抑制することができる。当該発明の一様態では、SOI基板の作製に係る工程を低減し、SOI基板の作製に係る作製コストを抑制し、このようなSOI基板の半導体層を用いて作製された半導体装置の歩留まりを向上させることができる。また、開示される発明の一様態では、まず面内の温度分布が均一である加熱機器を用いて、ボンド基板全体を脆化層から微小気泡が発生する段階まで加熱する。この微小気泡を発生させる加熱工程を、第1の加熱処理とする。その後第2の加熱処理として、基板端面などのデバイス形成領域以外の領域を局所的に加熱する。局所的に加熱された領域に発生した微小気泡のみを、半導体層を分離転載できる状態大きさまでに成長させる。すなわち、局所的に加熱された領域の微小気泡を、上述の微小気泡が成長してつながって大きな気泡が発生する状態まで成長させる。局所的に加熱された領域がきっかけトリガーともいうとなり、微小気泡が発生した他の領域にも分離が進む。これにより、ボンド基板全体の分離及びベース基板上への半導体層形成を行うことができる。第2の加熱処理で局所的に加熱されなかった領域では、気泡の過剰な成長が起こらない。そのため半導体層を分離転載した後の半導体層表面の荒れを抑制できるという利点がある。なお、第1の加熱処理と第2の加熱処理は、連続して行っても良いし、不連続であってもよい。また、当該発明の一様態では、半導体層の分離のきっかけは加熱温度の温度差である。そのため、分離のきっかけとなる領域を形成する必要がない。分離のきっかけとなる領域を形成しないため、SOI基板の作製に係る作製に係る工程を低減することができる。当該発明の一様態では、分離のきっかけとなる領域を形成する必要がないので、SOI基板の作製に係る作製コストを抑制することができる。当該発明の一様態では、SOI基板の作製に係る作製に係る工程を低減し、SOI基板の作製に係る作製コストを抑制し、このようなSOI基板の半導体層を用いて作製された半導体装置の歩留まりを向上させることができる。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上30°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法である。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上15°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法である。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第1の温度で第1の加熱処理を行い、前記第1の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第1の温度より10°C以上高い第2の温度によって加熱する第2の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするSOI基板の作製方法である。上記の作製方法を用いて平均面粗さが6.0nm以下としたSOI基板を提供できる。上記の作製方法を用いて最大高低差が150nm以下としたSOI基板を提供できる。上記の作製方法を用いて二乗平均平方根粗さが10nm以下としたSOI基板を提供できる。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上30°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法である。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも10°C以上15°C以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法である。開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第1の温度で第1の加熱処理を行い、前記第1の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第1の温度より10°C以上高い第2の温度によって加熱する第2の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に第1の半導体層を形成し、前記第1の半導体層中の前記一部の領域を除去し、前記第1の半導体層中の前記他の領域を用いて第2の半導体層を形成することを特徴とするSOI基板の作製方法である。上記の作製方法を用いて平均面粗さが6.0nm以下としたSOI基板を提供できる。上記の作製方法を用いて最大高低差が150nm以下としたSOI基板を提供できる。上記の作製方法を用いて二乗平均平方根粗さが10nm以下としたSOI基板を提供できる。半導体層の表面荒れが抑制されたSOI基板を提供することができる。また上述のSOI基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。[実施の形態1]本実施の形態では、SOI基板の作製方法の一例に関して、図1A~図1D、図2A~図2D、図3A~図3Dを用いて説明する。具体的には、ベース基板上に単結晶半導体層が設けられたSOI基板及びその作製方法に関して説明する。まずボンド基板を準備する。本実施の形態では、ボンド基板として単結晶半導体基板110を用いる図1A参照。なお本実施の形態では、ボンド基板を加工した後にベース基板を加工する流れで説明しているが、開示する発明の一態様はこれに限定して解釈されない。ベース基板の加工を先に行っても良いし、ボンド基板の加工とベース基板の加工を並行して進めても良い。単結晶半導体基板110としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板110の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板110は、CZ法やFZフローティングゾーン法を用いて作製することができる。なお、本実施の形態においては、ボンド基板として単結晶半導体基板を用いる場合について説明するが、開示する発明の一態様はこれに限定して解釈されない。例えば、ボンド基板として多結晶半導体基板などを用いてもよい。単結晶半導体基板110の表面には酸化膜112を形成する図1B参照。なお、汚染物除去の観点から、酸化膜112の形成前に、硫酸過水SPM、アンモニア過水APM、塩酸過水HPM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液などを用いて単結晶半導体基板110の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜112は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜112の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜112を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板110に熱酸化処理を行うことにより酸化膜112ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行ってもよい。酸化膜112が形成された単結晶半導体基板110の一面に、電界で加速された水素イオン115を照射して、単結晶半導体基板110に水素を添加する図1C参照。これにより単結晶半導体基板110の所定の深さに、結晶構造が損傷した脆化層114を形成する図1D参照。脆化層114が形成される領域の深さは、イオン115の運動エネルギー、質量と電荷、入射角などによって調節することができる。また脆化層114は、イオン115の平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオン115を添加する深さで、単結晶半導体基板110から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下となるように平均侵入深さを調節すれば良い。イオン115の照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、イオン115として水素イオンを単結晶半導体基板110に照射する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率が高まるようにすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、本実施の形態では、照射するイオンとして水素イオンを用いたが、照射するイオンは水素に限定されない。ヘリウムなどのイオンを照射しても良い。また、照射するイオンは一種類に限定されず、複数種類のイオンを照射しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を低減することができる。ここで、ベース基板及びその処理について説明する。まずベース基板100を準備する図2A参照。ベース基板100としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。なお、本実施の形態では、ベース基板100としてガラス基板を用いる場合について説明する。ベース基板100として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。また、ベース基板100として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板100として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。上記ベース基板100に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板100に対して、塩酸過水HPM、硫酸過水SPM、アンモニア過水APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板100表面の平坦性向上や、ベース基板100表面に残存する研磨粒子の除去などが実現される。次に、ベース基板100の表面に、窒素含有層102例えば、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>y等の窒素を含有する絶縁膜を含む層を形成する図2B参照。窒素含有層102は、CVD法、スパッタリング法等を用いて形成することができる。なお、本明細書において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量原子数が多いものを示し、例えば、酸化窒化シリコンとは、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、水素が0.1原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量原子数が多いものを示し、例えば、窒化酸化シリコンとは、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、シリコンが25原子以上35原子以下、水素が10原子以上30原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry、水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合のものである。また、構成元素の含有比率の合計は、100原子を超えない。本実施の形態において形成される窒素含有層102は、後に単結晶半導体層を貼り合わせるための層接合層となる。また、窒素含有層102は、ベース基板に含まれるナトリウムNa等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。上述のように、本実施の形態では窒素含有層102を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層102を形成することが好ましい。具体的には、表面の平均面粗さRaが0.5nm以下、二乗平均平方根粗さRMSが0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、二乗平均平方根粗さが0.45nm以下となるように窒素含有層102を形成する。膜厚は、10nm以上200nm以下、好ましくは50nm以上100nm以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。次いで、ベース基板100の表面と単結晶半導体基板110の表面とを対向させ、窒素含有層102の表面と酸化膜112の表面とを密着させる。これにより、ベース基板100と単結晶半導体基板110とが貼り合わせられる図2C参照。なお本明細書では、窒素含有層102と酸化膜112はどちらも絶縁膜であるので、合わせて絶縁膜あるいは絶縁層と呼ぶ。貼り合わせの際には、ベース基板100または単結晶半導体基板110の一箇所に0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、その部分において窒素含有層102と酸化膜112の接合が生じ、当該部分を始点として自発的な接合が全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板110とベース基板100とを貼り合わせる前には、貼り合わせに係る表面につき表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板110とベース基板100の界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、または、ウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。ウェット処理としては、オゾン水を用いたオゾン処理オゾン水洗浄、メガソニック洗浄、または2流体洗浄純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法などが挙げられる。ドライ処理としては、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、またはラジカル処理などが挙げられる。被処理体単結晶半導体基板110、単結晶半導体基板110上に形成された酸化膜112、ベース基板100またはベース基板100上に形成された窒素含有層102に対し、上記のような表面処理を行うことで、被処理体表面の親水性および清浄性を高める効果を奏する。その結果、基板同士の接合強度を向上させることができる。ウェット処理は、被処理体表面に付着するマクロなゴミなどの除去に効果的である。ドライ処理は、被処理体表面に付着する有機物などミクロなゴミの除去または分解に効果的である。ここで、被処理体に対して、紫外線処理などのドライ処理を行った後、洗浄などのウェット処理を行う場合には、被処理体表面を清浄化および親水化し、さらに被処理体表面のウォーターマークの発生を抑制できるため好ましい。また、ドライ処理として、オゾンまたは一重項酸素などの活性状態にある酸素を用いた表面処理を行うことが好ましい。オゾンまたは一重項酸素などの活性状態にある酸素により、被処理体表面に付着する有機物を効果的に除去または分解することができる。また、オゾンまたは一重項酸素などの活性状態にある酸素に、紫外線のうち200nm未満の波長を含む光による処理を組み合わせることで、被処理体表面に付着する有機物をさらに効果的に除去することができる。例えば、酸素を含む雰囲気下で紫外線を照射することにより、被処理体の表面処理を行う。酸素を含む雰囲気下において、紫外線のうち200nm未満の波長を含む光と200nm以上の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることができる。また、紫外線のうち180nm未満の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることもできる。酸素を含む雰囲気下において、紫外線のうち180nm未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のような表面処理は、例えば、酸素を含む雰囲気下でのXeエキシマUVランプの照射により行うことができる。単結晶半導体基板110とベース基板100を貼り合わせた後、単結晶半導体基板110を加熱することによって、イオン115が照射されたことにより結晶構造が損傷した脆化層114から水素の気泡を発生させる。ただし、単結晶半導体基板110のうち、後述の一部の領域116以外の領域である、領域117以後他の領域117ともいうには、上述の水素の微小気泡が発生する温度便宜的に第1の温度と呼ぶ、単結晶半導体基板110の一部の領域116には上述の微小気泡同士がつながりあって大きな気泡が形成される温度便宜的に第2の温度と呼ぶとなるように加熱する。微小な気泡が発生する温度第1の温度と、これら微小な気泡同士がつながりあって大きな気泡が形成される温度第2の温度の差は、10°C~30°C、好ましくは10°C~15°Cである。よって、単結晶半導体基板110の一部の領域116が、他の領域117より10°C~30°C、好ましくは10°C~15°C温度が高くなるように加熱する図2D参照。例えば、単結晶半導体基板110として単結晶シリコン基板を用い、イオン115として水素イオンを用い、水素ドーズ量2.0×1016ions/cm2で、第1の加熱処理と第2の加熱処理を連続して行う。第1の加熱処理において、昇温レート7.0°C/minで単結晶シリコン基板を485°C~490°C付近まで昇温し、連続して同昇温レートで局所的に領域116を500°Cで加熱する。485°C~490°Cというのは水素気泡の成長開始の温度であり、500°Cというのは昇温レート7.0°C/minで昇温し続けた際に分離が始まる温度である。図3Aに、単結晶半導体基板110、単結晶半導体基板110の一部の領域116、ベース基板100の上面図を示す。領域116は分離のための犠牲領域でもあるので、可能な限り単結晶半導体基板110の端部に形成する。また領域116は、後述する分離により形成される単結晶半導体層119において、表面荒れが抑制された表面、すなわち均一な表面を有する領域が可能な限り広くなるように配置し、該単結晶半導体層119によって作製される半導体素子ができるだけ多くあるいは大きく作製できるように配置することが好ましい。領域116は単結晶半導体基板110の一箇所であればよいが、領域116が分離することにより、単結晶半導体基板110全体が分離できる面積であればよい。例えば、5インチ基板12.7cm×12.7cmの単結晶半導体基板110に対して、領域116は、2.0cm×2.0cm、好ましくは、1.0cm×1.0cmであればよい。このように単結晶半導体基板110の一部の領域116と他の領域117に異なる温度で加熱するには、単結晶半導体基板110を面内の温度分布を場所によって異ならせることが可能な加熱機器で加熱してやればよい。このような加熱機器として、平板状の加熱板の表面温度が面内で異なるようにヒータを設けたホットプレートを用いることができる。以上のように単結晶半導体基板110を加熱すると、他の領域117より高い温度で加熱された領域116で大きい気泡が形成される。このようにして形成された、大きな気泡のために内部の圧力が上昇する。圧力の上昇によって領域116に亀裂が生じ、亀裂は領域116から領域117に進行する図3B参照。亀裂が進行することによって単結晶半導体基板110から単結晶半導体層119が分離し、単結晶半導体層119はベース基板100上に形成される図3C参照。以上のようにして、表面の荒れが低減された単結晶半導体層119を絶縁体でなるベース基板100上に有するSOI基板が作製される図3D参照。本実施の形態で示したように、半導体層の表面荒れが抑制されたSOI基板を提供することができる。また上述のSOI基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。[実施の形態2]本実施の形態では、SOI基板の作製法において、実施の形態1とは異なる一例に関して、図8A~図8C、図9A~図9Bを用いて説明する。本実施の形態に係るSOI基板の作製方法は、多くの点で実施の形態1と共通しているため、共通する部分についての詳細な説明は省略する。ボンド基板としての単結晶半導体基板110に対する処理は、まず実施の形態1で述べた図1A~図1D及びその説明と同様の処理を行う。詳細については実施の形態1を参酌できる。またベース基板100については、実施の形態1で述べた図2A~図2B及びその説明に基づいて、ベース基板100上に窒素含有層102を形成するまでの処理を行う。次いで、実施の形態1と同様に、ベース基板100の表面と単結晶半導体基板110の表面とを対向させ、窒素含有層102の表面と酸化膜112の表面とを密着させる。これにより、ベース基板100と単結晶半導体基板110とが貼り合わせられる図2C参照。次いで面内の温度分布が均一である加熱機器好ましくは温度分布-2°C以上2°C以下程度を用いて、単結晶半導体基板110に第1の加熱処理を行い、イオン115を添加したことにより結晶構造が損傷した脆化層114から水素の気泡を発生させる図8A参照。このときの温度は、単結晶半導体基板110全体に微小な水素気泡が成長する段階までの温度である。すなわち単結晶半導体基板110が脆化層114から分離する温度より10°C~30°C、好ましくは10°C~15°C低い温度である。このときの微小な水素気泡が発生する温度とは、実施の形態1で述べた第1の温度と同様である。次いで、第2の加熱処理として、単結晶半導体基板110の一部の領域である領域136を局所的に加熱するが、このときの温度を上述の微小な水素気泡が成長してつながって大きな水素気泡が発生する温度、あるいはそれ以上の温度とする図8B参照。このときの大きな水素気泡が発生する温度とは、実施の形態1で述べた第2の温度と同様である。本実施の形態では、実施の形態1と異なり、第1の加熱処理を行うことで、単結晶半導体基板110中に既に微小な水素気泡が発生している。そのため、領域136を加熱する第2の加熱処理の温度が、第1の加熱処理の温度よりも、15°Cより高い温度、あるいは30°Cより高い温度であっても、後述する他の領域137の水素気泡が剥離可能なまでに成長している。これにより領域136を剥離した際に、他の領域137を剥離しても、表面の荒れが低減された単結晶半導体層を得ることができる。一方、実施の形態1においては、単結晶半導体基板110の一部の領域116と他の領域117は同時に加熱されるので、一部の領域116にかかる温度と他の領域117にかかる温度との温度差が15°Cより大きい、あるいは30°Cより大きいと、領域116を剥離した際に、他の領域117の水素気泡はまだ剥離可能なまでに成長していないので、表面荒れ抑制効果が薄くなってしまう。なお第2の加熱処理の際、単結晶半導体基板110の他の領域である領域137にも領域136にかけられた熱が伝導するが、領域137はすでに発生した水素の微小気泡が成長しない温度に保つ。また実施の形態1と同様に単結晶半導体基板110の一部の領域136を第2の温度、他の領域137を第1の温度で加熱してもよい。また領域136は単結晶半導体基板110の一箇所であればよいが、領域136が分離することにより、単結晶半導体基板110全体が分離できる面積であればよい。例えば、5インチ基板12.7cm×12.7cmの単結晶半導体基板110に対して、領域136は、2.0cm×2.0cm、好ましくは、1.0cm×1.0cmであればよい。以上のように単結晶半導体基板110を加熱すると、局所的に加熱された領域136で形成された大きな気泡のために内部の圧力が上昇する。圧力の上昇によって領域136に亀裂が生じ、亀裂は領域136から領域137に進行する図8C参照。亀裂が進行することによって単結晶半導体基板110から単結晶半導体層139が分離し、単結晶半導体層139はベース基板100上に形成される図9A参照。以上のようにして、絶縁体でなるベース基板100上に、表面の荒れが低減された単結晶半導体層139を有するSOI基板が作製される図9B参照。本実施の形態で示したように、半導体層の表面荒れが抑制されたSOI基板を提供することができる。また上述のSOI基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。[実施の形態3]本実施の形態では、図10A~図10E、図11A~図11D、図12を用いて、上記実施の形態に係るSOI基板を用いた半導体装置の作製方法について説明する。本実施の形態では、半導体装置の一例として複数のトランジスタからなる半導体装置の作製方法について説明する。以下において示すトランジスタを組み合わせて用いることで、様々な半導体装置を形成することができる。図10Aは、先の実施の形態に示す方法で作製したSOI基板の一部を示す断面図である例えば図3Dあるいは図9B参照。半導体層141は図3Dにおける単結晶半導体層119あるいは図9Bにおける単結晶半導体層139に対応している。また半導体層141は表面荒れを有する領域142を有している。領域142は分離が開始された領域116あるいは領域136に対応している。また半導体層141のうち領域142以外の領域143は領域117あるいは領域137に対応しており、表面荒れが抑制された表面を有している。半導体層141には、トランジスタのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型不純物や、リン、砒素などのn型不純物を添加しても良い。不純物を添加する領域、および添加する不純物の種類は、適宜変更することができる。例えば、nチャネル型トランジスタの形成領域にp型不純物を添加し、pチャネル型トランジスタの形成領域にn型不純物を添加する。上述の不純物を添加する際には、ドーズ量が1×1015/cm2以上1×1017/cm2以下程度となるように行えばよい。その後、半導体層141を島状に分離して、半導体層145および半導体層146を形成する図10B参照。この際に表面荒れを有する領域142は除去し、表面荒れが抑制された領域143で半導体層145および半導体層146を形成する。これにより、半導体装置の活性層を、表面荒れが抑制された半導体層145及び半導体層146とすることができる。表面荒れが抑制された半導体層145及び半導体層146を活性層とすることで、半導体装置の信頼性を向上させることができる。次に、半導体層145と半導体層146を覆うように、ゲート絶縁膜147を形成する図10C参照。ここでは、プラズマCVD法を用いて、酸化シリコン膜を単層で形成することとする。酸化シリコン以外にも、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造または積層構造で形成することによりゲート絶縁膜147としても良い。プラズマCVD法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などのガスとの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体層の表面を酸化または窒化することにより、1nm以上20nm以下、望ましくは2nm以上10nm以下の絶縁膜を半導体層に接するように形成する。上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、ゲート絶縁膜147と半導体層145との界面準位密度、並びに、ゲート絶縁膜147と半導体層146との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また、半導体層が単結晶であるため、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。このように、高密度プラズマ処理により形成された絶縁膜をトランジスタのゲート絶縁膜の一部または全部に用いることで、特性のばらつきを抑制することができる。または、半導体層145と半導体層146を熱酸化させることで、ゲート絶縁膜を形成するようにしてもよい。この場合には、半導体層145及び半導体層146それぞれの表面にゲート絶縁膜が形成される。このように、熱酸化を用いる場合には、ある程度の耐熱性を有するガラス基板を用いることが必要である。なお、水素を含むゲート絶縁膜147を形成し、その後、350°C以上450°C以下の温度による加熱処理を行うことで、ゲート絶縁膜147中に含まれる水素を半導体層145および半導体層146中に拡散させるようにしてもよい。この場合、ゲート絶縁膜147として、プラズマCVD法を用いた窒化シリコンまたは窒化酸化シリコンを用いるとことができる。なお、プロセス温度は350°C以下とすると良い。このように、半導体層145および半導体層146に水素を供給することで、半導体層145中、半導体層146中、ゲート絶縁膜147と半導体層145の界面、およびゲート絶縁膜147と半導体層146の界面における欠陥を効果的に低減することができる。次に、ゲート絶縁膜147上に導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、半導体層145の上方に電極148を、半導体層146の上方に電極149を形成する図10D参照。導電膜の形成にはCVD法、スパッタリング法等を用いることができる。導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体に導電性を付与する不純物元素をドーピングした多結晶シリコンなど、半導体材料を用いて形成しても良い。本実施の形態では電極148および電極149を単層の導電膜で形成しているが、開示する発明の一態様に係る半導体装置は該構成に限定されない。電極148および電極149は積層された複数の導電膜で形成されていても良い。2層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。3層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。なお、電極148および電極149を形成する際に用いるマスクは、酸化シリコンや窒化酸化シリコン等の材料を用いて形成してもよい。この場合、酸化シリコン膜や窒化酸化シリコン膜等をパターニングしてマスクを形成する工程が加わるが、これらの材料を用いたマスクでは、レジスト材料を用いたマスクと比較してエッチング時における膜減りが少ないため、より正確な形状の電極148および電極149を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極148および電極149を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節し、所望のテーパー形状を有するように電極148および電極149を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素、四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄、弗化窒素などのフッ素系ガス、または酸素などを適宜用いることができる。次に、電極148および電極149をマスクとして、一導電型を付与する不純物元素を半導体層145及び半導体層146のそれぞれに添加する図10E参照。本実施の形態では、半導体層145にn型を付与する不純物元素例えばリンまたはヒ素を、半導体層146にp型を付与する不純物元素例えばホウ素を添加する。なお、n型を付与する不純物元素を半導体層145に添加する際には、p型の不純物が添加される半導体層146はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。また、p型を付与する不純物元素を半導体層146に添加する際には、n型の不純物が添加される半導体層145はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。または、半導体層145および半導体層146のそれぞれに、p型を付与する不純物元素またはn型を付与する不純物元素の一方を添加した後、一方の半導体層のみに、p型を付与する不純物元素またはn型を付与する不純物元素の他方をより高い濃度で添加するようにしても良い。上記不純物の添加により、半導体層145に不純物領域151、半導体層146に不純物領域152が形成される。次に、電極148の側面にサイドウォール153を、電極149の側面にサイドウォール154を形成する図11A参照。サイドウォール153およびサイドウォール154は、例えば、ゲート絶縁膜147、電極148および電極149を覆うように新たに絶縁膜を形成し、異方性エッチングにより該絶縁膜を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁膜147を部分的にエッチングしても良い。サイドウォール153およびサイドウォール154を形成するための絶縁膜としては、プラズマCVD法やスパッタリング法等を用いて、シリコン、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、有機材料などを含む膜を、単層構造または積層構造で形成すれば良い。本実施の形態では、膜厚100nmの酸化シリコン膜をプラズマCVD法によって形成する。また、エッチングガスとしては、CHF3とヘリウムの混合ガスを用いることができる。なお、サイドウォール153およびサイドウォール154を形成する工程は、これらに限定されるものではない。次に、ゲート絶縁膜147、電極148および電極149、サイドウォール153およびサイドウォール154をマスクとして、半導体層145及び半導体層146それぞれに一導電型を付与する不純物元素を添加する図11B参照。なお、半導体層145と半導体層146には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。ここで、n型を付与する不純物元素を半導体層145に添加する際には、p型の不純物が添加される半導体層146はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。また、p型を付与する不純物元素を半導体層146に添加する際には、n型の不純物が添加される半導体層145はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。上記不純物元素の添加により、半導体層145に、一対の高濃度不純物領域162と、一対の低濃度不純物領域163と、チャネル形成領域161とが形成される。また、上記不純物元素の添加により、半導体層146に、一対の高濃度不純物領域172と、一対の低濃度不純物領域173と、チャネル形成領域171とが形成される。高濃度不純物領域162及び高濃度不純物領域172はそれぞれソースまたはドレインとして機能し、低濃度不純物領域163及び低濃度不純物領域173はそれぞれLDDLightlyDopedDrain領域として機能する。なお、半導体層145上に形成されたサイドウォール153と、半導体層146上に形成されたサイドウォール154は、キャリアが移動する方向いわゆるチャネル長に平行な方向の長さが同じになるように形成しても良いが、異なるように形成しても良い。例えば、pチャネル型トランジスタとなる半導体層146上のサイドウォール154は、nチャネル型トランジスタとなる半導体層145上のサイドウォール153よりも、キャリアが移動する方向の長さが長くなるように形成すると良い。pチャネル型トランジスタにおいて、サイドウォール154の長さをより長くすることで、ホウ素の拡散による短チャネル効果を抑制することができるため、ソースおよびドレインに高濃度のホウ素を添加することが可能となる。これにより、ソースおよびドレインを十分に低抵抗化することができる。ソースおよびドレインをさらに低抵抗化するために、半導体層145および半導体層146の一部をシリサイド化したシリサイド領域を形成しても良い。シリサイド化は、半導体層に金属を接触させ、加熱処理例えば、GRTA法、LRTA法等により、半導体層中の珪素と金属とを反応させて行う。シリサイド領域としては、コバルトシリサイドまたはニッケルシリサイドを形成すれば良い。半導体層145や半導体層146が薄い場合には、半導体層145や半導体層146の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタンTi、ニッケルNi、タングステンW、モリブデンMo、コバルトCo、ジルコニウムZr、ハフニウムHf、タンタルTa、バナジウムV、ネオジムNd、クロムCr、白金Pt、パラジウムPd等が挙げられる。また、レーザ光の照射などによってもシリサイド領域を形成することができる。上述の工程により、nチャネル型トランジスタ165およびpチャネル型トランジスタ175が形成される。なお、図11Bに示す段階では、ソース電極またはドレイン電極として機能する導電膜は形成されていないが、これらのソース電極またはドレイン電極として機能する導電膜を含めてトランジスタと呼ぶこともある。次に、nチャネル型トランジスタ165及びpチャネル型トランジスタ175を覆うように絶縁膜181を形成する図11C参照。絶縁膜181は必ずしも設ける必要はないが、絶縁膜181を形成することで、アルカリ金属やアルカリ土類金属などの不純物がnチャネル型トランジスタ165、pチャネル型トランジスタ175に侵入することを防止できる。具体的には、絶縁膜181を、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚600nm程度の窒化酸化シリコン膜を、絶縁膜181として用いる。この場合、上述の水素化の工程は、該窒化酸化シリコン膜形成後に行っても良い。なお、本実施の形態においては、絶縁膜181を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、2層構造とする場合には、酸化窒化シリコン膜と窒化酸化シリコン膜との積層構造とすることができる。次に、nチャネル型トランジスタ165及びpチャネル型トランジスタ175を覆うように、絶縁膜181上に絶縁膜182を形成する。絶縁膜182は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、PSGリンガラス、BPSGリンボロンガラス、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O-Si結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、芳香族炭化水素から選ばれる一を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜182を形成しても良い。絶縁膜182の形成には、その材料に応じて、CVD法、スパッタリング法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。次に、半導体層145と半導体層146の一部が露出するように絶縁膜181および絶縁膜182にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層145に接する導電膜183および導電膜184と、半導体層146に接する導電膜185および導電膜186を形成する図11D参照。導電膜183、導電膜184、導電膜185、導電膜186は、トランジスタのソース電極またはドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてCHF3とHeの混合ガスを用いたが、これに限定されるものではない。導電膜183、導電膜184、導電膜185、導電膜186は、CVD法やスパッタリング法等により形成することができる。材料としては、アルミニウムAl、タングステンW、チタンTi、タンタルTa、モリブデンMo、ニッケルNi、白金Pt、銅Cu、金Au、銀Ag、マンガンMn、ネオジムNd、炭素C、珪素Si等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電膜183、導電膜184、導電膜185、導電膜186は、単層構造としても良いし、積層構造としても良い。アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコンAl-Siは抵抗値が低く、安価であるため、導電膜183、導電膜184、導電膜185、導電膜186を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに0.5程度のCuを混入させた材料を用いても良い。導電膜183、導電膜184、導電膜185、導電膜186を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体層145と半導体層146上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電膜183および導電膜184と半導体層145とのコンタクト、導電膜185および導電膜186と半導体層146とのコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜183乃至導電膜186を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、5層構造またはそれ以上の積層構造とすることもできる。また、導電膜183、導電膜184、導電膜185、導電膜186として、WF6ガスとSiH4ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、WF6を水素還元して形成したタングステンを、導電膜183、導電膜184、導電膜185、導電膜186として用いても良い。なお、導電膜183および導電膜184はnチャネル型トランジスタ165の高濃度不純物領域162に接続されている。導電膜185および導電膜186はpチャネル型トランジスタ175の高濃度不純物領域172に接続されている。図12に、図11Dに示したnチャネル型トランジスタ165およびpチャネル型トランジスタ175の上面図を示す。ここで、図12のA-A’における断面が図11Dに対応している。ただし、図12においては、簡単のため、絶縁膜181、導電膜183、導電膜184、導電膜185、導電膜186等を省略している。なお、本実施の形態においては、nチャネル型トランジスタ165とpチャネル型トランジスタ175が、それぞれゲート電極として機能する電極を1つずつ有する場合電極148と電極149をそれぞれ有する場合を例示しているが、開示する発明の一態様は該構成に限定されない。トランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。本実施の形態で示したように、半導体層の表面荒れが抑制されたSOI基板を用いるため、半導体装置の歩留まりを向上させることができる。なお、本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。本実施例は、実施の形態1に基づくSOI基板の作製例を示す。まず実施の形態1に基づいて、単結晶半導体基板110として単結晶シリコン基板を用い、イオン115として水素イオンをドーズ量2.0×1016~2.5×1016ions/cm2で単結晶シリコン基板中に添加し、脆化層114を形成した単結晶シリコン基板を準備する。またベース基板100としてガラス基板を用い、ガラス基板上に窒素含有層102を形成後、脆化層114が形成された単結晶シリコン基板と貼り合わせる。詳細な説明は上述の実施の形態を参酌できる。図7は、上述のようにして単結晶シリコン基板とガラス基板を貼り合わせた後、ガラス基板側から単結晶シリコン基板の水素気泡が成長する様子を観察した拡大図光学顕微鏡写真である。なお図7中、写真Aは水素気泡が発生する初期段階の温度tempXにおける水素気泡の様子を示しており、写真Bは分離寸前の温度tempYにおける水素気泡の様子を示している。温度tempYは、温度tempXよりも10°C~15°C高い。また写真Aと写真Bの間の写真は、水素気泡が成長する様子を示している。図7には、温度tempXにおいて微小な水素気泡写真Aが発生し、徐々にその数が増えると共に気泡そのものの大きさも増え、ある程度大きくなった気泡がつながりあってさらに大きな水素気泡に成長する様子写真Bが示されている。写真Bに見られる大きな水素気泡は、温度tempYより低い温度では確認できず、温度tempYにて初めて確認できた。また図7中写真Cは、温度tempYで大きな気泡が生じた後、単結晶シリコン基板から単結晶シリコン層を分離し、ガラス基板上に形成された単結晶シリコン層の表面の拡大図光学顕微鏡写真である。写真Cから大きな気泡の形状が表面に残存していることが分かる。このような大きな気泡が表面荒れの原因である。そのため、微小気泡が発生した段階で分離を行うことは、表面荒れが抑制された単結晶シリコン層を得るために効果的である。よって図7の写真A、写真B、写真Aから写真Bとの間の写真、及び、写真Cから、温度tempXを上記実施の形態で述べた第1の温度にし、温度tempYを第2の温度にすると、分離のきっかけとなる一部の領域には表面荒れが残存するが、他の領域は微小な水素気泡のみが存在するので、分離した単結晶シリコン層の表面荒れが抑制されることが分かる。実施の形態1では、単結晶半導体基板110の一部の領域116を、第2の温度で加熱することを述べた。第2の温度とは、他の領域117の加熱温度である第1の温度より高い温度である。また実施の形態2では、第2の加熱処理として、単結晶半導体基板110の一部の領域である領域136を局所的に第2の温度で加熱することを述べた。図6に面内の温度分布を場所によって異ならせることが可能な加熱機器であるホットプレート221、ホットプレート221上に設置した単結晶シリコン基板210、単結晶シリコン基板210中の領域216の配置の一例を示す。領域216は実施の形態1の領域116あるいは実施の形態2の領域136に対応している。ホットプレート221として、ホットプレート221面内の一部の領域216のみの温度tempYを、他の領域実施の形態1の領域117あるいは実施の形態2の領域137に対応の温度tempXより10°C~30°C、好ましくは10°C~15°C高い温度とする。なお図6では、単結晶シリコン基板210を9つの領域に分け、右下の領域を領域216とする。ただし、実施の形態1で述べたように、領域216と他の領域を同時に加熱する場合は、tempY一部の領域216のみの温度とtempX他の領域の温度との温度差が、これ以上大きいと、領域216が剥離した際に、その他の領域の水素気泡はまだ剥離可能なまでに成長していない。逆にこれより温度差が小さいと、領域216が剥離した際に、他の領域もある程度水素気泡が成長してしまっているので、基板全体としての表面荒れ抑制効果が薄くなってしまう。ホットプレート221を用い、単結晶シリコン基板210を不均一に加熱した際の、実際の温度分布を図4に示す。本実施例では、単結晶シリコン基板210の温度分布を9つの領域に等分割して測定した。図4に示されるように、左下の領域が1番温度が高く、分離はこの左下の領域から起こることが多い。あるいは、2番目に温度の高い右下部分から分離が起こることもある。図5は、単結晶シリコン基板からホットプレート221を用いて単結晶シリコン層を分離後、ガラス基板側から単結晶シリコン層を観察した拡大図光学顕微鏡写真である。なお図5においても左下の領域が温度が1番高い。図5光学顕微鏡写真から、左下の領域と、例えば右中の領域では、右中の領域の方が荒れが少ないことを確認できる。このような荒れの少ない領域を得ることができるので、開示される発明の一様態は非常に効果的である。また図13に、水素ドーズ量2.0×1016ions/cm2における、昇温レートと分離温度との関係を示す。なお同じ昇温レートで2回~3回測定を行っているので、図13中同じ昇温レートにある丸○の数は、測定数に対応する。図13から昇温レートが大きくなると分離温度も高くなることが分かる。しかし水素気泡の成長開始温度と分離温度の差分は、昇温レートによらず、10°C~15°Cということが分かっているため、昇温レートに対する適切な分離温度を決定すればよい。また水素ドーズ量2.0×1016~3.0×1016ions/cm2の範囲では、水素気泡の成長開始温度と分離温度の差分は、昇温レートによらず、10°C~15°Cということが分かっている。また、単結晶シリコン基板に水素イオンをドーズ量2.0×1016~2.5×1016ions/cm2で添加して脆化層を形成し、該単結晶シリコン基板を窒素含有層が形成されたガラス基板と貼り合わせた。その後、温度tempXで単結晶シリコン層を分離した試料XSampleXとする、温度tempXより10°C~15°C高い温度tempYすなわち、tempY-tempX=10°C~15°Cであるで単結晶シリコン層を分離した試料YSampleYとするを準備した。試料Xの原子間力顕微鏡AtomicForceMicroscopeAFMの観察像を、図14、及び、試料YのAFMの観察像を図15に示す。図14は試料Xの10μm×10μmの領域上の画像とその拡大図である1μm×1μmの領域下の画像のAFM像である。同様に、図15は試料Yの10μm×10μmの領域上の画像とその拡大図である1μm×1μmの領域下の画像のAFM像である。図14と図15を比較すると、試料Y図15参照の方が、表面の高低差が大きい領域が多いことが分かった。すなわち試料Yの方が表面により凹凸が発生している。一方、試料X図14参照の方が、高低差の大きい領域が少なく、より均一な表面を有することが分かった。図16、図17、図18に、試料XSampleXと試料YSampleYそれぞれにおいて、測定範囲10μm×10μmのAFM像をもとに計算された平均面粗さRa、最大高低差P-V、二乗平均平方根粗さRMSを示す。図16、図17、図18それぞれの中で、複数ある丸○の数は測定数試料の数に対応する。図16では、試料Yには試料XのRaよりもRaが大きい試料が存在することが分かる。かつ、試料XではRaが6.0nm以下になっている一方、試料YではRaが7.0nmより大きい試料が存在することが分かる。図17では、試料Yには試料XのP-VよりもP-Vが大きい試料が存在することが分かる。なおかつ、試料XではP-Vが150nm以下であるのに対して、試料YではP-Vが150nmより大きいもの、さらには200nmより大きい試料が存在することが確認される。図18では、試料Yには試料XのRMSよりもRMSが大きい試料が存在することが分かる。かつ、試料XのRMSは10nm以下になっていることに対して、試料YのRMSは10nmより大きい試料が存在することが分かる。以上本実施例により、開示される発明の一様態の有効性が確認された。開示される発明の一様態では、半導体層の表面荒れを十分に抑制できるため、良好な表面を有するSOI基板、及び、このようなSOI基板を用いて作製した半導体装置を提供するには効果的である。