"フラッシュマクロの組として配列されたフラッシュメモリセル、と前記フラッシュマクロの一方の一つへ、同時に前記フラッシュマクロの他方の一つを読出している間に、書込むための読出し間書込み手段、を含むフラッシュメモリシステム。マイクロプロセッサへ接続された請求項1のシステムであって、且つ前記読出し間書込み手段は、マイクロプロセッサから受信された信号を選択された前記マクロフラッシュの一つへ書込むための手段、と前記選択されたマクロへ向けられたマイクロプロセッサからの読出しコマンドの受信に応答して、書込むための手段がその動作を完了してしまうまでマイクロプロセッサの動作を停止させ、それから読出しコマンドを実行するための手段を含む請求項1のシステム。読出し間書込み手段の現在のステータスを表現する値で、マイクロプロセッサによりアクセス可能な前記値を記憶するための手段を更に含む請求項2のシステム。フラッシュマクロの組として配列されたフラッシュメモリセル、フラッシュメモリコントローラ、フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシュメモリバス、前記フラッシュメモリコントローラは、フラッシュマクロ当り一つのプログラム可能な待機状態の数を用いて、フラッシュマクロと関連するプログラム可能な待機状態の数を記憶するための手段、と選択されたフラッシュマクロへアクセスするための手段で、選択されたフラッシュマクロと関連する待機状態の数を用いてプログラムされたフラッシュメモリバスを使用して選択されたフラッシュマクロへアクセスする選択されたフラッシュへアクセスするための前記手段、を含むこと、を含むメモリシステム。それぞれの前記待機状態レジスタユニットは待機状態のどのような整数も表現するためにプログラム可能である請求項4のシステム。フラッシュメモリセルで、フラッシュマクロの組として配列された前記フラッシュメモリセル、とそれぞれのフラッシュマクロと関連する別々のパスワードを記憶するための手段、と選択された前記フラッシュマクロの一つのために有効なパスワードの受信に応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止している間に、前記選択されたフラッシュマクロのフラッシュセルのプログラム又は消去ができるようにするための手段、を含むフラッシュメモリコントローラ、を含むフラッシュメモリシステム。前記フラッシュマクロの一つのフラッシュセルの一部分がブートローダソフトウェアを記憶する請求項6のフラッシュメモリシステム。ブートローダと関連するパスワードを記憶するための手段、とブートローダのために有効なパスワードの受信に応答して、前記ブートローダの前記フラッシュセルのプログラム又は消去ができるようにするための手段、を更に含む請求項7のフラッシュメモリシステム。フラッシュマクロの選択されたフラッシュセルを消去するための手段で、ワード消去、頁消去又は大量消去動作を選択的に実行する、消去するための前記手段を更に含む請求項7のフラッシュメモリシステム。それぞれのフラッシュマクロに関連する別々のパスワードを記憶するための手段がハードワイヤードメモリにパスワードを記憶する請求項7のフラッシュメモリシステム。フラッシュメモリセル、前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケーションに区分するための手段を含むフラッシュメモリコントローラ、前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレスに始まるブートローダと他のメモリロケーション内のフラッシュマクロを記憶すること、と区分するための前記手段は、ブートローダにより実行される動作が完了してしまった後、ハイメモリロケーションとロウメモリロケーションを交換するための手段を含むこと、を含むフラッシュメモリシステム。第1番目のメモリ区分の最下位のメモリアドレスに始まり記憶されたブートローダを用いて、第1番目及び第2番目のメモリ区分に区分可能なメモリ空間を有するフラッシュメモリシステム内に記憶された符号をアクセスするための方法であって、前記方法は、リセット信号を受信し、メモリの低位の部分としてメモリ空間の第1番目の区分、且つメモリの高位の部分として第2番目の区分を明示し、ブートローダを動作させ、且つブートローダにより実行される動作の完了のときに、メモリの第2番目の区分の中に記憶されたどのような符号も後で低位のメモリからアクセスされることができるように、メモリ空間の第1番目及び第2番目の区分を交換する、ステップを含む方法。請求項12の方法であって、ブートローダを動作させる前記ステップは、どのような新しい符号がフラッシュメモリの中にプログラムされる必要があるかどうかを決定し、且つもしそうならば、新しい符号をダウンロードし、且つそれから第1番目及び第2番目の区分が交換される前にメモリの高位の部分に新しい符号を書込むステップを含む請求項12の方法。フラッシュマクロの組として配列されたフラッシュメモリセル、と前記フラッシュマクロの一つへ、同時に前記フラッシュマクロの他の一つを読出している間に、書込むための読出し間書込み回路網を有するフラッシュメモリアクセスユニット、を含むフラッシュメモリシステム。フラッシュマクロの組として配列されたフラッシュメモリセル、フラッシュメモリコントローラ、フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシュメモリバス、前記フラッシュメモリコントローラは、フラッシュマクロ当り待機状態の一つのプログラム可能な数を用いて、フラッシュマクロに関連する待機状態のプログラム可能な数を記憶するための待機状態レジスタユニット、と選択されたフラッシュマクロへアクセスするためのフラッシュマクロアクセスユニットで、選択されたフラッシュマクロに関連する待機状態の数を用いてプグラムされたフラッシュメモリバスを使用して選択されたフラッシュマクロへアクセスする前記フラッシュマクロアクセスユニット、を含むこと、を含むメモリシステム。フラッシュメモリセルであって、フラッシュマクロの組として配列された前記フラッシュメモリセル、とそれぞれのフラッシュマクロに関連する別々のパスワードを記憶するためのパスワードレジスタ、と選択された前記フラッシュマクロの一つのために有効なパスワードの受信に応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止している間に、選択されたフラッシュマクロのフラッシュセルのプログラム又は消去ができるようにするための回路網、を含むフラッシュメモリコントローラ、を含むフラッシュメモリシステム。フフラッシュメモリセル、前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケーションに区分するフラッシュメモリコントローラ、前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレスに始まるブートローダ及び他のメモリ位置内のフラッシュマクロを記憶すること、と前記フラッシュメモリコントローラは、ブートローダにより実行された動作が完了してしまった後に前記ハイメモリロケーション及びロウメモリロケーションを交換すること、を含むフラッシュメモリシステム。本発明の他の目的、特徴及び利点は、添付された図面とともに、後に続く説明から明白になるだろう。本発明の方法及び装置の実施形態が提供される。例示的実施形態の詳細な説明図面を参照して、本発明の好ましく且つ例示的な実施形態について説明する。本発明は、最初に、CDMAセルラ電話機の音声及びデータモデムASICの中で使用するための集積化埋込型フラッシュ及びSRAMシステムを参照して説明されるだろう。しかしながら、本発明の原理は、同様に他のシステムにも適用可能である。図1は、CDMA無線通信システムの中で使用するために構成されたセルラ電話機のような、移動無線通信装置の中で使用するための音声及びデータモデムASIC100を図示する。音声及びデータモデムASICは、セルラ電話機の電話機能を取扱うための回路網を含む。示されていないが、セルラ電話機は、他のASIC、又は他の機能を実行するように構成された他の集積回路を含んでもよい。例えば、セルラ電話機が、無線電話機能と同様な、PDA機能を提供するスマートホンのように構成されるならば、別々のASICは、PDA機能を制御するために設けられるかも知れない。その代わりに、全ての機能は、たった一つのASICの中に集積化されるかも知れない。セルラ電話機の無線電話機能を取扱うために、ASICは、音声及びデータモデム機能を制御するためのマイクロプロセッサ102を含む。マイクロプロセッサは、例えば、Arm,IncJ.社によって提供されるARM7TDMIJマイクロプロセッサのような、縮小命令セット計算reducedinstructionsetcomputingRISCマイクロプロセッサであるかも知れない。ARM7TDMI及びArm,Inc.は、両方ともArm,Inc.社の商標である。他の実施においては、例えば、複合命令セット計算complexinstructionsetcomputingCISCマイクロプロセッサを含む他のマイクロプロセッサが使用される。一般に符号104で示される種々の周辺構成要素が、特定のCDMA無線電話機能を実行するためにASICの中に設けられる。システムバス106は、マイクロプロセッサと種々のCDMA周辺構成要素を連結させる。使用時に、マイクロプロセッサは、基地局示されていないから受信されたCDMA信号をセルラ電話機のスピーカを通して出力するための音声信号に変換し、又はセルラ電話機のマイクロホンから受信された音声信号を基地局への伝送のためのCDMA信号に変換するような、CDMA無線通信を処理するように指図された種々の機能を実行するために、システムバスを介して、種々のCDMA周辺構成要素を制御する。これら及び他の機能を実行するために、マイクロプロセッサ及び周辺構成要素は、ASICの外側のセルラ電話機の中に実装された1つ若しくはより多いSRAM、DRAM又はフラッシュメモリチップを含むかも知れない、ASICの上に形成された内部メモリシステム108の中又は外部メモリシステム110の中のいずれかに、データ又は他の情報を記憶する。全般に、電話呼のリアルタイム処理の類に関連して使用されるデータのような、素早くアクセスされる必要があるデータ又は他の情報は、適切なアクセスのために内部メモリシステムの中に記憶される。非リアルタイム機能を用いて使用するためのデータのような、素早く検索される必要がないデータは、外部メモリシステムの中に記憶される。内部メモリシステムは、たった一つのメモリシステムとして集積化されたフラッシュメモリシステム112及びSRAM113を含む。図1の例示的実施においては、たった一つのメモリシステムの回路及びマイクロプロセッサの回路並びにCDMA周辺構成要素は、全てたった一つのシリコン型の上に集積化される。他の実施においては、たった一つのメモリシステムの回路は、一方の型の上に設けられ、且つ、マイクロプロセッサ及び周辺CDMA構成要素は、他方の型の上に設けられる。好ましくは、この実施においては、二つの別々のシリコン型は、たった一つのチップの中で集積化される。どの場合においても、内部メモリインタフェースユニット115は、システムバス106を介して、内部メモリシステムをマイクロプロセッサ及び周辺CDMA構成要素と連結させる。外部メモリインタフェースユニット117は、システムバス106をも介して、外部メモリシステムをマイクロプロセッサ及び周辺CDMA構成要素と連結させる。内部メモリシステムのフラッシュメモリシステム112のフラッシュメモリは、主に、マイクロプロセッサ又はCDMA周辺構成要素によって使用するためのCDMAソフトウェアコードを記憶するために使用される。典型的には、フラッシュメモリは、また、マイクロプロセッサによる最初のパワーアップ動作の間検索され且つ動作させられるブートローダを含む。ブートローダは、フラッシュメモリの中に記憶された他のCDMAプログラムへアクセスしたり且つ動作させるための命令を含む。フラッシュメモリは、また、名前、電話番号、住所の類の記憶のような、セルラ電話機に関連して使用されるデータの不揮発性記憶を設けるために使用される。セルラ電話機がPDAの動作を追加的に実行するスマートホンのように構成されているならば、そのときは、フラッシュメモリは、会合日付、暦、予定、音声備忘録、の類のような、PDAによって使用されるデータを追加的に記憶する。一般に、セルラ電話機が電力停止してしまっている間でさえも保たれているかも知れないどのような型のソフトウェア又はデータも、好ましくは、ASICの中に埋込まれたフラッシュメモリの中、又はもし外部メモリの中に設けられていれば、フラッシュメモリシステムの中のいずれかに記憶される。埋込型SRAM113は、それらの機能に関連してマイクロプロセッサ又は周辺構成要素によって使用される他の型のデータ又はソフトウェアプログラムの揮発性記憶を設ける。例えば、CDMA信号がセルラ電話機の通話中に基地局から受信されるとき、種々の周辺構成要素は、信号、又はその処理されたバージョンversionをSRAMの中に記憶する。一つの特定の例として、ビタビViterbi復号器が入力信号を処理してしまった後、音声のために復号化されたシンボルは、ボコーダによる引続く処理のためにSRAMの中に記憶される。外部メモリは、また、データ、特に高レートでアクセスされる必要がないデータを記憶するための揮発性メモリとして使用されるかも知れない。さて、信号の伝送のために、ASIC100のCDMA周辺構成要素を考慮してみると、DSPを含むかも知れないボコーダ114は、マイクロホン示されていないを通して受信された音声信号をディジタル化されたシンボル又は他の情報のパケットに変換するために設けられる。誤り訂正及び検出目的のために、CDMA符号器116は、ボコーダによって発生させられたシンボルを符号化する。CDMAインタリーバ118は、時間ダイバーシティを設けるために符号化された信号をインタリーブし、これによって伝送電力の低減を可能にする。CDMA変調器120は、アンテナ示されていないを介する次の伝送のためにインタリーブされた信号を変調する。受信された信号を処理するために、CDMA復調器122は、信号を復調し、デインタリーバ124は、どのような前のインタリーブの影響も除去するように、信号をデインタリーブし、且つCDMA復号器126は、その中に符号化されている音声又はデータ信号を取出すために、信号を復号化する。音声通信については、復号化された音声信号は、スピーカ示されていないを通して電話機のユーザへ出力される。データ通信については、復号化されたデータ信号は、例えば、ウェブブラウザプログラムwebbrowserprogram、eメールプログラムの類を使用して、表示するため示されていない表示装置上にのような、電話機の他の構成要素によって更に処理される。こうして、図1は、他にも特徴はあるが、埋込型のフラッシュ及びSRAMを図示する。ASIC上にフラッシュメモリ及びSRAMを埋込むことによって、マイクロプロセッサ並びにフラッシュ及びSRAMメモリは、これによって物理的に互いに密接する。この故に、マイクロプロセッサからメモリへのデータバス及び制御信号は、逆もまた同様に、オフチップメモリoff-chipmemoryを使用するときに印刷回路基板上で見出だされるよりも少ない経路及び容量遅延に出会う。これは、全体に亘たるメモリアクセス時間、且つより速い全体に亘たる処理速度を改善する。その上、ASICの中にフラッシュ及びSRAMを埋込むことによって、ASICの外部にある全てのメモリを要求するシステムと比較して、セルラ電話機のエレクトロニクスの全体に亘る寸法が削減され得る。これは、スリムで且つコンパクトな設計を使用して構成されたセルラ電話機を可能にする。それだけではなく、重要な電力節減が、ASICの中にフラッシュメモリ及びSRAMを埋込むことによって達成される。特に、フラッシュメモリ及びSRAMがオフチップを設けているならば、少なからぬ電力及びエネルギーが消費され、フラッシュメモリ及びSRAMへアクセスするために要求される種々の入力/出力ピン並びに印刷回路基板上の信号追跡をトグルtogglingする。この故に、埋込まれたフラッシュメモリ及びSRAMの中で頻繁にアクセスされる必要があるデータ及びプログラムを記憶することによって、電力消費が低減され、これによって、電話機が、再充電動作が要求される前に、顧客によってより長く動作させられ得るような、セルラ電話機の待機時間を改善する。その上、装置が活動しているときにより低い全体に亘る電流消費があり、これによって更に電力消費を低減させる。好ましくは、システムバス、マイクロプロセッサ、及び内部メモリシステムは、全て32ビットのデータ通路を処理するように構成される。外部のフラッシュ及びSRAMは、典型的には、8ビットのデータ通路のみを使用してアクセスされる。この故に、32ビットのデータ通路を適応させることによって、アクセス時間は、また、更に改善される。その上、それぞれのクロック周期の間、より大量のデータが処理され得るので、ASICの構成要素の全体に亘るクロックレートは、低減させられることができ、これによって、なお、更に、パワー消費を改善する。オフチップメモリについて、32ビットのデータパスは、典型的には、ピン及び経路の制限のため、使用されない。それでも他の利点として、ASICの中に埋込型のフラッシュメモリ及びSRAMを設けることは、セルラ電話機のマザボード上に要求されるチップの合計数を減少させ、これによって簡単化された製造工程の結果として信頼性を向上させる。こうして、ASIC100の中に埋込型のフラッシュ及びSRAMを設けることは、たくさんの利点を提供する。次に、内部メモリシステムのフラッシュ及びSRAMメモリの特定の特徴をより詳細に説明する。これらの特徴は、例えば、改善されたアクセス時間、改善された不注意な書込み動作からの保護、の類を提供する。さて、図2を参照すると、埋込型フラッシュメモリシステムは、フラッシュメモリ列130及びフラッシュメモリコントローラ132を含む。フラッシュメモリ列130は、説明されるように、独立にアクセスされることができるN個の異なるフラッシュマクロまでに限定されるフラッシュメモリセルを含む。換言すれば、一つのフラッシュマクロ上の読出し動作は、他の一つのフラッシュマクロ上の書込み動作が実行されている間に、実行されることができる。ある特定の例においては、Nは4にセットされて、合計四つの別々のフラッシュマクロに細分されるようなフラッシュメモリを可能にする。フラッシュメモリシステムバス134は、フラッシュメモリ列とフラッシュコントローラを連結し、読出し又は書込み動作を実行するためにフラッシュメモリ列へアクセスするようなフラッシュコントローラを可能にする。好ましくは、全ての三つの構成要素は、32ビットのデータパスに適応するように構成される。フラッシュコントローラ132は、フラッシュマクロアクセスユニット136、並びにプログラム可能な待機状態レジスタ138、プログラム可能なパスワードレジスタ140及びステータスレジスタ142を含んでいる、種々のメモリレジスタを含む。フラッシュメモリアクセスユニットは、フラッシュメモリ列のフラッシュマクロへのアクセスを制御するために、種々のレジスタの中に記憶された情報を使用する。レジスタの中に記憶された情報及びその情報が使用される方法について、さらに詳細に説明する。フラッシュメモリアクセスユニット136は、フラッシュメモリ読出しユニット144及びフラッシュメモリ書込みユニット146を含む。読出しユニットは、フラッシュメモリユニットの中に記憶されたデータ又はソフトウェアプログラムを読出すために使用される。書込みユニットは、新しいデータ又は新しいプログラムを記憶するためにフラッシュメモリの部分を再プログラムするために使用される。一緒にして、読出し及びフラッシュ書込みユニットは、一つのフラッシュマクロ上に、同時に書込み動作が他の一つのフラッシュマクロ上に実行されている間、実行される読出し動作を可能にするための読出し間書込み手段を設ける。こうして、特定の例として、読出しユニット144は、書込みユニットがフラッシュマクロ2上に書込み動作を実行している間に、フラッシュマクロ1上に読出し動作を実行してもよい。読出し動作は、全体に亘るメモリ列の中の特定のメモリアドレスを指定して、フラッシュバス134を介して、フラッシュメモリ列130へ読出しコマンドを転送することによって行われる。フラッシュマクロ1からの読出し動作の場合においては、アドレスは、フラッシュマクロ1のアドレス空間の中の32ビットのメモリアドレスを指定する。同様に、書込み動作については、書込みコマンドは、フラッシュバスを介してフラッシュメモリへ転送される。書込みコマンドは、フラッシュマクロの中のアドレスを指定し、且つ追加的にその中に記憶されているデータを指定する。32ビットのデータ通路の実施については、書込みコマンドは、メモリアドレスと一緒に32ビットのデータを設ける。その上、下記に説明されるように、書込み動作は、正しいパスワードが書込みコマンドの一部としてマイクロプロセッサ又は周辺構成要素から受信されるならば、実行されるのみである。フラッシュメモリ書込み動作は、本質的にフラッシュ読出し動作より多くの量の時間がかかる。読出し動作は、例えば、たった一つのクロック周期の中で実行されるかも知れない。書込み動作は、幾百ものクロック周期を要求するかも知れない。従って、非常に多数の個々の読出し動作は、たった一つの書込みが実行されている間に、実行されるかも知れない。読出し動作は、書込み動作の支配を受けているマクロとは異なるフラッシュマクロのどの上にでも実行される。読出し要請が、現在、書込み動作の支配を受けているフラッシュマクロの中のアドレスを指定してマイクロプロセッサから受信されるならば、読出し動作は、書込み動作が完了してしまうまでフラッシュマクロアクセスユニットによって延期される。その上に、フラッシュメモリアクセスユニットは、マイクロプロセッサヘ信号を転送し、書込み動作の完了まで処理動作を中止するようプロセッサを制御する。これは、断続信号又は他の在来の手法を使用して達成されるかも知れない。純理論的な処理ができるマイクロプロセッサを使用する実施におけるような、他の実施においては、書込み動作が実行されている間、マイクロプロセッサが動作を継続することを可能にすることが望ましいかも知れない。この故に、読出し間書込み機構が設けられる。もし、同じフラッシュマクロへ命令が出されissueないならば、未処理の書込み動作の完了まで、読出し動作が延期される必要がないという理由で、読出し間書込み機構は、平均して、より速い読出しアクセス時間が達成されることを可能にする。そういうものとして、全体に亘るシステムは、より効率的であって、与えられた期間の時間の範囲内でより多くの動作をシステムが実行することを可能にするか、又は全般的により低いクロックレートでシステムが動かされることを可能にするかのいずれかであり、こうして電力消費を低減する。フラッシュメモリアクセスユニットは、追加的に、フラッシュメモリの部分を消去するための消去ユニット147を含む。消去ユニットは、開始アドレスを指定し且つ更に消去されるデータの量を指定して、マイクロプロセッサ又は他の構成要素から消去コマンドを受信する。消去コマンドは、たった一つのワード32ビット、まる一頁、又はフラッシュメモリ列全体のいずれかの消去を指定してもよい。正しいパスワードがマイクロプロセッサ又は周辺構成要素から消去コマンドの一部として受信されるならば、書込み動作を用いるとして、消去動作は、実行されるのみである。大量消去動作としてこの中で参照される、フラッシュメモリ列全体が消去される動作の間に、フラッシュメモリへの全ての他の読出し又は書込み要請は、大量消去動作の完了を未処理のまま、停止させられる。例示的実施においては、全てのフラッシュメモリ動作は、また、フラッシユメモリの頁が消去されたとき、たとえ動作が、消去されている頁から分離したフラッシュマクロヘ実行されるものであっても、停止させられる。他の実施においては、フラッシュメモリ動作は、他のフラッシュマクロが消去されている頁によって影響されないことを可能にされる。その上、フラッシュメモリの特定の実施に依存して、消去動作は、どのような書込み又はプログラム動作の前でも実行される必要があるかも知れない。その上、特に、書込み動作が1ビットに0ビットへ変化させることのみができるように、フラッシュメモリが構成されているならば、そのときは、消去動作は、ワード又は実際の書込み動作の前に書込まれているワードヘ実行される必要があるだろう。消去動作は、引続く書込み動作が選択されたワードの中のビットを0へ再プログラムすることができるように、以前に0へプログラムされた全てのビットを1へ変換し返す。従って、このような実施においては、フラッシュメモリ書込みユニット146は、書込みコマンドを受信したとき、最初に、ワード又は書込み動作を実行する前の書込み動作の支配を受けているワードを消去するように、消去ユニット147を制御する。代案においては、書込みユニット146は、書込み動作の前に自動的に消去動作を実行しない。このような実施においては、ソフトウェア設計者達は、フラッシュメモリヘアクセスするソフトウェアが書込み動作の前に消去動作を実行することを確実にしなければならない。フラッシュメモリアクセスユニットは、また、メモリ列130のメモリアドレスフェーズの全体に亘るハイメモリ部分およびロウメモリ部分の交換に使用するためのメモリ交換ユニット149を含む。メモリ交換ユニットの動作を、図5に関連して下記により詳細に説明する。図3は、フラッシュメモリ列の異なる部分を用いて使用するためのフラッシュバス待機状態のための待機状態メモリレジスタ138を図示する。待機状態メモリレジスタは、フラッシュメモリ列の別々のM個の部分に関連する待機状態値を記憶するための別々のM個の記憶レジスタを含む。一つの実施においては、フラッシュマクロ当り別々の1つの待機状態レジスタがあるように、Mは、Nにセットされる。他の実施においては、フラッシュマクロ当り多数の待機状態レジスタ又は待機状態レジスタ当り多数のフラッシュマクロがあるかも知れない。一つの特定な実施においては、Nは4にセットされ、且つMは16にセットされる。各待機状態レジスタは、メモリ列の相応する部分の中のどんなメモリアドレスへの読出し動作の間でも使用するための待機状態値を記憶する。待機状態は、フラッシュメモリアクセスユニットが読出し動作によるデータの検索まで待機しなければならないような、フラッシュメモリバスの周期の数を指定する。待機状態が0にセットされているならば、そのときは、フラッシュメモリアクセスユニットは、読出し動作がフラッシュ列へ強行されたクロック周期の直後に引続くクロック周期の間にフラッシュバスへアクセスする。待機状態が3にセットされているならば、そのときは、フラッシュメモリアクセスユニットは、読出し動作の強行に引続く三つのクロック周期を待機する。異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応させるためにフラッシュメモリ列の異なる部分に設けられる。簡単には、より頻繁にフラッシュメモリが書込まれれば、より緩慢にフラッシュセルは、引続く読出し動作に応答する。異なる型のデータ又はプログラムを記憶するフラッシュ列の異なる部分に対して、異なる度合いの読出し時間の品質低下が生じる。その上特に、音声備忘録を記憶するために使用される部分のように、頻繁に再書込みされるフラッシュメモリの部分は、ブートローダを記憶する部分のように、頻繁に再書込みされるフラッシュメモリの部分より大量の品質低下の支配を受ける。下記に説明される実施においては、ブートローダは、ブートローダを記憶するために使用されるメモリセルへ幾らかの度合いの品質低下の結果をもたらす高位のメモリの内も外もすっかり、交換される。こうして、別々の待機状態値は、そのメモリの予想された品質低下の度合いに依存するメモリの各部分のための待機状態レジスタの中に記憶される。たまにしか再プログラムされないように予想されるメモリの部分のために、0の待機状態は、相応する待機状態メモリレジスタの中に再プログラムされる。頻繁に再プログラムされるように予想される列の部分のために、3の待機状態値は、好ましくは、事前プログラムされる。予想される再プログラムの量は、全体に亘るシステムハードウェア及びソフトウェア設計に基づいて、前もって決定される。こうして、音声備忘録構成要素のように、頻繁にフラッシュメモリへ書込む確かなハードウェア及びソフトウェア構成要素がフラッシュマクロ3のみに使用するために設計されているならば、そのときは、フラッシュマクロ3のための待機状態は、3にプリセットされる。その代わりに、0の待機状態は、フラッシュマクロ1のためにプリセットされ、1の待機状態は、フラッシュマクロ2のためにプリセットされ、2の待機状態は、フラッシュマクロ3のためにプリセットされる、等である。ソフトウェア及びハードウェアの設計者達は、予想される書込み頻度に基づいて、フラッシュマクロへ書込みをするためにシステムを設計するよう指図される。フラッシュメモリへの頻繁な書込みを行うハードウェア又はソフトウェアを開発する設計者達は、フラッシュマクロ4へ書込むように彼等のシステムを構成するだろう。たまにしかフラッシュメモリへ書込まないハードウェア又はソフトウェアを開発する設計者達は、フラッシュマクロ1へ書込むように彼等のシステムを構成するだろう。今までのところ他の代案では、フラッシュメモリアクセスユニットは、それぞれのフラッシュマクロへ実行される書込み動作の数を追跡し、且つそれに応じて関連する待機状態の数を選択的に増加させるように構成される。待機状態レジスタは、セルラ電話機が最初に製造されるときに、全て0にプリセットされる。その後、異なるフラッシュマクロがセルラ電話機の使用の間に再書込みされる範囲に依存して、待機状態レジスタの中に記憶された個々の値は、選択的に1に、それから多分2、それから3又はより大きくリセットされる。使用される特定のフラッシュメモリ、且つセルラ電話機の使用の量に依存して、どんな待機状態レジスタも0から1へリセットされるまでは、1年又は2年はあるかも知れない、且つ3の待機状態値へ到達するものは、全くないかも知れない。他の場合においては、その値は、より頻繁にリセットされる必要があるかも知れない。それでも他の実施においては、より大きい数の待機状態値でさえも、例えば、0から10の待機状態値を含んで提供される。待機状態値の合計数及び待機状態の数が増大する前に実行される再プログラム動作の数は、種々の構成要素を制御するために使用されるクロックの全体に亘る周波数と同様に、特定のフラッシュメモリ列、フラッシュバス、及びフラッシュコントローラにより大きく依存する。しかしながら、構成要素のそれぞれの選択のために、且つクロック信号のそれぞれの選択のために、日常の実験が、待機状態値のための容認できるか又は最適の値を決定するために、且つ待機状態値がどのくらい頻繁に増大される必要があるかを決定するために、実行されるかも知れない。いずれにせよ、プログラム可能な待機状態値を提供することによって、平均のメモリアクセス時間は、短縮されることができ、これによってより大きな処理速度又は同様な処理速度を達成するためのより緩慢なクロックの使用を可能にすることのどちらかを提供する。図4は、フラッシュメモリ列の異なる部分に関連するパスワードを記憶するためのフラッシュメモリパスワードレジスタ140を図示する。フラッシュメモリパスワードレジスタは、それぞれフラッシュメモリ列の相応する部分に関連するPパスワードを記憶する。一つの例においては、Pは、16にセットされる。プログラムを容易にするために、Pは、Mと同様な値にセットされてもよい。各個々のパスワードレジスタは、書込み又は消去動作がメモリ列の相応する部分に実行されることができる前に、要求される独特のパスワードを記憶する。こうして、マイクロプロセッサ又は他のASICの構成要素から受信される各書込みコマンドは、メモリアドレス及びそのアドレスへ書込まれるデータと一緒に、パスワードを指定する。各消去コマンドは、また、消去されたメモリアドレスのアイデンティフィケーションと一緒に、パスワードを指定する。書込みコマンドを受信すると、書込みユニット146図2は、書込みコマンドの中に受信されたパスワードを、書込みコマンドによって指定されたメモリアドレスのためのパスワードレジスタの中に記憶されたパスワードと比較する。両パスワードが合致したならば、書込みユニットは、書込み動作をフラッシュメモリへ進めることによって、書込みコマンドを実行するように進める。両パスワードが合致しなければ、書込みユニットは、誤り信号を、書込みコマンドを出す構成要素へ返送し、無効パスワードのために書込みコマンドが実行されることができなかったことを、構成要素に知らせる。消去コマンドは、同様な方法で取扱われる。こうして、パスワード保護は、設けられる。パスワード保護は、一部分は、多分ソフトウェアバグの類の結果としての、フラッシュメモリの部分の不注意な消去又は再プログラムを予防するために、設けられる。これに関しては、不注意な書込み又は消去コマンドが正しいパスワードを含むだろうとは、明らかに思われない。その上、システムが全面的に、異なる周辺構成要素がフラッシュメモリの異なる部分への読出し及び書込みをするように、構成されているならば、そのときは、パスワード保護は、また、一方の周辺構成要素が他方の構成要素へ予約されたメモリ領域に不注意に書込むことを予防するのを手伝う。例えば、ボコーダは、フラッシュマクロ2からのみ読出し又は書込みをしてもよい。他のパスワードプロトコルは、代わりに設けられてもよい。例えば、異なるパスワードをメモリの異なる部分に関連させるよりむしろ異なるパスワードは、それを出す異なる構成要素に直接関連させてもよい。こうして、例えば、第1番目のパスワードは、マイクロプロセッサから受信されるコマンドに関連されてもよいのだが、一方第2番目のパスワードは、ボコーダから受信されるコマンドに関連させられる。この実施においては、それぞれの装置は、潜在的にどのようなフラッシュマクロへ書込み又はどのようなフラッシュマクロから読出すこともできるが、しかし、それにも関わらず、不注意な書込み動作の危険は、最小化される。それぞれのパスワードは、例えば、16ビットの独特の2進列binarysequenceであるかも知れない。パスワード保護を設けることによって、警察、火災又はその類の電話番号の喪失のような、重要なデータの喪失は、回避される。その上、フラッシュメモリの中に記憶されたCDMA符号の部分が崩壊させられるかも知れないだろうという危険は、低減される。極端な場合においては、フラッシュメモリの中に記憶された1つ又はより多いCDMAプログラムの崩壊は、全面的なセルラ電話機の機能不全という結果となり、取替え又はサービスのために顧客にセルラ電話機を返却するよう要求することになる。さらに他の実施においては、ユーザは、ユーザによって記憶されたデータを用いて使用するための特定のパスワードを記録することができるかも知れない。例えば、一方のフラッシュマクロが音声備忘録を記録するために排他的に使用されるならば、ユーザは、他方の電話機のユーザによる音声備忘録への未認可のアクセスを防止するために、セルラ電話機のキーパッドよって独特のパスワードを入力するかも知れない。同じように、電話番号、住所の類を記憶するためのメモリの特定の部分は、同じように未認可のアクセスを防止するために、それと関連させられたユーザ入力のパスワードを持っているかも知れない。正しく認識されることができるように、種々の広範囲の異なるパスワードシナリオは、本発明の一般原理との一貫性があるのかも知れない。注目したように、フラッシュメモリ列の一部は、ブートローダを記憶するために使用されてもよい。別々の追加的なパスワードレジスタ150は、ブートローダを記憶するメモリの部分に設けられる。これ故に、そのコマンドが追加的に別々のブートローダパスワードを設けないならば、ブートローダを記憶するメモリの部分に影響するどのような書込み又は消去コマンドも実行されない。これは、それ故に、ブートローダが不注意に崩壊されるような危険を最小化するために、きわどいブートローダへ追加的水準のパスワード保護を与える。図5は、フラッシュメモリ列のフラッシュマクロのステータスを記憶するためのフラッシュメモリステータスレジスタ142を図示する。ステータスレジスタは、N個のフラッシュマクロ各自のステータスを別々に記憶するためのN個の個々のメモリ要素を含む。それぞれのステータスレジスタは、相応するフラッシュマクロが現在の未処理の読出し又は書込み動作の支配を受けているかどうかを、他の可能な特徴の中で、指定する。その上に、ステータスレジスタは、更に、読出し又は書込み動作を実行するソフトウェア又はハードウェアの実体を指定するかも知れない。読出し又は書込み動作を出す装置の正体を記憶するために、マイクロプロセッサは、新規に要請されたフラッシュメモリ動作が、より高優先のものかどうか、且つ、もしそうならば、マイクロプロセッサが、より高優先のフラッシュメモリ動作が直ちに実行されることを可能にする読出し又は書込み動作を中止させるフラッシュコントローラを中断させてもよいかどうかを、マイクロプロセッサによって維持されている適切な優先化テーブルを使用して、決定することができる。その上に、ステータスレジスタは、更に、現在の読出し又は書込み動作のステータスのどのような表示も記憶するかも知れない。例えば、ステータスレジスタは、読出し又は書込みコマンドがフラッシュメモリ列へ転送された時刻を記録するかも知れない。こうして、マイクロプロセッサは、その時刻値にアクセスし、且つコマンドが完了しそうである時刻をそれから決定するかも知れない。書込み動作が、典型的に、100クロック周期かかるならば、マイクロプロセッサは、未処理書込みコマンドが直前のみに出されたかどうか、又はそれが殆ど完了されてしまったかどうかを決定することができる。これは、マイクロプロセッサが、フラッシュコントローラに、より高優先の書込み動作を出すことを中断させるように決定することを、可能にする。読出し動作に関するかぎりにおいて、ステータスレジスタは、特定の読出し動作に関連して使用される待機周期の数を指定するかも知れない。正しく認識されことができるように、広範囲の種々のステータス情報は、システムの再プログラムに依存してステータスレジスタの中に記憶されることができる。一般には、ステータス情報は、与えられた時間の範囲内に実行されるより多数の動作を可能にするために、又は秒当りの同じ数の動作をまだ達成しつついる間に、使用されるより低いクロックレートを可能にするために、システムの全体に亘る効率を改善するために設けられる。図6は、メモリ列130図2も同様の全体に亘るメモリアドレス空間152の部分のハイメモリ部分およびロウメモリ部分を交換するために動作するメモリ交換ユニット149図2の動作を図示する。使用中においては、ブートローダは、最初に、メモリ空間の最下位のメモリアドレス、例えば、アドレス0X00に記憶される。主なソフトウェアプログラムは、0X05800000のような、上位のメモリアドレスに始まり、記憶される。ブートローダは、フラッシュメモリの中の主なソフトウェアプログラムの内のどれが、パワーアップ又はリセット動作の一部として動かされる必要があるかを指定するコマンドを含む。一旦、ブートローダがその動作を完了してしまうと、メモリ交換ユニットは、ハイメモリおよびロウメモリを交換する。こうして、交換動作の後、主要なフラッシュソフトウェアプログラムは、メモリ位置0X0に始まり、記憶される。ブートローダは、0X05800000のような上位のメモリアドレスに記憶される。これ故に、下位のメモリへのジャンプは、いまや、フラッシュマクロの主なソフトウェアへの進入をさせる。これは、主なフラッシュソフトウェアがより便宜的にアクセスされることを可能にする。その後、セルラ電話機が電源を切られ、且つ、それから、再度、電源を入れられるならば、又は、ある他のリセット動作が実行されるならば、メモリアドレスは、ブートローダの正しい初期動作を可能にするために、ブートローダが最下位のメモリアドレスに定在するように、再度、交換される。この中で説明されたシステムは、1999年12月3日に提出された、代理人事件整理番号、第990326号のワードラインバッファを用いるフラッシュメモリシステムを有する移動通信装置と題する番号未知の同時係属米国特許出願に記載されているような、ワードラインバッファを追加的に組入れてもよい。ここに説明されてきたものは、埋込型フラッシュ及びSRAMメモリを有する、CDMAに基づくマイクロプロセッサシステムの例示的実施形態である。本発明の諸原理は、同様に他のシステムにも適用可能である。この中に説明された諸実施形態は、本発明の単なる例示であり、且つ、本発明の範囲を限定するように考察されるべきではない。"