第1チップ及び第2チップを含む半導体装置において、前記第1チップに設けられ、第1リペア信号により初期コードに所定の演算を行って第1演算コードを生成する第1演算部と、前記第2チップに設けられ、第2リペア信号により前記第1演算コードに前記所定の演算を行って第2演算コードを生成する第2演算部を含むことを特徴とする、半導体装置。前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項1に記載の半導体装置。前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項1に記載の半導体装置。前記第1演算部は前記第1リペア信号によって合算コードを生成する合算コード生成部と、前記初期コード及び前記合算コードを合算して第1演算コードを生成する合算部を含むことを特徴とする、請求項1に記載の半導体装置。前記第2演算部は前記第2リペア信号によって合算コードを生成する合算コード生成部と、及び前記第1演算コード及び前記合算コードを合算して第2演算コードを生成する合算部を含むことを特徴とする、請求項1に記載の半導体装置。前記第1チップに設けられ前記第1リペア信号により前記第1演算コードまたは第1所定コードを第1チップIDとして選択する第1チップID選択部と、及び前記第2チップに設けられ前記第2リペア信号により前記第2演算コードまたは第2所定コードを第2チップIDとして選択する第2チップID選択部をさらに含むことを特徴とする、請求項1に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより大きい値を有することを特徴とする、請求項6に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより大きい値を有することを特徴とする、請求項6に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第1所定コード及び前記第2所定コードのうち小さな値は前記第1演算コード及び前記第2演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項6に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより小さな値を有することを特徴とする、請求項6に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより小さな値を有することを特徴とする、請求項6に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第1所定コード及び前記第2所定コードのうち大きい値は前記第1演算コード及び前記第2演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項6に記載の半導体装置。前記第1リペア信号及び前記第2リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項1に記載の半導体装置。前記各チップはTSV方式で連結したことを特徴とする、請求項1に記載の半導体装置。第1チップ及び第2チップを含む半導体装置において、前記第1チップは初期コードを受信して第1演算コードを生成し、前記第2チップは前記第1演算コードを受信して第2演算コードを生成し、前記第1チップに設けられ、第1リペア信号により前記第1演算コードまたは第1所定コードを前記第1チップIDとして選択する第1チップID選択部と、及び前記第2チップに設けられ、第2リペア信号により前記第2演算コードまたは第2所定コードを前記第2チップIDとして選択する第2チップID選択部を含むことを特徴とする、半導体装置。前記第1チップID及び前記第2チップIDは互いに異なる値を有することを特徴とする、請求項15に記載の半導体装置。前記第1チップに設けられ、前記第1リペア信号により前記初期コードに所定の演算を行って前記第1演算コードを生成する第1演算部と、前記第2チップに設けられ、前記第2リペア信号により前記第1演算コードに前記所定の演算を行って前記第2演算コードを生成する第2演算部をさらに含むことを特徴とする、請求項15に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより大きい値を有することを特徴とする、請求項17に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより小さな値を有することを特徴とする、請求項17に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより大きい値を有することを特徴とする、請求項17に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより小さな値を有することを特徴とする、請求項17に記載の半導体装置。前記所定の演算はコード値を増加させる演算であり、前記第1所定コード及び前記第2所定コードのうち小さな値は前記第1演算コード及び前記第2演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項17に記載の半導体装置。前記所定の演算はコード値を減少させる演算であり、前記第1所定コード及び前記第2所定コードのうち大きい値は前記第1演算コード及び前記第2演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項17に記載の半導体装置。前記第1リペア信号及び前記第2リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項15に記載の半導体装置。前記各チップはTSV方式で連結したことを特徴とする、請求項15に記載の半導体装置。第1チップ及び第2チップを含む半導体装置において、前記第1チップに初期コードを入力する段階と、前記第1チップで第1リペア情報によって前記初期コードに対する所定の演算を行って第1演算コードを生成する段階と、前記第1リペア情報によって前記第1演算コードまたは第1所定コードを前記第1チップのチップIDとして付与する段階と、前記第2チップで第2リペア情報によって前記第1演算コードに対する前記所定の演算を行って第2演算コードを生成する段階と、及び前記第2リペア情報によって前記第2演算コードまたは第2所定コードを前記第2チップのチップIDとして付与する段階を含むことを特徴とする、半導体装置のチップID付与方法。前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項26に記載の半導体装置のチップID付与方法。前記第1演算コードを生成する段階は、前記第1リペア情報によって前記第1演算コードが前記初期コードより大きい値になるように合算コードを生成する段階と、及び前記初期コード及び前記合算コードを合算して前記第1演算コードを生成する段階を含むことを特徴とする、請求項27に記載の半導体チップID付与方法。前記第2演算コードを生成する段階は、前記第2リペア情報によって前記第2演算コードが前記第1演算コードより大きい値になるように合算コードを生成する段階と、及び前記第1演算コード及び前記合算コードを合算して前記第2演算コードを生成する段階を含むことを特徴とする、請求項27に記載の半導体チップID付与方法。前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより大きい値を有することを特徴とする、請求項27に記載の半導体装置のチップID付与方法。前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより大きい値を有することを特徴とする、請求項27に記載の半導体装置のチップID付与方法。前記第1所定コード及び前記第2所定コードのうち小さな値は前記第1演算コード及び前記第2演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項27に記載の半導体装置のチップID付与方法。前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項26に記載の半導体装置のチップID付与方法。前記第1演算コードを生成する段階は、前記第1リペア情報によって前記第1演算コードが前記初期コードより小さな値になるように合算コードを生成する段階と、及び前記初期コード及び前記合算コードを合算して前記第1演算コードを生成する段階を含むことを特徴とする、請求項33に記載の半導体チップID付与方法。前記第2演算コードを生成する段階は、前記第2リペア情報によって前記第2演算コードが前記第1演算コードより小さな値になるように合算コードを生成する段階と、及び前記第1演算コード及び前記合算コードを合算して前記第2演算コードを生成する段階を含むことを特徴とする、請求項33に記載の半導体チップID付与方法。前記第1所定コードで選択された前記第1チップIDは前記第2演算コードで選択された前記第2チップIDより小さな値を有することを特徴とする、請求項33に記載の半導体装置のチップID付与方法。前記第2所定コードで選択された前記第2チップIDは前記第1演算コードで選択された前記第1チップIDより小さな値を有することを特徴とする、請求項33に記載の半導体装置のチップID付与方法。前記第1所定コード及び前記第2所定コードのうち大きい値は前記第1演算コード及び前記第2演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項33に記載の半導体装置のチップID付与方法。前記第1チップID及び前記第2チップIDは互いに異なる値を有することを特徴とする、請求項26に記載の半導体装置のチップID付与方法。前記第1チップ及び前記第2チップに第1及び第2リペア情報を記録する段階は前記半導体装置が含む電気的フューズを通して記録することを特徴とする、請求項26に記載の半導体装置のチップID付与方法。前記各チップはTSV方式で連結したことを特徴とする、請求項26に記載の半導体装置のチップID付与方法。前記第1チップ及び前記第2チップに各々第1及び第2リペア情報を記録する段階を追加で含むことを特徴とする、請求項26に記載の半導体装置のチップID付与方法。複数個のチップを含む半導体装置において、各チップにチップIDを付与する段階と、前記各チップの正常及び不良の可否を判断する段階と、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び前記正常チップ及び前記不良チップのチップIDを置換する段階を含むことを特徴とする、半導体装置の設定方法。前記チップIDを置換する段階は前記不良チップが前記正常チップよりさらに大きい値のチップIDを有することができるように置換することを特徴とする、請求項43に記載の半導体装置の設定方法。前記チップIDを置換する段階は各チップが演算コードを直列構成で入力を受ける段階と、各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、各チップが前記演算コードを直列構成で出力する段階と、及び各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップIDにする段階を含むことを特徴とする、請求項44に記載の半導体装置の設定方法。前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを増加させる動作を行うことを特徴とする、請求項45に記載の半導体装置の設定方法。前記所定コードで選択された前記チップIDは前記演算コードで選択された前記チップIDより大きい値を有することを特徴とする、請求項46に記載の半導体装置の設定方法。前記所定コードは前記演算コードに比較して大きいとかまたは同じであることを特徴とする、請求項46に記載の半導体装置の設定方法。前記チップIDを置換する段階は前記不良チップが前記正常チップよりさらに小さな値のチップIDを有することができるように置換することを特徴とする、請求項43に記載の半導体装置の設定方法。前記チップIDを置換する段階は各チップが演算コードを直列構成で入力を受ける段階と、各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、各チップが前記演算コードを直列構成で出力する段階と、及び各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップIDにする段階を含むことを特徴とする、請求項49に記載の半導体装置の設定方法。前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを減少させる動作を行うことを特徴とする、請求項50に記載の半導体装置の設定方法。前記所定コードで選択された前記チップIDは前記演算コードで選択された前記チップIDより小さな値を有することを特徴とする、請求項51に記載の半導体装置の設定方法。前記所定コードは前記演算コードに比較して小さいとかまたは同じであることを特徴とする、請求項51に記載の半導体装置の設定方法。前記各チップのチップIDは互いに異なる値を有することを特徴とする、請求項43に記載の半導体装置の設定方法。前記各チップにリペア情報を記録する段階は前記各チップが具備する電気的フューズを利用することを特徴とする、請求項43に記載の半導体装置の設定方法。前記各チップは直列で連結され、前記各チップにチップIDを付与する段階は前記各チップのチップIDが順次的に増加するように前記チップIDを付与することを特徴とする、請求項43に記載の半導体装置の設定方法。前記各チップは直列で連結され、前記各チップにチップIDを付与する段階は前記各チップのチップIDが順次的に減少するように前記チップIDを付与することを特徴とする、請求項43に記載の半導体装置の設定方法。前記各チップはTSV方式で連結したことを特徴とする、請求項43に記載の半導体装置の設定方法。リペア信号により演算コードに対して所定の演算を行う演算部と、前記リペア信号によって前記演算コードまたは所定コードをチップIDとして選択するチップID選択部を含むチップID付与回路を含むことを特徴とする、半導体装置。前記演算部は前記リペア信号によって合算コードを生成する合算コード生成部と、及び前記演算コードに前記合算コードを合算する合算部を含むことを特徴とする、請求項59に記載の半導体装置。前記リペア信号は電気的フューズとして記録されたことを特徴とする、請求項59に記載の半導体装置。前記所定の演算は前記演算コードに対する増加演算であることを特徴とする、請求項59に記載の半導体装置。前記所定の演算は前記演算コードに1を足す演算であることを特徴とする、請求項62に記載の半導体装置。前記所定コードは前記演算コードより大きい値を有することを特徴とする、請求項62に記載の半導体装置。前記所定の演算は前記演算コードに対する減少演算であることを特徴とする、請求項59に記載の半導体装置。本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップの夫々に異なるチップIDを容易に付与することにある。また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップIDとして付与することによって各チップに望みのチップIDを付与することにある。本発明の一実施形態による半導体装置は、第1チップ及び第2チップを含む半導体装置において、前記第1チップに設けられ、第1リペア信号により初期コードに所定の演算を行って第1演算コードを生成する第1演算部と、前記第2チップに設けられ、第2リペア信号により前記第1演算コードに前記所定の演算を行って第2演算コードを生成する第2演算部を含む。また、本発明の異なる実施形態による第1チップ及び第2チップを含む半導体装置において、前記第1チップは初期コードを受信して第1演算コードを生成し、前記第2チップは前記第1演算コードを受信して第2演算コードを生成し、前記第1チップに設けられ、第1リペア信号により前記第1演算コードまたは第1所定コードを前記第1チップIDとして選択する第1チップID選択部と、及び前記第2チップに設けられ、第2リペア信号により前記第2演算コードまたは第2所定コードを前記第2チップIDとして選択する第2チップID選択部を含む。また、本発明の一実施形態による半導体装置のチップID付与方法は、第1チップ及び第2チップを含む半導体装置において、前記第1チップに初期コードを入力する段階と、前記第1チップで第1リペア情報によって前記初期コードに対する所定の演算を行って第1演算コードを生成する段階と、前記第1リペア情報によって前記第1演算コードまたは第1所定コードを前記第1チップのチップIDとして付与する段階と、前記第2チップで第2リペア情報によって前記第1演算コードに対する前記所定の演算を行って第2演算コードを生成する段階と、及び前記第2リペア情報によって前記第2演算コードまたは第2所定コードを前記第2チップのチップIDとして付与する段階を含む。また、本発明の一実施形態による半導体装置の設定方法は、複数個のチップを含む半導体装置において、チップごとにチップIDを付与する段階と、前記各チップの正常及び不良の可否を判断する段階と、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び前記正常チップ及び前記不良チップのチップIDを置換する段階を含む。また、本発明の一実施形態による半導体装置はリペア信号により演算コードに対して所定の演算を行う演算部と、前記リペア信号によって前記演算コードまたは所定コードをチップIDとして選択するチップID選択部を含むチップID付与回路を含む。本発明はノーマルチップ及びリダンダンシーチップを含んで構成された半導体メモリ装置で容易にチップIDを付与するようにする効果を創出する。また、本発明はTSV方式で積層された複数個のチップを含む半導体装置で容易にチップIDを付与するようにする効果を創出する。本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップに互いに異なるチップIDを容易に付与することができる。また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップIDとして付与することによって各チップに望みのチップIDを付与することができる。図1は本発明の一実施形態による半導体装置のチップID方法を図示する概略的な図面である。図1に図示された前記半導体装置のチップIDの付与方法を説明するために6個のメモリチップを例示した。前記6個のメモリチップは各々4個のノーマルチップchip1~chip4及び2個のリダンダンシーチップchip5、chip6で構成した。特定のメモリチップの個数が本発明の範囲を制限しないことを明示する。前記4個のノーマルチップchip1~chip4は基本的なメモリチップの動作のためのチップであり、2個のリダンダンシーチップchip5、chip6は前記ノーマルチップchip1~chip4の動作が失敗した場合、これを救済するために構成された余分のチップである。前記6個のメモリチップchip1~chip6はTSV方式ThroughSiliconViaで連結するように例示された。しかし、本発明では各チップがいかなる方式で連結するのかは特定の方式で制限する必要はない。前記6個のチップchip1~chip6は該当チップのリペア情報を有する。前記リペア情報は特定の方法で限定される必要がない。例えば、電気的なフューズE-fuse、ラッチ回路、フリップフロップ回路などの保存手段で構成されることができる。本実施形態では前記6個のチップchip1~chip6が該当チップの正常または不良可否を確認する前記リペア情報を電気的フューズ味図示で有することと例示する。図1に図示された本発明の一実施形態による前記半導体装置のチップIDの付与方法は各チップchip1~chip6が演算コードCcodeを直列構成で入力を受ける段階、前記各チップchip1~chip6が前記リペア情報によって前記演算コードCcodeに対して所定の演算を行う段階、各チップchip1~chip6が前記演算コードCcodeを直列構成で出力する段階及び各チップchip1~chip6が前記リペア情報によって前記演算コードCcodeまたは所定コードDcodeを各チップの前記チップIDにする段階を通して行うことができる。新たに説明すると、前記6個のチップchip1~chip6は前記演算コードCcodeに対して直列の入出力関係を有している。前記6個のチップchip1~chip6は以前のチップから前記演算コードCcodeの入力を受けて、前記演算コードCcodeに対して所定の演算を行い、前記演算コードCcodeを次のチップに出力する。ここで、前記所定の演算は前記リペア情報によって変わる。また、前記6個のチップchip1~chip6は前記リペア情報によって前記演算コードCcodeまたは所定コードDcodeをチップIDにする。図1を参照すると、前記6個のチップchip1~chip6で4個のチップchip1、chip2、chip5、chip6は正常チップとして前記リペア情報表式無いを有し、2個のチップchip3、chip4は不良チップとして前記リペア情報表式Xを有する。前記各チップの演算コードCcodeに対する説明が容易になるように、各チップの演算コードCcodeを初期コードCcode0及び第1ないし第6演算コードCcode1~Ccode6で分けて説明するようにする。また、図1で前記所定の演算は前記リペア情報が正常チップである場合前記演算コードに1を足して、前記リペア情報が不良チップである場合前記演算コードに1を足さないことで例示した。しかし、このような例示は設定によって変わることができる。例えば、前記所定の演算は前記演算コードに対する増加演算でありうる。また、前記所定の演算は前記演算コードに対する減少演算でありうる。また、前記所定の演算は前記演算コードに1を引く演算でありうる。本発明の実施形態で、前記演算コードに1を足す演算が本発明を実施するための特定の演算を限定しようとする意図でないことを明示する。また、図1で前記所定コードDcodeは第1所定コードDcode1及び第2所定コードDcode2を有することと例示した。これは前記6個のチップchip1~chip6で2個のチップchip5、chip6がリダンダンシーチップである設定による例示である。前記第1所定コードDcode1は<101>で、前記第2所定コードDcode2は<100>で例示した。前記チップchip1は前記初期コードCcode0を受信する。前記チップchip1は正常チップの前記リペア情報を有するので前記初期コードCcode0に1を足して第1演算コードCcode1を生成する。図1に図示されたように前記初期コードCcode0は<111>であり、前記所定の演算によって前記第1演算コードCcode1は<000>である。また、前記チップchip1が正常チップの前記リペア情報を有することによって、前記チップchip1は前記第1演算コードCcode1を前記チップchip1のチップIDID1にする。すなわち、前記チップchip1の前記チップIDID1は<000>である。先に説明したように、前記チップchip1~chip6は前記演算コードCcodeに対して直列の入出力関係を構成する。前記チップchip2は前記第1演算コードCcode1を受信する。前記チップchip2は正常チップの前記リペア情報を有するので前記第1演算コードCcode1に1を足して第2演算コードCcode2を生成する。図1に図示されたように前記第1演算コードCcode1は<000>であり、前記所定の演算によって前記第2演算コードCcode2は<001>である。また、前記チップchip2は正常チップの前記リペア情報を有するので、前記第2演算コードCcode2を前記チップchip2のチップIDID2にする。すなわち、前記チップchip2の前記チップIDID2は<001>である。前記チップchip3は前記第2演算コードCcode2を受信する。前記チップchip2は不良チップの前記リペア情報図1のXを有するので前記第2演算コードCcode2に1を足さないで第3演算コードCcode3を生成する。図1に図示されたように前記第2演算コードCcode2は<001>であり、前記所定の演算によって前記第3演算コードCcode3は<001>である。また、前記チップchip3は不良チップの前記リペア情報を有するので、前記第3演算コードCcode3ではない第1所定コードDcode1を前記チップchip3のチップIDID3にする。すなわち、前記チップchip3の前記チップIDID3は<101>である。前記チップchip4は前記第3演算コードCcode3を受信する。前記チップchip4は不良チップの前記リペア情報図1のXを有するので前記第3演算コードCcode3に1を足さないで第4演算コードCcode4を生成する。図1に図示されたように前記第3演算コードCcode3は<001>であり、前記所定の演算によって前記第4演算コードCcode4は<001>である。また、前記チップchip4は不良チップの前記リペア情報を有するので、前記第4演算コードCcode4ではない第2所定コードDcode2を前記チップchip4のチップIDID4にする。すなわち、前記チップchip4の前記チップIDID4は<100>である。前記チップchip5は前記第4演算コードCcode4を受信する。前記チップchip5は正常チップの前記リペア情報を有するので前記第4演算コードCcode4に1を足して第5演算コードCcode5を生成する。図1に図示されたように前記第4演算コードCcode4は<001>であり、前記所定の演算によって前記第5演算コードCcode5は<010>である。また、前記チップchip5は正常チップの前記リペア情報を有するので、前記第5演算コードCcode5を前記チップchip5のチップIDID5にする。すなわち、前記チップchip5の前記チップIDID5は<010>である。前記チップchip6は前記第5演算コードCcode5を受信する。前記チップchip6は正常チップの前記リペア情報を有するので前記第5演算コードCcode5に1を足して第6演算コードCcode6を生成する。図1に図示されたように前記第5演算コードCcode5は<010>であり、前記所定の演算によって前記第6演算コードCcode6は<011>である。また、前記チップchip6は正常チップの前記リペア情報を有するので、前記第6演算コードCcode6を前記チップchip6のチップIDID6にする。すなわち、前記チップchip6の前記チップIDID6は<011>である。このような本発明の一実施形態による半導体装置のチップIDの付与方法により、前記6個のチップchip1~chip6は互いに異なるチップIDID1~ID6を与えられることができる。また、前記チップchip1、chip2、chip5、chip6の前記チップIDID1、ID2、ID5、ID6は正常チップで<000~011>の連続的に増加する値を有する。また、前記チップchip3、chip4の前記チップIDID3、ID4は不良チップで<100~101>の連続的に増加する値を有する。これにより、図1に図示された前記6個のチップchip1~chip6を含むシステムはチップ選択コードを<000>、<001>、<010>及び<011>で異なるようにすることで望みのチップを選択することができる。図2は本発明の一実施形態による半導体装置のチップIDの付与方法の異なる動作を図示する概略的な図面である。図2は図1に図示されたチップchip1~chip6で、不良チップがチップchip4ひとつである場合に該当する。図2のチップchip4に不良チップの前記リペア情報がXで図示されている。前記チップchip1は前記初期コードCcode0を受信する。前記チップchip1は正常チップの前記リペア情報を有するので前記初期コードCcode0に1を足して第1演算コードCcode1を生成する。図1に図示されたように前記初期コードCcode0は<111>であり、前記所定の演算によって前記第1演算コードCcode1は<000>である。また、前記チップchip1は正常チップの前記リペア情報を有するので、前記第1演算コードCcode1を前記チップchip1のチップIDID1にする。すなわち、前記チップchip1の前記チップIDID1は<000>である。前記チップchip2は前記第1演算コードCcode1を受信する。前記チップchip2は正常チップの前記リペア情報を有するので前記第1演算コードCcode1に1を足して第2演算コードCcode2を生成する。図2に図示されたように前記第1演算コードCcode1は<000>であり、前記所定の演算によって前記第2演算コードCcode2は<001>である。また、前記チップchip2は正常チップの前記リペア情報を有するので、前記第2演算コードCcode2を前記チップchip2のチップIDID2にする。すなわち、前記チップchip2の前記チップIDID2は<001>である。前記チップchip3は前記第2演算コードCcode2を受信する。前記チップchip3は正常チップの前記リペア情報を有するので前記第2演算コードCcode2に1を足して第3演算コードCcode3を生成する。図2に図示されたように前記第2演算コードCcode2は<001>であり、前記所定の演算によって前記第3演算コードCcode3は<010>である。また、前記チップchip3は正常チップの前記リペア情報を有するので、前記第3演算コードCcode3を前記チップchip3のチップIDID3にする。すなわち、前記チップchip3の前記チップIDID3は<010>である。前記チップchip4は前記第3演算コードCcode3を受信する。前記チップchip4は不良チップの前記リペア情報図2のXを有するので前記第3演算コードCcode3に1を足さないで第4演算コードCcode4を生成する。図2に図示されたように前記第3演算コードCcode3は<010>であり、前記所定の演算によって前記第4演算コードCcode4は<010>である。また、前記チップchip4は不良チップの前記リペア情報を有するので、前記第4演算コードCcode4ではない第1所定コードDcode1を前記チップchip3のチップIDID3にする。すなわち、前記チップchip3の前記チップIDID3は<101>である。前記チップchip5は前記第4演算コードCcode4を受信する。前記チップchip5は正常チップの前記リペア情報を有するので前記第4演算コードCcode4に1を足して第5演算コードCcode5を生成する。図1に図示されたように前記第4演算コードCcode4は<010>であり、前記所定の演算によって前記第5演算コードCcode5は<011>である。また、前記チップchip5は正常チップの前記リペア情報を有するので、前記第5演算コードCcode5を前記チップchip5のチップIDID5にする。すなわち、前記チップchip5の前記チップIDID5は<011>である。前記チップchip6は前記第5演算コードCcode5を受信する。前記チップchip6は正常チップの前記リペア情報を有するので前記第5演算コードCcode5に1を足して第6演算コードCcode6を生成する。図1に図示されたように前記第5演算コードCcode5は<011>であり、前記所定の演算によって前記第6演算コードCcode6は<100>である。また、前記チップchip6は正常チップの前記リペア情報を有するので、前記第6演算コードCcode6を前記チップchip6のチップIDID6にする。すなわち、前記チップchip6の前記チップIDID6は<100>である。このような本発明の一実施形態による半導体装置のチップIDの付与方法により、前記6個のチップchip1~chip6は互いに異なるチップIDID1~ID6を与えられることができる。また、前記チップchip1、chip2、chip3、chip5、chip6は正常チップで前記チップIDID1、ID2、ID3、ID5、ID6を<000~100>の連続的に増加する値を有する。また、前記チップchip4は不良チップで前記チップIDID4を<101>の値にする。これにより、図2に図示された前記6個のチップchip1~chip6を含むシステムはチップ選択コードを<000>、<001>、<010>及び<011>で異なるようにすることで前記6個のチップchip1~chip6のうちで、前記チップIDID1、ID2、ID3、ID5を<000>、<011>、<010>、<011>にする4個のチップchip1、chip2、chip3、chip5を使用することができる。また、図2に図示された前記6個のチップchip1~chip6で、正常チップを前記リペア情報と有するリダンダンシーチップである前記チップchip6も独立的なチップIDID6を<100>で有するので、前記6個のチップchip1~chip6を含むシステムはチップ選択コード<000>、<001>、<010>、<011>及び<100>で異なるようにすることで4個のチップchip1、chip2、chip3、chip5でない5個のチップchip1、chip2、chip3、chip5、chip6を使用することができる。図1及び図2に図示されたように、前記第1及び第2所定コードDcode1、Dcode2の設定によって、不良チップは正常チップよりさらに大きい値のチップIDを与えられるように構成された。このような設定のために前記第1及び第2所定コードDcode1、Dcode2のうち小さな値は前記演算コードCcode1~Ccode6のうちもっとも大きい値より大きいとかまたは同じように構成することが望ましい。他の例をすると、前記演算が減少演算の場合、前記第1及び第2所定コードDcode1、Dcode2のうち大きい値が前記演算コードCcode1~Ccode6のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。図3は本発明の異なる実施形態による半導体装置のチップID方法を図示する概略的な図面である。先に説明したように、前記所定の演算は前記演算コードに対する減少演算でありうる。図3は前記所定の演算が前記演算コードに対する減少演算、特に前記演算コードに1を引く演算である場合を例示する図面である。また、先に説明したように、前記演算が減少演算の場合、前記第1及び第2所定コードDcode1、Dcode2のうち大きい値が前記演算コードCcode1~Ccode6のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。図3に図示されたように、前記第1及び第2所定コードDcode1、Dcode2は各々<101>、<100>で設定されることができる。図3に図示された半導体装置のチップIDの付与方法によって、前記6個のチップchip1~chip6は互いに異なるチップIDID1~ID6を与えられることができる。また、6個のチップchip1~chip6のうち正常チップのチップIDは<111>から連続的に減少する値を有する。また、前記6個のチップchip1~chip6のうち不良チップのチップIDは前記正常チップより小さな値を有して、<011>から連続的に減少する値を有する。図3に図示された半導体装置のチップIDの付与方法は図1及び図2に図示された半導体装置のチップIDの付与方法と前記所定の演算の内容が異なるだけで、同一な原理で進行される。したがって、詳細な説明は省略する。図4は本発明の一実施形態によるチップIDの付与回路の概略的なブロック図である。図4に図示された前記チップIDの付与回路は図1及び図2に図示された本発明の実施形態による半導体装置のチップIDの付与方法を使用するように構成されている。複数個のチップを含む半導体装置で、前記半導体装置の各チップは図4に図示された前記チップIDの付与回路を含む。また、複数個のチップが含む複数個の前記チップIDの付与回路は演算コードCcodeに対して直列の入出力関係を構成する。前記演算コードCcodeに対する前記チップIDの付与回路の入出力関係を明確にするために、前記演算コードCcodeを前記チップIDの付与回路に入力される入力演算コードCode_in及び前記チップIDの付与回路で出力する出力演算コードCode_outで区分して明示する。図4に図示されたように、前記チップIDの付与回路は演算部100及びチップID選択部200を含んで構成されることができる。前記演算部100はリペア信号rp<0:1>によって前記入力演算コードCode_inに1を足すとか足さないで前記出力演算コードCode_outを生成する。前記リペア信号rp<0:1>は該当チップに対する前記リペア情報を有する信号である。前記リペア信号rp<0:1>は該当チップが含む保存手段例えば、電気的フューズ、ラッチ回路、フリップフロップ回路等に記録された信号として使われることができる。図4に図示された前記リペア信号rp<0:1>は図1及び図2に図示されたリペア情報に対応するために2ビットを持つ信号として例示されている。また、前記リペア信号rp<0:1>は該当チップが正常チップである場合<00>、前記該当チップが最初の不良チップである場合<01>、前記該当チップが2つ目の不良チップである場合<10>で記録されることと例示されている。図4に図示されたように、前記演算部100は合算コード生成部110及び合算部120を含んで構成されることができる。前記合算コード生成部110は前記リペア信号rp<0:1>によって合算コードAcodeを生成する。前記合算コード生成部110はオアゲート111及びマルチプレクサ112を含んで構成されることができる。前記オアゲート111は前記リペア信号rp<0:1>の各ビットを受信してオア演算する。前記マルチプレクサ112は前記オアゲート111の出力信号によって1または0のうち1つを前記合算コードAcodeとして出力する。前記合算部120は前記入力演算コードCode_in及び前記合算コードAcodeを合算して前記出力演算コードCode_outを生成する。前記合算部120は一般的な合算回路AdderCircuitを含んで構成されることができる。前記合算コード生成部110が前記リペア信号rp<0:1>によって前記合算コードAcodeを0または1に生成することによって、前記演算部100は前記リペア信号rp<0:1>によって前記入力演算コードCode_inに1を足すとか足さないで前記出力合算コードCode_outを生成する動作を行うことができる。前記チップID選択部200は前記リペア信号rp<0:1>によって前記出力演算コードCode_outまたは前記所定コードDcode1orDcode2を前記チップIDIDとして選択する。図1及び図2に提示されたチップIDの付与方法の場合、前記チップID選択部200は前記リペア信号rp<0:1>が<00>の場合前記出力演算コードCode_outを前記チップIDIDとして選択して、前記リペア信号rp<0:1>が<01>の場合前記第1所定コードDcode1を前記チップIDIDとして選択して、前記リペア信号rp<0:1>が<10>である場合前記第2所定コードDcode<2>を前記チップIDIDとして選択するように構成することができる。図5は本発明のもう一つの実施形態による半導体装置の設定方法を図示する概略的な図面である。図5に図示された前記半導体装置の設定方法は複数個のチップを含む半導体装置で、各チップごとにチップIDを付与する段階501、前記各チップの正常及び不良の可否を判断する段階502、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階503及び前記正常チップ及び前記不良チップのチップIDを置換する段階504を含む。TSV方式で積層された複数のチップを含む半導体メモリ装置で、半導体メモリ装置の生産の容易性のために各チップがワイパーから分離される前に積層工程を先に行う方式以下、先積層方式が使われる。前記先積層方式は積層工程が進行された直後に各チップが不良チップまたは正常チップであるのか確認ができていないし、これを確認したとしても既に積層されている状態で確認されたリペア情報をフューズのような保存手段に記録することが難解であるという特徴がある。図5に図示された前記半導体装置の設定方法はこのような前記先積層方式を使用する半導体装置に使われることができる。図5に図示された6個のチップchip1~chip6で、4個のチップchip1~chip4はノーマルチップであり、2個のチップchip5、chip6は前記ノーマルチップが不良チップである場合これを救済するためのリダンダンシーチップである。また、図5は前記6個のチップchip1~chip6で、不良チップのチップIDが正常チップのチップIDよりその値が大きいように設定し、前記正常チップのチップIDは連続的に増加するように設定するように例示されている。このような設定は一例として例示されたことで、設計者の設定によって変更できる。前記各チップにチップIDを付与する段階501は各チップのチップIDが順次的に増加するように前記チップIDを付与する一般的なチップIDの付与方式を使用することで行うことができる。図5で、前記各チップにチップIDを付与する段階501を行うことにより前記6個のチップchip1~chip6にチップIDID1~ID6が<000>ないし<101>として順次的に増加するように付与されることが図示されている。前記各チップの正常及び不良の可否を判断する段階502は前記6個のチップchip1~chip6に対し一般的な入出力テストを行うことによって遂行することができる。前記6個のチップchip1~chip6は前記チップIDID1~ID6を与えられた状態であるから、コントローラ味図示またはテスト装備味図示は前記6個のチップchip1~chip6各々を選択することができる。したがって、前記コントローラまたは前記テスト装備は前記6個のチップchip1~chip6各々に対して入出力テストを行うと各チップchip1~chip6の正常または不良の可否を判断することができる。本実施形態で、前記各チップの正常及び不良の可否を判断する段階502を行うことによって2個のチップchip3、chip4が不良チップであると例示する。前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階503は前記コントローラまたはテスト装備が前記各チップが含む保存手段例えば電気的フューズ、ラッチ回路等に前記リペア情報を記録することによって行うことができる。先に説明したように、前記6個のチップchip1~chip6は前記チップIDID1~ID6を与えられた状態であるから、コントローラ味図示またはテスト装備味図示は前記6個のチップchip1~chip6各々を選択して望みの動作を行うことができる。TSV方式で積層された複数のチップを含む半導体メモリ装置で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階503を行うために前記各チップは電気的フューズを含むように構成することが望ましい。図5で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階503を行うことによって前記2個のチップchip3、chip4に前記リペア情報が記録されいることが図示されているX表式。前記リペア情報は図4に図示されたように、複数ビットのリペア信号として構成されることができる。先に説明したように、また、図5は前記6個のチップchip1~chip6で、不良チップのチップIDが正常チップのチップIDよりその値が大きいように設定し、前記正常チップのチップIDは連続的に増加するように例示されている。したがって、前記チップchip3、chip4の前記チップIDID3、ID4は図5に図示されたように前記チップchip5、chip6の前記チップIDID5、ID6と置換されなければならない。前記正常チップ及び前記不良チップのチップIDを置換する段階504は前記不良チップchip3、chip4が前記正常チップchip1、chip2、chip5、chip5より大きい値のチップIDを有するように前記複数個のチップの前記チップIDID1~ID6を再付与することで遂行可能である。したがって、前記正常チップ及び前記不良チップのチップIDを置換する段階504は図1に図示された本発明の実施形態によるチップIDの付与方法を行うことによって遂行することができる。図1に図示された本発明の実施形態に対する説明は先に言及されているので詳細な説明は省略する。図5に図示されたように、前記正常チップ及び前記不良チップのチップIDを置換する段階504を行うことにより、前記6個のチップchip1~chip6で、不良チップchip3、chip4のチップIDID3、ID4=<101>、<100>が正常チップchip1、chip2、chip5、chip6のチップIDID1、ID2、ID5、ID6=<000>、<001>、<010>、<011>よりその値が大きいように設定し、前記正常チップchip1、chip2、chip5、chip6のチップIDID1、ID2、ID5、ID6=<000>、<001>、<010>、<011>は連続的に増加するように設定されている。図1ないし図5で説明された実施形態は前記複数個のチップchip1~chip6を正常チップ及び不良チップで区分して、これを前記リペア情報で区分して前記リペア情報によって前記チップIDID1~ID6を付与する方式を使用した。このような本発明の技術的史上は前記複数個のチップchip1~chip6で‘各チップの性能’によって前記チップIDID1~ID6を異なるように付与する方法にも使われることができる。例えば、図1ないし図5に図示された前記6個のチップchip1~chip6がすべて正常チップであると仮定してみると、すなわち、各チップchip1~chip6はすべて正常チップとして前記リペア情報を有する。したがって、図1ないし図5に図示された前記半導体装置のチップIDの付与方法によって、前記6個のチップchip1~chip6は<000>~<101>として順次的に増加する前記チップIDID1~ID6を有するようになる。ここで前記半導体装置を使用する前記コントローラ味図示は前記チップ選択コードとして<000>、<001>、<010>、<011>を使用するので前記6個のチップchip1~chip6のうちに前記4個のチップchip1~chip4だけが選択されて使われる。前記6個のチップchip1~chip6を含む前記半導体装置を長期間使用するようになると前記4個のチップchip1~chip4のチップ性能が前記2個のチップchip5、chip6、皆正常チップより劣化されることができる。このような状況にも前記2個のチップchip5、chip6でない前記4個のチップchip1~chip4を継続的に使用することは非効率的な使用方法である。したがって、このような点を解決するための本発明のもう一つの実施形態による半導体装置の設定方法は前記各チップごとにチップIDを付与する段階a、前記各チップの性能を評価する段階b、前記各チップの性能によって前記複数個のチップを第1グループのチップ及び第2グループのチップに分けて、前記評価結果を各チップに記録する段階c、前記第1グループのチップのチップIDが互いに連続されるように前記複数個のチップのチップIDを再付与する段階dを含んで構成されることができる。前記半導体装置の設定方法で、前記a、b、c及びd段階は先に説明された501、502、503及び504段階と各々対応される。したがって前記a、b、c及びd段階を構成するための詳細な説明は省略する。前記本発明の他の実施形態による半導体装置の設定方法を使用するようになると、前記6個のチップchip1~chip6のうち最も性能が優秀な4個のチップを前記第1グループのチップにし、性能がよくない2個のチップを前記第2グループのチップで分類して、前記第1グループのチップに互いに連続になるように例えば<000>、<001>、<010>、<011>前記チップIDを付与することができる。本発明が属する技術分野の当業者は本発明がその技術的史上や必須特徴を変更しなくて他の具体的な形態で実施できるので、以上で記述した実施形態らはあらゆる面で例示的なことであり、限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは、後述する特許請求範囲によって表され、特許請求範囲の意味及び範囲そしてその等価概念から挑出されるあらゆる変更または変形になった形態が本発明の範囲に含まれることに解析にならなければならない。