電気的に書き換えが可能なメモリセルと、前記メモリセルのゲートに接続されるワード線と、前記メモリセルの電流経路の一端に接続されるビット線と、電流経路の一端が、前記ビット線と接続される第1のクランプトランジスタと、互いに電気的に接続される第2のクランプトランジスタ、及びスイッチ回路を備え、前記ビット線及び前記第1のクランプトランジスタの電流経路の一端と接続される電圧制御回路と、前記第1のクランプトランジスタの電流経路の他端と、前記電圧制御回路と接続されるセンスアンプと、前記センスアンプと電気的に接続され、前記メモリセルの読み出しを行う前に第1のデータを保持し、前記ビット線に所定電流以上の電流が流れた場合は第2のデータを保持するデータラッチ部と、前記データラッチ部に第2のデータが保持された場合、前記ビット線の電位をリセット電位に落とすプルダウン回路と、前記メモリセルの読み出しを行う際に、前記ビット線に第1のクランプトランジスタのゲート及び第2のクランプトランジスタのゲートに、所定の電位を与える充電制御回路と、を備え、前記ワード線方向で隣接する他のデータラッチ部に保持されているデータに依存し、前記スイッチ回路がオン、またはオフすることにより、前記電圧制御回路を介して、前記ビット線と前記センスアンプとの間の接続が制御されることを特徴とする半導体記憶装置。前記ワード線方向で隣接する少なくとも一つの他のデータラッチ部に第2のデータが保持された場合は、前記スイッチ回路がオンすることを特徴とする請求項1記載の半導体記憶装置。前記ワード線方向で隣接する他の二つのデータラッチ部に第2のデータが保持された場合は、前記スイッチ回路がオンすることを特徴とする請求項1記載の半導体記憶装置。前記電圧制御回路は、電流経路の一端が前記第2のクランプトランジスタの電流経路の一端に接続され、ゲートが前記第2のクランプトランジスタと接続される第3のクランプトランジスタを更に備え、前記スイッチ回路は、電流経路の一端が前記第2のクランプトランジスタの電流経路の他端に接続される第1のトランジスタ、及び電流経路の一端が前記第3のクランプトランジスタの他端に接続され、電流経路の他端が前記第1のトランジスタの他端に接続される第2のトランジスタを備え、前記ワード線方向で隣接する他のデータラッチ部及び更に他のデータラッチ部に第2のデータが保持されない場合は、前記第1のトランジスタ及び前記第2のトランジスタはオフし、前記ワード線方向で隣接する他のデータラッチ部に第2のデータが保持された場合は、前記第1のトランジスタがオンし、前記ワード線方向で隣接する更に他のデータラッチ部に第2のデータが保持された場合は、前記第2のトランジスタがオンすることを特徴とする請求項1記載の半導体記憶装置。前記メモリセルが基板の上面に対して垂直方向に直列に接続されたメモリストリングを複数有するメモリセルアレイを更に備え、前記第1のクランプトランジスタ、前記電圧制御回路、前記センスアンプ、前記データラッチ部、前記プルダウン回路、及び前記充電回路は、前記メモリセルアレイの下方に設けられ、前記ビット線は、前記メモリセルアレイの上面領域から、前記垂直方向に沿って前記メモリセルアレイの外側を経由し、前記第1のクランプトランジスタの電流経路の一端に接続されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体記憶装置。前記メモリセルが基板の上面に対して垂直方向に直列に接続されたメモリストリングを複数有するメモリセルアレイを更に備え、前記第1のクランプトランジスタ、前記電圧制御回路、前記センスアンプ、前記データラッチ部、前記プルダウン回路、及び前記充電回路は、前記メモリセルアレイの下方に設けられ、前記ビット線は、前記メモリセルアレイの下面領域から、前記第1のクランプトランジスタの電流経路の一端に接続されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体記憶装置。ビット線のリカバリ時間を短縮し、高速な動作を実現することが可能な半導体記憶装置を提供する。実施形態の半導体記憶装置は、電気的に書き換えが可能なメモリセルと、前記メモリセルのゲートに接続されるワード線と、前記メモリセルの電流経路の一端に接続されるビット線と、電流経路の一端が、前記ビット線と接続される第1のクランプトランジスタと、互いに電気的に接続される第2のクランプトランジスタ、及びスイッチ回路を備え、前記ビット線及び前記第1のクランプトランジスタの電流経路の一端と接続される電圧制御回路と、前記第1のクランプトランジスタの電流経路の他端と、前記電圧制御回路と接続されるセンスアンプと、前記センスアンプと電気的に接続され、前記メモリセルの読み出しを行う前に第1のデータを保持し、前記ビット線に所定電流以上の電流が流れた場合は第2のデータを保持するデータラッチ部と、前記データラッチ部に第2のデータが保持された場合、前記ビット線の電位をリセット電位に落とすプルダウン回路と、前記メモリセルの読み出しを行う際に、前記ビット線に第1のクランプトランジスタのゲート及び第2のクランプトランジスタのゲートに、所定の電位を与える充電制御回路と、を備え、前記ワード線方向で隣接する他のデータラッチ部に保持されているデータに依存し、前記スイッチ回路がオン、またはオフすることにより、前記電圧制御回路を介して、前記ビット線と前記センスアンプとの間の接続が制御される。以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。第1の実施形態<NAND型フラッシュメモリの全体構成>図1、及び図2を用いて、第1の実施形態に係るNAND型フラッシュメモリの構成を概略的に説明する。図1は、第1の実施形態に係るNAND型フラッシュメモリ100の基本的な構成を模式的に示すブロック図である。また、図2は、図1に示すメモリセルアレイ1、ビット線制御回路2、およびロウデコーダ6を含む、第1の実施形態に係るNAND型フラッシュメモリ100の基本的な構成を模式的に示す回路図である。図1に示すように、NAND型フラッシュメモリ100は、メモリセルアレイ1と、ビット線制御回路2と、カラムデコーダ3と、データ入出力バッファ4と、データ入出力端子5と、ロウデコーダ6と、制御回路7と、制御信号入力端子8と、ソース線制御回路9と、ウェル制御回路10と、を備える。メモリセルアレイ1は、複数のビット線BLと、複数のワード線WLと、ソース線SRCとを含む。このメモリセルアレイ1は、電気的に書き換えが可能なメモリセルMCがマトリクス状に配置された複数のブロックBLKで構成されている。メモリセルMCは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルMCは、窒化膜に電子をトラップするMONOSMetalOxideNitrideOxideSilicon構造を有するものであっても良い。このメモリセルアレイ1には、ビット線選択NMOSトランジスタ20を介してビット線BLの電圧を制御するためのビット線制御回路2と、ワード線WLの電圧を制御するためのロウデコーダ6とが接続されている。データの消去動作時には、何れかのブロックBLKがロウデコーダ6により選択され、残りのブロックBLKが非選択とされる。ビット線制御回路2は、後述するクランプ用のNMOSトランジスタクランプトランジスタとも呼ぶを制御する充電制御回路2-1、及びセンスモジュール2-2を含む。センスモジュール2-2は、メモリセルアレイ1内のビット線BLの電圧をセンス増幅するセンスアンプS/A2-3と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路データラッチ部2-5と、ビット線の電位を接地電位GNDに下げるプルダウン回路2-6と、隣接するビット線の電位に応じて対応するビット線の充電を加速させる加速器電圧制御回路2-4と、を備える。このビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出したり、ビット線BLを介して該メモリセルMCの状態を検出したり、ビット線BLを介して該メモリセルMCに書き込み制御電圧を印加して該メモリセルMCに書き込みを行う。また、ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の該データ記憶回路は、カラムデコーダ3により選択され、このデータ記憶回路に読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択された該データ記憶回路に記憶される。データ入出力端子5からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。ロウデコーダ6は、メモリセルアレイ1に接続されている。このロウデコーダ6は、メモリセルアレイ1のワード線WL及び選択ゲート線VSGS、VSGDに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。また、ロウデコーダ6は、ワード線WL及び選択ゲート線VSGS、VSGDに選択的に電圧を印加するために、後述する複数の制御線に接続されたドライバ制御回路6-1を含む。ソース線制御回路9は、メモリセルアレイ1に接続されている。ソース線制御回路9は、ソース線SRCの電圧を制御する。ウェル制御回路10は、メモリセルアレイ1に接続されている。このウェル制御回路10は、メモリセルMCが形成される半導体基板ウェルの電圧を制御するようになっている。制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10を制御する。制御回路7には、電源電圧を昇圧する昇圧回路図示せずが含まれているものとする。制御回路7は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10に供給する。制御回路7は、外部から制御信号入力端子8を介して入力される制御信号コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等およびデータ入出力端子5からデータ入出力バッファ4を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路7は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ1の各部に供給する。ここで、図2に示すように、メモリセルアレイ1は、直列接続された複数のメモリセルMCからなるNANDストリングが平行に配置されて構成されるブロックBLK0、BLK1、...BLKnを有する。NANDストリングは直列接続されたn例えば64個のメモリセルMCから構成され、NANDストリングの一端にはドレイン側選択MOSトランジスタSGDが、他端にはソース側選択MOSトランジスタSGSが接続されている。また、ソース側選択MOSトランジスタSGSは、ソース線SRCに接続されている。各行に配置されたメモリセルMCの制御ゲート電極は、それぞれ、ワード線WL0~WLnに接続されている。なお、図2では、簡単のため、ワード線WL0、WL1、WLn-1、WLnのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線WLと表記する場合がある。ドレイン側選択MOSトランジスタSGDのゲートは、ドレイン側選択ゲート線VSGDに接続されている。ソース側選択MOSトランジスタSGSのゲートは、ソース側選択ゲート線VSGSに接続されている。ロウデコーダ6は、ドライバ回路6-1と、各ブロックBLKに対応した複数の転送NMOSトランジスタTSGS、TSGD、TWL0~TWLnと、制御線G_VSGS、G_VSGD、G_WL0、G_WL1、...G_WLn-1、G_WLnとを有する。転送NMOSトランジスタTSGS、TSGDのドレインは、ソース側選択ゲート線VSGS、ドレイン側選択ゲート線VSGDにそれぞれ接続されている。転送NMOSトランジスタTWL0~TWLnのドレインは、各メモリセルMCの制御ゲートに接続されたワード線WL0~WLnにそれぞれ接続されている。転送NMOSトランジスタTSGS、TSGD、TWL0~TWLnのソースは、ドライバ回路6-1に接続された制御線G_VSGS、G_VSGDE、G_WL0、G_WL1、...G_WLn-1、G_WLnにそれぞれ接続されている。転送NMOSトランジスタTSGS、TSGDTWL0~TWLnのゲートには、外部アドレスに応じたブロック選択信号が入力される。ドライバ回路6-1は、制御回路7の出力に応じて、転送NMOSトランジスタTSGS、TSGD、TWL0~TWLnのゲート電圧およびソース電圧を制御する。即ち、ロウデコーダ6は、ドライバ回路6-1で転送NMOSトランジスタのゲート電圧及びソース電圧を制御することにより、メモリセルアレイ1内の任意のブロックBLKを選択し、選択したブロックBLKに対する書き込みまたは読み出し動作を実行する。一方、ビット線BL0、BL1、BL2は、ワード線WL0~WLn及びソース線SRCと直交するように配置されている。図2ではビット線BL0、BL1、BL2の3本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、1つのブロックBLKについて2048本のビット線が平行に配置されるなど、その総数については任意である。ビット線制御回路2のセンスモジュール2-2は、それぞれ、ビット線選択トランジスタ20の電流経路を介してビット線BL0、BL1、及びBL2に接続されている。センスモジュール2-2は、接続されたビット線BLの電位をセンスし、または制御する。また、ビット線選択トランジスタ20のゲートには、ビット線選択信号BLSが与えられている。<ビット線制御回路の構成>次に、図3を用いて、本実施形態に係るビット線制御回路2の基本的な構成を概略的に説明する。図3は、本実施形態に係るビット線制御回路2の基本的な構成を模式的に示した回路図である。図3に示すように、ビット線制御回路2は、センスモジュール2-2をビット線BL毎に有している。センスモジュール2-2は、ビット線クランプ用NMOSトランジスタ2-21、センスアンプ2-3、加速器2-4、データラッチ部2-5、プルダウン回路2-6を備えている。また、センスモジュール2-2は、ビット線選択トランジスタ20を介してメモリセルに接続される。センスモジュール2-2の加速器2-4は、隣接するセンスモジュール2-2のデータラッチ部2-5からのINVLまたは、隣接する他のセンスモジュール2-2のデータラッチ部2-5からのINVRが接続されている。なお、ビット線選択トランジスタ20は、ゲートにビット選択信号BLSが入力され、メモリセルMCとセンスモジュール2-2とのオン/オフを制御する。なお、この信号BLSは、制御回路7から与えられる。<センスモジュールの構成>次に、図4を用いて、本実施形態に係るセンスモジュール2-2の基本的な構成を説明する。図4は、本実施形態に係るセンスモジュール2-2の基本的な構成を示した回路図である。図4に示すように、センスアンプ2-3は、PMOSトランジスタ2-31、2-32、2-37、2-38、NMOSトランジスタ2-33、2-34、2-35、及びキャパシタ素子2-36を備えている。PMOSトランジスタ2-31の電流経路の一端は、ノードN1_VDDに接続され、他端はPMOSトランジスタ2-32の電流経路の一端に接続され、ゲートには信号INVが与えられる。PMOSトランジスタ2-32の電流経路の他端はノードN2に接続され、ゲートには信号FLTが与えられる。NMOSトランジスタ2-33の電流経路の一端はノードN2に接続され、他端はノードN3に接続され、ゲートには信号BLXが与えられる。ノードN3はクランプ用NMOSトランジスタ2-21、及びビット線選択NMOSトランジスタ20の電流経路を介してビット線BLに接続される。NMOSトランジスタ2-34の電流経路の一端はノードN2に接続され、他端はノードN4SENに接続され、ゲートには信号HH0が与えられる。NMOSトランジスタ2-35の電流経路の一端はノードN3に接続され、他端はノードN4SENに接続され、ゲートには信号XX0が与えられる。ノードN4SENは、PMOSトランジスタ2-31、2-32及びNMOSトランジスタ2-34を介してノードN1_VDDに接続される。キャパシタ素子2-36の一方電極はノードN4SENに接続され、他方電極は設置電位GNDに接続される。PMOSトランジスタ2-37の電流経路の一端は、ノードN5_VDDに接続され、他端はPMOSトランジスタ2-38の電流経路の一端に接続され、ゲートには信号STBが与えられる。MOSトランジスタ2-38の電流経路の他端はノードN8INVを介してデータラッチ部2-5に接続され、ゲートはノードN4SENに接続される。加速器2-4は、ビット線クランプ用NMOSトランジスタ2-41、スイッチNMOSトランジスタスイッチトランジスタとも呼ぶ2-42、及び2-43を有している。スイッチトランジスタ2-42、及び2-43をまとめてスイッチ回路と呼んでも良い。スイッチトランジスタ2-42の電流経路の一端は、ノードN3に接続され、他端はノードN6に接続される。また、スイッチトランジスタ2-42のゲートには、隣接するセンスモジュール2-2のデータラッチ部2-5からの信号INVLが与えられる。スイッチトランジスタ2-43電流経路の一端は、ノードN3に接続され、他端はノードN6に接続される。これにより、スイッチトランジスタ2-42及び2-43は並列接続される。スイッチトランジスタ2-43のゲートには、隣接する他のセンスモジュール2-2のデータラッチ部2-5からの信号INVRが与えられる。クランプトランジスタクランプ用トランジスタ2-41の電流経路の一端は、ノードN6を介してスイッチトランジスタ2-42、及び2-43の電流経路の他端に接続されている。クランプトランジスタ2-41の電流経路の他端は、ノードN7に接続されている。クランプトランジスタ2-41のゲートには、充電制御回路2-1からの信号BLC0が与えられる。尚、スイッチトランジスタ2-42、及び2-43と、クランプトランジスタ2-41との位置は入れ替えてもかまわない。クランプトランジスタ2-21の電流経路の一端は、ノードN3に接続され、他端はノードN1に接続され、ゲートには、充電制御回路2-1からの信号BLCが与えられる。ビット線選択トランジスタ20の電流経路の一端は、ノードN7に接続され、他端はビット線に接続され、ゲートにはBLSが与えられる。データラッチ部2-5は、NMOSトランジスタ2-51、2-54、2-55、2-57、PMOSトランジスタ2-52、2-53、及び2-56を備えている。NMOSトランジスタ2-51の電流経路の一端はノードN8INVに接続され、他端は接地電位GNDに接続され、ゲートにはリセット信号RSTが与えられる。PMOSトランジスタ2-52の電流経路の一端は、ノードN9_VDDに接続され、他端はPMOSトランジスタ2-53の電流経路の一端に接続され、ゲートには信号RSTが与えられる。PMOSトランジスタ2-53の電流経路の他端は、ノードN8INVに接続され、ゲートにはLATが与えられる。NMOSトランジスタ2-54の電流経路の一端にはノードN8INVが接続され、他端にはNMOSトランジスタ2-55の電流経路の一端が接続されている。また、NMOSトランジスタ2-54のゲートにはLATが与えられる。NMOSトランジスタ2-55の電流経路の他端には接地電位GNDが接続され、ゲートにはSTBが与えられる。PMOSトランジスタ2-56の電流経路の一端は、ノードN11_VDDに接続され、他端はノードLATに接続され、ゲートには信号INVが与えられる。NMOSトランジスタ2-57の電流経路の一端はノードLATに接続され、他端は接地電位GNDに接続され、ゲートにはINVが与えられる。なお、ノードN8は、隣接するセンスモジュール2-2のスイッチトランジスタ2-42のゲートにINVLを供給し、隣接する他のセンスモジュール2-2のスイッチトランジスタ2-43のゲートにINVRを供給する。プルダウン回路2-6は、NMOSトランジスタ2-61を備えている。NMOSトランジスタ2-61の電流経路の一端はノードN3に接続され、他端は接地電位GNDに接続され、ゲートにはINVが与えられる。<センスモジュールの動作>次に、読み出し時におけるセンスモジュール2-2の動作について説明する。ところで、読み出し動作は、複数のメモリセルに電流を流して同時に読み出しを行う。複数のセルを同時に読み出すため、共通に接続されるソース線にセル電流の総和が流れる。ソース線が抵抗を持つため、大きなセル電流が流れることで、ソース線電位が上昇する。このような、ソース線電圧の上昇により、メモリセルにかかる電圧関係が変化するため、誤読み出しの原因となる。そこで、1回目の読み出しで、電流の大きなセルのみ判定を行い、読み出しの終了したメモリセルに関しては、ビット線をソース線と同電位にしてから、2回目の読み出しを行うというように、複数回の読み出し動作を行う。これにより、より精度を必要とする電流の小さなセルの読み出し時には、ソース線を流れる電流を小さく抑えることができ、読み出し制度を向上できる。データの読み出し時にセンスアンプ2-3は、メモリセルトランジスタMCがオン状態、すなわちビット線BLとソース線SLとが導通状態となることによって流れる電流Icellonをセンスすることで、読み出しデータを‘1’と判定する。これに対し、メモリセルトランジスタMCがオフ状態、すなわちビット線BLとソース線SLとが非導通状態となった場合には、電流Icelloffをセンスして、読み出しデータを‘0’と判定する。なお、読み出し動作の間の信号BLXは例えば‘HHigh’レベル、信号XX0は例えば‘H’レベルとされる。信号INVは、例えば0[V]=VSSまたは電圧VDDのいずれか値である。そして、信号INVとして、0[V]の電圧が与えられる場合の信号を‘LLow’レベルとし、電圧VDDが与えられる場合の信号を‘H’レベルとする。つまり、信号INVはノードN8の電位に応じて‘L’、または‘H’いずれかの信号をとる。信号BLCは充電制御回路2-1により制御され、ビット線BLを所定の値にクランプするための電圧Vblcが印加される。また、信号HH0は、例えば‘H’レベル、または例えば‘L’レベルのいずれか値である。また、信号STB及び信号FLTは0V、または電圧VDDいずれかの値をとる。なお、上記信号BLX、XX0、HH0は制御回路7から各々与えられる。次に、一例として‘1’読み出しを行う場合について説明する。図4に示すように、まず、メモリセルMCの読み出しを行う前に、NMOSトランジスタ2-51及びPMOSトランジスタ2-52のゲートに、リセット信号RSTとして電圧VDDを与える。これにより、NMOSトランジスタ2-51がオンし、PMOSトランジスタ2-52がオフする。また、PMOSトランジスタ2-37、及びNMOSトランジスタ2-55のゲートに電圧VDDが与えられ、PMOSトランジスタ2-37はオフ状態になり、NMOSトランジスタ2-55はオン状態となる。NMOSトランジスタ2-51がオンするため、ノードN8の電位は低下する。このため、ノードN8がゲートに接続されているPMOSトランジスタ2-56はオンし、ノードN8がゲートに接続されているNMOSトランジスタ2-57はオフする。ノードN10_VDDから、PMOSトランジスタ2-56の電流経路を介して、ノードN11に電圧VDDが供給される。ノードN11の電位が上昇し、ノードN11がゲートに接続されているPMOSトランジスタ2-53はオフし、ノードN11がゲートに接続されているNMOSトランジスタ2-54がオンする。これにより、ノードN8は、NMOSトランジスタ、2-51、2-54及び2-55を介して接地電位GND0Vに接続される。このため、ノードN8の電位がリセット状態である0Vとなる。このように、ビット線BLの充電を行う前に、データラッチ部をリセットしておく。その後、NMOSトランジスタ2-51がオンしないようにリセット信号の電圧を下げる例えば0V。続いて、ビット線BLのプリチャージが行われる。ノードN8の電圧は0Vであるため、PMOSトランジスタ2-31のゲートに信号INVとして‘L’レベルが与えられる。そして、PMOSトランジスタ2-32のゲートには0Vが与えられ、NMOSトランジスタ2-33のゲートに‘H’レベルの信号が与えられる。また、クランプトランジスタ2-21のゲートに‘H’レベルの信号が与えられる。これにより、PMOSトランジスタ2-31、2-32及びNMOSトランジスタ2-33、2-21がそれぞれオン状態とされる。また、ビット線選択トランジスタ20のゲートに、トランジスタ20がオンとなるような電圧が与えられ、トランジスタ20はオン状態となる。メモリセルは導通状態にあるから、PMOSトランジスタ2-31、2-32、ノードN2、NMOSトランジスタ2-33、ノードN3、クランプトランジスタ2-21、ノードN7、及びビット線選択トランジスタ20の電流経路を介して、ビット線BLに電流が流れる。すなわち、ビット線BLからソース線SLに電流を流しながら、ビット線BLの電位は所定の電位に固定される。また、NMOSトランジスタ2-34のゲートに‘H’レベルの信号が与えられ、NMOSトランジスタ2-34がオン状態とされる。これにより、容量素子2-36が充電され、ノードN4の電位はVDDV程度となる。PMOSトランジスタ2-37はオフ状態である。次に、ノードN4の放電が行われる。すなわち、NMOSトランジスタ2-34をオフ状態にする。すると、ノードN4からビット線BLに流れる電流によって、ノードN4の放電が行われる。所定の時間経過後、NMOSトランジスタ2-35をオフ状態にすることで、ノードN4の放電が終了する。放電終了後、ノードN4の電位はビット線を流れる電流に依存した電位まで低下する。オンとみなされるメモリセルの電流とオフとみなされるメモリセルの電流の間のオン/オフを区別するための参照電流をIrefとする。そして、参照電流IrefでノードN4を放電した時のノードN4の電位を参照電位Vrefとする。この時、メモリセルがオンしている場合Icell>Iref、ノードN4の電位は、参照電位Vref以下になり、メモリセルがオフしている場合Icell<Iref、ノードN4の電位は、参照電位Vref以上になる。参照電位Vrefは、VDDとVrefの差が、PMOSトランジスタ2-38の閾値Vtpの絶対値と等しくなるVDD-Vref=|Vtp|ように設定される。次に、メモリセルMCのデータのセンス読み出しが行われる。PMOSトランジスタ2-37のゲートに信号STBとして0Vが与えられ、トランジスタ2-37はオン状態とされる。また、セル電流Icell>Irefとなる場合、ノードN4の電位が、参照電位Vrefよりも下がる。このため、PMOSトランジスタ2-38がオン状態となる。このため、PMOSトランジスタ2-37、2-38を介して、ノードN5_VDDからノードN8に電圧VDDが供給される。PMOSトランジスタ2-56のゲートに電圧VDDが与えられ、トランジスタ2-56はオフする。NMOSトランジスタ2-57のゲートに電圧VDDが与えられ、トランジスタ2-57はオンする。従って、ノードN11はNMOSトランジスタ2-57を介して接地電位0Vに接続される。PMOSトランジスタ2-52のゲートには0Vが与えられているので、トランジスタ2-52はオンする。PMOSトランジスタ2-53のゲートには0Vが与えられているので、トランジスタ2-53はオンする。また、NMOSトランジスタ2-54のゲートには0Vが与えられるので、トランジスタ2-54はオフする。また、NMOSトランジスタのゲートには0Vが供給されているので、トランジスタ2-51はオフする。このように、データラッチ部2-5は電圧VDDを維持し続ける。すなわちデータラッチ部2-5は‘1’データを保持し続ける。NMOSトランジスタ2-61のゲートには電圧VDDが与えられ、トランジスタ2-61はオンし、ビット線BLを接地電位に落とす。また、ノードN8を介して、隣接するセンスモジュール2-2の加速器2-4にINVLとして電圧VDDを供給し、隣接する他のセンスモジュール2-2の加速器2-4にINVRとして電圧VDDを供給する。以上のようにデータの読み出し動作は、メモリセルの電流により、ノードN4を放電した後のノードN4の電位をセンスアンプ2-4によりセンスすることによって行われる。換言すれば、ビット線BLに流れる電流をセンスすることによってデータの読み出し動作が行われる。なお、参照電圧Vrefの値は、容量2-36の値やNMOSトランジスタ2-34をオフ状態にしてから、NMOSトランジスタ2-35をオフ状態にするまでの時間により変化させることができる。データラッチ部2-5が保持するデータが‘1’データである場合、ノードN8は‘H’レベルとなる。これにより、ゲートに‘H’レベルの電圧が与えられるMOSトランジスタ2-61はオン状態となる。このため、トランジスタ2-61の電流経路を介してビット線BLは接地電位に接続される。また、データラッチ部2-5が保持するデータが‘0’データである場合、ノードN8は‘L’レベルとなる。これにより、ゲートに‘L’レベルの電圧が与えられるMOSトランジスタ2-61はオフ状態となる。このため、ビット線BLは接地電位に接続されない。<センスモジュールの充電動作>次に、図4、図5、及び図6を用いて読み出し動作中にビット線BLが接地電位に落ちた場合の、該ビット線BLに隣接するビット線BLに接続されたセンスモジュールの動作について説明する。図5は、本実施形態に係るセンスモジュール及びビット線を模式的に示した回路図である。図6は、本実施形態に係る半導体装置の充電動作を示すタイミングチャートである。図5に示すように、ビット線BL0とビット線BL1とは互いに隣接し、ビット線BL1とビット線BL2とは互いに隣接し、ビット線BL2とビット線BL3は互いに隣接していない。ビット線BL0がセンスモジュール2-2から供給される電流をIsa0とし、ビット線BL1がセンスモジュール2-2から供給される電流をIsa1とし、ビット線BL2がセンスモジュール2-2から供給される電流をIsa2とし、ビット線BL3がセンスモジュール2-2から供給される電流をIsa3とする。図5、及び図6に示すように、読み出し動作の間に、読み出しの終わったメモリセルの属するビット線BL電位を接地電位にする際に、ビット線BL間寄生容量により、隣接するビット線BLの電位が下がる。ビット線BLの電位が下ると、該ビット線BLの電位を所望の電位まで充電する必要がある。そのため、時刻t1において、1充電制御回路2-1がBLC0の電位を、例えばBLCと同程度する。これにより、各センスモジュール2-2のクランプトランジスタ2-41がオンとなる。2ビット線BL0、及びビット線BL2の読み出しが終了し、それぞれのセンスモジュール2-2内のノードN8INVが‘H’レベルとなる。これにより、それぞれのプルダウン回路によってビット線BL0、BL2の電位がVBLから接地電位まで下げられる。3ビット線BL間の寄生容量により、注目ビット線BL1の電位がVBLから下がる。4図4の加速器2-4に示すように、注目ビット線BL1に隣接するビット線BL0の読み出しが終了し、ビット線BL0に属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BL1に属するセンスモジュール2-2のスイッチトランジスタ2-42のゲートにINVLとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-42はオンする。また、注目ビット線BL1に隣接するビット線BL2の読み出しが終了し、ビット線BL2に属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BL1に属するセンスモジュール2-2のスイッチトランジスタ2-43のゲートにINVRとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-43はオンする。これにより、注目ビット線BL1は、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN3、スイッチトランジスタ2-42/2-43、クランプトランジスタ2-41、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行う。このため、注目ビット線BLの電位は、クランプトランジスタ2-21の電流経路のみを用いた場合破線を参照に比べ、より早く所望の電位に戻す事が可能である。また、第2のクランプトランジスタ2-41のゲートには、第1のクランプトランジスタ2-21のゲートへの電位と同程度の電位が印加されているので、加速器2-4は、第1のクランプトランジスタ2-21の電流経路の他端に印加される電圧と同等の電圧を出力することができる。5隣接するビット線BLが接地電位にならないビット線BL3は、ビット線BL間寄生容量の影響を受けず、ビット線BLの電位が下がらないため、ビット線BLの充電を行う必要がない。また、ビット線BL3に対して、ビット線BL1と同様の充電をおこなった場合、ビット線が過充電されることになり、過充電分を放電するための時間がビット線リカバリ時間に追加される。このため、ビット線BL3に対する過度な充電は、リカバリ時間をより悪化させることになる。そこで、加速器2-4には、スイッチトランジスタ2-42及び2-43が設けられているため、隣接するビット線BLの電位が下がらない場合には、オフしたままとなる。このため、ビット線BL3への過充電破線を参照を抑制することができる。時刻t2において、加速器2-4によってビット線BL1の電位が所望の値に戻るので、信号BLC0の電位が下がり、ビット線BL1への充電が終了する。上述した例では、ビット線BL0及びビット線BL2の読出しが終了した場合について説明したが、図4に示す加速器2-4の構成の場合、注目するビット線BL1に隣接するビット線BL0及びビット線BL2の少なくとも一方だけが、読み出し終了した場合でも、同様の充電動作を行うことができる。<センスモジュールの効果>上述した実施形態によれば、不揮発性半導体記憶装置100は、電気的に書き換えが可能なメモリセルMCと、メモリセルMCのゲートに接続されるワード線WLと、メモリセルMCの電流経路の一端に接続されるビット線BLとを備える。また、不揮発性半導体記憶装置100は、電流経路の一端が、ビット線BLと接続される第1のクランプトランジスタ2-21と、互いに電気的に接続される第2のクランプトランジスタ2-41、及びスイッチ回路第1のスイッチトランジスタ2-42と第2のスイッチトランジスタ2-43を備え、ビット線BL及び第1のクランプトランジスタ2-21の電流経路の一端と接続される加速器電圧制御回路2-4と、第1のクランプトランジスタ2-21の電流経路の他端と、電圧制御回路2-4と接続されるセンスアンプ2-3とを備える。更に、不揮発性半導体記憶装置100は、センスアンプ2-3と電気的に接続され、メモリセルMCの読み出しを行う前に、第1のデータ‘L’レベルを保持し、ビット線BLに所定電流以上の電流が流れた場合は第2のデータ‘H’レベルを保持するデータラッチ部2-5と、電流経路の一端が第1のクランプトランジスタ2-21の電流経路の他端に接続され、ゲートがデータラッチ部2-5に接続され、データラッチ部2-5に第1のデータが保存された場合、ビット線BLの電位をリセット電位例えば接地電位、または‘L’レベルに落とすプルダウン回路2-6と、メモリセルMCの読み出しを行う際に、ビット線BLに第1のクランプトランジスタ2-21のゲート及び第2のクランプトランジスタ2-41のゲートに、所定の電位を与える充電制御回路2-1と、を備える。そして、スイッチトランジスタ2-42、または2-43のゲートには、それぞれ、ワード線WL方向で隣接する他のデータラッチ部2-5からの信号INVL、INVRが与えられ、ワード線WL方向で隣接する他のデータラッチ部2-5に保持されているデータに依存し、スイッチトランジスタ2-42、または2-43がオン、またはオフすることにより、電圧制御回路2-4を介して、ビット線BLとセンスアンプ2-3との間の接続が制御される。また、ワード線WL方向で隣接する少なくとも一つの他のデータラッチ部2-5に第1のデータが保持された場合は、ゲートに第1のデータが与えられるスイッチトランジスタ2-42、または2-43がオンする。ところで、不揮発性半導体記憶装置の読み出し時において、読み出されたビット線BLの電位が接地電位に下げられることがある。そして、ビット線BL間の容量結合により、読み出しの終わっていない隣接するビット線BLの電位が下がる。このように、ビット線BL電位が下がると、再びビット線BLを所望の電位まで充電する必要がある。隣接するビット線BLの読み出しが終了していない電位が下がっていないビット線BLに関しては、ビット線BLの電位が下がっていないため、加速充電を行う必要はない。上述した実施形態で説明した構成及び動作を用いることで、読み出しが終了し、電位が下げられたビット線BLに隣接し、充電に時間のかかるビット線BLのみ、ビット線BLの充電能力を向上させることができる。具体的には、互いに隣接するセンスモジュール2-2において、データラッチ部2-5の、読み出したデータが保持されるノードN8INVが、隣接する他のセンスモジュール2-2の加速器2-4内のスイッチトランジスタ2-42または2-43のゲートに接続されている。また、データラッチ部2-5のノードN8は、ビット線BLを接地電位に下げるNMOSトランジスタ2-61のゲートに接続されている。つまり、データラッチ部2-5のノードN8が‘H’レベルになると、トランジスタ2-61がオンし、ビット線BLの電位を接地電位に下げる。しかし、ノードN8は、隣接する他のセンスモジュール2-2の加速器2-4に接続されているため、電位が接地電位に下げられるビット線BLに隣接するビット線BLに加速充電させることが可能となる。また、隣接するビット線BLが接地電位に下げられない場合、加速器2-4はオンしないので、加速充電は行われない。このように、上述した実施形態によれば、読み出し時において、隣接するビット線BLが、読み出し終了に起因して電位が下げられる場合でも、ビット線BLを高速に充電することができ、また同時に、隣接するビット線BLの電位が下がらないビット線BLへの過充電を抑制することが可能になる。その結果、ビット線の高速充電を実現し、読み出し特性を向上することが可能な半導体記憶装置を提供することができる。第2の実施形態次に、図7を用いて、第2の実施形態に係る加速器電圧制御回路2-4の構成について説明する。図7は、第2の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第1の実施形態と同様である。従って、上述した第1の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。<加速器の構成>図7に示すように、加速器2-4は、ビット線クランプ用NMOSトランジスタ2-411、2-412、スイッチNMOSトランジスタ2-421、及び2-431を有している。スイッチトランジスタ2-421の電流経路の一端は、ノードN3に接続され、他端は、クランプトランジスタ2-411の電流経路の一端に接続される。また、スイッチトランジスタ2-421のゲートには、隣接するセンスモジュール2-2のデータラッチ部2-5からの信号INVLが与えられる。クランプトランジスタ2-411の電流経路の一端は、スイッチトランジスタ2-421の電流経路の他端に接続され、他端はノードN7に接続されている。クランプトランジスタ2-411のゲートには、充電制御回路2-1からの信号BLC0が与えられる。スイッチトランジスタ2-431の電流経路の一端は、ノードN3に接続され、他端は、クランプトランジスタ2-411の電流経路の一端に接続される。また、スイッチトランジスタ2-431のゲートには、隣接する他のセンスモジュール2-2のデータラッチ部2-5からの信号INVRが与えられる。クランプトランジスタ2-412の電流経路の一端は、スイッチトランジスタ2-431の電流経路の他端に接続され、他端はノードN7に接続されている。クランプトランジスタ2-412のゲートには、充電制御回路2-1からの信号BLC0が与えられる。これにより、スイッチトランジスタ2-421、及びクランプトランジスタ2-411と、スイッチトランジスタ2-431、及びクランプトランジスタ2-412とは並列接続される。尚、スイッチトランジスタ2-421、及びクランプトランジスタ2-411と、スイッチトランジスタ2-431、及びクランプトランジスタ2-412との位置は入れ替えてもかまわない。<加速器の動作>次に、第2の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。注目ビット線BLに隣接するビット線BLの読み出しが終了した場合、隣接するビット線BLに属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BLに属するセンスモジュール2-2のスイッチトランジスタ2-421のゲートにINVLとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-421はオンする。これにより、注目ビット線BLは、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN3、スイッチトランジスタ2-421、クランプトランジスタ2-411、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行うことができる。また、注目ビット線BLに隣接する他のビット線BLの読み出しが終了した場合、隣接する他のビット線BLに属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BLに属するセンスモジュール2-2のスイッチトランジスタ2-431のゲートにINVRとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-431はオンする。これにより、注目ビット線BLは、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN3、スイッチトランジスタ2-431、クランプトランジスタ2-412、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行うことができる。<第2の実施形態の効果>上述した第2の実施形態によれば、加速器電圧制御回路2-4は、電流経路の一端が第2のクランプトランジスタ2-411の電流経路の一端に接続され、ゲートに、BLC0が与えられ、第2のクランプトランジスタ2-411と接続される第3のクランプトランジスタ2-412を更に備え、スイッチ回路は、電流経路の一端が第2のクランプトランジスタ2-411の電流経路の他端に接続される第1のスイッチトランジスタ2-421、及び電流経路の一端が第3のクランプトランジスタ2-412の他端に接続され、電流経路の他端が第1のスイッチトランジスタ2-421の他端に接続される第2のスイッチトランジスタ2-431を備え、ワード線WL方向で隣接する他のデータラッチ部2-5及び更に他のデータラッチ部2-5に第1のデータが保存されない場合は、第1のスイッチトランジスタ2-421及び第2のスイッチトランジスタ2-431はオフし、ワード線WL方向で隣接する他のデータラッチ部に第1のデータが保存された場合は、第1のスイッチトランジスタ2-421がオンし、ワード線WL方向で隣接する更に他のデータラッチ部に第1のデータが保存された場合は、第2のスイッチトランジスタ2-431がオンする。このように、加速器2-4は、スイッチトランジスタ2-421、及びクランプトランジスタ2-411を経由する充電経路と、スイッチトランジスタ2-431、及びクランプトランジスタ2-412とを経由する充電経路とを有している。両側のビット線が読み出し終了した場合、隣接ビット線による影響が大きく、より多い充電を必要とし、読み出し終了したビット線が片側の場合、隣接ビット線による影響が小さく、充電量は少なくて済む。第2の実施形態では、第1の実施形態で説明した加速器2-4に比べて充電経路が多い。このため、注目ビット線BLに隣接するビット線、及び隣接する他のビット線両側のビット線の読み出しが終了した場合、注目ビット線BLの電位を、第1の実施形態よりも早く所望の電位に戻す事が可能である。また、隣接するビット線の片側のみが読み出し修了した場合は、充電能力を絞り、不要な過充電をすることなく、適切に注目ビット線BLを充電することができる。第3の実施形態次に、図8を用いて、第3の実施形態に係る加速器電圧制御回路2-4の構成について説明する。図8は、第3の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第1の実施形態と同様である。従って、上述した第1の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。<加速器の構成>図8に示すように、加速器2-4は、ビット線クランプ用NMOSトランジスタ2-413、スイッチNMOSトランジスタ2-422、及び2-432を有している。スイッチトランジスタ2-422の電流経路の一端は、ノードN3に接続され、他端は、スイッチトランジスタ2-432の電流経路の一端に接続される。また、スイッチトランジスタ2-422のゲートには、隣接するセンスモジュール2-2のデータラッチ部2-5からの信号INVLが与えられる。スイッチトランジスタ2-432の電流経路の一端は、スイッチトランジスタ2-422の他端に接続され、他端はクランプトランジスタ2-413の電流経路の一端に接続される。また、スイッチトランジスタ2-432のゲートには、隣接する他のセンスモジュール2-2のデータラッチ部2-5からの信号INVRが与えられる。クランプトランジスタ2-413の電流経路の一端は、スイッチトランジスタ2-432の電流経路の他端に接続され、他端はノードN7に接続される。クランプトランジスタ2-413のゲートには、充電制御回路2-1からの信号BLC0が与えられる。これにより、スイッチトランジスタ2-422、スイッチトランジスタ2-432、及びクランプトランジスタ2-413とは直列接続される。尚、スイッチトランジスタ2-422、及び2-432と、クランプトランジスタ2-413との位置は入れ替えてもかまわない。<加速器の動作>次に、第3の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。注目ビット線BLに隣接するビット線BLの読み出しが終了した場合、隣接するビット線BLに属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BLに属するセンスモジュール2-2のスイッチトランジスタ2-422のゲートにINVLとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-422はオンする。また、注目ビット線BLに隣接する他のビット線BLの読み出しが終了した場合、隣接する他のビット線BLに属するセンスモジュール2-2のINVが‘H’レベルになる。これにより、注目ビット線BLに属するセンスモジュール2-2のスイッチトランジスタ2-432のゲートにINVRとして、‘H’レベルが与えられる。そのため、該スイッチトランジスタ2-432はオンする。これにより、注目ビット線BLは、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN3、スイッチトランジスタ2-422、スイッチトランジスタ2-432、クランプトランジスタ2-413、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行うことができる。<第3の実施形態の効果>上述した第3の実施形態によれば、ワード線WL方向で隣接する他の二つのデータラッチ部2-5に第1のデータが保存された場合は、スイッチ回路がオンする。このように、加速器2-4では、スイッチトランジスタ2-422、及びスイッチトランジスタ2-432が直列に接続されている。このため、注目ビット線BLに隣接するビット線、及び隣接する他のビット線両側のビット線の読み出しが終了した場合にのみ、注目ビット線BLへの加速充電を行う。そして、片側のビット線の読み出しのみが終了した場合には、注目ビット線BLへの充電は行わない。これは、注目ビット線BLに隣接する両側のビット線BLのうち、片側のビット線BLからのビット線BL間寄生容量の影響は少なく、加速充電を行うと、過充電になる可能性がある場合に有効である。第4の実施形態次に、図9を用いて、第4の実施形態に係る加速器2-4の構成について説明する。図9は、第4の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第1の実施形態と同様である。従って、上述した第1の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。<加速器の構成>図9に示すように、加速器2-4は、ビット線クランプ用NMOSトランジスタ2-414、スイッチNMOSトランジスタ2-423、及び2-433を有している。クランプトランジスタ2-414の電流経路の一端は、ノードN2に接続され、他端はノードN12に接続される。クランプトランジスタ2-414のゲートには、充電制御回路2-1からの信号BLC0が与えられる。スイッチトランジスタ2-423の電流経路の一端は、ノードN12に接続され、他端は、ノードN7に接続される。また、スイッチトランジスタ2-423のゲートには、隣接するセンスモジュール2-2のデータラッチ部2-5からの信号INVLが与えられる。スイッチトランジスタ2-433の電流経路の一端は、ノードN12に接続され、他端はノードN7に接続される。また、スイッチトランジスタ2-433のゲートには、隣接する他のセンスモジュール2-2のデータラッチ部2-5からの信号INVRが与えられる。<加速器の動作>次に、第4の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。スイッチトランジスタ2-423は、第1の実施形態で説明したスイッチトランジスタ2-42と同様に動作し、スイッチトランジスタ2-433は、第1の実施形態で説明したスイッチトランジスタ2-433と同様に動作する。また、クランプトランジスタ2-414は、第1の実施形態で説明したクランプトランジスタ2-41と同様に動作する。これにより、注目ビット線BLは、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN2、クランプトランジスタ2-414、スイッチトランジスタ2-423、スイッチトランジスタ2-433、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行うことができる。<第4の実施形態の効果>上述した第4の実施形態によれば、加速器2-4の一端は、電源電圧VDDが供給されるノードに接続され、他端はノードN7に接続されている。このように、加速器2-4の一端を、ノードN2に接続することで、NMOSトランジスタ2-414のドレインソース間電位が、上述した各実施形態の加速器よりも大きくなるため、より大きな充電電流をビット線BLに供給することが可能である。第5の実施形態次に、図10を用いて、第5の実施形態に係る加速器2-4の構成について説明する。図10は、第5の実施形態に係る加速器の構成を模式的に示した回路図である。尚、基本的な構成及び基本的な動作は、上述した第1の実施形態と同様である。従って、上述した第1の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。<加速器の構成>図10に示すように、加速器2-4は、ビット線クランプ用NMOSトランジスタ2-415、スイッチPMOSトランジスタスイッチトランジスタとも呼ぶ2-424、及び2-434を有している。スイッチトランジスタ2-424の電流経路の一端は、ノードN2に接続され、他端は、ノードN13に接続される。また、スイッチトランジスタ2-424のゲートには、隣接するセンスモジュール2-2のデータラッチ部2-5のノードN11に接続され、信号LATLが与えられる。スイッチトランジスタ2-434の電流経路の一端は、ノードN2に接続され、他端は、ノードN13に接続される。また、スイッチトランジスタ2-434のゲートには、隣接する他のセンスモジュール2-2のデータラッチ部2-5のノードN11に接続され、信号LATRが与えられる。クランプトランジスタ2-415の電流経路の一端は、ノードN13に接続され、他端はノードN7に接続される。クランプトランジスタ2-415のゲートには、充電制御回路2-1からの信号BLC0が与えられる。<加速器の動作>次に、第5の実施形態に係る加速器の読み出し時における充電動作について簡単に説明する。スイッチトランジスタ2-424は、第4の実施形態で説明したスイッチトランジスタ2-423のN型をP型に変更し、ゲートにLATノードN11Lが与えられているものである。また、スイッチトランジスタ2-434は、第4の実施形態で説明したスイッチトランジスタ2-433のN型をP型に変更し、ゲートにLATノードN11Lが与えられているものである。ここで、第4の実施形態で説明したように、INVノードN8が‘H’レベルの場合は、LATノードN11は‘L’レベルであり、INVノードN8が‘L’レベルの場合は、LATノードN11は‘H’レベルであるという関係がある。このため、ゲートにINVの替わりにLATが与えられるスイッチトランジスタ2-424はスイッチトランジスタ2-423と同様に動作し、スイッチトランジスタ2-434はスイッチトランジスタ2-433と同様に動作する。これにより、注目ビット線BLは、従前のクランプトランジスタ2-21の電流経路を介する充電に加え、ノードN2、スイッチトランジスタ2-424/2-434、ノードN13、クランプトランジスタ2-415、ノードN7、及びビット線選択トランジスタ20の電流経路を介して充電を行うことができる。<第5の実施形態の効果>上述した第5の実施形態によれば、加速器2-4の一端は、電源電圧VDDが供給されるノードに接続され、他端はノードN7に接続されている。また、スイッチトランジスタ2-424及び2-434として、PMOSトランジスタを用いているので、NMOSトランジスタに比べて電圧VDDを流しやすい。このように、加速器2-4の一端を、ノードN2に接続することで、NMOSトランジスタ2-414のドレインソース間電位が、上述した各実施形態の加速器よりも大きくなるため、より大きな充電電流をビット線BLに供給することが可能である。第6の実施形態次に、図11、及び図12を用いて、第6の実施形態に係る半導体装置の読み出し動作を説明する。図11は、第6の実施形態に係るメモリセルの閾値分布図である。図12は、第6の実施形態に係る半導体装置の読み出し動作を示すフローチャートであり、aは下位ビットの読み出し、bは上位ビットの読み出しのフローチャートである。尚、基本的な構成及び基本的な動作は、上述した第1の実施形態と同様である。従って、上述した第1の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。一つのメモリセルに2bit以上のデータを記憶する多値メモリセルでは、データの読み出しにおいて、読み出しレベルを変えた2回以上の読み出しにより、データの判定が行われる。ここでは、4レベルのデータを記憶するメモリセルの場合について説明する。図11に示すように、メモリセルは、4つのレベルに対応する4つの閾値分布を持ち、各レベルは、上位ビット及び下位ビットの2ビットのアドレスをもつ。ここでは、閾値の低いものから、11、01、00、10と番号付けをし、左側の数字を上位ビット、右側の数字を下位ビットに割り当てる。また、それぞれのレベルを判定するための読み出し電圧レベルをそれぞれVg1、Vg2、及びVg3と書く。これは、読み出し動作において、ワード線WLに印加される電圧である。ワード線WLに読み出し電圧レベルを印加し、セルを流れるセル電流Icellが、参照電流Irefより大きい場合は、Data1と判断され、小さい場合は、Data0と判断される。この多値メモリセルの読み出し動作は、図12を参照するように行われる。<下位ビットの読み出し図12a参照>ステップS101読み出しレベルとして、ワード線WLにVg2を設定することで、下位ビットの読み出しができる。ステップS102ワード線WLの電圧レベルをVg2に設定した時、メモリセルを流れる電流Icellが参照電流Irefより大きい場合Icell>Irefは、下位ビットは1となる。また、メモリセルを流れる電流Icellが参照電流Irefより大きくない場合Icell<Irefは、下位ビットは0となる。このようにして、下位ビットのデータの判定ができる。<上位ビットの読み出し図12b参照>上位ビットのデータを知るためには、Vg1、及びVg3の二つのレベルで読み出しを行い、その結果でデータの0/1の判断を行う。ステップS201まず、ワード線WLに、読み出しレベルとしてVg1を設定し、上位ビットの読み出しを行う。ステップS202このとき、セル電流Icellが参照電流Irefよりも大きい場合Icell>Irefは、上位ビットは1となり、読み出しが終了する。セル電流Icellが参照電流Irefよりも大きくない場合Icell<Irefは、ステップS203に進む。ステップS203次に、ワード線WLに、読み出しレベルとしてVg3を設定し、再度読み出しを行う。ステップS204このとき、セル電流Icellが参照電流Irefよりも小さい場合Icell<Irefは、上位ビットは1と判定され、読み出しが終了する。また、セル電流Icellが参照電流Irefよりも小さくない場合Icell>Irefは、上位ビットは0と判定され、読み出しが終了する。なお、この判定は、センスアンプのデータを取り出すことにより、外の回路で行われる。上述したように、複数のメモリセルを同時に読み出す不揮発性半導体記憶装置において、上位ビットの読み出しでは、複数回の読み出し動作を行うが、1回目の読み出しで、上位データまたは下位データが1と判定されたセルに対して、2回目の読み出しを行う必要がない。このため、そのようなメモリセルが接続されるビット線BLは、2回目の読み出し時は、ソース線と同電位が印加されるソース線に流れるセル電流を減らして、ソース線電圧の浮きを抑制。第1の実施形態と同様に、1回目と2回目の読み出しの際、読み出しが終了したメモリセルのビット線BLを接地電位にする。このため、第1の実施形態で説明した例と同様に、2回目の読み出しを行うビット線BLに隣接するビット線BLの電位が接地電位に下がった場合、ビット線間の容量結合により、2回目の読み出しを行うビット線BLへのディスターブが起こる場合がある。しかし、このような多値メモリセルの読み出し動作においても、上述した各実施形態と同様の構成及び動作を有する不揮発性半導体記憶装置を用いることで、上述した各実施形態で説明したものと同様の効果を得ることができる。つまり、ビット線BLを高速に充電することができ、また同時に、隣接するビット線BLの電位が下がらないビット線BLへの過充電を抑制することが可能になる。第7の実施形態次に、3次元構造を有する不揮発性半導体記憶装置に、第1~第6の実施形態で説明したセンスモジュールを配置する方法について説明する。また、第7の実施形態では3次元積層構造の半導体集積回路の一例を説明する。<三次元積層構造の半導体集積回路の概要>三次元積層構造の半導体集積回路では、半導体基板上に導電性ポリシリコンから構成される複数の導電層を積み重ねて三次元化を図る。一般的なNANDフラッシュメモリを三次元積層構造の半導体集積回路に適用した場合以下、3次元積層NANDフラッシュメモリと称すことがある、メモリセルアレイは三次元化されるが、周辺回路は二次元構造のままである。<三次元積層構造の半導体集積回路の基本構造>まず、図13を用いて三次元積層NANDフラッシュメモリの基本構造について説明する。図13は、三次元積層NANDフラッシュメモリの鳥瞰図を示している。図13に示すように、不揮発性半導体記憶装置三次元積層NANDフラッシュメモリ100は、メモリセルトランジスタ領域12、複数のワード線WL、複数の選択ゲートSG、複数のソース線SL、およびバックゲートBG等を備えている。図示していないが、制御回路は、ワード線駆動回路、選択ゲート駆動回路、ソース線駆動回路、ビット線制御回路及びバックゲートトランジスタ駆動回路等によって構成されている。なお、図13におけるメモリセルトランジスタ領域12は、上述したメモリセルアレイとほぼ同義である。本実施形態の一例として、制御回路は、メモリセルトランジスタ領域12メモリセルアレイの外側に配置されている。メモリセルトランジスタ領域12には、複数のワード線WL、複数のビット線BL、複数のソース線SL、バックゲートBG、および複数の選択ゲートSGが設けられている。このメモリセルトランジスタ領域12において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図13において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路不図示は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路不図示は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられていてもよい。バックゲート駆動回路不図示は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。選択ゲート駆動回路不図示は、選択ゲートSGに接続され、選択ゲートSGに印加する電圧を制御する。図14は、図13に示すメモリセルトランジスタ領域12のカラムY方向に沿った断面図であり、第7の実施形態におけるメモリセルトランジスタ領域12の構造を示している。図15は、図14に示すNANDストリングの拡大図を示している。図14に示すように、メモリセルトランジスタ領域12において、基板30上に、U字状シリコンピラーSPで構成される複数のNANDストリングメモリセルストリング200が形成されている。各NANDストリング200は、複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGワード線WLとの各交差位置に形成され、電流経路が直列に接続されている。図15に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜324を有している。このメモリ膜324は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜322、電荷蓄積層321、およびブロック絶縁膜320で構成されている。すなわち、各メモリセルトランジスタMTrは、MONOS構造を有している。MONOS構造とは、電荷蓄積層が窒化物などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造とし、ONOの例を挙げる。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。図15に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様に、MONOS構造を有している。また、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、単なる酸化膜でも良い。また、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成されている。また、ソース側選択トランジスタSSTrは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線SLに接続されている。一方、ドレイン側選択トランジスタSDTrは、一端が複数のメモリセルトランジスタの他端に接続され、他端がビット線BLに接続されている。U字状シリコンピラーSPは、カラム方向Y方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向Z方向に延びる一対の柱状部A、および一対の柱状部Aの下端を連結させるように形成されたパイプ部Bを有している。パイプ部Bは、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部Aの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向X方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図15に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部325が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部Cに直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのNANDストリング200におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。なお、図14において、コントロールゲートCGが16層積層された例を示しているが、これに限らない。バックゲートBGは、最下方のワード線WLの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPのパイプ部Bを覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、U字状シリコンピラーSPの各柱状部Aに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。ソース線SLは、選択ゲートSGの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。<ビット線制御回路の配置>次に、図16を用いて、ビット線制御回路ここでは単純にセンスアンプまたはS/Aと称しても良い32または32a、32bの配置例について概略的に説明する。図16は、ビット線制御回路及びメモリセルアレイの位置関係を模式的に示すブロック図であり、aは、ビット線制御回路が、メモリセルアレイの片側に配置される場合を示し、bは、ビット線制御回路が、メモリセルアレイの両側に配置され、ビット線BLが一本置きに同一のビット線制御回路に入力される場合を示し、cは、ビット線制御回路が、メモリセルアレイの両側に配置され、ビット線BLが二本置きに同一のビット線制御回路に入力される場合を示している。図16aに示すように、ビット線制御回路32がメモリセルアレイ31の片側のみに形成されている。この場合、メモリセルアレイ31の全てのビット線BLは、ビット線制御回路32に接続されているので、上述した各実施形態のビット線制御回路2を適用することが容易である。図16bに示すように、ビット線制御回路は、ビット線制御回路32a、及び32bの二つに分かれ、メモリセルアレイ31を挟んでいる。そして、メモリセルアレイ31のビット線BLは、一本置きに、同一のビット線制御回路に接続される。具体的には、ビット線BLは一本置きにビット線制御回路32aに接続され、該ビット線BLに隣接するビット線BLは、ビット線制御回路32aの反対側のビット線制御回路32bに接続される。図16cに示すように、ビット線制御回路は、ビット線制御回路32a、及び32bの二つに分かれ、メモリセルアレイ31を挟んでいる。そして、メモリセルアレイ31のビット線BLは、二本置きに、同一のビット線制御回路に接続される。具体的には、ビット線BLは二本置きにビット線制御回路32a、及びビット線制御回路32bに交互に接続される。次に、図17を用いて、ビット線BLが一本置きに同一のビット線制御回路に入力される場合図16b参照のセンスモジュール同士の接続例について説明する。図17は、センスモジュール同士の接続例を模式的に示すブロック図である。図17に示すように、注目ビット線BLが、ビット線制御回路32aのセンスモジュール2-2に接続される場合、注目ビット線BLに隣接するビット線BLは、ビット線制御回路32bのセンスモジュール32bに接続される。これにより、ビット線制御回路32bのセンスモジュール2-2のデータラッチ部2-5からの信号INVL、INVR、またはLATL、LATR等線は、図中の破線のように延伸され、ビット線制御回路32aのセンスモジュール2-2の加速器2-4に供給される。同様に、ビット線制御回路32aのセンスモジュール2-2のデータラッチ部2-5からの信号INVL、INVR、またはLATL、LATR等線は、図中の破線のように延伸され、ビット線制御回路32bのセンスモジュール2-2の加速器2-4に供給される。次に、図18を用いて、ビット線制御回路をビット線制御回路32a及び32bの二つ両側に分ける場合について概略的に説明する。図18は、ビット線制御回路及びメモリセルアレイの位置関係を模式的に示すブロック図であり、半導体基板面を上方から見た様子である。図18に示すように、ビット線制御回路32a及び32bは、メモリセルアレイ31の下に埋め込まれる。また、Y方向において、ビット線制御回路32a及び32bはメモリセルアレイ31の端部に配置される。このため、メモリセルアレイ31の下には空き領域アレイ下空き領域等とも呼ぶが形成される。上述で説明したように、ビット線制御回路間の配線INVL、及びINVR、またはLATL、及びLATR等は、このアレイ下空き領域に形成されることになる。尚、メモリセルアレイ31の微細化が進めば、ビット線制御回路32a、及び32b間の距離が近づくことになる。次に、図19を用いて、ビット線制御回路の埋め込み位置、及びビット線BLの配線の例について概略的に説明する。図19は、ビット線制御回路及びメモリセルアレイの位置関係を模式的に示すブロック図である。この例は、ビット線BLが、メモリセルアレイ31の外側を経由して、ビット線制御回路に接続される例である。図19に示すように、メモリセルアレイ31のY方向の一端には、ビット線制御回路32aが配置され、他端には、ビット線制御回路32bが配置される。そして、セルアレイ31には、ビット線BL<0>、<2k>...BL<m>が配置され、ビット線BL<0>、<2k>...BL<m>は、ビット線制御回路32aに接続される。また、セルアレイ31には、ビット線BL<1>、<2k-1>...BL<m-1>が配置され、ビット線BL<1>、<2k-1>...BL<m-1>は、ビット線制御回路32aに接続される。この際、ビット線BLは、メモリセルアレイ31のY方向に沿った端部、且つZ方向基板面垂直方向の上端部からメモリセルアレイ31の外に出ている。そして、Z方向に沿って、メモリセルアレイ31の外側を経由し、ビット線制御回路32a、または32bに接続されている。この際、ビット線制御回路32a、及び32bの仕様上、Y方向に沿ってビット線BLを、メモリセルアレイ31及びビット線制御回路32a、または32bの間を通す必要がある。この様にして、ビット線BLは、ビット線制御回路32a、または32bに接続される。次に、図20を用いて、ビット線制御回路の埋め込み位置、及びビット線BLの配線の他の例について概略的に説明する。図20は、ビット線制御回路及びメモリセルアレイの位置関係を模式的に示すブロック図である。この例は、ビット線BLが、メモリセルアレイ31の内側を経由して、ビット線制御回路に接続される例である。図20に示すように、メモリセルアレイ31のY方向の一端には、ビット線制御回路32aが配置され、他端には、ビット線制御回路32bが配置される。そして、セルアレイ31には、ビット線BL<0>、<2k>...BL<m>が配置され、ビット線BL<0>、<2k>...BL<m>は、ビット線制御回路32aに接続される。また、セルアレイ31には、ビット線BL<1>、<2k-1>...BL<m-1>が配置され、ビット線BL<1>、<2k-1>...BL<m-1>は、ビット線制御回路32aに接続される。この際、ビット線BLは、メモリセルアレイ31の内側内部を通り、ビット線制御回路32aのビット線接続端に近い位置、且つZ方向基板面垂直方向の下端部からメモリセルアレイ31の外に出ている。この際、例えばメモリセルアレイ31の下面領域に、ビット線BL用の貫通口が設けられている。そして、ビット線BLは、メモリセルアレイ31の下に配置されたビット線制御回路32a、または32bに接続されている。この場合、図19で説明した例に比べて、メモリセルアレイ31とビット線制御回路との間のビット線BLの距離が近くなるので、充電時の遅延等をより抑制することが可能である。<第7の実施形態の効果>上述した第7の実施形態によれば、不揮発性半導体記憶装置は、メモリセルが半導体基板21の上面に対して垂直方向Z方向に直列に接続されたメモリストリング柱状を複数有するメモリセルアレイ31を更に備え、第1のクランプトランジスタ2-21、電圧制御回路2-4、センスアンプ2-3、データラッチ部2-5、プルダウン回路2-6、及び充電制御回路2-1は、メモリセルアレイ31の下方に設けられる。そして、ビット線BLは、メモリセルアレイ31の上面領域から、垂直方向Z方向に沿ってメモリセルアレイ31の外側を経由し、第1のクランプトランジスタ2-21の電流経路の一端に接続される。また、ビット線BLは、メモリセルアレイ31の下面領域に形成された貫通口を介して、第1のクランプトランジスタ2-21の電流経路の一端に接続される。また、第1のクランプトランジスタ2-21、電圧制御回路2-4、センスアンプ2-3、データラッチ部2-5、プルダウン回路2-6、及び充電制御回路2-1と、他の第1のクランプトランジスタ2-21、他の電圧制御回路2-4、他のセンスアンプ2-3、他のデータラッチ部2-5、他のプルダウン回路2-6、及び他の充電制御回路2-1と、がそれぞれメモリセルアレイの下方且つ両端部に配置されることがある。しかし、このような場合でも、上述した構成を用いれば、上述した各実施形態を適用することができる。このように、上述した第7の実施形態においても、上述した各実施形態と同様の構成及び動作を有しているので、同様の効果を得られることが可能である。比較例次に、図21~26を用いて、比較例に係るセンスモジュール2-7の構成について説明する。次に、図21を用いて、比較例に係るセンスモジュール2-7の基本的な構成を概略的に説明する。図21は、比較例に係るセンスモジュール2-7の基本的な構成を模式的に示した回路図である。図21に示すように、センスモジュール2-7は、ビット線クランプ用NMOSトランジスタ2-21、センスアンプ2-3、データラッチ2-5、プルダウン回路2-6を備えている。また、センスモジュール2-2は、ビット線選択トランジスタ20を介してメモリセルに接続される。なお、ビット線選択トランジスタ20は、ゲートにビット選択信号BLSが入力され、メモリセルMCとセンスモジュール2-2とのオン/オフを制御する。なお、この信号BLSは、制御回路7から与えられる。次に、図21、図22、及び図23を用いて読み出し動作中にビット線BLが接地電位に落ちた場合について説明する。図22は、比較例に係るセンスモジュール及びビット線を模式的に示した回路図である。図23は、比較例に係る半導体装置の充電動作を示すタイミングチャートである。図22に示すように、ビット線BL0とビット線BL1とは互いに隣接し、ビット線BL1とビット線BL2とは互いに隣接し、ビット線BL2とビット線BL3は互いに隣接していない。ビット線BL0がセンスモジュール2-2から供給される電流をIsa0とし、ビット線BL1がセンスモジュール2-2から供給される電流をIsa1とし、ビット線BL2がセンスモジュール2-2から供給される電流をIsa2とし、ビット線BL3がセンスモジュール2-2から供給される電流をIsa3とする。図22、及び図23に示すように、読み出し動作の間に、読み出しの終わったメモリセルの属するビット線BL電位を接地電位にする際に、ビット線BL間寄生容量により、隣接するビット線BLの電位が下がる。そのため、時刻t1において、1ビット線BL0、及びビット線BL2の読み出しが終了し、ビット線BL0、BL2の電位がVBLから接地電位GNDまで下げられる。2ビット線BL間の寄生容量により、注目ビット線BL1の電位が下がる。3電位の下がった注目ビット線BL1を充電する間、Isa1>Icellとなり、この間に読み出しセンスを行うと、センスモジュールから見た電流は、セル電流に加え、ビット線充電電流が含まれるようになり、誤読み出しが起きてしまう。4そのため、Isa1が所定の値に落ち着くまで待つ必要がある。上述した比較例によれば、このような誤読み出しを避けるため、充電が終わるまで待ってから、読み出しをスタートすることになり、パフォーマンスが悪化してしまうという問題がある。尚、上述した各実施形態では、一つのメモリセルに2bit以上のデータを記憶する多値メモリセルに関して、4レベルのデータを記憶するメモリセルの場合について説明した。しかし、これに限らず、より高レベルのデータを記憶するメモリセルの場合でも、上述した実施形態は適用可能である。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。