半導体基板と、前記半導体基板の裏面に形成されたドレイン電極と、前記半導体基板の表面上に形成された複数のウェル領域と、前記半導体基板の表面上に形成され、前記ウェル領域と逆の導電型を有する複数の第1の半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第1の半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極と、前記ソース領域と電気的に接続されるソース電極と、前記第1の半導体領域の真上に形成された前記第1のゲート電極の開口部と、前記開口部に前記第1の半導体領域と絶縁膜を介して設けられた第2のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、前記第1のゲート電極にオンまたはオフの制御信号を出力する際、前記第2のゲート電極が前記ソース電極と同じ電位となるように、前記第2のゲート電極を駆動制御することを特徴とする半導体装置の制御装置。半導体基板と、前記半導体基板の裏面に形成されたドレイン電極と、前記半導体基板の表面上に形成された複数のウェル領域と、前記半導体基板の表面上に前記ウェル領域より深い領域に形成され、前記ウェル領域と逆の導電型を有する複数の第1の半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ソース領域と前記ウェル領域を貫通して、前記第1の半導体領域に達するトレンチと、前記トレンチの側面と底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1のゲート電極と、前記ソース領域と電気的に接続されるソース電極と、前記第1のゲート電極の下に設けられ、前記第1のゲート電極および前記第1の半導体領域とは絶縁膜を介して接続された第2のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、前記第1のゲート電極にオンまたはオフの制御信号を出力する際、前記第2のゲート電極が前記ソース電極と同じ電位となるように、前記第2のゲート電極を駆動制御することを特徴とする半導体装置の制御装置。請求項1または2に記載の半導体装置の制御装置において、前記半導体装置をオンに駆動制御する際、前記第1のゲート電極にオンの制御信号を出力した後、前記第2のゲート電極にオンの制御信号を出力することを特徴とする半導体装置の制御装置。請求項1または2に記載の半導体装置の制御装置において、前記半導体装置をオフに駆動制御する際、前記第2のゲート電極にオフの制御信号を出力した後、前記第1のゲート電極にオフの制御信号を出力することを特徴とする半導体装置の制御装置。請求項1~4のいずれか1項に記載の半導体装置の制御装置において、前記半導体装置は、前記半導体基板の表面上に前記第1のゲート電極に電気的に接続された第1のゲート電極パッドと、前記第1のゲート電極パッドに電気的に接続された金属配線と、前記第2のゲート電極に電気的に接続された第2のゲート電極パッドと、前記第2のゲート電極パッドに電気的に接続された金属配線を有し、前記第1のゲート電極パッドに電気的に接続された金属配線の表面積が、前記第2のゲート電極パッドに電気的に接続された金属配線の表面積より大きいことを特徴とする半導体装置の制御装置。請求項1~5のいずれか1項に記載の半導体装置の制御装置において、前記半導体装置の制御装置は、前記半導体装置と共に、1つのパッケージに搭載されることを特徴とする半導体装置の制御装置。請求項6に記載の半導体装置の制御装置において、前記半導体装置の第1のゲート電極パッドと前記半導体装置の制御装置とを接続する導体と、前記半導体装置のソース電極と前記半導体装置の制御装置とを接続する導体が隣り合って配置されることを特徴とする半導体装置の制御装置。請求項1~7のいずれか1項に記載の半導体装置の制御装置において、前記半導体装置の制御装置は、電圧入力端子と基準電位端子との間に直列に接続された第1の半導体装置および第2の半導体装置を相補的にオン、オフ制御して、前記第1の半導体装置および前記第2の半導体装置の接続ノードに接続されるインダクタンス素子に対して電流を流して前記電圧入力端子に印加されている電圧を変換した電圧を出力させる電源装置に搭載され、前記第1の半導体装置および前記第2の半導体装置の駆動制御を行うことを特徴とする半導体装置の制御装置。しかし、特許文献3と特許文献4には、第2ゲート電極を設けた中抜きゲート型プレーナMOSFETをスイッチングする際の、ゲート電極と第2ゲート電極の駆動シーケンスに関する記載が無く、ゲート電極と第2ゲート電極の駆動シーケンスによる損失については記載されていない。本発明者らは、第2ゲート電極を設けた中抜きゲート型プレーナMOSFETにおいて、第2ゲート電圧にプラスの電圧を印加した状態で、ゲート電極にオンまたはオフの信号を入力し、スイッチングすると、帰還容量が大きいため、スイッチング損失が増大するという課題を見出した。そこで、本発明の目的は、上記従来技術の課題を解決するためになされたもので、第2ゲート電極を設けた中抜きゲート型プレーナMOSFETにおいて、オン抵抗と帰還容量の両者を低減するすることができる半導体装置の制御装置を提供することにある。なお、本発明は第2ゲート電極を設けた中抜きゲート型プレーナMOSFETを研究開発する過程で考案したものであるが、本発明はゲート電極の下に、第2ゲート電極を設けたトレンチMOSFETにおいても、オン抵抗と帰還容量の低減に有効である。よって、以下の実施の形態では、プレーナMOSFET、およびトレンチMOSFETの両者について、本発明を適用した例を記述する。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、代表的なものの概要は、第1のゲート電極と、第2のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、前記第1のゲート電極にオンまたはオフの制御信号を出力する際、前記第2のゲート電極が前記ソース電極と同じ電位となるように、前記第2のゲート電極を駆動制御するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、代表的なものによって得られる効果は、プレーナMOSFET、またはトレンチMOSFETにおいて、低オン抵抗と低帰還容量を両立でき、これを用いた電源装置の損失低減に効果がある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1により、本発明の実施の形態1に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図1は本発明の実施の形態1に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第2ゲート電極を設けた中抜きゲート型プレーナMOSFETの断面図を示している。図1において、1はn型基板、2はn-型層、3はp型ウェル領域、4はn型ソース領域、5はp型コンタクト領域、6は絶縁膜、7は第2ゲート電極、8はゲート電極、9はソース電極、10はドレイン電極、11はゲート端子、12は第2ゲート端子、13はソース端子、14はドレイン端子、15は電子蓄積層である。ゲート電極8にプラスの電圧を印加すると、ゲート電極8直下の、p型ウェル領域3の表面チャネルがn型に反転し、ドレイン電極10からソース電極9に電流が流れる。nまたはpの後の、-の記号は、は不純物濃度が高いことを表し、-は不純物濃度が低いことを表す。第2ゲート電極7にプラスの電圧を印加すると、絶縁膜6直下のn-型層2の表面に電子蓄積層15が生じ、オン抵抗が低減する。次に、図2および図3により、本発明の実施の形態1に係る半導体装置の制御装置のゲート電極8と第2ゲート電極7の駆動シーケンスについて説明する。図2は本発明の実施の形態1に係る半導体装置の制御装置の第2ゲート電極に印加する電圧と帰還容量の関係を示す図、図3は本発明の実施の形態1に係る半導体装置の制御装置のゲート電極と第2ゲートの駆動シーケンスを示す図である。なお、半導体装置の制御装置としては、半導体装置と共にマルチチップパッケージななどに搭載されるドライバICや、電源装置内で電力変換用の半導体装置を制御する制御回路などから構成され、図3に示す駆動シーケンスにより、ゲート電極と第2ゲートを駆動することができれば、どのような構成であっても良い。本発明者らの実験によれば、耐圧40Vの第2ゲート電極を設けた中抜きゲート型プレーナMOSFETにおいて、第2ゲート電極7にプラスの電圧を印加することで、オン抵抗が約20低減することが分かった。スイッチング損失を低減するには、帰還容量を低減することが有効であるが、本発明者らは、図2に示すように、第2ゲート電極7の印加電圧と帰還容量に正の相関があることを見出した。すなわち、第2ゲート電極7の印加電圧が大きくなるに従い、帰還容量が増加する傾向がある。第2ゲート電極7にプラスの電圧を印加した状態で、ゲート電極8にオンオフの制御信号を入力すると、帰還容量が大きいため、スイッチング損失が増加する。一方で、第2ゲート電極7にプラスの電圧を印加することは、オン抵抗を低減するので、導通損失が小さくなる。スイッチング損失と導通損失の両者を低減するには、スイッチング時は第2ゲート電極7にゼロ電圧ソース電極と同じ電圧を印加し、導通時は第2ゲート電極7にプラスの電圧を印加することが有効である。そこで、本実施の形態では、これを実現するための、ゲート電極8と第2ゲート電極7の駆動シーケンスとして、図3に示すような駆動シーケンスを採用している。図3に示すように、ターンオンの際、ゲート電極8と第2ゲート電極7の順でオンの入力信号を印加し、ターンオフの際、第2ゲート電極7とゲート電極8の順でオフの入力信号を印加する。このような駆動シーケンスを採用することで、スイッチング時は第2ゲート電極7にゼロ電圧ソース電極と同じ電圧が印加され、導通時は第2ゲート電極7にプラスの電圧が印加される。このように、第2ゲート電極7とゲート電極8を制御することで、低オン抵抗と低帰還容量を両立し、VRの導通損失とスイッチング損失を低減することができる。実施の形態2図4により、本発明の実施の形態2に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図4は本発明の実施の形態2に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第2ゲート電極を設けた中抜きゲート型プレーナMOSFET、または第2ゲート電極を設けたトレンチMOSFETのチップの平面図を示している。図4において、20はチップの外周、22は第2ゲート電極のパッド、21はゲート電極のパッド、23はゲート電極の金属配線で、ゲートフィンガーと呼ばれるゲートフィンガーについては、例えば、特開2004-55812号公報、特開2005-57050号公報などに記載されている。ゲートフィンガーを設ける理由は、ゲート抵抗を下げることで、ターンオンとターンオフが高速になり、スイッチング損失が低減するためである。24は第2ゲート電極の金属配線、25はソース電極である。ゲート電極の金属配線22、または第2ゲート電極の金属配線24が設けられた領域には、ソース電極25を配置できないので、ソース電極25の拡がり抵抗が増加し、オン抵抗が増加する。本実施の形態の半導体装置の特徴は、第2ゲート電極の金属配線24と比べて、ゲート電極の金属配線23の配線数の方が多いことであるゲート電極の金属配線23の表面積が大きいと言っても良い。ゲート電極の金属配線23の抵抗は、スイッチング損失との相関が強いので、スイッチング損失を下げるためには、金属配線23の抵抗を下げることが有効であるのに対して、第2ゲート電極の金属配線24の抵抗はスイッチング損失に与える影響が小さいので、金属配線24の抵抗は、金属配線23の抵抗ほど重要ではない。ただし、第2ゲート電極の金属配線24についても、抵抗が余りに大きいと例えば、5Ω以上、スイッチングの際、第2ゲート電極が電気的にフローティングのように振る舞うので、スイッチング損失の増加や、フォルスターンオン例えば、T.Hashimotoetal.、ASystem-in-PackageSiPwithMountedInputCapacitorsforReducedParasiticInductancesinaVoltageRegulator、IEEETrans.PowerElectron.、vol.25、no.3、Mar.2010、pp.731-740.を参照による貫通電流を招くので、5Ωより小さい抵抗になるようにするのが望ましい。また、この実施の形態でのゲート電極のパッド21および第2ゲート電極のパッド22を介したゲート電極および第2ゲート電極の駆動シーケンスは図3に示す実施の形態1の駆動シーケンスと同様である。これにより、低オン抵抗と低帰還容量を両立し、VRの導通損失とスイッチング損失を低減することができる。実施の形態3図5により、本発明の実施の形態3に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図5は本発明の実施の形態3に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第2ゲート電極を設けたトレンチMOSFETの断面図を示している。図5において、1はn型基板、2はn-型層、3はp型ウェル領域、4はn型ソース領域、5はp型コンタクト領域、6は絶縁膜、7は第2ゲート電極、8はゲート電極、9はソース電極、10はドレイン電極、11はゲート端子、12は第2ゲート端子、13はソース端子、14はドレイン端子である。第2ゲート電極7をソース端子13に接続した構造は一般的に知られているが例えば、P.Goarinetal.、Split-gateRESURFsteppedoxideRSOMOSFETfor25Vapplicationswithrecordlowgate-to-draincharge、inProc.IEEEISPSD’07、May2007、pp.61-64.を参照、本実施の形態では、第2ゲート電極7を、独立した第2ゲート端子12としている。ゲート電極8にプラスの電圧を印加すると、ゲート電極8の側面の、p型ウェル領域3チャネルがn型に反転し、ドレイン電極10からソース電極9に電流が流れる。第2ゲート電極7にプラスの電圧を印加すると、第2ゲート電極7の側面のn-型層2に電子蓄積層が生じ、オン抵抗が低減する。本実施の形態のトレンチMOSFETについても、実施の形態1で述べたプレーナMOSFETと同様に、第2ゲート電極7とゲート電極8を制御することで、低オン抵抗と低帰還容量を両立することができる。実施の形態4中抜きゲート型プレーナMOSFET、トレンチMOSFETともに、第2ゲート電極7を設けることで、オン抵抗と帰還容量をともに低減することができるが、端子数が従来の3から4に増加するので、制御が複雑になるという課題がある。これを解決するために、ハイサイドのMOSFETとローサイドのMOSFETと、これらを駆動するドライバICを1つのパッケージに実装することが有効である所謂、マルチチップパッケージ:マルチチップパッケージについては、例えば、特開2008-010851号公報などに記載されている。マルチチップパッケージとすることで、半導体装置のユーザは、MOSFETが4端子であるということを意識することが無いため、制御の複雑さは問題とならない。図6により、本発明の実施の形態4に係る半導体装置の制御装置により制御される半導体装置を含むマルチチップパッケージの構成について説明する。図6は本発明の実施の形態4に係る半導体装置の制御装置により制御される半導体装置を含むマルチチップパッケージの構成を示す構成図である。図6において、31はパッケージ外周、32はハイサイドMOSFET、33はローサイドMOSFET、40はドライバIC、34はハイサイドMOSFET32の第2ゲート電極とドライバIC40を接続するワイヤ、35はハイサイドMOSFET32のゲート電極とドライバIC40を接続するワイヤ、36はハイサイドMOSFET32のソース電極41とドライバIC40を接続するワイヤ、37はローサイドMOSFET33のソース電極42とドライバIC40を接続するワイヤ、38はローサイドMOSFET33のゲート電極とドライバIC40を接続するワイヤ、39はローサイドMOSFET33の第2ゲート電極とドライバIC40を接続するワイヤである。図6に示すように、ハイサイドMOSFET32のゲート電極とドライバIC40を接続するワイヤ35と、ソース電極41とドライバIC40を接続するワイヤ36を隣接して配置することで、スイッチングの際にワイヤ35とワイヤ36から発生する磁束がキャンセルされて、ゲート駆動回路の寄生インダクタンスを低減することができる。また、ローサイドMOSFET33のゲート電極とドライバIC40を接続するワイヤ38と、ソース電極42とドライバIC40を接続するワイヤ37についても同様に、ゲート駆動回路の寄生インダクタンスを低減することができる。実施の形態5実施の形態1~実施の形態4の少なくとも1つ以上の、半導体装置の制御装置による駆動シーケンスを、VR例えば、上述の非特許文献2、3を参照のハイサイドのMOSFETまたはローサイドのMOSFETに適用することで、VRの損失を低減させることができる。以上述べたように、本発明によれば、プレーナMOSFET、またはトレンチMOSFETにおいて、低オン抵抗と低帰還容量を両立できるため、これを用いた電源装置の損失低減に効果がある。実施の形態6実施の形態6は、実施の形態1における、ターンオンの際のゲート電極8と第2ゲート電極7の制御と、ターンオフの際の第2ゲート電極7とゲート電極の制御の両方の制御を、ターンオンとターンオフのどちらかの制御のみにしたものである。図7および図8により、本発明の実施の形態6に係る半導体装置の制御装置のゲート電極8と第2ゲート電極7の駆動シーケンスについて説明する。図7および図8は本発明の実施の形態6に係る半導体装置の制御装置のゲート電極と第2ゲートの駆動シーケンスを示す図であり、図7はターンオンのみの制御、図8はターンオフのみの制御を示している。図7に示す駆動シーケンスでは、ターンオンの際、ゲート電極8と第2ゲート電極7の順でオンの入力信号を印加し、ターンオフの際、ゲート電極8と第2ゲート電極7の同時にオフの入力信号を印加するように制御している。この場合では、実施の形態1と比較すると、ターンオフ損失は大きいが、ターンオンについては、実施の形態1と同じ効果を得ることができる。また、図8に示す駆動シーケンスでは、ターンオンの際、ゲート電極8と第2ゲート電極7の同時にオンの入力信号を印加し、ターンオフの際、第2ゲート電極7とゲート電極8の順でオフの入力信号を印加するように制御している。この場合では、実施の形態1と比較すると、ターンオン損失は大きいが、ターンオフについては、実施の形態1と同じ効果を得ることができる。実施の形態7図9により、本発明の実施の形態7に係る半導体装置の制御装置を含む電源について説明する。図9は本発明の実施の形態7に係る半導体装置の制御装置を含む電源の回路構成を示す構成図であり、半導体装置のゲートと第2ゲートを制御する回路を有している。図9において、電源は入力部51、スイッチング部52、出力部53、制御部54、検出部67で構成され、入力部51に直流入力電源60が接続され、出力部53に負荷66が接続されている。入力部51はコンデンサ61で構成されている。スイッチング部52は、MOSFET62で構成されている。出力部53は、転流ダイオード63、チョークコイル64、コンデンサ65で構成された出力フィルタで構成されている。制御部54は、設定部168、比較演算部69、駆動部170、制御部276で構成されている。さらに、制御部54は図示しない発振回路を備えており、駆動部170からパルス信号をMOSFET62のゲート71に出力する。これによりMOSFET62に印加される直流入力電源60からの直流電圧Vinがスイッチングされる。MOSFET62がオンの場合には、直流電力はチョークコイル64およびコンデンサ65にチャージされると共に負荷66へ供給される。MOSFET62がオフの場合は、チョークコイル64およびコンデンサ65にチャージされていたエネルギーが転流ダイオード63を介して負荷66に供給される。このとき、制御部54では、比較演算部69において検出部67で検出した出力電圧Voをモニタし、これと設定部168で設定された制御目標値と比較し、駆動部170から比較結果に基づいた制御信号をスイッチング部52に出力する。これによりMOSFET62がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Voは以下の1式で示される。Vo=Vin×TON/T...1ただし、Vinは入力直流電圧60、Tは駆動部170から出力されるパルス信号の周期、TONは周期TのうちMOSFET62が導通の時間を示す。すなわち、TON/Tはデューティ比を示す。ところで、出力部53における転流側には、図9に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード63は電流導通時の損失が大きいため、転流ダイオード63の代わりにMOSFETが用いられる。なお、本発明は転流ダイオードまたはMOSFETにかかわらず適用できる。本実施の形態が従来の回路と異なる点は、MOSFET62がゲート71に加えて、第2ゲート72を備えること、および、第2ゲート72を駆動する制御部276を備えることである。制御部276は、設定部273、演算部74、駆動部275から構成される。設定部273では、ゲート71と第2ゲート72の立ち上がりおよび立ち下がりの時間差を設定する。演算部74は、比較演算部69の演算結果を受けて、設定部273からの出力に従って駆動部275に第2ゲート72の駆動信号を出力する。この制御部276での第2ゲート72の駆動制御により、実施の形態1や実施の形態6で示したようなゲート電極8と第2ゲート電極7への駆動シーケンスと同様の駆動を実施することにより、導通損失とスイッチング損失を低減できる電源を提供することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。