MISトランジスタを備えた半導体装置であって、前記半導体装置は、シリコン基板と、前記シリコン基板に形成された溝内に埋め込まれた第1絶縁膜によって形成された素子分離部と、前記素子分離部によって区画されたアクティブ領域を含み、前記MISトランジスタは、前記アクティブ領域に形成され、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記シリコン基板上に形成されたシリコン膜を含んでなるゲート電極と、前記ゲート電極の側面に形成されたサイドウォールと、前記シリコン基板中に形成された第1導電型からなるウェルと、前記サイドウォールに自己整合して前記ウェル中に形成された前記第1導電型とは異なる第2導電型からなる拡散層と、からなり、前記拡散層の一部は前記素子分離部の一部と接して形成されており、前記ゲート電極上部には、第1シリサイド膜が形成されており、前記拡散層の上部には、第2シリサイド膜が形成されており、前記第1シリサイド膜の上部には、前記第1シリサイド膜の表面の酸化によって形成された第1酸化膜が設けられており、前記第2シリサイド膜の上部には、前記第2シリサイド膜の表面の酸化によって形成された第2酸化膜が設けられていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記素子分離部と前記第2シリサイド膜の間には、前記第2酸化膜が形成されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記素子分離部と前記アクティブ部の境界領域において、前記第1絶縁膜の一部が削られており、前記境界領域において、前記第2シリサイド膜及び前記第2酸化膜が落ち込んで形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1シリサイド膜及び前記第2シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1酸化膜と前記第2酸化膜は、前記第1シリサイドと前記第2シリサイドが絶縁されるように設けられていることを特徴とする半導体装置。本発明者らは、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のMONOSMetalOxideNitrideOxideSemiconductor型の不揮発性記憶素子以下、メモリセルという、および、その周辺回路を構成する種々のMISトランジスタ以下、周辺トランジスタというを備えたマイコンなどの半導体装置について検討を行っている。なお、周辺回路を構成する種々のMISトランジスタとして、例えば、低耐圧nチャネルMISトランジスタ、低耐圧pチャネルMISトランジスタ、高耐圧nチャネルトランジスタおよび高耐圧pチャネルMISトランジスタが挙げられる。本発明者らが検討したメモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。図16は、本発明者らが検討したメモリセルMCaの要部を模式的に示す断面図である。図16に示すように、本発明者らが検討したメモリセルMCaは、例えば、p型の単結晶シリコン基板からなる半導体基板以下、単に基板という1の主面に形成されている。メモリセルMCaのソース領域Sとドレイン領域Dは、基板1の主面に形成されたn型拡散層13からなる。n型拡散層13は、n-型拡散層11と共に、LDDLightlyDopedDrain構造を構成している。このソース領域とドレイン領域との間の基板1の主面上に、選択用MISトランジスタのコントロールゲート電極CGとメモリ用MISトランジスタのメモリゲート電極MGとが隣接して配置されている。コントロールゲート電極CGは、ゲート絶縁膜5を介して基板1の主面上に設けられている。一方、メモリゲート電極MGは、コントロールゲート電極CGの片側の側面に設けられており、酸化膜9a、窒化膜9bおよび酸化膜9cがコントロールゲート電極CG側から順に形成されたONO膜9によって、コントロールゲート電極CGとの絶縁がなされている。また、メモリゲート電極MGは、ONO膜9を介して基板1の主面上に配置されている。これらコントロールゲート電極CGおよびメモリゲート電極MGは、不純物が注入された多結晶シリコン膜からなる。コントロールゲート電極CG、メモリゲート電極MGおよびn型拡散層13上には、サリサイド技術によってシリサイド膜115が形成されている。本発明者らが用いたサリサイド技術について概略すると、コントロールゲート電極CGおよびメモリゲート電極MGなどを覆う基板1の主面上に、例えばコバルトCo膜を形成し、第1の熱処理第1アニールによって、電極や拡散層のシリコンSi表面上にCoSi膜を形成した後、ウエットエッチングによって未反応のCo膜を除去し、第2の熱処理第2アニールによってCoSi膜をCoSi2膜へ相変態させるものである。なお、図16に示したメモリセルMCaの場合、例えば、第1アニールの温度は470°C程度、第2アニールの温度は710°C程度である。前述したように、コントロールゲート電極CG-メモリゲート電極MG間は、それぞれのMISトランジスタを動作させる上で、ONO膜9によって絶縁がなされなければならない。なお、ONO膜9の膜厚を20nm程度とした場合、コントロールゲート電極CG-メモリゲート電極MG間も20nm程度となる。しかしながら、図16中の囲み部Aに示すように、コントロールゲート電極CG-メモリゲート電極MG間がシリサイド膜115によって電気的にショートし、メモリゲート電極MGに所望の電圧が印加されない動作不良が発生する場合がある。これは、コントロールゲート電極CGおよびメモリゲート電極MG上にシリサイド膜115を形成するサリサイド技術を用いた工程において、シリサイド膜115の上方向の成長に加え、横方向にも成長して、ONO膜9上にもコントロールゲート電極CGおよびメモリゲート電極MG側からシリサイド膜115が形成されるからであると考えられる。さらに、図17に示すコントロールゲート電極CG-メモリゲート電極MG間の耐圧特性から、コントロールゲート電極CG-メモリゲート電極MG間印加電圧が低い場合においてもリーク電流過電流が発生している。図17は、図16のメモリセルMCaのコントロールゲート電極CG-メモリゲート電極MG間の耐圧特性を示す説明図である。すなわち、コントロールゲート電極CGとメモリゲート電極MGとの間は絶縁されていなければならないが、ONO膜9上のシリサイド膜115を介して、コントロールゲート電極CGとメモリゲート電極MGとが電気的にショートしている。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。そこで、本発明者らは、ONO膜9上までシリサイド膜115が形成されないように、第1アニールにおいてCoSi膜を形成するための温度の低温化例えば、420°C程度を行っている。図18は、本発明者らが検討した他のメモリセルMCbの要部を模式的に示す断面図であって、第1アニールを低温化したサリサイド技術を用いたメモリセルMCbが示されている。図18の囲み部Bに示すように、コントロールゲート電極CG-メモリゲート電極MG間のONO膜9上には、シリサイド膜115が形成されるのを抑制することができる。しかしながら、図19に示すコントロールゲート電極CG-メモリゲート電極MG間の耐圧特性から、リーク電流過電流が発生する場合があり、完全にリーク電流を抑えることができない。図19は、図18のメモリセルMCbのコントロールゲート電極CG-メモリゲート電極MG間の耐圧特性を示す説明図である。すなわち、コントロールゲート電極CGとメモリゲート電極MGとの間は絶縁されていなければならないが、ONO膜9上のシリサイド膜115を介して、コントロールゲート電極CGとメモリゲート電極MGとが電気的にショートしているものと考えられる。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。図20は、本発明者らが検討した周辺トランジスタを模式的に示す断面図であり、低耐圧nチャネルMISトランジスタが示されている。図20に示すように、本発明者らが検討した周辺トランジスタQaが、基板1の主面に形成されている。周辺トランジスタQaのソース領域Sとドレイン領域Dは、基板1の主面に形成されたn型拡散層13からなる。n型拡散層13は、n-型拡散層11と共に、LDDLightlyDopedDrain構造を構成している。このソース領域とドレイン領域との間の基板1の主面上に、MISトランジスタのゲート電極Gが配置されている。ゲート電極Gは、ゲート絶縁膜5を介して基板1の主面上に形成されている。このゲート電極Gは、不純物が注入された多結晶シリコン膜からなる。ゲート電極Gおよびn型拡散層13上には、サリサイド技術によってシリサイド膜115が形成されている。本発明者らが用いたサリサイド技術については、前述した通りである。図20の囲み部Cのアクティブ端では、シリサイド膜115とn型拡散層13/p型ウエル4の接合面との距離が接近するために、基板1へのリークが問題となる。更に、ゲート電極G上、および、n型拡散層13上のシリサイド膜115においても、サイドウォールを介したリークが存在する。このリークは、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。また、本発明の他の目的は、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、コントロールゲート電極の上部、および、メモリゲート電極の上部に、シリサイド膜およびそのシリサイド膜の表面の酸化によって形成された酸化膜を設けるものである。また、本発明は、第1熱処理および第2熱処理によってシリサイド膜を形成するに際し、酸素を含む雰囲気中の第2熱処理によって、シリサイド膜の表面に酸化膜を形成するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。本発明の実施の形態に係る半導体装置は、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のMONOSMetalOxideNitrideOxideSemiconductor型の不揮発性記憶素子以下、メモリセルという、および、その周辺回路を構成する種々のMISトランジスタ以下、周辺トランジスタというを備えたマイコンなどの半導体装置である。なお、周辺回路を構成する種々のMISトランジスタとして、例えば、低耐圧nチャネルMISトランジスタ、低耐圧pチャネルMISトランジスタ、高耐圧nチャネルトランジスタおよび高耐圧pチャネルMISトランジスタが挙げられる。まず、メモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。図1は、本実施の形態に係る半導体装置の要部を模式的に示す断面図である。図1に示すように、半導体基板以下、単に基板という1の主面のメモリ領域にはコントロールゲート電極CGとメモリゲート電極MGを有するメモリセルMCが形成されており、また、基板1の主面の周辺領域にはゲート電極Gを有する周辺トランジスタQが形成されている。すなわち、メモリアレイを構成するメモリセルと、メモリセルの周辺回路を構成する周辺トランジスタとが図1に示されている。また、コントロールゲート電極CGの上部、および、メモリゲート電極MGの上部には、例えばコバルトシリサイド膜などのシリサイド膜15が設けられている。コバルトシリサイド膜は、チタンシリサイド膜に対して、抵抗が同程度に低く、微細プロセスにおいても細線による抵抗上昇を抑制できるものである。メモリセルMCのソース領域Sとドレイン領域Dは、基板1の主面に形成されたn型拡散層13からなる。n型拡散層13は、n-型拡散層11と共に、LDDLightlyDopedDrain構造を構成している。このソース領域とドレイン領域との間の基板1の主面上に、選択用MISトランジスタのコントロールゲート電極CGとメモリ用MISトランジスタのメモリゲート電極MGとが隣接して配置されている。コントロールゲート電極CGは、ゲート絶縁膜5を介して基板1の主面上に形成されている。一方、メモリゲート電極MGは、コントロールゲート電極CGの片側の側面に設けられており、酸化膜9a、窒化膜9bおよび酸化膜9cがコントロールゲート電極CG側から順に形成されたONO膜9によって、コントロールゲート電極CGとの絶縁がなされている。また、メモリゲート電極MGは、ONO膜9を介して基板1の主面上に配置されている。これらコントロールゲート電極CGおよびメモリゲート電極MGは、不純物が注入された多結晶シリコン膜からなる。コントロールゲート電極CG、メモリゲート電極MGおよびn型拡散層13上には、サリサイド技術によってシリサイド膜15が形成されている。本発明のサリサイド技術について概略すると、コントロールゲート電極CGおよびメモリゲート電極MGなどを覆う基板1の主面上に、例えばコバルトCo膜を形成し、第1の熱処理第1アニールによって、電極や拡散層のシリコンSi表面上にCoSi膜を形成した後、ウエットエッチングによって未反応のCo膜を除去し、第2の熱処理第2アニールによってCoSi膜をCoSi2膜へ相変態させるものである。なお、図1に示したメモリセルMCの場合、例えば、第1アニールは100窒素雰囲気中において420°C程度で行われ、第2アニールの温度は酸素を含む雰囲気中において710°C程度で行われる。前述したように、コントロールゲート電極CG-メモリゲート電極MG間は、それぞれの選択用MISトランジスタおよびメモリ用MISトランジスタを動作させる上で、ONO膜9によって絶縁されるものである。図2は、図1のメモリ素子MCの拡大図である。図2に示すように、シリサイド膜15の表面上には、絶縁膜51が設けられている。言い換えると、この絶縁膜51は、シリサイド膜15を覆うように設けられている。このため、コントロールゲート電極CG-メモリゲート電極MG間でのリークを抑制することができる。すなわち、コントロールゲート電極CG-メモリゲート電極MG間の絶縁破壊に対するマージンを向上することができる。図3は、図1のメモリセルのコントロールゲート電極-メモリゲート電極間の耐圧特性を示す説明図である。図3に示すように、シリサイド膜15上を絶縁膜51が覆うことにより、ショート不良を低減することができる。すなわち、両ゲート電極間の絶縁耐圧を向上することができる。特に、耐圧15V前後の高電界領域におけるショートの抑制効果が大きいことが分かる。このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。図4は、図1の周辺トランジスタの拡大図であり、低耐圧nチャネルMISトランジスタと素子分離部2が示されている。周辺トランジスタQのソース領域Sとドレイン領域Dは、基板1の主面に形成されたn型拡散層13からなる。n型拡散層13は、n-型拡散層11と共に、LDDLightlyDopedDrain構造を構成している。このソース領域とドレイン領域との間の基板1の主面上に、MISトランジスタのゲート電極Gが配置されている。ゲート電極Gは、ゲート絶縁膜5を介して基板1の主面上に形成されている。このゲート電極Gは、不純物が注入された多結晶シリコン膜からなる。ゲート電極Gおよびn型拡散層13上には、サリサイド技術によってシリサイド膜15が形成されている。なお、本発明者らが用いたサリサイド技術については後述する。また、素子分離部2は、後述の図5の工程で形成されるが、図5以降の洗浄工程等図示および記載しないによって素子分離部2に埋め込まれた絶縁膜が削れており、アクティブ端との境界領域が落ち込んでいる。図4に示すように、アクティブ端との境界領域に形成されたシリサイド膜15の表面上には、絶縁膜51が設けられている。言い換えると、この絶縁膜51は、シリサイド膜15を覆うように設けられている。このため、素子分離部2がアクティブ端との境界領域において落ち込むことによって、シリサイド膜15とn型拡散層13/p型ウエル4の接合面との距離が接近しても、シリサイド膜15は絶縁膜51で覆われているので、シリサイド膜15-基板1間のリークを防止することができる。同様に、シリサイド膜15とコントロールゲート電極CGの上部との距離が接近しても、シリサイド膜15は絶縁膜51で覆われているので、コントロールゲート電極CGのシリサイド膜15のサイドウォール12を介したリークを防止することができる。このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。次に、メモリセルの動作について説明する。なお、図1に示すように、コントロールゲート電極CG側のn型拡散層13をドレイン領域D、メモリゲート電極MG側のn型拡散層13をソース領域Sとして説明する。書き込み動作は、例えば、ドレイン領域に0.8V、ソース領域に6V、メモリゲート電極MGに12V、コントロールゲート電極CGに1.5V、p型ウエル4に0Vの電圧を印加し、メモリゲート電極MG下のチャネル形成領域側からONO膜9の窒化膜9b中にホットエレクトロンを注入することによって行われる。読み出し動作は、例えば、ソース領域に0V、ドレイン領域に1.5V、メモリゲート電極MGおよびコントロールゲート電極CGに1.5V、p型ウエル領域4に0Vの電圧をそれぞれ印加して行われる。消去動作は、例えば、窒化膜9bに注入された電子をメモリゲート電極MGに放出させることによって行う第1の消去方式と、メモリゲート電極MG下のチャネル形成領域から窒化膜9b中にホットホールを注入して行う第2の消去方式と、窒化膜9bに注入された電子をチャネル形成領域に放出させることによって行う第3の方式とがある。第1の消去方式は、例えば、ソース領域およびドレイン領域に0V、メモリゲート電極MGに15V、コントロールゲート電極CGおよびp型ウエル4に0Vの電圧を印加し、ONO膜9の上層の酸化膜9cをトンネリングさせて、窒化膜9bからメモリゲート電極MGに電子を放出させることによって行われる。第2の消去方式は、例えば、ドレイン領域に0V、ソース領域に7V、メモリゲート電極MGに-6V、コントロールゲート電極CGおよびp型ウエル4に0Vの電圧をそれぞれ印加し、ONO膜9の下層の酸化膜9aを通過させて、メモリゲート電極MG下のチャネル形成領域側から窒化膜9bにホットホールを注入させることによって行われる。第3の消去方式は、例えば、窒化膜9bに注入された電子を、チャネル形成領域に放出することで行われる。この方式では、例えば、ソース領域およびドレイン領域に0V、メモリゲート電極MGに-15V、コントロールゲート電極CGおよびp型ウエル領域4に0Vの電圧を印加し、酸化膜9aをトンネリングさせて、窒化膜9bからチャネル形成領域に電子を放出させることによって行われる。次に、本発明の実施の形態に係る半導体装置の製造方法について図面を参照しながら説明する。図5~図13は、本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図であり、メモリセルが形成される領域メモリ領域および周辺トランジスタが形成される領域周辺領域が示されている。まず、図5に示すように、半導体基板以下、単に基板という1を準備する。この基板1は、例えば、1~10Ωcm程度の比抵抗を有するp型の単結晶シリコン基板からなる。次いで、基板1の主面デバイス形成面の所定領域に、素子分離部2を形成する。この素子分離部2は、活性領域アクティブ領域、素子形成領域などを区画するためのものであって、例えば、基板1の主面の所定箇所に分離溝を形成した後、例えば酸化シリコンからなる絶縁膜をCMPChemicalMechanicalPolishing法などにより研磨することで形成される。次いで、メモリ領域において、基板1の主面に深いn型ウエル3を形成する。この深いn型ウエル3は、例えば、n型の不純物のAsヒ素またはPリンを選択的にイオン注入して形成される。次いで、メモリ領域および周辺領域において、基板1の主面にp型ウエル4を形成する。このp型ウエル4は、例えば、p型の不純物のBボロンを選択的にイオン注入して形成される。次いで、基板1の主面側p型ウエル3の表面側にメモリセルおよび周辺トランジスタのチャネル形成用のp型半導体領域図示しないを形成する。このp型半導体領域は、例えば、p型ウエル4にp型の不純物のBF2二フッ化ボロンを選択的にイオン注入して形成される。次いで、p型ウエル4にイオン注入した不純物が抜け出すのを防止するために、1程度の酸素雰囲気中において1000°C程度、30秒間程度アニールを行う。次いで、基板1の主面上にゲート絶縁膜5を形成する。このゲート絶縁膜5は、例えば、窒素で希釈した酸素雰囲気中で基板1に熱処理を施して形成された3nm程度の膜厚の酸化シリコン膜からなる。次いで、ゲート絶縁膜5を覆うように基板1の主面上の全面に、シリコン膜6を形成する。このシリコン膜6は、例えば、CVDChemicalVaporDeposition法によって形成された250nm程度の多結晶シリコン膜に抵抗値を低減するための不純物例えば、Asがイオン注入されてなる。その後、不純物がシリコン膜6から抜け出さないように、1程度の酸素雰囲気中において950°C程度、10秒間程度で行う。次いで、シリコン膜6を覆うように基板1の主面上の全面に、絶縁膜7を形成する。この絶縁膜7は、シリコン膜6を加工してコントロールゲート電極を形成するためのマスク層および後述の工程により受けるダメージからコントロールゲート電極を保護するための保護膜を担う機能を有したキャップ膜として形成される。この絶縁膜7は、例えば、CVD法によって形成された50nm程度の酸化シリコンからなる。続いて、図6に示すように、絶縁膜7をパターニングした後、この絶縁膜7をマスクとしてシリコン膜6をパターニングすることによって、メモリ領域にコントロールゲート電極CGを形成すると共に、周辺領域にゲート電極Gを形成する。なお、このコントロールゲート電極CGおよびゲート電極Gと、基板1との間には、ゲート絶縁膜5が介在している。次いで、メモリ領域における基板1の主面に、p型半導体領域8を形成する。このp型半導体領域8は、例えば、コントロールゲート電極CGが形成されていないメモリ領域活性領域の部分にp型の不純物のBF2を選択的にイオン注入して、コントロールゲート電極CGに整合して形成される。続いて、図7に示すように、コントロールゲート電極CG上を含む基板1の主面上の全面に酸化膜9a、窒化膜9bおよび酸化膜9cを積層した後、緻密化のための熱処理を施してONO膜9を形成する。酸化膜9aは、例えば、窒素で希釈した酸素雰囲気中で基板1に熱処理を施して形成された5nm程度の膜厚の酸化シリコン膜からなる。また、窒化膜9bは、酸化膜9a上を含む基板1の主面上の全面に、例えば、CVD法によって形成された10nm程度の膜厚の窒化シリコン膜からなる。また、酸化膜9cは、窒化膜9b上に、例えば、CVD法によって形成された5nm程度の膜厚の酸化シリコン膜からなる。なお、窒化膜9bは、酸化膜の一部に窒素を含有するような絶縁膜、例えば、酸窒化シリコン膜であってもよい。酸窒化シリコン膜は、例えば、モノシランSiH4などのようなシラン系ガスと、亜酸化窒素N2Oと、ヘリウムHeなどのような希釈ガスとの混合ガスを用いたCVD法によって形成される。次いで、コントロールゲート電極CGを覆うようにONO膜9上の全面に、シリコン膜10を形成する。シリコン膜10は、例えば、CVD法によって形成された150nm程度の膜厚の多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その不純物を活性化するアニールによって形成される。続いて、図8に示すように、シリコン膜10を、例えば、RIEReactiveIonEtchingなどの異方性エッチングする。すなわち、コントロールゲート電極CGの側面に、サイドウォール形状のメモリゲート電極MGを形成する。続いて、図9に示すように、メモリゲート電極MGを覆うフォトレジスト膜図示せずをマスクとしてメモリゲート電極MG以外のシリコン膜10をエッチングして除去した後、ONO膜9を選択的にエッチングして除去する。次いで、コントロールゲート電極CGの片側面、メモリゲート電極MGおよび周辺トランジスタのゲート電極Gに対してn-型拡散層エクステンション領域11を自己整合的に形成する。すなわち、このn-型拡散層エクステンション領域11は、コントロールゲート電極CG、メモリゲート電極MGおよび周辺トランジスタのゲート電極Gをマスクとして、例えば、AsまたはPを基板1の主面にイオン注入し、そのイオンをアニールすることによって活性化してなる。次いで、基板1にイオン注入した不純物が抜け出すのを防止するために、1程度の酸素雰囲気中において900°C程度、30秒間程度アニールを行う。続いて、図10に示すように、メモリゲート電極MGの外側、コントロールゲート電極CGの側面であってメモリゲート電極MGとは反対の外側、および、ゲート電極Gの両側面に、サイドウォール12を形成する。このサイドウォール12は、基板1の主面上に、例えば、CVD法によって100nm程度の酸化シリコン膜を形成した後、その酸化シリコン膜をRIEなどの異方性エッチングすることによって形成される。次いで、基板1の主面に、n型拡散層ソースドレイン領域13を形成する。このn型拡散層13は、基板1の主面側からその主面の活性領域の部分に、例えば、Asなどの不純物を選択的にイオン注入することによって形成される。続いて、自然酸化膜などを除去した後、図11に示すように、コントロールゲート電極CGおよびメモリゲート電極MGなどを覆うように基板1の主面上の全面に金属膜14を形成する。この金属膜14は、例えば、スパッタ法によって形成された8nm程度のコバルトCo膜からなる。なお、図示しないが、金属膜14上に、例えば、コバルト膜の酸化を防止するための酸化防止膜として、窒化チタンTiN膜が形成される。続いて、図12に示すように、コントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13上にシリサイド膜15aを形成する。このシリサイド膜15aは、コントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13のSiシリコンと、金属膜14のCoコバルトとを反応させる第1熱処理第1アニールを施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、CoSiとCoSi2とが混在してなる。本実施の形態では、第1熱処理の条件は、例えば、100濃度の窒素ガス雰囲気中で、基板温度が420°C程度、加熱時間が45秒程度である。シリサイド膜15aを形成する場合、シリサイド化反応の拡散種がCoおよびSiとなる。このため、金属膜14のCoがコントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13側に拡散する。また、コントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13側のSiが金属膜14側に拡散する。ここで、基板温度を420°C程度としたのは、例えば、コントロールゲート電極CG、メモリゲート電極MGから金属膜14へのSiの横方向拡散が小さくなるため、コントロールゲート電極CGとメモリゲート電極MGとの間のONO膜9上にシリサイド膜が形成されるのを抑止することができるためである。一方、基板温度を例えば470°C程度とした場合、コントロールゲート電極CGとメモリゲート電極MGとの間のONO膜9上にシリサイド膜が形成され、このシリサイド膜は、コントロールゲート電極CGとメモリゲート電極MGとの間のショート不良の原因となってしまう。したがって、基板温度を420°C程度とすることによって、コントロールゲート電極CGとメモリゲート電極MGとの間のショート不良を抑制することができる。続いて、未反応の金属膜14の除去およびシリサイド膜15aの膜厚を薄くするために、金属膜14およびシリサイド膜15aをエッチングした後、図13に示すように、コントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13上にシリサイド膜15およびそのシリサイド膜15を覆うような絶縁膜51を形成する。この工程により、メモリ領域にメモリセルMCおよび周辺領域に周辺トランジスタQがほぼ完成する。このシリサイド膜15は、コントロールゲート電極CG、メモリゲート電極MG、ゲート電極Gおよびn型拡散層13上のシリサイド膜15aを相変態させるための第2熱処理第2アニールを施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、CoSi2からなる。また、絶縁膜51は、コバルトシリサイド膜の形成と共に、コバルトシリサイド膜の表面の酸化によって形成された酸化膜からなる。本実施の形態では、第2の熱処理の条件は、例えば、100濃度の酸素雰囲気中で、基板温度が710°C程度、加熱時間が60秒程度である。この条件の第2熱処理によって、CoSiの状態のシリサイド膜15aを相変態させてCoSi2の状態のシリサイド膜15を形成すると共に、コバルトシリサイド膜の表面を酸化することによって、絶縁膜51を形成する。この絶縁膜51は、コバルトシリサイド膜を熱酸化することによって形成されるのでシリサイド膜15の表面を覆う被覆することになる。したがって、シリサイド膜15を酸化膜が覆うことによって、例えば、コントロールゲート電極CGとメモリゲート電極MGとの間の絶縁耐圧を向上することができる。CoSiを相変態させてCoSi2となるように第2熱処理における基板温度を、第1熱処理における基板温度より高くしている。なお、第1熱処理において基板温度を低くするのは、Siの拡散反応が進みすぎてゲート電極の周辺部例えば、コントロールゲート電極CG-メモリゲート電極MG間および拡散層の周辺部例えば、アクティブ端部にまで余分なシリサイド膜が形成されるのを防止するためである。また、第2熱処理の雰囲気に占める窒素の割合を、第1熱処理の雰囲気に占める窒素の割合より低くしている。第2熱処理時においてはコバルトシリサイド膜の表面を酸化させるため、積極的に酸素ガスを供給してコバルトシリサイド膜と酸素とを反応させている。一方、第1熱処理時にコバルトと酸素が反応してCoOの核が形成された場合、第2熱処理を施してCoSi2膜を形成後、その後の窒化膜堆積の際に、このCoOが異常成長してしまい、良質なコバルトシリサイド膜を形成することができなくなってしまうので、第1熱処理を100濃度の窒素雰囲気中で行っている。よって、第2熱処理の雰囲気に占める窒素の割合を、第1熱処理の雰囲気に占める窒素の割合より低くしていることとなる。なお、例えば、前述したように、イオン注入されたシリコン膜6、10の不純物が抜け出さないようにするために行う、1程度の酸素雰囲気中の熱処理とは異なり、積極的に酸素を供給して、シリサイド膜を覆うように酸化膜を形成している。すなわち、第2熱処理の雰囲気に占める酸素の割合が、イオン注入されたシリコン膜6、10の不純物が抜け出さないようにするために行う熱処理の雰囲気中に占める酸素の割合より高くなっている。また、このコバルトシリサイド膜の酸化を行う為の酸素ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。よって、第2熱処理の雰囲気に占める酸素の割合が、5~100の範囲内でコバルトシリサイド膜を覆う酸化物を形成する。また、前述の図4で示したように、素子分離部2とアクティブ領域との境界領域においても、同様に、コバルトシリサイド膜を覆う酸化物が形成されるため、シリサイド膜15-基板1間のリークを防止することができる。次いで、メモリセルMCおよび周辺トランジスタQ上を含む基板1の主面上の全面に、窒化シリコン膜20及び層間絶縁膜16をCVD法によって形成し、その表面をCMP法で平坦化した後、エッチングによって窒化シリコン膜20及び層間絶縁膜16に接続孔17を形成する。次いで、この接続孔17の内部に金属などの導電物を埋め込んでコンタクトプラグ18を形成した後、層間絶縁膜16上に配線19を形成することによって、図1に示す構造となる。この時、窒化シリコン膜の形成条件は、例えば、基板温度を400°Cに保った状態で、プラズマCVD法を用いて成膜される。また、この時使用される原料ガスとしては、SiH4シランとNH3アンモニアの混合ガス、または、SiH4シランとN2窒素の混合ガスが用いられる。本発明では、シリサイド膜15を覆うように絶縁膜51を形成している。具体的には、コバルトシリサイド膜を熱酸化することによって、コバルトシリサイド膜を覆うように酸化膜絶縁膜を形成している。このコバルトシリサイド膜を覆う酸化膜は、本来ならば、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通などの問題点から、形成されず、あるいは、形成されても除去されるものである。しかしながら、本発明では、例えば、スプリット構造のMONOS型不揮発性記憶素子のコントロールゲート電極とメモリゲート電極との間のショート不良を抑制するために、上記問題を抑制しつつ、コントロールゲート電極およびメモリゲート電極上のサリサイド膜を覆うように絶縁膜を形成している。ここで、第2アニールによって形成されたコバルトシリサイド膜およびその上に形成された酸化膜について、図14および図15を参照して説明する。図14は、シリサイド膜上に形成される酸化膜厚の温度依存性を示す説明図である。図15は、シート抵抗の累積度数分布を示す説明図である。図14に示すように、第2アニールにおいてシリサイド膜上に形成された酸化膜厚の基板温度依存性は、線形に変化することがわかる。すなわち、基板温度を変化させるだけでシリサイド膜上に所望の酸化膜厚を得ることができるため、コンタクト導通マージンやシリサイド抵抗マージンとの最適化を図ることが容易である。ここで、基板温度が680°C以下の場合、コバルトが反応しなくなってしまう。一方、800°C以上では、酸素が反応しすぎてしまい、酸化膜厚増加に伴ってシート抵抗が上昇してしまう。また、拡散層が浅い場合、シリサイド膜の形成により接合面が破壊されることもある。したがって、第2熱処理の加工温度は、680°C~800°Cの範囲が好ましく、更に、680°C~730°Cの範囲がより好ましい。また、本実施の形態における絶縁膜51の膜厚は、上述のコンタクト導通マージンやシリサイド抵抗マージンとの最適化を考えると、3nm~7nmであり、5nm程度に形成するのが好ましい。また、酸化膜厚の最適化により、図15に示すように、シート抵抗上昇を最小限に留めることができる。なお、抵抗値の上昇は、所定の範囲内例えば、コントロールゲート電極CGとメモリゲート電極MGとの間のショートマージンが確保される範囲内において、スパッタ膜コバルト膜の膜厚を厚くすることで調整できる。また、酸化を行う為の供給ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。このように、本発明のコバルトシリサイド膜を覆う酸化膜は、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通の問題を抑制しつつ、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良を抑制することができる。すなわち、前述した条件で熱処理を行うことによって、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良が抑制された半導体装置を製造することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、半導体基板としてシリコン基板を適用した場合について説明したが、SOI基板にも適用することができる。ここで、SOI基板は、支持基板の上に絶縁体層が形成され、その絶縁体層の上に半導体シリコンからなるシリコン層が形成された構造を有するものである。また、例えば、前記実施の形態では、サリサイド技術によってシリコンと反応する金属膜の材料としてCoコバルトを適用した場合について説明したが、Coに限らず他の高融点金属材料例えば、Ni、W、Tiなどを適用しても良い。この場合であっても、本発明によって、シリサイド膜上に酸化膜が形成されるので例えば微細化狭小化された電極間などのリーク不良を抑制することができる。