Mビットデジタル入力コードによってアナログ電圧を出力するために用いられ、高参考参照電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する1ビットシリアル電荷再配分デジタル/アナログ変換器と、前記Mビットデジタル入力コードの少なくとも一部によって前記高参考電圧と前記低参考電圧とを所定の電圧に設定する電圧セレクタと、を含む二段式デジタル/アナログ変換器。前記電圧セレクタは、前記高参考電圧と前記低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記隣接する参考電圧対が八つの隣接する参考電圧対を含み、前記電圧セレクタが前記Mビットデジタル入力コードの三つの最上位ビットによって前記隣接する参考電圧対を選択する請求項1に記載の二段式デジタル/アナログ変換器。前記電圧セレクタは、前記高参考電圧と前記低参考電圧を低電力供給電圧とコモンモード電圧に個別的に設定し、又は前記高参考電圧と前記低参考電圧を前記コモンモード電圧と高電力供給電圧に個別的に設定するように設定される請求項1に記載の二段式デジタル/アナログ変換器。前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成するために用いられるガンマ補正拡張と決定ロジックを更に含む請求項1に記載の二段式デジタル/アナログ変換器。前記電圧セレクタは、前記高参考電圧と低参考電圧を得るために、複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記隣接する参考電圧対は、Y個の隣接する参考電圧対を含み、前記電圧セレクタが前記Mビットデジタル入力コードのX個の最上位ビットによって前記隣接する参考電圧対を選択し、その中、X=log2Yであり、前記Mビットデジタル入力コードの前記X個の最上位ビットを選択するための第1のロジックと、前記電圧セレクタを制御するために、選択された前記X個の最上位ビットを復号化するXビットデコーダーと、前記Mビットデジタル入力コードのZ個の最下位ビットを選択するために用いられ、その中、Z=M-Xである第2のロジックと、少なくとも前記Z個の最下位ビットを一時的に保存するために用いられ、少なくとも前記Z個の最下位ビットから導き出された複数の1ビット制御コードをシリアル的に提供して、前記1ビットシリアル電荷再配分デジタル/アナログ変換器に用いるレジスタと、前記Z個の最下位ビットを選択するための第2のロジックを含み、前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成し、その中、前記ガンマ補正拡張と決定ロジックが前記Mビットデジタル入力コードをさらにもう1、2又は3ビット拡張するコード拡張と決定ロジックと、を更に含む請求項1に記載の二段式デジタル/アナログ変換器。前記1ビットシリアル電荷再配分デジタル/アナログ変換器は出力演算増幅器の出力にカップリングする第1の演算増幅器入力と、電荷収集ノードにカップリングする第2の演算増幅器入力とを有する出力演算増幅器と、前記電荷収集ノードと前記低参考電圧入力ノードとの間にカップリングする端末キャパシタと、前記低参考電圧入力ノードと第1のキャパシタ充電ノードとの間にカップリングする第1のキャパシタと、前記低参考電圧入力ノードと第2のキャパシタ充電ノードとの間にカップリングする第2のキャパシタと、複数の第1のキャパシタ充電周期において、1ビット制御コードのシリアルによる1ビット制御コードのコード例によって、前記第1のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられ、その中、前記1ビット制御コードのシリアルが前記Mビットデジタル入力コードから導き出される第1のスイッチング回路と、複数の第2のキャパシタ充電周期において、前記1ビット制御コードのシリアルによる1ビット制御コードのコード例によって、前記第2のキャパシタ充電ノードを前記低参考電圧入力ノードと前記高参考電圧入力ノードのいずれかにカップリングするために用いられる第2のスイッチング回路と、前記第1のキャパシタ充電周期に続く前記第2のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第1のキャパシタを前記電荷収集ノードにカップリングするために用いられる第3のスイッチング回路と、前記第2のキャパシタ充電周期に続く前記第1のキャパシタ充電周期において、前記端末キャパシタを利用し電荷再配分を行うために、前記第2のキャパシタを前記電荷収集ノードにカップリングするために用いられる第4のスイッチング回路と、オフセットキャンセル装置と、を含み、前記オフセットキャンセル装置は、前記第2の演算増幅器入力にカップリングする第一端と、中間ノードにカップリングする第二端とを有するオフセットキャンセルコンデンサーと、電荷再配分周期において、前記電荷収集ノードを前記第2の演算増幅器入力に接続して、及び前記中間ノードを前記出力演算増幅器の出力に接続するように設定される第5のスイッチング回路と、最終電荷再配分周期の後で、前記中間ノードを前記オフセットキャンセルコンデンサーの前記第二端に接続するように設定されるスイッチと、を含む請求項1に記載の二段式デジタル/アナログ変換器。Mビットデジタル入力コードによってアナログ電圧を出力するために用いられる二段式デジタル/アナログ変換器を含み、前記二段式デジタル/アナログ変換器は、高参考電圧を受信するための高参考電圧入力ノードと、低参考電圧を受信するための低参考電圧入力ノードとを有する1ビットシリアル電荷再配分デジタル/アナログ変換器と、前記Mビットデジタル入力コードによって、前記高参考電圧と前記低参考電圧を複数の選定レベルに設定する電圧セレクタと、前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成するために用いられるガンマ補正拡張と決定ロジックと、を含む液晶ディスプレイのソースドライバ。前記1ビットシリアル電荷再配分デジタル/アナログ変換器は、出力演算増幅器を含み、ビルトインのオフセットキャンセル機能を有する請求項7に記載の液晶ディスプレイのソースドライバ。前記ガンマ補正拡張と決定ロジックは、前記Mビットデジタル入力コードをさらにもう1、2又は3ビット拡張し、Mが10以上の数量である請求項7に記載の液晶ディスプレイのソースドライバ。Mビットデジタル入力コードによってアナログ電圧を出力するための二段式デジタル/アナログ変換器を含み、前記二段式デジタル/アナログ変換は、高参考電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する1ビットシリアル電荷再配分デジタル/アナログ変換器と、前記高参考電圧と前記低参考電圧を得るために、Y個の隣接する参考電圧対を含む複数の隣接する参考電圧対から隣接する参考電圧対を選択するように設定され、前記Mビットデジタル入力コードのX個の最上位ビットによって前記隣接する参考電圧対を選択し、その中、X=log2Yである電圧セレクタと、前記Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成し、前記Mビットデジタル入力コードのZ個の最下位ビットで拡張コードを提供して、その中、Z=M-Xであるガンマ補正拡張と決定ロジックとを含み、その中、前記1ビットシリアル電荷再配分デジタルアナログ変換器は、前記拡張コードの1ビット制御信号のシリアルにより作動し、前記ビット制御信号のシリアルにおいて、最下位ビットから順に提供される液晶ディスプレイのソースドライバ。そのため、高解像度の液晶ディスプレイのソースドライバに用いられる新規なDAC構成が要求される。従来の技術の欠点を解決するために、本発明は、二段式DAC及び液晶ディスプレイのソースドライバを提供する。本発明の一実施例によれば、この二段式DACは、1ビットシリアル電荷再配分DACと電圧セレクタを含む。1ビットシリアル電荷再配分DACは、高参考参照電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する。電圧セレクタは、Mビットデジタル入力コードの少なくとも一部によって、高参考電圧と低参考電圧とを所定の電圧に設定する。本発明のまた他の実施例によれば、この液晶ディスプレイのソースドライバは、Mビットデジタル入力コードによりアナログ電圧を出力することに用いられ、1ビットシリアル電荷再配分DAC、電圧セレクタ、ガンマ補正拡張と決定ロジックを備える二段式DACを含む。1ビットシリアル電荷再配分DACは、高参考電圧を受信するための高参考電圧入力ノードと、低参考電圧を受信するための低参考電圧入力ノードとを有する。電圧セレクタは、Mビットデジタル入力コードによって、高参考電圧と低参考電圧を複数の所定のレベルに設定する。ガンマ補正拡張と決定ロジックは、Mビットデジタル入力コードによってコード拡張を介して、ガンマ補正を完成するために用いられる。本発明のまた一つの実施例によれば、この液晶ディスプレイのソースドライバは、Mビットデジタル入力コードによりアナログ電圧を出力するための二段式DACを含む。この二段式DACは、1ビットシリアル電荷再配分DAC、電圧セレクタ、ガンマ補正拡張と決定ロジックを含む。1ビットシリアル電荷再配分DACは、高参考電圧を受信する高参考電圧入力ノードと、低参考電圧を受信する低参考電圧入力ノードとを有する。電圧セレクタは、高参考電圧と低参考電圧を得るために、複数の隣接参考電圧対から一つの隣接参考電圧対を選定するように設置される。これらの隣接参考電圧対は、Y個の隣接参考電圧対を含み、電圧セレクタがMビットデジタル入力コードのX個の最上位ビットによって隣接参考電圧対を選定し、その中、X=log2Yである。ガンマ補正拡張と決定ロジックは、Mビットデジタル入力コードによってコード拡張を介してガンマ補正を完成する。ガンマ補正拡張と決定ロジックは、Mビットデジタル入力コードのZ個の最下位ビットから拡張コードを提供し、その中、Z=M-Xである。1ビットシリアル電荷再配分デジタルアナログ変換器は、拡張コードのビット制御信号のシリアルにより作動し、このビット制御信号のシリアルにおいて、最下位ビットから順に提供される。本発明の実施例にかかるDAC構成は、高解像度DAC構成のDAC面積を顕著的に減少できる、例えばDACソースドライバに用いられるDAC構成である。例えば、10ビットDAC構成に関しては、従来のDAC構成でできた10ビットDACに比べて、ここで開示されたDAC構成が少なくとも50の面積を減少できると考えられる。このDAC構成は、高速表示、大きいパネル表示、高解像度表示に適用する。本発明の前記又はその他の目的、特徴、利点をより分かりやすくするために、以下、好ましい実施例を挙げ、付属図面に合わせて、詳細的に説明する。例示的な実施例における説明は、付属図面とともに理解されるべきであり、これらの付属図面が説明全体の一部として考えられるようにすべきである。説明の便宜上、相対用語を使用しているが、特定な方向で装置を操作又は構築する必要はない。連絡、カップリング及びこのような用語について、例えば接続及び内部接続は、特に説明がない限り、直接或いは間接に中間装置を介して連絡することを指す。アクティブマトリックス液晶ディスプレイ以下、LCDと呼ぶは、この分野で熟知され、例えば、クマダKumadaたちのアメリカ特許先行技術の第7176869号が挙げられ、ここで参照として本発明に加入する。このLCDは、走査信号ドライバとして、画素選択期間に走査信号を供給するゲートドライバと、データ信号ドライバとして、データ信号を液晶ディスプレイに供給するソースドライバと、ゲートドライバ及びソースドライバのクロックを制御する制御電気回路とを有する。ここで述べたソースドライバの改善を除いて、これらの素子はこの分野で熟知されるものであるため、ここで詳細に述べる必要はない。液晶ディスプレイにおいて、図形データは制御電気回路を介してソースドライバに伝送され、その中、図形データ信号がデジタルからアナログに転換され、駆動電圧として液晶ディスプレイに供給される。ソースドライバに接続される参考電圧発生電気回路は、図形データ信号のデジタルからアナログへの変換の参考となる電圧を発生する。図2は、従来の液晶ディスプレイのソースドライバ10の概要図である。このソースドライバ10は、低電圧LV技術で実現するデジタル部分を含む。この部分は、シフトレジスタ12、サンプリングレジスタ14、保持レジスタ16、データラッチ18を含む。この高電圧又は電圧で実現するアナログ部分は、レベル変換器20、DAC22、参考電圧発生器24、出力電気回路26を含み、この出力電気回路26が図3に示すような演算増幅器を含んでよい。ドライバ10の出力はY1~Y720の720個のアナログ出力を有するように示し、各出力が液晶ディスプレイの各線に対応する。図3は、DAC22と図2のソースドライバ10の出力電気回路26の構成を示す詳細図であり、NMOSからなるDACN_DAC、PMOSからなるDACP_DAC、NMOS入力対を有する演算増幅器N_OPA、PMOS入力対を有する演算増幅器P_OPAを含み、その中、VDD_PがDAC構成22bの電源を示し、VDD_NがDAC構成22aの電源を示し、V1_NがDAC構成22aの第1のガンマ電圧を示し、V64_NがDAC構成22aの第64のガンマ電圧を示し、V1_PがDAC構成22bの第1のガンマ電圧を示し、V64_PがDAC構成22bの第64のガンマ電圧を示し、MVが中間電圧を示し、HVが高電圧を示す。このDACと出力電気回路構成は、典型的に差動構成に構築され、それぞれ交替のNMOSとPMOSに基づくDAC構成22a、22bを含み、また、それぞれ交替のPMOSとNMOS入力演算増幅器26a、26bを含む。しかしながら、この設計を熟知している人たちであれば分かるように、レールツーレール演算増幅器出力電気回路構成は、差動構成のかわりに使用できる。液晶ディスプレイには多くのドライバが備えられている。例えば、高精細度テレビ1920X1080のディスプレー1920X3RGB/720には、8つのドライバがある。図2及び図3に示す液晶ディスプレイのソースドライバの操作とその素子は、当業者に熟知されたものである。そのため、これらの素子を詳細に述べなくてもよく、本発明において液晶ディスプレイのドライバに使用される改善されたDACの関連説明を混同させないように、提供する必要もない。ここで示す改善されたDACは、このDACの機能を二段に分ける。第1段は、Mビットデジタル入力コードに大体対応する大まかな出力電圧範囲を提供し、第2段は、2ビットシリアル電荷再配分DACを使用して、大まかな範囲で精確な目標電圧を提供する。ガンマ補正とオフセットキャンセルはDAC構成中に構築されてよい。下記から明確に分るように、このDAC構成は、高速、大きいパネル、高解度の設計を達するための顕著な面積節約を実現できる。図4は、高解像度DAC構成100の第1の実施例を示し、図4Aは、このDACが実行する操作ステップを示し、この操作ステップがMビットデジタル入力コードによってアナログ電圧Voutを発生する。より具体的に言えば、図4は10ビットDAC構成100の実施例を示す。10ビット実施例が示されると、理解できるのは、10ビット実施例に示されたゼネラルルールが高解像度のDAC構成例えば、11ビット及びより高いビットの設計に等しく適用され、このように応用する必要があれば、さらに低解像度のDAC構成9ビット及び低等な設計に等しく適用できることである。10ビットDAC構成100は、電流増幅目的を達するために提供される出力演算増幅器102を含む。演算増幅器102の出力Voutは、演算増幅器102のマイナス入力端に帰還される。演算増幅器102のプラス入力端は、シリアル電荷再配分DAC104の出力に、具体的には2ビットシリアル電荷再配分DACにカップリングし、以下でより詳細に検討する。このシリアル電荷再配分DAC104は、高参考電圧と低参考電圧の入力を有して、参考電圧VHとVLからなる参考電圧対を受信し、それが大まかな電圧範囲を定義する。電圧セレクタ電気回路106は、参考電圧VHとVLを提供し、示された実施例において、参考電圧VHとVLが隣接電圧対であり、この隣接電圧対が電圧セレクタ106によって参考電圧V1~V9の複数の隣接電圧対から選択されたものである。範囲は、最下位ビットLSBd0から最上位ビットMSBd9までの10ビット入力コードによってコード拡張CodeExpandingと決定ロジック112に提供される。電圧セレクタ106がY個の隣接電圧対の間で選択すれば、コード拡張と決定ロジック112は10ビット入力コードからlog2Y個の最上位ビットを取り出す。例えば、図4の実施例においてV1~V9例えば、V1/V2、V2/V3、V3/V4、V4/V5、V5/V6、V6/V7、V7/V8、V8/V9の8つの電圧対があれば、そして、コード拡張と決定ロジック112は10ビット入力コードから3つの最上位ビットd9、d8、d7を取り出して、隣接電圧対を選択するために用いられる。コード拡張と決定ロジック112はこの3つのビットを例えばレジスタ110のようなレジスタに提供する。この3つの最上位ビットは第1のデコーダー108に提供され、第1のデコーダー108がこの3つの最上位ビットを制御信号に解読して、電圧セレクタ106を制御し、8つの可能なVLとVH対のいずれかを出力し、その中この8つの可能なVLとVH対がデコーダー108に入力された3ビット入力コードに対応する。例えば、d9d8d7が111であれば、VL/VH対がV8/V9であり、d9d8d7が000であれば、VL/VH対がV1/V2である。VLとVHで代表する大まかな電圧範囲により、2ビットシリアル電荷再配分DAC104がVL~VH範囲における特定の電圧レベルを出力するために用いられ、下記のように、このVL~VH範囲が10ビット入力コードに対応する。図4は、N=1である実施例を示す。即ち、コード拡張と決定ロジック112はこの10ビットデジタル入力コードをさらにもう1ビット拡張する。この示された実施例において、この拡張ビットを10ビットデジタル入力コードの最下位ビットの後でフィラーfiller又はパディングビットpaddingbitとする。このビットはデフォルト値0に設定される。この7つの最下位ビットd6~d0と1つのフィラー又はパディングビットは全部で8ビットであり、コード拡張と決定ロジック112がこの8ビットを第2のレジスタ116に提供する。コード拡張と決定ロジック112は偶数個の最下位ビット数を提供する場合に、例えば、8ビットの最下位ビットが11ビットデジタル入力コードにおける実施例において、N=0である実施例を考える。その中、パディングビットはずっと0とし、この10ビット構成に提供されたコード拡張と決定ロジックを介するガンマ補正を行わない下記で説明する。ガンマ補正を有するN=1である実施例において、この拡張ビットは、ロジック112により0又は1に動態設定されてよい。この8ビットコードd6d5d4d3d2d1d00をレジスタ116に提供する。レジスタ116は、2ビットコンビネーションdHdL序列の方式で保存された8ビットコードを第2のデコーダー114に連続的に又はシリアル的に提供するように制御され、この2ビットコンビネーションdHdL序列の方式が8ビットコードの最下位ビットから始まり、例えば、コンビネーションd00が第一であり、そしてd2d1が第二であり、d4d3が第三であり、最終のコンビネーションd6d5が最後である。これらのコードのコンビネーションは、第2のデコーダー114に使用されて、この2ビットシリアル電荷再配分DAC104を制御する。2ビットシリアル電荷再配分DAC104は、VL~VHの範囲における電圧を選択して演算増幅器102に出力するように操作される。この電荷再配分DAC104は、低参考電圧ノードと電荷収集ノード109との間に接続する端末キャパシタC3と、バイナリ加重キャパシタC1、C2とを含む。当電荷収集ノード109は、演算増幅器102のプラス入力端にカップリングする。当バイナリ加重キャパシタC1、C2のそれぞれは、低参考電圧ノードに接続する第1の端部、及び第1のキャパシタ充電ノード105と第2のキャパシタ充電ノード107に個別的にカップリングする複数の第2の端部を有する。充電周期において、キャパシタC1の第2の端部は、一つのスイッチS1及び一対の相補するスイッチSHとSHバーSHの上に横線を引いて表すことを意味する。以下同様を含む第1のスイッチング回路を介して、選択的に低参考電圧VLまたは高参考電圧VHにカップリングする。充電周期において、キャパシタC2の第2の端部は、スイッチS1及び一対の相補するスイッチSLとSLバーSLの上に横線を引いて表すことを意味する。以下同様を含む第2のスイッチング回路を介して、選択的に低参考電圧VLまたは高参考電圧VHにカップリングする。相補するスイッチSHとSHバー及び相補するスイッチSLとSLバーは、第2のデコーダー114の出力によって制御される。電荷再配分周期において、第1のキャパシタ充電ノード105は、スイッチS2を介して、電荷収集ノード109にカップリングする、また、第2のキャパシタ充電ノード107は、第2のスイッチS2を介して、電荷収集ノード109にカップリングする。リセット操作期間においてキャパシタをリセットするために、スイッチS3は低参考電圧ノードと電荷再配分ノード109との間にカップリングする。スイッチS1、S2、S3は多様な方式で制御でき、例えばクロック制御器の発生したクロック信号により制御する。シングルの2ビットコンビネーションdHdLに対しては、dHが1である場合に、スイッチSHが閉じる状態になり、スイッチSHバーが開く状態になり、dHが0である場合に、スイッチSHが開く状態になり、スイッチSHバーが閉じる状態となった。同様に、dLが1である場合に、スイッチSLが閉じる状態になり、スイッチSLバーが開く状態になり、dLが0である場合に、スイッチSLが開く状態になり、スイッチSLバーが閉じる状態になる。キャパシタC2とC3は、容量値Cを有し、キャパシタC1は、容量値2Cを有する。キャパシタ内の電荷量はキャパシタの容量値の倍数であることは明らかである。そのため、例えば、C1とC2の両者が同時に充電されるとすれば、キャパシタC1内の電荷量がキャパシタC2内の電荷量の二倍となる。シリアル電荷再配分DAC104の操作は、図4Aにより示す。ステップ1において、スイッチS1が開く状態になり、スイッチS2とS3がともに閉じる状態になる。各キャパシタの二つの電極はともに電圧VLにカップリングされた場合に、このステップは、キャパシタC1、C2、C3にかけた電圧を0Vにリセットする。ステップ1に続いて、スイッチS3が開くにされ、このプログラムが再び行われるまで開く状態を保持し、その時、キャパシタC3をリセットする必要がある。ステップ2において、キャパシタC1とC2を充電するために、スイッチS1が閉じる状態になり、スイッチS2が開く状態になる。第1の2ビットコンビネーションdHdL、例えば、レジスタ116により提供されたd00は、第2のデコーダー114に利用されて、スイッチSH、SHバー、SL、SLバーを制御した。dHが1であれば、SHが閉じる状態になり、SHバーが開く状態になり、キャパシタC1がVHとVLとの間にカップリングされて充電される。dHが0であれば、SHが開く状態になり、SHバーが閉じる状態になり、キャパシタC1がVLとVLとの間にカップリングされて充電されない。dLが1であれば、SLが閉じる状態になり、SLバーが開く状態になり、キャパシタC2がVHとVLとの間にカップリングされて充電される。dLが0である場合に、SLが開く状態になり、SLバーが閉じる状態になり、キャパシタC2がVLとVLとの間にカップリングされて、キャパシタC2が充電されないことを示す。ステップ3において、キャパシタC1、C2、端末/収集キャパシタC3の間で、キャパシタC1とC2に築かれたいかなる電荷を配分し、及びキャパシタC3の残留電荷を配分するこの点には残留電荷がないために、スイッチS1が開く状態になり、スイッチS2が閉じる状態になり、具体的に言えば、閉じる状態となったスイッチS2はキャパシタC1、C2、C3を電荷収集ノード109と低参考電圧ノードとの間に並列接続する。各キャパシタの電荷はその容量と比例となれるように、この電気回路における総電荷を配分する。即ち、キャパシタC1は、総電荷Qtotalの半分を占める電荷量を有し、キャパシタC2とC3はそれぞれ4分の1の総電荷量を有し、その原因が総容量値が4Cであることにある。キャパシタC3に配分された電荷のために、出力ノードはVLVC3にイコールする電圧を有する。電圧VC3=Qtotal/4Cである。各電荷再配分位相/周期において、この電気回路の4分の1の総電荷はキャパシタC3に配分された。このステップの後で、出力ノード電圧=2d00/4VH-VLVLである。このステップにおいて、レジスタ116は次の2ビットコンビネーションd2d1も第2のデコーダー114にロードして、次のキャパシタ充電位相/周期を準備する。ステップ4は、ステップ2と同様な方法で、スイッチSH、SHバー、SL、SLバーを開く閉じるにすることだけによって、操作され、その中、スイッチSH、SHバー、SL、SLバーがコンビネーションd2d1のような第二例の連続な2ビットコードにより制御される。d2d1の値によって、ステップ4はキャパシタC1とC2に存在した電荷に電荷を増加できる。ステップ5において、キャパシタC1、C2、C3は、低参考電圧ノードとノード109との間に再び並列接続される。電気回路における総電荷は、キャパシタC3におけるステップ3終了時の残留電荷に、キャパシタC1とC2の総電荷を加えることとなる例えば、これらのキャパシタがステップ3終了時の残留電荷に、ステップ4でキャパシタに加えたいかなる電荷を加えることとなる。このような総電荷の全ては比例により、再び3つのキャパシタに再配分される。このことによって、4で割った残留電圧がキャパシタC3に残される。この出力ノードの電圧は再びVLVC3にイコールする。ステップ5の後で、VLVC3は、キャパシタC3における総電荷をキャパシタC1/C2/C3の総コンビネーション容量値4Cで割った値にイコールする。ステップ5の後で、この出力ノードの電圧は2d2d10.5d0/4VH-VLVLにイコールする。ステップ6~ステップ9は、前記ステップ2~ステップ5に対する説明から了解できる。各段階においてノード109で対応して起こった電圧は図4Bに示す。図4Bに示すように、この時の出力ノードの電圧が1/12864d632d516d48d34d22d1d0VH-VLVLである。即ち、この電圧は、VLレジスタ116に提供された8つのビットコードが0である場合に~VL127/128VH-VLレジスタ116に提供された最高の7個の有效ビットコードが1であれ、パディングビットが0であればの間の任意の値であってよい。2ビットシリアル電荷再配分DAC構成は、下記の合計フォルムに適う出力電圧を提供し、その中、nとiは差分変量を示し、i=1である場合に、diはd1を示し、i=2である場合に、diはd2などを示す。ここで述べたシリアル電荷再配分DAC構成は2ビットシリアル電荷再配分DACであるが、高解像度に対応する必要がある場合に、この構成はグレードアップできる。例えば、3ビットシリアル電荷再配分DACは、追加される容量4Cのバイナリ加重キャパシタを含んでもよく、このキャパシタがキャパシタC1とキャパシタC2と同様な方式でカップリングし、個別なスイッチング回路により制御されることが理解できる。デコーダー114は、3ビットデコーダーとして設定されてよく、レジスタ116が2ビットコンビネーションではなく、3ビットコンビネーションを提供する。図5及び図5Aは個別的にその他のDAC構成100A及びその連続操作を示す。N=2の他に、構成100Aの各方面は、構成100と同様である。即ち、この10ビット入力コードの残った7個の最下位ビットは、追加ビットのd00とd01を増加することにより9ビットに拡張する。以下の詳細な説明のように、コード拡張と決定ロジック112Aは、これらの2ビットの値を決定し、元の入力コードからの7ビットのd6~d0及び追加ビットのd00とd01を、レジスタ116Aに提供する。そして、レジスタ116Aは9ビットコードによる2ビットコンビネーションを第2のデコーダー114Aに提供し、この9ビットコードが2ビットコンビネーションdHdLの方式でコード拡張と決定ロジック112Aから連続的に提供される。手始めに、最下位ビットで、前記図4に関する方式でスイッチSH、SHバー、SL、SLバーを制御する。即ち、まず、レジスタ116Aはd000を提供し、dLの位置における0がパディングビットであり、次にd0d01であり、そしてd2d1であり、続いてd4d3であり、最後でd6d5である。図5の電荷再配分電気回路104は、図4の対応する電気回路と構成的に同様である。操作上の唯一の差異は、図5Aに示すような追加電荷及び再配分ステップ10と11を増加し、個別のステップに使用される個別のビットコンビネーションを増加し、例えば、図5Aで、図4Aに示すようなd00ではなく、dHdLビットコンビネーションd000から始まることである。図6及び図6Aは、個別的にその他のDAC構成100B及びその連続操作を示す。N=3の他に、構成100Bの各方面は、構成100と100Aとに似ている。つまり、この10ビットコードの残った7ビット最下位ビットは、三つの追加ビットのd00、d01、d02を増加することにより10ビットに拡張する。以下の詳細な説明のように、コード拡張と決定ロジック112Bは、この三つのビット値を決定し、元の10ビット入力コードからの7ビットのd6~d0及びこの三つの追加ビットのd00、d01、d02を、レジスタ116Bに提供する。そして、レジスタ116Bは、10ビットコードによる2ビットコンビネーションを第2のデコーダー114Bに提供し、この10ビットコードが2ビットコンビネーションdHdLの方式でコード拡張と決定ロジック112Bから連続に提供される。手始めに、最下位ビットで、前記の図4及び図5に関する方式で、スイッチSH、SHバー、SL、SLバーを制御する。即ち、まず、レジスタ116Bは、d0100を提供し、次にd0d02であり、そしてd2d1であり、続いてd4d3であり、最後でd6d5である。注意すべきなのは、この実施例でパディングビット0がいらないことである。図6の電荷再配分電気回路104は、図4及び図5の対応する電気回路と構成的に同様である。この唯一の操作差異は図5Aに示したステップ1~ステップ4で発見でき、この操作差異について、図5の一番先の二つの2ビットコードではなく、図6の一番先の二つの2ビットコードを使用する。図7~図9は、図4~図6に示したDAC構成の実施例を示すが、この構成は、オフセット補償を提供できるように、改良を加える。これらの構成改良操作は、関する図7A、図8A、図9Aに個別に示す。特に説明しない限り、これらのDAC構成の操作及び構成は、図4~図6及び図4A~図6Aに個別的に似ている。図7はDAC構成200を示し、図7Aは順序ステップを示し、この順序ステップは図7のDAC構成の操作を示す。このDAC構成200は、電荷再配分電気回路104Aのほかに、図4のDAC構成100と同様である。電荷再配分電気回路104に比べて、電荷再配分電気回路104Aは、ノード109と演算増幅器102のプラス入力端との間にカップリングする追加スイッチS2と、演算増幅器102の出力とノード111との間にカップリングする追加スイッチS2と、ノード109とノード111との間にカップリングするスイッチS4と、ノード111と演算増幅器102のプラス入力端にカップリングする第4のキャパシタC4とを含む。これらの追加ユニットは、いかなるオフセット電圧を補償するように操作され、このオフセット電圧が演算増幅器102に既存するものであってよい。図7Aを参照すれば、図7Aのステップ1~ステップ9は、以上で説明した図4Aに関するステップ1~ステップ9と同様である。即ち、ステップ1~ステップ9を実行して、キャパシタC3を低い電圧VLにプラスされる所望の電圧まで充電する。ステップ9を実行してから、この電圧VLVC3は図7のノード109の電圧となる。注意すべきなのは、ステップ1~ステップ9に対して、スイッチS4が開く状態になり、それはキャパシタC4がノード109に接続されないことを示す。ステップ2、ステップ4、ステップ6、ステップ8の期間において、増加された第3、第4のスイッチS2が開く状態とする。キャパシタC1とC2が充電されている場合に、増加された第3、第4のスイッチS2はキャパシタC4を電気回路から切る。しかしながら、再配分ステップ3、5、7、9において、これらの追加スイッチS2を触発させて、ノード109を演算増幅器のプラス入力端にカップリングし、また、演算増幅器102の出力からキャパシタC4を介して演算増幅器102のプラス入力端までの帰還路を創成する。この接続方式は、演算増幅器102のオフセット電圧VOSをキャパシタC4に保存するものである。このステップにおいて、演算増幅器102の出力電圧は、ノード109の電圧が演算増幅器102のオフセット電圧VOSを減らして得たものである。図7Aは、追加ステップS10を示し、このステップはキャパシタC3が完全に充電ステップ9された後で実行される。ステップ10はオフセットキャンセルステップである。ステップ10において、スイッチS4を触発させることにより、ノード111とキャパシタC4を介してノード109を演算増幅器102のプラス入力端に接続する。注意すべきなのは、キャパシタC4にかけた電圧が演算増幅器102のオフセット電圧VOSを示す。このオフセット電圧をノード109に加えて、演算増幅器102に提供されたオフセットを補償する。そのため、演算増幅器102の出力電圧Voutがより緊密的にノード109の電圧にフィッティングした。即ち、演算増幅器102の出力電圧Voutは、ノード109の電圧V109VOS-VOSにイコールし、例えばV109である。図8はその他のDAC構成200Aを示し、図8Aは連続ステップを示し、この連続ステップは図8のDAC構成200Aの操作を示す。このDAC構成200Aは、前記図7に関する改良済みの2ビットシリアル電荷再配分DAC構成104Aを使用したことの他に、図5のDAC構成100Aに似ている。前記のように、この改良済みの電荷再配分DAC104Aは、ビルトインのオフセットキャンセルを有する。図8Aを参照すれば、図8Aのステップ1~ステップ11は、前記図5Aに関するステップ1~ステップ11に似ている。即ち、ステップ1~ステップ11を実行して、キャパシタC3を低い電圧VLにプラスされる所望の電圧に充電する。ステップ11を実行した後で、この電圧VLVC3は図8のノード109の電圧となる。オフセットキャンセルを実行するためのステップ12の操作は、前記図7Aのステップ10の操作と同様である。図9は又一つのDAC構成200Bを示し、図9Aは連続ステップを示し、この連続ステップは図9のDAC構成200Bの操作を示す。このDAC構成200Bは、前記図7Aに関する改良済みの2ビットシリアル電荷再配分DAC構成104Aを使用したことの他に、図6のDAC構成100Bと同様である。図9Aを参照すれば、図9Aのステップ1~ステップ11は、前記図6Aに関するステップ1~ステップ11と同様である。即ち、ステップ1~ステップ11を実行して、キャパシタC3を低い電圧VLにプラスされる所望の電圧に充電する。ステップ11を実行した後で、この電圧VLVC3は図9のノード111の電圧となる。オフセットキャンセルを実行するためのステップ12の操作は、前記図7Aのステップ10の操作と似ている。図12はまた他のDAC構成200Cを示し、図8AのDAC構成200Aに似ており、ビルトインのオフセットキャンセルを有し、かつN=2の10ビットDACである。このDAC構成200Aは、デコーダー108とレジスタ110を撤去し、電圧セレクタ106を改良済みの電圧セレクタ106Aに変更し、拡張コードと決定ロジック112Aをコード拡張と決定ロジック112Cに変更し、レジスタ116Aをレジスタ116Cに変更し、第2のデコーダー114Aを第2のデコーダー114Cに変更したことの他に、図8AのDAC構成200Aに似ている。この実施例において、VLとVHのそれぞれは、電圧セレクタ106Aを介して二つの異なるレベルのいずれかに調整できる。電圧セレクタ106Aは、入力として、高電力供給電圧VDD、コモンモード電圧VCOM、極性制御信号POLとしての低電力供給電圧VSSを受信する。機能性では、この電圧セレクタを1ビットデコーダーとみなしてよく、隣接電圧対VSS/VCOM、VCOM/VDDで選択を行うために用いる。電圧セレクタに入力された信号POLは極性信号であり、電圧対VDD/VCOMプラス極性信号POLに対応する例えば、POL=1又は電圧対VCOM/VSSマイナス極性信号POLに対応する例えば、POL=0を選定するために用いられてよい。タイミング制御電気回路のような各種の異なるロジック電気回路を熟知する方であれば、多くの方法で信号POLを発生できる。図8に示すように、10ビット入力コードは、コード拡張と決定ロジック112Cを備える。このロジック112Cは、2ビットコードを10ビットコードに増加することにより、12ビットコードに拡張し、かつこの12ビットコードをレジスタ116Cに提供する。レジスタ116Cは、二つの増量IncrementdHdLでシリアル的Seriallyにこのコードを第2のデコーダー114Cに提供して、2ビットシリアル電荷再配分DAC104Aを制御する。この2ビットシリアル電荷再配分DAC104Aの操作は、いかなるフィラービットfillerbitもいらず、追加の関連充電及び再配分ステップを行うことの他に、前記図8に関する電荷再配分DACに似ており、それは、5つではなく、6つのdHdLビットコンビネーションがあるためである。前記コード拡張と決定ロジックの更なる詳細は、以下の関係する図10及び図11で検討する。当業者が熟知しているように、液晶ディスプレイは非線形方法で映像信号を光に転換し、その原因は液晶ディスプレイの転換曲線、電圧と光透過の対比が非線形であることにある。ガンマ特性はべき乗則関係であり、この関係は、約映像信号のコーディング輝度黒灰白情報と実際に要求される画像輝度の間にある。液晶ディスプレイは、典型的に一部のガンマ特性を映像信号に応用する。そのため、ガンマ反転は出力電圧レベルに応用されて、ガンマ特性を中和し、かつコーディング輝度と実際の画像輝度との間にある線形関係を提供し、又は発見する。図10は、ソースドライバの転換曲線の例を示す。Y軸は電圧を示し、X軸は入力コードを示す。領域GMA0から領域GMA1までの範囲はプラス極性であり、領域GMA2から領域GMA3までの範囲はマイナス極性である。この曲線は、ガンマ曲線における線形関係あり領域と非線形関係領域を示す。ここで述べるコード拡張と決定ロジックは、N個のビット数を増加することにより原始的に入力された10ビットコード例えば、図10に示すように、10ビットから12ビットに拡張を拡張した。好ましいN値は1、2又は3であるが、本発明はこれに限られない。追加のNビットは、コードの調整を提供するためのものであって、所定の電圧レベルから次の電圧レベルへの転換が線形性或いは非線形であることを説明する。図10に示すように、2ビットを増加することにより、1を示す原始の10ビットコード0000000001は、4を示す12ビットコード000000000100になり、2を示す原始の10ビットコード0000000010は、8を代表する12ビットコード000000001000になり、3を示す原始の10ビットコード0000000011は、12を示す12ビットコード000000001100になる。線形領域において、ストレートstraightのコード転換は適切なものであり、例えば、512を示す10ビットコード1000000000は、2048を示す12ビットコード100000000000になった。しかしながら、非線形領域において、一部のコードの調整は、その非線形を説明する必要がある。例えば、原始的に1を示す10ビットコード0000000001に対応する拡張された12ビットコードは、値/-kの調整により、4を示す12ビットコード000000000100になる。即ち、Kの値によって、調整される拡張コードが000000000001例えば、K=-3、000000000010例えば、K=-2、000000000110例えば、K=-1、000000000100例えば、K=0、000000000101例えば、K=1、000000000110例えば、K=2、000000000111例えば、K=3であってよい。図10に示す転換曲線は、コード0とコード1/2/3との間で非線形であるが、コード512とコード513との間で線形である。理解できるのは、図10に示す転換曲線図は、転換曲線の例だけを示し、個別な液晶ディスプレイは個別な独立の転換曲線に関連してよい。前記コード拡張と決定ロジックは、1Nビットにより入力コードを例えば、10ビットから12ビットに拡張し、2発生したコードに対する適切な調整Kの値によりを決定して、必要な転換曲線を適切に逹成する。このような処理過程はデジタルからアナログへの転換の一部であり、図11に示す。ステップ300において、コード拡張と決定ロジックによって、Mビット例えば、10ビット入力コードを受信する。ステップ310において、このコード拡張と決定ロジックはMビットをMNビットに拡張する。ステップ320において、特定のガンマ曲線により、適切な出力コードを導き出す。この出力コードは液晶ディスプレイ電圧-伝達関数曲線の線形領域にあれば、codei1-codeiMNビット=codej1-codej×2NMビットであり、jは原始コードにおけるコード数字を示し、iは拡張コードでの対応するコード数字を示す。線形領域において、隣接する拡張コードの間のコード数字の差分値は、簡単に2Nにより原始コードに加重される。例えば、N=2の実施例において、第2のコードと第3のコードとの間にある曲線は線形であれば、第2のコードが4であり、第3のコードが8である。しかしながら、出力コードは液晶ディスプレイ電圧-伝達関数曲線の非線形領域にあれば、codei1-codeiMNビット=codej1-codej×2N±Mビットである。隣接する拡張コードの間のコード数字の差分値は2Nにより原始コードに加重できるが、なお調整/-Kが存在して非線形フィッティングNonlinearFittingを提供する。このような調整は液晶ディスプレイ電圧-伝達関数曲線により、コード拡張と決定ロジックの利用可能なルックアップテーブル又はレジスタで選択された適切なコード又は/及び適切なシフトを保存する。kの値は、拡張コードの全てと同様ではなく、その値が非線形曲線によるものであることが理解できる。コード拡張/決定22788理プログラムの一部として、この非線形ガンマ曲線は、選択できる電圧対V1~V9の調整により大まかにフィッティングできることが理解すべきである。ステップ330に示すように、出力されたMNビットコードはDAC構成の2ビットシリアルDAC部分に使用され、選択された電圧対VH/VLと組み合わせて、前記図4~図9に関する説明のように、ガンマ補正出力電圧Voutを提供する。図13は本発明のまた他の実施例の10ビットDAC構成300を示し、この10ビットDAC構成300は1ビットパイプラインによって、1ビット電荷再配分DACCharge-Redistribution;DACを制御する。前記実施例における一部の実施例のように、DAC構成300は第1の電圧対選択級を含む。示された実施例において、電圧対選択級は、電圧セレクタ306、デコーダー308、レジスタ310、コード拡張と決定ロジックCodeExpandingDecisionlogic312を含む。これらのユニットがVHとVLの参考電圧隣接対を選択することにおける操作は、図4、図5、図6、図7、図8、図9に示す実施例を参照して詳しく解釈した。なお、VHとVLは図12に示す電圧セレクタ106Aにより設定されてよく、図12を参照して説明する。示された実施例において、N=2であり、コード拡張と決定ロジックは全部で9ビットを出力し、それがビットd6~d0および二つの追加ビットd01とd00を含んで、図5に示すDAC構成を参照して、以上で解釈されたガンマ拡張と補正を完成する。この9ビットコードは、コードを一時的に保存しシリアル方式でコードを1ビットシリアル電荷再配分DAC304に出力できるレジスタ316又はその他の装置に提供され、手始めに最下位ビットが提供されて、次に一回に1ビットが提供される例えばd00、そしてd01、そしてd02、そしてd03、そしてd04、そしてd05、最後でd06。1ビットシリアル電荷再配分DAC304は、出力演算増幅器302を含み、演算増幅器302の出力帰還はそのマイナス入力端点にカップリングし、プラス入力端点は電荷収集ノード309にカップリングする。第1のキャパシタC1は、低参考電圧VLノードと第1のキャパシタ充電ノード305との間にカップリングする。第2のキャパシタC2は、VLノードと第2のキャパシタ充電ノード307との間にカップリングする。終点キャパシタは、VLノードとノード309にカップリングする。図4、図5、図6、図7、図8、図9、図12に示す実施例における2ビットシリアル電荷再配分DACのようなものではなく、キャパシタC1とC2の容量値はお互いに相等する。つまり、容量値はバイナリにより加重されない。なお、所定の連続操作において、キャパシタC1とC2の一方だけが充電される。キャパシタC1とC2の一方が充電されている場合に、その他のキャパシタはキャパシタC3を用いて、自分の電荷を再配分する。電気回路304の操作については、図13Aを参照して、より詳しく検討し、図13Aは電荷再配分DAC304が出力電圧を発生する方面での操作の連続ステップを示す。電荷再配分DAC304のスイッチSHとSLは、レジスタ316によってシリアル的に提供されたビットdnに制御される。dnが1である場合に、スイッチSHが閉じるになり、dnが0である場合に、スイッチSLが閉じるになる。S1が閉じるになった場合に図13Aにおいて、1でS1の状態を示す、S1バーが開くになる。S1が閉じるになった場合に、キャパシタC1は、dnの値により、VH又はVLに接続され、充電を行い、S1バーが閉じるになった場合に図13Aにおいては、0でS1の状態を示す、キャパシタC1はキャパシタC3に並列接続され、電荷再配分を行う。逆に、S1バーが閉じるになった場合に、キャパシタC2は充電され例えば、dnの値によりVH又はVLに接続される、S1が閉じるになった場合に、キャパシタC2はキャパシタC3に並列接続され、電荷再配分を行う。このようにすれば、キャパシタC1が充電されている同時に、キャパシタC2はキャパシタC3に接続され、電荷再配分を行う。キャパシタC2が充電されている同時に、キャパシタC1はキャパシタC3に接続され、電荷再配分を行う。図13Aに戻り、ステップ1において、スイッチS1が開くになり、スイッチS1バーが閉じるになり、スイッチS2が閉じるになった。このように、ノード309はVLに設定され、キャパシタC1とC3の両方はノード309とVLとの間にカップリングされる。このカップリング方式で二つのキャパシタの電荷をリセットする。ステップ2において、スイッチS1が閉じることになり、S1バーが開くことになり、スイッチS2が依然として閉じることになる。ノード309は依然としてVLに設定され、キャパシタC2とC3の両方はノード309とVLとの間にカップリングされる。この接続方式でキャパシタC2の電荷をリセットする。キャパシタC3は依然としてリセット状態にある。レジスタ316はシリアルビットにおける第1のビットd00を提供する。S1が閉じるであるため、キャパシタC1はd00の値によって充電された。つまり、d00が1である場合に、キャパシタC1はVHに接続され、充電電圧VH-VLを発生して、キャパシタC1にかける。d00が0である場合に、0充電電圧VL-VLがキャパシタC1にかけられ、かつキャパシタC1に増加された電荷がない。ステップ3~ステップ11において、スイッチS2は、また一回のリセット操作が必要になるまで、開く状態になる図13Aの表において、0で示す。ステップ3において、スイッチS1は開く状態になる。このように、スイッチS1バーが閉じる状態になる。シリアル電荷再配分DACに提供されたビットは、1ビットシリアルにおける次のビットであり、例えばd01である。閉じるになったS1バーにより、キャパシタC2はd01の値により充電でき、キャパシタC1はキャパシタC3と、ノード309とノードVLとの間に並列接続され、電荷再配分を行る。この電気回路における総容量値は2C例えば、C1C2であるので、電気回路における総電荷がキャパシタC1とC3に再配分された例えば分けられる。図13Bに示すように、このステップの後で、ノード309における電圧はd00/2VH-VLVLとなる。ステップ4において、スイッチS1バーは開く状態であるため、スイッチS1が閉じる状態になる。シリアル電荷再配分DACに提供されたビットはd0である。閉じるになったスイッチS1により、キャパシタC1はd0の値によって充電できる。同様に、キャパシタC2はキャパシタC3と、ノード309とノードVLとの間に並列接続され、電荷再配分を行う。電気回路における総電荷例えば、ステップ3でC2とC3に保存された電荷は、キャパシタC1とC3に分けられた。図13Bに示すように、このステップの後で、ノード309における電圧はd01/2d00/4VH-VLVLとなる。このように、電圧は、例えばd01の電圧貢献がd00の電圧貢献の2倍であるような、関連するビット位置によって、バイナリ加重BinaryWeightedされる。キャパシタC1が充電されている場合に、キャパシタC2はキャパシタC3に接続され、電荷再配分を行い、キャパシタC2が充電されている場合に、キャパシタC1はC3に接続され、電荷再配分を行うことがこの説明から明確に分る。最後の再配分ステップステップ11まで、同期且つ交替な電荷/再配分操作は持続的に行う。ステップ1の後で、ノード309における電圧は、ビット序列における各ビットを制御するバイナリ加重貢献であり、d6/2d5/4d4/8d3/16d2/32d1/64d0/128d01/256d00/512VH-VLVLのように示す。d00~d06のすべてが0であれば、DAC300から出力された出力電圧はVLである。d00~d06のすべてが1であれば、DAC300から出力された出力電圧は511/512VH-VLVLである。図14はDAC構成400を示し、図14Aは、図14のDAC構成を説明する連続操作ステップを示す。DAC構成400は、シリアル電荷再配分DAC304Aの他に、図13のDAC構成300と同様である。シリアル電荷再配分DAC304に比べて、シリアル電荷再配分DAC304Aは、ノード309と演算増幅器302のプラス入力端との間にカップリングする追加スイッチS3と、演算増幅器302の出力端と中間ノードとの間にカップリングする追加スイッチS3と、ノード309と311との間にカップリングするスイッチS4と、ノード311と演算増幅器302のプラス入力端との間にカップリングするオフセットキャンセルコンデンサーC4とを含む。図7、図8、図9に関する説明から分るように、これらの追加ユニットは、演算増幅器302に伴ういかなるオフセット電圧をも補償するよう操作する。図14Aを参照すれば、図7Aのステップ1~10は図14に関するステップ1~10と同様である。ステップ11は、依然として前記の図13と図13Aに関する最後の再配分ステップであるが、追加のオフセットキャンセルは、ステップ11から始まり、ステップ12において持続的に行われる。増加された第3のスイッチS3は、ステップ1~11において閉じる状態であるが、ステップ12において開く状態になる。スイッチS3が閉じる状態である場合に、キャパシタC4は、ノード309の電圧と演算増幅器302から出力された出力電圧との差分値である電圧差分値に基づいて充電される。この差分値は、演算増幅器302における電圧オフセットを示す。ステップ12において、スイッチS3は開く状態であるが、スイッチS4は閉じる状態であり、このように、中間ノード311と充電されたキャパシタC4を介して、ノード309を演算増幅器302のプラス入力端に接続することができる。キャパシタC4にかけた電圧は、演算増幅器302の既存の或いは演算増幅器302によるオフセットレベルを示す。このオフセット電圧は、ノード309における電圧に加えられて、ノード311と演算増幅器302との間の、演算増幅器から提供された電圧オフセットを補償する。このように、演算増幅器から出力された出力電圧Voutはノード309における電圧にさらにフィッティングする。1ビットパイプラインDAC構成はN=2を応用する実施例にかかる図13及び図14に示される場合に、Nがその他の整数であってもよく、さらに0であってもよいことが理解できる。好ましい実施例において、Nは1、2又は3である。図13及び図14に示すN=2の実施例と比較すると、この構成によるN=1の実施例は、1ビットパイプラインにおける拡張されたビット序列d00d0d1d2d3d4d5d6だけを利用し、N=3の実施例は、1ビットパイプラインにおける拡張されたビット序列d00d01d02d0d1d2d3d4d5d6だけを利用した。次に、以上で述べたように、DAC構成の第一段は、図12の説明に関する電圧セレクタで交換することができ、このようにすれば、VLとVHがMビットデジタル入力によって、それぞれ選択的にVSSとVCOMの一方に設定され、或いはそれぞれ選択的にVCOMとVDDの一方に設定されてよい。なお、1ビットDAC構成は10ビットDACに対して示される場合に、この構成は迅速に調整できて、高い又は低い所望の解像度を提供することが理解できる。ここで開示されたDAC構成は、例えばDACソースドライバに用いるDAC構成のような高解像度DAC構成のDAC面積を著しく減少できる。例えば、10ビットDAC構成に関して、従来のDAC構成で完成された10ビットDACに比べて、ここで開示されたDAC構成は少なくとも50の面積を減少すると考えられる。このDAC構成は、高速表示、大きいパネル表示、高解像度表示によく適合する。本発明を複数の実施例によって以上のように開示したが、これは本発明を限定するものではなく、当業者であれば、本発明の精神と範囲から逸脱しない限り、各種の変更及び修正を加えることができる。本発明は、特許請求の範囲の記載によって限定される。