"第1領域及び第2領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第1絶縁膜、前記第1絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜を形成する工程と、前記第2領域を第2絶縁膜で被膜し、前記第1領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第2領域の前記ストッパー膜上に第3絶縁膜を介して配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記ストッパー膜は、前記素子分離膜の材料と同種の絶縁膜により形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記第1領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程において、前記素子分離膜に対して前記ストッパー膜の選択比が高いエッチング条件で、前記素子分離膜をエッチバックすることを特徴とする請求項1又は請求項2記載の半導体装置の製造方法。前記第1領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程ののち、前記第2絶縁膜を除去する工程とをさらに備えることを特徴とする請求項1乃至請求項3いずれか1項記載の半導体装置の製造方法。前記配線を形成する工程ののちに、前記配線上にサリサイドブロック膜を形成する工程とをさらに備えることを特徴とする請求項1乃至請求項4いずれか1項記載の半導体装置の製造方法。実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。本実施形態の半導体装置の製造方法によれば、第1領域及び第2領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第1絶縁膜、前記第1絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜30を形成する工程と、前記第2領域を第2絶縁膜で被膜し、前記第1領域の前記ストッパー膜30と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第2領域の前記ストッパー膜30上に第3絶縁膜を介して配線を形成する工程とを備えることを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体装置の構成]本実施形態の半導体装置について、NAND型フラッシュメモリを例として説明する。NAND型フラッシュメモリのメモリセルアレイ領域の構成について、図1乃至図3を用いて説明する。図1乃至図3はメモリセルアレイ領域の構成のみであり、メモリセルアレイ領域、周辺回路領域との境界に部分については、図4以降で説明する。図1に示すように、メモリセルアレイ領域には、複数の不揮発性のメモリセルMCを含んだブロックBLKを有する。複数のワード線WL13は図1のビット線方向に離間して、ワード線方向に平行に延びる。同様に、複数のビット線BL25は、図1のワード線方向に離間して、ビット線方向に平行に延びる。選択ゲート線SGD、SGS図示略もワード線WLと平行にワード線方向に延びる。選択ゲート線SGS,SGDは、複数のワード線WLを挟むように、複数のワード線WLの両端にそれぞれ平行に配置されている。ワード線WL13と選択ゲート線SGDとの間の幅は、隣接するワード線WL13間の幅よりも広い。ワード線WL13と選択ゲート線SGSとの間の幅も、ワード線WL13と選択ゲート線SGDとの間の幅と同様に、隣接するワード線WL13間の幅よりも広い。メモリセルMCは、上面視したとき、ビット線BL25とワード線WL13との交差部分に形成される。ブロックBLKは、複数のNANDストリングを有する。このNANDストリングは、ビット線方向に直列接続された複数のメモリセルMCと、ドレイン側選択ゲートトランジスタSG1と、ソース側選択ゲートトランジスタ図示略とを有する。直列接続されたメモリセルMCの一端側のドレイン領域はドレイン側選択ゲートトランジスタSG1のソース領域に接続され、他端側のソース領域はソース側選択ゲートトランジスタのドレイン領域に接続される。また、メモリセルMCは、隣接するもの同士でソース、ドレインを共有している。メモリセルMCは、2値以上のデータを保持可能とする。このメモリセルMCの構造は、例えば、図2に示すように、p型半導体基板2上にゲート絶縁膜第1絶縁膜10を介在して形成された浮遊ゲート電荷導電層11と、浮遊ゲート11上にゲート間絶縁膜第3絶縁膜12を介在して形成された制御ゲート13とを含んだ構造である。制御ゲート13は、一方向に連続的にパターニングされて、ワード線WLとなる。図2の詳細は、後述する。メモリセルMCのドレインは、タングステン配線22、コンタクトプラグ24を介してビット線BLに電気的に接続される。メモリセルMCのソースはソース線SLに電気的に接続される。また、同一のワード線WLに接続された複数のメモリセルMCには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMCはブロックBLK単位で一括してデータが消去される。図2は、図1のワード線WLに沿ったI-I′断面図であり、図3は同じくビット線BLに沿ったII-II′断面図である。図2及び図3に示すように、p型シリコン基板100上のメモリセルアレイ領域には、n型ウェル1、p型ウェル2が形成される。このp型ウェル2には、等間隔にトレンチ3が形成される。素子分離絶縁膜4は、このトレンチ3に形成される。素子分離絶縁膜4は、例えばPSZポリシラザンやTEOSを用いる。隣接する素子分離絶縁膜4の間に、素子領域2Aは形成される。メモリセルMCは素子領域2Aに形成される。素子領域2Aでは、ゲート絶縁膜10はp型ウェル2上に形成される。浮遊ゲート電荷蓄積層;例えば多結晶シリコン膜11は、ゲート絶縁膜10上に形成される。制御ゲート13は、浮遊ゲート11上にゲート間絶縁膜12例:ONO膜を介して形成される。制御ゲート13は、例えば多結晶シリコン膜13aとタングステンシリサイドWSi膜13bの積層膜により形成される。メモリセルアレイ領域のメモリセルMCは、層間絶縁膜20で覆われる。図3に示すように、この層間絶縁膜20にコンタクトプラグ21と第1層メタルのタングステンW配線22が埋め込まれる。更に、層間絶縁膜20上に層間絶縁膜23は積層される。この層間絶縁膜23には、コンタクトプラグ24が埋め込まれる。層間絶縁膜23、コンタクトプラグ24上に、第2層メタルであるAl膜によるビット線BL25が形成される。図3では、ビット線側のコンタクト部のみ示しており、W配線22はビット線のための中継配線となるが、ソース線側はW配線22と同じ膜でソース配線が形成される。ビット線25上には、パシベーション膜として、シリコン酸化膜26、プラズマCVDによるSiN膜27及びポリイミド膜28が堆積されている。[半導体装置の製造方法]次に、本実施形態の半導体装置の製造方法について、図4及び図5を用いて説明する。本実施形態の半導体装置の製造方法では、メモリセルアレイ領域の素子分離絶縁膜4をエッチバックする前に、ストッパー膜30を形成する。ストッパー膜30上に周辺回路領域を被膜するようなレジストパターンRを形成して、ストッパー膜30、メモリセルアレイ領域の素子分離絶縁膜4をエッチバックする。その結果、周辺回路領域の素子分離絶縁膜にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜が不用意にエッチバックされることを防止できる。したがって、周辺回路領域の素子分離絶縁膜上に形成される配線ワード線WLの全体にサリサイド領域を形成でき、配線ワード線WLの抵抗が増大することを防止できる。以下、具体的に説明する。図4aに示すように、p型シリコン基板100上のメモリセルアレイ領域には、n型ウェル1、p型ウェル2が形成される。このp型ウェル2には、等間隔にトレンチ3が形成される。素子分離絶縁膜4は、このトレンチ3に形成される。具体的には、浮遊ゲート11上及びトレンチ3内に素子分離絶縁膜4を形成する。その後、浮遊ゲート11の上面が露出するまで、素子分離絶縁膜4に対してCMPChemicalMechanicalPolishingを行う。その結果、図4aのように、浮遊ゲート11と素子分離絶縁膜4が面一となる。図4bに示すように、浮遊ゲート11と素子分離絶縁膜4上に、所望の膜厚であるストッパー膜30を形成する。ストッパー膜30は、メモリセルアレイ領域の素子分離絶縁膜4をエッチバックする際に、周辺回路領域の素子分離絶縁膜にエッチングソースが入ることを防止する膜として機能する。このストッパー膜30は、素子分離絶縁膜4とエッチングレートが同程度又は素子分離絶縁膜4よりもエッチングレートが低い材料を用いる。ストッパー膜30が、素子分離絶縁膜4とエッチングレートが同程度であっても、例えば隣接する素子分離絶縁膜4間にある浮遊ゲート11の幅が十分ある場合には、周辺回路領域の素子分離絶縁膜4にエッチングソースが入ることを防止できる。なお、上記の条件を満たす限り、ストッパー膜30は、素子分離絶縁膜4の材料と同種の絶縁膜により形成してもよい。図4cに示すように、周辺回路領域全体を被膜するよう、ストッパー膜30上にレジストパターン第2絶縁膜Rを形成する。具体的には、ストッパー膜30の全面にレジストを塗布し、光リソグラフィ-技術により所望のレジストパターン第2絶縁膜Rを形成する。図4dに示すように、図4cのレジストパターンRをマスクとして、ストッパー膜30及び素子分離絶縁膜4をウエットエッチング又はドライエッチング例えばRIEでエッチバックする。メモリセルアレイ領域の素子分離絶縁膜4をエッチバックするとき、レジストパターンR直下にあるストッパー膜30の一部もエッチングされる。しかしながら、メモリセルアレイ領域と周辺回路領域の境界から周辺回路領域の素子分離絶縁膜4まで十分な距離があるため、周辺回路領域の素子分離絶縁膜にエッチングソースが入り込み、素子分離絶縁膜がエッチングされて窪みが発生することを防止できる。図5aに示すように、ストッパー膜30上に形成されたレジストパターンRを除去する。図5bに示すように、浮遊ゲート11、エッチバックされたメモリセルアレイ領域の素子分離絶縁膜4、ストッパー膜30上に、第3絶縁膜図示略を介して、多結晶シリコン膜13aワード線WL、制御ゲート13を形成する。次に、図5cに示すように、多結晶シリコン膜13a上に、サリサイドブロック膜を形成する。窪みの発生を防止する事により、結果サリサイドブロック膜の一部が局所的に厚くなることを防止できる。図5dに示すように、サリサイドブロック膜をエッチバックして除去する。このとき、多結晶シリコン膜13a上の全サリサイドブロック膜を除去できる。図5eに示すように、多結晶シリコン膜13a上に、タングステンシリサイドWSi膜13bワード線WL、制御ゲート13を形成する。[本実施形態の効果]以上より、実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供できる。具体的に説明する。例えばストッパー膜30を形成せずに、メモリセルアレイ領域の素子分離絶縁膜をエッチバックする比較例と比較して、本実施形態の効果を説明する。メモリセルアレイ領域の素子分離絶縁膜4をエッチバックするときに、周辺回路領域の素子分離絶縁膜4にエッチングソースが流入することを防ぐために、図4に示すように、メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定する。メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定したとしても、比較例の場合には、レジストパターンとダミーメモリセルの密着性が悪く、周辺回路領域の素子分離絶縁膜4にエッチングソースが入る場合がある。周辺回路領域の素子分離絶縁膜4にエッチングソースが入ると、素子分離絶縁膜4の一部がエッチングされ、例えば窪みができる。このため、窪みができた素子分離絶縁膜4上に多結晶シリコン膜13aを形成すると、多結晶シリコン膜13aの一部に窪みが生じる。この多結晶シリコン膜13aの上にサリサイドブロック膜を形成し、のちにエッチバックをしてサリサイドブロック膜を除去すると、多結晶シリコン膜13aの窪みに入ったサリサイドブロック膜は除去できず、残存する。したがって、サリサイドブロック膜が残存する部分は、タングステンシリサイド13bを形成することができない。その結果、配線ワード線WLの抵抗が増大する。しかし、本実施形態の半導体装置の製造方法であれば、ストッパー膜30を形成したのちにメモリセルアレイ領域の素子分離絶縁膜4をエッチバックする。その結果、周辺回路領域の素子分離絶縁膜4にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜4がエッチバックされることを防止できる。多結晶シリコン膜13aの一部に窪みが生じないため、周辺回路領域の素子分離絶縁膜4上に形成される配線の全体にサリサイド領域に形成でき、配線の抵抗が増大することを防止できる。第2実施形態次に、第2実施形態の半導体装置の製造方法について、図6を用いて説明する。第2実施形態は、第1実施形態に対して、ストッパー膜に用いる材料が相違するが、その他の構成は同様である。第2実施形態では、第1実施形態に対する相違点を詳細に説明し、残りは、詳細な説明は省略する。[半導体装置の構成]本実施形態のストッパー膜30は、素子分離絶縁膜4と異なる材料であって、メモリセルアレイ領域の素子分離絶縁膜4をエッチバックするときにエッチングされにくい材料を用いる。例えば、SiNである。素子分離絶縁膜4に対してストッパー膜30の選択比が高いエッチング条件で、メモリセルアレイ領域の素子分離絶縁膜4を、エッチバックすればよく、選択比が高いエッチング条件を満たすものであれば、いかなる材料であってもよい。[半導体装置の製造方法]本実施形態の半導体装置の製造方法は、第1実施形態に対して、図4dの工程は、図6の工程に変更される点で相違する。具体的には、図4cで、ストッパー膜30上に所望のレジストパターンRを形成したのち、図6aに示すように、メモリセルアレイ領域におけるストッパー膜30のみをドライエッチングによって、エッチバックする。図6bに示すように、メモリセルアレイ領域におけるストッパー膜30をエッチバックしたのち、例えばバッファード弗酸を用いて、メモリセルアレイ領域の素子分離絶縁膜4をエッチバックする。なお、SiNを材料としたストッパー膜の場合には、レジストパターンRと密着性がよく、ストッパー膜を薄くしてもよい。[第2実施形態の効果]以上より、第2実施形態の半導体装置の製造方法は、第1実施形態の半導体装置の製造方法と同様の効果を奏する。また、第1実施形態では、レジストパターンRを形成するときに、メモリセルアレイ領域と周辺回路領域の境界に対して、周辺回路領域の素子分離絶縁膜4まで十分なマージンをとる必要があるため、レジストパターンRのマスク作成が複雑となる。しかし、第2実施形態では、境界に対して、周辺回路領域の素子分離絶縁膜4まで十分なマージンをとる必要はなく、レジストパターンRのマスク作成は容易となる。第2実施形態のストッパー膜30は、素子分離絶縁膜4をエッチングする際にエッチングされにくい材料であるため、エッチバックの制御についても、第1実施形態より容易である。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"