"各々が光電変換素子および電荷蓄積部を有する、行列状に配列された複数の画素を含む画素アレイと、前記画素アレイの列にそれぞれ対応して設けられた複数の列信号線と、前記画素アレイの行を選択し、選択行の各画素に出力するリセット信号および転送信号をこの順で活性化する行選択回路とを備え、選択行の各画素は、入力された前記リセット信号が活性状態のときに前記電荷蓄積部を初期化し、初期化状態の前記電荷蓄積部の電荷量に応じた信号を第1アナログ信号として対応の列信号線に出力し、選択行の各画素は、入力された前記転送信号が活性状態のときに前記光電変換素子によって生成された光電荷を前記電荷蓄積部に転送し、前記光電荷が転送された後の前記電荷蓄積部の電荷量に応じた信号を第2アナログ信号として対応の列信号線に出力し、さらに、前記画素アレイの列にそれぞれ対応し、各々が、対応する列の列信号線を介して受けた前記第1および第2アナログ信号をデジタル変換して第1および第2デジタル信号としてそれぞれ出力する複数のアナログデジタル変換器と、前記画素アレイの列にそれぞれ対応して設けられた複数のデータ保持部とを備え、前記複数のデータ保持部の各々は、現在の選択行に対して出力される前記リセット信号が非活性状態になった後、引き続いて前記転送信号が活性状態になるまでの間に発生する第1のパルス信号に基づいて、対応の列に設けられたアナログデジタル変換器から出力された前記第1デジタル信号を取込んで保持する第1のラッチ回路と、現在の選択行に対して出力される前記転送信号が非活性状態になった後、次の選択行に対して出力される前記リセット信号が活性状態になるまでの間に発生する第2のパルス信号に基づいて、前記第1のラッチ回路に保持されている前記第1デジタル信号を取込んで保持する第2のラッチ回路と、現在の選択行に対して出力される前記転送信号が非活性状態になった後、次の選択行に対して出力される前記リセット信号が活性状態になるまでの間に発生する第3のパルス信号に基づいて、対応の列に設けられたアナログデジタル変換器から出力された前記第2デジタル信号を取込んで保持する第3のラッチ回路とを含む、固体撮像装置。前記第3のパルス信号は、前記第2のパルス信号と同じ信号である、請求項1に記載の固体撮像装置。前記画素アレイの列を選択する列選択回路と、前記列選択回路によって選択された列に対応する前記第2および第3のラッチ回路がそれぞれ保持する前記第1および第2デジタル信号の転送を受け、受信したこれらの信号の差を算出する演算器とをさらに備える、請求項2に記載の固体撮像装置。現在の選択行に対応して前記第2および第3のラッチ回路に保持されている前記第1および第2デジタル信号は、次の選択行に対応する前記第1および第2デジタル信号を前記第2および第3のラッチ回路に取込むために前記第2および第3のパルス信号が発生するまでの間に、前記演算器に転送される、請求項3に記載の固体撮像装置。前記複数のアナログデジタル変換器の各々は、積分型の変換器である、請求項1~4のいずれか1項に記載の固体撮像装置。前記複数のアナログデジタル変換器の各々は、逐次比較型の変換器である、請求項1~4のいずれか1項に記載の固体撮像装置。前記複数のアナログデジタル変換器の各々は、巡回型またはパイプライン型の変換器である、請求項1~4のいずれか1項に記載の固体撮像装置。上記の特開2009-290613号公報特許文献2に記載されたデジタルイメージセンサでは、各列ごとに前段および後段のnビットラッチ回路が設けられている。したがって、k1行目の各画素のアナログ画素信号に対してA/D変換処理を行なっているバックグラウンドで、後段のnビットラッチ回路に保持されている1つ前のk行目の各画素信号に対するA/D変換結果を取り出す水平転送処理を行なうことができる。一方、特開2006-25189号公報特許文献4に記載されたデジタルイメージセンサでは、イメージアレイの各列ごとに2個のラッチ回路レジスタが設けられているが、それぞれリセットレベルおよび信号レベルを保持するためのものであるので、上記のようなバックグラウンド処理はできない。本願の発明者の知る限りでは、これまでのところ、特開2006-25189号公報特許文献4のようなデジタルノイズキャンセルを行なう方式で、バックグランド処理を実現した例はない。特開2009-290613号公報特許文献2に記載された方法をまねて、リセットレベルを保持するためのラッチ回路と、信号レベルを保持するためのラッチ回路とをそれぞれ前段後段の2段構成に変更することが考えられるが、単純にラッチ回路を2段構成にすると回路規模が大きなってしまうという問題が生じる。この発明の目的は、A/D変換後のデジタル画素信号に対して相関2重サンプリングによるノイズキャンセルを可能にするともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送を可能にする固体撮像装置を提供することである。この発明の実施の一形態による固体撮像装置は、画素アレイと、複数の列信号線と、行選択回路と、複数のアナログデジタル変換器と、複数のデータ保持部とを備える。画素アレイは、行列状に配置された複数の画素を含み、各画素は光電変換素子および電荷蓄積部を有する。複数の列信号線は、画素アレイの列にそれぞれ対応して設けられる。行選択回路は、画素アレイの行を選択し、選択行の各画素に出力するリセット信号および転送信号をこの順で活性化する。選択行の各画素は、入力されたリセット信号が活性状態のときに電荷蓄積部を初期化し、初期化状態の電荷蓄積部の電荷量に応じた信号を第1アナログ信号として対応の列信号線に出力する。選択行の各画素は、入力された転送信号が活性状態のときに光電変換素子によって生成された光電荷を電荷蓄積部に転送し、光電荷が転送された後の電荷蓄積部の電荷量に応じた信号を第2アナログ信号として対応の列信号線に出力する。複数のアナログデジタル変換器は、画素アレイの列にそれぞれ対応し、各々が、対応する列の列信号線を介して受けた第1および第2アナログ信号をデジタル変換して第1および第2デジタル信号としてそれぞれ出力する。複数のデータ保持部は、画素アレイの列にそれぞれ対応して設けられる。各データ保持部は、第1~第3のラッチ回路を含む。第1のラッチ回路は、現在の選択行に対して出力されるリセット信号が非活性状態になった後、引き続いて転送信号が活性状態になるまでの間に発生する第1のパルス信号に基づいて、対応の列に設けられたアナログデジタル変換器から出力された第1デジタル信号を取込んで保持する。第2のラッチ回路は、現在の選択行に対して出力される転送信号が非活性状態になった後、次の選択行に対して出力されるリセット信号が活性状態になるまでの間に発生する第2のパルス信号に基づいて、第1のラッチ回路に保持されている第1デジタル信号を取込んで保持する。第3のラッチ回路は、現在の選択行に対して出力される転送信号が非活性状態になった後、次の選択行に対して出力されるリセット信号が活性状態になるまでの間に発生する第3のパルス信号に基づいて、対応の列に設けられたアナログデジタル変換器から出力された第2デジタル信号を取込んで保持する。上記の実施の形態によれば、A/D変換後の画素信号に対して相関2重サンプリングによるノイズ除去が可能になるともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送を行なうことができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[固体撮像装置の構成]図1は、この発明の実施の形態1による固体撮像装置100の構成を概略的に示す平面図である。図2は、固体撮像装置100の画素アレイ11およびカラム回路10の部分を拡大した平面図である。図1、図2を参照して、固体撮像装置100は、行列状に配置された複数の画素PXを有する画素アレイImageArray11と、垂直走査回路VScanner12と、画素アレイ11の列カラム:Columnにそれぞれ対応する複数のカラム回路10と、水平走査回路HScanner13と、タイミング生成器TG:TimingGenerator14と、デジタル信号処理装置DSP:DigitalSignalProcessor15とを含む。図1、図2において、画素アレイ11の行方向をX方向、水平方向または左右方向とも称し、列方向をY方向、垂直方向または上下方向とも称する。垂直走査回路行選択回路12は、画素アレイ11の行を順次選択し、選択行の各画素PXに出力する制御信号図3の選択信号SL、リセット信号RX、および転送信号TXを所定のタイミングで活性化する。カラム回路10は、画素アレイ11の列に個別に対応して設けられ、垂直走査回路12の行選択に応じて画素アレイ11の対応の列から送られてくる信号をA/D変換する。詳しくは図4、図5で説明するように、カラム回路10は、A/D変換器ADC:AnalogtoDigitalConverter20と、A/D変換器20によるA/D変換結果を取込んで一時的に保持するレジスタ部データ保持部21とを含む。図1、図2に示すように、カラム回路10は、画素アレイ11を挟んで上下に配置される。画素アレイ11の奇数列に対応するカラム回路10が画素アレイ11に対して上下方向Y方向の一方側に配置され、偶数列に対応するカラム回路10が画素アレイ11に対して上下方向Y方向の他方側に配置される。具体的に、画素アレイ11の幅および高さは、それぞれ数mm~数十mm程度であり、この領域内に数千行、数千列の画素が配置される。各カラム回路10の幅は1画素の幅の2倍であり、約数μm~数十μmである。各A/D変換部の高さは約数mmである。したがって、各カラム回路10の形状は、非常に細長い形状となっている。この制約の下でカラム回路10を設計しなければならないので、小面積で簡単な回路構成にするとともに、省電力化を図らなければならない。水平走査回路列選択回路13は、画素アレイ11の列を順次選択する。選択列に対応するカラム回路10に保持されたA/D変換後のデジタル信号は、X方向に延在する出力バス18を介してデジタル信号処理装置15に転送される。デジタル信号処理装置15は、カラム回路10から転送されたデジタル信号に対して信号処理を行なう。デジタル信号処理装置15には、画像処理IPIntellectualPropertyなどが組み込まれる。[デジタルイメージセンサの特徴]以下、上記の構成のデジタルイメージセンサの一般的な特徴をアナログイメージセンサと対比して説明する。アナログイメージセンサでは、各カラム回路には対応する列から送られてくるアナログ信号を増幅するカラムアンプなどが設けられているが、A/D変換器は設けられていない。カラムアンプによって増幅されたアナログ信号は、水平走査回路13による走査によってチップ外に配置されたAFEAnalogFrontEndに出力される。AFEは、アナログイメージセンサから出力されたアナログ画素信号をA/D変換する。アナログ方式のCMOSイメージセンサの場合、チップ外のAFEで、全ての画素から出力されたアナログ信号をA/D変換する処理を行なうので、A/D変換によって得られたデジタル信号の特性が均一であるといった利点がある。反面、アナログイメージセンサから外部のAFEへアナログ信号を転送する速度には限界があるので、アナログ方式のCMOSイメージセンサは、動画などの高フレームレートの処理には不向きである。イメージセンサとは別に、AFEを設計する必要があるといった欠点もある。デジタル方式のCMOSイメージセンサの場合、チップ内でA/D変換された画像信号をチップ外に出力するデジタル転送であるため、転送する速度を高速化することが可能である。この場合、既存のLVDSLowVoltageDifferentialSignalingなどのデータ出力I/FInterfaceを流用することが可能である。さらに、カラム回路10が画素アレイ11に直結されているため、低ノイズ、高精度の設計が可能である。各列のA/D変換器ごとの特性ばらつきが発生するが、このばらつきは相関2重サンプリングによって除去可能である。[画素の構成]図3は、各画素PXの電気的な等価回路図である。図3を参照して、各画素PXは、フォトダイオード光電変換部3と、転送トランジスタ2と、リセットトランジスタ1と、増幅トランジスタ4と、選択トランジスタ5と、フローティングディフュージョン電荷蓄積部7とを含む。フォトダイオード3は、光信号を電気信号に光電変換する。転送トランジスタ2は、フォトダイオード3のカソードと接続され、転送信号TXに従ってフォトダイオード3によって生成された光電荷をフローティングディフュージョン7に伝達する。リセットトランジスタ1は、リセット信号RXに従ってフローティングディフュージョン7を所定の電圧レベル図3の場合、電源電圧VDDレベルに初期化する。増幅トランジスタ4は、ソースフォロア回路によって、フローティングディフュージョン7上の電荷量に応じた電位を出力する。選択トランジスタ5は、選択信号SLに従って増幅トランジスタ4により伝達された信号を垂直読出線列信号線9に伝達する。転送信号TX、リセット信号RX、および選択信号SLは、図1の垂直走査回路12から引き出された転送信号線、リセット信号線および選択信号線をそれぞれ介して選択行の各画素PXに伝達される。転送信号線、リセット信号線および選択信号線は、画素行ごとに共通である。垂直読出線9は、対応する列のカラム回路10に接続される。上記のトランジスタ1,2,4および5は、一例として、NチャネルMOSトランジスタで構成される。NMOSトランジスタの場合、転送信号TX、リセット信号RX、および選択信号SLは、ハイレベルHレベルのときが活性状態であり、ローレベルLレベルのときが非活性状態である。なお、図3の各画素PXのフォトダイオード3と並列に別のフォトダイオードを設ける構成もある。この場合、2個のフォトダイオードにそれぞれ対応して2個の転送トランジスタ2が設けられる。フローティングディフュージョン7およびその他のトランジスタ1,4および5は、2個のフォトダイオードによって共用される。したがって、5個のトランジスタによって構成される画素PX内に2個のフォトダイオードが設けられることになるので、一般に2.5トランジスタ構成と呼ばれる。これに対して、図3の場合には、4個のトランジスタによって構成される画素PX内に1個のフォトダイオードが設けられているので、4トランジスタ構成と呼ばれる。[カラム回路10の構成]カラム回路10の概略的な構成図4は、カラム回路10の構成を示す概略図である。図4を参照して、カラム回路10は、選択行の画素のうち、対応する列の画素から送られてきたアナログ信号をA/D変換するA/D変換器20と、レジスタ部21と、スイッチ素子22A,22Bと、バッファ23A,23Bとを含む。レジスタ部21は、図1のタイミング生成器14が発生するタイミング信号TRF1,TRF2に基づいて、A/D変換器20によるA/D変換結果を取込んで保持する。スイッチ素子22A,22Bは、図1の水平走査回路13が発生する列選択信号HSCANに応答してオンまたはオフに切替わる。スイッチ素子22A,22Bがオン状態のとき、レジスタ部21に保持されたデジタル信号後述する画素リセット信号RSTおよび画素信号SIGは、バッファ23A,23Bでそれぞれ整形された後、出力バス18A,18Bを介して図1のデジタル信号処理装置15に転送される。なお、図4には図示していないが、A/D変換器20の前段に、対応する行の各画素から出力されたアナログ信号を増幅するアンプを設けてもよい。A/D変換器20の構成および動作図5は、図4のカラム回路10の構成をさらに詳しく示した図である。カラム回路10は、画素アレイ11の列ごとに並列カラムパラレルに設けられる。図5に示すように、実施の形態1の場合には、A/D変換器20として積分型の変換器が設けられている。以下、図6、図7を参照して、積分型のA/D変換器20の構成および動作について説明する。図6は積分型のA/D変換器20の構成を示すブロック図である。図6を参照して、A/D変換器20は、サンプルホールドS/H:SampleHold回路31と、比較器32と、ラッチLatch回路33とを含む。図6の場合、ラッチ回路33は、ハイスルーHighThrough型の多ビットのDラッチ回路である。サンプルホールド回路31は、選択行の対応する画素から出力されたアナログ信号をサンプルホールドする。比較器32は、サンプルホールド回路31に保持されたアナログ信号Vxと、ランプ信号RMPとを比較する。ここで、ランプ信号RMPは、一定の増加率で電圧レベルが0から徐々に増加する信号であり、図1のタイミング生成器14に設けられたランプ信号生成器41によって生成される。比較器32は、アナログ信号Vxの電圧がランプ信号RMPの電圧を超えているとき、ハイレベルHレベルの信号を出力する。したがって、比較器32の出力信号CMPは、アナログ信号Vxの電圧に比例したパルス幅を有する。ラッチ回路33は、比較器32の出力信号の立下がりエッジで、図1のタイミング生成器14に設けられたカウンタ42から出力されるカウンタ信号CNTを取込んで保持する。カウンタ42は、ランプ信号RMPに同期してカウントアップを行なう。たとえば、12ビットのカウンタ42は、ランプ信号の増加期間たとえば、10μsの間に、0から4096までデジタル値を増加させる。ラッチ回路33によって取り込まれたカウンタ信号CNT最下位ビットD1~最上位ビットD12は、画素から読み出されたアナログ信号のA/D変換結果となる。図7は、図6の各部の電圧波形の一例を示すタイミング図である。図7では、上から順に、サンプルホールド回路31から出力されるアナログ信号Vx、ランプ信号RMP、比較器32の出力信号CMP、およびラッチ回路33の出力信号下位4ビットD4~D1を示す。図6、図7を参照して、時刻t1で、クロック信号に基づいて発生するタイミング制御信号に応答して、ランプ信号生成器41は、ランプ信号RMPの電圧増加を開始する。このタイミング制御信号に応答して、カウンタ42はカウントアップを開始する。時刻t2で、ランプ信号RMPの電圧レベルがサンプルホールド回路31の出力信号Vxの電圧レベルを超えると、比較器32の出力信号CMPがローレベルLレベルに立下がる。ラッチ回路33は、この立下がりエッジで、カウンタ42の出力を取込んでA/D変換結果として保持する。すなわち、時刻t1からt2の間では、ラッチ回路33はカウンタ信号CNTをそのまま通過させるスルーするモニタ状態であり、時刻t2以降は、時刻t2の時点で取込まれたカウンタ信号CNTの値を保持するラッチ状態になる。具体的に、図7の場合、A/D変換結果は、1001となる。レジスタ部21の構成および動作再び図5を参照して、レジスタ部21は、第1~第3のラッチ回路34,35,36を含む。図5の場合、ラッチ回路34,35,36の各々は、ハイスルー型の多ビットのDラッチ回路である。第1のラッチ回路34は、第1のタイミング信号TRF1がHレベルからLレベルに変化する立下がりエッジで、A/D変換器20のA/D変換結果ラッチ回路33に保持されているデータを取込んで保持する。第2のラッチ回路35は、第2のタイミング信号TRF2がHレベルからLレベルに変化する立下がりエッジで、第1のラッチ回路34に保持されているデータを取込んで保持する。第3のラッチ回路36は、第2のタイミング信号TRF2がHレベルからLレベルに変化する立下がりエッジで、A/D変換器20のA/D変換結果ラッチ回路33に保持されているデータを取込んで保持する。なお、この明細書では、タイミング信号TRF1,TRF2がHレベルのときを、パルス信号TRF1,TRF2が発生するともいう。ラッチ回路34,3536は、それぞれ、パルス信号TRF1,TRF2が発生しているときに入力されている信号をスルーし、パルス信号TRF1,TRF2が消滅した瞬間に入力されていた信号を取込んで保持する。第2および第3のラッチ回路35,36に保持されているデータは、列選択信号HSCANに従ってスイッチ素子22A,22Bがオン状態になっているときに、後段の回路に転送される。具体的には、第2および第3のラッチ回路35,36に保持されているデータは、それぞれ、バッファ23A,23Bによって整形され、出力バス18A,18Bを介して演算器24に出力される。演算器24は、図1のデジタル信号処理装置15に設けられ、入力されたデジタル信号の差を算出し、算出した差信号DOUTを出力する。[固体撮像装置100の動作]図8は、実施の形態1による固体撮像装置100のタイミング図である。図3、図5、図8を参照して、固体撮像装置100の動作について説明する。図8において、時刻t1から時刻t14までの区間Iで、図1の画素アレイ11の第N行目が選択され、時刻t15から時刻t28までの区間IIで、画素アレイ11の第N1行目が選択される。すなわち、区間Iでは、図1の垂直走査回路12から第N行目の各画素に出力される選択信号SLがHレベルとなり、区間IIでは、垂直走査回路12から第N1行目の各画素に出力される選択信号SLがHレベルとなる。区間Iの動作区間Iにおいて、時刻t2から時刻t3までの間、第N行目の各画素PXに出力されるリセット信号RXがHレベル活性状態となる。これによって、第N行目の各画素PXのフローティングディフュージョン7が初期化される。この明細書では、初期化状態のフローティングディフュージョン7の電荷量に応じて、増幅トランジスタ4から垂直読出線9に出力される信号を画素リセット信号と称する。次の時刻t4から時刻t5までの間で、増幅トランジスタ4から出力された画素リセット信号は、各カラム回路10に設けられたサンプルホールド回路31によってサンプルホールドされ、引き続いて、サンプルホールドされた画素リセット信号がA/D変換器20によってA/D変換される。次の時刻t6から時刻t7までの間、タイミング信号TRF1がHレベルになるすなわち、パルス信号TRF1が発生する。タイミング信号TRF1がHレベルからLレベルに切替わるすなわち、パルス信号TRF1が消滅する時刻t7に、ラッチ回路34は、A/D変換器20によるA/D変換後の画素リセット信号RSTを取込んで保持する。このタイミング信号TRF1の立上がり時刻t6および立下がり時刻t7すなわち、パルス信号TRF1の発生は、第N行目の各画素に出力されるリセット信号RXがLレベルに切替わった後、第N行目の各画素に出力される転送信号TXがHレベルに切替わるまでの間で、A/D変換器20によるA/D変換が完了する時刻t5よりも後になるように設定される。次の時刻t8から時刻t9までの間、第N行目の各画素PXに出力される転送信号TXがHレベル活性状態となる。これによって、第N行目の各画素PXにおいて、フォトダイオード3で生成された光電荷がフローティングディフュージョン7に伝達される。光電荷の転送を受けた後のフローティングディフュージョン7の電荷量に応じて、増幅トランジスタ4から垂直読出線9に出力される信号を画素信号と称する。次の時刻t10から時刻t11までの間で、増幅トランジスタ4から出力された画素信号は、各カラム回路10に設けられたサンプルホールド回路31によってサンプルホールドされ、引き続いて、サンプルホールドされた画素信号がA/D変換器20によってA/D変換される。次の時刻t12から時刻t13までの間、タイミング信号TRF2がHレベルになるすなわち、パルス信号TRF2が発生する。タイミング信号TRF2がHレベルからLレベルに切替わるすなわち、パルス信号TRF2が消滅する時刻t13で、ラッチ回路35は、ラッチ回路34に保持されている画素リセット信号RSTを取込んで保持する。時刻t13では、さらに、ラッチ回路36が、A/D変換器20によるA/D変換後の画素信号SIGを取込んで保持する。このタイミング信号TRF2の立上がり時刻t12および立下がり時刻t13すなわち、パルス信号TRF2の発生は、第N行目の各画素に出力される転送信号TXがLレベルに切替わった後、次の第N1行目の各画素に出力されるリセット信号RXがHレベルに切替わるまでの間で、A/D変換器20によるA/D変換が完了する時刻t11よりも後になるように設定される。なお、ラッチ回路35,36のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、図1のタイミング生成器14は、ラッチ回路35のクロック端子に入力するタイミング信号TRF2とは別のタイミング信号を生成して、ラッチ回路36のクロック端子に入力することになる。この別のタイミング信号の立上がり時刻および立下がり時刻も、第N行目の各画素に出力される転送信号TXがLレベルに切替わった後、次の第N1行目の各画素に出力されるリセット信号RXがHレベルに切替わるまでの間で、A/D変換器20によるA/D変換が完了する時刻t11よりも後になるように設定される。以上の区間IにおけるA/D変換動作とラッチ回路への取込動作は列ごとに並行して実行される。さらに、これらの第N行目の各画素から出力された信号の処理と並行して、第N-1行目の各画素に対応して、ラッチ回路35,36に保持されている画素リセット信号RSTおよび画素信号SIGが演算器24に転送される。この転送動作は、図1の水平走査回路13から出力される列選択信号HSCANに従って行なわれ、第N行目の各画素から出力された信号のA/D変換結果をラッチ回路35,36に取込むためにパルス信号TRF2が発生する時刻t12までの間に、列ごとに順次実行される。演算器24は、転送された画素リセット信号RSTおよび画素信号SIGの差を順次算出して出力する。区間IIの動作区間IIにおける動作は、区間Iにおける動作と同じであるので、以下、簡単に説明する。まず、時刻t16から時刻t17までの間、第N1行目の各画素PXに出力されるリセット信号RXがHレベル活性状態となる。これによって、第N1行目の各画素PXのフローティングディフュージョン7が初期化される。次の時刻t18から時刻t19までの間で、初期化状態のフローティングディフュージョン7の電荷量に応じた電圧を有する画素リセット信号は、A/D変換器20によってA/D変換される。その後、タイミング信号TRF1がHレベルからLレベルに切替わる時刻t21で、ラッチ回路34は、A/D変換器20によるA/D変換後の画素リセット信号RSTを取込んで保持する。次の時刻t22から時刻t23までの間、第N1行目の各画素PXに出力される転送信号TXがHレベル活性状態となる。これによって、第N1行目の各画素PXにおいて、フォトダイオード3で生成された電荷がフローティングディフュージョン7に伝達される。次の時刻t24から時刻t25までの間で、フォトダイオード3から伝達された電荷量に応じた電圧を有する画素信号は、A/D変換器20によってA/D変換される。その後、タイミング信号TRF2がHレベルからLレベルに切替わる時刻t27で、ラッチ回路35が、ラッチ回路34によって保持されている画素リセット信号RSTを取込んで保持するとともに、ラッチ回路36が、A/D変換器20から出力されたA/D変換後の画素信号SIGを取込んで保持する。以上の区間IIにおけるA/D変換動作とラッチ回路への取込動作は列ごとに並行して実行される。さらに、これらの第N1行目の各画素から出力された信号のA/D変換処理に並行して、第N行目の各画素から出力された信号に基づいてラッチ回路35,36に保持されているA/D変換後の画素リセット信号RSTおよび画素信号SIGが演算器24に転送される。演算器24では、転送されてきた画素リセット信号RSTおよび画素信号SIGの差を順次算出して出力する。[画素リセット信号の積分時間について図8のタイミング図において、画素リセット信号のA/D変換時間時刻t4~時刻t5は、画素信号のA/D変換時間時刻t10~時刻t11に比べて短い時間で済む。以下その理由について説明する。図9は、ランプ信号RMPの波形図である。図9において、時刻t101から時刻t102まで波形が、画素リセット信号のA/D変換時に印加されるランプ信号RMPの波形を示し、時刻t103から時刻t104までの波形が、画素信号のA/D変換時に印加されるランプ信号RMPの波形を示す。図3のフォトダイオード3からフローティングディフュージョン7に転送される光電荷に対応する画素信号をA/D変換する際には、カウンタの最大カウント数Cmaxを使うとともに、十分大きな振幅Vmaxのランプ信号を用いる必要がある。これに対して、初期化状態のフローティングディフュージョン7の電荷量に対応する画素リセット信号は、固定パターンノイズ、ランダムノイズの範囲でのみ変動するので、その変動は比較的に小さい範囲に限定される。したがって、画素リセット信号をA/D変換するときのランプ信号RMPの振幅は小さくてよく、カウント数も少ない回数ですむ。具体的に、画素リセット信号の場合には、画素信号の場合の1/p倍の最大カウント数Cmax/pおよび振幅Vmax/pで十分だとすれば、画素リセット信号のA/D変換時間は、画素信号のA/D変換時間の1/p倍でよいことになる。したがって、デジタルノイズキャンセルを行なったとしても、全体の信号処理時間は、ノイズキャンセルを行なわない場合の何割かの増加で済む。[実施の形態1による固体撮像装置の効果]以上の説明を総括しながら、実施の形態1による固体撮像装置100の効果について以下に記載する。高速信号処理の実現CMOSイメージセンサにおける一番大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。たとえば、1000万画素のデータを一般的な動画処理レート30fpsで処理する場合を想定する。この場合、単に1つのA/D変換器で処理する場合には、3nsの間に1画素の情報たとえば4096階調をA/D変換し、データ転送する必要があり、非現実的なものとなる。実施の形態1による固体撮像装置100では、図1、図2で示したように、A/D変換器がカラム回路10として列状に並べられている。したがって、たとえば、1000万画素のイメージセンサが水平3900画素、垂直2600画素で構成されていると仮定すると、A/D変換し、データ転送するのに1画素あたり最大12.8μ秒まで許容することができる。さらに、実施の形態1による固体撮像装置100では、データ転送をA/D変換のバックグラウンドで実行することによって、A/D変換およびデータ転送に許容される時間をより長くとることができ、非常に多いデータ量を効率的に処理することができる。具体的に、図5、図8で説明したように、A/D変換後の画素リセット信号RSTは、パルス信号TRF1に基づいてラッチ回路34に取込まれ、さらに、パルス信号TRF2に基づいて後段のラッチ回路35に転送される。A/D変換後の画素信号SIGは、パルス信号TRF2に基づいてラッチ回路36に取込まれる。これらのラッチ回路35,36に保持されている画素リセット信号RSTおよび画素信号SIGは、次の選択行の各画素に対応するA/D変換後の画素リセット信号および画素信号を、ラッチ回路35,36に取込むためにパルス信号TRF2が発生するまでの間に、列選択信号HSCANに従って列ごとに順次読み出される。さらに、列ごとに順次読み出された画素リセット信号および画素信号は、チップ内に実装されている演算器24によって差が算出される。このようにチップ内で減算を実行することによって、チップ外に出力するデータ量を減らすことができるので、チップ外へのデータ転送レートを下げることができる。低ノイズの画像信号の実現A/D変換器を列ごとに設けた場合には、A/D変換時にオフセットが発生すると、列ごとに特性が異なることになり問題となる。このようなA/D変換によるオフセットを除去するために、実施の形態1による固体撮像装置100では、いわゆる相関2重サンプリングによるノイズキャンセルがデジタル領域で実行される。具体的には、初期化状態のフローティングディフュージョン7の電荷量に対応する画素リセット信号と、フォトダイオード3から光電荷の転送を受けた後のフローティングディフュージョン7の電荷量に対応する画素信号とがそれぞれA/D変換される。そして、A/D変換後の画素リセット信号と、A/D変換後の画素信号との差が算出され最終的な画素ごとの読出データが得られる。このようなデジタルノイズキャンセルを行なうことによって、CMOSイメージセンサで特に問題となる固定パターンノイズも除去することができる。その他の構成との比較図5を参照して、デジタルノイズキャンセルを実現するために、A/D変換器20内にカウンタ信号CNTを受けるラッチ回路33を2個第1および第2のラッチ回路33A,33B設ける構成が考えられる。この場合、第1のラッチ回路33Aは、各画素から読み出された画素リセット信号のA/D変換に用いられ、第2のラッチ回路33Bは、各画素から読み出された画素信号のA/D変換に用いられる。したがって、この構成の場合には、レジスタ部21の内部には、ラッチ回路35,36のみが設けられていれば十分であり、ラッチ回路34は不要になる。ラッチ回路35は、タイミング信号TRF2の立下がり時に、A/D変換器20内の第1のラッチ回路33Aから転送されたA/D変換後の画素リセット信号RSTを取込んで保持する。ラッチ回路36は、タイミング信号TRF2の立下がり時に、A/D変換器20内の第2のラッチ回路33Bから転送されたA/D変換後の画素信号SIGを取込んで保持する。このような構成でも、デジタルノイズキャンセルや、A/D変換処理のバックグランドで水平データ転送を行なうことが可能であるが、A/D変換器のオフセットの除去ができないという問題がある。この理由は、以下のとおりである。図6で説明した積分型のA/D変換器の場合、カウンタ42が設けられるタイミング生成器14から各カラム回路10までの配線長は非常に長いので、配線インピーダンスが高くなる。このため、各カラム回路10に入力されるカウンタ信号CNTの波形になまり角が丸くなるが生じ、結果として、A/D変換器の出力信号にオフセット電圧が生じる。カウンタ信号CNTを受けるラッチ回路33を、画素リセット信号RST用と、画素信号SIG用とに分けた場合には、このオフセット電圧は、各ラッチ回路33A,33Bで異なる大きさになる。したがって、画素信号SIGから画素リセット信号RSTを減算してもオフセット電圧はキャンセルされない。これに対して、実施の形態1の場合には、図5のA/D変換器20の構成に示すように、カウンタ信号CNTを受けるラッチ回路33は、画素リセット信号と、画素信号とで共通に用いられる。このため、A/D変換後の画素リセット信号RSTと画素信号SIGとの差を演算器24によって算出することによって、A/D変換器の出力に生じるオフセット電圧を除去することができる。<実施の形態2>図10は、この発明の実施の形態2による固体撮像装置に適用されるカラム回路10Aの構成を示すブロック図である。図10のカラム回路10Aは、積分型のA/D変換器20に代えて逐次比較型のA/D変換器50が設けられている点で、図5のカラム回路10と異なる。図10のその他の点は図5の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図10を参照して、逐次比較型のA/D変換器50は、サンプルホールドS/H回路51と、比較器52と、逐次比較レジスタSAR:SuccessiveApproximationResister53と、デジタルアナログD/A変換器DAC:DigitaltoAnalogConverter54とを含む。対応列の選択行の画素から出力されたアナログ信号画素リセット信号、画素信号は、サンプルホールド回路31によってサンプルホールドされる。SAR53は、A/D変換処理の最初に、最上位ビットMSB:MostSignificantBitを1に設定して、デジタル信号10...0を出力する。SAR53の出力は、D/A変換器54によってD/A変換され比較器52に出力される。比較器52は、サンプルホールド回路51に保持されたアナログ信号と、D/A変換器54の出力とを比較する。この結果、サンプルホールド回路51の出力が、D/A変換器54の出力以下の場合すなわち、比較器52の出力が0の場合には、SAR53は、MSBを0に戻し、次のビットを1に設定して、デジタル信号010...0を出力する。比較器52は、再び、サンプルホールド回路51の出力と、SAR53の出力信号のD/A変換結果とを比較する。一方、サンプルホールド回路51の出力のほうが、デジタル信号10...0のD/A変換結果よりも大きい場合すなわち、比較器52の出力が1の場合には、SAR53は、MSBを1にしたまま、次のビットを1に設定して、デジタル信号110...0を出力する。比較器52は、再び、サンプルホールド回路51の出力と、SAR53の出力信号のD/A変換結果とを比較する。このようにして、最上位ビットMSBから最下位ビットLSB:LeastSignificantBitまで全ビットの値が決定される。決定された全ビットの値は、パルス信号TRF1に基づいてラッチ回路34に取込まれるか、もしくは、パルス信号TRF2に基づいてラッチ回路36に取込まれる。上記の逐次比較型のA/D変換器50を備えた固体撮像装置によっても、実施の形態1の場合と同様に、A/D変換後のデジタル画素信号に対して相関2重サンプリングによるノイズ除去が可能になるともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。なお、実施の形態1でも説明したように、ラッチ回路35,36のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、ラッチ回路35のクロック端子に入力されるタイミング信号TRF2とは別のタイミング信号がタイミング生成器14によって生成されて、ラッチ回路36のクロック端子に入力される。<実施の形態3>図11は、この発明の実施の形態3による固体撮像装置に適用されるカラム回路10Bの構成を示すブロック図である。図11のカラム回路10Bは、積分型のA/D変換器20に代えてパイプライン型のA/D変換器60が設けられている点で、図5のカラム回路10と異なる。図11を参照して、パイプライン型のA/D変換器60は、m段のステージST1~STmを含む。各段のステージSTは、サンプルホールドS/H回路61と、1ビットA/D変換器62と、1ビットD/A変換器63と、演算器64と、アンプ65とを含む。演算器64は、サンプルホールド回路61に保持されたアナログ信号から、このアナログ信号の1ビットA/D変換結果ただし、D/A変換器63によってアナログ信号に再変換されたものを減算して出力する。アンプ65は、演算器64の出力を2倍して後段に出力する。各ステージのA/D変換結果は、パルス信号TRF1に基づいてラッチ回路34に取込まれるか、もしくは、パルス信号TRF2に基づいてラッチ回路36に取込まれる。上記の構成によれば、第1ステージST1によって、各画素から読み出されたアナログ信号は1ビットA/D変換され、MSBが決定される。この決定されたMSBの値とアナログ信号との量子化誤差がアンプ65で2倍された後、第2ステージST2に入力される。第2ステージST2は、第1ステージST1から入力されたアナログ信号に対して1ビットA/D変換を行なうことによってMSBから2ビット目を決定する。以下、最終段の第mステージSTmまで、前段の量子化誤差を2倍した値に対して1ビットA/D変換を繰返すことによってLSBまでの全ビットが決定される。A/D変換器60によって得られた画素リセット信号RSTおよび画素信号SIGは、列選択信号HSCANに従って演算器24に入力され、両者の差が算出される。図11のその他の点は図5の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。上記のパイプライン型のA/D変換器60を備えた固体撮像装置によっても、実施の形態1の場合と同様に、A/D変換後のデジタル画素信号に対して相関2重サンプリングによるノイズ除去が可能になるともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送処理を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。なお、実施の形態1でも説明したように、ラッチ回路35,36のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、ラッチ回路35のクロック端子に入力されるタイミング信号TRF2とは別のタイミング信号がタイミング生成器14によって生成されて、ラッチ回路36のクロック端子に入力される。<実施の形態3の変形例>図12は、図11のカラム回路10Bの変形例としてのカラム回路10Cの構成を示すブロック図である。図12のカラム回路10Cは、パイプライン型のA/D変換器60に代えて巡回型のA/D変換器60Aが設けられている点で、図11のカラム回路10Bと異なる。図12のその他の点は図11の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図12を参照して、巡回型のA/D変換器60Aは、図11のパイプライン型のA/D変換器60の1段分のステージSTと、レジスタ66とを含む。ステージSTのアンプ65の出力は、ステージSTの入力側のサンプルホールド回路61に再入力される。このようにして信号を巡回させることによって、図11のパイプライン型のA/D変換器60の場合と同様に、MSBから順番に1ビットずつA/D変換結果が決定される。各ビットのA/D変換結果はレジスタ66に格納される。レジスタ66の値は、パルス信号TRF1に基づいてラッチ回路34に取込まれるか、もしくは、パルス信号TRF2に基づいてラッチ回路36に取込まれる。<実施の形態4>図13は、この発明の実施の形態4による固体撮像装置に適用される画素PXAの構成を示す回路図である。図13の画素PXAには、選択トランジスタ5を含まない点で、図3の画素PXと異なる。さらに、画素PXAの場合、トランジスタ1,4のドレインノード8には、電源電圧VDDでなく、制御電圧DRNが印加される。図13に示すように、画素PXAは、フォトダイオード光電変換部3と、転送トランジスタ2と、リセットトランジスタ1と、増幅トランジスタ4と、フローティングディフュージョン電荷蓄積部7とを含む。図13の場合、トランジスタ1,2,4は、一例として、NチャネルMOSトランジスタによって構成されている。フォトダイオード3は、光信号を電気信号に光電変換する。転送トランジスタ2は、フォトダイオード3のカソードと接続され、転送信号TXに従ってフォトダイオード3によって生成された電気信号をフローティングディフュージョン7に伝達する。リセットトランジスタ1は、リセット信号RXに従ってフローティングディフュージョン7の電圧を制御電圧DRN電源電圧VDDまたは接地電圧GNDに設定する。画素PXAを選択しない場合には、制御電圧DRNは接地電圧GNDLレベルに設定される。これによって、増幅トランジスタ4はオフ状態になる。画素PXAを選択する場合には、制御電圧DRNは電源電圧VDDHレベルに設定される。増幅トランジスタ4は、画素PXAが選択状態のとき、フローティングディフュージョン7上の信号電位に応じた信号を垂直読出線9に出力する。図14は、実施の形態4による固体撮像装置のタイミング図である。固体撮像装置を構成する各画素には図13の画素PXAが用いられ、カラム回路には図5のカラム回路10が用いられているものとする。以下、図5、図13、図14を参照して、実施の形態4による固体撮像装置の動作について説明する。図14の区間Iで第N行目の各画素が選択され、選択された各画素からの信号が読み出される。区間IIで第N1行目の各画素が選択され、選択された各画素からの信号が読み出される。具体的に区間Iの最初の時間帯、すなわち、制御電圧DRNがLレベルのときに、全行に供給されるリセット電圧RXがHレベルに切替わる。このとき、制御電圧DRNは接地電圧GNDLレベルであるので、全行の各画素のフローティングディフュージョン7は接地電圧GNDになる。これによって、全行の各画素の増幅トランジスタ4はオフ状態になる。全行に供給されるリセット信号RXがLレベルに戻った後に、制御電圧DRNがHレベルに切替わり、その後、第N行目の各画素に供給されるリセット信号RXNがHレベルに切替わる。このとき、制御電圧DRNは電源電圧VDDHレベルであるので、選択行である第N行目の各画素のフローティングディフュージョン7は電源電圧VDDによってリセットされる。その後の動作は、図8の場合と同様である。簡単に説明すると、選択行の各画素から出力される画素リセット信号がA/D変換器20によってA/D変換される。A/D変換結果は、タイミング信号TRF1の立下がり時に、ラッチ回路34に取込まれて保持される。次に、選択行第N行に各画素に供給される転送信号TXNがHレベルになることによって、選択行の各画素のフォトダイオード3に生成された光電荷がフローティングディフュージョン7に伝達される。転送信号TXNがLレベルに戻った後、選択行の各画素から出力される画素信号がA/D変換器20によってA/D変換される。A/D変換結果は、タイミング信号TRF2の立下がり時に、ラッチ回路36に取込まれて保持される。このとき、ラッチ回路34に保持されていたA/D変換後の画素リセット信号RSTは、ラッチ回路35に取込まれて保持される。ラッチ回路34,35にそれぞれ保持されている画素リセット信号RSTおよび画素信号SIGは、次の区間IIにおいてタイミング信号TRF2がHレベルとなるすなわち、パルス信号TRF2が発生するまでの間に、列選択信号HSCANに従って演算器24に順次転送される。以上のとおり、実施の形態4の固体撮像装置によっても、実施の形態1の場合と同様に、A/D変換後のデジタル画素信号に対して相関2重サンプリングによるノイズ除去が可能になるともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。<実施の形態4の変形例>図15は、図13の画素PXAの変形例としての画素PXBの構成を示す回路図である。図15の画素PXBは、フォトダイオードと転送トランジスタとをそれぞれ2個ずつ有している点で図13の画素PXAと異なる。すなわち、画素PXBは、フォトダイオード光電変換部3A,3Bと、転送トランジスタ2A,2Bと、リセットトランジスタ1と、増幅トランジスタ4と、フローティングディフュージョン電荷蓄積部7とを含む。図15の場合、トランジスタ1,2A,2B,4は、一例として、NチャネルMOSトランジスタによって構成されている。フォトダイオード3A,3Bの各々は、光信号を電気信号に光電変換する。転送トランジスタ2Aは、フォトダイオード3Aのカソードと接続され、転送信号TXAに従ってフォトダイオード3Aによって生成された電気信号をフローティングディフュージョン7に伝達する。転送トランジスタ2Bは、フォトダイオード3Bのカソードと接続され、転送信号TXBに従ってフォトダイオード3Bによって生成された電気信号をフローティングディフュージョン7に伝達する。なお、転送トランジスタ2A,2Bは選択的にオン状態になる。リセットトランジスタ1は、リセット信号RXに従ってフローティングディフュージョン7の電圧を制御電圧DRN電源電圧VDDまたは接地電圧GNDに設定する。画素PXBを選択する場合には、制御電圧DRNは電源電圧VDDに設定される。増幅トランジスタ4は、画素PXBが選択状態のとき、フローティングディフュージョン7上の信号電位に応じた信号を垂直読出線9に出力する。上記の構成は、4個のトランジスタによって構成される画素PXB内に2個のフォトダイオードが設けられることになるので、一般に2トランジスタ構成と呼ばれる。これに対して、図13の場合には、3個のトランジスタによって構成される画素PX内に1個のフォトダイオードが設けられているので、3トランジスタ構成と呼ばれる。図15の構成の画素PXBによっても、図13、図14に示した実施の形態4の場合と同様の制御によって、A/D変換後のデジタル画素信号に対して相関2重サンプリングによるノイズ除去が可能になるともに、A/D変換処理と並行して既にA/D変換済みのデジタル画素信号の水平転送を行なうことができる。ただし、図15の場合には、転送トランジスタ2A,2Bは選択的にオン状態になり、フォトダイオード3A,3Bのいずれか一方に発生した光電荷が選択的に読み出される。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"