NANDメモリアレイであって、複数のワードラインと、前記複数のワードラインに直交するよう配置された複数のアクティブエリアセクションと、前記複数のワードラインに直交するよう配置された複数のビットラインとを備え、複数のメモリセルが、個々のアクティブエリアセクションと個々のワードラインとの重なり部分に配置され、前記複数のメモリセルは、前記複数のワードラインの方向の第1のピッチをもち、前記複数のビットラインは、前記第1のピッチ未満の第2のピッチをもつ、NANDメモリアレイ。前記第2のピッチは、前記第1のピッチの1/nであり、nは、1より大きい整数である、請求項1に記載のNANDメモリアレイ。第1メモリセルサブブロックと、前記第1メモリセルサブブロックに隣接する第2メモリセルサブブロックとをさらに備え、前記第1メモリセルサブブロックおよび前記第2メモリセルサブブロックは、互いと同時に駆動される、請求項1に記載のNANDメモリアレイ。前記第1メモリセルサブブロックの第1の複数のNANDストリングと、前記第2メモリセルサブブロックの第2の複数のNANDストリングとをさらに備え、前記第2の複数のNANDストリングは、前記第1の複数のNANDストリングに対してオフセットされている、請求項3に記載のNANDメモリアレイ。前記第1の複数のNANDストリングは、前記複数のビットラインの第1のサブセットに対応しており、前記第2の複数のNANDストリングは、前記複数のビットラインの第2のサブセットに対応しており、前記第1のサブセットと前記第2のサブセットとは、重ならないサブセットである、請求項4に記載のNANDメモリアレイ。前記第1のサブセットは、前記第2のサブセットとインタリーブされる、請求項5に記載のNANDメモリアレイ。第1の選択ゲートソースおよび第1の選択ゲートドレインと、第2の選択ゲートソースおよび第2の選択ゲートドレインとを備え、前記第1メモリセルサブブロックは、前記第1の選択ゲートソースおよび前記第1の選択ゲートドレインの間の複数のメモリセルを含み、前記第2メモリセルサブブロックは、前記第2の選択ゲートソースおよび前記第2の選択ゲートドレインの間の複数のメモリセルを含む、請求項3に記載のNANDメモリアレイ。前記NANDメモリアレイは、二次元NANDメモリアレイを含む、請求項1に記載のNANDメモリアレイ。前記第1のピッチの前記第2のピッチに対する比率は、n:1であり、nは1より大きい整数であり、前記NANDメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、n個のサブブロックを備える、請求項1に記載のNANDメモリアレイ。複数のワードラインと、複数のアクティブエリアピラーと、前記複数のアクティブエリアピラーと前記複数のワードラインとの交差点に配置された複数のメモリセルと、前記複数のワードラインに直交するよう配置された複数のビットラインとを備え、前記複数のメモリセルは、前記複数のワードラインの方向の第1のピッチをもち、前記複数のビットラインは、前記第1のピッチ未満の第2のピッチをもつ、三次元メモリアレイ3Dメモリアレイ。前記第2のピッチは、前記第1のピッチの1/nであり、nは、1より大きい整数である、請求項10に記載の3Dメモリアレイ。第1の選択ゲートソースおよび選択ゲートドレインの間の電気経路に配置された第1メモリセルサブブロックと、第2の選択ゲートソースおよび前記選択ゲートドレインの間の電気経路に配置された第2メモリセルサブブロックとをさらに備える、請求項10に記載の3Dメモリアレイ。前記第1メモリセルサブブロックおよび前記第2メモリセルサブブロックは、同時に駆動される、請求項12に記載の3Dメモリアレイ。前記第1メモリセルサブブロックの第1の複数のNANDストリングと、前記第2メモリセルサブブロックの第2の複数のNANDストリングとをさらに備え、前記第1の複数のNANDストリングは、前記第2の複数のNANDストリングに対してオフセットされている、請求項12に記載の3Dメモリアレイ。前記第1の複数のNANDストリングは、前記複数のアクティブエリアピラーのうちの第1の対のアクティブエリアピラーの上に設けられており、前記第2の複数のNANDストリングは、前記複数のアクティブエリアピラーのうちの第2の対のアクティブエリアピラーの上に設けられている、請求項14に記載の3Dメモリアレイ。前記第1の複数のNANDストリングは、前記複数のビットラインの第1のサブセットに対応しており、前記第2の複数のNANDストリングは、前記複数のビットラインの第2のサブセットに対応しており、前記第1のサブセットと前記第2のサブセットとは、重ならないサブセットである、請求項14に記載の3Dメモリアレイ。前記第1のサブセットは、前記第2のサブセットとインタリーブされる、請求項16に記載の3Dメモリアレイ。前記3Dメモリアレイは、P-BiCSpipeshapedbitcostscalableメモリアレイを含む、請求項10に記載の3Dメモリアレイ。前記第1のピッチの前記第2のピッチに対する比率は、n:1であり、nは1より大きい整数であり、前記3Dメモリアレイはさらに、複数のメモリブロックを備え、個々のメモリブロックは、n個のサブブロックを有する、請求項10に記載の3Dメモリアレイ。パッケージと、複数の入出力接続と、前記パッケージ内に配置され、前記複数の入出力接続に電気的に連結された3Dメモリアレイとを備える、不揮発性記憶チップ。無線ネットワークにシステムを通信可能に連結する1以上のアンテナを有する通信インタフェースと、移動通信デバイスに取り外し可能に、または永久に連結された、請求項20に記載の不揮発性記憶チップと、前記不揮発性記憶チップのアクセス処理を制御するメモリコントローラとを備える、前記移動通信デバイス。メモリアレイのメモリセルの1つのブロックのうちの、第1メモリセルサブブロックと第2メモリセルサブブロックとを同時に駆動する段階と、前記第1メモリセルサブブロックの複数のビットラインの第1のサブセットに対応している第1の複数のNANDストリングの上の複数のメモリセルにアクセスする段階と、前記第2メモリセルサブブロックの複数のビットラインの第2のサブセットに対応している第2の複数のNANDストリングの上の複数のメモリセルにアクセスする段階とを備え、前記第1メモリセルサブブロックおよび前記第2メモリセルサブブロックは隣接しており、前記第1の複数のNANDストリングは、前記第2の複数のNANDストリングに対してオフセットされている、メモリアレイを動作させる方法。前記複数のビットラインの第1のピッチは、前記複数のメモリセルの、ワードラインの方向の第2のピッチ未満である、請求項22に記載のメモリアレイを動作させる方法。前記第1のピッチの前記第2のピッチに対する比率は、n:1であり、nは1より大きい整数であり、前記方法はさらに、前記ブロックのn個のサブブロックを同時に駆動する段階を備える、請求項22に記載のメモリアレイを動作させる方法。前記第1の複数のNANDストリングの上の複数のメモリセルにアクセスする段階、および、前記第2の複数のNANDストリングの上の複数のメモリセルにアクセスする段階は、前記複数のビットラインの前記第1のサブセットと前記第2のサブセットとに同時にエネルギー供給する段階を有する、請求項22に記載のメモリアレイを動作させる方法。通信インタフェースと、NANDメモリアレイと、システム制御論理とを備えるシステムであって、前記通信インタフェースは、前記システムを無線ネットワークに通信可能に連結する1以上のアンテナを有し、前記NANDメモリアレイは、前記NANDメモリアレイのワードラインの方向のセルピッチと、前記ワードラインの方向のビットラインピッチとを有し、前記セルピッチは前記ビットラインピッチと異なっており、前記システム制御論理は、前記通信インタフェースと前記NANDメモリアレイと連結されており、前記システム制御論理は、前記通信インタフェースおよび前記NANDメモリアレイに対してデータを出し入れするための1以上のインタフェースを提供する、システム。ピクチャまたはビデオを取得するためのデジタルカメラを更に備え、前記システム制御論理は、更に前記デジタルカメラに連結されており、前記デジタルカメラからデータを受信する、請求項26に記載のシステム。前記セルピッチの前記ビットラインピッチに対する比率は、n:1であり、nは1より大きい整数であり、前記NANDメモリアレイは、セルの複数のメモリブロックを含み、個々のメモリブロックが、同時に駆動されるn個のサブブロックを有する、請求項26に記載のシステム。以下の詳細な記載では、全体にわたり同様の参照番号が同様の部材を示す、その一部をなす添付図面が参照され、図面は、実施可能な実施形態の例を示す。本開示の範囲を逸脱せずに、他の実施形態を利用して、構造上または論理的な変更を行うことができる。従って、以下の詳細な記載は、限定的に受け取られるべきではなく、実施形態の範囲は、添付請求項およびその均等物によって定義される。様々な処理が、請求されている主題の理解を最大限助けるために、複数の別個のアクションまたは処理として記載される場合がある。しかし、記載の順序は、これら処理が必ずしも順序に依存していることを示唆していると解釈されるべきではない。特に、これら処理は、提示順序で実行されない場合もある。記載される処理は、記載される実施形態とは異なる順序で実行されてよい。様々なさらなる処理を実行することができ、および/または、記載される処理を、さらなる実施形態では省くこともできる。本開示においては、A及び/またはBという言い回しは、A、B、またはA及びBを意味している。本開示においては、A、B、及び/またはCという言い回しは、A、B、C、A及びB、A及びC、B及びC、またはA、B、及びCを意味している。記載は、1つの実施形態においてまたは実施形態においてという言い回しを利用する場合があるが、これらは、それぞれ、同じまたは異なる実施形態の1以上のことを指している。さらに、本開示の実施形態に関して利用される備える含む有するといった用語は、同義語を意図している。図1は、幾つかの実施形態におけるメモリアレイ100の概略を示す。メモリアレイ100は、互いに直交するよう配置されているワードライン104およびアクティブエリアセクションたとえばアクティブエリアストリップ108を有する2DNANDメモリアレイであってよく、ワードライン104が、メモリアレイ100の水平方向に延び、アクティブエリアストリップ108が、メモリアレイ100の垂直方向に延びる。斜視図に基づく用語例えば垂直および水平は、説明をし易くする目的で利用されてよい。これら用語は、本開示の実施形態の実装例を制限するものではない。メモリセル112は、アクティブエリアストリップ108とワードライン104との重なり部分に配置されている。メモリセル112は、本明細書では、ワードライン104の方向の隣接するメモリセルの間の距離であってよい、特徴的なセルピッチCPによって互いに分離されてよい。メモリアレイ100はさらに、ワードライン104に対して直交に配置されているビットライン116を含んでよい。ビットライン116は、本明細書では、ワードライン104の方向の隣接するビットラインの間の距離であってよい、特徴的なビットラインピッチBPによって互いに分離されてよい。後述するように、開示の様々な実施形態は、各アクセスたとえばプログラムまたは読み出し処理において、メモリセル112からより多く選択させるために、セルピッチからビットラインピッチを切り離すたとえば、ビットラインピッチをセルピッチより小さくする。メモリアレイ100はさらに、メモリセル112の様々なセットにアクセスするよう選択的に制御されうるワードライン104に平行に配置された複数の送電線を含んでよい。送電線は、選択ゲートドレインSGD例えばSGDn1120、SGDn124aおよび124b、並びにSGDn1128、選択ゲートソースSGS132aおよび132b、並びに、共通のソースラインCSL136を含んでよい。電気コンタクト140は、ビットライン116を、アクティブエリアストリップ108に電気的に連結させる役割を果たしてよい。メモリアレイ100は、ビットラインの第1のサブセットに対応している、NANDストリング148aをもつ第1のサブブロック144aを含んでよい。メモリアレイ100は、さらに、ビットラインの第2のサブセットに対応しているNANDストリング148bを有する第2のサブブロック144bを含んでよい。様々な実施形態では、メモリアレイ100の各ブロックは、セルピッチ対ビットラインピッチの比率に基づいている複数のサブブロックを含んでよい。例えば、ブロック144は、セルピッチ対ビットラインピッチの比率が2:1であることによって、2つのサブブロックを含んでいる。一般的なセルピッチ対ビットラインピッチの比率n:1においては、各ブロックにn個のサブブロックが存在していてよい。ビットラインの第1および第2のサブセットは、重ならないサブセットであってよい。幾つかの実施形態では、ビットラインの第1のサブセットが、第2のサブセットとインタリーブされてよい。例えば、第1のサブセットは、偶数のビットライン例えば第2のビットライン、第4のビットライン、第6のビットライン等を含んでよく、第2のサブセットは、奇数のビットライン例えば第1のビットライン、第3のビットライン、第5のビットライン等を含んでよい。ビットラインのナンバリングは、図1のページの左側から始められてよい。NANDストリングは、所与のアクティブエリアストリップ沿いのSGDとSGSとの間にメモリセルを含んでよい。このことからわかるように、NANDストリング148aとNANDストリング148bとは、互いに対してオフセットされていてよい。この実施形態では、各ビットラインが、1つおきにサブブロックに電気的に連結されていてよい。従って例えば、第1のビットラインが、サブブロック144aに電気的に連結されていなくてよく、サブブロック144bに電気的に連結されてよく、SGDn1128の下のサブブロックに電気的に連結されていなくてよい、等々である。これにより、サブブロック144aとサブブロック144bとを同時に駆動することができるようになり、様々なアクセス処理を実行することができる。ここで利用される同時処理は、完全に互いに同時であるconcurrent処理であってよい例えば、同時に開始および終了する、または互いに部分的に同時の部分があってよい例えば異なる開始および/または終了時点を持っていてもよい。図示されているように、ビットラインピッチを、セルピッチの半分に減らして、隣接するNANDストリング同士をオフセットすることにより、ビットラインピッチおよびセルピッチが同じである従来のメモリアレイに対するページサイズを効果的に二倍にすることができる。この文脈における1ページとは、一対のワードライン沿いの全てのメモリセルABLアーキテクチャののことであってよく、第1のサブブロック例えばサブブロック144aから第1のワードラインを、および、第2のサブブロック例えばサブブロック144bから第2のワードラインを持っていてよい。ワードラインの対は、アレイのエッジで互いに電気的に連結されていてよく、1つのドライバによって駆動されてもよい。n個のサブブロックを有する実施形態では、1ページが、n個のワードライン沿いのメモリセル全てABLアーキテクチャ内のを、サブブロック1つから1つずつ、含んでよく、n個のワードラインが、アレイのエッジで互いに電気的に連結されていてよく、1つのドライバによって駆動されてよい。サブブロック144aを、サブブロック144bと同時に動作させることにより、ブロック144に、従来のメモリブロックのものの二倍のサイズを効果的に提供することができる。ブロック144内のページ数は、従来のメモリブロックと同じであってよい2つのサブブロックのワードラインを共に駆動することができるのでが、2倍の密度のビットライン116の結果、ページサイズが二倍になる。ビットライン116の数が二倍になり、ページサイズが二倍になると、メモリアレイ100に連結されたセンス回路も二倍にすることが望ましい。セルおよびビットラインピッチを整合させないことの利点は、セルピッチが、ある世代についての処理能力でありうる、またはある世代についての処理能力に近くてよい、2DのNANDメモリアレイでは、セルピッチがセル特徴部cellcharacteristicsによって制限されており、処理能力よりもずっと大きい可能性がある3DNANDメモリアレイよりも小さいことが想定される。P-BiCSpipeshapedbitcostscalableメモリアレイ等の3DNANDメモリアレイにおける、ワードラインの方向のセルピッチは、セルピッチピラーの直径2×ゲート誘電体積層体の厚みセル間の制御ゲートの厚みとして表すことができる。ピラーの直径が20ナノメートルnmであり、ゲート誘電積層体の厚みが25ナノメートルnmであり、セル間の制御ゲートの厚みが20nmである、と楽観的に仮定した場合においては、セルピッチが約90nmであり、これは、約20nmから29nmのハーフピッチの現在の処理能力より格段に大きい。セルの均一性、限界寸法、およびレジストレーションたとえばアライメントの許容値マージンに対するエッジプロファイルの影響を考えると、3DNANDメモリアレイのセルピッチは、上述した推定値よりもずっと大きい場合になることもあるだろう。従って、セルピッチより小さいピッチでビットラインをパターニングすることは、3DNANDメモリアレイにおいて非常に現実的と思われる。図2および図3は、幾つかの実施形態におけるメモリアレイ200の斜視図および上面図をそれぞれ示している。メモリアレイ200はP-BiCSアレイであってよいが、他の実施形態は、他のタイプの3DNANDメモリアレイを含んでよい。メモリアレイ200は、ワードライン204およびアクティブエリアセクション例えば、互いに直交するよう配置されたアクティブエリアピラー208を含み、ワードライン204がメモリアレイ100のy方向に延び、アクティブエリアピラー208が、メモリアレイ200のz方向に延びる。メモリアレイ200は、アクティブエリアピラー208とワードライン204との交差点に配置されたメモリセル212を含んでよい。メモリアレイ200は、さらに、メモリアレイ200の上に配置され、メモリアレイ200のx方向に延びるビットライン216を含んでよい。したがって、ビットライン216は、ワードライン204およびアクティブエリアピラー208の両方に対して直交するよう配置されてよい。本実施形態でも、図1に関して上述した実施形態と同様に、ビットラインピッチが、例えばセルピッチから切り離されていてよい、例えば、セルピッチより小さくてよい。メモリアレイ200も、メモリセルの様々なセット212にアクセスするよう選択的に制御可能なワードライン204に平行に配置された送電線を含んでよい。送電線は、SGD例えばSGDn2220SGDn1224SGDn228およびSGDn1232SGS234a234b234c234dおよび234e、およびCSL236を含んでよい。電気コンタクト240は、ビットライン216を、アクティブエリアピラー208に電気的に連結させる役割を果たしてよい。メモリアレイ200は、ビットラインの第1のサブセット216に対応しているNANDストリング248aを有する第1のサブブロック244a、例えば、偶数のビットライン例えば第2のビットライン、第4のビットライン、第6のビットライン等を含んでよい。ビットラインの数は、図3に関するものであってよく、ナンバリングは、ページに左側から始められてよい。メモリアレイ200はさらに、ビットラインの第2のサブセットに対応しているNANDストリング248bを有する第2のサブブロック244b、例えば、奇数のビットライン例えば第1のビットライン、第3のビットライン、第5のビットライン等を含んでよい。第1および第2のサブセットは、重ならないサブセットであってよく、互いにインタリーブされてよい。本実施形態では、NANDストリングが、アクティブエリアピラーの任意の対の上のSGDとSGSとの間にメモリセルを含んでよい。たとえばNANDストリング248aは、SGS234cと、基礎となる基板252との間に配置されたアクティブエリアピラーのメモリセルと、基板252とSGD_n228との間のアクティブエリアピラーとを含んでよい。これらのアクティブエリアピラーは、基板252内の電気コネクタ256によって、互いに電気的に連結されてよい。電気コネクタ256は、パイプ接続PCすと称される場合がある。したがって、1つのNANDストリングが、図2に示すような8個のメモリセルを含むこともある。NANDストリング248aと248bとは、互いに対してオフセットされていてよい。従って、メモリアレイ100同様に、メモリアレイ200は、様々なアクセス処理を実行するために、サブブロック244aおよび244bを同時に駆動させることができる。上述した実施形態は、セルピッチの半分のビットラインピッチを記載しているが、他の実施形態では、他の整合しないビットラインおよびセルピッチを有していてもよい。様々な実施形態は、セルピッチ対ビットラインピッチの比率がいずれであってもよい。例えば、ビットラインピッチは、セルピッチの1/nであってよいここでnは、1より大きい整数である。上述した実施形態は、バイナリつまり2:1のセルピッチ対ビットラインピッチを記載しているが、他の実施形態は、バイナリではないセルピッチ対ビットラインピッチを有していてもよい。バイナリのデジタルシステムでは、バイナリページサイズたとえば、ABLアーキテクチャのビットラインの総数を有することで、アドレス指定、I/Oタイミング等を促すと好適であると思われる。セルピッチ対ビットラインピッチの比率もバイナリである場合には、こうすることで、バイナリ数のセルがすべてビットラインに結合されるだろう。しかし、バイナリページサイズを確保するためには、バイナリ数のビットラインを維持することで十分と思われるので、メモリセルの数が僅かに供給過多である、バイナリではないセルピッチ対ビットラインピッチを有する実施形態を利用することもできる。例えば、16ビットの所望のページサイズを考える。バイナリ2:1のセルピッチ対ビットラインピッチの比率の代わりに、1つ置きのサブブロックにビットラインを連結させた、8セル幅のアレイを利用することもできる。3:1のセルピッチ対ビットラインピッチの比率を実装するために、2つ置きのサブブロック3つのサブブロックごとのに1つに対してビットラインを連結させた、5セル幅のアレイ5>16/3を利用してもよい。この場合には、アレイのエッジにどのビットラインにも連結されないNANDストリングが幾つか存在する場合がある。しかし、現実的なページサイズが8キロバイトkBまたは16kBであることを考えると、無駄なセルは小さなオーバヘッドである。ビットラインおよびセルピッチが整合しない場合には、技術がサポートすることができるページサイズは、ビットラインピッチによってのみ制限され、セルピッチによっては制限されない。3DNANDメモリアレイのビットライン構成には高いアスペクト比のエッチングは不要なので、これらアレイ内のビットラインピッチを、2DNANDメモリアレイのビットラインピッチに整合させることができるだろう。したがって、3DNANDメモリアレイのページサイズは、2DNANDメモリアレイに類似したものであってよく、この際に、3Dのメモリアレイに関連したより大きいセルピッチに対応できるように、サイズを小さくする必要がない。3Dメモリアレイのセルピッチがこれ以上小さくならない場合であっても、より高度なリソグラフィーによってビットラインピッチをスケーリングすることができる場合には、ページサイズをさらにスケーリングすることができる。図4は、幾つかの実施形態における、メモリアレイによりアクセス処理を実施する方法400を示す。方法400は、メモリアレイ100またはメモリアレイ200とともに利用されてよい。方法400は、ブロック404で、第1のサブブロックおよび第2のサブブロックを同時に駆動する段階を含んでよい。第1のサブブロックおよび第2のサブブロックは物理的、および/または、電気的に互いに隣り合っていてよく、メモリセルの1つのブロックを表していてよい。2つのサブブロックは、適切な選択ゲートにエネルギー供給することで同時に駆動されてよい。例えば、メモリアレイ100に関しては、サブブロック144aおよびサブブロック144bが、SGDn124aおよびSGDn124b、並びに、SGS132aおよび132bにエネルギー供給することで、同時に駆動されてよい。メモリアレイ200に関しては、サブブロック244aおよびサブブロック244bが、SGDn228並びにSGS234cおよび234dにエネルギー供給することで、同時に駆動されてよい。方法400は、ブロック408で、第1のサブブロックのビットラインの第1のサブセット例えば偶数のビットラインのメモリセルへのアクセスを続けてよい。メモリアレイ100に関しては、ビットラインの第1のサブセット、および、サブブロック144aの1以上のワードラインにエネルギー供給することによって、サブブロック144aのメモリセルにアクセスしてよい。メモリアレイ200に関しては、ビットラインの第1のサブセット、および、サブブロック244bの選択されたワードラインにエネルギー供給することで、サブブロック244bの上のメモリセルにアクセスしてよい。方法400はさらに、ブロック412で、第2のサブブロックのビットラインの第2のサブセット例えば奇数のビットラインの上のメモリセルへのアクセスを含んでよい。メモリアレイ100に関しては、ビットラインの第2のサブセット、および、サブブロック144bの1以上のワードラインにエネルギー供給することによって、サブブロック144bのメモリセルにアクセスしてよい。メモリアレイ200に関しては、ビットラインの第2のサブセット、および、サブブロック244aの選択されたワードラインにエネルギー供給することによって、サブブロック244bのメモリセルにアクセスしてよい。様々な実施形態では、ブロック408と412とが、互いと同時に、およびブロック404と同時に実行されてよい。上述した実施形態は、ビットラインの2つのサブセットに関する方法を記載しているが、他の実施形態は、これよりも多い数のサブセットを含んでもよい例えば、セルピッチ対ビットラインピッチの比率が2:1より大きいとき。さらに、上述した実施形態は、2つのサブブロックを互いに同時に駆動する方法を記載しているが、他の実施形態は、2を超える数のサブブロックを互いに同時に駆動することに関していてもよい。例えば、n個のサブブロックを有する1つのブロックを含む実施形態では、最大n個のサブブロックを、互いに同時に駆動することができる。本明細書に記載するメモリアレイおよび方法は、所望のように構成するために、任意の適切なハードウェアおよび/またはソフトウェアを利用してシステムに実装することができる。図5は、一実施形態において、1以上のプロセッサ504、メモリデバイス512、1以上の通信インタフェース516、および入出力I/Oデバイス520に連結されたシステム制御論理508を含む例示的システム500を示す。メモリデバイス512は、メモリアレイ100またはメモリアレイ200を含む不揮発性コンピュータ記憶チップであってよい。メモリアレイに加えて、メモリデバイス512は、パッケージを含んでよく、この内部にメモリアレイが設けられ、さらに、ドライバ回路例えばドライバ、メモリデバイス512をシステム500の他のコンポーネントに電気的に連結する入出力接続等が含まれてよい。メモリデバイス512は、システム500に取り外し可能に、または、永久に連結されるよう構成されてよい。通信インタフェース516は、1以上のネットワークで、および/または、任意の他の適切なデバイスと通信するためのインタフェースをシステム500に提供してよい。通信インタフェース516は、任意の適切なハードウェアおよび/またはファームウェアを含んでよい。一実施形態の通信インタフェース516は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、および/または、無線モデムを含んでよい。無線通信においては、一実施形態の通信インタフェース516が、1以上のアンテナを利用して、システム500を無線ネットワークに通信可能に連結する。一実施形態では、プロセッサ504の少なくとも1つが、システム制御論理508の1以上のコントローラの論理とともにパッケージ化されてよい。一実施形態では、プロセッサ504の少なくとも1つが、システム制御論理508の1以上のコントローラの論理とともにパッケージ化され、システムインパッケージSiPを形成してよい。一実施形態では、プロセッサ504の少なくとも1つが、システム制御論理508の1以上のコントローラの論理と同じダイに集積されてよい。一実施形態では、プロセッサ504の少なくとも1つが、システム制御論理508の1以上のコントローラの論理と同じダイに集積され、システムオンチップSoCを形成してよい。一実施形態のシステム制御論理508は、任意の適切なインタフェースを、プロセッサ504の少なくとも1つ、および/または、システム制御論理508と通信する任意の適切なデバイスまたはコンポーネントに提供する任意の適切なインタフェースコントローラを含んでよい。システム制御論理508は、システム500の様々なコンポーネントにデータを移動させたり、様々なコンポーネントからデータを移動させたりしてよい。一実施形態のシステム制御論理508は、図4の方法400について上述したもの等の様々なアクセス処理を制御するために、メモリデバイス512にインタフェースを提供するメモリコントローラ524を含んでよい。メモリコントローラ524は、ここで記載するメモリデバイス512を制御するよう特別に構成されている制御論理528を含んでよい。様々な実施形態では、制御論理528は、プロセッサ504の少なくとも1つによって実行されると、メモリコントローラ524に上述した処理を実行させる命令を、持続性コンピュータ可読媒体例えばメモリデバイス512またはその他のメモリ/ストレージに格納した形で含んでよい。様々な実施形態では、I/Oデバイス520が、システム500に対するユーザのインタラクションを可能とするよう設計されたユーザインタフェースを含んでよく、システム500に対する周辺コンポーネントのインタラクションを可能するよう設計された周辺コンポーネントインタフェースを含んでよく、および/または、システム500に関する環境条件および/または位置情報を決定するよう設計されたセンサを含んでよい。様々な実施形態では、ユーザインタフェースが、これらに限定はされないが、ディスプレイ例えば液晶ディスプレイ、タッチスクリーンディスプレイ等、スピーカ、マイクロフォン、画像および/またはビデオをキャプチャするための1以上のデジタルカメラ、フラッシュライトたとえば発光ダイオードフラッシュおよびキーボードを含んでよい。様々な実施形態では、周辺コンポーネントインタフェースが、これらに限定はされないが、不揮発性メモリポート、オーディオジャック、および、電力供給インタフェースを含んでよい。様々な実施形態では、センサが、これらに限定はされないが、ジャイロセンサ、加速度計、近接センサ、周辺光センサ、および、ポジショニングユニットを含んでよい。ポジショニングユニットは、これに加えて/これに代えて、通信インタフェース516の一部であったり、または通信インタフェース516とインタラクトしたりすることで、グローバルポジショニングシステムGPSサテライト等のポジショニングネットワークのコンポーネントと通信してよい。様々な実施形態では、これらに限定はされないが、システム500が、ラップトップコンピューティングデバイス、タブレットコンピューティングデバイス、ネットブック、スマートフォン等のモバイルコンピューティングデバイス、デスクトップコンピューティングデバイス、ワークステーション、サーバであってよい。システム500は、これより多いまたは少ないコンポーネント、および/または、異なるアーキテクチャを有してもよい。ここに具体的な実施形態を説明のために例示、記載してきたが、同じ目的を達成するよう計算された様々な種類の代替的なおよび/または均等である実施形態または実装例で、本開示の範囲を逸脱せずに図示および記載された実施形態を置き換えることができる。本願は、ここで記載する実施形態の適合例または変形例を含むことを意図している。従って、ここに記載する実施形態は、請求項およびその均等物によってのみ限定されることを意図している。