第1の方向に延伸された第1の回路セル列と、前記第1の回路セル列と実質的に平行に、前記第1の方向に延伸された第2の回路セル列と、夫々が前記第1の方向に延伸され、前記第1の回路セル列上に配置された第1及び第2の電源線であって、前記第1の電源線には第1の電源電位が供給される、前記第1及び第2の電源線と、前記第1の方向に延伸され、前記第2の回路セル列上に配置された第3の電源線であって、前記第3の電源線には第2の電源電位が供給される、前記第3の電源線と、前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備えることを特徴とする半導体装置。前記第1のトランジスタは、前記第1の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項1に記載の半導体装置。前記第1のトランジスタは、前記第1の回路素子が前記活性状態のときに前記導通状態となり、前記第1の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項2に記載の半導体装置。前記第1の方向に延伸され、前記第2の回路セル列上に配置された第4の電源線と、前記第1の電源電位が供給される第5の電源線と、前記第4の電源線と前記第5の電源線との間に配置された第2のトランジスタであって、前記第2のトランジスタは導通状態になったときに前記第4の電源線と前記第5の電源線とを接続することで前記第5の電源線から前記第4の電源線に前記第1の電源電位を供給し、前記第2のトランジスタは非導通状態になったときに前記第4の電源線と前記第5の電源線とを電気的に切り離す、前記第2のトランジスタと、前記第2の回路セル列に配置された第2の回路素子であって、当該回路素子は前記第3の電源線から供給される前記第2の電源電位と前記第4の電源線から供給される前記第1の電源電位との間の電源電圧で動作する、前記第2の回路素子と、を備えることを特徴とする、請求項1に記載の半導体装置。前記第1の回路素子と前記第2の回路素子との間で信号を伝送する信号線を備えることを特徴とする、請求項4に記載の半導体装置。前記第1乃至第4の電源線を含む第1の配線層と、前記第1の配線層の上方に形成され、前記信号線を含む第2の配線層とを含む多層配線構造を備えることを特徴とする、請求項5に記載の半導体装置。前記第1の回路セル列は、前記第1の方向に延伸し第1の導電性を示す第1の領域と、前記第1の方向に延伸し、前記第1の領域と前記第1の方向と実質的に直行する第2の方向に並んで配置された第2の領域であって、前記第1の導電性と異なる第2の導電性を示す前記第2の領域とを含み、前記第2の回路セル列は、前記第1の方向に延伸し前記第2の導電性を示す第3の領域と、前記第1の方向に延伸し、前記第3の領域と前記第2の方向に並んで配置された第4の領域であって、前記第1の導電性を示す前記第4の領域とを含み、前記第1の回路セル列の前記第2の領域と前記第2の回路セル列の前記第3の領域とが電気的に接続されることを特徴とする、請求項1に記載の半導体装置。前記第1のトランジスタが前記第1の回路セル列の前記第2の領域と前記第2の回路セル列の前記第3の領域とにまたがって配置されることを特徴とする、請求項7に記載の半導体装置。前記第1の電源線が前記第1の回路セル列の前記第1の領域の上に配置され、前記第2の電源線が前記第1の回路セル列の前記第2の領域の上に配置され、前記第3の電源線が前記第2の回路セル列の前記第3の領域の上に配置されることを特徴とする、請求項8に記載の半導体装置。前記第1の回路セル列は、前記第1の方向に並んで形成された機能回路領域とドライバ領域とを含み、前記第1の回路素子は、前記機能回路領域に配置され、前記第1のトランジスタは、前記ドライバ領域に配置されることを特徴とする、請求項1に記載の半導体装置。前記第1の回路素子は複数の機能回路セルを含み、前記第1のトランジスタは、前記複数の機能回路セルのうちの2つの間に挿入されることを特徴とする、請求項1に記載の半導体装置。前記第1の方向と実質的に直交する第2の方向に延伸し、第1のスルーホールを介して前記第2の電源線に接続される第4の電源線と、前記第4の電源線と実質的に平行に、前記第2の方向に延伸された第5の電源線であって、第2のスルーホールを介して前記第3の電源線に接続される、前記第5の電源線と、をさらに備え、前記第1のトランジスタが前記第4の電源線を介して前記第2の電源線に接続され、前記第5の電源線を介して前記第3の電源線に接続されることを特徴とする、請求項1に記載の半導体装置。前記第1及び第2の回路セル列と前記第2の方向に並んで形成されたドライバ領域をさらに備え、前記第1のトランジスタが前記ドライバ領域に形成されることを特徴とする、請求項12に記載の半導体装置。第1の方向に延伸される複数の電源線であって、第1の電源電位が供給される第1の電源線と、第2の電源線と、第2の電源電位が供給される第3の電源線とを含む、前記複数の電源線と、前記第1の方向に延伸する第1の回路セル列であって、前記第1及び第2の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第1の回路セル列と、前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備えることを特徴とする半導体装置。前記第1のトランジスタは、前記第1の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項14に記載の半導体装置。前記第1のトランジスタは、前記第1の回路素子が前記活性状態のときに前記導通状態となり、前記第1の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項15に記載の半導体装置。以下の分析は、本発明者によってなされたものである。特許文献1の図3に記載されているように、特許文献1に記載された半導体装置では、1つのセルラインに分岐線20D、20Sと仮想VSS線30Sとの少なくとも計3本の電源線を配置する必要がある。また、特許文献1の図3には明示的に記載されていないものの、分岐線20Dと仮想VSS線VSSVとの間の領域には、通常、信号配線が配置されるため、セルラインの高さ方向セルラインが延伸する方向と直交する方向に対して電源線が占有できる領域には制限がある。このような構成によると、回路素子の小型化等の促進により、セルラインの高さ方向の長さが短くなると、電源線が占有できる領域も小さくなるため、電源線が高抵抗化するという問題がある。そこで、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することが課題となる。本発明の第1の視点に係る半導体装置は、第1の方向に延伸された第1の回路セル列と、前記第1の回路セル列と実質的に平行に、前記第1の方向に延伸された第2の回路セル列と、夫々が前記第1の方向に延伸され、前記第1の回路セル列上に配置された第1及び第2の電源線であって、前記第1の電源線には第1の電源電位が供給される、前記第1及び第2の電源線と、前記第1の方向に延伸され、前記第2の回路セル列上に配置された第3の電源線であって、前記第3の電源線には第2の電源電位が供給される、前記第3の電源線と、前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備える。本発明の第2の視点に係る半導体装置は、第1の方向に延伸される複数の電源線であって、第1の電源電位が供給される第1の電源線と、第2の電源線と、第2の電源電位が供給される第3の電源線とを含む、前記複数の電源線と、前記第1の方向に延伸する第1の回路セル列であって、前記第1及び第2の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第1の回路セル列と、前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備える。本発明によると、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図5を参照すると、本発明に係る半導体装置は、第1の方向x方向に延伸された第1の回路セル列T1と、第1の回路セル列T1と実質的に平行に、第1の方向x方向に延伸された第2の回路セル列T2と、夫々が第1の方向x方向に延伸され、第1の回路セル列T1上に配置された第1及び第2の電源線301、312であって、第1の電源線301には第1の電源電位VPERIが供給される、第1及び第2の電源線301、312と、第1の方向x方向に延伸され、第2の回路セル列T2上に配置された第3の電源線302であって、第3の電源線302には第2の電源電位VSSが供給される、第3の電源線302と、第2の電源線312と第3の電源線302との間に接続された第1のトランジスタDN1であって、第1のトランジスタDN1は導通状態になったときに第2の電源線312と第3の電源線302とを接続することで第3の電源線302から第2の電源線312に第2の電源電位VSSを供給し、第1のトランジスタDN1は非導通状態になったときに第2の電源線312と第3の電源線302とを電気的に切り離す、第1のトランジスタDN1と、第1の回路セル列T1に配置された第1の回路素子IV1、IV3であって、回路素子IV1、IV3は第1の電源線301から供給される第1の電源電位VPERIと第2の電源線312から供給される第2の電源電位VSSとの間の電源電圧で動作する、第1の回路素子IV1、IV3と、を備えることが好ましい。第1のトランジスタDN1は、第1の回路素子IV1、IV3の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。第1のトランジスタDN1は、第1の回路素子IV1、IV3が活性状態のときに導通状態となり、第1の回路素子IV1、IV3が非活性状態のときに、非導通状態となることが好ましい。図5を参照すると、半導体装置は、第1の方向x方向に延伸され、第2の回路セル列T2上に配置された第4の電源線311と、第1の電源電位VPERIが供給される第5の電源線301’と、第4の電源線311と第5の電源線301’との間に配置された第2のトランジスタDP1であって、第2のトランジスタDP1は導通状態になったときに第4の電源線311と第5の電源線301’とを接続することで第5の電源線301’から第4の電源線311に第1の電源電位VPERIを供給し、第2のトランジスタDP1は非導通状態になったときに第4の電源線311と第5の電源線301’とを電気的に切り離す、第2のトランジスタDP1と、第2の回路セル列T2に配置された第2の回路素子IV2、IV4であって、当該回路素子IV2、IV4は第3の電源線302から供給される第2の電源電位VSSと第4の電源線311から供給される第1の電源電位VPERIとの間の電源電圧で動作する、第2の回路素子IV2、IV4と、をさらに備えていてもよい。半導体装置は、第1の回路素子IV1、IV3と第2の回路素子IV2、IV4との間で信号を伝送する信号線をさらに備えることが好ましい。また、半導体装置は、第1乃至第4の電源線301、312、302、311を含む第1の配線層と、第1の配線層の上方に形成され、前記信号線を含む第2の配線層とを含む多層配線構造を備えることが好ましい。第1の回路セル列T1は、第1の方向x方向に延伸し第1の導電性を示す第1の領域Pch領域と、第1の方向x方向に延伸し、第1の領域Pch領域と第1の方向x方向と実質的に直行する第2の方向y方向に並んで配置された第2の領域Nch領域であって、第1の導電性と異なる第2の導電性を示す第2の領域Nch領域とを含み、第2の回路セル列T2は、第1の方向x方向に延伸し第2の導電性を示す第3の領域Nch領域と、第1の方向x方向に延伸し、第3の領域Nch領域と第2の方向y方向に並んで配置された第4の領域Pch領域であって、第1の導電性を示す第4の領域Pch領域とを含み、第1の回路セル列T1の第2の領域Nch領域と第2の回路セル列T2の第3の領域Nch領域とが電気的に接続されることが好ましい。第1のトランジスタDN1が第1の回路セル列T1の第2の領域Nch領域と第2の回路セル列T2の第3の領域Nch領域とにまたがって配置されることが好ましい。第1の電源線301が第1の回路セル列T1の第1の領域Pch領域の上に配置され、第2の電源線312が第1の回路セル列T1の第2の領域Nch領域の上に配置され、第3の電源線302が第2の回路セル列T2の第3の領域Nch領域の上に配置されることが好ましい。第1の回路セル列T1は、第1の方向x方向に並んで形成された機能回路領域とドライバ領域とを含み、第1の回路素子IV1、IV2は、機能回路領域に配置され、第1のトランジスタDN1は、ドライバ領域に配置されるようにしてもよい。図11を参照すると、第1の回路素子は複数の機能回路セルを含み、第1のトランジスタDN3は、複数の機能回路セルのうちの2つの間に挿入されるようにしてもよい。図10を参照すると、半導体装置は、第1の方向x方向と実質的に直交する第2の方向y方向に延伸し、第1のスルーホール黒丸を介して第2の電源線312に接続される第4の電源線1012と、第4の電源線1012と実質的に平行に、第2の方向y方向に延伸された第5の電源線1002であって、第2のスルーホール黒丸を介して第3の電源線302に接続される、第5の電源線1002と、をさらに備え、第1のトランジスタDN2が第4の電源線1012を介して第2の電源線312に接続され、第5の電源線1002を介して第3の電源線302に接続されるようにしてもよい。図10を参照すると、半導体装置は、第1及び第2の回路セル列T1、T2と第2の方向y方向に並んで形成されたドライバ領域をさらに備え、第1のトランジスタDN2がドライバ領域に形成されるようにしてもよい。図5を参照すると、半導体装置は、第1の方向x方向に延伸される複数の電源線301、312、302であって、第1の電源電位VPERIが供給される第1の電源線301と、第2の電源線312と、第2の電源電位VSSが供給される第3の電源線302とを含む、複数の電源線301、312、302と、第1の方向x方向に延伸する第1の回路セル列T1であって、第1及び第2の電源線301、312を含み、複数の電源線301、312、302のうちの残りのいかなる電源線も含まない第1の回路セル列T1と、第2の電源線312と第3の電源線302との間に接続された第1のトランジスタDN1であって、第1のトランジスタDN1は導通状態になったときに第2の電源線312と第3の電源線302とを接続することで第3の電源線302から第2の電源線312に第2の電源電位VSSを供給し、第1のトランジスタDN1は非導通状態になったときに第2の電源線312と第3の電源線302とを電気的に切り離す、第1のトランジスタDN1と、第1の回路セル列T1に配置された第1の回路素子IV1、IV3であって、当該回路素子IV1、IV3は第1の電源線301から供給される第1の電源電位VPERIと第2の電源線312から供給される第2の電源電位VSSとの間の電源電圧で動作する、第1の回路素子IV1、IV3と、を備えることが好ましい。第1のトランジスタDN1は、第1の回路素子IV1、IV3の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。第1のトランジスタDN1は、第1の回路素子IV1、IV3が活性状態のときに導通状態となり、第1の回路素子IV1、IV3が非活性状態のときに、非導通状態となることが好ましい。本発明によると、パワーゲーティングを行う半導体装置において、各々の回路セル列セルラインに配置される電源線が合計2本となるため、従来例のように電源線の幅が制限されることがなく、電源線の高抵抗化を抑制することができる。実施形態実施形態に係る半導体装置について、図面を参照して説明する。図1は、本実施形態に係る半導体装置の構成を概略的に示すブロック図である。図1は、半導体装置の一例としてDRAMの構成を示している。図1を参照すると、本実施形態の半導体装置は、クロック端子101、アドレス端子102、コマンドCMD端子103、電源VDD端子104、接地VSS端子105、データ入出力端子106、メモリセルアレイ107、書き込み読み出し制御回路部108、および、パワーゲーティング使用回路部109を有している。書き込み読み出し制御回路部108は、電源端子104および接地端子105から駆動電圧が供給されている。また、書き込み読み出し制御回路部108は、外部からクロック端子101を介して供給されるクロック信号CKに応じて動作し、外部からアドレス端子102およびコマンド端子103を介して供給されるアドレス信号ADDおよびコマンド信号CMDにより、メモリセルアレイ107を構成するメモリ素子に対して、データ入出力端子106から供給されるデータDQ0~DQnの書き込み、およびメモリ素子から読み出したデータDQ0~DQnをデータ入出力端子から出力する操作を行う。パワーゲーティング使用回路部109は、書き込み読み出し制御回路108を構成する回路の一部であり、半導体装置がスタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、および、この回路の出力ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。また、パワーゲーティング使用回路部109は、一部または全てにこの回路を構成する機能素子であるトランジスタのサブスレッショルドリーク電流を低減するための電源遮断構成すなわち、パワーゲーティングが用いられている。図2は、本実施形態に係る半導体装置の適用例を示す図である。本実施形態の半導体装置は、例えば、アレイインタフェース等のようにバッファが並んだ箇所繰り返し領域において適用することができる。ただし、本実施形体の半導体装置は、図2に示すような繰り返し領域に限定して適用されるものではない。本実施形態の半導体装置は、パワーゲーティングを使用するその他の回路にも適用することができる。ここで、アレイインタフェースとは、図1の書き込み読み出し制御回路部108のうちの、メモリセルアレイと他の制御回路との間に介在する回路部分図2の破線で囲まれた部分をいう。アレイインタフェースの具体例として、カラムデコーダYDEC、データアンプAMP、リードライトバッファRWBUFF等が挙げられる。図3は、本実施形態の半導体装置におけるパワーゲーティング使用回路部109のレイアウトを一例として示す図である。なお、多層配線構造に関しては、後に、図5を参照して詳述する。図3を参照すると、4つの回路セル列セルラインT1~T4が記載されている。それぞれの回路セル列には、1組の電源線と接地線が配置されている。複数の電源線301、311および接地線302、312ならびに複数の回路セル列T1~T4は、それぞれ、図3のx方向に沿って延伸する。複数の電源線301、311および接地線302、312は、図3のy方向に、互いに平行になるように並んで配置される。複数の回路セル列T1~T4は、図3のy方向に、互いに平行になるように並んで配置される。それぞれの回路セル列は、Pch領域とNch領域の2つの領域を含んでおり、隣接する2つの回路セル列では、互いのPch領域またはNch領域の一方が隣接するように配置される。また、回路セル列T1、T2をそのままy方向に2回路セル列分移動させると、回路セル列T3、T4と重なるように配置されている。すなわち、図3においては、回路セル列2つ毎にシフト配置されている。回路セル列T1、T3には、主電源線第1の電源線301と擬似接地線第2の電源線312との2本の電源線が配置されている。一方、回路セル列T2、T4には、主接地線第3の電源線302と擬似電源線第4の電源線311との2本の電源線が配置されている。主電源線301には、例えば、電源発生回路非図示から内部電源電位VPERIが供給されており、主接地線302には、例えば、接地端子から接地電位VSSが供給されている。セル境界で隣接する電源線と接地線例えば、主接地線302と擬似接地線312は、互いに電気的に絶縁されている。機能回路領域には、例えば、バッファ回路等の所望の機能を有する回路が配置される。一方、ドライバ領域には、パワーゲーティング用のドライバトランジスタスイッチ回路DN1、DP1が配置される。ドライバトランジスタDN1は、Nch領域例えば、回路セル列T1、T2の境界部分に配置され、ソース端子およびドレイン端子の一方に主接地線302が接続され、他方に擬似接地線312が接続されている。ドライバトランジスタDN1のゲート端子には、制御信号線322から制御信号CTR_Nが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタDN1は活性レベルハイレベルの制御信号CTR_Nを受け取ることで導通状態となり、主接地線302と擬似接地線312とを接続し、擬似接地線312の擬似接地電位VSSZを接地電位VSSに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタDN1は非活性レベルロウレベルの制御信号CTR_Nを受け取ることで非導通状態となり、主接地線302と擬似接地線312を電気的に切り離し、擬似接地線312をフローティング状態とする。ドライバトランジスタDP1は、Pch領域例えば回路セル列T2、T3の境界部分に配置され、ソース端子およびドレイン端子の一方に主電源線301が接続され、他方に擬似電源線311が接続される。ドライバトランジスタDP1のゲート端子には、制御信号線321から制御信号CTR_Pが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタDP1は活性レベルロウレベルの制御信号CTR_Pを受け取ることで導通状態となり、主電源線301と擬似電源線311とを接続し、擬似電源線311の擬似電源電位VPERIZを電源電位VPERIに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタDP1は非活性レベルハイレベルの制御信号CTR_Pを受け取ることで非導通状態となり、主電源線301と擬似電源線311を電気的に切り離し、擬似電源線311をフローティング状態とする。図3では、回路セル列T4に配置された擬似電源線311に電位を供給するために、回路セル列T4の外側に主電源線301’を配置する構成としている。このように、両端y方向に設けられた回路セル列の外側の電源線が擬似電源線または擬似接地線である場合には、その外側に主電源線または主接地線を配置することもできる。図4は、図3の領域A1および領域A2に配置されるべき回路を一例として示す。図4を参照すると、回路は、インバータIV1~IV4、および、パワーゲーティング用のドライバトランジスタDP1、DN1を備えている。インバータIV1は、主電源線301および擬似接地線312に接続され、入力信号INを入力とし、出力信号を中間接点ND1に出力する。インバータIV2は、擬似電源線311および主接地線302に接続され、インバータIV1から出力された信号を入力とし、出力信号を中間接点ND2に出力する。インバータIV3は、主電源線301および擬似接地線312に接続され、インバータIV2から出力された信号を入力とし、出力信号を中間接点ND3に出力する。インバータIV4は、擬似電源線311および主接地線302に接続され、インバータIV3から出力された信号を入力とし、出力信号OUTを出力する。ドライバトランジスタDP1は、ソース端子およびドレイン端子の一方に主電源線301が接続され、他方に擬似電源線311が接続され、ゲート端子には制御信号線321から制御信号CTR_Pが供給される。ドライバトランジスタDN1は、ソース端子およびドレイン端子の一方に主接地線302が接続され、他方に擬似接地線312が接続され、ゲート端子には制御信号線322から制御信号CTR_Nが供給される。図3および図4を参照すると、機能回路領域中の領域A1には、インバータIV1~IV4が配置される。具体的には、インバータIV1、IV3は領域A1の回路セル列T1に設けられ、インバータIV2、IV4は領域A1の回路セル列T2に設けられる。一方、ドライバ領域中の領域A2には、パワーゲーティング用のドライバトランジスタDP1およびDN1が配置される。図5は、図3の機能回路領域A1とドライバ領域A2との詳細レイアウトの一例として、図4に示した回路のレイアウトを示す図である。図5を参照すると、本実施形態の半導体装置は、多重配線構造を備える。具体的には、半導体基板中に拡散層が形成され、半導体基板との間にゲート絶縁膜を介在して半導体基板上にゲート電極が形成され、さらに多重配線構造の第1層配線としてのタングステン配線、第1層配線の上に絶縁膜を介在して形成された第2層配線としての第1アルミニウム配線1Al、第2層配線の上に絶縁膜を介在して形成された第3層配線としての第2アルミニウム配線2Alを備えている。第1層配線と拡散層とは、コンタクトを介して接続され、第2層配線と第1層配線とは第1スルーホールを介して接続され、第3層配線と第2層配線とは第2スルーホールを介して接続される。なお、図5には記載されていないものの、さらに上層の配線層を備える構成としてもよい。本実施形態に係る半導体装置は、パワーゲーティング方式のように、3つ以上の電源を必要とする回路において適用することができる。図5は、VPERI、VPERIZ、VSS、VSSZの4つの電源を必要とする回路に対するレイアウト図を示す。具体的には、使用する電源ごとに回路セル列を複数2列以上に分割して回路セルを構成する。また、各回路セル列は電源線と接地線の対主電源線301と擬似接地線312の対、または、擬似電源線311と主接地線302の対によって構成する。さらに、異なる回路セル列間を接続する配線領域を設ける。その際、回路セル列を跨ぐ配線材は、電源線と別工程であればレイアウトの都合に合わせて自由に選択することができる。駆動能力を必要とし、バッファリングする回路等を機能回路領域に設けた場合には、図5において、インバータIV1のx方向の幅<インバータIV2のx方向の幅<インバータIV3のx方向の幅<インバータIV4のx方向の幅となる場合がある。このとき生じた空き領域は、別の回路セルを配置するための領域として利用することができる。図6は、回路セル列境界での隣接電源線の絶縁、すなわち、図3、図5に示した回路セル列を跨いで形成されたNch領域又はPch領域における主電源線301又は主接地線302と擬似電源線311又は擬似接地線312との絶縁について説明するための図である。図6aは、回路セル列境界における主電源線301または主接地線302を示す。図6aを参照すると、主電源線301または主接地線302のタングステンは回路セル列境界から設計基準を満たすスペースを設けて配線する。また、主電源線301または主接地線302の第1アルミニウム配線1ALは回路セル列境界まで配線する。さらに、図6aにおいて、主電源線301または主接地線302は第1スルーホール、タングステン、及び、第2スルーホールを介して、拡散層基板電位にも接続されている。ここで、拡散層基板電位は、半導体基板又は半導体基板中に形成されたウェル領域に基板電位を供給するための拡散層である。この基板電位は、半導体基板に形成されたトランジスタのバックゲート電位として用いられる。図6bは、回路セル列境界における擬似電源線311または擬似接地線312を示す。図6bを参照すると、擬似電源線311または擬似接地線312のタングステンは回路セル列境界エッジまで配線する。また、擬似電源線311または擬似接地線312の第1アルミニウム配線1ALは回路セル列境界から設計基準を満たすスペースを設けて配線する。図6cを参照すると、Aの箇所とBの箇所とは、電位が異なるのみで、同様の構成を有する。図6dは、図6aの上下を反転したものを下部に配置し、図6bを上部に配置したときの回路セル列境界の様子を示す。図6dに示すとおり、図3、5に示した回路セル列を跨いで形成されたNch領域又はPch領域には、図6aの拡散層基板電位から基板電位が供給される。図7は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図7aは、本実施形態に係る半導体装置のレイアウト図を示す。一方、図7bは、比較のための従来例のレイアウト図を示す。図7aおよび図7bにおいて、PチャネルトランジスタP1およびNチャネルトランジスタN1はインバータIV1に含まれるトランジスタを示し、PチャネルトランジスタP2およびNチャネルトランジスタN2はインバータIV2に含まれるトランジスタを示し、PチャネルトランジスタP3およびNチャネルトランジスタN3はインバータIV3に含まれるトランジスタを示し、PチャネルトランジスタP4およびNチャネルトランジスタN4はインバータIV4に含まれるトランジスタを示す。図7bを参照すると、従来例においては、回路セル列T1に電源線および接地線1301、1311、1312、1302が合計4本配線されている。一方、図7aを参照すると、本実施形態の半導体装置では、回路セル列T1に主電源線301と擬似接地線312が配線され、回路セル列T2に擬似電源線311と主接地線302が配線される。すなわち、本実施形態の半導体装置によると、従来例と比較して、電源線の本数を半分に減らすことができ、電源線の幅を拡げることができる。本実施形態によると、第1の効果として、各回路セル列が電源線と接地線の対にて構成されるため、配線領域を増やすことなく電源線幅を太くすることができる。また、第2の効果として、電源線幅を太くできるので、多くのスルーホールTHを配置することができる。さらに、第3の効果として、回路セル列をタングステン配線で跨いで接続することで、アルミニウムAL配線領域を削減することができる。図8は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図8aは、本実施形態に係る半導体装置のレイアウト図を示す。一方、図8bは、比較のための従来例のレイアウト図を示す。図8bの一点鎖線で示した箇所を参照すると、ソース電源が異なるため、トランジスタ間でソースを共有することができない。一方、図8aの一点鎖線で示した箇所を参照すると、使用電源ごとに回路セル列を分けていることから、同一の回路セル列には同一の電源を使用するトランジスタしか存在せず、トランジスタ間でソースを共有することができる。したがって、第4の効果として、本実施形態によると、従来例と比較して、実装面積を削減することが可能となる。図9は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図9aは、本実施形態に係る半導体装置のレイアウト図を示す。一方、図9bは、比較のための従来例のレイアウト図を示す。図9bを参照すると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの間に、擬似電源を使用しないトランジスタが挿入されるため、配線抵抗が増大する。一方、図9aを参照すると、本実施形態の半導体装置によると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの距離を短くすることができ、配線抵抗の増大を抑制することができる第5の効果。すなわち、図9aにおける距離L1を、図9bにおける距離L2よりも短くすることができる。また、第5の効果により、擬似電源線の引き回しが短くなることで容量削減につながり、高速動作が可能となる第6の効果。以上の第1、第2、第5の効果によると、電源を低抵抗で供給することが可能となり、パワーゲーティング用ドライバのサイズを縮小することもできる第7の効果。次に、本実施形態の半導体装置のレイアウトの変形例について、図面を参照して説明する。図10は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図10を参照すると、ドライバ領域を機能回路領域のy方向に隣接して配置し、第2アルミニウム配線2AL1001、1002、1011、1012を用いて機能回路領域の各回路セル列の各電源線にそれぞれに対応する電位を供給する構成が示されている。図10における黒丸は、第2アルミニウム配線2ALと第1アルミニウム配線1ALとを接続するスルーホールを示す。図11は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図11を参照すると、ドライバ専用領域を設けずに、機能回路領域の空き領域等にパワーゲーティング用ドライバを分散配置する構成が示されている。図11のドライバ領域には、例えば、図12のレイアウト図に示すようなドライバ回路が設けられる。図12は、図11のドライバ領域に配置されるドライバ回路のレイアウトを示す図である。本実施形態の半導体装置は回路セル列ごとに1つの電源線と1つの接地線で構成されることから、パワーゲーティング用ドライバを図12に示すように作成することができる。図12を参照すると、擬似電源線311または擬似接地線312の領域におけるパワーゲーティング用ドライバは、第1アルミニウム配線1ALから第1スルーホール1THを介して擬似電源線311または擬似接地線312に接続するとともに、回路セル列境界エッジから第1アルミニウム配線1ALを配置し、第1スルーホール1THを介して主電源線301または主接地線302に接続する。一方、主電源線301または主接地線302の領域におけるパワーゲーティング用ドライバは、第1スルーホール1THを介して第1アルミニウム配線1ALから主電源線301または主接地線302に接続するとともに、タングステンを回路セル列境界エッジまで配線して、擬似電源線311または擬似接地線312に接続する。図12に示すようにパワーゲーティング用ドライバを作成することで、パワーゲーティング用ドライバを通常の回路セルと同様に扱うことができる。図13は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図13を参照すると、回路セル列2つごとにミラー配置したときのレイアウト図が示されている。図13において、回路セル列T1と回路セル列T4は、対称軸に関して対称である。同様に、回路セル列T2と回路セル列T3は、対称軸に関して対称である。このとき、隣接する回路セル列T2と回路セル列T3との間で擬似電源線311、311’をショート短絡させることができ、図3のように回路セル列2つごとにシフト配置した場合と比較して、電源線を太くすることができる。また、ミラー配置とすることで、両端y方向にある回路セル列の外側の電源線を主電源線または主接地線とすることができる。図14は、図3の機能回路領域中の領域A1に配置される回路が、インバータ以外の素子を含む場合を一例として示す図である。図14を参照すると、回路は、インバータIV5、IV6およびNANDゲートNA1~NA4を備えている。インバータIV5は、主電源線301および擬似接地線312に接続され、入力信号INを入力とし、出力信号をインバータIV6の入力端子へ出力する。インバータIV6は、擬似電源線311および主接地線302に接続され、インバータIV5から出力された信号を入力とし、出力信号を中間接点ND4に出力する。NANDゲートNA1は、主電源線301および擬似接地線312に接続され、インバータIV6から出力された信号および入力信号IN1を入力とし、出力信号OUT1を出力する。NANDゲートNA2は、主電源線301および擬似接地線312に接続され、インバータIV6から出力された信号および入力信号IN2を入力とし、出力信号OUT2を出力する。NANDゲートNA3は、主電源線301および擬似接地線312に接続され、インバータIV6から出力された信号および入力信号IN3を入力とし、出力信号OUT3を出力する。NANDゲートNA4は、主電源線301および擬似接地線312に接続され、インバータIV6から出力された信号および入力信号IN4を入力とし、出力信号OUT4を出力する。図15は、図14に示す回路に対するレイアウト図である。図15を参照すると、主電源線301および擬似接地線312を使用するインバータIV5およびNANDゲートNA1~NA4は、回路セル列T1に設けられる。一方、擬似電源線311および主接地線302を使用するインバータIV6は、回路セル列T2に設けられる。図14のように、インバータ以外の回路を含む場合においても、本実施形態の半導体装置を適用することができる。すなわち、各回路セル列に設けられる電源線および接地線をそれぞれ1本ずつとすることで、回路セル列に電源線および接地線をそれぞれ複数設けた場合と比較して、電源線および接地線の幅を広げることができ、電源線および接地線の配線抵抗を削減することができる。また、図15を参照すると、回路セル列T1、T2間を跨ぐ配線をタングステンで作成することで、中間接点ND4をタングステンで配線でき、第1アルミニウム配線1ALの配線領域を削減することができる。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。