蓄積電荷制御型のフローティングボディ型金属酸化膜半導体電界効果トランジスタACC型MOSFETであって:ゲートと、ドレインと、ソースと、前記ソースと前記ドレインとの間のゲート変調される導電チャネルを有するボディと、前記ゲートと前記ボディとの間に位置するゲート酸化物層と、前記ボディに動作可能に結合された蓄積電荷シンクACSであり、所望の動作領域から外れるように該ACS内の電圧に対するキャパシタンスの変曲キャパシタンス対電圧変曲をシフトさせるように選択された材料を有するACSとを有し、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるとき、前記ボディ内に蓄積電荷が存在し、当該MOSFETがオン状態で動作するようにバイアスされるとき、前記ゲート変調される導電チャネル、前記ソース及び前記ドレインは同じ極性のキャリアを有し、当該MOSFETがオフ状態で動作するようにバイアスされ且つ前記蓄積電荷が前記ソース、前記ドレイン及び前記ゲート変調される導電チャネルの前記極性とは反対の極性を有するとき、当該MOSFETは前記蓄積電荷レジームで動作する、ACC型MOSFET。前記ゲート変調される導電チャネルは、第1のドーパントでドープされた材料を有し、前記ACSは、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記所望の動作領域から外れるように前記ACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項1に記載のACC型MOSFET。前記ゲート変調される導電チャネルは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記ACSは、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記ACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項1に記載のACC型MOSFET。前記ゲート変調される導電チャネルは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記ACSは、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記ACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項1に記載のACC型MOSFET。当該ACC型MOSFETは更に電気コンタクト領域を有し、前記電気コンタクト領域及び前記ACSは同じ広がりを有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。当該ACC型MOSFETは更に、前記ACSに対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ACSへの電気的な結合を支援し、前記電気コンタクト領域は、前記ACSが有する材料と同じ材料を有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。当該ACC型MOSFETは更に、前記ACSに対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ACSへの電気的な結合を支援し、前記電気コンタクト領域は、前記ACSが有する材料とは異なる材料を有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。前記電気コンタクト領域は金属を有する、請求項7に記載のACC型MOSFET。前記ACSは前記ゲートに電気的に結合されている、請求項1乃至8の何れか一項に記載のACC型MOSFET。当該ACC型MOSFETはNMOSFETデバイスを有し、前記蓄積電荷はP極性を有する正孔を有する、請求項1乃至9の何れか一項に記載のACC型MOSFET。前記NMOSFETはエンハンスメントモード型のNMOSFETを有する、請求項10に記載のACC型MOSFET。前記NMOSFETはディプレッションモード型のNMOSFETを有する、請求項10に記載のACC型MOSFET。蓄積電荷制御型のフローティングボディ型MOSFETACC型MOSFETであって、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるときに当該MOSFETのボディ内に蓄積される電荷を制御するように適応され、当該MOSFETは:aゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、b前記フローティングボディの第1の遠位端の近傍に位置する第1の蓄積電荷シンクACSであり、該第1のACSは前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第1のACSを介して前記蓄積電荷を除去するために、第1のACSバイアス電圧が該第1のACSに印加される、第1のACSと、c前記フローティングボディの第2の遠位端の近傍に位置する第2の蓄積電荷シンクACSであり、該第2のACSは前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第2のACSを介して前記蓄積電荷を除去するために、第2のACSバイアス電圧が該第2のACSに印加される、第2のACSと、d前記第1のACSに対して電気的に連通して近接配置された第1の電気コンタクト領域であり、前記第1のACSへの電気的な結合を支援する第1の電気コンタクト領域と、e前記第2のACSに対して電気的に連通して近接配置された第2の電気コンタクト領域であり、前記第2のACSへの電気的な結合を支援する第2の電気コンタクト領域とを有する、ACC型MOSFET前記第1の電気コンタクト領域は前記第2の電気コンタクト領域と電気的に連通しており、前記第1の電気コンタクト領域と前記第2の電気コンタクト領域との間の電気的な連通は、経路インピーダンスを有する経路によって実現されている、請求項13に記載のACC型MOSFET。前記第1のACSは第1のACSインピーダンスで前記フローティングボディに結合しており、前記第2のACSは第2のACSインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第1のACSインピーダンスより低く、且つ前記経路インピーダンスは前記第2のACSインピーダンスより低い、請求項14に記載のACC型MOSFET。前記第1のACSは第1のACSインピーダンスで前記フローティングボディに結合しており、前記第2のACSは第2のACSインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第1のACSインピーダンスより高く、且つ前記経路インピーダンスは前記第2のACSインピーダンスより高い、請求項14に記載のACC型MOSFET。前記第1のACS及び前記第2のACSは、所望の動作領域から外れるように前記第1のACS及び前記第2のACS内の電圧に対するキャパシタンスの変曲キャパシタンス対電圧変曲をシフトさせるように選択された材料を有する、請求項13乃至16の何れか一項に記載のACC型MOSFET。前記フローティングボディは、第1のドーパントでドープされた材料を有し、前記第1のACS及び前記第2のACSは、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記所望の動作領域から外れるように前記第1のACS及び前記第2のACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項17に記載のACC型MOSFET。前記フローティングボディは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記第1のACS及び前記第2のACSは、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記第1のACS及び前記第2のACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項17に記載のACC型MOSFET。前記フローティングボディは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記第1のACS及び前記第2のACSは、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記第1のACS及び前記第2のACS内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項17に記載のACC型MOSFET。前記第1のACSと前記第1の電気コンタクト領域とは同じ広がりを有し、前記第2のACSと前記第2の電気コンタクト領域とは同じ広がりを有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。前記第1の電気コンタクト領域と前記第1のACSとは同じ材料を有し、前記第2の電気コンタクト領域と前記第2のACSとは同じ材料を有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。前記第1の電気コンタクト領域と前記第1のACSとは相異なる材料を有し、前記第2の電気コンタクト領域と前記第2のACSとは相異なる材料を有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。前記第1の電気コンタクト領域及び前記第2の電気コンタクト領域は相互接続層を有する、請求項23に記載のACC型MOSFET。前記第1のACS及び前記第2のACSは前記ゲートに電気的に結合されている、請求項13乃至24の何れか一項に記載のACC型MOSFET。当該ACC型MOSFETはACC型NMOSFETを有し、前記ソース及び前記ドレインはNドープされた領域を有し、前記フローティングボディ、前記第1のACS及び前記第2のACSはP-ドープされた領域を有し、前記第1の電気コンタクト領域及び前記第2の電気コンタクト領域はPドープされた領域を有する、請求項13乃至25の何れか一項に記載のACC型MOSFET。前記第1のACSと前記第1の電気コンタクト領域とは同じ広がりを有し、前記第2のACSと前記第2の電気コンタクト領域とは同じ広がりを有し、前記フローティングボディ、前記第1のACS及び前記第2のACSは、単一のイオン注入製造工程で形成された、結合された、P-ドープされた領域を有する、請求項26に記載のACC型MOSFET。前記ドレイン、前記ゲート、前記第1のACS及び前記第2のACSは、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項13乃至27の何れか一項に記載のACC型MOSFET。蓄積電荷制御型のフローティングボディ型MOSFETACC型MOSFETであって、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるときに当該MOSFETのボディ内に蓄積される電荷を制御するように適応され、当該MOSFETは:aゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、b前記フローティングボディの近傍に位置する複数の蓄積電荷シンクACSであり、該複数の蓄積電荷シンクの各蓄積電荷シンクが前記フローティングボディに電気的に結合され、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該複数の蓄積電荷シンクを介して前記蓄積電荷を除去するために、ACSバイアス電圧が各蓄積電荷シンクに印加される、複数の蓄積電荷シンクと、c対応する蓄積電荷シンクに近接配置された複数の電気コンタクト領域であり、各電気コンタクト領域が、対応する蓄積電荷シンクへの電気的な結合を支援する、複数の電気コンタクト領域と、を有する、ACC型MOSFET。前記複数の蓄積電荷シンクは、所望の動作領域から外れるように前記複数の蓄積電荷シンク内の電圧に対するキャパシタンスの変曲キャパシタンス対電圧変曲をシフトさせるように選択された材料を有する、請求項29に記載のACC型MOSFET。前記フローティングボディは、第1のドーパントでドープされた材料を有し、前記複数の蓄積電荷シンクは、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項30に記載のACC型MOSFET。前記フローティングボディは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンクは、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項30に記載のACC型MOSFET。前記フローティングボディは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンクは、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項30に記載のACC型MOSFET。前記複数の電気コンタクト領域は互いに電気的に接触しており、電気コンタクト領域間の電気的な接触は、1つ以上の経路インピーダンスを有する1つ以上の経路によって実現されている、請求項29乃至33の何れか一項に記載のACC型MOSFET。各蓄積電荷シンクは1つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記1つ以上の経路インピーダンスは前記1つ以上の蓄積電荷シンクインピーダンスより低い、請求項34に記載のACC型MOSFET。各蓄積電荷シンクは1つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記1つ以上の経路インピーダンスは前記1つ以上の蓄積電荷シンクインピーダンスより高い、請求項34に記載のACC型MOSFET。各蓄積電荷シンクは、その対応する電気コンタクト領域と同じ広がりを有する、請求項29乃至36の何れか一項に記載のACC型MOSFET。各蓄積電荷シンク及びその対応する電気コンタクト領域は同じ材料を有する、請求項29乃至37の何れか一項に記載のACC型MOSFET。各蓄積電荷シンク及びその対応する電気コンタクト領域は相異なる材料を有する、請求項29乃至37の何れか一項に記載のACC型MOSFET。前記複数の電気コンタクト領域は相互接続層を有する、請求項39に記載のACC型MOSFET。各電気コンタクト領域が独立に前記ゲートに接続されている、請求項29乃至40の何れか一項に記載のACC型MOSFET。前記複数の蓄積電荷シンクは、前記フローティングボディに関して且つ互いに対して対称に二次元に配置されている、請求項29乃至41の何れか一項に記載のACC型MOSFET。前記複数の蓄積電荷シンクは、前記フローティングボディに関して且つ互いに対して対称に三次元に配置されている、請求項29乃至42の何れか一項に記載のACC型MOSFET。前記ゲートに電気的に結合されたゲート端子と、前記ドレインに電気的に結合されたドレイン端子と、前記ソースに電気的に結合されたソース端子と、前記複数の電気コンタクト領域のうちの1つ以上に電気的に結合された1つ以上のACS端子と、を更に有する請求項29乃至43の何れか一項に記載のACC型MOSFET。前記1つ以上のACS端子は蓄積電荷シンク機構に結合されている、請求項44に記載のACC型MOSFET。前記複数の蓄積電荷シンクは前記ゲート酸化物層の近傍に配置されている、請求項29乃至45の何れか一項に記載のACC型MOSFET。前記ドレイン、前記ゲート、及び前記複数の蓄積電荷シンクは、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項29乃至46の何れか一項に記載のACC型MOSFET。当該ACC型MOSFETはシリコンオンインシュレータ技術で製造されている、請求項1乃至47の何れか一項に記載のACC型MOSFET。本発明は、SOI型MOSFET内の蓄積電荷を制御し、それによりSOI型MOSFETの動作における非線形応答、高調波歪み及び相互変調歪みの影響を改善する装置及び方法を提供することを目的とする。一実施形態において、少なくとも1つのSOI型MOSFETを有する回路は、蓄積電荷レジームで動作するように構成される。SOI型MOSFETのボディに動作可能に結合された蓄積電荷シンクACSが、ボディ内で生成された蓄積電荷を受け入れ、それによりSOI型MOSFETの正味のソース-ドレイン間キャパシタンスの非線形性を低減させる。一実施形態において、ACSは、例えば1MΩより高いインピーダンスの、MOSFETボディへの高インピーダンス接続を有する。一実施形態において、蓄積電荷制御型のフローティングボディ型金属酸化膜半導体電界効果トランジスタACC型MOSFETは、ゲートと、ドレインと、ソースと、前記ソースと前記ドレインとの間のゲート変調される導電チャネルを有するボディと、前記ゲートと前記ボディとの間に位置するゲート酸化物層と、前記ボディに動作可能に結合された蓄積電荷シンクACSであり、所望の動作領域から外れるように該ACS内の電圧に対するキャパシタンスの変曲キャパシタンス対電圧変曲をシフトさせるように選択された材料を有するACSと、を有し、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるとき、前記ボディ内に蓄積電荷が存在し、当該MOSFETがオン状態で動作するようにバイアスされるとき、前記ゲート変調される導電チャネル、前記ソース及び前記ドレインは同じ極性のキャリアを有し、当該MOSFETがオフ状態で動作するようにバイアスされ且つ前記蓄積電荷が前記ソース、前記ドレイン及び前記ゲート変調される導電チャネルの前記極性とは反対の極性を有するとき、当該MOSFETは前記蓄積電荷レジームで動作する。一実施形態において、MOSFETが蓄積電荷レジームで動作するようにバイアスされるときにMOSFETのボディ内に蓄積される電荷を制御するように適応されたACC型MOSFETは、aゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、b前記フローティングボディの第1の遠位端の近傍に位置する第1の蓄積電荷シンクACSであり、該第1のACSは前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第1のACSを介して前記蓄積電荷を除去するために、第1のACSバイアス電圧が該第1のACSに印加される、第1のACSと、c前記フローティングボディの第2の遠位端の近傍に位置する第2の蓄積電荷シンクACSであり、該第2のACSは前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第2のACSを介して前記蓄積電荷を除去するために、第2のACSバイアス電圧が該第2のACSに印加される、第2のACSと、d前記第1のACSに対して電気的に連通して近接配置された第1の電気コンタクト領域であり、前記第1のACSへの電気的な結合を支援する第1の電気コンタクト領域と、e前記第2のACSに対して電気的に連通して近接配置された第2の電気コンタクト領域であり、前記第2のACSへの電気的な結合を支援する第2の電気コンタクト領域とを有する。一実施形態において、MOSFETが蓄積電荷レジームで動作するようにバイアスされるときにMOSFETのボディ内に蓄積される電荷を制御するように適応されたACC型MOSFETは、aゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、b前記フローティングボディの近傍に位置する複数の蓄積電荷シンクACSであり、該複数の蓄積電荷シンクの各蓄積電荷シンクが前記フローティングボディに電気的に結合され、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該複数の蓄積電荷シンクを介して前記蓄積電荷を除去するために、ACSバイアス電圧が各蓄積電荷シンクに印加される、複数の蓄積電荷シンクと、c対応する蓄積電荷シンクに近接配置された複数の電気コンタクト領域であり、各電気コンタクト領域が、対応する蓄積電荷シンクへの電気的な結合を支援する、複数の電気コンタクト領域とを有する。上述のように、この教示がNMOSFET及びPMOSFETに等しく適用されることは、電子デバイス設計技術の当業者に認識されるところである。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、NMOSFETのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス技術の当業者は、これらの実施形態及び実施例が如何にしてPMOSFETとともに用いられるように適用されるかを容易に理解できるであろう。SOI型NMOSFET内の蓄積電荷の非線形性及び高調波歪みへの影響背景技術にて説明されたように、MOSFETが何れの動作モードすなわち、エンハンスメントモード、又はディプレッションモードを用いていようとも、或る状況下で、ソース及びドレインに対してゼロでないゲートバイアス電圧が印加されてMOSFETがオフ状態にされると、ゲートの下に蓄積電荷が発生する。この教示によれば、上述のようにMOSFETがオフ状態にあり、且つソース及びドレインのキャリアの極性とは逆の極性を有するキャリアがチャネル領域に存在するとき、MOSFETは蓄積電荷レジームで動作しているとして定義される。この教示に従って、蓄積電荷レジームで動作するMOSFETは、或る一定の回路で使用されるとき、回路性能に悪影響を及ぼす不所望の非線形特性を見せることが本発明の発明者によって観測されている。例えば、図2Aを参照して一層詳細に後述されるように、蓄積電荷120図1は、オフ状態にあるSOI型MOSFETの線形性に悪影響を及ぼす。より具体的には、蓄積電荷はドレイン-ソース間キャパシタンスCdsに対する寄与contributingキャパシタンスの線形性に悪影響を及ぼす。オフ状態にあるSOI型MOSFETでは、CdsはCoffと呼ばれる。Coffに対する寄与キャパシタンスについては、寄与キャパシタンスのインピーダンスと比較して大きいインピーダンスを有する回路によってゲートバイアスVgが供給されるバイアス条件に関して、図2Aを参照して後述される。図2B及び5Aを参照して後述されるように、これは、SOI型MOSFETを用いて実現される回路の高調波歪み、相互変調歪み、及びその他の性能に悪影響を及ぼす。これら新規な観測結果は、従来技術によっては教示あるいは示唆されておらず、図2Aに示される電気モデルを参照することにより理解される。図2Aは、図1の従来技術に係る典型的なSOI型NMOSFET100のオフ状態でのインピーダンス又は、逆に言えば導電率特性を示す電気モデル200を簡略化して示している。より具体的には、モデル200は、NMOSFET100がオフ状態にあるときのソース112からドレイン116までのインピーダンス特性を示している。NMOSFET100のオフ状態でのドレイン-ソース間インピーダンス特性は、事実上、主として容量性であるので、ここでは、このインピーダンスをドレイン-ソース間オフ状態キャパシタンスCoffと呼ぶ。ここでの例示的な説明では、ゲート108は、図2Aを参照して説明される寄与キャパシタンスのインピーダンスと比較して大きいインピーダンスを有する回路図示せずによって電圧Vgにバイアスされていると理解される。Vgバイアスを供給する回路のインピーダンスが寄与キャパシタンスのインピーダンスと比較して大きくない場合に、この例示的な説明がどのように修正され得るかは、電子技術の当業者によって理解されるところである。図2Aに示されるように、オフ状態のNMOSFET100のソース112とボディ114との間の接合すなわち、ソース-ボディ接合218は、図示のように構成された接合ダイオード208及び接合キャパシタ214によって表され得る。同様に、オフ状態のNMOSFET100のドレイン116とボディ114との間の接合すなわち、ドレイン-ボディ接合220は、図示のように構成された接合ダイオード210及び接合キャパシタ216によって表され得る。ボディ114は単に、ソース-ボディ接合218とドレイン-ボディ接合220との間に存在するインピーダンス212として表される。キャパシタ206は、ゲート108とボディ114との間のキャパシタンスを表している。キャパシタ202はソース112とゲート108との間のキャパシタンスを表しており、キャパシタ204はドレイン116とゲート108との間のキャパシタンスを表している。ソース112とドレイン116との間の図1に示された絶縁基板118を介しての電気的結合に起因する基板キャパシタンスは、以下で説明される典型的な説明においては無視できるほど小さいと考えられるので、図2Aの電気モデル200には示されていない。上述のように、NMOSFET100がオフ状態にあり、且つ蓄積電荷120図1がボディ114内に存在しないときすなわち、NMOSFET100が蓄積電荷レジームで動作していないとき、ボディ114の電荷キャリアは枯渇している。この場合、ボディのインピーダンス212は絶縁体のインピーダンスに似通っており、ボディ114内の導電率は非常に小さいすなわち、NMOSFET100はオフ状態にある。その結果、ドレイン-ソース間オフ状態キャパシタンスCoffへの主な寄与は、キャパシタ202及び204によってもたらされる。キャパシタ202及び204は電圧に僅かしか依存しないので、高調波発生及び相互変調歪み特性に悪影響を及ぼす非線形応答に有意に寄与することはない。しかしながら、NMOSFET100が蓄積電荷レジーム内で動作し、故にボディ114に蓄積電荷120が存在するとき、蓄積電荷を含む移動可能な正孔は、ソース-ボディ接合218とドレイン-ボディ接合220との間にp型の導電性を作り出す。実際、蓄積電荷120はソース-ボディ接合218とドレイン-ボディ接合220との間に、蓄積電荷が存在しない場合のこれら接合間のインピーダンスより有意に小さいインピーダンスを生成する。ドレイン116とソース112との間にVds電圧が印加される場合、移動可能な正孔はボディ114内に生じる電位に従って再分布する。SOI型NMOSFET100を流れるDC及び低周波数の電流は、それぞれ接合ダイオード208及び210によって表されたソース-ボディ接合218及びドレイン-ボディ接合220のダイオード特性によって妨げられる。すなわち、この場合には接合ダイオード208及び210は逆直列すなわち、背中合わせであるので、DC又は低周波数の電流はSOI型NMOSFET100を貫いて流れない。しかしながら、高周波数の電流は、それぞれ接合キャパシタ214及び216によって表されたソース-ボディ接合218及びドレイン-ボディ接合220のキャパシタンスを介して、SOI型NMOSFET100を貫いて流れることができる。接合キャパシタ214及び216は、n型領域とp型領域との間の接合に付随しるものであるので電圧に依存する。この電圧依存性は、n型領域とp型領域との間の接合の空乏領域の幅が電圧依存性を有することに由来するものである。バイアス電圧がNMOSFETに印加されるとき、n型領域とp型領域との間の接合の空乏領域の幅は変化する。接合のキャパシタンスは接合の空乏領域の幅に依存するので、このキャパシタンスも接合間に印加されるバイアスの関数として変化するすなわち、このキャパシタンスも電圧依存性を有する。さらに、キャパシタ202及び204はまた、蓄積電荷120の存在に起因する電圧依存性をも有する。この電圧依存性に関する複雑な原因はここでは詳細に説明されないが、電子デバイス技術の当業者に理解されるように、蓄積電荷の応答、及びその印加Vdsへの応答によって電界領域例えば、図1に関連して上述された電界領域122及び124が影響を受け、それによりキャパシタ202及び204の電圧依存性が発生される。更なる非線形効果が、ソース112とドレイン116との間の直接的なキャパシタンス図示せずによって発生し得る。通常、この直接的なキャパシタンスは大抵のSOI型MOSFETでは無視できると期待されるが、ソースとドレインとの間の間隔が非常に小さいSOI型MOSFETでは寄与することがある。この直接的キャパシタンスのCoffへの寄与も、上述のキャパシタ202及び204の電圧依存性と同様の理由により、蓄積電荷の存在下で電圧依存性を有する。接合キャパシタ214及び216、ゲート-ソース間キャパシタ202、ゲート-ドレイン間キャパシタ204、及び直接的キャパシタンス図示せずの電圧依存性は、NMOSFET100にAC電圧が印加されるときにMOSFETのオフ状態キャパシタンスCoffに非線形な挙動を生じさせ、それにより、不所望な高調波歪み及び相互変調歪みIMDが生成される。これらの影響の相対的な寄与は複雑であり、製造プロセス、バイアス、信号振幅及びその他の変数に依存する。しかしながら、この教示から電子デバイス設計技術の当業者に理解されるように、蓄積電荷を削減、除去、あるいはその他の方法で制御することは、Coffの非線形な挙動の全体的な改善をもたらす。また、ボディのインピーダンス212は蓄積電荷120の存在下で有意に低減されるので、Coffの大きさはFETが蓄積電荷レジームで動作するときに増大され得る。蓄積電荷を削減、除去、あるいはその他の方法で制御することはこの影響をも抑制する。また、蓄積電荷は、FETがオン状態導通状態からオフ状態非導通状態に移行してすぐの瞬間にはボディ内に蓄積しない。むしろ、FETがオン状態からオフ状態に移行すると、FETはそのボディ内に電荷を蓄積し始め、蓄積電荷量は時間をかけて増大する。蓄積電荷の蓄積は、故に、それに関する時定数を有するすなわち、蓄積電荷は瞬時にはその定常状態のレベルに到達しない。蓄積電荷はFETボディ内に徐々に蓄積する。空乏化されたFETに付随するCoffは蓄積電荷量の増加とともに増大する。FETの性能に関し、CoffはFETボディ内の蓄積電荷量の増加とともに増大するので、FETの挿入損失、分離性アイソレーション及び挿入位相にドリフトが発生するすなわち、FETはより損失が多くなり、FETの分離性が低下し、FETにおける遅延が増大する。蓄積電荷を削減、除去、あるいはその他の方法で制御することは、これら不所望のドリフト効果をも抑制する。MOSFETのオフ状態キャパシタンスCoffの非線形な挙動は、従来のSOI型MOSFETを用いて実現された或る一定の回路の性能に悪影響を及ぼすことが、本発明の発明者によって観測された。例えば、RFスイッチが例えば図1のSOI型NMOSFET100のような従来のSOI型MOSFETを用いて実現されるとき、従来のMOSFETの上述の非線形なオフ状態特性は、スイッチの線形性に悪影響を及ぼす。より詳細に後述されるように、RFスイッチの線形性は多くの用途において重要な設計パラメータである。スイッチの線形性が改善されることにより、該スイッチによって処理される信号の高調波歪み及び相互変調歪みIMDの抑制が高められる。これら改善されたスイッチ特性は、携帯通信機器での使用などの一部の用途において極めて重要をなり得る。例えば、周知のGSM登録商標携帯電話通信システム規格は、GSM登録商標携帯電話の実装に使用されるフロントエンド部品に、線形性、高調波抑制、相互変調抑制、及び消費電力についての厳しい要求を課している。1つの典型的なGSM登録商標規格は、基本信号の全ての高調波が12.75GHzまでの周波数で-30dBm未満に抑制されることを要求している。高調波がこのレベル未満に抑制されない場合、携帯電話動作の信頼性は有意な悪影響を及ぼされ得る例えば、送信信号及び受信信号の高調波歪み及び相互変調歪みに起因して、通話の切断が増加したり、その他の通信問題が発生したりする。RFスイッチング機能は一般的に携帯電話のフロントエンド部品に実装されるので、RFスイッチの線形性、高調波及び相互変調の抑制、並びに電力消費性能の改善はとても望ましいものである。次に図2Bを参照して、従来のMOSFETのオフ状態キャパシタンスCoffの非線形な挙動が、これらRFスイッチの特性にどのようにして悪影響を及ぼすかを説明する。従来のSOI型MOSFETを用いて実現されたRFスイッチ回路への高調波歪みの影響図2Bは、図1を参照して説明されたSOI型NMOSFET100のような従来のMOSFETを用いて実現された典型的なRFスイッチ回路250を簡略化して示している。RFスイッチ回路の動作及び実装の詳細な説明は米国特許第6804502に記載されている。なお、RFスイッチ回路の教示に関してその全体が参照することによりここに組み込まれる。図2Bに示されるように、従来のRFスイッチ回路250は、5つの分流シャントMOSFET260a-260eに動作可能に結合された単一のパスすなわちスイッチングMOSFET254を含んでいる。MOSFET254はパストランジスタすなわちスイッチングトランジスタとして機能し、作動させられたとき、伝送路256を介してRF入力信号例えば、ドレインに与えられるをRFアンテナ258に選択的に結合させるように構成されている。分流MOSFET260a-260eは、作動させられたとき、RF入力信号をグランドに選択的に短絡させるように機能する。周知の通り、スイッチングMOSFET254はそのゲートに結合される第1のスイッチ制御信号図示せずによって選択的に制御され、分流MOSFET260a-260eはそれらのゲートに結合される第2のスイッチ制御信号図示せずによって同様に制御される。それにより、スイッチングMOSFET254は分流MOSFET260a-260eが作動されないときに作動され、この逆もまた然りである。図2BのRFスイッチ250の典型的な一実施形態に示されるように、スイッチングMOSFET254は、第1のスイッチ制御信号により2.5Vのゲートバイアス電圧を印加することによって作動させられている。分流MOSFET260a-260eは、第2のスイッチ制御信号により-2.5Vのゲートバイアス電圧を印加することによって作動させられていない。スイッチ250がこの状態に設定されているとき、RF信号252はスイッチングMOSFET254及び伝送路256を介してアンテナ258まで伝播される。図2Aを参照して説明されたように、分流MOSFET260a-260eが例えばSOI型NMOSFET100図1等の従来のSOI又はSOS型MOSFETから成るとき、SOI型MOSFETのボディに蓄積電荷が発生するすなわち、SOI型MOSFETが上述の蓄積電荷レジームで動作しているとき。蓄積電荷は、AC電圧がこれらMOSFETに印加されるとき、SOI型MOSFETのオフ状態キャパシタンスCoffに非線形な挙動を生じさせる。より具体的には、オフ状態のSOI型MOSFET260a-260eのチャネル領域に蓄積電荷が存在するとき、それぞれのドレインに印加されるRF信号の変化に蓄積電荷が応答する。時間とともに変化する時変RF信号が伝送路256に沿って伝播されるとき、このRF信号はSOI型MOSFET260a-260eに時間とともに変化する時変ソース-ドレイン間バイアス電圧を印加することになる。時変ソース-ドレイン間バイアス電圧はSOI型MOSFET260a-260eのチャネル領域内の蓄積電荷に運動を生じさせる。SOI型MOSFETのチャネル領域内の蓄積電荷の運動は、SOI型MOSFET260a-260eのドレイン-ソース間オフ状態キャパシタンスを変化させる。より具体的には、チャネル領域内の蓄積電荷の運動は、図2Aを参照して説明されたドレイン-ソース間オフ状態キャパシタンスの電圧依存性を生じさせる。電圧に依存したSOI型MOSFET260a-260eのオフ状態キャパシタンスの変化は、RF信号がRFスイッチ250中を伝播されるときに、RF信号の高調波歪み及びIMDの支配的原因となる。上述のように、RF信号の高調波歪み及びIMDは、従来のSOI型MOSFETデバイスを用いて実現された従来のRFスイッチ回路の主要な欠点である。数多くの用途で、RF信号の高調波歪み及びIMDは、従来のSOI型MOSFETデバイスを用いていては達成されることが困難あるいは不可能であったレベルまで抑制されなければならない。例えば、最大動作パワーが35dBmであるGSM登録商標機器においては、従来のスイッチは典型的に、-30dBm未満というGSM登録商標の第三高調波の抑制に対して6dBのマージンしか有していない。GSM登録商標システムにおいては、GSM登録商標送信帯域の第二高調波がDCSの受信帯域内にあるので、偶数次の高調波歪みが非常に低いことも望まれる。しかしながら、RF信号の奇数次例えば、三次の高調波の抑制は望ましく、この点での改善は必要である。また、周知の通り、フローティングボディ例えば、SOI型MOSFETのボディ内の蓄積電荷の存在は、フローティングボディ型MOSFETのドレイン-ソース間破壊電圧BVDSS性能に悪影響を及ぼし得る。周知の通り、フローティングボディ型MOSFETは、ドレイン-ソース間のパンチスルー電圧が寄生バイポーラ動作によって低下するという、BVDSSとしても知られるドレイン-ソース間破壊電圧の問題を示す。寄生バイポーラ動作は、チャネル内で正孔が生成され、この正孔が消散する場所がないすなわち、ボディがフローティングであるため、正孔はボディから抜け出る手段を有さないときに発生する。結果として、MOSFETボディの電位が上昇し、それにより閾値電圧が事実上低下される。そして、この条件により、MOSFETデバイスはリークの増大を被り、ボディ内に一層多くの正孔を生成し、それによりこの正帰還条件の結果としてBVDSS問題を悪化させる。ここで開示されるSOI型MOSFETデバイスの線形性を改善する方法及び装置は、上述の従来技術の欠点を解決する。蓄積電荷がオフ状態のMOSFETデバイス、及びこれらデバイスを用いて実現された回路における高調波歪み、IMD及び圧縮compression/飽和の主原因としてひとたび認識されれば、蓄積電荷の削減、除去及び/又は制御がこれらデバイスの高調波抑制特性を改善することは明らかである。さらに、蓄積電荷の削減、除去及び/又は制御は、寄生バイポーラ動作が発生することを防止することによってBVDSS性能をも改善する。BVDSSの改善はデバイスの線形性の改善をもたらす。次に、SOI型MOSFET内の蓄積電荷を制御するための幾つかの典型的な構造及び技術について詳細に説明する。蓄積電荷シンクACSを用いてMOSFETの線形性を改善する方法及び装置の概説より詳細に後述されるように、この開示はSOI型MOSFETにおける半導体デバイスの線形性を改善する例えば、高調波歪み及びIMDの悪影響を抑制する方法及び装置を説明するものである。典型的な一実施形態において、この方法及び装置は、MOSFETデバイスのボディ内の蓄積電荷を削減することによって、MOSFETデバイスの線形性を改善し、高調波歪み及びIMDの影響を制御する。一実施形態において、この方法及び装置は、MOSFETボディに動作可能に結合された蓄積電荷シンクaccumulatedchargesink;ACSを用いて、MOSFETボディ内の蓄積電荷を削減、あるいはその他の方法で制御する。一実施形態において、この方法及び装置はMOSFETデバイスのボディから全ての蓄積電荷を完全に除去する。上述の1つの実施形態において、MOSFETは蓄積電荷レジームで動作するようにバイアスされ、蓄積電荷を完全に除去、削減、あるいはその他の方法で制御し、それにより、さもなければ発生することになる高調波歪み及びIMDを抑制するために、ACSが用いられる。一部の実施形態においては、蓄積電荷を除去あるいはその他の方法で制御することによって線形性も改善され、それによりフローティングボディ型MOSFETのBVDSS特性が改善される。背景技術にて上述されたように、電子デバイス設計及び製造技術の当業者に認識されるように、この教示は半導体オンインシュレータSOI基板及び半導体オンサファイアSOS基板上に製造されたMOSFETに等しく適用されるものである。この教示は如何なる都合の良い半導体オンインシュレータ技術を用いたMOSFETの実現にも用いられることができる。例えば、ここで説明される本発明に係る方法は、例えばGaAsのMOSFET等、絶縁基板上に製造された化合物半導体を用いて実施されることが可能である。上述のように、本発明に係る方法及び装置はまた、シリコンゲルマニウムSiGeのSOI型MOSFETにも適用され得る。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、NMOSFETのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス設計技術の当業者は、これらの実施形態及び実施例が如何にしてPMOSFETとともに用いられるように適用されるかを容易に理解できるであろう。上述のように、この開示は、特に、蓄積電荷が発生し得るオフ状態でFETが動作するときに完全に空乏化するチャネルによって恩恵を受けるFET及びその関連用途に適用可能である。MOSFETの線形性を改善することに使用される開示方法及び装置はまた、部分的に空乏化するチャネルを用いての使用にも適用され得る。当業者に知られているように、ボディのドーピング及び寸法は様々である。典型的な一実施形態において、ボディは約100Åから約2000Åの厚さを有するシリコンから成る。更なる典型的な一実施形態において、FETボディ内のドーパント濃度は、活性ドーパントで、真性シリコンに関する濃度に過ぎない値から約1×1018cm-3の範囲であり、完全空乏化トランジスタ動作をもたらす。更なる典型的な一実施形態においては、FETボディ内のドーパント濃度は、活性ドーパントで、1×1018cm-3から約1×1019cm-3の範囲であり、且つ/或いは、シリコンは2000Åから何μmの範囲の厚さのボディを有し、部分空乏化トランジスタ動作をもたらす。電子デバイス設計及び製造技術の当業者に認識されるように、ここで開示されるMOSFETの線形性を改善することに使用される方法及び装置は、多様なドーパント濃度及びボディ寸法で実現されるMOSFETに使用され得るものである。ここで開示される方法及び装置は、故に、上述の例示的なドーパント濃度及びボディ寸法を用いて実現されるMOSFETでの使用に限定されるものではない。この開示の一態様に従って、FETボディ内の蓄積電荷は制御手順及びそれに関連する回路を用いて削減される。一実施形態において、蓄積電荷の全てがFETボディから除去される。他の実施形態においては、蓄積電荷が削減、あるいはその他の方法で制御される。より詳細に後述されるように、一実施形態においては正孔がFETボディから除去され、他の一実施形態においては電子がFETボディから除去される。ここで開示される新規且つ自明でない教示を用いてFETボディから正孔又は電子を除去することにより、オフ状態のFETの寄生キャパシタンスの電圧誘起変動が抑制あるいは排除され、それによりオフ状態のFETの非線形挙動が抑制あるいは排除される。また、図2Aを参照して説明されたように、ボディのインピーダンスは蓄積電荷が削減あるいは制御されると大きく増大するので、FETのオフ状態キャパシタンスの大きさが有利に全体的に減少する。また、上述のように、フローティングボディ型MOSFET内の蓄積電荷を除去、あるいはその他の方法で制御することは、FETのBVDSS特性を改善し、それによりフローティングボディ型MOSFETの線形性を改善する。蓄積電荷制御は、図2Aを参照して説明され、また図4Hを参照して後述されるように有利なFETのオフ状態キャパシタンスCoffの全体的な低減の助けとなるだけでなく、時間とともに変化するVdsバイアス電圧の存在下で時間をかけて発生し得るCoff変化の抑制の助けともなる。故に、RFスイッチ回路における不所望の高調波発生及び相互変調歪みの抑制が、この開示に従って製造されるSOI型MOSFETを用いて達成される。改善されたSOI型MOSFETの電力処理、線形性及び性能は、この教示に従って製造されたデバイスによって達成される。ここで開示される方法及び装置は蓄積電荷をFETボディから完全に除去することが可能であるが、電子デバイス設計技術の当業者に認識されるように、蓄積電荷の如何なる削減も有利である。高調波歪み及び相互変調歪みの抑制は、一般的に、バルク半導体システムであろうと半導体オンインシュレータSOIシステムであろうと、如何なる半導体システムにおいて有利である。SOIシステムは、下地の絶縁基板上に位置する半導体含有領域を用いる如何なる半導体アーキテクチャをも含む。如何なる好適な絶縁基板もSOIシステムにて使用され得るが、典型的な絶縁基板は、二酸化シリコン例えば、酸素打ち込みによる分離SIMOXとして知られるもの等の、シリコン基板によって指示された埋込酸化物層、接合ウェハ厚い酸化物、ガラス及びサファイアを含む。上述のように、広く用いられているシリコンベースのシステムに加え、この開示の一部の実施形態はシリコンゲルマニウムSiGeを用いて実施され、SiGeがSiの代わりに同等に用いられてもよい。ここで開示される方法及び装置を実施することには、多様なACSの実現法及び構造が用いられ得る。この方法及び装置の一実施形態によれば、ACSは、MOSFETが蓄積電荷レジームで動作するように構成されたときに、MOSFETから蓄積電荷図1の120を参照を除去、あるいはその他の方法で制御するために使用される。SOI又はSOS型MOSFETをこの教示に従って適応させることにより、改善された蓄積電荷制御ACC型MOSFETが実現される。ACC型MOSFETは、RFスイッチング回路を含む数多くの回路の性能を改善することに有用である。ACC型MOSFETの様々な特性及び取り得る構成が図3A-3Kを参照して詳細に後述される。また、この開示に係る典型的なACSが、従来技術に係るボディコンタクトとは異なることも説明される。四端子デバイスとして具現化されたACC型MOSFETが、図4Aに概略的に示される。ACC型MOSFETが電荷蓄積レジームで動作するときに該MOSFETから蓄積電荷を除去することに使用され得る、種々の典型的且つ単純な回路構成が、図4B-4Gに示される。簡略化された回路構成の動作が、図4A-4Gを参照して一層詳細に説明される。従来のSOI型MOSFETのオフ状態キャパシタンスと比較したときの、ACC型MOSFETのオフ状態キャパシタンスCoffの改善が、図4Hを参照して説明される。この開示に係るACC型MOSFETを用いて実現された種々のRFスイッチ回路の動作が、図5B-5Dの回路図を参照して説明される。さらに、電力処理の増大のために積層されたACC型MOSFETを用いたこの開示に係る典型的なRFスイッチ回路が、図6を参照して説明される。蓄積電荷シンクACSを用いてSOI型MOSFETの線形性を改善する典型的な方法が、図7を参照して説明される。最後に、ACC型MOSFETの製造に使用され得る典型的な製造方法が説明される。先ず、開示される方法及び装置を実施するために使用され得る種々の典型的なACSの実現法及び構造が、図3A-3Kを参照して説明される。蓄積電荷シンクACSによる蓄積電荷の制御図3A及び3Bは、この開示に従って蓄積電荷120図1を制御するように適応された蓄積電荷制御ACC型のSOI型NMOSFET300を簡略化して示す上面図である。典型的な実施形態において、ゲートコンタクト301はゲート302の第1の端部に結合されている。ゲート酸化物図3Aには示されていないが、図1に示されている及びボディ312図3Bに示されているがゲート302の下に位置している。図示された典型的なNMOSFET300において、ソース304及びドレイン306はN領域から成っている。この典型的な実施形態において、ACC型NMOSFET300は、P-領域から成る蓄積電荷シンクACS308を含んでいる。ACS308は、やはりP-領域から成るボディ312に結合されており、それと電気的に連通している。電気コンタクト領域310はACS308への電気接続を提供している。一部の実施形態において、電気コンタクト領域310はP領域から成っている。図3Aに示されるように、電気コンタクト領域310はACS308に結合されており、それと電気的に連通している。電子デバイス技術の当業者に理解されるように、電気コンタクト領域310はACS308への電気的な結合を容易にするために用いられ得る。何故なら、一部の実施形態において、低濃度にドープされた領域に直接的なコンタクトを形成することは困難であり得るからである。また、一部の実施形態において、ACS308及び電気コンタクト領域310は同一の広がりを有する。他の一実施形態においては、電気コンタクト領域310はN領域から成る。この実施形態においては、電気コンタクト領域310はACS308へのダイオード接続として機能し、より詳細に後述されるように、特定のバイアス条件の下でACS308への正の電流を妨げるまた、ボディ312への正の電流を妨げる。図3Bは、図3AのACC型のSOI型NMOSFET300の別の上面図であり、ゲートコンタクト301、ゲート302及びゲート酸化物を見えなくしたときのACC型NMOSFET300を示している。この図は、ボディ312を視認できるようにしたものである。図3Bはボディ312の一端へのACS308の結合を示している。一実施形態において、ボディ312及びACS308は、単一のイオン注入工程によって形成され得る結合されたP-領域から成っている。他の一実施形態においては、ボディ312及びACS308は、ともに結合された別個のP-領域から成る。電子デバイス設計技術の当業者に周知の通り、他の実施形態においては、図3A及び3BのACC型NMOSFET300は、単に種々のFET要素領域を実現するために使用されるドーパントを逆にするすなわち、p型ドーパント及びn型ドーパントを相互に置き換えることによって、ACC型PMOSFETとして実現されることができる。より具体的には、ACC型PMOSFETにおいては、ソース及びドレインはP領域から成り、ボディはN-領域から成る。この実施形態においては、ACS308もまたN-領域から成る。ACC型PMOSFETの一部の実施形態において、電気コンタクト領域310はN領域から成っていてもよい。ACC型PMOSFETの他の実施形態においては、領域310はP領域から成り、ACS308へのダイオード接続として機能し、それにより特定のバイアス条件の下でACS308への電流を妨げてもよい。従来技術に係るボディコンタクトと開示されるACSとの区別この開示に従って、ACC型のSOI型MOSFETを実現するために使用されるACS308は、構造、機能、動作及び設計において、それを従来技術において周知である所謂ボディコンタクト通常、ボディコンタクトがソースに直接接続されるときには、ボディタイと呼ばれるときもあるから区別する新規な特徴を含んでいる。従来のSOI型MOSFETに使用されるボディコンタクトに関する参考文献の例には、1FHameau、ORozeau、RadioFrequencyCircuitsIntegrationUsingCMOSSOI025μmTechnology、2002RFICDesignWorkshopEurope、2002年3月19-22日、仏国;2JRCricci等、SilicononSapphireMOSTransistor、米国特許第4053916号明細書、1977年10月11日;3ORozeau等、SOITechnologiesOverviewforLowPowerLowVoltageRadioFrequencyApplications、AnalogIntegratedCircuitsandSignalProcessing、第25巻、pp93114、米国、KluwerAcademic出版、2000年11月;4CTinella等、AHighPerformanceCMOSSOIAntennaSwitchforthe255GHzBandIEEEJournalofSolidStateCircuits、第38巻、第7号、2003年7月;5HLee等、AnalysisofbodybiaseffectwithPDSOIforanalogandRFapplicationsSolidStateElectron、第46巻、pp1691176、2002年;6JHLee等、EffectofBodyStructureonAnalogPerformanceofSOINMOSFETs、Proceedings1998IEEEInternationalSOIConference、1998年10月5-8日、pp6162;7CFEdwards等、TheEffectofBodyContactSeriesResistanceonSOICMOSAmplifierStages、IEEETransactionsonElectronDevices、第44巻、第12号、1997年12月、pp22902294;8SMaeda等、SubstratebiasEffectandSourcedrainBreakdownCharacteristicsinBodytiedShortchannelSOIMOSFETs、IEEETransactionsonElectronDevices、第46巻、第1号、1999年1月、pp151158;9FAssaderaghi等、DynamicThresholdvoltageMOSFETforUltralowVoltageVLSI、IEEETransactionsonElectronDevices、第44巻、第3号、1997年3月、pp414422;10GOWorkman、JGFossum、AComparativeAnalysisoftheDynamicBehaviorofBTGSOIMOSFETsandCircuitswithDistributedBodyResistance、IEEETransactionsonElectronDevices、第45巻、第10号、1998年10月、pp21382145;及び11TSChao等、HighvoltageandHightemperatureApplicationsofDTMOSwithReverseSchottkyBarrieronSubstrateContacts、IEEEElectronDeviceLetters、第25巻、第2号、2004年2月、pp8688;がある。ここで説明されるように、例えばRFスイッチ回路等の用途は、蓄積電荷が発生するオフ状態のバイアス電圧で動作するSOI型MOSFETを使用し得る。SOI型MOSFETは、ここでは、MOSFETがバイアスされ、且つMOSFETのチャネル領域内にチャネルのキャリアとは逆の極性を有するキャリアが存在するときに、蓄積電荷レジーム内で動作するものとして定められる。一部の実施形態において、SOI型MOSFETは、該MOSFETがオフ状態で動作するようにバイアスされながら部分的に空乏化するときに、蓄積電荷レジーム内で動作し得る。ソース-ドレイン間キャパシタンスの非線形効果を改善することの有意な利益は、この教示に従って蓄積電荷を除去、あるいはその他の方法で制御することによって実現されることができる。開示される技術とは対照的に、引用された従来技術は何れも、蓄積電荷を除去あるいは制御することに他に類を見ないほど有用なACS方法及び装置について教示も示唆もしていない。また、それらは、例えばオフ状態でのソース-ドレイン間キャパシタンスCoffの非線形効果などの、蓄積電荷により引き起こされる問題に関して情報を提供していない。従って、上記の引用参考文献に記載された従来のボディコンタクトは、図3A-4Dを参照して説明されるACSとは構造、機能、動作及び設計において大きく異なるものである。一実施例において、ACS308は、ボディ312への、またそれ全体での高インピーダンス接続を用いてSOI型NMOSFET300から蓄積電荷を除去、あるいはその他の方法で制御するように効果的に動作する。蓄積電荷120は主として、有意な蓄積電荷を生成するのに比較的長い期間を要する現象例えば、熱的な生成によって生成されるので、高インピーダンスのACSが用いられ得る。例えば、NMOSFETが蓄積電荷レジームで動作しているときに、無視できない蓄積電荷を生成するための典型的な時間は、およそ数ms以上である。このような比較的ゆっくりした蓄積電荷の生成は、トランジスタの幅1mm当たり典型的に100nA未満である非常に低い電流に相当する。この低電流は、ボディへの非常に高インピーダンスの接続を用いたとしても効率的に伝達されることができる。一実施例によれば、ACS308は1MΩより高い抵抗を有する接続を用いて実現される。その結果、ACS308は、低インピーダンスの従来のボディコンタクトに対して比較的高いインピーダンスの接続を用いて実現されたときであっても、蓄積電荷120を効率的に除去、あるいはその他の方法で制御することが可能である。著しく対照的に、上記の引用参考文献に記載されたボディコンタクトによる従来の教示は、適正動作のためにSOI型MOSFETのボディ領域への低インピーダンス高効率アクセスを必要とする例えば、上記の参考文献3、6及び7を参照。この要求の主な理由は、従来のボディコンタクトは主にSOI型MOSFET機能への、FETが蓄積電荷レジームで動作するときのものより遙かに高速で一層効率的な電子-正孔対生成プロセスによる悪影響を抑制するようにされていることである。例えば、蓄積電荷レジームで動作しない従来MOSFETの一部においては、電子-正孔対キャリアはインパクトイオン化の結果として生成される。インパクトイオン化は、FETが蓄積電荷レジームで動作しているときよりも遙かに高速に電子-正孔対を生成する。蓄積電荷を生じさせる生成プロセスに対するインパクトイオン化による電子-正孔対生成の相対比率は、これら2つの現象に関するロールオフrolloff周波数から推定されることができる。例えば、上記の参考文献3は100kHz程度であるインパクトイオン化効果のロールオフ周波数を指し示している。対照的に、蓄積電荷効果のロールオフ周波数は、奇数高調波の回復時間によって指し示されるように、1kHz程度又はそれ未満であると観測されている。これらの観測結果は、ACS308は、例えばインパクトイオン化による電荷を制御することに用いられる従来のボディコンタクトに必要なインピーダンスより100倍以上大きいインピーダンスを用いても、蓄積電荷を効率的に制御できることを指し示している。さらに、インパクトイオン化は主として、SOI型MOSFETがオン状態で動作するときに発生するので、インパクトイオン化の影響はオン状態のトランジスタ動作によって増幅され得る。このような環境ではオン状態の条件下でインパクトイオン化の影響を制御するために、ボディ領域への、またそれ全体での低インピーダンスのボディコンタクトがより一層重要である。著しく対照的に、この教示によるACS308は、ACC型のSOI型MOSFETが蓄積電荷レジームで動作するときにのみ蓄積電荷を除去、あるいはその他の方法で制御する。定義により、FETはこのレジームではオフ状態にあり、オン状態のFETによって増幅されるインパクトイオン化を排除する必要はない。故に、高インピーダンスのACS308は好ましいことに、このような条件下で蓄積電荷を除去することに十分である。従来技術における低インピーダンスのボディ接続の要求は、実施の上で数多くの問題をもたらすが、より詳細に後述されるように、これらはこの教示によって解決される。また、ACS308は、従来技術に係るボディコンタクトと比較して遙かに低いソース-ドレイン間寄生キャパシタンスを有するように実現され得る。従来のボディコンタクトに要求される上述のSOI型MOSFETへの低インピーダンス接続は、コンタクトがボディ全体に近接していることを必要とする。このことは、ボディに沿って相異なる位置でボディに接触する複数のボディコンタクトフィンガーを必要とさせることがある。ボディへの低インピーダンス接続はまた、従来のボディコンタクトがソース及びドレインに近接していることを必要とさせる。このようなボディコンタクトにより生成される寄生キャパシタンスのため、引用された参考文献は、このような構造を例えばRF等の多くの高周波数用途に使用することを教示していない。著しく対照的に、この開示に係るACS308は、ソース304及びドレイン306から選択された間隔を置いて配置されることができ、また、ボディ312の第1の末端部でボディ312に結合されることもできる図3A及び3Bに示されている。このように配置されることにより、ACS308はボディ312とボディに沿って多数の位置でボディに接触する従来のボディコンタクトと比較して極めて小さいコンタクトを形成する。MOSFETでのこのACS308の構成は、ソース、ドレイン及びボディに対してACS308が一層近接して配置されることにより生じる寄生キャパシタンスを排除、あるいは大幅に低減する。さらに、ACS308は、チャネルを空乏化させて動作するSOI型MOSFETにて実現されてもよい。一般に、引用参考文献はこの環境でのボディコンタクトの使用を教示していない例えば上記の参考文献3を参照。また、インパクトイオン化による正孔電流ボディ幅1mm当たり5000nA程度は蓄積電荷生成の場合ボディ幅1mm当たり約100nA未満より遙かに大きいので、従来技術は、非常に大きいボディ幅すなわち、約10μmより遙かに大きいを効果的に実現する手法を教示していない。対照的に、ここで開示されるデバイスのACS308は、比較的大きいボディ幅を有するSOI型MOSFETに実装されてもよい。これにより、とりわけRFスイッチデバイスにおいて、オン状態での導電率及び相互コンダクタンス、挿入損失、並びに製造コストが改善される。引用された従来の教示によれば、ボディ幅が大きいほど、インピーダンスが必然的に増大されるので、ボディコンタクトの動作効率が悪影響を受ける。引用された従来技術は、相異なる位置でボディに接触するように複数のフィンガーを使用することを示唆しているが、複数のフィンガーは上述のように寄生ソース-ドレイン間キャパシタンスに悪影響を及ぼす。これらの理由により、また一層詳細に後述される理由により、この開示は、上述の従来技術による教示に従ったときの限界を打ち破る新規なデバイス、回路及び方法を提供する。図3Cは、この開示の方法及び装置に従った、蓄積電荷を制御するように適応されたACC型のSOI型NMOSFET300’を示す斜視図である、図3Cに示された例において、ACC型のSOI型NMOSFET300’は、FETを構成する様々な要素領域への電気接続を提供する4つの端子を含んでいる。一実施形態において、これらの端子は、外部の集積回路IC素子を様々なFET要素領域に接続する手段を提供している例えば、図示されていない金属リード。図3Cに示された端子のうちの3つは、一般的に、従来のFETデバイスに適用可能なものである。例えば、図3Cに示されるように、ACC型NMOSFET300’は、ゲート302への電気接続を提供するゲート端子302’を含んでいる。同様に、ACC型NMOSFET300’は、それぞれソース304及びドレイン306への電気接続を提供するソース端子304’及びドレイン端子306’を含んでいる。電子デバイス設計技術において周知の通り、これらの端子はそれらそれぞれのFET要素領域すなわち、ゲート、ドレイン及びソースに所謂オーミックすなわち、低抵抗コンタクト領域を介して結合されている。様々なFET端子のFET要素領域への結合に関する製造及び構造上の詳細事項は技術的に周知であり、ここでは詳細には説明しないこととする。図3A及び3Bを参照して説明されたように、ACC型NMOSFET300’は、該NMOSFETが蓄積電荷レジームで動作するときに蓄積電荷を制御するように適応されている。この目的のため、図3Cに示された典型的な実施形態においては、ACC型NMOSFET300’は、ボディ312への電気接続を提供する第4の端子を含んでおり、それにより、FET300’が蓄積電荷レジームで動作しているときの蓄積電荷の削減又は、その他の制御を容易にしている。より具体的には、図3Cを再び参照するに、このACC型NMOSFETはボディ端子、すなわち、蓄積電荷シンクACS端子308’を含んでいる。ACS端子308’はACS308図3Cには示されていないが、図3A及び3Bに示されている及びボディ312への電気接続を提供している。ACS端子308’は、図3Cにおいてはボディ312に物理的に結合されているように示されているが、電子デバイス設計技術の当業者に理解されるように、この描写は単に説明のためのものである。図3Cに示されたボディ312へのACS端子308’の直接的な結合は、端子308’のボディ312との電気的な接続性すなわち、物理的な結合ではないを説明するものである。同様に、図3Cにおいては、その他の端子すなわち、端子302’、304’及び306’も、それらそれぞれのFET要素領域に物理的に結合しているように示されている。これらの描写も単に説明のためのものである。殆どの実施形態においては、図3A及び3Bを参照して説明されたように、また図3D-3Kを参照して更に後述されるように、ACS端子308’は、電気コンタクト領域310を介してのACS308への結合によってボディ312への電気接続を提供する。しかしながら、この開示はまた、ACS端子308’の結合がボディ312に直接的に為されるすなわち、ACS端子308’とボディ312との間に介在領域が存在しない実施形態をも意図している。開示される方法及び装置に従って、ACC型NMOSFET300’が蓄積電荷レジームで動作するようにバイアスされているときすなわち、ACC型NMOSFET300’がオフ状態にあり、且つP極性の蓄積電荷すなわち、正孔120がボディ312のチャネル領域内に存在しているとき、蓄積電荷はACS端子308’を介して除去、あるいはその他の方法で制御される。蓄積電荷120がボディ312内に存在するとき、ACS端子308’にバイアス電圧ボディのVb又はVACSACSバイアス電圧を印加することによって、電荷120は除去、あついはその他の方法で制御されることができる。一般に、ACS端子308’に印加されるACSバイアス電圧VACSは、ソースバイアス電圧Vs及びドレインバイアス電圧Vdのうちの小さい方と等しく選択されるか、それより負側に選択される。より具体的には、一部の実施形態において、ACS端子308’は、FETが蓄積電荷レジームで動作しているときに蓄積電荷を除去あるいはシンクする様々な蓄積電荷シンク機構に結合されることができる。幾つかの典型的な蓄積電荷シンク機構及び回路構成が、図4A-5Dを参照して後述される。図1を参照して説明された従来のNMOSFET100と同様に、図3CのACC型のSOI型NMOSFET300’は、特定のバイアス電圧を様々な端子302’、304’及び306’に印加することによって、蓄積電荷レジームで動作するようにバイアスされ得る。典型的な一実施形態において、ソース及びドレインのバイアス電圧それぞれ、Vs及びVdはゼロであるすなわち、端子304’及び306’はグランドに接続される。この例において、ゲート端子302’に印加されるゲートバイアス電圧Vgがソース及びドレインのバイアス電圧に対して且つVthに対して十分に負である場合例えば、Vthがほぼゼロであり且つVgが約-1Vより負側である場合、ACC型NMOSFET300’はオフ状態で動作することになる。そして、ACC型NMOSFET300’がオフ状態にバイアスされ続ける場合、蓄積電荷正孔がボディ312内に蓄積することになる。有利なことに、蓄積電荷はACS端子308’を介してボディ312から除去されることができる。一部の実施形態においては、図4Bを参照して一層詳細に後述されるように、ACS端子308’はゲート端子302’に結合され、それにより、ゲートVgとボディ図3にVb又はVACSとして示されているとの双方に同一のバイアス電圧が印加されることが保証される。しかしながら、電子デバイス設計技術の当業者に認識されるように、ここで開示される方法及び装置の技術を用いながらにして、第4の端子に印加され得るバイアス電圧は無数にある。ACC型のSOI型NMOSFET300’が蓄積電荷レジームで動作するようにバイアスされる限り、バイアス電圧VACSをACS端子308’に印加し、それによりボディ312から蓄積電荷を除去することによって、蓄積電荷は除去、あるいはその他の方法で制御されることができる。例えば、ACC型NMOSFET300’がディプレッションモードのデバイスから成る一実施形態においては、Vthは定義により負である。この実施形態においては、バイアス電圧Vs及びVdの双方が0Vでありすなわち、双方の端子が回路のグランドノードに結合されており、且つゲート端子302’に印加されるゲートバイアスVgがVthに対して十分に負である例えば、VgはVthに対して約-1Vより負側である場合、正孔はゲート酸化物110の下に蓄積することができ、それにより蓄積電荷120になり得る。この例においては、蓄積された正孔すなわち、蓄積電荷120をFETボディ312から除去するために、ACS308に印加される電圧VACSは、Vs及びVdのうちの小さい方と等しく選択されてもよいし、それより負側に選択されてもよい。他の例においては、ソースバイアス電圧Vs及びドレインバイアス電圧Vdは0V以外の電圧であってもよい。このような実施形態によれば、NMOSFETをオフ状態にバイアスするために、ゲートバイアス電圧Vgは例えば、VgがVthに対して十分に負になるようにVs及びVdの双方に対して十分に負でなければならない。上述のように、NMOSFETが十分に長い時間例えば、約1-2msにわたってオフ状態にバイアスされる場合、蓄積電荷がゲート酸化物の下に蓄積する。これらの実施形態においては、上述のように、蓄積電荷120をボディ312から除去するため、ACS端子308’に印加されるACSバイアス電圧VACSは、Vs及びVdのうちの小さい方に等しく、あるいはそれより負側に選択され得る。なお、上述の例とは対照的に、従来のボディコンタクトはインパクトイオン化による悪影響を軽減する目的で大きく形成される。その結果、従来のボディコンタクトは典型的にMOSFETのソースに結合される。NMOSFET内の蓄積電荷を効率的に制御、削減あるいは完全に除去するため、典型的な実施形態において、VACSはVs及びVdのうちの小さい方に等しく、あるいはそれより負側にされるべきである。電子デバイス設計技術の当業者に認識されるように、ACC型MOSFETがPMOSFETデバイスから成るときには、異なるVs、Vd、Vg及びVACSバイアス電圧が用いられ得る。従来のボディコンタクトは典型的にソースに結合されるため、この実現法は従来技術に係るボディコンタクトによる手法を用いては実現され得ないものである。図3Dは、この開示に従って蓄積電荷120図1を制御するように適応されたACC型のSOI型NMOSFET300’’を簡略化して示す上面図である。図3Dは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ACC型NMOSFET300’’を示している。図3DのACC型NMOSFET300’’は設計的に、図3A及び3Bを参照して説明されたACC型NMOSFET300と非常に似通っている。例えば、ACC型NMOSFET300と同様に、ACC型NMOSFET300’’は、N領域から成るソース304及びドレイン306を含んでいる。ACC型NMOSFET300’’はまた、P-領域から成る蓄積電荷シンクACS308を含んでいる。図3Dに示されるように、ACS308を有するP-領域は、やはりP-領域から成るボディ312に隣接しているすなわち、直接的に隣り合っている。ACC型NMOSFET300と同様に、ACC型NMOSFET300’’は、ACS308への電気接続を提供する電気コンタクト領域310を含んでいる。上述のように、一部の実施形態において、電気コンタクト領域310はP領域から成っている。他の一実施形態においては、電気コンタクト領域310は上述のように、ボディ312への正の電流を妨げるN領域から成る。図3Dに示されるように、電気コンタクト領域310は、ACS308に直接隣り合うようにACC型NMOSFET300’’内に形成される。ACC型のSOI型NMOSFET300’’は、図3A-3Cを参照して説明されたACC型NMOSFETの動作と同様に、蓄積電荷を制御するように機能する。図3Eは、この開示に従って蓄積電荷を制御するように適応されたACC型のSOI型NMOSFET300’’’を簡略化して示す上面図である。ACC型NMOSFET300’’’は設計及び機能的に、図3A-3Dを参照して説明されたACC型NMOSFETに非常に似通っている。図3Eは、NMOSFET300’’’のほぼ中心に沿って引かれた断面図用の鎖線A-A’を示している。ここでは、断面図を使用して、製造プロセスの結果として得られる典型的な従来のMOSFET及びACC型NMOSFETの一部の実施形態の構造及び性能特性を説明する。このA-A’断面の詳細は図3Fを参照しながら説明される。スライス線A-A’はACC型NMOSFET300’’’の以下の要素領域を通っている:P電気コンタクト領域310、ACS308図3Eには示されているが、図3Fには図示せず、P重なり領域310’、ゲート酸化物110、及びポリシリコンゲート302。一部の実施形態において、製造プロセス中に領域310がp型ドーパントでドープされるとき、P-ボディ領域に近接して、ポリシリコンゲート302のP重なり領域310’に更なるPドーピングが行われてもよいすなわち、p型ドーパントが重なり合う。一部の実施形態において、この重ね合わせは、確実にゲート酸化物110の全てをP領域によって完全に覆うすなわち、ゲート302とP領域310との間の酸化物110の端部に隙間がないことを確保するために意図的に行われる。これは、P領域310とボディ312との間に最小のインピーダンスの接続をもたらす助けとなる。この教示は上述のような実施形態を包含するものであるが、電子デバイス設計及び製造技術の当業者に認識されるように、このような低抵抗接続は必要とされない。故に、図3Hに示される実施形態に付随する欠点は、より詳細に後述されるように、ここで説明されるP領域310とボディ312との間に意図的に隙間が形成されるその他の実施形態例えば、それぞれ図3G及び3Jを参照して後述される実施形態300及び300’’’’を用いることによって解決されることができる。典型的な一実施形態において、P重なり領域310’は約0.2-0.7μmだけ酸化物110と重なりを有する。MOSFET設計及び製造技術の当業者によって認識されるように、ここで開示される方法及び装置を実施するに当たって、その他の寸法の重なり領域も使用され得る。一部の実施形態においては、図3Fに示されるように、例えば、ゲート酸化物110及びP-ボディの上の残りの部分はn型ドーパントでドープされるすなわち、その部分はN領域から成る。再び図3Fを参照するに、ゲート酸化物110上の、ボディ312上の、そしてポリシリコンゲート302の近傍のP重なり領域310’の存在により、NMOSFET300’’’内に閾値電圧増大領域が作り出される。より具体的には、ボディ312のチャネル領域上のゲート302の端部に近接してのPドーピングP重なり領域310’内により、MOSFET300’’’のこの領域内に、増大された閾値電圧を有する領域が形成される。続いて、増大された閾値電圧を有する領域の影響について、図3H-3Iを参照して説明する。図3Iは、印加ゲート電圧に対するACC型NMOSFETの反転チャネル電荷のプロット380を示している。図3Iに示されたプロット380は、特定の製造プロセスに起因して従来のMOSFET及びACC型NMOSFETの一部の実施形態で発生し得る上述の閾値電圧増大の影響の1つを例示している。より詳細に後述されるように、図3Hに示され一層詳細に後述される閾値電圧増大領域は、ボディ結合のFETボディへの近接性に起因して従来のMOSFET設計においても発生する。図3Jを参照して一層詳細に後述されるように、例えば、ここで開示される方法及び装置は、一部の従来のSOI型MOSFET設計において見出される閾値電圧増大領域を削減あるいは除去するために使用され得る。図3Hは、ゲートコンタクト、ゲート及びゲート酸化物を見せないようにして、ACC型NMOSFETの一実施形態を示している。図3E及び3Fを参照して説明されたMOSFETの閾値電圧増大領域は、図3Hにおいては、楕円307によって囲まれた領域内に発生するとして示されている。電子デバイス設計及び製造技術の当業者に十分に理解されるように、図3E及び3Fを参照して説明された理由から、増大された閾値電圧に起因して、図3Hに示されたACC型MOSFETの領域307は、事実上、該ACC型MOSFETのチャネル領域の残りの部分の後にターンオンする。閾値電圧の増大は、領域307の大きさを縮小することによって抑制されることができる。領域307を完全に排除することにより、閾値電圧の増大は排除される。閾値電圧の増大はオン状態のMOSFETの高調波歪み及び相互変調歪みを増大させ得るので、この影響を排除することはMOSFETの性能を向上させる。増大された閾値電圧はまた、MOSFETのオン抵抗すなわち、オン状態導通状態にあるMOSFETの抵抗を増大させるという不利な影響を有し、MOSFETの挿入損失に悪影響を及ぼす。典型的な一実施形態においては、例えば図3A及び3Bを参照して説明されたACC型NMOSFET300の実施形態にて図示されるように、また図3GのACC型MOSFET300の断面図を参照して一層詳細に後述されるように、閾値電圧の増大に伴うこの悪影響は、選択された距離だけポリシリコンゲート302の端部から離してP領域310を配置することによって抑制あるいは解消される。この手法は、図3AのACC型MOSFET300の上面図と、図3GのACC型MOSFET300の断面図とに示されている。図3GのACC型MOSFET300の断面図に示されているように、P領域310はポリシリコンゲート302の端部340に達するように延在してはいない。これは、P領域310’がゲート端340まで達するように延在している図3Fに示された実施形態300’’’とは著しく対照的である。図3Gの実施形態300に示されるようにP領域310をゲート端340から距離を置いて配置することにより、如何なるP領域もポリシリコンゲート302に近接しなくなるすなわち、ポリシリコンゲート302内にはP領域は存在しなくなる。このP領域310の構成により、上述のような閾値電圧の増大に伴う問題は排除あるいは大幅に抑制される。図3A及び3Bを参照して説明され、また従来のボディコンタクトとの比較を参照して説明されたように、P領域310とゲート302との間のACS308P-領域図3Aに図示の比較的高いインピーダンスは、ACC型NMOSFET300の性能に悪影響を及ぼさない。上述のように、比較的高いインピーダンスのACS接続を用いたとしても蓄積電荷は効果的に除去されることができる。典型的な他の一実施形態においては、図3Jを参照して後述されるように、閾値電圧の増大は、P領域310及びACS308をボディ312から距離を置いて配置することによって解消される。ACS308とボディ312との間の電気接続は、小さい領域のP領域310がボディ312から離して配置されるときに比較的高いインピーダンスを有するので、この手法は、上述のように低インピーダンスのコンタクトを必要とする従来のボディコンタクトに係る文献によっては教示も示唆もされていないものである。次に、図3Jを参照してこの改善された実施形態を説明する。図3Jは、蓄積電荷を制御するように適応され且つT型ゲート構成に構成された、ACC型のSOI型NMOSFETの他の一実施形態300’’’’を簡略化して示す上面図である。図3Jは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ACC型NMOSFET300’’’’を示している。ゲート図3Jには図示せず及びボディ312はT型ゲート構成のACC型MOSFET300’’’’の支持部材として構成されているすなわち、それらはT字型FETの底部を有している。これら支持部材は、図3Jに示されるようにACS308を有するT型ゲート構成のMOSFET300’’’’の被支持部材を支持するものであるすなわち、ACS308はT字型FETの頂部を有している。図3Jに示されるように、ACC型NMOSFET300’’’’は、ACS308に結合された小さいP領域310を含んでいる。図3Jに示されるように、P領域310ひいてはACS外部電気接続は選択された距離だけボディ312から離して配置されている。ボディ312からACS308を介してP領域310までの電気接続の全インピーダンスは、P領域310を選択された距離だけボディ312から離して配置することによって増大される。しかしながら、上述のように、このACC型NMOSFET300’’’’は、比較的高いインピーダンスのACS接続を用いたとしても、蓄積電荷を除去するように変わりなく動作する。図3A及び3Bを参照して説明された理由から、NMOSFET300’’’’が蓄積電荷レジームで動作するときの蓄積電荷の性質に起因して、ACC型NMOSFET300’’’’は、ボディ312から蓄積電荷を除去することに低インピーダンスのACS電気接続を必要としない。上述のような対応するNMOSFET性能の改善例えば、従来の低インピーダンスのボディコンタクトと比較したときの、寄生キャパシタンスの低減を有するように本教示を実施することには、むしろ、比較的高いインピーダンスを有するACS接続が使用され得る。しかしながら、他の実施形態においては、望まれるのであれば、SOI型MOSFETの線形性を改善するために使用される開示された方法及び装置を実施するために、低インピーダンスのACS接続が用いられてもよい。また、図3Hを参照して説明されたように、図3Jの実施形態は、小さいP領域310がボディ312から距離を置いて配置されることによってデバイス性能を改善する。小さいP領域310はボディ312から距離を置いて配置されているので、閾値電圧の増大は、その結果としての上述の性能への悪影響とともに、抑制あるいは完全に排除される。図3Kは、蓄積電荷を制御するように適応され且つH型ゲート構成に構成された、ACC型のSOI型NMOSFETの他の一実施形態300’’’’’を簡略化して示す上面図である。図3Kは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ACC型NMOSFET300’’’’’を示している。ここで説明される幾つかの構造上の相違を除いて、ACC型NMOSFET300’’’’’は設計及び機能的に、図3A-3D及び3Jを参照して説明されたACC型NMOSFETに非常に似通っている。図3Kに示されているように、ACC型NMOSFET300’’’’’はH型ゲートのACC型NMOSFET300’’’’’の両端部に配置された2つのACS308及び308を含んでいる。P領域310及び310はそれらそれぞれのACS308及び308に隣接するように形成されており、それらへの電気接続を提供する。開示された方法及び装置に従って、上述のように、ACC型NMOSFET300’’’’’が蓄積電荷レジームで動作するようにバイアスされるとき、蓄積電荷は2つのACS308及び308によって除去、あるいはその他の方法で制御される。電子デバイス設計技術の当業者に理解されるように、例示された実施形態はACC型NMOSFET300’’’’’の幅のほぼ全体にわたって延在するACS308及び308を示しているが、ACS308及び308はまた、遙かに狭いあるいは広い領域を有していても、蓄積電荷を除去、あるいはその他の方法で制御するように変わりなく機能し得る。また、一部の実施形態においては、ACS308のインピーダンスがACS308のインピーダンスに整合していることは必要とされない。当業者に更に理解されるように、ACS308及び308は相異なる大きさ及び構成すなわち、長方形、正方形、又は何らかのその他の好適形状を有していてもよく、また、ボディ312から様々な距離だけ離して配置され得るすなわち、ボディ312から同一の距離である必要はない。図3Jを参照して説明されたように、ACS308が選択された距離だけボディ312から離して配置されるとき、閾値電圧の増大に関する問題は抑制あるいは排除される。四端子ACC型MOSFETデバイス―単純な回路構成図3A及び3BのSOI型NMOSFET300は、図4Aに概略的に示されるように、四端子デバイスとして実現され得る。図4Aの改善されたACC型のSOI型NMOSFET300に示されるように、ゲート端子402は、図3Cに示されたゲート端子302’と同様のものであり、ゲートコンタクト301例えば、図3Aに電気的に結合されている。ゲートコンタクト301はゲート302例えば、図3A及び3Cに電気的に結合されている。同様に、ソース端子404は、図3Cのソース端子304’と同様のものであり、ソース304例えば、図3A-3Cに電気的に結合されている。同様に、ドレイン端子406は、図3Cのソース端子306’と同様のものであり、ドレイン306例えば、図3A-3Cに電気的に結合されている。最後に、ACC型NMOSFET300は、領域310を介してACS308例えば、図3A-3B、3D及び3J-3Kを参照に電気的に結合されたACS端子408を含んでいる。電子デバイス設計及び製造技術の当業者に理解されるように、領域310は一部の実施形態においてACS308への電気的な結合を容易にするために使用され得るものである。何故なら、一部の実施形態において、低濃度にドープされた領域すなわち、ACS308に直接的なコンタクトを形成することは困難だからである。ACS端子408は、図3Cに示されたACS端子308’と同様のものである。図4AのACC型のSOI型NMOSFET300は、該FETが蓄積電荷レジームで動作するときに該FET内に存在する蓄積電荷を制御するために、様々な技術を用いて動作することができ、また様々な回路に実装されることができる。例えば、図4Bに示されるような典型的な一実施形態において、ゲート端子402及びACS端子408は互いに電気的に結合される。図4Bに示された簡略化された回路の一実施形態においては、端子404及び406それぞれに印加されるソース及びドレインのバイアス電圧はゼロであってもよい。ゲート端子402に印加されるゲートバイアス電圧Vgが、端子404及び406に印加されるソース及びドレインのバイアス電圧に対して、且つ閾値電圧Vthに対して十分に負である場合例えば、Vthがほぼゼロであり且つVgが-1Vより負側である場合、ACC型NMOSFET300は蓄積電荷レジームで動作する。図3Cを参照して説明されたように、例えば、MOSFETがこのレジームで動作するとき、NMOSFET300のボディ内に蓄積電荷正孔が蓄積し得る。有利なことに、図示のようにACS端子408をゲート端子402に接続することにより、蓄積電荷はACS端子408によって除去されることができる。この構成により、FET300がオフ状態にあるときに、蓄積電荷を効率的に除去、あるいはその他の方法で制御するようにFET300が適正なバイアス領域に保持されることが確実になる。図4Bに示されているように、ACS端子408をゲートに接続することは、ゲートVg及びボディ図3CにVb又はVACSとして示されているの双方に同一のバイアス電圧が印加されることを保証する。バイアス電圧VACSはこの実施形態においてはゲート電圧Vgと同一であるので、蓄積電荷はもはやゲートバイアスVgへの引き付けによってゲート酸化物の下にトラップされず、ACS端子408によってゲート端子402に伝達される。従って、蓄積電荷はACS端子408によってボディから除去される。他の典型的な実施形態においては、図3Cを参照して説明されたように、例えば、Vs及びVdはゼロでないバイアス電圧を有していてもよい。これらの例によれば、VgがNMOSFET300をターンオフさせるすなわち、NMOSFET300をオフ状態で動作させるためにVthに対して十分に負となるように、VgはVs及びVdの双方に対して十分に負でなければならない。そのようにバイアスされると、上述のように、NMOSFET300は蓄積電荷レジームに入り、それによりボディ内に存在する蓄積電荷を有し得る。この例では、電圧VACSはACS端子408をゲート端子402に接続することによってVgに等しくなるように選択されてもよく、それにより、蓄積電荷は上述のようにACC型NMOSFETのボディから運び出される。他の典型的な一実施形態においては、上述のように、ACC型NMOSFET300はディプレッションモードのデバイスから成る。この実施形態においては、閾値電圧Vthは定義によりゼロ未満である。Vs及びVdの双方が0Vである場合、Vthに対して十分に負であるゲートバイアスVg例えば、Vthに対して約-1Vより負側であるVgがゲート端子402に印加されると、正孔はゲート酸化物の下に蓄積することによって蓄積電荷となり得る。この例では、電圧VACSは、ACS端子408をゲート端子402に接続することによってVgに等しくなるように選択されてもよく、それにより、蓄積電荷は上述のようにACC型NMOSFETのボディから運び出される。例えば図4Bを参照して説明されたものなどの、改善されたACC型のSOI型NMOSFET300の一部の実施形態において、該FETがオンにバイアスされると、例えば、図3Dに示されたACS308とドレイン304及びソース306との間の界面を参照して説明されたような該デバイスの端部に形成されるダイオードが順方向にバイアスされることになり、それにより電流がソース及びドレインの領域に流れ込むことが可能になる。これは、電力を浪費するだけでなく、MOSFETに非線形性をもたらし得る。この非線形性は、この界面ダイオードが順バイアスされることの結果として流れる電流が非線形な電流を有することにより発生する。Vgs及びVgdはデバイスのこの領域では低減されるので、デバイス端部でのオン抵抗Ronが増大される。周知の通り、また上述された理由から、デバイスの端部に形成される界面ダイオードが順バイアスされることになる場合、デバイスのオン状態での特性は結果的に著しい悪影響を受ける。電子デバイス設計技術の当業者に理解されるように、図4Bに示された構成はゲートバイアス電圧Vgsの印加をおよそ0.7Vに制限してしまう。これらの問題を解決するために、図4Cに示される簡略化された回路が使用され得る。改善されたACC型のSOI型NMOSFET300を使用する他の典型的な回路が図4Cに示されている。図4Cに示されているように、この実施形態においては、ACS端子408はダイオード410に電気的に結合されており、代わってダイオード410がゲート端子402に結合されている。この実施形態は、例えばSOI型NMOSFET300がオン状態の条件にバイアスされるときに発生するような、正のVg-Vs間バイアス電圧すなわち、Vgs=Vg-Vsとして、等価的にVgsによって引き起こされるMOSFETボディ312に正の電流が流れ込むことを防止するために使用され得る。図4Bに示されたデバイスと同様に、オフにバイアスされると、ACS端子電圧VACSはゲート電圧にダイオード410での電圧降下を足し合わせた電圧を有する。非常に低いACS端子電流レベルにおいて、ダイオード410での電圧降下も一般的に非常に低い例えば、典型的な閾値のダイオードでは、≪500mV。ダイオード410での電圧降下は、例えば0Vfダイオード等のその他のダイオードを用いることによってほぼゼロまで低減されることができる。一実施形態において、ダイオードでの電圧降下を低減することはダイオード410の幅を増大させることによって達成される。また、ACS-ソース間又はACS-ドレイン間電圧をますます負側に維持することもこれら2つのバイアス電圧の何れのバイアス電圧が低かろうと、ACC型MOSFETデバイス300の線形性を改善する。SOI型NMOSFET300がオン条件にバイアスされるとき、ダイオード410は逆バイアスされ、それにより、ソース及びドレインの領域に流れ込む正の電流が防止される。この逆バイアスされる構成は消費電力を削減し且つデバイスの線形性を改善する。図4Cに示された回路は、故に、FETがオフ状態にあり且つ蓄積電荷レジームで動作させられるとき、MOSFETボディから蓄積電荷を除去するように良好に動作する。これはまた、ゲート電圧Vgにほぼ如何なる正電圧もが印加されることを可能にする。そして、これは、ACC型MOSFETがオフ状態で動作しているときに蓄積電荷を効率的に除去するようにしながら、該デバイスがオン状態で動作しているときにフローティングボディ型デバイスの特性を有することを可能にする。ACS端子408への正の電流を防止するために使用されるダイオード410を除いて、図4Cに示された簡略化された回路の典型的動作は、図4Bを参照して説明された回路の動作と同一である。更に他の一実施形態においては、図4Dの簡略化された回路に例示されるように、ACS端子408は制御回路412に結合されてもよい。制御回路412は、蓄積電荷すなわち、図1を参照して説明された蓄積電荷120を選択的に制御する選択可能なACSバイアス電圧VACSを供給し得る。図4Dに示されているように、例えば、ゲート電圧Vgから得られるようなACSバイアス電圧VACSを供給する局部的な回路を有するのではなく、一部の実施形態において、ACSバイアス電圧VACSはACC型MOSFETデバイス300から独立した別個の電源によって生成される。スイッチ図4Eを参照して一層詳細に後述するの場合、ACSバイアス電圧VACSは高い出力インピーダンスを有する電源から供給されるべきである。例えば、このような高出力インピーダンス電源は、RF電圧がMOSFETにわたって分圧され、ゲート電圧と同様にACSバイアス電圧VACSがそれに乗ったVds/2を有することを確保するための大きい直列抵抗を用いて得ることができる。この手法については、図4Eを参照して一層詳細に後述する。SOI型NMOSFET300が蓄積電荷レジームにバイアスされるとき、ACS端子408には負のACSバイアス電圧VACSを供給することが望ましくなり得る。この典型的な実施形態においては、制御回路412は、ソース及びドレイン双方のバイアス電圧に対して一貫して負となるACSバイアス電圧VACSを選択的に維持することによって、ACS端子408に正の電流が流れ込むことを防止し得る。具体的には、制御回路412は、Vs及びVdのうちの小さい方に等しい、あるいはそれより負側のACSバイアス電圧を印加するために使用され得る。このようなバイアス電圧の印加により、蓄積電荷は除去、あるいはその他の方法で制御される。図4Dに示された簡略化された回路の典型的な実施形態において、端子404及び406それぞれに印加されるソース及びドレインのバイアス電圧はゼロであってもよい。ゲート端子402に印加されるゲートバイアス電圧Vgが、端子404及び406に印加されるソース及びドレインのバイアス電圧に対して、且つ閾値電圧Vthに対して十分に負である場合例えば、Vthがほぼゼロであり且つVgが約-1Vより負側である場合、ACC型NMOSFET300は蓄積電荷レジームで動作し、NMOSFET300のボディ内に蓄積電荷正孔が蓄積し得る。有利なことに、図示のようにACS端子408を制御回路412に接続することにより、蓄積電荷はACS端子408によって除去されることができる。蓄積電荷がACC型NMOSFET300のボディから確実に運び出されるようにするため、ACS端子408に印加されるACSバイアス電圧VACSは、ゲート電圧に対して等しい、あるいはそれより負側であり、且つVs及びVdのうちの小さい方より負側であるべきである。蓄積電荷120は制御回路412によってACS端子408に印加されるバイアス電圧VACSへと輸送されるので、蓄積電荷はゲートバイアス電圧Vgへの引き付けによってゲート酸化物の下にトラップされたままではなくなる。他の実施形態においては、Vs及びVdはゼロでないバイアス電圧を有していてもよい。これらの例によれば、VgがNMOSFET300をオフ状態にバイアスするためにVthに対して十分に負となるように、VgはVs及びVdの双方に対して十分に負でなければならない。これにより、ゲート酸化物の下への蓄積電荷の蓄積が可能になる。この例では、ACSバイアス電圧VACSは、選択されたACSバイアス電圧を供給する制御回路412にACS端子408を接続することによって、Vs及びVdのうちの小さい方に等しく、あるいはそれより負側になるように選択されることができ、それにより、蓄積電荷はACC型NMOSFET300から運び出される。他の実施形態において、図4DのACC型NMOSFET300がディプレッションモードのデバイスから成る場合、Vthは定義によりゼロ未満である。Vs及びVdの双方が0Vである場合、Vthに対して十分に負であるゲートバイアスVg例えば、Vthに対して約-1Vより負側であるVgが印加されると、正孔はゲート酸化物の下に蓄積し得る。この例では、ACS端子408に印加されるACSバイアス電圧VACSは、ACS端子408を制御回路412に接続し、それにより蓄積電荷をACC型NMOSFET300から除去するのに必要な所望のACSバイアス電圧VACSを供給することによって、Vs及びVdのうちの小さい方に等しく、あるいはそれより負側になるように選択され得る。上述のように、一実施形態において、図4Dに示されたようにACS端子408に対して制御回路412にバイアスを供給させる代わりに、ACS端子408は、例えば図4Eの実施形態に示されるように、別個のバイアス源回路によって駆動されることも可能である。図4Eの回路に例示されるようなRFスイッチ回路における典型的な回路実装において、別個のVACS源は、RF電圧がACC型NMOSFET300にわたって分圧されることを確保し、且つゲート端子402に印加される電圧Vgsと同様にACS端子408に印加される電圧がVds/2を有することを更に確保する高出力インピーダンス素子403を有している。典型的な一実施形態において、インバータ405が高出力インピーダンス素子403と直列に構成され、GND及び-VDDを供給される。典型的な一実施形態において、-VDDは好適な正電圧源から容易に得られる。しかしながら、これは線形性の改善のために更に負側の電圧であってもよいすなわち、ゲート電圧とは独立とし得る。他の一実施形態においては、図4Cに示された回路が、ACS端子408に直列に構成されたクランプ回路を含むように変更されてもよい。このような典型的な実施形態は図4Fに示されている。或る一定の動作条件下では、ACC型NMOSFET300のボディからACS端子408を介して蓄積電荷を運び出す電流であるACC型NMOSFET300から流出する電流は、バイアス回路に問題を生じさせるのに十分な大きさとなるすなわち、一部の条件下では、ACS電流が大きくてバイアス回路はACC型NMOSFET300のボディから流出する電流を適切に流すことができない。図4Fの回路に示されているように、典型的な一実施形態は、ACC型NMOSFET300のボディからのACS電流の流れを遮断し、それによりACC型NMOSFET300をフローティングボディ状態に戻すことによってこの問題を解決する。図4Fに示された典型的な1つの回路においては、ACS端子408とダイオード410との間にディプレッションモードのFET421が直列接続されている。この典型的な回路において、ディプレッションモードFET421は、該FETのソース端子に電気的に接続されたゲート端子を含んでいる。この構成では、ディプレッションモードFET421は、ACC型MOSFETが蓄積電荷レジームで動作しているときにACS端子408から流れ出る電流を切除あるいは制限するように機能する。より具体的には、ディプレッションモードFET421は所定の閾値に到達すると飽和状態に入る。ACC型MOSFETのボディを流れ去る電流は、故に、FET421の飽和電流によって制限される。一部の実施形態において、所定の飽和閾値は必要に応じて、例えば低い最大電流と早いクランプ動作とをもたらす高い閾値電圧を選択するなどにより、このクランプ動作が起こる点を変化させるように調整されてもよい。例えばRFスイッチ回路などの一部の実施形態において、ゲート端子402及びACS端子408は、Vdsの半分Vds/2の値でVdsを追従する。大きいVds偏位で、Vgsは閾値電圧Vthに接近し、Idsリーク電流を増大させる。場合により、このリーク電流はACS端子408を退出し、付随する回路例えば、負電圧発生器に問題を生じさせ得る。故に、図4Fに示された回路はこれらの問題を解決、あるいはその他の方法で軽減する。より具体的には、ACS端子408とダイオード410との間に直列にFET421を結合させることによって、ACS端子408を退出する電流はFET421の飽和電流に制限される。更に他の典型的な一実施形態において、図4Cに示された簡略化された回路は、ダイオード410に並列に配置されたAC短絡用キャパシタを含むように変更され得る。図4Gの簡略化された回路は、完全な回路用途において存在する或る一定の不所望の非線形性を補償するために使用され得るものである。一部の実施形態において、MOSFETのレイアウト内に存在する寄生成分により、図4Cのダイオード410に存在する非線形な特性は完全な回路実装において不所望の非線形性をもたらし得る。このダイオードがDCバイアス条件を提供するように配置され、且つそれを横切るAC信号を有するように意図されないとき、一部の実施形態において、ダイオード410を横切るように存在する如何なるAC信号の影響をも軽減するようにすることが望ましくなり得る。図4Gの簡略化された回路に示されているように、図4Cの回路は、ダイオード410と並列に構成されたAC短絡用キャパシタ423を含むように変更されている。AC短絡用キャパシタ423は、ダイオード410の非線形性がAC信号によって誘起されないことを確保するようにダイオード410に並列に配置されている。例えばRFスイッチ等の一部の典型的な回路において、ゲート端子402及びACS端子408は一般的に同一のAC信号を印加されるすなわち、交流的に等電位であるので、AC短絡用キャパシタ423は一層高レベルな完全な回路に影響を及ぼさない。一部の回路の実施形態において、マルチフィンガー型FETのボディノード群は、ソースフィンガー群に重なるように例えば、金属又はシリコンを用いて互いに接続され得る。FETの別の側では、ゲートノード群がドレインフィンガー群に重なるように例えば、金属又はシリコンを用いて互いに接続され得る。このFET実装の結果として、ソースとボディとの間S-B間に更なるキャパシタンスが発生し、ドレインとゲートとの間D-G間に更なるキャパシタンスが発生する。これらの更なるキャパシタンスは本来のデバイスの対称性を低下させる。AC励起の下で、これはゲート端子が一層密接にドレイン端子に追従し、且つボディ端子が一層密接にソース端子に追従することを引き起こし、それにより事実上、上述のようにダイオード410の非線形性を誘起し得るダイオード410を横切るAC信号が作り出される。図4Gに示された典型的な実施形態を用いると、重なり合うフィンガー群に起因する寄生の非線形性誘起が軽減される。ここで開示された方法及び装置に従って製造されたACC型MOSFETの改善されたCoff性能図4Hは、AC信号がMOSFETに印加されたときの、SOI型MOSFETのドレイン-ソース間印加電圧に対するオフ状態キャパシタンスCoffを示すグラフ460であるプロット460は典型的な1mm幅のMOSFETに関するものであるが、より広いデバイスやより狭いデバイスを用いても同様のプロットが得られる。一実施形態において、ゲート電圧は-2.5VVd/2であり、Vs=0である。第1のプロット462は、蓄積電荷レジーム内で動作し、図1を参照して説明されたように蓄積電荷を有する典型的な従来のNMOSFETのオフ状態キャパシタンスCoffを示している。図4Hに示されているように、従来FETのプロット462に示されたオフ状態キャパシタンスCoffは電圧に依存しておりすなわち、非線形であり、Vd=0Vでピークを有している。第2のプロット464は、この教示に従って製造され、蓄積電荷がACC型MOSFETから運び出され、それによりACC型MOSFETボディから蓄積電荷が削減、制御且つ/或いは除去される改善されたACC型のSOI型MOSFETのオフ状態キャパシタンスCoffを例示している。図4Hに示されているように、ACC型のSOI型MOSFETのプロット464に示されたオフ状態キャパシタンスCoffは電圧に依存していないすなわち、非線形である。図2Aを参照して説明されたように、蓄積電荷を制御、削減あるいは除去することにより、NMOSFETボディ312図3C、また図2Aの電気モデル内のMOSFETボディ114として示されているのインピーダンス212は非常に大きい値まで増大される。このMOSFETボディのインピーダンス212の増大は、接合218及び220図2Aのインピーダンスにより生じるCoffへの寄与を低減させ、それによりCoffの全体的な大きさ、及び接合218及び220のインピーダンスに付随する非線形効果を低減させる。プロット464は、この教示がどれだけ効果的にMOSFETのオフ状態キャパシタンスCoffの非線形性及び全体的な大きさの双方を低減させるかを例示している。オフ状態キャパシタンスCoffの低減された非線形性及び大きさは、例えばRFスイッチング回路などの、蓄積電荷レジームで動作するMOSFETを用いる回路の性能を改善する。次に、図4A-4Gを参照して説明されたACC型MOSFETを用いて実現される典型的なRFスイッチング回路を、図5A-5Dを参照して説明する。この教示に従ったACC型のSOI型MOSFETを用いる典型的な性能向上されたRFスイッチ図5Aは、従来技術に従った単極単投SPSTRFスイッチ回路500の回路図を示している。RFスイッチ回路500は一般的なクラスの周知のRFスイッチ回路の一例である。同様のRFスイッチ回路が以下の同時継続中の米国特許出願及び特許の明細書に記載されている:仮出願番号60651736、出願日2005年2月9日、発明名称UNPOWEREDSWITCHANDBLEEDERCIRCUIT;米国特許第6804502号として2004年10月12日に発行され、また仮出願番号6032835、出願日2001年10月10日に基づく出願番号10267531、出願日2002年10月8日、発明名称SWITCHCIRCUITANDMETHODOFSWITCHINGRADIOFREQENCYSIGNALSの継続出願である出願番号10922135、出願日2004年8月18日。なお、これらの特許出願及び特許は参照することによりここに組み込まれる。再び図5Aを参照するに、スイッチング用のSOI型NMOSFET506は、入力端子502にてRF入力信号RFinを受信するように適応されている。スイッチングSOI型MOSFET506は、RFin入力信号を出力端子504に選択的に結合させるそれにより、RF出力信号RFoutを出力端子504に伝達するように電気的に結合されている。典型的な実施形態において、スイッチングSOI型NMOSFET506は、ゲート抵抗510必要に応じて、寄生RF結合の抑圧のために含められるを介して制御配線512によって伝達される第1の制御信号C1によって制御される。制御配線512は、第1の制御信号C1を生成する制御回路520に電気的に結合されている。再び図5Aを参照するに、分流用のSOI型NMOSFET508は、そのドレイン端子にてRF入力信号RFinを受信し、選択的に、必要に応じての負荷抵抗518を介してグランドに入力信号RFinを分流するように適応されている。分流SOI型MOSFET508は、ゲート抵抗514必要に応じて、寄生RF結合の抑圧のために、また、分圧の目的で含められるを介して制御配線516によって伝達される第2の制御信号C1xによって制御される。制御配線516は、第2の制御信号C1xを生成する制御回路520に電気的に結合されている。用語スイッチングswitching及び分流shuntingは、図5Aに示され、また図5B-5D、6、8及び9のRFスイッチ回路を参照して後述されるトランジスタに関して、ここでは、用語スイッチswitch及びシャントshuntにそれぞれ交換可能に使用される。例えば、スイッチングトランジスタ506及び、図5B-5D、6、8及び9にて説明される類似のスイッチングトランジスタの全ては、ここでは、スイッチトランジスタとしても参照される。同様に、分流トランジスタ508及び、図5B-5D、6、8及び9にて説明される類似の分流トランジスタの全ては、ここでは、シャントトランジスタとしても参照される。用語スイッチ及びスイッチング並びに、同様に用語シャント及び分流は、RFスイッチ回路のトランジスタを記述するために使用されるとき、ここでは交換可能に使用される。さらに、図6を参照して一層詳細に後述されるように、RFスイッチ設計及び製造技術の当業者に認識されるように、図5A-5D及び図9においてはスイッチトランジスタ及びシャントトランジスタは単一のMOSFETを有するものとして示されているが、1つ以上のトランジスタから成るトランジスタ群を有していてもよい。RFスイッチ回路の当業者に認識されるように、典型的なスイッチ回路の全ては、先述の入力ポート及び出力ポートが逆のポートとして機能するように、双方向に使用されてもよい。すなわち、典型的なRFスイッチはここでは1つ以上の入力ポート又はノードと1つ以上の出力ポート又はノードとを有するものとして説明されるが、この説明は単に利便性のためであり、理解されるように、出力ポートは一部の用途においては信号を入力するために使用されてもよく、また入力ポートは一部の用途においては信号を出力するために使用されてもよい。図2B、4E、5A-5D、6、8及び9を参照して説明されるRFスイッチ回路は、ここでは、それぞれRF信号の入力及び出力を行う入力及び出力ポート又はノードを有するものとして説明される。例えば、図9を参照して一層詳細に後述されるように、RF入力ノード905及びRF入力ノード907はそれぞれRF信号RF1及びRF2を入力するものとして説明される。RFC共通ポート903はRF共通出力信号を提供するものとして説明される。RFスイッチ回路設計技術の当業者に認識されるように、RFスイッチは双方向であり、先述の入力ポートは出力ポート及びその逆として変わりなく機能する。図9のRFスイッチの例において、RFC共通ポートは、RFノード905及び907により選択的に出力されるRF信号を入力するように使用され得る。再び図5Aを参照するに、第1の制御信号C1及び第2の制御信号C1xは、分流SOI型NMOSFET508がオフ状態で動作するときにスイッチングSOI型NMOSFET506がオン状態で動作し、その逆のときには逆の状態で動作するように生成される。これらの制御信号はNMOSFET506及び508のゲート端子にゲートバイアス電圧Vgを供給する。NMOSFET506及び508の何れかがトランジスタのオフ状態を選択するようにバイアスされるとき、それぞれのVgは、それぞれのNMOSFETがRF入力信号RFinの時変的な印加電圧によってオン状態に入ったり近付いたりしないように、十分に大きい負電圧を有しなければならない。RF入力信号RFinの最大電力は、それにより、SOI型NMOSFET506及び508が確実に維持可能なゲートバイアスVg又は、より一般的には、ゲート-ソース間動作電圧Vgsの最大値によって制限される。ここで例示されるようなRFスイッチング回路では、Vgsmaxの大きさは、Vds=Vd-Vsとして、|Vg||Vdsmax/2|であり、VdsmaxはRF入力信号RFinに関する大電力入力信号の電圧レベルによる最大のVdsを有する。スイッチングSOI型NMOSFET506及び分流SOI型NMOSFET508の典型的なバイアス電圧は以下を含み得る:ほぼ0VのVthを用いるとき、オン状態のVgは2.5V、オフ状態のVgは-2.5V。これらのバイアス電圧では、SOI型NMOSFETはオフ状態に置かれるとき最終的に蓄積電荷レジームで動作し得る。特に、図2Bを参照して説明されたように、スイッチングNMOSFET506がオン状態にあり且つ分流NMOSFET508がオフ状態にバイアスされるとき、出力信号RFoutは、蓄積電荷により引き起こされる分流NMOSFET508のオフ状態キャパシタンスCoffの非線形な挙動によって歪まされ得る。有利なことに、この教示に従って製造された改善されたACC型MOSFETは、特に、回路性能が蓄積電荷によって悪影響を受けるような場合に、回路性能を改善するために使用されることができる。図5Bは、この蓄積電荷の削減制御技術を用いて一層高い性能のために適応された、改善されたRF回路501を概略的に示している。スイッチ回路501は、分流NMOSFET508がこの教示に従って製造された分流ACC型NMOSFET528に置き換えられている点で、従来の回路500図5Aとは異なっている。分流ACC型NMOSFET528は、図4A及び4Bを参照して説明されたACC型NMOSFETと同様のものである。同様に、分流ACC型NMOSFET528のゲート、ソース、ドレイン及びACCの端子は、ACC型NMOSFET300のそれぞれの端子と同様のものである。改善されたACC型NMOSFET528により提供される改善されたスイッチ性能を除いて、RFスイッチ回路501の動作は、図5Aを参照して説明されたRFスイッチ回路500の動作と非常に似通っている。スイッチングNMOSFET526及び分流ACC型NMOSFET528の典型的なバイアス電圧は以下を含み得る:ほぼ0VのVthを用いるとき、オン状態のVgは2.5V、オフ状態のVgは-2.5V。これらのバイアス電圧では、SOI型NMOSFETはオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、スイッチングNMOSFET526がオン状態にあり且つ分流ACC型NMOSFET528がオフ状態にあるとき、出力信号RFoutは、蓄積電荷により引き起こされる改善された分流ACC型NMOSFET528のオフ状態キャパシタンスCoffの非線形な挙動によって歪まされることはない。分流ACC型NMOSFET528が蓄積電荷レジームで動作するとき、蓄積電荷はACS端子508’によって除去される。より具体的には、分流ACC型NMOSFET528のゲート端子502’がACS端子508’に接続されているので、蓄積電荷は、図4Bの回路を参照して説明されたようにして除去、あるいはその他の方法で制御される。蓄積電荷の制御は、オフ状態のトランジスタである分流ACC型NMOSFET528の線形性を改善し、それにより出力端子505に生成されるRF出力信号RFoutの高調波歪み及び相互変調歪みを抑制することによって、スイッチ501の性能を改善する。図5Cは、この開示による蓄積電荷制御技術を用いて一層高い性能のために適応された、改善されたRF回路の他の一実施形態502を概略的に示している。スイッチ回路502は、分流NMOSFET508がこの教示に従って製造された分流ACC型NMOSFET528に置き換えられている点で、従来の回路500図5Aとは異なっている。分流ACC型NMOSFET528は、図4A及び4Cを参照して説明されたACC型NMOSFETと同様のものである。同様に、分流ACC型NMOSFET528のゲート、ソース、ドレイン及びACCの端子は、図4A及び4Cを参照して説明されたACC型NMOSFET300のそれぞれの端子と同様のものである。改善されたACC型NMOSFET528により提供される改善されたスイッチ性能を除いて、スイッチ回路502の動作は、それぞれ図5A及び5Bを参照して説明されたスイッチ回路500及び501の動作と非常に似通っている。NMOSFET526及びACC型NMOSFET528の典型的なバイアス電圧は以下を含み得る:ほぼ0VのVthを用いるとき、オン状態のVgは2.5V、オフ状態のVgは-2.5V。これらのバイアス電圧では、SOI型NMOSFET526、528はオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、NMOSFET526がオン状態にあり且つACC型NMOSFET528がオフ状態にあるとき、出力信号RFoutは、蓄積電荷によるACC型NMOSFET528のオフ状態キャパシタンスCoffの非線形な挙動によって歪まされることはない。ACC型NMOSFET528のゲート端子502’がダイオード509を介してACS端子508’に接続されているので、蓄積電荷は、図4Cを参照して説明されたようにして完全に除去、削減、あるいはその他の方法で制御される。図5Bを参照して説明された改善されたスイッチ501と同様に、蓄積電荷の制御は、オフ状態のトランジスタ528の線形性を改善し、それによりRF出力端子505のRF出力信号RFoutの高調波歪み及び相互変調歪みを抑制することによって、スイッチ502の性能を改善する。図示されているようなダイオード509の接続は、一部の実施形態において、図4Cを参照して説明されたように、ACC型NMOSFET528がオン状態にバイアスされるときにNMOSFET528に流れ込む正の電流を抑制することに関して、望ましいものとなり得る。図5Dは、この蓄積電荷制御技術を用いて一層高い性能のために適応された、改善されたRFスイッチ回路の他の一実施形態503を概略的に示している。スイッチ回路503は、図5AのNMOSFET508がこの教示に従って製造されたACC型NMOSFET528に置き換えられている点で、従来の回路500図5Aとは異なっている。ACC型NMOSFET528は、図4A及び4Dを参照して説明されたACC型NMOSFETと同様のものである。改善されたACC型NMOSFET528により提供される改善されたスイッチ性能を除いて、スイッチ回路503の動作は、それぞれ図5A-5Cを参照して説明されたスイッチ回路500、501及び502の動作と非常に似通っている。NMOSFET526及びACC型NMOSFET528の典型的なバイアス電圧は以下を含み得る:ほぼ0VのVthを用いるとき、オン状態のVgは2.5V、オフ状態のVgは-2.5V。これらのバイアス電圧では、SOI型NMOSFET526、528はオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、NMOSFET526がオン状態にあり且つACC型NMOSFET528がオフ状態にあるとき、出力端子505の出力信号RFoutは、蓄積電荷によるACC型NMOSFET528のオフ状態キャパシタンスCoffの非線形な挙動によって歪まされることはない。NMOSFET528が蓄積電荷レジームで動作するとき、蓄積電荷はACS端子508’によって除去される。より具体的には、ACC型NMOSFET528のACC端子508’は制御配線517を介して制御回路520に電気的に結合されているすなわち、図示されている制御信号C2によって制御されるので、蓄積電荷は、図4Dを参照して説明されたようにACS端子508’に選択されたバイアス電圧を印加することによって除去、削減、あるいはその他の方法で制御されることができる。電子回路設計技術の当業者に理解されるように、蓄積電荷を削減、あるいはその他の方法で制御する目的のため、ACS端子には多様なバイアス電圧信号が印加され得る。特有のバイアス電圧が特定の用途に適応されてもよい。蓄積電荷の制御は、オフ状態のトランジスタ528の線形性を改善し、それによりRF出力端子505で生成されるRF出力信号RFoutの高調波歪み及び相互変調歪みを抑制することによって、スイッチ503の性能を改善する。図5B-5Dを参照して説明された回路において、スイッチングSOI型MOSFET526は従来技術に係るSOI型MOSFETを用いて実現されるすなわち、それらはACC型MOSFETから成っておらず、故にACS端子を有していないように図示説明されている。電子デバイス設計技術の当業者に理解認識されるように、開示された方法及び装置の他の実施形態においては、従来のスイッチングSOI型MOSFET526は、要望又は要求に応じて、この開示に従って製造されたACC型のSOI型MOSFETに置き換えられてもよい。例えば、この教示によるACC型MOSFETを用いて実現されるRFスイッチの一部の実施形態において、RFスイッチは単極双投RFスイッチから成る。この実施形態においては、スイッチングSOI型MOSFET例えば、図5B-5Dを参照して説明されたスイッチングSOI型MOSFET526と同様のものは、ACC型のSOI型MOSFETから成っていてもよい。このようにして実現されたものは、選択された極poleを介してスイッチされるRF信号の出力に、入力極として選択されないときにターンオフされてオフ状態にあるスイッチングSOI型MOSFETの非線形な挙動が悪影響を及ぼすことを防止する。スイッチングACC型MOSFETを用いてのRFスイッチの実現は、スイッチングトランジスタのオフ状態キャパシタンスCoffの大きさ、変動ドリフト及び電圧依存性を低減させる。その結果、詳細に上述されたように、例えば分離性、挿入損失及びドリフト特性などのスイッチ性能特性も改善される。この実現法は、図9に示されるRFスイッチ回路を参照して一層詳細に後述される。電子回路技術の当業者には数多くのその他の例が明らかとなろう。例えば、上述のように、典型的なRFスイッチはACC型のSOI型NMOSFETデバイスを用いて実現されるものとして説明されてきたが、それらはまた、ACC型のSOI型PMOSFETデバイスを用いて実現されることもできる。また、この教示に従って実現されるRFスイッチの例として単極単投型及び単極双投型のRFスイッチが説明されたが、本出願は単極多投型、多極単投型及び多極多投型を含む如何なるバリエーションのRFスイッチ構成をも包含するものである。RFスイッチ設計及び製造技術の当業者に認識されるように、この教示は如何なる好適なRFスイッチ構成設計の実現にも使用され得るものである。積層化されたトランジスタを用いた典型的なRFスイッチ上述の典型的なRFスイッチ回路の実施形態においては、スイッチ回路は、RF出力へのRF入力信号の選択的な結合又は遮断すなわち、回路接続を電気的に開くことを行う単一のSOI型NMOSFET例えば、図5Aの単一のSOI型NMOSFET506、及び図5B-5Dの単一のSOI型NMOSFET526を用いて実現されている。同様に、図5A-5Dを参照して説明された典型的な実施形態においては、単一のSOI型NMOSFET例えば、図5Aの単一のSOI型NMOSFET508、及び図5B-5Dの単一のACC型のSOI型NMOSFET528が使用されて、グランドへのRF入力信号のシャントFETがオン状態又は遮断FETがオフ状態が行われている。米国特許第6804502号発行日:2004年8月12日、発明名称SWITCHCIRCUITANDMETHODOFSWITCHINGRADIOFREQUENCYSIGNALSには、RF信号の選択的な結合及び遮断を行う積層化されたトランジスタ群を用いて実現された、SOI型NMOSFETを用いたRFスイッチ回路が記載されている。この開示による教示に従って積層化されたNMOSFETがどのようにして実現されるかの一例が図6に示されている。RFスイッチ回路600は、図5DのRFスイッチ回路503に似通ったものであるが、単一のSOI型NMOSFET526がSOI型NMOSFET602、604及び606のスタックに置き換えられている。同様に、単一のACC型のSOI型NMOSFET528がACC型のSOI型NMOSFET620、622及び624のスタックに置き換えられている。ACC型のSOI型NMOSFET620、622及び624のACS端子には、それぞれ必要に応じての抵抗626、628及び630を介して、制御信号C2が供給される。抵抗626、628及び630は必要に応じて、積層化されたACC型のSOI型NMOSFET620、622及び624間の寄生RF信号を抑圧するために含められる。RFスイッチ回路600は、図5Dを参照して説明されたRFスイッチ回路503の動作と同様な動作を行う。積層化された3つのACC型のSOI型NMOSFETは、図6の典型的な積層化RFスイッチ回路600においては、各ACC型NMOSFETスタック内に示されている。3つから成る複数のACC型NMOSFETは単に例示目的で示されており、集積回路設計技術の当業者に理解されるように、例えば電力処理性能やスイッチング速度などのここの回路要求に従って任意の数から成る複数が用いられ得る。所望の動作性能を達成するため、より少ない、あるいはより多くの積層化ACC型NMOSFETが含められてもよい。蓄積電荷制御に適応された、図5B-5Dを参照して説明された回路と同様の、その他の積層化RFスイッチ回路も用いられ得る。このような回路の実現法は、上述の教示から電子デバイス設計技術の当業者に明らかであり、故に、ここでは更には説明しないこととする。また、電子デバイス設計技術の当業者に明らかであるように、図6の積層化RFスイッチには対称的に積層化されたすなわち、等数の分流トランジスタ及びスイッチングトランジスタを有するRFスイッチが示されているが、本発明に係るACC方法及び装置はそれに限定されるものではない。この教示は対称的に積層化されたものだけでなく非対称に積層化された等数でない分流トランジスタ及びスイッチングトランジスタを有するRFスイッチにも適用され得るものである。対称的なRFスイッチ回路及び非対称なRFスイッチ回路を実現する際に、この開示に係るACC型MOSFETをどのように使用するかは、設計者に容易に理解されるところである。典型的な動作方法図7は、この開示に従って蓄積電荷シンクACSを用いてSOI型MOSFETの線形性を向上させる典型的な一方法700を例示している。方法700は段階702で開始し、ACS端子を有するACC型のSOI型MOSFETが、回路内で動作するように構成される。ACS端子は、図4B、4C、5B及び5Cを参照して説明されたようにSOI型MOSFETのゲート、又は図4D及び5Dを参照して説明されたように制御回路に動作可能に結合され得る。他の実施形態においては、ACS端子は、回路又はシステムの設計者に都合の良い如何なる好適な蓄積電荷シンク機構、回路、又はデバイスに動作可能に結合されてもよい。そして、この方法は段階704へと進む。段階704にて、ACC型のSOI型MOSFETは、少なくとも一部の時間において、蓄積電荷レジームで動作するように制御される。大抵の実施形態においては、上述のように、ACC型MOSFETは、該FETをオフ状態に置くバイアス電圧を印加することによって蓄積電荷レジームで動作させられる。典型的な一実施形態において、ACC型のSOI型MOSFETは、RFスイッチの分流回路の一部として構成されたACC型のSOI型NMOSFETから成る。この典型的な実施形態によれば、このSOI型NMOSFETは、該ACC型NMOSFETのゲート端子に負のバイアス電圧を印加することによって分流回路がオフ状態に置かれた後に、蓄積電荷レジームで動作し得る。そして、この方法は段階706へと進み、ACC型MOSFETのチャネル領域内に蓄積した蓄積電荷がACS端子によって除去、あるいはその他の方法で制御される。この実施形態において、蓄積電荷は別の回路端子に伝達され、それにより削減、あるいはその他の方法で制御される。MOSFETボディから蓄積電荷を運び出すために使用され得る1つの典型的な回路端子は、ACC型MOSFETのゲート端子である例えば、図4B、4C、5B及び5Cに関する説明を参照。蓄積電荷を除去、あるいはその他の方法で制御するために使用され得る別の1つの典型的な回路端子は、制御回路の端子である例えば、図4D及び5Dを参照。詳細に上述されたように、ACC型MOSFETボディ内の蓄積電荷を除去、あるいはその他の方法で制御することは、オフ状態のACC型MOSFETの線形性を改善し、それによりACC型MOSFETによって影響を受ける高調波歪み及びIMDを抑制し、さらにそれにより回路及びシステムの性能を改善する。RFスイッチ回路においては、分流ACC型MOSFETデバイスのオフ状態キャパシタンスが線形性及び大きさの双方において改善され、それにより、RFスイッチ回路の性能が改善される。その他の回路性能特性に加え、RFスイッチの高調波歪み及び相互変調歪みが、この教示によるACC方法及び装置を用いて抑制される。図8及び9は、ACSを有するMOSFETの線形性を改善することに使用される開示方法及び装置に従って製造されたRFスイッチング回路の、典型的な更なる実施形態を概略的に示している。図8及び9を参照して一層詳細に後述されるように、この開示に従って製造されたRFスイッチ回路の一部の典型的な実施形態においては、ドレイン-ソース間抵抗Rdsを含み、それにより、スイッチが特定の用途で使用されるときに一部のスイッチ性能を改善することが望ましくなり得る。次に、これらの典型的なRFスイッチ回路を詳細に説明する。ソース-ドレイン間抵抗を有する積層化トランジスタを用いた典型的なRFスイッチ図8は、この開示に従って製造されるRFスイッチ回路の典型的な一実施形態800を示している。図8に示されているように、この開示に従って製造されるRFスイッチの一部の実施形態は、ACC型MOSFET群それぞれのソースとドレインとに電気的に接続されたドレイン-ソース間抵抗Rdsを含んでいてもよい。例えば、図8の典型的なスイッチ800は、分流用のACC型のSOI型NMOSFET620、622及び624それぞれのソースとドレインとに電気的に接続されたドレイン-ソース間抵抗Rds802、804及び806を含んでいる。続いて、ドレイン-ソース間抵抗Rdsを使用する動機を説明する。ここでの教示により当業者に認識されるように、ACS端子を介しての蓄積電荷の除去は、ACC型のSOI型MOSFETのボディから電流を流出させる。例えば、正孔電流がACC型のSOI型MOSFETのボディからACSを介して流れるとき、等しい電子電流が該FETのソース及び/又はドレインへと流れる。一部の回路例えば、図8のRFスイッチ回路では、ACC型のSOI型NMOSFETのソース及び/又はドレインはその他のSOI型NMOSFETに接続されている。オフ状態のSOI型NMOSFETは非常に高いインピーダンス例えば、1mm幅のSOI型NMOSFETでは1GΩ程度を有するので、非常に小さいドレイン-ソース電流例えば、1nA程度であっても、周知のキルヒホッフの電流電圧法則を満たすように、ACC型のSOI型NMOSFETに許容できない大きさのドレイン-ソース間電圧Vdsを生じさせ得る。例えば図8及び9のRFスイッチ回路に示されているような一部の実施形態において、結果としての非常に大きいドレイン-ソース間電圧Vdsは、ACC型のSOI型NMOSFETの信頼性及び線形性に望ましくない影響を及ぼす。ドレイン-ソース間抵抗RdsはACC型FETのドレインとソースとの間にパスを提供する。それにより、ACC型のSOI型NMOSFETが例えばその他のACC型のSOI型NMOSFET等の高インピーダンス素子と直列にされるとき、蓄積電荷を制御することに伴う電流はACC型のSOI型NMOSFETのソース及びドレインから離れて導かれる。図8のNMOSFET602-606及びACC型NMOSFET620-624の典型的なバイアス電圧は以下を含み得る:ほぼ0VのVthのとき、オン状態のVgは2.5V、オフ状態のVgは-2.5V。典型的な一実施形態において、図8のACC型のSOI型NMOSFET622は1mmの幅と、蓄積電荷レジームでの動作で10pA/μmの電流を発生させる蓄積電荷の電子-正孔対生成率とを有し得る。電子電流がソース及びドレインによって等しく供給され、且つACC型のSOI型NMOSFET620及び622のインピーダンスが1GΩ程度である場合、Rds抵抗802及び806が存在しないと、-5Vという許容できないバイアスがACC型のSOI型NMOSFET622のソース及びドレインにもたらされることになる。このバイアス電圧はまた、ACC型のSOI型NMOSFET620及び624の内部ノードにも印加されることになる。この典型的な電流よりも小さい電流であっても、ACC型のSOI型NMOSFET620-624のVgs及び/又はVgdを低下させることによって、RFスイッチング回路800の動作に悪影響をもたらし得る。そして、それはリークの増大例えば、Vgs又はVgdの何れかがVthに近付くときや、過大リークによるホットキャリア損傷の増大などにより、回路の電力処理能力及び信頼性を低下させてしまう。Rds抵抗802-806の典型値は、一部の実施形態において、ゲート抵抗632-636の抵抗値をスタック内のACC型のSOI型NMOSFETの数この典型的な実施形態においては、スタック内に3つのACC型FETが存在するで割った値にほぼ等しい値を選択することによって選択されてもよい。より一般的には、Rdsの抵抗値は、ゲート抵抗値をスタック内のACC型のSOI型NMOSFET数で割った値に等しくされてもよい。一例として、8個のACC型のSOI型MOSFETから成るスタックは、80kΩのゲート抵抗と10kΩのRds抵抗を有していてもよい。一部の実施形態において、Rds抵抗は、例えばACC型のSOI型NMOSFETに起因するスイッチ800の挿入損失などのスイッチ性能特性に悪影響を及ぼさないように選択され得る。例えば、10kΩより大きい正味のシャント抵抗では、挿入損失の増加は0.02dB未満である。他の実施形態において、Rds抵抗は、図8に例示された、分流ACC型FET620、622及び624による積層化された分流構成とは対照的に単一のACC型のSOI型MOSFETを有する回路に設けられてもよい。例えば、このような回路は、蓄積電荷を除去あるいはその他の方法で制御するときに作り出される電流の結果としてソース又はドレインに有意なバイアス電圧を印加させ得るその他の高インピーダンス素子が、ACC型のSOI型MOSFETと直列に存在する場合に、望ましいものとなり得る。このような回路の典型的な一実施形態が図9に示されている。図9は、この教示に従って製造される典型的な単極双投SPDTRFスイッチ回路を示している。図9に示されているように、第1のRF入力信号RF1を受信する第1のRF入力ノード905に、DC阻止キャパシタ904が接続されている。同様に、第2のRF入力信号RF2を受信する第2のRF入力ノード907に、DC阻止キャパシタ906が接続されている。さらに、スイッチ回路900によって第1のRF入力ノード905又は第2のRF入力ノード907の何れかから選択的にノードRFC903に伝達されるRF共通出力信号RFCを提供するRF共通出力ノード903すなわち、RFCは、より詳細に後述される制御信号C1及びC1xによって制御されるスイッチ動作に応じて、RF1又はRF2の何れかを出力するに、DC阻止キャパシタ902が電気的に接続されている。第1の制御信号C1は、ACC型のSOI型NMOSFET526及び528’の動作状態を制御するために供給されるすなわち、C1は選択的にこれらFETをオン状態又はオフ状態で動作させる。同様に、第2の制御信号C1xは、ACC型のSOI型NMOSFET528及び526’の動作状態を制御するために供給される。周知の通り、また例えば組み込まれた上記米国特許第6804502に記載されているように、制御信号C1及びC1xは、ACC型のSOI型NMOSFET528及び526’がオフ状態にあるときに、ACC型のSOI型NMOSFET526及び528’がオン状態となり、逆のときには逆の状態となるように生成される。この構成により、RFスイッチ回路900は信号RF1又はRF2の何れかをRF共通出力ノード903に伝達することができる。第1のACS制御信号C2は、SOI型NMOSFET526及び528’のACS端子の動作を制御するように設定される。第2のACS制御信号C2xは、SOI型NMOSFET528及び526’のACS端子の動作を制御するように設定される。第1のACS制御信号C2及び第2のACS制御信号C2xは、ACC型のSOI型NMOSFETが蓄積電荷レジームで動作するときに蓄積電荷を除去、削減、あるいはその他の方法で制御するために、それが結合されるそれぞれのNMOSFETのACSが適切にバイアスされるように選択される。図9のRFスイッチ回路900に示されているように、一部の実施形態においては、ACC型NMOSFET526のソースとドレインとの間に、Rds抵抗908が電気的に接続される。同様に、一部の実施形態においては、ACC型NMOSFET526’のソースとドレインとの間に、Rds抵抗910が電気的に接続される。この実施例によれば、回路900は、如何なるときも分流ACC型NMOSFET528又は分流ACC型NMOSFET528’の何れかがオン状態で動作し、それにより、それぞれノード905又は907にグランドへの低インピーダンスパスを提供するすなわち、常にノード905の入力信号RF1又はノード907の入力信号RF2の少なくとも一方がRFCノード903に伝達されるように動作する。従って、Rds抵抗908又はRds抵抗910の何れかが、RF共通ノード903からグランドへの低インピーダンスパスを提供することにより、さもなければDC阻止キャパシタ902、904及び906を用いるときに発生しうる問題である、ノード903、905及び907に流入するACC電流の結果として引き起こされる電圧バイアス問題が回避される。この開示に係るACC型MOSFETにより提供される更なる典型的な効果上述のように、SOI型MOSFETのボディ内の蓄積電荷の存在は、フローティングボディ型MOSFETのドレイン-ソース間破壊電圧BVDSS特性に悪影響を及ぼし得る。これはまた、例えばRFスイッチング回路などの或る一定の回路で使用されるときにオフ状態のMOSFETの線形性を悪化させるという望ましくない影響を有する。例えば、図9に示された分流SOI型NMOSFET528を考察する。さらに、分流NMOSFET528は、この教示に従って製造されたACC型NMOSFETではなく従来のSOI型NMOSFETで実現されている場合を考える。また、RF伝送配線は50Ω系を使用していると仮定する。信号入力が小さく、且つNMOSFET528がオフ状態で動作しているとき、従来のオフ状態の分流NMOSFET528は、複数のRF信号の存在下で高調波歪み及び/又は相互変調歪みをもたらし得る。これはまた、目に付くほどの信号電力の損失をもたらす。NMOSFET528をBVDSSレジームに入らせるのに十分な大きさの信号が入力されたとき、RF電流の一部は切除、あるいはNMOSFET528を通ってグランドへと向け直され、信号電力損失を発生させる。この電流切除clippingは、例えばRFスイッチの出力電力-入力電力プロットにて表され得る圧縮挙動を引き起こす。これはしばしば、挿入損失が小信号挿入損失で1.0dBだけ増加するP1dBによって特徴付けられる。これはスイッチの非線形性の明白な指標である。ここで開示された方法及び装置によれば、蓄積電荷を除去、削減、あるいはその他の方法で制御することによりBVDSSの発生点が増大される。そして、NMOSFET528のBVDSS発生点の増大は、それに相応してスイッチの大信号電力処理能力を増大させる。一例として、スイッチの場合、ACC型NMOSFETのBVDSS電圧を倍増させることは、P1dB点を6dBだけ上昇させる。これは従来のRFスイッチ設計と比較して有意な成果である。また、詳細に上述されたように、SOI型MOSFETのボディ内の蓄積電荷の存在は、Coffの大きさに悪影響を及ぼし、FETがオン状態からオフ状態に切り替えられるのに時間を要する。スイッチ性能に関し、Coffの非線形性は上述のようにスイッチ全体の線形性に悪影響を及ぼし、Coffの大きさは、例えば挿入損失、挿入位相又は遅延及び分離性などの小信号性能パラメータに悪影響を及ぼす。ここで開示された方法及び装置を用いてCoffを小さくすることによって、ACC型MOSFETを用いて実現されたスイッチは、寄生キャパシタンスの低減により低減された挿入損失、やはり寄生キャパシタンスの低減により低減された挿入位相又は遅延、及び一層小さい容量性フィードスルーにより高められた分離性を有することになる。ACC型MOSFETはまた、経時的な小信号パラメータのドリフトに関係するSOI型MOSFETのドリフト特性を改善する。SOI型MOSFETはスイッチがオフにされたときに蓄積電荷を蓄積するのに幾らかの時間を要するので、当初、Coffキャパシタンスはかなり小さいものである。しかしながら、蓄積電荷レジームで動作させられて時間が経過すると、オフ状態キャパシタンスCoffは最終的な値に向かって増大する。NMOSFETが完全な蓄積電荷状態に到達するのに要する時間は、電子-正孔対EHP生成機構に依存する。典型的に、この時間は例えば室温での熱的EHP生成の場合でおよそ何百ms程度である。この充電時間の間に挿入損失及び挿入位相が増大する。また、この時間中に分離性が低下する。周知の通り、これらは標準的なSOI型MOSFETデバイスにおいて望ましくない現象である。これらの問題は、上述のACC型NMOSFET及びその関連回路を用いて軽減、あるいはその他の方法で緩和される。開示されたACC型MOSFETの方法及び装置により提供される上述の効果に加えて、開示された技術は、温度性能、Vddバラつきに対する感度、及びプロセスバラつきに対する感度が改善されたSOI型MOSFETの実現を可能にする。ここで開示された方法及び装置に提供される、従来のSOI型MOSFETに対するその他の改善は、電子デバイス設計及び製造技術の当業者に理解認識されるところである。典型的な製造方法この開示に係る一実施形態において、上述の典型的なRFスイッチは、完全に絶縁性の基板の半導体オンインシュレータSOI技術を用いて実現されてもよい。また、上述のように、広く使用されているシリコン系に加え、この教示に係る一部の実施形態は、シリコンに代えてシリコンゲルマニウムSiGeを同等に用いて実現されてもよい。一部の典型的な実施形態において、この教示に係るMOSFETトランジスタは極薄シリコンUltraThinSilicon;UTSiここでは、極薄シリコンオンサファイアとも呼ぶ技術を用いて実現されてもよい。UTSi製造法に従って、ここで開示された方法を行うために使用されるデバイスは、絶縁性のサファイアウェハ内の極めて薄いシリコン層内に形成される。完全に絶縁性のサファイア基板は、非絶縁性及び部分的に絶縁性の基板に伴う有害な基板結合効果を抑制することによって、本発明に係るRF回路の性能を向上させる。例えば、挿入損失の改善は、トランジスタのオン状態での抵抗を低下させること、及び基板の寄生コンダクタンス及びキャパシタンスを低減することによって実現され得る。また、スイッチの分離性は、UTSi技術によって提供される完全に絶縁性の基板を用いて改善される。シリコンオンサファイア技術の完全なる絶縁性により、RFスイッチのノード間の寄生キャパシタンスは、バルクCMOS及びその他の伝統的な集積回路製造技術と比較して大幅に低減される。ここで説明されたMOSFET及び回路にて実現され得るシリコンオンサファイアSOSデバイスを製造する方法の例は、米国特許第5416043号MinimumchargeFETfabricatedonanultrathinsilicononsapphirewafer;米国特許第5492857号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5572040号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5596205号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5600169号MinimumchargeFETfabricatedonanultrathinsilicononsapphirewafer;米国特許第5663570号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5861336号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5863823号Selfalignededgecontrolinsilicononinsulator;米国特許第5883396Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechip;米国特許第5895957号MinimumchargeFETfabricatedonanultrathinsilicononsapphirewafer;米国特許第5920233号Phaselockedloopincludingasamplingcircuitforreducingspurioussidebands;米国特許第5930638号Methodofmakingalowparasiticresistoronultrathinsilicononinsulator;米国特許第5973363号CMOScircuitrywithshortenedPchannellengthonultrathinsilicononinsulator;米国特許第5973382号Capacitoronultrathinsemiconductoroninsulator;及び米国特許第6057555号Highfrequencywirelesscommunicationsystemonasingleultrathinsilicononsapphirechipに記載されている。なお、これらの全ては、極薄シリコンオンサファイア集積回路設計及び製造の教示に関する全体がここに組み込まれる。その他のバルク及びSOIのCMOSプロセスと同様に、この開示に係る一部の実施形態に好適なSOS促進モードNMOSFETは、一部の実施形態において、n型のソース及びドレイン領域を用いてチャネル領域へのp型イオン注入によって製造されてもよく、およそ500mVの閾値電圧を有していてもよい。閾値電圧はp型ドーピングレベルに直接的に関係しており、ドーピングレベルが高いほど高い閾値がもたらされる。同様に、SOS促進モードPMOSFETは、一部の典型的な実施形態において、n型チャネル領域とp型ソース及びドレイン領域を用いて実現されてもよい。この場合も、ドーピングレベルが閾値電圧を定め、ドーピングレベルが高いほど閾値は一層と負側になる。一部の典型的な実施形態において、この開示に係る一部の実施形態に好適なSOS型ディプレッションモードNMOSFETは、n型トランジスタにp型チャネル注入マスクを設け、n型チャネル、ソース及びドレイン領域を有する構造と、およそ-500mVの負の閾値電圧をもたらすことによって製造されてもよい。同様に、一部の典型的な実施形態において、好適なディプレッションモードPMOSFETは、p型トランジスタにn型チャネル注入マスクを設け、p型チャネル、ソース及びドレイン領域を有する構造と、およそ500mVの正の閾値電圧をもたらすことによって実現されてもよい。背景技術にて説明されたように、本発明に係るACC型MOSFET装置は、以下に限られないが、シリコンオンインシュレータ、シリコンオンサファイア、及びシリコンオン接合ウェハ技術を含む如何なる好適な半導体オンインシュレータ技術を用いても実現され得る。このようなシリコンオン接合ウェハ技術の1つは直接シリコン接合DSB基板を用いるものである。直接シリコン接合DSB基板は、異なる結晶方位を有する単結晶シリコン膜をベース基板に接合させ、電気的に貼り付けることによって製造される。これを実現したものは、カリフォルニア州サンノゼに本社を置くシリコンジェネシス社から入手可能である。シリコンジェネシス社のウェブサイトwwwsigencomにて一般公開されているに記載されているように、シリコンオン接合ウェハ技術は、室温で実行可能な所謂ナノクリーブNanoCleave登録商標接合プロセスを含む。このプロセスを用いると、SOIウェハは、例えばゲルマニウムオンインシュレータGeOIウェハの製造においてなど、実質的に相異なる熱膨張係数を有する材料群を用いて形成されることができる。シリコンオン接合ウェハについて記載している特許の例は以下である:2006年6月6日に発行された米国特許第7056808号;2005年11月29日に発行された米国特許第6969668号;2005年6月21日に発行された米国特許第6908832号;2003年10月14日に発行された米国特許第6632724号;及び2004年9月14日に発行された米国特許第6790747号。なお、これらの全ては、接合ウェハ上にシリコンデバイスを製造する技術及び方法の教示に関して、参照することによりここに組み込まれる。SOS内のエンハンスメントモード及びディプレッションモードのトランジスタの製造に関する参考文献は、ROrndorff、DButcher、CMOSSOSLSISwitchingRegulatorControlDevice、SolidStateCircuitsConferenceDigestofTechnicalPapers、1978年2月、第21巻、pp234235である。なお、この文献は、エンハンスメントモード及びディプレッションモードのSOSトランジスタの製造技術に関して、その全体がここに組み込まれる。本願に係る線形性を改善するための方法及び装置の実施形態本願は、ACC型FETの線形性を改善するための方法及び装置を記述するものである。電子デバイスの当業者に認識されるように、本教示は、NMOSFET及びPMOSFET、並びにその他同様のデバイスに等しく適用される。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、NMOSFETのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス技術の当業者は、これらの実施形態及び実施例が如何にしてPMOSFETやその他の同様のデバイスとともに用いられるように適応され得るかを容易に理解できるであろう。研究により、上述のACC型電界効果トランジスタFETは当該ACC型FETがOFF状態にあるときに線形性感度を呈することが示されている。この線形性感度は、その大部分が、ACC型FETがターンオフされるときのボディ-ゲート間の電位差により生じる。この感度は、他の信号劣化も同様に包含し得るものの、二次及び三次の相互変調高調波歪みにおける劣化として非常に明瞭に定義される。数多くの実装例において、ボディ-ゲート間電圧VBGは、ボディ電流に依存する値であるダイオードの電圧降下に従って設定される。ボディ電流は数桁の大きさの変化を有するので、同様にVBGもそれに従って変化する。証拠が示すことには、ACS領域の寄生MOSキャパシタンスが、観測される線形性感度を生じさせる。線形性に対する電流感度を解消するため、上述のACC型FETの線形性を向上させる2つの方法の様々な組合せを説明する。ここに記載の方法及び装置は、上述の蓄積電荷制御ACC型FETに変更を加えることによって、FETの線形性の改善をもたらす。ここに開示される改良された方法及び装置を用いることで、高調波性能が改善される。ACSを用いて高調波性能を改善するこの改良方法においては、ボディ-ゲート電位感度が、改良ソリューションを提供するきっかけを提供する。上述の方法及び装置においてはACS自体内へのイオン注入が所望の動作電圧範囲で高調波干渉を生成するので、改良された方法及び装置は、偶数次及び奇数次の高調波を改善するためのACSの使用の最適化として規定される。続いて、線形性の改善をもたらす2つの方法を概説する。第1の方法は、最悪ケースの高調波ピークが標準的あるいは所望の動作条件から外れるようにシフトされるよう、ACS領域のイオン注入ここでは、改良ボディコンタクトとも称するのドーピングレベル及びドーピング材料を制御することを有する。この方法については、ACSイオン注入への変更と題して更に詳細に後述する。第2の方法は、ACSを有するMOSFETのボディとゲートとの間の寄生キャパシタンスにまたがる電圧降下を部分的あるいは完全にキャンセルする構造を設けることを有する。そのような構造においては、非線形な寄生キャパシタンスにまたがる電圧の項が結果としてゼロに設定され、それにより、有利なことに、非線形性の発生が完全に無くなる。この方法については、AC短絡を有するデュアルACS型デバイス実装と題して更に詳細に後述する。ACSイオン注入への変更ACS領域のイオン注入のドーピング型及びドーピングレベルを変更することにより、線形性を逸脱する最悪ケースのピークを、標準動作条件から外れるように移動させることができる。より具体的には、イオン注入の変更は、最悪ケースの高調波ピークを、より大きな負バイアス電圧側又はゼロバイアス条件に近い側の何れかに移動させることができる。何れの方向も利点及び欠点を有するので、用途仕様に合わせた調整可能性の余地がある。多様なイオン注入の特徴付けにより、将来的な用途における所望の調整可能性が提供され得る。シリコンプロセスにおいて、異なるタイプのイオン注入を選択して注入レベルを調整することは、最悪ケースの高調波ピークを所望の動作条件から外れるようにシフトさせる。より正確には、これは、最悪ケースの高調波ピークのボディ電圧を、動作電圧に近いものから、動作電圧より大きい或いは小さい値へとシフトさせるVBwrost~VBoperationalからVBwrost<VBoperational又はVBwrost>VBoperationalへのシフト。N型及びP型のイオン注入が標準プロセスに適用可能である。偶数次及び奇数次の高調波の改善が、全ての試験結果を通して見られた。図10A及び10Bは、様々なドーパント種及びドーパントレベルでのACS領域のイオン注入の調整について、ACC型MOSFETの高調波応答をボディバイアス電圧に対して示している。図10Aは第二高調波応答を示し、図10Bは第三高調波応答を示している。双方の図中の縦線1020は、およそ-3.3Vの動作ゲートバイアス電圧を表している。なお、図10A及び10Bにおいて、TIN厚膜Thick酸化膜真性intrinsicNMOSFETは、試験対象のNMOSFETを製造するのに厚膜酸化膜が使用され且つデバイスが真性NMOSFETであるプロセスを意味する。図10A及び10Bに提示した試験結果は、ACS領域のイオン注入を調整することが、高調波応答カーブを、図10A中のカーブ1023及び図10B中のカーブ1033に相当するACS注入に何ら工作しないNMOSFETの結果から、どのようにシフトさせるかを例証している。図10A及び10Bが示すように、デバイスの動作電圧付近では、ゲート端子とボディ端子との間のバイアス電圧差が略ゼロであるときにターンオンされるACS領域の寄生MOSキャパシタの形成に起因して、かなりの非線形応答すなわち、高調波リンクル皺が発生する。図10A中のカーブ1021及び図10B中のカーブ1031は、ACS領域における高濃度ドープのP型注入の結果を示している。図10A中のカーブ1022及び図10B中のカーブ1032は、低濃度ドープのP型注入の結果を示している。図10A中のカーブ1023及び図10B中のカーブ1033は、低濃度ドープのN型注入の結果を示している。図10A及び10Bから見て取れるように、P型注入は、より負の動作電圧領域側へ最悪ケースの高調波ピークを押し込み、N型注入は、ゼロバイアス条件に近い側へピークを押し込む。以上にて簡潔に述べたように、非線形高調波応答は、ACS領域内の寄生MOSキャパシタに由来すると考えられる。ACS領域のイオン注入を調整することは、寄生MOSキャパシタがターンオンされる電圧閾値を所望の動作電圧範囲の外側に移動させて、指定動作範囲内で線形又はそれに近い応答を達成することを可能にする。ACS領域内のドーパント材料及びドーパントレベルの選択制御を行うことにより、望ましくない高調波応答がACC型MOSFETの動作領域から外れるように移動され得る。ACS領域のイオン注入の調整は、例えば図3A-3Jを参照して上述したものなど、ほぼ任意の構成の、ほぼ任意のACC型MOSFETの実施形態で行われ得る。また、電子デバイス設計技術の当業者に十分理解されるように、他の実施形態において、ACC型NMOSFET又はACC型PMOSFETは、様々なFETコンポーネントをイオン注入するのに使用する適切なドーパント材料を選択し、且つACS領域のドーパントレベルを調整することによって、所望の高調波応答を達成するようにイオン注入されることができる。AC短絡を有するデュアルACS型デバイス実装本方法及び装置によれば、デュアルACS又はボディコンタクトデバイスは、標準的なH型ゲートFETデバイス例えば、図3Kに示したデバイスなどに対する類似性を保持するものであるが、以下の提案レイアウトは、ボディ領域とのACS領域コンタクトに関して最小サイズ接続を維持するものである。これは、ポリシリコン間隔の最小エッジでレイアウトを作り出すことを可能にし、これはコンタクトが除去される時に容易に達成される。新たなH型ゲートデバイスは、FETスタックの底部の位置の両側のACS領域間のAC短絡によって規定される。スタックのそれぞれの側のACS領域の各々は寄生キャパシタンスによってゲートポリシリコンに独立に無線周波数結合されるので、二次相互変調歪み高調波が対称性により著しく改善する。スタックのそれぞれの側のボディコンタクトが互いに短絡され、故に、一緒にゲートポリシリコンに結合するので、CBGにまたがる電圧がキャンセルされる。この電圧キャンセルは、非線形キャパシタンスにまたがる電圧を0Vに設定し、非線形性の発生を完全に排除する。図15は、AC短絡を有するデュアルボディACS型のACC型MOSFETの典型的な簡略レイアウトを示している。図15は、AC短絡構造の追加を示していることを除いて、図3Kに示したMOSFETの構造と同様である。図15は、蓄積電荷を制御するように適応され且つH型ゲート構成にて構成されたACC型のSOI型NMOSFETの一実施形態の簡略化された上面模式図である。図15は、そのゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ACC型NMOSFET1500を示している。ここで説明される幾つかの構造上の相違を除いて、ACC型NMOSFET1500は設計及び機能的に、図3A-3D及び3Jを参照して説明されたACC型NMOSFETに非常に似通っている。図15に示されているように、ACC型NMOSFET1500はH型ゲートのACC型NMOSFET1500の両端部に配置された2つのACS308及び308を含んでいる。P電気コンタクト領域310及び310が、それらそれぞれのACS308及び308に隣接するように形成されており、それらへの電気コンタクトを提供する。開示された方法及び装置によれば、上述のように、ACC型NMOSFET1500が蓄積電荷レジームで動作するようにバイアスされるとき、ボディ312内に存在する蓄積電荷は2つのACS308及び308によって除去、あるいはその他の方法で制御される。図15は、2つのACS308と308とをそれらそれぞれの電気コンタクト領域310及び310を介して電気的に接続するAC短絡構造1501を示している。基本的に、AC短絡構造1501は2つのACS308及び308を互いに短絡させる。AC短絡構造1501は、金属層若しくは導電性の半導体層、又はその他の方法若しくは技術によって設けられ得る。デバイスのソース側及びドレイン側の寄生キャパシタンスを対称性によって均等化し、且つ対称的なボディコンタクト同士をH型ゲートAC短絡を用いて接続することにより、最悪ケースのスパイクに対して、第二高調波及び第三高調波の20dBから30dBの改善が観測される。また、このレイアウトは、高調波ボディ-ゲート電位差感度を低減させた。また、AC短絡は、直接又は誘導性の相互接続法の何れかにより作り出され得る。直接接続の一例は、金属層の使用によるものである。誘導性接続の一例はP配線の使用である。図11A及び11Bは、AC短絡されたデュアルACS型のACC型MOSFET及び単一ACS型のACC型MOSFET何れのデバイスのACS注入にも何らの工作をしていないについて、それぞれ、第二高調波応答及び第三高調波応答をボディバイアス電圧に対して示している。図11Aにおいて、カーブ1121は、単一ACS型のACC型MOSFETの第二高調波応答を表しており、デバイスの動作電圧直線1120によって指し示す付近にスパイクすなわち、高調波リンクルを有している。一方、カーブ1123は、AC短絡されたデュアルACS型のACC型MOSFETの高調波応答を表しており、スパイクがほぼ完全に除去されている。同様の傾向は、図11Bに示される第三高調波応答に関しても観察することができる。図11A及び11Bがともに例証することには、AC短絡されたデュアルACS型のACC型MOSFETは、ACS領域のイオン注入の調整を用いて高調波スパイクの位置をシフトさせるものでないACSを有するACC型MOSFETで観察される高調波スパイク及び、劣化させる高調波の蓄積をほぼ完全に除去する効果的な手法を提供する。デュアルACS型のACC型MOSFETにおけるAC短絡構成の重要性を示すため、図12は、FETデバイスの底部にAC短絡が存在しない典型的なH型ゲートのデュアルボディコンタクトACSFETデバイスの回路図を示しており、図13は、FETデバイスの底部に示すAC短絡を有する典型的なH型ゲートのデュアルボディコンタクトACSFETデバイスの回路図を示している。図12に例示されるように、デュアルACSを有するがAC短絡が存在しない場合にも、単一ACSを有する構成と比較して、スイッチ動作の対称性のおかげで、より良好な第二高調波がなおも予期される。しかしながら、ゲートとACS領域との間のキャパシタが非線形応答を呈する場合、単一ACSを有する構成と比較して、高調波の寄与を倍増させる共通ゲートと個々のACS領域との間の有限の電圧差に起因して、より悪い第三高調波が予期される。AC短絡及び均衡化されたキャパシタンスを用いると、電圧バランスにより、ボディとゲートとの間の電圧差はゼロになることを強いられるすなわち、CGD=CGS且つCBD=CBSであり、VBG=0Vにさせる。VBG=0Vである場合、CBGが非線形であっても、CV非線形性を発生させるキャパシタにまたがる電圧が存在しない。図14A及び14Bは、本方法及び装置に従った典型的なデュアルACSコンタクトのテスト構造レイアウトを示している。図14Bは、図14Aに示したFETスタックの下部に示されるAC短絡の拡大版を示している。図14Aは、MOSFETが所望の性能を実現するように多数の小さいセグメントのソース、ドレイン及びゲート領域として構成される場合の、ソース及びドレイン領域のコンタクトビアのアレイを示している。図14Bは、ソース領域のコンタクトビアの行小さい正方形の行として示されており、1つの正方形に符号1410が付されていると、ドレイン領域のコンタクトビアの行小さい正方形の行として示されており、1つの正方形に符号1420が付されているとを示している。ソース領域コンタクトビアとドレイン領域コンタクトビアとの間の灰色の領域1430はゲート領域である。ACS領域図14Bには図示せずへの電気コンタクトは、ゲート領域1439の各端部のACS電気コンタクト1440によって実現されている。複数のACS電気コンタクト1440は、ボディバスバー1450によって互いに接続されている。ACS電気コンタクトへの短絡用の電気接続は、金属AC短絡1460によって実現されている。デュアルACSコンタクトMOSFETの線形性感度を低減する上でのACS短絡の有効性は、特定のレイアウト依存特性を制御することによって向上され得る。それらのレイアウト依存特性は以下を含む:1CGSはCGDと同じであるべきである;2CBSはCBDと同じであるべきである;及び3CGG及びCBBは無視できるものであるべきである。また、多数のフィンガー部を有するFETでは、対称の場合、寄生成分はほぼ等しくあるべきである。これらのキャパシタンスは、ゲートの中心を通る水平な直線に対してソースとドレインとが対称であるレイアウトによって達成され得る。レイアウト接続もまた、AC短絡の有効性を向上させ得る。好ましくは、MOSFETの両側のACS領域へのコンタクトは、低インピーダンス経路を介して互いに接続されるべきである。図14Bに示したレイアウトにおいては、第2金属層が構造のそれぞれの側のボディブスバー1450同士を接続している。AC短絡を有する2D及び3D対称N重ボディコンタクトデバイス実装AC短絡を有する二次元対称デュアルACSボディコンタクトFETデバイスの背後にある概念は、二次元対称性が維持される限り、トリプル三重ボディコンタクトデバイス、クワドラチャ四重コンタクトデバイスなど、N重ボディコンタクトデバイスまで拡張され得る。N重ボディコンタクトデバイスは、環状デバイスと考えることもできる。また、やはり対称性が維持される限り、複数デバイスが、総和的に、三次元レイヤ群、すなわち、三次元として近似される一連の積層された二次元デバイスにて製造されてもよい。三次元積層されたn個のボディコンタクトを互いに短絡させることは、より良好な第二及び第三高調波を生み出すことになる。上述のように、本発明に係る実施形態は、単一のACS領域がボディの一端でMOSFETボディに接触すること、又は2つデュアルのACS領域がボディの両端でMOSFETボディに接触することに限定されない。本発明の実施形態に係る代替的なMOSFETアーキテクチャは、複数のACS領域が多様な向きでMOSFETボディに接触することを可能にし得る。好ましくは、ACS領域は、それらACS領域同士を短絡させるときにCBGにかかる電圧のキャンセルを最大化し、それにより第二広聴課の抑制をもたらすよう、対称的に配置される。それら複数のACS領域はまた、好ましくは、蓄積電荷が位置するゲート酸化膜の近くに配置される。上述のように、MOSFETアーキテクチャはまた、三次元構造を有していてもよい。その場合も、三次元構造を有する本発明の実施形態は、MOSFETボディに接触する複数のACS領域を有し得る。そのような三次元構造内の複数のACS領域は、好ましくは、対称的に配置される。本発明の更なる他の実施形態は、MOSFETにおいて線形性の向上を達成するために、ACS領域のドーピング型及びドーピングレベルを制御する上述の方法と、ACS領域同士を短絡させる上述の方法との双方を用いてもよい。また、ACS領域への1つ又は複数の電気コンタクト領域は、ACS領域と同じ材料を有していてもよい。すなわち、これら2つの領域は同じ広がりを持っていてもよい。他の実施形態において、これら2つの領域は、例えば図14BACS領域への電気コンタクトが金属層によって形成されているに示したように、相異なる材料を有していてもよい。更なる他の実施形態において、電気コンタクト領域及びACS領域は、相異なるレベルにドープされた、且つ/或いは相異なる材料でドープされた領域を有していてもよい。ACS領域注入を制御する方向とAC短絡の方法との一方又は双方を組み入れたMOSFETへの電気接続は、図4A-4G及び図5A-5Dに関して上述したように形成され得る。例えば、電気接続は、図4Bに示して上述したように、各ACS領域からMOSFETゲートまで形成され得る。上述の方法を組み入れたMOSFETの実施形態はまた、図6、8及び9に関して上述した電気回路、並びにそのようなMOSFETが所望の性能を提供するその他の回路で利用され得る。以上の典型的な好適実施形態の詳細な説明は、法の要求に従って例示及び開示の目的で提示されたものである。網羅的であったり、発明を説明したそのままの形態に限定したりすることは意図しておらず、単に、発明が特定の使用又は実装にどのように適しているかを当業者が理解することを可能にすることを意図している。当業者には変更及び変形が可能であることが明らかになるであろう。許容範囲、形状寸法、具体的な動作条件又は工作仕様などを含んでいたり、複数の実装例の間で、あるいは最新技術へ変化とともに変わったりし得る典型的な実施形態の説明によっては、何らの限定も意図されておらず、それから何らかの限定が課されるべきではない。特に、理解されるように、本開示は特定の組成又は生理学的システムに限定されるものではなく、当然ながら様々であり得る。本開示は、現行技術に関して為されたものであるが、将来的な技術の進展に従った適応をも意図している。本発明の範囲は記載の請求項及び適用可能な均等物によって定められるものである。また、理解されるように、ここで使用されている用語は、単に特定の実施形態を説明するためのものであり、限定を意図したものではない。単数形での請求項要素の言及は、明示的に断らないない限り、1つ且つ1つだけを意味するものではない。本明細書及び特許請求の範囲で使用される単数形のa、an及びtheは、その内容がその他のことを明瞭に指示していない限り、複数であることを含む。用語幾つかは、その内容がその他のことを明瞭に指示していない限り、2つ以上であることを含む。別のことが定義されていない限り、ここで使用される全ての技術用語及び科学用語は、当業者によって一般的に理解されるのと同じ意味を有する。また、本開示における如何なる要素、コンポーネント、又は方法若しくはプロセスのステップも、その要素、コンポーネント又はステップが請求項に明示されているかにかかわらず、公衆に向けられたものではない。開示に係る数多くの実施形態を説明してきた。そうは言うものの、理解されるように、本開示の精神及び範囲を逸脱することなく様々な変更が為され得る。従って、これら以外の実施形態も請求項の範囲内に含まれ得る。