"高周波半導体チップと、前記高周波半導体チップの入力側に配置された入力側分布回路と、前記高周波半導体チップの出力側に配置された出力側分布回路と、前記入力側分布回路に接続された高周波入力端子と、前記出力側分布回路に接続された高周波出力端子と、前記高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、前記高周波半導体チップと、前記入力側分布回路と、前記出力側分布回路と、前記平滑化キャパシタとが1つのパッケージに収納されたことを特徴とする半導体装置。平滑化キャパシタの値をCBR、電流振幅の値をIPK、許容できるリップル電圧の値をΔV、差分周波数の値を△fとすると、前記平滑化キャパシタは、CBR=IPK×1/2π△f/△V以上の値を有することを特徴とする請求項1に記載の半導体装置。前記高周波半導体チップの前記ドレイン端子電極と前記平滑化キャパシタとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項1に記載の半導体装置。前記平滑化キャパシタは、第1キャパシタ電極層と、前記第1キャパシタ電極層上に配置されたキャパシタ絶縁層と、前記キャパシタ絶縁層上に配置された第2キャパシタ電極層とを備えることを特徴とする請求項1に記載の半導体装置。前記平滑化キャパシタは、前記高周波半導体チップの両端に配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーダンスとなる長さを有することを特徴とする請求項3に記載の半導体装置。前記高周波半導体チップを搭載する導体ベースプレートと、前記導体ベースプレート上に配置された柱状電極とを備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記平滑化キャパシタは、前記高周波半導体チップの前記ドレイン端子電極近傍に複数配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーダンスとなる長さを有することを特徴とする請求項3に記載の半導体装置。前記高周波半導体チップの前記ドレイン端子電極に並行して配置された補助平滑化キャパシタを備えることを特徴とする請求項1に記載の半導体装置。前記平滑化キャパシタは、前記補助平滑化キャパシタの両端に配置されたことを特徴とする請求項8に記載の半導体装置。前記高周波半導体チップの前記ドレイン端子電極と前記補助平滑化キャパシタとの間を接続する補助平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項8に記載の半導体装置。前記補助平滑化キャパシタと前記平滑化キャパシタとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項10に記載の半導体装置。前記補助平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップの前記ドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーンダンスとなる長さを有することを特徴とする請求項10に記載の半導体装置。前記高周波半導体チップを搭載する導体ベースプレートと、前記導体ベースプレート上に配置された柱状電極とを備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項8~12のいずれか1項に記載の半導体装置。前記入力側分布回路に接続された入力ストリップラインと、前記出力側分布回路に接続された出力ストリップラインとを備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続され、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項1に記載の半導体装置。前記入力側分布回路を搭載する入力回路基板と、前記出力側分布回路を搭載する出力回路基板とを備えることを特徴とする請求項1に記載の半導体装置。前記入力回路基板と前記高周波半導体チップとの間に配置された入力整合用キャパシタ基板と、前記出力回路基板と前記高周波半導体チップとの間に配置された出力整合用キャパシタ基板とを備えることを特徴とする請求項15に記載の半導体装置。前記高周波半導体チップは、半絶縁性基板と、前記半絶縁性基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えることを特徴とする請求項1に記載の半導体装置。前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項17に記載の半導体装置。2つの周波数を1つの高周波増幅素子に入力したとき、その差分周波数成分が発生する。その差分周波数が数MHzの場合はRF出力端子近傍に100μF以上のキャパシタを接続することで、出力端子電圧およびチップ端面の電圧が平滑化される。しかし、差分周波数が数百MHzの場合、RF出力端子近傍に付けたキャパシタでは、チップ端面とキャパシタ間に整合回路が介在するため、チップ端面の電圧を平滑化できない。本実施の形態が解決しようとする課題は、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。本実施形態の半導体装置は、高周波半導体チップと、入力側分布回路と、出力側分布回路と、高周波入力端子と、高周波出力端子と、平滑化キャパシタとを備える。入力側分布回路は、高周波半導体チップの入力側に配置される。出力側分布回路は、高周波半導体チップの出力側に配置される。高周波入力端子は、入力側分布回路に接続される。高周波出力端子は、出力側分布回路に接続される。平滑化キャパシタは、高周波半導体チップのドレイン端子電極近傍に配置される。ここで、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが1つのパッケージに収納されている。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態パッケージ構造実施の形態に係る半導体装置1を搭載するパッケージは、図1a~図1dに示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置されたフィードスルー下層部20a20bと、フィードスルー下層部20a20b上に配置された入力ストリップライン19a出力ストリップライン19bと、フィードスルー下層部20a20b上に配置されたフィードスルー上層部2222とを備える。導体ベースプレート200は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート200の表面には、例えば、Au、Ni、Ag、Ag-Pt合金、Ag-Pd合金などのメッキ導体を形成してもよい。また、導体ベースプレート200には、Cu/Mo/アルミナ基板などの積層構造を用いても良い。金属壁16の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。金属壁16の上面には、メタルシールリング14aを介して、半田付けのためのハンダメタル層図示省略が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。また、金属壁16は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート200上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。尚、金属壁16は、フィードスルー部分においては、凸状のフィードスルー上層部22図1および図3参照上に配置されている。凸状のフィードスルー上層部22は、フィードスルー下層部20a20b上に配置され、絶縁層で形成される。メタルキャップ10は、図1aに示すように、平板形状を備える。金属壁16上にメタルシールリング14aを介してメタルキャップ10を配置する。半導体装置第1の実施の形態に係る半導体装置1は、図1~図3に示すように、高周波半導体チップ24と、高周波半導体チップ24の入力側に配置された入力側分布回路17と、高周波半導体チップ24の出力側に配置された出力側分布回路18と、入力側分布回路17に接続された高周波入力端子21aと、出力側分布回路18に接続された高周波出力端子21bと、高周波半導体チップ24のドレイン端子電極近傍に配置された平滑化キャパシタ34a34bとを備える。ここで、高周波半導体チップ24と、入力側分布回路17と、出力側分布回路18と、平滑化キャパシタ34a34bとが1つのパッケージに収納されている。また、平滑化キャパシタ34は、図3bに示すように、第1キャパシタ電極層42と、第1キャパシタ電極層42上に配置されたキャパシタ絶縁層44と、キャパシタ絶縁層44上に配置された第2キャパシタ電極層40とを備える。また、平滑化キャパシタ34は、図3bに示すように、導体ベースプレート200上に配置されている。また、第1の実施の形態に係る半導体装置1は、図2に示すように、高周波半導体チップ24のドレイン端子電極と平滑化キャパシタ34a34bとの間を接続する平滑化キャパシタ接続用ボンディングワイヤ23a23bを備える。また、平滑化キャパシタ34a34bは、図2に示すように、高周波半導体チップ24の両端に配置され、平滑化キャパシタ接続用ボンディングワイヤ23a23bは、動作周波数において、高周波半導体チップ24のドレイン端子電極D近傍のインピーダンスよりも十分大きなインピーダンスとなる長さを有する。ここで、例えば、ドレイン端子電極D近傍のインピーダンスの値は、電流振幅の値IPK=10A、電圧Vds=24Vの高周波半導体チップ24では、約2.4Ωとなる。これに対して、例えば、10倍以上のインピーダンスとなるように平滑化キャパシタ接続用ボンディングワイヤ23a23bのワイヤ長を決める。例えば、動作周波数f=14GHzの場合、インピーダンスZ=2πfL>2.4Ωより、平滑化キャパシタ接続用ボンディングワイヤ23a23bのインダクタンスLは、0.03nH以上であれば良い。また、実施の形態に係る半導体装置1は、図1~図3に示すように、導体ベースプレート200上に配置された高周波半導体チップ24と、導体ベースプレート200上に高周波半導体チップ24の入力側に配置された入力回路基板26と、導体ベースプレート200上に高周波半導体チップ24の出力側に配置された出力回路基板28とを備える。入力回路基板26上には、入力側分布回路17が配置され、出力回路基板28上には、出力側分布回路18が配置されている。また、図2に示すように、入力側分布回路17に接続された入力ストリップライン19aと、出力側分布回路18に接続された出力ストリップライン19bとを備える。ここで、高周波入力端子21aは、入力ストリップライン19aを介して高周波半導体チップ24のゲート端子電極Gに接続され、高周波出力端子21bは、出力ストリップライン19bを介して高周波半導体チップ24のドレイン端子電極Dに接続される。また、第1の実施の形態に係る半導体装置1は、図2に示すように、入力側分布回路17を搭載する入力回路基板26と、出力側分布回路18を搭載する出力回路基板28とを備える。また、第1の実施の形態に係る半導体装置1は、図2に示すように、入力回路基板26と高周波半導体チップ24との間に配置された入力整合用キャパシタ基板30と、出力回路基板28と高周波半導体チップ24との間に配置された出力整合用キャパシタ基板32とを備える。また、図2および図3に示すように、入力ストリップライン19aと入力側分布回路17との間は、ボンディングワイヤ11で接続され、入力側分布回路17と入力整合用キャパシタ基板30との間は、ボンディングワイヤ13で接続され、入力整合用キャパシタ基板30と高周波半導体チップ24との間は、ボンディングワイヤ12で接続され、高周波半導体チップ24と出力整合用キャパシタ基板32との間は、ボンディングワイヤ14で接続され、出力整合用キャパシタ基板32と出力側分布回路18との間は、ボンディングワイヤ19で接続され、出力側分布回路18と出力ストリップライン19bとの間は、ボンディングワイヤ15で接続される。第1の実施の形態に係る半導体装置1の入力整合部50、出力整合部60、および平滑化キャパシタCBを含む模式的回路構成は、図4に示すように表される。図4に示すように、入力整合部50は、入力側分布回路17と、入力側分布回路17と高周波半導体チップ24のゲート端子電極G間に接続される入力側の集中定数回路とを備える。入力側の集中定数回路は、インダクタンスL1a、L1bとキャパシタンスC1で構成される。出力整合部60は、出力側分布回路18と、出力側分布回路18と高周波半導体チップ24のドレイン端子電極D間に接続される出力側の集中定数回路とを備える。出力側の集中定数回路は、インダクタンスL2a、L2bとキャパシタンスC2で構成される。また、実施の形態に係る半導体装置1は、図2および図4に示すように、平滑化キャパシタ接続用ボンディングワイヤ23a23bに基づくインダクタンスLBを介して高周波半導体チップ24のドレイン端子電極Dと接地電位間に接続されたバイパスリザバーキャパシタbypassreservoircapacitor以下、バイパスキャパシタあるいは平滑化キャパシタと称するCBを備える。ここで、平滑化キャパシタCBの値をCBR、電流振幅の値をIPK、許容できるリップル電圧の値をΔV、差分周波数の値をΔfとすると、平滑化キャパシタCBの値CBRは、CBR=IPK×1/2πΔf/△V以上の値を有する。実施の形態に係る半導体装置1においては、図2および図4に示すように、平滑化キャパシタ34a34bを設け、平滑化キャパシタ34a34bと高周波半導体チップ24のドレイン端子電極Dとを平滑化キャパシタ接続用ボンディングワイヤ23a23b介して接続する。平滑化キャパシタ34a34bは、図3bに示すように、単板の並行平板キャパシタ構造を備える。この接続では、出力側分布回路18を介さないため、差分周波数Δfが数百MHzの場合でも高周波半導体チップ24のドレイン端子電極Dの電圧が平滑化される。実施の形態に係る半導体装置1において、電流振幅の値IPKをパラメータとするリップル電圧ΔVとバイパスキャパシタ平滑化キャパシタCBの値CBRとの関係を示すシミュレーション結果は、図5に示すように表される。図5は、差分周波数Δf=300MHzの例である。図5に示すように、例えば、リップル電圧ΔVを0.1V以下に抑えるためには、差分周波数Δf=300MHz電流振幅の値IPK=1.0Aのとき、バイパスキャパシタの値CBR=0.005μF以上、差分周波数Δf=300MHz電流振幅の値IPK=3.0Aのとき、バイパスキャパシタCBの値CBR=0.015μF以上、差分周波数Δf=300MHz電流振幅の値IPK=10.0Aのとき、バイパスキャパシタの値CBR=0.05μF以上の値が必要となる。また、差分周波数Δfをパラメータとするリップル電圧ΔVとバイパスキャパシタ平滑化キャパシタCBの値CBRとの関係を示すシミュレーション結果は、図6に示すように表される。図6は、電流振幅の値IPK=10Aの例である。図6に示すように、例えば、リップル電圧ΔVを0.1V以下に抑えるためには、電流振幅の値IPK=10A差分周波数Δf=100MHzのとき、バイパスキャパシタCBの値CBR=0.15μF以上、電流振幅の値IPK=10A差分周波数Δf=300MHzのとき、バイパスキャパシタCBの値CBR=0.05μF以上、電流振幅の値IPK=10A差分周波数Δf=500MHzのとき、バイパスキャパシタCBの値CBR=0.03μF以上の値が必要となる。例えば、差分周波数Δfが300MHzのとき、電流振幅の値IPKが3A程度であるとすると、この電荷量を300MHzの周期以内に供給し、リップル電圧ΔVを0.1V以内にするために必要なバイパスキャパシタCBの値CBRは、CBR=Q/△Vで表すことができる。ここで、Q=IPK∫0~T/2sinωtdt=IPK∫0~π/ωsinωtdtで表される。したがって、Qの値は、約3×1/2π△f=1.5×109であり、リップル電圧ΔV=0.1Vから、CBR=0.015μFとなる。第1の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することができる。第2の実施の形態第2の実施の形態に係る半導体装置1において、平滑化キャパシタ341342343344は、図7および図8に示すように、高周波半導体チップ24のドレイン端子電極D近傍に複数配置される。また、高周波半導体チップ24のドレイン端子電極Dと平滑化キャパシタ341342343344間を接続する平滑化キャパシタ接続用ボンディングワイヤ231232233234は、動作周波数において、高周波半導体チップ24のドレイン端子電極D近傍のインピーダンスよりも十分大きなインピーダンスとなる長さを有する。第2の実施の形態に係る半導体装置1において、平滑化キャパシタ341342343344を複数チップにわけて配置する理由は、高周波半導体チップ24の各FETセルに均等に電荷を供給するためである。その他の構成は、第1の実施の形態と同様であるため、重複説明は省略する。第2の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。第3の実施の形態第3の実施の形態に係る半導体装置1は、図9~図10に示すように、高周波半導体チップ24のドレイン端子電極Dに並行して配置された補助平滑化キャパシタ36を備える。ここで、補助平滑化キャパシタ36は、平滑化キャパシタ34a34bと同様に、単板の並行平板キャパシタ構造を備える。また、図9~図10に示すように、平滑化キャパシタ34a34bは、補助平滑化キャパシタ36の両端に配置される。また、図9~図10に示すように、高周波半導体チップ24のドレイン端子電極Dと補助平滑化キャパシタ36との間を接続する補助平滑化キャパシタ接続用ボンディングワイヤ371372373374を備える。また、図9~図10に示すように、補助平滑化キャパシタ36と平滑化キャパシタ34a34bとの間を接続する平滑化キャパシタ接続用ボンディングワイヤ38a38bを備える。補助平滑化キャパシタ接続用ボンディングワイヤ371372373374は、動作周波数において、高周波半導体チップ24のドレイン端子電極D近傍のインピーダンスよりも十分大きなインピーンダンスとなる長さを有する。補助平滑化キャパシタ36を接続することにより、動作周波数での整合状態に変化がないように、補助平滑化キャパシタ接続用ボンディングワイヤ371372373374を長くして、インピーダンスを上げている。ここで、補助平滑化キャパシタ36の値は、平滑化キャパシタ34a34bの値の約1/10程度である。例えば、平滑化キャパシタ34a34bの値は、約0.05μFであるのに対して、補助平滑化キャパシタ36の値は、約0.005μFである。第3の実施の形態に係る半導体装置1の入力整合部50、出力整合部60、平滑化キャパシタCB、および補助平滑化キャパシタCAを含む模式的回路構成は、図11に示すように表される。図11に示すように、入力整合部50は、入力側分布回路17と、入力側分布回路17と高周波半導体チップ24のゲート端子電極G間に接続される入力側の集中定数回路とを備える。入力側の集中定数回路は、インダクタンスL1a、L1bとキャパシタンスC1で構成される。出力整合部60は、出力側分布回路18と、出力側分布回路18と高周波半導体チップ24のドレイン端子電極D間に接続される出力側の集中定数回路とを備える。出力側の集中定数回路は、インダクタンスL2a、L2bとキャパシタンスC2で構成される。また、第3の実施の形態に係る半導体装置1は、図9および図11に示すように、補助平滑化キャパシタ接続用ボンディングワイヤ371372373374に基づくインダクタンスLAを介して高周波半導体チップ24のドレイン端子電極Dと接地電位間に接続された補助平滑化キャパシタCAを備える。さらに、平滑化キャパシタ接続用ボンディングワイヤ38a38bに基づくインダクタンスLBを介して補助平滑化キャパシタ36と接地電位間に接続された平滑化キャパシタCBを備える。ここで、平滑化キャパシタCBの値をCBR、電流振幅の値をIPK、許容できるリップル電圧の値をΔV、差分周波数の値をΔfとすると、平滑化キャパシタCBの値CBRは、CBR=IPK×1/2πΔf/△V以上の値を有する。第3の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。第4の実施の形態第4の実施の形態に係る半導体装置1においては、図12および図13に示すように、高周波半導体チップ24のドレイン端子電極Dから補助平滑化キャパシタ36への補助平滑化キャパシタ接続用ボンディングワイヤ371372373374が長く接続されるように、平滑化キャパシタ34a34bに対して、補助平滑化キャパシタ36と出力整合用キャパシタ基板32の位置を入れ替えてもよい。その他の構成は、第3の実施の形態と同様であるため、重複説明は省略する。第4の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。第5の実施の形態平滑化キャパシタ34a34bの配置スペースが狭い場合を説明する比較例に係る半導体装置の模式的平面構成は、図14aに示すように表され、平滑化キャパシタの配置スペースの拡大図は、図14bに示すように表される。図14においては、平滑化キャパシタ34a34bを配置すべきスペースAは、長さD、幅Wを有する。一方、第5の実施の形態に係る半導体装置の模式的平面構成は、図15に示すように表され、図15のV-V線に沿う模式的断面構造は、図16aに示すように表され、平滑化キャパシタ34a部分の拡大された模式的断面構造は、図16bに示すように表される。また、図15のVI-VI線に沿う模式的断面構造は、図17に示すように表される。第5の実施の形態は、第1の実施の形態において、平滑化キャパシタ34a34bの配置スペースが狭い場合に対応している。第5の実施の形態に係る半導体装置1は、図15~図17に示すように、高周波半導体チップ24を搭載する導体ベースプレート200と、導体ベースプレート200上に配置された柱状電極94とを備え、平滑化キャパシタ34a34bは、柱状電極94上に配置される。また、平滑化キャパシタ34a34bは、図16bに示すように、第1キャパシタ電極層90bと、第1キャパシタ電極層90b上に配置されたキャパシタ絶縁層92と、キャパシタ絶縁層92上に配置された第2キャパシタ電極層90aとを備える。平滑化キャパシタ34a34bは、図16bに示すように、柱状電極94上に半田層94aを介して配置されている。また、柱状電極94は、図16bに示すように、導体ベースプレート200上に半田層200aを介して配置されている。その他の構成は、第1の実施の形態と同様であるため、重複説明は省略する。第5の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。第5の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。第6の実施の形態第6の実施の形態に係る半導体装置1は、図18~図19に示すように、高周波半導体チップ24を搭載する導体ベースプレート200と、導体ベースプレート200上に配置された柱状電極94とを備え、平滑化キャパシタ34a34bは、柱状電極94上に配置される。ここで、柱状電極94は、第5の実施の形態の図15と同様に配置されるが、図18では、図示を省略している。第6の実施の形態は、第3の実施の形態において、平滑化キャパシタ34a34bの配置スペースが狭い場合に対応している。その他の構成は、第3の実施の形態と同様であるため、重複説明は省略する。第6の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。第6の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。第7の実施の形態第7の実施の形態に係る半導体装置1の模式的平面構成は、図20に示すように表され、図20のVIII-VIII線に沿う模式的断面構造は、図21に示すように表される。第7の実施の形態に係る半導体装置1は、図20~図21に示すように、高周波半導体チップ24を搭載する導体ベースプレート200と、導体ベースプレート200上に配置された柱状電極94とを備え、平滑化キャパシタ34a34bは、柱状電極94上に配置される。ここで、柱状電極94は、第5の実施の形態の図15と同様に配置されるが、図20では、図示を省略している。第7の実施の形態は、第4の実施の形態において、平滑化キャパシタ34a34bの配置スペースが狭い場合に対応している。その他の構成は、第4の実施の形態と同様であるため、重複説明は省略する。第7の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。第7の実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。高周波半導体チップの構成実施の形態に係る半導体装置1に適用する高周波半導体チップ24の模式的平面パターン構成の拡大図は、図22aに示すように表され、図22aのJ部分の拡大図は、図22bに示すように表される。また、実施の形態に係る半導体装置1に適用する高周波半導体チップ24の構造例1~4であって、図22bのIX-IX線に沿う模式的断面構造例1~4は、それぞれ図23~図26に示すように表される。実施の形態に係る半導体装置1に適用する高周波半導体チップ24において、複数のFETセルFET1~FET10は、図22~図26に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤ12が接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤ14が接続される。VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略、およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介して、ソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。―構造例1―図22bのIX-IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例1は、図23に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。図23に示す構造例1では、ヘテロ接合電界効果トランジスタHFET:HeterojunctionFieldEffectTransistor若しくは高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。―構造例2―図22bのIX-IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例2は、図24に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図24に示す構造例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。―構造例3―図22bのIX-IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例3は、図25に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図25に示す構造例3では、HFET若しくはHEMTが示されている。―構造例4―図22bのIX-IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例4は、図26に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図26に示す構造例4では、HFET若しくはHEMTが示されている。また、上記の構造例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。上記の構造例1~4においては、この活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、実施の形態に係る半導体装置1に適用する高周波半導体チップ24において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。実施の形態によれば、複数の周波数を同時に増幅するマイクロ波/ミリ波/サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。実施の形態によれば、差分周波数Δfが数百MHzにおいても高周波半導体チップのドレイン端面の電圧が平滑化され、マイクロ波/ミリ波/サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。その他の実施の形態実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"