第1導電型の半導体基板上に堆積された第2導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第2導電型の第1の埋め込み層と、前記第1の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第1導電型の第2の埋め込み層と、前記第1の埋め込み層の中心領域と接続され前記第1の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第1導電型の第3の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第2の埋め込み層及び前記第3の埋め込み層とそれぞれ一体となる第1導電型の第1の引き出し層及び第2の引き出し層と、前記第2の埋め込み層、前記第1の引き出し層と前記第1の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第2の引き出し層に接続される第1導電型の第2の拡散層と、前記第2の拡散層と接続され該第2の拡散層を取り囲んで形成された第2導電型の第1の拡散層と、前記第1の拡散層及び前記第2の拡散層に接続されたカソード電極と前記第1の引き出し層と接続されたアノード電極と、を具備し、前記第1の埋め込み層と前記第2の埋め込み層で形成されるPN接合ダイオードと、前記第3の埋め込み層と前記エピタキシャル層と前記第2の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるESD保護素子を有することを特徴とする半導体装置。前記寄生バイポーラトランジスタは、前記第3の埋め込み層がエミッタ、前記エピタキシャル層がベース、前記第2の埋め込み層がコレクタとなることを特徴とする請求項1に記載の半導体装置。前記PN接合ダイオードは、前記第1の埋め込み層の不純物濃度が少なくとも前記第2の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第2の埋め込み層の不純物濃度より低いことを特徴とする請求項1又は請求項2に記載の半導体装置。前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。前記第1の埋め込み層の不純物濃度が前記PN接合ダイオードの耐圧を決定する前記第2の埋め込み層近傍以外の領域で該埋め込み層近傍より高濃度であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。前記ESD保護素子が並列に格子状に複数形成されていることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置。特許文献2には、図6に示すように、図5と同様の構成で電源ライン51となる最高電位端子と接地ライン53となる最低電位端子間に静電気が印加された場合の新たなESD保護素子59が開示されている。従来はN型エピタキシャル層をカソード、P型半導体基板をアノードとする点線で示す寄生PN接合ダイオード55aが、両端子間に印加される静電気の放電経路となり内部回路56を保護していた。図5のPN接合ダイオード55が寄生PN接合ダイオード55aで代替されている。しかし、微細化の進展等による静電気の放電経路のインピーダンスの増加等により、該寄生PN接合ダイオード55aが有効に動作せず内部回路56のいずれかの接合を介して静電気の放電経路が生じ、内部回路56の接合部が破壊される場合が生じていた。そこで、該寄生PN接合ダイオード55aと並列にベースとエミッタ間が抵抗58でシャントされたNPNバイポーラトランジスタ57を接続した新たなESD保護素子59で静電気に対処する内容が開示されている。静電気による正の電圧が、電源ライン51から該電源ライン51に接続されたNPNバイポーラトランジスタ57のコレクタに印加され、接地ライン53から該接地ライン53に接続されたエミッタに負の電圧が印加された場合、該NPNバイポーラトランジスタ57のベースエミッタ間に抵抗58を接続した状態でのコレクタエミッタ間ブレークダウン電圧BVCER以上の電圧に達した時点で該NPNバイポーラトランジスタ57はブレークダウンする。逆に、電源ライン51を負、接地ライン53を正とする静電気が印加された場合は、前記抵抗58を介してベースコレクタ間接合が順方向のためクランプされる。従って電源ライン51と接地ライン53との間は、従来の寄生的に存在していたESD保護PN接合ダイオード55aと並列に、より低いブレークダウン電圧を有する、NPNバイポーラトランジスタ57と前記抵抗58で構成される新たなESD保護素子59により静電気から保護される。静電気の放電経路は一部が半導体基板内で一部は半導体基板の表面となる。しかし、より低電圧動作を追及する携帯機器等に使用される半導体装置においては、静電気が印加された場合、更に低い電圧でブレークダウンするESD保護素子であって、且つ、放熱の関係から静電気放電経路が出来るだけ半導体基板の内部に形成される新たなESD保護素子が必要になる。本発明の半導体装置は、また、本発明の半導体装置は、第1導電型の半導体基板上に堆積された第2導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第2導電型の第1の埋め込み層と、前記第1の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第1導電型の第2の埋め込み層と、前記第1の埋め込み層の中心領域と接続され前記第1の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第1導電型の第3の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第2の埋め込み層及び前記第3の埋め込み層とそれぞれ一体となる第1導電型の第1の引き出し層及び第2の引き出し層と、前記第2の埋め込み層、前記第1の引き出し層と前記第1の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第2の引き出し層に接続された第1導電型の第2の拡散層と、前記第2の拡散層と接続され該第2の拡散層を取り囲んで形成された第2導電型の第1の拡散層と、前記第1の拡散層及び前記第2の拡散層に接続されたカソード電極と前記第1の引き出し層と接続されたアノード電極と、を具備し、前記第1の埋め込み層と前記第2の埋め込み層で形成されるPN接合ダイオードと、前記第3の埋め込み層と前記エピタキシャル層と前記第2の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるESD保護素子を有することを特徴とする。また、本発明の半導体装置は、前記寄生バイポーラトランジスタが、前記第3の埋め込み層をエミッタ、前記エピタキシャル層をベース、前記第2の埋め込み層をコレクタとすることを特徴とする。また、本発明の半導体装置は、前記PN接合ダイオードが、前記第1の埋め込み層の不純物濃度を少なくとも前記第2の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第2の埋め込み層の不純物濃度より低くすることを特徴とする。また、本発明の半導体装置は、前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする。また、本発明の半導体装置は、前記第1の埋め込み層の不純物濃度が前記PN接合ダイオードの耐圧を決定する前記第2の埋め込み層近傍以外の領域で該埋め込み層近傍領域より高濃度であることを特徴とする。また、本発明の半導体装置は、前記ESD保護素子が並列に格子状に複数形成されていることを特徴とする。本発明の半導体装置によれば、所望の耐圧でブレークダウンし、大きな放電電流を流すことが可能なESD保護特性のすぐれたESD保護素子を有する半導体装置を実現できる。本実施形態の半導体装置に使用されるESD保護素子37の特徴について、図1、図2に基づいて、以下に説明する。図1Aは本実施形態のESD保護素子37の平面図である。図1Bは図1AのA-A線での断面図であり、また静電気の放電経路を示す模式図である。なお、図1Aでは、図1Bに示すカソード電極9、アノード電極10は記載を省略している。図2Aは本実施形態のESD保護素子37を電源ライン31と接地ライン33間に接続したESD保護回路の回路図である。電源ライン31と接地ライン33の間に内部回路36が接続される。内部回路36から入出力端子30が引き出され、入出力端子30と電源ライン31間にはPN接合ダイオード32が、入出力端子30と接地ライン33間にはPN接合ダイオード34がESD保護素子として接続される。なお、PN接合ダイオード32、34についてもESD保護素子37の構成と置き換えてもよい。ESD保護素子37は、図2Aに示すように、PN接合ダイオード35と抵抗39と抵抗40及び点線で示す寄生PNPバイポーラトランジスタ38で構成される。図1Bに示すように、PN接合ダイオード35はN型埋め込み層2とP型埋め込み層3で構成される。抵抗39はN-型エピタキシャル層4の抵抗で、抵抗40は、P型拡散層6、P型引き出し層5a、P型埋め込み層3b、N型埋め込み層2等の抵抗で構成される。寄生PNPバイポーラトランジスタ38は、P型拡散層6とP型引き出し層5aを介して接続されるP型埋め込み層3bをエミッタ、N-型エピタキシャル層4をベース、P型埋め込み層3をコレクタとして構成される。図1A、図1Bに基づいて、更に詳細にESD保護素子37の構成について説明し、その後、該ESD保護素子37に静電気が印加されたときに流れる静電気の放電経路について説明する。図1Bに示すように、P型半導体基板1上でN型埋め込み層2とP型埋め込み層3が互いに接続され、PN接合ダイオード35を構成する。少なくとも該PN接合部に近接する領域のN型埋め込み層2の不純物濃度は、N-型エピタキシャル層4よりは高いが通常のNPNバイポーラトランジスタのコレクタ層となる高濃度のN型埋め込み層、及びP型埋め込み層3より低くなるように調整される。N型埋め込み層2とP型埋め込み層3で構成されるPN接合ダイオード35の耐圧を所望の値にするためである。図1Bに示されるように、P型埋め込み層3とP型引き出し層5は、N-型エピタキシャル層4を貫通して一体となり、同図の左右2箇所で接地ライン33に連結するアノード電極10に接続される。また、同図の中心部ではP型埋め込み層3bがN型埋め込み層2を跨ぎP型引き出し層5aと一体となりP型拡散層6を介してカソード電極9に接続される。図1Bの左右のP型埋め込み層3とP型引き出し層5、並びにN型埋め込み層2にとり囲まれたN-型エピタキシャル層4の表面からP型拡散層6、及び該P型拡散層6に隣接する構成でN型拡散層7が形成される。同図Aに示すように、P型引き出し層5等に囲まれたN-型エピタキシャル層4にP型拡散層6が形成され、該P型拡散層6に隣接し、且つ、それを取り囲む構成でN型拡散層7が形成される。N型拡散層7は、N-型エピタキシャル層4の表面から内部に向かってP型拡散層6と同程度の深さまで延在する。N型拡散層7を含むP型半導体基板1の表面に形成されたシリコン酸化膜等からなる絶縁膜8の開口を介してP型引き出し層5と接続するアノード電極10、N型拡散層7及びP型拡散層6と接続するカソード電極9が形成される。カソード電極9は電源ライン31に接続される。本実施形態のESD保護素子37に静電気が印加された場合の放電電流及びその放電経路について、図1B、図2A、図2Bに基づいて以下に説明する。図2Aに示す電源端子VDDに正の静電気によるサージ電圧が印加されたとき、図1Bに示すように、電源端子VDDに接続する電源ライン31からカソード電極9、N型拡散層7、N-型エピタキシャル層4を経由してN型埋め込み層2に該正の静電気によるサージ電圧が印加されることになる。一方、接地ライン33に接続されたアノード電極10、アノード電極10と接続されたP型引き出し層5、P型埋め込み層3は接地電位となる。従って、正の静電気によるサージ電圧がN型埋め込み層2とP型埋め込み層3で構成されるPN接合ダイオード35の耐圧以上の大きさのとき、PN接合ダイオード35がブレークダウンする。PN接合ダイオード35の耐圧は、内部回路を構成するデバイスの耐圧より小さくなるように、N型埋め込み層2の不純物濃度をN-型エピタキシャル層4の不純物濃度より高く、且つ隣接するP型埋め込み層3の不純物濃度より低い値に設定しているからである。その結果、図1Bに示すように、N型拡散層7から抵抗成分を持つN-型エピタキシャル層4、N型埋め込み層2、P型埋め込み層3、P型引き出し層5を経由してアノード電極10に放電電流I1が流れる。図2Bで言えば、電圧aでPN接合ダイオード35がブレークダウンし、放電電流I1が電圧bの位置までN-型エピタキシャル層4の抵抗等に応じた勾配で流れる。抵抗39からなるN-型エピタキシャル層4を放電電流I1が流れると、N-型エピタキシャル層4に電位勾配ができ、高電位のカソード電極9とP型拡散層6を介して接続されたP型引き出し層5a、P型埋め込み層3bの電位がN-型エピタキシャル層4の電位より高くなる。その電位差はN型埋め込み層2に近づくほど大きくなり、N型埋め込み層2の直上のP型埋め込み層3bとその近傍のN-型エピタキシャル層4間で最大になる。従って、P型拡散層6とP型引き出し層5aを介して接続されたP型埋め込み層3bをエミッタ、N-型エピタキシャル層4をベース、図1Bの左右のP型埋め込み層3をコレクタとする寄生PNPバイポーラトランジスタ38がオン状態になる。寄生PNPバイポーラトランジスタ38のベース幅となるP型埋め込み層3aとP型埋め込み層3間のN-型エピタキシャル層の幅は、耐圧が許す限り出来るだけ狭く構成し、電流増幅率を高くし、オン電流を大きくするのが好ましい。また、寄生PNPバイポーラトランジスタ38は、エミッタとなるP型埋め込み層3aとこれに隣接するベースとなるN-型エピタキシャル層4間の電位差が所定の値以上になれば、N型埋め込み層2の直上のみならずP型埋め込み層3aとP型埋め込み層3間の全体に渡ってオン状態になるのでオン電流も大きくできる。オン状態になった寄生PNPバイポーラトランジスタ38には、図1Bに示すように、そのエミッタとなるP型埋め込み層3bからコレクタとなるP型埋め込み層3に向かってオン電流である大きな放電電流I2が流れる。併せて、PN接合ダイオード35がブレークダウンすることから、カソード電極9から、P型拡散層6、P型引き出し層5a、P型埋め込み層3b、N型埋め込み層2、P型埋め込み層3及びP型引き出し層5からなる比較的低い抵抗を介してアノード電極10に放電電流I3も流れる。寄生PNPバイポーラトランジスタ38を流れる大きな放電電流I2により、電源ライン31からカソード電極9に入ってきた正の静電気は、P埋め込み層3bからN-型エピタキシャル層4、P型埋め込み層3、P型引き出し層5、アノード電極10を介して接地ライン33に流出される。併せて、上述の放電電流I3も正の静電気の放出に寄与する。その結果、内部回路36は静電気から迅速に保護される。図2Bで示すと、放電電流I1が流れてカソード電極9の電圧が電圧bに達した時点、即ち、P型埋め込み層3bとN-型エピタキシャル層4の電位差が所定の値に達した時点で寄生PNPバイポーラトランジスタ38がオン状態になる。その時点でスナップバック現象が生じ、その後、寄生PNPバイポーラトランジスタ38のコレクタ電圧が電圧cまで低下した後、寄生PNPバイポーラトランジスタ38のコレクタ抵抗等に応じた勾配で放電電流I2は増大する。電圧cは、寄生バイポーラトランジスタ38のエミッタとベース間が抵抗Rでシャントされた場合の耐圧であるBVCERに相当する。PN接合ダイオード35がブレークダウンして放電電流I1が流れ始めると同時に、比較的低抵抗の抵抗40を介して放電電流I3も流れる。図2Aで示せば、ESD保護素子37において、先ず、電源ライン31からカソード電極9、抵抗39を介してPN接合ダイオード35に印加された正の静電気によるサージ電圧により、PN接合ダイオード35がブレークダウンし、電源ライン31と接地ライン33間を放電電流I1が流れる。その結果、抵抗39で電圧降下がおこり寄生PNPバイポーラトランジスタ38のベース電位がエミッタ電位より低下するので寄生PNPバイポーラトランジスタ38がオンして、電源ライン31から接地ライン33に大きな放電電流I2を放出することができる。また、PN接合ダイオード35がブレークダウンすることにより比較的低抵抗の抵抗40を介して放電電流I3も流れる。本実施形態のESD保護素子37は、上述のように、PN接合ダイオード35を所定の不純物濃度からなるN型埋め込み層2と、P型埋め込み層3とで構成することにより所望の耐圧を実現し、そのブレークダウンによる放電電流I1により寄生PNPバイポーラトランジスタ38をオンさせ大きな放電電流I2を流し、併せて、比較的低抵抗の抵抗40を介して放電電流I3も流すことができる。また、放電電流I2が、半導体装置の底面側となるP型半導体基板1に近い領域を流れるため、放熱効果が大きくなり、より大きな放電電流I2を流すことができる。従って、本実施形態のESD保護素子は、内部回路36を静電気から速やかに保護することに特徴がある。以下に本実施形態のESD保護素子の製造方法について、図1B、図3、図4に基づいて簡単に説明する。基本的にはバイポーラ集積回路の製造方法と同じである。先ず、図3Aに示すように、P型半導体基板1を準備し、その表面にシリコン熱酸化膜等からなる絶縁膜20を形成する。次に、絶縁膜20に所定のフォトエッチングにより所定の大きさの開口20aを形成し、該開口20aを含むP型半導体基板1上を被覆するアンチモンSbドープ塗布膜21を、通常のバイポーラプロセスのN型埋め込み層の形成条件と同条件で形成する。その後、熱処理を行うことによりP型半導体基板1内にN型埋め込みデポ層2aを形成する。塗布膜21の代わりアンチモンSbをイオン注入してN型埋め込みデポ層2aを形成しても良い。次に、図3Bに示すように、塗布膜21を除去した後、1100°C前後の温度で熱処理を行い、N型埋め込みデポ層2aをP型半導体基板1内の横方向及び下側のより深い領域まで拡散させ、N型埋め込み層2を形成する。N型埋め込み層2のP型半導体基板1内の形状は、この段階の熱処理によりほぼ決定される。その際、N型埋め込み層2を含むP型半導体基板1上にシリコン酸化膜22が形成される。次に、図3Cに示すように、シリコン酸化膜22に所定のフォトエッチングにより開口22a、22bを形成し、シリコン酸化膜22等をマスクにして開口22a、22b内に露出するP型半導体基板1等にボロンB等をイオン注入等して、P型埋め込みデポ層3aを形成する。開口22bは開口22aより大きな幅で形成される。前述したP型埋め込み層3bとP型埋め込み層3間の距離を狭くして寄生PNPバイポーラトランジスタ38の電流増幅率を高くするためである。次に、図4Aに示すように、シリコン酸化膜22を除去してからN埋め込み層2等を含むP型半導体基板1上に、所定のエピタキシャル法によりN-型エピタキシャル層4を堆積する。その後、N-型エピタキシャル層4の表面に形成されたシリコン酸化膜等をマスクとして、N-型エピタキシャル層4の所定の位置にボロンB等をイオン注入等し、所定の熱処理を行うことで同図Aに示すように、N-型エピタキシャル層4を貫通し一体となるP型埋め込み層3とP型引き出し層5及びP型埋め込み層3bとP型引き出し層5a、それぞれの連続体が形成される。N型埋め込み層2は、上述のN-型エピタキシャル層4の堆積、その後の熱処理により該N-型エピタキシャル層4内を、其の上方及び横方向に対して熱拡散により延在する。但し、その拡散量は、N型埋め込み層2の不純物がアンチモンSb等の拡散係数の小さな元素であるため小さい。P型引き出し層5を含むN-型エピタキシャル層4上にはシリコン酸化膜等からなる絶縁膜23が形成される。遅くともN-型エピタキシャル4の堆積時またはその後の前記熱処理時にN―型エピタキシャル層4内等を横方向に拡散したP型埋め込み層3は、図3Aの開口部20aからP型半導体基板1内等を横方向に拡散したN型埋め込み層2の不純物濃度の低い先端領域と互いに接触し、所望の耐圧を有するPN接合ダイオード35を形成する。即ち、PN接合ダイオード35は、図3Aに示す開口部20aの端部と図3Cに示す開口部22aの端部との距離を適切に調整することにより、PN接合部近傍のN型埋め込み層2の不純物濃度を適切なものとして、逆バイアスされたとき空乏層が低不純物濃度のN型埋め込み層2側に、より大きく延在して所望の耐圧を実現する。なお、P型埋め込み層3bより外側で、且つP型埋め込み層3の近傍領域のN型埋め込み層2を、その不純物濃度を通常のバイポーラプロセスのN型埋め込み層より低く、かつP型埋め込み層3の不純物濃度より低く設計し、イオン注入法等でP型埋め込み層3と重畳して形成することにより、該低不純物濃度のN型埋め込み層2とP型埋め込み層3とでPN接合ダイオード35を形成してもよい。PN接合ダイオード35の所望の耐圧は、係る領域の低不純物濃度のN型埋め込み層2の不純物濃度を所定の値にすることにより実現できる。この場合、P型埋め込み層3と離間した領域に通常のバイポーラプロセスのN型埋め込み層の不純物濃度と同等の高不純物濃度のN型埋め込み層2を形成し、高不純物濃度のN型埋め込み層2とP型埋め込み層3との間の領域を低不純物濃度のN型埋め込み層2で連続させ、低不純物濃度のN型埋め込み層2とP型埋め込み層3でPN接合ダイオード35を形成することになる。P型埋め込み層3bは高不純物濃度のN型埋め込み層2を跨いで形成される。本実施形態においては、開口20aと開口22aとのマスクずれが生じた場合、PN接合ダイオード35の耐圧がばらつく恐れがある。しかし、N型埋め込み層2をイオン注入等によりP型埋め込み層3と重畳して形成する場合、マスクずれに相当する現象が生じないのでPN接合ダイオード35の耐圧のばらつきは改善できる。次に、図4Bに示すように、所定の方法により絶縁膜23やフォトレジスト膜をマスクとして、砒素As等やボロンB等をイオン注入して、N型拡散層7及びP型拡散層6を順次形成する。本工程も通常のバイポーラトランジスタのエミッタ層、ベースコンタクト層等形成と同時に行われる。N型拡散層7等を含むP型半導体基板1上にはシリコン酸化膜等からなる絶縁膜8が形成される。次に、図1Bに示すように、絶縁膜8に所定のフォトエッチングにより形成した開口を介して、スパッタ等により堆積したアルミニュームAl等からなる薄膜を所定のフォトエッチングすることによりP型引き出し層5に接続するアノード電極10、N型拡散層7及びP型拡散層6に接続するカソード電極9を形成する。必要に応じ多層配線構造を形成し、最後にパッシベーション膜を形成することによりESD保護素子37を有する半導体装置が完成する。本実施形態等では、図1A等に示すように、1つのESD保護素子について記載したが、同図等の前後、左右に同様の構成を格子状に形成する事により放電電流I2を更に増大させたESD保護素子を形成する事ができる。