半導体基板において素子領域を仕切る素子分離領域と、前記素子領域の表層に分離して形成された第1および第2のソースドレイン領域と、前記第1および第2のソースドレイン領域の間に設けられた第1リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第1および第2のソースドレイン領域よりも深い位置まで形成されるとともに、前記第1リセスから前記ゲート幅方向に延在して前記第1リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第2リセス内に前記第1リセス内と同幅で前記ゲート幅方向に延在するゲート電極と、前記素子領域において前記ゲート絶縁膜に隣接して前記第1および第2のソースドレイン領域の間に形成されたチャネルと、前記素子分離領域において前記ゲート電極の側面と前記第2リセスの側面との間に前記第1および第2のソースドレイン領域の下部の前記チャネルに隣接して埋設され、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、を備えることを特徴とする半導体装置。半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域の表層に分離して形成された第1および第2のソースドレイン領域と、前記第1および第2のソースドレイン領域の間に設けられた第1リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第1および第2のソースドレイン領域よりも深い位置まで形成されたゲート電極と、前記素子領域において前記ゲート絶縁膜に隣接して前記第1および第2のソースドレイン領域の間に形成されたチャネルと、前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第1および第2のソースドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する一対の応力付与部と、を備えることを特徴とする半導体装置。前記ゲート電極が、前記第1リセスから前記ゲート幅方向に延在して前記第1リセスよりも深く且つ幅広に前記素子分離領域の表層に形成された第2リセス内に前記第1リセス内と同幅で前記ゲート幅方向に延在し、前記応力付与部は、前記ゲート電極の側面と前記第2リセスの側面との間に前記第1および第2のソースドレイン領域の下部の前記チャネルに隣接して埋設されていること、を特徴とする請求項2に記載の半導体装置。前記ゲート電極は、前記半導体基板の表面から突出した突出部を有し、前記応力付与部は、絶縁材料からなり前記突出部の側面に形成された側壁と同じ材料からなること、を特徴とする請求項2または3に記載の半導体装置。前記チャネルがn型のチャネルであり、前記応力付与部は、前記n型のチャネルに対して前記ゲート幅方向の圧縮応力を付与すること、を特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記素子分離領域は、酸化シリコンが埋め込まれたSTI構造を有し、前記応力付与部は、LPCVD法により形成された窒化シリコンよりも水素含有量が多い窒化シリコンからなること、を特徴とする請求項2~5のいずれか1つに記載の半導体装置。本発明の実施形態は、上記に鑑みてなされたものであって、オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供することを目的とする。実施形態の半導体装置は、素子分離領域と第1および第2のソースドレイン領域とゲート電極とチャネルと一対の応力付与部とを備える。素子分離領域は、半導体基板において素子領域を仕切る。第1および第2のソースドレイン領域は、前記素子領域の表層に分離して形成される。ゲート電極は、前記第1および第2のソースドレイン領域の間に設けられた第1リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて前記第1および第2のソースドレイン領域よりも深い位置まで形成される。チャネルは、前記素子領域において前記ゲート絶縁膜に隣接して前記第1および第2のソースドレイン領域の間に形成される。一対の応力付与部は、前記素子分離領域において、前記ゲート電極のゲート幅方向に垂直な面内において前記第1および第2のソースドレイン領域の下部の前記チャネルと重複する領域に設けられ、前記素子分離領域の構成材料と異なる絶縁材料からなり前記チャネルに対して前記ゲート幅方向の両側から応力を付与する。以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。図1-1および図1-2は、実施の形態にかかる半導体装置であるリセス型トランジスタTr以下、トランジスタTrと呼ぶの構造を説明する模式図である。図1-1aはマトリックス状に配置されたトランジスタTrの上面図、図1-1bは図1-1aのA-A線に沿う要部断面図、図1-2cは図1-1aのB-B線に沿う要部断面図、図1-2dは図1-1aのC-C線に沿う要部断面図である。図1-1aは、トランジスタTrがマトリックス状に配置されたトランジスタアレイの一部を示しており、トランジスタアレイにおいては図1-1aに示された構成が二次元的に繰り返されている。トランジスタTrは、半導体基板10の表層に形成されたSTI構造の素子分離領域12により仕切られて画定された素子領域11に形成され、ゲート絶縁膜14とゲート電極15とソースドレイン領域16とを有する。素子分離領域12は、半導体基板10の面内における第1の方向図1-1aにおけるY方向において所定間隔で複数並設されており、これにより素子領域11が第1の方向図1-1aにおけるY方向において複数に分離形成されている。素子分離領域12は、酸化シリコンSiO2により埋め込まれている。半導体基板10は、例えばp型不純物を含有するp型シリコン基板である。この場合のソースドレイン領域16は、n型不純物を含有するn型不純物拡散層である。なお、半導体基板10の構成に特に制限はなく、通常半導体用途に用いられるものを使用することが可能である。半導体基板10には、複数の素子領域11および素子分離領域12に跨って延在するライン状のリセス13が、素子領域11と交差する第1の方向図1-1aにおけるY方向に沿って形成されている。リセス13は、半導体基板10において第2の方向図1-1aにおけるX方向において所定間隔で複数並設されている。また、リセス13は、半導体基板10の厚み方向においてソースドレイン領域16よりも深い位置まで設けられている。以下では、リセス13のうち、素子領域11に形成されたリセス13を素子領域リセス13a、素子分離領域12に形成されたリセス13を素子分離領域リセス13bと分けて呼ぶ場合がある。素子分離領域リセス13bは、素子領域リセス13aよりも幅広とされている。ゲート電極15は、リセス13の内部に一部が埋設されるとともに、一部が半導体基板10の表面から突出して形成されている。ゲート電極15は、例えばポリシリコンにより形成される。半導体基板10の表面から突出したゲート電極15の側面には絶縁膜からなる側壁17が形成されている。なお、ゲート電極15は、少なくともリセス13の内部に埋設されていればよい。また、ゲート電極15は、素子領域11においてはゲート絶縁膜14を介して素子領域リセス13aの内部に一部が埋設されている。一方、ゲート電極15は、素子分離領域12においては側面に圧縮応力付与部18を介して素子分離領域リセス13bの内部に一部が埋設されている。ゲート電極15の幅は、素子領域リセス13a内と素子分離領域リセス13b内とで同じ幅とされている。なお、上記第1の方向図1-1aにおけるY方向は、ゲート電極15のゲート幅方向と平行な方向であり、上記第2の方向図1-1aにおけるX方向は、ゲート電極15のゲート長方向と平行な方向である。ソースドレイン領域16は、素子領域11において素子領域リセス13aに埋設されたゲート電極15をゲート絶縁膜14を介して挟んだ状態で形成されている。ゲート電極15を挟む一対のソースドレイン領域16は、それぞれゲート電極15よりも浅く形成されている。チャネルCHは、素子領域11の半導体基板10において、ゲート絶縁膜14に隣接して2つのソースドレイン領域16の間に形成されている。チャネルCHは、図1-1bに示されるように、ゲート電極15のゲート長に沿った断面において、ソースドレイン領域16から素子領域リセス13aに沿って半導体基板10の厚み方向に略垂直に延びる垂直領域CH1と、素子領域リセス13aの底面に沿ってゲート長方向に延びる底面領域CH2とを有する。チャネルCHにおいては、電流は垂直領域CH1と底面領域CH2とを通って図1-1b中の矢印の方向に流れる。圧縮応力付与部18は、素子分離領域12において、ゲート電極15のゲート幅方向に垂直な面内においてソースドレイン領域16の下部のチャネルCHと重複する領域に形成されている。すなわち、圧縮応力付与部18は、素子分離領域12において素子領域リセス13aよりも幅広に形成された素子分離領域リセス13b内において、ゲート電極15の側面とゲート電極15との間の領域に埋設されている。そして、圧縮応力付与部18のゲート幅方向における側面は、ソースドレイン領域16およびチャネルCHの垂直領域CH1に隣接している。圧縮応力付与部18は、ゲート長に沿った縦断面において、少なくとも隣接するチャネルCHの垂直領域CH1に対応する領域に設けられる。圧縮応力付与部18は、ゲート長方向において、少なくとも隣接するチャネルCHの垂直領域CH1に対応する領域に設けられる。本実施の形態では、圧縮応力付与部18は、ゲート電極15の側面部から側壁17の幅の2倍程度の幅で設けられている。また、圧縮応力付与部18は、ゲート幅方向において素子分離領域リセス13bの全幅において設けられている。そして、圧縮応力付与部18は、半導体基板10の厚み方向において、少なくとも隣接するチャネルCHに対応する領域に設けられる。本実施の形態では、圧縮応力付与部18は、半導体基板10の表面からチャネルCHの下端と同等の位置まで設けられている。そして、圧縮応力付与部18は、周囲に圧縮応力を付与する膜であり、素子分離領域12の構成材料である酸化シリコンSiO2膜とは異なる絶縁材料により形成されている。このような圧縮応力付与部18の構成材料としては、一般的な側壁に使用されるLPCVDLowPressureChemicalVaporDeposition法により形成された窒化シリコンSiN膜に比べて水素含有量の多い窒化シリコンSiN膜を用いることができる。このような水素含有量の多い窒化シリコンSiN膜は、LPCVDで形成された窒化シリコン膜よりも膜ストレスが多く、周囲に対して確実に圧縮応力を付与することができる。このような窒化シリコンSiN膜は、例えばCVD法により低温成膜プロセスで形成可能である。一方、LPCVDで形成された窒化シリコンSiN膜は水素含有量が少ないため膜ストレスが少なく、周囲に対して十分な圧縮応力を付与することができない。なお、ここではゲート長方向において隣り合うゲート電極15間において、圧縮応力付与部18間に素子分離領域12の酸化シリコンSiO2が埋め込まれている場合について説明したが、ゲート長方向において隣り合うゲート電極15間が圧縮応力付与部18で埋め込まれていてもよい。上述したトランジスタTrのチャネルCHの垂直領域CH1では、半導体基板10の厚み方向に電子が移動する。また、トランジスタTrでは、ゲート幅方向において、チャネルCHの垂直領域CH1の両側に圧縮応力付与部18が隣接して設けられる。このため、垂直領域CH1には、図1-2dにおいて矢印Dで示されるようにゲート幅方向における両側の圧縮応力付与部18から圧縮応力が与えられる。これにより、垂直領域CH1には、図1-2dにおいて矢印Eで示されるように半導体基板10の厚み方向に引っ張り応力が与えられる。一般的に、電子移動度は、電子の進行方向に対して引っ張り応力を加えることで向上することが知られている。このため、上記のように垂直領域CH1に対して半導体基板10の厚み方向電子の進行方向に引っ張り応力を与えることにより、垂直領域CH1における電子移動度を向上させて、トランジスタTrの駆動電流を増加させることができる。したがって、本実施の形態にかかるトランジスタTrによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流オフリーク電流の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。そして、本実施の形態にかかるトランジスタTrは駆動電流の増大が図れるため、電流でメモリセルを駆動させるために大きな駆動電流が必要とされるMRAMのセルトランジスタに好適である。なお、上記においては、n型のチャネルを有するトランジスタTrについて説明したが、上記トランジスタTrがp型のチャネルを有する場合は、圧縮応力付与部18の代わりに引っ張り応力付与部を配置する。この引っ張り応力付与部は、垂直領域CH1に対してゲート幅方向における引っ張り応力を与える。これにより、垂直領域CH1には半導体基板10の厚み方向正孔の進行方向に圧縮応力が与えられる。一般的に、正孔移動度は、正孔の進行方向に対して圧縮応力を加えることで向上することが知られている。このため、上記のように垂直領域CH1に対して半導体基板10の厚み方向正孔の進行方向に圧縮応力を与えることにより、垂直領域CH1における正孔移動度を向上させて、トランジスタTrの駆動電流を増加させることができる。次に、本実施の形態にかかるトランジスタTrの製造方法について図2~図7を参照して説明する。図2~図7は、本実施の形態にかかるトランジスタTrの製造方法の一例を示す図である。図2~図7において、aは図1-1aに対応する上面図、bは図1-1bに対応する要部断面図、cは図1-2cに対応する要部断面図である。まず図2a、b、cに示すように、p型シリコン基板からなる半導体基板10上にSTI法により、酸化シリコンSiO2膜からなる素子分離領域12が形成される。これにより、半導体基板10の面内において略同一方向に延在する複数の素子領域11が画定される。素子分離領域12の表面は、半導体基板10の表面より突出して形成される。次に、フォトリソグラフィプロセスおよびRIE法により、図3a、b、cに示すように半導体基板10にリセス113が形成される。リセス113は、複数の素子領域11および素子分離領域12に跨って延在するように、素子領域11と交差する方向にライン状に形成される。このリセス113は、延在方向において同一幅を有する。その後、例えばフッ酸HF等を用いて半導体基板10の洗浄処理が行われる。次に、図4a、b、cに示すようにリセス113の開口幅を部分的に拡大する拡大処理が行われる。すなわち、素子分離領域12に形成されたリセス113の内壁を後退させることにより、素子分離領域12に形成されたリセス113のみの開口幅が広げられる。これにより、素子領域11においてはリセス113と同形状の素子領域リセス13aが残存し、素子分離領域12においては素子領域リセス13aよりも幅広とされた素子分離領域リセス13bが得られる。ここで、リセス113の開口幅は、片側の側壁部につき、後に形成される側壁17の幅の2倍程度の幅が広げられる。また、このとき、リセス113の底面も後退し、素子分離領域リセス13bの深さは素子領域リセス13aよりも深くなる。この開口幅の拡大処理は、例えばフッ酸HFを用いたウェットエッチングなどの等方性エッチングにより行われる。また、上記の半導体基板10の洗浄処理においてフッ酸HFを用いる場合には、半導体基板10の洗浄処理と開口幅の拡大処理とを同時に行ってもよい。次に、素子領域リセス13aの内壁に、ゲート絶縁膜14として酸化シリコンSiO2膜が例えば熱酸化法などにより形成される。次に、ゲート電極材料としてのポリシリコン膜が、素子領域リセス13aおよび素子分離領域リセス13bの内部を充填するように半導体基板10上に所定の厚みでCVD法により成膜される。その後、フォトリソグラフィプロセスおよびRIE法によりポリシリコン膜のパターニングが行われて、半導体基板10の表面が露出するとともにゲート電極15が形成される。ゲート電極15は、素子領域リセス13a内およびその上部と、素子分離領域リセス13b内およびその上部に素子領域リセス13aの幅のライン状に形成される。これにより、図5a、b、cに示すように、素子領域リセス13aの内部および素子分離領域リセス13bの内部に一部が埋設されるとともに、一部が半導体基板10の表面から突出した形状のゲート電極15が得られる。この際、素子分離領域リセス13bの開口幅は素子領域リセス13aよりも広いため、図5a、b、cに示すように素子分離領域リセス13b内にはゲート電極15の側面と素子分離領域リセス13bの内壁との間に隙間が生じる。次に、素子分離領域12の構成材料である酸化シリコンSiO2膜とは異なる絶縁材料である窒化シリコンSiN膜を、ゲート電極15を覆う厚みでCVD法により半導体基板10上に成膜する。このとき、通常、LPCVD法による窒化シリコンSiN膜の成膜条件よりも温度の低い低温低圧の成膜条件を用いて、CVD法により窒化シリコンSiN膜を成膜する。これにより、LPCVD法により形成されて側壁に用いられる通常の窒化シリコンSiN膜に比べて水素含有量の多く、膜応力の大きい窒化シリコンSiN膜が成膜される。この成膜処理により、素子分離領域リセス13b内ではゲート電極15の側面と素子分離領域リセス13bの内壁との間に隙間も窒化シリコンSiN膜により埋められる。また、ゲート電極15の側面と素子分離領域リセス13bの内壁との間に隙間は、後に形成される側壁17の幅の2倍程度の幅とされており、CVD法により確実に窒化シリコンSiN膜により埋められる。次に、図6a、b、cに示すように、RIE法などの異方性エッチングにより不要なシリコン窒化SiN膜を除去してゲート電極15の側面に側壁17を形成する。この際、素子分離領域リセス13b内には窒化シリコンSiN膜を残すようにする。これにより、図6a、b、cに示すように、素子分離領域リセス13b内においてはゲート電極15の側面と素子分離領域リセス13bの内壁との間に隙間に圧縮応力付与部18が得られる。次に、図7a、b、cに示すように、ゲート電極15および側壁17をマスクとして用いて、イオン注入法およびアニールプロセスを用いて素子領域11における半導体基板10の表層にソースドレイン領域16を形成する。以上の工程を実施することにより、本実施の形態にかかるトランジスタTrが形成される。上述したように本実施の形態にかかるトランジスタTrにおいては、圧縮応力付与部18から垂直領域CH1に対してゲート幅方向から圧縮応力が与えることにより、チャネルCHの垂直領域CH1に対して半導体基板10の厚み方向に引っ張り応力を与えることができる。これにより、本実施の形態にかかるトランジスタTrでは、チャネルCHの垂直領域CH1における電子移動度を向上させて、トランジスタTrの駆動電流を増加させることができる。したがって、本実施の形態にかかるトランジスタTrによれば、リセス型トランジスタの有するメリットであるトランジタオフ時におけるリーク電流オフリーク電流の抑制に加えて、駆動電流の増大を図ることが可能なトランジスタが得られる。なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。