画像データを生成するようになっており、複数の並列スレッドを実行するようになっている処理コアを含んでおり、単精度オペランドに対して動作するレンダリングパイプラインを備えており、前記処理コアが、倍精度の入力オペランドのセットに対して複数の倍精度演算のうちの一つを選択的に実行するようになっている多目的の倍精度機能ユニットを更に含んでおり、該多目的の倍精度機能ユニットが、少なくとも一つの算術演算論理回路を含んでおり、前記複数の倍精度演算が、二つの倍精度オペランドを加算する加算演算と、二つの倍精度オペランドを乗算する乗算演算と、第1の倍精度オペランドと第2の倍精度オペランドとの積を計算し、次いで、前記積に第3の倍精度オペランドを加算する融合型積和演算と、を含んでおり、前記多目的の倍精度機能ユニットは、前記複数の倍精度演算の各々を単一の経路において実行するよう十分に広く、前記複数の倍精度演算の各々を同数のクロックサイクルで完了させ、前記倍精度機能ユニットの前記算術演算論理回路の全てが、倍精度において動作するよう十分な広さになっている、グラフィックスプロセッサ。前記倍精度機能ユニットは、前記複数の倍精度演算のそれぞれが、オーバーフロー条件又はアンダーフロー条件が発生するかにかかわらず、同数のクロックサイクルで完了するように構成されている、請求項1に記載のグラフィックスプロセッサ。前記倍精度機能ユニットは、オーバーフロー条件又はアンダーフロー条件が発生した場合に、浮動小数点算術演算の規格に準拠するオーバーフロー結果又はアンダーフロー結果を生成し、前記オーバーフロー条件又は前記アンダーフロー条件が発生したか否かを示すための出力ステータスフラグをセットするように、なっている、請求項2に記載のグラフィックスプロセッサ。前記倍精度機能ユニットは、前記複数の倍精度演算のうちの任意の一つを完了するために要する時間が浮動小数点例外によって影響されないように、構成されている、請求項1に記載のグラフィックスプロセッサ。前記複数の倍精度演算が、第1のオペランドと第2のオペランドとに対して比較テストを実行し、前記比較テストが満たされているか否かを示すブール結果を生成する倍精度比較DSET演算を更に含んでいる、請求項1に記載のグラフィックスプロセッサ。前記複数の倍精度演算が、二つの倍精度入力オペランドのうちの大きい方のオペランドを返す倍精度最大値DMAX演算と、二つの倍精度入力オペランドのうちの小さい方のオペランドを返す倍精度最小値DMIN演算と、を更に含んでいる、請求項1に記載のグラフィックスプロセッサ。前記複数の倍精度演算が、倍精度形式から倍精度以外の形式にオペランドを変換する少なくとも一つの形式変換演算を更に含んでいる、請求項1に記載のグラフィックスプロセッサ。前記複数の倍精度演算が、倍精度以外の形式から倍精度形式にオペランドを変換する少なくとも一つの形式変換演算、を更に含んでいる、請求項1に記載のグラフィックスプロセッサ。画像データを生成するよう構成されたレンダリングパイプラインであり、複数の並列スレッドを実行するように構成された処理コアを含む該レンダリングパイプラインを備えており、前記処理コアが、一以上の単精度オペランドに対して算術演算を実行するよう構成された単精度機能ユニットを含んでおり、前記処理コアが、倍精度入力オペランドのセットに対して融合型積和演算を実行して倍精度の結果を提供し、一対の倍精度入力オペランドに対して加算演算を実行して倍精度の結果を提供し、一対の倍精度入力オペランドに対して乗算演算を実行して倍精度の結果を提供するよう構成された倍精度の積和演算DFMA機能ユニットを更に含んでおり、前記DFMA機能ユニットがDFMAパイプラインを含んでおり、前記DFMAパイプラインは、当該DFMAパイプラインを通る単一の経路において前記融合型積和演算、前記加算演算、又は前記乗算演算が実行されるよう十分に広いデータ経路を有し、前記融合型積和演算、前記加算演算、及び前記乗算演算のそれぞれを、同数のクロックサイクルで完了させる、グラフィックスプロセッサ。前記DFMA機能ユニットが、二つの倍精度仮数の積を1回の反復において計算するよう構成された乗算器と、二つの倍精度仮数の和を1回の反復において計算するよう構成された加算器と、を含んでいる、請求項9に記載のグラフィックスプロセッサ。前記融合型積和演算、前記加算演算、及び前記乗算演算のそれぞれが、オーバーフロー条件又はアンダーフロー条件が発生するか否かにかかわらず同数のクロックサイクルで完了する、請求項9に記載のグラフィックスプロセッサ。前記DFMA機能ユニットが、オーバーフロー条件又はアンダーフロー条件が発生した場合に、浮動小数点算術演算の規格に準拠するオーバーフロー結果又はアンダーフロー結果を生成し、前記オーバーフロー条件又は前記アンダーフロー条件が発生したか否かを示すための出力ステータスフラグをセットするように、更に構成されている、請求項11に記載のグラフィックスプロセッサ。前記処理コアが、並列に動作するようになっている前記単精度機能ユニットの複数P個の複製と、前記DFMA機能ユニットの複数N個の複製と、を含んでいる、請求項9に記載のグラフィックスプロセッサ。前記数Pが前記数Nよりも大きい、請求項13に記載のグラフィックスプロセッサ。前記数Nが1である、請求項14に記載のグラフィックスプロセッサ。前記処理コアが、前記DFMA機能ユニットを対象とするP個のセットの倍精度入力オペランドを集めて、前記P個のセットの倍精度オペランドのうち異なるセットの倍精度オペランドを、異なるクロックサイクルにおいて、前記DFMA機能ユニットに提供するようになっている入力マネージャ回路を更に含んでいる、請求項15に記載のグラフィックスプロセッサ。前記入力マネージャ回路が、前記単精度機能ユニットを対象とするP個のセットの単精度入力オペランドを集めて、前記単精度機能ユニットの前記P個の複製のそれぞれに、前記P個のセットの単精度オペランドのうち異なるセットの単精度オペランドを、並列に提供するように、なっている、請求項16に記載のグラフィックスプロセッサ。