静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるPMOSトランジスタと、前記PMOSトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるNMOSオフトランジスタと、を具備することを特徴とする半導体装置。前記NMOSオフトランジスタが複数からなり、第1の前記NMOSオフトランジスタの前記ソース電極と第2のNMOSオフトランジスタのドレイン電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項1に記載の半導体装置。前記PMOSトランジスタの前記ソース電極が電源ラインと接続され、前記NMOSオフトランジスタの開放端子となる前記ソース電極が接地ラインと接続されていることを特徴とする請求項1または請求項2に記載の半導体装置。静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるPMOSトランジスタと、前記PMOSトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極と、を備えるPMOSオフトランジスタと、を具備することを特徴とする半導体装置。前記PMOSオフトランジスタが複数からなり、第1の前記PMOSオフトランジスタの前記ドレイン電極と第2のPMOSオフトランジスタのソース電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項4に記載の半導体装置。前記PMOSトランジスタの前記ソース電極が電源ラインと接続され、前記PMOSオフトランジスタの開放端子となる前記ドレイン電極が接地ラインと接続されていることを特徴とする請求項4または請求項5に記載の半導体装置。前記PMOSトランジスタがPLDMOSトランジスタであることを特徴とする請求項1乃至請求項6のいずれかに記載の半導体装置。静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるNMOSトランジスタと、前記NMOSトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極を備えるNMOSオフトランジスタと、を具備することを特徴とする半導体装置。前記NMOSオフトランジスタが複数からなり、第1の前記NMOSオフトランジスタの前記ドレイン電極と第2のNMOSオフトランジスタのソース電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項8に記載の半導体装置。前記NMOSトランジスタの前記ソース電極が接地ラインと接続され、前記NMOSオフトランジスタの開放端子となる前記ドレイン電極が電源ラインと接続されていることを特徴とする請求項8または請求項9に記載の半導体装置。静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるNMOSトランジスタと、前記NMOSトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるPMOSオフトランジスタと、を具備することを特徴とする半導体装置。前記PMOSオフトランジスタが複数からなり、第1の前記PMOSオフトランジスタの前記ソース電極と第2のPMOSオフトランジスタのドレイン電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項11に記載の半導体装置。前記NMOSトランジスタの前記ソース電極が接地ラインと接続され、前記PMOSオフトランジスタの開放端子となる前記ソース電極が電源ラインと接続されていることを特徴とする請求項11または請求項12に記載の半導体装置。前記NMOSトランジスタがNLDMOSトランジスタであることを特徴とする請求項8乃至請求項13のいずれかに記載の半導体装置。前述のように、微細化の進展と共に内部回路をESDから保護する種々のESD保護回路が検討されてきた。上記特許文献1、2、3では、ESD保護回路を構成する保護素子の種類やその構造に対して改良を加え、ESD保護特性の改善が行われている。しかし、保護素子そのものに検討を加えると共に、それらによりESD保護回路を構成し、その構成の工夫によりESD保護特性の改善を図ることも大きな課題である。本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるPMOSトランジスタと、前記PMOSトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるNMOSオフトランジスタと、を具備することを特徴とする。また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるPMOSトランジスタと、前記PMOSトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極と、を備えるPMOSオフトランジスタと、を具備することを特徴とする。また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるNMOSトランジスタと、前記NMOSトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極を備えるNMOSオフトランジスタと、を具備することを特徴とする。また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたRCタイマーと、前記RCタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるNMOSトランジスタと、前記NMOSトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるPMOSオフトランジスタと、を具備することを特徴とする。本発明の半導体装置によれば、ESD電流に対して抵抗の低い放電流路を確保しつつ、電源ノイズに対する耐性の強いESD保護回路を備える半導体装置が実現できる。[第1の実施形態]本実施形態のESD保護回路及びその動作について図1及び図2に基づいて以下に説明する。図1Aは本実施形態のESD保護回路である。また、図1Aの内、PMOSトランジスタに含まれるPLDMOSトランジスタ5を含むRCタイマー付放電部1を図1B、NMOSオフトランジスタ10、15からなるノイズ発生防止部2を図1Cに分離して表示した。RCタイマー付放電部1とノイズ発生防止部2が組み合わされてESD保護回路を構成しているのが、本実施形態の特徴である。なお、LDMOSとは、LateralDoubleDiffusedMetalOxideSemiconductorの略称で横型二重拡散ゲートMOSを意味し、MOSオフトランジスタとはソース電極とゲート電極が接続されたMOSトランジスタをさす。また、電源ライン3と接地ライン4間にはESD保護回路と並列に、ESDから保護される不図示の内部回路が接続される。ESD保護回路はRCタイマー付放電部1とノイズ発生防止部2とが直列に接続される。また、RCタイマー付放電部1の、ノイズ発生防止部2と接続された端子と反対側の端子が電源ライン3に接続され、ノイズ発生防止部2の、RCタイマー付放電部1と接続された端子と反対側の端子が接地ライン4と接続される。係る構成により電源ライン3から接地ラインへのESD電流の放電流路を構築している。ESD保護回路は、電源ライン3に大きなサージ電圧または電流が印加されたとき、RCタイマー付放電部1がオン状態になり、アバランシェ降伏を起こしスナップバックしたノイズ発生防止部2を経由してESD電流が接地ライン4に流れる構成となる。以下に、図1Aに示すESD保護回路の動作を、RCタイマー付放電部1の動作とノイズ発生防止部2の動作に分けて説明する。図1Bに示すように、RCタイマー付放電部1は高耐圧のPLDMOSトランジスタ5と抵抗素子20と容量素子21から構成される。抵抗素子20と容量素子21とは直列に接続され、抵抗Rと容量CからなるRCタイマーを構成する。抵抗素子20と容量素子21の接続部はPLDMOSトランジスタ5のゲート電極7と接続される。また、PLDMOSトランジスタ5のソース電極6と、該ソース電極6に接続されたバックゲート層9、及び抵抗素子20の容量素子21との接続端子と反対側の端子とは電源ライン3に接続される。PLDMOSトランジスタ5のドレイン電極8と容量素子21の抵抗素子20との接続端子と反対側の端子とは接地電位に相当する接地ライン4aに接続される。図2Aに、図1BのRCタイマー付放電部1に大きなTLP電流Iを流し込んだときのTLP電流Iと電源ライン3側の端子に発生するTLP電圧Vとの関係を示す。TLPとは、TransmissionLinePulseを略したもので、TLP評価法により該パルスを使用して、その電圧対電流特性を評価することができる。同図は、RCタイマー付放電部1に印加するパルス幅100nsec程度の狭いパルスからなるTLP電流Iの大きさを段階的に増大させながら、それぞれの大きさのTLP電流Iに対応するTLP電圧Vをプロットしたもので、縦軸にTLP電流Iを、横軸にTLP電圧Vを表示している。電源端子3にサージ電圧VP、サージ電流IPのTLP電流Iが印加されたとき抵抗Rと容量CからなるRCタイマーに流れる電流iは、容量素子21に蓄積された電荷をqとすればi=dq/dtとなる。また、容量素子21に印加される電圧q/C=VP-Rdq/dtとなり、この微分方程式を解くことによりq=CVP1-e-t/RCが得られ、i=dq/dt=VP/Re-t/RCとなる。従って、容量に印加される電圧=q/C=VP1-e-t/RCとなるので、電流iの流れ初めのtが0秒近傍では、容量素子21に印加される電圧=q/C=0Vとなる。時間が経過してt=2RCではq/C=0.86VP、更に時間が経過してt=3RCとなるとq/C=0.95VPと容量に印加される電圧は上昇する。電源端子3にTLP電流Iが流れ込み始めるとRCタイマー付放電部1のPLDMOSトランジスタ5のソース電極6のTLP電圧Vが上昇するが、ゲート電極7の電圧は、前述の如く接地ライン4aと同電位のままの容量素子21の端子と接続されているため、接地ライン4aの電位のままである。従って、PLDMOSトランジスタ5のゲート電極7とバックゲート層9となるN型半導体層間で、ゲート絶縁膜を介してN型半導体層よりゲート電極7側の電位が低くなる。即ち、N型半導体層の電圧を基準とした場合、ゲート電極7に負電圧が印加されたのと等価となる。その結果、ゲート電極7の直下のゲート絶縁膜と該N型半導体層の界面近傍のN型半導体層にP型チャネル層が形成され、PLDMOSトランジスタ5がオンすることになる。この動作により、サージ電圧によるESD電流を、内部回路を通過させること無く、直接接地ライン4aに流すことができる。従って、図1BのRCタイマー付放電部1それ自体を、ESD保護素子として使用することができる。この場合、図2AのTLP電圧VとTLP電流Iは次の関係になる。即ち、PLDMOSトランジスタ5のゲート幅をW、ソース領域とドレイン領域で挟まれた領域からなるゲート長をL、ゲート絶縁膜容量をCI、キャリアの移動度をμ、PLDMOSトランジスタ5の閾値電圧をVT、TLP電圧VをVとした場合、略I=WμCI/2LV-VT2となる。この結果、VがVTより大きなTLP電圧Vが発生するとTLP電流Iが流れることになり、半導体装置の最大動作電圧より低い電圧でもRCタイマー付放電部1のPLDMOSトランジスタ5を通してESD電流が流れる。係る動作は、電源ノイズの性質によっては瞬間的にPLDMOSトランジスタ5をオンすることが推定され、半導体装置の雑音の原因となり、また、半導体装置が高効率の電源用集積回路等の場合、電源効率の低下をもたらすことになる。次に、図1Cのノイズ発生防止部2にTLP電流Iが流れ込んだ場合の動作について図2Bに基づいて以下に説明する。ノイズ発生防止部2は電源電位に相当する電位を持つ電源ライン3aと接続するドレイン電極11と、ソース電極13と、該ソース電極13とそれぞれ接続するゲート電極12及びバックゲート層14とからなるNMOSオフトランジスタ10と、該NMOSオフトランジスタ10と直列に接続されたNMOSオフトランジスタ15から構成される。NMOSオフトランジスタ15はそのドレイン電極16がNMOSオフトランジスタ10のソース電極13と接続され、ゲート電極17、バックゲート層19及びソース電極18が接地ライン4に接続される。NMOSオフトランジスタ10、15は同一特性を有し、本実施形態ではドレインソース間耐圧BVDSがいずれも7V程度の低耐圧デバイスである。なお、本実施形態では同一特性のNMOSオフトランジスタ10、15を使用したが必ずしも同一特性に限定されるものではない。また、これらに代わり、低耐圧のNMOSオフトランジスタとPMOSオフトランジスタの組み合わせ、NPNバイポーラトランジスタ、または、ツェナーダイオードを採用してもよい。図2Bのcで示すラインは、図1Cのノイズ発生防止部2のTLP電流Iと電源ライン3a側の端子に発生するTLP電圧Vとの関係を示す。TLP電圧VがNMOSオフトランジスタ10、15それぞれの不図示のドレインソース間耐圧BVDSを合算した値以上になるとアバランシェ降伏状態となり、接地ライン4に向かってTLP電流Iが流れ始める。TLP電圧Vは、更に上昇して図2Bに示すように、スナップバック特性のトリガー電圧VT1に達する。本実施形態でのノイズ発生防止部2のトリガー電圧VT1は、NMOSオフトランジスタ10、15のそれぞれの有するトリガー電圧が12V程度になるので、それらの和である24V程度であった。更にTLP電流Iを増加するにつれTLP電圧Vは負の方向に向かう負性抵抗を示す、いわゆるスナップバック現象が起きる。これは、アバランシェ降伏現象で生じた過剰の正孔がバックゲート層14、19の電位を高めることにより、ソース電極13、18と接続するN型ソース層をエミッタ、P型バックゲート層14、19をベース、ドレイン電極11、16と接続するN型ドレイン層をコレクタとするそれぞれの寄生NPNバイポーラトランジスタがオンするためである。TLP電流の上昇と共に減少するTLP電圧Vは、保持電圧Vhまで下がり、さらにTLP電流Iを増加させると図2Bのcで示すように、前記寄生NPNバイポーラトランジスタの特性で決まる抵抗に依存する勾配で増加する。保持電圧Vhは、略、該寄生NPNバイポーラトランジスタのエミッタ-コレクタ間耐圧程度になる。NMOSオフトランジスタ10、15は低耐圧デバイスなので抵抗値が小さく、図2Bのcで示すラインはかなり急勾配になり、内部回路に影響を与えることなくESD電流を速やかに接地ライン4に逃がすことができる。即ち、図1Cの直列接続された低耐圧MOSオフトランジスタ10、15からなるノイズ発生防止部2それ自体が、高耐圧PLDMOSトランジスタ5に比し、小さな面積で良好なESD保護回路を構築できるといえる。しかし、尖頭電源電圧50V印加時にノイズ発生防止部2がアバランシェ降伏しないようにするためには、NMOSオフトランジスタ10等の1個当たりのドレイン-ソース間耐圧が7Vのとき、少なくとも8個の低耐圧MOSオフトランジスタを直列に接続しなければならない。この場合、NMOSオフトランジスタ8個分のトリガー電圧VT1は1個分が12Vなので、VT1=12V×8=96Vという高い値になる。その結果、ノイズ発生防止部2は、尖頭電源電圧50V印加時にアバランシェ降伏することはないが、50Vより大きく96V程度までのサージ電圧に対してスナップバック特性を発揮できない。従って、ESD電流の接地ライン4への放電流路が形成されず内部回路の破壊につながる。次に、上述したRCタイマー付放電部1とノイズ発生防止部2からなる本実施形態のESD保護回路について図1A、図2Bに基づいて以下に説明する。図1Aに示すように、本実施形態では、前述した特徴を有するRCタイマー付放電部1とノイズ発生防止部2とが直列に電源ライン3と接地ライン4間に接続される。従って、RCタイマー付放電部1とノイズ発生防止部2のいずれもが導通状態になることにより初めて、ESD電流を電源ライン3から接地ライン4に流すことができる。電源ライン3に所定のサージ電圧が印加されると前述の如くRCタイマー付放電部1のPLDMOSトランジスタ5はオン状態になる。しかし、ノイズ発生防止部2がRCタイマー付放電部1に直列接続されているためサージ電圧の大きさがNMOSオフトランジスタ10とNMOSオフトランジスタ15のそれぞれの耐圧7Vの和である14Vを超え、更にそれぞれのトリガー電圧の和である24Vを超えないと電源ライン3から接地ライン4にいたるESD電流の放電流路は形成されない。一方で本実施形態における内部回路の最大動作電圧は14Vである。従って、サージ電圧が24V以上でないと電源ライン3から接地ライン4に抜けるESD電流が流れない本実施形態では、図1Bに示す、RCタイマー付放電部1のみからなるESD保護回路で問題となった、動作状態での電源ノイズ耐性の問題や電源用集積回路等での電源効率の低下の問題が発生することはない。これが本実施形態の最大の特徴となる。大きなサージ電圧が電源ライン3に印加された場合、図1AのESD保護回路のRCタイマー付放電部1を構成するPLDMOSトランジスタ5にはP型チャネル層が形成され、図2Aの横軸のサージ電圧TLP電圧に相当する縦軸のサージ電流TLP電流が流れる。該チャネル層の抵抗rは図2Aのグラフの勾配の逆数になり、前述したI=WμCI/2LV-VT2からr=L/WμCI/V-VTとなる。サージ電圧Vが大きいほど小さくなる。また、この時、図1Aのノイズ発生防止部2では、前述した図1Cに示すノイズ発生防止部2単独のESD保護回路と同様にサージ電圧24V以上でスナップバックを開始して維持電圧Vhを経由してESD電流が増大しつつ流れる。但し、電流の勾配はPLDMOSトランジスタ5のチャネル層の抵抗が加算されるので、図2Bのaで示すように、ノイズ発生防止部2単独の場合のcで示すラインよりゆるくなる。次に、負のサージ電圧が電源ライン3に印加された場合について以下に簡単に説明する。負のサージ電圧は、PLDMOSトランジスタ5のソース電極6と接続されたN型半導体層からなるバックゲート層9にも直接印加されることになり、該N型半導体層とドレイン電極8に接続されるP型ドレイン層とで形成するPN接合を順方向にバイアスする。また、ノイズ発生防止部2のNMOSオフトランジスタ10においては、負のサージ電圧は、ドレイン電極11に印加される為、該ドレイン電極11と接続するN型ドレイン層とソース電極13に接続するバックゲート層14となるP型半導体層との間で形成するPN接合を順方向にバイアスする。NMOSオフトランジスタ15においても同様に形成されるPN接合が順方向にバイアスされる。従って、負のサージ電圧が本実施形態のESD保護回路に印加された場合でも、CRタイマー付放電部1を構成するPLDMOSトランジスタ5に形成される順方向バイアスされたPN接合及びノイズ発生防止部2に形成されたNMOSオフトランジスタ10、15のそれぞれに形成される順方向バイアスされたPN接合を放電流路として、速やかにESD電流が電源ライン3に放出され、内部回路を保護することができる。本実施形態のESD保護回路の特徴をまとめると以下の様になる。高耐圧PLDMOSトランジスタ5と抵抗素子20と容量素子21で構成するRCタイマーとからなるRCタイマー付放電部1と、2個の直列接続されNMOSオフトランジスタ10、15からなるノイズ発生防止部2とが直列接続された構成をとっていることである。本実施形態ではPLDMOSトランジスタ5は42Vの耐圧で、2個のNMOSオフトランジスタ10、15の合計耐圧は14Vになるので尖頭電源電圧50Vの試験をクリアすることができる。また、ESD保護回路のESD電流を流し始める動作開始電圧トリガー電圧VT1が本実施形態ではNMOSオフトランジスタ2個分で24VとなるのでPLDMOSトランジスタ5に印加される閾値電圧を加えたとしても、従来の高耐圧ダイオード55で必要な50V以上という電圧から大幅に下げることができる。また、保持電圧Vhを内部回路の最大動作電圧本実施形態では14V以上にすることができるため、電源ノイズに対する耐性を十分に確保することができる。電源用集積回路等の電源効率を下げることもない。電源ライン3に負のサージ電圧が印加された場合でも、前述の如く、PLDMOSトランジスタ5及びNMOSオフトランジスタ10、15のそれぞれに形成される順方向バイアスされたPN接合を放電流路とし、速やかにESD電流を電源ライン3に逃がしてやることができる。NMOSオフトランジスタ10等は本実施形態では2個だったが、最大動作電圧に応じて増減することができる。また、NMOSオフトランジスタ10等の代わりにPMOSオフトランジスタを使用することもできる。この場合、PLDMOSトランジスタ5のドレイン電極8とPMOSオフトランジスタのソース電極、ゲート電極、バックゲート層を接続する。PMOSオフトランジスタのドレイン電極は接地ライン4に接続する。PMOSオフトランジスタを複数使用する場合は、第1のPMOSオフトランジスタのドレイン電極と第2のPMOSオフトランジスタのソース電極、ゲート電極、バックゲート層を接続する。第2のPMOSオフトランジスタのドレイン電極は接地ラインに接続する。但し、PMOSオフトランジスタの場合、スナップバック特性の違いにより保持電圧Vhが高くなるので、ノイズ発生防止部2はNMOSオフトランジスタで構成する方が好ましい。なお、前述したように、ノイズ発生防止部2をNPNバイポーラトランジスタやツェナーダイオード等の組み合わせで実現することも可能である。また、従来の高耐圧ダイオード55を使用する場合に比してESD電流に対する抵抗が小さくなるので、寄生トランジスタのオン動作等による不具合も生じにくくなる。本実施形態のESD保護回路の製造方法について、ESD保護回路は内部回路を製造するとき同時に製造できるので文章のみで簡単に説明する。P-型半導体基板を使用して、BiCMOSプロセスによりN型埋め込み層、N-型エピタキシャル層、P型分離層を形成する。NMOSオフトランジスタ10は、N-型エピタキシャル層に通常の方法でP-型ウエル層を形成し、P-型ウエル層にN型ソース層、N型ドレイン層及びP型コンタクト層を形成する。なお、BiCMOSにはDMOSDoubleDiffusedMOS構造も含まれる。更にゲート絶縁膜、ポリシリコンゲート電極が形成され、半導体基板上の層間絶縁膜に形成されたコンタクトホールを介してアルミニューム等によるドレイン電極11、ソース電極13、ゲート電極12が形成される。ゲート電極12とソース電極13はアルミニューム等で接続されNMOSオフトランジスタ10が形成される。複数のNMOSオフトランジスタ10、15の場合、それぞれのソース電極13とドレイン電極16がアルミニューム等の配線で接続される。また、容量素子21は、所定の方法でN-型エピタキシャル層にN型層を形成し、その表面に形成した絶縁膜を介してポリシリコン層を形成する事により、N型層を一方の電極、ポリシリコン層を他方の電極として形成される。抵抗素子20はP-型半導体基板上に形成された絶縁膜上にポリシリコン層で形成され、アルミニューム等の配線で容量素子と接続される。PLDMOSトランジスタ5は、N-型エピタキシャル層にN-型ウエル層を形成し、該N-ウエル層にP型ソース層及びN型コンタクト層を形成する。また前記N-型ウエル層と隣接してP-型ウエル層をN-型エピタキシャル層に形成し、該P-型ウエル層にP型ドレイン層を形成する。この後、アルミニューム等による配線でゲート電極7と抵抗素子20、容量素子21を接続する。また、ドレイン電極8はNMOSオフトランジスタ10のドレイン電極11とアルミニューム等による配線で接続される。同時に、PLDMOSトランジスタ5のソース電極6と抵抗素子20の容量素子21と接続された端子と反対側の端子が電源ライン3に接続され、NMOSオフトランジスタ15のソース電極18が接地ライン4に接続される。最後にシリコン窒化膜等によるパッシベーション膜で被覆することにより本実施形態のESD保護回路を含む半導体装置が完成する。[第2の実施形態]本実施形態について図3に基づいて以下に説明する。第1の実施形態との第1の相違点はRCタイマー付放電部1aを構成するトランジスタをPLDMOSトランジスタ5からNLDMOSトランジスタ31に代えた事、及びRCタイマーを構成する抵抗素子37の開放端をNLDMOSトランジスタ31のソース電極34に、容量素子36の開放端をNLDMOSトランジスタ31のドレイン電極32に接続したことである。第2の相違点は、RCタイマー付放電部1aのNLDMOSトランジスタ31のソース電極34が接地ライン39に接続され、ドレイン電極32がノイズ発生防止部2aのNMOSオフトランジスタ45のソース電極48に接続され、ノイズ発生防止部2aのNMOSオフトランジスタ40のドレイン電極41が電源ライン38に接続された点である。第2の相違点についていえば、係る構成にする事により内部回路が定常の動作状態のとき、NLDMOSトランジスタ31のゲート電極33の電位を確実に接地電位にして、NLDMOSトランジスタ31のオフ状態を維持することができることである。第1の実施形態と同じ様に、ノイズ発生防止部2aを接地ライン39側に接続した場合、RCタイマー付放電部1aのNLDMOSトランジスタ31のゲート電極33の電位が一義的に定まらなくなるからである。正の大きなサージ電圧が電源ライン38に印加されたとき、本実施形態のノイズ発生防止部2aは第1の実施形態と同様の動作をして、図2Bに示すTLP電流に相当するESD電流の流路を形成する。それに対してRCタイマー付放電部1aに同様のサージ電圧が印加された直後は、第1の実施形態で説明した場合と同様、容量素子36にはサージ電圧が印加されず、全てのサージ電圧が抵抗素子37に印加される。従って、RCタイマー付放電部1aのNLDMOSトランジスタ31のゲート電極33の電位は、抵抗素子37の電位が上がった分上昇する。その結果、NLDMOSトランジスタ31のバックゲート層35に当たるP型半導体層のゲート絶縁膜との界面部分にN型反転層が形成されNLDMOSトランジスタ31はオン状態になり、図2Aに示すTLP電流に相当するESD電流の流路を形成する。即ち、電源ライン38に印加される正のサージ電圧に対して、第1の実施形態の場合と同じように、接地ライン39に対するESD電流の流路を形成し、内部回路を大きなサージ電流によるESDから保護する。負のサージ電圧が印加された場合も、第1の実施形態同様に形成された、順方向バイアスされたPN接合によりESD電流を速やかに電源ライン38に流出させることができる。なお、本実施形態ではPMOSトランジスタとしてPLDMOSトランジスタ5、NMOSトランジスタとしてNLDMOSトランジスタ31を例として説明したが、PLDMOSトランジスタ5を高耐圧PMOSパワートランジスタ、NLDMOSトランジスタ31を高耐圧NMOSパワートランジスタに置き換えても同様の効果を得ることができる。