基板と、前記基板の上に設けられた第1のInx1Ga1-x1-y1Aly1N0≦x1≦1、0≦y1≦1層と、前記第1のInx1Ga1-x1-y1Aly1N層の前記基板とは反対側の表面上に設けられ、前記第1のInx1Ga1-x1-y1Aly1N層との界面に2次元電子ガスを形成し、前記第1のInx1Ga1-x1-y1Aly1N層よりも禁制帯幅が広い第2のInx2Ga1-x2-y2Aly2N0≦x2≦1、0≦y2≦1層と、前記第2のInx2Ga1-x2-y2Aly2N層の前記基板とは反対側の表面上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記第2のInx2Ga1-x2-y2Aly2N層の前記基板とは反対側の表面上に電気的に接続して設けられたソース電極と、前記層間絶縁膜を貫通し、前記ソース電極と離間して、前記第2のInx2Ga1-x2-y2Aly2N層の前記基板とは反対側の前記表面上に電気的に接続して設けられたドレイン電極と、前記層間絶縁膜と前記第1のInx1Ga1-x1-y1Aly1N層との間で、前記ソース電極と前記ドレイン電極との間に設けられた第1のゲート電極と、前記層間絶縁膜を貫通し、前記基板とは反対側で、前記第1のゲート電極と前記ドレイン電極との間に設けられ、前記第2のInx2Ga1-x2-y2Aly2N層上にショットキー接合を介して設けられたショットキー電極と、前記ショットキー電極と前記ドレイン電極との間の前記第2のInx2Ga1-x2-y2Aly2N層上に設けられた第2のゲート電極と、前記層間絶縁膜上と、前記ソース電極上と、前記ショットキー電極上と、前記第2のゲート電極上と、に設けられ、前記ソース電極と、前記ショットキー電極と、前記第2のゲート電極とを電気的に接続する配線層と、を備え、前記ソース電極に対して正となる第1の電圧よりも低い電圧が前記第1のゲート電極に印加されると、前記第1のInx1Ga1-x1-y1Aly1N層の前記第1のゲート電極に対向する部分は非導通となり、前記第1の電圧よりも高い電圧が前記第1のゲート電極に印加されると、前記第1のInx1Ga1-x1-y1Aly1N層の前記第1のゲート電極に対向する前記部分は導通となるように前記第1のゲート電極が形成され、前記ドレイン電極に対して負となる第2の電圧よりも低い電圧が前記第2のゲート電極に印加されると、前記第1のInx1Ga1-x1-y1Aly1N層の前記第2のゲート電極に対向する部分が非導通となり、前記第2の電圧よりも高い電圧が前記第2のゲート電極に印加されると、前記第1のInx1Ga1-x1-y1Aly1N層の前記第2のゲート電極に対向する前記部分が導通となるように前記第2のゲート電極が形成されていることを特徴とする窒化物半導体装置。前記第1のゲート電極は、前記第2のInx2Ga1-x2-y2Aly2N層に形成されたリセス上に第1のゲート絶縁膜を介して設けられていることを特徴とする請求項1記載の窒化物半導体装置。前記リセスの側壁及び底面は、前記第2のInx2Ga1-x2-y2Aly2N層により形成されていることを特徴とする請求項2記載の窒化物半導体装置。前記リセスの側壁は、前記第2のInx2Ga1-x2-y2Aly2N層により形成され、前記リセスの底面は、前記第1のInx1Ga1-x1-y1Aly1N層により形成されていることを特徴とする請求項2記載の窒化物半導体装置。前記第1のゲート電極と前記第2のInx2Ga1-x2-y2Aly2N層との間にさらにp形窒化物半導体層が設けられ、前記第1のゲート電極、前記p形窒化物半導体層、及び前記第2のInx2Ga1-x2-y2Aly2N層は電気的に接続されることを特徴とする請求項1記載の窒化物半導体装置。前記p形窒化物半導体層は、前記第2のInx2Ga1-x2-y2Aly2N層中に形成され底部が前記第1のInx1Ga1-x1-y1Aly1N層に達しないリセス上に、形成されることを特徴とする請求項5記載の窒化物半導体装置。前記第2のゲート電極は、第2のゲート絶縁膜を介して前記第2のInx2Ga1-x2-y2Aly2N層上に形成されることを特徴とする請求項1~6のいずれか1つに記載の窒化物半導体装置。前記第2のゲート電極は、p形の第3のInx3Ga1-x3-y3Aly3N0≦x3≦1、0≦y3≦1層を介して前記第2のInx2Ga1-x2-y2Aly2N層上に形成されることを特徴とする請求項1~6のいずれか1つに記載の窒化物半導体装置。前記第2のゲート電極は、前記第2のInx2Ga1-x2-y2Aly2N層とショットキー接合を形成し、前記ショットキー電極よりも仕事関数が大きい金属により形成されることを特徴とする請求項1~6のいずれか1つに記載の窒化物半導体装置。前記第2のInx2Ga1-x2-y2Aly2N層の導電形は、n形であることを特徴とする請求項1~9のいずれか1つに記載の窒化物半導体装置。内蔵する環流ダイオードの順方向電圧が低く、高耐圧で、低オン抵抗の、ノーマリオフ型の窒化物半導体装置を提供する。本発明の実施形態の窒化物半導体装置は、基板と、第1のInx1Ga1-x1-y1Aly1N0≦x1≦1、0≦y1≦1層と、第2のInx2Ga1-x2-y2Aly2N0≦x2≦1、0≦y2≦1層と、層間絶縁膜と、ソース電極と、ドレイン電極と、第1のゲート電極と、ショットキー電極と、第2のゲート電極と、配線層と、を備える。第1のInx1Ga1-x1-y1Aly1N層は、基板の上に設けられる。第2のInx2Ga1-x2-y2Aly2N層は、第1のInx1Ga1-x1-y1Aly1N層の基板とは反対側の表面上に設けられる。第2のInx2Ga1-x2-y2Aly2N層と第1のInx1Ga1-x1-y1Aly1N層との界面には、2次元電子ガスが形成される。第2のInx2Ga1-x2-y2Aly2N層の禁制帯幅は、第1のInx1Ga1-x1-y1Aly1N層の禁制帯幅よりも広い。層間絶縁膜は、第2のInx2Ga1-x2-y2Aly2N層の基板とは反対側の表面上に設けられる。ソース電極は、層間絶縁膜を貫通し、第2のInx2Ga1-x2-y2Aly2N層の基板とは反対側の表面上に電気的に接続して設けられる。ドレイン電極は、層間絶縁膜を貫通し、ソース電極と離間して、第2のInx2Ga1-x2-y2Aly2N層の基板とは反対側の表面上に電気的に接続して設けられる。第1のゲート電極は、層間絶縁膜と第1のInx1Ga1-x1-y1Aly1N層との間で、ソース電極とドレイン電極との間に設けられる。ショットキー電極は、層間絶縁膜を貫通し、基板とは反対側で、第1のゲート電極とドレイン電極との間に設けられ、第2のInx2Ga1-x2-y2Aly2N層上にショットキー接合を介して設けられる。第2のゲート電極は、ショットキー電極とドレイン電極との間の第2のInx2Ga1-x2-y2Aly2N層上に設けられる。配線層は、層間絶縁膜上と、ソース電極上と、ショットキー電極上と、第2のゲート電極上と、に設けられ、ソース電極と、ショットキー電極と、第2のゲート電極とを電気的に接続する。第1のゲート電極は、ソース電極に対して正となる第1の電圧よりも低い電圧が第1のゲート電極に印加されると、第1のInx1Ga1-x1-y1Aly1N層の第1のゲート電極に対向する部分は非導通となるように、形成される。また、第1のゲート電極は、第1の電圧よりも高い電圧が第1のゲート電極に印加されると、第1のInx1Ga1-x1-y1Aly1N層の第1のゲート電極に対向する部分は導通となるように、形成される。第2のゲート電極は、ソース電極に対して負となる第2の電圧よりも低い電圧が第2のゲート電極に印加されると、第1のInx1Ga1-x1-y1Aly1N層の第2のゲート電極に対向する部分が非導通となるように、形成される。また、第2のゲート電極は、第2の電圧よりも高い電圧が第2のゲート電極に印加されると、第1のInx1Ga1-x1-y1Aly1N層の第2のゲート電極に対向する部分が導通となるように、形成される。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1の実施形態図1及び図2を用いて、第1の実施形態に係る窒化物半導体装置について説明する。図1は、本実施形態に係る逆導通形HFET100の、要部の断面図を模式的に示したものである。図2は、図1に示したHFET100の等価回路図である。図1に示したとおり、本実施形態に係るHFET100は、基板1、バッファ層2、GaN電子走行層3、AlGaN電子供給層4、ソース電極5、ドレイン電極6、第1のゲート絶縁膜8、第1のゲート電極9、ショットキー電極10、第2のゲート絶縁膜11、第2のゲート電極12、層間絶縁膜13、及び配線層14を備える。基板1は、例えば、SiC窒化珪素とすることができるが、Al2O3アルミナ、Siシリコン、またはGaN窒化ガリウムとすることも可能である。バッファ層2は、基板の上に設けられ、例えば、AlxGa1-xN0≦x≦1より形成される。Al組成は、結晶成長条件等により適宜選択される。また、AlxGa1-xN層は、AlNとGaNを交互に積層した超格子構造であっても良い。GaN電子走行層3は、バッファ層2の基板1とは反対側の表面上に設けられる。GaN電子走行層3は、GaN以外にも、一般にInx1Ga1-x1-y1Aly1N0≦x1≦1、0≦y1≦1で表される窒化物半導体第1のInx1Ga1-x1-y1Aly1N層とすることができる。GaN電子走行層3は、アンドープで結晶成長され、厚さは例えば2.0μmである。AlGaN電子供給層4は、GaN電子走行層3の基板とは反対側の表面に設けられる。AlGaN電子供給層4は、例えば、Al組成AlとGaのモル数の和に対するAlのモル数の比が25で、膜厚が30nmで、アンドープで結晶成長された層である。AlGaN電子供給層4は、アンドープではなく、n形不純物がドープされて結晶成長された層とすることも可能である。AlGaN電子供給層4は、GaN電子走行層3一般的には、第1のInx1Ga1-x1-y1Aly1N層よりも禁制帯幅が広いInx2Ga1-x2-y2Aly2N0≦x2≦1、0≦y2≦1で表される窒化物半導体第2のInx2Ga1-x2-y2Aly2N層とすることができる。GaN電子走行層3中のAlGaN電子供給層4とGaN電子走行層3との界面には、2次元電子ガスが形成される。この2次元電子ガスは、以下の理由により発生する。AlGaN電子供給層4の格子定数がGaN電子走行層3の格子定数よりも大きいために、GaN電子走行層3上に設けられたAlGaN電子供給層4は圧縮歪みを有する。この圧縮歪みによるピエゾ効果圧電効果により、AlGaN電子供給層4中に電界が発生する。この電界によりGaN電子走行層3中のAlGaN電子供給層4とGaN電子走行層3との界面に電子が蓄積されて、2次元電子ガスが形成される。この2次元電子ガスは、GaN電子供給層3中に、AlGaN電子供給層4とGaN電子走行層3との界面に沿って形成され、後述するように、HFET100の電流が流れるチャネル層として機能する。また、この2次元電子ガスは、AlGaN電子供給層4がもともと有する分極自然分極による電界によっても形成され得る。圧電効果及び自然分極は、AlGaN電子供給層4が厚いほど増大し、その結果、2次元電子ガスの電子の濃度が高くなる。すなわち、チャネル層の抵抗が低くなり、HFET100のオン抵抗が低減される。ソース電極5は、AlGaN電子供給層4上に設けられ、AlGaN電子供給層4と電気的に接続される。ドレイン電極6は、ソース電極5と離間してAlGaN電子供給層4上に設けられ、AlGaN電子供給層4と電気的に接続される。ソース電極5及びドレイン電極6は、窒化物半導体層とオーミックコンタクトがとれる金属材料であればよく、例えばTiチタン/Alアルミニウムなどが用いられる。ソース電極5及びドレイン電極6は、それぞれ、AlGaN電子供給層4と直接オーミックコンタクトしていてもよく、間にオーミックコンタクトがとれた他の窒化物半導体層を介してAlGaN層4と電気的に接続されていてもよい。リセス7が、ソース電極5とドレイン電極6との間で、AlGaN電子供給層4の基板1とは反対側の表面からGaN電子走行層3中に達するように形成される。リセス7の側壁は、AlGaN電子供給層4で形成され、底面は、GaN電子走行層3で形成される。第1のゲート絶縁膜8は、リセス7の側壁及び底面を覆うように形成される。リセスの深さは、例えば、AlGaN電子供給層4の表面から50nmである。第1のゲート絶縁膜8は、例えば、シリコン酸化膜SiO2で形成され、厚さは50nmである。シリコン酸化膜の替わりに、シリコン窒化膜SiN、シリコン酸窒化膜SiNO、またはアルミナとすることも可能である。第1のゲート電極9は、リセス7上に第1のゲート絶縁膜を介して設けられる。第1のゲート電極は、例えば、不純物をドープしたポリシリコンで形成することができる。第1のゲート電極は、図示しないゲート端子Gに電気的に接続される。ソース電極5は、図示しないソース端子Sに接続される。ドレイン電極6は、図示しないドレイン端子Dに接続される。前述のように、リセス7がAlGaN電子供給層4を貫通してGaN電子走行層3中に達するように形成される。このGaN電子走行層3のリセス7が形成された部分上には、AlGaN電子供給層4が形成されていない。このため、第1のゲート電極9の対向する部分直下では、GaN電子走行層3中に2次元電子ガスが形成されない。GaN電子走行層3は、アンドープの結晶成長により形成されているので、高抵抗層である。すなわち、GaN電子走行層3の第1のゲート電極9が対向する部分は、ソース電極5からドレイン電極6に向かう方向またはその逆方向において基板1と平行な方向において、チャネル層が喪失しているため非導通状態になる。リセス7が設けられていない領域においては、GaN電子供給層3中に形成された2次元電子ガスが電流が通るチャネル層となるので、基板1と平行な方向で低抵抗であり、導通状態となる。従って、図2の本実施形態に係るHFET100の等価回路に示したとおり、HFET100は、第1のゲート電極9及び第1のゲート絶縁膜8をゲートに、ソース電極5側でリセス7に隣接するAlGaN電子供給層4の部分をソースに、及びドレイン電極6側でリセス7に隣接するAlGaN電子供給層4の部分をドレインに有する、ノーマリオフ型FET20を内部に備える。ノーマリオフ型FET20は、第1のゲート電極9にソース電極5に対して正の電圧である閾値ソース電極に対して正となる第1の電圧よりも低い電圧が印加されると、GaN電子走行層3のリセス7に隣接する部分に2次元電子ガスがないためオフ状態となる。第1のゲート電極9にソース電極5に対して上記閾値よりも高い電圧が印加されると、反転分布による2次元電子ガスが、GaN電子走行層3中の第1のゲート絶縁膜8を介して第1のゲート電極9に隣接する部分に形成される。この結果、ノーマリオフ型FET20は、オン状態となり、電流がノーマリオフ型FET20のドレインからソースに向かってGaN電子走行層3の第1のゲート電極9に対向する部分を流れる。本実施形態では、上記ノーマリオフ型FET100の閾値は、1V程度であり、第1のゲート絶縁膜の材料、第1のゲート絶縁膜の厚さ、及び電子走行層3の第1のInx1Ga1-x1-y1Aly1N層の組成本実施形態ではGaNなどにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオフ型FET20が設計される。層間絶縁膜13は、ドレイン電極6とソース電極5との間のAlGaN電子供給層4上及び第1のゲート電極を覆うように設けられる。ソース電極5及びドレイン電極6は、層間絶縁膜13を貫通し、AlGaN電子供給層4の基板1とは反対側の表面上に電気的に接続する。層間絶縁膜13は、第1のゲート電極9を他の電極から絶縁する。層間絶縁膜13は、例えば、シリコン酸化膜とすることができるが、シリコン窒化膜、シリコン酸窒化膜、または、アルミナなどの他の絶縁体の膜とすることができる。層間絶縁膜13は、AlGaN電子供給層4に達してAlGaN電子供給層4を露出する第1の開口部を有する。ショットキー電極10が、第1の開口部内にAlGaN電子供給層4とショットキー接合を介して電気的に接続するように、AlGaN電子供給層4上に設けられる。すなわち、ショットキー電極10は、層間絶縁膜13を貫通して又は通り抜けてAlGaN電子供給層4と電気的に接続する。ショットキー電極10は、AlGaN電子供給層4とショットキー接合を形成するが、AlGaN電子供給層4上にさらに設けられた窒化物半導体層とショットキー接合を形成することもできる。層間絶縁膜13は、AlGaN電子供給層4の上に直接接触して設けられた第2のゲート絶縁膜11に達する第2の開口部を有する。第2のゲート絶縁膜11は、例えば、シリコン窒化膜で形成されるが、第1のゲート絶縁膜8と同様に、シリコン酸化膜、シリコン酸窒化膜、または、アルミナなどの他の絶縁体の膜とすることが可能である。第2のゲート電極12が、第2の開口部に設けられ、すなわち、層間絶縁膜13中に設けられ、第2のゲート絶縁膜11を介してAlGaN電子供給層4と隣接する。第2のゲート電極12は、層間絶縁膜13を貫通して又は通り抜けてAlGaN電子供給層4に接続する。第2のゲート電極12は、導電体であればよい。第2のゲート電極12は、第1のゲート電極9と同様にドープされたポリシリコンでも良いが、ソース電極5及びドレイン電極6と同じ金属材料、またはその他の金属材料とすることもできる。本実施形態では、第2の開口部は層間絶縁膜13を貫通し第2のゲート絶縁膜11に達し、第2のゲート電極12がこの第2の開口部に設けられる。しかしながら、層間絶縁膜13は、第2の開口部の替わりに、リセスを有し、リセスの底部は層間絶縁膜13の一部を介して第2のゲート絶縁膜11と隣接していても良い。第2のゲート電極12は、このリセス内に設けられ、すなわち層間絶縁膜13中に設けられ、層間絶縁膜13の上記一部及び第2のゲート絶縁膜11を介してAlGaN電子供給層4と隣接してもよい。この場合は、第2のゲート電極12に係る後述の負の電圧である閾値は、図1の場合と比べて、層間絶縁膜13の上記一部の分だけ負側に大きくなる。配線層14は、層間絶縁膜13上と、ソース電極5上と、ショットキー電極10上と、第2のゲート電極12上と、に設けられ、ソース電極5、ショットキー電極10、及び第2のゲート電極12を電気的に接続する。配線層14は、導電体であればよいが、ソース電極と同じ金属材料、またはその他の金属材料とすることもできる。また、配線層14は、図1に示したように、ソース電極5上から、ショットキー電極10上及び第2のゲート電極12上を超えてドレイン電極6に向かって延伸し、第2のゲート電極12からドレイン電極6に向かって突出する部分を有するように設けられてもよい。この場合、配線層14は、フィールドプレートとして機能し、第2のゲート電極12からドレイン電極6に向かって空乏層が伸びることを助長する。第2のゲート電極12とドレイン電極6との間の耐圧が向上する。ショットキー電極10にドレイン電極6に対して正の電圧が印加されるとショットキー電極10からAlGaN電子供給層4に向かって電流が流れる。すなわち、ショットキー電極をアノードとし、AlGaN電子供給層4をカソードとする、ショットキーバリアダイオードSBD;SchottkyBarrierDiode22が、HFET100内に形成される。SBD22は、図2に示したように、ノーマリオフ型FET20のソース-ドレインに、電気的に逆並列接続された環流ダイオード22である。SBD22のショットキー電極10は、ノーマリオフ型FET20のソースに電気的に接続され、HFET100のソース端子Sに電気的に接続される。SBDのカソードは、ノーマリオフ型FET20のドレインに電気的に接続される。AlGaN電子供給層4の第2のゲート電極12に対向する部分には、第1のゲート電極のようなリセス7が設けられておらず、AlGaN電子供給層4の厚さはその他の部分と同じ厚さとなっている。そのため、GaN電子走行層3中の第2のゲート電極に対向する部分には、他の部分と同様に2次元電子ガスが存在する。すなわち、GaN電子走行層3の第2のゲート電極12に対向する部分は、ソース電極5からドレイン電極6に向かう方向またはその逆方向において基板1と平行な方向において、2次元電子ガスがチャネル層として存在するので導通状態になる。従って、図2の本実施形態に係るHFET100の等価回路に示したとおり、HFET100は、第2のゲート電極12及び第2のゲート絶縁膜11をゲートに、AlGaN電子供給層4の第2のゲート電極12よりソース電極5側の部分をソースに、及びAlGaN電子供給層4の第2のゲート電極12よりドレイン電極6側の部分をドレインに有する、ノーマリオン型FET21を内部に備える。ノーマリオン型FET21は、第2のゲート電極9に負の電圧である閾値ドレイン電極6に対して負となる第2の電圧よりも低い電圧が第2のゲート電極に印加されると、GaN電子走行層3中の第2のゲート電極に対向する部分に存在していた2次元電子ガスが、第2のゲート電極からの電界により消失する。この結果、ノーマリオン型FET21は、オフ状態となる。第2のゲート電極12にドレイン電極6に対して上記閾値よりも高い電圧が印加されると、GaN電子走行層3中の第2のゲート電極に対向する部分でオフ状態の時に消失していた2次元電子ガス存在するようになる。この結果、ノーマリオン型FET21は、オン状態となり、電流がノーマリオン型FET21のドレインからソースに向かってGaN電子走行層3の第2のゲート電極に対向する部分を流れる。本実施形態では、上記ノーマリオン型FET21の閾値は、-8V程度であり、第2のゲート絶縁膜の材料、第2のゲート絶縁膜の厚さ、及び電子供給層の第2のInx2Ga1-x2-y2Aly2N層の組成本実施形態ではAlGaNなどにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオフ型FET20が設計される。本実施形態では、一例として、第2のゲート絶縁膜は、厚さが20nmのシリコン窒化膜であり、電子供給層は、厚さが30nmでAl組成が25のAlGaNである。ノーマリオン型FET21は、ノーマリオフ型FET20とはカスコード接続される。すなわち、ノーマリオン型FET21のゲートは、ノーマリオフ型FET20のソースに電気的に接続され、HFET100のソース端子Sに電気的に接続される。また、ノーマリオン型FET21のソースは、ノーマリオフ型FET20のドレインに電気的に接続される。ノーマリオン型FET21のドレインは、HFET100のドレイン端子Dに電気的に接続される。次に、本実施形態に係るHFET100の使用例に基づいて動作を説明する。図3に示した回路は、本実施形態に係るHFETがインダクタンスを有する負荷に接続されたスイッチング回路の要部の一例である。インダクタンスを有する負荷としては、モーターなどが考えられる。図3に示したように、ハイサイド側HFET100Hのソース端子Sとローサイド側HFET100Lのドレイン端子Dが接続される。ハイサイド側HFET100H及びローサイド側HFET100Lは、いずれも本実施形態に係る上記HFET100である。直流電源の正極が、ハイサイド側HFET100Hのドレイン端子Dに接続される。直流電源の負極が、ローサイド側HFET100Lのソース端子Sに接続される。インダクタンス31の一端が、ハイサイド側HFET100Hのドレイン端子Dに接続され、他端がハイサイド側HFET100Hのソース端子Sに接続される。ローサイド側HFET100Lのソース端子Sは、接地されているものとして説明する図示せず。以下、各状態における動作を説明する。状態1初めに、ローサイド側HFET100Lのゲート端子Gにノーマリオフ型FET20Lの閾値よりも低い電圧が印加され、ノーマリオフ型FET20Lはオフ状態である。ハイサイド側HFET100Hも同様に、ゲート端子Gにノーマリオフ型FET20Hの閾値よりも低い電圧が印加され、ノーマリオフ型FET20Hはオフ状態である。ハイサイド側HFET100Hのドレイン端子Dとソース端子Sは、インダクタ31により直流電源30の電圧と同電位となる。すなわち、ハイサイドHFET100H中のノーマリオン型FET21Hのゲートとドレインが同電位となり、ノーマリオン型FET21Hはオン状態となる。ローサイド側HFET100L中のノーマリオン型FET21Lは、ドレインが直流電源30の電圧と同電位で、ゲートがローサイド側HFET100Lのソース端子Sを介して接地電位となる。従って、ノーマリオン型FET21Lは、そのゲート電位がそのソース電位よりも直流電源30の電圧分だけ低いので、オフ状態となる。その結果、ローサイド側HFET100Lは、オフ状態である。状態2次に、ローサイド側HFET100Lのゲート端子Gにノーマリオフ型FET20Lの閾値以上の電圧を印加して、ノーマリオフ型FET20Lをオン状態にする。ノーマリオン型FET21Lのゲートとソースは同電位となるので、ノーマリオン型FET21Lは、オフ状態からオン状態になる。従って、ローサイド側FET100Lは、オン状態となり、そのドレイン端子Dからソース端子Sに向かって、インダクタ31からの電流が流れる。この結果、ハイサイド側HFET100Hのソース端子Sの電位が接地電位に向かって低下する。この途中、ハイサイド側HFET100L中のノーマリオン型FET21Hのゲート電位が低下していき、閾値以下となったところで、ノーマリオン型FET21Hはオフ状態となる。このとき、ハイサイド側HFET100Hのドレイン端子Dとソース端子Sとの間は、直流電源30の電圧が印加される。直流電源30の電圧は、ノーマリオン型FET21Hを介してノーマリオフ型FET20Hに印加される。すなわち、直流電源30の電圧は、ノーマリオン型FET21Hに分担される。図1の断面からも分かるとおり、HFET100のソース-ドレイン間の電圧は、そのほとんどがGaAs電子走行層3のショットキー電極10とドレイン電極6との間の部分で決まっている。すなわち、HFET100のソース-ドレイン間の電圧は、ノーマリオン型FET21にほとんどが印加される。このため、ハイサイド側HFET100Hのソース端子Sとドレイン端子D間の耐圧は、ノーマリオン型FET21Hの耐圧で決まる。ローサイド側HFET100Lにおいても同様である。状態3次に、ローサイド側HFET100Lのゲート端子Gにノーマリオフ型FET20Lの閾値以下の電圧を印加して、ノーマリオフ型FET20Lをオフ状態にする。そうすると、ノーマリオン型FET21Lのドレインとソースの電位に対してゲートの電位が低下していき、閾値以下に低下すると、ノーマリオン型FET21Lはオフ状態になる。この結果、ローサイド側FET100Lは、オフ状態になり、そのソース端子Sとドレイン端子Dには、直流電源30の電圧が印加される。その結果、ハイサイド側HFET100Hのソース端子Sは、電源電圧よりも、インダクタ31に流れていた電流を維持するための起電力分だけ高い電圧まで上昇する。この結果、ハイサイド側HFET100H中のノーマリオン型FET21Hのゲートの電位がドレインの電位よりも高くなり、ノーマリオン型FET21Hがオン状態になる。ノーマリオン型FET21Hがオン状態になると、同時に、ハイサイド側HFET100H中のSBD22Hがオン状態になる。SBD22Hは、環流ダイオードとしてインダクタ31を流れていた電流を環流する。この状態は、上記状態1と同じ状態である。ローサイド側HFET100Lのゲート端子Gに閾値以上の電圧の印加を繰り返すことで、上記状態2と状態3を繰り返すことができる。以上より、本実施形態に係るHFET100の動作の特徴をまとめると以下のようになる。本実施形態に係るHFET100のゲート端子Gにノーマリオフ型FET20の閾値より低い電圧が印加された状態では、ノーマリオフ型FET20はオフ状態なので、HFET100はオフ状態である。すなわち、本実施形態に係るHFET100は、ノーマリオフ型のFETである。この状態で、HFET100のソース端子Sに対してドレイン端子Dの電位が高くなるように電圧が印加されると、ノーマリオン型FET21のドレインとソースは、ほぼ同電位になる。従って、ノーマリオン型FET21のドレイン及びソースよりもゲートの電位が低下する。この結果、ノーマリオン型FET21はオフ状態となるので、HFET100のソース端子Sとドレイン端子D間に印加された電圧は、ノーマリオン型FET21を介して、ノーマリオフ型FET20及びSBD22に印加される。この結果、HFET100のソース端子Sとドレイン端子D間の電圧のほとんどが、ノーマリオフ形FET20に分担される。このため、ノーマリオン型FET21の耐圧が、HFET100のソース端子Sとドレイン端子D間の耐圧と見なせるので、ノーマリオフ型FET20及びSBD22の耐圧を大きくする必要がない。ノーマリオフ型FET20及びSBD22の耐圧は、数十Vあれば十分である。これに対して、ノーマリオン型FET21の耐圧は高いことが望まれる。ノーマリオン型FET21の耐圧は、第2のゲート電極12とドレイン電極6との間隔が長いほど耐圧が高く、600Vの耐圧を得るためには、この間隔は6μm程度とすることが望ましい。HFET100のゲート端子Gにノーマリオフ型FET20の閾値より高い電圧が印加されると、ノーマリオフ型FET20はオン状態となる。ノーマリオン型FET21のゲートがソースと同電位となるので、ノーマリオン型FET21もオン状態となる。この結果、HFET100は、オン状態となる。また、HFET100が上記のオフ状態のときに、HFET100のソース端子Sがドレイン端子Dよりも電位が高くなって環流電流が流れるときは、SBD22がオン状態ととなる。また、ノーマリオン型FET21もソースとゲートが同電位になってオン状態になる。従って、SBD22が環流ダイオードとして動作する。以上より、本実施形態に係るHFET100は、ゲート端子G、ソース端子S、ドレイン端子Dを有するFETとして動作すると同時に、内蔵するSBD22が環流ダイオードとして動作する。上述のように、SBD22は、耐圧が低くても良いので、ショットキー障壁を高くして耐圧をあげる必要がない。すなわち、ショットキー障壁を低くして設計することが可能となるので、オン状態の時の順方向電圧を低く設計することができる。例えば、ショットキー電極は仕事関数が小さいものを選択することが可能となる。SBD22の順方向電圧が下がるため、SBD22による電力損失が低減できる。また、HFET100がオン状態の時に、電流がノーマリオフ型FET20とノーマリオン型FET21を直列に流れる。両者のオン抵抗の和がHFET100のオン抵抗となる。ノーマリオン型FET21のオン抵抗は十分低いが、ノーマリオフ型FET20のオン抵抗はこれに比べて高い。それは、ノーマリオフ型FET20は、AlGaN電子供給層4のゲート電極9に対向する部分に、リセス7を形成するなどの加工が行われることで、ゲート電極9とGaN電子走行層3との間に欠陥が発生する。この欠陥がGaN電子走行層3のゲート電極に対向する部分の抵抗を高くするため、ノーマリオフ型FETはオン抵抗が高い。ソースからドレインに向かう方向でゲート電極の長さを短くすることにより、このオン抵抗を低減することが可能である。しかしながら、ゲート電極の長さを短くすると、オフ状態であるにもかかわらず、ソース-ドレイン間の電圧が低いときでもGaN電子走行層3のゲート電極が対向する部分にチャネル層が形成されてオン状態になるという短チャネル効果が生じてしまう。このため、ノーマリオフ型FETのオン抵抗を低減するとその耐圧が下がるという問題があった。本実施形態に係るHFET100は、上述の通り、ノーマリオフ型FET20の耐圧を低くしても、HFET100の耐圧は低下することがない。従って、本実施形態に係るHFET100は、ソース-ドレイン方向のゲート電極の長さを短くしたノーマリオフ型FET20を備えることができるので、高耐圧を維持しながら低いオン抵抗を有することができる。例えば、ノーマリオフ型FET20の耐圧が600Vを有する場合は、ゲート電極の長さが1μm程度必要である。本実施形態に係るHFET100では、ノーマリオフ型FET20の耐圧を例えば20V程度とすることができるので、ゲート長は0.6μm程度と短くすることができる。ノーマリオフ型FET20のオン抵抗は、耐圧が600Vの場合の半分程度に低減することができる。以上、本実施形態によれば、順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。なお、本実施形態では、ノーマリオフ型FET20の第1のゲート電極は、AlGaN電子供給層4を貫通しGaN電子供給層3に達するリセス7の上に第1のゲート絶縁膜を介して設けられている。しかしながら、次の実施形態で説明するように、リセスがGaN電子供給層3に達しないで、リセスの底部がAlGaN電子供給層4の途中に留まっているリセス上に、第1のゲート絶縁膜を介して第1のゲート電極が設けられた構造とすることも可能である。または、第1のゲート電極が、InxGa1-x-yAlyNの形態で表現されるp形の窒化物半導体層を介してAlGaN電子供給層4上に設けられてもよい。この場合は、p形窒化物半導体層とAlGaN電子供給層4とのp-n接合界面から、空乏層がのびて2次元電子ガスが消滅することで、ノーマリオフ型FETが形成される。本実施形態に係るノーマリオフ型FET20は、ノーマリオフ動作をする構造であれば、上記に上げた形態に限定されることなく本実施形態に適用することが可能である。第2の実施形態第2の実施形態に係る窒化物半導体装置について図4及び図5を用いて説明する。図4は、本実施形態に係るHFET200の要部模式断面図である。図5は、本実施形態に係る等価回路図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係るHFET200において、リセス7Aは、AlGaN電子供給層4の基板1とは反対側の表面からAlGaN電子供給層4中に形成される。すなわち、リセス7Aの底部は、GaN電子走行層3に到達しないでAlGaN電子供給層4に留まる。リセス7Aの側壁及び底部ともにAlGaN電子供給層4で形成される。第1のゲート電極9は、このリセス7A上に第1のゲート絶縁膜8を介して設けられる。本実施形態に係るHFET200は、第1のゲート絶縁膜8とGaN電子走行層3との間にAlGaN電子供給層4が設けられている点で、第1の実施形態に係るHFET100とは相異する。AlGaN電子供給層4の第1のゲート絶縁膜8とGaN電子走行層3との間に挟まれた部分リセス7Aの底部に隣接する部分は、AlGaN電子供給層4のそれ以外の部分よりも積層方向の膜厚が十分に薄い。この結果、GaN電子走行層3の第1のゲート電極9と対向する部分に、ピエゾ効果及び自然分極による2次元電子ガスがほとんど発生しない。本実施形態では、一例として、AlGaN電子供給層4は、Al組成が30で厚さが15nm、第1のゲート絶縁膜の厚さは20nm、AlGaN電子供給層7の基板1とは反対側の表面からのリセス7の深さは12nmである。第1の実施形態に係るHFET100と同様に、図5の等価回路に示したとおり、本実施形態に係るHFET200は、第1のゲート電極9及び第1のゲート絶縁膜8をゲートに、ソース電極5側でリセス7Aに隣接するAlGaN電子供給層4の部分をソースに、及びドレイン電極6側でリセス7Aに隣接するAlGaN電子供給層4の部分をドレインに有する、ノーマリオフ型FET20Aを内部に備える。また、本実施形態に係るHFET200は、以下の点で第1の実施形態に係るHFET100と相異する。これら以外は、両者は同じ構造である。本実施形態に係るHFET200は、第1の実施形態に係るHFET100の第2のゲート絶縁膜の替わりに、p形のGaN層40を備える。すなわち、第2のゲート電極12は、p形のInx3Ga1-x3-y3Aly3N0≦x3≦1、0≦y3≦1で表される窒化物半導体層第3のInx3Ga1-x3-y3Aly3N層40を介してAlGaN電子供給層4上に形成される。p形のInx3Ga1-x3-y3Aly3N層は、例えば、GaN層40である。AlGaN電子供給層4の第2のゲート電極12に対向する部分には、第1のゲート電極のようなリセス7Aが設けられておらず、AlGaN電子供給層4の厚さはその他の部分と同じ厚さとなっている。そのため、GaN電子走行層3中の第2のゲート電極12に対向する部分には、他の部分と同様に2次元電子ガスが存在する。すなわち、GaN電子走行層3の第2のゲート電極12に対向する部分は、ソース電極5からドレイン電極6に向かう方向またはその逆方向において基板1と平行な方向において、2次元電子ガスがチャネル層として存在するので導通状態になる。従って、図5の等価回路に示したとおり、HFET200は、第2のゲート電極12及びp形GaN層40をゲートに、AlGaN電子供給層4の第2のゲート電極12よりソース電極5側の部分をソースに、及びAlGaN電子供給層4の第2のゲート電極12よりドレイン電極6側の部分をドレインに有する、ノーマリオン型FET21Aを内部に備える。ノーマリオン型FET21Aは、p形のGaN層40とAlGaN電子供給層4とのp-n接合に逆バイアスを印加して空乏層を広げることにより、ソース-ドレイン間の電流を制御するジャンクションFETである。ノーマリオン型FET21Aは、第2のゲート電極9に負の電圧である閾値ドレイン電極6に対して負となる第2の電圧よりも低い電圧が第2のゲート電極に印加されると、GaN電子走行層3中の第2のゲート電極12に対向する部分に存在していた2次元電子ガスが、p形のGaNとAlGaN電子供給層4との界面から延伸する空乏層により消失する。この結果、ノーマリオン型FET21Aは、オフ状態となる。第2のゲート電極12にドレイン電極6に対して上記閾値よりも高い電圧が印加されると、GaN電子走行層3中の第2のゲート電極に対向する部分でオフ状態の時に消失していた2次元電子ガスが存在するようになる。この結果、ノーマリオン型FET21Aは、オン状態となり、電流がノーマリオン型FET21Aのドレインからソースに向かってGaN電子走行層3の第2のゲート電極12に対向する部分を流れる。本実施形態では、上記ノーマリオン型FET21Aの閾値は、-4V程度であり、p形の第3Inx3Ga1-x3-y3Aly3N層40の組成本実施形態ではGaN、p形の第3のInx3Ga1-x3-y3Aly3N層40の厚さ、p形の第3のInx3Ga1-x3-y3Aly3N層40のp形不純物濃度、電子供給層4の第2のInx2Ga1-x2-y2Aly2N層4の組成本実施形態ではAlGaN、及び電子供給層4の第2のInx2Ga1-x2-y2Aly2N層4の厚さ、などにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオン型FET21Aが設計される。本実施形態では、一例として、第3のInx3Ga1-x3-y3Aly3N層40はGaNであり、その厚さ及びp形不純物濃度は、それぞれ、50nm及び1×1018/cm3である。電子供給層4は、厚さが30nmでAl組成が25のAlGaNである。また、ノーマリオン型FET21Aの耐圧は、第1の実施形態に係るノーマリオン型FET21と同様に、第2のゲート電極12とドレイン電極6との距離により決まる。本実施形態に係るHFET200は、第1の実施形態に係るHFET100とほぼ同様な動作と特徴を有する。本実施形態に係るHFET200の耐圧は、第1の実施形態に係るHFET100と同様に、ノーマリオン型FET21Aの耐圧で決まるので、ノーマリオフ型FET20A及び内蔵するSBD22の耐圧を低くすることができる。このため、内蔵するSBD22の順方向電圧を低くすることができ、また、ノーマリオフ型FET20Aの抵抗を低くすることができる。順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。なお、本実施形態に係るHFET200は、第2のゲート電極12がAlGaN電子供給層4上にp形GaN層40を介して設けられているので、第2のゲート電極12とGaN電子供給層3との間にp形GaN層40とAlGaN電子供給層4により構成されたp-nダイオードを有する。このp-nダイオードは、オン電圧が3V以上なので、HFET200のソース端子Sに大きな正の電圧が印加されても、SBD22の方がオン電圧が低いので、SBD22より先にオン状態になることはない。環流電流は、SBD22だけを流れる。また、HFET200のソース端子Sとドレイン端子Dとの間に耐圧を超える電圧が印加されると、第2のゲート電極12近傍のp形GaN層40とAlGaN電子供給層4とのp-n接合付近でアバランシェ降伏が起きる。アバランシェ降伏により発生した正孔は、p形GaN層40を介して第2のゲート電極12からHFET200のソース端子Sに排出されることができる。このため、第1の実施形態に係るHFET100と比べて、本実施形態に係るHFET200は、アバランシェ耐量が高いという特徴をさらに有する。本実施形態に係るHFET200のノーマリオフ型FET20Aの第1のゲート電極9は、リセスの底部がGaN電子供給層3に達しないでAlGaAs電子供給層4の途中に留まっているリセス7A上に、第1のゲート絶縁膜8を介して設けられた構造を有する。しかしながら、第1の実施形態と同様に、ノーマリオフ型FET20Aの第1のゲート電極は、AlGaN電子供給層4を貫通しGaN電子供給層3に達するリセス7の上に第1のゲート絶縁膜8を介して設けられていてもよい。または、本実施形態の第2のゲート電極12と同様に、第1のゲート電極9が、InxGa1-x-yAlyNの形態で表現されるp形の窒化物半導体層を介してAlGaN電子供給層4上に設けられてもよい。この場合は、p形窒化物半導体層とAlGaN電子供給層4とのp-n接合界面から、空乏層がのびて2次元電子ガスが消滅することで、ノーマリオフ型FETが形成される。第3の実施形態第3の実施形態に係る半導体装置について図6及び図7を用いて説明する。図6は、本実施形態に係るHFET300の要部模式断面図である。図7は、本実施形態に係る等価回路図である。なお、第2の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第2の実施形態との相異点について主に説明する。本実施形態に係るHFET300において、リセス7Aは、第2の実施形態に係るHFET200と同様に、AlGaN電子供給層4の基板1とは反対側の表面からAlGaN電子供給層4中に形成される。第1のゲート電極9は、このリセス7A上に第1のゲート絶縁膜8の替わりにp形の窒化物半導体層41p形窒化物半導体層を介して設けられる点で、本実施形態に係るHFET300は、第1の実施形態に係るHFET200と相異する。p形の窒化物半導体層41は、InxGa1-x-yAlyN0≦x≦1、0≦y≦1で表される。本実施形態では、p形の窒化物半導体層41は、一例として、GaN層41を用いている。本実施形態に係るHFET300は、第2の実施形態に係るHFET200と同様に、GaN電子走行層3の第1のゲート電極9と対向する部分に、ピエゾ効果及び自然分極による2次元電子ガスがほとんど発生しないので、第1のゲート電極9を有するノーマリオフ型FET20Bを備える。本実施形態に係るHFET300は、第2の実施形態に係るHFET200と比べて、第1のゲート絶縁膜8の替わりにp形GaN層41を用いているので、正の電圧側に高い閾値を有する。p形GaN層41とAlGaN電子供給層4とのp-n接合における空乏層により、GaN電子走行層3の第1のゲート電極9に対向する部分の2次元電子ガスが消失しやすいためである。第2の実施形態に係るHFET200と同様に、図7の等価回路に示したとおり、本実施形態に係るHFET300は、第1のゲート電極9及びp形GaN層41をゲートに、ソース電極5側でリセス7に隣接するAlGaN電子供給層4の部分をソースに、及びドレイン電極6側でリセス7に隣接するAlGaN電子供給層4の部分をドレインに有する、ノーマリオフ型FET20Bを内部に備える。また、本実施形態に係るHFET300は、以下の点で第2の実施形態に係るHFET200と相異する。これら以外は、両者は同じ構造である。本実施形態に係るHFET300は、第2の実施形態に係るHFET200に備えられていたp形GaN層40を備えていない。第2のゲート電極12Aは、ショットキー電極であり、AlGaN電子供給層4とショットキー接合を形成する。または、第2のゲート電極12Aは、さらにAlGaN電子供給層4上に設けられた窒化物半導体層とショットキー接合を形成してもよい。すなわち、第2のゲート電極は、AlGaN電子供給層4上にショットキー接合を介して設けられる。ここで、ショットキー電極10を備えるSBD22よりも順方向電圧を高くする必要があるので、第2のゲート電極12は、ショットキー電極10よりも仕事関数が大きい金属により形成される。本実施形態に係るHFET300においても、第2の実施形態に係るHFET200と同様に、GaN電子走行層3中の第2のゲート電極に対向する部分には、他の部分と同様に2次元電子ガスが存在する。すなわち、GaN電子走行層3の第2のゲート電極12Aに対向する部分は、ソース電極5からドレイン電極6に向かう方向またはその逆方向において基板1と平行な方向において、2次元電子ガスがチャネル層として存在するので導通状態になる。従って、図7の等価回路に示したとおり、HFET300は、第2のゲート電極12Aをゲートに、AlGaN電子供給層4の第2のゲート電極12Aよりソース電極5側の部分をソースに、及びAlGaN電子供給層4の第2のゲート電極12Aよりドレイン電極6側の部分をドレインに有する、ノーマリオン型FET21Bを内部に備える。ノーマリオン型FET21Bは、第2のゲート電極12AとAlGaN電子供給層4とのショットキー接合に逆バイアスを印加して空乏層を広げることにより、ソース-ドレイン間の電流を制御するMESFETMetalSemiconductorFieldEffectTransistorである。本実施形態に係るHFET300は、第2の実施形態に係るHFET200とほぼ同様な動作と特徴を有する。本実施形態に係るHFET300の耐圧は、第2の実施形態に係るHFET200と同様に、ノーマリオン型FET21Bの耐圧で決まるので、ノーマリオフ型FET20B及び内蔵するSBD22の耐圧を低くすることができる。このため、内蔵するSBD22の順方向電圧を低くすることができ、また、ノーマリオフ型FET20Bの抵抗を低くすることができる。順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。なお、本実施形態に係るHFET300は、第2のゲート電極がAlGaN電子供給層4上にショットキー接合を介して設けられているので、アバランシェ降伏により発生した正孔を排出できない。そのため、HFET300は、第2の実施形態に係るHFET200と比べてアバランシェ耐量が低下してしまう。以上示した各実施形態において、さらにHFETのオン抵抗を低減するために、AlGaN電子供給層4とGaN電子走行層3との間に、AlNなどのスペーサー層を用いることも可能である。スペーサー層により、AlGaN電子供給層4からGaN電子走行層3へのn形不純物の拡散が抑制されて、GaN電子走行層3中の2次元電子ガスの移動度の低下を抑制できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。