第1の電圧で動作する回路群と、前記第1の電圧よりも高い第2の電圧で動作する入出力回路とを含んだ半導体装置であって、前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納される第1の格納手段と、前記入出力回路の入出力の方向を設定するための第2の値が格納される第2の格納手段と、前記入出力回路が出力状態の時に前記電極に出力すべき第3の値が格納される第3の格納手段と、前記第2の値に応じて、前記第1の値と前記第3の値とのいずれかを選択し、第4の値として出力する選択手段とを含み、前記半導体装置はさらに、前記第1の電圧が遮断されたか否かを示す第5の値を出力する電源制御手段を含み、前記入出力回路は、前記第5の値が前記第1の電圧の遮断を示しているときに前記第2の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第2の値を前記第2の電圧レベルに変換して出力する第1の変換手段と、前記第5の値が前記第1の電圧の遮断を示しているときに前記第4の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第4の値を前記第2の電圧レベルに変換して出力する第2の変換手段と、前記第1の変換手段から出力される値と前記第2の変換手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。前記入出力回路はさらに、前記第1の変換手段から出力される値と前記第2の変換手段から出力される値とに応じて、前記プルアップ抵抗の接続および切断を切り替えるトランジスタを含む、請求項1記載の半導体装置。前記入出力回路は、前記回路群の周辺に複数配置され、前記選択手段の電源ラインが前記回路群を周回するように配置され、その外周に前記バッファ手段の電源ラインが配置される、請求項1または2記載の半導体装置。第1の電圧で動作する回路群と、前記第1の電圧よりも高い第2の電圧で動作する入出力回路とを含んだ半導体装置であって、前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納される第1の格納手段と、前記入出力回路の入出力の方向を設定するための第2の値が格納される第2の格納手段と、前記入出力回路が出力状態の時に前記電極に出力すべき第3の値が格納される第3の格納手段と、前記第2の値に応じて、前記第1の値と前記第3の値とのいずれかを選択し、第4の値として出力する選択手段とを含み、前記半導体装置はさらに、前記第1の電圧が遮断されたか否かを示す第5の値と、前記入出力回路が前記電極に出力している値を保持するか否かを示す第6の値とを出力する電源制御手段を含み、前記入出力回路は、前記第5の値が前記第1の電圧の遮断を示しているときに前記第2の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第2の値を前記第2の電圧レベルに変換して出力する第1の変換手段と、前記第5の値が前記第1の電圧の遮断を示しているときに前記第4の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第4の値を前記第2の電圧レベルに変換して出力する第2の変換手段と、前記電源制御手段から出力される第6の値に応じて、前記第1の変換手段から出力される値を保持して出力する第1の保持手段と、前記電源制御手段から出力される第6の値に応じて、前記第2の変換手段から出力される値を保持して出力する第2の保持手段と、前記第1の保持手段から出力される値と前記第2の保持手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。前記入出力回路はさらに、前記第1の保持手段から出力される値と前記第2の保持手段から出力される値とに応じて、前記プルアップ抵抗の接続および切断を切り替えるトランジスタを含む、請求項4記載の半導体装置。上述のように、I/O回路の集積度を高くすることができないため、半導体装置に占めるI/O回路の面積の比率が増えてしまい、半導体装置の小面積化、すなわち低コスト化を阻害する要因となっていた。本発明は、上記問題点を解決するためになされたものであり、その目的は、小面積化、低コスト化を図ることが可能な半導体装置を提供することである。本発明の一実施例によれば、VDD電圧で動作するVDD系回路と、VDD電圧よりも高いVCC電圧で動作するI/O回路とを含んだ半導体装置が提供される。VDD系回路は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納されるプルアップ許可レジスタと、I/O回路の入出力の方向を設定するための第2の値が格納されるI/O方向レジスタと、I/O回路が出力状態の時に電極に出力すべき第3の値が格納されるI/Oレジスタと、第2の値に応じて、第1の値と第3の値とのいずれかを選択し、第4の値として出力する制御回路とを含む。半導体装置はさらに、VDD電圧が遮断されたか否かを示す第5の値を出力する電源制御部を含む。I/O回路は、第5の値がVDD電圧の遮断を示しているときに第2の値をマスクしてVCC電圧レベルに変換し、第5の値がVDD電圧の遮断を示していないときに第2の値をVCC電圧レベルに変換して出力する第1のレベル変換回路と、第5の値がVDD電圧の遮断を示しているときに第4の値をマスクしてVCC電圧レベルに変換し、第5の値がVDD電圧の遮断を示していないときに第4の値をVCC電圧レベルに変換して出力する第2のレベル変換回路と、第1のレベル変換回路から出力される値と第2のレベル変換回路から出力される値とに応じて、電極に接続される外部のデバイスを駆動するトライステートバッファとを含む。本発明の一実施例によれば、制御回路が、第2の値に応じて、第1の値と第3の値とのいずれかを選択し、第4の値として出力するので、レベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となる。図1は、一般的なI/O回路を搭載した半導体装置の構成例を示す図である。この半導体装置は、集積度の高いトランジスタで構成される低電位の回路以下、VDD系回路と呼ぶ。1と、3.3Vや5Vなどの外部インタフェースを行なうための低集積度のトランジスタで構成された回路以下、VCC系回路と呼ぶ。11と、電源制御部20とを含む。VDD系回路1は、CPU2と、プルアップ許可レジスタ4と、I/O方向レジスタ5と、I/Oレジスタ6と、シリアルI/O7と、シリアルI/O端子選択レジスタ8と、セレクタ9および10と、AND回路12~14およびバッファ15の一部とを含む。また、VCC系回路11は、トライステートバッファ16と、NAND回路17と、PチャネルMOSトランジスタ以下、PMOSトランジスタと略す。18と、AND回路12~14およびバッファ15の一部とを含む。また、トライステートバッファ16は、NAND回路22と、NOR回路23と、PMOSトランジスタ24と、NチャネルMOSトランジスタ以下、NMOSトランジスタと略す。25とを含む。なお、I/O回路60は、AND回路12~14と、バッファ15と、トライステートバッファ16と、NAND回路17と、PMOSトランジスタ18とによって構成される。また、AND回路12~14は、VDD信号をVCC信号に変換するレベル変換機能を有しており、バッファ15は、VCC信号をVDD信号に変換するレベル変換機能を有している。CPU2は、内部バス3を介して、プルアップ許可レジスタ4、I/O方向レジスタ5、I/Oレジスタ6、シリアルI/O7およびシリアルI/O端子選択レジスタ8に接続されており、これらのレジスタに値を書き込むことによって半導体装置全体の制御を行なう。プルアップ許可レジスタ4は、I/O回路60内のプルアップ抵抗の接続を許可するためのレジスタであり、0のときにプルアップ抵抗の接続が禁止され、1のときにプルアップ抵抗の接続が許可される。I/O方向レジスタ5は、I/O回路60の入出力の方向を設定するためのレジスタであり、0のときにI/O回路60が入力状態に設定され、1のときにI/O回路60が出力状態に設定される。I/Oレジスタ6は、I/O回路60が出力状態に設定されているときに、出力レベルを設定するためのレジスタであり、0のときに電極19にロウレベル以下、Lレベルと略す。を出力し、1のときに電極19にハイレベル以下、Hレベルと略す。を出力する。シリアルI/O7は、CPU2から受けたパラレルデータをシリアルデータに変換して信号7bとして出力し、I/O回路60内のバッファ15から受けたシリアルデータをパラレルデータに変換してCPU2に出力する。また、シリアルI/O7は、シリアルデータの入力時に信号7aに0を出力し、シリアルデータの出力時に信号7aに1を出力する。シリアルI/O端子選択レジスタ8は、I/Oレジスタ6およびシリアルI/O7のいずれを選択するかを設定するためのレジスタであり、0のときにI/O方向レジスタ5およびI/Oレジスタ6の出力を選択し、1のときにシリアルI/O7の出力を選択する。セレクタ9および10は、シリアルI/O端子選択レジスタ8から出力される信号8aが0のときにI/O方向レジスタ5から出力される信号5aおよびI/Oレジスタ6から出力される信号6aを選択して出力する。また、セレクタ9および10は、シリアルI/O端子選択レジスタ8から出力される信号8aが1のときにシリアルI/O7から出力される信号7aおよび7bを選択して出力する。電源制御部20は、VCC電圧およびVDD電圧を制御すると共に、レベルシフタの極性を一意に固定するための信号21をAND回路12~14に出力する。電源制御部20が信号21に0を出力したときにAND回路12~14の出力信号12a~14aが0に固定され、半導体装置と外部のデバイスなどとを接続する電極19がハイインピーダンス状態となる。また、電源制御部20が信号21に1を出力したときに、AND回路12~14は、プルアップ許可レジスタ4、セレクタ9および10から出力されるプルアップ制御信号4a、出力許可信号9aおよび出力データ信号10aと同じ値を出力する。NAND回路17は、AND回路12から出力される信号12aが1であり、AND回路13から出力される信号13aが0の場合、すなわちプルアップ抵抗の接続が許可されていて、I/O回路60が入力状態の場合に、信号17aに0を出力してPMOSトランジスタ18をオンしてプルアップ抵抗を接続する。それ以外の場合、NAND回路17は、信号17aに1を出力してPMOSトランジスタ18をオフしてプルアップ抵抗を切断する。NAND回路22は、AND回路13および14から出力される信号13aおよび14aがそれぞれ1の場合、すなわちI/Oレジスタ6またはシリアルI/O7から出力される値が1であり、I/O回路60が出力状態の場合に0を出力してPMOSトランジスタ24をオンする。その結果、電極19にHレベルが出力される。このとき、NOR回路23が0を出力するため、NMOSトランジスタ25はオフとなっている。NOR回路23は、AND回路13から出力される信号13aが1であり、AND回路14から出力される信号14aが0の場合、すなわちI/Oレジスタ6またはシリアルI/O7から出力される値が0であり、I/O回路60が出力状態の場合に1を出力してNMOSトランジスタ25をオンする。その結果、電極19にLレベルが出力される。このとき、NAND回路22が1を出力するため、PMOSトランジスタ24はオフとなっている。図2は、図1に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、電源制御部20は、信号21を0から1にする。これによって、電源投入時に、VCC電圧を降圧して生成されるVDD電位が安定するまでの間、意図しないI/O出力を禁止している。また、T3において、VDD電圧が遮断されて低消費電力モードに遷移し、T4において、VDD電圧の供給が再開されて通用モードに復帰している。このT3~T4の間、電源制御部20は、信号21に0を出力して、VDD電圧不定によるレベル変換回路AND回路12~14の貫通電流を防止している。図3は、一般的なI/O回路を搭載した半導体装置の他の構成例を示す図である。図1に示す半導体装置の構成例と比較して、VCC系回路11にラッチ回路31~33が追加されている点、および電源制御部20に機能が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。ラッチ回路31~33は、電源制御部20から出力される信号30が1のときにAND回路12~14から出力される信号12a、13aおよび14aをスルーし、信号30の立ち下がりでAND回路12~14から出力される信号12a、13aおよび14aの値を保持する。図4は、図3に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、信号21を0から1にする。また、電源制御部20は、VDD電圧を遮断して低消費電力モードに遷移するときに、T3において、信号30を0にしてラッチ回路31~33にAND回路12~14から出力される信号12a、13aおよび14aの状態を保持させる。そして、T4において、VDD電圧の供給を遮断すると共に、信号21に0を出力する。また、T5において、電源制御部20は、VDD電圧の供給を再開して通常モードに復帰すると、T6において、信号30を1にしてラッチ回路31~33にAND回路12~14から出力される信号12a、13aおよび14aの値をスルーさせる。第1の実施の形態図5は、本発明の第1の実施の形態におけるI/O回路を搭載した半導体装置の構成例を示す図である。図1に示す半導体装置の構成例と比較して、VDD系回路1内に制御回路50が追加され、VCC系回路11内のAND回路12が削除され、NAND回路17の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。図6は、図5に示す制御回路50の構成例を示す図である。制御回路50は、セレクタ53によって構成され、セレクタ9から出力される出力許可信号9aをそのまま信号50aとして出力する。セレクタ53は、セレクタ9から出力される出力許可信号9aが0のときにプルアップ許可レジスタ4から出力されるプルアップ制御信号4aを選択し、信号50bとしてAND回路13に出力する。また、セレクタ53は、セレクタ9から出力される出力許可信号9aが1のときにセレクタ10から出力される出力データ信号10aを選択し、信号50bとしてAND回路14に出力する。図7は、図5に示す制御回路50の真理値表を示す図である。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが0、セレクタ9から出力される出力許可信号9aが0、セレクタ10から出力される出力データ信号10aが0または1の場合、制御回路50は、信号50aに0を出力し、信号50bに0を出力する。このとき、NAND回路17が信号17aに1を出力してPMOSトランジスタ18をオフし、NAND回路22が1を出力してPMOSトランジスタ24をオフし、NOR回路23が0を出力してNMOSトランジスタ25をオフする。その結果、電極19がハイインピーダンス状態となる。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが0、セレクタ9から出力される出力許可信号9aが1、セレクタ10から出力される出力データ信号10aが0の場合、制御回路50は、信号50aに1を出力し、信号50bに0を出力する。このとき、NAND回路17が信号17aに1を出力してPMOSトランジスタ18をオフし、NAND回路22が1を出力してPMOSトランジスタ24をオフし、NOR回路23が1を出力してNMOSトランジスタ25をオンする。その結果、電極19からLレベルが出力される。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが0、セレクタ9から出力される信号9aが1、セレクタ10から出力される出力データ信号10aが1の場合、制御回路50は、信号50aに1を出力し、信号50bに1を出力する。このとき、NAND回路17が信号17aに1を出力してPMOSトランジスタ18をオフし、NAND回路22が0を出力してPMOSトランジスタ24をオンし、NOR回路23が0を出力してNMOSトランジスタ25をオフする。その結果、電極19からHレベルが出力される。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが1、セレクタ9から出力される出力許可信号9aが0、セレクタ10から出力される出力データ信号10aが0または1の場合、制御回路50は、信号50aに0を出力し、信号50bに1を出力する。このとき、NAND回路17が信号17aに0を出力してPMOSトランジスタ18をオンし、NAND回路22が1を出力してPMOSトランジスタ24をオフし、NOR回路23が0を出力してNMOSトランジスタ25をオフする。その結果、電極19にプルアップ抵抗が接続された状態となる。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが1、セレクタ9から出力される出力許可信号9aが1、セレクタ10から出力される出力データ信号10aが0の場合、制御回路50は、信号50aに1を出力し、信号50bに0を出力する。このとき、NAND回路17が信号17aに1を出力してPMOSトランジスタ18をオフし、NAND回路22が1を出力してPMOSトランジスタ24をオフし、NOR回路23が1を出力してNMOSトランジスタ25をオンする。その結果、電極19からLレベルが出力される。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが1、セレクタ9から出力される出力許可信号9aが1、セレクタ10から出力される出力データ信号10aが1の場合、制御回路50は、信号50aに1を出力し、信号50bに1を出力する。このとき、NAND回路17が信号17aに1を出力してPMOSトランジスタ18をオフし、NAND回路22が0を出力してPMOSトランジスタ24をオンし、NOR回路23が0を出力してNMOSトランジスタ25をオフする。その結果、電極19からHレベルが出力される。図8は、図5に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、電源制御部20は、信号21を0から1にする。これによって、電源投入時に、VCC電圧を降圧して生成されるVDD電位が安定するまでの間、意図しないI/O出力を禁止している。また、T3において、VDD電圧が遮断されて低消費電力モードに遷移し、T4において、VDD電圧の供給が再開されて通用モードに復帰している。このT3~T4の間、電源制御部20は、信号21に0を出力して、VDD電圧不定によるレベル変換回路AND回路13~14の貫通電流を防止している。以上説明したように、本実施の形態における半導体装置によれば、制御回路50が、プルアップ許可レジスタ4から出力されるプルアップ制御信号4a、セレクタ9から出力される出力許可信号9aおよびセレクタ10から出力される出力データ信号10aの3ビットの情報を2ビットの情報にエンコードするようにした。これによって、I/O回路60内の集積度が低いトランジスタで構成されるレベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。第2の実施の形態図9は、本発明の第2の実施の形態におけるI/O回路を搭載した半導体装置の構成例を示す図である。図5に示す第1の実施の形態における半導体装置の構成例と比較して、VCC系回路11にラッチ回路32~33が追加されている点、および電源制御部20に機能が追加されている点のみが異なる。また、図3に示す半導体装置の構成例と比較して、VDD系回路1内に制御回路50が追加され、VCC系回路11内のAND回路12およびラッチ回路31が削除され、NAND回路17の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。ラッチ回路32~33は、電源制御部20から出力される信号30が1のときにAND回路13~14から出力される信号13aおよび14aをスルーし、信号30の立ち下がりでAND回路13~14から出力される信号13aおよび14aの値を保持する。図10は、図9に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、信号21を0から1にする。また、電源制御部20は、VDD電圧を遮断して低消費電力モードに遷移するときに、T3において、信号30を0にしてラッチ回路32~33にAND回路13~14から出力される信号13aおよび14aの状態を保持させる。そして、T4において、VDD電圧の供給を遮断すると共に、信号21に0を出力する。また、T5において、電源制御部20は、VDD電圧の供給を再開して通常モードに復帰すると、T6において、信号30を1にしてラッチ回路32~33にAND回路13~14から出力される信号13aおよび14aの値をスルーさせる。以上説明したように、本実施の形態における半導体装置によれば、制御回路50が、プルアップ許可レジスタ4から出力されるプルアップ制御信号4a、セレクタ9から出力される出力許可信号9aおよびセレクタ10から出力される出力データ信号10aの3ビットの情報を2ビットの情報にエンコードするようにした。これによって、I/O回路60内の集積度が低いトランジスタで構成されるレベル変換回路およびラッチ回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。第3の実施の形態図11は、第1および第2の実施の形態におけるI/O回路60の出力時の遅延を説明するためのタイミングチャートである。T1において、セレクタ9から出力される出力許可信号9aが1になると、制御回路50は、信号50aに1を出力する。このとき、セレクタ10から出力される出力データ信号10aが0であるので、制御回路50が信号50bに0を出力する。その結果、トライステートバッファ16は、電極19にLレベルを出力する。T2において、セレクタ9から出力される出力許可信号9aが0になると、制御回路50は、信号50aに0を出力する。このとき、プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが0であるので、制御回路50が信号50bに0を出力する。その結果、トライステートバッファ16は、電極19をハイインピーダンスにする。T3において、セレクタ9から出力される出力許可信号9aが1になると、制御回路50は、信号50aに1を出力する。このとき、セレクタ10から出力される出力データ信号10aが1であるので、制御回路50が信号50bに1を出力する。通常、出力許可信号9aによって出力を許可する前に、出力データ信号10aを確定させるが、制御回路50によって2ビット信号にエンコードされるため、出力許可信号9aが確定してから、制御回路50から出力される信号50bが確定する。このとき、信号50bに遅延があるため、遅延時間に対応して電極19にLレベルが出力されることになる。制御回路50から電極19に至るまでの回路の位置関係によっては、この遅延時間が大きくなることが考えられる。本発明の第3の実施の形態においては、この遅延時間を短くすることによって、電極19に接続される外部デバイスの誤動作などを防止するものである。図12は、本発明の第3の実施の形態における半導体装置の内部回路の配置例を示す図である。領域63は、制御回路50以外のVDD系回路1の構成要素が配置される領域であり、その周辺に制御回路50を含むI/O回路60が配置される。制御回路50の電源ライン51およびグランドライン52が領域63を周回するように配置され、その外周にトライステートバッファ16の電源ライン61およびグランドライン62が配置される。これによって、制御回路50、レベル変換回路13および14からトライステートバッファ16までの距離が最短となるようにI/O回路60の構成要素を配置でき、遅延時間を短くすることができる。図13は、本発明の第3の実施の形態における半導体装置の内部回路の他の配置例を示す図である。CPU2やメモリなどのIPIntellectualProperty64と、I/O回路60との境界に、半導体装置を周回するように制御回路50の電源51およびグランド52が配置される。以上説明したように、本実施の形態における半導体装置によれば、制御回路50の電源ライン51およびグランドライン52の外周にトライステートバッファ16の電源ライン61およびグランドライン62を配置するようにしたので、制御回路50からトライステートバッファ16に至るまでの遅延時間を短くすることができ、電極19に接続される外部デバイスの誤動作などを防止することが可能となった。今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。