"基板に設けられた複数の半導体領域と、前記複数の半導体領域の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置され、前記メモリトランジスタは、電荷蓄積層及びコントロールゲートを備える、メモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、前記複数のメモリトランジスタのコントロールゲートに接続された複数のワード線と、同一行にある選択トランジスタを共通接続するようにして、前記複数の選択トランジスタのゲートに接続された複数の選択ゲート線と、消去動作時に、前記半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第1の電圧を印加し、データが消去されない非選択ワード線に正の第2の電圧を印加するロウデコーダと、を具備することを特徴とする不揮発性半導体記憶装置。前記ロウデコーダは、消去動作時に、データが消去される複数の選択ワード線を同時に選択することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記ロウデコーダは、データを消去した後に、前記半導体領域に前記消去電圧と接地電圧との間の第3の電圧を一旦印加する第1のステージと、前記半導体領域に接地電圧を印加する第2のステージとを実行することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。前記半導体領域に接続されたアノードと、各選択ゲート線に接続されたカソードとを有するダイオードをさらに具備し、前記ロウデコーダは、消去動作時に、前記複数の選択ゲート線をフローティング状態にすることを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。前記複数の選択トランジスタのソースに共通接続されたソース線と、消去動作時に、前記ソース線をフローティング状態にするドライバと、をさらに具備することを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。実施形態は、メモリセルごとの消去回数を低減することで、寿命を延ばすことが可能な不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、基板に設けられた複数の半導体領域と、前記複数の半導体領域の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置され、前記メモリトランジスタは、電荷蓄積層及びコントロールゲートを備える、メモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、前記複数のメモリトランジスタのコントロールゲートに接続された複数のワード線と、同一行にある選択トランジスタを共通接続するようにして、前記複数の選択トランジスタのゲートに接続された複数の選択ゲート線と、消去動作時に、前記半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第1の電圧を印加し、データが消去されない非選択ワード線に正の第2の電圧を印加するロウデコーダとを具備する。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1.システムLSI1の構成]図1は、本実施形態に係るシステムLSI1のブロック図である。システムLSI1は、CPU2及び2Trフラッシュメモリ不揮発性半導体記憶装置3を備えている。CPU2は、フラッシュメモリ3との間で、データの授受を行う。フラッシュメモリ3は、メモリセルアレイ10、ロウデコーダ20、セレクトゲートデコーダ30、カラムデコーダ40、書き込み回路50、読み出し回路60、ソース線ドライバ70、スイッチ群80、入力バッファ90、アドレスバッファ100、ステートマシン110、及び電圧発生回路120を備えている。LSI1には、外部から電圧Vcc11.25~1.65Vが供給されている。メモリセルアレイ10は、マトリクス状に配置された複数のメモリセルを有している。メモリセルアレイ10の構成について、図2を用いて説明する。図2は、メモリセルアレイ10の一部領域の回路図である。メモリセルアレイ10は、m1×n1、但しm、nは自然数個のメモリセルブロックBLK、ダイオードD0~D4m-1、並びにメモリセルブロックBLK毎に設けられた書き込み用カラムセレクタWCS、読み出し用カラムセレクタRCS、及び書き込み禁止用カラムセレクタICSを有している。各々のメモリセルブロックBLKは、マトリクス状に配置された複数のメモリセルMCを含んでいる。メモリセルMCは、2Trフラッシュメモリのメモリセルである。すなわち、メモリセルMCの各々は、メモリセルトランジスタMTと選択トランジスタSTとを有している。選択トランジスタSTとしては、例えば、n型MOSトランジスタが用いられる。メモリセルトランジスタMTのソースは、選択トランジスタSTのドレインに接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルMC同士は、メモリセルトランジスタMTのドレイン領域、または選択トランジスタSTのソース領域を共有している。各々のメモリセルブロックBLKには、例えば、メモリセルMCが4×4個含まれている。なお、列方向に配置されたメモリセルMCの数は、図2では4個であるが、この数は一例に過ぎず、例えば8個や16個等でも良く、限定されるものではない。4列に並ぶメモリセルMCのメモリセルトランジスタMTのドレイン領域は、4本のローカルビット線LBL0~LBL3にそれぞれ接続されている。ローカルビット線LBL0~LBL3の一端は書き込み用カラムセレクタWCSに接続され、他端は読み出し用カラムセレクタRCSに接続されている。また、メモリセルアレイ10内において、同一行のメモリセルトランジスタMTのコントロールゲートが、それぞれワード線WL0~WL4m-1のいずれかに共通接続されている。また、同一行の選択トランジスタSTのゲートは、それぞれセレクトゲート線SG0~SG4m-1のいずれかに共通接続されている。前述のローカルビット線LBL0~LBL3は各々のメモリセルブロックBLK内においてメモリセルトランジスタを共通接続するのに対して、ワード線WL及びセレクトゲート線SGは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線WL0~WL4m-1はロウデコーダ20に接続されている。セレクトゲート線SG0~SG4m-1の一端はロウデコーダ20に接続され、他端はセレクトゲートデコーダ30に接続されている。また、選択トランジスタSTのソースは、複数のメモリセルブロックBLK間で共通接続され、ソース線ドライバ70に接続されている。次に、書き込み用カラムセレクタWCSの構成について説明する。書き込み用カラムセレクタWCSの各々は、4つのMOSトランジスタ11~14を備えている。MOSトランジスタ11~14の電流経路の一端は、ローカルビット線LBL0~LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ11及び12の電流経路の他端が共通接続され、MOSトランジスタ13及び14の電流経路の他端が共通接続されている。このMOSトランジスタ11及び12の共通接続ノードをノードN10、MOSトランジスタ13及び14の共通接続ノードをN11と呼ぶ。MOSトランジスタ11~14のゲートは、書き込み用カラム選択線WCSL0~WCSL2m-1のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタWCSに含まれるMOSトランジスタ11及び13は、同一の書き込み用カラム選択線WCSLi-1i:1、3、5、...に接続され、同一行にある書き込み用カラムセレクタWCSに含まれるMOSトランジスタ12及び14は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み用カラム選択線WCSL0~WCSL2m-1は、書き込み時において、カラムデコーダ40によって選択される。書き込み用カラムセレクタWCS内のノードN10及びN11は、書き込み用グローバルビット線WGBL0~WGBL2n-1のいずれかに接続されている。書き込み用グローバルビット線WGBL0~WGBL2n-1は、同一列にある書き込み用カラムセレクタWCSのノードN10同士、またはノードN11同士を共通接続する。そして、書き込み用グローバルビット線WGBL0~WGBL2n-1は、書き込み回路50に接続されている。次に、読み出し用カラムセレクタRCSの構成について説明する。読み出し用カラムセレクタRCSの各々は、4つのMOSトランジスタ15~18を備えている。MOSトランジスタ15~18の電流経路の一端は、ローカルビット線LBL0~LBL3の他端にそれぞれ接続されている。そして、MOSトランジスタ15~18の電流経路の他端は、互いに共通接続されている。MOSトランジスタ15~18の共通接続ノードをノードN20と呼ぶ。MOSトランジスタ15~18のゲートは、読み出し用カラム選択線RCSL0~RCSL4m-1のいずれかに接続されている。なお、同一行にある読み出し用カラムセレクタRCSに含まれるMOSトランジスタ15~18のそれぞれは、同一の読み出し用カラム選択線RCSL0~RCSL4m-1に接続されている。読み出し用カラム選択線RCSL0~RCSL4m-1は、読み出し時において、カラムデコーダ40によって選択される。読み出し用カラムセレクタRCS内のノードN20は、読み出し用グローバルビット線RGBL0~RGBLn-1のいずれかに接続されている。読み出し用グローバルビット線RGBL0~RGBLn-1のそれぞれは、同一列にある読み出し用カラムセレクタRCS内のノードN20同士を共通接続する。そして、読み出し用グローバルビット線RGBL0~RGBLn-1は、読み出し回路60に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線RGBL、及び書き込み用グローバルビット線WGBLの本数は、本例に限ったものではない。次に、書き込み禁止用カラムセレクタICSの構成について説明する。書き込み禁止用カラムセレクタICSの各々は、4つのMOSトランジスタ41~44を備えている。MOSトランジスタ41~44の電流経路の一端はローカルビット線LBL0~LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ41~44の電流経路の他端には、書き込み禁止電圧VPIが共通に印加される。書き込み禁止電圧VPIは、電圧発生回路120によって生成される。MOSトランジスタ41~44のゲートは、書き込み禁止用カラム選択線ICSL0~ICSL2m-1のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ41及び43は、同一の書き込み用カラム選択線ICSLi-1i:1、3、5、...に接続され、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ42及び44は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み禁止用カラム選択線ICSL0~ICSL2m-1は、書き込み時において、カラムデコーダ40によって選択される。ダイオードD0~D4m-1は、セレクトゲート線SG0~SG4m-1毎に設けられている。そして、ダイオードD0~D4m-1のカソードがセレクトゲート線SG0~SG4m-1に接続され、アノードはメモリセルアレイが形成される半導体基板p型ウェル領域に接続されている。図1に戻り、書き込み回路50は、書き込みデータをラッチすると共に、書き込み用グローバルビット線WGBLをリセットする。入力バッファ90は、CPU2から与えられる書き込みデータを保持する。スイッチ群80は、入力バッファ90で保持された書き込みデータを書き込み回路50に転送する。カラムデコーダ40は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線WCSL、RCSL、ICSLの選択動作が行われる。読み出し回路60は、読み出し時において、読み出し用グローバルビット線RGBL0~RGBLn-1をプリチャージする。そして、読み出し用グローバルビット線RGBL0~RGBLn-1に読み出したデータを増幅する。ソース線ドライバ70は、ソース線SLに電圧を印加する。アドレスバッファ100は、CPU2から与えられるアドレス信号を保持する。そして、カラムアドレス信号CAをカラムデコーダ40に送り、ロウアドレス信号RAをロウデコーダ20及びセレクトゲートデコーダ30に送る。ステートマシン制御回路110は、CPU2から与えられる命令信号に基づいて、フラッシュメモリ3に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。電圧発生回路120は、外部から入力される電圧Vcc1に基づいて、複数の内部電圧を生成する。電圧発生回路120は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧VBB1=-6V、VBB2=-8V、正電圧VPP=12V、Vcc2=3Vを生成する。ロウデコーダ20は、書き込み時において、ワード線WL0~WL4m-1のいずれかを選択し、選択ワード線に正電位VPP12Vを印加すると共に、メモリセルアレイが形成されたp型ウェル領域及び全てのセレクトゲート線SG0~SG4m-1に負電位VBB1-6Vを印加する。また、ロウデコーダ20は、消去時において、ワード線、セレクトゲート線、及びメモリセルアレイが形成されたp型ウェル領域の電圧を制御する。消去動作の詳細については、後述する。セレクトゲートデコーダ30は、読み出し時において、セレクトゲート線SG0~SG4m-1のいずれかを選択し、選択セレクトゲート線に正電圧Vcc2を印加する。次に、メモリセルアレイ10の断面構造について、図3を用いて説明する。図3は、メモリセルアレイ10に含まれる1個のメモリセルブロックBLKの断面図である。なお、図3は、ビット線方向に沿った断面図である。p型半導体基板200の表面領域内にn型ウェル領域201が形成され、n型ウェル領域201の表面領域内にp型ウェル領域202が形成される。このp型ウェル領域202は、メモリセルブロックBLKごとに形成されている。すなわち、1つのメモリセルブロックBLKは、1つのp型ウェル領域202に形成され、隣接するメモリセルブロックBLKは、n型ウェル領域201によって電気的に分離される。p型ウェル領域202の素子領域上には、ゲート絶縁膜204が形成され、ゲート絶縁膜204上に、メモリセルトランジスタMT及び選択トランジスタSTのゲート電極205が形成される。メモリセルトランジスタMT及び選択トランジスタSTのゲート電極205は、ゲート絶縁膜204上に形成された多結晶シリコン層210、多結晶シリコン層210上に形成されたゲート間絶縁膜220、及びゲート間絶縁膜220上に形成された多結晶シリコン層230を有する。ゲート間絶縁膜220は、例えばシリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、若しくはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層210は隣接する素子領域間で互いに分離されており、フローティングゲートFGとして機能する。他方、多結晶シリコン層230は、隣接する素子領域間で共通接続され、コントロールゲートワード線WLとして機能する。選択トランジスタSTにおいては、多結晶シリコン層210は、隣接する素子領域間で共通接続される。多結晶シリコン層230も、隣接する素子領域間で共通接続される。そして、多結晶シリコン層210及び230が、セレクトゲート線SGとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層210のみである。隣接するゲート電極205間に位置するp型ウェル領域202表面内には、不純物拡散層203が形成される。不純物拡散層203は、隣接するトランジスタ同士で共用される。前述の通り、メモリセルトランジスタMTと選択トランジスタSTとを含むメモリセルMCは次のような関係を有して形成される。すなわち、隣接するメモリセルMCは、互いに選択トランジスタST同士、またはメモリセルトランジスタMT同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層203を共有する。従って、隣接する2つのメモリセルMCは、選択トランジスタST同士が隣り合う場合には、2つの選択トランジスタSTが共有する不純物拡散層ソース領域203を中心にして、対称に配置される。逆に、メモリセルトランジスタMT同士が隣り合う場合には、2つのメモリセルトランジスタMTが共有する不純物拡散層ドレイン領域203を中心にして、対称に配置される。p型ウェル領域202上には、メモリセルトランジスタMT及び選択トランジスタSTを被覆するようにして、層間絶縁膜250が形成される。層間絶縁膜250中には、2つの選択トランジスタSTが共有する不純物拡散層ソース領域203に達するコンタクトプラグCP1が形成される。層間絶縁膜250上には、コンタクトプラグCP1に接続される金属配線層260が形成される。金属配線層260は、ソース線SLとして機能する。また、層間絶縁膜250中には、2つのメモリセルトランジスタMTが共有する不純物拡散層ドレイン領域203に達するコンタクトプラグCP2が形成される。層間絶縁膜250上には、さらにコンタクトプラグCP2に接続される金属配線層270が形成される。層間絶縁膜250上には、金属配線層260、270を被覆するようにして、層間絶縁膜280が形成される。層間絶縁膜280中には、金属配線層270に達するコンタクトプラグCP3が形成される。層間絶縁膜280上には、複数のコンタクトプラグCP3に共通に接続された金属配線層290が形成される。金属配線層290は、ローカルビット線LBL0~LBL3のいずれかとして機能する。また、層間絶縁膜280内には金属配線層260に達するコンタクトプラグが形成されており、このコンタクトプラグによって、複数のソース線260が、図示せぬ領域で共通接続される。層間絶縁膜280上には、金属配線層290を被覆するようにして、層間絶縁膜300が形成される。そして、層間絶縁膜300上には金属配線層310が形成される。金属配線層310は、図示せぬシャント領域において選択トランジスタSTの多結晶シリコン層210と接続されており、セレクトゲート線のシャント配線として機能する。金属配線層310の配線間は等間隔とされている。なお、シャント領域では、選択トランジスタSTの多結晶シリコン層230の少なくとも一部が除去され、その除去された領域に形成されたコンタクトプラグ図示せずによって、シャント配線310と多結晶シリコン層210とが接続される。シャント配線310は、多結晶シリコン層230と電気的に分離される。層間絶縁膜300上には、金属配線層310を被覆するようにして、層間絶縁膜320が形成される。層間絶縁膜320上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層330が形成され、その上にさらに層間絶縁膜340が形成される。[2.動作]<書き込み動作>次に、書き込み動作について説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線LBL0、LBL1のいずれかに接続されたメモリセルと、ローカルビット線LBL2、LBL3のいずれかに接続されたメモリセルの2つである。ワード線WL0、及びローカルビット線LBL0、LBL2に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ローカルビット線LBL0に接続されたメモリセルトランジスタMTに0データを書き込み、ローカルビット線LBL2に接続されたメモリセルトランジスタMTに1データを書き込むものとする。換言すれば、ローカルビット線LBL0に接続されたメモリセルが選択され、ローカルビット線LBL2に接続されたメモリセルが非選択とされる。まず、書き込み回路50は、書き込み用グローバルビット線WGBL0、WGBL1にそれぞれ負電位VBB1-6V、接地電圧VSS0Vを印加する。そして、ロウデコーダ20は、ワード線WL0を選択して、選択ワード線WL0に正電圧VPP12Vを印加する。また、ロウデコーダ20は、全てのセレクトゲート線SG0~SG4m-1に負電位VBB1-6Vを印加する。さらに、ロウデコーダ20は、書き込み対象のメモリセルが形成されているp型ウェル領域202に負電位VBB1を印加する。カラムデコーダ40は、選択ワード線WL0を含むメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された2本の書き込み用カラム選択線のうち、書き込み用カラム選択線WCSL0を選択する。これにより、書き込み用カラムセレクタWCS内のMOSトランジスタ11、13がオン状態とされる。その結果、書き込み用グローバルビット線WGBL0とローカルビット線LBL0とが電気的に接続され、書き込み用グローバルビット線WGBL1とローカルビット線LBL2とが電気的に接続される。また、カラムデコーダ40は、選択ワード線WL0を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCS内のMOSトランジスタ11~14はオフ状態とされる。さらに、カラムデコーダ40は、全ての読み出し用カラム選択線RCSL0~RCSL4m-1を非選択とする。これにより、全ての読み出し用カラムセレクタRCS内のMOSトランジスタ15~18はオフ状態とされる。従って、読み出し用グローバルビット線RGBLとローカルビット線LBL0~LBL3とは、電気的に分離されている。さらに、カラムデコーダ40は、非選択とされるローカルビット線LBL1、LBL3に接続されるMOSトランジスタ42、44をオン状態とすべく、書き込み禁止用カラム選択線ICSL1をハイレベルVcc2とする。選択ローカルビット線LBL0、LBL2に対応するMOSトランジスタ41、43に接続される書き込み禁止用カラム選択線ICSL0はローレベル0Vとされ、MOSトランジスタ41、43はオフ状態である。その結果、非選択ローカルビット線LBL1、LBL3には書き込み禁止電圧VPI0Vが印加される。上記のような電圧制御により、書き込み用カラムセレクタWCS内のMOSトランジスタ11を介して、書き込み用グローバルビット線WGBL0から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL0に、書き込み電圧VBB1が与えられる。さらに、MOSトランジスタ13を介して、書き込み用グローバルビット線WGBL1から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL2に、書き込み禁止電圧VPI0Vが与えられる。その結果、書き込み用グローバルビット線WGBL1及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート-チャネル間の電位差が十分ではないVPP-VPI=12Vため、フローティングゲートに電子は注入されず、メモリセルMCは負の閾値を維持する。すなわち1データが書き込まれる。また、非選択ローカルビット線LBL1、LBL3及びワード線WL0に接続されたメモリセルトランジスタMTにおいても、チャネルにVPIが印加されているため、フローティングゲートに電子は注入されず、メモリセルMCは負の閾値を保持する。他方、書き込み用グローバルビット線WGBL0及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート-チャネル間の電位差が十分であるVPP-VBB1=18Vため、FNtunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する、すなわち0データが書き込まれる。<読み出し動作>次に、読み出し動作について説明する。ローカルビット線LBL0及びワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出すものとする。データは、メモリセルブロックBLKあたり1つのメモリセルMCから読み出される。但し、1つのメモリセルブロックBLKあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。まず、カラムデコーダ40は、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCSに接続された4本の読み出し用カラム選択線RCSL0~RCSL3のうち、読み出し用カラム選択線RCSL0を選択する。これにより、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCS内のMOSトランジスタ15がオン状態とされる。また、カラムデコーダ40は、全ての書き込み用カラム選択線WCSL0~WCSL2m-1を非選択とする。これにより、全ての書き込み用カラム選択線WCSL0~WCSL2m-1内の4つのMOSトランジスタ11~14の全てがオフ状態とされる。従って、書き込み用グローバルビット線WGBLとローカルビット線LBL0~LBL3とは、電気的に分離されている。書き込み回路50は、読み出し時、全ての書き込み用グローバルビット線WGBL0、WGBL1に0Vを印加する。また、読み出し回路60は、読み出し用グローバルビット線RGBL0を所定のプリチャージ電圧にプリチャージする。セレクトゲートデコーダ30は、セレクトゲート線SG0を選択ハイレベル:Vcc2する。また、ロウデコーダ20は、全てのワード線WL0~WL4m-1を非選択0Vとし、且つp型ウェル領域202の電圧VPWを0Vとする。さらに、ソース線ドライバ70は、ソース線の電位を0Vとする。上記のような電圧制御により、セレクトゲート線SG0に接続された選択トランジスタSTがオン状態となり、選択ワード線WL0及び選択ローカルビット線LBL0に接続されたメモリセルトランジスタMTに書き込まれているデータが1であれば、読み出し用グローバルビット線RGBL0からソース線に電流が流れる。他方、書き込まれているデータが0であれば、電流は流れない。そして、メモリセルMCに電流が流れることによる読み出し用グローバルビット線の電位変化を、読み出し回路60が増幅する。<消去動作>次に、消去動作について説明する。本実施形態では、選択メモリセルブロック内の1本のワード線に接続されたメモリセルMCからなる1ページ単位で消去を行う。図4は、消去動作における電圧関係を説明する図である。消去動作は、FNtunnelingによってフローティングゲートから電子を引き抜くことによって行われる。選択メモリセルブロック内におけるワード線WL0に接続された1ページ分のメモリセルMCのデータを消去するものとする。消去動作にあたっては、MOSトランジスタ11~18の全てがオフ状態とされる。従って、全ての書き込み用グローバルビット線WGBL0、WGBL1、読み出し用グローバルビット線RGBL0、及び全てのローカルビット線LBL0~LBL3は、フローティング状態となる。ロウデコーダ20は、ワード線WL0を選択して、選択ワード線WL0に負電圧VBB2-8Vを印加する。また、ロウデコーダ20は、選択ワード線WL0以外の非選択ワード線に正電圧Vcc23Vを印加する。また、ロウデコーダ20は、選択メモリセルブロックが形成されているp型ウェル領域202の電圧VPWを消去電圧12Vとする。全セレクトゲート線SG0~SG3は、フローティング状態とされる。なお、p型ウェル領域202に正電圧12Vが印加されることによって、ダイオードD0~D3には順方向バイアスが印加される。従って、ダイオードD0~D3における電圧降下をVf例えば0.7Vとすると、全てのセレクトゲート線SG0~SG3の電位は12V-Vfまで上昇する。また、ソース線SLがフローティング状態とされ、選択トランジスタSTの寄生ダイオードによる電圧降下をVfとすると、ソース線SLの電位は12V-Vfまで上昇する。上記のような電圧制御により、選択ワード線WL0に接続されたメモリセルトランジスタのフローティングゲートから電子がFNtunnelingによってp型ウェル領域202に引き抜かれる。これにより、選択ワード線WL0に接続されたメモリセルMCのデータが消去され、閾値電圧が負となる。一方、非選択ワード線WL1~WL3に接続されたメモリセルトランジスタでは、コントロールゲート-p型ウェル領域202間の電位差が小さいため、フローティングゲートから電子が引き抜かれず、データが消去されない。このようにして、選択メモリセルブロック内の1ページ分のデータのみが消去される。次に、消去時の電圧制御シーケンスについて説明する。従来のように選択メモリセルブロック内の全てのメモリセルを一括消去する場合は、誤消去の問題は発生しない。しかし、本実施形態では、選択メモリセルブロック内の一部のメモリセルのみを消去するようにしているため、非消去であるはずのメモリセルのデータが誤って消去されてしまうことが懸念される。始めに、選択メモリセルブロック内の全てのメモリセルを一括消去する場合比較例における電圧制御シーケンスについて説明する。図5は、比較例に係る消去時の電圧制御動作を示すフローチャートである。なお、以下に説明する電圧制御は、選択メモリセルブロックに設けられた要素について実行される。まず、ステップS100及びステップS101において初期設定が行われる。すなわち、全てのワード線にローレベル電圧0Vを印加するステップS100。続いて、全てのセレクトゲート線及びソース線にローレベル電圧0Vを印加するステップS101。続いて、選択メモリセルブロックが形成されたp型ウェル領域に正電圧VPP12Vを印加するステップS102。続いて、全てのセレクトゲート線及びソース線をフローティング状態にするステップS103。これにより、全てのセレクトゲート線及びソース線の電位が12V-Vfまで上昇する。続いて、全てのワード線に負電圧VBB2-8Vを印加するステップS104。これにより、消去動作が実行され、選択メモリセルブロック内の全てのメモリセルのデータが消去される。続いて、ステップS105~S107において電圧回復動作が行われる。すなわち、全てのワード線にローレベル電圧0Vを印加するステップS105。続いて、全てのセレクトゲート線及びソース線にローレベル電圧0Vを印加するステップS106。続いて、選択メモリセルブロックが形成されたp型ウェル領域にローレベル電圧0Vを印加するステップS102。図5の電圧回復動作では、p型ウェル領域の電位が12Vの状態で、ワード線、セレクトゲート線、及びソース線の電位が大きく低下する。よって、図5の電圧制御シーケンスを本実施形態の消去動作に適用した場合、カップリングなどに起因するディスターブによって非選択ワード線の電位が低下し、非消去のメモリセルのデータが誤って消去される可能性がある。以下に、このような誤消去を抑制するための消去時の電圧制御シーケンスについて説明する。図6は、本実施形態に係る消去時の電圧制御動作を示すフローチャートである。なお、以下に説明する電圧制御は、選択メモリセルブロックに設けられた要素について実行される。まず、ステップS200及びステップS201において初期設定が行われる。すなわち、ロウデコーダ20は、選択ワード線、非選択ワード線にそれぞれ、ローレベル電圧0V、ハイレベル電圧3Vを印加するステップS200。続いて、ロウデコーダ20は、全てのセレクトゲート線にローレベル電圧0Vを印加し、また、ソース線ドライバ70は、ソース線SLにローレベル電圧0Vを印加するステップS201。続いて、ロウデコーダ20は、選択メモリセルブロックが形成されたp型ウェル領域202に正電圧VPP12Vを印加するステップS202。続いて、ロウデコーダ20は、全てのセレクトゲート線をフローティング状態にし、また、ソース線ドライバ70は、ソース線SLをフローティング状態にするステップS203。これにより、全てのセレクトゲート線及びソース線の電位が12V-Vfまで上昇する。続いて、ロウデコーダ20は、選択ワード線に負電圧VBB2-8Vを印加するステップS204。これにより、消去動作が実行され、選択メモリセルブロック内で選択ワード線に接続されたメモリセルのデータのみが消去される。続いて、ステップS205~S208において電圧回復動作が行われる。すなわち、ロウデコーダ20は、選択メモリセルブロックが形成されたp型ウェル領域202にハイレベル電圧3Vを印加するステップS205。続いて、ロウデコーダ20は、全てのワード線にローレベル電圧0Vを印加するステップS206。続いて、ロウデコーダ20は、全てのセレクトゲート線にローレベル電圧0Vを印加し、また、ソース線ドライバ70は、ソース線SLにローレベル電圧0Vを印加するステップS207。続いて、ロウデコーダ20は、選択メモリセルブロックが形成されたp型ウェル領域202にローレベル電圧0Vを印加するステップS207。図6の電圧回復動作では、p型ウェル領域202の電位を0Vに回復する場合に、2つのステージを用意している。第1のステージでは、p型ウェル領域202の電位を一旦3Vにする。その後、全てのワード線、全てのセレクトゲート線、及びソース線SLを0Vにする。そして、第2のステージにおいて、p型ウェル領域202の電位を0Vにするようにしている。これにより、ワード線、セレクトゲート線、及びソース線の電位が大きく低下する際にp型ウェル領域202も十分低い電圧に設定されているので、ディスターブによる誤消去を抑制する。結果として、非消去のメモリセルのデータを保持することが可能となる。[3.ロウデコーダ20の構成例]次に、ロウデコーダ20の構成について説明する。図7は、ロウデコーダ20のうちワード線を選択する部分を抽出した回路図である。ロウデコーダ20は、NAND回路400,404~407、インバータ回路401~403,412~415、及びXNORexclusiveNOR回路408~411を備えている。NAND回路400の第1入力端子には、ロウ上位信号MSBが入力され、第2入力端子には、ステートマシン110からワード線オープン信号WOが入力されている。ロウ上位信号MSBは、ロウアドレス信号RA0,RA1より上位の信号を纏めて表現したものであり、ロウ上位信号MSBには、ロウアドレス信号RA0,RA1より上位のロウアドレス信号やブロック選択信号などが含まれる。ワード線オープン信号WOは、選択メモリセルブロックに配設された全てのワード線をオープン、すなわちローレベルにするためのものである。NAND回路400の出力端子は、インバータ回路401を介して、NAND回路404~407の第3入力端子にそれぞれ接続されている。アドレスバッファ100から送られるロウアドレス信号RA0は、NAND回路405,407の第1入力端子にそれぞれ入力されている。ロウアドレス信号RA0がインバータ回路402によって反転された反転信号は、NAND回路404,406の第1入力端子にそれぞれ入力されている。アドレスバッファ100から送られるロウアドレス信号RA1は、NAND回路406,407の第2入力端子にそれぞれ入力されている。ロウアドレス信号RA1がインバータ回路403によって反転された反転信号は、NAND回路404,405の第2入力端子にそれぞれ入力されている。NAND回路404~407の出力端子はそれぞれ、XNOR回路408~411の第1入力端子に接続されている。XNOR回路408~411の第2入力端子にはそれぞれ、ステートマシン110から逆選択信号REVが入力されている。逆選択信号REVがハイレベルの場合、ワード線の選択/非選択のロジックが逆になる。XNOR回路408~411の出力端子はそれぞれ、インバータ回路412~415を介してワード線WL0~WL3に接続されている。図8は、図7に示したロウデコーダ20の論理値表である。図8のxは、未使用Don’tcareである。図8に示すように、ロウアドレス信号RA0,RA1に応じて、ワード線WL0~WL3のいずれかをハイレベルにする、すなわち単一選択が可能である。単一選択は、図8の正の欄に示している。また、ワード線オープン信号WOをハイレベルにすることで、ワード線WL0~WL3の全てをローレベルにすることが可能である。さらに、逆選択信号REVをハイレベルにすることで、ワード線WL0~WL3のロジックを逆にした単一逆選択が可能である。単一逆選択は、図8の逆の欄に示している。従って、ロウアドレス信号によって指定されるワード線をハイレベル書き込みにするのか、逆にローレベル消去にするのかを切り替える機能を有するロウデコーダ20を実現できる。なお、ワード線のハイレベル及びローレベルの電圧は、NAND回路、XNOR回路、及びインバータ回路に供給する電源のレベルを変えることで、任意に設定可能である。図8のロウデコーダ20を用いることで、消去時に、選択ワード線のみに負電圧VBB2-8Vを印加し、非選択ワード線にハイレベル電圧3Vを印加するという電圧制御を行うことができる。さらに、ロウデコーダ20は、書き込み動作も実現できる。次に、ロウデコーダ20の電源を切り替える切替回路の一例について説明する。図9は、ロウデコーダ20に含まれる電源切替回路の回路図である。ロウデコーダ20は、デコード部500に加えて、p型MOSトランジスタ501~503、ダイオード504~507、及びn型MOSトランジスタ508~510を備えている。p型MOSトランジスタ501のソースには、電圧発生回路120から1.5Vが供給され、ゲートには、ステートマシン110からゲート電圧ONb1が供給され、ドレインは、ダイオード504のアノードに接続されている。ダイオード504のカソードは、デコード部500に接続されている。p型MOSトランジスタ502のソースには、電圧発生回路120から3Vが供給され、ゲートには、ステートマシン110からゲート電圧ONb2が供給され、ドレインは、ダイオード505のアノードに接続されている。ダイオード505のカソードは、デコード部500に接続されている。p型MOSトランジスタ503のソースには、電圧発生回路120から12Vが供給され、ゲートには、ステートマシン110からゲート電圧ONb3が供給され、ドレインは、デコード部500に接続されている。n型MOSトランジスタ508のソースには、電圧発生回路120から0Vが供給され、ゲートには、ステートマシン110からゲート電圧ON1が供給され、ドレインは、ダイオード506のカソードに接続されている。ダイオード506のアノードは、デコード部500に接続されている。n型MOSトランジスタ509のソースには、電圧発生回路120から-6Vが供給され、ゲートには、ステートマシン110からゲート電圧ON2が供給され、ドレインは、ダイオード507のカソードに接続されている。ダイオード507のアノードは、デコード部500に接続されている。n型MOSトランジスタ510のソースには、電圧発生回路120から-8Vが供給され、ゲートには、ステートマシン110からゲート電圧ON3が供給され、ドレインは、デコード部500に接続されている。図9に示すように、p型MOSトランジスタ503よりも低電圧になるp型MOSトランジスタ501,502には、逆流防止用のダイオード504,505を接続することが望ましい。同様に、n型MOSトランジスタ510よりも高電圧になるn型MOSトランジスタ508,509には、逆流防止用のダイオード506,507を接続することが望ましい。デコード部500は、図7の回路に対応する。ステートマシン110からロウデコーダ20に入力される各種制御信号は、図示せぬレベルシフタにより電圧変換された後、デコード部500に送られる。また、ステートマシン110からロウデコーダ20に入力されるゲート電圧は、図示せぬレベルシフタにより電圧変換された後、MOSトランジスタに供給される。図9のように構成されたロウデコーダ20は、複数の電源の切り替えが可能である。よって、このロウデコーダ20を用いることで、所望の電源を用いて書き込み動作、消去動作、及び読み出し動作を行うことができる。次に、図7に示したデコード部より上位のデコード部の構成の一例について説明する。図10は、ロウデコーダ20に含まれる上位デコード部の回路図である。例えば、ロウデコーダ20は、32本のワード線WL0~WL32を選択できるものとする。ロウデコーダ20は、8個の下位デコード部500A~500H、8個のNAND回路520A~520H、及び3個のインバータ回路521~523を備えている。下位デコード部500A~500Hの各々は、図7の回路に対応する。下位デコード部500A~500Hにはそれぞれ、4本ずつワード線が接続されている。NAND回路520A~520H、及びインバータ回路521~523は、アドレスバッファ100から送られるロウアドレス信号RA2~RA4をデコードする。そして、NAND回路520A~520Hはそれぞれ、ロウ上位信号MSBを下位デコード部500A~500Hに供給する。[4.変形例]選択ワード線、すなわち消去されるワード線の数は、上記説明のように1本であってもよし、2本以上であってもよい。以下に、消去時に複数のワード線を選択可能なロウデコーダ20の構成について説明する。図11は、変形例に係るロウデコーダ20の回路図である。ロウデコーダ20は、NAND回路400,404~407、インバータ回路401,412~415、及びXNOR回路408~411,420,421を備えている。XNOR回路420の第1入力端子には、アドレスバッファ100からロウアドレス信号RA0が入力され、第2入力端子には、ステートマシン110から二重選択信号DSが入力されている。二重選択信号DSは、2本のワード線を同時に選択するためのものである。XNOR回路420の出力端子は、NAND回路404,406の第1入力端子にそれぞれ接続されている。XNOR回路421の第1入力端子には、アドレスバッファ100からロウアドレス信号RA1が入力され、第2入力端子には、ステートマシン110から四重選択信号QSが入力されている。四重選択信号QSは、4本のワード線を同時に選択するためのものである。XNOR回路421の出力端子は、NAND回路404,405の第2入力端子にそれぞれ接続されている。その他の構成は、図7と同じである。図12は、2本のワード線を同時に選択する二重選択の論理値表である。二重選択信号DSをハイレベルにすることで、ワード線WL0,WL1の同時選択、若しくはワード線WL2,WL3の同時選択が可能である。また、逆選択信号REVをハイレベルにすることで、ワード線WL0~WL3のロジックを逆にした逆選択が可能である。図13は、4本のワード線を同時に選択する四重選択の論理値表である。二重選択信号DS及び四重選択信号QSを共にハイレベルにすることで、4本のワード線WL0~WL3の同時選択が可能である。また、逆選択信号REVをハイレベルにすることで、ワード線WL0~WL3のロジックを逆にした逆選択が可能である。図13の例は、上位ロウデコーダにより選択された下位ロウデコーダに属する4本のワード線を同時選択する場合に使用される。図14は、奇数番目又は偶数番目のワード線を同時に選択する奇遇選択の論理値表である。二重選択信号DSをローレベル、四重選択信号QSをハイレベルにすることで、奇数番目のワード線WL1,WL3の同時選択、若しくは偶数番目のワード線WL0,WL2の同時選択が可能である。また、逆選択信号REVをハイレベルにすることで、ワード線WL0~WL3のロジックを逆にした逆選択が可能である。[5.効果]以上詳述したように本実施形態では、消去動作において、選択メモリセルブロックに配設された複数のワード線のうち1本又は2本以上のワード線を選択する。そして、選択ワード線のみに消去用の負電圧-8Vを印加し、非選択ワード線にハイレベル電圧3Vを印加することで、選択ワード線のみに接続されたメモリセルのデータを消去するようにしている。従って本実施形態によれば、メモリセルブロックBLKより少ない単位のメモリセル群に対して消去動作を行うことが可能となる。これにより、消去されるメモリセルの数が低減できるため、2Trフラッシュメモリの書き換え処理が低減できる。この結果、2Trフラッシュメモリの寿命を延ばすことが可能となる。また、消去後にp型ウェル領域202の電位を0Vに回復する場合に、p型ウェル領域202の電位を3Vにし、続いて、全てのワード線、全てのセレクトゲート線、及びソース線を0Vにし、その後、p型ウェル領域202の電位を0Vにするようにしている。これにより、ディスターブによる誤消去を抑制することができる。結果として、非消去のメモリセルのデータを保持することが可能となる。また、選択メモリセルブロックに配設された複数のワード線のうち多様な組み合わせの所定数のワード線の選択動作が可能である。これにより、効率よく消去動作を行うことができ、2Trフラッシュメモリの書き換え処理が低減できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"