"各々が、ワード線及びビット線を含むメモリセルマットと、前記ワード線を駆動するサブワードドライバ回路と、前記サブワードドライバ回路を制御する第1制御部と、を備える第1メモリセルアレイ及び第2メモリセルアレイであって、第1の方向に並んで配置された前記第1メモリセルアレイ及び前記第2メモリセルアレイと、前記第1メモリセルアレイと前記第2メモリセルアレイとの間に配置され、前記サブワードドライバ回路を制御する第2制御部を含む第1領域と、を備え、前記第1制御部は、第1回路部を有し、前記第2制御部は、第1電源電位を低電位側とする第1電源電圧で動作する第3回路部と、前記第1電源電位よりも低い第2電源電位を低電位側とする第2電源電圧で動作する第4回路部と、を含み、前記サブワードドライバ回路に第1制御信号を供給し、前記第1制御部の前記第1回路部に第2制御信号を供給し、前記第1制御部の前記第1回路部は、前記第1電源電位を受け取らずに前記第2電源電位を低電位側とする第3電源電圧で動作し、前記第2制御信号を受け取り第3制御信号を前記サブワードドライバ回路に供給し、前記サブワードドライバ回路は、前記第1制御信号と前記第3制御信号とを受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする半導体装置。前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中で前記ワード線の非活性化速度を低下させることを特徴とする請求項1に記載の半導体装置。前記ワード線の非活性化の速度が変化した以後、前記ビット線のイコライズが開始されることを特徴とする請求項2に記載の半導体装置。前記第1制御部の前記第1回路部は、前記ワード線の活性状態において、前記第3制御信号の電位を変化させ、前記第2制御部は、前記ワード線の活性状態において、前記第1制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第1制御部の前記第1回路部は、前記第3制御信号の電位を変化させた後、前記ワード線の非活性化の際に前記第3制御信号の電位を元に戻し、前記サブワードドライバ回路は、前記第3制御信号の電位が元に戻るときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項4に記載の半導体装置。前記第1制御部は、前記第2電源電圧で動作する第2回路部をさらに有し、前記第2制御部は、前記第1制御部の前記第2回路部に第4制御信号をさらに供給し、前記第1制御部の前記第2回路部は、前記第4制御信号を受け取り第5制御信号を前記サブワードドライバ回路に供給し、前記サブワードドライバ回路は、前記第1制御信号、前記第3制御信号及び前記第5制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。選択した前記ワード線においては、前記第1制御部の前記第1回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第3制御信号の電位を変化させ、前記ワード線が非活性状態になった後、前記第3制御信号の電位を元に戻し、選択されていない前記ワード線においては、前記第1制御部の前記第1回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第3制御信号の電位を変化させないことを特徴とする請求項6に記載の半導体装置。前記第1制御部の前記第2回路部は、前記ビット線のイコライズを開始した後、前記第5制御信号の電位を変化させることを特徴とする請求項6又は7に記載の半導体装置。前記第1制御部の前記第2回路部は、前記ワード線の活性状態において、前記第5制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第5制御信号の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項6に記載の半導体装置。前記第1制御部の前記第1回路部は、前記第3制御信号を前記サブワードドライバ回路に供給し、前記ワード線を非活性化している際に前記第3制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第3制御信号の電位が変化したときに、前記ワード線の非活性化の速度を低くすることを特徴とする請求項9に記載の半導体装置。前記ワード線の電位を監視することなく前記第3制御信号の電位を変化させることを特徴とする請求項10に記載の半導体装置。前記第3制御信号の電位が変化する前に前記ワード線の電位は前記第2電源電位に達することはないことを特徴とする請求項10又は11に記載の半導体装置。前記第1制御部は、前記第3電源電圧で動作する第2回路部をさらに有し、前記第2制御部は、前記第1制御部の前記第2回路部に第4制御信号をさらに供給し、前記第1制御部の前記第2回路部は、前記第4制御信号を受け取り第5制御信号を前記サブワードドライバ回路に供給し、前記サブワードドライバ回路は、前記第1制御信号、前記第3制御信号及び前記第5制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第1制御部の前記第1回路部は、前記ワード線の活性状態において、前記第3制御信号の電位を変化させ、前記第2制御部は、前記ワード線の活性状態において、前記第1制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項13に記載の半導体装置。前記第1制御部の前記第2回路部は、前記ワード線を非活性化している際に、前記第5制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第5制御信号の電位が変化したときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項14に記載の半導体装置。前記第1制御部の前記第1回路部は前記ワード線の活性状態において前記第3制御信号の電位を変化させ、前記第2制御部は前記ワード線の活性状態において前記第1制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第1制御信号及び前記第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始し、前記ワード線の非活性化が開始した後、前記第1制御部の前記第1回路部は前記第3制御信号の電位を元に戻すと共に、前記第1制御部の前記第2回路部は前記第5制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第3制御信号の電位が元に戻り、前記第5制御信号の電位が変化したときに、前記ワード線の非活性化を中断し、前記ワード線の非活性化が中断してから前記所定時間後に、前記第1制御部の前記第1回路部は再び前記第3制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第3制御信号の電位が再び変化したときに、中断前よりも低い非活性化速度で前記ワード線の非活性化を再開することを特徴とする請求項13に記載の半導体装置。前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中において、所定時間、前記ワード線の非活性化を中断することを特徴とする請求項1、13又は16に記載の半導体装置。前記ワード線の非活性化が中断されている間に、前記ビット線のイコライズが開始されることを特徴とする請求項17に記載の半導体装置。前記サブワードドライバ回路は、前記所定時間後、前記ワード線の非活性化を中断する前よりも低い速度で前記ワード線の非活性化を再開することを特徴とする請求項17又は18に記載の半導体装置。前記サブワードドライバ回路は、前記ワード線の非活性化に使用される複数のトランジスタを有し、前記ワード線の非活性化に使用する前記トランジスタの数を変化させることにより、前記ワード線の非活性化速度を変化させることを特徴とする請求項1~19のいずれか一項に記載の半導体装置。以下の分析は、本発明の観点から与えられる。半導体記憶装置において、MOSトランジスタがカットオフする際に基板に少数キャリアが注入されるチャージポンピング効果が知られている。選択トランジスタがnMOS構造の場合、一般に基板はpウェル構造をしており、チャージポンピング効果によりpウェル中に少数キャリアである電子が注入される。この電子による電流Ieは一般に以下の式1で表される。[式1]Ie=AfαCVg-Vtここで、Aはゲート面積、fはチャージポンピングワード線がオンオフする周波数、αはポンピング効率、Cは単位面積当りのゲート容量、Vgはワード線のオン電圧、そして、Vtは選択トランジスタの閾値電圧である。ポンピング効率αは、チャネル長が長いほど、ワード線の振幅が大きいほど、ワード線のリセット波形の傾きが急峻なほど大きくなることが知られている。DRAMの加工寸法の微細化対策としてトレンチゲートを採用することでゲート面積Aが増加し、またチャネル長が長くなるためポンピング効率αも増加する。そのため、チャージポンプ電流Ieは増加傾向にある。さらに、pウェル中に注入された少数キャリアである電子は、通常は大部分が正孔と再結合して消滅するが、隣接するメモリセル間の距離が縮小すると再結合しないまま拡散して隣接メモリセルに到達し、隣接メモリセルのハイ情報を破壊する確率が増加するという問題がある。特許文献1~8に記載の技術においては、サブワード線ドライバ中に中間電位用の電源配線が必要であるので、例えばサブワード線ドライバの面積が増加するという問題がある。また、特許文献9~10に記載の技術においては、サブワード線ドライバの高電位側電源を供給するドライバ回路に中間電位用の電源配線が必要であり、例えばアレイエリア内のクロスエリアセンスアンプ領域とサブワード線ドライバ領域が交差する領域の面積が増加するという問題がある。また中間電位として接地電位を用いた場合、ポンピング効率αを効果的に低減するためのワード線リセット波形の設計の自由度が低下するという問題もある。本発明の第1視点によれば、各々が、ワード線及びビット線を含むメモリセルマットと、ワード線を駆動するサブワードドライバ回路と、サブワードドライバ回路を制御する第1制御部と、を備える第1メモリセルアレイ及び第2メモリセルアレイであって、第1の方向に並んで配置された第1メモリセルアレイ及び第2メモリセルアレイと、第1メモリセルアレイと第2メモリセルアレイとの間に配置され、サブワードドライバ回路を制御する第2制御部を含む第1領域と、を備える半導体装置が提供される。第1制御部は、第1回路部を有する。第2制御部は、第1電源電位を低電位側とする第1電源電圧で動作する第3回路部と、第1電源電位よりも低い第2電源電位を低電位側とする第2電源電圧で動作する第4回路部と、を含む。第2制御部は、サブワードドライバ回路に第1制御信号を供給し、第1制御部の第1回路部に第2制御信号を供給する。第1制御部の第1回路部は、第1電源電位を受け取らずに第2電源電位を低電位側とする第3電源電圧で動作し、第2制御信号を受け取り第3制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第1制御信号と第3制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。本発明は、以下の効果のうち少なくとも1つを有する。本発明においては、ワード線の非活性化を非線形的に実施し、線形的非活性化とは異なるポンピング効率αに設定する。これにより、ワード線の非活性化の際に、半導体基板中に発生する少数キャリアによりワード線の周囲のメモリセルの情報が破壊されることを防止することができる。本発明においては、ワード線を非活性化するための電源電位は1種類である。これにより、メモリセルアレイの面積が増大することを抑制すると共に、ポンピング効率αの低減方法の自由度を高めることができる。上記第1視点の好ましい形態を以下に記載する。上記第1視点の好ましい形態によれば、サブワードドライバ回路は、ワード線を非活性状態にしている途中でワード線の非活性化速度を低下させる。上記第1視点の好ましい形態によれば、ワード線の非活性化の速度が変化した以後、ビット線のイコライズが開始される。上記第1視点の好ましい形態によれば、第1制御部の第1回路部は、ワード線の活性状態において、第3制御信号の電位を変化させる。第2制御部は、ワード線の活性状態において、第1制御信号の電位を変化させる。サブワードドライバ回路は、第1制御信号及び第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。上記第1視点の好ましい形態によれば、第1制御部の第1回路部は、第3制御信号の電位を変化させた後、ワード線の非活性化の際に第3制御信号の電位を元に戻す。サブワードドライバ回路は、第3制御信号の電位が元に戻るときにワード線の非活性化の速度を低くする。上記第1視点の好ましい形態によれば、第1制御部は、第2電源電圧で動作する第2回路部をさらに有する。第2制御部は、第1制御部の第2回路部に第4制御信号をさらに供給する。第1制御部の第2回路部は、第4制御信号を受け取り第5制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第1制御信号、第3制御信号及び第5制御信号を受け取り、活性状態のワード線を非線形に非活性状態とする。上記第1視点の好ましい形態によれば、選択したワード線においては、第1制御部の第1回路部は、ワード線が活性状態から非活性状態に変化している際に第3制御信号の電位を変化させ、ワード線が非活性状態になった後、第3制御信号の電位を元に戻す。選択されていないワード線においては、第1制御部の第1回路部は、ワード線が活性状態から非活性状態に変化している際に第3制御信号の電位を変化させない。上記第1視点の好ましい形態によれば、第1制御部の第2回路部は、ビット線のイコライズを開始した後、第5制御信号の電位を変化させる。上記第1視点の好ましい形態によれば、第1制御部の第2回路部は、ワード線の活性状態において、第5制御信号の電位を変化させる。サブワードドライバ回路は、第5制御信号の電位が変化したときに、活性状態のワード線の非活性化を開始する。上記第1視点の好ましい形態によれば、第1制御部の第1回路部は、第3制御信号をサブワードドライバ回路に供給し、ワード線を非活性化している際に第3制御信号の電位を変化させる。サブワードドライバ回路は、第3制御信号の電位が変化したときに、ワード線の非活性化の速度を低くする。上記第1視点の好ましい形態によれば、ワード線の電位を監視することなく第3制御信号の電位を変化させる。上記第1視点の好ましい形態によれば、第3制御信号の電位が変化する前にワード線の電位は第2電源電位に達することはない。上記第1視点の好ましい形態によれば、第1制御部は、第3電源電圧で動作する第2回路部をさらに有する。第2制御部は、第1制御部の第2回路部に第4制御信号をさらに供給する。第1制御部の第2回路部は、第4制御信号を受け取り第5制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第1制御信号、第3制御信号及び第5制御信号を受け取り、活性状態のワード線を非線形に非活性状態とする。上記第1視点の好ましい形態によれば、第1制御部の第1回路部は、ワード線の活性状態において、第3制御信号の電位を変化させる。第2制御部は、ワード線の活性状態において、第1制御信号の電位を変化させる。サブワードドライバ回路は、第1制御信号及び第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。上記第1視点の好ましい形態によれば、第1制御部の第2回路部は、ワード線を非活性化している際に、第5制御信号の電位を変化させる。サブワードドライバ回路は、第5制御信号の電位が変化したときにワード線の非活性化の速度を低くする。上記第1視点の好ましい形態によれば、第1制御部の第1回路部はワード線の活性状態において第3制御信号の電位を変化させ、第2制御部はワード線の活性状態において第1制御信号の電位を変化させ、サブワードドライバ回路は、第1制御信号及び第3制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。ワード線の非活性化が開始した後、第1制御部の第1回路部は第3制御信号の電位を元に戻すと共に、第1制御部の第2回路部は第5制御信号の電位を変化させ、サブワードドライバ回路は、第3制御信号の電位が元に戻り、第5制御信号の電位が変化したときに、ワード線の非活性化を中断する。ワード線の非活性化が中断してから所定時間後に、第1制御部の第1回路部は再び第3制御信号の電位を変化させ、サブワードドライバ回路は、第3制御信号の電位が再び変化したときに、中断前よりも低い非活性化速度でワード線の非活性化を再開する。上記第1視点の好ましい形態によれば、サブワードドライバ回路は、ワード線を非活性状態にしている途中において、所定時間、ワード線の非活性化を中断する。上記第1視点の好ましい形態によれば、ワード線の非活性化が中断されている間に、ビット線のイコライズが開始される。上記第1視点の好ましい形態によれば、サブワードドライバ回路は、所定時間後、ワード線の非活性化を中断する前よりも低い速度でワード線の非活性化を再開する。上記第1視点の好ましい形態によれば、サブワードドライバ回路は、ワード線の非活性化に使用される複数のトランジスタを有する。ワード線の非活性化に使用するトランジスタの数を変化させることにより、ワード線の非活性化速度を変化させる。本発明の第1実施形態に係る半導体装置について説明する。以下においては、半導体装置として、ダイナミックアクセスランダムメモリ以下DRAMというを例にして説明する。なお、以下の図面の説明においては、形態にかかわらず、同じ要素には同じ符号を付してある。図1に、本発明の第1実施形態に係る半導体装置の概略ブロック図を示す。半導体装置1は、少なくとも1つのメモリセル部101と、メモリセル部101のデータの読み出し及び書き換えを制御するリード/ライト制御回路200と、メモリセル部101を制御する信号の電位を発生させる内部電源発生回路300と、メモリセル部101のデータの入出力を制御する入出力回路400と、を備える。リード/ライト制御回路200は、コマンド信号が入力されるコマンド端子201及びクロック信号が入力されるクロック端子202と電気的に接続されている。リード/ライト制御回路200は、後述するワード線駆動回路及びワード線駆動回路の制御回路を有する。内部電源発生回路300は、電源電位に接続された電源端子301及び接地電位に接続された接地端子302と電気的に接続されている。入出力回路400は、データ信号が入出力される信号端子401と電気的に接続されている。図2に、メモリセル部を有するメモリセルアレイを複数配置した半導体装置の概略ブロック図を示す。図1は1つのメモリセル部101及びそれに付随する回路200,300,400に着目した図であり、図2は複数のメモリセルアレイ100a~100dの配置に着目した図である。半導体装置1は、第1~第4のメモリセルアレイ100a~100dと、各メモリセルアレイ100a~100dの間の領域各メモリセルアレイ100a~100dの周囲の領域に形成された周辺回路領域第1領域211と、を備える。第1~第4のメモリセルアレイ100a~100dは、格子状に配置されている。周辺回路領域211には、リード/ライト制御回路200の一部が配置される。図3に、図1及び図2に示す1つのメモリセルアレイの内部を示す概略ブロック図を示す。図3に示す形態において、半導体装置1は、メモリセルアレイ100と、そのデコーダが形成されたカラムデコーダ領域212及びロウデコーダ領域213と、を有する。メモリセルアレイ100は、複数のメモリセルを有する複数のメモリセルマット102と、図面上横方向に隣接するメモリセルマット102間に形成された複数のセンスアンプ領域103と、図面上縦方向に隣接するメモリセルマット102間に形成された複数のサブワードドライバ領域104と、図面上斜め方向に隣接するメモリセルマット102間に形成された複数のクロス領域105と、を備える。クロス領域105は、隣接するセンスアンプ領域103間に形成されていると共に、隣接するサブワードドライバ領域104間に形成されている。図4に、メモリセルアレイにおけるメモリセル選択トランジスタの概略断面図を示す。図4は、ゲート電極が半導体基板に埋め込まれたトレンチゲート型セルトランジスタ例えばnMOSトランジスタの概略断面図である。メモリセルアレイ100は、半導体基板例えばpウェル111と、素子分離領域SGI;ShallowGrooveIsolation112と、半導体基板111に形成された溝を被覆するように形成されたゲート酸化膜113と、ゲート酸化膜113上に、溝に埋め込まれるように形成されたゲート電極ワード線114と、ワード線114の側面及び上面を覆う保護膜115と、プラグ116と、キャパシタ117と、ビット線118と、を有する。半導体基板111は、例えば、シリコン基板であり、pウェル111aと、pウェル111aにn型不純物を注入して形成されたソースドレイン領域111bと、を有する。プラグ116は、ソースドレイン領域111bと電気的に接続されている。キャパシタ117及びビット線118は、プラグ116に電気的に接続されている。本発明によれば、ワード線の非活性化の際に、半導体基板111に発生する少数キャリアにより選択ワード線の周囲のメモリセルの情報が破壊されることを防止することができる。図5に、本発明の半導体装置におけるメモリセルアレイ回路の一例を示す回路図を示す。メモリセルアレイ100は、センスアンプ回路SAと、センスアンプ回路SAの2個の入出力端子に接続された相補ビット線対BL,/BLと、相補ビット線対BL,/BLのそれぞれに接続された複数図5においては512個のDRAMメモリセルMCと、相補ビット線対BL,/BLに接続されたイコライズ回路と、を有する。各DRAMメモリセルMCは、選択トランジスタQ0及びキャパシタCsを有する。イコライズ回路においてビット線イコライズ信号BLEQがハイに駆動されると、相補ビット線対BL,/BLはプリチャージ電位HVDDにイコライズされる。図6に、本発明の半導体装置におけるDRAMのアクティブ動作時の制御信号の流れの一例を示す概略図を示す。まず、クロック端子202を介して外部から供給される外部クロック信号CKの立ち上がりに同期してコマンド端子201を介して外部から入力されるアクティブコマンド信号ACTが半導体装置1に取り込まれる。次に、リード/ライト制御回路200が所定のタイミングで制御信号内部アクティブ信号ACTを活性化させる。また、リード/ライト制御回路200は内部アクティブ信号の活性化に引き続いて制御信号ビット線イコライズ信号BLEQを非活性化させる。内部アクティブ信号ACTの活性化により、メモリセルアレイ100内の複数のワード線WLのうちアクティブコマンド信号ACTとともに外部から供給されたロウアドレスに対応するワード線WLが活性化され、メモリセルMCが選択され、ビット線に信号が読み出される。またワード線WLの活性化から一定時間経過後、リード/ライト制御回路200は、制御信号センスアンプ活性化信号SAEを活性化させ、センスアンプSAを起動する。その後、外部クロック信号CKに同期して入力されるリードコマンド信号又はライトコマンド信号のカラムアドレスに応じて、リード/ライト制御回路200がメモリセルアレイ100内の複数のビット線のうちカラムアドレスに対応したビット線を選択し、カラムアドレスに対応したビット線に接続された複数のメモリセルMCのうち活性化されたワード線に接続されているメモリセルMCに対して読み出し動作又は書き込み動作を実行する。次に、クロック端子202を介して外部から供給される外部クロック信号CKの立ち上がりに同期してコマンド端子201を介して外部から入力されるプリチャージコマンド信号PREが半導体装置1に取り込まれると、リード/ライト制御回路200が所定のタイミングで内部アクティブ信号ACTを非活性化させる。これを受けてメモリセルアレイ100内の活性化されているワード線WLが非活性化される。また、ワード線WLの非活性化から所定の時間経過後、リード/ライト制御回路200は、センスアンプ活性化信号SAEを非活性化させると共に、制御信号ビット線イコライズ信号BLEQを活性化させ、ビット線のイコライズを開始する。このようにして一連のアクティブ動作が終了する。図7に、本発明の第1~第5実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図を示す。まず、アクティブコマンド信号を受けると、ビット線イコライズ信号BLEQはロウに駆動される。次にワード線が立ち上がり相補ビット線対に微小信号が読み出される。続いてセンスアンプ活性化信号SAEがハイに駆動されると、センスアンプSAにより、相補ビット線対のうち一方のビット線は電源電位VDDに増幅され、他方のビット線は接地電位VSSに増幅される。次に、プリチャージコマンド信号を受けるとワード線WLがリセットされる。このとき、ワード線WLは、非線形的に非活性化される。ワード線WLが非活性化され始めてから最初の区間を第1区間、第1区間後からワード線WLの非活性化が終了するまでの区間を第2区間とすると、第1区間の非活性化速度は第2区間の非活性化速度より高くなっている。これにより、上記式1におけるポンピング効率αを低減することができる。この結果、pウェル中に注入される少数キャリアである電子の数を低減することができ、選択ワード線の周囲のメモリセルのハイ情報が破壊されるのを防止できる。また、ワード線WLの非活性化のための電源電位は1種類のみであるので、中間電位用の電源配線が不要となる。これにより、メモリセルアレイの面積の増大を抑制することができる。また、非活性化波形の設計の自由度を高めることができる。さらに、相補ビット線対のイコライズは、第2区間において開始される。このとき、相補ビット線対のイコライズ前の第1区間においてワード線WLの電位は低下されているので、相補ビット線対のイコライズによってメモリセルの情報が破壊されることがない。従って第2区間の最初の時点で相補ビット線対のイコライズを開始することができるためプリチャージ期間が延びることを回避することができる。図8に、本発明の半導体装置における第1ワード線駆動回路の例を示す回路図を示す。図8に示す第1ワード線駆動回路221は、CMOSタイプであり、最も基本的な構成を有する。第1ワード線駆動回路221は、図3に示すサブワードドライバ領域104に配置することができる。以下に、第1ワード線駆動回路221の動作等について説明する。図9に、第1実施形態に係る第1ワード線駆動回路の制御回路の一例を示す回路図を示す。図10に、第1実施形態に係る第1ワード線駆動回路の動作波形の一例を示す概略図を示す。図9において、点線で囲まれた部分、すなわち、ワード線リセット信号第3制御信号S2Bのドライバ回路第1制御部は、図3に示すクロス領域105に配置されると好ましい。ワード線リセット信号S2Bのドライバ回路のうち、最終段のドライバ回路第1制御部の第1回路部231aのみが図3に示すクロス領域105に配置されるとより好ましい。図9に示すその他の部分第2制御部232は、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。第2制御部232は、VSS-VDD間の第1電源電圧で動作する第3回路部232aと、VKK-VPP間の第2電源電圧で動作する第4回路部232bと、を有する。第2制御部232は、第1ワード線駆動回路221にワード線駆動信号第1制御信号S1Bを供給する。また、第2制御部232は、最終段のドライバ回路231aに制御信号第2制御信号も供給する。一方、最終段のドライバ回路である第1制御部の第1回路部231aは、VKK-VDD間の第3電源電圧で動作する。最終段のドライバ回路231aは、第2制御部232から制御信号を受け取り、ワード線リセット信号第3制御信号S2Bを第1ワード線駆動回路221に供給する。第1ワード線駆動回路221は、ワード線駆動信号S1B及びワード線リセット信号S2Bの電位変化によってワード線の活性状態及び非活性状態を制御する。図9の点線で囲まれた回路第1制御部の第1回路部をクロス領域105に配置することにより、ワード線駆動までの時間を短縮することができると共に、レイアウト面積増大を抑制することができる。図3に示すサブワードドライバ領域104内には、図8に示す第1ワード線駆動回路221がワード線本数分配置される。また、図3において、縦方向に1列に並んだ4個のメモリセルマット領域102の上下に配置された合計5個のサブワードドライバを同時に動作させるために、その制御信号は、5個のサブワードドライバ領域104に同時に供給する必要がある。ワード線駆動回路の制御回路の最終段のドライバ第1制御部の第1回路部231aには、このように第1ワード線駆動回路221が複数個接続されるため負荷容量が重くなる。仮に、ワード線駆動回路の制御回路の最終段のドライバ231aをロウデコーダ領域213に配置したとすると、配線抵抗と負荷容量によりその波形は大幅に遅れることになる。本発明によれば、最終段のドライバ231aだけをバッファとして、各クロス領域105に配置することによって、負荷を分散させ、配線抵抗と負荷容量による信号の遅れを防止することができる。また、クロス領域105を有効活用することができる。ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ACTがハイに制御されるとビット線イコライズ信号BLEQがロウに制御される。次に、ロウアドレスRAで選択されたワード線に対応するワード線駆動信号S1Bが昇圧電位VPPから負電位VKKに制御され、ワード線WLがVKKからVPPに駆動される。ワード線リセット信号S2Bは内部アクティブ信号ACTがハイに駆動されてもVKKを維持する。ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ACTがロウに制御されると、ワード線リセット期間の第1区間が始まる。ワード線駆動信号S1BがVPPに、ワード線リセット信号S2Bが電源電位VDDに駆動され、ワード線は2個の第1~第2nMOSトランジスタQ1,Q2により急速にリセットされる。ワード線の引き抜き速度をモニターするWL引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第2区間になるとワード線リセット信号S2BがVKKになり第2nMOSトランジスタQ2がオフするのでワード線は1個の第1nMOSトランジスタQ1でゆっくりとリセットされるとともに、ビット線イコライズ信号BLEQがハイに制御されてビット線イコライズが開始される。ここでWL引き抜きレプリカには、第1ワード線駆動回路221の2個の第1~第2nMOSトランジスタQ1,Q2の特性変動をモニターするように同じMOSトランジスタQ1,Q2が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第1区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Cwlにはワード線リセット期間の第1区間の時間を設定するために定められた値が設定される。本実施形態によれば、第1区間の非活性化速度よりも第2区間の非活性化速度を低下させることにより、ワード線リセット波形の傾きを実質的に緩やかにすることができる。すなわち、ポンピング効率α低減することができる。これにより、選択されたワード線の周囲の情報破壊を防止することができる。本実施形態によれば、ワード線の非活性化はVKK1種類のみで実施されるので、メモリセル面積の増大を抑制することができると共に、ワード線非活性化の動作波形の設計の自由度を高めることができる。本実施形態によれば、ビット線のイコライズ前である第1区間においてワード線の電位を低下させることができ、イコライズ期間が延長することを防止することができる。次に、本発明の第2実施形態に係る半導体装置について説明する。図11に、本発明の半導体装置における第2ワード線駆動回路の一例を示す回路図を示す。第2実施形態においては、第1実施形態における図8に示す第1ワード線駆動回路の代わりに、図11に示す第2ワード線駆動回路222を使用する。第2ワード線駆動回路222は、構成は第1ワード線駆動回路221と同じであるが、昇圧電源VPPの変わりにワード線駆動信号S2が入力される点において第1ワード線駆動回路221と異なる。この構成は階層化ワード線方式で使われる。第2ワード線駆動回路222は、図3に示すサブワードドライバ領域104に配置することができる。以下に、第2ワード線駆動回路222の動作等について説明する。図12に、第2実施形態に係る第2ワード線駆動回路の第1制御回路の一例を示す回路図を示す。図13に、第2実施形態に係る第2ワード線駆動回路の動作波形の一例を示す概略図を示す。第2ワード線駆動回路の第1制御回路のうち、ビット線イコライズ信号BLEQ、第1ワード線駆動信号S1B、ワード線リセット信号S2Bは、図9に示す信号と同じものを使用することができる。第2ワード線駆動回路222においては、ワード線は第1ワード線駆動信号第1制御信号S1Bと第2ワード線駆動信号第5制御信号S2でワード線が階層的に選択される。図12及び図9において、点線で囲まれた部分、すなわち、第2ワード線駆動信号のドライバ回路は、図3に示すクロス領域105に配置されると好ましい。第2ワード線駆動信号のドライバ回路のうち、最終段のドライバ回路第1制御部の第2回路部231bのみが図3に示すクロス領域105に配置されるとより好ましい。図12に示すその他の部分第2制御部232は、図9に示す第2制御部232と同様に、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。最終段のドライバ回路である第1制御部の第2回路部231bは、VKK-VPP間の第2電源電圧で動作する。第2回路部231bは、第2制御部232から制御信号第4制御信号を受け取り、第2ワード線駆動信号第5制御信号S2を第2ワード線駆動回路222に供給する。第2ワード線駆動回路222は、ワード線駆動信号第1制御信号S1B、ワード線リセット信号第3制御信号S2B、及び第2ワード線駆動信号第5制御信号S2の電位変化によってワード線の活性状態及び非活性状態を制御する。ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ACTがハイに制御されると、ビット線イコライズ信号BLEQがロウに制御される。次に、第1ワード線駆動信号S1Bが昇圧電位VPPから負電位VKKに制御される。第2ワード線駆動信号S2は、ロウアドレスRAのうちの一部のアドレスRA2で選択された信号がVKKからVPPに駆動され、ワード線WLがVKKからVPPに駆動される。ここで、ワード線を階層的に選択するために第1ワード線駆動信号S1BはロウアドレスRAのうちRA2を除いた部分で選択されることが図9に示す制御回路と異なる部分である。ワード線リセット信号S2Bは内部アクティブ信号ACTがハイに駆動されてもVKKを維持する。ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ACTがロウに制御されるとワード線リセット期間の第1区間が始まる。第1ワード線駆動信号S1BがVPPに、ワード線リセット信号S2Bが電源電位VDDに駆動され、ワード線は2個の第1~第2nMOSトランジスタQ1,Q2で急速にリセットされる。ワード線の引き抜き速度をモニターするWL引き抜きレプリカの遅延時間が経過しワード線リセット期間の第2区間になるとワード線リセット信号S2BがVKKになり第2nMOSトランジスタQ2がオフするのでワード線は1個の第1nMOSトランジスタQ1でゆっくりとリセットされるとともに、ビット線イコライズ信号BLEQがハイに制御されてビット線イコライズが開始される。その後第2ワード線駆動信号S2がVKKに戻る。第2実施形態において、上記以外の形態は第1実施形態と同様とすることができる。次に、本発明の第3実施形態に係る半導体装置について説明する。図14に、第3実施形態に係る第2ワード線駆動回路の第2制御回路の一例を示す回路図を示す。図15に、第3実施形態に係る第2ワード線駆動回路の動作波形の一例を示す概略図を示す。第3実施形態においては、第2実施形態に係る図9に示す第2ワード線駆動回路の第1制御回路の一部S1B回路以外の部分に代えて、図14に示す第2ワード線駆動回路の第2制御回路を使用する。第3実施形態においては、S2回路は、図12に示す回路を使用することができる。第3実施形態においては、階層ワード線構成に置いて、第1ワード線駆動信号S1Bが選択、第2ワード線駆動信号S2が非選択という組み合わせにおいて非選択となるワード線がフローティング状態になることを防止する。図14において、点線で囲まれた部分、すなわち、ワード線リセット信号S2Bのドライバ回路は、図3に示すクロス領域105に配置されると好ましい。ワード線リセット信号S2Bのドライバ回路のうち、最終段のドライバ回路のみが図3に示すクロス領域105に配置されるとより好ましい。図14に示すその他の部分は、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。図15に示す動作波形においては、図13に示す動作波形におけるワード線リセット信号S2Bの波形が異なるのみなので、この点について説明し、その他の説明は省略する。図15に示すようにワード線リセット信号S2Bは、内部アクティブ信号ACTがロウであるプリチャージ期間にはハイに制御されている。内部アクティブ信号ACTとロウアドレスRA2により選択される場合には、ワード線が選択される前にロウに制御され、その後の動作は図13と同様になる。また、内部アクティブ信号ACTがロウに制御されるプリチャージ期間になると、ワード線リセット信号S2Bはハイに戻る。一方、内部アクティブ信号ACTとロウアドレスRA2により選択されない非選択ワード線の場合は図示せずワード線駆動信号S2がロウを保持するので、ワード線リセット信号S2Bはハイを保持する。この結果、非選択となるワード線がフローティング状態になることを防止することができる。第3実施形態において、上記以外の形態は第1実施形態及び第2実施形態と同様とすることができる。次に、本発明の第4実施形態に係る半導体装置について説明する。図16に、第4実施形態に係る第2ワード線駆動回路の第3制御回路の一例を示す回路図を示す。図17に、第4実施形態に係る第2ワード線駆動回路の動作波形の一例を示す概略図を示す。第4実施形態においては、第2実施形態に係る図12に示す第2ワード線駆動回路の第1制御回路の代わりに、図14に示す第2ワード線駆動回路の第3制御回路を使用する。第4実施形態においては、ワード線駆動信号第3制御信号S1Bとワード線駆動信号第5制御信号S2でワード線が階層的に選択される。図16において、点線で囲まれた部分、すなわち、ワード線リセット信号S2B及び第2ワード線駆動信号S2のドライバ回路は、図3に示すクロス領域105に配置されると好ましい。ワード線リセット信号S2B及び第2ワード線駆動信号S2のドライバ回路のうち、最終段のドライバ回路第1制御部の第1回路部231a,第2回路部231bのみが図3に示すクロス領域105に配置されるとより好ましい。図16に示すその他の部分232は、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ACTがハイに制御されるとビット線イコライズ信号BLEQがロウに制御される。次に、第1ワード線駆動信号S1BがロウアドレスRAのうちRA2を除いた部分で選択され、昇圧電位VPPから負電位VKKに制御される。ワード線リセット信号S2BはロウアドレスRAのうちの一部のアドレスRA2で選択されVDDから負電位VKKに制御される。また第2ワード線駆動信号S2はロウアドレスRAのうちの一部のアドレスRA2で選択されVKKからVPPに駆動され、ワード線WLがVKKからVPPに駆動される。ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ACTがロウに制御されるとワード線リセット期間の第1区間が始まる。まず第2ワード線駆動信号S2が昇圧電位VPPから負電位VKKに制御される。このとき第1ワード線駆動信号第1制御信号S1Bは負電位VKKを保持しているので、図11に示すpMOSトランジスタQ3はオンしており、ワード線の電位はQ3を介してVKK側に放電され、急速に低下する。ここでQ3のゲート電圧がVKKであるため、ワード線の電位はVKKQ3の閾値電圧に近づくにつれ傾きが緩やかになりVKKQ3の閾値電圧を下回ることは無い。内部アクティブ信号ACTがロウに制御されてから遅延時間DLY1が経過するとワード線リセット期間の第2区間になり、ビット線イコライズ信号BLEQがハイに制御されてビット線イコライズが開始される。前述のようにワード線リセット期間の第1区間ではワード線の電位はVKKQ3の閾値電圧を下回ることは無いので、遅延時間DLY1はワード線の電位をモニターしなくても良くなり、回路が簡単になるという効果がある。続いて、ワード線リセット信号S2BがVKKからVDDに制御され、ワード線の電位は第2nMOSトランジスタQ2を介してVKKにゆっくりと引き抜かれる。最後に、第1ワード線駆動信号S1Bが負電位VKKから昇圧電位VPPに制御される。第4実施形態において、上記以外の形態は第1~3実施形態と同様とすることができる。次に、本発明の第5実施形態に係る半導体装置について説明する。図18に、本発明の半導体装置における第3ワード線駆動回路の一例を示す回路図を示す。第5実施形態においては、第1~第4実施形態における図8及び図11に示す第1及び第2ワード線駆動回路の代わりに、図18に示す第3ワード線駆動回路223を使用する。図18に示す第3ワード線駆動回路223は、NMOSタイプであり、階層化ワード線方式にも使うことができる。第3ワード線駆動回路223は、図3に示すサブワードドライバ領域104に配置することができる。以下に、第3ワード線駆動回路223の動作等について説明する。図19に、第5実施形態に係る第3ワード線駆動回路の制御回路の一例を示す回路図を示す。図20に、第5実施形態に係る第3ワード線駆動回路の動作波形の一例を示す概略図を示す。図19において、点線で囲まれた部分、すなわち、ワード線リセット信号第3制御信号S1B及び第1ワード線駆動信号第5制御信号S1のドライバ回路は、図3に示すクロス領域105に配置されると好ましい。ワード線リセット信号S1B及び第1ワード線駆動信号S1のドライバ回路のうち、最終段のドライバ回路第1制御部の第1回路部及び第2回路部241a,241bのみが図3に示すクロス領域105に配置されるとより好ましい。図19に示すその他の部分第2制御部242は、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。第2制御部242は、VSS-VDD間の第1電源電圧で動作する第3回路部242aと、VKK-VPP間の第2電源電圧で動作する第4回路部242bと、を有する。第2制御部242は、第3ワード線駆動回路223に第2ワード線駆動信号第1制御信号S2を供給する。また、第2制御部242は、最終段のドライバ回路241a,241bに制御信号第2制御信号,第4制御信号も供給する。一方、最終段のドライバ回路である第1制御部の第1回路部241a及び第2回路部241bは、VKK-VDD間の第3電源電圧で動作する。最終段のドライバ回路241a,241bは、第2制御部242から制御信号を受け取り、ワード線リセット信号第3制御信号S1B及び第1ワード線駆動信号第5制御信号S1を第3ワード線駆動回路223に供給する。第3ワード線駆動回路223は、ワード線リセット信号S1B及び第1ワード線駆動信号S1並びに第2ワード線駆動信号S2の電位変化によってワード線の活性状態及び非活性状態を制御する。ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ACTがハイに制御されるとワード線リセット信号S1Bがロウに制御され、第1ワード線駆動信号S1がハイに制御される。続いてビット線イコライズ信号BLEQがロウに制御され、続いて第2ワード線駆動信号第1制御信号S2がVKKからVPPに駆動され、ワード線WLがVKKからVPPに駆動される。ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ACTがロウに制御されるとワード線リセット期間の第1区間が始まる。第2ワード線駆動信号S2がVKKに、ワード線リセット信号S1Bがハイに駆動される。この時第1ワード線駆動信号S1はまだハイを保持しているので、ワード線は2個の第4~第5nMOSトランジスタQ4,Q5で急速にリセットされる。ワード線の引き抜き速度をモニターするWL引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第2区間になると第1ワード線駆動信号S1がVKKになり第4nMOSトランジスタQ4がオフするのでワード線は1個の第5nMOSトランジスタQ5でゆっくりとリセットされるとともに、ビット線イコライズ信号BLEQがハイに制御されてビット線イコライズが開始される。ここでWL引き抜きレプリカには、図18に示す第3ワード線駆動回路223の2個の第4~第5nMOSトランジスタQ4,Q5の特性変動をモニターするように同じMOSトランジスタQ4,Q5が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第1区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Cwlにはワード線リセット期間の第1区間の時間を設定するために定められた値が設定される。第5実施形態において、上記以外の形態は第1実施形態と同様とすることができる。次に、本発明の第6実施形態に係る半導体装置について説明する。図21に、本発明の第2実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図を示す。第6実施形態において、第1~第5実施形態と異なる点は、プリチャージコマンド信号を受けワード線をリセットする際に、第1区間は高速にリセットし、第2区間は一定期間ワード線を中間電位に保持し、相補ビット線対のイコライズを第2区間におけるワード線の中間電位保持期間中に開始する点にある。その後、ワード線は、第3区間において中間電位からVKKにリセットされる。図22に、第6実施形態に係る第3ワード線駆動回路の制御回路の一例を示す回路図を示す。図23に、第6実施形態に係る第3ワード線駆動回路の動作波形の一例を示す概略図を示す。図22において、点線で囲まれた部分、すなわち、ワード線リセット信号第3制御信号S1B及びワード線駆動信号第5制御信号S1のドライバ回路は、図3に示すクロス領域105に配置されると好ましい。ワード線リセット信号S1B及びワード線駆動信号S1のドライバ回路のうち、最終段のドライバ回路第1制御部の第1回路部及び第2回路部241a,241bのみが図3に示すクロス領域105に配置されるとより好ましい。図22に示すその他の部分第2制御部242は、アレイエリアの外部、例えば、図3に示すロウデコーダ領域213や図2に示す周辺回路領域211に配置されると好ましい。ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ACTがハイに制御されるとワード線リセット信号S1Bがロウに制御され、第1ワード線駆動信号S1がハイに制御される。続いてビット線イコライズ信号BLEQがロウに制御され、続いて第2ワード線駆動信号S2がVKKからVPPに駆動され、ワード線WLがVKKからVPPに駆動される。ワード線の非活性化においては、プリチャージコマンド信号を受け、内部アクティブ信号ACTがロウに制御されるとワード線リセット期間の第1区間が始まる。第2ワード線駆動信号S2がVKKに、ワード線リセット信号S1Bがハイに駆動される。この時ワード線駆動信号S1はまだハイを保持しているので、ワード線は2個の第4~第5nMOSトランジスタQ4,Q5で急速にリセットされる。ワード線の引き抜き速度をモニターするWL引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第2区間になると第1ワード線駆動信号S1とワード線リセット信号S1BがVKKになり第4~第5nMOSトランジスタQ4,Q5がオフするのでワード線は一旦中間電位に保持されるとともに、ビット線イコライズ信号BLEQがハイに制御されてビット線イコライズが開始される。その後、第3区間において、ワード線リセット信号S1Bが再びハイに駆動され、ワード線は1個の第5nMOSトランジスタQ5でゆっくりとVKKにリセットされる。ここでWL引き抜きレプリカは図18に示す第3ワード線駆動回路223の2個の第4~第5nMOSトランジスタQ4,Q5の特性変動をモニターするように同じMOSトランジスタQ4,Q5が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第1区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Cwlにはワード線リセット期間の第1区間の時間を設定するために定められた値が設定される。第6実施形態において、上記以外の形態は第5実施形態と同様とすることができる。本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ置換ないし選択が可能である。本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。"