基板に形成され、CMOS回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するPMOSFET及びNMOSFETを有し、前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいことを特徴とするニューロンCMOS回路。前記複数の入力ゲート電極は前記共通するフローティングゲートとそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力することを特徴とする請求項1に記載のニューロンCMOS回路。前記PMOSFETのソースと前記一つの入力ゲート電極とに、電源電圧が印加されることを特徴とする請求項1又は2に記載のニューロンCMOS回路。基板と、前記基板に形成されたnウェルと、前記nウェルに形成された第1のp型拡散領域と、前記基板に形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記フローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記フローティングゲートとの間の容量と概略等しいことを特徴とするニューロンCMOS回路。前記第1のp型拡散領域と、前記一つの入力ゲート電極とに接続し、電源電圧を印加する第1の配線層と、前記第1のn型拡散領域に接続し、接地する第2の配線層と、前記第1のp型拡散領域と前記第1のn型拡散領域とに接続し、出力電圧を出力する第3の配線層と、を更に備えることを特徴とする請求項4に記載のニューロンCMOS回路。基板と、前記基板に形成されたnウェル及びpウェルと、前記nウェルに形成された第1のp型拡散領域と、前記pウェルに形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備えることを特徴とするニューロンCMOS回路。前記基板は、不純物を含まない基板、不純物濃度の低い基板または絶縁基板であることを特徴とする請求項6に記載のニューロンCMOS回路。前記nウェルに形成された第2のn型拡散領域と、前記pウェルに形成された第2のp型拡散領域と、を更に備えることを特徴とする請求項6又は7に記載のニューロンCMOS回路。基板と、前記基板に形成されたnウェルと、前記nウェルに形成された第1のp型拡散領域と、前記基板に形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記nウェルは、前記フローティングゲートの半分の面積と重なるように配置されることを特徴とするニューロンCMOS回路。前記nウェルに形成された第2のn型拡散領域と、前記基板に形成された第2のp型拡散領域と、を更に備えることを特徴とする請求項9に記載のニューロンCMOS回路。前記第1のp型拡散領域に接続し、電源電圧を印加する第1の配線層と、前記第1のn型拡散領域に接続し、接地する第2の配線層と、前記第1のp型拡散領域と前記第1のn型拡散領域とに接続し、出力電圧を出力する第3の配線層と、を更に備えることを特徴とする請求項6乃至10の何れか一に記載のニューロンCMOS回路。前記複数の入力ゲート電極はそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力することを特徴とする請求項4乃至11の何れか一に記載のニューロンCMOS回路。請求項1乃至12の何れか一に記載のニューロンCMOS回路を備える電子回路。ニューロンCMOS回路は、複数の入力ゲート電極が配設されることから、フローティングゲートとそれぞれの入力ゲート電極との間に結合容量がそれぞれ形成される。また、上述したように、入力ゲート電極の各々に印加した電圧に所定の重みをかけて線形加算した値が、所定の閾値より大となった場合にのみソース及びドレイン領域間が電気的に接続されるように構成された回路であるため、ニューロンCMOS回路においては、高度な閾値の制御が求められる。しかし、フローティングゲート-基板間容量の影響により、入力ゲートから見た閾値が変動するという問題があった。本発明は、フローティングゲート-基板間容量の影響を抑制し、高度な閾値の制御を実現するニューロンCMOS回路を提供することを目的とする。また、本発明は、そのようなニューロンCMOS回路を備える電子回路を提供することを目的とする。本発明の一実施形態によると、基板に形成され、CMOS回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するPMOSFET及びNMOSFETを有し、前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいニューロンCMOS回路が提供される。前記複数の入力ゲート電極は前記共通するフローティングゲートとそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力してもよい。前記PMOSFETのソースと前記一つの入力ゲート電極とに、電源電圧が印加されてもよい。また、本発明の一実施形態によると、基板と、前記基板に形成されたnウェルと、前記nウェルに形成された第1のp型拡散領域と、前記基板に形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記フローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記フローティングゲートとの間の容量と概略等しいニューロンCMOS回路が提供される。前記第1のp型拡散領域と、前記一つの入力ゲート電極とに接続し、電源電圧を印加する第1の配線層と、前記第1のn型拡散領域に接続し、接地する第2の配線層と、前記第1のp型拡散領域と前記第1のn型拡散領域とに接続し、出力電圧を出力する第3の配線層と、を更に備えてもよい。また、本発明の一実施形態によると、基板と、前記基板に形成されたnウェル及びpウェルと、前記nウェルに形成された第1のp型拡散領域と、前記pウェルに形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備えるニューロンCMOS回路が提供される。前記基板は、不純物を含まない基板、不純物濃度の低い基板または絶縁基板であってもよい。前記nウェルに形成された第2のn型拡散領域と、前記pウェルに形成された第2のp型拡散領域と、を更に備えてもよい。また、本発明の一実施形態によると、基板と、前記基板に形成されたnウェルと、前記nウェルに形成された第1のp型拡散領域と、前記基板に形成された第1のn型拡散領域と、前記第1のp型拡散領域及び前記第1のn型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記nウェルは、前記フローティングゲートの半分の面積と重なるように配置されるニューロンCMOS回路が提供される。前記nウェルに形成された第2のn型拡散領域と、前記基板に形成された第2のp型拡散領域と、を更に備えてもよい。前記第1のp型拡散領域に接続し、電源電圧を印加する第1の配線層と、前記第1のn型拡散領域に接続し、接地する第2の配線層と、前記第1のp型拡散領域と前記第1のn型拡散領域とに接続し、出力電圧を出力する第3の配線層と、を更に備えてもよい。前記複数の入力ゲート電極はそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力してもよい。また、本発明の一実施形態によると、上記の何れかのニューロンCMOS回路を備える電子回路が提供される。本発明によると、フローティングゲート-基板間容量の影響による閾値変動を抑制し、高度な閾値の制御を実現するニューロンCMOS回路が提供される。また、本発明によると、そのようなニューロンCMOS回路を備える電子回路が提供される。以下、図面を参照して本発明に係るニューロンCMOS回路について詳細に説明する。但し、本発明のニューロンCMOS回路は多くの異なる態様で実施することも可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。本発明者は、フローティングゲート-基板間容量の影響を抑制することにより、ニューロンCMOS回路の閾値の高度な制御が実現できることを見出した。すなわち、本発明は、フローティングゲート-基板間容量の影響による閾値の変動を抑制する機構をニューロンCMOS回路に配設することにより、ニューロンCMOS回路の閾値の高度な制御を実現するものである。なお、本発明に係るニューロンCMOS回路は、フローティングゲートにn個nは2以上の整数の入力ゲート電極を備える回路であるが、以下の実施形態においては、理解を容易にするため、2つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明する。実施形態1図1aは、従来のニューロンCMOS回路900の回路図であり、図1bはニューロンCMOS回路900の等価回路990の回路図である。ここで、2つの入力ゲート電極を配設したニューロンCMOS回路900を例に説明する。C1、C2はニューロンCMOS回路900の閾値を決定するための容量であり、入力ゲート電極とフローティングゲートとの間の容量である。入力ゲート電極からはそれぞれ入力電圧VINA、入力電圧VINBが印加される。また、Φは基板電位を基準としたフローティングゲートの電圧であり、フローティングゲート-基板間の容量をC0とする。ニューロンCMOS回路900のpチャネルニューロンMOSFET以下、PMOSというのソースは電源電圧VDDが印加され、nチャネルMOSFET以下、NMOSというのソースは接地される。また、ニューロンCMOS回路900のPMOSとNMOSのドレインは、出力電圧VOYを出力する。このとき、ニューロンCMOS回路900のフローティングゲートの電圧Φは、次に示す式1のようになる。ニューロンCMOS回路900は、電圧Φ<閾値電圧VTHのとき、出力電圧VOYとして電源電圧VDDを出力する。また、電圧Φ≧閾値電圧VTHのとき、出力電圧VOYとして接地電圧一般に0Vを出力する。ここで、ニューロンCMOS回路900において、フローティングゲート-基板間容量C0は、フローティングゲートの面積に比例して生じる。フローティングゲートに配設する入力ゲート電極の数が増加すると、フローティングゲートの面積も増大し、結果として容量C0は無視できなくなる。このため、ニューロンCMOS回路の閾値は容量C0の影響を受けて変動する。したがって、フローティングゲート-基板間容量の影響による変動を抑制する機構が必要となる。図2aは、本発明の一実施形態に係るニューロンCMOS回路100の回路図であり、図2bはニューロンCMOS回路100の等価回路190の回路図である。ニューロンCMOS回路100は、フローティングゲート-基板間容量C0と等しい容量C3を有する第3の入力ゲート電極がフローティングゲートに配設され、この入力ゲート電極に電源電圧VDDが印加される。それ以外の構成はニューロンCMOS回路900と同様である。本実施形態に係るニューロンCMOS回路100は、フローティングゲート-基板間容量C0と等しい容量C3をフローティングゲートに備えることにより、容量C0の影響をキャンセルして、ニューロンCMOS回路100の閾値の高度な制御を実現することができる。なお、本実施形態において、フローティングゲート-基板間の容量C0と第3の入力ゲート電極とフローティングゲート間の容量C3とが等しいとは、理論上の値が等しいことを示し、実際の回路においては、回路の製造プロセスにおいて許容される範囲で容量が概略等しいことを意味する。フローティングゲート-基板間容量C0と等しい容量C3を設けることにより、フローティングゲート-基板間容量C0の影響をキャンセルできることを、数式を使って説明する。ニューロンCMOS回路100のフローティングゲートの電圧Φは、次に示す式2のようになる。ニューロンCMOS回路100のフローティングゲート電圧に対する閾値を電源電圧VDDの1/2とすると、ニューロンCMOS回路100の出力は、式3のようになる。式3に、C0=C3を代入し整理すると、式4となる。式4より、ニューロンCMOS回路100は、フローティングゲート-基板間容量C0の影響を受けないことがわかる。図3は、ニューロンCMOS回路100のレイアウトの一例を示す図である。ニューロンCMOS回路100は、基板図示せずのnウェル101が形成された領域上にn型拡散領域111とp型拡散領域113が形成され、基板上にn型拡散領域115とp型拡散領域117が形成されている。p型拡散領域113とn型拡散領域115の上層には、第1の絶縁層図示せずを介してフローティングゲート121が配置される。フローティングゲート121は、p型拡散領域113とn型拡散領域115が形成された領域から引き出され、第2の絶縁層図示せずを介して入力ゲート電極131、133及び135が配置される。フローティングゲート121と、入力ゲート電極131、133及び135との上層には第3の絶縁層図示せずが形成され、その上層には配線層141、143、151、153及び155が形成される。ここで、配線層151はニューロンCMOS回路100に電源電圧VDDを印加する配線であり、配線層153は接地するための配線である。また、配線層155は、ニューロンCMOS回路100の出力電圧VOYを出力するための配線である。配線層151と、n型拡散領域111、p型拡散領域113及び入力ゲート電極135とは、コンタクトホール161により接続される。また、配線層153と、n型拡散領域115、p型拡散領域117とは、コンタクトホール161により接続される。入力ゲート電極131と配線層141、入力ゲート電極133と配線層143は、コンタクトホール161によりそれぞれ接続される。フローティングゲート121に対して配線層151が配置された領域とは反対側のp型拡散領域113の領域に、配線層155が配置され、コンタクトホール161によりp型拡散領域113と接続される。また、フローティングゲート121に対して配線層153が配置された領域とは反対側のn型拡散領域115の領域に、配線層155が配置され、コンタクトホール161によりn型拡散領域115と接続される。ニューロンCMOS回路100は、入力ゲート電極131、133及び135の膜厚と面積を調整することにより、入力ゲート電極131、133及び135とフローティングゲート121との間の容量C1、C2及びC3を所望の容量に設計することができる。上述したように、容量C3は、フローティングゲート-基板間容量C0と等しくなるように設計する。本実施形態においては、回路の製造プロセスにおいて許容される範囲でフローティングゲート-基板間の容量C0と第3の入力ゲート電極とフローティングゲート間の容量C3とを概略等しくする。なお、本実施形態に係るニューロンCMOS回路100には、半導体装置に製造に用いられる公知の材料を利用することができる。また、ニューロンCMOS回路100の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンCMOS回路100に用いる材料及び製造方法の詳細な説明は省略する。このように、本実施形態に係るニューロンCMOS回路100は、フローティングゲート-基板間容量C0と等しい容量C3を有する第3の入力ゲート電極をフローティングゲートに配設し、第3の入力ゲート電極に電源電圧VDDが印加することにより、フローティングゲート-基板間容量の影響による閾値の変動を抑制し、ニューロンCMOS回路100の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態においては、2つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。実施形態2実施形態1においては、フローティングゲート-基板間容量の影響による閾値の変動を抑制するために、フローティングゲート-基板間容量C0と等しい容量C3を有する第3の入力ゲート電極をフローティングゲートに配設したが、本実施形態に係るニューロンCMOS回路200においては、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域、具体的には、MOSFETを構成するのに必要な部分を除き、不純物が拡散されていない領域上にフローティングゲートを配置することで、フローティングゲート-基板間の容量を入力ゲート-フローティングゲート間の容量に比べて無視できるくらいに小さくし、フローティングゲート-基板間容量の影響を抑制したニューロンCMOS回路について説明する。図4は、本発明の一実施形態に係るニューロンCMOS回路200のレイアウトの一例を示す図である。また、図5は、ニューロンCMOS回路200の等価回路290の回路図である。ニューロンCMOS回路200は、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用いた場合に適用可能である。なお、ニューロンCMOS回路200において、ニューロンCMOS回路100と同様の構成には同じ符号を付した。ニューロンCMOS回路200は、フローティングゲート121を、MOSFETを構成するのに必要な部分を除き、不純物が拡散されていない領域上、すわなち、nウェル101およびpウェル203と重ならないように配置することによりフローティングゲート-基板間容量を入力ゲート-フローティングゲート間の容量に比べて無視できるくらいに小さくしている。ニューロンCMOS回路200の等価回路290においてフローティングゲート-基板間容量C0が省略されているのはそのためである。ニューロンCMOS回路200は、基板図示せずのnウェル101が形成された領域上にn型拡散領域111とp型拡散領域113が形成され、基板のpウェル203が形成された領域上にとn型拡散領域115とp型拡散領域117が形成されている。p型拡散領域113とn型拡散領域115の上層には、第1の絶縁層図示せずを介してフローティングゲート121が配置される。このときフローティングゲート121は、MOSFETを構成するのに必要な部分を除き、nウェル101、pウェル203と重ならないように配置する。フローティングゲート121は、p型拡散領域113とn型拡散領域115が形成された領域から引き出され、第2の絶縁層図示せずを介して入力ゲート電極231及び233が配置される。フローティングゲート121と、入力ゲート電極231及び233との上層には第3の絶縁層図示せずが形成され、その上層には配線層141、143、151、153及び155が形成される。ここで、配線層151はニューロンCMOS回路200に電源電圧VDDを印加する配線であり、配線層153は接地するための配線である。また、配線層155は、ニューロンCMOS回路200の出力電圧VOYを出力するための配線である。配線層151と、n型拡散領域111及びp型拡散領域113とは、コンタクトホール161により接続される。また、配線層153と、n型拡散領域115、p型拡散領域117とは、コンタクトホール161により接続される。入力ゲート電極231と配線層141、入力ゲート電極233と配線層143は、コンタクトホール161によりそれぞれ接続される。フローティングゲート121に対して配線層151が配置された領域とは反対側のp型拡散領域113の領域に、配線層155が配置され、コンタクトホール161によりp型拡散領域113と接続される。また、フローティングゲート121に対して配線層153が配置された領域とは反対側のn型拡散領域115の領域に、配線層155が配置され、コンタクトホール161によりn型拡散領域115と接続される。ニューロンCMOS回路200は、入力ゲート電極231及び233の面積を調整することにより、入力ゲート電極231及び233とフローティングゲート121との間の容量C1及びC2を所望の容量に設計することができる。なお、本実施形態に係るニューロンCMOS回路200には、不純物を含まない基板や不純物濃度の低い基板または絶縁基板であれば、半導体装置に製造に用いられる公知の材料を利用することができる。不純物濃度の低い基板としては、例えば、p型のシリコン基板で1015atoms/cm3以下の不純物濃度の基板を用いることができる。また、ニューロンCMOS回路200の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンCMOS回路200に用いる材料及び製造方法の詳細な説明は省略する。このように、本実施形態に係るニューロンCMOS回路200は、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域、具体的には、MOSFETを構成するのに必要な部分を除き、不純物が拡散されていない領域上にフローティングゲートを配置するように設計することにより、2つの入力ゲート電極のみで、フローティングゲート-基板間容量の影響による閾値の変動を抑制し、ニューロンCMOS回路200の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態においては、2つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。実施形態3実施形態2においては、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域上にフローティングゲートを配置するように設計することにより、2つの入力ゲート電極のみで、フローティングゲート-基板間容量の影響による閾値の変動を抑制する例を説明したが、本実施形態に係るニューロンCMOS回路300においては、フローティングゲートの半分の面積をnウェルと重なるように設計することにより、フローティングゲート-基板間容量の影響を抑制したニューロンCMOS回路について説明する。図6は、本発明の一実施形態に係るニューロンCMOS回路300のレイアウトの一例を示す図である。また、図7は、ニューロンCMOS回路300の等価回路390の回路図である。図7において、容量CDはフローティングゲート-電源間容量である。なお、ニューロンCMOS回路300において、ニューロンCMOS回路100及びニューロンCMOS回路200と同様の構成には同じ符号を付した。ニューロンCMOS回路300はフローティングゲート121の半分の面積と重なるように、nウェル301を基板図示せずに形成する。nウェル301が形成された領域上にn型拡散領域311とp型拡散領域113が形成され、基板上にn型拡散領域115とp型拡散領域317が形成されている。p型拡散領域113とn型拡散領域115の上層には、第1の絶縁層図示せずを介してフローティングゲート121が配置される。フローティングゲート121は、p型拡散領域113とn型拡散領域115が形成された領域から引き出され、第2の絶縁層図示せずを介して入力ゲート電極231及び233が配置される。フローティングゲート121と、入力ゲート電極231及び233との上層には第3の絶縁層図示せずが形成され、その上層には配線層141、143、151、153及び155が形成される。ここで、配線層151はニューロンCMOS回路300に電源電圧VDDを印加する配線であり、配線層153は接地するための配線である。また、配線層155は、ニューロンCMOS回路300の出力電圧VOYを出力するための配線である。配線層151と、n型拡散領域311及びp型拡散領域113とは、コンタクトホール161により接続される。また、配線層153と、n型拡散領域115、p型拡散領域317とは、コンタクトホール161により接続される。入力ゲート電極231と配線層141、入力ゲート電極233と配線層143は、コンタクトホール161によりそれぞれ接続される。フローティングゲート121に対して配線層151が配置された領域とは反対側のp型拡散領域113の領域に、配線層155が配置され、コンタクトホール161によりp型拡散領域113と接続される。また、フローティングゲート121に対して配線層153が配置された領域とは反対側のn型拡散領域115の領域に、配線層155が配置され、コンタクトホール161によりn型拡散領域115と接続される。ニューロンCMOS回路300は、入力ゲート電極231及び233の面積を調整することにより、入力ゲート電極231及び233とフローティングゲート121との間の容量C1及びC2を所望の容量に設計することができる。ニューロンCMOS回路300においては、フローティングゲート121の半分の面積と重なるようにnウェル301を配設することにより、フローティングゲート-基板間容量C0とフローティングゲート-電源間容量CDとが等しくなり、フローティングゲート121が基板や電源に対して持つ容量の影響によりニューロンCMOS回路の閾値電圧が変動するのを抑制することができる。このことを、数式を使って説明する。ニューロンCMOS回路300のフローティングゲートの電圧Φは、次に示す式5のようになる。ニューロンMOS回路300のフローティングゲート電圧に対する閾値を電源電圧VDDの1/2とすると、ニューロンMOS回路300の出力は、式6のようになる。式6に、C0=CDを代入し整理すると、式7となる。式7より、本実施形態に係るニューロンCMOS回路300は、フローティングゲート-基板間容量C0の影響を受けないことがわかる。なお、本実施形態に係るニューロンCMOS回路300には、半導体装置に製造に用いられる公知の材料を利用することができる。また、ニューロンCMOS回路300の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンCMOS回路300に用いる材料及び製造方法の詳細な説明は省略する。このように、本実施形態に係るニューロンCMOS回路300は、フローティングゲートの半分の面積と重なるようにnウェルを配設することにより、2つの入力ゲート電極のみで、フローティングゲート-基板間容量の影響による閾値の変動を抑制し、ニューロンCMOS回路300の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態のおいては、p基板を用いた例について説明したが、n基板を用いた場合も、フローティングゲートの半分の面積をpウェルと重なるように設計することにより同様の効果を得ることができる。また、本実施形態においては、2つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。上述した本発明に係るニューロンCMOS回路を用いた電子回路の一例として、本発明の一実施形態に係るニューロンCMOS回路100と同等の回路を用いたnビットフラッシュ型AD変換器について以下に説明する。nビットフラッシュ型AD変換器本実施例に係るnビットフラッシュ型AD変換器500は、量子化出力部530とエンコード部550を有する。図8は、本発明の一実施形態に係るnビットフラッシュ型AD変換器500の回路図である。図8においてNii=1~2n-1-1、Njj=2n-11~2n-1、NIN1、NIN2はCMOS回路、νCMOSii=1~2n-1-1、νCMOSjj=2n-11~2n-1はニューロンCMOS回路である。nビットフラッシュ型AD変換器500は、νCMOSii=1~2n-1-1及びνCMOSjj=2n-11~2n-1、すなわち、2n-2個のニューロンCMOS回路と1個のCMOS回路NIN1とがアナログ入力電圧VINを入力する端子に接続し、各ニューロンCMOS回路には波形整形用のCMOS回路が1個ずつ直列に接続し、CMOS回路NIN1にはCMOS回路NIN2が直列に接続する。ニューロンCMOS回路のゲートに付したCi1、Ci2、Ci3i=1~2n-1-1及びCj1、Cj2、Cj3j=2n-11~2n-1は、ニューロンCMOS回路の各入力端子とフローティングゲート間の結合容量である。nビットフラッシュ型AD変換器500においては、ニューロンCMOS回路νCMOSii=1~2n-1-1及びνCMOSjj=2n-11~2n-1の容量Ci1i=1~2n-1-1及びCj1j=2n-11~2n-1を有するゲートには電源電圧VDDが印加され、容量Ci2i=1~2n-1-1及びCj2j=2n-11~2n-1を有するゲートにはアナログ入力電圧VINが印加される。νCMOSii=1~2n-1-1の容量Ci3i=1~2n-1-1を有するゲートには電源電圧VDDが印加され、νCMOSjj=2n-11~2n-1の容量Cj3j=2n-11~2n-1を有するゲートは接地される。アナログ入力電圧VINは、CMOS回路NIN2に直列に接続したCMOS回路NIN1にも印加される。また、nビットフラッシュ型AD変換器500は、エンコード部550を更に有する。nビットの場合のAD変換出力VOii=1~n-1を得るための回路は、式8により設計できる。上述の実施形態において説明したように、容量Ci1、Cj1は、ニューロンCMOS回路の閾値がフローティングゲート-基板間容量の影響により変動するのを防ぐための容量であり、入力ゲート電極とフローティングゲート間の容量である。したがって、容量Ci1、Cj1は、式9、式10のように、フローティングゲート-基板間容量Ci0図示していない、Cj0図示していないと同容量である。なお、実際の回路においては、回路の製造プロセスにおいて許容される範囲で容量が概略等しいことを意味する。Ci2、Ci3、Cj2、Cj3はニューロンCMOS回路の閾値を決定するための容量であり、それぞれ次に示す式11~式14の関係を満たす。なお、Cuは半導体の設計上で最適に設定される基本容量である。また、全てのCMOS回路の閾値は電源電圧VDDの1/2、全てのニューロンCMOS回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの1/2とする。図9は、図8の上からi番目i=1~2n-1-1のニューロンCMOS回路νCMOSiの回路とその等価回路であり、図10は図8の上からj番目j=2n-11~2n-1のニューロンCMOS回路νCMOSjの回路とその等価回路である。図9、図10において、Ci0、Cj0はフローティングゲート-基板間容量、Φi及びΦjは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φi、Φjは、次に示す式15、式16のようになる。ニューロンCMOS回路は、フローティングゲートの電圧が電源電圧VDDの1/2以上の場合に0V、VDD/2未満の場合に電源電圧VDDを出力する素子である。ニューロンCMOS回路νCMOSii=1~2n-1-1の出力を回路Nii=1~2n-1-1により反転した電圧が量子化出力電圧Vii=1~2n-1-1であり、ニューロンCMOS回路νCMOSjj=2n-11~2n-1の出力をCMOS回路Njj=2n-11~2n-1により反転した電圧が量子化出力電圧Vjj=2n-11~2n-1である。したがって、量子化出力電圧Vii=1~2n-1及びVjj=2n-11~2n-1は、式17、式18のようになる。式17に、式9、式11、式12を代入し整理すると、式19のようになる。また、式18に式10、式13、式14を代入し整理すると、式20のようになる。以上説明したように、本実施例に係るnビットフラッシュ型AD変換器500は、電圧を比較する素子としてコンパレータに比べて回路規模が小さく消費電力の少ないニューロンCMOS回路を用いるため、従来のフラッシュ型AD変換器に比して十分に消費電力の少ないフラッシュ型AD変換器を実現することができる。なお、本実施例においてはニューロンCMOS回路100と同等の回路を用いた例を説明したが、本実施例に係るnビットフラッシュ型AD変換器500には、ニューロンCMOS回路200またはニューロンCMOS回路300を利用することもできる。また、本実施例においてはnビットフラッシュ型AD変換器を例に説明したが、本発明に係るニューロンCMOS回路は、様々な電子回路に適用可能である。