電荷蓄積層及び制御ゲートからなるウェル上に形成された複数のメモリセルを有するセルアレイと、前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する経路である複数の制御ゲート線と、前記メモリセルのデータを消去する消去期間及び前記消去期間の後処理を行うリセット期間からなる消去動作を行う消去回路とを備え、前記消去回路は、前記消去期間に前記メモリセルのウェルに対して消去に必要な消去電圧を印加し、前記リセット期間に当該メモリセルのウェルに印加した消去電圧を前記制御ゲート線を介して接地線に放電することを特徴とする不揮発性半導体記憶装置。前記消去回路は、前記制御ゲート線を介して前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する制御ゲート線ドライバを有し、前記制御ゲート線ドライバは、前記メモリセルのウェルに印加された消去電圧を前記制御ゲート線に放電する放電パスを有することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御ゲート線ドライバは、前記放電パスの駆動力を切り換えて前記メモリセルのウェルに印加された消去電圧の放電速度を調整することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記消去回路は、前記複数の制御ゲート線及び前記セルソース線を短絡した後、当該複数の制御ゲート線及びセルソース線の電圧を接地線に放電するイコライズ回路を有し、リセット期間において、前記メモリセルのウェルに印加された消去電圧を前記イコライズ回路を介して前記制御ゲート線に放電することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記セルアレイは、前記メモリセルのウェルに接合されたセルソース線を有し、前記消去回路は、前記リセット期間において、前記メモリセルのウェルに印加された消去電圧を前記セルソース線を介して前記制御ゲート線に放電することを特徴とする請求項1~4記載の不揮発性半導体記憶装置。前記制御ゲート線の電圧は、前記リセット期間において、前記ウェルに印加された消去電圧の低下に追従して低下することを特徴とする請求項1~5のいずれか1項記載の不揮発性半導体記憶装置。消去動作を高速化した不揮発性半導体記憶装置を提供することを目的とする。不揮発性半導体記憶装置は、電荷蓄積層及び制御ゲートからなるウェル上に形成された複数のメモリセルを有するセルアレイと、前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する経路である複数の制御ゲート線と、前記メモリセルのデータを消去する消去期間及び前記消去期間の後処理を行うリセット期間からなる消去動作を行う消去回路とを備え、前記消去回路は、前記消去期間に前記メモリセルのウェルに対して消去に必要な消去電圧を印加し、前記リセット期間に当該メモリセルのウェルに印加した消去電圧を前記制御ゲート線を介して接地線に放電することを特徴とする。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]<不揮発性半導体記憶装置の構成>図1は、第1の実施形態に係るNAND型フラッシュメモリ不揮発性半導体記憶装置の全体構成の概略図であり、図2はそのセルアレイ100の等価回路を示す図である。NAND型フラッシュメモリの基本単位であるNANDセルユニットNANDストリングNUは、直列接続された複数のメモリセルMC0~MC31とその両端に配置された2つの選択トランジスタSG1、SG2を基本構成とする。図2に示すように、NANDセルユニットNUは、その一端が選択トランジスタSG1を介してビット線BLに接続され、他端が選択トランジスタSG2を介して、セルアレイ100内で共通のソース線CELSRCに接続されている。1つのメモリセルMCは、半導体基板上に2nm程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とし、このシリコン窒化膜上にゲート絶縁膜を介して制御ゲートを設けたMONOS構造を有する。また、メモリセルMCは、シリコン基板のP型ウェル以下、CPWELLと呼ぶに形成されたN型ソース/ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートとを有する積層ゲート構造であってもよい。NAND型フラッシュメモリは、このシリコン窒化膜又は浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルMCの閾値電圧を変化させて、1ビット或いは多ビットのデータを記憶する。NANDセルユニットNU内の各メモリセルMC0~MC31の制御ゲートは別々のワード線WL0~WL31に接続され、選択ゲートトランジスタSG1、SG2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。ワード線WL0~WL31及び選択ゲート線SGD、SGSを共有するNANDセルユニットNUの集合は、データ一括消去の単位となるブロックBLKを構成する。通常、図示のように、ビット線BLの方向に複数のブロックBLKi、BLKi1、が配列される。図1に示すNAND型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。例えば、書き込み動作においては、データロードコマンドを入出力回路1からコマンドレジスタ2にラッチする。また、書き込み先アドレスを入出力回路1を介してアドレスレジスタ3にラッチし、続いて、書き込みデータを入出力回路1を介してページバッファ回路30にロードする。この後、書き込み実行コマンドを入出力回路1を介してコマンドレジスタ2にラッチすると、内部で自動的に書き込み動作が開始される。即ち、書き込み実行コマンドが入力されると、シーケンス制御回路4が動作を開始する。シーケンス制御回路4は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御など行う。このシーケンス制御回路4は、消去動作についても書き込み動作と同様に種々の回路を制御するものであり、以下で説明するロウ系信号駆動回路20と共に消去回路を構成する。高電圧発生回路5は、シーケンス制御回路4に制御されて、書き込み電圧Vpgmその他、ロウ系の信号駆動回路20やページバッファドライバ6に必要な高電圧昇圧電圧を発生する。また、高電圧発生回路5は、消去動作時にCPWELLに印加する消去電圧Veraも発生する。ロウ系の信号駆動回路20は、ワード線電圧を制御する、NANDセルユニットNU内のワード線WLの数に等しい数の制御ゲート線デコーダドライバ24、ドレイン側選択ゲート線SGDを制御するドレイン側選択ゲート線ドライバ22、ソース側選択ゲート線SGSを制御するソース側選択ゲート線ドライバ23及びブロックデコーダ11の電源ノードに昇圧された電圧を出力するためのブロックデコーダドライバ21を有する。これらのドライバ21~24は、メモリセルアレイ100の複数のブロックBLKで共有される。NAND型フラッシュメモリでは、選択されたNANDセルユニットNUの複数のワード線WLに対して複数の電圧を用いて動作させることが必要である。そのため、ロウアドレスの中で、NANDセルユニットNU内のワード線WLを選択するページアドレスが、コントロールゲート線デコーダドライバ24のそれぞれに入力されている。セルアレイ100の各ブロックBLKのワード線WL端部には、ブロック選択機能を持つ狭義のロウデコーダ10が配置されている。ロウデコーダ10は、アドレスレジスタ3からブロックアドレスを受けてこれをデコードするブロックデコーダ11と、このブロックデコーダ11の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロックBLK内のワード線WLや選択ゲート線SGD、SGSに伝達するための転送トランジスタ12とを有する。各転送トランジスタ12の一端は、ドライバ22~24の出力に接続され、他端はセルアレイ100内のワード線WL及び選択ゲート線SGD、SGSに接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Vpgm20V程度を印加する必要がある。このとき転送トランジスタ12の共通ゲートTGには、ブロックデコーダドライバ21から供給されるVpgmVthVthは転送トランジスタ12の閾値相当の電圧が印加される。また、消去動作時においては、消去動作が実行される選択ブロックBLKに付随するロウデコーダ10の転送トランジスタ12はオン状態にされ、コントロールゲート線CGからワード線WLへ0Vが印加される。また、非選択ブロックに付随するロウデコーダ10の転送トランジスタ12はオフ状態にされ、非選択ブロックBLKのワード線WLは浮遊状態にされる。NAND型フラッシュメモリは、書き込みと消去にFNトンネル電流を用いる。特に書き込み動作においては、NOR型メモリセルと異なり、1つのメモリセルの閾値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、2KByteや4KByteと大きくすることができる。ページバッファ回路30内のセンスアンプSAも、ページ長と同数含まれている。カラムデコーダ7は、例えば書き込みデータをロードする場合には、アドレスレジスタ3から送られるカラムアドレスをデコードして、入出力回路1と選択されたセンスアンプSAを接続して、カラムアドレス毎の書き込みデータをページバッファ回路30にセットする。読み出し動作においては、その逆であり、一括してページバッファ回路30に読み出したデータを、カラムアドレスに従って選択されたセンスアンプSAから入出力回路1に出力する。図2は、各ブロックBLKのビット線BLがページバッファ回路30内のセンスアンプSAに接続されている例を示している。このセンスアンプSAにより、書き込み動作又は読み出し動作が制御される。このとき、1本のワード線WLに共通に接続され、ビット線BLにより選択されるメモリセルが同時書き込みまたは読み出しの単位である1ページを構成する。<消去動作>ここでは、本実施形態に係るNAND型フラッシュメモリの消去動作について説明する。以下では、消去動作において実際にメモリセルのデータを消去する期間を消去期間、消去期間後に次の動作に備えてセルアレイ内のバイアス状態などをリセットする期間をリセット期間と呼ぶことにする。図2及び図3は、本実施形態に係るNAND型フラッシュメモリの消去期間におけるワード線WL、浮遊ゲートFG及びCPWELLの様子を示している。図2は、選択ブロック内の様子であり、図3は、非選択ブロック内の様子である。NAND型フラッシュメモリはデータを消去する際、CPWELLに対して20V程度の消去電圧Veraを印加する。その上で、図3に示すように、選択ブロックのワード線WLに対して0V程度の電圧を印加する。これによって、浮遊ゲートFGに蓄積されていた電子がCPWELLに引き抜かれ、メモリセルの閾値が消去状態に遷移する。一方、非選択ブロックにおいては、図4中点線で示すように、ワード線WLを浮遊状態にする。これによって、ワード線WLは、CPWELLとのカップリングによって消去電圧Veraに近い電圧となる。その結果、CPWELLとワード線WLとの電位差は小さくなり、浮遊ゲートFGの電子はCPWELLそのまま浮遊ゲートFGに留まるため、メモリセルの閾値は消去状態に遷移しない。以上から選択ブロックのメモリセルのみデータを消去することができる。次に、本実施形態に係るNAND型フラッシュメモリのリセット期間における動作について、比較例に係るNAND型フラッシュメモリのリセット期間における動作と共に説明する。図5は、本実施形態及び比較例に係るNAND型フラッシュメモリのセルアレイと、消去動作に関連する周辺回路の接続図である。なお、図5中点線で示されたCPWELL放電回路CPWELLDischargeは、比較例に係るNAND型フラッシュメモリの構成要素であり、本実施形態では必要としない。本実施形態に係るNAND型フラッシュメモリは、図1にも示したようにセルアレイ100、ロウデコーダ10及びセンスアンプSAページバッファ回路30と、制御ゲート線デコーダドライバ24の一部である制御ゲート線ドライバCGDriver24 ́を備えている。比較例に係るNAND型フラッシュメモリは、更に、本実施形態に係るNAND型フラッシュメモリと同様の構成に加え、セルアレイ100のCPWELLの電圧を放電するCPWELL放電回路CPWELLdischargeを備える。これら構成のうち、本実施形態に係る制御ゲート線ドライバ24 ́と比較例に係る制御ゲート線ドライバは以下のように異なるものである。図6は、比較例に係る制御ゲート線ドライバの回路図である。制御ゲート線ドライバは、複数のデプレッション型トランジスタを有する。これらデプレッション型トランジスタの一端は、それぞれ異なる電圧Va、Vb、、Vzの電源線に接続されており、他端は、制御ゲートCG線に共通に接続されている。また、これらデプレッション型のトランジスタのゲートには、それぞれ制御信号G_Va、G_Vb、、G_Vzが入力されている。これら制御信号G_Va、G_Vb、、G_Vzによって、制御ゲート線ドライバは、制御ゲートCGに対して、異なる複数の電圧Va、Vb、、Vzを供給することができる。CPWELL放電回路は、セルアレイのCPWELLから接地線に向けて直列に接続されている2つの高耐圧のデプレッション型のトランジスタ及びイネーブル信号ENBで制御されるトランジスタを有する。このイネーブル信号ENBは、CPWELL放電回路を活性化させる信号である。次に、以上のような構成を持つ比較例に係るNAND型フラッシュメモリのリセット期間における動作について、図8~図10を参照しながら説明する。図8~図10は、比較例に係るNAND型フラッシュメモリに関する図であり、図8はリセット期間開始前のセルアレイ及び制御ゲート線の電圧状態、図9はリセット期間中のセルアレイ及び制御ゲート線の電圧状態、図10は消去動作時のCPWELL及びワード線の動作波形をそれぞれ示している。始めに、期間t0~t1の消去期間では、選択ブロック及び非選択ブロックのCPWELLには、20V程度の消去電圧Veraが供給されている。また、選択ブロック及び制御ゲート線間を接続するロウデコーダの転送トランジスタは、ゲートに入力されるブロック選択信号SELによってオン状態にある図8参照。これによって、選択ブロックのメモリセルの制御ゲートには、制御ゲート線CGLineを介して0V程度の電圧が供給される。一方、非選択ブロック及び制御ゲート線間を接続するロウデコーダの転送トランジスタは、ゲートに入力される0Vの電圧によってオフ状態にある図8参照。これによって、非選択ブロックのワード線WLは浮遊状態になる。その結果、制御ゲートCGの電圧は、CPWELLと同程度の20V程度まで上昇する図8参照。この期間t0~t2において、選択ブロックのメモリセルのデータが消去される。続いて、期間t1~t2のリセット期間において、CPWELLから消去電圧Veraが放電される。しかし、この消去電圧Veraの放電速度が速い場合、選択ブロックのワード線WLは、CPWELL、セルソース線、ビット線とのカップリングの影響によって、0V程度から負電圧-ΔVまで低下する。この場合、選択ブロック及び制御ゲート線間のオン状態の転送トランジスタを介して、制御ゲート線も0V程度から負電圧-ΔVまで低下する。それによって、非選択ブロック及び制御ゲート線間のオフ状態にあった転送トランジスタは、ゲートに0Vの電圧が供給されているにも拘わらずオン状態になってしまう図9参照。この場合、非選択ブロックのワード線WLの電圧は、図10中点線で示すように、選択ブロックのワード線WLの消去電圧Vera程度あった電圧が放電されることになる。この時、CPWELLの消去電圧Veraが十分に放電されていないと、非選択ブロックのメモリセルの制御ゲートCGとCPWELLとの間に電位差が生じることになる。そして、この電位差が大きい場合、非選択ブロックのメモリセルが誤消去されることになる。以上の点から、比較例に係るNAND型フラッシュメモリの場合、ワード線WL及びCPWELLなどとのカップリングの影響によって選択ブロックのワード線WLが急激に低下しないように、CPWELLからの消去電圧Veraの放電を緩やかにする必要がある。その結果、比較例に係るNAND型フラッシュメモリの場合、消去動作の処理時間が長くなってしまう。そこで、本実施形態に係るNAND型フラッシュメモリでは、消去動作のリセット期間において、CPWELLの消去電圧Veraを制御ゲート線を介して放電するようにする。これによって、制御ゲート線が負電圧まで低下することを抑制することができ、リセット期間において、非選択ブロック及び制御ゲート線間の転送トランジスタが、誤ってオン状態になることを防止できる。図11は、本実施形態に係るNAND型フラッシュメモリの制御ゲート線ドライバ24 ́の回路図である。制御ゲート線ドライバ24 ́は、図6に示す比較例に係るNAND型フラッシュメモリの制御ゲート線ドライバに、更にCPWELLから接地線に向けて消去電圧Veraを放電させるための放電パスが追加された構成となっている。この放電パスは、CPWELLと制御ゲート線とを接続するCPWELL-制御ゲート線間パスP1と、制御ゲート線と接地線とを接続する制御ゲート線-接地線間パスP2によって構成されている。CPWELL-制御ゲート線間パスP1は、電源電圧Vddの電源線をゲートに接続した高耐圧のデプレッション型トランジスタT11と、CPWELL-制御ゲート線間パスP1を活性化させる高耐圧のエンハンスメント型トランジスタT12が直列接続された構成となっている。トランジスタT11は、イネーブル信号ENBで制御される。また、トランジスタT11の閾値電圧は、-Vthdとする。一方、制御ゲート線-接地線間パスP2は、接地線をゲートに接続した高耐圧のデプレッション型トランジスタT21と、制御ゲート線-接地線間パスP2を活性化させるエンハンスメント型トランジスタT22が直列接続された構成となっている。トランジスタT21は、イネーブル信号ENBで制御される。図12は、本実施形態に係るNAND型フラッシュメモリの消去動作時のCPWELL及びワード線の動作波形図である。なお、本実施形態の場合でも、期間t0~t1の消去期間は、図10に示す比較例の場合と同様であるため説明は省略する。なお、消去期間においては、CPWELL-制御ゲート線間パスP1及び制御ゲート線-接地線間パスP2は活性化されていない。本実施形態の場合、期間t1~t2のリセット期間では、イネーブル信号ENBによってCPWELL-制御ゲート線間パスP1及び制御ゲート線-接地線間パスP2が活性化される。それにより、CPWELL-制御ゲート線間パスP1を介したチャージシェアリングし、図12に示すように、制御ゲート線の電圧はVddVthdまで上昇する。そのため、ワード線WLに生じるカップリングの影響による制御ゲート線の電圧低下を補うことができ、制御ゲート線が負電圧になることを抑止することができる。これに伴って、選択ブロックのワード線WLの電圧も上昇する。その結果、非選択ブロック及び制御ゲート間の転送トランジスタはオン状態になることはなく、比較例の場合のように、非選択ブロックのメモリセルが誤消去されることを回避できる。その後、時刻t1において上昇した選択ブロックのワード線WL及び制御ゲート線の電圧は、図12中矢印に示すように、CPWELLにおける電圧低下に追従して変動し、CPWELLの電圧が0Vまで低下したタイミングに合わせて0Vまで低下する時刻t2。なお、CPWELL-制御ゲート線間パスP1の駆動力よりも、制御ゲート線-CPWELL間の駆動力が過度に大きい場合、制御ゲート線の電圧は接地電圧Vss程度になるため、放電によるカップリングの影響を相殺しきれず、制御ゲート線が負電圧まで低下することになる。したがって、CPWELL-制御ゲート線間パスP1の駆動力と制御ゲート線-接地線間パスP2の駆動力との比は、制御ゲート線が負電圧にならない程度に調整することに留意されたい。<本実施形態のまとめ>比較例に係るNAND型フラッシュメモリでは、リセット期間において、制御ゲート線ドライバで制御ゲート線を接地電圧Vss或いはそれに近い低い電圧に固定していた。しかし、この場合、CPWELLから消去電圧Veraを急速に放電させると、ワード線WLに生じるカップリングの影響によって、制御ゲート線が負電圧まで低下してしまい、非選択ブロックのメモリセルが誤消去されてしまう恐れがある。したがって、比較例に係るNAND型フラッシュメモリの場合、CPWELLからの消去電圧Veraの放電速度を十分に高速化することができない。その点、本実施形態の場合、CPWELLの消去電圧Veraを制御ゲート線を介して接地線に放電しているため、ワード線WLに生じるカップリングの影響による制御ゲート線の電圧低下を消去電圧Vera自身によって補うことができる。したがって、本実施形態によれば、比較例の場合とは異なり、リセット期間における消去電圧Veraの放電を緩やかにしなくても、非選択ブロックの誤消去が生じない。その結果、比較例に比べて、リセット期間をより短縮することができ、延いては、消去動作をより高速化することができる。また、本実施形態では、制御ゲート線への充電を新たな別電源からせず、CPWELLから放電される消去電圧Veraを利用するため、消費電流の実質的な増加を伴うことなく実現することができる。[第2の実施形態]第1の実施形態では、図11に示すように、制御ゲート線ドライバ24 ́にCPWELL-制御ゲート線間パスP1を設けたが、第2の実施形態に係る制御ゲート線ドライバ124 ́では、図11中内で示すように、CPWELL-制御ゲート線間パスP1に替えて、セルソース線-制御ゲート線間パスP1 ́を設ける。なお、この制御ゲート線ドライバ124 ́以外の構成については、第1の実施形態と同様である。CPWELLの電圧がセルソース線CELSRCの電圧よりも高い場合、CPWELLからセルソース線CELSRCに向けて順方向接続されることになる。そのため、CPWELLからセルソース線CELSRCに向けて電流が流れ込みCPWELLの電圧とセルソース線CELSRCの電圧は均衡する。したがって、本実施形態の場合であっても、第1の実施形態と同様、CPWELLの消去電圧Veraは、制御ゲート線に放電されることになる。図11に示す制御ゲート線ドライバ124 ́では、CPWELL-制御ゲート線間パスP1の替わりにセルソース線-制御ゲート線間パスP1 ́が設けられているが、本実施形態では、図13に示す制御ゲート線ドライバ224 ́のように、CPWELL-制御ゲート線間パスP1とは別に、新たに、セルソース線-制御ゲート線間パスP1 ́を設けても良い。また、NAND型フラッシュメモリに更に後述のイコライズ回路を設ける場合、このイコライズ回路をセルソース線-制御ゲート線間パスP1 ́及び制御ゲート線-接地間パスP2の代用として利用することができる。図14は、イコライズ回路の一例を示す図である。イコライズ回路40は、複数の転送トランジスタ41及び放電トランジスタ42を有する。転送トランジスタ41は、制御ゲート線CG0~CG31及びセルソース線CELSRC毎に設けられている。転送トランジスタ41の一端は、それぞれ制御ゲート線CG0~CG31及びセルソース線CELSRCに接続されており、他端は放電トランジスタ42を介して接地線に共通に接続されている。全ての転送トランジスタ41のゲートには、イコライズ信号EQLが入力される。また、放電トランジスタ42のゲートには、イネーブル信号ENBが入力される。このイコライズ回路40は、書き込み動作時、読み出し動作時において、制御ゲート線CG0~CG31及びセルソース線CELSRCを同電圧にした上で、これら電圧を放電する回路である。具体的には、イコライズ回路40は、イコライズ信号EQLの活性化によって制御ゲート線CG0~CG31及びセルソース線CELSRCを短絡して同電圧にし、その後、イネーブル信号ENBの活性化によって制御ゲート線CG0~CG31及びセルソース線CELSRCの電圧を接地線に放電する。このようなイコライズ回路40を備えた場合、イコライズ回路40の転送トランジスタ41を介してセルソース線CELSRCから制御ゲート線CG0~CG31に至るパスを図11に示すセルソース線-制御ゲート線間パスP1 ́として代用し、転送トランジスタ41及び放電トランジスタ42を介して制御ゲート線CG0~CG31から接地線に至るパスを図11に示す制御ゲート線-接地線間パスP2として代用することができる。このように、イコライズ回路を設けるNAND型フラッシュメモリの場合、これを放電パスの代用として使用することで、チップ面積の新たな増大を招くことなく、図11、図13に示す制御ゲート線ドライバ124 ́、224 ́を使用した場合と同様の効果を得ることができる。なお、イコライズ回路を使用する場合、放電パスの耐圧に注意を要する。以上、本実施形態によれば、第1の実施形態と同様、非選択ブロックのメモリセルの誤消去を生じさせることなく、消去動作の高速化を図ることができる。[第3の実施形態]第3の実施形態に係るNAND型フラッシュメモリは、制御ゲート線-接地線間パスを複数備え、リセット期間において、活性化させる制御ゲート線-接地線間パスの数を切り換える。これによって、以下に説明するように消去動作の更なる高速化を図ることができる。図15は、本実施形態に係るNAND型フラッシュメモリの制御ゲート線ドライバ324 ́の回路図である。なお、この制御ゲート線ドライバ324 ́以外の構成については、第1の実施形態と同様である。本実施形態に係る制御ゲート線ドライバ324 ́は、図11に示す制御ゲート線ドライバ24 ́の制御ゲート線-接地線間パスP2と同様の構成による2つの制御ゲート線-接地線間パスP20及びP21を有する。これら制御ゲート線-接地線間パスP20、P21は、それぞれイネーブル信号ENB0、ENB1によって独立に活性化される。なお、本実施形態の場合も、第2の実施形態と同様、CPWELL-制御ゲート線間パスP1に替えて、セルソース線-制御ゲート線間パスP1 ́を用いて構成しても良い。次に、この制御ゲート線ドライバ324 ́を備えた本実施形態に係るNAND型フラッシュメモリの消去動作について説明する。図16は、本実施形態に係るNAND型フラッシュメモリのCPWELL及びワード線の動作波形図である。なお、期間t0~t1の消去期間に関しては、第1及び第2の実施形態と同様であるため、以下では、時間t1から開始されるリセット期間について説明する。リセット期間開始直後の期間t1~t2は、CPWELLからの消去電圧Veraの放電開始直後であり制御ゲート線の電圧は低い。そのため、CPWELL-制御ゲート線間パスP1の駆動力よりも、制御ゲート線-接地線間パスの駆動力を小さくして、制御ゲート線に十分に充電されるようにする。具体的には、イネーブル信号ENB0を活性化させる一方、イネーブル信号ENB1は活性化させない。その結果、制御ゲート線-接地線間パスP20のみが活性化する。これによって、制御ゲート線-接地線間パスP2の駆動力は、CPWELL-制御ゲート線間パスP1の駆動力に対して相対的に弱くすることができる。なお、制御ゲート線及び選択ブロックのワード線WLは、図16に示すように、第1及び第2の実施形態と同様、消去電圧Veraが制御ゲート線に放電されることで、負電圧に低下することなく上昇する。そして、制御ゲート線が十分に充電された後の期間t2~t3では、制御ゲート線-接地線間パスP20に加えて、更に、イネーブル信号ENB1によって制御ゲート線-接地線間パスP21も活性化させる。これによって、制御ゲート線-接地線間パスP2の駆動力は増大し、CPWELLからの消去電圧Veraの放電速度が速くなる。これによって、リセット期間を短縮することができる。なお、消去電圧Veraの放電を高速化させることによって、図16に示すように、カップリングの影響による制御ゲート線及び選択ブロックのワード線WLの電圧の低下が生じるが、期間t1~t2において、制御ゲート線がVddVthの十分な電圧に充電されているため、多少の電圧低下があっても負電圧まで低下しない。その後、時刻t1において上昇した選択ブロックのワード線WL及び制御ゲート線の電圧は、図16中矢印に示すように、CPWELLにおける電圧の低下に追従して変動し、CPWELLの電圧が0Vまで低下したタイミングに合わせて0Vまで低下する時刻t3。以上、本実施形態の場合、制御ゲート線又はCPWELLの電圧の変動に応じて制御ゲート線-接地線間パスP2の駆動力を調整することで、制御ゲート線の電圧が下がってきた時に放電速度を遅くしたり、或いはCPWELLの電圧低下が進み誤消去の危険性が小さくなった時に放電速度を速めたりすることができる。そのため、本実施形態によれば、リセット期間の長さを最適に調整することができ、これによって、第1及び第2の実施形態よりも、消去動作の更なる高速化を図ることができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。