"複数の配線層が層間に絶縁層を介在させて積層され、前記複数の配線層は、積層方向の一方側から他方側に向かって順に、電源電圧が供給される電源層、接地電位が供給されるグランド層、第1信号配線層、第2信号配線層の4層を層間に絶縁層を介して配置させた4層配線部を有し、前記第1信号配線層と前記第2信号配線層は、一方の信号配線層にデータ信号配線を含み、他方の信号配線層にクロック信号配線を含み、前記データ信号配線と前記クロック信号配線は、少なくとも両方の配線が平行なラインとして配置された箇所において、前記積層方向からみて重ならないように配置されている積層配線基板。前記グランド層から相対的に遠い前記第2信号配線層の信号配線幅が、前記グランド層から相対的に近い前記第1信号配線層の信号配線幅より大きい請求項1に記載の積層配線基板。前記電源層の前記グランド層と反対側に、電源層から近い側から順に、絶縁層、第2グランド層、絶縁層および第3信号配線層が配置されている請求項2に記載の積層配線基板。前記第3信号配線層の信号配線幅が、前記第1信号配線層の信号配線幅より大きい請求項3に記載の積層配線基板。当該積層配線基板は、前記第2信号配線層の表面に1つ以上のメモリ、および、メモリコントローラの合計2つ以上の集積回路が実装されたメモリーインターフェイス基板である、請求項1または2に記載の積層配線基板。当該積層配線基板は、前記第2信号配線層の表面に1つ以上のメモリ、メモリコントローラ、他の回路の合計3つ以上の集積回路が実装されたメモリーインターフェイス基板であり、前記第3信号配線層は、前記他の回路の信号配線を含む請求項3または4に記載の積層配線基板。前記メモリの集積回路は、2倍速データ転送シンクロナスDRAMDDR-SDRAMであり、前記第1信号配線層に、前記DDR-SDRAMのデータ信号およびデータストローブ信号の各配線を含み、前記第2信号配線層に、前記DDR-SDRAMのクロック信号、アドレス信号およびコマンドの各配線を含み、前記データ信号、前記データストローブ信号の少なくとも一方の配線と前記クロック信号の配線とは、配線が平行な箇所で前記積層方向からみて重ならない請求項5または6に記載の積層配線基板。前記データ信号および前記データストローブ信号の少なくとも一方の配線と前記クロック信号の配線との第1配線ペア、前記データ信号の配線とコマンドの配線との第2配線ペアは、各ペア内の2つの配線の幅の少なくとも一部が、配線が平行な箇所で前記積層方向からみて重なることが許容され、前記第2配線ペアでの配線の重なり具合が、前記第1配線ペアでの配線の重なり具合より大きい請求項7に記載の積層配線基板。上記引用文献1に記載の構造は、信号配線層の隣上層側または下層側に必ずグランド層が配置されるため、グランド層数が多く、薄型化が困難である。また表面に実装されるLSIに接続される信号線が、深さ積層方向の距離が大きく異なる複数の層に設けられ、このため遅延設計等が容易とは言えない。上記引用文献3に記載の構造は、DDR2倍速で駆動される信号配線が、通常、表面側の1層L1層にしか配置できないため、配線面積が増え、または配線が困難なケースが生じやすい。つまり、通常の片面実装の場合、LSIが実装される側の最上層L1側に高速な信号線が配置できるが、表面から遠い最下層L6は、低速の信号線用にしか用いることができない。このように、LSIの高速化が進むにつれて、上記引用文献に記載の技術では、高密度基板でDDRの規格JEDEC内に特性を収めながら、層数と基板面積を同時に削減することが技術的に難しくなっている。なお、上記引用文献2は、放射性の電磁障害EMI対策のために、電源線を基板端面まで含めてグランド層で囲むための構造であり、高速な信号線の配置構造は考慮されていない。本発明は、実装される高速LSIやモジュール全体の特性を規格内に収めながら、層数と基板面積を同時に削減可能な多層配線構造を提案することで、上記の既存技術の不利益を解消するものである。本開示は、2つの信号線配線層を重ねて配置し、その際に、特にクロックとデータの配線配置を最適化することで、配線間の信号クロストーク、電源線やグランド線のインピーダンス増大の抑止を達成可能な積層配線基板構造を提案する。本開示に関わる積層配線基板は、複数の配線層が層間に絶縁層を介在させて積層され、前記複数の配線層は、積層方向の一方側から他方側に向かって順に、電源電圧が供給される電源層、接地電位が供給されるグランド層、第1信号配線層、第2信号配線層の4層を層間に絶縁層を介して配置させた4層配線部を有し、前記第1信号配線層と前記第2信号配線層は、一方の信号配線層にデータ信号配線を含み、他方の信号配線層にクロック信号配線を含み、前記データ信号配線と前記クロック信号配線は、少なくとも両方の配線が平行なラインとして配置された箇所において、前記積層方向からみて重ならないように配置されている。上記構成によれば、グランド層と電源配線層とが層間に絶縁層を介して隣接しているため、両配線層はインピーダンスの低減によってノイズ耐性が強固である。また、第1信号配線層からグランド層までの距離に比べ、第2信号配線層からグランド層までの距離が大きく、第2信号配線層からグランド層までの間に、第1信号配線層が配置されている。ここで、第1信号配線層と第2信号配線層は、その一方にデータ信号配線を含み、他方にクロック信号配線を含む。本開示では、データ信号配線とクロック信号配線が平行なラインとして配置された箇所においては、両配線が積層方向からみて重ならないように、第1信号配線層と第2信号配線層が形成されている。このため、例えば第2信号配線層の配線幅を、第1信号配線層の配線幅に比べ、例えば距離の相違に応じて太くすることで、グランド層に対する第1および第2信号配線の容量的結合、誘導的結合をより揃え、あるいは、それぞれが必要な結合力となるように設計することが容易である。また、第1および第2信号線間のクロストークも抑えられる。さらに、電源配線層とグランド層が1層ずつでも信号配線層は2層とれるため、高速デバイス規格を満足しつつ多層配線構造自体の薄型化、配線スペースの確保による面積削減が達成できる。本発明によれば、実装される高速LSIやモジュール全体の特性を規格内に収めながら、層数と基板面積を同時に削減可能な多層配線構造を実現できる。本技術の実施形態を、DDR-SDRAMの実装基板を例として図面を参照し、以下の順に説明する。なお、本技術が適用される積層配線基板は、DDR-SDRAMを他の電子部品とともにモジュール化するモジュール基板としてもよい。あるいは、本技術を、DDR-SDRAMをパッケージ化するパッケージ基板、DDR-SDRAMをコントローラ等とともに実装するマザー基板にも適用してもよい。また、デバイスはDDR-SDRAMに限定されないが、DDR-SDRAM等の高速信号線を何本も高密度配置して使用するデバイスへの適用が好適である。デバイスの他の例としては、複数コアのCPU実装、小型、薄型化の要求が強いICカード等の例を挙げることができる。以下、説明の大まかな順序を示す。1.第1の実施の形態:第1,第2信号線配線層、グランド層、電源配線層の4層配線部の実施形態。2.第2の実施の形態:上記4層配線部にさらに、第2グランド層と第3信号配線層を加えた5層配線構造の実施形態。3.第3の実施の形態:上記第2の実施形態をDDR-SDRAMに適用した場合の、信号線の重なり要件を示す実施形態。<1.第1の実施の形態>[配線層構造]図1に、本実施形態に関わる積層配線基板の概略的な配線構造図を示す。図1は、4層の配線層のみ示すが、各配線層間には図示を省略した絶縁層が介在する。図1に示すように、当該積層配線基板1は、上層側から符号L1,L2,L3,L4により示す4つの配線層と各層間の3つの絶縁層不図示で構成されており、この構造が4層配線部に該当する。具体的には、最上層から、第2信号配線層L1、第1信号配線層L2、グランド層L3、電源配線層L4が積層されている。最下層の電源配線層L4は、例えば1.8Vの電源電圧VDDが供給される電源線パターンを含む配線層である。その上のグランド層L3は、接地電位GNDで保持される接地パターンを含む配線層である。第1信号配線層L2は、データ信号線を含む配線層である。例えば後述のDDR-SDRAMの場合は、データ信号線は、データ信号DQを伝送する配線に該当する。最上層の第2信号配線層L1は、クロック信号CLKを伝送するクロック信号線のパターンを含む配線層である。なお、図1では、後述するDDR-SDRAMの実施形態との対比で理解を容易にするため、DDR-SDRAMで用いる信号名も付記している。但し、前述したように、本実施形態はDDR-SDRAMにのみ適用可能なものではない。図1に示す4層配線部は、高速信号線を2層で配置する必要があるDDR-SDRAM以外のデバイスの積層配線基板に広く適用可能である。各配線層間の不図示の絶縁層には貫通ビア等の接続部不図示が適宜設けられている。接続部の接続対象である2つの配線層間に他の配線層が介在する場合、ショート防止のため、その他の配線層は、接続部を避けて配線される。また、グランド層L3と電源配線層L4は、必ずしも配線パターンでなくともよく、広い面積の導電層として形成し、あるいは、広い面積の導電層と配線パターンの組み合わせで形成してもよい。導電層の上下を貫いて接続部を通す場合、電気的ショートを回避するために導電層に開口部が設けられ、その開口部の中を貫通ビア等の導電層が通る構造等となっている。第2信号配線層L1の表面側が、デバイス半導体集積回路の実装面である。デバイスの実装面側に、第2信号配線層L1が設けられ、その直ぐ下の層に第1信号配線層L2が設けられている。このため、デバイスに入出力される高速なクロック信号CLKや高速データ信号例えばDQを伝送する配線は、デバイスとの接続が容易であり遅延設計等を精度よく行える利点がある。ここでクロック信号CLKの配線を実装面側の第2信号配線層L1に設け、データ信号の配線をその下の第1信号配線層L2に設けているが、その逆でもよい。つまり、第1信号配線層L2にクロック信号CLKを割り当て、第2信号配線層L1にデータ信号を割り当ててもよい。また、この4層配線部は両面実装への展開も可能である。具体的には、電源配線層L4を積層配線基板の中心内層として、図1に示す符号L3,L2,L1の各層を、電源配線層L4を中心として下側に折り返した7層配線構造としてもよい。その場合、層間に薄い絶縁層を介在させて電源配線層L4を2層ダブルで隣接配置させて合計8層の構造としてもよい。これにより、表面および裏面の両面に高速デバイスの実装が可能となる。なお、裏面側の信号配線層を1層とする場合は、次の第2の実施形態と類似するため、その説明は後述する。片面あるいは両面に実装される半導体デバイスは、半導体チップをベアで実装する場合と、パッケージ状態で実装する場合のどちらでもよい。また、ベア実装とパッケージ実装が混在していてもよい。通常、マザー基板の場合は、パッケージ化されたデバイスの実装が主流である。但し、ICカード等の小型、薄型化の要求が強い場合はマザー基板に、面配置されたバンプ等の端子を介してベアチップを直接実装するか、インターポーザと呼ばれるチップ大の基板を介してチップが実装される。ここでマザー基板とはその電子機器のメイン基板のことを言う。一方、マザー基板に実装される小型基板パッケージ基板またはモジュール基板として、半導体デバイスを複数実装した、本実施形態の積層配線基板を用いることができる。この場合もチップ実装かパッケージ実装かを問わないし、デバイス数も任意である。但し、本実施形態のように2層の信号配線層を設けることは、多ピンを有するLSIを複数実装するような場合に適する。また、次に説明する配線間の配置の要件は、比較的高い周波数で駆動される配線が高密度実装される場合に適する。[信号線配置の要件]本実施形態では、第1信号配線層L2に含まれる高速信号線のパターンと、第2信号配線層L1に含まれる高速信号線のパターンが、少なくとも、その両者が平行なラインとして配置された箇所で積層方向からみて重なることを極力避けるように配置することを要件とする。2つの配線層に含まれる高速信号線クロック信号線とデータ信号線同士が、交差する箇所では、容量的、誘導的な結合は局所的である。ただし、平行配置の箇所ではその結合の強さが相対的に大きく、特性変動の主な要因の一つとなる。そのため、本実施形態では、上記要件を平行配置箇所に課すことで、高速信号同士のクロストークを極力抑制する。また、各高速信号線は、それぞれ、下層のグランド層L3と容量的、誘導的に結合する。この結合箇所では、結合経路に他の信号線が配置され、その電位が変動すると結合状態が変動し、これがノイズの要因となる。したがって、本実施形態では、当該2つの高速信号線クロック信号線とデータ信号線は、実装面からみて平行ライン箇所で重ならないことが最も望ましい。但し、接続部を回避するため迂回する一部の箇所等で局所的に、実装面からみて配線が重なることは許容される。また、動作周波数にもよるが、線幅の一部が重なっても特性的に問題なければ、一部重なりも許容される。クロック信号線とデータ線の組み合わせ以外でも、信号線である以上電位変動するため、平行ライン箇所で信号線同士が極力重ならないことが望ましい。なお、クロック信号線またはデータ線と他の信号線との配置関係、他の信号線同士の配置関係については、次の第2の実施形態において、具体的な信号線名を挙げて説明するため、ここでは省略する。[信号線幅の要件]上記信号線配置の要件に加えて、信号線幅にも要件を課すことが望ましい。その要件とは、上記積層方向からみた重なりを極力防止した2つの隣接層にまたがる2つの信号配線について、グランド層L3より遠い側の信号配線幅を、近い側の信号配線幅より太くすることである。この要件に従えば、図1のように第2信号配線層L1がクロック信号CLKを有し、第1信号配線層L2がデータ線を有する場合、クロック信号CLKをデータ信号線例えばDQ線より太くするとよい。この太さの差は、例えば、グランド層L3からの距離の差に応じて決めるとよい。あるいは、各配線層でインピーダンスの値が、それぞれ決められた最適範囲に入るように太さを設定するとよい。例えば、後述するDDR-SDRAMの場合、第1信号配線層L2のクロック信号CLKの太さが、そのインピーダンスが50Ω以上、70Ω以下の範囲に入るように設定する。[第1比較例]図2に、高速信号線層ごとに隣接してグランド層を設けた第1比較例を示す。図2に示す積層配線基板1Aは、第5層L5が電線層、電源層と結合するグランド層が第4層L4に設けられている。また、高速信号配線層には必ず隣接してグランド層を設ける設計思想から、クロック信号CLKの配線を含む第2信号配線層L1の次にグランド層L2が配置されている。同様な設計思想から、次の層上から3番目の層に、データ信号例えばDQ信号の配線を含む第1信号配線層L3が配置され、かつ、その1つ下の上から4番目の層にグランド層L4が配置されている。なお、低速用に信号線を付加する場合は、図示のように第6層L6に設けられる。図2と図1を比較する場合、最下層の低速用の信号配線層L6は考慮しないとしても、図2の方が、グランド層が1層多く、その分、薄型化が阻害されている。本実施形態によれば、以上の構成において、さらに信号線配置の要件を満たすと、4層といった最小限の層数で2層に信号線層を割り当てても、信号間のクロストークが抑制される。また、複数の半導体集積回路が出力等の配線の電位遷移信号スイッチを同時に行っても、電源線およびグランド線のインピーダンスが小さいためノイズが速やかに除去され、所望の特性が得られる。さらに、2層の信号線層を有し、しかも実装面側の外層であるため、高速信号線を高密度実装できる。その結果、最小の4層構造で薄型な上、積層配線基板の面積縮小が可能であり、LSIの高速性能を阻害しない優れた小型の積層配線基板を実現することが可能となる。<2.第2の実施の形態>図3に、第2実施形態に関わる積層配線基板の概略的な配線構造図を示す。図3は、6層の配線層のみ示すが、各配線層間には図示を省略した絶縁層が介在する。図3に示すように、当該積層配線基板1は、上層側から符号L1,L2,L3,L4により示す4つの配線層と各層間の3つの絶縁層不図示で構成されており、この構造が4層配線部に該当する。具体的には、最上層から第2信号配線層L1、第1信号配線層L2、グランド層L3、電源配線層L4が積層されている。以上の構成は、前述した第1の実施形態と同様であり、前述した信号線配置の要件、さらに追加可能な信号線幅の要件の適用が可能である。4つの層L1~L4の4層についての構成は、第1の実施形態と同様であるため、ここでの説明を省略する。本実施形態では、さらに2つの配線層を追加している。図2に示すように、電源層L4の1つ下層側に、もう1つのグランド層L5第2グランド層が配置されている。グランド層L5と電源層L4の間の絶縁層不図示は、グランド層L3と電源層L4の間の絶縁層と同様、極力薄くすることが望ましい。これにより電源層とグランド層の結合の強化が図られ、それだけインピーダンスを下げることが可能である。また、グランド層L5の更に下層に、絶縁層不図示を挟んで第3信号配線層L6が配置されている。本実施形態では、この第3信号配線層L6が裏面配線層となっている。第3信号配線層L6の配線層幅も、第1信号配線層L2よりは太くしてインピーダンスを50Ω以上、70Ω以下とすることが望ましい。上記した第1の実施形態では、上方の2層を高速信号線用に割り当てた場合、低速信号線の配置余地がなくなることがある。また、配置余地があっても、低速信号線において高速信号線の急激で頻繁な電位遷移の影響を受けたくない場合は、本実施形態のように、裏面側に第3信号配線層L6を設け、これを低速信号線用として用いるとよい。この場合、第3信号配線層L6のグランド層としてグランド層L5を隣接して設けている。なお、低速信号線は、多少のインピーダンスの増大、つまり表面側のLSI等からの貫通ビアを経由した接続抵抗、接続インダクタンスがあっても特性への影響が小さいので、このように実装面から遠い裏面側に配置可能である。なお、両面実装の場合は、裏面側に低速信号線を用いるIC、LSI等の配置が可能である。何れにしても、高速信号線の割り当てを主実装面に近い上層側の外層とし、低速信号線の割り当てを主実装面から遠い下層側の外層にしている。[第2比較例]図4に、高速信号線層ごとに隣接してグランド層を設けた第2比較例を示す。図4に示す積層配線基板2Aは、第5層L5が電線層、電源層と結合するグランド層がL4に設けられている。また、高速信号配線層には必ず隣接してグランド層を設ける設計思想から、クロック信号CLKの配線を含む第2信号配線層L1の次にグランド層L2が配置されている。同様な設計思想から、次の層上から3番目の層に、データ信号例えばDQ信号の配線を含む第1信号配線層L3が配置され、かつ、その1つ下の上から4番目の層にグランド層L4が配置されている。なお、低速用に信号線を2層付加する場合は、図示のように第6層L6と第8層L8に信号線が設けられ、その間の第7層がグランド層となっている。図4と図2を比較する場合、低速用の信号配線層L6は1層のみ考慮するため、図4の方が、少なくともグランド層が1層多く、その分、薄型化が阻害されている。本実施形態においても、第1の実施形態と同様な効果が得られる。第1の実施形態と同じ4層配線部の効果としては、信号線配置の要件を満たすと、4層と最小限の層数で2層に信号線層を割り当てても、信号間のクロストークが抑制される。また、複数の半導体集積回路が出力等の配線の電位遷移信号スイッチを同時に行っても、電源線およびグランド線のインピーダンスが小さいためノイズが速やかに除去され、所望の特性が得られる。さらに、2層の信号線層を有し、しかも実装面側の外層であるため、高速信号線を高密度実装できる。その結果、最小の4層構造で薄型な上、積層配線基板の面積縮小が可能であり、LSIの高速性能を阻害しない優れた小型の積層配線基板を実現することが可能となる。この効果に加え、第2の実施形態では、裏面側にグランド層L5と第3信号配線層L6を更に積層している。そのため、より低速な信号線配置の必要がある場合に、高速信号線の配置の邪魔をすることなく、薄型化、小型化を維持したまま信号線の追加配置が可能である。なお、以上の第1および第2の実施形態において、データ駆動周波数が10~200MHzビットレート換算では、最大400Mbpsの場合に、上記ノイズ抑圧や特性改善の効果が得られやすい。また、アドレス駆動周波数が10~100MHzビットレート換算では、最大200Mbpsの場合に、上記ノイズ抑圧や特性改善の効果が得られやすい。したがって、本技術は、DDR-SDRAM等の高速データ転送を行うデバイスへの適用が望ましい。<3.第3の実施の形態>[回路ブロック]本実施形態では、上記第1または第2の実施形態の具体的なデバイスへの適用と、具体的な信号線間の配置、特に重なり具合の要件等をより詳細に規定する。図5に、2つのDDR-SDRAM以下、単にDDRメモリと呼ぶが、コントローラ等の制御ICとともに1つのメモリインターポーザ基板に集約されるメモリモジュールの回路ブロック図を示す。図5に図解するメモリモジュール3は、第1のDDRメモリ31と、第2のDDRメモリ32と、メモリコントローラ33と、他のIC34を有して構成される。メモリコントローラ33からは、第1のDDRメモリ31と第2のDDRメモリ32のそれぞれに対して、クロック信号CLK、データ信号DQ、データストローブ信号DQS、アドレス信号ADDRおよびコマンドCMDが出力される。また、メモリコントローラ33から他のIC34に、クロック信号CLK、データ信号DQあるいはデータストローブ信号DQSより低速駆動周波数が低い低速制御信号SIGが出力される。本実施形態では、低速制御信号SIGを入力する他のIC34を省略してもよい。他のIC34が省略される場合は、図1に示す第1の実施形態に関わる積層配線基板の構造を採用でき、図5のように他のIC34を有する場合は図3に示す第2の実施形態に関わる積層配線基板の構造を採用できる。[高速信号配線の重ね合わせルール]次に、図5に示す各種信号線を例として、具体的な信号線間の重ね合わせのルールを説明する。図5に示すクロック信号CLK、アドレス信号ADDR、コマンドCMDが、図3に示す最上層の第2信号配線層L1に割り当てられている。また、図5に示すデータ信号DQとデータストローブ信号DQSが、図3に示す上から2番目の第1信号配線層L2に割り当てられている。図6~図10に、重なりを防止し、または極力重ならないようにする信号線同士の組み合わせ例を示す。これらの図は、上下層で平行配置される箇所のみ模式的に配線の位置関係を示すものである。図5から分かるように、メモリコントローラ33からの出力側と、第1のDDRメモリ31および第2のDDRメモリ32への入力側で多くの信号線を平行ラインとして配置すると配線距離が最短にできる。このため、配線の平行ラインとしての配置箇所で信号線間の容量的、誘導的結合を極力抑制することが、全体の特性低下防止に有効である。図6に、第2信号配線層L1にクロック信号CLK線S11が配置され、第1信号配線層L2にデータ信号DQ線S21が配置され、それらが上下層で結合しやすい配線箇所を示す。第1信号配線層L2に複数のデータ信号DQ線S21が、離間距離d2をおいて一定間隔で配置されている。また、上記データ信号DQ線S21の離間部分と、厚さt1の絶縁層を介して対向するように第2信号配線層L1のクロック信号CLK線S11が配置されている。クロック信号CLK線S11がデータ信号DQ線S21と重ならないという上記信号線配置の要件を満たすためには、クロック信号CLK線S11の配線幅を、上記離間距離d2以下とすることが望ましい。本開示技術第1~第3の実施形態では、上記信号線配置の要件は必須であるが、上記信号線幅の要件は必須でない。上記信号線配置の要件を満たし、かつ、上記信号線幅の要件も満たすと、さらに望ましい。この望ましい形態においては、相対的に太いクロック信号CLK線S11の線幅以上の距離で、相対的に細いデータ信号DQ線S21同士を離す必要がある。よって、データ信号DQ線S21は、そのライン幅配線幅に比べて、スペース幅離間幅が十分に大きなものとなる。なお、極力高密度配置する際に、設計上では重ならなくても、製造バラツキ等で一部が重なることは許容される。本発明で配線が重ならないとは、そのような製造バラツキによる僅かな重なりは許容されることを含む意味である。以上のようにして、データ信号DQ線S21の離間距離d2と配線幅、クロック信号CLK線S11の離間距離d1と配線幅が決められる。また、下層側のデータ信号DQ線S21は直ぐ下のグランド層L3と強く結合するが、距離が遠いクロック信号CLK線S11とグランド層L3との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さt1が適切に設定される。なお、特性に余裕があれば、その限度で一部を意図的に重ねてもよい。以下、少なくとも、クロック信号CLKとデータ信号DQは重ならないことを前提とする。図7に、第2信号配線層L1にクロック信号CLK線S11が配置され、第1信号配線層L2にデータストローブ信号DQS線S22が配置され、それらが上下層で結合しやすい配線箇所を示す。第1信号配線層L2に複数のデータストローブ信号DQS線S22が、離間距離d2をおいて一定間隔で配置されている。これに対し、第2信号配線層L1のクロック信号CLK線S11が、望ましくは、上記離間距離d2以下の配線幅を有する。これに加え、上記データストローブ信号DQS線S22の離間部分と、厚さt1の絶縁層を介して対向するように第2信号配線層L1のクロック信号CLK線S11が配置されている。これにより、望ましくは、クロック信号CLKとデータストローブ信号DQSの両配線が重ならないようになっている。但し、図6の重なり防止が優先されるため、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。以上の要件を満たすために、データストローブ信号DQS線S22の離間距離d2と配線幅、クロック信号CLK線S11の離間距離d1と配線幅が決められる。また、下層側のデータストローブ信号DQSの線S22は直ぐ下のグランド層L3と強く結合するが、距離が遠いクロック信号CLK線S11とグランド層L3との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さt1が適切に設定される。図8に、第2信号配線層L1にアドレス信号ADDR線S12が配置され、第1信号配線層L2にデータ信号DQ線S21が配置され、それらが上下層で結合しやすい配線箇所を示す。第1信号配線層L2に複数のデータ信号DQ線S21が、離間距離d2をおいて一定間隔で配置されている。これに対し、第2信号配線層L1のアドレス信号ADDR線S12が、望ましくは、上記離間距離d2以下の配線幅を有する。これに加え、上記データ信号DQ線S21の離間部分と、厚さt1の絶縁層を介して対向するように第2信号配線層L1のアドレス信号ADDR線S12が配置されている。これにより、望ましくは、アドレス信号ADDRとデータ信号DQの両配線が重ならないようになっている。但し、図6の重なり防止が最優先され、次に図7の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。以上の要件を満たすために、データ信号DQ線S21の離間距離d2と配線幅、アドレス信号ADDR線S12の離間距離d1と配線幅が決められる。また、下層側のデータ信号DQ線S21は直ぐ下のグランド層L3と強く結合するが、距離が遠いアドレス信号ADDR線S12とグランド層L3との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さt1が適切に設定される。但し、アドレス信号ADDRは高速信号でないため、図6が第1優先、図7が第2優先で、この厚さt1が決められる。図9に、第2信号配線層L1にアドレス信号ADDR線S12が配置され、第1信号配線層L2にデータストローブ信号DQS線S22が配置され、それらが上下層で結合しやすい配線箇所を示す。第1信号配線層L2に複数のデータストローブ信号DQS線S22が、離間距離d2をおいて一定間隔で配置されている。これに対し、第2信号配線層L1のアドレス信号ADDR線S12が、望ましくは、上記離間距離d2以下の配線幅を有する。これに加え、上記データストローブ信号DQS線S22の離間部分と、厚さt1の絶縁層を介して対向するように第2信号配線層L1のアドレス信号ADDR線S12が配置されている。これにより、望ましくは、アドレス信号ADDRとデータ信号DQの両配線が重ならないようになっている。但し、図6の重なり防止が最優先され、次に図7の重なり防止が優先され、さらにその次に図8の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。以上の要件を満たすために、データストローブ信号DQS線S22の離間距離d2と配線幅、アドレス信号ADDR線S12の離間距離d1と配線幅が決められる。また、下層側のデータストローブ信号DQS線S22は直ぐ下のグランド層L3と強く結合するが、距離が遠いアドレス信号ADDR線S12とグランド層L3との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さt1が適切に設定される。但し、アドレス信号ADDRは高速信号でないため、図6が第1優先、図7が第2優先、図8が第3優先で、この厚さt1が決められる。図10に、第2信号配線層L1にコマンドCMD線S13が配置され、第1信号配線層L2にデータ信号DQ線S21が配置され、それらが上下層で結合しやすい配線箇所を示す。第1信号配線層L2に複数のデータ信号DQ線S21が、離間距離d2をおいて一定間隔で配置されている。これに対し、第2信号配線層L1のコマンドCMD線S13が、望ましくは、上記離間距離d2以下の配線幅を有する。これに加え、上記データ信号DQ線S21の離間部分と、厚さt1の絶縁層を介して対向するように第2信号配線層L1のコマンドCMD線S13が配置されている。これにより、望ましくは、アドレス信号ADDRとデータ信号DQの両配線が重ならないようになっている。但し、図6の重なり防止が最優先され、次に図7の重なり防止が優先され、さらにその次に図8の重なり防止が優先され、さらにその次に図9の重なり防止が優先されるため、多くの場合、一部重なる場合が生じる。その場合でも、極力重ならないようにすることが必要である。以上の要件を満たすために、データ信号DQ線S21の離間距離d2と配線幅、コマンドCMD線S13の離間距離d1と配線幅が決められる。また、下層側のデータ信号DQ線S21は直ぐ下のグランド層L3と強く結合するが、距離が遠いコマンドCMD線S13とグランド層L3との結合の制御が重要となる。そのため、配線層を埋め込む必要がない上層側の絶縁層の厚さt1が適切に設定される。但し、アドレス信号ADDRは高速信号でないため、図6が第1優先、図7が第2優先、図8が第3優先、図9が第4優先で、この厚さt1が決められる。以上のように、本実施形態では、上記第2の実施形態の具体例を示した。そして、具体的配線名と重なり具合を極力小さくする最良の優先順位を規定した。つぎに、積層方向における配線同士の距離の望ましい範囲について述べる。その説明の前に、まず、配線同士の距離を層間厚と定義する。例えば図6において、第1信号配線層L2の厚さとデータ信号DQ線S21の厚さとを等しくすることが可能であり、その場合、絶縁層の厚さt1が層間厚となる。一方、図6に示すように、データ信号DQ線S21と厚さt1の絶縁層との間に薄い絶縁層厚さ;αが介在する場合は、t1αが層間厚となる。この定義は、信号線名を適宜置き換えて、他の図7~図10においても同様に適用される。図6~図10において、グランド層L3と第1信号配線層L2との間に不図示の絶縁層が介在する。グランド層L3と第1信号配線層L2間の層間厚も、同様に、薄い絶縁層がさらに介在するか否かにかかわらず、グランド層L3の導電層表面から信号線例えば、図6ではデータ信号DQ線S21の下面までの距離をいう。積層方向における配線同士の距離は、クロック信号またはデータ信号の駆動周波数以下、データ駆動周波数次第で、その望ましい範囲が変わってくる。これに加えて、積層方向における配線同士の距離について、特に図8,図9の場合は、アドレスの駆動周波数次第で、その望ましい範囲が変わってくる。ここで、データ駆動周波数を、10~200MHzビットレート換算では、最大400Mbpsとする。また、アドレス駆動周波数を、10~100MHzビットレート換算では、最大200Mbpsとする。これらの周波数の条件下で、グランド層L3の接地電位で保持される導電層最上面から第1信号配線層L2におけるデータ信号DQ線S21またはデータストローブ信号DQSの下面までの距離は、65~100μmが望ましい。言い換えると、グランド層L3から第1信号配線層L2までの層間厚は、65~100μmが望ましい。また、上記周波数の条件下で、グランド層L3の接地電位で保持される導電層最上面から第2信号配線層L1におけるクロック信号CLK線、アドレス信号ADDR線またはコマンドCMD線の下面までの距離は、150~190μmが望ましい。この場合の距離は、上記グランド層L3から第1信号配線層L2までの層間厚および第1信号配線層L2の配線厚に依存する。上記範囲の下限150μmは、グランド層L3から第1信号配線層L2までの層間厚と、第1および第2信号配線層L2,L1間の層間厚をそれぞれ65μmとし、第1信号配線層L2の配線厚を20μmとした場合に相当する。上記範囲の上限190μmは、各層間厚を65μmより大きくし、また、第1信号配線層L2の配線厚を20μmより大きくすることで得られる。つぎに、図6~図10が適用される優先順位について述べる。上記説明では、図6が第1優先、図7が第2優先であることは必須であるが、図8と図9は優先度が逆でもよい。図10は優先度が最も低い。また、以上は、DDR-SDRAMを例とする優先度の決め方であるが、最も駆動周波数が高い信号線、例えばクロック信号CLKに対する重なり具合を極力防止する配線は、駆動周波数が高くジッター変動を起こしやすい配線が優先される。このとき駆動周波数が同じ配線があれば、最終的に出力されるデータ線が優先されてデータ信号の品位を高く保つ。以上は、単一のグランド層に対し、2つの信号配線層が配置されるマイクロストリップ構造で説明したが、図1において第2信号配線層L1の上面側、つまり第1信号配線層L2と反対の側に、もう1層、グランド層L0を追加し、2つの信号配線層をグランド層L0とL3で挟むようにした、ストリップ構造への変更も可能である。この場合、例えばグランド層L0の上層側、または、電源層L4の下層側に、絶縁層を介して素子の実装配線層を設けるとよい。同様に、図3においては、第2信号配線層L1の上面側、つまり第1信号配線層L2と反対の側に、もう1層、グランド層L0を追加してストリップ構造としてもよい。なお、第3信号配線層L6側は、図3のままでもよいし、第3信号配線層L6の下層側に、絶縁層を介して、さらにグランド層L7を追加してもよい。本実施形態によれば、このような基準で配線の重なりを極力抑えながら、配線の高密度実装を行うため、必要最小限の基板面積に少ない層数で高速信号線を含む配線の割り当てが可能となる。これにより、DDRメモリーインターフェイス基板など高速IFLSIモジュールにおいて、複数の高速ICの同時駆動による同時スイッチングノイズSSOが電源やグランドに重畳され、それらのコモン層を介して高速信号にジッターが生じることを防止し、あるいは高速信号線間のクロストークが抑制できる。また、基板層数を削減してコスト圧縮を図ることができる。さらに、配線密度向上により基板サイズを削減してコスト圧縮を図ることができる。"