第1のデュアルゲート電極と第2のデュアルゲート電極とを備えた半導体装置であって、前記第1のデュアルゲート電極は、第1の活性領域上に形成された第1の第1導電型シリコン膜を含む第1のゲート電極と、第2の活性領域上に形成された第1の第2導電型シリコン膜を含む第2のゲート電極とを有し、前記第2のデュアルゲート電極は、第3の活性領域上に形成された第2の第1導電型シリコン膜を含む第3のゲート電極と、第4の活性領域上に形成された第2の第2導電型シリコン膜を含む第4のゲート電極とを有し、前記第1の活性領域と前記第2の活性領域とは素子分離領域を挟んで分離されており、前記第1のゲート電極と前記第2のゲート電極とは前記素子分離領域上で接続しており、前記第1の第1導電型シリコン膜の少なくとも一部分における第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高いことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1の活性領域と前記第2の活性領域との間の分離幅は、前記第3の活性領域と前記第4の活性領域との間の分離幅よりも大きいことを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記第1の第2導電型シリコン膜の少なくとも一部分における第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度と実質的に同じであることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高いことを特徴とする半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度よりも低いことを特徴とする半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度よりも低いことを特徴とする半導体装置。請求項1~6のいずれか1項に記載の半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度よりも低いことを特徴とする半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度と実質的に同じであることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高いことを特徴とする半導体装置。請求項1~3、9のいずれか1項に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度と実質的に同じであることを特徴とする半導体装置。請求項1~3、9、10のいずれか1項に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度よりも低いことを特徴とする半導体装置。請求項1~3、9~11のいずれか1項に記載の半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度と実質的に同じであることを特徴とする半導体装置。請求項1~3、9~12のいずれか1項に記載の半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度よりも低いことを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高く、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度よりも高いことを特徴とする半導体装置。請求項1~14のいずれか1項に記載の半導体装置において、前記第1のゲート電極は、第1のPMISトランジスタのゲート電極であり、前記第2のゲート電極は、第1のNMISトランジスタのゲート電極であり、前記第3のゲート電極は、第2のPMISトランジスタのゲート電極であり、前記第4のゲート電極は、第2のNMISトランジスタのゲート電極であることを特徴とする半導体装置。請求項1~15のいずれか1項に記載の半導体装置において、前記第1のゲート電極及び前記第2のゲート電極はそれぞれ、ロジック回路用トランジスタのゲート電極であり、前記第3のゲート電極及び前記第4のゲート電極はそれぞれ、SRAM回路用トランジスタのゲート電極であることを特徴とする半導体装置。第1の活性領域上に形成された第1のゲート電極及び第2の活性領域上に形成された第2のゲート電極を有する第1のデュアルゲート電極と、第3の活性領域上に形成された第3のゲート電極及び4の活性領域上に形成された第4のゲート電極とを有する第2のデュアルゲート電極とを備えた半導体装置の製造方法であって、前記第1の活性領域、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上にシリコン膜を形成する工程aと、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜を第1のマスクパターンによって覆いながら、前記シリコン膜に第1導電型不純物を導入する工程bと、前記第1の活性領域上に位置する部分の前記シリコン膜を第2のマスクパターンによって覆いながら、前記シリコン膜に第2導電型不純物を導入する工程cと、前記工程b及び前記工程cよりも後に、前記シリコン膜をパターニングし、それにより、前記第1の活性領域、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に、前記シリコン膜をそれぞれ含む前記第1のゲート電極、前記第2のゲート電極、前記第3のゲート電極及び前記第4のゲート電極を形成する工程dとを備えていることを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有することを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記第1の活性領域と前記第2の活性領域とは素子分離領域によって電気的に分離されており、前記工程aにおいて、前記シリコン膜は前記素子分離領域上にも形成され、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有することを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記第1の活性領域と前記第2の活性領域とは素子分離領域によって電気的に分離されており、前記工程aにおいて、前記シリコン膜は前記素子分離領域上にも形成され、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有することを特徴とする半導体装置の製造方法。しかしながら、素子の微細化に伴ってゲート長が短くなると、ポリシリコン膜中での相互拡散の問題とは別に、注入不純物であるイオン種の違いに起因するポリシリコン膜のエッチング速度の差が相対的に大きくなり、その結果、ゲート長の仕上がり寸法が変動してトランジスタの閾値電圧が変動するという問題が顕在化してくる。従って、特にセルサイズの縮小を要求されるSRAM等においてはPN境界近傍で発生するゲート寸法の変動を抑制する必要がある。また、前述の従来技術のように、ポリシリコンゲート電極中のPN境界を活性領域同士の間の素子分離領域上に位置させたとしても、素子の微細化が進むにつれて、特にSRAM等においては素子分離領域の幅が狭くなるので、ポリシリコンゲート電極におけるN型領域とP型領域との間の不純物の相互拡散の影響が無視できなくなる。その結果、各ゲート電極の仕事関数が変化するため、閾値電圧の変動等のトランジスタ特性の劣化が起こるので、回路動作不良が発生し易くなるという問題が生じてしまう。前記に鑑み、本発明は、CMISデュアルゲート構造を有する半導体装置において、PN境界近傍でのゲート寸法変動や不純物の相互拡散に起因する素子特性の変動を抑制できるようにすることを目的とする。前記の目的を達成するために、本発明に係る半導体装置は、第1のデュアルゲート電極と第2のデュアルゲート電極とを備えた半導体装置であって、前記第1のデュアルゲート電極は、第1の活性領域上に形成された第1の第1導電型シリコン膜を含む第1のゲート電極と、第2の活性領域上に形成された第1の第2導電型シリコン膜を含む第2のゲート電極とを有し、前記第2のデュアルゲート電極は、第3の活性領域上に形成された第2の第1導電型シリコン膜を含む第3のゲート電極と、第4の活性領域上に形成された第2の第2導電型シリコン膜を含む第4のゲート電極とを有し、前記第1の活性領域と前記第2の活性領域とは素子分離領域を挟んで分離されており、前記第1のゲート電極と前記第2のゲート電極とは前記素子分離領域上で接続しており、前記第1の第1導電型シリコン膜の少なくとも一部分における第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高い。本発明に係る半導体装置において、前記第1の活性領域と前記第2の活性領域との間の分離幅は、前記第3の活性領域と前記第4の活性領域との間の分離幅よりも大きくてもよい。本発明に係る半導体装置において、前記第1の第2導電型シリコン膜の少なくとも一部分における第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度と実質的に同じであってもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高くてもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度よりも低くてもよい。本発明に係る半導体装置において、前記第1の活性領域及び前記素子分離領域のそれぞれの上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域の上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高くてもよい。本発明に係る半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度よりも低くてもよい。本発明に係る半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度よりも低くてもよい。本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度と実質的に同じであってもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度と実質的に同じであってもよい。本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高くてもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度と実質的に同じであってもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度よりも低くてもよい。本発明に係る半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度と実質的に同じであってもよい。本発明に係る半導体装置において、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度よりも低くてもよい。本発明に係る半導体装置において、前記素子分離領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度よりも高くてもよい。本発明に係る半導体装置において、前記第1の活性領域上に位置する部分の前記第1の第1導電型シリコン膜の第1導電型不純物濃度は、前記第3の活性領域上に位置する部分の前記第2の第1導電型シリコン膜の第1導電型不純物濃度よりも高く、前記第2の活性領域上に位置する部分の前記第1の第2導電型シリコン膜の第2導電型不純物濃度は、前記第4の活性領域上に位置する部分の前記第2の第2導電型シリコン膜の第2導電型不純物濃度よりも高くてもよい。本発明に係る半導体装置において、前記第1のゲート電極は、第1のPMISトランジスタのゲート電極であり、前記第2のゲート電極は、第1のNMISトランジスタのゲート電極であり、前記第3のゲート電極は、第2のPMISトランジスタのゲート電極であり、前記第4のゲート電極は、第2のNMISトランジスタのゲート電極であってもよい。本発明に係る半導体装置において、前記第1のゲート電極及び前記第2のゲート電極はそれぞれ、ロジック回路用トランジスタのゲート電極であり、前記第3のゲート電極及び前記第4のゲート電極はそれぞれ、SRAM回路用トランジスタのゲート電極であってもよい。また、本発明に係る半導体装置の製造方法は、第1の活性領域上に形成された第1のゲート電極及び第2の活性領域上に形成された第2のゲート電極を有する第1のデュアルゲート電極と、第3の活性領域上に形成された第3のゲート電極及び第4の活性領域上に形成された第4のゲート電極を有する第2のデュアルゲート電極とを備えた半導体装置の製造方法であって、前記第1の活性領域、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上にシリコン膜を形成する工程aと、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜を第1のマスクパターンによって覆いながら、前記シリコン膜に第1導電型不純物を導入する工程bと、前記第1の活性領域上に位置する部分の前記シリコン膜を第2のマスクパターンによって覆いながら、前記シリコン膜に第2導電型不純物を導入する工程cと、前記工程b及び前記工程cよりも後に、前記シリコン膜をパターニングし、それにより、前記第1の活性領域、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に、前記シリコン膜をそれぞれ含む前記第1のゲート電極、前記第2のゲート電極、前記第3のゲート電極及び前記第4のゲート電極を形成する工程dとを備えている。尚、本発明に係る半導体装置の製造方法において、前記工程b及び前記工程cのいずれを先に実施してもよい。本発明に係る半導体装置の製造方法において、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有していてもよい。本発明に係る半導体装置の製造方法において、前記第1の活性領域と前記第2の活性領域とは素子分離領域によって電気的に分離されており、前記工程aにおいて、前記シリコン膜は前記素子分離領域上にも形成され、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜上に開口を有していてもよい。ここで、前記第1のマスクパターン及び前記第2のマスクパターンは、前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有していなくてもよい。言い換えると、前記第1のマスクパターン及び前記第2のマスクパターンは、前記素子分離領域上に位置する部分の前記シリコン膜を覆っていてもよい。本発明に係る半導体装置の製造方法において、前記第1の活性領域と前記第2の活性領域とは素子分離領域によって電気的に分離されており、前記工程aにおいて、前記シリコン膜は前記素子分離領域上にも形成され、前記第1のマスクパターンは、前記第1の活性領域上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有し、前記第2のマスクパターンは、前記第2の活性領域、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜を覆うと共に前記素子分離領域上に位置する部分の前記シリコン膜上に開口を有していてもよい。本発明に係る半導体装置の製造方法において、前記第2のマスクパターンは、前記第3の活性領域及び前記第4の活性領域のそれぞれの上に位置する部分の前記シリコン膜を覆っていてもよい。本発明によると、CMISデュアルゲート構造を有する半導体装置において、PN境界近傍でのゲート寸法変動や不純物の相互拡散に起因する素子特性の変動を抑制することができる。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。図1aは、第1の実施形態に係る半導体装置におけるロジック領域の平面図であり、図1bは、図1aにおけるI-I線ゲート幅方向の断面図である。また、図1cは、第1の実施形態に係る半導体装置におけるSRAM領域の平面図であり、図1dは、図1cにおけるII-II線ゲート幅方向の断面図である。尚、説明を簡単にするために、図1a~dにおいてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図1b及びdにおいてコンタクトの図示を省略している。図1a~dに示すように、本実施形態の半導体装置は、ロジック回路が形成される領域以下、ロジック領域と称する及びSRAM回路が形成される領域以下、SRAM領域と称するを有しており、ロジック領域及びSRAM領域はそれぞれ、NMISFETが形成される領域以下、NMIS領域と称する及びPMISFETが形成される領域以下、PMIS領域と称するを有している。ロジック領域のNMIS領域においては、半導体基板10上にP型ウェル領域12aが設けられていると共に素子分離領域11に囲まれるように活性領域10aが設けられている。ロジック領域のPMIS領域においては、半導体基板10上にN型ウェル領域12bが設けられていると共に素子分離領域11に囲まれるように活性領域10bが設けられている。SRAM領域のNMIS領域においては、半導体基板10上にP型ウェル領域12cが設けられていると共に素子分離領域11に囲まれるように活性領域10cが設けられている。SRAM領域のPMIS領域においては、半導体基板10上にN型ウェル領域12dが設けられていると共に素子分離領域11に囲まれるように活性領域10dが設けられている。活性領域10a上にはゲート絶縁膜13を介してN型シリコン膜14aを有するゲート電極30aが形成されている。活性領域10b上にはゲート絶縁膜13を介してP型シリコン膜14bを有するゲート電極30bが形成されている。ゲート電極30aとゲート電極30bとは、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するPN境界41Lで互いに接続されており、これにより、デュアルゲート電極31Lが構成されている。活性領域10aにおけるゲート電極30aの両側にはN型ソース/ドレイン領域20aが設けられていると共に、活性領域10bにおけるゲート電極30bの両側にはP型ソース/ドレイン領域20bが設けられている。N型ソース/ドレイン領域20a及びP型ソース/ドレイン領域20bのそれぞれと接続するようにコンタクト26a及び26bが形成されていると共に、デュアルゲート電極31Lと接続するようにコンタクト26eが形成されている。活性領域10c上にはゲート絶縁膜13を介してN型シリコン膜14cを有するゲート電極30cが形成されている。活性領域10d上にはゲート絶縁膜13を介してP型シリコン膜14dを有するゲート電極30dが形成されている。ゲート電極30cとゲート電極30dとは、活性領域10cと活性領域10dとの間の素子分離領域11上に位置するPN境界41Sで互いに接続されており、これにより、デュアルゲート電極31Sが構成されている。活性領域10cにおけるゲート電極30cの両側にはN型ソース/ドレイン領域20cが設けられていると共に、活性領域10dにおけるゲート電極30dの両側にはP型ソース/ドレイン領域20dが設けられている。N型ソース/ドレイン領域20c及びP型ソース/ドレイン領域20dのそれぞれと接続するようにコンタクト26c及び26dが形成されていると共に、ゲート電極30cと接続するようにコンタクト26fが形成されている。本実施形態の特徴として、P型シリコン膜14b全体のP型不純物濃度は、P型シリコン膜14d全体のP型不純物濃度よりも高い。尚、N型シリコン膜14aのN型不純物濃度は、N型シリコン膜14cのN型不純物濃度と実質的に同じである。また、ロジック領域の素子分離領域11具体的には活性領域10aと活性領域10bとの間の素子分離領域11の幅が例えば70nm程度以上であるのに対して、SRAM領域の素子分離領域11具体的には活性領域10cと活性領域10dとの間の素子分離領域11の幅は例えば30~60nm程度である。以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図2a~f、図3a~f、図4a~f、図5a~f、図6a~f、図7a~f及び図8a~fは、第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図2a、図3a、図4a、図5a、図6a、図7a及び図8aは、図1aにおけるIII-III線ゲート長方向の断面構成を各工程毎に示したものであり、図2b、図3b、図4b、図5b、図6b、図7b及び図8bは、図1aにおけるIV-IV線ゲート長方向の断面構成を各工程毎に示したものであり、図2c、図3c、図4c、図5c、図6c、図7c及び図8cは、図1cにおけるV-V線ゲート長方向の断面構成を各工程毎に示したものであり、図2d、図3d、図4d、図5d、図6d、図7d及び図8dは、図1cにおけるVI-VI線ゲート長方向の断面構成を各工程毎に示したものである。また、図2e、図3e、図4e、図5e、図6e、図7e及び図8eは、図1aにおけるI-I線ゲート幅方向の断面構成を各工程毎に示したものであり、図2f、図3f、図4f、図5f、図6f、図7f及び図8fは、図1cにおけるII-II線ゲート幅方向の断面構成を各工程毎に示したものである。まず、図2a~fに示すように、例えば埋め込み素子分離ShallowTrenchIsolationSTI法により、例えばp型シリコンからなる半導体基板10の上部に、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域11を選択的に形成する。これにより、ロジック領域のNMIS領域においては、素子分離領域11に囲まれた半導体基板10からなる活性領域10aが形成され、ロジック領域のPMIS領域においては、素子分離領域11に囲まれた半導体基板10からなる活性領域10bが形成され、SRAM領域のNMIS領域においては、素子分離領域11に囲まれた半導体基板10からなる活性領域10cが形成され、SRAM領域のPMIS領域においては、素子分離領域11に囲まれた半導体基板10からなる活性領域10dが形成される。その後、例えばリソグラフィ法及びイオン注入法により、半導体基板10における各NMIS領域に、例えばBホウ素等のP型不純物を注入する。続いて、例えばリソグラフィ法及びイオン注入法により、半導体基板10における各PMIS領域に、例えばPリン等のN型不純物を注入する。その後、半導体基板10に対して、例えば850°C、30秒間の熱処理を施すことにより、ロジック領域のNMIS領域においては、半導体基板10上にP型ウェル領域12aを形成し、ロジック領域のPMIS領域においては、半導体基板10上にN型ウェル領域12bを形成し、SRAM領域のNMIS領域においては、半導体基板10上にP型ウェル領域12cを形成し、SRAM領域のPMIS領域においては、半導体基板10上にN型ウェル領域12dを形成する。次に、図3a~fに示すように、例えば希釈フッ酸処理により、半導体基板10の表面を洗浄した後、例えばISSGInSituSteamGeneration酸化法により、活性領域10a、10b、10c及び10dのそれぞれの上に、例えば厚さ2nm程度のシリコン酸化膜からなるゲート絶縁膜13を形成する。その後、半導体基板10に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜13の表面を窒化して窒化層図示省略を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜13上に、例えばCVDchemicalvapordeposition法により、例えばポリシリコンからなる厚さ100nm程度のシリコン膜14を堆積する。続いて、図3a~fに示すように、ロジック領域のNMIS領域全体及びSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域のPMIS領域全体上に開口を有するマスクパターン51Aを用いて、シリコン膜14に例えばBホウ素等のP型不純物をドーズ量4×1015cm2でイオン注入することによってP型シリコン膜14Pを形成する。次に、ロジック領域のPMIS領域全体を覆い且つロジック領域のNMIS領域全体及びSRAM領域全体NMIS領域全体及びPMIS領域全体のそれぞれの上に開口を有するマスクパターン52Aを用いて、シリコン膜14に例えばPリン等のN型不純物をドーズ量3×1015cm2でイオン注入することによってN型シリコン膜14Nを形成する。すなわち、本実施形態の特徴として、SRAM領域のPMIS領域のゲート注入においてN型不純物のイオン注入を行っている。尚、P型シリコン膜14Pの形成とN型シリコン膜14Nの形成とは、いずれを先に実施してもよい。また、図3a~fにおいては、説明を分かりやすくするために、マスクパターン51A及び52Aとして、フォトリソグラフィ法により半導体基板10上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン51A及び52Aは、P型シリコン膜14PとN型シリコン膜14NとのPN境界41Lが、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するように設定されている。P型シリコン膜14P及びN型シリコン膜14Nの形成後、半導体基板10に対して、例えば850°C、30秒間の熱処理を施すことにより、P型シリコン膜14P及びN型シリコン膜14Nのそれぞれにイオン注入された不純物のプロファイル具体的には基板主面に対して垂直な方向のプロファイル以下、垂直方向プロファイルと称するの均一化を行う。次に、フォトリソグラフィ法により、シリコン膜14上に、ゲート形状を有するレジストパターン図示省略を形成した後、当該レジストパターンをマスクとして、ドライエッチング法により、シリコン膜14をパターニングする。これにより、図4a~fに示すように、活性領域10a上にゲート絶縁膜13aを介してN型シリコン膜14aを含むゲート電極30aが形成され、活性領域10b上にゲート絶縁膜13bを介してP型シリコン膜14bを含むゲート電極30bが形成され、活性領域10c上にゲート絶縁膜13cを介してN型シリコン膜14cを含むゲート電極30cが形成され、活性領域10d上にゲート絶縁膜13dを介してN型シリコン膜14d’を含むゲート電極30dが形成される。ここで、ゲート電極30aとゲート電極30bとは、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するPN境界41Lで互いに接続されており、これにより、デュアルゲート電極31Lが構成されている。また、ゲート電極30cとゲート電極30dとは、活性領域10cと活性領域10dとの間の素子分離領域11上で互いに接続されており、これにより、デュアルゲート電極31Sが構成されている。但し、図4a~fに示す工程の終了時点でデュアルゲート電極31S中にPN境界は形成されていない。次に、例えばCVD法により、半導体基板10上の全面に、例えば厚さ8nmのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、当該オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図5a~fに示すように、ゲート絶縁膜13a及びゲート電極30aの各側面上にオフセットスペーサ15aが形成され、ゲート絶縁膜13b及びゲート電極30bの各側面上にオフセットスペーサ15bが形成され、ゲート絶縁膜13c及びゲート電極30cの各側面上にオフセットスペーサ15cが形成され、ゲート絶縁膜13d及びゲート電極30dの各側面上にオフセットスペーサ15dが形成される。次に、半導体基板10上に、各NMIS領域上に開口を有し且つ各PMIS領域を覆うレジストパターン図示省略を形成した後、当該レジストパターン並びにゲート電極30a及び30cをマスクとして、例えばAsヒ素等のn型不純物のイオン注入を行うことにより、図5a~dに示すように、活性領域10aにおけるゲート電極30aの側方下及び活性領域10cにおけるゲート電極30cの側方下に、接合深さが比較的浅いN型ソース/ドレイン領域例えばLDDlightlydopeddrain領域又はエクステンション領域16a及び16cをそれぞれ自己整合的に形成する。続いて、半導体基板10上に、各NMIS領域を覆い且つ各PMIS領域上に開口を有するレジストパターン図示省略を形成した後、当該レジストパターン並びにゲート電極30b及び30dをマスクとして、例えばBF2等のp型不純物のイオン注入を行うことにより、図5a~dに示すように、活性領域10bにおけるゲート電極30bの側方下及び活性領域10dにおけるゲート電極30dの側方下に、接合深さが比較的浅いP型ソース/ドレイン領域例えばLDD領域又はエクステンション領域16b及び16dをそれぞれ自己整合的に形成する。尚、N型ソース/ドレイン領域16a及び16cの形成とP型ソース/ドレイン領域16b及び16dの形成とは、いずれを先に実施してもよい。次に、例えばCVD法により、半導体基板10上の全面に、例えば厚さ10nm程度のシリコン酸化膜からなる第1絶縁膜、及び例えば厚さ30nm程度のシリコン窒化膜からなる第2絶縁膜を順次堆積した後、当該第1絶縁膜及び当該第2絶縁膜に対して異方性エッチングを行う。これにより、図6a~fに示すように、ゲート電極30aの側面上にオフセットスペーサ15aを介してサイドウォールスペーサ19aが形成され、ゲート電極30bの側面上にオフセットスペーサ15bを介してサイドウォールスペーサ19bが形成され、ゲート電極30cの側面上にオフセットスペーサ15cを介してサイドウォールスペーサ19cが形成され、ゲート電極30dの側面上にオフセットスペーサ15dを介してサイドウォールスペーサ19dが形成される。ここで、サイドウォールスペーサ19aは、L字状の断面形状を有し且つ前記第1絶縁膜からなる内側サイドウォール17aと、内側サイドウォール17a上に形成され且つ前記第2絶縁膜からなる外側サイドウォール18aとを有する。また、サイドウォールスペーサ19bは、L字状の断面形状を有し且つ前記第1絶縁膜からなる内側サイドウォール17bと、内側サイドウォール17b上に形成され且つ前記第2絶縁膜からなる外側サイドウォール18bとを有する。また、サイドウォールスペーサ19cは、L字状の断面形状を有し且つ前記第1絶縁膜からなる内側サイドウォール17cと、内側サイドウォール17c上に形成され且つ前記第2絶縁膜からなる外側サイドウォール18cとを有する。また、サイドウォールスペーサ19dは、L字状の断面形状を有し且つ前記第1絶縁膜からなる内側サイドウォール17dと、内側サイドウォール17d上に形成され且つ前記第2絶縁膜からなる外側サイドウォール18dとを有する。続いて、図6a~fに示すように、ロジック領域のNMIS領域全体及びSRAM領域のNMIS領域全体を覆うマスクパターン53、活性領域10bにおけるゲート電極30b、オフセットスペーサ15b及びサイドウォールスペーサ19b、並びに活性領域10dにおけるゲート電極30d、オフセットスペーサ15d及びサイドウォールスペーサ19dをマスクとして、活性領域10b及び活性領域10dに例えばBボロン等のP型不純物をドーズ量5×1015cm2でイオン注入する。これにより、活性領域10bにおけるサイドウォールスペーサ19bの外側方下に、浅いP型ソース/ドレイン領域16bよりも接合深さが深く且つP型ソース/ドレイン領域16bと接続するP型ソース/ドレイン領域20bを自己整合的に形成すると共に、活性領域10dにおけるサイドウォールスペーサ19dの外側方下に、浅いP型ソース/ドレイン領域16dよりも接合深さが深く且つP型ソース/ドレイン領域16dと接続するP型ソース/ドレイン領域20dを自己整合的に形成する。このとき、ゲート電極30bを構成するP型シリコン膜14b及びゲート電極30dを構成するN型シリコン膜14d’にも前記P型不純物が注入される結果、P型シリコン膜14bのP型不純物濃度はより高くなる一方、N型シリコン膜14d’はP型シリコン膜14dとなる。これにより、デュアルゲート電極31S中にN型シリコン膜14cゲート電極30cとP型シリコン膜14dゲート電極30dとのPN境界41Sが形成される。ここで、P型シリコン膜14bのP型不純物濃度は、P型シリコン膜14dのP型不純物濃度よりも高くなる。続いて、図6a~fに示すように、ロジック領域のPMIS領域全体及びSRAM領域のPMIS領域全体を覆うマスクパターン54、活性領域10aにおけるゲート電極30a、オフセットスペーサ15a及びサイドウォールスペーサ19a、並びに活性領域10cにおけるゲート電極30c、オフセットスペーサ15c及びサイドウォールスペーサ19cをマスクとして、活性領域10a及び活性領域10cに例えばAsヒ素等のN型不純物をドーズ量4×1015~5×1015cm2でイオン注入する。これにより、活性領域10aにおけるサイドウォールスペーサ19aの外側方下に、浅いN型ソース/ドレイン領域16aよりも接合深さが深く且つN型ソース/ドレイン領域16aと接続するN型ソース/ドレイン領域20aを自己整合的に形成すると共に、活性領域10cにおけるサイドウォールスペーサ19cの外側方下に、浅いN型ソース/ドレイン領域16cよりも接合深さが深く且つN型ソース/ドレイン領域16cと接続するN型ソース/ドレイン領域20cを自己整合的に形成する。尚、P型ソース/ドレイン領域20b及び20dの形成とN型ソース/ドレイン領域20a及び20cの形成とは、いずれを先に実施してもよい。また、図6a~fにおいては、説明を分かりやすくするために、マスクパターン53及び54として、フォトリソグラフィ法により半導体基板10上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン53及び54は、P型シリコン膜14aゲート電極30aとN型シリコン膜14bゲート電極30bとのPN境界41Lの位置活性領域10aと活性領域10bとの間の素子分離領域11上が変わらないように、且つ、P型シリコン膜14cゲート電極30cとN型シリコン膜14dゲート電極30dとのPN境界41Sが、活性領域10cと活性領域10dとの間の素子分離領域11上に位置するように設定されている。N型ソース/ドレイン領域20a及び20c並びにP型ソース/ドレイン領域20b及び20dの形成後、半導体基板10に対して熱処理を施すことにより、N型ソース/ドレイン領域20a及び20c並びにP型ソース/ドレイン領域20b及び20dのそれぞれにイオン注入された不純物を活性化させる。次に、深いN型ソース/ドレイン領域20a及び20c並びに深いP型ソース/ドレイン領域20b及び20dのそれぞれの表面に形成されている自然酸化膜図示省略を除去した後、例えばスパッタ法により、半導体基板10上の全面に、例えばニッケルからなる厚さ10nm程度の金属膜図示省略を堆積する。その後、例えば窒素雰囲気中において、半導体基板10に対して、例えば320°Cの温度で1回目のRTARapidThermalAnnealing処理を行うことにより、深いN型ソース/ドレイン領域20a及び20c並びに深いP型ソース/ドレイン領域20b及び20dのそれぞれの表面部のシリコンSiと前記金属膜のニッケルNiとを反応させる。これにより、図7a~fに示すように、深いN型ソース/ドレイン領域20a及び20c並びに深いP型ソース/ドレイン領域20b及び20dのそれぞれの上に、ニッケルシリサイドからなる金属シリサイド層21a~21dが形成される。このとき、ゲート電極30a及び30cを構成するN型シリコン膜14a及び14c並びにゲート電極30b及び30dを構成するP型シリコン膜14b及び14dのそれぞれの表面部のSiと前記金属膜のNiとも反応する結果、ゲート電極30a~30dのそれぞれの上に、ニッケルシリサイドからなる金属シリサイド層22a~22dが形成される。その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板10を浸漬することにより、素子分離領域11、オフセットスペーサ15a~15d及びサイドウォールスペーサ19a~19d等の上に残存する未反応の前記金属膜を除去した後、1回目のRTA処理よりも高い温度例えば550°Cで2回目のRTA処理を行うことにより、金属シリサイド層21a~21d及び金属シリサイド層22a~22dのそれぞれのシリサイド組成比を安定化させる。次に、図8a~fに示すように、例えばプラズマCVD法により、半導体基板10上の全面に、例えば厚さ20nm程度のシリコン窒化膜からなる絶縁膜23を堆積した後、例えばCVD法により、絶縁膜23上に、例えばシリコン酸化膜からなる層間絶縁膜24を堆積し、その後、例えばCMPChemicalMechanicalPolishing法により、層間絶縁膜24の表面を平坦化する。次に、通常のMISトランジスタを有する半導体装置の製造方法と同様に、層間絶縁膜24上に、コンタクトホールパターンを有するレジスト膜図示省略を形成した後、当該レジスト膜をマスクとして、ドライエッチング法により、絶縁膜23及び層間絶縁膜24に、金属シリサイド層21a~21dのそれぞれの上面に到達するコンタクトホール25a~25dを形成する。このとき、絶縁膜23が露出した時点で一度エッチングを中断する2ステップのエッチング法を用いることにより、金属シリサイド層21a~21dに対するオーバーエッチング量を減らすことができる。その後、例えばスパッタ法又はCVD法により、コンタクトホール25a~25dの底部及び側壁のそれぞれの上に、例えばチタン膜と窒化チタン膜とが順次堆積されてなるバリアメタル膜図示省略を形成する。その後、例えばCVD法により、層間絶縁膜24上に、コンタクトホール25a~25dを埋め込むように例えばタングステン膜を堆積した後、例えばCMP法により、コンタクトホール25a~25dの外に形成されている前記タングステン膜を除去する。このようにして、コンタクトホール25a~25dに、前記バリアメタル膜を介して前記タングステン膜が埋め込まれてなるコンタクト26a~26dを形成する。その後、層間絶縁膜24上に、コンタクト26a~26dと電気的に接続する金属配線図示省略を形成する。以上のようにして、本実施形態に係る半導体装置、つまり、N型シリコン膜14aを含むゲート電極30aを有するロジック領域内のNMISFETと、P型シリコン膜14bを含むゲート電極30bを有するロジック領域内のPMISFETと、N型シリコン膜14cを含むゲート電極30cを有するSRAM領域内のNMISFETと、P型シリコン膜14dを含むゲート電極30dを有するSRAM領域内のPMISFETとを備えた半導体装置を製造することができる。本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、素子分離領域11具体的には活性領域10cと活性領域10dとの間の素子分離領域11の幅が狭くて不純物の相互拡散の影響を受けやすいSRAM領域のゲート電極30c及び30dを構成するシリコン膜14中には実質的にN型不純物のみが存在している。従って、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30cとPMISFETのゲート電極30dとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜14をエッチングする際には、シリコン膜14中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、シリコン膜14をエッチングする時点でSRAM領域内のシリコン膜14中の不純物は実質的にN型不純物のみであるため、前記アニール処理に起因する不純物の相互拡散具体的には基板主面に対して平行な方向への拡散の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。また、本実施形態では、SRAM領域内のPMIS領域のゲート電極30dを構成するシリコン膜14中には、ゲート注入の際にはN型不純物が注入される一方、ソース/ドレイン注入の際にはP型不純物が注入される。従って、SRAM領域内のPMISFETを表面チャネル型にするためには、ゲート注入の際のN型不純物濃度を、ソース/ドレイン注入の際のP型不純物濃度よりも小さく設定しておくことが望ましい。この場合、本実施形態の特徴として、ロジック領域内のPMIS領域のゲート電極30bを構成するP型シリコン膜14b中のP型不純物濃度は、SRAM領域内のPMIS領域のゲート電極30dを構成するP型シリコン膜14d中のP型不純物濃度よりも大きくなる。尚、本実施形態では、SRAM領域内のNMIS領域及びPMIS領域に対してN型不純物のゲート注入を行った後、P型不純物のソース/ドレイン注入によって、SRAM領域内のPMIS領域のゲート電極30dを構成するシリコン膜14の導電型をP型に反転させた。しかし、これに代えて、SRAM領域内のNMIS領域及びPMIS領域に対してP型不純物のゲート注入を行った後、N型不純物のソース/ドレイン注入によって、SRAM領域内のNMIS領域のゲート電極30cを構成するシリコン膜14の導電型をN型に反転させてもよい。第2の実施形態以下、本発明の第2の実施形態に係る半導体装置について、図面を参照しながら説明する。図9aは、第2の実施形態に係る半導体装置におけるロジック領域の平面図であり、図9bは、図9aにおけるI-I線ゲート幅方向の断面図である。また、図9cは、第2の実施形態に係る半導体装置におけるSRAM領域の平面図であり、図9dは、図9cにおけるII-II線ゲート幅方向の断面図である。尚、説明を簡単にするために、図9a~dにおいてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図9b及びdにおいてコンタクトの図示を省略している。また、図9a~dにおいて、図1a~dに示す第1の実施形態と同じ構成要素には同じ符号を付しており、以下、第1の実施形態と共通する点については適宜説明を省略し、第1の実施形態と相違する点について主として説明する。本実施形態が第1の実施形態と異なっている点は、図9a及びbに示すように、ロジック領域のデュアルゲート電極31Lが、活性領域10a及びその近傍の素子分離領域11の上に位置するN型シリコン膜14a1とその両側の素子分離領域11の上に位置するN型シリコン膜14a2とを含むNMIS領域のゲート電極30aと、活性領域10b及びその近傍の素子分離領域11の上に位置するP型シリコン膜14b1とその両側の素子分離領域11の上に位置するP型シリコン膜14b2とを含むPMIS領域のゲート電極30bとを有していることである。尚、図9c及びdに示すSRAM領域の構成は、デュアルゲート電極31Sの構成を含めて、図1c及びdに示す第1の実施形態のSRAM領域の構成と同じである。すなわち、デュアルゲート電極31Sは、第1の実施形態と同様に、N型シリコン膜14cを含むNMIS領域のゲート電極30cと、P型シリコン膜14dを含むPMIS領域のゲート電極30dとを有している。本実施形態の特徴として、P型シリコン膜14b1のP型不純物濃度は、P型シリコン膜14b2のP型不純物濃度よりも低い。また、P型シリコン膜14b1及びP型シリコン膜14b2のそれぞれのP型不純物濃度は、P型シリコン膜14dのP型不純物濃度よりも高い。また、N型シリコン膜14a1のN型不純物濃度は、N型シリコン膜14a2及びN型シリコン膜14cのそれぞれのN型不純物濃度よりも低い。また、N型シリコン膜14a2のN型不純物濃度は、N型シリコン膜14cのN型不純物濃度と実質的に同じである。以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第1の実施形態と相違している点は、ロジック領域におけるゲート注入箇所のみである図10a~f参照。図10a~fは、第2の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図10aは、図9aにおけるIII-III線ゲート長方向の一工程での断面構成を示したものであり、図10bは、図9aにおけるIV-IV線ゲート長方向の一工程での断面構成を示したものであり、図10cは、図9cにおけるV-V線ゲート長方向の一工程での断面構成を示したものであり、図10dは、図9cにおけるVI-VI線ゲート長方向の一工程での断面構成を示したものである。また、図10eは、図9aにおけるI-I線ゲート幅方向の一工程での断面構成を示したものであり、図10fは、図9cにおけるII-II線ゲート幅方向の一工程での断面構成を示したものである。本実施形態においては、まず、第1の実施形態における図2a~fに示す工程と同様の工程を実施した後、図10a~fに示すように、例えば希釈フッ酸処理により、半導体基板10の表面を洗浄し、その後、例えばISSG酸化法により、活性領域10a、10b、10c及び10dのそれぞれの上に、例えば厚さ2nm程度のシリコン酸化膜からなるゲート絶縁膜13を堆積する。その後、半導体基板10に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜13の表面を窒化して窒化層図示省略を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜13上に、例えばCVD法により、例えばポリシリコンからなる厚さ100nm程度のシリコン膜14を堆積する。続いて、図10a~fに示すように、ロジック領域におけるNMIS領域全体及びPMIS領域のうちの活性領域10b並びにSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域におけるPMIS領域のうちの素子分離領域11上に開口を有するマスクパターン51Bを用いて、シリコン膜14に例えばBホウ素等のP型不純物をドーズ量4×1015cm2でイオン注入する。これにより、ロジック領域のPMIS領域のうちの素子分離領域11上にP型シリコン膜14Pが形成される。ここで、マスクパターン51Bは、ロジック領域のPMIS領域における活性領域10b近傍の素子分離領域11を不純物の相互拡散の影響を考慮した寸法例えば50nm程度だけ覆っている。次に、ロジック領域におけるPMIS領域全体及びNMIS領域のうちの活性領域10aを覆い且つロジック領域におけるNMIS領域のうちの素子分離領域11及びSRAM領域全体NMIS領域全体及びPMIS領域全体のそれぞれの上に開口を有するマスクパターン52Bを用いて、シリコン膜14に例えばPリン等のN型不純物をドーズ量3×1015cm2でイオン注入する。これにより、ロジック領域のNMIS領域のうちの素子分離領域11上にN型シリコン膜14Nが形成されると共に、SRAM領域全体に亘ってN型シリコン膜14Nが形成される。ここで、マスクパターン52Bは、ロジック領域のNMIS領域における活性領域10a近傍の素子分離領域11を不純物の相互拡散の影響を考慮した寸法例えば50nm程度だけ覆っている。すなわち、本実施形態においても、第1の実施形態と同様に、SRAM領域のPMIS領域のゲート注入においてN型不純物のイオン注入を行っている。尚、P型シリコン膜14Pの形成とN型シリコン膜14Nの形成とは、いずれを先に実施してもよい。また、図10a~fにおいては、説明を分かりやすくするために、マスクパターン51B及び52Bとして、フォトリソグラフィ法により半導体基板10上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン51B及び52Bは、P型シリコン膜14PとN型シリコン膜14NとのPN境界41Lが、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するように設定されている。P型シリコン膜14P及びN型シリコン膜14Nの形成後、半導体基板10に対して、例えば850°C、30秒間の熱処理を施すことにより、P型シリコン膜14P及びN型シリコン膜14Nのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。その後、第1の実施形態における図4a~fに示す工程ゲートパターニング、図5a~fに示す工程オフセットスペーサ及び浅いソース/ドレイン領域の形成、図6a~fに示す工程サイドウォールスペーサ及び深いソース/ドレイン領域の形成、図7a~fに示す工程シリサイド層の形成及び図8a~fに示す工程層間絶縁膜及びコンタクトの形成のそれぞれと同様の工程を順次実施する。以上のようにして、本実施形態に係る半導体装置、つまり、N型シリコン膜14a1及び14a2を含むゲート電極30aを有するロジック領域内のNMISFETと、P型シリコン膜14b1及び14b2を含むゲート電極30bを有するロジック領域内のPMISFETと、N型シリコン膜14cを含むゲート電極30cを有するSRAM領域内のNMISFETと、P型シリコン膜14dを含むゲート電極30dを有するSRAM領域内のPMISFETとを備えた半導体装置を製造することができる。本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、素子分離領域11具体的には活性領域10cと活性領域10dとの間の素子分離領域11の幅が狭くて不純物の相互拡散の影響を受けやすいSRAM領域のゲート電極30c及び30dを構成するシリコン膜14中には実質的にN型不純物のみが存在している。従って、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30cとPMISFETのゲート電極30dとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜14をエッチングする際には、シリコン膜14中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、第1の実施形態と同様に、シリコン膜14をエッチングする時点でSRAM領域内のシリコン膜14中の不純物は実質的にN型不純物のみであるため、前記アニール処理に起因する不純物の相互拡散具体的には基板主面に対して平行な方向への拡散の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。また、本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、ロジック領域における少なくとも活性領域10a及び10b上のシリコン膜14中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30aとPMISFETのゲート電極30bとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、本実施形態では、SRAM領域内のPMIS領域のゲート電極30dを構成するシリコン膜14中には、ゲート注入の際にはN型不純物が注入される一方、ソース/ドレイン注入の際にはP型不純物が注入される。従って、SRAM領域内のPMISFETを表面チャネル型にするためには、第1の実施形態と同様に、ゲート注入の際のN型不純物濃度を、ソース/ドレイン注入の際のP型不純物濃度よりも小さく設定しておくことが望ましい。この場合、本実施形態の特徴として、ロジック領域内のPMIS領域のゲート電極30bを構成するP型シリコン膜14b1及び14b2中のP型不純物濃度は、SRAM領域内のPMIS領域のゲート電極30dを構成するP型シリコン膜14d中のP型不純物濃度よりも大きくなる。さらに、本実施形態では、ロジック領域内に形成された活性領域10a上のN型シリコン膜14a1のN型不純物濃度は、ロジック領域内に形成された素子分離領域11上のN型シリコン膜14a2のN型不純物濃度よりも小さいと共に、ロジック領域内に形成された活性領域10b上のP型シリコン膜14b1のP型不純物濃度は、ロジック領域内に形成された素子分離領域11上のP型シリコン膜14b2のP型不純物濃度よりも小さい。このため、ロジック領域内に形成された活性領域10a及び10b上のゲート電極30a及び30bの抵抗は高くなるものの、ゲート電極30a及び30b上には金属シリサイド層22a及び22bが形成されていると共に、ロジック領域内に形成された素子分離領域11上のゲート電極30a及び30bつまりゲート配線中の不純物濃度は第1の実施形態と同様に高濃度に設定されている。従って、活性領域10a及び10b上のゲート電極30a及び30bの高抵抗化に起因する回路速度の遅延を抑制することができる。尚、本実施形態では、活性領域10a及び10b上のゲート電極30a及び30bを構成するシリコン膜14にはゲート注入時に不純物が導入されないので、当該シリコン膜14にはソース/ドレイン注入時に、最終的に空乏化が発生しない程度の不純物量を注入しておく必要がある。また、活性領域10a及び10b上のゲート電極30a及び30bの高抵抗化に起因する回路速度の遅延の影響が小さい場合には、ロジック領域内に形成された素子分離領域11上のゲート電極30a及び30bを構成するシリコン膜14にもゲート注入時に不純物を導入しなくてもよい。尚、本実施形態では、SRAM領域内のNMIS領域及びPMIS領域に対してN型不純物のゲート注入を行った後、P型不純物のソース/ドレイン注入によって、SRAM領域内のPMIS領域のゲート電極30dを構成するシリコン膜14の導電型をP型に反転させた。しかし、これに代えて、SRAM領域内のNMIS領域及びPMIS領域に対してP型不純物のゲート注入を行った後、N型不純物のソース/ドレイン注入によって、SRAM領域内のNMIS領域のゲート電極30cを構成するシリコン膜14の導電型をN型に反転させてもよい。第3の実施形態以下、本発明の第3の実施形態に係る半導体装置について、図面を参照しながら説明する。図11aは、第3の実施形態に係る半導体装置におけるロジック領域の平面図であり、図11bは、図11aにおけるI-I線ゲート幅方向の断面図である。また、図11cは、第3の実施形態に係る半導体装置におけるSRAM領域の平面図であり、図11dは、図11cにおけるII-II線ゲート幅方向の断面図である。尚、説明を簡単にするために、図11a~dにおいてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図11b及びdにおいてコンタクトの図示を省略している。また、図11a~dにおいて、図1a~dに示す第1の実施形態と同じ構成要素には同じ符号を付しており、以下、第1の実施形態と共通する点については適宜説明を省略し、第1の実施形態と相違する点について主として説明する。本実施形態が第1の実施形態と異なっている点は、図9a及びbに示す第2の実施形態と同様に、図11a及びbに示すように、ロジック領域のデュアルゲート電極31Lが、活性領域10a及びその近傍の素子分離領域11の上に位置するN型シリコン膜14a1とその両側の素子分離領域11の上に位置するN型シリコン膜14a2とを含むNMIS領域のゲート電極30aと、活性領域10b及びその近傍の素子分離領域11の上に位置するP型シリコン膜14b1とその両側の素子分離領域11の上に位置するP型シリコン膜14b2とを含むPMIS領域のゲート電極30bとを有していることである。尚、図11c及びdに示すSRAM領域の構成は、デュアルゲート電極31Sの構成を含めて、図1c及びdに示す第1の実施形態のSRAM領域の構成と基本的に同じである。すなわち、デュアルゲート電極31Sは、第1の実施形態と同様に、N型シリコン膜14cを含むNMIS領域のゲート電極30cと、P型シリコン膜14dを含むPMIS領域のゲート電極30dとを有している。但し、本実施形態においては、N型シリコン膜14cのN型不純物濃度及びP型シリコン膜14dのP型不純物濃度はそれぞれ、第1の実施形態と比較して小さく設定されている。本実施形態の特徴として、P型シリコン膜14b2のP型不純物濃度は、P型シリコン膜14dのP型不純物濃度よりも高い。また、P型シリコン膜14b1のP型不純物濃度は、P型シリコン膜14dのP型不純物濃度と実質的に同じである。すなわち、P型シリコン膜14b1のP型不純物濃度は、P型シリコン膜14b2のP型不純物濃度よりも低い。また、N型シリコン膜14a1のN型不純物濃度は、N型シリコン膜14cのN型不純物濃度と実質的に同じである。また、N型シリコン膜14a1のN型不純物濃度は、N型シリコン膜14a2のN型不純物濃度よりも低い。すなわち、N型シリコン膜14a2のN型不純物濃度は、N型シリコン膜14cのN型不純物濃度よりも高い。以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第1の実施形態と相違している点は、ロジック領域及びSRAM領域のそれぞれにおけるゲート注入箇所のみである図12a~f参照。図12a~fは、第3の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図12aは、図11aにおけるIII-III線ゲート長方向の一工程での断面構成を示したものであり、図12bは、図11aにおけるIV-IV線ゲート長方向の一工程での断面構成を示したものであり、図12cは、図11cにおけるV-V線ゲート長方向の一工程での断面構成を示したものであり、図12dは、図11cにおけるVI-VI線ゲート長方向の一工程での断面構成を示したものである。また、図12eは、図11aにおけるI-I線ゲート幅方向の一工程での断面構成を示したものであり、図12fは、図11cにおけるII-II線ゲート幅方向の一工程での断面構成を示したものである。本実施形態においては、まず、第1の実施形態における図2a~fに示す工程と同様の工程を実施した後、図12a~fに示すように、例えば希釈フッ酸処理により、半導体基板10の表面を洗浄し、その後、例えばISSG酸化法により、活性領域10a、10b、10c及び10dのそれぞれの上に、例えば厚さ2nm程度のシリコン酸化膜からなるゲート絶縁膜13を堆積する。その後、半導体基板10に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜13の表面を窒化して窒化層図示省略を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜13上に、例えばCVD法により、例えばポリシリコンからなる厚さ100nm程度のシリコン膜14を堆積する。続いて、図12a~fに示すように、ロジック領域におけるNMIS領域全体及びPMIS領域のうちの活性領域10b並びにSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域におけるPMIS領域のうちの素子分離領域11上に開口を有するマスクパターン51Cを用いて、シリコン膜14に例えばBホウ素等のP型不純物をドーズ量4×1015cm2でイオン注入する。これにより、ロジック領域のPMIS領域のうちの素子分離領域11上にP型シリコン膜14Pが形成される。ここで、マスクパターン51Cは、ロジック領域のPMIS領域における活性領域10b近傍の素子分離領域11を不純物の相互拡散の影響を考慮した寸法例えば50nm程度だけ覆っている。次に、ロジック領域におけるPMIS領域全体及びNMIS領域のうちの活性領域10a並びにSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域におけるNMIS領域のうちの素子分離領域11上に開口を有するマスクパターン52Cを用いて、シリコン膜14に例えばPリン等のN型不純物をドーズ量3×1015cm2でイオン注入する。これにより、ロジック領域のNMIS領域のうちの素子分離領域11上にN型シリコン膜14Nが形成される。ここで、マスクパターン52Cは、ロジック領域のNMIS領域における活性領域10a近傍の素子分離領域11を不純物の相互拡散の影響を考慮した寸法例えば50nm程度だけ覆っている。すなわち、本実施形態においては、第1及び第2の実施形態と異なり、SRAM領域のNMIS領域及びPMIS領域のいずれにもゲート注入を行っていない。尚、P型シリコン膜14Pの形成とN型シリコン膜14Nの形成とは、いずれを先に実施してもよい。また、図12a~fにおいては、説明を分かりやすくするために、マスクパターン51C及び52Cとして、フォトリソグラフィ法により半導体基板10上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン51C及び52Cは、P型シリコン膜14PとN型シリコン膜14NとのPN境界41Lが、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するように設定されている。P型シリコン膜14P及びN型シリコン膜14Nの形成後、半導体基板10に対して、例えば850°C、30秒間の熱処理を施すことにより、P型シリコン膜14P及びN型シリコン膜14Nのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。その後、第1の実施形態における図4a~fに示す工程ゲートパターニング、図5a~fに示す工程オフセットスペーサ及び浅いソース/ドレイン領域の形成、図6a~fに示す工程サイドウォールスペーサ及び深いソース/ドレイン領域の形成、図7a~fに示す工程シリサイド層の形成及び図8a~fに示す工程層間絶縁膜及びコンタクトの形成のそれぞれと同様の工程を順次実施する。以上のようにして、本実施形態に係る半導体装置、つまり、N型シリコン膜14a1及び14a2を含むゲート電極30aを有するロジック領域内のNMISFETと、P型シリコン膜14b1及び14b2を含むゲート電極30bを有するロジック領域内のPMISFETと、N型シリコン膜14cを含むゲート電極30cを有するSRAM領域内のNMISFETと、P型シリコン膜14dを含むゲート電極30dを有するSRAM領域内のPMISFETとを備えた半導体装置を製造することができる。本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、素子分離領域11具体的には活性領域10cと活性領域10dとの間の素子分離領域11の幅が狭くて不純物の相互拡散の影響を受けやすいSRAM領域のゲート電極30c及び30dを構成するシリコン膜14中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30cとPMISFETのゲート電極30dとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜14をエッチングする際には、シリコン膜14中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、シリコン膜14をエッチングする時点ではSRAM領域内のシリコン膜14中に不純物が注入されていないため、前記アニール処理に起因する不純物の相互拡散具体的には基板主面に対して平行な方向への拡散の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。また、本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、ロジック領域における少なくとも活性領域10a及び10b上のシリコン膜14中には不純物が注入されていない。従って、第2の実施形態と同様に、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30aとPMISFETのゲート電極30bとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、本実施形態では、ロジック領域内に形成された活性領域10a上のN型シリコン膜14a1のN型不純物濃度は、ロジック領域内に形成された素子分離領域11上のN型シリコン膜14a2のN型不純物濃度よりも小さいと共に、ロジック領域内に形成された活性領域10b上のP型シリコン膜14b1のP型不純物濃度は、ロジック領域内に形成された素子分離領域11上のP型シリコン膜14b2のP型不純物濃度よりも小さい。このため、ロジック領域内に形成された活性領域10a及び10b上のゲート電極30a及び30bの抵抗は高くなるものの、ゲート電極30a及び30b上には金属シリサイド層22a及び22bが形成されていると共に、ロジック領域内に形成された素子分離領域11上のゲート電極30a及び30bつまりゲート配線中の不純物濃度は第1の実施形態と同様に高濃度に設定されている。従って、活性領域10a及び10b上のゲート電極30a及び30bの高抵抗化に起因する回路速度の遅延を抑制することができる。尚、本実施形態では、活性領域10a及び10b上のゲート電極30a及び30bを構成するシリコン膜14にはゲート注入時に不純物が導入されないので、当該シリコン膜14にはソース/ドレイン注入時に、最終的に空乏化が発生しない程度の不純物量を注入しておく必要がある。また、活性領域10a及び10b上のゲート電極30a及び30bの高抵抗化に起因する回路速度の遅延の影響が小さい場合には、ロジック領域内に形成された素子分離領域11上のゲート電極30a及び30bを構成するシリコン膜14にもゲート注入時に不純物を導入しなくてもよい。さらに、本実施形態では、SRAM領域内に形成されたゲート電極30c及び30dを構成するシリコン膜14にはゲート注入時に不純物が導入されないので、言い換えると、ゲート電極30c及び30dを構成するシリコン膜14にはソース/ドレイン注入時のみに不純物が導入されるので、ゲート電極30c及び30dの抵抗は、ロジック領域内に形成されたゲート電極30a及び30bの抵抗よりも高くなる。しかし、SRAM回路用のトランジスタの動作に対しては、ロジック回路用のトランジスタのように高速動作が要求されないため、ゲート電極30c及び30dの高抵抗化に起因する回路速度の遅延等の影響は小さい。第4の実施形態以下、本発明の第4の実施形態に係る半導体装置について、図面を参照しながら説明する。図13aは、第4の実施形態に係る半導体装置におけるロジック領域の平面図であり、図13bは、図13aにおけるI-I線ゲート幅方向の断面図である。また、図13cは、第4の実施形態に係る半導体装置におけるSRAM領域の平面図であり、図13dは、図13cにおけるII-II線ゲート幅方向の断面図である。尚、説明を簡単にするために、図13a~dにおいてサイドウォールスペーサ、シリサイド層及び層間膜等の図示を省略していると共に、図13b及びdにおいてコンタクトの図示を省略している。また、図13a~dにおいて、図1a~dに示す第1の実施形態と同じ構成要素には同じ符号を付しており、以下、第1の実施形態と共通する点については適宜説明を省略し、第1の実施形態と相違する点について主として説明する。まず、図13a及びbに示すロジック領域の構成は、デュアルゲート電極31Lの構成を含めて、図1a及びbに示す第1の実施形態のロジック領域の構成と同じである。すなわち、デュアルゲート電極31Lは、第1の実施形態と同様に、N型シリコン膜14aを含むNMIS領域のゲート電極30aと、P型シリコン膜14bを含むPMIS領域のゲート電極30bとを有している。一方、図13c及びdに示すSRAM領域の構成も、デュアルゲート電極31Sの構成を含めて、図1c及びdに示す第1の実施形態のSRAM領域の構成と基本的に同じである。すなわち、デュアルゲート電極31Sは、第1の実施形態と同様に、N型シリコン膜14cを含むNMIS領域のゲート電極30cと、P型シリコン膜14dを含むPMIS領域のゲート電極30dとを有している。但し、本実施形態においては、N型シリコン膜14cのN型不純物濃度及びP型シリコン膜14dのP型不純物濃度はそれぞれ、第1の実施形態と比較して小さく設定されている。本実施形態の特徴として、P型シリコン膜14bのP型不純物濃度は、P型シリコン膜14dのP型不純物濃度よりも高く、N型シリコン膜14aのN型不純物濃度は、N型シリコン膜14cのN型不純物濃度よりも高い。以下、本発明の第4の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。尚、本実施形態に係る半導体装置の製造方法が第1の実施形態と相違している点は、SRAM領域におけるゲート注入箇所のみである図14a~f参照。図14a~fは、第4の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図14aは、図13aにおけるIII-III線ゲート長方向の一工程での断面構成を示したものであり、図14bは、図13aにおけるIV-IV線ゲート長方向の一工程での断面構成を示したものであり、図14cは、図13cにおけるV-V線ゲート長方向の一工程での断面構成を示したものであり、図14dは、図13cにおけるVI-VI線ゲート長方向の一工程での断面構成を示したものである。また、図14eは、図13aにおけるI-I線ゲート幅方向の一工程での断面構成を示したものであり、図14fは、図13cにおけるII-II線ゲート幅方向の一工程での断面構成を示したものである。本実施形態においては、まず、第1の実施形態における図2a~fに示す工程と同様の工程を実施した後、図14a~fに示すように、例えば希釈フッ酸処理により、半導体基板10の表面を洗浄し、その後、例えばISSG酸化法により、活性領域10a、10b、10c及び10dのそれぞれの上に、例えば厚さ2nm程度のシリコン酸化膜からなるゲート絶縁膜13を堆積する。その後、半導体基板10に対して、例えば窒素プラズマ処理を行うことにより、ゲート絶縁膜13の表面を窒化して窒化層図示省略を形成する。その後、アニール処理を実施することにより、前記窒化層から、結合の弱い窒素を除去する。続いて、ゲート絶縁膜13上に、例えばCVD法により、例えばポリシリコンからなる厚さ100nm程度のシリコン膜14を堆積する。続いて、図14a~fに示すように、ロジック領域におけるNMIS領域全体及びSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域におけるPMIS領域全体上に開口を有するマスクパターン51Dを用いて、シリコン膜14に例えばBホウ素等のP型不純物をドーズ量4×1015cm2でイオン注入する。これにより、ロジック領域のPMIS領域全体にP型シリコン膜14Pが形成される。次に、ロジック領域におけるPMIS領域全体及びSRAM領域全体NMIS領域全体及びPMIS領域全体を覆い且つロジック領域におけるNMIS領域全体上に開口を有するマスクパターン52Dを用いて、シリコン膜14に例えばPリン等のN型不純物をドーズ量3×1015cm2でイオン注入する。これにより、ロジック領域のNMIS領域全体にN型シリコン膜14Nが形成される。すなわち、本実施形態においては、第3の実施形態と同様に、SRAM領域のNMIS領域及びPMIS領域のいずれにもゲート注入を行っていない。尚、P型シリコン膜14Pの形成とN型シリコン膜14Nの形成とは、いずれを先に実施してもよい。また、図14a~fにおいては、説明を分かりやすくするために、マスクパターン51D及び52Dとして、フォトリソグラフィ法により半導体基板10上に形成されるレジストパターンではなく、当該レジストパターンを形成するためのフォトマスク上のマスクパターンを模式的に示している。また、マスクパターン51D及び52Dは、P型シリコン膜14PとN型シリコン膜14NとのPN境界41Lが、活性領域10aと活性領域10bとの間の素子分離領域11上に位置するように設定されている。P型シリコン膜14P及びN型シリコン膜14Nの形成後、半導体基板10に対して、例えば850°C、30秒間の熱処理を施すことにより、P型シリコン膜14P及びN型シリコン膜14Nのそれぞれにイオン注入された不純物の垂直方向プロファイルの均一化を行う。その後、第1の実施形態における図4a~fに示す工程ゲートパターニング、図5a~fに示す工程オフセットスペーサ及び浅いソース/ドレイン領域の形成、図6a~fに示す工程サイドウォールスペーサ及び深いソース/ドレイン領域の形成、図7a~fに示す工程シリサイド層の形成及び図8a~fに示す工程層間絶縁膜及びコンタクトの形成のそれぞれと同様の工程を順次実施する。以上のようにして、本実施形態に係る半導体装置、つまり、N型シリコン膜14aを含むゲート電極30aを有するロジック領域内のNMISFETと、P型シリコン膜14bを含むゲート電極30bを有するロジック領域内のPMISFETと、N型シリコン膜14cを含むゲート電極30cを有するSRAM領域内のNMISFETと、P型シリコン膜14dを含むゲート電極30dを有するSRAM領域内のPMISFETとを備えた半導体装置を製造することができる。本実施形態によると、ドライエッチング法により、シリコン膜14をエッチングして、ゲート電極30a~30dを形成する際に、素子分離領域11具体的には活性領域10cと活性領域10dとの間の素子分離領域11の幅が狭くて不純物の相互拡散の影響を受けやすいSRAM領域のゲート電極30c及び30dを構成するシリコン膜14中には不純物が注入されていない。従って、注入不純物であるイオン種の違いに起因してシリコン膜14のエッチング速度に差が生じる事態を回避できるため、NMISFETのゲート電極30cとPMISFETのゲート電極30dとの間でゲート寸法差が生じることがないので、ゲート長変動に起因するトランジスタ特性の変動を抑制することができる。また、ドライエッチング法により、シリコン膜14をエッチングする際には、シリコン膜14中に注入された不純物の垂直方向プロファイルを予めアニール処理によって均一化しておく必要があるが、本実施形態では、第3の実施形態と同様に、シリコン膜14をエッチングする時点ではSRAM領域内のシリコン膜14中に不純物が注入されていないため、前記アニール処理に起因する不純物の相互拡散具体的には基板主面に対して平行な方向への拡散の影響は実質的に無視できる。従って、トランジスタ特性の変動をより一層抑制することができる。また、本実施形態では、SRAM領域内に形成されたゲート電極30c及び30dを構成するシリコン膜14にはゲート注入時に不純物が導入されないので、言い換えると、ゲート電極30c及び30dを構成するシリコン膜14にはソース/ドレイン注入時のみに不純物が導入されるので、ゲート電極30c及び30dの抵抗は、ロジック領域内に形成されたゲート電極30a及び30bの抵抗よりも高くなる。しかし、SRAM回路用のトランジスタの動作に対しては、ロジック回路用のトランジスタのように高速動作が要求されないため、ゲート電極30c及び30dの高抵抗化に起因する回路速度の遅延等の影響は小さい。尚、第1~第4の実施形態では、ゲート絶縁膜としてシリコン酸窒化膜、ゲート電極としてポリシリコン電極を用いた場合について説明したが、本発明はこれに限定されるものではない。例えば、ゲート絶縁膜材料として、アルミナAl2O3、ハフニアHfO2又はハフニウムシリケートHfSiOx等の金属酸化物に代表される高誘電率材料例えば比誘電率が8以上の絶縁材料を用いると共に、ゲート電極構造として、ポリシリコン膜に加えて、ゲート絶縁膜とポリシリコン膜との間に、窒化チタンTiN又は窒化タンタルTaN等の金属膜を有するMIPSMetalInsertedPolysiliconStack構造を用いる場合にも、各実施形態と同様の効果を実現することができる。MIPS構造では、主に仕事関数によってトランジスタの閾値電圧の調整が行われる。当該調整は、高誘電率ゲート絶縁膜材料と金属膜材料との組み合わせで決まる。具体的には、NMISFETとPMISFETとの間での閾値電圧の調整を、高誘電率ゲート絶縁膜材料を同じにして金属膜材料を変えることによって行ってもよいし、又は金属膜材料を同じにして高誘電率ゲート絶縁膜材料を変えることによって行ってもよい。また、MIPS構造では、ゲート電極の空乏化が抑制されるため、ポリシリコン膜中の不純物濃度については、ゲート抵抗バルク部分の抵抗、シリサイド/ポリシリコン界面の抵抗、ポリシリコン/金属界面の抵抗を考慮して設定すればよい。尚、各界面抵抗が十分に小さければ、金属膜を用いているMIPS構造ではゲート抵抗は小さくなる。また、第1及び第2の実施形態では、SRAM領域内のPMISFETを表面チャネル型にするために、ゲート注入の際のN型不純物濃度を、ソース/ドレイン注入の際のP型不純物濃度よりも小さく設定することが望ましいとしたが、MIPS構造を用いる場合、シリコン膜の抵抗及び前記各界面抵抗を小さくするという観点から、ゲート注入の際のN型不純物濃度を、ソース/ドレイン注入の際のP型不純物濃度よりも大きく設定してもよい。或いは、SRAM領域内のゲート電極を構成するシリコン膜に対してはソース/ドレイン注入を行わなくてもよい。言い換えると、SRAM領域内のゲート電極を構成する各シリコン膜に対してはN型不純物のゲート注入のみを行ってもよい。これにより、SRAM領域内のCMISFETのゲート電極を構成する全てのシリコン膜はN型シリコン膜となる。この場合、ロジック領域内のゲート電極を構成する各シリコン膜に対しても、ソース/ドレイン注入を行わず、N型不純物のゲート注入のみを行ってもよい。これにより、ロジック領域内のCMISFETのゲート電極を構成する全てのシリコン膜もN型シリコン膜となる。また、第3及び第4の実施形態では、SRAM領域内のゲート電極を構成する各シリコン膜に対して、ゲート注入を行わなかったが、MIPS構造を用いる場合、SRAM領域内及びロジック領域内それぞれのゲート電極を構成する各シリコン膜に対して、ゲート注入を行わなくてもよい。言い換えると、SRAM領域内及びロジック領域内それぞれのゲート電極を構成する各シリコン膜に対して、ソース/ドレイン注入のみを行ってもよい。また、第1~第4の実施形態では、ロジック回路及びSRAM回路を有する半導体装置について説明したが、本発明はこれに限定されるものではない。例えば、ロジック回路に代えて、入出力回路を有する場合にも、各実施形態のロジック回路用のデュアルゲート電極を適用可能である。すなわち、各実施形態における2種類のデュアルゲート電極は、CMISFETが形成される一対の活性領域同士の間の素子分離領域の幅に応じて使い分けることが可能である。具体的には、素子分離領域の幅が相対的に広いCMISFETには、各実施形態のロジック回路用のデュアルゲート電極を適用し、素子分離領域の幅が相対的に狭いCMISFETには、各実施形態のSRAM回路用のデュアルゲート電極を適用することが可能である。