故障検出を行うための試験機能を有する半導体回路であって、第1のクロック信号で動作するN個Nは2以上の自然数の第1のフリップフロップが縦属接続されたシフトレジスタと、前記第1のフリップフロップの出力信号に基づいて、前記半導体回路の故障検出を行う検証回路と、出力端が前記シフトレジスタの初段の第1のフリップフロップのデータ入力端に接続され、試験時には、前記シフトレジスタの初段の第1のフリップフロップの出力信号に対して論理反転した信号を前記シフトレジスタに出力し、前記試験時でないときには、データ入力端子より入力された信号を前記シフトレジスタに出力する第1のセレクタとを有することを特徴とする半導体回路。前記第1のクロック信号をN分周して第2のクロック信号を生成し出力する分周回路と、前記N個の第1のフリップフロップの内の対応する1つの第1のフリップフロップの出力端がデータ入力端に接続され、前記第2のクロック信号を用いて前記第1のフリップフロップの出力信号をラッチするN個の第2のフリップフロップを有し、前記検証回路は、前記第1のフリップフロップの出力信号及び前記第2のフリップフロップの出力信号に基づいて前記半導体回路の故障検出を行うことを特徴とする請求項1記載の半導体回路。クロック入力端子より入力される入力クロック信号を基に、当該入力クロック信号に対してN逓倍したクロック信号を生成し出力する位相ロックループ回路と、入力される選択制御信号に応じて、前記データ入力端子より入力された信号又は前記位相ロックループ回路から出力されるクロック信号を前記第1のクロック信号として出力する第2のセレクタとを有することを特徴とする請求項1又は2記載の半導体回路。前記シフトレジスタ、前記検証回路、前記第1のセレクタ、及び前記N個の第2のフリップフロップを1組とするデータ処理部を複数有することを特徴とする請求項2記載の半導体回路。図4に示したように半導体回路の内部に試験回路ランダム信号生成回路122及び信号検証回路125を搭載することで、実動作速度での試験が可能になる。しかしながら、インターフェースの多チャンネル化や動作速度が高速化してきており、数百個程度のフリップフロップ数の回路規模の試験回路ランダム信号生成回路及び信号検証回路を搭載することは、非常に回路構成上の面積や信号配線の負荷を増大させる。また、試験回路を含む半導体回路の設計工数が増加し、コストを増大させる。例えば、図4に示した構成において、ランダム信号生成回路122は、PLL回路112の出力クロック信号で動作し、シリアルのデータ信号に対応する試験パターンを生成するために、高速で動作することが要求される。また、PLL回路112の出力クロック信号を供給するクロックラインに対して、数百個程度のフリップフロップ数の回路規模のランダム信号生成回路125が接続されるために、信号配線の負荷が増大する。本発明の目的は、簡単な回路構成で故障検出のための試験を行うことができる半導体回路を提供することにある。本発明の一観点によれば、第1のクロック信号で動作するN個Nは2以上の自然数の第1のフリップフロップが縦属接続されたシフトレジスタと、第1のフリップフロップの出力信号に基づいて半導体回路の故障検出を行う検証回路と、出力端がシフトレジスタの初段の第1のフリップフロップのデータ入力端に接続される第1のセレクタとを有する半導体回路が提供される。第1のセレクタは、試験時には、シフトレジスタの初段の第1のフリップフロップの出力信号に対して論理反転した信号をシフトレジスタに出力し、試験時以外のときには、データ入力端子より入力された信号をシフトレジスタに出力する。本発明によれば、試験時には、シフトレジスタの初段の第1のフリップフロップの出力信号に対して論理反転した信号をシフトレジスタに出力することにより、試験パターンを生成して半導体回路の故障検出に係る試験を行うことができる。したがって、回路規模の大きな試験回路を搭載しなくとも、簡単な回路構成で故障検出のための試験を行うことができる。以下、本発明の実施形態を図面に基づいて説明する。半導体回路におけるフリップフロップの故障としては、セットアップ時間やホールド時間などのタイミングに係る故障、及び入力から出力へのデータが遷移しない、突き抜けるなどの論理に係る故障があると考えられる。したがって、フリップフロップで構成されたシフトレジスタやそれを用いたシリアル-パラレル変換回路などの回路を試験するのであれば、試験パターンとしてランダムパターンを用いなくとも、010101のように0、1を繰り返す試験パターンで故障検出が可能である。以下に説明する本発明の実施形態における半導体回路は、図4に示したようなランダム信号生成回路及び信号検証回路を用いることなく、半導体回路における故障検出のための試験を実行可能にしたものである。図1は、本発明の実施形態における半導体回路の構成例を示す図であり、シフトレジスタを有するシリアル-パラレル変換回路を一例として示している。図1には、半導体回路における1つのクロックチャンネル10及び1つのデータチャンネル20を示している。データチャンネル20は、入力されるシリアルのデータ信号を8ビットパラレルのデータ信号にシリアル-パラレル変換する。クロックチャンネル10は、差動クロック入力バッファ11、PLLPhaseLockedLoop回路12、及び分周回路13を有する。差動クロック入力バッファ11は、クロック入力端子CKIより入力されたクロック信号が入力される。PLL回路12は、差動クロック入力バッファ11の出力を基に、その出力に対して逓倍図1に示す例では8逓倍の出力クロック信号SGBを生成し出力する。分周回路13は、後述するセレクタ23から出力されるクロック信号CLKが入力される。分周回路13は、クロック信号CLKを分周図1に示す例では8分周し、分周によって生成された出力クロック信号CDIVを出力する。また、図示していないが、分周回路13から出力された出力クロック信号CDIVは、データチャンネル20から出力されるパラレルのデータ信号用のクロック信号として出力される。データチャンネル20は、差動データ入力バッファ21、セレクタ22、23、変換回路24、及び検証回路25を有する。差動データ入力バッファ21は、データ入力端子DTIより入力されたシリアル信号が入力される。セレクタ22は、試験パターンイネーブル信号TPEに応じて、差動データ入力バッファ21の出力SGA又はフリップフロップFF1Aの/Q出力BS2Aを選択し出力S1AとしてフリップフロップFF1AのD入力に出力する。試験パターンイネーブル信号TPEは、通常動作時に0とされ、試験時テストモード時に1とされる。セレクタ22は、通常動作時には差動データ入力バッファ21の出力SGAを出力S1Aとして出力し、試験時テストモード時にはフリップフロップFF1Aの/Q出力BS2Aを出力S1Aとして出力する。セレクタ23は、クロック選択信号CSELに応じて、PLL回路12の出力クロック信号SGB又は差動データ入力バッファ21の出力SGAを選択しクロック信号CLKとして出力する。セレクタ23は、クロック選択信号CSELが0であればPLL回路12の出力クロック信号SGBをクロック信号CLKとして出力し、クロック選択信号CSELが1であれば差動データ入力バッファ21の出力SGAを選択しクロック信号CLKとして出力する。変換回路24は、セレクタ23から出力されるクロック信号CLK及び分周回路13の出力クロック信号CDIVを用いて、セレクタ22からの出力S1Aを8ビットパラレルの信号に変換し出力する。変換回路24は、クロック信号CLKで動作するフリップフロップFFiAiは添え字であり、i=1~8の自然数、以下についても同様、及び分クロック信号CDIVで動作するフリップフロップFFi1Bを有する。フリップフロップFFiAは、そのD入力にフリップフロップFFi-1AのQ出力SiAただし、フリップフロップFF1AのD入力にはセレクタ22の出力S1Aが入力されるように縦属接続される。また、フリップフロップFFi1Bは、そのD入力にフリップフロップFFiAのQ出力Si1Aが入力される。つまり、縦属接続されたフリップフロップFFiAは、クロック信号CLKでデータをシフトするシフトレジスタを構成する。また、フリップフロップFFi1Bは、シフトレジスタを構成するフリップフロップFFiAのQ出力Si1Aをクロック信号CDIVでラッチする。フリップフロップFFi1BのQ出力Si1Bは、出力端子よりデータ信号DTO[i]として出力される。また、フリップフロップFF1Aの/Q出力BS2Aは、出力端子より出力信号CHK[1]として出力される。検証回路25は、試験対象となる変換回路24における故障の有無を検証する。検証回路25は、排他的論理和演算回路EOR回路LGi1、LGP、フリップフロップFFi1C、FFP、及びインバータ26を有する。EOR回路LGi1は、変換回路24のフリップフロップFFi1BのQ出力Si1B及びフリップフロップFF1Aの/Q出力BS2Aが入力され、その演算結果を出力する。また、EOR回路LGPは、フリップフロップFF1Aの/Q出力BS2A及びフリップフロップFF8AのQ出力S9Aが入力され、その演算結果を出力する。フリップフロップFFi1C、FFPは、インバータ26を介して供給されるクロック信号CDIVで動作する。フリップフロップFFi1Cは、そのD入力にEOR回路LGi1の出力が入力され、そのQ出力が出力端子より出力信号ERF[3]として出力される。また、フリップフロップFFPは、そのD入力にEOR回路LGPの出力が入力され、そのQ出力が出力端子より出力信号ERF[2]として出力される。次に、動作について説明する。<通常動作時>通常動作時には、試験パターンイネーブル信号TPE及びクロック選択信号CSELがともに0とされる。したがって、セレクタ22は、差動データ入力バッファ21の出力SGA、すなわちデータ入力端子DTIより入力されたシリアル信号を出力S1Aとして変換回路24に出力する。また、セレクタ23は、PLL回路12の出力クロック信号SGB、すなわちクロック入力端子CKIより入力されたクロック信号に対し8逓倍のクロック信号をクロック信号CLKとして出力する。変換回路24は、クロック信号CLKを用いてシフトレジスタを構成するフリップフロップFFiAによりセレクタ22の出力S1Aを順次シフトさせる。また、変換回路24のフロップFFi1Bは、フリップフロップFFiAのQ出力Si1Aをクロック信号CDIVでラッチし、出力端子よりデータ信号DTO[i]として出力する。このようにして、データ入力端子DTIより入力されたシリアル信号が8ビットパラレルのデータ信号DTO[1:8]にシリアル-パラレル変換され出力される。<試験時テストモード時>試験時テストモード時には、試験パターンイネーブル信号TPE及びクロック選択信号CSELがともに1とされる。したがって、セレクタ22は、変換回路24においてシフトレジスタを構成するフリップフロップFFiAにおける初段のフリップフロップFF1Aの/Q出力BS2Aを出力S1Aとして変換回路24に出力する。また、セレクタ23は、差動データ入力バッファ21の出力SGA、すなわちデータ入力端子DTIより入力された信号試験クロック信号をクロック信号CLKとして出力する。これにより、変換回路24のフリップフロップFFiAで構成されたシフトレジスタには、010101とクロック信号CLKのサイクル毎に0、1を交互に繰り返す信号トグル状に変化する信号が伝搬していく。本実施形態では、この信号を試験パターンとして変換回路24における故障検出を行う。また、変換回路24のフロップFFi1Bにより、シフトレジスタを構成するフリップフロップFFiAのQ出力Si1Aをクロック信号CDIVでラッチし出力Si1Bとして検証回路25に出力する。検証回路25は、変換回路24からの出力BS2A、S9A、Si1B等を用いて、変換回路24における故障の有無を検証する。図1に示した例では、以下のような検証を行うことが可能である。なお、以下に説明する検証方法は一例であって、これに限定されるものではない。検証する機能に合わせて検証回路25を適宜構成することで、以下に示す機能以外の検証も可能である。1出力端子より出力された出力信号CHK[1]と期待値をLSIテスタなどを用いて比較する。これにより、試験パターンとしての010101と変化する信号が正しく生成できているか否か、すなわち初段の分周回路が正しく動作しているか否かを出力端子で確認することができる。2検証回路25において、変換回路24のフリップフロップFF1Aの/Q出力BS2AとフリップフロップFF8AのQ出力S9AとをEOR回路LGPで期待値比較を行う。図1に示した例では、検証回路25は、分周回路13の出力クロック信号CDIVが立ち下がるタイミングで期待値比較を行い、結果を出力端子より出力信号ERF[2]として出力する。これにより、変換回路24のフリップフロップFFiAで構成されるシフトレジスタで010101の信号が正しく伝搬しているか否か、すなわちシフトレジスタが動作しているか否かを確認することができる。3検証回路25において、変換回路24のフリップフロップFFi1BのQ出力Si1BとフリップフロップFF1Aの/Q出力BS2AとをEOR回路LGi1で期待値比較を行う。図1に示した例では、検証回路25は、分周回路13の出力クロック信号CDIVが立ち下がるタイミングで期待値比較を行い、結果を出力端子より出力信号ERF[3]として出力する。これにより、変換回路24でパラレル信号が正しく生成されているか否か、すなわち8ビットパラレルの信号への変換が正しく行われているか否かを確認することができる。図3は、本実施形態における試験動作を説明するタイミングチャートである。図3に示す信号名は、図1に示したクロック信号及び各フリップフロップの出力に対応している。セレクタ23より出力されるクロック信号CLKに基づいて、8分周したクロック信号CDIVと基準データとなる出力BS2Aが生成される。変換回路24における故障検出のための検証回路25での期待値比較は、分周回路13のクロック信号CDIVを基準にその立ち下がりエッジを用いて、出力BS2Aと、出力S9A及び出力S2B~S9Bとで行われる。図3に示す例では、分周回路13のクロック信号CDIVが立ち下がる時刻T12において、出力BS2Aと、出力S9A及び出力S3B、S5B、S7B、S9Bとで期待値比較が行われる。なお、出力BS2Aと、出力S2B、S4B、S6B、S8Bとの期待値比較は、分周回路13のクロック信号CDIVの次の立ち下がりエッジで行われる。図2は、本実施形態における複数のデータチャンネルを有する半導体回路の構成例を示す図である。図2には、1つのクロックチャンネル10及び8つのデータチャンネル20-1~20-8を有するシリアル-パラレル変換回路を一例として示している。データチャンネル20-1~20-8の各々が、図1に示したデータチャンネル20に相当し、入力されるシリアルのデータ信号を8ビットパラレルのデータ信号にシリアル-パラレル変換する。クロックチャンネル10は、差動クロック入力バッファ11、PLL回路12、及び分周回路13を有する。また、データチャンネル20-1~20-8の各々は、差動データ入力バッファ21、セレクタ22、23、変換回路24、及び検証回路25を有する。クロックチャンネル10及びデータチャンネル20-1~20-8が有する各構成要素は、図1に示したクロックチャンネル10及びデータチャンネル20が有する各構成要素に対応し、構成や機能等は同様であるのでその説明は省略する。本実施形態によれば、シフトレジスタを有しシリアル-パラレル変換を行う変換回路24の故障検出を行うための試験時テストモード時には、シフトレジスタにおける初段のフリップフロップFF1AのD入力に、その/Q出力BS2Aを供給する。これにより、010101とクロック信号CLKのサイクル毎に0、1を交互に繰り返す信号を試験パターンとして生成し、この試験パターンを用いて変換回路24の故障検出に係る検証を行う。これにより、数百個程度のフリップフロップ数の回路規模の試験回路ランダム信号生成回路及び信号検証回路を搭載しなくとも、シフトレジスタへの入力を制御することで試験パターンを生成することができる。したがって、回路構成上の面積や信号配線の負荷や、設計工数を増大させずに、簡単な回路構成で故障検出のための試験を行うことができる。また、検証回路についても、複雑な回路を用いることなく、EOR回路とフリップフロップとの簡単な回路構成で実現することができる。また、PLL回路12の出力クロック信号SGB又は差動データ入力バッファ21の出力SGAをクロック信号CLKとして出力するセレクタ23を設け、試験時テストモード時には差動データ入力バッファ21の出力SGAをクロック信号CLKとして出力する。これにより、データ入力端子DTIより入力される信号を試験クロックとして用いて試験を行うことができ、任意の動作速度での試験を行うことができる。例えば、実動作速度よりも低速で動作させて試験を行ったり、試験中にクロック信号の供給/停止を制御することで動作の実行や停止を任意に制御して試験を行ったりすることが可能になる。なお、試験時テストモード時において、クロック選択信号CSELを0とすることで、PLL回路12の出力クロック信号SGBを用いた実動作速度での試験が可能になる。また、実動作速度での試験だけを行う場合には、セレクタ23を設けずに、PLL回路12の出力クロック信号SGBをクロック信号CLKとして供給するようにしても良い。なお、試験時テストモード時には、シフトレジスタにおける初段のフリップフロップFF1AのD入力に、その/Q出力BS2Aを供給するようにしているが、これに限定されるものではなく。クロック信号CLKのサイクル毎に論理反転する信号が、フリップフロップFF1AのD入力に入力されれば良く、例えばフリップフロップFF1AのQ出力S2Aをインバータで論理反転しD入力に入力するようにしても良い。また、図1に示した例においては、セレクタ22を介してフリップフロップFF1Aの出力をそのD入力に供給しているが、ホールド対策として遅延を与える遅延回路を適宜設けるようにしても良い。また、本実施形態における半導体回路として、入力されるシリアルのデータ信号を8ビットパラレルのデータ信号に変換するシリアル-パラレル変換回路を一例として示したが、パラレル化のビット数は、これに限定されず、要求仕様等に基づいて適宜決定される。パラレル化のビット数がNビットNは2以上の自然数であれば、N個のフリップフロップでシフトレジスタを構成し、その各フリップフロップの出力を分周回路13の出力クロック信号CDIVで動作するN個のフリップフロップでラッチするようにすれば良い。また、このとき、PLL回路12は、差動クロック入力バッファ11の出力に対してN逓倍の出力クロック信号SGBを生成して出力し、分周回路13は、クロック信号CLKをN分周し出力クロック信号CDIVとして出力すれば良い。また、半導体回路が有するデータチャンネルのチャンネル数も、例示したものに限定されず、要求仕様等に基づいて適宜決定される。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。