切り替え部と、第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第一の転送トランジスタと、第一の端子が前記第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される第一のトランジスタと、第一の端子が前記ワード線に接続され、第二の端子がビット線に接続され、ゲートに前記第二の制御信号が入力される第二のトランジスタと、を具備し、前記切り替え部が第一の状態のときに前記第一及び第二のトランジスタがオフし、前記第一の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第一及び第二のトランジスタがオンすることを特徴とする半導体記憶装置。第一の端子が第二の駆動信号線に接続され、第二の端子が選択ゲート線に接続され、前記切り替え部が第一の状態のときにゲートに前記第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに前記外部電圧が印加される第二の転送トランジスタと、第一の端子が前記第二の駆動信号線に接続され、第二の端子が前記低電位側電源に接続され、ゲートに第三の制御信号が入力される第三のトランジスタと、第一の端子が前記選択ゲート線に接続され、第二の端子が前記ビット線に接続され、ゲートに前記第三の制御信号が入力される第四のトランジスタと、を更に具備し、前記切り替え部が第一の状態のときに前記第三及び第四のトランジスタがオフし、前記第二の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第三及び第四のトランジスタがオンすることを特徴とする請求項1に記載の半導体記憶装置。切り替え部と、第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第一の転送トランジスタと、第一の端子が前記第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される第一のトランジスタと、第一の端子が第一のビット線に接続され、第二の端子が前記ワード線の終端部に接続され、ゲートに前記第二の制御信号が入力される第二のトランジスタと、を具備し、前記切り替え部が第一の状態のときに前記第一及び第二のトランジスタがオフし、前記第一の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第一及び第二のトランジスタがオンすることを特徴とする半導体記憶装置。第一の端子が第二の駆動信号線に接続され、第二の端子が選択ゲート線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第二の転送トランジスタと、第一の端子が前記第二の駆動信号線に接続され、第二の端子が前記低電位側電源に接続され、ゲートに第三の制御信号が入力される第三のトランジスタと、第一の端子が第二のビット線に接続され、第二の端子が前記選択ゲート線の終端部に接続され、ゲートに前記第三の制御信号が入力される第四のトランジスタと、を更に具備し、前記切り替え部が第一の状態のときに前記第三及び第四のトランジスタがオフし、前記第二の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第三及び第四のトランジスタがオンすることを特徴とする請求項3に記載の半導体記憶装置。メモリセルがマトリックス状に配置され、駆動信号線とワード線の間に設けられる転送トランジスタ、前記駆動信号線と低電位側電源の間に設けられる第一のトランジスタ、及び前記ワード線とビット線の間に設けられる第二のトランジスタがローデコーダに設けられる半導体記憶装置の試験方法であって、前記転送トランジスタの特性評価用コマンドを入力するステップと、外部端子を介して外部電圧を前記転送トランジスタのゲートに印加するステップと、前記特性評価用コマンドを用いて前記第一及び第二のトランジスタをオンし、前記ビット線と前記低電位側電源の間に電流を流して前記転送トランジスタの閾値電圧を測定するステップと、を具備することを特徴とする半導体記憶装置の試験方法。測定された閾値電圧が所定の規格を満足するかを判定するステップと、所定の規格を満足しない場合、前記転送トランジスタに接続されるメモリセルブロックをバッドブロック処理するステップと、を更に具備することを特徴とする請求項5に記載の半導体記憶装置の試験方法。本発明は、ローデコーダ側に配置される転送トランジスタの特性評価を実施できる半導体記憶装置及びその試験方法を提供することにある。一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。第一の転送トランジスタは、第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、切り替え部が第二の状態のときにゲートに外部電圧が印加される。第一のトランジスタは、第一の端子が第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される。第二のトランジスタは、第一の端子がワード線に接続され、第二の端子がビット線に接続され、ゲートに第二の制御信号が入力される。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。他の実施形態によれば、半導体記憶装置の試験方法は、第一乃至三のステップを有し、半導体記憶装置にはマトリックス状に配置されメモリセル、駆動信号線とワード線の間に設けられる転送トランジスタ、駆動信号線と低電位側電源の間に設けられる第一のトランジスタ、及びワード線とビット線の間に設けられる第二のトランジスタを有するローデコーダが設けられる。第一のステップは、転送トランジスタの特性評価用コマンドを入力する。第二のステップは、外部端子を介して外部電圧を転送トランジスタのゲートに印加する。第三のステップは、特性評価用コマンドを用いて第一及び第二のトランジスタをオンし、ビット線と低電位側電源の間に電流を流して転送トランジスタの閾値電圧を測定する。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図1は半導体記憶装置の概略構成を示すブロック図である。図2はローデコーダ及びメモリセルブロックの構成を示す回路である。本実施形態では、転送トランジスタのドライバ側に第一のトランジスタを配置し、メモリセル側に第二のトランジスタを配置することにより、被テストデバイスとしての転送トランジスタのゲートに外部電圧を印加して特性評価を実施できる構造としている。図1に示すように、半導体記憶装置90には、メモリセルアレイ1、ローデコーダ2、センスアンプ回路3、カラムデコーダ4、アドレスレジスタ5、データ入出力バッファ6、コントローラ7、内部電圧発生回路8、及び外部端子Padexが設けられる。半導体記憶装置90は、NANDフラッシュメモリである。コントローラ7は、外部制御信号SsoチップイネーブルCEn、書き込みイネーブルWEn、読み出しイネーブルREn、アドレスラッチイネーブルALE或いはコマンドラッチイネーブルCLEなどとデータ入出力バッファ6から出力されるコマンドCMDが入力される。コントローラ7は、ローデコーダ2、センスアンプ回路3、アドレスレジスタ5、データ入出力バッファ6、及び内部電圧発生回路8を制御する信号をそれぞれ出力する。データ入出力バッファ6は、入出力データI/ODataを外部とやり取りする。データ入出力バッファ6は、コマンドCMDをコントローラ7に出力する。データ入出力バッファ6は、アドレスAddをアドレスレジスタ5に出力する。内部電圧発生回路8は、コントローラ7の指示に基づいて、ローデコーダ2及びメモリセルアレイ1に供給する各種電圧を発生する。メモリセルアレイ1は、メモリセルがマトリックス状に配置され、複数のメモリセルブロックが設けられる。メモリセルアレイ1は、内部電圧発生回路8で生成される電圧消去電圧Veraが入力される。メモリセルアレイ1は、ローデコーダ2から出力される信号が入力され、ワード線WL及び選択ゲート線が選択される。メモリセルアレイ1は、読み出しデータをセンスアンプ回路3に出力する。ローデコーダ2は、内部電圧発生回路8で生成される各種電圧書き込み電圧Vpgm、パス電圧Vpass、パス電圧Vread、駆動電圧Vsgなどが入力される。ローデコーダ2は、アドレスレジスタ5から出力されるアドレス情報が入力される。ローデコーダ2は、コントローラ7の指示に基づいて、ワード線WL及び選択ゲート線を選択する信号をメモリセルアレイ1に出力する。ローデコーダ2は、テストモードのときに外部端子Padexを介して外部電圧Vextが入力される。カラムデコーダ4は、アドレスレジスタ5から出力されるアドレス情報が入力される。カラムデコーダ4は、読み出し/書き込みデータを選択する。センスアンプ回路3は、コントローラ7の指示に基づいて、メモリセルアレイ1から出力され、カラムデコーダ4で選択された読み出しデータを増幅し、増幅された読み出しデータをデータ入出力バッファ6に出力する。図2に示すように、ローデコーダ2には、ブロックデコーダ21、制御部22、切り換え部23、ドライバ241、ドライバ242、ドライバ250、ドライバ251、ドライバ25n、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、トランジスタTR1、トランジスタTR2、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTTR1、トランジスタTTR2、トランジスタTTR00、トランジスタTTR01、及びトランジスタTTR0nが設けられる。転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、トランジスタTR1、トランジスタTR2、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTTR1、トランジスタTTR2、トランジスタTTR00、トランジスタTTR01、及びトランジスタTTR0nは、NchMOSトランジスタである。ここで、転送トランジスタTG00、転送トランジスタTG01、、転送トランジスタTG0nはn1個からなる。第一のトランジスタであるトランジスタTR00、トランジスタTR01、、トランジスタTR0nはn1個からなる。第二のトランジスタであるトランジスタTTR00、トランジスタTTR01、、トランジスタTTR0nはn1個からなる。ここで、第一及び第二のトランジスタは、転送トランジスタの特性評価を行うために設けられたものである。ブロックデコーダ21は、半導体記憶装置90が通常動作のときに転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2の制御を行う制御信号を発生する。切り換え部23は、半導体記憶装置90が通常動作のときに、ブロックデコーダ21から出力される制御信号を転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。切り換え部23は、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2特性評価のときに、外部端子Padを介して入力される外部電圧Vextを転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。なお、外部端子Padexは、図1及び図2では1個図示しているが必ずしもこれに限定されるものではない。外部端子Padexは、2個以上配置されてもよい。制御部22は、第一のトランジスタであるトランジスタTR00、トランジスタTR01、、トランジスタTR0nと、第二のトランジスタであるトランジスタTTR00、トランジスタTTR01、、トランジスタTTR0nとをそれぞれ制御する制御信号を発生する。ドライバ241、ドライバ242、ドライバ250、ドライバ251、及びドライバ25nは、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、及び転送トランジスタTG0nをそれぞれ活性化する信号を駆動信号線側に出力する。ドライバ250、ドライバ251、及びドライバ25nはn1個からなる。転送トランジスタTG1は、第一の端子ソース及びドレインの一方が駆動信号線SGDに接続され、第二の端子ソース及びドレインの他方が選択ゲート線SG1に接続され、ゲートが信号線SS1を介して切り換え部23に接続される。トランジスタTR1は、第一の端子ドレインが駆動信号線SGDに接続され、第二の端子ソースが低電位側電源接地電位Vssに接続され、ゲートが信号線S1を介して制御部22に接続される。トランジスタTTR1は、第一の端子ソース及びドレインの一方が選択ゲート線SG1に接続され、第二の端子ソース及びドレインの他方がビット線BL0に接続され、ゲートが信号線S1を介して制御部22に接続される。転送トランジスタTG00は、第一の端子ソース及びドレインの一方が駆動信号線CG0に接続され、第二の端子ソース及びドレインの他方がワード線WL0に接続され、ゲートが信号線SS00を介して切り換え部23に接続される。トランジスタTR00は、第一の端子ドレインが駆動信号線CG0に接続され、第二の端子ソースが低電位側電源接地電位Vssに接続され、ゲートが信号線S00を介して制御部22に接続される。トランジスタTTR00は、第一の端子ソース及びドレインの一方がワード線WL0に接続され、第二の端子ソース及びドレインの他方がビット線BL0に接続され、ゲートが信号線S00を介して制御部22に接続される。転送トランジスタTG01は、第一の端子ソース及びドレインの一方が駆動信号線CG1に接続され、第二の端子ソース及びドレインの他方がワード線WL1に接続され、ゲートが信号線SS01を介して切り換え部23に接続される。トランジスタTR01は、第一の端子ドレインが駆動信号線CG1に接続され、第二の端子ソースが低電位側電源接地電位Vssに接続され、ゲートが信号線S01を介して制御部22に接続される。トランジスタTTR01は、第一の端子ソース及びドレインの一方がワード線WL1に接続され、第二の端子ソース及びドレインの他方がビット線BL0に接続され、ゲートが信号線S01を介して制御部22に接続される。転送トランジスタTG0nは、第一の端子ソース及びドレインの一方が駆動信号線CGnに接続され、第二の端子ソース及びドレインの他方がワード線WLnに接続され、ゲートが信号線SS0nを介して切り換え部23に接続される。トランジスタTR0nは、第一の端子ドレインが駆動信号線CGnに接続され、第二の端子ソースが低電位側電源接地電位Vssに接続され、ゲートが信号線S0nを介して制御部22に接続される。トランジスタTTR0nは、第一の端子ソース及びドレインの一方がワード線WLnに接続され、第二の端子ソース及びドレインの他方がビット線BL0に接続され、ゲートが信号線S0nを介して制御部22に接続される。転送トランジスタTG2は、第一の端子ソース及びドレインの一方が駆動信号線SGSに接続され、第二の端子ソース及びドレインの他方が選択ゲート線SG2に接続され、ゲートが信号線SS2を介して切り換え部23に接続される。トランジスタTR2は、第一の端子ドレインが駆動信号線SGSに接続され、第二の端子ソースが低電位側電源接地電位Vssに接続され、ゲートが信号線S2を介して制御部22に接続される。トランジスタTTR2は、第一の端子ソース及びドレインの一方が選択ゲート線SG2に接続され、第二の端子ソース及びドレインの他方がビット線BL0に接続され、ゲートが信号線S2を介して制御部22に接続される。メモリセルブロック11には、メモリセルMC0、メモリセルMC1、及びメモリセルMCmが設けられる。メモリセルMC0、メモリセルMC1、、メモリセルMCmはm1個からなる。メモリセルMC0は、一端がビット線BL0に接続され、他端がソース線SLに接続される。メモリセルMC0は、ビット線BL0に接続される選択トランジスタSGT10、メモリセルトランジスタMCT00、メモリセルトランジスタMCT10、、メモリセルトランジスタMCTn0、及びソース線SLに接続される選択トランジスタSGT20が直列接続される。メモリセルMC1は、一端がビット線BL1に接続され、他端がソース線SLに接続される。メモリセルMC1は、ビット線BL1に接続される選択トランジスタSGT11、メモリセルトランジスタMCT01、メモリセルトランジスタMCT11、、メモリセルトランジスタMCTn1、及びソース線SLに接続される選択トランジスタSGT21が直列接続される。メモリセルMCmは、一端がビット線BLmに接続され、他端がソース線SLに接続される。メモリセルMCmは、ビット線BLmに接続される選択トランジスタSGT1m、メモリセルトランジスタMCT0m、メモリセルトランジスタMCT1m、、メモリセルトランジスタMCTnm、及びソース線SLに接続される選択トランジスタSGT2mが直列接続される。選択ゲート線SG1は、選択トランジスタSGT10、選択トランジスタSGT11、及び選択トランジスタSGT1mのゲートに接続される。選択ゲート線SG2は、選択トランジスタSGT20、選択トランジスタSGT21、及び選択トランジスタSGT2mのゲートに接続される。ワード線WL0は、メモリセルトランジスタMCT00、メモリセルトランジスタMCT01、及びメモリセルトランジスタMCT0mのゲートに接続される。ワード線WL1は、メモリセルトランジスタMCT10、メモリセルトランジスタMCT11、及びメモリセルトランジスタMCT1mのゲートに接続される。ワード線WLnは、メモリセルトランジスタMCTn0、メモリセルトランジスタMCTn1、及びメモリセルトランジスタMCTnmのゲートに接続される。ここで、選択トランジスタSGT10、選択トランジスタSGT11、選択トランジスタSGT1m、選択トランジスタSGT20、選択トランジスタSGT21、及び選択トランジスタSGT2mは、NchMOSトランジスタから構成される。メモリセルトランジスタMCT00、メモリセルトランジスタMCT01、メモリセルトランジスタMCT0m、メモリセルトランジスタMCT10、メモリセルトランジスタMCT11、メモリセルトランジスタMCT1m、メモリセルトランジスタMCTn0、メモリセルトランジスタMCTn1、及びメモリセルトランジスタMCTnmは、積層ゲート構造のトランジスタである。次に、転送トランジスタの特性評価について図3乃至5を参照して説明する。図3は転送トランジスタの特性評価を示すフローチャートである。図4は転送トランジスタの特性評価を説明する図である。図5は転送トランジスタのVth評価結果を示す図である。図3に示すように、半導体記憶装置90に電源が投入され、パワーオンリードが実行される。例えばROMFuseブロックより各種パラメータ情報がレジスタにロードされて回路が動作状態となり、初期化されるSTEP1。次に、ワード線及び選択ゲート線に接続される転送トランジスタの特性例えば、閾値電圧Vthをリードする専用コマンドを入力するSTEP2。続いて、外部端子Padex及び切り替え部23を介して、転送トランジスタのゲートに外部電圧Vextを入力するSTEP3。そして、制御部22から第一及び第二のトランジスタのゲートに制御信号を出力して第一及び第二のトランジスタをオンする。この状態で、外部電圧Vextを変化させてビット線と低電位側電源接地電位Vssの間に電流を流して転送トランジスタの閾値電圧Vthを測定する。例えば、図4に示すように転送トランジスタTG01の特性評価の場合、駆動信号線CG1をHighレベル、信号線S01をHighレベルに設定し、転送トランジスタTG01のゲートに外部電圧Vextを印加する。この設定により、第一のトランジスタであるトランジスタTR01と第二のトランジスタであるトランジスタTTR01がオンする。転送トランジスタTG01のゲートに印加する外部電圧Vextを変化させて、ビット線BL0⇒トランジスタTTR01⇒転送トランジスタTG01⇒トランジスタTR01⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG01の閾値電圧Vthを測定する。図示しないが同様な設定により、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、及び転送トランジスタTG0n等の閾値電圧Vthを順次測定するSTEP4。次に、取得された転送トランジスタの閾値電圧Vthが所定の規格を満足するかの判定を行う。転送トランジスタは選択トランジスタと同様な構造を有しているので、同様な閾値電圧Vth分布を有する。このため、転送トランジスタは選択トランジスタと同様に閾値電圧Vth判定を行い、規格を満足しないものをスクリーニングする必要がある。例えば、図5aに示す閾値電圧Vthの下限規格を満足しない転送トランジスタ、図5bに示す閾値電圧Vthの上限規格を満足しない転送トランジスタを異常と判定するSTEP5。続いて、転送トランジスタが所定の閾値電圧Vth規格を満足しない場合、転送トランジスタに接続されるメモリセルブロックをバッドブロック処理使用禁止処理する。例えば、半導体記憶装置90のメモリ空間に設けられるバッドブロックテーブルにこのメモリセルブロックを登録して使用禁止とするSTEP6。上述したSTEP1乃至6を半導体記憶装置90に設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングが可能となる。上述したように、本実施形態の半導体記憶装置及びその試験方法では、メモリセルアレイ1、ローデコーダ2、センスアンプ回路3、カラムデコーダ4、アドレスレジスタ5、データ入出力バッファ6、コントローラ7、内部電圧発生回路8、及び外部端子Padexが設けられる。メモリセルブロック11には、メモリセルMC0、メモリセルMC1、及びメモリセルMCmが設けられる。転送トランジスタの特性評価のとき、第一及び第二のトランジスタをオンさせて、転送トランジスタのゲートに入力される外部電圧Vextを変化させてビット線⇒第二のトランジスタ⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタの閾値電圧Vthを測定する。このため、転送トランジスタの特性異常の有無を直接評価することができる。したがって、半導体記憶装置90の信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。なお、本実施形態では転送トランジスタのドライバ側に設けられる第一のトランジスタトランジスタTR1、TR2、TR00~Tr0n及びメモリセル側に設けられる第二のトランジスタトランジスタTTR1、TTR2、TTR00~Tr0nにNchMOSトランジスタを使用し、転送トランジスタTG1、TG2、TG00~TG0nにNchMOSトランジスタを使用しているが必ずしもこれに限定されるものではない。例えば、PchMOSトランジスタ、或いはPchMOSトランジスタ及びNchMOSトランジスタから構成されるトランスファーゲートなどを使用してもよい。第二の実施形態次に、本発明の第二の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図6はローデコーダ及びメモリセルブロックの構成を示す回路図である。本実施形態では、メモリセル側に設けられる第二のトランジスタの接続を変更している。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図6に示すように、半導体記憶装置にはローデコーダ2a及びメモリセルブロック11aが設けられる。本実施形態の半導体記憶装置は、第一の実施形態の半導体記憶装置90と同様な構成を有し、NANDフラッシュメモリである。ローデコーダ2には、ブロックデコーダ21a、制御部22、切り換え部23a、ドライバ241、ドライバ242、ドライバ250、ドライバ251、ドライバ25n、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、トランジスタTR1、トランジスタTR2、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTTR1、トランジスタTTR2、トランジスタTTR00、トランジスタTTR01、及びトランジスタTTR0nが設けられる。ブロックデコーダ21aは、半導体記憶装置が通常動作のときに転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2の制御を一括して行う制御信号を発生する。切り換え部23aは、半導体記憶装置が通常動作のときに、ブロックデコーダ21aから出力される制御信号を転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。切り換え部23aは、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2の特性評価のときに、外部端子Padを介して入力される外部電圧Vextを一括して、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。切り換え部23aから出力される制御信号或いは外部電圧Vexは信号線S21を介して転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力される。トランジスタTTR00は、第一の端子ソース及びドレインの一方がワード線WL0に接続され、第二の端子ソース及びドレインの他方がビット線BL1に接続され、ゲートが信号線S00を介して制御部22に接続される。トランジスタTTR01は、第一の端子ソース及びドレインの一方がワード線WL1に接続され、第二の端子ソース及びドレインの他方がビット線BL2図示しないに接続され、ゲートが信号線S01を介して制御部22に接続される。トランジスタTTR0nは、第一の端子ソース及びドレインの一方がワード線WLnに接続され、第二の端子ソース及びドレインの他方がビット線BLm-1図示しないに接続され、ゲートが信号線S0nを介して制御部22に接続される。トランジスタTTR2は、第一の端子ソース及びドレインの一方が選択ゲート線SG2に接続され、第二の端子ソース及びドレインの他方がビット線BLmに接続され、ゲートが信号線S2を介して制御部22に接続される。メモリセルブロック11aには、メモリセルMC0、メモリセルMC1、及びメモリセルMCmが設けられる。メモリセルブロック11aは第一の実施形態のメモリセルブロック11とは第二のトランジスタとの接続が異なる。次に、転送トランジスタの特性評価について図7を参照して説明する。図7は転送トランジスタの特性評価を説明する図である。本実施例では転送トランジスタの閾値電圧Vth測定が一括して行われる。図7に示すように、転送トランジスタTG1、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに外部端子Padex、切り換え部23a、及び信号線S21を介して外部電圧Vextが印加される。駆動信号線SGD、駆動信号線CG0、駆動信号線CG1、駆動信号線CGn、及び駆動信号線SGSがHighレベルに設定され、信号線S1、信号線S00、信号線S01、信号線S0n、及び信号線S2がHighレベルに設定され、トランジスタTR1、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTR2、トランジスタTTR1、トランジスタTTR00、トランジスタTTR01、トランジスタTTR0n、及びトランジスタTTR2がオンする。外部電圧Vextを変化させることによりビット線と低電位側電源接地電位Vssの間に電流が流れて転送トランジスタの閾値電圧Vthが一括して測定される。具体的には、転送トランジスタTG1では、ビット線BL0⇒トランジスタTTR1⇒転送トランジスタTG1⇒トランジスタTR1⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG1の閾値電圧Vthが測定される。転送トランジスタTG00では、ビット線BL1⇒トランジスタTTR00⇒転送トランジスタTG00⇒トランジスタTR00⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG00の閾値電圧Vthが測定される。転送トランジスタTG01では、ビット線BL2⇒トランジスタTTR01⇒転送トランジスタTG01⇒トランジスタTR01⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG01の閾値電圧Vthが測定される。転送トランジスタTG0nでは、ビット線BLm-1⇒トランジスタTTR0n⇒転送トランジスタTG0n⇒トランジスタTR0n⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG0nの閾値電圧Vthが測定される。転送トランジスタTG2では、ビット線BLm⇒トランジスタTTR2⇒転送トランジスタTG2⇒トランジスタTR2⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG2の閾値電圧Vthが測定される。測定された転送トランジスタは第一の実施形態と同様に閾値電圧Vthの判定及び判定NGの場合のバッドブロック処理が実行される。上述した測定方法を本実施形態の半導体記憶装置の設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングが可能となる。上述したように、本実施形態の半導体記憶装置及びその試験方法では、転送トランジスタの特性評価のとき、メモリセルブロック11aに隣接配置される全ての第一及び第二のトランジスタをオンさせる。第一トランジスタと第二のトランジスタの間に配置される全ての転送トランジスタのゲートに入力される外部電圧Vextを変化させてビット線⇒第二のトランジスタ⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源接地電位Vssにそれぞれ電流を流すことにより転送トランジスタの閾値電圧Vthを測定する。このため、第一の実施形態よりも迅速に転送トランジスタの特性異常の有無を直接評価することができる。したがって、半導体記憶装置の信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。第三の実施形態次に、本発明の第三の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図8はローデコーダ及びメモリセルブロックの構成を示す回路図である。本実施形態では、メモリセル側に設けられる第二のトランジスタの接続を変更している。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図8に示すように、半導体記憶装置にはローデコーダ2b及びメモリセルブロック11bが設けられる。本実施形態の半導体記憶装置は、第一の実施形態の半導体記憶装置90と同様な構成を有し、NANDフラッシュメモリである。ローデコーダ2bには、ブロックデコーダ21a、制御部22、切り換え部23a、ドライバ241、ドライバ242、ドライバ250、ドライバ251、ドライバ25n、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、トランジスタTR1、トランジスタTR2、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTTR1、トランジスタTTR2、トランジスタTTR00、トランジスタTTR01、及びトランジスタTTR0nが設けられる。ブロックデコーダ21aは、半導体記憶装置が通常動作のときに転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2の制御を一括して行う制御信号を発生する。切り換え部23aは、半導体記憶装置が通常動作のときに、ブロックデコーダ21aから出力される制御信号を転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。切り換え部23aは、転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2の特性評価のときに、外部端子Padを介して入力される外部電圧Vextを転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力する。切り換え部23aから出力される制御信号或いは外部電圧Vextは信号線S21を介して転送トランジスタTG1、転送トランジスタTG2、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに出力される。トランジスタTTR1は、第一の端子ソース及びドレインの一方がビット線BL0に接続され、第二の端子ソース及びドレインの他方が選択ゲート線SG1の終端部に接続され、ゲートが信号線S1を介して制御部22に接続される。なお終端部とは、選択ゲート線SG1の転送トランジスタTG1と相対向する端部のことをいう。トランジスタTTR00は、第一の端子ソース及びドレインの一方がビット線BL1に接続され、第二の端子ソース及びドレインの他方がワード線WL0の終端部に接続され、ゲートが信号線S00を介して制御部22に接続される。なお終端部とは、ワード線WL0の転送トランジスタTG00と相対向する端部のことをいう。トランジスタTTR01は、第一の端子ソース及びドレインの一方がビット線BL2図示しないに接続され、第二の端子ソース及びドレインの他方がワード線WL1の終端部に接続され、ゲートが信号線S01を介して制御部22に接続される。トランジスタTTR0nは、第一の端子ソース及びドレインの一方がビット線BLm-1図示しないに接続され、第二の端子ソース及びドレインの他方がワード線WLnの終端部に接続され、ゲートが信号線S0nを介して制御部22に接続される。トランジスタTTR2は、第一の端子ソース及びドレインの一方がビット線BLmに接続され、第二の端子ソース及びドレインの他方が選択ゲート線SG2に接続され、ゲートが信号線S2を介して制御部22に接続される。メモリセルブロック11bには、メモリセルMC0、メモリセルMC1、及びメモリセルMCmが設けられる。メモリセルブロック11bは第一の実施形態のメモリセルブロック11とは第二のトランジスタとの接続が異なる。次に、転送トランジスタの特性評価について図9を参照して説明する。図9は転送トランジスタの特性評価を説明する図である。本実施例ではワード線、選択ゲート線を介して転送トランジスタの閾値電圧Vth測定が一括して行われる。このため、ワード線、選択ゲート線の配線としてのテストも実施できる構造となっている。図9に示すように、外部端子Padex、切り換え部23a、及び信号線S21を介して、転送トランジスタTG1、転送トランジスタTG00、転送トランジスタTG01、転送トランジスタTG0n、及び転送トランジスタTG2のゲートに外部電圧Vextが印加される。駆動信号線SGD、駆動信号線CG0、駆動信号線CG1、駆動信号線CGn、及び駆動信号線SGSがHighレベルに設定され、信号線S1、信号線S00、信号線S01、信号線S0n、及び信号線S2がHighレベルに設定され、トランジスタTR1、トランジスタTR00、トランジスタTR01、トランジスタTR0n、トランジスタTR2、トランジスタTTR1、トランジスタTTR00、トランジスタTTR01、トランジスタTTR0n、及びTTR2がオンする。外部電圧Vextを変化させることによりビット線と低電位側電源接地電位Vssの間に電流が流れて転送トランジスタの閾値電圧Vthが一括して測定される。具体的には、転送トランジスタTG1では、ビット線BL0⇒トランジスタTTR1⇒選択ゲート線SG1⇒転送トランジスタTG1⇒トランジスタTR1⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG1の閾値電圧Vthが測定される。転送トランジスタTG00では、ビット線BL1⇒トランジスタTTR00⇒ワード線WL0⇒転送トランジスタTG00⇒トランジスタTR00⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG00の閾値電圧Vthが測定される。転送トランジスタTG01では、ビット線BL2⇒トランジスタTTR01⇒ワード線WL1⇒転送トランジスタTG01⇒トランジスタTR01⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG01の閾値電圧Vthが測定される。転送トランジスタTG0nでは、ビット線BLm-1⇒トランジスタTTR0n⇒ワード線WLn⇒転送トランジスタTG0n⇒トランジスタTR0n⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG0nの閾値電圧Vthが測定される。転送トランジスタTG2では、ビット線BLm⇒トランジスタTTR2⇒選択ゲート線SG2⇒転送トランジスタTG2⇒トランジスタTR2⇒低電位側電源接地電位Vssに電流を流すことにより転送トランジスタTG2の閾値電圧Vthが測定される。測定された転送トランジスタは第一の実施形態と同様に閾値電圧Vthの判定及び判定NGの場合のバッドブロック処理が実行される。同時にワード線、選択ゲート線の配線としての評価も実施される。その一例を図10乃至12を参照して説明する。図10はWL高抵抗不良モードを説明する図である。図10は、転送トランジスタTG00の特性閾値電圧Vthが正常で、例えばゲート電極から構成されるワード線WL0が所定の配線抵抗値よりも高い場合例えば、配線幅の縮小化や膜厚の薄化などの発生である。図10に示すように、ワード線WL0に高抵抗が付加されると、ビット線BL1⇒トランジスタTTR00⇒ワード線WL0⇒転送トランジスタTG00⇒トランジスタTR00⇒低電位側電源接地電位Vssに流れる電流が、ワード線WL0が正常の場合と比較して大幅に減少する。図11はWLオープン不良モードを説明する図である。図11は、ゲート電極から構成されるワード線WL0が転送トランジスタ側と終端部の間にオープン箇所が発生した場合である。図11に示すように、ワード線WL0がオープンになると、ビット線BL1⇒トランジスタTTR00⇒ワード線WL0⇒転送トランジスタTG00⇒トランジスタTR00⇒低電位側電源接地電位Vssに流れる電流のルートがワード線WL0で遮断されるのでビット線BL1から電流が流れなくなる。図12はWL間ショート不良モードを説明する図である。図12は、ワード線WL0と隣接配置されるワード線WL1の間がショートした場合である。図12に示すように、ワード線WL0とワード線WL1の間がショートすると、ビット線BL1⇒トランジスタTTR00⇒ワード線WL0⇒転送トランジスタTG00⇒トランジスタTR00⇒低電位側電源接地電位Vssに流れる電流のルート電流Iaと、ビット線BL1⇒トランジスタTTR00⇒ワード線WL0⇒ワード線WL1⇒転送トランジスタTG01⇒トランジスタTR01⇒低電位側電源接地電位Vssに流れる電流のルート電流Ibとが発生する。このため、ビット線BL1から流れる電流が増加する。上述した測定方法を本実施形態の半導体記憶装置の設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングとワード線及び選択ゲート線の配線の特性判定が可能となる。上述したように、本実施形態の半導体記憶装置及びその試験方法では、転送トランジスタの特性評価のとき、メモリセルブロック11bに隣接配置される全ての第一及び第二のトランジスタをオンさせる。第一トランジスタと第二のトランジスタの間に配置される全ての転送トランジスタのゲートに入力される外部電圧Vextを変化させてビット線⇒第二のトランジスタ⇒選択ゲート線或いはワード線⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源接地電位Vssにそれぞれ電流を流すことにより転送トランジスタの閾値電圧Vthを測定し、同時に選択ゲート線、ワード線の配線特性を測定する。このため、第一の実施形態よりも迅速に転送トランジスタの特性異常の有無を直接評価することができ、同時に選択ゲート線、ワード線の配線特性を直接評価することができる。したがって、半導体記憶装置の信頼性不良に至る可能性のあるワード線WL、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。実施形態では、半導体記憶装置をビット線BLとワード線WLがマトリックス状に配置されるNANDフラッシュメモリにしているが、必ずしもこれに限定されるものではない。例えば、DRAMdynamicrandomaccessmemory、SRAMstaticrandomaccessmemory、PRAMphasechangerandomaccessmemory、MRAMmagneticrandomaccessmemory、RRAMresistancerandomaccessmemory、或いはFeRAMferroelectricrandomaccessmemoryなどにも適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。