列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、n本但し、nは3以上の整数の前記ソースラインと1本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの1つが選択されている1つの連続した選択期間内において、前記ソースライングループ内の全ての前記ソースラインに対し、少なくとも2回以上前記電圧印加処理を実行する駆動処理を実行することを特徴とする表示装置。少なくとも2回以上の前記電圧印加処理の実行後、全ての前記スイッチ素子がオフ状態の期間に、前記選択期間を解除することを特徴とする請求項1に記載の表示装置。前記駆動処理が、同じ前記ソースライングループ内における選択された前記ソースラインに対する前記電圧印加処理に起因して生じる他の非選択の前記ソースラインの電位変動の大きさに応じて、前記ソースライングループ内における前記各ソースラインの前記電圧印加回数及び電圧印加順を設定することを特徴とする請求項1または2に記載の表示装置。特許文献1に記載の液晶表示装置では、3以上のソースラインを備えるソースライングループに対し、書き込み順が1番目及び2番目のソースラインR、Gについて、2回の電圧印加処理を行っているが、3番目のソースラインBについては1回のみ電圧印加処理を行う構成となっている。これは、特許文献1が携帯電話機等の小型の液晶表示装置を対象としており、2回目以降の書き込みにおいて、3番目のソースラインBについては電位変動の影響が少ないからである。ところで、時分割でソースラインSLikを駆動する場合、ソースラインSLikに接続される画素Pi1k~Piykに電位を書き込む時間が短くなるため、従来は、モニタ等の比較的大型の液晶表示装置については、マルチプレクサ方式の液晶表示装置は利用されていなかった。しかし、近年、ソースドライバの出力バッファの出力改良等により、ソースラインの充電をより高速化し画素への書き込み時間をより短期間で行うことが可能になり、比較的大型の液晶表示装置においても、マルチプレクサ方式の液晶表示装置が利用されるようになってきている。しかしながら、比較的大型のマルチプレクサ方式の液晶表示装置では、比較的小型のマルチプレクサ方式の液晶表示装置に比べ、ソースラインの配線容量が大きいことから、電位変動による影響も大きくなり、表示の不具合が生じる可能性があるという問題があった。本発明は上記の問題に鑑みてなされたものであり、その目的は、比較的大型のマルチプレクサ方式の表示装置について、電位変動の影響を低減できる技術を提供する点にある。上記目的を達成するための本発明に係る表示装置は、列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、n本但し、nは3以上の整数の前記ソースラインと1本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの1つが選択されている1つの連続した選択期間内において、前記ソースライングループ内の全ての前記ソースラインに対し、少なくとも2回以上前記電圧印加処理を実行する駆動処理を実行することを特徴とする。更に好ましくは、上記特徴の表示装置は、少なくとも2回以上の前記電圧印加処理の実行後、全ての前記スイッチ素子がオフ状態の期間に、前記選択期間を解除する。更に好ましくは、上記特徴の表示装置は、前記駆動処理が、同じ前記ソースライングループ内における選択された前記ソースラインに対する前記電圧印加処理に起因して生じる他の非選択の前記ソースラインの電位変動の大きさに応じて、前記ソースライングループ内における前記各ソースラインの前記電圧印加回数及び電圧印加順を設定する。上記特徴の表示装置によれば、全てのソースラインに対し少なくとも2回以上、駆動電圧を印加することにより、全てのソースラインについて電位変動の影響を抑えることが可能になる。特に、上記特徴の表示装置において、電位変動の影響に応じて、ソースラインに対する電圧印加回数及び電圧印加順を設定することにより、より電位変動の影響を低減して、表示不具合を効果的に防止可能になる。以下、本発明に係る表示装置以下、適宜本発明装置と称するの実施形態を図面に基づいて説明する。本発明装置は、図4に示す従来の液晶表示装置と同じ装置構成であり、図4に示すように、列方向に延伸するソースラインSL11~13、、SLx1~SLx3と、行方向に延伸するゲートラインGL1~GLyと、ソースラインSLiki=1~x、k=1~n、ここではn=3とゲートラインGLjj=1~yの交差部に画素Pijkを対応させて配置してなる画素アレイLCPを備えている。本発明装置は、従来の液晶表示装置と同様に、ソースラインSL11~13、、SLx1~SLx3が、x個のソースライングループG1~Gxに分けられている。ソースライングループGiは、3本のソースラインSLi1~i3と、1本の基幹ソースラインSOiを備え、ソースラインSLi1~i3は、夫々、スイッチ素子SWi1~SWi3を介して基幹ソースラインSOiに接続されている。更に、本発明装置は、従来の液晶表示装置と同様に、同じソースライングループGiに属するソースラインSLi1~SLi3の内、書き込み対象の画素Pijkに接続された選択ソースラインSLikに対し、基幹ソースラインSOiを介して駆動電圧を印加する電圧印加処理を実行するソースドライバDSLを備えている。スイッチ素子SWikは、表示パネルLCPと同一基板上に形成されており、ゲート端子がスイッチラインSWLkに、ソース端子が基幹ソースラインSOiに、ドレイン端子がソースラインSLikに夫々接続された薄膜トランジスタで構成されている。また、画素Pijkは、画素電極Eと、ドレイン端子が画素電極Eに、ソース端子がソースラインSLikに、ゲート端子がゲートラインGLjに夫々接続された薄膜トランジスタTを備えて構成されている。次に、本発明装置の動作について、図1及び図2を基に説明する。本発明装置は、ゲートラインGL1~GLyの1つが選択されている1つの連続した選択期間内において、ソースライングループGi内の全てのソースラインSLi1~SLi3に対し、少なくとも2回以上電圧印加処理を実行する駆動処理を実行する。尚、図1及び図2では、ゲートラインGL1が選択される場合におけるソースラインSL11~SL13の電位について示しており、ソースラインSL11、SL12、SL13、SL11、SL12、SL13の順に、各ソースラインSL11~SL13に2回ずつ電圧印加処理を実行する場合について説明する。図1では、説明のため、各ソースラインSL11~SL13は、初期状態がLレベルであり、最大階調まで書き込む場合について説明する。また、図2は、ソースラインSL12及びSL13を最大階調まで、ソースラインSL11を最小階調Lレベルを維持する場合について説明する。先ず、画素P111~P113を最大階調まで書き込む場合について図1を基に説明する。図1において、時刻t1では、スイッチラインSWL1がH状態となることにより、スイッチラインSWL1に接続されるスイッチ素子SW11がオン状態になり、ソースラインSL11と基幹ソースラインSO1が導通状態になる。更に、基幹ソースラインSO1に駆動電圧が印加されることにより、ソースラインSL11の電位がHレベルまで上昇する。時刻t2では、ゲートラインGL1がLレベルからHレベルに遷移し、画素P111~P113の薄膜トランジスタTがオン状態となる。このとき、ソースラインSL11のみが基幹ソースラインSO1と導通状態となっていることから、画素P111にソースラインSL11の電位に応じた電位が書き込まれる。ソースラインSL12及びSL13は、何れもハイインピーダンス状態であるが、基幹ソースラインSO1の電位上昇により、極めて小さいが、電位が上昇する。これにより、他の画素P112及びP113には、当該電位に応じた電位が書き込まれる。次に、時刻t3では、スイッチラインSWL1がLレベルになり、スイッチラインSW2がHレベルになることにより、スイッチラインSWL1に接続されるスイッチ素子SW11がオフ状態に、スイッチラインSWL2に接続されるスイッチ素子SW12がオン状態になり、ソースラインSL12のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL12の電位が書き込みに必要な電位Hレベルまで上昇し、画素P112にソースラインSL12の電位に応じた電位が書き込まれる。このとき、図1に示すように、ソースラインSL12の電位変動量が大きいことから基幹ソースラインSO1の電位変動量も比較的大きくなり、ソースラインSL11の電位低下量も比較的大きくなる。このため、画素P111には、当該電位低下の影響を受けたソースラインSL11の電位に応じた電位が書き込まれる。画素P113は、基幹ソースラインSO1の電位上昇の影響によりソースラインSL13の電位が極めて小さく上昇し、当該電位に応じた電位が書き込まれる。引き続き、時刻t4では、スイッチラインSWL2がLレベルになり、スイッチラインSW3がHレベルになることにより、スイッチラインSWL2に接続されるスイッチ素子SW12がオフ状態に、スイッチラインSWL3に接続されるスイッチ素子SW13がオン状態になり、ソースラインSL13のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL13の電位が書き込みに必要な電位Hレベルまで上昇し、画素P113にソースラインSL13の電位に応じた電位が書き込まれる。このとき、図1に示すように、ソースラインSL13の電位変動量が大きいことから基幹ソースラインSO1の電位変動量も比較的大きくなり、ソースラインSL11及びSL12の電位低下量も比較的大きくなる。このため、画素P111及びP112には、当該電位低下の影響を受けたソースラインSL11及びSL12の電位に応じた電位が書き込まれる。引き続き、時刻t5~t6では、ソースラインSL11に接続する画素P111に対する2回目の電圧印加処理が実行される。時刻t5において、スイッチラインSWL3がLレベルになり、スイッチラインSW1がHレベルになると、スイッチラインSWL3に接続されるスイッチ素子SW13がオフ状態に、スイッチラインSWL1に接続されるスイッチ素子SW11がオン状態になり、ソースラインSL11のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL11の電位が所望の電位Hレベルまで上昇し、画素P111にソースラインSL11の電位に応じた電位が書き込まれる。このとき、図1に示すように、ソースラインSL11と基幹ソースラインSO1の電位差d1t5に相当は、初期状態から最大階調にする場合に比べて小さく、基幹ソースラインSO1の電位変動量も比較的小さくなることから、ソースラインSL12及びSL13の電位低下量も比較的小さくなる。画素P112及びP113には、当該電位低下の影響を受けたソースラインSL12及びSL13の電位に応じた電位が書き込まれる。引き続き、時刻t6~t7では、ソースラインSL12に接続する画素P112に対する2回目の電圧印加処理が実行される。時刻t6において、スイッチラインSWL1がLレベルになり、スイッチラインSW2がHレベルになると、スイッチラインSWL1に接続されるスイッチ素子SW11がオフ状態に、スイッチラインSWL2に接続されるスイッチ素子SW12がオン状態になり、ソースラインSL12のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL12の電位が所望の電位Hレベルまで上昇し、画素P112にソースラインSL12の電位に応じた電位が書き込まれる。このとき、図1に示すように、ソースラインSL12と基幹ソースラインSO1の電位差は、時刻t5におけるソースラインSL11と基幹ソースラインSO1の電位差よりも更に小さいことから、基幹ソースラインSO1の電位変動量も極めて小さくなり、ソースラインSL11及びSL13の電位低下量も極めて小さくなる。画素P111及びP113には、当該電位低下の影響を受けたソースラインSL11及びSL13の電位に応じた電位が書き込まれる。引き続き、時刻t7~t8では、ソースラインSL13に接続する画素P113に対する2回目の電圧印加処理が実行される。時刻t7において、スイッチラインSWL2がLレベルになり、スイッチラインSW3がHレベルになると、スイッチラインSWL2に接続されるスイッチ素子SW12がオフ状態に、スイッチラインSWL3に接続されるスイッチ素子SW13がオン状態になり、ソースラインSL13のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL13の電位が所望の電位Hレベルまで上昇し、画素P113にソースラインSL13の電位に応じた電位が書き込まれる。このとき、図1に示すように、ソースラインSL13と基幹ソースラインSO1の電位差は、時刻t6におけるソースラインSL12と基幹ソースラインSO1の電位差よりも更に小さいことから、基幹ソースラインSO1の電位変動量も極めて小さくなり、ソースラインSL11及びSL12の電位低下量も極めて小さくなる。画素P111及びP112には、当該電位低下の影響を受けたソースラインSL11及びSL12の電位に応じた電位が書き込まれる。図1において、全ての電圧印加処理が終了する時刻t8では、ソースラインSL11~SL13の何れについても電位低下は極めて小さく押えられていることが分かる。電位低下が極めて小さいことから、表示品質への影響は小さくなる。これに対し、特許文献1に記載した表示装置のように、最初の画素P111及び2番目の画素P112に対する電圧印加処理のみ2回実行する場合は、全ての電圧印加処理が終了したときの状態が、図1の時刻t7の状態となる。ここで、画素P113に接続するソースラインSL13では、時刻t7における電位と所望電位Hレベルとの電位差d3t7は比較的大きく、表示品質に影響する可能性が高い。尚、画素P111に接続するソースラインSL11及び画素P112に接続するソースラインSL12については、時刻t7における電位の方が所望の電位に近くなるが、図1に示すように、時刻t7における電位と時刻t8における電位の電位差が極めて小さいことから、表示品質に影響はないと考えられる。時刻t9では、ゲートラインGL1がLレベルとなる。尚、ゲートラインGL1をLレベルとするタイミングは、薄膜トランジスタであるスイッチ素子SW11~SW13におけるゲートソース間の寄生容量のフィードスルー現象が、画素P111~P113の書き込み電圧に影響を与えるのを防止するため、全ての電圧印加処理の実行後、ソースラインSLikの電圧印加処理にかかる期間の1/2が経過した時刻t9に設定している。尚、図1では、説明のため、ソースライングループG1の場合についてのみ説明したが、ゲートラインG1が選択されている期間では、他のソースライングループG2~GxのソースラインSL21~SL23、、SLx1~SLx3に対しても同様の順序で電圧印加処理が実行される。また、ソースライングループG1~Gxにおいて、他のゲートラインG2~Gyが選択されている期間についても同様の順序で電圧印加処理が実行される。次に、画素P111を最小階調Lレベルに、画素P112及びP113を最大階調まで書き込む場合について図2を基に説明する。図2において、時刻t1では、スイッチラインSWL1がH状態となることにより、スイッチラインSWL1に接続されるスイッチ素子SW11がオン状態になり、ソースラインSL11と基幹ソースラインSO1が導通状態になる。図2では、ソースラインSL11には最小階調が書き込まれるため、電位はLレベルが維持される。時刻t2では、ゲートラインGL1がLレベルからHレベルに遷移し、画素P111~P113の薄膜トランジスタTがオン状態となる。このとき、ソースラインSL11のみが基幹ソースラインSO1と導通状態となっていることから、画素P111にソースラインSL11の電位に応じた電位が書き込まれる。次に、時刻t3では、スイッチラインSWL1がLレベルになり、スイッチラインSW2がHレベルになることにより、スイッチラインSWL1に接続されるスイッチ素子SW11がオフ状態に、スイッチラインSWL2に接続されるスイッチ素子SW12がオン状態になり、ソースラインSL12のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL12の電位が書き込みに必要な電位Hレベルまで上昇し、画素P112にソースラインSL12の電位に応じた電位が書き込まれる。このとき、図2に示すように、ソースラインSL11及びSL13は、何れもハイインピーダンス状態であるが、基幹ソースラインSO1の電位上昇により、極めて小さいが、電位が上昇する。これにより、他の画素P111及びP113には、当該電位に応じた電位が書き込まれる。引き続き、時刻t4では、スイッチラインSWL2がLレベルになり、スイッチラインSW3がHレベルになることにより、スイッチラインSWL2に接続されるスイッチ素子SW12がオフ状態に、スイッチラインSWL3に接続されるスイッチ素子SW13がオン状態になり、ソースラインSL13のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL13の電位が書き込みに必要な電位Hレベルまで上昇し、画素P113にソースラインSL13の電位に応じた電位が書き込まれる。このとき、図2に示すように、ソースラインSL13の電位変動量が大きいことから基幹ソースラインSO1の電位変動量も比較的大きくなり、ソースラインSL12の電位低下量も比較的大きくなる。このため、画素P112には、当該電位低下の影響を受けたソースラインSL12の電位に応じた電位が書き込まれる。また、ソースラインSL11は、基幹ソースラインSO1が電位変動するもののHレベルであることから、極めて小さいが、電位が上昇する。これにより、他の画素P111には、当該電位に応じた電位が書き込まれる。引き続き、時刻t5~t6では、ソースラインSL11に接続する画素P111に対する2回目の電圧印加処理が実行される。時刻t5において、スイッチラインSWL3がLレベルになり、スイッチラインSW1がHレベルになると、スイッチラインSWL3に接続されるスイッチ素子SW13がオフ状態に、スイッチラインSWL1に接続されるスイッチ素子SW11がオン状態になり、ソースラインSL11のみが基幹ソースラインSO1と導通状態になる。更に、図2では、ソースラインSL11に接続する画素P111に最小階調を書き込むため、時刻t5において、基幹ソースラインSO1の電位がLレベルとなり、ソースラインSL11の電位はLレベルに維持される。これにより、画素P111には、ソースラインSL11の電位に応じた電位最小階調が書き込まれる。このとき、図2に示すように、基幹ソースラインSO1の電位がLレベルとなり、ソースラインSL12及びSL13との電位差が大きくなることから、スイッチ素子SW12及びSW13におけるリーク電流も大きくなり、ソースラインSL12及びSL13の電位低下量も比較的大きくなる。これにより、画素P112及びP113には、当該電位低下の影響を受けたソースラインSL12及びSL13の電位に応じた電位が書き込まれる。引き続き、時刻t6~t7では、ソースラインSL12に接続する画素P112に対する2回目の電圧印加処理が実行される。時刻t6において、スイッチラインSWL1がLレベルになり、スイッチラインSW2がHレベルになると、スイッチラインSWL1に接続されるスイッチ素子SW11がオフ状態に、スイッチラインSWL2に接続されるスイッチ素子SW12がオン状態になり、ソースラインSL12のみが基幹ソースラインSO1と導通状態になる。更に、図2では、ソースラインSL12に接続する画素P112に最大階調を書き込むため、時刻t6において、基幹ソースラインSO1の電位がLレベルからHレベルに遷移する。これにより、ソースラインSL12の電位が所望の電位Hレベルまで上昇し、画素P112にソースラインSL12の電位に応じた電位が書き込まれる。このとき、図2に示すように、基幹ソースラインSO1の電位変動量は大きいが、ソースラインSL12の電位が、初期状態から最大階調にする場合に比べて高いことから、ソースラインSL13の電位低下量は比較的小さくなる。従って、画素P113には、当該電位低下の影響を受けたソースラインSL13の電位に応じた電位が書き込まれる。引き続き、時刻t7~t8では、ソースラインSL13に接続する画素P113に対する2回目の電圧印加処理が実行される。時刻t7において、スイッチラインSWL2がLレベルになり、スイッチラインSW3がHレベルになると、スイッチラインSWL2に接続されるスイッチ素子SW12がオフ状態に、スイッチラインSWL3に接続されるスイッチ素子SW13がオン状態になり、ソースラインSL13のみが基幹ソースラインSO1と導通状態になる。これにより、ソースラインSL13の電位が所望の電位Hレベルまで上昇し、画素P113にソースラインSL13の電位に応じた電位が書き込まれる。このとき、図2に示すように、ソースラインSL13と基幹ソースラインSO1の電位差は、時刻t4におけるソースラインSL13と基幹ソースラインSO1の電位差よりも小さいことから、基幹ソースラインSO1の電位変動量も小さくなり、ソースラインSL12の電位低下量は小さくなる。従って、画素P112には、当該電位低下の影響を受けたソースラインSL12の電位に応じた電位が書き込まれる。また、ソースラインSL11は、基幹ソースラインSO1との電位差の影響により電位が上昇する。これにより、他の画素P111には、当該電位上昇の影響を受けたソースラインSL11の電位に応じた電位が書き込まれる。図2においても、図1と同様に、全ての電圧印加処理が終了する時刻t8では、ソースラインSL11~SL13の何れについても電位変動は小さく押えられていることが分かる。電位低下が極めて小さいことから、表示品質への影響は小さくなる。尚、特許文献1に記載した表示装置のように、最初の画素P111及び2番目の画素P112に対する電圧印加処理のみ2回実行する場合は、全ての電圧印加処理が終了したときの状態が、図1の場合と同様に、時刻t7の状態となる。そして、図1の場合と同様に、時刻t7では、画素P113に接続されたソースラインSL3の電位と所望電位との電位差が大きく、表示品質に影響する可能性がある。これに対し、本願発明のように、全てのソースラインSLi1~i3について複数回電圧印加処理を実行する場合には、図2に示すように、ソースラインSL13の電位が所望の電位となっており、表示品質の劣化を効果的に防止できる。尚、画素P111に接続するソースラインSL11及び画素P112に接続するソースラインSL12については、図1の場合と同様に、時刻t7における電位の方が所望の電位に近くなるが、図2に示すように、時刻t7における電位と時刻t8における電位の電位差が極めて小さいことから、表示品質に影響はないと考えられる。別実施形態1上記実施形態では、ソースラインSL11、SL12、SL13、SL11、SL12、SL13の順に電圧印加処理を実行する場合について説明したが、これに限るものではない。ソースラインSLik毎に、2回以上の異なる回数の電圧印加処理を実行しても良いし、電圧印加処理の実行順序は、例えば、ソースラインSL11、SL12、L11、SL13、SSL12、SL13等、他の順序であっても良い。駆動処理において、同じソースライングループGi内における選択されたソースラインSLに対する電圧印加処理に起因して生じる他の非選択のソースラインSLの電位変動の大きさに応じて、ソースライングループGi内における各ソースラインSLの電圧印加回数及び電圧印加順を設定すれば良い。2上記実施形態では、1つのソースライングループに属するソースラインが3本の場合について説明したが、1つのソースライングループが4本以上のソースラインを備えていても良い。3上記実施形態では、説明のため、ソースライングループG1~Gxにおいて、全てのゲートラインG1~Gyの選択期間において、同じ順序で電圧印加処理が実行されるとしたが、ゲートラインGi毎に、異なる順序で電圧印加処理を実行するように構成しても良い。4上記実施形態では、画素アレイLCPにおけるソースラインSLのグループ分けについて、隣接する3つのソースライン毎にグループ分けを行う場合について説明したが、これに限るものではない。図3に示すように、例えば、RGBの3色の画素アレイの場合には、3本おきに、同じ色の画素に接続されるソースラインを3本以上まとめて1つのグループとしても良い。また、4色の画素アレイの場合は図示せず、4本おきに、同じ色の画素に接続されるソースラインを3本以上まとめて1つのグループとしても良い。