"垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、前記記憶層と前記参照層との間の非磁性層と、前記参照層における前記非磁性層が設けられた側に対して反対側に設けられ、垂直磁気異方性を有し、磁化の向きが不変なシフト調整層と、を具備し、前記参照層は第1の磁化温度依存性を有し、前記シフト調整層は前記第1の磁化温度依存性と異なる第2の磁化温度依存性を有し、メモリ動作温度において、前記参照層の漏れ磁場と前記シフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度において、前記参照層及び前記シフト調整層のうち一方に起因するシフト磁界が、前記記憶層の磁化に印加される、ことを特徴とする磁気抵抗効果素子。垂直磁気異方性を有し、磁化の向きが可変な記憶層と垂直磁気異方性を有し、磁化の向きが不変であり、第1の副格子と第2の副格子とを含むフェリ磁性膜を含む参照層と、前記参照層と前記記憶層との間の非磁性層と、前記フェリ磁性膜と前記非磁性層との間に設けられ、垂直磁気異方性を有する界面層と、を具備し、前記第1の副格子は、第1の磁化温度依存性を有し、前記第2の副格子は、前記第1の磁化温度依存性と異なる第2の磁化温度依存性を有し、メモリ動作温度において、前記フェリ磁性膜と前記界面層との漏れ磁場は互いにキャンセルされ、実装温度において、前記第1の副格子の磁化の大きさが前記第2の副格子の磁化の大きさより低減し、前記第2の副格子及び前記界面層に起因するシフト磁界が、前記記憶層の磁化に印加される、ことを特徴とする磁気抵抗効果素子。前記実装温度下において、前記記憶層の磁化の向きは、前記シフト磁界の向きと平行である、ことを特徴とする請求項1又は2に記載の磁気抵抗効果素子。前記第1の副格子は、Tb、Dy及びSmを含むグループから選択される少なくとも1の元素であり、前記第2の副格子は、Co及びFeを含むグループから選択される少なくとも1つの元素である、ことを特徴とする請求項2乃至3のいずれか1項に記載の磁気抵抗効果素子。前記メモリ動作温度は100°C以下であり、前記実装温度は160°C以上であることを特徴とする、請求項1乃至4のいずれか1項に記載の磁気抵抗効果素子。磁気メモリの動作不良を抑制する技術を提案する。本実施形態の磁気抵抗効果素子は、垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、前記記憶層と前記参照層との間の非磁性層と、前記参照層における前記非磁性層が設けられた側に対して反対側に設けられ、垂直磁気異方性を有し、磁化の向きが不変なシフト調整層と、を具備し、前記参照層は第1の磁化温度依存性を有し、前記シフト調整層は前記第1の磁化温度依存性と異なる第2の磁化温度依存性を有し、メモリ動作温度において、前記参照層の漏れ磁場と前記シフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度において、前記参照層及び前記シフト調整層のうち一方に起因するシフト磁界が、前記記憶層の磁化に印加される。[実施形態]以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1第1の実施形態図1乃至図9を参照して、第1の実施形態の磁気抵抗効果素子について、説明する。a構成図1乃至図8を参照して、第1の実施形態の磁気抵抗効果素子の構成について、説明する。例えば、第1の実施形態の磁気抵抗効果素子は、磁気メモリのメモリ素子として、用いられる。<全体構成>図1乃至図4を用いて、本実施形態の磁気抵抗効果素子を含む磁気メモリの構成について説明する。図1は、磁気メモリ100を含むパッケージ装置200の構成を、模式的に示している。本実施形態の磁気抵抗効果素子を含む磁気メモリ100のチップは、パッケージ装置200内に搭載されている。磁気メモリ100は、絶縁体パッケージ210内に封止されている。パッケージ装置200内において、磁気メモリ100のチップは、ボンディングワイヤ、リードフレーム或いは金属バンプ例えば、銅バンプを介して、パッケージ装置200の外部接続端子290に、接続されている。外部接続端子290には、例えば、ハンダボール又はハンダバンプ290が用いられている。磁気メモリ100を含むパッケージ装置200は、実装基板300上に搭載される。パッケージ装置200は、外部接続端子としてのハンダボール290によって、実装基板300上の接続端子又は、配線390に接続される。これによって、磁気メモリは、実装基板300上の他のチップ又は素子図示せずに接続され、磁気メモリを含むメモリシステム例えば、メモリカードやSSDやシステムLSIが形成される。図2は、磁気メモリ100のチップのレイアウト例を模式的に示している。本実施形態において、磁気メモリ100は、例えば、MRAMMagnetoresistiveRandomAccessMemoryである。但し、本実施形態の磁気抵抗効果素子を用いて、ROMが、形成されてもよい。図2に示されるように、磁気メモリ100において、メモリセルアレイ30は、チップ半導体基板70内に、設けられている。メモリセルアレイ30内には、複数のセル20が、設けられている。各セル20は、少なくとも1つの磁気抵抗効果素子1Aと少なくとも1つの選択素子2とを含んでいる。図3は、メモリセルアレイ30の内部構成の一例を示す等価回路図である。図3に示されるように、メモリセルアレイ30は、複数のセル20を含む。複数のセル20は、メモリセルアレイ30内にアレイ状に配置される。メモリセルアレイ30内には、複数のビット線BL,bBL及び複数のワード線WLが設けられている。ビット線BL,bBLはカラム方向に延在し、ワード線WLはロウ方向に延在する。2本のビット線BL,bBLは、1組のビット線対を形成している。セル20は、ビット線BL,bBL及びワード線WLに接続されている。カラム方向に配列されている複数のセル20は、共通のビット線対BL,bBLに接続されている。ロウ方向に配列されている複数のセル20は、共通のワード線WLに接続されている。セル20は、例えば、1つの磁気抵抗効果素子1Aと、1つの選択素子2とを含む。磁気抵抗効果素子1Aは、例えば、MTJMagneticTunnelJunction素子である。選択スイッチ2は、例えば、電界効果トランジスタFieldEffectTransistorである。以下では、選択スイッチ2としての電界効果トランジスタのことを、選択トランジスタ2とよぶ。本実施形態において、外部からのデータを記憶するセル20のことを、メモリセルMCとよぶ。MTJ素子1Aの一端は、ビット線BLに接続され、MTJ素子1Aの他端は、選択トランジスタ2の電流経路の一端ソース/ドレインに接続されている。選択トランジスタ2の電流経路の他端ドレイン/ソースは、ビット線bBLに接続されている。選択トランジスタ2の制御端子ゲートは、ワード線WLに接続されている。図4は、本実施形態のMTJ素子1Aを含むセル20の断面構造を説明するための模式図である。図4に示されるように、セル20は、半導体基板70のアクティブ領域AA内に形成される。アクティブ領域AAは、半導体基板70の素子分離領域に埋め込まれた絶縁膜71によって、区画されている。選択トランジスタ2は、アクティブ領域AA上に設けられている。選択トランジスタ2の2つのソース/ドレイン拡散層63,64は、アクティブ領域AA半導体基板70内に、設けられている。2つのソース/ドレイン拡散層63,64間のアクティブ領域AA表面上に、ゲート絶縁膜61が設けられている。ゲート電極62は、ゲート絶縁膜61上に設けられている。図3に示されるように、ゲート電極62は、ロウ方向に延在し、ワード線WLとして用いられる。選択トランジスタ2のソース/ドレイン拡散層63は、層間絶縁膜79A内に埋め込まれたコンタクトプラグ72Aを介して、ビット線75bBLに接続される。選択トランジスタ2のソース/ドレイン拡散層64は、層間絶縁膜79A,79B内に埋め込まれたコンタクトプラグ72Bを介して、MTJ素子1Aに接続されている。MTJ素子1Aは、少なくとも2つの磁性層と、2つの磁性層間の非磁性層トンネルバリア層とを少なくとも含む積層構造を有する。MTJ素子1Aが少なくとも含む2つの磁性層のうち、一方の磁性層は記憶層磁化自由層、自由層、記録層ともよばれるとよばれ、他方の磁性層は参照層磁化不変層、固定層ともよばれるとよばれる。記憶層は、反転可能可変な磁化を有している。参照層は、固定の不変の磁化を有している。本実施形態のMTJ素子1Aの構造の詳細については、後述する。MTJ素子1Aの上端は、上部電極52を介してビット線76BLに接続される。また、MTJ素子1Aの下端は、下部電極51、コンタクトプラグ72Bを介して、選択トランジスタ2のソース/ドレイン拡散層64に接続される。MTJ素子1Aは、プラグ72B直上に設けられている。ただし、MTJ素子1Aは、中間配線層を用いて、コンタクトプラグ直上からずれた位置例えば、選択トランジスタのゲート電極上方に配置されてもよい。MTJ素子1Aは、層間絶縁膜79C内に設けられている。図4において、1つのアクティブ領域AA内に1つのセル20が設けられた例が示されている。しかし、2つのセルが1つのコンタクトプラグ72A及びソース/ドレイン拡散層63を共有するように、2つのセルが1つのアクティブ領域AA内に設けられてもよい。これによって、セル20のサイズが縮小される。図4において、選択トランジスタ2は、プレーナ構造の電界効果トランジスタが示されているが、電界効果トランジスタの構造は、これに限定されない。例えば、RCATRecessChannelArrayTransistorやFinFETなどのように、3次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。ロウ制御回路32は、メモリセルアレイ30のロウ方向に隣接するように、チップ70内に設けられている。カラム制御回路33は、メモリセルアレイ30のカラム方向に隣接するように、チップ70内に設けられている。ロウ制御回路32は、メモリセルアレイ30のロウを制御する。ロウ制御回路32は、ワード線WLの一端に接続される。ロウ制御回路32は、外部からのアドレス信号に基づいて、ワード線の活性化/非活性化を制御する。カラム制御回路33は、メモリセルアレイ30のカラムを制御する。カラム制御回路33は、ビット線の一端及び他端にそれぞれ接続される。カラム制御回路33は、外部からのアドレス信号に基づいて、ビット線の活性化/非活性化を制御する。ロウ制御回路32及びカラム制御回路33によって活性化されたメモリセルMC20が、選択セルとして、外部メモリコントローラ又はホストからアクセスされる。メモリセルアレイ30の近傍において、書き込み回路35及び読み出し回路36が、チップ70内に設けられている。書き込み回路35は、カラム制御回路33を介して、ビット線の一端及び他端に接続される。書き込み回路35は、書き込み電流Iwを生成するための電流源や電圧源などのソース回路、書き込み電流Iwを吸収するためのシンク回路を、有する。読み出し回路36は、カラム制御回路33を介して、ビット線の一端に接続される。読み出し回路36は、読み出し電流Irを生成するための電流源又は電圧源、読み出し信号の検知及び増幅を行うセンスアンプ37、及び、データを一時的に保持するラッチ回路などを含んでいる。例えば、メモリセルアレイ30と同じチップ70内に、ロウ/カラム制御回路32,33、書き込み回路35及び読み出し回路36以外の回路以下、周辺回路39とよぶが、設けられている。例えば、バッファ回路、ステートマシン制御回路、又は、ECCErrorCheckingandCorrecting回路などが、周辺回路39としてチップ70内に設けられる。<動作>書き込み動作本実施形態のMTJ素子1A及びそのMTJ素子1Aを含む磁気メモリにおけるデータの書き込み動作について、説明する。例えば、本実施形態のMTJ素子1A及びそのMTJ素子1Aを含む磁気メモリ例えば、MRAMのデータの書き込みには、スピン注入磁化反転方式SpinTorqueTransferが用いられる。スピン注入磁化反転型MRAMにおいて、書き込み回路35は、データの書き込み時、書き込み対象として選択されたセル以下、選択セルとよぶに対して、書き込み電流Iwを供給する。書き込み回路35は、選択セルに書き込まれるデータに応じて、書き込み電流IwをメモリセルMC内のMTJ素子1Aに双方向に流す。即ち、書き込むデータに応じて、ビット線BLからビット線bBLに向かう書き込み電流Iwが、或いは、ビット線bBLからビット線BLに向かう書き込み電流Iwが、書き込み回路35から出力される。本実施形態のMTJ素子1Aは、例えば、スピン注入磁化反転方式によって、記憶層と参照層との相対的な磁化の向きが反転される。MTJ素子1Aの記憶層の磁化の向きは、MTJ素子1Aに流された書き込み電流Iwに起因するスピントルクによって、変化される。すなわち、記憶層の磁化の向きは、書き込み電流Iwが含むスピン偏極した電子が、記憶層の磁化スピンに作用することによって、変化する。ここで、参照層の磁化の向きが固定状態である又は参照層の磁化の向きが不変であるとは、記憶層の磁化の向きを反転させるための磁化反転しきい値以上の電流磁化反転電流が、参照層に流れた場合に、参照層の磁化の向きが変化しないことを意味する。したがって、MTJ素子1Aにおいて、磁化反転しきい値の大きな磁性層が参照層として用いられ、参照層よりも反転しきい値の小さい磁性層が記憶層として用いられる。これによって、磁化の向きが可変な記憶層と磁化の向きが固定された参照層とを含むMTJ素子1Aが、形成される。また、書き込み電流Iwは、記憶層の反転しきい値以上の電流値を有し、且つ、参照層の反転しきい値より小さい電流値を有している。記憶層の磁化の向きが参照層の磁化の向きと平行P:Parallel状態にされる場合、つまり、記憶層の磁化の向きが参照層の磁化の向きと同じにされる場合、記憶層から参照層に向かって流れる電流Iwが、MTJ素子1Aに供給される。この場合において、電子は、トンネルバリア層を経由して、参照層から記憶層に向かって移動する。参照層及びトンネルバリア層を通過して記憶層に移動した電子のうち、マジョリティーな電子スピン偏極した電子は、参照層の磁化スピンの向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量スピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと同じ向きに反転する。MTJ素子1Aの磁化配列が平行配列平行状態であるとき、MTJ素子1Aの抵抗値は最も小さくなる。記憶層の磁化の向きが参照層の磁化の向きと反平行AP:Antiparallel状態にされる場合、つまり、記憶層の磁化の向きが参照層の磁化の向きに対して反対にされる場合、参照層から記憶層に向かって流れる電流Iwが、MTJ素子1Aに供給される。この場合、電子は、記憶層から参照層に向かって移動する。参照層の磁化の向きと反平行のスピンをもつ電子は、参照層によって反射される。反射された電子は、スピン偏極した電子として、記憶層に注入される。このスピン偏極した電子反射された電子のスピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと反対の向きに反転する。MTJ素子1Aの磁化配列が、反平行配列反平行状態であるとき、MTJ素子1Aの抵抗値は最も大きくなる。例えば、抵抗値が小さい状態磁化配列が平行状態のMTJ素子1Aは、0データ保持状態第1安定状態に対応づけられ、抵抗値が高い状態磁化配列が反平行状態のMTJ素子1Aは、1データ保持状態第2安定状態に対応付けられる。読み出し動作本実施形態のMTJ素子1A及びそのMTJ素子1Aを含む磁気メモリにおけるデータの読み出し動作について、説明する。本実施形態のMTJ素子1A及びそのMTJ素子1Aを含む磁気メモリMRAMのデータの読み出しにおいて、例えば、読み出し回路36のセンスアンプ37が、読み出し対象の選択セルからの信号電位と参照信号基準電位との大小関係を比較することによって、選択セル内のMTJ素子1Aが0データ保持状態磁化平行状態、低抵抗状態であるか、1データ保持状態磁化反平行状態、高抵抗状態であるかが判定される。データ読み出し時において、選択セルからの信号読み出し信号は、選択セル内のMTJ素子1A内に読み出し電流Irを流すことによって、生成される。MTJ素子1Aを流れた読み出し電流Irに基づく信号の大きさは、MTJ素子1Aの抵抗値に応じて、変動する。MTJ素子1Aを流れた読み出し電流Irに基づく信号電位又は電流が、センスアンプ37に入力される。尚、読み出し電流Irの電流値は、読み出し電流によって記憶層の磁化が反転しないように、書き込み電流Iwの電流値反転しきい値より小さい値に設定される。データ読み出し時における参照信号標準信号は、参照セルやレプリカセルとよばれるセルを用いて生成される。MRAMのデータ読み出し時において、参照セル及びレプリカセルを用いて、MTJ素子の抵抗値と比較するための合成抵抗が形成されたり、参照セルが接続されたビット線に対する印加電位が生成されたりする。このように、MRAMのデータの読み出しは、参照セル及びレプリカセルを用いて、実行される場合がある。それゆえ、図2及び図3に示されるように、メモリセルアレイ30内には、外部からのデータを記憶するメモリセルMCと参照電位を生成するための参照セル/レプリカセルRCとが設けられる。以下では、参照セル及びレプリカセルを区別しない場合、参照セル及びレプリカセルのことを、参照電位生成セルとよぶ。メモリセルアレイ30内において、メモリセルMCが設けられる領域31Aのことを、メモリセル領域31Aとよび、参照電位生成セルRCが設けられる領域31Bのことを、参照電位生成セル領域31Bとよぶ。メモリセルMC及び参照電位生成セルRCは、実質的に同じ工程で形成され、実質的に同じ構造を有する。すなわち、参照電位生成セルRCは、本実施形態のMTJ素子1Aと選択トランジスタ2とを含み、図4に示されるセルメモリセル20と同じ構造を有する。参照セル及びレプリカセルのような参照電位生成セルRCは、外部からのデータの書き込み対象とはならない。但し、データの読み出しのための所定の抵抗値の参照電位生成セルRCを形成するために、参照電位生成セルRCは、チップの出荷前に予め0データ保持状態平行状態であるか1データ保持状態磁化反平行状態であるかが規定される。1つの参照電位生成セルRCを用いてアクセスされるメモリ領域メモリセルの個数は、例えば、数十から数百bit又はそれ以上である。それゆえ、1つの参照電位生成セルRCが動作不良になると、その不良の参照電位生成セルRCに対応するメモリ領域のデータが、正常に読み出せなくなる。このように、参照電位生成セルにおいて、1bitでも意図しないMTJ素子1Aの磁化反転が生じると、チップ全体が不良となる可能性がある。それゆえ、メモリの製造コスト及びメモリの信頼性を考慮すると、チップの出荷後及びメモリの使用時において、参照セル及びレプリカセルは、規定されたデータ保持状態を維持していることが好ましい。例えば、参照電位生成セルRCのMTJ素子において、磁気メモリのチップが実装基板上に搭載される際の熱処理例えば、半田リフロー工程の熱に起因して、記憶層の磁化が熱擾乱によって反転する可能性がある。参照電位生成セルRCとメモリセルMCとが同じ工程同一チップ内に形成されていれば、参照電位生成セル領域31Bは、メモリセルアレイ30の外部に設けられてもよい。また、参照電位生成セル領域31Bは、1カラム分1組のビット線ペアの参照電位生成セルRCを含む場合もあるし、2カラム分以上の参照電位生成セルRCを含む場合もある。図2及び図3において、カラム方向に延在するように設けられた参照電位生成セル領域31Bが示され、カラム方向に配列された複数の参照電位生成セルは共通のビット線参照ビット線に接続される。参照電位生成セル領域31Bは、メモリセル領域31Aにロウ方向に隣接している。ただし、磁気メモリの仕様に応じて、メモリセルアレイ30のカラム方向の一端終端に、参照電位生成セル領域31Bが設けられてもよい。この場合、参照電位生成セル領域31Bがロウ方向に延在するようにメモリセルアレイ1内に設けられ、ロウ方向に配列された参照電位生成セルRCが共通のワード線参照ワード線に接続される。b磁気抵抗効果素子図5乃至図8を参照して、本実施形態の磁気抵抗効果素子1Aについて説明する。図5は、本実施形態の磁気抵抗効果素子MTJ素子1Aの構造を示す断面図である。図5に示されるように、本実施形態のMTJ素子1Aは、記憶層10、参照層12及び非磁性層11を含む。非磁性層11は、記憶層10と参照層12との間に設けられている。図5に示されるMTJ素子1Aは、例えば、トップピン型のMTJ素子であり、記憶層10上に非磁性層11が積層され、非磁性層11上に参照層12が積層されている上述のように、記憶層10は、磁化の向きが反転可能である。参照層12は、記憶層10よりも大きい磁化反転しきい値を有し、参照層12の磁化の向きは実質的に固定状態である。スピン注入磁化反転方式を用いたデータ書き込みを考慮した場合、記憶層10は、ダンピング定数が小さい材料を用いて形成されることが好ましい。本実施形態のMTJ素子1Aは、垂直磁化型のMTJ素子である。記憶層10及び参照層12は、磁性層10,12の膜面に対して垂直方向に磁気異方性を有している。記憶層10の磁化及び参照層12の磁化は、膜面に対して垂直方向を向いている。磁化が膜面に対して垂直方向を向く磁性体磁性層、磁性膜のことを、垂直磁化膜ともよぶ。MTJ素子1Aが含む磁性層記憶層及び参照層10,12の垂直磁気異方性は、例えば、磁性体磁性層の結晶磁気異方性を利用して形成される。結晶磁気異方性を利用した垂直磁化型のMTJ素子1Aは、結晶のc軸が膜面に対して垂直方向に対応するため、各結晶粒が膜の面内方向において回転したとしても、結晶のc軸は膜面に対して垂直方向を保ったままで分散しない。それゆえ、垂直磁化膜は、結晶軸の分散を抑制できる。例えば、大きな結晶磁気異方性エネルギー密度を有する材料として、Co-Cr合金が挙げられる。Co-Cr合金材料の結晶構造は、六方晶構造であり、c軸を磁化容易軸とした一軸の結晶磁気異方性を有する。そのため、Co-Cr合金を用いた磁性層の結晶方位において、結晶のc軸が膜面の垂直方向と平行になるように、Co-Cr合金の結晶成長の方向が制御される。これによって、結晶磁気異方性を利用した磁性層における結晶軸の分散が、抑制される。これと同様に、正方晶構造の磁性層をMTJ素子1Aに用いた場合においても、c軸を膜面に対して垂直方向に制御することによって、垂直磁化型のMTJ構成を実現することが可能になる。正方晶構造の磁性材料は、例えば、L10型の結晶構造を有する材料が用いられる。例えば、Fe-Pt規則合金、Fe-Pd規則合金、Co-Pt規則合金、Fe-Co-Pt規則合金、Fe-Ni-Pt規則合金、Fe-Ni-Pd規則合金等が挙げられる。L10型の結晶構造の材料を、垂直磁化膜として用いるには、その結晶配向性が001面に優先配向させることが好ましい。MTJ素子1Aの磁性層10,12の垂直磁気異方性は、積層膜の界面の歪みや界面の電子状態に起因する磁性層の界面磁気異方性を利用して発現されてもよい。結晶磁気異方性を利用した場合と同様に、磁性層10,12の垂直磁気異方性が界面磁気異方性によって形成された場合においても、結晶軸の分散を抑制できる。結晶軸の分散が抑制されることによって、反転しきい値電流の増大が抑制される。界面磁気異方性を利用した垂直磁化膜には、例えば、人工格子がある。人工格子の一例として、磁性体のCoと非磁性体のPt又はPdとが交互に積層された構造が、挙げられる。人工格子内の各磁性体各層は、磁気異方性エネルギー密度の向上のため、0.3~1.0nm程度の膜厚であることが好ましい。但し、人工格子内の各層体の膜厚が薄くなると、スピンポンピング効果がより顕著になり、人工格子のダンピング定数が大きくなる。それゆえ、人工格子が記憶層10に用いられる場合、人工格子の各層の膜厚を考慮することが好ましい。垂直磁化型のMTJ素子1Aは、面内磁化型のMTJ素子に比較して、結晶軸の分散を抑制できる。垂直磁化型のMTJ素子1Aは、磁気異方性エネルギー密度を大きくするために、面内磁化型のMTJ素子のように、磁性層の膜厚を大きくしたり、MTJ素子のアスペクト比を大きくしたりしなくともよい。例えば、垂直磁化型のMTJ素子1Aは、そのアスペクト比を1にできる。それゆえ、垂直磁化型のMTJ素子1Aは、アスペクト比を小さくでき、微細化にも適している。尚、メモリセル20内のMTJ素子1Aは、トップピン型でもよいし、ボトムピン型でもよい。非磁性層11は、例えば、酸化マグネシウムMgO膜である。MgO膜のような絶縁膜が用いられた非磁性層11は、トンネルバリア層とよばれる。以下では、非磁性層のことを、トンネルバリア層11とよぶ。例えば、酸化カルシウムCaO、酸化ストロンチウムSrO、酸化チタンTiO、酸化バナジウムVO、酸化ニオブNbO及び酸化アルミニウムAl2O3が、非磁性層に用いられてもよい。Mg窒化物やAl窒化物が、非磁性層に用いられてもよい。また、これらの酸化物及び窒化物の単層膜に限らず、これらの絶縁体の積層膜が、非磁性層11に用いられてもよい。MgOは、塩化ナトリウムNaCl構造の結晶構造を有する。MgOのようにNaCl構造を有する材料が、非磁性層トンネルバリア層11として用いられる場合、非磁性層11としてのMgO膜は結晶配向している、例えば、bcc001面又は方位及びそれに等価な面又は方位に優先配向している、ことが好ましい。記憶層10とトンネルバリア層11との間、及び、参照層12とトンネルバリア層11との間に、界面層図示せずが設けられてもよい。界面層は、トンネルバリア層11に接触する磁性層である。なお、記憶層10及び参照層12とは別途に設けられた磁性層だけでなく、トンネルバリア層11に接触する記憶層10又は参照層12の部分領域を界面層とよぶ場合もある。界面層は、トンネルバリア層11と磁性層10,12との格子不整合を緩和し、トンネルバリア層11及び磁性層10,12の結晶性を改善させる。この結果として、MTJ素子の特性例えば、MR比が向上する。界面層は、Coコバルト、Fe鉄及びBボロンを含むグループのうち少なくとも2つの元素を含む磁性層を用いて、形成される。ただし、界面層の材料は、Co、Fe又はBを含む磁性層に限定されない。本実施形態のMTJ素子1Aは、シフト調整層バイアス層又はシフト磁界調整層ともよばれる13を含む。シフト調整層13は、参照層12におけるトンネルバリア層11が設けられた側面に対して反対側対向する面に設けられている。すなわち、シフト調整層13は、参照層12上に積層され、参照層は、トンネルバリア層11とシフト調整層13との間に挟まれている。シフト調整層13は、磁性層である。シフト調整層13は、記憶層10及び参照層12と同様に、垂直磁化膜である。シフト調整層13の磁化の向きは、固定状態であり、書き込み電流Iwが供給されても、磁化の向きが反転しない不変であるように、シフト調整層13が形成されている。シフト調整層13の磁化の向きと参照層12の磁化の向きとは、例えば、互いに反対磁化配列が反平行状態になっている。これによって、メモリの動作時において、シフト調整層13は、参照層12からの漏れ磁場を実質的にゼロにし、参照層12からの漏れ磁場に起因して記憶層10内に生じるシフト磁界を、低減する。例えば、参照層12の保磁力とシフト調整層13の保磁力との大きさの制御や、参照層12とシフト調整層13との間の反強磁性結合によって、参照層12の磁化の向きとシフト調整層13の磁化の向きとが、互いに反対の向きに設定される。シフト調整層を含まない垂直磁化型のMTJ素子は、参照層12からの漏れ磁場に起因して、記憶層10のシフト磁界がゼロにならない場合がある。記憶層10のシフト磁界がゼロにならない場合、記憶層10と参照層12との磁化配列は、相対的に安定な平行状態0データ保持状態、低抵抗状態に固定されてしまう可能性がある。参照層12からの漏れ磁場に起因して、大きいシフト磁界が発生する場合、スピントルクによって1データに書き換えられたメモリセルの情報MTJ素子のデータ保持状態は、漏れ磁場によって直ちに0データに戻ってしまう可能性がある。そのため、本実施形態のMTJ素子1Aのように、信頼性の高いメモリ動作のために、シフト調整層13がMTJ素子1A内に設けられることによって、メモリ動作時におけるMTJ素子1A内の参照層12の漏れ磁場が低減され、記憶層10に印加されるシフト磁界が実質的にゼロにされる。これによって、本実施形態のMTJ素子1Aは、メモリの動作時において、1データ保持状態高抵抗状態、反平行状態及び0データ保持状態低抵抗状態、平行状態の双方をとり得る。中間層スペーサー層又は挿入膜ともよばれるが、参照層12とシフト調整層13との間に設けられてもよい。中間層は、参照層12とシフト調整層13との間の原子の拡散を抑制する。これによって、拡散した原子が、参照層12及びシフト調整層13のそれぞれに対して不純物となり、参照層12及びシフト調整層13の特性が劣化するのを抑制できる。中間層には、例えば、タンタルTa、タングステンW、ニオブNb、又は、モリブデンMo、ルテニウムRuなどの金属が用いられる。例えば、参照層12とシフト調整層13とが、反強磁性接合を形成する場合、中間層の材料に依存する場合がある。下地層が、MTJ素子1Aに対して設けられてもよい。例えば、下地層は、記憶層10におけるトンネルバリア層11が設けられた側と反対側に設けられている。MTJ素子がトップピン型の構造を有する場合、記憶層10は、下地層上に積層される。記憶層10は、下地層とトンネルバリア層との間に設けられている。記憶層10の磁化特性の向上のため、記憶層10の材料に応じて、原子稠密面を有する材料が、下地層に用いられてもよい。例えば、下地層には、白金Pt、Pdパラジウム、イリジウムIr、タングステンW、タンタルTa、ハフニウムHf、金属窒化物などが、原子稠密面を有する下地層の材料として、用いられる。例えば、図3に示されるMTJ素子1Aの下部電極51が、MTJ素子1Aが含む磁性層の結晶性を改善するための下地層としての機能を有してもよい。この場合、下部電極51は、下部電極51に接触する磁性層に対して格子不整合の小さい材料が用いられることが好ましい。図3に示されるMTJ素子1Aの上部電極52は、MTJ素子1Aを所定の形状に加工するためのハードマスクとして用いられてもよい。例えば、本実施形態のMTJ素子1Aにおいて、記憶層10、参照層12及びシフト調整層13は、Co及びPtを含む磁性層合金層又は人工格子を垂直磁化膜として、含んでいる。例えば、磁気メモリの動作保証温度以下では、メモリ動作温度ともよぶは、-30°C程度から85°C程度までの範囲である。また、磁気メモリは、その製造工程において、例えば、磁気メモリのチップを実装基板上に搭載する際の実装工程において、半田リフロー工程のような120°Cより高い温度領域例えば、160°C~320°C程度の加熱処理が、施される。それゆえ、磁気メモリの仕様に対して、その製造工程及びメモリの使用メモリ動作において、-30°Cから320°C程度の温度が印加される可能性を、考慮することが好ましい。以下では、半田リフロー工程時の熱処理の温度のように、実装工程時に与えられる高い領域の温度Tjのことを、実装温度Tjとよぶ。例えば、実装温度Tjは、加熱源から発せられる温度だけでなく、チップ又はパッケージ装置の表面温度、端子の接合部の温度も含む。図6は、本実施形態のMTJ素子1Aにおける参照層12の磁化とシフト調整層13の磁化の温度依存性以下、磁化温度依存性又は磁化温度特性とよぶを模式的に示している。図6の横軸は、温度単位:°Cを示し、図6の縦軸は、参照層12及びシフト調整層13の磁化磁場Msの大きさ任意単位を示している。図6において、特性線LM1は、参照層12の磁化温度依存性を示し、特性線LM2は、シフト調整層13の磁化温度依存性を示している。図6に示されるように、本実施形態において、参照層12及びシフト調整層13は、互いに異なる磁化温度依存性LM1,LM2を有する。本実施形態のMTJ素子1Aにおいて、参照層12が含むCo及びPtの組成比とシフト調整層13が含むCo及びPtの組成比とが異なることによって、磁化温度依存性が互いに異なる参照層12とシフト調整層13とが形成される。図6における各磁性層の磁化温度依存性LM1,LM2に示されるように、温度が高くなるにしたがって、参照層12の磁化は、シフト調整層13の磁化よりも、大きく減衰する。図6において、120°C以下の温度領域において、参照層12の磁化の大きさは、シフト調整層13の磁化の大きさと実質的に同じである。ここで、図7及び図8を参照して、ある温度条件下におけるMTJ素子の磁気特性について述べる。図7を用いて、本実施形態のMTJ素子1Aが、100°C以下の温度条件下に存在する場合について、説明する。図7のaは、100°C以下の温度条件下におけるR-Hループを示している。図7のaの縦軸は、MTJ素子1Aにおける反平行状態1データ保持状態の抵抗値R1と平行状態0データ保持状態の抵抗値R0との比R1/R0を示している。図7のaの横軸は、外部磁場Hext単位:kOeを示している。図7のaにおいて、一点鎖線で示された特性線A1は、外部磁場による記憶層の反転ヒステリシス以下、マイナーループとよぶを示している。図7のaにおいて、点線で示された特性線B1は、外部磁場による参照層の反転ヒステリシス以下、メジャーループとよぶを示している。図7のaにおいて、実線で示された特性線C1は、シフト磁界を示している。ここで、記憶層の保磁力Hcは、500Oeに設定され、MTJ素子のMR比=R1-R0/R0は、200に設定されている。また、100°C以下の温度条件下において、漏れ磁場によるシフト磁界Hshiftは、0Oeに設定されている。図7のbにおいて、本実施形態のMTJ素子1Aが100°C以下の温度条件下における、MTJ素子1Aが含む各磁性層10,12,13の磁化80,81,82の状態及び漏れ磁場88,89の状態を模式的に示している。図6及び図7のbに示されるように、100°C以下において、参照層12の漏れ磁場88は、シフト調整層13の漏れ磁場89と実質的に同じ大きさを有する。そして、参照層12の磁化81の向きは、シフト調整層13の磁化82の向きに対して、互いに反対方向になっている。参照層12の漏れ磁場88及びシフト調整層89の漏れ磁場89の向きも互いに反対である。そのため、記憶層10に印加される漏れ磁場88,89は、相殺される。このように、100°C以下の磁気メモリの動作時の温度状態において、記憶層10に印加されるシフト磁界はキャンセルされる。本実施形態において、参照層12の漏れ磁場88がシフト調整層13の漏れ磁場89によって相殺され、記憶層10に印加されるシフト磁界が実質的にキャンセルされる状態のことを、シフトキャンセル状態とよぶ。尚、シフトキャンセル状態は、シフト磁界がほぼゼロの状態であって、シフトキャンセル状態時のシフト磁界の大きさは、100Oe絶対値未満になっている。図7のaにおけるマイナーループA1に示されるように、MTJ素子1Aがシフトキャンセル状態である場合において、記憶層10の磁化の向きは、参照層12からの漏れ磁場の影響をほとんど受けずに、スピントルクによって反転可能である。図8を用いて、本実施形態のMTJ素子1Aが、100°Cより高い温度条件下に存在する場合について、説明する。図8のaは、230°C以上の温度条件下におけるR-Hループを示している。図8のaの縦軸は、MTJ素子における磁化反平行状態1データ保持状態の抵抗値R1と平行状態0データ保持状態の抵抗値R0との比R1/R0を示している。図8のaの横軸は、外部磁場Hext単位:kOeを示している。図8のaにおいて、一点鎖線で示された特性線A2は、外部磁場によるマイナーループを示し、点線で示された特性線B2は、外部磁場によるメジャーループを示している。図8のaにおいて、実線で示された特性線C2は、シフト磁界を示している。記憶層の保磁力Hcは、500Oeに設定され、MTJ素子のMR比=R1-R0/R0は、200に設定されている。230°C以上の温度条件下において、シフト磁界Hshiftは、-1000Oeに設定されている。図8のbにおいて、本実施形態のMTJ素子1Aが、230°C程度の温度条件下における、MTJ素子1Aが含む各磁性層10,12,13の磁化80X,81X,82Xの状態及び漏れ磁場88X,89Xの状態を模式的に示している。図6及び図8のbに示されるように、メモリ動作温度より高い温度領域において、参照層12の磁化81Xの大きさは、シフト調整層13の磁化82Xの大きさよりも小さくなる。それに伴って、参照層12の漏れ磁場88Xの大きさは、シフト調整層13の漏れ磁場89Xの大きさよりも小さくなる。その結果として、230°C以上の温度条件下において、参照層12及びシフト調整層13の漏れ磁場88X,89Xは、キャンセルされない。そのため、230°C以上の温度条件において、シフト調整層13の漏れ磁場89Xが、記憶層10に影響を及ぼし、その漏れ磁場89Xに起因して記憶層10内にシフト磁界が生じる。シフト磁界が、記憶層10の磁化に印加される。この際、シフト調整層13の漏れ磁場に起因するシフト磁界によって、記憶層10の磁化80Xは、シフト調整層13の漏れ磁場89Xの向きと同じ方向に、すなわち、参照層12の磁化80の向きと反対方向に、固定される。それゆえ、図8のaのマイナーループA2に示されるように、230°C程度の温度条件下におけるMTJ素子1Aは、記憶層10及び参照層12の磁化配列が反平行状態である場合に、換言すると、MTJ素子1Aが1データ保持状態である場合に、安定にデータを保持できる。尚、記憶層10の磁化も、参照層12及びシフト調整層13と同様に、温度依存性を有する場合もある。本実施形態において、参照層の漏れ磁場とシフト調整層の漏れ磁場が相殺されずに、シフト調整層の漏れ磁場に起因するシフト磁界が、記憶層に印加される記憶層内に発生する状態のことを、過剰キャンセル状態とよぶ。これとは反対に、参照層の漏れ磁場とシフト調整層の漏れ磁場がキャンセルされずに、参照層の漏れ磁場に起因するシフト磁界が、記憶層に印加される状態のことを、不足キャンセル状態とよぶ。例えば、過剰キャンセル状態及び不足キャンセル状態において、シフト磁界の大きさは、例えば、100Oe絶対値以上となっている。本実施形態の磁気抵抗効果素子MTJ素子1Aは、MTJ素子1Aの磁性層ここでは、参照層及びシフト調整層に互いに異なる磁化温度依存性が、与えられる。これによって、本実施形態のMTJ素子1Aは、メモリ動作温度条件下において記憶層10の磁化を反転できるとともに、実装工程時の温度条件において、記憶層10に影響を及ぼす漏れ磁場によって、記憶層10の磁化が固定され、記憶層10の磁化反転が抑制できる。それゆえ、本実施形態の磁気抵抗効果素子1Aを含む磁気メモリに対する実装工程時に、実装工程時に印加される熱に起因する熱擾乱によって、参照セルやレプリカセルなどのデータ保持状態が、意図せずに遷移するのを、低減できる。したがって、本実施形態の磁気抵抗効果素子1Aによれば、製造工程中の熱に起因したメモリチップの不良を低減できる。c具体例図9を参照して、本実施形態の磁気抵抗効果素子MTJ素子が含む磁性層の具体例について説明する。上述のように、温度の上昇に伴って、MTJ素子の参照層12及びシフト調整層13の磁気温度依存性の差が大きくなるように、各磁性層12,13のパラメータを設計することによって、実装工程時の温度条件下において、1データ保持状態または0データ保持状態を安定に維持できるMTJ素子1Aを形成できる。実装温度Tjの条件下において、熱熱擾乱に起因する記憶層10の磁化反転が、漏れ磁場を用いて抑制されるには、記憶層10の熱安定性指標ΔE/kBTが、実装温度Tjにおいて、式1を満たすように、本実施形態のMTJ素子1Aにおける記憶層の磁気パラメータが設定されることが好ましい。式1において、ΔE/kBTjは、実装温度Tjにおける記憶層の熱安定性指標を示している。ΔEは記憶層の磁化反転エネルギーバリアの大きさを示し、kBはボルツマン定数を示している。Hextは漏れ磁場シフト磁界を示し、Hkeffは、有効異方性磁界を示している。式1は、以下の条件を想定している。1Gbitの記憶容量の磁気メモリ例えば、MRAMにおいて、パリティビットを含めた参照電位生成セル例えば、参照セルの総数は、72kbitと仮定される。実装工程例えば、半田リフロー工程で、1チップにおいて1bitでも参照電位生成セル内のMTJ素子に磁化反転が生じたら、そのチップは不良チップとする。市場における100ppmの初期不良、すなわち、不良チップの確率は、1万個のチップにおいて1チップ以下にする。この場合、参照電位生成セルの磁化反転は、1bit/72kbit×10000chip以下に抑制され、参照電位生成セルの磁化反転確率は、1.36×10-9である。チップ内における記憶層の磁化反転エネルギーバリアΔEのばらつきが、7.2であると仮定すると、漏れ磁場が存在し、且つ、実装温度Tjの条件下において式1におけるΔE/kBTjの関係を満たすことが、動作の安定化のため好ましい。この記憶層の熱安定性指標の大きさは、参照セルの個数、磁化反転エネルギーバリアΔEのばらつきに依存する。例えば、記憶層の磁化反転エネルギーバリアΔEのばらつきが6まで低減でき、参照セルの数が18kbまで削減できる場合、漏れ磁場の存在下、且つ、実装温度条件下において、式1の左辺の各パラメータから得られる値が49.5より大きくなることが好ましい。尚、一般的なMRAMにおいて、記憶層の磁化反転エネルギーバリアΔE/kBTの範囲は、48~56程度である。尚、ここでは、実装温度Tjとして、半田リフロー温度を用いる。半田リフロー温度を260°Cに設定し、本実施形態のMTJ素子1Aの磁性層のパラメータについて説明する。但し、実装温度Tjとしての半田リフロー温度は、160°Cから320°Cの範囲内であれば、どの値でもよい。図9を用いて、本実施形態のMTJ素子1Aにおいて、参照層12及びシフト調整層13が、CoとPtとを含む磁性層が用いられた場合について、その磁性層を用いた参照層12及びシフト調整層13のパラメータについて説明する。図9は、CoとPtとの組成比が異なる磁性層以下では、CoPt層と表記するの磁化温度依存性を示している。図9の横軸は、温度単位:°Cを示し、図9の縦軸は、85°Cで規格化された飽和磁化Msを示している。図9において、組成比が異なる3つのCoPt層人工格子又は合金の磁化温度依存性が示されている。図9において、白丸のプロットは、Coの組成比が1及びPtの組成比が2のCoPt層Co:Pt=1:2における磁化温度依存性を示している。四角のプロットは、Coの組成比が1,5及びPtの組成比が1のCoPt層Co:Pt=1.5:1の磁化温度依存性を示している。バツ印のプロットは、Coの組成比が2及びPtの組成比が1のCoPt層Co:Pt=2:1の磁化温度依存性を示している。図9において、実装温度は、260°Cと想定する。図9に示されるように、CoPt層におけるCoの組成比濃度がPtの組成比濃度より大きくなると、磁化の温度依存性が小さくなる。そして、CoPt層におけるCoの組成比濃度がPtの組成比濃度より大きくなると、実装温度Tj=260°Cにおける磁性層の飽和磁化Msが大きくなる。このようなCoとPtとを含むCoPt層の特性を利用して、100°Cより高い温度条件下において、参照層12の磁化がシフト調整層13の磁化よりも大きく減衰するように、参照層12及びシフト調整層13のパラメータがそれぞれ設計される。すなわち、本実施形態のMTJ素子1Aにおいて、実装温度Tj例えば、160°C~320°C下において、磁化の温度依存性が小さいシフト調整層13と、シフト調整層13の磁化温度依存性に比較して磁化の温度依存性が大きい参照層12とを用いて、MTJ素子が形成される。このように、磁性層中の2種類以上の元素ここでは、CoとPtの組成比が調整されることによって、図7及び図8に示されるように、メモリ動作温度下において漏れ磁場がキャンセル状態にされ、且つ、実装温度Tj下において残留したキャンセルされなかった漏れ磁場が、記憶層10に印加される。実装温度条件下において、シフト調整層13の漏れ磁場が参照層12の漏れ磁場よりも大きい場合、記憶層10に印加される漏れ磁場シフト磁界の向きは、参照層12の磁化の向きと逆向きである。以上のような、参照層12及びシフト調整層13の磁気特性に基づいて、実装温度における磁性層の漏れ磁場の大きさを、考える。例えば、MTJ素子の直径は、30nmに設定される。記憶層の膜厚は、2nmに設定される。トンネルバリア層11の膜厚は、1nmに設定される。85°Cにおける記憶層の熱安定性指標ΔE/kBTは100に設定され、85°Cにおける異方性磁界Hkeffの大きさが、6996Oeに設定される。そして、260°Cにおいて、記憶層の熱安定性指標ΔE/kBTが45程度になり、有効異方性磁界Hkeffが4686Oeまで減衰する場合、MTJ素子が1データ保持状態を安定に維持するためのシフト磁界漏れ磁場Hextは、式1に基づくと、-447Oe程度である。この場合において、参照層としてのCoPt層の組成比は、Co:Pt=1:2に設定され、その膜厚は7nm程度に設定される。この組成比の参照層の飽和磁化Msは、85°Cにおいて、600emu/ccである。また、シフト調整層としてのCoPt層の組成比は、Co:Pt=2:1に設定され、その膜厚は、18nm程度に設定される。この組成比のシフト調整層の飽和磁化は、85°Cにおいて、950emu/cc程度である。このような組成比の人工格子からなる参照層及びシフト調整層が用いられた場合、85°Cにおいて記憶層10に印加される漏れ磁場Hextの大きさは、16Oe程度である。したがって、参照層12の漏れ磁場とシフト調整層13の漏れ磁場は相殺され、記憶層10に印加されるシフト磁界は実質的にキャンセルされる。一方、図9に示されるように、異なる組成比のCoPt層を用いて、参照層12とシフト調整層13との間に異なる磁気温度依存性を生じさせることによって、260°Cの温度条件下において、組成比がCo:Pt=1:2のCoPt層ここでは、参照層の飽和磁化は、85°Cの温度条件下のおおよそ0.47倍になり、組成比がCo:Pt=2:1のCoPt層ここでは、シフト調整層の飽和磁化は、85°Cの温度条件下のおおよそ0.85倍になっている。それゆえ、260°Cにおける参照層12の飽和磁化は、282emu/cc程度になり、260°Cにおけるシフト調整層13の飽和磁化は、808emu/cc程度になる。このように、温度の上昇に伴って、参照層12の磁化は、シフト調整層13の磁化に比較して、大きく減衰する。この場合、260°Cにおいて、記憶層10に印加される漏れ磁場は、-550Oeとなる。上記のパラメータに基づいたMTJ素子の記憶層10に印加される漏れ磁場シフト磁界の大きさは、式1を満たす。例えば、実装温度条件下において1データ保持状態を維持できるMTJ素子において、シフト調整層13としてCoPt層内のCoの組成比はPtの組成比より大きく、参照層12としてのCoPt層内のCoの組成比はPtの組成比より小さい。例えば、シフト調整層13としてのCoPt層が含むCoの組成比は、参照層12としてのCoPt層が含むCoの組成比より大きい。シフト調整層13としてのCoPt層が含むPtの組成比は、参照層12としてのCoPt層が含むPtの組成比より小さい。したがって、実装温度条件下において、1データ保持状態の参照電位生成セル参照セル及びレプリカセルは、記憶層10に印加される漏れ磁場シフト磁界によって、記憶層10の磁化の向きが参照層12の磁化の向きと反平行に維持される。また、外部からのデータが書き込まれるメモリセルは、参照電位生成セルと同じパラメータで設計されたMTJ素子を含む。上記のように、メモリ動作温度下において、参照層及びシフト調整層の漏れ磁場がキャンセルされるため、記憶層の磁化を反転でき、メモリセルに所定のデータを書き込むことができる。実装温度条件において、参照層12の漏れ磁場がシフト調整層13の漏れ磁場よりも大きくなるように、磁性層例えば、CoPt層のパラメータを調整し、参照層12の磁化温度依存性とシフト調整層13の磁化温度依存性とを異ならせることによって、0データ保持状態を安定に維持できるMTJ素子及びそのMTJ素子を含む参照電位生成セルを、形成できる。すなわち、実装温度条件下において、不足キャンセル状態が生じるように、MTJ素子の参照層12及びシフト調整層13のパラメータが設計される。実装温度において0データ保持状態を維持するMTJ素子は、Coの組成比がPtの組成比より大きいCoPt層が参照層として用いられ、Coの組成比がPtの組成比より小さいCoPt層がシフト調整層として用いられる。これによって、実装温度において、残留した参照層12の漏れ磁場が、記憶層10に作用し、記憶層の磁化が、参照層の磁化の向きと同じ方向に固定される。実装温度条件において、参照層12又はシフト調整層13の漏れ磁場によって、所定のデータ保持状態を維持すべき記憶層10の磁化が反転しないように、各磁性層11,12,13のパラメータを設計することができる。以上のように、本実施形態の磁気抵抗効果素子MTJ素子1Aは、参照層12とシフト調整層13とが互いに異なる磁化温度依存性を有し、温度が高くなると一方の磁性層の磁化が他方の磁性層の磁化よりも大きく減衰する。これによって、実装温度において、磁気抵抗効果素子1A内に漏れ磁場シフト磁界の過剰キャンセル状態又は不足キャンセル状態が発現し、所定のデータ保持状態磁化配列状態を維持できる漏れ磁場シフト磁界を、記憶層10に印加できる。このように、本実施形形態の磁気抵抗効果素子は、実装温度条件において、シフト調整層又は参照層からの漏れ磁場によって記憶層の磁化が固定され、熱の印加に起因する記憶層の磁化の反転が低減される。例えば、磁気メモリを含むチップパッケージ装置の出荷後において、そのチップが実装メーカーやユーザーによって実装された場合、チップの実装時の加熱温度に起因した熱擾乱よって、参照セルやレプリカセルのMTJ素子に磁化反転が生じる可能性がある。この実装段階における熱擾乱に起因したチップ不良を防止するために、参照セル及びレプリカセルに対する書き込み回路又は抵抗状態の判定回路が、チップ内に組み込まれる場合がある。この場合、チップコストが増大してしまう。また、実装工程時の加熱に起因して、MTJ素子の磁化反転データの遷移が生じた場合、実装メーカー又はユーザーが、参照セル及びレプリカセルに対してデータを書き直さなければならない。このような実装工程の問題に起因して、磁気メモリを含むチップの商品競争力が低下してしまうことが、懸念される。本実施形態の磁気抵抗効果素子のように、実装温度条件下において、所定のデータ保持状態を安定に維持できることによって、実装メーカー及びユーザーが、実装工程後に、参照電位生成セル参照セル及びレプリカセルのデータ保持状態をチェックする工程や、参照電位生成セルにデータを書き込む工程を軽減できる。また、本実施形態の磁気抵抗効果素子は、実装温度下における参照電位生成セルのMTJ素子の磁化反転に起因したデータの読み出し不良を、低減できる。本実施形態の磁気抵抗効果素子は、参照電位生成セルの熱擾乱に対する耐性を、メモリセルの熱擾乱に対する耐性よりも大きくするために、参照電位生成セルとメモリセルとを作り分ける必要がない。また、実装工程後に、参照電位生成セルのデータ保持状態抵抗状態をチェックする回路や参照電位生成セルにデータを書き込む回路を、チップ内に設けなくともよい。それゆえ、本実施形態の磁気抵抗効果素子は、磁気メモリの製造コストの増大を防止できる。以上のように、本実施形態の磁気抵抗効果素子及び磁気メモリによれば、熱に起因するメモリの動作不良を抑制できる。d製造方法以下、本実施形態の磁気抵抗効果素子例えば、MTJ素子1A及び本実施形態の磁気抵抗効果素子を含む磁気メモリ例えば、MRAMの製造方法について説明する。ここでは、図1乃至図5を適宜用いて、MTJ素子及び磁気メモリの製造方法について、説明する。例えば、半導体基板70内に、例えば、STIShallowTrenchIsolation構造の素子分離絶縁膜71が埋め込まれ、素子分離領域が形成される。この素子分離領域の形成によって、アクティブ領域AAが、半導体基板70内に区画される。半導体基板70のアクティブ領域AA上に、例えば、CVDChemicalVaporDeposition法、フォトリソグラフィ及びRIEReactiveIonEtching法などによって、メモリセルMC、参照セル及びレプリカセルRC内の選択トランジスタ2が形成される。また、半導体基板70上に、ロウ/カラム制御回路、書き込み回路、読み出し回路及び周辺回路の各素子が、形成される。多層配線技術によって、層間絶縁膜79Aが、半導体基板70上に堆積され、層間絶縁膜内に、コンタクトプラグ72Aが形成される。配線例えば、下層のビット線又は中間層としての金属膜が、層間絶縁膜79A及びコンタクトプラグ72上に形成される。そして、図4に示されるように、所定の配線レベル内において、本実施形態の磁気抵抗効果素子MTJ素子が、形成される。例えば、MTJ素子が、トップピン型の素子である場合、電極材51上に、記憶層磁性層10、トンネルバリア層非磁性層11、参照層磁性層12、シフト調整層磁性層13及びハードマスク上部電極52が、順次堆積される。所定の形状例えば、円形状にパターニングされたハードマスク52をマスクに用いて、磁性層を含む積層体が加工され、本実施形態のMTJ素子1Aが形成される。記憶層10の材料は、上述の式1を満たすように、磁気特性、膜厚、材料の組成などが適宜設計される。参照層12及びシフト調整層13の材料には、例えば、CoPt層CoPt人工格子又はCoPt合金が用いられる。の参照層12の磁化温度依存性が、シフト調整層13の磁化温度依存性と異なるように、参照層12及びシフト調整層13とで、磁性層12,13内のCo及びPtの組成比が、調整される。また、参照層12及びシフト調整層13の磁気特性が、上述の式1を満たすように、各層の膜厚及び磁気特性が設計される。例えば、チップの実装工程の実装温度下において、シフト調整層13の漏れ磁場が、参照層12の漏れ磁場よりも、記憶層10の磁化に作用するように、参照層12及びシフト調整層13の磁化温度特性が設計される場合、シフト調整層13としてのCoPt層におけるCoの組成がPtの組成比より高くされ、参照層12としてのCoPt層におけるCoの組成比がPtの組成比より低くされる。例えば、シフト調整層13のCoの組成比は、参照層12のCoの組成比より高くされ、シフト調整層13のPtの組成比は、参照層12のPtの組成比より低くされる。これによって、実装温度の条件下において、参照層12及びシフト調整層13の漏れ磁場は、過剰キャンセル状態になり、実装工程中において実装温度例えば、半田リフロー温度が本実施形態のMTJ素子1Aに印加された場合、シフト調整層13の漏れ磁場によって、記憶層10の磁化の向きが固定される。例えば、チップの実装工程の実装温度160°Cから320°C下において、参照層12の漏れ磁場が、シフト調整層13の漏れ磁場よりも記憶層10の磁化に作用するように、参照層12及びシフト調整層13の磁化温度特性が設計される場合、シフト調整層13としてのCoPt層におけるPtの組成がCoの組成比より高くされ、参照層12としてのCoPt層におけるPtの組成比がCoの組成比より低くされる。例えばmシフト調整層13のPtの組成比は、参照層12のPtの組成比より高くされ、シフト調整層13のCoの組成比は、参照層12のCoの組成比より低くされる。これによって、実装温度の条件下において、参照層12及びシフト調整層13の漏れ磁場は、不足キャンセル状態になり、実装工程において実装温度が本実施形態のMTJ素子1Aに印加された場合に、参照層12の漏れ磁場によって、記憶層10の磁化の向きが、固定される。MTJ素子1Aが形成された後、多層配線技術によって、層間絶縁膜及び配線例えば、上層のビット線が、形成される。これによって、本実施形態のMTJ素子1Aを含む磁気メモリのチップが形成される。図1に示されるように、磁気メモリのチップ100は、外部端子としての半田ボールまたは半田バンプに電気的に接続されるように、パッケージ装置絶縁樹脂200内に封止される。パッケージ装置内に封止される前又は封止された後において、参照セル及びレプリカセルとしての参照電位生成セル内のMTJ素子1Aのデータ保持状態磁化配列状態、抵抗状態は、磁気メモリの読み出し方式に応じて、1データ保持状態又は0データ保持状態に、適宜設定される。この後、本実施形態のMTJ素子1Aを含む磁気メモリは、実装メーカー又はユーザーに対して出荷される。図1に示されるように、本実施形態のMTJ素子1Aを含む磁気メモリのパッケージ装置200は、実装メーカー又はユーザーによって、実装基板300上に搭載される。この実装工程において、例えば、半田の溶融温度に対応した熱が、実装温度として、パッケージ装置200の表面や半田接合部に与えられる。例えば、実装時において、パッケージ装置は、160°Cから320°C程度の温度条件下にさらされる。上述のように、本実施形態のMTJ素子1Aは、参照層12及びシフト調整層13が、互いに異なる磁化温度依存性を有するように、形成される。本実施形態のMTJ素子1Aは、上述の式1を満たすように、MTJ素子1Aの記憶層10の磁気特性が設計される。実装工程の実装温度下において、参照層12の漏れ磁場及びシフト調整層13の漏れ磁場は、キャンセルされず、シフト調整層13の漏れ磁場又は参照層12の漏れ磁場と同じ向きの磁場シフト磁界が、記憶層10の磁化に印加される。その漏れ磁場の大きさは、実装温度下において、参照電位生成セル20内のMTJ素子1Aが、熱の影響を受けても、1又は0の保持すべきデータ保持状態磁化配列を維持できるように、記憶層10の磁化を固定できる大きさに、設定されている。これによって、上述の製造方法で形成された本実施形態のMTJ素子1Aを含む磁気メモリは、メモリ動作時に1データ又は0データを保持することが規定された参照電位生成セルRCにおいて、実装温度160°C~320°Cがチップパッケージ装置に与えられても1又は0データ保持状態が安定に維持される。それゆえ、実装工程後に、実装メーカーやユーザーは、参照電位生成セルRCのデータ保持状態をチェックする工程や、参照電位生成セルにデータを書き込む工程を、実行せずともよい。また、磁気メモリのチップ内に、参照電位生成セルのデータ保持状態をチェックするための回路や、参照電位生成セル20にデータを書き込むための回路を、形成せずともよい。さらに、本実施形態のMTJ素子1A及びそれを含む磁気メモリは、実装工程後にメモリを使用する際のメモリ動作温度下において、参照層12の磁化の大きさとシフト調整層13の磁化の大きさは、実質的に同じで、且つ、磁化の向きが互いに反対に設定されているため、参照層12の漏れ磁場及びシフト調整層13の漏れ磁場は、キャンセルされる。それゆえ、上述の製造方法によって形成された本実施形態のMTJ素子1Aを含む磁気メモリは、メモリ動作温度下において、記憶層10がシフト磁界の影響をほとんど受けることなしに、所定のデータをメモリセルに書き込める。以上のように、本実施形態の磁気抵抗効果素子及び磁気メモリの製造方法によれば、製造工程中の熱に起因する動作不良を抑制するメモリを、提供できる。また、本実施形態の磁気抵抗効果素子及び磁気メモリの製造を効率化でき、磁気メモリの製造コストが増大するのを抑制できる。eまとめ図1乃至図9を用いて説明したように、本実施形態の磁気抵抗効果素子MTJ素子は、参照層の磁化の温度依存性とシフト調整層の磁化の温度依存性は、互いに異なっている。実装工程において、本実施形態のMTJ素子1Aを含むチップ100が実装基板300に接続される際に用いられるプロセス温度以下、実装温度とよぶTj、例えば、半田リフロー工程に用いられる温度以下、半田リフロー温度とよぶの条件下に、本実施形態のMTJ素子1Aを含む磁気メモリがさらされる場合がある。例えば、磁気メモリの実装工程において、磁気メモリパッケージ装置と基板との半田接合部において230°Cの熱が10秒程度、印加され、パッケージ表面において260°Cの熱が、50秒程度印加されることが想定される。磁気メモリが実装される前にプログラムが書き込まれるメモリ例えば、ROMに用いられるメモリセルや、データの判別のための参照セル及びレプリカセルなどの参照電位生成セルは、実装温度下において、記憶層及び参照層の磁化が熱擾乱によって反転しないことが好ましい。磁性層の磁化反転エネルギーバリアの大きさは、熱擾乱による磁化反転に関係する。実装温度下において、磁化反転による不良率が、製品仕様の許容範囲内まで低減されるには、記憶層の磁化反転エネルギーバリアが、一定値以上に設定される。実装温度として半田リフロー工程の温度例えば、260°Cが仮定され、製品の仕様を満たすように、記憶層の各パラメータが設計された場合、メモリの動作保証温度例えば、85°C以下において、その記憶層の磁化反転エネルギーバリアは、非常に大きな値となる。この一方、データ書き込みにスピン注入磁化反転方式が用いられた磁気メモリにおいて、記憶層の磁化反転エネルギーバリアは、磁化反転電流の大きさと相関を有する。スピン注入磁化反転の低消費電力化のために、記憶層の磁化反転エネルギーバリアは小さい値であることが好ましい。一般的な磁気抵抗効果素子を用いた磁気メモリは、動作保証温度における磁化反転電流の低減と実装温度における記憶層の磁化反転の防止とを両立するのは、困難な場合がある。参照セル及びレプリカセルは、メモリ動作中に外部からのデータを書き込む必要が無い。そのため、メモリ動作時における参照セル及びレプリカセルのMTJ素子の磁化反転電流反転しきい値を考慮せずに、参照セル及びレプリカセルのMTJ素子の記憶層のパラメータを設計し、参照セル及びレプリカセルにおける熱擾乱に対する耐性を確保する場合がある。しかし、この場合において、参照セル及びレプリカセルのMTJ素子の記憶層が、メモリセルのMTJ素子の記憶層とは独立に設計されるため、チップの製造コストが増大してしまう。本実施形態のMTJ素子1Aは、参照層12とシフト調整層13とが、互いに異なる磁化温度依存性を有する。本実施形態のMTJ素子1Aにおいて、メモリ動作温度下では、参照層12の漏れ磁場とシフト調整層13の漏れ磁場とは、互いに相殺される。それゆえ、メモリの動作温度条件下において、参照層12又はシフト調整層13に起因する漏れ磁場シフト磁界は、記憶層10に印加されない。本実施形態のMTJ素子において、実装温度条件下では、参照層12及びシフト調整層13のうちいずれか一方の磁性層の磁化温度依存性は、他方の磁性層の磁化温度依存性に比較して、大きく減衰する。その実装温度条件下において、減衰の小さい磁化温度依存性を有する磁性層に起因する漏れ磁場が残留し、残留した漏れ磁場がシフト磁界として、記憶層10に印加される。そして、その漏れ磁場の向きと実装工程前の記憶層10の磁化の向きとが同じMTJ素子1Aにおいて、記憶層10に印加されたシフト磁界によって、記憶層10の磁化の向きは、安定に維持される。このように、実装温度条件下において、参照層12の漏れ磁場又はシフト調整層13の漏れ磁場が記憶層10の磁化に影響を及ぼすことによって、実装温度に対する記憶層10の熱耐性熱安定性が確保され、記憶層10の磁化反転が抑制される。尚、実装温度条件下における漏れ磁場の向きと実装工程前の記憶層の磁化の向きとが互いに反対のMTJ素子1Aにおいて、記憶層の磁化の向きが、その漏れ磁場によって反転することがほとんどないように、磁性層を設計することができる。以上のように、本実施形態の磁気抵抗効果素子MTJ素子及びそれを含む磁気メモリは、実装工程の高温プロセスにおいて、熱の印加に起因した所定のデータの保持すべきMTJ素子の磁化反転を抑制できる。したがって、本実施形態のMTJ素子及びそれを含む磁気メモリの動作不良を、抑制できる。また、本実施形態のMTJ素子及び磁気メモリによれば、参照電位生成セルのデータ保持状態の不良に起因した動作不良及び不良チップの発生を低減できる。本実施形態のMTJ素子及びそれを含む磁気メモリは、実装工程における熱に起因したMTJ素子の磁化反転を抑制するために、記憶層の磁化反転エネルギーバリアを大きくせずともよく、その結果として、記憶層に供給する磁化反転電流を大きくしなくともよい。それゆえ、本実施形態のMTJ素子及び磁気メモリによれば、消費電力が低く、且つ、記憶密度の高いメモリを形成できる。本実施形態のMTJ素子及びそれを含む磁気メモリは、参照電位生成セルに用いられるMTJ素子とメモリセルに用いられるMTJ素子とを、それぞれ異なる製造工程で、作り分けなくともよい。本実施形態のMTJ素子及び磁気メモリは、実装メーカーやユーザーが、参照電位生成セルのデータ保持状態をチェック及び訂正する負担を軽減できる。本実施形態のMTJ素子及び磁気メモリは、参照電位生成セルのデータ保持状態をチップの実装後にチェックする回路及びデータ保持状態を書き換える回路が、チップ上に形成されなくともよい。また、本実施形態のMTJ素子及び磁気メモリは、メモリセルと参照電位生成セルとを、同じ材料を用いて形成できる。それゆえ、本実施形態のMTJ素子及びそれを用いた磁気メモリによれば、磁気メモリの製造の効率化を図れ、プロセスコストの増大を抑制できる。2第2の実施形態図10乃至図13を参照して、第2の実施形態の磁気抵抗効果素子例えば、MTJ素子について、説明する。第2の実施形態において、第1の実施形態と実質的に同じ構成及び機能については、必要に応じて説明する。図10は、第2の実施形態のMTJ素子1Bの断面構造を示している。第2の実施形態のMTJ素子1Bにおいて、参照層12は、フェリ磁性膜17を含む。フェリ磁性膜17は、希土類金属副格子と遷移金属副格子とを含む。例えば、フェリ磁性膜17は、テルビウムTb、ジスプロシウムDy及びサマリウムSmなどの希土類金属元素を含むグループから選択される少なくとも1つの元素と、コバルトCo及び鉄Feなどの遷移金属元素を含むグループから選択される少なくとも1つの元素と、を用いて形成される。本実施形態において、フェリ磁性膜17は、例えば、希土類金属副格子としてのテルビウムTbと遷移金属副格子としてのコバルトCoとを用いて、形成されている。以下では、希土類金属副格子のことを、Tb副格子とよび、遷移金属副格子のことを、Co副格子とよぶ。フェリ磁性膜17において、Tb副格子の磁化の向きは、Co副格子の磁化の向きに対して反対になっている。本実施形態のMTJ素子1Bにおいて、フェリ磁性膜17とトンネルバリア層11との間に、界面層16が設けられている。界面層16は、例えば、磁性層である。フェリ磁性膜17と界面層16との間に、例えば、Ta、W又はMoなどの中間層金属層が設けられてもよい。上述のように、記憶層10におけるトンネルバリア層の近傍の領域において、MTJ素子の素子特性例えば、MR比の向上のため、界面層が記憶層側にも設けられる場合がある。以下では、説明の明確化のため、フェリ磁性膜17とトンネルバリア層17との間の界面層16を、参照層側界面層16とよぶ。本実施形態において、フェリ磁性膜17と参照層側界面層16とを、1つの参照層12とみなす。ただし、フェリ磁性膜17と参照層側界面層16とが別々の磁性層とみなす場合もある。この場合、フェリ磁性膜17のことを、特に参照層とよぶ。参照層側界面層16は、記憶層10に対するスピン注入源として機能する。参照層側界面層16の磁化は、フェリ磁性膜17のCo副格子の磁化と強く結合する。そのため、参照層側界面層16の磁化の向きは、フェリ磁性膜17中のCo副格子の磁化の向きと同じになり、Tb副格子の磁化の向きと反対となる。参照層側界面層16は、例えば、CoFeB層からなる磁性層である。参照層側界面層16は、Co、Fe及びBを含むグループから選択される少なくとも2つの元素を含む磁性層であればよく、CoB層及びCoFe層などでもよい。例えば、参照層側界面層16の磁化の向きが、記憶層10の磁化の向きと同じである場合、MTJ素子1Bの磁化配列は、平行状態低抵抗状態であり、MTJ素子1Bが記憶するデータは、0データに対応する。参照層側界面層16の磁化の向きが、記憶層10の磁化の向きと反対である場合、MTJ素子1Bの磁化配列は、反平行状態高抵抗状態であり、MTJ素子1Bが記憶するデータは、1データに対応する。本実施形態のMTJ素子1Bにおいて、フェリ磁性膜17の各副格子の磁化と参照層側界面層16の磁化とによって、シフト調整層を用いずに、メモリ動作温度における賞味の漏れ磁場が0にされる。これによって、本実施形態のMTJ素子1Bは、メモリ動作温度において、記憶層10に印加される漏れ磁場シフト磁界がキャンセルされる。本実施形態のMTJ素子1Bにおいて、フェリ磁性膜17の2つの副格子ここでは、Tb副格子及びCo副格子が、互いに異なる磁化温度依存性を有する。これによって、メモリ動作温度においてシフトキャンセル状態が形成され、実装温度Tjにおいて、残留した副格子の漏れ磁場が、記憶層10の磁化に印加される。それゆえ、本実施形態のMTJ素子1Bは、実装温度Tjに起因した熱に起因して参照電位生成セルのMTJ素子1Bに磁化反転が生じるのを抑制できる。図11及び図12を用いて、本実施形態のMTJ素子1Bの磁気特性について、説明する。図11は、フェリ磁性膜が含む2つの副格子ここでは、Tb副格子とCo副格子の磁化温度依存性を示している。図11の横軸は、温度単位:°Cを示し、図11の縦軸は、飽和磁化Ms任意単位を示している。図11において、特性線LM3は、フェリ磁性膜中のTb副格子の磁化温度依存性に対応し、特性線LM4は、フェリ磁性膜中のCo副格子の磁化温度依存性に対応している。図12は、各温度条件下におけるMTJ素子の磁性層に起因する磁場を模式的に示している。図12のaは、メモリ動作温度下におけるMTJ素子1Bが含む各磁性層の磁化の状態及び漏れ磁場の状態を模式的に示し、図12のbは、MTJ素子1Bが含む各磁性層の磁化の状態及び漏れ磁場の状態を模式的に示している。図11の特性線LM3,LM4及び図12のaに示されるように、メモリ動作温度例えば、100°C以下では、フェリ磁性膜17中のTb副格子の磁化93とCo副格子の磁化94との合成の磁化は、参照層側界面層16の磁化の大きさと実質的に同じ大きさを有している。例えば、メモリ動作温度において、Tb副格子の磁化の大きさは、Co副格子の磁化の大きさと実質的に同じになっている。それゆえ、100°C以下のメモリ動作温度において、フェリ磁性膜17及び界面層16に起因する漏れ磁場は、互いに相殺され、記憶層10に生じるシフト磁界は、キャンセルされる。したがって、メモリ動作温度下において、本実施形態のMTJ素子1Bは、記憶層10の磁化反転が可能となる。したがって、第2の実施形態のMTJ素子1Bを含むメモリセルは、メモリの動作温度例えば、100°C以下において、1データ保持状態と0データ保持状態との両方をとりうる。図11の特性線LM3,LM4及び図12のbに示されるように、実装温度Tj以上の温度領域において、フェリ磁性膜17中の2つの副格子のうちネール温度の低い一方の副格子ここでは、Tb副格子の磁化94Xが、他方の副格子ここでは、Co副格子の磁化93Xに比較して、大きく減衰する。一方、実装温度Tj以上の温度領域において、他方の副格子Co副格子の磁化93Xは、残留する。そのため、実装温度Tj以上の温度領域において、フェリ磁性膜17中のCo副格子の磁化93Xの向き及び参照層側界面層16の磁化の向きと同じ向きの漏れ磁場が、記憶層10に作用し、Co副格子の漏れ磁場及び界面層16の漏れ磁場に起因するシフト磁界が、記憶層10の磁化に印加される。それゆえ、実装温度Tj下において、記憶層10の磁化90Xの向きは、印加されたシフト磁界によって、フェリ磁性膜17中のCo副格子及び参照層側界面層16の漏れ磁場の向きと同じ向きに、固定される。それゆえ、実装温度下において、フェリ磁性膜17の副格子の残留磁化93X及び参照層側界面層16に起因する漏れ磁場によって、記憶層10の磁化反転が抑制される。したがって、0データを保持する参照電位生成セル参照セル又はレプリカセルは、そのデータ保持状態を安定に維持できる。図13は、フェリ磁性膜中におけるTb及びCoの組成比を変化させた場合における、フェリ磁性膜の磁化温度依存性を示している。図13の横軸は、温度単位:°Cを示し、図13の縦軸は、飽和磁化Ms任意単位を示している。図13における特性線SS1は、Tb副格子の組成比がCo副格子の組成比より多いフェリ磁性膜の磁化温度依存性を示している。図13における特性線SS2は、Co副格子の組成比がTb副格子の組成比より多いフェリ磁性膜の磁化温度依存性を示している。図13において、Tb及びCoを含むフェリ磁性膜の飽和磁化が正であるか負であるかは、そのフェリ磁性膜の磁化の向きを示している。例えば、フェリ磁性膜の磁化が、正の値を有している場合である場合、MTJ素子は0データ保持状態第1安定状態を示し、例えば、フェリ磁性膜の磁化が、負の値を有している場合である場合、MTJ素子は1データ保持状態第2安定状態を示す。図13に示されるように、CoとTbとを含むフェリ磁性膜中におけるCo副格子の組成比よりもTb副格子の組成比が増大すると、フェリ磁性膜におけるTb副格子の磁化が消失する温度は、低くなる。図13に示されるようなフェリ磁性膜におけるCoとTbとの組成比と各副格子の磁化特性とを考慮して、実装温度例えば、160°Cから300°Cにおいて、Co副格子の漏れ磁場がTb副格子の漏れ磁場よりも十分に大きくなるように、MTJ素子のフェリ磁性膜の磁気特性が設計される。ここで、実装温度下において、本実施形態におけるフェリ磁性膜及び参照層側界面層を含むMTJ素子1Bが、0データ保持状態低抵抗状態、磁化配列が平行状態を維持する場合について、検証する。磁性層のパラメータの検証に用いられたMTJ素子の構成について説明する。MTJ素子の直径は、30nmに設定されている。そのMTJ素子の記憶層の膜厚は、2nmに設定され、トンネルバリア層の膜厚は、1nmに設定される。そして、85°Cにおいて、記憶層の磁化反転エネルギーバリア熱安定性指標ΔE/kBTは、60に設定され、記憶層の異方性磁界Hkは、6996Oeに設定されている。本実施形態において、実装温度Tjは、160°Cとする。本実施形態のMTJ素子において、160°Cにおける記憶層の磁化反転エネルギーバリアΔE/kBTは45まで減衰し、異方性磁界Hkが3650Oeまで減衰する。この場合、記憶層が0データ保持状態を安定に維持するための漏れ磁場シフト磁界Hextの大きさは、上述の式1に基づくと、880Oeである。それを鑑みて、フェリ磁性膜17と参照層側界面層16との膜厚の合計参照層12全体の膜厚は、11nmに設定される。そして、フェリ磁性膜17中のTb及びCoの組成比Tb:Coが、4:1に設定される。このフェリ磁性膜17を含む参照層12において、フェリ磁性膜17及び参照層側界面層16の全体の賞味の磁化NetMsは、ほぼ0ゼロemu/ccになる。そして、85°Cにおいて記憶層に印加されるシフト磁界漏れ磁場Hextは、0ゼロOeとなる。そして、160°Cにおいて、フェリ磁性膜17中のTb副格子の磁化は消滅し、フェリ磁性膜17中のCo副格子の磁化及び参照層側界面層16の磁化は残存する。上記の膜厚及びフェリ磁性膜の組成比が設定された参照層12を含むMTJ素子1Bにおいて、160°Cにおける記憶層10に印加される漏れ磁場Hextの大きさは、880Oeとなる。尚、参照層側界面層16としてのCoFeB層の各元素の組成比は、ここで示された関係が満たされるように、適宜設定される。以上のように、ここで例示したMTJ素子1Bの参照層フェリ磁性膜及び界面層及び記憶層のパラメータによれば、実装温度ここでは、160°C条件下において、参照層12と記憶層10との磁化配列が、0データ保持状態を維持するシフト磁界を、確保できる。以上のように、本実施形態のMTJ素子1Bにおいて、フェリ磁性膜17及び参照層側界面層16の膜厚、フェリ磁性膜17が含む副格子の組成比を、それぞれ制御することによって、上述の式1を満たすように、実装温度下における参照層12からの漏れ磁場に起因して記憶層10に印加されるシフト磁界を、得ることができる。本実施形態の磁気抵抗効果素子1Bは、フェリ磁性膜及び界面層を有する参照層を含み、フェリ磁性膜中の2つの副格子希土類金属副格子及び遷移金属副格子は、互いに異なる磁化温度依存性を有する。これによって、本実施形態の磁気抵抗効果素子1Bは、メモリ動作温度下において、シフト磁界がキャンセルされるため、書き込むデータに応じて、記憶層の磁化が反転する。そして、本実施形態の磁気抵抗効果素子1Bは、実装温度下において、フェリ磁性膜中の副格子の温度依存性の違いによって、シフト磁界が残留し、そのシフト磁界によって、記憶層の磁化反転が抑制され、所定のデータ保持状態が維持される。それゆえ、本実施形態の磁気抵抗効果素子を含む磁気メモリは、メモリ動作時にメモリセルに対してデータを書き込むことができるとともに、実装工程時の熱に起因してMTJ素子に磁化反転が生じ、参照電位生成セルが保持すべきデータが変化するのを、抑制できる。したがって、本実施形態の磁気抵抗効果素子及びそれを含む磁気メモリは、第1の実施形態と同様に、実装工程における熱に起因して、磁気メモリに動作不良が生じるのを、抑制できる。本実施形態の磁気抵抗効果素子を含む磁気メモリは、実装工程後に、参照電位生成セルに対するチェック工程やデータ書き込み工程を削減でき、それらの工程のための回路を、磁気メモリのチップ内に設けずとも良くなる。また、本実施形態の磁気抵抗効果素子を含む磁気メモリは、メモリセルのMTJ素子と参照電位生成セルのMTJ素子と、同じ材料及び同じ工程を用いて、を同一チップ内に形成できる。それゆえ、本実施形態の磁気抵抗効果素子を含む磁気メモリは、磁気メモリの製造の効率化を図ることができ、磁気メモリの製造コストの増大を抑制できる。尚、フェリ磁性膜及び参照層側界面層に用いる材料を適宜設定することによって、メモリ動作温度下において、シフトキャンセル状態における磁化反転を実行でき、実装温度条件において、1データ保持状態を安定に維持できるMTJ素子を形成できる。以上のように、第2の実施形態の磁気抵抗効果素子によれば、第1の実施形態と同様に、製造工程中の熱に起因したメモリの動作不良を抑制できる。[その他]本実施形態において、複数の磁性層の磁化温度依存性の違いを利用して、参照セル及びレプリカセルの磁気抵抗効果素子MTJ素子が、実装工程時の熱に起因する磁化反転を抑制する構成について述べた。ただし、各実施形態のMTJ素子1Aを含む磁気メモリは、ROMであってもよい。ROMのメモリ素子としてのMTJ素子において、複数の磁性層の磁化温度依存性の違いによって、実装工程時の熱に起因するMTJ素子の磁化反転が抑制されてもよい。これによって、熱に起因してROMのMTJ素子の磁化反転が意図せずに発生するのを抑制でき、ROMの記憶すべきデータが誤ったデータに書き換わるのを抑制できる。参照電位生成セル参照セル及びレプリカセルを用いた磁気メモリのデータ読み出しについて、述べる。磁気メモリのデータ読み出しのためのセンスアンプに入力される参照信号電位又は電流の生成方式として、例えば、以下の3つの方式がある。第1の方式として、高抵抗状態反平行状態、1データ保持状態の参照セルと低抵抗状態平行状態、0データ保持状態の参照セルとによって、合成抵抗を形成する。これによって、1データ保持状態の抵抗値と0データ保持状態の抵抗値との中間の抵抗値以下、中間抵抗とよぶが、形成される。この中間抵抗を形成する2つの参照セルに、電流又は電圧を与えて、データ読み出しのための参照信号が生成される。この参照信号の生成方式において、数十kbitの参照セルがチップ内に設けられる。第2の方式として、反平行状態から平行状態に磁化反転させる方向に流れる読み出し電流記憶層から参照層へ流れる電流を用いて、データを読み出す場合、0データ保持状態の参照セルが、1個用いられる。そして、参照セルが接続されたビット線の電位が、1つの0データ保持状態のレプリカセルと1つの1データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十kbitの0データ保持状態の参照セルがチップ内に設けられる。また、数十bitの0データ保持状態及び1データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。第3の方式として、平行状態から反平行状態に磁化反転させる方向に流れる読み出し電流参照層から記憶層へ流れる電流を用いて、データを読み出す場合、1データ保持状態の参照セルが、1個用いられる。そして、参照セルが接続されたビット線の電位が、1つの0データ保持状態のレプリカセルと1つの1データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十kbitの0データ保持状態の参照セルがチップ内に設けられる。また、数十bitの0データ保持状態及び1データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。第2及び第3の方式のように、レプリカセルを用いてデータ読み出しのための参照信号が生成されるのは、読み出し電流による参照セルの読み出しディスターブ参照セルの磁化の反転を抑制するためである。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"