"半導体基板と、高誘電率材料を含む第1のゲート絶縁膜と前記第1のゲート絶縁膜上に形成された第1のメタルゲート電極とを備える第1のトランジスタが形成される前記半導体基板上の第1の領域と、高誘電率材料を含む第2のゲート絶縁膜と前記第2のゲート絶縁膜上に形成された第2のメタルゲート電極とを備え、前記第1のトランジスタとは閾値電圧の異なる第2のトランジスタが形成される前記半導体基板上の前記第1の領域に並ぶ第2の領域と、電位の異なる第1および第2の配線と、を有し、前記第1の領域と前記第2の領域との境界が、前記第1および第2の配線の少なくとも一方としか重ならないことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜とは同じ高誘電率材料からなり、前記第1のトランジスタのゲートは、前記高誘電率材料が前記半導体基板上に堆積された後、前記第1のメタルゲート電極の電極材料が堆積され、前記第1の領域以外に堆積された前記第1のメタルゲート電極の電極材料が除去されることで形成され、前記第2のトランジスタのゲートは、前記第1のメタルゲート電極の電極材料の除去後、前記第2のメタルゲート電極の電極材料が堆積され、前記第2の領域以外に堆積された前記第2のメタルゲート電極の電極材料が除去されることで形成されることを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記第1および第2のトランジスタは、導電型が異なることを特徴とする半導体装置。以下では、HKMG構造を有し、閾値電圧の異なる第1および第2のMISFETを半導体基板上に形成する工程について簡単に説明する。なお、半導体基板上の第1の領域に第1のMISFETが形成され、第1の領域に並ぶ第2の領域に第2のMISFETが形成されるものとする。まず、半導体基板上にHigh-k絶縁膜が堆積された後、第1のMISFETのメタルゲート電極の電極材料が堆積される。第1の領域以外に堆積された電極材料は除去され、第1の領域には、High-k絶縁膜と第1のMISFETのメタルゲート電極の電極材料とが積層された第1のゲートスタック層第1のGS層が形成される。次に、第2のMISFETのメタルゲート電極の電極材料が堆積された後、第2の領域以外に堆積された電極材料は除去され、第2の領域には、High-k絶縁膜と第2のMISFETのメタルゲート電極の電極材料とが積層された第2のゲートスタック層第2のGS層が形成される。その後、第1および第2のGS層に対して、MISFETのゲートとするために、エッチングなどのゲート加工が行われる。ここで、本願発明者は、ゲート加工時にGS層の残渣が生じ、その残渣により配線ショートが発生する可能性があるという問題を見出した。一般に、第1の領域以外に堆積された第1のMISFETのメタルゲート電極の電極材料は、High-k絶縁膜へのダメージを抑制するために、ウェットエッチングにより除去される。ここで、ウェットエッチングにより第1の領域側の電極材料までエッチングされ、第1の領域側の電極材料がえぐられたようなオーバーハング部が形成されることがある。オーバーハング部が形成されると、第2のMISFETのメタルゲート電極の電極材料の堆積時にオーバーハング部への入り込みが生じる。オーバーハング部に入り込んだ電極材料によりゲート加工時のエッチングが阻害され、第1の領域と第2の領域との境界にGS層の残渣が生じる。残渣にはメタルゲート電極の電極材料が含まれるため導電性を有しており、残渣が電位の異なる2つの配線と接するとショートが発生する。本発明の半導体装置は、半導体基板と、高誘電率材料を含む第1のゲート絶縁膜と前記第1のゲート絶縁膜上に形成された第1のメタルゲート電極とを備える第1のトランジスタが形成される前記半導体基板上の第1の領域と、高誘電率材料を含む第2のゲート絶縁膜と前記第2のゲート絶縁膜上に形成された第2のメタルゲート電極とを備え、前記第1のトランジスタとは閾値電圧の異なる第2のトランジスタが形成される前記半導体基板上の前記第1の領域に並ぶ第2の領域と、電位の異なる第1および第2の配線と、を有し、前記第1の領域と前記第2の領域との境界が、前記第1および第2の配線の少なくとも一方としか重ならない。本発明によれば、HKMG構造を有する第1のトランジスタが形成される第1の領域と、HKMG構造を有し、第1のトランジスタとは閾値電圧の異なる第2のトランジスタが形成される第2の領域との境界が、電位の異なる第1および第2の配線の少なくとも一方としか重ならないため、第1の領域と第2の領域との境界に残渣が発生しても、第1の配線と第2の配線との間でショートが発生するのを防ぐことができる。以下に、本発明を実施するための形態について図面を参照して説明する。まず、上述した残渣が生じるメカニズムを図1から図7を参照して詳細に説明する。なお、図1から図7において、同様の構成については同じ符号を付し、説明を省略する。図1に示すように、半導体基板としてのSi基板1に素子分離領域であるSTIShallowTrenchIsolation2が形成される。STI2の形成後、インターレイヤーとして、熱酸化によりシリコン酸化膜SiO23が形成される。シリコン酸化膜3の形成後、SiO2よりも誘電率の高いHfO酸化ハフニウム、HfSiOハフニウムシリケートなどの高誘電率材料からなるHigh-k絶縁膜4が堆積される。High-k絶縁膜4の堆積後、第1のMISFETのメタルゲート電極の電極材料である窒化チタン膜TiN5が堆積される。窒化チタン膜5の堆積後、ポリシリコン膜6が堆積される。ポリシリコン膜6の堆積後、加工用のマスク材料としてシリコン酸化膜SiO27が堆積される。シリコン酸化膜7の堆積後、第1の領域上にレジスト8が堆積される。図2に示すように、レジスト8の堆積後、リソグラフィなどによりパターニングが行われる。パターニング後、ドライエッチングによりシリコン酸化膜7の加工が行われる。その後、第1の領域以外に堆積されたシリコン酸化膜7を除去するために、ドライエッチングが行われる。シリコン酸化膜7の除去後、第1の領域以外に堆積された窒化チタン膜5およびポリシリコン膜6を除去するために、ウェットエッチングが行われる。具体的には、まず、アンモニア水によりポリシリコン膜6がエッチングされ、次に、APMアンモニア過酸化水素水により窒化チタン膜5がエッチングされる。ウェットエッチングにより第1の領域以外に堆積された窒化チタン膜5およびポリシリコン膜6は除去され、第1の領域には、第1の絶縁膜としてのHigh-k絶縁膜4、第1のメタルゲート電極としての窒化チタン膜5、ポリシリコン膜6が積層された第1のGS層9が形成される。ここで、図2に示すように、ウェットエッチングにより第1の領域に堆積されたポリシリコン膜6などもエッチングされ、オーバーハング部10が形成される。第1のGS層9の形成後、図3に示すように、酸化アルミニウム膜AlO11が堆積される。酸化アルミニウム膜11の堆積後、第2のMISFETのメタルゲート電極の電極材料である、窒化チタン膜5とは組成の異なる窒化チタン膜12が堆積される。酸化アルミニウム膜11および窒化チタン膜12が堆積されることで、第1のMISFETの閾値電圧と第2のMISFETの閾値電圧とが異なるものとなる。窒化チタン膜12の堆積後、ポリシリコン膜13が堆積される。ここで、図3に示すように、酸化アルミニウム膜11、窒化チタン膜12およびポリシリコン膜13のオーバーハング部10への入り込みが生じる。次に、図4に示すように、第2の領域上にレジスト14が堆積される。レジスト14の堆積後、リソグラフィなどによりパターニングが行われる。パターニング後、図5に示すように、第2の領域以外に堆積されたシリコン酸化膜7、酸化アルミニウム膜11、窒化チタン膜12およびポリシリコン膜13を除去するためにドライエッチングが行われ、第2の領域には、第2のゲート絶縁膜としてのHigh-k絶縁膜4、酸化アルミニウム膜11、第2のメタルゲート電極としての窒化チタン膜12、ポリシリコン膜13が積層された第2のGS層15が形成される。また、第1のGS層9と第2のGS層15との間には溝が形成され、この溝の底部に堆積されたシリコン酸化膜3、High-k絶縁膜4も除去される。ここで、図5に示すように、オーバーハング部10に入り込んだ酸化アルミニウム膜11、窒化チタン膜12およびポリシリコン膜13はエッチングされず、第1のGS層9の端部16に残る。第1のGS層9および第2のGS層15の形成後、図6に示すように、これらのGS層の間に形成された溝を埋めるように、ポリシリコン膜17が堆積される。なお、図6においては、ポリシリコン膜17は、第1および第2のGS層を覆うように堆積されているが、これらのGS層の間に形成された溝を埋めるようにだけ堆積されてもよい。ポリシリコン膜17の堆積後、Wタングステン、WN窒化タングステン、WSiタングステンシリサイドからなるW/WN/WSi膜18が堆積される。W/WN/WSi膜18は配線となる。なお、ポリシリコン膜17が第1および第2のGS層の間に形成された溝を埋めるようにだけ堆積されている場合、配線となるのはW/WN/WSi膜18だけとなる。このような構造をBLGBitLineGate構造と称する。W/WN/WSi膜18の堆積後、加工用のマスク材料として、シリコン窒化膜SiN19が堆積され、その後、シリコン酸化膜SiO20が堆積される。シリコン酸化膜20の堆積後、レジスト21が堆積される。レジスト21の堆積後、リソグラフィなどによりシリコン窒化膜19およびシリコン酸化膜20のパターニングが行われる。パターニング後、図7に示すように、エッチングにより、第1のGS層9および第2のGS層15それぞれに対するゲート加工が行われる。ここで、上述したように、オーバーハング部10には、酸化アルミニウム膜11、窒化チタン膜12およびポリシリコン膜13といった第2のGS層15の材料の入り込みが生じている。オーバーハング部10に入り込んだ第2のGS層15の材料、特に、酸化アルミニウム膜11によりエッチングが阻害され、図7に示すように、第1のGS層9の端部に残渣22が生じる。なお、図7においては、簡略化のため、残渣22が第1のGS層9の端部に均一に生じているように記載しているが、実際には、不均一に生じる。また、残渣22の断面形状は、図7に示すような三角状に限定されるものではない。次に、残渣22により配線ショートが生じるメカニズムについて説明する。図8は、図7におけるシリコン膜窒化19、シリコン酸化膜20を除去した状態を示す図である。図8においては、電位の異なる2本の配線31a,31bが形成されているものとする。なお、配線31a,31bはそれぞれ、High-k絶縁膜4、窒化チタン膜5、ポリシリコン膜6、酸化アルミニウム膜11、窒化チタン膜12、ポリシリコン膜13,16、W/WN/WSi膜18などが積層されたものであるが、これらの記載は省略する。上述したように、図8においては点線で示される、第1のGS層の端部、すなわち、第1の領域と第2の領域との境界に残渣22が生じる。残渣22にはTiNなどが含まれているため導電性を有する。ここで、図8に示すように、残渣22が配線31aおよび配線31bと接すると、ポリシリコン膜13,16を介して配線31a,31bと電気的に接続され、これらの配線間でショートが発生する。次に、本実施形態における半導体装置の構成について説明する。図9は、本実施形態における半導体装置100の構成を示すブロック図である。図9に示す半導体装置100は、メモリセルアレイMemoryCellArray101-1~101-4と、ロウデコーダXDec102と、カラムデコーダYDec103と、サブワード制御回路SWC:SubwordControlCircuit104-1~104-4と、サブワードドライバSWD:SubwordDriver105-1~105-4と、BLEQBitLineEqualizing回路106-1~106-4と、センスアンプ107-1~107-4と、カラムスイッチYSwitch108-1~108-4と、データアンプDataAmplifier109と、出力回路OutputCircuit110と、を有する。なお、メモリセルアレイ101-1に対応して、サブワード制御回路104-1、サブワードドライバ105-1、BLEQ回路106-1、センスアンプ107-1、および、カラムスイッチYSwitch108-1の各部が設けられている。また、メモリセルアレイ101-2~101-4それぞれに対応して、上述した各部が同様の対応関係にて設けられている。そのため、以下では、メモリセルアレイ101-1とそれに対応する構成についてのみ説明する。また、図9においては、記載を省略したが、メモリセルアレイ101-1に対応して、複数のセンスアンプ107-1が設けられている。外部から与えられたアドレス信号および制御信号は、ロウデコーダ102、カラムデコーダ103、および、サブワード制御回路104-1に入力される。メモリセルアレイ101-1においては、複数のサブワード線と複数のビット線とが交差しており、この交点にメモリセルが配置されている。ロウデコーダ102は、外部から与えられた信号に基づき、メモリセルアレイ101に含まれるサブワード線のいずれかを選択する。カラムデコーダ103は、外部から与えられた信号に基づき、複数のセンスアンプのいずれかを選択する。サブワード制御回路104-1は、外部から与えられた信号に基づき、サブワードドライバ105-1、BLEQ回路106-1およびカラムスイッチ108-1に動作指示を行う。サブワードドライバ105-1は、サブワード制御回路104-1からの指示を受けて、ロウデコーダ102により選択されたサブワード線を駆動させる。BLEQ回路106-1は、サブワード制御回路104-1からの指示を受けて、センスアンプ107-1に電源を供給するための配線の電位をイコライズする。センスアンプ107-1は、カラムデコーダ103により選択されると、メモリセルアレイ101-1の対応するビット線に接続され、サブワード線およびビット線を介して出力されたデータを増幅して出力する。カラムスイッチ108-1は、ビット線とデータ入出力線との間に設けられ、サブワード制御回路104-1からの指示を受けて、オンまたはオフとなる。カラムスイッチ108-1がオンになると、センスアンプ107-1から出力されたデータが、データアンプ109に出力される。データアンプ109は、センスアンプ107-1から出力されたデータを増幅し、出力回路110に出力する。出力回路110は、データアンプ109から出力されたデータを半導体装置100の外部に出力する。図10は、図9に示す構成の半導体装置の回路レイアウトの一例を示す図である。図10に示すように、メモリセルアレイ101が形成される領域201の周辺に、センスアンプ107を構成するPチャネル型トランジスタが形成される領域202、センスアンプ107、BLEQ回路106を構成するNチャネル型トランジスタが形成される領域203、カラムスイッチ108を構成するPチャネル型トランジスタが形成される領域204、サブワード制御回路104を構成するPチャネル型トランジスタが形成される領域205、サブワード制御回路104を構成するNチャネル型トランジスタが形成される領域206、サブワードドライバ105を構成するPチャネル型トランジスタが形成される領域207、および、サブワードドライバ105を構成するNチャネル型トランジスタが形成される領域208が配置される。なお、図10においては、ロウデコーダ102、カラムデコーダ103、データアンプ109、および、出力回路110については記載を省略する。図10に示すような導電型の異なるトランジスタを形成する場合にも、一導電型としてのPチャネル型MISFETのための第1のGS層が形成される第1の領域と、他導電型としてのNチャネル型MISFETのための第2のGS層が形成される第2の領域と、の境界に残渣が生じることがある。図11は、図10に示す半導体装置における第1および第2のGS層のパターンと半導体基板上のウェル素子領域との関係の一例を示す図である。図11において、斜線で示される領域301は、nウェル領域を示す。一般に、設計の効率化のためにnウェルパターン上に、Pチャネル型MISFETのための第1のGS層が積層される。また、nウェルパターンは、Pチャネル型MISFETが形成される領域を接続するようにレイアウトされる。そのため、第1のGS層のパターンもnウェル領域のパターンに沿って延在する。その結果、第1のGS層のパターンの境界は、図11の点線で示されるようになる。上述したように、第1および第2のGS層の境界において残渣が生じるので、図11に示す点線に沿って残渣が生じる。残渣が電位の異なる複数の配線302に重なると、その配線間でショートが発生する。図11に示すnウェルパターンのレイアウトにおいては、実線矢印で示す複数の箇所で、第1のGS層の境界が電位の異なる2つの配線302と重なっており、これらの箇所では、配線間でショートが発生する可能性がある。図12は、図11に示す矩形領域Aの拡大図である。配線302-1は、内部電位Vppの配線であり、また、配線302-2は、電位VBLEQBitLineEqualizingVoltage、あるいは、電位VBLPBitLinePrechargeVoltageの配線である。なお、例えば、電位VBLEQは1.3Vであり、電位VBLPは0.48Vであり、電位Vppとは異なる電位である。拡散層303は、Pチャネル型MISFETあるいはNチャネル型MISFETのソース、ドレインとなる拡散層、コンタクトを介してウェルの電位を設定するための拡散層などを示す。図12に示すように、点線で示される第1のGS層の境界が、配線302-1および配線302-2と重なっている。なお、図12において、実線丸印は配線302-1と第1のGS層の境界との交点を示し、点線丸印は配線302-2と第1のGS層の境界との交点を示す。ここで、配線302-1と第1のGS層の境界との交点と、配線302-2と第1のGS層の境界との交点と、の間に第1のGS層の境界に沿って残渣が生じると、配線302-1と配線302-2との間でショートが発生するおそれがある。次に、本実施形態の半導体装置100における第1および第2のGS層のパターンと半導体基板上のウェルとの関係について説明する。図13は、本実施形態の半導体装置100における第1および第2のGS層のパターンと半導体基板上のウェルとの関係を示す図である。なお、図13において、図11と同様の構成については同じ符号を付し、説明を省略する。本実施形態の半導体装置100は、図11に示す半導体装置と比較して、第1のGS層が積層されるnウェルパターンが連続しておらず、島状に離れて形成されている点が異なる。nウェルパターンを島状に形成することで、第1のGS層の境界が電位の異なる2つの配線と重ならないようにすることができる。図14は、図13に示す矩形領域Bの拡大図である。なお、矩形領域Aと矩形領域Bとは、対応する位置関係にある。また、図14において、図12と同様の構成については同じ符号を付し、説明を省略する。上述したように、nウェルパターン、つまり、Pチャネル型MISFETが形成される領域は島状に離れて形成されている。そのため、図14に示すように、第1のGS層の境界が第1の配線としての配線302-1とは重なるが、第2の配線としての配線302-2とは重ならない。そのため、第1のGS層の境界に残渣が生じても、その残渣により配線302-1と配線302-2との間でショートが発生することを防ぐことができる。なお、nウェルパターンを島状に形成するようにしても、図13に示す、領域205の周辺箇所箇所Cおよび領域202の周辺箇所箇所Dにおいて、残渣によるショートが発生する可能性がある。以下では、上述した箇所C,Dにおいて、残渣によるショートが発生しないようにする方法について説明する。まず、上述した箇所Cにおいて、残渣によるショートが発生しないようにするための方法について説明する。図15は、図13に示す箇所C付近の拡大図である。図15に示すように、電位の異なる配線302-3と配線302-4とが隣接している部分がある。この部分において、第1のGS層の境界が配線302-3および配線302-4と重なると、これらの配線間でショートが発生する可能性がある。ここで、一般に、配線302-3と配線302-4との間には180μm程度の間隔がある。そのため、ショートの発生を防ぐためには、その180μm程度の間隔に第1のGS層の境界が位置するようにすればよい。180μm程度の間隔にGS層の境界を位置させることは、例えば、KrFエキシマレーザ露光機を用いて実現可能である。次に、上述した箇所Dにおいて、残渣によるショートが発生しないようにするための方法について説明する。図16Aは、図13に示す箇所D付近の拡大図である。図16Aにおいて、配線302-5はnウェル電位の配線であり、配線302-6は電位VBLPの配線である。また、実線丸印は、配線302-5と第1のGS層の境界との交点を示し、点線丸印は、配線302-6と第1のGS層の境界との交点を示す。図16Aに示すように、第1のGS層の境界が、配線302-5および配線302-6と重なっている。ここで、配線302-5と第1のGS層の境界との交点と、配線302-6と第1のGS層の境界との交点と、の間に第1のGS層の境界に沿って残渣が生じると、これらの配線間でショートが発生する。そこで、図16Bに示すように、配線302-5および配線302-6のレイアウトを変更することで、第1のGS層の境界に残渣が生じても、ショートが発生しないようにすることができる。具体的には、図16Aにおいて、配線302-6の右側の領域に延在する配線302-5を無くし、その領域に図16Bに示すように、配線302-6が延在するようにレイアウト変更することで、第1のGS層の境界が配線302-5とは重なるが、配線302-6とは重ならないようにすることができる。そのため、第1のGS層の境界で残渣が生じても、ショートが発生するのを防ぐことができる。上述した箇所Dにおいて残渣によるショートが生じないようにするための方法についてより詳細に説明する。図17Aは、図16Aに示す矩形領域Eの拡大図である。図17Aにおいては、配線302-5,302-6とは異なる層に形成された配線304および配線304と配線302-5,302-6とを接続するコンタクト305を記載している。なお、配線304としては、nウェル電位の配線や、電位VBLPの配線などがある。配線302-5は、配線304のうち、nウェル電位の配線とコンタクト305-1を介して接続され、nウェル電位となる。また、配線302-6は、電位VBLPの配線とコンタクト305-2を介して接続され、電位VBLPとなる。図17Bは、図16Bに示す矩形領域Fの拡大図である。なお、矩形領域Fは矩形領域Eに対応する領域である。図16Bに示すように、配線302-5および配線302-6のレイアウトを変更することで、第1のGS層の境界が配線302-5としか重ならないようにしている。配線302-5および配線302-6のレイアウトの変更に伴い、コンタクト305-1,305-2のレイアウトも変更する必要がある。具体的には、図17Aの破線で囲まれる配線302-6が延在していた領域に設けられていたコンタクト305-2の位置を、図17Bの実線で囲まれる領域に変更する。なお、図17Aと図17Bとで、2つのコンタクト305-2の間隔は保持されている。また、図17Aの点線で囲まれる領域に設けられていた、配線302-6の右側に延在していた配線302-5とnウェル電位の配線304とを接続するコンタクト305-1を削除する。こうすることで、配線302-5はnウェル電位とし、配線302-6は電位VBLPとすることができる。このように本実施形態によれば、半導体装置100は、高誘電率材料を含むHigh-k絶縁膜とHigh-k絶縁膜上に形成されたメタルゲート電極とを備える第1のトランジスタが形成されるSi基板1上の第1の領域と、High-k絶縁膜とHigh-k絶縁膜上に形成されたメタルゲート電極とを備え、第1のトランジスタとは閾値電圧の異なる第2のトランジスタが形成されるSi基板1上の第2の領域と、電位の異なる第1および第2の配線と、を有し、第1および第2の領域の境界が、第1および第2の配線の少なくとも一方としか重ならない。そのため、第1および第2の領域の境界に沿って残渣が生じても、その残渣が電位の異なる2つの配線と接することがなくなるので、配線間でショートが発生するのを防ぐことができる。"