"入力された電源電圧から略矩形波を生成する複数の1次側スイッチング素子と、前記1次側スイッチング素子によって生成した前記略矩形波を1次巻線に印加し、2次巻線に所定変圧比の略矩形波を発生させるトランスと、前記トランスの2次巻線に発生した略矩形波を全波あるいは両波整流する整流ダイオードと、前記整流ダイオードの出力電流を平滑する平滑用コイルとを備えるDC/DCコンバータであって、前記整流ダイオードと前記平滑用コイルの接続端に、充電用のダイオードと放電用のスイッチング素子を並列に介して接続したコンデンサと、前記1次側スイッチング素子と前記放電用のスイッチング素子とを操作する制御部とを備え、前記制御部は、前記放電用のスイッチング素子を、前記トランスの1次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、所定の期間導通させることを特徴とするDC/DCコンバータ。前記制御部は、前記放電用のスイッチング素子を、前記トランスの1次巻線に印加される略矩形波の幅と前記所定の期間のいずれか短い方の期間導通させることを特徴とする請求項1記載のDC/DCコンバータ。前記放電用のスイッチング素子には、前記トランスとは異なるトランスを使用して駆動信号を供給することを特徴とする請求項1記載のDC/DCコンバータ。前記放電用のスイッチング素子には、フォトカプラを使用して駆動信号を供給することを特徴とする請求項1記載のDC/DCコンバータ。前記充電用のダイオードとして、前記放電用のスイッチング素子の寄生ダイオードを使用することを特徴とする請求項1記載のDC/DCコンバータ。前記コンデンサに電荷を充電する経路に抵抗を備えることを特徴とする請求項1記載のDC/DCコンバータ。前記コンデンサに充電した電荷を放電する経路に抵抗を備えることを特徴とする請求項1記載のDC/DCコンバータ。車載用の機器に使用されることを特徴とする請求項1記載のDC/DCコンバータ。図13は、上記特許文献1に係る低損失コンバータ各部の波形図であり、図中に記す符号は特許文献1のものを援用する。図13aはトランス13の1次巻線の一方端部であって、スイッチング素子Q1,Q2の接続点に接続した端子電圧、図13bはトランス13の1次巻線の他方端部であって、スイッチング素子Q3,Q4の接続点に接続した端子電圧、図13cは整流用のダイオードD1,D4の端子電圧、図13dは整流用のダイオードD2,D3の端子電圧、図13eはスナバコンデンサCsの端子電圧を示す。また、VSは、トランス13の2次巻線に発生する矩形波の上位電位である。上記特許文献1では、スナバコンデンサCsに貯えた電荷をスナバ抵抗Rsによって放出するため、当スナバ抵抗Rsの抵抗値によって放出量が定まる。従って、スナバ抵抗Rsの抵抗値が大きいときには、スナバコンデンサCsに貯えた電荷を充分に放電できない危惧があり、このときはスナバコンデンサCsの電圧が高くなり、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり図13eのCs電圧の破線を参照、ダイオードD1~D4に過度の電圧が印加されることとなる図13c,d。当過電圧に対してダイオードD1~D4を破壊させないためには、当ダイオードD1~D4に耐電圧定格の高いものを選定する必要があった。他方、スナバ抵抗Rsの抵抗値が小さいときには、スナバコンデンサCsに貯えた電荷を放電できるが、逆に過放電になる危惧があり、このときはスナバコンデンサCsの電圧が低くなる図13eのCs電圧の実線を参照。そして、2次巻線に発生する矩形波の立ち上がりタイミングにおいて、当電圧が低下したスナバコンデンサCsに対して突入的に充電電流を流し込むため、1次巻線に流す突入電流が増加する。この突入電流を通電するために1次側の部品が劣化する危惧があった。なお、上記特許文献1は、サージエネルギを出力側に排出するときに、貯えた電荷がスナバ抵抗Rsによって消耗されるため、当スナバ抵抗Rsの発熱を放出する機構が必要となり、かつ、効率も悪化するので、小形および高効率のDC/DCコンバータには不向きである。また、上記特許文献1には、スナバコンデンサCsの電圧が上昇することでサージ電圧が高まること、および当スナバコンデンサCsの電圧が低下することによって1次側の突入電流が増加することに関する記載はない。図14~図16は、上記特許文献2に係るDC-DCコンバータ回路各部の波形図であり、図中に記す符号は特許文献2のものを援用する。図14aはスイッチ素子S1をON/OFFする制御信号G1、図14bはスイッチ素子S2をON/OFFする制御信号G2を示す。また、図14~図16において、各cは回生用のスイッチ素子S3をON/OFFする制御信号G3、各dはダイオードD1,D4の端子電圧、各eはダイオードD2,D3の端子電圧、各fはコンデンサCsの端子電圧を示す。上記特許文献2では、サージエネルギを出力側に排出するタイミングが、トランスTの1次巻線に印加された電圧がOFFになったとき即ち、2次巻線に発生する矩形波の立ち下がりに、スイッチ素子S3をONしてコンデンサCsが貯えた電荷を排出する構成であり、トランスTの2次巻線に出力される矩形波の立ち下がりに同期した制御信号G3によりスイッチ素子S3を動作させるために、当スイッチ素子S3のON時間によって、コンデンサCsに貯えた電荷の放出量が定まる。図14は、スイッチ素子S3のON時間が適切なときの波形図である。一方、図15は、スイッチ素子S3のON時間が短いときの波形図である。当スイッチ素子S3のON時間が短いときには、コンデンサCsに貯えた電荷を充分に放電できない危惧があり、このときはコンデンサCsの電圧が高くなり図15fのCs電圧の実線を参照、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり、ダイオードD1~D4に過度の電圧が印加されることとなる図15d,e。当過電圧に対してダイオードD1~D4の破壊させないためには、当ダイオードD1~D4に耐電圧定格の高いものを選定する必要があった。他方、図16は、スイッチ素子S3のON時間が長いときの波形図である。当スイッチ素子S3のON時間が長いときには、コンデンサCsに貯えた電荷の放電はできるが、逆に過放電になる危惧があり、このときはコンデンサCsの電圧は低くなる図16fのCs電圧の実線を参照。そして、2次巻線に発生する矩形波の立ち上がりタイミングにおいては、当電圧が低下したコンデンサCsに対して突入的に充電電流を流し込むため、1次巻線に流す突入電流が増加する図16d,e。この突入電流を通電するために1次側の部品が劣化する危惧があった。上記危惧を回避すべく、電荷を適切に排出し、コンデンサCsの端子電圧を適切な電圧に維持するスイッチ素子S3の操作には、相応のフィードバック制御が必要である。そして、当フィードバック制御を設けるために、DC/DCコンバータの構成が複雑になる。なお、上記特許文献2には、コンデンサCsの電圧が上昇することでサージ電圧が高まること、当コンデンサCsの電圧が低下することによって1次側の突入電流が増加することに関する記載はない。また、上記特許文献2における電荷排出の考え方は、スイッチ素子S3をONするタイミングを印加電圧の立ち下がり側で行うものであり、本発明の立ち上がり側で行うものとは異なり、基本的な発想がまったく異なる。図17は、上記特許文献3に係るDC/DC変換装置各部の波形図であり、図中に記す符号は特許文献3のものを援用する。図17aは直流チョッパ回路36の平滑リアクトル33のインダクタンスが大きいときの、直列CDスナバ回路31のコンデンサ30の端子電圧、図17Bは平滑リアクトル33のインダクタンスが小さいときのコンデンサ30の端子電圧を示す。上記特許文献3では、変圧器26の2次巻線に出力される矩形波に同期して、直流チョッパ回路36のMOSFETスイッチング素子と同意32を動作させる構成であるために、平滑リアクトルコイルと同意33のインダクタンスによって、コンデンサ30に貯えた電荷の放電時間が定まる。従って、平滑リアクトル33のインダクタンスが大きいときには、当平滑リアクトル33に流れる電流は小さく、MOSFET32に対する負担が少ないが、コンデンサ30の電荷が充分に放電できない危惧があり、このときは図17aに示すように、サージエネルギを充分に吸収できずに当サージ部の電圧が高くなり、整流用のダイオード6~9に過度の電圧が印加されることとなる。当過電圧に対して整流用のダイオード6~9を破壊させないためには、当ダイオード6~9に耐電圧定格の高いものを選定する必要があった。他方、平滑リアクトル33のインダクタンスが小さいときには、コンデンサ30の電荷を充分に放電することは可能であるが図17b、当平滑リアクトル33にはダイオード29とMOSFET32を介して2次巻線に発生した矩形波の電圧が印加されているため、直流電流を出力する主回路の平滑リアクトル15と相応、場合によってはそれ以上の電流が流れることとなる。従って、当平滑リアクトル33もさることながら、ダイオード29およびMOSFET32にも、直流電流を出力する主回路と同程度の大電流容量のものを選定せざるを得ないことがあった。換言すれば、平滑リアクトル33の値の設定にあたり、インダクタンスが大きければ、整流用のダイオード6~9の耐電圧に大きな余裕が必要となり、逆にインダクタンスが小さければ、大電流容量のダイオード29、MOSFET32および平滑リアクトル33が必要となる。上記平滑リアクトル33のインダクタンスを、一方では大電流が流れない大きな値、他方では電荷を適度に放出する小さな値と、相反する要求をともに満たす値に設定することは容易ではない。その上、現実には個々の定数のばらつきを考慮する必要もあるので、ダイオード29、MOSFET32および平滑リアクトル33の許容電流定格と、整流用のダイオード6~9の定電圧定格のそれぞれに相応の余裕を持った、大容量のものを選定さえざるを得ず、簡素なDC/DCコンバータには不向きであった。なお、上記特許文献3もコンデンサ30の電圧を適切な電圧に維持することを課題としているが、当コンデンサ30に貯えた電荷を、直流チョッパ回路36によって放電する構成であり、平滑リアクトル33を使用せずにサージエネルギを回生する本発明とは基本的な発想がまったく異なる。この発明は、上記のような課題を解決するためになされたもので、サージ電圧を抑制しつつスナバコンデンサの端子電圧を適切に維持して、整流ダイオードへの過電圧印加を防止すると共に、トランスの1次側への突入電流を軽減することを目的とする。この発明のDC/DCコンバータは、整流ダイオードと平滑用コイルの接続端に、充電用のダイオードと放電用のスイッチング素子を並列に介して接続したコンデンサと、1次側スイッチング素子と放電用のスイッチング素子とを操作する制御部とを備え、制御部は、放電用のスイッチング素子を、トランスの1次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、所定の期間導通させるものである。この発明によれば、トランスの1次巻線に印加される矩形波の立ち上がりに同期して放電用のスイッチング素子を導通することにより、サージエネルギの吸収と放出を行ってサージ電圧を抑制することができる。また、2次巻線に矩形波が発生していないときは放電用のスイッチング素子を非導通にして、コンデンサの端子電圧を2次巻線に発生する矩形波の上位電圧に維持することができる。コンデンサの端子電圧を適切な電圧に維持することで、サージエネルギに対して充分に大きな容量のコンデンサを使用することができるので、サージ電圧を抑制でき、耐電圧定格の適切な整流ダイオードを使用できる、また、コンデンサに出入りするエネルギの損失を低減できるので、DC/DCコンバータの効率が向上する。さらに、大きな容量のコンデンサを使用しても1次側の突入電流を軽減することができるので、1次側スイッチング素子の劣化を防ぎ、信頼性が向上する。以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。実施の形態1.図1に示すDC/DCコンバータ1は、主に、1次巻線と2次巻線を有するトランス2と、トランス2の1次側に設けたブリッジ部3と、トランス2の2次側に設けた整流部4と、整流部4の出力側に設けたスナバ部5と、ブリッジ部3とスナバ部5の各スイッチング素子を操作する制御部6と、制御部6の駆動信号に基づいてスナバ部5の放電用スイッチング素子FET電界効果トランジスタ5を駆動する駆動部7とを備える。ブリッジ部3は、4個のスイッチング素子1次側スイッチング素子FET1~FET4から構成される。各スイッチング素子FET1~FET4は制御部6の駆動信号に従ってON/OFF動作して略矩形波を生成し、略矩形波をトランス2の1次巻線に印加する。図示例の整流部4は、4個の整流ダイオードD1~D4から構成される全波整流回路であり、トランス2の2次巻線に発生する略矩形波を整流する。整流部4で整流された電流は、平滑用コイルL1および平滑コンデンサC1からなる平滑回路で平滑化されて出力される。スナバ部5は、スナバコンデンサC2と、このスナバコンデンサC2の充電用のダイオードD5と、このスナバコンデンサC2の放電用のスイッチング素子FET5とから構成される。整流部4と平滑用コイルL1の接続端に、充電用ダイオードD5と放電用スイッチング素子FET5とを並列に介してスナバコンデンサC2が接続されている。また、この充電用ダイオードD5のアノードとカソードは、整流ダイオードD1~D4が流す電流に対して順方向に接続されている。また、放電用スイッチング素子FET5は、ソース端子が整流部4の接続端に、ドレイン端子がスナバコンデンサC2にそれぞれ接続され、ゲート端子が駆動部7に接続されている。放電用スイッチング素子FET5は、駆動部7を介した制御部6の駆動信号に従ってON/OFF動作し、ON導通時にスナバコンデンサC2の貯えた電荷を平滑用コイルL1へ放出する。制御部6は、ブリッジ部3のスイッチング素子FET1~FET4それぞれをON/OFF操作する駆動信号と、スナバ部5の放電用スイッチング素子FET5をON/OFF操作する駆動信号とを出力する。制御部6の制御例を、図2を用いて説明する。図2はDC/DCコンバータ1各部の波形図であり、トランス2の1次巻線の一端側に印加される電圧V1を図2aに、他端側に印加される電圧V2を図2bに示す。また、図2cは、放電用スイッチング素子FET5のゲート端子に印加される駆動信号、図2dは整流ダイオードD1,D4の端子電圧、図2eは整流ダイオードD2,D3の端子電圧、図2fはスナバコンデンサC2の端子電圧を示す。制御部6は、スイッチング素子FET1,FET4とスイッチング素子FET2,FET3を交互にスイッチング操作して、トランス2の1次巻線の両端子それぞれに常時50Dutyの矩形波電圧V1,V2を印加する。これら両端子に印加する矩形波の位相をずらすことによって、1次巻線の両端子電圧が異なるときに印加される実質的な矩形状波の幅Dutyを変化させる位相シフト式PWMPulseWidthModulation制御。トランス2の1次巻線に矩形波状の電圧V1,V2の矩形波を印加したときに、当矩形波の電圧の立ち上がりタイミングで2次巻線にはサージ電圧が発生する。図2dにサージ電圧を破線で示す。このとき、サージエネルギを充電用ダイオードD5を介してスナバコンデンサC2に充電することで吸収し、整流ダイオードD1~D4に印加されるサージ電圧を抑制する。スナバコンデンサC2によって抑制された出力電圧は、概ね1次巻線に印加された電圧に対応した電圧となる。従って、整流ダイオードD1~D4に印加される電圧を抑制して、最高電圧を的確に把握できるため、充分な余裕を見込んだ耐電圧定格の高いダイオードを使用する必要がなく、適切な耐電圧のダイオードを使用することができる。また、制御部6は、トランス2の1次巻線に矩形波状の電圧V1,V2を印加したときに、当矩形波状の電圧の立ち上がりタイミングに同期して放電用スイッチング素子FET5の導通を開始させて、所定の期間T導通させる。放電用スイッチング素子FET5の導通により、スナバコンデンサC2に貯えた電荷サージエネルギを平滑用コイルL1側へ放電する。放電用スイッチング素子FET5を導通させる所定の期間Tについては後述する。なお、サージ電圧の発生しない理想的な回路構成のトランス2の2次巻線出力は、1次巻線に印加する矩形状の波形と相似する。DC/DCコンバータ1の電圧がトランス2の2次巻線に発生する当矩形状波の上位電圧VS図2に示すに対応する電圧であれば、矩形状の2次側出力電圧の立ち上がりにおいて、当上位電圧VSに達するまでは、スナバコンデンサC2に電流が流入することはなく、1次側に過剰な電流突入電流が流れることもない。そのため、1次側の構成部品に対して負担にならない。従って、大きな容量のスナバコンデンサC2を使用しても、当スナバコンデンサC2に大きな突入電流が流れ込むことはなく、1次側の負担となることもない。そのため、サージエネルギを充分に吸収できる大きな容量のコンデンサを、スナバコンデンサC2に使用することができる。また、サージエネルギは、一時的にスナバコンデンサC2に貯えられた後、放電用スイッチング素子FET5を介して出力され、平滑用コイルL1を介して直流出力側に出力されるため、スナバコンデンサC2への充放電に関しては大きな損失が発生しない。よって、DC/DCコンバータ1としての効率を向上することができる。なお、トランス2の2次巻線に発生する矩形波の立ち上がりタイミングにおいては、放電用スイッチング素子FET5がONしていなくても、充電用ダイオードD5が導通することでサージエネルギを吸収できる。そのため、放電用スイッチング素子FET5のON開始のタイミングは、トランス2の2次側に発生する略矩形波の立ち上がりタイミングと同時である必要はなく、制御部6の処理遅れ、および放電用スイッチング素子FET5の応答遅れ等による遅延があっても構わない。ところで、DC/DCコンバータ1において、トランス2の1次側に矩形波状の電圧が印加されるタイミングと、2次側に矩形波状の電圧が出力されるタイミングとは同意である。ただし、本実施の形態1では、制御部6が、1次側のスイッチング素子FET1~FET4を駆動するタイミングを基準にして、2次側の放電用スイッチング素子FET5を駆動しているので、1次巻線に印加する矩形波に同期すると表現する。これに対して、先立って説明した上記特許文献2においては、MOSFETの駆動タイミングをトランスの2次巻線に発生する矩形波のタイミングを基準にしているため、2次巻線の矩形波に同期すると表現する。ここで、放電用スイッチング素子FET5を導通させる所定の期間Tについて説明する。サージエネルギを電荷として貯えたスナバコンデンサC2の放電が、サージ電圧の発生が続いているとき、あるいは、当貯えたサージエネルギ相当の電荷を放出する前に終了した場合、スナバコンデンサC2はサージエネルギによる電荷の一部を貯えた状態となり、スナバコンデンサC2の電圧は2次巻線に発生する矩形状波の上位電圧VSより高い電圧に維持される。このスナバコンデンサC2の電圧が上昇した状態においては、当電圧を超えるサージエネルギしかスナバコンデンサC2に吸収することができないため、サージエネルギによって発生する電圧ピーク電圧が上昇することとなる。すると、整流ダイオードD1~D4の耐電圧を超え、整流ダイオードD1~D4を過電圧破壊に至らしめる危惧がある。そこで、当過電圧に対して整流ダイオードD1~D4を破壊させないために、整流ダイオードD1~D4に耐電圧定格の高いものを選定する必要が生じる。逆に、スナバコンデンサC2の電荷を放電する時間が1次側の印加電圧が停止した後にまで延伸した場合、このときには平滑用コイルL1にフライホイール電流が流れているため、整流ダイオードD1,D2と平滑用コイルL1の接続端の電圧は約0Vに下降している。そのため、スナバコンデンサC2の電荷は、当約0Vの電位に対して急速に放電され、上記矩形波の上位電圧VSに維持することができずにスナバコンデンサC2の電圧は急速に低下する。この低下した電圧のスナバコンデンサC2へは、2次巻線に発生する矩形波状の電圧の立ち上がりタイミングにおいて充電電流が流入する。このとき1次側にも相応の電流が流入し、瞬間的な過電流突入電流が流れる。従って、1次側の通電部品スイッチング素子FET1~FET4にストレスを与えることなり、劣化を促進するために、DC/DCコンバータ1の信頼性を低下させる危惧と、急峻な電流の通電によって発生するノイズの増加が危惧される。以上のことから、放電用スイッチング素子FET5を導通させる期間Tは、最短でもサージ電圧が発生している期間より長くし、最長でも1次側の印加電圧が停止するときまでの任意の長さに設定する。放電用スイッチング素子FET5を過不足のない適切な期間導通させることで、スナバコンデンサC2に貯えた電荷を放電でき、当導通期間終了後、放電用スイッチング素子FET5を非導通にすれば、2次巻線の電圧が出力されないときには、スナバコンデンサC2の端子電圧を2次側に発生する矩形状波の上位電圧VSに維持することができ、サージ電圧を抑制しながら、突入電流も抑制できる。また、トランス2の2次巻線に発生するサージ電圧は、1次側に矩形波状の電圧が印加されたときに発生し、その発生期間は概ね一様である。従って、制御部6による制御は、当然のことながら放電用スイッチング素子FET5を導通させる期間Tの長さをDC/DCコンバータ1の状態によって適宜調整する制御であっても構わないが、そうではなく、毎回、所定の期間T、放電用スイッチング素子FET5をONする制御でも、充分なサージ電圧抑制効果が得られる。なお、DC/DCコンバータ1の出力電圧あるいは出力電流を低くするときは、トランス2の1次巻線に印加する矩形波の幅を狭くするため、放電用スイッチング素子FET5のON時間を上記所定の期間Tより短くすることが必要となる。そこで、制御部6は、スイッチング素子FET1~FET4の駆動信号に基づいて、トランス2の1次巻線に印加する矩形波の幅と所定の期間Tを比較して、短い方の時間に対応して、放電用スイッチング素子FET5をONする。この具体例を図3および図4に示す。図3は、トランス2の1次巻線に印加する矩形波の幅が、放電用スイッチング素子FET5を導通する所定の期間Tより長い場合の波形図、反対に、図4はトランス2の1次巻線に印加する矩形波の幅が、放電用スイッチング素子FET5を導通する所定の期間Tより短い場合の波形図である。図3および図4の各a~dはスイッチング素子FET1~FET4の駆動信号を示し、その駆動信号に従ってスイッチング素子FET1~FET4がON/OFF駆動したときのトランス2の1次巻線に印加される電圧V1,V2を図3および図4の各e,fに示す。また、図3および図4の各gは放電用スイッチング素子FET5をONする所定の期間Tを示し、各hは実際に放電用スイッチング素子FET5を駆動するON期間tONと周期tを示す。制御部6が、スイッチング素子FET1~FET4を位相シフト式PWM制御することにより、トランス2の1次巻線の正極側と負極側の端子に位相差θだけずれた電圧V1,V2が印加される。電圧V1,V2が同位相の期間は1次巻線に電流が流れず、逆位相の期間は電流が流れることにより、1次巻線に矩形波状の電圧が印加される。図3の場合、図3fに示す位相差θの期間トランス2の1次巻線に印加する矩形波の幅より、図3gに示す所定の期間Tの方が短いので、制御部6は放電用スイッチング素子FET5をONする期間tONとして当所定の期間Tに等しい駆動信号を出力する図3h。なお、このときの放電用スイッチング素子FET5をONするDutyはton/tである。一方、図4の場合、図4gに示す所定の期間Tより、図4fに示す位相差θの期間の方が短いので、制御部6は放電用スイッチング素子FET5をONする期間として当位相差θの期間に等しい駆動信号を出力する図4h。これにより、より適切な放電用スイッチング素子FET5のON時間を確保でき、良好な特性のDC/DCコンバータ1を実現できる。ちなみに、トランス2の1次巻線に正極性側と負極性側の波形が略同等の矩形波を印加するフォワード式のDC/DCコンバータ1としては、図2~図4で説明したような位相シフト式PWM制御のDC/DCコンバータ1でもよいし、1次側のスイッチング素子をハーフブリッジ式にした上記特許文献2に記載されたような、1次巻線に印加する矩形波の幅Dutyを変化させることによって2次側に任意の出力電圧を得る、一般的なPWM制御のDC/DCコンバータでもよい。いずれの方式のDC/DCコンバータ1においても、トランス2の2次巻線には電圧の立ち上がりタイミングにおいてサージ電圧が発生するので、当サージ電圧を抑制する本実施の形態1の構成が有効である。ところで、図1のDC/DCコンバータ1では、4個の整流ダイオードD1~D4を使用した全波整流ブリッジ式の整流部4にて、トランス2の2次巻線に発生する略矩形波を全波整流する構成にしたが、この他にも、例えばトランス2の2次巻線に中間タップを設け、整流部4を2個の両波整流ダイオードで構成して両波整流する構成にしてもよい。整流部4を全波整流回路にすれば、トランス2の2次巻線の構成を簡素にでき、一方、整流部4を両波整流回路にすれば整流ダイオード数が減り、構成を簡素にできる。なお、両波整流の整流部4の具体例は下記実施の形態3で説明する。以上より、実施の形態1によれば、DC/DCコンバータ1は、直流電源8から入力される電源電圧から略矩形波を生成する複数の1次側のスイッチング素子FET1~FET4と、スイッチング素子FET1~FET4によって生成した略矩形波を1次巻線に印加し、2次巻線に所定変圧比の略矩形波を発生させるトランス2と、トランス2の2次巻線に発生した略矩形波を整流する整流部4と、整流ダイオードD1~D4の出力電流を平滑する平滑用コイルL1と、整流部4と平滑用コイルL1の接続端に、充電用ダイオードD5と放電用スイッチング素子FET5を並列に介して接続したスナバコンデンサC2と、スイッチング素子FET1~FET4と放電用スイッチング素子FET5とを操作する制御部6とを備え、制御部6は、放電用スイッチング素子FET5を、トランス2の1次巻線に印加される略矩形波の立ち上がりに同期して導通を開始させ、所定の期間T導通させる構成にした。このため、放電用スイッチング素子FET5を所定の期間TだけONして、サージ電圧を抑制しながら、サージエネルギを平滑用コイルL1側へ排出し、2次巻線に略矩形波の電圧が発生していないときは放電用スイッチング素子FET5をOFFして、スナバコンデンサC2の端子電圧を2次巻線に発生する矩形波電圧の上位電圧VSに維持することができる。スナバコンデンサC2の端子電圧を適切な電圧VSに維持することで、サージエネルギに対して充分に大きな容量のコンデンサをスナバコンデンサC2として使用することが可能になり、整流ダイオードD1~D4に印加されるサージ電圧を抑制でき、適切な耐電圧定格のダイオードを整流ダイオードD1~D4に設定することができる。また、スナバコンデンサC2の端子電圧を適切な電圧VSに維持することに関しても、特段のフィードバック制御を必要としないため、簡素な構成で小形のDC/DCコンバータ1を実現できる。さらに、スナバコンデンサC2に出入りする電流に対する損失が少なくなり、DC/DCコンバータ1の効率が向上する。その上、スナバコンデンサC2への突入電流、つまりは1次側に流通する突入電流が軽減することで、各スイッチング素子FET1~FET4の劣化を防ぎ、信頼性が向上する。また、実施の形態1によれば、制御部6は、放電用スイッチング素子FET5を、トランス2の1次巻線に印加される略矩形波の幅と所定の期間Tの何れか短い方の期間導通させるように構成した。このため、適切な放電用スイッチング素子FET5のON時間を確保でき、良好な特性のDC/DCコンバータ1を実現できる。さらに、実施の形態1に係るDC/DCコンバータ1は、小形化、高効率化および高信頼性を実現可能なため、小形および高効率を要求される車載用機器例えば、電気自動車の充電器のDC/DCコンバータに好適である。実施の形態2.図5は、本実施の形態2に係るDC/DCコンバータ1の構成を示す回路図である。本実施の形態2では、放電用スイッチング素子FET5を駆動する駆動部7としてトランス以下、用途を信号伝達用に限定したトランスの一般的な名称であるパルストランスと称す7aを使用する。また、図6に、パルストランス7a周辺の詳細な回路図を示す。なお、図5および図6において図1と同一または相当の部分については同一の符号を付し説明を省略する。制御部6は、放電用スイッチング素子FET5の駆動信号を増幅する増幅器6aを有し、この増幅器6aとパルストランス7aの1次巻線の一端部とが接続されている。パルストランス7aの2次側は、2次巻線に並列接続された抵抗R0を介して放電用スイッチング素子FET5のゲート端子に接続されている。放電用スイッチング素子FET5は、パルストランス7aからの略矩形波状の駆動信号によりON/OFF駆動する。これにより、簡易な構成で、制御部6とは動作電位が異なる放電用スイッチング素子FET5を駆動できる。なお、パルストランス7aが偏磁して、駆動信号の波形が異常になることを避けるために、パルストランス7aに印加する矩形波の最大Dutyを50以下の交流信号にする。例えば、上記実施の形態1で説明したような一般的なPWM制御および位相シフト式PWM制御を行うDC/DCコンバータ1においては、最大出力に近づけば1次側に印加される電圧は矩形波に近くなり、このときの2次側に出力される略矩形波を整流部4にて整流すると、ほとんど切れ目のない略直流が生成される。このとき放電用スイッチング素子FET5を長時間ONする駆動信号を発すると、パルストランス7aのコアに残留する磁束を排出することができなくなり、パルストランス7aが偏磁する場合がある。このDC/DCコンバータ1の最大出力状態においても、パルストランス7aの動作を好適に維持するためには、整流された矩形波の立ち上がりタイミングで放電用スイッチング素子FET5をONさせる所定の期間Tを、その後の放電用スイッチング素子FET5をOFFする期間を考慮して、周期tの50以下のON幅にすることが望ましい放電用スイッチング素子FET5をONさせる矩形波のDutyは50以下が望ましい。ちなみに、放電用スイッチング素子FET5をONさせる矩形波のDutyが50を超えると上記コアの偏磁により、放電用スイッチング素子FET5に印加するパルストランス7aの2次側の電圧が低下し、放電用スイッチング素子FET5が欲する信号電圧レベルを確保できないために、好適なスイッチング動作が得られない場合がある。次に変形例を説明する。図7は、パルストランス7a周辺の詳細な回路図であり、スナバ部5の変形例である。この変形例では、スナバ部5を構成する充電用ダイオードD5を、放電用スイッチング素子FET5の寄生ダイオードで代用している。なお、この変形例は実施の形態2に限定されるものではなく、放電用スイッチング素子としてFETを使用したDC/DCコンバータ1であれば適用可能である。以上より、実施の形態2によれば、DC/DCコンバータ1は、パルストランス7aを使用して、放電用スイッチング素子FET5に駆動信号を供給する構成にしたので、簡易な構成のスナバ部5を実現できる。よって、簡素な構成で良好な特性のDC/DCコンバータ1を実現できる。また、実施の形態2によれば、DC/DCコンバータ1は、充電用ダイオードD5として、放電用スイッチング素子FET5の寄生ダイオードを使用する構成にしたので、独立した充電用のダイオードを省略でき、簡素な構成で良好な特性のDC/DCコンバータ1を実現できる。実施の形態3.図8は、DC/DCコンバータ1の構成を示す回路図である。本実施の形態3では、放電用スイッチング素子FET5を駆動する駆動部7としてフォトカプラ7bを使用する。また、図9に、フォトカプラ7b周辺の詳細な回路図を示す。なお、図8および図9において図1と同一または相当の部分については、同一の符号を付し説明を省略する。なお、上記実施の形態1,2の整流部4は、4個の整流ダイオードD1~D4を使用した全波整流回路であったが、本実施の形態3には2個の整流ダイオードD2,D4を使用した両波整流回路を使用する構成例を示す。図1および図5に示すような全波整流回路構成の整流部4においては、整流ダイオードD1~D4に印加される電圧が、理想的にはトランス2の2次巻線に発生する矩形波の上位電位図2等に示すVSに対応する電圧である。そのため、整流ダイオードD1~D4の耐電圧定格に余裕の少ない高電圧整流回路向きである。また、整流時には通電するダイオードが2個整流ダイオードD1,D4または整流ダイオードD2,D3介在するため、整流ダイオードの順方向電圧降下による損失が大きくなる。そのため、比較的に小電流出力向きである。そして、トランス2の2次巻線が1個であるため、トランス2の構成が簡素で、小形である点においても、2次巻線の巻回数が多い高電圧用高電圧小電流用のトランス向きである。他方、図8に示すような両波整流回路構成の整流部4においては、整流ダイオードD2,D4に印加される電圧が、理想的にはトランス2の2次巻線に発生する矩形波の上位電位図2等に示すVSに対応する電圧の2倍となる。そのため、整流ダイオードD2,D4の耐電圧定格に余裕のある低電圧整流回路向きである。また、整流時に通電するダイオードが1個整流ダイオードD2または整流ダイオードD4であるため、整流ダイオードの順方向電圧降下による損失が少ない。そのため、比較的に大電流出力向きである。そして、トランス2の2次巻線は2個1対で中間タップ9が必要となり、トランス2の構成が若干複雑で、大型になる点においても、2次巻線の巻回数が少ない低電圧用低電圧大電流用のトランス向きである。なお、中間タップ9を設けた2次巻線と、2個の整流ダイオードD2,D4を使用する回路構成に、さらに2個のダイオードD6,D7を追加すれば、補助電源10を生成することができる。なお、このダイオードD6,D7は補助電源10用の整流ダイオードであり、補助電源10が必要とする電流が少ないためダイオードD6,D7には相応の小容量のものを使用する。この補助電源10を追加することにより、電圧および電流増幅部を設けることができ、フォトカプラ7bによって伝達した駆動信号を、放電用スイッチング素子FET5を動作させる充分な電圧または電流に増幅することができる。制御部6は、放電用スイッチング素子FET5の駆動信号を増幅する増幅器6aを有し、この増幅器6aとフォトカプラ7bの発光ダイオードとが接続されている。フォトカプラ7bのフォトトランジスタは、一端側が補助電源10に接続され、他端側がゲート用の抵抗R1と放電用スイッチング素子FET5のゲート端子との接続点に接続されている。放電用スイッチング素子FET5は、フォトカプラ7bからの略矩形波状の駆動信号によりON/OFF駆動する。これにより、簡易な構成で、制御部6とは動作電位が異なる放電用スイッチング素子FET5を駆動できる。次に変形例を説明する。図10は、補助電源10の変形例を示す回路図である。この変形例では、補助電源10に定電圧回路10aを追加し、この定電圧回路10aの基準端子を放電用スイッチング素子FET5のソース端子に接続する。これにより、放電用スイッチング素子FET5のゲート端子に一定の電圧の信号を供給することができ、放電用スイッチング素子FET5をより高精度に駆動できる。以上より、実施の形態3によれば、DC/DCコンバータ1は、フォトカプラ7bを使用して、放電用スイッチング素子FET5に駆動信号を供給する構成にしたので、簡易な構成のスナバ部5を実現できる。よって、簡素な構成で良好な特性のDC/DCコンバータ1を実現できる。特に、中間タップ9を備えるトランス2を使用する構成において、フォトカプラ7b用の補助電源10を容易に生成でき、スナバ部5を簡素に構成できる。なお、上記実施の形態3で説明した中間タップ9付きのトランス2と補助電源10とを、上記実施の形態2で説明したパルストランス7aを使用するDC/DCコンバータ1に適用してもよい。以下、図11および図12を用いて説明する。図11は、DC/DCコンバータ1のパルストランス7a周辺の詳細な構成を示す回路図である。なお、図11において図6と同一または相当の部分については同一の符号を付し説明を省略する。この変形例では、不図示のトランス2に中間タップ9を設けてその高電位側に補助電源10を生成し、当補助電源10と増幅器5aを使用して、パルストランス7aの出力を増幅し、放電用スイッチング素子FET5の駆動信号とする。以上のように、絶縁された補助電源10を使用すれば、増幅器5aの使用ができるため、小容量小形のパルストランス7aが使用できる。図12は、図11の変形例を示す回路図であり、抵抗R2,R3を追加した構成である。この変形例では、放電用スイッチング素子FET5に流入する突入電流を制限するために、放電経路に抵抗R2を設ける。また、スナバコンデンサC2に流入する突入電流を制限するために、充電経路に抵抗R3を設ける。これにより、過大な電流の流入によるスナバコンデンサC2および放電用スイッチング素子FET5の劣化を抑制でき、DC/DCコンバータ1の信頼性を向上できる。なお、抵抗R2,R3の一方または両方を、上記実施の形態1~3に示すDC/DCコンバータ1の放電経路および充電経路に設けてもよい。また、上記実施の形態1~3では、放電用のスイッチング素子FET5としてFETを使用する構成を説明したが、これに限定されるものではなく、IGBT絶縁ゲート型バイポーラトランジスタのような他の半導体スイッチを使用することもできる。なお、上述したように放電用のスイッチング素子にFETを使用した場合には、その寄生ダイオードを充電用ダイオードD5に代用してもよい。放電用のスイッチング素子にIGBTを使用した場合には充電用ダイオードD5を別途配設すればよい。上記以外にも、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。"