素子部形成領域となる表面側の表層部を残す裏面側からのバック加工が適用される固体撮像素子用半導体基板であって、前記素子部形成領域となる表面側の表層部と、この表層部より裏面側方向内部に形成され、BMD密度が1×1010/cm3以上1×1012/cm3以下の前記バック加工が適用される第1のバルク層と、この第1のバルク層より裏面側方向内部に形成され、前記第1のバルク層よりBMD密度が低く、その密度が1×109/cm3以上1×1010/cm3以下の前記バック加工が適用される第2のバルク層とを備えることを特徴とする固体撮像素子用半導体基板。前記表層部は、表面から3μm以上5μm以下の厚さを有し、前記第1のバルク層は前記表層部との界面から500nm以上1μm以下の厚さを有することを特徴とする請求項1記載の固体撮像素子用半導体基板。請求項1または2記載の固体撮像素子用半導体基板を用いて固体撮像素子を製造する方法であって、前記固体撮像素子用半導体基板の表層部にフォトダイオードおよびトランジスタからなる半導体素子部を形成する工程と、前記半導体素子部を含む前記表層部の表面に多層構造の配線部を形成する工程と、前記半導体基板の配線部上に支持基板を貼り合わせる工程と、前記半導体基板の裏面側からバック加工を行って、前記表層部と前記第1のバルク層の界面を終点として検出して、前記第1及び第2のバルク層が除去される厚さまで前記半導体基板を薄膜化する工程とを備えることを特徴とする固体撮像素子の製造方法。前記バック加工における前記第1のバルク層の除去は、鏡面研磨であり、前記鏡面研磨中の研磨ヘッドの負荷電流値の変化により前記表層部と前記第1のバルク層の界面を研磨終点として検出することを特徴とする請求項3記載の固体撮像素子の製造方法。しかしながら、特許文献3に記載の技術は、終点検出部が固体撮像素子の製造後も残存する。このため、終点検出部の残存領域には半導体素子部を形成することができず、半導体素子部形成領域が減少して高集積化を妨げる。また、終点検出部は前記半導体基板と異なる材料の埋め込み層からなるため、半導体素子部の形成時または配線部の形成時の熱処理において該埋め込み層からその埋込み材料不純物が拡散し、半導体素子部の半導体特性に悪影響を及ぼすおそれもある。本発明は、前記課題を解決するためになされ、固体撮像素子を製造するために適用した場合、製造後の固体撮像素子に終点検出部が残存せず、半導体素子部への不純物拡散等の問題もなく、高精度の薄膜化を実現することが可能な固体撮像素子用半導体基板を提供する。また、本発明は、固体撮像素子製造後も半導体基板に終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への不純物拡散等の問題もなく、高精度の半導体基板の薄膜化を実現することができる固体撮像素子の製造方法を提供する。本発明の第1側面によると、素子部形成領域となる表面側の表層部を残す裏面側からのバック加工が適用される固体撮像素子用半導体基板であって、前記素子部形成領域となる表面側の表層部と、この表層部より裏面側方向内部に形成され、BMD密度が1×1010/cm3以上1×1012/cm3以下の前記バック加工が適用される第1のバルク層と、この第1のバルク層より裏面側方向内部に形成され、前記第1のバルク層よりBMD密度が低く、その密度が1×109/cm3以上1×1010/cm3以下の前記バック加工が適用される第2のバルク層とを備えることを特徴とする固体撮像素子用半導体基板が提供される。前記第1側面において、前記表層部は、表面から3μm以上5μm以下の厚さを有し、前記第1のバルク層は前記表層部との界面から500nm以上1μm以下の厚さを有することが好ましい。本発明の第2側面によると、第1側面の固体撮像素子用半導体基板を用いて固体撮像素子を製造する方法であって、前記固体撮像素子用半導体基板の表層部にフォトダイオードおよびトランジスタからなる半導体素子部を形成する工程と、前記半導体素子部を含む前記表層部の表面に多層構造の配線部を形成する工程と、前記半導体基板の配線部上に支持基板を貼り合わせる工程と、前記半導体基板の裏面側からバック加工を行って、前記表層部と前記第1のバルク層の界面を終点として検出して、前記第1及び第2のバルク層が除去される厚さまで前記半導体基板を薄膜化する工程とを備えることを特徴とする固体撮像素子の製造方法が提供される。前記第2側面において、前記バック加工における前記第1のバルク層の除去は、鏡面研磨であり、前記鏡面研磨中の研磨ヘッドの負荷電流値の変化により前記表層部と前記第1のバルク層の界面を研磨終点として検出することが好ましい。本発明によれば、固体撮像素子を製造するために適用した場合、製造後の固体撮像素子に終点検出部が残存せず、半導体素子部への不純物拡散等の問題もなく、高精度の薄膜化を実現することが可能な固体撮像素子用半導体基板を提供できる。また、本発明によれば、固体撮像素子製造後も半導体基板に終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への不純物拡散等の問題もなく、高精度の半導体基板の薄膜化を実現することができる固体撮像素子の製造方法を提供することができる。以下、本発明の実施形態に係る固体撮像素子用半導体基板を図面を参照して詳細に説明する。図1は、本実施形態に係る固体撮像素子用半導体基板を示す概略断面図である。固体撮像素子用半導体基板1は、素子部形成領域となる表面2a側の表層部3aを残す裏面2b側からのバック加工が適用される。固体撮像素子用半導体基板1は、素子部形成領域となる表面2a側の表層部3aと、この表層部3aより裏面2b側方向内部に形成され、BMD密度が1×1010/cm3以上1×1012/cm3以下の第1のバルク層4aと、この第1のバルク層4aより裏面2b側方向内部に形成され、前記第1のバルク層4aよりBMD密度が低く、その密度が1×109/cm3以上1×1010/cm3以下の第2のバルク層5とを備える。この第1のバルク層4aと第2のバルク層5は、前記バック加工が適用される。詳しくは、表層部3a、第1のバルク層4a及び第2のバルク層5は、半導体基板1の表面全体に層状に形成されている。固体撮像素子用半導体基板1は、例えば、裏面2b側にも表層部3aと同様の表層部3bを有し、更にこの表層部3bより表面2a側方向内部に、第1のバルク層4aと同様の第1のバルク層4bを有する。なお、この表層部3b及び第1のバルク層4bにおいても前記バック加工が適用される。ただし、この裏面2b側の構成は後述する製造方法において付加的に形成されるものであり、本発明に係る固体撮像素子用半導体基板を限定的に解釈するものではない。図2は、図1に示す固体撮像素子用半導体基板1の表面2aからの深さ方向矢印αの表層部3a、第1のバルク層4aおよび第2のバルク層5におけるBMD密度の分布を示す概念図である。すなわち、実施形態に係る固体撮像素子用半導体基板1は、表層部3aはBMD密度が小さくBMDが殆ど存在せず、表層部3aの裏面2b方向内部に隣接する第1のバルク層4aはBMD密度が最も高く、第1のバルク層4aの裏面2b方向内部に隣接する第2のバルク層5は表層部3aに比べてBMD密度が高く、かつ第1のバルク層4aよりBMD密度が低い。このように表層部3aと第1のバルク層4aとの間、第1のバルク層4aと第2のバルク層5との間のBMD密度に差を設けることによって、それぞれの界面において硬度差を備えることができる。詳しくは、第1のバルク層4aのBMD密度を1×1010/cm3以上1×1012/cm3以下にすることによって、第1のバルク層4aは高い硬度を有し、表層部3aとの間で充分に大きな硬度差を備えることができる。また、第2のバルク層5を第1のバルク層4aよりBMD密度を低くし、その密度を1×109/cm3以上1×1010/cm3以下にすることによって、第1のバルク層4aとの間で硬度差を備えることができる。従って、表層部3aと第1のバルク層4aとの界面、第1のバルク層4aと第2のバルク層5との界面の2箇所において加工終点を検出することができるため、バック加工において、二段階の追い込み加工を行うことができる。それ故、一段階の場合よりも半導体基板の高精度の薄膜化を実現することができる。また、前述したように第1のバルク層4aと第2のバルク層5は、バック加工が適用されるため、このバック加工において完全に除去される。従って、製造後の固体撮像素子に終点検出部が残存せず、かつこれによる半導体素子部への不純物拡散等の問題もない。されに、第1のバルク層4a及び第2のバルク層5のBMD密度を上述したような範囲にすることによって、後述する半導体素子部や多層構造の配線部を形成する際の熱処理において表層部3に拡散した銅CuやアルミニウムAl等の不純物をゲッタリングすることができる。従って、高品質の半導体素子部や配線部を有する固体撮像素子を製造することができる。次に、実施形態に係る固体撮像素子用半導体基板を製造する製造方法の一例を説明する。最初に、少なくとも素子部形成領域となる表層部3aの表面2aが鏡面研磨された半導体基板を準備する。このような半導体基板は、チョクラルスキー法により引き上げたシリコン単結晶インゴットをウェーハ状に切断し、外周部の面取り、ラッピング、研削、エッチング等の加工工程を経た後に、鏡面研磨を行うことにより得ることができる。次に、この半導体基板に不活性ガスまたは還元性ガス雰囲気中、例えば、1250°C以上1390°C以下の温度で、5分間以上1時間以下保持する第1の熱処理を行う。この第1の熱処理は、周知の縦型熱処理装置を用いて行うことができる。この第1の熱処理を行うことにより、前記表層部3a及び前記第2のバルク層5が形成される。その際、第1のバルク層4aにあっては第2のバルク層5と同程度の密度のBMDが形成される。次に、前記第1の熱処理を行った半導体基板に不活性ガス、還元性ガス、窒化性ガス又は酸化性ガス雰囲気中、例えば、1100°C以上1200°C以下の温度で、1秒間以上90秒間以下保持する第2の熱処理を行う。この第2の熱処理は、周知の急速昇降温熱処理RTP:RapidThermalProcess装置を用いて行うことができる。この第2の熱処理を行うことにより、第1のバルク層4aとなる領域にBMD密度サイズを増加させるための空孔が導入される。この第2の熱処理では、例えば1100°C以上1200°C以下の温度からの降温冷却速度は、25°C/秒以上であることが好ましい。このような急速冷却を行うことにより、例えば、1100°C以上1200°C以下の温度で発生した空孔が降温時に減少するのを抑制することができる。次に、前記第2の熱処理を行った半導体基板に不活性ガス、還元性ガス、窒化性ガスまたは酸化性ガス雰囲気中、例えば、700°C以上1100°C以下の温度で、5分間以上1時間以下保持する第3の熱処理を行う。この第3の熱処理は、周知の縦型熱処理装置を用いて行うことができる。この第3の熱処理を行うことにより、前記第2の熱処理で導入された空孔を利用し、第1のバルク層4aとなる領域に高密度のBMDを形成、成長させることができる。このような工程を施すことによって、前述したような実施形態に係る固体撮像素子用半導体基板を製造することができる。なお、前記第1及び第2のバルク層のBMD密度は、半導体基板の酸素濃度や、前記熱処理での熱処理温度、熱処理時間やガス雰囲気等を適時選択することにより調整することができる。次に、本発明の実施形態に係る固体撮像素子の製造方法を図3~図8を参照して詳細に説明する。まず、前述した図1及び図2に示すような半導体基板1を準備する。次いで、半導体基板1の表層部3aに周知の半導体プロセスを用いてフォトダイオードおよびトランジスタの一部を形成する。すなわち、半導体基板1の撮像領域に各画素に対応しフォトダイオード11とMOSトランジスタの一部ソースドレイン領域;12aを形成し、更に、周辺領域にCMOSトランジスタの一部ソースドレイン領域13aを形成する図3図示。次いで、表層部3aの表面2a上に周知の方法によりゲート絶縁膜14を介してMOSトランジスタのゲート電極12bおよびCMOSトランジスタのゲート電極13bを形成する。ソースドレイン領域12a、ゲート絶縁膜14およびゲート電極12bによりMOSトランジスタ12が構成される。また、ソースドレイン領域13a、ゲート絶縁膜14およびゲート電極13bによりCMOSトランジスタ13が構成される。つづいて、ゲート電極12b、13bを含むゲート絶縁膜14上に層間絶縁膜15を介して多層構造の配線16を有する配線部17を形成する図4図示。ひきつづき、層間絶縁膜15上に支持基板例えば、シリコン基板18を周知の方法により貼り合わせる図5図示。次いで、例えばダイヤモンド砥石を用いて研削加工により、半導体基板1の裏面2b側からバック加工を行い、表層部3b、第1のバルク層4bを除去し、かつ、第2のバルク層5においては、第1のバルク層4aとの界面から裏面2b側方向に、後に行われる鏡面研磨の取代分約5~15μmを残した位置まで加工を行う図6図示。次いで、周知の鏡面研磨装置を用いて半導体基板1の第1のバルク層4a及び残存させた第2のバルク層5を鏡面研磨により除去する図7図示。図9は、実施形態に係る固体撮像素子の製造工程に用いられる鏡面研磨装置の一例を示す概念図である。鏡面研磨装置30は、被処理基板である半導体基板1の片面裏面2b側を鏡面研磨する装置である。鏡面研磨装置30は、例えば研削加工された半導体基板1の裏面2b側を研磨面としてその裏面側支持基板18側を保持する研磨ヘッド32を有する。研磨ヘッド32の下方には、水平方向に回転可能な定盤34が設けられ、その上面には研磨布36が貼設されている。また、この鏡面研磨装置30には研磨中の研磨ヘッド32の負荷電流を測定する負荷電流測定部42が設けられている。前記鏡面研磨の際には研磨ヘッド32が下降し図示せず、研磨ヘッド32に保持された半導体基板1の研磨面を研磨布36に押圧し、研磨布36の上方に配置した研磨ノズル38から研磨剤40を研磨布36上に供給して、研磨ヘッド32と、定盤34を水平方向に回転させながら、前記研磨面の鏡面研磨を行う。この際、鏡面研磨中の研磨ヘッド32の負荷電流測定部42で測定される負荷電流値の変化により前記表層部3aと前記第1のバルク層4aの界面を研磨終点として検出する。すなわち、前述したように実施形態に係る半導体基板1は、表層部3aと第1のバルク層4aとの間に大きい強度差を有するBMD密度が高い第1のバルク層4aは強度が高く[BMDは、SiO2の塊であるため]、表層部3aは強度が低い。このような鏡面研磨において、第1のバルク層4aを研磨する際には半導体基板1の研磨面と研磨布36との摩擦係数が小さくなるため、前記研磨ヘッド32の負荷電流値は小さくなる。また、表層部3aを研磨する際には半導体基板1の研磨面と研磨布36との摩擦係数が大きくなるため、研磨ヘッド32の負荷電流値は大きくなる。従って、この負荷電流値の変化を検出してこれを研磨終点とすることで、半導体基板を高精度に薄膜化をすることが可能になる。より詳しくは、鏡面研磨は周知の3連3段研磨1次研磨、2次研磨、仕上げ研磨により行う。1次研磨は、半導体基板の平坦度の修正を目的として行われる鏡面研磨であり、研磨レートが大きい。1次研磨は、一般的に硬質研磨布を用い、粒径が比較的大きいコロイダルシリカを含有したアルカリ溶液pH=10.5程度を研磨剤として使用する。2次研磨及び仕上げ研磨は、半導体基板の表面粗さやヘイズの修正を目的として行われる鏡面研磨であり、研磨レートが小さい。2次研磨及び仕上げ研磨は、一般的に軟質研磨布を用い、粒径が小さいコロイダルシリカを含有したアルカリ溶液pH=10.5程度を研磨剤として使用する。この2次研磨及び仕上げ研磨は、最大取代1μm未満で行う。前記バック加工における第1のバルク層の除去は、1次研磨で行い、表層部と第1のバルク層の界面を研磨終点として検出後、1次研磨を終了する。その後、前記2次研磨及び仕上げ研磨を行うことが好ましい。第1のバルク層4aは、BMD密度が高く、通常のシリコンと比べて硬度が高いため研磨レートが大きく低下する。従って、第1のバルク層4aの除去を研磨レートが最も高い1次研磨により行うことで生産性の低下を抑制することができる。なお、2次研磨及び仕上げ研磨においては、表層部3aを研磨することになるが、これらの研磨は研磨取代が1μm未満であるため問題となることがない。このような鏡面研磨を行うことで、半導体基板を確実かつ高精度で薄膜化することが可能となる。なお、上述した点を考慮すると、実施形態に係る半導体基板の前記表層部は表面から3μm以上5μm以下の厚さを有し、第1のバルク層は表層部との界面から500nm以上1μm以下の厚さを有することが好ましい。これにより、強度が高く研磨レートが低下する第1のバルク層4aの除去を最小限とすることができると共に、表層部3aの2次研磨及び仕上げ研磨を可能半導体素子部形成領域は概ね表面から深さ2μmまでの領域とすることができるため好ましい。次いで、表層部3aの研磨面に周知の方法にて例えばシリコン窒化膜19およびシリコン酸化膜20を順次堆積してパッシベーション膜21形成する。つづいて、表層部3aの所要位置にパシベーション膜21からパッド開口部を形成し、層間絶縁膜15の多層構造の配線16と接続する端子部図示せずを形成する。また、フォトダイオード11に対向するパシベーション膜21上にカラーフィルタ22およびチップレンズ23を形成して固体撮像素子を製造する図8図示。このような実施形態によれば、従来のように固体撮像素子の製造後も終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、半導体基板を精度よく薄膜化し、固体撮像素子を製造することができる。以下、本発明を実施例に基づいてさらに具体的に説明するが、本発明は実施例により限定解釈されるものではない。実施例1少なくとも素子部形成領域の表面が鏡面研磨された直径8インチ、厚さ725μmのシリコン基板を準備した。このシリコン基板を周知の縦型熱処理装置の反応管内に投入し、アルゴンガス雰囲気にて、1350°Cの温度で1時間保持する第1の熱処理を行った。次に、第1の熱処理を行ったシリコン基板を周知の急速昇降温熱処理装置の反応管内に投入し、酸化性ガス雰囲気酸素100ガスにて、1200°Cの温度で60秒間保持する第2の熱処理を行った。その後、第2の熱処理を行ったシリコン基板を周知の縦型熱処理装置の反応管内に投入し、アルゴンガス雰囲気にて、1100°Cの温度で30分間保持する第3の熱処理を行った。得られたシリコン基板に対して、BMD析出熱処理780°C×3時間1000°C×16時間を施した後、前記シリコン基板を劈開して、その劈開面をSEM観察した。その結果、シリコン基板の表面から5μmまでの深さ領域表層部3aはBMDが殆ど認められず、表層部3aから更に1μmの深さ領域には高密度のBMDが形成され第1のバルク層4a、更に、第1のバルク層4aから更に裏面2b側方向の深さ領域には、前記第1のバルク層4aより低密度のBMDの形成が確認された第2のバルク層5。この第1のバルク層4aと第2のバルク層5のBMD密度をIRトモグラフィ株式会社レイテックス製MO-411にて測定したところ、第1のバルク層4aは、1×1011/cm3であり、第2のバルク層5は、1×1010/cm3であった。次いで、前記シリコン基板を用いて前述した図3から図8に示す工程に従って、半導体素子部形成領域を表面から深さ2μmまでの領域の設計として固体撮像素子を製造した。このような工程において、支持基板シリコン基板18としては、直径8インチ、厚さ725μmのシリコン基板を用いた。前記シリコン基板のバック加工は、315の番手の砥粒を有するビトリファイド研削砥石及び2000の番手の砥粒を有するレジンボイド研削砥石を用いて、シリコン基板の裏面2b側から前記第2のバルク層5が厚さ10μm残存する位置まで研削加工を行った。次に、1次研磨により、前記第1のバルク層4aと第2のバルク層5の界面を終点として検出して仮研磨を行い、更に、1次研磨により前記表層部3aと前記第1のバルク層4aの界面を終点として検出して、前記第1のバルク層が除去される厚さまで追い込み研磨を行って前記半導体基板を薄膜化した。その後、露出した前記表層部3aの表面に対して、合計取代1μm未満で2次研磨及び仕上げ研磨を行った。以上の方法にて行うことで、第1のバルク層4aまで完全に除去された固体撮像素子を得ることができた。更に、半導体素子部上の半導体層残存した表層部3aの膜厚をFT-IRにて評価したところ、半導体層の面内バラツキが2μm±0.3μmであり、高精度の薄膜化を実現できることが認められた。