"複数の被試験回路を有する半導体集積回路のテスト方法であって、前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するIDを付加したテスト入力信号を外部から受信し、前記IDを識別し、前記IDに対応する前記被試験回路に、前記IDが付加されたテストパターンを入力し、前記被試験回路から前記テストパターンに対応するテスト結果が出力される度に、前記テスト結果に、前記IDを付加してテスト出力信号として外部に出力する半導体集積回路のテスト方法。複数の被試験回路を有する半導体集積回路のテストシステムであって、前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するIDを付加したテスト入力信号を生成するテスト部と、前記テスト入力信号を、前記半導体集積回路に無線で送信する無線部とを有し、前記無線部は、前記IDに対応した前記被試験回路からの当該IDが付加されたテストパターンによるテスト結果を含み、当該IDが付加されたテスト出力信号を前記半導体集積回路から受信し、前記テスト部は、前記テスト出力信号に基づいて前記半導体集積回路の良否を判定する半導体集積回路のテストシステム。複数の被試験回路と、外部のテストシステムと通信することにより、前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するIDが付加されたテスト入力信号を受信するインターフェース部と、前記IDを識別し、前記IDに対応する前記被試験回路に、前記IDが付加されたテストパターンを入力し、前記複数の被試験回路から前記テストパターンに応じたテスト結果が出力される度に、前記テスト結果に前記IDを付加したテスト出力信号を、前記インターフェース部を介して、外部の前記テストシステムに出力する試験回路と、を備える半導体集積回路。前記複数の被試験回路に接続され、前記被試験回路毎に異なるクロック信号を供給するプリスケーラをさらに備える請求項3記載の半導体集積回路。前記インターフェース部は、無線で前記テストシステムと通信することを特徴とする請求項3又は4記載の半導体集積回路。しかしながら、特許文献1に記載の技術では、半導体集積回路が、複数の被試験回路を有する場合には、被試験回路それぞれにテストパターンを入力した後、全ての被試験回路からテスト結果が出力されるまで、外部への結果の出力を待たなくてはならない。すなわち、この構成では、テスト時間は、テスト結果が出力されるまでかかる時間が最も長い被試験回路の動作に制約されたものとなり、テスト時間が長時間化するという問題があった。本発明にかかる半導体集積回路は、複数の被試験回路と、外部のテストシステムと無線で通信することにより、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するIDが付加されたテスト入力信号を受信する無線インターフェース部と、IDを識別し、IDに対応する被試験回路に、IDが付加されたテストパターンを入力し、複数の被試験回路からテストパターンに応じたテスト結果が出力される度に、テスト結果にIDを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステムに出力する試験回路と、を備えるものである。本発明にかかる半導体集積回路のテスト方法は、複数の被試験回路を有する半導体集積回路のテスト方法であって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するIDを付加したテスト入力信号を外部から受信し、IDを識別し、IDに対応する被試験回路に、IDが付加されたテストパターンを入力し、被試験回路からテストパターンに対応するテスト結果が出力される度に、テスト結果に、IDを付加してテスト出力信号として外部に出力するものである。本発明にかかる半導体集積回路のテストシステムは、複数の被試験回路を有する半導体集積回路のテストシステムであって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するIDを付加したテスト入力信号を生成するテスト部と、テスト入力信号を、半導体集積回路に無線で送信する無線部とを有し、無線部は、IDに対応した被試験回路からの当該IDが付加されたテストパターンによるテスト結果を含み、当該IDが付加されたテスト出力信号を半導体集積回路から受信し、テスト部は、テスト出力信号に基づいて半導体集積回路の良否を判定するものである。これにより、本発明にかかる半導体集積回路、そのテスト方法及びテストシステムは、テストパターンに、被試験回路のIDを付加することにより、それぞれの被試験回路からテスト結果が出力される毎に、テスト出力信号をテストシステムに送信することができる。本発明によれば、よりテスト時間を短くすることができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本発明の特徴を明確にするため、特許文献1の技術の問題点について説明する。図1は、特許文献1に記載の半導体集積回路110及びそのテストシステム100の構成を簡略化して示すブロック図である。図1に示すように、テストシステム100は、テスト手段101、無線部102を備える。半導体集積回路110には、無線部102と通信する無線I/Fモジュール103が設けられている。また、図1に示す例では半導体集積回路110には、3つの被試験回路104A、104B、104Cが設けられているものとする。無線部102から、無線I/Fモジュール103にテストパターンが送信される。無線I/Fモジュール103にて受信したテストパターンは被試験回路104A、104B、104Cにそれぞれ入力される。図2は、特許文献1に記載の半導体集積回路にテストを実施する際の処理時間の概要を示す図である。図2において、T0~T1、T1~T2、、T7~T8はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を1区間とよぶ。被試験回路104A乃至104Cにそれぞれテストパターンを入力するのに必要とする時間を1区間分とする。それぞれの被試験回路にテストパターンが入力され、テスト動作を行い、テスト結果が出力されるまでに必要とする時間を2区間分とする。被試験回路104A乃至104Cからそれぞれテスト結果を出力するのに必要な時間を1区間分とする。図1の半導体集積回路では、3つの被試験回路104A乃至104CにT0からT3までの3区間に、テストパターンが入力されるRX。そして、T3からT5までの2区間に、被試験回路104A~104Cに対して同時にテストが実行されるT501。T5からT8までの3区間にテスト結果が出力されるTX。よって、テストパターンの入力から、テスト結果の出力まで8区間分の時間が必要となる。図3は、本実施の形態にかかる半導体集積回路がテストを実施する際の処理時間の概要を示す図である。なお、本実施の形態にかかる半導体集積回路も、3つの被試験回路A~Cを有するものとする。本実施の形態にかかる半導体集積回路及びそのテストシステムについては後に詳述する。図3において、図2と同様に、T0~T1、T1~T2、、T5~T6はそれぞれ等しい時間間隔であるものとする。また、被試験回路A~Cにそれぞれテストパターンを入力するのに必要とする時間、テスト動作を行う時間、被試験回路A~Cからそれぞれテスト結果を出力するのに必要な時間は、図2に示す例と同様であるものとする。本実施の形態にかかる半導体集積回路では、被試験回路A~Cはそれぞれ独立してテストパターンの入力やテスト結果の出力が可能である。従って、T0からT1までの1区間に、被試験回路Aにテストパターンを入力するRX1。そして、被試験回路Aは、T1からT3の2区間に、テストを実行するT51。T3からT4までの1区間に、被試験回路Aのテスト結果を出力するTX1。被試験回路Bは、被試験回路Aがテストを実行しているのと並行して、T1からT2までの1区間に、テストパターンを入力するRX2。そして、被試験回路Bは、T2からT4までの2区間に、テストを実行しT52、T4からT5までの1区間に、テスト結果を出力するTX2。被試験回路Cは、被試験回路A及びBがテストを実行している期間である、T2からT3までの1区間に、テストパターンを入力するRX3。そして、T3からT5までの2区間にテストを実行しT53、T5からT6までの1区間に、テスト結果を出力する。よって、テストパターンの入力から、テスト結果の出力まで、図2に示す例では8区間分の時間が必要であったものが、本実施の形態によれば6区間分の時間で終了することができる。実施の形態1.次に、実施の形態1にかかる半導体集積回路及びそのテストシステムについて、さらに説明する。図4は、実施の形態1にかかる半導体集積回路及びそのテストシステムを示すブロック図である。テストシステム10aは、テスト部11、14と無線部12、15とを有する。半導体集積回路20aは、無線インターフェース部13と、ID識別試験回路71乃至73と、被試験回路81乃至83とを有する。無線インターフェース部13は、システムクロックバス61により、ID識別試験回路71乃至73及び被試験回路81乃至83と接続され、フレームクロック入力バス62、フレームクロック出力バス63、nビット入力バス64及びnビット出力バス65により、ID識別試験回路71乃至73と接続されている。ID識別試験回路71乃至73は、それぞれ被試験回路81乃至83に接続されている。テスト部11及び14は、テスト入力信号641図5参照を生成する。また、テスト部11及び14は、半導体集積回路20aからのテスト出力信号651図5参照を受け取り、当該集積回路が良品か不良品かを判定する。ここで、テスト入力信号641は、被試験回路81乃至83をテストするためのテストパターンと、被試験回路81乃至83を識別するIDと、被試験回路81乃至83のテストを実行するためのタイミング情報を含む信号である。テスト出力信号651は、テストパターンの入力に応じて、被試験回路81乃至83から出力されたテスト結果と、当該テスト結果を出力した被試験回路81乃至83を識別するためのIDを含む情報である。無線部12及び15は、無線インターフェース部13と通信し、テスト部11及び14からのテスト入力信号641を送信し、半導体集積回路20aから送信されたテスト出力信号651を受信する。無線インターフェース部13は、無線部12及び無線部15と通信し、テスト入力信号641を受信する。そして、テスト入力信号641に含まれるテストパターン及び当該テストパターンに付加されたIDとを、nビット入力バス64を介して、テスト入力パケット171~173図5参照として、ID識別試験回路71乃至73に出力する。また、テスト入力信号に含まれるタイミング情報としてのシステムクロック信号611は、システムクロックバス61を介してID識別試験回路71乃至73及び被試験回路81乃至83に出力される。タイミング情報としてのフレームクロック入力信号621図5参照と、フレームクロック出力信号631図5参照は、それぞれフレームクロック入力バス62及びフレームクロック出力バス63を介してID識別試験回路71乃至73に出力される。nビット出力バス65は、ID識別試験回路71乃至73に接続され、テスト結果にIDを付加したテスト出力パケット177~179図5参照を、無線インターフェース部13に出力する。無線インターフェース部13は、ID識別試験回路71乃至73から出力されたテスト出力パケット177乃至179を、テスト出力信号651として、テストシステムの無線部12及び15に送信する。システムクロック信号611は、ID識別試験回路71乃至73及び被試験回路81乃至83の基準となるクロック信号である。フレームクロック入力信号621は、テストパターンを被試験回路81乃至83のいずれかに入力するタイミングを制御するための信号である。フレームクロック出力信号631は、テスト出力パケット177乃至179を、無線インターフェース部13に出力するタイミングを制御するための信号である。本実施の形態では、テスト入力信号641から、テスト入力パケット171乃至173が生成される。テスト入力信号641は、被試験回路81乃至83のそれぞれに供給されるテスト入力パケット171乃至173の部分毎に分割される。分割された部分毎に、先頭に被試験回路81乃至83を特定するためのIDが付加されている。また、テスト入力信号641はパケットに分割され、先頭のIDの後ろに複数のパケットが付加する形式となっている。テスト出力パケット177乃至179も、テスト入力パケット171乃至173と同様に、パケットに分割され、先頭のIDの後に複数のパケットが付加する形式となっている。ID識別試験回路71、72、73は、テスト入力パケット171~173に含まれるIDを識別する。ID識別試験回路71、72、73は、識別したIDが、接続される被試験回路81乃至83のIDのいずれかと一致した場合、当該一致した被試験回路81乃至83のいずれかにフレームクロック入力信号621に応じて、テスト入力パケット171~173に含まれるテストパターンを出力する。また、ID識別試験回路71、72、73は、被試験回路81乃至83が出力したテスト結果にIDを付加してテスト出力パケット177、178、179とし、フレームクロック出力信号に応じて、無線インターフェース部13に出力する。本実施の形態においては、半導体集積回路20aが複数の被試験回路81乃至83を有している場合に、テストパターンと、テスト結果とに被試験回路81乃至83を識別するIDを付加しているため、それぞれの被試験回路がテスト結果を出力する度に、他の被試験回路の結果の出力を待つことなく、テスト結果の出力が可能である。すなわち、本実施の形態においては、他の被試験回路へのテストパターンの入力や、テストの実行状態、及びテスト結果の出力の状態に依存することなく、それぞれの被試験回路のテストが終了する度にテスト結果が出力できる。なお、本実施の形態においては、ID識別試験回路71乃至73を複数有するとしたが、1つにまとめる構成にしてもよい。次に、実施の形態1における各ブロックの動作タイミングについて、より詳細に説明する。図5は、本実施の形態にかかるテストシステムの動作を説明するタイミングチャートである。なお、ここでは、テスト入力パケット171、172、173は、それぞれ被試験回路81、82、83に対応するIDを有している例について説明する。図5において、S0-S1、S1-2、、S39-S40はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を1区間とよぶ。システムクロック信号611がID識別試験回路71乃至73及び被試験回路81乃至83に入力される。次に、フレームクロック入力信号621が、タイミングC1でID識別試験回路71乃至73に入力される。フレームクロック入力信号621に応じて、テスト入力パケット171がID識別試験回路71乃至73それぞれに入力される。ID識別試験回路71、72、73では、テスト入力パケット171のIDを識別する。テスト入力パケット171は、被試験回路81に対応するIDを有しているため、ID識別試験回路71は、当該テスト入力パケット171に含まれるテストパターンを被試験回路81に出力する。被試験回路81では、テスト実行時間174の間に入力されたテストパターンに応じたテストが実行される。被試験回路81へのテスト入力パケット171の出力が終了すると、フレームクロック入力信号621が、タイミングC2でID識別試験回路71乃至73に入力される。フレームクロック入力信号621に応じて、テスト入力パケット172がID識別試験回路71乃至73のそれぞれに入力される。ID識別試験回路71、72、73では、テスト入力パケット172のIDを識別する。テスト入力パケット172は、被試験回路82に対応するIDを有しているため、ID識別試験回路72は、当該テスト入力パケット172に含まれるテストパターンを被試験回路82に出力する。被試験回路82では、テスト実行時間175の間に入力されたテストパターンに応じたテストが実行される。図5に示す例では、被試験回路81のテストは、テスト入力パケット172の入力中に終了する。被試験回路81のテスト終了後、テスト入力パケット172の入力中にタイミングC4で、フレームクロック出力信号631がID識別試験回路71乃至73に入力される。ID識別試験回路71は、フレームクロック出力信号631に応じて、テスト出力パケット177を出力する。被試験回路82へのテスト入力パケット172の出力が終了すると、フレームクロック入力信号621が、タイミングC3でID識別試験回路71乃至73に入力される。フレームクロック入力信号621に応じて、テスト入力パケット173がID識別試験回路71乃至73それぞれに入力される。ID識別試験回路71、72、73では、テスト入力パケット173のIDを識別する。テスト入力パケット173は、被試験回路83に対応するIDを有しているため、ID識別試験回路73は、当該テスト入力パケット173に含まれるテストパターンを被試験回路83に出力する。被試験回路83では、テスト実行時間176の間に入力されたテストパターンに応じたテストが実行される。図5に示す例では、被試験回路82のテストは、テスト入力パケット173の入力の終了と略同時に終了する。被試験回路82のテスト終了後、テスト実行時間176中のタイミングC5で、フレームクロック出力信号631がID識別試験回路71乃至73に入力される。ID識別試験回路72は、フレームクロック出力信号631に応じて、テスト出力パケット178を出力する。テスト出力パケット178の出力が終了した後、フレームクロック出力信号631がタイミングC6でID識別試験回路71乃至73に入力され、ID識別試験回路73は、フレームクロック出力信号631に応じて、テスト出力パケット179を出力する。このように、ID識別試験回路71乃至73は、フレームクロック出力信号631のタイミングC4乃至C6で、それぞれテスト出力パケット177乃至179を無線インターフェース部13に出力する。この際、フレームクロック出力信号631は、被試験回路81乃至83のテスト動作が終了するタイミングC4乃至C6が設定されている。本実施の形態では、テスト開始から終了までにS2からS28の区間を必要とする。これに対し、図6は、図1に記載のテストシステムの動作を説明するタイミングチャートである。図2の場合と同様に、図6に示す例においても半導体集積回路は、被試験回路A,B,Cの3つを有するものとする。図6では、全ての被試験回路にテストパターン入力後、全ての被試験回路のテストが終了するタイミング、つまり、最もテストにかかる時間が長い被試験回路Bのテストが終了するタイミングまで待ち、テスト結果の出力を開始する。図6のように、被試験回路のテスト実行時間194乃至196に大小がある場合、テスト結果の出力のタイミングは、テスト実行時間が最も長いものが終了するまで待つこととなる。従って、従来の技術では、テスト時間はS2からS39までの区間となる。本実施の形態を示す図5のタイミングチャートでは、被試験回路が3個あった場合、S2からS28の27区間で、被試験回路3個全てのテスト入力と出力が完了する。それに対し、図6のタイミングチャートでは、S2からS39となり38区間となる。よって図5に示す本実施の形態と図6に示す例とを比較すると、テストに必要とされる時間は27:38となり、約28.9テスト時間を短く抑えることができる。本実施の形態にかかる半導体集積回路20aは、一部の被試験回路がテスト入力信号を入力している際に、他の被試験回路がテスト動作を実施したり、テスト出力信号651を出力したりすることが可能である。従って、テスト入力信号641の入力と、テスト動作と、テスト出力信号651の出力が同時に実施可能であるため、複数の処理を並行して実施することができ、よりテスト時間を短縮することができる。つまり、図1に示す例では、被試験回路を識別するIDが、テストパターンに付加されていなかったため、テストパターンが全て受信されるまで、被試験回路に対するテスト動作は開始できなかった。そのため、テストパターンが全て受信されるまで、全ての回路において動作が行われず、時間は無駄になっていた。さらに、テスト結果の出力の際も、図1に示す例では、図6のように、全ての被試験回路のテスト結果の出力を待って出力していた。しかし、本実施の形態では、他の被試験回路のテスト結果の出力を待って出力する必要がないために、テストの実行が終わった回路から順に結果を出力することが可能である。ここで、被試験回路81乃至83の回路構成が異なる場合、テスト実行時間174乃至177等が均一ではないことがある。また、テスト入力信号641及びテスト出力信号651も同じパケット数ではなく、大小が存在する場合がある。図5に示す例では、被試験回路81に入力されるテスト入力パケット171は、パケット数が大きく、テスト入力パケット171の入力にかかる時間、これに対応するテスト出力パケット177の出力にかかる時間が長い。これに対し、被試験回路82と83にそれぞれ入力されるテスト入力パケット172、173は、パケット数が小さく、テスト入力パケット172、173をそれぞれ入力する時間、これにそれぞれ対応するテスト出力パケット178、179の出力にかかる時間は短い。上述の例では、被試験回路81乃至83の配置の順序と、テスト入力パケットの入力及びテスト出力パケットの出力の順序が同じであったが、それぞれの回路に対してテスト入力を実施後、テスト動作速度が速く、テストの実行時間が短い被試験回路、例えば、被試験回路83、81、82の順番でテストするようにしてもよい。この場合、よりテストの実施時間を短くすることが出来る。また、テストの実行時間によっては、テストシステム10aと半導体集積回路20aとの通信において、テスト入力信号641とテスト出力信号651の送信と受信が同時に実施される場合がある。このような場合でも、本実施の形態では、テストシステム10aは、無線部12及び無線部15を有しているため、送信と受信を同時に行うことが可能である。従って、テスト入力信号641とテスト出力信号651の送受信を同時に行うことが可能であり、さらにテスト時間を短縮することが可能である。なお、本実施の形態では、システムクロック、フレームクロック入力信号及びフレームクロック出力信号は、テストシステム10aの無線部を介して、無線インターフェース部13に供給されるものとする。しかし、例えば、半導体集積回路20aがクロック生成部を有し、テストシステム10aからテスト入力信号641を受け取った場合に、クロック生成部がシステムクロック、フレームクロック入力信号およびフレームクロック出力信号を生成するようにしてもよい。実施の形態2.図7は、実施の形態2に係る半導体集積回路及びそのテストシステムの構成を示すブロック図である。本実施の形態においては、実施の形態1の構成に加え、半導体集積回路20bは、プリスケーラ91を有している。本実施の形態では、ID識別試験回路71乃至73と、被試験回路81乃至83とは、動作するクロック信号の周波数が異なる回路である。プリスケーラ91は、ID識別試験回路71乃至73と、被試験回路81乃至83に接続され、システムクロック信号611を、1/1、1/2、1/8に分周したシステムクロック信号66、67、68を供給する。本実施の形態によれば、プリスケーラ91を有することにより、システムクロック信号を所望のものに設定できる。従って、動作速度が遅い回路と、動作速度が速い回路とを有する半導体集積回路20であっても、それぞれの動作速度を満たすシステムクロックを選んでテストすることで、テスト時間を短縮することが可能である。実施の形態3.図8は、実施の形態3にかかる半導体集積回路及びそのテストシステムを示す図である。本実施の形態においては、実施の形態1及び2とは異なり、テストシステム10bは、無線部12及び15に換えて、接触テストに用いるための入出力部92及び入出力部93と、プローブピン95及び96を有する。また、半導体集積回路20cは、実施の形態1及び2とは異なり、無線インターフェース部13に換えて、インターフェース部94と、テスト端子97及び98とを有する。テスト部11は、入出力部92と接続され、テスト部14は、入出力部93と接続されている。本実施の形態では、テスト入力信号641、テスト出力信号651の送受信を同時に行うため、2つの入出力部92及び93と、2つのテスト部11及びテスト部14が設けられている。一例として、テスト部11がテスト入力信号641を生成し、テスト部14がテスト出力信号651を受信するものとする。入出力部92は、テスト部11から出力されたテスト入力信号641図5参照を、プローブピン95を介して、半導体集積回路20cに出力する。また、入出力部93は、半導体集積回路20cから出力されるテスト出力信号651図5参照を、プローブピン96を介して受け取り、テスト部11又は14に入力する。半導体集積回路20cは、テストシステム10bと接触テストする入力部及び出力部としての、テスト端子97及び98と、インターフェース部94とを有する。インターフェース部94は、テスト端子97及び98と接続されている。また、インターフェース部94は、ID識別試験回路71、72、73の入力がまとめられたnビット入力バス64と、ID識別試験回路71、72、73の出力がまとめられたnビット出力バス65とに接続されている。インターフェース部94は、テスト端子97を介して、テストシステム10bのプローブピン95と接触することにより、被試験回路81~83をそれぞれテストするテストパターンに、被試験回路81~83をそれぞれ識別するIDが付加されたテスト入力信号を受け取り、試験回路71乃至73に出力する。試験回路71乃至73は、IDを識別し、IDに対応する被試験回路81、82、及び83のいずれかに、IDが付加されたテストパターンを入力する。そして、ID識別試験回路71、72及び73は、被試験回路81、82及び83から、テストパターンに応じたテスト結果が出力される度に、テスト結果にIDを付加したテスト出力信号を出力する。出力されたテスト出力信号は、インターフェース部94、テスト端子98、及びプローブピン96を介して、テストシステム10bのテスト部14に出力される。本実施の形態においては、実施の形態1ではテストシステム10aと半導体集積回路20aとの間で、無線通信によりテストを実施していたことに換えて、プローブピン95及び96と、テスト端子97及び98と、をそれぞれ接触させることによりテストを実施する点が異なる。システムクロック信号611、フレームクロック入力信号621、フレームクロック出力信号631、テスト入力信号641及びテスト出力信号651は実施の形態1と同様である。本実施の形態においては、ID識別試験回路71乃至73の入力が1つにまとめられ、出力は一つにまとめられている。従って、テストシステム10bと接触テストするためのテスト端子が、入力と出力でそれぞれ1つにすることができ、テスト端子の数を減らすことができる。接触テストの際には、全てのテスト端子に正確にプローブピン正確に接触させる必要があるため、テスト端子が多いほど、より高い正確さが必要とされる。しかし、本実施の形態では、接触テストのためのテスト端子は、入力及び出力側で、テスト端子を1つにまとめられるため、テストシステムのプローブピンと接触させるテスト端子の数を減らすことができ、より容易に接触テストを行うことができる。なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、ハードウェアの構成として説明したが、これに限定されるものではなく、任意の処理を、CPUCentralProcessingUnitにコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、様々なタイプの非一時的なコンピュータ可読媒体nontransitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROMReadOnlyMemory、CD-R、CD-R/W、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMrandomaccessmemoryを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。"