"信号の入出力に用いる複数の外部端子と、夫々、前記複数の外部端子と接続され、複数の入出力信号を信号処理する複数の信号処理回路を有する複数の信号入出力部と、前記複数の信号入出力部に接続され、前記複数の信号入出力部を駆動する電圧を供給する電源回路と、接続先からの信号を検出する検出回路とを具備し、前記複数の信号入出力部の中の一つは、アナログ信号に対してA/D変換処理を行うA/D変換器を有するアナログ信号入出力部である、第一アナログ信号入出力部であり、前記検出回路は、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を接続先から検出し、前記判断基準信号を基に雑音が発生したと判断した時に、前記第一アナログ信号入出力部が行う前記A/D変換処理の中止を命令し、更に中止した前記A/D変換処理を最初からやり直す命令をする、A/D変換器内蔵半導体集積回路。請求項1に記載のA/D変換器内蔵半導体集積回路において、前記複数の外部端子の一つである第一外部端子は、前記第一外部端子と接続された前記第一アナログ信号入出力部と、前記第一外部端子と接続され、前記複数の信号入出力部の中の一つであり、デジタル信号を入出力するための回路を有するデジタル信号入出力部である、第一デジタル信号入出力部とに接続され、前記第一外部端子に接続された前記複数の入出力部の中から任意に接続先を選択することが可能であり、前記第一外部端子以外の前記複数の外部端子は、夫々、前記第一アナログ信号入出力部及び前記第一デジタル信号入出力部以外の前記複数の信号入出力部と接続される、A/D変換器内蔵半導体集積回路。請求項2に記載のA/D変換器内蔵半導体集積回路において、前記検出回路は、前記アナログ信号入出力部及び前記デジタル信号入出力部に接続され、前記デジタル信号入出力部の出力ポートの論理レベルの変化を監視し、前記論理レベルの変化を検出したときに、前記アナログ信号入出力部に前記A/D変換処理の中止を命令し、中止した前記A/D変換処理を最初からやり直す命令をする、A/D変換器内蔵半導体集積回路。複数の外部端子の一つと接続されており、入力されたアナログ信号に対してA/D変換処理を行うA/D変換器を有するアナログ信号入出力部にて、A/D変換処理を行うステップと、前記アナログ信号入出力部とは別の外部端子と接続されており、デジタル信号を入出力するための回路を有するデジタル信号入出力部にて、デジタル信号の入出力を行うステップと、接続先の信号を検出する検出回路が、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を検出するステップと、前記検出回路が、前記判断基準信号を基に雑音が発生したと判断した時に、前記A/D変換処理の中止を命令するステップと、前記検出回路が、中止した前記A/D変換処理を最初からやり直す命令をするステップとを具備する、A/D変換器内蔵半導体集積回路のA/D変換方法。請求項4に記載のA/D変換器内蔵半導体集積回路のA/D変換方法において、前記判断基準信号は、前記デジタル信号入出力部の出力ポートの論理レベルであり、前記検出回路が、前記判断基準信号を基に雑音が発生したと判断した時に、前記A/D変換処理の中止を命令するステップは、前記検出回路が、前記出力ポートの論理レベルの変化を検出した時に雑音が発生したものと判断し、前記A/D変換処理の中止を命令する、A/D変換器内蔵半導体集積回路のA/D変換方法。従来技術では、デジタル信号のデジタル信号出力ポートに状態遷移がある一定周期で発生する場合には、その状態遷移によるキックバック雑音のA/D変換に対する影響を除外できる。しかし、このキックバック雑音が電源回路等を通じて別の回路に不定期に発生する場合、該雑音のA/D変換器への影響を完全に回避することが出来ない。その結果、A/D変換器にキックバック雑音による誤変換を生じさせ、A/D変換の精度を低下させる可能性がある。本発明の主題は、不定期に発生するキックバック雑音が発生するようなときでも、A/D変換の精度を低下させない半導体集積回路を提供することにある。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明に係るA/D変換器内蔵半導体集積回路1、2は、複数の外部端子11、21と、複数の信号入出力部18、19、28、29と、電源回路50と、検出回路80、90とを具備する。複数の外部端子11、21は、信号の入出力のために用いられる。夫々、複数の信号入出力部18、19、28、29は、複数の外部端子11、21と接続され、複数の入出力信号を信号処理する複数の信号処理回路13―17、23-27を有する。電源回路50は、複数の信号入出力部18、19、28、29と接続され、複数の信号入出力部18、19、28、29を駆動する電圧を供給する。検出回路80、90は、接続先19、29、50からの信号を検出する。複数の信号入出力部18、19、28、29の中の一つは、入力されたアナログ信号をA/D変換処理するA/D変換器14、24を有する第一アナログ信号入出力部18、28である。検出回路80、90は、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を接続先19、29、50から検出し、判断基準信号を基に雑音が発生したと判断した時に、第一アナログ信号入出力部18、28が行うA/D変換処理を中止するように命令し、更に中止されたA/D変換処理を最初からやり直すように命令する。また、本発明に係るA/D変換器内蔵半導体集積回路1、2において、複数の外部端子11、21の一つである第一外部端子11は、第一外部端子11と接続された第一アナログ信号入出力部18と、同じく第一外部端子11と接続され、複数の入出力部18、19、28、29の中の一つであり、デジタル信号を入出力するための回路15、16、25,26を有するデジタル信号入出力部18、28である第一デジタル信号入出力部19とに接続され、第一外部端子11に接続された複数の信号入出力部18、19、28、29の中から任意に接続先を選択することが可能であり、第一外部端子11以外の複数の外部端子21は、夫々、第一アナログ信号入出力部18及び第一デジタル信号入出力部19以外の複数の信号入出力部28、29と接続される。また、本発明に係るA/D変換器内蔵半導体集積回路1、2は、複数の外部端子11、21の一つ21と接続され、入力されたアナログ信号に対してA/D変換処理を行うA/D変換器14、24を有するアナログ信号入出力部18、28にて、A/D変換処理を行うステップと、アナログ信号入出力部18、28とは別の外部端子11と接続され、デジタル信号を入出力するための回路15,16を有するデジタル信号入出力部19、29にて、デジタル信号の入出力を行うステップと、接続先の信号を検出する検出回路80、90が、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を検出するステップと、検出回路80、90が、判断基準信号を基に雑音が発生したと判断した時に、A/D変換処理の中止を命令するステップと、A/D変換処理の中止を命令した後に、中止したA/D変換処理を最初からやり直す命令をするステップとを具備する。本発明によれば、ある外部端子と接続されているデジタル回路部からのデジタル信号の出力に伴うキックバック雑音が不定期に発生した場合に、該雑音が電源回路等を介して該デジタル回路部とは別の外部端子と接続されている回路部に与える影響を回避することが出来る。その結果、アナログ回路部とデジタル回路部で一つの端子を共用できる効果がある。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。第一実施形態以下に、図面を参照して、本実施形態に係るA/D変換器内蔵半導体集積回路1について説明を行う。図1はA/D変換器内蔵半導体集積回路1の構成を示す図である。A/D変換器内蔵半導体集積回路1は、アナログ信号の入出力の処理を行うアナログ信号入出力部とデジタル信号の入出力の処理を行うデジタル信号入出力部をそれぞれ二つ備える半導体集積回路である。A/D変換器内蔵半導体集積回路1は、第一アナログデジタル兼用外部端子11及び第二アナログデジタル兼用外部端子21と、第一信号切替えスイッチ12及び第二信号切替えスイッチ22と、第一アナログ信号入出力部18及び第二アナログ信号入出力部28部と、第一デジタル信号入出力部19及び第二デジタル信号入出力部29と、電源回路50と、状態遷移検出回路80とを備える。第一アナログデジタル兼用外部端子11は、第一信号切替えスイッチ12の主端子である12aと接続されている。第一アナログデジタル兼用外部端子11は、A/D変換器内蔵半導体集積回路1の、外部との入出力の際の端子の一つとして用いられる。第一信号切替えスイッチ12の他端子の一つである12bは、第一アナログ信号入出力部18の端子Aio1と接続されている。第一信号切替えスイッチ12の他端子のもう一方である12cは、第一デジタル信号入出力部19の端子Dio1と接続されている。第一信号切替えスイッチ12は、主端子の12aの接続先を切り替えることにより、第一アナログデジタル兼用外部端子11を介して、A/D変換器内蔵半導体集積回路1が外部と入出力する際の信号を選択する。第一アナログ信号入出力部18は端子Aio1を有し、端子Aio1は、第一信号切替えスイッチ12の端子12bと接続されている。第一アナログ信号入出力部18は、A/D変換を含むアナログ信号の入出力に関する処理を実行する。第一アナログ信号入出力部18は、第一アナログアンプ部13と、第一A/D変換器14と、第一クロック生成回路17とを備える。第一アナログアンプ部13の一端は、第一アナログ信号入出力部18の端子Aio1と接続されている。第一アナログアンプ部13は、入力信号のサンプルを一定時間保持できるサンプルホールド回路を有する。第一アナログアンプ部13は、入力信号におけるあるサンプルに対するA/D変換が完了するまで、そのサンプルを保持する。第一A/D変換器14の一端は、第一アナログアンプ部13の他端と接続されている。第一A/D変換器14は、第一アナログアンプ部13で保持された入力信号のサンプルをA/D変換し、その結果を次段のレジスタ等図示せずへ送信する。第一クロック生成回路17は、第一A/D変換器14に接続されている。第一クロック生成回路17は、第一A/D変換器14がA/D変換処理をする工程で必要なクロック信号を供給する。第一デジタル信号入出力部19は端子Dio1を有し、端子Dio1は、第一信号切替えスイッチ12の端子12cと接続されている。第一デジタル信号入出力部19は、デジタル信号の入出力に関する処理を実行する。第一デジタル信号入出力部19は、端子Dio1と、第一デジタル信号用バッファ15と、第一デジタル回路16を備える。第一デジタル信号用バッファ15の一端は、第一デジタル信号入出力部19の端子Dio1と接続されており、他端は第一デジタル回路16と接続されている。第一デジタル回路16は論理回路に代表され、処理結果のデジタル信号を次段に出力する。第一デジタル回路16からのデジタル信号は、第一デジタル信号用バッファ15及び第一信号切替えスイッチ12を介して、第一アナログデジタル兼用外部端子11から出力される。A/D変換器内蔵半導体集積回路1では、第一アナログデジタル兼用外部端子11に隣接して、第二アナログデジタル兼用外部端子21が設けられており、次段以下には第一アナログデジタル兼用外部端子11の次段以下と同様の回路構成が設けられる。すなわち、第二アナログデジタル兼用外部端子21は、第二信号切替えスイッチ22の主端子22aと接続されている。第二アナログデジタル兼用外部端子21は、A/D変換器内蔵半導体集積回路1の、外部との入出力の際の端子の一つとして用いられる。第二信号切替えスイッチ22の他端子の一つである22bは、第二アナログ信号入出力部28の端子Aio2と接続されている。第二信号切替えスイッチ22の他端子のもう一方である22cは、第二デジタル信号入出力部29の端子Dio2と接続されている。第二信号切替えスイッチ22は、主端子22aの接続先を切り替えることにより、第二アナログデジタル兼用外部端子21を介して、A/D変換器内蔵半導体集積回路1が外部と入出力する際の信号を選択する。第二アナログ信号入出力部28は端子Aio2を有し、端子Aio2は第二信号切替えスイッチ22の端子22bと接続されている。第二アナログ信号入出力部28は、A/D変換を含むアナログ信号の入出力に関する処理を実行する。第二アナログ信号入出力部28は、第二アナログアンプ部23と、第二A/D変換器24と、第二クロック生成回路27とを備える。第二アナログアンプ部23の一端は、第二アナログ信号入出力部28の端子Aio2と接続されている。第二アナログアンプ部23は、入力信号のサンプルを一定時間保持できるサンプルホールド回路を有する。第二アナログアンプ部23は、入力信号におけるあるサンプルに対するA/D変換が完了するまで、そのサンプルを保持する。第二A/D変換器24の一端は、第二アナログアンプ部23の他端と接続されている。第二A/D変換器24は、第二アナログアンプ部23で保持された入力信号のサンプルをA/D変換し、その結果を次段のレジスタ等図示せずへ送信する。第二クロック生成回路27は、第二A/D変換器24に接続されている。第二クロック生成回路27は、第二A/D変換器24がA/D変換処理をする工程で必要なクロック信号を供給する。第二デジタル信号入出力部29は端子Dio2を有し、端子Dio2は、第一信号切替えスイッチ22の端子22cと接続されている。第二デジタル信号入出力部29は、デジタル信号の入出力に関する処理を実行する。第二デジタル信号入出力部29は、端子Dio2と、第二デジタル信号用バッファ25と、第二デジタル回路26を備える。第二デジタル信号用バッファ25の一端は、第二デジタル信号入出力部29の端子Dio2と接続されており、他端は第二デジタル回路26と接続されている。第二デジタル回路26は論理回路に代表され、処理結果のデジタル信号を次段に出力する。第二デジタル回路26からのデジタル信号は、第二デジタル信号用バッファ25及び第二信号切替えスイッチ22を介して、第二アナログデジタル兼用外部端子21から出力される。電源回路50は、各入出力部の電源端子と接続されている。すなわち電源回路50は、第一アナログ信号入出力部18の電源端子VAio1と、第一デジタル信号入出力部19の電源端子VDio1と、第二アナログ信号入出力部28の電源端子VAio2と、第二デジタル信号入出力部29の電源端子VDio2とに接続されている。電源回路50は、各入出力部の共通の電源であり、各入出力部を駆動するための電圧を供給する。すなわち電源回路50は、第一アナログ信号入出力部18と、第一デジタル信号入出力部19と、第二アナログ信号入出力部28と、第二デジタル信号入出力部29とに各々の入出力部を駆動するための電圧を供給する。状態遷移検出回路80は、第一デジタル回路16及び第二デジタル回路26の出力と接続されている。状態遷移検出回路80は、この接続により第一デジタル信号入出力部19及び第二デジタル信号入出力部29において、デジタル信号出力ポートの論理レベルの状態遷移が起きるか否かを監視する。また状態遷移検出回路80は、第一A/D変換器14及び第二A/D変換器24と接続されている。この接続により状態遷移検出回路80は、A/D変換処理中にキックバック雑音の影響を受けたと判断した際に、第一A/D変換器14及び第二A/D変換器24にA/D変換の中止と再変換を命令することが可能となる。すなわち、状態遷移検出回路80は、デジタル信号出力ポートの状態遷移が起きるか否かを監視し、該状態遷移を検出したときは、そのとき別の回路で行っていたA/D変換処理を中止させ、該変換処理を最初からやり直させる機能を有している。状態遷移検出回路80はこの機能により、デジタル信号出力ポートの状態遷移によるキックバック雑音がA/D変換結果に与える影響を回避できる。以下にA/D変換器内蔵半導体集積回路1の動作についてフローチャートを用いて説明する。図2は、A/D変換器内蔵半導体集積回路1がデジタル信号用バッファに起因するキックバック雑音に影響されずにA/D変換を行う工程を示すフローチャートである。ここでは、第一デジタル信号入出力部19の出力ポートにおいて状態遷移が発生し、その時に第二A/D変換器24がA/D変換を行っているものとする。ステップS205において、第二A/D変換器24は、第二クロック生成回路27からのA/D変換タイミング信号を受けて、入力アナログ信号のA/D変換を開始する。次に、ステップS210において、第二A/D変換器24は、第二クロック生成回路27が生成したサンプリング信号を受けて、入力アナログ信号をサンプリングする。次に、ステップS215において、状態遷移検出回路80は、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を開始する。次に、ステップS220において、第二A/D変換器24は、ステップS210にてサンプリングしたあるタイミングのサンプルについてA/D変換処理を開始する。次に、ステップS225において、状態遷移検出回路80は、ステップS220にて開始したA/D変換処理の間に第一デジタル信号入出力部19におけるデジタル信号出力ポートの状態遷移を検出した場合に、第二A/D変換器24にA/D変換の中止を命令する。次いで同じく第二A/D変換器24に、実行途中だったサンプルと同じサンプルについて、最初からA/D変換をやり直すように命令する。つまり、ステップS210に帰還する。状態遷移検出回路80が、ステップS220にて開始したA/D変換処理の間に第一デジタル信号入出力部19におけるデジタル信号出力ポートの状態遷移を検出しなかった場合には、本ステップでは何も処理をせずに次のステップへ進む。次に、ステップS230において、第二A/D変換器24は、ステップS220にて開始したA/D変換処理を完了する。本ステップにて完了したA/D変換結果は全て、ステップS215にて状態遷移検出回路80が監視を開始した、第一デジタル信号入出力部19のデジタル信号出力ポートの状態遷移を、該A/D変換結果までのA/D変換処理中に検出していない。よって該A/D変換結果は、キックバック雑音の影響を受けていない。このA/D変換の処理結果を必要に応じて出力若しくは格納する。最後に、ステップS235において、第二A/D変換器24は、第二クロック生成回路27からのA/D変換タイミング信号を受けて次のサンプルについての入力アナログ信号のA/D変換を開始する。つまり、ステップS205に帰還する。そして全てのサンプルについてA/D変換が完了したときに、全動作の完了とする。以上から、A/D変換器内蔵半導体集積回路1がキックバック雑音のA/D変換への影響を回避しながらA/D変換処理を完了できることがわかる。すなわち状態遷移検出回路80は、第二A/D変換器24がA/D変換処理を開始する直前のステップにて、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を開始する。そして、該A/D変換処理の開始から完了まで監視を続ける。状態遷移検出回路80は、該デジタル信号出力ポートの状態遷移を検出したとき、該A/D変換処理を中止させる。次いで状態遷移検出回路80は、第二A/D変換器24に、ステップS210における、入力アナログ信号をサンプリングする工程まで戻らせる。この上述のステップS225の工程を、次のステップであるS230に進む条件を満たすまで繰り返すことで、キックバック雑音の影響の無いA/D変換が可能となる。なお、状態遷移検出回路80は、第二デジタル信号入出力部29のデジタル信号出力ポートの状態遷移も監視する。更に状態遷移検出回路80は、第一A/D変換器14にも接続され、A/D変換の中止並びに再変換が命令できるようになっている。よって、第二デジタル信号入出力部29においてデジタル信号出力ポートの状態遷移が生じ、その時に第一A/D変換器14がA/D変換を行っている場合にも上述のフローチャートの手順にて同様の動作及び効果を得ることが可能である。次にタイミングチャートを基にA/D変換器内蔵半導体集積回路1の動作の一例を説明する。図3はA/D変換器内蔵半導体集積回路1の第二A/D変換器24が二サンプル分のA/D変換を行うまでの動作を示すタイミングチャートである。ここで、aはA/D変換の開始のタイミングを与える、A/D変換タイミング信号、bは入力信号をサンプリングするための、A/D変換サンプリング信号、cは入力信号をA/D変換処理するための、A/D変換処理信号、dはA/D変換処理の結果を示す、出力バス内A/D変換結果、eは、状態遷移検出回路80の動作を示す、状態遷移検出フラグ、fは、第一デジタル信号入出力部19のデジタル信号出力ポートの論理レベルを示す、デジタル信号出力ポート論理レベルである。時間軸t0において、第二A/D変換器24は、第二クロック生成回路27からの第一のaA/D変換タイミング信号を受信すると、入力アナログ信号のA/D変換を開始する。これは図2においてステップS205に対応する。まず第二A/D変換器24は、aA/D変換タイミング信号と略同時に、第一のbA/D変換サンプリング信号を第二クロック生成回路27から受信し、入力であるアナログ信号をサンプリングする。これは図2においてステップS210に対応する。次いで時間軸t1において、状態遷移検出回路80は、e状態遷移検出フラグを立てて、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図2においてステップS215に対応する。次いで時間軸t2において、第二クロック生成回路27は、cA/D変換処理信号を生成する。第二A/D変換器24は、生成されたcA/D変換処理信号を基に、第一のbA/D変換サンプリング信号によって指定されたタイミングにて、A/D変換処理を開始する。これは図2においてステップS220に対応する。次いで時間軸t3において、fデジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがLowからHighに変化する。このタイミングt3での状態遷移は周期的でなく、第二A/D変換器24にとって予期できないタイミングで起きたものとする。次いで時間軸t4において、状態遷移検出回路80は、第一デジタル信号入出力部19のデジタル信号出力ポートにおける状態遷移を検出する。次いで状態遷移検出回路80は、第二A/D変換器24に実行中のA/D変換の中止を直ちに命令する。この命令と略同時に、状態遷移検出回路80は、e状態遷移検出フラグを停止する。これは、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を停止することを意味する。これは図2においてステップS225に対応する。次いで時間軸t5において、fデジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがHighからLowに変化する。このタイミングt5での状態遷移は周期的でなく、第二A/D変換器24にとって予期できないタイミングで起きたものとする。しかし、第二A/D変換器24及び状態遷移検出回路80による、cA/D変換処理信号及びe状態遷移検出フラグは停止しているため、第二A/D変換器24及び状態遷移検出回路80はこれに反応しない。次いで時間軸t6において、状態遷移検出回路80は、デジタル信号出力ポートにおける状態遷移の検出により中止したA/D変換を最初からやり直すように命令する。第二A/D変換器24は、状態遷移検出回路80からの該命令により、第一のbA/D変換サンプリング信号を第二クロック生成回路27から受信し、入力であるアナログ信号をサンプリングする。このとき、A/D変換処理の対象となるサンプルは、タイミングt0でサンプリングしたサンプルと同一である。これは第二A/D変換器24が、状態遷移検出回路80からの命令によりA/D変換を中止されたあるサンプルについて、A/D変換処理を最初からやり直すことを意味する。これは図2においてステップS210に対応する。次いで時間軸t7において、状態遷移検出回路80は、再度e状態遷移検出フラグを立てて、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図2においてステップS215に対応する。次いで時間軸t8において、第二クロック生成回路27は、再度cA/D変換処理信号を生成する。第二A/D変換器24は、生成されたcA/D変換処理信号を基に、第一のbA/D変換サンプリング信号によって指定されたタイミングにて、再度A/D変換処理を開始する。これは図2においてステップS220に対応する。次いで時間軸t9において、第二A/D変換器24は、第一のbA/D変換サンプリング信号にて指定されたサンプルのA/D変換を完了する。これは、タイミングt7からタイミングt9までの間にfデジタル信号出力ポート論理レベルが変化せず、e状態遷移検出フラグが第一デジタル信号入出力部19のデジタル信号出力ポートの状態遷移を検出しなかったことを意味する。これと略同時に、状態遷移検出回路80は、e状態遷移検出フラグを停止し、デジタル信号入出力部19のデジタル信号出力ポートの監視を終了する。d出力バス内A/D変換結果は、このA/D変換結果であるサンプル1を伝送する。このサンプル1は、A/D変換処理中にe状態遷移検出フラグが第一デジタル信号入出力部19のデジタル信号出力ポートの状態遷移を検出しなかったことから、キックバック雑音の影響を受けずにA/D変換処理が完了したサンプルである。これは図2においてステップS230に対応する。次いで時間軸t10において、fデジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがLowからHighに変化する。このタイミングt10での状態遷移は周期的でなく、第二A/D変換器24にとって予期できないタイミングで起きたものとする。しかし、第二A/D変換器24及び状態遷移検出回路80による、cA/D変換処理信号及びe状態遷移検出フラグは停止しているため、第二A/D変換器24及び状態遷移検出回路80はこれに反応しない。次いで時間軸t11において、第二A/D変換器24は、第二クロック生成回路27からの第二のaA/D変換タイミング信号を受信すると、入力アナログ信号のA/D変換を開始する。これは図2においてステップS205に対応する。まず第二A/D変換器24は、aA/D変換タイミング信号と略同時に、第二のbA/D変換サンプリング信号を第二クロック生成回路27から受信し、入力であるアナログ信号をサンプリングする。これは図2においてステップS210に対応する。次いで時間軸t12において、状態遷移検出回路80は、e状態遷移検出フラグを立てて、第一デジタル信号入出力部19のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図2においてステップS215に対応する。次いで時間軸t13において、第二クロック生成回路27は、cA/D変換処理信号を生成する。第二A/D変換器24は、生成されたcA/D変換処理信号を基に、第二のbA/D変換サンプリング信号によって指定されたタイミングにて、A/D変換処理を開始する。これは図2においてステップS220に対応する。次いで時間軸t14において、第二A/D変換器24は、第二のbA/D変換サンプリング信号にて指定されたサンプルのA/D変換を完了する。これは、タイミングt12からタイミングt14までの間にfデジタル信号出力ポート論理レベルが変化せず、e状態遷移検出フラグが第一デジタル信号入出力部19のデジタル信号出力ポートの状態遷移を検出しなかったことを意味する。これと略同時に、状態遷移検出回路80は、e状態遷移検出フラグを停止し、デジタル信号入出力部19のデジタル信号出力ポートの監視を終了する。d出力バス内A/D変換結果は、このA/D変換結果であるサンプル2を伝送する。このサンプル2は、A/D変換処理中にe状態遷移検出フラグが第一デジタル信号入出力部19のデジタル信号出力ポートの状態遷移を検出しなかったことから、キックバック雑音の影響を受けずにA/D変換処理が完了したサンプルである。これは図2においてステップS230に対応する。なお、本実施の形態において、状態遷移検出回路80は第二デジタル信号入出力部29におけるデジタル信号出力ポートの状態遷移も監視する。更に状態遷移検出回路80は、第一A/D変換器14にも接続され、A/D変換の中止並びに再変換が命令できるようになっている。よって、第二デジタル信号入出力部29において状態遷移が発生し、その時に第一A/D変換器14がA/D変換を行っている場合にも、上述のタイミングチャートと同様に動作する。この場合、A/D変換が第一アナログ信号入出力部18にて実行され、デジタル信号出力ポートの状態遷移が第二デジタル信号入出力部29にて生じたものと置き換えればよい。以上の説明から明らかなように、状態遷移検出回路80は、cA/D変換処理信号によりA/D変換処理を行う直前に、e状態遷移検出フラグを立てfデジタル信号出力ポート論理レベルの変化の監視を開始し、該変化を検出したときは、直ちに該A/D変換処理を中止し、最初から該A/D変換処理をやり直させる。本発明の特徴として、第一に、状態遷移検出回路80は、fデジタル信号出力ポート論理レベルの変化を監視することで、キックバック雑音の発生を検出する点が挙げられる。これにより、キックバック雑音の発生源となった回路部と電源を共有するが、異なる外部端子と接続されているアナログ回路部への影響を一つの回路を用いて、つまり状態遷移検出回路80のみにて、回避することができる。第二の特徴として、第一の特徴の結果キックバック雑音の問題が解消されるため、半導体集積回路内にアナログ回路部とデジタル回路部を混載したときに、両回路部で同一の外部端子を共有することを可能にする点である。第三の特徴として、状態遷移検出回路80は、キックバック雑音の発生を検出すると直ぐにA/D変換の中止並びに該A/D変換の再変換処理を命じる点である。これにより、キックバック雑音の影響を受けたA/D変換処理において、該雑音を検出した後の不要な残りのA/D変換処理を省略でき、処理時間を短縮できる。第二実施形態以下に、図面を参照して、本実施形態に係るA/D変換器内蔵半導体集積回路2について説明を行う。図4はA/D変換器内蔵半導体集積回路2の構成を示す図である。A/D変換器内蔵半導体集積回路2は、A/D変換器内蔵半導体集積回路1における状態遷移回路80を、雑音検出回路90に置き換えたA/D変換器内蔵半導体集積回路である。その他の構成はA/D変換器内蔵半導体集積回路1と同様であるので、ここでは説明を省略する。雑音検出回路90は、電源回路50と第一アナログ信号入出力部18の間に接続され、電源回路50から第一アナログ信号入出力部18への供給電圧にキックバック雑音が重畳されていないか監視する。同様に、雑音検出回路90は、電源回路50と第二アナログ信号入出力部28の間に接続され、電源回路50から第二アナログ信号入出力部28への供給電圧にキックバック雑音が重畳されていないか監視する。雑音の判定は、例えば所定の閾値を設け、供給電圧にその所定の閾値を超える変動が有った場合、雑音を検出したものとすれば良い。雑音検出回路90は、雑音を検出した場合、状態遷移回路80と同様に、第一アナログ信号入出力部18及び第二アナログ信号入出力部28にA/D変換の中止並びに再変換を命じる。A/D変換器内蔵半導体集積回路2においては、デジタル信号用バッファにおける状態遷移の有無に依存せず、直接電源回路50からの供給電源を監視する。そのため、複数の信号処理回路を共通の電源回路により駆動する半導体集積回路において、本発明をより広く適応することが可能となる効果がある。本発明の効果として、半導体集積回路の外部端子をアナログデジタル兼用とすることができる点が挙げられる。これは、図1及び図4に例示されるような、複数のアナログ信号入出力部と複数のデジタル信号入出力部で一つの電源回路を共有した場合でも、状態遷移回路80又は雑音検出回路90を設けることにより、上述の説明による工程でキックバック雑音の影響を回避できるからである。これにより、製品の外部端子の数を減らすことが可能となり、その結果として、製品の生産コストを下げることが可能となる。なお、本発明に係る実施の形態にて用いられるA/D変換器は、そのA/D変換方法に依存せず、比較型、ΔΣ型、積分型などのA/D変換器に適用することが可能であるが、例えば温度センサなどのサンプリングタイミングの変動以下ジッタという。に制約が少ない用途に用いられることが望ましい。ただし、例えば入力のアナログ信号が高周波成分を含み、ジッタに制約が有る場合、A/D変換を再試行する際にその時間や回数の制限を設けてもよい。また、それらの制限を設けるために必要なデータ処理においては、そのA/D変換が再試行のためのデータであることを示すフラグや、再試行の回数等を示すレジスタを設けてもよい。また、上記のA/D変換の再試行の回数や時間の制限を設けた際、その制限まで再試行を繰り返してもA/D変換の処理に成功しなかった場合は、キックバック雑音の影響を受けずに最も下位bitまで変換できた結果を出力してもよい。該データ処理を含む本発明の実施は、プログラムなどに例示されるソフトウェアに拠っても、CPUCentralProcessingUnitやDSPDigitalSignalProcessorなどに例示されるハードウェアに拠っても、ソフトウェアとハードウェアの組み合わせに拠っても良い。これらの処理を実現するための上述のフラグのデータやレジスタ、DSPなどの処理装置の構築は、状態遷移回路80内及び雑音検出回路90内でも、又第一アナログ信号入出力部18内及び第二アナログ信号入出力部28内でも、若しくはこれらの処理のための独立した処理部を設けても良い。また、本明細書で記載した実施の形態では、説明を簡便にするためにアナログデジタル兼用外部端子が二つである場合について説明をしたが、アナログデジタル兼用外部端子が三つ以上でも実施が可能である。その場合は、雑音の影響を受けたと判断された一部又は全ての、アナログデジタル兼用外部端子の次段以下に接続されている信号入出力部の信号処理を中止及び再試行すればよい。また、本明細書で記載した実施の形態では、一つのアナログデジタル兼用外部端子に接続されている信号入出力部は、アナログ信号入出力部とデジタル信号入出力部を各1部ずつとしたが、これら各信号入出力部が複数あってもよい。その場合は、雑音の影響を受けたと判断された一部又は全ての信号入出力部の信号処理を中止及び再試行すればよい。同様に、A/D変換器等回路の構成要素の数には原則として制約は無い。状態遷移検出回路80及び雑音検出回路90が、本発明によるキックバック雑音の回避のための工程を処理可能な限り、実施が可能である。また、回路の構成要素が大きくなり、一つの状態遷移検出回路80では処理できなくなった場合は、二つ以上の状態遷移検出回路80を設け、雑音回避のための処理の負担を分散させることも可能である。また、上述の雑音回避のための処理の負担を分散させるため、状態遷移検出回路80と雑音検出回路90を併用することも可能である。"