"光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する回路要素と、前記回路要素の動作を制御するコントローラとを備え、前記コントローラは、外部入力端子と外部出力端子とを有し、前記コントローラは、前記外部入力端子を介して外部装置と接続されており、前記コントローラは、前記外部出力端子を介して、前記回路要素と、I2Cインタフェースにより接続されており、前記コントローラは、前記外部装置から、前記外部入力端子を介して前記コントローラをリセットするためのリセット信号を受信し、前記回路要素は、前記コントローラの前記外部出力端子と接続されるリセット端子を有し、前記回路要素は、前記リセット端子を介して前記コントローラからリセット信号を受信し、前記コントローラは、前記リセット信号を受信したとき、前記回路要素とのI2CインタフェースによるI2C通信を完了した後に、前記コントローラをリセットすることを特徴とする光トランシーバ。前記コントローラは、前記リセット信号を受信したとき、前記回路要素をリセットさせた後に、前記コントローラをリセットすることを特徴とする請求項1に記載の光トランシーバ。前記コントローラは、前記リセット信号を受信したとき、前記光信号の出力をオフにした後に、前記コントローラをリセットすることを特徴とする請求項1に記載の光トランシーバ。前記コントローラは、前記リセット信号を受信したとき、前記回路要素をパワーダウンさせた後に、前記コントローラをリセットすることを特徴とする請求項1に記載の光トランシーバ。ところで、データ制御部に相当する回路要素と、物理層部に相当するコントローラとが、I2Cインタフェースにより接続され、外部装置がコントローラと回路要素との両方に接続されている構成の光送受信モジュールが公知となっている。この種の光送受信モジュールでは、コントローラと回路要素とがI2C通信中に、外部装置からリセット信号が出力されたとき、双方向であるSDA信号で、回路要素から出力したSDA信号がLowの状態でコントローラ自身がリセットされることがある。この場合、リセット解除後もSDA信号のLowの状態が継続する。このように、リセット解除後にSDA信号がLowとなっている場合、コントローラはSCL信号がHighの時にSDA信号をHighからLowにすることでI2C通信開始を示すスタートコンディションの発行を行うことができず、回路要素への初期転送ができないことにより、光信号の送受信が不能となる問題が発生する。本発明の目的は、上記の問題に鑑みてなされたものであり、I2C通信中に外部装置からリセット信号が入力しても光信号の送受信の再開が良好に行える光トランシーバを提供することである。本発明の一側面に係る光トランシーバは、光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する回路要素と、前記回路要素の動作を制御するコントローラとを備え、前記コントローラは、外部入力端子と外部出力端子とを有し、前記コントローラは、前記外部入力端子を介して外部装置と接続されており、前記コントローラは、前記外部出力端子を介して、前記回路要素と、I2Cインタフェースにより接続されており、前記コントローラは、前記外部装置から、前記外部入力端子を介して前記コントローラをリセットするためのリセット信号を受信し、前記回路要素は、前記コントローラの前記外部出力端子と接続されるリセット端子を有し、前記回路要素は、前記リセット端子を介して前記コントローラからリセット信号を受信し、前記コントローラは、前記リセット信号を受信したとき、前記回路要素とのI2CインタフェースによるI2C通信を完了した後に、前記コントローラをリセットする。本発明に係る光トランシーバによれば、コントローラと回路要素との間でI2C通信中にリセット信号を受信した場合でも、コントローラは、回路要素とのI2C通信が完了した後にコントローラ自身をリセットする。よって、I2C通信完了後に回路要素側のSDA出力信号がHighとなっているため、リセット解除後に回路要素によりSDA信号をLowに保持する状態を回避することができる。従って、I2C通信中に外部装置からリセット信号が入力しても、リセット信号解除後に回路要素とのI2C通信が再開でき、回路要素への初期データ転送や取得ができ、光信号の送受信が良好に行える。また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、I2C通信を完了後、前記回路要素をリセットさせた後に、前記コントローラをリセットするようにしてもよい。本発明によれば、コントローラをリセットする前に回路要素をリセットさせる。リセット中は、回路要素を完全にリセット状態にすることができ、リセット解除後は、回路要素とのI2C通信が良好に再開できる。また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、前記光信号の出力をオフにした後に、前記コントローラをリセットするようにしてもよい。本発明によれば、コントローラをリセットする前に光信号の出力をオフにする。リセット中には、光信号の出力を完全にオフすることができ、リセット解除後は、回路要素とのI2C通信が良好に再開できる。また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、前記回路要素をパワーダウンさせた後に、前記コントローラをリセットするようにしてもよい。リセット中には、回路要素を完全にパワーダウンでき、リセット解除後は、回路要素とのI2C通信が良好に再開できる。本発明によれば、I2C通信中に外部装置からリセット信号が入力しても通信の再開が良好に行える光トランシーバが提供できる。以下、図面を参照して、本発明を実施するための形態を詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。第1実施形態図1は、第1実施形態に係る光トランシーバ1の概略構成図である。光トランシーバ1は、例えばXFPXFormfactorPulggable。ここで、Xは10GHzを意味する型のプラガブル光トランシーバである。光トランシーバ1は、光信号と電気信号とを相互に変換する。光トランシーバ1は、CPU3と、電気信号を処理する複数の回路要素とを備える。光トランシーバ1は、複数の回路要素として、TOSA11と、LDD13と、ROSA15と、CDR17と、CDR19と、LIA21リミッティングアンプと、ADC23と、変調電流制御部25と、バイアス電流制御部27と、変調電流用DAC29と、バイアス電流用DAC31とを備える。CPU3は、外部装置不図示と、例えばI2Cインタフェースにより接続されている。CPU3は、外部装置に対してアラーム信号を送信する。アラーム信号は、例えば光トランシーバ1が異常状態となったときに送出される信号である。CPU3は、外部装置から制御信号を受信する。制御信号は、光信号の出力のオン/オフ切替、パワーダウン等を行うための信号である。パワーダウンは、例えば光トランシーバ1の電流消費を低減するために、光信号の入出力を弱める機能である。CPU3は、外部装置から受信した制御信号に基づいて光トランシーバ1の各部を制御する。CPU3は、光トランシーバ1が備える複数の回路要素の動作を制御するコントローラとして機能する。CPU3は、光トランシーバ1が備える複数の回路要素の動作状態を監視する機能を有する。CPU3としては、例えばワンチップマイコンを用いることができる。CPU3は、外部入力端子3aを有する。CPU3は、外部装置から、外部入力端子3aを介してリセット信号を受信する。リセット信号は、光トランシーバ1のリセットを行うための信号である。CPU3は、外部出力端子3b1と、外部出力端子3b2とを有する。外部出力端子3b1は、CDR17に接続され、外部出力端子3b2は、CDR19に接続される。CPU3は、CDR17に、外部出力端子3b1を介してリセット信号を送信し、CDR19に、外部出力端子3b2を介してリセット信号を送信する。TOSA11は、LDD13と、ADC23とに接続されている。TOSA11はレーザダイオード以下、LDというを有し、LDはレーザの光信号を出力する。LDから出力された光信号は、光トランシーバ1の外部に出力される。TOSA11は、LDD13から供給される変調電流およびバイアス電流に応じて光信号を出力する。LDD13は、CPU3と、TOSA11と、CDR17と、ADC23と、変調電流制御部25と、バイアス電流制御部27とに接続されている。LDD13は、変調電流制御部25から、変調電流の大きさを制御するアナログの制御信号を受信し、この受信した制御信号に応じて、TOSA11に出力する変調電流の大きさを調整する。LDD13は、バイアス電流制御部27から、バイアス電流の大きさを制御するアナログの制御信号を受信し、この受信した制御信号に応じて、TOSA11に出力するバイアス電流の大きさを調整する。LDD13は、CPU3から発光停止信号TxDISABLEを受信する。LDD13は、CDR17により整形された電気信号を、CDR17から受信する。LDD13は、CDR17から受信した電気信号CDR17により整形された電気信号に対応する変調電流を、TOSA11に出力する。変調電流制御部25は、LDD13と、変調電流用DAC29とに接続されている。変調電流制御部25は、変調電流用DAC29からLDD13の変調電流の大きさを制御するためのアナログ信号を受信する。変調電流用DAC29は、CPU3と、変調電流制御部25とに接続されている。変調電流用DAC29は、CPU3と、I2Cインタフェースにより接続されている。変調電流用DAC29は、変調電流の大きさを制御するためのデジタル信号をCPU3から受信する。変調電流用DAC29は、CPU3から受信したデジタル信号変調電流の大きさを制御するためのデジタル信号をアナログ信号に変換して変調電流制御部25に出力する。バイアス電流制御部27は、LDD13と、バイアス電流用DAC31とに接続されている。バイアス電流制御部27は、バイアス電流用DAC31からLDD13のバイアス電流の大きさを制御するためのアナログ信号を受信する。バイアス電流用DAC31は、CPU3と、バイアス電流制御部27とに接続されている。バイアス電流用DAC31は、CPU3と、I2Cインタフェースにより接続されている。バイアス電流用DAC31は、バイアス電流の大きさを制御するためのデジタル信号をCPU3から受信する。バイアス電流用DAC31は、CPU3から受信したデジタル信号バイアス電流の大きさを制御するためのデジタル信号をアナログ信号に変換してバイアス電流制御部27に出力する。CDR17は、CPU3と、LDD13と、外部装置とに接続されている。CDR17は、外部装置から相補的な電気信号TX,TX-を受信する。CDR17は、電気信号TX,TX-からクロック信号を再生する。CDR17は、再生したクロック信号に基づいて、電気信号TX,TX-の波形を整形する。CDR17は、整形後の電気信号をLDD13に送信する。CDR17は、リセット端子17aを有する。リセット端子17aには、CPU3の外部出力端子3b1に接続される。CDR17は、CPU3から、リセット端子17aを介してリセット信号を受信する。CDR19は、CPU3と、LIA21と、外部装置とに接続されている。CDR19は、LIA21から電気信号を受信する。CDR19は、LIA21から受信した電気信号の波形を整形する。CDR19は、整形した電気信号を、外部装置に、相補的な電気信号RX,RX-として送信する。CDR19は、リセット端子19aを有する。リセット端子19aには、CPU3の外部出力端子3b2に接続される。CDR19は、CPU3から、リセット端子19aを介してリセット信号を受信する。CPU3と、CDR17と、CDR19とは、I2Cインタフェースにより接続されている。CPU3は、CDR17とCDR19との動作を制御する。CPU3は、CDR17の設定変更を指示するための通信をCDR17と行い、CDR17のステータス情報を取得するための通信をCDR17と行う。CPU3は、CDR19の設定変更を指示するための通信をCDR19と行い、CDR19のステータス情報を取得するための通信をCDR19と行う。ROSA15は、LIA21に接続されている。ROSA15は、フォトダイオード以下、PDというを有する。PDは、光信号の受信と、受信した光信号の光電変換とを行う。ROSA15は、PDの光電変換により得られた電気信号をLIA21に出力する。LIA21は、ROSA15と、CDR19と、ADC23とに接続されている。LIA21は、ROSA15から電気信号を受信する。LIA21は、ROSA15から受信した電気信号を増幅させてCDR19に送信する。また、LIA21は、モニタ値をADC23に出力する。ADC23は、CPU3と、TOSA11と、LDD13と、LIA21とに接続されている。ADC23は、TOSA11と、LDD13と、LIA21とからTxBias,TxPower,RxPower等のモニタ値を取得する。ADC23は、CPU3と、I2Cインタフェースにより接続されている。ADC23は、CPU3から制御信号を受信する。ADC23は、制御信号を受信したときにモニタ値を取得して、一定周期毎にCPU3に出力する。以上のように構成される光トランシーバ1において、CDR17、CDR19、ADC23、変調電流用DAC29およびバイアス電流用DAC31のそれぞれは、CPU3と、I2Cインタフェースにより接続されている。I2Cインタフェースは、回路要素毎に、データリード、ライトのメッセージフォーマットが異なっており、例えば、図2に示すような電文形式となっている。図2のa部は、デバイスのアドレスを指定してページライトする際のメッセージフォーマットの一例であり、図2のb部は、デバイスのアドレスを指定してリードする際のメッセージフォーマットの一例である。図3及び図4は、光トランシーバ1の動作を説明するための図である。以下では、図3および図4を参照しながら、光トランシーバ1が行うリセット処理の流れと、光トランシーバ1の起動後の通常処理の流れとを説明する。図3のa部は、光トランシーバ1の起動後の通常処理の流れを示し、図3のb部は、光トランシーバ1のリセット処理の流れを示す。図4のa部は、CPU3が受信するリセット信号の波形を示し、図4のb部は、CPU3からCDR17に送信されるリセット信号の波形を示し、図4のc部は、SCL信号の波形を示し、図4のdは、SDA信号の波形を示す。図3に示す一連の処理は、CPU3により実行される。なお、以下の説明では、CPU3とI2C通信する回路要素として、CDR17を例に挙げて説明する。まず、図3のa部を参照しながら、光トランシーバ1の起動後の通常処理の流れを説明する。図3のa部に示すように、CPU3は、ステップS10以下、S10という。他のステップにおいても同様とするにおいて、入出力ポートの設定を行う。そして、CPU3は、S12に処理を移行し、CPU3がリセット信号を受信しているか否かを判定する。そこで、CPU3は、リセット信号を受信していないとS12において判定した場合は、S14に処理を移行し各種初期設定を行い、その後S16にて各種周期処理等を繰り返し実行する。一方、CPU3は、S12において、リセット信号を受信したと判定した場合は、S12に戻り、リセット信号を解除するまでS12の処理を繰り返し行う。次に、図3のb部を参照しながら、光トランシーバ1のリセット処理の流れを説明する。CPU3は、S20において、外部機器からリセット信号を受信しているか否かを判定する。CPU3は、リセット信号を受信していないとS20において判定した場合は、S20に戻り、リセット信号を受信するまでS20の処理を繰り返し行う。そして、CPU3は、リセット信号を受信したとS20において判定した場合は、S22に移行してLDD13にTxDISABLE信号を出力する。このようにCPU3がLDD13にTxDISABLE信号を出力したタイミングで、TOSA11からの光出力がOFFとなる。CPU3がリセット信号を受信したタイミングは、図4の時刻t1に相当する。S22の後、CPU3は、S24において、CDR17とのI2C通信が完了したか否かを判定する。具体的には、CPU3は、SCL信号がHighの時にSDA信号をLowからHighにすることでI2C通信の完了を示すストップコンディションが発行され、SCL信号がHigh、且つSDA信号もHighであるか否かを判定する。CPU3は、I2C通信が完了していないとS24において判定した場合は、S24に戻り、I2C通信が完了するまでS24の処理を繰り返し行う。そして、CPU3は、I2C通信が完了したとS24において判定した場合、S26に移行し、CDR17にリセット信号を出力してCDR17をリセットする。このようにCDR17がリセットされるタイミングは、図4の時刻t2に相当する。そして、S26において、CPU3は、CPU3の内部リセットを開始し、光トランシーバ1のリセット処理は、完了する。次に、第1実施形態に係る光トランシーバ1の作用効果を説明する。光トランシーバ1に対する比較例としての従来の光トランシーバ101の構成を図6に示す。光トランシーバ101は、CPU103と、TOSA111と、LDD113と、ROSA115と、CDR117と、CDR119と、LIA121と、ADC123と、変調電流制御部125と、バイアス電流制御部127と、変調電流用DAC129と、バイアス電流用DAC131とを備える。光トランシーバ101のCPU103、TOSA111、LDD113、ROSA115、CDR117、CDR119、LIA121、ADC123、変調電流制御部125、バイアス電流制御部127、変調電流用DAC129、バイアス電流用DAC131のそれぞれは、光トランシーバ1のCPU3、TOSA11、LDD13、ROSA15、CDR17、CDR19、LIA21、ADC23、変調電流制御部25、バイアス電流制御部27、変調電流用DAC29、バイアス電流用DAC31のそれぞれに対応している。光トランシーバ101の構成と光トランシーバ1の構成との相違点は、以下のような点である。すなわち、光トランシーバ101の場合、CDR117とCDR119とは、リセット信号を、外部装置から直接受信する構成であるが、光トランシーバ1の場合、CDR17とCDR19とは、リセット信号を、CPU13から受信し、外部装置からは受信しない構成である。光トランシーバ101は、光トランシーバ1と同様に、CDR117およびCDR119のそれぞれが、CPU103と、I2Cインタフェースにより接続されている。光トランシーバ101において、CPU103がCDR117またはCDR119のいずれかとI2C通信をしている最中に、CPU103が外部装置からリセット信号を受信した場合、データ信号を示すSDA信号がLowとなった状態でCPU103がリセットされることがある。このとき、例えば図7のd部に示すように、リセット解除後もSDA信号がLowの状態が継続する。図7において、a部はCPU103が受信するリセット信号の波形を示し、b部はCDR117が受信するリセット信号の波形を示し、c部はCPU103からのクロック信号SCL信号の波形を示し、d部はCPU103からのデータ信号SDA信号の波形を示す。CPU103がI2C通信開始を示すスタートコンディションを発行するためには、SCL信号がHighであって、且つSDA信号もHighでなければならない。よって、CPU103は、SDA信号がLowの状態ではスタートコンディションを発行できない。従って、図7のd部に示すように、リセット解除後もSDA信号がLowとなっている場合、CPU103がスタートコンディションの発行を行うことができず、光信号の送受信が不能となる問題が発生する。これに対し、第1実施形態の光トランシーバ1では、CPU3は、リセット信号を受信すると、SCL信号およびSDA信号をHighにしてストップコンディションを発行し、CDR17およびCDR19とのI2C通信を完了した後に、CPU3自身をリセットする。このように、第1実施形態では、CPU3は、回路要素との間でI2C通信中にCPU3がリセット信号を受信した場合、SCL信号およびSDA信号をHighにしてストップコンディションを発行し、CPU3とI2C通信する全ての回路要素とのI2C通信を完了した後にCPU3自身をリセットする。よって、図4に示すように、リセット時にはSDA信号がHighとなっているため、リセット解除後にSDA信号がLowの状態であることがなくなる。従って、I2C通信中にリセットされた場合でも、リセット後にCPU3がスタートコンディションの発行を行うことが可能となるため、通信の再開が良好に行える。なお、CPU3とCDR17とのI2C通信だけでなく、CPU3とI2C通信する回路要素全てCDR19、ADC23、変調電流用DAC29およびバイアス電流用DAC31についても同様の効果が得られる。第2実施形態図5に示す第2実施形態の光トランシーバ41は、例えば10Gbps信号を4波長合成した40G-LR4型CFPトランシーバである。光トランシーバ41は、CPU43と、TOSA51と、LDDAPC53と、ROSA55と、CDR57と、CDR59と、LIA61とを備える。CPU43、TOSA51、ROSA55、CDR57、CDR59およびLIA61のそれぞれは、第1実施形態のCPU3、TOSA11、ROSA15、CDR17、CDR19およびLIA21のそれぞれと、同様の機能を有する。TOSA51、LDDAPC53、ROSA55、CDR57、CDR59およびLIA61は、4多重構成となっている。TOSA51は、4多重のLDと、光合波器とを内蔵している。ROSA55は、4多重のROSA回路PINまたはAPDと、光分波器とを内蔵している。なお、TOSA51、LDDAPC53、ROSA55、CDR57、CDR59およびLIA61については、4多重構成ではなく互いに別々の回路要素としてもよい。また、CDR57およびCDR59は、一体化されていてもよい。CPU43は、外部入力端子43aを有する。CPU43は、外部装置から、外部入力端子43aを介してリセット信号を受信する。リセット信号は、光トランシーバ41のリセットを行うための信号である。CPU43は、外部出力端子43b1と、外部出力端子43b2とを有する。外部出力端子43b1は、CDR57に接続され、外部出力端子43b2は、CDR59に接続される。CPU43は、CDR57に、外部出力端子43b1を介してリセット信号を送信し、CDR59に、外部出力端子43b2を介してリセット信号を送信する。LDDAPC53は、CPU43と、TOSA51と、CDR57とに接続されている。LDDAPC53は、TxDISABLE信号と、I2C通信による制御信号とを、CPU43から受信する。LDDAPC53は、CPU43からの制御信号に応じて動作する。更に、LDDAPC53は、整形された電気信号をCDR57から受信する。LDDAPC53は、駆動電流をTOSA51に供給する。LDDAPC53は、TOSA51が出力する光信号を変調する機能を有する。LDDAPC53は、CDR57から受信した電気信号に応じた波形の駆動電流をTOSA51に出力する。LDDAPC53は、TOSA51の光出力を一定にするAPC機能も有する。LDDAPC53は、TOSA51が出力する光信号をモニタする。LDDAPC53は、モニタの結果、異常を検出したときに、TDefault信号図示せずを生成してCPU43に出力する。CPU43は、TDefault信号を受信すると、アラーム信号を外部装置に出力する。なお、TDefault信号は、I2C通信経由で、LDDAPC53からCPU43に通知する方法でもよい。LDDAPC53、CDR57、CDR59およびLIA61は、何れも、CPU43と、I2Cインタフェースにより接続されている。CDR57は、リセット端子57aを有する。リセット端子57aには、CPU43の外部出力端子43b1に接続される。CDR57は、CPU43から、リセット端子57aを介してリセット信号を受信する。CDR59は、リセット端子59aを有する。リセット端子59aには、CPU43の外部出力端子43b2に接続される。CDR59は、CPU43から、リセット端子59aを介してリセット信号を受信する。次に、第2実施形態に係る光トランシーバ41の作用効果を説明する。光トランシーバ41に対する比較例としての従来の光トランシーバ141の構成を図8に示す。光トランシーバ141は、CPU143と、TOSA151と、LDDAPC153と、ROSA155と、CDR157と、CDR159と、LIA161とを備える。光トランシーバ141のCPU143、TOSA151、LDDAPC153、ROSA155、CDR157、CDR159、LIA161のそれぞれは、光トランシーバ41のそれぞれに対応している。光トランシーバ141の構成と光トランシーバ41の構成との相違点は、以下のような点である。すなわち、光トランシーバ141の場合、CDR157とCDR159とは、リセット信号を、外部装置から直接受信する構成であるが、光トランシーバ41の場合、CDR57とCDR59とは、リセット信号を、CPU43から受信し、外部装置からは受信しない構成である。すなわち、光トランシーバ141の場合、光トランシーバ101と同様に、CDR157とCDR159とが、外部装置から直接リセット信号を受信する。光トランシーバ141は、CDR157及びCDR159のそれぞれが、CPU143と、I2Cインタフェースにより接続されている。光トランシーバ141において、CPU143が、CDR157またはCDR159のいずれかとI2C通信をしている最中に、外部装置からリセット信号を受信した場合、図7に示すように、リセット解除後にSDA信号がLowとなっている状態が継続することがある。この場合、CPU143は、スタートコンディションの発行を行うことができず、通信が不能となる問題が発生する。これに対し、第2実施形態の光トランシーバ41では、第1実施形態の光トランシーバ1と同様に、CPU43は、リセット信号を受信すると、SCL信号およびSDA信号をHighにしてストップコンディションを発行し、LDDAPC53、CDR57、CDR59およびLIA61とのI2C通信を完了した後に、CPU43自身をリセットする。光トランシーバ41の起動後の通常処理と、リセット処理とは、光トランシーバ1と同様に、図3および図4に示すように行われる。以上のように、第2実施形態では、第1実施形態と同様に、CPU43は、回路要素との間でI2C通信中にCPU43がリセット信号を受信した場合、SCL信号およびSDA信号をHighにしてストップコンディションを発行し、CPU43とI2C通信する全ての回路要素とのI2C通信を完了した後にCPU43自身をリセットする。よって、図4に示すように、リセット解除後にSDA信号がLowの状態を継続することはなくなる。従って、CPU43は、リセット解除後にスタートコンディションの発行を行うことが可能となるため、I2C通信中に外部装置からリセット信号が入力しても通信の再開が良好に行える。なお、第1実施形態および第2実施形態において、CPU3,43とI2C通信を行う回路要素のうち、パワーダウンモードを有する回路要素がある場合、CPU3,43は、リセット信号を外部機器から受信すると、当該回路要素をパワーダウンモードにしてパワーダウンさせた後に、CPU3,43自身をリセットするようにしてもよい。また、第1実施形態および第2実施形態では、回路要素としてCDRを備える例について説明した。しかし、CDRはなくてもよい。更に、光トランシーバの構成自体も上記実施形態に限定されず、CPUと回路要素とがI2Cインタフェースで接続されており、CPUが外部装置からリセット信号を受信する態様であれば、回路要素の構成や配置を適宜変更することは可能である。また、第1実施形態および第2実施形態では、図3に示すフローに基づいてリセット処理を行う例について説明したが、このリセット処理については、例えば、光信号の出力をオフにする前にI2C通信を完了する、というように、適宜順序を入れ替えてもよい。また、この光信号の出力をオフにする処理を省略する等、適宜処理を省略しまた追加してもよい。"