"炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、前記犠牲絶縁膜を貫通する孔を形成する工程と、前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、前記犠牲絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いたプラズマCVD法により前記犠牲絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマCVD法により前記犠牲絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。前記犠牲絶縁膜を形成する工程は、第1の犠牲絶縁膜を形成する第1の犠牲絶縁膜形成工程と、前記第1の犠牲絶縁膜上に第2の犠牲絶縁膜を形成する第2の犠牲絶縁膜形成工程と、を有し、前記第1の犠牲絶縁膜形成工程、及び前記第2の犠牲絶縁膜形成工程のうち、いずれか一方の工程では、モノシラン及び酸化窒素を含む原料を用いたプラズマCVD法を用いて成膜処理を行い、他方の工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマCVD法により成膜処理を行うことを特徴とする請求項1記載の半導体装置の製造方法。前記孔は、前記犠牲絶縁膜を異方性エッチングすることで形成し、前記第2の犠牲絶縁膜形成工程では、前記第1の犠牲絶縁膜よりも前記第2の犠牲絶縁膜のエッチング速度が遅くなるように、前記第2の犠牲絶縁膜を形成することを特徴とする請求項4記載の半導体装置の製造方法。半導体基板の表面に、第1の犠牲絶縁膜と、第2の犠牲絶縁膜とを順次積層することで、前記第1及び第2の犠牲絶縁膜よりなる犠牲絶縁膜を形成する工程と、前記犠牲絶縁膜を貫通する孔を形成する工程と、前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、前記犠牲絶縁膜を除去する工程と、を有し、前記犠牲絶縁膜を形成する工程では、前記第1及び第2の犠牲絶縁膜のうち、いずれか一方を炭素成分を含まない原料により形成し、他方を炭素成分を含む原料により形成することを特徴とする半導体装置の製造方法。前記犠牲絶縁膜を除去する工程では、前記導体膜の外壁を覆う前記犠牲絶縁膜を除去し、前記導体膜を露出させることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置の製造方法。前記犠牲絶縁膜を除去する工程を、前記導体膜を形成する工程の後に行うことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。前記犠牲絶縁膜を形成する前に、前記半導体基板上に、セルトランジスタ及び周辺トランジスタを含んだ回路素子層を形成する工程と、前記回路素子層の上面のうち、前記セルトランジスタが形成されたメモリセル領域に、前記セルトランジスタと電気的に接続された複数の容量コンタクトパッドを形成する工程と、複数の前記容量コンタクトパッドを覆うと共に、前記犠牲絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜上に前記犠牲絶縁膜を形成した後、前記犠牲酸化膜上に、該犠牲酸化膜よりもエッチング速度の遅いサポート膜形成用絶縁膜を形成する工程と、を有することを特徴とする請求項1ないし8記載のうち、いずれか1項記載の半導体装置の製造方法。前記孔を形成する工程では、前記犠牲絶縁膜及び前記サポート膜形成用絶縁膜のうち、前記容量コンタクトパッド上に位置する部分を貫通し、かつ前記容量コンタクトパッドの上面を露出するように、前記孔を形成することを特徴とする請求項9記載の半導体装置の製造方法。前記導体膜を形成する工程では、前記サポート膜形成用絶縁膜のうち、前記孔の側壁に対応する部分、及び前記容量コンタクトパッドの上面のうち、前記孔の底面に対応する部分に前記導体膜を形成することを特徴とする請求項10記載の半導体装置の製造方法。前記孔内に形成された前記導電膜は、キャパシタの下部電極となり、前記下部電極は、複数の前記容量コンタクトパッドのそれぞれに対して形成することを特徴とする請求項11記載の半導体装置の製造方法。前記導体膜を形成する工程と前記犠牲酸化膜を除去する工程との間に、前記サポート膜形成用絶縁膜をパターニングすることで、前記サポート膜形成用絶縁膜を母材とし、かつ複数の前記下部電極を連結するサポート膜を形成する工程を有することを特徴とする請求項12記載の半導体装置の製造方法。前記サポート膜を形成する工程では、前記周辺回路領域に形成された前記サポート膜形成用絶縁膜を全て除去すると共に、前記メモリセル領域に形成された前記サポート膜形成用絶縁膜の一部を除去することで、前記周辺回路領域に形成された前記犠牲絶縁膜の上面を露出させると共に、複数の前記下部電極間に位置する前記犠牲絶縁膜の上面の一部を露出させることを特徴とする請求項13記載の半導体装置の製造方法。前記犠牲酸化膜を除去する工程では、前記サポート膜及び前記エッチングストッパ膜が前記犠牲酸化膜よりもエッチングされにくい条件を用いたウエットエッチングにより、前記メモリセル領域及び前記周辺回路領域に残存する前記犠牲絶縁膜を除去することで、前記エッチングストッパ膜の上面及び前記下部電極の外壁を露出させることを特徴とする請求項14記載の半導体装置の製造方法。前記犠牲酸化膜を除去後、前記メモリセル領域に形成された前記エッチングストッパ膜の上面、前記下部電極の表面、及び前記サポート膜の表面を覆うように、前記キャパシタの一部となる容量絶縁膜を形成する工程と、前記容量絶縁膜の表面を覆うように、前記キャパシタの一部となる上部電極を形成する工程と、を有することを特徴とする請求項15記載の半導体装置の製造方法。前記上部電極を形成する工程では、前記容量絶縁膜が形成された前記下部電極内の空間、及び前記容量絶縁膜が形成された前記下部電極間の空間を埋め込むと共に、上面が平坦な面となるように、前記上部電極を形成することを特徴とする請求項16記載の半導体装置の製造方法。ところで、本願発明者らが上記クラウン型キャパシタの製造方法を検討したところ、以下のような課題を有することが明らかになった。犠牲酸化膜の形成方法としては、炭素成分を含む原料を用いて形成する方法が知られている。例えば、BPSG膜は、TEBTriethylBoronやTEPOTriethylPhosphate、TEOSTetraEthoxySilaneのような炭素成分を含む原料により形成される。本発明者らが検討した結果、犠牲酸化膜として上記BPSG膜を形成し、次いで、該BPSG膜をエッチングして孔を形成し、該孔に下部電極となる導電膜を形成し、その後、ウエットエッチングにより、下部電極の外壁を覆う犠牲酸化膜を除去すると、BPSG膜を形成する際に使用する原料に含まれる炭素成分が、残渣炭素残渣となって生じることが分かった。また、容量絶縁膜及び上部電極を形成する前に、このような炭素成分に起因する残渣を除去し切れないと、容量絶縁膜の成膜不良により、キャパシタの特性劣化の原因となり得ることが分かった。このように、キャパシタの特性が劣化すると、半導体装置の歩留まりが低下する。本発明の一観点によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、前記犠牲絶縁膜を貫通する孔を形成する工程と、前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、前記犠牲絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法が提供される。本発明の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有することにより、犠牲絶縁膜を除去後において、導電膜への炭素成分に起因する残渣の付着を抑制することが可能となる。これにより、例えば、導電膜をキャパシタの下部電極として用いる場合、下部電極の表面に形成される容量絶縁膜及び上部電極を構成する膜の成膜不良、及び素子特性の劣化等を抑制することが可能となる。したがって、半導体装置の歩留まりを向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1~図3、図4A、図5、図6A、図7、及び図8は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図4Bは、図4Aに示す製造途中の半導体装置の平面図であり、図6Bは、図6Aに示す製造途中の半導体装置の平面図である。また、図4Aは、図4Bに示す製造途中の半導体装置のC-C線断面に対応する図であり、図6Aは、図6Bに示す製造途中の半導体装置のD-D線断面に対応する図である。なお、図1~図3、図4A、図4B、図5、図6A、図6B、図7、及び図8では、第1の実施の形態の半導体装置10図8参照の一例として、DRAMDynamicRandomAccessMemoryを図示して、以下の説明を行う。図1~図3、図4A、図4B、図5、図6A、図6B、図7、及び図8を参照して、第1の実施の形態の半導体装置10の製造方法について説明する。始めに、図1に示す工程では、半導体基板11を準備する。具体的には、半導体基板11として、例えば、p型の単結晶シリコン基板を準備する。なお、第1の実施の形態では、半導体基板11として、p型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。次いで、半導体基板11に、セルトランジスタ41及び周辺トランジスタ42を含んだ回路素子層12を形成する。ここで、図1を参照して、回路素子層11の形成工程について説明する。始めに、半導体基板11に、素子分離領域13を形成する。このとき、素子分離領域13の上面13aが、半導体基板11の表面11aに対して略面一となるように、素子分離領域13を形成する。具体的には、素子分離領域13は、例えば、STIShallowTrenchIsolation法により形成することができる。これにより、メモリセル領域Aに対応する半導体基板11に、素子分離領域13により区画された活性領域15を形成すると共に、周辺回路領域Bに対応する半導体基板11に、素子分離領域13により区画された活性領域16を形成する。次いで、活性領域15,16を含む半導体基板11の表面11a及び素子分離領域13の上面13aを覆う絶縁膜18と、絶縁膜18の上面18aを覆うゲート電極形成用導電膜19と、ゲート電極形成用導電膜19の上面19aを覆うキャップ形成用絶縁膜21と、を順次積層形成する。絶縁膜18は、パターニングされることで、第1のゲート絶縁膜25、ダミーゲート用絶縁膜28、及び第2のゲート絶縁膜32となる膜である。絶縁膜18としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート電極形成用導電膜19としては、例えば、ドープドポリシリコン膜例えば、リンを含有した多結晶シリコン膜と、金属膜と、を順次積層させた積層膜を用いることができる。該金属膜としては、タングステン膜W膜、窒化タングステン膜WN膜やタングステンシリサイド等の高融点金属膜を適用することができる。キャップ形成用絶縁膜21としては、シリコン窒化膜SiN膜を用いることができる。次いで、キャップ形成用絶縁膜21の上面21aに、キャップ形成用絶縁膜21の上面21aのうち、第1のゲート電極26、ダミーゲート電極29、及び第2のゲート電極33の形成領域に対応する部分を覆うフォトレジスト図示せずを形成する。次いで、該フォトレジストをエッチングマスクとする異方性エッチング具体的には、ドライエッチングにより、キャップ形成用絶縁膜21をエッチングすることで、メモリセル領域A及び周辺回路領域Bにキャップ絶縁膜23を形成する。その後、フォトレジストを除去する。次いで、キャップ絶縁膜23をエッチングマスクとする異方性エッチング具体的には、ドライエッチングにより、ゲート電極形成用導電膜19及び絶縁膜18をパターニングする。これにより、メモリセル領域Aでは、活性領域15上に、第1のゲート絶縁膜25、第1のゲート電極26、及びキャップ絶縁膜23が順次積層された構造体が対向するように2つ形成される。また、活性領域15間に配置された素子分離領域13の上面13aに、ダミーゲート用絶縁膜28、ダミーゲート電極29、及びキャップ絶縁膜23が順次積層された構造体が1つ形成される。さらに、周辺回路領域Bでは、活性領域16上に、第2のゲート絶縁膜32、第2のゲート電極33、及びキャップ絶縁膜23が順次積層された1つの構造体が形成される。次いで、第1及び第2のゲート電極26,33をマスクとして、活性領域15,16に不純物をイオン注入する。具体的には、活性領域15,16に、n型不純物であるPリンをイオン注入する。これにより、メモリセル領域Aでは、第1のゲート電極26と素子分離領域13との間に位置する活性領域15に、第1の不純物拡散領域35が形成されると共に、第1のゲート電極間に位置する活性領域15に、第2の不純物拡散領域36が形成される。また、周辺回路領域Bでは、第2のゲート電極33と素子分離領域13との間に位置する活性領域16のうち、一方に第3の不純物拡散領域37が形成され、他方に第4の不純物拡散領域38が形成される。これにより、メモリセル領域Aには、第1のゲート絶縁膜25、第1のゲート電極26、第1の不純物拡散領域35、及び第2の不純物拡散領域36よりなるセルトランジスタ41が形成される。また、周辺回路領域Bには、第2のゲート絶縁膜32、第2のゲート電極33、第3の不純物拡散領域37、及び第4の不純物拡散領域38よりなる周辺トランジスタ42が形成される。セルトランジスタ41は、DRAMセルにおいて選択用トランジスタとなる。なお、第2の不純物拡散領域36は、隣り合う位置に配置された2つのセルトランジスタ41の共通のソース/ドレイン領域として機能する。次いで、半導体基板11の表面11a側から、CVD法によりシリコン窒化膜SiN膜を成膜し、その後、該シリコン窒化膜をエッチバックすることで、第1のゲート絶縁膜25及び第1のゲート電極26よりなる構造体の側壁、ダミーゲート用絶縁膜28及びダミーゲート電極29よりなる構造体の側壁、及び第2のゲート絶縁膜32及び第2のゲート電極33よりなる構造体の側壁にシリコン窒化膜を残存させる。これにより、シリコン窒化膜よりなるサイドウォール44が形成される。次いで、第1ないし第4の不純物拡散領域35~38の上面、及び素子分離領域13の上面13aに、キャップ絶縁膜23及びサイドウォール44を覆う厚さとされ、かつ上面45aが平坦な面とされた第1の層間絶縁膜45を形成する。具体的には、第1の層間絶縁膜45の母材となるシリコン酸化膜SiO2膜をCVD法で形成し、その後、CMPChemicalMechanicalPolishing法により、シリコン酸化膜SiO2膜の上面側を研磨することで、上面45aが平坦な面とされた第1の層間絶縁膜45を形成する。次いで、第1の層間絶縁膜45の上面45aに、パターニングされたフォトレジスト図示せずを形成し、該フォトレジストをエッチングマスクとする異方性エッチング具体的には、ドライエッチングにより、第1の不純物拡散領域35の上面を露出する第1のコンタクト孔47と、第2の不純物拡散領域36の上面を露出する第2のコンタクト孔48と、第3の不純物拡散領域37の上面を露出する第3のコンタクト孔51と、第4の不純物拡散領域38の上面を露出する第4のコンタクト孔52と、一括形成する。第1及び第2のコンタクト孔47,48は、SACSelf-AlignedContact法により形成する。その後、フォトレジスト図示せずを除去する。次いで、第1ないし第4のコンタクトプラグ54~57をコンタクトプラグ形成用導電膜図示せずで埋め込むことで、第1の不純物拡散領域35の上面と接触する第1のコンタクトプラグ54、第2の不純物拡散領域36の上面と接触する第2のコンタクトプラグ55、第3の不純物拡散領域37の上面と接触する第3のコンタクトプラグ56、及び第4の不純物拡散領域38の上面と接触する第4のコンタクトプラグ57を一括形成する。このとき、第1ないし第4のコンタクトプラグ54~57の上面54a,55a,56a,57aが、第1の層間絶縁膜45の上面45aに対して略面一となるように、第1ないし第4のコンタクトプラグ54~57を形成する。次いで、第1の層間絶縁膜45の上面45aに、第2のコンタクトプラグ55の上面55aと接続されるビット線59と、第3のコンタクトプラグ56の上面56aと接続される第1の配線61と、第3のコンタクトプラグ56の上面56aと接続される第2の配線62と、を一括形成する。具体的には、ビット線59、第1の配線61、及び第2の配線62は、例えば、以下の方法により形成する。始めに、第1の層間絶縁膜45の上面45a、及び第1ないし第4のコンタクトプラグ54~57の上面54a,55a,56a,57aを覆うように、窒化タングステン膜WN膜と、タングステン膜W膜と、を順次形成する。次いで、タングステン膜W膜上に、パターニングされたフォトレジスト図示せずを形成する。次いで、該フォトレジストをマスクとする異方性エッチング具体的には、ドライエッチングにより、不要な部分の窒化タングステン膜WN膜及びタングステン膜W膜を除去することで、窒化タングステン膜WN膜及びタングステン膜W膜よりなるビット線59、第1の配線61、及び第2の配線62を一括形成する。これにより、ビット線59は、第2のコンタクトプラグ55を介して、第2の不純物拡散領域36と電気的に接続される。また、第1の配線61は、第3のコンタクトプラグ56を介して、第3の不純物拡散領域37と電気的に接続され、第2の配線62は、第4のコンタクトプラグ57を介して、第4の不純物拡散領域38と電気的に接続される。なお、ビット線59、第1の配線61、及び第2の配線62の母材となる導電膜は、上記説明した窒化タングステン膜WN膜と、タングステン膜W膜との積層膜に限定されない。次いで、第1の層間絶縁膜45の上面45aに、ビット線59、第1の配線61、及び第2の配線62を覆うと共に、上面65aが平坦な面とされた第2の層間絶縁膜65を形成する。具体的には、第2の層間絶縁膜65の母材となるシリコン酸化膜SiO2膜をCVD法で形成し、その後、CMP法により、シリコン酸化膜SiO2膜の上面側を研磨することで、上面65aが平坦な面とされた第2の層間絶縁膜65を形成する。次いで、フォトリソグラフィ技術及びドライエッチング技術により、第1のコンタクトプラグ54上に形成された第2の層間絶縁膜65をエッチングすることで、第1のコンタクトプラグ54の上面54aを露出する容量コンタクト孔67を形成する。次いで、容量コンタクト孔67を埋め込むと共に、上面68aが第2の層間絶縁膜65の上面65aに対して略面一とされた容量コンタクトプラグ68を複数形成する。具体的には、容量コンタクトプラグ68は、例えば、以下の方法により形成する。始めに、CVD法により、容量コンタクト孔67の内面を覆うチタン膜Ti膜を形成し、次いで、CVD法により、チタン膜Ti膜の表面を覆う窒化チタン膜TiN膜を形成する。このとき、チタン膜Ti膜と窒化チタン膜TiN膜との合計の厚さが容量コンタクト孔67を埋め込まない厚さとなるように、チタン膜Ti膜及び窒化チタン膜TiN膜を形成する。次いで、窒化チタン膜TiN膜の表面に、CVD法により、容量コンタクト孔67を埋め込む厚さとされたタングステン膜W膜を形成する。次いで、CMP法により、チタン膜Ti膜、窒化チタン膜TiN膜、及びタングステン膜W膜のうち、第2の層間絶縁膜65の上面65aよりも上方に形成された部分を研磨除去することで、容量コンタクト孔67内に、チタン膜Ti膜、窒化チタン膜TiN膜、及びタングステン膜W膜よりなる容量コンタクトプラグ68を形成する。容量コンタクトプラグ68は、第1のコンタクトプラグ54の上面54aと接触することで、第1のコンタクトプラグ54を介して、第1の不純物拡散領域35と電気的に接続される。これにより、半導体基板11上に、素子分離領域13、活性領域15,16、キャップ絶縁膜23、ダミーゲート用絶縁膜28、ダミーゲート電極29、セルトランジスタ41、周辺トランジスタ42、サイドウォール44、第1の層間絶縁膜45、第1ないし第4のコンタクトプラグ54~57、ビット線59、第1の配線61、第2の配線62、第2の層間絶縁膜65、容量コンタクト孔67、及び容量コンタクトプラグ68を有した回路素子層12が形成される。次いで、回路素子層12の上面12a第2の層間絶縁膜65の上面65a及び容量コンタクトプラグ68の上面68aよりなる面のうち、セルトランジスタ41が形成されたメモリセル領域Aに、セルトランジスタ41と電気的に接続された複数の容量コンタクトパッド71を形成する。具体的には、容量コンタクトパッド71は、例えば、以下の方法により形成する。始めに、CVD法により、回路素子層の上面12aを覆う窒化タングステン膜WN膜を形成し、次いで、CVD法により、窒化タングステン膜WN膜の上面を覆うタングステン膜W膜を形成する。次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜WN膜及びタングステン膜W膜をパターニングすることで、窒化タングステン膜WN膜及びタングステン膜W膜よりなる容量コンタクトパッド71を形成する。容量コンタクトパッド71は、各容量コンタクトプラグ68の上面68aに対して形成する。次いで、回路素子層12の上面12aに、複数の容量コンタクトパッド71を覆うと共に、後述する図2に示す犠牲絶縁膜75よりもエッチング速度の遅いエッチングストッパ膜73を形成する。具体的には、エッチングストッパ膜73として、シリコン窒素膜SiN膜を成膜する。エッチングストッパ膜73は、後述する図7に示す工程において、ウエットエッチングにより犠牲絶縁膜75を除去する際、犠牲絶縁膜75の下層に形成された回路素子層12を構成する第1及び第2の層間絶縁膜45,65がエッチングされることを防止するための膜つまり、回路素子層12を保護するための膜である。次いで、図2に示す工程では、CVD法或いは高密度プラズマCVD法HDP法により、炭素成分を含まない原料を用いて、エッチングストッパ膜73の上面73aを覆う犠牲絶縁膜75例えば、厚さ1.4μmを形成する。CVD法を用いる場合、炭素成分を含まない原料として、例えば、モノシランSiH4及びN2O酸素を含む原料を用いて、シリコン酸化膜SiO2膜よりなる犠牲絶縁膜75を形成する。この場合、犠牲絶縁膜75の成膜条件として、例えば、半導体基板11の温度が350~400°C、モノシランSiH4の流量が500~600sccm、N2Oの流量が8000~10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。また、高密度プラズマCVD法を用いる場合、炭素成分を含まない原料として、例えば、モノシランSiH4及びO2酸素を含む原料を用いて、シリコン酸化膜SiO2膜よりなる犠牲絶縁膜75を形成する。この場合、犠牲絶縁膜75の成膜条件として、例えば、半導体基板11の温度が80~150°C、モノシランSiH4の流量が200~210sccm、O2の流量が350~360sccm、成膜チャンバー内の圧力が0.4Paの条件を用いることができる。以下、犠牲絶縁膜75としてシリコン酸化膜SiO2膜を形成した場合を例に挙げて説明する。次いで、図3に示す工程では、犠牲絶縁膜75の上面75aに、犠牲酸化膜75よりもエッチング速度の遅いサポート膜形成用絶縁膜77を形成する。具体的には、犠牲絶縁膜75の上面75aに、シリコン窒素膜SiN膜を成膜することで、シリコン窒素膜SiN膜よりなるサポート膜形成用絶縁膜77を形成する。次いで、図4A及び図4Bに示す工程では、フォトレジスト技術及びドライエッチング技術により、犠牲絶縁膜75及びサポート膜形成用絶縁膜77のうち、容量コンタクトパッド71上に位置する部分を貫通し、かつ容量コンタクトパッド71の上面71aを露出する孔79を形成する。孔79は、複数の容量コンタクトパッド71上に対して、それぞれ形成する。次いで、図5に示す工程では、図4A及び図4Bに示す構造体の上面側から、孔79の底面79bに対応する容量コンタクトパッド71の上面71a、及び犠牲絶縁膜75のうち、孔79の側壁部分79a具体的には、孔79に露出されたエッチングストッパ膜73、犠牲絶縁膜75、及びサポート膜形成用絶縁膜77の側壁部分を覆うように、導電膜81を形成する。具体的には、例えば、CVD法により、チタン膜Ti膜と、窒化チタン膜TiN膜と、を順次積層することで、チタン膜Ti膜及び窒化チタン膜TiN膜よりなる導電膜81を形成する。このとき、サポート膜形成用絶縁膜77の上面77aにも導電膜81が形成される。第1の実施の形態では、導電膜81は、後述する図6Aに示す下部電極83の母材となる膜である。次いで、図6A及び図6Bに示す工程では、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜77の上面77aに形成された導電膜81を選択的に除去することで、複数の孔79の内面に、導電膜81よりなる下部電極83を形成する。次いで、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜77をパターニングすることで、サポート膜形成用絶縁膜77を母材とし、かつ複数の下部電極83の上端を連結するサポート膜84を形成する。サポート膜84を形成する工程では、周辺回路領域Bに形成されたサポート膜形成用絶縁膜77を全て除去すると共に、メモリセル領域Aに形成されたサポート膜形成用絶縁膜77の一部を除去する。これにより、周辺回路領域Bに形成された犠牲絶縁膜75の上面75aが露出されると共に、サポート膜84に複数の下部電極83間に位置する犠牲絶縁膜75の上面75aの一部を露出する開口部84Aが複数形成される。サポート膜84は、複数の下部電極83の上端を連結している。次いで、図7に示す工程では、図6A及び図6Bに示す下部電極83導体膜81の外壁を覆う犠牲絶縁膜75を除去し、下部電極83を露出させる。具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜75よりもエッチングされにくい条件を用いたウエットエッチングにより、図6A及び図6Bに示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜75を除去することで、エッチングストッパ膜73の上面73a及び下部電極83の外壁面83aを露出させる。このとき、エッチングストッパ膜73がウエットエッチングのストッパとして機能するため、エッチングストッパ膜73の下方に形成された回路素子層12が損傷することを抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水HF液を用いることができる。このように、エッチングストッパ膜73の上面73aに、炭素成分を含まない原料を用いた成膜方法により犠牲絶縁膜75を形成し、その後、犠牲絶縁膜75を貫通する孔79を形成し、次いで、犠牲絶縁膜75のうち、孔79の側壁部分79a及び底面79bを覆う導体膜81よりなる下部電極83を形成し、その後、犠牲絶縁膜75を除去することにより、犠牲絶縁膜75の除去後において、導電膜81への炭素成分に起因する残渣の付着を低減することが可能となる。したがって、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95後述する図8参照の特性が向上するため、半導体装置10の歩留まりを向上できる。次いで、図8に示す工程では、メモリセル領域A及び周辺回路領域Bに形成されたエッチングストッパ膜73の上面73a、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面、及びサポート膜84の表面を覆う容量絶縁膜86を形成する。具体的には、CVD法或いはALDAtomicLayerDeposition法により、例えば、酸化ハフニウム膜、酸化ジルコニウム膜ZrO2膜、酸化アルミニウム膜Al2O3膜等の高誘電体膜や、これらの積層体を成膜することで、容量絶縁膜86を形成する。このとき、図8には図示してはいないが、周辺回路領域Bにも容量絶縁膜86が形成される。次いで、容量絶縁膜86の表面86aを覆うように、上部電極92の母材具体的には、上部電極本体89の母材となる第1の導電膜87を成膜し、次いで、第1の導電膜87の表面87aを覆うように、上部電極92の母材具体的には、プレート電極91の母材となる第2の導電膜88を成膜する。このとき、第1及び第2の導電膜87,88は、容量絶縁膜86が形成された下部電極83内の空間83A、及び容量絶縁膜86が形成された下部電極83間の空間83Bを埋め込むような厚さで形成する。また、第2の導電膜88は、その上面88aが平坦な面となるように形成する。また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86図示せずの表面にも形成される。具体的には、CVD法或いはALD法により、窒化チタン膜TiN膜を成膜することで第1の導電膜87を形成する。このとき、第1の導電膜87は、下部電極83内の空間83Aを埋め込まないような厚さで形成する。次いで、Bボロンを含んだポリシリコン膜B-DOPOSと、タングステン膜W膜とを、順次成膜することで、積層膜とされた第2の導電膜88を形成する。次いで、第2の導電膜88の上面88aのうち、メモリセル領域Aに位置する面を覆うと共に、周辺回路領域Bに位置する面を露出するようにパターニングされ、かつエッチングマスクとなる図示していないシリコン酸化膜SiO2膜を形成する。次いで、該シリコン酸化膜SiO2膜をエッチングマスクとする異方性エッチング具体的には、ドライエッチングにより、周辺回路領域Bに形成された容量絶縁膜86、第1の導電膜87、及び第2の導電膜88を除去する。これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87よりなる上部電極本体89及び第2の導電膜88よりなるプレート電極91により構成されたキャパシタ95が複数形成される。その後、エッチングマスクとして使用した図示していないシリコン酸化膜SiO2膜を除去する。このように、エッチングストッパ膜73上のメモリセル領域Aと周辺回路領域Bとの間に、メモリセル領域Aに形成された犠牲絶縁膜75を囲むガードリングを形成しないことにより、該ガードリングを備えた半導体装置と比較して、キャパシタ95が形成可能な領域を増加させることが可能となるので、従来と同じチップサイズで、キャパシタ95の容量を増加させることができる。なお、図示してはいないが、図8に示す構造体の上面側から第3の層間絶縁膜例えば、シリコン酸化膜SiO2膜を成膜し、その後、CMP法により第3の層間絶縁膜図示せずの上面側を研磨することで、第2の導電膜88の上面88aよりも上方に配置され、かつ平坦化された上面を第3の層間絶縁膜に形成する。次いで、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第1の配線61に到達するコンタクトプラグ図示せずと、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第2の配線62に到達するコンタクトプラグ図示せずと、を形成する。その後、第3の層間絶縁膜の上面のうち、メモリセル領域Aに位置する面に、上部電極92と電気的に接続される配線図示せずを形成すると共に、第3の層間絶縁膜の上面のうち、周辺回路領域Bに位置する面に、第3の層間絶縁膜を貫通するコンタクトプラグ図示せずと接続される配線図示せずを形成する。これにより、第1の実施の形態の半導体装置10が製造される。なお、図8では、上記説明した第3の層間絶縁膜、該第3の層間絶縁膜を貫通するコンタクトプラグ、及び第3の層間絶縁膜上に形成される配線の図示を省略する。第1の実施の形態の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、回路素子層12上に形成されたエッチングストッパ膜73の上面73aに犠牲絶縁膜75を形成し、その後、犠牲絶縁膜75を貫通する孔79を形成し、次いで、犠牲絶縁膜のうち、孔79の側壁部分79a及び底面79bを覆う導体膜81よりなる下部電極83を形成し、その後、犠牲絶縁膜75を除去することにより、犠牲絶縁膜75の除去後において、導電膜81への炭素成分に起因する残渣の付着を抑制することが可能となる。したがって、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークが減少するため、半導体装置10の歩留まりを向上させることができる。なお、メモリセル領域Aのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。このような場合にも、第1の実施の形態の半導体装置10の製造方法を適用することが可能であり、第1の実施の形態の半導体装置10と同様な効果を得ることができる。しかし、第1の実施の形態の半導体装置10の製造方法を、該ガードリングを形成しない構造とされた第1の実施の形態の半導体装置10に適用した方が、より多くの量の犠牲絶縁膜75を除去するので、その効果は大きい。本発明者らは、独自の検討により犠牲絶縁膜除去後に炭素残渣が生じ得ることを明確にした。そして、このような炭素残渣が素子特性に影響を及ぼすことを、検証により明らかにした。これにより、後に除去する犠牲絶縁膜の成膜方法として、炭素成分を含まない原料を用いた成膜方法を適用することに想到した。一方、炭素成分を含む原料を用いたシリコン酸化膜例えば、TEOS膜やBPSG膜の形成方法は、上記第1の実施の形態で説明したような炭素成分を含まない原料を用いた成膜方法に比べ、安価である。従って、当業者であれば、後に除去する犠牲絶縁膜のようなシリコン酸化膜として、特開2003-297952号公報のようにTEOS膜やBPSG膜を選択すると考えるのが自然である。第2の実施の形態図9~図14は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図9~図14では、第2の実施の形態の半導体装置100図14参照の一例として、DRAMDynamicRandomAccessMemoryを図示して、以下の説明を行う。また、図9~図14において、先に説明した第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図9~図14を参照して、第2の実施の形態の半導体装置100の製造方法について説明する。始めに、図9に示す工程では、第1の実施の形態の図2で説明した方法と同様な手法により、半導体基板11の表面11aに、回路素子層12、容量コンタクトパッド71、及びエッチングストッパ膜73を順次形成する。次いで、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法により、エッチングストッパ膜73の上面73aを覆うように、シリコン酸化膜SiO2膜よりなる第1の犠牲絶縁膜101例えば、厚さ0.6μmを形成する。この場合、第1の犠牲絶縁膜101の成膜条件として、例えば、半導体基板11の温度が350~400°C、モノシランSiH4の流量が500~600sccm、N2Oの流量が8000~10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。次いで、第1の犠牲絶縁膜101の表面101aに、炭素成分を含まない原料であるモノシランSiH4及びO2酸素を含む原料を用いた高密度プラズマCVD法により、シリコン酸化膜SiO2膜よりなる第2の犠牲絶縁膜102例えば、厚さ0.8μmを形成する。これにより、第1の犠牲絶縁膜101と、第2の犠牲絶縁膜102と、が順次積層された犠牲絶縁膜103が形成される。高密度プラズマCVD法により第2の犠牲絶縁膜102を形成する場合、第2の犠牲絶縁膜102の成膜条件として、例えば、半導体基板11の温度が80~150°C、モノシランSiH4の流量が200~210sccm、O2の流量が350~360sccm、成膜チャンバー内の圧力が0.4Paの条件を用いることができる。このように、モノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法により、第1の犠牲絶縁膜101を形成し、モノシランSiH4及びO2酸素を含む原料を用いた高密度プラズマCVD法により、第2の犠牲酸化膜102を形成することにより、第1の犠牲絶縁膜101よりも第2の犠牲絶縁膜102のエッチング速度を遅くすることができる。次いで、図10に示す工程では、第1の実施の形態で説明した図3に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜77を形成する。次いで、フォトレジスト技術及び異方性エッチングドライエッチング技術により、犠牲絶縁膜103及びサポート膜形成用絶縁膜77のうち、容量コンタクトパッド71上に位置する部分を貫通し、かつ容量コンタクトパッド71の上面71aを露出する孔105を形成する。孔105は、複数の容量コンタクトパッド71上に対してそれぞれ形成する。ところで、一般的に、ドライエッチング技術により、孔を形成する場合、孔の側壁は、孔の上端から孔の下端に向かうにつれて孔の開口径が小さくなるテーパー形状となる。このため、特に、アスペクト比の高い孔を、ドライエッチングにより形成する場合、孔の下部と比較して孔の上部のエッチング時間が長くなるため、孔の上部が横方向に広がりやすい孔の上部の開口径が大きくなる傾向にある。そのため、ドライエッチングにより、開口径が小さく、かつアスペクト比の高い孔を近接して複数形成する場合、隣接する孔同士が接触する一体化する虞がある。また、導体例えば、容量コンタクトパッドの上面を露出するように、絶縁膜をドライエッチングしてアスペクト比の高い孔を形成する場合、導体例えば、容量コンタクトパッドの上面まで到達しない深さとされた孔が形成される虞がある。これは、マイクロローディング効果によるもので、孔の開口径が小さくなると発生しやすい。一方、第2の実施の形態では、容量コンタクトパッド71を覆うエッチングストッパ膜73の上面73aに、第1の犠牲絶縁膜101と、第1の犠牲絶縁膜101よりもエッチング速度の遅い第2の犠牲絶縁膜102と、を順次積層させ、その後、第1及び第2の犠牲絶縁膜101,103をドライエッチングすることで、容量コンタクトパッド71の上面71aを露出する孔105を形成している。つまり、孔105の下部と比較してエッチング時間が長く、かつ開口径が横方向に広がりやすい孔105の上部が形成される部分には、孔105の下部が形成される第1の犠牲絶縁膜101よりもエッチング速度の遅い第2の犠牲絶縁膜102が形成されている。これにより、孔105のアスペクト比が高い場合でも、第2の犠牲絶縁膜102により孔105の上部の開口径が横方向に広がることを抑制することが可能となる。したがって、上記第1及び第2の犠牲絶縁膜101,102よりなる犠牲絶縁膜103に、ドライエッチングにより開口径の小さい孔105を近接させて複数形成した場合でも、隣接する孔105が接触することを抑制できる。言い換えれば、隣接する孔105に形成された下部電極83同士が接触することを抑制できる。つまり、半導体装置10の歩留まりを向上させることができる。また、孔105の下部が形成される絶縁膜として、第2の犠牲絶縁膜102よりもエッチング速度の速い第1の犠牲絶縁膜102を形成することにより、孔105の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となるため、半導体基板11面内において、孔105の底を精度良く容量コンタクトパッド71の上面71aに到達させることができる。これにより、孔105に形成される下部電極83の下端と容量コンタクトパッド71との間の電気的接続信頼性を向上させることが可能となるので、半導体装置100の歩留まりを向上させることができる。次いで、図11に示す工程では、図10に示す構造体の上面側から、孔105の底面105bに対応する容量コンタクトパッド71の上面71a、及び犠牲絶縁膜103のうち、孔105の側壁部分105a具体的には、孔105に露出されたエッチングストッパ膜73、犠牲絶縁膜103、及びサポート膜形成用絶縁膜77の側壁部分を覆うように、導電膜81を形成する。具体的には、例えば、CVD法により、チタン膜Ti膜と、窒化チタン膜TiN膜と、を順次積層することで、チタン膜Ti膜及び窒化チタン膜TiN膜よりなる導電膜81を形成する。このとき、サポート膜形成用絶縁膜77の上面77aにも導電膜81が形成される。次いで、図12に示す工程では、先に説明した第1の実施の形態の図6A及び図6Bに示す工程と同様な処理を行うことで、複数の孔105の内面に、導電膜81よりなる下部電極83を形成する。その後、サポート膜形成用絶縁膜77を母材とし、かつ複数の下部電極83の上端を連結し、複数の下部電極83間に位置する犠牲絶縁膜75の上面75aの一部を露出する開口部84Aを有したサポート膜84を形成する。この段階において、周辺回路領域Bに形成された第2の犠牲絶縁膜102の上面102a全体がサポート膜84から露出されている。次いで、図13に示す工程では、図12に示す複数の下部電極83導体膜81の外壁を覆う犠牲絶縁膜103を除去し、複数の下部電極83を露出させる。具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜103よりもエッチングされにくい条件を用いたウエットエッチングにより、図12に示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜103を除去することで、エッチングストッパ膜73の上面73a及び複数の下部電極83の外壁面83aを露出させる。このとき、エッチングストッパ膜73がエッチングストッパとして機能するため、上記ウエットエッチングにより、エッチングストッパ膜73の下方に形成された回路素子層12が損傷すること具体的には、第2の層間絶縁膜65がエッチングされることを抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水HF液を用いることができる。このように、エッチングストッパ膜73の上面73aに、炭素成分を含まない原料を用いたプラズマCVD法により第1の犠牲絶縁膜101を成膜し、次いで、第1の犠牲絶縁膜101の上面101aに、炭素成分を含まない原料を用いた高密度プラズマCVD法により第2の犠牲絶縁膜102を成膜して、積層された第1及び第2の犠牲絶縁膜101,102よりなる犠牲絶縁膜103を形成し、その後、犠牲絶縁膜103を貫通する孔105を形成し、次いで、犠牲絶縁膜103のうち、孔105の側壁部分105a及び底面105bを覆う導体膜81よりなる下部電極83を形成し、その後、犠牲絶縁膜103を除去することにより、犠牲絶縁膜103の除去後において、導電膜81に炭素成分に起因する残渣が付着することがなくなる。したがって、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95後述する図14参照の特性が向上するため、半導体装置100の歩留まりを向上できる。次いで、図14に示す工程では、先に説明した第1の実施の形態の図8に示す工程と同様な処理を行うことで、メモリセル領域A及び周辺回路領域Bに形成されたエッチングストッパ膜73の上面73a、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面、及びサポート膜84の表面を覆う容量絶縁膜86と、容量絶縁膜86の表面86aを覆う第1の導電膜87と、第1の導電膜87の表面87aを覆う第2の導電膜88と、を順次形成する。このとき、第1及び第2の導電膜87,88は、容量絶縁膜86が形成された下部電極83内の空間83A、及び容量絶縁膜86が形成された下部電極83間の空間83Bを埋め込むような厚さで形成する。また、第2の導電膜88は、その上面88aが平坦な面となるように形成する。また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86図示せずの表面にも形成される。その後、第1の実施の形態の図8に示す工程と同様な手法により、異方性エッチング具体的には、ドライエッチングにより、周辺回路領域Bに形成された容量絶縁膜86、第1の導電膜87、及び第2の導電膜88を選択的に除去する。これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87を母材とする上部電極本体89及び第2の導電膜88を母材とするプレート電極91よりなる上部電極92と、を有するキャパシタ95が複数形成される。なお、図示してはいないが、図14に示す構造体の上面側から第3の層間絶縁膜例えば、シリコン酸化膜SiO2膜を成膜し、その後、CMP法により第3の層間絶縁膜の上面側を研磨することで、第2の導電膜88の上面88aよりも上方に配置され、かつ平坦化された上面を第3の層間絶縁膜に形成する。次いで、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第1の配線61に到達するコンタクトプラグ図示せずと、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第2の配線62に到達するコンタクトプラグ図示せずと、を形成する。その後、第3の層間絶縁膜の上面のうち、メモリセル領域Aに位置する面に、上部電極92と電気的に接続される配線図示せずを形成すると共に、第3の層間絶縁膜の上面のうち、周辺回路領域Bに位置する面に、第3の層間絶縁膜を貫通するコンタクトプラグ図示せずと接続される配線図示せずを形成する。これにより、第2実施の形態の半導体装置100が製造される。なお、図14では、上記説明した第3の層間絶縁膜、該第3の層間絶縁膜を貫通するコンタクトプラグ、及び第3の層間絶縁膜上に形成される配線の図示を省略する。第2の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜73の上面73aに、炭素成分を含まない原料を用いたプラズマCVD法により第1の犠牲絶縁膜101を成膜し、次いで、第1の犠牲絶縁膜101の上面101aに、炭素成分を含まない原料を用いた高密度プラズマCVD法により、第1の犠牲絶縁膜101よりもエッチング速度の遅い第2の犠牲絶縁膜102を成膜し、その後、第1及び第2の犠牲絶縁膜101,102よりなる犠牲絶縁膜103をドライエッチングして、容量コンタクトパッド71の上面71aを露出する孔105を形成する際、第2の犠牲絶縁膜102により孔105の上部の開口径が横方向に広がることを抑制可能になると共に、孔105の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。これにより、開口径の小さい孔105を近接させて複数形成した場合でも、隣接する孔105が接触することを抑制でき、また、半導体基板11面内において、孔105の底を精度良く容量コンタクトパッド71の上面71aに到達させることができる。よって、ドライエッチングにより開口径の小さい孔105を近接させて複数形成した場合でも、隣接する孔105に形成された下部電極83同士の接触を抑制可能になると共に、孔105に形成される下部電極83の下端と容量コンタクトパッド71との間の電気的接続信頼性を向上させることが可能となる。したがって、第2の実施の形態の半導体装置100の歩留まりを向上させることができる。また、第2の実施の形態の半導体装置によれば、エッチングストッパ膜73の上面73aに、炭素成分を含まない原料を用いたプラズマCVD法により第1の犠牲絶縁膜101を形成し、次いで、第1の犠牲絶縁膜101の上面101aに、炭素成分を含まない原料を用いた高密度プラズマCVD法により、第1の犠牲絶縁膜101よりもエッチング速度の遅い第2の犠牲絶縁膜102を形成することで、第1及び第2の犠牲絶縁膜101,102よりなる犠牲絶縁膜103を形成し、その後、犠牲絶縁膜103を貫通する孔105を形成し、次いで、犠牲絶縁膜103のうち、孔105の側壁部分105a及び底面105bを覆う導体膜81よりなる下部電極83を形成し、その後、犠牲絶縁膜103を除去することにより、犠牲絶縁膜103の除去後において、導電膜81への炭素成分に起因する残渣の付着を低減することが可能となる。したがって、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95後述する図14参照の特性が向上するため、半導体装置100の歩留まりを向上できる。なお、第2の実施の形態では、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法で第1の犠牲絶縁膜101を形成し、炭素を含まない原料であるモノシランSiH4及びO2酸素を含む原料を用いた高密度プラズマCVD法で第2の犠牲絶縁膜102を形成した場合を例に挙げて説明したが、炭素を含まない原料であるモノシランSiH4及びO2酸素を含む原料を用いた高密度プラズマCVD法で第1の犠牲絶縁膜101を形成し、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料で第2の犠牲絶縁膜102を形成してもよい。この場合、犠牲絶縁膜103の除去後において、導電膜81に炭素成分に起因する残渣が付着することがなくなるので、半導体装置100の歩留まりを向上させることができる。また、メモリセル領域Aのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。このような場合にも、第2の実施の形態の半導体装置100の製造方法を適用することが可能であり、第2の実施の形態の半導体装置10と同様な効果を得ることができる。しかし、第2の実施の形態の半導体装置100の製造方法を、該ガードリングを形成しない構造とされた第2の実施の形態の半導体装置100に適用した方が、より多くの量の犠牲絶縁膜103を除去するので、その効果は大きい。第3の実施の形態図15~図19は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図15~図19では、第3の実施の形態の半導体装置110図19参照の一例として、DRAMDynamicRandomAccessMemoryを図示して、以下の説明を行う。また、図15~図19において、先に説明した第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図15~図19を参照して、第3の実施の形態の半導体装置110の製造方法について説明する。始めに、図15に示す工程では、第1の実施の形態の図2で説明した方法と同様な手法により、半導体基板11の表面11aに、回路素子層12、容量コンタクトパッド71、及びエッチングストッパ膜73を順次形成する。次いで、炭素を含む原料であるTEBTriethylBoron、TEPOTriethylPhosphate、TEOSTetraEthoxySilane、O3を用いたプラズマCVD法により、エッチングストッパ膜73の上面73aを覆うように、BPSG膜よりなる第1の犠牲絶縁膜111例えば、厚さ0.6μmを形成する。この場合、第1の犠牲絶縁膜111の成膜条件として、例えば、半導体基板11の温度が450~500°C、TEBの流量が400~450sccm、TEPOの流量が100~150sccm、TEOSの流量が2000~2500sccm、O3の流量が13000~15000sccm、成膜チャンバー内の圧力が26667Paの条件を用いることができる。次いで、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法により、第1の犠牲絶縁膜111の上面111aを覆うように、シリコン酸化膜SiO2膜よりなる第2の犠牲絶縁膜112例えば、厚さ0.8μmを形成する。この場合、第2の犠牲絶縁膜112の成膜条件として、例えば、半導体基板11の温度が350~400°C、モノシランSiH4の流量が500~600sccm、N2Oの流量が8000~10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。これにより、炭素を含む原料により成膜された第1の犠牲絶縁膜111、及び炭素を含まない原料により成膜された第2の犠牲絶縁膜112よりなる犠牲絶縁膜113が形成される。つまり、第3の実施の形態の犠牲絶縁膜113は、炭素を含む原料のみで形成した場合と比較して、膜中に含まれる炭素の量が少ない。次いで、図16に示す工程では、第1の実施の形態で説明した図3に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜77を形成する。次いで、フォトレジスト技術及び異方性エッチングドライエッチング技術により、犠牲絶縁膜113及びサポート膜形成用絶縁膜77のうち、容量コンタクトパッド71上に位置する部分を貫通し、かつ容量コンタクトパッド71の上面71aを露出する孔115を形成する。孔115は、複数の容量コンタクトパッド71上に対してそれぞれ形成する。ところで、プラズマCVD法により形成されたシリコン酸化膜SiO2膜よりなる第2の犠牲絶縁膜112は、BPSG膜よりなる第1の犠牲絶縁膜111よりもエッチング速度が遅い。このため、第1及び第2の犠牲絶縁膜111,112よりなる犠牲絶縁膜113をドライエッチングして、容量コンタクトパッド71の上面71aを露出する孔115を形成することで、第2の犠牲絶縁膜112により孔115の上部の開口径が横方向に広がることを抑制することが可能になると共に、孔115の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。これにより、開口径の小さい孔115を近接させて複数形成した場合でも、隣接する孔115が接触することを抑制でき、また、半導体基板11面内において、孔115の底を精度良く容量コンタクトパッド71の上面71aに到達させることができる。よって、ドライエッチングにより開口径の小さい孔115を近接させて複数形成した場合でも、隣接する孔115に形成された下部電極83同士が接触することを抑制可能になると共に、孔115に形成される下部電極83の下端と容量コンタクトパッド71との間の電気的接続信頼性を向上させることが可能となる。したがって、第3の実施の形態の半導体装置110の歩留まりを向上させることができる。次いで、図16に示す構造体の上面側から、孔115の底面115bに対応する容量コンタクトパッド71の上面71a、及び犠牲絶縁膜113のうち、孔115の側壁部分115a具体的には、孔115に露出されたエッチングストッパ膜73、犠牲絶縁膜113、及びサポート膜形成用絶縁膜77の側壁部分を覆うように、導電膜81を形成する。具体的には、例えば、CVD法により、チタン膜Ti膜と、窒化チタン膜TiN膜と、を順次積層することで、チタン膜Ti膜及び窒化チタン膜TiN膜よりなる導電膜81を形成する。このとき、サポート膜形成用絶縁膜77の上面77aにも導電膜81が形成される。次いで、図17に示す工程では、先に説明した第1の実施の形態の図6A及び図6Bに示す工程と同様な処理を行うことで、複数の孔115の内面に、導電膜81よりなる下部電極83を形成する。その後、サポート膜形成用絶縁膜77を母材とし、かつ複数の下部電極83の上端を連結し、複数の下部電極83間に位置する第2の犠牲絶縁膜112の上面112aの一部を露出する開口部84Aを有したサポート膜84を形成する。この段階では、周辺回路領域Bに形成された第2の犠牲絶縁膜112の上面112a全体がサポート膜84から露出されている。次いで、図18に示す工程では、図17に示す複数の下部電極83導体膜81の外壁を覆う犠牲絶縁膜103を除去し、複数の下部電極83を露出させる。具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜113よりもエッチングされにくい条件を用いたウエットエッチングにより、図17に示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜113を除去することで、エッチングストッパ膜73の上面73a及び下部電極83の外壁面83aを露出させる。このとき、エッチングストッパ膜73がウエットエッチングのストッパとして機能するため、エッチング液により、エッチングストッパ膜73の下方に形成された回路素子層12が損傷すること具体的には、第2の層間絶縁膜65がエッチングされることを抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水HF液を用いることができる。このように、エッチングストッパ膜73の上面73aに、炭素成分を含む原料を用いて第1の犠牲絶縁膜111を形成し、次いで、第1の犠牲絶縁膜111の上面111aに、炭素成分を含まない原料により第2の犠牲絶縁膜102を形成し、その後、積層された第1及び第2の犠牲絶縁膜101,102よりなる犠牲絶縁膜103を貫通する孔115を形成し、次いで、犠牲絶縁膜113のうち、孔115の側壁部分115a及び底面115bを覆う導体膜81よりなる下部電極83を形成し、その後、ウエットエッチングにより犠牲絶縁膜113を除去することで、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。これにより、犠牲絶縁膜113の除去後において、導電膜81よりなる下部電極83への炭素成分に起因する残渣の付着が抑制され、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86後述する図19参照の成膜不良を抑制することが可能となる。したがって、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95後述する図19参照の特性の低下を抑制可能となるので、第3の実施の形態の半導体装置110の歩留まりを向上させることができる。次いで、図19に示す工程では、先に説明した第1の実施の形態の図8に示す工程と同様な処理を行うことで、メモリセル領域A及び周辺回路領域Bに形成されたエッチングストッパ膜73の上面73a、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面、及びサポート膜84の表面を覆う容量絶縁膜86と、容量絶縁膜86の表面86aを覆う第1の導電膜87と、第1の導電膜87の表面87aを覆う第2の導電膜88と、を順次形成する。このとき、第1及び第2の導電膜87,88は、容量絶縁膜86が形成された下部電極83内の空間83A、及び容量絶縁膜86が形成された下部電極83間の空間83Bを埋め込むような厚さで形成する。また、第2の導電膜88は、その上面88aが平坦な面となるように形成する。また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86図示せずの表面にも形成される。その後、第1の実施の形態の図8に示す工程と同様な手法により、異方性エッチング具体的には、ドライエッチングにより、周辺回路領域Bに形成された容量絶縁膜86、第1の導電膜87、及び第2の導電膜88を選択的に除去する。これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87を母材とする上部電極本体89及び第2の導電膜88を母材とするプレート電極91よりなる上部電極92と、を有するキャパシタ95が複数形成される。なお、図示してはいないが、実際には、キャパシタ95を形成後に、以下の処理を行う。図19に示す構造体の上面側から第3の層間絶縁膜例えば、シリコン酸化膜SiO2膜を成膜し、その後、CMP法により第3の層間絶縁膜の上面側を研磨することで、第2の導電膜88の上面88aよりも上方に配置され、かつ平坦化された上面を第3の層間絶縁膜に形成する。次いで、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第1の配線61に到達するコンタクトプラグ図示せずと、第3の層間絶縁膜を貫通し、かつ周辺回路領域Bに配置された第2の配線62に到達するコンタクトプラグ図示せずと、を形成する。その後、第3の層間絶縁膜の上面のうち、メモリセル領域Aに位置する面に、上部電極92と電気的に接続される配線図示せずを形成すると共に、第3の層間絶縁膜の上面のうち、周辺回路領域Bに位置する面に、第3の層間絶縁膜を貫通するコンタクトプラグ図示せずと接続される配線図示せずを形成する。これにより、第3実施の形態の半導体装置110が製造される。なお、図19では、上記説明した第3の層間絶縁膜、該第3の層間絶縁膜を貫通するコンタクトプラグ、及び第3の層間絶縁膜上に形成される配線の図示を省略する。第3の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜73の上面73aに、炭素成分を含む原料を用いて第1の犠牲絶縁膜111を形成し、次いで、第1の犠牲絶縁膜111の上面111aに、炭素成分を含まない原料により第2の犠牲絶縁膜102を形成し、その後、積層された第1及び第2の犠牲絶縁膜111,112よりなる犠牲絶縁膜113を貫通する孔115を形成し、次いで、犠牲絶縁膜113のうち、孔115の側壁部分115a及び底面115bを覆う導体膜81よりなる下部電極83を形成し、その後、犠牲絶縁膜113を除去することにより、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。これにより、犠牲絶縁膜113の除去後において、導電膜81よりなる下部電極83への炭素成分に起因する残渣の付着が抑制されるため、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95後述する図8参照の特性が向上するため、半導体装置110の歩留まりを向上できる。なお、第3の実施の形態では、炭素を含む原料であるTEB、TEPO、TEOS、O3を用いたプラズマCVD法により、エッチングストッパ膜73の上面73aを覆うように、BPSG膜よりなる第1の犠牲絶縁膜111を形成し、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法により、第1の犠牲絶縁膜111の上面111aを覆うシリコン酸化膜SiO2膜よりなる第2の犠牲絶縁膜112を形成する場合を例に挙げて説明したが、炭素を含まない原料であるモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法により、エッチングストッパ膜73の上面73aを覆う第1の犠牲絶縁膜111を形成し、その後、炭素を含む原料であるTEB、TEPO、TEOS、O3を用いたプラズマCVD法により第2の犠牲絶縁膜112を形成してもよい。この場合、従来よりも炭素を含む犠牲絶縁膜の除去量が少なくなるので、犠牲絶縁膜の除去後において、導電膜81よりなる下部電極83への炭素成分に起因する残渣の付着が抑制される。よって、下部電極83の表面下部電極83の外壁面83a及び内面83bを含む面に形成される容量絶縁膜86及び上部電極92の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となるので、半導体装置110の歩留まりを向上できる。また、犠牲絶縁膜113を構成する第1及び第2の犠牲絶縁膜111,112のうち、いずれか1方の絶縁膜を炭素を含んだ原料を用いて成膜し、他方の絶縁膜を炭素を含まない原料を用いて成膜すればよい。さらに、炭素を含まない原料による成膜方法は、上記説明したモノシランSiH4及び酸化窒素N2Oを含む原料を用いたプラズマCVD法に限定されない。例えば、第1の実施の形態で説明したモノシランSiH4及びO2酸素を含む原料を用いた高密度プラズマCVD法を用いてもよい。また、炭素を含まない原料による成膜方法は、上記説明したBPSG膜を形成する際の方法に限定されない。例えば、炭素を含まない原料を用いて、TEOS膜を形成してもよい。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"