銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを具備する回路基板。請求項1に記載の回路基板であって、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成される回路基板。請求項2に記載の回路基板であって、前記十点平均粗さRzは、20nm以上200nm以下である回路基板。請求項2に記載の回路基板であって、前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzが付与される回路基板。請求項2に記載の回路基板であって、前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される回路基板。銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを具備する半導体部品。銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品とを具備する半導体装置。請求項7に記載の半導体装置であって、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成され、前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する半導体装置。請求項8に記載の半導体装置であって、前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される半導体装置。銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板とを具備する半導体装置。回路基板の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する回路基板の製造方法。請求項11に記載の回路基板の製造方法であって、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように前記酸化銅層を形成する回路基板の製造方法。請求項12に記載の回路基板の製造方法であって、前記十点平均粗さRzは、20nm以上200nm以下である回路基板の製造方法。請求項12に記載の回路基板の製造方法であって、前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzを付与する回路基板の製造方法。請求項12に記載の回路基板の製造方法であって、前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する回路基板の製造方法。半導体部品の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する半導体部品の製造方法。回路基板の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。請求項17に記載の半導体装置の製造方法であって、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように、前記酸化銅層を形成し、前記半導体装置の製造方法は、さらに、前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる半導体装置の製造方法。請求項18に記載の半導体装置の製造方法であって、前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。半導体部品の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する半導体装置の製造方法。近年においては、半導体チップ等の半導体部品の高密度化に伴い、半導体部品に設けられるバンプの間のピッチが狭ピッチ化する傾向にある。このバンプ間の狭ピッチ化に対応して、基板側において電極間のピッチを狭めたり、電極上に微小な半田バンプ形成したりする必要性が生じてきている。しかしながら、特許文献1の技術では、導体パターンの構造が複雑であるため、狭ピッチで導体パターンを形成することが困難である。一方、電極上に微小な半田バンプを形成する場合において、例えば、半田ボール搭載法が用いられる場合、半田ボールが微小になることから、この微小な半田ボールを電極の位置に位置させることが困難となるといった問題がある。以上のような事情に鑑み、本技術の目的は、容易に電極部間のピッチを狭めたり、容易に電極部上に微小な半田バンプ形成したりすることができる回路基板等の技術を提供することにある。本技術の一形態に係る回路基板は、電極部と、半田バンプと具備する。前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。本技術では、銅層上に酸化銅層が形成され、銅層の一部が酸化銅層から露出するように、酸化銅層の一部が除去されて除去部が形成される。半田バンプは、除去部により露出された銅層上に形成される。この半田バンプの形成時には、まず、除去部により露出された部分の銅層上と、除去部の周囲の酸化銅層上とに、例えば、クリーム半田等が塗布される。その後、このクリーム半田が加熱される。ここで、半田は、銅には接着し易いが、酸化銅には接着にくい性質を有している。本技術では、この関係が利用される。すなわち、クリーム半田加熱時には、半田バンプは、接着し易い銅層除去部により露出された部分上に形成され、除去部の周囲の酸化銅層上には形成されない。このように、本技術では、除去部に対応する部分に半田バンプを形成することができるので、除去部の大きさを調整することにより、電極部上に微小な半田を間単に形成することができる。また、電極部の形状を複雑化する必要もないので、間単に電極部間のピッチを狭めることができる。上記回路基板において、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成されてもよい。このように、酸化銅層の表面に所定の十点平均粗さを付与することで、回路基板が後に半導体部品等の他の部品とアンダーフィルによって固着されるときに、アンダーフィルと酸化銅層との密着性を向上させることができる。上記回路基板において、前記十点平均粗さRzは、20nm以上200nm以下であってもよい。これにより、アンダーフィルと酸化銅層との密着性を効果的に向上させることができる。上記回路基板において、前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzが付与されてもよい。このように、ウェット処理により酸化銅層を形成することにより、酸化銅形成と同時に、容易に酸化銅層の表面に十点平均粗さRzを付与することができる。上記回路基板において、前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成されてもよい。これにより、除去部により露出された銅層上に形成されてしまう不要な酸化銅の膜を適切に除去しつつ、アンダーフィルと密着する部分として機能する、十点平均粗さが付与された酸化銅層が除去されてしまうことを防止することができる。本技術の一形態に係る半導体部品は、電極部と、半田バンプとを具備する。前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。本技術の一形態に係る半導体装置は、回路基板と、半導体部品と具備する。前記回路基板は、電極部と、半田バンプとを具備する。前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。前記半導体部品は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される。上記半導体装置において、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成されてもよい。この場合、前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備していてもよい。この半導体装置では、アンダーフィルが、十点平均粗さRzが付与された酸化銅層の表面と密着するので、アンダーフィルと酸化銅層との密着性を向上させることができる。上記半導体装置において、前記除去部により露出された銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合されてもよい。このように、フラックスの活性力を調整することで、半田バンプの表面に形成された酸化被膜を適切に除去しつつ、アンダーフィルと密着する部分として機能する、十点平均粗さが付与された酸化銅層がフラックスにより除去されてしまうことを防止することができる。本技術の他の形態に係る半導体装置は、半導体部品と、回路基板とを具備する。前記半導体部品は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する。前記回路基板は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される。本技術の一形態に係る回路基板の製造方法は、回路基板の電極部の銅層上に、酸化銅層を形成することを含む。前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。上記回路基板の製造方法において、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように前記酸化銅層を形成してもよい。請求項12に記載の回路基板の製造方法であって、上記回路基板の製造方法において、前記十点平均粗さRzは、20nm以上200nm以下であってもよい。上記回路基板の製造方法において、前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzを付与してもよい。上記回路基板の製造方法において、前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成してもよい。本技術の他の形態に係る半導体部品の製造方法は、半導体部品の電極部の銅層上に、酸化銅層を形成することを含む。前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。本技術の一形態に係る半導体装置の製造方法は、回路基板の電極部の銅層上に、酸化銅層を形成することを含む。前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とが溶融接合される。上記半導体装置の製造方において、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように、前記酸化銅層を形成してもよい。この場合、上記半導体装置の製造方法は、さらに、前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させてもよい。上記半導体装置の製造方法において、前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合してもよい。本技術の他の形態に係る半導体装置の製造方法は、半導体部品の電極部の銅層上に、酸化銅層を形成することを含む。前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とが溶融接合される。以上のように、本技術によれば、容易に電極部間のピッチを狭めたり、容易に電極部上に微小な半田バンプ形成したりすることができる回路基板等の技術を提供することができる。以下、本技術に係る実施形態を、図面を参照しながら説明する。[回路基板の構成]図1は、本実施形態に係る回路基板を示す平面図である。図2は、図1に示すa―a’間の断面図である。図1及び図2に示す回路基板10としては、例えば、インターポーザやマザーボード等が挙げられる。なお、図1及び図2では、理解を容易にするために、回路基板10の構成は、簡略化されている。図1に示すように、回路基板10は、例えば、シリコン等により構成された基材11と、基材11上に設けられた複数の配線部20と、基材11及び配線部20上に形成されたエポキシ樹脂等で構成されたソルダーレジスト12とを含む。ソルダーレジスト12は、開口部13を有しており、この開口部13から基材11の一部と、配線部20の一部とが回路基板10の上方から露出している。配線部20は、この例では、基材11上に5つ形成されている。配線部20は、一方向に長い矩形の形状を有しており、それぞれ平行に並べられるようにして配置されている。配線部20は、電極部21を有している。この電極部21は、後述の半導体部品60のバンプ61図12~図14参照と電気的に接続される部分である。電極部21は、バンプ61と電気的に接続されるために、配線部20の一部がソルダーレジスト12から露出されて形成されている。電極部21配線部20の幅Wは、例えば、20μm~100μm程度とされ、電極部21間配線部20間のピッチPは、例えば、40μm~200μm程度とされる。電極部21は、銅層22と、銅層22上に形成された酸化銅層23とを含む。酸化銅層23の厚さTは、典型的には、20Å~80Åの範囲とされる。酸化銅層23の厚さTの上限が80Å程度とされているのは、酸化銅層23が厚すぎると、後述のように、レーザによって酸化銅層23を貫通する孔24除去部を形成する際に図5参照、孔24を形成することが困難となるためである。酸化銅層23は、表面に所定の十点平均粗さRzを有している。この十点平均粗さRzは、酸化銅層23の表面と後述のアンダーフィル7図14参照との密着性を向上させるために、酸化銅層23の表面に付与されている。十点平均粗さRzは、典型的には、20nm~200nmの範囲とされる。この場合、アンダーフィル7と酸化銅層23との密着性を効果的に向上させることができる。酸化銅層23には、電極部21の中心部の近傍に孔24が形成されている。この孔24は、銅層22の一部が酸化銅層23から露出するように、酸化銅層23を貫通して形成されている。この孔24の直径φは、例えば、20μm~100μm程度とされる。孔24によって露出された銅層22上には、フリップチップ実装用の半田バンプ1が形成されている。なお、以降では、孔24によって露出された銅層22の一部を銅層露出部25と呼ぶ。すなわち、半田バンプ1は、銅層露出部25上において、銅層露出部25の全体を覆うようにして形成されている。銅層露出部25の直径φは、孔24の直径φと同じであり、例えば、20μm~100μm程度とされる。同様に、半田バンプ1の直径φも例えば、20μm~100μm程度とされる。半田バンプ1の高さHは、例えば、10μm~50μmとされる。[回路基板の製造方法]次に、回路基板10の製造方法について説明する。図3~図7は、回路基板10の製造方法を説明するための模式図である。図3A~図7Aは、それぞれ各工程での回路基板10を示す平面図である。図3B~図7Bは、それぞれ、図3A~図7Aに示すa-a’間の断面図である。図3を参照して、まず、基材11と、基材11上に設けられた配線部20と、基材11及び配線部20上に設けられたソルダーレジスト12とを有する回路基板10が用意される。ソルダーレジスト12は、開口部13を有しており、この開口部13から基材11の一部と、配線部20の一部とが上方から露出している。この例では、配線部20電極部21の幅Wは、30μmとされ、配線部20間電極部21間のピッチPは、60μmとされた。図4を参照して、次に、ウェット処理を施すことで、ソルダーレジスト12の開口部13から露出する銅層22上に、酸化銅層23が形成される。この例では、酸化銅層23の厚さTは、40Åとされた。本実施形態では、ウェット処理により、酸化銅層23が形成されるときに、同時に、酸化銅層23に、十点平均粗さRzが付与される。この例では、十点平均粗さRzは、30nmとされた。図8は、ウェット処理により、十点平均粗さRzが付与された酸化銅層23が形成される様子を示す模式図である。酸化銅層23の形成に用いられるWET処理薬品には、例えば、亜塩素酸ナトリウムNaClO2、亜塩素酸カリウムKClO2等の酸化剤や、水酸化ナトリウムNaOH等が含まれる。亜塩素酸ナトリウム、亜塩素酸カリウム等の酸化剤は、酸化銅層23の生成に用いられ、水酸化ナトリウムは、酸化銅層23の成長に用いられる。以下の式1~3は、酸化銅の生成用として亜塩素酸ナトリウムが用いられた場合の化学反応式である。4CuNaClO2→2Cu2ONaCl1Cu2OH2O→CuOH2Cu2CuOH2→CuOH2O60°C<3また、以下の式4~5は、水酸化ナトリウムにより酸化銅が成長する場合の化学反応式である。CuOH22NaOH→Na2CuO22H2O4Na2CuO2H2O→CuO2NaOH5このようなWET処理薬品を用いたWET処理により、酸化銅層23の形成と同時に、容易に、十点平均粗さRzを酸化銅層23に付与することができる。図5を参照して、UVレーザUV:Ultravioletが酸化銅層23上から照射され、酸化銅層23の一部が除去されて、酸化銅層23を貫通する孔24が形成される。UVレーザとしては、例えば、366nmの波長のUVレーザが使用される。なお、UVレーザの代わりに、エキシマレーザ等の他のレーザが用いられても構わない。この例では、孔24の直径φは、30μmとされた。酸化銅層23に孔24が形成されることで、銅層22の一部が露出して、銅層露出部25が形成される。なお、以上の工程により、銅層22と、銅層22上の酸化銅層23と、酸化銅層23に形成された孔24とを有する電極部21が形成される。図6を参照して、次に、電極部21上にクリーム半田3が塗布される。このとき、クリーム半田3は、ソルダーレジスト12の開口部13に対応する位置において、複数の電極部21が並べられた方向Y軸方向に沿って塗布される。これにより、クリーム半田3は、複数の電極部21に対して一括して塗布される。クリーム半田3は、孔24によって露出された部分の銅層22上銅層露出部25上と、孔24の周囲の酸化銅層23上とに塗布される。この例では、クリーム半田3の幅W’は、50μmとされ、クリーム半田3の厚さT’は、40μmとされた。クリーム半田3には、フラックスが含まれる。フラックスは、銅層露出部25が空気に触れてしまうことで、銅層露出部25上に自然に形成されてしまう酸化銅の膜厚さは、10Åよりも小さいを除去するように活性力が調整される。また、フラックスは、意図的に銅層22上に形成された酸化銅層23厚さTは、20Å~80Å程度を除去しないように、活性力が調整される。これにより、銅層露出部25上に形成されてしまう不要な酸化銅の膜を適切に除去しつつ、アンダーフィル7図14参照と密着する部分として機能する、十点平均粗さが付与された酸化銅層23が除去されてしまうことを防止することができる。クリーム半田3としては、例えば、クリーム半田3に熱が加えられて、半田バンプ1が形成されるときに、この半田バンプ1の大きさ高さHを任意に調整可能な特殊なクリーム半田3が用いられてもよい。この特種クリーム半田3は、半田バンプ1が、ある一定の大きさ高さHとなると、成長が止まるように構成されている。このような特種クリーム半田3として、タムラ製作所登録商標製のピータスが挙げられる。このような特種クリーム半田3を用いることにより、クリーム半田3の厚さT’等の印刷精度がそれほど正確でなくても、任意の大きさ高さHの半田バンプ1の形成が可能となる。クリーム半田3が電極部21上に塗布されると、次に、クリーム半田3に、例えば、270°Cの熱が加えられる。ここで、半田は、銅には接着し易いが、酸化銅には接着にくい性質を有している。本技術では、この関係が利用される。すなわち、クリーム半田3が加熱されると、半田は、接着し易い銅層露出部25上で成長し、これにより、銅層露出部25上に半田バンプ1が形成される。一方、半田は、接着しにくい酸化銅上では成長しないので、酸化銅層23上には半田バンプ1は形成されない。加熱が終了すると、回路基板10が洗浄され、不要なクリーム半田3が除去される。図7は、加熱及び洗浄後の回路基板10を示す図である。図7に示すように、銅層露出部25上に半田バンプ1Sn0.7Cuが形成されている。この例では、半田バンプ1の直径φは、30μmとされ、半田バンプ1の高さHは、15μmとされた。このように、本技術では、酸化銅層23を貫通する孔24に対応する銅層露出部25に半田バンプ1を形成することができるので、孔24の大きさを調整することにより、電極部21上に微小な半田を容易に形成することができる。また、本技術では、配線部20の一部を電極部21とすることができ、電極部21の形状を複雑化する必要もない。これにより、コストを削減しつつ、容易に電極部21間のピッチを狭めることができる。以上より、本実施形態に係る回路基板10は、半導体部品60のバンプ61間の狭ピッチ化等にも適切に対応することができる。図6の説明では、複数の電極部21上に対して、一括してクリーム半田3を塗布する場合について説明した。しかしながら、複数の電極部21に対して、それぞれクリーム半田3が塗布されてもよい。図9は、複数の電極部21に対して、それぞれクリーム半田3が塗布される場合の一例を示す模式図である。図9Aは、回路基板10の平面図であり、図9Bは、図9Aに示すa-a’間の断面図である。[半導体装置の製造方法]次に、ICチップIC:IntegratedCircuit等の半導体部品60を回路基板10にフリップチップ実装することによる半導体装置100の製造方法について説明する。図10~図14は、半導体装置100の製造方法を説明するための模式図である。図10A~図14Aは、それぞれ各工程での回路基板10及び半導体部品60を示す平面図である。図10B~図14Bは、それぞれ、図10A~図14Aに示すa-a’間の断面図である。なお、ここでの説明では、回路基板10として、インターポーザ50が用いられた場合を例に挙げて説明する。図10に示すように、インターポーザ50は、基材31と、基材31上に設けられた複数の配線部40と、基材31及び配線部40上に形成されたソルダーレジスト32とを含む。ソルダーレジスト32は、中央に、開口部33を有している。この開口部33から基材31の中央部と、配線部40の一部とがインターポーザ50の上方から露出している。この例では、配線部40は、基材31上において、上下左右にそれぞれ5つずつ、合計で20個形成されている。配線部40は、配線部分42と、配線部分42の一端部に設けられた電極部41と、配線部分42の他端部に設けられたビア43とを有している。配線部40の電極部41は、ソルダーレジスト32の開口部33の四辺に沿って、上下左右にそれぞれ5つずつ形成されている。電極部41は、開口部33の四辺よりも中央側に形成されており、インターポーザ50の上方において露出している。合計20個の配線部40のうち、1群となる5つ配線部40に着目する。5つの配線部40のうち4つの配線部40は、電極部41から外側に向けて配線部分42とビア43が形成されており、配線部分42とビア43とがソルダーレジスト32に覆われている。一方、5つの配線部40のうち1つの配線部40は、電極部41から中央側に向けて配線部分42とビア43が形成されており、その全体がインターポーザ50の上方において露出している。電極部41は、銅層22と、酸化銅層23と、孔24とを有しており、孔24により露出された銅層露出部25上には、半田バンプ1が形成されている。電極部41及び半田バンプ1の構成及び製造方法は、図1~図9を用いて説明した電極部21及び半田バンプ1の構成及び製造方法と典型的に同じである。図11を参照して、電極部41上にフラックス5が塗布される。フラックス5は、合計20個の全部の電極部41を覆うようにして塗布される。フラックス5が塗布されると、半田バンプ1の表面と、酸化銅層23の表面とがフラックス5により覆われる。このフラックス5は、半田バンプ1の表面に形成された酸化被膜を除去するように、かつ、十点平均粗さRzが付与された酸化銅層23を除去しないように活性力が調整されている。これにより、半田バンプ1の表面に形成された酸化被膜を適切に除去しつつ、アンダーフィル7と密着する部分として機能する、十点平均粗さが付与された酸化銅層23がフラックス5により除去されてしまうことを防止することができる。図12を参照して、フラックス5が塗布された状態で、ICチップ等の半導体部品60の下面に設けられたバンプ61被接続部が半田バンプ1上に位置合わせされる。そして、熱処理が実行され、これにより、半導体部品60のバンプ61と、インターポーザ50の電極部41銅層露出部25とが半田バンプ1を介して溶融接合される。これにより、バンプ61と、電極部41銅層露出部25とが電気的に接続される。なお、フラックス5は、半導体部品60のバンプ61の表面に形成された酸化皮膜及び半田バンプ1の酸化皮膜を除去可能で、かつ、酸化銅層23を除去不能に活性力が調整されていてもよい。図13を参照して、熱処理後、洗浄処理が行なわれ、フラックス5が除去される。次に、図14を参照して、半導体部品60とインターポーザ50との間にアンダーフィル7剤が充填され、熱処理が実行される。これにより、半導体部品60とインターポーザ50とを固着するアンダーフィル7が半導体部品60とインターポーザ50との間に形成される。これにより、半導体部品60がインターポーザ50にフリップチップ実装され、半導体装置100が製造される。上述のように、酸化銅層23は、表面に20nm~200nm程度の十点平均粗さRzを有している。従って、本実施形態では、アンダーフィル7と酸化銅層23との密着性を向上させることができる。この場合、酸化銅層23は、半田バンプ1の周囲でアンダーフィル7と密着している。ここで、半導体装置100がマザーボード等に実装される場合等、半導体装置100に再び熱が加えられて半田バンプ1が再溶融する可能性がある。このような場合において、本実施形態では、酸化銅層23が、半田バンプ1の周囲でアンダーフィル7と強固に密着しているので、再溶融した半田バンプ1が、酸化銅層23の表面と、アンダーフィル7との間に流れ込んでしまうような現象を防止することができる。これにより、バンプ61と、電極部41銅層露出部25との接合の信頼性、つまり、半導体部品60と、インターポーザ50回路基板10との実装の信頼性を向上させることができる。図11及び図12の説明では、半田バンプ1の表面の酸化被膜などを除去する方式として、フラックス5が用いられる場合について説明した。しかしながら、半田バンプ1の表面の酸化被膜などを除去する方式として、必ずしもフラックス5を用いた方式が用いられなくてもよい。この場合、例えば、フォーミングガスN2=95、H2=5を用いたガス還元方式が用いられてもよいし、蟻酸HCOOHを用いたWET還元方式が用いられてもよい。あるいは、MWプラズマMW:Microwaveを用いたMWプラズマ還元方式が用いられてもよい。以上の説明では、回路基板10インターポーザ50側に電極部21電極部41及び半田バンプ1が設けられ、半導体部品60側に被接合部バンプ61が設けられる場合について説明したが、これは、逆であってもよい。すなわち、半導体部品60側に電極部21及び半田バンプ1が設けられ、回路基板10インターポーザ50側に被接合部が設けられていてもよい。以上の説明では、回路基板10インターポーザ50と半導体部品60とのフリップチップ実装について説明したが、本技術は、これに限られない。本技術は、半導体部品60と半導体部品60とのフリップチップ実装例えば、ICチップとICチップとのフリップチップ実装にも適用することができるし、回路基板10と、回路基板10とのフリップチップ実装例えば、インターポーザ50とマザーボードとのフリップチップ実装にも適用することができる。なお、本技術は、以下の構成もとることができる。1銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを具備する回路基板。2前記1に記載の回路基板であって、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成される回路基板。3前記2に記載の回路基板であって、前記十点平均粗さRzは、20nm以上200nm以下である回路基板。4前記2又は3に記載の回路基板であって、前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzが付与される回路基板。5前記2乃至4の何れか1つに記載の回路基板であって、前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される回路基板。6銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを具備する半導体部品。7銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品とを具備する半導体装置。8前記7に記載の半導体装置であって、前記酸化銅層は、表面に所定の十点平均粗さRzが付与されて前記酸化銅層上に形成され、前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さRzが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する半導体装置。9前記8に記載の半導体装置であって、前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される半導体装置。10銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板とを具備する半導体装置。11回路基板の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する回路基板の製造方法。12前記11に記載の回路基板の製造方法であって、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように前記酸化銅層を形成する回路基板の製造方法。13前記12に記載の回路基板の製造方法であって、前記十点平均粗さRzは、20nm以上200nm以下である回路基板の製造方法。14前記12又は13に記載の回路基板の製造方法であって、前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さRzを付与する回路基板の製造方法。15前記12乃至14のいずれか1つに記載の回路基板の製造方法であって、前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する回路基板の製造方法。16半導体部品の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する半導体部品の製造方法。17回路基板の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。18前記17に記載の半導体装置の製造方法であって、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さRzが付与されるように、前記酸化銅層を形成し、前記半導体装置の製造方法は、さらに、前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さRzが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる半導体装置の製造方法。19前記18に記載の半導体装置の製造方法であって、前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さRzが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。20半導体部品の電極部の銅層上に、酸化銅層を形成し、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する半導体装置の製造方法。