一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記素子領域の外周端部の前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域と、前記素子領域の外側の前記一導電型半導体層上に設けられゲート電位が印加される半導体層と、前記逆導電型不純物領域上に設けられ前記半導体層と電気的に接続するゲート金属配線とを具備し、前記逆導電型不純物領域は一部が前記ゲート金属配線から露出する露出部を含み、該露出部の上方は前記半導体層の一部で覆われることを特徴とする絶縁ゲート型半導体装置。前記露出部は外縁部まで前記半導体層の一部で覆われることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記ゲート金属配線は、先端部を有し、前記露出部は前記先端部から露出することを特徴とする請求項1または請求項2に記載の絶縁ゲート型半導体装置。前記ゲート金属配線の前記先端部と近接して他のゲート金属配線が設けられ、前記露出部は前記ゲート金属配線および前記他のゲート金属配線の間から露出することを特徴とする請求項3に記載の絶縁ゲート型半導体装置。前記ゲート金属配線の前記先端部と近接してソース電極が設けられ、前記露出部は、前記ゲート金属配線と前記ソース電極の間から露出することを特徴とする請求項3に記載の絶縁ゲート型半導体装置。図7に示すMOSFET200では、MOSFETのゲートに抵抗ゲート抵抗を接続するためゲート連結配線115A、115Bのそれぞれの一部をゲート抵抗とし、ゲート金属配線118A、118Bを平面視においてC字状に設けている。またゲート金属配線118A、118Bの両端の間に、これと分離した他のゲート金属配線構造118Cが配置されている。つまりゲート金属配線118A、118B、118Cの間には、ゲート金属配線が配置されない離間部Dが存在する。この離間部Dにおいて、ガードリング121から十分な空乏層が延びず、電界が集中することによって耐圧不良やリーク電流が発生する問題があった。図8は、図7の離間部D一点鎖線丸印付近の拡大図であり、図8Aが平面図、図8Bが図8Aのe-e線断面図、図8Cが図8Aのf-f線断面図である。図8ABを参照して、ゲート金属配線118Aが配置された領域では、ゲート金属配線118Aはガードリング121上を外周端部まで覆っており一点鎖線丸印、ガードリング121端部から空乏層が十分に広がる。一方、図8ACを参照して、基板SB表面のガードリング121は連続した環状に配置されているため、離間部Dからはガードリング121の一部が露出する。離間部Dから露出したガードリング121上にはポリシリコン層からなるゲート連結配線115115Aが配置されるものの、ゲート連結配線115Aはガードリング121よりその幅が狭く、その外周端部は、ガードリング121の外周端部破線丸印より内側素子領域120側に配置される。従って、ガードリング121にはその外周端部がゲート金属配線118Aおよびゲート連結配線115Aのいずれからも露出する部分以下、露出部121P図8A破線が発生する。この露出部121Pにおいてはゲート電位が印加されない印加されにくいため、空乏層の広がりが不安定となり、電界が集中しやすくなる。このように、ゲート金属配線に離間部Dがある場合、ガードリング121の露出部Pにおいて電界集中による耐圧劣化やリーク電流が発生する問題があった。これらのことは、特許文献1の如くガードリング121上の一部をソース電極が覆う場合も同様である。すなわち、ソース電極がガードリング121の外周端部まで覆う場合には、ソース電位によって図8Bと同様に空乏層が十分に広がる。しかし一般的にはゲート金属配線とソース電極は離間して配置されるため、その離間部において、図8Cの如くゲート電位もソース電位も印加されない印加されにくいガードリングの露出部が存在する場合には、同様の問題が生じる。本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記素子領域の外周端部の前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域と、前記素子領域の外側の前記一導電型半導体層上に設けられゲート電位が印加される半導体層と、前記逆導電型不純物領域上に設けられ前記半導体層と電気的に接続するゲート金属配線とを具備し、前記逆導電型不純物領域は一部が前記ゲート金属配線から露出する露出部を含み、該露出部の上方は前記半導体層の一部で覆うことにより解決するものである。本発明によれば、ゲート電位またはソース電位が印加される金属層ゲート金属配線およびソース電極のいずれにも覆われないガードリングの露出部上を、ゲート電位が印加されるポリシリコン層ゲート連結配線で完全に覆うことにより、ガードリングの端部において空乏層を十分に広げ、電界集中を緩和できる。これにより、耐圧を安定させ、リーク電流の発生を防止できる。本発明の実施の形態を、nチャネル型のMOSFETを例に図1から図6を参照して説明する。まず図1から図5を参照して、本発明の第1の実施形態について説明する。図1は、本実施形態のMOSFET100を示す図である。図1Aは、チップの全体を示す平面図であり、図1Bは等価回路図である。図2は図1のMOSFET100の一部素子領域20付近の構成を示す平面図であり、図2Aがp型不純物領域21、図2Bがゲート連結配線15、図2Cがゲート金属配線18のパターンを説明するための図である。MOSFET100は、一導電型半導体層2と、素子領域20と、p型不純物領域21と、ゲート連結配線15と、ゲート金属配線18とを有する。図1Aを参照して、MOSFET100のチップを構成する基板SBは、n型シリコン半導体基板ここでは不図示の上にn-型半導体層2を積層してなる。n-型半導体層2は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、n-型半導体層2の表面に、MOSFET100のトランジスタセルが配置された素子領域20が設けられる。ここで素子領域20はトランジスタセルが配置されてチップ上でトランジスタ動作を主に行う一点鎖線の内側の領域をいう。図1Aおよび図2Aを参照して、素子領域20の外周端部のn-型半導体層2表面にハッチングで示すようにp型不純物領域不純物濃度が例えば5×1016/cm3程度21が設けられる。p型不純物領域21は素子領域20の外周に沿って連続した環状に設けられ、素子領域20の外周端部における電界集中を緩和し、所定の耐圧を確保する。このp型不純物領域21を以下、ガードリング21と称する。なお、耐圧に応じてガードリング21の外側に、他のガードリング22が配置されてもよい。図1Aでは最内周のガードリング21の外側に6つの他のガードリング22が配置される場合を例に示す。図1Aおよび図2Bを参照して、ゲート連結配線15について説明する。ゲート連結配線15は、素子領域20の外側のn-型半導体層2上に設けられる。ゲート連結配線15は不純物が導入され、所望の形状にパターンニングされたポリシリコン層である。ゲート連結配線15は、素子領域20のゲート電極7を基板の周囲に引き回してゲートパッド電極19および保護ダイオードDiに接続する配線であり、ここではゲート引き出し部15A、およびゲート抵抗15B、15Cを含む。ゲート連結配線15は2分割して配置される。すなわちゲート引き出し部15Aおよびゲート抵抗15Bは、基板SBのおおよそ左半分の領域に略C字状に設けられ、これと離間してゲート抵抗15Cおよび保護ダイオードDiが、基板SBのおおよそ右半分の領域に略C字状に設けられる。ゲート電極7は例えば基板表面にポリシリコン層をパターンニングしたいわゆるプレーナー構造であり、ストライプ状に設けられる。保護ダイオードDiはゲート連結配線15と同様にポリシリコン層をパターンニングしてp型不純物領域とn型不純物領域とを交互にここでは一例としてストライプ状に配置した双方向pn接合ダイオードであって、ここではゲート抵抗15Cと連結している。図1Aおよび図2Cを参照して、基板SB表面には金属層をパターンニングして、ソース電極17、ゲート金属配線18およびゲートパッド電極19が設けられる。ソース電極17は素子領域20の全面を覆う。ゲートパッド電極19は、基板SBチップの例えばコーナー部に設けられ、ゲート電極7にゲート電位を印加する金属細線不図示などの接続手段が固着可能となるように所定の面積を確保した領域である。ゲート金属配線1818A、18B、18Cは、ゲート連結配線15および保護ダイオードDi上に設けられて接続点コンタクトホールにおいてこれらとコンタクトする。これによりゲート電極7、ゲート連結配線15およびゲートパッド電極19が電気的に接続され、ゲートパッド電極19に印加されたゲート電位はゲート連結配線15を介してゲート電極7に印加される。本実施形態のゲート金属配線18は、連続した環状でなく、先端部を有するC字状、L字状または直線状のパターンである。具体的には例えばゲート金属配線18A、18Bが平面視において連続した環状の一部を切除したパターンとなるように、ゲートパッド電極19の2つの端部からそれぞれ略C字状に延在して互いの先端部が近づくように設けられる。またゲート金属配線18A、18Bの間にはこれらと互いに離間する直線状のゲート金属配線18Cが配置される。ゲート金属配線18Cも先端部を有し、先端部はゲート金属配線18A、18Bの先端部とそれぞれ近接して対向するように配置される。ゲート金属配線18Cは、保護ダイオードDi上に設けられ、MOSFET200のゲート-ソース間にこれを接続する。すなわち図1Aを参照してゲート金属配線18Cは接続点T2においてゲート連結配線15Bと接続し、接続点T3においてゲート連結電配線15Cおよび保護ダイオードDiの一端と接続する。ゲート金属配線18Bは接続点T5においてゲートパッド電極19と接続している。すなわち、ゲート金属配線18A、18Bはゲートパッド電極19と一体で、接続点T5においてゲート連結配線15B、15Cとコンタクトしている。これにより保護ダイオードDiの一端はゲート電極7と接続される。保護ダイオードDiの他端は接続点T4においてソース電極17と接続される。ゲート金属配線1818A、18B、18Cは平面視において環状のガードリング21と略重畳するように配置されるが、これらは連続せず先端部に金属層の離間部Dが存在する。図1Bは図1AのMOSFET100の等価回路図である。MOSFET100は、ゲートGに2つのゲート抵抗15B、15Cが直列に接続点T1-T2間および接続点T3-T5間に接続されており、ゲートG接続点T2、T3-ソースS接続点T4間に保護ダイオードDiが接続されている。例えば、チップサイズが小さくチップ容量が小さい10pF以下など、高耐圧例えば450V程度の製品では、ゲート抵抗15B、15Cや保護ダイオードDiを接続して所定の静電破壊耐性を確保している。一方でチップ面積が小さいため、これらの構成要素を効率よく配置する必要がある。このため図1Aの如く、ゲート電極7の引き出し部15Aをチップの一辺のみに設け、離間部Dを設けたゲート金属配線1818A、18B、18Cと、2つのゲート連結配線ゲート抵抗15B、15Cのパターンを採用することにより、素子領域20の面積をできる限り大きく確保しつつ、2つのゲート抵抗15Bおよび15Cに電流を通過させ、MOSFET100のゲートG-ソースS間に保護ダイオードDiを接続する回路を実現している。本実施形態では、ゲート金属配線18の先端部離間部Dにおいてゲート金属配線18から露出するガードリング21上を、ゲート連結配線15の一部で完全に覆うことで、離間部Dにおける電界集中を防止している。図3および図4を参照して説明する。図3は、ゲート金属配線18の接続点T2付近の離間部D近傍の拡大平面図であり、図4Aが図3Aのa-a線断面図、図4Bが図3Aのb-b線断面図である。図3Aを参照して、ゲート金属配線18Aの下方では、ガードリング21は外縁部までゲート金属配線18Aで覆われている図4A一点鎖線丸印。基板SB表面のガードリング21は連続した環状に配置されているため図1A参照、ゲート金属配線1818Aと18Cの離間部Dからはガードリング21の一部が露出する。以下、離間部Dから露出したガードリング21の一部を露出部21Pと称する。本実施形態では、離間部D付近においてゲート連結配線1515Aを外側他のガードリング22方向に拡張した拡張部15Eを設け、拡張部15Eで露出部21Pの上方を完全に覆っている。つまり従来構造では、破線の如く離間部D付近でもゲート連結配線15はゲート金属配線18Aの直下と同等の幅W1に形成されていた図8A参照がこれを幅W2まで拡張し、外周端部をガードリング21の外縁部より外側に配置する。これにより、ゲート金属配線18の離間部Dから露出するガードリング21の露出部21Pが存在する場合であっても、露出部21Pの外縁部の上方までゲート電位が印加されるゲート連結配線1515Eで覆うことができる図4B。従って、露出部21Pの外縁部図4Bの破線丸印においても空乏層を十分に広げることができ、局所的な電界集中を防止できる。これによりチップとして耐圧が安定し、リーク電流の発生も防止できる。拡張部15Eは例えばゲート金属配線18と端部が略重畳するように設ける。この場合、拡張部15E形成時には図3Bの如く、ゲート連結配線15ポリシリコン層およびゲート金属配線18例えばアルミニウムまたはアルミニウム含有金属などのサイドエッチ量を考慮して仕上がり図3Aより幅が広くなるようなマスクパターンとする。尚、拡張部15Eは少なくとも露出部21Pの外縁部までを完全に覆うような幅W2であれば、ゲート金属配線18より外側他のガードリング22側に広くても内側素子領域20側に狭くてもよい。ただし、他のガードリング22を設ける場合には、拡張部15Eの外縁部から他のガードリング22までの距離幅W3は所定の耐圧が確保できる値とする図3A。尚、拡大図は省略するが、接続点T3付近の離間部Dゲート金属配線18Bと18Cの間の露出部21P上も、ゲート連結配線15Bの拡張部15Eで完全に覆われている図1A、図2B参照。本実施形態では、ゲート配線金属18の先端部離間部Dからガードリング21が露出する場合、その露出部21Pの上方をポリシリコン層からなるゲート連結配線15の一部で完全に露出部21Pの外縁部まで覆うものである。従って、離間部Dや拡張部15Eのパターンは図3に示すものに限らない。例えば、図3の如く部分的な拡張でなく、ゲート連結配線15を全周に渡って幅W2に拡張してもよい。図5を参照してMOSFET100の製造方法について簡単に説明する。図5は図1Aのc-c線断面図である。トランジスタセルは既知のものと同様である。すなわちn型シリコン半導体基板1上にn-型半導体層2を積層した基板SBを準備し、素子領域の外周のn-型半導体層2表面にp型不純物を拡散してガードリング21および他のガードリング22を形成する図4B参照。必要に応じて、チャネル領域の中央部にp型不純物を拡散してボディ部3を形成する。その後基板SB全面にゲート絶縁膜4を形成し、その上にポリシリコン層を堆積してポリシリコン層全面にp型不純物例えばボロンBを注入する。その後保護ダイオードとなるポリシリコン層不図示の形成領域のみマスクを設け、露出したポリシリコン層にn型不純物例えばリンPを注入する。その後、ポリシリコン層をパターンニングして基板SB表面にストライプ状のゲート電極7を形成する。同時にゲート連結配線および保護ダイオードいずれも不図示となるポリシリコン層をパターンニングする。このとき、ゲート金属配線の離間部においてガードリング21の露出部21Pがその外縁部まで完全に覆われるように、ゲート連結配線15に拡張部15Eを設ける図4B参照。拡張部15Eのパターンニングのマスクは、ポリシリコン層のサイドエッチ量を考慮して、外側他のガードリング22側に広く幅を確保する図3B参照。つまり、最終構造において拡張部15Eが露出部21Pの外縁部まで完全に覆うようなパターンとする。その後、ゲート電極7上にマスクを設け、ゲート電極7間のn-型半導体層2表面にp型不純物例えばボロンBを注入拡散してゲート電極7に沿うストライプ状にp型のチャネル領域5を形成する。チャネル領域5は、端部がゲート電極7の端部と重畳する。更に、チャネル領域5の略中央に高濃度のp型不純物例えばボロンBを注入拡散してボディ領域3を形成する。続いて、ゲート電極7の両端の下方のチャネル領域5表面に、n型不純物例えば、ヒ素Asを注入する。同時に、保護ダイオードとなるポリシリコン層不図示にも選択的にn型不純物を注入する。n型不純物を拡散し、ゲート電極7に沿うストライプ状にn型のソース領域6を形成する。同時に保護ダイオードとなるポリシリコン層にn型不純物領域とp型不純物領域を交互に配置した双方向pn接合ダイオード不図示を形成する。その後、ゲート電極7を覆う層間絶縁膜11を形成し、全面にアルミニウムまたはアルミニウム含有合金などの金属層を形成して所望の形状にパターンニングしソース電極17およびここでは不図示のゲートパッド電極およびゲート金属配線を形成する。ゲート金属配線18の離間部には拡張部15Eが露出する図4B。さらに、基板SBの裏面に金属蒸着などによりドレイン電極16を形成し、最終構造を得る。尚、本発明の絶縁ゲート型半導体装置100において、必要に応じてチャネル領域4間のn-型半導体層2表面に低抵抗化を図るためn型不純物領域不図示を形成してもよい。図6を参照して、第2の実施形態について説明する。図6は第2の実施形態のMOSFET110の全体を示す平面図であり、図6Bは離間部D一点鎖線丸印付近の拡大図、図6Cは図6Bのd-d線断面図である。第2の実施形態のMOSFET110はガードリング21の上方がゲート金属配線18とソース電極17で覆われ、これらの離間部D付近にガードリング21の露出部21Pが存在する構造を有しており、この場合であっても同様に実施できる。第1の実施形態と同一構成要素は同一符号で示し、説明は省略する。図6Aを参照してチップの周辺部に環状にガードリング21が設けられ、ガードリング21上にこれより幅狭のゲート連結配線15が例えば環状に設けられる。ゲート金属配線18は、一部のゲート連結配線15と重畳するように、例えばチップの隣り合う2辺に沿ってL字状に設けられる。ソース電極17は、ゲート金属配線18が設けられない領域のガードリング21を覆うように拡張して設けられる。図6BCを参照して、ゲート金属配線18は先端部を有し、ゲート金属配線18とソース電極17の間は絶縁のために離間部Dが設けられ、離間部Dからガードリング21が露出する。そこで露出部21Pを外縁部まで覆うように、ゲート連結配線15に拡張部15Eを設ける。これにより、ゲート金属配線15とソース電極17の離間部Dであっても、ゲート連結配線15の拡張部15Eで覆われるので、ガードリング21の露出部21Pの外縁部における電界集中を緩和できる。このように本実施形態では、従来構造においていずれかの電位MOSFETのいずれかの端子の電位が印加される導電体金属層、ポリシリコン層の下方から露出していたガードリング21の露出部21Pを、その外縁部までゲート連結配線15を拡張して覆うものである。ガードリング21上にゲート電位やソース電位が印加される金属層電極が設けられる場合にはこれらがフィールドプレートとなるので、ガードリング21外縁部で空乏層を十分に広げ、所定の耐圧を確保できる。そして金属層の離間部ゲート金属配線の先端部ではゲート連結配線15の一部を拡張してガードリング21上を外縁部まで覆い、これをフィールドプレートとして機能させる。これによりチップの全体にわたって耐圧が安定し、リーク電流が低減できる。以上、本実施形態では素子領域20にnチャネル型MOSFETが配置される場合を例に説明したが、これと導電型を逆にしたpチャネル型MOSFETであってもよく、ゲート電極7はトレンチ構造や格子状であってもよい。また、1つのチップにドレインを共通として2つのMOSFETを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。更に、図2または図5に示すn型シリコン半導体基板1の下層にp型半導体領域を設けた、nチャネル型IGBTInsulatedGateBipolarTransistor又はこれと導電型を逆にしたpチャネル型IGBTであっても同様に実施でき、同様の効果が得られる。