"複数のデータ端子と、前記複数のデータ端子それぞれに対応する複数の第1のメモリセルを有する第1のメモリバンクと、前記複数のデータ端子それぞれに対応する複数の第2のメモリセルを有する第2のメモリバンクと、前記第1及び第2のメモリバンクの双方が選択された時に、前記第1のメモリバンクの前記複数の第1のメモリセルから出力された複数の第1のデータと前記第2のメモリバンクの前記複数の第2のメモリセルから出力された複数の第2のデータとが互いに一致しているか否かを判定し、その判定結果に応じて前記複数の第1のデータを対応する前記複数のデータ端子から出力させるか否かを制御する判定回路と、を備える半導体装置。前記複数の第2のデータは、前記複数の第1のデータと前記複数の第2のデータとが互いに一致しているか否かに関らず、前記複数のデータ端子から出力されないことを特徴とする請求項1に記載の半導体装置。前記第1及び第2のメモリバンクは、バンクアドレス信号に基づいて選択され、前記複数の第1のメモリセル及び前記複数の第2のメモリセルは、メモリアドレス信号に基づいて選択されることを特徴とする請求項1に記載の半導体装置。複数の第1のデータ端子及び複数の第2のデータ端子と、前記複数の第1のデータ端子それぞれに供給されるべき複数の第1のデータを出力する複数の第1のメモリセル、及び、前記複数の第2のデータ端子それぞれに供給されるべき複数の第2のデータを出力する第2のメモリセルを有する第1のメモリバンクと、前記複数の第1のデータ端子それぞれに供給されるべき複数の第3のデータを出力する複数の第3のメモリセル、及び、前記複数の第2のデータ端子それぞれに供給されるべき複数の第4のデータを出力する第4のメモリセルを有する第2のメモリバンクと、前記複数の第1のデータ及び前記複数の第2のデータが互いに同一であって、前記複数の第3のデータ及び前記複数の第4のデータが互いに同一であり、かつ、前記複数の第1のデータ及び前記複数の第3のデータが互いに同一である時に、前記複数の第1のデータを前記複数の第1のデータ端子から出力させ、前記複数の第2、第3及び第4のデータは出力させないように制御する判定回路と、を備える半導体装置。前記判定回路は、前記複数の第1のデータ及び前記複数の第2のデータを互いに比較して第1の検査信号として出力する第1の検査回路と、前記複数の第3のデータ及び前記複数の第4のデータを互いに比較して第2の検査信号として出力する第2の検査回路と、前記複数の第1のデータ及び前記複数の第3のデータを互いに比較して第3の検査信号として出力する第3の検査回路と、を含み、前記第1、第2及び第3の検出信号のいずれかによりデータの不一致が示されるときには、前記複数の第1、第2、第3及び第4のデータのいずれも前記複数の第1のデータ端子及び前記複数の第2のデータ端子から出力されないことを特徴とする請求項4に記載の半導体装置。今後、DRAMはいっそう大容量化していくため、複数のメモリバンクを有するDRAMを少ないテストピンを用いて高速にテストすることが望まれる。このような要請はDRAMに限らず、複数のメモリバンクを有する全ての半導体装置において当てはまる。本発明に係る半導体装置は、複数のデータ端子と、複数のデータ端子それぞれに対応する複数の第1のメモリセルを有する第1のメモリバンクと、複数のデータ端子それぞれに対応する複数の第2のメモリセルを有する第2のメモリバンクと、第1及び第2のメモリバンクの双方が選択された時に、第1のメモリバンクの複数の第1のメモリセルから出力された複数の第1のデータと第2のメモリバンクの複数の第2のメモリセルから出力された複数の第2のデータとが互いに一致しているか否かを判定し、その判定結果に応じて複数の第1のデータを対応する複数のデータ端子から出力させるか否かを制御する判定回路と、を備える。本発明によれば、半導体装置の動作テストにおけるスループットを向上させることができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてDRAMを対象として説明するが、本発明はDRAMに限定されるものではない。図1は、半導体装置100の機能ブロック図である。半導体装置100は、アドレス/コマンドデコーダ102を備えている。アドレス/コマンドデコーダ102は、外部から供給されるアドレス情報BA,ADDとコマンドCMDを受け付け、内部アドレス情報及び内部コマンドICMDを出力する。内部アドレス情報は、メモリバンクを指定する内部バンクアドレスIBAと、指定されたメモリバンク内のメモリセルを指定する内部メモリアドレスIADDを含む。これらバンクアドレスIBA及び内部メモリアドレスIADDは、記憶領域106に供給される。内部コマンドICMDは、記憶領域106とテスト回路104に供給される。内部コマンドICMDには、リードコマンドやライトコマンドのほか、テストコマンドなどがある。テスト回路104は、テストコマンドが入力されたとき、動作テスト信号TESTを活性化する。動作テスト信号TESTはハイアクティブである。動作テスト信号TESTは、記憶領域106、マルチプレクサ110、判定回路112および入出力回路114に供給される。本実施形態における記憶領域106は、8枚のメモリバンクBANKA~BANKHを含む。メモリバンクとはコマンドの実行単位であり、これらメモリバンクBANKA~BANKHは互いに非排他的に動作する。各メモリバンクBANKA~BANKHは互いに異なるタイミングで動作を行うため、メモリバンク間におけるデータの衝突は生じない。ただし、動作テスト時においては2つのメモリバンクから同時に読み出しを実行する。これについては後述する。これらのメモリバンクは、BANKA~BANKD、BANKE~BANKHの2グループに分かれる。メモリバンクBANKA~BANKDにはスイッチ回路108aが接続され、メモリバンクBANKE~BANKHにはスイッチ回路108bが接続される。各メモリバンクBANKA~Hは、64ビットのデータをパラレルに入出力する。詳細は後述するが、メモリバンクBANKA~Hは8組のMIO線を有し、各組は8本のMIO線からなるため、合計で64ビットのデータをパラレルに入出力する。メモリバンクBANKA~BANKDとスイッチ回路108は第1バス116aで接続される。後述するように、第1バス116aはリードライトアンプを介してMIO線に接続される。スイッチ回路108aは、内部バンクアドレスIBAに基づいて4つのメモリバンクBANKA~BANKDにそれぞれ対応する第1バス116aのいずれかと第2バス118aを接続する。同様に、スイッチ回路108bは、内部バンクアドレスIBAに基づいて4つのメモリバンクBANKE~BANKHにそれぞれ対応する第1バス116bのいずれかと第2バス118bを接続する。第2バス118a、118bは、64ビットのデータをパラレルに転送するバスである。第2バス118a、118bを転送されるデータは、マルチプレクサ110と判定回路112に供給される。マルチプレクサ110は、第2バス118a、118bのいずれかを第3バス120と接続する。第3バス120は、64ビットをパラレル転送するバスである。すなわち、マルチプレクサ110は、スイッチ回路108a、108bからパラレル出力される最大128ビットのデータのうち、64ビットのデータを第3バス120を介して入出力回路114にパラレル出力する。入出力回路114は、8つの入出力端子DQ0~DQ7と接続される。入出力回路114は、マルチプレクサ110から供給される64ビットのデータをシリアライズすることにより、8ビットのデータをパラレルに8回出力する。こうして、いずれかのメモリバンクからパラレルに読み出された64ビットのデータは、8ビットずつ入出力端子DQ0~DQ7からシリアルに出力される。ライトコマンドが入力されたときには、入出力端子DQ0~DQ7からパラレルに入力された8ビットのデータは、アドレス情報により指定されたメモリバンクの指定されたアドレスに書き込まれる。リードコマンドが入力されたときにはリード信号RDが活性化され、ライトコマンドが入力されたときにはライト信号WRが活性化される。リード信号RDとライト信号WRはマルチプレクサ110と入出力回路114に供給される。マルチプレクサ110と入出力回路114は、リード信号RDとライト信号WRにより読み出し動作または書き込み動作を実行する。判定回路112は、動作テストの実行時、すなわち、動作テスト信号TESTがハイレベルに活性化されたときに作動する。判定回路112は、第2バス118a、118bを転送されるデータをビット単位で比較することにより、不良メモリセルが存在しないかを検査する。判定回路112の詳細については、図4および図11に関連して詳述する。図2は、メモリバンクBANKAとスイッチ回路108aの周辺回路図である。8個の入出力端子DQ0~DQ7にはそれぞれ1組のMIO線MIO0~MIO7が対応づけられる。1組のMIO線は、8本のMIO線からなる。8個の入出力端子DQ0~DQ7に対応して、メモリバンクBANKAに含まれる複数のメモリセルアレイ122も8グループに分類される。メモリバンクBANKAには、XデコーダXDECとYデコーダYDEC0~YDEC7が配置される。XデコーダXDECは、アクティブコマンドに同期して入力された内部メモリアドレスIADDにしたがって、メインワードドライバMWD及びサブワードドライバSWDを制御する。YデコーダYDECは、リードコマンド又はライトコマンドに同期して入力された内部メモリアドレスIADDにしたがって、センスアンプ回路SAを選択する。これにより、アクセス対象となるメモリセルMCが特定される。メモリバンクBANKAに含まれるメモリセルアレイ122はマトリックス状に配置される。メインワードドライバMWDはメインワードラインMWLを介して各メモリセルアレイ122に配置されるサブワードドライバSWDを制御する。メモリセルアレイ122においては、複数のワードラインWLとビットラインBLが交差し、その交点にメモリセルMCが配置される。メモリセルアレイ122の周囲にはセンスアンプ回路SAとサブワードドライバSWDが配置される。いずれかのワードラインWLが活性化されると、これに対応するメモリセルMCがビットラインBLに接続され、メモリセルMCに保持されていた電荷に応じてビットラインBLの電位が変化する。ビットラインBLの電位変化は、センスアンプ回路SAによって増幅され、リードデータとして出力される。リードデータは、LIO線およびMIO線を経由して伝達され、リードライトアンプRWAによりさらに増幅された上で、スイッチ回路108aに供給される。本実施形態による半導体装置100は8ビットプリフェッチを行うDRAMであり、したがって1つの入出力端子DQ当たり8ビット分のメモリセルMCのデータがまとめて読み出される。本実施形態による半導体装置100は8個の入出力端子DQ0~DQ7を有しているので、合計、64ビットのデータが第1バス116aを介してパラレルに伝送される。図3は、マルチプレクサ110と判定回路112の周辺回路図である。本実施形態における半導体装置100では、動作テスト時においては、2つのメモリバンクから同時に読み出しを実行する。メモリバンクBANKA~BANKD、BANKE~BANKHからそれぞれアクセス対象となるメモリバンクが1つずつ選択される。以下、メモリバンクBANKAとメモリバンクBANKEから読み出しを実行するとして説明する。また、メモリバンクBANKA、BANKEそれぞれにおいて動作テスト対象となるビットデータをA0~A7、E0~E7とする。これら16ビットのデータは、スイッチ回路108a、108bを経由してマルチプレクサ110と判定回路112に入力される。まず、A0~A7、E0~E7にテストデータとしてHハイレベルビットデータの書き込みを実行する。テストデータの入力は、入出力端子DQ0~DQ3を介して行う。入出力端子DQ4~DQ7には何も入力しない。したがって、動作テスト時においては、テストピンは入出力端子DQ0~DQ3のみに接続される。動作テスト時においては、入出力回路114及びマルチプレクサ110は入出力端子DQ0~DQ3を介して入力された4ビットのテストデータを、A0~A3,A4~A7、E0~E3,E4~E7として共通に使用する。したがって、入出力端子DQ0~DQ3にいずれもHのテストデータを入力すれば、A0~A7、E0~E7はいずれもHとなる。読み出し時においては、リード信号RDが活性化され、マルチプレクサ110は16ビットのA0~A7、E0~E7のうち、8ビットのA0~A7を第3バス120を介して入出力回路114に出力する。入出力回路114は、A0~A7のうち、A0~A3を入出力端子DQ0~DQ3から出力する。入出力端子DQ4~DQ7からは何も出力しない。上述の通り、動作テスト時においては、テストピンは入出力端子DQ0~DQ3のみに接続される。詳細は後述するが、本実施形態における半導体装置100では、2つのメモリバンクを4本のテストピンで検査できる。いいかえれば、16ビット分のメモリセルMCの良否を4本のテストピンで検査できる。ただし、出力の対象となるのはA0~A3の4ビットのみである。判定回路112は、A0~A7、E0~E7にテストデータHが正常に書き込まれているか否かを判定する。不良検出したときには、判定信号NGをハイレベルに活性化する。すなわち、不良検出時にはハイレベル、非検出時にはローレベルとなる信号である。判定信号NGが活性化されると、入出力回路114はA0~A3の出力を抑止する。A0~A3が第1のビットグループ、A4~A7が第2のビットグループ、B0~B3が第3のビットグループ、B4~B7が第4のビットグループに対応する。図4は、判定回路112の回路図である。判定回路112は、第1検出回路124、第2検出回路126および第3検出回路128を含む。第1検出回路124は、メモリバンクBANKAの8ビットのデータA0~A7を互いに比較する。具体的には、A0とA4、A1とA5をそれぞれEOR回路排他的論理和回路により比較する。EOR回路の出力はOR回路により集約され、検査信号NG1となる。メモリセルに不良がなければ、A0~A7の論理レベルはすべてHとなるはずである。したがって、A0~A7を書き込んだメモリセルMCに異常がなければ、検査信号NG1はローレベル不活性となる。第2検出回路126は、メモリバンクBANKEの8ビットのデータE0~E7を互いに比較する。第2検出回路126の構成は第1検出回路124と同様である。第2検出回路126の出力である検査信号NG2は、E0~E7を書き込んだメモリセルMCに異常がなければローレベル不活性となる。第3検出回路128は、A0とE0、A1とE1をそれぞれEOR回路により比較する。EOR回路の出力はOR回路により集約され、検査信号NG3となる。比較対象となったA0、E0、A1を書き込まれたメモリセルMCに異常がなければ検査信号NG3はローレベル不活性となる。検査信号NG1~NG3はOR回路により集約され、判定信号NGとなる。判定信号NGがハイレベル活性レベルとなるとき、入出力回路114は入出力端子DQ0~DQ4からのA0~A3の出力を抑止する。一例として、A0~A7、E0~E7に対応する16個のメモリセルMCのうち、A0に対応するメモリセルMC以下、メモリセルMCA0とよぶのみに異常があるときには、第1検出回路124が検査信号NG1を活性化するため、判定信号NGも活性化される。他の例として、メモリセルMCE0に異常があるときには、第2検出回路126が検査信号NG2を活性化する。メモリセルMCA0とメモリセルMCA4に異常があるときには、第1検出回路124は不良検出できないが、第3検出回路128が検査信号NG1を活性化するため、判定信号NGが活性化される。メモリセルMCA0、MCA4、MCE0に異常があるときには、第2検出回路126により異常検出される。メモリセルMCA0、MCA4、MCE0、MCE4に異常があるときには、判定信号NGは活性化されない。このときには、入出力端子DQ0~DQ4からA0~A3が出力される。A0がHではないため、これによりテスタは不良の発生を検出できる。すなわち、2つのメモリバンクにおける16個のメモリセルMCA0~A7、E0~E7における1以上の不良を4つのテストピンで検査できる。図5は、入出力回路114の回路図である。入出力回路114は、入力制御回路130と出力制御回路132を含む。入出力端子DQ0~DQ3は入力バッファ134a、出力バッファ136aを介して第3バス120と接続され、入力端子DQ4~DQ7は、入力バッファ134b、出力バッファ136bを介して第3バス120と接続される。ライト信号WRが活性化されると、入力制御回路130はDQ0~DQ3のデータを入力バッファ134b、DQ4~DQ7のデータを入力バッファ134aに取り込み、第3バス120を介してメモリセルアレイ122へ入力データを送る。動作テスト時において動作テスト信号TESTが活性化されたときにも、読み出しの前にテストデータの書き込みが実行される。テストデータの書き込みに関しては図10に関連して後述する。リード信号RDが活性化されると、出力制御回路132は第3バス120を流れるデータの出力バッファ136a、136bへの出力を制御する。出力バッファ136a、136bに書き込まれたデータはDQ0~DQ7から外部出力される。動作テストの実行時には動作テスト信号TESTはハイアクティブとなる。ここで、判定回路112において不良のメモリセルMCを検出したとすると、判定信号NGはハイレベルに活性化されることになる。このとき、出力バッファ136bを制御する制御信号CTRL[3:0]はローレベルに不活性化され、出力バッファ136bからデータは出力されない。一方、動作テスト信号TESTがハイレベルとなるときには、制御信号CTRL[7:4も不活性となり、入出力端子DQ4~DQ7からの出力も抑止される。すなわち、不良信号NGが活性化されると、入出力端子DQ0~DQ7のいずれかれもデータは出力されない。動作テストの実行時において、判定回路112により不良のメモリセルMCが検出されなかったときには、判定信号NGは不活性ローレベルとなる。制御信号CTRL[3:0]はハイレベルに活性化され、出力バッファ136bはA0~A3をDQ0~DQ3から出力する。一方、制御信号CTRL[7:4は不活性となる。すなわち、不良信号NGが不活性のときには、入出力端子DQ0~DQ3のみからA0~A3が出力される。この場合には、A0~A3を外部のテスタで検査することにより、不良の存否を確認する。通常動作時においては、動作テスト信号TESTはローレベルに不活性化される。また、判定信号NGもローレベルに不活性化される。この結果、制御信号CTRL[7:0]はハイレベルに活性化され、DQ0~DQ7から8ビットのデータA0~A7がパラレル出力される。以上の関係を整理したのが図6である。図7は、動作テスト時において判定回路112による不良検出がなされなかったときのタイムチャートである。アドレス/コマンドデコーダ102には、テストコマンド、ACTコマンド、リードコマンドが順次入力される。また、メモリバンクBANKA、BANKEの双方とそれぞれのメモリアドレス16ビットも指定される。動作テスト信号TESTはハイレベルに活性化され、メモリバンクBANKA、BANKEにおけるメインワードラインMWLも活性化される。判定信号NGが不活性の場合、DQ0~DQ3からA0~A3が出力される。仮に、判定回路112がメモリセルMCの不良を見逃しても、出力されたA0~A3から不良メモリセルMCの有無を最終確認できる。例えば、判定信号NGが不活性となり、DQ0~DQ3からA0~A3が出力された場合でも、出力されたA0のテストデータが、書き込んだHハイレベルではなくLローレベルで出力されたとすると、判定回路112にてA0と比較されたA4、E0及びE4のテストデータがLローレベルで一致していたことになるため、メモリセルA0、A4、E0及びE4が不良であることが確認できる。図8は、動作テスト時において判定回路112による不良検出がなされたときのタイムチャートである。図8では、判定回路112によりメモリセルMCの不良が検出され、判定信号NGがハイレベルに活性化される。この結果、入出力回路114によるデータ出力は抑止される。より具体的には、DQ0~DQ3はハイインピーダンス状態となるため、外部のテスタにより不良メモリセルMCの存在を確認できる。図9は、通常動作時におけるタイムチャートである。通常動作時においてはテストコマンドは入力されず、動作テスト信号TESTは活性化されない。また、アクセス対象として1つのメモリバンクが選択される。DQ0~DQ7からは、8ビットのA0~A7がパラレルに出力される。図10は、動作テスト時の書き込み処理を説明するための回路図である。動作テストに際しては、まず、16ビットのテストデータHをメモリセルMCA0~MCA7、MCE0~MCE7として書き込む。テスタの4本のテストピンは、DQ0~DQ3に接続される。マルチプレクサ110は、DQ0から入力されるテストデータをメモリセルMCA0、MCA4、MCE0、MCE4に書き込む。DQ1以降も同様である。このようにして、16ビットのテストデータが4本のテストピンを介して書き込まれる。この書き込み後に上述の読み出し動作が実行される。図11は、変形例における判定回路112の回路図である。この変形例の特徴は、2つのメモリバンクにおける16ビットのメモリセルMCの検査のために、2本しかテストピンが必要でないことである。動作テスト時にデータを出力する入出力端子は、DQ0とDQ2である。変形例における判定回路112も、第1検出回路124、第2検出回路126、第3検出回路128を含む。第1検出回路124は、メモリバンクBANKAのA0、A1、A4、A5を1つのEOR回路4入力により比較する。A2、A3、A6、A7も4入力のEOR回路で比較される。EOR回路の出力はOR回路により集約され、検査信号NG1となる。第2検出回路126は、メモリバンクBANKEの8ビットのデータE0~E7を互いに比較する。第2検出回路126の構成は第1検出回路124と同様である。第2検出回路126の出力である検査信号NG2は、E0~E7を書き込んだメモリセルMCに異常がなければローレベル不活性となる。第3検出回路128は、A1とE1、A2とE2をそれぞれEOR回路により比較する。EOR回路の出力はOR回路により集約され、検査信号NG3となる。変形例においては、A0、A4、A1、A5が第1のビットグループ、A2、A3、A6、A7が第2のビットグループ、E0、E4、E1、E5が第3のビットグループ、E2、E3、E6、E7が第4のビットグループに対応する。検査信号NG1~NG3はOR回路により集約され、判定信号NGとなる。判定信号NGがハイレベル活性レベルとなるとき、入出力回路114は入出力端子DQ0~DQ3からのA0~A3の出力を抑止する。A0~A7、E0~E7に対応する16個のメモリセルMCのうち、メモリセルMCA0のみに異常があるときには、第1検出回路124が検査信号NG1を活性化するため、判定信号NGは活性化される。メモリセルMCE0に異常があるときには、第2検出回路126が検査信号NG2を活性化する。メモリセルMCA0とメモリセルMCA4に異常があるときには、第1検出回路124が検査信号NG1を活性化する。メモリセルMCA0、MCA4、MCA1、MCA5に異常があるときには、第3検出回路128が検査信号NG3を活性化する。メモリセルMCA0、MCA4、MCA1、MCA5、MCE1に異常があるときには、第2検出回路126が検査信号NG2を活性化する。メモリセルMCA0、MCA4、MCA1、MCA5、MCE0、MCE4、MCE1、MCE5に異常があるときには、判定信号NGは活性化されない。このときには、入出力端子DQ0、DQ2からA0、A2が出力される。A0がHとはならないため、テスタにより異常を検出できる。すなわち、2つのメモリバンクにおける16個のメモリセルMCA0~A7、E0~E7における1以上の不良を2つのテストピンで検査できる。以上、実施形態に基づいて半導体装置100を説明した。本実施形態における半導体装置100によれば、複数のメモリバンクに含まれるメモリセルを同時に動作テストできる。また、パラレルに出力される計16ビットのテストデータを、その4分の1以下のテストピン数で一度に検査できるため、動作テストのスループットを向上させることができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"