"制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュールを半導体基板に備えた半導体装置であって、前記複数個のメモリモジュールの全部又は一部はメモリブロックに属し、同じメモリブロックに属する複数個のメモリモジュールには前記制御信号が並列的に前段のモジュール外経路から入力されてモジュール内経路を伝播し、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路に前記制御信号を出力し、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールである、半導体装置。前記メモリモジュールは、その記憶容量が大きい程、前記モジュール内経路の伝播時間が長く設定されている、請求項1記載の半導体装置。前記モジュール内経路の伝播時間を決める遅延要素として、前記モジュール内経路を構成する配線の配線抵抗、前記配線に寄生する寄生容量、及び前記配線に介在された駆動回路の動作遅延を含む、請求項2記載の半導体装置。前記モジュール内経路の伝播時間を決める遅延要素として、設定された低消費電力モードが制御信号の変化によって解除されるまでの動作時間を検出する検出回路による当該検出動作時間を含む、請求項2記載の半導体装置。前記一部のメモリモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなメモリモジュールである、請求項2記載の半導体装置。前記モジュール内経路は、メモリアレイにおけるワード線の並列配置本数に比べてビット線の並列配置ビット数が多いときはビット線に交差する方向に延在され、逆の場合にはワード線に交差する方向に延在される、請求項2記載の半導体装置。前記メモリモジュールは、選択端子にワード線が接続されたメモリセルのアレイ、アドレス信号に基づいてワード線選択信号を生成するアドレスデコーダ、前記アドレスデコーダで生成されたデコード信号に基づいてワード線を選択的に選択レベルに駆動するワードドライバ、及びオン状態にされることによってワード線の電位を非選択レベルにする複数の第1MOSトランジスタを有し、前記制御信号は、第1状態によって前記アドレスデコーダ及び前記ワードドライバに対する電源電圧の供給を遮断し且つ前記複数の第1MOSトランジスタをオン動作させることによって低消費電力モードを設定し、第2状態によって前記低消費電力モードを解除し、前記モジュール内経路は、前記複数の第1MOSトランジスタのゲート電極に順次接続して前記ワード線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項3記載の半導体装置。前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記メモリセルにデータ保持用の電流を流す複数の第2MOSトランジスタ、及び前記第2MOSトランジスタに並列配置されダイオード接続された第3MOSトランジスタを有し、前記制御信号は、第1状態によって前記複数の第2MOSトランジスタをオフ動作させることによって低消費電力モードを設定し、第2状態によって前記低消費電力モードを解除し、前記モジュール内経路は、前記複数の第2MOSトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項3記載の半導体装置。前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記相補ビット線の電位差を検出して増幅するセンスアンプ、活性化制御信号をゲート電極に受けて前記センスアンプに動作電流を流すための第4MOSトランジスタ、及び選択的にオン状態にされることによって前記活性化制御信号の信号経路を選択的に非活性化レベルに強制する第5MOSトランジスタを有し、前記制御信号は、第1状態によって複数の前記第5MOSトランジスタをオン動作させることによって低消費電力モードを設定し、第2状態によって前記低消費電力モードを解除し、前記モジュール内配線は、前記複数の第5MOSトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する、請求項3記載の半導体装置。前記低消費電力モードは、メモリセルの記憶情報を維持しながら一部の内部回路への電源電圧の供給を遮断するスタンバイモード、又はメモリセルの記憶情報を維持することなく内部回路への電源電圧の供給を遮断する電源遮断モードである、請求項1記載の半導体装置。命令を実行する中央処理装置を更に有し、前記メモリモジュールは前記中央処理装置のメモリ空間に配置され、前記中央処理装置が前記制御信号を前記メモリモジュールに出力する、請求項1記載の半導体装置。命令を実行する中央処理装置及び前記中央処理装置による指示に基づいてデータ処理を行うアクセラレータを更に有し、前記メモリモジュールは前記アクセラレータのローカルメモリ空間に配置され、前記中央処理装置からの指示に基づいて前記アクセラレータが前記制御信号を前記ローカルメモリ空間のメモリモジュールに出力する、請求項1記載の半導体装置。メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含む第1、第2、第3のメモリモジュールを備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記各メモリモジュールの消費電力が低いスタンバイモードを有する半導体装置であって、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第1と第2のメモリモジュールに並行に伝達されるように接続された第1の制御信号線と、前記第1のメモリモジュールを介して前記第3のメモリモジュールに前記制御信号が伝達される第2の制御信号線とを含み、前記第1のメモリモジュールは、前記第2のメモリモジュールよりメモリセル数が多いメモリモジュールである、半導体装置。前記第2の制御信号線に接続され、前記第1のメモリモジュールを介して前記制御信号が伝達される第4のメモリモジュールを含む、請求項13記載の半導体装置。前記第1の制御信号線と前記第2の制御信号線の間に、前記第1のメモリモジュールの周辺回路の電源を制御するトランジスタに接続された配線が接続される、請求項14記載の半導体装置。前記第1の制御信号線と前記第2の制御信号線の間に、前記第1のメモリモジュールのメモリセルの電源を制御するトランジスタに接続された第1の配線が接続される、請求項14記載の半導体装置。前記第1の配線は、前記第1のメモリモジュールのメモリセルアレイに沿って設けられる、請求項16記載の半導体装置。メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含むメモリモジュールを複数備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記メモリモジュールの消費電力が低いスタンバイモードを有する半導体装置であって、前記複数のメモリモジュールは、第1のメモリモジュール、第2のメモリモジュールおよび第3のメモリモジュールを含み、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第1と第2のメモリモジュールにそれぞれに伝達されるように接続された第1の制御信号線と、前記第1の制御信号線および前記第1のメモリモジュールを介して前記第3のメモリモジュールに前記制御信号が伝達される第2の制御信号線と、前記第1のメモリモジュールのメモリセルアレイに沿って延び、前記第1のメモリモジュールの第1トランジスタに接続され、前記第1と第2の制御配線の間に接続された第1の配線部と、前記第2のメモリモジュールのメモリセルアレイに沿って延び、前記第2のメモリモジュールの第2トランジスタに接続された第2の配線部とを有し、前記第1の配線部に沿って配列された前記第1のメモリモジュールのメモリセルアレイのメモリセル数が前記第2の配線部に沿って配列された前記第2のメモリモジュールのメモリセルアレイのメモリセル数より多い、半導体装置。前記第1トランジスタは、前記周辺回路の電源を制御するトランジスタを含む、請求項18に記載の半導体装置。前記第2トランジスタは、前記メモリモジュールのメモリセルの電源を制御するトランジスタを含む、請求項19に記載の半導体装置。本発明者は低消費電力モードを持つ複数個のメモリモジュールが形成された半導体装置において低消費電力モードを解除したときの突入電流の低減について検討した。これによれば、システムオンチップのマイクロコンピュータのような半導体装置はプロセッサコアや多数のアクセラレータなどと共に、それらに個別に割り当てられるような多数のメモリモジュールがオンチップされる。オンチップされた多数のメモリモジュールはチップ全体に分散され、記憶容量も大小ばらばらである。そのように記憶容量もばらばらで多数個のメモリモジュールに対して、低消費電力モードの解除タイミングをずらすのに、特許文献1の如く、ディジーチェーン接続による単なる直列的な解除タイミングを生成する場合には解除のための制御信号の引き回しが長くなり過ぎて、チップ占有面積を無駄に占有し、動作完結にも無駄な時間を要することになる。特許文献2の電源活性化タイミングをずらす考え方も基本的には特許文献1と同様の思想に基づいている。本発明者は記憶容量もばらばらで多数個のメモリモジュールに対する低消費電力モードの設定と解除を制御する制御信号の伝達をメモリモジュールのブロック単位で行うことによって、配線の引き回しを少なくし、モード遷移時間の短縮を図ること、その制御信号の配置を半導体装置の配置配線設計の一環として行いやすくすることについて検討したが、この点に関しては何れの特許文献でも考慮されていない。特にメモリモジュールにSRAMを含み、低消費電力モードとして、SRAMの記憶情報を保持して低消費電力状態とするレジュームスタンバイモードを持つ場合に、特許文献3に記載の技術が適用されているとすると、レジュームスタンバイモードが解除されたときはメモリアレイにも全体として大きな突入電流が流れることになる。レジュームスタンバイモードを持つ複数個のSRAMメモリモジュールが形成されたマイクロコンピュータに代表されるようなシステムオンチップの半導体装置においては低消費電力モードを解除したときの突入電流を低減することは必須であるが、そればかりでなく、高集積化の観点より、そのための構成の小型化、動作の高速性、更には設計容易化の観点の必要性が本発明者によって見出された。本発明の目的は、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和することができる半導体装置を提供することにある。本発明の別の目的は、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和するための構成の小型化、解除動作の高速性、その構成の設計容易化に資することができる半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。即ち、制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュールの全部または一部がメモリブロックに属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路に前記制御信号を出力させるように、制御信号の伝播経路を構成する。このとき、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。上記より、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。前記制御信号を後段のモジュール外経路に伝達する前記一部のメモリモジュールはそのメモリブロック内の他のメモリモジュールよりも大きな記憶容量を持つものであり、換言すれば、前記一部のメモリモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。前記一部のメモリモジュールとしてどのメモリモジュールを選択すべきはその記憶容量もしくはその相関データを指標として決めることが可能になる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和することができる。また、複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和するための構成の小型化、解除動作の高速性、その構成の設計容易化に資することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<グループ内で記憶容量の大きなメモリモジュールがモード制御信号の伝播路>本発明の代表的な実施の形態に係る半導体装置1は、制御信号RS_0~RS_mにより低消費電力モードの設定と解除が制御される複数個のメモリモジュールMDLijを半導体基板に備える。前記複数個のメモリモジュールの全部又は一部はメモリブロックBLK0~BLKmに属し、同じメモリブロックに属する複数個のメモリモジュールには前記制御信号が並列的に前段のモジュール外経路EXR_0、...から入力されてモジュール内経路INRijを伝播し、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路EXR_1、...に前記制御信号を出力する。前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールである。上記より、複数のメモリモジュールを含むメモリブロックに制御信号を並列に供給し、その一部のメモリモジュールに伝播する制御信号を後段に伝達するから、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。メモリモジュールが低消費電力状態を抜け出して動作可能な状態に遷移するとき当該メモリモジュールに流れる電流はその記憶容量が大きいほど大きくなるという相関がある。記憶容量が大きいほどメモリモジュール全体の回路規模が大きくなるからである。したがって、前記制御信号を後段のモジュール外経路に伝達する前記一部のメモリモジュールはそのメモリブロック内の他のメモリモジュールよりも大きな記憶容量を持つものであり、換言すれば、前記一部のメモリモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。前記一部のメモリモジュールとしてどのメモリモジュールを選択すべきかはその記憶容量若しくはその相関データを指標として決めることが可能になり、前記制御信号の伝達経路を決めるための配置配線やメモリブロックに含めるメモリモジュールの選定という点で、その構成の設計容易化に資することができる。2<記憶容量に相関する前記遅延伝播の時間>項1の半導体装置において、前記メモリモジュールは、その記憶容量が大きい程、前記モジュール内経路の伝播時間が長く設定されている。これにより、モジュール内経路の伝播時間に、低消費電力モードを解除したときメモリモジュールに流れる電流量とその記憶容量との相関を明確に反映することができる。3<配線抵抗、寄生容量、ゲート遅延>項2の半導体装置において、前記モジュール内経路の伝播時間を決める遅延要素として、前記モジュール内経路を構成する配線の配線抵抗、前記配線に寄生する寄生容量、及び前記配線に介在された駆動回路の動作遅延を含む。これにより、配線の遅延成分及び駆動回路の駆動特性によってモジュール内経路の伝播時間を見積ることができる。4<低消費電力モードの解除検出回路の検出動作時間>項2の半導体装置において、前記モジュール内経路の伝播時間を決める遅延要素として、設定された低消費電力モードが制御信号の変化によって解除されるまでの動作時間を検出する検出回路CMP,NORによる当該検出動作時間を含む。これにより、検出回路の動作によってモジュール内経路の伝播時間を論理的に制御することができる。5<制御信号を次段に出力するのは記憶容量の最も大きなメモリモジュール>項2の半導体装置において、前記一部のメモリモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなメモリモジュールである。これにより、後段のメモリブロックにおけるメモリモジュールの低消費電力状態の解除が指示されたとき、前段のメモリブロックにおけるメモリモジュールのほとんどは既に低消費電力状態が解除されているという状態を達成することができ、メモブロックロック間において突入電流ピークが重なる事態を確実に阻止することができる。6<制御信号の遅延伝播経路>項2の半導体装置において、前記ジュール内経路は、メモリアレイにおけるワード線の並列配置本数に比べてビット線の並列配置ビット数が多いときはビット線に交差する方向に延在され、逆の場合にはワード線に交差する方向に延在される。したがって、配線の遅延成分を効果的に活用して前記モジュール内経路を構成することができる。7<ワード線非選択MOSトランジスタのゲート制御信号>項3の半導体装置において、前記メモリモジュールは、選択端子にワード線が接続されたメモリセルのアレイ、アドレス信号に基づいてワード線選択信号を生成するアドレスデコーダ、前記アドレスデコーダで生成されたデコード信号に基づいてワード線を選択的に選択レベルに駆動するワードドライバ、及びオン状態にされることによってワード線の電位を非選択レベルにする複数の第1MOSトランジスタ304を有する。このとき、前記制御信号は、第1状態によって前記アドレスデコーダ及び前記ワードドライに対する電源電圧の供給を遮断し且つ前記複数の第1MOSトランジスタをオン動作させることによって低消費電力モードを設定し、その第2状態によって前記低消費電力モードを解除する。前記モジュール内経路は、前記複数の第1MOSトランジスタのゲート電極に順次接続して前記ワード線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。これにより、第1MOSトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。8<スタティックメモリセルの記憶保持電流を流すMOSトランジスタのゲート制御信号>項3の半導体装置において、前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記メモリセルにデータ保持用の電流を流す複数の第2MOSトランジスタ201、及び前記第2MOSトランジスタに並列配置されダイオード接続された第3MOSトランジスタ202を有する。このとき、前記制御信号は、第1状態によって前記複数の第2MOSトランジスタをオフ動作させることによって低消費電力モードを設定し、その第2状態によって前記低消費電力モードを解除する。前記モジュール内経路は、前記複数の第2MOSトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。これにより、第2MOSトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。9<センスアンプパワースイッチをオフに維持するMOSトランジスタのゲート制御>項3の半導体装置において、前記メモリモジュールは、データ入出力端子が相補ビット線に接続されたスタティック型のメモリセルのアレイ、前記相補ビット線の電位差を検出して増幅するセンスアンプ、活性化制御信号をゲート電極に受けて前記センスアンプに動作電流を流すための第4MOSトランジスタ414、及び選択的にオン状態にされることによって前記活性化制御信号の信号経路SAENを選択的に非活性化レベルに強制する第5MOSトランジスタ415を有する。このとき、前記制御信号は、第1状態によって複数の前記第5MOSトランジスタをオン動作させることによって低消費電力モードを設定し、その第2状態によって前記低消費電力モードを解除する。前記モジュール内配線は、前記複数の第5MOSトランジスタのゲート電極に順次接続して前記相補ビット線の延在方向と交差する方向に延在されその一方から他方に向けて前記制御信号を伝播する。これによれば、第5MOSトランジスタのゲート寄生容量をモジュール内経路の遅延成分に活用することができる。10<スタンバイモード、電源遮断モード>項1の半導体装置において、前記低消費電力モードは、メモリセルの記憶情報を維持しながら一部の内部回路への電源電圧の供給を遮断するスタンバイモード、又はメモリセルの記憶情報を維持することなく内部回路への電源電圧の供給を遮断する電源遮断モードである。したがって、スタンバイモード又は電源遮断モードの何れの低消費電力モードに対しても突入電流の発生を緩和することができる。11<CPUとそのメモリ空間に配置されたメモリモジュール>項1の半導体装置は命令を実行する中央処理装置を更に有する。前記メモリモジュールは前記中央処理装置2のメモリ空間に配置され、前記中央処理装置が前記制御信号を前記メモリモジュールに出力する。これによれば、中央処理装置が用いるメモリモジュールの低消費電力モードを中央処理装置の命令実行状態に応じて解除するときに突入電流の発生を緩和することができる。12<アクセラレータとそのメモリ空間に配置されたメモリモジュール>項1の半導体装置は命令を実行する中央処理装置及び前記中央処理装置による指示に基づいてデータ処理を行うアクセラレータ3,4を更に有する。前記メモリモジュールは前記アクセラレータのローカルメモリ空間に配置される。前記中央処理装置からの指示に基づいて前記アクセラレータが前記制御信号を前記ローカルメモリ空間のメモリモジュールに出力する。これによれば、アクセラレータが用いるメモリモジュールの低消費電力モードをアクセラレータによるデータ処理状態に応じて解除するときに突入電流の発生を緩和することができる。13<項1に対応して第1乃至第3のメモリモジュールのメモリセル数を規定>本発明の更に別の実施の形態に係る半導体装置1は、メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含む第1、第2、第3のメモリモジュールを備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記各メモリモジュールの消費電力が低いスタンバイモードを有する。この半導体装置は、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第1と第2のメモリモジュールに並行に伝達されるように接続された第1の制御信号線と、前記第1のメモリモジュールを介して前記第3のメモリモジュールに前記制御信号が伝達される第2の制御信号線とを含む。前記第1のメモリモジュールは、前記第2のメモリモジュールよりメモリセル数が多いメモリモジュールである。これによれば、2つのメモリモジュールのうちメモリセル数の多いメモリモジュールに次段の第3のメモリモジュールを接続するから、項1と同様に、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。そして、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。14<第4のメモリモジュール>項13の半導体装置において、前記第2の制御信号線に接続され、前記第1のメモリモジュールを介して前記制御信号が伝達される第4のメモリモジュールを含む。これにより、第4のメモリモジュールの消費電力状態の解除タイミングは、第1及び第2のメモリモジュールに対する第3のメモリモジュールの消費電力状態の解除タイミングとの関係と同様とされる。15<メモリモジュール内の周辺回路の電源制御トランジスタ>項14の半導体装置において、前記第1の制御信号線と前記第2の制御信号線の間に、前記第1のメモリモジュールの周辺回路の電源を制御するトランジスタに接続された配線が接続される。これにより、第1の制御信号線から第2の制御信号線への信号伝播を前記電源を制御するトランジスタの寄生成分によって遅延させることができる。16<メモリモジュール内のメモリセルの電源制御トランジスタ>項14の半導体装置において、前記第1の制御信号線と前記第2の制御信号線の間に、前記第1のメモリモジュールのメモリセルの電源を制御するトランジスタに接続された第1の配線が接続される。これにより、第1の制御信号線から第2の制御信号線への信号伝播を前記メモリセルの電源を制御するトランジスタの寄生成分によって遅延させることができる。17<メモリアレイに沿った第1配線>項16の半導体装置において、前記第1の配線は、前記第1のメモリモジュールのメモリセルアレイに沿って設けられる。これにより、メモリアレイの回路規模であるメモリセルの数に応じた遅延を第1の配線に得ることが容易になる。18<項1に対応して第1乃至第3のメモリモジュールのメモリセル数を規定>本発明の更に別の実施の形態に係る半導体装置1は、メモリセルがマトリックス配置されたメモリセルアレイとメモリセルに対するデータリードおよびデータライトを行なう周辺回路とを含むメモリモジュールを複数備え、前記メモリセルに対する読出しもしくは書き込みがされる通常動作モードに比べ、前記メモリモジュールの消費電力が低いスタンバイモードを有する。この半導体装置は、前記複数のメモリモジュールは、第1のメモリモジュール、第2のメモリモジュールおよび第3のメモリモジュールを含み、前記通常モードと前記スタンバイモードとを制御する制御信号が前記第1と第2のメモリモジュールにそれぞれに伝達されるように接続された第1の制御信号線と、前記第1の制御信号線および前記第1のメモリモジュールを介して前記第3のメモリモジュールに前記制御信号が伝達される第2の制御信号線と、前記第1のメモリモジュールのメモリセルアレイに沿って延び、前記第1のメモリモジュールの第1トランジスタに接続され、前記第1と第2の制御配線の間に接続された第1の配線部と、前記第2のメモリモジュールのメモリセルアレイに沿って延び、前記第2のメモリモジュールの第2トランジスタに接続された第2の配線部とを有する。前記第1の配線部に沿って配列された前記第1のメモリモジュールのメモリセルアレイのメモリセル数が前記第2の配線部に沿って配列された前記第2のメモリモジュールのメモリセルアレイのメモリセル数より多い。これによれば、2つのメモリモジュールのうち配線部に沿ったメモリセル数の多いメモリモジュールに次段の第3のメモリモジュールを接続するから、項1と同様に、メモリモジュール単位で制御信号を直列的に伝播させる構成に比べて、経路の短縮、経路の占有面積低減、及び伝播時間の短縮を実現することができる。そして、後段のメモリモジュールで低消費電力状態が解除されるとき、未だ前段で多くのメモリモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。19<メモリモジュール内の周辺回路の電源制御トランジスタ>項18の半導体装置において、前記第1トランジスタは、前記周辺回路の電源を制御するトランジスタを含む。これにより、第1の制御信号線から第2の制御信号線への信号伝播を前記電源を制御するトランジスタの寄生成分によって遅延させることができる。20<メモリモジュール内のメモリセルの電源制御トランジスタ>項19の半導体装置において、前記第2トランジスタは、前記メモリモジュールのメモリセルの電源を制御するトランジスタを含む。これにより、第1の制御信号線から第2の制御信号線への信号伝播を前記メモリセルの電源を制御するトランジスタの寄生成分によって遅延させることができる。2.実施の形態の詳細実施の形態について更に詳述する。≪実施の形態1≫図1には実施の形態1に係る半導体装置が例示される。同図に示される半導体装置は、例えばCMOS集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。ここでは、半導体装置1に搭載された一つのメモリグループGRPiを構成する複数個のSRAMモジュールMDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmrが例示される。SRAMモジュールMDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmrの図示されたサイズの相違はその記憶容量の大小の相違を模式的に例示する意図によるものである。ここで、記憶容量の大小はメモリセルの数に比例し、例えばメモリセルの行数と列数の積の大小で決まる。1行あたりのメモリセルの数が等しいメモリの間では行数が多いほど記憶容量は大きく、1行列あたりのメモリセルの数が等しいメモリの間では列数が多いほど記憶容量は大きい。メモリセルアレイ若しくはメモリマットの1個あたりの記憶容量が同じであれば、メモリセルアレイ若しくはメモリマットの数が多いほど記憶容量は大きくなる。SRAMモジュールMDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmrは、特に制限されないが、図示を省略するCPUやアクセラレータなどのワーク領域及びプログラム領域、周辺回路のワーク領域及び制御レジスタ、並びに周辺回路の制御レジスタなどに割り当てられるメモリ領域とされ、それらのアクセス経路を構成するバスやアクセス主体などについては図示を省略してある。以下の説明でそれらMDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmrで示されるSRAMモジュールのそれぞれ又は全てを単にSRAMモジュールMDLijとも総称的に記す。それぞれのSRAMモジュールMDLijはスタティック型のメモリセルがマトリクス配置されたメモリセルアレイとメモリセルに対するデータリード及びデータライトなどを行うための周辺回路とを備え、低消費電力モードの一つとして、レジュームスタンバイモードを有する。レジュームスタンバイモードは、特に制限されないが、メモリセルの記憶情報は保持しながら周辺回路の電源電圧を遮断する、低消費電力モードである。また、別の言い方をすれば、以下のようになる。メモリセルに対する読出しもしくは書き込みがされる動作を通常動作モードとする。読み出しや書き込み動作がなされなく、メモリセルのデータを保持する状態では、周辺回路において、読み出しや書き込みのための動作がないことから、消費電力が抑えられる。この場合、通常動作モードよりメモリモジュールの消費電力が低くなる。この状態をレジュームスタンバイモード、スタンバイモードもしくは低消費電力モードとする。さらに、メモリセルのデータを保持しながらメモリセルに与えられる電圧を下げるもの電源側の電圧を下げるもしくは接地側の電圧を上げるものも、上述のレジュームスタンバイモード、スタンバイモードもしくは低消費電力モードで行なわれることがある。それぞれのSRAMモジュールMDLijは、レジュームスタンバイモードの設定と解除を制御する制御信号としてのレジュームスタンバイ信号の入力ノードRSIと、入力ノードRSIから入力したレジュームスタンバイ信号を内部に伝播させて外部に出力する出力ノードRSOを有する。入力ノードRSI及び出力ノードRSOは半導体チップ上の配線における特定ノードやビアなどの節点などの導電部分であり、他と区別できるような特定の電極パッドやバンプが形成されている訳ではない。メモリグループGRPiに含まれるSRAMモジュールMDL00~MDL0pはメモリブロックBLK0に属し、夫々の入力ノードRSIにはモジュール外経路EXR_0を介してレジュームスタンバイ信号RS_0が並列的に供給される。モジュール外経路とは、メモリモジュールに接続する経路であり、メモリモジュール間の接続にも用いられる配線である。例えば、図1では、SRAMモジュールMDL01のRS0とMDL10MDL11のRS1に接続される配線がモジュール外経路になる。通常メタル配線が用いられる。なお、実際の半導体装置半導体チップでは、モジュール外経路も後述するモジュール内経路もメタル配線で設けられている。このため、メモリモジュールの境界が明確でないことが多く、モジュール外経路とモジュール内経路とは連続的に接続されている。よって、メモリモジュール近傍例えばメモリセルアレイから一定の距離までをモジュール内経路、それ以外例えばメモリセルアレイから一定の距離以上をメモリ外経路と見ることもできる。メモリブロックBLK0はこれに属するSRAMモジュールMDL00~MDL0pの入力ノードRSIがモジュール外経路EXR_0に共通接続されているという物理的な意味において一つの階層を形成し、例えばモジュール外経路EXR_0を共有するという点でチップ上のレイアウトが塊になっていること、或いは、レジュームスタンバイの設定と解除を同期的に行ったほうが望ましい、などの観点を加味して同一階層に含めるSRAMモジュールが選択されることもある。メモリグループGRPiに含まれるSRAMモジュールMDL10~MDL1qはメモリブロックBLK1に属し、夫々の入力ノードRSIにはモジュール外経路EXR_1を介してレジュームスタンバイ信号RS_1が並列的に供給される。メモリグループGRPiに含まれるSRAMモジュールMDLm0~MDLmrはメモリブロックBLKmに属し、夫々の入力ノードRSIにはモジュール外経路EXR_mを介してレジュームスタンバイ信号RS_mが並列的に供給される。メモリブロックBLK1、BLKmの階層の意義はメモリブロックBLK0と同様である。レジュームスタンバイ信号RS_0を伝達するモジュール外経路EXR_0はメモリグループGRPiの全てのSRAMモジュールMDLijに対してレジュームスタンバイモードの設定と解除を制御する回路に接続する。レジュームスタンバイ信号RS_1を伝達するモジュール外経路EXR_1の基端は前段のメモリブロックBLK0に含まれる一つのSRAMモジュールMDL01の出力端子RS0に結合され、このSRAMモジュールMDL01はメモリブロックBLK0の中で最も大きな記憶容量を持つ。レジュームスタンバイ信号RS_2を伝達するモジュール外経路EXR_2の基端は前段のメモリブロックBLK1に含まれる一つのSRAMモジュールMDL10の出力端子RS0に結合され、SRAMモジュールMDL10はメモリブロックBLK1の中で最も大きな記憶容量を持つ。レジュームスタンバイ信号RS_mを伝達するモジュール外経路EXR_mの基端は図示を省略する前段のメモリブロックの中で最も大きな記憶容量を持つ一つのSRAMモジュールの出力端子RS0に結合される。ここで、SRAMモジュールMDLijの入力ノードRSIにレジュームスタンバイ信号が入力されてから出力ノードRSOに出力されるまでの伝播時間は当該SRAMモジュールMDLijの記憶容量に相関し、伝播遅延時間は記憶容量が大きいほど長くなる。要するに、その伝播時間は、レジュームスタンバイ信号によってレジュームスタンバイ状態の解除が指示されてから動作可能な状態になるまでの時間若しくはその時間に相関を持つ時間例えば動作可能な状態になる手前の時間であって突入電流がピークを迎えた後の時間とされ、記憶容量が大きければメモリアレイ並びに周辺回路の規模も大きくなるのでそれらが動作可能な状態まで内部の電源ノードや信号ノードが安定化するまでに多くの時間を必要とするからである。ここで、前述の如く、メモリモジュールの記憶容量が大きければそれに従ってメモリセルアレイにおけるメモリセルの行数や列数が大きくなる。例えばレジュームスタンバイ信号の伝播方向がメモリセルの行方向に沿う場合を想定すると、同じ記憶容量であっても行方向のメモリセルの数が少ないほど即ち列方向のメモリセルの数が多いほど配線経路長は短くなるから、短いほどMOSトランジスタのゲート容量による寄生容量遅延成分やインバータなどの論理ゲートによる動作遅延を多く得られるようにして、遅延時間を獲得することが必要になる。また、レジュームスタンバイ信号の伝播方向がメモリセルの列方向に沿う場合を想定すると、同じ記憶容量であっても列方向のメモリセルの数が少ないほど即ち行方向のメモリセルの数が多いほど配線経路長は短くなるから、短いほどMOSトランジスタのゲート容量による寄生容量遅延成分やインバータなどの論理ゲートによる動作遅延を多く得られるようにして、遅延時間を獲得することが必要になる。入力ノードRSIから出力ノードRSOに至るレジュームスタンバイ信号のモジュール内経路INRijにおいて、その伝播時間を決める遅延要素として、図2の例に示されるように、モジュール内経路INRijを構成する配線LPの配線抵抗、前記配線LPに寄生する寄生容量、及び前記配線LPに介在された駆動回路DRVの動作遅延を用いる。配線LPの遅延成分及び駆動回路DRVの駆動特性によってモジュール内経路INRijの伝播時間を見積ることができる。なお、入力ノードRSIから出力ノードRSOに至るレジュームスタンバイ信号のモジュール内経路の寄生容量などに関する更に具体的な構成については別の実施の形態で詳述する。なお、モジュール内経路とは、メモリモジュールごとに設けられるもので、後述する図6に示すように、例えば、メモリモジュール内のメモリセルアレイ部やワード線ドライバ部やカラム部に沿って設けられるものである。図3に示された別の例では、モジュール内経路INRijの伝播時間を決める遅延要素として、設定されたレジュームスタンバイモードがレジュームスタンバイ信号のネゲート変化によって解除されるまでの動作時間を検出する検出回路CMPによる当該検出動作時間を用いる。例えば、レジュームスタンバイモードが設定されたときメモリアレイの基準ノードARVSSの電圧をグランド電圧VSSから数百ミリボルト程度高いレベルに浮かせてメモリセルの記憶ノードに流れる電流を抑えることによってメモリアレイのリーク電流を小さくする構成がSRAMモジュールに採用されている場合を想定するとき、検出回路CMPは基準ノードARVSSの電圧が参照電位Vrefよりも低いか否かを判別し、入力ノードRSIに供給されるレジュームスタンバイ信号がローレベルにネゲートされてレジュームスタンバイモードが解除されたとき、基準ノードARVSSの電圧が参照電位Vrefよりも低くなった状態をノアゲートNORで検出し、これによって出力ノードRSOから出力されるレジュームスタンバイ信号をローレベルにネゲートするように構成される。図4には図3の回路構成によるレジュームスタンバイの設定と解除の動作タイミングが例示される。時刻t0に入力ノードRSIがハイレベルに変化されることによってSRAMモジュールMDLijにレジュームスタンバイ状態が設定される。時刻t1に入力ノードRSIがローレベルに変化されることによってSRAMモジュールMDLijにレジュームスタンバイ状態の解除が指示され、これによってメモリアレイの基準ノードARVSSにグランド電圧が供給されることによって参照電圧Vrefよりも低くなることにより、出力ノードRSOがローレベルにネゲートされ、後段にレジュームスタンバイ解除の指示が伝播される。図4の時間Tdは、入力ノードRSIからSRAMモジュールMDLijに与えられたレジュームスタンバイ解除の指示が出力ノードRSOから後段に出力されるまでの伝播遅延時間である。図3及び図4により、検出回路CMPの動作によってモジュール内経路INRijの伝播時間を論理的に制御することができる。上述のように、メモリブロックBLK0,BLK1,...単位で複数のSRAMモジュールMDL00~MDL0p,MDL10~MDL1q,...にレジュームスタンバイ信号RS_0,RS_1,...を並列に供給し、その一部のSRAMモジュールMDL01,MDL10,...に伝播するレジュームスタンバイ信号を後段EXR_1,EXR2,...に伝達するから、SRAMモジュール単位でレジュームスタンバイ信号を直列的に伝播させる構成に比べて、モジュール外経路EXR_1,EXR_2,...の短縮、経路EXR_1,EXR_2,...の占有面積低減、及び伝播時間の短縮を実現することができる。SRAMモジュールが低消費電力状態を抜け出して動作可能な状態に遷移するとき当該SRAMモジュールに流れる電流はその記憶容量が大きいほど大きくなるという相関がある。記憶容量が大きいほどSRAMモジュール全体の回路規模が大きくなるからである。したがって、前記レジュームスタンバイ信号を後段のモジュール外経路に伝達する前記一部のSRAMモジュールはそのメモリブロック内における記憶容量最小のメモリブロックではないから、後段のSRAMモジュールで低消費電力状態が解除されるとき、未だ前段で多くのSRAMモジュールが低消費電力状態の解除動作中であることが防止され、大きな突入電流の発生を阻止することができる。特に、前記一部のSRAMモジュールは、これが属するメモリブロックにおいて記憶容量が最も大きなSRAMモジュールとすることにより、後段のメモリブロックにおけるSRAMモジュールのレジュームスタンバイ状態の解除が指示されたとき、前段のメモリブロックにおけるSRAMモジュールのほとんどは既にレジュームスタンバイ状態が解除されているという状態を達成することができ、メモリブロック間において突入電流ピークが重なる事態を確実に阻止することができる。例えば図5に例示されるように、時刻t0でレジュームスタンバイ信号RS_0がネゲートされると、メモリブロックBLK0内で最も記憶容量の大きなSRAMモジュールMDL01のノードARVSSの電圧低下などによる突入電流のピークを時刻t1で生じ、その後の時刻t2でレジュームスタンバイ信号RS_1がネゲートされると、メモリブロックBLK1内で最も記憶容量の大きなSRAMモジュールMDL10のノードARVSSの電圧低下などによる突入電流のピークを時刻t3で生ずる。メモリブロックBLK0で生ずる突入電流のピークは時刻t1が最終であり、それ以降レジュームスタンバイ信号RS_1がネゲートされるので、メモリブロックBLK0で生ずる突入電流ピークと、隣のメモリブロックBLK1で生ずる突入電流ピークは重ならない。同様に、メモリブロックBLK1で生ずる突入電流のピークは時刻t3が最終であり、それ以降レジュームスタンバイ信号RS_2がネゲートされるので、メモリブロックBLK1で生ずる突入電流ピークと、隣のメモリブロックBLK2で生ずる突入電流ピークは重ならない。後段にレジュームスタンバイ信号を供給する一部のSRAMモジュールとしてどのSRAMモジュールを選択すべきかはその記憶容量若しくはその相関データを指標として決めることが可能になり、前記レジュームスタンバイ信号の伝達経路モジュール外経路を決めるための配置配線やメモリブロックに含めるSRAMモジュールの選定という点で、その設計容易化に資することができる。要するに、どのSRAMモジュールからレジュームスタンバイ信号を後段のメモリブロックに供給するか、これに応じてモジュール外経路の配置をどうするか、などについて、配置配線ツールを用いた自動設計の適用が可能になる。また、別の見方をすれば、例えば図1において、第1のメモリモジュールMDL01、第2のメモリモジュールMDL00、第3のメモリモジュールMDL10と見る。通常モードとスタンバイモードとを制御する制御信号が第1の制御信号線であるEXR0に第1のメモリモジュールMDL01と第2のメモリモジュールMDL00とが接続されている。制御信号が第1のメモリモジュールMDL01と第2のメモリモジュールMDL00に並行に与えられる。第3のメモリモジュールMDL10は、第2のメモリモジュールMDL00のメモリセル数より多い第1のメモリモジュールMDL01および第2の制御信号線であるEXR1を介して、制御信号が伝達される。第3のメモリモジュールMDL10は、第2のメモリモジュールMDL00を介して、制御信号が伝達されるものより、第1のメモリモジュールMDL01を介して、制御信号が伝達されることで、突入電流のピークをずらすことができる。これは、第1のメモリモジュールのメモリセル数が第2のメモリモジュールのメモリセル数より多いことで、第1のメモリモジュールを介する制御信号の遅延が、第2のメモリモジュールを介する制御信号の遅延より、大きくできるためである。また、第2の制御信号線であるEXR1に他のメモリモジュール、例えば、第4のメモリモジュールMDL11も接続されても良い。《実施の形態2》図6にはワード線に交差する方向にモジュール内経路INRijを延在させたSRAMモジュールの具体例が示される。同図に示されるSRAMモジュールMDLijは、代表的に示されたメモリアレイ部10、メモリセルグランドスイッチ部20、ワードドライバ部30、カラム部40、及び制御部50を有する。メモリアレイ部10にはスタティック型のメモリセル100がマトリクス配置される。メモリセル100はpチャンネルからMOSトランジスタ103,105とnチャンネル型MOSトランジスタ104,106によって構成されたCMOSスタティックラッチを有し、その記憶ノードがnチャンネル型の選択MOSトランジスタ101,102を介して対応する相補ビット線BT[0]、BB[0]、...、BT[n]、BB[n]に接続される。選択MOSトランジスタ101,102のゲート電極は対応するワード線WL[0]、...、WL[m]に接続される。スタティックラッチを構成するMOSトランジスタ103,105のソース電極は電源端子VDDに結合され、MOSトランジスタ104,106のソース電極は基準ノードARVSSに結合される。基準ノードARVSSは、特に制限されないが、メモリセル列毎に個別化されている。メモリセルグランドスイッチ部20は、メモリセル列毎にメモリセルグランドスイッチ回路200を有する。メモリセルグランドスイッチ回路200は、対応する基準ノードARVSSを選択的にグランド電圧VSSに接続するnチャンネル型のスイッチMOSトランジスタ201と、このスイッチMOSトランジスタ201に並列配置されたダイオード接続形態自らのゲート電極にドレイン電極が結合されるのnチャンネル型のダイオードMOSトランジスタ202とを有する。スイッチMOSトランジスタ201は制御信号LCRSNによってスイッチ制御される。スイッチMOSトランジスタ201のオン状態において基準ノードARVSSはグランド電圧VSSにされ、スイッチMOSトランジスタ201のオフ状態において基準ノードARVSSはグランド電圧VSSに対してMOSトランジスタ202の閾値電圧分だけ高いレベルにされる。これはレジュームスタンバイ状態においてメモリセル100の記憶情報を保持するために記憶ノードに流れる電流リーク電流を少なくするためである。ワードドライバ部30はワード線WL[0]、...、WL[m]毎にロウデコーダ300及びワードドライバ301を有する。ロウデコーダ300はそのデコード論理に従ってロウアドレス信号をデコードしてワード線選択信号を生成する。ワードドライバ301はワード線選択信号を入力して対応するワード線WL[0]、...、WL[m]を駆動するためにpチャンネル型MOSトランジスタ302及びnチャンネル型MOSトランジスタ303からなるCMOSドライバを有し、更に、レジュームスタンバイ状態において対応するワード線WL[0]、...、WL[m]をメモリセルの非選択レベルであるグランド電圧VSSに固定するためのnチャンネル型プルダウンMOSトランジスタ304と、同じくレジュームスタンバイ状態においてCMOSドライバのMOSトランジスタ302への電源電圧VDDの供給を停止するpチャンネル型のパワースイッチMOSトランジスタ307を有する。MOSトランジスタ304,307は制御信号LCRSによってスイッチ制御される。尚、ワードドライバ回路30におけるロウデコーダ300などのその他の回路には、代表的に示されたnチャンネル型のパワースイッチMOSトランジスタ312,311を介してグランド電圧VSSが供給される。パワースイッチMOSトランジスタ311,312は制御信号LCRSNによってスイッチ制御される。カラム部40は、相補ビット線BT[0],BB[0]、...、BT[n],BB[n]毎に配置されたカラムスイッチ回路400及び図示を省略するカラムデコーダなどを有する。カラムデコーダはカラムアドレス信号をデコードして相補ビット線選択信号を生成し、相補ビット線選択信号を対応するカラムスイッチ回路400に供給する。カラム部40の詳細は別の実施の形態で説明する。制御回路50は、特に図示はしないが、リードライト信号や出力イネーブル信号などのアクセス制御信号を入力してメモリ動作のタイミング信号を生成するタイミング制御回路、及びアドレス信号ロウアドレス信号、カラムアドレス信号のアドレスバッファなどを備え、それらの回路に対して代表的に示されたnチャンネル型のパワースイッチMOSトランジスタ501,502を介してグランド電圧VSSが供給される。パワースイッチMOSトランジスタ501,502は制御信号LCRSNによってスイッチ制御される。制御回路50は入力ノードRSIからレジュームスタンバイ信号RS_iを入力し、これをインバータ504で反転して前記制御信号LCRSNを生成し、更に、これをインバータ503で反転して前記制御信号LCRSを生成する。制御信号LCRSが伝達される信号配線はワード線WL[0]、...、WL[m]に交差する方向、即ち相補ビット線が延びる方向に、延在され、その先端部には直列に2段のインバータ305,306が接続され、インバータ305の出力が出力ノードRSOに接続される。出力ノードRSOに後段のSRAMモジュールが接続されている場合には、出力ノードRSOからレジュームスタンバイ信号RS_jが出力される。図6の例では、レジュームスタンバイ信号RS_iが伝達されるモジュール内経路INRijは図示の如くワード線に交差する方向に多くの部分が延在され、その配線抵抗、インバータ503~506の反転動作遅延、及びMOSトランジスタ304、307のゲート寄生容量などによって、入力されたレジュームスタンバイ信号RS_iの変化がレジュームスタンバイ信号RS_jの変化に反映されるまでの遅延時間が決定されている。これによれば、多数のMOSトランジスタ304,307のゲート寄生容量をモジュール内経路INRijの遅延成分に活用することができる。したがって、所要の遅延時間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路INRijの配線長をむやみに長くしたりすることを要しない。仮に、ゲート遅延時間を増やすために多数のゲートを配置すれば、そのゲート動作によって無視し得ないリーク電流を生じ、無駄なリーク電流を増やすことにもなりかねない。レジュームスタンバイ状態においてノードARVSSの電位を浮かしてメモリセルのリーク電流を減らす意義が失われてしまう。なお、図6において、LCRSを制御信号として説明したが、周辺回路の電源を制御するトランジスタである307に接続された制御信号が伝達される配線と見ても良い。この場合、この配線が第1の制御信号線であるEXR0と第2の制御信号線であるEXR1の間に設けられていると見ることもできる。また、図2のようなインバータ構成を含めて、配線部と見ても良い。ここで、LCRS配線配線部は、メモリセルアレイ部のビット線が伸びる方向に沿って設けられている。このため、メモリアレイの行数が増えると、配線配線部の長さも伸びることになる。また、図6において、LCRSNを制御信号として説明したが、メモリセルグランドスイッチ回路トランジスを含み、メモリセルにかかる電源電圧が制御される回路に接続される制御信号が伝達される配線と見ても良い。この場合、この配線が第1の制御信号線であるEXR0と第2の制御信号線であるEXR1の間に設けられていると見ることもできる。また、図2のようなインバータ構成を含めて、配線部と見ても良い。ここで、LCRSN配線配線部は、メモリセルアレイ部のワード線が伸びる方向に沿って設けられている。このため、メモリアレイの列数が増えると、配線配線部の長さも伸びることになる。《実施の形態3》図7にはビット線に交差する方向にモジュール内経路INRijを延在させたSRAMモジュールの具体例が示される。図7では、メモリセルグランドスイッチ部20に配置されたMOSトランジスタ201の配列に沿ったワード線WL[0]~WL[m]の延在方向、即ちビット線BT[0],BB[0]~BT[n],BB[n]に交差する方向に伝播された制御信号LCRSNを、インバータ206,206,401の直列回路を介して出力ノードRSOに導く構成を採用した点が図6と相違される。レジュームスタンバイ信号RS_iが伝達されるモジュール内経路INRijは図示の如くビット線に交差する方向に多くの部分が延在され、その配線抵抗、インバータ503,205,206,401の反転動作遅延、及びMOSトランジスタ201のゲート寄生容量などによって、入力されたレジュームスタンバイ信号RS_iの変化がレジュームスタンバイ信号RS_jの変化に反映されるまでの遅延時間が決定されている。これにより、多数のMOSトランジスタ201のゲート寄生容量をモジュール内経路INRijの遅延成分に活用することができる。したがって、図6の場合と同様に、所要の遅延間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路INRijの配線長をむやみに長くしたりすることを要しない。なお、図7において、LCRSを制御信号として説明したが、周辺回路の電源を制御するトランジスタである307に接続された制御信号が伝達される配線と見ても良い。この場合、この配線が第1の制御信号線であるEXR0と第2の制御信号線であるEXR1の間に設けられていると見ることもできる。また、図2のようなインバータ構成を含めて、配線部と見ても良い。また、図7において、LCRSNを制御信号として説明したが、メモリセルグランドスイッチ回路トランジスを含み、メモリセルにかかる電源電圧が制御される回路に接続される制御信号が伝達される配線と見ても良い。この場合、この配線が第1の制御信号線であるEXR0と第2の制御信号線であるEXR1の間に設けられていると見ることもできる。また、図2のようなインバータ構成を含めて、配線部と見ても良い。ここで、LCRSN配線配線部は、メモリセルアレイ部のワード線が伸びる方向に沿って設けられている。このため、メモリアレイの列数が増えると、配線配線部の長さも伸びることになる。例えば図1において、第1のメモリモジュールMDL01と第2のメモリモジュールMDL00について検討する。図1から明らかなように、メモリアレイの列数が第1のメモリモジュールMDL01の方が、第2のメモリモジュールMDL00より多い。図1において、第3のメモリモジュールMDL10は、第1のメモリモジュールMDL01および第2の制御信号線であるEXR1を介して、制御信号が伝達されている。このため、第3のメモリモジュールMDL10は、第2のメモリモジュールMDL00を介して、制御信号が伝達されるものより、第1のメモリモジュールMDL01を介して、制御信号が伝達されることで、突入電流のピークをずらすことができる。以下の実施の形態においても、同様なことが言える。《実施の形態4》図8にはカラム回路の配列方向にモジュール内経路INRijを延在させたSRAMモジュールの具体例が示される。図8では、カラム部40におけるカラムスイッチ回路400の配列方向に伝播された制御信号LCRSNを、インバータ402~403の直列回路を介して出力ノードRSOに導く構成を採用した点が図6と相違される。図9にはカラム部40の具体例が示される。相補ビット線BT[0],BB[0]~BT[n],BB[n]は対応するカラムスイッチ回路400を介して相補コモンデータ線CT,CBに接続される。カラムスイッチ回路400は対応するカラム選択信号Y[0],...,Y[n]を入力し、入力したカラム選択信号Y[i]の値が選択レベルであればCMOSトランスファゲートTGT,TGBをオン動作させて対応する相補ビット線BT[i],BB[i]を相補コモンデータ線CT,CBに導通させる。相補コモンデータ線CT,CBにはライトアンプ411とセンスアンプ410が接続される。ライトアンプ411は入力回路413に供給された書き込みデータの論理値に従って相補コモンデータ線CT,CBを相補レベルに駆動し、カラムスイッチ回路400で選択された相補ビット線BT[i],BB[i]を相補レベルに駆動する。センスアンプ410は相補ビット線BT[i],BB[i]に読み出された読み出し信号をカラムスイッチ回路400回路を経由してセンスし且つ増幅して出力回路412に与える。出力回路412はセンスアンプ410から入力される信号レベルに応じた論理値の読み出しデータをDOUTに出力する。センスアンプ410はnチャンネル型のパワースイッチMOSトランジスタ414を介してグランド電圧VSSに接続される。SAEは制御部50から与えられるセンスアンプ活性化制御信号であり、クロックドインバータ416とインバータ417の直列回路を介してパワースイッチMOSトランジスタ414のゲート電極に接続される。クロックドインバータ416の出力信号経路SAENにはpチャンネル型のプルアップMOSトランジスタ415が配置され、制御信号LCRSNによってスイッチ制御される。カラム部40において制御信号はグランド電圧VSSに接続するnチャンネル型のパワースイッチMOSトランジスタ420,421のゲート電極に供給され、クロックドインバータ416やその他の回路素子422の動作を選択的に停止させるようになっている。レジュームスタンバイ状態において制御信号LCRSNはハイレベルにされると、クロックドインバータ416が高出力インピーダンス状態にされ、プルアップMOSトランジスタ415がオン状態になって、センスアンプ410のパワースイッチMOSトランジスタ414が安定的にオフ状態を維持する。レジュームスタンバイ信号RS_iが伝達されるモジュール内経路INRijは図示の如くカラムスイッチ回路400の配列に沿って多くの部分が延在され、その配線抵抗、インバータ504,402~404の反転動作遅延、及びMOSトランジスタ420,421,414のゲート寄生容量などによって、入力されたレジュームスタンバイ信号RS_iの変化がレジュームスタンバイ信号RS_jの変化に反映されるまでの遅延時間が決定されている。これにより、多数のMOSトランジスタ420,421,414のゲート寄生容量をモジュール内経路INRijの遅延成分に活用することができる。したがって、図6の場合と同様に、所要の遅延間を確保するためにインバータを多数設けてゲート遅延時間を増やしたり、モジュール内経路INRijの配線長をむやみに長くしたりすることを要しない。≪実施の形態5≫図10にはインバータによる反転動作遅延を多用して制御部50にモジュール内経路INRijを形成した具体例が示される。図10では制御部50の内部で制御信号LCRSNを多段で直列されたインバータ504,510~512などを介して出力ノードRSOに導く構成を採用した点が図6と相違される。レジュールスタンバイ信号RS_iが伝達されるモジュール内経路INRijは図示の如く制御部50の内部に形成され、主としてインバータ504,510~512の反転動作遅延によって、入力されたレジュームスタンバイ信号RS_iの変化がレジュームスタンバイ信号RS_jの変化に反映されるまでの遅延時間が決定されている。これによれば、多段で直列されたインバータ504,510~512が必要になり、MOSトランジスタのゲート寄生容量などを活用することはできず、それによるチップ占有面積は大きくなるが、モジュール内経路INRijの引き回しを短くすることができる。図10に示されたモジュール内経路INRijの構成を採用する場合、モジュール外経路EXR_1,EXR_2は図1とは異なり図11のようにされる。図10で説明したようにインバータの反転動作遅延によって必要な伝播遅延時間を確保する場合、レジュームスタンバイ信号を伝播させるモジュール内経路INRijは制御部50に形成することに限定されず、図12に例示されるようにそれ以外の箇所、例えばカラム部40でカラムスイッチ回路400の配列に沿って多数のインバータ430~437を配置してモジュール内経路INRijを構成することも可能である。図13にはモジュール内経路INRijを成す配線パターンの配置について例示される。モジュール内経路INRijとは如何なる意味においてもモジュールの中を通らなければならないというものではなく、一部においてSRAMモジュールの近傍でその外側を通ってもよい。例えば、図13に例示されるように、SRAMモジュールMDLijの近傍に論理回路モジュールLGCmが配置されている場合を想定する。図13においてGTはゲート配線、DFは拡散領域である。SRAMモジュールMDLij及び論理回路モジュールLGCijはトランジスタ密度が高く、SRAMモジュールMDLijと論理回路モジュールLGCijとの境界は、トランジスタ密度が低くされる。AMGはそのような境界領域を意味する。SRAMモジュールMDLijのモジュール内経路INRijを構成する配線は、アルミニウムなどの金属配線で形成され、前述のようにワード線が延びる方向に、又はビット線が延びる方向に形成される場合には、当該SRAMモジュールMDLijの領域内で配線LP1として形成されればよい。一方、図10や図12で説明したようにおもにゲート遅延を利用する場合にはその配線を形成する位置に対して自由度がより高くなり、境界領域AMGの配線LP2や論理回路モジュールLGCijの上の配線LP3を利用することも可能になる。特に、そのようなゲート遅延を得るためのインバータなどの素子として論理回路モジュールLGCij内の素子を流用するときは、モジュール内経路INRijの配線として前記配線LP2,LP3を部分的に採用することになる。図14にはレジュームスタンバイ信号を伝播するメモリブロックの直列系列を2系統にしたメモリグループの例が示される。すなわち、モジュール外経路EXR_0が分岐され、一方においてメモリブロックBLK0,BLK2,BLKmの系列に接続され、他方においてメモリブロックBLK1,BLK3,BLKnの系列に接続される。スタンバイ状態が解除されるときに発生するピーク電流を細かく分散させるために必要であれば、レジュームスタンバイ信号の伝播経路を更に途中で分岐させることも可能である。さらに、メモリブロックの系列の途中に記憶容量の大きなメモリモジュールを単独で配置することも可能である。≪実施の形態6≫図15には半導体装置の一例であるマイクロコンピュータ1が示される。同図に示されるマイクロコンピュータ1は、例えば単結晶シリコンのような1個の半導体基板に公知のCMOS集積回路製造技術によって形成される。マイクロコンピュータ1は、命令を実行する中央処理装置CPU2を備え、CPU2にはCPU2のワーク領域やプログラム領域として利用されるメモリグループGRP0、GRP1が接続される。メモリグループGRP0、GRP1に含まれるSRAMモジュールはCPU2のアドレス空間にマッピングされる。更にCPU2にはCPU2の周辺回路若しくはアクセラレータなどの論理回路モジュールによって構成された論理回路ブロックIPMDL3,4が接続される。論理回路ブロック3,4は例えば画像処理系のデータ処理モジュール、通信処理系のデータ処理モジュール、或いは音声処理系のデータ処理モジュールなどとされる。論理回路ブロック3,4には、特に制限されないが、夫々のローカルアドレス空間にワーク領域などに用いられるメモリグループGRP2,GRP3が接続される。メモリグループGRP2,GRP3に含まれるSRAMモジュールは夫々の論理回路ブロック3,4のアドレス空間に配置されていることは言うまでもないが、特定の動作モードにおいてCPU2が直接アクセス可能であってもよい。CPU2、IPMDL3,4は内部バス6を介して外部インタフェース回路I/O5に接続される。メモリグループGRP0~GRP3は図1などに基づいて説明したように、それぞれSRAMモジュールを有するメモリブロックを備えて構成される。メモリグループGRP0~GRP3はCPU2及び論理回路ブロックIPMDL3,4とは完全に分離独立しているように図示されているが、これは作図上の問題であり、実際には、メモリグループGRP0~GRP3に含まれるSRAMモジュールはCPU2及び論理回路ブロックIPMDL3,4と密接な配置でレジスタ、FIFOバッファ、及びワークメモリなどを構成している。CPU2はメモリグループGRP0に対するレジュームスタンバイ信号RS0を出力すると共に、メモリグループGRP1に対する電源遮断信号SLP0を出力する。メモリグループGRP1に対して電源遮断信号SLP0はレジュームスタンバイ信号に置き換えて利用される信号であり、その場合に夫々のSRAMモジュールは電源遮断信号SLP0によって電源遮断モードが指示されたとき全ての回路の電源を遮断する構成になっていればよく、当該モードにおいてメモリアレイのスタティックメモリセルの記憶情報を保持できる構成を必要としない。論理回路ブロック3はメモリグループGRP2に対するレジュームスタンバイ信号RS1を出力し、論理回路ブロック4はメモリグループGRP3に対する電源遮断信号SLP1を出力する。メモリグループGRP3に対して電源遮断信号SLP0はレジュームスタンバイ信号に置き換えて利用される信号であり、その場合に夫々のSRAMモジュールは電源遮断信号SLP1によって電源遮断モードが指示されたとき全ての回路の電源を遮断する構成になっていればよく、当該モードにおいてメモリアレイのスタティックメモリセルの記憶情報を保持できる構成を必要としないことは上述と同様である。論理回路ブロック3はCPU2から出力されるスタンバイ信号STB1がハイレベルに活性化されることによりレジュームスタンバイ信号RS1をハイレベルに活性化する。同様に、論理回路ブロック4はCPU2から出力されるスタンバイ信号STB2が例えばハイレベルに活性化されることにより電源遮断信号SLP1をハイレベルに活性化する。CPU2は例えばマイクロコンピュータ1の外部から供給されるスタンバイモード信号STが活性化されると、それに応答して割込み処理に分岐してスタンバイ命令を実行し、レジュームスタンバイ信号RS0,RS1及び電源遮断信号SLP0、SLP1を活性化して、マイクロコンピュータ1を全体的に低消費電力状態とする。また、CPU2はそれが実行するプログラムにしたがって特定のスタンバイ命令を実行したとき、メモリグループGRP0~GRP3の内で当該命令のオペランドで指定されたメモリグループをレジュームスタンバイ状態又は電源遮断状態に制御することができる。或いは、論理回路ブロック3,4はCPU2からのコマンドに応答してデータ処理を行うときメモリグループGRP2GRP3のレジュームスタンバイ状態電源遮断状態を解除し、指示されたデータ処理を完了したときメモリグループGRP2GRP3のレジュームスタンバイ状態電源遮断状態を設定する制御を行うようにしてもよい。図16には図15のマイクロコンピュータの動作タイミングが例示される。CPU2、論理回路ブロック3,4からのレジュームスタンバイや電源遮断の指示状態に応じて、マイクロコンピュータ1の低消費電力状態をきめ細かく制御することができる。マイクロコンピュータ1の配置配線設計において、SRAMモジュールをどのメモリブロックに含め、また、メモリブロックをどのメモリグループに含めるか、そして各メモリブロック内のメモリモジュール接続経路、さらにはメモリブロック間の接続経路について決定される。その手順は、概略的に以下のようにされる。1複数のSRAMモジュールで構成されたメモリグループを、総メモリ容量がある一定値以下になるように、物理的に配置が近い複数のSRAMモジュールでグルーピングして、メモリグループを決定する。2各々のメモリグループの中から、メモリ容量の大きいメモリモジュールを選択する。3各々のメモリグループの中で選択されたメモリモジュールの入力ノードRSIと出力ノードRSOを順次直列的にチェーン接続する。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。上記実施の形態では、前段から入力したモジュールスタンバイ信号をモジュール内経路を介して後段に伝達するSRAMモジュールとしてどれを用いるかについて、その記憶容量などに基づくことを種々の態様を例示して説明したがそれに限定されるものではない。ここで、その態様を整理して例示すれば以下の通りである。第1の態様は、メモリモジュール例えばSRAMモジュールの最小記憶容量に着目する観点である。即ち、モジュール内経路から後段のモジュール外経路に制御信号としてのモジュールスタンバイ信号を出力する一部のメモリモジュールは、これと同じメモリブロック内において最小の記憶容量を持つメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。第2の態様はモジュール内経路とメモリセル数の関係に着目する観点である。即ち、モジュール内経路から後段のモジュール外経路に制御信号としてのモジュールスタンバイ信号を出力する一部のメモリモジュールは、前記モジュール内経路に沿って配置されたメモリセルの数がそれよりも少ない別のメモリモジュールと一緒に同じメモリブロックに属するものとする。見かけ上の記憶容量だけで決定しないほうがよい場合を想定したものであり、例えばワード線の延在方向に沿って配置されたメモリセルの数がビット線の延在方向に沿って配置されたメモリセルの数に比べて格段に多い場合メモリセルアレイの極端な長方形状などには、同じ記憶容量であってもそのワード線方向に沿ってモジュール内経路を配置した方が制御信号としてのモジュールスタンバイ信号によるワード線方向への低消費電力モードの遅い解除速度に応じたモジュールスタンバイ信号の後段への伝達を実現することができる。第3の態様は、メモリブロック内で任意の2個の第1メモリモジュールと第2メモリモジュールの記憶容量の関係に着目する観点である。即ち、メモリブロック内の全てのメモリモジュールの記憶容量を把握しなくても、任意の2個のメモリモジュールに着目し、その内で記憶容量の大きい方のメモリモジュールをモジュール内経路からモジュール外経路へモジュールスタンバイ信号を出力させるメモリモジュールとすればよい。第4の態様は、メモリブロック内で任意の2個の第1メモリモジュール及び第2メモリモジュールのモジュール内経路とメモリセル数の関係に着目する観点である。即ち、第2及び第3の観点を複合した観点である。要するに、メモリブロック内の全てのメモリモジュールの記憶容量を把握しなくても、任意の2個のメモリモジュールに着目し、その内で、モジュール内経路から後段のモジュール外経路にモジュールスタンバイ信号を出力するメモリモジュールは、これと同じメモリブロック内において前記モジュール内経路に沿って配置されたメモリセルの数が多いメモリモジュールとする。また、メモリモジュールはSRAMモジュールに限定されない。DRAMモジュール、又はフラッシュメモリモジュールなどであってもよい。メモリブロックに含まれるメモリモジュールはSRAMモジュールとフラッシュメモリモジュールのように記憶形式が異なるものであってもよい。上記の説明では出力ノードから後段に低消費電力制御信号を出力するメモリモジュールはそれを含むメモリブロックの中で最も大きなメモリブロックとしたが本発明はそれに限定されない。例えば、メモリブロック間で電流ピーク値が一定程度重なっても問題にならない場合や、大きなメモリモジュールを使うことによる遅延が問題になる場合等では、メモリブロックの中でメモリ容量が最も大きいメモリモジュールではなく、それより小さいもの、メモリブロック内の記憶容量の平均値程度のメモリモジュールを選んでもよい。少なくとも、最も小さな記憶容量のメモリモジュール以外のメモリモジュールを選べばよい。選択の指標としてメモリモジュールの記憶容量を指標とするには、記憶容量が大きいほど、低消費電力状態の解除に際してメモリアレイに流れる電流が大きく、それに応じて突入電流ピークも大きくなる傾向にあるからである。モジュール内経路INRijにおける低消費電力モード制御信号の伝播遅延時間はその記憶容量が大きいほど長くなる傾向に設定される。突入電流ピークが大きいほど、ピークから離れるほうが、突入電流ピークが重畳する状態を阻止し易いからである。前述の如く、メモリアレイの規模がワード線方向に沿ったサイズが大きければモジュール内経路INRijをワード線方向に延在させることが得策となり、メモリアレイの規模がビット線方向に沿ったサイズが大きければモジュール内経路INRijをビット線方向に延在させることが得策となる。モジュール内経路INRijにおける低消費電力モード制御信号の伝播遅延時間はその記憶容量が大きいほど長くなる傾向に設定されているという前提だけでなく、相互に動作速度の異なるメモリモジュールを想定することが必要な場合には、記憶容量ではなく、モジュール内経路INRijの伝播遅延時間を直接把握して、低消費電力モード信号の直列的な伝達経路を決定するようにしてもよい。メモリモジュールの記憶容量の大きさは、メモリセルの全数、メモリセルアレイを構成するメモリセル1行あたりメモリセルの数、メモリセルアレイを構成するメモリセル行の数、メモリセルアレイを構成するメモリセル1列あたりメモリセルの数、メモリセル列の数などの他に、メモリモジュールのチップ占有面積、メモリモジュールの矩形の縦辺や横辺の長さなどによって規定することも可能である。また、上記した夫々の実施の形態については適宜組み合わせて採用することも可能である。本発明の半導体装置はマイクロコンピュータだけでなく、SRAMモジュール等のメモリモジュールを備えた種々のデータ処理デバイス、メモリデバイスなどの半導体装置に広く適用することができる。"