CMOS構造体を製造する方法であって、半導体基板の上の、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離された、第1の極性の第1のトランジスタを形成するステップと、前記第1のトランジスタの上に配置された、第1の応力を有する第1の応力層と、前記第2のトランジスタの上に配置された、前記第1の応力とは異なる第2の応力を有する第2の応力層とを形成するステップであって、前記第1の応力層及び前記第2の応力層は、当接し重ならない、ステップと、前記第1の応力層及び前記第2の応力層の少なくとも一方をエッチングし、該第1の応力層及び該第2の応力層が、当接し重ならないようにする、ステップとを含む方法。前記第1の応力層及び前記第2の応力層をエッチングする前記ステップは、前記第1の応力層及び前記第2の応力層をマスキングしないで行われる、請求項1に記載の方法。CMOS構造体を製造する方法であって、半導体基板の上の、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離された、第1の極性の第1のトランジスタを形成するステップと、前記第1のトランジスタの上に配置された、第1の応力を有する第1の応力層と、前記第2のトランジスタの上に配置された、前記第1の応力とは異なる第2の応力を有する第2の応力層とを形成するステップであって、前記第1の応力層及び前記第2の応力層は、当接し重なる、ステップと、前記当接し重なる前記第1の応力層及び第2の応力層上に、ブロック層を形成する、ステップと、前記第1の応力層及び前記第2の応力層の少なくとも一方をさらにマスキングし、当接し重なる該第1の応力層及び該第2の応力層の少なくとも一部を露出されたままにする、ステップと、前記ブロック層及び、前記第1の応力層若しくは前記第2の応力層のうちの少なくとも1つをエッチングし、前記第1の応力層と前記第2の応力層が当接するが重ならないようにする、前記エッチングするステップを含む方法。前記さらにマスキングする前記ステップは、前記第1の応力層及び前記第2の応力層の一方だけをマスキングする、請求項3に記載の方法。前記さらにマスキングする前記ステップは、前記第1の応力層及び前記第2の応力層の両方をマスキングする、請求項3に記載の方法。前記第1の応力層及び前記第2の応力層の少なくとも一方をさらにマスキングする前に、該第1の応力層及び該第2の応力層の上にブロック層を形成するステップをさらに含む、請求項3に記載の方法。電荷キャリア移動度を増大させるための手段としての機械的応力の使用は、次世代のCMOSトランジスタにおいても継続する可能性が高いので、機械的応力効果の使用に伴って電荷キャリア移動度を増大させる、付加的なCMOS構造体及びその製造方法は、望ましいものである。本発明は、機械的応力効果をもたらし、電荷キャリア移動度を増大させるために、相補的なトランジスタが、適切な相補的応力層で覆われている、CMOS構造体及びその製造方法を提供する。相補的応力層は、CMOS構造体の中の一対の相補的トランジスタの間に置かれた場所において、当接するが、重ならない。具体的には、相補的応力層は、接触ビアが形成されることが意図されるソース/ドレイン領域の上の場所において、当接するが、上にも下にも重ならない。シリサイド層がソース/ドレイン領域の上に配置されたとき、相補的応力層が、下にも上にも重ならないことにより、シリサイド層への過剰なエッチンング又は相補的応力層への不十分なエッチングを回避しながら、製造プロセスウィンドウが向上され、又はチップ歩留まりが改善される。本発明は、CMOS構造体を製造するエッチング方法も提供する。エッチング方法において、第1のトランジスタと第2のトランジスタとの間に置かれた、第1の応力層、及び、当接し重なる第1の応力層とは異なる第2の応力層のうちの少なくとも一方がエッチングされるので、第1の応力層及び第2の応力層は、当接するが重ならない。本発明によるCMOS構造体は、半導体基板の上に、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離されて配置された、第1の極性の第1のトランジスタを含む。CMOS構造体は、第1のトランジスタの上に配置された、第1の応力を有する第1の応力層と、第2のトランジスタの上に配置された、第1の応力とは異なる第2の応力を有する第2の応力層とを含む。CMOS構造体において、第1の応力層及び第2の応力層は、当接し、重ならない。本発明によるCMOS構造体を製造する特定の方法は、半導体基板の上の、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離された、第1の極性の第1のトランジスタを形成するステップを含む。その特定の方法はまた、第1のトランジスタ上に配置された、第1の応力を有する第1の応力層と、第2のトランジスタの上に配置された、第1の応力とは異なる第2の応力を有する第2の応力層とを形成するステップを含む。この特定の方法において、第1の応力層及び第2の応力層は、当接し、重なる。この特定の方法は、第1の応力層及び第2の応力層の少なくとも一方をエッチングし、第1の応力層及び第2の応力層が、当接し、重ならないようにするステップも含む。CMOS構造体を製造する別の方法は、半導体基板の上に、第1の極性とは異なる第2の極性の第2のトランジスタから横方向に分離された、第1の極性の第1のトランジスタを形成するステップを含む。この他の方法は、第1のトランジスタの上に配置された、第1の応力を有する第1の応力層と、第2のトランジスタの上に配置された、第1の応力とは異なる第2の応力を有する第2の応力層とを形成するステップも含む。この方法において、第1の応力層及び第2の応力層は、当接し、重なる。この方法は、第1のトランジスタ及び第2のトランジスタの少なくとも一方をマスキングし、当接し、重なる第1の応力層及び第2の応力層の少なくとも一部を露出したままにするステップもさらに含む。この方法は、第1の応力層及び第2の応力層の少なくとも一方をエッチングするので、第1の応力層及び第2の応力層が、当接し、重ならないようになる。開示された発明において、当接し、重ならないという句は、その端部において完全に接触する第1の応力層及び第2の応力層の堆積及び位置を説明するように意図される。さらに、第1の応力層又は第2の応力層のいずれの部分も、第1の応力層又は第2の応力層の他方の上にない。本発明の目的、特徴、及び利点は、以下に述べられるような好ましい実施形態の説明の文脈内で理解される。好ましい実施形態の説明は、添付図面の文脈内で理解され、本開示の重要な部分を形成する。当接し、重ならない相補的応力層を含むCMOS構造体及びその製造方法を提供する本発明が、以下の説明の文脈内でさらに詳細に説明される。以下の説明は、上述の図面の文脈内で理解される。図面は、説明目的のものであるように意図されるので、必ずしも縮尺に合わせて描かれてはいない。図1乃至図9は、本発明の実施形態による、CMOS構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。図1は、分離領域12によって分離された活性領域を含む半導体基板10を示す。第1のトランジスタT1が、1つの活性領域の上に配置され、第2のトランジスタT2が、隣接する活性領域の上に配置される。トランジスタT1及びT2は、異なる極性すなわち、導電型であり、よって、各々の活性領域のドーピング型も異なる。トランジスタT1及びT2は、半導体基板10の活性領域の上に配置されたゲート誘電体14を含む。ゲート電極16は、ゲート誘電体14の上に位置合わせされるが、こうした位置合わせは、本発明の要件ではない。2つの部分のスペーサ層18すなわち、ゲート電極16に隣接するL部分又は逆L部分、及び、内部に入れ子状にされたスペーサ形状部分は、ゲート電極16に隣接し、これらは、個々のゲート16を取り囲む単一のコンポーネントである。ソース/ドレイン領域20は、半導体基板の活性領域内に配置され、かつ、ゲート電極16の下に配置されたチャネル領域によって分離される。シリサイド層22が、ソース/ドレイン領域20及びゲート電極16の上に配置される。上記の半導体基板10、層及び構造体の各々は、半導体製造技術分野において通常の材料を含み、半導体製造技術分野において通常の寸法を有することができる。上記の半導体基板10、層及び構造体の各々は、半導体製造技術分野において通常の方法を用いて形成することができる。半導体基板10は、半導体材料を含む。半導体基板10を構成することができる半導体材料の限定されない例は、シリコン、ゲルマニウム、シリコンゲルマニウム合金、炭化シリコン、シリコンゲルマニウム炭化物合金及び化合物半導体材料を含む。化合物半導体材料の限定されない例は、ヒ化ガリウム、ヒ化インジウム、リン化インジウム半導体材料を含む。本実施形態及び本発明は、半導体基板10がバルク半導体基板を含むことができる。代替的に、本実施形態及び本発明は、半導体基板10が半導体オンインシュレータSOI基板を含むことができる。更に別の代替物として、本実施形態及び本発明は、半導体基板がハイブリッド配向基板を含むことができる。半導体オンインシュレータ基板は、ベース半導体基板、その上に配置された埋込み誘電体層及びさらにその上に配置された表面半導体層を含む。ハイブリッド配向基板は、多数の結晶方位を有する半導体基板を含み、CMOS構造体内の各トランジスタについて異なる結晶配向チャネル領域をもたらすことができる。半導体オンインシュレータ基板及びハイブリッド配向基板は、幾つかの積層方法及び層転写方法のいずれかを用いて形成することができる。酸素の注入による分離separationbyimplantationofoxygen、SIMOX法を用いて、上記の基板を形成することもできる。分離領域12は、誘電体分離材料を含む。本実施形態では、分離領域が、浅いトレンチ分離領域と、深いトレンチ分離領域と、より少ない程度に、シリコン分離領域の局所酸化とを含むことができる。分離領域12を構成する誘電体分離材料は、シリコンの酸化物、窒化物、及び/又は酸窒化物を含むことができる。他の元素の酸化物、窒化物及び酸窒化物が、誘電体分離材料として排除されるものではない。誘電体分離材料は、これらに限られるものではないが、熱酸化法又はプラズマ酸化法、或いは熱窒化法又はプラズマ窒化法、化学気相成長法及び物理気相成長法を含む方法を用いて形成することができる。一般に、分離領域12は、約100オングストロームから約50000オングストロームまでの厚さを有するシリコン酸化物誘電体分離材料から少なくとも部分的に形成され、その厚さは、SOI又はバルク半導体基板の使用に大きく依存する。ゲート誘電体14は、一般に、真空で計測された約4から約20までの誘電率を有する従来のゲート誘電体材料を含むことができる。このような一般的な従来のゲート誘電体材料は、これらに限られるものではないが、シリコンの酸化物、窒化物及び酸窒化物を含むことができる。これらは、分離領域12の形成に関して上記に開示されたものと類似した方法又は同一の方法を用いて形成することができる。代替的に、ゲート誘電体14はまた、同じく真空で計測された約20から少なくとも約100までの誘電率を有する、全体的により高い誘電率の誘電体材料を含むこともできる。これらの全体的により高い誘電率の誘電体材料は、これらに限られるものではないが、酸化ハフニウム、ハフニウムシリケート、酸化チタン、酸化ランタン、チタン酸バリウムストロンチウムBST及びチタンジルコン酸鉛PZTを含むことができる。一般に、ゲート誘電体14は、約5オングストロームから約70オングストロームまでの厚さを有する、熱酸化シリコンゲート誘電体材料を含む。ゲート電極16は、ゲート電極導体材料を含む。一般的なゲート電極導体材料は、特定の金属、金属合金、金属窒化物及び金属シリサイド、並びにポリシリコン材料を含む。ゲート電極導体材料は、これらに限られるものではないが、めっき法、化学気相成長法原子層化学気相成長法を含む及び物理気相成長法スパッタリング法を含むを含む方法を用いて形成することができる。一般に、ゲート電極16は、金属、金属シリサイド、又は約500オングストロームから約1500オングストロームまでの厚さを有する、ポリシリコンゲート電極導体材料を含む。上述のように、スペーサ層18は、1ゲート電極16に隣接する、示されるL形状部分又は逆L形状部分、と共に2L形状部分又は逆L形状部分内に入れ子状にされた、スペーサ形状部分を含む、2部品の構造体として意図される。上記の2部品の構造体の各々は、分離領域12を構成する材料と類似した材料、同等の材料、又は同一の材料を含むことができる。L形状構造体又は逆L形状構造体は、一般に、コンフォーマルなconformal層堆積法を用いて堆積される。スペーサ形状部分は、ブランケット層堆積法及び異方性エッチバック法を用いて形成される。ソース/ドレイン領域20は、2段階のイオン注入法を用い形成される。2段階のイオン注入法の第1段階は、半導体基板10内に拡張領域を形成するために、スペーサ18がないゲート16をマスクとして用いるものである。2段階のイオン注入法の第2段階は、半導体基板内にソース/ドレイン領域20の導体領域部分を形成するために、ゲート16及びスペーサ18をマスクとして用いるものである。このように、ソース/ドレイン領域20は、拡張領域部品と、導体領域部品とを含む。ソース/ドレイン領域20内のドーパント濃度は、立方センチメートルあたり約1×1020ドーパント原子から約3×1021ドーパント原子までの範囲に及ぶ。シリサイド層22は、幾つか金属シリサイド形成金属のいずれかを含むことができる。シリサイド形成金属の限定されない例は、チタン、タングステン、ニッケル、コバルト、バナジウム及びモリブデンシリサイド形成金属を含む。シリサイド層22は、一般に、1ブランケット金属シリサイド形成金属層を堆積させ、2シリコンと接触状態にあるシリサイド形成をもたらすため、続いて熱アニールを行い、及び3続いて余分なシリサイド形成金属層を剥離する、自己整合シリサイドすなわち、サリサイド法を用いて形成される。一般に、シリサイド層22の各々は、約50オングストロームから約200オングストロームまでの厚さを有する。図2は、図1のCMOS構造体の上に配置された第1の応力層24を示す。図2は、第1の応力層24の上に配置されたエッチング停止層26も示す。第1の応力層24は、第1のトランジスタT1の性能を補完し、向上させることが意図される第1の応力を有する材料を含む。第1のトランジスタT1がnFETである場合、第1の応力は、第1のトランジスタT1のチャネル内に引張応力をもたらす引張応力であることが好ましい。このような状況において、第1のトランジスタT1内の電荷キャリア移動度が増大される。反対に、第1のトランジスタがpFETである場合、正孔移動度の増大をもたらすチャネル内の圧縮応力を生成するために、上を覆う層の圧縮応力は、望ましいものである。本実施形態において、第1のトランジスタT1は、nFETであることが好ましく、第1の応力層24は、引張応力層を含むことが好ましい。第1の応力層24は、幾つかの応力材料のいずれかを含むことができる。限定されない例は、窒化物及び酸窒化物を含む。窒化物層を形成するための異なる堆積条件を用いて、窒化物層材料内に異なる大きさ及びタイプの応力を発生させ得る限り、窒化物は、特に一般的な応力層材料である。窒化物層の応力に影響を及ぼす特定の堆積条件は、200°Cから600°Cまでの温度域における、高周波プラズマに対する低周波プラズマの比の変動を含む。一般に、第1の応力層24は、約500オングストロームから約1000オングストロームまでの厚さを有する窒化物材料を含むが、本発明は、窒化物材料だけを含む応力層に限定されるものではない。エッチング停止層26は、幾つかのエッチング停止材料のいずれかを含むことができる。エッチング停止材料は、一般に、第1の応力層24とは異なる組成を有する。一般に、第1の応力層24が窒化物材料を含むとき、エッチング停止層26は、酸化物エッチング停止材料を含む。本実施形態において、エッチング停止層26は、一般に、約50オングストロームから約300オングストロームまでの厚さを有する、シリコン酸化物エッチング停止材料を含む。エッチング停止層26は、分離領域12の形成に使用される方法と類似した方法を用いて形成することができる。図3は、エッチング停止層26の上に配置された、第1のトランジスタを覆うブロックマスク28を示す。ブロックマスク28は、幾つかのマスク材料のいずれかを含むことができる。限定されない例は、ハードマスク材料及びフォトレジストマスク材料を含む。フォトレジストマスク材料が、はるかに一般的である。フォトレジストマスク材料の限定されない例は、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料及びハイブリッド型フォトレジスト材料を含む。一般に、ブロックマスク28は、約1000オングストロームから約5000オングストロームまでの厚さを有するフォトレジスト材料を含む。図4は、ブロックマスク28をエッチングマスクとして用いながら、エッチング停止層26及び第1の応力層24をエッチングし、対応するエッチング停止層26’及び第1の応力層24’を形成した結果を示す。上記のエッチングは、一般に、プラズマエッチング液を用いながら行われるが、本実施形態も本発明もそのように限定されるものではない。あまり一般的ではないが、湿式化学エッチャントを用いることもできる。一般に、プラズマエッチャントは、エッチング停止層26及び第1の応力層24からエッチング停止層26’及び第1の応力層24’を形成するとき、エッチング停止層26及び第1の応力層24の各々をエッチングするために、フッ素含有エッチャントガス組成を使用する。図4に示されるように、エッチングはまた、スペーサ18からスペーサ18’も形成する。図5は、初めに、図4のCMOS構造体からブロックマスク28を剥離した結果を示す。ブロックマスク28は、半導体製造技術分野における他の従来の方法及び材料を用いて剥離することができる。湿式化学剥離法及び材料、乾式プラズマ剥離法及び材料及びこれらを集約した剥離法及び材料が含まれる。乾式プラズマ剥離法及び材料が、特に一般的であるが、本発明を限定するものではない。図5は、ブロックマスク28を除去した後、図4の半導体構造体の上に配置された第2の応力層30を示す。第2の応力層30は、第2のトランジスタT2の性能の向上電荷キャリア移動度の向上を促進するように設計された適切な応力を有する。第2の応力層30は、図3に示される第1の応力層24の形成に用いられる材料と類似した材料、同等の材料、又は同一の材料を含み、これと類似した寸法、同等の寸法、又は同一の寸法を有することができる。上記に開示されたように、第1の応力層24は、一般に、特定の堆積条件の制御から生じる応力すなわち、引張応力又は圧縮応力を設計できるシリコン窒化物材料を含む。したがって、第2の応力層30は、窒化物材料も含むが、その堆積条件は、一般に、第1の応力層24とは反対タイプの応力すなわち、引張応力又は圧縮応力を有するように選択される。本実施形態において、第1の応力層24は、約500MPaから約4GPaまでの引張応力を含むことが好ましく第1のトランジスタT1がnFETであるとき、第2の応力層30は、約-500MPaから約-5GPaまでの圧縮応力を含むことが好ましい第2のトランジスタT2がpFETであるとき。図6は、第2の応力層30の上に配置された、第2のトランジスタT2を覆うブロックマスク28’を示す。ブロックマスク28’は、他の方法で、図3に示されるブロックマスク28と類似した材料又は同等の材料を含み、これと類似した寸法又は同等の寸法を有する。図7は、第2の応力層30をパターン形成して第2の応力層30’を形成し、その後、図6のCMOS構造体からブロックマスク28’を剥離した結果を示す。第1の応力層24’を形成するために、第1の応力層24のエッチングに用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いながら、第2の応力層30をエッチングし、第2の応力層30’を形成することができる。第1のブロックマスク28の剥離に用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いて、第2のブロックマスク28’を剥離することができる。図7の概略図に示されるように、第1の応力層24’及び第2の応力層30’は、当接し、重なる。図8は、エッチング停止層26’、第1の応力層24’及び第2の応力層30’をエッチングした結果を示し、結果物としての第1の応力層24及び結果物としての第2の応力層30は、当接し、重なるのではなく、当接するが、重ならない。このエッチングによって、エッチング停止層26も生じる。上記のエッチングは、半導体製造技術分野において通常の方法を用いて行うことができる。限定されない例は、プラズマエッチング法及びスパッタエッチング法である。アルゴン又は窒素スパッタエッチャントを用いるスパッタエッチング法が、望ましい。このようなスパッタエッチャントは、第1の応力層24及び第2の応力層30を形成するとき、第1の応力層24’及び第2の応力層30’の下面より上面からより多くエッチングを行う傾向をもつことが望ましい。本実施形態及び本発明において、第1の応力層24と、該第1の応力層24と重ならない第2の応力層30との当接により、向上した製造可能性がもたらされる。特にソース/ドレイン領域20がその上にシリサイド層22を有するとき、第1の応力層24’及び第2の応力層30’の重なり合った部分が、ソース/ドレイン領域20のコンタクト領域部分の上に配置された環境において、向上した製造可能性は、望ましいものである。図9は、図8のCMOS構造体からエッチング停止層26の残りの部分をエッチングした結果を示す。図9は、エッチング停止層26の残りの部分をエッチングした後、図8のCMOS構造体の上に配置されたキャッピング層32も示す。湿式化学エッチャント又は乾式プラズマエッチャントを用いて、エッチング停止層26の残りの部分をエッチングすることができる。キャッピング層32は、幾つかのキャッピング材料のいずれかを含むことができる。シリコンの酸化物、窒化物及び酸窒化物、並びに他の元素の酸化物、窒化物及び酸窒化物が、含まれる。キャッピング層32は、約50オングストロームから約100オングストロームまでの厚さを有するシリコン窒化物材料を含むことが好ましい。図9は、本発明の第1の実施形態によるCMOS構造体を示す。CMOS構造体は、相補的な、第1のトランジスタT1の上に配置された第1の応力層24と、第2のトランジスタT2の上に配置された第2の応力層30とを含む。相補的な第1の応力層24及び第2の応力層30は、第1のトランジスタT1と第2のトランジスタT2の間に置かれた場所で当接するが、重ならない。相補的な第1の応力層24及び第2の応力層30は、当接するが、重ならないので、図9に示されるCMOS構造体は、製造可能性を向上させる。製造可能性の向上は、第1の応力層24及び第2の応力層30によってもたらされる名目上のレベル表面から与えられるので、シリサイド層22を損傷せずに、コンタクトビアを有効にエッチングし、その上にシリサイド層22を有するソース/ドレイン領域20に達成させることができる。図10乃至図12は、本発明の他の実施形態による、CMOS構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図である。この本発明の他の実施形態は、本発明の第2の実施形態を含む。図10は、第1の実施形態における図7のCMOS構造体から得られるCMOS構造体を示す。しかしながら、図10のCMOS構造体は、図7のCMOS構造体の上に配置されたブロック層34を示す。ブロックマスク36が、ブロック層34の上に配置され、第1のトランジスタT1を覆っている。ブロックマスク36’が、ブロック層34の上に配置され、第2のトランジスタT2を覆っている。ブロック層34は、第1の応力層24及び第2の応力層30が窒化物材料を含む環境において、酸化物材料を含むことが好ましい。ブロック層34は、エッチング停止層26の形成に用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いて形成することができる。一般に、ブロック層34は、約300オングストロームから約500オングストロームまでの厚さを有する。ブロックマスク36及び36’は、ブロックマスク28及び28’について上記に開示された幾つかのブロックマスク材料のいずれかを含むことができる。図11は、図10のCMOS構造体を更に処理した結果を示す。図11は、ブロック層34をエッチングし、第1のトランジスタT1及び第2のトランジスタT2にまたがるブロック層34’を形成した結果を示す。その際、第1の応力層24’及び第2の応力層30’の当接し、重なり合った部分が、露出される。図11は、ブロックマスク36及び36’を剥離した結果も示す。図12は、図11のCMOS構造体を更に処理した結果を示す。図12は、第1の応力層24’及び第2の応力層30’をエッチングし、当接し、重ならない第1の応力層24及び第2の応力層30を形成した結果を示す。エッチングは、第1の実施形態において上記に開示された、窒素又はアルゴンスパッタエッチングを用いることが好ましい。第1の実施形態において上記に開示された理由から、第1の応力層24及び第2の応力層30の重ならない当接により、図12のCMOS構造体製造可能性が向上される。第2の実施形態において、ブロック層34’の使用も、第1のトランジスタT1及び第2のトランジスタT2の上の場所において、第1の応力層24及び第2の応力層30の完全な初めの厚さを保持するのを助ける。このように、第1の応力層24及び第2の応力層30からの完全な応力効果が、それらが形成されるそれぞれの半導体チャネル内に伝達される。図13乃至図15は、図10乃至図12と対応する一連の概略的な断面図を示すが、ブロックマスク36は、第1のトランジスタT1だけの上に配置され、第2のトランジスタT2の上には配置されない。図13乃至図15は、本発明の第3の実施形態を含む。図16乃至図18は、図10乃至図12又は図13乃至図15と対応する一連の概略的な断面図を示すが、ブロックマスク36’は、第2のトランジスタT2だけの上に配置され、第1のトランジスタT1の上には配置されない。図16乃至図18は、本発明の第4の実施形態を含む。図13乃至図15又は図16乃至図18のいずれかの処理は、図10乃至図12の処理から同じように続く。しかしながら、単一のブロックマスク36又は36’だけが存在するため、スパッタエッチングの後、第1の応力層24すなわち、図15及び第2の応力層30すなわち、図18の一方だけが初めの厚さを有する。図10乃至図12に示される本発明の第2の実施形態、図13乃至図15に示される本発明の第3の実施形態、及び図16乃至図18に示される本発明の第4の実施形態の各々において、第2の応力層30’に当接し、重なる第1の応力層24’がエッチングされ、当接するが、重ならない第1の応力層24及び第2の応力層30を形成する。本発明の第1の実施形態によると、第2の実施形態、第3の実施形態及び第4の実施形態は、前記の重ならない当接のために、CMOS構造体の製造可能性が向上される。本発明の好ましい実施形態は、本発明を限定するものではなく、本発明の例証となるものである。本発明に従ったCMOS構造体、さらに添付の特許請求の範囲に従ったCMOS構造体を依然として提供しながら、本発明に従ったCMOS構造体の方法、材料、構造体及び寸法、或いは、その製造方法に対して、改訂及び修正をなすことができる。