"半導体基板上にあるいは半導体基板上に絶縁膜を介して、選択的に半導体層が設けられ、前記半導体層の側面に第1のゲート絶縁膜を介して第1のゲート電極が設けられ、前記第1のゲート電極の側面に第2のゲート絶縁膜を介して第2のゲート電極が設けられ、前記半導体層の上部及び下部に相対してソースドレイン領域が設けられていることを特徴とする半導体装置。前記半導体層は前記半導体基板の主面に平行方向に設けられている第1の半導体層と、前記第1の半導体層に自己整合し、前記半導体基板の主面に垂直方向に設けられている第2の半導体層とにより構成されていることを特徴とする請求項1に記載の半導体装置。前記半導体層が歪み構造を有していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。前記半導体層の対向する2側面が絶縁され、前記半導体層の残りの対向する2側面にそれぞれ、前記第1のゲート絶縁膜であるトンネル酸化膜を介して前記第1のゲート電極であるフローティングゲート電極が設けられ、前記フローティングゲート電極の側面に前記第2のゲート絶縁膜を介して第2のゲート電極であるワード線となるコントロールゲート電極が設けられ、前記半導体層の上部及び下部に前記ソースドレイン領域が設けられた縦型のMIS電界効果トランジスタが構成され、前記縦型のMIS電界効果トランジスタをメモリーセルとし、前記フローティングゲート電極にキャリアを注入あるいは放出することにより情報の2値を対応させたフラッシュメモリーが構成されていることを特徴とする請求項1あるいは請求項2あるいは請求項3に記載の半導体装置。半導体基板上に絶縁膜を介して選択的に設けられている第1の半導体層において、前記第1の半導体層上に選択化学気相成長導電膜を形成する工程と、前記導電膜を等方性エッチングし、幅を狭める工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を積層し、前記バリアメタル層を有する前記導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記導電膜をエッチング除去し、前記第1の半導体層の上面を露出する工程と、露出した前記第1の半導体層上に第2の半導体層を積層し、平坦化する工程と、をおこない、前記第1の半導体層に自己整合して前記絶縁膜に平坦に埋め込まれている前記第2の半導体層を形成することを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、従来例に示されるように、半導体基板に2重自己整合のフローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタを形成しているため、1半導体基板とソースドレイン領域間の大きな接合容量により高速化が難しかったこと。2メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できないソース領域の大きな横方向拡散ことによる高集積化が難しかったこと。3実効チャネル長の決定をマスク工程によるコントロールゲート電極幅の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。4拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。上記課題は、半導体基板上にあるいは半導体基板上に絶縁膜を介して、選択的に半導体層が設けられ、前記半導体層の側面に第1のゲート絶縁膜トンネル酸化膜を介して第1のゲート電極フローティングゲート電極が設けられ、前記第1のゲート電極フローティングゲート電極の側面に第2のゲート絶縁膜を介して第2のゲート電極コントロールゲート電極が設けられ、前記半導体層の上部及び下部に相対してソースドレイン領域が設けられている縦型のMIS電界効果トランジスタより構成した本願発明の半導体装置フラッシュメモリーによって解決される。以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横水平方向及び縦垂直方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する2側面が絶縁分離され、残りの対向する2側面に、それぞれ第1のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第2のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の2個の縦型のMIS電界効果トランジスタからなる2個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。またSOI構造の完全空乏型の微細な半導体層に縦型のMIS電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つMIS電界効果トランジスタを得ることができる。また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるSOI構造のMIS電界効果トランジスタに必然的に生じてしまうバックチャネルリーク本願の場合は対向する背面の側面チャネルリークを防止することができる。当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。また微細な柱状構造の半導体層に自己整合して、MIS電界効果トランジスタの構成要素ソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極を微細に形成することが可能である。また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、上下のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。またソース領域を直接半導体基板に接続させることも可能で、ソース配線接地電圧配線を省略できるため、高集積化が可能となる。即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つSOI構造の2重側面ゲート電極を有する縦型のMIS電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。本発明者は当該技術を、横水平方向及び縦垂直方向2段階エピタキシャル成長を利用した、絶縁膜上の2重側面ゲート電極付き縦型のMIS電界効果トランジスタVerticalMetalInsulatorSemiconductorFieldEffectTransistorwithDoubleSideGateOnInsulator構造と命名し、VEMDOSGOINべムドスゴーインと略称する。本願発明は、1Si基板上に選択的にSi層を縦垂直方向にエピタキシャル成長させる。2縦垂直方向エピタキシャルSi層の側面の一部から絶縁膜上に横水平方向エピタキシャルSi層を成長させる。3横水平方向エピタキシャルSi層上に選択化学気相成長導電膜を形成する。4選択化学気相成長導電膜を等方性エッチングし、幅を狭める。5バリアメタル層を成長して後、全面異方性エッチングし、選択化学気相成長導電膜の側壁のみにバリアメタル層を残す。6シリコン酸化膜を積層し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。7選択的にバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横水平方向エピタキシャルSi層の一部上面を露出する。8露出した横水平方向エピタキシャルSi層上に縦垂直方向エピタキシャルSi層を成長し、平坦化する。9残されたバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横水平方向エピタキシャルSi層の残りの上面を露出する開孔部を形成する。10シリコン窒化膜を成長し、開孔部に平坦に埋め込む。11縦垂直方向エピタキシャルSi層上に選択化学気相成長導電膜を成長する。12シリコン酸化膜をエッチング除去し、縦垂直方向エピタキシャルSi層のビット線方向の2側面を露出する。13縦垂直方向エピタキシャルSi層を等方性エッチングし、選択化学気相成長導電膜の庇構造を形成する。14露出した縦垂直方向エピタキシャルSi層の側面に第1のゲート絶縁膜を介してフローティングゲート電極を選択化学気相成長導電膜の庇構造下の縦垂直方向エピタキシャルSi層の側壁に埋め込む。15フローティングゲート電極の側面に第2のゲート絶縁膜を介してワード線となるコントロールゲート電極を形成する。16選択化学気相成長導電膜及び横水平方向エピタキシャルSi層上のシリコン窒化膜を順次除去し、縦垂直方向エピタキシャルSi層の上面及び横水平方向エピタキシャルSi層の上面を露出する。17選択的に縦垂直方向エピタキシャルSi層の上面及び横水平方向エピタキシャルSi層の上面に不純物を導入してソースドレイン領域を形成する。等によりフローティングゲート電極及びコントロールゲート電極を有する縦型のMIS電界効果トランジスタを形成する等の技術を使用して、シリコン基板上にシリコン酸化膜が設けられ、シリコン酸化膜上に選択的に横水平方向エピタキシャルSi層が設けられ、横水平方向エピタキシャルSi層上には選択的に、対向する2側面を絶縁された縦垂直方向エピタキシャルSi層が設けられ、縦垂直方向エピタキシャルSi層の上部にドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にソース領域が設けられ、縦垂直方向エピタキシャルSi層の残りの対向する2側面に、それぞれ第1のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第2のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられている構造の縦型のMIS電界効果トランジスタを構成し、縦型のMIS電界効果トランジスタをメモリーセルとし、このメモリーセルをマトリックス状に配置し、適宜接続して、極めて高集積なフラッシュメモリーを形成している。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図42は本発明の半導体装置の第1の実施例で、図1はフラッシュメモリーの模式平面図、図2はビット線に沿う方向の模式側断面図、図3はワード線に平行方向の模式側断面図、図4はビット線に平行方向のフィールド部の模式側断面図、図5~図29は第1の製造方法の工程断面図、図30~図42は第2の製造方法の工程断面図である。図1~図4はシリコンSi基板を使用し、横水平方向及び縦垂直方向2段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーの一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は200nm程度のシリコン酸化膜SiO2、3は50nm程度の素子分離領域のシリコン窒化膜Si3N4、4は厚さ50nm程度、濃度1017cm-3程度のp型の横水平方向エピタキシャルSi層、5は厚さ150nm程度、濃度1017cm-3程度のp型の縦垂直方向エピタキシャルSi層、6は埋め込みシリコン酸化膜SiO2素子分離領域の一部、7は1020cm-3程度のn型ソース領域、8は1020cm-3程度のn型ドレイン領域、9は5nm程度の第1のゲート酸化膜トンネル酸化膜、SiO2、10は50nm程度のフローティングゲート電極polySi、11は50nm程度の第2のゲート酸化膜SiO2、12は100nm程度のコントロールゲート電極WSi、ワード線、13は200nm程度の燐珪酸ガラスPSG膜、14は200nm程度の燐珪酸ガラスPSG膜、15は20nm程度のシリコン窒化膜Si3N4、16は10nm程度のバリアメタルTiN、17は導電プラグW、18は500nm程度の層間絶縁膜SiOC、19は10nm程度のバリアメタルTaN、20は500nm程度のCu配線Cuシード層含む、ビット線、21は20nm程度のバリア絶縁膜、BLはビット線、WLはワード線、SLはソース線を示している。図1はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル1個分を示している。図2~図4においては、p型のシリコン基板1上にシリコン酸化膜SiO22が設けられ、シリコン酸化膜SiO22上には、選択的にp型の横水平方向エピタキシャルSi層4ソース線となるが設けられ、Si層4上には縦垂直方向エピタキシャルSi層5が設けられた構造からなる半導体層がシリコン窒化膜Si3N43により絶縁分離されて設けられている。半導体層4、5のビット線に沿う方向の両側面には、それぞれ第1のゲート酸化膜トンネル酸化膜、SiO29を介してフローティングゲート電極polySi10が設けられ、フローティングゲート電極polySi10の側面には第2のゲート酸化膜SiO211を介してコントロールゲート電極WSi、ワード線12が設けられ、Si層5には上部にn型ドレイン領域8が設けられ、n型ドレイン領域8と離間し、相対して、下部にn型ソース領域7が設けられ、Si層4にはn型ソース領域7からなるソース線が設けられている共通ドレイン領域及び共通ソース領域からなる側面2重ゲート電極フローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタからなるメモリーセル左右2個分が形成され、n型ドレイン領域8にはバリアメタル16を有する導電プラグ17を介してバリアメタル19を有するCu配線ビット線20に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線12を形成している。このMIS電界効果トランジスタは左側面あるいは右側面をそれぞれチャネル領域とする2個の縦型垂直方向動作のMIS電界効果トランジスタとなり、該当側面側のフローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、該当側面側のフローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら2状態を情報の二値に対応させている。この縦型垂直方向動作のMIS電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してNORゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なNORゲートのフラッシュメモリーと同様である。したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横水平方向及び縦垂直方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する2側面が絶縁分離され、残りの対向する2側面に、それぞれ第1のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第2のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の2個の縦型のMIS電界効果トランジスタからなる2個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。またSOI構造の完全空乏型の微細な半導体層に縦型のMIS電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。またMIS電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つMIS電界効果トランジスタを得ることができる。また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるSOI構造のMIS電界効果トランジスタに必然的に生じてしまうバックチャネルリーク本願の場合は対向する背面の側面チャネルリークを防止することができる。当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。また微細な柱状構造の半導体層に自己整合して、MIS電界効果トランジスタの構成要素ソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極を微細に形成することが可能である。即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つSOI構造の2重側面ゲート電極を有する縦型のMIS電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。次いで本発明に係る半導体装置における第1の実施例の第1の製造方法について図5~図29を参照して説明する。ビット線に沿う方向の模式側断面図を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図及びビット線に平行方向のフィールド部の模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置フラッシュメモリーの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図5ビット線に沿う方向、p-p矢視断面図、図6ワード線に平行方向、q-q矢視断面図p型のシリコン基板1を1000°C程度で熱酸化し、200nm程度のシリコン酸化膜SiO22を成長する。次いで化学気相成長により、50nm程度のシリコン窒化膜Si3N43を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N43及びシリコン酸化膜SiO22を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図7ビット線に沿う方向、p-p矢視断面図、図8ワード線に平行方向、q-q矢視断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層22を成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N43の平坦面より突出したSi層22を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N43を異方性ドライエッチングし、開孔部を形成する。残されたシリコン窒化膜Si3N43は素子分離領域となる。次いでレジスト図示せずを除去する。図9ビット線に沿う方向、p-p矢視断面図、図10ワード線に平行方向、q-q矢視断面図次いで露出したp型の縦垂直方向エピタキシャルSi層22の側面にp型の横水平方向エピタキシャルSi層4を成長し、シリコン窒化膜Si3N43の開孔部を埋め込む。次いでSi層4の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N43をマスク層として、タングステン膜23及びSi層22を順次異方性ドライエッチングし、開孔部を形成する。開孔部幅は100nm程度次いで化学気相成長により、60nm程度のシリコン酸化膜SiO26を成長する。次いでSi層4の平坦面上のシリコン酸化膜SiO26及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO26を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図11ビット線に沿う方向、p-p矢視断面図、図12ワード線に平行方向、q-q矢視断面図次いで露出したSi層4上に選択化学気相成長法により、160nm程度のタングステン膜24を成長する。次いでタングステン膜24を5nm程度等方性ドライエッチングする。次いで化学気相成長により、バリアメタルとなるTiN25を5nm程度成長する。このTiNは選択化学気相成長タングステン膜と後に成長するシリコン酸化膜SiO2との密着性を良くするために設けられる。次いでTiN25を異方性ドライエッチングし、タングステン膜24の側壁にのみ残す。図13ビット線に沿う方向、p-p矢視断面図、図14ワード線に平行方向、q-q矢視断面図次いで化学気相成長により、160nm程度のシリコン酸化膜SiO226を成長する。次いで化学的機械研磨CMPし、バリアメタルTiN25を有するタングステン膜24間にシリコン酸化膜SiO226を平坦に埋め込む。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、バリアメタルTiN25を有するタングステン膜24を選択的に異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図15ビット線に沿う方向、p-p矢視断面図、図16ワード線に平行方向、q-q矢視断面図、図17ビット線に平行方向のフィールド部、r-r矢視断面図次いで露出したSi層4上にp型の縦垂直方向エピタキシャルSi層5を成長する。次いで化学的機械研磨CMPし、平坦化する。図18ビット線に沿う方向、p-p矢視断面図、図19ワード線に平行方向、q-q矢視断面図、図20ビット線に平行方向のフィールド部、r-r矢視断面図次いで残されたバリアメタルTiN25を有するタングステン膜24を異方性ドライエッチングし、開孔部を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、露出したSi層4を選択的に異方性ドライエッチングし、ソース線となるSi層4の幅を狭める。図20次いでレジスト図示せずを除去する。次いで化学気相成長により、200nm程度のシリコン窒化膜Si3N427を成長する。次いでSi層5及びシリコン酸化膜SiO226の平坦面上のシリコン窒化膜Si3N427を化学的機械研磨CMPし、開孔部にシリコン窒化膜Si3N427を平坦に埋め込む。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでSi層5に閾値電圧制御用低い閾値電圧を規定するの硼素のイオン注入をおこなう。次いで1000°C程度でランニングし、Si層5を所望の濃度にする。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで選択化学気相成長により、Si層5上に、50nm程度のタングステン膜28を成長する。図21ビット線に沿う方向、p-p矢視断面図、図22ワード線に平行方向、q-q矢視断面図、図23ビット線に平行方向のフィールド部、r-r矢視断面図次いでシリコン酸化膜SiO226を異方性ドライエッチングする。次いで露出したSi層5の側面を80nm程度等方性ドライエッチングし、タングステン膜28の庇構造を形成する。次いで露出しているSi層5の両側面を酸化し、5nm程度の第1のゲート酸化膜トンネル酸化膜、SiO29を成長する。次いで化学気相成長により、第1のゲート酸化膜SiO29の側面を含む全面に75nm程度の多結晶シリコン膜polySiを成長する。次いで多結晶シリコン膜polySiを全面異方性ドライエッチングし、タングステン膜28の庇構造下以外の多結晶シリコン膜polySiを除去する。次いで多結晶シリコン膜polySiを酸化し、40nm程度の多結晶シリコン膜polySiからなるフローティングゲート電極polySi10及び50nm程度の第2のゲート酸化膜SiO211を形成する。次いで化学気相成長により、100nm程度のタングステンシリサイドWSi膜を成長する。次いで化学気相成長により、30nm程度のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO2、図示せずを選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイドWSi膜上にのみシリコン酸化膜SiO2、図示せずを残す。次いでレジスト図示せずを除去する。次いでタングステンシリサイドWSi膜を全面異方性ドライエッチングし、第2のゲート酸化膜SiO211あるいはシリコン窒化膜Si3N427の側壁のみにタングステンシリサイドWSi膜12からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイドWSi膜をエッチング除去する。側壁に形成される左右1対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。次いでレジスト図示せずを除去する。図24ビット線に沿う方向、p-p矢視断面図、図25ワード線に平行方向、q-q矢視断面図、図26ビット線に平行方向のフィールド部、r-r矢視断面図次いでSi層5の作る平坦面より上に存在するタングステン膜28及びタングステンシリサイドWSi、不必要な個所膜12を化学的機械研磨CMPし、除去する。次いでシリコン窒化膜Si3N427を異方性ドライエッチングし、Si層4の一部を露出する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層Si層5の表面及びSi層5間のSi層4の表面を開孔するマスク層、図25参照として、n型ソースドレイン領域7、8形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソース領域7及びn型ドレイン領域8を形成する。図27ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、200nm程度の燐珪酸ガラスPSG膜13を成長する。次いで化学的機械研磨CMPし、Si層5の平坦面より上に存在するPSG膜13を除去し、平坦化する。図28ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、200nm程度の燐珪酸ガラスPSG膜14を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N415を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N415、PSG膜14及びPSG膜13を順次異方性ドライエッチングし、ビアを形成する。図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。次いでレジスト図示せずを除去する。図29ビット線に沿う方向、p-p矢視断面図次いでスパッタにより、バリアメタルとなるTiN16を成長する。次いで化学気相成長により、タングステンW膜17を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN16を有する導電プラグW17を形成する。図2ビット線に沿う方向、p-p矢視断面図、図3ワード線に平行方向、q-q矢視断面図、図4ビット線に平行方向のフィールド部、r-r矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC18を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC18を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N415がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN19を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN19を有するCu配線20を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N421を成長し、本願発明の、横水平方向及び縦垂直方向2段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。次いで本発明に係る半導体装置における第1の実施例の第2の製造方法について、図30~図42を参照して説明する。ビット線に沿う方向の模式側断面図を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図及びビット線に平行方向のフィールド部の模式側断面図も適宜追加して説明する。図5~図17の工程をおこなった後、図30~図42の工程をおこなう。ただしSi層4ソース線形成用の幅は80nm程度と狭い幅に形成されている。図30ビット線に沿う方向、p-p矢視断面図、図31ワード線に平行方向、q-q矢視断面図、図32ビット線に平行方向のフィールド部、r-r矢視断面図次いで残されたバリアメタルTiN25を有するタングステン膜24を異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、150nm程度のシリコン窒化膜Si3N427を成長する。次いでSi層5及びシリコン酸化膜SiO226の平坦面上のシリコン窒化膜Si3N427を化学的機械研磨CMPし、開孔部にシリコン窒化膜Si3N427を平坦に埋め込む。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでSi層5に閾値電圧制御用低い閾値電圧を規定するの硼素のイオン注入をおこなう。次いで1000°C程度でランニングし、Si層5を所望の濃度にする。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで選択化学気相成長により、Si層5上に、50nm程度のタングステン膜28を成長する。図33ビット線に沿う方向、p-p矢視断面図、図34ワード線に平行方向、q-q矢視断面図、図35ビット線に平行方向のフィールド部、r-r矢視断面図次いでシリコン酸化膜SiO226を異方性ドライエッチングする。次いで露出しているSi層5の両側面を酸化し、5nm程度の第1のゲート酸化膜トンネル酸化膜、SiO29を成長する。次いで化学気相成長により、第1のゲート酸化膜SiO29の側面を含む全面に75nm程度の多結晶シリコン膜polySiを成長する。次いで多結晶シリコン膜polySiを全面異方性ドライエッチングし、タングステン膜28が形成されたSi層5及びシリコン窒化膜Si3N427の側壁にのみ多結晶シリコン膜polySiを残す。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、埋め込みシリコン酸化膜SiO26上に形成された不必要な多結晶シリコン膜polySiをエッチング除去する。次いでレジスト図示せずを除去する。図36ビット線に沿う方向、p-p矢視断面図、図37ワード線に平行方向、q-q矢視断面図、図38ビット線に平行方向のフィールド部、r-r矢視断面図次いで多結晶シリコン膜polySiを酸化し、40nm程度の多結晶シリコン膜polySiからなるフローティングゲート電極polySi10ただしワード線方向につながるフローティングゲート電極線となる及び50nm程度の第2のゲート酸化膜SiO211を形成する。次いで化学気相成長により、100nm程度のタングステンシリサイドWSi膜を成長する。次いで化学気相成長により、30nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO2図示せずを選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイドWSi膜上にのみシリコン酸化膜SiO2、図示せずを残す。次いでレジスト図示せずを除去する。次いでタングステンシリサイドWSi膜を全面異方性ドライエッチングし、第2のゲート酸化膜SiO211の側壁にのみタングステンシリサイドWSi膜12からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイドWSi膜をエッチング除去する。側壁に形成される左右1対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。次いでレジスト図示せずを除去する。次いでSi層5及びシリコン窒化膜Si3N427の作る平坦面上に存在するタングステン膜28、第2のゲート酸化膜SiO211、多結晶シリコン膜polySi10及びタングステンシリサイドWSi膜12を化学的機械研磨CMPし、平坦化する。図39ビット線に沿う方向、p-p矢視断面図、図40ワード線に平行方向、q-q矢視断面図、図41ビット線に平行方向のフィールド部、r-r矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、選択的に第2のゲート酸化膜SiO211及びフローティングゲート電極polySi10を順次異方性ドライエッチングし、フローティングゲート電極線polySiを切断することにより、それぞれのメモリーセルに固有のフローティングゲート電極polySi10を形成する。図41において、フィールド部からフローティングゲート電極線polySiが除去される。次いでレジスト図示せずを除去する。次いで残されたシリコン窒化膜Si3N427をエッチング除去する。この際一部の素子分離領域のシリコン窒化膜Si3N43も除去されてしまうが問題はない。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層Si層5の表面及びSi層5間のSi層4の表面を開孔するマスク層として、n型ソースドレイン領域7、8形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTP法によりアニールをおこない、n型ソース領域7及びn型ドレイン領域8を形成する。図42ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、200nm程度の燐珪酸ガラスPSG膜13を成長する。次いで化学的機械研磨CMPし、Si層5の平坦面より上に存在するPSG膜13を除去し、平坦化する。次いで化学気相成長により、200nm程度の燐珪酸ガラスPSG膜14を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N415を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N415、PSG膜14及びPSG膜13を順次異方性ドライエッチングし、ビアを形成する。図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN16を成長する。次いで化学気相成長により、タングステンW膜17を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN16を有する導電プラグW17を形成する。次いで化学気相成長により、500nm程度の層間絶縁膜SiOC18を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC18を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N415がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN19を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN19を有するCu配線20を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N421を成長し、本願発明の横水平方向及び縦垂直方向2段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。図43はシリコンSi基板を使用し、横水平方向及び縦垂直方向2段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~5、7~17、19~21は図2と同じ物を、29は導電膜WSi、ソース配線体を示している。同図においては、Si層4直下に導電膜WSi、ソース配線体が形成されていること以外は図2とほぼ同じSOI構造の2重側面ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタからなるNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース線の抵抗を低減できるため、より高速化が可能である。図44はシリコンSi基板を使用し、横水平方向及び縦垂直方向2段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部ソース線に沿う方向を示しており、1、2、4、5、7、8、13~21は図3と同じ物を、30はp型不純物領域、31は導電膜WSiを示している。同図においては、導電膜WSi31が埋め込みシリコン酸化膜SiO26に置き換わって形成されていること及び導電膜WSi31直下にp型不純物領域30を介して半導体基板1に接続されていること以外は図3とほぼ同じSOI構造の2重側面ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタからなるNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線接地電圧配線を省略できるため、高集積化が可能となる。図45はシリコンSi基板を使用し、横水平方向及び縦垂直方向4段階エピタキシャル成長によるVEMDOSGOIN構造に形成したSOI構造の2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、7~17、19~21は図2と同じ物を、32はp型の横水平方向エピタキシャルSiGe層、33はp型の縦垂直方向エピタキシャルSiGe層、34はp型の縦垂直方向エピタキシャル歪みSi層、35はp型の縦垂直方向エピタキシャルSiGe層を示している。同図においては、Si層4がSiGe層32に、Si層5がSiGe層33、歪みSi層34及びSiGe層35に置き換わって形成されていること以外は図2とほぼ同じSOI構造の2重側面ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタからなるNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、上下のSiGe層から歪みSi層チャネル領域の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。図46はシリコンSi基板を使用し、縦垂直方向エピタキシャル成長により形成した2重側面ゲート電極付き縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1、3、5、7~17、19~21は図2と同じ物を示している。同図においては、SOI構造を形成するシリコン酸化膜SiO22が設けられずに直接半導体基板1にSi層5が形成されていること以外は図2とほぼ同じ構造の2重側面ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタからなるNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては、製造工程は簡略化するが、半導体基板にソース領域を形成するため接合容量がつくので高速化にはやや劣るが、それ以外は第1の実施例とほぼ同じ効果を得ることができる。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ECRプラズマCVD法によっても、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。また上記実施例においては、NORゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを直列接続するNANDゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式AND方式,仮想接地方式等に適用することも可能である。"