第1の発振入力ノードと、前記第1の発振入力ノードに結合され前記第1の発振入力ノード上に存在する発振入力信号に応答して第1のイネーブル信号を発生する低電力周波数分割器と、前記第1の発振入力ノードと前記低電力周波数分割器とに結合され前記発振入力信号と前記第1のイネーブル信号とに応答して出力信号を発生する高速ラッチと、を具備し、前記出力信号が前記発振入力信号から周波数分割される、周波数分割器。前記低電力周波数分割器は、前記第1の発振入力ノードと第2の発振入力ノードとに結合され前記第1の発振入力ノード及び前記第2の発振入力ノードに存在する差動入力信号に応答して前記第1のイネーブル信号と第2のイネーブル信号とを発生する第1の分割器回路と、前記第1の発振入力ノードと前記第2の発振入力ノードとに結合された第2の分割器回路であって、前記第2の分割器回路が、前記第1の発振入力ノードと前記第2の発振入力ノードとの上に存在する前記差動入力信号に応答して第3のイネーブル信号と第4のイネーブル信号とを発生する、第2の分割器回路と、を備え、前記高速ラッチは、前記第2の発振入力ノードと前記第1の分割器回路とに結合され、前記第1のイネーブル信号と前記第2のイネーブル信号とに応答して第1の差動出力信号を発生する第1のラッチ回路と、前記第1の発振入力ノードに結合され、前記第2の分割器回路に結合され、前記第3のイネーブル信号と前記第4のイネーブル信号とに応答して第2の差動出力信号を発生する第2のラッチ回路と、を備える、請求項1に記載の周波数分割器。前記第1の差動出力信号が同相I差動出力信号であり、前記第2の差動出力信号が直角位相Q差動出力信号であり、前記I差動出力信号と前記Q差動出力信号とが位相直交する、請求項2に記載の周波数分割器。前記低電力周波数分割器が、入力リード線と第1の制御入力リード線と第2の制御入力リード線と出力ノードとを含む第1のトライステートインバータと、入力リード線と第1の制御入力リード線と第2の制御入力リード線と出力ノードとを含む第2のトライステートインバータと、入力リード線と出力ノードとを含むインバータとを備え、前記第1のトライステートインバータの前記出力ノードが前記第2のトライステートインバータの前記入力リード線に結合され、前記第2のトライステートインバータの前記出力ノードが前記インバータの前記入力リード線に結合され、前記インバータの前記出力ノードが前記第1のトライステートインバータの前記入力リード線に結合され、前記第1のイネーブル信号が前記第2のトライステートインバータの前記出力ノード上に存在し、前記第2のイネーブル信号が前記インバータの前記出力ノード上に存在する、請求項2に記載の周波数分割器。前記第1のトライステートインバータの前記第1の制御入力リード線と前記第2のトライステートインバータの前記第2の制御入力リード線とが前記第2の発振入力ノードに結合され、前記第1のトライステートインバータの前記第2の制御入力リード線と前記第2のトライステートインバータの前記第1の制御入力リード線とが前記第1の発振入力ノードに結合された、請求項4に記載の周波数分割器。前記高速ラッチが第1のNチャネルトランジスタと第2のNチャネルトランジスタとPチャネルトランジスタとを備え、前記Pチャネルトランジスタのゲートが前記第2のトライステートインバータの前記出力ノードに結合され、前記Pチャネルトランジスタのドレインが前記第1のNチャネルトランジスタのソースに結合され、前記第1のNチャネルトランジスタのドレインが前記第2のNチャネルトランジスタのソースに結合され、前記第1のNチャネルトランジスタの前記ゲートと前記第2のNチャネルトランジスタの前記ゲートとが前記第2の発振入力ノードに結合され、前記第1のNチャネルトランジスタの前記ドレインが前記高速ラッチの第1の出力ノードに結合された、請求項2に記載の周波数分割器。前記第1の発振ノードにおける前記発振入力信号の第1の部分が前記低電力周波数分割器に通信され、前記発振入力信号の第2の部分が前記高速ラッチに通信される、請求項1に記載の周波数分割器。前記発振入力信号の前記第1の部分が前記発振入力信号の前記第2の部分よりも小さい、請求項7に記載の周波数分割器。前記発振入力信号が第1の周波数において発振し、前記第1のイネーブル信号が第2の周波数において発振し、前記第1の周波数が前記第2の周波数の2倍である、請求項1に記載の周波数分割器。前記出力信号が25パーセントのデューティサイクルで前記第2の周波数において発振する、請求項9に記載の周波数分割器。前記第1のイネーブル信号が、前記発振入力信号の発振周期の25パーセントよりも多く遅延させられ、前記出力信号が、前記発振入力信号の前記発振周期の10パーセントよりも少なく遅延させられる、請求項1に記載の周波数分割器。前記発振入力信号が、前記出力信号を発生するために前記高速ラッチの2つ以下のトランジスタに電流を供給する、請求項1に記載の周波数分割器。発振入力信号の電流の第1の部分に基づいて前記発振入力信号から周波数分割されるイネーブル信号を発生することと、前記イネーブル信号を高速ラッチに通信することと、前記発振入力信号の前記電流の第2の部分と前記イネーブル信号とに基づいて、前記発振入力信号から周波数分割される出力信号を発生することと、を備える方法。前記イネーブル信号を前記発生することが低電力周波数分割器回路によって実行され、前記出力信号を前記発生することが前記高速ラッチによって実行される、請求項13に記載の方法。前記出力信号を前記発生することが、前記発振入力信号の前記第2の部分のデジタル高状態と前記イネーブル信号のデジタル高状態とに応答して、前記高速ラッチの出力ノード上に存在する電圧を第1の電圧状態にラッチすることを含む、請求項13に記載の方法。前記出力信号上に存在する位相雑音が、前記イネーブル信号上に存在する位相雑音よりも小さい、請求項13に記載の方法。前記イネーブル信号上に存在する位相雑音が、前記発振入力信号の発振周期の10パーセントよりも大きい、請求項13に記載の方法。前記発振入力信号の前記第2の部分が、前記出力信号を発生するために前記高速ラッチの2つ以下のトランジスタに電流を供給する、請求項13に記載の方法。周波数分割器であって、前記周波数分割器上への第1の発振入力信号を受信する発振入力ノードと、前記第1の発振入力信号を固定整数によって周波数分割し、それによって周波数分割された出力信号を発生するための手段と、を備え、前記手段が前記発振入力信号の第1の部分を受信する低電力周波数分割器と、前記発振入力信号の第2の部分を受信する高速ラッチとを含む、周波数分割器。前記低電力周波数分割器が前記高速ラッチに結合され、前記低電力周波数分割器が、前記高速ラッチに通信される周波数分割されたイネーブル信号を発生し、前記高速ラッチが、前記発振入力信号の前記第2の部分と前記イネーブル信号とに基づいて前記周波数分割された出力信号を発生する、請求項19に記載の周波数分割器。前記周波数分割器上への第2の発振入力信号を受信する第2の発振入力ノードをさらに備え、前記第1の発振入力信号と前記第2の発振入力信号とが差動入力信号であり、前記周波数分割された出力信号が同相I差動出力信号であり、前記手段が前記第2の発振入力信号を周波数分割し、それによって直角位相Q差動出力信号を発生する、請求項19に記載の周波数分割器。図2は、セルラー電話などのモバイル通信デバイス100の非常に簡略化されたハイレベルブロック図である。デバイス100は、図示されない部分の中でもセルラー電話通信を受信および送信するために使用可能なアンテナ101と、RFトランシーバ集積回路102と、デジタルベースバンド集積回路103とを含む。図3は、図2のRFトランシーバ集積回路102のより詳細な図である。セルラー電話の動作についての1つの非常に簡略化された説明では、セルラー電話が、セルラー電話会話の一部としてオーディオ情報を受信するために使用されている場合、着信送信104はアンテナ101上で受信される。信号は、デュプレクサ105および整合ネットワーク106を通過し、受信チェーン108の低雑音増幅器LNA107によって増幅される。ミキサ109によって周波数がダウンコンバートされた後、またベースバンドフィルタ110によってフィルタ処理された後、その情報は、アナログデジタル変換およびデジタル領域におけるさらなる処理のためにデジタルベースバンド集積回路103に通信される。ダウンコンバージョンプロセスの一部として、ミキサ109は、周波数分割器113によって発生された分割された発振信号LO1/Nを受信し、この信号を使用して、受信チェーン108によって処理される情報をダウンコンバートする。分割された発振信号LO1/Nと呼ばれるものは、実際に2つの差動信号IおよびQを含む。差動信号IおよびQの各々は、2つの導体のセット上で通信される。周波数分割器113は、受信チェーン108の回路に物理的に極めて近接している。周波数分割器113は、局部発振器信号LO1を受信し、信号を整数Nで周波数分割し、分割された発振信号LO1/Nを出力する。局部発振器信号LO1は局部発振器111によって発生される。LO1は、たとえば、2つの導体を介して送信される差分信号であり得る。他の例では、LO1は、単一の導体を介して送信されるシングルエンド信号であり得る。LO1は、長い非可逆lossyライン112を介して周波数分割器113に送信される。以下で説明するように、信号LO1は、長い非可逆ライン112上での送信中に寄生電力損失を被る。これらの損失は、LO1のピークツーピーク信号振幅とLO1の高周波成分とを減衰させる。一方、セルラー電話100がセルラー電話会話の一部としてオーディオ情報を送信するために使用されている場合、送信されるべきオーディオ情報はデジタルベースバンド集積回路103中でアナログ形式に変換される。アナログ情報は、RFトランシーバ集積回路102の送信チェーン115のベースバンドフィルタ114に供給される。フィルタ処理後に、信号は、ミキサ116によって周波数がアップコンバートされる。アップコンバージョンプロセスの一部として、ミキサ116は、周波数分割器119によって発生された分割された発振信号LO2/Nを受信し、この信号を使用して、送信チェーン115によって処理された情報をアップコンバートする。得られたアップコンバートされた信号は、ドライバ増幅器120と外部電力増幅器121とによって増幅される。増幅された信号は、発信送信122として送信するためにアンテナ101に供給される。分割された発振信号LO2/Nは2つの差動信号IおよびQを含む。周波数分割器119は、局部発振器信号LO2を受信し、その信号を整数除数Nで周波数分割し、分割された発振信号LO2/Nを出力する。局部発振器信号LO2は局部発振器117によって発生される。LO2は、たとえば、2つの導体を介して送信される差分信号であり得る。他の例では、LO2は、単一の導体を介して送信されるシングルエンド信号であり得る。LO2は、長い非可逆ライン118を介して、送信チェーン115の回路に極めて近接して常駐する周波数分割器119に送信される。長い非可逆ライン118を介した送信中に、信号LO2は、それのピークツーピーク振幅と高周波成分とを減衰させる寄生電力損失を被る。図4に、図3のRFトランシーバ集積回路102の受信チェーン108の局部発振器LO経路128内の、局部発振器111からミキサ109への発振信号の通信をより詳細に示す。局部発振器111は電圧制御発振器VCO123と出力バッファ124とを含む。VCO123は、発振周波数によって特徴づけられる正弦波発振信号を発生する。一例では、VCO123は、約4Ghzにおいて発振する正弦波信号を発生する。VCO123の出力信号は、出力バッファ124によって増幅され、差分信号LOに変換される。差分信号LOは、導体126上で通信される信号LOと、導体129上で通信される信号LO-とを伴う。図示のように、出力バッファ124の出力において、信号LOは、VCO123によって発生された正弦波発振信号の発振周波数において発振する方形波に近似する。LO経路128の長い非可逆ライン112は、信号LOを通信する導体126と信号LO-を通信する導体129とを含む。他の例では、局部発振器111は、シングルエンド信号を発生し得、ライン112は、シングルエンド入力信号を通信する単一の導体のみを含み得る。バッテリー電源式セルラー電話などのワイヤレス通信システムでは、局部発振器111は様々なサブ回路に発振信号を供給する。したがって、各サブ回路に物理的に極めて近接した局部発振器111を構築することは不可能である。その結果、局部発振器111は、しばしば受信チェーン108の周波数分割器113に物理的に極めて近接していない。たとえば、長い非可逆ライン112は、長さが1ミリメートル以上である。この長さのために、ライン112を介して通信される発振信号は、いくつかの電力損失機構の犠牲になる。ダイ基板への容量結合には、ライン112を介して送信される高周波発振信号に対して低域フィルタ効果がある。また、電磁放射損失は、ライン112を介して送信される高周波信号の振幅を減衰させ、ライン112の充電/放電は1/2cv2f損失を生じる。それの長さにより、ライン112はアンテナのように働き、ライン112を介して送信される高周波信号は放射損失を被る。これらの電力損失の結果として、ライン112を介して送信される発振信号は、ピークツーピーク信号振幅の減衰と高周波成分の減衰とを被る。たとえば、局部発振器111に物理的に極めて近接して測定された、局部発振器111からの信号LOの波形は、理想的な方形波に厳密に似ていることがある。しかしながら、入力バッファ125に極めて近接して測定された同じ信号は、振幅と高周波成分とが減衰させられ得る。説明のために、方形波の遷移は大きく減衰しており、各遷移において角が丸められたように見える。これらの電力損失は、送信電力を増加させることによって克服され得るが、これにより、電力消費の望ましくない増加を生じる。したがって、入力バッファ125に関連した周波数分割器113は、確実に、最小の電力消費で、減衰した入力信号を周波数分割することが可能であるべきである。入力バッファ125は、導体126および129を介して通信された差分信号LOを受信する。入力バッファ125は、減衰した差分信号LOから方形波差分信号LOを発生する。入力バッファ125によって発生された信号の必要とされる位相雑音および電流レベルは、入力バッファ125によって消費された電力を判断する。位相雑音要件がより厳しくなるにつれて、また発生した信号の必要とされる電流レベルが高まるにつれて、入力バッファ125は、より大きいトランジスタを必要とする。入力バッファ125によって消費される電力量を低減するために、周波数分割器113は、出力位相雑音仕様内で、入力バッファ125によって供給される最小の入力電流で動作するように構成されるべきである。一例では、周波数分割器125は、10ピコ秒よりも小さい出力位相雑音仕様内で4で割る演算を実行するために、6ミリアンペア未満を消費する。周波数分割器113は、導体138、139、140、および141によって出力バッファ127に結合される。周波数分割器113は、導体136および137によって入力バッファ125に結合される。周波数分割器113は、導体136上の信号LOと導体137上の信号LO-とを伴う差動入力信号LOを受信する。周波数分割器113は、入力信号LOを整数Nで周波数分割することによって、分割された出力信号LO/Nを発生する。LO/Nは2つの差動出力信号IおよびQを発生する。差動出力信号Iは、導体138上の信号Iと導体139上の信号I-とを伴う。差動出力信号Qは、導体140上の信号Qと導体141上の信号Q-とを伴う。I、I-、Q、およびQ-は、互いに、位相直交する4つの分割された発振信号である。以下で説明するように、すべての4つの信号は、入力波形LOの周波数分割されたバージョンに近似するが、4つの信号表現の各々は位相の約90度の差によって特徴づけられる。出力バッファ127はミキサ109に結合される。ミキサ109は、インバータ回路をもつバッファ段を含む。インバータベースのミキサバッファ段は、それらの電力効率的な動作特性のために使用される。しかしながら、それらは、確実に動作するために、近似的にレールツーレールの入力波形を必要とする。したがって、出力バッファ127は、ミキサ109を確実に駆動するために、理想的なレールツーレール振幅波形に近似する差動出力信号IおよびQを発生するために採用される。動作中、出力信号I、I-、Q、およびQ-は、回路供給電圧VDDの数十ミリボルト内の最大電圧と、回路接地電圧VSSの数十ミリボルト内の最小電圧との間で発振する。ミキサ109のミキサバッファ段は、出力バッファ127からの出力信号I、I-、Q、およびQ-から駆動されるときに確実に動作する。図5に、図3のRFトランシーバ集積回路102の受信チェーン108の並列経路周波数分割器PPFD113を示す。PPFD113は、低電力周波数分割器回路130と高速ラッチ回路131と入力ノード180と出力リード線187とを含む。低電力周波数分割器130は、導体188によって高速ラッチ131に結合される。出力リード線187は高速ラッチ131に結合される。入力ノード180は、導体181によって低電力周波数分割器130に結合される。入力ノード180はまた、導体183によって高速ラッチ131に結合される。入力ノード180上に存在する入力信号LOは、2つの部分、すなわち信号部分182と信号部分184とに電流が分割される。信号182は導体181を介して低電力周波数分割器130に通信され、信号184は、導体183を介して高速ラッチ131に通信される。低電力周波数分割器130は、信号182を受信し、導体188を介して高速ラッチ131に通信されるイネーブル信号185を発生する。イネーブル信号185は、LOからより低い周波数に周波数分割される。一例では、低電力周波数分割器130は入力信号LOを2で周波数分割する。高速ラッチ131は、信号184とイネーブル信号185の両方を受信し、出力リード線187を介して通信される分割された出力信号186を発生する。このようにして、入力信号LOは2つの並列部分に分割される。第1の部分182は、イネーブル信号185を発生するために低電力周波数分割器130によって周波数分割される。イネーブル信号185は、出力信号186についての位相雑音に関する仕様に対して、位相雑音に関する緩い仕様に準拠する。たとえば、イネーブル信号185上に存在する位相雑音は、入力信号LOの発振周期の1/2までであり得る。4Ghzの入力周波数の場合、イネーブル信号185上に存在する位相雑音は、出力信号186上に存在する位相雑音の10ピコ秒よりも小さい仕様ではなく、250ピコ秒と同じ大きさであり得る。一例では、イネーブル信号は、入力信号LOの発振周期の25よりも多く遅延させられ得るが、出力信号は、入力信号LOの発振周期の10よりも少なく遅延させられる。位相雑音についてのこの比較的緩い仕様により、低電力周波数分割器130は、より少ない電力を消費する比較的小さいトランジスタから構築され得、比較的小さい入力電流でレールツーレール出力信号を発生するように駆動され得る。したがって、信号182の電流レベルはより小さくなり、それにより入力バッファ125のための電力要件が低減し得る。第2の部分である信号184は高速ラッチ131に直接通信される。信号184は、雑音源の影響を受けにくい比較的大きいトランジスタを駆動する。たとえば、出力信号186上に存在する位相雑音は10ピコ秒よりも小さくなり得る。高速ラッチ131は、複雑な周波数分割器回路ではなく、単純なラッチ回路であるので、比較的少ない大きいトランジスタが必要とされる。より少数の大きいトランジスタの場合、出力信号186上の位相雑音仕様は、供給電流が低減され、信号184の電流レベルを小さくし得る。高速ラッチ131のラッチ回路の動作によって、出力信号186上の位相雑音は、イネーブル信号185の位相雑音上ではなく、信号184上に存在する位相雑音から導出される。このために、雑音レベルが入力信号LOの発振周期の1/2を超えない限り、イネーブル信号185上に存在する比較的大量の位相雑音が許容され得る。このために、低電力周波数分割器130のトランジスタは、高速ラッチ131のトランジスタと比較して小さくなり得る。低電力周波数分割器130は、高速ラッチ131よりも多くのトランジスタを含むが、一例では、入力信号LOの電流の約1/2は低電力周波数分割器130に向けられ、残りの部分は高速ラッチ130に向けられる。このようにして、低電力周波数分割器によって消費される入力電流と、高速ラッチによって消費される入力電流との間の平衡が達成される。一例では、並列経路周波数分割器113によって消費される全電流は、2ギガヘルツ出力信号に対して10ピコ秒よりも小さい位相雑音を達成するために直列周波数分割器によって消費される電流の1/2である。図6は、図3のRFトランシーバ集積回路102の受信チェーン108の周波数分割器113のより詳細な図である。PPFD113は、2つの周波数分割器回路、分割器132と分割器133とを含む低電力周波数分割器130を含む。PPFD113は、2つの高速ラッチ回路、ラッチ134とラッチ135とを含む高速ラッチ131をも含む。図示のように、PPFD113は、位相直交する分割された出力信号I、I-、Q、Q-を発生するために、差動入力信号LOおよびLO-を周波数分割するように動作する。信号LOは、導体126を介して発振入力ノード141に通信される。入力ノード141上に存在する信号LOは、2つの部分、すなわち信号部分142と信号部分143とに電流が分割される。信号142は、低電力周波数分割器130の分割器132と分割器133の両方に通信される。信号143はラッチ135に通信される。信号LO-は、導体129を介して発振入力ノード144に通信される。入力ノード144上に存在する信号LO-は、2つの部分、すなわち信号部分145と信号部分146とに電流が分割される。信号145は、低電力周波数分割器130の分割器132と分割器133の両方に通信される。信号146はラッチ134に通信される。このようにして、差動入力信号LOは2つの並列部分に分割される。分割器132は、信号142の一部分と信号145の一部分とを受信し、イネーブル信号EN_IおよびN_I-を発生する。信号EN_Iは、導体169を介してラッチ134に通信され、信号EN_I-は、導体170を介してラッチ134に通信される。イネーブル信号EN_IおよびEN_I-の各々は周波数分割される。一例では、分割器132は入力信号LOを2で周波数分割する。ラッチ134は、イネーブル信号EN_IおよびEN_I-と信号146とを受信し、出力リード線138を介して通信される分割された出力信号Iと、出力リード線139を介して通信されるI-とを発生する。同様に、分割器133は、信号142の一部分と信号145の一部分とを受信し、イネーブル信号EN_QおよびEN_Q-を発生する。信号EN_Qは、導体171を介してラッチ134に通信され、信号EN_Q-は、導体172を介してラッチ135に通信される。イネーブル信号EN_QおよびEN_Q-の各々は、LOからより低い周波数に周波数分割される。一例では、分割器133は入力信号LOを2で周波数分割する。ラッチ135は、イネーブル信号EN_QおよびEN_Q-と信号143とを受信し、出力リード線140を介して通信される分割された出力信号Qと、出力リード線141を介して通信されるQ-とを発生する。I、I-、Q、およびQ-は、互いに、位相直交する4つの分割された発振信号である。図7は、PPFD113の低電力周波数分割器130の分割器132と高速ラッチ131のラッチ134とのより詳細な図である。分割器132は、第1のトライステートインバータ150と第2のトライステートインバータ151とインバータ152とを含む。トライステートインバータ150は、Pチャネルトランジスタ153P1と、Pチャネルトランジスタ154P2と、Nチャネルトランジスタ155N1と、Nチャネルトランジスタ156N2と、入力リード線173と、制御入力リード線174と、制御入力リード線175と、出力ノード190とを含む。各トランジスタは、ソースとドレインとゲートとを含む。P1のソースは、電圧を供給する電圧源VDDに結合される。P1のドレインはP2のソースに結合される。P2のドレインは、N1のソースと出力ノード190とに結合される。N1のドレインはN2のソースに結合される。N2のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線174はP2のゲートに結合される。制御入力リード線175はN1のゲートに結合される。トランジスタP1およびN2のゲートは入力リード線173に結合される。トライステートインバータ151は、Pチャネルトランジスタ157P3と、Pチャネルトランジスタ158P4と、Nチャネルトランジスタ159N3と、Nチャネルトランジスタ160N4と、入力リード線176と、制御入力リード線177と、制御入力リード線178と、出力ノード191とを含む。各トランジスタは、ソースとドレインとゲートとを含む。P3のソースは、電圧を供給する電圧源VDDに結合される。P3のドレインはP4のソースに結合される。P4のドレインは、N3のソースと出力ノード191とに結合される。N3のドレインはN4のソースに結合される。N4のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線177はP4のゲートに結合される。制御入力リード線178はN3のゲートに結合される。トランジスタP3およびN4のゲートは入力リード線176に結合される。トライステートインバータ151の入力リード線176は、トライステートインバータ150の出力ノード190に結合される。インバータ152は、Pチャネルトランジスタ161P5と、Nチャネルトランジスタ162N5と、入力リード線179と、出力ノード192とを含む。P5のソースは、電圧を供給する電圧源VDDに結合される。P5のドレインは、N5のソースとインバータ152の出力ノード192とに結合される。N5のドレインは、接地電圧を供給する電圧源に結合される。トランジスタP5およびN5のゲートは入力リード線179に結合される。インバータ152の入力リード線179は、トライステートインバータ151の出力ノード191に結合される。トライステートインバータ150の入力リード線173は、インバータ152の出力ノード192に結合される。信号LO-の一部分は、トライステートインバータ150の制御入力リード線174と、トライステートインバータ151の制御入力リード線178とを介して通信される。信号LOの一部分は、トライステートインバータ150の制御入力リード線175と、トライステートインバータ151の制御入力リード線177とを介して通信される。EN_Iは、トライステートインバータ151の出力ノード191に存在する。EN_Iは、導体169を介して分割器132の出力ノード191からラッチ134に通信される。EN_I-は、インバータ152の出力ノード192に存在する。EN_I-は、導体170を介して分割器132の出力ノード192からラッチ134に通信される。ラッチ134は、第1のラッチ回路197と第2のラッチ回路198とを含む。ラッチ回路197は、Pチャネルトランジスタ163P6と、Nチャネルトランジスタ164N6と、Nチャネルトランジスタ165N7と、入力リード線195と、制御入力リード線169と、出力ノード193とを含む。各トランジスタは、ソースとドレインとゲートとを含む。P6のソースは、電圧を供給する電圧源VDDに結合される。P6のドレインはN6のソースに結合される。N6のドレインは、N7のソースと出力ノード193とに結合される。N7のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線169はP6のゲートに結合される。トランジスタN6およびN7のゲートは入力リード線195に結合される。このようにして、入力リード線195上に存在する入力信号は、出力信号を発生するために2つ以下のトランジスタに電流を供給する。ラッチ回路198は、Pチャネルトランジスタ166P7と、Nチャネルトランジスタ167N8と、Nチャネルトランジスタ168N9と、入力リード線196と、制御入力リード線170と、出力ノード194とを含む。各トランジスタは、ソースとドレインとゲートとを含む。P7のソースは、電圧を供給する電圧源VDDに結合される。P7のドレインはN8のソースに結合される。N8のドレインは、N9のソースと出力ノード194とに結合される。N9のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線170はP7のゲートに結合される。トランジスタN8およびN9のゲートは入力リード線196に結合される。このようにして、入力リード線196上に存在する入力信号は、出力信号を発生するために2つ以下のトランジスタに電流を供給する。信号LO-の一部分は、インバータ197の制御入力リード線195と、インバータ198の制御入力リード線196とを介して通信される。信号Iはラッチ197の出力ノード193に存在する。信号Iは、導体138を介してラッチ134の出力ノード193から通信される。信号I-はラッチ198の出力ノード194に存在する。信号I-は、導体139を介してラッチ134の出力ノード194から通信される。図8に、図7の分割器132とラッチ134とによって発生された信号の例示的な波形を示す。図7に関して説明したように、信号LOおよびLO-は分割器132に供給され、LO-はラッチ134に供給される。図7において構成されるように、分割器132は、信号LOおよびLO-からイネーブル信号EN_IおよびEN_I-を発生する。図8に理想的に示すように、分割器132は、信号EN_IおよびEN_I-を発生するために信号LOおよびLO-を2で周波数分割するように動作する。信号EN_IおよびEN_I-は50パーセントデューティサイクル信号であり、EN_IおよびEN_I-は互いに位相が180度ずれている。ラッチ134は、イネーブル信号と信号LO-とを受信するように動作し、周波数分割された25デューティサイクル信号IおよびI-を発生する。ラッチ134は、信号IおよびI-に追加され得るさらなる位相雑音の量を最小限に抑えるために、比較的高いスルーレートで動作する。ラッチ134は、信号LO-上に存在する位相雑音を伝搬するが、イネーブル信号上に存在する位相雑音が入力信号LO-のクロックサイクルの1/2を超えない限り、ラッチ134は、イネーブル信号EN_IおよびEN_I-上に存在する位相雑音を伝搬しない。ラッチ134のアクションによって、EN_Iが低く、信号LO-が低くなるまで、信号Iは高くラッチしない。言い換えれば、LO-が低くなるときにIが高く遷移するために、EN_Iは低くなければならない。図8に示す理想的な状況の下で、EN_Iは、LO-が低くなる前のLO-の1/2のクロックサイクルと、LO-が低くなった後のLO-の1/2のクロックサイクルとの間低い。したがって、信号EN_I上に存在する位相雑音は、信号I上に存在する位相雑音を増やすことなしに信号LO-のクロックサイクルの1/2までであり得る。同様に、信号EN_I-上に存在する位相雑音は、信号I-上に存在する位相雑音を増やすことなしに信号LO-のクロックサイクルの1/2までであり得る。図9は、PPFD113の低電力周波数分割器130の分割器133と高速ラッチ131のラッチ135とのより詳細な図である。分割器133は分割器132に類似する。分割器133は、第1のトライステートインバータ199と第2のトライステートインバータ200とインバータ201とを含む。ラッチ135は、第1のラッチ回路202と第2のラッチ回路203とを含む。図示のように、分割器133のトライステートインバータ199は、分割器132のトライステートインバータ150として、反対の極性で差動入力信号LOによって駆動される。同様に、分割器133のトライステートインバータ200は、分割器132のトライステートインバータ151として、反対の極性で差動入力信号LOによって駆動される。信号EN_Qは、導体171を介して分割器133からラッチ回路202に通信される。信号EN_Q-は、導体172を介して分割器133からラッチ回路203に通信される。ラッチ回路202とラッチ回路203の両方は、信号LOによって駆動される。信号Qは、導体140を介してラッチ135のラッチ回路202から通信される。信号Q-は、導体141を介してラッチ135のラッチ回路203から通信される。図10に、図9の分割器133とラッチ135とによって発生された信号の例示的な波形を示す。図9に関して説明したように、信号LOおよびLO-は分割器133に供給され、LOはラッチ135に供給される。図9において構成されるように、分割器133は信号LOおよびLO-からイネーブル信号EN_QおよびEN_Q-を発生する。図10に理想的に示すように、分割器133は、信号EN_QおよびEN_Q-を発生するために信号LOおよびLO-を2で周波数分割するように動作する。信号EN_QおよびEN_Q-は50パーセントデューティサイクル信号であり、EN_QおよびEN_Q-は互いに位相が180度ずれている。ラッチ135は、周波数分割された25デューティサイクル信号QおよびQ-を発生するために、イネーブル信号と信号LOとを受信するように動作する。ラッチ135は、信号QおよびQ-に追加され得るさらなる位相雑音の量を最小限に抑えるために、比較的高いスルーレートで動作する。ラッチ135は、信号LO上に存在する位相雑音を伝搬するが、イネーブル信号上に存在する位相雑音が入力信号LOのクロックサイクルの1/2を超えない限り、ラッチ135は、イネーブル信号EN_QおよびEN_Q-上に存在する位相雑音を伝搬しない。ラッチ135のアクションによって、EN_Qが低く、信号LOが低くなるまで、信号Qは高くラッチしない。言い換えれば、LOが低くなるときにQが高く遷移するために、EN_Qは低くなければならない。図10に示す理想的な状況の下で、EN_Qは、LOが低くなる前のLOの1/2のクロックサイクルと、LOが低くなった後のLOの1/2のクロックサイクルとの間低い。したがって、信号EN_Q上に存在する位相雑音は、信号Q上に存在する位相雑音を増やすことなしに信号LOのクロックサイクルの1/2までであり得る。同様に、信号EN_Q-上に存在する位相雑音は、信号Q-上に存在する位相雑音を増やすことなしに信号LOのクロックサイクルの1/2までであり得る。図11に、図7~図10に関してより十分に説明した、本実施形態における図6の低電力周波数分割器130と高速ラッチ131とによって発生された信号の例示的な波形を示す。低電力周波数分割器130は、イネーブル信号EN_I、EN_Q、EN_I-、およびEN_Q-を発生するように動作する。図示のように、信号EN_I、EN_Q、EN_I-、およびEN_Q-は、互いに位相が90度ずれている50パーセントデューティサイクル信号である。さらに、信号EN_I、EN_Q、EN_I-、およびEN_Q-は、差動信号LOから2で周波数分割される。高速ラッチ131は、出力信号I、Q、I-、およびQ-を発生するように動作する。図示のように、出力信号I、Q、I-、およびQ-は、互いに位相が90度ずれている25パーセントデューティサイクル信号である。さらに、信号I、Q、I-、およびQ-は、差動入力信号LOから2で周波数分割される。図12に、第2の実施形態におけるPPFD113を示す。本実施形態では、PPFD113は、2つのプログラマブル周波数分割器回路、分割器132と分割器133とを含むプログラマブル低電力周波数分割器130を含む。プログラマブル低電力周波数分割器130は、差動入力信号LOを選択可能な整数値Nで周波数分割するように動作する。一例では、プログラマブル周波数分割器130は、差動入力信号LOを、ある構成では2で周波数分割し、別の構成では4で周波数分割する。他の例では、他の整数値たとえば2、3、4、6、8による周波数分割が実行され得る。選択可能な整数値Nは2値デジタル選択信号SELによって判断される。SELは、プログラマブル低電力周波数分割器130によって受信される。SELの値に基づいて、分割器130は、差動入力信号LOを所望の整数値で周波数分割するように構成される。図13に、プログラマブル低電力周波数分割器130のプログラマブル周波数分割器回路132をより詳細に示す。分割器回路132は、第1のデータラッチDラッチ回路204と第2のデータラッチDラッチ回路205とを含む。一例では、Dラッチ回路204および205の各々は、図7に示した分割器回路132に関して説明したように構成され得る。回路204は、差動入力信号LOを2で周波数分割し、Dラッチ204の出力および反転出力に存在する分割された差動出力信号LO/2を発生する。Dラッチ回路204の出力Qは、Dラッチ回路205のクロック入力に結合される。このようにして、Dラッチ回路205は、分割された出力信号LO/2をさらに2で周波数分割し、Dラッチ205の出力および反転出力に存在する分割された差動出力信号LO/4を出力する。また、分割器回路132はスイッチング要素206~209を含む。スイッチング要素206は、Dラッチ回路204の出力を導体169に選択的に結合する。スイッチング要素207は、Dラッチ回路204の反転出力を導体170に選択的に結合する。スイッチング要素208は、Dラッチ回路205の出力を導体169に選択的に結合する。スイッチング要素208は、Dラッチ回路205の反転出力を導体170に選択的に結合する。図示のように、2値デジタル信号SELは、スイッチング要素206および207に実質的に非導電性であるように指令し、スイッチング要素208および209に実質的に導電性であるように指令する。この構成では、Dラッチ回路205の出力および反転出力は、それぞれ導体169および170に結合される。このようにして、導体169上に存在するイネーブル信号EN_Iと導体170上に存在するEN_I-とが4で周波数分割される。代替構成では、SELは、スイッチング要素206および207に実質的に導電性であるように指令し、スイッチング要素208および209に実質的に非導電性であるように指令する。この構成では、Dラッチ回路204の出力および反転出力は、それぞれ導体169および170に結合される。このようにして、導体169上に存在するイネーブル信号EN_Iと導体170上に存在する信号EN_I-とが、2で周波数分割される。図14は、一態様による方法220の流れ図である。ステップ221において、PPFD113は、発振入力信号の第1の部分に基づいてイネーブル信号を発生する。イネーブル信号は入力信号から周波数分割される。ステップ222において、イネーブル信号はPPFD113の高速ラッチ回路に通信される。ステップ223において、PPFD113は、発振入力信号の第2の部分とイネーブル信号とに基づいて出力信号を発生する。出力信号は入力信号から周波数分割される。発振入力信号の電流は、発振入力信号の第1の部分と第2の部分との間で分割される。1つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装した場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用され得、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされ得る、任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスクdiskおよびディスクdiscは、コンパクトディスクdiscCD、レーザディスクdisc、光ディスクdisc、デジタル多用途ディスクdiscDVD、フロッピー登録商標ディスクdiskおよびブルーレイ登録商標ディスクdiscを含み、ディスクdiskは、通常、データを磁気的に再生し、ディスクdiscは、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。1つの例示的な例では、プロセッサ実行可能命令のセット211は、図2のデジタルベースバンド集積回路103中のメモリプロセッサ可読媒体212に記憶される。プロセッサ210は、バス上でメモリ212にアクセスし、命令211を実行し、それによって集積回路103に、RFトランシーバ集積回路102の受信チェーン108中の周波数分割器113を構成および制御および監視させる。いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。たとえば、本出願では、周波数分割器が低電力周波数分割器と高速ラッチとを含むように説明したが、低電力周波数分割器はラッチング機能を含むことができ、高速ラッチは周波数分割能力を含むことができる。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。