"基板上に設けられ、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第1電極および前記第2電極のいずれかに電気的に接続されるプラグと、を備え、前記抵抗変化層は、酸素不足型の第1の遷移金属酸化物層と、前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層とで構成され、前記第1の遷移金属酸化物層は、前記第1電極および前記第2電極の一方と接続され、前記第2の遷移金属酸化物層は、前記第1電極および第2電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きい、不揮発性記憶装置。前記第2の遷移金属酸化物層は、絶縁体である、請求項1に記載の不揮発性記憶装置。基板上に、前記基板の主面に平行な面内において、互いに平行に形成された複数の第1の配線と、前記複数の第1の配線とは異なる面内にあり、互いに平行且つ前記複数の第1の配線に立体交差するように形成された複数の第2の配線と、前記複数の第1の配線と前記複数の第2の配線との立体交差点に対応して設けられた前記不揮発性記憶素子と、を備え、前記不揮発性記憶素子のそれぞれは、前記第1電極が対応する前記第1の配線と電気的に接続され、前記第2電極が対応する前記第2の配線と電気的に接続され、前記抵抗変化層がそれぞれ対応する前記第1の配線および前記第2の配線を介して前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化するよう構成されており、前記第1電極および前記第2電極の一方は、対応する前記第1の配線および前記第2の配線の一方と前記プラグを介して電気的に接続され、前記第1電極および前記第2電極の他方は、対応する前記第1の配線および前記第2の配線の他方と電気的に直接接続される、請求項1に記載の不揮発性記憶装置。前記抵抗変化層の前記第2の遷移金属酸化物層が接続される前記第1電極あるいは前記第2電極が、イリジウムまたはイリジウムと他の貴金属との合金で形成されている、請求項1に記載の不揮発性記憶装置。前記抵抗変化層は、さらに、前記第1の遷移金属酸化物層および前記第2の遷移金属酸化物層の側面を被覆するように設けられ、前記第1の遷移金属酸化物層よりも酸素含有率が高い第3の遷移金属酸化物層を有し、前記第3の遷移金属酸化物層は、前記第1電極と前記第2電極との間に挟まれており、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きく、前記第1電極および前記第2電極の前記基板の主面に平行な面の面積より小さい、請求項1に記載の不揮発性記憶装置。前記プラグと前記不揮発性記憶素子とが接続される側の前記プラグの端面の面積は、前記不揮発性記憶素子の前記基板に平行な断面の断面積より大きい、請求項1に記載の不揮発性記憶装置。基板上に設けられ、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第1電極および前記第2電極の一方に電気的に接続されるプラグと、前記基板の主面に平行な面内に形成された第1の配線と、前記第1の配線とは異なる面内に形成された第2の配線と、を備え、前記第1の配線および前記第2の配線の一方は、前記不揮発性素子の前記第1電極および前記第2電極の一方に前記プラグを介して電気的に接続され、かつ、前記第1の配線および前記第2の配線の他方は、前記不揮発性素子の前記第1電極および前記第2電極の他方に電気的に直接接続され、前記抵抗変化層は、酸素不足型の第1の遷移金属酸化物層と、前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層とで構成され、前記第1の遷移金属酸化物層は、前記第1電極および前記第2電極の一方と接続され、前記第2の遷移金属酸化物層は、前記第1電極および第2電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きい、不揮発性記憶装置。前記第1の配線および前記第2の配線は、銅を主成分とする、請求項7に記載の不揮発性記憶装置。基板上に少なくとも配線と当該配線に接続されるプラグを形成する工程Aと、前記プラグの上方に、第1電極と、前記第1電極の上方に位置する第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Bと、を含み、前記工程Bにおける前記抵抗変化層の形成は、前記第1電極および前記第2電極の一方に接続される酸素不足型の第1の遷移金属酸化物層を形成する工程b1と、前記第1電極および前記第2電極の他方に接続される前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層を形成する工程b2と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび/または前記積層構造を形成する工程b3と、を含む、不揮発性記憶装置の製造方法。前記工程Aは、前記基板上に、互いに平行且つ複数の第1の配線を形成する工程a1と、前記複数の第1の配線上の各々に複数の前記プラグを形成する工程a2とを備え、さらに、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内において、互いに平行且つ前記複数の第1の配線に立体交差するように、複数の第2の配線を形成する工程C、を含み、前記第1電極および前記第2電極の一方は、前記プラグを介して前記第1の配線と電気的に接続され、かつ、前記第1電極および前記第2電極の他方は、電気的に直接接続されるように形成する、請求項9に記載の不揮発性記憶装置の製造方法。前記工程Bは、前記プラグの上方に、第1の電極層を積層する工程と、前記第1の電極層上に前記第1の遷移金属酸化物層および前記第2の遷移金属酸化物層を含む遷移金属酸化物層を積層する工程と、前記遷移金属酸化物層上に第2の電極層を積層して積層体を形成する工程と、前記積層体の一部を除去して前記プラグ上に前記積層構造を形成する工程と、を含む、請求項9に記載の不揮発性記憶装置の製造方法。前記工程Bは、さらに、前記抵抗変化層の側面を酸化して前記第1の遷移金属酸化物層の側面を被覆するように、前記第1の遷移金属酸化物層より酸素含有率が高い第3の遷移金属酸化物層を形成することにより前記第1の遷移金属酸化物層の前記基板の主面に平行な方向の面積を縮小し、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積を前記プラグと前記積層構造とが接続される前記プラグの端面の面積より小さくする工程を含む、請求項9に記載の不揮発性記憶装置の製造方法。基板上に少なくとも第1の配線と当該第1の配線に接続されるプラグを形成する工程Aと、前記プラグの上方に、第1電極と、前記第1電極の上方に位置する第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Bと、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内に第2の配線を形成する工程Cと、を含み、前記工程Bにおける前記抵抗変化層の形成は、前記第1電極および前記第2電極の一方に接続される酸素不足型の第1の遷移金属酸化物層を形成する工程b1と、前記第1電極および前記第2電極の他方に接続される前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層を形成する工程b2と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび/または前記積層構造を形成する工程b3と、を含み、前記工程Cにおける前記第2の配線の形成は、前記積層構造を被覆して絶縁膜を形成する工程c1と、前記積層構造が露出するように前記絶縁膜の一部を除去して、前記積層構造上に配線溝を形成する工程c2と、前記配線溝に前記第2の配線を形成する工程c3とを含む、不揮発性記憶装置の製造方法。ここで、初期ブレイクにより形成される導電パスは、フィラメントのような形状を有していると考えられる。また、導電パスの水平な断面の断面積は、不揮発性記憶素子の電極に接続されたプラグの水平な断面の断面積よりかなり小さく、しかも、導電パスは抵抗変化層の何れの場所にできるか特定できない。このとき、導電パスを形成するための初期ブレイクダウン電圧は、複数の不揮発性記憶素子間でばらつくという問題がある。初期ブレイクダウン電圧がばらつくと、抵抗変化特性がばらつき、複数の不揮発性記憶素子で構成される不揮発性記憶装置の歩留りや信頼性が低下する可能性がある。特に、上部電極の材料としてイリジウムIrまたはIrと他の貴金属との合金を用いた場合、不揮発性記憶素子間の寸法ばらつきによって初期ブレイクダウン電圧が敏感に変化することがあり、このような電極材料を用いた不揮発性記憶素子においては、不揮発性記憶素子間の初期ブレイクダウン電圧のばらつきが大きくなる問題がある。本発明は上記の課題を解決するためになされたものであり、不揮発性記憶素子間における初期ブレイクダウン電圧のばらつきを抑えて歩留りの低下を防止することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。本発明のある態様に係る不揮発性記憶装置は、基板上に設けられ、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第1電極および前記第2電極のいずれかに電気的に接続されるプラグと、を備え、前記抵抗変化層は、酸素不足型の第1の遷移金属酸化物層と、前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層とで構成され、前記第1の遷移金属酸化物層は、前記第1電極および前記第2電極の一方と接続され、前記第2の遷移金属酸化物層は、前記第1電極および第2電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きいように構成される。上記構成によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第1の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。前記第2の遷移金属酸化物層は、絶縁体であってもよい。前記不揮発性記憶装置は、さらに、基板上に、前記基板の主面に平行な面内において、互いに平行に形成された複数の第1の配線と、前記複数の第1の配線とは異なる面内にあり、互いに平行且つ前記複数の第1の配線に立体交差するように形成された複数の第2の配線と、前記複数の第1の配線と前記複数の第2の配線との立体交差点に対応して設けられた不揮発性記憶素子と、を備え、前記不揮発性記憶素子のそれぞれは、前記第1電極が対応する前記第1の配線と電気的に接続され、前記第2電極が対応する前記第2の配線と電気的に接続され、前記抵抗変化層がそれぞれ対応する前記第1の配線および前記第2の配線を介して前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化するよう構成されており、前記第1電極および前記第2電極の一方は、対応する前記第1の配線および前記第2の配線の少なくとも一方と前記プラグを介して電気的に接続され、前記第1電極および前記第2電極の他方は、対応する前記第1の配線および前記第2の配線の他方と電気的に直接接続されていてもよい。前記抵抗変化層の前記第2の遷移金属酸化物層が接続される前記第1電極あるいは前記第2電極は、イリジウムまたはイリジウムと他の貴金属との合金で形成されていてもよい。前記抵抗変化層は、さらに、前記第1の遷移金属酸化物層および前記第2の遷移金属酸化物層の側面を被覆するように設けられ、前記第1の遷移金属酸化物層よりも酸素含有率が高い第3の遷移金属酸化物層を有し、前記第3の遷移金属酸化物層は、前記第1電極と前記第2電極との間に挟まれており、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きく、前記第1電極および前記第2電極の前記基板の主面に平行な面の面積より小さくてもよい。前記プラグと前記不揮発性記憶素子とが接続される側の前記プラグの端面の面積は、前記不揮発性記憶素子の前記基板に平行な断面の断面積より大きくてもよい。本発明の他の態様に係る不揮発性記憶装置は、基板上に設けられ、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第1電極および前記第2電極の一方に電気的に接続されるプラグと、前記基板の主面に平行な面内に形成された第1の配線と、前記第1の配線とは異なる面内に形成された第2の配線と、を備え、前記第1の配線および前記第2の配線の一方は、前記不揮発性素子の前記第1電極および前記第2電極の一方に前記プラグを介して電気的に接続され、かつ、前記第1の配線および前記第2の配線の他方は、前記不揮発性素子の前記第1電極および前記第2電極の他方に電気的に直接接続され、前記抵抗変化層は、酸素不足型の第1の遷移金属酸化物層と、前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層とで構成され、前記第1の遷移金属酸化物層は、前記第1電極および前記第2電極の一方と接続され、前記第2の遷移金属酸化物層は、前記第1電極および第2電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第1の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きいように構成される。上記構成によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第1の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。さらに、第1電極および第2電極のうちプラグが設けられているのとは反対側の電極において接続される第1の配線または第2の配線が不揮発性素子と電気的に直接接続されるため、不揮発性素子の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。不揮発性素子の反対側にもプラグ上層側プラグを設けることとすると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、不揮発性記憶素子の一方の側のプラグの基板の主面に平行な面積を第1の遷移金属酸化物層の基板の主面に平行な面の断面積より大きくしつつ、不揮発性記憶素子の他方の側の電極は第1の配線または第2の配線と直接接続させることにより、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。前記第1の配線および前記第2の配線は、銅を主成分としてもよい。また、本発明のさらに他の態様に係る不揮発性記憶装置の製造方法は、基板上に少なくとも配線と当該配線に接続されるプラグを形成する工程Aと、前記プラグの上方に、第1電極と、前記第1電極の上方に位置する第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Bと、を含み、前記工程Bにおける前記抵抗変化層の形成は、前記第1電極および前記第2電極の一方に接続するように、酸素不足型の第1の遷移金属酸化物層を形成する工程b1と、前記第1電極および前記第2電極の他方に接続するように、前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層を形成する工程b2と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび/または前記積層構造を形成する工程b3と、を含むものである。上記方法によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第1の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。前記工程Aは、前記基板上に、互いに平行且つ複数の第1の配線を形成する工程a1と、前記複数の第1の配線上の各々に複数の前記プラグを形成する工程a2とを含み、さらに、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内において、互いに平行且つ前記複数の第1の配線に立体交差するように、複数の第2の配線を形成する工程C、を含み、前記第1電極および前記第2電極の一方は、前記プラグを介して前記第1の配線と電気的に接続され、かつ、前記第1電極および前記第2電極の他方は、電気的に直接接続されるように形成してもよい。前記工程Bは、前記プラグの上方に、第1の電極層を積層する工程と、前記第1の電極層上に前記第1の遷移金属酸化物層および前記第2の遷移金属酸化物層を含む遷移金属酸化物層を積層する工程と、前記遷移金属酸化物層上に第2の電極層を積層して積層体を形成する工程と、前記積層体の一部を除去して前記プラグ上に前記積層構造を形成する工程と、を含んでもよい。前記工程Bは、さらに、前記抵抗変化層の側面を酸化して前記第1の遷移金属酸化物層の側面を被覆するように、前記第1の遷移金属酸化物層より酸素含有率が高い第3の遷移金属酸化物層を形成することにより前記第1の遷移金属酸化物層の前記基板の主面に平行な方向の面積を縮小し、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積を前記プラグと前記積層構造とが接続される前記プラグの端面の面積より小さくする工程を含んでもよい。また、本発明のさらに他の形態に係る不揮発性記憶装置の製造方法は、基板上に少なくとも第1の配線と当該第1の配線に接続されるプラグを形成する工程Aと、前記プラグの上方に、第1電極と、前記第1電極の上方に位置する第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第1電極、前記第2電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Bと、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内に第2の配線を形成する工程Cと、を含み、前記工程Bにおける前記抵抗変化層の形成は、前記第1電極および前記第2電極の一方に接続される酸素不足型の第1の遷移金属酸化物層を形成する工程b1と、前記第1電極および前記第2電極の他方に接続される前記第1の遷移金属酸化物層より酸素含有量の多い第2の遷移金属酸化物層を形成する工程b2と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第1の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび/または前記積層構造を形成する工程b3と、を含み、前記工程Cにおける前記第2の配線の形成は、前記積層構造を被覆して絶縁膜を形成する工程c1と、前記積層構造が露出するように前記絶縁膜の一部を除去して、前記積層構造上に配線溝を形成する工程c2と、前記配線溝に前記第2の配線を形成する工程c3とを含んでいる。上記方法によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第1の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。さらに、第1電極および第2電極のうちプラグが設けられているのとは反対側の電極において接続される第1の配線または第2の配線が不揮発性素子と電気的に直接接続されるため、不揮発性素子の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。不揮発性素子の反対側にもプラグ上層側プラグを設けることとすると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、不揮発性記憶素子の一方の側のプラグの基板の主面に平行な面積を第1の遷移金属酸化物層の基板の主面に平行な面の断面積より大きくしつつ、不揮発性記憶素子の他方の側の電極は第1の配線または第2の配線と直接接続させることにより、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。本発明の上記目的、他の目的、特徴、および利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。本発明は以上に説明したように構成され、不揮発性記憶素子間における初期ブレイクダウン電圧のばらつきを抑えて歩留りの低下を防止することができるという効果を奏する。以下、本発明の実施形態について、図面を参照しながら説明する。第1の実施形態図1は本発明の第1の実施形態に係る不揮発性記憶装置の構成を示す平面図である。また、図2は図1に示される不揮発性記憶装置におけるII-II’線に沿った断面を示す断面図である。図1および図2に示すように、本実施形態における不揮発性記憶装置は、例えば銅Cuを主成分とする複数の第1の配線101と、同様に例えば銅を主成分とする複数の第2の配線102が立体交差する部分に、直列に接続された不揮発性記憶素子108と電流制御素子112とで構成されるメモリセルmemorycell104が形成され、当該メモリセルがアレイ状に配置されてメモリセルアレイmemorycellarrayを構成している。複数の第1の配線101は、半導体基板117上に互いに平行に形成され、複数の第2の配線102は、複数の第1の配線101の上方の半導体基板117の主面に平行以下、水平というな面内において互いに平行且つ複数の第1の配線101に立体交差するように形成されている。本実施形態において、第1の配線101および第2の配線102の膜厚は、例えば、300nm~400nmである。銅で構成される第1の配線101および第2の配線102は、例えば通常のシリコン熱酸化膜と比べて誘電率が低いプラズマplasmaSiO2やFSG、SiON等の層間絶縁層113中に形成されたトレンチtrench内に、例えばタンタルTaや窒化タンタルTaNを含むバリア層barrierlayer118膜厚10~40nm、ここでは20nmを介して埋め込み形成されている。さらに、第1の配線101および第2の配線102上にはライナ層linerlayer114として、例えばプラズマCVD法で形成されたSiN層膜厚50nm程度が形成され、その上に再び層間絶縁層113が形成されている。また、一部のプラグ119は不揮発性記憶素子108を介さずに直接第2の配線102に接続され、周辺回路に接続される。不揮発性記憶素子108は、対応する第1の配線101と電気的に接続された第1電極105と、対応する第2の配線102と電気的に接続された第2電極107と、第1電極105と第2電極107との間に介在し、それぞれ対応する第1の配線101および第2の配線102を介して第1電極105と第2電極107との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層106とで構成compriseされる。第1電極105は、例えばタンタルTa、窒化タンタルTaN、チタンTi、窒化チタンTiN等から選ばれる材料で形成され、膜厚は10~100nm程度である。本実施形態において、第1電極105は窒化タンタルにより形成され、その膜厚は30nmに設定されている。抵抗変化層106の内、第1の領域第1の遷移金属酸化物層115は、例えば酸素を含む雰囲気中で、当該遷移金属ターゲットをスパッタして遷移金属酸化物薄膜を形成する反応性スパッタ法で形成されたタンタル、チタン、ニッケルNi等を含む酸素不足型の遷移金属酸化物で構成され、膜厚は10~100nm、抵抗率は0.5~20mΩcmである。本実施形態において、抵抗変化層の第1の領域115は、酸素不足型のタンタル酸化物で形成され、その膜厚は45nmで抵抗率は2mΩcmに設定されている。ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成stoichiometriccompositionの遷移金属酸化物例えば、酸化タンタルの場合、Ta2O5より酸素含有量が少ない酸化タンタルの場合、TaOxで表すと、0<x<2.5遷移金属酸化物を指す。化学量論的組成stoichiometriccompositionの遷移金属酸化物は絶縁体の特性を示すが、酸素不足型の遷移金属酸化物は酸素の含有率に応じて半導体乃至絶縁体的な特性を示す。第1の領域115は、半導体的な特性を示し導電性を有する。また、第2の領域第2の遷移金属酸化物層116の膜厚は、1~10nmで、ほぼ絶縁体として構成される。抵抗変化層の第2の領域116は、例えば第1の領域115の表面を酸化することで形成できる。その膜厚は、ここでは5nmである。上記の抵抗変化層の第1の領域115と第2の領域116で抵抗変化層106を構成している。ここで、本実施形態における抵抗変化層106の第1の領域115におけるタンタル酸化物は、TaOxと表した場合に0<x<2.5を満足し、好ましくは0.8≦x≦1.9を満足する。また、抵抗変化層106の第2の領域116におけるタンタル酸化物は、TaOyと表した場合、x<y≦2.5を満足し、例えばTa2O5である。なお、タンタルおよびその酸化物は、通常の半導体プロセスに一般的に用いられている材料であり、通常の半導体プロセスに対して非常に親和性が高い材料といえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。また、抵抗変化層106の第2の領域116の酸素不足度は、抵抗変化層106の第1の領域115の酸素不足度より小さいともいえる。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。通常、化学量論的組成の酸化物は、絶縁体的な特性を示すことが多く、酸素不足型の遷移金属酸化物は半導体的な特性を示すことが多い。つまり、抵抗変化層106の第2の領域116は、第1の領域115よりも酸素不足度を小さくして抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第1の電極105および第2の電極107間に印加された電圧は、抵抗変化層106の第2の領域116に、より多くの電圧が分配され、抵抗変化層106の第2の領域116中で発生する酸化還元反応をより起こしやすくすることができる。第2電極107は、例えば白金Pt、イリジウムIr、パラジウムPd、ルテニウムRu等の貴金属またはそれらを含む合金から形成され、膜厚は10~100nm程度である。本実施形態では、第2電極107はイリジウムにより形成され、その膜厚は50nmに設定されている。以上のように、抵抗変化層106は、第1電極105に接し、酸素不足型の遷移金属酸化物を含む第1の領域115と、第2電極107に接し、第1の領域115よりも酸素含有率が高い遷移金属酸化物を含む第2の領域116とを有している。ここで、抵抗変化層106において生じる抵抗変化現象について、酸素不足型のタンタル酸化物を例に説明する。酸素不足型の遷移金属酸化物を二つの電極で挟んだ構成の抵抗変化層における抵抗変化現象は、下記の式で示されるように、第2電極との界面近傍の高酸素含有率層第2の領域116を構成するタンタル酸化物の酸化還元反応に起因すると推察される。Ta2O52e-→2TaO2O2-還元反応2TaO2O2-→Ta2O52e-酸化反応第1電極105を基準にして第2電極107に負の電圧を印加した場合には、第2の領域116に電子が注入されることにより第2の領域116中において還元反応が進行しTaO2が第2の領域116中に存在する状態になる。その結果、低抵抗状態が発現すると考えられる。一方、第2電極107に正の電圧を印加した場合には、酸素イオンの移動により第2の領域116中において酸化反応が進行しTa2O5が第2の領域116中に存在する状態となる。その結果、高抵抗状態が発現すると推察される。上式に示される酸化還元反応が効率的に進行するためには、抵抗変化現象を発現させる側の電極層第2電極107に用いられる材料の標準電極電位が、抵抗変化層を構成する遷移金属ここではTaの標準電極電位よりも高いことが重要である。標準電極電位は酸化されにくさの指標であり、その値が高いほど酸化されにくい。白金PtやイリジウムIr等の貴金属は通常他の金属より高い標準電極電位を有する。従って、酸化還元反応により抵抗変化させたい層に近接して標準電極電位が高い電極を構成すると、酸化還元反応に寄与する酸素イオンの大部分が、抵抗変化層第2の領域116中の酸化還元反応に寄与することになる。ここで、Taおよび白金の標準電極電位はそれぞれ-0.6および1.19であり、1V以上の電位差が存在するため、上式の反応が効率的に進行すると考えられる。電極と電極に接する抵抗変化層を構成する金属との標準電極電位の差が大きいほど抵抗変化が起こりやすく、その差が小さくなるにつれて抵抗変化が起こりにくいことから、電極材料の酸化のされにくさ、あるいは抵抗変化層を構成する金属の酸化されやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。そのため、抵抗変化現象を発現させる側第2の領域116側の電極第2電極107の材料には標準電極電位が高い白金、パラジウムPd、イリジウム等の貴金属元素およびこれらを組み合せた合金が有効である。なお、本明細書および特許請求の範囲における合金とは、複数の貴金属を予め合金化したものを電極として形成したものだけでなく、複数の貴金属を電極として形成する際にスパッタにより混合して合金化する態様をも含む。抵抗変化層106としてはタンタル酸化物以外に、ハフニウムHf酸化物やジルコニウムZr酸化物等を用いることができる。これらの酸化物は、本実施形態におけるタンタル酸化物と同様に酸素含有率が異なる抵抗変化層を積層することにより、極性の異なる電気パルスを印加すると上記と同様の酸化還元反応が起こり、抵抗変化現象が発現する。ハフニウム酸化物やジルコニウム酸化物等の抵抗変化層を用いた場合の電極材料の選定についても、上記と同様のことが言える。また、抵抗変化層106の第1の領域115を構成する第1の遷移金属と、第2の領域116を構成する第2の遷移金属とは、同じ材料を用いてもよいし、異なる材料を用いてもよい。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第2の領域116中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。また、第2の遷移金属で構成される酸化物の誘電率は第1の遷移金属で構成される酸化物の誘電率より大きい方が好ましい。あるいは、第2の遷移金属で構成される酸化物のバンドギャップは第1の遷移金属で構成される酸化物のバンドギャップより小さい方が好ましい。前記の条件のいずれか一方または両方を満足する第1の遷移金属で構成される酸化物および第2の遷移金属で構成される酸化物を抵抗変化層106に用いることにより、第2の領域116の絶縁破壊電界強度が第1の領域115の絶縁破壊電界強度に比べて小さくなり、初期ブレイク電圧が低減できる。これは、J.McPhersonetal.,IEDM2002,p.633-636の図1に示されているように酸化物層の絶縁破壊電界強度BreakdownStrengthと誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。また、J.McPhersonetal.,IEDM2002,p.633-636の図2に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界強度が大きくなるという相関関係が見られるためである。抵抗変化層106として積層構造の酸素不足型のタンタル酸化物等の遷移金属酸化物を用いた場合、絶縁体である第2の領域116の存在により製造直後の不揮発性記憶素子の初期抵抗は非常に高く、そのままでは通常の抵抗変化電圧パルスを用いて抵抗変化させることはできない。抵抗変化特性を得るためには、初期の状態の抵抗変化層に通常の抵抗変化に用いる電圧より高い電気的パルス初期ブレイクダウン電圧を印加して、導電パスを抵抗変化層106第2の領域116内に形成するブレイクダウンさせる必要がある。このような処理は初期ブレイクと呼ばれている。図11は不揮発性記憶素子における抵抗変化層の抵抗値とパルス印加回数との関係を示すグラフである。図11に示されるように、初期ブレイクにおいては、抵抗変化層106に初期ブレイクダウン電圧を印加することにより、抵抗変化層106の高酸素含有率層すなわち高抵抗層である第2の領域116に電流を流し、当該第2の領域116の抵抗値を非常に高い初期抵抗値1×106~1×108Ω程度から抵抗変化が可能な低い抵抗値1×102~1×104Ωに調整初期ブレイクする。ここで、初期ブレイクにより形成される導電パスは、フィラメントのような形状を有しており、その直径は、10nm程度であることが確認されている。つまり、絶縁体である抵抗変化層106の第2の領域116にフィラメント形状の導電パスを形成することにより、第2電極107と抵抗変化層106の第1の領域115との間が導通可能となる。このような導電パスの水平な断面の断面積はプラグ103の水平な断面例えば200nm角程度の断面積より小さく、しかも、当該水平な断面の何れに形成されるか予測できない。一方、クロスポイント型の不揮発性記憶装置において、図16に示すような構造の場合、プラグ64の表面が層間絶縁層62の表面に対しリセス凹部を生じ、その段差が抵抗変化素子55に転写され、第2の領域66xに局所的な屈曲部が発生し、初期ブレイクダウン電圧がばらつく場合がある。また、抵抗変化層55がプラグ64に対して大きく重ね合わせずれを生じると、抵抗変化層55において局所的な屈曲部が発生し、初期ブレイクダウン電圧がばらつく場合がある。図13は上下のプラグ31,32間に形成された不揮発性記憶素子8において、プラグ31、32と不揮発性記憶素子8間に重ね合わせずれmisalignmentを生じたときの走査型電子顕微鏡画像を示す図である。図13において上部電極7はイリジウム、下部電極5は窒化タンタルでそれぞれ形成され、その間に酸素不足型のタンタル酸化物による抵抗変化層6が形成されている。また、上部電極7に接する抵抗変化層6の領域には、高抵抗のタンタル酸化膜が形成されている図示せず。図13においては下部のプラグ32に対して抵抗変化層6の重ね合わせずれが発生しており、これによる抵抗変化層6および下部のプラグ32における局所的な変質酸化と推定されるが生じているのが分かる。このように、抵抗変化層6やプラグ31,32において変質が生じると、電流が流れる実効的な素子寸法および面積がばらつくおそれがある。電流が流れる実効的な素子寸法および面積がばらつくと、初期ブレイクを行う際に素子に流れる電流の流れがばらつき、初期ブレイクダウン電圧がばらつく。本実施形態における不揮発性記憶素子108は、抵抗変化層106が、下部のプラグのリセスや重ね合わせずれ等による局所的な屈曲部が発生することなく平坦な下地層上に形成され、第1電極、第2電極および抵抗変化層が基板の主面と平行にかつ平坦に形成された積層構造を有している。より具体的には、不揮発性記憶素子108は第1電極105と抵抗変化層106の界面、第2電極107と抵抗変化層106の界面が基板117の主面に平行に平坦に積層された構造を有している。また、不揮発性記憶素子108の下層に電流制御素子112が形成されてメモリセル104を構成し、電流制御素子112の各層も同様に平坦に積層されている。その上で、本実施形態に係る不揮発性記憶装置は、積層構造のメモリセル104に直列に接続されるプラグビア103を備えている。プラグ103は、例えば銅により埋め込み形成される。第1の配線101と積層構造のメモリセル104とは、プラグ103を介して接続され、第2の配線102と積層構造のメモリセル104とは直接接続されている。プラグ103を用い、その高さを調整することにより、積層構造を構成する各層の膜厚を最適化した状態で、第1の配線101と第2の配線102間の距離を最適化し、配線間の寄生容量とプラグの寄生抵抗の値を最適化し、動作速度と消費電力を最適化することができる。ここで、プラグ103が積層構造のメモリセル104と接触する側の端面図2におけるZ-Z’の面積第1の面積S1は、抵抗変化層106の水平な断面図2におけるY-Y’であり、半導体基板117の主面に平行な面の断面積第2の面積S2より大きくなるように構成されている。つまり、本実施形態においては、プラグ103が積層構造のメモリセル104と接触する側のプラグ103の端面の面積第1の面積S1は、積層構造のメモリセル104全体の水平な断面の断面積第2の面積S2より大きくなるよう構成されている。従って、プラグ103の第1の面積S1が抵抗変化層106の第2の面積S2より大きくなるような構成とすることにより、メモリセル104を形成する下地部分をプラグ103のみで構成することができ、積層構造のメモリセル104、特に抵抗変化層106が、プラグ103の上面からはみだすことなく積層構造のメモリセル104を形成することが可能となり、抵抗変化層106と上部電極の107の界面を平坦に形成することができる。これによって、初期ブレイクダウン電圧のばらつきを抑制することが可能である。ここで、プラグ103のメモリセル104と接触する側の端面の面積第1の面積S1は、抵抗変化層106の水平な断面の断面積第2の面積S2に抵抗変化層形成時の重ね合わせずれマージン分の面積を加算した面積より大きい。このような面積S1を設定することにより、プラグのリセスが発生せず、かつ下地のプラグ103の上面からはみだしてメモリセル104の各層が形成されることがないため、全体的に平坦な抵抗変化層を形成することができる。メモリセル104の各層が平坦な面基板117の主面に平行な面を有していることにより、電圧印加時においてメモリセル104の第1電極105と第2電極107との間に生じる電気力線は基板117の主面に平行な面に垂直な方向となる。電気力線が途中で曲げられると初期ブレイクが安定的に行われないため、電極間を流れる電流の電気力線がまっすぐプラグ103を通過することが好ましい。つまり、抵抗変化層106の水平な断面に対して導電パス形成に寄与する下部のプラグ103の水平な断面の断面積を相対的に大きくすることにより、簡単な積層構造を用いて第1電極105と第2電極107との間で生じる電気力線を有効に活かして抵抗変化層106に流れる電流密度を大きくすることができる。このため、初期ブレイクダウン電圧のばらつきを小さくすることができる。さらに、不揮発性記憶素子108における書き込みや読み出し時においても抵抗変化層106に流れる電流密度を大きくすることができるため、メモリアレイの高速動作が可能となる。初期ブレイクダウン電圧のばらつきは電極材料によっても異なる。従来、不揮発性記憶素子の電極材料としては、白金やイリジウム等の貴金属材料がよく用いられる。電極材料として膜厚20~50nm程度の白金やパラジウムを用いた場合、白金やパラジウムの電極形成後に400°C程度の加熱工程を行うことで、当該電極から抵抗変化層側に向かって電極材料による小さな突起ヒロック:hillockが発生することが、発明者らの実験によって判明している。一方、電極材料にイリジウムを用いた場合、加熱工程を行っても突起は発生しにくい。これは、白金とイリジウムとの物理特性熱膨張係数およびヤング率の違いによるものと推察される。白金の熱膨張係数は、8.8×10-6°C-1とイリジウムの熱膨張係数6.4×10-6°C-1に比べて大きい。また、白金のヤング率Youngsmodulusは、152×109N/m2とイリジウムのヤング率529×109N/m2に比べて小さい。このことは、白金がイリジウムに比べ、ストレスによる塑性変形が生じやすいことを示す。つまり、白金はイリジウムと比べて熱的にも応力的にもヒロックを生じやすい特性を有する。白金と同様の物理特性を有するパラジウムについても同様にヒロックを生じやすい。図12Aおよび図12Bは、不揮発性記憶素子において電極材料として白金およびイリジウムを用いた場合の電極近傍断面のTEM透過型電子顕微鏡画像を示す図である。図12Aは白金を電極に用いた場合の断面を示し、図12Bはイリジウムを電極に用いた場合の断面を示す。図12Aにおいては、下部電極301aと上部電極304aとの間に第1の抵抗変化層302aおよび第2の抵抗変化層303aが積層されている。第2の抵抗変化層303aが高酸素含有率層であり、この第2の抵抗変化層303aに近接する側に設けられた上部電極304aの電極材料として白金が用いられている。図12Aに示されるように、上部電極304aから生じたヒロック図中の丸内によって、第2の抵抗変化層303aが部分的に薄くなっている。これに対し、図12Bは、上部電極304bの電極材料をイリジウムとしたこと以外は図12Aと同様の構成を有している符号は図12Aにおけるaをbに書き換えているが、第2の抵抗変化層303bの膜厚は均一であり、上部電極304bにヒロックが発生していない。したがって、電極にヒロックが発生しない材料を用いれば、初期ブレイクダウン電圧のばらつきは抑制できる。白金やパラジウムを電極材料に用いた場合でも、膜厚を10nm以下にすることにより、電極膜が発生するストレスを抑制する事ができ、ヒロックは発生しない。本実施形態において、さらに第2電極107の電極材料として、イリジウムまたはイリジウムと他の貴金属との合金特にイリジウムを主成分とする合金や、膜厚10nm以下の白金あるいはパラジウムを用いることにより、初期ブレイクダウン電圧のばらつきを抑制することができる。図14は抵抗変化層の水平な断面積において、抵抗変化層に電流が流れる時の実効的な寸法と、初期ブレイク率の関係を示している。ここで、まず実効的な寸法とは、電流密度を決定する断面積の1方向における平均の寸法を電気特性から算出して推定したものであり、初期ブレイク時の電流パス形成に寄与するものである。図14では、設計寸法より小さい実効的な寸法の抵抗変化層を得るため、抵抗変化素子形成後に側壁酸化を施している。ここで、側壁酸化とは、抵抗変化素子の外周側を酸化して、抵抗変化層の外周側に、その内側よりも高濃度な酸化物層を形成する工程である。側壁酸化を行うことにより、エッチング時のダメージが残る抵抗変化層の周辺部を高抵抗化して抵抗変化層の周辺部に導電パスが形成されるのを防ぐ。これと同時に、導電パス形成時の電流を抵抗変化層の中央部に集中させ、抵抗変化層の中央部に導電パスが形成されることを促進する。図15は実効的な寸法の求め方の一例を表している。横軸に寸法を変えて形成した不揮発性記憶素子抵抗変化層の設計寸法、縦軸に素子に流れる平均の電流値を取り、設計寸法が異なる素子をプロットすることで電流値の寸法依存性を表す曲線1次の線形近似曲線を得ることができる。この曲線はほぼ直線となるため、その外挿線と横軸の交点、すなわち電流値が0となる設計寸法が電気的には電流が流れない領域の寸法実効的な素子面積ゼロの点、オフセット寸法を表している。よって、素子に電流が流れる部分の実効的な寸法正方形と仮定した場合の一辺の寸法は、設計寸法からこの電流が流れない領域の寸法を差し引いた値で表すことができる。図15の曲線からは実効的な寸法は、設計寸法が一辺0.5μmの場合はオフセット寸法0.29μmを差し引いた0.21μmと推定できる。図14において、抵抗変化層の水平な断面積において素子に電流が流れる実効的な寸法正方形と仮定した場合の一辺の寸法は、水平な断面において電流が流れる実効的な寸法正方形と仮定した場合の一辺の寸法が小さいほど初期ブレイク率が高い、すなわち安定して初期ブレイクが行えることが分かる。言い換えれば、初期ブレイク率を高くするためには、抵抗変化層に流れる電流密度が高い抵抗変化層の断面において電流が流れる実効的な寸法が小さい、つまり、実効面積が小さいほどよいという知見が得られる。上記の知見より本実施形態において、さらに抵抗変化素子108を形成後に抵抗変化層106の側壁酸化を実施することにより、初期ブレイク率を向上させることができる。本実施形態において、不揮発性記憶装置は、さらに積層構造のメモリセル104の一部として電流制御素子112を含んでいる。すなわち、本実施形態における積層構造のメモリセル104は、不揮発性記憶素子108および電流制御素子112を含んでいる。電流制御素子112は、第3電極109と、第4電極111と、第3電極109と第4電極111とに挟まれた電流制御層例えば半導体層110とを含んでいる。このように、本実施形態における電流制御素子112は、金属-半導体-金属MSMダイオードを構成している。第3電極109は、例えばタンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、酸素不足型のタンタル酸化物等から形成され、膜厚は10~50nmである。本実施形態において、第3電極109は、窒化タンタルで形成され、その膜厚は20nmに設定されている。第4電極111も第3電極109と同様の材料と膜厚で形成される。また、半導体層110は、例えば窒素濃度が化学量論的組成より低い窒素不足型のシリコン窒化物から形成され、SiNzと表した場合に0<z≦0.85を満足する。半導体層110の膜厚は10~30nmである。本実施形態における半導体層110は、z=0.3とし、その膜厚を20nmとしている。なお、電流制御素子112を半導体層110の代わりに絶縁体層を設けることにより金属-絶縁体-金属MIMダイオードとして構成してもよい。なお、本実施形態のように不揮発性記憶素子108の第1電極105と電流制御素子112の第4電極111を同じ材料で形成することにより、両者を一体的に形成することもできる。この場合、一体となった共用電極の膜厚は10~50nm例えば20nmでよい。電流制御素子112は、第1電極105および第4電極111を介して、抵抗変化層106と直列接続されており、電流制御素子112と抵抗変化層106とは電気的に接続されている。この電流制御素子112は、電圧に対して非線形な電流特性電流が流れない領域と流れる領域を有するを示すものである。また、この電流制御素子112は、電圧に対して双方向性の電流特性正および負の電圧について、上記の非線形な電流特性を有するを有しており、正および負の領域で対称な電圧電流特性を有する場合、所定の閾値電圧Vfで導通一方の電極を基準にしてVf以上および-Vf以下で導通するように構成されている。このように、抵抗変化層106の断面Y-Y’の断面積S2は、プラグ103の端面Z-Z’の断面積S1より面積が小さいため、プラグ103と積層構造のメモリセル104の重ね合わせずれまたは積層構造のメモリセル104の寸法ばらつきが発生してもプラグ103より内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層106の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子108に流れる電流密度のばらつきが低減され、電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。また、図1に示すように、1つの不揮発性記憶素子108の面積は、配線幅の最小加工寸法をFとし、配線間間隔ピッチを2Fとした場合、2次元、2値多値を用いないで考えると理想的な4F2が実現可能となる。例えば、配線幅Fは50~250nmであり、ここではF=200nmとすると、第1の配線101と第2の配線102との立体交差点における一辺の寸法は共に200nmとなり、プラグ103の一辺の寸法も200nm以下ただし、実際の仕上がり形状は略円形となるため、直径が200nm以下となる。重ね合わせずれ量はアライメントalignmentを行うリソグラフィ設備lithographyequipmentに依存し、配線幅F=200nmの加工の場合、KrFスキャナーでリソグラフィープロセスを行うと、重ね合わせずれは最大50nm程度、寸法ばらつきはその10の20nm程度が見込まれる。従って、積層構造のメモリセル104の寸法を130nm程度に設定しておけば、プラグ103からはみ出すことなく不揮発性記憶素子を高精度に形成することができる。このように、プラグ103の断面積を配線幅Fに基づいて設定することにより、不揮発性記憶素子108の面積を小さくして、集積度が高いメモリアレイを形成することができる。第1の実施形態における不揮発性記憶装置の製造方法次に、上記第1の実施形態における不揮発性記憶装置の製造方法について説明する。図3A、図3B、図4Aおよび図4Bは図1に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。まず、図3Aに示す工程において、半導体基板117上に第1の配線101を形成し、第1の配線101上に上面の面積が予め定められた第1の面積となるようなプラグ103を形成する工程A。具体的には、半導体基板117上に、プラズマCVD等を用いてシリコン酸化物例えばプラズマTEOSで構成される層間絶縁層113を形成する。続いて、層間絶縁層113に第1の配線101を埋め込む配線溝をフォトリソグラフィーおよびドライエッチングdryetchingにより形成する。この配線溝内に窒化タンタル5~40nmとタンタル5~40nmとで構成されるバリア層118と、配線材料の銅50~300nmをスパッタspatter法等を用いて堆積させる。そして、電解めっき法等により、銅をシードseedとして銅をさらに堆積させることで配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をCMP法によって除去しながら層間絶縁層113の表面と配線溝に充填された銅の表面とを平坦にして第1の配線101を形成する工程a1。その後、プラズマCVD法等を用いてSiN膜を30~200nm程度堆積させ、第1の配線101を覆うようにライナ層114を形成する。次に、層間絶縁層113をライナ層114上にさらに堆積させる。必要であればCMP法により表面の段差緩和を行う。続いて、フォトリソグラフィーおよびドライエッチングにより第1の配線101上の所定の箇所に、上面の面積が予め定められた第1の面積直径200nm程度の円となるようなプラグ103を埋め込むためのホールholeを形成する。その後、形成されたホールに、窒化タンタル5~40nmおよびタンタル5~40nmで構成されるバリア層118と、配線材料の銅50~300nmとをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでホールを全てバリア層118と銅で満たし、プラグ103を形成する工程a2。その後、CMP法によって表面の余分な銅およびバリア層118を除去しながら層間絶縁層113の表面とプラグ103の表面とを平坦にする。次に、図3Bおよび図4Aに示す工程において、プラグ103の上面に、電流制御素子112および不揮発性記憶素子108を含む積層構造のメモリセル104を形成する工程B。まず、図3Bに示す工程において、プラグ103および層間絶縁層113を含む全表面に、タンタル、窒化タンタル、チタン、窒化チタンのいずれか例えば窒化タンタルで構成される第3の電極層109a膜厚は10~100nm、例えば30nm、窒素濃度が化学量論比より低い窒素不足型のシリコン窒化物層110a膜厚10~30nm、例えば20nm、第3の電極層109aと同様の第4の電極層111aおよび第1の電極層105a、タンタル、チタン、ニッケル等のいずれか例えば酸素不足型のタンタル酸化物で構成される導電性の遷移金属酸化物層106a膜厚は10~100nm、例えば50nm、抵抗率は0.5~20mΩcm、例えば2mΩcm、ならびに、白金、イリジウム、パラジウム、ルテニウム等の貴金属例えばイリジウムを含む第2の電極層107a膜厚は10~100nm、例えば50nmが順に水平に積層するように堆積させて、積層体104aを形成する。この時、さらに貴金属を含む第2の電極上にドライエッチング時のハードマスクhardmaskとして導電性の膜である、窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれか例えば窒化タンタルを水平に積層し図示せず、積層体104aを形成してもよい。第1から第4の電極層105a,107a,109a,111a,導電性のハードマスク図示せずはスパッタ法等を用いて形成する。シリコン窒化物層110aはシリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層106aはタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層106aの抵抗率は酸素の流量を調整することにより、層内の酸素濃度を45~65atomに制御することでその抵抗率を0.5~20mΩcmに調整することができる。例えば酸素濃度を60atmとすることにより約2mΩcmの抵抗率を有する遷移金属酸化物層106a導電性を有する第1の領域115aを形成することができる工程b1。さらに、遷移金属酸化物層106aに酸化処理を行い、上記酸素不足型の遷移金属酸化物層106a第1の領域115aの最表面層に酸素含有率のより高い絶縁体である第2の領域116aとしてTa2O5層を膜厚2~12nmの範囲で形成してもよい工程b2。次に、図4Aに示す工程において、水平に積層した積層体104aをフォトリソグラフィーとドライエッチングとにより加工することにより、積層体104aの一部を除去して、プラグ103に接続され、互いに独立した島状一辺が100~400nm、例えば一辺が250nmの水平な断面矩形状の積層構造のメモリセル電流制御素子112および不揮発性記憶素子108104を形成する工程b3。このとき、フォトリソグラフィーのパターン寸法およびドライエッチング量などを調整して、積層構造のメモリセル104全体の水平な断面の断面積が、積層構造のメモリセル104と接続する側の端面のプラグ103の面積第1の面積より小さくなるように形成する。例えば、プラグ103の直径を200nmとしたときに積層構造のメモリセル104の水平な断面の一辺を130nmとなるような正方形状ただし、正方形に拘らず実際の仕上がり形状は円形でも差し支えないに形成する。このようにして、抵抗変化層106が全体的に平坦に形成され、かつ、第1電極105および第2電極107がそれぞれ抵抗変化層106に接触した積層構造を作製することができる。この後、図4Bおよび図2に示す工程において、積層構造のメモリセル104の上に、半導体基板117の主面に平行な面内において互いに平行且つ複数の第1の配線101に立体交差するように第2の配線102を形成する工程C。より詳しくは、第2の配線102がメモリセル104の第2電極107に電気的に直接接続されるように、第2の配線102を形成する。まず、図4Bに示す工程において、積層構造のメモリセル104および層間絶縁層113を含む全表面に層間絶縁層113をさらに堆積させる工程c1。そして、フォトリソグラフィーおよびドライエッチングにより、層間絶縁層113の一部を除去して積層構造のメモリセル104上に第1の配線101に対して立体交差するように第2の配線102を埋め込む配線溝102bと第1の配線101上の積層構造のメモリセル104を設けない所定の領域に配線接続用のプラグ119を形成するためのホール119bを形成する工程c2。一般的には、1回目のフォトリソグラフィーおよびドライエッチングによりプラグ119用のホールを先に形成しておいてから、2回目のフォトリソグラフィーおよびドライエッチングにより第2の配線102用の配線溝を形成するが、配線溝を先に形成しても差し支えない。ここでは、まずプラグ119を形成するためのホールを形成した後、積層構造のメモリセル104の表面、すなわち第2の電極107が露出するまでエッチングすることにより、第2の配線102を埋め込む配線溝を形成する。なお、導電性のハードマスク図示せずを形成した場合はハードマスクが露出するまでエッチングを行い、配線溝を形成する。ハードマスクはこのときに完全に除去してしまってもよい。ハードマスクを残す場合に比べて、完全にハードマスクを除去した方が、配線の寄生抵抗が小さく、コンタクト抵抗のばらつきを小さくできる。続いて、第1の配線101を埋め込んだ時と同様の条件を用いて、配線溝およびホール内に窒化タンタル5~40nmおよびタンタル5~40nmで構成されるバリア層118と、配線材料の銅50~300nmとを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たし、CMP法によって表面の余分な銅とバリア層118を除去しながら層間絶縁層113の表面と第2の配線102の表面とを平坦にして第2の配線102を形成する工程c3。その後、図2に示すように、プラズマCVD法等を用いて窒化シリコン層を30~200nm、例えば50nm程度堆積させて、第2の配線102を覆うようにライナ層114を形成する。このように、メモリセル104のプラグ103が設けられているのとは反対側の第2電極107と第2の配線102とが電気的に直接接続されるため、メモリセル104の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。メモリセル104の反対側にもプラグ上層側プラグを設けると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、メモリセル104の一方の側のプラグ103の基板117の主面に平行な面積を抵抗変化層106の第1の領域115の基板117の主面に平行な面の断面積より大きくしつつ、メモリセル104の他方の側の第2電極107は第2の配線102と直接接続させることにより、メモリセル104に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。なお、本実施形態においては、抵抗変化層106の第2電極107をイリジウムで形成しているが、本発明はこれに限られず、例えば、イリジウムとその他の貴金属例えば白金との合金その他の貴金属の含有率は50atm以下で形成してもよい。このような合金で抵抗変化層106の高酸化層第2の領域116側の電極を形成することにより、初期抵抗値の低下およびばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができる。なお、上記の実施例では、電流制御素子112、不揮発性記憶素子108の積層構造のメモリセル104、とプラグ103を用いて本実施形態の構成を説明したが、この構成に限定されるものではなく、図17に示すように、少なくとも不揮発性記憶素子108とプラグ103の構成があればよい。その場合、プラグ103の一端は不揮発性記憶素子108の一端と接続される。プラグ103の他端あるいは不揮発性記憶素子108の他端は、別途構成されるアクセストランジスタaccesstransistorのソースまたはドレインに接続されていてもよい。第1の実施形態の変形例以下に、第1の実施形態の変形例について説明する。図5は本発明の第1の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。図5は、図1におけるII-II’線に沿った断面と同様の断面を示している。図2と同様の構成には同じ符号を付し説明を省略する。図5に示されるように、本変形例が上記図1および図2の例と異なる点は、積層構造のメモリセル204において形成される中間電極が省略されていることである。つまり、本変形例における不揮発性記憶素子208は、図2の例における第1電極105が存在せず、電流制御素子212は、図2の例における第4電極111が存在しない。従って、電流制御素子212の半導体層110上に不揮発性記憶素子208の抵抗変化層106の第1の領域115が形成されている。積層構造204のその他の各層は図2の例と同様に形成される。その結果、積層構造204は、4層構造で膜厚が140nm程度となり、図2の例における積層構造のメモリセル1046層構造で膜厚190nmに比べて単純化および薄膜化される。これにより、寄生抵抗の影響を小さくすることができ、電流密度を制御しやすくすることができる。また、加工精度も高くすることができ、寸法ばらつきを小さくすることができる。従って、不揮発性記憶素子208に流れる電流密度のばらつきが低減されることにより電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。第2の実施形態以下に、本発明の第2の実施形態について説明する。図6は本発明の第2の実施形態に係る不揮発性記憶装置の構成を示す平面図である。また、図7は図6に示される不揮発性記憶装置におけるVII-VII’線に沿った断面を示す断面図である。図1および図2と同様の構成には同じ符号を付し説明を省略する。本実施形態が上記第1の実施形態と異なる点は、不揮発性記憶素子308の抵抗変化層306が、第1電極305に接し、酸素不足型の遷移金属酸化物を含む第1の領域315と、第2電極307に接し、第1の領域315よりも酸素含有率が高い遷移金属酸化物を含む第2の領域316と、第1の領域315および第2の領域316の側面を被覆するように設けられ、第1の領域315よりも酸素含有率が高い遷移金属酸化物を含む絶縁体である第3の領域319とを有しており、第3の領域319は、第1電極305と第2電極307との間に挟まれており、このような抵抗変化層306を有する積層構造のメモリセル304に接触する側のプラグ103の端面Z-Z’の面積第1の面積S1が、第1の領域315および第2の領域316の水平な断面Y-Y’の断面積第2の面積S2より大きく、第1電極305および第2電極307の基板117の主面に平行な面の面積より小さいことである。本実施形態にいては、図6に示されるように、第1の配線101と第2の配線102との立体交差点に形成された積層構造304は、一辺が各配線幅Fである矩形の断面積F2を有するように形成されている。すなわち、積層構造304特に第1電極305および第2電極307は、同じく立体交差点に形成されたプラグ103と同等またはそれより大きな断面積を有するように形成されているが、抵抗変化層306の側壁部分には電気を通しにくい第3の領域319が形成されるため、抵抗変化層306において初期ブレイクが生じ得る部位の実効的な水平な断面の断面積がプラグ103の積層構造のメモリセル304と接触する側の端面の面積より小さくなっている。第3の領域319は、第1の領域315より酸酸素含有率の高い絶縁体である遷移金属酸化物本実施形態においては実質的に化学量論比で構成されるTa2O5で形成されている。上記構成により、初期ブレイク時に流れる電流密度は、周囲を絶縁体である第3の領域319で囲まれた第1および第2の領域315,316の断面積に基づいて定まるため、初期ブレイクが生じ得る部位の実効的な断面積を小さくすることができるとともに、プラグ103との重ね合わせずれによる影響を受けにくくすることができる。その結果、不揮発性記憶素子308に流れる電流密度のばらつきが低減されることによって電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。しかも、プラグ103の断面積を配線幅Fに基づいて設定することにより、不揮発性記憶素子308の実効面積を小さくして、集積度が高いメモリアレイを形成することができる。また、本実施形態においては、第1の実施形態と同様に積層構造のメモリセル304として電流制御素子312が形成されている。電流制御素子312は、プラグ103と接触する第3電極309と、不揮発性記憶素子308の第1電極305と接触する第4電極311と、第3電極309と第4電極311とに挟まれた半導体層310とを含んでいる。前述の通り、積層構造のメモリセル304は、一辺が各配線幅Fである正方形の断面積F2を有しているため、電流制御素子312の断面積も当該断面積と略同じ断面積となる。従って、不揮発性記憶素子308の水平な断面の実効面積を小さくしても電流制御素子312の断面積を大きくすることができる。これにより、電流制御素子312の許容電流素子破壊時の電流値を大きくすることができ、素子破壊を抑えることができる。ここで、第3の領域319は、抵抗変化層306の第1および第2の領域315,316を形成した後、これらの側面を酸化して抵抗変化層306の抵抗変化領域第1および第2の領域315,316の側面周囲に絶縁領域を形成する。このように抵抗変化層306の側面を酸化して抵抗変化層306の第1および第2の領域315,316の周囲に絶縁領域である第3の領域319が形成されるため、不揮発性記憶素子308の水平な断面の実効面積を容易に小さくすることができる。また、第1の領域315および第2の領域316を形成する際にプラグ103に対して重ね合わせずれが生じても、当該第1の領域315および第2の領域316の側面酸化時において酸化させる程度第3の領域319のサイズを調整することにより抵抗変化領域第1および第2の領域315,316のサイズを調整することができるため、より歩留りを高くして高精度な不揮発性記憶素子318を形成することができる。第2の実施形態における不揮発性記憶装置の製造方法次に、上記第2の実施形態における不揮発性記憶装置の製造方法について説明する。図8A乃至図8Cおよび図9A乃至図9Bは図6に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。まず、図8Aに示す工程において、半導体基板117上に第1の配線101を形成し工程A、第1の配線101上に上面の面積が予め定められた第1の面積となるようなプラグ103を形成する。具体的には、半導体基板117上に、プラズマCVD等を用いてシリコン酸化物例えばプラズマTEOSで構成される層間絶縁層113を形成する。続いて、層間絶縁層113に第1の配線101を埋め込む配線溝をフォトリソグラフィーおよびドライエッチングにより形成する。この配線溝内に窒化タンタル5~40nmとタンタル5~40nmとで構成されるバリア層118と、配線材料の銅50~300nmとを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たす。その後、堆積した銅のうち表面の余分な銅およびバリア層118をCMP法によって除去しながら層間絶縁層113の表面と第1の配線101の表面とを平坦にして第1の配線101を形成する。その後、プラズマCVD法等を用いてSiN膜を30~200nm程度堆積させ、第1の配線101を覆うようにライナ層114を形成する。次に、層間絶縁層113をライナ層114上にさらに堆積させる。必要であればCMP法により表面の段差緩和を行う。続いて、フォトリソグラフィーおよびドライエッチングにより第1の配線101上の所定の箇所に、上面の面積が予め定められた第1の面積直径200nm程度の円となるようなプラグ103を埋め込むためのホールを形成する。その後、形成されたホールに、窒化タンタル5~40nmおよびタンタル5~40nmで構成されるバリア層118と配線材料の銅50~300nmを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでホールを全てバリア層118と銅で満たし、プラグ103を形成する。その後、CMP法によって表面の余分な銅およびバリア層118を除去しながら層間絶縁層113の表面とプラグ103の表面とを平坦にする。次に、図8B、図8Cおよび図9Aに示す工程において、プラグ103の上面に、電流制御素子312および不揮発性記憶素子308を含む積層構造のメモリセル304を形成する。まず、図8Bに示す工程において、プラグ103および層間絶縁層113を含む全表面に、タンタル、窒化タンタル、チタン、窒化チタンのいずれか例えば窒化タンタルで構成される第3の電極層309a膜厚は10~100nm、例えば30nm、窒素濃度が化学量論比より低い窒素不足型のシリコン窒化物層310a膜厚10~30nm、例えば20nm、第3の電極層309aと同様の第4の電極層311aおよび第1の電極層305a、タンタル、チタン、ニッケル等のいずれか例えば酸素不足型のタンタル酸化物で構成される導電性の遷移金属酸化物層306a膜厚は10~100nm、例えば50nm、抵抗率は0.5~20mΩcm、例えば2mΩcm、ならびに、白金、イリジウム、パラジウム、ルテニウム等の貴金属例えばイリジウムを含む第2の電極層305a膜厚は10~100nm、例えば50nmが順に水平に積層するように堆積させて、積層体304aを形成する。この時、さらに貴金属を含む第2の電極上にドライエッチング時のハードマスクとして導電性の膜である、窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれか例えば窒化タンタルを水平に積層し図示せず、積層体304aを形成してもよい。第1から第4の電極層305a,307a,309a,311a,導電性のハードマスク図示せずはスパッタ法等を用いて形成する。シリコン窒化物層110aはシリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層306aはタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層306aの抵抗率は酸素の流量を調整することにより、層内の酸素濃度を45~65atmに制御することでその抵抗率を0.5~20mΩcmに調整することができる例えば酸素濃度を60atmとすることにより約2mΩcmの抵抗率を有する遷移金属酸化物層306aを形成することができる。さらに、遷移金属酸化物層306aに酸化処理を行い、上記酸素不足型の遷移金属酸化物層306a第1の領域315aの最表面層に酸素含有率のより高い第2の領域316aとしてTa2O5層を膜厚2~12nmの範囲で形成してもよい。次に、図8Cに示す工程において、水平に積層した積層体304aをフォトリソグラフィーおよびドライエッチングにより加工することにより、プラグ103に接続され、互いに独立した島状一辺が100~400nm、例えば一辺が250nmの水平な断面が矩形状となるの積層構造のメモリセル304電流制御素子312および不揮発性記憶素子308を形成する工程B。続いて、図9Aに示す工程において、形成された積層構造のメモリセル304の側面をRTAもしくはプラズマ酸化法で酸化処理することで、遷移金属酸化物層306aの側面が酸化し、絶縁体であり、第1電極305と第2電極307との間に挟まれた第3の領域319が形成される。これにより、遷移金属酸化物層306aの酸化されなかった領域が導電領域である抵抗変化層306となる。酸素濃度を化学量論比に近い68~71atmとすることにより、絶縁性の高いTa2O5で構成される第3の領域319を形成することができる。ここで、積層構造のメモリセル304の側面からの酸化量、すなわち、第3の領域319の水平方向の厚みを制御して、導電領域である抵抗変化層306第1の領域315および第2の領域316の水平な断面の面積が、プラグ103の積層構造のメモリセル304と接触する側の端面の面積第1の面積より小さくなるようにする。本実施形態においては、抵抗変化層306の水平な断面の面積は、第1電極305および第2電極305の主面の面積よりも小さくなる。ここでは、例えば、プラグ103の直径を200nmとし、積層構造304全体の大きさを250nmとした場合、第3の領域319の水平方向の厚みは片側25nm以上合計50nm以上とすることが好ましい。さらにプロセスばらつきを見込んで、第3の領域319の水平方向の厚みを片側30nm合計60nm程度としてもよい。抵抗変化層306の水平な断面の面積が、第1の面積より小さくなることにより、初期ブレイク時に電流が流れる実効的な素子面積を確実に縮小することができる。その結果、素子に流れる電流密度が高くなり、初期ブレイク電圧を低減することができる。この後、図9Bおよび図7に示す工程において、積層構造のメモリセル304の上に、半導体基板117の主面に平行な面内において互いに平行且つ複数の第1の配線101に立体交差するように第2の配線102を形成する工程C。まず、図9Bに示す工程において、積層構造のメモリセル304および層間絶縁層113を含む全表面上に、層間絶縁層113をさらに堆積させる。そして、フォトリソグラフィーおよびドライエッチングにより、積層構造304上に第1の配線101に対して立体交差するように第2の配線102を埋め込む配線溝102bと、第1の配線101上の積層構造のメモリセル304を設けない所定の領域に配線接続用のプラグ119を形成するためのホール119bを形成する。一般的には、1回目のフォトリソグラフィーおよびドライエッチングにより、プラグ119用のホールを先に形成しておいてから、2回目のフォトリソグラフィーおよびドライエッチングにより第2の配線102用の配線溝を形成するが、配線溝を先に形成しても差し支えない。ここでは、まずプラグ119を形成するためのホールを形成した後、積層構造のメモリセル304の表面、すなわち第2の電極307が露出するまでエッチングすることにより、第2の配線102を埋め込む配線溝を形成する。なお、導電性のハードマスク図示せずを形成した場合はハードマスクが露出するまでエッチングを行い、配線溝を形成する。ハードマスクはこのときに完全に除去してもよい。ハードマスクを残す場合に比べて、完全にハードマスクを除去した方が、配線の寄生抵抗が小さく、コンタクト抵抗のばらつきを小さくできる。続いて、第1の配線101を埋め込んだ時と同様の条件を用いて、配線溝およびホール内に窒化タンタル5~40nmおよびタンタル5~40nmで構成されるバリア層118と配線材料の銅50~300nmとを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たし、CMP法によって表面の余分な銅およびバリア層118を除去しながら層間絶縁層113の表面と第2の配線102の表面とを平坦にして第2の配線102を形成する。その後、図7に示すように、プラズマCVD法等を用いて窒化シリコン層を30~200nm、例えば50nm程度堆積させて、第2の配線102を覆うようにライナ層114を形成する。本実施形態の不揮発性記憶装置においては、遷移金属酸化物層306aを含む積層体304aをドライエッチングした後に、側面を酸化することで絶縁体の金属酸化物第3の領域319で全て覆うことができるため、積層構造のメモリセル304をドライエッチングする際に、当該メモリセルのサイズをプラグ103のサイズより小さく加工する必要が無い。そのため、不揮発性記憶素子308の水平な断面の実効面積を容易に小さくすることができる。また、積層体304aをドライエッチングして積層構造のメモリセル304を形成する際にプラグに対して重ね合わせずれが生じても、遷移金属酸化物層306aの側面酸化時において酸化させる程度第3の領域319のサイズを調整することにより抵抗変化領域のサイズを調整することができるため、より歩留りを高くして高精度な不揮発性記憶素子を形成することができる。なお、上記の実施形態では、電流制御素子312、不揮発性記憶素子308とからなる積層構造のメモリセル304と、プラグ103とを用いて本実施形態の構成を説明したが、この構成に限定されるものではなく、少なくとも不揮発性記憶素子308とプラグ103の構成があればよい。その場合、プラグ103の一端は不揮発性記憶素子308の一端と接続される。プラグ103の他端あるいは不揮発性記憶素子308の他端は、別途構成されるアクセストランジスタのソースまたはドレインに接続されていてもよい。第2の実施形態の変形例以下に、第2の実施形態の変形例について説明する。図10は本発明の第2の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。図10は、図6におけるVII-VII’線に沿った断面と同様の断面を示している。図7と同様の構成には同じ符号を付し説明を省略する。本変形例が上記図6および図7に示す構成と異なる点は、積層構造のメモリセル404において形成される中間電極が省略されていることである。つまり、本変形例における不揮発性記憶素子408は、図5の例における第1電極305が存在せず、電流制御素子412は、図7の例における第4電極311が存在しない。従って、電流制御素子412の半導体層310上に不揮発性記憶素子408の抵抗変化層306の第1の領域315が形成されている。積層構造のメモリセル404のその他の各層は図5の例と同様に形成される。その結果、積層構造のメモリセル404は、図7の例に比べて単純化および薄膜化される。これにより、寄生抵抗の影響を小さくすることができ、電流密度を制御しやすくすることができる。また、加工精度も高くすることができ、寸法ばらつきを小さくすることができる。従って、不揮発性記憶素子208に流れる電流密度のばらつきが低減されることにより電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。また、上記実施形態においては積層構造の下方のみにプラグが設けられた構成について説明したが、積層構造の上方のみにプラグが設けられた構成や、積層構造の上下にプラグが設けられた構成上下のプラグ間に積層構造が設けられた構成に適用することも可能であり、その場合にも上記実施形態と同様の効果を奏する。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造および/または機能の詳細を実質的に変更できる。"