複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第1の選択トランジスタ、前記メモリストリングの他端に接続される第2の選択トランジスタ、前記第1の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第2の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、前記制御回路は、前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を第1の値に設定して前記選択メモリセルに設定された閾値電圧を読み出す第1の読み出し動作と、前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を前記第1の値より小さい第2の値に設定して前記選択メモリセルに設定された閾値電圧を読み出す第2の読み出し動作とを実行可能に構成され、前記制御回路は、前記第2の読み出し動作を実行する場合、前記選択メモリセルの前記制御ゲート電極の電圧を0又は正の値に保ちながら前記制御ゲート電極とソースとの間の電圧を前記第2の値に設定することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記第2の読み出し動作を実行する場合、前記ソース線に印加されるソース線電圧を上昇させて前記制御ゲート電極とソースとの間の電圧を前記第2の値に設定することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記第2の読み出し動作を実行する場合、前記ソース線に印加される電圧を複数通りに変更可能に構成されたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、前記第2の読み出し動作を実行する場合、前記読み出しパス電圧の値を、前記選択メモリセルに印加する電圧に応じて変化させることを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。前記制御回路は、前記第2の読み出し動作を実行する場合、前記読み出しパス電圧の値を前記第1の読み出し動作の際の値よりも小さくすることを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第1の選択トランジスタ、前記メモリストリングの他端に接続される第2の選択トランジスタ、前記第1の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第2の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する第1の読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、前記制御回路は、前記メモリセルが所定の劣化状態よりも劣化していると判断された場合、前記第1の読み出しパス電圧の値よりも小さい第2の読み出しパス電圧を前記非選択メモリセルに印加して読み出し動作を実行することを特徴とする不揮発性半導体記憶装置。本明細書に記載の実施の形態は、メモリセルから正確にデータを読み出すことのできる不揮発性半導体記憶装置を提供するものである。本発明の一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたメモリストリング、メモリストリングの一端に接続される第1の選択トランジスタ、メモリストリングの他端に接続される第2の選択トランジスタ、第1の選択トランジスタを介してメモリストリングに接続されるビット線、第2の選択トランジスタを介してメモリストリングに接続されるソース線、及びメモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、データ読み出しのためメモリストリング中の選択メモリセルの制御ゲート電極に読み出し電圧を印加するとともに、メモリストリング中の非選択メモリセルの制御ゲート電極に非選択メモリセルの閾値電圧に拘わらず導通する読み出しパス電圧を印加して、選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備える。制御回路は、選択メモリセルの制御ゲート電極とソースとの間の電圧を第1の値に設定して選択メモリセルに設定された閾値電圧を読み出す第1の読み出し動作と、選択メモリセルの制御ゲート電極とソースとの間の電圧を第1の値より小さい第2の値に設定して選択メモリセルに設定された閾値電圧を読み出す第2の読み出し動作とを実行可能に構成される。制御回路は、第2の読み出し動作を実行する場合、選択メモリセルの制御ゲート電極の電圧を0又は正の値に保ちながら制御ゲート電極とソースとの間の電圧を第2の値に設定する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。すなわち、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。また、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに書き込みを行う。ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4及びデータ入出力端子5が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、カラムデコーダ3によってビット線制御回路2に入力され、指定されたメモリセルMCへの書き込みが行われる。また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。なお、制御回路7は、書き込み動作実行回数、及び消去動作実行回数をカウントするカウンタ7aや、動作の累積時間を計時するタイマ7bを備えていてもよい。図2は、図1に示すメモリセルアレイ1の構成を示す回路図である。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含んで構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCからなるメモリストリングMSと、その両端に接続される第1、第2選択トランジスタS1、S2とにより構成されている。第1選択トランジスタS1の一端はビット線BLに接続され、第2選択トランジスタS2の一端はソース線SRCに接続されている。Y方向に一列に配置されたメモリセルMCの制御ゲート電極は、ワード線WL1~WL16のいずれかに共通接続されている。また、Y方向に一列に配置された第1選択トランジスタS1の制御ゲート電極は、セレクト線SG1に共通接続され、Y方向に一列に配置された第2選択トランジスタS2の制御ゲート電極は、セレクト線SG2に共通接続されている。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。[データ記憶]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図3を参照して説明する。本実施の形態の不揮発性半導体記憶装置は、例えばメモリセルMCの閾値電圧が、4通りの分布を持ち得るように構成されている。図3は、不揮発性半導体記憶装置のメモリセルMCに記憶される2ビットの4値データデータ11、01、10、00とメモリセルMCの閾値電圧分布との関係を示している。なお、図3において、読み出し電圧AR、BR、CRは、4つのデータを読み出す場合に選択した選択メモリセルMCの制御ゲート選択ワード線WLに印加される電圧である。読み出しパス電圧Vreadは、データの読み出しを行う場合に、メモリストリングMS中の非選択のメモリセルMCの制御ゲート非選択ワード線WLに対し印加され、その保持データにかかわらず非選択のメモリセルMCを導通させる電圧を示している。そして、電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。ブロック消去後のメモリセルMCの閾値電圧分布Eは、データ11が割り当てられる。また、書き込み状態のデータ01、10、00を示すメモリセルMCは、それぞれ閾値電圧分布A、B、Cが割り当てられる。データ01の閾値電圧分布Aが最も電圧値が低く、データ00の閾値電圧分布Cが最も電圧値が高く、データ10の閾値電圧分布Bは、閾値電圧分布AとCの中間の電圧値を有する。図3に示すように、1つのメモリセルMCの2ビットデータは、下位ページデータと上位ページデータからなり、データと表記するとき、は上位ページデータを、は下位ページデータを表している。[読み出し動作]まず、第1の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の読み出し動作について説明する。通常、データ読み出し動作を実行する場合には、メモリユニットMU内の選択メモリセルMCが接続されたワード線WL選択ワード線WL1に読み出し電圧AR、BR、CRのいずれかを与える。また、非選択メモリセルMCが接続されたワード線WL非選択ワード線WL0、WL2、WL3には読み出しパス電圧Vreadを印加する。このとき、メモリユニットMUに電流が流れるか否かをビット線制御回路2で検出して、データの判定を行う。前述のように、メモリセルMCに書き込まれたデータが長期間アクセスされなかった場合、メモリセルMCの電荷蓄積層から電子が放出され、メモリセルの閾値電圧が低くなるように変化するデータリテンションの劣化。このデータリテンションの劣化による影響を、図4に示す比較例を参照して説明する。図4は、比較例に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。図4に示すように、メモリセルMCがデータリテンションの劣化により、メモリセルMCの閾値電圧分布実線は、書き込み時の閾値電圧分布破線よりも低くなるように変化する。このとき、各閾値電圧分布A、B、Cの下限値は、それぞれ読み出し電圧AR、BR、CRの電圧値を下回ることがある。この場合、メモリセルMCの閾値電圧の読み出し動作を正確に行うことができなくなる虞がある。このデータリテンションの劣化に対する読み出し動作の工夫の一例と、それに関連する問題とを、図4乃至図6に示す比較例を参照して説明する。比較例の半導体記憶装置において、データリテンションの劣化による誤読み出しを防ぐため、通常の読み出し動作第1の読み出し動作で用いられる読み出し電圧とは異なる読み出し電圧を用いた、別の読み出し動作第2の読み出し動作を実行する。すなわち、通常の読み出し動作第1の読み出し動作では読み出しエラーが多くなり正確なデータ読み出しが難しい場合には、図4に示すように、選択ワード線WLに印加する電圧を、通常時の読み出し電圧AR、BR、CRから、読み出し電圧ARs<AR、BRs<BR、CRs<CRに変更して再度のデータ読み出し動作第2の読み出し動作を行う。この読み出し電圧ARs、BRs、CRsは、下裾が広がった閾値電圧分布図4の実線の分布の下限値よりも小さい値に設定される。また、読み出し電圧ARs、BRs、CRsは、下裾が広がった各閾値電圧分布の上限と下限との間に位置するよう設定される。このような読み出し電圧ARs、BRs、CRsを用いることにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。選択ワード線WLに印加する読み出し電圧を、本来の電圧AR、BR、CRから電圧ARs、BRs、CRsに変更し、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を小さくして行う読み出し動作のことを、以下においてシフトリード動作という。ここで、制御ゲート電極とソースとの間の電圧は簡易的に、制御ゲート電極とソース線との間の電圧、又は制御ゲート電極とビット線との間の電圧と見なすこともできる。また、制御ゲート電極とソースとの間の電圧を設定するとは、制御ゲート電極の電圧と、ソース線、又はビット線の電圧とを制御することと等価であると言える。この比較例のデータ読み出し動作の手順について、図5及び図6を参照して説明する。まず、制御回路7に読み出し信号が入力されると、データ読み出し動作が開始されるステップS1。次に、制御回路7により読み出し電圧AR、BR、CRを用いた通常の読み出し動作第1の読み出し動作が実行されるステップS2。この通常の読み出し動作の後、ECCチェックが行われるステップS3。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、データ読み出し動作は終了するステップS7。しかし、読み出しエラーが多く誤り訂正が不可能な場合、データリテンションの劣化が生じていると判断して、第2の読み出し動作に移行するステップS4。この第2の読み出し動作では、選択ワード線WLに印加する電圧を、通常の読み出し電圧AR、BR、CRから電圧ARs、BRs、CRsに変更して、シフトリード動作が実行される。この第2の読み出し動作の後、ECCチェックが行われるステップS5。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS7。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS6及びステップS7。図6は、読み出し動作時に選択ワード線WLに印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、選択ワード線WLに印加する読み出し電圧として、読み出し電圧AR、BR、CRが印加される。第2の読み出し動作では、この読み出し電圧が電圧ARs<AR、BRs<BR、CRs<CRに変更されて、シフトリード動作が実行される。ここで、閾値電圧分布Eが負の閾値電圧値を有し、閾値電圧分布A、B、Cが正の閾値電圧を有する分布である場合、本来の読み出し電圧ARの値によっては、シフトリード動作時の読み出し電圧ARsを負の電圧値に設定しなければならないことがあり得る。しかし、負の読み出し電圧を設定することは、負の電圧を発生させるための電圧発生回路を必要とし、周辺回路の面積が増大したり、周辺回路の消費電力が増加したりするなどの問題を生じさせる。[第1の実施の形態に係る読み出し動作]上記の比較例のシフトリード動作の問題に鑑み、本実施の形態の不揮発性半導体記憶装置は、以下に説明する読み出し動作を実行する。以下、図7乃至図10を参照して本実施の形態に係る読み出し動作を説明する。図7に示すように、第1の読み出し動作が失敗に終わった後の第2の読み出し動作において、選択ワード線WLに印加する読み出し電圧を、通常時の読み出し電圧BR、CRから、電圧BRs、CRsに変更してシフトリード動作を行う。この点は、比較例と同じである。電圧BRs、CRsは、いずれも正の電圧であるので、シフトリード動作を行うことに問題はない。一方、メモリセルの閾値電圧が、閾値電圧分布Eに含まれるのか、それともA~Cのいずれかであるのかを判定するための第2の読み出し動作においては、シフトリード動作は実行しない。すなわち、第2の読み出し動作において、ワード線WLに印加する読み出し電圧を、通常時の読み出し電圧ARから電圧ARsに変更することはせず、読み出し電圧ARが使用される。その代わりに、ソース線SRCの電圧を、0Vから電圧Vsrc>0に上昇させる。これにより、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を小さくする。ソース線SRCの電圧を0VからVsrcに上昇させることと、制御ゲート電極選択ワード線WLの電圧を下げるAR→ARsことは、制御ゲート電極とソースとの間の電圧の関係において等価である。そのため、ソース線SRCの電圧を0VからVsrcに上昇させることにより、電圧ARを低下させてシフトリードを実行した場合と同様の状態となる図7参照。この実施の形態のデータ読み出し動作の手順について、図8を参照して説明する。図8のステップS11~ステップS13第1の読み出し動作等は、図5に示す比較例の対応するステップS1~ステップS3と同様である。第1の読み出し動作が失敗に終わった後の第2の読み出し動作においては、選択ワード線WLに印加する電圧を、読み出し電圧BR、CRから電圧BRs、CRsに変更して、比較例と同様のシフトリード動作が実行されるステップS14。ただし、本実施の形態の第2の読み出し動作においては、読み出し電圧ARは電圧ARsに変更されず、代わりにソース線SRCの電圧を0Vから電圧Vsrcに上昇させて読み出し動作が実行されるステップS14。なお、ステップS14で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS15。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS17。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS16及びステップS17。図9は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加される。一方、第1の読み出し動作では正確な読み出し動作が不可能な場合に実行される第2の読み出し動作においては、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を、第1の読み出し動作時より小さい値に設定する。これにより選択メモリセルMCに設定された閾値電圧を読み出す。このとき、読み出し電圧BR、CRは電圧BRs、CRsにそれぞれ変更されてシフトリード動作が行われる。ここで、読み出し電圧ARはARsに変更されない。すなわち、閾値電圧分布が分布Eであるのか、それともA、B、Cのいずれかであるのかを判定する読み出し動作においては、シフトリード動作は行わない。その代わりに、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させることにより、制御ゲート電極とソースとの間の電圧を第1の読み出し動作ステップS12の値より小さく設定している。このとき、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時でも0又は正の値に保たれる。図10は、データ読み出し動作時に選択メモリセルMCの制御ゲート電極に電圧ARを印加した際の状態を示す図である。図10は選択メモリセルMCの断面を示している。第1の読み出し動作時には、選択ワード線WLに電圧ARを印加する。また、選択メモリセルMCのソースにはソース線電圧として例えば0Vが与えられ、ドレインにはビット線BLの電圧例えば0.5Vが与えられる。このとき選択メモリセルMCが導通するか否かにより選択メモリセルMCの閾値を検出する。一方、第2の読み出し動作時には、選択メモリセルMCの電圧ARは変化させず、例えば0Vのまま保持している。そして、ソースを電圧Vsrc例えば1Vに上昇させることにより、制御ゲート電極とソースとの間の電圧を第1の読み出し動作から変化させている。この電圧印加状態は、選択ワード線WLに負の電圧を印加して読み出しを行う場合と等価である。[効果]本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、読み出し電圧の値を電圧BRs、CRsに変更してシフトリード動作を実行する。一方、読み出し電圧ARの値は変更せず負の値に設定せず、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させて、読み出し動作を実行する。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、データリテンションの劣化により、下側の裾が負の閾値電圧になる可能性が小さい閾値電圧分布B、Cに対してはシフトリード動作を実行している。その結果、閾値電圧分布B、Cの読み出し動作において、ソース線SRCに電圧を印加する必要がなくなり、消費電力が低減されるとともに、動作スピードが向上する。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図11及び図12を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態における第2の読み出し動作時には、選択ワード線WLに印加する電圧を、読み出し電圧BR、CRから電圧BRs、CRsに変更してシフトリード動作を行うとともに、読み出し電圧ARはARsに変更せず、代わりにソース線SRCの電圧を0Vから電圧Vsrcに上昇させて読み出し動作を行っていた。これに対し、本実施の形態では、第2の読み出し動作時に、読み出し電圧AR、BR、CRは全てそのままで変更せず、選択ワード線WLに印加される電圧の如何に拘わらず、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させて読み出し動作を行う。以下、図11及び図12を参照して説明する。この実施の形態のデータ読み出し動作の手順について、図11を参照して説明する。図11のステップS21~ステップS23は、図8に示す第1の実施の形態の対応するステップS11~ステップS13と同様である。本実施の形態の第2の読み出し動作においては、第1の読み出し動作と同様に、読み出し電圧AR、BR、CRがそのまま変更されず使用され、代わりに、選択ワード線WLに印加される電圧の如何AR/BR/CRに拘わらず、ソース線SRCの電圧を0VからVsrcに上昇させて読み出し動作が実行されるステップS24。なお、ステップS24で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS25。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS27。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS26及びステップS27。図12は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加される。本実施の形態の第2の読み出し動作においても、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を、第1の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。ただし、選択ワード線WLに印加する電圧は、読み出し電圧AR、BR、CRのままとするすなわち、シフトリード動作は行わない。代わりに、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させることにより、メモリセルの制御ゲート電極とソースとの間の電圧を第1の読み出し動作の値より小さく設定している。本実施の形態においても、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時においても0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、選択ワード線WLに印加する電圧は、読み出し電圧AR、BR、CRのまま変更せず、代わりにソース線SRCの電圧を0Vから電圧Vsrcに上昇させて、読み出し動作を実行する。本実施の形態では読み出し電圧BRs、CRsを用いないため、設定される読み出し電圧の数が増えず、読み出し動作の制御を簡略化することができる。上述のように、ソース線SRCの電圧を0VからVsrcに上昇させることと、制御ゲート電極選択ワード線WLの電圧を下げることは、制御ゲート電極とソースとの間の電圧の関係において等価である。そのため、ソース線SRCを電圧Vsrcに上昇させることにより、電圧AR、BR、CRを低下させる場合と同様の状態となる。データリテンションの劣化が生じて第1の読み出し動作では正確な読み出し動作が不可能と判定された後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、第2の読み出し動作においてソース線SRCに印加する電圧を電圧Vsrcに固定したまま変更することなく動作を実行することが可能となり、読み出しに必要な時間を短縮することが可能になる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図13乃至図17を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1及び第2の実施の形態において、第2の読み出し動作時にソース線SRCに印加する電圧は、電圧Vsrcの1種類の電圧であるとして説明した。これに対し、本実施の形態では、第2の読み出し動作時にソース線SRCに印加する電圧の値を複数通りの正の値、例えば2通りの正の値に設定することができる。以下、図13及び図14を参照して説明する。メモリセルMCに対する書き込み動作や消去動作が繰り返されてゲート絶縁膜が劣化した場合や、データ書き込み後に長い時間が経過した場合には、電荷蓄積層に保持された電子がより多く放出されて、メモリセルMCの閾値電圧は大きく下がる。この場合には、図13に示すように、データリテンションの劣化による閾値電圧分布の広がりが大きくなる。その結果、第1及び第2の実施の形態で説明したように、第2の読み出し動作においてソース線SRCに電圧Vsrcを印加したとしても、閾値電圧分布Aの下限値を読むのには十分でなく、閾値電圧分布Aの読み出しが正確に行えない可能性がある。この問題に鑑み、第3の実施の形態の読み出し動作においては、書き込み動作や消去動作が繰り返されてゲート絶縁膜が劣化した場合や、データ書き込み後に長い時間が経過した場合には、第2の読み出し動作においてソース線SRCに印加される電圧を、電圧Vsrcから、これより更に大きい電圧Vsrc’>Vsrcに変更する。図14に示すように、ソース線SRCに印加する電圧の値を適切に調整することにより、たとえデータリテンションが大幅に悪化した場合にも対処することができる。ここで、ソース線SRCの電圧を電圧Vsrc’に変更すべきか否かの判断は、メモリセルMCに対するデータ書き込み/消去動作が行われた回数を計測するカウンタ7a図1の計測値や、メモリセルMCに対する累積の動作時間を計測するタイマ7bの計測値等に基づいて行うことができる。カウンタ7aやタイマ7bの計測値が所定の値を超えた後に第2の読み出し動作を実行する場合、ソース線SRCの電圧を電圧Vsrcから電圧Vsrc’へ変更することができる。この第3の実施の形態のデータ読み出し動作の手順について、図15を参照して説明する。図15のステップS31~ステップS33は、図8に示す第1の実施の形態の対応するステップS11~ステップS13と同様である。本実施の形態においては、第1の読み出し動作の後のECCチェックでデータリテンションの劣化が生じていると判断されたとき、カウンタ7a又はタイマ7bの計測値を読み出すステップS34。カウンタ7a又はタイマ7bの計測値が所定の値以下である場合、データリテンションの劣化による閾値電圧分布の広がりは小さいと判断して、ソース線SRCの電圧として電圧Vsrcを選んで読み出し動作が実行されるステップS35。一方、カウンタ7a又はタイマ7bの計測値が所定の値を超えている場合、データリテンションの劣化による閾値電圧分布の広がりは大きいと判断して、ソース線SRCの電圧として電圧Vsrc’を選んで読み出し動作が実行されるステップS36。なお、ステップS35、S36で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS37。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS39。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS38及びステップS39。なお、図15のステップS36においては、図16に示すように、読み出し電圧BR、CRを電圧BRs、CRsに変更してシフトリード動作を行う一方で、読み出し電圧ARの電圧値は変更せず、代わりに選択ワード線WLに電圧ARが印加されるときのみソース線SRCの電圧を電圧Vsrc’に上昇させて第2の読み出し動作を行っても良い。あるいは、図17に示すように、読み出し電圧AR、BR、CRの電圧値は変更せず、選択ワード線WLに印加される電圧の如何AR、BR、CRに拘わらず、ソース線SRCに印加する電圧を電圧Vsrc’に上昇させて第2の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時に0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、閾値電圧分布が広がった場合、その広がりの大きさにより、ソース線SRCに印加する電圧として電圧Vsrc又はVsrc’のいずれを用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。[第3の実施の形態の変形例]次に、第3の実施の形態の変形例の不揮発性半導体記憶装置を、図18を参照して説明する。上述の第3の実施の形態では、第2の読み出し動作時にソース線SRCに印加する電圧の値を電圧Vsrc’に変更すべきか否かの判断は、カウンタ7aやタイマ7bの計測値等に基づいて行っていた。ここで、ソース線SRCに印加する電圧の値を電圧Vsrc’に変更すべきか否かの判断は、ソース線SRCに印加する電圧の値を電圧Vsrcとして読み出し動作を行った際の結果に基づいて行うこともできる。この第3の実施の形態の変形例のデータ読み出し動作の手順について、図18を参照して説明する。図18のステップS31’~ステップS33’は、図15に示す第3の実施の形態の対応するステップS31~ステップS33と同様である。本実施の形態においては、第1の読み出し動作の後のECCチェックでデータリテンションの劣化が生じていると判断されたとき、ソース線SRCの電圧として電圧Vsrcを選んで第2の読み出し動作が実行されるステップS34’。次に、第2の読み出し動作の後、ECCチェックが行われるステップS35’。このECCチェックでデータリテンションの劣化が生じていると判断されたとき、データリテンションの劣化による閾値電圧分布の広がりは大きいと判断して、ソース線SRCの電圧として電圧Vsrc’を選んで第3の読み出し動作が実行されるステップS36’。なお、ステップS34’、S36’で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第3の読み出し動作の後、ECCチェックが行われるステップS37’。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS39’。しかし、第3の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS38’及びステップS39’。[効果]本変形例に係る読み出し動作では、ソース線SRCに電圧Vsrcを印加した読み出し動作の結果に基づき、電圧Vsrc’を用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。また、本変形例の読み出し動作によれば、カウンタ7aやタイマ7bを省略したとしてもデータ読み出し動作を正確に行うことができる。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図19乃至図22を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第1~第3の実施の形態においては、読み出し動作時に非選択メモリセルMCに印加する読み出しパス電圧Vreadは一定の値であるとして説明した。これに対し、第4の実施の形態では、読み出し動作時に用いる読み出しパス電圧Vreadの値を、選択ワード線WLに印加する電圧に応じて変更することができる。以下、図19を参照して説明する。選択メモリセルMCに対する読み出し動作の際に、隣接する非選択メモリセルMCに読み出しパス電圧Vreadが印加されると、読み出しパス電圧Vreadの影響により、選択メモリセルMCの閾値電圧が下がるように見える。この読み出しパス電圧Vreadを電圧Vread’Vread>Vread’に変更すると、選択メモリセルMCの閾値電圧が上がるように、つまり読み出し電圧ARが下がるように見える。上述のソース線SRCの電圧Vsrcに加え、隣接する非選択メモリセルMCに読み出しパス電圧Vread’を印加した影響によっても、読み出し電圧ARの値を調整することができ、データ読み出しを正確に行うことができる。なお、電圧Vread’は選択メモリセルMCに隣接する非選択メモリセルMCの制御ゲート電極にのみ加えても良い。この実施の形態のデータ読み出し動作の手順について、図20を参照して説明する。図20のステップS41~ステップS43は、図8に示す第1の実施の形態の対応するステップS11~ステップS13と同様である。本実施の形態の第2の読み出し動作においては、ソース線SRCの電圧を0VからVsrcに上昇させるとともに、非選択メモリセルMCに印加する読み出しパス電圧を電圧Vread’に変更して読み出し動作が実行されるステップS44。なお、ステップS44で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS45。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS47。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS46及びステップS47。図21及び図22は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加される。本実施の形態の第2の読み出し動作においても、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を、第1の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。なお、図20のステップS44においては、図21に示すように、読み出しパス電圧Vreadは変更せず、読み出し電圧BR、CRを電圧BRs、CRsに変更してシフトリード動作を行う一方で、読み出し電圧ARの電圧値は変更せず、代わりに選択ワード線に電圧ARが印加されるときのみソース線SRCの電圧を電圧Vsrcに上昇させ且つ読み出しパス電圧Vread’を用いて第2の読み出し動作を行っても良い。あるいは、図22に示すように、読み出し電圧AR、BR、CRの電圧値は変更せず、選択ワード線WLに印加される電圧の如何AR、BR、CRに拘わらず、ソース線SRCに印加する電圧を電圧Vsrc’に上昇させ且つ読み出しパス電圧Vread’を用いて第2の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時に0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、読み出しパス電圧Vread又はVread’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Vread、Vread’の値の大きさによっても読み出し電圧の値を調整することができる。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、非選択の制御ゲート電極の電圧を低くすることができるので、いわゆるリードディスターブによる誤書き込みを防止することができる。[第5の実施の形態]次に、第5の実施の形態の不揮発性半導体記憶装置を、図23乃至図25を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態では、読み出し動作時に用いるメモリセルMCに印加するウェル電圧Vwellの値を、選択ワード線WLに印加する電圧に応じて変更することができる。通常、ウェル電圧Vwellはソース線SRCと同一の電圧に設定される。しかし、読み出し動作時にソース線SRCの電圧を0Vから電圧Vsrcに上昇させるとともにウェル電圧Vwellの値を下げることにより、バックゲートバイアスが与えられた状態と同様になる。この場合、選択メモリセルMCの閾値電圧が上がるように見える。上述のソース線SRCの電圧Vsrcに加え、ウェル電圧Vwellの変更によっても、読み出し電圧の値を調整することができ、データ読み出しを正確に行うことができる。この実施の形態のデータ読み出し動作の手順について、図23を参照して説明する。図23のステップS51~ステップS53は、図8に示す第1の実施の形態の対応するステップS11~ステップS13と同様である。本実施の形態の第2の読み出し動作においては、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させるとともに、ウェル電圧Vwellを変更して読み出し動作が実行されるステップS54。この第2の読み出し動作の後、ECCチェックが行われるステップS55。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS57。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS56及びステップS57。図24及び図25は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加される。本実施の形態の第2の読み出し動作においても、選択メモリセルMCの制御ゲート電極とソースとの間の電圧を、第1の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。なお、図23のステップS54においては、図24に示すように、読み出し電圧BR、CRを電圧BRs、CRsに変更してシフトリード動作を行う一方で、読み出し電圧ARの電圧値は変更せず、代わりに選択ワード線WLに電圧ARが印加されるときのみソース線SRCの電圧を電圧Vsrcに上昇させて第2の読み出し動作を行っても良い。この際、ウェル電圧Vwellをソース線電圧Vsrcよりも下げることにより、選択メモリセルMCの閾値電圧が上がるように見える。あるいは、図25に示すように、読み出し電圧AR、BR、CRの電圧値は変更せず、選択ワード線WLに印加される電圧の如何AR、BR、CRに拘わらず、ソース線SRCに印加する電圧を電圧Vsrcに上昇させるとともにウェル電圧Vwellを電圧Vsrcよりも下げて第2の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時に0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、ソース線SRCの電圧を電圧Vsrcに上げるとともにウェル電圧Vwellを下げて読み出し動作を実行する。ウェル電圧Vwellを下げることにより選択メモリセルMCの閾値電圧が上がるように見える。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、ウェル電圧Vwellを下げることにより、ウェルへの充電時間を減らすことができる。その結果、動作速度を向上させることができる。[第6の実施の形態]次に、第6の実施の形態の不揮発性半導体記憶装置を、図26及び図27を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第1~第5の実施の形態においては、第1の読み出し動作時にソース線SRCに印加する電圧を電圧0Vに設定し、第2の読み出し動作時にソース線SRCに印加する電圧を電圧Vsrc又は電圧Vsrc’Vsrc’>Vsrcに設定していた。ここで、第1の読み出し動作は、必ずしもソース線SRCの電圧を0Vに設定した通常読み出し動作である必要はない。第1の読み出し動作は、選択メモリセルの制御ゲート電極とソースとの間の電圧が第2の読み出し動作よりも大きい値に設定されていればよい。そのため、第6の実施の形態では、第1の読み出し動作時にソース線SRCに印加する電圧を電圧Vsrcとし、第2の読み出し動作時にソース線SRCに印加する電圧を電圧Vsrc’として読み出し動作を行う。この実施の形態のデータ読み出し動作の手順について、図26を参照して説明する。まず、制御回路7に読み出し信号が入力されると、データ読み出し動作が開始されるステップS61。次に、ソース線SRCに電圧Vsrcを印加して第1の読み出し動作が実行されるステップS62。なお、ステップS62で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第1の読み出し動作の後、ECCチェックが行われるステップS63。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、データ読み出し動作は終了するステップS67。第1の読み出し動作が失敗に終わった後の第2の読み出し動作においては、ソース線SRCの電圧を電圧Vsrcから電圧Vsrc’に上昇させて読み出し動作が実行されるステップS64。なお、ステップS64で用いるウェル電圧Vwellの値は、電圧Vsrc’と同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS65。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS67。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS66及びステップS67。図27は、読み出し動作時に印加される電圧を説明する図である。第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加され、電圧Vsrcがソース線SRCに印加される。また、第2の読み出し動作においては、ソース線SRCの電圧を電圧Vsrcから電圧Vsrc’に上昇させて読み出し動作を実行する。本実施の形態においては、選択メモリセルMCの制御ゲート電極の電圧は、第1及び第2の読み出し動作時に0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、ソース線SRCの電圧として電圧Vsrc、及び電圧Vsrc’印加して、読み出し動作を実行する。このようなデータ読み出し方式を採用することにより、データリテンションの劣化が生じていない場合における閾値電圧分布Aの下裾が負電圧で有る場合でも、読み出し電圧ARを負にすることなく読み出すことができる。また、データリテンションの劣化が生じた場合には、ソース線SRCの電圧として電圧Vsrc’>電圧Vsrcを用いることにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、データリテンションの劣化が生じている場合、通常読み出し動作を省略して、電圧Vsrcを用いた読み出し動作を実行することにより、データ読み出し動作の時間を低減することができる。[第7の実施の形態]次に、第7の実施の形態の不揮発性半導体記憶装置を、図28乃至図31を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第4の実施の形態においては、読み出しパス電圧Vreadから電圧Vread’に変更する動作は、ソース線SRCの電圧を電圧Vsrcに上昇させる動作とともに行われるとして説明した。これに対し、本実施の形態では、ソース線SRCへの印加電圧を変更することなく、読み出しパス電圧Vreadの値を変更する。以下、図28を参照して説明する。選択メモリセルMCに対する読み出し動作の際に、隣接する非選択メモリセルMCに読み出しパス電圧Vreadが印加されると、読み出しパス電圧Vreadの影響により、選択メモリセルMCの閾値電圧が下がるように見える。この読み出しパス電圧Vreadを電圧Vread’Vread>Vread’に変更すると、選択メモリセルMCの閾値電圧が上がるように、つまり読み出し電圧ARが下がるように見える。隣接する非選択メモリセルMCに読み出しパス電圧Vread’を印加した影響のみによっても、読み出し電圧ARの値を調整することができ、閾値電圧分布Aのデータ読み出しを正確に行うことができる。この実施の形態のデータ読み出し動作の手順について、図29を参照して説明する。図29のステップS71~ステップS73は、図20に示す第4の実施の形態の対応するステップS41~ステップS43と同様である。本実施の形態の第2の読み出し動作においては、ソース線SRCの電圧を0Vから上昇させることなく、非選択メモリセルMCに印加する読み出しパス電圧を電圧Vread’に変更して読み出し動作が実行されるステップS74。なお、ステップS74で用いるウェル電圧Vwellの値は、電圧Vsrcと同じである。この第2の読み出し動作の後、ECCチェックが行われるステップS75。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了するステップS77。しかし、第2の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了するステップS76及びステップS77。図30及び図31は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作第1の読み出し動作においては、読み出し電圧AR、BR、CRが選択ワード線WLに印加される。なお、図29のステップS74においては、図30に示すように、読み出しパス電圧Vreadは変更せず読み出し電圧CR、BRを電圧BRs、CRsに変更してシフトリード動作を行う一方で、読み出し電圧ARの電圧値は変更せず、代わりに選択ワード線WLに電圧ARが印加されるときのみ、読み出しパス電圧Vread’を用いて第2の読み出し動作を行っても良い。あるいは、図31に示すように、読み出し電圧AR、BR、CRの電圧値は変更せず、選択ワード線WLに印加される電圧の如何AR、BR、CRに拘わらず、読み出しパス電圧Vread’を用いて第2の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルMCの制御ゲート電極の電圧は、第2の読み出し動作時に0又は正の値に保たれる。[効果]本実施の形態に係る読み出し動作では、読み出しパス電圧Vread又はVread’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Vread、Vread’の値の大きさによっても読み出し電圧の値を調整することができる。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式2ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。