複数の情報処理装置を備える並列計算機システムを構成する情報処理装置において、データを保持する主記憶装置と、前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置と、他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納し、前記受信したデータが前記演算処理装置が待ち合わせていないデータであると判定した場合には、前記受信したデータを前記主記憶装置に格納する通信装置とを有することを特徴とする情報処理装置。前記情報処理装置において、前記通信装置は、他の情報処理装置の演算処理装置が待ち合わせているデータに、前記他の情報処理装置の演算処理装置が有するキャッシュメモリ部に書き込む旨の制御情報を付加したデータを前記他の情報処理装置に送信する送信部と、前記他の情報処理装置から受信したデータに、制御情報が付加されているか否かを判定する判定部と、受信したデータに制御情報が付加されていると前記判定部が判定した場合に当該受信したデータを前記キャッシュメモリ部に格納し、前記受信したデータに制御情報が付加されていないと判定部が判定した場合に当該受信したデータを前記主記憶装置に格納する格納部と、を有することを特徴とする請求項1記載の情報処理装置。前記情報処理装置において、前記演算処理装置は、キャッシュメモリ部を有する演算処理部を複数有し、前記格納部は、受信したデータに前記制御情報が付加されていると前記判定部が判定した場合、前記複数の演算処理部のキャッシュメモリ部のうち、前記受信したデータの書込先アドレスが示す主記憶装置の格納領域に格納されているデータを保持しているキャッシュメモリ部に前記受信したデータを格納することを特徴とする請求項2に記載の情報処理装置。前記情報処理装置において、前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記主記憶装置が保持するデータとの関係を示す同一性情報を前記データと対応付けて記憶し、前記演算処理部は、前記データを前記主記憶装置または自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記同一性情報に基づいて、自身のキャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、受信したデータを前記主記憶装置または自身のキャッシュメモリ部に格納することを特徴とする請求項3記載の情報処理装置。前記情報処理装置において、前記演算処理装置はさらに、前記複数の演算処理部が共有する共有キャッシュメモリ部を有し、前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記共有キャッシュメモリ部が保持するデータとの関係を示す第1同一性情報を前記データと対応付けて記憶し、前記共有キャッシュメモリ部は、自身が保持するデータと前記主記憶装置が保持するデータとの関係を示す第2同一性情報を前記データと対応付けて記憶し、前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記第1同一性情報と、前記共有キャッシュメモリ部が記憶する第2同一性情報とに基づいて、前記自身のキャッシュメモリ部に格納されたデータと前記共有キャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、その後、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項3記載の情報処理装置。前記情報処理装置において、前記通信装置は、前記キャッシュメモリ部への書き込みを制御する制御アドレスを保持するアドレス保持部をさらに有し、他の情報処理装置から受信したデータの書込先アドレスが、前記アドレス保持部に保持された制御アドレスと一致する場合、前記受信したデータを前記キャッシュメモリ部に書き込むことを特徴とする請求項1記載の情報処理装置。前記情報処理装置において、前記演算処理部は、前記演算処理部が待ち合わせるデータの書込先アドレスを、前記制御アドレスとして前記アドレス保持部に保持させることを特徴とする請求項6記載の情報処理装置。前記情報処理装置において、前記演算処理装置は、キャッシュメモリ部を有する演算処理部を複数有し、前記複数の演算処理部の各々は、待ち合わせるデータの書込先アドレスを前記制御アドレスとして前記アドレス保持部に保持させるとともに、前記複数の演算処理部のキャッシュメモリ部のうち前記待ち合わせるデータの書込先であるキャッシュメモリ部を識別する書込先キャッシュメモリ識別情報を、前記アドレス保持部に保持させることを特徴とする請求項6または7記載の情報処理装置。前記情報処理装置において、前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記主記憶装置が保持するデータとの関係を示す同一性情報を前記データと対応付けて記憶し、前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記同一性情報に基づいて、自身のキャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持し、その後、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項8記載の情報処理装置。前記情報処理措置において、前記演算処理装置はさらに、前記複数の演算処理部が共有する共有キャッシュメモリ部を有し、前記キャッシュメモリ部は、自身が保持するデータと他のキャッシュメモリ部が保持するデータと前記共有キャッシュメモリ部が保持するデータとの関係を示す第1同一性情報を前記データと対応付けて記憶し、前記共有キャッシュメモリ部は、自身が保持するデータと前記主記憶装置が保持するデータとの関係を示す第2同一性情報を前記データと対応付けて記憶し、前記演算処理部は、前記データを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納する場合には、自身のキャッシュメモリ部が記憶する前記第1同一性情報と、前記共有キャッシュメモリ部が記憶する第2同一性情報とに基づいて、前記自身のキャッシュメモリ部に格納されたデータと前記共有キャッシュメモリ部に格納されたデータと前記主記憶装置に格納されたデータとの同一性を保持するとともに、受信したデータを前記主記憶装置、または、前記自身のキャッシュメモリ部に格納することを特徴とする請求項8記載の情報処理装置。複数の情報処理装置を有する並列計算機システムであって、前記情報処理装置は、データを保持する主記憶装置と、前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置と、他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納する通信装置とを有することを特徴とする並列計算機システム。データを保持する主記憶装置と、前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部を有するとともに、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部を有する、並列計算機システムに含まれる演算処理装置の制御方法であって、前記情報処理装置が有する通信装置が、前記並列計算機システムが有する他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定し、前記通信装置が、前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合には、前記受信したデータを前記キャッシュメモリ部に格納することを特徴とする演算処理装置の制御方法。しかしながら、上述した受信したデータを演算処理装置が有するキャッシュメモリに格納する技術では、演算に利用されないデータを受信した場合にも演算処理装置が有するキャッシュメモリに格納する。このため、演算処理装置が効率的に演算処理を実行することができず、計算処理速度が低下してしまうという問題があった。つまり、情報処理装置は、演算に利用しているデータがキャッシュメモリに格納されている際に、新たなデータを受信した場合には、受信したデータをキャッシュメモリに格納するため、演算に利用しているデータをキャッシュメモリから吐き出す場合がある。このような場合には、情報処理装置は、演算を実行するために、キャッシュメモリから吐き出したデータをメインメモリから読み出すので、効率的に演算処理を実行することができず、計算処理速度を低下させてしまう。本願に開示の技術は、上述した問題に鑑みてなされたものであって、計算処理速度の低下を抑える。1つの側面では、複数の情報処理装置を備える並列計算機システムを構成する情報処理装置である。また、情報処理装置は、データを保持する主記憶装置と、主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、主記憶装置又はキャッシュメモリ部に保持されたデータを用いて演算を行う演算処理部とを有する演算処理装置を有する。また、情報処理装置は、他の情報処理装置から受信したデータが、演算処理装置が待ち合わせているデータであるか否かを判定し、受信したデータが演算処理装置が待ち合わせているデータであると判定した場合には、受信したデータをキャッシュメモリ部に格納する通信装置を有する。なお、通信装置は、受信したデータが演算処理装置が待ち合わせていないデータであると判定した場合には、受信したデータを主記憶装置に格納する。本願に開示の技術は、一つの態様によれば、計算処理速度の低下を抑える。以下に添付図面を参照して本願に係る情報処理装置、並列計算機システムおよび演算処理装置の制御方法について説明する。なお、以下に説明する各実施例は、矛盾しない範囲において、適宜組み合わせることができる。以下の実施例1では、図1を用いて、並列計算機システムの一例を説明する。図1は、実施例1に関わる並列計算機システムを説明するための図である。図1に示すように、並列計算機システム1は、複数の情報処理装置2、2a、各情報処理装置2、2aを接続するバス8を有する。なお、図1に示す例では、情報処理装置2および2aが記載されているが、並列計算機システム1は、さらに多数の情報処理装置を有してもよい。並列計算機システム1は、任意の数の情報処理装置を有してよい。また、以下の説明においては、情報処理装置2aは、情報処理装置2と同様の処理を実行するものとして、説明を省略する。情報処理装置2は、プロセッサ3、メモリ6、通信装置10を有する。プロセッサ3、メモリ6、通信装置10は、それぞれ情報処理装置2が有するバスによって接続される。プロセッサ3は、演算処理を実行する演算処理装置である。具体的には、プロセッサ3は、演算を行うプロセッサコア4を有する。また、プロセッサコア4は、キャッシュメモリ5を有する。以下、メモリ6、キャッシュメモリ5に格納されるデータについての説明を行い、その後、プロセッサコア4および通信装置10が実行する処理について説明する。メモリ6は、情報処理装置2が有するメインメモリであり、プロセッサコア4が演算に用いるデータを保持する。以下、図2、図3を用いて、メモリ6の一例について説明する。図2は、メモリアドレスの一例を説明するための図である。例えば、メモリ6の格納領域を示すメモリアドレスは、プロセッサ3が40ビットのメモリアドレス空間を有する場合には、例えば40ビット長のメモリアドレスとなる。このような場合には、メモリアドレスを、例えば、図2中Aに示す範囲の上位34-Nビットをタグとして、続く図2中Bに示す範囲のNビットをインデックスとして、図2中Cに示す範囲の下位6ビットをオフセットとして分割することができる。ここで、インデックスのサイズは、任意のビット数を設定することができるものとし、以下の説明においてはNビットがインデックスとして設定されたものとする。キャッシュメモリ5は、プロセッサコアが演算に利用するデータを記憶する記憶装置であり、メモリ6よりも高速でデータの出し入れを行う事ができる。以下、キャッシュメモリ5の一例について説明する。図3は、実施例1に関わるキャッシュメモリの一例を説明するための図である。例えば、キャッシュメモリ5は、ラインサイズが64バイトである2N個のキャッシュラインを有し、全体の記憶容量が2N6バイトであるキャッシュメモリである。ここで、各キャッシュラインには、キャッシュライン番号0~2N-1が付与されている。また、各キャッシュラインには、図3中Aで示す2ビットの状態データ、図3中Bで示す34-Nビットのタグデータ、および図3中Cで示す64バイトのデータが格納される。ここで、状態データのうち、一方のビットは、対応するキャッシュラインに格納されたデータが有効であるか否かを示すValidビットである。例えば、Validビットに1が格納されていた場合には、対応するキャッシュラインに格納されたデータが有効であることを示し、Validビットに0が格納されていた場合には、対応するキャッシュラインに格納されたデータが無効であることを示す。また、状態データのうち、もう一方のビットは、対応するキャッシュラインに格納されたデータとメモリ6に格納されたデータとの同一性を保持するための情報であるDirtyビットである。例えば、Dirtyビットに1が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア4によって更新されているため、データをメモリ6に書き戻す必要があることを示す。Dirtyビットに0が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア4によって更新されておらず、当該キャッシュラインに格納されたデータとメモリ6に格納されたデータと同一である旨を表す。例えば、Validビットが1でDirtyビットが1であるキャッシュラインに格納されたデータは、有効なデータであり、かつ、プロセッサコア4による書換え等のためにキャッシュ元であるメモリ6に格納されたデータと同一ではない。また、キャッシュメモリ5はダイレクトマップ方式が採用されており、メモリ6のデータがキャッシュされる場合には、キャッシュ元データが格納されていたメモリアドレスのインデックスに応じたキャッシュラインに格納する。例えば、キャッシュメモリ5は、キャッシュ元のデータが格納されていたメモリアドレスのインデックスがiである場合には、キャッシュライン番号がiのキャッシュラインに格納する。ただし、キャッシュメモリ5には、複数のキャッシュウェイを有するセットアソシエイティブ方式が採用されてもよい。図1に戻って、プロセッサコア4は、データを用いて演算を行う演算処理部である。具体的には、プロセッサコア4は、メモリ6またはキャッシュメモリ5に格納されたデータを用いて、演算処理を実行する。また、プロセッサコア4は、メモリ6に格納されていたデータを取得し、取得したデータをキャッシュメモリ5に格納する。すなわち、プロセッサコア4は、メモリ6に格納されていたデータをキャッシュメモリ5に保持する。そして、プロセッサコア4は、キャッシュメモリ5に格納したデータを用いて、演算処理を実行する。また、プロセッサコア4は、情報処理装置2a等の他の情報処理装置による演算の結果を用いて演算処理を実行する場合には、他の演算処理装置から送信されたデータを通信装置10が受信するまで待機する。つまり、プロセッサコア4は、他の情報処理措置による演算結果のデータを待ち合わせるポーリング処理を実行する。そして、プロセッサコア4は、ポーリング処理の対象となるデータを通信装置10が受信した場合には、受信したデータを取得し、取得したデータをキャッシュメモリ5とメモリ6とに格納する。ここで、プロセッサコア4が受信したデータをキャッシュメモリ5およびメモリ6に格納する処理の例について説明する。例えば、プロセッサコア4は、後述する通信装置10からデータとメモリ6に格納するデータとして受信した場合には、メモリ6に受信したデータを格納する。また、プロセッサコア4は、通信装置10からデータをキャッシュメモリ5に書き込むデータとして受信した場合には、以下の処理を実行する。すなわちプロセッサコア4は、受信したデータをメモリ6に格納するとともに、受信したデータをキャッシュメモリ5に格納する。つまり、プロセッサコア4は、キャッシュメモリ5に格納するデータとして通信装置10からデータを受信した場合には、受信したデータをキャッシュメモリ5とメモリ6とに格納する。ここで、プロセッサコア4は、受信したデータをキャッシュメモリ5に格納する場合には、キャッシュメモリ5に格納されているデータとメモリ6に格納されているデータとの同一性を保持するための情報を参照する。そして、プロセッサコア4は、参照した同一性を保持するための情報に基づいて、キャッシュメモリ5に格納されていたデータをメモリ6に吐き出し、その後、受信したデータをキャッシュメモリ5に格納する。その後、プロセッサコア4は、キャッシュメモリ5に格納したデータ、すなわちポーリング処理の対象となるデータを用いて、演算処理を実行する。また、プロセッサコア4は、演算の結果、算出したデータを他の情報処理装置へ送信する場合には、送信先の情報処理装置を示す情報と、算出したデータとを通信装置10へ送信する。この際、プロセッサコア4は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであるか否かを判定する。そして、プロセッサコア4は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであると判定した場合には、プロセッサコアが待ち合わせているデータである旨とを通信装置10へ送信する。次に、プロセッサコア4が実行する処理の一例を説明する。例えば、プロセッサコア4は、通信装置10からデータをメモリ6に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4は、データを格納するメモリアドレスのインデックスと対応するキャッシュラインの状態データであるValidビットとDirtyビットとを参照する。そして、プロセッサコア4は、参照したValidビットが1であり、かつ、Dirtyビットが1であれば、以下の処理を実行する。すなわち、プロセッサコア4は、キャッシュメモリ5に格納されているキャッシュされたデータを用いて、メモリ6に格納されていたキャッシュ元のデータを最新のデータに更新する。そして、プロセッサコア4は、参照したValidビットを1から0に更新し、その後、通信装置10から受信したデータを、データと共に受信したメモリ6のメモリアドレスに格納する。また、プロセッサコア4は、参照したValidビットが0である場合、または、Validビットが1でDirtyビットが0である場合には、Validビットを0に更新し、受信したデータをメモリ6に格納する。次に、プロセッサコア4が通信装置10からデータをキャッシュメモリ5に格納するデータとして受信した場合について説明する。このような場合には、プロセッサコア4は、受信したデータを格納するキャッシュラインのValidビットとDirtyビットとタグデータとを参照する。つまり、プロセッサコア4は、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインのValidビットとDirtyビットとを参照する。そして、プロセッサコア4は、参照したValidビットが0または参照したタグデータが受信したメモリアドレスのタグデータと一致しない場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4は、参照したValidビットが1、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア4は、通信装置10から受信したデータを状態データとタグデータとを参照したキャッシュラインに格納する。図1に戻って、通信装置10は、バス8を介して、情報処理装置2a等の他の情報処理装置からパケット化されたデータを受信する。ここで、パケット化されたデータには、データと、データを格納するメモリ6のメモリアドレスとが格納されている。通信装置10は、他の情報処理装置2aからデータを受信した場合には、受信したデータが、プロセッサコア4が待ち合わせているデータであるか否かを判定する。そして、通信装置10は、受信したデータが、プロセッサコア4が待ち合わせているデータであると判定した場合には、データをキャッシュメモリ5に格納するデータとしてプロセッサコア4に送信する。つまり、通信装置10は、データをキャッシュメモリ5に格納するデータとしてプロセッサコア4に送信することで、受信したデータをキャッシュメモリ5とメモリ6に格納する。一方、通信装置10は、受信したデータが、プロセッサコア4が待ち合わせているデータではないと判定した場合には、データをメモリ6に格納するデータとしてプロセッサコア4に送信する。つまり、通信装置10は、データをメモリ6に格納するデータとしてプロセッサコア4に送信することで、受信したデータをメインメモリ6に格納する。また、通信装置10は、プロセッサコア4からデータと送信先の他の情報処理装置2aを示す情報とを受信した場合には、受信したデータをパケット化し、バス8を介して、送信先の他の情報処理装置2aへパケットを送信する。また、通信装置10は、プロセッサコア4から他の情報処理装置2aが有するプロセッサが待ち合わせているデータである旨を合わせて受信した場合には、受信したデータをパケット化するとともに、ポーリング処理の対象である旨を示す制御情報をパケットに付加する。そして、通信装置10は、制御情報を付加したパケットを送信先の他の情報処理装置2aへ送信する。以下、図4を用いて、通信装置10の一例を説明する。図4は、実施例1に関わる通信装置の一例を説明するための図である。図4に示す例では、通信装置10は、パケット生成部11、パケット送信部12、パケット受信部13、判定部14、格納部15を有する。パケット生成部11は、図4中Aに示すように、他の情報処理装置2aのプロセッサコアが待ち合わせているデータを送信する場合には以下の処理を実行する。すなわち、パケット生成部11は、送信するデータをパケット化し、送信先の他の情報処理装置2aやデータを格納する送信先の他の情報処理装置2aが有するメモリのメモリアドレス等をパケットに格納する。また、パケット生成部11は、他の情報処理装置2aのプロセッサコアが有するキャッシュメモリに書き込む旨の制御情報をパケットに付加する。そして、パケット生成部11は、生成したパケットをパケット送信部12へ送信する。ここで、図5は、実施例1に関わるパケット生成部が生成するパケットの一例を説明するための図である。図5中Aに示すように、従来のパケットは、送信先の他の情報処理装置2aを示すアドレスが格納されたヘッダ部と、データを格納するデータ部とを有する。一方、パケット生成部11は、図5中Bに示すパケットを生成する。具体的には、パケット生成部11は、図5中Cに示すように、パケットのヘッダとデータとの間に制御情報を格納する1ビットのフラグ領域を追加する。そして、パケット生成部11は、送信するデータが送信先の他の情報処理装置2aのプロセッサコアが待ち合わせるデータである場合には、制御情報としてフラグ領域に1を格納する。また、パケット生成部11は、送信するデータが送信先の情報処理装置のプロセッサコアが待ち合わせるデータではない場合には、制御情報としてフラグ領域に0を格納する。なお、上記した制御情報が格納されたパケットは、情報処理装置2だけではなく、情報処理装置2a等の他の情報処理装置も同様のパケットを生成するものとする。図4に戻って、パケット送信部12は、パケット生成部11が生成したパケットを受信した場合には、図4中Bに示すように、バス8を介して、他の情報処理装置2a等の送信先となる他の情報処理装置へ送信する。パケット受信部13は、図4中Cに示すように、バス8を介してパケットを受信した場合には、受信したパケットを判定部14に転送する。判定部14は、受信したパケットのフラグ領域に1が格納されているか否かを判定する。そして、判定部14は、パケットのフラグ領域に1が格納されている場合には、パケットに格納されていたデータがキャッシュメモリ5に格納するデータであると判定する。また、判定部14は、パケットのフラグ領域に0が格納されている場合には、パケットに格納されていたデータをメモリ6に格納するデータであると判定する。その後、判定部14は、判定した内容とパケットに格納されていたデータとを格納部15に送信する。格納部15は、パケットに格納されていたデータがキャッシュメモリ5に格納するデータであると判定部14が判定した場合には、以下の処理を実行する。すなわち、格納部15は、図4中Dに示すようにパケットに格納されたデータをキャッシュメモリ5とメモリ6とに格納するデータとしてプロセッサコア4に送信する。また、格納部15は、パケットに格納されていたデータをメモリ6に格納するデータであると判定部14が判定した場合には、パケットに格納されたデータをメモリ6に格納するデータとしてプロセッサコア4に送信する。具体的には、格納部15は、パケットのフラグ領域に1が格納されていた場合には、判定部14から受信したデータとデータをキャッシュメモリ5に格納する旨の通知とをプロセッサコア4に送信する。また、格納部15は、パケットのフラグ領域に0が格納されていた場合には、データをプロセッサコア4に送信する。つまり、格納部15は、メモリ6に格納するデータとして受信したデータをプロセッサコア4に送信する。上述したように、通信装置10は、他の情報処理装置2aが有するプロセッサコアが待ち合わせているデータ、つまりポーリング対象となるデータを送信する場合には、以下の処理を実行する。すなわち、通信装置10は、送信するパケットのフラグ領域に制御情報として1を格納し、送信先の他の情報処理装置2aへ送信する。また、情報処理装置2a等の他の情報処理装置が有する通信装置も、プロセッサコア4が待ち合わせているデータを送信する場合には、フラグ領域に1を格納したパケットを送信する。そして、通信装置10は、受信したパケットのフラグ領域に1が格納されている場合には、受信したパケットに格納されたデータをキャッシュメモリ5に書き込むべきデータとしてプロセッサコア4に送信する。プロセッサコア4は、メモリ6に格納されているデータのうち受信したデータを書き込むべきメモリアドレスに格納されたデータをキャッシュメモリ5にキャッシュしている場合には、通信装置10から受信したデータをキャッシュメモリ5にキャッシュする。このため、プロセッサコア4は、待ち合わせていたデータをメモリ6ではなく、キャッシュメモリ5から読み出すことができるので、効率的に演算処理を実行することができる。一方、通信装置10は、受信したパケットのフラグ領域に0が格納されている場合には、受信したパケットに格納されたデータをメモリ6に書き込むべきデータとしてプロセッサコア4に送信する。このような場合には、プロセッサコア4は、データをメモリ6に書き込む。つまり、情報処理装置2は、プロセッサコア4が待ち合わせているデータを他の情報処理装置2aから受信した場合にのみプロセッサコア4が有するキャッシュメモリ5に格納し、それ以外のデータについてはメモリ6に格納する。このため、演算に使用するか不明なデータによってキャッシュメモリ5に格納された演算に使用するデータが吐き出されることが防がれる結果、並列計算機システム1は、計算処理速度の低下を防ぐことができる。例えば、プロセッサ3、プロセッサコア4、パケット生成部11、パケット送信部12、パケット受信部13、判定部14、格納部15は、LSIなどの集積回路により実現される。また、メモリ6とは、RAMRandomAccessMemory、ROMReadOnlyMemory、フラッシュメモリflashmemoryなどの半導体メモリ素子である。また、キャッシュメモリ5とは、プロセッサコア4の内部メモリである。[通信装置10の処理の流れ]次に、図6を用いて、通信装置10が実行する処理の流れについて説明する。図6は、実施例1に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図6に示す例では、通信装置10は、バス8を介して情報処理装置2を送信先とするパケットを受信したことをトリガとして処理を開始する。まず、通信装置10は、受信したパケットのフラグ領域に1が格納されているか否かを判定するステップS101。そして、通信装置10は、受信したパケットのフラグ領域に1が格納されている場合にはステップS101肯定、受信したパケットに格納されていたデータをキャッシュメモリ5に格納するデータとしてプロセッサコア4へ送信するステップS102。一方、通信装置10は、受信したパケットのフラグ領域に0が格納されている場合にはステップS101否定、受信したパケットに格納されていたデータをメモリ6に格納するデータとしてプロセッサコア4へ送信するステップS103。その後、通信装置10は、処理を終了する。[実施例1の効果]上述したように、情報処理装置2は、他の情報処理装置2aからデータを受信した場合には、受信したデータをプロセッサコア4が待ち合わせているか否かを判定する。そして、情報処理装置2は、受信したデータをプロセッサコア4が待ち合わせていると判定した場合には、受信したデータをキャッシュメモリ5に格納する。また、情報処理装置2は、受信したデータをプロセッサコア4が待ち合わせていないと判定した場合には、受信したデータをキャッシュメモリ5ではなくメモリ6に格納する。このため、情報処理装置2は、プロセッサコア4が演算に利用しないデータを受信した際に、キャッシュメモリ5に格納されたデータの吐き出しを防止する。この結果、並列計算機システム1は、各情報処理装置2、2aが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。また、各情報処理装置2、2aは、他の情報処理装置が有するプロセッサコアが待ち合わせているデータを送信する場合には、送信するパケットにプロセッサコアが待ち合わせている旨を示す制御情報を格納する。そして、各情報処理装置2、2aは、受信したパケットに制御情報が格納されていた場合には、受信したパケットのデータをキャッシュメモリ5に格納する。また、各情報処理装置2、2aは、受信したパケットに制御情報が格納されていない場合には、受信したパケットのデータをメモリ6に格納する。このため、各情報処理装置2、2aは、受信したデータをキャッシュメモリに格納すべきか否かを容易に判定することができる。実施例2では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図7は、実施例2に関わる並列計算機システムの一例を説明するための図である。図7に示す例では、並列計算機システム1aは、複数の情報処理装置2b、2cを有する。なお、情報処理装置2cは、情報処理装置2bと同様の処理を実行するものとして、説明を省略する。また、情報処理装置2bが有する各部のうち、情報処理装置2が有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。情報処理装置2bは、プロセッサ3aを有する。また、プロセッサ3aは、複数のプロセッサコア4a~4cを有する。なお、プロセッサ3a内のプロセッサコアは、任意の数が適用可能である。各プロセッサコア4a~4cは、それぞれキャッシュメモリ5a~5cを有する。なお、以下の説明においては、プロセッサコア4b、4cはプロセッサコア4aと同様の機能を発揮するものとし、説明を省略する。また、キャッシュメモリ5b、5cは、キャッシュメモリ5aと同様の機能を発揮するものとして、説明を省略する。キャッシュメモリ5aは、実施例1に関わるキャッシュメモリ5と同様に、状態データ、タグデータおよびデータを格納する複数のキャッシュラインを有する。ここで、キャッシュメモリ5は、タグ情報と同じキャッシュラインに格納されたデータと他のキャッシュメモリ5b、5cに格納されたデータとメモリ6に格納されたデータとの関係を示す同一性情報が格納される。例えば、キャッシュメモリ5は、状態データとしてMESIプロトコルイリノイプロトコルに基づくキャッシュラインの状態を示す情報を格納する。詳細には、状態データにM:Modifyが格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア4aによって最新の状態に更新されていることを示す。また、状態データにE:Exclusiveが格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア4aによって更新されていない状態を示す。また、状態データにS:Sharedが格納されている場合には、他のキャッシュメモリ5b、5cが同一の共有データをキャッシュしていることを示す。また、状態データにI:Invalidが格納されている場合には、同一キャッシュラインのデータが無効であることを示す。プロセッサコア4aは、各プロセッサコア4a~4cが待ち合わせていないデータを通信装置10aが受信した場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4aは、通信装置10aが受信したデータが、自身が待ち合わせているデータであって、メモリ6のうち受信したデータを格納するメモリアドレスに格納されていたデータをキャッシュメモリ5aに保持している場合には、以下の処理を実行する。すなわち、プロセッサコア4aは、キャッシュメモリ5aに保持したデータを他のプロセッサコア4b、4cがキャッシュしているか否かを判定し、保持していると判定した場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4aは、キャッシュメモリ5aに保持したデータを他のプロセッサコア4b、4cがキャッシュしていないと判定した場合には、受信したデータをキャッシュメモリ5aのみに格納する。次に、プロセッサコア4aが実行する処理の一例を説明する。例えば、プロセッサコア4aは、通信装置10aからデータをメモリ6に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4aは、キャッシュメモリ5aのうち、受信したデータを格納するメモリ6のメモリアドレスのインデックスに対応するキャッシュラインの状態データを参照する。そして、プロセッサコア4aは、参照した状態データにMが格納されている場合には、参照した状態データと同じキャシュラインに格納されているデータをメモリ6へ書き出す。次に、プロセッサコア4aは、参照した状態データをMからIに更新する。その後、プロセッサコア4aは、受信したデータをメモリ6に格納する。また、プロセッサコア4aは、参照した状態データがM以外である場合には、参照した状態データをIに更新し、受信したデータをメモリ6に格納する。一方、プロセッサコア4aは、通信装置10aからデータをキャッシュメモリに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4aは、キャッシュメモリ5aのうち、受信したデータを格納するメモリ6のメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、プロセッサコア4aは、参照した状態データにIが格納されていた場合、又は、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致しない場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4aは、参照した状態データにSが格納され、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、受信したデータをメモリ6に格納し、参照した状態データをSからIに更新する。また、プロセッサコア4aは、参照した状態データがMまたはEで、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、以下の処理を実行する。すなわち、プロセッサコア4aは、受信したデータをキャッシュメモリ5aに格納し、参照した状態データをMに更新する。つまり、各プロセッサコア4a~4cは、キャッシュメモリに格納するデータとして通信装置10aからデータを受信した場合には、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、各プロセッサコア4a~4cは、参照した状態データとタグデータとから、受信したデータが、自身のポーリング処理の対象となるデータであって、受信したデータを格納するメモリアドレスに格納されていたデータを自身のキャッシュメモリが保持しているか否かを判別する。つまり、各プロセッサコア4a~4cは、自身のキャッシュメモリに対してポーリング処理を行っているか否かを判別する。通信装置10aは、情報処理装置2c等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に1が格納されているか否かを判定する。そして、通信装置10aは、受信したパケットのフラグ領域に1が格納されていた場合には、以下の処理を実行する。すなわち、通信装置10aは、受信したデータを各プロセッサコア4a~4cに対して、キャッシュメモリに保持するデータとして受信したデータを送信する。一方、通信装置10aは、受信したパケットのフラグ領域に0が格納されている場合には、受信したデータをメモリ6に格納するデータとして、各プロセッサコア4a~4cに送信する。次に、図8を用いて、通信装置10aが有する各部について説明する。図8は、実施例2に関わる通信装置を説明するための図である。図8に示す例では、通信装置10aは、パケット生成部11、パケット送信部12、パケット受信部13、判定部14、格納部15aを有する。格納部15aは、判定部14がパケットのフラグ領域に1が格納されていると判定した場合には、図8中Aに示すように、キャッシュメモリにキャッシュするデータとして受信したデータを各プロセッサコア4a~4cへ送信する。つまり、格納部15aは、判定部14がパケットのフラグ領域に1が格納されていると判定した場合には、受信したデータを格納するメモリ6のメモリアドレスに格納されていたデータを保持しているキャッシュメモリに受信したデータを格納する。また、格納部15aは、判定部14がパケットのフラグ領域に0が格納されていると判定した場合には、図8中Aに示すように、メモリ6に格納するデータとして受信したデータを各プロセッサコア4a~4cへ送信する。つまり、格納部15aは、判定部14がパケットのフラグ領域に0が格納されていると判定した場合には、受信したデータをメモリ6に格納する。[実施例2の効果]上述したように、情報処理装置2bは、複数のプロセッサコア4a~4cを有するプロセッサ3aを有する。また、各プロセッサコア4a~4cは、それぞれキャッシュメモリ5a~5cを有する。そして、情報処理装置2bは、情報処理装置2c等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として1が格納されているか否かを判定する。そして、情報処理装置2bは、制御情報として1が格納されている場合には、受信したパケットのデータを格納するメモリ6のメモリアドレスに格納されていたデータをキャッシュしているキャッシュメモリに受信したパケットのデータを格納する。また、情報処理装置2bは、制御情報として0が格納されている場合には、受信したパケットのデータをメモリ6に格納する。このため、情報処理装置2bは、各プロセッサコア4a~4cによるポーリング処理の対象とするデータを受信した場合には、受信したデータをキャッシュメモリ5a~5cに直接格納することができる。このため、情報処理装置2bは、プロセッサ3aが複数のプロセッサコア4a~4cを有するマルチコアプロセッサである場合にも、プロセッサ3aが実行する演算処理を効率的に行わせることができる。また、情報処理装置2bは、各プロセッサコア4a~4cによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ6に格納する。このため、情報処理装置2bは、各プロセッサコア4a~4cが演算処理に利用するデータが受信したデータによってキャッシュメモリ5a~5cから吐き出されることを防ぐことができる。このため、並列計算機システム1aは、計算処理速度を低下させることなく、プロセッサ3aに効率的な演算処理を実行させることができる。また、各キャッシュメモリ5a~5cは、自身に保持したデータと他のキャッシュメモリ5a~5cに保持されたデータとメモリ6に格納されたデータとの関係を示す同一性情報が格納される。そして、各プロセッサコア4a~4cは、キャッシュメモリに格納するデータとしてデータを受信した場合には、自身のキャッシュメモリ5a~5cにキャッシュしたデータと、受信したデータを格納するメモリアドレスのデータとの同一性情報をそれぞれ保持する。この際、各プロセッサコア4a~4cは、自身のキャッシュメモリ5a~5cに格納された同一性情報に基づいて、キャッシュしたデータとメモリ6に格納されているデータとの同一性を保持する。その後、各プロセッサコア4a~4cは、通信装置10から受信したデータをキャッシュメモリ5a~5cに格納する。このため、並列計算機システム1aは、各プロセッサコア4a~4cが独自のキャッシュメモリ5a~5cを有する場合にも、データのコヒーレンシを保持し、適切な演算処理を各情報処理装置2b、2cに実行させることができる。実施例3では、それぞれ独自のL1キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する1つのL2キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図9は、実施例3に関わる並列計算機システムの一例を説明するための図である。図9に示す例では、並列計算機システム1bは、複数の情報処理装置2e、2fを有する。なお、情報処理装置2fは、情報処理装置2eと同様の処理を実行するものとして、説明を省略する。また、並列計算機システム1bが有する各部のうち、並列計算機システム1aが有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。情報処理装置2eは、プロセッサ3bを有する。また、プロセッサ3bは、複数のプロセッサコア4d~4fと各プロセッサコア4d~4fが共用するレベル2キャッシュメモリ7を有する。また、各プロセッサコア4d~4fは、それぞれレベル1キャッシュメモリ5d~5fを有する。なお、各プロセッサコア4e、4fは、プロセッサコア4dと同様の機能を発揮するものとし、説明を省略する。各レベル1キャッシュメモリ5d~5fは、ラインサイズ64バイトのキャッシュラインを複数有する。各レベル1キャッシュメモリ5d~5fは、2N1個のキャッシュラインを有し、各キャッシュラインに2ビットの状態データ、34-N1ビットのタグデータ、64バイトのデータを格納する2N16バイトのキャッシュメモリである。ここで、N1とは、各レベル1キャッシュメモリ5d~5fが、自身の各キャッシュラインと対応付けるインデックスのサイズである。なお、各レベル1キャッシュメモリ5d~5fの各キャッシュラインに格納される各情報は、キャッシュメモリ5a~5cが有する各キャッシュラインに格納される各情報と同様の情報であるものとする。また、各レベル1キャッシュメモリ5d~6fの各キャッシュラインに格納される状態データは、以下の同一性を示す同一性情報である。すなわち状態データは、同一キャッシュラインに格納されたデータと、他のレベル1キャッシュメモリ5d~5fに格納されたデータと、レベル2キャッシュメモリ7に格納されたデータとの同一性を示す。レベル2キャッシュメモリ7は、各レベル1キャッシュメモリ5d~5fと同様に、それぞれ64ビットのデータを格納する2N2個のキャッシュラインを有する。また、レベル2キャッシュメモリ7は、各キャッシュラインに2ビットの状態データ、34-N2ビットのタグデータ、64バイトのデータを格納する2N26バイトのキャッシュメモリである。ここで、N2は、レベル2キャッシュメモリ7が自身の各キャッシュラインと対応付けるインデックスのサイズである。また、レベル2キャッシュメモリ7の各キャッシュラインに格納される状態データは、同一キャッシュラインに格納されたデータと、メモリ6に格納されたデータとの同一性を示す。なお、各レベル1キャッシュメモリ5d~5f、および、レベル2キャッシュメモリ7は、ダイレクトマップ方式のキャッシュメモリである。例えば、各レベル1キャッシュメモリ5d~5f、および、レベル2キャッシュメモリ7は、メモリ6のメモリアドレスiに格納されたデータを保持する場合には、キャッシュライン番号がiのキャッシュラインにデータを保持するものとする。プロセッサコア4dは、各プロセッサコア4d~4fが待ち合わせていないデータを通信装置10aが受信した場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4dは、自身が待ち合わせているデータを通信装置10aが受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4dは、メモリ6のうち、受信したデータを格納するメモリアドレスが示す格納領域に格納されていたデータを1次キャッシュメモリとしてのレベル1キャッシュメモリ5dにキャッシュしているか判定する。そして、プロセッサコア4dは、メモリアドレスが示すメモリ6の格納領域に格納されていたデータをレベル1キャッシュメモリ5dに保持していると判定した場合には、受信したデータをレベル1キャッシュメモリ5dにキャッシュする。また、プロセッサコア4dは、メモリアドレスが示すメモリ6の格納領域に格納されていたデータをレベル1キャッシュメモリ5dに保持していないと判定した場合には、受信したデータをメモリ6に格納する。次に、プロセッサコア4dが実行する処理の一例を説明する。例えば、プロセッサコア4dは、通信装置10aからデータをメモリ6に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4dは、レベル1キャッシュメモリ5dのうち、受信したデータが格納されるメモリアドレスのインデックスと対応するキャッシュラインに格納された状態データを参照する。そして、プロセッサコア4dは、参照した状態データがMである場合には、参照した状態データと同一キャッシュラインのデータをメモリ6に書き出し、参照した状態データをMからIに更新する。そして、プロセッサコア4dは、受信したデータをメモリ6に格納する。一方、プロセッサコア4dは、通信装置10aからデータをキャッシュメモリ5d~5fに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア4dは、受信したデータを格納するメモリアドレスのインデックスと対応するキャッシュラインのうち、状態データとタグデータとを参照する。そして、プロセッサコア4dは、参照した状態データにIが格納されている場合、または、参照したタグデータが受信したデータを格納するメモリアドレスのタグと異なる場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4dは、参照した状態データにSが格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、受信したデータをメモリ6に格納するとともに、参照した状態データをSからIに更新する。また、プロセッサコア4dは、参照した状態データにM又はEが格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア4dは、受信したデータを自身が有するキャッシュメモリ、すなわちレベル1キャッシュメモリ5dに格納し、参照した状態データをMに更新する。この際、プロセッサコア4dは、受信したデータをメモリ6には格納しない。なお、プロセッサコア4dは、受信したデータをメモリ6に格納する場合には、書き込みに先立って、キャッシュメモリ5a~5cとメインメモリ6間のデータの整合性であるデータのコヒーレンシを保持する処理を実行する。すなわち、プロセッサコア4dは、レベル2キャッシュメモリ7のうち、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、プロセッサコア4dは、参照した状態データがMであり、タグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、参照した状態データと同じキャッシュラインに格納されているデータをメモリ6に格納する。その後、プロセッサコア4dは、参照した状態データをMからIに更新し、さらに、受信したデータをメモリ6に格納する。つまり、プロセッサコア4dは、プロセッサコア4d~4fのいずれかがポーリング処理の対象とする情報を通信装置10aが受信した場合には、受信したデータをレベル1キャッシュメモリ5dに格納するデータとして受信する。このような場合には、プロセッサコア4dは、受信したデータを格納するメモリ6の格納領域に格納されていたデータをレベル1キャッシュメモリ5dに排他的にキャッシュしているか否かを判定する。そして、プロセッサコア4dは、受信したデータを格納するメモリ6の格納領域に格納されていたデータをレベル1キャッシュメモリ5dに排他的にキャッシュしている場合には、受信したデータをレベル1キャッシュメモリ5dにキャッシュする。通常、プロセッサコア4dは、ポーリング処理の対象となるデータが格納されるメモリアドレスのデータがキャッシュされている。このため、情報処理装置2eは、通信装置10aによってプロセッサコア4dが待ち合わせているデータを受信した場合には、受信したデータをメモリ6ではなく、レベル1キャッシュメモリ5dに格納する。この結果、並列計算機システム1bは、各情報処理装置2e、2fに、効率的に処理を実行させることができる。[実施例3の効果]上述したように、情報処理装置2eは、複数のプロセッサコア4d~4fを有するプロセッサ3bを有する。また、各プロセッサコア4d~4fは、それぞれレベル1キャッシュメモリ5d~5fを有する。そして、情報処理装置2eは、情報処理装置2f等の他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として1が格納されているか否かを判定する。そして、情報処理装置2eは、制御情報として1が格納されている場合には、受信したデータを格納するメモリアドレスのデータをキャッシュしているレベル1キャッシュメモリ5d~5fに受信したデータを格納する。また、情報処理装置2eは、制御情報として0が格納されている場合には、受信したパケットのデータをメモリ6に格納する。このため、情報処理装置2eは、各プロセッサコア4d~4fによるポーリング処理の対象とするデータを受信した場合には、受信したデータをレベル1キャッシュメモリ5d~5fに直接格納することができる。このため、情報処理装置2eは、プロセッサ3bが実行する演算処理を効率的に行わせることができる。また、情報処理装置2eは、各プロセッサコア4d~4fによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ6に格納する。このため、情報処理装置2eは、各プロセッサコア4d~4fが演算処理に利用するデータが受信したデータによってレベル1キャッシュメモリ5d~5fから吐き出されることを防ぐことができる。このため、並列計算機システム1bは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。また、各レベル1キャッシュメモリ5d~5fは、自身にキャッシュされたデータと他のレベル1キャッシュメモリ5d~5fに格納されたデータとレベル2キャッシュメモリ7に格納されたデータとの関係を示す状態データである第1同一性情報が格納される。また、レベル2キャッシュメモリ7には、自身にキャッシュされたデータとメモリ6にキャッシュされたデータとの関係を示す状態データである第2同一性情報が格納される。そして、各プロセッサコア4d~4fは、第1同一性情報および第2同一性情報に基づいて、レベル1キャッシュメモリ5d~5fに格納されたデータとレベル2キャシュメモリ7に格納されたデータとメモリ6に格納されたデータとの同一性を保持する。このため、並列計算機システム1bは、各プロセッサコア4d~4fが独自のレベル1キャッシュメモリ5d~5fを有し、レベル2キャッシュメモリ7を共用する場合にも、データの同一性を適切に保持し、適切な演算処理を実行させることができる。以下の実施例4では、図10を用いて、並列計算機システムの一例を説明する。図10は、実施例4に関わる並列計算機システムを説明するための図である。図10に示すように、並列計算機システム1cは、複数の情報処理装置2f、2gを有する。なお、図10では省略したが、並列計算機システム1cは、さらに多数の情報処理装置を有してもよい。また、情報処理装置2gは、情報処理装置2fと同様の処理を実行するものとして、以下の説明を省略する。また、実施例1~4に関わる各部と同様の処理を実行するものについては、同一の符号を付すものとし、以下の説明を省略する。情報処理装置2fは、プロセッサ3c、メモリ6、通信装置10bを有する。プロセッサ3cは、プロセッサコア4gを有する。プロセッサコア4gは、キャッシュメモリ5を有する。また、通信装置10bは、書き込み先アドレステーブル16を有する。プロセッサコア4gは、実施例1に関わるプロセッサコア4と同様の処理を実行する。つまり、プロセッサコア4gは、通信装置10bからデータをメモリ6に格納するデータとして受信した場合には、プロセッサコア4と同様の処理を実行し、受信したデータをメモリ6に格納する。また、プロセッサコア4gは、通信装置10bからデータをキャッシュメモリ5に格納するデータとして受信した場合には、プロセッサコア4と同様の処理を実行し、受信したデータをキャッシュメモリ5に格納する。このため、プロセッサコア4gがデータをキャッシュメモリ5またはメモリ6に格納する処理の説明については、省略する。さらに、プロセッサコア4gは、受信データを待ち合わせるポーリング処理を実行する場合には、直前に、通信装置10bの書き込み先アドレステーブル16に、ポーリング処理の対象となるデータを格納するメモリ6のメモリアドレスを登録する。具体的には、プロセッサコア4gは、ポーリング処理の対象となるデータを格納するメモリ6のメモリアドレスを通信装置10bに送信し、後述する通信装置10bの更新部17に、送信したメモリアドレスを書き込み先アドレステーブル16に格納させる。また、プロセッサコア4gは、ポーリング処理の対象とするデータを通信装置10cから受信し、受信したデータをキャッシュメモリ5に格納した場合には、ポーリング処理の対象とするデータをキャッシュメモリ5に格納した旨を通信装置10cへ通知する。例えば、プロセッサコア4gは、ポーリング処理の対象とするデータをキャッシュメモリ5に格納した旨とともに、キャッシュメモリ5に格納したデータを格納するメモリ6のメモリアドレスとを通信装置10bに送信する。通信装置10bは、キャッシュメモリ5へのデータの書き込みを制御する制御アドレスを保持する書き込み先アドレステーブル16を有する。そして、通信装置10bは、情報処理装置2g等の他の情報処理装置から受信したデータの書き込み先アドレスが、書き込み先アドレステーブル16に保持された制御アドレスと一致する場合には、以下の処理を実行する。すなわち、通信装置10bは、受信したデータをキャッシュメモリ5に格納するデータとしてプロセッサコア4gに送信する。また、通信装置10bは、受信したデータの書き込み先アドレスが、書き込み先アドレステーブル16に保持された制御アドレスと一致しない場合には、受信したデータをメモリ6に格納するデータとしてプロセッサコア4gに送信する。また、通信装置10bは、プロセッサコア4gからポーリング処理の対象とするデータをキャッシュメモリ5に格納した旨の通知を受けた場合には、以下の処理を実行する。すなわち、通信装置10bは、書き込み先アドレステーブル16からキャッシュメモリ5に格納したデータを格納するメモリ6のメモリアドレスを削除する。例えば、通信装置10bは、プロセッサコア4gからポーリング処理の対象とするデータをキャッシュメモリ5に格納した旨とともに、キャッシュメモリ5に格納したデータを格納するメモリ6のメモリアドレスとを受信する。このような場合には、通信装置10bは、受信したメモリアドレスを書き込み先アドレステーブル16から検索し、検索したメモリアドレスを書き込み先アドレステーブル16から削除する。以下、通信装置10bについて、図11、および、図12を用いて説明する。まず、図11を用いて、通信装置10bが有する各部について説明する。図11は、実施例4に関わる通信装置の一例を説明するための図である。図11に示すように、通信装置10bは、パケット生成部11、パケット送信部12、パケット受信部13、判定部14a、格納部15、書き込み先アドレステーブル16、更新部17を有する。書き込み先アドレステーブル16は、プロセッサコア4gのポーリング処理の対象とするデータが格納されるメモリアドレスを保持する。ここで、図12は、書き込み先アドレステーブルの一例を説明するための図である。図12に示す例では、書き込み先アドレステーブル16は、メモリアドレスを格納するライン番号が0~N-1のN個のラインメモリを有する。例えば、各ラインメモリは、図12中Aに示す1ビットの領域に有効ビットが格納され、図12中Bに示す64ビットの範囲にメモリアドレスが格納される。ここで有効ビットとは、対応するラインメモリに格納されたメモリアドレスが有効なデータであるか否かを示すビットである。例えば、有効ビットに0が格納されている場合には、対応するラインメモリに格納されたメモリアドレスのデータは無効であることを示す。また、例えば、有効ビットに1が格納されている場合には、対応するラインメモリに格納されたメモリアドレスのデータは、有効であることを示す。なお、書き込み先アドレステーブル16とは、RAMRandomAccessMemory、ROMReadOnlyMemory、フラッシュメモリflashmemoryなどの半導体メモリ素子である。判定部14aは、パケット受信部13からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリ6のメモリアドレスを取得する。また、判定部14aは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16に格納されているか否かを判定する。すなわち、判定部14aは、書き込み先アドレステーブル16が有する各ラインメモリのうち、有効ビット1と対応するラインメモリに格納されたメモリアドレスと取得したメモリアドレスとを比較する。そして、判定部14aは、有効ビットに1が格納されているラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致した場合には、受信したパケットに格納されていたデータをキャッシュメモリ5に格納するデータであると判定する。一方、判定部14aは、有効ビット1と対応するラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致しないと判定した場合には、受信したパケットに格納されていたデータをメモリ6に格納するデータであると判定する。更新部17は、図11中Aに示すように、プロセッサコア4gからポーリング処理の対象とするデータを格納するメモリ6のメモリアドレスを受信した場合には、受信したメモリアドレスを書き込み先アドレステーブル16に追加する。また、更新部17は、プロセッサコア4gからポーリング処理の対象とするデータを取得した旨の通知を受けた場合には、ポーリング処理の対象とするデータを格納するメモリ6のメモリアドレスを書き込み先アドレステーブル16から削除する。例えば、更新部17は、プロセッサコア4gからポーリング処理の対象とするデータを格納するメモリ6のメモリアドレスを受信した場合には、書き込み先アドレステーブル16が有する各ラインメモリのうち、対応する有効ビットが0であるラインメモリを選択する。そして、更新部17は、選択したラインメモリにプロセッサコア4gから受信したメモリアドレスを格納するとともに、選択したラインメモリの有効ビットを1に更新する。また、更新部17は、プロセッサコア4gからポーリング処理の対象とするデータをキャッシュメモリ5に格納した旨とともに、キャッシュメモリ5に格納したデータを格納するメモリ6のメモリアドレスとを受信した場合には、以下の処理を実行する。すなわち、更新部17は、書き込み先アドレステーブル16が有する各ラインメモリのうち、対応する有効ビットが1であるラインメモリであって、プロセッサコア4gから受信したアドレスが格納されているラインメモリを検索する。そして、更新部17は、検索したラインメモリと対応する有効ビットを0に更新する。なお、更新部17とは、電子回路である。ここで、電子回路の例として、ASICApplicationSpecificIntegratedCircuitやFPGAFieldProgrammableGateArrayなどの集積回路、またはCPUCentralProcessingUnitやMPUMicroProcessingUnitなどを適用する。[通信装置10bの処理の流れ]次に、図13を用いて、通信装置10bが実行する処理の流れについて説明する。図13は、実施例4に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図13に示す例では、通信装置10bは、バス8を介して情報処理装置2fを送信先とするパケットを受信したことをトリガとして処理を開始する。まず、通信装置10bは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル16に格納されているメモリアドレスとが一致するか否かを判別するステップS201。つまり、通信装置10bは、受信したデータを格納するメモリ6のメモリアドレスが書き込み先アドレステーブル16に登録されているか否かを判別する。そして、通信装置10bは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル16に格納されているメモリアドレスとが一致する場合にはステップS201肯定、以下の処理を実行する。すなわち、通信装置10bは、受信したパケットのデータをキャッシュメモリ5に格納するデータとしてプロセッサコア4gへ送信するステップS202。一方、通信装置10bは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル16に格納されているメモリアドレスとが一致しない場合にはステップS201否定、以下の処理を実行する。すなわち、通信装置10bは、受信したパケットのデータをメモリ6に格納するデータとしてプロセッサコア4gへ送信するステップS203。その後、通信装置10bは、処理を終了する。[実施例4の効果]上述したように、情報処理装置2fは、プロセッサコア4gがポーリング処理の対象とするデータを格納するメモリアドレスを保持する書き込み先アドレステーブル16を有する。また、情報処理装置2fは、プロセッサコア4gがポーリング処理を実行する場合には、ポーリング処理の対象となるデータが格納されるメモリアドレスを書き込み先アドレステーブル16に格納する。そして、情報処理装置2fは、情報処理装置2g等の他の情報処理装置からデータを受信した場合には、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル16に格納されているか否かを判定する。また、情報処理装置2fは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル16に格納されていると判定した場合には、受信したデータをキャッシュメモリ5に格納する。また、情報処理装置2fは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル16に格納されていないと判定した場合には、受信したデータをメモリ6に格納する。このため、情報処理装置2fは、プロセッサコア4gが演算に利用しないデータを受信した際に、キャッシュメモリ5に格納されたデータの吐き出しを防止する。この結果、並列計算機システム1cは、各情報処理装置2f、2gが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。実施例5では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システム1dについて説明する。図14は、実施例5に関わる並列計算機システムの一例を説明するための図である。図14に示す例では、並列計算機システム1dは、情報処理装置2h、2iをはじめとする複数の情報処理装置を有する。なお、情報処理装置2i等の各情報処理装置は、情報処理装置2hと同様の処理を実行するものとして、説明を省略する。また、情報処理装置2hが有する各部のうち、情報処理装置2bが有する各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。情報処理装置2hは、複数のプロセッサコア4h~4jを有するプロセッサ3d、メモリ6、通信装置10cを有する。各プロセッサコア4h~4jは、キャッシュメモリ5a~5cを有する。また、通信装置10cは、書き込み先アドレステーブル16aを有する。プロセッサコア4hは、実施例2に関わるプロセッサコア4aと同様に、通信装置10cからメモリ6に格納するデータを受信した場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4hは、通信装置10cからキャッシュメモリ5aに格納するデータを受信した場合には、受信したデータをキャッシュメモリ5aに格納する。また、プロセッサコア4hは、受信したデータをキャッシュメモリ5a、又は、メモリ6に格納する場合には、以下の処理を実行する。つまり、プロセッサコア4hは、プロセッサコア4aと同様に、キャッシュメモリ5aに格納された同一性情報に基づいて、キャッシュメモリ5aに格納されたデータとメモリ6に格納されたデータとのコヒーレンシを保持する。具体的には、プロセッサコア4hは、キャッシュメモリ5aが有する各キャッシュラインに格納された状態データに応じて、キャッシュメモリ5aとメモリ6とに格納されたデータの整合性であるデータのコヒーレンシを保持する。その後、プロセッサコア4hは、受信したデータをキャッシュメモリ5a又はメモリ6に格納する。なお、プロセッサコア4hがキャッシュメモリ5aとメモリ6とに格納されたデータのコヒーレンシを保持する詳細な処理については、プロセッサコア4aが実行する処理と同様の処理を行うものとして、説明を省略する。さらに、プロセッサコア4hは、実施例4に関わるプロセッサコア4gと同様に、ポーリング処理を実行する場合には、直前に、通信装置10cの書き込み先アドレステーブル16にポーリング処理の対象となるデータの書き込み先アドレスを登録する。この際、プロセッサコア4hは、書き込み先アドレスとともに、自身のキャッシュメモリ5aを示す書込先キャッシュメモリ識別情報をメモリアドレスと対応付けて登録する。通信装置10cは、受信したデータを格納するメモリアドレスと、各キャッシュメモリ5a~5cを識別する書込先キャッシュメモリ識別情報とを対応付けて保持する書き込み先アドレステーブル16aを有する。そして通信装置10cは、実施例4に関わる通信装置10bと同様に、情報処理装置2i等の他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置10cは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されているか否かを判別する。そして、通信装置10cは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されている場合には、以下の処理を実行する。すなわち、通信装置10cは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアを判定する。そして、通信装置10cは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。一方、通信装置10cは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されていない場合には、受信したデータをメモリ6に格納するデータとして、各プロセッサコア4h~4jに送信する。次に、図15を用いて、通信装置10cが有する各部について説明する。図15は、実施例5に関わる通信装置の一例を説明するための図である。なお、通信装置10cが有する各部のうち、実施例1~4に示す各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。図15に示す例では、通信装置10cは、格納部15b、判定部14b、書き込み先アドレステーブル16a、更新部17aを有する。書き込み先アドレステーブル16aは、実施例4に関わる書き込み先アドレステーブル16と同様に、ポーリング処理の対象となるデータを格納するメモリアドレスを保持する。さらに、書き込み先アドレステーブル16aは、保持するメモリアドレスに、ポーリング処理を行うプロセッサコアが有するキャッシュメモリを識別する書込先キャッシュメモリ識別情報を対応付けて保持する。例えば、書き込み先アドレステーブル16aは、書き込み先アドレステーブル16の各ラインメモリに書込先キャッシュメモリ識別情報を格納する格納領域をさらに追加した複数のラインメモリを有する。そして、書き込み先アドレステーブル16aは、対応付けるメモリアドレスと書込先キャッシュメモリ識別情報とを同一ラインメモリに格納する。判定部14bは、パケット受信部13が受信したパケットに格納されていたデータを格納するメモリ6のメモリアドレスを取得する。そして、判定部14bは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されているか否かを判定する。そして、判定部14bは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されている場合には、以下の処理を実行する。すなわち、判定部14bは、書き込み先アドレステーブル16aに格納されていたメモリアドレスと対応付けて記憶された書込先キャッシュメモリ識別情報を取得する。そして、判定部14bは、受信したパケットに格納されていたデータを、取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリに格納するデータであると判定する。一方、判定部14bは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16aに格納されていない場合には、受信したパケットに格納されていたデータをメモリ6に格納するデータであると判定する。格納部15bは、受信したデータをキャッシュメモリに格納するデータであると判定部14bが判定した場合には、以下の処理を実行する。すなわち、格納部15bは、判定部14bが取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアに、キャッシュメモリに格納するデータとして、受信したデータを送信する。例えば、格納部15bは、判定部14bが受信したデータをキャッシュメモリ5aに格納するデータであると判定した場合には、受信したデータをプロセッサコア4hに送信する。一方、格納部15bは、判定部14bが受信したパケットに格納されていたデータをメモリ6に格納するデータであると判定した場合には、受信したデータをメモリ6に格納するデータとして、プロセッサコア4h~4jに送信する。更新部17aは、図15中Aに示すように、各プロセッサコア4h~4jからポーリング処理の対象となるデータを格納するメモリアドレスを受信する。これと同時に、更新部17aは、各プロセッサコア4h~4jが有する各キャッシュメモリ5a~5cを示す書込先キャッシュメモリ識別情報を受信する。このような場合には、更新部17aは、受信したデータと書込先キャッシュメモリ識別情報とを書き込み先アドレステーブル16aが有する1つのメモリラインに格納する。また、更新部17aは、更新部17と同様、各プロセッサコア4h~4jからポーリング処理の対象となるデータをキャッシュメモリに格納した旨とともに、メモリアドレスを受信した場合には、以下の処理を実行する。すなわち、更新部17aは、受信したメモリアドレスが格納されているラインメモリを書き込み先アドレステーブル16aから検索し、検索したラインメモリと対応する有効ビットを0に更新する。例えば、このような各部を有する情報処理装置2hは、プロセッサコア4hがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置2hは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリ5aを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル16aに格納する。そして、情報処理装置2hは、情報処理装置2i等からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル16aに格納されているか否かを判別する。この際、受信したパケットに格納されていたデータがプロセッサコア4hがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル16aに格納されている。このため、情報処理装置2hは、受信したデータを格納するメモリアドレスと対応付けて記憶されたキャッシュメモリ5aを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア4hであると判定する。そして、情報処理装置2hは、受信したデータをプロセッサコア4hに送信し、キャッシュメモリ5aに格納する。[実施例5の効果]上述したように、情報処理装置2hは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリを示す書込先キャッシュメモリ識別情報と対応付けて書き込み先アドレステーブル16aに格納する。そして、情報処理装置2は、受信したパケットのデータを格納するメモリアドレスが書き込み先アドレステーブル16aかに格納されているか否かを判別し、格納されている場合には以下の処理を実行する。すなわち、情報処理装置2hは、対応付けて格納されていた書込先キャッシュメモリ識別情報が示すキャッシュメモリに受信したデータを格納する。このため、情報処理装置2hは、各プロセッサコア4h~4jによるポーリング処理の対象とするデータ受信した場合には、受信したデータをキャッシュメモリ5a~5cに直接格納することができる。このため、並列計算機システム1dは、各情報処理装置2h、2iが有するプロセッサが複数のプロセッサコアを有するマルチコアプロセッサである場合にも、演算処理を効率的に行わせることができる。また、情報処理装置2hは、他の実施例に関わる情報処理装置2~2gと同様に、プロセッサコア4h~4jが演算に利用しないデータを受信した際に、キャッシュメモリ5a~5cに格納されたデータの吐き出しを防止する。この結果、並列計算機システム1dは、計算処理速度の低下を防止することができる。また、情報処理装置2hは、情報処理装置2fと同様に、キャッシュメモリ5aに格納された同一性情報に基づいて、キャッシュメモリ5aに格納されたデータとメモリ6に格納されたデータとの同一性を保持する。このため、並列計算機システム1dは、各情報処理装置2h、2iに適切な処理を実行させることができる。実施例6では、それぞれ独自のL1キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する1つのL2キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図16は、実施例3に関わる並列計算機システムを説明するための図である。図16に示すように、並列計算機システム1eは、情報処理装置2j、2k等の複数の情報処理装置を有する。なお、情報処理装置2k等は、情報処理装置2jと同様の処理を実行するものとして、説明を省略する。また、並列計算機システム1eが有する各部のうち、並列計算機システム1bと同様の処理を実行するものについては、同一の符号を付し、以下の説明を省略する。情報処理装置2jは、複数のプロセッサコア4k~4mを有するプロセッサ3eと、各プロセッサコア4k~4mが共用するレベル2キャッシュメモリ7を有する。また、各プロセッサコア4k~4mは、それぞれ、レベル1キャッシュメモリ5d~5fを有する。なお、プロセッサコア4l、4mは、プロセッサコア4kと同様の処理を実行するものとして、以下の説明を省略する。プロセッサコア4kは、実施例5に関わるプロセッサコア4hと同様に、通信装置10dが受信したデータをレベル1キャッシュメモリ5dに格納するデータとして受信した場合には、受信したデータをレベル1キャッシュメモリ5dに格納する。また、プロセッサコア4kは、通信装置10dが受信したデータをメモリ6に格納するデータとして受信した場合には、受信したデータをメモリ6に格納する。また、プロセッサコア4kは、データをレベル1キャッシュメモリ5dまたはレベル2キャッシュメモリ7に格納する場合には、実施例3に関わるプロセッサコア4dと同様の処理を実行する。すなわち、プロセッサコア4kは、第1同一性情報と、第2同一性情報とに基づいて、レベル1キャッシュメモリ5d、レベル2キャッシュメモリ7、メモリ6に格納されたデータの同一性を保持する。また、プロセッサコア4kは、ポーリング処理を実行する場合には、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル1キャッシュメモリ5dを示す書込先キャッシュメモリ識別情報とを通信装置10dに送信する。つまり、プロセッサコア4kは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル1キャッシュメモリ5dを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル16bに格納する。また、プロセッサコア4kは、ポーリング処理の対象となるデータをレベル1キャッシュメモリ5dに格納した場合には、データをレベル1キャッシュメモリ5dに格納した旨とデータを格納するメモリアドレスとを通信装置10dに送信する。つまり、プロセッサコア4kは、ポーリング処理の対象となるデータを格納するメモリアドレス等を書き込み先アドレステーブル16bから削除する。通信装置10dは、書き込み先アドレステーブル16bを有する。書き込みアドレステーブル16bには、書き込み先アドレステーブル16aと同様に、以下の情報が対応付けて格納されている。すなわち、書き込み先アドレステーブル16bには、ポーリング処理の対象となるデータを格納するメモリアドレスと各レベル1キャッシュメモリ5d~5fを識別する書込先キャッシュメモリ識別情報とが対応付けられて格納されている。そして、通信装置10dは、通信装置10cと同様に、情報処理装置2k等の他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置10dは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16bに格納されているか否かを判別する。そして、通信装置10dは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16bに格納されている場合には、以下の処理を実行する。すなわち、通信装置10dは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すレベル1キャッシュメモリを有するプロセッサコアを判定する。そして、通信装置10dは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。一方、通信装置10dは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル16bに格納されていない場合には、受信したデータをメモリ6に格納するデータとして、各プロセッサコア4k~4fに送信する。例えば、このような各部を有する情報処理装置2jは、プロセッサコア4kがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置2jは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル1キャッシュメモリ5dを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル16bに格納する。そして、情報処理装置2jは、情報処理装置2k等の他の情報処理装置からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル16bに格納されているか否かを判別する。この際、受信したパケットに格納されていたデータがプロセッサコア4kがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル16bに格納されている。このため、情報処理装置2jは、受信したデータを格納するメモリアドレスと対応付けて記憶されたレベル1キャッシュメモリ5dを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア4kであると判定する。そして、情報処理装置2jは、受信したデータをプロセッサコア4kに送信し、レベル1キャッシュメモリ5dに格納する。また、情報処理装置2jは、各レベル1キャッシュメモリ5d~5fおよびレベル2キャッシュメモリ7に格納された第1同一性情報および第2同一性情報を用いて、以下の処理を実行する。つまり、情報処理装置2jは、各レベル1キャッシュメモリ5d~5f、レベル2キャッシュメモリ7、メモリ6に格納されているデータの同一性を保持し、その後、受信したデータを各レベル1キャッシュメモリ5d~5f、または、メモリ6に格納する。[実施例6の効果]上述したように、情報処理装置2jは、ポーリング処理の対象となるデータを格納するメモリアドレスと、ポーリング処理を実行するプロセッサコアが有するレベル1キャッシュメモリを示す書込先キャッシュメモリ識別情報とを対応付けて記憶する。そして、情報処理装置2jは、受信したデータを格納するメモリアドレスが記憶したメモリアドレスと一致する場合には、対応付けて記憶した書込先キャッシュメモリ識別情報が示すレベル1キャッシュメモリに受信したデータを格納する。このため、並列計算機システム1eは、各プロセッサコア4k~4mに効率的に演算処理を実行することができる。また、情報処理装置2jは、ポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ6に格納する。このため、並列計算機システム1eは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。また、情報処理装置2jは、各レベル1キャッシュメモリ5d~5fに格納された第1同一性情報およびレベル2キャッシュメモリ7に格納された第2同一性情報を用いて、以下の処理を実行する。すなわち、情報処理装置2jは、各レベル1キャッシュメモリ5d~5f、レベル2キャッシュメモリ7、メモリ6に格納されたデータの同一性を適切に保持する。この結果、並列計算機システム1eは、適切な演算処理装置を実行することができる。これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例7として本発明に含まれる他の実施例を説明する。1並列計算機システムが有する情報処理装置について上述した説明における各並列計算機システム1、1cは、キャッシュメモリ5を有するプロセッサコア4、4gを有していた。しかし、実施例はこれに限定されるものではなく、例えば、各並列計算機システム1、1cは、レベル1キャッシュメモリを有するプロセッサコアとレベル2キャッシュメモリを有するプロセッサを有しても良い。そして、並列計算機システム1、1cが有するプロセッサコアは、レベル1キャッシュメモリおよびレベル2キャッシュメモリに格納された第1同一性情報と第2同一性情報とを用いて、データのコヒーレンシを保持することとしてもよい。すなわち、情報処理装置は、受信したデータがポーリング処理の対象となるデータであるか否か判定し、ポーリング処理の対象となるデータであると判定した場合には、受信したデータをキャッシュメモリに格納する。また、情報処理装置は、受信したデータがポーリング処理の対象となるデータではないと判定した場合には、受信したデータをメインメモリに格納する。つまり、情報処理装置は、このような処理を実行する情報処理装置であれば、任意の構成を有することができる。2並列計算機システムについて上述した各並列計算機システム1~1eは、それぞれ同様の機能を発揮する複数の情報処理装置を有していた。しかし、実施例はこれに限定されるものではなく、各実施例における任意の情報処理装置をそなえた並列計算機システムであってもよい。つまり、情報処理装置は、受信したパケットに制御情報として1が格納されているか否かに基づいて、受信したパケットのデータがポーリング処理の対象となるデータであるか否かを判定するとともに、書き込み先アドレステーブルにメモリアドレスが格納されているか否かを判定する。そして、情報処理装置は、いずれかの条件を満たした場合には、ポーリング処理の対象となるデータであると判定してもよい。