複数の異なる機能を備え、該機能を多数のプロセッサコアを搭載するプロセッサによって実行動作させて少なくとも画像形成を行う画像形成装置であって、前記プロセッサは、前記プロセッサコアが、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割され、該各コアブロックに対して前記機能が割り当てられていて、該各コアブロックが、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行することを特徴とする画像形成装置。前記コアブロックは、該コアブロックに割り当てられている前記機能の内容に応じて、該コアブロックに属する前記プロセッサコアの数が設定されていることを特徴とする請求項1記載の画像形成装置。前記画像形成装置は、前記機能の実行に必要なプログラムを各機能毎に記憶するプログラム記憶手段と、前記コアブロック毎に、該コアブロックに割り当てる前記機能に対応する前記プログラムの前記プログラム記憶手段での記憶先を設定する機能設定手段と、を備えていることを特徴とする請求項1または請求項2記載の画像形成装置。前記プロセッサは、複数のメモリコントローラを搭載し、該メモリコントローラを使用する前記コアブロックが予め決定されていることを特徴とする請求項1から請求項4のいずれかに記載の画像形成装置。複数の異なる機能を備え、該機能を多数のプロセッサコアを搭載するプロセッサによって実行動作させ少なくとも画像形成を行う画像形成装置におけるプロセッサ制御方法であって、前記プロセッサコアを、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割するプロセッサコア分割処理ステップと、前記各コアブロックに対して前記機能を割り当てて、該各コアブロックに、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行させる実行処理ステップと、を有することを特徴とするプロセッサ制御方法。しかしながら、上記公報記載の従来技術にあっては、消費電力の増加の問題を解決することができず、また、画像形成装置にエンジンのように高度な画像処理をリアルタイムに実行する必要のある処理に対して適用することができない。すなわち、特許文献1記載の従来技術にあっては、マルチコアプロセッサを用いて複数の画像データに対して、所定の画像処理を並列して実行しているため、画像形成装置のように複数の機能ユニットを処理する場合には、機能ユニット毎にCPUを搭載する必要があり、デバイス数の増加に伴って実装面積が増加して大型化するとともに、画像形成装置の総合的な消費電力が増加するという問題については解決することができない。また、特許文献2記載の従来技術にあっては、コンピュータにおけるマルチコアシステムと同様に、ソフトウェア上のスケジューラによってプログラムの実行単位であるスレッドを各CPUコアに割り当てている。したがって、マルチコアで動作させるためには、動作させるソフトウェアが、OSのマルチスレッド機能に対応している必要があり、また、CPUコア、メモリ等のリソースもOSに管理されるため、画像形成装置のエンジンのように高度な画像処理をリアルタイムに実行する必要のあるシステムには不向きである。そこで、本発明は、複数のプロセッサコアを搭載するプロセッサを用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を集約して実行し、小型化することができるとともに、消費電力を削減することのできる画像形成装置及びプロセッサ制御方法を提供することを目的としている。本発明は、上記目的を達成するために、少なくとも画像形成を行うのに必要な複数の異なる機能を実行する多数のプロセッサコアを搭載するプロセッサの該プロセッサコアを、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割し、該各コアブロックに対して該機能を割り当て、該各コアブロックに、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行させることを特徴としている。また、本発明は、前記コアブロックが、該コアブロックに割り当てられている前記機能の内容に応じて、該コアブロックに属する前記プロセッサコアの数が設定されていることを特徴としていてもよい。さらに、本発明は、前記機能の実行に必要なプログラムを各機能毎にプログラム記憶手段に記憶し、前記コアブロック毎に、該コアブロックに割り当てる前記機能に対応する前記プログラムの前記プログラム記憶手段での記憶先が設定されていることを特徴としてもよい。また、本発明は、前記プロセッサが、複数のメモリコントローラを搭載し、該メモリコントローラを使用する前記コアブロックが予め決定されていることを特徴としてもよい。本発明によれば、複数のプロセッサコアを搭載するプロセッサを用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を集約して、小型化することができるとともに、消費電力を削減することができる。以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。図1~図7は、本発明の画像形成装置及びプロセッサ制御方法の一実施例を示す図であり、図1は、本発明の画像形成装置及びプロセッサ制御方法の一実施例を適用したデジタル複写装置1の要部ブロック構成図である。図1において、デジタル複写装置画像形成装置1は、メインボード2、操作パネル3、スキャナ4及びプロッタ5を備えており、各部がバスで接続されている。メインボード2は、メニーコアプロセッサManyCoreProcessor11、RAM12、ROM13、ハードディスクHDD14、コントローラASICCTLASIC15、画像処理ASIC16及び書き込み処理ASIC17等を搭載しており、操作パネル3は、ハードキーである操作キー21及びタッチパネル付きLCD22等を備えている。スキャナ4は、例えば、CCDChargeCoupledDeviceを利用したラインイメージセンサやCMOSComplementaryMetalOxideSemiconductorを用いたイメージセンサ等が用いられており、一般にADFを備えている。ADFには、複数枚の原稿がセットされ、ADFは、セットされた原稿を1枚ずつスキャナ5の原稿読取位置に送給する。スキャナ4は、ADFから搬送されてきた原稿を走査し、原稿の画像を所定の解像度で読み取ってメインボード2に出力する。プロッタ5は、例えば、電子写真式記録装置、あるいは、インク噴射式記録装置等が用いられており、プロッタ5は、1種類あるいは複数種類の所定の記録紙サイズのカット記録紙またはロール紙がセット可能な給紙部を備えている。プロッタ5は、給紙部から搬送されてくる用紙に、メインボード2から送られてくる画像データに基づいて、画像を記録出力する。操作表示部3は、ハードキーである操作キー11及びタッチパネル付きLCD12等を備えており、メインボード2のメニーコアプロセッサ11によって、操作キー11の操作内容の取得処理、LCD12への表示データの表示処理、LCD12のタッチパネルに対応する機能ボタンの表示処理、タッチパネルのタッチ操作の検出処理等が行われる。メニーコアプロセッサ11は、図2に示すように、1つのプロセッサに、多数本実施例では、36個のCPUコアプロセッサコアCo1~Co36を搭載しており、メニーコアプロセッサ11には、複数のCPUコアCo1~Co36を駆動させるのに必要な電源が、図示しないデジタル複写装置1の電源供給部から、図3に示すような電源プレーンとして供給される。図1に戻って、RAM12は、メニーコアプロセッサ11のワークメモリとして利用され、ROM13は、OS、デジタル複写装置1の基本プログラム、本発明のメニーコアプロセッサ11を用いた画像形成制御プログラム及び必要なシステムデータ等を格納している。コントローラASIC15は、スキャナ4やハードディスク14等との間の画像データの転送制御、メニーコアプロセッサ11の制御下で、ハードディスク14の駆動制御、スキャナ4の駆動制御を行うとともに、省エネルギー制御を行う。画像処理ASIC16は、メニーコアプロセッサ11の制御下で、画像データに対する各種画像処理、例えば、スキャナ4で読み取られた画像データ等の入力画像データに対して、プロッタ5で印刷出力するのに適した画像データへの画像処理、ネットワークを介したデータ転送に適した画像データへの画像処理、ハードディスク14へのデータ蓄積に適した画像処理等の画像処理を実行して、一旦RAM12に蓄積し、その後、書き込み処理ASIC17、ネットワークインターフェイス、あるいは、ハードディスク14等に出力する。書き込み処理ASIC17は、画像処理ASIC16の処理した画像データをプロッタ5に適したデータにデータ処理してプロッタ5に出力するとともに、メニーコアプロセッサ11の制御下で、プロッタ5の動作を制御して、画像データに基づいて用紙に画像を記録出力させる。そして、メニーコアプロセッサ4は、図4に示すように、36個のCPUコアCo1~Co36が9個ずつ4つの機能コアブロックコアブロックに分割されて、各機能コアブロックには、OSOperatingSystem機能So、画像処理機能Sg、エンジン制御機能Se及び操作制御機能Ssが割り当てられている。メニーコアプロセッサ11は、そのOS機能Soに割り当てられたCPUコアCo1~Co3、Co7~Co9、Co13~Co15からなるOS機能コアブロックSoCoが、ROM13内のOS及び各プログラムに基づいて、メニーコアプロセッサ11の他の機能Sg、Se、Ssに割り当てられたCPUコアCo4~Co6、Co10~Co12、Co16~Co18からなる画像処理機能コアブロックSgCo、CPUコアCo19~Co21、Co25~Co27、Co31~Co33からなるエンジン制御機能コアブロックSeCo、CPUコアCo22~Co24、Co28~Co30、Co34~Co36からなる操作制御機能コアブロックSsCoの処理を制御するとともに、デジタル複写装置1の各部を制御して、デジタル複写装置1としての処理を実行する。メニーコアプロセッサ11は、これらの各機能コアブロックSoCo、SgCo、SeCo、SsCoが最初から各機能コアブロックSoCo、SgCo、SeCo、SsCoをその機能特定に割り当てられていて、各機能コアブロックSoCo、SgCo、SeCo、SsCoが、ROM13やハードディスク14内の該機能コアブロックSoCo、SgCo、SeCo、SsCo用に格納されているプログラムに基づいて、あたかも別のCPUであるかのように動作する。そして、メニーコアプロセッサ11は、CPUコアCo1~Co36を分割して機能コアブロックSoCo、SgCo、SeCo、SsCoに割り当てるのを、メニーコアプロセッサ11の製造段階で行ってもよいし、機能割り当てメモリ、例えば、ROM13に機能割り当てプログラムを格納して、該機能割り当てプログラムに基づいてCPUコアCo1~Co36のうち特定のCPUコアを予め設定された機能割り付け手段として設定し、該特定のCPUコアが、メニーコアプロセッサ11の各CPUコアCo1~Co36のコアブロックへの分割と、分割したコアブロックへの機能割り付けを行ってもよい。そして、画像処理機能コアブロックSgCoは、画像処理ASIC16の動作を制御して、画像処理を実行させ、エンジン制御機能コアブロックSeCoは、書き込み処理ASIC17の動作を制御して、プロッタ5の動作制御を実行させる。操作制御機能コアブロックSsCoは、操作パネル3の動作を制御して、キー操作取得処理、表示データの表示処理及びタッチ検出処理等の操作制御処理を実行させる。次に、本実施例の作用について説明する。本実施例のデジタル複写装置1は、多くの機能を制御するCPUを、1つのメニーコアプロセッサ11に搭載されている複数のCPUコアCo1~Co36に割り当てて、要求される機能処理を要求される時間内に実行するとともに、小型で消費電力を削減する。すなわち、デジタル複写装置1は、1つのメインボード2に、操作パネル3、スキャナ4及びプロッタ5等が接続され、メインボード2に、メニーコアプロセッサ11、RAM12、ROM13、ハードディスク14及びコントローラASIC15が搭載されているとともに、従来の画像形成装置においては、メインボード2とは異なるユニットであるエンジンボードに搭載されていた画像処理ASIC16及び書き込み処理ASIC17がメインボード2に搭載されている。そして、メニーコアプロセッサ11は、図2に示したように、36個のCPUコアCo1~Co36を搭載しており、CPUコアCo1~Co36は、OS機能コアブロックSoCo、画像処理機能コアブロックSgCo、エンジン制御機能コアブロックSeCo及び操作制御機能コアブロックSsCoの4つの機能コアブロックに予め分割されて、OS機能コアブロックSoCoには、OS機能Soが、画像処理機能コアブロックSgCoには、画像処理機能Sgが、エンジン制御機能コアブロックSeCoには、エンジン制御機能Seが、操作制御機能コアブロックSsCoには、操作制御機能Ssが、それぞれ割り当てられている。そして、OS機能コアブロックSoCoは、ROM13内のOS及び各プログラムに基づいて、メニーコアプロセッサ11の他の機能Sg、Se、Ssに割り当てられた機能コアブロックSgCo、SeCo、SsCoの処理を制御するとともに、デジタル複写装置1の各部を制御して、デジタル複写装置1としての処理を実行する。また、画像処理機能コアブロックSgCoは、画像処理ASIC16の動作を制御して、画像処理を実行させ、エンジン制御機能コアブロックSeCoは、書き込み処理ASIC17の動作を制御して、プロッタ5の動作制御を実行させる。操作制御機能コアブロックSsCoは、操作パネル3の動作を制御して、キー操作取得処理、表示データの表示処理及びタッチ検出処理等の操作制御処理を実行させる。すなわち、メニーコアプロセッサ11は、マルチスレッドのOSをプロセッサ上で動かして、そのOSの管理の下で、各機能スレッドを動的にコアに割り当てるようなマルチスレッドではなく、最初から各CPUコアCo1~Co36をその機能特定に割り当てることで、OS機能コアブロックSoCo、画像処理機能コアブロックSgCo、エンジン制御機能コアブロックSeCo及び操作制御機能コアブロックSsCoが、あたかも別のCPUのように動作する。そして、メニーコアプロセッサ11は、近年、作製プロセスの微細化の進歩に伴って、従来、各ユニットに設けられていたCPUのパッケージサイズと同等のサイズで、多数のCPUコアCo1~Co36を1つのプロセッサに搭載しており、デバイスの統合、削減を行って、大幅な小型化を行うことができる。また、メニーコアプロセッサ11には、図3に示したような電源プレーンによって電源電力が供給され、従来のように、複数のCPUに電源電力を供給する配線を削減することができる。すなわち、従来、図9に示したように、各CPU111、111a、121、14毎に別々の電源系統を多数用意し、さらには各ボードでそれら電源の投入シーケンスを考慮した回路設計を行う必要があったが、本実施例のデジタル複写装置1は、図3に示したように、従来複数のユニットにそれぞれCPUを設けていたのを、メニーコアプロセッサ11に集約しているため、メニーコアプロセッサ11のための電源系統に1本化して、電源電力を供給する配線を削減することができる。さらに、デジタル複写装置1は、従来、同程度のクロック周波数で動作するCPU111、121、141を複数搭載していたのに対して、1つのメニーコアプロセッサ11を用いているため、処理能力当たりの消費電力を削減することができ、また、デバイスの集約化、電源系統の集約化及びこれら集約化による電源回路レギュレータ回路等の削減により、デジタル複写装置1全体の消費電力を削減することができる。このように、本実施例のデジタル複写装置1は、少なくとも画像形成を行うのに必要な複数の異なる機能OS機能So、画像処理機能Sg、エンジン制御機能Se、操作制御機能Ss等を実行する多数のCPUコアプロセッサコアCo1~Co36を搭載するメニーコアプロセッサ11の該CPUコアCo1~Co36を、それぞれ適宜の数のCPUコアCo1~Co36からなる機能コアブロックコアブロックSoCo、SgCo、SeCo、SsCoに分割し、該各機能コアブロックSoCo、SgCo、SeCo、SsCoに対して該機能So、Sg、Se、Ssを割り当て、該各機能コアブロックSoCo、SgCo、SeCo、SsCoに、他の機能So、Sg、Se、Ssに割り当てられている機能コアブロックSoCo、SgCo、SeCo、SsCoの機能動作から独立して、それぞれ割り当てられている該機能So、Sg、Se、Ssの処理を実行させている。したがって、複数のCPUコアCo1~Co36を搭載するメニーコアプロセッサ11を用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を1つのメニーコアプロセッサ11に集約して、デジタル複写装置1を小型化することができるとともに、消費電力を削減することができる。すなわち、従来、コントローラ、エンジン、操作パネル等の機能毎に別々のユニットに設けられていたCPUを、各ユニットに設けられていたCPUのパッケージサイズと同等のサイズで、1つのメニーコアプロセッサ11に集約することができ、デバイスの統合、削減を行って、大幅な小型化を行うことができるとともに、処理能力当たりの消費電力を削減することができ、また、デバイスの集約化、電源系統の集約化及びこれら集約化による電源回路レギュレータ回路等の削減により、デジタル複写装置1全体の消費電力を削減することができる。また、メニーコアプロセッサ11は、マルチスレッドのOSをプロセッサ上で動かして、そのOSの管理の下で、各機能スレッドを動的にコアに割り当てるようなマルチスレッドではなく、最初から各CPUコアCo1~Co36をその機能特定に割り当てることで、OS機能コアブロックSoCo、画像処理機能コアブロックSgCo、エンジン制御機能コアブロックSeCo及び操作制御機能コアブロックSsCoが、あたかも別のCPUのように動作している。したがって、各機能を実行するためのプログラムを、別々に開発することができ、開発効率を向上させることができる。さらに、本実施例のデジタル複写装置1は、各機能So、Sg、Se、Ssの実行に必要なプログラムを各機能毎にROMプログラム記憶手段13に記憶し、機能コアブロックSoCo、SgCo、SeCo、SsCo毎に、該機能コアブロックSoCo、SgCo、SeCo、SsCoに割り当てる機能So、Sg、Se、Ssに対応するプログラムのROM13での記憶先を、例えば、ROM13の予め設定されているメモリ領域に設定されていて、このメモリ領域を、メニーコアプロセッサ11の特定のCPUコアCo1~Co36例えば、各機能コアブロックSoCo、SgCo、SeCo、SsCoの先頭のCPUコアCo1、Co4、Co19、Co22等が読み取ってプログラム設定して、各機能コアブロックSoCo、SgCo、SeCo、SsCoが、対応するプログラムを読み取って実行するようにしてもよい。このようにすると、起動時にいわゆるBIOS等を用いたハードウェアの初期設定を行って機能So、Sg、Se、Ssを割り当てる機能コアブロックSoCo、SgCo、SeCo、SsCoを決定する処理を省くことができるとともに、デジタル複写装置1の機種の仕様に適した機能割り当てを適切に行うことができる。なお、図4においては、メニーコアプロセッサ11の36個のCPUコアCo1~Co36を、4つの機能コアブロックSoCo、SgCo、SeCo、SsCoに等分に分割して、各機能コアブロックSoCo、SgCo、SeCo、SsCoにそれぞれ、OS機能So、画像処理機能Sg、エンジン制御機能Se及び操作制御機能Ssを割り当てているが、CPUコアCo1~Co36の分割は、等分に分割する場合に限るものではなく、例えば、図5に示すように、高負荷の機能処理に、多くのCPUコアCo1~Co36を割り当て、低負荷の機能処理に、少ないまたは1つのCPUコアCo1~Co36を割り当ててもよい。図5の場合、より多くの処理能力を必要とする画像処理機能Sgに、メニーコアプロセッサ11に搭載されているCPUコアCo1~Co36の半分の18個のCPUコアCo4~Co6、Co10~Co12、Co16~Co18、Co22~Co24、Co28~Co30、Co34~Co36を割り当て、少ない処理能力で処理可能な操作制御機能コアブロックSsCo及びエンジン制御機能コアブロックSeCoには、それぞれ3個のCPUコアCo19~Co21とCPUコアCo31~Co33を割り当てている。また、OS機能Soには、図4と同様の9個のCPUコアCo1~Co3、Co7~Co9、Co13~Co15を割り当てている。すなわち、エンジン制御機能Seは、大容量のデータを扱うが、画像処理そのものは画像処理ASIC16及び書き込み処理ASIC17というハードエンジンで処理するため、メニーコアプロセッサ11に大きな処理性能を要求することがない、また、操作制御機能Csは、比較的高負荷となる処理であっても、タッチパネル付きのLCD22のレンダリング処理程度であって、この場合にも、デジタル複写装置1に用いられるLCD22は、高解像度ではなく、また、Flashを実行動作させる程度であるため、少ないCPUコアCo1~Co36数図6では、CPUコアCo19~Co21を割り当てている。デジタル複写装置1のLCD22が、モノクロのドットマトリクスLCDであるときには、非常に軽い処理性能で十分であるため、例えば、1つのCPUコアを割り当ててもよい。このようにすると、機種毎に各機能を実行するためのCPUコアCo1~Co36の数を変えて、処理能力の配分を最適化することができ、全体としてのスループットを最適化することができる。また、デジタル複写装置1は、機種毎に搭載する機能が変化するため、搭載する機能に応じて、メニーコアプロセッサ11のCPUコアCo1~Co36の機能への割り当てを変化させてもよい。すなわち、図7に示すように、デジタル複写装置1が、ファクシミリFAX機能Sfを搭載している場合、図6に示したメニーコアプロセッサ11の機能割り当てに対して、画像処理機能Sgに割り当てているCPUコアCo4~Co6、Co10~Co12、Co16~Co18、Co22~Co24、Co28~Co30、Co34~Co36のうち、ファクシミリ機能Sfに対するファクシミリ機能コアブロックSfCoとして、CPUコアCo28~Co30を割り当て、第2OS機能に対するCPUコアSo2Coとして、CPUコアCo34~Co36を割り当てもよい。なお、第2OS機能So2は、例えば、デジタル複写装置1がコンビニエンスストア等に設置されるときに、操作パネル3のLCD22上で実行させるアプリケーションのカスタマイズ性を確保するために、Windows登録商標等の汎用のOSを第2OSとして搭載して、この第2OS機能So2の実行用のCPUコアSo2Coとして、CPUコアCo34~Co36を割り当てている。このようにすると、デジタル複写装置1の機種の仕様や機能によってメニーコアプロセッサ11の複数のCPUコアCo1~Co36に割り当てる処理機能を変更したり、各処理機能に割り当てるコア数を変更することで、1つのメニーコアプロセッサ11を用いて多数の機種に対応させることができ、ボードの共通化を図ることができる。さらに、デジタル複写装置1は、メニーコアプロセッサ11のCPUコアCo1~Co36を割り当てる機能のうち、メモリコントローラを占有使用して機能処理を実行する機能に割り当てられたCPUコアCo1~Co36に対して、専用のメモリコントローラを設け、その他の機能に割り当てられたCPUコアCo1~Co36に対しては、共通のメモリコントローラを設けてもよい。例えば、図5に示したメニーコアプロセッサ11の機能構成の場合、図7に示すように、メニーコアプロセッサ11において、画像処理機能Sgに割り当てられた画像処理機能コアブロックSgCoに対しては、専用のメモリコントローラGMCを、エンジン制御機能Seに割り当てられたエンジン制御機能コアブロックSeCoに対しては、専用のメモリコントローラEMCをそれぞれ設け、その他のOS機能Soに割り当てられたOS機能コアブロックSoCo、操作制御機能Csに割り当てられた操作制御機能コアブロックSsCoに対しては、共通メモリコントローラCMCを設けている。また、図7のメインボード2は、画像処理機能コアブロックSgCoに専用のメモリコントローラGMCに対して、画像処理専用メモリGMが、エンジン制御機能コアブロックSeCoに専用のメモリコントローラEMCに対して、エンジン専用メモリEMが、共通のメモリコントローラEMCに対して、共通メモリCMが、それぞれ設けられている。すなわち、メニーコアプロセッサ11が搭載する36個のCPUコアCo1~Co36に割り当てられるOS機能So、画像処理機能Sg、エンジン制御機能Se及び操作制御機能Ssのうち、大容量のデータを扱うエンジン制御機能Se及び画像処理機能Sgは、その機能が時間的な制約があるため、メモリコントローラを占有使用するが、ある機能がメモリコントローラを占有すると、他の機能と競合してオーバーヘッドが発生するおそれがある。一方、時間的な制約がエンジン制御機能Se及び画像処理機能Sgに比較して少ないOS機能Soや操作制御機能Cs等は、他の機能とメモリコントローラを共有で使用してもオーバーヘッドが発生するおそれが少ない。そこで、図7に示したように、画像処理機能Sg用の画像処理機能コアブロックSgCoに対して、専用のメモリコントローラGMCを、エンジン制御機能Se用のエンジン制御機能コアブロックSeCoに対して、専用のメモリコントローラEMCを、その他のOS機能So用のOS機能コアブロックSoCo、操作制御機能Cs用の操作制御機能コアブロックSsCoに対して、共通メモリコントローラCMCを設け、また、画像処理機能コアブロックSgCo専用のメモリコントローラGMCに対して、画像処理専用メモリGMを、エンジン制御機能コアブロックSeCo専用のメモリコントローラEMCに対して、エンジン専用メモリEMを、共通のメモリコントローラEMCに対して、共通メモリCMを、設けると、メモリコントローラGMC、EMC、CMCの持っているデータ転送帯域を全て使用することができるだけでなく、他の機能からそのメモリコントローラGMC、EMC、CMCへアクセスされることがなくなるため、他の機能によるメモリ破壊等のリスクを避けることができる。また、大容量の連続したメモリ領域を必要とする画処理機能Sgに対して、画像処理専用メモリGMを設け、エンジン制御機能Seに対して、エンジン専用メモリEMを設けているため、OS機能Soによるメモリ管理を行ことによる連続したメモリ領域が確保しづらくなるという問題を解決することができ、処理効率を向上させることができる。以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。