"N型ドリフト層と、前記N型ドリフト層上に設けられたP型アノード層と、前記P型アノード層を貫通するトレンチと、前記トレンチ内に絶縁膜を介して埋め込まれた導電性物質と、前記N型ドリフト層と前記P型アノード層の間に設けられ、前記N型ドリフト層よりも高い不純物濃度を持つN型バッファ層とを備えることを特徴とする半導体装置。前記トレンチの幅を1.2μm以下にすることを特徴とする請求項1に記載の半導体装置。前記N型バッファ層の不純物濃度を1×1017cm-3以下にすることを特徴とする請求項1又は2に記載の半導体装置。N型ドリフト層の上面にP型アノード層を形成する工程と、前記N型ドリフト層の下面の第1の領域にN型カソード層を選択的に形成する工程と、前記N型ドリフト層の下面の前記第1の領域とは異なる第2の領域にP型カソード層を選択的に形成する工程とを備えることを特徴とする半導体装置の製造方法。N型ドリフト層と、前記N型ドリフト層上の一部に設けられたP型アノード層と、前記P型アノード層に接続されたアノード電極と、P型アノード層の外端部と前記アノード電極との間に設けられた絶縁膜とを備え、前記P型アノード層の外端と前記絶縁膜の内端との間の長さが100μm以上であることを特徴とする半導体装置。従来技術では、VF-Erecトレードオフ特性をライフタイム制御技術により制御しているため、クロスポイントが大きく変化し、並列動作時に制御しにくいという問題がある。また、Irrを小さくするためにP型アノード層の不純物濃度を低くしたいが、耐圧保持の観点より、濃度を低くできないという問題がある。厳しい条件電源電圧Vccが高く、電流密度Jcが低く、浮遊インダクタンスLsが高い下でリカバリー動作させた場合、その動作終端において逆回復電流が0になる際にカソード付近のキャリア密度が急激に変化する。それによって電流密度変化率djr/dtが大きくなることで、アノード-カソード間電圧が電源電圧よりも跳ね上がるスナップオフ現象が発生する。その時のスナップオフ電圧Vsnap-offがダイオードの耐圧を越える場合、デバイス破壊に至るという問題がある。従って、スナップオフ現象を抑制させる必要がある。また、リカバリー動作における破壊として、電圧破壊と熱破壊がある。熱破壊の一つのモデルでは、終端領域内の残留キャリアがリカバリー動作時にアノード終端部に集中することで、当該箇所で温度が上昇し、熱破壊に至る。従って、キャリアがアノード終端部に集中するような構造では、リカバリー耐量が小さいという問題があった。本発明は、上述のような課題を解決するためになされたもので、第1の目的はP型アノード層の不純物濃度に依存せずに耐圧を保持しながら、P型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、かつスナップオフ現象を抑制できる半導体装置及びその製造方法を得るものである。第2の目的は、リカバリー耐量を向上させることができる半導体装置を得るものである。第1の発明に係る半導体装置は、N型ドリフト層と、前記N型ドリフト層上に設けられたP型アノード層と、前記P型アノード層を貫通するトレンチと、前記トレンチ内に絶縁膜を介して埋め込まれた導電性物質と、前記N型ドリフト層と前記P型アノード層の間に設けられ、前記N型ドリフト層よりも高い不純物濃度を持つN型バッファ層とを備えることを特徴とする。第2の発明に係る半導体装置は、N型ドリフト層と、前記N型ドリフト層上の一部に設けられたP型アノード層と、前記P型アノード層に接続されたアノード電極と、P型アノード層の外端部と前記アノード電極との間に設けられた絶縁膜とを備え、前記P型アノード層の外端と前記絶縁膜の内端との間の長さが100μm以上であることを特徴とする。第1の発明により、P型アノード層の不純物濃度に依存せずに耐圧を保持しながら、P型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、かつスナップオフ現象を抑制できる。第2の発明により、リカバリー耐量を向上させることができる。本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。N-型ドリフト層1上にP型アノード層2が設けられている。P型アノード層を貫通するようにトレンチ3が設けられている。トレンチ3内に絶縁膜4を介して導電性物質5が埋め込まれている。また、ON状態でのホールの注入を抑制することでリカバリー動作時の逆回復電流Irrを低下させるために、N-型ドリフト層1とP型アノード層2の間にN型バッファ層6が設けられている。N型バッファ層6は、P型アノード層2よりも低く、N-型ドリフト層1よりも高い不純物濃度を持つ。トレンチ3内の導電性物質5はアノード電極7に接続され、アノード電極7と同電位になっている。これによって、逆バイアス印加時にトレンチ3がGNDとなり、フィールドプレート効果によって、P型アノード層2とN型バッファ層6のPN接合部の電界上昇を抑制することができる。さらに、アノード電極7とのオーミックコンタクトを確保するために、P型アノード層2とアノード電極7との間にP型アノード層2よりも高濃度≧1×1019cm-3なP型コンタクト層8が設けられている。N-型ドリフト層1の下面には、N型カソード層9とP型カソード層10がそれぞれ設けられている。P型カソード層10は、所望の電気特性になるように適切な濃度に設計される。また、N型カソード層9とP型カソード層10の直上にそれぞれN型層11,12が形成される。このN型層11,12により、順バイアス印加時のキャリア注入をしやすくすることができ、逆バイアス印加時のパンチスルーを防止することができ、リカバリー動作時のホール注入を制御することができる。なお、各層の不純物濃度をN型層12≦N型層11<P型カソード層10<N型カソード層9にする。続いて、本発明の実施の形態1に係る半導体装置の製造方法について説明する。図2,3は本発明の実施の形態1に係る半導体装置の製造方法を示す断面図である。まず、N-型ドリフト層1の上面にP型アノード層2等を形成する。次に、図2に示すように、マスク13を用いてN-型ドリフト層1の下面の第1の領域にN型カソード層9を選択的に形成する。次に、図3に示すように、マスク14を用いてN-型ドリフト層1の下面の第1の領域とは異なる第2の領域にP型カソード層10を選択的に形成する。図4は、トレンチが有る場合と無い場合におけるアノード部の電界強度分布を示す図である。トレンチ3が有る場合、トレンチ3によるフィールドプレート効果により、PN接合部の電界をN-型ドリフト層1側に伸ばす。これにより、PN接合部の電界強度の上昇を抑制することができる。P型アノード層の不純物濃度を低くすると、逆バイアス印加時に空乏層がP型アノード層2側に伸びやすくなり、PN接合部の電界強度が上昇しやすくなる。従って、トレンチ3が無い場合、PN接合部において低電圧でアバランシェ降伏を起こすため、耐圧が低下する。一方、トレンチ3を設けることによって、PN接合部の電界を低下できるため、P型アノード層2の不純物濃度を低くしても耐圧の低下を防ぐことができる。図5は、P型アノード層の不純物濃度とオン電圧VF及び耐圧BVrrmの関係を示す図である。P型アノード層の不純物濃度によって順バイアス印加時の正孔注入量が変化するため、オン電圧が変化する。P型アノード層の不純物濃度が低下した場合に、図6に示す従来構造では前述したように耐圧が低下するのに対して、実施の形態1の構造では耐圧を保持することができる。図7は、従来技術と本発明のそれぞれのトレードオフ制御方法によるVF-Erecトレードオフ特性の違いを示す図である。ライフタイム制御による従来の制御方法では、P型アノード層の不純物濃度で決まる高いVFの範囲でしかトレードオフ特性を制御できない。これに対し、トレンチ構造を用いたP型アノード層の不純物濃度による本発明の制御方法では、P型不純物濃度を低くしても、耐圧保持が可能である。このため、P型アノード層の不純物濃度に依存せずに耐圧を保持しながら、P型アノード層の不純物濃度によってVFを制御してトレードオフ特性を制御することができる。図8は、トレンチが有る場合と無い場合におけるN型バッファ層の不純物濃度と耐圧BVrrmの関係を示す図である。トレンチ3が無い場合、N型バッファ層6の不純物濃度が高くなると、PN接合部の電界が上昇しやすくなり、耐圧が低下する。一方、トレンチ3がある場合、PN接合部の電界上昇は緩和されるため、N型バッファ層6を設けても耐圧が保持される。また、N型バッファ層6の不純物濃度が高くなると、相対的にP型アノード層2の不純物濃度が低くなる。図9は、オン電圧VFとクロスポイントの関係を示す図である。ライフタイム制御によりオン電圧VFを変化させた場合に比べて、P型アノード層2の不純物濃度制御によりオン電圧VFを変化させた方が、クロスポイントの増大を抑制できる。ここで、ダイオードを搭載するパワーモジュールではチップを並列動作させるため、クロスポイントが定格電流密度より高いチップが搭載されると、そのチップに電流集中し並列動作の制御がしづらくなる。従って、クロスポイントの増大を抑制できる本実施の形態のダイオードは有効である。以上説明したように、トレンチ3を設けることにより、P型アノード層の不純物濃度を低くしても耐圧の低下を防ぐことができる。従って、P型アノード層の不純物濃度によるVF-Erecトレードオフ制御が可能になる。よって、ライフタイム制御を行う必要が無いため、ライフタイム制御によるクロスポイントの増加も防ぐことができる。図10~図14は、アノード側の各設計パラメータによる電気特性への影響をシミュレーションした結果である。図15は、図11及び図13のシミュレーションに用いた回路及びその回路のパラメータを示す図である。図10は、トレンチの深さと耐圧BVrrmの関係を示す図である。トレンチ3の深さがPN接合部の深さ1.66μmより浅くなるとトレンチ3によるフィールドプレート効果がなくなり、耐圧が低下する。従って、トレンチ3の深さをPN接合部よりも深くする必要がある。図11は、アノード幅及びトレンチ幅とスナップオフ電圧Vsnap-offの関係を示す図である。アノード幅は、トレンチ3のピッチ-トレンチ3の幅×2である。アノード幅が一定でトレンチ3の幅を大きくすると、アノード電極7のコンタクト面積が減少する。従って、キャリアのパスが狭まるため、リカバリー動作終端電流が0になる直前でもトレンチ3の間には多くのキャリアが存在し、トレンチ3の幅が小さい場合と比べて電流の変化が大きくなる。スナップオフ電圧Vsnap-offは電流の変化率に依存して増加するため、発振特性が悪化する。従って、トレンチ3の幅を1.2μm以下にする必要がある。なお、アノード幅は発振特性に影響を与えないため、任意の値に設計してよい。図12は、N型バッファ層6の不純物濃度とオン電圧VFの関係を示す図である。図13は、N型バッファ層6の不純物濃度とスナップオフ電圧Vsnap-offの関係を示す図である。N型バッファ層6の不純物濃度を高くすると、オン電圧VFが上昇し、スナップオフ電圧Vsnap-offが増加する。従って、N型バッファ層6の不純物濃度を1×1017cm-3以下にする必要がある。また、N型バッファ層6は、N型バッファ層6中のキャリアの再結合をコントロールして、リカバリー動作時の逆回復電流Irrを低下させる効果を持つ。N型バッファ層6の不純物濃度が高いほど、その効果は大きくなる。図14は、P型コンタクト層8が有る場合と無い場合におけるP型アノード層の不純物濃度とオン電圧の関係を示す図である。本実施の形態のダイオードでは、トレンチ3を設けたため、アノード電極7との接触面積が小さい。従って、P型コンタクト層8が無いとオン電圧VFが上昇するため、P型コンタクト層8を設ける必要がある。図16は、本発明の実施の形態1に係る半導体装置を示す上面図である。図17は、比較例1に係る半導体装置を示す上面図である。比較例1のようにコンタクト部全領域にわたってP型コンタクト層8を形成すると、アノード電極7からのホール注入がP型コンタクト層8の不純物濃度によって決定され、P型アノード層2の不純物濃度によるVF-Erecトレードオフ特性制御ができなくなる。そこで、本実施の形態のようにP型コンタクト層8の幅を適切に設計する必要がある。また、本実施の形態では、ダイオードのカソード側にP型カソード層10を設けている。これにより、リカバリー動作時に、P型カソード層10からホールが注入され、カソードのキャリア密度の急激な低下を抑制し、スナップオフ電圧Vsnap-offを低下させることができる。従って、発振耐量を向上させることができる。続いて、本発明の実施の形態1に係る半導体装置の製造方法の効果について比較例2と比較して説明する。図18,19は比較例2に係る半導体装置の製造方法を示す断面図である。比較例2では、図18に示すように、N-型ドリフト層1の下面全面にP型カソード層10を形成する。次に、図19に示すように、マスク13を用いてN-型ドリフト層1の下面の一部の領域にN型カソード層9を選択的に形成する。図20~図22は、P型カソード層10の形成プロセスや不純物濃度と電気特性との関係を測定した結果である。ここで、図21及び図22における測定条件は、電源電圧Vccが2500V、電流密度Jcが0.7×定格電流密度、浮遊インダクタンスLsが4.6μH、リカバリー動作開始時の電流密度変化率dj/dtが1350A/μseccm-2である。図20は、本発明の実施の形態1と比較例2に係る製造方法によりそれぞれ製造したダイオードのリーク電流密度Jrrmを示す図である。比較例2ではリーク電流が増加して耐圧が低下する。従って、実施の形態1のようにP型カソード層10とN型カソード層9をそれぞれ選択的に形成して、互いの影響を受けないようにする必要がある。図21は、P型カソード層のドーズ量とスナップオフ電圧Vsnap-offとの関係を示す図である。図22は、P型カソード層のドーズ量とリカバリー動作時のオフ時間trrとの関係を示す図である。P型カソード層10のドーズ量が高いほど、スナップオフ電圧Vsnap-off抑制効果が高くなる。ただし、ドーズ量が高すぎるとリカバリー動作時のオフ時間trrが長くなり、リカバリー耐量の低下につながる。従って、P型カソード層10のドーズ量を1×1013~1×1014cm-3の範囲にする必要がある。図23は、本発明の実施の形態1に係る半導体装置の変形例を示す断面図である。このようにP型カソード層10を設けない場合でも、上述のトレンチ構造の効果は得ることができる。図24は、本発明の実施の形態1に係る半導体装置の変形例を示す断面図である。このようにカソード側のNバッファ層が均一な濃度であっても、前述のP型カソード層によるスナップオフ電圧Vsnap-off抑制の効果を得ることができる。なお、本実施の形態では3300Vクラス以上の耐圧クラスのデバイスを例にとって説明したが、3300V未満の耐圧クラスにおいても同様な効果を得ることができる。実施の形態2.図25は、本発明の実施の形態2に係る半導体装置を示す断面図である。ダイオードの有効領域の外側に終端領域が設けられている。有効領域において、N-型ドリフト層1上の一部にP型アノード層2,15が設けられている。P型アノード層2にアノード電極7が接続されている。P型アノード層2,15の外端部とアノード電極7との間に絶縁膜16が設けられている。終端領域において、N-型ドリフト層1の外端部にチャネルストッパ17が設けられている。終端領域上に絶縁膜18が設けられている。図26は、長さLabrとチップ内最大温度の関係をシミュレーションした結果を示す図である。図27は、図26のシミュレーションに用いた回路及びその回路のパラメータを示す図である。長さLabrは、P型アノード層2の外端と絶縁膜16の内端との間の長さである。絶縁膜16を有効領域側に伸ばすことで、アノード有効領域の端部に抵抗成分が形成される。リカバリー動作時、終端領域内の残留キャリアはアノード有効領域の端部に集中しコンタクトを通して外部回路に抜けていく。この際に大きな電流が流れて温度上昇を引き起こす。従って、長さLabrが小さいと、狭い範囲で温度が急激に上昇し、熱によってリカバリー破壊が起こる。そこで、本実施の形態では、P型アノード層2の外端と絶縁膜16の内端との間の長さLabrを100μm以上にする。これにより、抵抗成分で熱が分散化し温度上昇を抑制することができる。図28は、ダイオードのリカバリーSOASafetyOperationAreaを示す図である。リカバリーSOAとは、ダイオードの動作を保証する電源電圧Vccと電流密度Jcとの関係を示したものである。本実施の形態のようにアノード有効領域の端部に抵抗成分を設けることにより、リカバリー耐量を図中の破線で示したように向上させることができる。図29は、本発明の実施の形態2に係る半導体装置の変形例を示す断面図である。終端領域においてP型カソード層10が設けられている。この場合でも本発明の効果を得ることができる。これに限らず、アノード有効領域、カソード有効領域、又はカソード終端領域がどのような構造でも、本発明の効果を得ることができる。"