基板と、前記基板上に積層された多層配線層と、内部回路領域と、前記多層配線層に形成され、前記内部回路領域を囲うシールリングと、平面視で前記内部回路領域と前記シールリングとに挟まれた領域に設けられているTEGと、を含み、前記TEGは、前記多層配線層の少なくとも2層に設けられている導体パターンの積層体と、前記基板に形成されたP型ウェルと、前記基板に形成されたN型ウェルとを有しており、前記P型ウェルと前記N型ウェルは、平面視で交互に互いに接続された状態で配置されており、前記P型ウェルと前記N型ウェルのそれぞれに互いに異なる前記積層体が接続されている半導体装置。前記P型ウェルと前記N型ウェルが並んでいる方向は、ダイシング領域に対して、平行方向または垂直方向のいずれかの方向である請求項1に記載の半導体装置。前記多層配線層に設けられ、前記P型ウェルに接続する前記積層体に接続する第1の電極パッドと、前記N型ウェルに接続する前記積層体に接続する第2の電極パッドを有している請求項1または2に記載の半導体装置。前記TEGは、前記半導体チップの全周にわたって設けられている請求項1乃至3のいずれか一項に記載の半導体装置。基板に不純物を注入するとともに、前記基板上に多層配線層を形成することにより、内部回路領域と、前記多層配線層に位置していて、前記内部回路領域を囲うシールリングと、平面視で前記内部回路領域と前記シールリングとに挟まれた領域に設けられているTEGと、を形成する形成工程と、前記基板をダイシングすることによって半導体装置を切り出すダイシング工程と、前記TEGにおける前記多層配線層に形成したクラックを評価する評価工程と、を有しており、前記TEGは、前記多層配線層の少なくとも2層に設けられている導体パターンの積層体と、前記基板に形成されたP型ウェルと、前記基板に形成されたN型ウェルとを有しており、前記P型ウェルと前記N型ウェルは、平面視で交互に互いに接続された状態で配置されており、前記P型ウェルと前記N型ウェルのそれぞれに互いに異なる前記積層体が接続されており、前記評価工程は、前記TEGに流れるリーク電流を測定する半導体装置の製造方法。前記P型ウェルと前記N型ウェルが並んでいる方向は、ダイシング領域に対して、平行方向または垂直方向のいずれかの方向である請求項5に記載の半導体装置の製造方法。前記多層配線層に設けられ、前記P型ウェルに接続する前記積層体に接続する第1の電極パッドと、前記N型ウェルに接続する前記積層体に接続する第2の電極パッドを有している請求項5または6に記載の半導体装置の製造方法。前記TEGは、前記半導体チップの全周にわたって設けられている請求項5乃至7のいずれか一項に記載の半導体装置の製造方法。経時劣化による動作不良が発生することを抑制するためには、半導体装置のシールリングの内側領域に至るクラックを検出して、不良品を除去することが好ましい。このため、半導体装置内におけるシールリングの内側領域に発生したクラックを、低コストで検出する方法が必要である。本発明によれば、基板と、上記基板上に積層された多層配線層と、内部回路領域と、上記多層配線層に形成され、上記内部回路領域を囲うシールリングと、平面視で上記内部回路領域と上記シールリングとに挟まれた領域に設けられているTEGと、を含み、上記TEGは、上記多層配線層の少なくとも2層に設けられている導体パターンの積層体と、上記基板に形成されたP型ウェルと、上記基板に形成されたN型ウェルとを有しており、上記P型ウェルと上記N型ウェルは、平面視で交互に互いに接続された状態で配置されており、上記P型ウェルと上記N型ウェルのそれぞれに互いに異なる上記積層体が接続されている半導体装置が提供される。さらに、本発明によれば、基板に不純物を注入するとともに、上記基板上に多層配線層を形成することにより、内部回路領域と、上記多層配線層に位置していて、上記内部回路領域を囲うシールリングと、平面視で上記内部回路領域と上記シールリングとに挟まれた領域に設けられているTEGと、を形成する形成工程と、上記基板をダイシングすることによって半導体装置を切り出すダイシング工程と、上記TEGにおける上記多層配線層に形成したクラックを評価する評価工程と、を有しており、上記TEGは、上記多層配線層の少なくとも2層に設けられている導体パターンの積層体と、上記基板に形成されたP型ウェルと、上記基板に形成されたN型ウェルとを有しており、上記P型ウェルと上記N型ウェルは、平面視で交互に互いに接続された状態で配置されており、上記P型ウェルと上記N型ウェルのそれぞれに互いに異なる上記積層体が接続されており、上記評価工程は、上記TEGに流れるリーク電流を測定する半導体装置の製造方法が提供される。本発明によれば、N型ウェルとP型ウェルを交互に配してあるTEGを、内部回路領域とシールリングとの間の領域に配することによって、シールリングの内側領域に生じたクラックに流れるリーク電流を検出することができる。本発明によれば、シールリングの内側領域に配したTEGにより、低コストでクラックを検出できる。このため、低コストで、不良品の半導体装置を除去できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、本実施形態に係る半導体装置の使用形態を説明するための図である。図1に示すように、半導体ウェハには、チップ400領域が設けられている。互いに隣り合うチップ400の間には、ダイシング領域300が設けられている。チップ400となる領域は、ダイシング領域300を介してつながっている。なお、図1では、1つのチップのみを詳細に図示しているが、実際内部回路領域3等が図示されていない他のチップについても内部回路領域3等は設けられている。チップ400は、中央部に内部回路領域3を有している。内部回路領域3は、シールリング220によって囲まれている。内部回路領域3とシールリング220との間の領域には、TEG200が設けられている。TEG200は、全周にわたって配することが好ましい。半導体ウェハはダイシング領域300に沿って、ダイシングブレードを用いて切断される。これにより、複数のチップ400は個片化される。この際、チップ400内にクラック5が生じることがある図5を参照。チップ400における配線層内にクラック5が生じた場合、チップ400は劣化しやすくなる。これは、導電性を有している水分が、クラック5を介してチップ400内に侵入しやすくなるからである。後述するように、本実施形態に係る半導体装置では、TEG200を用いることによってシールリング220の内側領域にクラック5が発生しているチップ400と、クラック5が発生していないチップ400とを区別することができる。図2は、本実施形態に係る半導体装置を示す平面図である。図2に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域3と、シールリング220と、TEG200を含んでいる。シールリング220は、多層配線層に形成されており、内部回路領域3を囲んでいる。TEG200は、平面視で内部回路領域3とシールリング220とに挟まれた領域に設けられている。さらに、TEG200は、多層配線層の少なくとも2層それぞれに設けられ、互いに接続する導体パターン7と、P型ウェル13と、N型ウェル14とによって構成されている。なお、本実施形態に係るTEG200は、複数の導体パターン7が積層体を形成している図3および4を参照。P型ウェル13とN型ウェル14は、平面視で互いに接続された状態で配置されており、P型ウェル13とN型ウェル14のいずれか一つに導体パターン7の積層体が接続されている。また、チップ400のうちシールリング220の外側には、ダイシング領域300が残っている。これは、ダイシングブレードによって半導体ウェハを切断する際、少し余裕を持って切断するためである。TEG200は、図2に示すように、P型ウェル13、N型ウェル14、および導体パターン7からなるものを一つの構成単位210としている。TEG200は、構成単位210を複数有している。なお、TEG200の構成単位210において、P型ウェルに接続する積層体に接続する第1の電極パッド32と、N型ウェルに接続する積層体に接続する第2の電極パッド34を有している。P型ウェル13とN型ウェル14が並んでいる方向は、ダイシング領域300に対して、平行方向または垂直方向のいずれかの方向である。ただし、TEG200をダイシング領域300に対して垂直方向に配した際、導体パターン7を有する2つの積層体の距離が近くなってしまう可能性がある。この場合、TEG200同士を異電位に保つことができなくなる可能性がある。なぜなら、近接する2つの導体パターン7の距離が近くなりすぎてしまうと、シールリング220の内側領域にクラック5が発生していなくても、リーク電流が流れてしまう可能性があるからである。図2では、P型ウェル13内に、ダイシング領域300に対して垂直方向に、矩形のN型ウェル14を配している。また、本実施形態に係る半導体装置において、シールリング4の内側に至るクラックのダイシング領域300での幅は、数十μm以上の長さになる。このため、P型ウェル13とN型ウェル14の幅を、1μm程度とすれば、多くのPN接合がクラックによって破壊されるようになる。また、TEG200の導体パターン7の間隔、および、TEG200の導体パターンとシールリング220との間隔は、0.12~0.14μm程度の最小間隔とする事が好ましい。TEG200は、半導体チップ400の全周にわたって設けられていることが好ましい。これによりダイシングすることによって発生するクラック5が、半導体チップ400のどの箇所で発生しても不良品を検出することができる。チップ400がパッケージされた際、封止樹脂と半導体デバイスの熱膨張係数は異なっている。これによって、チップ400は、外側から熱ストレスを受ける。この熱ストレスはチップ400の外側である程強く受けるため、内部回路領域3は外側に設けないことが好ましい。このため、内部回路領域3とシールリング220との間には、ある程度のスペースが設けられている。そして本実施形態では、内部回路領域3とシールリング220との間のスペースに、TEG200を全周に配することができる。図3は、図2におけるA-A断面図であり、図4は、図2におけるB-B断面図である。図3および図4に示すように、基板11には、部分的に素子分離膜12が形成されており、その上には、コンタクト層間絶縁膜100が成膜されている。また、基板11には、P型ウェル13、N型ウェル14、P拡散層15およびN型拡散層16が、それぞれ形成されている。基板11は、例えば、Si基板である。コンタクト層間絶縁膜100の上には、第1の配線層絶縁膜110が形成されている。第1の配線層絶縁膜110には、第1の導体パターン112および114が埋め込まれており、コンタクト層間絶縁膜100には、コンタクト102および104が埋め込まれている。コンタクト102および104は、基板11と第1の導体パターン112および114を電気的に接続している。また、第1の配線層絶縁膜110の上には、第1のビア層間絶縁膜120が形成されている。第1のビア層間絶縁膜120の上には第2の配線層絶縁膜130が形成されている。第2の配線層絶縁膜130には、第2の導体パターン132および134が埋め込まれており、第1のビア層間絶縁膜120には第1のビア122および124が埋め込まれている。第1のビア122および124は、第1の導体パターン112および114と、第2の導体パターン132および134を電気的に接続している。また、第2の配線層絶縁膜130の上には、第2のビア層間絶縁膜140が形成されている。第2のビア層間絶縁膜140の上には第3の配線層絶縁膜150が形成されている。第3の配線層絶縁膜150には、第3の導体パターン152および154が埋め込まれており、第2のビア層間絶縁膜140には第2のビア142および144が埋め込まれている。第2のビア142および144は、第2の導体パターン132および134と第3の導体パターン152および154を電気的に接続している。また、第3の配線層絶縁膜150の上には、第3のビア層間絶縁膜160とパッシベーション膜30がそれぞれ形成されている。なお、第3のビア層間絶縁膜160の上には、電極パッド32および34が形成されている。第3のビア層間絶縁膜160上、第1の電極パッド32上および第2の電極パッド34上にはパッシベーション膜30が形成されているが、第1の電極パッド32、および第2の電極パッド34の上部に配されるパッシベーション膜30は除去されている。なお、第1の電極パッド32、および第2の電極パッド34は、例えば、アルミニウムで形成されている。シールリング220は、コンタクト104、第1のビア124、第2のビア144、第1の導体パターン114、第2の導体パターン134、および第3の導体パターン154が積み重なった構成となっている。第1の配線層絶縁膜110、第2の配線層絶縁膜130、および第3の配線層絶縁膜150は、シールリング220によって、分断されている。なお、シールリング220は、多重に構成されていてもよい。図3および4において積層体は、コンタクトあるいはビアを有する層間絶縁膜と、層間絶縁膜の上の層に設けられており、配線を有する配線層絶縁膜を1つの構成単位とした導体パターンが積層されている。具体的には、コンタクト層間絶縁膜100と第1の配線層絶縁膜110、第1のビア層間絶縁膜120と第2の配線層絶縁膜130、第2のビア層間絶縁膜140と第3の配線層絶縁膜150が、それぞれ導体パターンの構成単位である。これらの導体パターンがそれぞれ積層されることによって、図3および4に示す半導体装置は構成されている。コンタクト層間絶縁膜100、第1のビア層間絶縁膜120、および第2のビア層間絶縁膜140や、第1の配線層絶縁膜110、第2の配線層絶縁膜130、および第3の配線層絶縁膜150には、低誘電率絶縁膜を用いることが好ましい。このとき、絶縁膜の一部が低誘電率絶縁膜となっている積層構造をとっていてもよい。なお、第3のビア層間絶縁膜160には、酸化ケイ素膜が用いられていることが好ましい。コンタクト102および104、第1のビア122および124、および第2のビア142および144、そして第1の導体パターン112、第2の導体パターン132、および第3の導体パターン152には、エレクトロマイグレーションやストレスマイグレーションの耐性に優れており、比抵抗の小さい材料が用いられている。具体的には、これらをシングルダマシン法により形成する場合は、タングステンあるいは銅が、デュアルダマシン法により形成する場合は、銅が用いられる。また、パッシベーション膜30には、酸化ケイ素膜、窒化ケイ素膜、あるいはポリイミドの積層構造が用いられる。さらに、パッドメタルとしては、アルミニウムを主成分とする金属材料が用いられる。内部回路領域3には、図2および図3に示すように、ゲート電極40、ゲート絶縁膜50、素子分離領域60、ソースドレイン領域70、エクステンション領域90、およびサイドウォール95からなるトランジスタが配されている。このトランジスタは、p型トランジスタでも、n型トランジスタであってもどちらでも良い。次に、本実施形態に係る半導体装置の製造方法について説明する。まず、半導体ウェハ上に設けられた基板11に不純物を注入するとともに、図3および図4に示すように基板11上にトランジスタおよび素子分離絶縁膜12を形成する。また、トランジスタと同時に、N型ウェル14、P型ウェル13、P拡散層15、およびN拡散層16を形成する。次に、トランジスタ上および基板11上に、多層配線層を形成する。なお、多層配線層は、各層を順番に積層していくことによって形成されている。このとき、TEG200の、内部回路領域3が形成される。また、内部回路領域3を囲うシールリング220も形成される。また、この工程において、TEG200が形成される。次に、半導体ウェハのダイシング領域300をダイシングブレードによって切断し、半導体チップ400を切り出す。次に、TEG200によって、多層配線層に形成したクラック5に流れるリーク電流を測定する。このとき、リーク電流を検出した場合、半導体装置は不良品として除去される。図5は、本実施形態に係る半導体装置に生じたクラックを説明するための平面概念図である。図6は図5におけるA-A断面の第1例の図であり、図7は図5のA-A断面の第2例の図である。クラック5はダイシングブレードによって、ダイシング領域300を個々の半導体チップ400に切断した時に発生する。図5に示すように、クラック5は、ダイシング領域300からシールリング220の内側領域に配されているTEG200と重なるように、発生している。また、クラックがチップ400の外側から内側に向かって伸びる。このため、クラック5は、層間膜に入ることもあれば、基板に入ることもある。図6はクラック5が、層間膜に入ったときの断面図である。図6に示すように、多層配線層における絶縁膜を起点としたクラック5は、TEG200の配線と接続層からなる導体パターン7を分断している。クラック5に水分が侵入してしまった場合、クラック5の発生に伴い露出した絶縁膜は、水分を吸湿する。このとき、導体パターン7は、それぞれ電極パッド36に接続されている。このため電圧を印加した場合、吸湿した絶縁膜は絶縁性を保つことはできない。このため、導体パターン7とシールリング220との間にリーク電流が流れる。一方、クラック5が発生していないチップ400には、リーク電流は流れない。図7は、基板11から生じたクラック5が層間膜に入ったときの断面図である。N型ウェル14とP型ウェル13はそれぞれ第1の電極パッド32および第2の電極パッド34に接続されている。TEG200におけるN型ウェル14とP型ウェル13との間の接合が破壊された場合、電圧を印加すると、クラック5の発生箇所にはリーク電流が流れる。一方、図6に示すクラック5が発生した場合と同様に、クラック5が発生していない半導体装置には、リーク電流は流れない。したがって、絶縁膜を起点とする場合、基板11を起点とする場合、いずれの場合でもクラック5を検出することが可能である。なお、発生したクラック5がTEG200の形成領域より内側の、内部回路領域3に至っている場合、内部回路領域3を構成するP型ウェル13、N型ウェル14、P拡散層15、N拡散層16のいずれかで構成されているPN接合が破壊される。これによって、リーク電流が発生するため、パッケージの組立後のTEG200による電気的な検査により不良と判定される。次に、本実施形態に係る半導体装置の効果について説明する。N型ウェル14とP型ウェル13を交互に配置したTEG200を、シールリング220と内部回路領域3の間に配置している。これによって、基板11を起点とするクラック5がシールリング220の内側まで至っている場合、あるいは多層配線層における絶縁膜を起点としたクラック5がシールリング220の内側まで至っている場合、のいずれの場合においても、クラック5を検出することができる。したがって、この半導体装置を用いた場合、低コストで、不良品を除去できる。また、TEG200をシールリング220と内部回路領域3との間に配したことによって、シールリング220より内側に至るクラック5のみを検出対象としている。このため、シールリング220の外側に発生したクラック5を検出し、不良品として半導体装置を除去することはない。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。