"制御装置と、演算装置と、緩衝記憶装置とを有し、前記緩衝記憶装置は、主記憶装置から、或いは前記演算装置から送られてきたデータを、前記制御装置からの命令に従って記憶し、前記緩衝記憶装置は複数のメモリセルを有し、前記メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介して前記データの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。制御装置と、演算装置と、緩衝記憶装置と、主記憶装置とを有し、前記緩衝記憶装置は、前記主記憶装置から、或いは前記演算装置から送られてきたデータを、前記制御装置からの命令に従って記憶し、前記緩衝記憶装置は複数のメモリセルを有し、前記メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介して前記データの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。制御装置と、演算装置と、緩衝記憶装置とを有し、前記緩衝記憶装置は、主記憶装置から送られてきた命令を含むデータを記憶し、前記制御装置は、前記緩衝記憶装置から前記データを読み出し、前記命令に従って前記演算装置及び前記緩衝記憶装置の動作を制御し、前記緩衝記憶装置は複数のメモリセルを有し、前記メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介して前記データの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。制御装置と、演算装置と、緩衝記憶装置と、主記憶装置とを有し、前記緩衝記憶装置は、前記主記憶装置から送られてきた命令を含むデータを記憶し、前記制御装置は、前記緩衝記憶装置から前記データを読み出し、前記命令に従って前記演算装置及び前記緩衝記憶装置の動作を制御し、前記緩衝記憶装置は複数のメモリセルを有し、前記メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介して前記データの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。請求項1乃至請求項4のいずれか1項において、前記トランジスタのオフ電流密度は、100zA/μm以下である信号処理回路。請求項1乃至請求項5のいずれか1項において、前記記憶素子は、トランジスタまたは容量素子である信号処理回路。請求項1乃至請求項6のいずれか1項において、前記酸化物半導体は、In、Ga、及びZnを含む酸化物半導体である信号処理回路。請求項1乃至請求項7のいずれか1項において、前記チャネル形成領域の水素濃度は、5×1018/cm3未満である信号処理回路。請求項1乃至請求項8のいずれか1項において、CPU、DSP、またはマイクロコントローラを含むLSIである信号処理回路。ところで、SRAMは、ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与えられているノードの間において、pチャネル型トランジスタとnチャネル型トランジスタとが、直列に接続されている構成を有している。そして、pチャネル型トランジスタとnチャネル型トランジスタは、一方がオンだと他方がオフになるように動作するため、ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与えられているノードの間の電流は、理想的には、0になるはずである。しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れるため、上記ノード間の電流は完全に0にはならない。よって、SRAMは、データの書き込みが行われていない保持の状態でも、消費電力が発生する。例えば、トランジスタのサイズにもよるが、直列に接続されたpチャネル型トランジスタ及びnチャネル型トランジスタを、バルクのシリコンを用いて作製した場合、室温下、ノード間の電圧が約3Vの状態にて、1pA程度のオフ電流が生じる。そして、通常のSRAMには、直列に接続されたpチャネル型トランジスタ及びnチャネル型トランジスタが2組設けられているので、2pA程度のオフ電流が生じる。そして、記憶素子数が約107個程度であるキャッシュの場合、オフ電流はキャッシュ全体で20μAとなる。そして、キャッシュが設けられたICチップの温度が上昇すれば、消費電力はさらに大きくなり、キャッシュだけでオフ電流が数mAに達する。そこで、消費電力を抑えるため、データの入出力が行われない期間において、キャッシュへの電源電位の供給を一時的に停止するという一つの方法が提案されている。キャッシュには、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられているため、その方法では、上記記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。また、CPUにおいて長時間の電源停止を行う際には、電源停止の前に、キャッシュ内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。しかし、それらの外部記憶装置からデータをキャッシュに戻すのには時間を要する。よって、ハードディスク、フラッシュメモリ等の外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路の提供を目的の一つとする。上記課題を解決するために、本発明の一態様に係る信号処理回路が有する記憶装置は、各メモリセルに、記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタとを有する。さらに、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。よって、上記構成を有するトランジスタを、記憶素子に流入した電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。また、本発明の一態様に係る信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算装置、制御装置などの各種論理回路を有しており、上記記憶装置は緩衝記憶装置として機能する。記憶素子は、例えばトランジスタ、容量素子などを用いることができる。なお、電子供与体ドナーとなる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体purifiedOxideSemiconductorは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1018/cm3未満、より好ましくは5×1017/cm3以下、更に好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース端子とドレイン端子間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。なお、酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種または複数種を含んでいてもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。なお、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In-Ga-Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、信号処理回路に用いる半導体材料としては好適である。上記構成を有する記憶素子を、信号処理回路が有する緩衝記憶装置などの記憶装置に用いることで、電源停止による記憶装置内のデータの消失を防ぐことができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路、DSPDigitalSignalProcessor、マイクロコントローラを含むLSILargeScaleIntegratedCircuitなどの集積回路が、本発明の信号処理回路の範疇に含まれる。実施の形態1本発明の一態様に係る信号処理回路は、制御装置と、一または複数の演算装置と、一または複数の緩衝記憶装置とを少なくとも有する。図1Aに、本発明の一態様に係る信号処理回路100の一例を示す。図1Aに示す信号処理回路100は、制御装置101、演算装置102、緩衝記憶装置103、主記憶装置104を有する。制御装置101は、信号処理回路100が有する演算装置102、緩衝記憶装置103、主記憶装置104の動作を統括的に制御する回路である。演算装置102は、論理演算、四則演算など各種の演算処理を行う論理回路である。そして、緩衝記憶装置103は、演算装置102における演算処理の際に、データを一時的に記憶する機能する。或いは、緩衝記憶装置103は、制御装置101が実行する命令を一時的に記憶する機能を有する。また、主記憶装置104は、制御装置101が実行する命令を記憶する、或いは演算装置102から出力されたデータを記憶することができる。なお、図1Aでは、主記憶装置104が信号処理回路100の一部である構成を示しているが、主記憶装置104は信号処理回路100の外部に設けられていても良い。緩衝記憶装置103を、演算装置102と主記憶装置104の間に、或いは、制御装置101と主記憶装置104の間に設けることで、低速な主記憶装置104へのアクセスを減らして演算処理などの信号処理を高速化させることができる。緩衝記憶装置103には、メモリセルが複数設けられており、各メモリセルは、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さいトランジスタとを有する。図1Bに、緩衝記憶装置103が有するメモリセルの構成を、一例として回路図で示す。図1Bに示す回路図では、メモリセル105が、記憶素子106と、スイッチング素子として機能するトランジスタ107とを有する。記憶素子106は、容量素子、トランジスタなどの半導体素子を用いることができる。そして、記憶素子106は、容量素子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。また、記憶素子106への電荷の供給と、当該記憶素子106からの電荷の放出と、当該記憶素子106における電荷の保持とは、スイッチング素子として機能するトランジスタ107により制御する。なお、メモリセル105は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。本発明の一態様では、上記スイッチング素子として機能するトランジスタ107のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタ107を実現することができる。データの保持期間の長さは、記憶素子106に蓄積されている電荷が上記トランジスタ107を介してリークする量に依存する。よって、上記構成を有するトランジスタ107を、記憶素子106に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子106からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に流れる電流のことを意味する。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素SiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、酸化物半導体は量産性が高いというメリットを特に有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。以下の説明ではトランジスタ107の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。また、図1Bでは、トランジスタ107がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ107が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ107の閾値電圧を制御することができる。また、図1Bでは、メモリセル105がスイッチング素子として機能するトランジスタ107を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル105がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジスタの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端子に接続されている状態を意味する。次いで、図1Cに、図1Bに示したトランジスタ107の、断面図の一例を示す。図1Cにおいて、トランジスタ107は、絶縁表面を有する基板110上に、ゲート電極111と、ゲート電極111上の絶縁膜112と、絶縁膜112を間に挟んでゲート電極111と重なる、活性層として機能する酸化物半導体膜113と、酸化物半導体膜113上のソース電極114及びドレイン電極115とを有している。図1Cでは、酸化物半導体膜113、ソース電極114及びドレイン電極115上に、絶縁膜116が形成されている。トランジスタ107は絶縁膜116をその構成要素に含んでいても良い。なお、図1Cでは、トランジスタ107がシングルゲート構造である場合を例示しているが、トランジスタ107は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。上述したメモリセルを有する緩衝記憶装置103は、緩衝記憶装置103への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路100全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、緩衝記憶装置103への電源電圧の供給を停止し、消費電力を抑えることができる。また、緩衝記憶装置103への電源電圧の供給が停止されるのに合わせて、当該緩衝記憶装置103とデータのやり取りを行う制御装置101または演算装置102への、電源電圧の供給を停止するようにしても良い。例えば、演算装置102と緩衝記憶装置103において、動作が行われない場合、演算装置102及び緩衝記憶装置103への電源電圧の供給を停止するようにしても良い。次いで、図2及び図3に、メモリセル105の具体的な構成例を示す。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2端子と称する。図2Aに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能する容量素子120とを有する。トランジスタ107のゲート電極は、ワード線WLに接続されている。また、トランジスタ107は、その第1端子がデータ線DLに接続されており、その第2端子が容量素子120の一方の電極に接続されている。容量素子120の他方の電極は、接地電位などの固定電位が与えられているノードに、接続されている。図2Aに示すメモリセル105では、データの書き込み時にトランジスタ107がオンになり、データ線DLからデータを含む信号の電位が、トランジスタ107を介して容量素子120の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子120に蓄積されている電荷量が制御されることで、容量素子120へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ107がオフになり、容量素子120において電荷が保持される。上述したように、トランジスタ107はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、容量素子120に蓄積された電荷はリークしづらく、トランジスタ107にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、トランジスタ107がオンになり、データ線DLを介して容量素子120に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。図2Bに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ121及び容量素子122とを有する。トランジスタ107のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ107は、その第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ121のゲート電極に接続されている。トランジスタ121は、その第1端子が、第2データ線DLbに接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。容量素子122が有する一対の電極は、一方がトランジスタ121のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Bに示すメモリセル105では、データの書き込み時にトランジスタ107がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ107を介してトランジスタ121のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ121のゲート容量、及び容量素子122に蓄積される電荷量が制御されることで、トランジスタ121及び容量素子122へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ107がオフになり、トランジスタ121のゲート容量、及び容量素子122に蓄積された電荷が保持される。上述したように、トランジスタ107はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ107にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位を変化させる。容量素子122が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線WLbの電位の変化は、トランジスタ121のゲート電極に与えられる。トランジスタ121は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ121のゲート電極の電位が変化することで得られるトランジスタ121のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。なお、記憶素子として機能するトランジスタ121は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ121の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル105内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ121の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。図2Cに示すメモリセル105は、一つのデータ線DLが、第1データ線DLaと第2データ線DLbの機能を併せ持っている点において、図2Bに示すメモリセル105と異なっている。具体的に、図2Cに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ123及び容量素子124とを有する。トランジスタ107のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ107は、その第1端子がデータ線DLに接続されており、その第2端子がトランジスタ123のゲート電極に接続されている。トランジスタ123は、その第1端子がデータ線DLに接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。容量素子124が有する一対の電極は、一方がトランジスタ123のゲート電極に接続され、他方が第2ワード線WLbに接続されている。図2Cに示すメモリセル105は、データの書き込み、保持、読み出しなどの動作は、図2Bに示すメモリセル105と同様に行うことができる。また、記憶素子として機能するトランジスタ123は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ123の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル105内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ123の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。図3Aに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ125とを有する。トランジスタ125は、活性層を間に挟んで存在する一対のゲート電極を有している。上記一対のゲート電極の一方を第1ゲート電極、他方を第2ゲート電極とする。トランジスタ107のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ107は、その第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ125の第1ゲート電極に接続されている。トランジスタ125の第2ゲート電極は、第2ワード線WLbに接続されている。また、トランジスタ125は、その第1端子が、第2データ線DLbに接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。図3Aに示すメモリセル105では、データの書き込み時にトランジスタ107がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ107を介してトランジスタ125の第1ゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ125のゲート容量に蓄積される電荷量が制御されることで、トランジスタ125へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ107がオフになり、トランジスタ125のゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ107はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ107にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位を変化させることで、トランジスタ125の第2ゲート電極の電位を変化させる。トランジスタ125は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ125の第2ゲート電極の電位を変化させることで得られるトランジスタ125のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取り、結果的に、データを読み出すことができる。なお、記憶素子として機能するトランジスタ125は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ125の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル105内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ125の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。図3Bに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ126と、データの読み出しを制御するスイッチング素子として機能するトランジスタ127とを有する。トランジスタ107のゲート電極は、第1ワード線WLaに接続されている。また、トランジスタ107は、その第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ126のゲート電極に接続されている。トランジスタ126は、その第1端子がトランジスタ127の第2端子に接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。トランジスタ127が有する第1端子は、第2データ線DLbに接続されている。トランジスタ127のゲート電極は、第2ワード線WLbに接続されている。図3Bに示すメモリセル105では、データの書き込み時にトランジスタ107がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ107を介してトランジスタ126のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ126のゲート容量に蓄積される電荷量が制御されることで、トランジスタ126へのデータの書き込みが行われる。次いで、データの保持時には、トランジスタ107がオフになり、トランジスタ126のゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ107はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2ワード線WLbの電位が変化することでトランジスタ127がオンになる。トランジスタ127がオンになると、トランジスタ126には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ126のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。なお、トランジスタ126またはトランジスタ127は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ126またはトランジスタ127の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル105内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、トランジスタ126またはトランジスタ127の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。図3Cに示すメモリセル105は、一つのワード線WLが、第1ワード線WLaと第2ワード線WLbの機能を併せ持っている点において、図3Bに示すメモリセル105と異なっている。具体的に、図3Cに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ128と、データの読み出しを制御するスイッチング素子として機能するトランジスタ129とを有する。トランジスタ129はトランジスタ128と極性が異なる。そして、トランジスタ107のゲート電極は、ワード線WLに接続されている。また、トランジスタ107は、その第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ128のゲート電極に接続されている。トランジスタ128は、その第1端子がトランジスタ129の第2端子に接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。トランジスタ129の第1端子は、第2データ線DLbに接続されている。トランジスタ129のゲート電極は、ワード線WLに接続されている。図3Cに示すメモリセル105は、データの書き込み、保持、読み出しなどの動作は、図3Bに示すメモリセル105と同様に行うことができる。なお、トランジスタ128は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ128の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。また、トランジスタ128の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。図3Dに示すメモリセル105は、スイッチング素子として機能するトランジスタ107と、記憶素子として機能するトランジスタ130と、データの読み出しを制御するダイオード131とを有する。トランジスタ107のゲート電極は、ワード線WLに接続されている。また、トランジスタ107は、その第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ130のゲート電極に接続されている。トランジスタ130は、その第1端子がダイオード131の陰極に接続されており、その第2端子が、所定の電位が与えられているノードに接続されている。ダイオード131は、その陽極が第2データ線DLbに接続されている。図3Dに示すメモリセル105では、データの書き込み時にトランジスタ107がオンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ107を介してトランジスタ130のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ130のゲート容量に蓄積される電荷量が制御されることで、トランジスタ130へのデータの書き込みが行われる。なお、データの書き込み時では、第2データ線DLbの電位を、所定の電位と同じか、それより低く保つ。次いで、データの保持時には、トランジスタ107がオフになる。また、データの保持時においても、第2データ線DLbの電位を、所定の電位と同じか、それより低く保つ。よって、トランジスタ130のゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ107はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ107にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。データの読み出し時には、第2データ線DLbの電位を所定の電位よりも高くする。トランジスタ130は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ130のゲート電極の電位が変化することで得られるトランジスタ130のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。なお、記憶素子として機能するトランジスタ130は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ130の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル105内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ130の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル105からのデータの読み出しを高速で行うことができる。次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。図4は、図2Cに示したメモリセル105を複数有するセルアレイ200の、回路図の一例である。ただし、図4では、図2Cとは異なり、トランジスタ123がpチャネル型である場合の回路図を例示している。図4に示すセルアレイ200では、複数の第1ワード線WLa、複数のデータ線DL、複数の第2ワード線WLb、複数のソース線SLなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル105に供給される。ソース線SLは、トランジスタ123の第2端子に接続されている。なお、上記配線の数は、メモリセル105の数及び配置によって決めることができる。具体的に、図4に示すセルアレイ200の場合、y行×x列のメモリセル105がマトリクス状に接続されており、第1ワード線WLa1~WLay、第2ワード線WLb1~WLby、ソース線SL1~SLy、データ線DL1~DLxが、セルアレイ200内に配置されている場合を例示している。次いで、図4に示すセルアレイ200の動作について、図5のタイミングチャートを用いて説明する。なお、図5では、1行1列目のメモリセル105と、1行x列目のメモリセル105と、y行1列目のメモリセル105と、y行x列目のメモリセル105とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図5では、トランジスタ123がpチャネル型トランジスタである場合を例示している。また、図5のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどちらでも良い期間を意味する。まず、データの書き込み期間Taにおけるセルアレイ200の動作について説明する。データの書き込みは行ごとに行われる。図5では、1行1列目のメモリセル105及び1行x列目のメモリセル105へのデータの書き込みを先に行い、その後で、y行1列目のメモリセル105及びy行x列目のメモリセル105へのデータの書き込みを行う場合を例示している。まず、書き込みを行う1行目のメモリセル105が有する、第1ワード線WLa1及び第2ワード線WLb1の選択を行う。具体的に図5では、第1ワード線WLa1にハイレベルの電位VHが与えられ、それ以外の第1ワード線WLa2~WLayには接地電位GNDが与えられる。よって、第1ワード線WLa1にゲート電極が接続されているトランジスタ107のみが、選択的にオンになる。また、第2ワード線WLb1には接地電位GNDが与えられ、他の第2ワード線WLb2~WLbyにはハイレベルの電位VDDが与えられる。そして、第1ワード線WLa1及び第2ワード線WLb1が選択されている期間において、データ線DL1、DLxに、データを含む信号の電位が与えられる。データ線DL1、DLxに与えられる電位のレベルは、データの内容によって当然異なる。図5では、データ線DL1にハイレベルの電位VDDが与えられ、データ線DLxに接地電位GNDが与えられている場合を例示する。データ線DL1、DLxに与えられる電位は、オンのトランジスタ107を介して、容量素子124が有する電極の一つと、トランジスタ123のゲート電極に与えられる。そして、容量素子124が有する電極の一つと、トランジスタ123のゲート電極をノードFGとすると、上記信号の電位に従って、ノードFGに蓄積される電荷量が制御されることで、1行1列目のメモリセル105と、1行x列目のメモリセル105へのデータの書き込みが行われる。次いで、第1ワード線WLa1に接地電位GNDが与えられ、第1ワード線WLa1にゲート電極が接続されているトランジスタ107が、オフになる。次いで、書き込みを行うy行目のメモリセル105が有する、第1ワード線WLay及び第2ワード線WLbyの選択を行う。具体的に図5では、第1ワード線WLayにハイレベルの電位VHが与えられ、それ以外の第1ワード線WLa1~WLay-1には接地電位GNDが与えられる。よって、第1ワード線WLayにゲート電極が接続されているトランジスタ107のみが、選択的にオンになる。また、第2ワード線WLbyには接地電位GNDが与えられ、他の第2ワード線WLb1~WLby-1にはハイレベルの電位VDDが与えられる。そして、第1ワード線WLay及び第2ワード線WLbyが選択されている期間において、データ線DL1、DLxに、データを含む信号の電位が与えられる。図5では、データ線DL1に接地電位GNDが与えられ、データ線DLxにハイレベルの電位VDDが与えられている場合を例示する。データ線DL1、DLxに与えられる電位は、オンのトランジスタ107を介して、容量素子124が有する電極の一つと、トランジスタ123のゲート電極に与えられる。そして、上記信号の電位に従って、ノードFGに蓄積される電荷量が制御されることで、y行1列目のメモリセル105と、y行x列目のメモリセル105へのデータの書き込みが行われる。なお、書き込み期間Taでは、全てのソース線SLに接地電位GNDが与えられている。上記構成により、ノードFGに接地電位GNDが与えられる場合において、データ線DLとソース線SLに電流が生じることを抑制することができる。また、メモリセル105に誤ったデータが書き込まれるのを防ぐために、第1ワード線WLa及び第2ワード線WLbの選択期間が終了した後に、データ線DLにデータを含む信号の電位を入力する期間を終了させるようにすることが望ましい。次いで、データの保持期間Tsにおけるセルアレイ200の動作について説明する。保持期間Tsにおいて、全ての第1ワード線WLaには、トランジスタ107がオフになるレベルの電位、具体的には接地電位GNDが与えられる。本発明の一態様では、上述したように、トランジスタ107のオフ電流が著しく低い。トランジスタ107のオフ電流が低いと、ノードFGに蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し期間Trにおけるセルアレイ200の動作について説明する。まず、読み出しを行う1行目のメモリセル105が有する、第2ワード線WLb1の選択を行う。具体的に図5では、第2ワード線WLb1に接地電位GNDが与えられ、他の第2ワード線WLb2~WLbyにハイレベルの電位VDDが与えられる。また、読み出し期間Trでは、全ての第1ワード線WLaは、接地電位GNDが与えられることで非選択の状態になっている。そして、第2ワード線WLb1の選択が行われている期間において、全てのソース線SLにはハイレベルの電位VRが与えられる。なお、電位VRは、電位VDDと同じか、もしくは電位VDDより低く接地電位GNDよりも高い電位であるものとする。トランジスタ123のソース電極とドレイン電極間の抵抗は、ノードFGに蓄積された電荷量に依存する。よって、データ線DL1、DLxには、ノードFGに蓄積された電荷量に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、1行1列目のメモリセル105と、1行x列目のメモリセル105から、データを読み出すことができる。次いで、読み出しを行うy行目のメモリセル105が有する、第2ワード線WLbyの選択を行う。具体的に図5では、第2ワード線WLbyに接地電位GNDが与えられ、他の第2ワード線WLb1~WLby-1にハイレベルの電位VDDが与えられる。また、上述したように、読み出し期間Trでは、全ての第1ワード線WLaは、接地電位GNDが与えられることで非選択の状態になっている。また、第2ワード線WLbyの選択が行われている期間において、全てのソース線SLにはハイレベルの電位VRが与えられる。トランジスタ123のソース電極とドレイン電極間の抵抗は、ノードFGに蓄積された電荷量に依存する。よって、データ線DL1、DLxには、ノードFGに蓄積された電荷量に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、y行1列目のメモリセル105と、y行x列目のメモリセル105から、データを読み出すことができる。なお、各データ線DLの先には読み出し回路が接続されており、読み出し回路の出力信号が、セルアレイ200から実際に読み出されたデータを含んでいる。次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について説明する。図6は、図2Aに示したメモリセル105を複数有するセルアレイ300の、回路図の一例である。図6に示すセルアレイ300では、複数のワード線WL、複数のデータ線DL、複数のソース線SLなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル105に供給される。ソース線SLは、容量素子120の他方の電極に接続されており、接地電位が与えられている。なお、上記配線の数は、メモリセル105の数及び配置によって決めることができる。具体的に、図6に示すセルアレイ300の場合、y行×x列のメモリセルがマトリクス状に接続されており、ワード線WL1~WLy、データ線DL1~DLx、ソース線SL1~SLyが、セルアレイ300内に配置されている場合を例示している。次いで、図6に示すセルアレイ300の動作について説明する。まず、データの書き込み期間におけるセルアレイ300の動作について説明する。書き込み期間において、ワード線WL1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ107のゲート電極に与えられる。よって、ワード線WL1にゲート電極が接続されているトランジスタ107は、全てオンになる。次いで、データ線DL1~DLxに、データを含む信号が入力される。データ線DL1~DLxに入力される信号の電位のレベルは、データの内容によって当然異なる。データ線DL1~DLxに入力されている電位は、オンのトランジスタ107を介して、容量素子120の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子120に蓄積されている電荷量が制御されることで、容量素子120へのデータの書き込みが行われる。ワード線WL1への、パルスを有する信号の入力が終了すると、ワード線WL1にゲート電極が接続されているトランジスタ107が、全てオフになる。そして、ワード線WL2~WLyに、パルスを有する信号が順に入力され、ワード線WL2~WLyを有するメモリセル105において、上述した動作が同様に繰り返される。次いで、データの保持期間におけるセルアレイ300の動作について説明する。保持期間において、全てのワード線WL1~WLyには、トランジスタ107がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。本発明の一態様では、上述したように、トランジスタ107のオフ電流が著しく低い。トランジスタ107のオフ電流が低いと、容量素子120に蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し期間におけるセルアレイ300の動作について説明する。データの読み出し期間には、書き込み期間と同様に、ワード線WL1~WLyに順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ107のゲート電極に与えられると、当該トランジスタ107は全てオンになる。トランジスタ107がオンになると、データ線DLを介して容量素子120に蓄積された電荷が取り出される。そして、上記電荷量の違いをデータ線DLの電位から読み取ることにより、データを読み出すことができる。なお、各データ線DLの先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル105において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル105においてのみ、上記動作を行うようにしても良い。なお、本発明の一態様に係る信号処理回路が有する記憶装置は、図4、図6に示したメモリセル105の構成に限定されない。なお、本発明の一態様に係る信号処理回路が有する記憶装置は、先に書き込んだデータに上書きするように、別のデータを書き込むことが可能である。よって、従来のフラッシュメモリとは異なり、データの書き換えの際に、先に書き込んであるデータの消去を必要としない点が、メリットの一つである。また、一般的なフラッシュメモリの場合、電荷を蓄積するフローティングゲートが、絶縁膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用して電荷を蓄積させるためには、20V程度の高い電圧を記憶素子に印加する必要がある。また、データの書き込みに長い時間を要する。しかし、本発明の一態様に係る信号処理回路が有する記憶装置では、高純度化された酸化物半導体膜をトランジスタの活性層として用いたスイッチング素子により、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数V程度であり、消費電力を格段に小さく抑えることができる。また、データの書き込みをフラッシュメモリの場合よりも高速で行うことができる。また、一般的なフラッシュメモリを用いた信号処理回路では、フラッシュメモリの動作時に必要な電圧動作電圧が大きいので、通常、昇圧回路などを用いてフラッシュメモリに与える電圧を昇圧している。しかし、本発明の一態様に係る信号処理回路では、記憶装置の動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、信号処理回路内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ、その分、外部回路の機能拡張などを行い、信号処理回路の高機能化を実現することができる。また、記憶装置の動作電圧を小さく抑えられることで、動作電圧の大きさをカバーするための冗長な回路設計が不要となるため、信号処理回路に用いられている集積回路の集積度を高めることができ、信号処理回路を高機能化させることができる。また、本実施の形態では、2値のデジタルデータを扱う場合の駆動方法について説明したが、本発明の一態様に係る信号処理回路が有する記憶装置では、3値以上の多値のデータを扱うことも可能である。なお、3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて各値どうしの電荷量の差が小さくなるため、微少なオフ電流が存在するとデータの正確さを維持するのが難しく、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様に係る信号処理回路が有する記憶装置では、オフ電流が著しく低減されたトランジスタをスイッチング素子として用いるので、多値化に伴う保持期間の短縮化を抑えることができる。実施の形態2記憶装置の、駆動回路の具体的な構成の一例について説明する。図7に、記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図7に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図7に示す記憶装置800は、セルアレイ801と、駆動回路802とを有している。駆動回路802は、セルアレイ801から読み出されたデータを含む信号を生成する読み出し回路803と、第1ワード線または第2ワード線の電位を制御するワード線駆動回路804と、セルアレイ801において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路805とを有する。さらに、駆動回路802は、読み出し回路803、ワード線駆動回路804、データ線駆動回路805の動作を制御する制御回路806を有している。また、図7に示す記憶装置800では、ワード線駆動回路804が、デコーダ807と、レベルシフタ808と、バッファ809とを有している。データ線駆動回路805が、デコーダ810と、レベルシフタ811と、セレクタ812とを有している。なお、セルアレイ801、読み出し回路803、ワード線駆動回路804、データ線駆動回路805、制御回路806は、全て一の基板を用いて形成されていても良いし、いずれか1つ又は全てが互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して上記回路間の電気的な接続を確保することができる。この場合、駆動回路802の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置800に、セルアレイ801のアドレスAx、Ayを情報として含む信号ADが入力されると、制御回路806は、アドレスの列方向に関する情報Axをデータ線駆動回路805に送り、アドレスの行方向に関する情報Ayをワード線駆動回路804に送る。また、制御回路806は、記憶装置800に入力されたデータを含む信号DATAを、データ線駆動回路805に送る。セルアレイ801におけるデータの書き込み動作、読み出し動作の選択は、制御回路806に供給される信号REReadenable、信号WEWriteenableなどによって選択される。更に、セルアレイ801が複数存在する場合、制御回路806に、セルアレイ801を選択するための信号CEChipenableが入力されていても良い。この場合、信号RE、信号WEにより選択される動作が、信号CEにより選択されたセルアレイ801において実行される。セルアレイ801では、信号WEによって書き込み動作が選択されると、制御回路806からの指示に従って、ワード線駆動回路804が有するデコーダ807において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ808によって振幅が調整された後、バッファ809において波形が処理され、セルアレイ801に入力される。一方、データ線駆動回路805では、制御回路806からの指示に従って、デコーダ810において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ811によって振幅が調整された後、セレクタ812に入力される。セレクタ812では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、セルアレイ801では、信号REによって読み出し動作が選択されると、制御回路806からの指示に従って、ワード線駆動回路804が有するデコーダ807において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ808によって振幅が調整された後、バッファ809において波形が処理され、セルアレイ801に入力される。一方、読み出し回路803では、制御回路806からの指示に従って、デコーダ807により選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、読み出し回路の具体的な構成の一例について説明する。セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図8に、読み出し回路の一例を回路図で示す。図8に示す読み出し回路は、セルアレイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図8に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン電極または、ドレイン領域が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース電極が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図8では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、そのゲート電極に与えられる信号Sigの電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給を制御する。例えば、トランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、データを間接的に含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図8では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、本発明の信号処理回路の具体的な一形態について説明する。図9に、信号処理回路の構成をブロックで一例として示す。信号処理回路600は、制御装置601と、演算装置に相当するALUArithmeticlogicunit602と、データキャッシュ603と、命令キャッシュ604と、プログラムカウンタ605と、命令レジスタ606と、主記憶装置607と、レジスタファイル608とを有する。制御装置601は、入力された命令をデコードし、実行する機能を有する。ALU602は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ603は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ604は、制御装置601に送られる命令プログラムのうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ605は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ606は、次に実行する命令を記憶するレジスタである。主記憶装置607には、ALU602における演算処理に用いられるデータや、制御装置601において実行される命令が記憶されている。レジスタファイル608は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置607から読み出されたデータ、ALU602の演算処理の途中で得られたデータ、或いはALU602の演算処理の結果得られたデータ、などを記憶することができる。次いで、信号処理回路600の動作について説明する。制御装置601は、プログラムカウンタ605に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ604の対応するアドレスから命令を読み出し、命令レジスタ606に上記命令を記憶させる。命令キャッシュ604の対応するアドレスに、該当する命令が記憶されていない場合は、主記憶装置607の対応するアドレスにアクセスし、主記憶装置607から命令を読み出し、命令レジスタ606に記憶させる。この場合、上記命令を命令キャッシュ604にも記憶させておく。制御装置601は、命令レジスタ606に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってALU602の動作を制御するための各種信号を生成する。実行すべき命令が演算命令の場合は、レジスタファイル608に記憶されているデータを用いてALU602に演算処理を行わせ、その演算処理の結果をレジスタファイル608に格納する。実行すべき命令がロード命令の場合は、制御装置601は、まずデータキャッシュ603の対応するアドレスにアクセスし、該当するデータがデータキャッシュ603中にあるか否かを確認する。ある場合は、データキャッシュ603の対応するアドレスからレジスタファイル608に該当するデータをコピーする。ない場合は、上記データを主記憶装置607の対応するアドレスからデータキャッシュ603の対応するアドレスにコピーした後、データキャッシュ603の対応するアドレスからレジスタファイル608に上記データをコピーする。実行すべき命令がストア命令の場合は、レジスタファイル608のデータを、データキャッシュ603の対応するアドレスに記憶させる。このとき、制御装置601は、まずデータキャッシュ603の対応するアドレスにアクセスし、該当するデータがデータキャッシュ603中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタファイル608からデータキャッシュ603の対応するアドレスにコピーする。格納できない場合は、データキャッシュ603の一部領域に新たに対応するアドレスを割り振り、上記データをレジスタファイル608からデータキャッシュ603の対応するアドレスにコピーする。なお、データキャッシュ603にデータをコピーしたら直ちに、主記憶装置607にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ603にコピーした後、それらのデータをまとめて主記憶装置607にコピーする構成も可能である。そして、制御装置601は、命令の実行が終了すると、再度プログラムカウンタ605にアクセスし、命令レジスタ606から読み出した命令をデコード、実行するという上記動作を繰り返す。本発明の一態様では、データキャッシュ603と命令キャッシュ604に、上記実施の形態で示した記憶装置を用いることで、電源の供給を停止してもデータの消失を防ぐことができる。よって、信号処理回路600全体、もしくは信号処理回路600を構成する制御装置601、ALU602などの論理回路において、短い時間でも電源の供給を停止することができる。従って、信号処理回路600の消費電力を小さく抑えることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5緩衝記憶装置は、特定の情報量を格納するキャッシュラインを複数有している。そして、各キャッシュラインは、データフィールドと呼ばれるメモリ領域と、タグと呼ばれるメモリ領域と、バリッドビットと呼ばれるメモリ領域とを含む。データフィールドには、主記憶装置または演算装置から送られてくるデータである、キャッシュデータが記憶される。タグには、上記キャッシュデータに対応したアドレスのデータである番地データが記憶される。バリッドビットには、データフィールドに格納されているキャッシュデータが有効か無効かを示すデータである、バリッドデータが記憶される。図10に、緩衝記憶装置の構造を一例として示す。図10に示す緩衝記憶装置は、キャッシュライン0乃至キャッシュラインn-1の、n個のキャッシュラインを有している。各キャッシュラインは、タグ、バリッドビット、データフィールドを有している。例えば、信号処理回路への電源電圧の供給が長期間に渡って停止されていた場合、緩衝記憶装置が揮発性メモリで構成されているならば、キャッシュラインに格納されているデータは不定値になっている。このため、信号処理回路への電源電圧の供給が開始された後に、全てのキャッシュラインのバリッドビットを無効化する必要がある。しかし、バリッドビットを無効化する処理を行っている間は、制御装置や演算装置を待機させておく必要がある。そのため、電源電圧の供給が開始されてから、信号処理回路が実際に信号を処理するまで、時間を要する。本発明の一態様に係る信号処理回路では、記憶装置内の全てのメモリセルにおいて、データの書き込みを一括で行うことができる構成とする。すなわち、キャッシュラインごとに、バリッドビットのデータを書き込んでいく必要はなく、全てのキャッシュラインが有するバリッドビットのデータを一括で書き込むことができる。具体的には、メモリセルの全てのワード線WLまたは第1ワード線WLaの電位を一括で制御できる構成とすることで、スイッチング素子として機能するトランジスタを一括してオンにし、無効を意味するデジタル値のデータを全メモリセルに書き込む。また、スイッチング素子として機能するトランジスタが、活性層を間に挟んで存在する一対のゲート電極を有し、一方のゲート電極がワード線WLまたは第1ワード線WLaに接続されている場合、他方のゲート電極の電位を制御することで、一括で全メモリセルに無効を意味するデジタル値のデータを書き込むようにしても良い。よって、本発明の一態様に係る信号処理回路では、キャッシュラインごとにデータの書き込みを行わなくてはならない記憶装置を用いた一般的な信号処理回路に比べて、バリッドビットを無効化する処理に要する時間を短くすることができる。従って、電源電圧の供給が開始されてから、信号処理回路が実際に信号を処理するまでの起動時間を、短くすることができる。特に、緩衝記憶装置の大容量化に伴い、キャッシュラインの数が増大した場合、一般的な信号処理回路に比べて、発明の一態様に係る信号処理回路は、上述した起動時間を著しく短くすることができる。例えば、信号処理回路の命令セットに、緩衝記憶装置内の全てのバリッドビットの無効化を行う命令を用意する。当該命令を主記憶装置内の、制御装置が一番初めにアクセスするアドレスに格納する。また、緩衝記憶装置は、電源電圧の供給が開始された直後は待機状態となる構成とし、バリッドビットの無効化の処理が終了後、動作が開始する構成とする。具体的には、緩衝記憶装置の状態を示すレジスタを用意し、信号処理回路への電源電圧の供給が開始された直後は、緩衝記憶装置が待機状態であることを示すデータを、レジスタが有するようにすれば良い。制御装置は、信号処理回路への電源電圧の供給が開始されると、緩衝記憶装置が待機状態にあるので、主記憶装置にアクセスをする。制御装置は主記憶装置から、全てのバリッドビットを無効化する命令を読み込む。制御装置は、読み込んだ命令をデコードし、実行する。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、図2Cに示したメモリセル105において、トランジスタ107の活性層に酸化物半導体を用い、トランジスタ123の活性層にシリコンを用いる場合を例に挙げて、記憶装置の作製方法について説明する。ただし、トランジスタ123は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタ123は、シリコンウェハなどの単結晶半導体基板、SOI法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、酸化物半導体を用いていても良い。本実施の形態では、まず、図11Aに示すように、基板700上に絶縁膜701と、単結晶の半導体基板から分離された半導体膜702とを形成する。基板700として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。また、本実施の形態では、半導体膜702が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ123の作製方法について説明する。なお、具体的な単結晶の半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する各微小ボイドが膨張することで微小ボイドどうしが結合し、大きな体積を有するボイドが得られる。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形成することができる。半導体膜702には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜702に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜702に対しても行っても良い。なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法を組み合わせた結晶化法を用いても良い。次に、図11Bに示すように、半導体膜702上にゲート絶縁膜703を形成した後、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導体膜702の一部に添加することで、不純物領域704を形成する。ゲート絶縁膜703は、高密度プラズマ処理、熱処理などを行うことにより半導体膜702の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体膜の表面を酸化又は窒化することにより、1~20nm、望ましくは5~10nmの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素N2OをArで1~3倍流量比に希釈して、10Pa~30Paの圧力にて3kW~5kWのマイクロ波2.45GHz電力を印加して半導体膜702の表面を酸化若しくは窒化させる。この処理により1nm~10nm好ましくは2nm~6nmの絶縁膜を形成する。更に亜酸化窒素N2OとシランSiH4を導入し、10Pa~30Paの圧力にて3kW~5kWのマイクロ波2.45GHz電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜702を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。また、プラズマCVD法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜703を形成しても良い。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。ゲート絶縁膜703の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。次いで、マスク705を除去した後、図11Cに示すように、ゲート絶縁膜703の一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706を形成した後、ゲート電極707及び導電膜708を形成する。ゲート電極707及び導電膜708は、開口部706を覆うように導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、形成することができる。導電膜708は、開口部706において不純物領域704と接している。上記導電膜の形成にはCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。なお、本実施の形態ではゲート電極707及び導電膜708を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は積層された複数の導電膜で形成されていても良い。2つの導電膜の組み合わせとして、1層目に窒化タンタル又はタンタルを、2層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。3つ以上の導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。また、ゲート電極707及び導電膜708に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極707及び導電膜708を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また、ゲート電極707及び導電膜708は、導電膜を形成後、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング条件コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。次に、図11Dに示すように、ゲート電極707及び導電膜708をマスクとして一導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と重なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域709と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが、半導体膜702に形成される。本実施の形態では、半導体膜702にp型を付与する不純物元素例えばボロンを添加する場合を例に挙げる。なお、図14Aは、上述の工程が終了した時点での、メモリセルの上面図である。図14Aの破線A1-A2における断面図が、図11Dに相当する。次いで、図12Aに示すように、ゲート絶縁膜703、ゲート電極707、導電膜708を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712、絶縁膜713に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜712、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、絶縁膜712として酸化窒化珪素、絶縁膜713として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜708上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲート電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上の複数の絶縁膜を積層するように形成していても良い。次いで、図12Bに示すように、絶縁膜712及び絶縁膜713にCMP化学的機械研磨処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708の表面を露出させる。なお、後に形成されるトランジスタ107の特性を向上させるために、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、トランジスタ123を形成することができる。次いで、トランジスタ107の作製方法について説明する。まず、図12Cに示すように、絶縁膜712又は絶縁膜713上に酸化物半導体膜716を形成する。酸化物半導体膜716は、絶縁膜712及び絶縁膜713上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn-O系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]を有するターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上100未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。また、スパッタリング装置の処理室のリークレートを1×10-10Pam3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。また、ターゲットの純度を、99.99以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜713までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜720まで形成した基板700にも同様に行ってもよい。なお、酸化物半導体膜716を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO-07N関東化学社製を用いる。酸化物半導体膜716を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜716及び絶縁膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好ましい。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素水酸基を含むが多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減脱水化または脱水素化するために、酸化物半導体膜716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、酸化物半導体膜716に加熱処理を施す。酸化物半導体膜716に加熱処理を施すことで、酸化物半導体膜716中の水分又は水素を脱離させることができる。具体的には、250°C以上750°C以下、好ましくは400°C以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用いる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。以上の工程により、酸化物半導体膜716中の水素の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、c軸配向を有した結晶CAxisAlignedCrystal:CAACとも呼ぶを含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。CAACで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってCAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり例えば、150mm~200mm程度、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。具体的に、CAACは、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、CAACは、c軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。CAACは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、CAACでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子水素イオンを含むやアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。従って、CAACで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス-熱ストレスBTの付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。次いで、図13Aに示すように、ゲート電極707と接し、なおかつ酸化物半導体膜716とも接する導電膜719と、導電膜708と接し、なおかつ酸化物半導体膜716とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極又はドレイン電極として機能する。具体的に、導電膜719及び導電膜720は、ゲート電極707及び導電膜708を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、形成することができる。導電膜719及び導電膜720となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。また、導電膜719及び導電膜720となる導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下層にCu-Mg-Al合金、Mo-Ti合金、Ti、或いはMoで構成される導電膜、上層にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜720に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性を高めることができる。また、導電膜719及び導電膜720となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜716がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜716の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液アンモニア過水を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、31重量の過酸化水素水と、28重量のアンモニア水と水とを、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素Cl2、塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。また、酸化物半導体膜716と、ソース電極又はドレイン電極として機能する導電膜719及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにしても良い。ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。次いで、N2O、N2、又はArなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、図14Bは、上述の工程が終了した時点での、メモリセルの上面図である。図14Bの破線A1-A2における断面図が、図13Aに相当する。なお、プラズマ処理を行った後、図13Bに示すように、導電膜719及び導電膜720と、酸化物半導体膜716とを覆うように、ゲート絶縁膜721を形成する。そして、ゲート絶縁膜721上において、酸化物半導体膜716と重なる位置にゲート電極722を形成し、導電膜719と重なる位置に導電膜723を形成する。ゲート絶縁膜721は、ゲート絶縁膜703と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体膜716へ侵入し、又は水素が酸化物半導体膜716中の酸素を引き抜き、酸化物半導体膜716が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜716に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及び酸化物半導体膜716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜716内、ゲート絶縁膜721内、或いは、酸化物半導体膜716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜716に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜716に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜721を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、ゲート絶縁膜721を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施されることによって、酸化物半導体膜716に対して行った先の加熱処理により、酸化物半導体膜716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導体膜716に酸素が供与される。そして、酸化物半導体膜716に酸素が供与されることで、酸化物半導体膜716において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体膜716には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜716をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜716をi型に近づけることができる。また、酸素雰囲気下で酸化物半導体膜716に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜716中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜716に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体膜716に添加すれば良い。また、ゲート電極722及び導電膜723は、ゲート絶縁膜721上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料を用いて形成することが可能である。ゲート電極722及び導電膜723の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極722及び導電膜723を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。以上の工程により、トランジスタ107が形成される。なお、ゲート絶縁膜721を間に挟んで導電膜719と導電膜723とが重なる部分が、容量素子120に相当する。図14Cは、上述の工程が終了した時点での、メモリセルの上面図である。図14Cの破線A1-A2における断面図が、図13Bに相当する。また、トランジスタ107はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。なお、酸化物半導体膜716に接する絶縁膜本実施の形態においては、ゲート絶縁膜721が該当する。は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一又は複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。また、酸化物半導体膜716に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体膜716に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜716に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜716に接する絶縁膜として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi型に限りなく近くすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜716に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜716に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜716を挟む構成とすることで、上記効果をより高めることができる。また、酸化物半導体膜716の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がGa2OXX=3α、0<α<1の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa2OXX=3α、0<α<1の酸化ガリウムとし、他方を組成がAl2OXX=3α、0<α<1の酸化アルミニウムとしても良い。また、酸化物半導体膜716に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜716の上層に組成がGa2OXX=3α、0<α<1の酸化ガリウムを形成し、その上に組成がGaXAl2-XO3α0<X<2、0<α<1の酸化ガリウムアルミニウム酸化アルミニウムガリウムを形成してもよい。なお、酸化物半導体膜716の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜716の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。次に、図13Cに示すように、ゲート絶縁膜721、導電膜723、ゲート電極722を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁膜721、絶縁膜724に開口部725を形成し、導電膜720の一部を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と接する配線726を形成する。配線726は、PVD法や、CVD法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁膜724の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成した後に、開口部725に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは導電膜720との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁膜724に形成する開口部725は、導電膜708と重畳する領域に形成することが望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電膜708を用いずに、不純物領域704と導電膜720との接続と、導電膜720と配線726との接続とを重畳させる場合について説明する。この場合、不純物領域704上に形成された絶縁膜712、絶縁膜713に開口部下部の開口部と呼ぶを形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及び絶縁膜724において、下部の開口部と重畳する領域に開口部上部の開口部と呼ぶを形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電膜708を用いることにより、導電膜720を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、信号処理回路の集積度を高めることができる。次に、配線726を覆うように絶縁膜727を形成する。上述した一連の工程により、記憶装置を作製することができる。なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体膜716の後に形成されている。よって、図13Bに示すように、上記作製方法によって得られるトランジスタ107は、導電膜719及び導電膜720が、酸化物半導体膜716の上に形成されている。しかし、トランジスタ107は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜716の下、すなわち、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられていても良い。図15に、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられている場合の、メモリセルの断面図を示す。図15に示すトランジスタ107は、絶縁膜713を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体膜716の形成を行うことで、得ることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、実施の形態6とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。図16Aに示すトランジスタ901は、絶縁膜902上に形成された、活性層として機能する酸化物半導体膜903と、酸化物半導体膜903上に形成されたソース電極904及びドレイン電極905と、酸化物半導体膜903、ソース電極904及びドレイン電極905上のゲート絶縁膜906と、ゲート絶縁膜906上において酸化物半導体膜903と重なる位置に設けられたゲート電極907とを有する。図16Aに示すトランジスタ901は、ゲート電極907が酸化物半導体膜903の上に形成されているトップゲート型であり、なおかつ、ソース電極904及びドレイン電極905が酸化物半導体膜903の上に形成されているトップコンタクト型である。そして、トランジスタ901は、ソース電極904及びドレイン電極905と、ゲート電極907とが重なっていない。すなわち、ソース電極904及びドレイン電極905とゲート電極907との間には、ゲート絶縁膜906の膜厚よりも大きい間隔が設けられている。よって、トランジスタ901は、ソース電極904及びドレイン電極905とゲート電極907との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。また、酸化物半導体膜903は、ゲート電極907が形成された後に酸化物半導体膜903にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域908を有する。また、酸化物半導体膜903のうち、ゲート絶縁膜906を間に挟んでゲート電極907と重なる領域がチャネル形成領域909である。酸化物半導体膜903では、一対の高濃度領域908の間にチャネル形成領域909が設けられている。高濃度領域908を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの5族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域908中の窒素原子の濃度は、5×1019/cm3以上1×1022/cm3以下であることが望ましい。n型の導電性を付与するドーパントが添加されている高濃度領域908は、酸化物半導体膜903中の他の領域に比べて導電性が高くなる。よって、高濃度領域908を酸化物半導体膜903に設けることで、ソース電極904とドレイン電極905の間の抵抗を下げることができる。また、In-Ga-Zn系酸化物半導体を酸化物半導体膜903に用いた場合、窒素を添加した後、300°C以上600°C以下で1時間程度加熱処理を施すことにより、高濃度領域908中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域908中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域908の導電性を高め、ソース電極904とドレイン電極905の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極904とドレイン電極905の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域908中の窒素原子の濃度を、1×1020/cm3以上7atoms以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。また、酸化物半導体膜903は、CAACで構成されていても良い。酸化物半導体膜903がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体膜903の導電率を高めることができるので、ソース電極904とドレイン電極905の間の抵抗を下げることができる。そして、ソース電極904とドレイン電極905の間の抵抗を下げることで、トランジスタ901の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ901の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。図16Bに示すトランジスタ911は、絶縁膜912上に形成されたソース電極914及びドレイン電極915と、ソース電極914及びドレイン電極915上に形成された活性層として機能する酸化物半導体膜913と、酸化物半導体膜913、ソース電極914及びドレイン電極915上のゲート絶縁膜916と、ゲート絶縁膜916上において酸化物半導体膜913と重なる位置に設けられたゲート電極917とを有する。図16Bに示すトランジスタ911は、ゲート電極917が酸化物半導体膜913の上に形成されているトップゲート型であり、なおかつ、ソース電極914及びドレイン電極915が酸化物半導体膜913の下に形成されているボトムコンタクト型である。そして、トランジスタ911は、トランジスタ901と同様に、ソース電極914及びドレイン電極915と、ゲート電極917とが重なっていないので、ソース電極914及びドレイン電極915とゲート電極917との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。また、酸化物半導体膜913は、ゲート電極917が形成された後に酸化物半導体膜913にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域918を有する。また、酸化物半導体膜913のうち、ゲート絶縁膜916を間に挟んでゲート電極917と重なる領域がチャネル形成領域919である。酸化物半導体膜913では、一対の高濃度領域918の間にチャネル形成領域919が設けられている。高濃度領域918は、上述した、トランジスタ901が有する高濃度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域918を形成するためのドーパントの種類については、高濃度領域908の場合を参照することができる。例えば、窒素をドーパントとして用いた場合、高濃度領域918中の窒素原子の濃度は、5×1019/cm3以上1×1022/cm3以下であることが望ましい。n型の導電性を付与するドーパントが添加されている高濃度領域918は、酸化物半導体膜913中の他の領域に比べて導電性が高くなる。よって、高濃度領域918を酸化物半導体膜913に設けることで、ソース電極914とドレイン電極915の間の抵抗を下げることができる。また、In-Ga-Zn系酸化物半導体を酸化物半導体膜913に用いた場合、窒素を添加した後、300°C以上600°C以下程度で加熱処理を施すことにより、高濃度領域918中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域918中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域918の導電性を高め、ソース電極914とドレイン電極915の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極914とドレイン電極915の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域918中の窒素原子の濃度を、1×1020/cm3以上7atoms以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。また、酸化物半導体膜913は、CAACで構成されていても良い。酸化物半導体膜913がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体膜913の導電率を高めることができるので、ソース電極914とドレイン電極915の間の抵抗を下げることができる。そして、ソース電極914とドレイン電極915の間の抵抗を下げることで、トランジスタ911の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ911の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。図16Cに示すトランジスタ921は、絶縁膜922上に形成された、活性層として機能する酸化物半導体膜923と、酸化物半導体膜923上に形成されたソース電極924及びドレイン電極925と、酸化物半導体膜923、ソース電極924及びドレイン電極925上のゲート絶縁膜926と、ゲート絶縁膜926上において酸化物半導体膜923と重なる位置に設けられたゲート電極927とを有する。さらに、トランジスタ921は、ゲート電極927の側部に設けられた、絶縁膜で形成されたサイドウォール930を有する。図16Cに示すトランジスタ921は、ゲート電極927が酸化物半導体膜923の上に形成されているトップゲート型であり、なおかつ、ソース電極924及びドレイン電極925が酸化物半導体膜923の上に形成されているトップコンタクト型である。そして、トランジスタ921は、トランジスタ901と同様に、ソース電極924及びドレイン電極925と、ゲート電極927とが重なっていないので、ソース電極924及びドレイン電極925とゲート電極927との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。また、酸化物半導体膜923は、ゲート電極927が形成された後に酸化物半導体膜923にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域928と、一対の低濃度領域929とを有する。また、酸化物半導体膜923のうち、ゲート絶縁膜926を間に挟んでゲート電極927と重なる領域がチャネル形成領域931である。酸化物半導体膜923では、一対の高濃度領域928の間に一対の低濃度領域929が設けられ、一対の低濃度領域929の間にチャネル形成領域931が設けられている。そして、一対の低濃度領域929は、酸化物半導体膜923中の、ゲート絶縁膜926を間に挟んでサイドウォール930と重なる領域に設けられている。高濃度領域928及び低濃度領域929は、上述した、トランジスタ901が有する高濃度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域928を形成するためのドーパントの種類については、高濃度領域908の場合を参照することができる。例えば、窒素をドーパントとして用いた場合、高濃度領域928中の窒素原子の濃度は、5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域929中の窒素原子の濃度は、5×1018/cm3以上5×1019/cm3未満であることが望ましい。n型の導電性を付与するドーパントが添加されている高濃度領域928は、酸化物半導体膜923中の他の領域に比べて導電性が高くなる。よって、高濃度領域928を酸化物半導体膜923に設けることで、ソース電極924とドレイン電極925の間の抵抗を下げることができる。また、低濃度領域929をチャネル形成領域931と高濃度領域928の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。また、In-Ga-Zn系酸化物半導体を酸化物半導体膜923に用いた場合、窒素を添加した後、300°C以上600°C以下程度で加熱処理を施すことにより、高濃度領域928中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域929も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域928中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域928の導電性を高め、ソース電極924とドレイン電極925の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極924とドレイン電極925の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域928中の窒素原子の濃度を、1×1020/cm3以上7atoms以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。また、酸化物半導体膜923は、CAACで構成されていても良い。酸化物半導体膜923がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体膜923の導電率を高めることができるので、ソース電極924とドレイン電極925の間の抵抗を下げることができる。そして、ソース電極924とドレイン電極925の間の抵抗を下げることで、トランジスタ921の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ921の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。図16Dに示すトランジスタ941は、絶縁膜942上に形成されたソース電極944及びドレイン電極945と、ソース電極944及びドレイン電極945上に形成された活性層として機能する酸化物半導体膜943と、酸化物半導体膜943、ソース電極944及びドレイン電極945上のゲート絶縁膜946と、ゲート絶縁膜946上において酸化物半導体膜943と重なる位置に設けられたゲート電極947とを有する。さらに、トランジスタ941は、ゲート電極947の側部に設けられた、絶縁膜で形成されたサイドウォール950を有する。図16Dに示すトランジスタ941は、ゲート電極947が酸化物半導体膜943の上に形成されているトップゲート型であり、なおかつ、ソース電極944及びドレイン電極945が酸化物半導体膜943の下に形成されているボトムコンタクト型である。そして、トランジスタ941は、トランジスタ901と同様に、ソース電極944及びドレイン電極945と、ゲート電極947とが重なっていないので、ソース電極944及びドレイン電極945とゲート電極947との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。また、酸化物半導体膜943は、ゲート電極947が形成された後に酸化物半導体膜943にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域948と、一対の低濃度領域949とを有する。また、酸化物半導体膜943のうち、ゲート絶縁膜946を間に挟んでゲート電極947と重なる領域がチャネル形成領域951である。酸化物半導体膜943では、一対の高濃度領域948の間に一対の低濃度領域949が設けられ、一対の低濃度領域949の間にチャネル形成領域951が設けられている。そして、一対の低濃度領域949は、酸化物半導体膜943中の、ゲート絶縁膜946を間に挟んでサイドウォール950と重なる領域に設けられている。高濃度領域948及び低濃度領域949は、上述した、トランジスタ901が有する高濃度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域948を形成するためのドーパントの種類については、高濃度領域908の場合を参照することができる。例えば、窒素をドーパントとして用いた場合、高濃度領域948中の窒素原子の濃度は、5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域949中の窒素原子の濃度は、5×1018/cm3以上5×1019/cm3未満であることが望ましい。n型の導電性を付与するドーパントが添加されている高濃度領域948は、酸化物半導体膜943中の他の領域に比べて導電性が高くなる。よって、高濃度領域948を酸化物半導体膜943に設けることで、ソース電極944とドレイン電極945の間の抵抗を下げることができる。また、低濃度領域949をチャネル形成領域951と高濃度領域948の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。また、In-Ga-Zn系酸化物半導体を酸化物半導体膜943に用いた場合、窒素を添加した後、300°C以上600°C以下程度で加熱処理を施すことにより、高濃度領域948中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域949も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域948中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域948の導電性を高め、ソース電極944とドレイン電極945の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極944とドレイン電極945の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域948中の窒素原子の濃度を、1×1020/cm3以上7atoms以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。また、酸化物半導体膜943は、CAACで構成されていても良い。酸化物半導体膜943がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体膜943の導電率を高めることができるので、ソース電極944とドレイン電極945の間の抵抗を下げることができる。そして、ソース電極944とドレイン電極945の間の抵抗を下げることで、トランジスタ941の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ941の微細化により、メモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplication,IEDMTech.Dig.,p.504,2010.。しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態8本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。一般的な携帯用の電子機器においては、画像データを一時的に記憶する場合などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由として、フラッシュメモリなどに比べて書き込みや読み出しなどの応答速度が速く、画像データの処理を行う際に用いるのに適しているからである。一方で、画像データを一時的に記憶するのにSRAMまたはDRAMを用いた場合、以下の欠点がある。通常のSRAMは、図18Aに示すように1つのメモリセルがトランジスタ401~トランジスタ406の6個のトランジスタで構成されており、それをXデコーダ407、Yデコーダ408にて駆動している。そして、トランジスタ403とトランジスタ405とで構成されるインバータと、トランジスタ404とトランジスタ406とで構成されるインバータとを有している。SRAMは応答速度が速いという利点があるが、1つのメモリセルが6つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときに、SRAMのメモリセルの面積は、通常100F2~150F2である。このためSRAMはビットあたりの単価が、各種の半導体記憶装置の中で最も高い。それに対して、DRAMはメモリセルが図18Bに示されるようにトランジスタ411、容量素子412によって構成され、それをXデコーダ413、Yデコーダ414にて駆動している。1つのセルが1つのトランジスタと1つの容量素子で構成されており、メモリセルの面積が小さい。DRAMのメモリセルの面積は通常10F2以下である。しかし、DRAMは常にリフレッシュが必要であり、書き換えを行わない場合でも消費電力が発生する。本発明の一態様に係る信号処理回路に用いられている記憶装置は、メモリセルの面積が10F2前後であり、且つ頻繁なリフレッシュは不要である。そして、上記記憶装置は、一般的なSRAMやDRAMとは異なり、メモリセルの面積縮小化と、消費電力低減という2つの課題を解決することができる。図19は、携帯電話のブロック図である。図19に示す携帯電話はRF回路421、アナログベースバンド回路422、デジタルベースバンド回路423、バッテリー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ430、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タッチセンサ439、音声回路437、キーボード438などより構成されている。ディスプレイ433は表示部434、ソースドライバ435、ゲートドライバ436によって構成されている。アプリケーションプロセッサ426はCPU427、DSP428、インターフェースIF429を有している。一般的にメモリ回路432はSRAMまたはDRAMで構成されているが、メモリ回路432に上記実施の形態で示した記憶装置を採用することによって、1ビットあたりの単価と消費電力を低減することが可能になる。図20に、メモリ回路432の構成をブロック図で示す。メモリ回路432は、記憶装置442、記憶装置443、スイッチ444、スイッチ445、及びメモリコントローラ441を有している。まず、ある画像データが、携帯電話において受信されるか、またはアプリケーションプロセッサ426によって形成される。この画像データは、スイッチ444を介して記憶装置442に記憶される。そして、スイッチ444を介して出力された画像データは、ディスプレイコントローラ431を介してディスプレイ433に送られる。ディスプレイ433が、画像データを用いて画像の表示を行う。静止画のように、表示される画像に変更がなければ、通常30Hz~60Hz程度の周期で、記憶装置442から読み出された画像データが、スイッチ445を介して、ディスプレイコントローラ431に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ426は、新たな画像データを形成し、その画像データはスイッチ444を介して記憶装置443に記憶される。この新たな画像データの記憶装置443への記憶が行われている間にも、記憶装置442からスイッチ445を介して定期的に画像データが読み出される。記憶装置443への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置443に記憶された新しい画像データが読み出され、スイッチ445、ディスプレイコントローラ431を介して、ディスプレイ433に上記画像データが送られる。ディスプレイ433では、送られてきた新しい画像データを用いて、画像の表示を行う。この画像データの読み出しは、さらに次の新しい画像データが記憶装置442に記憶されるまで、継続される。このように、記憶装置442、記憶装置443が交互に画像データの書き込みと読み出しを行い、ディスプレイ433は画像の表示を行う。記憶装置442、記憶装置443はそれぞれ別の記憶装置には限定されず、1つの記憶装置が有するメモリ領域を、分割して使用してもよい。図21は電子書籍のブロック図である。図21の電子書籍はバッテリー451、電源回路452、マイクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード456、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコントローラ460によって構成される。マイクロプロセッサ453はCPU467、DSP468、インターフェースIF469を有している。本発明の一態様に係る信号処理回路は、メモリ回路457に、上記実施の形態に記載した記憶装置を用いることができる。例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路457は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ454に上記データをコピーしておいても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態9本実施の形態では、記憶装置の構造の一形態について説明する。図22及び図23は、記憶装置の断面図である。図22及び図23に示す記憶装置は上部に、多層に形成された複数のメモリセルを有し、下部に論理回路3004を有する。複数のメモリセルのうち、メモリセル3170aと、メモリセル3170bを代表で示す。なお、メモリセル3170aに含まれるトランジスタ3171aを代表で示す。メモリセル3170bに含まれるトランジスタ3171bを代表で示す。トランジスタ3171a及びトランジスタ3171bは、酸化物半導体膜にチャネル形成領域を有する。酸化物半導体膜にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。トランジスタ3171aのソース電極及びドレイン電極と同じ層に形成された電極3501aは、電極3502aによって、電極3003aと電気的に接続されている。トランジスタ3171bのソース電極及びドレイン電極と同じ層に形成された電極3501cは、電極3502cによって、電極3003cと電気的に接続されている。また、論理回路3004は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ3001を有する。トランジスタ3001は、半導体材料例えば、シリコンなどを含む基板3000に素子分離絶縁膜3106を設け、素子分離絶縁膜3106に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ3001は、絶縁表面上に形成されたシリコン膜等の半導体膜や、SOI基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ3001の構成については、公知の構成を用いることが可能であるため、説明は省略する。トランジスタ3171aと、トランジスタ3001との間には、配線3100a及び配線3100bが形成されている。配線3100aとトランジスタ3001との間には、絶縁膜3140aが設けられ、配線3100aと配線3100bとの間には、絶縁膜3141aが設けられ、配線3100bとトランジスタ3171aとの間には、絶縁膜3142aが設けられている。同様に、トランジスタ3171bと、トランジスタ3171aとの間には、配線3100c及び配線3100dが形成されている。配線3100cとトランジスタ3171aとの間には、絶縁膜3140bが設けられ、配線3100cと配線3100dとの間には、絶縁膜3141bが設けられ、配線3100dとトランジスタ3171bとの間には、絶縁膜3142bが設けられている。絶縁膜3140a、絶縁膜3141a、絶縁膜3142a、絶縁膜3140b、絶縁膜3141b、絶縁膜3142bは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。配線3100a、配線3100b、配線3100c、配線3100dによって、メモリセル間の電気的接続や、論理回路3004とメモリセルとの電気的接続等を行うことができる。論理回路3004に含まれる電極3303は、上部に設けられた回路と電気的に接続することができる。例えば、図22に示すように、電極3505によって電極3303は配線3100aと電気的に接続することができる。配線3100aは、電極3503aによって電極3501bと電気的に接続することができる。こうして、配線3100a及び電極3303を、トランジスタ3171aのソースまたはドレインと電気的に接続することができる。また、電極3501bは、電極3502bによって、電極3003bと電気的に接続することができる。電極3003bは、電極3503bによって配線3100cと電気的に接続することができる。図22では、電極3303とトランジスタ3171aとの電気的接続は、配線3100aを介して行われる例を示したがこれに限定されない。電極3303とトランジスタ3171aとの電気的接続は、配線3100bを介して行われてもよいし、配線3100aと配線3100bの両方を介して行われてもよい。また、図23に示すように、電極3303とトランジスタ3171aとの電気的接続は、配線3100aも配線3100bも介さず行われてもよい。図23では、電極3303は、電極3503によって、電極3003bと電気的に接続されている。電極3003bは、トランジスタ3171aのソースまたはドレインと電気的に接続される。こうして、電極3303とトランジスタ3171aとの電気的接続をとることができる。なお、図22及び図23では、2つのメモリセルメモリセル3170aと、メモリセル3170bが積層された構成を例として示したが、積層するメモリセルの数はこれに限定されない。また、図22及び図23では、トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間には、配線3100aが形成された配線層と、配線3100bが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ3171aが形成された層と、トランジスタ3001が形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。また、図22及び図23では、トランジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間には、配線3100cが形成された配線層と、配線3100dが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ3171bが形成された層と、トランジスタ3171aが形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図17に示す。図17Aは電子書籍であり、筐体7001、表示部7002等を有する。本発明の一態様に係る信号処理回路は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。図17Bは表示装置であり、筐体7011、表示部7012、支持台7013等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図17Cは表示装置であり、筐体7021、表示部7022等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図17Cに示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。図17Dは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る信号処理回路は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図17Dに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図17Eは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る信号処理回路は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯電話を提供することができる。図17Fは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図17Fに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る信号処理回路は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。"