"入出力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、出力バッファトランジスタとして動作する第1のPチャネルトランジスタと、第1の制御信号に応じて上記第1のPチャネルトランジスタを制御する第1のドライブ回路と、上記第1のドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備えた、半導体集積回路の出力バッファ回路であって、上記第1のPチャネルトランジスタは、上記入出力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記第1のドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする出力バッファ回路。上記出力バッファ回路は、第1のNチャネルトランジスタをさらに備え、上記第1のNチャネルトランジスタは、上記第1の制御信号の信号線に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする請求項1記載の出力バッファ回路。上記出力バッファ回路は、出力バッファトランジスタとして動作する第2のNチャネルトランジスタと、第3のNチャネルトランジスタと、第2の制御信号に応じて上記第2のNチャネルトランジスタを制御する第2のドライブ回路とをさらに備え、上記第2のNチャネルトランジスタは、上記入出力端子に接続されたドレインと、接地されたソース及びバックゲートと、上記第2のドライブ回路に接続されたゲートとを有し、上記第3のNチャネルトランジスタは、上記第2のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする請求項1又は2記載の出力バッファ回路。上記第1のドライブ回路はインバータであることを特徴とする請求項1~3のうちのいずれか1つに記載の出力バッファ回路。上記第1の制御信号は一対の信号を含み、上記第1のドライブ回路はNAND回路であることを特徴とする請求項1~3のうちのいずれか1つに記載の出力バッファ回路。上記第1の制御信号は一対の信号を含み、上記第1のドライブ回路はNOR回路であることを特徴とする請求項1~3のうちのいずれか1つに記載の出力バッファ回路。上記インバータ回路は、上記第2の電源の電位が入力される端子に接続された第4のNチャネルトランジスタを備え、上記第4のNチャネルトランジスタは、上記第2の電源の電位が入力される端子に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする請求項1~6のうちのいずれか1つに記載の出力バッファ回路。上記インバータ回路は上記出力バッファ回路の外部に設けられたことを特徴とする請求項1~7のうちのいずれか1つに記載の出力バッファ回路。上記インバータ回路は、複数の出力バッファ回路によって共用されることを特徴とする請求項8記載の出力バッファ回路。請求項1~9のうちのいずれか1つに記載の出力バッファ回路を備えたことを特徴とする半導体集積回路。上記第1の電源は、上記半導体集積回路の外部、内部、又は外部及び内部の組み合わせで設けられることを特徴とする請求項10記載の半導体集積回路。プルアップ回路を含む半導体集積回路において、上記プルアップ回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、プルアップトランジスタとして動作する第1のPチャネルトランジスタと、上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする半導体集積回路。上記半導体集積回路は、第1のNチャネルトランジスタをさらに備え、上記第1のNチャネルトランジスタは、上記ドライブ回路に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有し、上記ドライブ回路は、上記反転信号がローレベルであるときローレベルになり、上記反転信号がハイレベルであるときハイレベルになることを特徴とする請求項12記載の半導体集積回路。プルダウン回路を含む半導体集積回路において、上記プルダウン回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、プルダウントランジスタとして動作する第1のNチャネルトランジスタと、第2のNチャネルトランジスタとを備え、上記第1のNチャネルトランジスタは、上記入力端子に接続されたドレインと、接地されたソース及びバックゲートと、上記第2の電源に接続されたゲートとを有し、上記第2のNチャネルトランジスタは、上記第1のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする半導体集積回路。静電気放電保護回路を含む半導体集積回路において、上記静電気放電保護回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、静電気放電保護トランジスタとして動作する第1のPチャネルトランジスタと、上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする半導体集積回路。入力端子と、第1のPチャネルトランジスタを有する第1のスイッチ回路と、第1のNチャネルトランジスタを有する第2のスイッチ回路とを含む半導体集積回路において、上記第1のスイッチ回路は、上記第1のPチャネルトランジスタと、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、制御信号に応じて上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、データ号が入力されるソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力され、上記第2のスイッチ回路は、上記第1のNチャネルトランジスタと、第2のNチャネルトランジスタとをさらに備え、上記第1のNチャネルトランジスタは、上記入出力端子に接続されたドレインと、上記データ信号が入力されるソースと、接地されたバックゲートと、上記制御信号が入力されるゲートとを有し、上記第2のNチャネルトランジスタは、上記第1のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする半導体集積回路。なお、図4の回路において、電源VDD1がオンである通常状態では、トランジスタP1A1のオン/オフは、NAND回路NAND1Aの出力信号により制御されるが、NAND回路NAND1Aの出力信号は、前述した電流の流れ込みを防止するためのトランジスタN1,P2を介してトランジスタP1A1に送られる。このため、図4の回路では、NAND回路NAND1Aの出力信号の遅延が大きくなり、高速動作に適さない。また、トランジスタP1,P2,P3は入出力端子E1Aに直接接続されるので、静電気放電ESDに対する保護を考慮したトランジスタを採用する必要があり、トランジスタのサイズが増大してしまう。本発明の目的は、以上の問題点を解決し、半導体集積回路の出力バッファ回路において電流の流れ込みを防止しながら、動作を高速化し、さらに回路規模を削減することにある。本発明の目的はさらに、そのような半導体集積回路を提供することにある。本発明の第1の態様に係る出力バッファ回路によれば、入出力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、出力バッファトランジスタとして動作する第1のPチャネルトランジスタと、第1の制御信号に応じて上記第1のPチャネルトランジスタを制御する第1のドライブ回路と、上記第1のドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備えた、半導体集積回路の出力バッファ回路であって、上記第1のPチャネルトランジスタは、上記入出力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記第1のドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする。上記出力バッファ回路は、第1のNチャネルトランジスタをさらに備え、上記第1のNチャネルトランジスタは、上記第1の制御信号の信号線に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする。上記出力バッファ回路は、出力バッファトランジスタとして動作する第2のNチャネルトランジスタと、第3のNチャネルトランジスタと、第2の制御信号に応じて上記第2のNチャネルトランジスタを制御する第2のドライブ回路とをさらに備え、上記第2のNチャネルトランジスタは、上記入出力端子に接続されたドレインと、接地されたソース及びバックゲートと、上記第2のドライブ回路に接続されたゲートとを有し、上記第3のNチャネルトランジスタは、上記第2のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする。上記出力バッファ回路において、上記第1のドライブ回路はインバータであることを特徴とする。上記出力バッファ回路において、上記第1の制御信号は一対の信号を含み、上記第1のドライブ回路はNAND回路であることを特徴とする。上記出力バッファ回路において、上記第1の制御信号は一対の信号を含み、上記第1のドライブ回路はNOR回路であることを特徴とする。上記出力バッファ回路において、上記インバータ回路は、上記第2の電源の電位が入力される端子に接続された第4のNチャネルトランジスタを備え、上記第4のNチャネルトランジスタは、上記第2の電源の電位が入力される端子に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする。上記出力バッファ回路において、上記インバータ回路は上記出力バッファ回路の外部に設けられたことを特徴とする。上記出力バッファ回路において、上記インバータ回路は、複数の出力バッファ回路によって共用されることを特徴とする。本発明の第2の態様に係る半導体集積回路によれば、本発明の第1の態様に係る出力バッファ回路を備えたことを特徴とする。上記半導体集積回路において、上記第1の電源は、上記半導体集積回路の外部、内部、又は外部及び内部の組み合わせで設けられることを特徴とする。本発明の第3の態様に係る半導体集積回路によれば、プルアップ回路を含む半導体集積回路において、上記プルアップ回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、プルアップトランジスタとして動作する第1のPチャネルトランジスタと、上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする。上記半導体集積回路は、第1のNチャネルトランジスタをさらに備え、上記第1のNチャネルトランジスタは、上記ドライブ回路に接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有し、上記ドライブ回路は、上記反転信号がローレベルであるときローレベルになり、上記反転信号がハイレベルであるときハイレベルになることを特徴とする。本発明の第4の態様に係る半導体集積回路によれば、プルダウン回路を含む半導体集積回路において、上記プルダウン回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、プルダウントランジスタとして動作する第1のNチャネルトランジスタと、第2のNチャネルトランジスタとを備え、上記第1のNチャネルトランジスタは、上記入力端子に接続されたドレインと、接地されたソース及びバックゲートと、上記第2の電源に接続されたゲートとを有し、上記第2のNチャネルトランジスタは、上記第1のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする。本発明の第5の態様に係る半導体集積回路によれば、静電気放電保護回路を含む半導体集積回路において、上記静電気放電保護回路は、入力端子と、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、静電気放電保護トランジスタとして動作する第1のPチャネルトランジスタと、上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、上記第2の電源に接続されたソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力されることを特徴とする。本発明の第6の態様に係る半導体集積回路によれば、入力端子と、第1のPチャネルトランジスタを有する第1のスイッチ回路と、第1のNチャネルトランジスタを有する第2のスイッチ回路とを含む半導体集積回路において、上記第1のスイッチ回路は、上記第1のPチャネルトランジスタと、常時オンの第1の電源と、オン/オフ制御される第2の電源と、上記第2の電源の電位を反転した反転信号を出力するインバータ回路と、制御信号に応じて上記第1のPチャネルトランジスタを制御するドライブ回路と、上記ドライブ回路に上記第1又は第2の電源の電源電位を供給する第2及び第3のPチャネルトランジスタとを備え、上記第1のPチャネルトランジスタは、上記入力端子に接続されたドレインと、データ信号が入力されるソースと、上記第1の電源に接続されたバックゲートと、上記ドライブ回路に接続されたゲートとを有し、上記第2及び第3のPチャネルトランジスタのバックゲート及び上記第2のPチャネルトランジスタのソースは上記第1の電源に接続され、上記第2のPチャネルトランジスタのゲート及び上記第3のPチャネルトランジスタのソースは上記第2の電源に接続され、上記第3のPチャネルトランジスタのゲートには上記反転信号が入力され、上記第2のスイッチ回路は、上記第1のNチャネルトランジスタと、第2のNチャネルトランジスタとをさらに備え、上記第1のNチャネルトランジスタは、上記入出力端子に接続されたドレインと、上記データ信号が入力されるソースと、接地されたバックゲートと、上記制御信号が入力されるゲートとを有し、上記第2のNチャネルトランジスタは、上記第1のNチャネルトランジスタのゲートに接続されたドレインと、接地されたソース及びバックゲートと、上記反転信号が入力されるゲートとを有することを特徴とする。本発明によれば、半導体集積回路の出力バッファ回路において電流の流れ込みを防止しながら、動作を高速化することができる。また、静電気放電保護を考慮したトランジスタを必要とせず、トランジスタのサイズを大きくする必要もないので、回路規模を削減することができる。また、本発明によれば、Pチャネルの出力バッファ回路に加えて、遮断回路及びNチャネルの出力バッファ回路を設けることにより、より安定した動作を保証することができる。また、本発明によれば、インバータ回路を構成するトランジスタのゲートにさらに、反転出力に従って動作するトランジスタを設けることで、より安定した動作を保証することができる。また、本発明によれば、複数の回路のための共通のインバータ回路を設けることにより、回路規模を削減することができる。また、本発明によれば、集積回路の外部の電源及び/又は内部の電源を任意に用いることができ、電源端子の個数を減少させたり、電源線の配線の自由度を向上させたりすることができる。また、本発明によれば、プルアップ回路、プルダウン回路、静電気放電保護回路、スイッチ回路のいずれかを含む半導体集積回路において、電流の流れ込みを防止しながら、動作を高速化することができる。また、静電気放電保護を考慮したトランジスタを必要とせず、トランジスタのサイズを大きくする必要もないので、回路規模を削減することができる。以下、図面を参照し、本発明の各実施形態について説明する。各図面にわたって、同じ参照符号は同様の構成要素を示す。図5は、本発明の第1の実施形態に係る出力バッファ回路の構成を示す回路図である。本実施形態の出力バッファ回路は、図3の集積回路IC1においてトランジスタP1A1及びNAND1Aに代えて設けられる、図5のPチャネル出力バッファ回路11として構成されることを特徴とする。Pチャネル出力バッファ回路11には、制御信号P1A1CTLが入力される。好ましくは、Pチャネル出力バッファ回路11に入力される制御信号P1A1CTLを遮断する遮断回路21がさらに設けられる。また、好ましくは、図3の集積回路IC1のトランジスタN1A1及びNOR1Aに代えて、図5のNチャネルドライブ回路61及びNチャネル出力バッファ回路31がさらに設けられる。Nチャネルドライブ回路61には、制御信号N1A1CTLが入力される。Pチャネル出力バッファ回路11の詳細構成について説明する。Pチャネル出力バッファ回路11は、常時オンの電源VDDと、オン/オフ制御される電源VDD1とを有する。オン/オフ制御される電源VDD1の電位は、インバータ回路41によって反転されて反転信号INVOUTとして出力される。インバータ回路41は、PチャネルのトランジスタPP1及びNチャネルのトランジスタNN1を備え、各トランジスタPP1,NN1のゲートはオン/オフ制御される電源VDD1に接続され、トランジスタPP1のソース及びバックゲートは常時オンの電源VDDに接続されてインバータ回路41のための電源電位の供給を受け、トランジスタNN1のソース及びバックゲートは接地され、各トランジスタPP1,NN1のドレインは互いに接続されて反転信号INVOUTを出力する。出力バッファトランジスタとして動作するPチャネルのトランジスタP1A1において、そのドレインは入出力端子E1Aに接続され、そのソースはオン/オフ制御される電源VDD1に接続され、そのバックゲートは常時オンの電源VDDに接続され、そのゲートはPチャネルドライブ回路51に接続される。Pチャネルドライブ回路51は、制御信号P1A1CTLを受けてトランジスタP1A1のオン/オフを制御する。Pチャネルドライブ回路51は、2個のPチャネルのトランジスタPP2,PP3を介して常時オンの電源VDD及びオン/オフ制御される電源VDD1に接続されて、Pチャネルドライブ回路51のための電源電位の供給を受ける。Pチャネルドライブ回路51はさらに、常時オンの電源VDDに直接接続される。各トランジスタPP2,PP3のバックゲート及びトランジスタPP2のソースは常時オンの電源VDDに接続され、トランジスタPP2のゲート及びトランジスタPP3のソースはオン/オフ制御される電源VDD1に接続され、トランジスタPP3のゲートには反転信号INVOUTが入力される。各トランジスタPP2,PP3のドレインは互いに接続されて、常時オンの電源VDD又はオン/オフ制御される電源VDD1からの電位をPチャネルドライブ回路51に供給する。遮断回路21の詳細構成について説明する。遮断回路21はNチャネルのトランジスタNN2を備え、そのドレインは制御信号P1A1CTLが通る信号線に接続され、そのソース及びバックゲートは接地され、そのゲートには反転信号INVOUTが入力される。遮断回路21すなわちトランジスタNN2は、反転信号INVOUTがローレベルであるときすなわち電源VDD1がオンであるときオフになり、制御信号P1A1CTLをそのままPチャネル出力バッファ回路11に送る一方、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときオンになり、制御信号P1A1CTLを確実にローレベルにする。Nチャネル出力バッファ回路31の詳細構成について説明する。出力バッファトランジスタとして動作するNチャネルのトランジスタN1A1において、そのドレインは入出力端子E1Aに接続され、そのソース及びバックゲートは接地され、そのゲートはNチャネルドライブ回路61に接続される。Nチャネルドライブ回路61は、オン/オフ制御される電源VDD1により動作し、制御信号N1A1CTLを受けてトランジスタN1A1のオン/オフを制御する。Nチャネル出力バッファ回路31はさらに、NチャネルのトランジスタNN3を備え、そのドレインはトランジスタN1A1のゲートに接続され、そのソース及びバックゲートは接地され、そのゲートには反転信号INVOUTが入力される。トランジスタNN3は、反転信号INVOUTがローレベルであるときすなわち電源VDD1がオンであるときオフになり、Nチャネルドライブ回路61の出力信号をそのままトランジスタN1A1に送る一方、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときオンになり、Nチャネルドライブ回路61の出力信号を確実にローレベルにする。集積回路IC1において、図5に示した回路以外の部分、特に制御信号P1A1CTLを生成する回路もまた、オン/オフ制御される電源VDD1により動作する。図6は、図5の遮断回路21及びPチャネルドライブ回路51の第1の実施例の構成を示す回路図である。図6のPチャネルドライブ回路51はPチャネルのトランジスタPP11及びNチャネルのトランジスタNN11を備え、インバータ回路として構成される。トランジスタPP11のバックゲートは常時オンの電源VDDに接続される。また、図6のPチャネルドライブ回路51は、前述のように、2個のPチャネルのトランジスタPP2,PP3を介して電源電位の供給を受ける。図7は、図5の遮断回路21及びPチャネルドライブ回路51の第2の実施例の構成を示す回路図である。図7の遮断回路21及びPチャネルドライブ回路51には一対の制御信号P1A1CTL1及びP1A1CTL2が入力され、図7のPチャネルドライブ回路51はPチャネルのトランジスタPP12,PP13及びNチャネルのトランジスタNN12,NN13を備え、NAND回路として構成される。トランジスタPP12,PP13のバックゲートは常時オンの電源VDDに接続される。また、図7のPチャネルドライブ回路51は、前述のように、2個のPチャネルのトランジスタPP2,PP3を介して電源電位の供給を受ける。図8は、図5の遮断回路21及びPチャネルドライブ回路51の第3の実施例の構成を示す回路図である。図8の遮断回路21及びPチャネルドライブ回路51には一対の制御信号P1A1CTL1及びP1A1CTL2が入力され、図8の遮断回路21はNチャネルのトランジスタNN16,NN17を備え、図8のPチャネルドライブ回路51はPチャネルのトランジスタPP14,PP15及びNチャネルのトランジスタNN14,NN15を備え、NOR回路として構成される。トランジスタPP14,PP15のバックゲートは常時オンの電源VDDに接続される。また、図8のPチャネルドライブ回路51は、前述のように、2個のPチャネルのトランジスタPP2,PP3を介して電源電位の供給を受ける。図5のPチャネル出力バッファ回路11において、電源VDD1がオフである場合、電源VDD1に接続されたインバータ回路41の入力電位はおおむねローレベルであるので、インバータ回路41から出力される反転信号INVOUTはハイレベルになり、トランジスタPP3はオフになる。また、トランジスタPP2のゲートはおおむねローレベルである電源VDD1に接続されているのでオンになり、Pチャネルドライブ回路51へは常時オンの電源VDDから電源電位が供給される。制御信号P1A1CTLはオン/オフ制御される電源VDD1により動作する回路から送られるので、電源VDD1がオフになるとき制御信号P1A1CTLはおおむねローレベルになり、従って、Pチャネルドライブ回路51の出力信号はハイレベルになり、トランジスタP1A1をオフにする。よって、電源VDD1がオフであるとき、入出力端子E1Aの電位がハイレベルであっても、入出力端子E1AからトランジスタP1A1を介して電源VDD1へ電流が流れ込むことはない。また、トランジスタP1A1のバックゲートは常時オンの電源VDDに接続されているので、入出力端子E1Aに接続されたトランジスタP1A1のドレインからトランジスタP1A1のバックゲートへ電流が流れ込むこともない。なお、電源VDD1がオフであるときPチャネル出力バッファ回路11は非動作状態にあり、常時オンの電源VDDは電位を供給しているのみであり、ほとんど電流を消費しない。また、Pチャネル出力バッファ回路11において電源VDD1がオンである場合、電源VDD1に接続されたインバータ回路41の入力電位はハイレベルであるので、インバータ回路41から出力される反転信号INVOUTはローレベルになり、トランジスタPP3はオンになる。また、トランジスタPP2のゲートはハイレベルである電源VDD1に接続されているのでオフになり、Pチャネルドライブ回路51へは電源VDD1から電源電位が供給される。よって、電源VDD1がオンである通常動作時であっても、常時オンの電源VDDは電位を供給しているのみであり、ほとんど電流を消費しない。さらに、Pチャネルドライブ回路51はトランジスタP1A1のゲートを直接制御でき、高速動作に対応できる。また、トランジスタPP1,PP2,PP3,NN1は直接に入出力端子E1Aに接続されることはなく、静電気放電保護を考慮したトランジスタを採用する必要もない。また、トランジスタPP1,PP2,NN1は電位供給のみが目的であり、トランジスタのサイズを大きくする必要がない。図5の遮断回路21において、トランジスタNN2は、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるとき制御信号P1A1CTLを確実にローレベルにすることで、より安定した動作を保証することができる。また、Nチャネルドライブ回路61はオン/オフ制御される電源VDD1により動作するので、電源VDD1がオフになるときNチャネルドライブ回路61の出力信号はおおむねローレベルになり、トランジスタN1A1をオフにする。また、Nチャネル出力バッファ回路31において、トランジスタNN3は、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときNチャネルドライブ回路61の出力信号を確実にローレベルにすることで、より安定した動作を保証することができる。なお、Pチャネル出力バッファ回路11、遮断回路21、及びNチャネル出力バッファ回路31を組み合わせることにより、より安定した動作を保証することができる。図9は、図5のインバータ回路41の変形例を示す回路図である。図9のインバータ回路41は、NチャネルのトランジスタNN21をさらに備え、そのドレインはオン/オフ制御される電源VDD1に接続される各トランジスタPP1,NN1のゲートに接続され、そのソース及びバックゲートは接地され、そのゲートには反転信号INVOUTが入力される。トランジスタNN21は、電源VDD1がオンであるとき、反転信号INVOUTがローレベルになるのでオフになり、電源VDD1をそのまま各トランジスタPP1,NN1のゲートに接続する一方、電源VDD1がオフであるとき、反転信号INVOUTがハイレベルになるのでオンになり、各トランジスタPP1,NN1のゲートの電位を確実にローレベルにすることで、より安定した動作を保証することができる。図10は、本発明の第2の実施形態に係る出力バッファ回路の構成を示す回路図である。入出力端子E1Aには、図5のPチャネル出力バッファ回路11インバータ回路を含むPチャネル出力バッファ回路に代えて、インバータ回路を持たないPチャネル出力バッファ回路71Aが接続される。インバータ回路41は、Pチャネル出力バッファ回路71Aの外部に設けられる。Pチャネル出力バッファ回路71Aは、インバータ回路41を持たないことを除いて図5のPチャネル出力バッファ回路11と同様に構成され、図10のPチャネル出力バッファ回路71A及びインバータ回路41が協働することにより、図5のPチャネル出力バッファ回路11と同様に動作する。遮断回路21A、Nチャネルドライブ回路61A、及びNチャネル出力バッファ回路31Aは、図5の遮断回路21、Nチャネルドライブ回路61、及びNチャネル出力バッファ回路31と同様に構成される。入出力端子E1Bに接続されたPチャネル出力バッファ回路71B、遮断回路21B、Nチャネル出力バッファ回路31B、及びNチャネルドライブ回路61Bもまた、Pチャネル出力バッファ回路71A、遮断回路21A、Nチャネル出力バッファ回路31A、及びNチャネルドライブ回路61Aと同様に構成される。図10のインバータ回路41は、複数のPチャネル出力バッファ回路71A,71Bのための、複数の遮断回路21A,21Bのための、また、複数のNチャネル出力バッファ回路31A,31Bのための共通の反転信号INVOUTを出力する。図10の出力バッファ回路によれば、複数のPチャネル出力バッファ回路71A,71B等のための共通のインバータ回路41を備えたことにより、回路規模をさらに削減することが可能になる。図10において、遮断回路21A,21Bを省略してもよく、Nチャネル出力バッファ回路31A,31Bに代えてトランジスタN1A1,N1B1のみを設けてもよい。図11は、本発明の第3の実施形態に係る出力バッファ回路を備えた集積回路IC1,IC2,IC3の構成を示すブロック図である。図11では、常時オンの電源VDDを設けるためのいくつかの方法を説明する。集積回路IC1は、図10と同様に、インバータ回路を持たないPチャネル出力バッファ回路71A,71Bと、共通のインバータ回路41とを含み、インバータ回路41及びPチャネル出力バッファ回路71Aは、集積回路IC1の内部の電源VDDに接続され、Pチャネル出力バッファ回路71Bは、端子E11を介して集積回路IC1の外部の電源VDDに接続される。集積回路IC2は、インバータ回路を含むPチャネル出力バッファ回路12Aと、インバータ回路を持たないPチャネル出力バッファ回路72B,72Cと、共通のインバータ回路42とを含み、インバータ回路42及びPチャネル出力バッファ回路12A,72B,72Cのいずれも、端子E12を介して集積回路IC1の外部の電源VDDに接続される。集積回路IC3は、インバータ回路を含むPチャネル出力バッファ回路13A,13Bを含み、Pチャネル出力バッファ回路13A,13Bのいずれも、集積回路IC1の内部の電源VDDに接続される。このように、集積回路の外部の電源VDDを用いてもよく集積回路IC2、集積回路の内部の電源VDDを用いてもよい集積回路IC3。また、集積回路の内部の電源VDDが設けられていても、電源電位の供給を受ける回路が離れている場合や、他の異なる回路ブロックがある場合などは、さらに集積回路の外部の電源VDDを用いてもよい集積回路IC1。本実施形態の出力バッファ回路によれば、集積回路内における電源線の配線の自由度が向上する。次に、図12~図15を参照して、本発明の第4の実施形態について説明する。図12は、集積回路の入力端子E21に接続されたプルアップトランジスタPP21を説明するための回路図である。端子E21と回路81との間に、常時オンのPチャネルのプルアップトランジスタPP21が接続されているとき、第1の実施形態の出力バッファ回路と同様に電流の流れ込みの問題が発生する可能性がある。図13は、本発明の第4の実施形態に係るプルアップ回路を示す回路図である。図13のプルアップ回路82は、図10のインバータを持たないPチャネル出力バッファ回路71Aと同様の原理に従って構成される。トランジスタPP21において、そのドレインは入出力端子E21に接続され、そのソースはオン/オフ制御される電源VDD1に接続され、そのバックゲートは常時オンの電源VDDに接続され、そのゲートはドライブ回路83に接続される。ドライブ回路83は、トランジスタPP21のオン/オフを制御する。ドライブ回路83は、2個のPチャネルのトランジスタPP22,PP23を介して常時オンの電源VDD及びオン/オフ制御される電源VDD1に接続されて、ドライブ回路83のための電源電位の供給を受ける。ドライブ回路83はさらに、常時オンの電源VDDに直接接続される。各トランジスタPP22,PP23のバックゲート及びトランジスタPP22のソースは常時オンの電源VDDに接続され、トランジスタPP22のゲート及びトランジスタPP23のソースはオン/オフ制御される電源VDD1に接続され、トランジスタPP23のゲートには外部のインバータ回路41図10を参照から反転信号INVOUTが入力される。各トランジスタPP22,PP23のドレインは互いに接続されて、常時オンの電源VDD又はオン/オフ制御される電源VDD1からの電位をドライブ回路83に供給する。なお、インバータ回路41は、図5のPチャネル出力バッファ回路11と同様に、プルアップ回路82の内部に設けられていてもよい。図14は、図13のドライブ回路83の構成を示す回路図である。ドライブ回路83は、PチャネルのトランジスタPP24及びNチャネルのトランジスタNN21を含む。各トランジスタPP24,NN21のゲートはオン/オフ制御される電源VDD1に接続され、トランジスタPP24のソースは、各トランジスタPP22,PP23のドレインに接続され、トランジスタPP24のバックゲートは常時オンの電源VDDに接続され、トランジスタNN21のソース及びバックゲートは接地され、各トランジスタPP24,NN21のドレインは互いに接続されてトランジスタPP21のゲートに接続される。図15は、本発明の第4の実施形態の変形例に係るプルアップ回路のためのドライブ回路83及び遮断回路84の構成を示す回路図である。本変形例は、図14のドライブ回路83に接続された遮断回路84をさらに備える。遮断回路84は、NチャネルのトランジスタNN22を含み、トランジスタNN22のドレインはドライブ回路83の各トランジスタPP24,NN21のゲートに接続され、トランジスタNN22のソース及びバックゲートは接地され、トランジスタNN22のゲートには反転信号INVOUTが入力される。トランジスタNN22は、反転信号INVOUTがローレベルであるときすなわち電源VDD1がオンであるときオフになり、各トランジスタPP24,NN21のゲートをハイレベルのままにする一方、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときオンになり、各トランジスタPP24,NN21のゲートを確実にローレベルにする。これにより、ドライブ回路73の出力信号は、反転信号INVOUTがローレベルであるときローレベルになり、反転信号INVOUTがハイレベルであるときハイレベルになる。本実施形態のプルアップ回路82は、以上の構成を備えたことにより、第1の実施形態と同様に電流の流れ込みの問題を解消することができる。次に、図16及び図17を参照して、本発明の第5の実施形態について説明する。図16は、集積回路の入力端子E21に接続されたプルダウントランジスタNN31を説明するための回路図である。端子E21と回路81との間に、常時オンのNチャネルのプルダウントランジスタNN31が接続されているとき、第1の実施形態の出力バッファ回路と同様に電流の流れ込みの問題が発生する可能性がある。図17は、本発明の第5の実施形態に係るプルダウン回路を示す回路図である。トランジスタNN31において、そのドレインは入出力端子E21に接続され、そのソース及びバックゲートは接地され、そのゲートはオン/オフ制御される電源VDD1に接続される。プルダウン回路は、遮断回路85をさらに備える。遮断回路85は、NチャネルのトランジスタNN32を含み、トランジスタNN32のドレインはトランジスタNN31のゲートに接続され、トランジスタNN32のソース及びバックゲートは接地され、トランジスタNN32のゲートには反転信号INVOUTが入力される。トランジスタNN32は、反転信号INVOUTがローレベルであるときすなわち電源VDD1がオンであるときオフになり、トランジスタNN31のゲートをハイレベルのままにする一方、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときオンになり、トランジスタNN31のゲートを確実にローレベルにする。本実施形態のプルダウン回路は、以上の構成を備えたことにより、第1の実施形態と同様に電流の流れ込みの問題を解消することができる。次に、図18~図20を参照して、本発明の第6の実施形態について説明する。図18は、集積回路の入力端子E21に接続された静電気放電保護回路を説明するための回路図である。端子E21と回路81との間に、静電気放電保護のために、常時オフのPチャネルのトランジスタPP41が接続されているとき、第1の実施形態の出力バッファ回路と同様に電流の流れ込みの問題が発生する可能性がある。図19は、本発明の第6の実施形態に係る静電気放電保護回路を示す回路図である。図19の静電気放電保護回路86は、図10のインバータを持たないPチャネル出力バッファ回路71Aと同様の原理に従って構成される。トランジスタPP41において、そのドレインは入出力端子E21に接続され、そのソースはオン/オフ制御される電源VDD1に接続され、そのバックゲートは常時オンの電源VDDに接続され、そのゲートはドライブ回路87に接続される。ドライブ回路87は、トランジスタPP41のオン/オフを制御する。ドライブ回路87は、2個のPチャネルのトランジスタPP42,PP43を介して常時オンの電源VDD及びオン/オフ制御される電源VDD1に接続されて、ドライブ回路87のための電源電位の供給を受ける。ドライブ回路87はさらに、常時オンの電源VDDに直接接続される。各トランジスタPP42,PP43のバックゲート及びトランジスタPP42のソースは常時オンの電源VDDに接続され、トランジスタPP42のゲート及びトランジスタPP43のソースはオン/オフ制御される電源VDD1に接続され、トランジスタPP43のゲートには外部のインバータ回路41図10を参照から反転信号INVOUTが入力される。各トランジスタPP42,PP43のドレインは互いに接続されて、常時オンの電源VDD又はオン/オフ制御される電源VDD1からの電位をドライブ回路87に供給する。なお、インバータ回路41は、図5のPチャネル出力バッファ回路11と同様に、静電気放電保護回路86の内部に設けられていてもよい。図20は、図19のドライブ回路87の構成を示す回路図である。ドライブ回路87は、PチャネルのトランジスタPP44及びNチャネルのトランジスタNN41を含む。各トランジスタPP44,NN41のゲートは接地され、トランジスタPP44のソースは、各トランジスタPP42,PP43のドレインに接続され、トランジスタPP44のバックゲートは常時オンの電源VDDに接続され、トランジスタNN41のソース及びバックゲートは接地され、各トランジスタPP44,NN41のドレインは互いに接続されてトランジスタPP41のゲートに接続される。本実施形態の静電気放電保護回路86は、以上の構成を備えたことにより、第1の実施形態と同様に電流の流れ込みの問題を解消することができる。次に、図21~図23を参照して、本発明の第7の実施形態について説明する。図21は、集積回路の入力端子E31に接続されたスイッチ回路を説明するための回路図である。図21のスイッチ回路は、PチャネルのトランジスタPP51,PP52及びNチャネルのトランジスタNN51,NN52を含み、制御信号CTLに応じてデータ信号DATAの通過及び遮断を切り換える。図21のスイッチ回路でも、第1の実施形態の出力バッファ回路と同様に電流の流れ込みの問題が発生する可能性がある。図22は、本発明の第7の実施形態に係るスイッチ回路を示す回路図である。図22のスイッチ回路は、Pチャネルスイッチ回路88及びNチャネルスイッチ回路89を含む。Pチャネルスイッチ回路88は、図10のインバータを持たないPチャネル出力バッファ回路71Aと同様の原理に従って構成される。トランジスタPP51において、そのドレインは入出力端子E31に接続され、そのソースにはデータ信号DATAが入力され、そのバックゲートは常時オンの電源VDDに接続され、そのゲートはドライブ回路90に接続される。ドライブ回路90は、制御信号CTLを受けてトランジスタPP51のオン/オフを制御する。ドライブ回路90は、2個のPチャネルのトランジスタPP53,PP54を介して常時オンの電源VDD及びオン/オフ制御される電源VDD1に接続されて、ドライブ回路90のための電源電位の供給を受ける。ドライブ回路90はさらに、常時オンの電源VDDに直接接続される。各トランジスタPP53,PP54のバックゲート及びトランジスタPP53のソースは常時オンの電源VDDに接続され、トランジスタPP53のゲート及びトランジスタPP54のソースはオン/オフ制御される電源VDD1に接続され、トランジスタPP54のゲートには外部のインバータ回路41図10を参照から反転信号INVOUTが入力される。各トランジスタPP53,PP54のドレインは互いに接続されて、常時オンの電源VDD又はオン/オフ制御される電源VDD1からの電位をドライブ回路90に供給する。なお、インバータ回路41は、図5のPチャネル出力バッファ回路11と同様に、Pチャネルスイッチ回路88の内部に設けられていてもよい。Nチャネルスイッチ回路89は、図5のNチャネル出力バッファ回路31と同様の原理に従って構成される。トランジスタNN51において、そのドレインは入出力端子E31に接続され、そのソースにはデータ信号DATAが入力され、そのバックゲートは接地され、そのゲートには制御信号CTLが入力される。Nチャネルスイッチ回路89はさらに、NチャネルのトランジスタNN53を備え、そのドレインはトランジスタNN51のゲートに接続され、そのソース及びバックゲートは接地され、そのゲートには反転信号INVOUTが入力される。トランジスタNN53は、反転信号INVOUTがローレベルであるときすなわち電源VDD1がオンであるときオフになり、制御信号CTLをそのままトランジスタNN51に送る一方、反転信号INVOUTがハイレベルであるときすなわち電源VDD1がオフであるときオンになり、制御信号CTLを確実にローレベルにする。Pチャネルスイッチ回路88及びNチャネルスイッチ回路89の動作は、前述したPチャネル出力バッファ回路11及びNチャネル出力バッファ回路31の動作を実質的に同様である。図23は、図22のドライブ回路90の構成を示す回路図である。ドライブ回路90は、PチャネルのトランジスタPP52及びNチャネルのトランジスタNN52を含む。各トランジスタPP52,NN52のゲートには制御信号CTLが入力され、トランジスタPP52のソースは、各トランジスタPP53,PP54のドレインに接続され、トランジスタPP52のバックゲートは常時オンの電源VDDに接続され、トランジスタNN52のソース及びバックゲートは接地され、各トランジスタPP52,NN52のドレインは互いに接続されてトランジスタPP51のゲートに接続される。本実施形態のスイッチ回路は、以上の構成を備えたことにより、第1の実施形態と同様に電流の流れ込みの問題を解消することができる。"