一方の電極が第1のトランジスタのバックゲートと接続し、他方の電極に信号が入力されるダイオードと、一方の電極が前記ダイオードの一方の電極と接続し、他方の電極が接地される第1の容量素子と、前記ダイオードと並列に接続される第2の容量素子と、を有し、前記第1のトランジスタのしきい値を制御可能な半導体回路。前記ダイオードは、チャネルを形成する半導体層に酸化物半導体を用いた第2のトランジスタからなる、請求項1に記載の半導体回路。前記第1のトランジスタは、チャネルを形成する半導体層に酸化物半導体を用いる、請求項1又は請求項2に記載の半導体回路。ダイオードを介して第1の入力信号を入力し、第1の容量素子に第1の電圧を保持させると共に、トランジスタのバックゲートに前記第1の電圧を印加して前記トランジスタのしきい値電圧を第1のしきい値電圧とする第1のステップと、前記ダイオードに並列に接続された第2の容量素子を介して第2の入力信号を入力し、前記トランジスタのバックゲートに第2の電圧を印加して前記トランジスタのしきい値電圧を第2のしきい値電圧とする第2のステップと、を有する半導体回路の駆動方法。請求項1乃至請求項3のいずれか一に記載の半導体回路を有する、記憶装置。請求項1乃至請求項3のいずれか一に記載の半導体回路を有する、レジスタ回路。請求項1乃至請求項3のいずれか一に記載の半導体回路を有する、表示装置。請求項1乃至請求項3のいずれか一に記載の半導体回路を有する、電子機器。トランジスタのしきい値電圧は、当該トランジスタの作製工程に応じて変動しやすく、厳密に制御することは困難である。また、回路動作や使用環境などによっては劣化によって変動する場合もある。したがってトランジスタのしきい値電圧を所望の値に制御、保持することが望まれている。また、トランジスタのしきい値電圧を制御し、一つのトランジスタをあるときにはエンハンスメント型として、またあるときにはデプレッション型として使い分けることが望まれている。例えば、トランジスタをスイッチング素子として用いる場合には、非動作時にはエンハンスメント型としてリーク電流を抑制し消費電力を抑える。一方、動作時には大きな電流を流すためにデプレッション型として用いる。このような使い分けは、トランジスタの消費電力を低減し、電力効率を向上させる上で非常に有効である。特に、トランジスタと保持容量とを具備したメモリセルを有する記憶装置や、電子ペーパー、液晶表示装置などの表示装置においては、当該トランジスタをリーク電流の極めて低減されたエンハンスメント型のトランジスタとすることにより保持時間を長くすることが可能となる。また、例えばESDElectroStaticDischarge保護回路などに用いる場合は、サージ電流を効率よく逃すために、デプレッション型に保持しておくことが有効である。トランジスタのしきい値電圧を制御する方法として、チャネルを挟んで対向して設けられた2つのゲート電極のうち、一方のゲート電極にバイアス電圧を印加することにより、トランジスタのしきい値電圧をシフトさせる方法が知られている。ここでバイアス電圧を印加する一方のゲート電極のことをバックゲートと呼ぶこともある。しかしながら上記方法では、バックゲートに電圧が印加されていない間はトランジスタのしきい値電圧を所望の値に保持しておくことが出来ない。また、常にバックゲートに電圧を入力しておく必要があるため、消費電力の増大や、回路動作が煩雑になるなどの問題があった。本発明の目的は、トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供することを課題の一とする。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供することを課題の一とする。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供することを課題の一とする。上記目的を達成するために、本発明はトランジスタのバックゲートへ電圧を入力する半導体回路に着眼した。バックゲートに接続する半導体回路として、トランジスタのしきい値電圧が最適になるように所望の電圧を印加することが可能で、且つその電圧を保持することができる半導体回路を用いればよい。さらにバックゲートの電圧を一時的に変化させられる半導体回路を用いればよい。すなわち、本発明の一態様は、一方の電極が第1のトランジスタのバックゲートと接続し、他方の電極に信号が入力されるダイオードと、一方の電極がダイオードの一方の電極と接続し、他方の電極が接地される第1の容量素子と、ダイオードと並列に接続される第2の容量素子と、を有し、上記第1のトランジスタのしきい値を制御可能な半導体回路である。また、本発明の一態様は、ダイオードを介して入力部から第1の入力信号を入力し、第1の容量素子に第1の電圧を保持させると共に、トランジスタのバックゲートに当該第1の電圧を印加してトランジスタのしきい値電圧を第1のしきい値電圧とする第1のステップと、ダイオードに並列に接続された第2の容量素子を介して第2の入力信号を入力し、トランジスタのバックゲートに第2の電圧を印加してトランジスタのしきい値電圧を第2のしきい値電圧とする第2のステップと、を有する半導体回路の駆動方法である。本発明の半導体回路の出力端子は、被制御トランジスタ第1のトランジスタのバックゲートに接続され、当該半導体回路は上記バックゲートへの出力ノードにダイオード、及び他方の電極が接地された第1の容量素子が接続され、ダイオードと並列に第2の容量素子が接続される。後の詳細な説明で述べるが、ダイオードの向きは、トランジスタの極性や入力電圧の正負に応じて適宜選択する。ダイオードの他方の電極から入力された電圧は上記第1の容量素子に保持されるため、被制御トランジスタのバックゲートに出力されるバイアス電圧出力ノードの電圧は当該電圧入力を止めても保持される。したがって、半導体回路に接続された被制御トランジスタのしきい値電圧は、電圧入力を止めた後でも適切な値に保持される。また、半導体回路の入力部に上記電圧とは逆極性の電圧を入力した場合、ダイオードと並列に接続された第2の容量素子の容量結合により上記出力ノードの電圧は一時的に変化する。したがって、出力ノードに接続される被制御トランジスタのしきい値電圧を一時的に変化させることができる。また、本発明の一態様は、上記の半導体回路を構成するダイオードが、チャネルを形成する半導体層に酸化物半導体を用いた第2のトランジスタから構成されている。上記の半導体回路を構成するダイオードは、チャネルを形成する半導体層に酸化物半導体を用いたトランジスタを適用することができる。適切な作製工程を経て作製された酸化物半導体を用いたトランジスタは、オフ電流が極めて小さい特徴を有するため、上記の半導体回路内に保持される電圧の保持時間を極めて長くすることが可能となる。また、本発明の一態様は、上記の半導体回路が接続される第1のトランジスタは、チャネルを形成する半導体層に酸化物半導体を用いる。被制御トランジスタのチャネルを形成する半導体層に上記酸化物半導体を用い、これを記憶装置や表示装置に適用することにより、データや表示画像の保持時間を極めて長くすることが可能となる。また、本発明の一態様の半導体回路は、レジスタ回路を含む記憶装置や表示装置のほか、様々な電子機器に適用することができる。本発明の半導体装置をレジスタ回路等の記憶装置に適用することにより、電力供給を遮断してもデータ保持することが可能で、且つリフレッシュリセット動作が可能な、消費電力の極めて低減された記憶装置とすることができる。このような記憶装置をCPUなどの演算装置に適用することにより、これを具備するパーソナルコンピュータ、携帯電話をはじめとする電子機器は電力供給を一時的に遮断でき、低消費電力で且つ再起動動作の速い電子機器とすることが出来る。また、電子ペーパー、液晶表示装置などの表示装置に適用することにより、電力供給を遮断しても表示画像を保持可能で、且つリフレッシュ動作が可能な、消費電力の極めて低減された表示装置とすることが出来る。本発明によれば、トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供できる。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供できる。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを第1電極と呼び、ソース、又はドレインの他方を第2電極とも呼ぶことがある。なお、この際、ゲートについてはゲート又はゲート電極とも呼ぶ。また、本明細書等において、トランジスタがその半導体層を挟んで対向して設けられた2つのゲート電極を有する場合、これらを第1のゲート電極、第2のゲート電極と呼び、このどちらか一方をバックゲートと呼ぶことがある。また、本明細書等において、ダイオードの有する2つの電極のうち、電流の流れる向きに対して入力側アノード側を第1の電極、出力側カソード側を第2の電極と呼ぶこととする。また、本明細書等において、容量素子の有する2つの電極のうち一方を第1の電極、他方を第2の電極と表記する。明瞭化のため、回路図等を参照して説明する場合においては、2つの電極のうち紙面上側または左側に位置する電極を第1電極、紙面下側または右側に位置する電極を第2電極と呼ぶこととする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子例えば、配線などのことをいう。したがって、Aが接続されたノードとは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが1個以上配置されていても、Aと同電位であれば、その配線はAが接続されたノードと見なせる。また、本明細書等において、回路を構成する素子、または複数の素子からなる構成単位が複数存在し、且つこれらが共通する機能を有する場合において、当該素子、または構成単位に共通した構成、機能等の説明を行うときに、その符号にn添えて表記する場合がある。また、これら共通する機能を有する素子、または構成単位のうちの一部、または全部を指す場合には、その符号に1~nを添えて表記する場合がある。実施の形態1本実施の形態では、本発明のトランジスタのしきい値電圧を制御可能な半導体回路の一例について、図1乃至図3を用いて説明する。<構成例>図1Aは、本実施の形態で例示する制御回路100と、これに接続されるトランジスタ111とを説明する図である。トランジスタ111はバックゲート第2のゲート電極を有し、当該バックゲートには制御回路100からの出力電圧が入力される。本実施の形態ではトランジスタ111としてnチャネル型のトランジスタを用いた場合について例示するが、pチャネル型のトランジスタを用いることもできる。制御回路100は、ダイオード101、容量素子103、及び容量素子105を有する。また制御回路100には入力端子INが接続される。ダイオード101は第2電極が入力部に接続し、第1電極が容量素子103の第1電極に接続される。容量素子103の第2電極は接地されている。また、容量素子105はダイオード101と並列に接続されている。ここで、ダイオード101の第1電極、容量素子103の第1電極、及び容量素子105の第2電極が接続されるノードが制御回路100の出力部に相当し、今後nodeAと表記する。<回路動作例>次に、制御回路100を用いてトランジスタ111のしきい値電圧を制御する方法について図1に加えて図2を参照して説明する。図2A及び図2Bは、図1Aに示すトランジスタ111における、あるソース‐ドレイン間電圧Vdsを加えた時のゲート‐ソース間電圧Vgsに対するソース‐ドレイン間電流Idsを模式的に示した図である。図2Aに示す曲線151は、トランジスタ111の初期状態におけるVgs-Ids特性である。本実施の形態では初期状態におけるトランジスタのしきい値電圧Vth0を0Vとして説明する。まず、制御回路100の入力端子INから、0Vよりも小さい振幅電圧負の振幅電圧を有する第1の入力信号を入力する。第1の入力信号によりダイオード101の第1電極から第2電極に向かって電流が流れ、これに伴いnodeAの電圧が低下し、当該電圧が容量素子103によって保持される。その後、第1の入力信号の入力を止める第1の入力信号の電圧を0Vとする。ここで、nodeAの電圧は0Vよりも低いため、ダイオード101には逆バイアスが印加された状態となるため、小さな漏洩リーク電流以外は流れず、nodeAの電圧は容量素子103によって保持される。したがって、制御回路100の出力部に接続されるトランジスタ111のバックゲートには当該nodeAに保持された負の電圧が常に印加された状態となる。その結果、トランジスタ111のVgs‐Ids特性は図2Aに示す曲線152のようにVgsが正の向きにシフトする。この状態のトランジスタ111のしきい値電圧をVth1とする。第1の入力信号の振幅電圧を適宜調整することにより、トランジスタ111を、曲線152に示すような特性を有するエンハンスメント型のトランジスタとすることが出来る。上述したように、nodeAの電圧は容量素子103によって保持されており、ここに保持された電荷はダイオード101の微小なリーク電流によってのみ減少するため、入力信号の入力が止まった後も、トランジスタ111のしきい値を最適な値に保持することができる。次に、上記のようにしてエンハンスメント型の特性となったトランジスタ111を、一時的にデプレッション型とする方法、すなわち、しきい値電圧を一時的にマイナスシフトさせる方法について説明する。入力端子INから、0Vよりも大きい振幅電圧正の振幅電圧を持ち、且つ正の電圧勾配を有する第2の入力信号を入力する。第2の入力信号が入力されると、容量素子105によって容量結合現象が生じ、nodeAの電圧が一時的に上昇する。したがって、トランジスタ111のバックゲートには一時的に正の電圧が印加されるため、そのVgs‐Ids特性は図2Bの曲線153に示すように、一時的にVgsが負の向きにシフトする。その際のトランジスタ111のしきい値電圧をVth2とする。第2の入力信号の振幅電圧と正の電圧勾配を適宜調整することにより、トランジスタ111を、一時的に曲線153に示すような特性を有するデプレッション型のトランジスタとすることが出来る。ここで、上述のように、nodeAの電圧を一時的に上昇させるために、容量素子105の容量結合現象を用いている。したがってnodeAの電圧の変動の大きさは、容量素子105の大きさと、第2の入力信号の波形の電圧勾配の大きさとに比例する。そのため、第2の入力信号の波形は、トランジスタ111のしきい値電圧を所望の値にシフトするように適宜設定すればよい。また、トランジスタ111のしきい値電圧をすばやくシフトさせるためには、第2の入力信号の波形は、出来るだけ急峻な正の電圧勾配を有することが好ましい。また、第2の入力信号の波形には、矩形波、三角波、正弦波などの勾配を有する波形を用いることができる。なお、上記では第1の入力信号によりトランジスタ111のVthをプラスシフトさせたまま保持し、第2の入力信号により一時的にVthをマイナスシフトさせる構成及び方法について説明してきたが、図1Bに示すように、ダイオード101の第1電極と第2電極とを逆向きに接続することにより、Vthをシフトさせる向きを逆にすることが可能となる。その際には、第1の制御信号は正の振幅電圧を有する信号とし、第2の制御信号は負の振幅電圧と負の電圧勾配を有する信号とする。また、本実施の形態では被制御トランジスタとしてnチャネル型のトランジスタを用いたが、これに限られずpチャネル型のトランジスタにも適用可能である。例えば図1Aに示すトランジスタ111にpチャネル型のトランジスタを適用した場合は、第1の入力信号によりしきい値電圧をプラスシフトさせてデプレッション型とし、また第2の制御信号により一時的にしきい値電圧をマイナスシフトさせてエンハンスメント型の特性を有するpチャネル型のトランジスタとすることができる。また、この逆の特性を実現するためには、ダイオードの接続を逆にした図1Bの構成とし、上述の方法を用いればよい。<変形例>ここで、制御回路100を構成するダイオード101は、トランジスタを用いて構成することができる。図3A及び図3Bに、制御回路を構成するダイオードにトランジスタを適用した例を示す。例えば図3Aに示す制御回路100内のトランジスタ107のように、第1電極が入力端子INと接続し、第2電極及びゲート電極がnodeAと接続した構成とすることにより、トランジスタ107をダイオードとして用いることができる。また、図3Bに示すトランジスタ109のようにバックゲートを設け、2つのゲート電極をnodeAと接続する構成としても良い。ゲート電極に加えてバックゲートをnodeAと接続することにより、順バイアス印加時の電流値をより大きくすることができ、第1の入力信号の入力時間を短縮することができる。さらに逆バイアス印加時のリーク電流をより低く抑えることが可能となり、nodeAの電圧の保持時間を長くすることが出来る。なお、ダイオードの特性を正反対にするには、ゲート電極及びバックゲートを入力端子IN側のノードに接続すればよい。また、制御回路を構成するダイオードに、チャネルを形成する半導体層に酸化物半導体を用いたトランジスタを適用することができる。後の実施の形態で示すように、適切な作製工程を経て作製された酸化物半導体を用いたトランジスタは、オフ電流が極めて小さい特徴を有するため、制御回路内に保持される電圧の保持時間を極めて長くすることが可能となる。特に、酸化物半導体の中でも、バンドギャップが3電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を1×1012cm-3以下とすることにより、オフ時の抵抗を極めて高くできる。例えばこのようなトランジスタは、ゲート電圧を最適化することにより、ソースとドレイン間の抵抗を1×1024Ω以上とすることができる。したがってダイオード接続したトランジスタであっても、例えばシリコンを半導体層に用いたトランジスタに比べてオフ時のリーク電流を極めて小さくすることができる。このようなトランジスタを、制御回路を構成するダイオードに適用することにより、nodeAに電圧を保持した状態での、当該ダイオードによるリーク電流を極めて小さいものとすることが出来るため、被制御トランジスタのしきい値電圧を極めて長い間保持しておくことが出来る。また、リーク電流が極めて小さいため、nodeAの電圧を保持するための容量素子のサイズを小さくすることが可能となり、回路規模を縮小できることや、nodeAへの充放電時間を短縮できるなどといった副次的な効果を奏する。本実施の形態で例示した制御回路を用いることにより、トランジスタのしきい値電圧を最適な値に制御できると共に、電源電圧の供給を止めても当該トランジスタのしきい値電圧を保持することが出来る。また、一時的に当該しきい値電圧をシフトさせることにより、異なるトランジスタ特性を実現することができる。本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することが出来る。実施の形態2本実施の形態では、実施の形態1で例示したトランジスタのしきい値電圧を制御可能な半導体回路を記憶装置の一つであるレジスタ回路に適用した構成の一例について図4を用いて説明する。<構成例>図4Aに、実施の形態1で例示した制御回路100が接続された、1ビットのレジスタ回路の構成例を示す。レジスタ回路200は、トランジスタ201、容量素子203、及びフリップフロップ回路205を有する。本実施の形態では、トランジスタ201としてnチャネル型のトランジスタを用いる。トランジスタ201は、実施の形態1で示したトランジスタ111と同様、バックゲート第2のゲート電極を有し、当該バックゲートには制御回路100からの出力電圧が入力される。さらにトランジスタ201は、その第1のゲート電極に入力端子Sig1が、また第1電極に入力端子Sig2が接続され、これら2つの入力端子からの入力信号によって制御される。トランジスタ201の第2電極は、容量素子203の第1電極、及びフリップフロップ回路205に接続される。また容量素子203の第2電極は接地されている。ここで、トランジスタ201の第2電極と、容量素子203の第1電極とが接続されるノードをnodebと呼ぶこととする。フリップフロップ回路205は、インバータ205a、及びインバータ205bを有する。インバータ205aは、インバータ205bと並列且つ逆向きに接続され、インバータ205aの出力側が接続されるノードが、レジスタ回路200の出力端子OUTに相当する。レジスタ回路200は、入力端子Sig1及びSig2からの入力信号により、データの格納、並びに出力を行う。例えばSig1よりハイレベル電圧が、Sig2よりハイレベル電圧が入力されると、トランジスタ201がオン状態となりnodebにハイレベル電圧が入力される。その結果、レジスタ回路200の出力端子からはインバータ205aによって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路205にはローレベル電圧のデータが格納される。一方、Sig2からローレベル電圧が入力されると、同様にしてレジスタ回路200の出力端子からはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路205に格納される。容量素子203は、nodebの電圧を保持する機能を有する。後に説明するように、制御回路100によってトランジスタ201をリーク電流が極めて低いエンハンスメント型の状態に保持されたとき、容量素子203を設けることで、nodebに入力された電圧は電源電圧の供給を停止しても保持することが可能となる。なお、本実施の形態では、レジスタ回路200が有するフリップフロップ回路の例として、2つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成や、NAND回路とインバータを組み合わせた構成を適宜用いることができる。例えば、RS型、JK型、D型、T型等、公知のフリップフロップ回路を適宜用いることができる。<回路動作例>次に、制御回路100が接続されたレジスタ回路200の回路動作について説明する。まず、実施の形態1で示した方法により、制御回路100の入力端子INから、0Vよりも小さい振幅電圧負の振幅電圧を有する第1の入力信号を入力し、トランジスタ201のしきい値電圧を変化させてトランジスタ201をエンハンスメント型のトランジスタとなるよう制御、保持する。次に、レジスタ回路200の入力端子Sig1及びSig2より信号を入力し、信号のデータを格納、出力する。レジスタ回路にデータを書込む際、Sig1よりトランジスタ201のしきい値電圧よりも高い電圧を入力し、さらにSig2よりハイレベル電圧又はローレベル電圧の信号を入力することにより、フリップフロップ回路205にデータを格納することが出来る。また、Sig2に入力される信号を止めるより前に、Sig1の信号をトランジスタ201がオフする電圧例えば0V、又は0Vより小さい電圧とすることにより、Sig2からの入力信号を止めた後も、入力された電圧に近い電圧が容量素子203に保持される。ここで、制御回路100によってトランジスタ201はリーク電流が極めて小さいエンハンスメント型のトランジスタに保持されている。したがって、nodebにハイレベル電圧が保持された状態であっても、トランジスタ201からのリークによるnodebの電圧降下を極めて小さくすることが出来る。また、制御回路100及びレジスタ回路200への電源供給を止めた場合でも、トランジスタ201はリーク電流の極めて小さいエンハンスメント型のトランジスタに保持されているため、nodebの電圧を保持しておくことが可能となる。電源供給を止めているあいだ、nodebに電圧情報を保持しておくことにより、レジスタ回路200に再度電源を投入したと同時にレジスタ回路200に格納されるデータとして、電源供給を止める直前のデータと同じものが確定されるため、瞬時に当該データを格納、出力することが可能となる。ここで、トランジスタ201に実施の形態1で示したような、チャネルを形成する半導体層に酸化物半導体を用いた、オフ電流の極めて小さいトランジスタを適用することが出来る。このようなオフ電流の極めて小さいトランジスタをトランジスタ201に適用することにより、極めて長い時間、nodebの電圧を保持しておくことが可能となるため、レジスタ回路200はいわゆる不揮発性を有するレジスタ回路として用いることができる。次に、レジスタ回路200に格納されたデータをリセットする動作について説明する。実施の形態1と同様に、制御回路100の入力端子から0Vよりも高い振幅電圧正の振幅電圧を有する第2の入力信号を入力することにより、一時的にトランジスタ201のしきい値電圧をマイナスシフトさせ、トランジスタ201を一時的にデプレッション型のトランジスタとする。Sig1には、第2の入力信号が入力されるより前は、エンハンスメント型のトランジスタ201をオフする電圧が入力されているが、第2の入力信号が入力されることにより、一時的にトランジスタ201はオン状態に移行する。したがって、nodebは一時的にSig2から入力される電圧に近い電圧とすることができる。例えば第2の入力信号を入力する際にSig2にハイレベル電圧が入力されていれば、nodebにもハイレベル電圧が入力され、Sig2にローレベル電圧が入力されていれば、同様にnodebもローレベル電圧が入力されることにより、データのリセットがなされる。その後、第2の入力信号の入力がとまると、トランジスタ201のしきい値電圧は第2の制御信号が入力される前の値に戻るため、リーク電流の極めて小さいエンハンスメント型のトランジスタとなる。したがって、第2の入力信号によってリセットされ、入力されたデータが再度保持されることとなる。このような方法により、Sig1からの入力信号を用いずに、レジスタ回路200に格納されるデータをリセットすることが可能となる。この方法は、後に説明するような複数のレジスタ回路を有する記憶装置において、一度の動作で複数のレジスタ回路に格納されたデータをリセットする場合に特に有効である。<適用例>次に、本発明の制御回路を上記で説明したレジスタ回路200を複数有する記憶装置に適用した一例について説明する。図4Bに、図4Aに示したレジスタ回路200が縦横にマトリクス状に複数配置された記憶装置210を示す。記憶装置210は、複数のレジスタ回路200のほかに第1の駆動回路211、第2の駆動回路213、及び複数の制御回路100を有する。本実施の形態では、複数のレジスタ回路200はm行n列m、nは1以上の整数のマトリクス状に配置され、また制御回路100は一行につき一個ずつ、合計m個設ける構成とする。第1の駆動回路211は、レジスタ回路200内のトランジスタ201の第1のゲート電極に接続されるm本の制御線Sig11~Sig1mを有し、それぞれの制御線Sig11~Sig1mを用いて一行に並んだレジスタ回路内のトランジスタ201のオン、オフ動作を制御する。また、第1の駆動回路211は、1番目からm番目の制御回路にそれぞれ接続されるm本の制御線IN1~INmを有し、それぞれに接続された制御回路100への入力信号を制御する。第2の駆動回路213は、レジスタ回路200内のトランジスタ201の第1電極に接続される、n本の制御線Sig21~Sig2nを有し、それぞれの制御線Sig21~Sig2nを用いて一列に並んだレジスタ回路200に入力するデータの信号を制御する。それぞれのレジスタ回路200には出力信号線が接続され、レジスタ回路200の出力信号が当該出力信号線に出力される。本実施の形態では出力信号線は、m×n本用いる構成としたが、複数のレジスタ回路からの出力信号線を共通とし、選択的にデータを読み出す構成としてもよい。また、出力信号線の先にシリアル信号、または数ビットのパラレル信号に変換する変換回路など、各種機能を有する回路を設けても良い。各行に一つずつ配置された制御回路100には、制御線IN1~INmを通じて第1の駆動回路211から、実施の形態1で示したような第1の入力信号、及び第2の入力信号が入力される。第1の入力信号によって、それぞれの制御回路100に接続されるn個のレジスタ回路内のトランジスタ201のしきい値電圧を最適な値に制御、保持することができる。さらに、第2の制御信号が入力されると、n個のレジスタ回路内のトランジスタ201をエンハンスメント型からデプレッション型に一時的に変化させることにより、それぞれのレジスタ回路に格納されるデータを一つの信号で同時にリセットすることができる。なお、本実施の形態では、各行に一つずつ制御回路を配置する構成としたが、これに限られず、一つ以上の制御回路を設けてもよい。例えば1つの制御回路で全てのレジスタ回路200のしきい値を制御してもよいし、複数行に一つ設けても良く、各レジスタ回路200に一つずつ制御回路100を設ける構成としても良い。以上のように本発明の制御回路を適用することにより、しきい値電圧が最適な値に保持され、且つ容易にリセット動作が可能なレジスタ回路を複数有する記憶装置とすることができる。また、レジスタ回路でありながら電源の供給を止めてもデータの保持が可能な、いわゆる不揮発性を有するレジスタ回路を実現できる。本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することが出来る。実施の形態3本実施の形態では、実施の形態1で例示したトランジスタのしきい値電圧を制御可能な半導体回路を実施の形態2で例示したものとは異なる構成の記憶装置に適用した一例について図5を用いて説明する。<構成例>図5Aに、実施の形態1で例示した制御回路100が接続された、1ビットのメモリセル250の構成例を示す。メモリセル250は、トランジスタ251、容量素子253、及びトランジスタ255を有する。本実施の形態では、トランジスタ251として実施の形態2で示したトランジスタ201と同様、nチャネル型のトランジスタを用いる。トランジスタ251のバックゲートには、制御回路100からの出力電圧が入力される。さらにトランジスタ251は、その第1のゲート電極に入力端子Sig3が、また第1電極には入力端子Sig4が接続され、これら2つの入力端子からの制御信号によって制御される。トランジスタ251の第2電極は、容量素子253の第1電極、及びトランジスタ255のゲート電極に接続されている。また容量素子253の第2電極には、入力端子Sig5が接続される。トランジスタ255の第2電極は接地され、第1電極が接続されるノードがメモリセルからのデータの出力部に相当する。ここで、トランジスタ251の第2電極と、容量素子253の第1電極とが接続されるノードをnodecと呼ぶこととする。容量素子253は、実施の形態2で例示した容量素子203と同様、nodecに入力された電圧を保持する機能を有する。また、入力端子Sig5から入力される電圧によって、nodecの電圧を変化させることができる。トランジスタ255は、メモリセルに保持されたデータ電圧を読み出すために設けられる。トランジスタ255の第1電極には、抵抗素子257を介して電源入力端子VDDが接続され、抵抗素子257とトランジスタ255の第1電極との間に、出力端子OUTが接続される。ここで、本実施の形態では、トランジスタ255としてnチャネル型のトランジスタを用いる。例えば、nodecがハイレベル電圧であるとき、トランジスタ255はオン状態となり、出力端子OUTには接地電圧が出力される。一方、nodecがローレベル電圧であるとき、トランジスタ255は抵抗素子257に比べて十分高抵抗なオフ状態となり、出力端子OUTには電源端子に入力される電源電圧が出力される。このようにして、nodecの電圧の値を読み出すことが出来る。本実施の形態では、トランジスタ255にnチャネル型のトランジスタを適用したが、pチャネル型のトランジスタを用いることもできる。この場合、トランジスタ255の第2電極に電源入力端子VDDを接続し、また抵抗素子257の第2電極を接地することにより、読み出し動作を行うことが出来る。<回路動作例>次に、制御回路100が接続されたメモリセル250の回路動作について説明する。まず、実施の形態1及び2で説明したとおり、制御回路100に第1の入力信号を入力してトランジスタ251のしきい値電圧を最適な値に調整し、エンハンスメント型のトランジスタに制御、保持する。メモリセル250へのデータの書込みに際しては、実施の形態2と同様、入力端子Sig3及び入力端子Sig4からの入力信号によって、nodecに保持される電圧を入力することにより書き込みを行う。ここで、nodecには、ハイレベル電圧、又はローレベル電圧が保持される。ここで、実施の形態2と同様に、トランジスタ251に実施の形態1で示したような、チャネルを形成する半導体層に酸化物半導体を用いた、オフ電流の極めて小さいトランジスタを適用することが出来る。このようなオフ電流の極めて小さいトランジスタをトランジスタ251に適用することにより、極めて長い時間、nodecの電圧を保持しておくことが可能となるため、メモリセル250はいわゆる不揮発性を有する記憶装置として用いることができる。読み出し動作は、電源入力端子VDDから電源電圧を入力することにより行うことが出来る。上述のように、nodecの電圧がハイレベル電圧である場合は、トランジスタ255がオン状態となり、抵抗素子257に比べて十分に低抵抗な状態となるため、出力端子OUTには接地電圧が出力される。一方、nodecの電圧がローレベル電圧である場合は、トランジスタ255がオフ状態となり、抵抗素子257に比べて十分に高抵抗となるため、出力端子OUTには電源電圧が出力される。ここで、入力端子Sig5からハイレベル電圧を入力することよって、nodecに保持される電圧情報によらず、トランジスタ255を強制的にオン状態とすることが可能となる。このような動作は後に説明するような、メモリセルを列方向に複数配置する際、トランジスタ255を直列に接続する場合において、任意のメモリセルのデータを読み出すために必要となる。例えば、ある一つのメモリセルを読み出す場合は、これに直列に接続された他のメモリセル内の容量素子253の第2電極にハイレベル電圧を入力し、トランジスタ255を強制的にオン状態とすることにより、当該メモリセルのnodecに保持された電圧情報を選択的に読み出すことが可能となる。また、トランジスタ255にpチャネル型のトランジスタを用いた場合は、入力端子Sig5から入力される電圧として0Vより小さい電圧を入力することにより、トランジスタ255を強制的にオン状態とすることが出来る。次に、メモリセル250内に格納されたデータをリフレッシュする方法について説明する。実施の形態2と同様に、制御回路100に0Vよりも高い振幅電圧を有する第2の入力信号を入力することにより、一時的にトランジスタ251のしきい値電圧をマイナスシフトさせ、トランジスタ251を一時的にデプレッション型のトランジスタとする。トランジスタ251が一時的にデプレッション型のトランジスタとなるため、Sig4に入力される電圧がnodecに入力されることにより、Sig3からの入力信号を用いずにメモリセル250内のデータをリフレッシュすることが可能となる。この動作は特に、後に説明するような複数のメモリセルを有する記憶装置において、一度の動作で複数のメモリセルに格納されたデータをリフレッシュする場合において有効である。<適用例>次に、本発明の制御回路を上記で説明したメモリセル250を複数有する記憶装置に適用した一例について説明する。図5Bに、図5Aに示したメモリセル250が縦横にマトリクス状に複数配置された記憶装置260を示す。記憶装置260は、複数のメモリセル250のほかに、第1の駆動回路261、第2の駆動回路263、及び複数の制御回路100を有する。本実施の形態では、実施の形態2で例示した記憶装置210と同様、複数のメモリセル250はm行n列m、nは1以上の整数のマトリクス状に配置され、また制御回路100は一行につき一個ずつ、合計m個設ける構成とする。第1の駆動回路261は、メモリセル250内のトランジスタ251の第1のゲート電極に接続されるm本の制御線Sig31~Sig3mと、容量素子253に接続されるm本の制御線Sig51~Sig5mとを有し、それぞれの制御線Sig31~Sig3m及び制御線Sig51~Sig5mを用いて、一行に並んだメモリセル内のトランジスタのオン、オフ動作や、nodecの電圧を制御する。また、第1の駆動回路261は、1番目からm番目の制御回路にそれぞれ接続されるm本の制御線IN1~INmを有し、それぞれに接続された制御回路100への入力信号を制御する。第2の駆動回路263は、メモリセル250内のトランジスタ251の第1電極に接続される、n本の制御線Sig41~Sig4nを有し、それぞれの制御線Sig41~Sig4nを用いて一列に並んだメモリセル250に入力するデータの信号を制御する。一列に並んだメモリセル内のトランジスタ255は、直列に接続され、一本の出力信号線に接続されている。図示しないが、当該出力信号線の先には、図5Aに示した抵抗素子257、及び電源入力端子等が設けられている。例えば一列に並んだ複数のメモリセルのうち、任意のメモリセルのデータを読み出す場合は、上述したように、Sig51~Sig5mからの入力信号を用いて、読み出しを行わない他のメモリセル内のトランジスタ255を全てオン状態とすることにより、任意のメモリセルに格納されたデータを読み出すことが出来る。ここで、読み出しのための抵抗素子257や電源入力端子等は、第2の駆動回路263に組み込んでも良い。制御回路100は、実施の形態2に例示したように、制御線INmを通じて第1の駆動回路261から入力される入力信号にしたがって、制御回路100に接続されるn個のメモリセル内のトランジスタ251のしきい値電圧を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、デプレッション型のトランジスタとすることが出来る。制御回路100に接続されたn個のトランジスタ251を同時にデプレッション型に一時的に変化させることにより、それぞれのメモリセルに格納されるデータを一つの信号で同時にリフレッシュすることができる。なお制御回路100は上述のように、記憶装置260内に一つ以上設ければよい。なお、本実施の形態では、出力信号線に接続するトランジスタ255を直列に接続する構成としたが、読み出し用のトランジスタ255に直列に選択トランジスタをメモリセル内に設け、このオン、オフ動作によって選択的にデータを読み出す構成としてもよい。以上のように、本発明の制御回路を記憶装置に適用することにより、しきい値電圧が最適な値に保持され、且つ容易にリフレッシュ動作が可能なメモリセルを複数有する記憶装置とすることが出来る。また、電源の供給を止めてもデータが保持可能な、不揮発性を有する記憶装置を実現できる。本実施の形態は、本明細書で例示する他の実施の形態と適宜組み合わせて実施することが出来る。実施の形態4本実施の形態では、実施の形態1で例示したトランジスタのしきい値電圧を制御可能な半導体回路を表示装置に適用した構成の一例について図6を用いて説明する。<構成例>図6Aに、実施の形態1で例示した制御回路100が接続された、表示装置に適用可能な画素270の構成例を示す。画素270は、トランジスタ271、容量素子273、及び表示素子275を有する。本実施の形態では、トランジスタ271として、実施の形態2で示したトランジスタ201と同様、nチャネル型のトランジスタを用いる。トランジスタ271、及び容量素子273の構成及び機能は、実施の形態2と同様であるため、詳細な説明は省略する。ここで、トランジスタ271の第1のゲート電極と、第1電極にそれぞれ接続される端子を、入力端子Sig6、及び入力端子Sig7とする。また、トランジスタ271の第2電極と、容量素子273の第1電極とが接続されるノードをnodedと呼ぶこととする。表示素子275は、その一方の電極がnodedと接続され、他方が接地されている。表示素子275には、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。本実施の形態では、nodedに電圧を保持可能な画素とすることが出来るため、当該ノードに電圧が保持されている間、光学特性を保持しておくことができる。<回路動作例>次に、制御回路100が接続された画素270の回路動作について説明する。まず、上記実施の形態で説明したのと同様に、制御回路100に第1の入力信号を入力してトランジスタ271のしきい値電圧を最適な値に調整し、エンハンスメント型のトランジスタに制御、保持する。画素270への書き込みに際しては、上記実施の形態と同様、入力端子Sig6、及び入力端子Sig7からの入力信号によって、nodedに保持される電圧を入力することにより書き込みを行う。ここで、nodedにはハイレベル電圧、又はローレベル電圧が保持される。ここで、トランジスタ271に実施の形態1で説明したような、チャネルを形成する半導体層に酸化物半導体を用いた、オフ電流の極めて小さいトランジスタを適用することが出来る。このようなオフ電流の極めて小さいトランジスタをトランジスタ271に適用することにより、極めて長い時間、nodedの電圧を保持しておくことが出来るため、電源電圧の供給を止めても表示素子275の光学特性を保持し続けることが可能となる。例えば、TNTwistedNematic型液晶のようなメモリー性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。次に、画素270内に書込まれた電圧をリフレッシュする方法について説明する。上記実施の形態と同様に、制御回路100に0Vよりも高い振幅電圧正の振幅電圧を有する第2の入力信号を入力することにより、一時的にトランジスタ271のしきい値電圧をマイナスシフトさせ、デプレッション型のトランジスタとする。このとき、nodedにはSig7から電圧が入力されることにより、Sig6からの入力信号を用いることなく、画素270内の電圧、すなわち表示素子275の光学特性をリフレッシュすることが可能となる。このような動作は、後に説明するような複数の画素を有する表示装置において、一度の動作で複数の画素に保持されたデータのリフレッシュを行う場合において特に有効である。<適用例>次に、本発明の制御回路を上記で説明した画素270を複数有する表示装置に適用した一例について説明する。図6Bに、図6Aに示した画素270が縦横にマトリクス状に複数配置された表示装置280を示す。表示装置280は、複数の画素270のほかに、第1の駆動回路281、第2の駆動回路283、及び複数の制御回路100を有する。本実施の形態では、実施の形態2で例示した記憶装置210と同様、複数の画素270はm行n列m、nは1以上の整数のマトリクス状に配置され、また制御回路100は一行につきm個設ける構成とする。第1の駆動回路281は、実施の形態2で例示した第1の駆動回路211と同様の構成、機能を有する。したがって、それぞれの画素270内のトランジスタ271、及びそれぞれの制御回路100は、当該第1の駆動回路281によって制御線Sig61~Sig6m、及び制御線IN1~INmを用いて制御される。また、第2の駆動回路283も同様に、実施の形態2で例示した第2の駆動回路213と同様の構成、機能を有する。したがって、それぞれの画素内にトランジスタ271を介して入力されるデータは当該第2の駆動回路283によって制御線Sig71~Sig7nを用いて制御される。画素270内の表示素子は、nodedに入力される電圧によって光学特性が変化する。例えば、液晶表示素子を適用した場合は、バックライトからの光を透過、若しくは遮光するように光学特性が変化することにより、画像を表示する。また、電気泳動素子を適用した場合は、当該素子の外光に対する光学特性反射率等が変化することにより画像を表示する。さらに画素270はnodedに入力する電圧を変えることにより、多段階の階調表示を行うことも可能である。制御回路100は、上記実施の形態で例示したように、第1の駆動回路281からの入力信号にしたがって、これに接続されるn個の画素270内のトランジスタ271のしきい値電圧を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、デプレッション型のトランジスタとすることが出来る。制御回路100に接続されたn個のトランジスタを同時にデプレッション型に一時的に変化させることにより、それぞれの画素に格納される電圧すなわち表示画像を一つの信号で同時にリフレッシュすることができる。なお、上述のように、制御回路100は表示装置280内に一つ以上設ければよい。以上のように、本発明の制御回路を表示装置に適用することにより、しきい値電圧が最適な値に保持され、且つ容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示画像が保持可能な表示装置を実現できる。本実施の形態は、本明細書で例示する他の実施の形態と適宜組み合わせて実施することが出来る。実施の形態5本実施の形態では、上記実施の形態に適用可能な、チャネルを形成する半導体層に酸化物半導体層を用いたトランジスタと、その周辺回路に適用可能なトランジスタ、及び容量素子の構成及び作製方法の一例について、図7を用いて説明する。<構成例>図7Dは、単結晶半導体の基板301上に、トランジスタ325、トランジスタ327、及び容量素子329が形成された断面概略図である。トランジスタ325は、チャネルを形成する半導体層に単結晶半導体を用いたトランジスタであり、上記実施の形態で例示した制御回路100内のダイオード以外の回路を構成するトランジスタに適用することができる。本実施の形態では、トランジスタ325として単結晶半導体を用いる構成としたが、ガラスなどの絶縁基板上に設けられた薄膜トランジスタを用いることもできる。実施の形態4で例示した表示装置に適用する場合は、光透過性を有する絶縁基板上に形成することが好ましい。トランジスタ327は、チャネルを形成する半導体層に酸化物半導体を用いたトランジスタであり、半導体層を挟んで対向する2つのゲート電極を有する。このトランジスタは上記実施の形態で例示した制御回路100内のダイオードに適用可能なトランジスタである。また、当該制御回路100が接続されるトランジスタにも適用することができる。本実施の形態の半導体層に用いる酸化物半導体は、n型不純物として働く水素が除去され、不純物を極力含まないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満となるように制御する。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流密度オフ電流密度は、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA/μm1×10-19A/μm以下、もしくは10zA/μm1×10-20A/μm以下、さらには1zA/μm1×10-21A/μm以下とすることができる。また、高純度化された酸化物半導体層を具備するトランジスタは、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。容量素子329は、上記実施の形態で例示した制御回路100、及びその他の回路内の容量素子に適用可能な容量素子である。本実施の形態では、トランジスタ327に用いる第1配線と、ゲート絶縁層と、第2配線とで構成する例を示すが、この構成に限定されることはなく、第2配線と、第2層間絶縁層と、第3配線、または単結晶半導体基板に形成された不純物領域と、第1層間絶縁層と、第1配線とから構成してもよい。本実施の形態では、トランジスタ327及び容量素子329は、制御回路100内のダイオードに用いるトランジスタ、及び容量素子をそれぞれ想定しており、トランジスタ327のソース又はドレインに接続する第2配線と、容量素子329の上部電極とを接続した構成とした。なお、それ以外の各トランジスタ間、トランジスタと容量素子間の接続は、第1配線、第2配線または第3配線や、これらを隔てる層間絶縁層に形成されたコンタクトプラグを用いて、回路構成に応じて適宜接続することができる。<作製工程例>次に、作製工程の一例について図7A乃至Dを用いて順に説明する。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウムなどの単結晶半導体の基板301の一表面に、素子分離層303を形成し、さらに不純物領域307a及び不純物領域307b、並びにトランジスタ325のゲート305を形成する。さらに、第1層間絶縁層309を形成し、第1コンタクトプラグ311を形成する図7A参照。ここで、不純物領域307a及び不純物領域307bの表面には、シリサイド層などを設けて導電性を高めても良い。またコンタクトプラグ311の形成時に、不純物領域に到達するコンタクトプラグ図示しないを適宜形成する。次に、第1配線313a乃至313cを形成する。ここで第1配線313bは、後にトランジスタ327の第1ゲート電極として機能し、また第1配線313cは、容量素子329の下部電極として機能する。第1配線に用いる材料としては、後の熱処理に耐えうる、導電性の材料を用いることができる。例えば、Mo、Ti、Cr、Ta、W、Nd、Sc等の金属またはこれらを主成分とする合金若しくは導電性酸化物を用いて、単層又は積層して形成することができる。なお、後の工程の熱処理に耐えうるのであれば、上記金属としてAl、Cuを用いることもできる。これらを用いる場合は耐熱性や腐食性の問題を回避するために、高融点材料と組み合わせて用いると良い。また第1配線にCuを用いる場合は、下地となる層にCu-Mg-Al合金を設け、その上にCuを形成すると、酸化膜などの下地膜とCuとの密着性が高まるため好ましい。また、第1配線に、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を、適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。またトランジスタ327の第1のゲート電極となる部分においては、ゲート電極とゲート絶縁層との間に、ゲート絶縁層に接する材料層を設けても良い。当該ゲート絶縁層に接する材料層としては、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、ZnNなどを用いることができる。これらの膜は5eV以上、好ましくは5.5eV以上の仕事関数を有し、このような仕事関数の高い材料を用いることにより、トランジスタ327のしきい値電圧を高めることが出来るため好ましい。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、酸化物半導体層より高い窒素濃度、具体的には7原子以上のIn-Ga-Zn-O膜を用いる。その後、第1配線313a乃至313c及び第1層間絶縁層309を覆うゲート絶縁層315を形成する。ゲート絶縁層315としては、酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ガリウム、酸化ジルコニウムなどからなる単層、または積層を用いることができる。また、その厚さは6nm乃至200nmとすると良い。次に、酸化物半導体層317を形成する図7B参照。酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いると良い。形成時には水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気や、ターゲット中、並びにターゲット及び装置表面の水素や水を十分に低減したスパッタリング法で行うことが好ましい。また、酸化物半導体を成膜した後に水、水素が低減された雰囲気下で加熱処理を行い、膜中の水、水素を脱離させてもよい。また、酸化物半導体層を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、3nm以上15nm以下の第1の酸化物半導体層を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体層を形成する。そして、第1の酸化物半導体層よりも厚い第2の酸化物半導体層を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行い、第1の酸化物半導体層を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体層の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。なおこの場合、コンタクトプラグや配線に用いる材料は、加熱処理の温度に耐えうる材料を用いる。また、酸化物半導体層を成膜する際に、酸化物半導体がc軸に配向する温度に基板を加熱しながら成膜を行うことにより、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。このような成膜方法を用いることにより、プロセスを短縮することが出来る。基板を加熱する温度は、成膜装置によって他の成膜条件が異なるためこれに合わせて適宜設定すればよいが、例えば、スパッタリング装置で成膜する際の基板温度を250°C以上として成膜すればよい。本実施の形態で例示する酸化物半導体層は、非単結晶であり、且つ酸化物半導体層全体が非晶質状態アモルファス状態ではないことを特徴とする。酸化物半導体層全体が非晶質状態アモルファス状態ではないため、電気特性が不安定な非晶質の形成が抑制される。次に、第2配線319a及び第2配線319bを形成する図7C参照。第2配線は、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いて、単層、又は積層して形成することが出来る。また、Al、Cuなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にTi、Mo、W、Cr、Ta、Nd、Sc、Yなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合酸化物、酸化インジウム酸化亜鉛混合酸化物または該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。なお、第2配線319a及び第2配線319bの下部は酸化物半導体層317と直接接するため、その目的に好ましい材料を用いると良い。続いて、第2層間絶縁層321を形成する。第2層間絶縁層321は、酸化物半導体層317の上表面に接するため、これに用いる絶縁膜は水分や、水素などの不純物を極力含まないことが望ましく、単層または複数の絶縁膜の積層で構成されても良い。例えば、バリア性の高い絶縁膜である、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。最後に、第2層間絶縁層321上に第3配線323を形成する図7D参照。第3配線323には、第1配線、又は第2配線で例示したような材料から選択して適宜形成することができる。本実施の形態では、トランジスタ327としてバックゲートを有する構成としたが、これを制御回路100のダイオードに適用する際、必要でない場合は設けなくても良い。以上のようにして、トランジスタ325、トランジスタ327、及び容量素子329が形成される。このようにして形成されたトランジスタ327は、オフ時のリーク電流が極めて低減されたトランジスタとすることが出来る。このようなトランジスタを上記実施の形態で例示した制御回路内のダイオードや、記憶装置、表示装置内のトランジスタに適用することにより、これらに接続されたノードの電圧を、極めて長い時間保持しておくことが可能となる。実施の形態6本実施の形態では、上述の実施の形態で説明したトランジスタのしきい値電圧を制御可能な半導体回路を有する半導体装置を電子機器に適用する場合について、図8を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図8Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701内、筐体702内、及び表示部703の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能なノート型のパーソナルコンピュータが実現される。図8Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内、及び表示部713の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能な携帯情報端末が実現される。図8Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723、表示部725、及び表示部727の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能な電子書籍が実現される。図8Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図8Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741、及び表示パネル742の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能な携帯電話機が実現される。図8Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内、表示部765、及び表示部767の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能なデジタルカメラが実現される。図8Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771、リモコン操作機780、及び表示部773の少なくとも一には、前述の実施の形態に示す半導体装置が搭載されている。そのため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能なテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、電源電圧の供給を止めても回路内のデータや表示画像を保持することにより消費電力が十分に低減され、且つ容易にリセット又はリフレッシュ動作が可能な電子機器が実現される。