"第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含み、前記容量素子は、前記第2のソース電極または第2のドレイン電極と、前記第2のトランジスタを覆う絶縁層と、前記絶縁層上に設けられた容量素子用電極と、を含み、前記第1のチャネル形成領域と前記第2のチャネル形成領域は、異なる半導体材料を含んで構成され、前記第1のゲート電極と前記第2のソース電極またはドレイン電極は、電気的に接続され、前記第1のトランジスタと前記第2のトランジスタとは、少なくとも一部が重畳して設けられる半導体装置。前記容量素子用電極は、前記第2のゲート電極と前記絶縁層を介して少なくとも一部が重畳して設けられる請求項1に記載の半導体装置。前記容量素子用電極は、前記第1のゲート電極と少なくとも一部が重畳して設けられる請求項1または請求項2に記載の半導体装置。前記容量素子用電極は、前記第2のチャネル形成領域と少なくとも一部が重畳して設けられる請求項1乃至請求項3のいずれか一に記載の半導体装置。前記第1のトランジスタは、前記第1のチャネル形成領域を挟むように設けられた不純物領域を有する請求項1乃至請求項4のいずれか一に記載の半導体装置。前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成される請求項1乃至請求項5のいずれか一に記載の半導体装置。前記容量素子は、前記酸化物半導体を含んで構成される請求項1乃至請求項6のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含み、容量素子は、第2のソース電極または第2のドレイン電極と、第2のトランジスタを覆う絶縁層と、絶縁層上に設けられた容量素子用電極と、を含み、第1のチャネル形成領域と第2のチャネル形成領域は、異なる半導体材料を含んで構成され、第1のゲート電極と第2のソース電極またはドレイン電極は、電気的に接続され、第1のトランジスタと第2のトランジスタとは、少なくとも一部が重畳して設けられる半導体装置である。上記構成において、容量素子用電極は、第2のゲート電極と絶縁層を介して少なくとも一部が重畳して設けられる。また、容量素子用電極は、第1のゲート電極と少なくとも一部が重畳して設けられる。また、上記構成において、容量素子用電極は、第2のチャネル形成領域と少なくとも一部が重畳して設けられる。また、上記構成において、第1のトランジスタは、第1のチャネル形成領域を挟むように設けられた不純物領域を有する。また、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成される。また、上記構成において、容量素子は、酸化物半導体を含んで構成される。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。さらに、本発明の一態様では、酸化物半導体材料を用いたトランジスタのゲート電極と、容量素子用の電極とを異なる導電層で形成し、ゲート電極上にトランジスタを覆う絶縁層を設けている。これにより、ゲート電極と容量素子用の電極の間隔を十分に小さくし、これらの電極の一部が重畳することも可能な構成とする。このようにして、集積度を向上させた半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図6を参照して説明する。半導体装置の断面構成および平面構成図1は、半導体装置の構成の一例である。図1Aには、半導体装置の断面を、図1Bには、半導体装置の平面を、それぞれ示す。ここで、図1Aは、図1BのA1-A2およびB1-B2における断面に相当する。図1Aおよび図1Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図1におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、そのようなトランジスタの接続関係を説明するために、そのトランジスタのソース電極やドレイン電極を本明細書に表現することがある。トランジスタ160の金属化合物領域124の一部には、電極126が接続されている。ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160に接して絶縁層128が設けられている。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。図1におけるトランジスタ162は、絶縁層128上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。図1における容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、絶縁層150および電極149a、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極149aは、容量素子164の他方の電極として機能することになる。図1の容量素子164では、酸化物半導体層144、ゲート絶縁層146および絶縁層150を積層させることにより、ソース電極またはドレイン電極142aと、電極149aとの間の絶縁性を十分に確保することができる。なお、十分な容量を確保するために、ゲート絶縁層146および絶縁層150のいずれか一方を有しない構成の容量素子164を採用しても良い。また、酸化物半導体層144を有しない構成の容量素子164を採用しても良い。本実施の形態では、トランジスタ160と、トランジスタ162とが、少なくとも一部が重畳するように設けられている。また、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。例えば、容量素子164の電極149aは、トランジスタ162のゲート電極148aと、少なくとも一部が重畳して設けられている。また、容量素子164の電極149aは、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられる構成としてもよい。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を9F2~25F2とすることが可能である。なお、当該平面レイアウトは、トランジスタ162のゲート電極148aと容量素子164の電極149aとを異なる導電層で形成し、ゲート電極148a上に、トランジスタ162を覆う絶縁層150を設けることにより実現される。ゲート電極148aと電極149aを同一の導電層で形成する場合には、電極形成プロセスの制約から、電極の間隔が十分に小さい構成とすることが困難である。これに対して、ゲート電極148aと電極149aとを異なる導電層から形成することで、これらの間隔を十分に小さくし、電極の一部が重畳するような構成とすることさえも可能になるため、高集積化が可能となる。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ゲート電極148aを覆うように絶縁層150が設けられており、トランジスタ162および容量素子164の上には絶縁層151が設けられており、絶縁層151上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層151、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には電極154と接続する配線156が形成される。なお、図1では電極126および電極154を用いて、金属化合物領域124、ソース電極またはドレイン電極142b、および配線156を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極142bを直接、金属化合物領域124に接触させても良い。または、配線156を直接、ソース電極またはドレイン電極142bに接触させても良い。なお、図1において、金属化合物領域124とソース電極またはドレイン電極142bを接続する電極126と、ソース電極またはドレイン電極142bと配線156を接続する電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極またはドレイン電極として機能する電極126と、トランジスタ162のソース電極またはドレイン電極142bと、が接する領域は、トランジスタ162のソース電極またはドレイン電極142bと、メモリセルの一と他のメモリセルとを接続する配線156と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図2および図3を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図4および図5を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図2A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。なお、半導体材料を含む基板100として、シリコンなどの単結晶半導体基板を用いると、半導体装置の読み出し動作を高速化することができるため特に好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図2A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図2B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図2C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、これらのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。ここで、CMP処理とは、表面を化学的機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウムHe、アルゴンAr、クリプトンKr、キセノンXeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化ガリウム、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図2C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図2D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図3A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図3A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、金属化合物領域124の一部と接する領域に、電極126を形成する図3B参照。電極126は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、電極126は、絶縁層128を形成した後に、絶縁層128に金属化合物領域124にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。この場合、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図3C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128の単層構造としているが、開示する発明の一態様はこれに限定されない。2層以上の積層構造としても良い。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図3C参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させる図3D参照。ゲート電極110および電極126の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図4A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。また、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142b上に、それぞれ絶縁層を形成してもよい。絶縁層は、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することができる。次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図4B参照。酸化物半導体層としては、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属の酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属の酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物半導体、という意味であり、その組成比は問わない。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有する金属酸化物ターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有する金属酸化物ターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、1ppm以下望ましくは10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°C、15°C以上35°C以下としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に形成される粉状物質パーティクル、ごみともいうを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層128の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成する図4C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化ガリウム、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、トランジスタ162を形成することができる。次に、ゲート絶縁層146およびゲート電極148aを覆うように、絶縁層150を形成し、その後、絶縁層150上において、ソース電極またはドレイン電極142aと重畳する領域に電極149aを形成する図4D参照。絶縁層150を形成する前に、容量素子164を形成する領域のゲート絶縁層146を除去してもよい。容量素子164を形成する領域のゲート絶縁層146を除去することにより、容量素子164の容量を大きくすることができる。絶縁層150は、CVD法やスパッタ法等を用いて形成することができる。詳細は、ゲート絶縁層146などの場合と同様であり、これらの記載を参酌することができる。電極149aは、絶縁層150上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。電極149aとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、容量素子164を形成することができる。容量素子用の電極となる電極149aは、トランジスタ162のゲート電極148aの少なくとも一部が重畳するように形成することが好ましい。また、電極149aは、トランジスタ160のゲート電極110の少なくとも一部が重畳するように形成してもよい。このような構成を適用することで、回路面積を十分に縮小することができるためである。なお、このような構成を実現できるのは、ゲート電極148aと電極149aとを異なる導電層で形成しているからに他ならない。ゲート電極148aと電極149aを同一の導電層で形成する場合には、電極形成プロセスの制約から、電極の間隔が十分に小さい構成とすることが困難である。これに対して、ゲート電極148aと電極149aとを異なる導電層から形成することにより、これらの間隔を十分に小さくし、電極の一部が重畳するような構成とすることさえも可能になるため、高集積化が可能となる。次に、絶縁層150および電極149a上に、絶縁層151および絶縁層152を形成する図5A参照。絶縁層151および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層151や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層151や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層151と絶縁層152の積層構造としているが、本発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP処理などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層150、絶縁層151、絶縁層152に、ソース電極またはドレイン電極142bにまで達する開口153を形成する図5B参照。当該開口153の形成は、マスクなどを用いた選択的なエッチングにより行われる。ここで、上記の開口153は、電極126と重畳する領域に形成することが望ましい。このような領域に開口153を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。その後、上記開口153に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する図5C参照。電極154は、例えば、開口153を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口153を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極またはドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去して電極154を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口153を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する場合には、その後のCMP処理によって、タングステン膜、チタン膜、窒化チタン膜などの不要な部分を除去すると共に、その表面の平坦性を向上させることができる。このように、電極154を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142a、142bなどと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図5C参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、トランジスタ162のゲート電極148aと容量素子164の電極149aとを異なる導電層で形成し、トランジスタ162を覆う絶縁層150を設けることにより、ゲート電極と容量素子用の電極の間隔を十分に小さくする。これにより、これらの電極の一部が重畳することも可能な構成となるため、集積度を向上させた半導体装置を提供することができる。変形例次に、図1に示す半導体装置の他の構成について、図6を参照して説明する。半導体装置の断面構成および平面構成図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのC1-C2およびD1-D2における断面に相当する。図6Aおよび図6Bに示される半導体装置は、図1で示した半導体装置と同様に、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料シリコンとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図6における半導体装置と、図1における半導体装置の相違の一は、トランジスタ160とトランジスタ162の接続方法である。図1における半導体装置は、金属化合物領域124の一部と接する領域に、電極126を形成し、該電極126を介して下部のトランジスタ160の金属化合物領域124と、上部のトランジスタ162のソース電極またはドレイン電極142b、とが電気的に接続している。しかし、図6における半導体装置は、上部のトランジスタ162のソース電極またはドレイン電極142bを直接、下部のトランジスタ160の金属化合物領域124に接触させている。また、図6における半導体装置と、図1における半導体装置の相違の別の一は、トランジスタ162と上部の配線156との接続方法である。図1における半導体装置は、ソース電極またはドレイン電極142bと接する電極154を形成し、該電極154を介してトランジスタ162のソース電極またはドレイン電極142bと、配線156とが電気的に接続している。しかし、図6における半導体装置は、配線156を直接、トランジスタ162のソース電極またはドレイン電極142bに接触させている。また、図6において、ソース電極またはドレイン電極142bと、トランジスタ160のソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極142bと、メモリセルの一と他のメモリセルとを接続する配線156と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。半導体装置の作製方法図6に示す半導体装置の作製方法、特に上部のトランジスタ162のソース電極またはドレイン電極の作製方法について説明する。はじめに、図2及び図3で示した工程と同様に、基板に、チャネル形成領域116および不純物領域120、金属化合物領域124、ゲート絶縁層108及びゲート電極110を形成する。その後、形成された各構成を覆うように、絶縁層128を成膜して、トランジスタ160を形成する。次いで、絶縁層128にCMP処理を施して、ゲート電極110の上面を露出させる。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、後に形成されるトランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。次に、絶縁層128に、トランジスタ160の金属化合物領域124にまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を選択的に除去することにより、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する。開口を埋め込むように導電層を形成することで、金属化合物領域124とソース電極またはドレイン電極142bとが直接接することができる。次いで、図4B乃至図4Dで示した工程と同様に、ソース電極またはドレイン電極142a及びソース電極またはドレイン電極142b上に設けられた酸化物半導体層144と、酸化物半導体層144に接するゲート絶縁層146と、ゲート絶縁層146上に設けられたゲート電極148aと、ゲート電極148a上に設けられた絶縁層150と、絶縁層150上に設けられた電極149aと、をそれぞれ形成する。その後、図5で示した工程と同様に、電極149aを覆うように絶縁層151、絶縁層152を形成する。絶縁層151および絶縁層152を成膜後、該絶縁層152、絶縁層151、絶縁層150、ゲート絶縁層146に、ソース電極またはドレイン電極142bまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を選択的に除去することにより、配線156を形成する。以上の工程によって、図6に示す半導体装置を形成することができる。図6に示す半導体装置は、下部のトランジスタ160と上部のトランジスタ162との接続、及び、上部のトランジスタ162と配線156との接続を、それぞれ電極を形成することなく上部のトランジスタ162のソース電極またはドレイン電極142bを用いて直接的に行っている。このため、電極の形成工程を省略することが可能である。したがって、本実施の形態で示す半導体装置は、低コストで作製することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図7乃至図10を参照して説明する。半導体装置の断面構成および平面構成図7は、本実施の形態にかかる半導体装置の構成の一例である。図7Aには、半導体装置の断面を、図7Bには、半導体装置の平面を、それぞれ示す。ここで、図7Aは、図7BのE1-E2およびF1-F2における断面に相当する。図7Aおよび図7Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ560を有し、上部に第2の半導体材料を用いたトランジスタ562を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料シリコンとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な材料をトランジスタ562に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図7におけるトランジスタ560は、ベース基板500上の半導体層中に設けられたチャネル形成領域526と、チャネル形成領域526を挟むように設けられた不純物領域528と、チャネル形成領域526上に設けられたゲート絶縁層522aと、ゲート絶縁層522a上に設けられたゲート電極524aと、を有する。つまり、図7におけるトランジスタ560と、図1におけるトランジスタ160との相違の一は、トランジスタのチャネル形成領域が半導体層中に形成されるか否かにある。図1では半導体基板を用いるのに対して、図7ではSOI基板を用いる点が相違している、ということもできる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。トランジスタ560の不純物領域528の一部には、電極530が接続されている。ここで、電極530は、トランジスタ560のソース電極やドレイン電極として機能する。また、トランジスタ560を覆うように絶縁層534が設けられている。なお、高集積化を実現するためには、図7に示すようにトランジスタ560がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ560の特性を重視する場合には、ゲート電極524aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域528を設けても良い。図7におけるトランジスタ562は、図1におけるトランジスタ162と同様である。すなわち、図7におけるトランジスタ562は、絶縁層534上に設けられたソース電極またはドレイン電極542a、およびソース電極またはドレイン電極542bと、ソース電極またはドレイン電極542a、およびソース電極またはドレイン電極542bと電気的に接続されている酸化物半導体層544と、ソース電極またはドレイン電極542a、ソース電極またはドレイン電極542b、酸化物半導体層544を覆うゲート絶縁層546と、ゲート絶縁層546上に酸化物半導体層544と重畳するように設けられたゲート電極548aと、を有する。また、図7における容量素子564は、図1における容量素子164と同様である。すなわち、図7における容量素子564は、ソース電極またはドレイン電極542a、酸化物半導体層544、ゲート絶縁層546、絶縁層550および電極549a、で構成される。すなわち、ソース電極またはドレイン電極542aは、容量素子564の一方の電極として機能し、電極549aは、容量素子564の他方の電極として機能することになる。その他の詳細については、先の実施の形態を参酌できる。トランジスタ562および容量素子564の上に絶縁層551が設けられ、絶縁層551上には絶縁層552が設けられ、ゲート絶縁層546、絶縁層550、絶縁層551、絶縁層552などに形成された開口に電極554が設けられ、絶縁層552上には電極554と接続する配線556が設けられている点についても、図1と同様である。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図8を参照して説明する。まず、ベース基板500を準備する図8A参照。ベース基板500としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、ベース基板500として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板500として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。本実施の形態では、ベース基板500としてガラス基板を用いる場合について説明する。ベース基板500として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。上記ベース基板500に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板500表面の平坦性向上や、ベース基板500表面に残存する研磨粒子の除去などが実現される。次に、ベース基板500の表面に、窒素含有層502例えば、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>y等の窒素を含有する絶縁膜を含む層を形成する図8B参照。窒素含有層502は、CVD法、スパッタリング法等を用いて形成することができる。本実施の形態において形成される窒素含有層502は、後に単結晶半導体層を貼り合わせるための層接合層となる。また、窒素含有層502は、ベース基板に含まれるナトリウムNa等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。上述のように、本実施の形態では窒素含有層502を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層502を形成することが好ましい。具体的には、表面の平均面粗さRa、算術平均粗さともいうが0.50nm以下、自乗平均粗さRMS0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、自乗平均粗さが0.45nm以下となるように窒素含有層502を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用いることができる。膜厚は、10nm以上200nm以下、好ましくは50nm以上100nm以下の範囲とする。このように、表面の平坦性を高めておくことで、後の工程で単結晶半導体層の接合不良を防止することができる。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図8C参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図8D参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、鉄Fe、クロムCr、ニッケルNi、モリブデンMo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。また、ベース基板500と貼り合わせた後に、ベース基板からのNa等の不純物を固定して、単結晶半導体基板510の汚染を防止できる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、フッ酸HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、三フッ化窒素NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図8E参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、ベース基板500と、単結晶半導体基板510とを対向させ、窒素含有層502の表面と酸化膜512とを密着させる。これにより、ベース基板500と、単結晶半導体基板510とが貼り合わされる図8F参照。貼り合わせの際には、ベース基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層502と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510とベース基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510とベース基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、窒素含有層502と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、ベース基板500上に、窒素含有層502および酸化膜512を介して単結晶半導体層516を形成する図8G参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図8H参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図8H参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法、特に、トランジスタ560の作製方法について、図9を参照して説明する。なお、図9は、図8に示す方法で作成したSOI基板の一部であって、図7Aの一部に相当する断面図である。まず、単結晶半導体層518を島状に加工して、半導体層520を形成する図9A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層520を覆うように絶縁層522を形成し、絶縁層522上の半導体層520と重畳する領域に導電層524を形成する図9B参照。絶縁層522は、後にゲート絶縁層となるものである。絶縁層522は、例えば、半導体層520表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。導電層524は、後にゲート電極となるものである。導電層524は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。次に、絶縁層522および導電層524を選択的にエッチングして、半導体層520の上方に、ゲート絶縁層522aおよびゲート電極524aを形成する図9C参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、ゲート電極524aをマスクとして、一導電型を付与する不純物元素を半導体層520に添加して、チャネル形成領域526および不純物領域528を形成する図9D参照。なお、ここでは、n型トランジスタを形成するために、リンPやヒ素Asを添加するが、p型トランジスタを形成する場合には、ホウ素BやアルミニウムAl、ガリウムGaなどの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。なお、半導体層520がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層520の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理例えば、GRTA法、LRTA法、レーザー光の照射、等により、半導体層中のシリコンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッケルシリサイドを形成すれば良い。半導体層520が薄い場合には、半導体層520の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げることができる。次に、不純物領域528の一部と接する領域に、電極530を形成し、その後、形成された各構成を覆うように、絶縁層534を形成する図9E参照。電極530は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、電極530は、絶縁層534を形成した後に、絶縁層534に不純物領域528にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。絶縁層534は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層534に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層534には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層534は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層534の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。以上により、SOI基板を用いたトランジスタ560が形成される図9E参照。酸化物半導体以外の材料を用いたトランジスタ560は、高速動作が可能であるから、当該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化することができる。また、トランジスタ560を用いて、他の論理回路演算回路ともいうなどを構成することもできる。その後、絶縁層534にCMP処理を施して、ゲート電極524aおよび電極530の上面を露出させる図示しない。ゲート電極524aおよび電極530の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、後に形成されるトランジスタ562の特性を向上させるために、絶縁層534の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。その後、トランジスタ560と電気的に接続するトランジスタ562および容量素子564を形成する図7A参照。トランジスタ562および容量素子564の作製方法は、トランジスタ162および容量素子164の場合と同様であるから、ここでは省略する。作製方法の詳細については、先の実施の形態を参酌できる。変形例次に、図7に示す半導体装置の他の構成について、図10を参照して説明する。半導体装置の断面構成および平面構成図10Aには半導体装置の断面を、図10Bには半導体装置の平面を、それぞれ示す。ここで、図10Aは、図10BのG1-G2およびH1-H2における断面に相当する。図10Aおよび図10Bに示される半導体装置は、図7で示した半導体装置と同様に、下部に第1の半導体材料を用いたトランジスタ560を有し、上部に第2の半導体材料を用いたトランジスタ562を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料シリコンとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図10における半導体装置と、図7における半導体装置の相違の一は、トランジスタ560とトランジスタ562の接続方法である。図7における半導体装置は、不純物領域528の一部と接する領域に、電極530を形成し、該電極530を介して下部のトランジスタ560の不純物領域528と、上部のトランジスタ562のソース電極またはドレイン電極542b、とが電気的に接続している。しかし、図10における半導体装置は、上部のトランジスタ562のソース電極またはドレイン電極542bを直接、下部のトランジスタ560の不純物領域528に接触させている。また、図10における半導体装置と、図7における半導体装置の相違の別の一は、トランジスタ562と上部の配線556との接続方法である。図7における半導体装置は、ソース電極またはドレイン電極542bと接する電極554を形成し、該電極554を介してトランジスタ562のソース電極またはドレイン電極542bと、配線556とが電気的に接続している。しかし、図10における半導体装置は、配線556を直接、トランジスタ562のソース電極またはドレイン電極542bに接触させている。なお、図10におけるトランジスタ560は、図7におけるトランジスタ560と同様であり、図10におけるトランジスタ562は、図7におけるトランジスタ562と同様である。また、図10における容量素子564は、図7における容量素子564と同様である。詳細については、先の実施の形態を参酌できるまた、図10に示す半導体装置、特に上部のトランジスタ562のソース電極又はドレイン電極の作製方法、配線556の作製方法については、先の実施の形態を参照すればよいため、詳細な説明は省略する。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図11および図12を参照して説明する。半導体装置の断面構成および平面構成図11は、本実施の形態にかかる半導体装置の構成の一例である。図11Aには、半導体装置の断面を、図11Bには、半導体装置の平面を、それぞれ示す。ここで、図11Aは、図11BのI1-I2およびJ1-J2における断面に相当する。図11Aおよび図11Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ262を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料シリコンとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図11では、下部のトランジスタとして図1に示すトランジスタ160を採用しているが、図7に示すトランジスタ560を採用することもできる。また、図11では上部のトランジスタ262の構造が、先の実施の形態に示すトランジスタ162の構造と異なるため、トランジスタ262について詳細に説明する。図11におけるトランジスタ262は、絶縁層128上に絶縁層243aと、絶縁層243a中に埋め込まれたソース電極またはドレイン電極242a、および242bと、上記絶縁層243aの上面、ソース電極またはドレイン電極242a、242bの上面の一部と接する酸化物半導体層244と、酸化物半導体層244を覆うゲート絶縁層246と、ゲート絶縁層246上のゲート電極248aと、を有する。また、絶縁層243aの上面の一部特に、被形成面に水平な領域をいうであって酸化物半導体層244と接する領域は、その二乗平均平方根RMS粗さが1nm以下であり、絶縁層243aの上面の一部とソース電極またはドレイン電極242aの上面との高低差、または絶縁層243aの上面の一部とソース電極またはドレイン電極242bの上面との高低差は、5nm未満である。上述のように、開示する発明の一態様では、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ262のチャネル形成領域が設けられることになる。これにより、トランジスタ262が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ262を提供することが可能である。また、被形成表面の平坦性を高めることで、酸化物半導体層244の膜厚分布を均一化して、トランジスタ262の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層244の段切れ断線や接続不良を防止することができる。上部のトランジスタの作製方法次に、上記半導体装置の作製方法について、図12を参照して説明する。ここで、図12は、図11に示す上部のトランジスタ262の作製方法の例について示す図である。なお、下部のトランジスタ160の作製方法は、図2及び図3を参照すればよいため、詳細な説明は省略する。まず、絶縁層128、ゲート電極110、及び電極126などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極242a、242bを形成する図12A参照。次に、ソース電極またはドレイン電極242a、242bを覆うように絶縁層243を形成する図12B参照。ソース電極またはドレイン電極242a、242bおよび絶縁層243の材料および形成方法については、先の実施の形態を参照することができるため、詳細な説明は省略する。なお、ソース電極またはドレイン電極242a、242bの形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させることが好ましい。ゲート電極110および電極126の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ262の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。次に、絶縁層243をCMP処理によって薄膜化して、絶縁層243aを形成する図12C参照。ここでは、ソース電極またはドレイン電極242a、242bの表面が露出する条件で、CMP処理を行う。また、当該CMP処理は、絶縁層243a表面の二乗平均平方根RMS粗さが1nm以下好ましくは、0.5nm以下となる条件で行う。このような条件でCMP処理を行うことにより、後に酸化物半導体層244が形成される表面の平坦性を向上させ、トランジスタ262の特性を向上させることができる。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層243aの表面の平坦性をさらに向上させることができる。上記のCMP処理により、絶縁層243aの上面の一部とソース電極またはドレイン電極242aの上面との高低差、または絶縁層243aの上面の一部とソース電極またはドレイン電極242bの上面との高低差を、5nm未満とすることができる。次に、ソース電極またはドレイン電極242a、242b、および絶縁層243aの一部に接するように、上記表面を覆う酸化物半導体層244を形成した後、当該酸化物半導体層244を覆うようにゲート絶縁層246を形成する図12D参照。なお、本発明の一態様では、酸化物半導体層244の形成表面を十分に平坦化している。このため、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、本発明の一態様では、図12Dに示すように、酸化物半導体層244の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層244の断面形状を平坦な形状とすることにより、酸化物半導体層244の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。次に、ゲート絶縁層246上にゲート電極248aを形成した後、ゲート電極248aを覆うように絶縁層250を形成する。その後、絶縁層250上に電極249aを形成する図12E参照。容量素子264の電極249aは、トランジスタ262のゲート電極248aと、少なくとも一部が重畳して設けられている。または、容量素子264の電極249aは、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられる構成としてもよい。また、容量素子264の電極249aは、トランジスタ262のチャネル形成領域と少なくとも一部が重畳して設けられる構成としてもよい。このような平面レイアウトを採用することにより、高集積化が可能である。次に、絶縁層250、電極249aを覆うように絶縁層251を形成し、該絶縁層251上に絶縁層252を形成する図12F参照。以上の工程により、トランジスタ262を作製することができる図12F参照。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図13を参照して説明する。また、図13に示す回路図においては、図1に示す半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図13A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の他方は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図13Bに示すように、容量素子164を設けない構成とすることも可能である。図13A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが第3の配線を通じて与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図13A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図13A-2のように考えることが可能である。つまり、図13A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えられる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160のソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層および容量素子164の絶縁層によって決まる。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2値1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成するゲート絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164の面積S1と、トランジスタ160におけるゲート容量を持つ領域の面積S2とが、2S2≧S12S2はS1以上、望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160を構成するゲート絶縁層においては、酸化シリコンを採用して、3≦εr2≦4εr2は3以上4以下とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。この場合、F2が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。図14にm×nビットの記憶容量を有する半導体装置の回路図の一例を示す。本発明の一態様に係る半導体装置は、m本mは2以上の整数の信号線Sと、m本のワード線WLと、n本nは2以上の整数のビット線BLと、k本kはn未満の自然数のソース線SLと、メモリセル11001,1~m,nが縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されている。ここで、メモリセル1100としては、先の実施の形態において説明した構成図13A-1に示す構成が適用される。各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞれ有している。各メモリセル1100において、第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線SLと、第1のトランジスタのソース電極ソース領域とは、電気的に接続されている。さらに、ビット線BLと、第2のトランジスタのソース電極またはドレイン電極の他方と、第1のトランジスタのドレイン電極とは電気的に接続され、ワード線WLと、容量素子の電極の他方と、は電気的に接続され、信号線Sと、第2のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線SLが、図13A-1に示す構成における第1の配線1stLineに、ビット線BLが第2の配線2ndLine及び第3の配線3rdLineに、信号線Sが第4の配線4thLineに、ワード線WLが第5の配線5thLineに相当する。また、図14に示すメモリセルアレイにおいて、ビット線BL、ソース線SL、ワード線WL、及び信号線Sはマトリクスを構成する。ビット線BLの一には、同じ列に配置されたm個のメモリセル1100が接続されている。また、ワード線WLの一、及び、信号線Sの一には、それぞれ同じ行に配置されたn個のメモリセル1100が接続されている。また、ソース線SLの本数は、ビット線BLの本数よりも少ないため、ソース線SLの一は、2本以上の異なるビット線BLに接続されたメモリセル1100を含む複数のメモリセルと接続する必要がある。すなわち、ソース線SLの一には、j個jはm1以上m×n以下の整数のメモリセル1100が接続されている。なお、ソース線SLは、複数のビット線BLに対して一本の割合で配置されているすなわち、n/kが整数であるのが好ましく、この場合、各ソース線SLに接続されるメモリセル1100の数が等しいとすれば、ソース線SLの一には、m×n/k個のメモリセル1100が接続される。図14に示すメモリセルアレイのように、メモリセル1100の一と他のメモリセルとを接続するソース線SLの一を、2本以上の異なるビット線BLに接続されたメモリセルを含む複数のメモリセル1100と接続する構成として、ソース線SLの本数をビット線BLの本数より少なくする。これにより、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。ビット線BLは、第1の駆動回路1111と電気的に接続されており、ソース線SLは、第2の駆動回路1112と電気的に接続されており、信号線Sは第3の駆動回路1113と電気的に接続されており、ワード線WLは、第4の駆動回路1114と電気的に接続されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。次に、書き込み動作および読み出し動作について説明する。図15は、図14に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。なお、ここでは、簡単のため、2行×2列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。第1行目のメモリセル11001,1、およびメモリセル11001,2への書き込みを行う場合と、第1行目のメモリセル11001,1、およびメモリセル11001,2からの読み出しを行う場合について説明する。なお、以下では、メモリセル1,1へ書き込むデータを1とし、メモリセル1,2へ書き込むデータを0とする場合について説明する。はじめに、書き込みについて説明する。まず、第1行目の信号線S_1に電位V1を与え、第1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S_2に電位0Vを与え、第2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL_1に電位V2を与え、2列目のビット線BL_2には電位0Vを与える。その結果、メモリセル1,1のフローティングゲート部FGには電位V2が、メモリセル1,2のフローティングゲート部FGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S_1の電位を0Vとして、第1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位V2は、電位V1と同程度または電位V1以下とするのが好ましい。なお、書き込み動作の間、第1行目のワード線WL_1及び第2行目のワード線WL_2は電位0Vとしておく。また、書き込み終了時には、第1列目のビット線BL_1の電位を変化させる前に第1行目の信号線S_1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここで、メモリセルのしきい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線WLに接続される端子の電圧をいうものとする。なお、ここでは、Vw0>0>Vw1とする。またソース線SLは、たとえばデータ1を書き込む列のビット線と同じV2とする。次に、読み出しについて説明する。ここで、ビット線BLには、図16に示す読み出し回路が電気的に接続されているとする。まず、第1行目のワード線WL_1に電位0Vを与え、第2行目のワード線WL_2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。WL_1を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL_2を電位VLとすると、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。その結果、ビット線BL_1-ソース線SL間は、メモリセル1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、ビット線BL_2-ソース線SL間は、メモリセル1,2の第1のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線BL_1、ビット線BL_2に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。なお、読み出し動作の間、信号線S_1には電位0Vを、信号線S_2には電位VLを与え、第2のトランジスタを全てオフ状態としておく。第1行目のフローティングゲート部FGの電位は0VまたはV2であるから、信号線S_1を電位0Vとすることで第2のトランジスタを全てオフ状態とすることができる。一方、第2行目のフローティングゲート部FGの電位は、ワード線WL_2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第2のトランジスタがオン状態となることを防止するために、信号線S_2をワード線WL_2と同じ低電位電位VLとする。つまり、読み出しを行わない行では、信号線Sとワード線WLとを同じ電位電位VLとする。以上により、第2のトランジスタを全てオフ状態とすることができる。読み出し回路として、図16に示す回路を用いる場合の出力電位について説明する。図16に示す読出し回路では、ビット線BLは、リードイネーブル信号RE信号によって制御されるスイッチを介して、クロックドインバータ、および、電位V1を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線SLには定電位例えば0Vを与えておく。ビット線BL_1-ソース線SL間は低抵抗であるため、クロックドインバータには低電位が入力され、出力D_1はHighV1となる。ビット線BL_2-ソース線SL間は高抵抗であるため、クロックドインバータには高電位が入力され、出力D_2はLow0Vとなる。動作電位は、例えば、V1=2V、V2=1.5V、VH=2V、VL=-2Vとすることができる。次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図17は、当該書き込み動作および読出し動作のタイミングチャートの一例である。図15に示すタイミングチャートを用いた書き込み第1行目の書き込みでは、書き込み時のワード線WL_2の電位を電位0Vとしているため、例えばメモリセル2,1またはメモリセル2,2に書き込まれているデータがデータ1である場合には、ビット線BL_1とビット線BL_2間に定常電流が流れることになる。第1行目の書き込み時には、第2行目のメモリセルが有する第1のトランジスタがオン状態となり、ビット線BL_1とビット線BL_2が、ソース線を介して低抵抗で接続されるためである。図17に示す書き込み動作は、このような定常電流の発生を防止する方法である。まず、第1行目の信号線S_1に電位V1を与え、第1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S_2に電位VLを与え、第2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL_1に電位V2を与え、第2列目のビット線BL_2には電位0Vを与える。その結果、メモリセル1,1のフローティングゲート部FGには電位V2が、メモリセル1,2のフローティングゲート部FGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S_1の電位を0Vとして、第1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、書き込み動作の間、第1行目のワード線WL_1の電位は電位0Vに、第2行目のワード線WL_2の電位は電位VLとしておく。第2行目のワード線WL_2を電位VLとすることで、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線SLには電位V2を与える。書き込みデータが全て0の場合には、ソース線には電位0Vを与えても構わない。また、書き込み終了時には、第1列目のビット線BL_1の電位を変化させる前に第1行目の信号線S_1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここでは、Vw0>0>Vw1とする。当該書き込み動作において、書き込みを行わない行この場合には第2行目のメモリセルの第1のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ0を書き込む場合には、該メモリセルが有する第1のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ1を書き込む場合には、該メモリセルが有する第1のトランジスタはオン状態となるため、ソース線SLとビット線BLこの場合にはビット線BL_1との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線SLの電位を、ビット線BL_1の電位V2と同じとすることで、ビット線とソース線の間の定常電流を防止できる。以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。なお、読み出し動作については、上述の読み出し動作と同様である。図14に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、図14に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図14に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。さらに、図14に示す半導体装置では、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図18を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図18Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図18Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図18Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図18Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図18Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図18Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図18Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"