製造装置の記録ヘッドの製造方法であって、差動信号の第1および第2の信号のそれぞれが入力される第1および第2の端子を含むレシーバと、前記第1の端子と接続され前記第1の信号が外部から入力される第1の入力パッドと、前記第2の端子と接続され前記第2の信号が外部から入力される第2の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち2以上の抵抗素子を介して前記第2の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、前記第1の信号を伝送する第1の伝送配線と、前記第2の信号を伝送する第2の伝送配線とを有するヘッド基板を用意する工程と、複数の前記合成抵抗値の値に応じて、前記第1の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、前記選択工程で選択された前記複数の選択パッドのうちの少なくとも1つと前記第1の伝送配線とを接続するとともに、前記第1の入力パッドと前記第1の伝送配線との接続と前記第2の入力パッドと前記第2の伝送配線との接続を行う工程とを有することを特徴とする記録ヘッドの製造方法。製造装置の記録ヘッドの製造方法であって、差動信号の第1および第2の信号のそれぞれが入力される第1および第2の端子を含むレシーバと、前記第1の端子と接続され前記第1の信号が外部から入力される第1の入力パッドと、前記第2の端子と接続され前記第2の信号が外部から入力される第2の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち2以上の抵抗素子を介して前記第2の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、前記第1の信号を伝送する第1の伝送配線と、該第1の伝送配線に接続され前記第1の入力パッドに対応する第1の接続パッドと、前記第2の信号を伝送する第2の伝送配線と、該第2の伝送配線に接続され前記第2の入力パッドに対応する第2の接続パッドと、前記複数の選択パッドに対応する複数の接続選択パッドとを有し、該複数の接続選択パッドと前記第1の伝送配線との接続パターンがそれぞれ異なる複数のヘッド基板を用意する工程と、複数の前記合成抵抗値の値に応じて、前記複数のヘッド基板のうちいずれか1つを選択する工程と、前記記録素子基板と前記選択された前記ヘッド基板とを接続する工程とを有することを特徴とする記録ヘッドの製造方法。複数の前記抵抗素子の抵抗値は、複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられていることを特徴とする請求項1または2に記載の記録ヘッドの製造方法。差動信号の第1および第2の信号のそれぞれが入力される第1および第2の端子を含むレシーバと、前記第1の端子と接続され前記第1の信号が外部から入力される第1の入力パッドと、前記第2の端子と接続され前記第2の信号が外部から入力される第2の入力パッドと、前記第1の端子と第2の端子との間の抵抗値を調整するために設けられ、それぞれが複数の抵抗素子のうち2以上の抵抗素子を介して前記第2の端子と接続される複数の選択パッドを含む可変抵抗部とを有し、複数の前記選択パッドのうちの少なくとも1つと前記第1の入力パッドとに前記第1の信号が外部から入力され、前記第2の入力パッドに前記第2の信号が入力されると、複数の前記抵抗素子による合成抵抗値が前記第1の端子と第2の端子との間に設定されることを特徴とする記録素子基板。複数の前記選択パッドとの接続状態を選択することにより、前記第1の端子と前記第2の端子との間に、互いに異なる値の複数の合成抵抗値を設定することを特徴とする請求項4に記載の記録素子基板。複数の前記抵抗素子の抵抗値は、複数の記録素子基板を製造してそれぞれの合成抵抗値をプロットした際に、複数の前記合成抵抗値のプロファイルが、隣接する合成抵抗値のプロファイルと一部の領域が重なるように設けられていることを特徴とする請求項5に記載の記録素子基板。前記可変抵抗部は、前記複数の抵抗素子として、第1の抵抗素子と第2の抵抗素子と第3の抵抗素子とを含み、前記複数の選択パッドとして、前記第2の端子と前記第1の抵抗素子と前記第2の抵抗素子とを介して接続される第3の入力パッドと、前記第2の端子と前記第1の抵抗素子と前記第3の抵抗素子とを介して接続される第4の入力パッドとを有することを特徴とする請求項4から6のいずれか1項に記載の記録素子基板。前記可変抵抗部は、前記複数の抵抗素子として、第1の抵抗素子と第2の抵抗素子と第3の抵抗素子とを含み、前記複数の選択パッドとして、前記第2の端子と前記第1の抵抗素子とを介して接続される第3の入力パッドと、前記第2の端子と前記2の抵抗素子とを介して接続される第4の入力パッドとを有し、前記第3の抵抗素子が前記第3の入力パッドおよび前記第4の入力パッドに接続されていることを特徴とする請求項4から6のいずれか1項に記載の記録素子基板。請求項4から8のいずれか1項に記載の記録素子基板と、前記第1の入力パッドと接続し、前記第1の信号を該第1の入力パッドに伝送するための第1の伝送配線と、前記第2の入力パッドと接続し、前記第2の信号を該第2の入力パッドに伝送するための第2の伝送配線とを含むヘッド基板とを有し、前記複数の選択パッドのうちの少なくとも1つが前記第1の伝送配線と接続されていることを特徴とする記録ヘッド。請求項4から8のいずれか1項に記載の記録素子基板と、前記第1の入力パッドと接続し、前記第1の信号を該第1の入力パッドに伝送するための第1の伝送配線と、前記第2の入力パッドと接続し、前記第2の信号を該第2の入力パッドに伝送するための第2の伝送配線と、前記複数の入力パッドに対応する複数のパッド部とを含むヘッド基板とを有し、前記複数の接続パッドのそれぞれが前記複数のパッド部のそれぞれと接続され、前記複数のパッド部のうちの少なくとも1つが前記第1の伝送配線と接続されていることを特徴とする記録ヘッド。しかし、記録ヘッドの記録素子基板の端の近傍に抵抗素子のような部品を実装することは、抵抗素子のインクに対する絶縁性と、ヘッド表面のインクのふき取り時におけるヘッド表面の平坦性との要求から、信頼性およびメンテナンスの点で困難である。また、終端抵抗素子として、記録素子基板に半導体プロセスで形成される抵抗素子を用いることも考えられる。このような記録素子基板は、半導体製造プロセスを用いて製造されるものであり、1枚のシリコンウェハーから多量の記録素子基板が一度に作成される。このような半導体製造プロセスで製造された記録素子基板は、製造ばらつきの影響によって、素子基板間で抵抗素子の抵抗値に20~30のバラツキが生じてしまう。そのため、記録素子基板によっては、抵抗素子を設けたとしても、インピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行えないという懸念がある。このような製造上のバラツキを低減するために、抵抗値を所定の値に合わせこむ方法としてレーザ等で抵抗素子にトリミングを行う方法が知られている。しかし、この方法では、製造上のコストアップにつながるだけでなく、レーザで基板表面にダメージが生じた場合に抵抗素子のインクからの絶縁性が保てなくなると、信頼性の問題が生じてしまうおそれがある。本発明は、上記問題点に鑑みてなされたものであり、外付けの終端抵抗素子を使用せずに、インピーダンス不整合による伝送波形劣化を抑制できるようにした記録素子基板、記録ヘッド、および記録ヘッドの製造方法を提供することを目的とする。上記課題を解決するため、本発明の一態様は、製造装置の記録ヘッドの製造方法であって、差動信号の第1および第2の信号のそれぞれが入力される第1および第2の端子を含むレシーバと、前記第1の端子と接続され前記第1の信号が外部から入力される第1の入力パッドと、前記第2の端子と接続され前記第2の信号が外部から入力される第2の入力パッドと、それぞれが異なる合成抵抗値となるように、複数の抵抗素子のうち2以上の抵抗素子を介して前記第2の端子と接続される複数の選択パッドとを有する記録素子基板を用意する工程と、前記第1の信号を伝送する第1の伝送配線と、前記第2の信号を伝送する第2の伝送配線とを有するヘッド基板を用意する工程と、複数の前記合成抵抗値の値に応じて、前記第1の伝送配線と前記複数の選択パッドのうちのいずれとを接続するかを選択する選択工程と、前記選択工程で選択された前記複数の選択パッドのうちの少なくとも1つと前記第1の伝送配線とを接続するとともに、前記第1の入力パッドと前記第1の伝送配線との接続と前記第2の入力パッドと前記第2の伝送配線との接続を行う工程とを有する。本発明によれば、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制できる。これにより、例えば、高速でデータ転送を行うことができるとともに、また、信頼性の向上も図れる。以下、本発明の実施形態について図面を参照して詳細に説明する。第1の実施形態本実施形態の記録ヘッドの構成を説明する。図1は第1の実施形態における記録ヘッドの一例を示す外観斜視図である。図1Bは、図1Aに示す記録ヘッドを分解した場合の外観斜視図を示す。図1Aおよび図1Bに示すように、記録ヘッド200は、支持部材263と、ヘッド基板201とを有する。支持部材263には、複数の記録素子基板100が所定の方向に配置されている。ヘッド基板201には、接続電極253が設けられている。複数の記録素子基板100は、ワイヤボンディング等により、ヘッド基板201の接続電極253と電気的に接続される。図に示さないプリンタ本体より接続電極253を介して記録素子基板100に電源や制御信号が供給される。図2は第1の実施形態の記録素子基板の入力部の一構成例を示し、記録素子基板上に設けられたLVDSレシーバの入力部の回路図を示す。図2に示すように、記録素子基板100の入力部には、差動信号が入力されるLVDSレシーバ101と、LVDSレシーバ101の2つの入力端子と接続される入力パッド1051および1054と、可変抵抗部150とが設けられている。可変抵抗部150は、抵抗素子102、103および104と、入力パッド1052および1053とを有する。可変抵抗部150は、LVDSレシーバ101の2つの入力端子間の抵抗値を調整する。入力パッド1051が第1の入力パッドに相当し、入力パッド1054が第2の入力パッドに相当する。また、入力パッド1052が第3の入力パッドに相当し、入力パッド1053が第4の入力パッドに相当する。抵抗素子102が第1の抵抗素子に相当し、抵抗素子103が第2の抵抗素子に相当し、抵抗素子104が第3の抵抗素子に相当する。LVDSレシーバ101の2つの差動入力端子のうち、一方の端子以下では側入力端子と称するは入力パッド1051に接続され、他方の端子以下では、-側入力端子と称するは入力パッド1054に接続されている。差動信号のうち、側入力端子に入力される信号を第1の信号と称し、-側入力端子に入力される信号を第2の信号と称する。側入力端子が第1の端子に相当し、-側入力端子が第2の端子に相当する。抵抗素子102の2つの端子のうち一方の端子が、LVDSレシーバ101の2つの差動入力端子のうち、-側入力端子に接続されている。抵抗素子102の2つの端子のうち、他方の端子は、抵抗素子103および104と接続されている。抵抗素子103の2つの端子のうち、一方の端子は抵抗素子102および104に接続され、他方の端子は入力パッド1052に接続されている。抵抗素子104の2つの端子のうち、一方の端子は抵抗素子102および103に接続され、他方の端子は入力パッド1053に接続されている。このような記録素子基板100は、半導体製造工程で作製製造される。この半導体製造工程においては、1枚のシリコンウェハーに複数の記録素子基板100が一度に形成され、これらが切り出されることで1枚の記録素子基板100が製造される。このような記録素子基板100の抵抗素子102、103および104は、ポリシリコン等の材料で、フォトリソグラフ法を用いてパターニングして設けたり、所望の位置にフォトリソグラフィ法等でマスクを設け、このマスクを介してシリコン基板上にボロンやリン等を拡散させた拡散抵抗という形で形成することができる。このような半導体製造工程を用いて記録素子基板を形成すると、シリコンウェハー上の位置や製造ロット毎に、材料の膜厚や幅にばらつきが生じる。そのため、抵抗素子102、103および104も、記録素子基板100間でそれぞれの抵抗値が約20~30の幅でばらついてくる。終端抵抗として設けた抵抗素子に約20~30ものばらつきがあると、記録素子基板によっては、図15Bのようにインピーダンスの不整合が生じてデータ転送波形が歪んでしまい、高速でデータ転送を行うことができないという懸念がある。図3Aから図3Dはヘッド基板と記録素子基板の接続形態の例を示す図である。図3Aから図3Dに示すヘッド基板201は、FPCFlexiblePrintedCircuit、PCB、またはセラミックの配線体等の電気配線構造を備えた配線基板である。記録素子基板100は、図1AおよびBに示した記録ヘッド200の支持部材263上に実装される。ヘッド基板201は、パッド部2021~2024と、伝送線路すなわち、伝送配線2041および2042と、外部接続端子2031および2032とを有する。伝送線路2041が第1の伝送配線に相当し、伝送線路2042が第2の伝送配線に相当する。パッド部2021~2024は、ワイヤボンディングによるワイヤ205で、記録素子基板100と電気的に接続するための端子である。外部接続端子2031および2032は、複数のパッド部2021~2024とヘッド基板201の外部との電気的な接続を行うための端子である。伝送線路2041および2042は、外部接続端子2031および2032を介して外部から入力される差動信号をLVDSレシーバ101に伝送するための一対の配線である。伝送線路2042はパッド部2024と外部接続端子2032に接続されている。伝送線路2041は、一方の端が複数のパッド部2021~2023に共通に接続され、他方の端が外部接続端子2031に接続されている。パッド部2024は、LVDSレシーバ101の-側入力端子と接続された入力パッド1054とワイヤボンディングによるワイヤ205で接続されている。LVDSレシーバ101の側入力端子に接続された入力パッド1051は、パッド部2021とワイヤボンディングによるワイヤ205で接続されている。ここまでが、図3Aから図3Dに共通する構成である。パッド部2022および2023と記録素子基板100との接続は、記録素子基板上に設けられた複数の抵抗素子の値に応じて、図3Aから図3Cのうちのいずれかの接続を選択できる。図3Aに示す構成では、パッド部2022と入力パッド1052とがワイヤ205で接続され、パッド部2023と入力パッド1053とがワイヤ205で接続されている。図3Bに示す構成では、パッド部2022と入力パッド1052とがワイヤ205で接続されているが、パッド部2023と入力パッド1053とは接続されていない。図3Cに示す構成では、パッド部2022と入力パッド1052とは接続されていないが、パッド部2023と入力パッド1053とはワイヤ205で接続されている。図3Dに示す構成では、パッド部2022と入力パッド1052は接続されておらず、パッド部2023と入力パッド1053も接続されていない。図4Aから図4Dは、ヘッド基板と記録素子基板をワイヤボンディングで接続した場合の外観斜視図である。図4Aから図4Dのそれぞれは、図3Aから図3Dのそれぞれに対応している。記録素子基板上に設けられた抵抗素子102、103および104の抵抗値をそれぞれR1、R2およびR3とする。図3Aおよび図4Aに示す構成では、パッド部2022と入力パッド1052とがワイヤ205で接続され、パッド部2023と入力パッド1053とがワイヤ205で接続されている。この場合、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRAとすると、合成抵抗値RAは、RA=R1R2R3=R1R2R3/R2R3となる。図3Bおよび図4Bに示す構成では、パッド部2022と入力パッド1052とがワイヤ205で接続されているが、パッド部2023と入力パッド1053とは接続されていない。この場合、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRBとすると、合成抵抗値RBは、RB=R1R2となる。図3Cおよび図4Cに示す構成では、パッド部2022と入力パッド1052とは接続されていないが、パッド部2023と入力パッド1053とはワイヤ205で接続されている。この場合、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRCとすると、合成抵抗値RCは、RC=R1R3となる。つまり、図3A、図3Bおよび図3Cのような3種類の接続形態を記録素子基板の状態に応じて選択することにより、RA、RBおよびRCの3種類の抵抗値を終端抵抗の抵抗値として用いることができる。このような抵抗素子102~104は、複数の記録素子基板を製造してこれらの合成抵抗値RA、RBおよびRCをプロットしたときに、隣接する合成抵抗値のプロファイルが互いに重なり合うように設定する。なお、図3Dおよび図4Dに示す構成では、パッド部2022と入力パッド1052とは接続されておらず、パッド部2023と入力パッド1053とも接続されていない。この場合、伝送線路2041および伝送線路2042の線路間から見て、LVDSレシーバ101の差動入力端子間には抵抗素子が接続されずオープンとなっている。LVDSレシーバ101のマルチドロップ接続など終端抵抗素子が必要ないときに、この接続形態が用いられる。この詳細については図13で説明する。記録素子基板の3つの抵抗素子102~104は半導体プロセスにより作製製造されるため、多数の記録素子基板における抵抗素子のR1、R2およびR3のそれぞれの抵抗値は、20~30のばらつきを有する。しかし、1枚の記録素子基板における抵抗素子102~104は、製造時に一括で形成され、かつ、シリコンウェハーにおける距離が近いため同一基板上の抵抗素子間における抵抗値R1、R2およびR3の相対的な比はほぼ一定である。そのため、同一基板上で作製された複数の抵抗素子による合成抵抗値のRA、RBおよびRCの大きさの比も製造バラツキに対してほぼ一定となる。つまり、1つの記録素子基板に複数の抵抗値を設けて、記録素子基板の出来上がりに応じて、接続するパッド部を選択する。これにより、配線基板と接続する際の終端抵抗の抵抗値のばらつきを、製造ばらつき由来の抵抗値R1、R2およびR3の20~30という抵抗値ばらつきよりも小さくすることができる。図5を用いて、合成抵抗値がRA、RBおよびRCの順で大きくなるようにR1、R2およびR3を設定し、合成抵抗値RBの設計目標を100Ωとした場合で説明する。図5は多数の記録素子基板を製造してこれらの合成抵抗値RA、RBおよびRCをプロットしたものであり、それぞれの合成抵抗値が20程度の抵抗値分布を持つことがわかる。ここでは横軸は抵抗値を示し、縦軸は頻度を示す。そしてこの場合、合成抵抗値RAのプロファイルの一部の抵抗値領域と、RBのプロファイルの一部の抵抗値領域とが重なり合い、かつ、合成抵抗値RBのプロファイルの一部の抵抗値領域と、合成抵抗値RCのプロファイルの一部の抵抗値領域とが重なり合うように3つの抵抗素子の抵抗値R1、R2およびR3を設けている。選択した記録素子基板の抵抗素子の抵抗値が設計値に近い場合は、合成抵抗値RBが100Ω付近となるため、図5に示す合成抵抗値RBが終端抵抗となるように選択すればよい。すなわち、図3B、図4Bのような接続形態を選択すればよい。次に、製造バラツキにより記録素子基板のR1、R2およびR3の抵抗値が設計値に比べて、小さくなる方に変動した場合を考える。例えば、合成抵抗値RBが80Ω付近となった場合には、合成抵抗値RAおよびRCも設計値に比べて小さくなるように相関をもって変動するため、合成抵抗値RCが終端抵抗となるように選択すればよい。すなわち、図3Cおよび図4Cのような接続形態を選択すればよい。次に、製造ばらつきにより記録素子基板のR1、R2およびR3の抵抗値が設計値に比べて、大きくなる方に変動した場合を考える。例えば、合成抵抗値RBが120Ω付近となった場合には、合成抵抗値RAおよびRCも設計値に比べて大きくなるように相関を持って変動するため、合成抵抗値RAが終端抵抗となるように選択すればよい。すなわち、図3Aおよび図4Aのような接続とすればよい。このようにして、記録素子基板の状態に応じて図3A~図3Cの接続状態を選択することで、図5に示す縦方向の破線で挟まれる範囲内に、終端抵抗素子の抵抗値をおさめることができる。つまり、抵抗素子の抵抗値R1、R2およびR3の20~30程度という半導体製造工程の製造バラツキに比べて、狭いバラツキ範囲の終端抵抗とすることが可能となる。これにより、インピーダンスの不整合による伝送波形劣化を抑制することができ、高速でデータ転送を達成することができる。図6は、半導体工程を用いた際の抵抗の製造バラツキと、3つの合成抵抗値RA、RBおよびRCを設け、これらを選択することでばらつきを抑えた終端抵抗の補正範囲とを示す図である。図6を参照すると、3つの合成抵抗値をとることができるように設けることで、製造上の抵抗バラツキ範囲に対して補正後の抵抗のバラツキ範囲が約1/3に縮小されることがわかる。ここで、本実施形態においては、3つの抵抗素子102~104を用いて3つの合成抵抗値を選択できる場合について説明しているが、これに限られない。例えば、抵抗ばらつき範囲を1nnは整数に縮小したい場合には、n個の合成抵抗値を選択できるようにパッド部と配線基板とを設ければよい。次に、本実施形態の記録ヘッドの製造方法を説明する。図7は、本実施形態の記録ヘッドの製造方法のうち、シリコンウェハのウェハ検査からチップ記録素子基板の実装までのフローチャートを示している。記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行うステップ701。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、2以上の抵抗素子の組み合わせによる複数の合成抵抗値を測定する。図2に示した入力パッド1052~1054に測定用端子を接触させれば、合成抵抗値を測定できる。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報とを出力するステップ702。以下では、チップの良品判定の結果に対する説明は省略する。このとき、製造装置は、検査によって求まった終端抵抗情報を記憶するステップ703。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。その後、製造装置は、ウェハを切断して複数のチップに分離するステップ704。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを記録ヘッドの支持部材に実装するステップ705。製造装置は、実装されたチップとウェハ検査による終端抵抗情報とを照合しステップ706、チップ毎に目標の終端抵抗値が得られるように、図3A~図3Cに示した接続パターンのうち、いずれかを選択するステップ707。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板の接続状態を選択するようにしてもよい。続いて、製造装置は、選択した接続パターンに基づいてワイヤボンディングを行ってステップ708、ワイヤボンディングの工程を完了する。上述のようにして、各チップのレシーバの2つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。本実施形態の記録素子基板は、記録素子基板の入力部に複数の抵抗素子と、複数の終端抵抗素子のうち2以上の抵抗素子の合成抵抗値を終端抵抗値としてレシーバの2つの入力端子の一方に接続する複数のパッド選択パッドとが設けられている。このパッドは、レシーバの2つの入力端子間に目標の終端抵抗値が設定されるように接続される。そのため、半導体プロセスの製造バラツキによる終端抵抗素子の抵抗値のバラツキを補正する効果が得られる。その結果、記録素子基板の製造上のコストアップや記録ヘッドの信頼性を低下させることなく、インピーダンスの不整合による伝送波形劣化を抑制し、高速データ転送が可能となる。次に、このような抵抗値R1、R2およびR3の抵抗素子を備えたレシーバのパッド部を記録素子基板にどのように配置するかについて具体的に示す。図11は、記録素子基板の一構成例を示すブロック図である。図11に示すように、記録素子基板100は、記録データ供給回路208と、ブロック選択回路207と、複数の記録素子駆動回路240とを有する。記録素子基板100の入力部には、CLK信号、DATA信号およびCLKHE信号のそれぞれの差動信号が入力されるLVDSレシーバ101a~101cが設けられている。記録素子基板100には、LVDSレシーバ101cからの出力信号が入力されるヒート生成回路209が設けられている。また、記録素子基板100には、ブロック選択回路207からの出力信号とヒート生成回路209からの出力信号が入力され、複数の記録素子駆動回路240に信号を出力する複数のAND回路204が設けられている。記録データ供給回路208はシフトレジスタ282およびラッチ回路281を有する。ブロック選択回路207は、シフトレジスタおよびラッチを含む回路271と、デコーダ272とを有する。記録素子駆動回路240は、記録素子202と、記録素子202に流す電流を制御するパワートランジスタ203とを有する。ヒート生成回路209はカウンタ等の回路で構成されている。なお、図11において、GNDは接地電位が供給される端子を示し、VHは電源電位が供給される端子を示している。次に、図11に示した記録素子基板の動作を説明する。LVDSレシーバ101aは、CLK信号の差動信号をシングルエンドの信号に変換して記録データ供給回路208およびブロック選択回路207に出力する。LVDSレシーバ101bは、DATA信号の差動信号をシングルエンドの信号に変換して記録データ供給回路208に出力する。LVDSレシーバ101cは、CLKHE信号の差動信号をシングルエンドの信号に変換してヒート生成回路209に出力する。LT信号が、ブロック選択回路207、記録データ供給回路208およびヒート生成回路209に入力される。記録データ供給回路208では、CLK信号に同期したDATA信号がシフトレジスタ282に入力される。シフトレジスタ282の各ビットの信号は、ラッチ回路281に入力され、LT信号により保持された後、AND回路204に出力される。この信号は、図11に示す記録データ信号206である。一方、記録データ供給回路208のシフトレジスタ282のシリアル出力は、ブロック選択回路207の回路271のシフトレジスタにCLK信号に同期して入力され、LT信号によりデータが保持された後、デコーダ272へ出力される。デコーダ272は、回路271からの入力信号に基づいて、ブロック選択信号210を伝送するための複数の配線のうち、いずれかの一本の配線を介してブロック選択信号を出力する。ヒート生成回路209は、シフトレジスタ282からのシリアル出力およびLT信号が入力され、CLKHE信号がLVDSレシーバ101cから入力されると、シフトレジスタのシリアルデータをLT信号に従ってデータをラッチする。ヒート生成回路は、ラッチされたデータに基づいて、CLKHE信号のパルス数をカウントすることで、記録素子を駆動するタイミングを示す信号であるヒートパルスを生成する。AND回路204は、ヒートパルス、ブロック選択信号210および記録データ信号206の論理積をとり、その結果を記録素子駆動回路240に出力する。AND回路204から記録素子駆動回路240に入力される信号によりパワートランジスタ203がオンすることで、記録素子202に電流が流れる。図12は、記録素子基板に入力される信号のタイミングを示す図である。図12に示すタイミングを参照して、図11に示した回路の動作を説明する。DATA信号、CLK信号およびCLKHE信号は、記録素子基板100に差動信号で入力されるが、図12は、片側の信号線に伝送される信号のみのタイミングを示すものである。DATA信号は、CLK信号に同期して記録素子基板100に入力され、LVDSレシーバ101bによりシングルエンド信号に変換される。DATA信号は、記録データ信号206、ブロック選択信号210およびヒートパルスの情報などで構成されており、シリアルデータとしてシフトレジスタ282に入力される。DATA信号は、CLK信号の立ち上がりおよび立ち下りの遷移のタイミングでシフトレジスタ282に取り込まれる。DATA信号のヒートパルスの情報に基づいて、ヒート生成回路209は、CLKHE信号のパルス数をカウントし、ヒートパルスHE信号を生成する。ここでは、一回の記録動作を行う場合を示すために、図12には、短いパルスと長いパルスで構成されるダブルパルスを示している。図13は、図11に示す記録素子基板の複数と接続する場合のヘッド基板の一構成例を示す図である。図13は、図1Bに示した支持部材263に図11に示した記録素子基板100が複数搭載され、各記録素子基板100がヘッド基板201の接続電極253と接続された構成を模式的に示している。なお、図13では、図11に示した記録素子基板100のうち、入力部と、記録データ供給回路208のシフトレジスタ282と、ヒート生成回路209を図に示し、その他の回路を図示については省略している。図13に示すように、支持部材不図示に記録素子基板KD1~KDnnは2以上の整数が搭載され、記録素子基板KD1~KDnのそれぞれの入力部がヘッド基板201の端子と接続されている。図13では、ヘッド基板201に外部からデータ信号が入力される端子をDATA1~DATAnで示し、CLK信号が入力される端子をCLKで示し、CLKHE信号が入力される端子をCLKHEで示している。これらの端子をヘッド接続端子と称する。ヘッド接続端子CLKおよびCLKHEは、記録素子基板KD1~KDnと共通に接続され、ヘッド接続端子DATA1~DATAnのそれぞれは、記録素子基板KD1~KDnのそれぞれと接続されている。記録素子基板KDnにおいて、LVDSレシーバ101aおよび101cに差動信号が入力される伝送線路間に終端抵抗素子が接続されている。これに対して、記録素子基板KD1およびKD2では、LVDSレシーバ101aおよび101cに差動信号が入力される伝送線路間に終端抵抗素子は接続しない。つまり、複数の記録素子基板に共通に接続されている信号は、1つの記録素子基板でのみ終端抵抗が接続されるように図3A~図3Cの接続形態のいずれかを選択してヘッド基板と接続する。それ以外の記録素子基板は、図3Dのような接続形態でヘッド基板と接続させる。これは、ヘッド接続端子CLKおよびCLKHEが、複数のLVDSレシーバ101aおよび101cと並列接続をしているためである。図13に示す構成例では、記録素子基板KD1~KDnと共通に接続されているCLKおよびCLKHEのヘッド接続端子から最も離れたn番目の記録素子基板KDnにおいて、終端抵抗が接続されるように設けられている。そして、ヘッド接続端子DATA1~DATAnのような記録素子基板毎に接続される差動信号が入力される端子は、それぞれ記録素子基板の状態に応じて図3A~図3Cの接続状態のいずれかを選択して接続させる。第2の実施形態本実施形態における記録ヘッドの構成を説明する。なお、本実施形態では、第1の実施形態と異なる点を詳細に説明し、第1の実施形態と同様な構成についての詳細な説明を省略する。図8Aから図8Dは第2の実施形態における、ヘッド基板と記録素子基板の接続形態の例を示す図である。図8Aから図8Dのそれぞれは、第1の実施形態における図3Aから図3Dのそれぞれに対応しているが、ヘッド基板の構成、およびヘッド基板と記録素子基板との接続形態が第1の実施形態と異なっている。記録素子基板の構成は第1の実施形態と同様である。図8Aから図8Dに示すように、記録素子基板100の入力部における入力パッド1051とヘッド基板201のパッド部2021とがワイヤ205で接続され、入力パッド1052とパッド部2022とがワイヤ205で接続されている。また、入力パッド1053とパッド部2023がワイヤ205で接続され、入力パッド1054とパッド部2024がワイヤ205で接続されている。第1の実施形態では、記録素子基板100の入力パッドとヘッド基板201のパッド部との接続形態が異なっていた。すなわち、第1の実施形態では、この接続形態の切り替えにより抵抗値の選択を行うものであった。それに対して、本実施形態における接続形態は、入力パッドおよびパッド部間の接続は共通しているが、図8Aから図8Dに示すように、ヘッド基板上の配線の接続パターンが異なっている。以下に、その構成を詳しく説明する。図8Aに示す構成は、第1の実施形態で図3Aを参照して説明した構成と実質的に同等である。そのため、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRAとすると、合成抵抗値RAは、RA=R1R2R3=R1R2R3/R2R3となる。図8Bに示す構成では、パッド部2023と入力パッド1053とはワイヤ205で接続されているが、パッド部2023は伝送線路2041に接続されていない。そのため、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRBとすると、合成抵抗値RBは、第1の実施形態と同様に、RB=R1R2となる。図8Cに示す構成では、パッド部2022と入力パッド1052とはワイヤ205で接続されているが、パッド部2022は伝送線路2041に接続されていない。そのため、伝送線路2041および伝送線路2042の線路間の合成抵抗値をRCとすると、合成抵抗値RCは、第1の実施形態と同様に、RC=R1R3となる。このように本実施形態のヘッド基板においては、入力パッド1051に対応する第1の接続パッドパッド部2021と、入力パッド1054に対応する第2の接続パッドパッド部2024とが設けられる。また更に、複数の選択パッド入力パッド1052および1053に対応する複数の接続選択パッドパッド部2022及び2023も設けられる。すなわち、本実施形態では、複数のパッド部と伝送線路2041との接続形態を変えた複数種類のヘッド基板を用意し、記録素子基板の状態に応じていずれかのヘッド基板を選択する。これにより、合成抵抗値RA、RBおよびRCのいずれかを終端抵抗として選択することが可能となる。本実施形態においても、伝送線路2041および伝送線路2042の線路間に接続される抵抗値が第1の実施形態と同等になるため、第1の実施形態と同様に、終端抵抗値のバラツキを補正する効果が得られる。なお、図8Dに示す構成では、パッド部2023と入力パッド1053とがワイヤ205で接続され、パッド部2022と入力パッド1052とがワイヤ205で接続されているが、パッド部2022および2023が伝送線路2041に接続されていない。そのため、第1の実施形態で図3Dを参照して説明した構成と同様に、LVDSレシーバ101に終端抵抗素子が接続されていない構成になっている。LVDSレシーバ101のマルチドロップ接続など終端抵抗素子が必要ないときに、図8Dのヘッド基板を用いる。次に、本実施形態の記録ヘッドの製造方法を説明する。図9は、本実施形態の記録ヘッドの製造方法のうち、ウェハ検査からチップの実装までのフローチャートを示している。なお、図8A~図8Dに示した複数種のヘッド基板201を予め準備しておく。記録素子基板のチップを複数含むウェハの製造工程が完了すると、製造装置は、チップの良品判定のためのウェハ検査を行うステップ901。その際、製造装置は、記録素子基板の可変抵抗部に設けられた複数の抵抗素子のうち、2以上の抵抗素子の組み合わせによる複数の合成抵抗値も測定する。この複数の合成抵抗値の情報を、終端抵抗情報と称する。その後、製造装置は、チップの良品判定の結果と終端抵抗情報を出力するステップ902。以下では、チップの良品判定の結果に対する説明は省略する。製造装置は、検査によって求まった終端抵抗情報を記憶するステップ903。その際、チップ毎に異なる識別子を含むチップ情報が終端抵抗情報と共に記憶される。その後、製造装置は、ウェハを切断して複数のチップに分離するステップ904。このようにしてチップが用意されると、製造装置は、当該チップのうち良品のチップを選択するステップ905。続いて、製造装置は、選択したチップとウェハ検査による終端抵抗情報とを照合しステップ906、チップ毎に目標の終端抵抗値が得られるように、図8A~図8Cに示したヘッド基板のうち、いずれか1つを選択するステップ907。なお、同時に複数の基板を製造した場合には、近くに位置する基板間のばらつきは小さいため、基板中の複数個所だけを測定してその値をもとに、測定を行っていない基板に対応したヘッド基板を選択するようにしてもよい。続いて、製造装置は、選択したヘッド基板とチップを記録ヘッドの支持部材に実装しステップ908、ワイヤボンディングを行ってステップ909、ワイヤボンディングの工程を完了する。上述のようにして、各チップのレシーバの2つの入力端子間に接続される終端抵抗素子の抵抗値のバラツキが補正される。本実施形態では、終端抵抗値のバラツキに応じてヘッド基板を変更する必要があるが、終端抵抗値のバラツキに応じてワイヤボンディングの接続を変える必要がないため、ワイヤボンディングの工程が複雑化することがない。第3の実施形態本実施形態は、記録素子基板における入力部の他の構成例に関するものである。本実施形態では、第1の実施形態と異なる点を詳細に説明し、第1の実施形態と同様な構成についての詳細な説明を省略する。図10は、第3の実施形態における記録素子基板の入力部の一構成例を示す回路図である。図10は、記録素子基板上LVDSレシーバの入力部の回路図を示す。図10に示すように、記録素子基板100の入力部は、LVDSレシーバ101と、入力パッド1051および1054と、LVDSレシーバ101の2つの入力端子間の抵抗値を調整するための可変抵抗部151とを有する。可変抵抗部151は、抵抗素子601、602および603と、入力パッド1052および1053とを有する。LVDSレシーバ101の2つの差動入力端子のうち、側入力端子は入力パッド1051に接続され、-側入力端子は入力パッド1054に接続されている。抵抗素子602が第1の抵抗素子に相当し、抵抗素子603が第2の抵抗素子に相当し、抵抗素子601が第3の抵抗素子に相当する。抵抗素子602および603のそれぞれの一方の端子はレシーバ101の-側入力端子に接続されている。抵抗素子602の他方の端子が入力パッド1052に接続され、抵抗素子603の他方の端子が入力パッド1053に接続されている。抵抗素子601の2つの端子のうち一方の端子は、入力パッド1052および抵抗素子602と接続され、他方の端子は、入力パッド1053および抵抗素子603と接続されている。抵抗素子601、602および603の抵抗値をそれぞれR1、R2およびR3とする。また、第1の実施形態で参照した図3Aから図3Cのそれぞれに示す接続を、図10に示す入力部とヘッド基板201との接続に適用し、伝送線路2041および伝送線路2042間の合成抵抗を求めてみる。図3Aに示す接続の場合の合成抵抗をRAAとすると、合成抵抗RAAは、RAA=R2R3=R2R3R2R3となる。図3Bに示す接続の場合の合成抵抗をRBBとすると、合成抵抗RBBは、RBB=R2R1R3=R2R1R3R1R2R3となる。図3Cに示す接続の場合の合成抵抗をRCCとすると、合成抵抗RCCは、RCC=R3R1R2=R3R1R2R1R2R3となる。このように、抵抗値R1、R2およびR3の設定により、合成抵抗RAA、RBBおよびRCCは任意の抵抗値を得ることができる。本実施形態においても、第1の実施形態および第2の実施形態と同様に、終端抵抗値の製造上のバラツキを補正する効果が得られる。本実施形態の場合、第1の実施形態と比較すると、抵抗素子の並列接続が基本構成となるため、第1の実施形態で説明した合成抵抗値と同等の合成抵抗値を得るためには、抵抗値R1~R3は、第1の実施形態に比べて大きくなる。LVDSレシーバで用いられる終端抵抗値は、100Ω程度と比較的小さいため、第1の実施形態におけるR1~R3の抵抗値は、抵抗素子の直列接続が基本構成となるため、R1~R3の抵抗値は100Ω以下となってしまう。半導体製造工程で一般的に形成される抵抗素子の場合、シート抵抗の値が低いものでも数十Ω/□程度である。そのため、1つの抵抗素子で100Ω以下の抵抗値を得るには、抵抗素子を形成するシートの数が少なくなることから、シートの幅が広くなり、精度よく設計するには抵抗素子の面積が大きくなってしまう。本実施形態の場合、第1の実施形態に比べてR1~R3の抵抗値が大きくなり、シートの数が第1の実施形態に比べて多くなるが、抵抗素子の面積を大きくせずに抵抗値をより高い精度で設計することが可能となる。なお、本実施形態を第2の実施形態に適用してもよい。