薄膜形成された薄膜インダクタ、この薄膜インダクタと対向配置した金属材料または磁性材料からなる磁界遮蔽板、この磁界遮蔽板を変位自在に支持する梁部及び前記薄膜インダクタと磁界遮蔽板の対向間隔を変化させるための駆動電圧が与えられる駆動電極を有し、互いに直列接続された複数のインダクタ素子と、この複数のインダクタ素子の駆動電極に、該素子毎に所定の位相差をもって、交流の駆動電圧を順に印加する駆動制御手段とを備え、前記複数のインダクタ素子のインダクタンス総和をインダクタンスとすることを特徴とする可変インダクタ。請求項1記載の可変インダクタにおいて、前記駆動制御手段は、前記駆動電極への電圧印加により前記薄膜インダクタと前記磁界遮蔽板の間に静電力を生じさせて該薄膜インダクタと磁界遮蔽板の対向間隔を変化させる可変インダクタ。請求項1または2記載の可変インダクタにおいて、前記インダクタ素子は、前記薄膜インダクタ及び前記磁界遮蔽板と前記駆動電極との間に形成された絶縁膜を備えている可変インダクタ。請求項1ないし3のいずれか一項に記載の可変インダクタにおいて、前記駆動制御手段が前記複数のインダクタ素子の駆動電極に印加する駆動電圧の周波数は、前記梁部により決定される前記磁界遮蔽板の共振周波数または該共振周波数との差が所定以内の周波数である可変インダクタ。請求項1ないし4のいずれか一項に記載の可変インダクタにおいて、前記駆動制御手段は、前記インダクタ素子毎の位相差を360°/素子数に設定する可変インダクタ。従来の可変インダクタは、例えば特許文献1に記載されているように、薄膜インダクタと磁界遮蔽板の間に直流の駆動電圧を印加するDC駆動タイプであった。このため、磁界遮蔽板の大きな変位量を得ようとすると高い駆動電圧が必要になり、消費電力が大きくなるほか、この高電圧を発生させるための昇圧回路が必要となって装置の大型化を避けられなかった。常に小型化及び薄型化が要求される携帯機器では、DC駆動タイプの可変インダクタを組み込むこと自体が小型化薄型化を狙う上で不利になってしまう。磁界遮蔽板を変位自在に支持する梁部のばね定数を低くし、低い駆動電圧によって磁界遮蔽板を変位させることは可能であるが、この場合には、外部からの衝撃などの外乱の影響を磁界遮蔽板が受けやすくなり、好ましくない。また、短絡防止のために駆動電極と薄膜インダクタ及び磁界遮蔽板との間には絶縁膜が形成されているが、高い駆動電圧を印加し続けることで該絶縁膜が帯電し、薄膜インダクタと磁界遮蔽板が固着する場合があった。上記DC駆動による課題を解消するには、直流の駆動電圧に替えて交流の駆動電圧を用いることが考えられる。しかし、交流の駆動電圧を用いると、薄膜インダクタと磁界遮蔽板の間に印加する駆動電圧自体が変動することから、薄膜インダクタに対して磁界遮蔽板が近づく方向と離れる方向とに振動する。このため、可変インダクタの出力にリップルが生じて回路部品として扱いづらかった。本発明は、上記課題を鑑み、低電圧で駆動でき、リップルを抑えて安定したインダクタンスが得られる可変インダクタを提供することを目的とする。本発明は、交流の駆動電圧を用いれば低電圧駆動及び帯電による薄膜インダクタと磁界遮蔽板の固着防止を図れること、及び、直列接続した複数の薄膜インダクタを所定の位相差で駆動すれば、各薄膜インダクタのインダクタンスが合成されてリップルが抑えられ、安定した出力を得られることに着目して完成されたものである。すなわち、本発明によれば、薄膜形成された薄膜インダクタ、この薄膜インダクタと対向配置した金属材料または磁性材料からなる磁界遮蔽板、この磁界遮蔽板を変位自在に支持する梁部及び薄膜インダクタと磁界遮蔽板の対向間隔を変化させるための駆動電圧が与えられる駆動電極を有し、互いに直列接続された複数のインダクタ素子と、この複数のインダクタ素子の駆動電極に、該素子毎に所定の位相差をもって、交流の駆動電圧を順に印加する駆動制御手段とを備え、複数のインダクタ素子のインダクタンス総和をインダクタンスとすることを特徴としている。駆動制御手段は、駆動電極への電圧印加により薄膜インダクタと磁界遮蔽板の間に静電力を生じさせて該薄膜インダクタと磁界遮蔽板の対向間隔を変化させることが好ましい。インダクタ素子は、短絡防止のため、薄膜インダクタ及び磁界遮蔽板と駆動電極との間に形成された絶縁膜を備えていることが実際的である。絶縁膜を備えている場合でも、交流の駆動電圧を用いれば、絶縁膜への帯電がリセットされるゼロになる瞬間があり、駆動電極と薄膜インダクタ及び磁界遮蔽板との固着を防止することができる。駆動制御手段が複数のインダクタ素子の駆動電極に印加する駆動電圧の周波数は、梁部により決定される磁界遮蔽板の共振周波数または該共振周波数との差が所定以内の周波数であることが好ましい。この態様によれば、磁界遮蔽板の共振による倍増効果で、低電圧駆動であっても磁界遮蔽板の変位量を大きく確保できる。駆動制御手段は、インダクタ素子毎の位相差を360°/素子数に設定することが実際的である。本発明によれば、低電圧で駆動でき、リップルを抑えて安定したインダクタンスが得られる可変インダクタを提供することができる。図1は、本発明の可変インダクタの全体構成を示す模式ブロック図である。可変インダクタ100は、互いに直列接続された複数のインダクタ素子XX1~Xn;nは整数と、多分割位相シフターYとを備えている。多分割位相シフターYは、複数のインダクタ素子X1~Xnの駆動制御手段であって、外部交流電源Eから供給された交流の駆動電圧をインダクタ素子X1に与え、その後、所定の位相差αずつ遅らせて、対応するインダクタ素子X2~Xnに与える複数の位相器Y1~Yn1を備えている。図2~図9は、インダクタ素子Xnの一実施形態を示している。図2はインダクタ素子Xnの概略構成を示す模式図である。インダクタ素子Xnは、対向間隔dをあけて薄膜インダクタ11と磁界遮蔽板12を配置し、薄膜インダクタ11側に、多分割位相シフターYに接続された駆動電極13を設けている。磁界遮蔽板12は、金属材料または磁性材料からなり、薄膜インダクタ11からの漏れ磁束を遮蔽する。薄膜インダクタ11及び磁界遮蔽板12と駆動電極13は、例えばSiO2からなる絶縁膜を介して電気的に絶縁されている。このインダクタ素子Xnにおいて、駆動電極13に電圧印加がない状態では、磁界遮蔽板12を変位自在に支持する梁部14のばね力によって、該磁界遮蔽板12が薄膜インダクタ11に対して所定のデフォルト位置で保持されている。図2は、薄膜インダクタ11と磁界遮蔽板12の対向間隔dが所定の間隔d0となるデフォルト位置を示している。そして、多分割位相シフターYを介して駆動電極13に交流の駆動電圧が印加されると、薄膜インダクタ11と磁界遮蔽板12の間に静電力が発生し、この静電力の作用により磁界遮蔽板12が変位する。ここで生じる静電力は、一定ではなく、該印加された交流電圧の大きさに対応して変動する。このため、磁界遮蔽板12は図示上下方向に振動し、この振動に伴って薄膜インダクタ11と磁界遮蔽板12の対向間隔dが変化し、インダクタ素子XnのインダクタンスLnも変化する。駆動電極13への電圧印加が停止されると、梁部14のばね力によって、磁界遮蔽板12は上述のデフォルト位置に復帰する。図3は、薄膜インダクタ11及び磁界遮蔽板12の対向間隔dとインダクタンスLnの関係を示している。薄膜インダクタ11及び磁界遮蔽板12の対向間隔dが狭くなるほど、磁界遮蔽板12により遮蔽される薄膜インダクタ11の漏れ磁束は増え、インダクタンスLnが小さくなる。図4は、薄膜インダクタ11に対して磁界遮蔽板12を所定の周期で振動させたときに得られるインダクタ素子XnのインダクタンスLnの位相変化を示している。図4の横軸である位相degは、駆動電圧の印加がない状態での薄膜インダクタ11と磁界遮蔽板12の対向間隔d=d0図2のときを0°とした。駆動電圧の印加により磁界遮蔽板12が薄膜インダクタ11に近づく方向図2の下方向に変位して薄膜インダクタ11と磁界遮蔽板12の対向間隔dが徐々に狭くなると、磁界遮蔽板12により遮蔽される薄膜インダクタ11からの漏れ磁束は増え、インダクタ素子XnのインダクタンスLnは小さくなっていく。逆に、磁界遮蔽板12が薄膜インダクタ11に離れる方向図2の上方向に変位して薄膜インダクタ11と磁界遮蔽板12の対向間隔dが拡がることから、磁界遮蔽板12によって遮蔽される薄膜インダクタ11からの漏れ磁束は減り、インダクタ素子XnのインダクタンスLnは大きくなる。図4では、位相270°付近で薄膜インダクタ11と磁界遮蔽板12の対向間隔dが最大となり、インダクタンスLnが最大となっている。このようにインダクタ素子XnのインダクタンスLnは、1周期360°の間に、1回のピーク値270°を有している。図5~図9を参照し、可変インダクタ素子Xnのより具体的な構成例を説明する。図5は8個のインダクタ素子X1~X8n=8を備えた可変インダクタを示す平面図であり、図6は図5の部分拡大図であり、図7は図5のVII-VII線に沿う断面図である。図8及び図9は、図5~図7の可変インダクタ素子Xnの製造工程を示す断面図である。8個のインダクタ素子X1~X8は、図5に示すように二次元的に配置され、図7の上基板20及び下基板30により構成されている。上基板20は、厚さ10μm程度のSi基板であって、平面矩形状の中央部20aと、この中央部20aの各辺から各辺から外方に延出形成された線条体20bとを備えている。中央部20aは図2の磁界遮蔽板12に対応し、線条体20bは、中央部20aを変位自在に支持する、図2の梁部14に対応している。磁界遮蔽板12は、中央部20aから外方に延出形成された配線部を介して外部交流電源Eに接続される。図示していないが、磁界遮蔽板12の配線部は、梁部14上に設けられている。梁部14の終端は下基板30に接合されており、この接合領域には、上基板20の表面を覆う絶縁膜21を介して、Ti/Au膜22が形成されている。図8a~eは上基板20の製造工程を示している。上基板20を洗浄した後、図8aに示すように、その基板表面に例えばSiO2からなる絶縁膜21を1μm程度の厚さで形成する。次に、図8bに示すように、絶縁膜21上に、下基板30との接合領域を画定するレジストR1を形成する。続いて、基板表面全体にTi/Au膜22をスパッタ成膜し、レジストR1をリフトオフする。すると、図8cに示すように、下基板30との接合領域のみにTi/Au膜22が形成される。続いて、図8dに示すように、形成すべき中央部と線条体部を画定するレジストR2を形成する。そして、レジストR2で覆われていない絶縁膜21をフッ酸系ガスでエッチングし、さらに、上基板20をSF6などのガスを用いて反応性イオンエッチングにより除去し、レジストR2を除去する。すると、図8eに示すように、上基板20の中央部20aからなる磁界遮蔽板12及び線条体20bからなる梁部14が得られる。下基板30は、上基板20との接合領域30aとインダクタ形成用の凹部30bを設けたSi基板である。下基板30の表面には、例えばSiO2からなる絶縁膜31が全面的に形成されている。接合領域30aには絶縁膜31を介してTi/Au膜32が形成されており、凹部30b上には絶縁膜31を介して薄膜インダクタ11と駆動電極13が形成されている。薄膜インダクタ11は、所定の線幅を有する導体膜を所定間隔で角状に巻いて形成したものである。駆動電極13は、薄膜インダクタ11の導体膜が形成する内周領域に配設され、該内周領域よりも小さな平面矩形状を有している。薄膜インダクタ11と駆動電極13は、Ti/Au膜からなり、接合領域30aのTi/Au膜32と同一工程で形成されている。図9a~fは、下基板30の製造工程を示している。下基板30を洗浄した後、図9aに示すように接合領域30aを覆うレジストR3を下基板30上に形成し、図9bに示すようにレジストR3で覆われていない下基板30の表面を所定厚さだけエッチングにより削ってインダクタ形成用の凹部30bを形成する。エッチング後はレジストR3を除去する。続いて、図9cに示すように、下基板30の接合領域30a及び凹部30bを含む表面全体に、例えばSiO2からなる絶縁膜31を1μm程度の厚さで成膜する。続いて、図9dに示すように、絶縁膜31上に、形成すべき薄膜インダクタ、駆動電極及び接合部を画定するレジストR4を形成してから、Ti/Au膜32を全面的に成膜する。Ti/Au膜32は、1000ÅのTi膜と1μmのAu膜を連続スパッタ成膜することで得られる。Ti/Au膜32を形成したら、レジストR4をリフトオフにより除去する。すると、図9eに示すように、接合領域30aには絶縁膜31を介してTi/Au膜32が形成され、かつ、凹部30bには絶縁膜31を介してTi/Au膜32からなる薄膜インダクタ11及び駆動電極13が形成された、下基板30が得られる。上基板20の中央部20aからなる磁界遮蔽板12と下基板30の薄膜インダクタ11を対向させ、高温高圧環境下例えば350°C、10気圧で上基板20と下基板30を気密に接合すると、上基板20のTi/Au膜22と下基板30のTi/Au膜32が接合して接合部40を形成し、図7の可変インダクタ素子Xnが得られる。磁界遮蔽板12の薄膜インダクタ11と対向する面に形成された絶縁膜21及び薄膜インダクタ11及び駆動電極13の直下に形成された絶縁膜31は、薄膜インダクタ11及び磁界遮蔽板12と駆動電極13の短絡防止用の絶縁膜である。図10及び図11を参照し、多分割位相シフターYによる複数のインダクタ素子X1~Xnの駆動制御について説明する。可変インダクタ100のインダクタンスLは、複数のインダクタ素子X1~Xnが直列接続されているから、各素子のインダクタンスL1~Lnの総和である。多分割位相シフターYの各位相器Y1~Yn1の位相差αは、各インダクタ素子X1~XnのインダクタンスL1~Lnが1周期中に1回のピーク値を有することから、α=360°/素子数nにより決定する。図10は、多分割位相シフターYが8個のインダクタ素子X1~X8の駆動制御する場合のタイミングチャートである。図10において、駆動電圧信号1の状態はインダクタ素子X1~X8に交流の駆動電圧が印加されることを意味し、駆動電圧信号0の状態はインダクタ素子X1~X8への駆動電圧が印加されていないことを意味している。多分割位相シフターYは、基準パルス信号に基づいて動作し、7個の位相器Y1~Y7が位相差α=45°で8個のインダクタ素子X1~X8に交流駆動電源Eからの駆動電圧を順番に印加していく。基準パルス信号の1パルス分のパルス間隔は各位相器Y1~Y7の位相差α=45°に対応している。図10のように位相差α=45°で8個のインダクタ素子XnX1~X8をn=1から順に駆動させると、これら8個のインダクタ素子X1~X8の出力総和として得られる可変インダクタ100のインダクタンスLが平滑化され、リップルが低減する。図11は、図10のタイミングチャートで駆動制御された可変インダクタ100のインダクタンスLの位相変化を示すグラフである。この図11から明らかなように、可変インダクタ100のインダクタンスLは、リップルが±1以内に抑えられ、ほぼ一定となった。図12は、可変インダクタが備えるインダクタ素子数nとリップルの関係を示している。図12に示すように、インダクタ素子数nが増えるほどリップルは低減し、n≧8ではリップルを±1以内に抑えられることが明らかである。上記複数のインダクタ素子X1~Xnに与える交流の駆動電圧の周波数は、1~100kHzの範囲で適宜設定でき、本実施形態では磁界遮蔽板12の共振周波数付近に設定してある。この共振周波数付近の駆動電圧を用いると、磁界遮蔽板12の共振による増倍効果で大きな変位量が得られ、低電圧駆動の実現に有利である。磁界遮蔽板12の共振周波数は、梁部14の形状、ばね定数、重さ等により決定される。また、可変インダクタ100のインダクタンスLの大きさは、複数のインダクタ素子X1~Xnに印加する駆動電圧の大きさにより任意に設定可能である。本実施形態によれば、複数のインダクタ素子X1~Xnを直列接続し、これら複数のインダクタ素子X1~Xnを所定の位相差αで交流の駆動電圧を印加して駆動制御するので、複数のインダクタ素子X1~Xnの出力総和として得られる可変インダクタ100のインダクタンスLが平滑化され、リップルは低減される。これにより、交流の駆動電圧を用いても安定したインダクタンスLが得られ、回路部品として扱いやすくなった。そして、交流の駆動電圧を用いたことにより低電圧駆動を実現でき、本可変インダクタを組み込む装置側の低消費電力化、小型化及び薄型化に貢献できる。さらに、駆動電圧の周波数を磁界遮蔽板の共振周波数付近に設定したので、低い駆動電圧であっても磁界遮蔽板の変位量を大きく確保でき、可変比を大きくすることが可能である。また、交流の駆動電圧を用いたことにより薄膜インダクタ及び磁界遮蔽板の上下少なくとも一方に形成された絶縁膜の帯電がリセットされるゼロになる瞬間があり、薄膜インダクタと磁界遮蔽板の固着を防止することができる。以上では、薄膜インダクタ11と磁界遮蔽板12を1ずつ備えた実施形態について説明したが、磁界遮蔽板12を挟んで両側に薄膜インダクタ11を一対で備えるタイプにも本発明は適用可能である。磁界遮蔽板の両側に一対の薄膜インダクタを設けた場合、この一対の薄膜インダクタに対して一つの位相器から位相が180°異なる駆動電圧を同時に与えることができるので、備える位相器の数を減らすことが可能である。具体的には、薄膜インダクタと磁界遮蔽板を1ずつ備えた場合は8個のインダクタ素子に対して7個の位相器が必要となるが、磁界遮蔽板の両側に一対の薄膜インダクタを備えた場合は、インダクタ素子に対して位相差225°=45°180°、270°=90°180°、315°=135°180°を与える位相器を省略でき、4個の位相器のみで制御可能となる。このように位相器の数を減らせれば、位相器の配置スペースを省略できるので、小型化及び薄型化の利点がある。この場合も、多分割位相シフターの各位相器の位相差αは、α=360°/素子数nにより決定する。また、薄膜インダクタ11と磁界遮蔽板12の間に静電力を生じさせる駆動電圧を供給するための駆動電極13は、本実施形態のように薄膜インダクタ11側薄膜インダクタ11と同一基板上に設ける構成としても、磁界遮蔽板12側磁界遮蔽板12と同一基板上に設ける構成としてもよい。以上では、駆動電圧の印加により薄膜インダクタと磁界遮蔽板の間に静電力を発生させ、該静電力の作用によりその対向間隔を変化させる実施形態で本発明を説明したが、駆動電圧の印加により薄膜インダクタと磁界遮蔽板の間に磁力または圧電力を生じさせてその対向間隔を変化させる態様にも、本発明は適用可能である。