半導体基板と、前記半導体基板内に形成された第1および第2の素子分離絶縁膜と、前記第1および第2の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極を挟むように形成された、第1導電型の第1の主端子領域および前記第1導電型とは逆導電型の第2導電型の第2の主端子領域と、前記半導体基板内に前記第1および第2の素子分離絶縁膜に接するように形成され、前記第1および第2の主端子領域の下面よりも深い位置に上面を有する、前記第2導電型の第1の拡散層と、前記半導体基板内において、前記半導体基板の表面と前記第1の拡散層とを接続し、かつ前記第2の主端子領域に接する位置に形成された、前記第2導電型の第2の拡散層と、前記半導体基板内において、前記第1の主端子領域の下面に接し、前記第1の拡散層と離間された位置に形成された、前記第2導電型の下部拡散層と、を備える半導体装置。半導体基板と、前記半導体基板内に形成された第1および第2の素子分離絶縁膜と、前記第1および第2の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極を挟むように形成された、第1導電型の第1の主端子領域および前記第1導電型とは逆導電型の第2導電型の第2の主端子領域と、前記半導体基板内に前記第1および第2の素子分離絶縁膜に接するように形成され、前記第1および第2の主端子領域の下面よりも深い位置に上面を有する、前記第2導電型の第1の拡散層と、を備える半導体装置。さらに、前記半導体基板内において、前記半導体基板の表面と前記第1の拡散層とを接続する位置に形成された、前記第2導電型の第2の拡散層を備える、請求項2に記載の半導体装置。前記第2の拡散層は、前記第2の素子分離絶縁膜と、前記半導体基板内に形成された第3の素子分離絶縁膜との間に形成されている、請求項3に記載の半導体装置。前記第2の拡散層は、前記第2の主端子領域に接する位置に形成されている、請求項3に記載の半導体装置。さらに、前記半導体基板内において、前記第1の主端子領域の下面に接し、前記第1の拡散層と離間された位置に形成された、前記第2導電型の下部拡散層を備える、請求項2から5のいずれか1項に記載の半導体装置。さらに、前記半導体基板内において、前記半導体基板の表面と、前記半導体基板内の前記第1の拡散層の下側の領域とを接続する位置に形成された、前記第1導電型の第2の拡散層を備える、請求項2に記載の半導体装置。バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第1および第2の素子分離絶縁膜とを備える。さらに、前記装置は、前記第1および第2の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第1導電型の第1の主端子領域および前記第1導電型とは逆導電型の第2導電型の第2の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第1および第2の素子分離絶縁膜に接するように形成され、前記第1および第2の主端子領域の下面よりも深い位置に上面を有する、前記第2導電型の第1の拡散層を備える。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す断面図である。図1の半導体装置は、複数のトンネルトランジスタを備えている。図1には、これらのトランジスタの例として、2つのトンネルトランジスタTr1、Tr2が示されている。トンネルトランジスタTr1、Tr2は、いずれもN型トランジスタである。また、図1の半導体装置は、これらのトランジスタTr1、Tr2の構成要素等として、半導体基板101と、第1の拡散層102と、ウェル領域103と、素子分離絶縁膜111と、ゲート絶縁膜121と、ゲート電極122と、側壁絶縁膜123と、ソース領域131と、ドレイン領域132と、第2の拡散層133と、層間絶縁膜141などを備えている。半導体基板101は、例えばシリコン基板である。本実施形態では、半導体基板101は、i型intrinsic基板であるが、低濃度のP型不純物を含むP型基板でもよい。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。X方向は、Tr1、Tr2のゲート長方向に相当し、Y方向は、Tr1、Tr2のチャネル幅方向に相当する。なお、本実施形態の半導体基板101は、図1に示すように、SOI基板を構成する半導体基板ではなく、バルク半導体基板であることに留意されたい。素子分離絶縁膜111は、半導体基板101内に、Y方向に延びるように形成されている。素子分離絶縁膜111は、例えばシリコン酸化膜である。図中、Tr1の左側、右側の素子分離絶縁膜111b、111cは、それぞれ第1、第2の素子分離絶縁膜の例である。同様に、Tr2の左側、右側の素子分離絶縁膜111a、111bは、それぞれ第1、第2の素子分離絶縁膜の例である。トンネルトランジスタTr1、Tr2の各々は、図1に示すように、ゲート絶縁膜121と、ゲート電極122と、側壁絶縁膜123と、ソース領域131と、ドレイン領域132とを備えている。ゲート電極122は、素子分離絶縁膜111間の半導体基板101上に、ゲート絶縁膜121を介して形成されている。また、側壁絶縁膜123は、ゲート電極122の側面に形成されている。ゲート絶縁膜121は、例えばシリコン酸化膜であり、ゲート電極122は、例えばポリシリコン層である。また、側壁絶縁膜123は、例えばシリコン酸化膜またはシリコン窒化膜である。ソース領域131とドレイン領域132は、半導体基板101内に、ゲート電極122を挟むように形成されている。本実施形態では、ソース領域131はP型領域であり、ドレイン領域132はN型領域である。ソース領域131とドレイン領域132は、それぞれ第1の主端子領域と第2の主端子領域の例である。また、P導電型とN導電型は、それぞれ第1導電型と第2導電型の例である。第1および第2の拡散層102、133は、図1に示すように、半導体基板101内に形成されている。第1の拡散層102は、図1に示す4本の素子分離絶縁膜111a~111dに接するように形成されており、かつ、ソース領域131やドレイン領域132の下面よりも深い位置に上面を有している。よって、Tr1、Tr2の下部には、第1の拡散層102の下側の領域と電気的に分離されたウェル領域103が形成されている。本実施形態では、第1の拡散層102はN型層である。第2の拡散層133は、半導体基板101の表面と第1の拡散層102とを接続する位置に形成されている。本実施形態では、第2の拡散層133はN型層である。また、第2の拡散層133は、素子分離絶縁膜111同士の間に形成されている。図中、第2の拡散層133の右側の素子分離絶縁膜111dは、第3の素子分離絶縁膜の例である。本実施形態では、第2および第3の素子分離絶縁膜111間のX方向の幅は、第1および第2の素子分離絶縁膜111間のX方向の幅よりも狭く設定されている。層間絶縁膜141は、半導体基板101上に、トンネルトランジスタTr1、Tr2を覆うように形成されている。層間絶縁膜141は、例えばシリコン酸化膜である。なお、本実施形態では、半導体基板101は、低濃度のN型不純物を含むN型基板でもよい。この場合、第1、第2の拡散層102、133は、P型層とする。また、本実施形態では、トンネルトランジスタTr1、Tr2は、P型トランジスタでもよい。この場合、ソース層131はN型層とし、ドレイン領域132はP型層とする。以上のように、本実施形態では、半導体基板101内に第1の拡散層102が形成されている。そして、第1の拡散層102は、素子分離絶縁膜111a~111cに接するように形成されており、かつ、ソース領域131やドレイン領域132の下面よりも深い位置に上面を有している。よって、本実施形態では、素子分離絶縁膜111a~111cと第1の拡散層102により、トランジスタTr1とトランジスタTr2が互いに電気的に分離されている。このように、本実施形態によれば、バルク半導体基板101上に形成されたトンネルトランジスタTr1、Tr2同士を電気的に分離することができる。また、本実施形態では、半導体基板101の表面と第1の拡散層102が、第2の拡散層133により接続されている。このような構造の利点については、図2を参照して説明する。図2は、第1実施形態の半導体装置の動作を説明するための断面図である。図2では、説明の便宜上、半導体基板101はP型基板となっているが、以下の説明は、半導体基板101がi型基板の場合にも成り立つ。図2では、Tr1のソース領域131とTr2のドレイン領域132が、配線により電気的に接続されている。また、Tr1のドレイン領域132は、電源電圧Vd>0に接続され、Tr2のソース領域131は、接地電圧Vs=0に接続されている。その結果、Tr1とTr2は、図3に示すように、カスコード接続されており、縦積み回路を構成している。図3は、トンネルトランジスタTr1、Tr2の回路構成を示す回路図である。図2に戻り、半導体装置の説明を続ける。図2では、電圧Vout、すなわち、Tr1のソース電圧やTr2のドレイン電圧が、正になる。よって、第1の拡散層102に0Vが掛かると、Tr1のソース領域131と第1の拡散層102との間のPN接合に順バイアスが掛かり、Tr1のソース領域131から第1の拡散層102にリーク電流が流れてしまう。図2の符号R1は、このリーク電流が流れる領域を示す。このようなリーク電流は、第1の拡散層102の電位を、電圧Voutよりも高くすることで抑制できる。そこで、本実施形態では、第2の拡散層133の電位Vsubを電源電圧Vdに設定する。その結果、第1の拡散層102の電位が電源電圧Vdとなり、領域R1内のPN接合には逆バイアスが掛かる。よって、本実施形態によれば、この逆バイアスにより、上記のリーク電流を抑制することができる。本実施形態では、第2の拡散層133は、半導体基板101の表面と第1の拡散層102を接続する位置に形成されている。よって、本実施形態では、第2の拡散層133上にコンタクトプラグを配置することで、コンタクトプラグから第2の拡散層133を介して第1の拡散層102に電圧を印加することが可能となる。よって、本実施形態によれば、第2の拡散層133に電源電圧Vdを印加することで、領域R1内のPN接合に逆バイアスを印加し、上記のリーク電流を抑制することが可能となる。なお、符号R2で示す領域では、Tr2のドレイン領域132と、ウェル領域103と、第1の拡散層102が、NPN接合を形成している。よって、領域R2内では、電圧Voutが低い場合にも、リーク電流の発生は抑制される。1第1実施形態の半導体装置の製造方法次に、図4、図5を参照し、第1実施形態の半導体装置の製造方法を説明する。図4、図5は、第1実施形態の半導体装置の製造方法を示す断面図である。まず、図4に示すように、半導体基板101内に素子分離絶縁膜111を形成する。素子分離絶縁膜111は、半導体基板101内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面をCMPChemicalMechanicalPolishingにより平坦化することで形成可能である。本実施形態の素子分離絶縁膜102は、STIShallowTrenchIsolation絶縁膜に相当する。次に、図4に示すように、イオン注入により、半導体基板101内に、第1の拡散層102となるN型層を形成する。このN型層用のN型不純物の例としては、リンPやヒ素Asが挙げられる。本実施形態では、第1の拡散層102を、図4に示す4本の素子分離絶縁膜111の底部に接する位置に形成する。その結果、素子分離絶縁膜111間には、ウェル領域103が形成される。また、本実施形態では、第1の拡散層102を、後に形成するソース領域131やドレイン領域132とは接触しない深さに形成する。次に、図4に示すように、素子分離絶縁膜111間の半導体基板101上に、ゲート絶縁膜121を介してゲート電極122を形成する。さらに、ゲート電極122の形成後に、不図示のスペーサ層を形成する。ゲート電極122は、半導体基板101上に、ゲート絶縁膜121となる絶縁膜を形成し、この絶縁膜上に、ゲート電極122となる電極材を形成し、この電極材をRIEReactiveIonEtchingによりエッチングすることで形成可能である。次に、図5に示すように、リソグラフィとイオン注入により、半導体基板101内に、ソース領域131となるP型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンBF2またはボロンBである。次に、図5に示すように、リソグラフィとイオン注入により、半導体基板101内に、ドレイン領域132となるN型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。次に、図5に示すように、リソグラフィとイオン注入により、半導体基板101内に、第2の拡散層133となるN型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。本実施形態では、図5のイオン注入の際の加速電圧を、第2の拡散層133が第1の拡散層102に到達する値に設定する。また、本実施形態では、半導体基板101の表面付近の不純物濃度が高い不純物濃度プロファイルを作製したい場合には、必要に応じて複数回のイオン注入を行う。なお、本実施形態では、第2の拡散層133を、第1の拡散層102を貫通するよう形成していてもよいし、第1の拡散層102を貫通しないよう形成してもよい。すなわち、第2の拡散層133の下面は、第1の拡散層102の下面よりも下方に位置していてもよいし、第1の拡散層102の下面よりも上方に位置していてもよい。前者の構造には、第2の拡散層133を、確実に第1の拡散層102と接続できるという利点がある。また、後者の構造には、図5のイオン注入の際のイオン注入量や加速電圧を低く抑えることができるという利点がある。その後、本実施形態では、ゲート電極122の側面に側壁絶縁膜123を形成する。さらには、半導体基板101上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図1の半導体装置が製造される。2第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態において、第1の拡散層102は、半導体基板101内に素子分離絶縁膜111a~111cに接するように形成され、ソース領域131やドレイン領域132の下面よりも深い位置に上面を有している。よって、本実施形態によれば、素子分離絶縁膜111a~111cと第1の拡散層102により、トランジスタTr1とトランジスタTr2が互いに電気的に分離される。このように、本実施形態によれば、バルク半導体基板101上に形成されたトンネルトランジスタTr1、Tr2同士を電気的に分離することが可能となる。また、本実施形態において、第2の拡散層133は、半導体基板101の表面と第1の拡散層102とを接続する位置に形成される。よって、本実施形態によれば、第2の拡散層133を介して第1の拡散層102に電圧を印加することが可能となる。よって、本実施形態によれば、トランジスタTr1のソース領域131と第1の拡散層102との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。なお、本実施形態のトンネルトランジスタTr1、Tr2は、縦積み回路を構成しているが、本実施形態は、縦積み回路以外の回路を構成するトンネルトランジスタTr1、Tr2にも適用可能である。第2実施形態図6は、第2実施形態の半導体装置の構造を示す断面図である。本実施形態では、図1の第2の拡散層133が、図6の第2の拡散層201に置き換えられている。図6の第2の拡散層201は、第1実施形態と同様に、N型層であり、半導体基板101の表面と第1の拡散層102とを接続する位置に形成されている。ただし、図6の第2の拡散層201は、第1実施形態とは異なり、素子分離絶縁膜111b、111c間において、ドレイン領域132に接する位置に形成されている。本実施形態によれば、素子分離絶縁膜111dを配置するスペースや、素子分離絶縁膜111c、111d間のスペースが不要となるため、第1実施形態に比べて、半導体装置の回路面積を縮小することができる。一方、第1実施形態によれば、Tr1のドレイン電圧と第2の拡散層133の電圧を独立に制御することができる。なお、本実施形態では、第2の拡散層201に対し、常にTr1のドレイン領域132と同じ電圧が印加される。よって、本実施形態では、ドレイン領域132に電源電圧Vdが印加されている場合には、常に領域R1内に逆バイアスが印加され、領域R1内のリーク電流が抑制される。1第2実施形態の半導体装置の製造方法次に、図7、図8を参照し、第2実施形態の半導体装置の製造方法を説明する。図7、図8は、第2実施形態の半導体装置の製造方法を示す断面図である。図7~図8の工程はそれぞれ、図4~図5の工程と同様に行われる。ただし、図7の工程では、素子分離絶縁膜111dの形成は不要である。また、図8の工程では、第2の拡散層201が、素子分離絶縁膜111b、111c間にて、ドレイン領域132に接する位置に形成される。本実施形態では、図8のイオン注入の際の加速電圧を、第2の拡散層201がドレイン領域132を貫通して第1の拡散層102に到達する値に設定する。なお、第2の拡散層201は、各トンネルトランジスタごとに形成せずに、複数のトンネルトランジスタで共有してもよい。本実施形態では、第2の拡散層201が、トンネルトランジスタTr1、Tr2により共有されている。これは、第1実施形態の第2の拡散層133についても同様である。2第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、第2の拡散層201が、半導体基板101の表面と第1の拡散層102とを接続する位置に形成される。よって、本実施形態によれば、第1実施形態と同様に、トランジスタTr1のソース領域131と第1の拡散層102との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。また、本実施形態では、第2の拡散層201が、素子分離絶縁膜111b、111c間において、ドレイン領域132に接する位置に形成されている。よって、本実施形態によれば、第1実施形態に比べて、半導体装置の回路面積を縮小することが可能となる。第3実施形態図9は、第3実施形態の半導体装置の構造を示す断面図である。図9の半導体装置は、半導体基板101内に、第1、第2の拡散層102、201に加え、下部拡散層301を備えている。下部拡散層301は、Tr1のソース領域131の下面に接する位置に形成されているが、第1の拡散層102とは離間された位置に形成されている。本実施形態の下部拡散層301は、N型層であり、Tr1のソース領域131の導電型とは逆導電型となっている。なお、下部拡散層301は、ソース領域131の下面と、X方向の側面と、-X方向の側面に接しているが、ソース領域131の表面を完全には覆っていない。下部拡散層301のX方向の側面と-X方向の側面は、図9に示すように、半導体基板101の表面付近がウェル領域103に露出している。これらの露出側面のうち、X方向の露出側面は、トンネル電流を流すために開口されている。以上のように、本実施形態の下部拡散層301は、Tr1のソース領域131の下面に接し、第1の拡散層102とは離間された位置に形成されている。このような構造の利点については、図10を参照して説明する。図10は、第3実施形態の半導体装置の動作を説明するための断面図である。図10では、説明の便宜上、半導体基板101はP型基板となっているが、以下の説明は、半導体基板101がi型基板の場合にも成り立つ。図10は、N型MOSFETを示す。図10では、ソース領域131のPN接合面が、ソース領域131とウェル領域103との間に形成されている。符号C1は、このPN接合面の静電容量を示す。この容量C1が、ソース領域131の負荷容量となる。図10では、このPN接合面の面積が小さいため、負荷容量C1の値は小さい。図10は、第2実施形態のトンネルトランジスタTr1を示す。図10では、PN接合面が、第1の拡散層102とウェル領域131との間に形成されている。符号C2は、このPN接合面の静電容量を示す。この容量C2が、ソース領域131の実効的な負荷容量となる。図10では、このPN接合面の面積が大きいため、負荷容量C2の値は大きい。よって、同一寸法で比較した場合、図10のソース領域131の負荷容量C2は、図10のソース領域131の負荷容量C1よりも大きくなるC2>C1。図10は、第3実施形態のトンネルトランジスタTr1を示す。図10では、PN接合面が、第1の拡散層102とウェル領域131の間と、下部拡散層201とウェル領域103との間に形成されている。そのため、ソース領域131の実効的な負荷容量Cは、前者の容量C2と後者の容量C3の直列接続となる。即ち、1/C=1/C21/C3である。よって、同一寸法で比較した場合、図10のソース領域131の負荷容量Cは、図10のソース領域131の負荷容量C2よりも小さくなるC<C2。このように、本実施形態によれば、下部拡散層301により、トランジスタTr1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタTr1の特性に与える影響が問題となる場合に有効である。1第3実施形態の半導体装置の製造方法次に、図11、図12を参照し、第3実施形態の半導体装置の製造方法を説明する。図11、図12は、第3実施形態の半導体装置の製造方法を示す断面図である。まず、図7~図7の工程を実行する。次に、図11に示すように、リソグラフィとイオン注入により、半導体基板101内に、ソース領域131となるP型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Tr1のソース領域131の形成位置が、第1、第2実施形態と異なることに留意されたい。次に、図11に示すように、このP型層を取り囲むような斜めイオン注入により、このP型層の下部に、下部拡散層301となるN型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。その後、本実施形態では、図12、図12の工程を、それぞれ図8、図8の工程と同様に実行する。こうして、図9の半導体装置が製造される。2第3実施形態の効果最後に、第3実施形態の効果について説明する。以上のように、本実施形態では、下部拡散層301が、Tr1のソース領域131の下面に接し、第1の拡散層102とは離間された位置に形成されている。よって、本実施形態によれば、下部拡散層301の静電容量により、トンネルトランジスタTr1の実効的な負荷容量を低減することが可能となる。第4実施形態図13は、第4実施形態の半導体装置の構造を示す断面図である。本実施形態では、図9の下部拡散層301が、図13の下部拡散層401に置き換えられている。図13の下部拡散層401は、第3実施形態と同様に、N型層である。また、図13の下部拡散層401は、第3実施形態と同様に、Tr1のソース領域131の下面に接し、第1の拡散層102とは離間された位置に形成されている。ただし、図13の下部拡散層401は、ソース領域131の下面と-X方向の側面に接しているが、ソース領域131のX方向の側面には接していない。よって、下部拡散層301のX方向の側面は、図13に示すように、ウェル領域103に完全に露出している。本実施形態には、第3実施形態に比べて、トンネル電流を流すための開口部を確実に確保できるという利点がある。1第4実施形態の半導体装置の製造方法次に、図14、図15を参照し、第4実施形態の半導体装置の製造方法を説明する。図14、図15は、第4実施形態の半導体装置の製造方法を示す断面図である。まず、図7~図7の工程を実行する。次に、図14に示すように、リソグラフィとイオン注入により、半導体基板101内に、ソース領域131となるP型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Tr1のソース領域131の形成位置が、第1、第2実施形態と異なることに留意されたい。次に、図14に示すように、リソグラフィとイオン注入により、半導体基板101内に、ドレイン領域132となるN型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。次に、図15に示すように、エッチバックにより、ゲート電極122の側面に側壁絶縁膜123を形成する。次に、図15に示すように、上記のP型層を取り囲むような斜めイオン注入により、上記のP型層の下部に、下部拡散層401となるN型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。本実施形態では、側壁絶縁膜123がマスクとなるため、P型層のX方向の側面は、ウェル領域103に露出されたままとなる。その後、本実施形態では、図15の工程を、図8の工程と同様に実行する。こうして、図13の半導体装置が製造される。2第4実施形態の効果最後に、第4実施形態の効果について説明する。以上のように、本実施形態では、下部拡散層401が、Tr1のソース領域131の下面に接し、第1の拡散層102とは離間された位置に形成されている。よって、本実施形態によれば、第4実施形態と同様に、下部拡散層401の静電容量により、トンネルトランジスタTr1の実効的な負荷容量を低減することが可能となる。また、本実施形態では、下部拡散層401は、ソース領域131の下面と-X方向の側面に接しているが、ソース領域131のX方向の側面には接していない。よって、本実施形態によれば、トンネル電流を流すための開口部を確実に確保することが可能となる。第5実施形態図16は、第5実施形態の半導体装置の構造を示す断面図である。本実施形態では、図1の第2の拡散層133が、図16の第2の拡散層501に置き換えられている。図16に示すように、第2の拡散層501は、P型基板である半導体基板101内において、素子分離絶縁膜111c、111d間に形成されている。また、第2の拡散層501は、P型層であり、半導体基板101と同じ導電型となっており、第1の拡散層102とは逆導電型となっている。図16に示す符号101aは、半導体基板101内における第1の拡散層102の下側の領域を示す。第2の拡散層501は、半導体基板101の表面と、半導体基板101内の領域101aとを接続する位置に形成されている。よって、領域101aは、第2の拡散層501と電気的に接続されている。一方、第1の拡散層102は、電気的に浮遊状態となっている。なお、本実施形態では、第2の拡散層501は、P型領域501aを含んでいる。P型領域501aは、ソース領域131と共に半導体基板101の表面に形成された拡散層である。本実施形態では、第2の拡散層501内にP型領域501aが形成されているが、第2の拡散層501内にはこのようなP型領域501aが形成されていなくてもよい。また、本実施形態では、素子分離絶縁膜111c、111d間のX方向の幅が、素子分離絶縁膜111a、111b間のX方向の幅や、素子分離絶縁膜111a、111b間のX方向の幅よりも狭く設定されている。第1実施形態と同様である。素子分離絶縁膜111dは、第3の素子分離絶縁膜の例である。また、本実施形態では、半導体基板101は、低濃度のP型不純物を含むP型基板であるが、i型基板や、低濃度のN型不純物を含むN型基板でもよい。図17は、第5実施形態の半導体装置の動作を説明するための断面図である。図17は、本実施形態のトンネルトランジスタTr1を示す。図17では、第2の拡散層501の電位が接地電圧に設定されている。よって、半導体基板101内の領域101aには、接地電圧が印加されている。一方、第1の拡散層102は、電気的に浮遊状態となっている。図17では、PN接合面が、第1の拡散層102とウェル領域131の間と、第1の拡散層102と領域101aとの間に形成されている。そのため、ソース領域131の実効的な負荷容量Cは、前者の容量C2と後者の容量C4の直列接続となる。即ち、1/C=1/C21/C4である。よって、同一寸法で比較した場合、図17のソース領域131の負荷容量Cは、上述の図10のソース領域131の負荷容量C2よりも小さくなるC<C2。このように、本実施形態によれば、第2の拡散層501により、第3、第4実施形態と同様に、トランジスタTr1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタTr1の特性に与える影響が問題となる場合に有効である。1第5実施形態の半導体装置の製造方法次に、図18、図19を参照し、第5実施形態の半導体装置の製造方法を説明する。図18、図19は、第5実施形態の半導体装置の製造方法を示す断面図である。まず、図18に示すように、半導体基板101内に素子分離絶縁膜111を形成する。図18の工程は、図4の工程と同様に行われる。次に、図18に示すように、イオン注入により、半導体基板101内に、第1の拡散層102となるN型層を形成する。図18の工程は、図4の工程と同様に行われる。ただし、第1の拡散層102は、素子分離絶縁膜111dの底部にまで延在させる必要はない。次に、図18に示すように、リソグラフィとイオン注入により、半導体基板101内に、第2の拡散層501となるP型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。第2の拡散層501は、素子分離絶縁膜111c、111d間に形成される。次に、図19に示すように、素子分離絶縁膜111間の半導体基板101上に、ゲート絶縁膜121を介してゲート電極122を形成する。さらに、ゲート電極122の形成後に、不図示のスペーサ層を形成する。図19の工程は、図4の工程と同様に行われる。次に、図19に示すように、リソグラフィとイオン注入により、半導体基板101内に、ソース領域131となるP型層を形成する。図19の工程は、図5の工程と同様に行われる。ただし、このイオン注入では、ソース領域131と共に、第2の拡散層501内のP型領域501aが形成される。次に、図19に示すように、リソグラフィとイオン注入により、半導体基板101内に、ドレイン領域132となるN型層を形成する。図19の工程は、図5の工程と同様に行われる。その後、本実施形態では、ゲート電極122の側面に側壁絶縁膜123を形成する。さらには、半導体基板101上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図16の半導体装置が製造される。2第5実施形態の効果最後に、第5実施形態の効果について説明する。以上のように、本実施形態では、第2の拡散層501が、半導体基板101の表面と、半導体基板101内の第1の拡散層102の下側の領域101aとを接続する位置に形成されている。よって、本実施形態によれば、第1の拡散層102と領域101aとの間の静電容量により、トンネルトランジスタTr1の実効的な負荷容量を低減することが可能となる。以上、第1から第5実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。