参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン/オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはnMOSトランジスタおよび/またはpMOSトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをnMOSトランジスタまたはpMOSトランジスタに加えてnMOSトランジスタまたはpMOSトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにnMOSトランジスタのドレイン、ゲートおよび/またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項1に記載の信号デスキュー装置。ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにpMOSトランジスタのドレイン、ゲートおよび/またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項1に記載の信号デスキュー装置。一回あたり0.1~100秒間のホットキャリアインジェクションストレスを繰り返し加える請求項1~3のいずれかひとつに記載の信号デスキュー装置。印加電圧が交流電圧である請求項2~4のいずれかひとつに記載の信号デスキュー装置。参照信号とローカル信号のそれぞれがクロック信号である、請求項1~5のいずれかひとつに記載の信号デスキュー装置。請求項1~6のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする請求項7に記載の低スキュー信号回路。信号デスキュー装置がH字状ツリーとなって繋がっている請求項7または8に記載の低スキュー信号回路。nMOSトランジスタおよび/またはpMOSトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、nMOSトランジスタまたはpMOSトランジスタのドレイン、ソースおよび/またはゲートに印加される電圧を制御することを特徴とする信号バッファー。参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。請求項1~6に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する請求項12に記載の信号デスキュー方法。本発明の目的は、サブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持ったホットキャリアインジェクションHCIストレス印加を利用することによる信号デスキュー装置および信号デスキュー方法を提供することである。本発明者は上記目的を達成するためにホットキャリアインジェクションの検討を進めた結果、参照信号とローカル信号を受け取り、参照信号とローカル信号を比較して位相差を検出し、次いで位相差の値に従ってホットキャリアインジェクションストレスをローカル信号バッファーに加えると、ローカル信号が遅延されて信号の位相を一致させることができることを見出した。本発明はこれらの知見に基づいてさらに検討を重ねた結果完成するに至った。すなわち、本発明は以下の態様を含む。1参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン/オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはnMOSトランジスタおよび/またはpMOSトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをnMOSトランジスタまたはpMOSトランジスタに加えてnMOSトランジスタまたはpMOSトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。2ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにnMOSトランジスタのドレイン、ゲートおよび/またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える1に記載の信号デスキュー装置。3ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにpMOSトランジスタのドレイン、ゲートおよび/またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える1に記載の信号デスキュー装置。4一回あたり0.1~100秒間のホットキャリアインジェクションストレスを繰り返し加える1~3のいずれかひとつに記載の信号デスキュー装置。5印加電圧が交流電圧である2~4のいずれかひとつに記載の信号デスキュー装置。6参照信号とローカル信号のそれぞれがクロック信号である、1~5のいずれかひとつに記載の信号デスキュー装置。71~6のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。8スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする7に記載の低スキュー信号回路。9信号デスキュー装置がH字状ツリーとなって繋がっている7または8に記載の低スキュー信号回路。10nMOSトランジスタおよび/またはpMOSトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、nMOSトランジスタまたはpMOSトランジスタのドレイン、ソースおよび/またはゲートに印加される電圧を制御することを特徴とする信号バッファー。11参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。121~6に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。13設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する12に記載の信号デスキュー方法。本発明によれば、ホットキャリアインジェクションHCIストレスを利用した信号デスキュー装置および信号デスキュー方法が提供される。本発明によれば、サブスレッショルドまたはニアスレッショルドデジタル回路などのためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持つ低スキュー信号回路が提供される。さらに本発明に係る信号デスキュー装置および信号デスキュー方法を用いることによって、超低圧VDDデジタル回路における時間収率損を減らすし、また低スキュー回路を容易に設計することができる。本発明の詳細を以下に説明する。図12に、nMOSトランジスタにおいて一般的に生じるHCI効果を示す。ホットキャリアインジェクションHCIは、ソリッドステート電子素子または半導体電子素子において電子または正孔のいずれかが、ポテンシャル障壁を乗り越えるのに必要十分な動的エネルギーを得て、界面準位を壊す現象である。酸化物の中にそのような可動性キャリアが在ると多数の物理的ストレス作用を引き起こす。該作用は長期に亘って素子の特性を大幅に変化させる。ストレスの蓄積によって、しきい値電圧などの回路パラメータにずれを最終的に引き起こす。HCIストレス印加を実施するためには、大電流をMOSトランジスタのチャネルを通して流して電子を活性化し、その電子をホットキャリアにするか、または高圧VDSを印加してチャネルキャリアを加速するためにドレインの高電子領域を形成し、それによって電離衝突と電子なだれの増大が生じて、電子-正孔対を生じさせる。当該対をゲート-酸化物に注入することができる。具体的に、ホットキャリアインジェクションストレスを実行するために、電圧をnMOSトランジスタのドレイン、ゲートおよび/またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにするか、または電圧をpMOSトランジスタのドレイン、ゲートおよび/またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにする。HCIストレスを加えると、最終的に、しきい値電圧Vthが増加する結果となる。図4に示すとおり、ストレスを除去するとVthはある程度に回復する。有意な量のキャリアを素子の総寿命が捕らえるので、このVthの増加は記憶される非特許文献2参照。HCIストレスは繰り返し加えてもよい。該繰り返される2つのストレス印加の間の待機時間は数分間であってもよい。注入されたキャリアが捕捉されなくてもよい。復帰効果は次のストレス印加の際に考慮することができる。Vthの増加は図5に示すようにMOSトランジスタの応答時間を長引かせる。印加毎のストレス印加時間が短くなるほど、加えられる遅延の解消効果が高く、過剰なストレス印加を防ぐ。ホットキャリアインジェクションストレスの印加時間は、一印加につき、好ましくは0.1~100秒間、より好ましくは1~10秒間である。温度を上げるとHCI効果を増大させることができるけれどあまり推奨しない。ACストレスの印加はDCストレスの印加に比べて効果的である。通常、HCIはpMOSトランジスタよりもnMOSトランジスタにおいて強い効果をもたらす。信号バッファー本発明に係る信号バッファーは、nMOSトランジスタおよび/またはpMOSトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する。本発明に係る信号バッファーのコンセプトを図3に示す。本発明の信号バッファーにおいては、スイッチが、第一インバータの中にあるnMOSトランジスタまたはpMOSトランジスタのドレイン、ソースおよび/またはゲートに掛かる電圧を制御する。nMOSトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるときに、ホットキャリアインジェクションストレスがnMOSトランジスタに加わる。pMOSトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるときに、ホットキャリアインジェクションストレスがpMOSトランジスタに加わる。入力信号が第一インバータに入力される。入力信号は、HCIストレスが加えられたMOSトランジスタを有する第一インバータにおいて遅れる。第二インバータにおいて、第一インバータからの出力信号を再びはっきりさせてスルーレートを高めることができる。結果的に、図5に示すように、HCIストレスが加えられた信号バッファー以下、HTCBの遅れも増えるので、サブスレッショルド/ニアスレッショルド領域で特に優れている。図5に示すHTCBにおいては、回路の中にあるタイミング素子が立上りクロックエッジによって引き起こされ、クロック負荷変化に依拠しないので、第一インバータ内のM1だけがストレスを掛けられる必要がある。信号デスキュー装置本発明に係る信号デスキュー装置は、位相比較器、制御回路、およびローカル信号バッファーを有するものである。本発明に係る信号デスキュー装置の一形態を図7に示す。位相比較器は、参照信号およびローカル信号を受信し、それらを比較して位相差を検出するためのものである。位相比較器は、スタンダードセルから構成されるものであってもよく、それゆえに統合できるものであってもよい。制御回路は、位相差の値に関連してCONFIGBITなどの制御信号のオン/オフを切り替えるためのものである。ローカル信号バッファーはnMOSトランジスタおよび/またはpMOSトランジスタを有するもので、前に述べた本発明に係る信号バッファーであってもよい。制御信号によって信号バッファーのスイッチを操作する。位相差の値が所定のしきい値を超えた場合は、制御信号がオンに切り替わり、MOSトランジスタにHCIストレスが加わる。参照信号とローカル信号のそれぞれは、通常、クロック信号である。低スキュー信号回路本発明に係る低スキュー信号回路は複数の信号デスキュー装置と、該信号デスキュー装置に接続されたスキャンチェインを有するものである。信号デスキュー装置は前述の本発明に係る装置である。スキャンチェインはすべての設定ビットを初期化する機能、前記信号デスキュー装置の中から候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有する。制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える。好ましいスキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有する。マスクキングによってホットキャリアインジェクションストレスが候補装置に加わるのを部分的に止めて、総ストレス電流が信号デスキュー装置の最大許容電流を超えないようにすることができる。スキャニング操作毎にマスキング領域を変更してもよい。HCIストレスを印加された信号デスキュー装置のそれぞれはそれぞれのローカル信号を遅らせてグローバルクロック信号または参照クロック信号のような最も遅延した信号に揃える。本発明の低スキュー信号回路では、信号デスキュー装置がH字状ツリーとなって繋がっていることが好ましい。たとえば、平衡負荷を用いたグリッドベースのH字状クロックツリーは図6に示すような広がりをしている。領域0、1および2で組み立てられている。各領域において、遅延素子がローカル参照クロックCKREFを出力する。CKREFは設計時にいずれのローカルクロックCKLOCALよりも相対的に遅れるように予め定められた、人為的な最遅延クロックである。そうでなければ、参照としての最遅延ローカルクロックを探す作業を行わなければならない。CKREFの位相情報はその領域に送られ、HTCBがストレスを印加されてCKREFにCKLOCALを合わせ込む。デスキューはチップ上の同じ領域にあるCKLOCALにだけ適用され、本発明の有効性が証明されたことがわかる。ここに提案したデスキュー調整スキームは他のクロックツリーレベルにも展開することができる。図8は自動化されたストレス印加過程のフローチャートを示す図である。初期において、位相比較器内のすべてのCONFIGビットがスキャンチェインによって1に初期化される。評価時において、図7に示すD-フリップフロップI1およびI2をクロスサンプリングしてCKREFとCKLOCALの位相を比較する。位相差を検出した場合はCONFIGビットを0にリセットする。I1およびI2のセットアップ時間によって準安定状態を回避するための保護周波数帯を規定し、遅延の解消度合を保護周波数帯に制限する。低活性CONFIGビットは、接続されたHTCBにストレスを印加すべきかどうかを表示する。ストレス印加時において、GLOBALSIGNALSTRESSは0にアサートされる。通常電圧1.1VVDDより大きく高くなるほどにVDDが上昇する。0CONFIGビットはグランドレベルで維持される。1CONFIGビットはI3中のラッチの結果VDDレベルに応じて従う。したがって、レベルシフターは必要ない。0VとVDDの間で振幅するAC信号はSEMIGLOBALCLKに適用される。CONFIGが0の場合、M1およびM2は同時にオンに切り替えられ、大電流が図7に示すHTCBの中にあるnMOSトランジスタM4に流入し、HCIストレス印加状態になる。ストレス印加の間ずっと大きな電流が流れる図9a参照。ストレス印加電流は一つのHTCBにつき1mAを超えるかもしれない。100以上のHTCBを有する大型回路では、総ストレス印加電流はパワーグリッドによって許容される最大電流を超えるかもしれない。この問題を解決するために、IIIV過程で位相比較器のCONFIGビットをスキャンアウトし、0ビットの部分を1としてマスクし、CONFIGビットを再度スキャンインする。そのようなことで連続してチップにストレスを印可する。I、IIIおよびV過程が通常電圧1.1VVDDで行われて正確なスキャン機能が保証される。II過程が目標とされる超低圧VDDで行われる。ホールドタイムのデバックのように、設計調整において選択的ストレス印加のためにスタンドアロンでVおよびVI過程を使用することもできる。本発明の実施例を示して本発明をより具体的に説明する。これらは本発明を説明するためだけの例であって、本発明はこれらによって限定されない。図11に示すように、グリッドベースの平衡負荷を有するH型クロックツリーを40nm高kCMOSプロセスの1.1×0.8mm2ダイの上に配線した。適切なストレス印加電圧VDDは個別のプロセス技術に従う。本実施例では、2.5VVDDを採用し、デバイスは3.0VVDD超でも耐え得る。毎回のストレス印加時間は5秒とした。面積オーバーヘッドを最小化するために、HTCBに別のパワーネットを適用しないので、バイアス温度不安定性[BTI]非特許文献3が起きて、同じパワーグリッドを共同で使用する他の論理ゲートを劣化するかもしれない。他のゲートにおけるBTIを軽減するために、この実験では25°C室温にてACストレス印加をHTCBに適用した。0.4VVDDにおける測定結果を図9に示した。平均して、HCI調整によって8倍以上スキューが低減された図9c。ダイあたり135秒のストレス印加時間を要した図9b。なお、高kプロセスを使用した。高k誘電体以外のプロセスでは、ストレス印加時間はより短くすることができる。図9cに示すように、調整から2週間経過時においても、大きな立ち直りは観測されなかった。図9c中の線を外挿することによって、多くの民生用電子デバイスの耐用年数をカバーするのに十分な期間、すなわち数年間はずっと注入されたキャリアが捕らわれているであろう。図10aおよびbに、0.5VVDDにて調整する前および調整した後のクロック立ち上がりエッジとスキューの測定結果を示す。クロック信号はプローブパッドを介して入力されるので、立ち上がり時間とスキューの絶対値は大きくなる。図10cおよびdに、図10aと図10bとを重ねたものを示す。図10cに示すとおり、HCIストレス印加後、CKREFの立ち上がり時間と波形はほとんど影響を受けない。一方、図10dに示すとおり、CKLOCALは遅れる。これによって、HTCBに選択的にストレス印加したときの効果が確認された。将来的には、提案したHCIストレス印加方法は、ウェハーバーインテストの形で組み込むことがたぶんできる。