"半導体集積回路のレイアウトを検証するレイアウト検証装置であって、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータと、を記憶する記憶部と、前記回路情報と前記第1のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを前記記憶部に格納する格納部と、前記記憶部を参照し、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う比較検証部と、を備えるレイアウト検証装置。前記修正領域抽出部は、前記第1のレイアウトデータと前記第2のレイアウトデータとの間のレイアウト領域の差分領域を特定し、当該差分領域と電気的に関係する領域を前記修正レイアウト領域として抽出することを特徴とする請求項1に記載のレイアウト検証装置。前記第1のレイアウトデータに含まれるレイアウト領域と接続関係とを対応付けた対応付情報を生成し、前記記憶部へ格納する対応付情報生成部をさらに備え、前記修正領域抽出部は、前記差分領域に基づいて前記対応付情報の中から前記修正レイアウト領域を抽出することを特徴とする請求項2に記載のレイアウト検証装置。前記対応付情報生成部は、前記第1のレイアウトデータの比較検証時に、前記対応付情報を生成することを特徴とする請求項3に記載のレイアウト検証装置。前記対応付情報生成部は、前記再度の比較検証によりエラーとなった場合に、前記対応付情報のうち前記修正レイアウト領域における対応付けを更新することを特徴とする請求項3又は4に記載のレイアウト検証装置。前記対応付情報生成部は、前記第1のレイアウトデータの比較検証時に生成される当該第1のレイアウトデータに含まれる素子情報を含めて前記対応付情報を生成し、前記修正領域抽出部は、前記対応付情報の中から前記修正レイアウト領域と対応付けられた接続関係を特定し、当該特定された接続関係を含む素子情報を選択し、前記回路情報の中から当該選択された素子情報に対応する素子情報を抽出し、前記比較検証部は、前記修正レイアウト領域から、前記第2のレイアウトデータにおける修正後の素子情報を生成し、前記修正後の素子情報と前記抽出された素子情報とを照合することにより前記再度の比較検証を行うことを特徴とする請求項3乃至5のいずれか1項に記載のレイアウト検証装置。前記修正領域抽出部は、前記第2のレイアウトデータの中から前記特定された差分領域と隣接する隣接領域を特定し、当該隣接領域と二次元座標上で配置された領域が重なる重複領域を特定し、当該隣接領域及び当該重複領域を前記修正レイアウト領域として抽出することを特徴とする請求項2に記載のレイアウト検証装置。前記比較検証部は、前記修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成し、前記修正後の素子情報と前記回路情報に含まれる素子情報とを照合することにより前記再度の比較検証を行うことを特徴とする請求項7に記載のレイアウト検証装置。前記第1のレイアウトデータは、前記修正が複数回行われた場合において前記第2のレイアウトデータの直前に修正されたものであることを特徴とする請求項1乃至8のいずれか1項に記載のレイアウト検証装置。半導体集積回路のレイアウトを検証するレイアウト検証方法であって、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータとを比較検証し、前記比較検証の結果エラーとなったことに起因して、当該第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを受け付け、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出し、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行うレイアウト検証方法。論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータと、を記憶する記憶部を備えるコンピュータに、半導体集積回路のレイアウトを検証する処理を実行させるレイアウト検証プログラムであって、前記記憶部に記憶された前記回路情報と、前記第1のレイアウトデータとを比較検証する処理と、前記比較検証の結果エラーとなったことに起因して、前記第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを前記記憶部に格納する格納処理と、前記記憶部を参照し、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出処理と、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う再検証処理と、を前記コンピュータに実行させるレイアウト検証プログラム。ここで、図24は、特許文献1にかかるレイアウト作成装置92において実行されるレイアウトデータ作成処理の流れを示すフローチャートである。図24では、ステップS908又はステップS905においてエラー有と判定された場合、エラー箇所をレポートしステップS906、レイアウトを修正するステップS907。そして、ステップS903に戻って実行を繰り返す。このとき、ステップS908において再度、レイアウトの各層に対して素子および素子間の接続情報を抽出している。そのため、上述した特許文献1には、LVS検証においてチップの一部変更が発生した場合にレイアウト検証処理の負担が軽減できないという問題点がある。その理由は、層毎のレイアウトデータから素子および素子間の接続情報を抽出しているため、レイアウトデータに素子の追加もしくは削除や、接続の追加もしくは削除が行われた場合には、再度全ての層毎のレイアウトデータからの素子および素子間の接続情報を抽出しなおさなければならないためである。尚、特許文献2では、既存の検証済みブロックが存在していなければならない。特許文献3は、回路特性情報を基にしたDRCへのフィードバックである。特許文献4は、LPE制御のための技術である。特許文献5は、LVSを網羅していない。よって、特許文献2~5では、上述した問題点を解決することはできない。本発明の第1の態様にかかるレイアウト検証装置は、半導体集積回路のレイアウトを検証するレイアウト検証装置であって、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータと、を記憶する記憶部と、前記回路情報と前記第1のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを前記記憶部に格納する格納部と、前記記憶部を参照し、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う比較検証部と、を備える。本発明の第2の態様にかかるレイアウト検証方法は、半導体集積回路のレイアウトを検証するレイアウト検証方法であって、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータとを比較検証し、前記比較検証の結果エラーとなったことに起因して、当該第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを受け付け、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出し、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う。本発明の第3の態様にかかるレイアウト検証プログラムは、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータと、を記憶する記憶部を備えるコンピュータに、半導体集積回路のレイアウトを検証する処理を実行させるレイアウト検証プログラムであって、前記記憶部に記憶された前記回路情報と、前記第1のレイアウトデータとを比較検証する処理と、前記比較検証の結果エラーとなったことに起因して、前記第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを前記記憶部に格納する格納処理と、前記記憶部を参照し、前記第1のレイアウトデータと前記第2のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出処理と、前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う再検証処理と、を前記コンピュータに実行させる。本発明の第1乃至第3の態様により、再度の比較検証において本来は、第2のレイアウトデータ全体と回路情報との比較検証が必要であるところ、第2のレイアウトデータのうち抽出された修正レイアウト領域のみを比較検証の対象とするため、比較検証処理時間を短縮することができる。本発明により、LVS検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減するためのレイアウト検証装置、方法及びプログラムを提供することができる。以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。<発明の実施の形態1>図1は、本発明の実施の形態1にかかるレイアウト検証装置100の構成を示すブロック図である。レイアウト検証装置100は、半導体集積回路のレイアウトを検証するための装置である。レイアウト検証装置100は、記憶部110と、格納部120と、修正領域抽出部130と、比較検証部140とを備える。記憶部110は、回路情報111と、第1レイアウトデータ112と、第2レイアウトデータ113とを記憶する。記憶部110は、例えば、不揮発性の記憶装置である。回路情報111は、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報114を含む。第1レイアウトデータ112は、回路情報111に基づき複数層のレイアウト領域が設計された情報である。第2レイアウトデータ113は、回路情報111と第1のレイアウトデータ112との比較検証においてエラーとなったことに起因して、第1のレイアウトデータ112のレイアウト領域が修正された修正後のレイアウトデータである。そのため、第2レイアウトデータ113は、予め記憶部110に記憶されているものではない。格納部120は、第2レイアウトデータ113を記憶部110に格納する。修正領域抽出部130は、記憶部110を参照し、第1レイアウトデータ112と第2レイアウトデータ113とに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する。比較検証部140は、修正レイアウト領域と回路情報111とを用いて再度の比較検証を行う。図2は、本発明の実施の形態1にかかるレイアウト検証処理の流れを示すフローチャートである。まず、比較検証部140は、記憶部110を参照し、回路情報111と第1レイアウトデータ112とを比較検証するステップS101。尚、ステップS101は、レイアウト検証装置100の外部で実行しても構わない。そして、ステップS101の比較検証の結果エラーとなったことに起因して、ユーザにより当該第1のレイアウトデータのレイアウト領域が修正される。尚、ステップS101の比較検証処理及びその修正処理は、レイアウト検証装置100の外部で実行しても構わない。また、当該修正処理は、ユーザが比較検証結果に応じて回路情報111に基づいて、第1レイアウトデータ112にレイアウトデータに素子の追加もしくは削除又は接続の追加もしくは削除が行われるものとする。つまり、修正処理によりレイアウト領域の範囲や位置等の修正がされるものとする。次に、格納部120は、第2レイアウトデータ113を受け付けて格納するステップS102。例えば、格納部120は、外部から修正済みの第2レイアウトデータ113を受け付けて、記憶部110に格納する。次に、修正領域抽出部130は、第1のレイアウトデータ112と第2のレイアウトデータ113とに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出するステップS103。その後、比較検証部140は、修正レイアウト領域と回路情報111とを用いて再度の比較検証を行うステップS104。ここで、上述した特許文献1と本発明の実施の形態1とにおける比較検証対象の違いについて概念的に説明する。図25は、特許文献1にかかる比較検証対象を概念的に説明する図である。レイアウトデータLは、第1レイアウトデータ112に対して修正された修正領域LA0を含み、第2レイアウトデータ113に相当する。修正領域LA0は、回路情報111と第1レイアウトデータ112との比較検証結果、エラーとなったことにより修正されたレイアウト領域を示す。図25では、特許文献1においては、レイアウトデータL全体のうち修正領域LA0が一部であっても、常に回路情報C全体と比較検証を行うことを示す。図3は、本発明の実施の形態1による比較検証対象を概念的に説明する図である。本発明の実施の形態1では、レイアウトデータLの中から、少なくとも修正領域LA0を含むような抽出領域LA1を抽出し、レイアウトデータL全体のうち一部である抽出領域LA1と回路情報C全体とを再度の比較検証の対象とする。そのため、本発明の実施の形態1では、特許文献1に比べて再度の比較検証対象のレイアウトデータが絞り込まれており、比較検証部140における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。そのため、本発明の実施の形態1にかかるレイアウト検証装置100により、LVS検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減することができる。図4は、本発明の実施の形態1によるレイアウト検証装置100のハードウェア構成の例を示すブロック図である。レイアウト検証装置100は、例えば、汎用的なコンピュータシステムにより実現可能である。レイアウト検証装置100は、例えば、CPUCentralProcessingUnit101等の制御装置と、RAMRandomAccessMemory102及びROMReadOnlyMemory103等のメモリと、通信部104と、HDD105とを備えるものである。レイアウト検証装置100は、その他図示しない構成として、キーボードやマウス等の入力装置やディスプレイ等の表示装置を備える。通信部104は、ネットワークを介して外部とのデータの送受信を行うインタフェースである。HDD105は、OSOperatingSystem不図示と、レイアウト検証プログラム106と、回路情報107と、レイアウトデータ108とが記憶されている。レイアウト検証プログラム106は、本発明の実施の形態1にかかるレイアウト検証処理が実装されたコンピュータプログラムである。回路情報107は、図1の回路情報111に相当し、レイアウトデータ108は、図1の第1レイアウトデータ112及び第2レイアウトデータ113に相当する。CPU101は、レイアウト検証装置100における各種処理、RAM102、ROM103、通信部104及びHDD105へのアクセス等を制御する。レイアウト検証装置100は、CPU101がHDD105に記憶されたOS及びレイアウト検証プログラム106を読み込み、実行する。これにより、レイアウト検証装置100は、本発明の実施の形態1にかかるレイアウト検証処理を実現する。<発明の実施の形態2>図5は、本発明の実施の形態2にかかるレイアウト作成装置300を含むシステム構成を示すブロック図である。図5には、記憶装置200と、レイアウト作成装置300と、マスク作成データ作成部370と、フォトマスク製造装置380と、半導体装置製造装置390とが含まれる。記憶装置200は、レイアウト作成装置300に対する入出力データを記憶する記憶装置である。具体的には、記憶装置200は、半導体集積回路仕様情報210と、回路情報220と、修正前レイアウトデータ230と、修正後レイアウトデータ240と、対応テーブル250と、LVS用制御ファイル260とを記憶する。半導体集積回路仕様情報210は、製造しようとする半導体装置の動作仕様を記述した情報である。回路情報220は、回路情報111の一例であり、複数の素子情報を含むものである。素子情報は、素子の識別情報である素子ID、ドレイン、ゲート及びソースの各端子に接続される接続情報名ネット名並びに当該素子の種別を含む情報である。尚、回路情報220に含まれる情報はこれに限定されない。修正前レイアウトデータ230は、第1レイアウトデータ112の一例であり、半導体集積回路仕様情報210を入力としてレイアウト作成装置300によって作成されたレイアウトデータのうち、初回に作成されたレイアウトデータを示す。ここで、レイアウトデータの作成は、一般的に、ユーザにとって難易度が高い。そのため、ユーザが回路情報220に基づいて素子の配置等を行ったとしても、初回に作成されたレイアウトデータに誤りが含まれることが多い。つまり、修正前レイアウトデータ230には、回路情報220との乖離があり、後述するLVS検証においてエラーとなるものとする。修正後レイアウトデータ240は、第2レイアウトデータ113の一例であり、回路情報220と修正前レイアウトデータ230とのLVS検証においてエラーとなった後に、ユーザにより修正前レイアウトデータ230のレイアウト領域が修正された修正後のレイアウトデータである。つまり、修正後レイアウトデータ240は、修正前レイアウトデータ230に素子の追加もしくは削除又は接続の追加もしくは削除が行われるものとする。つまり、当該修正によりレイアウト領域の範囲や位置等の修正がされるものとする。尚、一回で修正が完了するとは限らないため、修正後レイアウトデータ240は、修正前レイアウトデータ230から複数回の修正が行われた後のデータであってもよい。さらに、修正前レイアウトデータ230自体が、初回のレイアウトデータから何回かの修正後のレイアウトデータであっても構わない。対応テーブル250は、修正前レイアウトデータ230に含まれるレイアウト領域と接続関係とを対応付けた対応付情報である。対応テーブル250は、例えば、レイアウト領域の種別、識別情報、所属する層及び配置された座標と、当該レイアウト領域が構成する接続情報とを対応付けたもののリストである。尚、対応テーブル250に含まれる情報はこれに限定されない。LVS用制御ファイル260は、LVS検証部342の動作を制御する情報である。LVS用制御ファイル260には、レイアウト層からの素子定義および接続定義が規定されている。レイアウト作成装置300は、半導体集積回路仕様情報210を入力としてレイアウトデータを生成し、その検証を行う。マスク作成データ作成部370は、レイアウト作成装置300により検証済みのレイアウトデータを入力し、レイアウトデータからフォトマスク製造用のマスク作成データを作成し、フォトマスク製造装置380にフォトマスク製造用マスク作成データを出力する。フォトマスク製造装置380は、フォトマスク製造用マスク作成データをマスク作成データ作成部370より入力し、マスク作成データからフォトマスクを製造し、半導体装置製造装置390にフォトマスクを出力する。半導体装置製造装置390は、フォトマスクをフォトマスク製造装置380より入力し、フォトマスクを使って半導体装置を製造し、半導体装置を出力する。尚、マスク作成データ作成部370、フォトマスク製造装置380及び半導体装置製造装置390は、上述した図23のマスク作成データ作成部910、フォトマスク製造装置920及び半導体装置製造装置930と同等のものを用いても構わない。レイアウト作成装置300は、論理回路図設計部310と、レイアウトデータ作成部320と、レイアウトデータ修正情報抽出部330と、レイアウトデータ検証部340と、検証プロセス設定部350と、データ出力部360とを備える。論理回路図設計部310は、半導体集積回路仕様情報210に基づいて論理回路図を設計する。例えば、論理回路図設計部310は、記憶装置200より半導体集積回路仕様情報210を読み出し、表示装置等を介して半導体集積回路仕様情報210を出力する。そして、半導体集積回路の設計者であるユーザが半導体集積回路仕様情報210に基づき論理回路図を設計する。その後、論理回路図設計部310は、入力装置を介してユーザが設計した論理回路図を受け付ける。または、論理回路図設計部310は、記憶装置200から読み出した半導体集積回路仕様情報210に基づいて論理回路図を生成しても構わない。尚、論理回路図には、少なくともレイアウト作成に必要なレイアウト規定及び層情報が含まれる。そして、論理回路図設計部310は、受け付け又は設計された論理回路図を回路情報220として記憶装置200に格納する。また、論理回路図設計部310は、レイアウトデータ作成部320に対してレイアウト作成の可否情報等を出力する。尚、論理回路図設計部310は、図23の論理回路図設計部93を用いても構わない。レイアウトデータ作成部320は、記憶装置200に格納された回路情報220に基づいてレイアウトデータを作成する。例えば、レイアウトデータ作成部320は、論理回路図設計部310よりレイアウト作成が可である旨を受け付け、記憶装置200から回路情報220を読み出し、表示装置等を介して回路情報220を出力する。そして、ユーザが回路情報220に基づき層ごとにレイアウト領域の配置位置等を指定して、レイアウトデータを作成する。その後、レイアウトデータ作成部320は、入力装置を介してユーザが作成したレイアウトデータを受け付ける。または、レイアウトデータ作成部320は、記憶装置200から読み出した回路情報220に基づいてレイアウトデータを生成しても構わない。そして、レイアウトデータ作成部320は、受け付け又は作成されたレイアウトデータを記憶装置200に格納する。その際、当該レイアウトデータが初回に作成されたものである場合、レイアウトデータ作成部320は、修正前レイアウトデータ230として記憶装置200に格納する。また、当該レイアウトデータが修正前レイアウトデータ230から修正されたものである場合、レイアウトデータ作成部320は、修正後レイアウトデータ240として記憶装置200に格納する。例えば、後述するDRC検証部341又はLVS検証部342においてエラーとなった場合、ユーザが当該エラーを示す情報に基づいて修正前レイアウトデータ230のレイアウト領域の修正を行う。そして、レイアウトデータ作成部320は、修正後のレイアウトデータを修正後レイアウトデータ240として記憶装置200に格納する。言い換えると、レイアウトデータ作成部320は、既に修正前レイアウトデータ230が格納済みの場合、修正後レイアウトデータ240として記憶装置200に格納する。さらに、記憶装置200に修正後レイアウトデータ240が格納済みの場合、レイアウトデータ作成部320は、修正後レイアウトデータ240を上書きする。または、レイアウトデータ作成部320は、記憶装置200に格納済みの修正後レイアウトデータ240を修正前レイアウトデータ230として上書きした上で、新たに修正後レイアウトデータ240を格納してもよい。また、レイアウトデータ作成部320は、レイアウトデータを上書きせずに、修正の度に修正後レイアウトデータ240を別途、記憶装置200に格納するようにしても構わない。つまり、レイアウトデータ作成部320は、少なくとも修正後レイアウトデータ240の修正元となった修正前レイアウトデータ230を1つ以上保持するように、記憶装置200に対して修正後レイアウトデータ240の格納を行うものとする。レイアウトデータ検証部340は、検証プロセス設定部350からの指示に応じて、レイアウトデータ作成部320から出力されたレイアウトデータに対してレイアウト検証を行う。レイアウトデータ検証部340は、DRC検証部341と、LVS検証部342とを備える。DRC検証部341は、DRCの実行によりレイアウトデータが層同士の間隔や幅などのレイアウト規定に従っているか否かを確認する。尚、DRC検証部341は、図23のDRC検証部97を用いても構わない。ここでは、DRC検証部341は、レイアウトデータ作成部320により作成されたレイアウトデータを入力としてレイアウト基準に従っているか否かを検証するとともに、LVS検証部342へレイアウトデータを出力する。または、DRC検証部341は、LVS検証部342の検証後のレイアウトデータを入力としてレイアウト基準に従っているか否かを検証するとともに、DRC検証結果をレイアウトデータ作成部320へ出力する。LVS検証部342は、LVS用制御ファイル260に基づいて修正前レイアウトデータ230又は修正後レイアウトデータ240と、回路情報220との比較検証処理を行い、比較検証結果をレイアウトデータ作成部320及びデータ出力部360へ出力する。具体的には、LVS検証部342は、記憶装置200からLVS用制御ファイル260を読み出し、また、修正後レイアウトデータ240が存在しない場合には記憶装置200から修正前レイアウトデータ230を読み出す。そして、LVS検証部342は、修正前レイアウトデータ230に対応する素子情報を生成し、回路情報220内の素子情報との照合を行う。当該照合としては、例えば、LVS検証部342は、修正前レイアウトデータ230からゲートレベルの接続情報を復元する。そして、LVS検証部342は、ゲートレベルの接続情報をトランジスタレベルの接続情報へ変換する。その後、LVS検証部342は、トランジスタレベルの接続情報と回路情報220内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。比較検証結果がエラーの場合、レイアウトデータ作成部320へその旨通知し、表示装置を介してエラー内容等が出力される。これにより、ユーザがエラー内容に応じて修正前レイアウトデータ230に対してレイアウト領域の修正を行う。また、LVS検証部342は、比較検証処理において照合された修正前レイアウトデータ230に含まれる図形情報と接続情報との対応付けを対応テーブル250として生成して記憶装置200に格納する。LVS検証部342は、いわば対応付情報生成部としても機能する。例えば、LVS検証部342は、修正前レイアウトデータ230の比較検証時に、修正前レイアウトデータ230における対応テーブル250を生成する。これにより、既存の比較検証処理の結果を流用して効率的に対応テーブルを生成できる。または、LVS検証部342は、比較検証結果がエラーの場合に、修正後レイアウトデータ240に対する再度の比較検証が行われる前までに、修正前レイアウトデータ230における対応テーブル250を生成してもよい。これにより、レイアウトデータの修正が複数回行われる場合などに、対応テーブル250の生成処理を最小限にすることができ、LVS検証処理の負荷をさらに軽減できる。例えば、LVS検証部342は、レイアウトデータ作成部320により記憶装置200に修正後レイアウトデータ240が格納されたことを契機として、記憶装置200から修正前レイアウトデータ230を読み出して、修正前レイアウトデータ230における対応テーブル250を生成してもよい。検証プロセス設定部350は、半導体装置をチップ化する際の製造プロセスに基づいてLVS検証部342及びレイアウトデータ修正情報抽出部330において実行される検証処理のプロセスを設定する。検証プロセス設定部350は、作成する半導体に対してプロセス的な規定を行ったものであり、レイアウトデータ検証部340に含まれるDRC検証部341にレイアウトが許可される層及び配置規定を入力するとともに、データ出力部360にマスク作成データ作成に必要なレイアウトデータの情報を出力する。レイアウトデータ修正情報抽出部330は、修正領域抽出部130の一例である。レイアウトデータ修正情報抽出部330は、レイアウトデータ作成部320により記憶装置200に修正後レイアウトデータ240が格納され、DRC検証部341において修正後レイアウトデータ240がエラーでなかった場合に処理を行う。この場合、レイアウトデータ修正情報抽出部330は、修正後レイアウトデータ240に含まれる各層の図形的位置情報の変更情報と当該図形的位置情報の変更にともなう接続情報の変更情報を抽出する。すなわち、レイアウトデータ修正情報抽出部330は、検証プロセス設定部350により設定された対象層の情報を基に修正前レイアウトデータ230と修正後レイアウトデータ240との間で修正されたレイアウト領域である修正レイアウト領域の抽出を行う。具体的には、レイアウトデータ修正情報抽出部330は、修正前レイアウトデータ230と修正後レイアウトデータ240との間のレイアウト領域の差分領域を特定する。そして、レイアウトデータ修正情報抽出部330は、当該差分領域と電気的に関係する領域を修正レイアウト領域として抽出する。これにより、修正レイアウト領域を精度良く抽出することができる。さらに、レイアウトデータ修正情報抽出部330は、差分領域に基づいて対応テーブル250の中から修正レイアウト領域を抽出する。例えば、レイアウトデータ修正情報抽出部330は、対応テーブル250の中から、差分領域に隣接するレイアウト領域を特定し、当該隣接するレイアウト領域に対応付けられた接続情報を特定し、特定された接続情報が対応付けられたレイアウト領域を特定する。そして、これらの特定されたレイアウト領域を修正レイアウト領域とすることができる。これにより、修正後レイアウトデータ240内の複数のレイアウト領域のうち、修正前レイアウトデータ230から修正されたレイアウト領域のみを抽出することができる。つまり、修正前レイアウトデータ230における対応テーブル250を予め生成して保持しておくことで、修正レイアウト領域を効率的に抽出できる。このため、実施の形態1に比べてさらに修正レイアウト領域を精度良く絞り込むことができる。そして、レイアウトデータ修正情報抽出部330は、LVS検証部342に修正レイアウト領域を出力する。その後、LVS検証部342は、LVS用制御ファイル260に基づいて修正後レイアウトデータ240のうち修正レイアウト領域と、回路情報220との比較検証処理を行い、比較検証結果をレイアウトデータ作成部320及びデータ出力部360へ出力する。このとき、LVS検証部342は、例えば、修正レイアウト領域に対応付けられた接続情報を特定し、特定された接続情報をトランジスタレベルの接続情報へ変換し、その後にトランジスタレベルの接続情報と回路情報220内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。つまり、LVS検証部342は、2回目以降の比較検証処理について、LVS検証処理を部分的に実行しているということができる。そのため、LVS検証処理の負荷を軽減できる。さらに、LVS検証部342は、修正後レイアウトデータ240に対する再度の比較検証によりエラーとなった場合に、対応テーブル250のうち修正レイアウト領域における対応付けを更新する。対応テーブル250を差分更新することで、さらにLVS検証処理を効率化できる。データ出力部360は、レイアウト検証を終えたレイアウトデータを入力とし、マスク作成データ作成部370へマスク作成用データを出力する。ここで、図6を用いて本発明の実施の形態2にかかるレイアウト作成処理の流れを説明する。以下の説明では、検証プロセス設定部350により予め設定された設定情報に基づいて、LVS検証部342が各レイアウト検証処理のプロセスを実行するものとする。また、記憶装置200には、予めLVS用制御ファイル260が格納されているものとする。まず、半導体集積回路の設計者であるユーザは、半導体集積回路の仕様を決定するステップS201。そのため、レイアウト作成装置300は、ユーザから入力装置等を介して仕様を受け付けて、半導体集積回路仕様情報210として記憶装置200に格納する。次に、ユーザは、半導体集積回路仕様情報210に基づいて回路情報220を作成するステップS202。そのため、論理回路図設計部310は、ユーザから入力装置等を介して回路情報220を受け付けて、記憶装置200に格納する。ここで、図8は、本発明の実施の形態2にかかる回路情報の例を示す図である。図8には、複数の素子情報を行単位で示すものである。例えば、一行目の素子情報は、素子IDC1がM001、ドレインネット名C2がNET_100、ゲートネット名C3がNET_103、ソースネット名C4がNET_101、素子種別C5がNMOSであることを示す。図6に戻り説明する。ユーザは、回路情報220に基づいてレイアウトデータを作成するステップS203。ここでは、レイアウトデータ作成部320は、ユーザから入力装置等を介して初回のレイアウトデータを受け付けて、記憶装置200に修正前レイアウトデータ230として格納する。ここで、図9は、本発明の実施の形態2にかかるレイアウト作成装置300により作成された初回修正前のレイアウトデータの模式図である。図9では、POLY層411及び412、拡散層421、422、423及び424、コンタクト層431、432、433及び434並びにメタル層441、443及び444により構成されていることを示す。尚、図9は、修正前レイアウトデータ230の一部である。図6に戻り説明する。その後、DRC検証部341は、検証プロセス設定部350の規定に基づいてDRCを実行するステップS204。そして、DRC検証部341は、DRC結果でエラー発生したか否かを判定するステップS205。エラーが発生した場合には、ステップS203へ戻る。ステップS205でエラーが発生していない場合、LVS検証部342は、LVSを実行するステップS206。図7は、本発明の実施の形態2にかかるLVSの実行処理の流れを示すフローチャートである。まず、LVS検証部342は、LVS実行処理が初回であるか否かを判定するステップS211。ここでは、初回であると判定されたものとする。次に、LVS検証部342は、修正前レイアウトデータ230全体から素子情報を生成するステップS212。すなわち、LVS検証部342は、修正前レイアウトデータ230からゲートレベルの接続情報を復元し、ゲートレベルの接続情報をトランジスタレベルの接続情報へ変換する。具体的には、LVS検証部342は、LVS用制御ファイル260に基づいて素子情報を生成する。例えば、LVS検証部342は、LVS用制御ファイル260により拡散層421とメタル層441とがコンタクト層431により接続していると認識する。同様に、LVS検証部342は、LVS用制御ファイル260により拡散層422とメタル層441とがコンタクト層432により接続していると認識する。そのため、図9のメタル層441、コンタクト層431、拡散層421、コンタクト層432及び拡散層422が接続情報であるネットNET_100と認識される。また、LVS検証部342は、LVS用制御ファイル260によりメタル層441,443及び444は、電位的に異なっていると認識する。つまり、図9では、修正前レイアウトデータ230に含まれる伝導層に、照合された回路情報上のネット情報が含まれている。よって、図9は、各層の図形の位置情報及びネット情報を示している。例えば、メタル層の電位的違いによりメタル層441は、ネットNET_100の情報を持ち、同様に、メタル層443はネットNET_101、メタル層444はネットNET_111の情報を持つといえる。また、図示しないものとして、POLY層411はNET_103、POLY層412はNET_113の情報を持つものとする。そして、図9の例においては、LVS検証部342は、素子IDC1M001についてドレインネット名C2NET_100、ゲートネット名C3NET_103、ゲートネット名C3NET_101である素子情報を生成する。同様に、LVS検証部342は、素子IDC1M002についてドレインネット名C2NET_100、ゲートネット名C3NET_113、ゲートネット名C3NET_111である素子情報を生成する。その後、LVS検証部342は、生成後の素子情報と回路情報内の素子情報とを照合して比較検証するステップS213。すなわち、LVS検証部342は、トランジスタレベルの接続情報と回路情報220内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。例えば、図8の回路情報220内の素子情報M002は、ドレインネット名C2NET_104であるため、上記生成された素子情報M002のドレインネット名C2NET_100とは一致しない。そして、LVS検証部342は、ステップS213における比較検証時の情報を基に、修正前レイアウトデータ230における対応テーブル250を生成ステップS214し、記憶装置200に格納する。その後、ステップS207へ進む。図10は、本発明の実施の形態2にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。図10は、図9に示す修正前レイアウトデータ230の各レイアウト領域について接続情報ネット名と対応付けてテーブル形式で記述したものである。例えば、一行目のレイアウト領域は、1カラム目の種別P1がPOLYGONつまり多角形の領域を示し、2及び3カラム目の領域IDP2がFIG441、4及び5カラム目の層P3がLAY40つまり、層の番号が40であることを示し、6及び7カラム目の接続情報P4がnetnameNET_100、8カラム目以降の座標P5がXa1、Ya1、Xa2、Ya2、であることを示す。図6に戻り説明する。LVS検証部342は、LVSの照合結果が不一致であるか否かを判定するステップS207。不一致である場合には、ステップS203へ戻り、一致した場合には、ステップS208へ進む。ここでは、ステップS207で不一致であるものとし、LVS検証部342は、表示装置に照合結果等を出力する。そこで、ユーザは、照合結果に基づいて修正前レイアウトデータ230のレイアウト領域の修正を行い、修正後レイアウトデータ240を作成する。そして、レイアウトデータ作成部320は、ユーザから入力装置等を介して修正後のレイアウトデータを受け付けて、記憶装置200に修正後レイアウトデータ240として格納するステップS203。ここでは、修正後レイアウトデータ240はDRCでエラーがないものとしステップS204及びS205でNO、ステップS206へ進む。図11は、本発明の実施の形態2にかかる初回レイアウトデータがLVSでエラーとなったことにより修正された修正後のレイアウトデータの模式図である。図11では、POLY層511及び512、拡散層521、522、523及び524、コンタクト層531、532、533及び534並びにメタル層541、542、543及び544により構成されていることを示す。尚、図11は、修正後レイアウトデータ240の一部である。続いて、LVS検証部342は、LVS実行処理が初回でないと判定するステップS211でNO。そのため、レイアウトデータ修正情報抽出部330は、差分領域を検出するステップS215。具体的には、レイアウトデータ修正情報抽出部330は、記憶装置200から修正前レイアウトデータ230及び修正後レイアウトデータ240を読み出して、図形的修正箇所を抽出する。図12は、本発明の実施の形態2にかかる修正前と修正後のレイアウトデータの差分領域の模式図である。つまり、図9の修正前レイアウトデータ230と図11の修正後レイアウトデータ240との図形を比較した結果、差分領域545が抽出されることを示す。図7に戻り説明する。レイアウトデータ修正情報抽出部330は、差分領域545に基づいて対応テーブル250の中から修正領域を抽出するステップS216。例えば、レイアウトデータ修正情報抽出部330は、図10のFIG441の座標P5により、差分領域545がメタル層441内であることを特定する。つまり、修正前レイアウトデータ230におけるメタル層441が修正されたものと特定される。そして、レイアウトデータ修正情報抽出部330は、図10のFIG441における接続情報P4からNET_100を特定する。そして、レイアウトデータ修正情報抽出部330は、図10の中から、NET_100と対応付けられているコンタクト層431及び432並びに拡散層421及び422を特定する。つまり、レイアウトデータ修正情報抽出部330は、修正前レイアウトデータ230のうち、メタル層441、コンタクト層431及び432並びに拡散層421及び422が修正領域であると特定する。そして、レイアウトデータ修正情報抽出部330は、これらに対応する修正後レイアウトデータ240内の領域としてメタル層541及び542、コンタクト層531及び532並びに拡散層521及び拡散層522を修正レイアウト領域として抽出する。いわば、レイアウトデータ修正情報抽出部330は、差分領域545と対応テーブル250によってLVS検証における電気的接続情報の再抽出が必要なレイアウトデータの抽出を行う。その後、LVS検証部342は、抽出された修正領域から修正後の素子情報を生成するステップS217。図13は、本発明の実施の形態2にかかる修正レイアウト領域の模式図である。図13は、修正前レイアウトデータ230と修正後レイアウトデータ240の差分領域545が、修正後のレイアウトに対して電気的影響を及ぼしている図形を示す模式図である。LVS検証部342は、LVS用制御ファイル260に基づいてメタル層541、コンタクト層531及び拡散層521をネットNET_100として認識する。また、LVS検証部342は、LVS用制御ファイル260に基づいてメタル層542、コンタクト層532及び拡散層522をネットNET_104として認識する。そして、LVS検証部342は、例えば、素子IDC1M002についてドレインネット名C2NET_104、ゲートネット名C3NET_113、ゲートネット名C3NET_111である素子情報を生成する。図7に戻り説明する。LVS検証部342は、修正後の素子情報と回路情報内の素子情報とを照合して比較検証するステップS218。ここでは、例えば、図8の回路情報220内の素子IDC1M002のドレインネット名C2がNET_104であるため、上記修正後の素子情報と一致する。その後、LVS検証部342は、対応テーブル250を更新するステップS219。このとき、LVS検証部342は、修正レイアウト領域に関する情報のみを更新するとよい。図6に戻り説明する。ここでは、ステップS207でLVSの照合結果が一致であるものとなり、LVS検証部342は、表示装置にその旨を出力する。そのため、LVS検証部342は、修正後レイアウトデータ240についてデータ出力部360を介してマスク作成データ作成部370へ出力する。その後、マスク作成データ作成部370は、修正後レイアウトデータ240の層を合成することによりマスク作成用データを作成しステップS208、マスク用データへ変換するステップS209。以降、フォトマスク製造装置380及び半導体装置製造装置390により半導体装置が製造される。図14は、本発明の実施の形態2にかかる比較検証対象を概念的に示す図である。本発明の実施の形態2では、レイアウトデータLの中から、修正領域LA0そのものを抽出領域として抽出し、レイアウトデータL全体のうち一部である修正領域LA0と回路情報C全体とを再度の比較検証の対象とする。これは、レイアウトデータ修正情報抽出部330において差分領域545を特定した上で、電気的に関係する領域を修正レイアウト領域として抽出するためである。そして、修正前レイアウトデータ230から対応テーブル250を生成しており、対応テーブル250を用いることで、差分領域545に基づく修正レイアウト領域の抽出を効率的に行うことができる。そのため、本発明の実施の形態2では、実施の形態1に比べて再度の比較検証対象のレイアウトデータがさらに絞り込まれており、比較検証部140における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。ここで、図9、図11、図12及び図13を用いて本発明の実施の形態2のメカニズムを説明する。最初に図9及び図11を用いて、図6のステップS203で作成された修正前レイアウトデータ230と、修正された修正後レイアウトデータ240との図形情報及びネット情報の比較について説明する。図7のステップS215は、レイアウトデータ同士の位置情報の差分図形抽出のために、一般的な技術であるLVLを用いることが可能である。ステップS215において、レイアウトデータ修正情報抽出部330は、修正前レイアウトデータ230と修正後レイアウトデータ240に対してLVLを行った場合の差分図形を、図9のメタル層441と図11のメタル層541及び542との図形的差分の差分領域545として抽出することができる。図12は、図9と図11のLVLによるメタル層の差分領域545を図11のレイアウトデータに重ねたものである。ステップS216において、レイアウトデータ修正情報抽出部330は、検証プロセス設定部350により、レイアウトデータ上の各層の電位的接続情報を得ることができるため、修正前レイアウトデータ230と修正後レイアウトデータ240とのLVLによって抽出された差分領域545によって、修正後レイアウトデータ240への電位的影響を受ける図形を抽出することができる。すなわちステップS216において、レイアウトデータ修正情報抽出部330は、対応テーブル250の座標P5に基づいて、差分領域545が対応テーブル250に含まれるレイアウト領域の図形情報の一部であることが判断できる。また、図10に示す対応テーブル250の1行目であるFIG441の行に示す図形の一部であることを判断することができる。このFIG441の行で示された図形が影響する回路情報220上のネット名は、NET_100であることが対応テーブル250から判断することができる。同時に、ネットNET_100に接続されている図形が対応テーブル250の2行目から5行目に示すFIG441、FIG431、FIG421、FIG432、FIG422であると判断できる。よって、図9に示す修正前レイアウトデータ230に対するレイアウト修正によって電気的接続の変化があった図11の修正後レイアウトデータ240の修正レイアウト領域として抽出することが可能となる。この電気的接続の変化があった図形と、図11で示す修正後レイアウトデータ240との図形的な比較を行うことによって、ステップS216において、レイアウトデータ修正情報抽出部330は、図11の修正後レイアウトデータ240の中から、レイアウト修正によって電気的影響をうける図形を図13に実線で示す図形として抽出することができる。図13に示したレイアウト修正による電気的影響をうける図形情報と、記憶装置200の各素子情報とでLVS検証を行うことによって、LVS検証部342は、レイアウト修正後のチップデータに対してのLVS検証を行うことができる。特許文献1にかかるLVS検証においては、LVS用制御ファイル260に従ってチップのレイアウトデータ全体から素子及び接続情報の抽出を行う必要がある。一方、本発明の実施の形態2では、その抽出対象図形を修正した図形が電気的に影響している箇所だけに限定することができる。そのため、チップ全体のレイアウトデータと比較して少ないデータ処理でLVS検証が可能となるためLVS検証におけるTATを削減することができるという効果がある。それは、レイアウト修正箇所からチップ全体のレイアウトデータに対して、電気的に影響を与えている箇所を、レイアウト領域と電気的接続情報の対応テーブルを用いて、必要最小限のデータに限定することができるためである。<発明の実施の形態3>本発明の実施の形態3では、比較検証対象の回路情報220についても絞り込むことで、上述した発明の実施の形態2よりもさらにLVS検証処理時間を軽減するものである。図15は、本発明の実施の形態3にかかるレイアウト作成装置301を含むシステム構成を示すブロック図である。図15では図5と比べて、記憶装置200に対応テーブル251とLVS用制御ファイル261とを記憶し、レイアウト作成装置301にレイアウトデータ修正情報抽出部331とLVS検証部343とを備える。また、レイアウトデータ修正情報抽出部331は、レイアウトデータ修正情報抽出部330との違いとして、記憶装置200に格納された回路情報220を読み込む。LVS用制御ファイル261は、LVS検証部343に対して、回路情報220から絞り込み後の素子情報を対象として比較検証を実行させる。LVS検証部343は、修正前レイアウトデータ230の比較検証時に生成される修正前レイアウトデータ230に含まれる素子情報を含めて対応テーブル251を生成し、記憶装置200に格納する。図17は、本発明の実施の形態3にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。図17においては図10に加えて、後半に1カラム目がMで始まる行が追加されている。これらの行は、LVS検証部343が修正前レイアウトデータ230全体から生成した素子情報である。1カラム目のC1は接続されるトランジスタの識別情報を示しており、2カラム目のC2はドレインのネット名を示し、3カラム目のC3はゲートのネット名を示し、4カラム目のC4はソースのネット名を示し、5カラム目のC5は素子種別を示している。尚、対応テーブル251に含まれる素子情報の形式は、回路情報220の素子情報と同形式であることが望ましいが、同様の内容が含まれていればこれに限定されない。図15に戻り説明する。レイアウトデータ修正情報抽出部331は、対応テーブル251の中から修正レイアウト領域と対応付けられた接続関係を特定し、当該特定された接続関係を含む素子情報を選択する。そして、レイアウトデータ修正情報抽出部331は、回路情報220の中から当該選択された素子情報に対応する素子情報を抽出する。また、LVS検証部343は、修正レイアウト領域から、修正後レイアウトデータ240における修正後の素子情報を生成し、修正後の素子情報と抽出された素子情報とを照合することにより再度の比較検証を行う。図16は、本発明の実施の形態3にかかるLVSの実行処理の流れを示すフローチャートである。図16では、図7のうち変更部分のみ示している。また、以下では、図7のステップS211でLVS実行処理が初回でないと判定された場合について説明する。まず、レイアウトデータ修正情報抽出部331は、修正前レイアウトデータ230と修正後レイアウトデータ240との差分領域を検出しステップS215、差分領域に基づいて対応テーブル251の中から修正領域を抽出するステップS216。そして、レイアウトデータ修正情報抽出部331は、抽出された修正領域から接続関係を特定するステップS311。図17の例では、NET_100が特定される。続いて、レイアウトデータ修正情報抽出部331は、特定された接続関係を含む素子情報を対応テーブル251の中から選択するステップS312。図17の例では、対応テーブル251と電気的影響をうけたネット名から、電気的影響をうける素子は、対応テーブル251のドレインネット名C2にNET_100が設定されている素子情報M001及びM002が選択される。そして、LVS検証部343は、ステップS217と同様に、修正領域から修正後の素子情報を生成するステップS313。ここでは、上述した実施の形態2と同様に、LVS検証部342は、例えば、素子IDC1M002についてドレインネット名C2NET_104、ゲートネット名C3NET_113、ゲートネット名C3NET_111である素子情報を生成する。また、レイアウトデータ修正情報抽出部331は、ステップS312で選択された素子情報に対応する素子情報を回路情報220の中から抽出するステップS314。すなわち、レイアウトデータ修正情報抽出部331は、ステップS312の結果と対応テーブル251及び回路情報220から電気的に変更があった素子情報を抽出する。図18は、本発明の実施の形態3にかかる絞り込み後の回路情報の例を示す図である。図18では、図8の中から素子情報M001及びM002に絞り込まれたことを示す。図16に戻り説明する。LVS検証部343は、修正後の素子情報と抽出された素子情報とを照合して比較検証するステップS315。図13に示したレイアウト修正による電気的影響をうける図形情報と、ステップS314で対応テーブル251と図形的差分情報から抽出された、レイアウト修正による電気的影響をうける素子情報とのLVS検証を行うことによって、LVS検証部343は、レイアウト修正後のチップデータに対してのLVS検証を行うことができる。すなわち、LVS検証部343は、LVS用制御ファイル261に従い、ステップS215及びS216の結果である再度のLVS検証が必要な修正レイアウト領域と、ステップS311及びS312の結果である再度のLVS検証が必要な絞り込み後の素子情報によって、再度のLVS検証を実行する。ここでは、修正後の素子情報と抽出された素子情報とが一致する。その後、LVS検証部343は、対応テーブル251を更新するステップS316。図19は、本発明の実施の形態3にかかる比較検証対象を概念的に示す図である。本発明の実施の形態3では、レイアウトデータLの中から、修正領域LA0そのものを抽出領域として抽出すると共に、回路情報Cの中から素子情報CA0を抽出する。つまり、レイアウトデータL全体のうち一部である修正領域LA0と回路情報Cのうち一部である抽出した素子情報CA0とを再度の比較検証の対象とする。これは、対応テーブル251に素子情報を含めているため、修正レイアウト領域に対応付けられた接続関係を辿ることで、絞り込み対象の素子情報を抽出できるからである。そのため、本発明の実施の形態3では、実施の形態2に比べて再度の比較検証対象の回路情報側の素子情報が絞り込まれており、比較検証部140における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。<発明の実施の形態4>本発明の実施の形態4では、上述した発明の実施の形態2とは異なる方法で、比較検証対象のレイアウト領域を絞り込むことで、上述した発明の実施の形態1よりもLVS検証処理時間を軽減するものである。図20は、本発明の実施の形態4にかかるレイアウト検証装置の構成を示すブロック図である。図20では図5と比べて、記憶装置200に対応テーブル25を有さず、レイアウト作成装置302にレイアウトデータ修正情報抽出部332とLVS検証部344とを備える。レイアウトデータ修正情報抽出部332は、修正後レイアウトデータ240の中から特定された差分領域と隣接する隣接領域を特定し、当該隣接領域と二次元座標上で配置された領域が重なる重複領域を特定し、当該隣接領域及び当該重複領域を前記修正レイアウト領域として抽出する。さらに、LVS検証部344は、修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成し、修正後の素子情報と回路情報220に含まれる素子情報とを照合することにより再度の比較検証を行う。図21は、本発明の実施の形態4にかかるLVSの実行処理の流れを示すフローチャートである。まず、LVS検証部344は、ステップS211と同様に、LVS実行処理が初回であるか否かを判定するステップS411。ステップS411で初回であると判定された場合、LVS検証部344は、ステップS212と同様に、修正前レイアウトデータ230全体から素子情報を生成するステップS412。その後、LVS検証部344は、ステップS213と同様に、生成後の素子情報と回路情報内の素子情報とを照合して比較検証するステップS413。この後、上述した実施の形態2又は3と異なり、本発明の実施の形態3では、対応テーブルの作成を行わない。これにより、当該対応テーブルの作成処理の負荷及び記憶装置200の記憶領域の削減を実現できる。また、ステップS411で2回目以降であると判定された場合、レイアウトデータ修正情報抽出部332は、ステップS215と同様に、差分領域を検出するステップS414。そして、レイアウトデータ修正情報抽出部332は、差分領域に基づいて修正領域を抽出するステップS415。すなわち、まず、レイアウトデータ修正情報抽出部332は、ステップS414により特定された差分領域と隣接する隣接領域を修正後レイアウトデータ240の中から特定する。次に、レイアウトデータ修正情報抽出部332は、当該隣接領域と二次元座標上で配置された領域が重なる重複領域を修正後レイアウトデータ240の中から特定する。そして、レイアウトデータ修正情報抽出部332は、当該隣接領域及び当該重複領域を修正レイアウト領域として抽出する。続いて、LVS検証部344は、ステップS217と同様に、抽出された修正領域から修正後の素子情報を生成するステップS416。すなわち、LVS検証部344は、修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成する。その後、LVS検証部344は、ステップS218と同様に、修正後の素子情報と回路情報内の素子情報とを照合して比較検証するステップS417。すなわち、LVS検証部344は、修正後の素子情報と回路情報220に含まれる素子情報とを照合することにより再度の比較検証を行う。この後、上述した実施の形態2又は3と異なり、本発明の実施の形態3では、対応テーブルの更新を行わない。図22は、本発明の実施の形態4にかかる比較検証対象を概念的に示す図である。本発明の実施の形態4では、レイアウトデータLの中から、少なくとも修正領域LA0を含み、かつ、差分領域545に電気的に関係のある抽出領域LA2を抽出し、レイアウトデータL全体のうち一部である抽出領域LA2と回路情報C全体とを再度の比較検証の対象とする。これは、レイアウトデータ修正情報抽出部332において差分領域545を特定した上で、電気的に関係する領域を図形上隣接する領域と、当該隣接領域と重なる領域とを修正レイアウト領域として抽出するためである。そのため、本発明の実施の形態4では、実施の形態1に比べて再度の比較検証対象のレイアウトデータがさらに絞り込まれており、比較検証部140における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。<その他の発明の実施の形態>なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した修正前レイアウトデータ230は、修正が複数回行われた場合において修正後レイアウトデータ240の直前に修正されたものであることが望ましい。修正前レイアウトデータ230に直近のものを用いることで、修正後レイアウトデータ240との差分が最小限となり、LVS検証処理時間をさらに軽減することができる。また、本発明の実施の形態1~4における各構成要素は互いに一部を適用することも組み合わせることも可能である。本発明は、半導体集積回路のレイアウト検証装置及び方法に関し、特に半導体集積回路のレイアウト変更後のレイアウト検証に関するレイアウト検証装置及び方法ということができる。また、本発明は次のように表現することもできる。すなわち、本発明にかかるレイアウト検証装置は、半導体集積回路のレイアウトデータ情報と回路情報の比較検証以降、LVS検証と称すであって、部分的にレイアウト変更を行う際のLVS検証時を対象とする。この場合において、レイアウト検証装置は、レイアウト上のレイアウト層、前記レイアウト層の位置、そのレイアウト層がLVSにおいて対応する回路情報上の接続関係のある素子、電気的接続情報とを記述した対応テーブルを生成するLVS検証部と、レイアウトデータの修正箇所からレイアウト全体に対して電気的に影響を与えている箇所を、前記対応テーブルを使って図形的に抽出して素子および電気的接続の再抽出を行うレイアウトデータ修正情報抽出部を有する。そして、本発明にかかるレイアウト検証装置は、修正が行われたレイアウトに対して、再LVS検証を行う際に必要最小限の図形を選択することと、その図形から再LVS検証に必要なネットリストの抽出を行うように動作することにより、再LVS検証の実行に必要な素子情報および接続情報の抽出にかかる処理時間を最小限にすることができる効果がある。また、本発明は以下のように表現することもできる。すなわち、半導体集積回路のレイアウト設計をするためのレイアウト装置であって、LVS検証を行なう場合において、LVSを実行して対応テーブルを作成するステップと、前記対応テーブルと修正前レイアウトデータ情報と修正後レイアウトデータ情報と回路情報からレイアウトデータ修正情報を抽出するステップと、前記抽出したデータを用いてLVS検証するステップと、レイアウトデータ結果を照合をするステップと、前記照合結果よりLVS結果の照合で不一致の場合にレイアウトデータの変更をするステップとを有することを特徴とするレイアウト検証方法。さらに、上記対応テーブルを作成するステップにおいて、修正前レイアウトデータ情報に含まれるレイアウト層の抽出と、前記レイアウト層の位置の抽出と、前記レイアウト層がLVSにおいて対応する回路情報上の接続関係のある素子を含むレイアウトデータ情報を抽出するステップと、回路情報に含まれる接続情報および素子情報の対応を示した電気的接続情報を抽出するステップと、前記2つのステップで抽出した情報を、行単位として対応テーブルを生成するステップとを有することを特徴とするレイアウト検証方法。さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、任意の処理を、CPUCentralProcessingUnitにコンピュータプログラムを実行させることにより実現することも可能である。上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体nontransitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROMReadOnlyMemory、CD-R、CD-R/W、DVDDigitalVersatileDisc、BDDisc、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMRandomAccessMemoryを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。"