"正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のNMOS又はNPNの第1のトランジスタを含み、該第1のトランジスタのゲート又はベースと高電源端子との間に抵抗を介して又は介さずに第1のコンデンサが接続されていることを特徴とする演算増幅器。正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のNMOS又はNPNの第1のトランジスタと、前記出力端子と高電源端子との間に接続された出力用のPMOS又はPNPの第2のトランジスタを含み、前記第1のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第1のコンデンサが接続され、前記第2のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第2のコンデンサが接続されていることを特徴とする演算増幅器。ところが、図7に示すような回路構成では、演算増幅器200の出力端子3を接地側に落とすので、演算増幅器200の最大出力電流を上回る電流駆動能力がトランジスタM21に要求される。その結果、演算増幅器の駆動能力次第であるが、一般的には、トランジスタM21には大きなサイズが必要となり、回路のチップ面積の増大を招くという問題があった。本発明の目的は、チップ面積の極端な増大を招くことなく、電源投入時の過渡期に出力端子を接地側に落すことを可能とした演算増幅器を提供することである。上記目的を達成するために、請求項1にかかる発明は、正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のNMOS又はNPNの第1のトランジスタを含み、該第1のトランジスタのゲート又はベースと高電源端子との間に抵抗を介して又は介さずに第1のコンデンサが接続されていることを特徴とする。請求項2にかかる発明は、正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のNMOS又はNPNの第1のトランジスタと、前記出力端子と高電源端子との間に接続された出力用のPMOS又はPNPの第2のトランジスタを含み、前記第1のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第1のコンデンサが接続され、前記第2のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第2のコンデンサが接続されていることを特徴とする。本発明によれば、電源投入時に演算増幅器の出力回路の出力用のNMOS又はNPNの第1のトランジスタを一時的に導通状態にして出力端子を接地側に落とすので、電源投入時から安定状態に移行する過渡期に、出力電圧が高くなることを望まないアプリケーションに好適な演算増幅器を実現することができる。また、プッシュプル型では出力用のPMOS又はPNPの第2のトランジスタは遮断させるので、高電源端子と接地端子との間の短絡の恐れもなくなる。しかも、新たなトランジスタを設ける必要がなく、チップサイズ増大を回避できる。さらに、コンデンサを接続するとき抵抗を介在させることにより、周波数特性の劣化を防止することができる。図1に本発明の実施例の演算増幅器100の構成を示す。1は正電源端子、2は接地端子、3は出力端子、10はフォールデッドカスコード型の差動増幅回路、20はプッシュプル型の出力回路である。差動増幅回路10は、ゲートに正転入力電圧VIN_P、反転入力電圧VIN_Nが入力する差動接続のNMOSトランジスタM1,M2、それらのトランジスタM1,M2の電流源としてのPMOSトランジスタM3、負荷抵抗R1,R2、カレントミラー接続のNMOSトランジスタM4,M5、電流源としてのPMOSトランジスタM6,M7からなる。出力回路20は、トランジスタM5のドレイン電圧をゲートに入力するNMOSトランジスタM8、カレントミラー接続のPMOSトランジスタM9,M10、トランジスタM4のドレイン電圧をゲートに入力するNMOSトランジスタM11、抵抗R3、トランジスタM10,M11の共通ドレインにゲートが接続されるPMOSの出力トランジスタM12、トランジスタM5のドレインにゲートが接続されるNMOSの出力トランジスタM13、トランジスタM13側の位相補償回路を構成するコンデンサCc1と抵抗Rc1、トランジスタM12側の位相補償回路を構成するコンデンサCc2と抵抗Rc2、一端が正電源端子1に接続された抵抗Rx1、その抵抗Rx1の他端とトランジスタM13のゲートとの間に接続されたコンデンサCx1、抵抗Rx1の他端とトランジスタM12のゲートとの間に接続されたコンデンサCx2からなる。トランジスタM12,M13の共通ドレインは出力端子3に接続されている。次に、本発明の動作を説明する。動作説明には、図2に示したような、図1における抵抗Rx1を短絡した回路を用いる。この抵抗Rx1は、本発明の課題の解決には直接関係しないが、周波数特性を補正するために接続したものである。この抵抗Rx1の効果については、後述する。図2の演算増幅器において、電源電圧VDDを投入した瞬間は、コンデンサCx1,Cx2がほぼ短絡状態であるので、トランジスタM12,M13のゲート電位がVDDにまで高くなる。この結果、トランジスタM12は遮断状態となって、ソースドレイン間は高インピーダンスとなる。また、トランジスタM13は導通状態となって、ソースドレイン間は低インピーダンスとなる。よって、出力端子3は接地端子2に接続され接地電位となるので、出力電圧VOUTが高くなることが抑制される。このとき、トランジスタM12が遮断しているので、正電源端子1と接地端子2の間の短絡の恐れはない。図3に、実際のアプリケーションの接続関係を示す。ここでは、演算増幅器100の正転入力端子の電圧VIN_Pとして、定電圧Vref=1.25Vを入力し、出力端子3の電圧VOUTとして1.8Vの電圧が出力するように、帰還回路の抵抗R11,R12の値を設定したものである。図4に、図3の接続関係の演算増幅器100の過渡応答特性を示す。図6で説明した従来の無対策の演算増幅器の場合の過渡応答特性と比べて、出力端子3の電圧VOUTが、ほぼ1.8V以下に抑制され、本発明の目的を達成できていることがわかる。図5に、無対策の従来の演算増幅器と、コンデンサCx1,Cx2を接続した演算増幅器と、コンデンサCx1,Cx2および抵抗Rx1を接続した演算増幅器についての利得と位相の周波数特性図を示した。本実施例の演算増幅器100では、出力トランジスタM12,M13のゲートにコンデンサCx1,Cx2を追加するので、抵抗Rx1が接続されていないとき図2は、その周波数特性が劣化特性Bする。そこで、周波数特性への影響を軽減するために、抵抗Rx1を接続している図1。その周波数特性を特性Cに示した。これにより、周波数特性が改善している。なお、Aは無対策の従来の演算増幅器の周波数特性である。なお、以上の実施例では出力回路20,20Aがプッシュプル型の場合について説明したが、出力端子と接地端子との間にNMOSトランジスタを接続し、出力端子と高電源端子との間に電流源あるいは抵抗を接続したシングルエンド型の場合についても、同様に実施できる。さらに、NMOSトランジスタはNPNトランジスタに、PMOSトランジスタはPNPトランジスタに、それぞれ置き換えることもできる。"