一導電型の第2の半導体層と、前記第2の半導体層の一主面に設けられた前記一導電型とは反対の導電型である反対導電型の第1の半導体領域と、前記第2の半導体層の前記一主面に前記第1の半導体領域と離間して設けられた前記一導電型で前記第2の半導体層より高不純物濃度の第2の半導体領域と、少なくとも前記第1の半導体領域と前記第2の半導体領域との間の前記第2の半導体層の前記一主面に設けられた前記一導電型で前記第2の半導体層より高不純物濃度で前記第2の半導体領域よりも低不純物濃度の第3の半導体領域と、を備えるフォトダイオードと、前記第2の半導体層の前記一主面上に設けられた絶縁層と、前記絶縁層上に設けられ、トランジスタ素子が形成された第1の半導体層と、を備える半導体装置。前記第1の半導体領域および前記第2の半導体領域は、前記第2の半導体層の第1の領域に設けられ、前記第2の半導体層の前記第1の領域とは異なる第2の領域上に前記トランジスタ素子が形成され、前記半導体装置は、前記第2の領域の前記第2の半導体層の前記一主面に設けられ、前記反対導電型で、固定電位が与えられる第4の半導体領域をさらに備える請求項1記載の半導体装置。前記第3の半導体領域は、前記第2の半導体領域よりも浅く設けられている請求項1または2記載の半導体装置。前記一導電型はN型であり、前記反対導電型はP型である請求項1または2記載の半導体装置。前記一導電型はN型であり、前記反対導電型はP型であり、前記固定電位は接地電位である請求項2記載の半導体装置。前記フォトダイオードは、X線検出用のフォトダイオードである請求項1~5のいずれか一項に記載の半導体装置。一導電型の第2の半導体層と、前記第2の半導体層の一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第2の半導体層の前記一主面に、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域を形成する工程と、前記第1の半導体層にトランジスタ素子を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法。一導電型の第2の半導体層と、前記第2の半導体層の一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第2の半導体層の前記一主面に、前記絶縁層および前記第1の半導体層を介して、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域を形成するための第1の不純物を導入する工程と、その後、前記第1の半導体層にトランジスタ素子を形成すると共に、前記第1の不純物を活性化して前記一導電型の前記第1の半導体領域を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法。一導電型の第2の半導体層と、前記第2の半導体層の一主面に形成された、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域と、前記第2の半導体層の前記一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第1の半導体層にトランジスタ素子を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法。同一の半導体基板に、センサと周辺回路とが形成されている構造の半導体装置の中で、X線検出用のフォトダイオードとトランジスタとが同一の半導体基板に形成されている構造のX線センサにおいては、放射線入射時の検出感度を高くするため、X線検出用のフォトダイオードが形成されている半導体基板に低濃度高抵抗の半導体基板を使用したり、半導体基板裏面に数百Vのバイアスを印加する等の方法により、半導体基板全体を空乏化することがある。この際、図12に示すように、上側の第1の半導体層9と下側の第2の半導体層11との間に埋め込み酸化膜10を埋め込んだSOISlliconOnInsuIator基板12を用いることにより、埋め込み酸化膜10の上側の第1の半導体層11を回路動作用のMOSトランジスタ40等の素子形成用の高濃度低抵抗基板、埋め込み酸化膜10の下側の第2の半導体層11をフォトダイオード30形成用の低濃度高抵抗基板とすることで、1枚のウエハ上で周辺回路を含めたX線センサを構成することができる。なお、MOSトランジスタ40は、第1の半導体層9に形成されたアクティブ領域91と、アクティブ領域91の表面に設けられたゲート酸化膜12と、ゲート酸化膜12上に設けられたゲート電極15と、ゲート電極15の両側のアクティブ領域91に設けられたソースドレイン16を備えている。また、フォトダイオード30は、低濃度のN型の第2の半導体層11と、第2の半導体層11の表面主面151に設けられた高濃度のP型の取り出し領域182と、第2の半導体層11の表面主面151に、P型の取り出し領域182と離間して、P型の取り出し領域182の周囲に設けられた高濃度のN型の取り出し領域191、192とを備えている。高性能のX線センサを形成する場合、第2の半導体層11の基板濃度は、例えば、1.0×10-12cm-3から1.0×10-14cm-3程度の低濃度にする必要がある。これはX線センサとして形成されるダイオード30の空乏層の広がりが基板濃度に比例するため、濃度が薄いほどより広い空乏層を得ることが可能となるからである。しかしながら、第2の半導体層11の基板濃度が薄いため、埋め込み酸化膜10と第2の半導体層11の界面で発生した界面準位などにより、容易に第2の半導体層11の表面主面151を介したリーク電流7が発生するという問題点があった。例えば、リーク電流7が大きい場合、X線を検出している際の暗電流が大きくなり、検出器のノイズが大きくなることで、検出できる最小信号が小さくできないS/Nが悪くなる。最悪の場合には、リーク電流が大きくなり過ぎて、X線センサとして動作しなくなるという課題があった。本発明の主な目的は、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成された半導体装置であって、フォトダイオードを形成する半導体層と絶縁膜との界面のリーク電流の小さい半導体装置およびその製造方法を提供することにある。本発明によれば、一導電型の第2の半導体層と、前記第2の半導体層の一主面に設けられた前記一導電型とは反対の導電型である反対導電型の第1の半導体領域と、前記第2の半導体層の前記一主面に前記第1の半導体領域と離間して設けられた前記一導電型で前記第2の半導体層より高不純物濃度の第2の半導体領域と、少なくとも前記第1の半導体領域と前記第2の半導体領域との間の前記第2の半導体層の前記一主面に設けられた前記一導電型で前記第2の半導体層より高不純物濃度で前記第2の半導体領域よりも低不純物濃度の第3の半導体領域と、を備えるフォトダイオードと、前記第2の半導体層の前記一主面上に設けられた絶縁層と、前記絶縁層上に設けられ、トランジスタ素子が形成された第1の半導体層と、を備える半導体装置が提供される。また、本発明によれば、一導電型の第2の半導体層と、前記第2の半導体層の一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第2の半導体層の前記一主面に、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域を形成する工程と、前記第1の半導体層にトランジスタ素子を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法が提供される。また、本発明によれば、一導電型の第2の半導体層と、前記第2の半導体層の一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第2の半導体層の前記一主面に、前記絶縁層および前記第1の半導体層を介して、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域を形成するための第1の不純物を導入する工程と、その後、前記第1の半導体層にトランジスタ素子を形成すると共に、前記第1の不純物を活性化して前記一導電型の前記第1の半導体領域を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法が提供される。また、本発明によれば、一導電型の第2の半導体層と、前記第2の半導体層の一主面に形成された、前記一導電型で前記第2の半導体層より高不純物濃度の第1の半導体領域と、前記第2の半導体層の前記一主面上の絶縁層と、前記絶縁層上の第1の半導体層と、を備える積層体を準備する工程と、前記第1の半導体層にトランジスタ素子を形成する工程と、前記第2の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第2の半導体領域と、前記一導電型で前記第1の半導体領域よりも高不純物濃度で前記第2の半導体領域とは離間した第3の半導体領域とを、少なくとも前記第2の半導体領域と前記第3の半導体領域の前記第2の半導体層の前記一主面には前記第1の半導体領域が存在するように形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成された半導体装置であって、フォトダイオードを形成する半導体層と絶縁膜との界面のリーク電流の小さい半導体装置およびその製造方法が提供される。以下、本発明の好ましい実施の形態について図面を参照しながら説明する。図1を参照すれば、本発明の好ましい実施の形態の半導体装置100は、周辺回路用のMOSトランジスタ40が形成された第1の半導体層9と、第2の半導体層11と半導体取り出し領域182と、半導体取り出し領域191、192と、半導体領域99とを備えるフォトダイオード30と、第1の半導体層9と第2の半導体層11との間の埋め込み酸化膜10とを備えている。第1の半導体層9はP型半導体基板、第2の半導体層11はN型半導体基板で形成している。第2の半導体層11の領域51の主面151には、P型の半導体取り出し領域182が設けられている。P型の半導体取り出し領域182とN型の第2の半導体層11で、X線用のフォトダイオード30のPN接合が形成されている。なお、第2の半導体層11の主面151の領域51には、第2の半導体層11より高不純物濃度のN型の半導体取り出し領域191、192が設けられている。第2の半導体層11の主面151と反対側の主面152には、電極280が設けられている。MOSトランジスタ40が形成された第1の半導体層9のアクティブ領域91は、第2の半導体層11の領域51とは異なる領域61の主面151上に設けられている。第2の半導体層11の領域61の主面151側には、Pウエル14が設けられている。なお、Pウエル14の主面151側には、高濃度のP型の取り出し領域181が設けられている。第2の半導体層11の主面151の、P型の半導体取り出し領域182、N型の半導体取り出し領域191、192、Pウエル14以外の箇所には、半導体領域99が設けられている。半導体領域99は、第2の半導体層11より高不純物濃度であり、N型の半導体取り出し領域191、192よりも低不純物濃度である。また、P型の半導体取り出し領域182よりも低不純物濃度である。半導体領域99は、N型の半導体取り出し領域191、192、P型の半導体取り出し領域181、Pウエル14よりも浅く形成されている。半導体領域99は、少なくとも、P型の半導体取り出し領域181とN型の半導体取り出し領域191、192との間の第2の半導体層11の主面151に設けられている。フォトダイオード30は、N型の第2の半導体層11とP型の半導体取り出し領域182と、N型の半導体取り出し領域191、192と、N型の半導体領域99とを備えている。MOSトランジスタ40が形成された第1の半導体層9上には層間膜20が設けられている。埋め込み酸化膜10および層間膜20を介して、N型の半導体取り出し領域191と接続された取り出し電極224、P型の半導体取り出し領域182と接続された取り出し電極225、N型の半導体取り出し領域192と接続された取り出し電極226、P型の取り出し領域181と接続された取り出し電極221が設けられている。層間膜20を介してMOSトランジスタ40のソース、ドレインと接続された取り出し電極222、223が設けられている。N型の第2の半導体層11は、第2の半導体層11の主面152に設けられた電極280および第2の半導体層11の主面151に設けられた高濃度のN型の半導体取り出し領域191、192にそれぞれ接続された取り出し電極224、226を介して電源23の正極側に接続されている。第2の半導体層11の主面151に設けられたP型の半導体取り出し領域182は、取り出し電極225を介して電源23の負極側およびGND50に接続されている。Pウエル14は、P型の取り出し領域181および取り出し電極221を介して電源23の負極側およびGND50に接続されている。X線用のフォトダイオード30を構成するN型の第2の半導体層11を空乏化するために、第2の半導体層11の裏面主面152と高濃度のN型の半導体取り出し領域191、192カソード電極に電源23より100~300V程度の正の高電圧を印加する。この時、P型の半導体取り出し領域182は接地する。また、Pウエル14も接地する。本実施の形態では、第2の半導体層11の表面主面151に、第2の半導体層11と同一導電型で、第2の半導体層11の基板濃度よりも高い不純物濃度の半導体領域99が存在するため、この半導体領域99が第2の半導体層11の表面主面151の反転防止層として機能し、例えば第2の半導体層11と埋め込み酸化膜10との界面に発生する界面準位が存在した場合でも、リーク電流の発生を抑制することが可能となる。この表面反転防止層および界面リーク防止層として機能する半導体領域99の不純物濃度は、第2の半導体層11に形成するPウエル14やダイオード30のカソードを兼ねたN型の半導体取り出し領域191、192、ダイオードのアノードを兼ねたP型の半導体取り出し領域182よりも低い不純物濃度で形成し、かつ浅く形成する。そのようにすることで、本来のダイオード30のカソードやアノードの機能を損なうことなく、表面リーク電流のみを抑制できる。また、N型の半導体層11中に、Pウエル14を形成し、Pウエル14を接地電位に固定することにより、N型の半導体層11を空乏化するためにN型の半導体層11の裏面主面152に高電圧を電源23により印加した場合に、Pウエル14と、N型の半導体層11とのPN接合面に空乏層が広がる。当該空乏層のうち、Pウエル14側に広がる空乏層が、埋め込み酸化膜10との界面まで到達しないため、Pウエル14の表面付近の電位は接地電位に保たれる。従って、第1の半導体層9の埋め込み酸化膜10側の界面に、N型の半導体層11の裏面に電源23から印加した電圧は伝達されない。このように、第1の半導体層9に形成したMOS型トランジスタ40の埋め込み酸化膜10側のチャネル領域が動作しないため、ゲート電極15による制御に無関係なリーク電流の発生を抑制することができる。次に、本発明の好ましい実施の形態の半導体装置100の製造方法について説明する。まず、図2に示すように、2000Å程度の厚さの埋め込み酸化膜10を挟んで上側に880Åの厚さの第1の半導体層9と、下側に700μm程度の厚さの第2の半導体層11を有するSOISiliconOnInsulator基板12を用いる。この時、例えば第1の半導体層9は比抵抗10ΩcmのP型基板、第2の半導体層11は比抵抗10kΩcmのN型基板で形成されるSOI基板を用いる。この表面にパッド酸化膜図示せずと窒化膜図示せずを形成し、フィールド酸化膜を形成すべき領域の窒化膜を除去した後に、LOCOS形成法によりフィールド酸化膜を形成した後に図3のように全ての窒化膜と、パッド酸化膜を除去する。これにより、第1の半導体層9にアクティブ領域91、92、93が形成される。その後、図4に示すように、ウエハ全面に例えば220keV、ドーズ量5.0×1011cm-2~1.0×1012cm-2程度の31Pの不純物199を注入し、第2の半導体層11の表面主面151側に不純物199を注入する。さらに、第1の半導体層9のアクティブ領域91、92、93の表面にゲート酸化膜12を形成し、図5に示すように、第2の半導体層11に形成すべきPウエル14図1参照の形成領域以外の場所を、第1の半導体層9に形成されたアクティブ領域91に位置合わせを行なったフォトレジスト13にて覆い、例えば注入エネルギー300keV、ドーズ量1.0×1012~1.0×1013cm-2程度の11Bの不純物114を注入する。その後、フォトレジスト13を除去した後に、ポリシリコン膜を堆積し、フォトレジスト図示せずでパターニングを行なったポリシリコン膜のドライエッチングを行い、図6に示すように、ゲート電極15を形成する。その後、フォトレジストを除去した後に、第1の半導体層9のアクティブ領域91にLDD図示せずのイオン注入を行い、図7に示すように、サイドウォールスペーサ17を形成したのちに、高濃度ソースドレイン16のイオン注入工程を行い、活性化してMOSトランジスタ40を形成する。ポリシリコン膜の堆積プロセス等やソースドレイン16の活性化等のMOSトランジスタ40の形成プロセスにおいて、不純物199、114は活性化されて、それぞれ、半導体領域99、Nウエル14となる。その後、第2の半導体層11に形成するべきN型/P型それぞれの取り出し領域以外の場所をフォトレジストにて覆い、図7に示すように、埋め込み酸化膜10をエッチングした後にフォトレジストを除去し、ダイオード30のカソードを兼ねたN型の半導体取り出し領域191、192の形成用には、例えば注入エネルギー60keV、ドーズ量5.0×1015cm-2程度の不純物31Pを、ダイオード30のアノードを兼ねたP型の半導体取り出し領域182、およびPウエル14のP型の取り出し領域181の形成用には、例えば注入エネルギー40keV、ドーズ量5.0×1015cm-2程度の不純物11Bを注入する。その後、CVD膜の堆積によって図8に示すように層間膜20を形成する。その後、図9に示すように、第1の半導体層91と第2の半導体層11の取り出し電極を形成する場所をエッチングすることによってコンタクトホール211、212、213、214、215、216を形成する。その後、図10に示すように、スパッタによって形成したメタル層を電極形成領域以外の部分をエッチングすることによって、取り出し電極221、222、223、224、225、226を形成する。次に、本発明の他の実施の形態として、上述の一実施の形態で示したSOI基板を用いた周辺回路のMOSトランジスタ40とX線検出用のダイオード30の形成方法に代えて、図11に示すように、SOI基板の形成時にN型の第2の半導体層11の表面にN型の半導体領域99を形成した後、公知のユニボンド技術等の方法を用いてSOI基板を形成する。このSOI基板を用いて、上述の一実施の形態で説明した製造方法を用いることで、特に追加の工程無しに、第2の半導体層11の表面に、表面反転防止層および界面リーク防止層として機能する半導体領域99を形成することが可能となる。この他の実施の形態によれば、一実施の形態と同じ効果が期待でき、かつSOIウェハの製造時に表面反転防止層および界面リーク防止層として機能する半導体領域99を形成できるため、第1の半導体層9を通しての不純物のイオン注入が不要となり、第1の半導体層9への不純物の残留や結晶的なダメージ等を抑制できる。なお、上記の実施の形態では、第2の半導体層11がN型基板である場合について説明しているが、第2の半導体層11がP型の半導体装置にも適用可能であり、その場合には、他の領域についても、P型とあったのをN型とし、N型とあったのをP型とする。以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。