リッジ型III-V化合物半導体レーザであって、第1部分、第2部分及び第3部分を含む基板と、前記基板の前記第1~第3部分の上に設けられた第1導電型の第1のクラッド層と、前記基板の前記第1~第3部分及び前記第1のクラッド層の上に設けられた活性層を含む半導体領域と、前記半導体領域の上に設けられた半導体リッジと、を備え、前記基板の前記第1部分、前記第3部分及び前記第2部分は、該リッジ型III-V化合物半導体レーザの第1の端面から該リッジ型III-V化合物半導体レーザの第2の端面への方向に順に配置され、前記半導体リッジは、第1部分、第2部分及び第3部分を含み、前記半導体リッジの前記第1~第3部分は、それぞれ、前記基板の前記第1~第3部分の上に設けられ、前記半導体リッジの前記第1部分は、前記半導体リッジの一端面を含み、前記半導体リッジの前記第2部分は、前記半導体リッジの他端面を含み、前記半導体リッジの前記第1及び第2部分の各々は、前記活性層の上に設けられたIII-V化合物半導体層と、第2導電型の第2のクラッド層と、第2導電型コンタクト層とを含み、前記半導体リッジの前記第1及び第2部分の各々において、前記III-V化合物半導体層は、前記第2のクラッド層と前記活性層との間にあり、前記III-V化合物半導体層のキャリア濃度は前記第2のクラッド層のキャリア濃度より低く、前記III-V化合物半導体層はキャリア濃度1×1017cm-3以下の領域を含み、前記半導体リッジの前記第3部分は、前記第2のクラッド層と、前記第2導電型コンタクト層とを含み、当該リッジ型III-V化合物半導体レーザは、前記III-V化合物半導体層と前記活性層とによって構成される第1の接合と、前記III-V化合物半導体層と前記第2のクラッド層とによって構成される第2の接合と、を更に備える、リッジ型III-V化合物半導体レーザ。前記III-V化合物半導体層の厚さは0.1μm以上である、請求項1に記載されたリッジ型III-V化合物半導体レーザ。前記半導体リッジの前記第1部分の長さは10μm以上であり、当該リッジ型III-V化合物半導体レーザは、前記活性層と前記第2のクラッド層とによって構成される第3の接合を更に備える、請求項1又は請求項2に記載されたリッジ型III-V化合物半導体レーザ。前記III-V化合物半導体層は、前記第2のクラッド層のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層、及びアンドープ半導体層の少なくともいずれかを含む、請求項1~請求項3のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記第2のクラッド層のドーパント濃度は1×1018cm-3以上である、請求項1~請求項4のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記半導体リッジを埋め込む埋込領域と、前記半導体リッジ及び前記埋込領域の上に設けられ前記半導体リッジの上面に接触を成す電極と、を更に備え、前記埋込領域の誘電率は前記第2のクラッド層の誘電率より小さく、前記埋込領域は前記III-V化合物半導体層の側面に接触を成し、前記半導体領域は第1の部分及び第2の部分を含み、前記半導体リッジは前記半導体領域の前記第1の部分の上に設けられ、前記埋込領域は前記半導体領域の前記第2の部分の上に設けられる、請求項1~請求項5のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記III-V化合物半導体層の材料はInP又はGaInAsPである、請求項1~請求項6のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記第2のクラッド層の材料はInPであり、前記III-V化合物半導体層の材料は前記第2のクラッド層の材料と同じである、請求項1~請求項7のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記活性層は、第1光閉じ込め層、第2光閉じ込め層、及び前記第1光閉じ込め層と前記第2光閉じ込め層との間に設けられた量子井戸構造を含み、前記第1光閉じ込め層の厚さは0.05μm以上0.1μm以下であり、前記第2光閉じ込め層の厚さは0.05μm以上0.1μm以下であり、前記量子井戸構造の厚さは0.2μm以上0.3μm以下である、請求項1~請求項8のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。前記量子井戸構造はアンドープAlGaInAs層を含む、請求項9に記載されたリッジ型III-V化合物半導体レーザ。前記III-V化合物半導体層の厚さは0.5μm以下である、請求項1~請求項10のいずれか一項に記載されたリッジ型III-V化合物半導体レーザ。リッジ型III-V化合物半導体レーザの静電破壊に関して、発明者らの実験によれば、順方向の電圧印加の破壊耐圧は、製造ロットに応じて異なっている。一方、逆方向の電圧印加の破壊耐圧は、製造ロットに関係なく比較的低い電圧の印加で破壊されており、この破壊電圧は例えば1キロボルト程度であり、0.7キロボルトの電圧印加では破壊は観察されない。順方向の電圧印加の破壊耐圧は逆方向の電圧印加の破壊耐圧以上の値である。この実験によれば、リッジ型の半導体レーザは、逆方向に印加される静電放電に敏感である。本発明は、このような事情を鑑みて為されたものであり、静電耐圧の向上を可能な構造を有するリッジ型III-V化合物半導体レーザを提供することを目的とする。本発明に係るリッジ型III-V化合物半導体レーザは、a第1部分、第2部分及び第3部分を含む基板と、b前記基板の前記第1~第3部分の上に設けられた第1導電型の第1のクラッド層と、前記基板の前記第1~第3部分及び前記第1のクラッド層の上に設けられた活性層を含む半導体領域と、c前記半導体領域の上に設けられた半導体リッジとを備える。前記基板の前記第1、前記第3部分及び前記第2部分は、該リッジ型III-V化合物半導体レーザの第1の端面から該リッジ型III-V化合物半導体レーザの第2の端面への方向に順に配置され、前記半導体リッジは、第1部分、第2部分及び第3部分を含み、前記半導体リッジの前記第1~第3部分は、それぞれ、前記基板の前記第1~第3部分の上に設けられ、前記半導体リッジの前記第1部分は、前記半導体リッジの一端面を含み、前記半導体リッジの前記第2部分は、前記半導体リッジの他端面を含み、前記半導体リッジの前記第1及び第2部分の各々は、前記活性層の上に設けられたIII-V化合物半導体層と、第2導電型の第2のクラッド層と、第2導電型コンタクト層とを含み、前記半導体リッジの前記第1及び第2部分の各々において、前記III-V化合物半導体層は、前記第2のクラッド層と前記活性層との間にあり、前記III-V化合物半導体層のキャリア濃度は前記第2のクラッド層のキャリア濃度より低く、前記III-V化合物半導体層はキャリア濃度1×1017cm-3以下の領域を含み、前記半導体リッジの前記第3部分は、前記第2のクラッド層と、前記第2導電型コンタクト層とを含む。当該リッジ型III-V化合物半導体レーザは、d前記III-V化合物半導体層と前記活性層とによって構成される第1の接合と、e前記III-V化合物半導体層と前記第2のクラッド層とによって構成される第2の接合とを更に備える。このリッジ型III-V化合物半導体レーザによれば、半導体リッジの第1及び第2部分は、それぞれ、半導体リッジの一端面及び他端面を含み、半導体リッジの第1及び第2部分の各々はIII-V化合物半導体層を備える。III-V化合物半導体層は活性層と接合を成すと共に第2のクラッド層と接合を成す。半導体リッジの一端面及び他端面の近傍は、第2のクラッド層のキャリア濃度より低くキャリア濃度1×1017cm-3以下の領域を含むIII-V化合物半導体層を備えており、したがって、第1のクラッド層と第2のクラッド層との間に逆方向の静電放電電圧が印加されるとき、III-V化合物半導体層に空乏層が生成され、この空乏層の生成は半導体リッジにおける最大電界を低減するために役立つ。これ故に、半導体リッジの第1及び第2部分におけるIII-V化合物半導体層は、静電放電による電荷が半導体リッジの一端面及び他端面を介して流れることを低減できる。本発明に係るリッジ型III-V化合物半導体レーザでは、前記III-V化合物半導体層の厚さは0.1μm以上であることができる。このリッジ型III-V化合物半導体レーザによれば、この厚さのIII-V化合物半導体層は、半導体リッジの一端面及び他端面の近傍における接合耐圧を十分に向上できる。本発明に係るリッジ型III-V化合物半導体レーザでは、前記半導体リッジの前記第1部分の長さは10μm以上であることができる。当該リッジ型III-V化合物半導体レーザは、前記活性層と前記第2のクラッド層とによって構成される第3の接合を更に備えることができる。このリッジ型III-V化合物半導体レーザによれば、半導体リッジの第1部分の長さが10μm以上であるとき、半導体リッジの端面が第3の接合から隔置される。本発明に係るリッジ型III-V化合物半導体レーザでは、前記III-V化合物半導体層は、前記第2のクラッド層のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層、及びアンドープ半導体層の少なくともいずれかを含むことができる。このリッジ型III-V化合物半導体レーザによれば、III-V化合物半導体層は、前記第2のクラッド層のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層を含むことができる。また、III-V化合物半導体層は、アンドープ半導体層を含むことができる。さらに、III-V化合物半導体層は、第2のクラッド層のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層及びアンドープ半導体層の両方を含むことができる。本発明に係るリッジ型III-V化合物半導体レーザでは、前記第2のクラッド層のドーパント濃度は1×1018cm-3以上であることができる。リッジ型III-V化合物半導体レーザによれば、第2のクラッド層の抵抗の増加を避けることができる。本発明に係るリッジ型III-V化合物半導体レーザは、前記半導体リッジを埋め込む埋込領域と、前記半導体リッジ及び前記埋込領域上に設けられ前記半導体リッジの上面に接触を成す電極とを更に備えることができる。前記埋込領域の誘電率は前記第2のクラッド層の誘電率より小さく、前記埋込領域は前記III-V化合物半導体層の側面に接触を成し、前記半導体領域は第1の部分及び第2の部分を含み、前記半導体リッジは前記半導体領域の前記第1の部分の上に設けられ、前記埋込領域は前記半導体領域の前記第2の部分の上に設けられることができる。このリッジ型III-V化合物半導体レーザによれば、III-V化合物半導体層が半導体リッジに含まれるので、III-V化合物半導体層の側面は、第2のクラッド層の誘電率より低い埋込領域に接触を成すことができる。本発明に係るリッジ型III-V化合物半導体レーザでは、前記III-V化合物半導体層の材料はInP又はGaInAsPであることができる。このリッジ型III-V化合物半導体レーザによれば、III-V化合物半導体層はInP又はGaInAsPを備えるので、III-V化合物半導体層を含む半導体レーザを作製可能である。本発明に係るリッジ型III-V化合物半導体レーザでは、前記第2のクラッド層の材料はInP又はGaInAsPであり、前記III-V化合物半導体層の材料は前記第2のクラッド層の材料と同じであることができる。このリッジ型III-V化合物半導体レーザによれば、III-V化合物半導体層の材料は前記第2のクラッド層の材料と同じであるので、III-V化合物半導体層を含む半導体レーザを作製可能である。本発明に係るリッジ型III-V化合物半導体レーザでは、前記活性層は、第1光閉じ込め層、第2光閉じ込め層、及び前記第1光閉じ込め層と前記第2光閉じ込め層との間に設けられた量子井戸構造を含み、前記第1光閉じ込め層の厚さは0.05μm以上0.1μm以下であり、前記第2光閉じ込め層の厚さは0.05μm以上0.1μm以下であり、前記量子井戸構造の厚さは0.2μm以上0.3μm以下であることができる。このリッジ型III-V化合物半導体レーザによれば、活性層が、上記の厚さを有する層の積層を含むので、逆方向の静電放電に際して十分な厚さの空乏層の生成を可能にする。本発明に係るリッジ型III-V化合物半導体レーザでは、前記量子井戸構造はアンドープAlGaInAs層を含むことができる。このリッジ型III-V化合物半導体レーザによれば、Al系III-V化合物半導体の活性層が提供される。本発明に係るリッジ型III-V化合物半導体レーザでは、前記III-V化合物半導体層の厚さは0.5μm以下であることができる。このリッジ型III-V化合物半導体レーザは、厚さ0.5μm以下のIII-V化合物半導体層を含むので、素子抵抗の増大を避けることができる。本発明に係るリッジ型III-V化合物半導体レーザでは、前記III-V化合物半導体層は前記第2導電型ドープ半導体層のみからなることができる。或いは前記III-V化合物半導体層は前記アンドープ半導体層のみからなることができる。以上説明したように、本発明によれば、静電耐圧の向上を可能な構造を有するリッジ型III-V化合物半導体レーザが提供される。引き続いて、添付図面を参照しながら、本発明のリッジ型III-V化合物半導体レーザに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。図1は、本実施の形態に係るリッジ型III-V化合物半導体レーザを示す図面である。図1のa部は、リッジ型III-V化合物半導体レーザ11の斜視図である。図1のb部は、図1のa部に示されたI-I線に沿った断面を示す図面である。図1のc部は、図1のa部に示されたII-II線に沿った断面を示す図面である。図1のd部は、図1のa部に示されたIII-III線に沿った断面を示す図面である。リッジ型III-V化合物半導体レーザ11は、基板13と、半導体リッジ15と、半導体領域17とを備える。半導体領域17及び半導体リッジ15は積層体19を構成する。該リッジ型III-V化合物半導体レーザ11は第1の端面11d及び第2の端面11eを含む。基板13は、第1部分13a、第2部分13b及び第3部分13cを含む。基板13の第1部分13a、第3部分13b及び第2部分13cは、該リッジ型III-V化合物半導体レーザ11の第1の端面11dから第2の端面11eへの方向に順に配置される。基板13の第1部分13aは端面13dを含み、基板13の第2部分13bは端面13eを含む。第1の端面11dは基板13の第1部分13aを含み、また第2の端面11eは基板13の第2部分13bを含む。半導体領域17は、第1導電型の第1のクラッド層21及び活性層23を含む。第1のクラッド層21は、基板13の第1~第3部分13a~13c上に設けられる。活性層23は、基板13の第1~第3部分13a~13c及び第1導電型クラッド層21の上に設けられる。半導体リッジ15は、半導体領域17上に設けられる。半導体領域17は、第1領域17a、第2領域17b及び第3領域17cを含み、第1領域17aは第2領域17b及び第3領域17cの間に設けられる。第1~第3領域17a~17cは、第1の端面11d及び第2の端面11eの一方から他方に延在する。半導体リッジ15は、第1部分15a、第2部分15b及び第3部分15cを含む。半導体リッジ15の第1部分15a、第3部分15c及び第2部分15bは第1の端面11d半導体リッジ15の一端面15dから第2の端面11e半導体リッジ15の他端面15eへの方向に順に配置される。半導体リッジ15の第1~第3部分15a~15cは、それぞれ、基板13の第1~第3部分13a~13cの上に設けられる。半導体リッジ15の第1部分15aは半導体リッジ15の一端面15dを含み、半導体リッジ15の第2部分15bは半導体リッジ15の他端面15eを含む。図1のb部及びd部を参照すると、半導体リッジ15の第1及び第2部分15a、15bの各々は、活性層23上に設けられたIII-V化合物半導体層25と、第2導電型の第2のクラッド層27と、第2導電型コンタクト層29とを含む。第1及び第2部分15a、15bにおいて、III-V化合物半導体層25は、第2のクラッド層27と活性層23との間にある。III-V化合物半導体層25のキャリア濃度は第2のクラッド層27のキャリア濃度より低い。III-V化合物半導体層25はキャリア濃度1×1017cm-3以下の領域を含み、好ましくは、III-V化合物半導体層25のキャリア濃度は1×1017cm-3以下であることができる。リッジ型III-V化合物半導体レーザ11は、III-V化合物半導体層25と活性層23とによって構成される第1の接合31aを含む。また、リッジ型III-V化合物半導体レーザ11は、III-V化合物半導体層25と第2のクラッド層27とによって構成される第2の接合31bを含む。図1のc部及びd部を参照すると、半導体リッジ15の第3部分15cは、第2のクラッド層27と第2導電型コンタクト層29とを含む。リッジ型III-V化合物半導体レーザ11は、第2のクラッド層27と活性層23とによって構成される第3の接合31cを含む。リッジ型III-V化合物半導体レーザ11は、第1部分11a、第2部分11b及び第3部分11cを含む。第1部分11aは第1部分13a及び第1部分15aを含み、第2部分11bは第2部分13b及び第2部分15bを含み、第3部分11cは第3部分13c及び第3部分15cを含む。端面11dは端面13d及び端面15dを含み、端面11eは端面13e及び端面15eを含む。このリッジ型III-V化合物半導体レーザ11によれば、半導体リッジ15の第1及び第2部分15a、15bは、それぞれ、半導体リッジ15の一端面15d及び他端面15eを含む。半導体リッジ15の第1及び第2部分15a、15bの各々はIII-V化合物半導体層25を備える。III-V化合物半導体層25は活性層23と接合を成すと共に第2のクラッド層29と接合を成す。半導体リッジ15の一端面15d及び他端面15eの近傍は、第2のクラッド層27のキャリア濃度より低くキャリア濃度1×1017cm-3以下の領域を含むIII-V化合物半導体層25を備えており、したがって、第1のクラッド層21と第2のクラッド層27との間に逆方向の静電放電電圧が印加されるとき、III-V化合物半導体層25に空乏層が生成され、この空乏層の生成は半導体リッジ15における最大電界を低減するために役立つ。これ故に、半導体リッジ15の第1及び第2部分15a、15bにおけるIII-V化合物半導体層25は、静電放電による電荷が半導体リッジ25の一端面15d及び他端面15eを介して流れることを低減できる。また、III-V化合物半導体層25のバンドギャップは、第2のクラッド層27のバンドギャップ以下であることが好ましい。III-V化合物半導体層25の厚さD25は0.1μm以上であることができる。この厚さのIII-V化合物半導体層25は、半導体リッジ15の一端面15d及び他端面15eの近傍における接合耐圧を十分に向上できる。また、III-V化合物半導体層25の厚さは0.5μm以下であることができる。このリッジ型III-V化合物半導体レーザは、厚さ0.5μm以下のIII-V化合物半導体層25を含むので、端部近傍における素子抵抗の増大を避けることができる。また、III-V化合物半導体層25が素子内部に設けられないので、III-V化合物半導体層25の追加が直ちに素子特性に影響を与えることにならない。III-V化合物半導体層25は、例えば、第2のクラッド層27のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層、及びアンドープ半導体層の少なくともいずれかを含むことができる。これ故に、III-V化合物半導体層25は、第2のクラッド層27のドーパント濃度より小さいドーパント濃度を有する第2導電型ドープ半導体層を含むことができる。また、III-V化合物半導体層25は、アンドープ半導体層を含むことができる。半導体リッジ15の第1部分15の長さは10μm以上であることができる。当該リッジ型III-V化合物半導体レーザ11は、活性層23と第2のクラッド層27とによって構成される第3の接合31cを更に備えることができる。このリッジ型III-V化合物半導体レーザ11によれば、半導体リッジ15の第1部分15a第2部分15bも同様の長さが10μm以上であるとき、半導体リッジ15の端面15dが第3の接合31cから隔置される。また、半導体リッジ15の第1部分15aの長さが50μm以下であることができ、長過ぎると抵抗が増加するためである。第3の接合31cはpn接合を構成し、第1の接合31a及び第2の接合31bはpin接合を構成する。これらpn接合及びpin接合に同じ電圧を印加するとき、pn接合に生成される空乏層の広がりは、pin接合に生成される空乏層の広がりより小さい。これ故に、リッジ型III-V化合物半導体レーザ11では、端面11d及び11eの近傍におけるリッジボトムにおける逆方向耐圧は、端面11d及び11eから離れた内部におけるリッジボトムの逆方向耐圧より高い。このため、静電放電によりリッジ型III-V化合物半導体レーザ11に逆方向の放電パルスが印加されるとき、端面11d及び11eの近傍におけるリッジボトム近傍では、端面11d及び11eから離れた内部におけるリッジボトムに比べて、ブレイクダウンが生じにくい。したがって、逆方向の放電パルスにより、端面11d及び11eが破壊される頻度を下げることができる。また、端面11d及び11eから離れた内部におけるリッジボトムの逆方向耐圧は、端面11d及び11eの近傍におけるリッジボトムにおける逆方向耐圧より低い。このように、リッジ型III-V化合物半導体レーザ11は、リッジボトムにおける逆方向耐圧に関して、端面11d及び11eの近傍における逆方向耐圧が端面11d及び11eから離れた内部における逆方向耐圧と異なる。この差異により、端面11d及び11eが破壊される頻度が低減されることができる。第2のクラッド層27のドーパント濃度は、例えば1×1018cm-3以上であることができる。リッジ型III-V化合物半導体レーザ11によれば、第2のクラッド層27の抵抗の増加を避けることができる。図1のb部及びc部を参照すると、リッジ型III-V化合物半導体レーザ11は、半導体リッジ15を埋め込む埋込領域33を更に備えることができる。埋込領域33には、半導体リッジより低い誘電率の絶縁材料を用いることができる。埋込領域33の誘電率は例えば第2のクラッド層27の誘電率より小さい。埋込領域33は、例えばシリコン系無機絶縁体からなることができ、シリコン系無機絶縁体としては、例えばシリコン酸化物またはシリコン窒化物等を用いることができる。この埋込領域33はIII-V化合物半導体層25の側面25f、25gに接触を成す。埋込領域33は半導体領域17の第2領域17b及び第3領域17c上に設けられ、半導体リッジ15は半導体領域17の第1領域17a上に設けられることができる。リッジ型III-V化合物半導体レーザ11は、半導体リッジ15及び埋込領域33上に設けられ半導体リッジ15の上面15fに接触を成す電極35を更に備えることができる。また、基板13の裏面には別の電極39が設けられている。また、埋込領域33は、例えば樹脂体を含むことができ、樹脂体としては、例えばポリイミド樹脂またはBCB樹脂物等を用いることができる。このとき、埋込領域33は、半導体リッジ15の側面及び半導体領域17の上面を覆う絶縁膜37を含むことができる。III-V化合物半導体層25が半導体リッジ15に含まれるので、III-V化合物半導体層25の側面15f、25gは、第2のクラッド層27の誘電率より低い埋込領域33に接触を成すことができる。リッジ型III-V化合物半導体レーザ11の一例を示す。基板13:n型InP。第1のクラッド層21:SiドープInP、厚さ0.5μm、Siドーパント濃度:1×1018cm-3。活性層25:アンドープAlGaInAs層、アンドープ層の総厚0.2μm。III-V化合物半導体層25:アンドープInP又はアンドープGaInAsP、厚さ0.2μm。第2のクラッド層27:ZnドープInP、厚さ1.5μm、ドーパント濃度:1×1018cm-3。第2導電型コンタクト層29:ZnドープGaInAs又はZnドープGaInAsP、厚さ0.2μm、Znドーパント濃度:1×1018cm-3。半導体リッジ15:幅:1.4μm、高さ:1.7μm。埋込領域33:シリコン酸化物。電極35アノード:Ti/Pt/Au。電極37カソード:AuGeNi。活性層25は量子井戸構造を含むことができる。この量子井戸構造はアンドープAlGaInAs層を含むとき、リッジ型III-V化合物半導体レーザ11では、Al系III-V化合物半導体の活性層がエッチングにより加工されることはない。活性層25が光閉じ込め層を含むとき、光閉じ込め層は例えばアンドープAlGaInAs層からなることができる。活性層25の一例を説明する。活性層25は、第1光閉じ込め層、第2光閉じ込め層、及び量子井戸構造を含むことができる。この量子井戸構造は、第1光閉じ込め層と第2光閉じ込め層との間に設けられる。第1光閉じ込め層の厚さは0.05μm以上0.1μm以下であり、第2光閉じ込め層の厚さは0.05μm以上0.1μm以下であることができる。量子井戸構造の厚さは0.2μm以上0.3μm以下であることができる。活性層25が、上記の厚さを有する層の積層を含むので、逆方向の静電放電に際して十分な厚さの空乏層の生成を可能にする。III-V化合物半導体層25の材料は第2のクラッド層27の材料と同じであることができる。III-V化合物半導体層25の材料は第2のクラッド層27の材料と同じであるので、バンドギャップの違いによる接合部でのポテンシャル障壁が形成されず、抵抗が生じない。リッジ型III-V化合物半導体レーザ11では、一実施例では、III-V化合物半導体層25は、キャリア濃度1×1017cm-3以下の第2導電型ドープ半導体層のみからなることができる。別の実施例では、III-V化合物半導体層25はアンドープ半導体層のみからなることができる。図2、図3及び図4は、リッジ型III-V化合物半導体レーザに逆方向の電圧を印加したときにおけるリッジ付近における電界強度を示す図面である。電界強度は数値計算によって生成される。モデルとして、上記のリッジ型III-V化合物半導体レーザ11の一例における数値を採用する。図2のa部、図3のa部及び図4のa部を参照すると、シミュレーションモデルに関する理解を容易にするために、図1で使用された参照符号が付されている。図2のb部は、図2のa部に示されたシミュレーションモデルにおける電界強度を示す図面であり、半導体レーザの端部近傍III-V化合物半導体層25を含む第1及び第2部分のためのモデルである。III-V化合物半導体層25は厚さ0.2μmのアンドープInPである。図3のb部は、図3のa部に示されたシミュレーションモデルにおける電界強度を示す図面であり、半導体レーザの内部III-V化合物半導体層25を含まない第3部分のためのモデルである。図2のb部及び図3のb部の比較により、リッジボトムの近傍では、厚さ0.2μmのアンドープInPの追加により電界強度の最高値が低減されることを示す。このシミュレーション結果によれば、リッジ型III-V化合物半導体レーザ11では、端面11d及び11eの近傍におけるリッジボトムにおける逆方向耐圧は、端面11d及び11eから離れた内部におけるリッジボトムの逆方向耐圧より高い。このため、静電放電によりリッジ型III-V化合物半導体レーザ11に逆方向の放電パルスが印加されるとき、端面11d及び11eの近傍におけるリッジボトム近傍では、端面11d及び11eから離れた内部におけるリッジボトムに比べて、ブレイクダウンが生じにくい。したがって、逆方向の放電パルスにより、端面11d及び11eが破壊されることを低減できる。また、端面11d及び11eから離れた内部におけるリッジボトムの逆方向耐圧は、端面11d及び11eの近傍におけるリッジボトムにおける逆方向耐圧より低い。このように、リッジ型III-V化合物半導体レーザ11は、リッジボトムにおける逆方向耐圧に関して、端面11d及び11eの近傍における逆方向耐圧が端面11d及び11eから離れた内部における逆方向耐圧と異なる。この差異により、端面11d及び11eが破壊されることを低減できる。図4のb部は、図4のa部に示されたシミュレーションモデルにおける電界強度を示す図面であり、半導体レーザの端部近傍III-V化合物半導体層25を含む第1及び第2部分のためのモデルである。III-V化合物半導体層25は厚さ0.2μm、p型ドーパント濃度1×1017cm-3のInPである。図2のb部及び図4のb部の比較により、リッジボトムの近傍では、厚さ0.2μmの低濃度InPの追加により電界強度の最高値が低減されることを示す。低濃度InP層が半導体リッジ内に含まれ、低濃度InP層の両側には、低誘電率の埋込領域33が設けられる。このため、リッジボトムにおける電界強度の最大値を低減できる。図3のb部及び図4のb部の比較により、半導体リッジ内に含まれる低濃度InP層の作用により、電界がリッジ内だけでなく埋込領域33にも拡がることを理解できる。これ故に、図2のb部及び図3のb部の比較に基づき既に説明したように、逆方向の放電パルスにより、端面11d及び11eが破壊されること低減でき、また端面11d及び11eの近傍における逆方向耐圧が端面11d及び11eから離れた内部における逆方向耐圧と異なる。上記の説明から理解されるように、III-V化合物半導体層25を用いないとき、リッジの全体にわたって図3のb部に示される電界分布がリッジボトム近傍において生成され、静電耐圧の向上は望めない。上記実施例の構造において、静電放電の耐圧を評価するために順逆の極性別に、試験電圧を段階的に上昇させるステップストレス試験を実施するとき、逆方向の静電放電耐圧は、III-V化合物半導体層25の追加により、1.0kVを超えた値に向上される。一方で、順方向の静電放電耐圧は1.0kV~3.0kV程度と製造ロットにより大きく異なることにあり、III-V化合物半導体層25の追加は、順方向の静電放電耐圧に実質的に影響ない。以上説明したように、本実施の形態におけるリッジ型半導体レーザは、逆方向の静電放電耐圧を向上できる。ここで、静電破壊耐圧は。試験したサンプルの数量の半数が劣化した電圧として定義される。次いで、図5~図9を参照しながら、リッジ型III-V化合物半導体レーザ11を作製する方法を説明する。図5~図9のa部は、図1におけるI-I線にそった断面を示し、図5~図9のb部は、図1におけるII-II線にそった断面を示し、図5~図9のa部は、図1におけるIII-III線にそった断面を示す。これらの図面では、一素子の領域が描かれており、実施の製造では、ウエハ上に上記の素子サイズのエリアがアレイ状に配列される。n型InPウエハ40aを準備した後に、図5に示されるように、有機金属気相成長MOCVD法でn型InPウエハ40a上にn型InPバッファ層40bを成長して、n型InP基板41を作製することができる。図6に示されるように、n型InP基板41上に、活性層のためのアンドープAlGaInAs層43及びIII-V化合物半導体層のためのアンドープInP層45をMOCVD法で成長する。必要な場合には、この成長に先立ってn型InPクラッド層をInP基板41上に成長することができる。次いで、アンドープInP層45のパターン形成のためのレジストマスクを形成した後に、このマスクを用いてアンドープInP層45をエッチングして、図7に示されるように、パターン形成されたアンドープInP層45aを形成する。図8に示されるように、パターン形成されたアンドープInP層45a及びアンドープAlGaInAs層43上に、p型InPクラッド層47及びp型InGaAsコンタクト層49をMOCVD法で成長する。次いで、半導体リッジのパターン形成のためのレジストマスクを形成した後に、このマスクを用いて、アンドープInP層45a、p型InPクラッド層47及びp型InGaAsコンタクト層49をエッチングして、図9に示されるように、パターン形成されたアンドープInP層45b、パターン形成されたp型InPクラッド層47b、及びパターン形成されたp型InGaAsコンタクト層47bを形成する。これらの工程により、リッジ型III-V化合物半導体レーザ11の主要な構造が形成される。この後に、半導体リッジ51をシリコン酸化物により埋め込む。半導体リッジ51の上面に開口を形成した後にアノード電極を形成する。必要な場合にはn型InP基板41の裏面を研磨した後に、裏面にカソード電極を形成する。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。