"FET構造を有する複数の単位セルを含む半導体装置において、各前記単位セルの前記FET構造が有するゲート電極に電気的に接続されるゲート電極配線と、前記ゲート電極配線に電気的に接続されており各前記ゲート電極を外部接続するためのゲート電極パッドと、前記ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッドと、を備える半導体装置。セル部と、前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、を備え、前記セル部は、複数の前記単位セルが並列に配置されて構成されており、前記プローブ用電極パッドは、前記セル部の外縁部上に設けられていると共に、前記セル部から前記外周部に向けて張り出している、請求項1記載の半導体装置。前記セル部の平面視形状は略四角形状であり、前記ゲート電極配線は、前記セル部の外縁部に沿って配置されており、前記プローブ用電極パッドは、前記セル部の4つの角部のうちの少なくとも一つの角部に設けられている、請求項2記載の半導体装置。前記プローブ用電極パッドの表面の面積は、前記検査用プローブの断面であって前記検査用プローブの軸に直交する前記断面の面積より大きい、請求項1~3の何れか一項記載の半導体装置。複数の前記プローブ用電極パッドを備える、請求項1~4の何れか一項記載の半導体装置。半導体装置が製造された際には半導体装置の検査が行われる。その検査では、検査用のプローブは、通常、ゲート電極パッドに接触させていた。この場合、検査用のプローブをゲート電極パッドに接触させることによって、本来、外部接続のために使用されるべきゲート電極パッドに余分なストレスが付加されていた。そこで、本発明は、検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供することを目的とする。本発明の一側面に係る半導体装置は、FET構造を有する複数の単位セルを含む。この半導体装置は、各単位セルのFET構造が有するゲート電極に電気的に接続されるゲート電極配線と、ゲート電極配線に電気的に接続されており各ゲート電極を外部接続するためのゲート電極パッドと、ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッドと、を備える。この形態では、プローブ用電極パッドが、ゲート電極配線を介して各単位セルのゲート電極及びゲート電極パッドに接続されている。よって、ゲート電極パッドの代わりに検査用プローブを接触させることによって、半導体装置を検査し得る。そのため、半導体装置の検査において、ゲート電極パッドへのストレスを低減し得る。一実施形態に係る半導体装置は、セル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部とを備え得る。この形態において、セル部は、複数の単位セルが並列に配置されて構成され得る。また、プローブ用電極パッドは、セル部の外縁部上に設けられていると共に、セル部から外周部に向けて張り出し得る。セル部は、FFET構造を有する複数の単位セルが並列に配置されて構成されているため、半導体装置において動作領域として機能する。上記形態では、プローブ用電極パッドをゲート電極パッドと別に備えても、動作領域であるセル部の面積又は大きさを確保することが可能である。一実施形形態では、セル部の平面視形状は略四角形状であり得る。この形態では、ゲート電極配線がセル部の外縁部に沿って配置され得る。また、プローブ用電極パッドは、セル部の外縁部を構成する4つの角部のうちの少なくとも一つの角部の位置に設けられ得る。セル部の平面視形状が略四角形状であり、セル部の外縁部に沿ってゲート電極配線が配置されている形態では、セル部の角部には電界が集中しやすい。この場合、セル部を取り囲んでいる外周部の幅はより大きくなる傾向にある。よって、セル部の角部にプローブ用電極パッドを配置した形態では、外周部の領域を有効に活用できると共に、プローブ用電極パッドの大きさをより大きくできる。更に、一実施形態において、プローブ用電極パッドの表面の面積は、検査用プローブの断面であって検査用プローブの軸に直交する断面の面積より大きい。この形態では、検査用プローブをプローブ用電極パッドに接触させる際、検査用プローブが、半導体装置におけるプローブ用電極パッド以外の領域に接触しにくい。その結果、プローブ用電極パッドを利用して半導体装置をより正確に検査し得る。一実施形態において、半導体装置は、複数のプローブ用電極パッドを備え得る。この場合、ゲート電極パッドを利用せずに、複数のプローブ用電極パッドに複数の検査用プローブを接触させながら、例えば四端子法を用いて半導体装置を検査し得る。本発明によれば、検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供し得る。以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。図1は、本発明の一実施形態に係る半導体装置の平面図である。図2は、図1に示した半導体装置の表面側に設けられるパッシベーション膜を除いた場合の半導体装置の平面図である。図3a、図3b及び図3cは、それぞれ図1のIIIa―IIIa線、IIIb―IIIb線及びIIIc-IIIc線に沿った端面図である。図1~図3を利用して半導体装置10の概略構成について説明する。説明のために、図1及び図2に示すように、半導体装置10の厚さ方向後述する半導体基板34の主面34aの法線方向に略直交する2つの方向をx軸方向及びy軸方向と称す。半導体装置10は、化合物半導体を利用したMOSFETである。半導体装置10に採用される化合物半導体の例は、SiC及びGaNといったワイドバンドギャップ半導体、GaAsを含む。半導体装置10は平面視形状半導体装置10の厚さ方向から見た形状の例は、図1に示されているような略四角形状である。略四角形状の例は、正方形及び長方形を含む。半導体装置10の平面視形状が略正方形である場合において、半導体装置10の一辺の長さの例は5mm以下である。半導体装置10は、複数の単位セル12図3a参照が並列に配置されて構成されるセル部14を備えた半導体チップである。半導体装置10は、セル部14を取り囲んでおりセル部14を電気的に保護する外周部16図2参照を備え得る。本実施形態では、外周部16を備えた半導体装置10が説明される。セル部14の平面視形状は、半導体装置10の平面視形状と同様の形状であり得る。本実施形態では、図2に例示したように、セル部14の平面視形状は略正方形として説明される。セル部14の一辺の長さの例は20μm以下である。各単位セル12は縦型のMOSFET構造を有する。図3aに示すように、隣接する単位セル12は物理的に連続して並列配置されている。この形態では、セル部14はチャネル領域に主電流が流れる活性部である。一実施形態において、セル部14は、平面視形状が角状の複数の単位セル12がアレイ状に並列接続されて構成され得る。他の実施形態において、単位セル12は、一方向に延在したストライプ形状を有し得る。この場合には、セル部14は、各単位セル12が単位セル12の延在方向に直交する方向に複数の単位セル12が並列接続された構成とし得る。単位セル12は、ゲート電極18を基準にして区画されている。半導体装置10では、複数の単位セル12間において、ソース電極20及びドレイン電極22が共有されている。具体的には、半導体装置10の表面側及び裏面側にそれぞれ設けられたソース電極20及びドレイン電極22の一部が各単位セル12におけるソース電極及びドレイン電極として機能する。ただし、単位セル12毎に、ソース電極20及びドレイン電極22がそれぞれ設けられてもよい。セル部14の表面には、ゲート電極配線24がセル部14の外縁部14a図2において一点鎖線で示される縁部に沿って設けられている。よって、ゲート電極配線24は、環状に配置されている。本実施形態ではセル部14の平面視形状は略正方形であるため、ゲート電極配線24の平面視形状も略正方形である。半導体装置10が有するゲート電極配線24は、各単位セル12のゲート電極18に電気的に接続されている。ゲート電極配線24は、いわゆるゲートランナーである。ゲート電極配線24の一部には、第1のパッド用電極26図2、図3c参照が物理的に接続されている。ゲート電極配線24及び第1のパッド用電極26はいずれも導電性を有することから、ゲート電極配線24及び第1のパッド用電極26は電気的にも接続されている。セル部14及び外周部16の表面上には、ソース電極20及ゲート電極配線24を覆う保護膜としてのパッシベーション膜28図1、図3a~図3c参照が形成されている。このパッシベーション膜28によりセル部14及び外周部16の表面が保護される。半導体装置10では、第1のパッド用電極26及びソース電極20上のパッシベーション膜28に開口部28a及び開口部28bがそれぞれ形成されている。開口部28aによって露出した第1のパッド用電極26の領域がゲート電極パッド30として機能する。同様に、ソース電極20のうち開口部28bによって露出された領域がソース電極パッド32として機能する。図3a~図3cを利用して、半導体装置10の構成について更に詳細に説明する。まず、セル部14及び外周部16に共通の構成について説明する。半導体装置10は、n型第1導電型の半導体基板34を有する。半導体基板34の材料の例は化合物半導体である。化合物半導体の例は、前述したSiC及びGaNといったワイドバンドギャップ半導体並びにGaAsを含む。半導体基板34の厚さの例は400μmである。半導体基板34の主面34aと反対側の面34b以下、裏面と称すには、ドレイン電極22が設けられている。ドレイン電極22の例はNi膜といった金属膜である。半導体基板34の主面34a上には、下地半導体層としてn型のドリフト層36が設けられている。ドリフト層36の材料の例は半導体基板34の材料と同じとし得る。ドリフト層36内のn型ドーパントの濃度の例は約5×1016cm-3である。ドリフト層36の厚さの例は約10μmである。次に、半導体基板34上のセル部14及び外周部16それぞれの構成について説明する。まず、セル部14について、図3aを主に利用してソース電極20の下側の構成を中心にして説明する。セル部14の外縁部14a近傍の構成については後述する。ドリフト層36の表層部には、pボディ領域としての複数のp型第2導電型半導体領域38が互いに離間して形成されている。p型半導体領域38の材料は半導体基板34の材料と同じとし得る。p型半導体領域38のp型ドーパントの濃度の例は約5×1017cm-3である。p型半導体領域38の厚さ又は深さの例は約1.0μmである。単位セル12の平面視形状が角状である場合には、p型半導体領域38はドリフト層36の表層部に島状に形成され得る。一方、単位セル12が一方向に延在している場合には、p型半導体領域38も一方向に延在し得る。p型半導体領域38には、2つのn型のソース領域40が離間して形成されている。ソース領域40内のn型のドーパントの濃度の例は約1×1019cm-3である。ソース領域40の厚み又は深さの例は約0.3μmである。ドリフト層36の表面において隣接するp型半導体領域38,38の間の領域上には、ゲート絶縁膜42及びゲート電極18が積層されている。ゲート絶縁膜42及びゲート電極18は、p型半導体領域38内のソース領域40と共にMOS構造を形成するように隣接するp型半導体領域38,38の間の領域上に配置されている。本実施形態では、ゲート絶縁膜42及びゲート電極18は、単位セル12毎に設けられ得る。ゲート絶縁膜42の例はシリコン酸化膜である。ゲート絶縁膜42の厚さの例は約50μmである。ゲート電極18の例はAl膜といった金属膜である。ゲート絶縁膜42及びゲート電極18からなる隆起部は、層間絶縁膜44によって被覆されている。層間絶縁膜44の例はシリコン酸化膜である。層間絶縁膜44上には、ソース電極20が設けられている。ソース電極20の例はNi膜といった金属膜である。ソース電極20の厚さの例は約0.1μmである。ソース領域40とソース電極20とが電気的に接触するように層間絶縁膜44には、層間絶縁膜44の厚さ方向に貫通するコンタクトホールといったコンタクト領域44aが形成されている。上記構成では、単位セル12は、縦型MOSFET構造であって二重拡散型MOSFET構造を有する。具体的には、単位セル12は、ゲート電極18を基準としてみた場合、半導体基板34、裏面34bに設けられたドレイン電極22、主面34a上に設けられたドリフト層36、ドリフト層36の表層部に形成されており互いに離間したp型半導体領域38、各p型半導体領域38内に形成されたソース領域40、ソース領域40とMOS構造を形成するゲート絶縁膜42及びゲート電極18、並びに、ソース領域40と電気的に接続されゲート電極18と絶縁されたソース電極20とを含む。次に、図3b及び図3cを主に利用して、ゲート電極配線24が形成されるセル部14の外縁部14aの構成について説明する。セル部14の外縁部14aに沿ってpボディ領域としてのp型半導体領域38がドリフト層36の表層部に形成されている。以下、説明の便宜のため、外縁部14aに沿って形成されるp型半導体領域38をp型半導体領域46とも称す。一実施形態において、p型半導体領域46は、半導体装置10の耐圧特性を得るために、セル部14から外周部16側に向けてセル部14から外側に張り出している。p型半導体領域46のセル部14中心側の端部には、単位セル12の一部を構成するソース領域40と、後述する絶縁膜50及びゲート配線部材52と共にMOS構造を構成するソース領域40とが互いに離間して形成されている。p型半導体領域46上には層間絶縁膜48によって被覆された絶縁膜50が設けられている。絶縁膜50及び層間絶縁膜48の材料及び厚さは、それぞれゲート絶縁膜42及び層間絶縁膜44の場合と同じとし得る。層間絶縁膜48のセル部14の中心側の端部上には、ソース電極20の一部が被さっている。層間絶縁膜48には、p型半導体領域46内のソース領域40とソース電極20とを電気的に接続するために、層間絶縁膜48を貫通するコンタクト領域48aが形成されている。層間絶縁膜48内には、セル部14の外縁部14aに沿って設けられた導電性のゲート配線部材52が埋設されている。ゲート配線部材52の厚さ及び材料は、ゲート電極18の場合と同様とし得る。ゲート配線部材52は、各ゲート電極18と電気的に接続されている。ゲート配線部材52と各ゲート電極18との電気的な接続の例について説明する。外縁部14aに沿って配置されたゲート配線部材52を主たるゲート配線部材又は基幹ゲート配線部材とする。この際、主たるゲート配線部材52から従たるゲート配線部材を導出して、この従たるゲート配線部材を各ゲート電極18と物理的に接続されるようにセル部14内に張り巡らせる。これにより、ゲート配線部材52と各ゲート電極18とが電気的に接続され得る。この場合、従たるゲート配線部材は、ソース電極20及びソース領域40とは絶縁されるように絶縁膜などによって被覆又は埋設されていればよい。或いは、単位セル12が一方向に延在している形態では、ゲート電極18の両端を直接ゲート配線部材52に物理的に接続してもよい。ゲート配線部材52の延びている方向、すなわち、外縁部14aに沿って層間絶縁膜48上にゲート電極配線24が設けられている。層間絶縁膜48には、ゲート電極配線24上に層間絶縁膜48を貫通するコンタクト領域48bが形成されている。コンタクト領域48bを介してゲート電極配線24は、ゲート配線部材52と電気的に接続される。その結果、ゲート電極配線24は、各単位セル12のゲート電極18と電気的に接続される。ゲート電極配線24の例はソース電極20の例と同じとし得る。ゲート電極配線24の一部、例えば、図1に示すように、略四角形状に配設されたゲート電極配線24のうちy軸方向に延在している領域の一部には、図3cに示すように、第1のパッド用電極26が設けられている。ゲート電極配線24の一部をセル部14の中心側に向けて幅広に形成することによって第1のパッド用電極26を形成し得る。第1のパッド用電極26の下側においては、p型半導体領域46及びゲート配線部材52もセル部14の中心側に張り出している。図3b及び図3cを更に利用して、外周部16の構成について説明する。外周部16では、ドリフト層36上に、絶縁膜50及び層間絶縁膜48が順に積層されている。ここでは、外周部16は、絶縁膜50及び層間絶縁膜48を含んでいるとしたが、外周部16は、ドリフト層36を備えていればよい。セル部14と共通のドリフト層36を備えルことで、逆バイアス時の空乏層がより広がりやすく、耐圧特性を得ることができる。この場合、外周部16は、耐圧特性を確保するための外周耐圧部として機能する。外周部16のセル部14側の領域には、前述したように、p型半導体領域46が張り出され得る。このように張り出されたp型半導体領域46によって逆バイアス時の空乏層が更に均等に広がり易い。そのため、半導体装置10における耐圧特性をより確保可能である。また、耐圧特性を更に確保するために、外周部16が有するドリフト層36には、トレンチ状のp型半導体領域54が設けられていてもよい。p型半導体領域54のp型ドーパントの濃度及び厚さは、p型半導体領域38の場合と同様とし得る。図3a~図3cに示すように、セル部14及び外周部16の表面は、パッシベーション膜28で覆われている。第1のパッド用電極26上のパッシベーション膜28に開口部28aが形成されている。開口部28aによって第1のパッド用電極26の露出した領域がゲート電極パッド30である。ソース電極20上のパッシベーション膜28にも開口部28bが形成されている。開口部28bによって、ソース電極20の露出した領域がソース電極パッド32である。パッシベーション膜28の例はSiN膜である。パッシベーション膜28の厚さの例は、10μmである。上記構成の半導体装置10では、ゲート電極パッド30、ソース電極パッド32及びドレイン電極22を、半導体装置10とは別の素子又は回路に外部接続することによって、セル部14を構成する各単位セル12が外部の素子又は回路に電気的に接続され得る。半導体装置10は、図1に示すように、上記ゲート電極パッド30及びソース電極パッド32に加えて、半導体装置10の検査時に、検査用プローブ56図4参照を接触させるためのプローブ用電極パッド58を備える。一実施形態において、図1及び図2に示されているように、半導体装置10は、略四角形状のセル部14の角部14bにーブ用電極パッド58を有し得る。図1では、セル部14の4つの角部14bにプローブ用電極パッド58が配置された構成を例示している。プローブ用電極パッド58は、図1に示すように、セル部14から外周部16に向けて張り出し得る。図4を利用してプローブ用電極パッド58の形成位置における半導体装置10の構成について更に説明する。図4は、図1のIV―IV線に沿った端面構成を模式的に示す端面図である。層間絶縁膜48上において、ゲート電極配線24の角部に、ゲート電極配線24に電気的に接続された第2のパッド用電極60が設けられている。第1のパッド用電極26と同様に、略四角形状に配設されたゲート電極配線24の角部及びその近傍の領域が幅広に形成されることによって、第2のパッド用電極60を形成し得る。パッシベーション膜28は、第2のパッド用電極60上に、開口部28cを更に有する。第2のパッド用電極60のうち開口部28cによって露出した領域がプローブ用電極パッド58である。プローブ用電極パッド58の平面視形状の例は、略四角形、略扇形状及び円状である。略四角形の例は、略長方形及び略正方形を含む。プローブ用電極パッド58の大きさは、検査用プローブ56がプローブ用電極パッド58に接触される場合に、検査用プローブ56が開口部28cの周壁に接触しない大きさであり得る。検査用プローブ56が開口部28cの周壁に接触しないために、プローブ用電極パッド58の表面58aの面積又は開口部28cの面積は、検査用プローブ56の断面積であってプローブ56の軸Cに直交する断面の面積より大きい。換言すれば、プローブ用電極パッド58の面積は、検査用プローブ56の径Dに基づいて規定される検査用プローブ56の断面積より大きい。径Dは、プローブ56の先端部と反対側の端部における径である。しかしながら、プローブ56の先端部の形状が図4に示すように先細りしたテーパ形状或いは湾曲形状である場合、径Dは、パッシベーション膜28の厚さ分、プローブ56の先端部からプローブ56の他端側に寄った位置での径であればよい。検査用プローブ56が開口部28cの周壁に接触しないために、一実施形態において、プローブ用電極パッド58を規定する各辺の長さは、プローブ56の径Dの1.1倍以上であり得る。プローブ用電極パッド58を規定する各辺の長さが上記範囲であれば、プローブ56と開口部28cの周壁との間に、一定の余白マージンが得られるので、プローブ56が開口部28cにより接触しにくい。具体的には、図1に示すように、プローブ用電極パッド58の形状が略長方形であり、径Dが0.027mmである場合、プローブ用電極パッド58の短辺図1のIIIc-IIIc線に沿った方向の長さは0.03mm以上とし得る。開口部28cがプローブ用電極パッド58の形状が円形である場合には、開口部28cの直径が上記範囲を満たせばよい。プローブ用電極パッド58の長さの上限は外周部16の大きさに応じて決めればよいが、例えば径Dの1.5倍以下である。プローブ用電極パッド58を含む半導体装置10の製造方法の一例を、図5a~図5f及び図6a~図6eを利用して説明する。以下では、プローブ用電極パッド58の形成工程を具体的に示しながら半導体装置10の製造方法を説明する。図5a~図5f及び図6a~図6eは、半導体装置10の製造工程を順次示す図面である。図5a~図5f及び図6a~図6eでは、プローブ用電極パッド58が形成される領域近傍の半導体装置10の製造工程が主に示されている。図5aに示すように、n型のSiC基板からなる半導体基板34の主面34a上にドリフト層36を形成した後、ドリフト層36の表層部にp型半導体領域38,46及びソース領域40をそれぞれ形成する。p型半導体領域54を形成する場合には、p型半導体領域38等と一緒にp型半導体領域54を形成する。以下では、p型半導体領域54を備えた形態が説明される。具体的には、主面34a上に、insituドープを伴うCVDエピタキシャル成長法を用いてドリフト層36を形成する。このようにエキタキシャル成長法を利用してドリフト層36が形成される場合、ドリフト層36はエキタキシャル成長層である。ドリフト層36の所定位置にRIEReactiveIonEtching反応性イオンエッチングなどにより、p型半導体領域38,46,54となる凹部を形成した後、各凹部の底面及び側面の上に、insituドープを伴うCVDエピタキシャル成長法によってp型半導体領域38,46,54をエピタキシャル成長させる。この場合、p型半導体領域は埋込選択成長領域である。p型半導体領域38,46に、注入マスクを用いたイオン注入を実施することによって、複数のソース領域40を形成する。次いで、図5bに示すように、ドリフト層36上に、例えばCVD法を用いて絶縁膜としてのシリコン酸化膜62を成膜する。その後、蒸着法又はスパッタ法などによって、裏面34b上にNi膜からなるドレイン電極22を形成する。次に、図5cに示すように、シリコン酸化膜62をパターニングすることによって、ゲート絶縁膜42及び絶縁膜50をそれぞれ形成する。続いて、図5dに示すように、半導体基板34上に、例えばCVD法などによってAl膜64を形成する。そのAl膜64をパターニングすることによって、図5eに示すように、ゲート電極18及びゲート配線部材52を形成する。第1のパッド用電極26の直下に位置する領域においては、図3cに示したように、ゲート配線部材52を、セル部14の内側に向けて幅広に形成する。その後、図5fに示すように、半導体基板34上に更に、例えばCVD法を用いてシリコン酸化膜66を成膜することによって、ゲート電極18及びゲート配線部材52を埋設する。続いて、図6aに示すように、ソース領域40とソース電極20との電気的接触及びゲート配線部材52とゲート電極配線24との電気的接触を確保するために、シリコン酸化膜66にコンタクト領域44a,48a,48bを形成する。コンタクト領域44a,48a,48bは、エッチングなどを利用して形成され得る。図6bに示すように、コンタクト領域44a,48a,48bが形成された絶縁膜66を有する半導体基板34上に、例えばCVD法によってNi膜68を成膜する。そのNi膜68をパターニングすることによって、図6cに示すように、ソース電極20及びゲート電極配線24を形成する。この際、セル部14の角部14b上において、ゲート電極配線24を外周部16側に拡大して形成することによって、第2のパッド用電極60を得る。ここで、半導体基板34を、熱処理することによって、ソース電極41及びドレイン電極22を構成するNiと、ソース領域40及び半導体基板34を構成するSiCとの接触をショットキー接触からオーミック接触に変化させる。図6dに示すように、ソース電極20が形成された半導体基板34上にSiN膜70を例えばCVD法などにより形成する。このSiN膜70がパッシベーション膜28である。このパッシベーション膜28に、エッチング等を利用して開口部28cを形成することによって、図6eに示すように、プローブ用電極パッド58を形成する。この際、パッシベーション膜28に開口部28a,28bを形成することによって、ゲート電極パッド30及びソース電極パッド32を形成する。ここでは、半導体基板34、ゲート電極18、ソース電極20及びドレイン電極22などの材料及び各膜の形成方法などを一部例示しながら説明したが、半導体装置10を構成する各構成要素の材料及び各膜の形成方法などは例示したものに限定されない。以上説明した半導体装置10は、ゲート電極パッド30とは別に、半導体装置10の検査のためのプローブ用電極パッド58を有する。プローブ用電極パッド58はゲート電極配線24を介してゲート電極18及びゲート電極パッド30に電気的に接続されている。そのため、ゲート電極パッド30ではなく、プローブ用電極パッド58に検査用プローブ56を接触させることによって、半導体装置10を検査することができる。このように、プローブ用電極パッド58を利用して半導体装置10を検査することにより、ゲート電極パッド30を検査用プローブによる検査のためではなく、ワイヤボンディングなどを利用した外部接続のために使用することができる。その結果、検査時においてゲート電極パッド30に余分なストレスが付加されることがなく、外部接続時にゲート電極パッド30を最適な状態で使用し得る。また、半導体装置10の検査時にゲート電極パッド30にストレスがかからないので、ゲート電極パッド30をより小さく形成し得る。そのため、半導体装置10の電流定格を上げることができる。また、検査時におけるゲート電極パッド30へのストレスを考慮する必要がないので、ストレスの影響を低下するために、ゲート電極パッド30やゲート電極18の厚さをより厚く形成する必要がない。その結果、ゲート電極パッド30をより厚くしてストレスの影響の低下を図る場合よりも、半導体装置10の製造時間を短縮することも可能である。図1に例示したように、耐圧特性を確保するため、半導体装置10がセル部14を囲繞する外周部16を備えている形態では、プローブ用電極パッド58は、セル部14の外縁部14a上に配置されると共に、外周部16側に張り出すように設けられ得る。この場合、ゲート電極パッド30とは別にプローブ用電極パッド58を備えたとしても、半導体装置10の主動作領域である活性部としてのセル部14の面積を維持できる。結果として、半導体装置10としての動作性能を確保し得る。また、耐圧特性の確保のために備える外周部16の領域を利用しているため、プローブ用電極パッド58をセル部14側から外側に張り出して形成するための領域を別途確保する必要がない。近年、半導体チップといった半導体装置10はチップサイズの小型化が望まれていると共に、化合物半導体を採用している場合には、結晶欠陥などの関係から大型化が困難である。そのため、図1に示したように、外周部16を備え、外周部16側にプローブ用電極パッド58を張り出した形態は、半導体装置10の小型化例えば、チップの一辺が5mm以下といったチップサイズに資する構成であると共に、化合物半導体を採用した場合により有効な構成である。セル部14の平面視形状が例えば正方形といった略四角形状であって外縁部14aに沿ってゲート電極配線24が配置された場合、セル部14の角部14bには電界が集中しやすく絶縁破壊が生じやすい。これは、SiC又はGaN等を利用したパワーMOSFETにおいてより顕著である。そのため、図1に示したように、耐圧確保のために外周部16を備える場合、セル部14の角部14bの外周部16の幅例えば図1のIIIc―IIIc線に沿った外周部16の幅は、例えば、図1に示したIIIb―IIIb線の位置の外周部16の幅より広くなっている。その結果、セル部14の角部14bにプローブ用電極パッド58を配置し、プローブ用電極パッド58を外周部16側に広げ易い。この形態では、上記のように、外周部16においてより広い領域を利用していることから、プローブ用電極パッド58をより大きく形成し得る。従って、検査時に検査用プローブ56と開口部28cとの接触をより確実に防止できるので、半導体装置10の検査の精度向上を図ることができる。また、図1に示したように、半導体装置10が2つ以上図1では4個のプローブ用電極パッド58を備えている形態では、半導体装置10の検査方法として四端子法を採用した場合であっても、ゲート電極パッド30を使用せずに、2つのプローブ用電極パッド58を利用して半導体装置10を検査可能である。よって、検査時に、ゲート電極パッド30にストレスをかけずに、半導体装置10をより精度よく検査し得る。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されずに、本発明の趣旨を逸脱しない範囲で種々変形が可能である。例えば、半導体装置10の単位セル12は、FET構造を有してればよい。よって、単位セルは、MOSFET構造は縦型のMOSFET構造に限らず、横型のMOSFET構造であってもよい。更に、単位セル12は、JFET接合型電界効果トランジスタであもよい。単位セル12が有するFET構造は、nチャネル型のものに限らず、pチャネル型であり得る。更に、プローブ用電極パッド58は、半導体装置10においてゲート電極パッド18とは別に設けられており、ゲート電極配線24に電気的に接続されていればよい。例えば、プローブ用電極パッド58は、セル部14の角部14bとは異なる位置に設けられていてもよい。更に、プローブ用電極パッド58の個数は1個~3個でもよく、5個以上でもよい。"