"複数のグループに分類される複数のワード線と、アドレスにしたがってワード線を選択する選択回路と、を備え、前記選択回路においては、前記グループごとにレベルシフタが設けられており、前記アドレスは、前記グループを選択するための第1アドレスと前記選択したグループにおいてワード線を選択するための第2アドレスを含み、前記選択回路は、前記第1アドレスにより選択されたグループの前記レベルシフタによりワード線の活性電位を供給し、更に、前記選択されたグループに属する複数のワード線のうち前記第2アドレスにより選択された前記ワード線に前記活性電位を供給することにより、前記ワード線を選択することを特徴とする半導体装置。前記選択回路においては前記レベルシフタの後段にワード線ごとにインバータが設けられ、前記インバータは前記第2アドレスにより選択されたとき前記ワード線に前記活性電位を供給することを特徴とする請求項1に記載の半導体装置。前記インバータの一端は第1電位に固定され、他端は前記第1アドレスにより選択されたとき第2電位に設定されることを特徴とする請求項2に記載の半導体装置。前記インバータは、前記第2アドレスにより選択されたとき、前記第2電位を前記活性電位として前記ワード線に供給することを特徴とすることを特徴とする請求項3に記載の半導体装置。前記第1アドレスにより選択されたグループの前記レベルシフタは、前記インバータの他端に前記第2電位を供給することを特徴とする請求項3または4に記載の半導体装置。前記選択回路は、前記インバータの後段に、更に、非選択のワード線に不活性電位を供給する強制設定回路を有することを特徴とする請求項2から5のいずれかに記載の半導体装置。前記強制設定回路は、前記第1電位を前記不活性電位として前記ワード線に供給することを特徴とする請求項6に記載の半導体装置。第1のグループに属する複数のワード線と、第2のグループに属するワード線は、互い違いとなるように配線されることを特徴とする請求項1から7のいずれかに記載の半導体装置。メモリセルの高集積化にともない、ワード線の数が増加し、それを駆動するワードドライバの負担も大きくなりつつある。ワードドライバの数を増やすと、半導体装置の回路規模が大きくなってしまう。また、ワードドライバの繰り返し方向のサイズはメモリセルのサイズの制約を受けるため、メモリセルの高集積化とともにワードドライバ用に確保できるサイズも減少する。この結果、限られた繰り返しピッチと限られた配線層のもとでは、1つのワードドライバの両側からワード線を引き出すのは困難となっていた。そこで、単純に片側のみからワード線を引き出すワードドライバを2つ並置することでこのような問題に対応することが多い。しかしながら、繰り返しピッチが更に小さくなり、メモリセルのほうがドライバよりも加工上の縮小率が大きくなると、ワードドライバを2つ並べる配置方法は半導体装置の回路規模をいっそう縮小する上での制約となりつつある。なお、階層ワード線構造では、ワード線は、メインワード線MWL:MainWordLineとサブワード線SWL:SubWordLineから構成される。メインワード線には複数のサブワード線が対応付けられている。アドレス情報に基づき、メインワード線が選択され、選択されたメインワード線に対応付けられている複数のサブワード線から1本のサブワード線が選択される。このような、階層ワード線構造のメモリにおいても、メインワード線とメインワードドライバについて、同様の問題が発生する。本発明における半導体装置は、複数のグループに分類される複数のワード線と、アドレスにしたがってワード線を選択する選択回路を備える。選択回路においては、グループごとにレベルシフタが設けられる。アドレスは、グループを選択するための第1アドレスと選択したグループにおいてワード線を選択するための第2アドレスを含む。選択回路は、第1アドレスにより選択されたグループのレベルシフタによりワード線の活性電位を供給し、更に、選択されたグループに属する複数のワード線のうち第2アドレスにより選択されたワード線に活性電位を供給することにより、ワード線を選択する。本発明によれば、ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小しやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてDRAMを対象として説明するが、本発明はDRAMに限定されるものではない。また、本実施形態においてはメインワード線の選択を対象として説明するが、メインワード線以外の信号線選択に対しても本発明を適用可能である。図1は、半導体装置100におけるメモリバンクの配置図である。図2は、半導体装置100におけるメモリセルアレイ108とその周辺の回路図である。図2は、図1において点線で囲った部分の拡大図である。メモリセルアレイ108は、複数のメモリバンク106を有する。メモリバンク106は、独立してアクセス可能な記憶領域であり、複数のメモリマット後述を含む。メモリバンク106には、縦横に複数のワード線WLメインワード線とサブワード線、ビット線BLが配置され、それらの交点にメモリセルMCが配置される。メモリセルMCの保持する電荷により、1ビットの情報が記憶される。メモリバンク106の周囲には、ロウデコーダ102やカラムデコーダ104などの周辺回路が配置される。ロウデコーダ102はワード線WLを選択し、カラムデコーダ104はビット線BLを選択する。選択されたワード線WLおよびビット線BLの交点に位置するメモリセルMCがアクセス対象となる。図3は、メモリマット110とその周辺の回路図である。メモリバンク106は、複数のメモリマット110を有する。このメモリマット110において、ワード線WLメインワード線およびサブワード線とビット線BLが配置されている。メモリマット110の周囲には、センスアンプ回路SAとサブワードドライバSWDが配置される。ロウデコーダ102は、ロウコントロール回路112とメインワードドライバMWDを含む。メインワードドライバMWDは、アドレス情報の一部にしたがってメインワード線を選択する。アドレス情報はロウコントロール回路112にも供給される。ロウコントロール回路112によりデコードされたアドレス情報にしたがって、サブワードドライバSWDはサブワード線を選択する。1本のメインワード線に対して複数のサブワード線が対応付けられており、1つのメモリマット110に複数のメインワード線が対応付けられている。アドレス情報の一部により、メモリバンク106、メインワード線、サブワード線が順次特定される。アドレス情報はカラムデコーダ104にも供給され、カラムデコーダ104はビット線BLを選択する。選択されたビット線BLは、センスアンプ回路SAを介してローカルI/O線と接続される。選択されたワード線WLサブワード線とビット線BLの交点に位置するメモリセルMCの電位は、ビット線BLを経由してセンスアンプ回路SAにより増幅され、ローカルI/O線を介して外部にデータとして出力される。また、センスアンプ回路SAを介して、外部から電位として供給されるデータをメモリセルMCに供給することにより、書き込み処理が実行される。本実施形態においては、メインワードドライバMWDがメインワード線の選択回路として機能する。次に、メインワードドライバMWDの一般的な構成を図4~図6に関連して説明し、その問題点を指摘する。図4は、一般的なメインワードドライバMWDの回路図である。14ビットのアドレス情報A0~A13により、メモリバンク106、ワード線WLメインワード線とサブワード線、ビット線BLが選択される。このうち、A3~A9の計7ビットにより、メインワード線MWLを選択するとして説明する。以下、メインワード線MWLの選択に関わるアドレスA3~A9をメインワードアドレスとよぶ。図4の構成においては、128本のメインワード線MWLは、メインワード線MWL0~7,MWL8~15,,MWL124~127のように、8本ずつ16個のグループ第1グループに分類されている。第1グループごとに、第1グループ選択回路114が割り当てられる。メインワード線MWLは、16個の第1グループ選択回路114a~114pを含む。リセット信号DPは、ローアクティブ信号である。リセット信号DPがローレベルに活性化されると、すべてのメインワード線MWL0~MWL127は非選択となる。イネーブル信号ENも、ローアクティブ信号である。イネーブル信号ENが不活性ハイレベルのときには、メインワード線MWLの選択はできない。メインワードアドレスA3~A9の一部である4ビットのアドレスA6~A9により、いずれかの第1グループ選択回路114を選択する。このグループ選択に関わるアドレスA6~A9を第1アドレスとよぶ。図5は、第1グループ選択回路114aの回路図である。第1グループ選択回路114aは8本のメインワード線MWL0~MWL7を含み、それぞれに対してワード活性化回路116_0~116_7が対応付けられている。メインワードアドレスA3~A9の一部である3ビットのアドレスA3~A5により、いずれかのワード活性化回路116が選択される。このメインワード線MWLの選択に関わるアドレスA3~A5を第2アドレスとよぶ。ワード活性化回路116は、それぞれレベルシフタ118と第3インバータ120を含む。レベルシフタ118は、第2アドレスA3~A5により制御され、メインワード線MWLの不活性電位である第1電位VPPと活性電位である第2電位VSSを生成する。レベルシフタ118は、第1インバータ122と第2インバータ124を含む。リセット信号DPがオフハイレベル、イネーブル信号ENがオンローレベルであるとき、第1アドレスA6~A9により第1グループ選択回路114aが選択されたとする。各ワード活性化回路116の第1インバータ122は、PMOSPositivechannelMetalOxideSemiconductorのトランジスタTr1とNMOSNegativechannelMetalOxideSemiconductorのトランジスタTr2が直列接続された回路であり、第1インバータ122の一端トランジスタTr1側は不活性電位VPP第1電位に固定される。第1インバータ122の他端トランジスタTr2側には、第1アドレスA6~A9により制御されるトランジスタTr10、Tr11を介してイネーブル信号ENが入力される。トランジスタTr10、Tr11がオン、かつ、イネーブル信号ENがアクティブのとき、第1インバータ122の他端トランジスタTr2側には活性電位VSS第2電位が供給される。このように、第1グループ選択回路114aが選択されるときには、ワード活性化回路116_0~116_7のすべてにおいて、第1インバータ122には不活性電位VPPおよび活性電位VSSが供給される。ここで、メインワード線MWL0を選択したとする。このときには、第2アドレスA3,A4,A5=000となる。ワード活性化回路116_0の第1インバータ122においては、トランジスタTr2がオンとなり、その出力は活性電位VSSとなる。第2インバータ124は、トランジスタTr3~Tr6を含み、第1インバータ122の出力を反転するので、その出力は不活性電位VPPとなる。第3インバータ120は、トランジスタTr7~Tr9を含み、第2インバータ124の出力を反転するので、その出力は活性電位VSSとなる。こうして、メインワード線MWL0には活性電位VSS第2電位が供給され、メインワード線MWL0が活性化される。一方、他のすべてのメインワード線MWLには不活性電位VPPが供給される。以上に示す構成においては、ワード活性化回路116ごとにレベルシフタ118と第3インバータ120が設置されている。いいかえれば、128本のメインワード線MWLに対して128個のレベルシフタ118を用意する必要がある。図6は、一般的なメモリセルアレイ108とメインワードドライバMWDのレイアウト図である。図4および図5に示したメインワードドライバMWDは、その片側のメモリマット110のみを制御する。これは、メインワードドライバMWDの回路規模が大きく配線レイアウトが複雑になるため、メインワードドライバMWDの片側からしかメインワード線MWLを引き出せないためである。また、ドライバの繰り返し方向のサイズがメモリセルの大きさの制約を受け、レイアウト上の余裕がないため、メインワード線をレベルシフタ118側に引き出す余裕がなく、これも1つのメインワードドライバMWDによりその両側のメインワード線MWLをまとめて制御するのを難しくしている。図6では、ロウデコーダ102aとロウデコーダ102bが配置される領域の両側にメモリバンク106aが配置されている。図4、5に示した一般的なメインワードドライバMWDの構成では、2つのメモリバンク106a、106bに対して、4つのメインワードドライバMWDを配置する必要がある。メモリセルアレイ108におけるメインワードドライバMWDの占有面積を縮小するため、本実施形態においては図7~図9に示すようにメインワードドライバMWDを構成する。図7は、本実施形態におけるメインワードドライバMWDの回路図である。図7の構成においては、128本のメインワード線MWLは、メインワード線MWL0~15,MWL16~31,,MWL96~127のように、16本ずつ8個のグループ第1グループに分類されている。第1グループごとに、第1グループ選択回路126が割り当てられる。すなわち、メインワードドライバMWDは、8個の第1グループ選択回路126a~126hを含む。リセット信号DPは、ローアクティブ信号である。リセット信号DPが活性化されると、すべてのメインワード線MWL0~MWL127は非選択となる。イネーブル信号ENも、ローアクティブ信号である。イネーブル信号ENが不活性のときには、メインワード線MWLの選択はできない。メインワードアドレスA3~A9の一部である3ビットのアドレスA7~A9により、いずれかの第1グループ選択回路126が選択される。本実施形態においては、5ビットのアドレスA5~A9が第1アドレスに対応する。図8は、本実施形態における第1グループ選択回路126aの回路図である。第1グループ選択回路126aに対応付けられる16本のメインワード線MWL0~15は、更に、4本ずつ4個のグループ第2グループに分類される。第2グループごとに、第2グループ選択回路128が割り当てられる。すなわち、第1グループ選択回路126aは、4個の第2グループ選択回路128a~128dを含む。第1アドレスA5~A9の一部である2ビットのアドレスA5、A6により、いずれかの第2グループ選択回路128が選択される。図9は、本実施形態における第2グループ選択回路128aの回路図である。第2グループ選択回路128aには、4つのメインワード線MWLが対応付けられているが、レベルシフタ118は共通化されている。第2グループ選択回路128aが選択されたときには、第1インバータ122の出力はローレベル、第2インバータ124の出力はハイレベルとなる。この結果、トランジスタTr14がオンとなる。2ビットの第2アドレスA3、A4により、4本のメインワード線MWL0~MWL3のうちの1本が選択される。メインワード線MWL0が選択されたとする。4つの第3インバータ120a~120dには、それぞれ第1電位VPPと第2電位VSSが供給される。メインワード線MWL0に対応する第3インバータ120aのトランジスタTr9_0がアドレスA3,A4=0,0によりオンとなり、他のトランジスタTr9_1~Tr9_3はオフとなる。この結果、第3インバータ120a出力は活性電位VSSとなり、他の第3インバータ120b~120dの出力はハイインピーダンスとなる。第3インバータ120a~120dの後段には、それぞれ、トランジスタTr12_0~Tr12_3が接続される。トランジスタTr12は不活性電位VPPを供給するための強制設定回路として機能する。メインワード線MWL0が選択されるとき、トランジスタTr12_0のみがオフとなり、他のトランジスタTr12_1~Tr12_3はオンとなる。非選択のメインワード線MWL1~3には、トランジスタTr12_1~Tr12_3を介して不活性電位VPPが供給される。選択されたメインワード線MWL0には第3インバータ120aのトランジスタTr9_0を介して活性電位VSSが供給される。このようにして、1本のメインワード線MWLが選択される。メインワード線MWL1が選択されたときには、第3インバータ120bのトランジスタTr9_1がオンとなり、他のトランジスタTr9_0,Tr9_2,Tr9_3はオフとなる。この結果、メインワード線MWL1には活性電位VSSが供給され、非選択の他のメインワード線MWLには不活性電位VPPがトランジスタTr12強制設定回路を介して供給される。なお、トランジスタTr14と各トランジスタTr9は、トランジスタTr14の方が先にオンとなるように制御することが望ましい。先にトランジスタTr14をオンにしておくことにより、トランジスタTr14やトランジスタTr9のソースドレイン間の電位差を緩和できるため、ホットキャリア劣化を抑制しやすくなる。従来においても、ホットキャリア劣化を抑制するためにNMOSを挿入することが多い。本実施形態ではそのNMOSトランジスタTr14をそのまま利用できる。以上に示したように、本実施形態においては、レベルシフタ118を複数のワード活性化回路116が共有している。このため、第2グループ選択回路128の回路規模を大幅に縮小させることができ、配線レイアウトに余裕ができる。この結果、メインワード線MWLをメインワードドライバMWDの両側に引き出すことも可能となる。レイアウトに余裕ができる結果、第3インバータ120において駆動能力の高いトランジスタを使用しやすくなる。この結果、メインワード線MWLに充分な活性電位不活性電位を供給しやすくなることも、メインワード線MWLの両側への引き出しに寄与する。一方、メインワード線MWLの駆動速度に寄与しないトランジスタTr12のサイズは、第3インバータ120に含まれるトランジスタTrのサイズよりも小さい。図10は、本実施形態におけるメモリセルアレイ108とメインワードドライバMWDのレイアウト図である。本実施形態におけるメインワードドライバMWDは、その両側のメモリバンク106を制御する。この結果、図10に示すように、2つのメモリバンク106a、106bを、2つのメインワードドライバMWDで制御できる。この結果、メモリセルアレイ108におけるメインワードドライバMWDの占有面積が縮小される。図11は、隣り合う第2グループ選択回路128とメインワード線MWLの関係を示すレイアウト図である。第2グループ選択回路128aに対応する4本のメインワード線MWL0~MWL3と、第2グループ選択回路128bに対応する4本のメインワード線MWL4~MWL7は、互い違いとなるように並べられる。これは、カップリングによるメインワード線MWLの電位の乱れを抑制するためである。図12は、第2グループ選択回路128とメインワード線MWLの関係をより詳細に示す配線図である。第2グループ選択回路128aのメインワード線MWL1が選択されたとする。まず、第2グループ選択回路128aのレベルシフタ118aが活性化され、メインワード線MWL1には活性電位VSSが供給される。このとき、トランジスタTr7_1、Tr9_1が共にオンとなる。一方、メインワード線MWL0,MWL2,MWL3に対しては、トランジスタTr12_0,Tr12_2,Tr12_3強制設定回路のオンにより不活性電位VPPが供給される。このとき、メインワード線MWL1とのカップリングにより、非選択のメインワード線MWL0,MWL2,MWL3の電位が不活性電位VPPから活性電位VSS側に電圧降下する可能性がある。トランジスタTr12強制設定回路は、トランジスタTr7やトランジスタTr9に比べると駆動能力が小さいため、メインワード線MWL1を活性電位VSSに固定する力よりもメインワード線MWL0,MWL2,MWL3を不活性電位VPPに固定する力の方が弱いためである。一方、第2グループ選択回路128bは非選択であるため、第2グループ選択回路128bのレベルシフタ118bは不活性となる。この結果、トランジスタTr7_4~Tr7_7はすべてオンとなり、メインワード線MWL4~MWL7には不活性電位VPPが供給される。トランジスタTr7は、トランジスタTr12強制設定回路よりも大容量のトランジスタであるため、メインワード線MWLを不活性電位VPPに固定する力が強い。そこで、隣り合う第2グループ選択回路128a、128bのメインワード線MWLを互い違いに配線することにより、上述のカップリングにともなう電圧降下を抑制しやすくなる。図13は、図5に示した第1グループ選択回路114aのゲート線図である。1つのワード活性化回路116の中に第1インバータ122~第3インバータ120の3つのインバータが収まっている。図14は、図9に示した第2グループ選択回路128aのゲート線図である。第1インバータ122、第2インバータ124という2つのインバータが共通化されるため、ワード活性化回路116は実質的にANDゲートのみを含むシンプルな構成となっている。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"