複数のワード線と、複数のローカルビット線対と、前記複数のローカルビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、前記複数のローカルビット線対毎に設けられた容量共通化回路と、複数の前記容量共通化回路を接続する共通接続ラインと、前記複数のローカルビット線対に接続されるグローバルビット線対と、を備え、前記容量共通化回路は、対応する前記ローカルビット線対と前記共通接続ラインの間に接続された2個のNチャネルトランジスタを備えたことを特徴とするスタティックRAM。前記複数のスタティック型メモリセルは、対応する前記ワード線に印加されるロウ選択信号に応じて、対応する前記ローカルビット線対に接続され、読み出し時に、選択するメモリセルに対応する前記ワード線に、前記ロウ選択信号を印加することにより、前記複数のローカルビット線対を、各ローカルビット線対のメモリセルの記憶内容に応じた状態にした時に、前記容量共通化回路は、対応する前記ローカルビット線対の電位に応じて前記2個のNチャネルトランジスタの一方を導通状態にし、他方を遮断状態にし、前記2個のNチャネルトランジスタの低電位側のローカルビット線に接続されるNチャネルトランジスタが導通状態になり、前記共通接続ラインを介して前記複数のローカルビット線対の低電位側のローカルビット線が互いに接続された状態になることを特徴とする請求項1記載のスタティックRAM。前記複数のローカルビット線対の低電位側のローカルビット線が互いに接続した状態で、前記ロウ選択信号の印加を停止し、前記グローバルビット線対の一方を、選択コラムのローカルビット線対のうち高電位側のローカルビット線に接続し、他方を、選択コラムの低電位側のローカルビット線および前記共通接続ラインを介して接続された前記複数のローカルビット線対の低電位側のローカルビット線に接続して、前記グローバルビット線対の状態を変化させ、前記グローバルセンスアンプを動作させることを特徴とする請求項2記載のスタティックRAM。前記容量共通化回路は、前記複数のローカルビット線対毎に設けられ、共通のローカルセンスアンプ起動信号で起動されるローカルセンスアンプを含むことを特徴とする請求項3記載のスタティックRAM。前記2個のNチャネルトランジスタは、前記ローカルセンスアンプの一部をなし、読み出し時に、前記複数のローカルビット線対を、各ローカルビット線対のメモリセルの記憶内容に応じた状態にした時に、前記ローカルセンスアンプ起動信号を印加して前記各ローカルセンスアンプを起動することを特徴とする請求項4記載のスタティックRAM。消費電力を低減するため、ビット線対を階層構造にすることが知られているが、容量の大きなビット線対全体を大きな振幅で変化するように増幅を行うため、消費電力を十分に低減できなかった。実施形態によれば、動作速度および信頼性を維持しながら、消費電力を低減したSRAMが実現される。発明の第1の観点によれば、複数のワード線と、複数のローカルビット線対と、複数のローカルビット線対の複数のワード線との交差部に設けられた複数のメモリセルと、複数のローカルビット線対毎に設けられた容量共通化回路と、複数の容量共通化回路を接続する共通接続ラインと、複数のローカルビット線対に接続されるグローバルビット線対と、を有し、容量共通化回路は、対応するローカルビット線対と共通接続ラインの間に接続された2個のNチャネルトランジスタを有するスタティックRAMが提供される。実施形態によれば、比較的短い容量の小さなローカルビット線対の一方の電圧を変化させた後、ローカルビット線対のうちの低電位側のローカルビット線が互いに接続し、さらにグローバルビット線対を接続して、チャージシェアにより、グローバルビット線対の電圧が変化するので、消費電力を低減できる。まず、基礎となるSRAMについて説明する。図3は、基礎となるSRAMの全体構成を示す図である。基礎となるSRAMは、制御回路1と、ローデコーダ2と、ワード線ドライバ3と、ブロック信号回路4と、コラムデコーダ5と、複数のコラムスイッチCS0~CSpと、データI/O回路6と、複数k1×m1のワード線WLと、複数p1のグローバルビット線対GBL0およびGBLX0~GBLpおよびGBLXpと、複数p1の延長グローバルビット線対EGBL0およびEGBLX0~EGBLpおよびEGBLXpと、複数のワード線に対応して配置された複数k1×p1のサブブロックSUBBLKB00~Bkpと、各ビット線対に対応して設けられた複数のコラム回路CL0~CLpと、を有する。このように、実施形態のSRAMは、複数の短いローカルビット線対を、長いグローバルビット線対に接続した階層構造を有する。制御回路1は、外部から供給されるクロックCLKおよび制御信号CTLに基づいて、SRAM内の各部に供給する動作制御信号を発生する。制御信号CTLは、例えば、リード信号RE、書込み信号WEなどを含む。動作制御信号は、ライトイネーブル信号WEN、センスアンプ起動信号SAE、グローバルプリチャージ信号GPRE、内部クロックなどを含む。動作制御信号は、ローデコーダ2、コラムデコーダ5およびブロック信号回路4などにも供給される。ローデコーダ2は、クロックCLKに同期してアドレス信号のローアドレス部分を受けて、ワード線選択信号をワード線ドライバ3に供給する。ローデコーダ2は、さらに、アドレス信号のローアドレス部分をデコードした信号をブロック信号回路4に供給する。ワード線ドライバ3は、ワード線選択信号に対応するワード線にロウ選択信号Hアクティブを印加する。ブロック信号回路4は、ロウ選択信号を印加するワード線が接続されるサブブロックに、ローカルプリチャージ信号LPREおよびグローバル接続信号GWLを出力する。コラムデコーダ5は、クロックCLKに同期してアドレス信号のコラムアドレス部分を受けて、コラム選択信号をコラムスイッチCS0~CSpに供給する。データI/O回路6は、外部から書込みを行う入力データを受けて、読み出した出力データを外部に出力する。コラム選択信号により選択されたコラムスイッチは、書込み時にはデータI/O回路6からの入力データをコラム回路に供給し、読み出し時にはコラム回路からの読み出しデータをデータI/O回路に供給する。基礎となるSRAMは、書込み時には通常の書込み動作と同じ動作を行うので、以下読み出し動作についてのみ説明を行う。図4は、基礎となるSRAMの1列目のサブブロックB00~Bk0、グローバルビット線対GBL0とGBLX0、コラム回路CL0、および延長グローバルビット線対EGBL0とEGBLX0の詳細を示す図である。図4のような回路が、列ごとに、すなわちグローバルビット線対ごとに設けられる。グローバルビット線対GBL0およびGBLX0の間には、複数k1個のサブブロックSUBBLKB00~Bk0が接続される。各サブブロックは同一の構成を有する。サブブロックB00は、平行に設けられたローカルビット線対LBLおよびLBLXと、ローカルビット線対の間に接続された複数m1個のメモリセルC0~Cmと、ローカルビット線対の間に接続されたローカルプリチャージ回路LPCおよびキーパー回路KPと、ローカルビット線対LBLおよびLBLXとグローバルビット線対GBL0とGBLX0の接続回路を形成するグローバル接続トランジスタGTrおよびGTrXと、を有する。各メモリセルは、2個のインバータの入力と出力を相互接続したフリップフロップと、フリップフロップの2個の接続ノードとローカルビット線対LBLおよびLBLXの間に設けられた2個のトランジスタと、を有する公知のスタティック型メモリセルである。2個のトランジスタは、ゲートが対応するワード線WLに接続され、ワード線にロウ選択信号が印加されると導通オンし、メモリセルがローカルビット線対LBLおよびLBLXに接続された状態になる。ローカルプリチャージ回路LPCは、ローカルプリチャージ信号LPREがLになると動作してローカルビット線対LBLおよびLBLXをHにプリチャージし、LPREがHの時には動作しないオフ状態。キーパー回路KPは、ビット線対BLおよびBLXのH側のビット線をHに維持する。グローバル接続トランジスタGTrおよびGTrXは、ブロック信号回路4が出力するグローバル選択信号GWLがHの時に導通し、ブロック選択信号GWLがLの時に遮断状態になる。コラム回路CL0は、グローバルプリチャージ回路GPCと、書込み回路WCと、延長接続トランジスタETrおよびETrXと、エコライザEQと、センスアンプSAと、を有する。グローバルプリチャージ回路GPCは、グローバルビット線対GBL0とGBLX0の間に接続され、グローバルプリチャージ信号GPREがLになると動作してグローバルビット線対GBL0とGBLX0をHにプリチャージし、GPREがHの時には動作しない。書込み回路WCは、制御回路1が出力する書込み信号WENがHの時に動作し、書込みデータに応じてWDおよびWDXをHとLまたはLとHに設定して、グローバルビット線対GBL0とGBLX0を書き込みデータに応じた状態にする。ローカルビット線対LBLおよびLBLXは、グローバル接続トランジスタGTrおよびGTrXを介して、グローバルビット線対GBL0とGBLX0の状態に対応した状態に変化する。そして、書込み対象のメモリセルは、ローカルビット線対LBLおよびLBLXに接続されて、書き込みデータに応じた状態になる。本実施形態の書き込み動作は、ビット線対を階層構造とした一般的なSRAMと同様であるので、これ以上の説明は省略する。延長接続トランジスタETrおよびETrXは、グローバルビット線対GBL0とGBLX0と、グローバルビット線対GBL0とGBLX0に対応して設けられた延長ビット線対RD0およびRDX0との接続回路を形成する。延長接続トランジスタETrおよびETrXは、制御回路1が出力するセンスアンプ起動信号SAEがLの時に導通オンし、センスアンプ起動信号SAEがHの時に遮断オフする。センスアンプSAは、制御回路1が出力するセンスアンプ起動信号SAEがHの時に動作状態となり、延長ビット線対RD0およびRDX0の電圧の高い側をHに、低い側をLに増幅し、SAEがLの時には動作しないオフ状態。エコライザEQは、グローバルプリチャージ信号GPREがLの時にビット線対BLおよびBLXを短絡してH状態にし、エコライズ信号EQDがHの時には動作しないオフ状態。図5は、基礎となるSRAMの動作を示すタイムチャートである。動作はクロックCLKに同期して行われる。まず、読み出し動作について説明するが、読み出し動作中は、書込み回路WCは、オフ状態であり、書込み回路WCの動作は説明しない。ここでは、メモリセルC0にアクセスして、記憶されているデータを読み出す場合を説明するが、逆の場合も同様である。メモリセルC0は、ローカルビット線LBLに接続されるノードがLVSSで、LBLXに接続されるノードがHVDDの状態であるとする。CLKの立ち上がる前に、LBL、LBLX、GBL0、GBLX0、RD0およびRDX0はHにリセットされている。CLKの立ち上がりに同期して、LPREおよびGPREがHに変化する共に、ワード線WL0にロウ選択信号が印加されて、WL0がHに変化する。この時、GWL、SAEおよびWENはLである。LPREおよびGPREがHになるので、ローカルプリチャージ回路LPC、グローバルプリチャージ回路GPCおよびエコライザEQはオフ状態になる。GWLがLなので、GTrおよびGTrXはオフ状態である。また、SAEがLであるから、センスアンプSAはオフ状態であり、ETrおよびETrXは導通状態である。WL0がHに変化するので、メモリセルC0の接続トランジスタが導通して、L状態のノードがLBLに、H状態のノードがLBLXに接続される。LBLに接続されるメモリセルC0のNチャネルトランジスタが導通しているので、LBLはLVSSまで変化する。その後、ロウ選択信号の印加が停止され、WL0はLになるのと同期して、GWLがHに変化する。これに応じて、L状態のローカルビット線LBLと、H状態のグローバルビット線GBL0および延長グローバルビット線RD0が接続され、チャージシェアが発生して、グローバルビット線GBL0および延長グローバルビット線RD0は、ローカルビット線との容量比分だけ電圧が低下する。これと同時に、ローカルビット線LBLの電圧はチャージシェアにより増加する。ローカルビット線LBLX、グローバルビット線GBLX0および延長グローバルビット線RDX0は、すべてHなので変化しない。グローバルビット線GBL0および延長グローバルビット線RD0の電圧が低下した後、センスアンプ起動信号SAEがHに変化する。これにより、延長グローバルビット線対RD0およびRDX0は、グローバルビット線対GBL0およびGBLX0から切り離される。ローカルビット線対LBLおよびLBLXとグローバルビット線対GBL0およびGBLX0は、接続状態を維持する。したがって、ローカルビット線対LBLおよびLBLXとグローバルビット線GBL0およびGBLX0は、その時点の電圧を維持する。センスアンプ起動信号SAEがHに変化するので、センスアンプSAが動作し、延長グローバルビット線RD0の電圧をLに変化させる。延長グローバルビット線RDX0の電圧はHを維持する。コラムスイッチCS0は、延長グローバルビット線対RD0およびRDX0の状態を、バスDBおよびDBXを介して、データI/O6から出力する。その後、センスアンプ起動信号SAEがLに変化し、それと同時に、LPREおよびGPREがLに変化する。これに応じて、センスアンプSAはオフ状態になり、LPC、GPCおよびEQが、ローカルビット線対LBLおよびLBLXと、グローバルビット線対GBL0およびGBLX0と、延長グローバルビット線対RD0およびRDX0と、をHに初期化する。これで次の読み出し動作が行える状態になる。なお、図5では、書込み時の動作も示されているが、書込み時の動作は通常の階層ビット線構造のSRAMの書込み動作と同じなので、説明は省略する。基礎となるSRAMでは、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0の読み出しに伴う電圧変化量は、ローカルビット線対LBLおよびLBLXとの容量比で振幅量が決まる。ローカルビット線対LBLおよびLBLXの容量は比較的小さい。そのため、メモリセルのNチャネルトランジスタの特性にバラツキがあった場合でも、ローカルビット線対LBLまたはLBLXを短時間でLに変化させることが可能であり、メモリセルのNチャネルトランジスタの特性のバラツキの影響を受けない。したがってビット線の振幅量を抑えることができ、電力を削減することができる。ここで、基礎となるSRAMで得られる効果についてさらに詳細に説明する。まず、電力削減効果について説明する。基礎となるSRAMのように階層ビット線構造を用いた場合、通常ローカルビット線対LBLおよびLBLXの充放電電力グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0=SRAMの1ビット分の読み出し電力になる。しかし基礎となるSRAMでは、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0の充放電電力を無くすことが可能となる。その説明を、図6のタイムチャートを参照して説明する。図6は、図5のタイムチャートの一部を拡大して示す図である。グローバルビット線対GBL0およびGBLX0をメモリセルに記憶されたデータに対応する状態にするまでが、放電期間であり、グローバルビット線対GBL0およびGBLX0などをH状態にするのが充電期間である。基礎となるSRAMでは、ワード線にロウ選択信号を印加して、メモリセルの接続トランジスタを導通して、ローカルビット線LBLおよびLBLXの一方の電圧をLVSSまで下げる。その後、ロウ選択信号の印加を停止して接続トランジスタを遮断し、ローカルビット線LBLおよびLBLXの一方をLでフローティング状態にする。その後、GWLをHにしてGTrおよびGTrXを導通し、ローカルビット線対LBLおよびLBLXと、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0の間でチャージシェアを発生させて、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0の電圧を振幅させる。この時の電圧変化は、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0に溜っている電荷の一部VGBL分をローカルビット線対LBLおよびLBLXに移すだけなので電力を消費しない。この時、ローカルビット線対LBLおよびLBLXの電圧は、VLBL分だけ上昇する。図6では、GBLの電荷がLBLに移動したことが示されている。以上のようにして放電期間の動作を行った後充電期間で、ローカルビット線対LBLおよびLBLXと、グローバルビット線対GBL0およびGBLX0と延長グローバルビット線対RD0およびRDX0をHVDDにプリチャージする。この時のチャージ量は、ローカルビット線LBLが、VDD-VLBL、グローバルビット線GBLおよび延長グローバルビット線対RD0がVGBL分である。プリチャージ時のチャージ量は、ローカルビット線LBLをVSSからVDDにチャージするのと同じになる。したがって、放電期間および充電期間の両方とも、グローバルビット線GBLは、電力を消費しない。次に、図1に示した一般的な回路構成を有するSRAMと基礎となるSRAMの電力削減効果について説明する。消費電力は、P=CV2の式で表わされる。メモリセル1セル分のビット線対容量をCBLとした場合、ビット線対BLの容量は、行数×列数×CBLになる。読み出し時の、平均ビット線振幅量=VDD/2で行数=128、列数=4であった場合、図1のSRAMの1ビット分の読み出し時の消費電力は、次の通りである。図1の回路読み出し時消費電力=4×128×CBL×0.5×VDD2=256×CBL×VDD2次に、基礎となるSRAM1ビット分の読み出し時の消費電力について説明する。前述の通り、基礎となるSRAMでは、グローバルビット線対GBL0およびGBLX0では、電力を消費しないので、ローカルビット線対LBLおよびLBLXでの電力のみ考慮すればよい。図4で、k=8、m=16と想定すると、ローカルビット線の行数=16、列数=4である場合の消費電力は次のとおりである。基礎となるSRAMでの読み出し時消費電力=4×16×CBL×VDD2=64×CBL×VDD2したがって、基礎となるSRAMでは、図1の一般的なSRAMに対して読み出し時の消費電力を1/4にすることができる。次に、安定性不良の改善効果について、図7を参照して説明する。図7のAは、図1に示した一般的なSRAMの場合を、図7のBは基礎となるSRAMの場合を示す。図7のAにおいて、gおよびkはメモリセルのトランジスタの特性が正常な場合を、hおよびlはメモリセルのトランジスタの特性が悪い場合を示す。また、図7のBにおいて、mおよびqはメモリセルのトランジスタの特性が正常な場合を、nおよびrはメモリセルのトランジスタの特性が悪い場合を示す。図7のAに示すように、一般的なSRAMの場合は、ビット線BLの容量が大きいため、言い換えればBLに非常に多数のメモリセルが繋がっているため、ビット線BLの電圧は緩やかにしか降下しない。そのため、特性の悪いメモリセルからデータを読み出す場合、ビット線BLの電圧が十分に低下せず、VDDに近い状態にある。SRAMなどの製造に適用される先端プロセスは、ランダムバラツキが非常に大きいのでメモリセル内の6個のトランジスタのバランスによっては、セルの値が反転してしまい誤読み出しを引き起こしてしまうケースがある。これに対して、基礎となるSRAMでは、図7のBに示すように、メモリセルの値が反転する前にビット線BLがVSSまで下がるため、誤読み出しを防ぐことができる。これは、ビット線BLに繋がっているメモリセルが少なく配線長も短いので容量が小さいためである。反転する前にビット線BLがVSSまで下がることで、メモリセルにデータLを書き戻すことになるので安定性不良が低減され、信頼性が向上する。以上の説明では、複数のグローバルビット線対に対応して設けられたコラム回路は、同時に動作するものとして説明したが、アクセス対象のメモリセルが属する列のコラム回路を動作させることも可能である。以上説明したように、ローカルビット線とグローバルビット線の間でのチャージシェアを利用して読み出し動作を行う場合、グローバルビット線とローカルビット線の間で蓄積されている電荷の一部を移すだけであり、電力を消費しない。また、グローバルビット線は、放電期間および充電プリチャージ期間とも電力を消費しない。したがって、電力消費をより低減するためには、ローカルビット線対を短くし、グローバルビット線を長くすることが望ましい。しかし、グローバルビット線の振幅量は、ローカルビット線とグローバルビット線の容量比で決まるため、ローカルビット線を短くすると、グローバルビット線も短くしなければならなくなる。これは、センスアンプが動作するために必要な最低限のビット線の電位差を確保する必要があるためである。グローバルビット線が短くなると、センスアンプ、書き込み回路ライトドライバ等の回路を多数設ける必要があるため、マクロサイズが増大し、その結果消費電力の削減効果が小さくなってしまう。また、大容量RAMを設計することが難しくなる。以下に説明する実施形態のSRAMは、この問題を解決する。第1実施形態のSRAMは、図3に示した基礎となるSRAMに類似した全体構成を有する。図8は、第1実施形態のSRAMのメモリセルマトリクスの構成を示す図である。図8は、図4に示した1列コラム分の回路を4列分示す。なお、実際には、このようなコラムが多数設けられる。各コラムは、グローバルビット線対GBL<0>/GBLX<0>~GBL<3>/GBLX<3>と、RD<0>/RDX<0>~RD<3>/RDX<3>と、を有する。対応するグローバルビット線対と延長ビット線対は、延長接続トランジスタを介してそれぞれ接続される。グローバルビット線対GBL<3>およびGBLX<3>の間には、複数k1個のサブブロックSUBBLKB03~Bk3が接続され、他のコラムでも同様に、複数個のサブブロックが接続される。さらに、各サブブロックに対応して、グローバル接続トランジスタを含むグローバル接続回路GCが設けられる。グローバル接続トランジスタは、図4ではサブブロック内に設けられるように図示したのに対して、ここではサブブロック外に設けるように図示しているが、実質的な差はない。また、グローバルビット線対GBL<3>およびGBLX<3>の間には、1個のグローバル書込み回路GWCが接続され、他のコラムでも同様に、1個のグローバル書込み回路GWCが接続される。さらに、延長ビット線対RD<3>およびRDX<3>の間には、1個のグローバルセンスアンプGSAが接続され、他のコラムでも同様に、1個のグローバルセンスアンプGSAが接続される。例えば、サブブロックBk3は、平行に設けられたローカルビット線対LBL<3>およびLBLX<3>と、ローカルビット線対の間に接続された複数m1個のメモリセルC0~Cmと、ローカルビット線対の間に接続されたローカルプリチャージ回路と、ビット線BL容量共有化回路BCと、書き込み回路ライトドライバWCと、を有する。図4と同様に、キーパー回路を設けてもよい。他のサブブロックも同様の構成を有する。BL容量共有化回路BCは、2個のNチャネルトランジスタを有し、2個のNチャネルトランジスタは、ドレインがローカルビット線LBL<3>またはLBLX<3>に接続され、ソースが共通接続ラインCLNに接続される。ここでは、共通接続ラインCLNは、4列のコラムの対応するサブブロックのBL容量共有化回路BCのNチャネルトランジスタのソースに共通に接続される。しかし、共通接続ラインCLNは、4列以外の列数のコラムのBL容量共有化回路BCのNチャネルトランジスタのソースに接続してもよい。図9は、図8に示した両側のコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。メモリセルC0は、図1に示したメモリセルと同様の回路構成を有し、6個のMOSトランジスタで形成される通常のスタティックメモリセルである。プリチャージ回路およびライトドライバWCは、図4に示した例とは若干異なる構成を有するが、類似の機能を有し、広く知られた回路であるので、説明は省略する。グローバル接続回路GCは、ローカルビット線対とグローバルビット線対の間に接続されたトランスファーゲートを有する。トランスファーゲートは、接続信号により制御される。例えば、ローカルビット線対LBL<3>およびLBLX<3>とグローバルビット線対GBL<3>およびGBLX<3>の間には、トランスファーゲートが設けられ、接続信号GC<3>により接続状態が制御される。他のコラムのグローバル接続回路GCのトランスファーゲートについても同様であるが、各コラムの接続信号は、独立しており、各コラムのトランスファーゲートは独立に制御可能である。図8および図9では、NチャネルトランジスタとPチャネルトランジスタを有するトランスファーゲートを用いたが、トランスファーゲートの代わりにNチャネルトランジスタまたはPチャネルトランジスタのみを使用することも可能である。BL容量共有化回路BCは、図1および図4に示したセンスアンプと同様の構成を有するが、2個のNチャネルトランジスタのソースが共通接続ラインCLNに接続され、動作状態がローカルセンスアンプ起動信号LSAEにより制御される。以上説明したように、第1実施形態のSRAMは、基礎となるSRAMと基本構成は類似している。しかし、第1実施形態のSRAMは、共通接続ラインCLNが設けられ、各サブブロックのBL容量共有化回路BC内に設けられるセンスアンプSAのNチャネルトランジスタのソースが共通接続ラインCLNに接続されることが、基礎となるSRAMと異なる。図10は、第1実施形態のSRAMの動作を示すタイムチャートである。図10では、図9の左側のコラム<3>を選択して書き込み動作および読み出し動作を行なう場合を例として説明する。動作はクロックCLKに同期して行われる。読み出し動作の開始時には、LSAE、GC<3>、COL<3>、GSAE<3>およびGWE<3>は、L低である。LWEおよびGWEは、コラムにかかわらず、読み出し動作中Lを維持する。また、他のコラムのGC、COLおよびGSAEは、読み出し動作中Lを維持する。これにより、ローカルビット線対LBL<3>/LBLX<3>、グローバルビット線対GBL<3>/GBLX<3>および延長グローバルビット線対RD<3>/RDX<3>は、それぞれVDDH;高にチャージされた状態である。GBL<3>/GBLX<3>は、RD<3>/RDX<3>に接続された状態である。CLKの立ち上がりに同期して、ローカルプリチャージ信号LPREがVDDに、ロウ選択信号WLがHに変化し、書き込みデータWD/WDXが設定される。LPREがHになると、PCはオフして、LBL<3>とLBLX<3>は分離された状態になる。サブブロック内のいずれかのWLがHになると、各コラムのWLがHになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化し、さらにLSAEがHに変化してその時の電位差を拡大し、一方をHに、他方をVSSL;低にする。この時に、本実施例では、センスアンプSAのNチャネルトランジスタのうち、電位が低下してVSSに近くなったローカルビット線に接続される方のNチャネルトランジスタがオンONし、電位が低下したローカルビット線が共通接続ラインCLNに接続された状態になる。この状態は、選択されたコラムに限られず、他のコラムでも同様である。図9は、LBL<3>がHに、LBLX<3>がLになり、LBLX<3>がCLNに接続され、LBL<0>がLに、LBLX<0>がHになり、LBL<0>がCLNに接続された状態を示し、接続されたローカルビット線を破線で示している。また、図8は、LBL<3>がHに、LBLX<3>がLになり、LBL<0>~LBL<2>がLに、LBLX<0>~LBLX<2>がHになった状態を示す。したがって、Lのローカルビット線が4本接続された状態になり、その分Lのローカルビット線の容量が4倍に増加した状態になる。言い換えれば、LBLX<3>は、他の3つのコラムのLBL<0>~LBL<2>が接続された4倍の長さのローカルビット線の容量を有する。その後LSAEおよびWLは、Lに変化する。LSAEがLに変化しても、LBLX<3>にLBL<0>~LBL<2>が接続された状態は維持される。WLがLに変化すると、読み出しが行なわれた行ロウのメモリセルは、ローカルビット線対から遮断され、その時の状態を保持する。一方、LSAEがLに変化した後、書き込み対象の選択コラムのGC<3>およびCOL<3>がHに変化し、LBL<3>/LBLX<3>はGBL<3>/GBLX<3>に接続された状態になる。これにより、LBL<3>/LBLX<3>と、GBL<3>/GBLX<3>およびRD<3>/RDX<3>との間で、チャージシェアが発生して、GBL<3>/GBLX<3>およびRD<3>/RDX<3>の一方の電位が、容量比分だけ低下する。例えば、LBLX<3>がLであれば、GBLX<3>およびRDX<3>の電位が低下し、GBL<3>およびRD<3>の電位はHを維持する。この動作は、基礎となるSRAMの場合と同様であるが、本実施例では、LBLX<3>はLBLX<0>~LBLX<2>に接続され、容量が4倍に増加しているため、GBLX<3>およびRDX<3>の電位低下量を大きくできる。また、同一の電位低下量であれば、グローバルビット線対の長さを長くすることができる。なお、LBL<3>と、GBL<3>およびRD<3>とを接続しても、両方とも電位はVDDなので、電位はほとんど変化しない。チャージシェアが発生して、GBL<3>/GBLX<3>およびRD<3>/RDX<3>の一方の電位が容量比分だけ低下した時に、GC<3>およびCOL<3>をLに変化させ、さらにグローバルビット線対から延長グローバルビット線対を切り離す。そして、GSAE<3>がHに変化して、GSAが、GBLX<3>およびRDX<3>の一方の電位をLまで低下させる。LBL<3>/LBLX<3>およびGBL<3>/GBLX<3>は、少し電位が低下した状態を維持する。一方、選択コラム以外のLBL<0>/LBLX<0>~LBL<2>/LBLX<2>は、チャージシェアにより、Lであった側の電位がある程度上昇した状態になるが、WLがLであるためメモリセルの状態には影響しない。GC<3>、COL<3>およびGSAE<3>がLに変化すると、LBL<0>/LBLX<0>~LBL<3>/LBLX<3>、GBL<0>/GBLX<0>~GBL<3>/GBLX<3>およびRD<0>/RDX<3>は、それぞれVDDにチャージされる。書き込み動作の開始時には、LSAE、LWE、GC<3>、COL<3>、GSAE<3>およびGWE<3>は、L低である。GSAEは、コラムにかかわらず、書き込み動作中Lを維持する。また、他のコラムのGC、COL、GSAEおよびGWEは、書き込み動作中Lを維持する。これにより、ローカルビット線対LBL<3>/LBLX<3>、グローバルビット線対GBL<3>/GBLX<3>および延長グローバルビット線対RD<3>/RDX<3>は、それぞれVDDにチャージされた状態である。GBL<3>/GBLX<3>は、RD<3>/RDX<3>に接続された状態である。CLKの立ち上がりに同期して、ローカルプリチャージ信号LPREがH高に、ロウ選択信号WLがHに変化し、書き込みデータWD/WDXが設定される。LPREがHになると、PCはオフして、LBL<3>とLBLX<3>は分離された状態になる。サブブロック内のいずれかのWLがHになると、各コラムのWLがHになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化し、さらにLSAEがHに変化してその時の電位差を拡大し、一方をVDDに、他方をVSSにする。この時、読み出し時と同様に、LBLX<3>はLBLX<0>~LBLX<2>に接続された状態になる。その後LSAEは、Lに変化する。一方、LSAEがLに変化した後、書き込み対象の選択コラムのCOL<3>およびGWE<3>がHに変化し、GBL<3>/GBLX<3>がデータWD/WDXに対応した状態に変化する。これと並行して、GC<3>がHに変化して、LBL<3>/LBLX<3>はGBL<3>/GBLX<3>に接続された状態になり、WD/WDXに対応した状態になる。この時、LBLX<3>に接続されていたLBLX<0>~LBLX<2>は、LBLX<3>共通接続ラインCLNの電位上昇に伴い、SAのNチャネルトランジスタがオフOFFして、CLNから遮断される。なお、ライトドライバWCにより、LBL<3>/LBLX<3>を、GBL<3>/GBLX<3>の状態に設定できる場合には、GC<3>をLに維持してもよい。さらに、選択コラムのWLがHになったメモリセルは、LBL<3>/LBLX<3>に応じた状態に変化し、書き込み対象のメモリセルへのデータWD/WDXの書き込みが行える。一方、選択コラム以外のLBL<0>/LBLX<0>~LBL<2>/LBLX<2>は、WLがHになったメモリセルの記憶データに対応した状態になり、GBL<0>/GBLX<0>~GBL<2>/GBLX<2>とは遮断されているので、その状態を維持する。WLがLに変化すると、WLがHであったメモリセルは、その時の状態を記憶する。これにより、選択コラムのメモリセルは、データWD/WDXに対応した状態になり、他のコラムのメモリセルは、記憶している状態を維持する。WLがLに変化すると同時に、LPRE、LWE、GC<3>、COL<3>およびGWE<3>は、Lに変化し、LBL<0>/LBLX<0>~LBL<3>/LBLX<3>、GBL<0>/GBLX<0>~GBL<3>/GBLX<3>およびRD<0>/RDX<3>は、それぞれHにチャージされる。上記の第1実施形態では、BL容量共通化回路BCを、センスアンプで実現したが、他の回路で実現することも可能である。以下、BL容量共通化回路BCを他の回路で実現した実施形態のSRAMを説明する。第2実施形態のSRAMは、第1実施形態のSRAMと類似の全体構成を有し、BL容量共有化回路BCの構成のみが異なる。図11は、第2実施形態のSRAMのコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。図示のように、BL容量共有化回路BCは、センスアンプSAと、共通化接続回路BCAと、を有する。センスアンプSAは、図1に示したセンスアンプであり、共通接続ラインCLNに接続されていないことが、第1実施形態と異なり、他は同じであるので、説明は省略する。共通化接続回路BCAは、2個のNチャネルトランジスタと、電源VDDとGNDの間に直列に接続された2個のPチャネルトランジスタおよびトランスファーゲートの列を2列有する。2個のNチャネルトランジスタは、ローカルビット線対と共通接続ラインCLNの間に接続され、ゲートが、Pチャネルトランジスタとトランスファーゲートの接続ノードに接続される。1段目のPチャネルトランジスタのゲートは、ローカルビット線対にそれぞれ接続される。2段目のPチャネルトランジスタおよびトランスファーゲートの一方のゲート入力は、ライトドライバWCの出力制御信号端子に、出力サイドを変えて接続される。トランスファーゲートの他方のゲートには、ローカルプリチャージ信号LPREを反転した信号が印加される。共通化接続回路BCAでは、2個のNチャネルトランジスタは、LPREがHで、LWEがLまたはWCがそれまでと異なるデータを書き込む時で、ローカルビット線がLになる時に、オンONする。第2実施形態のSRAMは、図10に示すタイムチャートのように動作する。LSAEをHに変化させる時について説明する。図10に示すように、読み出し動作時に、LSAEをHに変化させる時、LPREおよびWLはHであり、LWEはLである。LSAEをHに変化させると、ローカルビット線対の一方がLに変化し、共通化接続回路BCAでは、2個のNチャネルトランジスタのうち、Lであるローカルビット線に接続されるトランジスタがオンする。これにより、4本のローカルビット線が接続された状態になる。書き込み動作時は、前半で読み出し動作と同様の動作を行い、共通化接続回路BCAでは、2個のNチャネルトランジスタの一方がオンして4本のローカルビット線が接続された状態になる。他の動作は、第1実施形態と同じであるから、説明は省略する。なお、第2実施形態では、BL容量共有化回路BCは、センスアンプSAと、共通化接続回路BCAと、を有したが、センスアンプSAを設けなくても、同様の動作が可能である。サブブロックにセンスアンプを設けない場合、図4で説明した基礎となるSRAMと同様に動作する。その場合、ローカルビット線の電位に応じて、共通化接続回路BCAの2個のNチャネルトランジスタの一方がオンして4本のローカルビット線が接続された状態になることが、基礎となるSRAMと異なる。図12は、第3実施形態のSRAMのコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。図示のように、BL容量共有化回路BCは、センスアンプSAと、共通化接続回路BCAと、を有する。センスアンプSAは、図1に示したセンスアンプであり、共通接続ラインCLNに接続されていないことが、第1実施形態と異なり、他は同じであるので、説明は省略する。共通化接続回路BCAは、2個のNチャネルトランジスタと、電源VDDとGNDの間に直列に接続された1個のPチャネルトランジスタおよびNチャネルトランジスタの列を2列有する。2個のNチャネルトランジスタは、ローカルビット線対と共通接続ラインCLNの間に接続され、ゲートが、対応する列のPチャネルトランジスタとNチャネルトランジスタの接続ノードに接続される。1段目のPチャネルトランジスタのゲートは、ローカルビット線対にそれぞれ接続される。列の形成するNチャネルトランジスタのゲートには、ローカルプリチャージ信号LPREを反転した信号が印加される。共通化接続回路BCAでは、2個のNチャネルトランジスタは、LPREがHで、ローカルビット線がLになる時に、オンONする。図13は、第3実施形態のSRAMの動作を示すタイムチャートである。読み出しRead動作時の動作は、図10タイムチャートと同じであるので説明は省略する。書き込みWrite動作の開始時には、WL、LSAE、GC<3>およびGSAE<3>は、L低である。GSAEは、コラムにかかわらず、書き込み動作中Lを維持する。また、他のコラムのGC、COL、GSAEおよびGWEは、書き込み動作の間Lを維持する。これにより、グローバルビット線対GBL<3>/GBLX<3>および延長グローバルビット線対RD<3>/RDX<3>は、それぞれHにチャージされた状態である。GBL<3>/GBLX<3>は、RD<3>/RDX<3>に接続された状態である。ローカルビット線対LBL<3>/LBLX<3>は、一方がH、他方がLである前の状態を維持している。CLKの立ち上がりに同期して、LPRE、LWE、COL<3>およびGWE<3>がH高に変化し、書き込みデータWD/WDXが設定される。LPREがHになると、PCはオフして、LBL<3>とLBLX<3>は分離された状態になる。また、書き込み対象の選択コラムのCOL<3>およびGWE<3>がHに変化し、GBL<3>/GBLX<3>がデータWD/WDXに対応した状態に変化する。これと並行して、GC<3>がHに変化して、LBL<3>/LBLX<3>はGBL<3>/GBLX<3>に接続された状態になり、WD/WDXに対応した状態になる。次に、WLがHになると、選択コラムではメモリセルがLBL<3>/LBLX<3>に接続された状態になる。一方、非選択コラムでは、WLがHになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化する。この状態でLSAEがHに変化すると、選択コラムではWLがHのメモリセルがLBL<3>/LBLX<3>の状態、すなわちWD/WDXに対応した状態になる。一方、非選択コラムでは、読み出されたメモリセルの状態に対応した電位差が拡大し、ローカルビット線対の一方はHに、他方はLになる。この時、LBLX<3>はLBLX<0>~LBLX<2>に接続された状態になる。その後WLがLに変化して、メモリセルはその時の状態を保持する。これと並行して、LPRE、LSAE、LWE、GC<3>、COL<3>およびGWE<3>は、Lに変化し、LBL<0>/LBLX<0>~LBL<3>/LBLX<3>、GBL<0>/GBLX<0>~GBL<3>/GBLX<3>およびRD<0>/RDX<3>は、それぞれVDDにチャージされる。図14は、第4実施形態のSRAMのメモリセルマトリクスの構成を示す図である。第4実施形態のSRAMは、サブブロックB00~Bk0...B03~Bk3からライトドライバWCが除かれていることと、グローバル接続回路GCが、トランスファーゲートの替わりにNチャネルトランジスタを有することが、第1実施形態と異なる。図15は、図14に示した両側のコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、グローバル接続回路GCと、を詳細に示す図である。BL容量共有化回路BCは、第1実施形態と同様に、センスアンプを含み、他のコラムのセンスアンプと共通接続ラインCLNを介して接続されている。第4実施形態のSRAMは、図10のタイムチャートにしたがって動作する。図16は、第5実施形態のSRAMにおいて、コラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、グローバル接続回路GCと、を詳細に示す図である。第5実施形態のSRAMは、サブブロックB00~Bk0...B03~Bk3からライトドライバWCが除かれていることが、第3実施形態と異なる。第5実施形態のSRAMは、図13のタイムチャートにしたがって動作する。図17は、第6実施形態のSRAMのメモリセルマトリクスの構成を示す図である。第6実施形態のSRAMは、4列のコラムの4つのグローバルビット線対GBL<0>/GBLX<0>~GBL<3>/GBLX<3>を、端部で1対のグローバルビット線対GBL/GBLXに統合したことが、第1実施形態と異なる。第6実施形態のSRAMでは、グローバルビット線対の統合に合わせて、延長グローバルビット線対RD<0>/RDX<0>~RD<3>/RDX<3>を1対の延長グローバルビット線対RD/RDXに統合している。また、第6実施形態のSRAMは、各コラムのライトドライバWCを活性化するLWEが、LWE<0>~LWE<3>に分離されており、各ライトドライバWCの動作状態を独立に制御できる。さらに、第6実施形態のSRAMは、COL<0>~COL<3>の代わりにグローバルプリチャージGPREが統合されたグローバル書き込み回路GWCの動作状態を制御する。図18は、図17に示した両側のコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。図19は、第6実施形態のSRAMの動作を示すタイムチャートである。図19に示すように、第6実施形態では、書き込み動作時に、LWE<3>およびGPREが、GC<3>およびGWEと同じタイミングでHに変化し、Lに戻る。動作説明は、第1実施形態と同じなので省略する。第7実施形態のSRAMは、図17に示した第6実施形態のSRAMと類似の構成を有し、BL容量共有化回路BCが、第2実施形態のBL容量共有化回路BCと同じ構成を有する。図20は、第7実施形態のSRAMにおいて、コラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。第7実施形態のSRAMは、全体構成は第6実施例のSRAMと類似しており、BL容量共有化回路BCは第2実施形態説明と類似しており、説明は省略する。第7実施形態のSRAMは、図19のタイムチャートにしたがって動作する。第8実施形態のSRAMは、図17に示した第6実施形態のSRAMと類似の構成を有し、BL容量共有化回路BCが、第3実施形態のBL容量共有化回路BCと同じ構成を有する。図21は、第8実施形態のSRAMにおいて、コラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、ライトドライバWCと、グローバル接続回路GCと、を詳細に示す図である。図22は、第8実施形態のSRAMの動作を示すタイムチャートである。図22に示すように、第8実施形態では、書き込み動作時に、LWE<3>およびGPREが、GC<3>およびGWEと同じタイミングでHに変化し、Lに戻る。動作説明は、第3実施形態と同じなので省略する。図23は、第9実施形態のSRAMのメモリセルマトリクスの構成を示す図である。第9実施形態のSRAMは、4列のコラムの4つのグローバルビット線対GBL<0>/GBLX<0>~GBL<3>/GBLX<3>を、端部で1対のグローバルビット線対GBL/GBLXに統合したことが、第4実施形態と異なる。グローバルビット線対、延長グローバルビット線対、グローバル書き込み回路およびグローバルセンスアンプの統合は、第6実施形態と同様に行われる。図24は、図23に示した両側のコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、グローバル接続回路GCと、を詳細に示す図である。第9実施形態のSRAMは、全体構成は第4実施例のSRAMと類似しており、グローバルビット線対などを統合したことは、第6実施形態と類似しており、説明は省略する。第9実施形態のSRAMは、図10のタイムチャートにしたがって動作する。図25は、第10実施形態のSRAMにおいて、両側のコラム<0>とコラム<3>について、サブブロック内の1個のメモリセルC0と、プリチャージ回路と、BL容量共有化回路BCと、グローバル接続回路GCと、を詳細に示す図である。第10実施形態のSRAMは、全体構成は第5実施例のSRAMと類似しており、グローバルビット線対などを統合したことは、第6実施形態と類似しており、説明は省略する。第10実施形態のSRAMは、図13のタイムチャートにしたがって動作する。以上、説明した各部の構成は、相互に組み合わせを変えて使用しても有効な構成があり得ることは当業者には容易に理解できることである。例えば、共通接続ラインCLNで接続するコラムの列数は任意に設定可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。