半導体基板と、前記半導体基板に形成され、第1の電源配線を含む第1の電源配線層を備える複数のLSI領域と、前記半導体基板に形成された第1の電源端子と、前記LSI領域の間のダイシングライン領域に、前記LSI領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第1の電源配線と前記第1の電源端子とを電気的に接続する第2の電源配線を含む第2の電源配線層と、を備え、少なくとも前記LSI領域において、前記第1の電源配線と前記第2の電源配線との境界にバリアメタル膜が形成されていることを特徴とする半導体装置。前記半導体基板に形成された第2の電源端子をさらに備え、前記第1の電源配線層は、第3の電源配線をさらに含み、前記第2の電源配線層は、前記第2の電源配線の下層に形成され、前記第3の電源配線と前記第2の電源端子とを接続する第4の電源配線をさらに含み、少なくとも前記LSI領域において、前記第3の電源配線と前記第4の電源配線との境界にバリアメタル膜が形成されていることを特徴とする半導体装置。前記半導体基板に形成され、前記第1の電源端子に印加された電圧に基づいて電圧を生成し、前記第4の電源配線に出力する電圧生成回路を、さらに備えることを特徴とする請求項2に記載の半導体装置。前記バリアメタル膜は、TaNであることを特徴とする請求項1乃至3いずれか1項に記載の半導体装置。テスト時に、前記第1の電源端子にテスト用電圧が印加され、前記テスト用電圧は、前記第2の電源配線により、前記第1の電源配線に供給されることを特徴とする請求項1乃至4いずれか1項に記載の半導体装置。前記LSI領域は、ワイヤボンデイング用のパッドを、さらに含み、前記第1の電源配線は、前記パッドに電気的に接続されていることを特徴とする請求項1ないし5のいずれか一項に記載の半導体装置。前記隣接するLSI領域間の前記ダイシングライン領域の幅は、前記隣接するLSI領域間に延在する前記第2、第4の電源配線の幅の2倍よりも、小さいことを特徴とする請求項2に記載の半導体装置。第1の電源配線を含む第1の電源配線層を備える複数のLSI領域と、第1の電源端子と、前記LSI領域の間のダイシングライン領域に、前記LSI領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第1の電源配線と前記第1の電源端子とを電気的に接続する第2の電源配線を含む第2の電源配線層と、少なくとも前記LSI領域において、前記第1の電源配線と前記第2の電源配線との境界に形成されたバリアメタル層とを備えることを特徴とする半導体ウェハ。前記バリアメタル膜は、TaNであることを特徴とする請求項8に記載の半導体ウェハ。製造コストを低減することが可能な半導体装置を提供する。実施例に従った半導体装置は、半導体基板と、前記半導体基板に形成され、第1の電源配線を含む第1の電源配線層を備える複数のLSI領域と、前記半導体基板に形成された第1の電源端子と、前記LSI領域の間のダイシングライン領域に、前記LSI領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第1の電源配線と前記第1の電源端子とを電気的に接続する第2の電源配線を含む第2の電源配線層と、を備える。少なくとも前記LSI領域において、前記第1の電源配線と前記第2の電源配線との境界にバリアメタル膜が形成されている。以下、各実施例について図面に基づいて説明する。図1は、実施例1に係る半導体装置100の構成の一例を示す平面図である。また、図2は、図1に示す半導体装置100の領域Aを上方から見た一例を示す上面図である。また、図3は、図2のB-B線に沿った半導体装置100の断面の一例を示す断面図である。図1ないし3に示すように、半導体装置100は、半導体基板1と、複数のLSI領域L1と、第1のテスト用電源端子T1と、ダイシングライン領域D1と、を備える。半導体基板1は、例えば、シリコン等の半導体で構成されるウェハである。複数のLSI領域L1は、半導体基板1に形成され、複数の電源配線S1を含む電源配線層を備える。LSI領域L1は、ワイヤボンデイング用のパッドP1を、さらに含む。このパッドP1は、半導体基板1上に形成された絶縁膜、ポリイミド膜樹脂膜の開口部から露出した部分が、ボンディングワイヤ図示せずと接続される。第1の電源配線S1は、パッドP1にコンタクト配線C1を介して電気的に接続されている。なお、パッドP1およびコンタクト配線C1は、例えば、Alを含む導電材料により構成される。第1のテスト用電源端子T1は、半導体基板1上に形成され、LSI領域L1のテスト時にLSI領域L1の第1の電源配線S1に供給するための第1のテスト用電圧が印加される。この第1のテスト用電源端子T1は、半導体基板1の外周に配置されている。なお、第1のテスト用電源端子T1は、ダイシングライン領域D1に配置されていてもよい。これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。また、ダイシングライン領域D1は、半導体基板1上に形成され、隣接するLSI領域L1間に位置する。このダイシングライン領域D1は、LSI領域L1を切り出すダイシング時に切断除去される。このダイシングライン領域D1は、LSI領域L1とダイシングライン領域D1とを区画するダイシングラインD1a、D1bに沿って形成され、第1のテスト用電源端子T1と第1の電源配線S1との間を電気的に接続する第1のテスト用電源配線ST1を含む電源配線層を備える。なお、図3の例では、第1のテスト用電源配線ST1と第2の配線S電源配線S1とは、例えば、多層構造のうちの異なる層に形成されている。このため、第1のテスト用電源配線ST1は、コンタクト配線ST1aを介して、第1の配線S電源配線S1と電気的に接続されている。なお、第1のテスト用電源配線ST1、コンタクト配線ST1aは、例えば、Cuを含む導電層である。特に、第1のテスト用電源配線ST1は、Cu、Al-Cu系合金、またはALSI-Cu系合金からなる導電層である。また、第1のテスト用電源配線ST1コンタクト配線ST1aの側面および底面には、第1のテスト用電源配線ST1の組成物例えば、Cuの拡散を防止するための第1のバリアメタル膜M1が成膜されている。このバリアメタル膜M1は、例えば、TaNで構成される。ここで、LSI領域D1において、第1の配線S電源配線S1と第1のテスト用電源配線ST1との間に設けられた第1のバリアメタル膜M1を含むようになっている。すなわち、ダイシング後、LSI領域D1には、切断された第1のテスト用電源配線ST1の残りの一部と、この第1のテスト用電源配線ST1と第1の配線S電源配線S1との間に位置する第1のバリアメタル膜M1とが、含まれることになる。これにより、ダイシング後、第1のテスト用電源配線ST1が、ダイシングされた断面から腐食しても、第1のバリアメタル膜M1から第1の配線S電源配線S1側に腐食が伝わらない。すなわち、ダイシング後も、第1の配線S電源配線S1の腐食は、抑制される。なお、隣接するLSI領域L1間ダイシングラインダイシングラインD1aとダイシングラインD1bとの間のダイシングライン領域D1の幅は、例えば、隣接するLSI領域L1間に延在する第1のテスト用電源配線ST1の幅の2倍よりも、小さく設定される。例えば、ダイシングライン領域D1の幅は、30μm~250μm程度である。ここで、図4は、半導体装置100の断面の他の例を示す断面図である。なお、図4に示すボール電極B1、接続電極B1a等は、図1では省略されている。図4に示すように、半導体装置100の変形例は、LSI領域L1上にポリイミド膜樹脂膜Z1を介して設けられたWCSPWaferlevelChipSizePackage用のボール電極B1を、さらに備える。LSI領域L1は、ボール電極B1に、接続電極B1、ビア配線P1aを介して、電気的に接続されたパッドP1を含む。そして、第1の電源配線S1は、このパッドP1に電気的に接続されている。これにより、例えば、ダイシング後、LSIチップの通常動作時に、所定の電源電圧が、ボール電極B1、接続電極B1a、ビア配線P1a、パッドP1、およびコンタクト配線C1を介して、第1の電源配線S1に印加され、LSIチップの内部回路に供給されることになる。以上のように、半導体基板ウェハのダイシングされる領域にダイシングテスト用の電源配線を設け、各LSI領域とダイシングテスト用のテスト用電源配線を接続することにより、テスト用の電源端子を1つに集約してウェハ外周に配置することができる。これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。さらに、既述のようにテスト用電源配線とLSIチップの電源配線との間にバリアメタルを介在させることにより、ダイシング後も、LSIチップの電源配線の腐食を抑制することができる。さらに、テスト用電源配線をダイシングライン領域に配置して集約することにより、ウェハ1枚当たりのチップ数を増加させることができる。以上のように、本実施例1に係る半導体装置によれば、LSIチップの製造コストを低減することができる。本実施例2においては、2本のテスト用電源配線をダイシングライン領域に設けた半導体装置の構成例について説明する。図5は、実施例2に係る半導体装置200の構成の一例を示す平面図である。また、図6は、図5の領域AのB-B線に沿った半導体装置200の断面の一例を示す断面図である。なお、図5、図6において、図1ないし4の符号と同じ符号は、実施例1と同様の構成を示す。図5および図6に示すように、本実施例2において、半導体装置200は、半導体基板1と、複数のLSI領域L1と、第1のテスト用電源端子T1と、第2のテスト用電源端子T2と、ダイシングライン領域D1と、を備える。すなわち、半導体装置200は、実施例1と比較して、第2のテスト用電源端子T2を、さらに備える。さらに、ダイシングライン領域D1の電源配線層には、LSI領域L1とダイシングライン領域D1とを区画するダイシングラインD1a、D1bに沿って形成され、第2の電源配線S2が備えられている。この第2のテスト用電源端子T2は、半導体基板1に形成され、LSI領域L1のテスト時に、LSI領域L1の第2の電源配線S2に供給するための第1のテスト用電圧と異なる第2のテスト用電圧が印加されるようになっている。この第2のテスト用電圧は、例えば、接地電圧、または、第1のテスト用電圧と異なる電圧である。この第2のテスト用電源端子T2は、半導体基板1の外周に配置されている。なお、第2のテスト用電源端子T2は、ダイシングライン領域D1に配置されていてもよい。これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。また、ダイシングライン領域D1は、第1のテスト用電源配線ST1の下方に位置し且つ第2のテスト用電源端子T2と第2の電源配線S1との間を電気的に接続する第2のテスト用電源配線ST2を、さらに含む。なお、第2のテスト用電源配線ST2は、第1のテスト用電源配線ST1の上方に配置されていてもよい。なお、図6の例では、第2のテスト用電源配線ST2と第2の電源配線S1とは、例えば、多層構造のうちの異なる層に形成されている。このため、第2のテスト用電源配線ST2は、コンタクト配線ST2aを介して、第2の電源配線S1と電気的に接続されている。なお、第2のテスト用電源配線ST2、コンタクト配線ST2aは、例えば、Cuを含む導電層である。特に、第2のテスト用電源配線ST2は、CuまたはALSI-Cu系合金からなる導電層である。また、第2のテスト用電源配線ST2コンタクト配線ST2aの側面および底面には、第2のテスト用電源配線ST2の組成物例えば、Cuの拡散を防止するための第2のバリアメタル膜M2が成膜されている。このバリアメタル膜M2は、例えば、TaNで構成される。ここで、LSI領域D2において、第2の電源配線S1と第2のテスト用電源配線ST2との間に設けられた第2のバリアメタル膜M2を含むようになっている。すなわち、ダイシング後、LSI領域D1には、切断された第2のテスト用電源配線ST2の残りの一部と、この第2のテスト用電源配線ST2と第2の電源配線S1との間に位置する第2のバリアメタル膜M2とが、含まれることになる。これにより、ダイシング後、第2のテスト用電源配線ST2が、ダイシングされた断面から腐食しても、第2のバリアメタル膜M2から第2の電源配線S1側に腐食が伝わらない。すなわち、ダイシング後も、第2の電源配線S1の腐食は、抑制される。なお、隣接するLSI領域L1間ダイシングラインD1aとダイシングラインD1との間のダイシングライン領域D1の幅は、例えば、隣接するLSI領域L1間に延在する第1、第2のテスト用電源配線ST1、ST2の幅の2倍よりも、小さい。例えば、ダイシングライン領域D1の幅は、30μm~250μm程度である。上述のように、第1、第2のテスト用電源配線ST1、ST2を上下に配置することにより、ダイシングライン領域D1の幅をより狭くすることができる。これにより、テスト時に印加する電圧の種類を増加させつつ、ウェハ1枚当たりのLSIチップの数を増加させることができる。ここで、図7は、半導体装置200の断面の他の例を示す断面図である。なお、図7において、図6の符号と同じ符号は、同様の構成を示す。図7に示すように、ワイヤボンデイング用のパッドP1は、ダイシングライン領域1まで延在し、この延在した部分が第1、第2のテスト用電源配線ST1、ST2とは別のテスト用電源配線図示せずと電気的に接続されているようにしてもよい。該別のテスト用電源配線は、例えば、半導体基板1に形成され、LSI領域L1のテスト時に第3のテスト用電圧が印加されるテスト用端子図示せずに接続される。上述のように、第1、第2のテスト用電源配線ST1、ST2に加え、第3のテスト用電源配線をさらに配置する。これにより、テスト時に印加する電圧の種類をさらに増加させつつ、ウェハ1枚当たりのLSIチップの数を増加させることができる。以上のように、半導体基板ウェハのダイシングされる領域にダイシングテスト用の電源配線を設け、各LSI領域とダイシングテスト用のテスト用電源配線を接続することにより、テスト用の電源端子を1つに集約してウェハ外周に配置することができる。なお、既述のように、テスト用の電源端子は、ダイシングライン領域D1に集約して配置されていてもよい。これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。さらに、テスト用電源配線をダイシングライン領域に配置して集約することにより、ウェハ1枚当たりのチップ数を増加させることができる。以上のように、本実施例2に係る半導体装置によれば、実施例1と同様に、LSIチップの製造コストを低減することができる。本実施例3においては、2本のテスト用電源配線をダイシングライン領域に設けた半導体装置のさらに他の構成例について説明する。図8は、実施例3に係る半導体装置300の構成の一例を示す平面図である。また、図9は、図8に示す電圧発生回路の構成の一例を示す図である。なお、図8の領域AのB-B線に沿った半導体装置300の断面は、実施例2の図6、図7と同様である。なお、図8において、図5の符号と同じ符号は、実施例2と同様の構成を示す。図8に示すように、半導体装置300は、実施例2と比較して、第2のテスト用電源端子T2に代えて、制御端子T2aと、電圧発生回路G1とを、さらに備える。電圧生成回路G1は、半導体基板1に形成され、LSI領域L1のテスト時にLSI領域L1の第2の電源配線S1に供給するための第2のテスト用電圧を、第1のテスト用電源端子T1に印加された第1のテスト用電圧に基づいて生成し出力する。制御端子T2aは、半導体基板1に形成され、電圧生成回路G1が生成する第2のテスト用電圧の大きさを制御するための制御信号が印加されるようになっている。なお、この制御端子T2aは、必要に応じて省略されてもよい。この場合、第2のテスト用電圧は、一定値になる。図9に示すように、電圧生成回路G1は、例えば、第1のテスト用電源端子T1に印加された第1のテスト用電圧を昇圧し出力する昇圧回路2と、昇圧回路2の出力をレベルシフトして該第2のテスト用電圧を出力するレベルシフタ3と、を有する。このレベルシフタ3の出力は、該制御信号により制御される。このように、第1の電圧生成回路G1が第1のテスト用電圧に基づいて第2のテスト用電圧を生成することにより、第2のテスト用電源端子T2を省略することができる。これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。ここで、図10は、電圧発生回路の構成の変形例を示す図である。図10に示すように、半導体装置300は、必要なテスト用電圧の種類に応じて、複数の電圧発生回路G1、G2を備えてもよい。電圧生成回路G1は、図9の構成と同様の構成を有する。さらに、電圧生成回路G2は、半導体基板1に形成され、LSI領域L1のテスト時にLSI領域L1のさらに他の電源配線に供給するための他のテスト用電圧を、第1のテスト用電源端子T1に印加された第1のテスト用電圧に基づいて生成し出力する。図9に示すように、電圧生成回路G2は、例えば、第1のテスト用電源端子T1に印加された第1のテスト用電圧を減圧して出力する減圧回路4と、減圧回路4の出力をレベルシフトして該他のテスト用電圧を出力するレベルシフタ5と、を有する。このレベルシフタ5の出力は、該制御信号により制御される。このように、第1、第2の電圧生成回路G1、G2が第1のテスト用電圧に基づいて数種類のテスト用電圧を生成することができる。これにより、テスト時に複数のテスト用電圧を必要とする場合でも、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、LSIチップの製造コストを低減することができる。以上のように、本実施例3に係る半導体装置によれば、実施例2と同様に、LSIチップの製造コストを低減することができる。ここで、以上の各実施例で説明した半導体装置をウェハに形成した場合の全体的な構成の一例について説明する。図11は、半導体基板1がウェハである場合の半導体装置100の構成の一例を示す図である。なお、図11では、実施例1の半導体装置100について記載しているが、実施例2、3の半導体装置200、300も同様である。図11に示すように、ウェハである半導体基板1にLSI領域L1がマトリクス状に配置され、隣接するLSI領域L1間にダイシングライン領域D1が延在して形成されている。なお、既述の各実施例においては、1本または2本のテスト用電源配線がダイシングライン領域に配置されているが、3本以上のテスト用電源配線がダイシングライン領域に上下方向に配置されていてもよい。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。