第1ビットパターン順序に基づいてデータを変換するように構成された制御器と、前記第1ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置とを含むことを特徴とするメモリシステム。前記読み出されたデータは、前記制御器による変換無しで外部装置へ伝送されることを特徴とする請求項1記載のメモリシステム。前記第1ビットパターン順序は、閾値電圧分布の改善をためのアルゴリズムを適用するのに適合し、前記第2ビットパターン順序は均一なエラー確率分布及び読み出しレイテンシを具現するのに適合することを特徴とする請求項1記載のメモリシステム。前記変換されたデータは選択されたワードラインのメモリセルに格納され、前記選択されたワードラインのメモリセルから読み出されたデータと異なることを特徴とる請求項1記載のメモリシステム。前記不揮発性メモリ装置は、前記第2ビットパターン順序に対応する読み出し方法を制御するように構成された読み出しスケジュールROMを含み、前記読み出しスケジュールROMは前記制御器によりプログラムできるように構成されることを特徴とする請求項1記載のメモリシステム。前記制御器は、前記不揮発性メモリ装置の選択されたワードラインに属するメモリセルに格納されるマルチ-ビットデータを格納するように構成されたバッファメモリと、前記バッファメモリに格納されたマルチ-ビットデータを変換するように構成されたデータ変換器とを含むことを特徴とする請求項1項記載のメモリシステム。前記データ変換器は前記不揮発性メモリ装置から読み出されたデータの変換を行わないことを特徴とする請求項6に記載のメモリシステム。不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成された制御器を含むメモリシステムの動作方法において、第1ビットパターン順序に基づいてデータを変換し、前記第1ビットパターン順序に対応するプログラム方法により前記変換されたデータを前記不揮発性メモリ装置に格納し、前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法により前記不揮発性メモリ装置からデータを読み出し、データ変換無く、前記読み出しされたデータを外部に出力することを特徴とする動作方法。行と列に配列されたメモリセルを有するメモリセルアレイと、第1ビットパターン順序に対応するプログラム方法により入力データが前記メモリセルアレイの選択された行に属するメモリセルにプログラムされるように、プログラム動作を制御し、そして前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法によって前記メモリセルアレイの前記選択された行に属するメモリセルからデータが読み出されるように、読み出し動作を制御するように構成された制御ロジックとを含み、前記選択された行に属するメモリセルから読み出されたデータは前記選択された行に属するメモリセルにプログラムされたデータと異なることを特徴とする不揮発性メモリ装置。前記選択された行に属するメモリセルにプログラムされたデータは、前記外部装置により変換したデータであり、前記選択された行に属するメモリセルから読み出されたデータはデータ変換前のデータであることを特徴とする請求項9記載の不揮発性メモリ装置。本発明は、上述した問題点に鑑みてなされたものであって、その目的は、読み出し性能を向上させることができる不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。上記目的を達成するためになされた本発明の一特徴は、第1ビットパターン順序に基づいてデータを変換するように構成された制御器と、前記第1ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置を含むメモリシステムを提供する点にある。本発明の他の特徴は不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するように構成された制御器を含むメモリシステムの動作方法を提供する点にあり、この動作方法は第1ビットパターン順序に基づいてデータを変換し、前記第1ビットパターン順序に対応するプログラム方法によって変換されたデータを前記不揮発性メモリ装置に格納し、前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法によって前記不揮発性メモリ装置からデータを読み出し、データ変換無しで読み出されたデータを外部に出力することを含む。上記目的を達成するためになされた本発明のもう1つの特徴は、行と列から配列されたメモリセルを有するメモリセルアレイと、第1ビットパターン順序に対応するプログラム方法によって入力データが前記メモリセルアレイの選択された行に属するメモリセルにプログラムできるように、プログラム動作を制御する。そして前記第1ビットパターン順序と異なる第2ビットパターン順序に対応する読み出し方法によって前記メモリセルアレイの前記選択された行に属するメモリセルからデータが読み出される。読み出し動作を制御するように構成された制御ロジックを含み、前記選択された行に属するメモリセルから読み出されたデータは、前記選択された行に属するメモリセルにプログラムされたデータと異なる不揮発性メモリ装置を提供する。本発明によれば、閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布/読み出しレイテンシの具現に適合するビットパターン順序とを採用することができる。本発明の利点及び特徴、そしてそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。但し、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されたものである。図面において、本発明の実施形態は示された特定形態に制限されるものではなく明確性のために誇張されたものである。また明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。本明細書で、‘及び/または’という表現は、前後に並べる構成要素の内で少なくとも1つを含む意味として使われる。また、‘連結する/結合する’という表現は異なる構成要素と直接的に連結するか、或いは異なる構成要素を通して間接的に連結することを含む意味に使われる。本明細書で単数型は特別に言及しない限り、複数型も含む。また、明細書で使われる‘含む’または‘含み’と言及された構成要素、段階、動作及び素子は1つ以上の異なる構成要素、段階、動作、素子及び装置の存在、または追加を意味する。価格競争力の向上のため、マルチ-レベルデータ格納技術等の開発が加速化されている傾向にある。例えば、メモリセルに格納されるデータビットの数が増加している。メモリセルに格納されるデータビットの数が増加することによって、カップリング、エラー率、プログラム回数、読み出し回数などのような多様な問題点が予想されている。そういう問題点を最小化できるビットパターン順序theorderingofbitpatternsを決定することが重要な観点として台頭している。ビットパターン順序はビット割当方式と呼ばれる。ここで、ビットパターンは1つのメモリセルに格納されるビットの列を意味する。例えば、1つのメモリセルに4-ビットデータが格納される場合、ビットパターンは1111、0000、そしてその間に存在する値の内の何れか1つを有し、そのビットパターンの順序、すなわちビット割当方式はメモリセルに格納されるデータビットの数によって多様に構成することができる。例示的な実施形態によるビットパターンの順序、すなわちビット割当方式が図1A及び図1Bに図示されている。図1A及び図1Bに示すビットパターンはメモリセルに4-ビットデータが格納される場合に対応する。その際、選択されたワードラインのメモリセルには各々4-ページデータが格納される。メモリセル各々は消去状態Eとプログラム状態P1~P15との内の何れか1つを有するようにプログラムされる。例えば、図1Aを参照すれば、メモリセルが消去状態Eを有する場合、メモリセルには1111のデータが格納される。メモリセルがプログラム状態P1を有する場合、メモリセルには0111のデータが格納される。すなわち、データ状態E~P15は対応するビットパターンを各々有するように割り当てされる。データ状態E~P15に各々対応するビットパターンは図1Bに示すようにも割り当てされる。例えば、メモリセルが消去状態Eを有する場合、メモリセルには1111のデータが格納される。メモリセルがプログラム状態P1を有する場合、メモリセルには1101のデータが格納される。例示的な実施形態において、ビットパターンの順序が図1A及び図1Bに示すものに限定されないことはよく理解できるであろう。メモリセルに格納されたデータを読み出す動作は、メモリセルの閾値電圧がどの状態に該当するかを判断し、判断結果によって対応する4-ビットデータを得る過程である。読み出し動作はページ単位で実行され、‘0’と‘1’とが区分される状態境界に基づいて、メモリセルの閾値電圧が状態境界より高いか、或いは低いかを確認することによって、各ページに属する各メモリセルのデータが‘0’または‘1’であるかを知るために行なわれる。例えば、図1Aに示すビットパターンの順序を有するようにメモリセルをプログラムする場合、最初のページデータは状態P7と状態P8との間の状態境界に対応する読み出し電圧VR8を利用して読み出し動作を一回実行することによって読み出される。第2ページデータは状態P3と状態P4と間の状態境界、そして状態P11とP12と間の状態境界に各々対応する読み出し電圧VR4と読み出し電圧VR12とを利用して読み出し動作を2回実行することによって読み出される。第3ページデータは状態P1と状態P2と間の状態境界、状態P5と状態P6と間の状態境界、状態P9とP10と間の状態境界、そして状態P13と状態P14との間の状態境界に各々対応する読み出し電圧VR2、電圧VR6、電圧VR10、電圧VR14を利用して読み出し動作を4回実行することによって読み出される。第4ページデータは状態Eと状態P1と間の状態境界、状態P2と状態P3と間の状態境界、状態P4と状態P5と間の状態境界、状態P6と状態P7と間の状態境界、状態P8と状態P9との間の状態境界、状態P10と状態P11との間の状態境界、状態P12と状態P13との間の状態境界、そして状態P14と状態P15との間の状態境界に各々対応する読み出し電圧VR1、電圧VR3、電圧VR5、電圧VR7、電圧VR9、電圧VR11、電圧VR13、電圧VR15を利用して読み出し動作を8回実行することによって読み出される。図1Bに示すビットパターンの順序を有するようにメモリセルをプログラムする場合、先に説明したのと同じ方式で読み出し電圧が決定され、そのように決定された読み出し電圧を利用して読み出し動作が実行される。例えば、最初のページデータは読み出し電圧VR2、読み出し電圧VR7、読み出し電圧VR13とを利用して3回読み出し動作を実行することによって読み出され、第2ページデータは読み出し電圧VR1、読み出し電圧VR6、読み出し電圧VR8、読み出し電圧VR11を利用して4回読み出し動作を実行することによって読み出される。第3ページデータは読み出し電圧VR3、読み出し電圧VR5、読み出し電圧VR9、読み出し電圧VR15を利用して4回読み出し動作を実行することによって読み出され、第4ページデータは読み出し電圧VR4、読み出し電圧VR10、読み出し電圧VR12、読み出し電圧VR14を利用して4回読み出し動作を実行することによって読み出される。決まったビットパターンの順序によってプログラムされたマルチ-ビットデータは、決まったビットパターンの順序に対応する読み出し方法によって読み出される。すなわち、ビットパターンの順序によってマルチ-ビットデータをプログラムする方法は1つの読み出し方法に対応する。例えば、図1Aに示すビットパターンの順序によって格納されたマルチ-ビットデータは図1Aで説明した読み出し方法で読み出される。もし、図1Aに示すビットパターンの順序によって格納されたマルチ-ビットデータが図1Bで説明した読み出し方法で読み出されると、格納されたデータと異なるデータが読み出される。したがって、ビットパターンの順序が決定されれば、決定されたビットパターンの順序に対応するプログラム方法と読み出し方法とが決定される。これは決定されたビットパターンの順序に対応するプログラム方法によってマルチ-ビットデータが格納されれば、プログラム方法に対応するまたは、決定されたビットパターンの順序に対応する読み出し方法によってマルチ-ビットデータが読み出されることを意味する。図1A及び図1Bに各々示すビットパターンの順序によってデータをプログラムする場合、右側ボックスA0と右側ボックスA1とに各々示すように第1乃至第4ページデータの各々を読み出す際に発生するエラー確率は読み出し回数に対応する。例えば、図1Aに示すビットパターンの順序、すなわちビット割当方式のエラー確率分布は1:2:4:8であり、図1Bに示すビット割当方式のエラー確率分布は3:4:4:4である。メモリシステムのエラー訂正能力が一番大きいエラー確率を有するページに対するエラーを訂正できるように設計しなければならないため、図1Aに示すビット割当方式を採用したメモリシステムは、図1Bに示すビット割当方式を採用したメモリシステムと比較してみると、相対的に大きいエラー訂正能力を有するエラー訂正回路を必要とする。図1Bに示すビット割当方式は均一のエラー確率分布または、均一の読み出しレイテンシーを具現することが容易である。図2Aは例示的な実施形態にともなう図1Aに示すビット割当方式によるプログラム方式を説明するための図であり、図2Bは例示的な実施形態による図1Bに示すビット割当方式によるプログラム方式を説明するための図である。図2Aに示すプログラム方式は閾値電圧分布の増加幅が状態毎に均一であるため、セルの間カップリングによるセル分布劣化を補償するための各種アルゴリズムを適用するのに適合する。一方、図2Bに示すプログラム方式は閾値電圧分布の増加幅が状態毎に均一でないゆえにセルの閾値電圧分布を改善するための各種アルゴリズムを適用するのに適合しない。以上の説明から分かるように、均一のエラー確率分布を具現できるだけでなく閾値電圧分布の改善のための各種アルゴリズムを適用できるビット割当方式を決定するのが難しい。本発明の例示的な実施形態にともなうメモリシステムは均一のエラー確率分布を具現でき、閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したプログラム及び読み出し方式を使用し、これは以後詳細に説明される。図3は本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。図3を参照すると、メモリシステムは格納媒体として不揮発性メモリ装置を使用する。メモリシステムはホスト100、制御器200、そして不揮発性メモリ装置300を含む。制御器200はホスト100の要請に応答して不揮発性メモリ装置300を制御する。制御器200は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したビットパターン順序を有するようにホスト100から提供されているデータを変換し、そのように変換されたデータは不揮発性メモリ装置300に格納される。例えば、制御器200はデータ変換器201を含む。データ変換器201は不揮発性メモリ装置300に格納されるデータを変換するように構成される。例示的な実施形態において、データ変換器201は不揮発性メモリ装置300から読み出されたデータを変換しない。すなわち、不揮発性メモリ装置300から読み出されたデータは変換無しでホスト100へ伝送される。データ変換は多様に具現することができる。データ変換は選択されたワードラインのメモリセルに格納される全てのページデータが制御器200例えば、バッファメモリに臨時に格納された後、行なわれる。例えば、状態E~P15に各々対応するビットパターンが図1Bに示すように割当てされ、図2Aに示すようにプログラム動作が実行されると仮定する。ここで、ビットパターンの割当てはデータ変換以前にホスト100で伝送されるデータと関連したものである。このような仮定によれば、制御器200例えば、制御器200のバッファメモリには第1ないし第4ページデータが臨時格納される。制御器200のデータ変換器201は図1Aに示すようにビットパターンを有するように臨時に格納されたデータを変換する。変換されたデータは図2Aに示すプログラム方式によって不揮発性メモリ装置300に格納される。例えば、P1状態に対応する入力データは1101から0111に変換され、P2状態に対応する入力データは1100から0011に変換され、P3状態に対応する入力データは1000から1011に変換される。すなわち、ホスト100によって書き込み要請された1101のデータP1状態に対応するは制御器200のデータ変換器201によって0111に変換され、変換された0111は不揮発性メモリ装置300に格納される。ここで、データ変換はここに開示されたものに限定されないことは理解できるであろう。不揮発性メモリ装置300は制御器200の要請に応答してプログラム/読み出し動作を実行するように構成される。不揮発性メモリ装置300は制御器200で伝送されたデータが図2Aに示すプログラム方式すなわち、変換されたデータのビットパターンの順序に対応するプログラム方式によってプログラムできるように構成される。不揮発性メモリ装置300はホスト100によって書き込み要請されたデータすなわち、データ変換以前にホスト100から伝送されたデータが読み出されるように読み出し動作を実行する。ホスト100によって書き込み要請されたデータすなわち、データ変換以前にホスト100から伝送されたデータが読み出されることによって、読み出されたデータは制御器200の変換動作無しで直接ホスト100へ伝送される。すなわち、不揮発性メモリ装置300は図1Aに示すビット割当方式によってプログラム動作を実行するように、そして図1Bに示すビット割当方式によって読み出し動作を実行するように構成される。これは以後に、詳細に説明される。図4は本発明の例示的な実施形態による図3に示す不揮発性メモリ装置を概略的に示すブロック図である。図4を参照すれば、不揮発性メモリ装置は、例えば、ナンドフラッシュメモリ装置である。しかし、本発明がナンドフラッシュメモリ装置に限定されないことは理解できる。例えば、本発明がMROM、PROM、FRAM、NOR型フラッシュメモリ装置等に適用されることは理解できるであろう。不揮発性メモリ装置300は、行ワードライン:WLと列ビットライン:BLとに配列されたメモリセルを有するメモリセルアレイ310を含む。各メモリセルは1-ビットデータ、またはM-ビットマルチ-ビットデータMは2、またはそれより大きい整数を格納する。各メモリセルはフローティングゲート、または電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、またはそのようなもので具現することができる。メモリセルアレイ310はよく知られた断層アレイ構造single-layerarraystructureまたは、2次元アレイ構造と称する、または多層アレイ構造multi-layerarraystructureまたは、3次元アレイ構造と称するを有するように具現される。例示的な3次元アレイ構造が引用文献1にSEMICONDUCTORMEMORYDEVICEWITHMEMORYCELLSONMULTIPLELAYERSという題目で、そして引用文献2にSEMICONDUCTORDEVICEWITHTHREE-DIMENSIONALARRAYSTRUCTUREという題目で各々掲載され、この出願のレファレンスとして含まれる。行選択回路320はメモリセルアレイ310の行に対する選択及び駆動動作を実行するように構成される。電圧発生回路330は制御ロジック340によって制御され、プログラム、消去、そして読み出し動作に必要な電圧例えば、プログラム電圧、パス電圧、消去電圧、読み出し電圧等を生成するように構成される。読み出し/書き込み回路350は制御ロジック340によって制御され、動作モードにより感知増幅器として、または書き込みドライバとして動作する。例えば、読み出し動作の間、読み出し/書き込み回路350は選択された行のメモリセルまたは、選択されたメモリセルからデータを感知する感知増幅器として動作する。そのようにして読み出されたデータは決まった入出力単位で入出力回路360を通して、外部に提供される。プログラム動作の間、読み出し/書き込み回路350はプログラムデータによって選択された行のメモリセルを駆動する書き込みドライバとして動作する。読み出し/書き込み回路350はビットラインに、またはビットライン対に各々対応するページバッファを含む。各々のメモリセルがマルチ-ビット/マルチ-レベルデータを格納する場合、読み出し/書き込み回路350の各ページバッファは2つ、またはそれより多いラッチを有するように構成される。入出力回路360は外部例えば、メモリ制御器、またはホストとインターフェースするように構成される。制御ロジック340は読み出し動作を制御するように構成された読み出しスケジュラ341とプログラム動作を制御するように構成されたプログラムスケジュラ342とを含む。読み出しスケジュラ341はデータ変換以前にホスト100から伝送されたデータと関連の割当方式に対応する読み出し方式例えば、図1Bに示す読み出し方式によって読み出し動作を制御する。すなわち、読み出しスケジュラ341は均一のエラー確率分布を有するビット割当方式に対応する読み出し動作を実行するように構成される。プログラムスケジュラ342は変換されたデータと関連されるビット割当方式に対応するプログラム方式例えば、図2Aに示すプログラム方式によってプログラム動作を制御する。すなわち、プログラムスケジュラ342はセル分布劣化を補償するための各種アルゴリズムを適用するのが適合するプログラム動作を実行するように構成される。例示的な実施形態において、読み出しスケジュラ341は外部装置例えば、制御器によってプログラムできるように構成される。例えば、読み出しスケジュラ341の読み出しアルゴリズムは、パワー-アップの際に、制御器200によるレジスタセットの設定を通してプログラムできる。プログラムスケジュラ342もやはり読み出しスケジュラ341と同じようにプログラムできるように構成される。一方、読み出し及びプログラムスケジュラ341と読み出し及びプログラムスケジュラ342の読み出し及びプログラムアルゴリズムはハードウェア的に固定できる。図5はオールビットラインメモリ構造、またはオッド-イーブンメモリ構造のメモリセルアレイをメモリブロックに構成する例を示す図である。メモリセルアレイ310の例示的な構造が説明される。一例として、メモリセルアレイ310が1024個のメモリブロックに分けられたナンドフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去できる。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットライン例えば、1KBのビットラインに各々対応する複数の列が存在する。オールビットラインallbitline:ABL構造という一実施形態において、メモリブロックの全てのビットラインは読み出し及びプログラム動作の間、同時に選択することができる。共通ワードラインに属し、全てのビットラインに連結した格納素子は同時にプログラムできる。例示的な実施形態において、同じ列に属する複数の格納素子はナンドストリングを構成するように直列に連結される。ナンドストリングの1端子はストリング選択ラインSSLによって制御される選択トランジスタを通して対応するビットラインに連結され、他の端子は接地選択ラインGSLによって制御される選択トランジスタを通して共通ソースラインCSLに連結される。オッド-イーブン構造odd-evenarchitectureという他の例示的な実施形態において、ビットラインはイーブンビットラインBLeとオッドビットラインBLoとに区分される。オッド/イーブンビットライン構造において、共通ワードラインに属するオッドビットラインと連結した格納素子は第1時間にプログラムされ、共通ワードラインに属するイーブンビットラインと連結した格納素子は第2時間にプログラムされる。データは他のブロックにプログラムでき、他のメモリブロックから読み出される。このような動作は同時に実行できる。図6は本発明の例示的な実施形態によるメモリシステムの動作を説明するための図である。以下、本発明の例示的な実施形態によるメモリシステムの動作が参照図面に基づいて詳細に説明される。説明の前に、不揮発性メモリ装置300のメモリセルには4-ビットデータまたは、16-レベルデータが格納されると仮定する。ホスト100から書き込み/プログラム動作が要請される際に、制御器200はホスト100から提供されてプログラムデータを臨時格納する。ホスト100から提供されるプログラムデータは、例えば、制御器200を通して、すぐには不揮発性メモリ装置300へは伝送されない。データ変換のために、制御器200は選択されたワードラインのメモリセルに格納される4-ページデータが集められるまで待機する。一旦4-ページデータが集められれば、制御器200のデータ変換器201はセル分布劣化を補償するための各種アルゴリズムを適用するのに適合するようにバッファーメモリ図示せずに臨時格納された4-ページデータを変換する。例えば、第4ないし第1ページデータビットのパターンがP1状態に対応する1101である場合、1101のビットパターンは0111のビットパターンを有するように変換される。第4ないし第1ページデータビットのパターンがP2状態に対応する1100である場合、1100のビットパターンは0011のビットパターンを有するように変換される。他の状態に対応するビットパターンもやはり前述のように変換される。たとえプログラムデータが変換されても、プログラムされる状態は変化出来ない。すなわち、P1状態に対応するデータが入力される場合、変換されたビットパターンもやはりP1状態に対応する。変換されたデータは不揮発性メモリ装置300に伝送され、不揮発性メモリ装置300のプログラムスケジュラ342は変換されたデータを選択されたワードラインのメモリセルにプログラムする。選択されたワードラインのメモリセルは図6に示す方式によって、すなわち、変換されたデータのビットパターンの順序に対応する図2Aに示すプログラム方式によってプログラムされる。このようなプログラム方式は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合した方式である。一旦4-ページデータが選択されたワードラインのメモリセルにプログラムされれば、プログラム手順は終了する。以後、選択されたワードラインのメモリセルに格納されたデータがホスト100から要請されると、不揮発性メモリ装置300は読み出し要請されたデータを選択されたワードラインのメモリセルから読み出し、読み出されたデータを制御器200へ伝送する。制御器200は変換過程なし読み出されたデータをすぐにホスト100へ伝送する。もっと具体的に説明すると、選択されたワードラインのメモリセルに格納された第1ページデータがホスト100から要請されると、不揮発性メモリ装置300は読み出し電圧VR8ではなく読み出し電圧VR2、読み出し電圧VR7、読み出し電圧VR13を利用し、読み出し動作を3回実行することによって第1ページデータを読み出す。そのように読み出されたページデータはデータ変換以前にホスト100から伝送されたデータ図6のボックスB0の第1ページデータに対応するである。選択されたワードラインのメモリセルに格納された第2ページデータがホスト100から要請されると、不揮発性メモリ装置300は読み出し電圧VR4と読み出し電圧VR12ではなく、読み出し電圧VR1、読み出し電圧VR6、読み出し電圧VR8、読み出し電圧VR11を利用し、読み出し動作を4回実行することによって第2ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト100から伝送されたデータ図6のボックスB0の第2ページデータに対応するである。選択されたワードラインのメモリセルに格納された第3ページデータがホスト100から要請されると、不揮発性メモリ装置300は読み出し電圧VR2、読み出し電圧VR6、読み出し電圧VR10、読み出し電圧VR14ではなく読み出し電圧VR3、読み出し電圧VR5、読み出し電圧VR9、読み出し電圧VR15を利用し、読み出し動作を4回実行することによって第3ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト100から伝送されたデータ図6のボックスB0の第3ページデータに対応するである。選択されたワードラインのメモリセルに格納された第4ページデータがホスト100から要請されると、不揮発性メモリ装置300は読み出し電圧VR1、読み出し電圧VR3、...、読み出し電圧VR13、読み出し電圧VR15ではなく、読み出し電圧VR4、読み出し電圧VR10、読み出し電圧VR12、読み出し電圧VR14を利用し、読み出し動作を4回実行することによって第4ページデータを読み出す。そのように読み出されたページデータは変換される以前にホスト100から伝送されたデータ図6のボックスB0の第4ページデータに対応するである。以上の説明から分かるように、制御器200は閾値電圧分布の改善のための各種アルゴリズムを適用するのに適合したビットパターン順序を有するようにデータを変換し、変換されたデータは不揮発性メモリ装置300に格納される。不揮発性メモリ装置300は均一のエラー確率分布を具現するのに適合するビットパターン順序によってデータを読み出す。そのように読み出されたデータは変換過程なしに制御器200を通してホスト100へ伝送される。すなわち、読み出し動作に対応するビットパターン順序はプログラム動作に対応するビットパターン順序と相異なる。言い換えれば、不揮発性メモリ装置300で伝送されるプログラムデータは不揮発性メモリ装置300から伝送される読み出されたデータとは異なる。不揮発性メモリ装置がROMのように使われる応用で、工場でプログラム動作を実行する際にあらかじめデータを変換し、変換されたデータを不揮発性メモリ装置にプログラムすることで制御器のバッファ負担をなくすことが可能である。この場合、データ変換は先に説明した図1Aのビットパターンの順序に対応するプログラム方式によって行なわれ、データプログラムは先に説明した図1Bのビットパターンの順序に対応する読み出し方式によって行なわれる。図7は本発明の例示的な実施形態による不揮発性メモリ装置を含む集積回路カードを概略的に示すブロック図である。図7を参照すれば、集積回路カード例えば、スマートカードは不揮発性メモリ装置1000と制御器2000とを含む。不揮発性メモリ装置1000は図4に示したものと実質的に同一なので、それに対する説明は省略する。制御器2000は図3に示したものと実質的に同一なので、それに対する説明は省略する。制御器2000は不揮発性メモリ装置1000を制御し、CPU2100、ROM2200、RAM2300、そして入出力インターフェース2400を含む。CPU2100はROM2200に格納される多様なプログラムに基づいて集積回路カードの動作を全般的に制御し、入出力インターフェース2400は外部とのインターフェースを提供する。フラッシュメモリ装置は電力が遮断されても格納されたデータを維持することができる不揮発性メモリ装置である。セルラフォン、PDAデジタルカメラ、ポータブルゲームコンソール、そしてMP3Pのようなモバイル装置等の使用増加によって、フラッシュメモリ装置はデータストレージとしてだけでなくコードストレージとしてもより広く使われる。フラッシュメモリ装置は、また、HDTV、DVD、ルータ、そしてGPSのようなホームアプリケーションに使うことができる。本発明の例示的な実施形態による不揮発性メモリ装置を含むコンピュータシステムが図8に概略的に示されている。本発明によるコンピュータシステムはバス3001に電気的に連結されたマイクロプロセッサ3100、ユーザーインターフェース3200、ベースバンドチップセットbasebandchipsetのようなモデム3300、メモリ制御器3400、そして格納媒体としてフラッシュメモリ装置3500を含む。フラッシュメモリ装置3500は図4に示したものと実質的に同一に構成される。フラッシュメモリ装置3500にはマイクロプロセッサ3100によって処理された/処理されるN-ビットデータNは1、またはそのより大きい整数がメモリ制御器3400を通して格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー3600が追加的に提供される。なお、図面には示さないが、本発明によるコンピュータシステムには応用チップセットapplicationchipset、カメライメージプロセッサCameraImageProcessor:CIS、モバイルDRAMなどが提供され得ることはこの分野の通常的な知識を習得した者には自明である。メモリ制御器とフラッシュメモリ装置は、例えば、データを格納するのに不揮発性メモリを使用する半導体ドライブ/ディスクSolidStateDrive/Disk:SSDを構成できる。図9は本発明の例示的な実施形態による図8に示したメモリ制御器を概略的に示すブロック図である。図9を参照すれば、制御器は格納媒体にデータを格納するように、そして格納媒体からデータを読み出すように構成される。制御器はホストインターフェース4100、メモリインターフェース4200、処理ユニット4300、バッファメモリ4400、そしてエラー制御ユニット4500を含む。ホストインターフェース4100は外部装置例えば、ホストとインターフェースするように構成され、メモリインターフェース4200は格納媒体とインターフェースするように構成される。処理ユニット4300は制御器の動作を全般的に制御するように構成される。バッファメモリ4400は格納媒体に格納されるデータ、または格納媒体から読み出されたデータを臨時に格納するのに使われる。また、バッファメモリ4400は処理ユニット4300の作業メモリworkmemoryとして使うことができる。エラー制御ユニット4500は格納媒体から読み出されたデータのエラーの検出及び訂正をするように構成される。図9に示すように、制御器にコードデータを格納するためのROM4600が追加的に提供され得ることは理解できるであろう。本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルで構成され、例示的な可変抵抗メモリセル及びそれを含むメモリ装置は引用文献3に掲載され、この出願のレファレンスとして含まれる。本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の内の1つを利用して具現することができる。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース/ドレインがないフラッシュ構造、ピン-タイプフラッシュ構造などを含む。電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が引用文献4、引用文献5、そして引用文献6に各々掲載され、この出願のレファレンスとして含まれる。ソース/ドレインがないフラッシュ構造は引用文献7に掲載され、この出願のレファレンスとして含まれる。本発明によるフラッシュメモリ装置そして/またはメモリ制御器は、多様な形態のパッケージを利用して実装できる。例えば、本発明によるフラッシュメモリ装置そして/またはメモリコントローラは、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのようなパッケージを利用して実装できる。本発明の範囲、または技術的思想を逸脱せず、本発明の構造が多様に修正や変更できることはこの分野に熟練された者には自明である。上述した内容を考慮する際に、もし本発明の修正及び変更が下記の請求項及び同等物の範囲内に属すれば、本発明はこの発明の変更及び修正を含むものと看做す。