外部制御信号の論理値に基づいて、クロック信号と外部入力信号の何れか一方を選択して内部入力信号とし、前記クロック信号の立ち下がりで前記内部入力信号をラッチして第1内部出力信号を生成し、前記クロック信号の立ち上がりで前記内部入力信号をラッチして第2内部出力信号を生成し、前記クロック信号または前記クロック信号の遅延信号を内部制御信号とし、前記内部制御信号の論理値に基づいて、前記第1内部出力信号または前記第2内部出力信号の何れか一方を選択出力し、選択された一方の前記内部出力信号は、当該選択期間中は信号レベルが変化しないことを特徴とする半導体集積回路。前記外部制御信号の論理値に基づいて、前記クロック信号と前記外部入力信号の何れか一方を選択し前記内部入力信号として出力する第1セレクタ回路と、前記クロック信号の立ち下がりで前記内部入力信号をラッチして前記第1内部出力信号を出力する第1フリップフロップ回路と、前記クロック信号の立ち上がりで前記内部入力信号をラッチして前記第2内部出力信号を出力する第2フリップフロップ回路と、前記内部制御信号の論理値に基づいて、前記第1内部出力信号と前記第2内部出力信号の何れか一方を選択して前記外部出力信号として出力する第2セレクタ回路と、を備える請求項1に記載の半導体集積回路。請求項1または2に記載の前記半導体集積回路の前記外部出力信号の反転信号を、前記外部入力信号とする分周クロック生成回路。しかしながら、上記非特許文献1では、上述したように、半導体集積回路10を1つのバッファとして扱う必要があることから、経路Aの遅延時間と経路Bの遅延時間を一致させる必要が生じていた。経路Aの遅延時間と経路Bの遅延時間を一致させるためには、バッファ回路BUF10の遅延時間を相当精確に調整する必要があり、レイアウト負荷が十分に低減できないという問題があった。本発明は上記の問題に鑑みてなされたものであり、その目的は、クロック信号を通過させる場合の遅延時間と分周クロックを生成する場合の遅延時間を等しくするために、遅延時間の算出や遅延回路の調整を行う必要がない半導体集積回路を提供する点にある。上記目的を達成するための本発明に係る半導体集積回路は、外部制御信号の論理値に基づいて、クロック信号と外部入力信号の何れか一方を選択して内部入力信号とし、前記クロック信号の立ち下がりで前記内部入力信号をラッチして第1内部出力信号を生成し、前記クロック信号の立ち上がりで前記内部入力信号をラッチして第2内部出力信号を生成し、前記クロック信号または前記クロック信号の遅延信号を内部制御信号とし、前記内部制御信号に基づいて、前記第1内部出力信号S1が遷移するタイミングでは前記第2内部出力信号S2を選択して出力し、選択された一方の前記内部出力信号は、当該選択期間中は信号レベルが変化しないことを特徴とする。更に好ましくは、上記特徴の半導体集積回路は、前記外部制御信号の論理値に基づいて、前記クロック信号と前記外部入力信号の何れか一方を選択し前記内部入力信号として出力する第1セレクタ回路と、前記クロック信号の立ち下がりで前記内部入力信号をラッチして前記第1内部出力信号を出力する第1フリップフロップ回路と、前記クロック信号の立ち上がりで前記内部入力信号をラッチして前記第2内部出力信号を出力する第2フリップフロップ回路と、前記内部制御信号の論理値に基づいて、前記第1内部出力信号と前記第2内部出力信号の何れか一方を選択して前記外部出力信号として出力する第2セレクタ回路と、を備える。上記目的を達成するための本発明に係る分周クロック回路は、上記何れかの特徴の半導体集積回路の前記外部出力信号の反転信号を、前記外部入力信号とする。上記特徴の半導体集積回路によれば、外部出力信号の遷移タイミングは、原振クロック信号を通過させる場合及び分周クロック信号を生成する場合の何れについても、第2セレクタ回路の制御信号の制御タイミング、即ち、原振クロック信号または原振クロック信号の遅延信号の遷移タイミングによって決まることから、遅延回路の遅延時間を精確に調整する必要がなくなる。これにより、例えば、上記非特許文献1と同様に、上記特徴の半導体集積回路を1つのバッファ回路とみなしてCTS処理を行えば、複雑なクロック経路を備える半導体装置であっても、従来より容易にタイミング調整が可能になる。特に、規模が大きく上記特徴の半導体集積回路を多く用いる半導体装置や、複雑なクロック経路の半導体装置では、遅延時間の調整が無くなることによって、設計時間の短縮の効果がより期待できる。以下、本発明に係る半導体集積回路以下、適宜本発明回路と称するの実施形態を図面に基づいて説明する。本発明回路の実施形態について、図1及び図2を基に説明する。ここで、図1は、本発明回路1Aの回路構成を、図2は、本発明回路1Aを用いた2分周の分周クロック生成回路1Bの概略構成例を示している。先ず、本発明回路1Aの構成について説明する。図1に示すように、本発明回路1Aは、外部制御信号SEの論理値に基づいて、クロック信号CLKと外部入力信号SDの何れか一方を選択し内部入力信号S0として出力するセレクタ回路SEL1と、クロック信号CLKの立ち下がりで内部入力信号S0をラッチして第1内部出力信号S1を出力するフリップフロップ回路FF1と、クロック信号CLKの立ち上がりで内部入力信号S0をラッチして第2内部出力信号S2を出力するフリップフロップ回路FF2と、クロック信号CLKの遅延調整用のバッファ回路BUF1と、バッファ回路BUF1から出力される内部制御信号S3の論理値に基づいて、第1内部出力信号S1と第2内部出力信号S2の何れか一方を選択して外部出力信号S4として出力するセレクタ回路SEL2と、を備えている。セレクタ回路SEL1は、外部制御信号SEが1の時に外部入力信号SDを選択して出力し、外部制御信号SEが0の時にクロック信号CLKを選択して出力する。セレクタ回路SEL2は、バッファ回路BUF1の遅延時間が、フリップフロップ回路FF1及びフリップフロップ回路FF2の遅延時間より短い場合は、内部制御信号S3が1の時に、フリップフロップ回路FF1からの出力信号である第1内部出力信号S1を選択して出力し、内部制御信号S3が0の時に、フリップフロップ回路FF2からの出力信号である第2内部出力信号S2を選択して出力するように構成されており、バッファ回路BUF1の遅延時間が、フリップフロップ回路FF1及びフリップフロップ回路FF2の遅延時間より長い場合は、内部制御信号S3が0の時に、フリップフロップ回路FF1からの出力信号である第1内部出力信号S1を選択して出力し、内部制御信号S3が1の時に、フリップフロップ回路FF2からの出力信号である第2内部出力信号S2を選択して出力するように構成されている。このように構成することにより、クロック信号CLKを分周せずに外部出力信号S4として出力する場合と、クロック信号CLKの分周信号を外部出力信号S4として出力する場合の何れも、セレクタ回路SEL2の内部制御信号S3の切り替えのタイミングで外部出力信号S4が遷移することになり、遅延回路BUF1の遅延量を厳密に求める必要が無くなる。尚、図示しないが、遅延調整用のバッファ回路BUF1は設けない構成にしても良い。次に、分周クロック生成回路1Bの構成について説明する。分周クロック生成回路1Bは、本発明回路1Aの外部出力端子Zと外部入力端子Dをインバータ回路INV1で接続し、外部出力端子Zから出力された外部出力信号S4の反転信号SDが外部入力端子Dに入力する構成としている。尚、任意の外付け回路を接続する、或いは、分周クロック生成回路1Bを複数段直列に接続する等すれば、任意の分周のクロック信号を生成する分周クロック生成回路を得ることが可能である。引き続き、分周クロック生成回路1Bの動作について図3~図5を基に説明する。ここで、図3~図5は、図2に示す分周クロック生成回路の動作例を示しており、図3は、バッファ回路BUF1の遅延時間が0の場合バッファ回路BUF1が設けられていない場合を示しており、図4は、バッファ回路BUF1の遅延時間が、フリップフロップ回路FF1及びフリップフロップ回路FF2の遅延時間より短い場合について示しており、図5は、バッファ回路BUF1の遅延時間が、フリップフロップ回路FF1及びフリップフロップ回路FF2の遅延時間より長い場合について示している。また、図3a、図4a及び図5aは、外部制御信号SEが0であり、クロック信号CLKを分周せずに出力する場合を、図3b、図4b及び図5bは、外部制御信号SEが1であり、クロック信号CLKを分周して出力する場合を示している。尚、図3~図5では、説明のために、インバータ回路INV1の遅延時間:セレクタ回路SEL1及びセレクタ回路SEL2の遅延時間:フリップフロップ回路FF1及びフリップフロップ回路FF2=1:2:4としているが、これに限るものではない。図3及び図4では、セレクタ回路SEL2は、内部制御信号S3が1の時に、フリップフロップ回路FF1からの出力信号である第1内部出力信号S1を選択して出力し、内部制御信号S3が0の時に、フリップフロップ回路FF2からの出力信号である第2内部出力信号S2を選択して出力する。尚、図3及び図4において、第1内部出力信号S1及び第2内部出力信号S2の破線で囲んだ部分が選択出力となっており、外部出力信号S4の破線で囲んだ部分が夫々、矢印の示すように第1内部出力信号S1及び第2内部出力信号S2の破線で囲んだ部分の何れかに対応している。図5では、バッファ回路BUF1の遅延時間がフリップフロップ回路FF1及びフリップフロップ回路FF2の遅延時間より長いことから、セレクタ回路SEL2は、図4の場合とは逆に、内部制御信号S3が0の時に、フリップフロップ回路FF1からの出力信号である第1内部出力信号S1を選択して出力し、内部制御信号S3が1の時に、フリップフロップ回路FF2からの出力信号である第2内部出力信号S2を選択して出力するように構成されている。尚、セレクタ回路SEL2の構成を図4の場合と同じにし、バッファ回路BUF1の前段または後段にインバータ回路を設けるように構成しても良い。また、尚、図3及び図4と同様に、図5において、第1内部出力信号S1及び第2内部出力信号S2の破線で囲んだ部分が選択出力となっており、外部出力信号S4の破線で囲んだ部分が夫々、矢印の示すように第1内部出力信号S1及び第2内部出力信号S2の破線で囲んだ部分の何れかに対応している。図3~図5に示すように、外部出力信号S4の遷移タイミングは、バッファ回路BUF1の遅延時間がどのように調整されていても、クロック信号CLKを通過させる場合及び分周クロック信号を生成する場合の何れも、内部制御信号S3の切り替えのタイミングとなっている。即ち、クロック信号CLKを通過させる場合と分周クロック信号を生成して出力する場合とで遅延時間が一致しており、バッファ回路BUF1の遅延時間を厳密に調整する必要がないことから、レイアウト設計にかかる負荷を軽減できる。尚、非特許文献1に開示されているように、本発明回路1Aを1つのバッファ回路として扱うことにより、実際には、クロック信号CLKを通過させる経路及び分周クロック信号の経路の2つの経路があるにも拘わらず、1系統のクロック系統のみの場合と同様にCTS処理を行うことが可能である。