"電圧制御機能付き水晶発振器を備えるPLL回路であって、基準周波数信号を入力し、分周する第1の分周器と、前記水晶発振器からの出力を分周する第2の分周器と、前記第1の分周器からの出力と前記第2の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、前記位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、分周する第3の分周器と、前記水晶発振器からの出力を分周する第4の分周器と、前記第3の分周器からの出力と前記第4の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み/遅れ検出器と、前記第4の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出する基準周波数信号断検出部と、前記第3の分周器からの出力と前記第4の分周器からの出力を入力し、ロック又はアンロックを検出するロック検出部と、ロック時の前記位相進み/遅れ検出器からの信号に相当するパタンを生成するパタン生成部と、前記位相進み/遅れ検出器からの位相の進み又は遅れに対応する信号と前記パタン生成部からのパタンを入力し、前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、前記パタンを選択し、前記基準周波数信号断を検出する信号が入力されない場合は、前記位相の進み又は遅れに対応する信号を選択するセレクタと、前記セレクタからの信号を積分する積分器と、前記低域通過フィルタからの出力に前記積分器からの出力を加算する加算器と、前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、前記ロック検出部からのロックを検出する信号が入力される場合に、前記積分器からの出力をアナログ/デジタル変換して記憶すると共に前記パタン生成部に出力し、前記基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、前記ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号を前記パタン生成部に出力するA/D変換器とを有することを特徴とするPLL回路。位相進み/遅れ検出部は、第3の分周器から出力される信号の立ち上がりを起点として、第4の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ローLレベルを出力し、遅れていれば論理ハイHレベルを出力する論理回路であることを特徴とする請求項1記載のPLL回路。A/D変換部は、積分器からの出力を第4の分周器からの出力によりサンプリングし、基準周波数信号断を検出する信号が入力されない状態で、かつ、ロックを検出する信号が入力される場合に、前記サンプリングしたデータを一時的に記憶すると共に、前記サンプリングしたデータをパタン生成部に出力し、前記基準周波数信号断を検出する信号が入力される場合、または、アンロックを検出する信号が入力される場合に、前記記憶したサンプリングしたデータを前記パタン生成部に出力することを特徴とする請求項1又は2記載のPLL回路。パタン生成部は、第4の分周器からの出力をクロックとしてA/D変換部からの出力をカウントして、ロック時に位相進み/遅れ検出部からの出力に相当する信号のアナログのパタンを生成してセレクタに出力することを特徴とする請求項1乃至3のいずれか記載のPLL回路。第3の分周器の出力と第4の分周器の出力は、同じ周波数となるまで分周を行うよう設定されていることを特徴とする請求項1乃至4のいずれか記載のPLL回路。しかしながら、上記従来のPLL回路におけるフリーラン時の対処方法では、ロック時の基準周波数の変動や電圧制御型水晶発振器の制御電圧に対する出力周波数のバラツキに対応できないという問題点があった。具体的には、基準周波数断時に、電源電圧/2の電圧を中心電圧として設定しているものの、電源電圧/2の電圧が常に中心電圧になるとは限らず、出力周波数がバラツクこととなっていた。本発明は上記実情に鑑みて為されたもので、基準周波数断時におけるフリーランの出力周波数の精度を向上させるPLL回路を提供することを目的とする。上記従来例の問題点を解決するための本発明は、電圧制御機能付き水晶発振器を備えるPLL回路であって、基準周波数信号を入力し、分周する第1の分周器と、水晶発振器からの出力を分周する第2の分周器と、第1の分周器からの出力と第2の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、分周する第3の分周器と、水晶発振器からの出力を分周する第4の分周器と、第3の分周器からの出力と第4の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み/遅れ検出器と、第4の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出する基準周波数信号断検出部と、第3の分周器からの出力と第4の分周器からの出力を入力し、ロック又はアンロックを検出するロック検出部と、ロック時の位相進み/遅れ検出器からの信号に相当するパタンを生成するパタン生成部と、位相進み/遅れ検出器からの位相の進み又は遅れに対応する信号とパタン生成部からのパタンを入力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、パタンを選択し、基準周波数信号断を検出する信号が入力されない場合は、位相の進み又は遅れに対応する信号を選択するセレクタと、セレクタからの信号を積分する積分器と、低域通過フィルタからの出力に積分器からの出力を加算する加算器と、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、ロック検出部からのロックを検出する信号が入力される場合に、積分器からの出力をアナログ/デジタル変換して記憶すると共にパタン生成部に出力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号をパタン生成部に出力するA/D変換器とを有することを特徴とする。本発明は、上記PLL回路において、位相進み/遅れ検出部が、第3の分周器から出力される信号の立ち上がりを起点として、第4の分周器からの信号の立ち上がりの位相位置が、進んでいれば論理ローLレベルを出力し、遅れていれば論理ハイHレベルを出力する論理回路であることを特徴とする。本発明は、上記PLL回路において、A/D変換部が、積分器からの出力を第4の分周器からの出力によりサンプリングし、基準周波数信号断を検出する信号が入力されない状態で、かつ、ロックを検出する信号が入力される場合に、サンプリングしたデータを一時的に記憶すると共に、サンプリングしたデータをパタン生成部に出力し、基準周波数信号断を検出する信号が入力される場合、または、アンロックを検出する信号が入力される場合に、記憶したサンプリングしたデータをパタン生成部に出力することを特徴とする。本発明は、上記PLL回路において、パタン生成部が、第4の分周器からの出力をクロックとしてA/D変換部からの出力をカウントして、ロック時に位相進み/遅れ検出部からの出力に相当する信号のアナログのパタンを生成してセレクタに出力することを特徴とする。本発明は、上記PLL回路において、第3の分周器の出力と第4の分周器の出力は、同じ周波数となるまで分周を行うよう設定されていることを特徴とする。本発明によれば、電圧制御機能付き水晶発振器を備えるPLL回路において、第1の分周器が基準周波数信号を入力して分周し、第2の分周器が水晶発振器からの出力を分周し、位相比較器が第1の分周器からの出力と第2の分周器からの出力との位相を比較し、位相差の信号を出力し、低域通過フィルタが位相比較器からの出力を低域通過させ、第3の分周器が基準周波数信号を入力して分周し、第4の分周器が水晶発振器からの出力を分周し、位相進み/遅れ検出器が第3の分周器からの出力と第4の分周器からの出力とを入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力し、基準周波数信号断検出部が第4の分周器からの出力と基準周波数信号を入力し、基準周波数信号断を検出し、ロック検出部が第3の分周器からの出力と第4の分周器からの出力を入力し、ロック又はアンロックを検出し、パタン生成部がロック時の位相進み/遅れ検出器からの信号に相当するパタンを生成し、セレクタが位相進み/遅れ検出器からの位相の進み又は遅れに対応する信号とパタン生成部からのパタンを入力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力される場合は、パタンを選択し、基準周波数信号断を検出する信号が入力されない場合は、位相の進み又は遅れに対応する信号を選択し、積分器がセレクタからの信号を積分し、加算器が低域通過フィルタからの出力に積分器からの出力を加算し、A/D変換器が基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力されず、かつ、ロック検出部からのロックを検出する信号が入力される場合に、積分器からの出力をアナログ/デジタル変換して記憶すると共にパタン生成部に出力し、基準周波数信号断検出部からの基準周波数信号断を検出する信号が入力され、または、ロック検出部からのアンロックを検出する信号が入力される場合に、ロック時に記憶されたデジタル信号をパタン生成部に出力するものであり、基準周波数断時には、パタン生成部からのパタンを積分器に代替入力することで、フリーラン時の周波数精度を向上させることができる効果がある。本発明の実施の形態について図面を参照しながら説明する。[実施の形態の概要]本発明の実施の形態に係るPLL回路は、比例積分方式のPLL回路を用い、積分器の後にA/D変換部とパタン生成部を付加した構成とし、ロック時の積分器の出力電圧をA/D変換部でデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部がパタン生成し、積分器に出力するものであり、基準周波数断時には、パタン生成の波形を積分器に代替入力することで、フリーラン時の周波数精度を向上させることができるものである。[PLL回路の構成:図1]本発明の実施の形態に係るPLL回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係るPLL回路の構成ブロック図である。本発明の実施の形態に係るPLL回路本回路は、図1に示すように、基準周波数信号を入力する入力端子1と、第1の分周器2と、位相比較器PC3と、第2の分周器4と、低域通過フィルタLPF:LowPassFilter5と、加算器6と、オペアンプ7と、電圧制御水晶発振器VCXO:VoltageControlledCrystalOscillator8と、従属周波数を出力する出力端子9と、第3の分周器10と、第4の分周器11と、位相進み/遅れ検出器12と、セレクタSEL13と、積分器14と、A/D変換部S-A/D15と、パタン生成部16と、基準周波数REF断検出部17と、ロック検出部18とを有している。[PLL回路の各部と接続関係]入力端子1は、基準周波数信号を入力し、第1の分周器2と第3の分周器10に出力する。第1の分周器2は、入力端子1からの基準周波数信号を分周し、PC3に出力する。第2の分周器4は、VCXO8からの出力を分岐して入力し、VCXO8からの出力を分周してPC3に出力する。ここで、第1の分周器2と第2の分周器4の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。位相比較器PC3は、第1の分周器2からの分周信号と第2の分周器4からの分周信号を入力し、両者の位相を比較し、位相差を示す信号をLPF5に出力する。ローパスフィルタLPF5は、PC3からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第1の分周器2と第2の分周器4との位相差に比例する電圧を生成して加算器6に出力する。加算器6は、LPF5からの出力と積分器14からの出力を加算してオペアンプ7に出力する。オペアンプ7は、加算器6からの出力を増幅してVCXO8の制御電圧を出力する。VCXO8は、水晶振動子を備えた電圧制御機能付き水晶発振器であり、オペアンプ7からの制御電圧によってPLLとしてロックを維持するよう動作するものである。出力端子9は、VCXO8からの発振出力従属周波数を出力する出力端子である。第3の分周器10は、入力端子1からの基準周波数信号を分周し、位相進み/遅れ検出部12に出力する。第4の分周器11は、VCXO8からの出力を分岐して入力し、VCXO8からの出力を分周して位相進み/遅れ検出部12、パタン生成部16、REF断検出部17とロック検出部18に出力する。尚、第3の分周器10の出力と第4の分周器11の出力は、同じ周波数となるまで分周を行うよう設定されている。位相進み/遅れ検出部12は、第3の分周器10から出力される信号の立ち上がりを起点として、第4の分周器11からの信号の立ち上がりの位相位置が、進んでいれば論理LowLレベルを出力し、遅れていれば論理HighHレベルを出力する論理回路である。セレクタ13は、位相進み/遅れ検出器12からの信号とパタン生成部16からの信号を入力し、REF断検出部17からのREF断検出信号によっていずれかの信号を選択して積分器14に出力する。具体的には、セレクタ13は、REF断検出部17からのREF断検出信号が入力されない場合は、位相進み/遅れ検出器12からの信号を選択し、REF断検出部17からのREF断検出信号が入力される場合は、パタン生成部16からの信号を選択する。従って、本回路がアンロックロック外れ状態になったとしても、セレクタ13が、位相進み/遅れ検出器12からの信号を選択することになる。積分器14は、セレクタ13からの出力を積分して定電圧を加算器6とA/D変換部15に出力する。A/D変換部S-A/D15は、ロック時の積分器14の出力電圧をA/Dアナログ/デジタル変換し、デジタル信号をパタン生成部16に出力する。具体的には、A/D変換部15は、ロック検出器18からロック検出信号が入力されている場合には、第4の分周器11からの出力S2をサンプリングクロックとして、積分器14からの出力電圧をデジタル変換してパタン生成部16に出力するものである。また、A/D変換部15は、REF断検出部17からのREF断検出信号が入力された場合、または、ロック検出器18からアンロック検出信号が入力された場合、ロック時の保持していたデジタルデータをパタン生成部16に出力するものである。パタン生成部16は、第4の分周器11からの出力をクロックとし、A/D変換部15から出力されたデジタルデータを基にパタンを生成する。生成されるパタンは、ロック時における位相進み/遅れ検出器12からの出力に相当する信号であり、REF断時に、位相進み/遅れ検出器12からの信号に代替するものとなる。基準周波数REF断検出部17は、入力端子1から基準周波数を入力すると共に、第4の分周器11からの出力を入力し、第4の分周器11からの出力が入力されている状態で、入力端子1からの基準周波数の入力がない状態を基準周波数断として検出し、REF断検出信号をセレクタ13とA/D変換部15に出力する。ロック検出部18は、第3の分周器10からの出力と第4の分周器11からの出力を入力し、ロック状態にあるか否かを判定し、ロック検出信号又はアンロック検出信号をA/D変換部15に出力する。具体的には、ロック検出信号は、ロック時にはHレベルであり、アンロック時にはLレベルである。[本回路の処理動作]本回路の処理動作を説明する。基準周波数入力端子1の基準周波数断時には、基本的なPLL回路の構成に、積分器14の後にA/D変換部S-AD15とパタン生成部16を付加して、動作させたものである。具体的には、ロック時の積分器14の出力電圧アナログ電圧をA/D変換部15でデジタル信号に変換し、そのデジタル信号のデジタル値をパタン生成部16に出力する。パタン生成部16は、そのデジタル値に応じて、パタンを生成する。このパタンは、ロック時に位相進み/遅れ検出器12からの出力に相当するもので、積分器14で積分された場合に上記アナログ電圧にするためのパタンである。そして、基準周波数断時には、基準周波数REF断検出部17でREF断を検出し、セレクタ13を切り替えてパタン生成部16のパタン出力を積分器14に入力する。すなわち、フリーラン時には、ロック時の積分器14の電圧値と近い値となるので、フリーラン周波数はロック時から10~15ppm程度の誤差内の周波数が得られることになる。[A/D変換部S-AD15:図2]次に、A/D変換部15について図2を参照しながら説明する。図2は、A/D変換部の回路図である。本構成は、高価なA/D変換部によらない実施例を示している。積分器14の出力は、コンパレータ入力端子101へ入力すると共に、ダイオード107,抵抗器108,コンデンサ109から成る簡易積分器の出力S109をコンパレータCMP102に入力する。コンパレータ102の出力S102は、簡易積分器の出力S109がコンパレータ入力端子101の電圧より高くなれば論理Hレベルを、低くなれば論理Lレベルを出力する。サンプリングクロックが入力されるサンプリングクロック端子110は、インバータ111の入力に接続され、反転クロックを出力S111としてフリップフロップ103,104のクロック端子に入力する。フリップフロップ103、フリップフロップ104、インバータゲート105、アンドゲート106では、CMP102からの出力S102のLレベルからHレベルの変化点を検出し、インバータゲート111からの出力S111について1クロック分のHレベルの出力S106アンドゲート106からの出力を得る。この出力S106は、分周器1/n112のCLR分周クリア端子、カウンタCNT114のCLRカウントクリア端子、アンドゲート121に入力され、リセット信号の役割を果たすものである。インバータゲート111からの出力S111により分周器112の出力S112を簡易積分器の抵抗108に入力して、コンデンサ109に電荷を蓄積して積分を開始し、コンパレータ102で特定電圧より高くなるまで積分を継続し、特定電圧より高くなると、積分の終了は出力S106からの1クロック分のHレベルによって分周器112が分周クリアとなり、分周器112の出力S112がLレベルとなって、ダイオード107によりコンデンサ109の電荷が放出されて初期状態に戻る。分周器112の出力S112のLレベルからHレベルに変化することにより、4ビットのカウンタ114にて出力S106がHレベルとなるまでカウントすることとなるが、この結果で得られるカウント値がA/D変換結果となる。尚、カウンタ114のCLRカウントクリア端子、ENカウントイネーブル端子、CIキャリーイン端子は、クロック同期式とする。また、EN端子がLレベル時はEN端子がHレベル時のカウント値を保持するものとする。更に、EN端子の論理状態によらず、CLR端子でのカウントクリア動作が最優先するものとする。カウンタ114におけるカウント値が最大になると、CYキャリー端子がHレベルとなり、インバータゲート113で反転のLレベルがCI端子に入力され、カウントを停止する。カウンタ114の出力S114を、フリップフロップ115を経てA/D変換データをデータ出力端子116に得る。尚、フリップフロップ115のEN端子は、Lレベル時にHレベル時の値を保持するものとする。基準断状態入力端子117はインバータゲート119の入力に接続し、インバータゲート119での反転出力がアンドゲート120の一方の入力端子に入力する。また、ロック状態入力端子118はアンドゲート120の他方の入力端子に接続する。そして、アンドゲート120の論理積の出力とアンドゲート106の出力S106がアンドゲート121に入力され、論理積の出力S121がフリップフロップ115のEN端子に入力される。すなわち、基準断状態入力端子117の論理がHレベル時基準周波数断時、またはロック状態入力端子118の論理がLレベル時アンロック状態の時は、アンドゲート120の出力S120はLレベルであり、アンドゲート121の出力S121もLレベルとなって、フリップフロップ115のEN端子はLレベルとなり、データ出力端子116のデジタルデータはロック時のデータを出力し続けることになる。また、基準断状態入力端子117の論理がLレベル時基準周波数入力時であって、ロック状態入力端子118の論理がHレベル時ロック状態の時は、アンドゲート120の出力S120はHレベルであり、アンドゲート121の出力S121は出力S106を出力することになる。フリップフロップ115のEN端子には出力S106のHレベルが入力される度に、Hレベル時のデジタルデータを記憶保持し、Lレベル時にはHレベル時に保持したデジタルデータロック時のデータがデータ出力端子116から出力される。[A/D変換部のタイミングチャート:図3]次に、図2に示したA/D変換部における各種信号の状態を図3に示す。図3は、A/D変換部の各信号のタイミングチャートである。アンドゲート120からの出力S120がHレベルの時、つまり、基準周波数入力時であってロック状態の時は、積分器14からの出力S1出力S101が簡易積分器に蓄積される出力S109。そして、カウンタ114のEN端子がHレベルの時は、カウンタ114はサンプリングクロック反転出力をカウントした値をフリップフロップ115に出力し、EN端子がLレベルの時は、カウンタ114はEN端子がHレベルの時のカウント値をフリップフロップ115に出力する出力S114。そして、アンドゲート106の出力S106がHレベルとなった時に、フリップフロップ115は入力して保持していたカウント値を出力するb3_0。また、アンドゲート120からの出力S120がLレベルの時、つまり、基準周波数断時、またはアンロック状態の時は、フリップフロップ115のEN端子はLレベルとなって、EN端子がHレベルであった時に保持していたカウント値ロック時のカウント値を出力することになる。[パタン生成部16:図4]次に、パタン生成部16の回路構成について図4を参照しながら説明する。図4は、パタン生成部16の回路図である。パタン生成部16は、図4に示すように、A/D変換部15の出力端子116からの出力b3_0の4ビットの内、下位3ビットをエクスクルシブオア203~205にそれぞれ入力する。最上位ビットをインバータゲート202で反転してエクスクルシブオア203~205の他方に入力する。カウンタCNT207は4ビットカウンタであり、カウント開始の初期値のロードデータ上位側からD,C,B,A値は、上位D端子がLレベル固定値でC_Aに0H~7Hを入力する。ロードデータは、CY端子がHレベル、すなわちカウント値が最大にになる毎にインバータゲート206の出力がLレベルとなり、サンプリングクロック入力端子210のクロックS2に同期して、ロードデータD_Aを取り込み、カウント値を初期値に戻す。ロードデータは、b3がLレベルならば、インバータゲート202によって反転のHレベルが各エクスクルシブオア203~205に入力されるまでインバータとして動作する。更に、エクスクルシブオア208もインバータとして動作する。また、b3がHレベルの時は、各エクスクルシブオア203~205にLレベルが入力されるので、単にバッファとして動作する。更に、エクスクルシブオア208もバッファとして動作する。[パタン生成部16のパタン信号:図5]図5は、パタン生成部16のパタン信号を示すタイミングチャートである。結果として、図5に示すように、b3_0のデータに対応して、パタンを生成することができる。尚、図5のパタンでb3_0=0111とb3_0=1000時でパタンが反転しているだけで、同じパタンであるが、フリーラン時の周波数誤差を10~15ppmとしたので、問題とはならないが、これを嫌って、全パタンを異なるようにするには、b3がHレベル時にロードデータのb2_0に0001を加算する加算回路を設ければ回避できる。但し、桁上がり時のb3_0の全ビットがLレベルになった際のビット処理は必要となる。[他のパタン生成部:図6,図7]次に、他のパタン生成部の構成について図6を参照しながら説明する。図6は、他のパタン生成部の回路図であり、図7は、カウンタ308の動作を示すタイミングチャートである。カウンタCNT308は、A端子がLレベル固定で、b3_0のデータがインバータゲート303、エクスクルシブオア304~306によってD_B端子に入力される。カウンタ308のCY端子の出力S308は、インバータゲート309を介してアンドゲート310の一方に入力され、また、出力S308はオアゲート311の一方に入力され、各々のゲート310,311の他方にはサンプリングクロックS2が入力される。そして、アンドゲート310の出力とオアゲート311の出力は、セレクタSEL312に入力され、b3がLレベルでアンドゲート310の出力S310を選択し、b3がHレベルでオアゲート311の出力S311を選択して出力する。カウンタ308の入力D_A=0000時は、CYキャリー端子の出力S308は、サンプリングクロックS302が16回に1回Hレベルとなる。また、D_A=0010では、出力S308は、サンプリングクロックS2が14回に1回Hレベルになる。以下、同様に、D_A=0100では12回に1回、D_A=0110では10回に1回、D_A=1110では2回に1回、出力S308はHレベルとなる。図6で、b3=Lレベルの時は、アンドゲート310の出力S310は、サンプリングクロック入力端子302のクロックとCY端子出力S308の反転出力S309との論理積となるものであり、反転出力S309でLレベルをb2,b1,b0の論理で周期的に設定する。b3=Hレベル時は、オアゲート311の出力S311でCY端子出力S308に周期的にHレベルを設定することで、b3_0に対応して異なるパタンを生成することができる。[パタン生成:図8]尚、セレクタ312でb3=Lレベルの時は、出力S310を選択し、b3=Hレベルの時は、出力S311を選択して出力端子313にパタンS5を得る。図8にb3_b0の論理によるパタンの生成を示す。図8は、セレクタ312の出力パタンのタイミングチャートである。[実施の形態の効果]本回路によれば、比例積分方式のPLL回路を用いて、積分器14の後にA/D変換部15とパタン生成部16を付加した構成とし、A/D変換部15が、ロック時の積分器14の出力電圧をデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部16がパタン生成し、積分器14に出力するものであり、基準周波数断時には、パタン生成の波形を積分器14に代替入力することで、フリーラン時の周波数精度を向上させることができる効果がある。"