第1領域および第2領域を有する半導体層と、前記半導体層中に形成され、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングの一端に接続されデータ記憶には用いられないダミーメモリトランジスタ、前記ダミーメモリトランジスタを介して前記メモリストリングに一端を接続される選択トランジスタが形成された素子形成領域と、前記半導体層上に形成され、前記素子形成領域を囲み、前記第1領域においては第1の高さを有する一方、前記第2領域においては前記第1の高さよりも高い第2の高さを有する素子分離絶縁膜、とを備え、前記ダミーメモリトランジスタの前記メモリストリング側の第1の端部に隣接する素子分離絶縁膜は前記第1領域に形成され、前記ダミーメモリトランジスタの前記選択トランジスタ側の第2の端部に隣接する素子分離絶縁膜は第2領域に形成されていることを特徴とする不揮発性半導体記憶装置。前記メモリトランジスタ及びダミーメモリトランジスタは、チャネル領域上にゲート絶縁膜を介して形成される浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介して形成される制御ゲートとを備え、前記メモリトランジスタの前記浮遊ゲートの上面は、前記第1の高さよりも高い位置に形成され、前記ダミーメモリトランジスタの前記浮遊ゲートの上面は、少なくとも前記選択トランジスタ側の端部において、前記第2高さと略同一の高さに形成されることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記選択トランジスタは、前記第1領域に形成されていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記メモリトランジスタ及びダミーメモリトランジスタは、チャネル領域上にゲート絶縁膜を介して形成される浮遊ゲート電極と、前記浮遊ゲート電極上にゲート間絶縁膜を介して形成される制御ゲート電極とを備え、前記選択トランジスタは、チャネル領域上にゲート絶縁膜を介して形成される第1ゲート電極と、前記第1ゲート電極上にゲート間絶縁膜を介して形成される第2ゲート電極と、前記ゲート間絶縁膜に形成され導電膜を埋められた貫通孔とを備え、前記素子分離絶縁膜上において、前記第2ゲート電極の厚さは、前記制御ゲート電極の厚さよりも大きいことを特徴とする請求項3記載の不揮発性半導体記憶装置。前記ダミーメモリトランジスタは、前記メモリストリングと前記選択トランジスタとの間に複数個直列接続され、複数個の前記ダミーメモリトランジスタのいずれか1つの前記第1の端部に隣接する素子分離絶縁膜が前記第1領域に存在し、前記第2の端部に隣接する素子分離絶縁膜が前記第2領域に存在することを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。以下に記載の実施の形態は、メモリストリングと選択トランジスタとの間にダミーメモリトランジスタを接続された不揮発性半導体記憶装置における適正な動作を担保することを可能にするものである。以下に説明する実施の形態の不揮発性半導体装置は第1領域および第2領域を有する半導体層を備える。素子形成領域は、半導体層中に形成され、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングの一端に接続されデータ記憶には用いられないダミーメモリトランジスタ、前記ダミーメモリトランジスタを介して前記メモリストリングに一端を接続される選択トランジスタが形成される。素子分離絶縁膜は、半導体層上に形成され、素子形成領域を囲み、第1領域においては第1の高さを有する一方、第2領域においては第1の高さよりも高い第2の高さを有する。ダミーメモリトランジスタのメモリストリング側の第1の端部に隣接する素子分離絶縁膜は第1領域に形成される。一方、ダミーメモリトランジスタの選択トランジスタ側の第2の端部に隣接する素子分離絶縁膜は第2領域に形成されている。次に、本発明の実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態]図1は、第1の実施の形態によるNAND型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。ワード線WL13とビット線BL25とが互いに交差して配設され、それらの各交差部にメモリトランジスタメモリセルMCが形成される。メモリトランジスタMCは、ビット線方向に直列接続されて配列され、隣接するメモリトランジスタMCは、ソースドレイン拡散層図3の参照番号15を共有している。ビット線BL方向に並ぶ複数のメモリトランジスタMCは、このソースドレイン拡散層により接続されることによりメモリストリングMSを構成する。メモリストリングMSの一端は、ダミーメモリトランジスタダミーメモリセルDMC、及びドレイン側選択トランジスタSG1を介してビット線BLに接続される。ビット線BLとドレイン側選択トランジスタSG1とは、コンタクト22、24を介して接続される。ダミーメモリトランジスタDMCは、データ記憶に用いられる通常のメモリトランジスタMCと略同一の構造を有しているが、データ記憶には用いられない。すなわち、データ書き込み動作において、選択されたメモリトランジスタMCに与えられるような電圧は、ダミーメモリトランジスタDMCには印加されない。ダミーメモリトランジスタDMCの制御ゲートには、ダミーワード線DWLが接続されている。また、NANDセルユニットの他端は、同様にダミートランジスタDMC及びソース側選択トランジスタSG2を介して、図示しないソース線SLに接続される。ソース線SLとソース側選択トランジスタSG2とは、ソース側コンタクト33を介して接続される。ドレイン側選択トランジスタSG1のゲートは、ワード線WLと平行に配設されたドレイン側選択ゲート線SGD13Aに接続される。また、ソース側選択トランジスタSG2のゲートは、ワード線WLと平行に配設されたソース側選択ゲート線SGS13Bに接続される。ここで、ワード線が延びる方向をワード線方向と、ビット線BLが延びる方向をビット線方向と定義する。一例として、ビット線方向におけるダミーワード線DWLと選択ゲート線SGD又はSGSとの間の距離Xは、ワード線WL間又はワード線WLとダミーワード線DWLの距離X’よりも広く設定されている。勿論、X=X’であっても構わない。また、ワード線WL間の距離よりも、ワード線WLとダミーワード線DWLとの間の距離を大きくするようにしてもよい。図2Aは、図1のワード線WLに沿ったI-I′断面図であり、図2Bは、図1のダミーワード線WLの選択トランジスタSG1側の端部に沿ったX-X’断面図であり、図3は同じくビット線BLに沿ったII-II′断面図である。図2Aに示すように、p型シリコン基板100上のセルアレイ領域には、n型ウェル1、p型ウェル2が形成されている。このp型ウェル2には、等間隔にトレンチ3が形成されており、このトレンチ3には素子分離絶縁膜4が形成されている。この素子分離絶縁膜4に挟まれたp型ウェル2には、メモリトランジスタMCが形成される。すなわち、素子分離絶縁膜4に挟まれたp型ウェル2は、メモリトランジスタMCが形成される素子形成領域2Aとして機能する。同様に、図2Bに示すように、素子分離絶縁膜4に挟まれたp型ウェル2は、データ記憶には用いられないダミーメモリトランジスタDMCが形成される素子形成領域2Aとして機能する。図示しないが、選択トランジスタSG1、SG2においても同様である。図2Aにおいて、素子分離絶縁膜4の上面の位置h’は、浮遊ゲート11の上面の位置よりも低くされている換言すれば、メモリトランジスタMCの浮遊ゲート11の上面は、位置h’よりも高い位置にされている。これにより、制御ゲート13と浮遊ゲート11の対向面積が大きくなり、カップリング比を向上させることができる。一方、図2Bに示すように、X-X’断面、すなわちダミーメモリトランジスタDMCの選択トランジスタSG1側の端部とその近傍少なくとも端部では、素子分離絶縁膜4の上面の位置hは、浮遊ゲート11の上面の位置と略同一とされている。次に、図3を参照してメモリトランジスタMC、及びメモリストリングMSの構成を説明する。素子形成領域2Aチャネル領域にトンネル酸化膜10を介して多結晶シリコン膜からなる浮遊ゲート11が形成され、浮遊ゲート11上にゲート間絶縁膜12例:ONO膜を介して制御ゲート13が形成されている。制御ゲート13は、多結晶シリコン膜13aと、例えば、タングステン、タングステンナイトライド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイトなどの金属膜13bの積層膜により形成される。制御ゲート13は、ワード線方向に連続的にパターニングされて、ワード線WLとなる。なお、選択トランジスタSG1の領域でも、同一の浮遊ゲート11、制御ゲート13が形成されている。すなわち、選択トランジスタSG1は、浮遊ゲート11と同層に形成されたゲート電極、制御ゲート13と同層に形成されたゲート電極、及びこれらのゲート電極に挟まれたゲート間絶縁膜を有している。ただし、選択トランジスタSG1では、ゲート間絶縁膜12がエッチングにより除去されて開口貫通孔EIが形成され、この開口EIに埋められた導電層例えば、制御ゲート13の形成時、又はそれとは別の工程で埋め込まれる多結晶シリコン膜等の導電膜を介して浮遊ゲート11と制御ゲート13が短絡状態とされている。図3では図示を省略しているが、選択トランジスタSG2も同様の構成を有している。制御ゲート13と浮遊ゲート11は、シリコン窒化膜SiN膜14をマスクとして同時にパターニングされ、これをマスクとしてn型不純物イオンの注入を行って、n型のソースドレイン拡散領域15が形成される。拡散領域15は、隣接するメモリトランジスタで共有されて、複数のメモリトランジスタMCが直列接続されたメモリストリングMSが形成される。メモリストリングMSの両端には、拡散領域15を介して直列接続されたダミーメモリトランジスタDMCが形成される。さらに、これらのダミーメモリトランジスタDMCの両端に選択トランジスタSG1、SG2が接続されてNANDセルユニットが形成される。この選択トランジスタSG1、SG2のメモリトランジスタ側と反対側のn型の素子形成領域2A表面にはドレインコンタクト拡散領域15が形成される。ドレインコンタクト拡散領域15上に、コンタクトプラグ21が形成される。また、複数の浮遊ゲート11、制御ゲート13間は、層間絶縁膜16により埋め込まれ、更にメモリストリングを覆うようにSiN膜17が堆積される。メモリセルアレイ上は、層間絶縁膜20で覆われる。この層間絶縁膜20にコンタクトプラグ21と第1層メタルの、例えば、タングステンなどの配線22が埋め込まれる。コンタクトプラグ21の底面はn型のドレインコンタクト拡散領域15に接続されている。この層間絶縁膜20上に、更に層間絶縁膜23が積層される。この層間絶縁膜23にコンタクトプラグ24が埋め込まれ、この上に例えば、Al膜またはCu膜などのビット線BL25が形成される。図3では、ビット線側のコンタクト部のみ示しており、配線22はビット線のための中継配線となるが、ソース線SLは配線22と同じ膜で形成される。ビット線25上には、パシベーション膜として、シリコン酸化膜26、プラズマCVDによるSiN膜27及びポリイミド膜28が堆積されている。なお、図3中の破線B4は、後述するIII-III’断面における層間絶縁膜4の表面位置を示している。図4は、図1におけるIII-III′断面図である。このIII-III′断面では、ゲート間絶縁膜12、制御ゲート13となる多結晶シリコン膜13aとシリサイド膜13b、シリコン窒化膜14が、II-II’断面から連続して、図4における紙面垂直方向に延びるように形成されている。領域P18第2領域の素子分離絶縁膜4の表面の位置hは、他の領域P17第1領域の素子分離絶縁膜4の表面の位置h’に比べ高くされている図4参照。すなわち、この領域P18では、後述するように、マスクMが形成されることにより、素子分離絶縁膜4のエッチバックがなされない。このように、領域P17では、素子分離絶縁膜4の表面の位置が位置h’とされている。この位置h’は、図2に示すように、浮遊ゲート11の上面の位置よりも低い位置にある。このような構成により、制御ゲート13と浮遊ゲート11との間の対向面積が大きくなり、メモリトランジスタMCのカップリング比を大きくすることができる。領域P17とP18の境界は、ダミーメモリトランジスタDMC上に存在する。すなわち、ダミーメモリトランジスタDMCのメモリストリングMS側の端部と、ダミーメモリトランジスタDMCの選択トランジスタSG1の端部との間の位置に、領域P17とP18の境界が存在する。換言すれば、素子分離絶縁膜4は、ダミーメモリトランジスタDMCのIII-III’断面に沿った2つの端部の間の位置において、その高さが変化するように構成されている。なお、図3及び図4では図示を省略しているが、素子分離絶縁膜4は、ソース側選択トランジスタSG2側のダミーメモリトランジスタDMCにおいても、同様にその高さが変化するように構成されている。次に、第1の実施の形態の半導体記憶装置の製造工程を、図5~図10を参照して説明する。図5、図6、図8、図10は、この製造工程における各ステップにおける図1のI-I ́断面の形状を示している。図7は、ボロン注入を行う場合におけるマスクMの形成位置を示している。図9はこの製造工程における各ステップにおける図1のIII-III ́断面の形状を示している。まず、図5に示すように、メモリトランジスタMCが形成される領域のp型シリコン基板100上に、n型ウェル1を形成し、更にその上にp型ウェル2を形成する。さらにこのp型ウェル2上に、トンネル酸化膜10となる酸化膜10 ́を熱酸化により形成する。その後、浮遊ゲート11となる導電膜11 ́ポリシリコン膜、及び絶縁膜31を順に堆積する。なお、この段階ではチャネル部分に不純物を形成するためのイオン注入は行わない。続いて、図6に示すように、絶縁膜31上にレジストを形成し、このレジストを、フォトリソグラフィ技術を用いて素子分離絶縁膜4の形状に合わせてパターニングし、次いでこのパターニングされたレジストをマスクとした反応性イオンエッチングRIEを実行して、絶縁膜31、導電膜11 ́、酸化膜10 ́、及びp型シリコン基板100をエッチングする。その結果、絶縁膜31の表面からp型シリコン基板100中のp型ウェル2に達するトレンチ3が複数形成される。なお、このトレンチ3を形成する工程は、いわゆる側壁加工プロセスを使用しても良い。複数のトレンチ3に挟まれたp型ウェル2の領域が、前述の素子形成領域2Aとなる。素子形成領域2Aは、図6の紙面垂直方向を長手方向換言すれば、ビット線BLの長手方向として形成される。続いて、レジストを酸化雰囲気でのアッシングにより剥離した後、このトレンチ3を埋めるように、シリコン基板100上の全面に例えばTEOS膜を堆積させる。その後、絶縁膜31をマスクとしてエッチバック処理を行って、トレンチ内3にのみ素子分離絶縁膜4を形成する。この際、素子分離絶縁膜4の上面は導電膜11’の上面とほぼ等しくする。その後、絶縁膜31を除去した後、図7に示すように、メモリストリングMS、及びダミーメモリトランジスタDMCのメモリストリングMS側の半分を除く領域をレジストMにより覆う。レジストMで覆われる領域は、図3、4に示した領域P18に相当し、レジストMで覆われない領域は図3、4に示した領域P17に相当する。図7は、レジストMの形成位置を理解し易くするため、ワード線13、選択ゲート線13Aは一点鎖線で、コンタクト22、24は実線で図示している。実際には、これらの配線はレジストMを形成する段階では存在していない。図示は省略するが、周辺回路が形成される周辺回路形成領域もレジストMで覆われている。その後、図8、図9に示すように、領域P17における素子分離絶縁膜4をフォトリソグラフィ及びRIE等を用いてエッチバック処理して、その上面を導電膜11’の上面よりも下方に位置させる。その結果、領域P18における素子分離絶縁膜4の上面の位置hは、領域P17における素子分離絶縁膜4の上面の位置h’より高くなる。その後、図10に示すように、導電層11 ́の上面に、ゲート間絶縁膜12となるONO膜12 ́第1のシリコン酸化膜、シリコン窒化膜、及び第2のシリコン酸化膜の積層膜を形成し、さらにその上に制御ゲート13となる多結晶シリコン膜と金属膜の積層膜13 ́を形成する。次に、導電層11 ́、ONO膜12 ́及び積層膜13をワード線WL及び選択ゲート線SGD、SGSの形状に加工するゲート電極加工。更に、ワード線WL及び選択ゲート線SGD、SGSをマスクとしてイオンインプランテーションを行うことにより、メモリトランジスタMC間、メモリトランジスタMCとダミーメモリトランジスタDMCの間、ダミーメモリトランジスタDMCと選択トランジスタSG1又はSG2の間、選択トランジスタSG1又はSG2間に拡散領域15、15’を形成する。以後、NAND型フラッシュメモリの周知の製造方法により、図1~図4に示すNAND型フラッシュメモリが完成する。次に、この第1の実施の形態の効果を説明する。メモリトランジスタMCにおいては、図2に示すように、素子分離絶縁膜4の上面の位置h’が浮遊ゲート11の上面よりも低い位置とされ、これにより、制御ゲート13が浮遊ゲート11の側面とも接するようにし、両者間のカップリング比を高くすることが可能になる。一方、ダミーメモリトランジスタDMCにおいては、図3及び図4に示すように、ダミーメモリトランジスタDMCのメモリストリングMS側の端部では、素子分離絶縁膜4の上面の位置は位置h’とされている。すなわち、ダミーメモリトランジスタDMCは、図2Aの断面図と同様の構造を有している。しかし、ダミーメモリトランジスタDMCの選択トランジスタSG1又はSG2側の端部付近図2B、図1のX-X’断面では、素子分離絶縁膜4の位置が位置hとされている。このため、ダミーメモリトランジスタDMCのダミーワード線DWLは、ダミーメモリトランジスタDMCの浮遊ゲート11とはその上面においてしか接しておらず、カップリング比がメモリトランジスタMCに比べ小さくされている。すなわち、本実施形態においては、カップリング比あるいは制御ゲート13と浮遊ゲート11の対向面積に関し、メモリトランジスタMCよりダミーメモリトランジスタDMCの方が小さい。このように構成することにより、消去動作時にダミーメモリトランジスタに溜まる電荷に起因する閾値の上昇を抑制することができる。一般に、消去動作時においては、半導体基板と選択トランジスタSG1又はSG2に消去電圧が印加され、メモリトランジスタMCとダミーメモリトランジスタDMCは0Vに維持される。このとき、ダミートランジスタDMCは、選択トランジスタSG1又はSG2と隣接しているため、ダミートランジスタDMCの選択トランジスタSG1又はSG2側には高電界が印加される。すると、GIDLGateInduceddrainleakageによるホットエレクトロンが生じ、ダミートランジスタDMCの浮遊ゲートに電子が蓄積される。この結果、ダミートランジスタDMCの閾値が上昇し、通常の読み出し動作等で印加される電圧では電流が流れなくなってしまう。しかし、本実施の形態では、ダミーメモリトランジスタDMCの選択トランジスタSG1又はSG2側の端部においては、素子分離絶縁膜4の高さ方向の位置がh’とされており、これにより、カップリング比が小さくされている。このため、ダミートランジスタDMC-選択トランジスタSG1又はSG2間の電界を緩和することができ、ダミートランジスタDMCの浮遊ゲートへの電子の蓄積を抑制し、その結果、ダミートランジスタDMCの閾値の上昇を抑制することができる。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図11~図13を参照して説明する。図11は、第2の実施の形態によるNAND型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。I-I断面図は、図2に示す通りである。この実施の形態の不揮発性半導体記憶装置は、メモリストリングMSと選択トランジスタSG1又はSG2との間に2つのダミーメモリトランジスタDMC1、DMC2が直列接続されている点で、第1の実施の形態と異なっている。ダミーメモリトランジスタDMC2は、メモリストリングMSに接続され、ダミーメモリトランジスタDMC1は、ダミーメモリトランジスタDMC2と選択トランジスタSG1との間に接続される。なお、図11では図示を省略しているが、ソース側選択トランジスタSG2とメモリストリングMSとの間にも同様なダミートランジスタDMC1、DMC2が接続されている。図12は、図11のII-II’断面図である。図3と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。図12に示すように、ドレイン側選択トランジスタSG1には、2つのダミーメモリトランジスタDM1、DM2が直列接続される。図12では、図示は省略しているが、ダミーメモリトランジスタDMC2の左側に、図3で示したようなメモリトランジスタMCが形成されている。図13は、図11におけるIII-III′断面図である。図4と同一の構成要素については同一の符号を付しているので、以下ではその詳細な説明は省略する。この第2の実施の形態では、第1の実施の形態と同様に、領域P18第2領域の素子分離絶縁膜4の表面の位置hは、他の領域P17第1領域の素子分離絶縁膜4の表面の位置h’に比べ高くされている図13参照。そして、領域P17とP18の境界は、ダミーメモリトランジスタDMC1の両端の間に設定されている。この第2の実施の形態によれば、第1の実施の形態と同様の効果を得ることができる。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図14~図15を参照して説明する。概略レイアウトは、第2の実施の形態図11と同様である。I-I’断面図は、図2に示す通りである。図14は、図11のII-II’断面図であり、図15はIII-III′断面図である。る。図3と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。この第2の実施の形態では、前述の実施の形態と同様に、領域P18第2領域の素子分離絶縁膜4の表面の位置hは、他の領域P17第1領域の素子分離絶縁膜4の表面の位置h’に比べ高くされている図13参照。ただし、領域P17とP18の境界は、ダミーメモリトランジスタDMC2の両端の間に設定されている。この第2の実施の形態によれば、第1の実施の形態と同様の効果を得ることができる。[第4の実施の形態]次に、第4の実施の形態に係る不揮発性半導体記憶装置を、図16~図17を参照して説明する。概略レイアウトは、第2の実施の形態図11と同様である。I-I断面図は、図2に示す通りである。図16は、図11のII-II’断面図であり、図17はIII-III′断面図である。図3と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。この第4の実施の形態では、前述の実施の形態と同様に、領域P18第2領域の素子分離絶縁膜4の表面の位置hは、他の領域P17第1領域の素子分離絶縁膜4の表面の位置h’に比べ高くされている図13参照。ただし、本実施の形態では、領域P18は、ダミーメモリトランジスタDMC1の選択トランジスタSG1又はSG2側の端部を含む狭い位置にのみ存在する。選択トランジスタSG2も領域も領域P17内に形成されている。換言すると、領域P17とP18の境界は、ダミーメモリトランジスタDMC1の両端の間、及び、ダミーメモリトランジスタDM1と選択トランジスタSG1又はSG2の間に設定されている。本実施の形態によれば、第1~第3の実施の形態の効果に加え、以下の効果を奏することができる。図17に示すように、選択トランジスタSG1又はSG2も領域P17内に形成されるため、素子分離絶縁膜4上での選択トランジスタSG1及びSG2のゲート電極13aの厚さを、メモリトランジスタMCやダミーセルDMC2の厚さに比べ大きくすることができる。すなわち、第1の実施の形態の選択トランジスタに比べ、選択トランジスタSG1、SG2のゲート電極の厚さを大きくすることができる。これにより、選択ゲート線SGD、SGSの配線抵抗を小さくすることができる。なお、図19、図20では、2つのダミーメモリトランジスタDMC1、DMC2が直列接続される例を示したが、第1の実施の形態の如く、メモリストリングMSと選択トランジスタとの間に単一のダミーメモリトランジスタDMCを有する場合にも、図19、図20のような素子分離絶縁膜を形成することが可能である。また、領域P17とP18の境界は、ダミーメモリトランジスタDMC2の両端の間、及び、ダミーメモリトランジスタDM1と選択トランジスタSG1又はSG2の間に設定されていてもかまわない。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。