支持基板と、前記支持基板中に配置されたデカップリング容量領域と、前記デカップリング容量領域上に配置された絶縁層と、前記絶縁層上に配置された半導体層と、断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、前記半導体層中に配置された素子分離膜と、前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置された第1ビアと第2ビアと、を有することを特徴とする半導体装置。前記デカップリング容量領域は、導電型の異なる第1導電型領域と第2導電型領域からなり、前記第1ビアは第1導電型領域に接続され、前記第2ビアは第2導電型領域に接続される、ことを特徴とする請求項1に記載の半導体装置。支持基板と、前記支持基板中に配置された第1導電型領域と、前記支持基板中に、前記第1導電型領域と接するように配置され、前記第1導電型領域とは異なる導電型を持つ第2導電型領域と、前記第1導電型領域上と前記第2導電型領域上とに配置された絶縁層と、前記絶縁層上に配置された半導体層と、断面視で見て、前記絶縁層と前記半導体層を介して、前記第1導電型領域と前記第2導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、前記半導体層中に配置された素子分離膜と、前記素子分離膜の中を貫通し、前記第1導電型領域に接続されるように配置された第1ビアと、前記素子分離膜の中を貫通し、前記第2導電型領域に接続されるように配置された第2ビアと、を有することを特徴とする半導体装置。前記第1ビア及び前記第2ビアは金属であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記第1ビアと前記半導体層とは電気的に絶縁されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。前記半導体層はソース及びドレインを含み、前記ソース及び前記ドレインは前記第1ビアと電気的に絶縁されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。支持基板と、前記支持基板中に配置されたデカップリング容量領域と、前記デカップリング容量領域上に配置された絶縁層と、前記絶縁層上に配置された半導体層と、断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、前記半導体層中に配置された素子分離膜と、前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置されたビアと、を有することを特徴とする半導体装置。支持基板と、前記支持基板中に配置された第1導電型領域と、前記支持基板中に、前記第1導電型領域と接するように配置され、前記第1導電型領域とは異なる導電型を持つ第2導電型領域と、前記第1導電型領域上と前記第2導電型領域上とに配置された絶縁層と、前記絶縁層上に配置された半導体層と、断面視で見て、前記絶縁層と前記半導体層を介して、前記第1導電型領域と前記第2導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、前記半導体層中に配置された素子分離膜と、前記素子分離膜の中を貫通し、前記第1導電型領域に接続されるビアと、を有する、ことを特徴とする半導体装置。前記ビアは金属であることを特徴とする請求項7又は8に記載の半導体装置。前記ビアと前記半導体層は電気的に絶縁されていることを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置。前記半導体層はソース及びドレインを含み、前記ソース及び前記ドレインは前記ビアと電気的に絶縁されていることを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置。前記素子分離膜は前記トランジスタを囲むように配置されていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。前記トランジスタは、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むことを特徴とする請求項1乃至12のいずれか1項に記載された半導体装置。しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献3に記載された技術においては、多層配線構造体の上にデカップリング容量を設けているため、多層配線構造体上におけるデカップリング容量を設けた領域にはパッド電極等を設けることができない。このため、半導体集積回路装置のレイアウトが制約され、結果的に装置が大型化する。また、多層配線構造体上にデカップリング容量を設けるためには、少なくとも、下層の電極を形成する工程と、誘電体層を形成する工程と、上層の電極を形成する工程が必要となり、半導体集積回路装置の製造工程が煩雑化し、製造コストが増加する。また、ガードリングを設ける技術においても、回路を囲むようにガードリングを設けると、素子形成領域の面積が増大してしまうという問題点がある。本発明はかかる問題点に鑑みてなされたものであって、デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供することを目的とする。本発明に係る半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第1の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板が第1導電型半導体からなると共に第2の電位が印加されており、前記半導体領域が第2導電型半導体からなり、前記支持基板と前記半導体領域との間にデカップリング容量が形成されることを特徴とする。本発明に係る他の半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第1の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板中に形成され前記半導体領域とは異なる導電型であり第2の電位が印加された他の半導体領域を有し、前記半導体領域と前記他の半導体領域との間にデカップリング容量が形成されることを特徴とする。本発明においては、SOI基板を使用して半導体集積回路装置を作製する際に、半導体領域を外部の電源に接続して、電源電位を印加することにより、この半導体領域にノイズを吸収させることができる。この結果、半導体層に形成される集積回路をノイズから守ると共に、この集積回路から発生するノイズが他の集積回路に伝搬することを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。また、本発明においては、半導体領域がノイズを吸収し、集積回路の誤動作を防止すると共に、この集積回路から発生するノイズが他の集積回路に影響を及ぼすことを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。また、前記支持基板が第1導電型半導体からなり、前記半導体領域が前記支持基板よりも不純物濃度が高い第1導電型半導体からなっていてもよい。また、このとき、導電体からなり前記半導体層中に前記集積回路を囲むように形成され前記半導体領域に接続されたガードリングを有していてもよい。これにより、ノイズをより効果的に吸収できる。なお、デカップリング容量は、支持基板と半導体領域との界面におけるPN接合により形成される。これにより、電源ノイズを吸収し、集積回路の動作を安定化することができる。このとき、前記半導体層及び前記絶縁膜を貫通し前記半導体領域に接続された第1のビアが形成されており、前記半導体領域は前記第1のビアを介して前記第1の電位が印加されていてもよい。また、前記半導体領域と同層で第1導電型のコンタクト領域が形成されており、前記半導体層及び前記絶縁膜を貫通し前記コンタクト領域に接続された第2のビアが形成されており、前記支持基板は前記コンタクト領域及び前記第2のビアを介して前記第2の電位が印加されていてもよく、前記支持基板はその裏面から前記第2の電位が印加されていてもよい。このとき、前記半導体領域が前記支持基板の表面に形成されており、前記他の半導体領域が前記半導体領域下に形成されていてもよく、前記半導体領域及び前記他の半導体領域が前記支持基板の表面に相互に同層に形成されていてもよい。同層に形成されている場合は、前記支持基板の表面から見て、前記半導体領域及び前記他の半導体領域の形状は夫々相互に平行に配置された複数本の枝部が根元部に連結されてなる櫛型形状であり、前記半導体領域の枝部間に前記他の半導体領域の枝部が入り込んでおり前記半導体領域と前記他の半導体領域が相互に接していることが好ましい。これにより、半導体領域と他の半導体領域との界面の面積が増加し、デカップリング容量の容量値を増大させることができる。また、前記半導体領域及び前記他の半導体領域がエピタキシャル成長により形成された層であってもよい。これにより、結晶の均一性が高く、欠陥が少ない半導体領域を得ることができ、リーク電流を低減することができる。又は、前記半導体領域及び前記他の半導体領域が前記支持基板に不純物を注入することにより形成された領域であってもよい。これにより、これらの領域を任意の形状及び面積に形成することができる。以上詳述したように、本発明によれば、SOI基板において、支持基板の一部にこの支持基板よりも抵抗率が低い半導体領域を設けることにより、このSOI基板を使用して半導体集積回路装置を作製する際に、装置の小型化を図りつつ、ノイズを吸収することができる。これにより、半導体集積回路装置の動作を安定化することができる。以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は本実施形態に係るSOI基板を示す断面図であり、図2aは本実施形態に係る半導体集積回路装置を示す平面図であり、bはaに示すA-A線による断面図である。なお、図2aにおいては、後述する側壁21及び25、ビア29及び30、配線31及び32、電源電位配線VDD及び接地電位配線GNDは図示を省略されている。図1に示すように、本実施形態に係るSOI基板1においては、P-型シリコンからなる支持基板2が設けられており、この支持基板2上の全面にP型シリコン層3が設けられており、このP型シリコン層3上の全面にN型シリコン層4が設けられている。そして、このN型シリコン層4上の全面に、埋込酸化膜BOX層5が設けられており、この埋込酸化膜5上の全面に、SOI層6が設けられている。SOI基板1全体の厚さは例えば300乃至800μmであり、そのうち、P型シリコン層3の厚さは例えば50乃至300nmであり、N型シリコン層4の厚さは例えば50乃至300nmであり、埋込酸化膜5の厚さは例えば150nmであり、SOI層6の厚さは例えば250nmである。また、支持基板2及びP型シリコン層3にはP型不純物として例えばBボロンが注入されている。支持基板2の不純物濃度は例えば1×1015cm-3であり、P型シリコン層3の不純物濃度は例えば1×1017cm-3であり、P型シリコン層3の不純物濃度は支持基板2の不純物濃度よりも高くなっている。更に、N型シリコン層4には、N型不純物としてPリンが注入されており、その不純物濃度は1×1017cm-3である。図2a及びbに示すように、本実施形態に係る半導体集積回路装置11は、例えば、図1に示すSOI基板1を加工して作製されたものである。半導体集積回路装置11においては、支持基板2が設けられており、この支持基板2上の全面にP型シリコン層3が設けられており、このP型シリコン層3上にN型シリコン層4及びP型シリコン層12が相互に同層に設けられている。即ち、P型シリコン層3上における一部の領域にはN型シリコン層4が設けられており、N型シリコン層4が設けられていない領域にはP型シリコン層12が設けられている。そして、N型シリコン層4及びP型シリコン層12上の全面には、埋込酸化膜5及びSOI層6が設けられている。また、SOI層6には、Nウエル13及びPウエル14が形成されており、Nウエル13とPウエル14との間には素子分離膜15が形成されている。素子分離膜15の下端は埋込酸化膜5の上面に接している。この結果、Nウエル13及びPウエル14は素子分離膜15により相互に絶縁されている。そして、Nウエル13にはPMOSトランジスタ16及びn型拡散領域33が形成されており、Pウエル14にはNMOSトランジスタ17及びp型拡散領域34が形成されている。即ち、Nウエル13の表面には、ソースドレインとなる2ヶ所のp型拡散領域18が形成されており、Nウエル13におけるp型拡散領域18間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜19が設けられており、このゲート絶縁膜19上に、例えばポリシリコンからなるゲート電極20が設けられている。また、ゲート絶縁膜19及びゲート電極20の側部には、例えばシリコン酸化膜からなる側壁21が設けられている。Nウエル13、p型拡散領域18、ゲート絶縁膜19、ゲート電極20、側壁21により、PMOSトランジスタ16が形成されている。同様に、Pウエル14の表面には、ソースドレインとなる2ヶ所のn型拡散領域22が形成されており、Pウエル14におけるn型拡散領域22間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜23及びゲート電極24が設けられており、ゲート絶縁膜23及びゲート電極24の側部には、側壁25が設けられている。Pウエル14、n型拡散領域22、ゲート絶縁膜23、ゲート電極24、側壁25によりNMOSトランジスタ17が形成されている。PMOSトランジスタ16及びNMOSトランジスタ17は、半導体集積回路装置11の集積回路の一部である。更に、Nウエル13の表面におけるPMOSトランジスタ16が形成されている領域からSTI領域28により離隔された領域には、n型拡散領域33が形成されており、n型拡散領域33、Nウエル13及び埋込酸化膜5を貫通するようにビア26が設けられている。ビア26の下端はN型シリコン層4に接続されており、上端は電源電位配線VDDに接続されており、上端と下端との間の部分はn型拡散領域33を介してNウエル13に接続されている。また、Pウエル14の表面におけるNMOSトランジスタ17が形成されている領域からSTI領域28により離隔された領域には、p型拡散領域34が形成されており、p型拡散領域34、Pウエル14及び埋込酸化膜5を貫通するようにビア27が設けられている。ビア27の下端はP型シリコン層12に接続されており、上端は接地電位配線GNDに接続されており、上端と下端との間の部分はp型拡散領域34を介してPウエル14に接続されている。なお、SOI層6の表面における素子分離膜15、PMOSトランジスタ16、NMOSトランジスタ17、ビア26及び27、n型拡散領域33、p型拡散領域34が設けられていない領域には、STI領域28が形成されている。STI領域28は、その下端が埋込酸化膜5に接していない部分分離膜である。また、ゲート電極20及び24は、夫々ビア29及び30を介して、配線31及び32に接続されている。ビア26、27、29、30内には例えばWタングステン又はドープドポリシリコンが埋設されている。これにより、N型シリコン層4には、電源電位配線VDD及びビア26を介して電源電位が印加され、P型シリコン層3及び12には、接地電位配線GND及びビア27を介して接地電位が印加されている。この結果、N型シリコン層4とP型シリコン層3及び12との間に、デカップリング容量C1が形成される。次に、本実施形態に係る半導体集積回路装置11の動作について説明する。PMOSトランジスタ16が駆動すると、Nウエル13におけるソースドレイン領域であるp型拡散領域18の直下に相当する領域に空乏層が生じ、この空乏層が埋込酸化膜5に到達する。この結果、PMOSトランジスタ16の寄生容量が低減すると共に、Nウエル13におけるチャネル領域の直下域に、電気的にフローティング状態となる中性領域ボディが形成される。このとき、電源電位配線VDDに電源電位を印加することにより、ビア26を介して、中性領域に電源電位が印加され、中性領域の電位が弱く固定される。これにより、PMOSトランジスタ16を高速で駆動させることができるようになる。同様に、NMOSトランジスタ17も高速で駆動させることができる。また、電源電位配線VDDに電源電位を印加することにより、ビア26を介して、N型シリコン層4に電源電位が印加される。一方、接地電位配線GNDに接地電位を印加することにより、ビア27を介して、P型シリコン層12及び3に接地電位が印加される。この結果、N型シリコン層4とP型シリコン層12及び3との間に、逆バイアスのPN接合が形成される。これにより、半導体集積回路装置11において、電源に並列に接続されたデカップリング容量C1が形成される。このように、本実施形態においては、埋込酸化膜5の下方に、電源に並列に接続されたデカップリング容量C1が形成されるため、デカップリング容量を設けるための専用配置領域を設けることなく、電源ノイズを低減することができる。これにより、電源ノイズに起因する集積回路の誤動作を防止できると共に、半導体集積回路装置11を小型化することができる。また、本実施形態においては、集積回路の上方にデカップリング容量を設けていないため、集積回路のレイアウトが制約を受けることがない。これにより、半導体集積回路装置11をより小型化することができる。更に、本実施形態においては、電源電位配線VDDに印加する電源電位と、PMOSトランジスタ16及びNMOSトランジスタ17を駆動させる電源電位とを相互に異ならせることができる。これにより、例えば、前記トランジスタの駆動電圧を1Vとし、電源電位配線VDDに印加して接地電位との間でデカップリング容量C1を形成する電源電位を2Vとすることにより、トランジスタを高速で駆動させると共に、デカップリング容量C1の容量を増大させることができる。更にまた、本実施形態においては、SOI基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。なお、本実施形態においては、支持基板2をP型シリコンにより形成する例を示したが、本発明はこれに限定されず、例えば、支持基板2をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板2中をノイズが伝搬することを抑制できる。また、本実施形態においては、SOI基板1及び半導体集積回路装置11において、P型シリコン層3上にN型シリコン層4を設ける例を示したが、N型シリコン層上にP型シリコン層を設けてもよい。この場合は、上層のP型シリコン層内に局部的にN型シリコン層を形成し、この局部的に形成されたN型シリコン層を介して、下層のN型シリコン層に電源電位を印加するようにする。また、P型シリコン層には接地電位を印加する。更に、本実施形態においては、Nウエル13を貫通するようにビア26を設け、Pウエル14を貫通するようにビア27を設けているが、本発明はこれに限定されず、例えば、素子分離膜15を貫通するように、ビアを設けてもよい。このように、本実施形態は、特許文献1に示されているような集積回路、即ち、MOSトランジスタの中性領域の電位を固定するコンタクトを備えた集積回路以外の集積回路にも適用することができる。更にまた、N型シリコン層4とP型シリコン層3及び12との界面の面積を増加させるために、N型シリコン層4及びP型シリコン層12を種々の形状に加工してもよい。例えば、支持基板2の表面に垂直な方向から見て、N型シリコン層4の形状を格子状とし、P型シリコン層12の形状をマトリクス状に配列された島状としてもよい。なお、P型シリコン層3は全面に均一に設ける。これにより、PN接合界面の面積を増加させ、デカップリング容量の容量を増加させることができる。更にまた、本実施形態においては、P型不純物としてBボロンを使用する例を示したが、本発明はこれに限定されず、例えばInインジウムを使用してもよい。また、本実施形態においては、N型不純物としてPリンを使用する例を示したが、本発明はこれに限定されず、例えば、Asヒ素又はSbアンチモンを使用してもよい。後述する他の実施形態においても同様である。次に、本実施形態の変形例について説明する。図3は本変形例に係る半導体集積回路装置を示す断面図である。図3に示すように、本変形例に係る半導体集積回路装置39においては、ビア26が素子分離膜15及び埋込酸化膜5を貫通してN型シリコン層4に接続されている。また、ビア27が素子分離膜15及び埋込酸化膜5を貫通してP型シリコン層12に接続されている。このため、ビア26及び27は夫々Nウエル13及びPウエル14には接続されていない。一方、n型拡散領域33を介してNウエル13に接続されるように、ビア37が形成されている。ビア37の上端は配線35に接続され、下端はn型拡散領域33に接している。また、p型拡散領域34を介してPウエル14に接続されるように、ビア38が形成されている。ビア38の上端は配線36に接続され、下端はp型拡散領域34に接している。半導体集積回路装置39における上記以外の構成は、前述の第1の実施形態に係る半導体集積回路装置11と同様である。本変形例においては、配線35に所定の電位を印加することにより、ビア37を介して、PMOSトランジスタ16の中性領域ボディの電位を固定することができる。また、配線36に所定の電位を印加することにより、ビア38を介して、NMOSトランジスタ17の中性領域の電位を固定できる。一方、デカップリング容量C1の容量値は、電源電位配線VDD及び接地電位配線GNDに印加する電圧によって制御される。このため、デカップリング容量C1を形成するための電位を、各トランジスタの中性領域を固定する電位と異ならせることができ、トランジスタの駆動条件から独立して、デカップリング容量C1の容量値を決定することができる。次に、本発明の第2の実施形態について説明する。図4は本実施形態に係る半導体集積回路装置を示す断面図である。図4に示すように、本実施形態に係る半導体集積回路装置41は、前述の第1の実施形態におけるSOI基板1図1参照を加工して作製されたものである。半導体集積回路装置41は、前述の第1の実施形態に係る半導体集積回路装置11図2a及びb参照と比較して、P型シリコン層3が支持基板2を介して、支持基板2の裏面、即ち、P型シリコン層3が配置されていない面から、接地電位配線GNDに接続されている点が異なっている。このため、半導体集積回路装置41には、図2bに示すようなビア27及びP型シリコン層12が設けられておらず、N型シリコン層4はP型シリコン層3上の全面に設けられている。また、支持基板2はP-型シリコンにより形成されている。更に、p型拡散領域34を介してPウエル14に接続されるように、ビア38が形成されている。ビア38の上端は配線36に接続され、下端はp型拡散領域34に接している。これにより、P型シリコン層3とN型シリコン層4との界面に逆バイアスのPN接合が形成され、電源に並列に接続されたデカップリング容量C2が形成されている。本実施形態における上記以外の構成及び動作は、前述の第1の実施形態と同様である。本実施形態においては、P型シリコン層3とN型シリコン層4との界面に電源に並列に接続されたデカップリング容量C2を形成することができるため、半導体集積回路装置41を小型化しつつ、電源ノイズを抑制することができる。また、P型シリコン層12を設ける必要がないため、第1の実施形態と比較して、製造工程を簡略化することができる。更に、ビア27を設ける必要がないため、半導体集積回路装置41をより小型化することができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。次に、本発明の第3の実施形態について説明する。図5は本実施形態に係るSOI基板を示す断面図であり、図6aは本実施形態に係る半導体集積回路装置を示す断面図であり、bは平面図である。図5に示すように、本実施形態に係るSOI基板7においては、P-型シリコンからなる支持基板2が設けられており、この支持基板2上の全面にN型シリコン層4が設けられており、このN型シリコン層4上の全面に埋込酸化膜BOX層5が設けられており、この埋込酸化膜5上の全面に、SOI層6が設けられている。SOI基板7における上記以外の構成は、前述の第1の実施形態に係るSOI基板1図1参照と同様である。図6aに示すように、本実施形態に係る半導体集積回路装置42は、例えば、SOI基板7を加工して作製されたものである。半導体集積回路装置42においては、例えばP-型シリコンからなる支持基板2が設けられており、支持基板2上に、N型シリコン層43及びP型シリコン層44が相互に同層に設けられている。図6bに示すように、支持基板2の表面に垂直な方向から見て、N型シリコン層43及びP型シリコン層44の形状は櫛型になっている。即ち、N型シリコン層43は、根元部43a及び複数の枝部43bからなり、枝部43bは相互に平行に配置され、その一端部が根元部43aに連結されている。同様に、P型シリコン層44は、根元部44a及び複数の枝部44bからなり、枝部44bは相互に平行に配置され、その一端部が根元部44aに連結されている。そして、N型シリコン層43の枝部43b間にP型シリコン層44の枝部44bが入り込んでおり、N型シリコン層43とP型シリコン層44とは相互に接している。そして、N型シリコン層43及びP型シリコン層44は、支持基板2の上面全域を覆っている。即ち、支持基板2上におけるN型シリコン層43が形成されていない領域には、P型シリコン層44が形成されている。なお、図6bは、N型シリコン層43及びP型シリコン層44のみを図示している。そして、N型シリコン層43及びP型シリコン層44上には埋込酸化膜5が設けられており、埋込酸化膜5上の全面にはSOI層6が設けられている。SOI層6にはPMOSトランジスタ16及びNMOSトランジスタ17が形成されている。また、SOI層6及び埋込酸化膜5を貫通するように、電源電位配線VDD及びN型シリコン層43に接続されたビア26、及び接地電位配線GND及びP型シリコン層44に接続されたビア27が設けられている。これにより、N型シリコン層43にはビア26を介して電源電位が印加され、P型シリコン層44にはビア27を介して接地電位が印加される。この結果、N型シリコン層43とP型シリコン層44との界面に逆バイアスのPN接合が形成され、電源に並列に接続されたデカップリング容量C3が形成される。本実施形態の半導体集積回路装置42における上記以外の構成及び動作は、前述の第1の実施形態に係る半導体集積回路装置11の構成と同様である。本実施形態に係るSOI基板7は、前述のSOI基板1と比較して、P型シリコン層3図1参照が設けられていないため、製造コストを低減することができる。また、本実施形態に係る半導体集積回路装置42は、このSOI基板7を使用して作製することができる。このため、製造コストを低減することができる。なお、半導体集積回路装置42の製造方法は後述する。更に、半導体集積回路装置42においては、N型シリコン層43及びP型シリコン層44の形状を櫛状とすることにより、両者間の接触面積を増大させ、デカップリング容量C3の容量値を増加させることができる。これにより、より効果的に電源ノイズを抑制することができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。なお、本実施形態においては、N型シリコン層43及びP型シリコン層44の形状を櫛状とする例を示したが、本実施形態はこれに限定されず、N型シリコン層43とP型シリコン層44との間にPN接合が形成されれば、どのような形状であってもよい。また、ビア27を省略し、P-型シリコンからなる支持基板2を介して、P型シリコン層44に接地電位を印加してもよい。又は、支持基板2をN-型シリコンにより形成し、この支持基板2を介して、N型シリコン層43に電源電位を印加してもよい。この場合は、ビア26を省略することができる。次に、本発明の第4の実施形態について説明する。図7は本実施形態に係る半導体集積回路装置を示す断面図である。図7に示すように、本実施形態に係る半導体集積回路装置45は、前述の第3の実施形態におけるSOI基板7を加工して作製されたものである。半導体集積回路装置45においては、前述の第1の実施形態に係る半導体集積回路装置11図1参照と比較して、P型シリコン層3が設けられておらず、P-型シリコンからなる支持基板2上にN型シリコン層4及びP型シリコン層46が相互に同層に設けられている。また、ビア26は電源電位配線VDDとN型シリコン層4との間に接続されており、ビア27は接地電位配線GNDとP型シリコン層46との間に接続されている。これにより、N型シリコン層4には電源電位配線VDD及びビア26を介して電源電位が印加され、支持基板2には接地電位配線GND、ビア27及びP型シリコン層46を介して接地電位が印加される。この結果、N型シリコン層4と支持基板2との間において、逆バイアスのPN接合が形成され、電源に並列に接続されたデカップリング容量C4が形成される。本実施形態における上記以外の構成及び動作は、前述の第1の実施形態と同様である。本実施形態においては、N型シリコン層4と支持基板2との間に、電源に並列に接続されたデカップリング容量C4を形成することができるため、半導体集積回路装置45を小型化しつつ、電源ノイズを抑制することができる。また、本実施形態においては、前述の第1の実施形態と比較して、P型シリコン層3図4参照を省略することができるため、製造コストを低減することができる。これに対して、前述の第1の実施形態においては、不純物濃度が支持基板2よりも高いP型シリコン層3とN型シリコン層4との間にデカップリング容量C1を形成することができるため、本第4実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第1の実施形態と同様である。次に、本発明の第5の実施形態について説明する。図8は本実施形態に係る半導体集積回路装置を示す断面図である。図8に示すように、本実施形態に係る半導体集積回路装置47は、前述の第3の実施形態におけるSOI基板7を加工して作製されたものである。本実施形態に係る半導体集積回路装置47においては、前述の第2の実施形態に係る半導体集積回路装置41図4参照と比較して、P型シリコン層3が設けられておらず、P-型シリコンからなる支持基板2上の全面にN型シリコン層4が設けられている。また、支持基板2は、例えばその裏面から、接地電位配線GNDに接続されている。これにより、N型シリコン層4には電源電位配線VDD及びビア26を介して電源電位が印加され、支持基板2には接地電位が印加される。この結果、N型シリコン層4と支持基板2との間において、逆バイアスのPN接合が形成され、電源に並列に接続されたデカップリング容量C5が形成される。本実施形態における上記以外の構成及び動作は、前述の第2の実施形態と同様である。本実施形態においては、N型シリコン層4と支持基板2との間に電源に並列に接続されたデカップリング容量C5を形成することができるため、電源ノイズを低減することができる。また、本実施形態は、前述の第2の実施形態と比較して、P型シリコン層3図4参照を省略することができるため、製造コストを低減することができる。これに対して、前述の第2の実施形態においては、不純物濃度が支持基板2よりも高いP型シリコン層3とN型シリコン層4との間にデカップリング容量C2を形成することができるため、本第5実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第2の実施形態と同様である。次に、本発明の第6の実施形態について説明する。図9は本実施形態に係るSOI基板を示す断面図であり、図10は本実施形態に係る半導体集積回路装置を示す断面図である。図9に示すように、本実施形態に係るSOI基板8においては、前述の第3の実施形態に係るSOI基板7図5参照と比較して、支持基板2の表面において、N型シリコン層4が局所的に設けられている点が異なっている。SOI基板8における上記以外の構成は、SOI基板7と同様である。図10に示すように、本実施形態に係る半導体集積回路装置48は、SOI基板8を加工して作製されたものである。半導体集積回路装置48においては、素子形成領域49と、この素子形成領域49を区画する素子分離領域50が設定されている。また、半導体集積回路装置48においては、P-型シリコンからなる支持基板2が設けられており、支持基板2の表面における素子分離領域50の一部には、N型シリコン層4が局所的に設けられている。また、支持基板2及びN型シリコン層4上の全面には、埋込酸化膜5が設けられており、この埋込酸化膜5上には、SOI層6が設けられている。更に、SOI層6における素子形成領域49には、NMOSトランジスタ及びPMOSトランジスタ等の能動素子図示せずが形成されている。一方、SOI層6における素子分離領域50には、素子分離膜51が設けられている。なお、支持基板2の表面に垂直な方向から見て、N型シリコン層4は素子分離領域50の内側にあり、N型シリコン層4の外縁は素子分離領域50の外縁から5μm以上内側に位置している。即ち、素子分離領域50の外縁とN型シリコン層4の外縁との間の距離Lは、5μm以上である。更にまた、素子分離膜51及び埋込酸化膜5を貫通するように、ビア52が設けられており、ビア52の上端は電源電位配線VDDに接続されており、ビア52の下端はN型シリコン層4に接続されている。また、支持基板2はその裏面を介して、接地電位配線GNDに接続されている。これにより、N型シリコン層4には電源電位配線VDD及びビア52を介して、電源電位が印加され、支持基板2には接地電位配線GNDを介して、接地電位が印加される。この結果、N型シリコン層4と支持基板2との間に逆バイアスのPN接合が形成され、電源に並列に接続されたデカップリング容量C6が形成される。本実施形態に係る半導体集積回路装置48においては、電源電位配線VDDに電源電位を印加し、接地電位配線GNDに接地電位を印加することにより、N型シリコン層4と支持基板2との間に、電源に並列に接続されたデカップリング容量C6が形成される。これにより、半導体集積回路装置48の小型化と、電源ノイズの低減を両立させることができる。また、素子形成領域49の直下域にはN型シリコン層4が設けられていないため、素子間において、ノイズがN型シリコン層4を介して伝搬することを防止できる。本実施形態における上記以外の効果は、前述の第5の実施形態と同様である。なお、本実施形態においては、支持基板2をその裏面から接地電位配線GNDに接続する例を示したが、埋込酸化膜5を貫通するビアを設け、このビアを介して支持基板2を、支持基板2の上方にある接地電位配線GNDに接続してもよい。また、本実施形態においては、支持基板2の表面にN型シリコン層4のみを設ける例を示したが、支持基板2とN型シリコン層4との間にP型シリコン層を設け、このP型シリコン層とN型シリコン層4との間にデカップリング容量を形成してもよい。更に、支持基板2の表面の一部に、N型シリコン層及びP型シリコン層を同層で設け、両層の間にデカップリング容量を形成してもよい。このとき、前述の第3の実施形態のように、N型シリコン層及びP型シリコン層の形状を櫛型とし、相互に接するように配置してもよい。N型シリコン層及びP型シリコン層の双方を設ける場合は、P型シリコン層には支持基板2を介して接地電位が印加されてもよく、ビアを介して接地電位が印加されてもよい。次に、本発明の第7の実施形態について説明する。図11は本実施形態に係るSOI基板を示す断面図であり、図12は本実施形態に係る半導体集積回路装置を示す断面図である。図11に示すように、本実施形態に係るSOI基板9においては、P-型シリコンからなる支持基板2が設けられており、この支持基板2上の全面にP型シリコン層3が設けられており、このP型シリコン層3上の全面に埋込酸化膜BOX層5が設けられており、この埋込酸化膜5上の全面に、SOI層6が設けられている。SOI基板9における上記以外の構成は、前述の第1の実施形態に係るSOI基板1図1参照と同様である。図12に示すように、本実施形態に係る半導体集積回路装置53は、SOI基板9を加工して作製されたものである。半導体集積回路装置53においては、P-型シリコンからなる支持基板2が設けられており、この支持基板2上の全面にP型シリコン層3が設けられており、このP型シリコン層3上の全面に埋込酸化膜5が設けられており、埋込酸化膜5上の全面にSOI層6が設けられている。SOI層6には、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路が形成されている。PMOSトランジスタ16及びNMOSトランジスタ17の構成は、前述の第1の実施形態と同様であり、SOI層6におけるPMOSトランジスタ16とNMOSトランジスタ17との間の領域には素子分離膜15が形成されている。また、SOI層6の表面におけるPMOSトランジスタ16、NMOSトランジスタ17及び素子分離膜15が形成されていない領域には、STI領域28が形成されている。更に、SOI層6におけるp型拡散領域34及びPウエル14並びに埋込酸化膜5を貫通するように、ビア27が設けられており、ビア27の上端は接地電位配線GNDに接続されており、ビア27の下端はP型シリコン層3に接続されている。本実施形態に係る半導体集積回路装置53においては、接地電位配線GNDに接地電位を印加すると、ビア27を介して、P型シリコン層3に接地電位が印加される。これにより、P型シリコン層3の電位が接地電位に固定される。このように、本実施形態においては、P型シリコン層3の電位を接地電位に固定することができるため、P型シリコン層3がノイズを吸収することができる。この結果、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路を、この集積回路の外部から印加されるノイズから守ることができる。また、この集積回路から生じるノイズが、他の集積回路の動作に悪影響を及ぼすことを防止できる。また、P型シリコン層3は埋込酸化膜5の下方に設けられているため、P型シリコン層3を配置するための専用配置領域を設ける必要がない。この結果、半導体集積回路装置53の小型化を図ることができる。更に、本実施形態においては、SOI基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。なお、本実施形態においては、支持基板2をP-型シリコンにより形成する例を示したが、本実施形態はこれに限定されず、例えば、支持基板2をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板2中をノイズが伝搬することを抑制できる。また、支持基板2をN-型シリコンにより形成してもよく、P型シリコン層3の替わりに、N型シリコン層を設けてもよい。次に、本発明の第8の実施形態について説明する。図13は本実施形態に係る半導体集積回路装置を示す断面図である。図13に示すように、本実施形態に係る半導体集積回路装置54は、SOI基板9図11参照を加工して作製されたものである。本実施形態に係る半導体集積回路装置54においては、前述の第7の実施形態に係る半導体集積回路装置53図12参照と比較して、ビア27が設けられておらず、P-型シリコンからなる支持基板2が、その裏面、即ち、P型シリコン層3の反対側の面から接地電位配線GNDに接続されている。半導体集積回路装置54における上記以外の構成及び動作は、前述の第7の実施形態に係る半導体集積回路装置53と同様である。本実施形態に係る半導体集積回路装置54においては、接地電位配線GNDに接地電位を印加すると、支持基板2を介して、P型シリコン層3に接地電位が印加される。これにより、P型シリコン層3の電位が接地電位に固定される。本実施形態においては、前述の第7の実施形態と比較して、ビア27図12参照を省略できるため、半導体集積回路装置54をより一層小型化することができる。本実施形態における上記以外の効果は、前述の第7の実施形態と同様である。但し、支持基板2は、P型シリコン層3と接地電位配線GNDとを相互に接続する必要があるため、P型シリコン又は導電体により形成されていることが必要である。次に、本発明の第9の実施形態について説明する。図14は本実施形態に係る半導体集積回路装置を示す断面図である。図14に示すように、本実施形態に係る半導体集積回路装置55は、SOI基板9図11参照を加工して作製されたものである。本実施形態に係る半導体集積回路装置55においては、前述の第7の実施形態に係る半導体集積回路装置53図12参照と比較して、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路を囲むように、ガードリング56が設けられている。ガードリング56は、埋込酸化膜5及びSOI層6を貫通するように設けられており、その下端はP型シリコン層3に接続されており、その上端はSOI層6の表面において露出している。ガードリング56は、例えばWタングステン又はドープドポリシリコンにより形成されている。これにより、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路は、ガードリング56及びP型シリコン層3により、3次元的に囲まれている。また、ビア57が、ガードリング56と、SOI層6の上方に配置された接地電位配線GNDとを相互に接続するように設けられている。半導体集積回路装置55における上記以外の構成は、前述の第7の実施形態に係る半導体集積回路装置53と同様である。本実施形態に係る半導体集積回路装置55においては、接地電位配線GNDに接地電位を印加すると、ビア57を介して、ガードリング56及びP型シリコン層3に接地電位が印加される。これにより、ガードリング56及びP型シリコン層3の電位が接地電位に固定される。本実施形態においては、ガードリング56及びP型シリコン層3により、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路に対して、この集積回路の外部から流入するノイズを吸収することができる。この結果、この外部からのノイズにより、前記集積回路が誤動作することを防止できる。また、前記集積回路において発生するノイズが、他の集積回路に伝搬することを防止できる。本実施形態は、前述の第7の実施形態と比較して、ガードリング56及びP型シリコン層3が、PMOSトランジスタ16及びNMOSトランジスタ17を含む集積回路を3次元的に囲むように配置されているため、装置はやや大型化するものの、この集積回路の外部から流入するノイズ及びこの集積回路が発生するノイズを、より効果的に吸収することができる。本実施形態における上記以外の効果は、前述の第7の実施形態と同様である。なお、本実施形態においても、前述の第8の実施形態と同様に、支持基板2を介して、ガードリング56及びP型シリコン層3に接地電位を印加することができる。これにより、ビア57を省略することが可能となる。次に、上述の各実施形態に係るSOI基板の製造方法について説明する。先ず、SOI基板の第1の製造方法について説明する。図15a乃至dは、本製造方法を工程順に示す断面図である。この第1の製造方法は、前述の第1の実施形態に係るSOI基板1図1参照の製造方法である。先ず、図15aに示すように、P-型シリコンからなる支持基板2を用意する。次に、図15bに示すように、例えばCVD法ChemicalVaporDeposition法:化学気相成長法法により、支持基板2上の全面にP型シリコンからなる層をエピタキシャル成長させ、P型シリコン層3を形成する。次に、図15cに示すように、例えばCVD法により、P型シリコン層3上の全面にN型シリコンからなる層をエピタキシャル成長させ、N型シリコン層4を形成する。その後、図15dに示すように、前述の如く作製した支持基板2上にP型シリコン層3及びN型シリコン層4を形成した基板上に、埋込酸化膜5とSOI層6とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図1に示すSOI基板1が作製される。このSOI基板の第1の製造方法によれば、P型シリコン層3及びN型シリコン層4をエピタキシャル成長により形成するため、結晶の均一性が高く、欠陥が少ない層を得ることができる。この結果、P型シリコン層3及びN型シリコン層4におけるリーク電流を低減することができる。なお、この第1の製造方法において、支持基板2上にN型シリコン層4のみを形成し、P型シリコン層3を形成しなければ、前述の第3の実施形態に係るSOI基板7図5参照を製造することができる。また、支持基板2上にP型シリコン層3のみを形成し、N型シリコン層4を形成しなければ、前述の第7の実施形態に係るSOI基板9図11参照を製造することができる。SOI基板の第2の製造方法について説明する。図16a及びbは本製造方法を工程順に示す断面図である。この第2の製造方法は、前述の第1の実施形態に係るSOI基板1図1参照の製造方法である。先ず、図15a乃至cに示す方法により、支持基板2上に、P型シリコン層3及びN型シリコン層4をエピタキシャル成長により形成する。次に、図16aに示すように、N型シリコン層4上にシリコン酸化膜5aを形成する。次に、図16bに示すように、この支持基板2上にP型シリコン層3、N型シリコン層4及びシリコン酸化膜5aを形成した基板上に、シリコン酸化膜5bとSOI層6とを貼り合わせた層を重ね合わせ、両者を貼り合わせる。このとき、シリコン酸化膜5aとシリコン酸化膜5bとが接合して一体化し、埋込酸化膜5となる。これにより、図1に示すSOI基板1を作製することができる。このSOI基板の第2の製造方法によれば、シリコン酸化膜同士を貼り合わせているため、貼り合わせ面における界面準位の欠陥が発生しない。本第2の製造方法における上記以外の効果は、前述の第1の製造方法と同様である。SOI基板の第3の製造方法について説明する。図17a乃至cは本製造方法を工程順に示す断面図である。この第3の製造方法は、前述の第1の実施形態に係るSOI基板1図1参照の製造方法である。先ず、図17aに示すように、P-型シリコンからなる支持基板2を用意する。次に、図17bに示すように、支持基板2に対してP型不純物、例えばボロンBイオンを注入する。このとき、注入エネルギーは例えば20乃至100keVとし、ドーズ量は例えば1×1013乃至5×1013cm-2とする。これにより、支持基板2の表層付近に、深さが例えば100乃至500nmのP型シリコン層58が形成される。但し、支持基板2の最表面にはボロンがドープされないようにする。次に、図17cに示すように、P型シリコン層58に対して、N型不純物、例えばリンPイオンを注入する。このとき、注入エネルギーは例えば30乃至150keVとし、ドーズ量は例えば1×1013乃至5×1013cm-2とする。これにより、P型シリコン層58の表層に、深さが例えば50乃至200nmのN型シリコン層4が形成される。また、P型シリコン層58においてN型シリコン層4にならない下層部分が、P型シリコン層3となる。その後、図15dに示すように、支持基板2、P型シリコン層3及びN型シリコン層4からなる基板上に、埋込酸化膜5とSOI層6とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図1に示すSOI基板1が作製される。なお、図17bに示すP型不純物の注入工程において、ボロンイオンの替わりにインジウムイオンを注入してもよい。また、図17cに示すN型不純物の注入工程において、リンイオンの替わりにヒ素イオン又はアンチモンイオンを注入してもよい。更に、図15dに示す貼合工程において、前述のSOI基板の第2の製造方法のように、シリコン酸化膜同士を貼り合わせてもよい。更にまた、本製造方法において、支持基板2にN型不純物のみを注入してN型シリコン層4のみを形成し、P型不純物を注入しなければ、前述の第3の実施形態に係るSOI基板7図5参照を製造することができる。また、支持基板2にP型不純物を注入してP型シリコン層3のみを形成し、N型不純物を注入しなければ、前述の第7の実施形態に係るSOI基板9図11参照を製造することができる。更にまた、N型不純物を支持基板2の表面における一部の領域に制限注入すれば、支持基板2の表面に局所的にN型シリコン層4を形成することができ、前述の第6の実施形態に係るSOI基板8図9参照を製造することができる。このように、イオン注入によりN型シリコン層4を形成すれば、N型シリコン層4を任意の領域に選択的に形成することができる。次に、この第3の製造方法の変形例について説明する。図18は本変形例の製造方法を示す断面図である。先ず、図17a及びbに示すように、支持基板2に対してP型不純物、例えばボロンイオンをイオン注入し、支持基板2の表面からの深さが例えば50乃至200nm以上且つ250乃至400nm以下の領域に、厚さが例えば200nmのP型シリコン層58を形成する。次に、図18に示すように、支持基板2の表面に対して、N型不純物、例えばリンイオンを注入する。このとき、注入エネルギーは例えば30乃至150keVとし、ドーズ量は例えば1×1013乃至5×1013cm-2とする。これにより、支持基板2の表面に、深さが例えば50乃至200nmのN型シリコン層4aが形成されると共に、このN型シリコン層4aの下方にこのN型シリコン層4aに接して、不純物濃度が支持基板2とほぼ同じであるシリコン層59が形成される。シリコン層59の厚さは例えば100nmとなる。また、P型シリコン層58においてシリコン層59にならない下層部分が、P型シリコン層3aとなる。従って、P型シリコン層3aの厚さは例えば100nmとなる。これにより、支持基板2上に、P型シリコン層3a、シリコン層59、N型シリコン層4aがこの順に形成される。その後、支持基板2、P型シリコン層3a、不純物濃度が支持基板2とほぼ同じであるシリコン層59及びN型シリコン層4aからなる基板上に、埋込酸化膜5とSOI層6とを貼り合わせた層を重ね合わせ、例えば、1000乃至1100°Cの温度に30分間乃至2時間保持する加熱処理を行って両者を貼り合わせる。このとき、この加熱処理により、P型シリコン層3a及びN型シリコン層4aの不純物が、不純物濃度が支持基板2とほぼ同じであるシリコン層59内に拡散することにより、P型シリコン層3a及びシリコン層59の下層部分がP型シリコン層3となり、N型シリコン層4a及びシリコン層59の上層部分がN型シリコン層4となる。そして、P型シリコン層3とN型シリコン層4との界面に、PN接合が形成される。これにより、図1に示すSOI基板1が作製される。本変形例における上記以外の製造方法は、前述の第3の製造方法と同一である。SOI基板の第4の製造方法について説明する。図19a乃至cは本製造方法を工程順に示す断面図である。この第4の製造方法は、前述の第1の実施形態に係るSOI基板1図1参照の製造方法である。先ず、図19aに示すように、P-型シリコンからなる支持基板2上の全面に埋込酸化膜5が設けられ、その上にSOI層6が設けられたSOI基板10を、通常の方法により作製する。次に、図19bに示すように、SOI基板10に対してP型不純物、例えばボロンBイオンを注入する。このとき、注入エネルギーは例えば50乃至200keVとし、ドーズ量は例えば1×1013乃至5×1013cm-2とする。これにより、ボロンイオンがSOI層6及び埋込酸化膜5を透過して支持基板2の表層に到達し、支持基板2の表層に厚さが例えば100乃至400nmのP型シリコン層60が形成される。次に、図19cに示すように、SOI基板10に対して、N型不純物、例えばリンPイオンを注入する。このとき、注入エネルギーは例えば100乃至300keVとし、ドーズ量は例えば1×1013乃至5×1013cm-2とする。これにより、P型シリコン層60の表層に、厚さが例えば50乃至200nmのN型シリコン層4が形成される。また、P型シリコン層60においてN型シリコン層4にならない下層部分が、P型シリコン層3となる。これにより、SOI基板1が作製される。なお、本製造方法において、支持基板2にN型不純物のみを注入してN型シリコン層4のみを形成し、P型不純物を注入しなければ、前述の第3の実施形態に係るSOI基板7図5参照を製造することができる。また、支持基板2にP型不純物を注入してP型シリコン層3のみを形成し、N型不純物を注入しなければ、前述の第7の実施形態に係るSOI基板9図11参照を製造することができる。更に、N型不純物を支持基板2の表面における一部の領域に制限注入すれば、支持基板2の表面に局所的にN型シリコン層4を形成することができ、前述の第6の実施形態に係るSOI基板8図9参照を製造することができる。更にまた、イオン注入により、SOI層6の一部において、不純物濃度が変化し、N/P型又はN型になったとしても、その後の工程において、ウエル等を形成する際に適宜調節すれば、本来の不純物濃度に戻すことができる。次に、上述の各実施形態に係る半導体集積回路装置の製造方法について説明する。先ず、半導体集積回路装置の第1の製造方法について説明する。図20a及びbは本製造方法を工程順に示す断面図である。本製造方法は、前述の第1の実施形態に係る半導体集積回路装置11図2a及びb参照の製造方法である。先ず、図1に示すように、前述のいずれかの方法により、SOI基板1を作製する。次に、図20aに示すように、SOI基板1上の全面に酸化膜61を形成する。この酸化膜61はSOI基板1の表面を保護するものであり、膜厚は例えば数十nmである。次に、この酸化膜61上にフォトレジスト62を形成し、露光及び現像を行ってパターニングする。このとき、フォトレジスト62において、後の工程でP型シリコン層12が形成される予定の領域に、開口部63を形成する。次に、図20bに示すように、フォトレジスト62をマスクとして、P型不純物、例えばボロンイオンを、SOI基板1に対して注入する。これにより、N型シリコン層4の一部がP型に変化し、P型シリコン層12が形成される。その後、フォトレジスト62を除去する。なお、フォトレジスト62をマスクとして、酸化膜61、SOI層6及び埋込酸化膜5をエッチングして選択的に除去し、N型シリコン層4に到達する開口部を形成し、この開口部を介してP型不純物を注入し、P型シリコン層12を形成してもよい。次に、図2bに示すように、酸化膜61を除去してSOI層6の表面にSTI領域28を選択的に形成し、その後、埋込酸化膜5に到達するように素子分離膜15を選択的に形成する。次に、SOI層6に対してイオン注入を行い、Nウエル13及びPウエル14を形成する。そして、このNウエル13及びPウエル14に夫々PMOSトランジスタ16及びNMOSトランジスタ17を形成し、これらを絶縁膜図示せずにより埋め込む。その後、絶縁膜、SOI層6及び埋込酸化膜5を貫通するようにビア26及び27を形成し、このビア26及び27の上端に夫々接続されるように、電源電位配線VDD及び接地電位配線GNDを形成する。これにより、半導体集積回路装置11が作製される。次に、半導体集積回路装置の第2の製造方法について説明する。図21a及びbは本製造方法を工程順に示す断面図である。本製造方法は、前述の第1の実施形態に係る半導体集積回路装置11図2a及びb参照の製造方法である。先ず、図11に示すように、前述のいずれかの方法により、SOI基板9を作製する。次に、図21aに示すように、SOI基板9上の全面に酸化膜61を形成し、その上にフォトレジスト64を形成する。その後、フォトレジスト64に対して露光及び現像を施し、フォトレジスト64を、後の工程でP型シリコン層12が形成される予定の領域を覆うようにパターニングする。次に、図21bに示すように、フォトレジスト64をマスクとして、N型不純物、例えばリンイオンを、SOI基板9に対して注入する。なお、このとき、リンイオンの替わりに、ヒ素イオン又はアンチモンイオンを注入してもよい。これにより、P型シリコン層3の表層の一部がN型に変化し、N型シリコン層4が形成される。なお、このとき、P型シリコン層3において、N型シリコン層4と同層の部分であって、N型シリコン層4が形成されずにP型のまま残留した領域がP型シリコン層12となる。その後、フォトレジスト64を除去する。次に、前述の半導体集積回路装置の第1の製造方法と同様な方法により、素子分離膜15、PMOSトランジスタ16、NMOSトランジスタ17、STI領域28、ビア26、ビア27、電源電位配線VDD、接地電位配線GND等を形成し、半導体集積回路装置11を製造する。なお、本製造方法において、図21bに示すP型不純物の注入工程において、SOI層6の一部がN型になる場合が考えられる。この場合は、Nウエル13及びPウエル14を形成する工程において、不純物の注入条件を調整することにより、最終的な不純物濃度を調節する。また、上述の半導体集積回路装置の第1及び第2の製造方法において、ビア27を形成せずに、支持基板2の裏面を接地電位配線GNDに接続すれば、前述の第2の実施形態に係る半導体集積回路装置41を製造することができる。次に、半導体集積回路装置の第3の製造方法について説明する。図22a及びbは、この製造方法を示す断面図である。本製造方法は、前述の第3の実施形態に係る半導体集積回路装置42図6a及びb参照の製造方法である。先ず、図5に示すように、前述のいずれかの方法により、SOI基板7を作製する。次に、図22aに示すように、SOI基板7上の全面に酸化膜61を形成し、その上にフォトレジスト65を形成する。その後、フォトレジスト65に対して露光及び現像を施し、フォトレジスト65をパターニングする。このとき、フォトレジスト65は、後の工程でN型シリコン層43図22b参照が形成される予定の領域を覆うようにパターニングする。なお、図6bに示すように、N型シリコン層43及びP型シリコン層44の形状は、支持基板2の表面に垂直な方向から見て櫛型とし、相互に接するようにする。次に、図22bに示すように、フォトレジスト65をマスクとして、P型不純物、例えばボロンイオンを、SOI基板7に対して注入する。これにより、N型シリコン層4の一部の領域がP型に変化し、P型シリコン層44が形成される。なお、このとき、N型シリコン層4において、P型シリコン層44が形成されずにN型のまま残留した領域がN型シリコン層43となる。その後、フォトレジスト65を除去する。次に、前述の半導体集積回路装置の第1の製造方法と同様な方法により、素子分離膜15、PMOSトランジスタ16、NMOSトランジスタ17、STI領域28、ビア26、ビア27、電源電位配線VDD、接地電位配線GND等を形成し、前述の第3の実施形態に係る半導体集積回路装置42図6a及びb参照を製造する。なお、第3の実施形態に係る半導体集積回路装置42を製造するためには、SOI基板9図11参照を使用し、フォトレジストによりP型シリコン層44図6a参照が形成される予定の領域を覆い、このフォトレジストをマスクとして、N型不純物を注入してN型シリコン層43を形成してもよい。この方法によっても、半導体集積回路装置42を製造することができる。また、この第3の製造方法において、支持基板2をP-型シリコンにより形成し、N型シリコン層4の一部をP型不純物を注入することによりP型シリコン層46図7参照とし、支持基板2に接地電位配線GND、ビア27及びP型シリコン層46を介して接地電位を印加するようにすれば、前述の第4の実施形態に係る半導体集積回路装置45図7参照を製造することができる。次に、半導体集積回路装置の第4の製造方法について説明する。図23a及びbは本製造方法を工程順に示す断面図である。本製造方法は、前述の第1の実施形態に係る半導体集積回路装置11図2a及びb参照の製造方法である。先ず、図1に示すように、前述のいずれかの方法により、SOI基板1を作製する。次に、図23aに示すように、通常の方法により、SOI層6にNウエル13、Pウエル14及び素子分離膜15を形成する。次に、SOI層6上の全面に、酸化膜61を形成する。次に、酸化膜61上にフォトレジスト66を形成し、パターニングする。その後、このフォトレジスト66をマスクとしてエッチングを施し、酸化膜61、Pウエル14及び埋込酸化膜5を貫通するように、ビアホール27aを形成する。次に、図23bに示すように、フォトレジスト66をマスクとして、P型不純物、例えばボロンイオンを注入する。このとき、ボロンイオンの注入エネルギーは例えば10乃至50keV、ドーズ量は例えば1×1015cm-2とする。このP型不純物はビアホール27aを介してN型シリコン層4に到達し、N型シリコン層4の一部の領域をP型に変え、P型シリコン層12を形成する。その後、フォトレジスト66を除去する。その後、前述の第1の製造方法と同様な方法により、PMOSトランジスタ16、NMOSトランジスタ17、STI領域28、ビア26、ビア27、電源電位配線VDD、接地電位配線GND等を形成し、半導体集積回路装置11を製造する。次に、半導体集積回路装置の第5の製造方法について説明する。本製造方法は、前述の第5の実施形態に係る半導体集積回路装置47図8参照の製造方法である。先ず、図5に示すように、前述のいずれかの方法により、SOI基板7を作製する。次に、図8に示すように、前述の第1の製造方法と同様な方法により、PMOSトランジスタ16、NMOSトランジスタ17、ビア26等を形成し、N型シリコン層4がビア26を介して、電源電位配線VDDに接続されるようにする。また、支持基板2を接地電位配線GNDに接続する。これにより、半導体集積回路装置47を製造することができる。なお、この第5の製造方法において、SOI基板7の替わりにSOI基板8図9参照を使用すれば、前述の第6の実施形態に係る半導体集積回路装置48図10参照を製造することができる。また、SOI基板9図11参照を使用し、接地電位GNDに接続されるビア27を形成すれば、前述の第7の実施形態に係る半導体集積回路装置53図12参照を形成することができる。なお、この場合は、支持基板2を接地電位配線に接続する必要はない。更に、SOI基板9を使用し、ビア27の形成を省略して、支持基板2を接地電位配線GNDに接続すれば、前述の第8の実施形態に係る半導体集積回路装置54図13参照を形成することができる。更にまた、SOI基板9を使用し、埋込酸化膜5及びSOI層6中にガードリング56図14参照を形成し、このガードリング56を接地電位配線GNDに接続すれば、前述の第9の実施形態に係る半導体集積回路装置55図14参照を形成することができる。