第1絶縁層と、前記第1絶縁層の上に設けられた第1半導体層と、前記第1半導体層の上に選択的に設けられた第2絶縁層と、前記第2絶縁層を介して前記第1半導体層の上に設けられた第2半導体層と、前記第1半導体層の表面から前記第1絶縁膜に至る深さに延設され、前記第1半導体層における前記第1絶縁層と前記第2絶縁層との間の部分と、前記第1半導体層の残りの部分と、を電気的に分離した第3絶縁層と、を備えたことを特徴とする半導体基板。前記第1半導体層の厚さと、前記第2半導体層の厚さと、は、異なることを特徴とする請求項1記載の半導体基板。前記第1半導体層の材料と、前記第2半導体層の材料と、は、異なることを特徴とする請求項1および2のいずれかに記載の半導体基板。第1絶縁層と、第1絶縁層の上に設けられた第1半導体層と、を有する第1の基板を準備する工程と、第2半導体層が設けられた第2の基板を準備する工程と、前記第2半導体層の表面からイオンを注入し、前記第2半導体層の表面に平行に前記第2半導体層の中に延在するダメージ領域を形成する工程と、前記第1半導体層の表面および前記第2半導体層の表面の少なくともいずれかに設けられた第2絶縁膜を介して前記第1半導体層と前記第2半導体層とを接合し、前記第1の基板と前記第2の基板を貼り合わせる工程と、前記ダメージ領域を境界として、前記第1の基板から前記第2の基板を分離し、前記第2絶縁膜と前記第2半導体層の一部とを前記第1半導体層の上に残す工程と、前記第1半導体層の上に残された前記第2絶縁層と前記第2半導体層とを、選択的に除去し前記第1半導体層の表面を露出させる工程と、前記第1半導体層の表面から前記第1絶縁層に至るトレンチを形成し、前記トレンチの内部に第3絶縁層を形成することにより、前記第1絶縁層と前記第2絶縁層との間の前記第1半導体層と、前記第1半導体層の残りの部分と、を電気的に分離する工程と、を備えたことを特徴とする半導体基板の製造方法。第1絶縁層と、前記第1絶縁層の上に設けられた第1半導体層と、前記第1半導体層の上に選択的に設けられた第2絶縁層と、前記第2絶縁層を介して前記第1半導体層の上に設けられた第2半導体層と、前記第1半導体層の表面から前記第1絶縁膜に至る深さに延設され、前記第1半導体層における前記第1絶縁層と前記第2絶縁層との間の部分と、前記第1半導体層の残りの部分と、を電気的に分離した第3絶縁層と、を備え、前記第1半導体層の残りの部分にフォトダイオードが設けられ、前記第2半導体層にMOS型のトランジスタが設けられたことを特徴とする半導体装置。実施形態によれば、異なる種類の半導体素子のそれぞれに適合した半導体層が1つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置が提供される。実施形態に係る半導体基板は、第1絶縁層と、前記第1絶縁層の上に設けられた第1半導体層と、前記第1半導体層の上に選択的に設けられた第2絶縁層と、前記第2絶縁層を介して前記第1半導体層の上に設けられた第2半導体層と、を備える。さらに、前記第1半導体層の表面から前記第1絶縁膜に至る深さに延設けられ、前記第1半導体層における前記第1絶縁層と前記第2絶縁層との間の部分と、前記第1半導体層の残りの部分と、を電気的に分離した第3絶縁層を備える。以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。図1は、本実施形態に係る半導体基板10の断面を示す模式図である。同図に示すように、半導体基板10は、シリコン基板3の上に設けられた第1絶縁層であるシリコン酸化層SiO2層5と、SiO2層5の上に設けられた第1半導体層であるシリコン層7と、を備える。さらに、半導体基板10は、シリコン層7の表面に選択的に設けられた第2絶縁層であるSiO2層13を備える。そして、シリコン層7の上にSiO2層13を介して設けられた第2半導体層であるシリコン層15を備える。一方、シリコン層7は、第3の絶縁層であるSiO2層17により、SiO2層5とSiO2層13との間の部分であるシリコン層7aと、残りの部分であるシリコン層7bと、に分離される。SiO2層17は、シリコン層7の表面からSiO2層5に至る深さに延設され、シリコン層7aと、シリコン層7bと、を電気的に分離する。例えば、SiO2層17は、シリコン層7の表面からSiO2層5に至る深さのトレンチ31の内部に設けられる。このように、半導体基板10は、SiO2層13の上に設けられたシリコン層15と、SiO2層5の上に設けられたシリコン層7bとを備え、例えば、シリコン層15と、シリコン層7bと、を異なる厚さに設けることができる。また、シリコン層15の導電形と、シリコン層7bの導電形が異なっても良い。上記の実施形態では、シリコン基板3の上にシリコン層が設けられる例を示したが、第1半導体層および第2半導体層は、シリコン層に限らず、例えば、化合物半導体層であっても良い。また、第1半導体層の材料と、第2半導体層の材料と、が異なっても良い。さらに、基板もシリコンに限らず、例えば、化合物半導体基板でも良いし、サファイア等の絶縁性基板でも良い。次に、図2~図4を参照して、半導体基板10の製造方法を説明する。図2a~図4cは、各工程におけるウェーハの断面を示す模式図である。まず、第1の基板であるSOIウェーハ10aと、第2の基板であるエピウェーハ10bと、を準備する。図2aに示すように、SOIウェーハ10aは、シリコン基板3の上にSiO2層5を介してシリコン層7が形成されたSOI構造を有する。シリコン層7は、例えば、数μm~数10μmの厚さを有し、SiO2層5は、例えば、1~5μmの厚さを有する。SOIウェーハ10aは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度とを有するシリコン層7を備えたシリコン基板と、シリコン基板3とを、SiO2層5を介して貼り合せる。そして、シリコン層7が設けられた側のシリコン基板を除去することによりSOIウェーハ10aを形成することができる。一方、エピウェーハ10bは、シリコン基板25の上にエピタキシャル成長されたシリコン層15を有する。そして、図2bに示すように、シリコン層15の表面にSiO2層13が形成される。さらに、シリコン層15の表面から水素イオンHが注入され、所定の深さにダメージ層29が形成される。SiO2層13は、例えば、シリコン層15の表面を熱酸化することにより形成できる。そして、SiO2層13を介してシリコン層15に水素イオンを注入する。例えば、水素イオンの注入エネルギーを200keVとし、ドーズ量を5×1016cm-2とする。これにより、シリコン層15の表面から0.5μm~1μmの深さにダメージ層29を形成することができる。次に、図3aに示すように、SOIウェーハ10aとエピウェーハ10bとを重ね合わせ、SiO2層13を介してシリコン層7とシリコン層15とを接合する。例えば、SOIウェーハ10aおよびエピウェーハ10bを酸などの化学薬品と純水で洗浄し、それぞれの表面に親水化処理を施して重ね合わせる。そして、重ね合わせたウェーハに荷重を加えることにより室温で接合させることができる。続いて、接合したウェーハを、例えば、500°Cで熱処理することにより、図3bに示すように、ダメージ層29を境界としてSOIウェーハ10aとエピウェーハ10bとを分離させることができる。SOIウェーハ10aの側のシリコン層7の表面には、SiO2層13と、シリコン層15の一部が残される。次に、SOIウェーハ10aを、例えば、1000°Cの温度で熱処理する。続いて、図4aに示すように、シリコン層7の上に残されたシリコン層15の表面を、例えば、CMPChemicalMechanicalPolishing法を用いて平坦化する。次に、図4bに示すように、シリコン層15およびSiO2層13を選択的に除去して、シリコン層7の表面を露出させる。例えば、RIEReactiveIonEtching法を用いて、シリコン層15およびSiO2層13をエッチングする。この際、シリコン層15の表面と露出したシリコン層7の表面との間に生じる段差を緩和するために、シリコン層15の側面15aが、シリコン層7の表面側からシリコン層15の側へ傾斜するようにエッチングしても良い。例えば、シリコン層15の上に形成するエッチングマスクの端に傾斜を設け、その形状が転写されるようにエッチングする。続いて、図4cに示すように、シリコン層7におけるSiO2層5とSiO2層13との間の部分と、残りの部分と、の境界にトレンチ31を形成する。そして、トレンチ31の内部に第3絶縁層であるSiO2層17を形成し、半導体基板10の製造過程を完了する。SiO2層17は、シリコン層7のSiO2層13の下の部分と、残りの部分を電気的に分離する。トレンチ31は、例えば、RIEReactiveIonEtching法を用いて、シリコン層7の表面から第1絶縁膜に達する深さに形成する。SiO2層17は、例えば、CVDChemicalVaporDeposition法を用いて形成する。また、トレンチ31の内面を熱酸化しても良い。このように、本実施形態では、シリコン基板3の上に、SiO2層5およびシリコン層7からなるSOI構造と、SiO2層13およびシリコン層15からなるSOI構造と、を備える半導体基板10を形成することができる。そして、シリコン層7とシリコン層15との仕様を独立に設定することができる。例えば、シリコン層7の厚さを数μm~数10μmの範囲に設け、シリコン層15の厚さを0.5μm~1μmの範囲に設けることができる。さらに、例えば、シリコン層7をn型とし、シリコン層15をp型としても良い。なお、上記の例では、第2の基板側のシリコン層15の表面にSiO2層5を形成したが、第1の基板側のシリコン層7の表面に形成することもできる。また、シリコン層7およびシリコン層15の双方の表面にSiO2膜をそれぞれ形成し、2つのSiO2膜の表面を接合させても良い。次に、図5および図6を参照して、本実施形態に係る半導体基板10を用いて製作される半導体装置について説明する。図5は、半導体基板10を用いて製作される半導体装置100の断面を示す模式図である。半導体装置100は、複数の受光素子とMOS型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号LSを受信してMOS型トランジスタをオンオフ制御する。半導体装置100では、第1絶縁層であるSiO2層5の上に、例えば、低濃度のn型層であるn-シリコン層27が設けられる。一方、第2絶縁層であるSiO2層13の上には、例えば、低濃度のp型層であるp-シリコン層15が設けられる。そして、図5aに示すように、p-シリコン層15の表面には、MOS型トランジスタ50が設けられる。一方、n-シリコン層27は、SiO2層17によりSiO2層13の下の部分であるn-シリコン層27aと、残りの部分であるn-シリコン層27b~27dに分離される。そして、n-シリコン層27b~27dには、それぞれ受光素子であるフォトダイオード20~40が設けられる。フォトダイオード20~40は、n-シリコン層27b~27dの表面に設けられたp領域41とn領域43とを有する。p領域41には高濃度のp形不純物がドープされ、n領域43には高濃度のn形不純物がドープされる。p領域41およびn領域43の表面には、それぞれアノード電極45とカソード電極47が設けられる。そして、フォトダイオード20のアノード電極45と、フォトダイオード30のカソード電極47と、が電気的に接続され、フォトダイオード30のアノード電極45と、フォトダイオード40のカソード電極47と、が電気的に接続される。さらに、フォトダイオード40のアノード電極45は、MOS型トランジスタ50のゲート電極57に接続され、フォトダイオード20のカソード電極47は、MOS型トランジスタ50のソース電極51に接続される。例えば、図示しない送信部から放出された光信号LSを受信したフォトダイオード20~40では、それぞれのp領域41とn-シリコン層27b~27dとの間のpn接合において起電力を生じる。そして、各フォトダイオードに誘起される電圧を合わせたゲートバイアスがゲート電極57に印加され、MOS型トランジスタ50をオンさせる。このように、フォトダイオード20~40は直列に接続されたフォトダイオードアレイPDAとして動作し、光信号LSにより誘起される起電力によりMOS型トランジスタのオンオフを制御する。上記の半導体装置100では、3つのフォトダイオード20~40を直列に接続したPDAを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極57に印加するゲートバイアスを高くすることができる。すなわち、MOS型トランジスタの閾値電圧にゲートバイアスが適合するように、直列に接続されるフォトダイオードの数を調整する。さらに、n-シリコン層27b~27dを厚くして、フォトダイオード20~40の光感度量子効率を高くすることが望ましい。これにより、MOS型トランジスタ50のゲートを制御するのに十分な起電力を得ることが可能となる。また、本実施形態に示すように、SiO2層5の上に設けられたシリコン層であって、SiO2層17でBOX状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したPDAを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。図5bは、p-シリコン層15に設けられたMOS型トランジスタ50の断面構造を示す。同図に示すように、MOS型トランジスタ50は、p-シリコン層15の表面に選択的に設けられたp形ベース領域33と、p形ベース領域33の表面に選択的に設けられたn形ソース領域35と、を備える。また、p形ベース領域33と離間してp-シリコン層15の表面に選択的に設けられたn形ドレイン領域37を備える。さらに、n形ソース領域35とn形ドレイン領域37との間には、ゲート電極57が設けられ、p形ベース領域33の表面、および、p-シリコン層15の表面にゲート絶縁膜55を介して対向する。一方、n形ソース領域35の側には、n形ソース領域35の表面およびp形ベース領域33の表面に接したソース電極51が設けられる。そして、n形ドレイン領域37の表面には、ドレイン電極53が設けられる。ゲート電極57は、ゲート絶縁膜55を介して、p形不純物濃度の低いp-シリコン層15と、p-シリコン層15よりも高濃度のp形ベース領域33と、に対向する。そして、MOS型トランジスタ50のゲート閾値電圧は、p形ベース領域33のp形不純物の濃度に依存する。また、p形ベース領域33とn形ドレイン領域との間にp-シリコン層15を介在させることにより、ドレインソース間容量CDSを低減できる。また、n形ドレイン領域37をSiO2層13に接する深さに設けることにより、ドレインソース間容量CDSをさらに低減することができる。したがって、MOS型トランジスタ50では、シリコン基板3との間の寄生容量の低減が低減され、さらに、ドレインソース間容量CDSが低減される。これにより、高速のスイッチング動作が可能となる。一方、図5bに示すように、ゲート絶縁膜55は、p形ベース領域33とゲート電極57との間において、ゲート閾値電圧が所定の値となる厚さに設けられる。一方、p-シリコン層15とゲート電極57との間において、ゲート絶縁膜55は、p形ベース領域33の端からn形ドレイン領域37の方向に厚くなるように形成される。これにより、ゲートドレイン間の耐圧を向上させることができる。ゲート電極57は同じ厚さに形成され、p形ベース領域33の端からn形ドレイン領域37の方向に傾斜して設けられる。本実施形態に係る半導体基板10では、第1絶縁層であるSiO2層5の上に設けられるシリコン層7の厚さを、第2絶縁層であるSiO2層13の上に設けられるシリコン層15の厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイPDAと、高速スイッチングが可能なMOS型トランジスタと、を集積化した半導体装置100を実現することができる。図6は、本実施形態に係る半導体基板10を用いた別の半導体装置200の断面を示す模式図である。半導体装置200では、例えば、高速ロジック用のMOS型トランジスタ60と、電力制御用のDMOSDoubleDiffusedMOS型トランジスタ70と、を備える。半導体装置200では、第1絶縁層であるSiO2層5の上に、低濃度のn形不純物がドープされたn-シリコン層67が設けられる。一方、第2絶縁層であるSiO2層13の上には、p型のシリコン層15が設けられる。n-シリコン層67は、SiO2層17により、SiO2層13の下の部分であるn-シリコン層67aと、残りの部分であるn-シリコン層67bとに分離される。図6に示すように、MOS型トランジスタ60は、pシリコン層15の表面に設けられ、DMOS型トランジスタ70は、n-シリコン層67bの表面に設けられる。MOS型トランジスタ60は、pシリコン層15の表面に選択的に設けられたn形ソース領域65と、n形ソース領域65と離間してpシリコン層15の表面に選択的に設けられたn形ドレイン領域66と、を備える。n形ソース領域65とn形ドレイン領域66との間にはゲート電極64が設けられ、ゲート絶縁膜63を介してpシリコン層15の表面に対向する。さらに、n形ソース領域65の表面に接したソース電極61と、n形ドレイン領域66の表面に接したドレイン電極62が設けられる。MOS型トランジスタ60は、SiO2層13の上の薄いシリコン層15に設けられ、シリコン基板3との間の寄生容量が低減される。さらに、n形ソース領域65およびn形ドレイン領域66をSiO2層13に接する深さに形成することにより、ドレインソース間容量CDSを小さくすることができる。これにより、高速動作が可能となる。一方、DMOS型トランジスタ70は、n-シリコン層67bの表面に選択的に設けられたp形ベース領域71と、p形ベース領域71の表面に選択的に設けられたn形ソース領域73と、を備える。さらに、p形ベース領域71と離間してn-シリコン層67bの表面に選択的に設けられたn形ドレイン領域75を備える。n形ソース領域73とn形ドレイン領域75との間には、ゲート電極77が設けられ、p形ベース領域71の表面にゲート絶縁膜76を介して対向する。n形ソース領域73の側には、n形ソース領域73の表面およびp形ベース領域71の表面に接したソース電極78が設けられる。そして、n形ドレイン領域75の表面には、ドレイン電極79が設けられる。DMOS型トランジスタ70では、ドレインソース間耐圧を向上させるために、p形ベース領域71とn形ドレイン領域75との間に低濃度のn-シリコン層67bを介在させる。そして、p形ベース領域71とn形ドレイン領域75との間のn-シリコン層67bの幅を広くすることによりドレインソース間耐圧を向上させる。そして、n形ソース領域73とn形ドレイン領域75との間のオン抵抗を小さくするために、n-シリコン層67bを厚くする。本実施形態に係る半導体基板10を用いることにより、薄いn-シリコン層15の表面にMOS型トランジスタ60を形成し、厚いn-シリコン層67bの表面にDMOS型トランジスタ70を形成することができる。これにより、高速動作が求められるロジック用MOSトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、SOI構造のシリコン層に集積化することが可能となる。上記の実施形態では、シリコン基板上に形成されるSOI構造を例に説明したが、これに限定される訳ではなく、半導体層としてGaAs、もしくは、InPなどの化合物半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のMOS型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。