メモリセルアレイと、インターフェースと、第1の終端回路であって、前記インターフェースのインピーダンス特性を調整するように構成される、第1の終端回路と、制御回路であって、前記インターフェースにおける特定のアドレスの受信に応答して、前記第1の終端回路を作動させるように構成される制御回路と、を備えるメモリデバイス。前記インターフェースのインピーダンス特性を調整するように構成される第2の終端回路をさらに備え、前記制御回路は、前記インターフェースにおける第2のアドレスの受信に応答して、前記第2の終端回路を作動させるようにさらに構成される、請求項1に記載のメモリデバイス。前記特定のアドレスおよび前記第2のアドレスは同じアドレスである、請求項2に記載のメモリデバイス。前記インターフェースは、1つ以上のノードを備え、前記第1の終端回路は、1つ以上の終端回路のうちの1つであり、前記1つ以上の終端回路のそれぞれは、前記インターフェースの前記ノードのそれぞれ1つのインピーダンス特性を調整するように構成され、前記制御回路は、前記インターフェースにおける前記特定のアドレスの受信に応答して、前記1つ以上の終端回路のうちの少なくとも1つを作動させるように構成される、請求項1に記載のメモリデバイス。前記制御回路は、前記インターフェースにおける特定のアドレスのセットのうちのいずれか1つの受信に応答して、前記1つ以上の終端回路のうちの少なくとも1つを作動させるようにさらに構成され、前記特定のアドレスのセットは、少なくとも前記特定のアドレスを含む、請求項4に記載のメモリデバイス。前記制御回路は、前記インターフェースにおける前記特定のアドレスのセットのうちの異なるアドレスの受信に応答して、前記1つ以上の終端回路のうちの異なる終端回路を作動させるようにさらに構成される、請求項5に記載のメモリデバイス。前記制御回路は、前記特定のアドレスのセットのうちのいずれか1つ以外の、前記インターフェースにおいて受信されたアドレスに応答して、前記1つ以上の終端回路を無効にするようにさらに構成される、請求項5に記載のメモリデバイス。前記制御回路は、前記特定のアドレスのセットのうちのいずれか1つ以外および前記メモリデバイスに対応するアドレス以外の、前記インターフェースにおいて受信されたアドレスに応答して、スリープモードで前記メモリデバイスを動作させるようにさらに構成される、請求項7に記載のメモリデバイス。前記特定のアドレスは、前記メモリデバイスに対応するアドレスを含む、請求項4~8のいずれか1項に記載のメモリデバイス。前記特定のアドレスは、前記メモリデバイスに共通に結合される異なるメモリデバイスに対応する、請求項4~8のいずれか1項に記載のメモリデバイス。前記特定のアドレスに対応するアドレス情報を格納するように構成されるレジスタをさらに備える、請求項4~8のいずれか1項に記載のメモリデバイス。前記レジスタは、前記アドレス情報に関連付けられた終端値を格納するようにさらに構成される、請求項11に記載のメモリデバイス。前記アドレス情報は、選択されたアドレスの範囲を含む、請求項11に記載のメモリデバイス。前記メモリデバイスにおける特定のアドレスの受信に応答して、終端デバイスとしてメモリデバイスを選択することを含む、方法。メモリデバイスを選択することは、別のメモリデバイスの終端デバイスとしてメモリデバイスを選択することを含む、請求項14に記載の方法。メモリデバイスを選択することは、それ自体のための終端デバイスとして前記メモリデバイスを選択することを含む、請求項14に記載の方法。メモリデバイスを選択することは、前記特定のアドレスのアドレスバスの信号線を監視することと、前記特定のアドレスの受信に応答して、前記メモリデバイス内の終端回路を作動させることと、を含む、請求項14に記載の方法。終端回路を作動させることは、プルアップ抵抗および/またはプルダウン抵抗を前記メモリデバイスの出力ドライバに結合することを含む、請求項17に記載の方法。前記終端回路を作動させることは、前記特定のアドレスに関連付けられた終端値に応答して、前記終端回路の特定の部分を作動させることを含む、請求項18に記載の方法。前記メモリデバイス内の前記特定のアドレスに関連付けられた終端情報を格納することをさらに含む、請求項14~19のいずれか1項に記載の方法。特定のアドレスの受信に応答して、終端デバイスとしてメモリデバイスを選択することは、複数のメモリデバイスのそれぞれにおいて前記特定のアドレスを受信することと、前記特定のアドレスの受信に応答して、前記複数のメモリデバイスのうちの少なくとも2つにおけるの終端回路を作動させることと、を含む、請求項14~19のいずれか1項に記載の方法。特定のアドレスの受信に応答して、終端デバイスとしてメモリデバイスを選択することは、複数のメモリデバイスのそれぞれにおいて前記特定のアドレスを受信することであって、前記メモリデバイスのそれぞれが複数のダイを備える、受信することと、前記特定のアドレスの受信に応答して、前記複数のメモリデバイスのうちの少なくとも1つの前記ダイのうちの少なくとも2つにおいて終端回路を作動させることと、を含む、請求項14~19のいずれか1項に記載の方法。特定のアドレスの受信に応答して、終端デバイスとしてメモリデバイスを選択することは、前記特定のアドレスを受信する前記メモリデバイスに応答して、前記メモリデバイスのインピーダンス特性を調整することを含む、請求項14~19のいずれか1項に記載の方法。前記特定のアドレスの受信の前に前記メモリデバイス内の前記特定のアドレスに対応するアドレス情報を格納することと、前記受信された特定のアドレスが前記格納されたアドレス情報に対応するかどうかを決定することと、前記受信された特定のアドレスが前記格納されたアドレス情報に対応する場合に、前記メモリデバイスの前記インピーダンス特性を調整することと、をさらに含む、請求項23に記載の方法。前記特定のアドレスに対応するアドレス情報を格納することは、前記特定のアドレスを含むアドレスの範囲を格納することをさらに含む、請求項24に記載の方法。以下の本発明の発明を実施するための形態において、その一部を形成する添付の図面を参照するが、ここでは、例示として、本発明が実施されてもよい特定の実施形態が示される。図面では、いくつかの図にまたがって、同様の数字は実質的に同様の構成要素を表す。これらの実施形態は、当業者が本発明を実施できるように十分詳細に記載されている。他の実施形態を利用してもよく、本発明の範囲から逸脱せずに、構造的、論理的、および電気的な変更を実施してもよい。したがって、以下の詳細な記載は、制限的な意味で解釈されるべきではない。高いデータ速度の用途において信号品位の向上のために使用される1つの方法は、オンダイ終端ODTと称されるものを用いることである。ODTは、データバスの各線例えば、信号線の終端デバイスとして作用する例えば、機能するように、システムデータバスに結合された特定のメモリデバイス例えば、ダイまたはパッケージのデータノード例えば、データ出力のそれぞれを構成することにより、利用されてもよい。例えば、特定のダイが終端デバイス例えば、終端メモリデバイスとして作用するように、分圧器として構成されるプルアップおよびプルダウンレジスタは、終端デバイスの各データノードに結合されてもよい。このため、終端デバイスのデータノードは、結合されるデータバスのバスターミネータとして作用する。現行のODT方法の1つの特定の問題は、メモリデバイスが、終端デバイスとして作用する時期を各メモリデバイスに指示するために個別の制御信号を利用することにより、終端デバイスとして作用するように選択されることである。または、終端モードコマンドを示すために制御信号の組み合わせが利用される。これらの方法はどちらも、回路基板上において物理的に場所を取るメモリシステムに追加されるこれらの制御信号および/またはさらなる信号線を構成するためにさらなる論理を必要とし、例えば騒音問題等のさらなる望ましくない効果を生じさせる場合がある。現行のODT方法とは対照的に、本開示の種々の実施形態は、例えば、終端デバイスが特定のアドレスの受信に応答する、終端デバイスの選択に役立つ。図1に典型的なメモリシステム100が示される。図1のメモリシステム100は、例えば単一の回路基板図示せず上に搭載されてもよい。メモリシステム100への結合は、インターフェース112によって実現することができる。インターフェース112は、回路基板上に形成される複数の導電パッド例えば、エッジコネクタを備えてもよい。インターフェース112は、例えば、当業者に公知のように、機械的な種類のマルチコンダクタコネクタのうちの1つであってもよい。インターフェース112は、メモリシステム100が別の電子システム図示せずに結合することを可能にする。メモリシステム100は、インターフェース112を介して、例えばパーソナルコンピュータPC、デジタルカメラ、または電子テスト機器に結合されてもよい。メモリシステム100は、例えばインターフェース112に結合されたシステムに双方向性を提供すると共に、メモリシステム100内の種々の動作を調節するコントローラ102をさらに備える。コントローラ102に加えて、メモリシステム100は、1つ以上のメモリデバイス114をさらに備える。各メモリデバイス114は、さらなるメモリパッケージ116例えば、ダイでさらに構成されてもよい。各メモリデバイス114は、共通のアドレスバス104によってコントローラ102に結合される。アドレスバス104は、例えば12本のバス信号線を備えてもよい。メモリデバイス114は、さらに、共通のデータバス106によってコントローラ102に結合される。データバス106は、例えば16本の例えば、D0~D15バス信号線を備えてもよい。メモリデバイス114のそれぞれは、1つ以上の共通の制御信号108を介してコントローラ102にも結合される。制御信号108は、各メモリデバイス114に共通に適用される信号を備えてもよい。例えば、制御信号108は、当業者に公知のクロックおよび/または他の同期化制御信号を含んでもよい。メモリデバイス114は、さらに、メモリデバイス特有の個別の制御信号110を介してコントローラ102にも結合されてもよい。制御信号110は、例えばチップ選択CS信号等の特有のメモリデバイス114のみに1つ以上の制御信号を提供する。上記のようなODTを利用する典型的なメモリデバイス/システムは、さらに、例えば特定のメモリデバイス114がメモリシステム100内の終端デバイスとして作用するべき時期を示すために、さらなる個別の制御信号110を有してもよい。メモリシステム100と同様であり、ODTを利用するために構成されるメモリデバイス202、204を備える典型的なメモリシステム200は、図2を参照して説明できる。図2のメモリシステム200は、例えば図1について記載されるコントローラ102等のコントローラ図示せずを備える。図2のメモリシステム200は、図1に示されるメモリデバイス114等のメモリデバイス204、204のより詳細な図を示す。各メモリデバイス202、204は、アドレスバス206、データバス208、および複数の制御信号220によってコントローラに結合される。各メモリデバイス202、204に結合されて示される制御信号220は、例えば、両方に共通に結合され、メモリデバイスに特有の制御信号を備えてもよい。メモリデバイス202は、制御信号220に応答してODT動作のために構成される典型的なメモリデバイスの要素のより詳細な図をさらに示す。メモリデバイス202は、デバイスのメモリアレイ214へアクセスするために、コントローラからアドレス情報を受信するようにアドレスバス206に結合されるアドレス回路212を備える。メモリデバイス202は、制御信号220に結合された制御回路210をさらに備え、例えばメモリアレイ214上で実行される読み出しおよび書き込み動作等のメモリデバイス202内の動作を管理するように構成される。制御回路210は、メモリデバイスの出力ドライバ216内で動作を管理するようにさらに構成される。これらの動作は、個々の出力ドライバ218、ひいては、例えば高いインピーダンス、駆動または終端モードのデータノード2281~Nの配置を含んでもよい。出力ドライバ218は、データバス208上のいずれのバス競合も防止するように、特定のメモリデバイス動作のためにメモリデバイスが選択されていない場合に、高いインピーダンスモードに設定されてもよい。出力ドライバ218は、メモリデバイス202が、例えばメモリデバイスからの読み出し動作の応答等の特定の状態にデータバスを駆動するように選択される場合に、ドライバ222を可能にすることにより、駆動モードに設定されてもよい。さらに、メモリデバイス202は終端モードに設定されてもよい。終端モードにおいて、個々の出力ドライバ2181~Nは、例えば出力ドライバ2181において詳細に示されるように、終端デバイスの各データノード2281~Nへプルアップ224およびプルダウン226抵抗を結合させる例えば、スイッチを入れる。これらの抵抗224、226は、制御回路210によって提供される信号232に応答してスイッチが入れられたり、切られたりされる。例えば、メモリデバイス202の出力ドライバ2181~Nが高いインピーダンスおよび/または駆動モードである場合、プルアップおよびプルダウン抵抗がデータノード2281~Nから切断される例えば、スイッチが切られる。図3は、本開示の種々の実施形態に従うメモリシステム300を図示する。図3に示されるメモリシステム300は、コントローラ302、および例えばプリント回路基板PCB320上に構成される例えば、物理的に配置および搭載される4つのメモリデバイス310~316を備える。コントローラ302および/またはメモリデバイス310~316等のメモリシステムの構成要素は、PCB320の片側または両側に搭載されてもよい。PCB320は、例えば、単一または複数のレイヤのPCBであってもよい。メモリシステム300は、メモリシステム300がホストまたは他のシステム図示せずに結合することを可能にする、電気機械コネクタまたは他の種類のコネクタ例えば、エッジコネクタ等のインターフェース318をさらに備える。メモリシステム300は、アドレスバスA0~Ax304、データバスD0~Dn306、および1つ以上の制御信号CNTRL308をさらに備える。個々の制御信号308は、図の可読性を向上させるため図示されていない。制御信号308は、例えば、アドレスラッチイネーブルALE、コマンドラッチイネーブルCLE、データストローブDQSおよびクロック信号CLK等の制御信号を含んでもよい。他の制御信号も当業者に公知である。アドレスバス304、データバス306、および制御信号308は、全て、図3において互いに独立して示されている。しかしながら、アドレス304バス、データバス306、および制御信号308を、本開示の種々の実施形態に従い、すべて組み合わせてもよく、または部分的に組み合わせてもよい。アドレスバスおよびデータバスは、例えば、本開示の1つ以上の実施形態に従う同じ物理的バスを備えてもよい。メモリデバイス310~316は、それぞれ、インターフェース322を含む。例えば、各メモリデバイス310~316のインターフェース322は、メモリシステム300の信号線304、306、308に結合位置を提供する端子等のいくつかのデータノードを備えてもよい。端子は、電気機械型の接続を備えてもよい。インターフェース322の端子は、例えばメモリシステムの信号線へはんだ付けされたリード接続をさらに含んでもよい。このため、本開示の種々の実施形態に従う終端デバイスとして動作するように構成されるメモリデバイス310~316は、例えばそのインターフェース322の端子のうちの1つ以上における入力インピーダンスの調整に役立つ。インターフェース322の特定の端子に結合された信号線に見られる入力インピーダンス特性を調整することにより、信号線終端は、例えば端子に結合される特定の信号線に役立つ可能性がある。メモリデバイス310~316は、さらに、例えば1つ以上のメモリパッケージ例えば、ダイ図示せずで構成されてもよい。4つのメモリデバイスが図3に示されているが、本開示の種々の実施形態はそのように制限されない。メモリシステム300は、例えば本開示の種々の実施形態に従う1つ以上のメモリデバイスを備えてもよい。図3のメモリデバイス310~316のうちの1つ以上は、本開示の種々の実施形態に従う終端デバイスとして動作するように構成される。例えば、メモリデバイス1310は、メモリデバイス4316の終端デバイスとして作用するように以前に選択されて例えば、指定されていてもよい。このため、メモリデバイス4316例えば、メモリデバイス4内の物理的アドレスに対応するアドレスを備える選択された例えば、ターゲットアドレスは、メモリデバイス1310に格納される。ターゲットアドレスは、メモリデバイス1310の不揮発部分に格納されてもよく、ここで、例えばRESETおよび/またはパワーアップ動作後等に初期化動作の一部として特定のレジスタにロードされる。1つ以上の実施形態に従い、ターゲットアドレスはメモリデバイス1310の外部のコントローラによって指定されてもよく、ターゲットアドレスは、初期化動作の一部としてメモリデバイスレジスタにロードされる。初期化後に、メモリデバイス1310は、アドレスバス304の1つ以上の信号線を監視する。メモリデバイス4316は、例えば読み出しまたは書き込み動作等の、実行されるメモリデバイス動作を対象としてもよい。メモリデバイス4316に対応するアドレスは、次いで、意図されたメモリデバイス動作を実行するために、メモリデバイス4316にアクセスするために、アドレスバス304上を伝送される。アドレスバス304上を伝送されるアドレスは、これらが共にアドレスバス304に共通に結合されるため、メモリデバイス1310とメモリデバイス4316との両方によって受信される。メモリデバイス1310がメモリデバイス4316の終端デバイスとして作用するように指定されているため、メモリデバイス1310は、終端モードに入ることによって応答するが、これには、メモリデバイス1310内の終端回路図示せずを選択例えば、作動することを含むことができる。アドレスバス304を監視し、特定のターゲットアドレスの受信に応答して、その終端回路を作動させるものとしてメモリデバイス1310のみが記載されているが、本開示の種々の実施形態はそのように制限されない。例えば、各メモリデバイス310~316は、アドレスバス304を監視してもよい。メモリデバイス動作を実行するべきであるという指示を受信すると、各メモリデバイス310~316は、実行される現行のメモリデバイス動作中に、メモリデバイスが終端モードに入るべきかどうかを決定するために、受信されたアドレスを、各メモリデバイス内に格納されたターゲットアドレスと比較してもよい。現行のメモリデバイス動作のために終端デバイスとして作用するように指定されていないメモリデバイスは、それらの終端回路を作動させずに、アドレスバスの監視に戻ってもよい。メモリシステム300は、本開示の1つ以上の実施形態に従う終端デバイスとして作用するように構成される全てのメモリデバイス310~316で構成されてもよい。さらなる実施形態は、メモリデバイスのサブセットが終端デバイスとして作用するように構成されるメモリシステムを備えてもよい。例えば、メモリデバイス1310およびメモリデバイス3314は、1つ以上の実施形態に従い、終端モードで機能するように構成されてもよく、ここで、メモリデバイス2312およびメモリデバイス4316は、例えば、終端モードの機能性のために構成されているのではないメモリデバイスであってもよい。種々の実施形態に従い、メモリデバイスのうちの1つ以上は、同時に終端モードで動作するように構成されてもよい。メモリデバイス310~316のそれぞれが1つ以上のダイを備える1つ以上の実施形態において、例えば、ダイのそれぞれは、終端デバイスとして作用するように構成することができる。さらなる実施形態は、各メモリデバイス310~316のダイのサブセットが終端デバイスとして作用するように構成されるメモリシステムを備えてもよい。かかる実施形態において、例えば、ターゲットアドレスがメモリデバイス1310内の第1のダイに相当する場合、例えば、メモリデバイス2312内の1つ以上のダイが、終端モードで機能するように構成されてもよい。このため、1つ以上の実施形態に従い、メモリシステム300の任意の数のメモリデバイス内の任意の数のダイも、例えばメモリデバイス動作中等の特定の時点で、終端モードで機能するように構成されてもよい。なお、特定のメモリデバイス内の特定のダイは、本開示の種々の実施形態に従い、それ自体のための終端デバイスおよび/または特定のメモリデバイスの別のダイとして作用することができることに留意するべきである。終端デバイスとして機能する2つ以上のダイを並列で有することは、終端デバイスとして機能するダイの数および終端デバイスのそれぞれの終端値例えば、終端抵抗の倍数だけ、全体的なチップ容量を減少させ、入力/出力入出力パワーバス上のドロップを低減することができる。さらに、終端デバイスとして機能するダイのみがメモリデバイス310~316のうちの1つのみに存在する実施形態において、終端デバイスは、単一の終端デバイスとして作用するために電気的に十分に近いと考えられており、これにより、反射が回避される。さらに、1つ以上の実施形態に従い、各メモリデバイスの各ダイは、同じまたは異なる終端値あるいはその組み合わせで構成されて、より柔軟な選択肢を提供することができる。図4は、本開示の種々の実施形態に従うメモリシステム300等のメモリシステム内の1つ以上のメモリデバイス400を動作させる方法を示す。メモリシステムの1つ以上のメモリデバイスは、スリープ例えば、監視モード402で動作してもよく、ここで、メモリデバイスは、特定のメモリデバイス動作をメモリシステム内で実行すべきであるという指示を待つ例えば、嗅ぎまわる。メモリデバイス動作404を実行するべきであるという指示の受信時に、メモリデバイスは、スリープモードから目覚める。次のメモリデバイス動作の指示は、例えばメモリシステム300の種々の制御信号線308上のアドレスバス304の活動および/または特定の活動からである場合がある。スリープモードで待機するメモリデバイスは、多くの場合、例えばバッテリ電力供給されるデバイス等の多くの電子デバイスにおいて望ましい、メモリシステムによる電力利用の低減に役立つ。メモリデバイス動作のためにメモリデバイスを識別するためにアドレスバス上を伝送されるアドレスを受信すると、各メモリデバイスにおいて比較が行われる406。この比較は、受信されたアドレスがメモリデバイス408のそれぞれに格納されたターゲットアドレスと一致するかどうかを決定するために行われる。なお、本開示の種々の実施形態に従い、メモリデバイスはそれ自体のための終端デバイスとして作用する場合があるため、メモリデバイス動作のために選択されたメモリデバイスにおいて、比較406が行われてもよいことに留意するべきである。受信されたアドレスとメモリデバイス410のいくつかまたは全てに格納されたターゲットアドレスとが一致しない場合、これらのメモリデバイスは、スリープモード402に戻る。しかしながら、メモリデバイス動作のために選択されたメモリデバイスは、アウェイクのままであってもよいか、例えばメモリデバイス動作の実行前に目覚めるまで、スリープモードに一時的に戻ってもよい。受信されたアドレスとメモリデバイス内に格納されたターゲットアドレスとの間に一致が生じる412の場合、メモリデバイスはメモリデバイス414内の終端回路を作動させることにより応答できる。現行のメモリデバイス動作の完了時において、メモリデバイスは、その終端回路を無効にしてもよく、さらにスリープモード402に戻ってもよい。メモリシステムのメモリデバイスは、別のメモリデバイス動作をメモリシステム内で実行するべきであると示すための別の指示が検出されるまで、スリープモード402のままであってもよい。終端デバイスとして作用するべきであることを検出したメモリデバイスは、メモリデバイス動作が開始するまでその終端回路を作動しなくてもよい。例えば、終端デバイスは、例えば、制御信号上のさらなる活動に応答してもよく、かつ/またはその終端回路を作動させる前にアドレスバス上の活動に応答してもよい。終端デバイスは、その終端回路を作動させる前に、特有の期間例えば、特定のクロックサイクル数、待機してもよい。メモリデバイス動作が開始するまで終端回路の作動を遅延させることにより、さらなる電力の節約が実現されてもよい。上記のように、本開示の種々の実施形態に従うメモリデバイスは、例えば一定のメモリデバイス動作中に終端デバイスとして作用するように指定される。本開示の種々の実施形態に従うシステムの終端デバイスとして作用するためにメモリシステムのメモリデバイスを指定する方法は、例えば図5および図3を参照して記載される。上記のように、1つまたはメモリデバイスは、例えばプリント回路基板上に物理的に配置されてもよい。回路基板の物理的レイアウトは、メモリシステムの信号線の特徴的なインピーダンスに影響する可能性がある。追跡長さおよび幅、ルーティングおよび回路基板材料は、例えばメモリシステムの信号線のインピーダンスに、それぞれ影響する可能性がある。このため、システム設計者は、メモリシステム502の初期の物理的レイアウトを実行してもよい。レイアウト動作502後に、メモリシステム504の種々の信号線のインピーダンス特性を特性化するために、レイアウトの分析が実行される。次いで、どのメモリデバイスが、メモリシステム506の動作中に実行される場合がある種々のメモリデバイス動作中に、終端デバイスとして作用する場合があるかを識別するために、さらなる分析が実行されてもよい。次いで、ターゲットアドレスが、メモリシステム508の動作中に終端デバイスとして作用するべき識別されたメモリデバイス内に格納される。例えば、図3のメモリデバイス3314は、メモリデバイス1310上で実行される1つ以上のメモリデバイス動作の終端デバイスとして作用するように識別506されてもよい。次いで、メモリデバイス1310例えば、ターゲットアドレスのアドレスが、メモリデバイス3314内に格納される508。このため、メモリデバイス3314は、本開示の1つ以上の実施形態に従うメモリデバイス1310の終端デバイスとして指定されている。図6は、本開示の1つ以上の実施形態に従う、図3に示されるメモリデバイス310~316等のODTのために構成されるメモリデバイス600を示す。メモリデバイス600は、例えば図3に示されるコントローラ302等のコントローラ図示せずに全て結合されてもよい、複数の制御信号644、アドレスバス606およびデータバス608に結合されるように示される。さらなるメモリデバイス600図示せずは、さらに、例えば制御信号644、アドレスバス606、およびデータバス608に結合されてもよい。メモリデバイス600は、行および列として論理的に配置されてもよいメモリセル614の1つ以上のアレイを備える。本開示の1つ以上の実施形態に従い、メモリアレイ614のメモリセルは、不揮発メモリセル例えば、フラッシュメモリセルである。メモリアレイ614は、さらに、メモリデバイス600の一部として単一のまたは複数のダイ上に存在するメモリセルの複数のバンクおよびブロックを含んでもよい。メモリアレイ614は、単一レベルSLCおよび/または複数レベルMLCのメモリセルを備えてもよい。例えば、単一レベルメモリセルSLCは、各メモリセル上のデータの単一の2進数例えば、ビットの格納を可能にする。複数レベルメモリセルは、メモリセル上に格納された閾値電圧Vtの特有の範囲に、データ状態例えば、ビットパターンとして表されるを割り当てる。MLC技術は、セルに割り当てられる閾値電圧範囲の数量およびメモリセルの寿命動作中の割り当てられた閾値電圧範囲の安定性によって、セル例えば、2、4、8、16ビットにつき2つ以上の2進数の格納を可能にする。アドレス回路612は、アドレス信号線A0~Ax630上で受信されたラッチアドレス信号に提供される。信号線630上に受信されたアドレス信号は、メモリアレイ614にアクセスするために、行デコーダ624および列デコーダ626によってデコードされる。本記載のおかげで、アドレス入力信号線A0~Ax630の数は、メモリアレイ614の密度およびアーキテクチャに依存することが当業者に公知であろう。つまり、アドレス数字A0~Axの数は、例えば、増加したメモリセルカウントならびに増加したバンクおよびブロックカウントの両方と共に増加する。メモリデバイス600は、感知/キャッシュ回路632等の感知デバイスを用いて、メモリアレイ列内の電圧または電流の変化を感知することにより、メモリアレイ614内のデータを読み出すことができる。少なくとも一つの実施形態に従う感知/キャッシュ回路632が、メモリアレイ614からのデータ行の読み出しおよびラッチを行うために結合される。データ入力および出力入出力回路616は、データバス608に結合された複数のデータ入出力ノード628による双方向データ通信に役立つ。入出力回路616は、本開示の種々の実施形態に従い、いくつかの出力ドライバ回路618を備える。制御回路610は、メモリアレイ614へのデータの書き込みおよび/またはメモリアレイ614からのデータの消去等のメモリデバイス動作に役立つように構成される。例えばN本の信号線を備える、信号線634上で、感知/キャッシュ回路632と入出力回路616との間を、データが転送される。メモリデバイス600は、1つ以上のターゲットアドレス等の終端情報を格納するように構成される終端レジスタ636をさらに備える。1つ以上の実施形態に従い、終端情報は、格納されたターゲットアドレスに関連付けられた終端値例えば取得されるインピーダンス特性をさらに含んでもよい。終端レジスタ636は、メモリデバイス600内の揮発または不揮発記憶を表してもよい。図6内の例には図示されていないが、終端レジスタ636は、メモリアレイ614のうちの一部であってもよい。終端制御回路638は、例えば、終端制御信号線640および642を利用例えば、駆動する出力ドライバ618を含む終端回路を制御するように構成される。制御回路610は、少なくとも一部が、本開示の種々の実施形態に役立つように構成される。例えば、制御回路610は、終端レジスタ636および終端制御回路638の動作を管理してもよい。図7を参照して、図6の例示的な終端レジスタ636のさらなる詳細を記載する。終端レジスタ636は、本開示の種々の実施形態に従う終端情報例えば、ターゲットアドレスおよび/または終端値を格納するための複数のフィールドを備えてもよい。終端レジスタ636は、メモリデバイスの初期化動作中にロードされてもよい。ターゲットアドレス、および使用されている場合には終端値を、例えば終端レジスタ636にロードするために、初期化動作中にアクセスされるメモリアレイ614内に格納してもよい。終端レジスタ636のターゲットアドレスフィールド702は、特定のメモリデバイスに指定されているメモリデバイスの1つ以上のアドレスを格納する。例えば、メモリシステムの特定のメモリデバイスが次回のメモリデバイス動作に選択例えば、ターゲットされる場合、メモリデバイス600は、例えば、メモリシステムコントローラによって伝送されるアドレスバス606上に受信されたアドレスを比較し、また、これを終端レジスタ636内に格納されたターゲットアドレスと比較する。受信されたアドレスが終端レジスタ636内に格納されたターゲットアドレスと一致する場合、メモリデバイス600は、これが、次回のメモリデバイス動作中に終端デバイスとして作用するものであると認識する。受信されたアドレスが終端レジスタ636内に格納されたターゲットアドレスと一致しない場合、メモリデバイス600は、これが次回のメモリデバイス動作中に終端デバイスとして作用しないものと認識する。終端レジスタ636は複数のターゲットアドレスレジスタフィールド1~N702および関連付けられた終端値フィールド例えば、終端抵抗値704を備えるものとして示されているが、終端レジスタ636は、単一のターゲットアドレスフィールド702および関連付けられた終端値フィールド704で構成されてもよい。終端レジスタ636は、さらに、本開示の種々の実施形態に従い、1つ以上のターゲットアドレスフィールド702のみで構成されてもよい。終端レジスタ636は、例えば単一のターゲットアドレスフィールド702のみを備えてもよい。ターゲットアドレスフィールド702内に格納されたアドレス情報は、メモリシステムのターゲットされたメモリデバイスの実際のアドレスを備えてもよい。ターゲットアドレス情報は、さらに、例えばアドレスの範囲を表す値等の1つ以上のターゲットされたメモリアドレスに相当してもよい。メモリデバイス600は、例えばターゲットアドレスフィールド702内に格納されたアドレスの範囲によって含まれるメモリシステム内のいずれかのターゲットされたメモリデバイスの終端デバイスとなるように指定されてもよい。なお、特定のメモリデバイスの終端レジスタ636は、例えば特定のメモリデバイスとは異なるメモリデバイスのアドレスと共に、特定のメモリデバイスそれ自体のアドレスを含んでもよいことに留意するべきである。このため、メモリデバイスは、本開示の種々の実施形態に従い、それ自体および/または異なるメモリデバイスに対する終端デバイスとして作用してもよい。図8は、図6の出力ドライバ618のうちの1つ以上を備える終端回路のより詳細な図を示す。図8は、単一の出力ドライバ回路818を示す。出力ドライバ回路818は、メモリデバイス600のメモリデバイス読み出し動作中等に、信号線634のうちの1本の論理レベルに応答してデータノード828を駆動するように構成されるドライバ804を備える。データノード828は、例えば、データバス608に結合された複数のデータノード628のうちの1つであってもよい。出力ドライバ回路818は、さらに、供給電位Vcc等の、信号線828と電圧ソース816との間に結合されて示されるトランジスタ等の複数のプルアップデバイス808を備える。しかしながら、他の電圧ソースが、例えばプルアップデバイス808に結合されてもよい。プルアップデバイス808のそれぞれの制御ゲートは、例えば終端制御回路638によって終端制御信号線642上に駆動される制御信号を受信するために、信号線812によって結合されてもよい。信号線812は、1本の信号線が4つのプルアップデバイス808の各制御ゲートに結合される、4本の個別の信号線を備えてもよい。図の可読性を向上させるために、信号線812は単一のバスとして示される。出力ドライバ回路818は、さらに、信号線828と例えばVss820等の参照ソースとの間に結合されて示されるトランジスタ等の複数のプルダウンデバイス810を備える。プルアップデバイス808と同様に、プルダウンデバイス810のそれぞれの制御ゲートは、例えば終端制御回路638によって終端制御信号線640上で駆動される制御信号を受信するために、信号線814によって結合されてもよい。信号線814は、1本の信号線が4つのプルダウンデバイス810の各制御ゲートに結合される、4つの個別の信号線を備えてもよい。信号線814は、さらに、図の可読性を向上させるために、単一のバスとして示されてもよい。図8ではトランジスタとして記載されているが、プルアップデバイス808およびプルダウンデバイス810は、抵抗を有する一連のスイッチ等の他の構成を含んでもよい。図8に示される出力ドライバ回路818構成は、メモリデバイスが終端デバイスとして作用しながら、終端制御回路638が、プルアップデバイス808および/またはプルダウンデバイス810のいずれかの組み合わせを選択的に結合することを可能にする。例えば、各プルアップデバイス808および/または各プルダウンデバイス810は、作動される場合に異なる終端抵抗を呈するように構成されてもよい。これは、終端デバイスとしてメモリデバイスが動作している場合に、特定のデータノード828の入力インピーダンスを調整するように終端回路を構成する上でさらなる柔軟性を提供する。しかしながら、トランジスタ808および/またはトランジスタ810は、本開示の種々の実施形態に従い、全て同じ終端抵抗を有してもよい。上記のように、本開示の1つ以上の実施形態に従うメモリデバイスは、それ自体のための終端デバイスとして作用してもよい。プルアップデバイス808および/またはプルダウンデバイス810の特定の構成は、ドライバ804が、例えば信号線634のうちの1本の論理レベルに応答して信号線828を駆動している間に作動されてもよい。なお、種々の実施形態は、図8に示されるような4つのプルアップデバイス808および/または4つのプルダウンデバイス810に制限されないことに留意するべきである。さらなる実施形態は、より多くのまたはより少ないプルアップおよび/またはプルダウンデバイスを備えてもよい。例えば、信号線812、814は、それぞれ、例えば終端回路内の6つのプルアップおよび6つのプルダウン構成要素を組み込む一実施形態において、終端デバイスの個々の選択例えば、作動に役立つように、6本の信号線を備えてもよい。本開示の1つ以上の実施形態に従い、信号線812、814の個々の線は、それらの各プルアップ808および/またはプルダウン810デバイスの複数の制御ゲートに結合されてもよい。例えば、プルアップデバイス8081、2の制御ゲートは信号線812の単一の線に結合されてもよく、プルダウンデバイス8101、2の制御ゲートは信号線814の単一の線に結合されてもよい。上記のように、本開示に従う種々の実施形態は、終端デバイスとして動作するように構成されるメモリデバイス内の格納されたターゲットアドレスと共に、終端値を格納してもよい。実施形態のうちの1つ以上に従い、終端制御回路638は、特定の格納されたターゲットアドレスに関連付けられた格納された終端値に応答して、出力ドライバ818内の終端回路を選択的に調整例えば、1つ以上のプルアップデバイス808および/またはプルダウンデバイス810を作動してもよい。本開示の種々の実施形態に従い、終端値は、直接、特定のインピーダンス特性を示してもよい。1つ以上の実施形態に従い、終端値は、信号線828の特定のインピーダンス特性を取得するために、プルアップデバイス808およびプルダウンデバイス810の作動パターンを示す値であってもよい。図9は、本開示の種々の実施形態に従うさらなる終端回路900を示す。図9の終端回路900は、メモリデバイスに結合されたさらなる信号線の終端を提供する。ノード922は、例えば図6に示される制御信号ノード620のうちの1つを備えてもよい。終端回路900は、例えばメモリデバイス600に結合されたクロック信号、データストローブ信号、および/または他の制御信号のうちの1つ以上に見られるインピーダンスを選択的に調整するように提供されてもよい。プルアップデバイス908およびプルダウンデバイス910等の終端回路900の個々の終端デバイスは、図8に示すプルアップデバイス808およびプルダウンデバイス810の作動に関して記載されるものと同じ制御信号640、642によって制御されてもよい。プルアップデバイス908およびプルダウンデバイス910のそれぞれは、図8について上記に記載されるように、抵抗が同じであってもまたは異なっていてもよい。図9の終端デバイス908、910は、例えば電圧ソース916例えば、Vccと参照ソース例えば、Vss920との間で結合されて示される。図9に示される終端回路900は、例えばメモリデバイス動作中等に、図8について記載される終端回路と共に、作動されてもよい。図7について記載される終端レジスタ636は、さらなるデータフィールド図示せずを含んでもよい。さらなるデータフィールドは、どの格納されたアドレスのために、メモリデバイスが図9の終端回路を作動させるべきか、および、少なくとも1つの実施形態に従い、例えばノード922に適用するようにどの終端抵抗値図9の回路が構成されるべきかを示してもよい。このため、1つ以上の実施形態に従い、図9の終端回路900は、特定の格納された終端抵抗値に応答して構成されてもよく、かつ/または、例えば図8の終端回路と同じ終端抵抗値に構成されてもよい。結論要約すると、本開示の1つ以上の実施形態は、1つ以上のメモリデバイスに結合された信号線の選択的な信号線終端に役立つように、1つ以上のメモリデバイスを選択する方法を提供する。このため、例えば、本開示に従う種々の実施形態は、例えば特定のメモリデバイスの1つ以上の入力および/または出力データノードの入力インピーダンスの調整に役立つ。本明細書において特定の実施形態を図示および記載したが、同じ目的を実現するために意図されるいずれの構成も、示される具体的な実施形態の代替となる場合があることが当業者には理解されよう。本開示の多くの応用が当業者には明らかであろう。したがって、本出願は、本開示の任意の応用または変形も含むことを意図している。