第1論理ブロックを少なくとも1つ含む第1回路群と、前記第1論理ブロックよりも多い数の第2論理ブロックを含む第2回路群と、入力データを前記第1論理ブロックまたは前記第2論理ブロックへ入力する機能、および、前記第1論理ブロックまたは前記第2論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部と、を含み、前記第1回路群は、前記第1論理ブロックまたは前記第2論理ブロックと前記入出力部との接続、前記第1論理ブロック同士の接続、前記第1論理ブロックと前記第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第1スイッチブロックと、前記第1回路群に含まれる前記第1論理ブロックおよび前記第1スイッチブロックに対する電力の供給および停止を共通に制御する第1電源制御回路と、を有し、前記第2回路群は、前記第1論理ブロックまたは前記第2論理ブロックと前記入出力部との接続、前記第2論理ブロック同士の接続、前記第1論理ブロックと前記第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第2スイッチブロックと、前記第2回路群に含まれる前記第2論理ブロックおよび前記第2スイッチブロックに対する電力の供給および停止を共通に制御する第2電源制御回路と、を有する、半導体集積回路。前記第2回路群は、前記第1回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、請求項1の半導体集積回路。前記第1論理ブロックよりも多く、前記第2論理ブロックよりも少ない数の第3論理ブロックを含み、前記第2回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置され、前記第1回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第3回路群をさらに備え、前記第3回路群は、前記第1論理ブロック、前記第2論理ブロックおよび前記第3論理ブロックのうちの何れかと前記入出力部との接続、前記第3論理ブロック同士の接続、前記第1論理ブロックまたは前記第2論理ブロックと前記第3論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第3スイッチブロックと、前記第3回路群に含まれる前記第3論理ブロックおよび前記第3スイッチブロックに対する電力の供給および停止を共通に制御する第3電源制御回路と、を有する、請求項2の半導体集積回路。前記第1回路群は、前記第2回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される、請求項1の半導体集積回路。前記入力データの入力または前記出力データの出力を行う前記入出力部と前記第1回路群との間には他の論理ブロックを含む回路群は存在しない、請求項4の半導体集積回路。前記第2論理ブロックよりも少ない数の第4論理ブロックを含み、前記第2回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部から遠い位置に配置される第4回路群をさらに備え、前記第4回路群は、前記第1論理ブロック、前記第2論理ブロック、および、前記第4論理ブロックのうちの何れかと前記入出力部との接続、前記第4論理ブロック同士の接続、前記第1論理ブロックまたは前記第2論理ブロックと前記第4論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第4スイッチブロックと、前記第4回路群に含まれる前記第4論理ブロックおよび前記第4スイッチブロックに対する電力の供給および停止を共通に制御する第4電源制御回路と、を有する、請求項5の半導体集積回路。前記第2論理ブロックよりも少ない数の第5論理ブロックを含み、前記第2回路群よりも、前記入力データの入力または前記出力データの出力を行う前記入出力部に近い位置に配置される第5回路群をさらに備え、前記第5回路群は、前記第1論理ブロック、前記第2論理ブロック、および、前記第5論理ブロックのうちの何れかと前記入出力部との接続、前記第5論理ブロック同士の接続、前記第1論理ブロックまたは前記第2論理ブロックと前記第5論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む第5スイッチブロックと、前記第5回路群に含まれる前記第5論理ブロックおよび前記第5スイッチブロックに対する電力の供給および停止を共通に制御する第5電源制御回路と、を有する、請求項2または請求項3の半導体集積回路。前記第2回路群に含まれる前記論理ブロックは、前記第1回路群に含まれる論理ブロックよりも、電力が供給されて動作する可能性を示す動作確率が高い、請求項2の半導体集積回路。前記動作確率は、以下の式で表される、請求項7の半導体集積回路。fD=1/exp{D-μ/C}1ただし、fDは、前記入力データの入力または前記出力データの出力を行う前記入出力部から距離Dの位置に配置された前記論理ブロックの動作確率を示し、μは、前記論理ブロックが、当該入出力部に近い順から使用された場合の当該入出力部からの距離を示し、Cは、前記論理ブロックの当該入出力部からの離れやすさを示す定数である。しかしながら、特定の論理を実現可能な単位を示すタイルごとに、電源制御回路を個別に設けると、電源制御回路の設置に必要な回路面積や配線等の周辺回路が増大する。すなわち、回路規模が増大してしまうという問題がある。本発明が解決しようとする課題は、回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供することである。実施形態の半導体集積回路は、第1論理ブロックを少なくとも1つ含む第1回路群と、第1論理ブロックよりも多い数の第2論理ブロックを含む第2回路群と、入力データを第1論理ブロックまたは第2論理ブロックへ入力する機能、および、第1論理ブロックまたは第2論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第1回路群は、第1スイッチブロックと、第1電源制御回路とを有する。第1スイッチブロックは、第1論理ブロックまたは第2論理ブロックと入出力部との接続、第1論理ブロック同士の接続、第1論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第1電源制御回路は、第1回路群に含まれる第1論理ブロックおよび第1スイッチブロックに対する電力の供給および停止を共通に制御する。第2回路群は、第2スイッチブロックと第2電源制御回路とを有する。第2スイッチブロックは、第1論理ブロックまたは第2論理ブロックと入出力部との接続、第2論理ブロック同士の接続、第1論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線の接続を、プログラム可能な制御データに応じて切り替えるスイッチを含む。第2電源制御回路は、第2回路群に含まれる論理ブロックおよび第2スイッチブロックに対する電力の供給および停止を共通に制御する。以下、添付図面を参照しながら、本発明に係る半導体集積回路の実施の形態を詳細に説明する。なお、以下の実施形態では、半導体集積回路として、FPGAを例に挙げて説明するが、これに限定されるものではない。第1実施形態図1は、本実施形態のFPGA100の概略構成例を示す図である。図1に示すように、FPGA100は、複数のタイル10がマトリクス状に配列されたアレイ部20と、アレイ部20を囲むように配置される複数の入出力部I/O30とを含む。本実施形態の各タイル10は、それぞれ特定の論理を実現可能な単位であり、論理ブロックLBと、スイッチブロックSBとを含む。論理ブロックLBは、少なくとも1つの論理演算回路を含み、当該論理演算回路の論理演算により特定の論理が実現される。なお、各タイル10が実現可能な論理は、タイル10ごとに個別に設定可能である。スイッチブロックSBは、論理ブロックLBと入出力部30、あるいは、論理ブロックLB同士を接続するのに用いられる複数の配線不図示の接続を、プログラム可能な任意に設定可能な制御データに応じて切り替える複数のスイッチを含む。例えば、各スイッチは電界効果トランジスタで構成され、そのゲートは、外部から書き込まれるビットデータ制御データを記憶するメモリと接続されてもよい。この場合、メモリに記憶されるビットデータは書き換え可能であり、各スイッチのオンオフは、メモリに書き込まれたビットデータに応じて切り替わる。複数の入出力部30の各々は、入力データを論理ブロックLBへ入力する機能、および、論理ブロックLBから出力された出力データを外部へ出力する機能を有する。ここで、FPGA100の構造上、あるタイル10の論理ブロックLBから出力される出力データが入出力部30へ到達するには、当該タイル10から当該入出力部30までの間に介在する全てのスイッチブロックSBを通過しなければならないので、例えば図2に示すように、出力データの出力を行う入出力部30Bから離れたタイル10Aが使用されるように配置配線されると、データ伝送の遅延量が増加してしまう。そのため、入力データの入力または出力データの出力を行う入出力部30以下では、使用される入出力部30と呼ぶに近い位置のタイル10が使用されるように、配置配線される。したがって、使用される入出力部30に近いタイル10ほど、動作する可能性を示す動作確率の値は高くなる。タイル10の動作確率は、以下の式1で表すことができる。fD=1/exp{D-μ/C}11上記式1において、fDは、使用される入出力部30から距離Dの位置に配置されたタイル10の動作確率を示す。μは、論理ブロックLBが、使用される入出力部30に近い順から使用された場合の当該入出力部30からの距離を示す。さらに言えば、μは、FPGA例えば150×150のタイル10を含むFPGAなどの大きさ例えばタイル10の数と、ユーザーが使用する論理によって決まる固定値定数である。一方、上述のDは、タイル10の動作確率fDを求める関数の変数であり、変数Dに応じて動作確率fDの値は可変に設定される。Cは、使用される入出力部30からの論理ブロックLBの離れやすさを示す定数である。すなわち、動作確率fDは、フェルミ-ディラックの統計分布に従う。なお、上記タイル10の動作確率は、当該タイル10に含まれる論理ブロックLBが動作する可能性を示すと捉えることもできる。図3は、MCNCベンチマーク回路から抜粋した20回路について、FPGAの幅を150タイルとした場合に計算したフェルミ-ディラックの統計分布の平均値を示す図である。各タイル内の論理ブロックは、4入力のルックアップテーブルLUTで構成されることを想定している。図3からも理解されるように、使用される入出力部I/Oからの距離が近いタイルほど、動作確率の値が高くなる。以上のように、FPGAでは、使用される入出力部30の付近のタイル10ほど、動作確率の値が高くなる。タイル10がマトリクス状に配列されたアレイ部20のうち、動作確率の高い領域では、当該領域に含まれる複数のタイル10が同時に使用されると考えられるため、複数のタイル10に対して、共通の電源制御回路を配置すればよいと考えられる。そこで、本実施形態では、図4に示すように、使用される複数の入出力部30で構成される辺SDに近い位置に配置されるタイル10については、複数のタイル10ごとにグルーピング組分けされる。図4の例では、辺SDの延在方向行方向に直交する方向列方向において、当該辺SDに近い方から数えて第1番目と第2番目のタイル10で1つの組P1が構成される。そして、組P1ごとに、当該組P1に属する2つのタイル10の各々に対する電力の供給および停止を制御する共通の電源制御回路40が設けられる。一方、組P1に含まれるタイル10以外の他のタイル10については、当該タイル10に対する電力の供給および停止を制御する電源制御回路50が個別に設けられる。見方を変えれば、組P1に含まれるタイル10よりも辺SDから遠い位置に配置される他のタイル10については、ひとつのタイル10ごとに組分けされ、その組分けされた組ごとに、当該組に属する1つのタイル10に対して電力の供給および停止を制御する電源制御回路50が個別に設けられていると捉えることもできる。すなわち、本実施形態のFPGA100は、少なくとも1つの論理ブロックLB第1論理ブロックを含む第1回路群この例では、1つのタイル10ごとに組分けされた単位、つまりはひとつのタイル10そのものと、第1論理ブロックよりも多い数の論理ブロックLB第2論理ブロックを含み、第1回路群よりも、使用される入出力部30に近い位置に配置される第2回路群この例では組P1とを備えると捉えることができる。そして、第1回路群は、第1論理ブロックまたは第2論理ブロックと入出力部30との接続、第1論理ブロック同士の接続、第1論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第1スイッチブロックこの例では、ひとつのタイル10に含まれるスイッチブロックSBと、当該第1回路群に含まれる第1論理ブロックこの例では、ひとつのタイル10に含まれる論理ブロックLBおよび第1スイッチブロックに対して電力の供給および停止を共通に制御する第1電源制御回路この例では、電源制御回路50を有する。また、第2回路群は、第1論理ブロックまたは第2論理ブロックと入出力部30との接続、第2論理ブロック同士の接続、第1論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第2スイッチブロックこの例では、組P1に含まれる2つのタイル10の各々に含まれるスイッチブロックSBと、当該第2回路群に含まれる第2論理ブロックこの例では、組P1に含まれる2つのタイル10の各々に含まれる論理ブロックLBおよび第2スイッチブロックに対して電力の供給および停止を共通に制御する第2電源制御回路この例では、電源制御回路40を有すると捉えることができる。図5は、電源制御回路40の構成例を示す図である。ここでは、ひとつの組P1に対応して設けられる電源制御回路40ひとつの組P1に含まれる電源制御回路40と捉えることができるを例に挙げて説明するが、他の組P1に対応して設けられる電源制御回路40も同様の構成である。図5に示すように、電源制御回路40は、スイッチ素子41と、制御回路42とを含む。スイッチ素子41は、電源電位VDが供給される電源線101と組P1との間に配置される。図5の例では、スイッチ素子41は、Pチャネル型の電界効果トランジスタP型のMOSFETで構成される。スイッチ素子41のゲートは制御回路42に接続され、制御回路42から供給されるスイッチ制御信号に応じて、スイッチ素子41のオンオフが切り替わる。例えばスイッチ制御信号は1ビットのデジタルデータであり、そのデジタルデータに応じてスイッチ素子41のオンオフが切り替わる構成であってもよい。また、制御回路42は、スイッチ素子41のオンオフを制御可能な手段であればよく、その構成は任意である。例えば制御回路42は、外部から書き込まれるスイッチ制御信号を記憶可能なメモリ素子で構成されてもよい。スイッチ素子41がオン状態に遷移した場合は、電源線101から、組P1に含まれる2つのタイル10の各々に至る電源経路が形成され、当該2つのタイル10の各々に対して電源電位VDが供給される。一方、スイッチ素子41がオフ状態に遷移した場合は、電源線101から、組P1に含まれる2つのタイル10の各々に至る電源経路は形成されないので、当該2つのタイル10の各々に対する電源電位VDの供給は行われない。なお、電源制御回路50の基本的な構成は、図5に示す電源制御回路40の構成と同様であるが、電源制御回路50は、組P1に含まれるタイル10以外の他のタイル10ごとに個別に設けられるので、他のタイル10と同数のスイッチ素子および制御回路が必要になる。以上に説明したように、本実施形態では、使用される入出力部30辺SDに近い位置に配置されるタイル10については、2つのタイル10ごとに組分けされ、組分けされた単位ごとに組P1ごとに共通の電源制御回路40が設けられるので、全てのタイル10に対して電源制御回路50が個別に設けられる構成に比べて、回路規模を低減できる。一方、使用される入出力部30から遠い位置に配置されるタイル10、つまりは、使用される可能性が低い動作確率の値が小さいタイル10については、複数のタイル10ごとに共通の電源制御回路を設けるよりも、電力の供給および停止を制御する単位を細かくした方が電力削減の効果は大きい。本実施形態では、組P1に含まれるタイル10よりも、使用される入出力部30から遠い位置に配置されるタイル10については、電源制御回路50が個別に設けられるので、タイル10単位で電力の供給および停止を制御することができる。すなわち、電力の供給および停止を制御する単位を細かくできるので、複数のタイル10ごとに共通の電源制御回路が設けられる場合に比べて、電力削減の効果が大きくなる。第1実施形態の変形例前述のアレイ部20においては、辺SDの延在方向行方向と平行に配列された複数のタイル10の集合Gが並列に配列されていると捉えることができる。図6に示すように、辺SDに近い方から数えて第1行目の集合Gに含まれる複数のタイル10については、2つのタイル10ごとに1つの組P2が構成されてもよい。図6の例では、組P2ごとに、共通の電源制御回路40が設けられる。一方、第1行目の集合Gに含まれる複数のタイル10以外の他のタイル10については、電源制御回路50が個別に設けられる。第2実施形態次に、第2実施形態について説明する。第2実施形態では、使用される入出力部30辺SDの付近に形成される組に属するタイル10の数が2よりも大きい点で上述の第1実施形態と相違するが、その他の構成は第1実施形態と同様である。以下では、第1実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。前述したように、アレイ部20には、辺SDの延在方向行方向と平行に配列された複数のタイル10の集合Gが並列に配列されていると捉えることができる。そして、本実施形態では、図7に示すように、辺SDに近い方から数えて第1行目および第2行目の集合Gの各々に含まれる複数のタイル10については、2行×2列の4つのタイル10ごとに1つの組P3が構成される。そして、組P3ごとに、共通の電源制御回路400が設けられる。電源制御回路400の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路400は、組P3に含まれる4つのタイル10の各々に対する電源電位VDの供給および停止を制御する。一方、第1行目および第2行目の集合Gの各々に含まれるタイル10以外の他のタイル10については、電源制御回路50が個別に設けられる。本実施形態では、使用される入出力部30辺SDに近い位置に配置されるタイル10については、4つのタイル10ごとに組分けされ、組分けされた単位ごとに組P3ごとに共通の電源制御回路400が設けられるので、上述の第1実施形態に比べて、回路規模を一層低減できる。第2実施形態の変形例例えば図8に示すように、辺SDに近い方から数えて第1行目および第2行目の集合Gの各々に含まれる複数のタイル10については、3つのタイル10ごとに1つの組P4が構成されてもよい。図8の例では、組P4ごとに、共通の電源制御回路410が設けられている。電源制御回路410の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路410は、組P4に含まれる3つのタイル10の各々に対する電源電位VDの供給および停止を制御する。一方、組P4に含まれるタイル10以外の他のタイル10については、電源制御回路50が個別に設けられる。第3実施形態次に、第3実施形態について説明する。第3実施形態では、使用される入出力部30辺SDの付近に形成される組に属するタイル10の数が、組ごとに可変に設定される点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。図9において、辺SDの付近に形成される3つの組P51、P52、P53に着目して説明する。図9に示す3つの組P51、P52、P53の各々に含まれるタイル10の数は、個別に設定される。組P51は、上述の第2実施形態と同様に、辺SDに近い方から数えて第1行目および第2行目の集合Gの各々に含まれる複数のタイル10のうちの何れか4つのタイル102行×2列の4つのタイル10で構成される。その右隣に形成される組P52は、上述の第1実施形態と同様に、辺SDの延在方向に直交する方向列方向において、当該辺SDに近い方から数えて第1番目と第2番目のタイル10で構成される。その右隣に形成される組P53は、上述の第1実施形態の変形例と同様に、辺SDに近い方から数えて第1行目の集合Gに含まれる複数のタイル10のうちの何れか2つのタイル10で構成される。そして、組P51、P52、P53ごとに、当該組に含まれるタイル10に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺SDの付近においては、上述の3種類の組P51、P52、P53が繰り返し形成され、上述の3種類の組P51、P52、P53のうちの何れかに含まれるタイル10以外の他のタイル10については、電源制御回路50が個別に設けられる。図9の例では、組P51については、組P51に含まれる4つのタイル10に対する電力の供給および停止を制御する電源制御回路420が設けられる。電源制御回路420の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路420は、組P51に含まれる4つのタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。また、組P52については、組P52に含まれる2つのタイル10に対する電力の供給および停止を制御する電源制御回路430が設けられる。電源制御回路430の基本的な構成は、図5に示す電源制御回路40と同様である。さらに、組P53については、組P53に含まれる2つのタイル10に対する電力の供給および停止を制御する電源制御回路440が設けられる。電源制御回路440の基本的な構成は、図5に示す電源制御回路40と同様である。第3実施形態の変形例上述した内容に限らず、辺SDの付近に形成される組に含まれるタイル10の数は任意に設定可能である。例えば図10に示すように、辺SDの付近に配置されたタイル10動作確率が所定値以上のタイル10のうち、EE≧2個のタイル10でひとつの組P54が形成され、当該組P54の右隣には、F個FはEとは異なる2以上の整数のタイル10でひとつの組P55が形成されてもよい。なお、組P54または組P55に含まれるタイル10は、第1行目の集合Gおよび第2行目の集合Gの各々に含まれるタイル10に限定されず、第3行目以降の集合Gに含まれるタイル10であってもよい。図10の例でも、組P54、P55ごとに、当該組に含まれるタイル10に対する電力の供給および停止を制御する電源制御回路が設けられる。本実施形態では、辺SDの付近においては、上述の2種類の組P54、P55が繰り返し形成され、上述の2種類の組P54、P55のうちの何れかに含まれるタイル10以外の他のタイル10については、電源制御回路50が個別に設けられる。図10の例では、組P54については、組P54に含まれるE個のタイル10に対する電力の供給および停止を制御する電源制御回路450が設けられる。電源制御回路450の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路450は、組P54に含まれるE個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。また、組P55については、組P55に含まれるF個のタイル10に対する電力の供給および停止を制御する電源制御回路460が設けられる。電源制御回路460の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路460は、組P55に含まれるF個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。例えばFPGA100全体で実現される論理が限定的であれば、使用される頻度が高い領域動作確率が高いタイル10が属する領域も限定されるので、その使用される頻度が高い領域に、タイル数が多い組を形成し、当該組に対応する電源制御回路を設けることで、回路規模を一層低減できる。一方、使用される頻度が低い領域については、タイル数が少ない組タイル数が1つの組であってもよいを形成し、当該組に対応する電源制御回路を設けることで、効率よく電力を削減することができる。第4実施形態次に、第4実施形態について説明する。第4実施形態では、電源制御回路が共通化されるタイル10の組分けが段階的に行われ、使用される入出力部30辺SDに近いタイル10ほど、同じ組に含まれるタイル10の数が多く、使用される入出力部30辺SDから遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされる点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。図11において、辺SDに近いタイル10ほど、同じ組に含まれるタイル10の数が多く、辺SDから遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされた3つの組P61、P62、P63に着目して説明する。組P61は、動作確率が第1基準値以上の複数のタイル10のうちの何れかN個N>1のタイル10で構成される。組P62は、動作確率が第2基準値以上であって、かつ第1基準値未満の複数のタイルのうちの何れかM個M>1、M<Nのタイル10で構成される。組P63は、動作確率が第2基準値未満の複数のタイルのうちの何れかL個L≧1、L<Mのタイル10で構成される。図11の例では、組P61については、組P61に含まれるN個のタイル10に対する電力の供給および停止を制御する電源制御回路470が設けられる。電源制御回路470の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路470は、組P61に含まれるN個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。また、組P62については、組P62に含まれるM個のタイル10に対する電力の供給および停止を制御する電源制御回路480が設けられる。電源制御回路480の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路480は、組P62に含まれるM個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。さらに、組P63については、組P63に含まれるL個のタイル10に対する電力の供給および停止を制御する電源制御回路490が設けられる。電源制御回路490の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路490は、組P63に含まれるL個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。すなわち、本実施形態のFPGAは、少なくとも1つの論理ブロックLB第1論理ブロックを含む第1回路群例えば組P63と、第1論理ブロックよりも多い数の論理ブロックLB第2論理ブロックを含み、第1回路群よりも、使用される入出力部30に近い位置に配置される第2回路群例えば組P61と、第1論理ブロックよりも多く、第2論理ブロックよりも少ない数の論理ブロックLB第3論理ブロックを含み、第2回路群よりも当該入出力部30から遠い位置に配置され、第1回路群よりも当該入出力部30に近い位置に配置される第3回路群例えば組P62と、を備えると捉えることができる。そして、第1回路群は、第1論理ブロック、第2論理ブロックおよび第3論理ブロックのうちの何れかと入出力部30との接続、第1論理ブロック同士の接続、第2論理ブロックまたは第3論理ブロックと第1論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第1スイッチブロックこの例では、組P63に含まれるL個のタイル10の各々に含まれるスイッチブロックSBと、当該第1回路群に含まれる第1論理ブロックこの例では、組P63に含まれるL個のタイル10の各々に含まれる論理ブロックLBおよび第1スイッチブロックに対して電力の供給および停止を共通に制御する第1電源制御回路この例では、電源制御回路490を有する。また、第2回路群は、第1論理ブロック、第2論理ブロックおよび第3論理ブロックのうちの何れかと入出力部30との接続、第2論理ブロック同士の接続、第1論理ブロックまたは第3論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第2スイッチブロックこの例では、組P61に含まれるN個のタイル10の各々に含まれるスイッチブロックSBと、当該第2回路群に含まれる第2論理ブロックこの例では、組P61に含まれるN個のタイル10の各々に含まれる論理ブロックLBおよび第2スイッチブロックに対して電力の供給および停止を共通に制御する第2電源制御回路この例では、電源制御回路470を有する。さらに、第3回路群は、第1論理ブロック、第2論理ブロックおよび第3論理ブロックのうちの何れかと入出力部30との接続、第3論理ブロック同士の接続、第1論理ブロックまたは第2論理ブロックと第3論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第3スイッチブロックこの例では、組P62に含まれるM個のタイル10の各々に含まれるスイッチブロックSBと、当該第3回路群に含まれる第3論理ブロックこの例では、組P62に含まれるM個のタイル10の各々に含まれる論理ブロックLBおよび第3スイッチブロックに対して電力の供給および停止を共通に制御する第3電源制御回路この例では、電源制御回路480を有すると捉えることができる。以上の構成でも、全てのタイル10に対して電源制御回路50が個別に設けられる構成に比べて、回路規模を低減できる。第4実施形態の変形例1例えばユーザーが、使用される入出力部30を自由に指定可能な場合は、図12に示すように、アレイ部20を取り囲むように配列された複数の入出力部30で構成される4つの辺SD1~SD4に近いタイル10ほど、同じ組に含まれるタイル10の数が多く、4つの辺SDから遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされてもよい。すなわち、組が形成される領域の大きさが点対称となるように組が形成されてもよい。図12の例では、略矩形状のアレイ部20の4隅の付近に配置される入出力部30が使用され、当該入出力部30に近いタイル10が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。第4実施形態の変形例2例えば、アレイ部20を取り囲むように配列された複数の入出力部30で構成される4つの辺SD1~SD4のうち、互いに対向する2つの辺SD1および辺SD3が使用される場合を想定する。この場合は、図13に示すように、2つの辺SD1および辺SD3に近いタイル10ほど、同じ組に含まれるタイル10の数が多く、2つの辺SD1および辺SD3から遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされるので、辺SD1および辺SD3の付近に配置されたタイル10が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。第4実施形態の変形例3例えば、アレイ部20を取り囲むように配列された複数の入出力部30で構成される4つの辺SD1~SD4のうち、辺SD1が使用される場合を想定する。この場合は、図14に示すように、辺SD1に近いタイル10ほど、同じ組に含まれるタイル10の数が多く、辺SD1から遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされるので、辺SD1の付近に配置されたタイル10が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。第4実施形態の変形例4例えば、アレイ部20を取り囲むように配列された複数の入出力部30で構成される4つの辺SD1~SD4のうち、辺SD1と辺SD4との角C1の近くの入出力部30が使用される場合を想定する。この場合は、図15に示すように、角C1に近いタイル10ほど、同じ組に含まれるタイル10の数が多く、角C1から遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされるので、角C1の付近に配置されたタイル10が使用されるように配置配線される論理を実現する場合において特に有効であり、回路規模を低減しつつ電力量を削減できる。第5実施形態次に、第5実施形態について説明する。第5実施形態では、使用される入出力部30に近い位置に形成される組に含まれるタイルの数は、当該組よりも、使用される入出力部30から遠い位置に形成される組に含まれるタイルの数よりも少ない点で上述の各実施形態と相違する。以下では、上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。図16において、使用される複数の入出力部30で構成される辺SDに近いタイル10ほど、同じ組に含まれるタイル10の数が少なく、当該辺SDから遠いタイル10ほど、同じ組に含まれるタイル10の数が多くなるように組分けされた2つの組P71、P72に着目して説明する。組P71は、動作確率が第1基準値以上の複数のタイルのうちの何れかi個i≧1のタイル10で構成される。組P72は、動作確率が第1基準値未満の複数のタイルのうちの何れかj個j>1、j>iのタイル10で構成される。図16の例では、組P71については、組P71に含まれるi個のタイル10に対する電力の供給および停止を制御する電源制御回路4000が設けられる。電源制御回路4000の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路4000は、組P71に含まれるi個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。また、組P72については、組P72に含まれるj個のタイル10に対する電力の供給および停止を制御する電源制御回路4010が設けられる。電源制御回路4010の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路4010は、組P72に含まれるj個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。すなわち、本実施形態のFPGAは、少なくとも1つの論理ブロックLBを含む第1回路群例えば組P71と、第1回路群よりも多い数の論理ブロックLBを含み、第1回路群よりも、使用される入出力部30から遠い位置に配置される第2回路群例えば組P72とを備えると捉えることができる。そして、第1回路群は、第1スイッチブロックこの例では、組P71に含まれるi個のタイル10の各々に含まれるスイッチブロックSBと、当該第1回路群に含まれる論理ブロックLBおよび第1スイッチブロックに対して電力の供給および停止を共通に制御する第1電源制御回路この例では、電源制御回路4000とを有する。また、第2回路群は、第2スイッチブロックこの例では、組P72に含まれるj個のタイル10の各々に含まれるスイッチブロックSBと、当該第2回路群に含まれる論理ブロックLBおよび第2スイッチブロックに対して電力の供給および停止を共通に制御する第2電源制御回路この例では、電源制御回路4010とを有すると捉えることができる。第5実施形態の変形例例えば使用される入出力部30に最も近い位置に形成される第1の組当該入出力部30と第1の組との間には他の組回路群は存在しないと捉えることができるに含まれるタイル10の数は、第1の組よりも入出力部30から遠い位置に形成される第2の組に含まれるタイル10の数よりも少なく、第2の組よりも入出力部30から遠い位置に形成される第3の組に含まれるタイル10の数は、第2の組に含まれるタイル10の数よりも少なくなるように、組分けすることもできる。つまりは、上述の第1の組に含まれるタイル10以外のタイル10については、辺SDに近いタイル10ほど、同じ組に含まれるタイル10の数が多く、辺SDから遠いタイル10ほど、同じ組に含まれるタイル10の数が少なくなるように組分けされてもよい。図17において、使用される複数の入出力部30で構成される辺SDに最も近い位置に形成された組P73、辺SDの直交方向において組P73と隣接するとともに当該組P73よりも辺SDから遠い位置に形成された組P74、および、辺SDの直交方向において組P74と隣接するとともに当該組P74よりも辺SDから遠い位置に形成された組P75に着目して説明する。組P73は、動作確率が第1基準値以上の複数のタイル10のうちの何れかq個のタイル10で構成される。組P74は、動作確率が第2基準値以上であって、かつ第1基準値未満の複数のタイル10のうちの何れかr個のタイル10で構成される。組P75は、動作確率が第2基準値未満の複数のタイル10のうちの何れかs個のタイル10で構成される。組P73に含まれるタイル10の数qは、1以上であって、かつ、組P74に含まれるタイル10の数rよりも小さい。組P74に含まれるタイル10の数rは、1よりも大きい。組P75に含まれるタイルの数sは、1以上であって、かつ、組P74に含まれるタイル10の数rよりも小さい。図17の例では、組P73については、組P73に含まれるq個のタイル10に対する電力の供給および停止を制御する電源制御回路4020が設けられる。電源制御回路4020の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路4020は、組P73に含まれるq個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。また、組P74については、組P74に含まれるr個のタイル10に対する電力の供給および停止を制御する電源制御回路4030が設けられる。電源制御回路4030の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路4030は、組P74に含まれるr個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。さらに、組P75については、組P75に含まれるs個のタイル10に対する電力の供給を制御する電源制御回路4040が設けられる。電源制御回路4040の基本的な構成は、図5に示す電源制御回路40と同様であるが、電源制御回路4040は、組P75に含まれるs個のタイル10の各々に対する電源電位VDの供給および停止を共通に制御する。すなわち、本実施形態のFPGAは、少なくとも1つの論理ブロックLB第1論理ブロックを含む第1回路群例えば組P73と、第1論理ブロックよりも多い数の論理ブロックLB第2論理ブロックを含み、第1回路群よりも、使用される入出力部30から遠い位置に配置される第2回路群例えば組P74と、第2論理ブロックよりも少ない数の論理ブロックLB第3論理ブロックを含み、第2回路群よりも、使用される入出力部30から遠い位置に配置される第4回路群例えば組P75とを備えると捉えることができる。そして、第1回路群は、第1論理ブロック、第2論理ブロックおよび第4論理ブロックのうちの何れかと入出力部30との接続、第1論理ブロック同士の接続、第2論理ブロックまたは第4論理ブロックと第1論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第1スイッチブロックこの例では、組P73に含まれるq個のタイル10の各々に含まれるスイッチブロックSBと、当該第1回路群に含まれる第1論理ブロックこの例では、組P73に含まれるq個のタイル10の各々に含まれる論理ブロックLBおよび第1スイッチブロックに対して電力の供給および停止を共通に制御する第1電源制御回路この例では、電源制御回路4020を有する。また、第2回路群は、第1論理ブロック、第2論理ブロックおよび第4論理ブロックのうちの何れかと入出力部30との接続、第2論理ブロック同士の接続、第1論理ブロックまたは第4論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第2スイッチブロックこの例では、組P74に含まれるr個のタイル10の各々に含まれるスイッチブロックSBと、当該第2回路群に含まれる第2論理ブロックこの例では、組P74に含まれるr個のタイル10の各々に含まれる論理ブロックLBおよび第2スイッチブロックに対して電力の供給および停止を共通に制御する第2電源制御回路この例では、電源制御回路4030を有する。さらに、第4回路群は、第1論理ブロック、第2論理ブロック、および、第4論理ブロックのうちの何れかと入出力部30との接続、第4論理ブロック同士の接続、第1論理ブロックまたは第2論理ブロックと第4論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第4スイッチブロックこの例では、組P75に含まれるs個のタイル10の各々に含まれるスイッチブロックSBと、当該第4回路群に含まれる第4論理ブロックこの例では、組P75に含まれるs個のタイル10の各々に含まれる論理ブロックLBおよび第4スイッチブロックに対して電力の供給および停止を共通に制御する第4電源制御回路この例では、電源制御回路4040を有すると捉えることができる。また、本実施形態のFPGA100は、少なくとも1つの論理ブロックLB第1論理ブロックを含む第1回路群例えば組P75と、第1論理ブロックよりも多い数の論理ブロックLB第2論理ブロックを含み、第1回路群よりも、使用される入出力部30に近い位置に配置される第2回路群例えば組P74と、第2論理ブロックよりも少ない数の論理ブロックLB第5論理ブロックを含み、第2回路群よりも、使用される入出力部30に近い位置に配置される第5回路群例えば組P73とを備えると捉えることもできる。そして、第1回路群は、第1論理ブロック、第2論理ブロック、および、第5論理ブロックのうちの何れかと入出力部30との接続、第1論理ブロック同士の接続、第2論理ブロックまたは第5論理ブロックと第1論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第1スイッチブロックこの例では、組P75に含まれるs個のタイル10の各々に含まれるスイッチブロックSBと、当該第1回路群に含まれる第1論理ブロックこの例では、組P75に含まれるs個のタイル10の各々に含まれる論理ブロックLBおよび第1スイッチブロックに対して電力の供給および停止を共通に制御する第1電源制御回路この例では、電源制御回路4040を有する。また、第2回路群は、第1論理ブロック、第2論理ブロック、および、第5論理ブロックのうちの何れかと入出力部30との接続、第2論理ブロック同士の接続、第1論理ブロックまたは第5論理ブロックと第2論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第2スイッチブロックこの例では、組P74に含まれるr個のタイル10の各々に含まれるスイッチブロックSBと、当該第2回路群に含まれる第2論理ブロックこの例では、組P74に含まれるr個のタイル10の各々に含まれる論理ブロックLBおよび第2スイッチブロックに対して電力の供給および停止を共通に制御する第2電源制御回路この例では、電源制御回路4030を有する。さらに、第5回路群は、第1論理ブロック、第2論理ブロック、および、第5論理ブロックのうちの何れかと入出力部30との接続、第5論理ブロック同士の接続、第1論理ブロックまたは第2論理ブロックと第5論理ブロックとの接続のうちの少なくとも1つに用いられる配線単数でも複数でもよいの接続を、プログラム可能な制御データに応じて切り替えるスイッチ単数でも複数でもよいを含む第5スイッチブロックこの例では、組P73に含まれるq個のタイル10の各々に含まれるスイッチブロックSBと、第5回路群に含まれる第5論理ブロックこの例では、組P73に含まれるq個のタイル10の各々に含まれる論理ブロックLBおよび第5スイッチブロックに対する電力の供給および停止を共通に制御する第5電源制御回路この例では、電源制御回路4020を有すると捉えることができる。例えば、アレイ部20を取り囲むように配列された複数の入出力部30で構成される4つの辺SD1~SD4が使用される場合は、図18のように、組が形成されてもよい組分けが行われてもよい。また、例えば、辺SD1、辺SD2および辺SD4が使用される場合は、図19のように組が形成されてもよい。図19の例において、辺SD1の付近の矩形領域Tx内に含まれる論理ブロックLBが使用され、辺SD2のうち、辺SD1と辺SD2との角C2から、辺SD2に沿って所定距離だけ延在する部分PSD2が使用され、辺SD4のうち、辺SD1と辺SD4との角C1から、辺SD4に沿って所定距離だけ延在する部分PSD4が使用される場合を想定する。より具体的には、辺SD1に加え、PSD2およびPSD4を構成する入出力部30が使用される一方、使用される論理ブロックLBは、領域Tx内の論理ブロックLBのみである場合を想定する。つまりは、この例では、PSD2およびPSD4は配線として使用され、領域Tx内の論理ブロックLBから部分PSD2へ至る配線経路が形成されるように、部分PSD2に最も近い位置に形成される複数の組の各々に含まれるタイル10スイッチブロックSBが動作する。同様に、領域Tx内の論理ブロックLBから部分PSD4へ至る配線経路が形成されるように、部分PSD4に最も近い位置に形成される複数の組の各々に含まれるタイル10が動作する。図19の例では、使用される入出力部30に最も近い位置に形成される組第1の組と呼ぶに含まれるタイル10の数は、当該第1の組と隣接するとともに当該第1の組よりも当該入出力部30から遠い位置に形成される第2の組に含まれるタイル10の数よりも少ないので、第1の組に含まれるタイル10の数が他の組に含まれるタイル10の数よりも多くなるように組分けされる場合第1の組に含まれるタイル10の数が最も多くなるように組分けされる場合に比べて、消費電力量を削減できる。すなわち、図19の例では、配線として使用されるPSD2PSD4に最も近い位置に形成される第1の組に含まれるタイル10の数を少なくすることで、配線として使用されるタイル10の数を減らしている。これにより、消費電力量を削減できる。以上、本発明の各実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。要するに、本発明が適用されるFPGAは、電源制御回路が共通化されるタイル10の数特定の論理を実現可能な論理ブロックLBの数が相違する2つの組第1回路群、第2回路群を少なくとも備えていればよい。これにより、特定の論理を実現可能な単位ごとに電源制御回路が個別に設けられる場合に比べて、回路規模を低減できる。また、上述の各実施形態および変形例では、FPGA内に形成される各組は、行方向に延在する複数の直線と、列方向に延在する複数の直線とで区切られているが、これに限らず、例えば図20のように、隣の組との境界線が一致しないように組分けすることもできる。また、上述の図5の例では、スイッチ素子41は、P型のMOSFETで構成されているが、これに限らず、スイッチ素子41の構成は任意である。要するに、電源制御回路40は、対応する組P1に対する電力の供給および停止を制御可能な構成であればよく、その構成は図5の構成に限られない。以下のバリエーションの例では、スイッチ素子41に対応する組P1に含まれるタイル10の数が3つである場合を例に挙げて説明する。例えば図21に示すように、スイッチ素子41は、N型のMOSFETで構成されてもよい。また、スイッチ素子41がN型のMOSFETで構成される場合、例えば図22に示すように、電源電位VDが供給される電源線不図示と、接地電位GND例えば0Vが供給される接地線102との間に組P1が配置され、組P1と接地線102との間に電源制御回路40が配置される構成であってもよい。また、例えば図23および図24に示すように、P型のMOSFETあるいはN型のMOSFETで構成されるスイッチ素子41が、組P1に含まれる3つのタイル10の各々と、電源線101との間に個別に設けられる構成であってもよい。この構成では、3つのスイッチ素子41の各々のゲートは制御回路42に共通に接続され、3つのスイッチ素子41のオンオフは、制御回路42からのスイッチ制御信号に応じて一斉に制御される。この構成であっても、組P1に対応して設けられる制御回路42はひとつで済むので、タイル10ごとに制御回路42が個別に設けられる場合に比べて、回路規模を低減できる。ただし、上述の各実施形態および変形例のように、組P1に含まれる3つのタイル10の各々に対する電力の供給および停止を切り替えるスイッチ素子41を共通化することにより、さらなる回路規模の低減を図ることが可能になる。さらに、例えば図25に示すように、N型のMOSFETで構成されるスイッチ素子41が、組P1に含まれる3つのタイル10の各々と、接地線102との間に個別に設けられる構成であってもよい。