レイアウト設計段階又はレイアウト設計終了後の電子回路に対して、ネットリストとレイアウト情報とから、少なくとも、クロック信号に応答してデータを出力する第1の部品と、クロック信号に応答して前記第1の部品からのデータをサンプルする第2の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する第1の手段と、前記導出された配線遅延時間と、前記第1及び第2の部品のタイミング情報と、動作周波数情報と、から、前記第1の部品と前記第2の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する第2の手段と、を備えている、ことを特徴とする電子回路設計システム。レイアウト設計の実行前に、部品の接続情報とタイミング情報に基づき、前記部品のタイミングの照合を行い、前記第1の部品と前記第2の部品が接続可能なものであるか否かをチェックする第3の手段をさらに備えている、ことを特徴とする請求項1記載の電子回路設計システム。前記第3の手段は、前記第1の部品の有効パルス幅が前記第2の部品のセットアップタイムとホールドタイムの和よりも大きい場合に、前記第1の部品と前記第2の部品が接続可能と判定する、ことを特徴とする請求項2記載の電子回路設計システム。前記第2の手段は、クロック周期をTcycとし、前記部品のAC特性として、前記第2の部品のセットアップタイムをTs、前記第2の部品のホールドタイムをTh、前記第1の部品の出力保持時間をToh、前記第1の部品のアクセス時間をTacとし、前記第1の部品と前記第2の部品間のデータ配線の遅延をTd、前記第1の部品と前記第2の部品間クロック配線の遅延をTcsとした場合に、Th-Toh<Td-Tcs<Tcyc-Tac-Tsが成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証する、ことを特徴とする請求項1記載の電子回路設計システム。請求項1乃至4のいずれか一記載の前記電子回路設計システムを備え、プリント基板に電子部品の配置及び配線を行う、プリント基板設計装置。半導体部品の高速化に伴い、プリント基板の設計の良し悪しが、電子回路の設計仕様の具現化を左右しているといっても過言でない。したがって、本発明は、上記課題に鑑みて創案されたものであって、その目的は、ACスペックタイミング条件を満たした回路設計レイアウト設計を半自動で行うことを可能とし、回路動作の安定化を実現するシステムと装置を提供することにある。本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。本発明の1つの側面アスペクトに係る方法は、a選定された部品の端子情報、入出力属性、タイミング情報ACスペックを含むタイミングデータベースを作成する工程と、b回路設計用情報から回路図を作成する工程と、c前記回路図から部品の接続情報を抽出し、前記タイミングデータベースを参照して、前記部品に関してタイミングの照合を行い、前記部品がタイミング的に接続可能なものであるか否かをチェックする工程と、d前記工程cでタイミング的に接続可能と判定された部品の配置及び配線を含む、プリント基板のレイアウト設計を行う工程と、e前記dでレイアウト設計されたプリント基板に対して、そのネットリストとレイアウト情報とから、データ配線、クロック配線の配線長を抽出し、各配線の配線遅延時間を導出する工程と、f前記導出された配線遅延時間と、前記タイミングデータベースとを参照して、部品間のデータ配線とクロック配線の遅延が、所定のタイミング制約を満たしているか検証する工程と、を含む。本発明に係る方法において、前記工程cでのタイミング照合の結果、前記部品が不適と判定された場合、前記工程aに戻り、別の部品を選定し、前記選定された別の部品のタイミングデータベースを作成する。本発明に係る方法において、前記工程cでは、データを出力する部品の出力バッファの有効パルス幅が、データを受信する部品の入力バッファのセットアップタイムとホールドタイムの和よりも大きいか否かチェックするようにしてもよい。本発明に係る方法において、前記工程fでは、動作周波数情報を入力し、クロック周期をTcycとし、前記タイミングデータベースに格納された前記部品のタイミング情報ACスペックとして、データを受信する部品の入力バッファのセットアップタイムをTs、前記データを受信する部品の入力バッファのホールドタイムをTh、データを出力する部品の出力バッファの出力保持時間をToh、前記データを出力する部品の出力バッファのアクセス時間をTacとし、前記導出された配線遅延時間が、前記データを出力する部品と前記データを受信する部品間のデータ配線の遅延Tdと、前記データを出力する部品と前記データを受信する部品間のクロック配線の遅延Tcsと、を含む場合に、Th-Toh<Td-Tcs<Tcyc-Tac-Tsが成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証するようにしてもよい。本発明に係る方法において、前記工程fでの部品間のタイミング照合の結果、不適と判定された場合、前記工程dに戻り、再度、前記部品の配置及び配線のレイアウト設計を行う。本発明の1つの側面アスペクトに係るシステムは、選定された部品の端子情報、入出力属性、タイミング情報ACスペックを含むタイミングデータベースを作成する第1の手段と、回路設計用情報から作成された回路図に基づき、部品の接続が確定した時点で接続情報を抽出し、前記タイミングデータベースを参照して、前記部品のタイミングの照合を行い、前記部品がタイミング的に接続可能なものであるか否かをチェックする第2の手段と、前記タイミング照合の結果、適格とされた部品の配置及び配線を含む、レイアウト設計されたプリント基板に対して、そのネットリストとレイアウト情報から、データ配線、クロック配線の配線長を抽出し、各配線の配線遅延時間を導出する第3の手段と、前記導出された配線遅延時間と、前記タイミングデータベースとを参照して、部品間のデータ配線とクロック配線の遅延が、所定のタイミング制約を満たしているか検証する第4の手段と、を含む。本発明に係るシステムにおいて、前記第2の手段によるタイミング照合の結果、前記部品が不適と判定された場合、別の部品が選定され、前記別の部品タイミングデータベースが作成される構成としてもよい。本発明に係るシステムにおいて、前記第2の手段は、データを出力する部品の出力バッファの有効パルス幅が、データを受信する部品の入力バッファのセットアップタイムとホールドタイムの和よりも大きいか否かチェックする構成としてもよい。本発明に係るシステムにおいて、前記第4の手段は、動作周波数情報を入力し、クロック周期をTcycとし、前記タイミングデータベースに格納された前記部品のACスペックとして、データを受信する部品の入力バッファのホールドタイムをTh、前記データを受信する部品の入力バッファのセットアップタイムをTs、データを出力する部品の出力バッファの出力保持時間をToh、前記データを出力する部品の出力バッファのアクセス時間をTacとし、前記導出された配線遅延時間が、前記データを出力する部品と前記データを受信する部品間のデータ配線の遅延Tdと、前記データを出力する部品と前記データを受信する部品間のクロック配線の遅延Tcsと、を含む場合に、Th-Toh<Td-Tcs<Tcyc-Tac-Tsが成り立つか否かチェックすることで、部品間のデータ配線とクロック配線の遅延が、タイミング制約を満たしているか検証する構成としてもよい。本発明に係るシステムにおいて、前記第4の手段での部品間のタイミング照合の結果、不適と判定された場合、プリント基板のレイアウト設計が再び実行される構成としてもよい。本発明の他の側面アスペクトに係るシステムは、レイアウト設計段階又はレイアウト設計終了後の電子回路に対して、ネットリストとレイアウト情報とから、少なくとも、クロック信号に応答してデータを出力する第1の部品と、クロック信号に応答して前記第1の部品からのデータをサンプルする第2の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する第1の手段と、前記導出された配線遅延時間と、前記第1及び第2の部品のタイミング情報ACスペックと、動作周波数情報と、から、前記第1の部品と前記第2の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する第2の手段と、を備えている。本発明に係るシステムにおいて、レイアウト設計の実行前に、部品の接続情報とタイミング情報ACスペックに基づき、前記第1の部品と前記第2の部品がタイミング的に接続可能なものであるか否かをチェックする第3の手段を備えた構成としてもよい。好ましくは、第3の手段は、第1の部品の有効パルス幅が前記第2の部品のセットアップタイムとホールドタイムの和よりも大きい場合に、前記第1の部品と前記第2の部品がタイミング的に接続可能と判定する。本発明に係るシステムにおいて、前記第2の手段は、クロック周期をTcycとし、前記部品のACスペックとして、前記第2の部品のセットアップタイムをTs、前記第2の部品のホールドタイムをTh、前記第1の部品の出力バッファの出力保持時間をToh、前記第1の部品の出力バッファのアクセス時間をTacとし、前記第1の部品と前記第2の部品間のデータ配線の遅延をTd、前記第1の部品と前記第2の部品間のクロック配線の遅延をTcsとした場合に、Th-Toh<Td-Tcs<Tcyc-Tac-Tsが成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証する構成としてもよい。本発明によれば、ACスペックタイミング条件を満たした回路設計レイアウト設計を半自動で行うことを可能とし、部品のACスペックを考慮して部品間の接続を行うことで、回路動作の安定化を実現することができる。上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、回路設計において、部品IC、LSIのAC規格から部品個別のタイミングデータベースを作成し、回路設計における部品の接続性の照合を行うことで、レイアウト設計における適切な配線条件を提供する。本発明に係る設計方法は、大略以下の3つのフェーズ:1部品のデータシートからセットアップ時間、ホールド時間、アクセス時間、出力保持時間、参照信号を抽出し、タイミングデータベースタイミングライブラリを作成するフェーズ;2回路図から接続情報を抽出して入力ICと出力ICがタイミング的に接続可能か判断するフェーズ;3部品配置を行い配線長予測および遅延時間予測を行ってタイミング条件が満足できるかを判断するフェーズ;を含む。本発明に係るシステムは、レイアウト設計の実行前に、回路図の部品の接続情報と、部品のタイミングデータベースのタイミング情報ACスペックに基づき、クロック信号に応答してデータを出力する第1の部品と前記第1の部品からのデータをサンプルする第2の部品とがタイミング的に接続可能なものであるか否かをチェックする処理図1のS4、S5を実行する手段を備えている。より詳細には、第1の部品の有効パルス幅が、第2の部品のセットアップタイムとホールドタイムの和よりも大きい、というタイミング制約を満たしているか否かチェックする。本発明に係るシステムは、レイアウト設計段階又はレイアウト設計終了後の回路に対して、ネットリストとレイアウト情報とから、少なくとも、前記第1の部品と第2の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する処理図1のS7を実行する手段を備え、前記導出された配線遅延時間と、前記第1及び第2の部品のACスペック情報と、動作周波数情報と、から、前記第1の部品と前記第2の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する処理図1のS8を実行する手段を備えている。本発明は、回路設計段階で部品の選択ミス、部品配置段階で自動タイミング設計を実現する手段を提供することで、半導体部品IC、LSIの高速化においても、安定した設計品質を確保することができる。以下、具体的な実施例に即して説明する。図1は、本発明の一実施例を説明するための図である。図1には、本実施例の設計システムにおける全体の処理として、プリント基板設計における回路設計からレイアウト設計までの工程が示されている。本実施例において、処理工程は、大略、以下の3つのフェーズに区分される。<フェーズ1>部品の選択を行いステップS1、タイミングデータベースを作成するステップS2。<フェーズ2>回路設計を行いステップS3、回路の接続情報を抽出しステップS4、タイミングデータベースに基づき、接続不可能な信号を照合しステップS5、警告を発して、部品選択工程ステップS1へ戻す。<フェーズ3>レイアウト設計を行いステップS6、配線遅延情報を抽出しステップS7、タイミングデータベースに基づきタイミング条件を満足できるかを照合しステップS8、警告を発してレイアウト設計ステップS6にフィードバックする。以下、各フェーズについて説明する。<部品選択>部品選定の際には、ICベンダなお、LSI、メモリデバイス等も含めてICIntegratedCircuitというの供給するデータシートを参照し、所望する仕様が満足できるかを調査するために使用するが、部品の採用を決定した場合のACスペックセットアップタイム、ホールドタイム等のタイミング情報の仕様を抽出するために使用する。一般に、ACスペックは、例えば図2に示すようなタイミングチャートで示される。入力バッファは、基準信号図2ではCLOCKに対して、セットアップタイムSetuptimeTsとホールドタイムHoldTimeThが規定され、出力バッファは、基準信号に対して、アクセスタイムAccessTimeTacと、出力保持時間OutputholdtimeTohが規定される。ICのデータシートによっては、ACスペックの規定の仕方が異なる場合もあるが、適宜読み替えることは可能である。なお、セットアップタイムTsは、ラッチ等において、入力信号INPUTを正しくサンプルするために、クロックの有効エッジ以前に入力信号を安定に保持しなければならない最小時間である。ホールドタイムThは、ラッチ等において入力信号を正しくサンプルするために、クロックの有効エッジ以降に入力信号を安定に保持しておかなければならない最小時間である。有効パルス時間Tvalは、出力信号OUTPUTのパルス幅図2では、出力信号のパルス前縁からパルス後縁で規定されるパルス幅のうち最小の時間、アクセス時間Tacは、クロックCLOCKの有効エッジから出力信号OUTPUTのパルス後縁のうち最短のエッジまでの時間とされ、出力保持時間Tohは、クロックCLOCKの有効エッジから出力信号OUTPUTのパルス後縁のうち最後方のエッジまでの時間とされる。出力信号OUTPUTの有効パルス時間を規定する前縁エッジから最後方のエッジまでは、1クロック周期Tcycに対応する。<タイミングデータベース作成>データシートから読み取ったACスペックは、図3Aのように、端子番号、端子名、入出力属性I入力ピン、O出力ピン、I/O入出力ピン、セットアップ時間、ホールド時間、アクセス時間、出力保持時間、参照端子名を抽出しデータベース化する。DQ0~DQ7等において、参照端子名がCLOCKとあるとは、セットアップ時間、ホールド時間等のACスペックで参照される端子がクロックCLOCKであることを規定している。電源端子VDD、VDDQ、VSS、VSSQ等は、端子番号と端子名のみが設定される。クロックも端子番号と端子名が設定される。部品タイミングデータベース102は、1部品ごとに作成し、回路設計用ライブラリや実装設計用ライブラリと関連付けて登録しておく。また、PLLPhaseLockedLoop付きのクロックドライバについては、個別にPLLが認識できるようにデータベース化を行う。図3Bに示す例では、端子名1Y1~1Y7等のPLL属性はPLLと規定され、PLLからの出力クロックが用いられる。端子名CLKはPLLの基準クロックであり属性はREFである。PLL属性がFBOである端子名FBOUTはPLLのフィードバック出力、PLL属性がFBIである端子名FBINはPLLのフィードバック入力である。<回路図作成>回路設計図1のステップS3は、回路設計用ライブラリ不図示を呼び出して回路端子と回路端子との接続条件を付加することで、回路図を作成する。なお、タイミング設計には、回路の動作周波数または周期が必要であるため、回路図のクロック信号には、これを属性として入力する。<接続情報抽出>接続情報抽出図1のステップS4は、回路図の入力が全て終了した時点、あるいは、半導体デバイスと半導体デバイス、および参照信号クロックの接続情報が確定した時点で、タイミングの照合を行う。図4A乃至Cに、クロック信号による同期信号形態の例を示す。回路設計の段階では、配線遅延時間図中のTd、Tc、Tc1、Tc2、Tfbは規定できないので、出力バッファの有効パルス時間が、入力バッファラッチのセットアップ時間とホールド時間の和より大きいことを確認する。図2より、出力バッファの有効パルス時間Tvalは、クロック周期Tcycより、アクセス時間Tacを差し引き出力保持時間Tohを加算した値で表される。Tval=Tcyc-TacToh1受信バッファラッチのセットアップ時間とホールド時間の和TsThは、受信バッファに必要なパルス時間であるから、次式の関係を満たさなければならない。Tcyc-TacToh>TsTh2これが満足できなければ、部品の選定ミスとなる。この判定を、部品タイミングデータベース図1の102に登録されている部品全てについて行うことで、物理的に接続不可能な回路設計を防止することができる。なお、接続情報抽出結果として、ネットリスト図1の104を出力しレイアウト設計で利用する。<レイアウト設計>図1のレイアウト設計ステップS6では、部品の配置、部品間の配線設計等を行う。<配線遅延情報抽出>図1の配線遅延情報抽出ステップS7では、ネットリストおよびレイアウト設計情報から、クロック信号、データ信号の配線長を抽出し、配線遅延時間を算出する。この配線遅延情報の抽出処理は、レイアウト設計がすべて完了した時点で行うようにしてもよい。あるいは、レイアウト設計段階の配線工程において、所定の条件が揃った段階で、配線遅延情報の抽出処理を行ってもよい。同一誘電率中の単位長あたりの伝播遅延時間τは一定であり、遅延時間は、配線長に比例する。配線長を抽出することで、配線遅延時間は容易に算出される。なお、一般のガラスエポキシ基板FR-4相当では、配線遅延τは7ns/m程度である。分岐配線の遅延時間予測配線に分岐がある場合、伝送シミュレーション等を用いて算出してもよい。しかしながら、レイアウト設計を行いながら、伝送シミュレーションを行うことは、効率が劣化する。そこで、本実施例では、以下に説明するような、簡易な手法で配線遅延時間を求めている。図5は、出力IC1個に対し入力ICが2個接続した形態である。出力ICの出力端Aから分岐点Mまでの遅延時間をT1、分岐点Mから入力ICの入力端Bまでの遅延時間をT2、分岐点Mから入力ICの入力端Cまでの遅延時間をT3とする。いずれの配線も特性インピーダンスZ0は共通とする。以下では、A点からB点へ伝播する際の遅延時間を考察する。出力ICから、配線AMに振幅1/2の波形を駆動する。振幅1/2は、出力インピーダンスと配線の特性インピーダンスZ0が整合している状態を想定している。時刻T1後に、波形は分岐点Mに達する。A点からM点をみると、特性インピーダンスZ0の配線が2本に分岐しているため、M点以降は、特性インピーダンスZ0/2の配線にみえる。反射と透過の関係:反射係数=Z0/2-Z0/Z0/2Z0=-1/33透過係数=2×Z0/Z0/2Z0=4/34から、M点以降には、透過する信号として、4/3倍の振幅になるが、配線が2本に分かれるため、1本あたり、2/3倍になる。従って、配線MB、MCには、それぞれ、振幅1/2×透過係数4/3÷2=振幅1/35の波形が透過することになる。ここで、C点に向かう波形に注目すると、振幅1/3で伝播する波形は、入力ICの入力インピーダンスが高いため、C点で全反射がおこり、振幅が2倍になる。すなわち、1/3×2=2/3。したがって、反射した振幅1/3の波形は、M点に戻り、更に反射透過の影響を受ける。前述したとおり、1:2に分岐する信号は、振幅が1/3になって透過するので、C→M→Bと向かう波形は、振幅1/3×透過2/3=2/96となって、元々M点からB点へと向かう波形と重なる。ただし、M→C→Mへと通過する時間2×T3ずれるため、振幅は5/9=1/32/97時間2×T3だけ、階段状の歪みを持った波形となる。この波形がB点に達すると、ここでも全反射が起こるため、振幅は、10/9=5/9×28となって、入力ICに受信されることになる。ここで、波形が安定するまでの時間を伝播遅延として考えると、A→Mの時間:T1、M→C→Mの時間:2×T3、M→Bの時間:T2、の総和になることから、A→Bの遅延時間=T12×T3T29となる。これは、A点からC点への伝播遅延も同様であることから、A→Cの遅延時間=T12×T2T310となる。これから、遅延時間を配線長に直した一般式で表すと、単位長あたりの伝播遅延時間τ、主幹配線長L出力ICから対象とする入力ICまでの配線長、図5でC点を対象とする場合は、AMMCに相当、i番目の分岐長をLsiiは任意の自然数とすると、次式11で与えられる。遅延時間=τL2τΣiLsi11ただし、Σiは総和iに関する総和を表す演算子である。なお、分岐配線中に分岐がある場合には、分岐配線の中で、上式11を適用することになる。配線長遅延時間の予測は、データ配線のみに適用するものとして、クロック信号には適用すべきではない。クロック信号は、電圧遷移を有意とする信号で、分岐等により、立ち上がり、立ち下がりに歪みがあると、誤動作を起こす可能性があるからである。タイミング条件照合は、ネットリスト、レイアウト設計から抽出した遅延情報を基に、タイミング条件の妥当性照合を行う。図4A乃至図4Cに示したタイミング設計例にあるように、配線遅延を考慮したタイミング条件はセットアップ条件、ホールド条件から次の通りとなる。図4Aのソースシンクロナス回路においては、出力IC401からのデータ信号は配線403を介して入力IC402に入力され、出力IC401からのクロック信号は配線404を介して入力IC402に入力される。配線403、404の遅延時間をTd、Tcとし、クロック周期をTcyc、アクセス時間をTac、出力IC401の出力保持時間をTohとすると、入力IC402ラッチのセットアップタイムTsとホールドタイムThは、次式12、13の関係を満たすことが必要とされる。Tcyc-Tac-TdTc>Ts12TohTd-Tc>Th1312、13式より、Th-Toh<Td-Tc<Tcyc-Tac-Ts14となる。図4Bのシンクロナス回路においては、クロックIC413から出力IC411のクロック端子への配線414、入力IC412のクロック端子への配線416の遅延時間をTc1、Tc2とし、出力IC411のデータ端子から入力IC412のデータ端子の配線415の遅延をTdとすると、入力IC412ラッチのセットアップタイムTs、ホールドタイムThは、以下15、16の関係を満たすことが必要とされる。Tcyc-Tac-TdTc2-Tc1>Ts15TohTd-Tc2-Tc1>Th1615、16式より、Th-Toh<Td-Tc2-Tc1<Tcyc-Tac-Ts17図4CのPLL回路においては、PLL付クロックIC423から出力IC421のクロック端子への配線425、入力IC422のクロック端子への配線426の遅延時間をTc3、Tc4とし、出力IC421のデータ端子から入力IC422のデータ端子の配線424の遅延をTdとし、PLL付クロックIC423のフィードバック配線427の遅延をTfbすると、入力IC422のセットアップタイムTs、ホールドタイムThは、次式18、19の関係を満たすことが必要とされる。Tcyc-Tac-TdTc3Tc4-Tfb>Ts18TohTd-Tc3Tc4-Tfb>Th1918、19式より、Th-Toh<Td-Tc3Tc4-Tfb<Tcyc-Tac-Ts20これら式14、17、20の中央の項の、Tc、Tc2-Tc1、Tc3Tc4-Tfbは、それぞれ出力ICに入力されるクロックと入力ICに入力されるクロックの遅延差に相当し、これをTcsとおくと、上記3式は、次式21と表される。Th-Toh<Td-Tcs<Tcyc-Tac-Ts21タイミング設計には、データ信号とクロックの遅延時間を抽出し、上式を満足するかを確認すればよいことになる。なお、PLL回路はクロック入力図4CのTc3の入力とフィードバック入力同図のTfbの入力との位相差を吸収するように、クロック出力の位相を調整するため、Tc3Tc4=Tfb22とすることで、出力ICのクロック出力と入力ICのクロック入力の位相差遅延時間0を実現する機能である。なお、PLL回路では、配線遅延だけでは、タイミング検証ができない。本実施例では、部品タイミングデータベース図1の102の作成時に、PLLを有するICに属性を与えておく。本実施例では、部品タイミングデータベース図1の102において、PLL属性を検出した場合、ICのクロック出力からPLLのクロック入力までの遅延時間図4のTc3とICのクロック入力までの遅延時間図4のTc4との和をフィードバックの遅延図4のTfbから引いた値がクロック遅延に相当する。以上の照合を行い、部品タイミングデータベース図1の102のある全てのICについて行って、全ての設計が完了となる。本実施例によれば、部品のデータシートから抽出したACスペックを、そのまま部品タイミングデータベース図1の102に登録するだけで、部品同士の接続の適否を自動で判断することができる。従来、接続性確認は、回路設計者が、データシートを見ながら行っており回路設計者の負担は大きい。一方、本実施例によれば、部品タイミングデータベース図1の102の作成の専任者をおくことで、回路設計者の負担が緩和される。また、個々の回路設計者がタイミングデータベースの作成を担うのではなく、部品ベンダがデータシートの代わりに用意し、部品ユーザに配布する場合、データベースの信頼性が上がり、部品問題設計問題が減少し、部品メーカおよび装置メーカにとってもメリットがある。なお、本発明の主題に直接関係しないが、伝送シミュレーション用モデルIBISはデファクトスタンダードになっており、自由にシミュレーションが行える環境にある。タイミング条件に関しても、同様の環境があると便利である。従来より、レイアウト設計において、回路設計者が実装制約条件を付加して、レイアウト設計者がレイアウト設計を行っているが、本発明によれば、実装制約条件を付加せずとも、設計品質を確保した設計が可能になる。上記したとおり、本実施例は、タイミング条件に関して、タイミングデータベースを作成することを特徴の1つとしている。このタイミングデータベースに、信号のインターフェースレベル等を付加すると、設計妥当性照合に幅が広がる。なお、前記実施例では、PLL属性は、別形式としているが、これらを統合するようにしてもよい。前記実施例では、図1に示したように、回路設計レイアウト設計を一貫したものとして説明しているが、例えば、図1のレイアウト設計の部分を、フロアプランレイアウト設計前検討に利用するようにしてもよい。なお、図1において、タイミングデータベース作成S1、接続情報抽出S4、部品がタイミング的に接続可能であるか否かの判定S5、配線遅延情報抽出S7、部品間のデータ配線、クロック配線のタイミング制約のチェックS8等は、コンピュータデータ処理装置で自動で行うようにしてもよいことは勿論である。また、回路設計、レイアウト設計も、回路設計ツール、レイアウト設計ツール等を用いて自動設計で行ってもよく、設計者が介在して行う半自動あるいは一部手動で行ってもよいことは勿論である。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。