基板の上方に半導体層を形成する工程と、前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記フッ素を含む領域を形成する工程は、前記半導体層を300°C以上に加熱することにより行なうものであることを特徴とする請求項1に記載の半導体装置の製造方法。前記フッ素を含む領域を形成する工程は、第1の熱処理工程と、第2の熱処理工程とを有し、前記第1の熱処理工程は、前記半導体層を500°C以上で加熱するものであって、前記第2の熱処理工程は、前記半導体層を500°C未満で加熱するものであることを特徴とする請求項1に記載の半導体装置の製造方法。前記フッ素を含む領域を形成する工程は、前記半導体層に赤外線を含む電磁波を照射することにより行なうものであることを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。前記半導体層を形成する工程は、基板の上方に第1の半導体層を形成する工程と、前記第1の半導体層の上方に第2の半導体層を形成する工程と、を有し、前記フッ素を含む領域は、前記リセスの底面の前記第2の半導体層に形成されるものであることを特徴とする請求項1から4のいずれかに記載の半導体装置の製造方法。前記半導体層を形成する工程は、基板の上方に第1の半導体層を形成する工程と、前記第1の半導体層の上方に第3の半導体層を形成する工程と、前記第3の半導体層の上方に第2の半導体層を形成する工程と、を有し、前記フッ素を含む領域は、前記リセスの底面の前記第2の半導体層または前記第3の半導体層に形成されるものであることを特徴とする請求項1から4のいずれかに記載の半導体装置の製造方法。前記半導体層を形成する工程は、前記第2の半導体層の上方に第4の半導体層を形成する工程を有し、前記リセスとなる開口部を形成する工程において、前記リセスは前記第4の半導体層を除去することにより形成されるものであることを特徴とする請求項5または6に記載の半導体装置の製造方法。前記電極はゲート電極であって、前記電極を形成する工程の後に、前記第1の半導体層または前記第2の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項5から7のいずれかに記載の半導体装置の製造方法。前記電極はゲート電極であって、前記半導体層を形成する工程の後、前記リセスとなる開口部を形成する工程の前に、前記第1の半導体層または前記第2の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項5から7のいずれかに記載の半導体装置の製造方法。基板の上方に形成された半導体層と、前記半導体層の一部を除去することにより形成された開口部となるリセスと、前記リセスの底面の前記半導体層に形成されたフッ素を含む領域と、前記リセスの内部表面及び前記半導体層上に形成された絶縁膜と、前記リセスが形成されている領域の前記絶縁膜上に形成された電極と、を有し、前記フッ素を含む領域は、前記リセスの底面に接して形成される第1のフッ素を含む領域と、前記第1のフッ素を含む領域の周囲の前記半導体層に形成される第2のフッ素を含む領域と、を含むものであって、前記第1のフッ素を含む領域は、前記第2のフッ素を含む領域よりもフッ素濃度が高いことを特徴とする半導体装置。ところで、このようなゲートリセス構造及びMIS構造のHEMTにおいては、ゲート絶縁膜に酸化アルミニウムを用いることによりトランジスタ動作時におけるゲートリーク電流を抑制している。また、ノーマリーオフ動作をより確実なものとするために、ゲートリセスが形成された領域の半導体層にフッ素注入する方法等がある。これらの方法等によりHEMTの特性を向上させることができる。しかしながら、ゲートリセスが形成されている領域の半導体層にフッ素を注入するためには、ゲートリセスを形成した後、イオン注入等によりフッ素を注入する工程が必要となるため、工程数が増加すること等から高コストなものとなる。また、ゲートリセス構造では、ゲートリセスにおける半導体層とゲート絶縁膜との間にトラップ準位が形成されやすく、このトラップ準位に電子がトラップされることにより、ゲート電圧のしきい値変動が生じ、ゲート電圧のしきい値にばらつきが生じてしまう。これにより、製造される半導体装置の均一性が低下し、歩留りが低下するといった問題点も有していた。このため、GaN系の半導体材料を用いたHEMTにおいて、ゲート電圧のしきい値バラツキの少ないノーマリーオフ化がされている半導体装置を低コストで得ることのできる半導体装置の製造方法及び半導体装置が望まれている。本実施の形態の一観点によれば、基板の上方に半導体層を形成する工程と、前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、を有することを特徴とする。また、本実施の形態の他の一観点によれば、基板の上方に形成された半導体層と、前記半導体層の一部を除去することにより形成された開口部となるリセスと、前記リセスの底面の前記半導体層に形成されたフッ素を含む領域と、前記リセスの内部表面及び前記半導体層上に形成された絶縁膜と、前記リセスが形成されている領域の前記絶縁膜上に形成された電極と、を有し、前記フッ素を含む領域は、前記リセスの底面に接して形成される第1のフッ素を含む領域と、前記第1のフッ素を含む領域の周囲の前記半導体層に形成される第2のフッ素を含む領域と、を含むものであって、前記第1のフッ素を含む領域は、前記第2のフッ素を含む領域よりもフッ素濃度が高いことを特徴とする。開示の半導体装置の製造方法及び半導体装置によれば、GaN系の半導体材料を用いたHEMTにおいて、ゲート電圧のしきい値バラツキの少ないノーマリーオフ化例えば、しきい値が0.5V以上がされた半導体装置を低コストで得ることができる。発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。第1の実施の形態半導体装置図1に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置はHEMTであり、半導体等からなる基板10の表面に形成された不図示のバッファ層上に、半導体層となる電子走行層21、スペーサ層22、電子供給層23、キャップ層24がエピタキシャル成長により積層して形成されている。また、電子供給層23及びキャップ層24にはリセス51となる開口部が形成されており、リセス51の底面及び側面を含むキャップ層24上には酸化アルミニウム等からなるゲート絶縁膜となる絶縁膜30が形成されている。ゲート電極41はリセスが形成されている領域に絶縁膜30を介して形成されており、ソース電極42及びドレイン電極43は電子供給層23と接して形成されている。尚、ソース電極42及びドレイン電極43は電子走行層21と接するものであってもよい。また、絶縁膜30、ゲート電極41、ソース電極42及びドレイン電極43の上部には絶縁体からなる保護膜を形成してもよい。基板10はSi基板、SiC基板、サファイアAl2O3基板等が用いられる。本実施の形態では、基板10として半絶縁性のSiC基板を用いている。第1の半導体層となる電子走行層21はi-GaNにより形成されており、第3の半導体層となるスペーサ層22はi-AlGaNにより形成されている。また、第2の半導体層となる電子供給層23はn-AlGaNにより形成されており、第4の半導体層となるキャップ層24はn-GaNにより形成されている。これにより、電子走行層21において電子供給層23に近い側に2次元電子ガス2DEG21aが形成される。ゲート絶縁膜となる絶縁膜30は、酸化アルミニウムAl2O3により形成されている。また、ゲート電極41は金または金を含む材料により形成されており、ソース電極42及びドレイン電極43は金属材料により形成されている。また、保護膜を形成する場合には、窒化シリコンSiN等の絶縁膜を成膜することにより形成する。本実施の形態における半導体装置においては、ゲートリセスとなるリセス51が形成された形成された領域の半導体層、即ち、リセス51の底面のスペーサ層22にはフッ素Fを含む領域25が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域25に存在しているフッ素が陰イオンになると、これに対応する領域の2DEG21aにおける電子の数が少なくなり、電子の少ない領域が形成される。2DEG21aにおける電子の少ない領域は、ゲート電極41が形成される領域の直下に形成されるため、ゲートリセス51を形成することとの相乗効果により、GaN系の半導体材料を用いたHEMTにおいて、ノーマリーオフをより確実なものとすることができる。半導体装置の製造方法次に、本実施の形態における半導体装置の製造方法について、図2~図4に基づき説明する。最初に、図2aに示すように、半絶縁性のSiC等からなる基板10上に不図示のバッファ層を形成し、更に、電子走行層21、スペーサ層22、電子供給層23、キャップ層24が順次形成された半導体層を形成する。尚、半導体層となる電子走行層21、スペーサ層22、電子供給層23及びキャップ層24はMOVPEMetalOrganicVaporPhaseEpitaxyによるエピタキシャル成長により形成される。具体的には、第1の半導体層となる電子走行層21は厚さが約3μmのi-GaNにより形成されており、第3の半導体層となるスペーサ層22は厚さが約5nmのi-GaNにより形成されている。第2の半導体層となる電子供給層23は厚さが約30nmのn-AlGaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。第4の半導体層となるキャップ層24は厚さが約10nmのn-GaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。これにより、電子走行層21とスペーサ層22との界面の近傍における電子走行層21には2DEG21aが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。次に、図2bに示すように、キャップ層24の表面に、レジストパターン61を形成する。レジストパターン61は、キャップ層24の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス51が形成される領域に開口部を有するレジストパターン61が形成される。次に、図2cに示すように、RIEReactiveIonEtching:反応性イオンエッチング等のドライエッチングを行なう。これにより、レジストパターン61が形成されていない領域におけるキャップ層24及び電子供給層23を除去し、スペーサ層22の表面を露出させゲートリセス51を形成する。この際、スペーサ層22の一部を除去してもよい。このRIE等のドライエッチングに用いられるエッチングガスは、フッ素系ガスフッ素成分を含むガスであり、SF6、CF4、C2F6、C3F8、CHF3、NF3、F2等が挙げられる。このようにしてリセス51が形成されるとともに、形成されたリセス51の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分52が付着している。この後、有機溶剤等によりレジストパターン61を除去する。次に、図3aに示すように、窒素雰囲気中で熱処理を行なう。この熱処理は300°C~1500°Cの温度範囲で1~20分間行なう。これにより、リセス51の側面及び底面の半導体層の表面に付着しているフッ素成分52に含まれるフッ素を半導体層に注入することができる。具体的に、この熱処理は、図5に示すように、常温から400°Cまで30秒で昇温し、その後、400°Cを30秒間保った後、400°Cから700°Cまで30秒間で昇温し、その後、700°Cを30秒間保ち、その後、加熱を停止することにより行なう。このように段階的に昇温することにより、温度上昇の際のオーバーシュートを防ぐことができ、均一で安定的な熱処理を行なうことができる。これによりリセス51の側面及び底面に付着しているフッ素成分52のフッ素をスペーサ層22等に注入すること、即ち、拡散させることができ、フッ素を含む領域25を形成することができる。この際、リセス51の側面に付着しているフッ素成分のフッ素によりリセス51の側面のキャップ層24及び電子供給層23にも注入される。尚、フッ素成分52とはフッ素分子等を含むものであり、リセス51の側面及び底面に付着しているフッ素が含まれる化合物を含むものである。本実施の形態では、この熱処理には、赤外線等のランプヒータを用いており、基板10の両面、または、基板10のリセス51が形成されている面に赤外線等を照射することにより加熱している。ランプヒータは、基板の表面を急激に加熱することができるため、リセス51の底面の半導体層に集中的にフッ素を注入することができる。また、基板10のリセス51が形成されている面を加熱することにより、この面のみを加熱することができる。よって、リセス51の近傍の半導体層の狭い領域に、フッ素を高濃度に注入することができる。次に、図3bに示すように、ゲートリセス51及びキャップ層24上にゲート絶縁膜となる絶縁膜30を形成する。具体的には、絶縁膜30として、酸化アルミニウムAl2O3膜を厚さが2nm~200nmとなるように成膜することにより形成する。本実施の形態では、厚さ約10mmの酸化アルミニウム膜を成膜することにより絶縁膜30を形成している。絶縁膜30の成膜方法としては、CVDChemicalVaporDeposition、ALDAtomicLayerDeposition、スパッタリング等が挙げられる。尚、絶縁膜30は、上述した酸化アルミニウム以外にも、Si、Al、Hf、Zr、Ti、Ta、Wの酸化物、窒化物、または、酸窒化物により形成してもよい。次に、図3cに示すように、ゲートリセス51が形成されている領域上に、絶縁膜30を介しゲート電極41を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極41が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ni/AuNi:10nm/Au:300nmを真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜30上に成膜された金属膜によりゲート電極41が形成される。次に、図4に示すように、ソース電極42及びドレイン電極43を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極42及びドレイン電極43が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、RIE等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜30及びキャップ層24を除去し、電子供給層23の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜30の除去にはフッ素系ガスを用い、キャップ層24の除去には塩素系ガスを用いる。この後、真空蒸着等によりTa/AlTa:20nm、Al:200nmの積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層23上に、Ta/Alからなるソース電極42及びドレイン電極43を形成することができる。また、リフトオフを行なった後に、例えば、550°Cの温度で熱処理を行なうことによりオーミックコンタクトさせることができる。尚、上記においては、ドライエッチングを行なうためのレジストパターンとリフトオフを行なうためのレジストパターンとを兼用させた場合について説明したが、各々別個に形成してもよい。即ち、上記においてはレジストパターンを2回形成する場合について説明したが、絶縁膜30に開口領域を形成するためのレジストパターンと、ソース電極42及びドレイン電極43を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は1回でよい。以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。図6は、半導体装置であるHEMTのゲート電極41、ゲート絶縁膜となる30、電子走行層21、スペーサ層22におけるコンダクションバンドの状態を示す。6Aはフッ素が注入されていないものであり、6Bは本実施の形態の半導体装置であるフッ素が注入されているものである。6Bに示されるように、フッ素を注入することにより、電子走行層21及びスペーサ層22におけるコンダクションバンドを上に押し上げることができ、ノーマリーオフをより確実にすることができる。また、フッ素を注入することにより、スペーサ層22において山部6Baが形成される。これにより絶縁膜30とスペーサ層22との界面29においてトラップ準位が形成されたとしても、2DEG21a等の電子は山部6Baを超えなければ、絶縁膜30とスペーサ層22との界面29に入り込むことができない。よって、トラップ準位に電子がトラップされにくくなる。従って、フッ素を注入することにより、フッ素の注入されていないものと比べて、絶縁膜30とスペーサ層22との界面29においてトラップされる電子の数を減らすことができ、ゲート電圧のしきい値変動を小さくすることができる。また、本実施の形態における半導体装置は、半導体層に形成されるフッ素を含む領域25は、スペーサ層22等ではなく、電子供給層23等に形成されたものであっても同様の効果を得ることができる。具体的には、図7に示すように、キャップ層24のみが除去されたリセス51を形成し、リセス51の底面の電子供給層23等にフッ素を含む領域25を形成したものであってもよい。この場合には、図2cに示す工程において、リセス51は、RIE等によりキャップ層24を除去することにより作製される。また、図8に示すように、キャップ層24及び電子供給層23の一部が除去されたリセス51を形成し、リセス51の底面の電子供給層23等にフッ素を含む領域25を形成したものであってもよい。この場合には、図2cに示す工程において、リセス51は、RIE等によりキャップ層24及び電子供給層23の一部を除去することにより作製される。以上により、本実施の形態における半導体装置であるトランジスタを作製することができる。上記説明では、半導体層がGaN及びAlGaNにより形成されている半導体装置について説明したが、本実施の形態は半導体層としてInAlN、InGaAlN等の窒化物半導体を用いた半導体装置においても同様に適用することができる。第2の実施の形態次に、第2の実施の形態について説明する。本実施の形態は、第1の実施の形態における半導体装置と同様の半導体装置の製造方法であって、第1の実施の形態における製造方法とは異なるものである。図9及び図10に基づき、本実施の形態における半導体装置の製造方法について説明する。最初に、図9aに示すように、半絶縁性のSiC等からなる基板10上に不図示のバッファ層を形成し、更に、電子走行層21、スペーサ層22、電子供給層23、キャップ層24が順次形成された半導体層を形成する。尚、半導体層となる電子走行層21、スペーサ層22、電子供給層23及びキャップ層24はMOVPEによるエピタキシャル成長により形成される。具体的には、第1の半導体層となる電子走行層21は厚さが約3μmのi-GaNにより形成されており、第3の半導体層となるスペーサ層22は厚さが約5nmのi-GaNにより形成されている。第2の半導体層となる電子供給層23は厚さが約30nmのn-AlGaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。第4の半導体層となるキャップ層24は厚さが約10nmのn-GaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。これにより、電子走行層21とスペーサ層22との界面の近傍における電子走行層21には2DEG21aが形成される。この後、図示はしないが素子分離領域を形成する。次に、図9bに示すように、ソース電極42及びドレイン電極43を形成する。具体的には、キャップ層24上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極42及びドレイン電極43が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、RIE等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域におけるキャップ層24を除去し、電子供給層23の表面を露出させる。この際行なわれるドライエッチングには塩素系ガスを用いる。この後、真空蒸着等によりTa/AlTa:20nm、Al:200nmの積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層23上に、Ta/Alからなるソース電極42及びドレイン電極43を形成することができる。また、リフトオフを行なった後に、例えば、550°Cの温度で熱処理を行なうことによりオーミックコンタクトさせることができる。尚、上記においては、ドライエッチングを行なうためのレジストパターンとリフトオフを行なうためのレジストパターンとを兼用させた場合について説明したが、各々別個に形成してもよい。即ち、上記においては、レジストパターンを2回形成する場合について説明したが、絶縁膜30に開口領域を形成するためのレジストパターンと、ソース電極42及びドレイン電極43を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は1回でよい。次に、図9cに示すように、キャップ層24の表面に、レジストパターン61を形成する。レジストパターン61は、キャップ層24の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス51が形成される領域に開口部を有するレジストパターン61が形成される。次に、図10aに示すように、RIE等のドライエッチングを行なうことにより、レジストパターン61が形成されていない領域におけるキャップ層24及び電子供給層23を除去し、スペーサ層22の表面を露出させゲートリセス51を形成する。この際、スペーサ層22の一部を除去してもよい。このRIE等のドライエッチングに用いられるエッチングガスは、フッ素系ガスフッ素成分を含むガスであり、SF6、CF4、C2F6、C3F8、CHF3、NF3、F2等が挙げられる。これにより、リセス51が形成されるとともに、形成されたリセス51の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分52が付着している。この後、有機溶剤等によりレジストパターン61を除去する。次に、図10bに示すように、窒素雰囲気中で熱処理を行なう。この熱処理は300°C~1500°Cの温度範囲で1~20分間行なう。これにより、リセス51の側面及び底面の半導体層の表面に付着しているフッ素成分52に含まれるフッ素を半導体層に注入することができ、スペーサ層22等にフッ素を含む領域25が形成される。具体的に、この熱処理は、図5に示すように、常温から400°Cまで30秒で昇温し、その後、400°Cを30秒間保った後、400°Cから700°Cまで30秒間で昇温し、その後、700°Cを30秒間保ち、その後、加熱を停止することにより行なう。次に、図10cに示すように、ゲートリセス51及びキャップ層24上にゲート絶縁膜となる絶縁膜30を形成する。具体的には、絶縁膜30として、酸化アルミニウムAl2O3膜を厚さが2nm~200nmとなるように成膜することにより形成する。本実施の形態では、厚さ約10mmの酸化アルミニウム膜を成膜することにより絶縁膜30を形成している。絶縁膜30の成膜方法としては、CVD、ALD、スパッタリング等が挙げられる。尚、絶縁膜30は、上述した酸化アルミニウム以外にも、Si、Al、Hf、Zr、Ti、Ta、Wの酸化物、窒化物、または、酸窒化物により形成してもよい。次に、図11に示すように、ゲートリセス51が形成されている領域上に、絶縁膜30を介しゲート電極41を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極41が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ni/AuNi:10nm/Au:300nmを真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜30上に成膜された金属膜によりゲート電極41が形成される。これにより、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第1の実施の形態と同様である。第3の実施の形態次に、第3の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図12~図14に基づき説明する。最初に、図12aに示すように、半絶縁性のSiC等からなる基板10上に不図示のバッファ層を形成し、更に、電子走行層21、スペーサ層22、電子供給層23、キャップ層24が順次形成された半導体層を形成する。尚、半導体層となる電子走行層21、スペーサ層22、電子供給層23及びキャップ層24はMOVPEによるエピタキシャル成長により形成される。具体的には、第1の半導体層となる電子走行層21は厚さが約3μmのi-GaNにより形成されており、第3の半導体層となるスペーサ層22は厚さが約5nmのi-GaNにより形成されている。第2の半導体層となる電子供給層23は厚さが約30nmのn-AlGaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。第4の半導体層となるキャップ層24は厚さが約10nmのn-GaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。これにより、電子走行層21とスペーサ層22との界面の近傍における電子走行層21には2DEG21aが形成される。この後、図示はしないが素子分離領域を形成する。次に、図12bに示すように、キャップ層24の表面に、レジストパターン61を形成する。レジストパターン61は、キャップ層24の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス51が形成される領域に開口部を有するレジストパターン61が形成される。次に、図12cに示すように、RIE等のドライエッチングを行なうことにより、レジストパターン61が形成されていない領域におけるキャップ層24及び電子供給層23の全部を除去し、スペーサ層22の表面を露出させゲートリセス51を形成する。この際、スペーサ層22の一部を除去してもよい。このRIE等のドライエッチングに用いられるエッチングガスは、フッ素系ガスであり、SF6、CF4、C2F6、C3F8、CHF3、NF3、F2等が挙げられる。これにより、リセス51が形成されるとともに、形成されたリセス51の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分52が付着している。この後、有機溶剤等によりレジストパターン61を除去する。次に、図13aに示すように、窒素雰囲気中で熱処理を行なう。この熱処理は、図15に示すように、常温から400°Cまで昇温、所定の時間400°Cを維持、400°Cから700°Cまで昇温、所定の時間700°Cを維持、700°Cから900°Cまで昇温し、そして900°Cを20秒間保つ。尚、加熱開始から900°Cに到達するまでの時間は約1分である。この後、約1分以内で400°Cまで温度を降下させた後、400°Cを1分保ち、その後加熱を停止する。尚、本実施の形態では、昇温から900°Cの加熱が終了するまでを第1の熱処理と称し、900°Cの加熱が終了した後、400°Cの加熱が終了するまでを第2の熱処理と称する。この熱処理により、リセス51の周囲の半導体層にフッ素濃度の高い第1のフッ素を含む領域125aが形成され、第1のフッ素を含む領域125aの周囲には第1のフッ素を含む領域125aよりもフッ素濃度の低い第2のフッ素を含む領域125bが形成される。本実施の形態においては、フッ素を含む領域125は、1のフッ素を含む領域125a及び第2のフッ素を含む領域125bにより形成される。即ち、第1のフッ素を含む領域125aは、第1の熱処理における加熱から900°Cまでの熱処理において形成される。これは、短時間で高温の熱処理を行なうことにより、フッ素はリセス51近傍の半導体層の欠陥等に素早く入り込むため、フッ素が高濃度となる第1のフッ素を含む領域125aを形成することができる。この後、第2の熱処理において温度を400°Cまで降下させ、400°Cの熱処理を行なうことにより、フッ素が低濃度となる第2のフッ素を含む領域125b形成することができる。フッ素は半導体層の欠陥等に一旦入り込むと、入り込んだ状態が維持されるため、第1の熱処理によりリセス51の近傍の半導体層に入り込んだフッ素は、第2の熱処理においてもそのままの状態にある。第2の熱処理では、第1の熱処理で半導体層の欠陥に入り込むことのできなかったフッ素が第1のフッ素を含む領域125aの周囲の半導体層に入り込み第1のフッ素を含む領域125aよりもフッ素濃度の低い第2のフッ素を含む領域125bが形成される。尚、一度加熱することにより半導体層内に取り込まれたフッ素は、500°C未満の温度でも半導体層内を拡散する。よって、500°C未満の第2の熱処理においても、第2のフッ素を含む領域125bを形成することができる。次に、図13bに示すように、ゲートリセス51及びキャップ層24上にゲート絶縁膜となる絶縁膜30を形成する。本実施の形態では、絶縁膜30として、酸化アルミニウムAl2O3膜を厚さが2nm~200nmとなるように成膜することにより形成する。より具体的には、厚さ約10mmの酸化アルミニウム膜を成膜することにより絶縁膜30を形成している。絶縁膜30の成膜方法としては、CVD、ALD、スパッタリング等が挙げられる。尚、絶縁膜30は、上述した酸化アルミニウム以外にも、Si、Al、Hf、Zr、Ti、Ta、Wの酸化物、窒化物、または、酸窒化物により形成してもよい。次に、図13cに示すように、ゲートリセス51が形成されている領域上に、絶縁膜30を介しゲート電極41を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極41が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ni/AuNi:10nm/Au:300nmを真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜30上に成膜された金属膜によりゲート電極41が形成される。次に、図14に示すように、ソース電極42及びドレイン電極43を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極42及びドレイン電極43が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、RIE等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜30及びキャップ層24を除去し、電子供給層23の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜30の除去にはフッ素系ガスを用い、キャップ層24の除去には塩素系ガスを用いる。この後、真空蒸着等によりTa/AlTa:20nm、Al:200nmの積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層23上に、Ta/Alからなるソース電極42及びドレイン電極43を形成することができる。また、リフトオフを行なった後に、例えば、550°Cの温度で熱処理を行なうことによりオーミックコンタクトさせることができる。以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。図16は、本実施の形態における半導体装置の構造を示すものであり、図17は、リセス51が形成されている領域のコンダクションバンドの状態図である。6Cは本実施の形態におけるフッ素が注入されている半導体装置の状態を示すものである。6Cに示されるように、本実施の形態における半導体装置では、電子走行層21及びスペーサ層22におけるコンダクションバンドを更に上に押し上げることができ、より一層ノーマリーオフを確実にすることができる。また、スペーサ層22に形成される山部6Caもより高くすることができるため、絶縁膜30とスペーサ層22との界面29においてトラップされる電子をより少なくすることができ、ゲート電圧のしきい値変動をより小さくすることができる。尚、上記以外については、第1の実施の形態と同様であり、また、第2の実施の形態についても、同様に適用することができる。第4の実施の形態次に、第4の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図18~図20に基づき説明する。最初に、図18aに示すように、半絶縁性のSiC等からなる基板10上に不図示のバッファ層を形成し、更に、電子走行層21、スペーサ層22、電子供給層23、キャップ層24が順次形成された半導体層を形成する。尚、半導体層となる電子走行層21、スペーサ層22、電子供給層23及びキャップ層24はMOVPEによるエピタキシャル成長により形成される。具体的には、第1の半導体層となる電子走行層21は厚さが約3μmのi-GaNにより形成されており、第3の半導体層となるスペーサ層22は厚さが約5nmのi-GaNにより形成されている。第2の半導体層となる電子供給層23は厚さが約30nmのn-AlGaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。第4の半導体層となるキャップ層24は厚さが約10nmのn-GaNにより形成されており、不純物濃度が5×1018cm-3となるように不純物元素としてSiがドープされている。これにより、電子走行層21とスペーサ層22との界面の近傍における電子走行層21には2DEG21aが形成される。この後、図示はしないが素子分離領域を形成する。次に、図18bに示すように、キャップ層24の表面に、レジストパターン61を形成する。レジストパターン61は、キャップ層24の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス51が形成される領域に開口部を有するレジストパターン61が形成される。次に、図18cに示すように、RIE等のドライエッチングを行なうことにより、レジストパターン61が形成されていない領域におけるキャップ層24及び電子供給層23の全部を除去し、スペーサ層22の表面を露出させゲートリセス51を形成する。この際、スペーサ層22の一部を除去してもよい。このRIE等のドライエッチングに用いられるエッチングガスは、フッ素系ガスであり、SF6、CF4、C2F6、C3F8、CHF3、NF3、F2等が挙げられる。これにより、リセス51が形成されるとともに、形成されたリセス51の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分52が付着している。この後、有機溶剤等によりレジストパターン61を除去する。次に、図19aに示すように、窒素雰囲気中で熱処理を行なう。この熱処理は、図21に示すように、常温から400°Cまで昇温、所定の時間400°Cを維持、400°Cから700°Cまで昇温、所定の時間700°Cを維持、700°Cから900°Cまで昇温し、そして900°Cを20秒間保つ。尚、加熱開始から900°Cに到達するまでの時間は約1分である。この後、約2分で400°Cまで温度を降下させた後、400°Cを1分保ち、その後加熱を停止することにより行なう。尚、本実施の形態では、加熱から900°Cの加熱が終了するまでを第1の熱処理と称し、900°Cの加熱終了後、温度を徐々に降下させ400°Cとなるまでを第3の熱処理と称し、400°Cの加熱の開始から終了までを第2の熱処理と称する。この熱処理により、リセス51の周囲の半導体層には、第1のフッ素を含む領域225a、第1のフッ素を含む領域225aの周囲に第3のフッ素を含む領域225c、第3のフッ素を含む領域225cの周囲に第2のフッ素を含む領域225bが形成される。第1のフッ素を含む領域225aはフッ素濃度が高い領域であり、第2のフッ素を含む領域225bはフッ素濃度が第1のフッ素を含む領域225aよりもフッ素濃度が低い領域である。第3のフッ素を含む領域225cは、第1のフッ素を含む領域225aのフッ素濃度から第2のフッ素を含む領域225bのフッ素濃度までフッ素濃度が傾斜している領域である。即ち、第1のフッ素を含む領域225aは、第1の熱処理における加熱から900°Cまでの熱処理において形成される。これは、短時間で高温の熱処理を行なうことにより、フッ素はリセス51近傍の半導体層の欠陥等に素早く入り込むため、フッ素が高濃度となる第1のフッ素を含む領域225a形成することができる。この後、第3の熱処理において、温度を400°Cまで徐々に降下しながら加熱することにより、フッ素濃度に傾斜を有する第3のフッ素を含む領域225cが形成される。この後、第2の熱処理において、400°Cの熱処理を行なうことにより、フッ素が低濃度となる第2のフッ素を含む領域225bが形成される。このように、第3の熱処理において、900°Cから400°Cまで徐々に温度を低下させることにより、第1のフッ素を含む領域225aと第2のフッ素を含む領域225bとの間にフッ素濃度が傾斜している第3のフッ素を含む領域225cを形成することができる。次に、図19bに示すように、ゲートリセス51及びキャップ層24上にゲート絶縁膜となる絶縁膜30を形成する。具体的には、絶縁膜30として、酸化アルミニウムAl2O3膜を厚さが2nm~200nmとなるように成膜することにより形成する。本実施の形態では、厚さ約10mmの酸化アルミニウム膜を成膜することにより絶縁膜30を形成している。絶縁膜30の成膜方法としては、CVD、ALD、スパッタリング等が挙げられる。尚、絶縁膜30は、上述した酸化アルミニウム以外にも、Si、Al、Hf、Zr、Ti、Ta、Wの酸化物、窒化物、または、酸窒化物により形成してもよい。次に、図19cに示すように、ゲートリセス51が形成されている領域上に、絶縁膜30を介しゲート電極41を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極41が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ni/AuNi:10nm/Au:300nmを真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜30上に成膜された金属膜によりゲート電極41が形成される。次に、図20に示すように、ソース電極42及びドレイン電極43を形成する。具体的には、絶縁膜30上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極42及びドレイン電極43が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、RIE等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜30及びキャップ層24を除去し、電子供給層23の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜30の除去にはフッ素系ガスを用い、キャップ層24の除去には塩素系ガスを用いる。この後、真空蒸着等によりTa/AlTa:20nm、Al:200nmの積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層23上に、Ta/Alからなるソース電極42及びドレイン電極43を形成することができる。また、リフトオフを行なった後に、例えば、550°Cの温度で熱処理を行なうことによりオーミックコンタクトさせることができる。以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。図22は、本実施の形態における半導体装置の構造を示すものであり、図23は、リセス51が形成されている領域のコンダクションバンドの状態図である。6Dは本実施の形態におけるフッ素が注入されている半導体装置の状態を示すものである。6Dに示されるように、本実施の形態における半導体装置では、第1のフッ素を含む領域225aと第2のフッ素を含む領域225bとの間に、フッ素濃度が傾斜している第3のフッ素を含む領域225cが形成されている。これにより、電子走行層21及びスペーサ層22におけるコンダクションバンドを更に上に押し上げることができ、より一層ノーマリーオフを確実にすることができる。また、スペーサ層22に形成される山部6Daをより高くすることができるため、絶縁膜30とスペーサ層22との界面29においてトラップされる電子をより少なくすることができ、ゲート電圧のしきい値変動をより小さくすることができる。尚、上記以外については、第1の実施の形態及び第3の実施の形態と同様であり、また、第2の実施の形態においても、同様に適用することができる。第5の実施の形態次に、第5の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。本実施の形態における半導体デバイスは、第1から第4の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図24に基づき説明する。尚、図24は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第1から第4の実施の形態に示されているものとは、異なっている。最初に、第1から第4の実施の形態において製造された半導体装置をダイシング等により切断することにより、GaN系の半導体材料のHEMTの半導体チップ410を形成する。この半導体チップ410をリードフレーム420上に、ハンダ等のダイアタッチ剤430により固定する。次に、ゲート電極441をゲートリード421にボンディングワイヤ431により接続し、ソース電極442をソースリード422にボンディングワイヤ432により接続し、ドレイン電極443をドレインリード423にボンディングワイヤ433により接続する。尚、ボンディングワイヤ431、432、433はAl等の金属材料により形成されている。尚、本実施の形態におけるゲート電極441はゲート電極パッドであり、第1から第4の実施の形態におけるゲート電極41と接続されている。同様に、ソース電極442はソース電極パッドでありソース電極42と接続されており、ドレイン電極443はドレイン電極パッドでありドレイン電極43と接続されている。次に、トランスファーモールド法によりモールド樹脂440による樹脂封止を行なう。このようにして、GaN系の半導体材料を用いたHEMTのディスクリートパッケージされている半導体デバイスを作製することができる。また、本実施の形態における電源装置及び高周波増幅器は、第1から第4の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。図25に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置460は、高圧の一次側回路461、低圧の二次側回路462及び一次側回路461と二次側回路462との間に配設されるトランス463を備えている。一次側回路461は、交流電源464、いわゆるブリッジ整流回路465、複数のスイッチング素子図25に示す例では4つ466及び一つのスイッチング素子467等を備えている。二次側回路462は、複数のスイッチング素子図25に示す例では3つ468を備えている。図25に示す例では、第1から第4の実施の形態における半導体装置を一次側回路461のスイッチング素子466及び467として用いている。尚、一次側回路461のスイッチング素子466及び467は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路462において用いられているスイッチング素子468はシリコンにより形成される通常のMISFETmetalinsulatorsemiconductorfieldeffecttransistorを用いている。また、図26に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器470は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器470は、ディジタルプレディストーション回路471、ミキサー472、パワーアンプ473及び方向性結合器474を備えている。ディジタルプレディストーション回路471は、入力信号の非線形歪みを補償する。ミキサー472は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅する。図26に示す例では、パワーアンプ473は、第1から第4の実施の形態における半導体装置を有している。方向性結合器474は、入力信号や出力信号のモニタリング等を行なう。図26に示す回路では、例えば、スイッチの切り替えにより、ミキサー472により出力信号を交流信号とミキシングしてディジタルプレディストーション回路471に送出することが可能である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1基板の上方に半導体層を形成する工程と、前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。付記2前記半導体層は窒化物半導体であることを特徴とする付記1に記載の半導体装置。付記3前記リセスとなる開口部を形成する工程は、前記半導体層上に前記リセスが形成される領域に開口を有するレジストパターンを形成する工程と、前記レジストパターンの開口における半導体層をドライエッチングにより除去する工程と、を有することを特徴とする付記1または2に記載の半導体装置の製造方法。付記4前記リセスとなる開口部を形成する工程は、前記半導体層を除去する工程の後に、前記レジストパターンを除去する工程を含むものであることを特徴とする付記3に記載の半導体装置の製造方法。付記5前記ドライエッチングは、反応性イオンエッチングRIEであることを特徴とする付記1から4のいずれかに記載の半導体装置の製造方法。付記6前記フッ素を含む領域を形成する工程は、前記半導体層を300°C以上に加熱することにより行なうものであることを特徴とする付記1から5のいずれかに記載の半導体装置の製造方法。付記7前記フッ素を含む領域を形成する工程は、第1の熱処理工程と、第2の熱処理工程とを有し、前記第1の熱処理工程は、前記半導体層を500°C以上で加熱するものであって、前記第2の熱処理工程は、前記半導体層を500°C未満で加熱するものであることを特徴とする付記1から5のいずれかに記載の半導体装置の製造方法。付記8前記第1の熱処理工程と前記第2の熱処理工程との間に第3の熱処理工程を有し、前記第3の熱処理工程は、前記第1の熱処理工程の温度から前記第2の熱処理工程の温度まで、所定の時間で温度を降下させながら加熱するものであることを特徴とする付記6に記載の半導体装置の製造方法。付記9前記フッ素を含む領域を形成する工程は、前記半導体層に赤外線を含む電磁波を照射することにより行なうものであることを特徴とする付記1から8のいずれかに記載の半導体装置の製造方法。付記10前記赤外線を含む電磁波は、前記リセスが形成されている面に照射されるものであることを特徴とする付記9に記載の半導体装置の製造方法。付記11前記半導体層を形成する工程は、基板の上方に第1の半導体層を形成する工程と、前記第1の半導体層の上方に第2の半導体層を形成する工程と、を有し、前記フッ素を含む領域は、前記リセスの底面の前記第2の半導体層に形成されるものであることを特徴とする付記1から10のいずれかに記載の半導体装置の製造方法。付記12前記半導体層を形成する工程は、基板の上方に第1の半導体層を形成する工程と、前記第1の半導体層の上方に第3の半導体層を形成する工程と、前記第3の半導体層の上方に第2の半導体層を形成する工程と、を有し、前記フッ素を含む領域は、前記リセスの底面の前記第2の半導体層または前記第3の半導体層に形成されるものであることを特徴とする付記1から10のいずれかに記載の半導体装置の製造方法。付記13前記半導体層を形成する工程は、前記第2の半導体層の上方に第4の半導体層を形成する工程を有し、前記リセスとなる開口部を形成する工程において、前記リセスは前記第4の半導体層を除去することにより形成されるものであることを特徴とする付記11または12に記載の半導体装置の製造方法。付記14前記電極はゲート電極であって、前記電極を形成する工程の後に、前記第1の半導体層または前記第2の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記11から13のいずれかに記載の半導体装置の製造方法。付記15前記電極はゲート電極であって、前記半導体層を形成する工程の後、前記リセスとなる開口部を形成する工程の前に、前記第1の半導体層または前記第2の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記11から13のいずれかに記載の半導体装置の製造方法。付記16基板の上方に形成された半導体層と、前記半導体層の一部を除去することにより形成された開口部となるリセスと、前記リセスの底面の前記半導体層に形成されたフッ素を含む領域と、前記リセスの内部表面及び前記半導体層上に形成された絶縁膜と、前記リセスが形成されている領域の前記絶縁膜上に形成された電極と、を有し、前記フッ素を含む領域は、前記リセスの底面に接して形成される第1のフッ素を含む領域と、前記第1のフッ素を含む領域の周囲の前記半導体層に形成される第2のフッ素を含む領域と、を含むものであって、前記第1のフッ素を含む領域は、前記第2のフッ素を含む領域よりもフッ素濃度が高いことを特徴とする半導体装置。付記17前記第1のフッ素を含む領域と前記第2のフッ素を含む領域との間には、前記第1のフッ素を含む領域のフッ素濃度から、前記第2のフッ素を含む領域のフッ素濃度まで、フッ素濃度が傾斜している第3のフッ素を含む領域が形成されていることを特徴とする付記16に記載の半導体装置。付記18前記半導体層は、基板の上方に形成された第1の半導体層と、前記第1の半導体層の上方に形成された第2の半導体層と、を有し、前記リセスは前記第2の半導体層の一部を除去することにより形成されるものであって、前記第1の半導体層は、GaNを含むものであって、前記第2の半導体層は、AlGaNを含むものであることを特徴とする付記16または17に記載の半導体装置。付記19付記16から18のいずれかに記載の半導体装置を有することを特徴とする電源装置。付記20付記16から18のいずれかに記載の半導体装置を有することを特徴とする増幅器。