"支持基体上にオーミック接触するGaN層を有する基板の第1領域上においてスイッチング素子を構成し、第1導電型ドリフト層を有するFETと、前記基板の第2領域上に位置する第1導電型層にショットキー接触する電極を有するSBDSchottkyBarrierDiodeとを備え、前記FETと前記SBDとは並列配置されており、前記基板の裏面に、前記FETの裏面電極および前記SBDの裏面電極を備えることを特徴とする、半導体装置。前記第1領域の第1導電型ドリフト層上に開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該開口部内側面に接して該FETのチャネル形成部が筒状に位置し、前記開口部における前記第2導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が位置し、前記第2導電型層は前記第1領域から前記第2領域へと延在しており、前記SBDのショットキー電極と接触していることを特徴とする、請求項1に記載の半導体装置。前記チャネル部は、キャリアが走行する第1のGaN系半導体層と、該第1のGaN系半導体層よりもバンドギャップが大きい第2のGaN系半導体層とを備えた、再成長層であることを特徴とする、請求項1または2に記載の半導体装置。前記FETにおけるゲート電極を被覆する層間絶縁膜を備え、該層間絶縁膜に被覆されていないFETの上面電極、および、該FETに対応する前記SBDのショットキー電極が、共通の配線層で電気的に接続されていることを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。前記FETの第1導電型ドリフト層上に畝状に延びる開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該畝状に延びる開口部内側面に接して該FETのチャネル形成部が延在し、前記畝状開口部における前記第2導電型層の内側面と、前記チャネル形成部を挟むようにゲート電極が延在しており、平面的に見て、前記延在するゲート電極を挟むように2本のソース電極が延在し、その2本のソース電極に沿うように、前記SBDのショットキー電極が延在しており、該SBDのショットキー電極に前記第2導電型層が接触していることを特徴とする、請求項1に記載の半導体装置。第1チップ及び該第1チップとは別体の第2チップを備えた、直流電力と3相交流電力とを相互に変換するインバータであって、前記第1チップおよび第2チップは、ともに、第1相に対応する請求項1~5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、第2相に対応する請求項1~5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、かつ第3相に対応する請求項1~5のいずれか1項に記載の半導体装置におけるFETを1つ以上及び前記SBDを1つ以上有し、前記第1相~第3相のそれぞれにおいて、第1チップの裏面電極と第2チップの上面電極とが配線で接続されていることを特徴とする、半導体装置。支持基体上にオーミック接触するGaN層を有するGaN基板を準備する工程と、前記GaN基板上に、第1導電型GaN系ドリフト層/第2導電型GaN系層/第1導電型GaN系キャップ層、のエピタキシャル積層体を形成する工程と、前記GaN基板上の第1領域の前記エピタキシャル積層体をエッチングすることで、前記第1導電型GaN系ドリフト層に到達するFET開口部を設ける工程と、前記開口部の内側面に接してチャネル形成層を形成する工程と、前記第1領域をレジスト膜でマスクして、第2領域の前記チャネル形成層および前記エピタキシャル積層体をエッチングすることで、前記第1導電型GaN系ドリフト層に到達するSBD開口部を設ける工程と、前記SBD開口部内の前記第1導電型GaN系ドリフト層にショットキー接触する電極を形成することを特徴とする、半導体装置の製造方法。支持基体上にオーミック接触するGaN層を有するGaN基板を準備する工程と、前記GaN基板上に、第1導電型GaN系ドリフト層/第2導電型GaN系層/第1導電型GaN系キャップ層、のエピタキシャル積層体を形成する工程と、前記GaN基板の第1領域および第2領域の前記エピタキシャル積層体をエッチングすることで、該第1領域に前記第1導電型GaN系ドリフト層に到達するFET開口部を設ける工程と、前記FET開口部および未エッチングの前記エピタキシャル積層体を覆うようにHEMT構造を形成する工程と、前記FET開口部において、前記第2導電型GaN系層の開口部内側面と、前記HEMT構造を挟むようにゲート電極を形成する工程と、前記GaN基板の第1領域および第2領域の前記エピタキシャル積層体およびHEMT構造をエッチングすることで、かつ第2領域に前記第1導電型GaN系ドリフト層に達するSBD開口部を設ける工程と、前記SBD開口部において、前記絶縁膜を貫通する孔をあけて、前記第1導電型GaN系ドリフト層にショットキー接触する電極を形成することを特徴とする、半導体装置の製造方法。上記の装置によれば、オン抵抗と耐圧性能は向上するかもしれないが、装置全体の構造が複雑になる。また、大電流のスイッチング素子では、電流を半導体積層体の厚み方向に流す縦型素子が用いられる趨勢にあるが、縦型の素子とした場合、保護素子のSBDの周長で電流容量が決まるため、電流容量を増大させにくく、大電流のサージ電圧等が印加されたとき十分な電流を逃がすことができない。本発明は、サージ電圧等に対するバイパス用の保護部を備え、耐圧性能および低いオン抵抗低いオン電圧を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を提供することを目的とする。本発明の半導体装置は、第1導電型の基板と、基板の第1領域上においてスイッチング素子を構成し、第1導電型ドリフト層を有するFETと、基板の第2領域上に位置する第1導電型層にショットキー接触する電極を有するSBDとを備える。そして、FETとSBDとは並列配置されており、基板がGaN基板であり、該GaN基板の裏面に、FETの裏面電極およびSBDの裏面電極ショットキー電極と対をなすを備えることを特徴とする。ここで、本発明の半導体装置は、弱電関係の電子機器、重電関係の電気装置、カーエレクトロニクス関係の電気装置、電車等の電気装置など、すべての電気装置を含むことを意図している。上記の構成によって、同一のGaN基板上に、スイッチング素子の縦型FETと縦型SBDとが並列配置されており、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板は導電性であり、裏面に直接、オーミック接触する裏面電極、たとえばFETのドレイン電極やSBDのカソード電極を設けることができる。裏面電極が同じ機会に成膜された一体物であって、上記のドレイン電極およびカソード電極の共通電極であってもよく、この場合、簡単構造および小型化が推進される。上記のFETは、チャネルをMOS構成としてもよいし、2次元電子ガス等を生じるHEMT構成としてもよい。また、GaN基板に、直接、GaN系ドリフト層等を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板へのFETとSBDの搭載および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板上に形成されるGaN系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネルをHEMT構成とする場合、ワイドギャップ半導体の中で、SiC等と比較して、GaNは、ヘテロデバイスを形成することが容易でありエピタキシャル成長するバンドギャップが異なる多くの結晶が備わっている、2次元電子ガス層等のチャネルを容易に形成することができる。このため、非常に低いオン抵抗を得ることが可能になる。なお、SBDの第1導電型層はドリフト層と呼ぶことができるが、FETの第1導電型ドリフト層と区別するために、ここでの説明ではドリフトは付さずに単に第1導電型層と記している。製造方法等の説明では、所定の製造方法において、FETとSBDとに共通の第1導電型ドリフト層を形成する場合があるので、その場合には両方にドリフトを付す。SBDの第1導電型層と、FETの第1導電型ドリフト層とは、同じ成膜機会に成膜されたものであってもいし、また別の機会に成膜したものであってもよい。また、後で説明するように同じ成膜機会に成膜した場合でも、FETとSBDとの間に、電流の出入りを防止したり、または出入りの障害となるものを配置してもよい。第1領域の第1導電型ドリフト層上に開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該開口部内側面に接して該FETのチャネル形成部が筒状に位置し、開口部における第2導電型層の内側面と、チャネル形成部を挟むようにゲート電極が位置し、第2導電型層は第1領域から第2領域へと延在しており、SBDのショットキー電極と接触している構成をとることができる。これによって、延在する第2導電型層によって、SBDのショットキー電極に対するガードリングを形成することができ、SBDの耐圧性能を向上させることができる。第2導電型層とSBDのショットキー電極とは、オーミック接触でなくてもよいが、オーミック接触によって耐圧性能はより一層向上する。なお、チャネル形成部は、HEMT構成の場合は再成長層であり、チャネル形成部自身がチャネルを含む場合HEMT構成と、チャネル形成部自身はチャネルを含まず、第2導電型層に反転層のチャネルを形成するための絶縁膜の場合MOS構成との両方の場合を含む。チャネル部を、キャリアが走行する第1のGaN系半導体層と、該第1のGaN系半導体層よりもバンドギャップが大きい第2のGaN系半導体層とを備えた、再成長層とすることができる。これによって、チャネル部を、高移動度の2次元電子ガスにより構成することができ、オン抵抗を低下させることができる。第2領域上の第1導電型層が第1領域に延在してFETのドリフト層を構成し、該第1導電型層の第1領域と第2領域との間に、d1電流の障害物を配置せず連続体とするか、d2i型GaN系層を介在させるか、d3絶縁層を介在させるか、又はd4溝を配置することができる。これによって、信頼性、サージに対する耐性等の各種要求レベルに応じられるように、FETとSBDとの電気的分離を、強弱任意のレベルで行うことができる。GaN基板に、FETが2つ以上まとまって位置するFET領域と、SBDが2つ以上まとまって位置するSBD領域とが、境界を接して配置され、FETは、各別に、またはグループ別に、対応するいずれかのSBDと並列接続される構成をとることができる。ここで、同じグループに属するFETに並列接続されるSBDは、当該同じグループに属する。これによって、大電流に対応しながら、配線を簡単な構成にすることができる。たとえば、複数のFETを要する大電流を扱う装置において、その1グループの複数のFETおよび1つ又は複数のSBDを、上記の境界に交差する方向に沿って配置する境界を挟むSBDとFETの上面電極アノード、ソース電極を導電接続させることで、その大電流の電流経路を簡単に成膜することができ、製造工程を簡単化することができる。GaN基板に、FETが2つ以上まとまって位置するFET領域が2領域以上、およびSBDが2つ以上まとまって位置するSBD領域が1領域以上、設けられ、2領域以上のFETと1領域以上のSBDとが、一方の領域間に他方の領域が介在するように配置され、FETは、各別に、またはグループ別に、対応するいずれかのSBDと並列接続される構成をとることができる。これによれば、FETとSBDとを合わせてグループ分けし易いので、並列接続される同じグループを、複数、選ぶことが容易になる。さらに同じグループ内で、同じ位相でオンオフする同位相サブグループへの区分けも容易にできる。このため、複数のFETを同位相でオンオフするような大電流に対応する電流経路および信号線の区分けを、ともに簡単な構造で実現しやすくなる。さらに、FET領域とSBD領域とが隣り合って位置するので、FET領域およびSBD領域で発生する熱が、隣接する領域に伝達されやすい。このため、大電流に対して簡単な構造で対応しながら、局所的に高温にならず、耐熱性を向上させることができる。GaN基板に、FETが2つ以上およびSBDが1つ以上配置され、各FETの隣接位置の少なくとも1つにSBDが位置し、FETは、各別に、またはグループ別に、対応するいずれかのSBDと並列接続される構成をとることができる。これによって、FETを流れる大電流によって発生する熱を放散させることができる。また、サージ電圧等によってSBDに発生する熱の放散にも有利である。複数のFETにおけるゲート電極を被覆する層間絶縁膜を備え、該層間絶縁膜に被覆されていないFETの上面電極、および、該FETに対応するSBDのショットキー電極が、各別に、またはグループ別に、共通の配線層で電気的に接続される構成とすることができる。これによって、大電流の電流経路を、ゲート電極に接続される信号配線と確実に絶縁をとりながら、まとめて簡単構造にして、簡単な製造工程によって容易に形成することができる。FETの第1導電型ドリフト層上に畝状に延びる開口部が設けられた第2導電型層及び第1導電型キャップ層を備え、該畝状に延びる開口部内側面に接して該FETのチャネル形成部が延在し、畝状開口部における第2導電層の内側面と、チャネル形成部を挟むようにゲート電極が延在しており、平面的に見て、延在するゲート電極を挟むように2本のソース電極が延在し、その2本のソース電極に沿うように、SBDのショットキー電極が延在しており、該SBDのショットキー電極に第2導電型層が接触する構成とすることができる。これによって、FETの上面電極ソース電極とゲート電極とを、たとえば櫛歯状に形成することができる。ショットキー電極は、FETの上面電極と電気的に連続するように配置する。たとえば、平面的に見て、2本の相対向する根本部電極の間にFETおよびSBDを形成するとして、一方の根本部電極からFETの2本の上面電極ソース電極と、その脇のSDBのショットキー電極とを櫛歯状に延ばし、他方の根本部電極からFETのゲート電極を、1本または2本、上面電極の間に挿入するように延在させる構造をとることができる。FETのゲート電極および上面電極を密に配置することで、高い電流密度を保持しながら大電流を厚み方向に流すことができる。そして、SBDのショットキー電極にはFETの第2導電型層が延在して接触するので、第2導電型層がガードリングと同様の作用を得ることができる。第1チップ及び該第1チップとは別体の第2チップを備えた、直流電力と3相交流電力とを相互に変換するインバータであって、第1チップおよび第2チップは、ともに、第1相U相に対応する上記のいずれかの半導体装置におけるFETを1つ以上及びSBDを1つ以上有し、第2相V相に対応する上記のいずれかの半導体装置におけるFETを1つ以上及びSBDを1つ以上有し、かつ第3相W相に対応する上記のいずれかの半導体装置におけるFETを1つ以上及びSBDを1つ以上有し、第1相U相~第3相W相のそれぞれにおいて、第1チップの裏面電極と第2チップの上面電極とが配線で接続される構成とすることができる。これによって、優れた耐圧性能および低いオン抵抗を持つ、3相AC-DCインバータの構造を簡単化し、かつ装置全体を小型化することができる。本発明の半導体装置の製造方法は、GaN基板を準備する工程と、GaN基板上に、第1導電型GaN系ドリフト層/第2導電型GaN系層/第1導電型GaN系キャップ層、のエピタキシャル積層体を形成する工程と、GaN基板上の第1領域のエピタキシャル積層体をエッチングすることで、第1導電型GaN系ドリフト層に到達するFET開口部を設ける工程と、開口部の内側面に接してチャネル形成層を形成する工程と、第1領域をレジスト膜でマスクして、第2領域のチャネル形成層およびエピタキシャル積層体をエッチングすることで、第1導電型GaN系ドリフト層に到達するSBD開口部を設ける工程と、SBD開口部内の第1導電型GaN系ドリフト層にショットキー接触する電極を形成することを特徴とする。上記の方法によって、GaN基板上に、保護回路付きのFETを形成することができる。GaN系半導体層は、バンドギャップの異なるGaN系半導体を積層してヘテロ界面を形成することが容易でありエピタキシャル成長するバンドギャップが異なる多くのGaN系半導体が存在する、チャネルをHEMTによって構成しやすいためオン抵抗を非常に低くすることが可能である。また、GaN系半導体は、耐圧性能に優れている。この結果、耐圧性能およびオン抵抗に優れたスイッチング素子を、簡単な構造で、小型化して形成することができる。このFETは、電流をエピタキシャル積層体の厚み方向に流す縦型素子であるので、大電流を流すことができる。本発明の別の半導体装置の製造方法は、GaN基板を準備する工程と、GaN基板上に、第1導電型GaN系ドリフト層/第2導電型GaN系層/第1導電型GaN系キャップ層、のエピタキシャル積層体を形成する工程と、GaN基板の第1領域および第2領域のエピタキシャル積層体をエッチングすることで、該第1領域に第1導電型GaN系ドリフト層に到達するFET開口部を、かつ該第2領域に第1導電型GaN系ドリフト層に到達するSBD開口部を、設ける工程と、FET開口部、SBD開口部および未エッチングのエピタキシャル積層体を覆うように絶縁膜を形成する工程と、FET開口部において、第2導電型GaN系層の開口部内側面と、絶縁膜を挟むようにゲート電極を形成する工程と、SBD開口部において、絶縁膜を貫通する孔をあけて、第1導電型GaN系ドリフト層にショットキー接触する電極を形成することを特徴とする。これによって保護回路付きMISFETを、共通のGaN基板上に、簡単な構造で、小型化して形成することができる。このFETは、電流をエピタキシャル積層体の厚み方向に流す縦型素子であるので、大電流を流すことができる。GaN系半導体層は、耐圧性能が高く、かつオン抵抗を低くすることが可能である。また、上記の方法によれば、MISのゲート絶縁膜をマスクとして用いて、能率良く、FETおよびSBDを形成することができる。本発明によれば、サージ電圧等に対するバイパス用のSBD保護部を備え、耐圧性能および低いオン抵抗低いオン電圧を実現し、かつ、構造が簡単な、大電流用の、半導体装置およびその製造方法を得ることができる。実施の形態1図1aは、本発明の実施の形態1における半導体装置10を示す図である。また、図1bは、図1aの半導体装置の平面図である。この半導体装置10は、基板とその上にオーミック接触するGaN層に形成されており、スイッチング素子を構成するFETと、そのFETの保護素子となるSBDとを備えている。n型GaN基板1のキャリア濃度は、たとえば約3×1018cm-3である。FETは第1領域R1に、またSBDは第2領域R2に形成されている。n型GaN基板1上に、順に、n-型GaNドリフト層2/p型AlGaN層3/n型GaNキャップ層4、のエピタキシャル積層体が形成されている。p型AlGaN層3は、チャネルのバックポテンシャルを上昇するよう機能してFETのノーマリーオフを実現する。FETが形成される第1領域R1では、上記のエピタキシャル積層体2,3,4の上面から、n-型GaNドリフト層2にまで届く開口部が設けられ、その開口部の内側面にチャネル形成層5が形成されている。製造工程の都合上、チャネル形成層5は、SBDが形成される第2領域R2にまで形成されているが、大きな意味はない。FETのチャネル形成層5は、開口部内側面にエピタキシャル成長するGaN系半導体層と、そのGaN系半導体層よりバンドギャップが大きい他のGaN系半導体層とによって形成され、ゲート電極Gに印加される信号の電圧によって2次元電子ガスを生じる。FETのソース電極Sは表面全面に形成されているが、必要な部分FETのゲート領域G、SBDのアノード領域Aは開口されて除かれている。オン状態では、キャリアである電子は、ソース電極S→n型GaNキャップ層4→チャネル形成層52次元電子ガス層→n-型GaNドリフト層2→n型GaN基板1→裏面電極であるドレイン電極D、の経路で流れる。この電子流経路は、エピタキシャル積層体等の厚み方向に沿っており、縦型素子を構成する。SBDのショットキー接触する電極はアノードAであり、電子は、アノードA→n-型GaNドリフト層2→n型GaN基板1→裏面電極であるカソードC、の経路を通る。このSBDでは、FETのp型AlGaN層3が第1領域R1から第2領域R2へと延在して、アノードAを囲むように接触している点に特色を持つ。p型AlGaN層3と、アノードAとの接触は、耐圧性能をより大きく向上させる上でオーミック接触であることが望ましいが、オーミック接触でなくてもよい。SBDのアノードAと、FETのソース電極Sとは、配線層K1によって導電接続されている。また、裏面電極のカソードCは、ドレインDとは、一体に、同じ成膜機会に導電層を形成されたものであり、一体であり、当然、導電接続されている。図1cは、図1の半導体装置の回路図である。スイッチング素子を構成するFETと、SBDとが、電気回路上、並列接続されている。SBDは、たとえばFETのゲート電極へのオン信号の有無にかかわらず、ソース電極Sまたはドレイン電極にサージ電圧等が印加された場合、オン状態となって電流を流し、FETのサージ電圧が所定時間かからないように、バイパス保護素子として機能する。GaNにショトキー接触するNi/Auからなるショットキー電極は、1V程度の順方向電圧により、電流を立ち上げることができる。この点、pn接合によるpnダイオードの場合の同様の電圧は、GaNの場合、3V程度ある。したがって、ショットキーダイオードのほうが、pnダイオードよりも、サージ電圧立ち上がりのより早い時点で、サージ電流をバイパスさせることができる。図2は、FETのチャネル形成層5を説明するための図である。チャネル形成層5は、ノンドープGaN層またはノンドープInGaN層からなる電子走行層5bと、電子走行層5bよりもバンドギャップが大きく、電子を供給するAlGaN層5aとで構成される。図2では図示しないが、電子走行層5bと電子供給層5aとの間にAlN等の絶縁体からなる中間層を配置してもよい。電子走行層5b、電子供給層5a等は、再成長によって、同じ成長チャンバ内で連続して形成された層である。ゲート電極Gに信号電圧をかけることで、電子走行層5b/電子供給層5aの界面に2次元電子ガス層を形成し、チャネルをオン状態にすることができる。p型AlGaNバリア層3があるため、チャネル形成層5をオン状態にしない限り、電子は、n型GaNキャップ層4からn-型GaNドリフト層2に移動することはなく、ノーマリーオフが実現される。このp型AlGaNバリア層3は、図3a,bに示すように、SBDのショットキー電極アノード電極Aの周縁に接触して、アノード電極Aに対するガードリングとして機能する。アノード電極Aは開口部周縁のp型AlGaNバリア層3の上に乗り上げるように設けられる。このガードリングの働きによりSBDのアノード電極Aの耐圧性能を向上することができる。電子を供給するAlGaN層5aには、n型不純物をドープしてもよく、n型不純物のドープによってオン抵抗をさらに低下させることができる。n型不純物としてはSiを1×1018cm-3程度ドープするのがよい。図1に示す半導体装置では、GaN基板はn導電型であり、裏面に直接、オーミック接触する裏面電極、たとえばFETのドレイン電極DやSBDのカソード電極Cを、共通に設けることができる。また、GaN基板1に、直接、GaN系ドリフト層等を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板へのFETとSBDの搭載、裏面電極の直接形成、および裏面電極の共通化による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板上に形成されるGaN系半導体層は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、本実施の形態では、チャネルをHEMT構成とするので、ワイドギャップ半導体の中で、SiC等と比較して、GaNはエピタキシャル成長するバンドギャップが異なる多数の結晶を有するので、2次元電子ガス層等のチャネル形成層5を容易に形成することができる。図1に示すFETでは、このHEMT構成のチャネル形成層5によって、非常に低いオン抵抗を得ることが可能になる。さらに延在するp型AlGaN層3によって、SBDのショットキー電極Aに対するガードリングを形成することができ、SBDの耐圧性能を向上させることができる。次に、図1に示す半導体装置10の製造方法について説明する。まず、図4aに示すように、n型GaN基板1上に、n-型GaNドリフト層2/p型AlGaN層3/n型GaNキャップ層4、のエピタキシャル積層体を成膜する。成膜法は、MOVPE法によって、成長温度1050°C程度で行うのがよいが、MBE法によって成膜してもよい。厚みおよびキャリア濃度を例示すると、次のようになる。n-型GaNドリフト層2は、厚み5μm、キャリア濃度1.0×1016cm-3であり、p型AlGaN層3は、厚み0.5μm、キャリア濃度5.0×1016cm-3であり、n型GaNキャップ層4は、厚み0.3μm、キャリア濃度5.0×1017cm-3である。p型AlGaN層3のSBDにおけるガードリングとしての機能を重視する場合には、キャリア濃度5.0×1016cm-3を高めて、1×1017cm-3~1×1019cm-3としてもよい。次いで、図4bに示すように、エッチングによって第1領域に開口部H1を設ける。開口部H1に合わせた開口部を持つレジストパターンを形成する。このあと、塩素系ガスを用いてRIE法によって、エピタキシャル積層体2,3,4に上記の開口部H1を設ける。これによって、開口部H1の内側面壁面には、結晶面が露出するので、チャネル形成層5のエピタキシャル成長が可能になる。開口部H1の内側面は、GaN基板表面に対して約20°の傾斜角を有するが、傾斜角は、RIEのガス種や混合ガスにおける各ガス種間の流量比によって変えることができる。次いで、図4cに示すように、電子走行層5b/電子供給層5aによって構成されるチャネル形成層5を再成長させる。まず、電子走行層5bのi型GaN層をMOCVD法により成長温度1020°C程度で、厚み50nm程度に成膜するのがよく、また、次いでAlGaN電子供給層5aを厚み30nm程度に成長するのがよい。i型GaN層5bとAlGaN層5aとの間に、AlN中間層を、成長温度1080°C程度で、2nm程度成膜してもよい。この再成長層の形成では、成膜速度の確保のために、エピタキシャル積層体の形成時の成長温度よりも低い温度で、かつ高いV/III比を保つのが好ましい。上記の成膜では、MOVPE法に代えて、MBE法で行ってもよい。次いで、上記FETの開口部H1と同様の手順で、レジストのマスクパターンを用いて、図4dに示すように、SBDの開口部H2を設ける。次いで、ソース電極Sに対応する位置に開口部を持つレジストパターンを、図4eに示すように形成して、Ti/Alによりソース電極を形成する。Ti/Al以外にも、n型GaNキャップ層4とオーミック接触する合金であれば用いることができる。このあと、上面の配線層K1を形成し、裏面電極D,CをTi/Al/Ti/Alにより形成する。このとき、合金化熱処理を施すのがよい。次いで、ゲート電極Gに対応する箇所に開口部を有するレジストパターンを形成し、チャネル形成層5の電子供給層5a上に、Ni/Auからなるゲート電極Gを形成する。Ni/Au以外にも、たとえばPt/Au、Pd/Au、Mo/Au等によってゲート電極を形成してもよい。このあと、アノード電極Aに対応する箇所に開口部を有するレジストパターンを形成し、Ni/Auからなるショットキー電極Aを形成する。場合によってはFETのゲートと共通でもよい。これによって図1に示す半導体装置を得ることができる。実施の形態2図5は、本発明の実施の形態2における半導体装置10を示す図である。本実施の形態では、n型GaN基板1に、スイッチング素子を構成するFETと、そのFETの保護素子となるSBDとを備えている点で、実施の形態1と同じである。しかし、FETにおけるp型AlGaN層3は、SBDにまで延在せず、FETのバリア層としてのみ機能する。このため、SBDのショットキー電極Aに対するガードリングとなる層は配置されず、保護層23がショットキー電極の回りおよびFETのソース電極Sの回りを被覆している。図5の半導体装置10では、FETのp型AlGaN層3は、SBDの領域にまで延在していない。このため、次の2つの製造方法がある。どちらの製造方法も、常用されている手段を用いて実施することができる。s1:n型GaN基板1上に、順に、n-型GaNドリフト層2/p型AlGaN層3/n型GaNキャップ層4、のエピタキシャル積層体が形成した後、SBDの部分をRIEによって、n-型GaNドリフト層2が露出するまで除去する製造方法s2:n型GaN基板1全体にn-型GaNドリフト層2を形成した後、FET部分のみ、p型AlGaN層3/n型GaNキャップ層4を選択成長する製造方法上記s2の製造方法では、選択成長用絶縁マスクパターンを用いる。なお、図5の半導体装置10では、n-型GaNドリフト層2がFETとSBDとに連続して共通しているが、n-型GaNドリフト層2がFETとSBDとで、別個に形成される場合もある図8参照。図5に示す構造によれば、サージ電圧等からスイッチング素子のFETを保護するSBDの作用という点では、同じ効果を得ることができる。すなわち、SBDのショットキー電極Aについてのガードリングがないという点を除いて、他の作用効果は、実施の形態1の半導体装置と同じである。すなわち同一のGaN基板1上に、縦型FETと縦型SBDとが並列配置されており、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1はn導電型であり、裏面に直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが、共通に配置されている。また、GaN基板に、直接、n-型GaNドリフト層2を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板1へのFETとSBDの搭載等による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板1上に形成されるn-型GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネル形成層5に形成される2次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。実施の形態2の変形例1図6は、図5に示す半導体装置の変形例1であり、本発明の実施の一形態である。図6に示す半導体装置10は、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn-型GaNドリフト層2において、FETとSBDとの境界部にiGaN領域13を設けた点にある。iGaN領域13の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。この分離によって、サージに対する耐性等を高め、また故障を少なくすることができる。その他の利点は、実施の形態2図5の半導体装置と同様である。すなわち同一のGaN基板1上に、縦型FETと縦型SBDとが並列配置されており、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1はn導電型であり、裏面に直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが、共通に配置されている。また、GaN基板に、直接、n-型GaNドリフト層2を形成し、バッファ層等を用いる必要がない。バッファ層を用いずにエピタキシャル積層体の構造を簡単化することで、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板1へのFETとSBDの搭載による効果等と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板1上に形成されるn-GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。また、チャネル形成層5に形成される2次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。実施の形態2の変形例2図7は、図5に示す半導体装置の変形例2であり、本発明の実施の一形態である。図7に示す半導体装置10は、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn-型GaNドリフト層2において、FETとSBDとの境界部に溝14を設けた点にある。この溝14の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。その他の利点は、実施の形態2の変形例1図6の半導体装置と同じであり、記述を省略する。実施の形態2の変形例3図8は、図5に示す半導体装置の変形例3であり、本発明の実施の一形態である。また、図7に示す変形例2の半導体装置の溝14に加えて、溝14の底部に選択成長用絶縁マスク15を残した点で、変形例2の変形例と言うこともできる。変形例3図8の半導体装置については、上記s2と同じ方法を少し変形した方法s3によって製造することができる。本変形例3では、図5の半導体装置と同じ基本構成を有し、2次元電子ガス形成の有無によりスイッチングをするFETと、その保護素子であるSBDとを備える。図5との相違点は、FETとSBDとで共通するn-型GaNドリフト層2において、FETとSBDとの境界部に、溝14、および当該溝14の底部に絶縁膜15を設けた点にある。この溝14および絶縁膜15の配置によって、FETのドリフト層とSBDのドリフト層とは分離される。その他の利点は、実施の形態2の変形例1図6の半導体装置と同じであり、記述を省略する。実施の形態3図9は、本発明の実施の形態3の半導体装置におけるFETのチャネル部を示す図である。SBDは、図1に示す半導体装置におけるSBDと同じ構造を有する。本実施の形態では、FETのチャネルをMOS構成とする点に特徴を有する。すなわちn-型GaNドリフト層2/p型AlGaN層3/n型GaNキャップ層4、i-GaN電子走行層5bi-AlGaN電子走行層5a、のエピタキシャル積層体の開口部の内面にゲート絶縁膜7を形成し、その上にゲート電極Gが位置するようにする。また、ソース電極Sはp-AlGaN層に接して形成する。なお、nGaN層に接してもよい。チャネルは、ゲート電極Gにプラス電位を印可することでp型AlGaN層に形成される反転層である。本実施の形態では、FETにおけるチャネルの構成が、実施の形態1における2次元電子ガス層などによるHEMT構成から、MIS構成に変わっただけで、他の構成は実施の形態1と同じである。同一のGaN基板1上に、縦型FETと縦型SBDとが並列配置されており、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1の裏面には、直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが共通に配置されている。また、GaN基板に、直接、n-型GaNドリフト層2を形成し、バッファ層等を用いる必要がないので、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。この結果、同一GaN基板1へのFETとSBDの搭載による効果と合わせて、全体の構造を簡単化し、小型化することができる。また、GaN基板1上に形成されるn-GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができ、縦型素子ということも手伝って、大電流を流すことができる。チャネル部をMIS構成によって形成する場合の製造方法は、次の点で、図4に示す方法と相違する。すなわちn型GaN基板1上に、順に、n-型GaNドリフト層2/p型AlGaN層3/n型GaNキャップ層4、のエピタキシャル積層体を形成し、次いで、図10aに示すように、FETおよびSBDに対応する位置に、FET開口部H1およびSBDH2を設ける。次いで、図10bに示すように、FET開口部H1にi-GaN電子走行層5b、i-AlGaN電子供給層5aの順に再成長層を形成し、次いでゲート絶縁膜7によって全表面を被覆する。このあとは、常用される手法によりFETを形成し、次いで、SBDを形成すればよい。実施の形態4図11は、本発明の実施の形態4における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上およびSBDが1つ以上配置され、各FETの隣接位置の少なくとも1つにSBDが位置し、FETは、各別に、またはグループ別に、対応するいずれかのSBDと並列接続されている。ここで、同じグループ内のFETは、並列接続されている。したがって同じグループ内のFETに並列接続するSBDは、すべて並列接続されている。しかし、同一GaN基板に形成されるFET/SBDが、すべて並列接続されている必要はない。図12は、並列接続された同じグループに属する、隣り合う1つのFETおよび1つのSBDについての電気配線形態を示す図である。同じグループに属するFETおよびSBDは、FETにおけるゲート電極Gを層間絶縁膜31で被覆した上で、ソース電極Sおよびアノード電極ショットキー電極Aが、配線K1および共通配線Kによって、電気的に接続されている。裏面電極のFETのドレイン電極DおよびSBDのカソードCについても、同じグループ内では、同様に、共通に導電接続されている。このような配線形態をとることで、簡単な構造によって、複数のFETを稼働させる電流容量の大きい配線を、簡単な製造工程で作製することができる。この配線構造では、図示しない信号線および当該信号線が接続されるゲート電極Gが、確実に大電流から保護される。このため、大電流のオンオフを、信号線/ゲート電極Gによって、確実に、高い安定を維持しながら実行することができる。構造的には、図12に示すように、FETは、図1に示す半導体装置におけるFETと同じ構成を有し、また、SBDは、図1の半導体装置中のSBDと同じ構成を有する。同じグループ内の複数のFETは、図1の半導体装置の1つのFETの代わりに複数のFETが並列配置されているとすればよい。そして、図12に示すように、ゲート電極Gを層間絶縁膜31で被覆しながら共通配線Kによってソース電極S等は導電接続されている。この場合の並列配置は、空間的に隣に配置されている必要はなく、共通配線Kによって並列接続していればよい。同じ1つのFETまたは同じグループ内の複数のFETに並列配置されるSBDについても、同様である。これまで説明してきたGaN基板は、c面{0001}面基板である。図11では、FETおよびSBDの輪郭をm面{1-100}面によって表示して、6角形としているが、実際の半導体装置では、6角形ではなく4角形にしてもよい。6角形または4角形とすることで、隙間なく密に平面に配置することができる。本実施の形態の半導体装置は、FETとSBDとが隣り合って位置するので、FETおよびSBDで発生する熱が、隣接する領域に伝達されやすい。このため、局所的に高温にならず、耐熱性を向上させることができる。また、同一のGaN基板1上において、SBDはサージ電圧等に対してFETの保護素子として機能する。GaN基板1はn導電型であり、裏面に直接、オーミック接触する裏面電極、FETのドレイン電極DやSBDのカソード電極Cが配置されている。また、GaN基板に、直接、n-型GaNドリフト層2を形成し、バッファ層等を用いる必要がないので、製造工程を簡略化して、製造期間の短縮および製造歩留まりを向上させることができる。また、GaN基板1上に形成されるn-GaN層2、p型AlGaN層3等は、耐圧性能が高く、オン抵抗を低くすることができる。複数の縦型素子を用いることによって、小型の装置で大電流を流すことができる。また、チャネル形成層5に形成される2次元電子ガス層により、非常に低いオン抵抗を得ることが可能になる。SBDのショットキー電極Aは、p型AlGaN層3に囲まれて当該p型AlGaN層3と接触するので、p型AlGaN層3によるガードリング効果により、耐圧性能を高めることができる。実施の形態5図13は、本発明の実施の形態5における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上まとまって位置するFET領域と、SBDが2つ以上まとまって位置するSBD領域とが、境界を接して配置されている。そして、FETは、各別、またはグループ別に、対応するいずれかのSBDと並列接続されている。SBDのアノードAとFETのソースとはとくに断らない限り連続している。これによって、大電流に対応しながら、配線を簡単な構成にすることができる。たとえば、複数のFETを要する大電流を扱う装置において、その1グループの複数のFETおよび1つ又は複数のSBDを、上記の境界に交差する方向に沿って配置する境界を挟むSBDとFETの上面電極アノード、ソース電極を導電接続させることで、その大電流の電流経路を簡単に成膜することができ、製造工程を簡単化することができる。その他の利点等は、実施の形態4と共通する。実施の形態6図14は、本発明の実施の形態6における半導体装置の平面図である。本実施の形態では、GaN基板に、FETが2つ以上まとまって位置するFET領域が2領域以上、およびSBDが2つ以上まとまって位置するSBD領域が1領域以上、設けられ、2領域以上のFETと1領域以上のSBDとが、一方の領域間に他方の領域が介在するように配置されている。そして、FETは、各別、またはグループ別に、対応するいずれかのSBDと並列接続されている。図14の形態によれば、FETとSBDとを合わせてグループ分けし易いので、並列接続される同じグループを、複数、選ぶことが容易になる。さらに同じグループ内で、同じ位相でオンオフする同位相サブグループへの区分けも容易にできる。このため、複数のFETを同位相でオンオフするような大電流に対応する電流経路および信号線の区分けを、ともに簡単な構造で実現しやすくなる。本実施の形態の半導体装置は、FET領域とSBD領域とが隣り合って位置するので、FET領域およびSBD領域で発生する熱が、隣接する領域に伝達されやすい。このため、大電流に対して簡単な構造で対応しながら、局所的に高温にならず、耐熱性を向上させることができる。その他の利点等は、実施の形態4と共通する。実施の形態6の変形例1図15は、実施の形態6の変形例1であり、本発明の実施の一形態である。図15に示す半導体装置は、実施の形態6の変形例とみることもできるし、また実施の形態4の変形例とみることもできる。この半導体装置では、1つのSBDの周囲にFETが配置され、そのSBDとFETとは、大きさが異なり、SBDの大きさがFETに比べて大きい。上記の構造によれば、各素子を最も高密度に配置することができ、チップ面積を縮小するのに適している。また、FETとSBDとが混在しているため、オン状態で発生した素子の熱が、オフ状態の素子に拡散しやすい。このため、急激な温度上昇を緩和することができる。実施の形態6の変形例2図16は、実施の形態6の変形例2であり、本発明の実施の一形態である。図16に示す半導体装置についても、実施の形態6の変形例とみることもできるし、また実施の形態4の変形例とみることもできる。この半導体装置では、大きな1つのSBDの周囲に60度の角度をなして放射状にFETが配置されている。上記の構造によれば、図15に示す変形例1と比べると、チップは大きくなる。しかし、直線部分が多くなる短い直線部分が屈曲部で連続する構造がほとんどないので、製造が容易となり歩留まりを向上させることができる。実施の形態6の変形例3図17は、実施の形態6の変形例3であり、本発明の実施の一形態である。図17に示す半導体装置については、実施の形態6の変形例とみることもできるし、また実施の形態4もしくは5の変形例とみることもできる。この半導体装置では、FETのゲート電極Gを同一方向に並列させてフィンガー状に配置して、大きなSBDを横に配置している。上記の構造によれば、配線が容易となるので、歩留まりを向上させることができる。実施の形態6の変形例4図18は、実施の形態6の変形例4であり、本発明の実施の一形態である。図18に示す半導体装置については、実施の形態6の変形例とみることもできるし、また実施の形態4もしくは5の変形例とみることもできる。この半導体装置では、微細なFETを集積し、その周囲を取り囲むようにSBDを設けている。この構造によれば、高密度なFETの配置によってチップ面積の縮小が可能となる。また、FETとSBDとが分離されているので、配線が容易であり、歩留まりを向上させることができる。実施の形態7図19は、本発明の実施の形態7における半導体装置10の平面図である。この半導体装置が、n型GaN基板上に、n-型GaNドリフト層/p型AlGaN層/n型GaNキャップ層4、のエピタキシャル積層体を有し、そこにFETとSBDとが形成されている点では、実施の形態1~6の半導体装置と共通するが、FETおよびSBDの電極の構造が異なる。FETにおけるp型AlGaN層がSBDのショットキー電極のガードリングになるように延在している。図19に示す半導体装置では、FETおよびSBDの開口部は、ともに畝状に形成されている。すなわちn-型GaNドリフト層/p型AlGaN層/n型GaNキャップ層4、のエピタキシャル積層体に、n-型GaNドリフト層に届く深さの溝が掘られる。この畝状または溝状の開口部内側面に、FETのチャネルが溝に沿うように形成され、SBDでは、溝の底部に延びるn-型GaNドリフト層にショットキー接触するアノード電極AがFETに並行するように設けられる。FETにおいて、ゲート電極Gの根本部とソース電極Sの根本部とは、相対向して、櫛歯状の、1本のゲート電極Gと、それを挟む2本のソース電極Sとを、相互に延ばしている。櫛歯は、上記の畝または溝に沿っている。そして、ソース電極Sの根本部から、SBDのアノード電極Aが並行している。FETの裏面電極であるドレイン電極およびSBDのカソード電極は、出力の区分に応じて、溝またはスリットを入れて、分離することができる。これらの櫛歯の横断面は、図1に示す半導体装置の、周期的な繰り返し配置になる。FETにおけるチャネルは、iGaN/AlGaNのHEMT構成でもよいし、またはMIS構成でもよい。FETのゲート電極および上面電極を密に配置することで、高い電流密度を保持しながら大電流を厚み方向に流すことができる。そして、SBDのショットキー電極にはFETのp型AlGaN層が延在して接触するので、ガードリングの作用を得ることができる。実施の形態7の変形例図20は、実施の形態7の変形例であり、本発明の実施の一形態である。この半導体装置では、図19の半導体装置のFETに比べて、ゲート電極のフィンガー先端の角部を落としている。この構造によって、ソース電極Sの表面積を大きくすることができ、より一層大きな電流を流すことができる。実施の形態8図21aは、本発明の実施の形態8における半導体装置10を示す図である。また図21bは、電気回路図である。本実施の形態における半導体装置は、直流-3相交流間の電力変換を行うインバータを構成する。このインバータ10は、第1チップaと第2チップbとを備えている。第1チップaおよび第2チップbは、ともに、それぞれのn型GaN基板1a,1b上に、U相、V相およびW相のそれぞれ対応するFETを1つ、かつSBDを1つ有する。各相における、1つのFETおよび1つのSBDは、図1の半導体装置10に対応する。図21bの回路図に示すように、出力電位以上の電位をカバーする、U相、V相、W相に対応する、FET/SBDは、第1チップaに配置され、また、出力電位以下の電位をカバーする、U相、V相、W相に対応する、FET/SBDは、第2チップbに配置される。図21bに示すように、各相において、出力電位以下のFETのソース電極Sは、同じ相の出力電位以上のFETのドレイン電極Dに電気的に接続される。すなわち、各相において、図21aに示すように、第1チップaの裏面電極は、第2チップbの上面電極と電気的に接続される。図21に示す3相AC-DCインバータによれば、オン抵抗が低く、大電流を流すことができ、かつ簡単な構造により、小型に構成することができる。この結果、製造歩留まりを高めて、安価で、消費電力が小さい、小型で高品質の3相AC-DCインバータを提供することができる。上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。"