"供給されるヒューズ判定信号が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路と、を備えることを特徴とする半導体装置。前記ヒューズ制御回路は、前記外部クロックの第1のレベルから前記第1のレベルとは異なる第2のレベルへの遷移に応じて、前記ヒューズ判定信号を非活性レベルから活性レベルへ遷移させ、前記外部クロックの前記第2のレベルから前記第1のレベルへの遷移に応じて、前記ヒューズ判定信号を活性レベルから非活性レベルへ遷移させることを特徴とする請求項1に記載の半導体装置。半導体装置の動作モードが設定されるモードレジスタと、前記モードレジスタに第1の動作モードが設定されると、前記外部クロックの立ち上がりに応じて、一定のパルス幅を有するヒューズイネーブル信号を発生するコマンドデコーダと、前記ヒューズイネーブル信号を遅延させて出力する遅延回路を含み、前記ヒューズイネーブル信号と、前記遅延回路により遅延させた前記ヒューズイネーブル信号との論理積を演算して、演算結果に応じて前記ヒューズ判定信号を非活性レベルから活性レベルへ、また、活性レベルから非活性レベルへ遷移させるヒューズ制御回路と、前記モードレジスタに第2の動作モードが設定されると、前記外部クロックの立下りに応じて前記ヒューズ制御回路の論理積演算を禁止して、前記ヒューズ制御回路を前記ヒューズイネーブル信号の論理反転動作へ移行させる外部クロック立下りエッジ検出回路と、を備え、前記モードレジスタに前記第2の動作モードが設定されると、前記コマンドデコーダは、前記外部クロックの立ち上がりに応じて、前記外部クロックと同じパルス幅の前記ヒューズイネーブル信号を発生し、前記ヒューズ制御回路は、前記ヒューズイネーブル信号の論理の変化に基づいて前記外部クロックと同じパルス幅の前記ヒューズ判定信号を発生する、ことを特徴とする請求項1または請求項2いずれか一項に記載の半導体装置。前記遅延回路は、前記モードレジスタに前記第1の動作モード及び前記第2の動作モードとは異なる動作モードが設定されると、前記ヒューズイネーブル信号を遅延させる遅延時間が設定される遅延回路であることを特徴とする請求項3に記載の半導体装置。複数のメモリセルを有する第1のメモリセル領域と、前記第1のメモリセル領域における不良メモリセルが置換されるメモリセルを有する第2のメモリセル領域と、を備え、前記アドレス比較回路は、前記入力されるアドレスと、前記不良メモリセルの前記第1の領域における位置を示す、前記ヒューズに記憶したアドレスとが一致する場合、前記第1のメモリセル領域の選択を禁止するとともに前記第2のメモリセル領域を選択し、前記入力されるアドレスと、前記ヒューズに記憶したアドレスとが一致しない場合、前記第1のメモリセル領域を選択するとともに前記第2のメモリセル領域の選択を禁止する、ことを特徴とする請求項1から請求項4いずれか一項に記載の半導体装置。アドレス比較回路において、入力される判定信号が活性レベルの場合に、外部から供給されるアドレスと冗長アドレスとの比較が実行される。例えば、アドレス比較回路は、電源に接続される接続点電源ノードと第1の接続点判定ノードとの間に設けられるチャージ用トランジスタと、判定ノードと第2の接続点との間に設けられるアドレス比較部と、第2の接続点と接地に接続される接続点接地ノードとの間に設けられるディスチャージ用トランジスタとを備える。チャージ用トランジスタは、判定信号が非活性レベルの場合にオン導通し、判定ノードをHレベルにプリチャージするトランジスタである。また、アドレス比較部は、冗長アドレスをプログラムする際にレーザー等で切断されるポリシリコン等で形成されたヒューズ素子と、外部から供給されるアドレスに応じて導通するトランジスタとから構成される直列回路を複数有し、複数の直列回路が判定ノードと第2の接続点との間に設けられる。また、ディスチャージ用トランジスタは、判定信号が活性レベルの場合にオン導通し、第2の接続点をLレベルにディスチャージするトランジスタである。アドレス比較回路は、外部から供給されるアドレスとプログラムされた冗長アドレスとが一致しない場合、ディスチャージ用トランジスタがオンすることで、判定ノードから接地への電流パスが形成されて、判定ノードをLレベルとする。一方、外部から供給されるアドレスとプログラムされた冗長アドレスとが一致する場合、ディスチャージ用トランジスタがオンしても、判定ノードから接地への電流パスは形成されず、判定ノードをHレベルに維持する。このように、アドレス比較回路においては、入力される判定信号が活性レベルの場合に、外部から供給されるアドレスと冗長アドレスとの比較が実行され、両アドレスが一致するか否かによって判定ノードのレベルは異なるレベルとなる。つまり、アドレス比較回路は、判定ノードに現れる電圧レベルによって、不良メモリセルではなく、冗長メモリセルを選択することができる。半導体装置内部の制御回路は、この判定信号を、半導体装置の外部から供給される外部クロックの立ち上がりに応じて、非活性レベルから活性レベルに遷移させ、一定期間経過後に活性レベルから非活性レベルに遷移させる。つまり、制御回路は、外部クロックのパルス幅とは無関係に、アドレス比較回路に入力される判定信号が活性レベルとなる期間を設定する。そのため、例えば制御回路が設定する判定信号のパルス幅が短い場合など、判定ノードの電圧レベルがLレベルとならないので、アドレス比較回路が外部から供給されるアドレスとプログラムされた冗長アドレスとの比較動作において誤判定する場合があった。しかしながら、従来において、半導体装置の評価工程では、アドレス比較回路が誤判定しないヒューズ判定信号の活性レベルの期間を定量的に求めることができなかった。本発明は、供給されるヒューズ判定信号が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路と、を備えることを特徴とする半導体装置である。本発明の半導体装置によれば、半導体装置の評価工程において、外部クロックの遷移に応じてヒューズ判定信号のパルス幅を調整できる。これにより、評価工程において、アドレス比較回路が誤判定しないヒューズ判定信号の活性レベルの期間を定量的に求めることができる。本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想を説明するための図である。半導体装置10は、複数のメモリセルが行及び列のマトリックス状に配置される通常メモリセル領域111通常領域と冗長メモリセル領域112冗長領域とを備える。冗長メモリセル領域112は、通常メモリセル領域111の一部に不良メモリセルがあるとき、不良メモリセルを含む列メモリと置き換えられる冗長列メモリを有している。カラムデコーダ14は、通常メモリセル領域111におけるメモリ列を選択する回路であり、リダンダンシYドライバ142は、冗長メモリセル領域112における冗長列メモリを選択する回路である。通常メモリセル領域111と冗長メモリセル領域112におけるメモリセルは、不図示の行デコーダにより行単位で選択され、続いて列選択されることで、行及び列の交点にあるメモリセルがアクセスされる。コマンド制御回路23制御回路におけるコマンドデコーダ16は、内部で生成する活性非活性制御信号例えば、Hレベルで活性化を示し、Lレベルで非活性化を示す制御信号により、カラムデコーダ14及びリダンダンシYドライバ142を活性化、或いは非活性化する。コマンドデコーダ16は、活性非活性制御信号を生成するため、外部から供給されるチップセレクト信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、及びデータの書込み動作を指示するライトイネーブル信号/WEの各々の信号レベルLレベルまたはHレベルの組み合わせが示すコマンドを解釈デコードする。コマンド制御回路23は、コマンドデコーダ16が外部から供給されるコマンドが半導体装置10を活性化するACTコマンドアクティブコマンドであると解釈し、更に外部から供給されるコマンドが通常メモリセル領域111と冗長メモリセル領域112にデータアクセスするREADコマンドリードコマンドまたはWRTコマンドライトコマンドであると解釈した場合、活性化を示す活性非活性制御信号を生成し、カラムデコーダ14及びリダンダンシYドライバ142を活性化する。また、コマンド制御回路23は、供給されるコマンドが半導体装置10を非活性化するPREコマンドプリチャージコマンドであると解釈した場合、非活性化を示す活性非活性制御信号を生成し、カラムデコーダ14及びリダンダンシYドライバ142を非活性化する。FUSE判定回路20アドレス比較回路は、アドレス端子に供給されるアドレス信号A0-A13と、冗長アドレス冗長ROMアドレスとの比較を行い、一致すれば冗長Hit信号を出力する。カラムデコーダ14は、冗長Hit信号が入力されると、列選択が禁止される。一方、リダンダンシYドライバ142は、冗長Hit信号が入力されると、冗長列の選択を行う。また、冗長Hit信号が入力されない場合、カラムデコーダ14は列選択を行い、リダンダンシYドライバ142は、冗長列の選択が禁止される。つまり、FUSE判定回路は、冗長Hit信号を出力することにより、カラムデコーダ14及びリダンダンシYドライバ142のいずれかを選択する。選択されたカラムデコーダ14及びリダンダンシYドライバ142のいずれかは、コマンド制御回路23により活性化され、列選択または冗長列選択を実行する。また、モードレジスタ17テスト回路は、PCLK生成回路21a及びFUSE制御回路18aヒューズ制御回路の有効化制御有効にするか無効にするかの制御を、コマンドデコーダ16に外部から供給されるコマンドが半導体装置10の動作モードを指示するMRSコマンドモードレジスタコマンドである場合に、このMRSコマンドとともにアドレス端子に供給されるアドレス信号のLまたはHレベルの組み合わせMRSコードによって行う。本発明において、モードレジスタ17に設定される動作モードとしては、第1の動作モードと第2の動作モードがあり、以下、これらの動作モードについて説明する。モードレジスタ17は、MRSコマンド及びMRSコードが第1の動作モードを示す場合、活性レベルの内部クロック同期制御信号TCKSYNCをPCLK生成回路21aに出力する。PCLK生成回路21aは、モードレジスタ17から活性レベルの内部クロック同期制御信号TCKSYNCが入力される期間モードレジスタ17により有効にされている期間、外部クロック信号CLKの立ち上がりに応じて、活性レベルHレベルとなる内部クロック信号PCLKを、コマンドデコーダ16及びFUSE制御回路18aに出力する。コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、内部クロック信号PCLKの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号であるヒューズイネーブル信号FUSETヒューズイネーブル信号を、FUSE制御回路18aに出力する。FUSE制御回路18aは、予め内部に遅延回路を有し、ヒューズイネーブル信号FUSETが入力されると、ヒューズ判定信号RRFDETAヒューズ判定信号を非活性レベルから活性レベルに遷移させ、FUSE判定回路20に出力する。また、FUSE制御回路18aは、内部の遅延回路に設定された遅延時間経過後に、ヒューズ判定信号RRFDETAを活性レベルから非活性レベルに遷移させる。具体的には、FUSE制御回路18aは、ヒューズイネーブル信号FUSETと、遅延回路により遅延させたヒューズイネーブル信号FUSETとの論理積を演算して、ヒューズ判定信号RRFDETAを生成する図1の破線内に示すタイミングチャートにおいて実線矢印、及び実線波形を参照。FUSE判定回路20は、ヒューズ判定信号RRFDETAが活性レベルの場合に、外部から供給されるアドレスと冗長ROMアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ14及びリダンダンシYドライバ142のいずれか一方を選択する。一方、モードレジスタ17は、MRSコマンド及びMRSコードが第2の動作モードを示す場合、活性レベルの内部クロック同期制御信号TCKSYNCをPCLK生成回路21aに対して出力するとともに、活性レベルの内部クロック同期制御信号TRRFDETABをFUSE制御回路18aに対して出力する。PCLK生成回路21aは、モードレジスタ17から活性レベルの内部クロック同期制御信号TRRFDETABが入力される期間モードレジスタ17により有効にされている期間、第1の動作モードとは異なり、外部クロック信号CLKの立ち上がりに応じて活性レベルHレベルとなり、かつ、活性レベルの期間が外部クロック信号CLKの期間と等しい内部クロック信号PCLKを、コマンドデコーダ16及びFUSE制御回路18aに出力する。コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、第1の動作モードとは異なり、内部クロック信号PCLKの立ち上がりに応じて活性レベルとなり、かつ、活性レベルの期間が外部クロック信号CLKの期間と等しいワンショット信号であるヒューズイネーブル信号FUSETを、FUSE制御回路18aに出力する。FUSE制御回路18aは、外部クロックの立下りに応じてFUSE制御回路18aの論理積演算を禁止する外部クロック立下りエッジ検出回路不図示を有し、入力されるヒューズイネーブル信号FUSETが活性レベルになると、第1の動作モードと同様に、ヒューズ判定信号RRFDETAを活性レベルに遷移させ、FUSE判定回路20に出力する。しかし、FUSE制御回路18aにおける外部クロック立下りエッジ検出回路は、モードレジスタ17から活性レベルの内部クロック同期制御信号TRRFDETABが入力される期間モードレジスタ17により有効にされている期間、第1の動作モードにおける論理積演算を禁止する。これにより、FUSE制御回路18aは、内部の遅延回路に設定された遅延時間とは無関係に、入力されるヒューズイネーブル信号FUSETが非活性レベルになると、ヒューズ判定信号RRFDETAを非活性レベルに遷移させる。つまり、FUSE制御回路18aは、モードレジスタ17に第2の動作モードが設定されている場合、外部クロック信号CLKと同じパルス幅のヒューズ判定信号RRFDETAを、FUSE判定回路20に対して出力する図1の破線内に示すタイミングチャートにおいて点線矢印、及び点線波形を参照。FUSE判定回路20は、ヒューズ判定信号RRFDETAが活性レベルの場合に、外部から供給されるアドレスと冗長ROMアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ14及びリダンダンシYドライバ142のいずれか一方を選択する。以上の構成により、半導体装置10を活性に動作させ、データアクセスする際、例えば半導体試験装置テスタは、ACTコマンド、及びREADまたはWRTコマンドを供給してカラムデコーダ14及びリダンダンシYドライバ142を活性化する前に、まず、コマンドデコーダ16及びモードレジスタ17に第2の動作へ移行することを指示するMRSコマンド及びMRSコードを供給し、モードレジスタ17を有効にする。続いて、テスタからACTコマンドを供給することにより、通常メモリセル領域111及び冗長メモリセル領域112において、ワード線が選択される。また、テスタは、ACTコマンドに続いてREADコマンドまたはWRTコマンドを、アドレス端子へのアドレス信号カラムアドレスとともに供給する。これによって、FUSE判定回路20は、通常メモリセル領域111と冗長メモリセル領域112の選択動作を、カラムアドレスと冗長ROMアドレスとの比較結果に基づいて実行する。FUSE判定回路20は、外部クロック信号CLKと同じパルス幅を示すヒューズ判定信号RRFDETAが活性レベルの場合に、比較動作を実行するので、この外部クロック信号CLKのパルス幅を変えて供給することで、FUSE判定回路20が判定動作を誤判定なく実行するか否かを定量的に評価し、誤判定のないヒューズ判定信号RRFDETAのパルス幅活性レベルの幅を求めることができる。そして、評価において求めた誤判定のないヒューズ判定信号RRFDETAのパルス幅を基に、FUSE制御回路18aにおける遅延回路不図示に遅延時間を設定する。このようにすれば、半導体装置10を活性に動作させ、データアクセスする際、テスタは、ACTコマンド、及びREADまたはWRTコマンドを供給してカラムデコーダ14及びリダンダンシYドライバ142を活性化する前に、まず、コマンドデコーダ16及びモードレジスタ17に第1の動作へ移行することを指示するMRSコマンド及びMRSコードを供給し、モードレジスタ17を有効にする。続いて、テスタからACTコマンドを供給することにより、通常メモリセル領域111及び冗長メモリセル領域112において、ワード線が選択される。また、テスタは、ACTコマンドに続いてREADコマンドまたはWRTコマンドを、アドレス端子へのアドレス信号カラムアドレスとともに供給する。これによって、FUSE判定回路20は、通常メモリセル領域111と冗長メモリセル領域112の選択動作を、カラムアドレスと冗長ROMアドレスとの比較結果に基づいて実行する。FUSE判定回路20は、誤判定をしない程度に十分なパルス幅のヒューズ判定信号RRFDETAが活性レベルの場合に、比較動作を実行するので、FUSE判定回路20は判定動作を誤判定なく実行する。これによって、通常メモリセル領域111と冗長メモリセル領域112のいずれか一方の領域においては、外部から供給されるカラムアドレスに基づいて、列選択を行い、両領域内のメモリセルにアクセスすることができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明を半導体装置10、例えばクロックに同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図2に示されている各回路ブロックは、全て単結晶シリコンのような1個の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。半導体装置10は、メモリセルアレイ11、アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、コマンドデコーダ16、モードレジスタ17、制御回路18、データ入出力回路19、FUSE判定回路20、及びクロック生成回路21を含んで構成される。メモリセルアレイ11は、複数のメモリセルが行及び列のマトリックス状に配置された例えば4つのバンクBANK0~4から構成される。また、各バンクは、記憶領域である通常メモリセル領域111と冗長メモリセル領域112とを有している。例えば、通常メモリセル領域111におけるメモリセル111mは、ワード線11aとビット線11bの交点に配置され、冗長メモリセル領域112におけるメモリセル112mは、ワード線11aとビット線11cの交点に配置される。クロック生成回路21は、外部から供給される一定周波数の外部クロック信号CLKおよびクロックが有効であることを示すクロックイネーブル信号CKEに基づいて内部回路コマンドデコーダ16、制御回路18、データ入出力回路19を動作させる内部クロック信号を生成する。半導体装置10に外部から供給される制御信号としては、外部クロック信号CLK及びクロックイネーブル信号CKEの他に次の制御信号がある。チップを選択状態にするチップセレクト信号/CS以下、外部メモリ制御信号CSとする、行アドレスストローブ信号/RAS以下、外部メモリ制御信号RASとする、列アドレスストローブ信号/CAS以下、外部メモリ制御信号CASとする、データの書込み動作を指示するライトイネーブル信号/WE以下、外部メモリ制御信号WEとするなどである。これらの信号のうち符号の前に/が付されているものは、ロウレベルLレベルが有効レベルであることを意味している。コマンドデコーダ16は、これらの外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを解釈する。本実施例の半導体装置10に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するACTコマンド、読出しを指示するREADコマンド、書込みを指示するWRTコマンド、モードレジスタ17への動作モードの設定を指示するMRSコマンド、ACTコマンドにより活性化された内部回路の非活性化を指示するPREコマンドなどがある。コマンドデコーダ16は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として、内部クロック信号に同期して取り込み、解釈する。また、コマンドデコーダ16は、解釈したコマンドに対応して内部コマンド信号、例えば、ACTコマンド、WRTコマンド、READコマンド、PREコマンドそれぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを制御回路18へ出力する。モードレジスタ17は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号の活性レベルの組み合わせ入力によりアドレス信号を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。制御回路18は、モードレジスタに設定された各動作モード、コマンドデコーダ16からの内部コマンド信号に対応して、半導体装置10内の各回路アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、FUSE判定回路20、データ入出力回路19を制御する制御信号を発生する。例えば、制御回路18は、ロウデコーダ13、カラムデコーダ14、センスアンプ15、FUSE判定回路20、データ入出力回路19を活性制御する活性化を示す活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路18は、データ入出力回路19を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。アドレスバッファ12は、ACTコマンドにより活性化された状態で、外部から供給されるメモリセルの位置を示すアドレスを、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ACTコマンドによりメモリセルの位置を示す行アドレスロウアドレスを、READコマンドまたはWRTコマンドによりメモリセルの位置を示す列アドレスカラムアドレスを、時系列に取り込む方式である。ロウデコーダ13は、ACTコマンドにより活性化された状態で、アドレスバッファ12により取り込まれたロウアドレスをデコードし、メモリセルアレイ11内の対応するワード線例えば上記ワード線11aを選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線メモリセル111mであればビット線11b、メモリセル112mであればビット線11cと接続され、各メモリセルのデータはビット線に読み出される。センスアンプ15は、ACTコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びI/O線を介して、データ入出力回路19へ出力する。また、センスアンプ15は、半導体装置が書き込み動作にあるとき、データ入出力回路19からカラムスイッチ及びI/O線を介して入力されるデータをメモリセルへ書き込む。カラムデコーダ14は、ACTコマンドに続くWRTコマンドまたはREADコマンドにより活性化された状態で、アドレスバッファ12により取り込まれたカラムアドレスをデコードして通常メモリセル領域111内の対応するカラムビット線を選択する。リダンダンシYドライバ142は、アドレスバッファ12により取り込まれたカラムアドレスが、不良メモリセルの位置を示すアドレスである場合、通常メモリセル領域111のビット線に換えて、冗長メモリセル領域112内の対応するビット線を選択する。これにより、通常メモリセル領域111または冗長メモリセル領域112において選択されたビット線は、上記I/O線に接続される。FUSE判定回路20は、アドレスバッファ12により取り込まれたカラムアドレスが、不良メモリセルの位置を示すアドレスであるか否かを判定する。FUSE判定回路20は、レーザーヒューズ素子または電気ヒューズを含んで構成され、通常メモリセル領域111における不良メモリセルの位置を示す冗長ROMアドレスを記憶する。また、FUSE判定回路20は、半導体装置に、外部から供給されるアドレス信号と冗長ROMアドレスとを比較し、一致すれば冗長Hit信号を出力する。冗長Hit信号が入力されるとカラムデコーダ14は列選択が禁止され、一方、リダンダンシYドライバ142が冗長列の選択を行う。データ入出力回路19は、半導体装置の読み出し動作において、メモリセルアレイ11からI/O線を介して読み出されたデータを、データ入出力端子DQ0~DQ15を介して外部に出力する。また、データ入出力回路19は、書き込み動作において外部からデータ入出力端子DQ0~DQ15を介して入力されるデータをラッチして、I/O線を介してセンスアンプ15へ供給する。なお、データ入出力回路19は、外部から供給される制御信号DQMに基づいて例えば16ビットのデータDQ0~DQ15をマスク有効するかしないかを決定するように構成されている。コマンドデコーダ16、モードレジスタ17、及び制御回路18を含んで構成されるコマンド制御回路23は、本発明の特徴的部分である回路である。これについては後述し、ここでは、本発明に関係するコマンドが、外部から供給される場合、半導体装置10が行う動作について簡単に述べる。まず、外部から供給される外部クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RASがLレベルであり外部メモリ制御信号CAS、WEがHレベルであるときに、コマンドデコーダ16にACTコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号のうち、内部アクティブ信号がLレベルからHレベルへ変化する。この内部アクティブ信号のHレベルへの変化に対応して、半導体装置10の内部でアクティブ動作が行われる。すなわち、ロウデコーダ13及びアドレスバッファ12は、活性化を示す活性非活性制御信号が入力され、活性化される。また、ACTコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ12にラッチされる。そして、活性化されたロウデコーダ13は、ラッチされたアドレス信号をデコードし、メモリセルアレイ11のワード線を選択および駆動する。また、ACTコマンド入力により、センスアンプ15、データ入出力回路19も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路18は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ15へ出力する。タイミング調整した信号が入力されるセンスアンプ15は、ビット線の電圧を増幅する。次に、書き込み動作においては、外部クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、CAS、WEがLレベルであり、外部メモリ制御信号RASがHレベルであるときに、コマンドデコーダ16にWRTコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部ライト信号がLレベルからHレベルへ変化する。この内部ライト信号のHレベルへの変化に対応して、半導体装置10の内部でライト動作が行われる。すなわち、既にACTコマンドにより活性化されているアドレスバッファ12は、今度はWRTコマンドとともに入力される外部入力のアドレス信号をラッチし、WRTコマンドにより活性化されるカラムデコーダ14及びリダンダンシYドライバ142のうちFUSE判定回路20により選択されている方の回路は、ラッチされたアドレス信号に基づいて、メモリセルアレイ11のビット線を選択する。制御回路18は、ライト制御信号をタイミング制御し、データ入出力回路19へ出力する。ライト制御信号が入力されるデータ入出力回路19は、選択されたメモリセルアレイ11のビット線をI/O線及びカラムスイッチを介して、センスアンプ15とともに駆動し、外部から供給されるデータを、メモリセルに書き込む。また、読み出し動作においては、外部クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、CASがLレベルであり、外部メモリ制御信号RAS、WEがHレベルであるときに、コマンドデコーダ16にREADコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部リード信号がLレベルからHレベルへ変化する。この内部リード信号のHレベルへの変化に対応して、半導体装置10の内部でリード動作が行われる。すなわち、既にACTコマンドにより活性化されているアドレスバッファ12は、今度はREADコマンドとともに入力される外部入力のアドレス信号をラッチし、READコマンドにより活性化されるカラムデコーダ14またはリダンダンシYドライバ142のうちFUSE判定回路20により選択されている方の回路は、ラッチされたアドレス信号に基づいて、メモリセルアレイ11のビット線を選択する。制御回路18は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力回路19は、センスアンプ15により増幅されたメモリセルアレイ11のビット線の電圧が、カラムスイッチ及びI/O線を介して入力され、メモリセルのデータを外部へ読み出す。読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、外部クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WEがLレベルであり、外部メモリ制御信号CASがHレベルであるときに、コマンドデコーダ16にPREコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部プリチャージ信号がLレベルからHレベルへ変化する。この内部プリチャージ信号のHレベルへの変化に対応して、半導体装置10の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ13は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ11のワード線が非選択状態となり、メモリセルアレイ11のビット線が所定の電圧へプリチャージされ、半導体装置10はスタンバイ状態IDLEとなる。また、PREコマンド入力により、カラムデコーダ14、センスアンプ15、FUSE判定回路20、データ入出力回路19にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。またテスト動作モードへ移行するには、外部クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WE、CASが全てLレベルであるときに、コマンドデコーダ16にMRSコマンドが入力される。モードレジスタ17は、MRSコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置10が第1の動作モードまたは第2の動作モードへ移行することを示すコードMRSコードを生成する。このMRSコードは、モードレジスタ17にラッチされ、制御回路18におけるFUSE制御回路18a、及びクロック生成回路21におけるPCLK生成回路21aの有効制御を行うために用いられる。なお、MRSコマンドが供給され、上記テスト動作モードへ移行した半導体装置10に、ACTコマンド、READコマンド等を供給する場合、半導体装置10は供給されるコマンドが指示する上述した動作を行う。また、このMRSコードは、再びMRSコマンドが供給されるまではモードレジスタ17に保持される。半導体装置は、テスト動作モードから通常動作モードへ移行する場合、再び供給されるMRSコマンド及び入力されるアドレスの論理により、モードレジスタ17に保持されたMRSコードを解除し、通常動作モードを設定する。本実施形態においては、第1の動作モードが設定される。続いて、FUSE制御回路18aヒューズ制御回路について図面を用いて詳細に説明する。図3は、図2に示すコマンド制御回路23を詳細に説明するためのブロック図である。図3において、PCLK外部CLK同期テスト回路17a及びTRRFDETABテスト回路17bは、それぞれ図2に示すモードレジスタ17に含まれる回路である。PCLK外部CLK同期テスト回路17aは、半導体装置10にMRSコマンドが供給される際にモードレジスタ17に取り込んだアドレス信号MRSコードが入力され、MRSコードの論理が予め設定されたコードの論理と一致する場合、第1の動作モードへの移行を示す活性レベルHレベルの内部クロック同期制御信号TCKSYNCを発生する。また、PCLK外部CLK同期テスト回路17aは、電源を投入している期間、再度MRSコマンドが供給されるまで、Hレベルの内部クロック同期制御信号TCKSYNCをPCLK生成回路21aに対して出力する。TRRFDETABテスト回路17bは、同じくMRSコマンドとともにモードレジスタ17に取り込んだアドレス信号MRSコードが入力され、MRSコードの論理が予め設定されたコードPCLK外部CLK同期テスト回路17aのコードとは異なるコードの論理と一致する場合、第2の動作モードへの移行を示す活性レベルLレベルの内部クロック同期制御信号TRRFDETABを発生する。また、TRRFDETABテスト回路17bは、PCLK外部CLK同期テスト回路17aと同様に、電源を投入している期間、再度MRSコマンドが供給されるまで、Lレベルの内部クロック同期制御信号TRRFDETABをPCLK生成回路21aに対して出力する。PCLK生成回路21aは、外部から供給される外部クロック信号CLKに基づいて内部クロック信号PCLKを生成し、内部クロック信号PCLKをコマンドデコーダ16に出力する。PCLK生成回路21aは、Hレベルの内部クロック同期制御信号TCKSYNCが入力されると、外部クロック信号CLKの立ち上がりに同期し、かつ、パルス幅活性レベルの期間T2が外部クロック信号CLKのパルス幅に依存しない一定幅の内部クロック信号PCLKをコマンドデコーダ16に対して出力する。また、PCLK生成回路21aは、Lレベルの内部クロック同期制御信号TRRFDETABが入力されると、外部クロック信号CLKの立ち上がり及び立下りに同期し、かつ、外部クロック信号CLKと同じ周期の内部クロック信号PCLKをコマンドデコーダ16に対して出力する。コマンドデコーダ16は、READコマンドまたはWRTコマンドが入力されたとき、内部クロック信号PCLKに基づいて、ワンショット信号であるヒューズイネーブル信号FUSETをFUSE制御回路18aに対して出力する。ワンショット信号とは、非活性レベルLレベルから活性レベルHレベルへ遷移し、再びLレベルへ遷移する信号である。コマンドデコーダ16は、半導体装置10が第1の動作モードへ移行している場合、内部クロック信号PCLKの立ち上がりに同期し、かつ、パルス幅活性レベルの期間T3が内部クロック信号PCLK及び外部クロック信号CLKのパルス幅に依存しない一定幅のヒューズイネーブル信号FUSETをFUSE制御回路18aに対して出力する。また、コマンドデコーダ16は、半導体装置10が第2の動作モードへ移行している場合、内部クロック信号PCLKの立ち上がり及び立下りに同期し、かつ、パルス幅が内部クロック信号PCLK及び外部クロック信号CLKのパルス幅と同一幅のヒューズイネーブル信号FUSETをFUSE制御回路18aに対して出力する。FUSE制御回路18aは、ヒューズイネーブル信号FUSET、及び内部クロック同期制御信号TRRFDETABに基づいて、FUSE判定回路20が、カラムアドレスと冗長ROMアドレスとが一致するか否かを判定する際の判定時間を規定するヒューズ判定信号RRFDETAを生成する詳細後述。ここで、FUSE判定回路20アドレス比較回路の回路構成について説明する。図4は、図3のFUSE判定回路20の一構成例を示す回路図である。もちろん、FUSE判定回路20の回路構成は、カラムアドレスと冗長ROMアドレスとをヒューズイネーブル信号FUSETが活性レベルの場合に比較し、一致する場合、リダンダンシYドライバ142を選択し、一致しない場合、カラムデコーダ14を選択する冗長Hit信号を生成できる回路であれば、図4に示す回路構成に限るものではない。また、本実施形態において、アドレスバッファ12により取り込まれたカラムアドレスは、4ビットのアドレスであるものとして説明する。もちろん、カラムアドレスのビット数は、この数に限定されるものではない。FUSE判定回路20は、図4に示すように、PMOSトランジスタ50、アドレス比較部40、NMOSトランジスタ51、ラッチ部60、インバータ回路63を含んで構成される。PMOSトランジスタ50において、ソースは電源配線に接続されて電源電圧Vccが供給され、ゲートはFUSE制御回路18aに接続されてヒューズ判定信号RRFDETAが入力され、ドレインは接続点Nd1判定ノードに接続される。PMOSトランジスタ50は、ヒューズ判定信号RRFDETAが非活性レベルLレベルのとき、導通オンし、接続点Nd1を電源電圧Vccまで充電している。また、PMOSトランジスタ50は、ヒューズ判定信号RRFDETAが活性レベルHレベルになると、非導通オフし、接続点Nd1をHレベルのフローティング状態とする。アドレス比較部40は、ヒューズ列41、及びNMOSトランジスタ列42より構成される。ヒューズ列41は、本実施形態では、例えばゲート電極と同じくポリシリコン等で形成された、レーザー等で物理的に溶断される8個のヒューズ素子F1~F8で構成される。もちろん、ヒューズ素子はレーザーでなく、電気的に溶断されるヒューズであってもよいし、或いはアンチヒューズであってもよい。ヒューズ素子F1~F8各々の一端は、接続点Nd1に接続され、各々の他端はNMOSトランジスタN1~N8各々のドレインに接続される。また、NMOSトランジスタ列42は、8個のNMOSトランジスタN1~N8で構成される。NMOSトランジスタ列42において、NMOSトランジスタN1~N8各々のドレインは、ヒューズ素子F1~F8の他端に接続され、各々のソースは、接続点Nd2に接続される。また、NMOSトランジスタ列42において、NMOSトランジスタN1~N8各々のゲートは、アドレスバッファ12に接続され、アドレスバッファ12が取り込んだカラムアドレスAY0~AY3とその反転信号/AY0~/AY3が入力される。このようにして、8個のヒューズ素子F1~F8各々は、8個のNMOSトランジスタN1~N8の一つヒューズ素子FiはNMOSトランジスタNiと直列回路を構成する。8個の直列回路各々は、接続点Nd1と接続点Nd2との間に並列に接続される。この8個の直列回路のうち、ヒューズ素子が溶断されておらず、かつ、そのヒューズ素子に接続されたNMOSトランジスタのゲートにHレベルのカラムアドレスが入力される直列回路は、接続点Nd1と接続点Nd2とを電気的に接続する電流パスを形成する。NMOSトランジスタ51においては、ドレインは接続点Nd2に接続され、ゲートはFUSE制御回路18aに接続されてヒューズ判定信号RRFDETAが入力され、ソースは接地される。NMOSトランジスタ51は、ヒューズ判定信号RRFDETAが活性レベルHレベルのとき、導通オンし、上記直列回路のいずれかが電流パスを形成する場合、その直列回路とともに接続点Nd1を接地電圧Vssまで放電する。また、NMOSトランジスタ51は、ヒューズ判定信号RRFDETAが非活性レベルLレベルになると、非導通オフする。ラッチ部60は、ナンド回路61及びナンド回路62より構成される。ナンド回路61において、2入力のうち一方の入力は接続点Nd1に接続され、他方の入力はナンド回路62の出力に接続される。また、ナンド回路61の出力は、カラムデコーダ14、インバータ回路63、及びナンド回路62の2入力のうち一方の入力に接続される。ナンド回路62において、一方の入力はナンド回路61の出力に接続され、他方の入力はFUSE制御回路18aに接続されてリセット信号RRFPREBが入力される。また、ナンド回路62の出力は、ナンド回路61の他方の入力に接続される。ここで、FUSE制御回路18aは、ヒューズ判定信号RRFDETAを活性レベルHレベルに遷移させる前に、リセット信号RRFPREBを非活性レベルHレベルに遷移させる。また、FUSE制御回路18aは、メモリセルからのデータ読み出し動作またはメモリセルへのデータ書込み動作終了後に、リセット信号RRFPREBを活性レベルLレベルに遷移させる。リセット信号RRFPREBがHレベルの間、冗長HIT信号のレベルを保持ラッチしておくためである。インバータ回路63は、ナンド回路61の出力に接続され、出力はリダンダンシYドライバ142に接続される。なお、本実施形態において、冗長HIT信号は、ナンド回路61の出力信号とインバータ回路63の出力信号との互いにレベルが相補的な信号から構成される。カラムデコーダ14は、ナンド回路61の出力信号がHレベルのとき選択され、一方、リダンダンシYドライバ142は、インバータ回路63の出力信号がLレベルであり、非選択状態となる。また、リダンダンシYドライバ142は、インバータ回路63の出力信号がHレベルのとき、選択され、一方、カラムデコーダ14は、ナンド回路61の出力信号がLレベルであり、非選択状態となる。上記構成のFUSE判定回路20に、カラムアドレスAY0~AY3のうちのAY3をMSB最上位ビット、AY0をLSB最下位ビットとして、例えば10002進数を、冗長ROMアドレスとしてアドレス比較部40にプログラムする場合について説明する。この場合、ヒューズ列41を構成するヒューズ素子のうち、ヒューズ素子F2、F4、F6、F7がレーザーによって溶断される。これにより、アドレス比較部40のヒューズ列41に冗長ROMアドレスヒューズに記憶したアドレスが記憶される。アドレスバッファ12が、ヒューズ判定信号RRFDETAが活性レベルHレベルの期間判定期間において、ヒューズ素子にプログラムされたヒューズ列41に記憶された冗長ROMアドレスと一致する内部カラムアドレスAY3,AY2,AY1,AY0=1000、かつ/AY3,/AY2,/AY1,/AY0=0111を、NMOSトランジスタ列42を構成する各トランジスタのゲートに供給する。このとき、接続点Nd1判定ノードから接地への電流パスが存在しないので、判定ノードはHレベルに維持される。ナンド回路61は、出力信号をLレベルに維持し、インバータ回路63は出力信号をHレベルに維持する。これにより、FUSE判定回路20は、リダンダンシYドライバ142を選択し、カラムデコーダ14を非選択状態とする。一方、アドレスバッファ12が、ヒューズ判定信号RRFDETAがHレベルの期間において、ヒューズ列41に記憶された冗長ROMアドレスと一致しない内部カラムアドレスを、NMOSトランジスタ列42を構成する各トランジスタのゲートに供給する。このとき、接続点Nd1判定ノードから接地への電流パスが存在し、判定ノードはLレベルへディスチャージされる。ナンド回路61は、出力信号をLレベルからHレベルへ遷移させ、インバータ回路63は出力信号をHレベルからLレベルへ遷移させる。これにより、FUSE判定回路20は、カラムデコーダ14を選択し、リダンダンシYドライバ142を非選択状態とする。ここで、アドレスバッファ12が、冗長ROMアドレスと一致しない内部カラムアドレスとして、例えば内部カラムアドレスAY3,AY2,AY1,AY0=1001、かつ/AY3,/AY2,/AY1,/AY0=0110を、NMOSトランジスタ列42を構成する各トランジスタのゲートに供給する場合を考える。この場合、接続点Nd1判定ノードから接地への電流パスは、ヒューズ素子F1及びNMOSトランジスタN1から構成される直列回路だけになるので、判定ノードをLレベルへディスチャージする時間が、2以上の直列回路でディスチャージする場合に比べてディスチャージ時間が長くなる。このような状態で、ヒューズ判定信号RRFDETAのパルス幅が短い場合、判定ノードがLレベルへディスチャージされない状態で、判定が終了し、カラムデコーダ14を選択するにも関らず、リダンダンシYドライバ142を選択する誤判定が発生してしまう。また、ヒューズ素子やトランジスタの製造上のばらつきによって、ディスチャージ時間やヒューズ判定信号RRFDETAのパルス幅が変化し、誤判定しやすくなる場合も生じ得る。このパルス幅の適正な時間誤判定を起さない時間を評価し、パルス幅の最適化を可能とするため、本発明においては、FUSE制御回路18aが、外部クロックのパルス幅に依存させたパルス幅のヒューズ判定信号RRFDETAをFUSE判定回路20に出力できる構成としている。この構成について引き続き説明する。図5は、FUSE制御回路18aのブロック構成を示す図である。FUSE制御回路18aは、外部クロック立下りエッジ検出回路30a、遅延回路DLY、ナンド回路31、ナンド回路32、及びインバータ回路33を含んで構成される。外部クロック立下りエッジ検出回路30aは、内部クロック同期制御信号TRRFDETABが活性レベルLレベルのとき、内部クロック信号PCLKの立下りを検出して、テスト信号TREDSETBを活性レベルLレベルに遷移させる回路である。具体的には、半導体装置10が第2の動作モードへ移行し、かつ、内部クロック信号PCLKがLレベルに遷移している期間、テスト信号TREDSETBをLレベルに維持する。遅延回路DLYにおいて、入力はコマンドデコーダ16に接続されてヒューズイネーブル信号FUSETが入力され、出力はナンド回路31の2入力のうち一方の入力に接続される。遅延回路DLYは、ヒューズイネーブル信号FUSETを所定期間遅延させて、遅延させたヒューズイネーブル信号FUSETをナンド回路31に対して出力する。なお、この所定期間を、外部から遅延回路DLYの遅延時間を調整することが可能な、つまり、可変とする構成としてもよい。例えば、第1及び第2の動作モードが設定されるモードレジスタ17に、MRSコマンドと、アドレス端子にMRSコードを供給し、MRSコードが第1及び第2の動作モードを設定するときとは異なる複数の論理に一致した場合、それぞれの論理に応じて、遅延回路DLYにコードに応じた遅延時間が設定される構成としてもよい。ナンド回路31において、一方の入力は遅延回路DLYに接続されて、遅延されたヒューズイネーブル信号FUSETが入力され、他方の入力は外部クロック立下りエッジ検出回路30aに接続されて、テスト信号TREDSETBが入力される。ナンド回路31の出力は、ナンド回路32の2入力のうち他方の入力に接続される。ナンド回路31は、遅延されたヒューズイネーブル信号FUSETとテスト信号TREDSETBとの両方がHレベルのとき、出力信号をHレベルからLレベルに遷移させる。また、ナンド回路31は、遅延されたヒューズイネーブル信号FUSETとテスト信号TREDSETBとの少なくとも一方がLレベルのとき、出力信号をHレベルに維持する。ここで、遅延回路DLYとナンド回路31から構成される回路の遅延時間テスト信号TREDSETBがHレベルのとき、ヒューズイネーブル信号FUSETがHレベルになってからナンド回路31の出力がLレベルになるまでの時間は、図5に示すように時間T4であるものとする。ナンド回路32において、一方の入力はコマンドデコーダ16に接続されてヒューズイネーブル信号FUSETが入力され、他方の入力はナンド回路31に接続されて、ナンド回路31の出力信号が入力される。ナンド回路32の出力は、インバータ回路33の入力に接続される。ナンド回路32は、ヒューズイネーブル信号FUSETとナンド回路31の出力信号との両方がHレベルのとき、出力信号をHレベルからLレベルに遷移させる。また、ナンド回路32は、ヒューズイネーブル信号FUSETとナンド回路31の出力信号との少なくとも一方がLレベルのとき、出力信号をHレベルに維持する。インバータ回路33は、入力がナンド回路32の出力に接続されて、ナンド回路32の出力信号を論理反転し、ヒューズ判定信号RRFDETAをFUSE判定回路20に対して出力する。図3に戻って、コマンド制御回路23の第1の動作モード、第2の動作モードにおける動作について、それぞれ図6、図7に示すタイミングチャートを用いて説明する。図6及び図7は、それぞれ各動作モードにおいて外部クロック信号CLKのパルス幅が変化したときの内部クロック信号PCLK、ヒューズイネーブル信号FUSET、及びヒューズ判定信号RRFDETAの論理変化及びパルス幅を示したタイミングチャートである。時刻t1において、外部クロック信号CLKの立ち上がりに応じて、MRSコマンド及びMRSコードが半導体装置10に供給される。モードレジスタ17は、コマンドデコーダ16に外部から供給されるコマンドがMRSコマンド及びアドレス端子に供給されるMRSコードが第1の動作モードを示す場合、活性レベルHレベルの内部クロック同期制御信号TCKSYNCをPCLK生成回路21aに出力する。PCLK生成回路21aは、活性レベルの内部クロック同期制御信号TCKSYNCが入力される期間において、外部クロック信号CLKの立ち上がりに応じて、活性レベルHレベルとなる内部クロック信号PCLKパルス幅が時間T2であり、外部クロック信号CLKのパルス幅である時間T1とは異なるパルス幅であるを、コマンドデコーダ16及びFUSE制御回路18aに出力し続ける。コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、内部クロック信号PCLKの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号であるヒューズイネーブル信号FUSETを、FUSE制御回路18aに出力する。図6に示す場合、コマンドデコーダ16は、時刻t2において、活性レベルのパルス幅が時間T3であるヒューズイネーブル信号FUSETを出力する。FUSE制御回路18aにヒューズイネーブル信号FUSETが入力されると、内部のナンド回路31は、入力されるテスト信号TREDSETBが非活性レベルHレベルであるが、まだ遅延回路DLYの出力はLレベルであるので、Hレベルの出力信号を出力している。ナンド回路32は出力信号をLレベルへ遷移させ、インバータ回路33は遅延回路ヒューズ判定信号RRFDETAを活性レベルHレベルに遷移させ、FUSE判定回路20に出力する時刻t3。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスとが一致するか否かの判定を開始する。続いて、FUSE制御回路18aにおいて、遅延回路DLYは、内部の遅延回路に設定された遅延時間経過後に、Hレベルの出力信号を出力し、ナンド回路31は出力信号をLレベルに遷移させる。これにより、ナンド回路32は出力信号をHレベルに遷移させ、インバータ回路33はヒューズ判定信号RRFDETAを非活性レベルLレベルに遷移させる。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスとが一致するか否かの判定を終了する。このように、FUSE判定回路20におけるカラムアドレスと冗長ROMアドレスが一致するか否かの判定は、ヒューズ判定信号RRFDETAが活性レベルHレベルの期間図6に示す時間T4に行われる。つまり、カラムアドレスと冗長ROMアドレスが一致するか否かの判定期間は、遅延回路DLYとナンド回路31から構成される回路の遅延時間時間T4である。なお、図6に示す時間T3は、遅延回路DLYとナンド回路31から構成される回路によるヒューズ判定信号RRFDETAのリセット非活性レベルにするを有効にするため、時間T4より長く設定される。FUSE判定回路20は、このヒューズ判定信号RRFDETAが活性レベルの場合に、カラムアドレスと冗長ROMアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ14及びリダンダンシYドライバ142のいずれか一方を選択する。図6において、時刻t4以降は、外部クロック信号CLKのパルス幅が時刻t1における場合よりも長くなった場合を示している。この場合であっても、PCLK生成回路21aは、外部クロック信号CLKの立ち上がり時刻t4に応じて、活性レベルHレベルとなる内部クロック信号PCLKパルス幅が時間T2を、コマンドデコーダ16及びFUSE制御回路18aに出力し続ける。また、コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、内部クロック信号PCLKの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号である、活性レベルのパルス幅が時間T3であるヒューズイネーブル信号FUSETを、FUSE制御回路18aに出力する時刻t5。時刻t6において、FUSE制御回路18aは、ヒューズ判定信号RRFDETAを活性レベルHレベルに遷移させ、時間T4経過後に、ヒューズ判定信号RRFDETAを非活性レベルLレベルに遷移させる。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスが一致するか否かの判定を、このヒューズ判定信号RRFDETAが活性レベルHレベルの期間図6に示す時間T4に実行する。このように、第1の動作モードが設定された半導体装置10は、外部クロック信号CLKのパルス幅に依存しないで、カラムアドレスと冗長ROMアドレスが一致するか否かの判定を、FUSE判定回路20において行う。しかし、FUSE判定回路20が、上述したように誤判定する場合を考慮して、最適なヒューズ判定期間遅延時間T4を求める評価を行うため、半導体装置10は第2の動作モードを有している。続いて、図7を用いて第2の動作モードについて説明する。時刻t1において、外部クロック信号CLKの立ち上がりに応じて、MRSコマンド及びMRSコードが半導体装置10に供給される。モードレジスタ17は、コマンドデコーダ16に外部から供給されるコマンドがMRSコマンド及びアドレス端子に供給されるMRSコードが第2の動作モードを示す場合、活性レベルLレベルの内部クロック同期制御信号TRRFDETABをPCLK生成回路21aに出力する。PCLK生成回路21aは、活性レベルの内部クロック同期制御信号TRRFDETABが入力される期間において、外部クロック信号CLKの立ち上がりに応じて、活性レベルHレベルとなり、かつ、活性レベルの期間が外部クロック信号CLKのパルス幅時間T10と等しいパルス幅である内部クロック信号PCLKパルス幅が時間T20を、コマンドデコーダ16及びFUSE制御回路18aに出力し続ける。コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、内部クロック信号PCLKの立ち上がりに応じて活性レベルHレベルとなり、かつ、活性レベルの期間が内部クロック信号PCLKと等しいワンショット信号であるヒューズイネーブル信号FUSETを、FUSE制御回路18aに出力する。図7に示す場合、コマンドデコーダ16は、時刻t2において、活性レベルのパルス幅が時間T12であるつまり、外部クロック信号CLKのパルス幅とも等しいヒューズイネーブル信号FUSETを出力する。FUSE制御回路18aにヒューズイネーブル信号FUSETが入力されると、内部のナンド回路31は、入力されるテスト信号TREDSETBが非活性レベルHレベルであるが、まだ遅延回路DLYの出力はLレベルであるので、Hレベルの出力信号を出力している。このため、ナンド回路32は、出力信号をLレベルへ遷移させ、インバータ回路33はヒューズ判定信号RRFDETAを活性レベルHレベルに遷移させ、FUSE判定回路20に出力する時刻t3。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスとが一致するか否かの判定を開始する。続いて、FUSE制御回路18aにおいて、外部クロック立下りエッジ検出回路30aは、内部クロック同期制御信号TRRFDETABが活性レベルLレベルであるので、内部クロック信号PCLKがLレベルに遷移したことを検出して、テスト信号TREDSETBを活性レベルLレベルに遷移させる。これにより、ナンド回路31は、遅延回路DLYにより遅延されたヒューズイネーブル信号FUSETがHレベルになる前に、出力信号をHレベルに維持する。つまり、ナンド回路32において、他方の入力へ入力されるナンド回路31の出力信号はHレベルであるので、第1の動作モードで行われるヒューズイネーブル信号FUSETと、遅延回路DLYにより遅延させたヒューズイネーブル信号ナンド回路31の出力信号との論理積演算は禁止される。このように、ナンド回路32は、外部クロック立下りエッジ検出回路30aがテスト信号TREDSETBを活性レベルLレベルに遷移させたことにより、ヒューズイネーブル信号FUSETを論理反転するインバータ回路となる。これにより、ナンド回路32は、遅延回路DLYに設定された遅延時間とは無関係に、入力されるヒューズイネーブル信号FUSETが非活性レベルLレベルとなると、出力信号をHレベルにする。また、インバータ回路33はヒューズ判定信号RRFDETAを非活性レベルLレベルに遷移させ、FUSE判定回路20に出力する。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスが一致するか否かの判定を終了する。このように、FUSE判定回路20におけるカラムアドレスと冗長ROMアドレスが一致するか否かの判定は、ヒューズ判定信号RRFDETAが活性レベルHレベルの期間図6に示す時間T13に行われる。つまり、カラムアドレスと冗長ROMアドレスが一致するか否かの判定期間は、第1の動作モードにおける時間T4ではなく、外部クロック信号のパルス幅と等しい時間T10である。FUSE判定回路20は、このヒューズ判定信号RRFDETAが活性レベルの場合に、カラムアドレスと冗長ROMアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ14及びリダンダンシYドライバ142のいずれか一方を選択する。時刻t4以降は、外部クロック信号CLKのパルス幅が長くなった場合を示している。この場合であっても、PCLK生成回路21aは、外部クロック信号CLKの立ち上がり時刻t4に応じて、活性レベルHレベルとなる内部クロック信号PCLKパルス幅が時間T21であって外部クロック信号CLKのパルス幅T20と等しいを、コマンドデコーダ16及びFUSE制御回路18aに出力し続ける。また、コマンドデコーダ16は、この内部クロック信号PCLKが入力されている期間において、READまたはWRTコマンドが供給されると、内部クロック信号PCLKの立ち上がりに応じて活性レベルとなり、活性レベルのパルス幅が時間T22と等しい時間T20、T21とも等しいヒューズイネーブル信号FUSETを、FUSE制御回路18aに出力する時刻t5。時刻t6において、FUSE制御回路18aは、ヒューズ判定信号RRFDETAを非活性レベルLレベルから活性レベルHレベルに遷移させ、時間T23時間T20、T21、T22と等しい時間経過後に、ヒューズ判定信号RRFDETAをHレベルからLレベルに遷移させる。FUSE判定回路20は、カラムアドレスと冗長ROMアドレスが一致するか否かの判定を、このヒューズ判定信号RRFDETAが活性レベルHレベルの期間図6に示す時間T23に実行する。図8は、本願発明の半導体装置10に関連する半導体装置におけるコマンド制御回路23のブロック図である。また、図9は、図8に示すFUSE制御回路18bの回路図である。図8は図3に、図9は図5にそれぞれ対応する。半導体装置10に関連する半導体装置は、図8に示すように、半導体装置10と同様、第1の動作モードに対応するコードが設定され、内部クロック同期制御信号TCKSYNCを発生するテスト回路PCLK外部CLK同期テスト回路17aを備えている。また、半導体装置10に関連する半導体装置は、図9に示すように、ヒューズイネーブル信号FUSETと、遅延されたヒューズイネーブル信号との論理積をとる構成を有するFUSE制御回路18bを備えている。このため、半導体装置10に関連する半導体装置には、半導体装置10と同様、第1の動作モードを設定することができる。一方、半導体装置10に関連する半導体装置は、図8に示すように、半導体装置10と相違して、第2の動作モードに対応するコードが設定され、内部クロック同期制御信号TRRFDETABを発生するテスト回路TRRFDETABテスト回路17bを備えていない。そのため、半導体装置10に関連する半導体装置は、図9に示すように、半導体装置10と相違して、外部クロック立下りエッジ検出回路30aを備えていない。遅延回路DLYの出力は、インバータ回路34の入力に接続され、インバータ回路34の出力がナンド回路32の他方の入力に接続される。このため、半導体装置10に関連する半導体装置には、半導体装置10と相違し、第2の動作モードを設定することができない。つまり、第2の動作モードを設定可能な半導体装置10は、関連する半導体装置と異なり、外部クロック信号CLKのパルス幅と同じ期間に、カラムアドレスと冗長ROMアドレスが一致するか否かの判定を、FUSE判定回路20において行うことができる。そのため、FUSE判定回路20が、誤判定するか否かの評価を、外部クロック信号CLKのパルス幅を変化させて行うことができる。そして、この評価により、最適なヒューズ判定期間遅延時間T4を求めることができる。例えば、十分判定時間の長いパルス幅でFUSE判定回路20を動作させて、通常メモリセル領域111及び冗長メモリセル領域112各々におけるメモリセルへデータを書きこむ。続いて、判定時間の短いパルス幅でFUSE判定回路20を動作させて、書き込んだメモリセルからデータを読み出し、書き込んだデータと読み出したデータが一致するか否かを評価する。このような評価を外部クロック信号CLKのパルス幅を変化させて実行することで、FUSE判定回路20がカラムデコーダ14とリダンダンシYドライバ142とを正常に選択した場合の外部クロック信号CLKのパルス幅を求めることができる。言い換えれば、FUSE判定回路20における判定期間を規定するヒューズ判定信号RRFDETAの最適なパルス幅を求めることができる。また、このように判定時間の最適なパルス幅を求めることができるので、図5に示す遅延回路DLYに、この最適なパルス幅に基づいて遅延時間を設定すれば、第1の動作モードにおいてもパルス幅を固定した状態でも、FUSE判定回路20は最適なパルス幅で判定できるので、FUSE判定回路20の誤判定を抑制することができる。このように、半導体装置10は、供給されるヒューズ判定信号ヒューズ判定信号RRFDETAが活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路FUSE判定回路20と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路FUSE制御回路18aと、を備えることを特徴とする。本発明の半導体装置10によれば、外部クロックの遷移に応じてヒューズ判定信号RRFDETAのパルス幅を調整できるので、半導体装置の評価工程において、アドレス比較回路FUSE判定回路20が誤判定しないヒューズ判定信号RRFDETAの活性レベルの期間を定量的に求めることができる。また、このようにして求められた活性レベルの期間に応じた遅延時間を、制御回路FUSE制御回路18aを構成する遅延回路遅延回路DLYに設定することで、ヒューズ判定信号RRFDETAの活性レベルの期間をアドレス比較回路が誤判定しない期間にし、アドレス比較回路の信頼性を向上することができる。本願の技術思想は、ヒューズを有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、上記実施形態の説明においては、FUSE制御回路18aに外部クロック立下りエッジ検出回路30aを設ける構成としたが、内部クロック同期制御信号TRRFDETABをナンド回路31の他方の入力に直接接続する構成としてもよい。内部クロック同期制御信号TRRFDETABが活性レベルLレベルの場合に、すなわち、モードレジスタ17に第2の動作モードが設定されている期間、ナンド回路32の論理積演算は、他方の入力がHレベルに固定されることから禁止される。そのため、ヒューズイネーブル信号FUSETが非活性レベルLレベルから活性レベルHレベルになると、FUSE制御回路18aは、ヒューズ判定信号RRFDETAを非活性レベルから活性レベルへ遷移させる。また、ヒューズイネーブル信号FUSETがHレベルからLレベルになると、FUSE制御回路18aは、ヒューズ判定信号RRFDETAを活性レベルから非活性レベルへ遷移させる。いずれにしろ、FUSE制御回路18aは、半導体装置10に第2の動作モードが設定されている期間、外部クロック信号CLKに完全に同期した立ち上がり及び立ち下がりが外部クロック信号CLKの遷移に応じ、かつ、パルス幅も外部クロック信号CLKと同一幅であるヒューズ判定信号RRFDETAを発生する。FUSE判定回路20は、ヒューズ判定信号RRFDETAが活性レベルの場合に、すなわち、外部クロックと同じパルス幅の期間、外部アドレスと冗長ROMアドレスとの比較判定動作を実行し、カラムデコーダ14とリダンダンシYドライバ142との選択動作を制御する。また、実施形態の説明においては、冗長カラム列へ置換する場合のリダンダンシ方式について説明したが、カラムリダンダンシーに限るものではなく、ワード線を置換するロウリダンダンシー方式に適用してもよい。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリMemoryでの実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に、本発明を適用することができる。更にこれらの半導体装置は、冗長メモリセルとレギュラーメモリセルを含んでいても良い。また、このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"