"シングルチップで構成される第1データプロセッサと、上記第1データプロセッサとは異なるシングルチップで構成される第2データプロセッサと、外部デバイスと、一方を前記第1データプロセッサに接続され、他方を前記第2データプロセッサに接続される第1外部バスと、一方を前記第2データプロセッサに接続され、他方を前記外部デバイスに接続される第2外部バスと、を含むデータ処理システムであって、前記第2データプロセッサは、電源供給される動作状態と電源遮断される待機状態との間で遷移され、前記動作状態のとき、命令をフェッチし、実行可能な中央処理装置と、前記中央処理装置が接続される内部バスと、前記第1外部バスと、前記内部バスとに接続可能な第1外部インタフェース回路と、前記第2データプロセッサの待機状態のとき、一方を前記第1外部バスに接続され、他方を前記第2外部バスに接続される内部経路と、を自らのシングルチップの内部に有し、前記動作状態のとき、前記第1データプロセッサは前記第1外部インタフェース回路を介して前記第2データプロセッサにアクセス可能であり、前記第2データプロセッサは信号を前記第2外部バスへ供給可能であり、前記待機状態のとき、前記第2データプロセッサ内の内部経路を経由して、前記第1データプロセッサは、異なるバスに接続された外部デバイスへアクセス可能である、データ処理システム。1つのシステム上にデータプロセッサ及びコプロセッサ等のように複数のデータプロセッサが搭載される場合、そのデータプロセッサ同士の接続には共有バスが用いられることが多い。しかしバスを共有できないデータプロセッサや、バス共有を行っていたのではメモリアクセス性能が足りず性能が出せない場合などには、片側のデータプロセッサに別のインタフェースを内蔵し、このインタフェースをもう片側のデータプロセッサのバスに接続することでデータ転送を行う必要が生じる。このインタフェースとして例えばTIのDSPTMS320C54xがサポートしているホストポートインタフェースなどがあり、実際にはデータプロセッサに内蔵されたRAMと割り込み機能を用いることによりデータプロセッサ間のデータ転送を行う。ただし転送したデータを使うためにはソフトウェアを実行する必要がある。システムだけでなくデータプロセッサの機能自体も高機能化している。このためシステム上に複数のデータプロセッサを搭載した場合、お互いのデータプロセッサに搭載された機能を効率良く使うことにより、重複して同じ機能を複数のデータプロセッサがサポートする必要がなくなる。例えばSDRAMシンクロナスDRAM等に対するメモリインタフェースやUSBユニバーサルシリアルバス、メモリカード、シリアルインタフェースなどである。前記共通バスによらないインタフェースでデータプロセッサ同士が接続されている場合、それぞれのデータプロセッサがサポートしている機能を使うときは、転送されたデータをソフトウェアで処理する必要がある。例えばあるデータプロセッサが別のデータプロセッサのメモリインタフェースを用いて、そのメモリへアクセスしたい場合には、一度前記インタフェースでアクセスするデータを前記別のデータプロセッサに転送した後に、割込みで当該別のデータプロセッサのプログラム実行を起動し、そのプログラムを実行する前記別のデータプロセッサがメモリへのアクセスを行い、アクセス後に再度前記別のデータプロセッサから前記一方のデータプロセッサに対して割り込みを発生して、当該一方のデータプロセッサへ前記インタフェースを介してデータの転送を行う必要があった。システムの複雑さに起因する別の問題として、実装面積の削減が挙げられる。特に携帯情報端末においては消費電力コストの観点から実装面積を減らすためにシステムの部品点数を削減することが必要となる。しかしシステムが多機能化するにつれ、それを実現するための部品点数が増加する。特に前述のように複数のデータプロセッサを内蔵するような場合にはこの問題はさらに深刻となる。従来の技術で述べたようにシステム上に複数のデータプロセッサを搭載して、そのデータプロセッサ同士が共有バスで接続できない場合には、データプロセッサを相互に接続するインタフェースを内蔵する必要が生じる。TIのDSPのようなホストインタフェースはデータプロセッサに内蔵されたRAMと割り込み機能を用いることによりハンドシェイクを行い、データ転送を実現する。この方法ではデータ転送の度に割り込み処理プログラムを実行する必要が生じるため、それまで走っていたプログラムの実行が中断され性能が劣化することがある。特にそのデータプロセッサがサポートする外部インタフェースだけを使いたい場合などに対処するには問題がある。更に、本発明者は、データプロセッサの動作プログラムをメモリに初期的に格納する技術について検討した。例えば、CPUの動作プログラムを格納する電気的に書換え可能なフラッシュメモリがオンチップされたマイクロプロセッサにおいて、前記フラッシュメモリに対する初期的なプログラムの書き込みは例えば、その製造段階においてEPROMライタのような書込み装置を用いて行なわれるのが一般的である。しかしながら、そのような書き込み動作はベリファイ処理や再書込みを伴うこともあり処理が複雑な上に時間もかかり、データプロセッサの製造コストを上昇させる原因にもなっている。本発明の目的は、複雑多機能化するデータ処理システムにおいて、データプロセッサがメモリインタフェースとは別にデータ転送を行うためのデータ転送インタフェースを実現することにある。更に本発明は、そのインタフェースに接続している別のデータプロセッサもしくはデバイスから、当該データプロセッサの内部機能若しくは当該データプロセッサの外付け回路を効率良く利用することを可能にすることを目的とする。そして本発明は、それによって、システム性能の向上と低コスト化を図り、最終的には低消費電力化を実現しようとするものである。本発明の別の目的は、データプロセッサが実行すべきプログラムを不揮発性メモリに初期的に書き込む処理が容易なデータ処理システム、更にはデータプロセッサを提供することにある。本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、第1のデータプロセッサは、第2のデータプロセッサが待機状態であっても、当該第2のデータプロセッサに接続されている外付け回路を、該第2のデータプロセッサ内部をバイパスして制御することができる。1.実施の形態の概要本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。1本発明の第1に観点は、他のデータプロセッサにデータプロセッサの内部バスアクセスを許容するものである。この観点による本発明は、一のデータプロセッサ100に他のデータプロセッサ101との接続を可能にするためのインタフェース手段119を設け、このインタフェース手段に、一のデータプロセッサ内の内部バスに他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作する機能をサポートするものである。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。例えば第1のデータプロセッサが第2のデータプロセッサのメモリインタフェースを使って特定のメモリへアクセスする場合、第1のデータプロセッサは、第2のデータプロセッサの前記インタフェース手段を介して、当該第2データプロセッサの周辺メモリやその他の周辺回路をアクセスして利用することが可能になる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。換言すれば、第1のデータプロセッサは第2のデータプロセッサに内蔵されている別のインタフェース機能を直接使うことができるようになり、システムの高性能化を図ることが可能となる。上記観点による発明を更に詳述する。上記第1の観点によるデータ処理システムは、第1のデータプロセッサ100及び第2のデータプロセッサ101を含む。前記第2のデータプロセッサは、前記第1のデータプロセッサが前記第2のデータプロセッサの内部バスのバス権を獲得することを可能とするインタフェース手段119を内蔵する。前記インタフェース手段は、前記内部バスのバス権を獲得した第1のデータプロセッサによる前記内部バスに接続された入出力回路のアクセスを可能にするものである。前記入出力回路は、例えば、SDRAMに接続可能なSDRAMインタフェース回路、液晶ディスプレイ装置に接続可能なLCDインタフェース回路、メモリカードに接続可能なメモリカードインタフェース回路、シリアルインタフェース回路、揮発性メモリ、電気的に書き換え可能な不揮発性メモリ、及び汎用入出力ポート回路の中から選ばれた単数若しくは複数の回路である。前記インタフェース手段は、第2のデータプロセッサ内部からのアクセスと前記第1のデータプロセッサからのアクセスとに排他的に応答して動作可能とするバッファRAM107を含んでよい。2本発明の第2の観点は、他のデータプロセッサに一のデータプロセッサ固有の外部バスに対するアクセスを当該一のデータプロセッサ経由で許容するものである。この観点による本発明は、第2のデータプロセッサの低消費電力化のために第2のデータプロセッサ101の待機時電源をオフもしくはスタンバイ状態に、第1のデータプロセッサ100とのインタフェースを第2のデータプロセッサ内部で当該第2のデータプロセッサの外付けデバイス104とインタフェース可能にする手段114を設ける。これにより、第2のデータプロセッサに接続していたデバイスを、当該第2のデータプロセッサの待機中には外付け回路なしに第1のデータプロセッサが制御できるようになる。要するに、第1のデータプロセッサは、第2のデータプロセッサが待機状態であっても、当該第2のデータプロセッサに接続されている外付け回路を、該第2のデータプロセッサ内部をバイパスさせて制御できる。これによりデータ処理システムを構成する部品点数の削減が行え、低コスト化が可能となる。上記観点による発明を更に詳述する。上記第2の観点によるデータ処理システムは、第1のデータプロセッサ100、前記第1のデータプロセッサに接続される第1のバス103、前記第1のバスに接続される第2のデータプロセッサ101、及び前記第2のデータプロセッサに接続される第2のバス105を含む。前記第2のデータプロセッサは、前記第1のバスに一方が接続され内部バスに他方が接続される第1の外部インタフェース回路119と、前記第2のバスに一方が接続される内部バスに他方が接続される第2の外部インタフェース回路113と、第2のデータプロセッサの待機状態において前記第2の外部インタフェース回路の前記一方の代わりに前記第1のインタフェース回路の前記一方を前記第2のバスに接続する切換え回路114と、を含む。前記第2のデータプロセッサの待機状態は、例えば、前記第2のデータプロセッサに含まれるクロック同期回路へのクロック信号の供給が停止される状態である。また、前記第2のデータプロセッサにおいて前記切換え回路の動作電源とその他の回路の動作電源とを分離可能とし、前記第2のデータプロセッサの待機状態に応答して前記その他の回路の全部又は一部への動作電源の供給を停止させる電源制御回路116bを更に含む。これにより、前記第2のデータプロセッサは待機状態において電力消費が低減される。前記第2の外部インタフェース回路は、例えば、液晶ディスプレイコントローラに接続可能なLCDインタフェース回路を含む。このとき、前記第2のバスには液晶ディスプレイコントローラが接続される。これにより、前記第1のデータプロセッサは前記切換え回路を介して前記液晶ディスプレイコントローラを制御可能になる。3本発明の第3の観点は、リセット動作解除後にデータプロセッサが実行すべき動作プログラムをオンチップの不揮発性メモリやローカルバス上の不揮発性メモリに初期的に書き込むための動作制御を当該データプロセッサを介して可能にするものである。この観点の本発明によるデータ処理システムは、第1のデータプロセッサ100及び第2のデータプロセッサ101を含む。前記第2のデータプロセッサは、リセット動作解除後の第1動作モードにおいて前記第1のデータプロセッサにより書き込み可能にされる揮発性メモリ107と、前記第1動作モードによる書き込み後における命令フェッチの対象を前記揮発性メモリとするCPU109と、リセット動作解除後の第2動作モードにおいてCPUによる命令フェッチの対象とされる電気的に書換え可能な不揮発性メモリ502とを含む。前記第1のデータプロセッサは、第2のデータプロセッサに第1動作モードを指定し、前記揮発性メモリに、前記不揮発性メモリに対する書き込み制御用プログラムを格納して、CPUに命令フェッチを許可する。これにより、第2のデータプロセッサは、揮発性メモリに書き込まれた書き込み制御プログラムを実行し、これに従って前記オンチップの不揮発性メモリに第1のデータプロセッサの動作プログラムを初期的に書き込むことができる。この動作プログラムを実行するときは、リセット動作解除後に第2動作モードが指定されればよい。電気的に書き込み可能な不揮発性メモリは第1のデータプロセッサにオンチップされたメモリに限定されない。第1のデータプロセッサのローカルバスに接続された電気的に書換え可能な不揮発性メモリ501であってもよい。第3の観点による発明によれば、リセット動作解除後にデータプロセッサが実行すべき動作プログラムをオンチップの不揮発性メモリやローカルバス上の不揮発性メモリに初期的に書き込むための動作制御を当該データプロセッサを介して行うことができる。要するに、データプロセッサの製造過程においてオンチップのプログラムメモリ等にプログラムを書き込む処理を行わなくてもよい。4本発明の第4の観点は、前記第1乃至3の観点によるデータ処理システムに適用されるデータプロセッサに着目する。データプロセッサは、CPU109と、前記CPUに接続する内部バスと、前記内部バスに接続する周辺回路116と、第1の外部端子に一方が接続され前記内部バスに他方が接続される第1の外部インタフェース回路119と、第2の外部端子に一方が接続され前記内部バスに他方が接続される第2の外部インタフェース回路113とを含む。前記第1の外部インタフェース回路は外部からのアクセス要求に応答して、内部バスのバス権を獲得し、内部バスに接続された前記周辺回路のアクセスを可能にする。これにより、データプロセッサは内部バスに接続するオンチップの周辺回路などを他のデータプロセッサに利用させることが可能になる。前記CPUの待機状態において前記第2の外部インタフェース回路の一方の代わりに前記第1の外部端子を前記第2の外部端子に接続する切換え回路114を更に含んでよい。他のデータプロセッサに一のデータプロセッサ固有の外部バスに対するアクセスを当該一のデータプロセッサ経由で許容するものである。例えばデータプロセッサのローカルバスにLCDコントローラが接続されるとき、当該データプロセッサの待機状態においてシステムバス経由で他のデータプロセッサがローカルバス上の前記LCDコントローラを介してLCDに対する時間表示制御機能を実現することが可能になる。前記第3の観点の如く、データプロセッサのブートプログラムを初期的に書き込むという観点では、データプロセッサは、リセット動作解除後の第1動作モードにおいて前記第1の外部インタフェース回路を介し外部から書き込み可能にされる揮発性メモリと、プログラムメモリ例えば電気的に書き込み可能な不揮発性メモリとを更に含む。前記CPUは、前記第1動作モードによる書き込み後に前記揮発性メモリから命令をフェッチして実行可能であり、また、CPUは、リセット動作解除後の第2動作モードにおいて前記プログラムメモリから命令をフェッチして実行可能である。前記第2動作モードで前記プログラムメモリに対する書き込み制御プログラムを揮発性メモリに書き込み、書き込んだ書き込み制御プログラムを第2動作モードで実行すれば、不揮発性プログラムメモリにデータプロセッサのブートプログラムを初期的に書き込むことができる。前記CPU、前記内部バス、前記第1の外部インタフェース回路、前記第2の外部インタフェース回路、前記切換え回路、前記揮発性メモリ、及び前記プログラムメモリを1個の半導体基板上に形成して、データプロセッサをシングルチップで構成することができる。また、前記CPU、前記内部バス、前記第1の外部インタフェース回路、前記第2の外部インタフェース回路、前記切換え回路、及び前記揮発性メモリを第1の半導体基板上に形成し、前記プログラムメモリ501を第2の半導体基板上に形成し、前記第1の半導体基板と第2の半導体基板を例えば高密度実装基板に実装し1個のパッケージに封入し、マルチチップモジュールとして構成してよい。5本発明の第5の観点は、前記第1の観点によるデータ処理システムに適用されるデータプロセッサを更に別の観点から把握する。データプロセッサは、第1のバスに接続される第1の端子と、第2のバスに接続される第2の端子と、第1の状態又は第2の状態を選択的に採り得る第1の内部回路と、第2の内部回路と、前記第1の端子から前記第1の内部回路と前記第2の内部回路を介して前記第2の端子に接続される第1の信号経路と、前記第1の端子から前記第2の内部回路を介して前記第2の端子に接続される第2の信号経路とを含む。前記第2の内部回路は、前記第1の内部回路の状態に応じて、前記第1の信号経路と前記第2の信号経路の何れかの信号経路を選択する。前記第1の状態は例えば前記第1の内部回路が命令を実行可能な動作状態であり、前記第2の状態は例えば命令の実行が抑止される待機状態である。前記第2の内部回路は、動作状態において前記第1の経路を選択し、待機状態において第2の経路を選択する。前記第1の内部回路に対する第1の電源の供給と前記第2の内部回に対する第2の電源の供給とを制御する電源制御回路を有する。このとき、前記電源制御回路は、前記第2の内部回路に前記第2の信号経路が選択される場合に第1の内部回路の全部又は一部への第1の電源の供給を停止する。要するに、待機状態では動作を行う必要のない回路には無駄な動作電源の供給を行わないようにする。前記第1の内部回路、第2の内部回路、及び電源制御回路は1個の半導体基板上に形成してよい。また、前記第1の内部回路及び前記電源制御回路は第1の半導体基板上に形成し、前記第2の内部回路は第2の半導体基板上に形成し、前記第1の半導体基板と第2の半導体基板を1個のパッケージに封入して、データプロセッサをマルチチップモジュール等として構成してもよい。前記第1の内部回路に同期動作用のクロック信号を供給するクロック制御回路116aを有するとき、前記クロック制御回路は、前記第2の内部回路に前記第2の信号経路が選択される場合に前記第1の内部回路へのクロック信号の供給を停止させるとよい。待機状態では動作を行う必要のない回路には無駄な電力消費につながるようなクロック信号の供給を停止したほうが望ましいからである。望ましい形態として、前記第1の内部回路に対する第1の電源の供給と前記第2の内部回に対する第2の電源の供給とを制御する電源制御回路は、前記第1の内部回路へのクロック信号の供給が停止されるとき、前記第1の内部回路の全部又は一部への電源供給を停止するのがよい。前記第1の内部回路、第2の内部回路、クロック制御回路、及び電源制御回路は1個の半導体基板上に形成してよい。また、前記第1の内部回路、クロック制御回路及び電源制御回路は第1の半導体基板上に形成し、前記第2の内部回路は第2の半導体基板上に形成し、前記第1の半導体基板と第2の半導体基板を1個のパッケージに封入して、データプロセッサをマルチチップモジュール等として構成してもよい。6本発明の第6の観点は、前記第1の観点による情報処理システムを更に別の観点から把握する。情報処理システムは、第1のバスと、第2のバスと、前記第1のバス及び第2のバスに接続されるデータプロセッサとを有する。前記データプロセッサは、第1動作態様と第2動作態様を有し、前記第1動作態様において前記データプロセッサは、前記第1のバスから供給された情報を処理し、前記第2のバスに所定の情報を供給可能とする。前記第2動作態様において前記データプロセッサは、前記第1のバスから供給された情報をそのまま前記第2のバスに供給する。更に観点を変える。携帯電話システムは、第1乃至第3の半導体集積回路、前記第1の半導体集積回路と第2の半導体集積回路とを接続する第1のバス、及び前記第2の半導体集積回路と第3の半導体集積回路とを接続する第2のバスを有する。前記第2の半導体集積回路は、第1の動作態様と第2の動作態様を有し、前記第1の動作態様は、前記第2の半導体集積回路が前記第1の半導体集積回路から供給される情報に基づいて所定の処理を行い、前記第3の半導体集積回路に処理結果を供給する動作態様である。前記第2の動作態様は、前記第2の半導体集積回路が前記第1の半導体集積回路から供給される情報をそのまま前記第3の半導体集積回路に供給する動作態様である。前記携帯電話システムにおいて、前記第2の半導体集積回路が前記第1又は第2の動作態様の何れの動作態様に遷移すべきかを制御する制御信号を、前記第1の半導体集積回路が供給してよい。そのような制御信号はコマンドとして与えられてよい。前記携帯電話システムにおいて、例えば、前記第1の半導体集積回路は、ベースバンド処理用であり、前記第3の半導体集積回路は表示制御用である。前記所定の処理は、例えば、少なくとも画像を取り扱うための信号処理である。前記第2のバスに記憶装置を接続してよい。例えば、前記記憶装置には、前記第2の半導体集積回路で行う処理を規定した処理プログラムを格納してよい。2.実施の形態の詳細図1に本発明に係るデータ処理システムの一例を示す。本システムは第1の外部バス103に接続された第1のデータプロセッサ100と、第2の外部バス105に接続された第2のデータプロセッサ101で構成される。第1の外部バス103にはRAM、ROM,フラッシュメモリFLASH等の複数の外部デバイス102が接続される。第2の外部バス105には、RAM、ROM、FLASH、液晶ディスプレイLCDコントローラ等の外部デバイス104が接続されている。第2のデータプロセッサ101は、第1の外部バス103上のデバイスの1つとして第1の外部インタフェース回路119を介して第1の外部バス103に接続されている。第2のデータプロセッサ101は、内部高速バス108と内部低速バス115を有する。前記内部高速バス108には、CPU109、キャッシュメモリ110、ディジタル信号処理プロセッサDSP111、内部高速バス108と内部低速バス115との間のバスブリッジ回路としてのブリッジ回路112、第1の外部インタフェース回路119、第2の外部インタフェース回路113、及びRAM107が接続されている。前記内部低速バス115にはシリアルインタフェース回路SCI、USBユニバーサルシリアルバス、タイマ、メモリカードインタフェース回路MCIF、IOポートのような汎用入出力ポートIOP、クロックパルスジェネレータCPG、フラッシュメモリ等の周辺回路116が接続されている。図1においてクロックパルスジェネレータCPGには参照符号116aが付され、汎用入出力ポートIOPには参照符号116bが付されている。データ処理システムは、特に制限されないが、携帯電話システムとされる。このとき、第1のデータプロセッサ100はベースバンド処理を行なう。第2のデータプロセッサ101は液晶ディスプレイコントローラのような外部デバイス104に対して画像表示制御の為の制御と圧縮伸張などの信号処理を行なう。液晶ディスプレイコントローラを介する時刻表示などの制御は、特に制限されないが、第1のデータプロセッサ100が第2のデータプロセッサ101を経由して行なう。前記第1の外部インタフェース回路119は、前記第1のデータプロセッサ100が第2のデータプロセッサ101の内部バス例えば内部高速バス108のバス権を獲得することを可能にするものであり、内部バス108のバス権を獲得した第1のデータプロセッサ100による前記内部バス108に接続された入出力回路のアクセスを可能にする。入出力回路とは、DSP111のレジスタ等を意味する。要するに、第1のデータプロセッサ100は内部高速バス108のバスマスタとして動作することが可能にされる。そのようなバスマスタとしての動作制御は内部バス制御部106が行なう。また、前記第1の外部インタフェース回路119は前記RAMをCPU109と第1のデータプロセッサ100との共有メモリもしくは共有バッファとして動作制御する。即ち、CPU109からのRAM107へのアクセス要求と第1のデータプロセッサ100からRAM107へのアクセス要求とに排他的に応答してRAM107を動作させる。このRAM107に対する共有バッファ機能により、第1のデータプロセッサ100と第2のデータプロセッサ101との間のデータ転送を実現できる。このデータ転送には、例えば割込み信号117を用いたハンドシェーク制御を採用してよい。具体的には、第1のデータプロセッサ100からRAM107にデータが格納されると、CPU109の割込み信号117が与えられ、この割込みに応ずる割り込み処理にてCPU109がRAM107のデータを取りこむ。逆の場合には外部インタフェース回路119は第1のデータプロセッサ100に向けて割込み要求を発行する。前記第2の外部インタフェース回路113は外部バス105に接続される外部デバイスとのインタフェースを実現する為のインタフェース仕様を有する。例えば、外部デバイス104としてFLASH、液晶ディスプレイLCDコントローラが接続することを想定している場合、第2の外部インタフェース回路113は、フラッシュメモリインタフェース回路、LCDインタフェース回路としてのインタフェース機能を有する。図1の構成において、前記領域118には、第2のデータプロセッサ101の待機状態において、前記第2の外部インタフェース回路113における外部バス105との接続端の代わりに、前記第1の外部インタフェース回路における外部バス103との接続端を、前記外部バス105に接続する切換え回路114が設けられている。即ち、前記切換え回路114は、第2のデータプロセッサ101の待機時に、第2の外部インタフェース回路113に代えて第1の外部バス103を第2の外部バス105へ接続する接続態様を選択する。これにより、第1のデータプロセッサ100は切換制御部114を介して、第2の外部バス105上のデバイスをアクセスすることが可能になる。例えば、第1のデータプロセッサ100は切換え回路114を介して外部バス105上の外部デバイス104として液晶ディスプレイコントローラを制御可能である。ここで図1の中の領域118の回路は第2のデータプロセッサ101の待機時にも動作する領域である。前記第2のデータプロセッサ101の待機状態は、当該第2のデータプロセッサ101に含まれるCPU109、DSP111、シリアルインタフェース回路、タイマ等のクロック同期回路へのクロック信号の供給が停止される状態である。例えば、CPU109がクロックパルスジェネレータ116aの待機状態レジスタに待機状態イネーブルビットをセットすることにより、クロックパルスジェネレータ116aはクロック信号CLKの出力動作もしくは発振動作を停止して、クロック信号の供給を抑止する。図1において120で示される回路は電源回路である。前記第2のデータプロセッサ101において前記切換え回路114の動作電源vdd1とその他の回路の動作電源vdd2とは分離可能とされる。例えば、動作電源vdd1の外部電源端子及び電源配線と、動作電源vdd2の外部電源端子及び電源配線とは、物理的に分離される。電源回路120は動作電源vdd1、vdd2を対応する電源端子に供給する。前記汎用入出力ポート116bは電源回路120に対する電源制御回路として利用される。汎用入出力ポート116bは前記第2のデータプロセッサ101の待機状態への遷移過程において前記その他の回路の全部又は一部への動作電源vdd2の供給を停止させる。前記切換え回路114には第2のデータプロセッサ101が動作可能なときは動作電源vdd1が常時供給される。待機状態から抜けるのに割込みを利用する場合には割込み制御回路には動作電源が供給されている。電源制御回路116bは、待機状態への遷移過程において電源回路120の電源制御レジスタを電源供給停止指示状態にセットする。これにより、動作電源vdd2の供給が停止される。電源制御レジスタに対する電源供給指示状態へのリセット動作は、待機状態から動作状態への復帰処理過程で行われればよい。図2に図1の第2のデータプロセッサ101の領域118の詳細図が例示される。更にこの例では、第1の外部インタフェース回路119が内部低速バス115のバスマスタとして信号線200で接続されている。図2の信号線200が示す通り、第1の外部インタフェース回路119がバスマスタとなる内部バスは高速バス108に限定されず、低速バスであてもよい。データプロセッサ1において領域118に構成される回路を第2の回路、その他の領域に構成されるCPU109などの回路を第1の回路と称する。領域118には、第1外部端子210、第1の外部端子と第1の回路を接続する第1バス211、第1の回路と第2の回路を接続する第2バス212、第1外部端子と第2の内部回路を接続する第3バス213、第2外部端子215、第2外部端子と第2の回路を接続する第4バス216、前記第2バス212と第3バス213の何れを第4バスに接続するかを選択するセレクタ217、バスドライバ218、及び第5バス219を有する。セレクタ217は待機状態への遷移過程で第1バス211を第4バス216に接続する接続形態を選択する。CPU109の状態に着目すると、待機状態は第1の回路による命令実行が抑止される状態第1の状態であり、動作状態は第1の回路が命令を実行可能な状態第2の状態である。第2のデータプロセッサ101は、待機状態において、第1の外部バス103を第2の外部バス105に直接接続することが可能となる。この例では、第2のデータプロセッサ101の待機状態において第1の外部バス103のデータを第2の外部バス105に無条件に伝達するように構成されているが、第1の外部バス103と第2の外部バス105を入出力バッファ図示せずを介して接続することも可能である。こうすれば第1の外部バス103から第2の外部バス105の入出力を制御することが可能となる。図1及び図2において第2のデータプロセッサ101は1個の半導体基板上に構成された、所謂シングルチップのデータプロセッサとして構成される。図3にはマルチチップモジュールで第2のデータプロセッサ300を構成した場合の例が示される。第2のデータプロセッサ300は第1の外部インタフェース回路119及び切換え回路114の機能を内蔵したチップ301とそれ以外の機能を内蔵したチップ302で構成される。チップ302は内部高速バス108への接続部303を第1の外部インタフェース回路119とのインタフェース部としており、この接続部303に接続するチップ301が内部高速バス108のバスマスタになることが可能となる。第2のデータプロセッサ300の待機状態においてチップ301だけを動作させることにより、第1の外部バス103を第2の外部バス105へ接続することが可能になる。図4には第2のデータプロセッサ101が備える第1の外部インタフェース119の具体的な一例を示す。第1の外部インタフェース回路119は外部バスアクセス制御部401、バス変換調停部402、内部バスアクセス制御部403、RAMアクセス制御部404、リセット/割り込み制御部405から構成される。第1の外部バス103からのアクセス情報は外部バスアクセス制御部401に入力され、入力情報が同期化されてバス変換調停部402へ転送される。バス変換調停部は当該アクセスがRAM107へのアクセスか内部バス108へのアクセスかを判定し、内部バス108へのアクセスであった場合には内部バスアクセス制御部403へアクセス要求を出して内部バス108のバスアクセス仕様にしたがったバスアクセス動作を起動する。要するに、アドレス信号、バスアクセス制御信号、データを内部バス108のバスアクセス仕様に準拠してバス108に供給し、また、データをバス108から受取る。RAM107へのアクセス要求である場合にはRAMアクセス制御部404にメモリアクセス要求を出してRAM107のアクセス仕様に準拠してアクセス動作を起動する。要するに、アドレス信号、メモリ制御信号、データをメモリアクセス仕様にしたがってRAM107に供給し、また、データをRAM107から受取る。CPU109への割り込み/リセットの発行や、CPU109からの割り込みはリセット/割り込み制御部405で処理され、外部バスアクセス制御部401が第1の外部バス103上のデバイスに対して対応する要求を発行する。また、第1の外部バス103上のデバイスからの要求やRAMアクセス制御部404からの動作要求は外部バスアクセス制御部401が対応する割込み要求としてリセット/割り込み制御部405に与える。図5には第2のデータプロセッサ101が備える第1の外部インタフェース119の更に具体的な別の例を示す。同図には、バス103との間のインタフェース、バス115との間のインタフェース、RAM107との間のインタフェースとを実現する為の具体例を示す。第1の外部インタフェース回路119は、制御回路410、インデックスレジスタIDX、アドレスフラグFGを有する。制御回路410はアドレスレジスタADR、データレジスタDAT、コマンドレジスタCMD、アクセス制御レジスタACS、ステータスレジスタSTSなどの制御回路内蔵レジスタを有する。アドレスフラグFGは、論理値1が設定されると、インデックスレジスタIDXの選択を指定し、論理値0が設定されると制御回路内蔵レジスタの選択を指定する。論理値0が設定されたとき、制御回路内蔵レジスタの内のどのレジスタを選択するかはインデックスレジスタIDXの値で決まる。インデックスレジスタIDX及びアドレスフラグFGは第1の外部バス103を介してアクセスされる。バス103はデータバス103D、アドレスバス103A及びコントロールバス103Cから成る。インデックスレジスタIDXの値にしたがって制御回路内蔵レジスタが選択されて、対応するレジスタにデータバス103D経由でアドレス情報、データ情報、バスアクセス制御情報、コマンド情報がロードされ、ロードされたコマンド情報に従って、RAM107に対するアクセス、バス115に対するアクセスが起動される。この時のアクセスには前記レジスタの設定値が用いられ、アクセスタイミングはアクセス制御情報が決定する。外部バス103を介してRAM107に書き込まれたデータはCPU109が内部バス108を経由してアクセスすることができる。バス108はデータバス108D、アドレスバス108A及びコントロールバス108Cから成る。バス115はデータバス115D、アドレスバス115A及びコントロールバス115Cから成る。図6には本発明に係るデータ処理システムにおけるデータプロセッサのブートプログラムの初期的書き込みに関する例を示す。図6の例では、CPU109の内部バス115にメモリ502が配置され、また、第2の外部バス105にメモリ501が配置される。この例では、特に制限されないが、前記メモリ501,502はユーザプログラム格納領域として利用されることになる。その場合には、第2のデータプロセッサ101がリセット直後に実行するブートプログラムは、前記メモリ501又は502に通常格納される。図6では内部メモリ502を内部低速バス115に接続しているが、内部高速バス108に接続してもよい。第2のデータプロセッサの内部メモリ502はフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリであり、CPU109等と同じ半導体基板上に形成してもよく、或は異なる半導体基板上にそれぞれを形成し、1のパッケージに封入するものであってもよい。異なる半導体基板上に形成して1のパッケージに封入する場合、第2のデータプロセッサ101の内部バス108,115に接続するのではなく、パッケージ内部において第2の外部バス105に接続するようにしてもよい。ここでは、電気的に書き換え可能な不揮発性メモリ501,502をプログラムメモリとして利用する。前記電気的に書き込み可能な不揮発性メモリ501,502に対するプログラムの初期的な書き込みはデータプロセッサ101などの半導体集積回路の製造過程においてEPROMライタのような書込み装置を用いて行なうことが従来から行われてきた。図6の例では、データプロセッサ101がデータ処理システム上に実装された初期的な段階では不揮発性メモリ501,502にブートプログラムが初期書き込みされていない状態を想定する。図6のデータ処理システムはそのような状態からブートプログラムを初期的に書きこみ可能とするものである。要するに、第2のデータプロセッサ101のブートをRAM107から行える仕組みを第2のデータプロセッサ101に内蔵させる。即ち、第1のデータプロセッサ100から第1の外部バス103を経由して第2のデータプロセッサ101のブートプログラムをRAM107に書き込み、書き込み後に第2のデータプロセッサ101にRAM107のプログラムを実行させる。そのためには、第2のデータプロセッサ101をRAM107のプログラム実行により起動するかメモリ501又は502のプログラム実行により起動するかを切り替える必要がある。この切り換えは、リセット信号RES504によるリセット動作の指示に際してブートモード信号BT503のレベルを用いて行なう。例えばリセット信号504がローレベルの期間に、ブートモード信号503がハイレベルの時はRAM107のプログラム実行から起動し、ブートモード信号503がローレベルの時はメモリ501、502のプログラム実行から起動する。ブートプログラムの初期的書き込みの為の構成を詳述する。前記第2のデータプロセッサ101において、前記RAM107は、リセット信号504によるリセット動作解除後の第1動作モードにおいて前記第1のデータプロセッサ100により書き込み可能にされる。前記第1動作モードは、例えばリセット信号504がローレベルされるリセット期間に、ブートモード信号503がハイレベルにされていて、リセット信号504がハイレベルにネゲートされてリセット動作が解除された動作状態である。このとき、CPU109は命令フェッチが抑制される。要するに、CPU109に対するスタートベクタの供給が抑制されている。このときのRAM107に対するアクセスは前述の通り、第1のデータプロセッサ100が第1の外部インタフェース回路106に対して行なえばよい。データプロセッサ100によるRAM107への書き込みが終了すると、データプロセッサ100から第1の外部インタフェース回路119に与えられるコマンドにより、或はブートモード信号503のハイレベルからローレベルへの変化に応答して、CPU109にRAM107の先頭アドレスを指定するスタートベクタが供給される。これによってCPU109はRAM107に格納されたプログラムを実行する。ここでは、ユーザプログラムの初期的な書き込みという操作に着目しているのであるから、RAM107に格納される前記プログラムは少なくともユーザプログラムの書き込み制御プログラムであればよい。ユーザプログラム自体も前記プログラムと一緒にRAM107に予め転送されていてよい。或は、RAM107に転送された書き込み制御プログラムの実行により、ユーザプログラムをシリアルインタフェース回路116等から取り込んでメモリ502などに初期的に書き込むようにしてもよい。リセット動作解除後の第2動作モードではCPU109による命令フェッチの対象は、前記メモリ501又は502である。前記第2動作モードは、例えばリセット信号504がローレベルにされるリセット期間に、ブートモード信号503がローレベルにされて、リセット信号504がハイレベルにネゲートされてリセット動作が解除された動作状態である。これにより、CPU109は前記第1動作モードを介して前記メモリ501又は502に初期的に格納されたユーザプログラムを実行する。前記第1のデータプロセッサ100からRAM107へブートプログラムとしての前記書き込み制御用プログラムを格納する動作を説明する。先ず、第2のデータプロセッサ101をブートする前に、第1のデータプロセッサ100に接続しているメモリ505もしくはメモリカード506などの外部記憶もしくは図示を省略するシリアルインタフェースなどから入力したブートプログラムを第1のデータプロセッサ100が第2のデータプロセッサ101のRAM107に書き込む。RAM107に転送するブートプログラムはアプリケーションまでを含んだものでも構わないが、次のような処理を含んでいれば短いブートプログラムで対応可能となる。例えば、RAM107上のプログラムには、第1のデータプロセッサ100から第1の外部インターフェイス回路119を介してプログラムの転送を行なってメモリ501又は502に書き込むプログラムが格納されている。或は、第2のデータプロセッサの周辺デバイス116のシリアル、USB、メモリカードを用いて、プログラムをメモリ501、502に転送して書き込むプログラムが格納される。上記より、第2のデータプロセッサ101のブート用メモリ501、502がフラッシュメモリであった場合に、システム組み立ての後工程において本来ならフラッシュメモリを初期化する仕組みが必要であったが、RAM107からブートするモードでフラッシュメモリの初期化を行うことができるようになるため、データプロセッサ101の量産コストを低減することが可能になる。図7には図6のデータ処理システムにおけるブート動作のタイミングチャートが例示される。第1のデータプロセッサ100はブートモード信号503とリセット信号504を供給し、第2のデータプロセッサ101の起動を制御する。第1のデータプロセッサはブートモード信号503をハイレベルにしてリセットを解除リセット信号をローレベルからハイレベルに遷移することで、RAM107からブートするモードで第2のデータプロセッサを起動し、第1の外部バス103を介してRAM107にブートプログラムを転送する。第2のデータプロセッサのCPU109は、ブートモード信号がハイレベルであることを検出し、第1の外部インターフェイス回路119を介してRAM107からブートプログラムをフェッチする。CPU109は、ブートプログラムの転送中には命令フェッチが抑止されるため、ブートプログラムの供給が行われず、ウェイトした状態におかれる。ブートプログラムの転送終了にあわせて第1のデータプロセッサ100は転送終了コマンドを第1の外部インターフェイス回路119に転送し、第1の外部インターフェイス回路119はCPU109にブートプログラムのフェッチを指示することで、第2のデータプロセッサ101はRAM107のプログラムで起動する。CPU109はRAM107内のブートプログラムを実行し、内部高速バス108を経由して、メモリ501,502にブートプログラムを書き込む処理を行なう。メモリ501,502へのブートプログラムの書込みが終了した段階で再度第2のデータプロセッサ101をリセットしリセット信号RES504をハイレベルからローレベルに遷移、次はブートモード信号BT503をローレベルにした状態でリセットを解除し、第2のデータプロセッサ101を起動する。これによりCPU109は、メモリ501,502からブートプログラムをフェッチし、これを実行することにより、第2のデータプロセッサのデータ処理動作が起動される。図7の例は、第1の外部バス103を介して、第1のデータプロセッサ100に接続しているメモリ505若しくはメモリカード506からメモリ501,502にブートプログラムを供給する動作タイミングを示している。図8には図6のデータ処理システムにおけるブート動作の別のタイミングチャートが例示される。同図に示されるタイミングは、第2のデータプロセッサ101にあるシリアルやUSB116等を介してメモリ501,502に格納するブートプログラムを供給する場合を想定している。その他の点は図7と同じである。図9にはメモリ501又は502にブートプログラムが格納されている状態において、ブートプログラムの更新又は第2のデータプロセッサ101で実行されるアプリケーションを追加/更新する場合のタイミングチャートが例示される。第1のデータプロセッサ100はブートモード信号503をローレベルにしてリセットを解除することで、第2のデータプロセッサ101はメモリ501,502からブートプログラムをフェッチし起動を開始する。メモリ501,502には予めブートプログラムの更新又はプロセッサ2で実行されるアプリケーションを追加/更新するための転送プログラムが格納されており、第1のデータプロセッサ100からの起動指示等により転送プログラムが起動される。例えば第1のデータプロセッサ100に接続されるアンテナを介して、無線通信により追加のアプリケーションを受信する場合、第1のプロセッサ100は受信した追加のアプリケーションを外部バス103を介してRAM107に転送する。第2のデータプロセッサ101はRAM107に格納された追加のアプリケーションを第1の外部インターフェイス回路119を介して内部バス108に取り込み、メモリ501又は502に転送して書込を行う。図10には図3のデータプロセッサ300を構成するマルチチップモジュールの断面図が例示される。高密度実装基板510の一面には、ガラスエポキシ基板で成るようなプリント配線基板の実装面に接続されるバンプ電極511が多数配列され、他方の面には前記バンプ電極511に接続されたマイクロバンプ電極512及びパッド電極513が多数配置される。マイクロバンプ電極512の一部には前記半導体チップ302のボンディングパッドがフェースダウンで実装される。前記半導体チップ302の上に別の半導体チップ301が積層配置され、この半導体チップ301のボンディングパッドはボンディングワイヤ515にて対応する前記パッド電極513に接続される。ボンディングワイヤ515及び半導体チップ301,302の全体は樹脂516でモールドされる。以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えばデータプロセッサが内蔵する周辺回路やその他の回路モジュールは図1などに基づいて説明した回路に限定されず適宜変更することが可能である。データプロセッサの内部バスは高速バスと低速バスに別れていなくてもよい。また、第1の回路部と第2の回路部に対する動作電源系統は外部電源端子から別々にしなくても、スイッチ回路で電源供給の停止を制御できるようにしてもよい。また、データプロセッサをマルチチップモジュールとして構成するとき、登載する半導体集積回路の種類は上記の例に限定されず、フラッシュッメモリ502のような半導体チップと、その他CPU109などのプロセッサコアチップ、及び半導体チップ301のようなインタフェースチップを合計3枚登載してもよい。フラッシュメモリチップはマルチチップモジュールに複数チップ登載してもよい。本発明は、携帯電話システム、更には表示制御システム、プリンタシステム、その他の携帯情報端末等、複数のデータプロセッサを用いて処理負担の分散を企図したデータ処理システム、そしてそのようなデータ処理システムに利用するデータプロセッサに広く適用することができる。"