"半導体基板に形成されたプレーナ型トランジスタと3次元トランジスタを含む半導体装置において、前記プレーナ型トランジスタ、前記3次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第1のメタル材料A、上側が第2のメタル材料Bからなるゲート電極を有し、前記3次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第1のメタル材料Aと同一の材料が、該埋め込みゲート電極の上側のほうに前記第2のメタル材料Bと同一の材料がそれぞれ使用されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記3次元トランジスタはメモリセル部を構成し、前記プレーナ型トランジスタは周辺トランジスタを構成することを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記3次元トランジスタは、前記埋め込みゲート電極からみて、前記ゲート絶縁膜をはさんで下側となる前記半導体基板に形成された拡散層を有することを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記第1のメタル材料Aと前記第2のメタル材料Bは、仕事関数が異なる材料であることを特徴とする半導体装置。半導体基板にプレーナ型トランジスタと3次元トランジスタを形成する半導体装置の製造方法において、前記プレーナ型トランジスタのゲート絶縁膜と前記3次元トランジスタのゲート絶縁膜を高誘電率材料により同時に成膜し、前記プレーナ型トランジスタの前記ゲート絶縁膜上でメタルゲート電極の下側のほうを構成する第1のメタル材料Aと、前記3次元トランジスタの前記ゲート絶縁膜上で埋め込みゲート電極の下側のほうを構成するメタル材料を同時に成膜することを特徴とする半導体装置の製造方法。請求項5に記載の半導体装置の製造方法において、さらに前記プレーナ型トランジスタの前記第1のメタル材料Aの上で前記メタルゲート電極の上側のほうを構成する第2のメタル材料Bと、前記3次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料を同時に成膜することを特徴とする半導体装置の製造方法。請求項5又は6に記載の半導体装置の製造方法において、前記第1のメタル材料Aと前記3次元トランジスタの前記埋め込みゲート電極の下側のほうを構成するメタル材料の同時成膜はスパッタ法で行なわれ、前記第2のメタル材料Bと前記3次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料の同時成膜はCVD法により行なわれることを特徴とする半導体装置の製造方法。請求項5~7のいずれか1項に記載の半導体装置の製造方法において、前記ゲート絶縁膜の形成後であって、前記第1のメタル材料Aと前記3次元トランジスタの前記埋め込みゲート電極の下側のほうを構成するメタル材料の同時成膜の前に、前記3次元トランジスタの前記埋め込みゲート電極となるべき箇所からみて、前記ゲート絶縁膜をはさんで下側となる前記半導体基板に拡散層を形成する工程を有することを特徴とする半導体装置の製造方法。請求項5~8のいずれか1項に記載の半導体装置の製造方法において、前記第1のメタル材料Aと前記第2のメタル材料Bは、仕事関数が異なる材料であることを特徴とする半導体装置の製造方法。近年、DRAMをはじめとするメモリ等で、デバイスの3次元化技術がある。3次元化とはトランジスタの構造をプレーナ型ではない構造にすることであり、例えばトレンチゲート、FinFET等が挙げられる。これらの構造も形成しつつ、メタルゲート、高誘電率材料のトランジスタも形成すると、形成プロセスが煩雑になるという問題があった。プロセスが煩雑になると、製造コストが上がってしまう。そこで、本発明の課題は、半導体基板に形成されたプレーナ型トランジスタと3次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにすることにある。本発明の他の課題は、プレーナ型トランジスタと3次元トランジスタの閾値電圧を容易に制御できるようにすることにある。本発明は、半導体基板にプレーナ型トランジスタと3次元トランジスタの両方を形成するが、それらのトランジスタの構成材料、特にメタルゲートの構成材料を同一にする。すなわち、一度のメタル材料の成膜により、プレーナ型トランジスタと3次元トランジスタの両方に成膜を行い、それらのメタル材料をメタルゲートとして利用するものである。このとき、プレーナ型トランジスタのHighK絶縁膜上の第1のメタル材料Aと、3次元トランジスタのゲート電極の下側のほうの材料を同一のものにする。一方、プレーナ型トランジスタの第1のメタル材料Aの上に成膜する第2のメタル材料Bと、3次元トランジスタのゲート電極の上側のほうの材料を同一のものにする。具体的には、本発明による半導体装置は、半導体基板に形成されたプレーナ型トランジスタと3次元トランジスタを含み、前記プレーナ型トランジスタ、前記3次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第1のメタル材料A、上側が第2のメタル材料Bからなるゲート電極を有し、前記3次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第1のメタル材料Aと同一の材料が、該埋め込みゲート電極の上側のほうに前記第2のメタル材料Bと同一の材料がそれぞれ使用されていることを特徴とする。本発明による半導体装置の製造方法は、プレーナ型トランジスタのゲート絶縁膜と3次元トランジスタのゲート絶縁膜を高誘電率材料により同時に成膜し、前記プレーナ型トランジスタの前記ゲート絶縁膜上でメタルゲート電極の下側のほうを構成する第1のメタル材料Aと、前記3次元トランジスタの前記ゲート絶縁膜上で埋め込みゲート電極の下側のほうを構成するメタル材料を同時に成膜することを特徴とし、さらに前記プレーナ型トランジスタの前記第1のメタル材料Aの上で前記メタルゲート電極の上側のほうを構成する第2のメタル材料Bと、前記3次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料を同時に成膜することが望ましい。本発明によれば、プレーナ型トランジスタと3次元トランジスタを含む半導体装置の形成を少ない工程数で実現できる。特に、メタルゲート電極の形成と材料について改良したことにより、プレーナ型トランジスタと3次元トランジスタの閾値電圧の制御を容易に実現することができる。[発明の原理]本発明の実施例について説明する前に、原理を説明する。本発明による半導体装置においては、プレーナ型トランジスタの閾値電圧Vtpは、プレーナ型トランジスタのゲート電極の仕事関数により制御される。すなわち第1のメタル材料Aの材料の構成を変えることで、閾値電圧Vtpを容易に制御することが出来る。また、下記のようにデバイス作成を行なうことで、3次元トランジスタの閾値電圧Vttは第2のメタル材料Bの材料を変えることで制御することが出来る。<N型トランジスタの場合>第1のメタル材料Aの仕事関数<第2のメタル材料Bの仕事関数の関係にあれば、第2のメタル材料Bにより閾値電圧Vttを制御することができる。一方、第1のメタル材料Aの仕事関数>第2のメタル材料Bの仕事関数の場合、後述する図11のように3次元トランジスタの第1のメタル材料A6から見てHighK絶縁膜5をはさんで反対側にN型拡散層が形成されるようにイオン注入等を行うことで、第2のメタル材料Bにより閾値電圧Vttを制御できる。すなわち、プレーナ型トランジスタとは別のパラメータで自由に3次元トランジスタの閾値電圧Vttを制御することができる。このため、プロセス設計しやすい。<P型トランジスタの場合>第1のメタル材料Aの仕事関数>第2のメタル材料Bの仕事関数の関係にあれば、第2のメタル材料Bにより閾値電圧Vttを制御することができる。一方、第1のメタル材料Aの仕事関数<第2のメタル材料Bの仕事関数の場合、図11のように3次元トランジスタの第1のメタル材料A6から見てHighK絶縁膜5をはさんで反対側にP型拡散層が形成されるようにイオン注入等を行うことで、第2のメタル材料Bにより閾値電圧Vttを制御することができる。すなわち、プレーナ型トランジスタとは別のパラメータで自由に3次元トランジスタの閾値電圧Vttを制御することができる。このため、プロセス設計しやすい。また、本発明による半導体装置の製造方法では、上記のような構造を、少ない工程数で形成することが出来るため、製造コストが安価である。本発明によれば、プレーナ型トランジスタと3次元トランジスタを含む半導体装置の形成を少ない工程数で実現できる。特に、メタルゲート電極の形成と材料について改良したことにより、プレーナ型トランジスタと3次元トランジスタの閾値電圧の制御を容易に実現することができる。以下に、そのことを説明する。通常、トランジスタの閾値電圧Vtは、下記の式にて表現できる。VtVfb2Φ√CVfb:フラットバンド電圧Φ:フェルミポテンシャルと真性ポテンシャルの差ε:シリコンの誘電率q:電子の電荷N:チャネルのアクセプタ密度C:ゲート絶縁膜容量また、Vfbは下記の式にて表現できる。VfbWdifQCQ等価酸化膜電荷Wdif:ゲート電極のメタルとシリコンの仕事関数差すなわち、閾値電圧Vtは、1C:ゲート絶縁膜容量2N:チャネルのアクセプタ密度3Wdif:ゲート電極のメタルとシリコンの仕事関数差等でコントロールできる。ただし、閾値電圧Vtを、例えば上げるためにCを小さくすると、飽和時の電流は、近似的にCに比例することから、飽和時の電流が小さくなるという弊害がある。また、閾値電圧Vtを、例えば上げるためにNを大きくすると、一般的に閾値電圧Vtのバラツキが大きくなるという弊害がある。一方、閾値電圧Vtを上げるためにWdifを大きくする方法は、そういう弊害がない。Wdifはシリコンの仕事関数は定数とすると、ゲート電極のメタルの仕事関数で決まる。本発明の方法における閾値電圧の制御を容易にするとは、言い換えれば、上記、の弊害に悩まされること無く、デバイス設計が出来るということである。半導体製造の分野で常用されている主な材料の仕事関数は以下の値である。金属であるチタンTiの仕事関数は414eV、タングステンWは452eV、ニッケルNiは52eV、タンタルTaは419eV、プラチナPtは565eVである。また、金属化合物である窒化チタンTiNの仕事関数は47eV、窒化タングステンWNは50eV、窒化タンタルTaNは543eVである。さらに、金属シリサイドであるチタンシリサイドTiSi2の仕事関数は45eV、タングステンシリサイドWSi2は44eV、ニッケルシリサイドNiSi2は49eVである。上記材料の中で、半導体基板表面に形成する2つのMOSトランジスタがあり、第1のトランジスタのゲート電極にTiNを用い、第2のトランジスタのゲート電極にWを用いた場合、各々の仕事関数は47eV、452eVであるので、各々のトランジスタの閾値電圧Vtには018eVの差を生じさせることができる。また、TiNのような化合物の場合、TiとNの組成を制御することにより414~47eVの範囲で閾値電圧Vtを変化させることができる。したがって、異なる材料をゲート電極として選択すれば、同一半導体基板上に異なる閾値電圧Vtを有するトランジスタを形成することができる。[実施例]構成の説明はじめに、本発明の実施例の構成について説明する。本実施例に係る半導体装置は、半導体基板に形成されたプレーナ型トランジスタと3次元トランジスタを含む。両方のトランジスタともにゲート絶縁膜にHighK絶縁膜を使用し、プレーナ型トランジスタのHighK絶縁膜上のメタルゲートの第1のメタル材料Aと同一の材料が、3次元トランジスタのゲート電極の下側のほうに使用され、プレーナ型トランジスタの第1のメタル材料Aの上の第2のメタル材料Bが、3次元トランジスタのゲート電極の上側のほうに使用される。第1のメタル材料A、Bは仕事関数の異なるものが用いられる。製法プロセス等の説明次に、図1~図10を参照して、実施例の製法について説明する。図1において、半導体基板シリコン基板1に、200nmの深さを持つ複数のSTIShallowTrenchIsolation2の形成及び酸化膜3の形成を公知の方法で行う。図中、STI2は空白となっているが、実際には絶縁物で埋め戻されている。次に、図2に示すように、酸化膜3上に、3次元トランジスタ形成のためのハードマスク4を50nm厚で成膜する。その後、ハードマスク4にレジストを塗布し、リソグラフィーでパターニングを行って形成したレジストマスクを利用してハードマスク4のエッチングと酸化膜3のエッチングと半導体基板1の深さ150nmの溝16のエッチングを行う。その後、レジストマスクをアッシングにより除去する。その後、図4に示すように、半導体基板1に形成した溝16の内壁に対して5nm分の酸化を行って酸化膜3’を形成し、その後ハードマスク4をウエットエッチングで除去する。続いて酸化膜3、3’をウエットエッチングし、その後、溝16の内壁を含む全面にHighK。その後、図6に示すように、スパッタ法によるPVDPhysicalVaporDepositionにより、第1のメタル材料A6を成膜する。第1のメタル材料Aの材料はTiN、Ti、Wなどである。TiNは、TiとNの比率を変えることが出来る。第1のメタル材料A6の膜厚は、例えば10nmとする。ここで、スパッタ法は指向性が強いので、第1のメタル材料A6は半導体基板1の表面と、溝16の底面に形成されるが、溝16の側壁には形成されない。その後、図7に示すように、溝16を埋めるように第1のメタル材料A6上に、第2のメタル材料B7をCVDChemicalVaporDepositionで成膜する。第2のメタル材料B7の材料はTiN、Ti、Wなどである。第2のメタル材料B7の成膜の膜厚は、例えば25nmである。その後、図8に示すように、第2のメタル材料B7上にaSi非晶質シリコン8を30nm厚で成膜し、Pイオンの注入を全面に行うaSi8の代わりにPがinsituドープされたポリシリコン膜でも良い。その後、aSi8上にさらにメタル材料20を成膜する。メタル材料20は30nm厚で成膜する。メタル材料20の例としては、WSi、W、Ti、TiNを含むもので良い。その後、レジストを塗布し、リソグラフィーでパターニングをする。9はレジストパターンを示す。その後、レジストパターン9をマスクとしてエッチング加工を行い、プレーナ型トランジスタと3次元トランジスタのゲート形状を形成する。続いてレジストをアッシングにより除去する。その後、レジスト塗布工程と、リソグラフィー工程と、イオン注入工程と、剥離工程を複数行い、更にソース、ドレインとなるべき領域にイオン注入を行ってソース12Sドレイン12Dの形成を行ない、プレーナ型トランジスタ100、3次元トランジスタ200を形成する。その後、層間絶縁膜10を堆積形成した後、CMPChemicalMechanicalPolishingで平坦化を行い、更にソース12S、ドレイン12Dのそれぞれに至るコンタクト11の形成を行う。以上のようにして、プレーナ型トランジスタ100においては半導体基板1の表面に第1のメタル材料A6と第2のメタル材料B7の積層によるゲート電極が形成され、3次元トランジスタ200においては溝内に第1のメタル材料A6と第2のメタル材料B7の積層による埋め込みゲート電極が形成される。なお、図8から図9までの加工は公知の方法で行うことが出来る。さらにシリンダ加工工程や、コンタクト11に接続するための上部配線15、コンタクト等を形成する工程を行い、プレーナ型トランジスタ100と3次元トランジスタ200を含む半導体デバイスを形成する図10。上記実施例の説明を要約すると以下の通りである。本実施例では、以下に概略される製造工程を経て、2種類のトランジスタのゲート電極を同時に形成することにより各々のトランジスタの閾値電圧を変化させることができるようにしている。半導体基板の第1の領域に溝トレンチを形成した後、基板表面全面にHighKゲート絶縁膜を形成する。次いで、スパッタPVD法により第1のメタル材料を全面に形成する。スパッタ法は指向性が強いので第1のメタル材料は基板表面と溝の底面に形成されるが、溝の側壁には形成されない。次いで、CVD法により、溝を埋設するように、全面に第2のメタル材料を形成する。さらに、マスクとなる非晶質SiaSiを全面に形成し、リソグラフィーとドライエッチング法により非晶質Si,第2のメタル材料、第1のメタル材料を順次エッチングし、半導体基板表面にプレーナ型トランジスタのゲート電極を、溝内に第1のメタル材料と第2のメタル材料が積層された埋め込みゲート電極を形成する。ここで、第1のメタル材料の仕事関数が第2のメタル材料の仕事関数よりも小さい材料を選択すれば、プレーナ型トランジスタの閾値電圧Vtpは第1のメタル材料の仕事関数で律則され、3次元トランジスタ埋め込みゲート型トランジスタでは側壁部に形成されている、仕事関数が相対的に大きい第2のメタル材料の仕事関数で閾値電圧Vttを律則させることができる。逆に、第1のメタル材料Aの仕事関数が第2のメタル材料Bの仕事関数よりも大きい場合、いずれのトランジスタの閾値電圧も第1のメタル材料で律則されることとなる。しかし、この場合には、図11後述するに示されているように、溝底の半導体基板表面に予め高濃度不純物層を形成しておき、底面部分はトランジスタ動作しない構成としておく。これにより、3次元トランジスタにおける第1のメタル材料の寄与はなくなるので、プレーナ型トランジスタの閾値電圧Vtpは第1のメタル材料、3次元トランジスタの閾値電圧Vttは第2のメタル材料で律則される状態をつくることができる。また、ゲート電極を、例えばTiNなどの2元系で構成すれば、TiとNの含有比を変えることによっても仕事関数の制御が可能であり、これをスパッタ法、もしくはCVD法で組成を変えて成膜すれば、上記の閾値電圧制御ができる。あるいは、TiNに他の金属を含有させた場合とさせない場合とで仕事関数を変化させることもできる。いずれにしても、上記実施例をメモリチップに適用する場合には、3次元トランジスタ200はメモリセル部に使用し、プレーナ型トランジスタ100を周辺回路用のトランジスタとして使用することができる。[別の実施例]上記実施例に代わる別の実施例として、図11に示すように、3次元トランジスタ200の埋め込みゲート電極からみて、HighK絶縁膜ゲート絶縁膜5をはさんで下側の半導体基板1にイオン注入により拡散層12SD’を形成するようにしたものでも良い。[別の実施例の製造方法]この別の実施例は、図3の工程において溝16を形成した後、ソース領域、ドレイン領域形成のためのイオン注入と同じ型の拡散層となるようにイオン注入を行う。その他の製造方法は、上記の製法プロセス等の説明と同様のプロセスで良い。図11は、図9と対応する図である。以上、本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。"