"基板上に、互いに並行する第1と第2の配線を形成する工程と、前記第1と第2の配線を覆うように、第1の絶縁膜をコンフォーマルに形成する工程と、前記第1の絶縁膜をコンフォーマルに形成することによって生じた前記第1と第2の配線間のくぼみ部分を埋め込むように、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第1の絶縁膜が露出するまで前記第2の絶縁膜の上面を後退させる工程と、前記第1の絶縁膜に、前記第1と第2の配線が延びる方向に沿って互いに位置をずらしつつ、前記くぼみ部分に残った前記第2の絶縁膜に対して前記第1の配線側に位置する第1のホールと、前記くぼみ部分に残った前記第2の絶縁膜に対して前記第2の配線側に位置する第2のホールと、を形成する工程と、前記第1のホールと前記第2のホールとに導電性材料膜を埋め込む工程と、を備えたことを特徴とする半導体装置の製造方法。基板上に、互いに並行する第1と第2の配線を形成する工程と、前記第1と第2の配線を覆うように、第1の絶縁膜を形成する工程と、前記第1と第2の配線間の位置で前記第1の絶縁膜に溝を形成する工程と、前記溝内に第2の絶縁膜を形成する工程と、前記第1の絶縁膜に、前記第1と第2の配線が延びる方向に沿って互いに位置をずらしつつ、前記溝内に形成された前記第2の絶縁膜に対して前記第1の配線側に位置する第1のホールと、前記溝内に形成された前記第2の絶縁膜に対して前記第2の配線側に位置する第2のホールと、を形成する工程と、前記第1のホールと前記第2のホールとに導電性材料膜を埋め込む工程と、を備えたことを特徴とする半導体装置の製造方法。前記第1の配線は、NAND型フラッシュメモリ装置内で隣り合う2つのブロックのうちの一方のセレクトゲート線であり、前記第2の配線は、前記2つのブロックのうちの他方のセレクトゲート線であることを特徴とする請求項1又は2記載の半導体装置の製造方法。基板上に互いに並行するように形成された第1と第2の配線と、前記第1と第2の配線を覆うように形成された第1の絶縁膜と、前記第1と第2の配線間の所定位置で前記第1と第2の配線と並行して延びるように形成された、前記第1の絶縁膜と材料の異なる第2の絶縁膜と、前記第1と第2の配線間で、前記第2の絶縁膜に対して前記第1の配線側に位置する前記第1の絶縁膜を通して形成された第1のコンタクトと、前記第1と第2の配線間で、前記第1と第2の配線が延びる方向に沿って前記第1のコンタクトと互いに位置をずらしつつ、前記第2の絶縁膜に対して前記第2の配線側に位置する前記第1の絶縁膜を通して形成された第2のコンタクトと、を備えたことを特徴とする半導体装置。前記第2の絶縁膜は、前記第1と第2の配線間の前記所定位置で前記第1の絶縁膜に形成されたくぼみ部分を埋め込むように配置されたことを特徴とする請求項4記載の半導体装置。本発明の実施形態は、上述した問題点を克服し、配線間のコンタクト配置において配線間距離をより小さく形成することが可能な半導体装置およびその製造方法を提供することを目的とする。実施形態の半導体装置は、第1と第2の配線と、第1の絶縁膜と、第2の絶縁膜と、第1のコンタクトと、第2のコンタクトと、を備えている。第1と第2の配線は、基板上に互いに並行するように形成される。第1の絶縁膜は、前記第1と第2の配線を覆うように形成される。第2の絶縁膜は、前記第1と第2の制御ゲート線間の所定位置で前記第1と第2の配線と並行して延びるように形成され、第1の絶縁膜と材料が異なる。第1のコンタクトは、前記第1と第2の配線間で、前記第2の絶縁膜に対して前記第1の配線側に位置する前記第1の絶縁膜を通して形成される。第2のコンタクトは、前記第1と第2の配線間で、前記第1と第2の配線が延びる方向に沿って前記第1のコンタクトと互いに位置をずらしつつ、前記第2の絶縁膜に対して前記第2の配線側に位置する前記第1の絶縁膜を通して形成される。第1の実施形態第1の実施形態では、半導体装置の一例として、不揮発性のNAND型フラッシュメモリ装置の製造方法について説明する。第1の実施形態について、以下、図面を用いて説明する。図1は、第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。図1において、第1の実施形態における半導体装置の製造方法では、素子分離工程を含むゲート形成工程S102と、イオン注入工程S104と、コンフォーマル絶縁膜A形成工程S106と、絶縁膜B形成工程S112と、研磨工程S114と、アモルファスシリコンa-Si膜形成工程S116と、レジストパターン形成工程S118と、ハードマスク形成工程S120と、ホール形成工程S122と、導電性材料埋め込み工程S124と、研磨工程S126といった一連の工程を実施する。図2では、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図2では、図1のゲート形成工程S102からイオン注入工程S104までを示している。それ以降の工程は後述する。図2aにおいて、ゲート形成工程S102として、半導体基板200上に、まず、絶縁膜210を例えば2~20nmの膜厚で形成する。絶縁膜210は、トンネル絶縁膜として機能する。形成方法は、例えば、酸素雰囲気中での加熱処理熱酸化処理により形成すると好適である。絶縁膜210として、例えば、酸化シリコンSiO2膜が用いられる。また、半導体基板200として、例えば、直径300ミリのシリコンウェハからなるp型シリコン基板が用いられる。そして、絶縁膜210上に、例えば、CVD法を用いて、ポリシリコン膜220を例えば50nmの膜厚で形成する。ポリシリコン膜220は、電荷蓄積層FG:フローティングゲートとして機能する。そして、その後、ポリシリコン膜220上から半導体基板200の途中まで溝状の複数の開口部を形成し、かかる開口部を絶縁膜で埋め込むことで図示しない素子分離を行う。次に、ポリシリコン膜220上に、例えば、CVD法を用いて、絶縁膜230を例えば2~20nmの膜厚で形成する。絶縁膜230は、電極間絶縁膜として機能する。そして、絶縁膜230上に、例えば、CVD法を用いて、ポリシリコン膜240を例えば50nmの膜厚で形成する。ポリシリコン膜240は、制御電極GC:制御ゲートの一部として機能する。また、ポリシリコン膜240上に、例えば、CVD法を用いて、金属膜250を例えば50nmの膜厚で形成する。金属膜250は、制御電極GC:制御ゲートの残りの一部として機能する。すなわち、制御電極は、ポリシリコン膜240と金属膜250とが積層されてなる積層構造を有する。ポリシリコン膜240と金属膜250との積層膜は、NAND型フラッシュメモリ装置におけるメモリ素子においてはワード線配線の一例として、セレクトゲートにおいてはセレクトゲート線配線の一例として機能する。図2bにおいて、図示しないリソグラフィ工程とドライエッチング工程でゲート部分の両側に溝構造である開口部160,162,164を金属膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て金属膜250の上にレジスト膜が形成された半導体基板200に対し、露出した金属膜250とその下層に位置するポリシリコン膜240と絶縁膜230とポリシリコン膜220を異方性エッチング法により除去することで、半導体基板200の表面に対し、略垂直に開口部160,162,164を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部160,162,164を形成すればよい。言い換えれば、ゲート領域に金属膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220とが残る存在するように、エッチングにより、金属膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220とを貫通する開口部160,162,164を形成する。開口部164を介して並ぶ金属膜250とポリシリコン膜240と絶縁膜230とポリシリコン膜220との積層膜の1つずつがNAND型フラッシュメモリの各セルと対応する。例えば、幅25nmの開口部154をピッチ50nmで形成する。その結果、ゲート部分と開口部164との幅寸法が共に25nmずつとなる1:1のゲート11a,11bを形成できる。また、1つのブロックを構成するゲート11a,11bの端部には、セレクトゲート21を形成できる。また、隣り合うブロックにも、同様に、1:1のゲート13a,13bを形成できる。また、かかるブロックを構成するゲート13a,13bの端部には、セレクトゲート23を形成できる。ブロック間では、開口部160の間隔を有しながらセレクトゲート21,23が互いに並行するように形成される。次に、イオン注入工程S104として、各ゲート部分の両側の領域であって、p型の半導体基板200表面にn型不純物をイオン注入して、n型半導体領域を形成する。かかるn型半導体領域は、ソースドレイン領域として機能する。また、n型半導体領域に挟まれたp型半導体領域は、上部にゲート領域が形成されるチャネル領域として機能する。よって、開口部160,162,164の底面の絶縁膜210が露出した領域が、ソース部分或いはドレイン部分となる。ここでは、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有する複数のセルが直列接続されたNANDストリング構造が形成される。図3は、第1の実施の形態におけるゲートとアクティブエリアの配置構成の一例を示す上面図である。図3では、セレクトゲート21のセレクトゲート線20第1の配線より左側にブロックAが、セレクトゲート23のセレクトゲート線22第2の配線より右側にブロックBが形成される。このように、基板上には、セレクトゲート線20,22が互いに並行するように形成される。ブロックAには、各ページのワード線10a,10bが形成される。同様に、ブロックBには、各ページのワード線12a,12bが形成される。なお、1つのブロック内で同じワード線に接続される複数のメモリセルにより1つのページが構成される。すなわち、ワード線10aには、図面の奥側に向かって複数のゲート11aが接続され、ワード線10bには、図面の奥側に向かって複数のゲート11bが接続される。ワード線12aには、図面の奥側に向かって複数のゲート13aが接続され、ワード線12bには、図面の奥側に向かって複数のゲート13bが接続される。そして、ワード線に直交する方向に複数のアクティブエリア30活性領域がそれぞれ素子分離領域32を挟んで形成される。アクティブエリア30は、各メモリセルのソース部分或いはドレイン部分となる。また、セレクトゲート線20の長手方向には、素子分離領域32を挟んで複数のセレクトゲート21が配置される。同様に、セレクトゲート線22の長手方向には、素子分離領域32を挟んで複数のセレクトゲート23が配置される。そして、セレクトゲート線20,22間に位置する各アクティブエリア30上に例えば1つのビットラインコンタクトが形成されることになる。以下、ビットラインコンタクトの形成プロセスについて説明する。図4には、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図4では、図1のコンフォーマル絶縁膜A形成工程S106から研磨工程S114までを示している。それ以降の工程は後述する。図4aにおいて、コンフォーマル絶縁膜A形成工程S106として、トンネル絶縁膜を含む半導体基板202上に、ゲートを含む各ワード線10とセレクトゲートを含むセレクトゲート線20,22とを覆うように、絶縁膜260絶縁膜A:第1の絶縁膜をコンフォーマルに形成する。例えば、化学気相成長CVD法で形成すればよい。ここでは、セレクトゲート線20とセレクトゲート線22との間の空間が完全に埋め込まれることなく、セレクトゲート線20,22間にスペース151くぼみ部分が残るようにコンフォーマルに形成する。スペース151を形成するためには、絶縁膜260の膜厚をセレクトゲート線20,22間距離開口部160の溝幅の2分の1以下の膜厚にすることで達成できる。これにより、セレクトゲート線20,22の側面と平行する方向セレクトゲート線20,22が延びる長手方向に沿って、溝状のスペース151が形成される。絶縁膜260としては、例えば、SiO2膜が好適である。スペース151の幅としては、例えば、10nm~100nmが好適である。図4bにおいて、絶縁膜B形成工程S112として、絶縁膜260をコンフォーマルに形成することによって生じたセレクトゲート線20,22間のスペース151を埋め込むように、絶縁膜260上に絶縁膜260と材料の異なる絶縁膜262絶縁膜B:第2の絶縁膜を形成する。例えば、CVD法で形成すればよい。絶縁膜262の材料としては、絶縁膜260の材料に対してエッチング耐性が高い材料を用いるとよい。言い換えれば、絶縁膜260の材料としては、絶縁膜262の材料よりもエッチング加工の選択比が高い材料を用いるとよい。絶縁膜262の材料として、例えば、窒化シリコン窒化SiN、或いはアモルファスシリコンa-Si等が好適である。ここでは、例えば、SiN膜を形成する。図4cにおいて、研磨工程S114として、化学機械研磨CMP法を用いて、絶縁膜260が露出するまで絶縁膜262を研磨除去する。言い換えれば、スペース151からはみ出た余分な絶縁膜262が研磨除去されるまで絶縁膜262の上面を後退させて、絶縁膜260を露出させる。その際、ゲート上の絶縁層として所望の膜厚に調整すればよい。なお、絶縁膜262の上面を後退させるに当って、ドライエッチング法を用いたエッチバックを行ってもよい。図5には、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図5では、図1のアモルファスシリコンa-Si膜形成工程S116を示している。それ以降の工程は後述する。図5において、アモルファスシリコンa-Si膜形成工程S116として、露出した絶縁膜260上およびスペース151に埋め込まれた絶縁膜262上に、コンタクトホール形成のためのハードマスク材となるa-Si膜270を形成する。ここで、絶縁膜262の材料をa-Siにした場合には、a-Si膜270の代わりに、SiN膜とすればよい。図6には、第1の実施形態における半導体装置の製造方法の上面図および工程断面図が示されている。図6では、図1のレジストパターン形成工程S118を示している。それ以降の工程は後述する。図6bにおいて、レジストパターン形成工程S118として、まず、a-Si膜270上にレジスト膜280を形成後、リソグラフィ技術を用いて、セレクトゲート線20,22間に配置されるビットラインコンタクト用の複数のコンタクトホールパターン152,154が開口したレジストパターンを形成する。図6aに示すように、ここでは、セレクトゲート線20,22の長手方向に沿って並ぶ複数のアクティブエリア上に千鳥状に複数のコンタクトホールパターン152a,152b,152c,152d,152e,152f,,154a,154b,154c,154d,154e,154f,を形成する。コンタクトホールパターン152は、セレクトゲート線20,22に沿ってかつセレクトゲート線20側に寄せて、アクティブエリアを1つずつ飛ばしながらアクティブエリア上に形成され、コンタクトホールパターン154は、セレクトゲート線20,22に沿ってかつセレクトゲート線22側に寄せて、コンタクトホールパターン152が飛ばしたアクティブエリア上に形成される。すなわち、コンタクトホールパターン152,154は、アクティブエリアを1つおき互いにずらしながらセレクトゲート線20,22に沿ってそれぞれ形成されることで、千鳥配置に形成される。さらに言い換えれば、コンタクトホールパターン152,154は、複数のコンタクトホールパターン154の隣り合う2つのホールパターン間にコンタクトホールパターン152のうちの1つが位置し、複数のコンタクトホールパターン152の隣り合う2つのホールパターン間にコンタクトホールパターン154のうちの1つが位置するように、セレクトゲート線20,22の延びる方向に沿って互いに位置をずらして形成される。なお、コンタクトホールパターン152は、上方から見てコンタクトホールパターン152の一部ここでは左側の一部に絶縁膜262が重なる位置にパターニングされる。一方、コンタクトホールパターン154は、上方から見てコンタクトホールパターン154の一部ここでは右側の一部に絶縁膜262が重なる位置にパターニングされる。また、ここでは、コンタクトホールパターン152,154として、楕円形のパターンを示しているが、これに限るものではなく、円形でも正方形や長方形といった矩形等でも構わない。もちろん、その他の多角形でもよい。図7には、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図7では、図1のハードマスク形成工程S120を示している。それ以降の工程は後述する。図7において、ハードマスク形成工程S120として、形成されたレジストパターンをマスクとしてa-Si膜270をエッチングして、a-Si膜270にコンタクトホールパターン152,154を形成する。かかるエッチングによって、a-Si膜270のハードマスクが形成され、このハードマスクに開口したコンタクトホールパターン152,154は底部の径が上面の径よりも細くなるため、コンタクトホール径を小さくできる。よって、リソグラフィの解像限界のパターン径で露光した場合でも、ハードマスクに開口されたコンタクトホール底の径を解像限界の径寸法よりも小さく形成できる。例えば、露光時のパターン径が50~60nmの場合に、ハードマスクに開口されたコンタクトホール底の径を20nm程度に小さくできる。図8には、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図8では、図1のホール形成工程S122から研磨工程S126までを示している。図8aにおいて、ホール形成工程S122として、コンタクトホールパターン152,154が開口したa-Si膜270をハードマスクとして用いたエッチングにより、絶縁膜260に、絶縁膜262におけるセレクトゲート線20側の一方の側面が側壁の一部に含まれるコンタクトホール153第1のホールと、絶縁膜262におけるセレクトゲート線22側の他方の側面が側壁の一部に含まれるコンタクトホール155第2のホールと、を形成する。ここでは、1つおきのアクティブエリアと対応するようにセレクトゲート線20,22の延びる方向に沿って互いに位置をずらしつつ、複数のコンタクトホール153第1のホールと複数のコンタクトホール155第2のホールとが、それぞれスペースに残った絶縁膜262に対してセレクトゲート線20第1の配線およびセレクトゲート線22第2の配線側に形成される。次に、導電性材料埋め込み工程S124として、複数のコンタクトホール153と複数のコンタクトホール155とが埋め込まれるように導電性材料を堆積させる。導電性材料として、例えば、ポリシリコン、アルミニウムAl、タングステンW、或いは銅Cu等が好適である。そして、図8bに示すように、研磨工程S126として、各コンタクトホール153,155からはみ出た余分な導電性材料をCMP法により研磨除去することで、千鳥配置されたビットラインコンタクト40第1のコンタクトとビットラインコンタクト42第2のコンタクトが形成される。また、絶縁膜262は、ビットラインコンタクト40,42と接触する箇所以外の箇所で底面と両側面で絶縁膜260と接触することになる。そして、以降の図示しないプロセスにおいて、各ビットラインコンタクト40,42上にそれぞれ図示しないビットラインを形成すればよい。図9は、第1の実施形態におけるビットラインコンタクトが形成された半導体装置の一例とその比較例とを示す上面図である。図9bでは、第1の実施形態におけるビットラインコンタクトを形成した場合を示している。第1の実施形態では、セレクトゲート線20,22間における絶縁膜を通して貫通するように形成されたビットラインコンタクト40が、絶縁膜262の両側面のうちの一方ここでは、右側面に接触する。また、セレクトゲート線20,22間における絶縁膜を通して貫通するように形成されたビットラインコンタクト42が、絶縁膜262の両側面のうちの他方ここでは、左側面に接触する。さらに、セレクトゲート線20,22の延びる方向に沿ってビットラインコンタクト40,42間で互いに位置をずらして配置される。一方、図9aでは、絶縁膜262を間に挟まずに、千鳥配置でビットラインコンタクト用のコンタクトホールのパターニングを行ってビットラインコンタクトを形成した場合を示している。絶縁膜262を間に挟まずに、千鳥配置でコンタクトホールのパターニングを行う場合、実際背合わせの距離を近づけすぎると背合わせ距離のバラツキや、コンタクトホール間の重なりが発生してリソマージンの低下が起こる。そのため、図9aに示すように、隣り合うビットラインコンタクト44,46間距離D背合わせ距離を大きくしなければならない。例えば、かかる問題を回避する為60nm程度の背合わせ距離が必要となってくる。また、ビットラインコンタクト44,46間距離Dを小さくするためホール径を小さくすると未開口のホールが形成されコンタクトができなくなってしまう場合もある。その結果、セレクトゲート線間距離L1が大きくなってしまう。これに対して、第1の実施形態では、図9bに示すように、セレクトゲート線20,22間の所定位置に配置された絶縁膜262を間に挟んで、その両側にそれぞれ絶縁膜262と一部が重なるようにコンタクトホールのパターニングを行うことで、開口されない絶縁膜262がホールの分離膜として機能し、コンタクトホール同士を限りなく近づけても隣り合うコンタクトホール同士の重なりを防止できる。各コンタクトホールが絶縁膜262の両側にはみ出すようにパターニングされなければよい。これにより、ビットラインコンタクト40,42間距離を小さくできる。よって、最終的に形成されるビットラインコンタクト40,42間距離は絶縁膜262の幅まで小さくできる。例えば、10nm程度にすることができる。また、絶縁膜262によって、コンタクトホールパターンの開口面積の一部が塞がれるため、実際に形成されるホール径を小さくすることもできる。その結果、セレクトゲート線20,22間距離L2を小さくできる。すなわち、セレクトゲート間幅を狭くできる。なお、ここでは、絶縁膜262の両側でビットラインコンタクト40,42ともに絶縁膜262と接触する場合を示したが、例えばコンタクトホールのパターニングの際の合わせずれなどにより、ビットラインコンタクト40,42の少なくとも一方が絶縁膜262とは離隔して形成されてもよい。すなわち、セレクトゲート線20,22間において絶縁膜を通して形成されるビットラインコンタクト40,42は、絶縁膜262の両側にはみ出すことなく絶縁膜262に対してそれぞれセレクトゲート線20,22側にセレクトゲート線20,22と接触しないように位置させればよく、絶縁膜262とは接触してもしなくてもよい。以上のように、第1の実施形態によれば、ゲート間のコンタクト配置においてゲート間距離をより小さく形成できる。よって、チップサイズの縮小化ができる。その結果、解像限界以下のパターンのビットラインコンタクトが望まれる場合でもホール径やホール間の距離を広げることなく、パターンを形成することが可能である。第2の実施形態第1の実施形態では、コンフォーマルに絶縁膜260を形成することで、セレクトゲート線20,22間にスペース151を形成したが、スペースの形成の手法はこれに限るものではない。図10は、第2の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。図10において、第2の実施形態における半導体装置の製造方法では、コンフォーマル絶縁膜A形成工程S106の代わりに、絶縁膜A形成工程S108と開口部形成工程S110とを追加した点以外は、図1と同様である。また、以下、特に説明する点以外の内容は、第1の実施形態と同様である。素子分離工程を含むゲート形成工程S102からイオン注入工程S104までは、第1の実施形態と同様である。図11には、第2の実施形態における半導体装置の製造方法の工程断面図が示されている。図11では、図10の絶縁膜A形成工程S108から絶縁膜B形成工程S112までを示している。図11aにおいて、絶縁膜A形成工程S108として、トンネル絶縁膜を含む半導体基板202上に、ゲートを含む各ワード線10とセレクトゲートを含むセレクトゲート線20,22とを覆うように、絶縁膜260第1の絶縁膜を形成する。例えば、化学気相成長CVD法で形成すればよい。ここでは、セレクトゲート線20とセレクトゲート線22との間が埋め込まれるように絶縁膜260を形成する。絶縁膜260としては、例えば、SiO2膜が好適である。図11bにおいて、開口部形成工程S110として、図示しないリソグラフィ法とエッチング法により、セレクトゲート線20,22間の位置で絶縁膜260に溝状のスペース161溝、或いは開口部の一例を形成する。ここでは、セレクトゲート線20,22の延びる方向長手方向と並行する溝を開口する。ここでは、絶縁膜260を貫通しているが、貫通させずに途中までに留めておいても構わない。スペース161の幅としては、例えば、10nm~100nmが好適である。図11cにおいて、絶縁膜B形成工程S112として、絶縁膜260のスペース161を埋め込むように、絶縁膜260上に絶縁膜262第2の絶縁膜を形成する。図12には、第2の実施形態における半導体装置の製造方法の工程断面図が示されている。図12では、図10の研磨工程S114から研磨工程S126までを示している。そして、第1の実施形態と同様、図12aに示すように、研磨工程S114として絶縁膜260が露出するまで絶縁膜262を研磨除去し、以下、第1の実施形態と同様の各工程を行って、図12bに示すように、千鳥配置されたビットラインコンタクト40第1のコンタクトとビットラインコンタクト42第2のコンタクトが形成される。以上のように、第2の実施形態のように、エッチングにより絶縁膜262を埋め込むためのスペース161を形成しても、第1の実施形態と同様の効果を発揮できる。また、リソグラフィ法とエッチング法を用いることで、スペース161の幅を調整し易くできる。第3の実施形態上述した実施形態では、ビットライン方向に対して2か所の配置位置をアクティブエリア毎に順に交互に配置する2段の千鳥配置でコンタクトホールを形成したが、これに限るものではない。ビットライン方向に対してnか所n>2の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返してコンタクトホールを形成してもよい。第3の実施形態における半導体装置の製造方法は、以下の点を除いて上述した第2の実施形態と同様である。図13は、第3の実施形態における半導体装置の製造方法の一工程断面を示す図12a相当図である。図13において、セレクトゲート線20,22間には、絶縁膜262がセレクトゲート線20,22の延びる方向長手方向に並行して複数箇所に配置される。これを実現するために、開口部形成工程S110において、セレクトゲート線20,22間の絶縁膜260にスペース161を形成する際に、複数のスペースを形成する。そして、絶縁膜B形成工程S112において、絶縁膜260の各スペース161を埋め込むように、絶縁膜260上に絶縁膜262を形成する。図14は、第3の実施形態におけるビットラインコンタクトが形成された半導体装置の一例を示す上面図である。図14では、一例として、3段の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返す複数のコンタクトホールを開口して、ビットラインコンタクト40,42,44を形成した例を示している。nか所n>2の配置位置にずらす場合には、配置位置数よりも1つ少ない数の分離膜を形成すればよく、ここでは、分離膜として、絶縁膜262a,262bを形成している。以上のように、ビットライン方向に対してnか所n>2の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返して複数のコンタクトホールを形成する場合でも、第3の実施形態によれば、ゲート間のコンタクト配置においてコンタクト間距離を小さくでき、その結果、ゲート間距離をより小さく形成できる。よって、チップサイズの縮小化ができる。以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。"