電源電圧をスイッチングして出力するハイサイドスイッチ回路であって、電源電圧が印加される電源端子に一端が接続された第1の出力MOSトランジスタと、前記第1の出力MOSトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第2の出力MOSトランジスタと、前記第1の出力MOSトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路と、前記第1の出力MOSトランジスタが線形領域で動作するように、前記第1の出力MOSトランジスタのゲートに第1の制御電圧を印加する第1のゲートドライバと、前記第2の出力MOSトランジスタが線形領域で動作するように、前記第2の出力MOSトランジスタのゲートに第2の制御電圧を印加する第2のゲートドライバと、を備え、前記第1のゲートドライバは、前記検出信号に応じて、前記第1の出力MOSトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第1の出力MOSトランジスタに流れる電流が制限されるように、前記第1の出力MOSトランジスタのゲートに前記第1の制御電圧を印加し、前記第1の出力MOSトランジスタの一端とゲートとの間に接続され、前記第1の出力MOSトランジスタの一端とゲートとの間の電圧を、前記第1の出力MOSトランジスタのゲート耐圧を超えないように、クランプする第1のクランプ回路と、前記第2の出力MOSトランジスタの一端とゲートとの間に接続され、前記第2の出力MOSトランジスタの一端とゲートとの間の電圧を、前記第2の出力MOSトランジスタのゲート耐圧を超えないようにクランプする第2のクランプ回路と、をさらに備え、前記第1のクランプ回路は、前記第1の出力MOSトランジスタの一端にカソードが接続され、前記第1の出力MOSトランジスタのゲートにアノードが接続された第1のツェナ-ダイオードを含み、前記第2のクランプ回路は、前記第2の出力MOSトランジスタの一端にカソードが接続され、前記第2の出力MOSトランジスタのゲートにアノードが接続された第2のツェナ-ダイオードを含み、前記第2のゲートドライバは、前記第2の制御電圧を前記電源電圧の2分の1に設定し、前記第1および第2の出力MOSトランジスタは、DMOSトランジスタであり、前記第1の出力MOSトランジスタのサイズは、前記第2の出力MOSトランジスタのサイズと等しく、前記電流検出回路は、前記電源端子に一端が接続された検出抵抗と、前記検出抵抗の他端に一端が接続され、前記第1の出力MOSトランジスタの他端に他端が接続され、前記第1の出力MOSトランジスタのゲートにゲートが接続された検出MOSトランジスタと、前記電源端子の電圧よりも所定値だけ低い基準電圧を生成する基準電圧生成回路と、前記基準電圧と、前記検出抵抗の他端と前記検出MOSトランジスタの一端との間の検出電圧と、を比較し、この比較結果に応じた検出信号を出力するコンパレータと、を有し、前記コンパレータは、前記基準電圧が一端に印加され、第1のカレントミラー回路を構成する第1のトランジスタと、前記検出抵抗の他端に一端が接続され、前記第1のトランジスタの制御端子に制御端子が接続され、前記第1のカレントミラー回路を構成する第2のトランジスタと、前記第1のトランジスタの他端に一端が接続され、接地に他端が接続され、第2のカレントミラー回路を構成する第3のトランジスタと、前記第2のトランジスタの他端に一端が接続され、前記第3のトランジスタの制御端子に制御端子が接続され、前記第2のカレントミラー回路を構成する第4のトランジスタと、前記検出信号を出力する端子に一端が接続され、前記接地に他端が接続され、前記第3のトランジスタの他端に制御端子が接続された第5のトランジスタと、を有し、前記第1のトランジスタのサイズは、前記第2のトランジスタのサイズと等しく、前記第3のトランジスタのサイズは、前記第4のトランジスタのサイズと等しく、前記コンパレータは、前記第1のトランジスタの他端と前記第3のトランジスタの一端との間に接続された第1の抵抗と、前記第2のトランジスタの他端と前記第4のトランジスタの一端との間に接続された第2の抵抗と、前記第1のトランジスタの他端と前記第5のトランジスタの制御端子との間に接続された第3の抵抗と、をさらに有し、前記第2のトランジスタおよび前記第4のトランジスタは、ダイオード接続され、前記第1ないし第5のトランジスタは、バイポーラトランジスタであり前記基準電圧生成回路は、前記電源端子に一端が接続された基準抵抗と、前記基準抵抗の他端と接地との間に接続され、定電流を流す基準定電流源と、を有し、前記基準抵抗と前記基準定電流源との間の電圧を前記基準電圧として出力し、前記第1のゲートドライバは、前記電源端子と前記第1の出力MOSトランジスタのゲートとの間で順方向接続された第1のダイオードと、前記電源端子と前記第1の出力MOSトランジスタのゲートとの間で前記第1のダイオードと直列に接続され、前記検出信号によりオン/オフが制御される第1のスイッチ回路と、前記第1の出力MOSトランジスタのゲートと接地との間に接続され、定電流を流す第1の定電流源と、を有し、前記第2のゲートドライバは、前記電源端子に一端が接続され、前記第2の出力MOSトランジスタのゲートに他端が接続された第1の分圧抵抗と、前記第1の分圧抵抗の他端に一端が接続され、接地に他端が接続された第2の分圧抵抗と、を有し、前記第2のゲートドライバは、前記第1の分圧抵抗の他端にアノードが接続された第1のダイオードと、前記第1のダイオードのカソードにアノードが接続され、前記第2の分圧抵抗の一端にカソードが接続された第2のダイオードと、前記第1のダイオードのカソードに一端が接続され、前記第2の出力MOSトランジスタのゲートに他端が接続された保護抵抗と、をさらに有することを特徴とするハイサイドスイッチ回路。電源電圧をスイッチングして出力するハイサイドスイッチ回路であって、電源電圧が印加される電源端子に一端が接続された第1の出力MOSトランジスタと、前記第1の出力MOSトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第2の出力MOSトランジスタと、前記第1の出力MOSトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路と、前記第1の出力MOSトランジスタが線形領域で動作するように、前記第1の出力MOSトランジスタのゲートに第1の制御電圧を印加する第1のゲートドライバと、前記第2の出力MOSトランジスタが線形領域で動作するように、前記第2の出力MOSトランジスタのゲートに第2の制御電圧を印加する第2のゲートドライバと、を備え、前記第1のゲートドライバは、前記検出信号に応じて、前記第1の出力MOSトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第1の出力MOSトランジスタに流れる電流が制限されるように、前記第1の出力MOSトランジスタのゲートに前記第1の制御電圧を印加することを特徴とするハイサイドスイッチ回路。前記第1の出力MOSトランジスタの一端とゲートとの間に接続され、前記第1の出力MOSトランジスタの一端とゲートとの間の電圧を、前記第1の出力MOSトランジスタのゲート耐圧を超えないように、クランプする第1のクランプ回路と、前記第2の出力MOSトランジスタの一端とゲートとの間に接続され、前記第2の出力MOSトランジスタの一端とゲートとの間の電圧を、前記第2の出力MOSトランジスタのゲート耐圧を超えないようにクランプする第2のクランプ回路と、をさらに備えることを特徴とする請求項2に記載のハイサイドスイッチ回路。前記第1のクランプ回路は、前記第1の出力MOSトランジスタの一端にカソードが接続され、前記第1の出力MOSトランジスタのゲートにアノードが接続された第1のツェナ-ダイオードを含み、前記第2のクランプ回路は、前記第2の出力MOSトランジスタの一端にカソードが接続され、前記第2の出力MOSトランジスタのゲートにアノードが接続された第2のツェナ-ダイオードを含むことを特徴とする請求項3に記載のハイサイドスイッチ回路。前記第2のゲートドライバは、前記第2の制御電圧を前記電源電圧の2分の1に設定することを特徴とする請求項2ないし4のいずれか一項に記載のハイサイドスイッチ回路。前記第1および第2の出力MOSトランジスタは、DMOSトランジスタであることを特徴とする請求項2ないし5のいずれか一項に記載のハイサイドスイッチ回路。前記第1の出力MOSトランジスタのサイズは、前記第2の出力MOSトランジスタのサイズと等しいことを特徴とする請求項2ないし6のいずれか一項に記載のハイサイドスイッチ回路。前記電流検出回路は、前記電源端子に一端が接続された検出抵抗と、前記検出抵抗の他端に一端が接続され、前記第1の出力MOSトランジスタの他端に他端が接続され、前記第1の出力MOSトランジスタのゲートにゲートが接続された検出MOSトランジスタと、前記電源端子の電圧よりも所定値だけ低い基準電圧を生成する基準電圧生成回路と、前記基準電圧と、前記検出抵抗の他端と前記検出MOSトランジスタの一端との間の検出電圧と、を比較し、この比較結果に応じた検出信号を出力するコンパレータと、を有することを特徴とする請求項2ないし7のいずれか一項に記載のハイサイドスイッチ回路。前記コンパレータは、前記基準電圧が一端に印加され、第1のカレントミラー回路を構成する第1のトランジスタと、前記検出抵抗の他端に一端が接続され、前記第1のトランジスタの制御端子に制御端子が接続され、前記第1のカレントミラー回路を構成する第2のトランジスタと、前記第1のトランジスタの他端に一端が接続され、接地に他端が接続され、第2のカレントミラー回路を構成する第3のトランジスタと、前記第2のトランジスタの他端に一端が接続され、前記第3のトランジスタの制御端子に制御端子が接続され、前記第2のカレントミラー回路を構成する第4のトランジスタと、前記検出信号を出力する端子に一端が接続され、前記接地に他端が接続され、前記第3のトランジスタの他端に制御端子が接続された第5のトランジスタと、を有することを特徴とする請求項8に記載のハイサイドスイッチ回路。前記第1のトランジスタのサイズは、前記第2のトランジスタのサイズと等しく、前記第3のトランジスタのサイズは、前記第4のトランジスタのサイズと等しいことを特徴とする請求項9に記載のハイサイドスイッチ回路。前記コンパレータは、前記第1のトランジスタの他端と前記第3のトランジスタの一端との間に接続された第1の抵抗と、前記第2のトランジスタの他端と前記第4のトランジスタの一端との間に接続された第2の抵抗と、前記第1のトランジスタの他端と前記第5のトランジスタの制御端子との間に接続された第3の抵抗と、をさらに有することを特徴とする請求項9または10に記載のハイサイドスイッチ回路。前記第2のトランジスタおよび前記第4のトランジスタは、ダイオード接続されていることを特徴とする請求項9ないし11のいずれか一項に記載のハイサイドスイッチ回路。前記第1ないし第5のトランジスタは、バイポーラトランジスタであることを特徴とする請求項9ないし12のいずれか一項に記載のハイサイドスイッチ回路。前記基準電圧生成回路は、前記電源端子に一端が接続された基準抵抗と、前記基準抵抗の他端と接地との間に接続され、定電流を流す基準定電流源と、を有し、前記基準抵抗と前記基準定電流源との間の電圧を前記基準電圧として出力することを特徴とする請求項2ないし13のいずれか一項に記載のハイサイドスイッチ回路。前記第1のゲートドライバは、前記電源端子と前記第1の出力MOSトランジスタのゲートとの間で順方向接続された第1のダイオードと、前記電源端子と前記第1の出力MOSトランジスタのゲートとの間で前記第1のダイオードと直列に接続され、前記検出信号によりオン/オフが制御される第1のスイッチ回路と、前記第1の出力MOSトランジスタのゲートと接地との間に接続され、定電流を流す第1の定電流源と、を有することを特徴とする請求項2ないし14のいずれか一項に記載のハイサイドスイッチ回路。前記第2のゲートドライバは、前記電源端子に一端が接続され、前記第2の出力MOSトランジスタのゲートに他端が接続された第1の分圧抵抗と、前記第1の分圧抵抗の他端に一端が接続され、接地に他端が接続された第2の分圧抵抗と、を有することを特徴とする請求項2ないし15のいずれか一項に記載のハイサイドスイッチ回路。前記第2のゲートドライバは、前記第1の分圧抵抗の他端にアノードが接続された第1のダイオードと、前記第1のダイオードのカソードにアノードが接続され、前記第2の分圧抵抗の一端にカソードが接続された第2のダイオードと、前記第1のダイオードのカソードに一端が接続され、前記第2の出力MOSトランジスタのゲートに他端が接続された保護抵抗と、をさらに有することを特徴とする請求項16に記載のハイサイドスイッチ回路。所定のスイッチング動作を実行しつつ、破壊耐性を向上することが可能なハイサイドスイッチ回路を提供する。実施例に従ったハイサイドスイッチ回路は、電源電圧をスイッチングして出力するハイサイドスイッチ回路である。ハイサイドスイッチ回路は、電源電圧が印加される電源端子に一端が接続された第1の出力MOSトランジスタを備える。ハイサイドスイッチ回路は、前記第1の出力MOSトランジスタの他端に一端が接続され、電圧出力端子に他端が接続された第2の出力MOSトランジスタを備える。ハイサイドスイッチ回路は、前記第1の出力MOSトランジスタに流れる電流を検出し、この検出結果に基づいた検出信号を出力する電流検出回路を備える。ハイサイドスイッチ回路は、前記第1の出力MOSトランジスタが線形領域で動作するように、前記第1の出力MOSトランジスタのゲートに第1の制御電圧を印加する第1のゲートドライバを備える。ハイサイドスイッチ回路は、前記第2の出力MOSトランジスタが線形領域で動作するように、前記第2の出力MOSトランジスタのゲートに第2の制御電圧を印加する第2のゲートドライバを備える。前記第1のゲートドライバは、前記検出信号に応じて、前記第1の出力MOSトランジスタに流れる電流が予め設定された閾値を超えた場合に、前記第1の出力MOSトランジスタに流れる電流が制限されるように、前記第1の出力MOSトランジスタのゲートに前記第1の制御電圧を印加する。比較例以下、実施例の比較対象となる比較例について説明する。例えば、車載用に適用される回路製品に対しては、地絡試験が実施される。この地絡試験とは、回路製品の出力を接地に短絡した状態で電源を入れる、若しくは電源を入れた状態で回路製品の出力を接地に短絡する試験である。この地絡試験の厳しい条件の下でも、車載用に適用される回路製品は、破壊しないことが要求される。ここで、図1は、第1の比較例に係るハイサイドスイッチ回路100Xの回路構成を示す回路図である。図1に示すように、ハイサイドスイッチ回路100Xは、カスコード構造を有さない。このハイサイドスイッチ回路100Xにおいては、電源端子1と出力端子間にかかる全ての電圧がDMOSDoublediffusedMOSトランジスタM1aのドレインとソース間に掛かることとなる。このため、電源端子1に高電圧が加わるLDTLoadDumpTestではM1aのドレインソース間の耐圧で破壊耐量が決定される。また、DMOSトランジスタにおいても、寄生バイポーラトランジスタ動作による2次降伏現象が発生する事が知られている。許容損失Pdはドレイン-ソース間電圧とドレイン電流の積で示されるが、二次降伏現象のため、高いドレインソース電圧の領域においては、低いドレインソース電圧の領域よりも許容損失がより小さくなる。すなわち、カスコード構造を有さないハイサイドスイッチ回路100Xは、この2次降伏現象により、大きなドレイン-ソース間電圧が掛かった時に許容損失が低下し、破壊に繋がる可能性が高い。次に、カスコード構成を有する第2の比較例に係るハイサイドスイッチ回路について説明する。図2は、比較例2に係るハイサイドスイッチ回路100Yの回路構成を示す回路図である。図2に示すハイサイドスイッチ回路100Yは、2つのDMOSトランジスタM1a、M2aのゲートとソース間の電圧を適当な値に固定し駆動している。このハイサイドスイッチ回路100Yの構造に対して、地絡試験を実施した時、DMOSトランジスタM2aのゲート電圧が固定されている状態でソースが接地に短絡されることになる。すなわち、DMOSトランジスタM2aのドレインとソース間に大きな電圧が掛かる。ここで、DMOSトランジスタは、SOASafeOperatingAreaカーブを考慮すると、ドレインとソース間の電圧が大きいほどより少ない電流で破壊に至る。DMOSトランジスタM1a、M2aをカスコード接続してはいるが、出力端子を地絡した場合に、DMOSトランジスタM1aのドレインソース間電圧は小さいまま、DMOSトランジスタM2aのドレインソース間電圧は大きくなるという事になり、DMOSトランジスタM1a、M2aに流れる電流は同一である事から、DMOSトランジスタM1aよりもDMOSトランジスタM2aで発生する損失が大きくなり、カスコード化したとしても、地絡時の損失が均等に分けられるわけではないという問題がある。したがって、地絡試験によりDMOSトランジスタM2aのドレインとソース間に大きな電圧が掛かり、DMOSトランジスタM2aが破壊してしまう可能性が高い。次に、カスコード構成を有する第3の比較例に係るハイサイドスイッチ回路について説明する。図3は、第3の比較例に係るハイサイドスイッチ回路100Zの回路構成を示す回路図である。図3を示すハイサイドスイッチ回路100Zは、破壊耐量を高めるために、DMOSトランジスタM2aのゲートを基準電圧Vrefで固定し、DMOSトランジスタM2aのソース電位を電源電圧のほぼ2分の1となるように固定している。ハイサイドスイッチ回路100Zの場合、上下のDMOSトランジスタM1a、M2aのドレインとソース間の電圧は、ほぼ等しくなる。このため、破壊耐量を高めることが可能である。しかし、このハイサイドスイッチ回路100Zは、通常動作時も、同様にDMOSトランジスタM2aのソース電位を電源電圧のほぼ2分の1となるように固定されてしまう。すなわち、このハイサイドスイッチ回路100zは、通常動作時、出力は低下してしまい、要求される機能を満足することができない。以上のように、比較例に係るハイサイドスイッチ回路100Xないし100Zでは、所定のスイッチング動作を実行しつつ、破壊耐性を向上することができない問題がある。そこで、以下の各実施例では、所定のスイッチング動作を実行しつつ、破壊耐性を向上することが可能なハイサイドスイッチ回路について提案する。以下、各実施例について、図面に基づいて説明する。図4は、実施例1に係るハイサイドスイッチ回路100の構成を示すブロック図である。図4に示すように、ハイサイドスイッチ回路100は、電源端子1と、電圧出力端子2と、第1のゲートドライバ4と、第2のゲートドライバ5と、電流検出回路6と、第1のクランプ回路7と、第2のクランプ回路8と、制御回路9と、第1の出力MOSトランジスタpMOSトランジスタM1と、第2の出力MOSトランジスタpMOSトランジスタM2と、を備える。電源端子1は、電源図示せずが接続され、この電源から電源電圧Vccが供給されるようになっている。電圧出力端子2は、負荷図示せずが接続されるようになっている。第1の出力MOSトランジスタM1は、電源電圧Vccが印加される電源端子1に一端ソースが接続されている。この第1の出力MOSトランジスタM1は、例えば、DMOSトランジスタである。第2の出力MOSトランジスタM2は、第1の出力MOSトランジスタM1の他端ドレインに一端ソースが接続され、電圧出力端子2に他端ドレインが接続されている。この第2の出力MOSトランジスタM2は、例えば、DMOSトランジスタである。なお、この第2の出力MOSトランジスタM2のサイズは、例えば、第1の出力MOSトランジスタM1のサイズと等しくなるように設定されている。電流検出回路6は、第1の出力MOSトランジスタM1に流れる電流を検出し、この検出結果に基づいた検出信号Sdを出力するようになっている。例えば、電流検出回路6は、第1の出力MOSトランジスタM1に流れる電流が予め設定された閾値を超えたか否かの結果に基づいて、異なる検出信号Sdを出力する。第1のゲートドライバ4は、第1の出力MOSトランジスタM1が線形領域で動作するように、第1の出力MOSトランジスタM1のゲートに第1の制御電圧を印加するようになっている。また、第1のゲートドライバ4は、検出信号Sdに応じて、第1の出力MOSトランジスタM1に流れる電流が予め設定された閾値を超えた場合に、第1の出力MOSトランジスタM1に流れる電流が制限されるように、第1の出力MOSトランジスタM1のゲートに第1の制御電圧を印加する。第2のゲートドライバ5は、第2の出力MOSトランジスタM2が線形領域で動作するように、第2の出力MOSトランジスタM2のゲートに第2の制御電圧を印加するようになっている。この第2のゲートドライバ5は、例えば、該第2の制御電圧を電源電圧Vccの2分の1に設定する。第1のクランプ回路7は、第1の出力MOSトランジスタM1の一端ソースとゲートとの間に接続されている。この第1のクランプ回路7は、第1の出力MOSトランジスタM1の一端ソースとゲートとの間の電圧を、第1の出力MOSトランジスタM1のゲート耐圧を超えないように、クランプするようになっている。第2のクランプ回路8は、第2の出力MOSトランジスタM2の一端ソースとゲートとの間に接続されている。この第2のクランプ回路8は、第2の出力MOSトランジスタM2の一端ソースとゲートとの間の電圧を、第2の出力MOSトランジスタのゲート耐圧を超えないようにクランプするようになっている。制御回路9は、第1および第2のゲートドライバ4、5の動作を、第1、第2の制御信号S1、S2により、制御するようになっている。例えば、制御回路9は、スタンバイ時は、第1の制御信号S1により第1のゲートドライバ4を制御して、第1の出力MOSトランジスタM1をオフさせるとともに、第2の制御信号S2により第2のゲートドライバ5を制御して、第2の出力MOSトランジスタM2をオフさせる。これにより、電源端子1と電圧出力端子2との間が遮断され、電源電圧Vccが電圧出力端子2から出力されない。一方、制御回路9は、例えば、スタンバイが解除された時は、第1の制御信号S1により第1のゲートドライバ4を制御して、第1の出力MOSトランジスタM1をオン線形領域で動作させるとともに、第2の制御信号S2により第2のゲートドライバ5を制御して、第2の出力MOSトランジスタM2をオン線形領域で動作させる。これにより、電源端子1と電圧出力端子2との間が導通され、電源電圧Vccが電圧出力端子2から出力される。なお、この制御回路9は、ハイサイドスイッチ回路100の外部に設けられていてもよい。このように、ハイサイドスイッチ回路100は、電源端子1に供給された電源電圧Vccを、カスコード接続された2つのMOSトランジスタM1、M2によりスイッチングして、電圧出力端子2に出力するようになっている。ここで、図5は、図4に示すハイサイドスイッチ回路100の各ブロックの具体的な回路構成の一例を示す図である。図5に示すように、第1のクランプ回路7は、例えば、第1の出力MOSトランジスタM1の一端ソースにカソードが接続され、第1の出力MOSトランジスタM1のゲートにアノードが接続された第1のツェナ-ダイオードD1を含む。また、第2のクランプ回路8は、例えば、第2の出力MOSトランジスタM2の一端ソースにカソードが接続され、第2の出力MOSトランジスタM2のゲートにアノードが接続された第2のツェナ-ダイオードD2を含む。電流検出回路6は、検出抵抗6aと、検出MOSトランジスタ6bと、基準電圧生成回路6cと、コンパレータ6dと、を有する。検出抵抗6aは、電源端子1に一端が接続されている。検出MOSトランジスタ6bは、検出抵抗6aの他端に一端が接続され、第1の出力MOSトランジスタM1の他端に他端が接続され、第1の出力MOSトランジスタM1のゲートにゲートが接続されている。なお、この検出MOSトランジスタ6bは、ここでは、第1の出力MOSトランジスタM1と同じ導電型すなわち、pMOSトランジスタである。また、検出MOSトランジスタ6bは、例えば、第1の出力MOSトランジスタM1と同じ閾値電圧を有する。また、検出MOSトランジスタ6bのサイズは、検出のための消費電流を低減するために、第1の出力MOSトランジスタM1のサイズよりも小さく設定されている。基準電圧生成回路6cは、電源端子1の電圧電源電圧Vccよりも所定値だけ低い基準電圧Vrefを生成するようになっている。コンパレータ6dは、基準電圧Vrefと、検出抵抗6aの他端と検出MOSトランジスタ6bの一端との間の検出電圧Vdと、を比較し、この比較結果に応じた検出信号Sdを出力するようになっている。ここで、第1の出力MOSトランジスタM1に流れる電流に応じて、検出MOSトランジスタ検出抵抗6aに流れる電流も変化する。すなわち、第1の出力MOSトランジスタM1に流れる電流に応じて、検出電圧Vaも変化する。したがって、検出電圧Vdを検出することにより、間接的に第1の出力MOSトランジスタM1に流れる電流を検出することができる。そこで、基準電圧Vrefを既述の該閾値に基づいた値に設定する。これにより、基準電圧Vrefと検出電圧Vdとを比較することにより、間接的に、該閾値と第1のMOSトランジスタM1に流れる電流とを比較することができる。すなわち、このコンパレータ6が出力する検出信号Sdは、間接的に、該閾値と第1のMOSトランジスタM1に流れる電流とを比較した結果を含む。例えば、第1の出力MOSトランジスタM1に流れる電流が該閾値よりも大きい場合は、検出電圧Vdが基準電圧Vrefより低くなる。一方、第1の出力MOSトランジスタM1に流れる電流が該閾値よりも小さい場合は、検出電圧Vdが基準電圧Vrefより高くなる。また、図5に示すように、第1のゲートドライバ4は、第1のダイオード4aと、第1のスイッチ回路4bと、第2のスイッチ回路4cと、第1の定電流源4dと、を有する。第1のダイオード4aは、電源端子1と第1の出力MOSトランジスタM1のゲートとの間で順方向接続されている。第1のスイッチ回路4bは、電源端子1と第1の出力MOSトランジスタM1のゲートとの間で第1のダイオードと直列に接続されている。この第1のスイッチ回路4bは、コンパレータ6dが出力する検出信号Sdによりオン/オフが制御される。例えば、第1のスイッチ回路4bは、第1の出力MOSトランジスタM1に流れる電流が予め設定された閾値を超えた場合、検出信号Sdによりオンし、一方、第1の出力MOSトランジスタM1に流れる電流が予め設定された閾値を超えない場合は、検出信号Sdによりオフする。第1の定電流源4dは、第1の出力MOSトランジスタM1のゲートと接地との間に接続され、定電流を流すようになっている。第2のスイッチ回路4cは、第1の出力MOSトランジスタM1のゲートと接地との間で、第1の定電流源4dと直列に接続されている。この第2のスイッチ回路4cは、オン/オフが制御回路9により制御されるようになっている。なお、スタンバイ時、第2のスイッチ回路4cは、第1の制御信号S1により、オフする。一方、スタンバイが解除された時通常動作時、地絡試験時、第2のスイッチ回路4cは、第1の制御信号S1により、オンする。また、図5に示すように、第2のゲートドライバ5は、第1の分圧抵抗5aと、第2の分圧抵抗5bと、第1のダイオード5cと、第2のダイオード5dと、保護抵抗5eと、第3のスイッチ回路5fと、を有する。第1の分圧抵抗5aは、電源端子1に第3のスイッチ回路5aを介して一端が接続され、第2の出力MOSトランジスタM2のゲートに第1のダイオード5c、保護抵抗5eを介して他端が接続されている。第2の分圧抵抗5bは、第1の分圧抵抗の他端に一端が接続され、接地に他端が接続されている。第1のダイオード5cは、第1の分圧抵抗5aの他端にアノードが接続されている。第2のダイオード5dは、第1のダイオード5cのカソードにアノードが接続され、第2の分圧抵抗5bの一端にカソードが接続されている。保護抵抗5eは、第1のダイオード5cのカソードに一端が接続され、第2の出力MOSトランジスタM2のゲートに他端が接続されている。第3のスイッチ回路5fは、電源端子1と第1の分圧抵抗5aの一端との間に接続されている。この第3のスイッチ回路5fは、オン/オフが制御回路9により制御されるようになっている。なお、スタンバイ時、第3のスイッチ回路5fは、第2の制御信号S2により、オフする。一方、スタンバイが解除された時通常動作時、地絡試験時、第3のスイッチ回路5fは、第1の制御信号S2により、オンする。ここで、図6は、図5に示す電流検出回路6のさらに具体的な回路構成の一例を示す図である。図6に示すように、コンパレータ6dは、第1のバイポーラトランジスタTr1と、第2のバイポーラトランジスタTr2と、第3のバイポーラトランジスタTr3と、第4のバイポーラトランジスタTr4と、第5のバイポーラトランジスタTr5と、第1の抵抗r1と、第2の抵抗r2と、第3の抵抗r3と、を有する。第1のバイポーラトランジスタTr1は、基準電圧Vrefが一端エミッタに印加されている。第2のバイポーラトランジスタTr2は、検出抵抗6aの他端に一端エミッタが接続され、第1のバイポーラトランジスタTr1の制御端子ベースに制御端子ベースが接続されている。この第2のバイポーラトランジスタTr2は、ダイオード接続されている。すなわち、これらの第1のバイポーラトランジスタTr1および第2のバイポーラトランジスタTr2は、第1のカレントミラー回路C1を構成する。例えば、第1のバイポーラトランジスタTr1のサイズは、第2のバイポーラトランジスタTr2のサイズと等しくなるように設定されている。第3のバイポーラトランジスタTr3は、第1のバイポーラトランジスタTr1の他端コレクタに第1の抵抗r1を介して一端コレクタが接続され、接地に他端エミッタが接続され、第2のカレントミラー回路C2を構成する。第4のバイポーラトランジスタTr4と、第2のバイポーラトランジスタTr2の他端コレクタに第2の抵抗r2を介して一端コレクタが接続され、第3のバイポーラトランジスタTr3の制御端子ベースに制御端子ベースが接続されている。この第4のバイポーラトランジスタTr4は、ダイオード接続されている。すなわち、これらの第3のバイポーラトランジスタTr3および第4のバイポーラトランジスタTr4は、第2のカレントミラー回路C2を構成する。例えば、第3のバイポーラトランジスタTr3のサイズは、第4のバイポーラトランジスタTr4のサイズと等しくなるように設定されている。第5のバイポーラトランジスタTr5は、検出信号Sdを出力する端子に一端が接続され、接地に他端が接続され、第3のバイポーラトランジスタTr3の他端に制御端子ベースが接続されている。第1の抵抗r1は、第1のバイポーラトランジスタTr1の他端コレクタと第3のバイポーラトランジスタTr3の一端コレクタとの間に接続されている。第2の抵抗r2は、第2のバイポーラトランジスタTr2の他端エミッタと第4のバイポーラトランジスタTr4の一端コレクタとの間に接続されている。なお、例えば、第1の抵抗r1の抵抗値は、第2の抵抗r2の抵抗値と等しい。これにより、第3の抵抗r3は、第1のバイポーラトランジスタTr1の他端コレクタと第5のバイポーラトランジスタTr5の制御端子ベースとの間に接続されている。また、図6に示すように、基準電圧生成回路6cは、基準抵抗Rvと、基準定電流源Ivと、を有する。基準抵抗Rvは、電源端子1に一端が接続されている。基準定電流源Ivは、基準抵抗Rvの他端と接地との間に接続され、定電流を流すようになっている。そして、基準電圧生成回路6cは、この基準抵抗Rvと基準定電流源Ivとの間の電圧を、基準電圧Vrefとして出力するようになっている。ここで、以上のような構成を有するコンパレータ6の動作について説明する。例えば、通常動作時、第1の出力MOSトランジスタM1に流れる電流が該閾値を超えていない場合、基準電圧Vrefよりも検出電圧Vdが高くなる。これにより、第2のバイポーラトランジスタTr2は、第1のバイポーラトランジスタTr1よりやや多い電流を流す。カレントミラー接続となっている第3のバイポーラトランジスタTr3と第4のバイポーラトランジスタTr4のエミッタ電流は等しい既述のようにサイズが等しい場合。このため、第5のバイポーラトランジスタTr5は、ベース電流が流れず、オフした状態となる。その結果、コンパレータ出力である検出信号Sdは、Highレベルとなる。一方、地絡試験時等、第1の出力MOSトランジスタM1に流れる電流が多くなる場合、検出MOSトランジスタ6bに流れる電流も多くなる。そして、基準抵抗Rvと検出抵抗6aに発生する電圧降下が等しく基準電圧Vrefと検出電圧Vdとが等しくなった時、第1のバイポーラトランジスタTr1と第2のバイポーラトランジスタTr2に流れる電流も等しくなる。さらに、第1の出力MOSトランジスタM1に流れる電流が増加して該閾値を超えると、検出MOSトランジスタ6aに流れる電流がさらに多くなる。これにより、基準電圧Vrefよりも検出電圧Vdが低くなり、第2のバイポーラトランジスタTr2に流れる電流が第1のバイポーラトランジスタTr1に流れる電流よりも、小さくなる。既述のように、第3のバイポーラトランジスタTr3と第4のバイポーラトランジスタTr4はカレントミラーを構成しており同じ電流が流れる。したがって、第5のバイポーラトランジスタTr5のベースに余剰分の電流が流れ、第5のバイポーラトランジスタTr5はオンする。その結果、コンパレータ出力である検出信号SdはLowレベルとなる。なお、図6の例では、コンパレータ6を構成するトランジスタがバイポーラトランジスタである場合について説明した。しかし、コンパレータ6を構成するトランジスタがMOSトランジスタであってもよい。この場合、制御端子がMOSトランジスタのゲートに対応する。PNP型バイポーラトランジスタがpMOSトランジスタにより代替され、NPN型バイポーラトランジスタがnMOSトランジスタにより代替される。次に、以上のような構成を有するハイサイドスイッチ回路100の動作の一例およびその作用効果について説明する。先ず、スタンバイが解除されると、第1、第2の制御信号S1、S2により、第2、第3のスイッチ回路4c、5fがオンする。そして、電流検出回路6は、第1の出力MOSトランジスタM1に流れる電流を検出し、第1の出力MOSトランジスタM1に流れる電流が予め設定された閾値を超えると、検出信号Sdにより、第1のスイッチ回路4bをオンする。第1のスイッチ回路4bがオンすると、第1の出力MOSトランジスタM1のゲート-ソース間電圧は第1のダイオード4aによってクランプされる。なお、このクランプ電圧は第1のツェナーダイオードD1の降伏電圧より小さくなるように設定される。このように、第1の出力MOSトランジスタM1のゲート-ソース間電圧がより小さい電圧で固定されることになるため、第1の出力MOSトランジスタM1を流れる電流は制限される。この時、第2の出力MOSトランジスタM2を流れる電流も同時に制限されることとなる。このため、第2の出力MOSトランジスタM2のゲート-ソース間の電圧は第2のツェナーダイオードD2のオン電圧よりも小さくなる。これにより、第2のツェナーダイオードD2はオフする。これにより、第2の出力MOSトランジスタM2のゲート電位は、第1の分圧抵抗5aと第2の分圧抵抗5bの抵抗比で決められた電位となる。既述のように、例えば、第1の分圧抵抗5aと第2の分圧抵抗5bの抵抗値を等しく設定する。これにより、第2の出力MOSトランジスタM2のゲート電位を電源電圧Vccの2分の1程度となるように固定することができる。すなわち、ハイサイドスイッチ回路100は、地絡等により破壊の可能性がある場合、第1の出力MOSトランジスタM1および第2の出力MOSトランジスタM2のドレイン-ソース間の電圧を均等にする。ここで、SOAカーブを考慮すると、MOSトランジスタが破壊しない条件下では、ドレインとソース間電圧が小さい時は大きな電流を流せるが、反対にドレイン-ソース間の電圧が大きい時は小さな電圧しか流すことができない。つまり、カスコード接続した2つのMOSトランジスタのドレイン-ソース間電圧に偏りがあると、ドレイン-ソース間電圧の大きい方のMOSトランジスタが過電流に耐えることができず破壊してしまう可能性が高い。そこで、本実施例では、上述のように、地絡等により破壊の可能性がある場合、2つのMOSトランジスタの中間電位を電源電圧のほぼ2分の1に固定する。これにより、ドレインとソース間電圧の偏りを防ぎ、ハイサイドスイッチ回路100の通常動作に影響を与えることなく耐圧を高めることができる。以上のように、本実施例1に係るハイサイドスイッチ回路によれば、所定のスイッチング動作を実行しつつ、破壊耐性を向上することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。