半導体基板の内部に形成される第1導電型の第1の半導体領域を有する第1の光電変換素子と、前記第1の光電変換素子よりも前記半導体基板の深部に形成される第1導電型の第2の半導体領域を有する第2の光電変換素子と、前記半導体基板に対して積層され、前記第1の光電変換素子および前記第2の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第1の光電変換素子および前記第2の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第1の半導体領域と前記第2の半導体領域との間に配置される第1導電型の第3の半導体領域とを備える固体撮像素子。前記第2の半導体領域は、前記第3の半導体領域よりも不純物濃度が低くなるように形成されている請求項1に記載の固体撮像素子。前記浮遊拡散領域に接して前記浮遊拡散領域よりも深い位置に、前記浮遊拡散領域よりも前記第1の半導体領域側に突出するように形成される第1導電型の第4の半導体領域をさらに備える請求項1に記載の固体撮像素子。前記第4の半導体領域は、前記転送ゲートと平面的に見て重なり合うように形成されている請求項3に記載の固体撮像素子。前記第1の光電変換素子は、前記第1の半導体領域に接合する第2導電型の第5の半導体領域を有するとともに、前記第2の光電変換素子は、前記第2の半導体領域に接合する第2導電型の第6の半導体領域を有しており、前記第2の光電変換素子が有する前記第2の半導体領域の下方に接して、前記第5の半導体領域および前記第6の半導体領域に対して不純物濃度が低い第2導電型の第7の半導体領域が形成されている請求項1に記載の固体撮像素子。半導体基板の内部に形成される第1導電型の第1の半導体領域を有する第1の光電変換素子と、前記第1の光電変換素子よりも前記半導体基板の深部に形成される第1導電型の第2の半導体領域を有する第2の光電変換素子と、前記半導体基板に対して積層され、前記第1の光電変換素子および前記第2の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第1の光電変換素子および前記第2の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第1の半導体領域と前記第2の半導体領域との間に配置される第1導電型の第3の半導体領域とを有する固体撮像素子を備える電子機器。しかしながら、特許文献1で開示されている撮像装置のように、シリコン基板の深い位置にPDが形成されている場合、PDに蓄積されている電荷の転送が困難になる。即ち、FD下部に隣接した分離用のP型領域があることと、PDの深いほうのN型領域を一様な濃度で形成しているので、深い位置に蓄積した電荷が転送し難くなる。これにより、PDからの転送不良が発生した場合には、転送されなかった電荷が残像となってしまい、画質が劣化することになる。本開示は、このような状況に鑑みてなされたものであり、より良好な画質を得ることができるようにするものである。本開示の一側面の固体撮像素子は、半導体基板の内部に形成される第1導電型の第1の半導体領域を有する第1の光電変換素子と、前記第1の光電変換素子よりも前記半導体基板の深部に形成される第1導電型の第2の半導体領域を有する第2の光電変換素子と、前記半導体基板に対して積層され、前記第1の光電変換素子および前記第2の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第1の光電変換素子および前記第2の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第1の半導体領域と前記第2の半導体領域との間に配置される第1導電型の第3の半導体領域とを備える。本開示の一側面の電子機器は、半導体基板の内部に形成される第1導電型の第1の半導体領域を有する第1の光電変換素子と、前記第1の光電変換素子よりも前記半導体基板の深部に形成される第1導電型の第2の半導体領域を有する第2の光電変換素子と、前記半導体基板に対して積層され、前記第1の光電変換素子および前記第2の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第1の光電変換素子および前記第2の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第1の半導体領域と前記第2の半導体領域との間に配置される第1導電型の第3の半導体領域とを有する固体撮像素子を備える。本開示の一側面においては、転送ゲートと平面的に見て重なり合うように、シリコン基板の深さ的に第1の半導体領域と第2の半導体領域との間に配置される第1導電型の第3の半導体領域を介して、電荷転送時に、第2の半導体領域から第1の半導体領域に電荷が転送される。本開示の一側面によれば、より良好な画質を得ることができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。図1において、固体撮像素子11は、CMOS型固体撮像素子であり、画素アレイ部12、垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、および駆動制御部17を備えて構成される。画素アレイ部12は、アレイ状に配置された複数の画素21を有しており、画素21は、画素21の行数に応じた複数の水平信号線22を介して垂直駆動部13に接続され、画素21の列数に応じた複数の垂直信号線23を介してカラム処理部14に接続されている。即ち、画素アレイ部12が有する複数の画素21は、水平信号線22および垂直信号線23が交差する点にそれぞれ配置されている。垂直駆動部13は、画素アレイ部12が有する複数の画素21の行ごとに、それぞれの画素21を駆動するための駆動信号転送信号や、選択信号、リセット信号などを、水平信号線22を介して順次供給する。カラム処理部14は、垂直信号線23を介して、それぞれの画素21から出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素21の受光量に応じた画素データを取得する。水平駆動部15は、画素アレイ部12が有する複数の画素21の列ごとに、それぞれの画素21から取得された画素データをカラム処理部14から出力させるための駆動信号を、カラム処理部14に順次供給する。出力部16には、水平駆動部15の駆動信号に従ったタイミングでカラム処理部14から画素データが供給され、出力部16は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部17は、固体撮像素子11の内部の各ブロックの駆動を制御する。例えば、駆動制御部17は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。図2は、画素21の構成例を示す回路図である。図2に示すように、画素21は、PD24、転送トランジスタ25、FD26、増幅トランジスタ27、選択トランジスタ28、およびリセットトランジスタ29を備えて構成される。PD24は、後述する図4に示すように、シリコン基板中に接合するように形成されるP型領域とN型領域とにより構成され、画素21に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。転送トランジスタ25は、垂直駆動部13から供給される転送信号に従って駆動し、転送トランジスタ25がオンになると、PD24に蓄積されている電荷がFD26に転送される。FD26は、転送トランジスタ25と増幅トランジスタ27のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、転送トランジスタ25を介してPD24から転送される電荷を蓄積する。増幅トランジスタ27は、図示しない電源VDDに接続されており、FD26に蓄積されている電荷に応じたレベルの画素信号を出力する。選択トランジスタ28は、垂直駆動部13から供給される選択信号に従って駆動し、選択トランジスタ28がオンになると、増幅トランジスタ27から出力される画素信号が選択トランジスタ28を介して垂直信号線23から読み出される。リセットトランジスタ29は、垂直駆動部13から供給されるリセット信号に従って駆動し、リセットトランジスタ29がオンになると、FD26に蓄積されている電荷が、リセットトランジスタ29を介して電源VDDに排出され、FD26がリセットされる。図3は、画素21の駆動タイミングの一例を示す図である。画素21から画素信号を読み出す読み出し期間が開始されるタイミングになると、垂直駆動部13は、選択信号をhighレベルにする。これにより、選択トランジスタ28がオンとなり、画素21の信号が垂直信号線23を介して水平駆動回路15に出力することができる状態になる。その後、垂直駆動部13は、リセット信号をhighレベルにすることにより、リセットトランジスタ29がオンとなり、FD26に蓄積されていた電荷が電源VDDに排出される。そして、垂直駆動部13がリセット信号をLowレベルにすることによりリセットが完了した後、リセットレベルの画素信号が読み出される。次に、垂直駆動部13は、転送信号をhighレベルにすることにより、転送トランジスタ25がオンとなり、PD24に蓄積されていた電荷がFD26に転送される。そして、垂直駆動部13が転送信号をLowレベルにすることにより電荷の転送が完了した後、FD26に蓄積されている電荷のレベルに応じた画素信号が読み出される。このようにして、固体撮像素子11では、リセットレベルの画素信号と、FD26に蓄積されている電荷のレベルに応じた画素信号とが読み出されて、カラム処理部14により、画素信号の信号レベルが抽出される。図4は、画素21の断面的な構成例を模式的に示す図である。図4に示すように、画素21が有するPD24は、シリコン基板31の浅い位置に配置されるPD24-1と、シリコン基板31の深い位置に配置されるPD24-2とを有して構成される。PD24-1は、シリコン基板31の上面図4において上側を向く面に接するように形成されたP型領域32と、P型領域32に接合するようにシリコン基板31の深い位置に形成されたN型領域33から構成される。また、PD24-2は、N型領域33よりもシリコン基板31の深い位置に形成されたP型領域34と、P型領域34に接合するようにシリコン基板31の深い位置に形成されたN型領域35から構成される。さらに、N型領域35に接合するように、N型領域35の下方となるシリコン基板31の深い位置にP型領域36が形成されている。また、P型領域36は、P型領域32およびP型領域34よりも不純物濃度が低くなるように形成されている。このように、PD24は、P型領域32、N型領域33、P型領域34、N型領域35、およびP型領域36が、シリコン基板31の上面側から順に配置された、いわゆるPNPNP構造を有している。また、N型領域35およびP型領域36は、画素21の全面に形成され、P型領域32、N型領域33、およびP型領域34、画素21の一部図4では、右側の約半分に形成されている。そして、P型領域32、N型領域33、およびP型領域34が形成されている深さの他の部分図4の左側の約半分には、P型領域37、N型領域38、N型領域39、P型領域40、およびN型領域41が形成されている。また、画素21を隣接する画素から電気的に分離するために、画素21を囲うようにP型領域42が形成されている。なお、P型領域42以外にも、例えば、STIShallowTrenchIsolationやLOCOSLocalOxidationofSiliconなどの技術を使用して画素分離を行ってもよい。さらに、P型領域37に対応した位置のシリコン基板31の上面に積層するように、転送トランジスタ25のゲート電極43が形成されている。つまり、ゲート電極43に所定の電圧が印加されることによって、PD24-1およびPD24-2に蓄積されている電荷が、転送トランジスタ25を介してFD26に転送される。P型領域37は、シリコン基板31の上面に接するように、P型領域32に隣接する位置に形成されている。N型領域38は、シリコン基板31の上面に接するように、P型領域37を介してP型領域32から離間する位置に形成されており、FD26として機能する。また、N型領域38は、画素21において最もN型の不純物濃度が高い領域Nである。N型領域39は、N型領域38に接合するようにN型領域38よりも深い位置に形成されている。また、N型領域39は、P型領域37の方向にN型領域38よりも突出するように形成されている。即ち、N型領域39は、N型領域39とN型領域33との間隔が、N型領域38とN型領域33との間隔よりも狭くなるように、N型領域39がP型領域37の下側に入り込むように形成されている。このようにN型領域39が形成されることにより、ゲート電極43の下方のポテンシャルを改善することができ、電荷転送時に、N型領域33に蓄積されている電荷が、N型領域39を介してN型領域38に転送され易くなる。即ち、N型領域39は、N型領域33からN型領域38に電荷を転送する際の補助として機能する。これにより、電荷の転送不良を軽減させることができ、転送特性を向上させることができる。P型領域40は、N型領域39およびP型領域37よりも深い位置に形成されている。N型領域41は、P型領域40とN型領域35とに挟まれる領域であって、N型領域33よりも深い領域に形成されている。つまり、N型領域41は、シリコン基板31の深さ的に、N型領域33とN型領域35との間に形成されている。また、N型領域41は、平面的に見たときに、FD26およびゲート電極43に重なり合うように、FD26およびゲート電極43の下方に形成されている。このようにN型領域41が形成されることにより、電荷転送時に、N型領域35に蓄積されている電荷が、N型領域41を介してN型領域33に転送され易くなる。即ち、N型領域41は、N型領域35からN型領域33に電荷を転送する際の補助として機能する。これにより、電荷の転送不良を軽減させることができ、転送特性を向上させることができる。このように画素21は構成されており、電荷保持部であるN型領域33およびN型領域35と、N型領域33およびN型領域35の間に形成されるN型領域41とにおける濃度勾配は、濃度の濃い順に、N型領域33、N型領域41、およびN型領域35の順番となる。具体的には、N型領域35は、~1015cm3程度とされ、N型領域41は、~1016cm3程度とされ、N型領域33は、~1016cm3程度とされる。つまり、N型領域35は、N型領域33よりも不純物濃度が低くなるように形成されている。また、N型領域33、N型領域41、およびN型領域35の深さに関しては、N型領域33は、01~02μmに配置され、N型領域35は、03~05μmに配置され、N型領域41は、N型領域33とN型領域35との間に配置される。そして、上述したように、N型領域39およびN型領域41が電荷の転送補助の役割を担うことにより、電荷の転送特性劣化を軽減することができる。このように、画素21では、N型領域の濃度勾配および配置が適切に行われることにより、飽和電子数が増加し、PD24-2からPD24-1に電荷を転送する際に、PD24-2の電荷を完全にPD24-1に転送することができる。従って、電荷の転送特性を改善することにより、従来より、電荷の転送不良を軽減させることができ、転送されなかった電荷によって残像が発生することを回避し、より良好な画質を得ることができる。また、シリコン基板31の深い位置全面にN型領域35を形成することにより、飽和電子数を増加させることができる。また、例えば、シリコン基板の深い位置に蓄積した電荷を読み出すために、縦型のゲート電極を採用することが行われているが、縦型のゲートの形成には、シリコン基板をエッチングして掘り込むため、プラズマによるシリコン基板へのダメージが懸念される。これに伴い、白点および暗電流といった画素特性が悪化することが想定される。これに対し、画素21では、このような縦型のゲート電極を使用することなくシリコン基板31の深い位置に形成されているN型領域35から効率よく電荷を読み出すことができるため、縦型ゲートを使用した場合に想定される問題が発生することもない。図5は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図5に示すように、撮像装置101は、光学系102、撮像素子103、信号処理回路104、モニタ105、およびメモリ106を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子103に導き、撮像素子103の受光面センサ部に結像させる。撮像素子103としては、上述した構成の画素21を備える固体撮像素子11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子103に蓄積された電子に応じた信号が信号処理回路104に供給される。信号処理回路104は、撮像素子103から出力された信号電荷に対して各種の信号処理を施す。信号処理回路104が信号処理を施すことにより得られた画像画像データは、モニタ105に供給されて表示されたり、メモリ106に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子103として、上述したような構成の画素21を備える固体撮像素子11を適用することにより、より良好な画質を得ることができる。また、本技術における固体撮像素子11は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子やCCD型固体撮像素子などに採用することができる。なお、本技術は以下のような構成も取ることができる。1半導体基板の内部に形成される第1導電型の第1の半導体領域を有する第1の光電変換素子と、前記第1の光電変換素子よりも前記半導体基板の深部に形成される第1導電型の第2の半導体領域を有する第2の光電変換素子と、前記半導体基板に対して積層され、前記第1の光電変換素子および前記第2の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第1の光電変換素子および前記第2の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第1の半導体領域と前記第2の半導体領域との間に配置される第1導電型の第3の半導体領域とを備える固体撮像素子。2前記第2の半導体領域は、前記第3の半導体領域よりも不純物濃度が低くなるように形成されている上記1に記載の固体撮像素子。3前記浮遊拡散領域に接して前記浮遊拡散領域よりも深い位置に、前記浮遊拡散領域よりも前記第1の半導体領域側に突出するように形成される第1導電型の第4の半導体領域をさらに備える上記1または2に記載の固体撮像素子。4前記第4の半導体領域は、前記転送ゲートと平面的に見て重なり合うように形成されている上記3に記載の固体撮像素子。5前記第1の光電変換素子は、前記第1の半導体領域に接合する第2導電型の第5の半導体領域を有するとともに、前記第2の光電変換素子は、前記第2の半導体領域に接合する第2導電型の第6の半導体領域を有しており、前記第2の光電変換素子が有する前記第2の半導体領域の下方に接して、前記第5の半導体領域および前記第6の半導体領域に対して不純物濃度が低い第2導電型の第7の半導体領域が形成されている上記1から4までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。