半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。前記単結晶シリコンを前記穴又は溝の外側まで過剰成長させる工程では、前記穴又は溝の外側においてファセットを有するようになるまで前記単結晶シリコンを過剰エピタキシャル成長させることを特徴とする請求項1に記載の半導体装置の製造方法。前記単結晶シリコンの過剰成長のための成長時間を、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて設定することを特徴とする請求項1又は2に記載の半導体装置の製造方法。半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。前記穴又は溝内で、前記ポリシリコンを選択的にエピタキシャル成長させる工程は、前記穴又は溝の底面に露出している前記半導体ピラーの上面の少なくとも一部をシリコンとは異なる材料による膜で被覆する工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。前記シリコンとは異なる材料は、金属、金属シリサイド、金属化合物のいずれかによる導体材料である請求項5に記載の半導体装置の製造方法。前記金属は、チタン、タングステン、ニッケル、コバルトのいずれかであることを特徴とする請求項6に記載の半導体装置の製造方法。前記金属シリサイドの膜厚は1~10nmの範囲であることを特徴とする請求項6に記載の半導体装置の製造方法。前記シリコンとは異なる材料による膜は絶縁膜であり、前記穴又は溝の底面に露出している前記半導体ピラーの上面の一部を前記絶縁膜で被覆することを特徴とする請求項5に記載の半導体装置の製造方法。前記絶縁膜は、酸化シリコン、酸化ハフニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項9に記載の半導体装置の製造方法。半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。ところで、図5の選択エピタキシャル成長では、絶縁膜表面での成長速度がシリコン表面での成長速度より遅れるため、絶縁膜表面には図5に示すようなファセットと呼ばれる傾斜面が発生する。これにより、エピSi層10表面には凹凸が生じてしまう。その結果、図6におけるイオン注入により形成される上部拡散層11もエピSi層10表面の凹凸の影響を受けて深さ高さにばらつきが生じてしまう。しかも、一つの上部拡散層11内において深さにばらつきを生じるばかりでなく、異なる位置に形成される上部拡散層11間でも深さがばらつくことになる。上記のような深さのばらつきは、縦型トランジスタのチャネル長が局所的に変化することとなり、所望のトランジスタ特性を得ることが困難となる。本発明の課題は、縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供しようとするものである。本発明による半導体装置の製造方法は、半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含む。本発明の第1の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。本発明の第2の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含む。本発明の第3の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。上記第1~第3の態様のいずれの場合も、マスク膜を除去することにより形成された穴又は溝には表面が平坦なシリコンプラグが得られるので、不純物注入で形成する上部拡散層を、その深さ方向のばらつきを低減して安定して形成することができる。これにより、チャネル長の違いによる縦型トランジスタの特性ばらつきを無くすことができる。本発明は表面が平坦なシリコン層からなる上部拡散層を形成しようとするものである。具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。あるいはファセットが生じないポリシリコン層を成長させて平坦な表面を得る。この場合、シリコン層の成長には下記の方法の何れかを用いることができる。1シリコン層を単結晶Siシリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる実施例1。2シリコン層をポリシリコンで選択的に成長させる。この場合、ポリシリコンにはファセットが生じないので表面が平坦なシリコン層が得られる実施例2。3シリコン層を、ファセットを有する単結晶Siとファセットを生じないポリシリコンとで積層形成する。この場合、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい実施例3。以下に、実施例1~3について説明する。[実施例1]以下に本発明の実施例1を説明するが、図4で説明したマスク窒化膜6及びパッド酸化膜101以下、マスク膜と総称するの除去後、窒化膜によるサイドウォール9を形成するまでの工程は、前述した通りである。図4で説明したサイドウォール9の形成の後、図7に移行して、マスク膜の除去により露出しているシリコンピラー1a表面をシード層として単結晶Si10aを選択的にエピタキシャル成長させる。Siの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。次に、洗浄後の半導体基板をSiの選択成長装置にセットする。半導体基板を800~900°Cに加熱した後、水素雰囲気で1~3分間熱処理する。この水素熱処理で上記シリコンピラー表面をさらに清浄化する。続いて、水素雰囲気を維持しながら、ジクロロシランSiH2Cl2を、例えば200ml/min、塩化水素HClを、例えば100ml/minで導入し、5~30Torr好ましくは15Torrの圧力条件に保持して単結晶Si10aを選択エピタキシャル成長させる。選択エピタキシャル成長はマスク膜の除去により出来た穴又は溝が埋まり、半導体基板の中で最も成長の遅いファセットが層間絶縁膜7の上方に位置するまで層間絶縁膜7を十分覆うように過剰成長させる。なお、半導体基板の中で最も遅いファセットは単結晶Si10aの成長中に検知することはできないので、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて経験的に成長時間を制御又は設定する。次に、図8に移行して、過剰成長して層間絶縁膜7上に形成されている単結晶Si10aをCMPによって平坦化させ、層間絶縁膜7の表面が露出したところで止める。この状態で不純物注入によって上部拡散層11を形成することにより、深さ方向に均一な上部拡散層が形成され、図9に示すように縦型トランジスタのチャネル長を一定に保つことが出来る。[実施例2]次に、本発明の実施例2について説明する。図4で説明したマスク膜の除去後、窒化膜によるサイドウォール9を形成するまでの工程は、前述した通りである。図4で説明したサイドウォール9の形成の後、図10を参照して、マスク膜の除去により露出しているシリコンピラー1a上部からエピ成長エピタキシャル成長させる際、ポリシリコン12を選択的に成長させる。なお、図示を省略しているが、ポリシリコンが層間絶縁膜7の上面よりも上に形成された場合には、ポリシリコンをCMPにより平坦化させ、層間絶縁膜7の表面が露出したところで止める。実施例1のように単結晶シリコンをエピ成長させる場合は面方位に依存するファセットが形成され、高さ深さばらつきの要因となるが、ポリシリコンのエピ成長の場合は面方位依存が無いため、高さばらつきを抑制できる。この状態で上部拡散層11を形成するための不純物注入を行えば、図11に示すように、均一な上部拡散層11が形成されるのでチャネル長の違いによる縦型トランジスタの特性ばらつきが生じない。ポリシリコンをエピ成長させるためには下記のように、いくつかの方法を選択することができる。シリコン層を成長させるシリコンピラー1a表面をシリコンとは異なる材料で全面あるいは部分的に被覆すればよい。1異なる材料が導体であれば全面被覆でも部分被覆でもよい。この導体には金属や金属シリサイドもしくは金属化合物を用いることができる。金属をCVD法やスパッタ法により全面に形成した後、650°Cで熱処理しシリコンピラー1aの表面に金属シリサイドを形成する。この場合、シリコンピラー1a表面は金属シリサイドで全面被覆される。その後、層間絶縁膜7上に形成されている未反応の金属を除去する。この状態にて実施例1で説明した条件でポリシリコンを選択成長させることにより、金属シリサイド上にのみ表面が平坦なポリシリコンを形成することができる。金属にはチタン、タングステン、ニッケル、コバルトなどを用いることができる。この場合、金属シリサイドの膜厚は1~10nmとすることが好ましい。2一方、異なる材料が絶縁膜の場合には、シリコンピラー1a表面を部分的に被覆する必要がある。これは、全面被覆してしまうとコンタクト抵抗が増大してしまう問題があるからである。逆に言えば、露出するシリコンピラー1a表面を分散させればよい。この絶縁膜には、酸化シリコンなどの酸化物が好ましい。例えば以下のようにしてシリコンピラー1a表面を部分的に酸化シリコンで被覆することができる。実施例1で説明したように、Siの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。その後、室温の空気中あるいは酸素雰囲気中に1~3分放置して、シリコンピラー表面に新たな自然成長酸化シリコン膜を形成する。この状態で形成される酸化シリコン膜の厚さは0.2nm程度であり、表面の50程度が酸化シリコンで覆われた状態になっている。次に、半導体基板をSiの選択成長装置にセットする。水素雰囲気中で700~750°Cに加熱した後、ジクロロシランSiH2Cl2を例えば200ml/min、塩化水素HClを例えば100ml/minで導入し、5~30Torr好ましくは15Torrの圧力条件に保持してシリコンを選択成長させる。この場合、成長温度は700~750°Cで選択成長条件としては低い温度であり、水素雰囲気であっても酸化シリコンはほとんど還元されないため、そのままシリコンピラー表面に残存している。この状態では、シリコンピラー表面のうち、露出している50程度の分散された表面から各々独立してエピ成長が始まり、成長と共に各々の成長Siが接触して界面を形成し続けるのでシリコン層全体としては単結晶にはならず、多結晶シリコンとなる。したがってファセットを形成することなく表面が平坦なポリシリコン層として成長させることができる。また、酸化シリコンからなる自然成長酸化膜以外にも以下のように分散する酸化膜を形成することができる。酸化ハフニウムや酸化ジルコニウムなどの比較的誘電率が高い絶縁膜は、原子層堆積法ALD:AtomicLayerDepositionを用いて形成することができる。例えば、酸化ジルコニウムの場合、半導体基板の温度を250°Cに保持して、原料ガスとなるテトラキスエチルメチルアミノジルコニウムTEMAZの導入、原料ガスのパージ、オゾンの導入、オゾンのパージからなる基本ステップを1サイクルとして複数サイクル繰り返すことにより所望の膜厚分を形成する。この時、1サイクルで形成される酸化ジルコニウム膜厚は0.1nm程度であり。表面の30程度が酸化ジルコニウムで被覆された状態に相当する。したがって、このようなALD法で形成する酸化物でシリコンピラー表面を部分的に被覆することができ、表面が平坦なポリシリコン層として選択成長させることができる。[実施例3]次に、本発明の実施例3について説明する。図4で説明したマスク膜の除去後、窒化膜によるサイドウォール9を形成するまでの工程は、前述した通りである。図4で説明したサイドウォール9の形成の後、図12を参照して、単結晶Si10’をマスク膜除去後の穴又は溝から頭が出ない程度の高さにエピ成長させる。続いて、図13を参照して、単結晶Si10’をポリシリコン13で埋設し、CMPにより層間絶縁膜7の上面と同じ高さ位置まで擦り切ることで上部拡散層の高さを揃えることが出来る。この状態で不純物注入により上部拡散層を形成すると、高濃度注入層11’は単結晶シリコンで形成されることになる。その為、上部コンタクト底をシリサイド化する際にポリシリコンの粒界を伝っての異常成長が起きたとしても、高濃度注入層11’に欠陥が生じることを防ぐことができる。なお、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい。[実施例の効果]上記実施例1~3によれば、表面が平坦なシリコン層を形成できることにより、上部拡散層となるシリコン層の高さ深さを一定にして、縦型トランジスタの特性ばらつきを抑制することが出来る。本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。