"電気的に1回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を有することを特徴とする書き込み制御回路。前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする請求項1記載の書き込み制御回路。前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする請求項1または2に記載の書き込み制御回路。電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を有することを特徴とする半導体装置。しかし、上記のようなOTP素子において、何らかの意図しない電流が流れると、適切な書き込みが行われず、誤書き込みが発生する問題があった。発明の一観点によれば、電気的に1回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた書き込み制御回路が提供される。また、電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた半導体装置が提供される。開示の書き込み制御回路及び半導体装置によれば、誤書き込みを抑制できる。以下、本発明の実施の形態を、図面を参照しつつ説明する。電気的に書き込みを行うOTP素子では、書き込み電圧や電源電圧の投入時など、信号が不安定な場合に書き込みトランジスタがオンになってしまうと、電気ヒューズ素子に適切な電流が流れず、書き込み過ぎや、中途半端な書き込み状態となる可能性がある。その場合、誤書き込みとなり、書き込み品質が悪化してしまう。本実施の形態の書き込み制御回路及び半導体装置は、そのような誤書き込みを抑制するものである。なお、以下では電気的に書き込みを行うOTP素子の例として電気ヒューズ素子を用いた例を示すが、これに限定されず、たとえば、トランジスタのゲート酸化膜に高電圧を印加して電気的に破壊することで書き込み状態となるOTP素子などを用いてもよい。第1の実施の形態図1は、第1の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。半導体装置1は、電気ヒューズ素子2、書き込みトランジスタ3、書き込み制御回路10を有している。また、書き込み制御回路10は、書き込み制御部11、電圧検出部12、レベルシフタ13を有している。電気ヒューズ素子2と書き込みトランジスタ3は、たとえば、図示しないテスタ回路から書き込み電圧が印加される端子VBと、接地電位基準電位である接地端子VSS間に接続されている。電気ヒューズ素子2としては、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。電気ヒューズ素子2の抵抗値が120Ωで、10mAの電流が流れると切断される場合、書き込み電圧として、たとえば、2.4Vが印加される。書き込みトランジスタ3は、書き込み制御部11からの制御信号を受け、電気ヒューズ素子2へ電流を流すか否かを制御する。書き込みトランジスタ3は、図1の例では、nチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistorとしている。図1に示す例では、電気ヒューズ素子2の一方の端子は、書き込み電圧が印加される端子VBに接続され、他方の端子は、書き込みトランジスタ3の一方の入出力端子ドレインに接続されている。書き込みトランジスタ3の他方の入出力端子ソースは、接地端子VSSに接続されており、制御端子ゲートには、書き込み制御部11からの制御信号が入力される。書き込み制御回路10において、書き込み制御部11は、図示しないテスタ回路から端子WEを介して入力され、レベルシフタ13で昇圧された書き込み信号たとえば、ライトイネーブル信号に応じて、電気ヒューズ素子2への書き込みを制御する。そして、書き込み制御部11は、入力した書き込み信号に応じて、書き込みトランジスタ3をオンまたはオフさせる制御信号を生成することで、電気ヒューズ素子2への書き込みを制御する。なお、書き込み制御部11は、端子VBから供給される書き込み電圧によって駆動される。また、書き込み制御部11は、接地端子VSSにも接続されている。電圧検出部12は、端子VB,VDD及び接地端子VSSに接続されており、電気ヒューズ素子2に供給される書き込み電圧と、電源電圧を検出する。そして、電圧検出部12は、電源電圧、または書き込み電圧の立ち上がり時に、書き込み制御部11に入力される書き込み信号に係わらず、電気ヒューズ素子2への書き込みを、一定期間、書き込み制御部11に停止させる。図1に示す例では、電圧検出部12は、書き込み制御部11に対して、書き込みトランジスタ3をオフ状態に維持するために、制御端子を、LLowレベルの電位に固定させるための信号を送る詳細は後述する。書き込みトランジスタ3をオフさせる期間は、書き込み電圧と、電源電圧の立ち上がり時に、これらの電圧が安定するまでの期間に応じて設定される。レベルシフタ13は、端子VB,VDD、接地端子VSS及び書き込み信号が入力される端子WEに接続されている。そしてレベルシフタ13は、たとえば、一定期間のパルス信号である書き込み信号を、電源電圧たとえば、1.2V程度の信号レベルから、書き込み電圧の信号レベルたとえば、2.4V程度に昇圧する。比較的高い書き込み電圧が印加される書き込みトランジスタ3や、書き込み制御部11内の図示しないトランジスタには、厚いゲート酸化膜たとえば、8nm程度が用いられるため、それらのトランジスタを十分オンさせるために上記のような昇圧が行われる。なお、電圧検出部12中の図示しないトランジスタにおいても、厚いゲート酸化膜が用いられる。以上のような書き込み制御回路10により、書き込み電圧または電源電圧の立ち上がり時の信号が不安定な状態のときに、一定期間、書き込みトランジスタ3をオフ状態に維持しておくことができ、誤書き込みを抑制できる。たとえば、書き込み電圧の投入時に、レベルシフタ13において書き込み信号が昇圧されると、不安定な書き込み電圧の影響で、書き込み信号も不安定な信号になりかねない。しかし、本実施の形態の書き込み制御回路10及び半導体装置1によれば、書き込み電圧の投入時の一定期間、書き込み信号に係わらず、書き込みトランジスタ3をオフ状態に維持できるので、不安定な書き込み信号による書き込みを抑制できる。また、書き込み電圧の投入時の不安定な書き込み電圧による電気ヒューズ素子2への書き込みが抑制される。また、電源電圧の投入時に、書き込み信号の昇圧が不安定になり、不安定な書き込み信号が書き込み制御部11に入力されたとしても、書き込みトランジスタ3をオフ状態に維持しておくことができる。これにより、電源電圧投入時に不安定となる書き込み信号による誤書き込みを抑制できる。以下、第2、第3の実施の形態として書き込み制御回路の例をより詳細に説明する。第2の実施の形態図2は、第2の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。第1の実施の形態の半導体装置1と同様の要素については、同一符号を付し説明を省略する。第2の実施の形態の半導体装置1aにおいて、書き込み制御回路10aは、書き込み制御部11a、電圧検出部12aを有している。書き込み制御部11aは、AND回路111、インバータ回路112を有している。AND回路111は、レベルシフタ13から出力される書き込み信号と、インバータ回路112で信号レベルが反転された電圧検出部12aの出力信号のAND論理を出力するものである。AND回路111は、書き込み電圧または電源電圧の立ち上がり時に電圧検出部12aから出力されるHHighレベルの信号によって、レベルシフタ13から出力される書き込み信号を無効にする。すなわち、AND回路111は、書き込み信号に係わらずLレベルの信号を出力する。なお、AND回路111とインバータ回路112は、端子VBと接地端子VSSに接続されており、書き込み電圧によって駆動される。電圧検出部12aは、端子VBと接地端子VSS間に接続されたコンデンサ121、トランジスタ122、抵抗123を含む直列回路を有している。コンデンサ121の一方の端子は端子VBに接続されており、他方の端子はトランジスタnチャネル型MOSFETの一方の入出力端子ドレインに接続されている。トランジスタ122の他方の入出力端子ソースは抵抗123の一端に接続され、制御端子ゲートは端子VDDに接続されている。抵抗123の他端は接地端子VSSに接続されている。コンデンサ121とトランジスタ122のドレイン間のノードN1の電位が電圧検出部12aの出力信号として書き込み制御部11aのインバータ回路112に入力される。コンデンサ121の容量値と、抵抗123の抵抗値は、書き込み電圧と電源電圧の投入時に書き込みトランジスタ3をオフ状態に維持させたい期間に応じて、適宜設定される。以下、第2の実施の形態の半導体装置1aの動作を説明する。まず、端子VDDから供給される電源電圧が設定済み安定状態にある場合で、書き込み電圧投入時の動作を説明する。図3は、書き込み電圧投入時の信号波形の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。図中では端子VBから供給される書き込み電圧をVBと表記している。また、図2で示した半導体装置1aのノードN1,N2の電位を、それぞれ、N1,N2と表記している。初期状態ではノードN2の電位がLレベルであるとする。時刻t1において、書き込み電圧の投入が開始されると、書き込み電圧の上昇に伴い、ノードN1の電位がHレベルとなる。そのため、インバータ回路112の出力信号はLレベルとなり、AND回路111の出力は、レベルシフタ13から出力される書き込み信号に係わらず、LレベルとなりノードN2の電位はLレベルに固定される。そのため、書き込み信号がHレベルであっても、書き込みトランジスタ3はオフ状態を維持し、電気ヒューズ素子2への書き込みが発生しない。電源電圧が設定済みHレベルであるので、トランジスタ122はオン状態となっている。そのため、ノードN1の電位は、コンデンサ121の容量値と、抵抗123の抵抗値などによって決まる時定数に応じて減少していく。ノードN1の電位が、インバータ回路112で、入力がLレベルと判定される電位インバータ回路112のトランジスタの閾値電圧によって決まる以下となると時刻t2、インバータ回路112の出力は、Hレベルに反転する。これにより、AND回路111は、レベルシフタ13から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がHレベルの場合には、AND回路111はHレベルの制御信号を出力し、ノードN2の電位は、図3に示すように、Hレベルになる。これにより、書き込みトランジスタ3がオンし、書き込み電圧による電流が電気ヒューズ素子2に流れ、切断が行われる。このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ3をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子2への書き込みを抑制できる。これにより、誤書き込みを抑制できる。次に、端子VBから供給される書き込み電圧が設定済み安定状態にある場合で、電源電圧投入時の動作を説明する。図4は、電源電圧投入時の信号波形の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。図中では端子VDDから供給される電源電圧をVDDと表記している。また、図2で示した半導体装置1aのノードN1,N2の電位を、それぞれ、N1,N2と表記している。初期状態ではノードN2の電位がLレベルであるとする。時刻t3において、電源電圧の投入が開始され、トランジスタ122の閾値電圧まで上昇すると時刻t4、トランジスタ122がオンする。すると、ノードN1の電位がコンデンサ121の容量値と、抵抗123の抵抗値などによって決まる時定数に応じて減少していく。ただし、ノードN1の電位がインバータ回路112で、入力がLレベルと判定される電位以下となるまでは、インバータ回路112の出力信号はLレベルとなる。そのため、レベルシフタ13から出力される書き込み信号に係わらず、AND回路111の出力はLレベルとなりノードN2の電位はLレベルに固定される。そのため、書き込み信号がHレベルであっても、書き込みトランジスタ3はオフ状態を維持し、電気ヒューズ素子2への書き込みが発生しない。ノードN1の電位が、インバータ回路112で、入力がLレベルと判定される電位以下となると時刻t5、インバータ回路112の出力は、Hレベルに反転する。これにより、AND回路111は、レベルシフタ13から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がHレベルの場合には、AND回路111はHレベルの制御信号を出力し、ノードN2の電位は、図4に示すように、Hレベルになる。これにより、書き込みトランジスタ3がオンし、書き込み電圧による電流が電気ヒューズ素子2に流れ、切断が行われる。このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ3をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子2への書き込みを抑制できる。これにより、誤書き込みを抑制できる。第3の実施の形態書き込み制御回路は、図2に示した回路構成に限定されず、たとえば、以下に示すような回路としてもよい。図5は、第3の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。第2の実施の形態の半導体装置1aと同様の要素については、同一符号を付し説明を省略する。図5に示す半導体装置1bにおいて、書き込み制御回路10bでは、電圧検出部12bの抵抗125、トランジスタ126、コンデンサ127の接続が、第1の実施の形態の書き込み制御回路10aの電圧検出部12aと異なっている。第3の実施の形態の書き込み制御回路10bにおいて、電圧検出部12bでは、抵抗125の一端が端子VBに接続され、他端がトランジスタ126のドレインに接続されている。トランジスタ126のソースはコンデンサ127の一方の端子に接続されており、コンデンサ127の他方の端子は、接地端子VSSに接続されている。トランジスタゲートには端子VDDが接続され、電源電圧が供給される。トランジスタ126のソースとコンデンサ127間のノードN4の電位が電圧検出部12bの出力信号として書き込み制御部11bに入力される。書き込み制御部11bは、AND回路113を有し、電圧検出部12bの出力信号と、レベルシフタ13から出力される昇圧された書き込み信号を入力し、それらのAND論理の結果を書き込みトランジスタ3のゲートに供給する制御信号として出力する。AND回路113は、書き込み電圧または電源電圧の立ち上がり時の一定期間に電圧検出部12bから出力される信号により、書き込み信号を無効にする。すなわち、AND回路113は、書き込み信号に係わらず、Lレベルの制御信号を出力する。以下、半導体装置1bの動作を説明する。まず、端子VDDから供給される電源電圧が設定済み安定状態にある場合で、書き込み電圧投入時の動作を説明する。図6は、書き込み電圧投入時の信号波形の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。図中では端子VBから供給される書き込み電圧をVBと表記している。また、図5で示した半導体装置1bのノードN2,N4の電位を、それぞれ、N2,N4と表記している。初期状態ではノードN2の電位がLレベルであるとする。時刻t10において、書き込み電圧の投入が開始されると、トランジスタ126がオン状態であるので、書き込み電圧の上昇に伴い、ノードN4の電位もコンデンサ127と抵抗125などによって決まる時定数に応じて上昇を始める。ただし、ノードN4の電位がAND回路113で、入力がHレベルと判定される電位AND回路113のトランジスタの閾値電圧によって決まる以上となるまでは、AND回路113の出力信号はLレベルのままである。そのため、レベルシフタ13から出力される書き込み信号に係わらず、AND回路113の出力はLレベルとなりノードN2の電位はLレベルに固定される。そのため、書き込み信号がHレベルであっても、書き込みトランジスタ3はオフ状態を維持し、電気ヒューズ素子2への書き込みが発生しない。ノードN4の電位が、AND回路113で、入力がHレベルと判定される電位以上となると時刻t11、AND回路113は、レベルシフタ13から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がHレベルの場合には、AND回路113はHレベルの制御信号を出力し、ノードN2の電位は、図6に示すように、Hレベルになる。これにより、書き込みトランジスタ3がオンし、書き込み電圧による電流が電気ヒューズ素子2に流れ、切断が行われる。このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ3をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子2への書き込みを抑制できる。これにより、誤書き込みを抑制できる。次に、端子VBから供給される書き込み電圧が設定済み安定状態にある場合で、電源電圧投入時の動作を説明する。図7は、電源電圧投入時の信号波形の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。図中では端子VDDから供給される電源電圧をVDDと表記している。また、図5で示した半導体装置1bのノードN2,N4の電位を、それぞれ、N2,N4と表記している。初期状態ではノードN2の電位がLレベルであるとする。時刻t12において、電源電圧の投入が開始され、トランジスタ126の閾値電圧まで上昇すると時刻t13、トランジスタ126がオンする。これにより、ノードN4の電位がコンデンサ127の容量値と、抵抗125の抵抗値などによって決まる時定数に応じて増加していく。ただし、ノードN4の電位がAND回路113で、入力がHレベルと判定される電位以上となるまでは、AND回路113の出力信号はLレベルとなる。そのため、レベルシフタ13から出力される書き込み信号に係わらず、AND回路113の出力はLレベルとなりノードN2の電位はLレベルに固定される。つまり、書き込み信号がHレベルとなっても、書き込みトランジスタ3はオフ状態を維持し、電気ヒューズ素子2への書き込みが発生しない。ノードN4の電位が、AND回路113で、入力がHレベルと判定される電位以上となると時刻t14、AND回路113は、レベルシフタ13から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がHレベルの場合には、AND回路113はHレベルの制御信号を出力し、ノードN2の電位は、図7に示すように、Hレベルになる。これにより、書き込みトランジスタ3がオンし、書き込み電圧による電流が電気ヒューズ素子2に流れ、切断が行われる。このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ3をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子2への書き込みを抑制できる。これにより、誤書き込みを抑制できる。以下、第4の実施の形態として、上記のような書き込み制御回路を、たとえば、チップを識別するIDIdentificationを実現する際に適用した例を説明する。第4の実施の形態図8は、第4の実施の形態の半導体装置の一例を示す図である。半導体装置50は、複数のヒューズブロック51-1,51-2,...,51-N、AND回路52-1,52-2,...,52-N、フリップフロップ53-1,53-2,...,53-N-1を有している。各ヒューズブロック51-1~51-Nへは、端子VBから書き込み電圧が供給される。また、端子SENからヒューズブロック51-1~51-Nへの読み出しを指示する読み出し信号センス信号が供給される。また、端子WEから供給される書き込み信号と、端子ENから供給されるイネーブル信号がAND回路52-1~52-Nに入力され、AND回路52-1~52-Nの出力がヒューズブロック51-1~51-Nに供給される。フリップフロップ53-1~53-N-1は、端子CLKから入力されるクロック信号に応じて、イネーブル信号を取り込んで後段にシフトさせるシフトレジスタの機能を有している。図9は、ヒューズブロックの一例を示す図である。図8に示したヒューズブロック51-1の一例が示されている。他のヒューズブロック51-2~51-Nも同様である。なお、図2に示した半導体装置1aと同一構成については同一符号を付している。ヒューズブロック51-1は、図2に示した半導体装置1aの各要素の他に、読み出し回路511を備えている。読み出し回路511は、SEN端子から読み出しを指示するセンス信号が入力されると、電気ヒューズ素子2の陰極側の電位ノードN3の電位を読み取り、出力端子ID[0]から出力する。図8及び図9で示すような半導体装置50において、書き込み時、端子VBに書き込み電圧を印加している状態で、イネーブル信号、書き込み信号、クロック信号に応じて、書き込みを行うヒューズブロック51-1~51-Nが選択され、切断が行われる。これにより、たとえば、どのヒューズブロック51-1~51-Nで切断が行われるかによって、チップIDがプログラミングされる。端子SENからヒューズブロック51-1~51-Nの書き込み内容を読み出すためのセンス信号が入力されると、各ヒューズブロック51-1~51-Nの読み出し回路511から、電気ヒューズ素子2の状態に応じたノードN3の電位が読み出される。読み出された電位は、出力端子ID[0],ID[1],....ID[N-1]から、たとえば、チップIDとして出力される。このような半導体装置50の、各ヒューズブロック51-1~51-Nに、第1の実施の形態で説明した書き込み制御回路10aを搭載することによって、チップIDなどが誤って書き込まれることを防止することができる。なお、図8では、図2に示した書き込み制御回路10aを適用した例を説明したが、図5に示した書き込み制御回路10bを用いてもよい。以上、実施の形態に基づき、本発明の書き込み制御回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、書き込みトランジスタ3や、トランジスタ122,126はpチャネル型MOSFETとしてもよい。その場合は、適宜回路構成が変更される。また、MOSFETの代わりに、バイポーラトランジスタを用いてもよい。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1電気的に1回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を有することを特徴とする書き込み制御回路。付記2前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする付記1記載の書き込み制御回路。付記3前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする付記1または2に記載の書き込み制御回路。付記4前記書き込み信号は、レベルシフタにより前記電源電圧の信号レベルから、前記書き込み電圧の信号レベルに昇圧された信号であることを特徴とする付記1乃至3の何れか1つに記載の書き込み制御回路。付記5前記直列回路の時定数と、前記書き込み制御部のトランジスタの閾値電圧に基づいて、前記一定期間が設定されていることを特徴とする付記3または4の何れか一つに記載の書き込み制御回路。付記6電気的に1回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を有することを特徴とする半導体装置。"