"III-V族化合物半導体の単結晶からなる基板の主表面におけるテラスの幅を前記主表面の100面からの傾斜角度により制御する第1工程と、前記基板の主表面にIII-V族化合物半導体からなる臨界膜厚以下の第1半導体層をエピタキシャル成長する第2工程と、前記第1半導体層の上にIII-V族化合物半導体からなる第2半導体層をエピタキシャル成長する第3工程とを少なくとも備え、前記第1工程では、前記基板の主表面における第1原子間隔と、前記第1原子間隔と同じ方向の前記第2半導体層の第2原子間隔と、自然数Nとを用いたN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、前記テラスの幅がN×第1原子間隔となる状態に前記主表面を傾斜させることを特徴とする化合物半導体結晶の製造方法。請求項1記載の化合物半導体結晶の製造方法において、前記基板は、InPの単結晶から構成し、前記基板の主表面の傾斜は、100面から01-1または011方向とし、前記第1半導体層は、InP,InGaAs,InAlAs,InAlGaAs,InGaAsP,InAlAsP,GaAsSb,AlAsSb,およびAlGaAsSbより選択された化合物半導体から構成することを特徴する化合物半導体結晶の製造方法。請求項1記載の化合物半導体結晶の製造方法において、前記基板は、GaAsの単結晶から構成し、前記基板の主表面の傾斜は、100面から01-1または011方向とし、前記第1半導体層は、GaAs,AlAs,AlGaAs,InGaP,InAlP,InGaAsP,およびInAlAsPより選択された化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。請求項2または3記載の化合物半導体結晶の製造方法において、前記第2半導体層は、GaSb,AlSb,およびInAsの少なくとも1つを含む化合物半導体から構成することを特徴とする化合物半導体結晶の製造方法。しかしながら、上述した結晶成長では、開口部502の上方の結晶成長領域505にはミスフィット転移が入り、結晶品質が劣化している。このように、選択横方法成長では、結晶品質の劣化した領域が形成され、均一に高品質が結晶を形成することが困難である。また、マスクの作製のために、SiO2の堆積およびフォトプロセスが必要となり基板の作製工程が複雑になるという問題点があった。本発明は、以上のような問題点を解消するためになされたものであり、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようにすることを目的とする。本発明に係る化合物半導体結晶の製造方法は、III-V族化合物半導体の単結晶からなる基板の主表面におけるテラスの幅を主表面の100面からの傾斜角度により制御する第1工程と、基板の主表面にIII-V族化合物半導体からなる臨界膜厚以下の第1半導体層をエピタキシャル成長する第2工程と、第1半導体層の上にIII-V族化合物半導体からなる第2半導体層をエピタキシャル成長する第3工程とを少なくとも備え、第1工程では、基板の主表面における第1原子間隔と、第1原子間隔と同じ方向の第2半導体層の第2原子間隔と、自然数Nとを用いたN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、テラスの幅がN×第1原子間隔となる状態に主表面を傾斜させる。上記化合物半導体結晶の製造方法において、基板は、InPの単結晶から構成し、基板の主表面の傾斜は、100面から01-1または011方向とし、第1半導体層は、InP,InGaAs,InAlAs,InAlGaAs,InGaAsP,InAlAsP,GaAsSb,AlAsSb,およびAlGaAsSbより選択された化合物半導体から構成すればよい。上記化合物半導体結晶の製造方法において、基板は、GaAsの単結晶から構成し、基板の主表面の傾斜は、100面から01-1または011方向とし、第1半導体層は、GaAs,AlAs,AlGaAs,InGaP,InAlP,InGaAsP,およびInAlAsPより選択された化合物半導体から構成すればよい。上記化合物半導体結晶の製造方法において、第2半導体層には、GaSb,AlSb,およびInAsの少なくとも1つを含む化合物半導体が適用できる。以上説明したことにより、本発明によれば、複雑な作製工程を必要とせずに、均一に高品質な結晶が形成できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について、図1を用いて説明する。図1は、本発明の実施の形態1における化合物半導体結晶の製造方法を説明するための説明図である。まず、第1工程S101で、図1のaに示すように、III-V族化合物半導体の単結晶からなる基板101の主表面におけるテラスの幅を、主表面の100面からの傾斜角度により制御する。この制御では、後述する第3工程で形成する第2半導体層103の第2原子間隔と、基板101の主表面における第1原子間隔と、自然数Nとを用いて表されるN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、テラスの幅がN×第1原子間隔となる状態に基板101の主表面を傾斜させる。なお、第2原子間隔は、第1原子間隔と同じ方向の、第2半導体層103を構成する原子の間隔である。例えば、[01-1]方向、および[011]方向である。次に、第2工程S102で、図1のbに示すように、基板101の主表面にIII-V族化合物半導体からなる臨界膜厚以下の第1半導体層102をエピタキシャル成長する。第1半導体層102を形成することで、原子ステップを整形し、テラスの幅を均一にしている。このとき、前述したように基板101を傾斜させているので、テラスの幅ステップの間隔は、N×第1原子間隔≒N-1×第2原子間隔となる。次に、第3工程S103で、図1のcに示すように、第1半導体層102の上にIII-V族化合物半導体からなる第2半導体層103をエピタキシャル成長する。以上に説明したように、本実施の形態では、第2原子間隔と、第1原子間隔と、自然数Nとを用いたN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、テラスの幅がN×第1原子間隔となる状態に、基板101の主表面を100面から傾斜させているので、第1半導体層において発生するミスフィット転位を伝搬させることなく、高品質な結晶状態に第2半導体層103が形成できるようになる。以下、より詳細に説明する。まず、よく知られているように、III-V族半導体の単結晶基板上に格子定数の異なるIII-V族化合物半導体層を臨界膜厚以上で形成すれば、ミスフィット転移が発生する。また、閃亜鉛鉱型結晶であるIII-V族化合物半導体のミスフィット転移は、[01-1]方向、および[011]方向に発生しやすい。しかしながら、基板の原子間隔×N≒III-V族化合物半導体の原子間隔×N-1の条件を満たす場合、基板の原子間隔×Nの間隔、言い換えるとIII-V族化合物半導体の原子間隔×N-1の間隔で、ミスフィット転位が基板とIII-V族化合物半導体層の界面近傍に発生した場合には、基板と化合物半導体層の格子が歪むこと無くつながる。なお、Nは自然数である。この結果として、上記条件を満たす場合、ミスフィット転移の伝搬の無い高品質の結晶を形成できることが報告されている非特許文献2参照。上述した条件を満たすミスフィット転移の間隔は、例えばInP基板上のGaSb成長の場合が11.2nm、GaAs基板上のGaSbの場合が5.6nmになる。しかし、一般的なエピタキシャル成長法では、ミスフィット転移が発生する位置を制御することができない。このため、単結晶半導体の基板上に格子定数の異なる化合物半導体層を形成する場合には、ミスフィット転移が上方まで伝搬されて高品質な結晶を形成することは困難であった。ところで、結晶成長を行う場合、基板表面成長表面には必ず原子のステップとテラスが存在する。化合物半導体の場合、1分子層高さ例えばInPの場合、InとP原子を合わせた高さのステップが形成される。また、ステップフローの条件下では、成長表面のステップが起点となり、テラスの上を横方向に成長することで結晶成長が起きる。この結晶成長では、1分子層を成長した後に、各テラスの上に形成されている分子層が、テラスの間のステップを跨いで結合し、全体で1つの層となる。このため、結晶成長している層においては、ステップの上が層厚のより厚い箇所となる。従って、閃亜鉛鉱型結晶の場合、[01-1]方向または[011]方向に基板を傾斜させた基板を用いれば、ステップの位置テラスの幅が制御できるので、この傾斜基板バッファー層の上にGaSbを形成してやれば、1分子層を成長した後に、ステップの上の最初に層厚が最大になる位置を制御できるようになる。一方で、ミスフィット転位は、層厚が厚い箇所に形成されるので、ミスフィット転位は、ステップの上に形成されるようになる。結果として、上述したように傾斜させた基板を用いることで、ミスフィット転移が発生する位置を制御できる。この手法によれば、図2に示すように、ステップ201の箇所にミスフィット転位202を発生させることができる。これに加え、前述したように、基板101の傾斜を制御して第1半導体層102表面のステップ201の間隔位置を制御すれば、歪みを分散させることができる状態で、第2半導体層103の格子緩和層103aにミスフィット転位202を発生させることができる。このように、基板101を傾斜させ、N×第1原子間隔≒N-1×第2原子間隔でミスフィット転位202を発生させて格子緩和層103aを形成することで、これまでは困難とされてきた高品質な状態に、第2半導体上層103bが形成できる。なお、図2では、InPの単結晶から基板101を構成し、InPからバッファー層となる第1半導体層102を構成し、GaSbから第2半導体層103を構成した場合について示している。また、図中の縦の線で、各層の層厚方向に連続する原子の配列を示し、この線の間隔で各層の原子間隔を示している。上述したInPとGaSbとの組み合わせの場合、N=27とすることで、基板表面の原子間隔×Nが、第2半導体層103の原子間隔×N-1に等しくなる。このため、ステップ201の間隔テラスの幅が原子間隔×27となるように、基板101を100面から01-1方向に傾斜させている。このような間隔を作り出す傾斜角は、InP基板の場合が約1.5°、GaAs基板の場合が2.9°である。ただし、加工の精度などを考慮すると実際に利用できる傾斜角は、InP基板は1.4~1.6°、GaAs基板は2.8~3.0°の範囲になる。実施の形態2次に、本発明の実施の形態2について図3を用いて説明する。図3は、本発明の実施の形態2における化合物半導体結晶の製造方法を説明するための構成図である。図3では、作製された断面の状態を模式的に示している。まず、InPからなり、主表面の面方位が100から01-1方向に傾斜した基板301を用意する。この傾斜角度は、後述する第2半導体層303の第2原子間隔と、基板301の主表面における第1原子間隔と、自然数Nとを用いたN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、テラスの幅がN×第1原子間隔となる状態の基板301の主表面の角度である。これは、100から01-1方向に1.5°傾斜させることで実現できる。また、基板301の面方位を、100から011方向に1.5°傾斜させても同様である。次に、基板301の上に、層厚50nm程度にInPからなるバッファー層第1半導体層302を形成する。次に、バッファー層302の上に、層厚1000nm程度にGaSbからなる第2半導体層303を形成する。第2半導体層303の形成では、初期に、バッファー層302上に格子緩和層303aが形成され、この上に第2半導体上層303bが形成される。例えば、公知のMOCVD法を用い、トリメチルインジウムTMInおよびホスフィンPH3を原料とすることで、InPからなるバッファー層302を形成し、トリエチルガリウムTEGおよびトリメチルアンチモンTMSbを原料とすることで、GaSbからなる第2半導体層303を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を600°Cとし、成長室内の圧力は、9806.65Pa0.1気圧とする。実施の形態2によれば、主表面の面方位が100から01-1方向に1.5°傾斜した基板301を用いているので、バッファー層302の上に初期に形成される格子緩和層303aは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層303aより上層には転位が伝搬しない状態で、高品質な第2半導体上層303bが形成されるようになる。実施の形態3次に、本発明の実施の形態3について図4を用いて説明する。図4は、本発明の実施の形態3における化合物半導体結晶の製造方法を説明するための構成図である。図4では、作製された断面の状態を模式的に示している。まず、GaAsからなり、主表面の面方位が100から01-1方向に傾斜した基板401を用意する。この傾斜角度は、後述する第2半導体層403の第2原子間隔と、基板401の主表面における第1原子間隔と、自然数Nとを用いたN×第1原子間隔≒N-1×第2原子間隔の関係が成立する条件で、テラスの幅がN×第1原子間隔となる状態の基板301の主表面の角度である。これは、100から01-1方向に2.9°傾斜させることで実現できる。なお、基板401の面方位を、100から011方向に2.9°傾斜させても同様である。次に、基板401の上に、層厚50nm程度にGaAsからなるバッファー層第1半導体層402を形成する。次に、バッファー層402の上に、層厚1000nm程度にGaSbからなる第2半導体層403を形成する。第2半導体層403の形成では、初期に、バッファー層402上に格子緩和層403aが形成され、この上に第2半導体上層403bが形成される。例えば、公知のMOCVD法を用い、トリエチルガリウムおよびアルシンAsH3を原料とすることで、GaAsからなるバッファー層402を形成し、トリエチルガリウムTEGおよびトリメチルアンチモンTMSbを原料とすることで、第2半導体層403を形成すればよい。また、例えば、カーボンヒータを用いて基板温度を600°Cとし、成長室内の圧力は、9806.65Paとする。実施の形態3によれば、主表面の面方位が100から01-1方向に2.9°傾斜した基板401を用いているので、バッファー層402の上に初期に形成される格子緩和層403aは、前述した特定の条件を満たす均一な間隔でミスフィット転位が形成される状態となる。この結果、格子緩和層403aより上層には転位が伝搬しない状態で、高品質な第2半導体上層403bが形成されるようになる。以上に説明したように、本発明によれば、半導体基板の上に基板とは格子定数が異なる化合物半導体層を、高品質にエピタキシャル成長させることが可能となる。また、本発明によれば、マスクパターンを形成する必要がなく、マスクを形成するなどの複雑な工程を必要とせずに、高品質な化合物半導体の結晶が形成できる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、バッファー層として、基板と同一の格子整合する材料を用いるようにしたが、これに限るものではない。バッファー層としては、基板と格子整合していない材料であっても、臨界膜厚以下とすれば用いることが可能である。例えば、InP基板の場合、バッファー層には、InGaAs、InAlAs、InAlGaAs、InGaAsP、InAlAsP、GaAsSb,AlAsSb、AlGaAsSbなどを用いることができる。また、GaAs基板の場合、バッファー層には、AlAs、AlGaAs、InGaP、InAlP、InGaAsP,InAlAsPなどを用いることができる。また、上述では、InP基板およびGaAs基板の上にGaSbの層を形成する場合を例に説明したが、これに限るものではなく、第2半導体層は、AlSbの層およびInAsの層であってもよい。また、第2半導体層は、GaSb,AlSb,およびInAsの3種類の化合物半導体の混晶の層であってもよい。また、上述では、各層をMOCVD法によりエピタキシャル成長させるようにしたが、これに限るものではなく、分子線エピタキシーMBE法をはじめとする他の化合物半導体の結晶成長法でも同様の効果があることはいうまでもない。"