受信信号を増幅する増幅手段と、前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路。前記受信強度検出手段は、前記入力信号を入力する、直列接続される複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第1の抵抗と、を有する請求項1に記載の電力検出回路。前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする請求項2に記載の電力検出回路。前記第1の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする請求項2に記載の電力検出回路。前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする請求項2に記載の電力検出回路。前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流手段と、前記整流手段の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする請求項5に記載の電力検出回路。前記受信強度検出手段は、前記複数の整流器と前記第1の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出手段の出力端子と、の間に接続される第1の可変増幅回路を有し、前記第1の可変増幅回路は、前記第1の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第1の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える請求項2に記載の電力検出回路。前記増幅手段は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される請求項1~請求項7のいずれか1項に記載の電力検出回路。前記受信強度検出手段の出力アナログ電圧により、前記受信強度検出手段の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定手段を有する請求項8に記載の電力検出回路。前記AD変換器は、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる請求項8もしくは請求項9に記載の電力検出回路。しかしながら、非特許文献1や特許文献1に開示されたRSSIを用いた電力検出回路1、2には以下のような問題がある。問題点は、異なる電力範囲において検出の分解能が異なる場合つまり分解能が低い範囲と高い範囲が混在する場合、高分解能高ビットのAD変換器が必要となることである。例えば、電力検出回路1において、図25に示すように、微小電力範囲-80dBm~-60dBmにおいて2dB刻みで電力検出したい場合、電力範囲-60dBm~0dBmでも2dB刻みで電力検出を行う必要がある。このため、微小電力範囲での高い分解能検出により、AD変換器15の所要分解能ビット数が決定される。これは、異なる電力範囲であってもRSSI部14の入出力特性が一直線上にあることに起因する。但し、RSSI部14の後段に接続されるAD変換器15の入力電圧範囲内の分解能は一定であるとする。一般的にAD変換器は、分解能が高くなるほど、回路面積が増大し消費電力も大きくなる。また、線形性が悪化しやすく、雑音耐性も低下するデメリットがある。よって、AD変換器の分解能の低減化が求められる。本発明の目的は、異なる電力範囲において検出の分解能が異なる場合に、必要なAD変換器の分解能を低減できるRSSIを用いた電力検出回路を提供することである。本発明は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路である。本発明にかかる電力検出回路は、RSSIの後段に接続されるAD変換器に必要な分解能を低減できる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態1による電力検出回路100を示すブロック図である。電力検出回路100は、アンテナ部111と、アンプ部112と、ミキサ部113と、可変RSSI部114と、AD変換器115とを有する。アンテナ部111は、無線信号を受信する。アンプ部112は、アンテナ部111からのアンテナ受信信号を増幅する。ミキサ部113は、アンプ部112からの出力信号を発振回路116が生成する発振器周波数分低い周波数信号へ変換する。可変RSSI部114は、ミキサ部113が周波数変換した信号電力のアナログ値電圧を出力する。AD変換器115は、可変RSSI部114が出力したアナログ値をデジタル値へ変換する。なお、可変RSSI部114の前段に帯域制限フィルタを設置してもよい。図2に、可変RSSI部114の具体的な第1の回路例を示す。図2に示すように、可変RSSI部114は、リミッティングアンプLAMP121~LAMP124と、全波整流器COM121~COM125と、抵抗R121とを有する。リミッティングアンプLAMP121~LAMP124は、可変RSSI部114の入力端子INと、ノードN125との間に直列接続されている。リミッティングアンプLAMP121~LAMP124の出力信号は、それぞれノードN122~N125に出力される。なお、各リミッティングアンプ間は差動接続0°と180°信号を用いるとすることが好ましい。但し、図2では、図面の簡略化のため当該差動接続の構成は省略している。このため、各リミッティングアンプ間が差動接続されている場合は、例えば、ノードN121では差動接続それぞれに対してノードN121A、N121Bが存在することに注意する。各リミッティングアンプ間を差動接続とすることで、雑音等の外乱への耐性を強くすることができる。また、非差動接続の場合単相信号を用いる場合に比べて信号振幅を2倍にできるメリットがある。特に、最近の微細なデジタルCMOSプロセスを用いてRSSIを設計する場合、混載するデジタル回路のスイッチング雑音の問題や、電源電圧の低下による信号振幅低減の問題が顕著となるため、差動接続を用いることがより好ましい。一方で、差動回路内のトランジスタ対のしきい値ずれによるDCオフセットは微細化とともに増加する傾向にある。このため、DCオフセットキャンセル回路を設けたほうが良い。DCオフセットキャンセルの方法には、リミッティングアンプ段間でAC結合する方法や、DCオフセット成分をトランジスタ対へフィードバックして除去する方法などがある。リミッティングアンプLAMP121~LAMP124は、それぞれ入力信号をゲインG倍に増幅して出力する。一般に、全リミッティングアンプのゲインGは同一にする。但し、入力信号が大きくなっていくと、電源電圧により制限されるある一定振幅で飽和する。リミッティングアンプLAMP121~LAMP124は、このゲインGを制御信号CNTL1により可変する。このことにより、可変RSSI部114の入出力特性、具体的には入力電圧に対する出力電圧の傾きを変えることができる。全波整流器COM121~COM125は、それぞれ入力信号であるノードN121~N125に印加される信号の信号振幅に応じて電流をノードN126へ出力する。ここで、差動信号が入力される場合、整流器は信号差の絶対値に応じて電流を出力する。例えば、信号差の絶対値が小さいときには電流を多く、逆に信号差の絶対値が大きいときには電流を少なく出力する。なお、これとは逆の特性になるよう設計しても良い。このとき、可変RSSI部114の入力電力に対して出力電圧が線形の関係になるようにするには、整流器を入力電圧の二乗に対して出力電流が比例するように設計することが望ましい。また、可変RSSI部114には、抵抗R121へ流れ込む電流のAC成分を除去するローパスフィルタを設けるほうがより好ましい。例えば、この抵抗R121と並列に容量素子を付加する等が考えられる。これにより、可変RSSI部114の出力VoutRSSIを平滑化できる。このため、後段のAD変換器115のデジタル出力コードの時間変動を小さくできる。図3に、ゲインが可変であるリミッティングアンプLAMP121~LAMP124の具体的な回路例を示す。なお、リミッティングアンプLAMP121~LAMP124は同様の構成であるため、リミッティングアンプLAMP121を代表例として、図3に示す。図3に示すように、リミッティングアンプLAMP121は、NMOSトランジスタMN131A、MN131Bと、抵抗R131A、R131Bと、定電流源CC131A、CC131Bと、抵抗R132とを有する。抵抗R131Aは、電源端子VDDと出力端子OUT_Nとの間に接続される。NMOSトランジスタMN131Aは、ドレインが出力端子OUT_N、ソースがノードN131Aに接続される。また、ゲートに差動入力信号IN_Pが入力される。定電流源CC131Aは、ノードN131Aと接地端子GNDとの間に接続される。抵抗R131Bは、電源端子VDDと出力端子OUT_Pとの間に接続される。NMOSトランジスタMN131Bは、ドレインが出力端子OUT_P、ソースがノードN131Bに接続される。また、ゲートに差動入力信号IN_Nが入力される。定電流源CC131Bは、ノードN131Bと接地端子GNDとの間に接続される。抵抗R132は、ノードN131AとN131Bとの間に接続される。また、抵抗R131A、R131Bの抵抗値をR131とし、抵抗R132の抵抗値をR132とすると、リミッティングアンプLAMP121のゲインGは、簡単にはR131/R132としてあらわせる。よって、抵抗R131A、R131BもしくはR132の抵抗値を可変することで、リミッティングアンプのゲインGを変えられる。但し、高周波電流が流れるR131A、R131Bを可変とするのではなく、低周波電流が流れるR132を可変したほうが、設計が容易となる利点がある。なお、図3は、抵抗R132を制御信号CNTL1で可変とする構成の例である。また、抵抗R131A、R131BもしくはR132の可変抵抗は、トランジスタ等のスイッチにより複数の抵抗素子を制御信号CNTL1デジタル信号に応じてオンオフ制御することで構成できる。ただし、スイッチのサイズは、寄生抵抗を考慮して十分に大きく設計する方が望ましい。また、この回路のゲインはR131/R132の抵抗比だけで決定されるため、PVTProcess、Voltage、Temperatureばらつき耐性が高い。図4に、可変RSSI部114の具体的な第2の回路例を示す。図4の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、電流電圧変換用の抵抗R121を可変抵抗RV121に変更している。この可変抵抗RV121の抵抗値を変えることで、可変RSSI部114の入出力特性を変えられる。例えば、抵抗値を大きくすると、傾き入力電力に対する出力電圧は大きくなる。可変抵抗は、先述したように、スイッチにより複数の抵抗素子を制御信号CNTL1デジタル信号に応じてオンオフ制御することで構成できる。図5に、可変RSSI部114の具体的な第3の回路例を示す。図5の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、全波整流器の電流を可変とする。この電流可変型の全波整流器をCOMV121~COMV125とする。電流可変型の全波整流器COMV121~COMV125により、電流I1~I5の電流値を変えることで、可変RSSI部114の入出力特性を変えられる。例えば、電流量を増やすと、傾きは大きくなる。また、全波整流器の電流を遮断することで、入出力特性は平行移動する。さらに、その電流を遮断する全波整流器の段数を増やすことで、平行移動量は大きくなる。図6に、電流可変型の全波整流器COMV121~COMV125の具体的な回路例を示す。なお、電流可変型の全波整流器COMV121~COMV125は同様の構成であるため、全波整流器COMV121を代表例として、図6に示す。図6に示すように、全波整流器COMV121は、PMOSトランジスタMP141~MP145と、NMOSトランジスタMN141~MN146と、スイッチSW141、SW142とを有する。PMOSトランジスタMP141は、ソースが電源端子VDD、ドレインとゲートがノードN141に接続される。PMOSトランジスタMP142は、ソースが電源端子VDD、ドレインがノードN142、ゲートがノードN141に接続される。PMOSトランジスタMP143は、ソースが電源端子VDD、ドレインとゲートがノードN142に接続される。PMOSトランジスタMP144は、ソースが電源端子VDD、ドレインが出力端子OUTに接続される。PMOSトランジスタMP145は、ソースが電源端子VDD、ドレインが出力端子OUTに接続される。スイッチSW141は、デジタル制御信号CNTL1に応じて、PMOSトランジスタMP144のゲートを電源端子VDDもしくはノードN142に接続する。スイッチSW142は、デジタル制御信号CNTL1に応じて、PMOSトランジスタMP145のゲートを電源端子VDDもしくはノードN142に接続する。NMOSトランジスタMN141は、ドレインがノードN141、ソースがノードN143に接続される。NMOSトランジスタMN142は、ドレインがノードN142、ソースがノードN144に接続される。NMOSトランジスタMN141、MN142のゲートには、差動入力信号IN_Pが入力される。NMOSトランジスタMN143は、ドレインがノードN142、ソースがノードN143に接続される。NMOSトランジスタMN144は、ドレインがノードN141、ソースがノードN144に接続される。NMOSトランジスタMN143、MN144のゲートには、差動入力信号IN_Nが入力される。NMOSトランジスタMN145は、ドレインがノードN143、ソースが接地端子GNDに接続される。NMOSトランジスタMN146は、ドレインがノードN144、ソースが接地端子GNDに接続される。NMOSトランジスタMN145、MN146のゲートには、バイアス電圧BIASが印加される。なお、PMOSトランジスタMP141~MP143と、NMOSトランジスタMN141~MN146とで、整流部を構成するものとする。また、PMOSトランジスタMP143のドレイン電流を整流電流と称す。上記回路構成からもわかるように、PMOSトランジスタMP143と、MP144、MP145は、それぞれスイッチSW141、SW142を経由してカレントミラー接続されている。よって、スイッチSW141、SW142により、PMOSトランジスタMP144、MP145のゲートがノードN142に接続される場合、PMOSトランジスタMP144、MP145は、それぞれオン状態となり、PMOSトランジスタMP143のドレイン電流に応じたミラー電流を流す。なお、この状態では、PMOSトランジスタMP144、MP145が電流源とみなすことができる。一方、スイッチSW141、SW142により、PMOSトランジスタMP144、MP145のゲートが電源端子VDDに接続される場合、PMOSトランジスタMP144、MP145がオフ状態となり、電流を流さない。また、カレントミラー回路の出力側を構成するPMOSトランジスタMP144、MP145は、それぞれゲートサイズが異なるように設計されている。例えば、PMOSトランジスタMP145のオン電流が、PMOSトランジスタMP144のオン電流の2倍となるようにゲートサイズが設計される。PMOSトランジスタMP144、MP145は、デジタル制御信号CNTL1により出力電流をデジタル制御可能である。このことにより、0倍、1倍、2倍、3倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号CNTL1によりPMOSトランジスタMP144だけオンとなる場合、全波整流器COMV121の出力電流は1倍となる。PMOSトランジスタMP145だけオンとなる場合、全波整流器COMV121の出力電流は2倍となる。PMOSトランジスタMP144、MP145がオンとなる場合、全波整流器COMV121の出力電流は3倍となる。そして、PMOSトランジスタMP144、MP145がオフとなる場合、全波整流器COMV121の出力電流は0となる。図7に、可変RSSI部114の具体的な第4の回路例を示す。図7の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、抵抗端電圧を変換して出力するオフセット-ゲイン可変回路150により、可変RSSI部114の入出力特性を変えられる。図8に、オフセット―ゲイン可変回路150の具体的な回路例を示す。オフセット―ゲイン可変回路150は、ソースフォロワ回路151と、増幅回路152とを有する。ソースフォロワ回路151は、NMOSトランジスタMN151と、定電流源CC151とを有する。増幅回路152は、オペアンプOPA152と、抵抗R152と、可変抵抗RV152とを有する。NMOSトランジスタMN151は、ドレインが電源端子VDD、ソースがノードN151、ゲートがオフセット―ゲイン可変回路150の入力端子INに接続される。定電流源CC151は、ノードN151と接地端子GNDとの間に接続される。オペアンプOPA152は、非反転入力端子がノードN151、反転入力端子がノードN152、出力端子がオフセット―ゲイン可変回路150の出力端子OUTに接続される。抵抗R152は、オフセット―ゲイン可変回路150の出力端子OUTとノードN152との間に接続される。可変抵抗RV152は、ノードN152と接地端子GNDとの間に接続される。可変抵抗RV152は、先述したように、スイッチにより複数の抵抗素子を制御信号CNTL1デジタル信号に応じてオンオフ制御することにより構成できる。そして、この可変抵抗RV152の抵抗値に応じて、増幅回路152のゲインを可変できる。なお、図8の例では、ソースフォロワ回路151を前段、増幅回路152を後段としてオフセット―ゲイン可変回路150を構成しているが、逆に増幅回路152を前段、ソースフォロワ回路151を後段としてもよい。また、図8の例では、ソースフォロワ回路1つの構成であるが、オフセット―ゲイン可変回路150において複数のソースフォロワ回路を接続してもよい。複数のソースフォロワ回路を経由させるか、させないかでオフセット値を可変させることができる。なお、オフセット―ゲイン可変回路150の入出力信号はDC信号であるため、オフセット―ゲイン可変回路150の設計は比較的容易である。以上、第1~第4の回路構成の可変RSSI部114を示したが、それぞれの特徴を組み合わせた構成を採用してもよい。このことにより、可変RSSI部114の入出力特性を切替えられることは明らかである。図9に、電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例を示した模擬図を示す。具体的には、電力検出回路は、微小電力範囲-80dBm~-60dBm1mWが0dBmに相当の範囲では2dB刻みと高分解能で、電力範囲-60dBm~0dBmの範囲では10dB刻みと低分解能で電力検出する。このような高分解能な微小電力検出回路は、テレビの空き周波数を利用するIEEE802.22やIEEESCC41等に代表される、コグニティブ無線のスペクトラムセンシングとして用いることができる。例えば、北米においてはおよそ50MHz~700MHzにわたるデジタルTVのバンドの使用が認可されている。このコグニティブ無線では、その周波数が使用されているか否かを判断するために、高精度な電力検出が要求される。したがって、微小電力検出は高分解能である必要がある。逆に言えば、非微小電力検出は高分解能である必要がない。なお、ここでは異なる2つの電力範囲で異なる分解能を有する場合について述べたものの、2以上の複数の分解能を有する場合に同様に拡張することは容易である。ここで、図25に示したように、関連技術にかかる電力検出回路1は、RSSI部14の入力電力に対して出力電圧が一直線上にしかないとき、狭い微小電力範囲での高い分解能検出により、AD変換器15の所要分解能ビット数が決定される。つまり、1dBあたりのRSSI部14の出力電圧VoutRSSIが小さいため、AD変換器15の1LSBステップ電圧を小さく設計せざるを得ない。ここで、図10に、本実施の形態1にかかる電力検出回路100の可変RSSI部114の入出力特性およびその後段のAD変換器115の所要分解能を示す。本実施の形態1の電力検出回路100では、図10に示すように、異なる分解能で入出力特性を示す直線を分割して切替えることが可能である。例えば、図10に示すように、-80dBm~-60dBmの範囲の直線特性図中Aの直線と、-60dBm~0dBmの範囲の直線特性図中Bの直線に分割して切り替えることが可能である。これにより、直線の傾き=1dBあたりの可変RSSI部114の出力電圧を大きくできるため、図25に特性を示した関連技術にかかる電力検出回路1と比べて、AD変換器の所要分解能を低減することができる。このことにより、AD変換器115の面積や消費電力を関連技術よりも削減することが可能であり、また、線形性や雑音耐性を改善することもできる。図11に、本実施の形態1の具体的なシミュレーション実行結果例を示す。この実行結果で用いられた可変RSSI部114は、1段あたり10dBのゲインを持つ6段のリミッティングアンプから構成されているとともに、入出力特性は電流可変型の全波整流器により切替えられる。この図11は、可変RSSI部114への入力電力をスイープしたときの、出力電圧VoutRSSI、および線形理想値からの誤差をプロットしたものである。大電力検出時には、全ての全波整流器を1倍の出力電流で動作させるのに対して、微小電力検出時には後段3段の全波整流器を3倍の出力電流で動作させる。これにより、大電力検出時の傾きに対して、微小電力検出時の傾きを2.4倍に大きくすることができる。このため、関連技術に比べて、AD変換器のビット数はおよそ1.2ビット削減できる。なお、削減ビット数は、Log2から算出した。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1と同様、本発明を電力検出回路に適用したものである。図12に本実施の形態2にかかる電力検出回路200の構成の一例を示す。図12に示すように、電力検出回路200は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、AD変換器115とを有する。なお、図12に示された符号のうち、図1と同じ符号を付した構成は、図1と同様の構成を示している。本実施の形態2にかかる電力検出回路200が実施の形態1にかかる電力検出回路100と異なる点は可変アンプ部212である。よって、本実施の形態2では、その実施の形態1との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。可変アンプ部212は、ゲインを可変とすることができる。図13に可変アンプ部212のブロック構成の一例を示す。図13に示すように、可変アンプ部212は、サブ増幅器AMP221、AMP222と、スイッチ回路SW221、SW222とを有する。サブ増幅器AMP221とスイッチ回路SW221とは、可変アンプ部212の入力端子INと出力端子OUTとの間に直列接続されている。サブ増幅器AMP222とスイッチ回路SW222とは、可変アンプ部212の入力端子INと出力端子OUTとの間に直列接続されている。また、サブ増幅器AMP221、スイッチ回路SW221と、サブ増幅器AMP222、スイッチ回路SW222とが並列接続されている。サブ増幅器AMP221とAMP222とは異なるゲインを有している。例えば、サブ増幅器AMP221のゲインを0dB、サブ増幅器AMP222のゲインを20dBとする。スイッチ回路SW221、SW222は、制御信号CNTL2に応じてどちらか一方がオン状態となるよう動作する。このことにより、可変アンプ部212は、0dB、20dBのゲインを切り替えることができる。更に、各サブ増幅器が可変抵抗素子、可変トランスコンダクタンス回路等の調整機構によって、ゲインを切替えられるようにしてもよい。例えば、各サブ増幅器が図8の増幅器152のように、可変抵抗によりゲインを可変とするような例が想定される。次に、本実施の形態2にかかる電力検出回路200の動作と効果について、図面を参照して詳細に説明する。まず、関連技術にかかる電力検出回路2図26参照におけるRSSI部14の入出力特性および後段のAD変換器15の所要分解能を示したグラフを、図14に示す。このAD変換器15の想定する所要分解能は、図25で先述したものと同じである。電力検出回路2のアンプ部12は、制御信号によりゲインが切替えられる機構を有する。このゲインが、例えば0dBと20dBで切替えられる場合を考える。この場合、アンプ部12が20dBのゲインを有することから、図25と同じアンテナ入力電力範囲-80dBm~0dBmを得るためには、RSSI部14の入力電力範囲を-60dBm~0dBmにすればよい。つまり、例えばアンテナ入力電力が最低の-80dBmの場合、アンプのゲインを20dBに設定することで、RSSI部14の入力電力は-60dBmとなる。よって、RSSI部14のダイナミックレンジが同じ条件下では、図25に示した場合と比べ、このような構成はより微小な電力検出ができる。逆に、アンテナ入力電力が最高の0dBmの場合、アンプ部12のゲインを0dBmに設定することで、RSSI部14の入力電力は0dBmとなる。よって、制御信号によりゲインが切替えられることにより、図25と同様のダイナミックレンジを得ることができる。以上から、関連技術にかかる電力検出回路2は、アンテナ入力電力範囲に応じてアンプ部12のゲインを切替えることで、高感度かつ広ダイナミックレンジで電力検出できる。しかし、RSSI部13の入出力特性は-60dBm~0dBmで同一である。つまり、電力検出回路2は、-60dBのダイナミックレンジと微小電力検出時の高い分解能例えば、-60dBm~-40dBmの電力範囲に要求される分解能を有する。ここから、電力検出回路2は、電力検出回路1と同様、AD変換器15の所要分解能ビット数が高くなる問題を有している。ここで、本実施の形態2の電力検出回路200における可変RSSI部114の入出力特性および後段のAD変換器115の所要分解能を示したグラフを図15に示す。図15に示すように、本実施の形態2にかかる電力検出回路200では、図14に特性を示した電力検出回路2と異なり、検出電力範囲に応じて、異なる分解能で直線を分割して切替えることができる。電力検出回路200は、大信号入力時には、可変アンプ部112のゲインを0dBに設定するとともに、可変RSSI部114の入出力特性が-60~0dBmで変化するように設定する。これは、アンテナ入力電力範囲では、-60~0dBmでの変化に相当する。一方、電力検出回路200は、微小信号電力入力時には、可変アンプ部112のゲインを20dBに設定するとともに、可変RSSI部114の入出力特性が-60~-40dBmで変化するように切替える。これは、アンテナ入力電力範囲では、-80~-60dBmでの変化に相当する。これにより、直線の傾き1dBあたりのRSSI出力電圧を大きくできる。このため、図14に特性を示した電力検出回路2と比べて、AD変換器115の所要分解能を低減できる。このことにより、AD変換器115の面積や消費電力を削減することが可能となる。また、AD変換器115の線形性や雑音耐性を改善することもできる。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1、2と同様、本発明を電力検出回路に適用したものである。図16に本実施の形態3にかかる電力検出回路300の構成の一例を示す。図16に示すように、電力検出回路300は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、AD変換器115と、DSPデジタル信号プロセッサ部316とを有する。なお、図16に示された符号のうち、図12と同じ符号を付した構成は、図12と同様の構成を示している。本実施の形態3にかかる電力検出回路300が実施の形態2にかかる電力検出回路200と異なるのは、電力検出回路300が更にDSP部316を備える点である。よって、本実施の形態3では、その実施の形態2との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。DSP部316は、AD変換器115を経由して可変RSSI部114の出力するアナログ信号電圧により、可変RSSI部114が入力する入力信号の電力が検出範囲外オーバーレンジとなっているかを判定する。そして、DSP部316は、その判定結果に応じて、制御信号CNTL1を生成する。なお、DSP部316を判定部と称する。次に、本実施の形態3にかかる電力検出回路300の動作と効果について図面を参照して詳細に説明する。図17に、本実施の形態3にかかる電力検出回路300の動作を示す第1のフローチャートを示す。図17に示すように、まず、電力検出回路300を実施の形態2で先述した高分解能、かつ微弱電力検出用の設定に初期化するS301。そして、電力検出回路300が電力検出を実行S302した際に、DSP部316はオーバーレンジであるかどうかを判断することにより、電力検出回路300の次の動作を決定するS303。オーバーレンジでない場合S303NOは、電力検出回路300の動作はそのまま終了する。逆にオーバーレンジである場合S303YESは、DSP部316は、制御信号CNTL1により、電力検出回路300の設定を先述した低分解能、大電力検出用の設定へ変更するS304。その後、電力検出回路300は電力検出を実行S305して終了する。このようなフローを用いることで、入力電力に自動的に追従して電力検出回路300の設定を切替えて電力検出できる。図18は、本実施の形態3にかかる電力検出回路300の動作を示す第2のフローチャートである。本フローチャートは、図17の例とちょうど逆の動作を示す。図18に示すように、まず、電力検出回路300を低分解能、大電力検出用の設定に初期化するS311。そして、電力検出回路300が電力検出を実行S312した際に、DSP部316はアンダーレンジであるかどうかの判断をすることにより、電力検出回路300の次の動作を決定するS313。アンダーレンジでない場合S313NOは、電力検出回路300の動作はそのまま終了する。逆にアンダーレンジである場合S313YESは、DSP部316は、制御信号CNTL1により、電力検出回路300の設定を実施の形態2で先述した高分解能、微小電力検出用の設定へ変更するS314。その後、電力検出回路300は電力検出を実行S315して終了する。このようなフローを用いることで、図17と同じく入力電力に自動的に追従して電力検出回路の設定を切替えて電力検出できる。発明の実施の形態4以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。この実施の形態4は、実施の形態1~3と同様、本発明を電力検出回路に適用したものである。図19に本実施の形態4にかかる電力検出回路400の構成の一例を示す。図19に示すように、電力検出回路400は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、分解能可変型AD変換器415と、DSPデジタル信号プロセッサ部316とを有する。なお、図19に示された符号のうち、図16と同じ符号を付した構成は、図16と同様の構成を示している。本実施の形態4にかかる電力検出回路400が実施の形態3にかかる電力検出回路300と異なるのは、電力検出回路400が分解能可変型AD変換器415を備える点である。よって、本実施の形態4では、その実施の形態3との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。図20に分解能可変型AD変換器415の第1の具体的な構成例を示す。図20に示すように、分解能可変型AD変換器415は、サブAD変換器421~423と、スイッチ回路SW421~SW423とを有する。サブAD変換器421とスイッチ回路SW421とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第1の直列回路を構成している。サブAD変換器422とスイッチ回路SW422とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第2の直列回路を構成している。サブAD変換器423とスイッチ回路SW423とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第3の直列回路を構成している。また、第1~第3の直列回路は、分解能可変型AD変換器415の入力端子INと出力端子OUTとの間で並列接続されている。このとき、各サブAD変換器421~423の変換ビット数がそれぞれ異なるものとする。そして、スイッチ回路SW421~SW423は、制御信号CNTL1に応じて、いずれか1つがオンとなり、他はオフとなる。このスイッチ回路の切り替えにより、分解能可変型AD変換器415の変換ビット数を切替えることができる。図21に分解能可変型AD変換器415の第2の具体的な構成例を示す。図21に示すように、分解能可変型AD変換器415は、サブAD変換器421~423と、スイッチ回路SW421、SW422とを有する。サブAD変換器421~423は、分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続される。このとき、例えば、各サブAD変換器の変換ビット数が4ビットだとすると、スイッチ回路SW421、SW422をオンとすれば、AD変換器の変換ビット数は12ビットとなる。一方、スイッチ回路SW421、SW422を全てオフすれば、変換ビット数は4ビットとなる。このような構成は、パイプライン方式のAD変換器に適している。本実施の形態4では、電力検出分解能に応じて、AD変換器のビット数も制御する。具体的には、図22、図23に示すように、高分解能検出時図22には、AD変換器のビット数を増やすのに対して、低分解能検出時図23にはAD変換器のビット数を減らす。このように、AD変換器の分解能も制御することで、本実施の形態4にかかる電力検出回路400は、実施の形態3にかかる電力検出回路300に比べて、より低電力動作が可能となる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。この出願は、2010年6月22日に出願された日本出願特願2010-141432を基礎とする優先権を主張し、その開示の全てをここに取り込む。