周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う第1の絶縁膜と、該第1の絶縁膜上の選択ゲート電極と、前記半導体基板の前記周辺回路領域上の周辺回路素子と、を備えることを特徴とする不揮発性メモリ装置。前記第1の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ装置。前記第1の絶縁膜及び前記半導体基板の前記周辺回路領域上に配置されるゲート絶縁膜をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ装置。前記第1の絶縁膜の上部表面が、前記半導体基板の前記周辺回路領域の上面と同じ高さを有することを特徴とする請求項1に記載の不揮発性メモリ装置。前記周辺回路素子が、前記選択ゲート電極と同じ導電体からなる周辺回路ゲート電極であることを特徴とする請求項1または2に記載の不揮発性メモリ装置。前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルと、該チャネルと前記制御ゲート構造物との間に介在されるメモリ膜と、をさらに備えることを特徴とする請求項1または2に記載の不揮発性メモリ装置。前記制御ゲート構造物下部のパイプ接続ゲート電極と、前記選択ゲート電極及び前記制御ゲート構造物を貫通する一対のチャネルと、前記パイプ接続ゲート電極内に埋め込まれつつ、前記一対のチャネル下端を互いに接続させるパイプチャネルと、前記チャネルと前記制御ゲート構造物との間及び前記パイプチャネルと前記パイプ接続ゲート電極との間に介在されるメモリ膜と、をさらに備えることを特徴とする請求項1または2に記載の不揮発性メモリ装置。前記選択ゲート電極及び前記周辺回路素子上に形成される絶縁層と、該絶縁層を貫通して前記周辺回路素子と接続されるコンタクトと、をさらに備えることを特徴とする請求項1または2に記載の不揮発性メモリ装置。セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う第1の絶縁膜を形成するステップと、該第1の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップと、を含むことを特徴とする不揮発性メモリ装置の製造方法。前記第1の絶縁膜形成ステップ後に、前記第1の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層を形成するステップをさらに含むことを特徴とする請求項9に記載の不揮発性メモリ装置の製造方法。前記第1の絶縁膜形成ステップ後に、前記第1の絶縁膜及び前記半導体基板の前記周辺回路領域上にゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項9に記載の不揮発性メモリ装置の製造方法。前記第1の絶縁膜の上部表面が、前記半導体基板の前記周辺回路領域の上面と同じ高さを有するように形成することを特徴とする請求項9に記載の不揮発性メモリ装置の製造方法。前記周辺回路素子が、周辺回路ゲート電極であり、前記選択ゲート電極及び前記周辺回路ゲート電極形成ステップが、前記第1の絶縁膜及び前記半導体基板の前記周辺回路領域上に導電膜を形成するステップと、前記導電膜をパターニングして前記選択ゲート電極及び前記周辺回路ゲート電極を形成するステップと、を含むことを特徴とする請求項9に記載の不揮発性メモリ装置の製造方法。前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルホールを形成するステップと、前記チャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、をさらに含むことを特徴とする請求項9または10に記載の不揮発性メモリ装置の製造方法。前記制御ゲート構造物形成ステップ前に、前記半導体基板の前記セル領域上に犠牲層パターンを有するパイプ接続ゲート電極を形成するステップをさらに含み、前記選択ゲート電極及び前記周辺回路素子形成ステップ後に、前記選択ゲート電極及び前記制御ゲート構造物を選択的にエッチングして、前記犠牲層パターンを露出させる一対のチャネルホールを形成するステップと、前記犠牲層パターンを除去して、前記一対のチャネルホールを互いに接続させるパイプチャネルホールを形成するステップと、前記一対のチャネルホール及び前記パイプチャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、をさらに含むことを特徴とする請求項9または10に記載の不揮発性メモリ装置の製造方法。前記選択ゲート電極及び前記周辺回路素子上に絶縁層を形成するステップと、前記絶縁層を貫通して前記周辺回路素子と接続されるコンタクトを形成するステップと、をさらに含むことを特徴とする請求項9または10に記載の不揮発性メモリ装置の製造方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープンContactnotopen、下部構造物に対するアタックAttackなどを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供することにある。そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う第1の絶縁膜と、該第1の絶縁膜上の選択ゲート電極と、前記半導体基板の前記周辺回路領域上の周辺回路素子とを備えることを特徴とする。また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う第1の絶縁膜を形成するステップと、該第1の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップとを含むことを特徴とする。本発明の不揮発性メモリ装置及びその製造方法によれば、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープンContactnotopen、下部構造物に対するアタックAttackなどを防止し、工程歩留まり及び信頼性を向上させることができる。以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際、物理的厚さに比べて誇張されて図示され得る。本発明を説明するにあって、本発明の要旨と関係ない公知の構成は省略され得る。各図面の構成要素に参照符号を付加するにあって、同じ構成要素に限っては、例え他の図面上に表示されても、可能な限り、同じ符号を有するようにしていることに留意すべきである。図1A~図1Gは、本発明の第1の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。特に、図1Gは、本発明の第1の実施形態に係る半導体装置を示した断面図であり、図1A~図1Fは、図1Gの装置を製造するための工程中間ステップの一例を示した断面図である。図1Aに示すように、セル領域C及び周辺回路領域Pを有する半導体基板100が提供される。半導体基板100は、シリコン基板でありうる。次に、半導体基板100のセル領域Cが周辺回路領域Pより所定高さ図面符号A参照の分だけ低くなるように半導体基板100のセル領域Cをエッチングする。ここで、半導体基板100のセル領域Cと周辺回路領域Pとの間の段差Aは、後述する複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物、パイプ接続ゲート電極、及び分離絶縁膜の高さを合わせた程度であることが好ましい。次いで、本断面図には図示されていないが、半導体基板100の周辺回路領域PにウェルWell形成やしきい電圧Thresholdvoltage調整のためのイオン注入工程が行われ得る。図1Bに示すように、半導体基板100のセル領域C上に分離絶縁膜105を形成する。ここで、分離絶縁膜105は、半導体基板100とパイプ接続ゲート電極110とを分離させるためのものであって、例えば、シリコン酸化膜を含むことができる。次に、分離絶縁膜105上にパイプ接続ゲート電極110を形成する。ここで、パイプ接続ゲート電極110は、導電物質、例えば、ポリシリコンを含むことができる。次いで、パイプ接続ゲート電極110を選択的にエッチングしてパイプ接続ゲート電極110内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン115を形成する。ここで、犠牲層パターン115は、後述するパイプチャネルホールが形成される空間を画定するもので、絶縁物質、例えば、シリコン窒化膜を含むことができる。続いて、犠牲層パターン115が形成されたパイプ接続ゲート電極110上に層間絶縁膜120及び制御ゲート電極125を交互に形成する。以下では、説明の便宜上、複数の層間絶縁膜120及び複数の制御ゲート電極125が交互に積層された構造物を制御ゲート構造物ということにする。ここで、層間絶縁膜120は、例えば、シリコン酸化膜を含むことができ、制御ゲート電極125は、導電物質、例えば、ポリシリコンを含むことができる。また、制御ゲート構造物は、制御ゲート電極125に電気的に接続されるコンタクト図示せず形成空間を提供するために、階段形状を有するように形成されることができる。すなわち、いずれか1つの制御ゲート電極125の端部は、自身の上部の制御ゲート電極125より水平方向に突出した形状を有することができる。次に、制御ゲート構造物が形成された半導体基板100のセル領域Cを覆う第1の絶縁膜130を形成する。第1の絶縁膜130は、制御ゲート構造物を含む結果物上に、例えば、シリコン酸化膜を形成した後、半導体基板100の周辺回路領域Pの上面が露出するまで平坦化工程を行って形成されることができる。このとき、前記平坦化工程は、化学的機械的研磨ChemicalMechanicalPolishing;CMPを利用することができる。図1Cに示すように、第1の絶縁膜130及び半導体基板100の周辺回路領域P上にゲート絶縁膜140を形成する。ゲート絶縁膜140は、例えば、シリコン酸化膜を含むことができ、本断面図には図示されていないが、特に、半導体基板100の周辺回路領域P上のゲート絶縁膜140は、高電圧トランジスタが位置する部分を厚く、低電圧トランジスタガ位置する部分を薄くするなど、互いに相違した厚さを有するように形成されることができる。図1Dに示すように、ゲート絶縁膜140上に、例えば、ポリシリコンなどを含む導電膜図示せずを形成した後、これをパターニングPatterningしてセル領域Cの選択ゲート電極145A及び周辺回路領域Pの周辺回路ゲート電極145Bを形成する。次に、周辺回路ゲート電極145Bの両側の半導体基板100の周辺回路領域Pに不純物イオンを注入して接合領域150を形成する。接合領域150は、ソースSource及びドレインDrain領域を含むことができる。図1Eに示すように、選択ゲート電極145A及び周辺回路ゲート電極145Bが形成されたゲート絶縁膜140を覆う第2の絶縁膜155を形成した後、セル領域Cの第2の絶縁膜155、選択ゲート電極145A、ゲート絶縁膜140、第1の絶縁膜130、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン115を露出させる一対のチャネルホールHを形成する。次に、チャネルホールHによって露出した犠牲層パターン115を、例えば、ウェットエッチングによって除去する。これにより、犠牲層パターン115が除去された空間にパイプチャネルホールPHが形成される。図1Fに示すように、チャネルホールH及びパイプチャネルホールPHの内壁に沿ってメモリ膜160を形成する。メモリ膜160は、例えば、電荷遮断膜として用いられる酸化膜、電荷トラップ膜として用いられる窒化膜、及びトンネル絶縁膜として用いられる酸化膜を含むことができる。すなわち、メモリ膜160は、酸化膜-窒化膜-酸化膜ONOの三重膜構造を有することができる。次に、メモリ膜160上にチャネル層165を形成した後、チャネル層165が形成されたチャネルホールH及びパイプチャネルホールPHを埋め込む第3の絶縁膜170を形成する。チャネル層165は、例えば、ポリシリコンを含むことができ、第3の絶縁膜170は、例えば、シリコン酸化膜を含むことができる。図1Gに示すように、チャネル層165が形成された結果物上に第4の絶縁膜175を形成した後、第4の絶縁膜175、第2の絶縁膜155、及びゲート絶縁膜140を選択的にエッチングして、チャネル層165、接合領域150、及び周辺回路ゲート電極145Bを露出させるコンタクトホールを形成する。第4の絶縁膜175は、例えば、シリコン酸化膜を含むことができる。次に、前記コンタクトホールを埋め込む厚さで、例えば、タングステンなどを含む導電膜図示せずを形成した後、第4の絶縁膜175の上面が露出するまで化学的機械的研磨CMPなどの平坦化工程を行う。本工程の結果、第4の絶縁膜175を貫通してチャネル層165に電気的に接続される第1のコンタクト180Aと、第4の絶縁膜175、第2の絶縁膜155、及びゲート絶縁膜140を貫通して接合領域150に電気的に接続される第2のコンタクト180Bと、第4の絶縁膜175及び第2の絶縁膜155を貫通して周辺回路ゲート電極145Bに電気的に接続される第3のコンタクト180Cとが形成される。第1のコンタクト180A、第2のコンタクト180B、及び第3のコンタクト180Cは、導電物質、例えば、タングステンを含むことができる。次いで、本断面図には図示されていないが、後続工程として第4の絶縁膜175上に金属配線を形成することができ、この配線は、第1のコンタクト180A、第2のコンタクト180B、または第3のコンタクト180Cと接続されることができる。以上で説明した本発明の第1の実施形態に係る不揮発性メモリ装置及びその製造方法によれば、半導体基板100のセル領域Cと周辺回路領域Pとの間に段差をなくして工程を容易にし、特に、接合領域150に接続される第2のコンタクト180B及び周辺回路ゲート電極145Bに接続される第3のコンタクト180Cの縦横比Aspectratioを低めることにより、コンタクトナットオープンContactnotopen、下部構造物に対するアタックAttackなどを防止して工程歩留まり及び信頼性を向上させることができる。また、1つの導電膜をパターニングPatterningしてセル領域Cの選択ゲート電極145A及び周辺回路領域Pの周辺回路ゲート電極145Bを同時に形成することにより、工程を単純化させることができる。一方、本実施形態では、周辺回路領域Pに周辺回路ゲート電極145B及び接合領域150が形成された不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。他の実施形態では、抵抗体など、他の周辺回路素子が含まれることもできる。図2A~図2Eは、本発明の第2の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。本実施形態を説明するにあって、前述した第1の実施形態と実質的に同じ部分に対しては詳細な説明を省略する。まず、第1の実施形態と同様に、図1Aの工程を行った後、図2Aの工程を行う。図2Aに示すように、半導体基板100のセル領域C上に分離絶縁膜105を形成した後、分離絶縁膜105上にパイプ接続ゲート電極110を形成する。次に、パイプ接続ゲート電極110を選択的にエッチングしてパイプ接続ゲート電極110内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン115を形成した後、犠牲層パターン115が形成されたパイプ接続ゲート電極110上に層間絶縁膜120及び制御ゲート電極125が交互に積層された制御ゲート構造物を形成する。次いで、制御ゲート構造物が形成された半導体基板100のセル領域Cを覆う第1の絶縁膜130を形成した後、第1の絶縁膜130が形成された半導体基板100のセル領域Cを覆う保護層135を形成する。ここで、保護層135は、最上部に位置する制御ゲート電極125に対するアタックAttackを防止するためのものであって、例えば、窒化膜を含み、半導体基板100の周辺回路領域Pの上面と同じ高さで形成されることができる。図2Bに示すように、保護層135及び半導体基板100の周辺回路領域P上にゲート絶縁膜140を形成する。図2Cに示すように、ゲート絶縁膜140上に導電膜図示せずを形成した後、これをパターニングPatterningして、セル領域Cの選択ゲート電極145A及び周辺回路領域Pの周辺回路ゲート電極145Bを形成する。次に、周辺回路ゲート電極145Bの両側の半導体基板100の周辺回路領域Pに不純物イオンを注入して接合領域150を形成する。図2Dに示すように、選択ゲート電極145A及び周辺回路ゲート電極145Bが形成されたゲート絶縁膜140を覆う第2の絶縁膜155を形成した後、セル領域Cの第2の絶縁膜155、選択ゲート電極145A、ゲート絶縁膜140、保護層135、第1の絶縁膜130、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン115を露出させる一対のチャネルホールHを形成する。次いで、チャネルホールHによって露出した犠牲層パターン115を除去してパイプチャネルホールPHを形成する。図2Eに示すように、チャネルホールH及びパイプチャネルホールPHの内壁に沿ってメモリ膜160を形成した後、メモリ膜160上にチャネル層165を形成する。次に、チャネル層165が形成されたチャネルホールH及びパイプチャネルホールPHを埋め込む第3の絶縁膜170を形成する。図2Fに示すように、チャネル層165が形成された結果物上に第4の絶縁膜175を形成した後、第4の絶縁膜175を貫通してチャネル層165に電気的に接続される第1のコンタクト180Aと、第4の絶縁膜175、第2の絶縁膜155、及びゲート絶縁膜140を貫通して接合領域150に電気的に接続される第2のコンタクト180Bと、第4の絶縁膜175及び第2の絶縁膜155を貫通して周辺回路ゲート電極145Bに電気的に接続される第3のコンタクト180Cとを形成する。以上の第2の実施形態は、第1の絶縁膜130が形成された半導体基板100のセル領域Cを覆う保護層135をさらに形成するという点において第1の実施形態と相違がある。これにより、最上部に位置する制御ゲート電極125に対するアタックAttackが防止され、不揮発性メモリ装置の歩留まり及び信頼性をさらに向上させることができる。前述した第1の実施形態及び第2の実施形態では、パイプ接続ゲート電極を含む3次元構造の不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。上記した実施形態は、3次元構造の不揮発性メモリ装置の一例であり、本発明は、全ての3次元構造の不揮発性メモリ装置、すなわち、半導体基板から垂直方向に突出したチャネルに沿って複数のメモリセルが積層される全ての3次元構造の不揮発性メモリ装置に同様に適用されることができる。本発明の技術思想は、上記好ましい実施形態によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であるということが理解できるであろう。