"スイッチング部を駆動する駆動回路において、入力電圧、負荷電流、前記スイッチング部の温度のうち少なくとも1以上の要素に応じて駆動信号のスルーレートを調整するスルーレート制御部と、前記スルーレート制御部によりスルーレートが調整された駆動信号に応じて前記スイッチング部を駆動する駆動部を備えたことを特徴とするスイッチング素子駆動回路。前記スルーレート制御部は、前記スルーレートを前記駆動信号の立上り時間と立下り時間とで独立して調整することを特徴とする請求項1記載のスイッチング素子駆動回路。前記スイッチング素子は、複数並列接続して構成され、前記駆動部は、前記複数並列接続されたスイッチング素子がオンオフする個数を制御することによりスルーレートを調整して駆動信号に応じて前記スイッチング部を駆動することを特徴とする請求項1または2記載のスイッチング素子駆動回路。スイッチング電源回路またはモータ駆動回路に適用したことを特徴とする請求項1ないし3の何れかに記載のスイッチング素子駆動回路。しかしながら、特許文献1記載の技術を適用すると、例えばチューナ回路の稼働状態を受信するための外部端子を必要とするので小型化が困難になるという問題を生じている。また、例えばチューナ回路が非動作状態であってもスイッチング電源回路の入力電圧、負荷電流、あるいは温度が上昇したときにスイッチングノイズが増大し、他機器に与えるノイズが問題となる場合がある。このように、スイッチング損失の低減化、低スイッチングノイズの低減化が要望されている。本発明の目的は、チューナ回路などのノイズの影響を受けやすい回路との通信端子を不要としながら、高効率で且つ低ノイズ化できるようにしたスイッチング素子の駆動回路を提供することにある。請求項1記載の発明によれば、スルーレート制御部は、入力電圧、負荷電流、スイッチング素子の温度のうち少なくとも1以上の要素に応じて駆動信号のスルーレートを調整するが、駆動部はこの駆動信号に応じてスイッチング素子を駆動する。入力電圧、負荷電流、スイッチング素子の温度の何れかが変化すると、スイッチング損失または/およびスイッチングノイズが変化するが、これらの入力電圧、負荷電流、温度の少なくとも1以上の要素に応じて駆動信号のスルーレートを調整するため、所望のスイッチング損失、スイッチングノイズを満たして構成できるようになる。しかも、従来技術のようにノイズの影響を受けやすい回路との通信端子が不要となる。請求項2記載の発明によれば、スルーレート制御部は、駆動信号の立上り時間と立下り時間とで独立してスルーレートを調整するため、スイッチング素子特性に依存して変化するターンオン損失、ターンオフ損失を独立して調整できる。請求項3記載の発明によれば、駆動部は、複数並列接続された駆動素子の駆動能力を制御することによりスルーレートを調整するため、スイッチング素子のオン抵抗を変更することでスルーレートを容易に調整できる。第1実施形態以下、本発明の第1実施形態について、図1ないし図11を参照しながら説明する。図1aはスイッチング電源回路の電気的構成を示しており、図1bはスイッチング部を構成するトランジスタの一例を示している。図1aに示すように、電源電圧入力電圧VBの供給端子とグランドGNDとの間には、スイッチング部SWおよび逆方向のダイオードD1が直列接続されている。このダイオードD1のカソードとスイッチング部SWの共通接続ノードN1はインダクタL1およびコンデンサC1による直列接続回路を介して出力端子OUTに接続されている。スイッチング部SWは、Nチャネル型のパワーMOSFETを用いて構成され、このスイッチング部SWの制御端子にはドライバ回路DRVから駆動信号が与えられている。このドライバ回路DRVは、外部からPWM信号パルス信号およびスルーレート制御ロジックSCLGからnビットのスルーレート制御信号が与えられることに応じてスイッチング部SWに駆動信号を出力する。他方、電源電圧VBの供給端子からスイッチング部SWに通電する通電経路には電流検出用抵抗R1が接続されている。計測アンプAMP1はこの電流検出用抵抗R1の端子電圧を検出し、当該検出端子電圧をピークホールド回路PHに出力する。ピークホールド回路PHは、電流検出用抵抗R1の端子電圧のピーク値に対応した電圧値をホールドするもので、この出力電圧はコンパレータCMP1およびCMP2に与えられている。コンパレータCMP1はピークホールド電圧を参照電圧Vref1と比較し、コンパレータCMP2はピークホールド電圧を参照電圧Vref2<Vref1と比較し、これらの比較結果をスルーレート制御ロジックSCLGに出力する。コンパレータCMP1およびCMP2は、ピークホールド回路PHのピークホールド電圧Vが所定の電圧範囲Vref2<V<Vref1であるか否かを判定し、この判定結果をスルーレート制御ロジックSCLGに出力する。これにより、スルーレート制御ロジックSCLGにはスイッチング部SWに流れ込む電流情報が与えられる。また、電源電圧VBは、抵抗R2,R3,R4を直列接続した分圧回路に与えられており、この分圧回路の各分圧電圧V1R2およびR3の共通接続ノードの電圧、分圧電圧V2R3およびR4の共通接続ノードの電圧は、それぞれコンパレータCMP3、CMP4に与えられている。コンパレータCMP3は、分圧電圧V1を参照電圧Vref3と比較し、コンパレータCMP4は、分圧電圧V2を参照電圧Vref4<Vref3と比較する。コンパレータCMP3、CMP4はそれぞれの比較結果をスルーレート制御ロジックSCLGに出力する。コンパレータCMP3およびCMP4は、電源電圧VBが所定の電圧範囲であるか否かを判定し、この判定結果をスルーレート制御ロジックSCLGに出力する。これにより、スルーレート制御ロジックSCLGには電源電圧入力電圧VBの情報が与えられる。また、抵抗R5およびサーミスタNTCの直列回路に与えられている電源電圧は、入力電圧VB、負荷電流、温度に依存しない一定の電源電圧である。サーミスタNTCは、スイッチング部SWに隣接して配置され、スイッチング部SWの温度を測定する。このサーミスタNTCは、温度上昇と共に抵抗値が減少する負温度係数NegativeTemperatureCoefficient特性を有する。コンパレータCMP5は、抵抗R5およびサーミスタNTCの直列回路の分圧電圧を参照電圧Vref5と比較し、コンパレータCMP6は分圧電圧を参照電圧Vref6<Vref5と比較する。コンパレータCMP5およびCMP6は、それぞれの比較結果をスルーレート制御ロジックSCLGに出力する。サーミスタNTCの端子電圧は、スイッチング部SWの温度に依存して変動する。コンパレータCMP5およびCMP6は、スイッチング部SWの温度変化に応じて変動する分圧電圧が所定の電圧範囲であるか否かを判定し、この判定結果をスルーレート制御ロジックSCLGに出力する。これにより、スルーレート制御ロジックSCLGにはスイッチング部SWの温度情報が与えられる。このような形態によってスイッチング電源回路1が構成されている。図2は、この特徴部分の構成についてブロック図により示している。この図2に示すスルーレート制御回路SCLCは、前述のスルーレート制御ロジックSCLGを主として構成され、負荷電流情報図1では抵抗R1からスイッチング部SWに流れ込む通電電流に応じた情報に対応、入力電圧情報図1では電源電圧VBに応じた情報に対応、温度情報図1ではサーミスタNTCの検出電圧に応じた情報に対応を入力し、これらの情報に応じてドライバ回路DRVにnビットのスルーレート制御信号を出力する。そして、ドライバ回路DRVは、このスルーレート制御信号、およびPWM信号パルス信号に応じて駆動信号を生成し、スイッチング部SWに出力する。図3は、ドライバ回路の電気的構成例を示している。この図3に示すように、ドライバ回路DRVは、電源電圧VB-グランドGNDの供給端子間に、上アーム側に複数のスイッチング素子M1~M3例えばPチャネル型のパワーMOSFETを並列接続して構成されると共に、下アーム側に複数のスイッチング素子M4~M6例えばNチャネル型のパワーMOSFETを並列接続して構成されている。図3には、上アーム側、下アーム側にそれぞれ3個のスイッチング素子を構成した例を示しているが、3個である必要はなく、1又は2個、または4個以上のスイッチング素子を並列接続しても良い。以下の実施形態の説明では、スイッチング素子M1~M3をPチャネル型のパワーMOSFET,スイッチング素子M4~M6をNチャネル型のパワーMOSFETを用いて構成した例について説明する。ドライバ回路DRVは、その上アーム側の複数のスイッチング素子M1~M3の制御端子パワーMOSFETのゲートに、当該スイッチング素子M1~M3の駆動回路DR1を接続して構成されている。駆動回路DR1は、各種ゲートNOTゲートGa,ANDゲートG1a~G3a,NOTゲートG1b~G3bを図示形態で接続して構成され、セレクト信号SEL[0],SEL[1],および,貫通電流防止回路PTを通じて与えられる信号に応じてスイッチング素子M1~M3を駆動する。また、ドライバ回路DRVは、その下アーム側の複数のスイッチング素子M4~M6の制御端子パワーMOSFETのゲートに、当該スイッチング素子M4~M6の駆動回路DR2を接続して構成されている。駆動回路DR2は、各種ゲートANDゲートG4a,NANDゲートG5a~G6a,NOTゲートG4b~G6b,G4cを図示形態で接続して構成され、セレクト信号SEL[2],SEL[3],および,貫通電流防止回路PTを通じて与えられる信号に応じてスイッチング素子M4~M6を駆動する。貫通電流防止回路PTは、上アーム用と下アーム用の回路に分けて構成され、下アーム用はORゲートG7a,G7b,および,NOTゲートG7cを組合せたNOR回路を用いて構成され、上アーム用はANDゲートG8aおよびG8bを組み合わせたAND回路を用いて構成されている。下アーム用の貫通電流防止回路G7a,G7b,G7cは、その入力がスイッチング素子M4~M6の制御端子パワーMOSFETのゲートに接続され、スイッチング素子M4~M6の全ての制御端子がLレベルとなっていることを条件として、駆動回路DR1のANDゲートG1aにHレベルを出力する。したがって、貫通電流防止回路G7a,G7b,G7cは、スイッチング素子M4~M6の制御端子にオフ駆動制御信号Lが与えられている間、駆動回路DR1の動作を有効化し、この有効化期間に駆動回路DR1がスイッチング素子M1~M3の制御端子にLレベルを印加することに応じて当該スイッチング素子M1~M3をオン動作させることができる。逆に、スイッチング素子M4~M6の何れかの制御端子がHレベルとなっている間、駆動回路DR1のANDゲートG1aにはLレベルが入力されるため、駆動回路DR1の動作が無効化され、スイッチング素子M4~M6のうち何れかがオンしていると、駆動回路DR1は出力をHレベルに保持することで、スイッチング素子M1~M3をオフ状態に保持する。これにより貫通電流を防止できる。上アーム用の貫通電流防止回路G8a,G8bは、その入力がスイッチング素子M1~M3の制御端子パワーMOSFETのゲートに接続されるため、当該制御端子が全てHレベルになることを条件としてANDゲートG4aにHレベルを出力する。したがって、貫通電流防止回路G8a,G8bは、スイッチング素子M1~M3の制御端子にオフ駆動制御信号Hが与えられている間、駆動回路DR2を有効化し、この有効化期間に駆動回路DR2がスイッチング素子M4~M6の制御端子にHレベルを印加することに応じて当該スイッチング素子M4~M6をオン動作させることができる。逆に、スイッチング素子M1~M3の制御端子の何れかがLレベルとなるときには、ANDゲートG4aにはLレベルが入力されるため駆動回路DR2の動作が無効化され、スイッチング素子M1~M3のうち何れかがオンしていると、駆動回路DR2は出力をLレベルに保持することでスイッチング素子M4~M6をオフ状態に保持できる。これにより貫通電流を防止できる。以下、スルーレートの調整方法について説明する。以下の例では、セレクト信号SEL[0]とSEL[3]が同一信号であると共に、セレクト信号SEL[1]とSEL[2]が同一信号である例を示す。セレクト信号SEL[0]は、ANDゲートG2aに入力されており、セレクト信号SEL[1]は、ANDゲートG3aに入力されている。セレクト信号SEL[2]は、NANDゲートG6aに入力されており、セレクト信号SEL[3]は、NANDゲートG5aに入力されている。例えば、セレクト信号SEL[0]がHレベルのときにはANDゲートG2a,NOTゲートG2bが有効化され、駆動回路DR1がスイッチング素子M2を駆動できる。同時に、セレクト信号SEL[3]がHレベルのときには、NANDゲートG5a、NOTゲートG5bが有効化されるため、駆動回路DR2がスイッチング素子M5を駆動できる。同様に、セレクト信号SEL[1]がHレベルのときには、ANDゲートG3a,NOTゲートG3bが有効化され、駆動回路DR1がスイッチング素子M3を駆動できる。同時に、セレクト信号SEL[2]がHレベルのときには、NANDゲートG6a,NOTゲートG6bが有効化されるため、駆動回路DR2がスイッチング素子M6を駆動できる。逆に、セレクト信号SEL[0]がLレベルのときには、NOTゲートG2bは強制的にHレベルを出力するため、スイッチング素子M2はオフ状態に保持される。同時にセレクト信号SEL[3]がLレベルのときには、NOTゲートG5bは強制的にLレベルを出力するため、スイッチング素子M5はオフ状態に保持される。また、セレクト信号SEL[1]がLレベルのときには、NOTゲートG3bは強制的にHレベルを出力するため、スイッチング素子M3はオフ状態に保持される。同時にセレクト信号SEL[2]がLレベルのときには、NOTゲートG6bは強制的にLレベルを出力するため、スイッチング素子M6はオフ状態に保持される。この例では、セレクト信号SEL[0]とSEL[3]が同一信号であると共に、セレクト信号SEL[1]とSEL[2]が同一信号である例を示したが、これらは互いに異なっていても良い。仮に、セレクト信号SEL[0]~SEL[3]が共にHレベルで与えられている場合について動作を説明する。PWM信号がHレベルになると、スイッチング素子M1~M3の制御端子はHレベルとなる。するとスイッチング素子M1~M3は全てオフする。スイッチング素子M1~M3の制御端子が全てHレベルになると、ANDゲートG4aには貫通電流防止回路PTからHレベルが与えられる。すると、駆動回路DR2による駆動動作は有効化される。PWM信号によるHレベルがANDゲートG4aに与えられるため、スイッチング素子M4~M6の制御端子が全てHレベルとなる。したがって、スイッチング素子M1~M3はオフし、スイッチング素子M4~M6はオンする。この後、PWM信号がLレベルになると、駆動回路DR2はスイッチング素子M4~M6の制御端子をLレベルにする。すると、スイッチング素子M4~M6は全てオフする。スイッチング素子M4~M6の制御端子が全てLレベルとなると、貫通電流防止回路PTはANDゲートG1aにHレベルを出力する。すると駆動回路DR1が有効化される。なお、スイッチング素子M4~M6の何れかの制御端子がHレベルとなっている間は、たとえPWM信号がLレベルになったとしても、貫通電流防止回路PTはANDゲートG1aにLレベルを出力するため、駆動回路DR1を無効化でき、スイッチング素子M1~M3がオフ状態に保持されることになる。これにより、貫通電流を防止できる。貫通電流防止回路PTがANDゲートG1aにHレベルを出力することで駆動回路DR1が有効になると、PWM信号のLレベルに応じて、駆動回路DR1がスイッチング素子M1~M3の制御端子にLレベルを与える。すると、スイッチング素子M1~M3が全てオンする。この後、PWM信号がHレベルになると、スイッチング素子M1~M3の制御端子はHレベルとなる。すると、スイッチング素子M1~M3はオフする。貫通電流防止回路PTは、スイッチング素子M1~M3の制御端子が全てHレベルになっていることを条件として、ANDゲートG4aにHレベルを出力する。すると駆動回路DR2の駆動動作が有効化される。PWM信号はHレベルに移行するため、ANDゲートG4aはHレベルを出力しスイッチング素子M4~M6の制御端子は全てHレベルとなる。なお、スイッチング素子M1~M3の何れかの制御端子がLレベルとなっている間は、たとえPWM信号がHレベルになったとしても、貫通電流防止回路PTはANDゲートG4aにLレベルを出力するため、駆動回路DR2を無効化でき、スイッチング素子M4~M6がオフ状態に保持されることになる。これにより、貫通電流を防止できる。セレクト信号SEL[0]~SEL[3]が変化すると、オンオフ駆動するスイッチング素子M1~M3,M4~M6の個数が変化する。このため、上アーム側、下アーム側のスイッチング素子の実効的なサイズを変化させることで駆動能力を変化させることができる。なお、これらのスイッチング素子M1~M3、M4~M6の各トランジスタサイズゲート長、ゲート幅等のそれぞれの諸特性は互いに変化させても良いし同一特性のものを用いても良い。また、上アームと下アームで互いに同一特性としても良いし、互いに異なる特性としても良い。図4は、PWM信号の波形とドライバ回路の駆動信号波形を模式的に示している。前述したように、同時駆動するスイッチング素子M1~M3、M4~M6の個数はセレクト信号SEL[0]~SEL[3]によって制御できるため、例えば、同時駆動する上アーム側のスイッチング素子M1~M3を少数とするときには、合成オン抵抗が比較的高くなるため、スイッチング部SWの制御端子に駆動用の電荷を注入する駆動能力が低くなり、スイッチング部SWのターンオン時のスルーレートを低くできる。逆に、同時駆動する上アームのスイッチング素子M1~M3を多数とするときには、合成オン抵抗が比較的低くなるため、スイッチング部SWの制御端子に駆動用の電流を注入する駆動能力が高くなり、スイッチング部SWのターンオン時のスルーレートを高くできる。また、同時駆動する下アームのスイッチング素子M4~M6の個数を少数とするときには、合成オン抵抗が比較的高くなるため、スイッチング部SWの制御端子から駆動用の電流を引き抜く駆動能力が低くなり、ターンオフ時のスルーレートを低くできる。逆に、同時駆動する下アームのスイッチング素子M4~M6の個数を多数とするときには、合成オン抵抗が比較的低くなるため、スイッチング部SWの制御端子から駆動用の電流を引き抜く駆動能力が高くなり、ターンオフ時のスルーレートを高くできる。<スイッチング損失、スイッチングノイズの説明>スイッチング電源回路1のスイッチング損失は、背景技術欄に説明したように、スイッチング部SWを駆動するための駆動回路の出力電圧のスルーレートを高くすることにより低減できる。しかしながら、このように際限なくスルーレートを高くすると、スイッチング部SWが高速にターンオンまたはターンオフするため、急激な電圧変化または電流変化に伴いサージが発生し、これらのサージがノイズ発生源となる。これらのサージは、回路構成、または、回路搭載環境の変化例えば車載電源電圧変化に起因して発生したり、その他、寄生インダクタ、寄生キャパシタに応じて発生したりする。特に、スイッチング部SWのターンオン時、ターンオフ時には寄生キャパシタ、寄生インダクタに応じてサージ電流、サージ電圧が発生しやすい。寄生キャパシタンスをC、入力電圧をVとすると、寄生キャパシタCの蓄積エネルギーUは、U=C×V2/2...1となる。また、寄生キャパシタCに流れるサージ電流をIとすると、I=C×dV/dt...2となる。このことから、サージ電流Iは、入力電圧Vの微小変化dV/dtに比例して大きくなることがわかる。また、寄生インダクタンスをL、負荷電流をIとすると、寄生インダクタンスLの蓄積エネルギーUは、U=L×I2/2...3となる。このとき、寄生インダクタで発生するサージ電圧をVとすると、V=L×dI/dt...4となる。このことからサージ電圧Vは負荷電流の微小変化dI/dtに比例して大きくなる。例えば、パワーMOSFETがターンオンまたはターンオフするときには、その寄生キャパシタや寄生インダクタによるサージが発生する。これらのサージ電流、サージ電圧の大きさに比例してスイッチングノイズが大きくなることが一般的に知られている。これらのスイッチングノイズの発生状況は、電源電圧入力電圧VB、負荷電流、スイッチング部SWの温度など、スイッチング電源回路1の環境変化に応じて異なることが発明者らにより導出されている。そこで本実施形態では、前述したようにスルーレートを制御可能とすることで、損失低減を図りつつスイッチングノイズを調整できるようにしている。図5は、目的に応じた制御方法の一例を示している。この図5に示すように、電源電圧入力電圧VBが高くなったり負荷電流が大きくなったりすると、スイッチングノイズおよび損失熱損失が大きくなる。また、スイッチング部SWの温度上昇とともにスイッチング損失が大きくなる。そのスイッチング損失によって発熱し、熱損失となる。このような場合、スイッチングノイズを低減したいときには、電源電圧VBまたは負荷電流が上昇したときにスルーレートを低く制御すると良く、また、スイッチング部SWの温度が上昇したときにスルーレートを高く制御すると良い。他方、熱損失スイッチング損失を低減したいときには、電源電圧VBまたは負荷電流が上昇したときに、スルーレートを高く制御すると良い。また、スイッチング部SWの温度が上昇したときにスルーレートを高く制御すると良い。スルーレートを制御することによりスイッチングノイズ、熱損失スイッチング損失の諸特性を所望の状態に制御できる。また、これらの熱損失スイッチング損失およびスイッチングノイズは、スイッチング部SWの素子特性型式、素子サイズ、パッケージ、電極構成等等に応じて異なる。そこで実用するときには、スイッチング電源回路1の製品製造時に予めスルーレートを初期値に調整し、このスルーレートが初期値に調整された状態で、スルーレート制御ロジックSCLGスルーレート制御回路SCLCが図5に示す方向で補正制御すると良い。<ドライバ回路DRVの変形例>図6および図7は、ドライバ回路の変形例を示している。図6に示すように、上アーム側のみ複数のスイッチング素子M1~M3を並列接続して構成し、下アーム側にはスイッチング素子M4を一つのみ設けて構成しても良い。この場合、ターンオン時のスルーレートを調整できる。また逆に、図7に示すように、下アーム側のみスイッチング素子M4~M6を並列接続して構成し、上アーム側にはスイッチング素子M1を一つのみ設けて構成しても良い。この場合、ターンオフ時のスルーレートを調整できる。<参照する内部情報の変形例>図8ないし図11は、参照する内部情報を変更した変形例を示している。図8に示すように、電源電圧入力電圧VBの情報のみに基づいてドライバ回路DRVがスイッチング部SWを駆動しても良いし、図9に示すように、スイッチング部SWの温度のみに基づいてドライバ回路DRVがスイッチング部SWを駆動しても良い。また、図10に示すように、スイッチング部SWの通電電流のみに基づいてドライバ回路DRVがスイッチング部SWを駆動しても良い。さらに、図11に示すように、電源電圧入力電圧VBおよびスイッチング部SWの通電電流のみに基づいてドライバ回路DRVがスイッチング部SWを駆動しても良い。<本実施形態のまとめ>本実施形態においては、スイッチング電源回路1の内部情報電源電圧VBの入力電圧情報、負荷電流情報スイッチング部SWへの通電電流情報、スイッチング部SWの温度情報の一部または全部を取得し、この内部情報に応じてスイッチング部SWの駆動信号のスルーレートを制御するため、従来技術で問題となっていた外部端子が不要になる。また、スイッチング電源回路1の電源電圧入力電圧VB、スイッチング部SWの通電電流負荷電流、または、スイッチング部SWの温度が変化したときには、その変化に応じてスイッチング損失またはスイッチングノイズが増大する場合があるが、本実施形態では、入力電圧、負荷電流、スイッチング部SWの温度の少なくとも一要素または全ての要素を検出し、これらの内部情報に応じてスルーレートを変化させることにより、スイッチング損失またはスイッチングノイズを低減できる。これにより、外部端子を不要としながら所望のスイッチング損失およびスイッチングノイズの諸特性を備えたスイッチング電源回路1を構成できる。第2実施形態図12および図13は、第2実施形態を示すもので、前述実施形態と異なるところは、スイッチング電源回路について同期整流方式の回路構成に適用しているところにある。前述実施形態と同一機能、類似機能を有する部分について、同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。図12は、図1に代わるスイッチング電源降圧回路の電気的構成を示し、図13は、図2に代わるブロック図を示している。図12に示すように、スイッチング部SWは、電源電圧VBの供給端子-グランドGND間に、スイッチング部SW1およびSW2を直列接続して構成されている。これは、前述実施形態のダイオードD1に代えてスイッチング部SW2を構成することで、同期整流型の形態を採用しているものである。これらのスイッチング部SW1、SW2には、それぞれ、Nチャネル型のパワーMOSFETを用いている。ドライバ回路DRV1はスイッチング部SW1、ドライバ回路DRV2はスイッチング部SW2をそれぞれ独立に駆動する。これらのドライバ回路DRV1、DRV2は、前述実施形態に示したドライバ回路DRVとほぼ同様の回路構成である。本実施形態では貫通電流防止回路PTが別体に構成されている。制御部CPは、インダクタL1およびコンデンサC1の共通接続点となる出力端子OUTの出力信号を検出し、PWM信号パルス信号のデューティ比を調整してPWM信号を貫通電流防止回路PTに出力する。貫通電流防止回路PTは、入力したPWM信号に応じて、上アーム、下アームの各スイッチング部SW1、SW2に対し、所定のデッドタイムを設けて駆動信号を出力する。この場合、前述実施形態と同様に、スルーレート制御回路SCLCは、負荷電流情報、電源電圧入力電圧VBの情報、スイッチング部SWの温度情報に応じて、スルーレート制御信号をドライバ回路DRV1に出力することで、スイッチング部SW1のターンオン、ターンオフ時のスルーレートを制御する。また同時に、スルーレート制御回路SCLCは、スルーレート制御信号をドライバ回路DRV2に出力することで、スイッチング部SW2のターンオン、ターンオフ時のスルーレートを制御する。すると、ドライバ回路DRV1、DRV2は、それぞれ、スルーレートが調整された駆動信号を用いてスイッチング部SWスイッチング部SW1、SW2を駆動できる。<ターンオン損失、ターンオフ損失の主要因>本実施形態における回路構成では、同期整流するように構成されているため、各スイッチング部SW1、SW2にパワーMOSFETなどを適用すると、セルフターンオン現象が生じる。セルフターンオン現象は、ロウサイド側のスイッチング部SW2がオフ状態のときに、ハイサイド側のスイッチング部SW1のオン切換タイミングに生じる現象を示している。スイッチング部SW1を構成するMOSFETのドレインソース間を通じて電流が負荷側に流れると、スイッチング部SW2を構成するパワーMOSFETのドレインソース間電圧が上昇する。すると、スイッチング部SW2のドレインゲート間寄生容量Cdgを通じてスイッチング部SW2の制御端子パワーMOSFETのゲートが充電され、これにより、本来オフすべきスイッチング部SW2がターンオンする。すると、スイッチング部SW1およびSW2が同時にオンすることになると過大な損失が発生し、素子が発熱し温度上昇するため効率が悪化する。MOSFETを適用した場合、ドレインソース間電圧が急峻な立上りしたときにターンオン現象が生じやすい。これは、MOSFETを構成する半導体構造に起因するものであり、ドレインゲート間寄生容量Cdgの充電電流が寄生NPNトランジスタをターンオンさせるためのベース電流を発生させてしまうためである。また、寄生ダイオードには逆回復時間が必要となる。この逆回復時間中にターンオフ損失が大きく発生する。スイッチング部SW1、SW2としてIGBTを適用したときには、当該IGBTがターンオフしたときに電流テール現象が引き起こされる。MOSFET部のチャネル導通が止まると電子の流れは止まり、IGBT電流は急速に落ち込むが、その後にテール電流が生じてしまう。この電流テール現象はターンオフ損失を増加させる要因となっている。本実施形態によれば、スルーレートを調整できるため、スイッチング部SW1およびSW2の各ドレインソース間電圧の時間的変化dV/dtが急峻にならないよう適度に制御できセルフターンオン現象を防止できる。また、スルーレートを調整できるため、スイッチング部SW1およびSW2のターンオフ時の電流変化di/dtを適度に小さくできターンオフ損失を適度に低減できる。このように、同期整流するスイッチング電源回路2においても同様に適用できる。第3実施形態図14および図15は、第3実施形態を示すもので、前述実施形態と異なるところは、回路形態を変更したところにある。同一または類似機能を備えた部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明する。図14は、図1および図12に代わるスイッチング電源昇圧回路3の電気的構成を示している。電源電圧VBがインダクタL1の一端子に供給されており、このインダクタL1の他端子がスイッチング部SWを構成するスイッチング部SW1およびSW2の共通接続ノードN2に接続されている。ノードN2は、スイッチング部SW1を通じてコンデンサC1の一端子および出力端子OUTに接続され、このコンデンサC1の他端子はグランドGNDに接続されている。制御部CPは、出力端子OUTの出力電圧に応じて貫通電流防止回路PTにPWM信号を出力し、貫通電流防止回路PTはこのPWM信号に応じて貫通防止用の制御信号をドライバ回路DRV1およびDRV2に出力する。そして、ドライバ回路DRV1およびDRV2は、その与えられた制御信号に応じて各スイッチング部SW1、SW2にそれぞれ駆動信号を出力する。これにより、スイッチング部SWスイッチング部SW1およびSW2をオンオフ駆動できる。この図14に示す回路形態では、スイッチング部SW2をオフ、SW1をオンすると、電源電圧VBからインダクタL1に通電することでインダクタL1にエネルギーを蓄積し、その後、スイッチング部SW1をオフした後、スイッチング部SW2をオンすることで、インダクタL1の蓄積エネルギーをコンデンサC1に放電する。するとコンデンサC1にエネルギーが蓄積される。このように電力変換することによってスイッチング電源降圧回路3が動作する。図15は、図1、図12または図14に代わるスイッチング電源反転回路4の電気的構成を示している。この図15に示す回路形態では、電源電圧VBがスイッチング部SW1の一端子を通じて供給され、このスイッチング部SW1の他端子がノードN3に接続されている。ノードN3とグランドGNDとの間にはインダクタL1が接続されており、このノードN3と出力端子OUTとの間にスイッチング部SW2が接続されている。出力端子OUT-グランドGND間にはコンデンサC1が接続されている。この図15に示す回路形態では、スイッチング部SW2をオフ、SW1をオンすると、電源電圧VBからインダクタL1に通電することでインダクタL1にエネルギーを蓄積する。その後、スイッチング部SW1をオフした後、スイッチング部SW2をオンすると、インダクタL1の蓄積エネルギーをコンデンサC1に放電することでコンデンサC1にエネルギーを蓄積できる。このように電力変換することによってスイッチング電源反転回路4が動作する。これらの図14および図15に示す回路形態を適用した場合であっても、スルーレート制御信号は各ドライバ回路DRV1~DRV2に与えられるため、これらのドライバ回路DRV1~DRV2は、ターンオン、ターンオフ時のスルーレート調整後の駆動信号を用いてスイッチング部SWスイッチング部SW1およびSW2を駆動できる。第4実施形態図16は、第4実施形態を示すもので、前述実施形態と異なるところは、モータ駆動回路に適用したところにある。同一または類似機能を備えた部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明する。図16は、Hブリッジ型のモータ駆動回路を示している。このモータ駆動回路5は、モータ巻線Lに対しHブリッジ接続したスイッチング部SW1~SW4を用いて構成されている。本実施形態において、各スイッチング部SW1、SW3にはPチャネル型のパワーMOSFET,スイッチング部SW2、SW4にはNチャネル型のパワーMOSFETを用いて構成されている。制御部CPは、貫通電流防止回路PT1にPWM信号を出力し、貫通電流防止回路PT1は、この与えられたPWM信号に応じてドライバ回路DRV1およびDRV2に制御信号を出力する。そして、ドライバ回路DRV1およびDRV2は、その制御信号に応じて、Hブリッジを構成するスイッチング部SW1およびSW2の制御端子にそれぞれ駆動信号を出力する。このことに応じてスイッチング部SW1およびSW2をオンオフ動作させる。他方、制御部CPは、貫通電流防止回路PT2にPWM信号を出力すると、貫通電流防止回路PT2は、このPWM信号に応じてドライバ回路DRV3およびDRV4に制御信号を出力する。そして、ドライバ回路DRV3、DRV4は、その制御信号に応じてHブリッジを構成するスイッチング部SW3およびSW4にそれぞれ駆動信号を出力する。このことに応じて、スイッチング部SW1およびSW2をオンオフ動作させる。スルーレート制御信号は、各ドライバ回路DRV1~DRV4に与えられており、これらのドライバ回路DRV1~DRV4は、ターンオン、ターンオフ時のスルーレートが調整された状態で各スイッチング部SW1~SW4を駆動できる。スイッチング部SWを構成するスイッチング素子は、主にパワーMOSFETを適用した例を示したが、これに限られずIGBTを用いても良い。"