第1の電源と第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第1のスイッチ素子と、前記第1の電源と前記第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第2のスイッチ素子と、前記第2のスイッチ素子を介して前記第1の電源から前記第1のノードに流れる電流を制限する電流制限手段と、第2の電源と前記第1のノードとの間に接続され、当該第1のノードへの当該第2の電源の供給を、前記第1のノードへの前記第1の電源の供給と相補的に切り替える第3のスイッチ素子と、前記第1のノードと出力端子との間に設けられた平滑回路と、前記第1乃至第3のスイッチ素子を制御する制御回路と、を備え、前記制御回路は、前記第1のスイッチ素子をオン状態とする前に、前記第2のスイッチ素子をオン状態とすることで前記第3のスイッチ素子と並列に生成された寄生ダイオードの前記第1のノード側の電位をプルアップする、スイッチング電源装置。前記制御回路は、前記第1のスイッチ素子をオフ状態、前記第3のスイッチ素子をオン状態とした後、当該第3のスイッチ素子がオフ状態になる前に、前記第2のスイッチ素子をオン状態として前記寄生ダイオードの前記第1のノード側の電位をプルアップし、前記第2のスイッチ素子をオン状態とした後に、前記第3のスイッチ素子をオフ状態とする、請求項1に記載のスイッチング電源装置。前記電流制限手段は、前記第2のスイッチ素子と直列に接続された抵抗素子である、請求項1または2に記載のスイッチング電源装置。前記第2のスイッチ素子および前記電流制限手段は、前記第1の電源と第1の定電流源との間に設けられた第4のスイッチ素子と、ソースが前記第1の電源と接続され、ゲートおよびドレインが前記第1の定電流源と接続された第1のPMOSトランジスタと、ソースが前記第1の電源と接続され、ゲートが前記第1の定電流源と接続され、ドレインが前記第1のノードと接続された、前記第1のPMOSトランジスタとカレントミラー回路を構成する第2のPMOSトランジスタと、を備える請求項1または2に記載のスイッチング電源装置。前記第2のスイッチ素子および前記電流制限手段は、前記第2の電源と第2の定電流源との間に設けられた第5のスイッチ素子と、ソースが前記第2の電源と接続され、ゲートおよびドレインが前記第2の定電流源と接続された第1のNMOSトランジスタと、ソースが前記第1のノードと接続され、ゲートが前記第2の定電流源と接続され、ドレインが前記第1の電源と接続された、前記第1のNMOSトランジスタとカレントミラー回路を構成する第2のNMOSトランジスタと、を備える請求項1または2に記載のスイッチング電源装置。前記制御回路は、前記スイッチング電源装置の出力電圧を入力し、当該出力電圧が目標電圧になるようなパルス幅変調信号を生成するPWM信号発生回路を備える、請求項1乃至5のいずれか一項に記載のスイッチング電源装置。前記制御回路は、レベルシフト回路を備えるプリドライバを更に備え、前記レベルシフト回路は前記PWM信号発生回路から出力されたパルス幅変調信号に応じて接地電位または第2のノード電位を第1の信号として出力し、前記プリドライバは、前記第1の信号に基づき前記第1のスイッチ素子および前記第2のスイッチ素子を制御する信号を出力する、請求項6に記載のスイッチング電源装置。第3の電源にアノードが接続され、前記第2のノードにカソードが接続されたダイオードと、前記第1のノードと前記第2のノードとの間に接続されたコンデンサと、を備えるブートストラップ回路を更に有する、請求項7に記載のスイッチング電源装置。スイッチング電源装置の制御方法であって、前記スイッチング電源装置は、第1の電源と第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第1のスイッチ素子と、前記第1の電源と前記第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第2のスイッチ素子と、前記第2のスイッチ素子を介して前記第1の電源から前記第1のノードに流れる電流を制限する電流制限手段と、第2の電源と前記第1のノードとの間に接続され、当該第1のノードへの当該第2の電源の供給を、前記第1のノードへの前記第1の電源の供給と相補的に切り替える第3のスイッチ素子と、前記第1のノードと出力端子との間に設けられた平滑回路と、を備え、前記第1のスイッチ素子をオン状態とする前に、前記第2のスイッチ素子をオン状態とすることで前記第3のスイッチ素子と並列に生成された寄生ダイオードの前記第1のノード側の電位をプルアップする、スイッチング電源装置の制御方法。前記第1のスイッチ素子をオフ状態、前記第3のスイッチ素子をオン状態とした後、当該第3のスイッチ素子がオフ状態になる前に、前記第2のスイッチ素子をオン状態として前記寄生ダイオードの前記第1のノード側の電位をプルアップし、前記第2のスイッチ素子をオン状態とした後に、前記第3のスイッチ素子をオフ状態とする、請求項9に記載のスイッチング電源装置の制御方法。背景技術で説明したように、特許文献1にかかるスイッチング電源装置120では、寄生ダイオードDSR1の両端に、補助スイッチ素子Q1と補助コンデンサC1との直列回路からなる整流補助回路122を設けている。これにより、同期整流素子SR1がターンオフしてから主発振素子TR1がターンオンするまでの期間図11の期間IIIに、補助コンデンサC1が放電動作を行なうため寄生ダイオードDSR1に順方向電流が流れないようにすることができる。よって、順方向電流が流れていない状態で、その後主発振素子TR1がターンオンするので、リカバリ電流は発生しない。しかしながら、特許文献1にかかるスイッチング電源装置では、リカバリ電流の発生を防ぐために補助コンデンサC1を設ける必要がある。ここで、補助コンデンサC1は、図11に示した期間IIIにおいて、補助スイッチ素子Q1、インダクタLo、コンデンサCoおよび負荷LDを通る経路に電流を供給する能力が必要である。このため、補助コンデンサC1の静電容量は比較的大きくなるため、補助コンデンサC1を設けると部品コストがかかり、また実装面積が低減するという問題がある。本発明にかかるスイッチング電源装置は、第1の電源と第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第1のスイッチ素子と、前記第1の電源と前記第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第2のスイッチ素子と、前記第2のスイッチ素子を介して前記第1の電源から前記第1のノードに流れる電流を制限する電流制限手段と、第2の電源と前記第1のノードとの間に接続され、当該第1のノードへの当該第2の電源の供給を、前記第1のノードへの前記第1の電源の供給と相補的に切り替える第3のスイッチ素子と、前記第1のノードと出力端子との間に設けられた平滑回路と、前記第1乃至第3のスイッチ素子を制御する制御回路と、を備え、前記制御回路は、前記第1のスイッチ素子をオン状態とする前に、前記第2のスイッチ素子をオン状態とすることで前記第3のスイッチ素子と並列に生成された寄生ダイオードの前記第1のノード側の電位をプルアップする。本発明にかかるスイッチング電源装置では、第1のスイッチ素子をオン状態とする前に、順方向となっている寄生ダイオードの第1のノードをプルアップすることができるので、第1のスイッチ素子をオン状態とした後に寄生ダイオードにリカバリ電流が流れることを抑制することができる。本発明にかかる、第1の電源と第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第1のスイッチ素子と、前記第1の電源と前記第1のノードとの間に接続され、当該第1のノードへの前記第1の電源の供給を切り替える第2のスイッチ素子と、前記第2のスイッチ素子を介して前記第1の電源から前記第1のノードに流れる電流を制限する電流制限手段と、第2の電源と前記第1のノードとの間に接続され、当該第1のノードへの当該第2の電源の供給を、前記第1のノードへの前記第1の電源の供給と相補的に切り替える第3のスイッチ素子と、前記第1のノードと出力端子との間に設けられた平滑回路と、を備えるスイッチング電源装置の制御方法は、前記第1のスイッチ素子をオン状態とする前に、前記第2のスイッチ素子をオン状態とすることで前記第3のスイッチ素子と並列に生成された寄生ダイオードの前記第1のノード側の電位をプルアップする。本発明にかかるスイッチング電源装置の制御方法では、第1のスイッチ素子をオン状態とする前に、順方向となっている寄生ダイオードの第1のノードをプルアップすることができるので、第1のスイッチ素子をオン状態とした後に寄生ダイオードにリカバリ電流が流れることを抑制することができる。本発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、実施の形態1にかかるスイッチング電源装置の回路図である。図1に示すように、本実施の形態にかかるスイッチング電源装置は、ハイサイドスイッチブロック1と、ローサイドスイッチブロック2と、平滑回路3と、制御回路4と、を有する。ハイサイドスイッチブロック1は、主スイッチ素子SW1と補助スイッチ素子SW2と抵抗素子R1とを備える。主スイッチ素子SW1は、一端が電源PINと、他端がノードLXとそれぞれ接続されており、制御回路4から供給される制御信号HSEN2に応じて、電源PINとノードLXとの導通非導通を切り替える。補助スイッチ素子SW2は、一端が電源PINと、他端が抵抗素子R1の一端とそれぞれ接続されている。抵抗素子R1は、一端が補助スイッチ素子SW2の他端と、他端がノードLXとそれぞれ接続されている。つまり、補助スイッチ素子SW2と抵抗素子R1は互いに直列に接続されている。また、補助スイッチ素子SW2と抵抗素子R1は、主スイッチ素子SW1と並列に接続されている。補助スイッチ素子SW2は、制御回路4から供給される制御信号HSEN1に応じて、電源PINとノードLXとの導通非導通を切り替える。ここで、抵抗素子R1は、補助スイッチ素子SW2がオン状態の時に電源PINからノードLXに流れる電流を制限するための電流制限手段である。IHSは、ハイサイドスイッチブロック1からノードLXに流れる電流である。なお、主スイッチ素子SW1と並列に接続されているダイオードD1は、例えば主スイッチ素子SW1をトランジスタで構成した場合に生成される寄生ダイオードである。同様に、補助スイッチ素子SW2と並列に接続されているダイオードD2は、例えば補助スイッチ素子SW2をトランジスタで構成した場合に生成される寄生ダイオードである。例えば、主スイッチ素子SW1と補助スイッチ素子SW2にPMOSトランジスタを用いた場合、PMOSトランジスタの内部にはドレインからソースに向けてPN接合型の寄生ダイオードが形成される。図2は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドスイッチブロックの一例を示す回路図である。図2に示すハイサイドスイッチブロック11は、PMOSトランジスタTr1、Tr2、インバータINV1、INV2、および抵抗素子R1を備える。図2に示すPMOSトランジスタTr1、Tr2はそれぞれ、図1に示す主スイッチ素子SW1、補助スイッチ素子SW2に対応している。PMOSトランジスタTr1のソースは電源PINと、ゲートはインバータINV1の出力と、ドレインはノードLXとそれぞれ接続されている。制御回路4から出力されるHSEN2信号がハイレベルの場合、インバータINV1の出力はローレベルとなり、PMOSトランジスタTr1はオン状態となる。このとき、電源PINとノードLXとが導通する。一方、制御回路4から出力されるHSEN2信号がローレベルの場合、インバータINV1の出力はハイレベルとなり、PMOSトランジスタTr1はオフ状態となる。このとき、電源PINとノードLXとの接続が切断される。PMOSトランジスタTr2のソースは電源PINと、ゲートはインバータINV2の出力と、ドレインは抵抗素子R1とそれぞれ接続されている。抵抗素子R1の一端は補助スイッチ素子SW2の他端と、他端はノードLXとそれぞれ接続されている。制御回路4から出力されるHSEN1信号がハイレベルの場合、インバータINV2の出力はローレベルとなり、PMOSトランジスタTr2はオン状態となる。このとき、電源PINとノードLXとが導通し、電源PINからノードLXに電流が流れる。ここで、電源PINからノードLXに流れる電流は抵抗素子R1によって制限される。一方、制御回路4から出力されるHSEN1信号がローレベルの場合、インバータINV2の出力はハイレベルとなり、PMOSトランジスタTr2はオフ状態となる。このとき、電源PINとノードLXとの接続が切断される。図1に示すローサイドブロック2は、スイッチ素子SW3を備える。スイッチ素子SW3は、一端が電源ノードLXと、他端が接地電位とそれぞれ接続されており、制御回路4から供給される制御信号LSENに応じて、ノードLXと接地電位との導通非導通を切り替える。ILSは、ローサイドスイッチブロック2からノードLXに流れる電流である。なお、スイッチ素子SW3と並列に接続されているダイオードD3は、例えばスイッチ素子SW3をトランジスタで構成した場合に生成される寄生ダイオードである。例えば、スイッチ素子SW3にPMOSトランジスタを用いた場合、PMOSトランジスタの内部にはドレインからソースに向けてPN接合型の寄生ダイオードが形成される。平滑回路3は、インダクタL1とコンデンサC1を備える。インダクタL1の一端はノードLXと接続され、他端はコンデンサC1の一端と接続されている。コンデンサC1の一端はインダクタL1の他端と接続され、他端は接地電位と接続されている。インダクタL1とコンデンサC1とが接続されているノードは出力ノードPOUTであり、出力ノードPOUTから平滑された出力電圧が負荷5に出力される。制御回路4は、ノードLXの電圧および出力ノードPOUTの電圧を入力し、ノードLXの電圧および出力ノードPOUTの電圧に基づいて、主スイッチ素子SW1を制御するためのHSEN2信号、補助スイッチ素子SW2を制御するためのHSEN1信号、およびスイッチ素子SW3を制御するためのLSEN信号を生成する。すなわち、制御回路4は、図4のタイミングチャートに示すようなHSEN1信号、HSEN2信号、およびLSEN信号を生成する。図3は、本実施の形態にかかるスイッチング電源装置が備える制御回路4の一例を示す回路図である。図3に示すように、制御回路4は、AND回路AND1、AND2、デジタルバッファB1、遅延回路D1~D3、インバータINV4、比較器COMP1、およびPWM信号発生回路13を備える。PWM信号発生回路13は、スイッチング電源装置の出力電圧POUTつまり、ノードPOUTの電圧を入力し、当該出力電圧POUTが目標電圧になるようなパルス幅変調信号PWM信号14を生成し出力する。デジタルバッファB1は、PWM信号14を入力し、当該PWM信号14をHSEN1信号として出力する。つまり、図4に示すように、HSEN1信号はPWM信号14と同期している信号となる。AND1の一方の入力にはPWM信号14を遅延回路D1で遅延した信号15が、他方の入力にはPWM信号14が供給される。そして、AND1はこれらの論理演算結果をHSEN2信号として出力する。すなわち、PWM信号14が立ち上がる際、AND1の一方の入力にはPWM信号14に遅延時間を付加した信号15が供給されるので、AND1はHSEN2信号として、PWM信号14よりも所定の時間遅延して立ち上がるPWM信号を出力する。つまり、図4のPWM信号HSEN1信号が立ち上がるタイミングT4からHSEN2信号が立ち上がるタイミングT6までの時間は、遅延回路D1によってPWM信号14に与えられる遅延時間に対応している。一方、PWM信号発生回路13から出力されたPWM信号14が立ち下がる際、AND1の他方の入力に供給されるPWM信号14も立ち下がるため、AND1はHSEN2信号として、ローレベルの信号を出力する。また、デジタルバッファB1はHSEN1信号としてローレベルの信号を出力する。よって、図4に示すように、PWM信号が立ち下がるタイミングとHSEN1信号およびHSEN2信号が立ち下がるタイミングは同一となる例えば、T1参照。また、インバータINV4は、PWM信号発生回路13から出力されたPWM信号14を入力し、当該PWM信号14の反転論理信号16を遅延回路D2および遅延回路D3に出力する。遅延回路D2は反転論理信号16に遅延時間を付加した信号17をAND2に出力する。遅延回路D3は反転論理信号16に遅延時間を付加した信号18をAND2に出力する。比較器COMP1は、-側入力端子にノードLXの電位を、側入力端子に接地電位を入力し、これらの比較結果に基づく信号19をAND2に出力する。ここで、比較器COMP1は、ノードLXの電位が接地電位よりも低い場合、AND2にハイレベルの信号を出力し、ノードLXの電位が接地電位よりも高い場合、AND2にローレベルの信号を出力する。AND2は信号17~19の全てがハイレベルの時に、ハイレベルのLSEN信号を出力する。図4のタイミングチャートに示すように、T1のタイミングでPWM信号発生回路13から出力されたPWM信号14が立ち下がると、インバータINV4はハイレベルの信号16を遅延回路D2および遅延回路D3に出力する。その後、ノードLXの電位が接地電位よりも低くなると、比較器COMP1はAND2にハイレベルの信号を出力する。ここで、遅延回路D2で付加される遅延時間が遅延回路D3で付加される遅延時間よりも大きいとすると、AND2には遅延回路D3から出力されたハイレベルの信号18が供給された後に、遅延回路D2から出力されたハイレベルの信号17が供給される。つまり、図4のタイミングチャートに示すT3のタイミングで、遅延回路D2から出力されたハイレベルの信号17がAND2に供給され、AND2からハイレベルのLSEN信号が出力される。また、図4のタイミングチャートに示すT5のタイミングで、遅延回路D3から出力されたハイレベルの信号18が立ち下がり、AND2はローレベルのLSEN信号を出力する。次に、本実施の形態にかかるスイッチング電源装置の動作について、図4に示すタイミングチャートを用いて説明する。まず、T1よりも前のタイミングでは、制御回路4はハイレベルのHSEN2信号を主スイッチ素子SW1に、ハイレベルのHSEN1信号を補助スイッチ素子SW2に、ローレベルのLSENをスイッチ素子SW3に出力している。よって、主スイッチ素子SW1および補助スイッチ素子SW2はオン状態、スイッチ素子SW3はオフ状態となっているので、ノードLXの電圧はVhで一定となっている。その後、T1のタイミングで、PWM信号が立ち下がると、制御回路4はローレベルのHSEN2信号を主スイッチ素子SW1に出力し、ローレベルのHSEN1信号を補助スイッチ素子SW2に出力する。すると、主スイッチ素子SW1および補助スイッチ素子SW2はオフ状態となるので、ハイサイドスイッチブロック1からノードLXに流れる電流IHSはゼロになり、ノードLXの電位が徐々に低下する。このとき、インダクタL1に発生する逆起電力によって、コンデンサC1および負荷5、寄生ダイオードD3を通る経路に電流ILSが流れる。つまり、寄生ダイオードD3はフライホイールダイオード環流ダイオードとして働く。なお、図4に示すtdd1は、主スイッチ素子SW1、補助スイッチ素子SW2、およびスイッチ素子SW3の全てがオフ状態となっている立ち下がりデッドタイムを示している。T3のタイミングで、制御回路4はハイレベルのLSEN信号をスイッチ素子SW3に出力する。このとき、スイッチ素子SW3はオン状態となるので、ノードLXの電位が上昇する。また、寄生ダイオードD3は環流ダイオードとして働いているので、順バイアスが印加されている。よって、カソード側電極から内部のN型半導体に電子が供給され、アノード側電極からは内部のP型半導体にホールが供給されている。このとき、寄生ダイオードD3のN型半導体部分は電子で満たされた状態となり、P型半導体部分はホールで満たされた状態となっている。なお、T1のタイミング以降では寄生ダイオードD3が順方向となっているため、T3のタイミングでスイッチ素子SW3がオン状態となることでリカバリ電流が流れる。しかし、スイッチ素子SW3は寄生ダイオードD3の両電極間を導通させるだけであるので、過大なリカバリ電流が流れることはない。T4のタイミングで、PWM信号が立ち上がると、制御回路4はハイレベルのHSEN1信号を補助スイッチ素子SW2に出力する。すると、補助スイッチ素子SW2がオン状態となり、ノードLXの電位はプルアップされる。そして、ノードLXの電位がプルアップされるので、寄生ダイオードD3の両端には逆バイアスが印加される。これにより、寄生ダイオードD3の内部の電子とホールは、各々順バイアス印加時に移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア電子とホールの反対方向の移動によって逆方向の電流が生じる。また、補助スイッチ素子SW2、抵抗素子R1、ノードLX、スイッチ素子SW3を通る経路に貫通電流が流れる。このとき、電流制限手段として抵抗素子R1を設けているので、この貫通電流は制限される。また、貫通電流が流れるので、電流IHSの値が上昇し、ノードLXの電圧も上昇する。T5のタイミングで、制御回路4はローレベルのLSEN信号をスイッチ素子SW3に出力する。これにより、スイッチ素子SW3はオフ状態となる。その後、T6のタイミングで、制御回路4はハイレベルのHSEN2信号を主スイッチ素子SW1に出力する。これにより、主スイッチ素子SW1はオン状態となりノードLXの電位が上昇し、T7のタイミングではノードLXの電位がVhまで上昇する。ここで、T4のタイミングで補助スイッチ素子SW2をオン状態としているので、主スイッチ素子SW1がオン状態となるT6のタイミングではノードLXの電位は既に上昇しており、寄生ダイオードD3が順方向ではないので、寄生ダイオードD3にリカバリ電流は流れない。なお、図4に示すtovは補助スイッチ素子SW2とスイッチ素子SW3とが共にオン状態である期間を示している。また、tdd2は立ち上がりデッドタイムを示している。その後、T8以降もT1~T7と同様の動作を繰り返す。以上で説明したように、本実施の形態にかかるスイッチング電源装置は、電源PIN第1の電源とノードLX第1のノードとの間に接続され、当該ノードLXへの電源PINの供給を切り替える主スイッチ素子SW1第1のスイッチ素子を備える。更に、電源PINとノードLXとの間に接続され、ノードLXへの電源PINの供給を切り替える補助スイッチ素子SW2第2のスイッチ素子と、補助スイッチ素子SW2を介して電源PINからノードLXに流れる電流を制限する電流制限手段と、接地電源第2の電源とノードLXとの間に接続され、当該ノードLXへの当該接地電源の供給を、ノードLXへの電源PINの供給と相補的に切り替えるスイッチ素子SW3第3のスイッチ素子と、ノードLXと出力端子との間に設けられた平滑回路3と、主スイッチ素子SW1、補助スイッチ素子SW2、およびスイッチ素子SW3を制御する制御回路4と、を備える。そして、制御回路4は、主スイッチ素子SW1をオン状態とする前に、補助スイッチ素子SW2をオン状態とすることでスイッチ素子SW3と並列に生成された寄生ダイオードD3のノードLX側の電位をプルアップしている。このとき、制御回路4は、主スイッチ素子SW1をオフ状態、スイッチ素子SW3をオン状態とした後、当該スイッチ素子SW3がオフ状態になる前に、補助スイッチ素子SW2をオン状態にすることで寄生ダイオードD3のノードLX側をプルアップし、補助スイッチ素子SW2をオン状態にした後に、スイッチ素子SW3をオフ状態としてもよい。本実施の形態にかかるスイッチング電源装置では、主スイッチ素子SW1をオン状態とする前に、補助スイッチ素子SW2をオン状態にすることで寄生ダイオードD3のノードLX側をプルアップしている。すなわち、図4に示すタイミングチャートにおいて、主スイッチ素子SW1をオン状態とする前のT4のタイミングで、補助スイッチ素子SW2をオン状態とし、寄生ダイオードD3のノードLX側をプルアップしている。これにより、主スイッチ素子SW1をオン状態とする前に、順方向となっている寄生ダイオードD3のノードLX側すなわち、カソード側をプルアップすることができるので、主スイッチ素子SW1をオン状態とした後に寄生ダイオードD3にリカバリ電流が流れることを抑制することができる。更に、補助スイッチ素子SW2と直列に抵抗素子R1を設けているので、T4のタイミングで補助スイッチ素子SW2がオン状態となった際に流れる貫通電流を許容範囲内に制限することができる。このように、本実施の形態にかかるスイッチング電源装置では、特許文献1に開示されている技術で用いられている補助コンデンサC1図12参照を設けることなくリカバリ電流の発生を抑制することができる。よって、本実施の形態にかかる発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。実施の形態2次に、本発明の実施の形態2について説明する。図5は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドスイッチブロック21の回路図である。本実施の形態にかかるスイッチング電源装置では、ハイサイドスイッチブロック21の構成が実施の形態1にかかるハイサイドスイッチブロックと異なる。これ以外は、実施の形態1にかかるスイッチング電源装置と同様であるので、重複した説明は省略する。図5に示すハイサイドスイッチブロック21は、PMOSトランジスタTr3~Tr6およびインバータINV3を備える。PMOSトランジスタTr3は主スイッチ素子であり、ソースは電源PINに接続され、ドレインはノードLXに接続され、ゲートはインバータINV3の出力に接続されている。インバータINV3には、HSEN2信号が供給される。PMOSトランジスタTr4第4のスイッチ素子のソースは電源PINに接続され、ドレインは基準電流入力端子ISINK定電流源に接続され、ゲートにはHSEN1信号が供給される。PMOSトランジスタTr5のソースは電源PINに接続され、ゲートおよびドレインは基準電流入力端子ISINKに接続されている。PMOSトランジスタTr6のソースは電源PINに接続され、ドレインはノードLXに接続され、ゲートは基準電流入力端子ISINKに接続されている。ここで、PMOSトランジスタTr4は電流切り替えスイッチ素子、PMOSトランジスタTr5は電流入力素子、PMOSトランジスタTr6は補助スイッチ素子である。また、PMOSトランジスタTr5とTr6はカレントミラー回路22を構成する。HSEN1がローレベルの場合、PMOSトランジスタTr4がオン状態となり、電源PINから基準電流入力端子ISINKにPMOSトランジスタTr4を介して電流が流れる。このとき、PMOSトランジスタTr5およびTr6はオフ状態となるため、電源PINからノードLXにPMOSトランジスタTr6を介して電流が流れない。一方、HSEN1がハイレベルの場合、PMOSトランジスタTr4がオフ状態となり、電源PINから基準電流入力端子ISINKにPMOSトランジスタTr4を介して電流が流れない。しかし、電源PINから基準電流入力端子ISINKにPMOSトランジスタTr5を介して基準電流が流れるため、PMOSトランジスタTr6はカレントミラー動作となり、電源PINからノードLXにPMOSトランジスタTr6を介して制限された電流が流れる。この制限された電流がノードLXに流れることで、ノードLXがプルアップされる。これ以外は実施の形態1の場合と同様であるので、重複した説明は省略する。このように、本実施の形態にかかるスイッチング電源装置では、カレントミラー回路22を用いてノードLXに流れる電流を制限しているので、実施の形態1にかかるスイッチング電源装置で用いていた抵抗素子R1を用いる必要がない。このため、実施の形態1にかかるスイッチング電源装置と比べて回路構成を小型化することができる。なお、上記で説明したハイサイドスイッチブロックはPMOSトランジスタを用いて構成しているが、NMOSトランジスタを用いて構成してもよい。NMOSトランジスタを用いてハイサイドスイッチブロックを構成する場合、接地電源と定電流源との間に設けられたスイッチ素子5のスイッチ素子と、ソースが接地電源と接続され、ゲートおよびドレインが定電流源と接続された第1のNMOSトランジスタと、ソースがノードLXと接続され、ゲートが定電流源と接続され、ドレインが電源PINと接続された第2のNMOSトランジスタとで構成することができる。ここで、第1のNMOSトランジスタと第2のNMOSトランジスタはカレントミラー回路を構成する。実施の形態3次に、本発明の実施の形態3について説明する。図6は、本実施の形態にかかるスイッチング電源装置を示す回路図である。図6に示すように、本実施の形態にかかるスイッチング電源装置は、ハイサイドスイッチブロック31と、ローサイドスイッチブロック2と、平滑回路3と、ハイサイドプリドライバ34と、主制御回路35と、ダイオードDbtと、コンデンサCbtと、を有する。ここで、ローサイドスイッチブロック2と平滑回路3は実施の形態1の場合と同様の構成である。また、ダイオードDbtとコンデンサCbtはブートストラップ回路を構成する。また、ハイサイドプリドライバ34と主制御回路35は制御回路を構成する。ハイサイドスイッチブロック31は、主スイッチ素子としてのNMOSトランジスタTr7と、補助スイッチ素子としてのNMOSトランジスタTr8と、抵抗素子R2とを備える。NMOSトランジスタTr7は、ドレインが電源PINと、ソースがノードLXと、ゲートがハイサイドプリドライバ34とそれぞれ接続されており、ハイサイドプリドライバ34から供給される制御信号HS2Gに応じて、電源PINとノードLXとの導通非導通を切り替える。NMOSトランジスタTr8は、ドレインが電源PINと抵抗素子R2を介して接続され、ソースがノードLXと接続され、ゲートがハイサイドプリドライバ34と接続されている。NMOSトランジスタTr8と抵抗素子R2は、NMOSトランジスタTr7と並列に接続されている。NMOSトランジスタTr8は、ハイサイドプリドライバ34から供給される制御信号HSG1に応じて、電源PINとノードLXとの導通非導通を切り替える。ここで、抵抗素子R2は、NMOSトランジスタTr8がオン状態の時に電源PINからノードLXに流れる電流を制限するための電流制限手段である。IHSは、ハイサイドスイッチブロック31からノードLXに流れる電流である。ダイオードDbtのアノードは低電位電源端子PINLに接続され、カソードはノードBTINに接続されている。コンデンサCbtの一端はノードBTINに接続され、他端はノードLXに接続されている。ここで、ダイオードDbtとコンデンサCbtはブートストラップ回路を構成しており、コンデンサCbtは、ノードLXが低電位の時にダイオードDbtを通して低電位電源端子PINLから低電位電源が供給され充電される。また、コンデンサCbtは、ノードLXが高電位の時にノードBTINにノードLXよりも高電位の電位を与える。ハイサイドプリドライバ34および主制御回路35は、ノードLXの電圧および出力ノードPOUTの電圧を入力し、ノードLXの電圧および出力ノードPOUTの電圧に基づいて、NMOSトランジスタTr7を制御するためのHS2G信号、NMOSトランジスタTr8を制御するためのHS1G信号、およびスイッチ素子SW3を制御するためのLSEN信号を生成する。図7は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドプリドライバ34および主制御回路35の一例を示す回路図である。図7に示すように、ハイサイドプリドライバ34は、AND回路AND3、遅延回路D4、インバータINV5、デジタルバッファB2、PMOSトランジスタTr9、Tr10、およびNMOSトランジスタTr11、Tr12を備える。ここで、PMOSトランジスタTr9、Tr10、およびNMOSトランジスタTr11、Tr12はレベルシフト回路42を構成している。また、制御回路4は、AND回路AND4、デジタルバッファB3、遅延回路D5、D6、インバータINV6、比較器COMP2、およびPWM信号発生回路41を備える。ここで、ハイサイドプリドライバ34のAND回路AND3、遅延回路D4、インバータINV5、およびデジタルバッファB2は、ノードLXの電位を低電位電源とし、ノードBTINの電位を高電位電源としている。また、レベルシフト回路42は、接地電位を低電位電源とし、ノードBTINの電位を高電位電源としている。PWM信号発生回路41は、スイッチング電源装置の出力電圧POUTつまり、ノードPOUTの電圧を入力し、当該出力電圧POUTが目標電圧になるようなパルス幅変調信号PWM信号51を生成し、NMOSトランジスタTr11のゲートおよびインバータINV6に出力する。インバータINV6は、PWM信号51を反転した信号をNMOSトランジスタTr12のゲートに出力する。PWM信号51がハイレベルの時、NMOSトランジスタTr11はオン状態、NMOSトランジスタTr12はオフ状態となる。このとき、ノード52の電位が低下し、PMOSトランジスタTr10はオン状態となり、ノード53の電位が上昇する。これにより、PMOSトランジスタTr9がオフ状態となる。すなわち、PWM信号51がハイレベルの時、レベルシフト回路42はノード52にPWMBH信号として接地電位ローレベル信号を出力する。PWM信号51がローレベルの時、NMOSトランジスタTr11はオフ状態、NMOSトランジスタTr12はオン状態となる。このとき、ノード53の電位が低下し、PMOSトランジスタTr9はオン状態となり、ノード52の電位が上昇する。これにより、PMOSトランジスタTr10がオフ状態となる。すなわち、PWM信号51がローレベルの時、レベルシフト回路42はノード52にPWMBH信号としてノードBTINの電位ハイレベル信号を出力する。ここで、ノードLXが高電位であるので、コンデンサCbtは、ノードBTINにノードLXよりも高電位の電位を出力する。このように、レベルシフト回路42は、接地電位を低電位源とし、ノードBTINの電位を高電位源としたPWMBH信号を出力する。PWMBH信号がローレベルの場合、インバータINV5はハイレベルの信号54を出力する。デジタルバッファB2は、ハイレベルの信号54を入力し、当該ハイレベルの信号54をHS1G信号として出力する。つまり、図8に示すように、HS1G信号はPWM信号51と同期している信号となる。AND3の一方の入力にはハイレベルの信号54が、他方の入力にはハイレベルの信号54を遅延回路D4で遅延した信号55がそれぞれ供給される。AND3はこれらの論理演算結果をHS2G信号として出力する。すなわち、信号54が立ち上がる際、AND3の一方の入力には信号54に遅延時間を付加した信号55が供給されるので、AND3はHS2G信号として、PWM信号51と同期している信号54よりも所定の時間遅延して立ち上がる信号を出力する。つまり、図8のPWM信号HS1G信号が立ち上がるタイミングT24からHS2G信号が立ち上がるタイミングT26までの時間は、遅延回路D4によって信号54PWM信号51と同期しているに与えられる遅延時間に対応している。一方、PWMBH信号が立ち上がる際、インバータINV5が出力する信号54は立ち下がる。このとき、AND3の一方の入力に供給される信号54が立ち下がるため、AND3はHS2G信号として、ローレベルの信号を出力する。また、デジタルバッファB2はHS1G信号としてローレベルの信号を出力する。よって、図8に示すように、PWM信号が立ち下がるタイミングとHS1G信号およびHS2G信号が立ち下がるタイミングは同一となる例えば、T21参照。PWMBH信号がハイレベルの場合、デジタルバッファB3はハイレベルの信号56を遅延回路D5および遅延回路D6に出力する。遅延回路D5は信号56に遅延時間を付加した信号57をAND4に出力する。遅延回路D6は信号56に遅延時間を付加した信号58をAND4に出力する。比較器COMP2は、-側入力端子にノードLXの電位を、側入力端子に接地電位を入力し、これらの比較結果に基づく信号59をAND4に出力する。ここで、比較器COMP2は、ノードLXの電位が接地電位よりも低い場合、AND4にハイレベルの信号を出力し、ノードLXの電位が接地電位よりも高い場合、AND4にローレベルの信号を出力する。AND4は信号57~59の全てがハイレベルの時に、ハイレベルのLSEN信号を出力する。図8のタイミングチャートに示すように、T21のタイミングでPWM信号発生回路41から出力されたPWM信号51が立ち下がるとPWBTH信号は立ち上がり、デジタルバッファB3はハイレベルの信号56を遅延回路D5および遅延回路D6に出力する。その後、ノードLXの電位が接地電位よりも低くなると、比較器COMP2はAND4にハイレベルの信号を出力する。ここで、遅延回路D5で付加される遅延時間が遅延回路D6で付加される遅延時間よりも大きいとすると、AND4には遅延回路D6から出力されたハイレベルの信号58が供給された後に、遅延回路D5から出力されたハイレベルの信号57が供給される。つまり、図8のタイミングチャートに示すT23のタイミングで、遅延回路D5から出力されたハイレベルの信号57がAND4に供給され、AND4からハイレベルのLSEN信号が出力される。また、図8のタイミングチャートに示すT25のタイミングで、遅延回路D6から出力されたハイレベルの信号58が立ち下がり、AND4はローレベルのLSEN信号を出力する。次に、本実施の形態にかかるスイッチング電源装置の動作について、図8に示すタイミングチャートを用いて説明する。まず、T21よりも前のタイミングでは、主制御回路35およびプリドライバ34はハイレベルのHS2G信号をNMOSトランジスタTr7に、ハイレベルのHS1G信号をNMOSトランジスタTr8に、ローレベルのLSEN信号をスイッチ素子SW3に出力している。よって、NMOSトランジスタTr7およびNMOSトランジスタTr8はオン状態、スイッチ素子SW3はオフ状態となっているので、ノードLXの電圧はVhで一定となっている。その後、T21のタイミングでPWM信号が立ち下がると、PWMBH信号がハイレベルになり、プリドライバ34はローレベルのHS2G信号をNMOSトランジスタTr7に出力し、ローレベルのHS1G信号をNMOSトランジスタTr8に出力する。すると、NMOSトランジスタTr7およびNMOSトランジスタTr8はオフ状態となるので、ハイサイドスイッチブロック1からノードLXに流れる電流IHSはゼロになり、ノードLXの電位が徐々に低下する。このとき、インダクタL1に発生する逆起電力によって、コンデンサC1および負荷5、寄生ダイオードD3を通る経路に電流ILSが流れる。つまり、寄生ダイオードD3はフライホイールダイオード環流ダイオードとして働く。なお、図8に示すtdd1は、NMOSトランジスタTr7、NMOSトランジスタTr8、およびスイッチ素子SW3の全てがオフ状態となっている立ち下がりデッドタイムを示している。また、T21のタイミングでは、ノードLXが高電位であるので、コンデンサCbtは、ノードBTINにノードLXよりも高電位の電位を与える。そして、T22のタイミングでノードLXが低電位になると、コンデンサCbtには、ダイオードDbtを通して低電位電源端子PINLから低電位電源が供給され充電される。T23のタイミングで、主制御回路35はハイレベルのLSEN信号をスイッチ素子SW3に出力する。このとき、スイッチ素子SW3はオン状態となるので、ノードLXの電位が上昇する。また、寄生ダイオードD3は環流ダイオードとして働いているので、順バイアスが印加されている。よって、カソード側電極から内部のN型半導体に電子が供給され、アノード側電極からは内部のP型半導体にホールが供給されている。このとき、寄生ダイオードD3のN型半導体部分は電子で満たされた状態となり、P型半導体部分はホールで満たされた状態となっている。なお、T21のタイミング以降では寄生ダイオードD3が順方向となっているため、T23のタイミングでスイッチ素子SW3がオン状態となることでリカバリ電流が流れる。しかし、スイッチ素子SW3は寄生ダイオードD3の両電極間を導通させるだけであるので、過大なリカバリ電流が流れることはない。T24のタイミングで、PWM信号が立ち上がると、PWMBH信号がローレベルになり、プリドライバ34はハイレベルのHS1G信号をNMOSトランジスタTr8に出力する。すると、NMOSトランジスタTr8がオン状態となり、ノードLXの電位はプルアップされる。そして、ノードLXの電位がプルアップされるので、寄生ダイオードD3の両端には逆バイアスが印加される。これにより、寄生ダイオードD3の内部の電子とホールは、各々順バイアス印加時に移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア電子とホールの反対方向の移動によって逆方向の電流が生じる。また、抵抗素子R2、NMOSトランジスタTr8、ノードLX、スイッチ素子SW3を通る経路に貫通電流が流れる。このとき、抵抗素子R2を設けているので、この貫通電流は制限される。また、貫通電流が流れるので、電流IHSの値が上昇し、ノードLXの電圧も上昇する。T25のタイミングで、主制御回路35はローレベルのLSEN信号をスイッチ素子SW3に出力する。これにより、スイッチ素子SW3はオフ状態となる。その後、T26のタイミングで、プリドライバ34はハイレベルのHS2G信号をNMOSトランジスタTr7に出力する。これにより、NMOSトランジスタTr7はオン状態となりノードLXの電位が上昇し、T27のタイミングではノードLXの電位がVhまで上昇する。ここで、T24のタイミングでNMOSトランジスタTr8をオン状態としているので、NMOSトランジスタTr7がオン状態となるT26のタイミングではノードLXの電位は既に上昇しており、寄生ダイオードD3が順方向ではないので、寄生ダイオードD3にリカバリ電流は流れない。なお、図8に示すtovはNMOSトランジスタTr8とスイッチ素子SW3とが共にオン状態である期間を示している。また、tdd2は立ち上がりデッドタイムを示している。その後、T28以降もT21~T27と同様の動作を繰り返す。本実施の形態にかかるスイッチング電源装置では、NMOSトランジスタTr7をオン状態とする前に、補助スイッチ素子SW2をオン状態にすることで寄生ダイオードD3のノードLX側をプルアップしている。すなわち、図8に示すタイミングチャートにおいて、NMOSトランジスタTr7をオン状態とする前のT24のタイミングで、NMOSトランジスタTr8をオン状態とし、寄生ダイオードD3のノードLX側をプルアップしている。これにより、NMOSトランジスタTr7をオン状態とする前に、順方向となっている寄生ダイオードD3のノードLX側すなわち、カソード側をプルアップすることができるので、NMOSトランジスタTr7をオン状態とした後に寄生ダイオードD3にリカバリ電流が流れることを抑制することができる。更に、NMOSトランジスタTr8と直列に抵抗素子R2を設けているので、T24のタイミングでNMOSトランジスタTr8がオン状態となった際に流れる貫通電流を許容範囲内に制限することができる。このように、本実施の形態にかかるスイッチング電源装置では、特許文献1のように補助コンデンサC1図12参照を設けることなくリカバリ電流の発生を抑制することができる。よって、本実施の形態にかかる発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。また、本実施の形態にかかるスイッチング電源装置では、レベルシフト回路42を備えるハイサイドプリドライバ34を有する。レベルシフト回路42は、接地電位を低電位電源とし、ノードBTINの電位を高電位電源としているため、PWMBH信号として接地電位またはノードBTINの電位を出力する。よって、ハイサイドプリドライバ34のインバータINV5はノードBTINの電位を高電位として論理動作し、主制御回路35のデジタルバッファB3は接地電位を低電位として論理動作するため、論理信号の受け渡しが正しく行われる。ここで、ノードBTINの電位は、ブートストラップ回路を用いているのでノードBTINにノードLXよりも高電位の電位を与えることができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。