"第1の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なNNは自然数個の第1のスイッチング素子と、前記第1の電源線とは異なる第2の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なMMは自然数、ただし、N=1のときMは1以外の自然数個の第2のスイッチング素子と、各々の一方の端子が前記N個の第1のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記M個の第2のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第1の電源線から前記第2の電源線へ至る電流路がヒューズ素子毎に異なっているL個LはN×Mと等しい自然数、またはN×Mよりも小さい自然数のヒューズ素子と、前記L個のヒューズ素子の各々の前記一方の端子と前記第1の電源線との間に各々介挿されたL個の抵抗とを含み、前記L個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ。前記L個のヒューズ素子の各々の前記一方の端子からその接続先である前記第1のスイッチング素子の他端への電流の通過を阻止するダイオードが前記L個のヒューズ素子の各々の前記一方の端子とその接続先である前記第1のスイッチング素子の他端との間に介挿されていることを特徴とする請求項1に記載のヒューズメモリ。L=一定という条件の下で、N若しくはMの何れか一方が最小になるように、またはNMの値が最小になるように、前記第1のスイッチング素子の個数Nおよび前記第2のスイッチング素子の個数Mが定められていることを特徴とする請求項1または2に記載のヒューズメモリ。Lが平方数である場合、N=Mであることを特徴とする請求項3に記載のヒューズメモリ。第1の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なNNは自然数個の第1のスイッチング素子をウェハ上の第1の領域に形成し、前記第1の電源線とは異なる第2の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なMMは自然数、ただし、N=1のときMは1以外の自然数個の第2のスイッチング素子と、各々の一方の端子が前記N個の第1のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記M個の第2のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第1の電源線から前記第2の電源線へ至る電流路がヒューズ素子毎に異なっているL個LはN×Mと等しい自然数、またはN×Mよりも小さい自然数のヒューズ素子と、前記L個のヒューズ素子の各々の前記一方の端子と前記第1の電源線との間に各々介挿されたL個の抵抗と、を当該ヒューズメモリに記憶されたデータを参照する回路とともに前記第1の領域とは異なる前記ウェハ上の第2の領域に、形成し、前記N個の第1のスイッチング素子の各々と前記M個の第2のスイッチング素子の各々のON/OFF制御を行って当該ヒューズメモリにデータを書き込んだ後に、前記ウェハから前記第2の領域のみを切り出すことにより作成され、前記L個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ。図5に示す従来のヒューズメモリでは、ヒューズ素子Fnn=1~Nの各々の導通切断の有無を制御するために1つのヒューズ素子に対してスイッチとして機能する電界効果トランジスタTSnを1つ設ける必要があった。スイッチとして機能する電界効果トランジスタはヒューズ素子等に比較して大きな回路面積を占める。このため、従来のヒューズメモリでは、格納対象のデータのデータサイズビット数の増加に比例してヒューズメモリ全体の回路面積が大きくなってしまう、という問題があった。本発明は上記課題に鑑みて為されたものであり、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることを可能にする技術を提供することを目的とする。上記課題を解決するために、第1の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なNNは自然数個の第1のスイッチング素子と、前記第1の電源線とは異なる第2の電源線に各々の一端が接続され、各々制御信号により個別的にON/OFF切り換えが可能なMMは自然数、ただし、N=1のときMは1以外の自然数個の第2のスイッチング素子と、各々の一方の端子が前記N個の第1のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記M個の第2のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第1の電源線から前記第2の電源線へ至る電流路がヒューズ素子毎に異なっているL個LはN×Mと等しい自然数、またはN×Mよりも小さい自然数のヒューズ素子と、前記L個のヒューズ素子の各々の前記一方の端子と前記第1の電源線との間に各々介挿されたL個の抵抗とを含み、前記L個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ、を提供する。このヒューズメモリにおいては、上記N個の第1のスイッチング素子例えば、電界効果トランジスタのうちの何れか1つをONにし、さらに上記M個の第2の電界効果スイッチング素子の何れかをONにすると、これら2つのスイッチング素子にヒューズ素子が接続されている場合には、当該ヒューズ素子はそのヒューズ素子を流れる電流のジュール熱によって焼き切れる。ここで、ヒューズメモリに記憶させるデータのデータサイズが16ビットである場合すなわち、L16である場合、例えば、N,M=4,4或いは、2,8とすれば、当該ヒューズメモリに含まれる電界効果トランジスタの数はNM=8個或いは、10個となり、図5に示す従来のヒューズメモリに比較してスイッチング素子図5に示す例では、電界効果トランジスタの数が減少する。換言すれば、本発明のヒューズメモリによれば、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることが可能になるのである。より好ましい態様においては、前記L個のヒューズ素子の各々の前記一方の端子からその接続先である前記第1のスイッチング素子の他端への電流の通過を阻止するダイオードが前記L個のヒューズ素子の各々の前記一方の端子とその接続先である前記第1のスイッチング素子の他端との間に介挿されていることを特徴とする。このような態様においては、上記N個の第1のスイッチング素子のうちの何れか1つをONにし、さらに上記M個の第2の電界効果スイッチング素子の何れかをONにすることでこれらスイッチング素子に接続されているヒューズ素子を切断しようとしたときに、予期せぬ経路に沿って他のヒューズ素子に逆向きの電流当該他のヒューズ素子の上記一方の端子からその接続先である第1のスイッチング素子の他端へ流れ込む電流が流れることが当該他のヒューズ素子と第1のスイッチング素子との間に介挿されたダイオードによって阻止され、ヒューズ素子の誤切断が発生することが防止される。上記ヒューズメモリにおいて、第1および第2のスイッチング素子としてNチャネル電界効果トランジスタを用いると、第1のスイッチング素子はトランジスタスイッチの役割を果たし、第2のスイッチング素子は定電流源の役割を果たす。したがって、トランジスタスイッチの個数を少なく抑えたい例えば、トランジスタスイッチの個数がヒューズメモリの回路面積に大きく寄与する場合のであれば、L=一定という条件の下でNが最小になるように第1および第2のスイッチング素子の数を定めれば良く、逆に定電流源の数を少なく抑えたい定電流源の個数がヒューズメモリの回路面積に大きく寄与する場合のであれば、L=一定という条件の下でMが最小になるように第1および第2のスイッチング素子の数を定めれば良い。そして、トランジスタスイッチおよび定電流源の両方の数を抑えたいトランジスタスイッチおよび定電流源の両方がヒューズメモリの回路面積に大きく寄与する場合には、L=一定という条件の下、NMの値が最小となるように第1および第2のスイッチング素子の数を定めれば良い。また、L=4,9,16,25といった具合にLが平方数である場合には、N=M=Lの平方根、とすれば、NMの値が最小となる。また、本発明の別の態様においては、第1の電源線に各々接続されたNNは自然数個の第1のスイッチング素子をウェハ上の第1の領域に形成し、前記第1の電源線とは異なる第2の電源線に各々接続されたMMは自然数、ただし、N=1のときMは1以外の自然数個の第2のスイッチング素子と、各々の一方の端子が前記N個の第1のスイッチング素子の何れかに接続されており、かつ他方の端子が前記M個の第2のスイッチング素子の何れかに接続されているLN×Mと等しい自然数、またはN×Mよりも小さい自然数個のヒューズ素子であって、当該ヒューズ素子を経由して前記第1の電源線から前記第2の電源線へ至る電流路がヒューズ素子毎に異なっているL個のヒューズ素子と、前記L個のヒューズ素子の各々の前記一方の端子と前記第1の電源線との間に各々一つずつ介挿されるL個の抵抗と、を当該ヒューズメモリに記憶されるデータを参照する回路とともに前記第1の領域とは異なる前記ウェハ上の第2の領域に、形成し、前記N個の第1のスイッチング素子の各々と前記M個の第2のスイッチング素子の各々のON/OFFの組み合わせにより当該ヒューズメモリにデータを書き込んだ後に、前記ウェハから前記第2の領域のみを切り出すことにより作成され、前記L個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ、を提供する。このような態様においては、第1のスイッチング素子はヒューズメモリに含まれていないため、従来のヒューズメモリに比較してさらに回路規模を小さくすることができると期待される。ここで、第1のスイッチング素子をヒューズメモリに含めないこととしたのは、第1のスイッチング素子はヒューズメモリへのデータLビットデータの書き込みの際にのみ使用され、データの書き込みが完了すると不要になるからである。この点については実施形態の説明において明らかにする。以下、図面を参照しつつ本発明を実施するための形態について説明する。A:構成図1は、本発明の一実施形態のヒューズメモリ12を含む半導体チップ1の構成例を示すブロック図である。この半導体チップ1は、例えば携帯電話機や携帯型ゲーム機に組み込まれる地磁気センサであり、地磁気の検出を行う地磁気センサ回路11と、ヒューズメモリ12と、この地磁気センサ全体の作動制御を行うコントロールロジック回路13と、を1チップ化して構成されている。地磁気センサ回路11は、互いに直交する2軸X軸、Y軸の感磁方向を有しており、これら感磁方向の各磁場の計測値を示すデジタルデータ本実施形態では、上位8ビットがX方向の磁場を表し、下位8ビットがY方向の磁場を表す16ビットデータをコントロールロジック回路13に出力する。これら2軸が鉛直方向と直交するように地磁気センサ回路11を配置することによって、地磁気の方向が検出される。この種の地磁気センサの出力特性はチップ毎に異なっていることが一般的である。例えば、上記X軸およびY軸の両者が鉛直方向Z軸に直交するように支持しつつ一定の磁場例えば、地磁気の下でZ軸を回転軸として上記磁気センサを一回転させたときの出力データが描く円方位円は、X軸およびY軸の交点を中心としたものとなることが理想であるが、上記出力特性のバラツキにより、当該方位円の中心はX軸およびY軸の交点からずれていることが一般的である。ヒューズメモリ12には、当該ずれを補正するための補正データ上位8ビットがX方向のずれを表し、下位8ビットがY方向のずれを表す16ビットデータが記憶される。コントロールロジック回路13は、地磁気センサ回路11の出力データから、上記補正データを減算するより正確には、出力データの上位8ビットから補正データの上位8ビットを減算し、出力データの下位8ビットから補正データの下位8ビットを減算することで地磁気センサ回路11の出力特性を補正するのである。図2は、ヒューズメモリ12の構成例を示す図である。本実施形態のヒューズメモリ12は16ビットのデータを記憶する不揮発性メモリであり、図2に示すように、ヒューズ素子Fiji=1~4,j=1~4と、Nチャネル電界効果トランジスタCii=1~4およびLjj=1~4と、ダイオードDiji=1~4,j=1~4と、抵抗Riji=1~4,j=1~4とを含んでいる。これら各構成要素の接続関係は以下の通りである。Nチャネル電界効果トランジスタCii=1~4の各々のドレインは、半導体チップ1の動作電圧VDDが印加される高電位電源線に接続されており、同トランジスタCiのソースはダイオードDi1、Di2、Di3およびDi4の各々を介してヒューズ素子Fi1、Fi2、Fi3およびFi4の各々の一端Pi1、Pi2,Pi3およびPi4に接続されている。ヒューズ素子Fijの一端Pijは、Nチャネル電界効果トランジスタCiのON抵抗よりも充分に大きい抵抗値を有する抵抗Rijを介して高電位電源線に接続されている。そして、ヒューズ素子Fi1、Fi2、Fi3およびFi4の各々の他端は、Nチャネル電界効果トランジスタL1、L2、L3、およびL4の各々のドレインに接続されており、Nチャネル電界効果トランジスタL1、L2、L3、およびL4の各々のソースは接地電位GNDが印加される低電位電源線に接続されている。Nチャネル電界効果トランジスタCii=1~4の各々のゲートにはコントロールロジック回路13から制御信号が与えられ、このコントロールロジック回路13によってNチャネル電界効果トランジスタCiのON/OFF制御が各々別個に為される。Nチャネル電界効果トランジスタLjj=1~4についても同様である。図2に示すヒューズメモリ12では、ヒューズ素子Fiji=1~4、j=1~4を切断する或いは切断しないことで、16ビットデータの第kk=4×i-1j-1ビットの書き込みが行われ、これら16個のヒューズ素子Fijの各々の一端Pijがヒューズメモリ12に書き込まれた16ビットデータの第kビットの出力端となっている。ヒューズ素子Fiji=1~4、j=1~4の切断は、Nチャネル電界効果トランジスタCii=1~4およびNチャネル電界効果トランジスタLjj=1~4の各々のON/OFFを操作することにより実現される。より詳細に説明すると、図2のNチャネル電界効果トランジスタCii=1~4の各々は図5に示す従来のヒューズメモリにおけるNチャネル電界効果トランジスタTSkと同様にトランジスタスイッチの役割を果たすスイッチング素子である。一方、図2のNチャネル電界効果トランジスタLjj=1~4の各々は図3に示すドレイン電圧ドレインソース間電圧VDS―ドレイン電流IDS特性を有しており、ドレイン電圧VDSが充分高い場合には定電流源として機能する。本実施形態では、Nチャネル電界効果トランジスタLjj=1~4として、ヒューズ素子Fijを焼き切るのに充分な大きさの飽和電流IDを流すものが採用されている。図2を参照すれば明らかなように、ヒューズメモリ12においては、ヒューズ素子Fij毎にそのヒューズ素子Fijを経由して高電位電源線から低電位電源線に至る電流経路が異なっている。より詳細に説明すると、Nチャネル電界効果トランジスタCiおよびLjの両者をON状態にすると、抵抗Rijの抵抗値はNチャネル電界効果トランジスタCiのON抵抗に比較して充分に大きいため、高電位電源線→Nチャネル電界効果トランジスタCi→ダイオードDij→ヒューズ素子Fij→Nチャネル電界効果トランジスタLj→低電位電源線といった電流路が形成される。このような電流路が形成されると、Nチャネル電界効果トランジスタCiのON抵抗は充分に小さいため、Nチャネル電界効果トランジスタLjのドレイン電圧VDSはVDDに略等しくなり、ヒューズ素子Fijには飽和電流IDに略等しい電流が流れる。このため、図2に示すヒューズメモリ12では、Nチャネル電界効果トランジスタCiおよびLjの両者をON状態とすると、ヒューズ素子Fijが焼き切れるのである。このように、ヒューズ素子Fijが焼き切れた状態では、当該ヒューズ素子Fijの一端Pijの電位は高電位電源線の電位VDDすなわち、Hレベルに等しくなる。なお、Nチャネル電界効果トランジスタLjがOFF状態である場合すなわち、Nチャネル電界効果トランジスタLjが定電流源として機能していない場合には、Nチャネル電界効果トランジスタCiをON状態にしたとしてもヒューズ素子Fijが焼き切れることがないことは言うまでもない。これに対して、Nチャネル電界効果トランジスタCiがOFF状態であれば、Nチャネル電界効果トランジスタLjをON状態にしたとしても、ヒューズ素子Fijが焼き切れることはない。何故ならば、Nチャネル電界効果トランジスタCiがOFF状態であり、かつNチャネル電界効果トランジスタLjがON状態である場合には、高電位電源線→抵抗Rij→ヒューズ素子Fij→Nチャネル電界効果トランジスタLj→低電位電源線といった電流路が形成されるのであるが、抵抗Rijは充分に大きな抵抗値を有しているため、Nチャネル電界効果トランジスタLjのドレイン電圧VDSは接地電位GNDに略等しいものとなり、ヒューズ素子Fijを流れる電流の電流値は飽和電流IDに比較して充分に小さいからである。また、この場合は、ヒューズ素子Fijの一端Pijの電位は低電位電源線の電位GNDすなわち、Lレベルに略等しくなる。以上が本実施形態のヒューズメモリ12の構成である。B:ヒューズメモリ12への補正データの書き込み次いで、地磁気センサ回路11の出力特性を補正するための補正データをヒューズメモリ12へ書き込む手順について説明する。補正データの生成は、LSIテスタおよび外部磁場付与用コイル等を用いて以下の要領で行われる。まず、半導体チップ1が形成されたウェハをLSIテスタに接続し、様々な方向の磁場を半導体チップ1に付与するようにLSIテスタを用いて外部磁場付与用コイルの駆動制御を行いつつ、コントロールロジック回路13を介して磁気センサ回路11の出力データを取得する処理を繰り返す。この出力データから前述した方位円をXY平面上に描画すれば、理想的には、その中心は上記XY平面の原点と一致することになる。換言すれば、上記XY平面の原点と上記方位円の中心とのずれとして補正データが得られるのである。なお、地磁気センサの出力特性を補正するための補正データの生成方法の詳細については前掲特許文献1を参照されたい。本実施形態では、上記のようにして得られる補正データを、LSIテスタを用いてコントロールロジック回路13の作動制御を行ってヒューズメモリ12へ書き込むのである。図4は、LSIテスタによる制御の下でコントロールロジック回路13が実行する補正データ書き込み処理の流れを示すフローチャートである。図4に示すように、コントロールロジック回路13は、まず、ヒューズメモリ12にてトランジスタスイッチとして機能する4個のNチャネル電界効果トランジスタC1、C2、C3およびC4のうちから操作対象のものを指定するためのカウンタiに1をセットするステップSA1200。次いで、コントロールロジック回路13は、カウンタiの値が4以下であるか否かを判定しステップSA1210、その判定結果がYesである場合には、ステップSA1220以降の処理を実行する。逆に、ステップSA1210の判定結果がNoである場合には、コントロールロジック回路13は、Nチャネル電界効果トランジスタC1、C2、C3およびC4の全てをOFF状態にし、さらに、Nチャネル電界効果トランジスタLjj=1~4の全てをON状態にしてステップSA1290、補正データ書き込み処理を終了する。ステップSA1210の判定結果がYesである場合に実行されるステップSA1220では、コントロールロジック回路13は、Nチャネル電界効果トランジスタCiをON状態にする。次いで、コントロールロジック回路13は、ヒューズメモリ12にて定電流源の役割を果たす4個のNチャネル電界効果トランジスタL1、L2、L3およびL4のうちから操作対象のものを指定するためのカウンタjに1をセットしステップSA1230、このカウンタjの値が4以下であるか否かを判定するステップSA1240。ステップSA1240の判定結果がNoである場合には、コントロールロジック回路13は、Nチャネル電界効果トランジスタCiをOFF状態にした後にカウンタiに1を加算ステップSA1280し、ステップSA1210以降の処理を繰り返し実行する。逆に、ステップSA1240の判定結果がYesである場合には、コントロールロジック回路13は、LSIテスタおよび外部磁場付与用コイルを用いて作成した補正データの第kビットただし、k=4×i-1j-1の値が1であるか否かを判定するステップSA1250。ステップSA1250の判定結果がYesである場合には、コントロールロジック回路13は、Nチャネル電界効果トランジスタLjをON状態にした後に再度OFF状態に戻しステップSA1260、その後にカウンタjに1を加算ステップSA1270してステップSA1240以降の処理を繰り返し実行する。逆に、ステップSA1250の判定結果がNoである場合には、コントロールロジック回路13は、ステップSA1270の処理のみを実行した後にステップSA1240以降の処理を繰り返し実行する。上記ステップSA1260の処理が実行される場合、Nチャネル電界効果トランジスタCiは必ずON状態となっている。このため、ステップSA1260の処理にてNチャネル電界効果トランジスタLjがON状態にされると、高電位電源線→Nチャネル電界効果トランジスタCi→ダイオードDij→ヒューズ素子Fij→Nチャネル電界効果トランジスタLj→低電位電源線といった経路に沿って電流前述したように、Nチャネル電界効果トランジスタLjの飽和電流に略等しい電流が流れ、ヒューズ素子Fijが焼き切れる。補正データの第kビットの値が1である場合には、このようにしてヒューズメモリ12に対する当該第kビットのデータの書き込みが行われるのである。逆に、補正データの第kビットの値が0である場合には、ステップSA1260の処理が実行されることはなく、ヒューズ素子Fijが切断されることもない、このように補正データの第kビットの値が0である場合には、ヒューズ素子Fijを切断しないことによってその値の書き込みが行われるのである。以上が補正データ書き込み処理の流れである。なお、図4に示す例では、Nチャネル電界効果トランジスタCii=1~4を1つずつON状態にし、補正対象データの第kk=4×i-1j-1の値に応じてNチャネル電界効果トランジスタLjj=1~4のON/OFF制御を1つずつ行ったが、Nチャネル電界効果トランジスタLjj=1~4のON/OFF制御を並列にすなわち、j=1~4の各々についてのステップSA1250~SA1270の処理を並列に行っても良い。この場合、例えば、Nチャネル電界効果トランジスタC1をON状態にし、Nチャネル電界効果トランジスタL1およびL2を同時にON状態にすると、ダイオードD21が無ければ、図2に示す電流路Cに沿って高電位電源→電界効果トランジスタC1→ヒューズ素子F21→ヒューズ素子F22→電界効果トランジスタL2といった具合にも電流が流れ、上記スイッチ操作とは無関係なヒューズ素子F21およびF22が焼切れてしまう虞がある。本実施形態のダイオードDiji=1~4、j=1~4はヒューズ素子Fijに逆向きの電流ヒューズ素子Fijの他端から流入し当該ヒューズ素子の一端Pijから流れ出る方向の電流:図2の電流路Cではヒューズ素子F21を流れる電流が流れることを阻止し、ヒューズ素子の誤切断が発生しないようにするために設けられているのである。したがって、図4に示す例のように、Nチャネル電界効果トランジスタCii=1~4を1つずつON状態にし、補正対象データの第kk=4×i-1j-1の値に応じてNチャネル電界効果トランジスタLjj=1~4のON/OFF制御を1つずつ行う態様であれば、上記逆向きの電流が流れることはないため、ダイオードDiji=1~4、j=1~4は必ずしも必須ではない。また、Nチャネル電界効果トランジスタLjj=1~4を1つずつON状態にし、補正対象データの第kk=4×i-1j-1の値に応じてNチャネル電界効果トランジスタCii=1~4のON/OFF制御を1つずつ行って補正データの書き込みを行うようにしても勿論良く、Nチャネル電界効果トランジスタCii=1~4のON/OFF制御を並列に行うようにしても良い。さて、ここで注目すべき点は、ヒューズメモリ12にてトランジスタスイッチの役割を果たすNチャネル電界効果トランジスタは4個定電流源の役割を果たすものを含めても8個であり、図5に示す従来のヒューズメモリに比較して少なくなっている、という点である。このように、ヒューズメモリ12にてトランジスタスイッチの役割を果たすNチャネル電界効果トランジスタの数が従来よりも大幅に削減されたのは、複数のヒューズ素子上記実施形態では、4個のヒューズ素子が1つのトランジスタスイッチを共有しているからである定電流源の役割を果たすNチャンル電界効果トランジスタについても同様。このように、本実施形態によれば、複数のヒューズ素子に1つのトランジスタスイッチ或いは、定電流源を共有させているため、ヒューズメモリに格納するデータのデータサイズすなわち、ヒューズメモリに含まれるヒューズ素子の個数を増加させても、トランジスタスイッチ或いは、定電流源の役割を果たすNチャネル電界効果トンジスタの個数の増加は緩やかなものとなり、ヒューズメモリ全体の回路面積の増加を抑えることができる。つまり、本実施形態によれば、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることが可能になるのである。C:変形以上本発明の一実施形態について説明したが、かかる実施形態に以下に述べる変形を加えても勿論良い。1上述した実施形態では、地磁気センサの出力特性を補正するための補正データの格納先として本発明のヒューズメモリを用いたが、本発明のヒューズメモリの適用範囲はこれに限定されるものではない。例えばA/D変換器などアナログ信号が入力され、デジタルデータを出力する回路であればどのようなものであっても、その出力特性を補正するための補正データの格納先として本発明のヒューズメモリを用いることができる。2上述した実施形態では、トランジスタスイッチの役割を果たすNチャネル電界効果トランジスタCii=1~4の各々を、4個のヒューズ素子Fi1、Fi2、Fi3およびFi4に共有させ、かつ、定電流源の役割を果たすNチャネル電界効果トランジスタLjj=1~4の各々を4個のヒューズ素子F1j、F2j、F3jおよびF4jに共有させた。しかし、トランジスタスイッチの役割を果たすNチャネル電界効果トランジスタCiのみを複数のヒューズ素子に共有させてヒューズメモリを構成しても良い。例えば、16ビットのデータを記憶するヒューズメモリすなわち、16個のヒューズ素子を含むヒューズメモリの場合、これら16個のヒューズ素子にトランジスタスイッチの役割を果たす一つのNチャネル電界効果トランジスタCを共有させ、ヒューズ素子毎に低電流源として機能するNチャネル電界効果トランジスタLを設けるのである。このような態様によっても従来のヒューズメモリ図5参照に比較してトランジスタスイッチの数を削減することができる。3前述したように、L2以上の自然数ビットデータを記憶するにはL個のヒューズ素子が必要である。ここで、Lが素数ではない場合、L=a×bといった具合にLを2つの数aおよびbの積で表すことができる。つまり、L素数ではないビットデータを記憶するヒューズメモリが必要である場合には、L個のヒューズ素子を各々b個ずつのヒューズ素子からなるa組のグループ但し、a×b=Lに分け、これらa組のグループの各々に対して1つずつトランジスタスイッチとして機能するNチャネル電界効果トランジスタを設け、これらNチャネル電界効果トランジスタの各々と各ヒューズ素子との共通接続点をL個の抵抗の各々を介して高電位電源線に接続し、さらに、定電流源として機能するb個のNチャネル電界効果トランジスタの各々に、各組に属するb個のヒューズ素子の各々が1つずつ接続されるようにヒューズメモリを構成するようにすれば良い。ここで注意するべき点は、素数ではない数Lを2つの数aおよびbの積で表す場合、その表し方は一通りではない、という点である。例えば、L=16の場合、a,b=2,8、4,4、1,16といった具合に複数通りの表し方が考えられる。そこで、トランジスタスイッチの役割を果たすNチャネル電界効果トランジスタを少なく抑える必要がある場合には、aが最小になるようにbすなわち、定電流源として機能するNチャネル電界効果トランジスタの数を定めれば良く、トランジスタスイッチの役割を果たすNチャネル電界効果トランジスタに加えて定電流源の役割を果たすNチャネル電界効果トランジスタの数も少なく抑える必要がある場合には、abが最小になるようにaおよびbを選べば良い。また、上記Lが素数である場合には、L ́Lよりも大きく、かつ素数ではない数のうちで最小のもの個のヒューズ素子と、トランジスタスイッチとして機能するa個のNチャネル電界効果トランジスタと定電流源として機能するb個のNチャネル電界効果トランジスタただし、a×b=L ́と、L ́個の抵抗によりヒューズメモリを構成し、それらL ́個のヒューズ素子のうちL ́-L個を使用しないようにすれば良い。また、L個のヒューズ素子と、トランジスタスイッチとして機能するa個のNチャネル電界効果トランジスタと定電流源として機能するb個のNチャネル電界効果トランジスタただし、a×b=L ́とL個の抵抗とによりヒューズメモリを構成し、L ́組のトランジスタスイッチおよび定電流源の組み合わせのうち、L組のみを上記L個のヒューズ素子の各々に接続し、残りのL ́-L組についてはトランジスタスイッチとして機能するNチャネル電界効果トランジスタのソースと定電流源として機能するNチャネル電界効果トランジスタのドレインとを直結或いは断線させておいても良い。4ヒューズメモリ12のNチャネル電界効果トランジスタCii=1~4の各々は、ヒューズメモリ12への補正データの書き込みの際にのみ使用され、補正データの書き込みが完了した後は使用されることはない。そこで、チップ製造の段階においてNチャネル電界効果トランジスタCiを半導体ウェハ上の第1の領域に形成し、ヒューズメモリ12のその他の構成要素ヒューズ素子Fij、ダイオードDij、抵抗RijおよびNチャネル電界効果トランジスタLjと地磁気センサ回路11とコントロールロジック回路13すなわち、ヒューズメモリ12に記憶されたデータを参照する回路と、を上記第1の領域とは異なる第2の領域図2では、点線により第1および第2の領域の境界を明示に形成し、Nチャネル電界効果トランジスタCiおよびLjのON/OFF制御を行ってヒューズメモリ12に補正データを書き込んだ後に上記第2の領域のみを切り出して半導体チップ或いは当該半導体チップに含まれるヒューズメモリを作成するようにしても勿論良い。5上述した実施形態では、Nチャネル電界効果トランジスタをトランジスタスイッチおよび定電流源として用いたが、Pチャネル電界効果トランジスタを用いることも可能である。また、上述した実施形態では、トランジスタスイッチおよび定電流源の両者を電界効果トランジスタで構成したが、バイポーラ型トランジスタなどの他のスイッチング素子を用いてトランジスタスイッチおよび定電流源の何れか一方或いは両方を構成しても勿論良い。"