"半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する工程と、前記絶縁膜の表面における所定の領域に、位置合わせマークを形成するための凹部を形成する工程と、前記凹部を充填する態様で、前記絶縁膜を覆うように銅膜を形成する工程と、化学的機械研磨処理によって、前記絶縁膜の上面上に位置する前記銅膜の部分を除去することにより、前記凹部内に残される前記銅膜の部分を位置合わせマークとして形成する工程とを有し、前記位置合わせマークを形成する工程は、前記位置合わせマークを接地電位に電気的に接続する工程を備えた、半導体装置の製造方法。前記半導体基板の領域に所定導電型の不純物領域を形成する工程を含み、前記位置合わせマークを接地電位に電気的に接続する工程は、前記所定導電型の不純物領域に電気的に接続する工程を含む、請求項1記載の半導体装置の製造方法。所定の半導体素子を形成するための領域を取り囲むように、接地電位に電気的に接続されるガードリングを形成する工程を含み、前記位置合わせマークを接地電位に電気的に接続する工程は、前記ガードリングに電気的に接続する工程を含む、請求項1記載の半導体装置の製造方法。前記位置合わせマークは、写真製版処理におけるアライメントマークおよび重ね合わせ検査マークである、請求項1~3のいずれかに記載の半導体装置の製造方法。半導体基板の主表面上に形成された、所定の誘電率を有する絶縁膜と、前記絶縁膜の表面における所定の凹部に形成された、銅膜を含む位置合わせマークとを備え、前記位置合わせマークは接地電位に電気的に接続された、半導体装置。前記半導体基板の領域に形成された所定導電型の不純物領域を含み、前記位置合わせマークは、前記所定導電型の不純物領域に電気的に接続された、請求項5記載の半導体装置。所定の半導体素子を形成するための領域を取り囲むように形成され、接地電位に電気的に接続されるガードリングを含み、前記位置合わせマークは、前記ガードリングに電気的に接続された、請求項5記載の半導体装置。前記位置合わせマークは、写真製版処理におけるアライメントマークおよび重ね合わせ検査マークである、請求項5~7のいずれかに記載の半導体装置。前記位置合わせマークの周囲には、パターンを形成してはならないパターン禁止領域が設けられ、前記パターン禁止領域と、前記位置合わせマーク以外の他のパターンが形成された領域との間に位置する領域では、ダミーパターンが形成された、請求項8記載の半導体装置。半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する工程と、単位面積に対する開口部の占有面積の割合を開口占有率とすると、前記絶縁膜の表面における所定の第1領域に、第1開口占有率をもって、前記絶縁膜を貫通する複数の第1開口部を形成するとともに、前記第1領域に隣接する第2領域に、前記第1開口占有率よりも高い第2開口占有率をもって、前記絶縁膜を貫通する複数の第2開口部を形成する工程と、複数の前記第1開口部および複数の前記第2開口部を充填する態様で、前記絶縁膜を覆うように銅膜を形成する工程と、単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、化学的機械研磨処理によって、前記第1開口部内に位置する前記銅膜の部分および前記第2開口部内に位置する前記銅膜の部分を残して、前記絶縁膜の上面上に位置する前記銅膜の部分を除去することにより、前記第1領域には、前記第1開口占有率に対応する第1ヴィア占有率をもってヴィアを形成するとともに、前記第2領域には、前記第2開口占有率に対応する第2ヴィア占有率をもってダミーヴィアを形成する工程とを備えた、半導体装置の製造方法。前記半導体基板における前記第1領域に対応する領域に、複数の磁気抵抗素子部をマトリクス状に形成するとともに、前記第2領域に対応する領域に、複数のダミーの磁気抵抗素子部を形成する工程を備え、それぞれ複数の前記第1開口部および前記第2開口部を形成する工程は、それぞれ複数の前記磁気抵抗素子部および前記ダミーの磁気抵抗素子部を形成する前に、前記絶縁膜としての第1絶縁膜における、複数の前記磁気抵抗素子部のそれぞれに対応する所定の位置に、下部第1開口部を形成するとともに、前記第1絶縁膜における、複数の前記ダミーの磁気抵抗素子部のそれぞれに対応する所定の位置に、下部第2開口部を形成する工程と、それぞれ複数の前記磁気抵抗素子部および前記ダミーの磁気抵抗素子部を形成した後に、前記絶縁膜としての第2絶縁膜における、複数の前記磁気抵抗素子部のそれぞれに対応する所定の位置に、上部第1開口部を形成するとともに、前記第2絶縁膜における、複数の前記ダミーの磁気抵抗素子部のそれぞれに対応する所定の位置に、上部第2開口部を形成する工程とを含み、前記ヴィアおよび前記ダミーヴィアを形成する工程は、前記下部第1開口部に、前記磁気抵抗素子部の一端側に電気的に接続される下部ヴィアを形成するとともに、前記下部第2開口部に下部ダミーヴィアを形成する工程と、前記上部第1開口部に、前記磁気抵抗素子部の他端側に電気的に接続される上部ヴィアを形成するとともに、前記上部第2開口部に上部ダミーヴィアを形成する工程とを含む、請求項10記載の半導体装置の製造方法。前記第2領域は前記第1領域を周囲から取り込むように配置された、請求項10または11に記載の半導体装置の製造方法。半導体基板の主表面上に形成された、所定の誘電率を有する絶縁膜と、単位面積あたりのヴィアの占有面積をヴィア占有率とすると、前記絶縁膜の表面における所定の第1領域に、第1ヴィア占有率をもって前記絶縁膜を貫通するように形成された、銅膜を含む複数のヴィアと、前記第1領域に隣接する第2領域に、前記第1ヴィア占有率よりも高い第2ヴィア占有率をもって前記絶縁膜を貫通するように形成された、銅膜を含む複数のダミーヴィアとを備えた、半導体装置。前記絶縁膜は、第1絶縁膜と、前記第1絶縁膜の上に形成された第2絶縁膜とを含み、前記ヴィアは、前記第1絶縁膜における前記第1領域に対応する領域に形成された下部ヴィアと、前記第2絶縁膜における前記第1領域に対応する領域に形成された上部ヴィアとを含み、前記ダミーヴィアは、前記第1絶縁膜における前記第2領域に対応する領域に形成された下部ダミーヴィアと、前記第2絶縁膜における前記第2領域に対応する領域に形成された上部ダミーヴィアとを含み、前記第1絶縁膜と前記第2絶縁膜との間の領域における、前記第1領域に対応する領域にマトリクス状に形成され、それぞれ対応する前記下部ヴィアと前記上部ヴィアとに電気的に接続される複数の磁気抵抗素子部と、前記第1絶縁膜と前記第2絶縁膜との間の領域における、前記第2領域に対応する領域にマトリクス状に形成された複数のダミーの磁気抵抗素子部とを備えた、請求項13記載の半導体装置。前記第2領域は前記第1領域を周囲から取り込むように配置された、請求項13または14記載の半導体装置。上述したように、アライメントマークおよび重ね合わせ検査マークは、配線あるいはヴィア等を形成する工程と同時に、化学的機械研磨処理により、低誘電率膜等の開口部に位置する銅膜の部分を残して、低誘電率膜の上面上に位置する銅膜の部分を除去することによって形成される。ところが、その化学的機械研磨処理後に、銅膜の表面に銅の化合物が析出する欠陥が発生することが判明した。発明者らが確認したところ、化学的機械研磨処理を施してからの経過時間に比例して銅の化合物が成長することがわかった。また、銅の化合物は、周囲にパターン禁止領域が設けられて、孤立パターンとして形成されるアライメントマークや重ね合わせ検査マークの端において、特に顕著に成長することがわかった。さらに、発明者らが確認したところ、孤立パターンとして、シングルダマシン法によって形成されるヴィア等の表面においても、化学的機械研磨処理後に銅の化合物が析出する欠陥が発生することがわかった。アライメントマークや重ね合わせ検査マークの端において銅が析出すると、アライメントマークや重ね合わせ検査マークと低誘電率膜との境界が明確ではなくなり、アライメント精度や重ね合わせ検査精度に悪影響を与えるおそれがある。また、ヴィア等の表面に銅が析出すると、TDDBTimeDependentDielectricBreakdown:経時的絶縁膜破壊に代表される配線の信頼性評価に悪影響を与えるおそれがある。本発明は、上記問題点を解決するためになされたものであり、その目的は、アライメントマーク、重ね合わせ検査マーク、あるいは、シングルダマシン法によるヴィア等のように、銅膜の孤立パターンに特有の問題を解決する半導体装置の製造方法を提供することであり、他の目的は、そのような銅膜の孤立パターンに特有の問題を解決する半導体装置を提供することである。本発明の一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する。絶縁膜の表面における所定の領域に、位置合わせマークを形成するための凹部を形成する。凹部を充填する態様で、絶縁膜を覆うように銅膜を形成する。化学的機械研磨処理によって、絶縁膜の上面上に位置する銅膜の部分を除去することにより、凹部内に残される銅膜の部分を位置合わせマークとして形成する。位置合わせマークを形成する工程は、位置合わせマークを接地電位に電気的に接続する工程を備えている。本発明の他の実施の形態に係る半導体装置は、所定の誘電率を有する絶縁膜と銅膜を含む位置合わせパターンとを備えている。所定の誘電率を有する絶縁膜は、半導体基板の主表面上に形成されている。銅膜を含む位置合わせマークは、絶縁膜の表面における所定の凹部に形成されている。その位置合わせマークは接地電位に電気的に接続されている。本発明のさらに他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、所定の誘電率を有する絶縁膜を形成する。単位面積に対する開口部の占有面積の割合を開口占有率とすると、絶縁膜の表面における所定の第1領域に、第1開口占有率をもって、絶縁膜を貫通する複数の第1開口部を形成するとともに、第1領域に隣接する第2領域に、第1開口占有率よりも高い第2開口占有率をもって、絶縁膜を貫通する複数の第2開口部を形成する。複数の第1開口部および複数の第2開口部を充填する態様で、絶縁膜を覆うように銅膜を形成する。単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、化学的機械研磨処理によって、第1開口部内に位置する銅膜の部分および第2開口部内に位置する銅膜の部分を残して、絶縁膜の上面上に位置する銅膜の部分を除去することにより、第1領域には、第1開口占有率に対応する第1ヴィア占有率をもってヴィアを形成するとともに、第2領域には、第2開口占有率に対応する第2ヴィア占有率をもってダミーヴィアを形成する。本発明のさらに他の実施の形態に係る半導体装置は、所定の誘電率を有する絶縁膜と、銅膜を含む複数のヴィアと、銅膜を含む複数のダミーヴィアとを備えている。所定の誘電率を有する絶縁膜は、半導体基板の主表面上に形成されている。銅膜を含む複数のヴィアは、単位面積あたりのヴィアの占有面積をヴィア占有率とすると、絶縁膜の表面における所定の第1領域に、第1ヴィア占有率をもって前記絶縁膜を貫通するように形成されている。銅膜を含む複数のダミーヴィアは、第1領域に隣接する第2領域に、第1ヴィア占有率よりも高い第2ヴィア占有率をもって絶縁膜を貫通するように形成されている。本発明の一実施の形態に係る半導体装置の製造方法および他の実施の形態に係る半導体装置では、位置合わせマークが接地電位に電気的に接続されることで、化学的機械研磨処理の際に、位置合わせマークの表面に銅の化合物が析出するのを抑制することができる。本発明のさらに他の実施の形態に係る半導体装置の製造方法およびさらに他の実施の形態に係る半導体装置では、第1ヴィア占有率をもって複数のヴィアが形成される第1領域に対して、第1ヴィア占有率よりも高い第2ヴィア占有率をもって複数のダミーヴィアが形成される第2領域を隣接させて、ダミーヴィアの表面に銅の化合物を犠牲的に析出させることで、第1領域のヴィアに銅の化合物が析出するのを抑制することができる。実施の形態1ここでは、銅膜に化学的機械研磨処理を施すことによって形成されるアライメントマークと重ね合わせ検査マークを備えた半導体装置について説明する。図1に示すように、半導体基板ウェハSUBには、半導体素子等が形成されるチップ形成領域CPRがマトリクス状に配置され、互いに隣り合うチップ形成領域CPRとチップ形成領域CPRとの間に、ダイシングライン領域DLが配置されている。チップ形成領域CPRには、図2に示すように、多層配線構造を有する半導体装置が形成されている。多層配線構造として、素子基板層ESL、ファイン層FL、セミグローバル層SGLおよびグローバル層GL等が形成されている。後述するように、素子基板層ESLでは、層間絶縁膜としてTEOS膜と低誘電率膜が積層され、ファイン層FLでは、極低誘電率膜等が積層されている。また、セミグローバル層SGLでは、低誘電率膜等が積層され、グローバル層GLでは非低誘電率膜等が積層されている。一方、図1に示すように、ダイシングライン領域DLには、アライメントマークが形成されたアライメントマーク形成領域AMRと、重ね合わせ検査マークが形成された重ね合わせ検査マーク形成領域KMRとが配置されている。アライメントマーク形成領域AMRおよび重ね合わせ検査マーク形成領域KMRは、対応する写真製版処理ごとにそれぞれ所定の領域に配置されている。アライメントマークおよび重ね合わせ検査マークの構造と、チップ形成領域CPRの配線構造との関係については、後述する。ダイシングライン領域DLには、アライメントマーク形成領域AMRおよび重ね合わせ検査マーク形成領域KMRの他に、たとえば、電気的特性等を評価するためのTEGTestElementGroupを形成したTEG領域TR等が配置されている。図3に示すように、アライメントマーク形成領域AMRでは、写真製版処理におけるアライメントの精度を確保するために、ダミーパターンを含めアライメントマークAM以外のパターンを形成することを禁止したパターン禁止領域AFPが、アライメントマークAMを取り囲むように配置されている。アライメントマークの一例として、ファイン層FL図2参照の配線溝等を形成する際に使用されるアライメントマークの構造を図4および図5に示す。図4に示すように、アライメントマークAMは、たとえば、所定の幅を有する帯状の直線パターンが互いに間隔を隔てて配置されたパターンとされる。本半導体装置では、アライメントマークAMをなす帯状のパターンのそれぞれは、図5に示すように、半導体基板SUBにおける所定の不純物領域に電気的に接続することによって、接地電位に固定されている。次に、重ねあわせ検査マークの一例として、ファイン層FL図2参照の配線溝等を形成する際に使用される重ね合わせ検査マークの構造を図6および図7に示す。図6および図7に示すように、重ね合わせ検査マーク形成領域KMRでは、パターニングされたレジストPRの重ね合わせ検査精度を確保するために、ダミーパターンを含め重ね合わせ検査マークKM以外のパターンを形成することを禁止したパターン禁止領域KFPが、重ね合わせ検査マークKMを取り囲むように配置されている。重ね合わせ検査マークKMは、所定の幅を有する帯状の直線パターンが矩形状に配置されたパターンとされる。重ね合わせ検査マークKMも、半導体基板SUBにおける所定の不純物領域に電気的に接続することによって、接地電位に固定されている。図6に示すように、重ね合わせ検査は、重ね合わせ検査マークKMに対する、現像後のレジストPRに形成された抜きのパターンNPの相対的な位置関係を計測することによって行われる。パターン禁止領域AFP,KFPが配置されるアライメントマーク形成領域AMRおよび重ね合わせ検査マーク形成領域KMRに対して、TEG領域TRでは、図3に示すように、TEGパターンTPの周囲には、相対的にサイズの大きなダミーパターンDPLと、相対的にサイズの小さいダミーパターンDPSが配置されている。ダミーパターンDPL,DPSは、化学的機械研磨処理の際に研磨処理後の下地の平坦性等を確保するために設けられる。次に、チップ形成領域CPRの配線構造と、アライメントマークAMおよび重ね合わせ検査マークKMの構造との関係について説明する。図8に示すように、チップ形成領域CPRでは、素子基板層ESLに接するようにファイン層FLが形成され、そのファイン層FLに接するようにセミグローバル層SGLが形成されている。そのセミグローバル層SGLに接するように、グローバル層GL等が形成されている。素子基板層ESLでは、半導体基板SUBを覆うように、たとえば、TEOS膜TEが形成され、そのTEOS膜TEに接するように、誘電率の低い低誘電率膜LOW1が形成されている。低誘電率膜LOW1に形成された配線溝内に、化学的機械研磨処理によって最下配線として配線M1が形成されている。ファイン層FLでは、シリコン窒化膜等のライナー膜FLL1と、誘電率のさらに低い極低誘電率膜ELK1とが交互に積層されている。極低誘電率膜ELK1に形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアV1および配線M2等が形成されている。セミグローバル層SGLでは、シリコン窒化膜等のライナー膜SLLと、誘電率の低い低誘電率膜LOW2とが交互に積層されている。低誘電率膜LOW2に形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアV5および配線M6が形成されている。グローバル層GLでは、たとえば、シリコン窒化膜等のライナー膜GLLと、TEOS膜あるいはプラズマシリコン酸化膜等の絶縁膜GTEとが交互に積層されている。絶縁膜GTEに形成されたヴィアホールおよび配線溝には、化学的機械研磨処理によって、たとえば、ヴィアV7および配線M8が形成されている。一方、ダイシングライン領域DLでは、多層配線構造等を形成する際の各写真製版処理において使用されるアライメントマークAMおよび重ね合わせ検査マークKMが、それぞれ所定の領域に形成されている。なお、図8では、図の簡略化のために、アライメントマークAMおよび重ね合わせ検査マークKMを、一つの断面パターンにて代表させている。このアライメントマークAMおよび重ね合わせ検査マークKMは、多層配線構造を形成する工程に併せて順次形成されることになる。特に、この半導体装置では、素子基板層ESLの低誘電率膜LOW1、ファイン層FLの極低誘電率膜ELK1等およびセミグローバル層SGLの低誘電率膜LOW2等のそれぞれの、凹部としての開口部に形成されるアライメントマークAMおよび重ね合わせ検査マークKMが、半導体基板SUBに形成された所定の導電型の不純物領域IRに電気的に接続されることで、接地電位に固定されている。これらのアライメントマークAMおよび重ね合わせ検査マークKMが接地電位に固定されていることで、化学的機械研磨処理を施した後に、アライメントマークAMおよび重ね合わせ検査マークKMに銅が析出するのを抑制することができる。一方、TEOS膜やプラズマシリコン酸化膜等の絶縁膜GTEの開口部に形成されるアライメントマークAMおよび重ね合わせ検査マークKMについては、必ずしも、接地電位に固定する必要はない。これらについては、後で詳しく説明する。次に、上述した半導体装置の製造方法の一例について説明する。まず、図9に示すように、半導体基板の主表面におけるチップ形成領域に、NMOSNegativechannelMetalOxideSemiconductorあるいはPMOSPositivechannelMetalOxideSemiconductor等のトランジスタ等の所定の半導体素子が形成され、その半導体素子を覆うように、たとえば、TEOS膜TEが形成される。そのTEOS膜TEに、所定の写真製版処理およびエッチングを施すことにより、チップ形成領域CPRでは、コンタクトホールCHが形成される。一方、図10に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRM1では、配線M1の配線溝をパターニングするためのアライメントマークが形成されることになる開口部AHM1が形成される。また、重ね合わせ検査マーク形成領域KMRM1では、その重ね合わせ検査マークが形成されることになる開口部KHM1が形成される。次に、コンタクトホールCH、開口部AHM1,KHM1を充填する態様で、TEOS膜TEを覆うようにバリアメタル層およびタングステン膜いずれも図示せずが形成される。次に、タングステン膜等の全面にエッチングを施してTEOS膜の上面上に位置するタングステン膜等を除去することにより、チップ形成領域CPRでは、コンタクトホールCH内にプラグPGが形成される。一方、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRM1では、アライメントマークAMM1が形成され、重ね合わせ検査マーク形成領域KMRM1では、重ね合わせ検査マークKMM1が形成される。また、このとき、アライメントマーク形成領域AMRV1には、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成され、重ね合わせ検査マーク形成領域KMRV1には、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される。次に、TEOS膜TEに接するように、誘電率の低い低誘電率膜LOW1が形成される図12等参照。低誘電率膜LOW1LOW2の材料としては、たとえば、SiOCH、MSQMethylSilsesquioxane、あるいは、HSQHydrogenSilsesquioxane等がある。次に、低誘電率膜LOW1に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークAMM1図10参照に基づいて、配線溝配線M1を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、配線溝配線M1に対応した開口パターン図示せずが形成される。一方、図11、図12および図13に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV1では、レジストRM1に、アライメントマークヴィアV1形成用に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域KMRV1では、重ね合わせ検査マークヴィアV1に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域KMRM1では、開口パターンNRM1が形成される。この開口パターンNRM1と重ね合わせ検査マークとのずれ量を測定することにより、重ね合わせ検査が行なわれる。ずれ量が所定の範囲内にあれば、マスクのパターンがレジストに良好に写真製版されたと判断される。一方、ずれ量が所定の範囲外にあれば、そのレジストを除去し、再度、写真製版処理が行われることになる。次に、レジストRM1をマスクとして低誘電率膜LOW1にエッチングを施すことにより、チップ形成領域では、低誘電率膜LOW1に配線溝図示せずが形成される。一方、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV1では、アライメントマークヴィアV1形成用が形成されることになる開口部AHV1が形成され、重ね合わせ検査マーク形成領域KMRV1では、重ね合わせ検査マークヴィアV1が形成されることになる開口部KHV1が形成される図14等参照。次に、図14および図15に示すように、低誘電率膜LOW1に接するように、バリアメタル層BM1が形成され、さらに、開口部AHV1,KHV1を充填する態様で、バリアメタル層BM1を覆うように、たとえば、めっき法等により銅膜CUM1が形成される。次に、化学的機械研磨処理により、開口部AHV1,KHV1内に位置するバリアメタル層BM1および銅膜CUM1の部分を残して、低誘電率膜LOW1の上面上に位置する銅膜CUM1の部分とバリアメタル層BM1の部分とが除去される。このとき、研磨圧力は、たとえば、0.5kPa~45kPa程度に設定され、ウェハを載置したテーブルあるいは研磨ヘッドの回転速度は、たとえば、50~150rpm程度に設定される。また、研磨材スラリーとして、銅膜CUM1を研磨する際には、酸性ph<7.0の一般的な研磨砥粒が使用され、バリアメタル層BM1を研磨する際にも、酸性ph<7.0の一般的な研磨砥粒が使用される。研磨処理が完了すると、たとえば、酸性の洗浄液による洗浄と、純水によるリンスを組み合わせた洗浄処理がウェハの表面に施される。こうして、図16、図17および図18に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV1では、アライメントマークAMV1ヴィアV1形成用が形成され、重ね合わせ検査マーク形成領域KMRV1では、重ね合わせ検査マークKMV1ヴィアV1形成用が形成される。一方、図19に示すように、チップ形成領域CPRでは配線M1等が形成される。また、このとき、図20、図21および図22に示すように、アライメントマーク形成領域AMRM2では、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成され、重ね合わせ検査マーク形成領域KMRM2では、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される。次に、図23、図24および図25に示すように、低誘電率膜LOW1に接するように、シリコン窒化膜等のライナー膜FLL1が形成される図24等参照。次に、ライナー膜FLL1に接するように、誘電率のさらに低い極低誘電率膜ELK1が形成される。極低誘電率膜ELK1の材料としては、ポーラスSiOCH、ポーラスMSQ、あるいは、ポーラスHSQ等がある。ポーラスな材料は、化学的気相成長法あるいは塗布法によりポロジェンを含む成膜材料を堆積し、熱、紫外線UV、電子ビームEBあるいはプラズマ処理等によるキュア処理を施して、堆積された成膜材料からポロジェンを脱離させ、成膜材料中に多数の空孔を形成することによって形成される。ポロジェンが脱離することで形成される空孔の空孔径は、SiOCH、MSQ、あるいは、HSQ等の材料自身が有する空孔の空孔径よりも大きく、ポーラスSiOCH等は、低誘電率膜の材料とされるSiOCH等よりも誘電率が低くなる。次に、極低誘電率膜ELK1に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークAMV1図20参照に基づいて、ヴィアホールヴィアV1を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、ヴィアホールヴィアV1に対応した開口パターン図示せずが形成される。一方、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRM2では、レジストRV1に、アライメントマーク配線M2形成用に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域KMRM2では、レジストRV1に、重ね合わせ検査マーク配線M2形成用に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域KMRV1では、開口パターンNRV1が形成される。前述したのと同様に、この開口パターンNRV1と重ね合わせ検査マークKMV1図20参照とのずれ量を測定することにより、重ね合わせ検査が行なわれる。次に、レジストRV1をマスクとして極低誘電率膜ELK1にエッチングを施して、レジストRV1を除去することにより、チップ形成領域では、極低誘電率膜ELK1にライナー膜FLL1を露出するヴィアの一部図示せずが形成される。また、図26、図27および図28に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRM2では、アライメントマーク配線M2形成用が形成されることになる開口部AHM2が形成され、重ね合わせ検査マーク形成領域KMRM2では、重ね合わせ検査マーク配線M2形成用が形成されることになる開口部KHM2が形成される。なお、この時点で、開口部AHM2,KHM2は、ライナー膜FLL1を露出するように形成される。次に、チップ形成領域のヴィアの一部およびダイシングライン領域DLの開口部AHM2,KHM2を充填する態様で、極低誘電率膜ELKに接するようにレジスト図示せずが塗布される。次に、塗布されたレジストにエッチバック処理を施すことにより、チップ形成領域では、ヴィアの一部に充填されたレジストの部分を残して、極低誘電率膜ELK1の上面上に位置するレジストの部分が除去される。また、図29、図30および図31に示すように、ダイシングライン領域DLでは、開口部AHM2,KHM2に充填されたレジストの部分レジストVRを残して、極低誘電率膜ELK1の上面上に位置するレジストの部分が除去される。また、このとき、図32、図33および図34に示すように、アライメントマーク形成領域AMRV2では、後の工程において形成されるアライメントマークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される開口部にレジストVRが充填され、重ね合わせ検査マーク形成領域KMRV2では、その重ね合わせ検査マークと半導体基板の不純物領域とを電気的に接続する導体部分が形成される開口部にレジストVRが充填された状態になる。次に、極低誘電率膜ELK1に接するようにレジストが塗布される。次に、レジストに対して、アライメントマークAMM2図30参照に基づいて、配線溝配線M2形成用を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、配線溝配線M2形成用に対応した開口パターン図示せずが形成される。また、図35、図36および図37に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV2では、レジストRM2に、アライメントマークヴィアV2に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域KMRV2では、レジストRM2に、重ね合わせ検査マークヴィアV2に対応した開口パターンが形成される。また、このとき、重ね合わせ検査マーク形成領域KMRM2では、開口パターンNRM2が形成される。前述したのと同様に、この開口パターンNRM2と重ね合わせ検査マークとのずれ量を測定することにより、重ね合わせ検査が行なわれる。次に、レジストRM2をマスクとして極低誘電率膜ELK1にエッチングを施して、レジストRM2を除去することにより、チップ形成領域では、極低誘電率膜ELK1に配線溝図示せずが形成される。一方、図38、図39および図40に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV2では、アライメントマークヴィアV2形成用が形成されることになる開口部AHV2が形成され、重ね合わせ検査マーク形成領域KMRV2では、重ね合わせ検査マークヴィアV2形成用が形成されることになる開口部KHV2が形成される。このエッチングにより、露出しているライナー膜FLL1の部分が除去されて、低誘電率膜LOW1に形成された銅膜の導体部分が露出する。次に、図41、図42および図43に示すように、極低誘電率膜ELK1に接するように、バリアメタル層BM2が形成され、さらに、開口部AHV2,KHV2を充填する態様で、バリアメタル層BM2を覆うように、たとえば、めっき法等により銅膜CUM2が形成される。次に、化学的機械研磨処理によって、開口部AHV2,KHV2内に位置するバリアメタル層BM2および銅膜CUM2の部分を残して、極低誘電率膜ELK1の上面上に位置する銅膜CUM2の部分とバリアメタル層BM2の部分とが除去される。このときの研磨条件は、前述した研磨条件と実質的に同じ条件に設定される。こうして、図44、図45および図46に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRV2では、アライメントマークAMV2ヴィアV2形成用が形成され、重ね合わせ検査マーク形成領域KMRV2では、重ね合わせ検査マークKMV2ヴィアV2形成用が形成される。一方、図47に示すように、チップ形成領域CPRではヴィアV1および配線M2等が形成される。この時点で、図48に示すように、チップ形成領域CPRでは、配線M2として、たとえば、電源配線PL、信号線SL等が形成され、また、所定の領域にはTEGパターンTPが形成される。さらに、TEGパターンTPの周辺には、相対的にサイズの小さいダミーパターンDPSと、相対的にサイズの大きいダミーパターンDPLとが形成される。また、配線M2間にも、ダミーパターンDPS,DPLが形成される。これらのダミーパターンDPS,DPLは、電気的にフローティングとされる。チップ形成領域CPRでは、このような電気的にフローティングなダミーパターンDSP,DPLが多数配置されていることで、化学的機械研磨処理後の腐食が抑制されることになる。なお、図82に、腐食に関するまとめを示す。次に、図49、図50および図51に示すように、極低誘電率膜ELK1に接するように、たとえば、シリコン窒化膜等のライナー膜FLL2が形成される。次に、ライナー膜FLL2に接するように、極低誘電率膜ELK2が形成される。次に、極低誘電率膜ELK2に接するようにレジストが塗布される。次に、そのレジストに対して、アライメントマークAMV2図44参照に基づいて、ヴィアホールヴィアV2を形成するための写真製版処理が施される。次に、レジストに現像処理を施すことにより、チップ形成領域では、レジストに、ヴィアホールヴィアV2に対応した開口パターン図示せずが形成される。一方、図52、図53および図54に示すように、ダイシングライン領域DLにおけるアライメントマーク形成領域AMRM3では、レジストRV2に、アライメントマーク配線M3形成用に対応した開口パターンが形成され、重ね合わせ検査マーク形成領域KMRM3では、レジストRV2に、重ね合わせ検査マーク配線M3形成用に対応した開口パターンが形成される。以下、ヴィアV1および配線M2を形成する工程と同様の工程を繰り返すことにより、図2等に示す多層配線構造を備えた半導体装置が形成される。上述した半導体装置では、孤立パターンとされるアライメントマークおよび重ね合わせ検査マークのうち、特に、ファイン層FLおよびセミグローバル層SGLに形成されるアライメントマークAMおよび重ね合わせ検査マークKMが、接地電位に固定されていることで、化学的機械研磨処理を施した後に、アライメントマークAMおよび重ね合わせ検査マークKMに銅の化合物銅の水酸化物が析出するのを抑制することができる。このことについて説明する。上述したように、アライメントマークAMおよび重ね合わせ検査マークKMは、極低誘電率膜ELKあるいは低誘電率膜LOW2等に、アライメントマークあるいは重ね合わせ検査マークに対応した開口部が形成され、次に、その開口部を充填する態様で、その膜を覆うように形成された銅膜等に化学的機械研磨処理を施すことによって形成される。極低誘電率膜ELK1等の材料とされる、ポーラスSiOCH、ポーラスMSQ、あるいは、ポーラスHSQ等の絶縁膜や、低誘電率膜LOW2等の材料とされる、SiOCH、MSQ、あるいは、HSQ等の絶縁膜は、いずれもメチル基-CH3を有し、撥水性を示す。低誘電率膜LOW2等よりも多くのメチル基を有している極低誘電率膜ELK1等は、より強い撥水性を示す。一方、化学的機械研磨処理が施された銅膜の表面は親水性を示す。そうすると、化学的機械研磨処理を施すことによって形成されるアライメントマークや重ね合わせ検査マークでは、孤立した親水性のアライメントマークあるいは重ね合わせ検査マークの周囲を取り囲むように、撥水性を示す低誘電率膜や極低誘電率膜が位置することになる。このため、親水性のアライメントマークあるいは重ね合わせ検査マークでは、その端へ水分が吸着するのが促進されて、水分に含まれる酸素酸化剤の影響を強く受ける可能性がある。また、低誘電率膜や極低誘電率膜を構成する酸素等が酸化剤となって、低誘電率膜や極低誘電率膜に接しているアライメントマークあるいは重ね合わせ検査マークの端の部分が、その影響を強く受ける可能性がある。さらに、化学的機械研磨処理における洗浄によって、撥水性である低誘電率膜や極低誘電率膜の表面の清浄度を、親水性であるアライメントマークあるいは重ね合わせ検査マークの表面の清浄度にまで高めることは困難であり、低誘電率膜や極低誘電率膜の表面では、化学的機械研磨処理後に残留する不純物の濃度が高くなる傾向がある。このため、低誘電率膜や極低誘電率膜に接しているアライメントマークあるいは重ね合わせ検査マークの端の部分が、低誘電率膜や極低誘電率膜に残留する不純物の影響を強く受ける可能性がある。これらのことから、発明者らは、銅の化合物の析出には、ウェハに吸着した水分に含まれる大気中の酸素要因1、極低誘電率膜ELKあるいは低誘電率膜LOW2等中の酸素要因2、および、化学的機械研磨処理の後のウェハの表面に残留する不純物要因3が複合的に関与していると考えた。発明者らが得た知見によれば、銅が析出する現象反応は、次の化学反応式によって表される。Cu→Cu22e化1O2H2O2e→2OH化2Cu22OH→CuOH2↓化3化学反応式化1は、吸着した水H2Oにより、銅Cuが酸化するアノードにおける反応である。アノードでは、固体の銅Cuは電子を放出し、2価のCu2イオンCu2となって水中を拡散する。化学反応式化2、化3は、銅Cuが析出するカソードにおける反応である。化学反応式化1に示される酸化過程において放出された電子eは、水中の溶存酸素O2と水H2Oが接触している銅Cuのサイトカソードに与えられ、溶存酸素O2の水酸化物イオンへの還元OH反応が生じる。水中を拡散していたCu2イオンCu2は、カソードに到達すると、水酸化物イオンOHと反応して、銅の化合物CuOH2が沈殿し、析出することになる。上述した半導体装置では、ファイン層FLおよびセミグローバル層SGLに形成されるアライメントマークおよび重ね合わせ検査マークが接地電位に固定されている。これにより、銅から形成されるアライメントマークおよび重ね合わせ検査マークへ電子が供給されて、上記化学反応式化1~化3のうち、銅の酸化化1が抑えられることになる。その結果、アライメントマークおよび重ね合わせ検査マークの表面に、銅の化合物銅の水酸化物が析出する反応化3を抑えることができる。アライメントマークAMの表面に銅の化合物が析出するのが抑えられることで、写真製版処理におけるアライメント精度が悪化するのを防止することができる。また、重ね合わせ検査マークKMの表面に銅の化合物が析出するのが抑えられることで、パターニングされたレジストの重ね合わせ検査精度が悪化するのを防止することができる。一方、グローバル層GLでは、層間絶縁膜として、TEOS膜やプラズマシリコン酸化膜が形成されている。この種の層間絶縁膜の撥水性は、低誘電率膜LOW1等や極低誘電率膜ELK1等の撥水性ほど高くない。このため、グローバル層GLのアライメントマークや重ね合わせ検査マークに銅の化合物が析出することはほとんどなく、必ずしもアライメントマーク等を接地電位固定する必要はないと考えられる。なお、上述した半導体装置の製造方法では、ヴィアV1のためのヴィアホールを形成する工程において、配線M2を形成するためのアライメントマークAMRM2,AMM2を形成する場合を例に挙げて説明したが、配線M1を形成する工程において、ヴィアV1のためのヴィアホールを形成するためのアライメントマークと、配線M2を形成するためのアライメントマークとの双方を形成するようにしてもよい。また、上述した実施の形態では、ダイシングライン領域DLには、アライメントマーク形成領域AMRの他に、TEG領域TR等が配置されることを述べた。アライメントマーク形成領域の隣にTEG領域を配置させる場合に、仮に、TEGパターンの周囲にダミーパターンが配置されていないTEG領域を配置させる場合を想定すると、アライメントマーク形成領域におけるパターン禁止領域とTEG領域におけるTEGパターンとが隣接することになる。このとき、アライメントマーク自体は接地電位とされているので銅の化合物の析出は抑制されることになる。一方、TEGパターンには、化1~化3の反応によって銅の化合物が析出することになる。したがって、アライメントマーク形成領域の隣にTEG領域を配置させる場合には、たとえば、図3に示すように、アライメントマーク形成領域AMRにおけるパターン禁止領域AFPとTEG領域TRにおけるTEGパターンTPとの間に、ダミーパターンDPS,DPLを必ず配置し、銅の化合物の析出を抑制すべきである。また、上述した多層配線構造を備えた半導体装置は、ダイシングライン領域においてダイシングブレード等を用いてウエハを切断することによって複数の半導体チップに分けられる。完成品としての半導体チップ半導体装置では、ダイシングライン領域の一部分が残ることとなる。このため、半導体チップに残されたダイシングライン領域の一部分に、アライメントマーク形成領域、TEG領域およびダミーパターン等の一部分が残ることがある。逆に、アライメントマーク形成領域、TEG領域およびダミーパターン等のいくつか、あるいは、そのすべてが残っていないこともありえる。さらに、上述した実施の形態では、低誘電率膜を用いた配線層および極低誘電率膜を用いた配線層の双方の配線層を形成するためのアライメントマークを接地電位に接続した場合について説明したが、特に、銅の析出がより大きな問題となる極低誘電率膜を用いた配線層を形成するためのアライメントマークだけを接地電位に接続させるようにしてもよい。この場合、低誘電率膜を用いた配線層に対して、従来のアライメントマークを用いることができ、設計コストを低減し、期間を短縮することができる。アライメントマークの変形例1上述した半導体装置では、接地電位に固定されるアライメントマークの構造として、半導体基板の不純物領域に電気的に接続される導体部分を順次形成する構造を例に挙げて説明した。アライメントマークを接地電位に固定する構造としては、この構造に限られず、図55および図56に示すように、たとえば、ガードリングGRに電気的に接続されるアライメントマークAMH1を形成してもよい。ガードリングGRは、チップ形成領域CPRを取り囲むように製造工程にしたがって順次形成される導体であり、接地電位に固定される。このようなガードリングGRにアライメントマークAMH1を電気的に接続させることによっても、アライメントマークAMH1の表面に銅が析出するのを抑えることができる。アライメントマークの変形例2また、ダイシングライン領域のダイシング時のバリ対策を図るため、アライメントマークが形成される層に位置するガードリングの部分に電気的に接続させるのではなく、そのアライメントマークが位置する層よりも下の層に位置するガードリングの部分に電気的に接続されるようにしてもよい。たとえば、図57、図58、図59および図60に示すように、極低誘電率膜ELKに形成されるアライメントマークAMH2を、配線M1が形成される層に位置するガードリングの部分GRM1に電気的に接続されるようにしてもよい。このようなアライメントマークAMH2とすることで、アライメントマークAMH2の表面に銅が析出するのを抑えることができるとともに、ダイシングの際のバリ対策を図ることができる。アライメントマークの変形例3また、アライメントマークとして、それぞれ帯状に延在する複数のパターンでは、その幅と長さとがいずれも同じ寸法に設定されたものを例に挙げて説明した。アライメントマークとしては、これに限られるものではなく、たとえば、図61および図62に示すように、帯状に延在するパターンが、その幅や長さが互いに異なる寸法幅W1,W2、長さL1,L2に設定されたパターンを含むようなアライメントマークAMH3でもよい。実施の形態2ここでは、シングルダマシン法によって形成されるヴィアを備えた半導体装置の一例として、磁気抵抗素子を備えた半導体磁気記憶装置について説明する。図63に示すように、半導体磁気記憶装置のメモリセルMCでは、磁気抵抗素子TMRは、一方向に延在するディジット線DILと、これと略直交する方向に延在するビット線BLとが交差する部分に配置される態様で、アレイ状に形成されている。図64に示すように、メモリセルMCが形成されたメモリセル領域MRの周囲には、メモリセル領域MRを取り囲むように、ダミーメモリセルDMCが形成されたダミーメモリセル領域DMRが配置されている。ダミーメモリセル領域DMRの外側の領域には、周辺回路領域として、カラムデコーダ領域CDR、センスアンプ領域SA、ロウデコーダ領域LDR等が配置されている。次に、メモリセル領域MRとダミーメモリセル領域DMRの構造についてそれぞれ説明する。図65に示すように、メモリセル領域MRでは、磁気抵抗素子TMRの下方にディジット線DILが配置され、磁気抵抗素子TMRの上方にビット線BLが配置されている。磁気抵抗素子TMRの一端側は、シングルダマシン法によって形成されるトップヴィアTVを介してビット線BLに電気的に接続されている。磁気抵抗素子TMRの他端側は、ストラップ配線STLの一端側に電気的に接続されている。そのストラップ配線STLの他端側は、シングルダマシン法によって形成されるローカルヴィアLVを介して読み出し線RELに電気的に接続されている。読み出し線RELは、多層配線構造における複数のヴィア等を介して素子選択用トランジスタTMのドレイン領域に電気的に接続されている。個々の磁気抵抗素子TMRでは、トンネル絶縁膜を間に介在させて2つの磁性層が積層されている。この2つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子の抵抗値が変化する。磁気抵抗素子の磁化の向きは、ビット線BLとディジット線DILに所定の電流を流すことで発生する磁場によって変えられることになる。半導体磁気記憶装置では、この抵抗値の違いが0または1に対応する情報として利用される。一方、ダミーメモリセル領域DMRでは、一つのダミーストラップ配線DSTLの一端側と他端側とのそれぞれにダミー磁気抵抗素子DTMRが配置されている。それぞれのダミー磁気抵抗素子DTMRの直上には、シングルダマシン法によって形成されるダミートップヴィアDTVが形成されている。そのダミートップヴィアDTVの上方にはダミービット線DBLが形成されている。また、それぞれのダミー磁気抵抗素子DTMRの直下には、シングルダマシン法によって形成されるダミーローカルヴィアDLVが形成されている。一方のダミーローカルヴィアDLVの直下には、ダミーディジット線DDILが形成され、他方のダミーローカルヴィアDLVの直下には、ダミー読み出し線DRELが形成されている。このダミー読み出し線DRELは、素子選択用トランジスタとは電気的に接続されていない。このため、ダミーローカルヴィアDLVとダミートップヴィアDTVは、電気的にフローティングとされる。このように、本半導体磁気記憶装置では、メモリセル領域MRにおける一つのメモリセルMCには、1つの磁気抵抗素子TMRと1つのローカルヴィアLVと1つのトップヴィアTVが形成されているのに対して、ダミーメモリセル領域DMRにおける一つのダミーメモリセルDMCには、2つのダミー磁気抵抗素子DTMRと2つのダミーローカルヴィアDLVと2つのダミートップヴィアDTVが形成されている。すなわち、本半導体磁気記憶装置では、単位面積に対するヴィアの占有面積の割合をヴィア占有率とすると、メモリセル領域MRを取り囲むように、メモリセル領域MRにおけるヴィア占有率よりも高いヴィア占有率を有するダミーメモリセル領域DMRが配置されていることになる。メモリセル領域MRのヴィアに対して、そのヴィア占有率よりも高いヴィア占有率を有するダミーヴィアを形成することで、メモリセルとしての機能が要求されるメモリセルのヴィアの表面に銅の化合物が析出するのを抑制することができる。これについては後で説明する。次に、上述した半導体磁気記憶装置の製造方法の一例について説明する。図65に示すように、半導体基板SUBの表面上に、素子選択用トランジスタTM等を含め所定の半導体素子が形成され、その半導体素子を覆うように、多層配線構造が形成される。多層配線構造は、たとえば、実施の形態1において説明した製造方法を適用してもよい。その後、図66に示すように、半導体基板SUBを覆うように、シリコン酸化膜2が形成される。そのシリコン酸化膜2における所定の領域に配線溝2a,2bが形成される。メモリセル領域MRでは、配線溝2a内に、クラッド層4aと銅膜4bからなる読み出し線RELが形成される。配線溝2b内に、クラッド層3aと銅膜3bからなるディジット線DILが形成される。一方、ダミーメモリセル領域DMRでは、配線溝2a内に、クラッド層4aと銅膜4bからなるダミー読み出し線DRELが形成される。配線溝2b内に、クラッド層3aと銅膜3bからなるダミーディジット線DDILが形成される。次に、ディジット線DIL、読み出し線REL、ダミーディジット線DDILおよびダミー読み出し線DRELを覆う態様で、シリコン酸化膜2に接するようにシリコン窒化膜等のライナー膜LLが形成される。そのライナー膜LLに接するように低誘電率膜LOWAが形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板SUBを省略する。次に、図67に示すように、メモリセル領域MRでは、低誘電率膜LOWAおよびライナー膜LLを貫通して読み出し線RELを露出するローカルヴィアホールLVHが形成される。一方、ダミーメモリセル領域DMRでは、低誘電率膜LOWAおよびライナー膜LLを貫通して、読み出し線RELを露出するダミーローカルヴィアホールDLVHと、ダミーディジット線DDILを露出するダミーローカルヴィアホールDLVHが形成される。次に、そのローカルヴィアホールLVHおよびダミーローカルヴィアホールDLVHの底面および側壁を覆う態様で、低誘電率膜LOWAに接するようにバリアメタル層BMAが形成される。次に、バリアメタル層BMAに接するように、めっき法等により銅膜CUAが形成される。次に、化学的機械研磨処理によって、ローカルヴィアホールLVHおよびダミーローカルヴィアホールDLVH内に位置するバリアメタル層BMAおよび銅膜CUAの部分を残して、低誘電率膜LOWAの上面上に位置する銅膜CUAの部分とバリアメタル層BMAの部分とが除去される。このとき、研磨圧力は、たとえば、0.5kPa~45kPa程度に設定され、ウェハを載置したテーブルあるいは研磨ヘッドの回転速度は、たとえば、50~150rpm程度に設定される。また、研磨材スラリーとして、銅膜CUM1を研磨する際には、酸性ph<7.0の一般的な研磨砥粒が使用され、バリアメタル層BM1を研磨する際にも、酸性ph<7.0の一般的な研磨砥粒が使用される。研磨処理が完了すると、たとえば、酸性の洗浄液による洗浄と、純水によるリンスを組み合わせた洗浄処理がウェハの表面に施される。こうして、図68に示すように、メモリセル領域MRでは、ローカルヴィアホールLVH内に、バリアメタル層BMAおよび銅膜CUAからなるローカルヴィアLVが形成される。一方、ダミーメモリセル領域DMRでは、ダミーローカルヴィアホールDLVH内に、バリアメタル層BMAおよび銅膜CUAからなるダミーローカルヴィアDLVが形成される。この場合、図69および図70に示すように、ダミーメモリセル領域DMRにおけるダミーローカルヴィアDLVのヴィア占有率は、メモリセル領域MRにおけるローカルヴィアLVのヴィア占有率よりも高く、約2倍程度になる。これにより、化学的機械研磨処理を施した後に、ヴィア占有率のより高いダミーローカルヴィアDLVの表面に犠牲的に銅の化合物を析出させることで、メモリセルとしての機能が要求されるメモリセル領域MRにおけるローカルヴィアLVの表面に銅の化合物が析出するのを抑制することができる。次に、図71に示すように、低誘電率膜LOWAに接するように、ストラップ配線となる、たとえば、タンタルTa膜12が形成される。次に、タンタル膜12にピン層となる所定の膜図示せずが形成される。その所定の膜として、たとえば、プラチナPt、マンガンMn、ニッケルNi、ルテニウムRu、コバルトCo、鉄Fe、ボロンBを含む積層膜が形成される。次に、ピン層となる所定の膜上にトンネル絶縁膜図示せずが形成される。トンネル絶縁膜として、たとえば、酸化アルミニムAlOx膜、または、酸化マグネシウムMgO膜等が形成される。次に、トンネル絶縁膜上にフリー層となる所定の膜が形成される。その所定の膜として、たとえば、ニッケルNi、鉄Fe、コバルトCoおよびボロンBのうち、少なくとも2つの金属を含む合金膜が形成される。次に、フリー層となる所定の膜上にキャップ層となる所定の膜図示せずが形成される。キャップ層となる所定の膜として、たとえば、ルテニウムRu膜が形成される。そのキャップ層となる所定の膜上にタンタルTa膜図示せずが形成される。次に、タンタルTa膜上に、磁気抵抗素子をパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、タンタルTa膜、キャップ層となる所定の膜、フリー層となる所定の膜、トンネル絶縁膜およびピン層となる所定の膜に所定の条件のもとでエッチングを施すことにより、図72に示すように、ピン層13、トンネル絶縁膜14、フリー層15、キャップ層16およびタンタルTa膜17がパターニングされて、メモリセル領域MRでは、磁気抵抗素子TMRが形成され、ダミーメモリセル領域DMRでは、ダミー磁気抵抗素子DTMRが形成される。次に、図73に示すように、磁気抵抗素子TMRおよびダミー磁気抵抗素子DTMRを覆う態様で、タンタルTa膜12に接するように、ライナー膜としてシリコン窒化膜19が形成される。次に、シリコン窒化膜19上に、ストラップ配線をパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、シリコン窒化膜19およびタンタルTa膜12に所定の条件のもとでエッチングを施すことにより、図74に示すように、メモリセル領域MRでは、ストラップ配線STLが形成され、ダミーメモリセル領域DMRでは、ダミーストラップ配線DSTLが形成される。次に、図75に示すように、シリコン窒化膜19を覆うように、低誘電率膜LOWBが形成される。次に、その低誘電率膜LOWBの上に、トップヴィアホールを形成するためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、低誘電率膜LOWBおよびシリコン窒化膜19に所定の条件のもとでエッチングを施すことにより、図76に示すように、メモリセル領域MRでは、磁気抵抗素子TMRを露出するトップヴィアホールTVHが形成され、ダミーメモリセル領域DMRでは、ダミー磁気抵抗素子DTMRを露出するダミートップヴィアホールDTVHが形成される。次に、図77に示すように、トップヴィアホールTVHおよびダミートップヴィアホールDTVHの底面および側壁を覆う態様で、低誘電率膜LOWBに接するようにバリアメタル層BMBが形成される。そのバリアメタル層BMBに接するように、メッキ法等により銅膜CUBが形成される。次に、化学的機械研磨処理によって、トップヴィアホールTVHおよびダミートップヴィアホールDTVH内に位置するバリアメタル層BMBおよび銅膜CUBの部分を残して、低誘電率膜LOWBの上面上に位置する銅膜CUBの部分とバリアメタル層BMBの部分とが除去される。このとき、研磨条件としては、ローカルヴィアLV等を形成する際の研磨条件と実質的に同じ研磨条件が好ましい。こうして、図78に示すように、メモリセル領域MRでは、トップヴィアホールTVH内に、バリアメタル層BMBおよび銅膜CUBからなるトップヴィアTVが形成される。一方、ダミーメモリセル領域DMRでは、ダミートップヴィアホールDTVH内に、バリアメタル層BMBおよび銅膜CUBからなるダミートップヴィアDTVが形成される。この場合、図79および図80に示すように、ダミーメモリセル領域DMRにおけるダミートップヴィアDTVのヴィア占有率は、メモリセル領域MRにおけるトップヴィアTVのヴィア占有率よりも高く、約2倍程度になる。これにより、化学的機械研磨処理を施した後に、ヴィア占有率のより高いダミートップヴィアDTVの表面に犠牲的に銅の化合物を析出させることで、メモリセルとしての機能が要求されるメモリセル領域MRにおけるトップヴィアTVの表面に銅の化合物が析出するのを抑制することができる。次に、図81に示すように、メモリセル領域MRでは、ビット線BLが形成され、ダミーメモリセル領域DMRでは、ダミービット線DBLが形成される。その後、ビット線BLおよびダミービット線DBLを覆うように、所定の絶縁膜等が形成されて、図65に示される半導体磁気記憶装置が完成する。上述した半導体磁気記憶装置では、メモリセル領域MRを取り囲むように、ダミーメモリセル領域DMRが配置されることで、化学的機械研磨処理を施した後に、メモリセル領域MRのヴィアに銅の化合物銅の水酸化物が析出するのを抑制することができる。前述したように、銅膜を化学的機械研磨処理を施すことによって形成される、ヴィアのような銅膜の孤立パターンは、酸化剤酸素等の影響を強く受けることになる。また、化学的機械研磨処理後の洗浄においても、撥水性を示す低誘電率膜や極低誘電率膜によって周囲を取り囲まれた、親水性を示すヴィアの表面は、化学的機械研磨処理に伴う残留不純物等によって腐食しやすい。周囲を低誘電率膜等によって囲まれた孤立パターンの単位面積あたりの占有面積パターン占有率が高くなるにしたがって、その孤立パターンの腐食の程度は大きくなる傾向にある。上述した半導体磁気記憶装置では、メモリセル領域MRのヴィアローカルヴィアLVとトップヴィアTVを取り囲むように、ダミーメモリセル領域DMRが配置され、そのダミーメモリセル領域DMRに、メモリセル領域のヴィア占有率よりも高いヴィア占有率を有するダミーヴィアダミーローカルヴィアDLVとダミートップヴィアDTVが形成される。これにより、化学的機械研磨処理を施した後に、ダミーヴィアの表面に犠牲的に銅の化合物を積極的に析出させることができ、その結果、メモリセル領域のヴィアの表面に銅の化合物が析出するのを抑えることができる。なお、本実施の形態のように、シングルダマシンのビアおよびダミービアへの銅膜の埋め込み後に施される化学的機械研磨処理時においては、ダミーメモリセルは電気的にフローティング状態とされるのがよい。これは、ダミーメモリセルが化学的機械研磨処理時において接地電位に電気に接続されている場合には、上述した化1の反応を抑制することから、ダミーメモリセルのダミーヴィアに対する腐食が抑制される結果、化学的機械研磨処理時に銅の酸化等を引き起こす物質が、ダミーメモリセルのダミーヴィアにおいて消費されず、このため、その物質がメモリセル領域まで多量に入り込み、メモリセルのヴィアの腐食が引き起こされる可能性が高くなるからである。本実施の形態では、ダミー読み出し線が素子選択用トランジスタとは電気的に接続されていないが、他の箇所が接続されていないことによって化学的機械研磨処理時にダミーメモリセルがフローティング状態とされていればよく、たとえば、素子選択用トランジスと接続されるタングステンで形成されたコンタクトをダミーメモリセルから削除することによりフローティングとしてもよく、他の形態でもよい。なお、半導体磁気記憶装置の完成時においてダミーメモリセルがダミービットライン等を介して接地電位に接続されるのは何らの問題はなく、シングルダマシンのビアおよびダミービアへの銅膜の埋め込み後に施される化学的機械研磨処理時において、ダミーメモリセルがフローティング状態とされていればよい。さらに、本実施の形態では、メモリセル領域におけるヴィア占有率よりも高いヴィア占有率を有するダミーメモリセル領域が配置されていた場合について説明したが、メモリセル領域におけるヴィア占有率よりも同じか低い0ではないヴィア占有率を有するダミーメモリセル領域DMRが配置されていても、本実施の形態の場合と比べて多少効果が落ちるが、ある程度の有効性を有する。また、本実施の形態では、半導体磁気記憶装置のメモリセルのヴィアローカルヴィアおよびトップヴィアを例に挙げて説明したが、シングルダマシン法によって形成される導体部分であれば、ヴィアの他に、たとえば、コンタクトプラグへも適用が可能である。また、半導体装置としては、半導体磁気記憶装置に限られず、ヴィアあるいはコンタクトプラグ等を備えた半導体装置に適用することができる。今回、孤立パターンと腐食銅の化合物の析出との関係をまとめたものを図82に示す。図82に示すように、また、特に、実施の形態1において説明したように、銅の化合物の析出には、3つの要因要因1、要因2、要因3が複合的に絡んでいると考えられる。発明者らは、孤立パターンを接地電位に固定すること実施の形態1、あるいは、銅の化合物を犠牲的に析出させるダミーパターンを設けること実施の形態2によって、孤立パターンに銅の化合物が析出するの抑制できることを見出した。なお、上述した各実施の形態および変形例は、特に問題ない限り組み合わせて適用することができる。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。"