リセットの解除、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、予め定められた所定の時間のパルス幅のパルス信号を生成し、内部電源電圧発生回路の出力ノードの電圧レベルの検出結果に基づき、前記内部電源電圧発生回路の出力ノードの電圧が予め定められた所定の値又は前記トリミング信号に対応した値となるように、前記パルス信号に応じて、前記出力の負荷に流す電流を増大させる制御を行う制御回路を備えた半導体装置。前記内部電源電圧発生回路の前記出力ノードの電圧レベルを検出するレベル検出回路をさらに備え、前記制御回路は、前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチ及び抵抗素子を含む回路と、前記リセット信号と前記トリミング信号を入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移、に応答して、所定の時間幅のパルス信号を生成するパルス生成回路と、前記レベル検出回路からの検出信号が予め定められた第1の値を示すとき、前記パルス信号に応答して、前記スイッチを導通状態とする信号を生成し、前記レベル検出回路からの検出信号が予め定められた第2の値であるか、前記パルス信号が出力されないときに、前記スイッチを非導通状態とする信号を生成する論理ゲート回路と、備えた請求項1記載の半導体装置。内部電源電圧発生回路と、前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチと抵抗素子を含む回路と、前記内部電源電圧発生回路の前記出力ノードの電圧レベルを検出するレベル検出回路と、リセット信号と、内部電源電圧の調整を制御するトリミング信号とを入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移に応答して、所定時間のパルス幅のパルス信号を生成するパルス生成回路と、前記レベル検出回路からの検出信号と、前記パルス生成回路の出力信号とを入力し、前記検出信号が予め定められた第1の値を示すとき、前記パルス生成回路で生成された前記パルス信号に応答して、前記スイッチを導通状態とする信号を前記スイッチに出力し、前記レベル検出回路からの検出信号が予め定められた第2の値であるか、あるいは、前記パルス生成回路から前記パルス信号が出力されないときに、前記スイッチを非導通状態とする信号を前記スイッチに出力する論理ゲート回路と、備えた半導体装置。前記レベル検出回路が、前記内部電源電圧発生回路の出力電圧と基準電圧とを比較し比較結果を検出信号として出力するコンパレータを含む、請求項2又は3記載の半導体装置。前記レベル検出回路において、前記基準電圧は、前記リセット信号の活性状態から非活性状態への遷移、及び、前記トリミング信号に基づき、電圧調整される、請求項2又は4記載の半導体装置。前記内部電源電圧発生回路が、前記検出信号が前記第1の値のとき、停止し、前記検出信号が前記第2の値のときに動作するチャージポンプ回路を含む、請求項2乃至5のいずれか1項に記載の半導体装置。前記内部電源電圧発生回路が、電圧レギュレータを含む請求項2乃至5のいずれか1項に記載の半導体装置。前記電圧レギュレータが、前記出力ノードに並列に接続された第1及び第2の電圧レギュレータを備え、前記第1の電圧レギュレータは、アクティブ状態とスタンバイ状態を制御する制御信号に基づき、アクティブ状態のときに動作し、前記第2の電圧レギュレータは、スタンバイ状態とアクティブ状態のいずれでも動作する、請求項7記載の半導体装置。前記出力ノードと前記基準電圧端子間に接続され、所定電圧でバイアスされた電流源トランジスタをさらに備えた、請求項8記載の半導体装置。前記内部電源電圧発生回路の出力電流は、吐き出し電流と吸い込み電流の一方が、他方よりも電流駆動能力が大幅に大であり、前記一方の電流で前記出力ノードを充電し、前記論理ゲート回路からの出力信号に基づき、前記パルス信号のパルス幅に対応した前記所定時間、前記スイッチが導通すると、前記抵抗素子を介して、前記出力ノードに吐き出し電流と吸い込み電流の他方の電流を与える、請求項2又は3記載の半導体装置。前記スイッチが、前記論理ゲート回路からの出力信号に基づき、前記パルス信号のパルス幅に対応した前記所定時間、導通し、前記所定時間内に、前記内部電源電圧発生回路の前記出力ノードの電圧は所定の初期値又は内部電圧トリミング情報に対応する所定の値に調整される、請求項2又は3記載の半導体装置。前記スイッチと前記抵抗素子が1つのトランジスタで構成される、請求項2又は3記載の半導体装置。以下に関連技術の分析を与える。半導体チップに搭載される内部電源において、例えばメモリセルのウェル電源電圧を与える電源等では、メモリ容量の増加に伴う負荷容量の増大により、リセット時等において、ヒューズROMの情報を読み出し後、所定時間例えば200us内に内部電源を安定化させることが困難になってきている。同様の理由で、ウェハテスト時において、半導体装置の内部電源電圧のトリミングを行う際の内部電源の出力が安定化する時間セットリング時間も長くなってきている。ところで、内部電源において、最適な設定値と異なる電圧で動作を開始すると、メモリセルの情報保持時間が短くなったり、動作タイミングがずれたりして、データの読み出しや書き込みエラーを起こす可能性がある。上記問題点の少なくとも1つを解決する本発明は、概略以下の構成とされるただし、以下に制限されない。本発明によれば、リセットの解除、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、予め定められた所定の時間のパルス幅のパルス信号を生成し、内部電源電圧発生回路の出力ノードの電圧レベルの検出結果に基づき、前記内部電源電圧発生回路の出力ノードの電圧が予め定められた所定の値又は前記トリミング信号に対応した値となるように、前記パルス信号に応じて、前記出力の負荷に流す電流を増大させる制御を行う制御回路を備えた半導体装置が提供される。本発明によれば、内部電源電圧発生回路の出力電圧レベルを基準電圧と比較するレベル検出回路を備え、前記制御回路は、前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチ及び抵抗素子と、前記リセット信号と前記トリミング信号を入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移、に応答して、所定の時間幅のパルス信号を生成するパルス生成回路と、前記レベル検出回路からの検出信号が予め定められた第1の値を示すとき、前記パルス信号に応答して、前記スイッチを導通状態とし、前記レベル検出回路からの検出信号が予め定められた第2の値であるか、前記パルス信号が出力されない場合、前記スイッチを非導通状態とする信号を生成する論理回路とを備えている。本発明によれば、リセット解除時、あるいはトリミング信号投入時における、内部電源電圧のセットリング時間を高速化することができる。実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。好ましい形態の1つによれば、内部電源電圧発生回路内部電圧発生回路の出力電流に関して、吐き出しsource電流と吸い込みsink電流の一方が他方よりも電流駆動能力が大幅に大であり、前記一方の電流で出力ノードを充電する内部電源電圧発生回路に対して、前記出力ノード負荷容量に、吐き出し電流と吸い込み電流の他方の電流を与える回路放電回路図1の18を備え、リセット解除時、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、所定の時間幅のパルス信号を生成し、前記内部電源電圧発生回路の前記出力ノードの電圧レベルの検出結果に基づき、前記パルス信号に応じて前記回路図1の18を活性化させる。より詳細には、内部電源電圧発生回路の出力ノードに負荷と並列に接続する回路放電回路18の活性化を制御する制御回路10を備えている。内部電源電圧トリミング情報トリミングコードの値と、内部電源電圧発生回路の動作状態により回路放電回路18を制御する。内部電源電圧発生回路の出力ノードの現在の電圧レベルが内部電源電圧トリミング情報に照らして、さらに放電して電圧調整すべきものである場合このとき、図1のOSW_SWはLow、リセットの解除、トリミング信号の活性化に応答して、パルス信号を作成し、該パルス信号のパルス幅に対応して、前記回路放電回路18を活性化して、前記出力ノードを放電する。一方、内部電源電圧発生回路の出力ノードの現在の電圧レベルがさらに充電すべきものである場合には例えば図1のOSW_SW=High、リセットの解除、トリミング信号の活性化時に生成されるパルス信号の伝達をマスクし、前記回路放電回路18を非活性状態に保つように制御する回路16を備える。本発明の好ましい形態の1つによれば、内部電源電圧発生回路図1の30、図7の40と、前記内部電源電圧発生回路図1の30、図7の40の出力ノードと基準電位端子間に直列形態に接続される、スイッチSWと抵抗素子Rsを含む回路18と、前記内部電源電圧発生回路の出力電圧レベルを検出するレベル検出回路20と、リセット信号RESETとトリミング信号TRIMを入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移に応答して、予め定められた所定時間のパルス幅のパルス信号DWNBを生成するパルス生成回路12、14と、前記レベル検出回路20からの検出信号図1のOSWC_SW、あるいは、図7のREG_SWと、前記パルス生成回路からのパルス信号DWNBとを入力し、前記検出信号図1のOSWC_SW、あるいは、図7のREG_SWが予め定められた第1の値例えばLowを示すとき、前記パルス信号DWNBのLowパルスに応答して、前記スイッチSWを導通状態とし、前記レベル検出回路20からの検出信号図1のOSWC_SW、あるいは、図7のREG_SWが予め定められた第2の値例えばHighであるか、前記パルス信号が出力されないDWNBがHigh場合、前記スイッチSWを非導通状態とする信号を生成する論理回路図1、図7の16と、を備える。かかる構成により、リセット解除時、あるいはトリミング信号投入時において、内部電源電圧トリミング時の内部電源電圧のセットリング時間を高速化する。<実施形態1>図1は、本発明の実施形態1の構成を示す図である。図1を参照すると、チャージポンプ回路PUMP30の出力とグランドGND間に、スイッチSWとプルダウン抵抗素子Rsとを直列接続した回路18が接続されている。チャージポンプ回路PUMP30の出力とGND間の容量Cpは、チャージポンプ回路PUMP30の出力に接続された負荷容量を表している。レベル検出回路LEVEL_DET20は、基準電圧VREFと、チャージポンプ回路PUMP30の出力電圧VPUMPを電圧比較するコンパレータ電圧比較器からなる。特に制限されないが、チャージポンプ回路PUMP30が、電源電圧VDDの例えば2倍の電圧等の昇圧電圧を生成する構成の場合には、VREF<VPUMPのとき、レベル検出回路LEVEL_DET20はLowレベルの出力信号OSC_SWを出力し、チャージポンプ回路PUMP30の動作発振動作を停止させ、VREF≧VPUMPのとき、出力信号OSC_SWをHighレベルとしてチャージポンプ回路PUMP30を動作発振動作させ、VPUMPの電圧を高める。一方、チャージポンプ回路PUMP30が負電圧を生成する構成の場合、0>VREF>VPUMPのときすなわち、VPUMPがVREFよりも負側により深い電圧のとき、レベル検出回路LEVEL_DET20は、Lowレベルの出力信号OSC_SWを出力してチャージポンプ回路PUMP30の動作発振動作を停止させ、VREF≦VPUMPのときVPUMPがVREFよりも負側により浅い電圧のとき、Highレベルを出力し、チャージポンプ回路PUMP30を動作させ、VPUMPの電圧を負側に深くする。制御回路10は、内部リセット信号RESETと内部トリミング信号TRIMを入力するパルス生成回路PULSE_GEN12と、パルス生成回路PULSE_GEN12の出力信号出力パルスを反転し、信号DWNBを出力するインバータ14と、DWNBとOSC_SWを入力し、入力したOSC_SWとDWNBがともにLowのときに、Highを出力し、それ以外の場合、Lowを出力する2入力NOR否定論理和回路16と、チャージポンプ回路PUMP30の出力とグランドGND間に直列に接続され、NOR回路16の出力信号がHighのときに、導通オンし、NOR回路16の出力信号がLowのときに、非導通オフとなるスイッチSWと、抵抗素子Rsからなる回路18とを備えている。内部リセット信号RESETは、外部リセットピンに入力される外部リセット信号/RESETLowアクティブ信号に基づき生成される内部信号である。外部リセット信号/RESETを受けるリセット入力回路図10の1-15は、/RESETがLowに活性化されると、内部リセット信号RESETをHighとする。一方、内部トリミング信号TRIMは、コマンドデコーダ図10の1-9により生成される内部制御信号であり、ヒューズROM図10の1-17の内部電源トリミング情報に基づき、内部電源電圧発生回路図10の1-16の電圧調整を指示する信号である。例えば内部トリミング信号TRIMがHighとなると、ヒューズROM図10の1-17の内部電源トリミング情報に基づき、図1において、レベル検出回路LEVEL_DET20に入力される基準電圧VREFの電圧が調整トリミングされる。パルス生成回路PULSE_GEN10は、外部リセット信号/RESETがLowとなり内部リセット信号RESETがHighレベルに設定されたのちリセットが解除され、内部リセット信号RESETがHighからLowに設定される時点リセットが解除される時点から、パルス幅=tWのHighパルスワンショットパルスを生成する。またパルス生成回路PULSE_GEN10は、内部トリミング信号TRIMが活性化される例えばLowからHighに立ち上がるとき、パルス幅=tWのHighパルスを生成する。インバータ14は、パルス生成回路PULSE_GEN10の出力信号を反転出力した信号をDWNBとして出力する。インバータ14は、パルス生成回路PULSE_GEN10からのHighパルスワンショットパルスが出力されると、これを反転したLowパルスをDWNBとして出力する。NOR回路16は、レベル検出回路LEVEL_DET20の出力信号OSC_SWがLowでありチャージポンプ回路30における発振動作の停止時、且つ、インバータ14から出力される信号DWNBがLowのとき、その出力をHighとし、スイッチSWを導通状態オン状態とする。すなわち、チャージポンプ回路30の発振動作停止中に、インバータ14からLowパルスDWNBが出力されると、DWNBのLow期間中、スイッチSWは導通状態オン状態とされ、チャージポンプ回路30の出力ノード出力負荷Cpは抵抗素子Rsを介してGNDに放電される。なお、本実施形態において、NOR回路16は、OSC_SWがLow、DWNBがLowのときスイッチSWの制御端子オンオフを制御する端子にHighレベルを供給してスイッチSWを導通オンさせるロジックとしたため、NOR回路としているが、OSC_SWがLow、DWNBがLowのとき、Lowレベルを供給してスイッチSWを導通オンさせる構成の場合、NOR回路16は、OR回路で置き換えられる。すなわち、チャージポンプ回路30における発振動作の停止時に、リセット解除、又は内部トリミング信号活性化時に生成されるワンショットパルスに基づき、スイッチSWを導通オンする構成でありさえすれば、OSC_SW、DWNBの論理値の設定と、スイッチSWを導通オン状態と、スイッチSWの制御端子に接続される回路16のロジックゲートの組み合せは、図1の構成以外にも適宜変更可能である。チャージポンプ回路30が例えば電圧ダブラVoltageDoubler等の昇圧回路の場合、チャージポンプ回路30が動作中OSW_SWがHighのときは、スイッチSWはオフ状態に保たれ、出力電圧VPUMPをアップするとき、抵抗素子RsからGNDへの放電電流をなくし、チャージポンプ回路30による出力負荷Cpの充電動作を妨げることはない。チャージポンプ回路30が停止中であるときにOSW_SWがLow、DWNBがLowの期間、スイッチSWを導通状態オン状態とし、チャージポンプ回路30の出力負荷Cpの蓄積電荷が、抵抗素子Rsを介してGNDに放電され、チャージポンプ回路30の出力電圧VPUMPが下がり、基準電圧VREFに近づくように作用する。すなわち、スイッチSWと抵抗素子Rsからなる回路18は、充電能力吐き出し電流の駆動能力に対して放電能力吸い込み電流の駆動能力が乏しいチャージポンプ回路30の出力電圧の降下を補助し、セットリング時間を短くする。なお、抵抗素子Rsに流れる電流は、チャージポンプ回路PUMP30の供給能力以下にすることが望ましい。チャージポンプ回路30が負電圧を出力する構成の場合も、同様にして、チャージポンプ回路30が動作中OSW_SWがHighのときは、スイッチSWはオフ状態に保たれ、チャージポンプ回路30がVPUMPを負側により深い電位とするにあたり、GNDから抵抗素子Rsを介し負荷Cpへの電流が流れ込むことをなくしている。そして、チャージポンプ回路30が停止中であるときにOSW_SWがLow、DWNBがLowの期間、スイッチSWを導通状態オン状態とし、チャージポンプ回路30の出力負荷CpをスイッチSWと抵抗素子Rsを介してグランドGNDに接続し、チャージポンプ回路30の出力電圧を負側により浅くするこの場合、負荷容量Cpの端子間電圧の絶対値が小さくなり、負荷容量Cpの電荷の放電となる。すなわち、回路18は、チャージポンプ回路30の出力電圧VPUMP<0の電位を上げて基準電圧VREFに近づくように作用し、セットリング時間を短縮する。<実施例>図2は、図1のチャージポンプ回路30の一例を説明する図である。本実施例では、内部電源電圧発生回路例えば図10の1-16として、負電圧VBBメモリセルトランジスタのバックゲートバイアス電圧基板電圧等を生成する回路を例に説明する。図2には、図1のレベル検出回路LEVEL_DET20と、チャージポンプ回路PUMP30の回路構成が示され、さらに、VBBの供給先であるメモリセルトランジスタのバックゲートバイアス電圧としてメモリセルの一部が模式的な部分断面図にて示されている。メモリセルトランジスタは、図1のメモリセルアレイ1-1中の1つのメモリセルのトランジスタである。図2を参照すると、チャージポンプ回路PUMP30は、レベル検出回路LEVEL_DET20の出力信号検出信号OSC_SWを第1の入力端子に受ける2入力NAND否定論理積回路31と、4段縦続接続したインバータCMOSインバータ321~324を備え、最終段のインバータ324の出力をNAND回路31の第2の入力端子に帰還入力したリングオシレータringosc.と、リングオシレータringosc.の出力に一端ゲートが接続されたMOSキャパシタ35と、MOSキャパシタ35の他端ソースとドレインの接続点にソースが接続され、ドレインとゲートがGNDに接続されたPMOSトランジスタ36と、MOSキャパシタ35の他端ソースとドレインとバックゲートが共通接続に、ドレインとゲートが接続されたPMOSトランジスタ37とを備え、PMOSトランジスタ37のソース端子電圧がVBBとして出力される。インバータCMOSインバータ321~324の段数は4段に制限されるものでないことは勿論である。図2に模式的に示すように、チャージポンプ回路PUMP30の出力電圧負電圧VBBは、メモリセルが形成されるPウェルp-WELLのウェルコンタクトに接続され、負電圧例えば-0.5V程度を供給する。図2において、メモリアレイ部分断面図のPウェルp-WELL内の2つのNは、メモリセルトランジスタNMOSトランジスタのソース、ドレインをなすN拡散層highly-dopednregionであり、Gはゲート電極である。図2のP型基板p-Subにおいて、Pウェルp-WELLと不図示のNウェルよりも深い位置にディープNウェルD-nWELLを備え、ディープNウェルD-nWELLはNウェル同士を接続し、Nウェルの抵抗を減少させてラッチアップ耐圧を向上させるトリプルウェル構造を有する。なお、図2ではPウェルp-WELLとディープNウェル間の接合容量を負荷容量Cpとして示している。図2に示すように、チャージポンプ回路PUMP30の出力は、さらに直列抵抗R2、R1を介して第2の基準電圧VREF2に接続される。ここで、VREF1、VREF2は以下の大小関係を満たす。0<VREF1<VREF21コンパレータ21のマイナス入力端子-には第1の基準電圧VREF1が入力され、プラス入力端子は抵抗R2、R1の接続点に接続されている。特に制限されないが、コンパレータ21は、プラス入力端子の電圧がマイナス入力端子-の電圧VREF1よりも高いときに、出力OSC_SWをHighとし、プラス入力端子の電圧がマイナス入力端子-の電圧VREF1よりも低いとき、出力OSC_SWをLowとする。コンパレータ21のプラス入力端子の電圧Vは次式2で与えられる。V=VREF2-VBB×R2/R1R2VBB=R2/R1R2×VREF2R1/R1R2×VBB2式2から、VBBが負方向に深くなるにしたがい、コンパレータ21のプラス入力端子の電圧Vは下がる。コンパレータ21において、プラス入力端子の電圧V抵抗R2、R1の接続点の電位が、マイナス入力端子-の電圧V-=VREFよりも大のとき、コンパレータ21の出力信号OSC_SWはHighレベルとなり、チャージポンプ回路30を動作発振動作させる。コンパレータ21において、プラス入力端子の電圧Vがマイナス入力端子-の電圧V-=VREF1以下のとき、コンパレータ21の出力信号OSC_SWはLowレベルとなり、チャージポンプ回路30の動作を停止させる。本実施例では、コンパレータ21の出力信号OSC_SWをリングオシレータringosc.のNAND回路31に入力する発振制御信号として用いているため、コンパレータ21の入力を、図2のように接続しているが、図2とは逆に、コンパレータ21において、第1の基準電圧VREF1をプラス入力端子に入力し、マイナス入力端子-に抵抗R2、R1の接続点を接続する構成とした場合、第1の基準電圧VREF1と、抵抗R2、R1の接続点の電圧の大小関係と、コンパレータ21の出力信号OSC_SWのHigh、Lowの対応関係は、上記の逆の関係となる。コンパレータ21のプラス入力端子の電圧Vがマイナス入力端子-の電圧V-=VREFと等しくなるときV=V-=VREF1、VBBは次式3で与えられる。VBB=R1R2/R1×VREF1-R2/R1×VREF23図2において、第1、第2の基準電圧VREF1、VREF2は不図示の基準電圧発生回路から供給される。VREF1とVREF2の一方又は両方は、ヒューズROM図1-17に書き込まれた内部電圧トリミング情報に基づき、基準電圧発生回路の基準電圧が電圧調整される。リングオシレータringosc.において、OCS_SWがHighのとき、NAND回路31はインバータとして動作し、全体でインバータ5段のリングオシレータとして発振する。NAND回路31、インバータ32の遅延時間をともにtdとすると、N段のインバータのリングオシレータringosc.の発振周波数foscは次式4で与えられる。fosc=1/2×N×td4これは、リングオシレータringosc.のループを信号が2周すると元に戻り1周期=1/foscとなるためである。なお、インバータ1段あたりの遅延tdは、例えば次式5で近似される。CLoad×VDD/μ×Cox×W/L×VDD-VTHα5VDDは電源電圧、VTHは閾値電圧を、μはキャリア移動度、Coxは単位面積あたりのゲート酸化膜容量、Wはゲート幅、Lはゲート長、CLoadはインバータの出力負荷容量、α=1~2は短チャネル効果に依存した値である。OCS_SWがHighのとき、ノードBはリングオシレータringosc.の発振動作に対応して、Low/HighVDD電位、GND電位と変化する。一方、OCS_SWがLowのとき、NAND回路31の出力はHigh固定であり、ノードBはHigh固定となり、リングオシレータringosc.は発振を停止する。OCS_SWがHighのとき、すなわち、リングオシレータringosc.の発振動作時、インバータ324の出力ノードBがHighとなると、MOSキャパシタ35の一端ゲート端子はVDD電位、他端ノードAはGND電位となり、MOSキャパシタ35の端子間電圧ノードBとA間の電圧はVDDとなる。この状態からインバータ324の出力ノードBがLowとなると、ノードBに接続するMOSキャパシタ35の一端ゲート端子側はGND電位となり、MOSキャパシタ35の蓄積電荷に変化はなく、その端子間電圧はVDDであることから、MOSキャパシタ35の他端ノードAは、0-VDD=-VDDとなる。PMOSトランジスタ37のソース電位=VBBが、式3の値よりも高い例えば0Vのとき、ダイオード接続されたPMOSトランジスタ37のゲートとドレインの電位は、ノードAの電位=-VDD<0であることから、PMOSトランジスタ37のゲートソース間電圧の絶対値|VGS|は、その閾値電圧の絶対値|VTH|よりも大となり、PMOSトランジスタ37は導通するPMOSトランジスタ37のドレインソース間電圧VDS=ゲートソース間電圧VGSであり、|VDS|>|VGS-VTH|であるため、飽和領域で動作する。導通状態のときのPMOSトランジスタ37のゲートソース間電圧をVGSとすると、VBBの電位は、次式6で与えられる。VBB=-VDD|VGS|6MOSキャパシタ35の他端のノードAの電位が-VDDのとき、PMOSトランジスタ36のゲート電位=GND電位の方が、PMOSトランジスタ36のソース電位=-VDDよりも高いためゲートソース間電圧VGS>0、PMOSトランジスタ36は非導通オフとなる。なお、図2の回路は、DRAMでは、一般に、VBB発生回路とも呼ばれる。図3は、図2のタイミングの一例を模式的に示すタイミング波形図である。図3には、電源電圧VDD内部電源電圧、内部リセット信号RESET、内部トリミング信号TRIM、OSC_SW、図2のチャージポンプ回路VBBの電圧波形が示されている。このVBBの電圧波形として、実施形態図1の制御回路10を備えているのVBB電圧波形が実線で示されており、比較例図1の制御回路10を備えないのVBB電圧波形が破線で示されている。電源の投入時、電源電圧VDDがGND電位から立ち上がる。電源電圧VDDが最小動作電圧VDDminとなると、回路は動作可能となり、図2のコンパレータ21のプラス入力端子の電圧Vがマイナス入力端子-の電圧V-=VREF1よりも高いため、コンパレータ21の出力OSC_SWがHighとなり、チャージポンプ回路30のリングオシレータが発振動作し、出力電圧VBBは負方向に深くなる。コンパレータ21のプラス入力端子の電圧Vが、マイナス入力端子-の電圧V-以下となるとすなわち、VBBが式3の値以下となると、OSW_SWはLowとなり、チャージポンプ回路30のリングオシレータが発振を停止する。外部リセット信号/RESETLowパルスが入力され、リセット動作半導体装置内のレジスタ等の初期化等が行われ、ヒューズROM図10の1-17から内部電圧トリミング情報が読み出され、図2における基準電圧VREF1、VREF2の電圧調整等が行われる。外部リセット信号/RESETの反転信号に対応する内部リセット信号RESETのHighからLowへの遷移に応答して、図1のパルス生成回路PULSE_GEN12からワンショットのHighパルスが生成され、インバータ14よりLowパルスの信号DWNBが出力され、図1のスイッチSWがオンする。このため、VBBが電源オン時の初期設定値負電圧よりも浅い負電圧への設定の安定化時間セットリング時間を速めることができる。すなわち、内部リセット信号RESETのHighからLowへの立ち下がりのタイミングからtf<200μ秒の期間内にVBBは、より浅い負電圧に電圧調整される。一方、比較例では、図1の制御回路10を有しないため、外部リセット信号/RESETの入力に応じて、ヒューズROMから内部電圧トリミング情報が読み出され、図2における基準電圧VREF1、VREF2の電圧調整等が行われるが、VBBを電源オン時の初期設定値よりも浅い負電圧に設定するには、後述される式8、9等に示すように、長時間を要する図3のVBB電圧波形において破線で示す比較例の波形参照。このように、比較例では、VBBの内部電圧トリミング情報の電位への上昇は、200μ秒以内には行われない。つづいて、内部トリミング信号TRIMのHighパルスが入力されるとこのとき、内部リセット信号RESETはLow、図1のパルス生成回路PULSE_GEN12からワンショットのHighパルスが生成され、インバータ14よりLowパルスの信号DWNBが出力され、図1のスイッチSWがオンして、VBBの電位は、電源オン時の設定値より浅い電位に設定される。一方、比較例では、図1の制御回路10を有せず、VBBの破線の波形に示すように、内部トリミング信号TRIMに基づき、VBBをより浅い負電圧に設定する電圧調整は200μ秒以内には行われない。さらに、内部トリミング信号TRIMのHighパルスが入力され、VBBの電位が上昇した結果、コンパレータ21のプラス入力端子の電圧V上式2がマイナス入力端子-の電圧V-=VREF1よりも高くなると、コンパレータ21の出力OSC_SWはLowからHighに変化し、チャージポンプ回路30のリングオシレータが発振動作し、VBBは負方向により深くなる。コンパレータ21のプラス入力端子の電圧Vがマイナス入力端子-の電圧V-=VREF1と等しくなるかこのとき、VBBは式3で与えられる、それ以下となると、OSW_SWはLowとなり、チャージポンプ回路30は動作を停止する。図2のチャージポンプ回路30において、VBBを負電位側に深くする能力負電位の絶対値をより大とする能力、すなわち、電流を吸い込む能力吸い込み電流駆動能力は数mAと大きいPMOSトランジスタ37の電流駆動能力例えばゲート幅Wに依存する。しかしながら、図2のチャージポンプ回路30において、負電圧VBBを浅くする能力深い負電圧から浅い負電圧とする能力、すなわち、電流を吐き出す能力吐き出し電流駆動能力は、基本的にはない。電流の吐き出し吐き出し電流の供給は、レベル検出回路LEVEL_DET20内の抵抗R1、R2に流れる電流ISによって行われる。レベル検出回路LEVEL_DET20内の分圧抵抗R1、R2を流れる電流ISは、通常、uAオーダー以下であり、吸い込み電流数mAと比べて非常に小さい。なお、電流ISを小さくするのは、スタンバイ時の消費電流を低減するためである。図2において、VBBを現在の電位から負電位側にさらに深くするよりも浅くする方が時間がかかる。例えば、図2のPウェルp-WELLとディープNウェルD-nWELLの容量Cpを50nF、VREF2から抵抗R1、R2に流れる電流Isを1uAとすると、VBBを現在の電位からδV=0.1Vだけ浅くするために要する時間δt1は、次式7で与えられる。δt1=Cp×δV/Is=50nF×0.1V/1uA=5ms7一方、吸い込み電流SinkCurrentの駆動能力を1mAとすると、VBBを現在の電位からδV=0.1Vだけ負側に深くするために要する時間δt2は、次式8で与えられる。δt2=Cp×δV/1mA=50nF×0.1V/1mA=5μs8さらに、δV=0.5Vとしても、δt2=Cp×δV/1mA=50nF×0.5V/1mA=25μs9と短い。前述のように、DDR3SDRAMでは、外部からのリセット信号により、内部のコマンドレジスタのリセットやヒューズROMから内部電圧トリミング値情報や欠陥メモリセルの置換情報等を取り出すようにしている。この一連の動作は、例えば200us以内に終了するように設計する必要がある。このため、VBBでは、図3に示すように、電源VDD投入時の値より、内部リセット信号RESETがHighとなり、ヒューズROMから読み出した値トリミングコードの方が浅いと、VBBをより浅い負電圧に調整する場合、規定の200us以内に電圧調整が間に合わないことになる。また、ウェハテスト時において、内部電源電圧のトリミング時にも、同様のことが生じる。この結果、テスト時間の増加を招く。次に、パルス生成回路PULSE_GEN12について説明する。図4は、図1、図2の構成に用いられるパルス生成回路PULSE_GEN12の具体的な回路構成の一例を示す図である。図4を参照すると、パルス生成回路PULSE_GEN12は、内部リセット信号RESETのHighからLowへの立ち下がりと、内部トリミング信号TRIMのLowからHighへの立ち上がりから、パルス幅twのパルスLowパルスを発生する。図5は、図4の回路の動作波形の一例を示す図である。図5には、図4のTRIM、RESET、ノードN4、N1、N3、N3、N5、DWNBの電圧波形が示されている。図4において、内部リセット信号RESETをインバータI6で反転した信号と内部トリミング信号TRIMを入力するOR回路OR1は、内部リセット信号RESETのHighからLowへの立ち下がり、又は、内部トリミング信号TRIMのLowからHighへの立ち上がりに応答して、出力を、LowからHighに遷移させる。OR回路OR1の出力を受ける遅延回路DLY1と、遅延回路DLY1の出力を反転させるインバータI1と、OR回路OR1の出力とインバータI1の出力を受けるNAND回路NA1は、いわゆる微分回路ワンショットパルス生成回路を構成している。NAND回路NA1は、内部リセット信号RESETのHighからLowへの立ち下がりエッジ、又は、内部トリミング信号TRIMのLowからHighへの立ち上がりエッジから、パルス幅1~2nsこのパルス幅はDLY1インバータI1の遅延時間の和に対応する程度のLowパルスをノードN4に出力する。NAND回路NA3、NA4は、出力が互いに相手の入力に交差接続され、SRセットリセットフリップフロップを構成している。ノードN4とノードN5はそれぞれ、SRフリップフロップのセット端子とリセット端子をなし、ノード4がLow、ノードN5がHighのとき、SRフリップフロップNA3、NA4はセットされ、NAND回路NA3の出力ノードN1をHighとする。ノード4がHigh、ノードN5がLowのとき、SRフリップフロップNA3、NA4はリセットされ、NAND回路NA3の出力ノードN1をLowとする。ノード4がHigh、ノードN5がHighのとき、SRフリップフロップNA3、NA4は前の状態を保持する。電源VDDにソースが接続されゲート同士が接続されたPMOSトランジスタM5、M6は、M7は第1のカレントミラーを構成し、PMOSトランジスタM5のドレインはゲートと接続され、第1のカレントミラーの入力ノードを構成し、抵抗Rを介してGNDに接続されている。ソースがGNDに接続されゲート同士が接続されたNMOSトランジスタM4、M3は第2のカレントミラーを構成し、NMOSトランジスタM4のドレインはゲートが接続され、第2のカレントミラーの入力ノードを構成し、PMOSトランジスタM6のドレイン第1のカレントミラーの第1の出力ノードに接続されている。ソースが電源VDDに接続され、ゲートがSRフリップフロップNA3、NA4の出力ノードN1に接続されたPMOSトランジスタM1と、ソースがNMOSトランジスタM3のドレインに接続され、ゲートがノードN1に接続され、ドレインがPMOSトランジスタM1のドレインに接続されたNMOSトランジスタM2は第1のCMOSインバータを構成する。ソースがPMOSトランジスタM7のドレイン第1のカレントミラーの第2の出力ノードに接続され、ゲートがノードN2に接続されたPMOSトランジスタM8と、ソースがGNDに接続され、ドレインがPMOSトランジスタM8のドレインに接続され、ゲートがノードN2に接続されたNMOSトランジスタM9は第2のCMOSインバータを構成する。PMOSトランジスタM6には、PMOSトランジスタM5のミラー電流が流れる。ノードN2がHighレベルとなり、NMOSトランジスタM2が導通するとき、NMOSトランジスタM2、M3には、NMOSトランジスタM4のミラー電流、したがって、PMOSトランジスタM5のドレイン電流と等しい電流値が流れる。ノードN2がLowレベルとなり、PMOSトランジスタM8が導通するとき、PMOSトランジスM8、M7には、PMOSトランジスタM5と同じ電流値が流れる。PMOSトランジスタM5に流れるドレイン電流IDは、電源電圧VDDと抵抗Rによって規定される。容量Cの放電電流は、電流源をなすNMOSトランジスタM3のドレイン電流、したがってPMOSトランジスタM5のドレイン電流によって規定される。第2のCMOSインバータM8、M9の出力インバータI3の入力ノードの充電は電流源トランジスタM7のドレイン電流、したがって、PMOSトランジスタM5のドレイン電流によって規定される。PMOSトランジスタM5に流れるドレイン電流IDは次式11で表され、図4の接続から式11を満たす。ID=β/2×VGS-VTH210β=μ×Cox×W/L11μは移動度、Coxは単位面積のゲート絶縁膜容量、Wはゲート幅、Lはゲート長、VGS<0はPMOSトランジスタM5のゲートソース間電圧、VTH<0はPMOSトランジスタM5の閾値電圧ID×R-VGS=VDD12式10からVGS=-√2×ID/βVTH13これを12に代入して√IDに関して解くと、次式14で与えられる。√ID=-√2/β√{2/β4×R×VDDVTH}/2×R14容量Cに蓄積された電荷Q=C×VDDの放電時間tをQ/IDで近似するとIDは式13の√IDの右辺を2乗して得られる、容量Cに蓄えられた電荷Qを放電する時間tは、電源電圧VDD、抵抗R、容量C、閾値電圧VTH等の値で決まる。インバータI3の出力ノードN3とSRフリップフロップNA3、NA4の出力ノードN1はNAND回路NA5に入力され、NAND回路NA5の出力はインバータI5に入力され、さらにインバータI6を通してDWNBが出力される。インバータI6は、図1のインバータ14に対応する。NAND回路NA5の出力N6は遅延回路DLY2に入力される。遅延回路DLY2と、遅延回路DLY2の出力を反転させるインバータI2と、NAND回路NA5の出力N6とインバータI2の出力を受けるNAND回路NA1は、いわゆる微分回路ワンショットパルス生成回路を構成し、NAND回路NA5の出力のLowからHighへの立ち上がりエッジからパルス幅1~2nsこのパルス幅はDLY2インバータI2の遅延時間の和に対応する程度のLowパルスを、NAND回路NA2は、ノードN5に出力する。ノードN5のLowパルスを受けてSRフリップフロップNA3、NA4はリセットされ、その出力ノードをLowとする。図5を参照して、図4の回路の動作を説明する。内部リセット信号RESETがHighからLowとなると、インバータI6の出力はHighとなり、OR1の出力もHighとなり、OR1の出力の立ち上がりエッジから、DLY1インバータI6の遅延時間のパルス幅のLowパルスがN4に出力され、NAND回路NA3の出力ノードN1はHighにセットされる。ノードN1のLowからHighへの遷移を受け、NMOSトランジスタM2がオンし、ノードN2の電荷容量C2の蓄積電荷を放電するノードN1がLowのとき、PMOSトランジスタM1がオンし、ノードN2はVDDに充電されている。ノードN2の電位が下降した結果、NMOSトランジスタM9がオフし、PMOSトランジスタM8がオンすると、インバータI3の入力ノードは電源電位VDDとなり、インバータI3の出力ノードN3はHighからLowに変化する。ノードN3がHighからLowへ遷移すると、NAND回路NA5の出力N6はHighとなる。DWNBもLowからHighとなる。NAND回路NA2は、出力N6のHighへの立ち上がりエッジから、遅延回路DLY2とインバータI2の遅延時間の和に対応するパルス幅のLowパルスをノードN5に出力する。ノードN5のLowパルスのパルス幅はパルス幅1~2ns程度とされる。ノードN5のLowパルスに応答してSRフリップフロップNAND回路NA3、NA4はリセットresetされ、SRフリップフロップの出力ノードN1はLowにリセットされる。NAND回路NA5の出力はHighに保持される。ノードN1のLowに応答してPMOSトランジスタM1がオンし、NMOSトランジスタM2がオフし、ノードN2は電源電位VDDとなる。ノードN2がVDDとなると、NMOSトランジスタM9がオンし、インバータI3の出力ノードN3はHighとなる。NAND回路NA5の出力N6はHighに保持される。つぎにTRIMに端子Highパルス列が入力されると、Highパルスに対応してSRフリップフロップがセットされ、ノードN1がHighとされる。TRIM端子に各Highパルス列に対応してノードN4にはLowパルスが出力され、SRフリップフロップNA3、NA4はその都度セット状態とされるが、出力N1はHighに保持される。ノードN1がHighとなるとNMOSトランジスタM2がオンし、ノードN2の電荷容量C2の蓄積電荷を放電するノードN1がLowのとき、PMOSトランジスタM1がオンし、ノードN2はVDDに充電されている。ノードN2の電位が下降した結果、NMOSトランジスタM9がオフし、PMOSトランジスタM8がオンすると、インバータI3の入力ノードは電源電位VDDとなり、インバータI3の出力ノードN3はHighからLowに変化する。ノードN3がHighからLowへ遷移すると、NAND回路NA5の出力N6はHighとなる。DWNBもLowからHighとなる。NAND回路NA2は、出力N6のHighへの立ち上がりエッジから、遅延回路DLY2とインバータI2の遅延時間の和に対応するパルス幅のLowパルスをノードN5に出力する。ノードN5のLowパルスに応答してSRフリップフロップNAND回路NA3、NA4はリセットresetされ、SRフリップフロップの出力ノードN1はLowにリセットされる。NAND回路NA5の出力はHighに保持される。ノードN1のLowに応答してPMOSトランジスタM1がオンし、NMOSトランジスタM2がオフし、ノードN2は電源電位VDDとなる。ノードN2がVDDとなると、NMOSトランジスタM9がオンし、インバータI3の出力ノードN3はHighとなる。NAND回路NA5の出力N6はHighに保持される。出力DWNBは、ノードN1のHighへの立ち上がりにより、HighからLowとなったのち、ノードN2の放電によりノードN3がLowとなることで、再びHighになるまでの期間、Lowとされる。DWNBのLow期間は、例えばスペック仕様の200usから20us~30us程度にするのが妥当である。図1では、レベル検出回路20の出力OSC_SWがHighの期間は、NOR回路16の出力がLowとなり、スイッチSWを非導通とするオフする。これは、チャージポンプ回路30のポンピングを速くするための配慮である。すなわち、例えばポンプアップ時も、スイッチSWをオンしておくと、その分、充電電流が減少し、ポンプアップが遅くなるためである。図6は、図2のチャージポンプ回路30に対応する図1の回路18VBB引き抜き回路ともいうのスイッチSWと抵抗素子Rsの構成例を示す図である。図6を参照すると、DWNBとOSC_SWを入力するNOR回路16は、図1のNOR回路16である。インバータI11、PMOSトランジスタM11、M12、NMOSトランジスタM13、M14は、VDD-VSSVSS=0Vの振幅を、VDD-VBBVBB<0の振幅にするためのレベルシフト回路である。レベルシフト回路は、NOR回路16の出力を入力するインバータI11と、ソースが電源に接続されたPMOSトランジスタM11、M12と、ソースが負電源VBB図2のVBBに接続されたNMOSトランジスタM13、M14、M15を備えている。PMOSトランジスタM11、M12のゲートはインバータI11の出力とNOR回路16の出力にそれぞれ接続されている。NMOSトランジスタM13、M14のそれぞれゲートは他方のドレインに交差接続され、NMOSトランジスタM13、M14のドレインはPMOSトランジスタM11、M12のドレインにそれぞれ接続されている。NMOSトランジスタM15のゲートはNMOSトランジスタM14のゲートと共通接続され、NMOSトランジスタM15のドレインはGNDに接続されている。NMOSトランジスタM15は、NOR回路16の出力がHighのとき、導通オンし、オン時に、スイッチSWを兼ねた抵抗素子Rsとして機能する。DWNBがLow、OSW_SWがLowのとき、NOR回路16の出力はHighとなり、インバータI11の出力はLowとなり、PMOSトランジスタM11が導通オンし、PMOSトランジスタM12が非導通オフとなり、PMOSトランジスタM11のドレインは電源電圧VDDとなる。PMOSトランジスタM11のドレインにゲートが接続されたNMOSトランジスタM14とM15は、それぞれのゲート電圧が電源電圧VDDとなるため、ともに導通オンする。このとき、NMOSトランジスタM14のドレイン電位はVBBとなり、NMOSトランジスタM14のドレインにゲートが接続されたNMOSトランジスタM13は非導通オフとなる。VBBとGND間のNMOSトランジスタM15のオン抵抗が、図1の抵抗素子Rsに対応する。DWNB、OSW_SWの一方がHighのとき、NOR回路16の出力はLowとなり、インバータI11の出力はHighとなり、PMOSトランジスタM12が導通オンし、PMOSトランジスタM11が非導通オフとなり、PMOSトランジスタM12のドレインは電源電圧VDDとなる。このため、NMOSトランジスタM13が導通オンし、NMOSンジスタM13のドレイン電位はVBBとなる。このため、NMOSトランジスタM14、M15はともに非導通オフとなる。以上、負の電圧VBBを発生するVBB発生回路を例に説明したが、ワード線用の正の高電圧昇圧電圧:3.0Vを発生するVPP発生回路でも、同様な現象が起こる可能性があり、VPP発生回路にも、本発明は有効である。この場合、チャージポンプ回路30は、VDD=1.5Vとすると、2倍程度の電圧を生成するダブラで構成され、VBBはVPPとなり、ワード線駆動回路サブワードドライバに供給される。<実施形態2>本発明の別の実施形態を説明する。上記関連技術の分析で説明した問題点は、チャージポンプ回路以外に、シリーズパスレギュレータを用いた内部電源電圧発生回路でも生ずる可能性がある。図7は、本発明の第2の実施形態の構成を示す図である。図7において、レベル検出回路LEVEL_DET20からの出力信号REG_SWは、シリーズパスレギュレータ40の出力電圧VREGを上昇させるときに、スイッチSWをオフするための信号である。レベル検出回路LEVEL_DET20において、シリーズパスレギュレータ40の出力電圧VREが基準電圧VREFよりも低いときVREF>VREG、レベル検出回路LEVEL_DET20の出力信号REG_SWはHighとなる。パルス生成回路12は、図1の実施形態1と同様、内部リセット信号RESETと内部トリミング信号TRIMを入力し、リセット信号RESETのHighからLowへの遷移、又は、内部トリミング信号TRIMのLowからHighへの遷移に応答して、所定の時間幅tWのHighパルス信号を生成し、インバータ14で反転してパルス幅tWのLowパルス信号DWNBを出力する。REG_SWとDWNBを受けるNOR回路16は、REG_SWがLow、DWNBがLowのとき、Highを出力し、回路引き抜き回路:放電回路18のスイッチSWを導通オンさせ、出力負荷容量Cdの電荷を、抵抗素子Rsを介してGND側に放電する。NOR回路16は、REG_SWがHighのときは、Lowを出力し、回路18のスイッチSWを非導通オフさせる。スイッチSWを非導通オフとすることで、シリーズパスレギュレータ40の出力電圧VREGをアップするとき、回路18の抵抗素子Rsへのバイパス電流をなくし、負荷Cdの充電速度を速くする。<実施例>図8は、図7のシリーズパスレギュレータ40の構成の一例を示す図である。シリーズパスレギュレータ3端子レギュレータは、一般に入力端子と出力端子間に接続される制御用トランジスタパワートランジスタと、出力端子とGND間に接続される分圧抵抗と分圧抵抗の分圧電圧と基準電圧を比較する誤差増幅回路を備え、誤差増幅回路の出力で制御用トランジスタの導通非導通オンオフを制御する構成とされる。図8では、シリーズパスレギュレータをボルテージフォロワ構成バッファとしたものである。なお、VREGを電源VDDを分圧抵抗で分圧した電圧としてもよいことは勿論である。シリーズパスレギュレータ40は、アクティブ時にのみ動作する第1のバッファ回路ボルテージフォロワ41と、アクティブ時とスタンバイ時を含めて常時動作する第2のバッファ回路Standbybuff42を並列接続して構成される。すなわち、第1、第2のバッファ回路41、42の出力は、出力端子VREGに共通接続されている。第1のバッファ回路41は、GNDVSSにソースが接続され、ゲートにACT信号を入力するNMOSトランジスタ電流源トランジスタM25と、共通接続されたソースがNMOSトランジスタM25のドレインに接続され、差動対をなすNMOSトランジスタM23、M24と、電源VDDにソースが接続され、ゲート同士が接続され、ドレインがNMOSトランジスタM23、M24のドレインにそれぞれ接続されカレントミラーをなすPMOSトランジスタM21、M22トランジスタM21のドレインとゲートが接続され、カレントミラーの入力トランジスタを構成すると、ソースが電源VDDに接続され、ゲートがカレントミラーM21、M22の出力トランジスタM22のドレイン誤差増幅器の出力に接続され、ドレインが出力VRREGに接続されたPMOSトランジスタM26パワートランジスタを備えている。NMOSトランジスタM24のゲートには基準電圧VREFが入力され、NMOSトランジスタM23のゲートは、出力端子VREGに接続されている。第2のバッファ回路Standbybuff42は、第1のバッファ回路41と同様の構成とされるが、電流源トランジスタM25のゲートを定電圧でバイアスする構成としたものである。第2のバッファ回路Standbybuff42のトランジスタのサイズは、アクティブ時にのみ動作する第1のバッファ回路41よりも小さく、スタンバイ時の消費電流を抑制する構成とされている。さらに、VREGにドレインが接続されGNDにソースが接続され、ゲートにVBを入力するNMOSトランジスタM27を備え、VREGとGND間には抵抗Rと容量Cからなる位相補償回路が接続されている。第1、第2のバッファ回路41、42とも、VREGの充電能力吐き出し電流駆動能力:PMOSトランジスタM6のドレイン電流の駆動能力が大きいが、VREGの放電能力吸い込み電流駆動能力は小さい。VREGの吸い込み能力は、NMOSトランジスタM27で決まるが、吸込み電流IBNMOSトランジスタM27のドレイン電流は、通常uAオーダーの値に設定される。これは、図2を参照して説明したチャージポンプ回路30の場合と同様、スタンバイ時の消費電流を抑えるためである。図9は、図7の回路18の一具体例を示す図である。図9を参照すると、シリーズパスレギュレータ40の出力VREGとGND間に接続され、ゲートにNOR回路16の出力を受けるNMOSトランジスタM31は、図7のスイッチSWと抵抗素子Rsを1つの併せた回路として機能する。すなわち、REG_SWがLow、DWNBがとともにLowのとき、NOR回路16の出力はHighとなり、NMOSトランジスタM31のゲートを電源電圧VDDとし、NMOSトランジスタM31を導通させる。NMOSトランジスタM31のオン抵抗が、図7の抵抗素子Rsとなる。上記した実施形態によれば、リセット信号投入-解除後、またはトリミング信号投入後、一定時間だけ内部電源の負荷電流を増加させる回路を付加する。これにより、内部電圧の放電時間が短くなり、スタンバイ時の消費電流を抑えながら内部電圧の変化を速くできる。上記実施形態では、DRAMの内部電源電圧発生回路を例に説明したが、本願の技術思想は、DRAMに制限されるものでなく、任意の内部電源電圧発生回路に適用可能である。また、本願の内部電源電圧発生回路の回路形式は問わない。本願の技術思想は、内部電源電圧発生回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。