"半導体チップとなる部分が複数並んで形成された半導体基板の面上に、複数の半導体チップを前記半導体チップとなる部分毎に積層する工程と、前記半導体基板及び前記複数の半導体チップの各隙間に第1の封止体を充填しながら、前記複数の半導体チップを第1の封止体で封止する工程と、前半導体基板を前記半導体チップとなる部分毎に個々のチップ積層体に分割する工程とを含むことを特徴とする半導体装置の製造方法。基材の一面から深さ方向の中途部に亘って埋め込まれた貫通電極と、前記基材の一面に位置して前記貫通電極と接続された第1の接続端子とが、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、前記半導体基板の一面に接着層を介してサポート基板を貼着する工程と、前記半導体基板の他面を前記貫通電極が露出するまで研削する工程と、前記半導体基板の他面に前記貫通電極と接続された第2の接続端子を形成する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第1の接続端子と、前記基材の他面に前記貫通電極と接続された第2の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層することを特徴とする請求項2に記載の半導体装置の製造方法。前記第1の封止体で封止されたチップ積層体の全体を覆うように前記半導体基板の他面側を第2の封止体で封止する工程を含むことを特徴とする請求項3に記載の半導体装置の製造方法。配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第1及び第2の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、前記第1及び第2の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第3の封止体で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項4に記載の半導体装置の製造方法。基材の他面から深さ方向の中途部に亘って埋め込まれた貫通電極と、前記基材の他面に位置して前記貫通電極と接続された第2の接続端子とが、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第1の接続端子と、前記基材の他面に前記貫通電極と接続された第2の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層する工程と、前記半導体基板の前記半導体チップとなる部分の分割線に沿って、前記基材の他面から深さ方向の中途部に亘って切り欠かれた溝部を形成する工程と、前記半導体基板の他面側に接着層を介してサポート基板を貼着する工程と、前記半導体基板の一面を前記貫通電極が露出するまで研削する工程と、前記半導体基板の一面に前記貫通電極と接続された第1の接続端子を形成する工程とを含み、前記研削時に前記溝部の間で前半導体基板が前記半導体チップとなる部分毎に分割されることを特徴とする請求項1に記載の半導体装置の製造方法。配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第1の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、前記第1の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第2の封止体で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第3の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最下層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第3の接続端子と前記第1の接続端子とを接合することにより行うことを特徴とする請求項5又は7に記載の半導体装置の製造方法。基材の他面に位置して第2の接続端子が、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第1の接続端子と、前記基材の他面に前記貫通電極と接続された第2の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第1の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、前記第1の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第2の封止体で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項9に記載の半導体装置の製造方法。前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第3の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの他面と前記配線基板となる部分とを対向させながら、その間にある前記第2の接続端子と前記第3の接続端子とを接合することにより行うことを特徴とする請求項10に記載の半導体装置の製造方法。前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項8又は11に記載の半導体装置の製造方法。前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項8又は11に記載の半導体装置の製造方法。ところで、上述したチップ積層体を作製する工程において、吸着ステージ上に半導体チップを安定的に吸着保持できず、この半導体チップ上にボンディングツールを用いて半導体チップをフリップ実装する際に、超音波を印加することが困難となることがあった。この場合、高温例えば300°C程度による熱圧着が必要となるため、半導体チップの信頼性が熱の影響により低下する懸念がある。本発明に係る半導体装置の製造方法は、半導体チップとなる部分が複数並んで形成された半導体基板の面上に、複数の半導体チップを半導体チップとなる部分毎に積層する工程と、半導体基板及び複数の半導体チップの各隙間に第1の封止体を充填しながら、複数の半導体チップを第1の封止体で封止する工程と、半導体基板を半導体チップとなる部分毎に個々のチップ積層体に分割する工程とを含むことを特徴とする。以上のように、本発明では、半導体基板の状態で吸着ステージ上に安定的に吸着保持できるため、この半導体基板上にボンディングツールを用いて複数の半導体チップを積層する際に、従来のような高温による熱圧着が不要となり、それよりも低温で超音波を印加した熱圧着が可能となる。したがって、本発明によれば、半導体チップへの熱の影響を低減できるため、信頼性の高い半導体装置を製造することが可能である。また、本発明よれば、個々のチップ積層体に分割されるまでの間、この半導体基板のまま取り扱うことができるため、組立工程の効率化を図ることが可能である。以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。[第1の実施形態]半導体装置先ず、第1の実施形態として図1に示すCoC型の半導体パッケージ1Aについて説明する。この半導体パッケージ1Aは、図1に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Aと、このチップ積層体3Aを封止する第1の封止体4と、この第1の封止体4を覆った状態で配線基板2の一面を封止する第2の封止体5a及び第3の封止体5bと、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Aが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビア貫通電極や配線パターンなどの引回し配線部9図1中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Aは、配線基板2側から順に、IFチップ第1の半導体チップ10と、複数本例では4つのメモリーチップ第2の半導体チップ11a~11dとが積層された構造を有している。IFチップ10は、各メモリーチップ11a~11dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたものであり、平面視で矩形状を為すと共に、上記配線基板2よりも小さい形状を有している。また、IFチップ10は、一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。さらに、IFチップ10の第1のバンプ電極12aは、配線基板2のパッド電極7との間隔に合わせて、第2のバンプ電極12b及び貫通電極13よりも広い間隔200μm以上を有している。このため、IFチップ10では、第1のバンプ電極12aと貫通電極13との間に、再配線のための配線パターン図示せず。を設けて、配線基板2のパッド電極7との間隔調整を行っている。なお、本例では、厚み50μm程度のIFチップ10を用いている。メモリーチップ11a~11dは、DRAMDynamicRandomAccessMemory回路などが形成されたものであり、平面視で矩形状を為すと共に、IFチップ10よりも小さい形状を有している。また、各メモリーチップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。なお、本例では、厚み50μm程度のメモリーチップ11a~11dを用いている。そして、これらIFチップ10及び複数のメモリーチップ11a~11dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されることによって、チップ積層体3Aを構成している。また、チップ積層体3Aは、IFチップ10を下方に向けた状態で、このIFチップ10の一面と配線基板2の一面実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7とを接合することによって、配線基板2の一面に実装されている。さらに、このチップ積層体3Aは、配線基板2の一面とIFチップ10の一面との間に充填された絶縁性の接着部材14を介して配線基板2の実装領域2aに接着固定されている。なお、チップ積層体3Aは、配線基板2のパッド電極7上にワイヤーバンプ接合部材を設けて、このワイヤーバンプを介して第1のバンプ電極12aとパッド電極7とを接合することによって、配線基板2の一面に実装することも可能である。第1の封止体4は、チップ積層体3Aを構成するIFチップ10及び複数のメモリーチップ11a~11dの各隙間に充填されたアンダーフィル材によって、チップ積層体3Aを封止している。第2の封止体5aは、第1の封止体4で封止された複数のメモリーチップ11a~11dの全体を覆うモールド樹脂によって、チップ積層体3Aの他面側を全面的に封止している。第3の封止体5bは、第1及び第2の封止体4,5aで封止されたチップ積層体3Aの全体を覆うモールド樹脂によって、配線基板2の一面側を全面的に封止している。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法として、上記図1に示す半導体パッケージ1Aの製造工程について説明する。上記半導体パッケージ1Aを製造する際は、先ず、上述したIFチップ10の上に複数のメモリーチップ11a~11dが積層されたチップ積層体3Aを作製する。具体的には、先ず、図2に示すように、上記IFチップ10となる部分が複数並んで設けられた半導体基板10Aを用意する。この半導体基板10Aは、上記IFチップ10よりも大きい厚みを有するシリコン基材10aからなり、上記IFチップ10となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記IFチップ10となる部分を個々のIFチップ10として切り出すことが可能となっている。また、半導体基板10Aの上記IFチップ10となる部分には、それぞれシリコン基材10aの一面から深さ方向の中途部に亘ってCu等の導体が埋め込まれた貫通電極13と、シリコン基材10aの一面に位置して貫通電極13と接続された第1のバンプ電極12aとが設けられている。次に、図3に示すように、この半導体基板10Aの一面、すなわち第1のバンプ電極12aが形成された側の面に、接着層30を介してサポート基板31を貼着する。接着層30には、例えば紫外線硬化型のアクリル系接着剤を用いることができ、この接着層30は、シリコン基材10aの一面に所定の厚み例えば20μm程度で形成された上記第1のバンプ電極12aを覆うのに十分な厚み例えば50μm程度を有している。サポート基板31には、半導体基板10Aを支持するのに十分な剛性を有するガラス等の透明基板を用いることができる。次に、図4に示すように、半導体基板10Aの他面を貫通電極13が露出するまで研削バックグラインドする。本例では、半導体基板10Aが50μm程度の厚みとなるまで研削する。その後、この薄型化された半導体基板10Aの他面に上記貫通電極13と配線パターンを介して接続される第2のバンプ電極12bを形成する。次に、図5に示すように、この半導体基板10Aの面上に、上記複数のメモリーチップ11a~11dを上記IFチップ10となる部分毎に積層搭載フリップ実装する。具体的には、吸着ステージ図示せず。上に、サポート基板31側を下方に向けた状態で、半導体基板10Aを載置する。これにより、半導体基板10Aは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。この状態から、半導体基板10A上の上記IFチップ10となる部分に、ボンディングツール図示せず。を用いて、1層目のメモリーチップ11aを積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツールに設けられた吸引孔により1層目のメモリーチップ11aを吸引保持しながら、このボンディングツールがメモリーチップ11aを第1のバンプ電極12aが形成された面一面を下方に向けた状態で保持する。このボンディングツールは、1層目のメモリーチップ11aの一面と、その下にある上記IFチップ10となる部分の他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、1層目のメモリーチップ11aを上記IFチップ10となる部分に載置する。そして、この状態でボンディングツールが所定の温度例えば常温~150°C程度で加熱しながら荷重及び超音波を印加することによって、第1のバンプ電極12aと第2のバンプ電極12bとを超音波熱圧着により接合フリップチップボンディングする。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、1層目のメモリーチップ11aが上記IFチップ10となる部分にフリップチップ実装される。この状態から更に、上述した1層目のメモリーチップ11aをフリップチップ実装する場合と同様の方法を用いて、この1層目のメモリーチップ11a上に2層目のメモリーチップ11bと、この2層目のメモリーチップ11b上に3層目のメモリーチップ11cと、この3層目のメモリーチップ11c上に4層目のメモリーチップ11dとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板10Aの上記IFチップ10となる部分毎に繰り返す。次に、図6に示すように、半導体基板10A上に積層された複数のメモリーチップ11a~11dの各隙間に、ディスペンサー図示せず。を用いて、上記第1の封止体4となる液状のアンダーフィル材を充填する。このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。この状態から、アンダーフィル材を例えば150°C程度で加熱キュアすることで、このアンダーフィル材を硬化させる。これにより、半導体基板10Aの上記IFチップ10となる部分に積層された複数のメモリーチップ11a~11dの各隙間が上記第1の封止体4により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板10Aの上記IFチップ10となる部分毎に繰り返す。次に、図7に示すように、上記第1の封止体4により封止された複数のメモリーチップ11a~11dを覆うように半導体基板10Aの他面側を上記第2の封止体5aとなるモールド樹脂で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、半導体基板10Aの他面側を保持する下金型固定型と、半導体基板10Aの他面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記半導体基板10Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、半導体基板10Aの他面側が上記第2の封止体5aとなるモールド樹脂で完全に封止される。本発明では、上述したように、第1の封止体4で封止された複数のメモリーチップ11a~11dを半導体基板10A上に実装した後、この半導体基板10A上を上記第2の封止体5aとなるモールド樹脂で一括的に封止することで、ボイド気泡の発生を低減できる。次に、図8に示すように、上記第2の封止体5aで封止された半導体基板10Aの他面側にダイシングテープ40を貼着した後、サポート基板31側から紫外線を照射し、このサポート基板31を透過する紫外線によって接着層30の接着力を低下させる。そして、この接着層30と共にサポート基板31を除去し、半導体基板10の一面を露出させる。次に、図9に示すように、ダイシングブレード50を用いて、半導体基板10Aを第2の封止体5aと共にダイシングテープ40とは反対側からダイシングラインLに沿って切断し、上記IFチップ10となる部分を個々のチップ積層体3Aに分割する。そして、このチップ積層体3Aをダイシングテープ40から引き剥がす。これにより、図10に示すように、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aを一括して作製することができる。そして、このチップ積層体3Aは、収納用トレイ図示せず。に収容されて、次工程へと送られる。次に、図11に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、この母配線基板2Aの一面に、ディスペンサー図示せず。を用いて、NCPと呼ばれる液状の接着部材14を上記配線基板2となる部分の実装領域2a毎に塗布する。次に、図12に示すように、ボンディングツール図示せず。を用いて、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体3Aを吸引保持しながら、このボンディングツールがIFチップ10を下方に向けた状態でチップ積層体3Aを保持する。このボンディングツールは、IFチップ10の一面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7との位置を合わせた状態で、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第1のバンプ電極12aとパッド電極7とを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極12aとパッド電極7との間が電気的に接続フリップチップ接続されて、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材14は、母配線基板2Aの一面とIFチップ10の一面との間からはみ出した状態で硬化される。これにより、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aは、この接着部材14を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。次に、図13に示すように、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aを覆うように母配線基板2Aの一面側を上記第3の封止体5bとなるモールド樹脂で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1及び第2の封止体4,5aにより封止されたチップ積層体3Aが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板2Aの一面側が上記第3の封止体5bとなるモールド樹脂で完全に封止される。本発明では、上述したように、第1及び第2の封止体4,5aで封止されたチップ積層体3Aを母配線基板2A上に実装した後、この母配線基板2A上を上記第3の封止体5bとなるモールド樹脂で一括的に封止することで、ボイド気泡の発生を低減できる。次に、図14に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、マウントツール図示せず。を用いて、複数のはんだボール6をマウントツールで吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図15に示すように、母配線基板2Aの第3の封止体5b側にダイシングテープ60を貼着した後、ダイシングブレード図示せず。を用いて、母配線基板2Aを第3の封止体5bと共にダイシングテープ60とは反対側からダイシングラインLに沿って切断し、個々の半導体パッケージ1A毎に分割する。そして、これら半導体パッケージ1Aをダイシングテープ60から引き剥がすことで、上記図1に示す半導体パッケージ1Aを一括して製造することができる。以上のように、本発明では、上述した吸着ステージ上に半導体基板10Aを安定的に吸引保持できるため、この半導体基板10A上にボンディングツールを用いて複数のメモリーチップ11a~11dをフリップ実装する際に、従来のような高温例えば300°C程度による熱圧着が不要となり、例えば常温~150°C程度での超音波熱圧着による接合が可能となる。したがって、本発明によれば、これらメモリーチップ11a~11dへの熱の影響を低減できるため、信頼性の高い半導体パッケージ1Aを製造することが可能である。また、本発明によれば、半導体基板10Aを切断して個々のチップ積層体3Aに分割するまで、この半導体基板10Aのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。[第2の実施形態]半導体装置次に、第2の実施形態として図16に示すCoC型の半導体パッケージ1Bについて説明する。なお、以下の説明では、上記半導体パッケージ1Aと同等の部位については、図面において同じ符号を付すものとする。この半導体パッケージ1Bは、図16に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Bと、このチップ積層体3Bを封止する第1の封止体4と、この第1の封止体4を覆った状態で配線基板2の一面を封止する第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Bが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビア貫通電極や配線パターンなどの引回し配線部9図1中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Bは、配線基板2側から順に、IFチップ第1の半導体チップ10と、複数本例では4つのメモリーチップ第2の半導体チップ11a~11dとが積層された構造を有している。IFチップ10は、各メモリーチップ11a~11dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたものであり、平面視で矩形状を為すと共に、上記配線基板2よりも小さい形状を有している。また、IFチップ10は、一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。さらに、IFチップ10の第1のバンプ電極12a及び貫通電極13は、配線基板2のパッド電極7との間隔に合わせて、第2のバンプ電極12bよりも広い間隔200μm以上を有している。このため、IFチップ10では、第2のバンプ電極12bと貫通電極13との間に、再配線のための配線パターン図示せず。を設けて、配線基板2のパッド電極7との間隔調整を行っている。なお、本例では、厚み50μm程度のIFチップ10を用いている。メモリーチップ11a~11dは、DRAMDynamicRandomAccessMemory回路などが形成されたものであり、平面視で矩形状を為すと共に、IFチップ10よりも小さい形状を有している。また、各メモリーチップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。なお、本例では、厚み50μm程度のメモリーチップ11a~11dを用いている。そして、これらIFチップ10及び複数のメモリーチップ11a~11dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されることによって、チップ積層体3Bを構成している。また、チップ積層体3Bは、IFチップ10を下方に向けた状態で、このIFチップ10の一面と配線基板2の一面実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7とを接合することによって、配線基板2の一面に実装されている。さらに、このチップ積層体3Bは、配線基板2の一面とIFチップ10の一面との間に充填された絶縁性の接着部材14を介して配線基板2の実装領域2aに接着固定されている。なお、チップ積層体3Bは、配線基板2のパッド電極7上にワイヤーバンプ接合部材を設けて、このワイヤーバンプを介して第1のバンプ電極12aとパッド電極7とを接合することによって、配線基板2の一面に実装することも可能である。第1の封止体4は、チップ積層体3Bを構成するIFチップ10及び複数のメモリーチップ11a~11dの各隙間に充填されたアンダーフィル材によって、チップ積層体3Bを封止している。第2の封止体5は、第1の封止体4で封止されたチップ積層体3Bの全体を覆うモールド樹脂によって、配線基板2の一面側を全面的に封止している。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法として、上記図16に示す半導体パッケージ1Bの製造工程について説明する。上記半導体パッケージ1Bを製造する際は、先ず、上述したIFチップ10の上に複数のメモリーチップ11a~11dが積層されたチップ積層体3Bを作製する。具体的には、先ず、図17に示すように、上記IFチップ10となる部分が複数並んで設けられた半導体基板10Bを用意する。この半導体基板10Bは、上記IFチップ10よりも大きい厚みを有するシリコン基材10aからなり、上記IFチップ10となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記IFチップ10となる部分を個々のIFチップ10として切り出すことが可能となっている。また、半導体基板10Bの上記IFチップ10となる部分には、シリコン基材10aの他面から深さ方向の中途部に亘ってCu等の導体が埋め込まれた貫通電極13と、シリコン基材10aの他面に位置して貫通電極13と配線パターン図示せず。を介して接続された第2のバンプ電極12bとが設けられている。次に、図18に示すように、この半導体基板10Bの面上に、上記複数のメモリーチップ11a~11dを上記IFチップ10となる部分毎に積層搭載フリップ実装する。具体的には、吸着ステージ図示せず。上に、サポート基板31側を下方に向けた状態で、半導体基板10Bを載置する。これにより、半導体基板10Bは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。この状態から、半導体基板10B上の上記IFチップ10となる部分に、ボンディングツール図示せず。を用いて、1層目のメモリーチップ11aを積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツールに設けられた吸引孔により1層目のメモリーチップ11aを吸引保持しながら、このボンディングツールがメモリーチップ11aを第1のバンプ電極12aが形成された面一面を下方に向けた状態で保持する。このボンディングツールは、1層目のメモリーチップ11aの一面と、その下にある上記IFチップ10となる部分の他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、1層目のメモリーチップ11aを上記IFチップ10となる部分に載置する。そして、この状態でボンディングツールが所定の温度例えば常温~150°C程度で加熱しながら荷重及び超音波を印加することによって、第1のバンプ電極12aと第2のバンプ電極12bとを超音波熱圧着により接合フリップチップボンディングする。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、1層目のメモリーチップ11aが上記IFチップ10となる部分にフリップチップ実装される。この状態から更に、上述した1層目のメモリーチップ11aをフリップチップ実装する場合と同様の方法を用いて、この1層目のメモリーチップ11a上に2層目のメモリーチップ11bと、この2層目のメモリーチップ11b上に3層目のメモリーチップ11cと、この3層目のメモリーチップ11c上に4層目のメモリーチップ11dとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板10Bの上記IFチップ10となる部分毎に繰り返す。次に、図19に示すように、半導体基板10B上に積層された複数のメモリーチップ11a~11dの各隙間に、ディスペンサー図示せず。を用いて、上記第1の封止体4となる液状のアンダーフィル材を充填する。このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。この状態から、アンダーフィル材を例えば150°C程度で加熱キュアすることで、このアンダーフィル材を硬化させる。これにより、半導体基板10Bの上記IFチップ10となる部分に積層された複数のメモリーチップ11a~11dの各隙間が上記第1の封止体4により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板10Bの上記IFチップ10となる部分毎に繰り返す。次に、図20に示すように、ダイシングブレード図示せず。を用いたハーフカットダイシングにより、半導体基板10Bの上記IFチップ10となる部分のダイシングラインLに沿って、シリコン基材10aの他面から深さ方向の中途部に亘って切り欠かれた溝部10bを形成する。次に、図21に示すように、半導体基板10Bの他面側に接着層30を介してサポート基板31を貼着する。接着層30には、例えば紫外線硬化型のアクリル系接着剤を用いることができ、この接着層30は、最上層に位置するメモリーチップ11dの他面に所定の厚み例えば20μm程度で形成された上記第2のバンプ電極12bを覆うのに十分な厚み例えば50μm程度を有している。サポート基板31には、半導体基板10Bを支持するのに十分な剛性を有するガラス等の透明基板を用いることができる。次に、図22に示すように、半導体基板10Bの一面を貫通電極13が露出するまで研削バックグラインドする。本例では、半導体基板10Bが50μm程度の厚みとなるまで研削する。その後、この薄型化された半導体基板10Bの他面に上記貫通電極13と配線パターンを介して接続される第1のバンプ電極12aを形成する。そして、サポート基板31側から紫外線を照射し、このサポート基板31を透過する紫外線によって接着層30の接着力を低下させた後、この接着層30と共にサポート基板31を除去する。これにより、図23に示すように、上記第1の封止体4により封止されたチップ積層体3Bを一括して作製することができる。そして、このチップ積層体3Bは、収納用トレイ図示せず。に収容されて、次工程へと送られる。次に、図24に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、この母配線基板2Aの一面に、ディスペンサー図示せず。を用いて、NCPと呼ばれる液状の接着部材14を上記配線基板2となる部分の実装領域2a毎に塗布する。次に、図25に示すように、ボンディングツール図示せず。を用いて、上記第1の封止体4により封止されたチップ積層体3Bを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体3Bを吸引保持しながら、このボンディングツールがIFチップ10を下方に向けた状態でチップ積層体3Bを保持する。このボンディングツールは、IFチップ10の一面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7との位置を合わせた状態で、上記第1の封止体4により封止されたチップ積層体3Bを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第1のバンプ電極12aとパッド電極7とを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極12aとパッド電極7との間が電気的に接続フリップチップ接続されて、上記第1の封止体4により封止されたチップ積層体3Bが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材14は、母配線基板2Aの一面とIFチップ10の一面との間からはみ出した状態で硬化される。これにより、上記第1の封止体4により封止されたチップ積層体3Bは、この接着部材14を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。次に、図26に示すように、上記第1の封止体4により封止されたチップ積層体3Bを覆うように母配線基板2Aの一面側を上記第2の封止体5となるモールド樹脂で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1の封止体4により封止されたチップ積層体3Bが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板2Aの一面側が上記第2の封止体5となるモールド樹脂で完全に封止される。本発明では、上述したように、第1の封止体4で封止されたチップ積層体3Bを母配線基板2A上に実装した後、この母配線基板2A上を上記第2の封止体5となるモールド樹脂で一括的に封止することで、ボイド気泡の発生を低減できる。次に、図27に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、マウントツール図示せず。を用いて、複数のはんだボール6をマウントツールで吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図28に示すように、母配線基板2Aの第2の封止体5側にダイシングテープ60を貼着した後、ダイシングブレード図示せず。を用いて、母配線基板2Aを第2の封止体5と共にダイシングテープ60とは反対側からダイシングラインLに沿って切断し、個々の半導体パッケージ1B毎に分割する。そして、これら半導体パッケージ1Bをダイシングテープ60から引き剥がすことで、上記図16に示す半導体パッケージ1Bを一括して製造することができる。以上のように、本発明では、上述した吸着ステージ上に半導体基板10Bを安定的に吸引保持できるため、この半導体基板10B上にボンディングツールを用いて複数のメモリーチップ11a~11dをフリップ実装する際に、従来のような高温例えば300°C程度による熱圧着が不要となり、例えば常温~150°C程度での超音波熱圧着による接合が可能となる。したがって、本発明によれば、これらメモリーチップ11a~11dへの熱の影響を低減できるため、信頼性の高い半導体パッケージ1Bを製造することが可能である。また、本発明よれば、半導体基板10Bを切断して個々のチップ積層体3Bに分割するまで、この半導体基板10Bのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。また、本発明によれば、研削時に溝部10bの間で半導体基板10BがIFチップ10となる部分毎に分割されるため、チップ欠け等の発生を抑制しながら、上記IFチップ10となる部分を個々のチップ積層体3Bに分割することが可能である。さらに、上記第1の実施形態に示す半導体パッケージ1Aを作製する場合よりも、モールド樹脂で封止する工程を減らすことが可能である。半導体装置次に、第3の実施形態として図29に示すCoC型の半導体パッケージ1Cについて説明する。なお、以下の説明では、上記半導体パッケージ1A,1Bと同等の部位については、図面において同じ符号を付すものとする。この半導体パッケージ1Cは、図29に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Cと、このチップ積層体3Cを封止する第1の封止体4と、この第1の封止体4を覆った状態で配線基板2の一面を封止する第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Cが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビア貫通電極や配線パターンなどの引回し配線部9図1中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Cは、配線基板2側から順に、IFチップ第3の半導体チップ11eと、複数本例では3つの第2のメモリーチップ第2の半導体チップ11c~11aと、第1のメモリーチップ第1の半導体チップ110とが順次積層された構造を有している。第1及び第2のメモリーチップ110,11a~11cは、DRAMDynamicRandomAccessMemory回路などが形成されたものであり、平面視で矩形状を為すと共に、配線基板2よりも小さい形状を有している。このうち、第1のメモリーチップ110は、一面側に複数の第2のバンプ電極第2の接続端子12bを有している。一方、第2のメモリーチップ11a~11cは、第1のメモリーチップ110よりも小さい形状を有し、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。なお、本例では、厚み300μm以上の第1のメモリーチップ110と、厚み50μm程度の第2のメモリーチップ11a~11cとを用いている。IFチップ11eは、各メモリーチップ110,11a~11cと配線基板2との間のインターフェースを取るためのIF回路などが形成されたものであり、平面視で矩形状を為すと共に、上記第2のメモリーチップ11a~11cよりも小さい形状を有している。また、IFチップ11eは、一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。さらに、IFチップ11eの第2のバンプ電極12bは、配線基板2のパッド電極7との間隔に合わせて、第1のバンプ電極12a及び貫通電極13よりも広い間隔200μm以上を有している。このため、IFチップ11eでは、第2のバンプ電極12bと貫通電極13との間に、再配線のための配線パターン図示せず。を設けて、配線基板2のパッド電極7との間隔調整を行っている。なお、本例では、厚み50μm程度のIFチップ11eを用いている。そして、これら第1のメモリーチップ110、第2のメモリーチップ11a~11c及びIFチップ11eは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されることによって、チップ積層体3Cを構成している。また、チップ積層体3Cは、IFチップ11eを下方に向けた状態で、このIFチップ11eの他面と配線基板2の一面実装領域2aとを対向させながら、その間にある第2のバンプ電極12bとパッド電極7とを接合することによって、配線基板2の一面に実装されている。さらに、このチップ積層体3Cは、配線基板2の一面とIFチップ11eの他面との間に充填された絶縁性の接着部材14を介して配線基板2の実装領域2aに接着固定されている。なお、チップ積層体3Cは、配線基板2のパッド電極7上にワイヤーバンプ接合部材を設けて、このワイヤーバンプを介して第2のバンプ電極12bとパッド電極7とを接合することによって、配線基板2の一面に実装することも可能である。第1の封止体4は、チップ積層体3Cを構成する第1のメモリーチップ、第2のメモリーチップ11a~11c及びIFチップ11eの各隙間に充填されたアンダーフィル材によって、チップ積層体3Cを封止している。第2の封止体5は、第1の封止体4で封止されたチップ積層体3Cの全体を覆うモールド樹脂によって、配線基板2の一面側を全面的に封止している。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法として、上記図29に示す半導体パッケージ1Cの製造工程について説明する。上記半導体パッケージ1Cを製造する際は、先ず、上述した第1のメモリーチップ110の上に複数の第2のメモリーチップ11a~11c及びIFチップ11eが積層されたチップ積層体3Cを作製する。具体的には、先ず、図30に示すように、上記第1のメモリーチップ110となる部分が複数並んで設けられた半導体基板110Aを用意する。この半導体基板110Aは、上記第2のメモリーチップ11a~11cよりも大きい厚み300μm以上を有するシリコン基材110aからなり、上記第1のメモリーチップ110となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記第1のメモリーチップ110となる部分を個々の第1のメモリーチップ110として切り出すことが可能となっている。また、半導体基板110Aの上記第1のメモリーチップ110となる部分には、シリコン基材110aの他面に位置して第2のバンプ電極12bが設けられている。次に、図31に示すように、この半導体基板110Aの面上に、上記複数の第2のメモリーチップ11a~11c及びIFチップ11eを上記第1のメモリーチップ110となる部分毎に積層搭載フリップ実装する。具体的には、吸着ステージ図示せず。上に、一面側を下方に向けた状態で半導体基板110Aを載置する。これにより、半導体基板110Aは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。この状態から、半導体基板110A上の上記第1のメモリーチップ110となる部分に、ボンディングツール図示せず。を用いて、1層目の第2のメモリーチップ11aを積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツールに設けられた吸引孔により1層目の第2のメモリーチップ11aを吸引保持しながら、このボンディングツールが第2のメモリーチップ11aを第1のバンプ電極12aが形成された面一面を下方に向けた状態で保持する。このボンディングツールは、1層目の第2のメモリーチップ11aの一面と、その下にある上記第1のメモリーチップ110となる部分の他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、1層目の第2のメモリーチップ11aを上記第1のメモリー110となる部分に載置する。そして、この状態でボンディングツールが所定の温度例えば常温~150°C程度で加熱しながら荷重及び超音波を印加することによって、第1のバンプ電極12aと第2のバンプ電極12bとを超音波熱圧着により接合フリップチップボンディングする。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、1層目の第2のメモリーチップ11aが上記第1のメモリーチップ10となる部分にフリップチップ実装される。この状態から更に、上述した1層目の第2のメモリーチップ11aをフリップチップ実装する場合と同様の方法を用いて、この1層目の第2のメモリーチップ11a上に2層目の第2のメモリーチップ11bと、この2層目の第2のメモリーチップ11b上に3層目の第2のメモリーチップ11cと、この3層目の第2のメモリーチップ11c上にIFチップ11eとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板110Aの上記第1のメモリーチップ110となる部分毎に繰り返す。次に、図32に示すように、半導体基板110A上に積層された複数の第2のメモリーチップ11a~11c及びIFチップ11eの各隙間に、ディスペンサー図示せず。を用いて、上記第1の封止体4となる液状のアンダーフィル材を充填する。このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。この状態から、アンダーフィル材を例えば150°C程度で加熱キュアすることで、このアンダーフィル材を硬化させる。これにより、半導体基板110Aの上記第1のメモリーチップ110となる部分に積層された複数の第2のメモリーチップ11a~11c及びIFチップの各隙間が上記第1の封止体4により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板110Aの上記第1のメモリーチップ110となる部分毎に繰り返す。次に、図33に示すように、上記半導体基板110Aの他面側にダイシングテープ40を貼着した後、ダイシングブレード図示せず。を用いて、半導体基板110Aをダイシングテープ40とは反対側からダイシングラインLに沿って切断し、上記第1のメモリーチップ110となる部分を個々のチップ積層体3Cに分割する。そして、このチップ積層体3Cをダイシングテープ40から引き剥がすことによって、上記第1の封止体4により封止されたチップ積層体3Cを一括して作製することができる。そして、このチップ積層体3Cは、収納用トレイ図示せず。に収容されて、次工程へと送られる。次に、図34に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、この母配線基板2Aの一面に、ディスペンサー図示せず。を用いて、NCPと呼ばれる液状の接着部材14を上記配線基板2となる部分の実装領域2a毎に塗布する。次に、図35に示すように、ボンディングツール図示せず。を用いて、上記第1の封止体4により封止されたチップ積層体3Cを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体3Cを吸引保持しながら、このボンディングツールがIFチップ11eを下方に向けた状態でチップ積層体3Cを保持する。このボンディングツールは、IFチップ11eの他面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第2のバンプ電極12bとパッド電極7との位置を合わせた状態で、上記第1の封止体4により封止されたチップ積層体3Cを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第2のバンプ電極12bとパッド電極7とを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第2のバンプ電極12bとパッド電極7との間が電気的に接続フリップチップ接続されて、上記第1の封止体4により封止されたチップ積層体3Cが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材14は、母配線基板2Aの一面とIFチップ11eの一面との間からはみ出した状態で硬化される。これにより、上記第1の封止体4により封止されたチップ積層体3Cは、この接着部材14を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。次に、図36に示すように、上記第1の封止体4により封止されたチップ積層体3Cを覆うように母配線基板2Aの一面側を上記第2の封止体5となるモールド樹脂で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1の封止体4により封止されたチップ積層体3Cが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板2Aの一面側が上記第2の封止体5となるモールド樹脂で完全に封止される。本発明では、上述したように、第1の封止体4で封止されたチップ積層体3Cを母配線基板2A上に実装した後、この母配線基板2A上を上記第2の封止体5となるモールド樹脂で一括的に封止することで、ボイド気泡の発生を低減できる。次に、図37に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、マウントツール図示せず。を用いて、複数のはんだボール6をマウントツールで吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図38に示すように、母配線基板2Aの第2の封止体5側にダイシングテープ60を貼着した後、ダイシングブレード図示せず。を用いて、母配線基板2Aを第2の封止体5と共にダイシングテープ60とは反対側からダイシングラインLに沿って切断し、個々の半導体パッケージ1C毎に分割する。そして、これら半導体パッケージ1Cをダイシングテープ60から引き剥がすことで、上記図16に示す半導体パッケージ1Cを一括して製造することができる。以上のように、本発明では、上述した吸着ステージ上に半導体基板110Aを安定的に吸引保持できるため、この半導体基板110A上にボンディングツールを用いて複数の第2のメモリーチップ11a~11c及びIFチップ11eをフリップ実装する際に、従来のような高温例えば300°C程度による熱圧着が不要となり、例えば常温~150°C程度での超音波熱圧着による接合が可能となる。したがって、本発明によれば、これら第2のメモリーチップ11a~11c及びIFチップ11eへの熱の影響を低減できるため、信頼性の高い半導体パッケージ1Cを製造することが可能である。また、本発明によれば、半導体基板110Aを切断して個々のチップ積層体3Cに分割するまで、この半導体基板110Aのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。また、本発明によれば、上述したサポート基板31を用いることなく半導体基板110Aを取り扱うことができる。さらに、上記第1の実施形態に示す半導体パッケージ1Aを作製する場合よりも、モールド樹脂で封止する工程を減らすことができる。また、本発明によれば、IFチップ11eを小型化できるため、熱膨張率の異なる配線基板2とチップ積層体3Cとの接続領域を小さくして、これら配線基板2とチップ積層体3Cとの接続部分に加わる熱応力を低減することが可能である。さらに、上記チップ積層体3Cでは、第2のメモリーチップ11a~11cよりも厚みの大きい第1のメモリーチップ110を最上層に配置することで、実装後の加熱より各第2のメモリーチップ11a~11c及びIFチップ11eを厚み方向に貫通する貫通電極13が熱膨張した場合でも、これら第2のメモリーチップ11a~11c及びIFチップ11eに加わる応力を貫通電極13が形成されていない第1のメモリーチップ110が受けることになる。したがって、このチップ積層体3Cの各チップ110,11a~11c,11eに加わる応力を低減し、これらチップ110,11a~11c,11eにクラック等が発生することを抑制することが可能である。なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、本発明は、上述した5段構成のチップ積層体3A~3Cの構成に必ずしも限定されるものではなく、4段以下や6段以上とすることも可能である。また、第1のバンプ電極12a、貫通電極13及び第2のバンプ電極12bの配置や数についても、上記チップ積層体3A~3Cの構成に限らず、適宜変更して実施することが可能である。また、本発明は、上記BGA型の半導体パッケージ1A~1Cに限らず、例えば、LGALandGridArray型やCSP型などの半導体パッケージにも適用可能である。"