"半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルを有し、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第2の方向の一端に接続され、前記第1及び第2の方向に垂直な第3の方向に延びる梁とを具備し、前記フィン型積層構造及び前記梁は、それぞれ、前記第1の方向に積み重ねられる第1及び第2の半導体層を備え、前記梁は、前記第3の方向の一端に前記第1及び第2の半導体層に対するコンタクト部を有し、かつ、前記梁と前記フィン型積層構造の接続部から前記コンタクト部まで延びる、前記第1及び第2の半導体層よりも低い抵抗値を有する低抵抗領域を有する不揮発性半導体記憶装置。前記低抵抗領域は、前記第1及び第2の半導体層内に不純物が注入された不純物領域である請求項1に記載の不揮発性半導体記憶装置。前記不純物領域は、前記第1及び第2の半導体層の前記第2の方向の側面に形成された低抵抗層である請求項1に記載の不揮発性半導体記憶装置。前記低抵抗層は、TaN、TaC及びTiNのうちの1つ、又は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho及びErのうちの1つ若しくはそのシリサイドを含む請求項3に記載の不揮発性半導体記憶装置。前記梁の前記第2の方向の幅は、前記フィン型積層構造の前記第3の方向の幅よりも広く、前記梁は、前記第1及び第2の半導体層を貫通するスリットを有する請求項1に記載の不揮発性半導体記憶装置。前記スリットの内側に露出する前記第1及び第2の半導体層の表面領域に、前記第1及び第2の半導体層よりも低い抵抗値を有する低抵抗領域を有する請求項5に記載の不揮発性半導体記憶装置。前記コンタクト部は、前記第1及び第2の半導体層が露出する階段形状を有し、前記階段形状により露出した前記第1及び第2の半導体層内にそれよりも低い抵抗値を有する低抵抗層を有する請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2の半導体層のうちの1つを選択するレイヤーセレクトトランジスタをさらに具備し、前記コンタクト部は、前記第1及び第2の半導体層に共通に接続されるコンタクトプラグを有する請求項1に記載の不揮発性半導体記憶装置。前記フィン型積層構造を貫通し、前記第1及び第2の半導体層に接続される共通電極をさらに具備する請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2のメモリセルと前記梁との間に配置されるアシストゲートトランジスタをさらに具備し、前記アシストゲートトランジスタは、前記第1及び第2の半導体層をチャネルとするFETである請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2のメモリセルは、それぞれ、記録層及びゲート電極を有し、前記第1及び第2の半導体層をチャネルとし、前記記録層の状態により閾値が変化するFETである請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2の半導体層の間に配置され、前記第3の方向に延びる第3の半導体層をさらに具備し、前記第1のメモリセルは、前記第1及び第3の半導体層間に配置される抵抗変化素子であり、前記第2のメモリセルは、前記第2及び第3の半導体層間に配置される抵抗変化素子である請求項1に記載の不揮発性半導体記憶装置。請求項2に記載の不揮発性半導体記憶装置の製造方法において、前記不純物領域は、前記梁の前記第2の方向の側面から前記第1及び第2の半導体層内に前記不純物を注入することにより形成される不揮発性半導体記憶装置の製造方法。請求項2に記載の不揮発性半導体記憶装置の製造方法において、前記不純物領域は、前記第1の半導体層を形成した後に前記第1の方向から前記第1の半導体層内に前記不純物を注入し、かつ、前記第2の半導体層を形成した後に前記第1の方向から前記第2の半導体層内に前記不純物を注入することにより形成される不揮発性半導体記憶装置の製造方法。請求項3に記載の不揮発性半導体記憶装置の製造方法において、前記低抵抗層は、前記梁の前記第2の方向の側面に露出した前記第1及び第2の半導体層を前記第2の方向にエッチングした後に前記第1及び第2の半導体層の側面に前記低抵抗層を付加することにより形成される不揮発性半導体記憶装置の製造方法。請求項3に記載の不揮発性半導体記憶装置の製造方法において、前記低抵抗層は、ガス雰囲気中で前記梁の前記第2の方向の側面に露出した前記第1及び第2の半導体層を前記低抵抗層に置換することにより形成される不揮発性半導体記憶装置の製造方法。請求項5に記載の不揮発性半導体記憶装置の製造方法において、前記低抵抗領域は、前記スリットの内面から前記第1及び第2の半導体層内に前記不純物を注入することにより形成される不揮発性半導体記憶装置の製造方法。請求項7に記載の不揮発性半導体記憶装置の製造方法において、前記低抵抗層は、前記第1及び第2の半導体層の一部をシリサイド化することにより形成される不揮発性半導体記憶装置の製造方法。請求項9に記載の不揮発性半導体記憶装置の製造方法において、前記共通電極は、前記第1及び第2の半導体層を貫通する配線溝を形成した後に前記配線溝内に導電材料を満たすことにより形成される不揮発性半導体記憶装置の製造方法。請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記ゲート電極は、第3の半導体層を含み、前記低抵抗領域及び前記ゲート電極は、前記第1乃至第3の半導体層の一部をシリサイド化することにより同時に形成される不揮発性半導体記憶装置の製造方法。実施形態は、不揮発性半導体記憶装置の高性能化を図る技術を提案する。実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルを有し、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第2の方向の一端に接続され、前記第1及び第2の方向に垂直な第3の方向に延びる梁とを備え、前記フィン型積層構造及び前記梁は、それぞれ、前記第1の方向に積み重ねられる第1及び第2の半導体層を備え、前記梁は、前記第3の方向の一端に前記第1及び第2の半導体層に対するコンタクト部を有し、かつ、前記梁と前記フィン型積層構造の接続部から前記コンタクト部まで延びる、前記第1及び第2の半導体層よりも低い抵抗値を有する低抵抗領域を有する。以下、図面を参照しながら実施形態を説明する。尚、以下の実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、各実施形態の説明とその理解を促すための模式図であり、その形状、寸法、比などは、実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。1.基本構成実施形態では、フィン型積層構造Fintypestackedlayerstructureによりメモリセルの3次元化を図り、フィン型積層構造を支える梁内にメモリセルに接続される半導体層を持つ不揮発性半導体記憶装置例えば、VLBVerticalgateladderBitcostscalablememoryにおいて、梁内の半導体層の低抵抗化を図る技術を提案する。フィン型積層構造は、半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルを有し、半導体基板の表面に平行な第2の方向に延びる。梁は、フィン型積層構造の第2の方向の一端に接続され、第1及び第2の方向に垂直な第3の方向に延びる。フィン型積層構造及び梁は、それぞれ、第1の方向に積み重ねられる第1及び第2の半導体層を備える。例えば、第1及び第2のメモリセルが、記録層及びゲート電極を有し、記録層の状態により閾値が変化するFETであるとき、第1及び第2のメモリセルは、第1及び第2の半導体層をチャネルとする。記録層は、電荷を蓄積する機能を持つ電荷蓄積層であってもよいし、また、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化層であってもよい。また、例えば、第1及び第2の半導体層間に第3の方向に延びる第3の半導体層をさらに備えるとき、第1のメモリセルは、第1及び第3の半導体層間に配置される抵抗変化素子とし、第2のメモリセルは、第2及び第3の半導体層間に配置される抵抗変化素子とすることもできる。このような構造の不揮発性半導体記憶装置において、梁は、第3の方向の一端に第1及び第2の半導体層に対するコンタクト部を有し、かつ、梁とフィン型積層構造の接続部からコンタクト部まで延びる低抵抗領域を有する。この低抵抗領域は、第1及び第2の半導体層よりも低い抵抗値を有する。低抵抗領域は、第1及び第2の半導体層内に不純物が注入された不純物領域であってもよいし、また、第1及び第2の半導体層の第2の方向の側面に形成された低抵抗層であってもよい。また、梁の第2の方向の幅がフィン型積層構造の第3の方向の幅よりも広いとき、梁に第1及び第2の半導体層を貫通するスリットを設ければ、上述の低抵抗領域を形成し易くなる。さらに、コンタクト部が階段形状を有するとき、階段形状により露出した第1及び第2の半導体層内にそれよりも低い抵抗値を有する低抵抗層を付加するのが望ましい。ここで、梁は、フィン型積層構造の両端にそれぞれ設けるのが望ましいが、フィン型積層構造の一端のみにあってもよい。フィン型積層構造内に、直列接続される複数のメモリセルを備えるメモリストリングを形成するとき、フィン型積層構造の一端に配置される梁は、メモリストリングをビット線又はソース線に接続する導電線となるため、実施形態の低抵抗技術は、不揮発性半導体記憶装置の高性能化を図るために有効である。尚、フィン型積層構造の両端にそれぞれ梁を設け、さらに、フィン型積層構造を貫通する共通ソース電極を設けてもよい。この場合、フィン型積層構造の両端に配置される梁は、それぞれ、メモリストリングをビット線に接続する導電線となる。2.第1の実施例構造図1は、不揮発性半導体記憶装置の斜視図、図2は、図1の装置の平面図である。半導体基板例えば、Si基板1上には、その表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数のメモリストリングNa、Nb,Ncが配置される。本例では、第1の方向に積み重ねられるメモリストリングの数は、3つであるが、これに限られない。即ち、第1の方向に積み重ねられるメモリストリングの数は、2つ以上であればよい。尚、第1の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。これらメモリストリングNa、Nb,Ncは、第1の方向に積み重ねられる3つの半導体層例えば、単結晶Si層2a,2b,2cと、第2の方向に直列接続される複数のメモリセルMCとから構成される。本例では、直列接続されるメモリセルMCの数は、6つであるが、これに限られない。即ち、第2の方向に直列接続されるメモリセルの数は、2つ以上であればよい。尚、第2の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。各メモリセルMCは、例えば、図3に示すように、半導体層22a,2b,2cの第1及び第2の方向に対して垂直な第3の方向にある側面上に配置される記録層3aと、記録層3aの半導体層2側とは反対側に配置されるゲート電極例えば、ワード線WL4aとを備える。ゲート電極4aは、各半導体層2a,2b,2cの第3の方向にある側面側において第1の方向に延びる。また、ゲート電極4aをその上面から見たとき、ゲート電極4aは、複数のメモリストリングNa、Nb,Ncを跨いで、第3の方向に延びる。複数のメモリストリングNa、Nb,Ncの第2の方向の両端には、第3の方向に延びる梁5が接続される。複数の半導体層2a,2b,2cが絶縁層により分離され、1つの半導体層と1つの絶縁層とが交互に積層されることにより、フィン型積層構造Fin0~Fin3が形成されるとき、例えば、梁5は、フィン型積層構造Fin0~Fin3と同じ構造を有する。梁5は、複数のメモリストリングNa、Nb,Ncを固定し、例えば、フィン型積層構造Fin0~Fin3の倒壊を防止する機能を有する。梁5の第2の方向の幅は、フィン型積層構造Fin0~Fin3の第3の方向の幅、即ち、複数の半導体層2a,2b,2cの第3の方向の幅よりも広いのが望ましい。複数のメモリストリングNa、Nb,Ncと梁5との間には、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。このため、アシストゲートトランジスタAGTは、メモリセルMCと同じ構造を有していてもよいし、異なる構造を有していてもよい。本例では、アシストゲートトランジスタAGTは、メモリセルMCと同様に、記録層3と、ゲート電極アシストゲート電極4bとを有する。アシストゲートトランジスタAGTがメモリセルMCと異なる構造を有するとき、アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。ゲート電極4bは、互いに電気的に独立している。また、ゲート電極4bは、コンタクトプラグ6を介して、アシストゲート線AGLに接続される。梁5の第3の方向の端部には、複数のメモリストリングNa、Nb,Ncのうちの1つを選択するための機能が付加されている。例えば、梁5の第3の方向の端部は、階段形状を有し、梁5内の各半導体層フィン型積層構造Fin0~Fin3内の各半導体層に対して、独立に、コンタクトプラグ7が接続される。2つの梁5のうちの一方側では、コンタクトプラグ7にビット線BLが接続され、他方側では、コンタクトプラグ7にソース線SLが接続される。これにより、複数のメモリストリングNa、Nb,Ncのうちの1つフィン型積層構造Fin0~Fin3内の1つの半導体層を選択することができる。即ち、フィン型積層構造Fin0~Fin3内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。本例では、フィン型積層構造Fin0~Fin3は、第3の方向に並んで複数存在する。本例では、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、4つであるが、これに限られない。即ち、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、2つ以上であればよい。尚、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。また、本例では、アシストゲートトランジスタAGTは、複数のメモリストリングNa、Nb,Ncの第2の方向の両端にそれぞれ配置されるが、その一端のみに配置することによっても、1つのフィン型積層構造を選択することは可能である。しかし、プログラムディスターブの抑制による高信頼性を考慮すると、複数のメモリストリングNa、Nb,Ncの第2の方向の両端にそれぞれアシストゲートトランジスタAGTを設けるのが望ましい。複数のメモリストリングNa、Nb,Ncの第2の方向の両端にそれぞれアシストゲートトランジスタAGTを設けるとき、複数のメモリストリングNa、Nb,Ncの第2の方向の一端側のアシストゲートトランジスタAGTについては、第3の方向に配置されるフィン型積層構造との間でアシストゲート電極4bを共有化し、選択ゲートトランジスタとして機能させてもよい。この場合、選択ゲートトランジスタのゲート幅は、アシストゲートトランジスタのゲート幅よりも狭くできるため、メモリストリングを短くし、高集積化に貢献することができる。以上の構造において、本実施形態では、さらに、梁5に対して低抵抗化技術が適用されている。ここでは、梁5を構成する各半導体層フィン型積層構造Fin0~Fin3内の各半導体層に対応内に不純物領域8を形成する。不純物領域8は、梁5を構成する各半導体層の全体に形成されているのが望ましい。但し、梁5を構成する各半導体層の一部に不純物領域8が設けられていても、梁5の低抵抗化による不揮発性半導体記憶装置の高性能化を図ることは可能である。この不純物領域8により、メモリセルに対する書き込み/消去/読み出し時の動作遅延を防ぐことができ、メモリ動作の高速化を実現することができる。材料次に、上述の不揮発性半導体記憶装置の各要素を構成する材料例を説明する。上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。フィン型積層構造及び梁を構成する半導体層は、例えば、シリコンSi、絶縁層は、例えば、酸化シリコンSiO2である。半導体層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造及び梁を構成する最上層の絶縁層は、例えば、酸化シリコンSiO2、窒化シリコンSiNx、又は、それらが積み重ねられた構造などを有する。メモリセルMCを構成する記録層は、例えば、電荷蓄積層フローティングゲート電極、電荷トラップ絶縁層など、可変抵抗層電圧、電流、熱、磁場などにより抵抗値が変化する材料層などである。メモリセルMCを構成する記録層が電荷蓄積層であるとき、メモリセルMCは、第1のゲート絶縁層トンネル絶縁層、電荷蓄積層、第2のゲート絶縁層ブロック絶縁層及びコントロールゲート電極を備える。この場合、コントロールゲート電極は、1つのフィン型積層構造内の1つのメモリストリングにおいて互いに分離されている必要がある。また、電荷蓄積層が電荷トラップ絶縁層であるとき、第1のゲート絶縁層、電荷蓄積層及び第2のゲート絶縁層は、1つのフィン型積層構造内の1つのメモリストリングにおいて互いに分離されていてもよいし、又は、互いに分離されていなくてもよい。第1のゲート絶縁層は、例えば、酸化シリコンSiO2であり、電荷蓄積層は、例えば、窒化シリコンSi3N4であり、第2のゲート絶縁層は、例えば、酸化アルミニウムAl2O3であり、コントロールゲート電極は、例えば、珪化ニッケルNiSiである。第1のゲート絶縁層は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、第1のゲート絶縁層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層は、例えば、シリコンリッチSiN、シリコンと窒素の組成比x、yが任意であるSixNy、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3及びランタンアルミネートLaAlO3のグループから選択される少なくとも1つである。電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。第2のゲート絶縁層は、例えば、酸化シリコンSiO2、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3、ランタンアルミネートLaAlO3及びランタンアルミシリケートLaAlSiOのグループから選択される少なくとも1つである。コントロールゲート電極は、例えば、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er、及び、これらのシリサイドである。梁内に形成する不純物領域を構成する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、コンタクトプラグ、ビット線、アシストゲート線、及び、ソース線は、例えば、W、Alなどの金属材料である。これらは、同じ材料から構成してもよいし、異なる材料から構成してもよい。ビット線とアシストゲート線は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。製造方法次に、第1の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。まず、図4に示すように、例えば、面方位100及び比抵抗10~20Ωcmを有する第1の導電型例えば、P型半導体基板例えば、シリコン基板1を用意する。そして、この半導体基板1上に、絶縁層例えば、酸化シリコン9a,9b,9cと半導体層例えば、単結晶シリコン2a,2b,2cの積層構造を形成する。即ち、半導体基板1上に絶縁層9aを形成し、絶縁層9a上に半導体層2aを形成する。また、半導体層2a上に絶縁層9bを形成し、絶縁層9b上に半導体層2bを形成する。さらに、半導体層2b上に絶縁層9cを形成し、絶縁層9c上に半導体層2cを形成する。次に、図5に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成する。この階段形状は、例えば、3回のPEPPhotoEngravingProcessを用いることにより形成可能である。まず、第1のPEPにより、半導体層2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEReactiveionetchingにより、半導体層2cと絶縁層9cをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。また、第2のPEPにより、半導体層2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2bと絶縁層9bをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。さらに、第3のPEPにより、半導体層2a,2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2aと絶縁層9aをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。以上の工程により、積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成することができる。次に、図6に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造をパターニングすることにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及びこれらを第2の方向の端部で結合する梁5を形成する。例えば、PEPにより、半導体基板1上及び半導体層2a,2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2a,2b,2cと絶縁層9a,9b,9cをエッチングする。これにより、第2の方向に延びる複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、及び、第3の方向に延び、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第2の方向の端部で結合する梁5がそれぞれ形成される。次に、図7に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第3の方向に跨ぐワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGを形成する。ここでは、メモリセルMCとアシストゲートトランジスタAGTが同じ構造を有する場合を説明する。まず、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の半導体層2a,2b,2cの表面第3の方向の側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う記録層例えば、電荷蓄積層を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層ゲート電極層を形成する。そして、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3の第3の方向の側面において第1の方向に延び、上面から見たときに第3の方向に延びるワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGがそれぞれ形成される。次に、図8に示すように、梁5について、半導体層2a,2b,2cを低抵抗化するための低抵抗化プロセスを適用する。低抵抗化プロセスは、例えば、梁5の第2の方向の側面から不純物のイオン注入を行い、梁5内の半導体層2a,2b,2c内に不純物領域8を形成することにより実行する。半導体層2a,2b,2cに注入する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。例えば、梁5内の半導体層2a,2b,2cの第2の方向の側面に低抵抗層を形成することにより、半導体層2a,2b,2cを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。また、梁5内の不純物領域8と梁5の第2の方向の側面に形成する低抵抗層とを組み合わせてもよい。尚、梁5を低抵抗化するための他の構造及びプロセスについては後述する。次に、図9に示すように、アシストゲート電極AGに接続されるアシストゲート線コンタクト部プラグ6、さらに、梁5内の各半導体層2a,2b,2cに独立に接続されるビット線/ソース線コンタクト部プラグ7を形成する。また、ビット線BL、ソース線SL及びアシストゲート線AGLを形成することにより、図1乃至図3の装置が完成する。尚、以上の製造方法において、梁5内の半導体層2a,2b,2cの低抵抗化プロセスは、例えば、メモリセルMCのゲート電極ワード線WLに対する低抵抗化プロセス、又は、周辺回路内に配置されるFETFieldeffecttransistorのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。3.第2の実施例第2の実施例は、第1の実施例の変形例である。以下では、第1の実施例と異なる部分について説明する。構造図10は、不揮発性半導体記憶装置の斜視図、図11は、図10の装置の平面図を示している。本例の特徴は、梁5に設けられ、第1の方向に積み重ねられる複数のメモリストリングNa,Nb,Ncのうちの1つを選択するための機能にある。図1乃至図3の装置では、梁5の第3の方向の端部を階段形状とし、梁5内の各半導体層フィン型積層構造Fin0~Fin3内の各半導体層に対応に対して独立にビット線コンタクト部を設けることにより、複数のメモリストリングNa,Nb,Ncのうちの1つを選択する。これに対し、本例では、梁5内の各半導体層に対して共通に1つのビット線コンタクト部プラグ7を設け、複数のメモリストリングNa,Nb,Ncのうちの1つを選択する機能は、レイヤーセレクトトランジスタLSTa、LSTb,LSTcにより実現する。レイヤーセレクトトランジスタLSTaは、梁5内の最下層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNaが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTaは、それ以外の半導体層では、スイッチとして機能する。また、レイヤーセレクトトランジスタLSTbは、梁5内の中間層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNbが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTbは、それ以外の半導体層では、スイッチとして機能する。さらに、レイヤーセレクトトランジスタLSTcは、梁5内の最上層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNcが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTcは、それ以外の半導体層では、スイッチとして機能する。レイヤーセレクトトランジスタLSTa,LSTb,LSTcのノーマリオン状態は、例えば、梁5内の各半導体層内に、不純物領域11a,11b,11cを選択的に形成することにより実現可能である。この場合、例えば、メモリストリングNaを選択するときは、レイヤーセレクトトランジスタLSTaがオフ状態、レイヤーセレクトトランジスタLSTb,LSTcがオン状態になる電位をセレクトゲート電極SGに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタLSTaがオフ状態であるため、メモリストリングNb,Ncは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタLSTaがノーマリオンであるため、メモリストリングNaが選択される。同様の原理により、メモリストリングNb,Ncについても、独立に選択することが可能である。尚、以上の構成以外については、図1乃至図3の装置と同じであるため、ここでの説明を省略する。本例においても、梁5に対して低抵抗化技術が適用されている。例えば、梁5を構成する各半導体層フィン型積層構造Fin0~Fin3内の各半導体層に対応内に不純物領域8を形成する。この不純物領域8により、メモリセルに対する書き込み/消去/読み出し時の動作遅延を防ぐことができ、メモリ動作の高速化を実現することができる。材料例については、第1の実施例で説明した通りである。また、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、メモリセルMCと同様に、記録層3と、ゲート電極4bとから構成されていてもよいし、これに代えて、メモリセルMCとは異なる構造を有していてもよい。レイヤーセレクトトランジスタLSTa,LSTb,LSTcがメモリセルMCと異なる構造を有するとき、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、例えば、MOS構造を有するトランジスタから構成することができる。この構造によれば、1つのフィン型積層構造内の複数のメモリストリングのうちの1つを選択するために、半導体層2a,2b,2cの積層数に応じたコンタクト部を設ける必要がない。例えば、図1乃至図3の例では、3つの半導体層2a,2b,2cに対して3つのコンタクト部プラグを設けていたのに対し、本例では、3つの半導体層2a,2b,2cに対して共通に1つのコンタクト部プラグを設ければよい。即ち、本例によれば、メモリストリングの積層数に係わらず各半導体層に対するコンタクト部は1つ設ければよいため、メモリストリングの積層数を増やしてメモリ容量の増大を図っても、コンタクト部の面積が増大することはない。従って、メモリ容量の増大と共にチップ面積の縮小にも貢献できる。製造方法次に、第2の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。まず、図12に示すように、例えば、面方位100及び比抵抗10~20Ωcmを有する第1の導電型例えば、P型半導体基板例えば、シリコン基板1を用意する。半導体基板1上に素子分離絶縁層を形成する。そして、この素子分離絶縁層BOX層上に、半導体層例えば、単結晶シリコン2a,2b,2cと絶縁層例えば、酸化シリコン9a,9b,9cの積層構造を形成する。即ち、素子分離絶縁層BOX上に半導体層2aを形成し、半導体層2a上に絶縁層9aを形成する。また、絶縁層9a上に半導体層2bを形成し、半導体層2b上に絶縁層9bを形成する。さらに、絶縁層9b上に半導体層2cを形成し、半導体層2c上に絶縁層9cを形成する。次に、図13に示すように、半導体層2a,2b,2cと絶縁層9a,9b,9cの積層構造の第3の方向の端部に、各絶縁層最下層、中間層及び最上層9a,9b,9cの上面が露出する階段形状を形成する。この階段形状は、例えば、3回のPEPを用いることにより形成可能である。まず、第1のPEPにより、絶縁層9c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、絶縁層9cと半導体層2cをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。また、第2のPEPにより、絶縁層9b,9c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、絶縁層9bと半導体層2bをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。さらに、第3のPEPにより、絶縁層9a,9b,9c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、絶縁層9aと半導体層2aをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。以上の工程により、積層構造の第3の方向の端部に、各絶縁層最下層、中間層及び最上層9a,9b,9cの上面が露出する階段形状を形成することができる。次に、図14に示すように、PEPにより、絶縁層9c上にレジストパターン10を形成し、このレジストパターン10をマスクにして、イオン注入により、半導体層2a,2b,2c内に不純物を注入し、不純物領域11a,11b,11cを形成する。半導体層2a,2b,2cに注入する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。不純物領域11a,11b,11cは、図10及び図11のレイヤーセレクトトランジスタLSTa,LSTb,LSTcをノーマリオンとするために形成される。この後、レジストパターン10は、除去される。ここで、本例では、不純物領域11a,11b,11cは、製造工程数PEP数の削減のため、1回のイオン注入により同時に形成する。但し、これに代えて、例えば、図12の積層構造を形成するステップにおいて、半導体層2aを形成した後、絶縁層9aを形成する前に、不純物領域11aを形成し、半導体層2bを形成した後、絶縁層9bを形成する前に、不純物領域11bを形成し、半導体層2cを形成した後、絶縁層9cを形成する前に、不純物領域11cを形成することも可能である。この場合、次の図15のステップを省略することも可能である。次に、図15に示すように、積層構造の階段形状を覆うように、絶縁層9a,9b,9c上に半導体層例えば、単結晶シリコン12を形成する。また、半導体層12を形成した後に、半導体層12の上面が絶縁層9c積層構造の最上層の上面とほぼ同じになるように、CMPにより、半導体層12の上面を平坦化してもよい。次に、図16に示すように、半導体層2a,2b,2cと絶縁層9a,9b,9cの積層構造をパターニングすることにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及びこれらを第2の方向の端部で結合する梁5を形成する。例えば、PEPにより、素子分離絶縁層BOX上及び絶縁層9a,9b,9c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、絶縁層9a,9b,9cと半導体層2a,2b,2cをエッチングする。これにより、第2の方向に延びる複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、及び、第3の方向に延び、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第2の方向の端部で結合する梁5がそれぞれ形成される。ここで、梁5の第3の方向の端部は、半導体層2a,2b,2cと絶縁層9a,9b,9cの積層構造からなる階段形状と、それを埋め込む半導体層12とを備える。次に、図17に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第3の方向に跨ぐワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGを形成する。ここでは、メモリセルMC及びアシストゲートトランジスタAGTが同じ構造を有する場合を説明する。まず、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の半導体層2a,2b,2cの表面第3の方向の側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う記録層例えば、電荷蓄積層を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層ゲート電極層を形成する。そして、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3の第3の方向の側面において第1の方向に延び、上面から見たときに第3の方向に延びるワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGがそれぞれ形成される。次に、図18に示すように、梁5を第2の方向に跨ぐセレクトゲート電極SGを形成する。セレクトゲート電極SGは、ワード線WL及びアシストゲート電極AGと同時に形成することも可能であるが、ここでは、それらとは別に形成する例を説明する。この場合、レイヤーセレクトトランジスタLSTa,LSTb,LSTcの構造は、メモリセルMC及びアシストゲートトランジスタAGTの構造とは異なることになる。まず、梁5内の半導体層2a,2b,2cの表面第2の方向の側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う導電層ゲート電極層を形成する。また、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層及びゲート絶縁層をエッチングする。これにより、梁5の第2の方向の側面において第1の方向に延び、上面から見たときに第2の方向に延びるセレクトゲート電極SGが形成される。セレクトゲート電極SGは、レイヤーセレクトトランジスタLSTa,LSTb,LSTcのゲート電極である。従って、レイヤーセレクトトランジスタLSTaのゲート電極SGは、不純物領域11aにオーバーラップし、レイヤーセレクトトランジスタLSTbのゲート電極SGは、不純物領域11bにオーバーラップし、レイヤーセレクトトランジスタLSTcのゲート電極SGは、不純物領域11cにオーバーラップする。尚、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、スイッチとして機能すればよく、その構造は、特に制限されない。次に、図19に示すように、梁5について、半導体層2a,2b,2cを低抵抗化するための低抵抗化プロセスを適用する。低抵抗化プロセスは、例えば、梁5の第2の方向の側面から不純物のイオン注入を行い、梁5内の半導体層2a,2b,2c内に不純物領域8を形成することにより実行する。半導体層2a,2b,2cに注入する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。例えば、梁5内の半導体層2a,2b,2cの第2の方向の側面に低抵抗層を形成することにより、半導体層2a,2b,2cを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。また、梁5内の不純物領域8と梁5の第2の方向の側面に形成する低抵抗層とを組み合わせてもよい。尚、梁5を低抵抗化するための他の構造及びプロセスについては後述する。ここで、本例では、不純物領域8は、レイヤーセレクトトランジスタLSTa,LSTb,LSTcのセレクトゲート電極SGをマスクにして、セルフアラインで梁5内の半導体層2a,2b,2c内に形成される。従って、低抵抗化プロセス後においても、半導体層2a内では、レイヤーセレクトトランジスタLSTb,LSTcは、スイッチとして機能し、レイヤーセレクトトランジスタLSTaは、ノーマリオンとなる。同様に、低抵抗化プロセス後において、半導体層2b内では、レイヤーセレクトトランジスタLSTa,LSTcは、スイッチとして機能し、レイヤーセレクトトランジスタLSTbは、ノーマリオンとなる。また、低抵抗化プロセス後においても、半導体層2c内では、レイヤーセレクトトランジスタLSTa,LSTbは、スイッチとして機能し、レイヤーセレクトトランジスタLSTcは、ノーマリオンとなる。最後に、アシストゲート電極AGに接続されるアシストゲート線コンタクト部プラグ6、さらに、梁5内の各半導体層2a,2b,2cに共通に接続されるビット線/ソース線コンタクト部プラグ7を形成する。また、ビット線BL、ソース線SL及びアシストゲート線AGLを形成することにより、図10及び図11の装置が完成する。尚、以上の製造方法において、梁5内の半導体層2a,2b,2cの低抵抗化プロセスは、例えば、メモリセルMCのゲート電極ワード線WLに対する低抵抗化プロセス、又は、周辺回路内に配置されるFETのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。また、図14に示す不純物領域11a,11b,11cを形成するステップの前後において、レイヤーセレクトトランジスタLSTa,LSTb,LSTcの閾値制御のためのイオン注入を行っても構わない。4.第3の実施例第3の実施例も、第1の実施例の変形例である。以下では、第1の実施例と異なる部分について説明する。構造図20は、不揮発性半導体記憶装置の斜視図、図21は、図20の装置の平面図を示している。本例の特徴は、梁5内の複数の半導体層2a,2b,2cを低抵抗化するための構造にある。図1乃至図3の装置では、梁5内の各半導体層2a,2b,2cを低抵抗化するために、梁5の外側側面側からイオン注入を行う、梁5の側面に低抵抗層を付加する、などの低抵抗化技術を適用する。これに対し、本例では、梁5内に各半導体層2a,2b,2cを貫通するスリット13を設け、梁5の外側及び梁5の内側スリット13の内面側の双方から各半導体層2a,2b,2cに対して低抵抗化技術を適用する。スリット13の形状としては、図22に示すように、第3の方向の端部が閉じていてもよい。これは、図21に示す第3の方向の一端がオープンなスリットに比べて、梁5の倒壊防止効果が大きくなるためである。また、図23に示すように、梁5にレイヤーセレクトトランジスタLSTa,LSTb,LSTcを設ける場合は、スリット13は、それらトランジスタのチャネル部にまで延びてもよい。これにより、各半導体層2a,2b,2c内のレイヤーセレクトトランジスタLSTa,LSTb,LSTcは、それぞれ、2個のダブルゲートトランジスタとなるため、ゲートの支配力が強くなり、オン抵抗を下げることができる。また、レイヤーセレクトトランジスタLSTa,LSTb,LSTcから、梁とフィン型積層構造との接続部までの低抵抗化が確実に行える。第3の実施例では、各半導体層2a,2b,2cが低抵抗化される領域が多くなるため、結果として、梁5内の各半導体層2a,2b,2cの抵抗値を下げ易くなる。また、本例では、複数の半導体層2a,2b,2cのうちの1つを選択するための機能として、梁5の第3の方向の端部を階段形状にしているが、これに代えて、その機能として、第2の実施例を適用することも可能である。即ち、第3の実施例において、図10及び図11に示すように、梁5内の各半導体層2a,2b,2cに対して共通に1つのビット線コンタクト部プラグ7を設け、複数のメモリストリングNa,Nb,Ncのうちの1つを選択する機能は、レイヤーセレクトトランジスタLSTa、LSTb,LSTcにより実現してもよい。以上の構成以外については、図1乃至図3の装置と同じであるため、ここでの説明を省略する。また、材料例についても、第1の実施例で説明した通りであるので、ここでの説明を省略する。製造方法次に、第3の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。まず、図4及び図5に示すように、例えば、半導体基板1上に、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造を形成し、この積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成する。ここまでのプロセスは、第1の実施例で説明した製造方法と同じであるため、ここでの詳細な説明を省略する。次に、図24に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造をパターニングすることにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、これらを第2の方向の端部で結合する梁5、及び、梁5内の各半導体層2a,2b,2cを貫通するスリット13をそれぞれ形成する。スリット13の形状としては、既に述べたように、第3の方向の端部が閉じていてもよく、また、梁にレイヤーセレクトトランジスタを設けるときは、そのチャネル部にまでスリット13が延びてもよい。例えば、PEPにより、半導体基板1上及び半導体層2a,2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2a,2b,2cと絶縁層9a,9b,9cをエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、梁5、及び、スリット13がそれぞれ形成される。次に、図25に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第3の方向に跨ぐワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGを形成する。ここでは、メモリセルMCとアシストゲートトランジスタAGTが同じ構造を有する場合を説明する。まず、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の半導体層2a,2b,2cの表面第3の方向の側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う記録層例えば、電荷蓄積層を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層ゲート電極層を形成する。そして、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3の第3の方向の側面において第1の方向に延び、上面から見たときに第3の方向に延びるワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGがそれぞれ形成される。次に、図26に示すように、梁5について、半導体層2a,2b,2cを低抵抗化するための低抵抗化プロセスを適用する。低抵抗化プロセスは、例えば、梁5の外側側面側及び梁5の内側スリット13の内面側から不純物のイオン注入を行い、梁5内の半導体層2a,2b,2c内に不純物領域8を形成することにより実行する。半導体層2a,2b,2cに注入する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。例えば、梁5内の半導体層2a,2b,2cの側面スリット13内に露出した内面を含むに低抵抗層を形成することにより、半導体層2a,2b,2cを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。また、梁5内の不純物領域8と梁5内の半導体層2a,2b,2cの側面に形成する低抵抗層とを組み合わせてもよい。尚、梁5を低抵抗化するための他の構造及びプロセスについては後述する。次に、図27に示すように、アシストゲート電極AGに接続されるアシストゲート線コンタクト部プラグ6、さらに、梁5内の各半導体層2a,2b,2cに独立に接続されるビット線/ソース線コンタクト部プラグ7を形成する。また、ビット線BL、ソース線SL及びアシストゲート線AGLを形成することにより、図20乃至図21の装置が完成する。尚、本例では、スリット13は、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及びこれらを第2の方向の端部で結合する梁5と同時に形成する。これは、製造ステップ数PEP数を削減するためである。但し、これに代えて、スリット13の形成を、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及び梁5のパターニングとは別に行っても構わない。例えば、まず、図28に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及び梁5のパターニングを行う。この後、図29に示すように、梁5内に、各半導体層2a,2b,2cを貫通するスリット13を形成してもよい。この場合、スリット13は、ワード線WL及びアシストゲート電極AGを形成する前に形成してもよいし、それらを形成した後に形成してもよい。また、以上の製造方法において、梁5内の半導体層2a,2b,2cの低抵抗化プロセスは、例えば、メモリセルMCのゲート電極ワード線WLに対する低抵抗化プロセス、又は、周辺回路内に配置されるFETのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。5.第4の実施例第4の実施例は、第3の実施例の変形例である。以下では、第3の実施例と異なる部分について説明する。構造図30は、不揮発性半導体記憶装置の斜視図、図31は、図30の装置の平面図を示している。本例が第3の実施例と異なる点は、第1及び第2の梁5a,5bの間に、全てのメモリストリングに共有化される共通ソース線SLを設け、第1の梁5aと共通ソース線SLの間に複数のフィン型積層構造メモリストリングNa,Nb,NcFin0~Fin3を形成し、さらに、第2の梁5bと共通ソース線SLの間にも複数のフィン型積層構造メモリストリングNa,Nb,NcFin0~Fin3を形成したことにある。半導体基板例えば、Si基板1上には、その表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数のメモリストリングNa、Nb,Ncが配置される。本例では、第1の方向に積み重ねられるメモリストリングの数は、3つであるが、これに限られない。即ち、第1の方向に積み重ねられるメモリストリングの数は、2つ以上であればよい。これらメモリストリングNa、Nb,Ncは、第1の方向に積み重ねられる3つの半導体層例えば、単結晶Si層2a,2b,2cと、第2の方向に直列接続される複数のメモリセルMCとから構成される。本例では、直列接続されるメモリセルMCの数は、2つであるが、これに限られない。即ち、第2の方向に直列接続されるメモリセルの数は、2つ以上であればよい。ゲート電極4aは、各半導体層2a,2b,2cの第3の方向にある側面側において第1の方向に延びる。また、ゲート電極4aをその上面から見たとき、ゲート電極4aは、複数のメモリストリングNa、Nb,Ncを跨いで、第3の方向に延びる。複数のメモリストリングNa、Nb,Ncは、第3の方向に延びる第1の梁5aと共通ソース線SLとの間に接続されると共に、第3の方向に延びる第2の梁5bと共通ソース線SLとの間にも接続される。複数の半導体層2a,2b,2cが絶縁層により分離され、1つの半導体層と1つの絶縁層とが交互に積層されることにより、フィン型積層構造Fin0~Fin3が形成されるとき、例えば、第1及び第2の梁5a,5bは、それぞれ、フィン型積層構造Fin0~Fin3と同じ構造を有する。第1及び第2の梁5a,5bは、複数のメモリストリングNa、Nb,Ncを固定し、例えば、フィン型積層構造Fin0~Fin3の倒壊を防止する機能を有する。第1及び第2の梁5a,5bの第2の方向の幅は、フィン型積層構造Fin0~Fin3の第3の方向の幅、即ち、複数の半導体層2a,2b,2cの第3の方向の幅よりも広いのが望ましい。複数のメモリストリングNa、Nb,Ncと第1の梁5aとの間及び第1の梁5a側の複数のメモリストリングNa、Nb,Ncと共通ソース線SLとの間には、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。同様に、複数のメモリストリングNa、Nb,Ncと第2の梁5bとの間及び第2の梁5b側の複数のメモリストリングNa、Nb,Ncと共通ソース線SLとの間には、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。このため、アシストゲートトランジスタAGTは、メモリセルMCと同じ構造を有していてもよいし、異なる構造を有していてもよい。本例では、アシストゲートトランジスタAGTは、メモリセルMCと同様に、記録層3と、ゲート電極アシストゲート電極4bとを有する。アシストゲートトランジスタAGTがメモリセルMCと異なる構造を有するとき、アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。ゲート電極4bは、互いに電気的に独立している。また、ゲート電極4bは、コンタクトプラグ6を介して、アシストゲート線AGLに接続される。本例では、フィン型積層構造は、第2及び第3の方向にアレイ状に配置される。本例では、第2の方向に並ぶフィン型積層構造の数は、2つ、第3の方向に並ぶフィン型積層構造の数は、4つであるが、これに限られない。即ち、第2及び第3の方向に並ぶフィン型積層構造の数は、それぞれ、2つ以上であればよい。また、本例では、アシストゲートトランジスタAGTは、複数のメモリストリングNa、Nb,Ncの両端にそれぞれ配置されるが、その一端のみに配置することによっても、1つのフィン型積層構造を選択することは可能である。しかし、プログラムディスターブの抑制による高信頼性を考慮すると、複数のメモリストリングNa、Nb,Ncの両端にそれぞれアシストゲートトランジスタAGTを設けるのが望ましい。複数のメモリストリングNa、Nb,Ncの両端にそれぞれアシストゲートトランジスタAGTを設けるとき、複数のメモリストリングNa、Nb,Ncの一端側のアシストゲートトランジスタAGTについては、第3の方向に配置されるフィン型積層構造との間でアシストゲート電極4bを共有化し、選択ゲートトランジスタとして機能させてもよい。この場合、選択ゲートトランジスタのゲート幅は、アシストゲートトランジスタのゲート幅よりも狭くできるため、メモリストリングを短くし、高集積化に貢献することができる。尚、本例では、複数の半導体層2a,2b,2cのうちの1つを選択するための機能として、梁5の第3の方向の端部を階段形状にしているが、これに代えて、その機能として、第2の実施例を適用することも可能である。即ち、第4の実施例において、図10及び図11に示すように、梁5内の各半導体層2a,2b,2cに対して共通に1つのビット線コンタクト部プラグ7を設け、複数のメモリストリングNa,Nb,Ncのうちの1つを選択する機能は、レイヤーセレクトトランジスタLSTa、LSTb,LSTcにより実現してもよい。以上の構成以外については、図1乃至図3の装置と同じであるため、ここでの説明を省略する。また、材料例についても、第1の実施例で説明した通りであるので、ここでの説明を省略する。製造方法次に、第4の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。まず、図4及び図5に示すように、例えば、半導体基板1上に、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造を形成し、この積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成する。ここまでのプロセスは、第1の実施例で説明した製造方法と同じであるため、ここでの詳細な説明を省略する。次に、図32に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造を完全に覆う絶縁層例えば、酸化シリコン14を形成する。この後、例えば、CMPにより、絶縁層14の上面を平坦化する。また、PEPにより、絶縁層14上にレジストパターンを形成した後、このレジストパターンをマスクにして、RIEにより、絶縁層14と、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造とをエッチングし、第3の方向に延びる配線溝15を形成する。この配線溝15は、半導体層2a,2b,2cを第1及び第3の方向に貫通する。この後、レジストパターンは、除去される。次に、図33に示すように、配線溝15内に導電材料例えば、不純物を含む導電性シリコン、金属などを満たし、共通ソース線SLを形成する。次に、図34に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造をパターニングすることにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、これらを第2の方向の端部で結合する第1及び第2の梁5a,5b、及び、第1及び第2の梁5a,5b内の各半導体層2a,2b,2cを第1の方向に貫通するスリット13をそれぞれ形成する。スリット13の形状としては、既に述べたように、第3の方向の端部が閉じていてもよく、また、梁にレイヤーセレクトトランジスタを設けるときは、そのチャネル部にまでスリット13が延びてもよい。例えば、PEPにより、半導体基板1上及び半導体層2a,2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2a,2b,2cと絶縁層9a,9b,9cをエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、第1及び第2の梁5a,5b、並びに、スリット13がそれぞれ形成される。次に、図35に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第3の方向に跨ぐワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGを形成する。ここでは、メモリセルMCとアシストゲートトランジスタAGTが同じ構造を有する場合を説明する。まず、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の半導体層2a,2b,2cの表面第3の方向の側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う記録層例えば、電荷蓄積層を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層ゲート電極層を形成する。そして、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3の第3の方向の側面において第1の方向に延び、上面から見たときに第3の方向に延びるワード線WL、及び、各フィン型積層構造Fin0,Fin1,Fin2,Fin3の第2の方向の端部にアシストゲート電極AGがそれぞれ形成される。次に、図36に示すように、第1及び第2の梁5a,5bについて、半導体層2a,2b,2cを低抵抗化するための低抵抗化プロセスを適用する。低抵抗化プロセスは、例えば、第1及び第2の梁5a,5bの外側側面側及び第1及び第2の梁5a,5bの内側スリット13の内面側から不純物のイオン注入を行い、第1及び第2の梁5a,5b内の半導体層2a,2b,2c内に不純物領域8を形成することにより実行する。半導体層2a,2b,2cに注入する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。例えば、第1及び第2の梁5a,5b内の半導体層2a,2b,2cの側面スリット13内に露出した内面を含むに低抵抗層を形成することにより、半導体層2a,2b,2cを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。また、第1及び第2の梁5a,5b内の不純物領域8と、第1及び第2の梁5a,5b内の半導体層2a,2b,2cの側面に形成する低抵抗層とを組み合わせてもよい。尚、第1及び第2の梁5a,5bを低抵抗化するための他の構造及びプロセスについては後述する。次に、図37に示すように、アシストゲート電極AGに接続されるアシストゲート線コンタクト部プラグ6、さらに、第1及び第2の梁5a,5b内の各半導体層2a,2b,2cに独立に接続されるビット線コンタクト部プラグ7を形成する。また、ビット線BL及びアシストゲート線AGLを形成することにより、図30乃至図31の装置が完成する。尚、本例では、スリット13は、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及びこれらを第2の方向の端部で結合する第1及び第2の梁5a,5bと同時に形成する。これは、製造ステップ数PEP数を削減するためである。但し、これに代えて、図28及び図29のプロセスと同様に、スリット13の形成を、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3並びに第1及び第2の梁5a,5bのパターニングとは別に行っても構わない。例えば、ゲート加工後に層間膜を埋め込み、CMPで層間膜の平坦化を行う。この後、レジストを塗布し、PEPを行い、スリット13を形成してもよい。また、以上の製造方法において、第1及び第2の梁5a,5b内の半導体層2a,2b,2cの低抵抗化プロセスは、例えば、メモリセルMCのゲート電極ワード線WLに対する低抵抗化プロセス、又は、周辺回路内に配置されるFETのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。6.低抵抗化技術上述の第1乃至第4の実施例に適用可能な梁の低抵抗化技術の例を説明する。図38及び図39は、不純物領域8,16による低抵抗化の例である。本例は、第3の実施例に対応し、梁5は、スリット13を有する。梁5内の各半導体層2a,2b,2c内には、例えば、イオン注入により形成される不純物領域8が設けられる。また、コンタクトプラグ7の直下の各半導体層2a,2b,2c内にも、不純物領域8とは別に、不純物領域16が設けられる。不純物領域8,16を構成する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。ここで、梁5内の各半導体層2a,2b,2cについては、不純物領域8,16からの不純物の拡散により、その全体を低抵抗化することが可能である。特に、最下層である半導体層2aについては、スリット13の端部からコンタクトプラグ7までの距離が最も長くなっている。このため、不純物領域8,16からの不純物の拡散と共に、梁5の第2の方向の側面からの不純物注入とを組み合わせることにより、半導体層2a全体の抵抗値を下げることが望ましい。図40及び図41は、不純物領域8と低抵抗層17とによる低抵抗化の例である。本例も、第3の実施例に対応し、梁5は、スリット13を有する。梁5内の各半導体層2a,2b,2c内には、例えば、イオン注入により形成される不純物領域8が設けられる。また、コンタクトプラグ7の直下の各半導体層2a,2b,2c内には、低抵抗層17が設けられる。また、この低抵抗層17に加えて、図38及び図39に示す不純物領域16を形成してもよい。不純物領域8を構成する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、低抵抗層17は、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。ここで、梁5内の各半導体層2a,2b,2cについては、不純物領域8からの不純物の拡散により、その全体を低抵抗化することが可能である。特に、最下層である半導体層2aについては、スリット13の端部からコンタクトプラグ7までの距離が最も長くなっている。このため、不純物領域8からの不純物の拡散と共に、梁5の第2の方向の側面からの不純物注入とを組み合わせることにより、半導体層2a全体の抵抗値を下げることが望ましい。本例では、コンタクトプラグ7のためのコンタクトホールを形成するときに、低抵抗層17がエッチングストッパとして機能する。図42及び図43は、不純物領域8と低抵抗層18とによる低抵抗化の例である。本例は、第1の実施例に対応し、梁5の第2の方向の一端にフィン型積層構造Fin0~Fin3が接続され、梁5の第2の方向の他端にフィン型積層構造が接続されない。梁5内の各半導体層2a,2b,2c内には、例えば、イオン注入により形成される不純物領域8が設けられる。また、コンタクトプラグ7の直下の各半導体層2a,2b,2c内には、低抵抗層18が設けられる。また、この低抵抗層18に加えて、図38及び図39に示す不純物領域16を形成してもよい。不純物領域8を構成する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、低抵抗層18は、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。ここで、梁5内の各半導体層2a,2b,2cについては、不純物領域8からの不純物の拡散により、その全体を低抵抗化することが可能である。特に、最下層である半導体層2aについては、スリット13の端部からコンタクトプラグ7までの距離が最も長くなっている。このため、不純物領域8からの不純物の拡散と共に、梁5の第2の方向の側面からの不純物注入とを組み合わせることにより、半導体層2a全体の抵抗値を下げることが望ましい。本例でも、コンタクトプラグ7のためのコンタクトホールを形成するときに、低抵抗層18がエッチングストッパとして機能する。ここで、本例では、梁5の第2の方向の他端にフィン型積層構造が接続されない。これに伴い、例えば、以下に説明する図44及び図45に示す構造と組み合わせることにより梁5の低抵抗化をさらに向上させることができる。図44及び図45は、梁5の側面の低抵抗層19による低抵抗化の例である。この構造の特徴は、フィン型積層構造が接続されない梁5の第2の方向の他端に低抵抗層19を形成したことにある。低抵抗層19は、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。まず、図45a~bに示すように、半導体層2a,2b,2cと絶縁層4a,4b,4cの積層構造を形成した後、ドライエッチング又はウェットエッチングにより半導体層2a,2b,2cの第2の方向に凹部を形成する。次に、図45c~dに示すように、半導体層2a,2b,2cの第2の方向の凹部を満たす低抵抗層19を形成した後、RIEにより低抵抗層19を半導体層2a,2b,2cの第2の方向の凹部のみに残存させる。ここで、半導体層2a,2b,2cが絶縁層4a,4b,4cにより完全に絶縁されるように、低抵抗層19のエッチングは、低抵抗層19が絶縁層4a,4b,4cの第2の方向の側面に残存しないように十分に行う必要がある。尚、低抵抗層19は、各半導体層2a,2b,2cに対して、WF6、PtF6、RuF5などのガス雰囲気を用いた置換によって形成することも可能である。例えば、低抵抗層19としてWを採用する場合、半導体層2a,2b,2cと絶縁層4a,4b,4cの積層構造を形成した後、温度200~300°Cの下で、半導体層2a,2b,2cを、WF6を含むガスに触れさせることにより、半導体層2a,2b,2cの表面に低抵抗層W19を形成することができる。同様に、低抵抗層19として、Ti、Co、Ni又はMoを採用する場合、温度200~500°Cの下で、半導体層2a,2b,2cを、TiCl4、CoCl2、NiCl2又はMoF6を含むガスに触れさせることにより、半導体層2a,2b,2cの表面に低抵抗層Ti、Co、Ni又はMo19を形成することができる。尚、以上のプロセスを採用する場合において、絶縁層4a,4b,4cについては、SiO2、SiNなどの絶縁材料を用いることができる。図46乃至図50は、不純物領域20a~20cによる低抵抗化の例である。本例は、梁5内の各半導体層2a,2b,2cの全体に不純物領域20a~20cを確実に形成するために、半導体層2a,2b,2cの各々を形成する度にイオン注入を行う点に特徴を有する。まず、図46に示すように、半導体基板1上に絶縁層9aを形成し、絶縁層9a上に半導体層2aを形成する。そして、PEPにより、半導体層2a上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層2a内に不純物領域20aを形成する。この不純物領域20aは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。次に、図47に示すように、半導体層2a上に絶縁層9bを形成し、絶縁層9b上に半導体層2bを形成する。そして、PEPにより、半導体層2b上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層2b内に不純物領域20bを形成する。この不純物領域20bは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。次に、図48に示すように、半導体層2b上に絶縁層9cを形成し、絶縁層9c上に半導体層2cを形成する。そして、PEPにより、半導体層2c上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層2c内に不純物領域20cを形成する。この不純物領域20cは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。次に、図49に示すように、絶縁層9a,9b,9cと半導体層2a,2b,2cの積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成する。この階段形状は、例えば、3回のPEPを用いることにより形成可能である。階段形状の形成方法については、既に、第1の実施例図5参照で詳細に説明したので、ここでの詳細な説明を省略する。次に、図50に示すように、PEPにより、半導体層2c上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層2a,2b,2c内に不純物領域16を形成する。この不純物領域16は、コンタクトプラグが形成されるコンタクト部分に形成される。この後、レジストパターンは、除去される。以上のプロセスによれば、フィン型積層構造を支える梁内の各半導体層2a,2b,2c内には予め不純物領域16,20a~20cが形成されるため、梁内の各半導体層2a,2b,2cの低抵抗化を図ることができる。7.動作実施形態に係わる不揮発性半導体記憶装置の動作の例を説明する。以下の説明では、書き込み/読み出しの対象は、図1第1の実施例、図10第2の実施例、図20第3の実施例及び図30第4の実施例のフィン型積層構造Fin0内のメモリストリングNa,Nb,Ncとする。メモリストリングNa,Nb,Ncは、直列接続された複数のメモリセルを備えるNANDストリングとし、各メモリセルは、電荷蓄積層を有するFETフラッシュメモリセルであるものとする。書き込み動作の例は、以下の通りである。まず、ビット線BL及びソース線SLに接地電位を印加した状態で、全てのワード線WLに第1の正のバイアスを印加する。この時、メモリストリングNa,Nb,Ncのチャネルとなる半導体層2a,2b,2cに、N型不純物の蓄積領域が形成される。次に、選択されたフィン型積層構造Fin0に対応するアシストゲート線AGLの電位をHにし、フィン型積層構造Fin0内のアシストゲートトランジスタAGTをオンにする。また、非選択のフィン型積層構造Fin1,Fin2,Fin3に対応するアシストゲート線AGLの電位をLにし、フィン型積層構造Fin1,Fin2,Fin3内のアシストゲートトランジスタAGTをオフにする。ここで、Hとは、トランジスタFETをオンにするための電位と定義し、Lとは、トランジスタFETをオフにするための電位と定義する。以下、同じ。この後、書き込み対象となる選択されたメモリセルのワード線コントロールゲート電極WLselectに、例えば、第1の正のバイアスよりも大きい第2の正のバイアスを印加する。そして、図1、図20及び図30の構造においては、選択されたフィン型積層構造Fin0内の全てのメモリストリングNa,Nb,Ncに対してパラレルに書き込みを行うことが可能である。このため、ビット線BLからフィン型積層構造Fin0内のメモリストリングNa,Nb,Ncのチャネルにプログラムデータ0/1を転送する。また、図10の構造においては、選択されたフィン型積層構造Fin0内の1つのメモリストリングに対して書き込みを行う。このため、レイヤーセレクトトランジスタLSTa,LSTb,LSTcにより1つのメモリストリング、例えば、メモリストリングNaを選択し、この選択された1つのメモリストリングNaのチャネルにプログラムデータ0/1を転送する。この時、非選択のフィン型積層構造Fin1,Fin2,Fin3内のメモリストリングNa,Nb,Ncでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止される。同様に、図10の例の場合には、フィン型積層構造Fin0内のメモリストリングNb,Ncのチャネル電位が上昇し、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止される。これに対し、選択されたフィン型積層構造Fin0では、アシストゲートトランジスタAGTがオンであるため、プログラムデータ0/1は、メモリストリングNa,Nb,Nc図1、図20及び図30の場合又はメモリストリングNa図10の場合のチャネルに転送される。プログラムデータが0のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ビット線BL側のアシストゲートトランジスタAGTがカットオフ状態になる。従って、プログラムデータ0が転送されたメモリストリングでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される0-プログラミング。これに対し、プログラムデータが1のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されても、ビット線BL側のアシストゲートトランジスタAGTがカットオフ状態になることはない。従って、プログラムデータ1が転送されたメモリストリングでは、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される1-プログラミング。消去動作の例は、以下の通りである。消去動作は、例えば、選択された1つ以上のフィン型積層構造内のメモリストリングNa,Nb,Ncに対して同時に行うことができる。まず、ビット線BL及びソース線SLに接地電位を印加し、ワード線WLに第1の負のバイアスを印加する。この時、メモリストリングNa,Nb,Ncのチャネルとなる半導体層2a,2b,2cに、P型不純物の蓄積領域が形成される。図10の例の場合には、レイヤーセレクトトランジスタLSTa,LSTb,LSTcの全てをオン状態にする。また、消去対象となる選択された1つ以上のフィン型積層構造に対応するアシストゲート線AGLの電位をHにし、選択された1つ以上のフィン型積層構造に対応するアシストゲートトランジスタAGTをオンにする。そして、全てのワード線WLに第1の負のバイアスよりも大きい第2の負のバイアスを印加する。その結果、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。読み出し動作の例は、以下の通りである。まず、ビット線BLを読み出し回路に接続し、ソース線SLに接地電位を印加する。次に、選択されたフィン型積層構造Fin0に対応するアシストゲート線AGLの電位をHにし、フィン型積層構造Fin0内のアシストゲートトランジスタAGTをオンにする。また、非選択のフィン型積層構造Fin1,Fin2,Fin3に対応するアシストゲート線AGLの電位をLにし、フィン型積層構造Fin1,Fin2,Fin3内のアシストゲートトランジスタAGTをオフにする。この後、ワード線WLに第1の正のバイアスを印加する。第1の正のバイアスは、例えば、0/1-データによらず、メモリセルをオン状態にする値とする。そして、メモリストリングNa,Nb,Ncに対して、ソース線SL側のメモリセルからビット線BL側のメモリセルに向かって、順次データの読み出しを行う。読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第1の正のバイアスよりも小さい読み出しのための第2の正のバイアスが印加される。第2の正のバイアスは、例えば、0-データの閾値と1-データの閾値との間の値とする。従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン/オフが決定されるため、読み出し回路を用いて、ビット線BLの電位変化や、ビット線BLに流れる電流変化などを検出することにより、読み出しを行うことができる。尚、図1、図20及び図30の構造においては、選択されたフィン型積層構造Fin0内の全てのメモリストリングNa,Nb,Ncに対してパラレルに読み出しを行うことが可能である。これに対し、図10の構造においては、レイヤーセレクトトランジスタLSTa,LSTb,LSTcにより、選択されたフィン型積層構造Fin0内の1つのメモリストリング、例えば、メモリストリングNaを選択し、その1つのメモリストリングに対して読み出しを行う。8.その他の構造上述の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするFET例えば、電荷蓄積層を有するフラッシュメモリセルであったが、これに限定されることはない。例えば、第1及び第2のフィン型積層構造を互いに交差させ、第1のフィン型積層構造内の電気伝導層と第2のフィン型積層構造内の電気伝導層との間に2端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。この場合、メモリセルは、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。また、電気伝導層としては、上述の実施例における低抵抗化技術が適用された半導体層や、金属層などを採用することができる。図51は、クロスポイント型メモリセルアレイを実現する不揮発性半導体記憶装置の斜視図、図52は、図51の装置の平面図である。半導体基板例えば、Si基板1上には、互いに交差する第1のフィン型積層構造と第2のフィン型積層構造が配置される。第1のフィン型積層構造は、半導体基板1の表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数の電気伝導層半導体層、金属層など21a,21b,21cを備える。第2のフィン型積層構造は、半導体基板1の表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第3の方向に延びる複数の電気伝導層半導体層、金属層など22a,22b,22cを備える。本例では、第1の方向に積み重ねられる電気伝導層の数は、第1及び第2のフィン型積層構造共に、3つであるが、これに限られない。即ち、第1の方向に積み重ねられる電気伝導層の数は、2つ以上であればよい。尚、第1の方向に積み重ねられる電気伝導層の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。第1のフィン型積層構造内の複数の電気伝導層21a,21b,21cは、ワード線WL/ビット線BLとして機能する。同様に、第2のフィン型積層構造内の複数の電気伝導層22a,22b,22cも、ワード線WL/ビット線BLとして機能する。例えば、図53及び図54に示すように、第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cと、第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cとの間には、2端子型のメモリセルMCが配置される。メモリセルは、電圧、電流、熱などにより抵抗値が変化する抵抗変化素子、例えば、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cの第2の方向の両端には、第3の方向に延びる梁5が接続される。例えば、梁5は、第1のフィン型積層構造と同じ構造を有する。同様に、第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cの第3の方向の両端には、第2の方向に延びる梁5が接続される。例えば、梁5は、第2のフィン型積層構造と同じ構造を有する。梁5は、第1及び第2のフィン型積層構造を固定し、その倒壊を防止するために付加される。第1のフィン型積層構造に接続される梁5の第2の方向の幅は、第1のフィン型積層構造の第3の方向の幅、即ち、複数の電気伝導層WL/BL21a,21b,21cの第3の方向の幅よりも広いのが望ましい。また、第2のフィン型積層構造に接続される梁5の第3の方向の幅は、第2のフィン型積層構造の第2の方向の幅、即ち、複数の電気伝導層WL/BL22a,22b,22cの第2の方向の幅よりも広いのが望ましい。第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cと梁5との間には、アシストゲートトランジスタAGTが配置される。第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cと梁5との間にも、アシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。第1のフィン型積層構造の梁5の第3の方向の端部には、複数の電気伝導層21a,21b,21cのうちの1つを選択するための機能階層選択部が付加されている。例えば、梁5の第3の方向の端部は、階段形状を有し、第1のフィン型積層構造内の複数の電気伝導層21a,21b,21cに対して、独立に、コンタクトプラグ7が接続される。これにより、複数の電気伝導層21a,21b,21cのうちの1つを選択することができる。また、第2のフィン型積層構造の梁5の第2の方向の端部には、複数の電気伝導層22a,22b,22cのうちの1つを選択するための機能階層選択部が付加されている。例えば、梁5の第2の方向の端部は、階段形状を有し、第2のフィン型積層構造内の複数の電気伝導層22a,22b,22cに対して、独立に、コンタクトプラグ7が接続される。これにより、複数の電気伝導層22a,22b,22cのうちの1つを選択することができる。尚、第1のフィン型積層構造内の電気伝導層21a,21b,21cのうちの1つを選択する機能及び第2のフィン型積層構造内の電気伝導層22a,22b,22cのうちの1つを選択する機能は、それぞれ、レイヤーセレクトトランジスタ第2の実施例を参照LSTにより実現してもよい。本例では、第1及び第2のフィン型積層構造の数は、それぞれ4つであるが、これに限られない。即ち、第1及び第2のフィン型積層構造の数は、2つ以上であればよい。尚、第1及び第2のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。また、本例では、第1のフィン型積層構造の2つの梁5に接続されるコンタクトプラグ7は、梁5に対して同じ側に配置されるが、図55に示すように、梁5に対して異なる側に配置してもよい。同様に、第2のフィン型積層構造の2つの梁5に接続されるコンタクトプラグ7についても、梁5に対して同じ側に配置されるが、図55に示すように、梁5に対して異なる側に配置してもよい。結果として、不揮発性半導体記憶装置の平面形状は、卍型となる。さらに、本例では、階層選択部本例では、階段形状は、第1及び第2のフィン型積層構造に接続される梁5a,5b,5c,5dのそれぞれ設けられるが、図56及び図57に示すように、第1及び第2のフィン型積層構造の一方のみに階層選択部を設けることによっても、クロスポイント型メモリセルアレイを動作させることが可能である。以上の構造において、本実施例では、さらに、第1のフィン型積層構造内の電気伝導層21a,21b,21c、第2のフィン型積層構造内の電気伝導層22a,22b,22c、及び、梁5に対して、それぞれ、低抵抗化技術が適用されている。ここでは、電気伝導層21a,21b,21c,22a,22b,22c及び梁5を不純物領域8により低抵抗化する。但し、この低抵抗化は、電気伝導層21a,21b,21c,22a,22b,22c及び梁5に低抵抗層を付加することにより行ってもよいし、また、電気伝導層21a,21b,21c,22a,22b,22c及び梁5そのものを金属層などの低抵抗層としてもよい。9.むすび実施形態によれば、不揮発性半導体記憶装置の高性能化を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"