リフレッシュ活性化信号が入力されると、内部のメモリセルをリフレッシュする少なくとも2以上のメモリバンクと、オートリフレッシュコマンドが入力されると、前記メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を前記メモリバンク各々に対して出力して第1のリフレッシュ制御動作を行い、セルフリフレッシュコマンドが入力されると、前記メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第2のリフレッシュ制御動作を行うリフレッシュ制御回路と、を備えることを特徴とする半導体装置。前記リフレッシュ制御回路は、前記セルフリフレッシュコマンドが入力されると、前記第1のリフレッシュ制御動作に続いて、前記第2のリフレッシュ制御動作を行うことを特徴とする請求項1に記載の半導体装置。入力されるオートリフレッシュコマンドまたはセルフリフレッシュコマンドを検知して、第1のリフレッシュ制御信号を出力し、前記セルフリフレッシュコマンドを検知したときは前記第1のリフレッシュ制御信号を出力するとともに第2のリフレッシュ制御信号を出力するコマンドデコーダと、前記第2のリフレッシュ制御信号が入力されると、第3のリフレッシュ制御信号を所定のセルリフレッシュ周期で発生するオシレータと、を備え、前記リフレッシュ制御回路は、第1のリフレッシュ制御信号または前記第3のリフレッシュ制御信号が入力されると、第4のリフレッシュ制御信号を発生するMREF信号生成回路と、前記第4のリフレッシュ制御信号が入力されると、前記メモリバンクの数と等しい数の第1のパルス信号を発生するパルス信号発生回路と、前記MREF信号生成回路に前記第1のリフレッシュ制御信号が入力されると、前記第1のパルス信号全てを選択して第2のパルス信号を出力する第1の選択動作を行い、前記MREF信号生成回路に前記第3のリフレッシュ制御信号が入力されると、前記第1のパルス信号の最初から少なくとも一つのパルス信号を選択して前記第2のパルス信号を出力する第2の選択動作を行うセレクタと、前記メモリバンク各々に対して設けられ、前記第2のパルス信号に基づいて、前記リフレッシュ活性化信号を発生するREFBANKラッチ回路と、を有することを特徴とする請求項2に記載の半導体装置。前記第4のリフレッシュ制御信号が非活性レベル、かつ、前記第2のリフレッシュ制御信号が活性レベルになると、活性レベルになる第5のリフレッシュ制御信号を発生するSELF状態発生回路を備え、前記セレクタは、前記第5のリフレッシュ制御信号が非活性レベルのとき、前記第1の選択動作を行い、前記第5のリフレッシュ制御信号が活性レベルのとき、前記第2の選択動作を行うことを特徴とする請求項3に記載の半導体装置。カウント値により前記メモリバンク各々の半導体装置における位置を示すアドレス、及び前記メモリセルを選択するワード線の半導体装置における位置を示すアドレスを出力するリフレッシュアドレスカウンタを備え、前記リフレッシュアドレスカウンタは、前記カウント値の最下位側から少なくとも1ビットに前記メモリバンクの位置を示すアドレスが割り当てられ、前記メモリバンクの位置を示すバンクアドレスを出力するリフレッシュカウンタバンクと、前記カウント値の残りのビットに前記ワード線の位置を示すアドレスが割り当てられ、前記ワード線の位置を示すロウアドレスを出力するリフレッシュカウンタロウと、を有し、前記リフレッシュアドレスカウンタは、前記第2のパルス信号をカウントアップして、前記バンクアドレス、及び前記ロウアドレスを出力することを特徴とする請求項3または請求項4いずれか一項に記載の半導体装置。前記リフレッシュ制御回路は、前記リフレッシュアドレスカウンタが出力する前記バンクアドレスをデコードするデコーダを更に備え、前記REFBANKラッチ回路は、前記デコーダのデコード結果、及び前記第2のパルス信号に基づいて前記リフレッシュ活性化信号を発生することを特徴とする請求項5に記載の半導体装置。前記SELF状態発生回路は、前記第2のリフレッシュ制御信号が非活性レベルになると、前記リフレッシュアドレスカウンタの前記リフレッシュカウンタバンクのカウント値をリセットすることを特徴とする請求項5または請求項6いずれか一項に記載の半導体装置。請求項1から請求項7のいずれか一項に記載の半導体装置が複数個積層されて構成され、積層された複数個の半導体装置各々には、前記リフレッシュコマンド、及び前記セルフリフレッシュコマンドが個別に入力される構成となっており、前記複数個の半導体装置各々における前記リフレッシュ制御回路が、入力される前記リフレッシュコマンド、及び前記セルフリフレッシュコマンドに応じて、それぞれ前記第1のリフレッシュ制御動作、前記第2のリフレッシュ制御動作を行うことを特徴とする半導体装置。上述した半導体装置では、全メモリバンク内の特定ワード線を、各メモリバンク間で所定期間遅延させながら活性化することで、半導体装置全体に供給される電源電流のピークを低減することができる。しかしながら、セルフリフレッシュにおいても、第1のリフレッシュ制御動作を繰り返し行うため、セルフリフレッシュにおける電源電流のピーク値はオートリフレッシュと同じ値になってしまうという問題があった。また、半導体装置のセルフリフレッシュを終了させるため、セルフリフレッシュイグジットコマンドSELFExitコマンドを半導体装置に供給する必要がある。セルフリフレッシュでは、半導体装置は、上述の通り、オシレータが周期的に発生するリフレッシュ制御信号に基づいて、第1のリフレッシュ動作を行っている。そのため、オシレータがリフレッシュ制御信号を発生するタイミングと一致するように、SELFExitコマンドを半導体装置に与えた場合、半導体装置は、第1のリフレッシュ動作を完了した後に、セルフリフレッシュを終了する。上述の通り、第1のリフレッシュ動作では、全メモリバンクのリフレッシュを遅延させながら行っているので、各メモリバンク間のリフレッシュ動作の開始時刻をずらすために設定される遅延時間の分だけ、セルリフレッシュの終了が遅くなる。そのため、SELFExitコマンドを半導体装置に供給してから、半導体装置がセルフリフレッシュを終了し、次のコマンドを受付可能になるまでの時間セルリフレッシュからのExit時間が、長くなってしまうという問題があった。本発明は、リフレッシュ活性化信号が入力されると、内部のメモリセルをリフレッシュする少なくとも2以上のメモリバンクと、オートリフレッシュコマンドが入力されると、前記メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を前記メモリバンク各々に対して出力して第1のリフレッシュ制御動作を行い、セルフリフレッシュコマンドが入力されると、前記メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第2のリフレッシュ制御動作を行うリフレッシュ制御回路と、を備えることを特徴とする半導体装置である。本発明では、リフレッシュ制御回路は、第1のリフレッシュ制御動作において、メモリバンク全てのリフレッシュ動作を活性化するリフレッシュ活性化信号をメモリバンク各々に対して出力する。このリフレッシュ制御回路は、SELFコマンドセルフリフレッシュコマンドが入力されると、第2のリフレッシュ制御動作において、第1のリフレッシュ動作においてリフレッシュを行った全てのメモリバンクより少ない数のメモリバンクに対して、リフレッシュ活性化信号を出力する。そのため、第2のリフレッシュ制御動作においてリフレッシュを行うメモリバンク数を、第1のリフレッシュ制御動作においてリフレッシュを行うメモリバンク数に比べて減らすことで、繰り返し実行する第2のリフレッシュ制御動作における電源電流のピーク値を、第1のリフレッシュ制御動作における値より小さくでき、セルフリフレッシュにおける半導体装置のピーク電流値を低減することができる。また、第2のリフレッシュ制御動作においては、全メモリバンクをリフレッシュしないので、各メモリバンク間のリフレッシュ動作の開始時刻をずらすために設定される遅延時間を削減でき、セルリフレッシュからのExit時間を短縮できる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。半導体装置10は、ロウアドレスコントロール13、カラムアドレスコントロール14、リフレッシュカウンタ15リフレッシュアドレスカウンタ、セレクタ16MUX;マルチプレクサ、コマンドデコーダ20、コマンド発生回路21、REF制御回路22リフレッシュ制御回路、SELF状態発生回路23、及びオシレータ25を含んで構成される。また、半導体装置10は、ロウデコーダ31、カラムデコーダ32、メモリアレイ34、及びRow制御回路35をそれぞれ含んで構成されるメモリバンクを4個メモリバンクbank0~bank3備えている。本発明の半導体装置10の特徴部分となるREF制御回路22は、コマンドデコーダ20が出力するリフレッシュ制御信号AREF、リフレッシュ制御信号MSELFに応じてリフレッシュ活性化信号REFACT0~REFACT3を、それぞれメモリバンクbank0~bank3に出力する。メモリバンクbank0~bank3各々は、メモリバンク毎にRow制御回路35を有する。Row制御回路35は、リフレッシュ活性化信号REFACTに基づき、ロウデコーダ31を制御してワード線WLを活性化し、メモリセルMCを選択して、メモリセルMCのデータをビット線BLへと読み出す。また、Row制御回路35は、ワード線WLを活性化してから所定期間経過後、不図示のセンスアンプを駆動して、センスアンプにビット線BLの電位の増幅動作を実行させ、メモリセルMCへのデータ再書込み動作リフレッシュ動作を実行する。後述するように、コマンドデコーダ20は、外部からSELFコマンドセルフリフレッシュコマンドが入力されると、リフレッシュ制御信号AREF第1のリフレッシュ制御信号、リフレッシュ制御信号MSELF第2のリフレッシュ制御信号を発生する。REF制御回路22は、第1のリフレッシュ制御動作において、リフレッシュ制御信号AREFに応じて、メモリバンクbank0~bank3と同数すなわち、4の制御信号CNTR_CLK_Dを発生する。REF制御回路22は、この制御信号CNTR_CLK_Dに基づいて、リフレッシュ活性化信号REFACT0~REFACT3を順番に遅延させて、それぞれ対応するメモリバンクbank0~bank3のRow制御回路35に対して出力する。メモリバンクbank0~bank3では、上述のリフレッシュ動作が時間差をもって実行される。また、オシレータ25タイマーは、リフレッシュ制御信号MSELFが入力されると自励発振し、リフレッシュ制御信号AREFSELFを周期的に発生する。REF制御回路22は、第2のリフレッシュ制御動作において、リフレッシュ制御信号AREFSELFに応じて、メモリバンクbank0~bank3の数より少ない数本実施形態では、1の制御信号CNTR_CLK_Dを発生する。REF制御回路22は、この制御信号CNTR_CLK_Dに基づいて、リフレッシュ活性化信号REFACT0~REFACT3のうちの一つを、当該リフレッシュ活性化信号が入力されるメモリバンクのRow制御回路35に対して出力する。メモリバンクbank0~bank3のひとつのメモリバンクでは、リフレッシュ動作が実行される。このリフレッシュ動作に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。半導体装置10は、外部端子として、アドレスパッド13p、コマンドパッド20pを備えている。その他、クロック端子、データ入出力端子及び電源端子、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。コマンドパッド20pは、それぞれ、例えば、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、チップセレクト信号/CS、及びライトイネーブル信号/WENが供給されるパッドであり、これらをまとめてコマンドパッド20pとして示している。本明細書において、信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。コマンドパッド20pに入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンドデコーダ20に入力される。コマンドデコーダ20は、コマンド信号CMDの保持、デコードなどを行うことによって、各種内部コマンド信号本実施形態においては、リフレッシュ制御信号AREF、リフレッシュ制御信号MSELFを含むを生成する。生成された内部コマンド信号のうち、リフレッシュ制御信号AREFは、REF制御回路22に、リフレッシュ制御信号MSELFは、SELF状態発生回路23及びオシレータ25に供給される。アドレスパッド13pは、アドレス信号ADDバンクアドレスBA0~BA1、及びロウアドレスX0~X12、カラムアドレスが供給される端子であり、供給されたアドレス信号ADDは、通常の動作メモリセルMCへのデータ書き込み動作、メモリセルMCからのデータ読み出し動作においては、ロウアドレスコントロール13や、カラムアドレスコントロール14に供給される。ロウアドレスコントロール13の出力は、セレクタ16に入力される。また、後述するリフレッシュカウンタ15の出力も、セレクタ16に入力される。なお、上述したコマンドデコーダ20が出力する内部コマンド信号には、リードコマンド、或いはライトコマンドがコマンドデコーダ20に供給された場合に、コマンド発生回路21が、メモリセルからのデータ読み出し動作、メモリセルへのデータ書込み動作を行う回路に供給する各種内部コマンド信号がある。本実施形態においては、半導体装置10の特徴部分は、メモリセルからのデータ読み出し動作、メモリセルへのデータ書込み動作にはないので、それらの内部コマンド信号については省略している。ただ、内部コマンド信号には、例えば内部アクト信号があり、この内部アクト信号がコマンド発生回路21に入力されると、コマンド発生回路21は、アクト信号ACTをセレクタ16に出力する。セレクタ16は、アクト信号が入力されると、ロウアドレスコントロール13を介して外部から入力されるロウアドレスを、ロウデコーダ31に出力する。本実施形態においては、セレクタ16は、REF制御回路22が出力するリフレッシュ制御信号MREFが入力されるとロウアドレスコントロール13の出力とリフレッシュカウンタ15の出力のうち、リフレッシュカウンタ15の出力を選択して、メモリバンクbank0~bank3における各ロウデコーダ31に、ワード線選択のための内部アドレス信号を出力する。本実施形態において、半導体装置10は、メモリバンクbank0~bank3を含んで構成される。ここで、メモリバンクbankは、複数のワード線と、複数のビット線と、それらの交点に設けられた複数のメモリセルからなるメモリセルアレイを複数配列して構成されたメモリアレイ34を含んで構成される。メモリバンクbankとは、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作が可能な一単位をいう。例えば、メモリバンクbank0は、コマンドデコーダ20にアクティブコマンドが入力されると活性化されて、アクトコマンドに応じた動作センス動作を行う。このとき、メモリバンクbank1は、コマンドデコーダ20や、データ入出力回路等はメモリバンク間で共用されるので、メモリバンクbank0と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクbank0がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクbank1は、コマンドデコーダ20にアクティブコマンドが入力されると活性化され、アクティブコマンドに応じた動作を行うことができる。また、メモリバンクbank0~bank3各々は、Row制御回路35、ロウデコーダ31、及びカラムデコーダ32を含んで構成される。ロウデコーダ31は、メモリバンクbank0~bank3内に含まれるワード線WLを選択する回路である。ロウデコーダ31は、通常動作においては、ロウアドレスコントロール13から入力されるアドレスにより、アドレスパッド13pに入力されるロウアドレスX0~X12によりその位置が示されるワード線を選択する。一方、ロウデコーダ31は、コマンドデコーダ20にREFコマンド、SELFコマンドが入力されたときは、リフレッシュカウンタ15が出力する内部ロウアドレスにより、ワード線を選択する。また、カラムアドレスコントロール14の出力は、カラムデコーダ32に供給される。カラムデコーダ32は、通常動作において、メモリバンクbank0~bank3のセンスアンプに含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ32によって選択されたセンスアンプは、通常動作において、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバス、及びデータ入出力回路を介して、半導体装置外部へ出力する。一方、ライト動作時においては、リードライトバスを介してデータ入出力回路から入力されるライトデータを増幅し、これをセンスアンプに出力する。ただし、コマンドデコーダ20にREFコマンド、SELFコマンドが入力されたときは、カラムデコーダを介してのメモリセルへのデータ書込み動作、メモリセルからのデータ読み出し動作は必須ではなく、カラムアドレスコントロール14、及びカラムデコーダ32を動作させる必要はない。メモリバンクbank0~bank3各々におけるRow制御回路35は、REF制御回路22から、リフレッシュ活性化信号REFACT0~REFACT3が入力されると、ロウデコーダ31を活性化してワード線の選択を行わせ、その後センスアンプを活性化して選択されたワード線に接続されるメモリセルのリフレッシュを行わせる。本実施形態においては、コマンドデコーダ20にREFコマンドが入力されると、メモリバンクbank0~bank3におけるRow制御回路35は、REF制御回路22から、それぞれリフレッシュ活性化信号REFACT0~REFACT3がメモリバンク間で時間差をもって入力され、リフレッシュ動作をメモリバンク間でずらせつつ、第1のリフレッシュ制御動作を実行する。また、コマンドデコーダ20にSELFコマンドが入力されると、メモリバンクbank0~bank3におけるRow制御回路35は、REF制御回路22から、それぞれリフレッシュ活性化信号REFACT0~REFACT3がメモリバンク間で時間差をもって連続して入力され、まず、第1のリフレッシュ制御動作を実行する。その後、オシレータ25が出力するリフレッシュ制御信号AREFSELFの周期で決定する時間経過後、メモリバンクbank0~bank3の一つ目のメモリバンクbank0におけるRow制御回路35が、第2のリフレッシュ制御動作を実行する。なお、この第2のリフレッシュ制御動作において、メモリバンクbank0において選択されるワード線は、後述するリフレッシュカウンタ15が出力する内部ロウアドレスが、先の第1のリフレッシュ制御動作から1インクリメントされるので、第1のリフレッシュ制御動作において選択されたワード線WL0とするの次のワード線WL1とするとなる。また、この第2のリフレッシュ制御動作において、残りの3個のメモリバンクbank1~bank3は待機状態スタンバイ状態にある。また、コマンドデコーダ20にSELFEXITコマンドが入力されるまで、周期的にリフレッシュ制御信号AREFSELFが発生する。例えば、セルフリフレッシュにエントリして、リフレッシュ制御信号AREFSELFが続いて6回発生する場合を例に考える。まず、4個のメモリバンクbank0~bank3のワード線WLiとするが、時間差をもってそれぞれ選択され、メモリバンクbank0~bank3のワード線WLiに接続されるメモリセルがリフレッシュされる第1のリフレッシュ制御動作。続いて、4個のメモリバンクbank0~bank3のワード線WLjj=i1が、2個のメモリバンクbank0~bank1のワード線WLkk=j1が、リフレッシュ制御信号AREFSELFの周期で順番に選択され、ワード線WLi、ワード線WLjに接続されるメモリセルがリフレッシュされる。なお、本実施形態においては、メモリバンクを4個のメモリバンクbank0~bank3として説明しているが、メモリバンクの数は、勿論4個に限られるものではなく、例えば8個、16個であってもよい。続いて、図1に示すREF制御回路22、リフレッシュカウンタ15、及びSELF状態発生回路23の構成について、図面を参照して、順番に説明する。図2は、図1に示すREF制御回路22の構成を示す回路図である。図2に示すように、REF制御回路22は、MREF信号生成回路200、パルス信号発生回路210、セレクタ230、遅延回路235、デコーダ240、REFBANKラッチ回路250~253、及びNOR回路280を含んで構成される。MREF信号生成回路200の構成MREF信号生成回路200は、OR回路201、遅延回路202、論理回路203、遅延回路204、論理回路205、NAND回路206、及びNAND回路207を含んで構成される。OR回路201は、2入力1出力の論理和回路であり、2入力のうち一方の入力第1入力にはリフレッシュ制御信号AREF第1のリフレッシュ制御信号が入力され、他方の入力第2入力には、図1に示すオシレータ25が出力するリフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号が入力される。リフレッシュ制御信号AREFSELFは、図1に示すオシレータ25が、コマンドデコーダ20からリフレッシュ制御信号MSELF第2のリフレッシュ制御信号が入力されると、セルフリフレッシュの周期で、つまり、第2のリフレッシュ制御動作の周期で、周期的に発生する信号である。OR回路201は、リフレッシュ制御信号AREFとリフレッシュ制御信号AREFSELFとのいずれか一方がHレベルになると、Hレベルの出力信号を遅延回路202及び論理回路203に対して出力する。遅延回路202は、入力がOR回路201の出力に接続され、出力が論理回路203の第2入力に接続される。遅延回路202は、OR回路201の出力信号を遅延させて、遅延させた信号を論理回路203に出力する。論理回路203は、2入力1出力の論理回路であり、第1入力がOR回路201の出力、第2入力が遅延回路202の出力に接続され、出力がNAND回路206の第1入力に接続される。論理回路203は、第1入力がHレベル、かつ、第2入力がLレベルのとき、Lレベルの出力信号を出力する。また、論理回路203は、第1入力がLレベル、または、第2入力がHレベルのとき、Hレベルの出力信号を出力する。論理回路203は、OR回路201がHレベルの出力信号を出力すると、このとき遅延回路202の出力はLレベルであるので、Lレベルの出力信号をNAND回路206の第1入力に対して出力する。遅延回路204は、入力がNOR回路280の出力に接続され、出力が論理回路205の第2入力に接続される。遅延回路204は、NOR回路280の出力信号REFACTORBを遅延させて、遅延させた信号を論理回路205に出力する。論理回路205は、2入力1出力の論理回路であり、第1入力がNOR回路280の出力に接続され、第2入力が遅延回路204の出力に接続される。また、論理回路205の出力は、NAND回路207の第2入力に接続される。論理回路205は、第1入力がHレベル、かつ、第2入力がLレベルのとき、Lレベルの出力信号を出力する。また、論理回路205は、第1入力がLレベル、または、第2入力がHレベルのとき、Hレベルの出力信号を出力する。論理回路205は、NOR回路280がHレベルの出力信号REFACTORBを出力すると、このとき遅延回路204の出力はLレベルであるので、Lレベルの出力信号をNAND回路207の第2入力に対して出力する。NAND回路206は、2入力1出力の否定論理積回路であり、第1入力が論理回路203の出力に接続され、第2入力がNAND回路207の出力に接続される。また、NAND回路206の出力は、パルス信号発生回路210における論理回路212の第1入力、及び遅延回路211に接続される。NAND回路207は、2入力1出力の否定論理積回路であり、第1入力がNAND回路206の出力に接続され、第2入力が論理回路205の出力に接続される。また、NAND回路207の出力は、NAND回路206の第2入力に接続される。NAND回路206は、論理回路203がLレベルの出力信号を出力すると、Hレベルのリフレッシュ制御信号MREFを論理回路212の第1入力、及び遅延回路211に対して出力する。このとき、NAND回路207は、論理回路205の出力がHレベルであれば、Lレベルの出力信号をNAND回路206の第2入力に対して出力する。これにより、NAND回路206は、論理回路203の出力がHレベルに戻っても、Hレベルのリフレッシュ制御信号MREFを出力し続ける。つまり、リフレッシュ制御信号MREFのHレベルを、NAND回路206及びNAND回路207からなるフリップフロップで維持する。その後、NOR回路280がHレベルの出力信号REFACTORBを出力すると、論理回路205の出力がLレベルとなり、NAND回路207の出力がHレベルとなる。これにより、NAND回路206は、論理回路203の出力がHレベルであれば、Lレベルのリフレッシュ制御信号MREFを出力する。以上の回路構成により、MREF信号生成回路200は、リフレッシュ制御信号AREF第1のリフレッシュ制御信号とリフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号とのいずれか一方がHレベルになると、リフレッシュ制御信号MREF第4のリフレッシュ制御信号をHレベル活性レベルにする。このとき、NOR回路280の出力信号REFACTORBはHレベル、遅延回路204の出力はHレベルであり、論理回路205の出力信号はHレベルである。これにより、NAND回路207の出力信号はLレベルとなる。NAND回路206は、リフレッシュ制御信号AREF及びリフレッシュ制御信号AREFSELFのいずれもがLレベルとなり、論理回路203の出力信号がHレベルとなっても、リフレッシュ制御信号MREFをHレベルに維持する。その後、NOR回路280の出力信号REFACTORBは後述するようにLレベルとなるが、論理回路205の出力信号はHレベルのままに維持されるので、NAND回路206はリフレッシュ制御信号MREFをHレベルに維持する。NOR回路280が出力信号REFACTORBをHレベルにすると、論理回路205の出力信号はLレベルとなり、NAND回路207の出力信号はHレベルとなる。このとき、リフレッシュ制御信号AREF及びリフレッシュ制御信号AREFSELFのいずれもがLレベルとなり、論理回路203の出力信号がHレベルとなっている。これにより、NAND回路206はリフレッシュ制御信号MREFをLレベルに遷移させる。パルス信号発生回路210の構成パルス信号発生回路210は、遅延回路211、論理回路212、遅延回路213、遅延回路214、論理回路215、遅延回路216、遅延回路217、論理回路218、遅延回路219、遅延回路220、論理回路221、NAND回路222、及びインバータ回路223論理反転回路を含んで構成される。遅延回路211は、入力がMREF信号生成回路200におけるNAND回路206の出力に接続され、出力が論理回路212の第2入力に接続される。遅延回路211は、リフレッシュ制御信号MREFを遅延させて、遅延させた信号を論理回路212に出力する。論理回路212は、2入力1出力の論理回路であり、第1入力がMREF信号生成回路200におけるNAND回路206の出力に接続され、第2入力が遅延回路211の出力に接続される。また、論理回路212の出力は、接続点N212を介して、遅延回路213の入力、NAND回路222の第1入力、及びインバータ回路223の入力に接続される。論理回路212は、第1入力がHレベル、かつ、第2入力がLレベルのとき、接続点N212をLレベルにする。また、論理回路212は、第1入力がLレベル、または、第2入力がHレベルのとき、接続点N212をHレベルにする。論理回路212は、第1入力に入力されるリフレッシュ制御信号MREFがHレベルになると、このとき、遅延回路211の出力がLレベルであるので、接続点N212をHレベルからLレベルへ遷移させる。また、論理回路212は、遅延回路211の出力がHレベルになると、接続点N212をLレベルからHレベルへ遷移させる。遅延回路213は、入力が接続点N212を介して論理回路212の出力に接続され、出力が遅延回路214の入力、及び論理回路215の第1入力に接続される。遅延回路213は、論理回路212の出力を遅延させて、遅延させた信号を論理回路215に出力する。遅延回路214は、入力が遅延回路213の出力に接続され、出力が論理回路215の第2入力に接続される。遅延回路214は、遅延回路213の出力を遅延させて、遅延させた信号を出力する。論理回路215は、2入力1出力の論理回路であり、第1入力が遅延回路213の出力に接続され、第2入力が遅延回路214の出力に接続される。また、論理回路215の出力は、接続点N215を介して、遅延回路216の入力、及びNAND回路222の第2入力に接続される。論理回路215は、第1入力がHレベル、かつ、第2入力がLレベルのとき、接続点N215をLレベルにする。また、論理回路215は、第1入力がLレベル、または、第2入力がHレベルのとき、接続点N215をHレベルにする。論理回路215は、第2入力に入力される遅延回路214の出力がLレベルになると、このとき、遅延回路213の出力はHレベルであるので、接続点N215をHレベルからLレベルへ遷移させる。また、論理回路215は、遅延回路214の出力がHレベルになると、接続点N215をLレベルからHレベルへ遷移させる。遅延回路216は、入力が接続点N215を介して論理回路215の出力に接続され、出力が遅延回路217の入力、及び論理回路218の第1入力に接続される。遅延回路216は、論理回路215の出力を遅延させて、遅延させた信号を出力する。遅延回路217は、入力が遅延回路216の出力に接続され、出力が論理回路218の第2入力に接続される。遅延回路217は、遅延回路216の出力を遅延させて、遅延させた信号を論理回路218に出力する。論理回路218は、2入力1出力の論理回路であり、第1入力が遅延回路216の出力に接続され、第2入力が遅延回路217の出力に接続される。また、論理回路218の出力は、接続点N218を介して、遅延回路219の入力、及びNAND回路222の第3入力に接続される。論理回路218は、第1入力がHレベル、かつ、第2入力がLレベルのとき、接続点N218をLレベルにする。また、論理回路218は、第1入力がLレベル、または、第2入力がHレベルのとき、接続点N218をHレベルにする。論理回路218は、第2入力に入力される遅延回路217の出力がLレベルになると、このとき、遅延回路216の出力はHレベルであるので、接続点N218をHレベルからLレベルへ遷移させる。また、論理回路218は、遅延回路217の出力がHレベルになると、接続点N218をLレベルからHレベルへ遷移させる。遅延回路219は、入力が接続点N218を介して論理回路218の出力に接続され、出力が遅延回路220の入力、及び論理回路221の第1入力に接続される。遅延回路219は、論理回路218の出力を遅延させて、遅延させた信号を出力する。遅延回路220は、入力が遅延回路219の出力に接続され、出力が論理回路221の第2入力に接続される。遅延回路220は、遅延回路219の出力を遅延させて、遅延させた信号を論理回路221に出力する。論理回路221は、2入力1出力の論理回路であり、第1入力が遅延回路219の出力に接続され、第2入力が遅延回路220の出力に接続される。また、論理回路221の出力は、接続点N221を介して、NAND回路222の第4入力に接続される。論理回路221は、第1入力がHレベル、かつ、第2入力がLレベルのとき、接続点N221をLレベルにする。また、論理回路221は、第1入力がLレベル、または、第2入力がHレベルのとき、接続点N221をHレベルにする。論理回路221は、第2入力に入力される遅延回路220の出力がLレベルになると、このとき、遅延回路219の出力はHレベルであるので、接続点N221をHレベルからLレベルへ遷移させる。また、論理回路221は、遅延回路220の出力がHレベルになると、接続点N221をLレベルからHレベルへ遷移させる。NAND回路222は、4入力1出力の否定論理積回路であり、第1入力が接続点N212を介して論理回路212の出力に、第2入力が接続点N215を介して論理回路215の出力に、第3入力が接続点N218を介して論理回路218の出力に、第4入力が接続点N221を介して論理回路221の出力に、それぞれ接続される。また、NAND回路222の出力は、セレクタ230のB端子に接続される。インバータ回路223論理反転回路は、入力が接続点N212を介して論理回路212の出力に接続され、出力はセレクタ230のA端子に接続される。以上の回路構成により、パルス信号発生回路210は、リフレッシュ制御信号MREF第4のリフレッシュ制御信号がHレベル活性レベルになると、メモリバンク数と同じ数本実施形態では、メモリバンクbank0~bank3であるので、4のパルスをNAND回路222から出力する。図3は、パルス信号発生回路210の動作タイミングチャートであり、上記各遅延回路の出力の時間変化、各接続点の時間変化を示している。時刻t1において、MREF信号生成回路200がリフレッシュ制御信号MREFをHレベルにすると、遅延回路211の出力はLレベルであるので、論理回路212は、接続点N212をHレベルからLレベルへ遷移させる。これにより、NAND回路222の出力、及びインバータ回路223INV223の出力は、LレベルからHレベルへ遷移する。時刻t2において、遅延回路211が出力をHレベルにすると、論理回路212は、接続点N212をLレベルからHレベルへ遷移させる。これにより、NAND回路222の出力、及びインバータ回路223INV223の出力は、HレベルからLレベルへ遷移する。また、遅延回路213の出力は、HレベルからLレベルへ遷移する。時刻t3において、遅延回路213が出力をHレベル、遅延回路214が出力をLレベルにすると、論理回路215は、接続点N215をHレベルからLレベルへ遷移させる。これにより、NAND回路222の出力は、LレベルからHレベルへ遷移する。時刻t4において、遅延回路214が出力をHレベルにすると、論理回路215は、接続点N215をLレベルからHレベルへ遷移させる。これにより、NAND回路222の出力は、HレベルからLレベルへ遷移する。時刻t5において、遅延回路216が出力をHレベル、遅延回路217が出力をLレベルにすると、論理回路218は、接続点N218をHレベルからLレベルへ遷移させる。これにより、NAND回路222の出力は、LレベルからHレベルへ遷移する。時刻t6において、遅延回路217が出力をHレベルにすると、論理回路218は、接続点N218をLレベルからHレベルへ遷移させる。これにより、NAND回路222の出力は、HレベルからLレベルへ遷移する。時刻t7において、遅延回路219が出力をHレベル、遅延回路220が出力をLレベルにすると、論理回路221は、接続点N221をHレベルからLレベルへ遷移させる。これにより、NAND回路222の出力は、LレベルからHレベルへ遷移する。時刻t8において、遅延回路220が出力をHレベルにすると、論理回路221は、接続点N221をLレベルからHレベルへ遷移させる。これにより、NAND回路222の出力は、HレベルからLレベルへ遷移する。このように、パルス信号発生回路210は、リフレッシュ制御信号MREF第4のリフレッシュ制御信号がHレベル活性レベルになると、メモリバンク数と同じ数の4個のパルスを、NAND回路222からセレクタ230のB端子に出力する。このとき、パルス信号発生回路210は、図3に示すように、1個のパルスを、NAND回路222が出力する1個目のパルスと同時に、インバータ回路223から、セレクタ230のA端子に出力する。図2に戻って、セレクタ230は、マルチプレクサMUX0を含んで構成される。マルチプレクサMUX0は、ゲート端子GAにリフレッシュ制御信号MSELF2が入力され、このリフレッシュ制御信号MSELF2の論理により、端子Aと端子Bのいずれか一方を出力端子に接続する。マルチプレクサMUX0の出力端子は、セレクタ230の出力端子であり、この出力端子は遅延回路235の入力に接続される。具体的には、リフレッシュ制御信号MSELF2がHレベルのとき、端子Aと出力端子を接続し、リフレッシュ制御信号MSELF2がLレベルのとき、端子Bと出力端子を接続する。これにより、セレクタ230は、リフレッシュ制御信号MSELF2がHレベルのとき、パルス信号発生回路210のインバータ回路223が出力する1個のパルスを、制御信号CNTR_CLKとして、次段の遅延回路235、及びREFBANKラッチ回路250~253に出力する。また、セレクタ230は、リフレッシュ制御信号MSELF2がLレベルのとき、パルス信号発生回路210のNAND222が出力する4個のパルスを、制御信号CNTR_CLKとして、次段の遅延回路235、及びREFBANKラッチ回路250~253に出力する。遅延回路235は、入力がセレクタ230の出力端子に接続され、出力が図1に示すリフレッシュカウンタ15に接続される。遅延回路235は、制御信号CNTR_CLKを遅延させて、遅延させた信号制御信号CNTR_CLK_Dをリフレッシュカウンタ15に出力する。制御信号CNTR_CLK_Dは、リフレッシュカウンタ15において、カウンタをカウントアップするためのクロック信号として用いられる詳細後述。デコーダ240は、2入力4出力のデコーダであり、2入力は、リフレッシュカウンタ15におけるリフレッシュカウンタBank15aに接続され、内部バンクアドレスREFBA0及び内部バンクアドレスREFBA1が入力される。また、デコーダ240の4出力は、それぞれ接続点N240_0~N240_3に接続される。デコーダ240は、内部バンクアドレスREFBA0及び内部バンクアドレスREFBA1の0Lレベルまたは1Hレベルの組合せREFBA0、REFBA1=00、10、01、11に対して、例えば、下記の様に上記接続点N240_0~N240_3のうちの一つの接続点を、LレベルからHレベルへと遷移させる。デコーダ240は、REFBA0、REFBA1=00のとき、接続点N240_0をLレベルからHレベルへ遷移させる。また、デコーダ240は、REFBA0、REFBA1=10のとき、接続点N240_1をLレベルからHレベルへ遷移させる。また、デコーダ240は、REFBA0、REFBA1=01のとき、接続点N240_2をLレベルからHレベルへ遷移させる。また、デコーダ240は、REFBA0、REFBA1=11のとき、接続点N240_3をLレベルからHレベルへ遷移させる。REFBANKラッチ回路250~253は、それぞれメモリバンクbank0~bank3に対応して設けられる回路である。REFBANKラッチ回路250~253は、デコーダ240の出力、及びセレクタ230の出力制御信号CNTR_CLKに基づいて、それぞれリフレッシュ活性化信号REFACT0~REFACT3を活性レベルHレベルにして、活性レベルのリフレッシュ活性化信号REFACT0~REFACT3を、それぞれメモリバンクbank0~bank3内のRow制御回路35に出力する。活性レベルのリフレッシュ活性化信号REFACTが入力されるRow制御回路35は、上述の通り、ロウデコーダ31及びセンスアンプを制御して、メモリバンクにおける選択されたメモリセルのリフレッシュ動作を実行する。REFBANKラッチ回路250~253各々は、デコーダ240から入力されるデコード信号が異なり、各メモリバンクからフィードバックされるリフレッシュ終了信号REFENDが異なるが、回路構成は同一であるので、以下、REFBANKラッチ回路250について、構成及び動作を説明する。REFBANKラッチ回路250は、論理回路261、NAND回路262、及びNAND回路263から構成される。論理回路261は、2入力1出力の論理回路であり、第1入力がメモリバンクbank0におけるRow制御回路35に接続され、第2入力がNAND回路263の出力に接続される。また、論理回路261の出力は、NAND回路263の第1入力に接続される。論理回路261は、第1入力に入力されるリフレッシュ終了信号REFEND0がLレベル、かつ、第2入力に入力されるリフレッシュ活性化信号REFACT0がHレベルのとき、Lレベルの出力信号をNAND回路263の第1入力に出力する。NAND回路262は、2入力1出力の否定論理積回路であり、第1入力がセレクタ230の出力に接続され、第2入力が接続点N240_0を介してデコーダ240に接続される。また、NAND回路262の出力は、NAND回路263の第2入力に接続される。NAND回路262は、第1入力に入力される制御信号CNTR_CLKがHレベル、かつ、第2入力に入力されるデコーダ240の出力信号接続点N240_0のレベルがHレベルのとき、Lレベルの出力信号をNAND回路263の第2入力に出力する。NAND回路263は、2入力1出力の否定論理積回路であり、第1入力が論理回路261の出力に接続され、第2入力がNAND回路262の出力に接続される。また、NAND回路263の出力は、NOR回路280の第1入力に接続される。NAND回路263は、NAND回路262がLレベルの出力信号を出力すると、Hレベルのリフレッシュ活性化信号REFACT0をNOR回路280に対して出力する。このとき、論理回路261は、リフレッシュ終了信号REFENDがLレベルであれば、Lレベルの出力信号をNAND回路263の第1入力に対して出力する。これにより、NAND回路263は、NAND回路262の出力がHレベルに戻っても、Hレベルのリフレッシュ活性化信号REFACT0を出力し続ける。つまり、リフレッシュ活性化信号REFACT0のHレベルを、論理回路261及びNAND回路263からなるフリップフロップで維持する。その後、メモリバンクbank0におけるRow制御回路35がリフレッシュ制御動作を終了してHレベルのリフレッシュ終了信号REFEND0を出力すると、論理回路261の出力がHレベルとなる。このとき、制御信号CNTR_CLKのパルス幅は、リフレッシュ活性化信号REFACT0がHレベルになってからリフレッシュ終了信号REFENDがLレベルになるまでの時間リフレッシュ時間に比べて十分に短く設定されているため、内部バンクアドレスREFBA0~REFBA1のパルス幅もリフレッシュ時間に比べて十分短く設定される。そのため、NAND回路262の出力は既にHレベルとなっており、NAND回路263は、リフレッシュ活性化信号REFACT0をHレベルからLレベルへ遷移させる。以上の回路構成により、REFBANKラッチ回路250~253は、制御信号CNTR_CLKとデコーダ240の出力に基づいて、それぞれリフレッシュ活性化信号REFACT0をLレベルからHレベル活性レベルへ遷移させる。また、REFBANKラッチ回路250~253は、各メモリバンクbank0~bank3におけるリフレッシュ期間が終了して、リフレッシュ終了信号REFEND0~REFEND3がHレベルになると、それぞれリフレッシュ活性化信号REFACT0をHレベルからLレベル非活性レベルへ遷移させる。NOR回路280は、4入力1出力の否定論理和回路であり、第1入力がREFBANKラッチ回路250の出力に、第2入力がREFBANKラッチ回路251の出力に、第3入力がREFBANKラッチ回路252の出力に、第4入力がREFBANKラッチ回路253の出力に、それぞれ接続される。また、NOR回路280の出力は、MREF信号生成回路200における遅延回路204の入力、及び論理回路205の第1入力に接続される。NOR回路280は、リフレッシュ活性化信号REFACT0~REFACT3のいずれか一つの信号がHレベルになると、出力信号REFACTORBをHレベルからLレベルへ遷移させる。なお、上述の通り、制御信号CNTR_CLKのパルス幅は、リフレッシュ活性化信号REFACT0がHレベルになってからリフレッシュ終了信号REFENDがLレベルになるまでの時間リフレッシュ時間に比べて十分に短く設定されている。そのため、制御信号CNTR_CLKが連続して4個発生する場合、一つのリフレッシュ活性化信号、例えばリフレッシュ活性化信号REFACT0が活性レベルHレベルになると、リフレッシュ活性化信号REFACT0がHレベルの間に、次のリフレッシュ活性化信号REFACT1もHレベルとなる。よって、出力信号REFACTORBが、制御信号CNTR_CLKに同期して、LレベルとHレベルの間で遷移を繰り返すことはない。この場合、出力信号REFACTORBが、HレベルからLレベルへ遷移するのは、リフレッシュ活性化信号REFACT0がHレベルになるときであり、LレベルからHレベルへ遷移するのは、リフレッシュ活性化信号REFACT3がLレベルになるときである。一方、制御信号CNTR_CLKが1個発生する場合、出力信号REFACTORBは、一つのリフレッシュ活性化信号、例えばリフレッシュ活性化信号REFACT0が活性レベルHレベルになるとHレベルからLレベルへ遷移し、リフレッシュ活性化信号REFACT0がLレベルになるとLレベルからHレベルへ遷移する。これにより、上述の通り、MREF信号生成回路200において、出力信号REFACTORBがLレベルの間、リフレッシュ制御信号MREFのHレベルは維持される。また、NOR回路280は、リフレッシュ活性化信号REFACT0~REFACT3の全ての信号がLレベルになると、出力信号REFACTORBをLレベルからHレベルへ遷移させる。これにより、MREF信号生成回路200において、リフレッシュ制御信号MREFがHレベルからLレベルへ遷移する。SELF状態発生回路23の構成続いて、図1に示すSELF状態発生回路23の構成について、図4を参照して説明する。図4aは、図1に示すSELF状態発生回路23の構成を示す回路図であり、図4bは、図4aに示すラッチ回路312の回路図であり、図4cは、ラッチ回路312の主要信号等の真理値表である。図4aに示すように、SELF状態発生回路23は、1shotリセット信号生成部300、及び内部SELF信号生成部310を含んで構成される。1shotリセット信号生成部300は、遅延回路301、論理回路302、及びインバータ回路303を含んで構成される。遅延回路301は、入力が図1に示すコマンドデコーダ20の出力に接続され、出力が論理回路302の第2入力に接続される。遅延回路301は、リフレッシュ制御信号MSELF第2のリフレッシュ制御信号を遅延させて、遅延させた信号リフレッシュ制御信号MSELFDを論理回路302に出力する。論理回路302は、2入力1出力の論理回路であり、第1入力がコマンドデコーダ20の出力に接続され、第2入力が遅延回路301の出力に接続され、出力がインバータ回路303の入力に接続される。論理回路302は、第1入力がLレベル、かつ、第2入力がHレベルのとき、Hレベルの出力信号を出力する。また、論理回路302は、第1入力がHレベル、または、第2入力がLレベルのとき、Lレベルの出力信号を出力する。論理回路302は、リフレッシュ制御信号MSELFがHレベルからLレベルに遷移すると、このとき、遅延回路301の出力はHレベルであるので、出力信号をLレベルからHレベルへ遷移させる。インバータ回路303は、入力が論理回路302の出力に接続され、出力は図1に示すリフレッシュカウンタ15におけるリフレッシュカウンタBank15aに接続される。インバータ回路303は、論理回路302の出力がLレベルからHレベルへ遷移すると、1ショットのLレベルの期間の短いカウンタリセット信号REFBARSTを、リフレッシュカウンタBank15aに出力する。つまり、1shotリセット信号生成部300は、リフレッシュ制御信号MSELFがHレベルからLレベルに遷移すると、1ショットのLレベルの期間の短いカウンタリセット信号REFBARSTを、リフレッシュカウンタBank15aに出力する。内部SELF信号生成部310は、遅延回路311、及びラッチ回路312を含んで構成される。遅延回路311は、入力がコマンドデコーダ20の出力に接続され、出力がラッチ回路312のD端子に接続される。遅延回路311は、リフレッシュ制御信号MSELFを遅延させて、遅延させた信号リフレッシュ制御信号MSELFDをラッチ回路312に出力する。図4bは、ラッチ回路312の一例を示す回路図である。ラッチ回路312は、インバータ回路321、インバータ回路322、NAND回路323、NAND回路324、NAND回路325、及びNAND回路326を含んで構成される。インバータ回路321は、入力がEN端子に接続され、出力がENB端子を介してNAND回路323の第1入力、及びNAND回路325の第2入力に接続される。インバータ回路321は、リフレッシュ制御信号MREF第4のリフレッシュ制御信号を論理反転して、NAND回路323、及びNAND回路325に出力する。インバータ回路322は、入力がD端子に接続され、出力が接続点RBを介してNAND回路323の第2入力に接続される。インバータ回路322は、リフレッシュ制御信号MSELFDを論理反転して、NAND回路323に出力する。NAND回路323は、2入力1出力の否定論理積回路であり、第1入力がENB端子を介してインバータ回路321の出力に接続され、第2入力が接続点RBを介してインバータ回路322の出力に接続される。また、NAND回路323の出力は、接続点N323を介してNAND回路324の第2入力に接続される。NAND回路324は、2入力1出力の否定論理積回路であり、第1入力がNAND回路326の出力に接続され、第2入力が接続点N323を介してNAND回路323の出力に接続される。また、NAND回路324の出力は、接続点N324を介してNAND回路326の第2入力に接続される。NAND回路325は、2入力1出力の否定論理積回路であり、第1入力がD端子に接続され、第2入力がENB端子を介してインバータ回路321の出力に接続される。また、NAND回路323の出力は、接続点N325を介してNAND回路326の第1入力に接続される。NAND回路326は、2入力1出力の否定論理積回路であり、第1入力が接続点N325を介してNAND回路325の出力に接続され、第2入力が接続点N324を介してNAND回路324の出力に接続される。また、NAND回路324の出力は、Q端子に接続されるとともに、NAND回路324の第1入力に接続される。図4cは、ラッチ回路312の主要信号、及び各接続点のレベルを示す真理値表である。以上の構成により、ラッチ回路312の主要信号、及び接続点は、リフレッシュ制御信号MREF及びリフレッシュ制御信号MSELFDのHレベルまたはLレベルの組合せにより、図4cに示すレベルとなる。ここで、ラッチ回路312において、リフレッシュ制御信号MSELFでなく、リフレッシュ制御信号MSELFDを用いた理由は、コマンドデコーダ20がSELFコマンドセルフリフレッシュコマンドを受信したとき、図3cに示す組合せ1の状態から組合せ2を経て組合せ3の状態とするためである。そして、図3cに示す組合せ3の状態から組合せ4の状態とする。つまり、リフレッシュ制御信号MREFが活性レベルHレベルになるときは、リフレッシュ制御信号MSELF2を活性レベルHレベルにしないで、リフレッシュ制御信号MREFがHレベルからLレベルになるとき、リフレッシュ制御信号MSELFDがHレベルであれば、リフレッシュ制御信号MSELF2をHレベルとするためである。これにより、上述したREF制御回路22において、リフレッシュ制御信号AREFが入力されてリフレッシュ制御信号MREFを出力するときは、パルス信号発生回路210は4個のパルスを発生する。セレクタ230は、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号がLレベルであるので、この4個のパルスを制御信号CNTR_CLKとして順次出力する。REFBANKラッチ回路250~253は、制御信号CNTR_CLK、及びデコーダ240の出力に基づいて、メモリバンクbank0~bank3にリフレッシュ活性化信号REFACT0~REFACT3を順次出力する。メモリバンクbank0~bank3各々において、Row制御回路35は、ロウデコーダ31、センスアンプを制御して、選択されたワード線に接続されたメモリセルのリフレッシュを行う第1のリフレッシュ制御動作。この後、MREF信号生成回路200は、上述の通り、リフレッシュ制御信号MREFをいったんLレベルへリセットする。このとき、リフレッシュ制御信号MSELFDがHレベルであるので、内部SELF信号生成部310は、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号を活性レベルHレベルにする。その後、リフレッシュ制御信号AREFSELFが入力されてリフレッシュ制御信号MREFを出力するときは、パルス信号発生回路210は4個のパルスを発生する。セレクタ230は、リフレッシュ制御信号MSELF2がHレベルであるので、この4個のパルスのうち1番目のパルスを制御信号CNTR_CLKとして出力する。REFBANKラッチ回路250~253のうち一つのREFBANKラッチ回路は、制御信号CNTR_CLK、及びデコーダ240の出力に基づいて、対応するメモリバンクbankにリフレッシュ活性化信号REFACTを出力する。メモリバンクbank0~bank3のうち一つのメモリバンクにおいて、Row制御回路35は、ロウデコーダ31、センスアンプを制御して、選択されたワード線に接続されたメモリセルのリフレッシュを行う第2のリフレッシュ制御動作。リフレッシュカウンタ15の構成続いて、図1に示すリフレッシュカウンタ15の構成について、図面を参照して説明する。図5は、図1に示すリフレッシュカウンタ15の構成を示すブロック図、そのカウント動作を示すタイミングチャートである。図5aに示すように、リフレッシュカウンタ15は、リフレッシュカウンタBank15a、及びリフレッシュカウンタRow15bを含んで構成される。リフレッシュカウンタBank15aは、一例として、2ビットの内部バンクアドレスREFBA0~REFBA1に対応した2個のD型フリップフロップDFF1a、及びD型フリップフロップDFF2aを含んで構成される。また、リフレッシュカウンタRow15bは、13ビットの内部ロウアドレスXA0~XA12に対応した13個のD型フリップフロップDFF3~DFF15を含んで構成される。これら15個のD型フリップフロップ各々は、クロック端子であるCK端子に入力されるクロック信号の立下りに同期して、データ出力端子であるQ端子に出力するデータの論理を反転させる所謂周知のトグル型フリップフロップである。なお、図5aにおけるD型フリップフロップにおいて、/Q端子は省略して示している。/Q端子とは、Q端子に出力するデータを論理反転したデータを出力する端子である。D型フリップフロップ各々のCK端子は、前段のD型フリップフロップのQ端子に接続される。初段のD型フリップフロップDFF1aは、クロック端子であるCK端子が図2に示すREF制御回路22における遅延回路235の出力に接続され、制御信号CNTR_CLK_Dが入力される。また、図5aにおいて不図示であるが、D型フリップフロップ各々の/Q端子は、D型フリップフロップ自身のD端子に接続される。ただし、初段のD型フリップフロップDFF1aにおいては、図5aに示すように、D端子に論理回路401の出力が接続される。この論理回路401は、2入力1出力の論理回路であり、最終段のD型フリップフロップDFF15におけるQ端子に現れる論理の反転論理/Q端子に現れる論理であってもよいと、初段のD型フリップフロップDFF1aにおける/Q端子に現れる論理との論理積を演算して出力する回路である。また、リフレッシュカウンタBank15aにおける2個のD型フリップフロップDFF1a及びD型フリップフロップDFF2aは、Q端子に現れるデータを初期値へリセットするためのR端子を備えている。D型フリップフロップDFF1a及びD型フリップフロップDFF2aのR端子は、SELF状態発生回路23における1shotリセット信号生成部300の出力に接続され、カウンタリセット信号REFBARSTが入力される。D型フリップフロップDFF1a及びD型フリップフロップDFF2aは、R端子にLレベルのカウンタリセット信号REFBARSTが入力されると、Q端子に現れるデータを0Lレベルにリセットする。以上の回路構成により、リフレッシュカウンタ15は、REF制御回路22から制御信号CNTR_CLK_Dが入力されると、カウントアップ動作を実行する。また、リフレッシュカウンタ15におけるリフレッシュカウンタBank15aは、内部バンクアドレスREFBA0、REFBA1を、REF制御回路22におけるデコーダ240に対して出力する。また、リフレッシュカウンタ15におけるリフレッシュカウンタRow15bは、内部ロウアドレスXA0~XA12を、図1に示すセレクタ16を介して、メモリバンクbank0~bank3におけるロウデコーダ31に、共通に出力する。ロウデコーダ31は、内部ロウアドレスXA0~XA12がその位置を示すワード線を選択する。図5bは、リフレッシュカウンタ15が行うカウントアップ動作を説明するためのタイミングチャートであり、上記リフレッシュカウンタの出力の時間変化を示している。なお、図5bでは、内部ロウアドレスXA0~XA12の初期値は、全て0Lレベルであるとする。また、半導体装置10のコマンドデコーダ20には、時刻t1に先立つ時刻において、REFコマンドリフレッシュコマンドが入力されたものとする。時刻t1~時刻t8において、REF制御回路22が、リフレッシュ制御信号AREF第1のリフレッシュ制御信号に応じて、図5bに示すパルス1~パルス4として、制御信号CNTR_CLK_Dを出力する。これにより、初段のD型フリップフロップDFF1aは、制御信号CNTR_CLK_Dの立下りで、内部バンクアドレスREFBA0を、時刻t2において0Lレベルから1Hレベルへ、時刻t4において1から0へ、時刻t6において0から1へ、時刻t8において1から0へ遷移させる。また、2段目のD型フリップフロップDFF2aは、初段のD型フリップフロップDFF1aの出力である内部バンクアドレスREFBA0の立下りで、内部バンクアドレスREFBA1を、時刻t4において0から1へ、時刻t8において1から0へ遷移させる。この時刻t1~時刻t8において、REF制御回路22のデコーダ240図2参照には、内部バンクアドレスREFBA0、REFBA1として、時刻t2まではREFBA0、REFBA1=00、時刻t2~t4はREFBA0、REFBA1=10、時刻t4~t6はREFBA0、REFBA1=01、時刻t6~t8はREFBA0、REFBA1=11が、それぞれリフレッシュカウンタBank15aから入力される。REF制御回路22におけるREFBANKラッチ回路250は、時刻t1より遅延回路235の遅延時間に相当する時間以下Δtとする前の時刻t1-Δtに制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT0を活性レベルHレベルに遷移させる。これにより、メモリバンクbank0におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=00...0013ビット全て0のワード線を活性化する。同様に、REF制御回路22におけるREFBANKラッチ回路251は、時刻t3-Δtに制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT1をHレベルに遷移させる。これにより、メモリバンクbank1におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=00...00のワード線を活性化する。同様に、REF制御回路22におけるREFBANKラッチ回路252は、時刻t5-Δtに制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT2をHレベルに遷移させる。これにより、メモリバンクbank2におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=00...00のワード線を活性化する。同様に、REF制御回路22におけるREFBANKラッチ回路253は、時刻t7-Δtに制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT3をHレベルに遷移させる。これにより、メモリバンクbank3におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=00...00のワード線を活性化する。このように、リフレッシュカウンタ15におけるリフレッシュカウンタBank15aが出力する内部バンクアドレスREFBA0、REFBA1、及びREF制御回路で発生する制御信号CNTR_CLKに基づいて、4つのメモリバンクbank0~bank3において、メモリセルのリフレッシュ動作が時間差をもって実行される第1のリフレッシュ制御動作。この時間差は、制御信号CNTR_CLKの周期に等しい。制御信号CNTR_CLKの周期は、REF制御回路22におけるパルス信号発生回路210において、遅延回路に設定された遅延時間の2倍に相当する。例えば、パルス信号発生回路210において、各遅延回路の遅延時間が等しいとして、1回目のパルスと2回目のパルスの時間差は、遅延回路213に設定される遅延時間と遅延回路214に設定される遅延時間の和となる。なお、制御信号CNTR_CLKのパルス幅は、パルス信号発生回路210における遅延回路211に設定された遅延時間である。次に、また、半導体装置10のコマンドデコーダ20に、時刻t1に先立つ時刻において、SELFコマンドセルフリフレッシュコマンドが入力された場合について説明する。この場合、時刻t1~時刻t8に関しては、上記と同様、REF制御回路22が、リフレッシュ制御信号AREF第1のリフレッシュ制御信号に応じて、図5bに示すパルス1~パルス4として、制御信号CNTR_CLK_Dを出力する。また、REF制御回路22のデコーダ240には、内部バンクアドレスREFBA0、REFBA1として、時刻t2まではREFBA0、REFBA1=00、時刻t2~t4はREFBA0、REFBA1=10、時刻t4~t6はREFBA0、REFBA1=01、時刻t6~t8はREFBA0、REFBA1=11が、それぞれリフレッシュカウンタBank15aから入力される。これにより、REF制御回路22により、上述した第1のリフレッシュ制御動作が行われる。また、時刻t8において、リフレッシュカウンタRow15bにおけるD型フリップフロップDFF3は、内部バンクアドレスREFBA1の立下りで、内部ロウアドレスXA0を0から1へ遷移させる。これにより、内部ロウアドレスXA0~XA12=10...00となる。続いて、時刻t9時刻t1からオシレータ25の1周期経過後、すなわちセルフリフレッシュ周期経過後の時刻において、REF制御回路22が、リフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号に応じて、図5bに示すパルス5として、制御信号CNTR_CLK_Dを出力する。すなわち、図2に示すREF制御回路22のセレクタ230のスイッチはA端子側に切り替わっているので、パルス信号発生回路210は4つのパルスを発生するが、その一つ目のパルスのみが制御信号CNTR_CLK、及び制御信号CNTR_CLK_Dとして出力される。この時刻t9より時間Δt前の時刻t9-Δtにおいて、REF制御回路22におけるREFBANKラッチ回路250は、制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT0を活性レベルHレベルに遷移させる。これにより、メモリバンクbank0におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=10...00最下位=1、その他12ビットは全て0のワード線を活性化する。時刻t10において、初段のD型フリップフロップDFF1aは、制御信号CNTR_CLK_Dの立下りで、内部バンクアドレスREFBA0を、時刻t10において0から1へ遷移させる。同様に、時刻t9からセルフリフレッシュ周期経過後の時刻t11において、REF制御回路22が、リフレッシュ制御信号AREFSELFに応じて、図5bに示すパルス6として、制御信号CNTR_CLK_Dを出力する。同様に、時刻t11より時間Δt前の時刻t11-Δtにおいて、REF制御回路22におけるREFBANKラッチ回路251は、制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT1をHレベルに遷移させる。これにより、メモリバンクbank1におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=10...00最下位=1、その他12ビットは全て0のワード線を活性化する。時刻t12において、初段のD型フリップフロップDFF1aは、制御信号CNTR_CLK_Dの立下りで、内部バンクアドレスREFBA0を、時刻t10において1から0へ遷移させる。また、2段目のD型フリップフロップDFF2aは、この内部バンクアドレスREFBA0の立下りで、内部バンクアドレスREFBA1を、0から1へ遷移させる。同様に、時刻t11からセルフリフレッシュ周期経過後の時刻t13において、REF制御回路22が、リフレッシュ制御信号AREFSELFに応じて、図5bに示すパルス7として、制御信号CNTR_CLK_Dを出力する。同様に、時刻t13より時間Δt前の時刻t13-Δtにおいて、REF制御回路22におけるREFBANKラッチ回路252は、制御信号CNTR_CLKが入力され、この立上がりでリフレッシュ活性化信号REFACT2をHレベルに遷移させる。これにより、メモリバンクbank2におけるRow制御回路35は、ロウデコーダ31を制御して、メモリアレイ34における内部ロウアドレスXA0~XA12=10...00最下位=1、その他12ビットは全て0のワード線を活性化する。時刻t14において、初段のD型フリップフロップDFF1aは、制御信号CNTR_CLK_Dの立下りで、内部バンクアドレスREFBA0を、時刻t10において0から1へ遷移させる。以降、コマンドデコーダ20にセルフリフレッシュイグジットコマンドSELFExitコマンドが入力されるまで、リフレッシュカウンタ15はカウントアップ動作を継続し、出力である内部バンクアドレス、及び内部ロウアドレスをカウントアップする。REF制御回路22は、この内部バンクアドレスに基づきリフレッシュ活性化信号REFACTを対応するメモリバンクbankに出力する。メモリバンクbankにおけるRow制御回路35は、入力されるリフレッシュ活性化信号REFACTに基づいて、内部のロウデコーダ31やセンスアンプを活性化して、リフレッシュ制御動作を実行し、内部ロウアドレスに対応するワード線により選択されたメモリセルのリフレッシュを行う。このように、リフレッシュカウンタ15におけるリフレッシュカウンタBank15aが出力する内部バンクアドレスREFBA0、REFBA1、及びREF制御回路で発生する制御信号CNTR_CLKに基づいて、4つのメモリバンクbank0~bank3各々において、メモリセルのリフレッシュ動作が、他のメモリバンクのリフレッシュ動作と時間的に重ならない状態で実行される第2のリフレッシュ制御動作。このメモリバンクにおけるリフレッシュ動作の間隔時間差は、リフレッシュ制御信号AREFSELFの周期、すなわち、オシレータ25の周期に等しい。なお、図5bの時刻t15において、コマンドデコーダ20にセルフリフレッシュイグジットコマンドSELFExitコマンドが入力された場合、リフレッシュ制御信号MSELF第2のリフレッシュ制御信号がLレベルになる。これにより、1shotリセット信号生成部300図4a参照は、カウンタリセット信号REFBARSTをHレベルからLレベルへ遷移させる。リフレッシュカウンタBank15aにおけるD型フリップフロップDFF1a及びD型フリップフロップDFF2aは、それぞれ内部バンクアドレスREFBA0、REFBA1を0Lレベルへリセットする。これにより、SELFExitコマンドが入力されて半導体装置10が待機状態に移行した後、再び半導体装置10がリフレッシュに移行した場合REFコマンド、SELFコマンドがコマンドデコーダ20に入力された場合、第1のリフレッシュ制御動作において、4個のメモリバンクにおいて、同じ内部ロウアドレスが示すワード線を選択してリフレッシュすることができる。つまり、リセット機能がない場合、上述した時刻t15において、半導体装置10がセルフリフレッシュからイグジットすると、内部バンクアドレスREFBA0、REFBA1は、REFBA0、REFBA1=11、内部ロウアドレスは、内部ロウアドレスXA0~XA12=10...00最下位=1、その他12ビットは全て0がリフレッシュカウンタ15に保持される。この状態で、次にREFコマンド、またはSELFコマンドが入力された場合、REF制御回路22は、制御信号CNTR_CLKを4パルス出力する。REF制御回路22は、1番目の制御信号CNTR_CLKに応じて、リフレッシュ活性化信号REFACT3をHレベルにし、メモリバンクbank3を活性化する。メモリバンクbank3においては、内部ロウアドレスXA0~XA12=10...00で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。続いて、2番目~4番目の制御信号CNTR_CLKに応じて、メモリバンクbank0~bank2を活性化する。メモリバンクbank0~bank2各々においては、内部ロウアドレスXA0~XA12=01...00で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。しかし、本実施形態の半導体装置10は、リセット機能を有するので、時刻t15において、セルフリフレッシュからイグジットし、次にREFコマンド、またはSELFコマンドが入力された場合、1番目~4番目の制御信号CNTR_CLKに応じて、メモリバンクbank0~bank3が、この順番に活性化される。そして、メモリバンクbank0~bank3各々においては、内部ロウアドレスXA0~XA12=10...00で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。このように、本実施形態の半導体装置10は、リフレッシュカウンタBank15aを初期値にリセットするリセット機能を有するので、第1のリフレッシュ制御動作において、常に4メモリバンクで同じ内部ロウアドレスのワード線を選択するバンク動作で、当該ワード線に接続されたメモリセルをリフレッシュすることができる。[オートリフレッシュ動作]本実施形態の半導体装置10の各回路は上述の通りの構成を有するが、その特徴と効果を説明するため、まず、半導体装置10にREFコマンドリフレッシュコマンドが入力された場合のオートリフレッシュ動作について説明する。図6は、半導体装置10が、REFコマンドを受け取った時に行うオートリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。時刻t1において、コマンドパッド20pコマンドピンにREFコマンドが入力されると、コマンドデコーダ20がREFコマンドをデコードして、リフレッシュ制御信号AREF第1のリフレッシュ制御信号をREF制御回路22に出力する。REF制御回路22におけるMREF信号生成回路200は、リフレッシュ制御信号MREF第4のリフレッシュ制御信号を活性レベルHレベルにする。REF制御回路22におけるパルス信号発生回路210は、内部の遅延回路に設定された遅延時間のパルス幅を持つパルスを、遅延時間の2倍の周期図6に時間t1で示すで4個発生する。このとき、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号はLレベルであるので、セレクタ230は、図6に示すように、4個の制御信号CNTR_CLKを発生する。この制御信号CNTR_CLKの発生間隔時間差も時間t1である。また、リフレッシュカウンタBank15aは、上述の通り、4個の制御信号CNTR_CLKの立上がり各々において、それぞれ順番に内部バンクアドレスREFBA0、REFBA1として00、10、01、11を出力する。これにより、REFBANKラッチ回路250~253は、図6に示すようにREFコマンドが入力された時刻t1からリフレッシュ活性化信号REFACT0がアクティブになるまでの時間コマンド受付時間tcとするが経過した後、時間t1の間隔で、活性レベルHレベルのリフレッシュ活性化信号REFACT0~REFACT3を発生する。Hレベルのリフレッシュ活性化信号REFACT0~REFACT3がそれぞれ入力されるメモリバンクbank0~bank3において、Row制御回路35は、ロウデコーダ31、センスアンプ等を制御して、リフレッシュカウンタRow15bが出力する内部ロウアドレスXA0~XA12がメモリアレイ34内における位置を示すワード線に接続されたメモリセルをリフレッシュする第1のリフレッシュ制御動作。図6において、4番目にオートリフレッシュ動作を開始するメモリバンクbank3にリフレッシュ活性化信号REFACT3が入力される時刻が時刻t2であり、ここからメモリバンクがアクティブになっている時間Rowアドレスアクティブ時間tRAS1aとするが経過した後に、メモリバンクbank3におけるオートリフレッシュ動作が終了する。これにより、メモリバンクbank3におけるRow制御回路35は、リフレッシュ終了信号REFEND3をREFBANKラッチ回路253に出力する。REFBANKラッチ回路253は、リフレッシュ活性化信号REFACT3を非活性レベルLレベルに遷移させる時刻t3。このとき、リフレッシュ活性化信号REFACT0~2もLレベルであるので、REF制御回路22におけるNOR回路280は、出力信号REFACTORBをHレベルへ遷移させる。これにより、MREF信号生成回路200はリフレッシュ制御信号MREFをLレベルへリセットする。その後、オートリフレッシュ動作を最後に行っているメモリバンクbank3において、Row制御回路35が、ロウデコーダ31の非活性化ワード線のLレベルへのリセット、センスアンプの非活性化センスアンプ活性化信号の初期レベルへのリセット、ビット線の初期レベルへのプリチャージなどのプリチャージ制御を行う。時刻t3から、メモリバンクのプリチャージを行う時間Rowアドレスプリチャージ時間tRP1aとするが経過後の時刻t4において、任意のコマンドANYコマンドの半導体装置10への入力が可能となる。半導体装置10の、オートリフレッシュ動作は、以上の様に実行される。半導体装置10がREFコマンドを受け付けてから、次のコマンドを受付可能になるまでの時間tRFCは、図6に示すように、tRFC=tct1×3tRAS1atRP1aとなる。[セルフリフレッシュ動作]続いて、半導体装置10にSELFコマンドセルフリフレッシュコマンドが入力された場合のセルフリフレッシュ動作について説明する。図7は、半導体装置10が、SELFコマンドを受け取った時に行うセルフリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。時刻t1において、コマンドパッド20pコマンドピンにSELFコマンドが入力されると、コマンドデコーダ20はSELFコマンドをデコードし、REFコマンドが入力されるときと同様に、リフレッシュ制御信号AREF第1のリフレッシュ制御信号をREF制御回路22に対して出力する。また、コマンドデコーダ20はSELFコマンドデコードし、リフレッシュ制御信号MSELF第2のリフレッシュ制御信号を、オシレータ25及びSELF状態発生回路23に対して出力する。オシレータ25は、リフレッシュ制御信号MSELFが入力され、自励発振する。そして、発振周期である所定時間経過後時刻t4c、リフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号を活性レベルHレベルにする。SELF状態発生回路23は、内部のラッチ回路312に活性レベルHレベルのリフレッシュ制御信号MREF第4のリフレッシュ制御信号が、活性レベルHレベルのリフレッシュ制御信号MSELF第2のリフレッシュ制御信号を遅延させたリフレッシュ制御信号MSELFDより先に入力に入力されるので、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号をLレベルに維持する図4cにおける組合せ3を参照。そのため、REF制御回路22におけるセレクタ230は、半導体装置10にREFコマンドが入力されるときと同様、図7に示すように、4個の制御信号CNTR_CLKを発生する。以降、上述したオートリフレッシュ動作と同様、メモリバンクbank0~bank3において、リフレッシュ動作が実行され、時刻t3にメモリバンクbank3におけるオートリフレッシュ動作が終了する。これにより、MREF信号生成回路200はリフレッシュ制御信号MREFをLレベルへリセットする。このとき、SELF状態発生回路23は、内部のラッチ回路312に入力されるリフレッシュ制御信号MREF第4のリフレッシュ制御信号が非活性レベルLレベルとなり、リフレッシュ制御信号MSELF第2のリフレッシュ制御信号を遅延させたリフレッシュ制御信号MSELFDは活性レベルHレベルであるので、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号を活性レベルHレベルに遷移させる図4cにおける組合せ4を参照。これにより、REF制御回路22におけるセレクタ230では、パルス信号発生回路210の4個のパルスが入力されるB端子から、1個のパルスが入力されるA端子へ、入力端子の切り替えが行われる。オシレータ25がリフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号を活性レベルHレベルにすると、時刻t4cにおいて、REF制御回路22におけるMREF信号生成回路200は、リフレッシュ制御信号MREF第4のリフレッシュ制御信号を、再び活性レベルHレベルへ遷移させる。これにより、REF制御回路22におけるパルス信号発生回路210は、半導体装置10にREFコマンドが入力されるときと同様、内部の遅延回路に設定された遅延時間のパルス幅を持つパルスを、遅延時間の2倍の周期図6に示した時間t1で4個発生する。このとき、リフレッシュ制御信号MSELF2第5のリフレッシュ制御信号はHレベルであるので、セレクタ230は、図7に示すように、1個の制御信号CNTR_CLKを発生する。また、リフレッシュカウンタBank15aは、上述の通り、この1個の制御信号CNTR_CLKの立上がりにおいて、内部バンクアドレスREFBA0、REFBA1として00を出力する。これにより、REFBANKラッチ回路250は、活性レベルHレベルのリフレッシュ活性化信号REFACT0を発生する。Hレベルのリフレッシュ活性化信号REFACT0が入力されるメモリバンクbank0において、Row制御回路35は、ロウデコーダ31、センスアンプ等を制御して、リフレッシュカウンタRow15bが出力する内部ロウアドレスXA0~XA12がメモリアレイ34内における位置を示すワード線に接続されたメモリセルをリフレッシュする第2のリフレッシュ制御動作。メモリバンクbank0がアクティブになっている時間が経過した後に、メモリバンクbank0におけるセルフリフレッシュ動作が終了する。これにより、メモリバンクbank0におけるRow制御回路35は、リフレッシュ終了信号REFEND0をREFBANKラッチ回路250に出力する。REFBANKラッチ回路250は、リフレッシュ活性化信号REFACT0を非活性レベルLレベルに遷移させる時刻t5。このとき、リフレッシュ活性化信号REFACT1~REFACT3もLレベルであるので、REF制御回路22におけるNOR回路280は、出力信号REFACTORBをHレベルへ遷移させる。これにより、MREF信号生成回路200はリフレッシュ制御信号MREFをLレベルへリセットする。その後、セルフリフレッシュ動作を行っているメモリバンクbank0において、Row制御回路35が、ロウデコーダ31の非活性化ワード線のLレベルへのリセット、センスアンプの非活性化センスアンプ活性化信号の初期レベルへのリセット、ビット線の初期レベルへのプリチャージなどのプリチャージ制御を行う。以降、セルフリフレッシュイグジットコマンドSELFExitコマンドが入力されるまで、オシレータ25が自励発振の周期でセルフリフレッシュの周期でリフレッシュ制御信号AREFSELF第3のリフレッシュ制御信号を活性レベルHレベルにするたびに、1個の制御信号CNTR_CLKが発生し、メモリバンクbank1、bank2、bank3、bank0、bank1、bank2、bank3、...の順番で、一つのメモリバンクにおいてメモリセルのセルフリフレッシュが繰り返される。また、図8は、半導体装置10におけるメモリバンクbank0~bank3各々の動作電流波形、及び全メモリバンクの動作電流波形電流全体を示すタイミングチャートである。図8において時間変化を示す時刻t1~t5は、図7における時刻t1~t5にそれぞれ対応している。半導体装置10では、SELFコマンドが入力され、まずオートリフレッシュ動作を行い、その後、セルフリフレッシュ動作へ移行するが、セルフリフレッシュ動作においては一つのメモリバンクここではメモリバンクbank0においてリフレッシュが行われるため、セルフリフレッシュ動作における電流全体のピーク電流時刻t4c~t5における電流の増加が、オートリフレッシュ動作における電流全体のピーク電流時刻t1~t3における電流の増加に比べ小さくなっている。また、図9は、半導体装置10を複数チップ積層し、積層した複数チップをMCPなどのパッケージに封入した半導体装置に、チップ毎にSELFコマンドを入力した場合のセルフリフレッシュ動作における電流波形を示している。図9において、チップ1電流、チップ2電流は、図9におけるセルフリフレッシュ動作における電流全体の電流波形に対応する。チップ1に対してチップ2に与えるSELFコマンドを遅らせることで、積層品全体のエントリ時のピーク電流オートリフレッシュ動作におけるピーク電流、この波形は図9において省略しているの発生時刻を分散でき、セルフリフレッシュ動作におけるピーク電流も、それぞれ時刻t1、時刻t2に示すようにピーク電流の発生時刻をずらすことができる。また、セルフリフレッシュの周期がチップ毎に設定可能で、実際にチップ1とチップ2で異なる場合、時刻t3のように、チップ1とチップ2のセルフリフレッシュ動作が重なり、積層品全体電流のピーク値IpT1が、各チップのピーク値Ip1の2倍になることがある。しかしながら、このピーク値IpT1の値は、後述するように、各チップ内では1個のメモリバンクでセルフリフレッシュが行われているため、ピーク値Ip1の値そのものは低く抑えられ、積層品全体電流のピーク値IpT1を低くすることができる。以上、半導体装置10のオートリフレッシュ動作及びセルフリフレッシュ動作について説明したが、半導体装置10の奏する効果を説明するため、半導体装置10の特徴的部分であるREF制御回路22におけるセレクタ230、SELF状態発生回路23を備えていない半導体装置99について、図10~図12を用いて説明する。図10は、半導体装置99の構成を示すブロック図であり、図11は、REF制御回路229の回路図であり、図12は、リフレッシュカウンタ159の構成を示すブロック図である。図10に示す半導体装置99において、図1に示す半導体装置10と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。半導体装置99が、半導体装置10と相違する点は、下記の通りである。すなわち、半導体装置99において、REF制御回路229が半導体装置10におけるREF制御回路22に、リフレッシュカウンタ159が半導体装置10におけるリフレッシュカウンタ15に、それぞれ対応する。また、半導体装置99は、半導体装置10と相違して、SELF状態発生回路23を有していない。図11に示すREF制御回路229において、図2に示す半導体装置10におけるREF制御回路22と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。REF制御回路229が、REF制御回路22と相違する点は、下記の通りである。すなわち、REF制御回路229において、パルス信号発生回路2109がREF制御回路22におけるパルス信号発生回路210に対応する。また、REF制御回路229は、REF制御回路22と相違して、セレクタ230を有していない。このため、REF制御回路229は、リフレッシュ制御信号AREFまたはリフレッシュ制御信号AREFSELFが入力されたとき、いずれの場合においても4個の制御信号CNTR_CLKを出力する。つまり、半導体装置99にSELFコマンドが入力された場合、オシレータ25の周期により周期的に行うセルフリフレッシュ動作において、メモリバンクbank0~bank3が、最初のオートリフレッシュ動作と同様に、時間差を持って連続してリフレッシュ動作を行うことになる。また、図12に示すリフレッシュカウンタ159において、図4に示す半導体装置10におけるリフレッシュカウンタ15と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。リフレッシュカウンタ159が、リフレッシュカウンタ15と相違する点は、下記の通りである。すなわち、リフレッシュカウンタ159において、リフレッシュカウンタBank159aがリフレッシュカウンタ15におけるリフレッシュカウンタBank15aに対応する。このリフレッシュカウンタBank159aにおいて、内部バンクアドレスREFBA0、REFBA1をそれぞれ出力するD型フリップフロップDFF19a、D型フリップフロップDFF29aは、リフレッシュカウンタ15と相違して、R端子にリフレッシュ終了信号REFBARSTが入力される構成とはなっていない。これは、セルフリフレッシュ動作において、4個の制御信号CNTR_CLKが発生し、制御信号CNTR_CLK_Dも4回入力されるので、セルフリフレッシュ動作終了後、内部バンクアドレスREFBA0、REFBA1が常に00にリセットされるためである。一方、半導体装置10におけるリフレッシュカウンタBank15aでは、上述の通り、セルフリフレッシュ動作終了後、内部バンクアドレスREFBA0、REFBA1が常に00にリセットされるとは限らない。そのため、リフレッシュ終了信号REFBARSTをR端子に入力する構成とし図5a参照、内部バンクアドレスREFBA0、REFBA1を00にリセットしている。[半導体装置99のオートリフレッシュ動作、及びセルフリフレッシュ動作]半導体装置99は、上述の半導体装置10とは相違する構成を有する。この半導体装置99に、SELFコマンドセルフリフレッシュコマンドが入力された場合のセルフリフレッシュ動作について説明する。なお、半導体装置99のオートリフレッシュ動作については、半導体装置10と同一構成の部分で行うことになるので、図6を用いて説明した半導体装置10のオートリフレッシュ動作と同じになるため、説明を省略する。半導体装置99のセルフリフレッシュ動作については、図13を用いて説明する。図13は、半導体装置99がSELFコマンドを受け取った時に行うセルフリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。図13において、時刻t4cまでの動作はオートリフレッシュ動作と同じであり、この動作は図6を用いて説明した半導体装置10のオートリフレッシュ動作と同じであるので説明を省略する。図13において、時刻t4は、オートリフレッシュ動作のタイミングチャートを示した図6における時刻t4、つまり任意のコマンドANYコマンドを受付可能な時刻を示している。半導体装置99にSELFコマンドが入力されたときも、1回目のリフレッシュ動作はREFコマンドが入力されたときに行うオートリフレッシュ動作と同じであるから、この時刻t4に、半導体装置99にセルフリフレッシュイグジットコマンドSELFExitコマンドを入力し、半導体装置99が待機状態へエグジットすることは原理的に可能である。しかしながら、半導体装置99にSELFコマンドが入力されたとき、オートリフレッシュ後のセルフリフレッシュ動作への起動タイミングは、半導体装置10で説明したように、オシレータ25が出力するリフレッシュ制御信号AREFSELFで決定される。そのため、セルフリフレッシュ動作への起動タイミングと、SELFExitコマンド入力によるセルフリフレッシュのイグジットタイミングSELFExitコマンド入力により、リフレッシュ制御信号AREFSELFを非活性化するタイミングとが重なる場合がある。このタイミングの重なりを考慮して、セルフリフレッシュのイグジット時間tRFCSelfが定められている。つまり、セルフリフレッシュコマンドを半導体装置99に入力した場合、時刻t4からイグジット時間tRFCSelfだけ経過した時刻t6にならなければ、任意のコマンドANYコマンドを入力することができない。イグジット時間tRFCSelfは、図6の例では、tRFCSelf=tcet1×3tRAS1stRP1sである。ここで、tceは、SELFExitコマンド入力によりリフレッシュ活性化信号REFACT0を非活性化することのできる時間であり、この時間tceは、REFコマンドまたはSELFコマンドを入力してリフレッシュ活性化信号REFACT0を活性化する時間である時間tcにほぼ等しい。また、時間t1は、制御信号CNTR_CLKのオートリフレッシュ動作における間隔t1と等しく、パルス信号発生回路2109の遅延回路に設定される遅延時間の2倍の時間である。また、時間tRAS1sは、セルフリフレッシュ動作において、メモリバンクbank0~bank3各々においてリフレッシュに要する時間セルフリフレッシュ時Rowアドレスアクティブ時間であり、オートリフレッシュ動作におけるtRAS1aとほぼ等しい。また、時間tRP1sは、セルフリフレッシュ動作において、メモリバンクbank3においてリフレッシュを終了して、待機状態へ戻るまでに要する時間セルフリフレッシュ時Rowアドレスプリチャージ時間であり、オートリフレッシュ動作におけるtRP1aとほぼ等しい。また、図14は、半導体装置99におけるメモリバンクbank0~bank3各々の動作電流波形、及び全メモリバンクの動作電流波形電流全体を示すタイミングチャートである。図8において時間変化を示す時刻t1~t5’は、図13における時刻t1~t5’にそれぞれ対応している。半導体装置99では、SELFコマンドが入力され、まずオートリフレッシュ動作を行い、その後、セルフリフレッシュ動作へ移行するが、セルフリフレッシュ動作においては全メモリバンクにおいてリフレッシュが行われるため、セルフリフレッシュ動作における電流全体のピーク電流時刻t4c~t5’における電流の増加が、オートリフレッシュ動作における電流全体のピーク電流時刻t1~t3における電流の増加と同一である。また、図15は、半導体装置99を複数チップ積層し、積層した複数チップをMCPなどのパッケージに封入した半導体装置に、チップ毎にSELFコマンドを入力した場合のセルフリフレッシュ動作における電流波形を示している。図15において、チップ1電流、チップ2電流は、図14におけるセルフリフレッシュ動作における電流全体の電流波形に対応する。チップ1に対してチップ2に与えるSELFコマンドを遅らせることで、積層品全体のエントリ時のピーク電流オートリフレッシュ動作におけるピーク電流、この波形は図14において省略しているの発生時刻を分散でき、セルフリフレッシュ動作におけるピーク電流も、それぞれ時刻t1、時刻t2に示すようにピーク電流の発生時刻をずらすことができる。また、セルフリフレッシュの周期がチップ毎に設定可能で、実際にチップ1とチップ2で異なる場合、時刻t3のように、チップ1とチップ2のセルフリフレッシュ動作が重なり、積層品全体電流のピーク値IpT0が、各チップのピーク値Ip0の2倍になることがある。[半導体装置10と半導体装置99との比較]上述の通り、半導体装置99では、イグジット時間tRFCSelfが、tRFCSelf=tcet1×3tRAS1stRP1sとなる。これに対して、半導体装置10では、図7に示すように、SELFコマンドが入力され、全メモリバンクbank0~bank3においてオートリフレッシュ動作を実行してから、セルフリフレッシュ動作へ移行したあと、制御信号CNTR_CLKをオシレータ25の周期で1回ずつ発生させ、一つのメモリバンクずつリフレッシュしていく構成である。そのため、上記式イグジット時間tRFCを示す式において、t1×3は不要となる。つまり、半導体装置10は、半導体装置99に比べて、セルフリフレッシュのイグジット時間tRFCを短縮でき、セルフリフレッシュ後の任意のコマンド入力を早く入れることが可能となる。また、半導体装置99において、セルフリフレッシュ動作におけるピーク電流は、図14に示すように、オートリフレッシュ動作におけるピーク電流と同一である。これに対して、半導体装置10では、セルフリフレッシュ動作において活性化するメモリバンクの数を、オートリフレッシュに動作において活性化するメモリバンク数に対して減らしているので、図8に示すように、セルフリフレッシュ動作におけるピーク電流を、オートリフレッシュ動作におけるピーク電流に比べて低減できる。また、半導体装置99により積層チップを構成した場合の各チップのセルフリフレッシュ動作におけるピーク電流値は、図15に示すように、Ip0であり、例えば、2チップ積層した場合、積層品全体電流のピーク電流値はIp0の2倍のIpT0となる。これに対して、半導体装置10により積層チップを構成した場合の各チップのセルフリフレッシュ動作におけるピーク電流値は、図9に示すように、Ip1であり、例えば、2チップ積層した場合、積層品全体電流のピーク電流値はIp1の2倍のIpT1となる。半導体装置10では、セルフリフレッシュ動作において活性化するメモリバンクの数を、オートリフレッシュに動作において活性化するメモリバンク数に対して減らしているので、Ip0>Ip1であり、半導体装置10で構成する積層品全体のピーク電流値を、半導体装置99で構成する積層品全体のピーク電流値に比べて低減できる。このように、半導体装置10は、リフレッシュ活性化信号リフレッシュ活性化信号REFACT0~REFACT3が入力されると、内部のメモリセルをリフレッシュする少なくとも2以上のメモリバンクbank0~bank3と、オートリフレッシュコマンドREFコマンドが入力されると、メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号リフレッシュ活性化信号REFACT0~REFACT3をメモリバンク各々に対して出力して第1のリフレッシュ制御動作を行い、セルフリフレッシュコマンドSELFコマンドが入力されると、メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号REFACT0~REFACT3のうちの一つの信号を当該一部のメモリバンクに対して出力して第2のリフレッシュ制御動作を行うリフレッシュ制御回路REF制御回路22と、を備えることを特徴とする半導体装置である。これにより、本発明は、メモリコントローラからのリフレッシュコマンドに基づくオートリフレッシュはメモリバンク数分本実施形態においては4メモリバンク実行するが、例えばメモリコントローラからのセルフリフレッシュコマンドに基づきセルフリフレッシュモードに移行した後のメモリ内でのセルフリフレッシュはオートリフレッシュよりも少ないメモリバンク数本実施形態においては1メモリバンクしか実行しない。そのため、半導体装置のセルフリフレッシュ時のピーク電流を低減できるとともに、セルフリフレッシュからのイグジット時間tRFCを低減できる。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。例えば、上記実施形態では、オートリフレッシュを行うとき、全メモリバンクについて行い、セルフリフレッシュを行うとき1メモリバンクとしたが、これを2メモリバンク、あるいは3メモリバンクとするように構成してもよい。これは、パルス信号発生回路210におけるインバータ回路の入力を接続する接続点を接続点N212から、接続点N215、あるいは接続点N218に切り替えることで実現できる。また、セルフリフレッシュコマンドが入力されるとき、1回目のリフレッシュにおいて全メモリバンクについてリフレッシュを行うこととしたが、このとき、全メモリバンク数より少ないメモリバンクについてリフレッシュを1度行い、その後オシレータの周期で、1度目のリフレッシュより少ないリフレッシュを行う構成してもよい。また、上記実施形態においてはメモリバンクを一単位として、この一単位のメモリバンクについてセルフリフレッシュを行う場合について説明した。しかしながら、この一単位が複数ワード線を含むブロックであってもよい。例えば、内部ロウアドレスの最上位1ビットの内部ロウアドレスXA12で、メモリアレイ34が2つのブロックに分割され、それぞれのブロックでセンスアンプを備えている場合、これらのブロックを一単位としてもよい。この場合、例えば、オートリフレッシュ動作では8ブロックがリフレッシュされ、セルフリフレッシュでは2ブロックがリフレッシュされるように、回路を構成することもできる。例えば、リフレッシュカウンタBank15aの最下位に内部ロウアドレスXA12用のD型フリップフロップを含める構成とし計3ビットの構成とし、デコーダ240にこれら8ビットのアドレス内部バンクアドレス、及び内部ロウアドレスが入力される構成とする。また、RowBANKラッチ回路は8台設け、各メモリバンク毎に8本のリフレッシュ活性化信号内部ロウアドレスXA12と/XA12の組み合わせによる2本×メモリバンク数=8本が入力される構成とする。また、パルス信号発生回路210は、8個のパルスを発生するように、遅延回路219、遅延回路220、及び論理回路221からなる回路を更に4台追加する構成とするNAND回路222は8入力にし、第8入力に追加した最後の論理回路の出力が接続される。このようにすれば、オートリフレッシュ動作において8ブロックが、セルフリフレッシュ動作においては1ブロックブロック数を増やす場合は、上記の通り、インバータ回路223の入力接続を切り替えるがリフレッシュされる構成とすることができる。