"画像データを送信部から受信部に伝送する信号伝送装置であって、前記送信部は、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信する送信手段を備え、前記受信部は、この送信手段により送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、を備えたことを特徴とする信号伝送装置。前記送信手段は、予め定められた内容の前記制御コマンド信号を送信した後に、予め定められたビット長をもつデータ信号をさらに送信し、前記受信部は、前記送信されたデータ信号の各ビットの値をサンプリングするサンプリング手段をさらに備えたことを特徴とする請求項1記載の信号伝送装置。画像データを送信部から受信部に伝送する信号伝送装置であって、前記送信部は、複数の画像データの表示制御に関するディジタル信号を送信する送信手段を備え、前記受信部は、この送信手段により送信された前記画像データの表示制御に関するディジタル信号のレベルが予め定められたレベルとなってからの経過時間を計測する計測手段と、この計測手段により計測した時間の長さに応じて、当該時間の長さにより前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、を備えたことを特徴とする信号伝送装置。前記送信手段は、前記予め定められたレベルにある信号を予め定められた送信時間にわたって送信して、かつ、この信号のレベルが前記予め定められたレベルから他のレベルに変化した際に、予め定められたビット長をもつデータ信号をさらに送信し、前記受信部は、前記送信されたデータ信号の各ビットの値をサンプリングするサンプリング手段をさらに備えたことを特徴とする請求項3記載の信号伝送装置。前記送信手段は、前記予め定められたレベルにある信号を予め定められた上限値と対応する時間にわたって送信した直後に、予め定められたビット長をもつデータ信号をさらに送信し、前記受信部は、前記送信されたデータ信号の各ビットの値をサンプリングするサンプリング手段をさらに備えたことを特徴とする請求項3記載の信号伝送装置。複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信する送信ステップと、この送信ステップにより送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別ステップと、この判別ステップにより判別した表示制御の種類に応じて異なる種類の信号を出力する出力ステップと、を有することを特徴とする信号伝送方法。コンピュータを、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信する送信手段により送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段、として機能させるためのプログラム。複数の画像データの表示制御に関するディジタル信号を送信する送信ステップと、この送信ステップにより送信された前記画像データの表示制御に関するディジタル信号のレベルが予め定められたレベルとなってからの経過時間を計測する計測ステップと、この計測ステップにより計測した時間の長さに応じて、当該時間の長さにより前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別ステップと、この判別ステップにより判別した表示制御の種類に応じて異なる種類の信号を出力する出力ステップと、を有することを特徴とする信号伝送方法。コンピュータを、複数の画像データの表示制御に関するディジタル信号を送信する送信手段により送信された信号のレベルが予め定められたレベルとなってからの経過時間を計測する計測手段、この計測手段により計測した時間の長さに応じて、当該時間の長さにより前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段、として機能させるためのプログラム。前述したように、複数種類の信号を、別々の信号線を介して送信する形態では、コンピュータ装置側のチップ端子の数が多くなり、この装置側のチップの面積が増えてしまう。この結果、コンピュータ装置の製造コストが増大してしまっていた。本発明の課題は、信号線の数を増やさなくとも、複数の種類の信号を伝送できるようにすることにある。請求項1記載の発明は、画像データを送信部から受信部に伝送する信号伝送装置であって、前記送信部は、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で、予め定められたビット長をもつ制御コマンド信号をさらに送信する送信手段を備え、前記受信部は、この送信手段により送信された制御コマンド信号で表される各ビットの配列に応じて、配列により前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、を備えたことを特徴とする。請求項2記載の発明は、前記請求項1記載の発明において、送信部は、予め定められた内容の制御コマンド信号を送信した後に、データ信号をさらに送信し、受信部は、送信されたデータ信号の値をサンプリングすることを特徴とする。請求項3記載の発明は、画像データを送信部から受信部に伝送する信号伝送装置であって、前記送信部は、複数の画像データの表示制御に関するディジタル信号を送信する送信手段を備え、前記受信部は、この送信手段により送信された前記画像データの表示制御に関するディジタル信号のレベルが予め定められたレベルとなってからの経過時間を計測する計測手段と、この計測手段により計測した時間の長さに応じて、当該時間の長さにより前記複数の画像データの表示制御のうちのどの表示制御に関する信号であるかを判別する判別手段と、この判別手段により判別した表示制御の種類に応じて異なる種類の信号を出力する出力手段と、を備えたことを特徴とする。請求項4記載の発明は、前記請求項3記載の発明において、送信部は、予め定められたレベルにある信号を予め定められた送信時間にわたって送信して、かつ、この信号のレベルが予め定められたレベルから他のレベルに変化した際に、データ信号をさらに送信し、受信部は、送信されたデータ信号の値をサンプリングすることを特徴とする。請求項5記載の発明は、前記請求項3記載の発明において、送信部は、予め定められたレベルにある信号を予め定められた上限値と対応する時間にわたって送信した直後に、データ信号をさらに送信し、受信部は、送信されたデータ信号の値をサンプリングすることを特徴とする。本発明によれば、複数の画像データの表示制御に関し、かつ、予め定められたレベルにあるディジタル信号を予め定められた送信時間にわたって送信した後で送信した制御コマンド信号をデコードすることで制御コマンドの内容を認識し、この認識した制御コマンドの内容に応じて決定した種類の信号を出力するので、一本の信号線を介して、また、長時間にわたる信号伝送を行なわずとも、複数の種類の信号伝送を行なうことができる。また、送信手段により送信されたディジタル信号のレベルが予め定められたレベルとなってからの経過時間の長さに応じて決定した種類の信号を出力するので、一度の信号伝送により複数の種類の信号伝送を行なうことができる。以下、図面により本発明の実施形態について説明する。第1の実施形態まず、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態にしたがった画像データ転送装置の構成の一例を示す図である。図1に示した画像データ転送装置は、ASICApplicationSpecificIntegratedCircuit1およびLCDLiquidCrystalDisplay:液晶ディスプレイモジュール2との間で画像データを伝送する装置である。LCDモジュール2は、図示しない液晶パネルを搭載する。この画像データ転送装置では、ASIC1からLCDモジュール2に対し、画像データ信号DATAおよびクロック信号CLKを別々の信号線を介して伝送し、また、画像データ信号用の信号線、およびクロック信号用の信号線と異なる1本の信号線を介して、複合同期信号C-SYNCおよびコマンド信号CMDを多重信号として伝送する。複合同期信号は、水平同期信号H-SYNCおよび垂直同期信号V-SYNCが組み合わされた信号である。多重信号を含む各種の信号は、レベルが1と0の間で変化するディジタル信号である。図2は、本発明の第1の実施形態にしたがった画像データ転送装置のLCDモジュール2の内部構成例を示すブロック図である。図2では、LCDモジュール2における各種制御信号の伝送に関わる回路に関して図示する。図2に示したように、LCDモジュール2はコマンドサンプリングユニット21を備える。コマンドサンプリングユニット21は、カウンタ22、デコーダ23、ラッチ回路30を備える。カウンタ22は4ビットのカウンタであり、EN端子、CLK端子、b0端子、b1端子、b2端子、b3端子、およびRB端子を備える。カウンタ22のRB端子は負論理の入力端子である。カウンタ22のEN端子はASIC1と接続され、このASIC1から出力された多重信号C-SYNCCMDを入力する。また、カウンタ22のCLK端子はASIC1と接続され、このASIC1から出力されたクロック信号CLKを入力する。カウンタ22は、EN端子から入力した信号のレベルが1である状態で、CLK端子から入力したクロック信号が立ち上がった場合に、b0端子、b1端子、b2端子、b3端子から出力する各信号のレベルを必要に応じて1と0のいずれかに可変することで、4ビットの値を出力する。カウンタ22のb0端子から出力された信号のレベルは4ビットのうち最下位ビットの値を、b1端子から出力された信号のレベルは最下位ビットから2ビット目の値を、b2端子から出力された信号のレベルは最下位ビットから3ビット目の値を、b3端子から出力された信号のレベルは最上位ビットの値をそれぞれ示す。また、カウンタ22のRB端子への入力信号のレベルが0となった状態で、カウンタ22のCLK端子から入力したクロック信号が立ち上がった場合には、カウンタ22のb0端子、b1端子、b2端子、b3端子から出力される信号のレベルが全て0となる。ラッチ回路30は、セレクタ31,32,33,34、および、FF回路フリップフロップ回路35,36,37,38を備える。セレクタ31~34は、3つの入力端子と1つの出力端子を備え、第3の入力端子に入力された信号のレベルが0である場合には、第1の入力端子に入力された信号のレベルと同じレベルの信号が出力端子から出力され、第3の入力端子に入力された信号のレベルが1である場合には、第2の入力端子に入力された信号のレベルと同じレベルの信号が出力端子から出力される。FF回路35~38は、信号入力端子、出力端子、クロック入力端子およびリセット端子を備えるD-FF回路ディレイフリップフロップ回路である。FF回路35~38のリセット端子は負論理の端子である。以後、FF回路35~38の信号入力端子を単に入力端子と称する。カウンタ22のb0端子はラッチ回路30のセレクタ31の第2の入力端子と接続され、カウンタ22のb1端子はセレクタ32の第2の入力端子と接続され、カウンタ22のb2端子はセレクタ33の第2の入力端子と接続され、カウンタ22のb4端子はセレクタ34の第2の入力端子と接続される。ラッチ回路30内のセレクタ31の出力端子はFF回路35の入力端子と接続され、セレクタ32の出力端子はFF回路36の入力端子と接続され、セレクタ33の出力端子はFF回路37の入力端子と接続され、セレクタ34の出力端子はFF回路38の入力端子と接続される。デコーダ23は4つの入力端子と3つの出力端子を備える。ラッチ回路30内のFF回路35の出力端子はデコーダ23の第1の入力端子およびセレクタ31の第1の入力端子と接続され、FF回路36の出力端子はデコーダ23の第2の入力端子およびセレクタ32の第1の入力端子と接続され、FF回路37の出力端子はデコーダ23の第3の入力端子およびセレクタ33の第1の入力端子と接続され、FF回路38の出力端子はデコーダ23の第4の入力端子およびセレクタ34の第1の入力端子と接続される。コマンドサンプリングユニット21は、立ち下がりエッジ検出部41、FF回路42、論理和回路43、および、論理積回路51,52,53を備える。論理和回路43は、第1の入力端子、第2の入力端子および1つの出力端子を備える。論理和回路43の第2の入力端子および出力端子は負論理の端子であり、第1の入力端子は正論理の端子である。論理積回路51~53は、2つの正論理の入力端子と1つの正論理の出力端子を備える。デコーダ23の第1の出力端子は論理積回路51の第1の入力端子と接続され、デコーダ23の第2の出力端子は論理積回路52の第1の入力端子と接続され、デコーダ23の第3の出力端子は論理積回路53の第1の入力端子と接続される。デコーダ23は、FF回路35から入力した信号のレベルを4ビットの最下位ビットの値として、FF回路36から入力した信号のレベルを最下位ビットから2ビット目の値として、FF回路37から入力した信号のレベルを最下位ビットから3ビット目の値として、FF回路38から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した値に応じて、論理積回路51に出力する信号、論理積回路52に出力する信号、論理積回路53に出力する信号のうち何れかの信号のレベルを1とする。論理積回路51~53の出力端子は、LCDモジュール2全体の処理動作を司るメイン制御部54と接続される。立ち下がりエッジ検出部41は、信号入力端子、クロック入力端子、およびリセット信号入力端子を備える。立ち下がりエッジ検出部41の多重信号入力端子およびクロック入力端子はASIC1と接続され、このASIC1から出力された多重信号C-SYNCCMDおよびクロック信号CLKをそれぞれ入力する。また、立ち下がりエッジ検出部41のリセット信号入力端子は、図示しない外部機器からのリセット信号RESETBを入力する。リセット信号のレベルは、電源投入時は0であり、一定時間経過後は1となるものとする。また、リセット信号は、LCDモジュール2内部に別途設ける回路図示せずにより生成してもよい。立ち下がりエッジ検出部41の出力端子は、FF回路42の入力端子、および、セレクタ31~34の第3の入力端子とそれぞれ接続される。立ち下がりエッジ検出部41に入力された多重信号のレベルが1から0に変化した場合には、当該立ち下がりエッジ検出部41へのクロック信号の入力後に、当該立ち下がりエッジ検出部41の出力端子から出力される信号のレベルが1となる。FF回路35~38,42のクロック入力端子はASIC1と接続され、このASIC1から出力されたクロック信号CLKを入力する。また、FF回路42の出力端子は、論理和回路43の第1の入力端子、および、論理積回路51~53の第2の入力端子と接続される。論理和回路43の第2の入力端子はFF回路42のリセット端子と接続される。また、論理和回路43の出力端子はカウンタ22のRB端子と接続される。FF回路35~38,42のリセット端子は、外部機器からのリセット信号RESETBを入力する。図3は、本発明の第1の実施形態にしたがった画像データ転送装置のLCDモジュール2の立ち下がりエッジ検出部41の内部構成例を示すブロック図である。図3に示すように、立ち下がりエッジ検出部41はFF回路61および論理積回路62を備える。FF回路61はFF回路35図2参照と同じ回路である。論理積回路62は、第1の入力端子、第2の入力端子および1つの出力端子を備える。論理積回路62の第1の入力端子は負論理の入力端子であり、論理積回路62の第2の入力端子および出力端子は正論理の端子である。立ち下がりエッジ検出部41のFF回路61の入力端子、および、論理積回路62の第1の入力端子はASIC1と接続され、このASIC1からの多重信号を入力する。また、FF回路61のクロック入力端子はASIC1からクロック信号を入力する。FF回路61の出力端子は論理積回路62の第2の入力端子と接続され、論理積回路62の出力端子はFF回路42図2参照の入力端子と接続される。また、FF回路61のリセット端子は、外部機器からのリセット信号を入力する。LCDモジュール2は、ASIC1からの多重信号C-SYNCCMDおよびクロック信号をカウンタ22に入力することで、多重信号のアクティブレベル期間を求める機能を有する。多重信号のアクティブレベル期間とは、多重信号のレベルが連続して1にある時間であり、その時間の長さはクロック信号1周期分またはその整数倍である。例えば多重信号のレベルがクロック信号1周期分にわたって1となった場合には、アクティブレベル期間は1となる。コマンドサンプリングユニット21では、多重信号のレベルが1から0に変化した際のカウンタ22によるカウント値の大小にしたがって、各カウント値に対して予め割り当てられた種別の信号をメイン制御部54に出力する。デコーダ23は、カウンタ22によるカウント値が1である、つまり多重信号のアクティブレベル期間が1であった場合には第1分離信号を、カウント値が2である、つまりアクティブレベル期間が2であった場合には第2分離信号を、カウント値が3である、つまりアクティブレベル期間が3であった場合には第3分離信号を多重信号の立ち下がり後においてメイン制御部54に出力する。次に、本発明の第1の実施形態にしたがった画像データ転送装置の動作について説明する。図4は、本発明の第1の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。図5は、本発明の第1の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。前述したように、画像データの送信側であるASIC1からは、画像データ信号とは別に、多重信号およびクロック信号が出力され、これらの信号はLCDモジュール2のコマンドサンプリングユニット21のカウンタ22のEN端子およびCLK端子にそれぞれ入力される。カウンタ22によるカウント値の10進数の初期値は0である。カウンタ22は、CLK端子に入力したクロック信号が立ち上がった際図4のステップS1に、EN端子に入力した多重信号のレベルが1である場合図4のステップS2でYES、時刻t4,t8,t9,t13,t14,t15、図5参照には、b0端子~b3端子から出力される信号のレベルで表現される4ビットの値に1が加えられて更新されるように、各端子から出力される信号のレベルを可変する図4のステップS3、時刻t4~t5,t8~t9,t9~t10,t13~t14,t14~t15,t15~t16、図5参照。カウンタ22により出力された各信号のレベルの情報はラッチ回路30により保持される。ラッチ回路30に入力された信号のレベルの情報は、ASIC1から入力した多重信号のレベルが1である間はデコーダ23に出力されない。そして、カウンタ22は、ASIC1からCLK端子に入力したクロック信号が立ち上がった際図4のステップS4に、ASIC1からEN端子に入力した多重信号のレベルが1から0に変化していた場合図4のステップS5でYES、時刻t5,t10,t16、図5参照には、立ち下がりエッジ検出部41からの出力信号のレベルが1となるので、カウンタ22の各出力端子からセレクタ31~34に入力された信号のレベルと同じレベルの信号が、接続先であるFF回路35~38にそれぞれ出力される。そして、FF回路35~38に入力されたクロック信号が立ち上がった際に、これらFF回路35~38に入力されたレベルと同じレベルの信号がデコーダ23に出力される。デコーダ23は、ラッチ回路30から入力した信号で示される4ビットのカウント値をもとに、論理積回路51に出力する信号、論理積回路52に出力する信号、および、論理積回路53に出力する信号のうち、いずれか一種類の信号のレベルを必要に応じて1とする図4のステップS6。具体的には、デコーダ23は、ラッチ回路30から入力した信号をもとにカウンタ22によるカウント値を判別し、この判別したカウント値のビット列が0001つまり10進数の1であった場合には、論理積回路51に出力する信号のレベルを1とし時刻t5~t6、図5参照、カウント値のビット列が0010、つまり10進数の2であった場合には、論理積回路52に出力する信号のレベルを1とし時刻t10~t11、図5参照、カウント値のビット列が0011、つまり10進数の3であった場合には、論理積回路53に出力する信号のレベルを1とする時刻t16~t17、図5参照。ステップS6の処理後において、ASIC1からの多重信号のレベルが1から0に変化した後の、FF回路42に入力されるクロック信号の立ち上がり時に、カウンタ22のRB端子へ出力される信号レベルが0となり、カウンタ22の各端子から出力される信号のレベルが全て0となる図4のステップS7、時刻t5~t6,t10~t11,t16~t17、図5参照。また、メイン制御部54は、論理積回路51から入力した信号のレベルが1である場合には、デコーダ23から第1分離信号が出力されたとみなし、論理積回路52から入力した信号のレベルが1である場合には、デコーダ23から第2分離信号が出力されたとみなし、論理積回路53から入力した信号のレベルが1である場合には、デコーダ23から第3分離信号が出力されたとみなす。メイン制御部54は、論理積回路51から入力した第1分離信号を水平同期信号として、論理積回路52から入力した第2分離信号を垂直同期信号として、論理積回路53から入力した第3分離信号をコマンド信号として認識し、この認識した信号の種別にしたがって、画像表示にかかる各種処理動作を行なう。つまり、送信側であるASIC1から受信側であるLCDモジュール2に対して、画像データ転送にかかる3種類の制御信号を1本の信号線を介して伝送できることになる。前述した水平同期信号、垂直同期信号、およびコマンド信号の各種信号の出力頻度は、水平同期信号が最も多く、コマンド信号が最も低い。よって、出力頻度の低い信号のアクティブレベル期間を長くし、出力頻度の高い信号アクティブレベル期間を短くすれば、効率のよい信号伝送ができる。以上説明したように、本発明の第1の実施形態にしたがった画像データ転送装置の送信側の機器、1本の信号線を介して、受信側の機器に処理させたい内容に応じて決定したアクティブレベル期間をもつ信号を多重信号として送信することで、複数種類の信号を別々の信号線により送信せずとも、受信側に対して複数種類の信号の伝送を行なうことができる。次に、本発明の第1の実施形態にしたがった画像データ転送装置の変形例について説明する。この変形例では、ASIC1は、前述した水平同期信号、水平同期信号、およびコマンド信号およびデータ信号を、多重信号として一本の信号線を介して出力する。以後、必要に応じて水平同期信号、水平同期信号、およびコマンド信号を纏めて制御用信号と称する。具体的には、ASIC1は、予め定めた時間にわたってレベルが1である制御用信号のレベルが0に切り替わった後に、この制御用信号を送信した同一の信号線を介して、データ信号をさらに送信する。ここでは、データ信号は4ビットのディジタル信号である。LCDモジュール2は、ASIC1から入力されたデータ信号の内容に応じた画像表示処理を行なう。図6は、本発明の第1の実施形態にしたがった画像データ転送装置のLCDモジュール2の内部構成例の変形例を示すブロック図である。図6に示すように、この変形例では、LCDモジュール2は、論理積回路71、コマンドサンプリングユニット72、データサンプリングユニット73、およびメイン制御部74を備える。論理積回路71は、第1の入力端子、第2の入力端子、および、1つの出力端子を備える。論理積回路71の第1の入力端子は負論理の端子で、第2の入力端子および出力端子は正論理の端子である。論理積回路71の第2の入力端子はASIC1から多重信号を入力する。論理積回路71の第1の入力端子はデータサンプリングユニット73と接続される。コマンドサンプリングユニット72は、論理積回路71の出力端子、データサンプリングユニット73、およびメイン制御部74と接続される。データサンプリングユニット73は、コマンドサンプリングユニット72、論理積回路71の第1の入力端子、およびメイン制御部74と接続される。データサンプリングユニット73は、ASIC1からの多重信号を入力する。また、コマンドサンプリングユニット72およびデータサンプリングユニット73はASIC1からクロック信号を入力し、外部機器からリセット信号を入力する。図7は、本発明の第1の実施形態の変形例におけるコマンドサンプリングユニット72の内部構成例を示すブロック図である。図7に示すように、本発明の第1の実施形態の変形例におけるコマンドサンプリングユニット72の内部構成はコマンドサンプリングユニット21図2参照の内部構成とほぼ同様であるが、カウンタ22のEN端子および立ち下がりエッジ検出部41の信号入力端子は論理積回路71図6参照の出力端子と接続され、立ち下がりエッジ検出部41の出力端子はコマンドサンプリングユニット73とも接続される。図8は、本発明の第1の実施形態の変形例におけるデータサンプリングユニット73の内部構成例を示すブロック図である。図8に示したように、データサンプリングユニット73は、カウンタ81、デコーダ82、データ認識回路83、ラッチ回路84を備える。ラッチ回路84は、セレクタ85,86,87,88、および、FF回路89,90,91,92を備える。セレクタ85はセレクタ31図2参照と同じ回路であり、セレクタ86はセレクタ32と同じ回路であり、セレクタ87はセレクタ33と同じ回路であり、セレクタ88はセレクタ34と同じ回路である。FF回路89はFF回路35図2参照と同じ回路であり、FF回路90はFF回路36と同じ回路であり、FF回路91はFF回路37と同じ回路であり、FF回路92はFF回路38と同じ回路である。カウンタ81は、2ビットのカウンタであり、EN端子、CLK端子、RB端子、b0端子、b1端子、およびRB端子を備える。RB端子は負論理の入力端子である。カウンタ81は、EN端子から入力した信号のレベルが1である状態で、CLK端子から入力したクロック信号が立ち上がった場合に、b0端子およびb1端子から出力する信号のレベルを必要に応じて1と0のいずれかに可変することで、2ビットの値を出力する。カウンタ81のb0端子から出力された信号のレベルは2ビットのうち下位ビットの値を、b1端子から出力された信号のレベルは上位ビットの値をそれぞれ示す。また、カウンタ81のRB端子に入力された信号のレベルが0となった状態で、CLK端子から入力したクロック信号が立ち上がった場合には、カウンタ81のb0端子、b1端子から出力される信号のレベルがともに0となる。デコーダ82は、2つの入力端子および4つの出力端子を備える。カウンタ81のb0端子はおよびデコーダ82の第1の入力端子と接続され、カウンタ81のb1端子は、デコーダ82の第2の入力端子と接続される。データサンプリングユニット73は、論理積回路93,94,95,96をさらに備える。論理積回路93~96は、2つの正論理の入力端子および1つの正論理の出力端子を備える。デコーダ82の第1の出力端子は論理積回路93の第1の入力端子と接続される。デコーダ82の第2の出力端子は論理積回路94の第1の入力端子と接続される。デコーダ82の第3の出力端子は論理積回路95の第1の入力端子と接続される。デコーダ82の第4の出力端子は論理積回路96の第1の入力端子と接続される。デコーダ82は、カウンタ81のb0端子から入力した信号のレベルを2ビットの下位ビットの値として、カウンタ81のb1端子から入力した信号のレベルを上位ビットの値としてそれぞれ認識し、この認識した値に応じて、論理積回路93に出力する信号、論理積回路94への出力信号、論理積回路95への出力信号、論理積回路96への出力信号のうち何れかの信号のレベルを1とする。具体的には、デコーダ82は、カウンタ81から入力した信号で示される2ビットの値が00、つまり10進数の0である場合には論理積回路93に出力する信号のレベルを1とし、入力信号で示される値が01、つまり10進数の1である場合には論理積回路94に出力する信号のレベルを1とし、入力信号で示される値が10、つまり10進数の2である場合には論理積回路95に出力する信号のレベルを1とし、入力信号で示される値が11、つまり10進数の3である場合には論理積回路96に出力する信号のレベルを1とする。論理積回路93の出力端子はラッチ回路84のセレクタ88の第3の入力端子と接続される。論理積回路94の出力端子はセレクタ87の第3の入力端子と接続される。論理積回路95の出力端子はセレクタ86の第3の入力端子と接続される。論理積回路96の出力端子はセレクタ85の第3の入力端子と接続される。ラッチ回路84のセレクタ85~88、および、FF回路89~92間の接続関係は、ラッチ回路30のセレクタ31~34、および、FF回路35~38間の接続関係図2参照と同じである。データ認識回路83は、セレクタ83a,83b,83c,83d、および、FF回路83e,83f,83g,83hを備える。セレクタ83aはラッチ回路84のセレクタ85図8参照と同じ回路で、セレクタ83bはセレクタ86と同じ回路で、セレクタ83cはセレクタ87と同じ回路で、セレクタ83dはセレクタ88と同じ回路である。FF回路83eはFF回路89図8参照と同じ回路で、FF回路83fはFF回路90と同じ回路で、FF回路83gはFF回路91と同じ回路で、FF回路83hはFF回路92と同じ回路である。ラッチ回路84のFF回路89の出力端子はデータ認識回路83のセレクタ83aの第2の入力端子と接続され、FF回路90の出力端子はセレクタ83bの第2の入力端子と接続され、FF回路91の出力端子はセレクタ83cの第2の入力端子と接続され、FF回路92の出力端子はセレクタ83dの第2の入力端子と接続される。データ認識回路83のセレクタ83a~83d、および、FF回路83e~83h間の接続関係は、ラッチ回路84のセレクタ85~88、および、FF回路89~92間の接続関係図8参照と同じである。データ認識回路83のFF回路83e,83f,83g,83hの出力端子はメイン制御部74と接続される。データサンプリングユニット73は、論理積回路101、論理和回路102、セレクタ103、FF回路104,105、論理和回路106、および立ち下がりエッジ検出部107をさらに備える。立ち下がりエッジ検出部107は、立ち下がりエッジ検出部41図2参照と同じ回路である。立ち下がりエッジ検出部41の出力端子は、データ認識回路83のセレクタ83a~83dの第3の入力端子と接続される。論理積回路101は第1,第2の入力端子および1つの出力端子を備える。論理積回路101の第2の入力端子は負論理の端子であり、第1の入力端子および出力端子は正論理の端子である。論理和回路102は正論理の第1,第2の入力端子および1つの正論理の出力端子を備える。セレクタ103はセレクタ31図2参照と同じ回路である。FF回路104,105はFF回路35図2参照と同じ回路である。論理和回路106は第1,第2の入力端子および1つの出力端子を備える。論理和回路106の第1の入力端子は正論理の入力端子であり、第2の入力端子は負論理の入力端子である。また、論理和回路106の出力端子は負論理の出力端子である。論理積回路101の第1の入力端子はコマンドサンプリングユニット72の立ち下がりエッジ検出部41から出力されるデータサンプリング起動信号を入力する。論理積回路101の出力端子は、論理和回路102の第1の入力端子およびセレクタ103の第2の入力端子と接続される。論理和回路102の出力端子はセレクタ103の第3の入力端子と接続される。セレクタ103の出力端子はFF回路104の入力端子と接続される。FF回路104の出力端子は、セレクタ103の第1の入力端子、カウンタ81のEN端子、論理積回路71の第1の入力端子、立ち下がりエッジ検出部107の信号入力端子、および、論理積回路93~96,101の第2の入力端子と接続される。論理和回路102の第2の入力端子は、FF回路105の入力端子、および、論理積回路96の第1の入力端子と接続される。FF回路105の出力端子は論理積回路106の第1の入力端子と接続される。論理積回路106の出力端子はカウンタ81のRB端子と接続される。セレクタ85~88の第2の入力端子はASIC1と接続され、このASIC1から出力された多重信号を入力する。カウンタ81のCLK端子、立ち下がりエッジ検出部107のクロック入力端子、および、FF回路83e~83h,89~92,104,105のクロック入力端子はASIC1と接続され、このASIC1から出力されたクロック信号を入力する。また、FF回路83e~83h,89~92,104,105のリセット端子、立ち下がりエッジ検出部107のリセット信号入力端子、および、論理和回路106の第2の入力端子は外部機器からのリセット信号を入力する。図9は、本発明の第1の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャートである。図9に示したように、データサンプリング起動信号およびデータサンプリング信号の初期レベルは0である。送信側であるASIC1は、アクティブレベル期間が3である制御用信号の送信後にデータ信号をLCDモジュール2に送信する。また、受信側であるLCDモジュール2は、前述したような、制御用信号のアクティブレベル期間の大小に基づいた分離信号の出力処理に加え、カウンタ22図7参照によるカウント値が予め定められた値となった際に、以後、ASIC1から多重信号用の信号線を介してクロック信号4周期分にわたって送信される4ビット分の信号をデータ信号として入力する処理を行なう。具体的には、LCDモジュール2では、多重信号における制御用信号のレベルが1となってから、コマンドサンプリングユニット72のカウンタ22によりカウントした値が3となった上で、制御用信号のレベルが1から0に変化した場合時刻t36、図9参照には、立ち下がりエッジ検出部41から出力されるデータサンプリング起動信号のレベルが0から1となる時刻t36~t37、図9参照。データサンプリング起動信号のレベルが1となった状態でクロック信号が立ち上がった場合時刻t37、図9参照には、データサンプリングユニット73のFF回路104から論理積回路71に出力されるデータサンプリング信号のレベルが1となる時刻t37~t38、図9参照。データサンプリング信号のレベルが1の状態にある場合には、データサンプリングユニット73は、クロック信号の立ち上がり時に入力した多重信号のレベルをデータ信号の各ビットの値として1ビットづつ認識する。ここまでの処理を具体的に説明する。データサンプリング信号のレベルが1の状態にある場合には、ASIC1からのデータ信号がデータサンプリングユニット73のラッチ回路84のセレクタ85~88の第2の入力端子に入力される。データサンプリングユニット73のカウンタ81データカウンタがカウントする10進数の初期値は0である。カウンタ81は、データサンプリング信号のレベルが前述したように1の状態で、かつ、CLK端子から入力したクロック信号が立ち上がるたびに、出力するカウント値に1を加えて更新する時刻t38~t39、t39~t40、t40~t41、図9参照。カウンタ81によるカウント値が初期値の0で、デコーダ82から論理積回路93に出力された信号レベルが1である場合には、論理積回路93からセレクタ88の第3の入力端子に入力された信号のレベルが1となるので、データ認識回路83は、クロック信号の立ち上がり時に、データ信号で示される最上位ビットの値を示す信号レベルを認識する。そして、カウンタ81よるカウント値が1となって、デコーダ82から論理積回路94に出力された信号レベルが1となった場合には、論理積回路94からセレクタ87の第3の入力端子に入力された信号のレベルが1となるので、データ認識回路83は、クロック信号の立ち上がり時に、最上位から2ビット目の値を示す信号レベルを認識する。そして、カウンタ81よるカウント値が2となって、デコーダ82から論理積回路95に出力された信号レベルが1となった場合には、論理積回路95からセレクタ86の第3の入力端子に入力された信号のレベルが1となるので、データ認識回路83は、クロック信号の立ち上がり時に、最上位から3ビット目の値を示す信号レベルを認識する。そして、カウンタ81よるカウント値が3となって、デコーダ82から論理積回路96に出力された信号レベルが1となった場合には、論理積回路96からセレクタ85の第3の入力端子に入力された信号のレベルが1となるので、データ認識回路83は、クロック信号の立ち上がり時に、最上位から4ビット目、つまり最下位ビットの値を示す信号レベルを認識する。これら認識したレベルと同じレベルにある信号は、データサンプリング信号のレベルが1から0に変化することで、立ち下がりエッジ検出部107からの出力信号のレベルが1となる、つまりデータラッチ信号のレベルが1となる時刻t41~t42、図9参照ことにより、クロック立ち上がり時にデータ認識回路83のFF回路83e~83hからメイン制御部84に出力される。これによりLCDモジュール2はデータ信号の各ビットの値をサンプリングすることができる。多重信号に含まれるデータ信号のうちnビット目の信号をクロック信号の立ち上がりにより入力したタイミングでは、カウンタ81によるカウント値はn-1である。データサンプリングユニット73では、カウンタ81によりカウントした値が、データ信号のビット数4から1を引いた値3となった際時刻t40~t41、図9参照に、FF回路104からのデータサンプリング信号のレベルが0に戻る時刻t41~t42、図9参照。カウンタ81によるカウント値が3となって、デコーダ82の第4の出力端子からの信号のレベルが1となると、カウンタ81のRB端子への入力信号のレベルが0となるので、クロックが立ち上がるとカウンタ81によるカウント値が0にリセットされる。そして、LCDモジュール2のメイン制御部74は、データ認識回路83のFF回路83hから入力した信号レベルをデータ信号の最上位ビットの値として、FF回路83gから入力した信号レベルを最上位ビットから2ビット目の値として、FF回路83fから入力した信号レベルを最上位ビットから3ビット目の値として、FF回路83eから入力した信号レベルを最下位ビットの値としてそれぞれ入力し、この4ビットのデータ信号で表されるビット列の各ビットの値をもとに、この値にしたがった、画像表示に関する各種処理を行なう。この際、LCDモジュール2のコマンドサンプリングユニット72は、多重信号である制御用信号のレベルが1から0に戻った際時刻t37、図9参照のカウンタ22によるカウント値3に対応する分離信号をメイン制御部74に出力してもよい時刻t37~t38、図9参照。4ビットのデータ信号では、16通りの情報を表すことができる。よって、この変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をLCDモジュール2に伝送することができる。第2の実施形態次に、本発明の第2の実施形態について説明する。なお、第2の実施形態にしたがった画像データ転送システムの構成は、図1に示したものと基本的にほぼ同様であるので、同一部分の説明は省略する。図10は、本発明の第2の実施形態にしたがった画像データ転送装置のLCDモジュール2の内部構成例を示すブロック図である。図10に示したように、本発明の第2の実施形態にしたがった画像データ転送装置のLCDモジュール2はコマンドサンプリングユニット111を備える。コマンドサンプリングユニット111は、カウンタ112、デコーダ113、FF回路114,115,116、およびメイン制御部120を備える。FF回路114~116はFF回路35図2参照と同じ回路である。カウンタ112は、図2に示したカウンタ22と同じ回路であり、EN端子、CLK端子、負論理入力のRB端子、b0端子、b1端子、b2端子、および、b3端子を備える。カウンタ112のEN端子はASIC1と接続され、このASIC1から出力された多重信号C-SYNCCMDを入力する。また、カウンタ112のCLK端子はASIC1と接続され、このASIC1から出力されたクロック信号CLKを入力する。デコーダ113は、入力端子と出力端子を3つずつ備える。カウンタ112のb0端子はデコーダ113の第1の入力端子と接続され、カウンタ112のb1端子はデコーダ113の第2の入力端子と接続され、カウンタ112のb2端子はデコーダ113の第3の入力端子と接続され、カウンタ112のb3端子はデコーダ113の第4の入力端子と接続される。デコーダ113の第1の出力端子はFF回路114の入力端子と接続され、デコーダ113の第2の出力端子はFF回路115の入力端子と接続され、デコーダ113の第3の出力端子はFF回路116の入力端子と接続される。デコーダ113は、カウンタ112のb0端子から入力した信号のレベルを4ビットの最下位ビットの値として、カウンタ112のb2端子から入力した信号のレベルを最下位ビットから2ビット目の値として、カウンタ112のb2端子から入力した信号のレベルを最下位ビットから3ビット目の値として、カウンタ112のb3端子から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した4ビットの値を10進数に変換した値の大小に応じて、FF回路114に出力する信号、FF回路115に出力する信号、FF回路116に出力する信号のうち何れかの信号のレベルを1とする。FF回路114~116の出力端子はメイン制御部120と接続される。コマンドサンプリングユニット111は、立ち下がりエッジ検出部117、FF回路118、および、論理和回路119をさらに備える。FF回路118はFF回路35図2参照と同じ回路である。論理和回路119は、正論理の第1の入力端子、負論理の第2の入力端子、および、負論理の出力端子を備える。立ち下がりエッジ検出部117は立ち下がりエッジ検出部41図2参照と同じ回路である。立ち下がりエッジ検出部117の入力端子は、ASIC1から出力された多重信号C-SYNCCMDおよびクロック信号を入力し、また、外部機器からリセット信号を入力する。立ち下がりエッジ検出部117の出力端子は、FF回路118の入力端子と接続される。また、FF回路118の出力端子は、論理和回路119の第1の入力端子と接続される。論理和回路119の出力端子は、カウンタ112のRB端子と接続される。FF回路114~116,118のクロック入力端子はASIC1から出力されたクロック信号CLKを入力する。FF回路114~116,118のリセット端子、および、論理和回路119の第2の入力端子は外部機器からのリセット信号を入力する。図10に示したカウンタ112は4ビットのカウンタであり、図2に示したカウンタ22と同様に、ASIC1からの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がりにともなって、多重信号のアクティブレベル期間を示すカウント値をカウントする。デコーダ113は、カウンタ112から入力したカウント値の大小にしたがって、FF回路114~116への各出力信号のレベルを切り替える。次に、本発明の第2の実施形態にしたがった画像データ転送装置の動作について説明する。図11は、本発明の第2の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。図12は、本発明の第2の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。送信側であるASIC1から出力された多重信号およびクロック信号はカウンタ112のEN端子およびCLK端子にそれぞれ入力される。カウンタ112によるカウント値の10進数の初期値は0である。カウンタ112は、ASIC1から入力したクロック信号が立ち上がった際図11のステップA1に、ASIC1からEN端子に入力した多重信号のレベルが1である場合図11のステップA2でYES、時刻t70、図12参照には、b0端子~b3端子から出力される信号のレベルで表現される4ビットの値が1を加えて更新されるように、各出力端子から出力される信号のレベルを可変する図11のステップA3、時刻t70~t71、図12参照。デコーダ113は、カウンタ112から入力したカウント値の大小にしたがって、FF回路114~116への出力信号のうちいずれかの信号のレベルを0から1に切り替える。そして、FF回路114~116は、クロック入力端子に入力したクロック信号が立ち上がった際に、デコーダ113から入力した信号のレベルと同じレベルの信号をメイン制御部120に出力する図11のステップA4。具体的には、デコーダ113は、カウンタ112から入力した信号で表されるカウント値のビット列が0001、つまり、10進数の1である場合時刻t71、図12参照には、FF回路114に出力する信号のレベルを1とする。また、デコーダ113は、カウンタ112からのカウント値のビット列が0011、つまり、10進数の3である場合時刻t73、図12参照には、FF回路115に出力する信号のレベルを1とする。また、デコーダ113は、カウンタ112から入力したカウント値のビット列が0101、つまり、10進数の5である場合時刻t75、図12参照には、FF回路116に出力する信号のレベルを1とする。そして、ステップA5でASIC1から出力された多重信号およびクロック信号をカウンタ112のEN端子およびCLK端子にそれぞれ入力し、ASIC1からカウンタ112に入力された多重信号のレベルが0となった場合図11のステップA6でYES、時刻t77、図12参照には、次のクロック信号の立ち上がり時に、カウンタ112のRB端子へ入力信号のレベルが0となる。すると、カウンタ112の各出力端子から出力される信号のレベルが全て0となる図11のステップA7、時刻t77~t78、図12参照。信号出力先であるメイン制御部120では、FF回路114から入力した信号のレベルが1である場合には、第1分離信号として水平同期信号H-SYNCが入力されたとみなし、FF回路115から入力した信号のレベルが1である場合には、第2分離信号として垂直同期信号V-SYNCが入力されたとみなし、FF回路116から入力した信号のレベルが1である場合には、第3分離信号としてコマンド信号が入力されたと認識し、この認識した種別にしたがって、画像表示にかかる各種処理動作を行なう。以上説明したように、本発明の第2の実施形態にしたがった画像データ転送装置は、送信側では、1本の信号線を介して、受信側に処理させたい内容に応じて決定したアクティブレベル期間をもつ信号を多重信号として送信し、受信側では、多重信号のアクティブレベル期間に対応するカウント値が1つ更新されるごとに、この更新された値にしたがって、信号線を異ならせた信号出力を逐次行なうので、1本の信号線を介して多重信号を1回送信するだけで、複数種類の信号を受信側の機器に伝送することができる。次に、本発明の第2の実施形態にしたがった画像データ転送装置の第1の変形例について説明する。この変形例では、ASIC1は、前述した第1の実施形態の変形例と同様に、制御用信号である水平垂直同期信号およびコマンド信号のうち、予め定めた時間にわたってレベルが1である制御用信号のレベルが0に切り替わった後に、この制御用信号を送信した同一の信号線を介して、4ビットのデータ信号をさらに送信する。本発明の第2の実施形態の第1の変形例におけるLCDモジュール2の全体構成は、第1の実施形態の変形例におけるLCDモジュール2の構成図6参照と同様である。図13は、本発明の第2の実施形態の第1の変形例におけるコマンドサンプリングユニット72の内部構成例を示すブロック図である。図13に示すように、本発明の第2の実施形態の第1の変形例におけるコマンドサンプリングユニット72の内部構成は、コマンドサンプリングユニット111図10参照の内部構成とほぼ同様であるが、カウンタ112のEN端子および立ち下がりエッジ検出部117の入力端子は論理積回路71の出力端子と接続され、立ち下がりエッジ検出部117の出力端子はコマンドサンプリングユニット73の論理積回路101の第1の入力端子とも接続される。また、本発明の第2の実施形態の第1の変形例におけるデータサンプリングユニット73の内部構成は、本発明の第1の実施形態の変形例におけるデータサンプリングユニット73の内部構成図8参照と同一である。図14は、本発明の第2の実施形態にしたがった画像データ転送装置の第1の変形例における各種信号波形のタイミングチャートである。送信側であるASIC1は、アクティブレベル期間が7である制御用信号の送信後にデータ信号をLCDモジュール2に送信する。また、受信側であるLCDモジュール2は、前述したような、制御用信号のアクティブレベル期間の大小に応じた種別の信号の出力処理に加え、ASIC1からクロック信号4周期分にわたって送信される4ビット分の信号をデータ信号として入力し、この入力したデータ信号の内容に応じた画像表示処理を行なう。具体的には、LCDモジュール2では、多重信号の制御用信号のレベルが1となってからカウンタ112によりカウントした値が7となったのちに制御用信号のレベルが1から0に変化した場合時刻t99、図14参照には、コマンドサンプリングユニット72の立ち下がりエッジ検出部117から出力されるデータサンプリング起動信号のレベルが0から1となる時刻t99~t100、図14参照。以後、LCDモジュール2のデータサンプリングユニット73は、前述した第1の実施形態の変形例と同様に、ASIC1から送信されたデータ信号の各ビットの値をサンプリングする時刻t101~t104、図14参照。データサンプリングユニット73のカウンタ81は、データサンプリング信号のレベルが前述したように1の状態で、かつ、CLK端子から入力したクロック信号が立ち上がった場合には、出力するカウント値に1を加えて更新する時刻t101~t102、t102~t103、t103~t104、図14参照。データサンプリングユニット73は、カウンタ81によりカウントした値が、データ信号のビット数4から1を引いた値3となった場合時刻t103~t104、図14参照には、データサンプリングユニット73からのデータサンプリング信号のレベルが0に戻る時刻t104~t105、図14参照。そして、LCDモジュール2のメイン制御部74は、データ認識回路83から出力された4ビットのデータ信号で表されるビット列の各ビットの値をもとに、画像表示に関する各種処理を行なう。この際、LCDモジュール2のコマンドサンプリングユニット72は、多重信号である制御用信号のレベルが1から0に戻った際のカウンタ112による予め定められたカウント値ここでは6に対応する分離信号時刻t98~t99、図14参照、をメイン制御部74に出力してもよい。よって、この第1の変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をLCDモジュール2に伝送することができる。次に、本発明の第2の実施形態にしたがった画像データ転送装置の第2の変形例について説明する。この第2の変形例では、ASIC1から、制御用信号およびデータ信号を多重信号として一本の信号線を介して出力する。具体的には、前述した第1の実施形態と異なり、多重信号用の信号線を介して送信した制御用信号のレベルが予め定めた時間にわたって1となった直後に、この制御用信号を送信した同一の信号線を介して、4ビットのデータ信号をさらに送信する。本発明の第2の実施形態の第2の変形例におけるLCDモジュール2の全体構成は、第1の実施形態の変形例におけるLCDモジュール2の構成図6参照と同様である。また、本発明の第2の実施形態の第2の変形例におけるデータサンプリングユニット73の内部構成は、本発明の第1の実施形態の変形例におけるデータサンプリングユニット73の内部構成図8参照と同一である。図15は、本発明の第2の実施形態の第2の変形例におけるコマンドサンプリングユニット72の内部構成例を示すブロック図である。図15に示したように、本発明の第2の実施形態の第2の変形例にしたがった画像データ転送装置のLCDモジュール2のデータサンプリングユニット72は、カウンタ121、デコーダ122、および、FF回路123,124,125を備える。FF回路123は、FF回路114図13参照と同じ回路で、FF回路124はFF回路115と同じ回路であり、FF回路125はFF回路116と同じ回路である。カウンタ121はカウンタ112図13参照と同じ回路で、このカウンタ121のEN端子は論理積回路71図6参照の出力端子と接続され、このASIC1から出力された多重信号C-SYNCCMDを入力する。また、カウンタ121のCLK端子はASIC1と接続され、このASIC1から出力されたクロック信号CLKを入力する。デコーダ122は、デコーダ113図13参照と同じ回路である。なお、カウンタ121、デコーダ122、およびFF回路123~125間の接続関係は、カウンタ112、デコーダ113、およびFF回路114~116間の接続関係図13参照と同じである。デコーダ122は、カウンタ121のb0端子から入力した信号のレベルを4ビットの最下位ビットの値として、カウンタ121のb2端子から入力した信号のレベルを最下位ビットから2ビット目の値として、カウンタ121のb2端子から入力した信号のレベルを最下位ビットから3ビット目の値として、カウンタ121のb3端子から入力した信号のレベルを最上位ビットの値としてそれぞれ認識し、この認識した値の大小に応じて、FF回路133~135に出力する信号のうち何れかの信号のレベルを1とする。具体的には、デコーダ122は、認識した値の10進数が1である場合には、FF回路123に出力する信号のレベルを1とし、認識した値の10進数が3である場合には、FF回路124に出力する信号のレベルを1とし、認識した値の10進数が5である場合には、FF回路125に出力する信号のレベルを1とする。FF回路123~125の出力端子はメイン制御部74と接続される。また、コマンドサンプリングユニット72はFF回路126および否定回路127をさらに備える。FF回路126はFF回路118図13参照と同じ回路である。FF回路126の入力端子はデコーダ122の第3の入力端子と接続される。デコーダ122の第3の入力端子は、FF回路125の入力端子およびデータサンプリングユニット73の論理積回路101図8参照の第1の入力端子と接続される端子である。FF回路126の出力端子は否定回路127の入力端子と接続される。否定回路127の出力端子はカウンタ121のRB端子と接続される。FF回路123~126のクロック入力端子はASIC1から出力されたクロック信号CLKを入力する。また、FF回路123~126のリセット端子は外部機器からのリセット信号を入力する。図16は、本発明の第2の実施形態にしたがった画像データ転送装置の第2の変形例における各種信号波形のタイミングチャートである。送信側であるASIC1は、アクティブレベル期間が6である制御用信号の送信後にデータ信号をLCDモジュール2に送信する。この第2の変形例では、制御用信号のアクティブレベル期間の上限値は6である。また、受信側であるLCDモジュール2は、カウンタ121図15参照によりカウントされる値が予め定められた値となった際に、以後に送信される4ビット分の多重信号をデータ信号として入力する。具体的には、LCDモジュール2では、多重信号の制御用信号のレベルが1となってから、コマンドサンプリングユニット72カウンタ112によりカウントした値が5となった際に、デコーダ122の第3の出力端子から出力されるデータサンプリング起動信号のレベルが0から1となる時刻t127~t128、図16参照。この状態でクロック信号が立ち上がると時刻t128、図16参照、データサンプリングユニット73のFF回路104から出力されるデータサンプリング信号のレベルが1となる時刻t128~t129、図16参照。以後、データサンプリングユニット73は、前述した第1の実施形態の変形例と同様に、多重信号に含まれるデータ信号の各ビットの値をサンプリングする時刻t129~t132、図10参照。データサンプリングユニット73のカウンタ81は、データサンプリング信号のレベルが前述したように1の状態で、かつ、CLK端子から入力したクロック信号が立ち上がった場合には、出力するカウント値に1を加えて更新する時刻t129~t130,t130~t131,t131~t132、図16参照。データサンプリングユニット73は、カウンタ81によりがカウントした値が、データ信号のビット数から1を引いた値3となった場合時刻t131~t132、図16参照には、データサンプリングユニット73からのデータサンプリング信号のレベルが0に戻る時刻t132~t133、図16参照。そして、LCDモジュール2メイン制御部74は、データ認識回路83から出力された4ビットのデータ信号で表されるビット列の各ビットの値をもとに、画像表示に関する各種処理を行なう。この際、LCDモジュール2は、多重信号である制御用信号のレベルが1から0に戻った時点でのカウンタ121によるカウント値ここでは6に対応する分離信号時刻t128~t129、図16参照を出力してもよい。よって、この第2の変形例では、多重信号として、アクティブレベル期間の大小を区別した制御用信号のみを伝送する場合と比較して、より多くの種別の信号をLCDモジュール2に伝送することができる。また、この第2の変形例では、制御用信号の送信直後にデータ信号を引き続き伝送するので、本発明の第2の実施形態の第1の変形例と比較して、制御用信号の伝送開始からデータ信号の伝送終了までに要する時間を短縮することができる。第3の実施形態次に、本発明の第3の実施形態について説明する。なお、第3の実施形態にしたがった画像データ転送システムの構成は、図1に示したものと基本的にほぼ同様であるので、同一部分の説明は省略する。図17は、本発明の第3の実施形態にしたがった画像データ転送装置のLCDモジュール2の内部構成例を示すブロック図である。図17に示したように、本発明の第3の実施形態にしたがった画像データ転送装置のLCDモジュール2はコマンドサンプリングユニット131を備える。コマンドサンプリングユニット131は、カウンタ132、第1デコーダ133、第2デコーダ134、および、ラッチ回路140を備える。ラッチ回路140は、セレクタ141,142,143,144、および、FF回路145,146,147,148を備える。セレクタ141はセレクタ85図8参照と同じ回路で、セレクタ142はセレクタ86と同じ回路で、セレクタ143はセレクタ87と同じ回路で、セレクタ144はセレクタ88と同じ回路である。また、FF回路145はFF回路89図8参照と同じ回路で、FF回路146はFF回路90と同じ回路で、FF回路147はFF回路91と同じ回路で、FF回路148はFF回路92と同じ回路である。カウンタ132はカウンタ81図8参照と同じ回路である。第1デコーダ133はデコーダ82図8参照と同じ回路である。カウンタ132のb0端子は、第1デコーダ133の第1の入力端子と接続され、カウンタ132のb1端子は、第1デコーダ133の第2の入力端子と接続される。コマンドサンプリングユニット131は論理積回路151,152,153,154をさらに備える。論理積回路151は論理積回路93図8参照と同じ回路で、論理積回路152は論理積回路94と同じ回路で、論理積回路153は論理積回路95と同じ回路で、論理積回路154は論理積回路96と同じ回路である。第1デコーダ133と論理積回路151~154間の接続関係は、デコーダ82と論理積回路93~96間の接続関係図8参照と同じである。また、論理積回路151~154、ラッチ回路140内のセレクタ141~144、FF回路145~148間の接続関係は、論理積回路93~96、ラッチ回路84内のセレクタ85~88、FF回路89~92間の接続関係図8参照と同じである。FF回路145の出力端子は第2デコーダ134の第1の入力端子と接続され、FF回路146の出力端子は第2デコーダ134の第2の入力端子と接続され、FF回路147の出力端子は第2デコーダ134の第3の入力端子と接続され、FF回路148の出力端子は第2デコーダ134の第4の入力端子と接続される。第2デコーダ134は、FF回路148から入力した信号のレベルを4ビットの最上位ビットの値として、FF回路147から入力した信号のレベルを最上位ビットから2ビット目の値として、FF回路146から入力した信号のレベルを最上位ビットから3ビット目の値として、FF回路145から入力した信号のレベルを最下位ビットの値としてそれぞれ認識し、この認識した値に応じて、各出力端子から出力する信号のレベルを必要に応じて1と0の間で可変する。また、コマンドサンプリングユニット131は、論理積回路155,156,157をさらに備える。論理積回路155~157は、2つの正論理の入力端子と1つの正論理の出力端子を備える。デコーダ134の第1の出力端子は論理積回路155の第1の入力端子と接続され、デコーダ134の第2の出力端子は論理積回路156の第1の入力端子と接続され、デコーダ134の第3の出力端子は論理積回路157の第1の入力端子と接続される。コマンドサンプリングユニット131は、立ち上がりエッジ検出部161、論理和回路162、セレクタ163、FF回路164,165、および、論理和回路166をさらに備える。立ち上がりエッジ検出部161は、多重信号を入力するための信号入力端子、クロック入力端子およびリセット信号入力端子を備える。論理和回路162、セレクタ163、FF回路164,165、および、論理和回路166は、図8に示した論理和回路102、セレクタ103、FF回路104,105、および、論理和回路106とそれぞれ同じ回路である。立ち上がりエッジ検出部161の信号入力端子はASIC1と接続され、このASIC1から出力された多重信号C-SYNCCMDを入力する。また、立ち上がりエッジ検出部161は、ASIC1からのクロック信号CLKをクロック入力端子から入力し、また、図示しない外部機器からのリセット信号RESETBをリセット信号入力端子から入力する。立ち上がりエッジ検出部161の出力端子は、論理和回路162の第1の入力端子、および、セレクタ163の第2の入力端子と接続される。立ち上がりエッジ検出部161に入力された多重信号のレベルが0から1に立ち上がった場合には、この立ち上がりエッジ検出部161の出力端子から出力される信号のレベルが1となる。論理和回路162、セレクタ163、FF回路164,165、論理和回路166、カウンタ132、論理積回路151~154間の接続関係は、図8に示した論理和回路102、セレクタ103、FF回路104,105、論理和回路106、カウンタ81、論理積回路93~96間の接続関係と同じである。セレクタ141~144の第2の入力端子はASIC1と接続され、このASIC1から出力された多重信号を入力する。カウンタ132のCLK端子、および、FF回路145~148,164,165のクロック入力端子はASIC1と接続され、このASIC1から出力されたクロック信号を入力する。また、FF回路145~148,164,165のリセット端子、および、論理和回路106の第2の入力端子は、外部機器からのリセット信号を入力する。また、FF回路165の出力端子は、論理積回路155~157の第2の入力端子と接続される。論理積回路155~158の出力端子はメイン制御部158と接続される。図18は、本発明の第3の実施形態にしたがった画像データ転送装置のLCDモジュール2の立ち上がりエッジ検出部161の内部構成例を示すブロック図である。図18に示すように、立ち上がりエッジ検出部161は、FF回路171、論理積回路172,173を備える。FF回路171はFF回路35図2参照と同じ回路であり、論理積回路172は第1の入力端子、第2の入力端子および1つの出力端子を備える。論理積回路172の第2の入力端子は負論理の入力端子であり、その他の端子は正論理の端子である。また、論理積回路173は、第1の入力端子、第2の入力端子、第3の入力端子および1つの出力端子を備える。論理積回路173の第3の入力端子は負論理の入力端子であり、その他の端子は正論理の端子である。立ち上がりエッジ検出部161のFF回路171の入力端子、および、論理積回路173の第1の入力端子はASIC1と接続され、このASIC1から多重信号を入力する。また、FF回路171のクロック入力端子はASIC1からクロック信号を入力する。FF回路171の出力端子は論理積回路173の第3の入力端子と接続され、論理積回路173の出力端子は、論理和回路162の第1の入力端子およびセレクタ163の第2の入力端子と接続される。また、論理積回路172の第1の入力端子は外部機器からのリセット信号を入力する。論理積回路172の出力端子はFF回路171のリセット端子および論理積回路173の第2の入力端子と接続される。論理積回路172の第2の入力端子は、FF回路164の出力端子と接続される。この第3の実施形態では、コマンド開始ビット信号およびコマンドビット信号を、多重信号として1本の信号線を介して出力する。コマンド開始ビット信号とは、クロック信号1周期分の時間にわたってレベルが1となる信号である。また、コマンドビット信号とは、前述したコマンド信号と異なり、制御コマンドの内容を4ビットで表現した信号である。具体的には、ASIC1は、コマンド開始ビット信号の送信直後に、このコマンド開始ビット信号を送信した同一の信号線を介して、コマンドビット信号をさらに送信する。図17に示したコマンドサンプリングユニット131は、ASIC1からの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がり時に、多重信号のレベルが1であった場合には、コマンド開始ビット信号が入力されたとみなし、以後に送信された4ビット分の信号をコマンドビット信号として認識する。そして、コマンドサンプリングユニット131は、入力したコマンドビット信号の4ビット分の内容に応じて、メイン制御部158に出力する信号を可変する。次に、本発明の第3の実施形態にしたがった画像データ転送装置の動作について説明する。図19は、本発明の第3の実施形態にしたがった画像データ転送装置の処理動作の一例を示すフローチャートである。図20は、本発明の第3の実施形態にしたがった画像データ転送装置における各種信号波形のタイミングチャートである。図20に示したように、コマンドサンプル信号のレベルの初期値は0である。コマンドサンプル信号とは、データサンプリングユニット131のFF回路164から出力される信号である。カウンタ132によるカウント値の10進数の初期値は0である。コマンドサンプリングユニット72では、立ち上がりエッジ検出部161がASIC1から入力した多重信号のレベルが0から1に変化した場合図19のステップB1でYES、時刻t153~t154、図20参照には、立ち上がりエッジ検出部161に入力されたクロック信号が立ち上がった際に、FF回路164から出力されるコマンドサンプル信号のレベルが1となる時刻t154~t155、図20参照。コマンドサンプル信号のレベルが1である場合には、多重信号に含まれるコマンドビット信号で表される各ビットの値がラッチ回路140により保持される図19のステップB2。カウンタ132は、コマンドサンプル信号のレベルが1の状態で、CLK端子に入力したクロック信号が立ち上がった際時刻t155、図20参照、に、カウント値に1を加えて更新する図19のステップB3、時刻t155~t156、図20参照。第1デコーダ133は、カウンタ132から入力したカウント値の大小に応じて、論理積回路151~154に出力する信号のうち、いずれかの信号のレベルを1とする。そして、カウンタ132により出力されたカウント値が3となった場合、つまり、カウント値がコマンドビット信号のビット数4ビットから1を減算した値3となった際図19のステップB4でYES、時刻t157~t158、図20参照に、ラッチ回路140に保持されたコマンドビット信号の各ビットの値が第2デコーダ134に出力される。そして、カウンタ132から出力された信号で表されるビット列が11となった場合には、ラッチ回路140により保持された情報である、コマンドビット信号のビット列の情報が全て第2デコーダ134に出力される。第2デコーダ134は、ラッチ回路140から入力したコマンドビット信号の各ビットの値にしたがって、論理積回路155~157に出力する信号のうちいずれかの信号のレベルを1とする図19のステップB5。具体的には、第2デコーダ134は、ラッチ回路140からの信号で表されるビット列が1010であった場合には、論理積回路157に出力する信号のレベルを1とし、ビット列が0101であった場合には、論理積回路156に出力する信号のレベルを1とし、ビット列が0110であった場合には、論理積回路155に出力する信号のレベルを1とする。また、カウンタ132から出力された信号で表されるビット列が11となった場合には、第1デコーダ133から論理和回路162およびFF回路165への出力信号のレベルが1となる。これにともない、FF回路164から出力されるコマンドサンプル信号のレベルが0となり、カウンタ132によるカウント値が0にリセットされる図19のステップB6、時刻t158~t159、図20参照。メイン制御部158では、論理積回路157から入力した信号が1である場合には、第1分離信号である水平同期信号H-SYNCが入力された時刻t158~t159、図20参照と認識し、論理積回路156から入力した信号が1である場合には、第2分離信号である垂直同期信号V-SYNCが入力された時刻t165~t166、図20参照と認識し、論理積回路155から入力した信号が1である場合には、第3分離信号である、その他の制御信号が入力された時刻t172~t173、図20参照と認識する。メイン制御部158は、この認識した種別の信号にしたがって、画像表示にかかる処理動作を行なう。以上説明したように、本発明の第3の実施形態にしたがった画像データ転送装置は、送信側では、1本の信号線を介してコマンド開始ビット信号を送信したのちに、コマンドビット信号を送信し、受信側では、この受信したコマンドビット信号の内容にしたがって、制御信号の種別を判別するので、複数種類の信号を1本の信号線を介して送信することができる。また、前述した第1の実施形態と異なり、入力信号のレベルのアクティブ期間ではなく、入力した信号の複数のビットの組み合わせに応じて制御信号の種別を判別できるので、少ない送信時間で多くの種別の制御信号の送受信が可能となる。次に、本発明の第3の実施形態にしたがった画像データ転送装置の変形例について説明する。この変形例では、ASIC1から、コマンド開始ビット信号、4ビットのコマンドビット信号、および、4ビットのデータ信号を多重信号として一本の信号線を介して出力する。具体的には、多重信号用の信号線を介して送信した、4ビットのコマンドビット信号で表されるビット列の配列が予め定めた配列である場合に、コマンドビット信号を送信した同一の信号線を介して、4ビットのデータ信号を続けて送信する。本発明の第3の実施形態の変形例におけるLCDモジュール2の全体構成は、第1の実施形態の変形例におけるLCDモジュール2の構成図6参照と同様である。図21は、本発明の第3の実施形態の変形例におけるコマンドサンプリングユニット72の内部構成例を示すブロック図である。図21に示すように、本発明の第3の実施形態の変形例におけるコマンドサンプリングユニット72の内部構成は、コマンドサンプリングユニット131図17参照の内部構成とほぼ同様であるが、セレクタ141~144の第2の入力端子、および、立ち上がりエッジ検出部161の入力端子は論理積回路71図6参照の出力端子と接続され、論理和回路162の第2の入力端子はコマンドサンプリングユニット73の論理積回路101の第1の入力端子とも接続される。また、本発明の第3の実施形態の変形例におけるデータサンプリングユニット73の内部構成は、本発明の第1の実施形態の変形例におけるデータサンプリングユニット73の内部構成図8参照と同一である。図22は、本発明の第3の実施形態にしたがった画像データ転送装置の変形例における各種信号波形のタイミングチャートである。この例では、送信側であるASIC1は、1010と表されるコマンドビット信号を送信した場合のみに、引き続きデータ信号をLCDモジュール2に送信する。そして、受信側であるLCDモジュール2のデータサンプリングユニット73は、ASIC1から入力したコマンドビット信号のビット列が予め定められたビット列、つまり、前述した1010であった際に、以後に送信される4ビット分の信号をデータ信号として入力する。LCDモジュール2のコマンドサンプリングユニット72では、コマンドサンプル信号のレベルが1となったのちに、カウンタ132によるカウント値が3となった場合時刻t187~t188、図22参照には、第1デコーダ133からデータサンプリングユニット73に出力するデータサンプリング起動信号のレベルが1となる時刻t187~t188、図22参照。すると、次のクロック立ち上がりで、データサンプリングユニット73のFF回路104からのデータサンプリング信号のレベルが1となり時刻t188~t189、図22参照、データサンプリングユニット73は、前述した第1の実施形態の変形例と同様に、4ビット分のデータ信号で表される各ビットのサンプリングを行なう。そして、データサンプリングユニット73のカウンタ81によるカウント値が3となった際に、FF回路104から出力されるデータサンプリング信号のレベルが0となる時刻t192~t193、図22参照。LCDモジュール2のメイン制御部74は、データサンプリングユニット73からの4ビットのデータ信号で表されるビット列の内容にしたがった、画像表示にかかる各種処理を行なう。この際、LCDモジュール2は、4ビットでなるコマンドビット信号の内容に対応する分離信号時刻t188~t189、図22参照を出力してもよい。よって、この変形例では、前述のように、コマンド開始ビット信号およびコマンドビット信号のみを伝送する場合と比較して、より多くの種別の信号をLCDモジュール2に伝送することができる。本発明の実施形態にしたがった画像データ転送装置は、例えば図23に示したように、CCDChargeCoupledDevicesモジュール3とASIC4との間で画像データを伝送するようにしてもよく、この場合、画像データ信号はCCDモジュール3からASIC4に出力され、クロック信号、同期信号およびコマンド信号は、ASIC4からCCDモジュール3に出力される。また、前記実施形態において記載した手法、つまり、表示処理は、コンピュータに実行させることのできるプログラムとして、例えば磁気ディスクフレキシブルディスク、ハードディスク等、光ディスクCD-ROM、DVD等、半導体メモリなどの記録媒体に書き込んで各種装置に適用したり、そのプログラム自体をネットワーク等の伝送媒体により伝送して各種装置に適用することも可能である。本装置を実現するコンピュータは、記録媒体に記録されたプログラムあるいは伝送媒体を介して提供されたプログラムを読み込み、このプログラムによって動作が制御されることにより、処理を実行する。なお、この発明は、前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を省略してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。"