"マトリックス状に配置された複数の撮像素子を有する画素アレイと、前記画素アレイの行を選択する行選択回路と、前記画素アレイの各列に配置され、前記行選択回路で選択した前記撮像素子から読出した画像アナログ信号を画像デジタル信号に変換する複数のアナログデジタル変換器と、前記アナログデジタル変換器で変換した画像デジタル信号を、前記画素アレイの列ごとに保持する複数の信号保持回路と、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送するタイミングを制御する制御信号を生成する制御信号生成部とを備え、前記制御信号生成部は、前記画素アレイの一辺に配置された複数の前記アナログデジタル変換器および複数の前記信号保持回路を複数に分けたグループごとに設け、変換した画像デジタル信号を、互いに並列に動作する前記アナログデジタル変換器から前記信号保持回路へ転送するタイミングを、少なくとも一つの前記グループを含む単位ごとにずらした前記制御信号を生成する固体撮像装置。少なくとも一つの前記グループを含む単位ごとに、前記制御信号を生成する前記制御信号生成部が切替わり、前記制御信号生成部が、少なくとも一つの前記グループを含む単位ごとに、転送のタイミングをずらした前記制御信号を生成する請求項1に記載の固体撮像装置。前記制御信号生成部は、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号と、前記グループを選択する選択信号とを論理演算し、前記制御信号を生成する第1論理回路、および第2論理回路を有し、前記選択信号に基づいて、前記制御信号を生成する前記第1論理回路と前記第2論理回路とが切替わり、前記第1論理回路を設けた前記グループと、前記第2論理回路を設けた前記グループとで、転送のタイミングをずらした前記制御信号を生成する請求項2に記載の固体撮像装置。前記制御信号生成部は、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号と、前記グループを選択する第1および第2選択信号とを論理演算し、前記制御信号を生成する第1~第4論理回路を有し、選択信号に基づいて、前記制御信号を生成する前記第1~前記第4論理回路のいずれかに切替わり、前記第1~前記第4論理回路を設けた前記グループのそれぞれで、転送のタイミングをずらした前記制御信号を生成する請求項2に記載の固体撮像装置。前記制御信号生成部は、少なくとも一つの前記グループを含む単位ごとに、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号を遅延させて、少なくとも一つの前記グループを含む単位ごとに、転送のタイミングをずらした前記制御信号を生成する請求項1または2に記載の固体撮像装置。前記制御信号生成部は、前記転送信号を遅延させて、前記制御信号を生成する複数の遅延回路を有し、複数の前記遅延回路を直列に接続し、前段の前記遅延回路で遅延させた前記転送信号を、後段の前記遅延回路でさらに遅延させて、少なくとも一つの前記グループを含む単位ごとに、転送のタイミングをずらした前記制御信号を生成する請求項5に記載の固体撮像装置。前記制御信号生成部は、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号を遅延させる複数の遅延回路と、前記転送信号と、前記グループを選択する選択信号とを論理演算し、前記制御信号を生成する第1論理回路、および第2論理回路とを有し、前記グループのそれぞれに対応して設けた前記遅延回路を直列に接続し、前段の前記遅延回路で遅延させた前記転送信号を、後段の前記遅延回路でさらに遅延させ、前記選択信号に基づいて、前記制御信号を生成する前記第1論理回路と前記第2論理回路とが切替わり、前記グループのそれぞれで転送のタイミングをずらした前記制御信号を生成する請求項2に記載の固体撮像装置。前記遅延回路は、CMOSインバータ回路である、請求項6または7に記載の固体撮像装置。前記制御信号生成部は、変換した画像デジタル信号を前記アナログデジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号をビット毎にずらした前記制御信号を生成する、請求項1に記載の固体撮像装置。CMOSイメージセンサは、アナログデジタル変換器で変換した画像デジタル信号を、レジスタに転送する場合、転送信号TRF信号に基づいて転送処理が開始され、たとえば一画素が12ビット4096階調の画像デジタル信号を、水平方向の3900画素分転送すると、46800ビットもの画像デジタル信号を一度にレジスタに転送することになる。ここで、1ビットのデータをレジスタに転送するときに、約100μAの瞬時電流がCMOSイメージセンサに発生すると仮定すると、転送信号の立上がりエッジにおいて、46800ビット×100μA=4.68Aもの瞬時電流がCMOSイメージセンサに発生することになる。一般的に、CMOSイメージセンサに電力を供給する電源回路は、約4.68Aもの巨大な瞬時電流を流すことができないため、電源電圧が降下し、アナログデジタル変換器や画素アレイへの回り込み雑音が増大するという問題があった。また、特許文献1に示すイメージセンサは、画素アレイを2つのグループに分け、それぞれのグループで画像アナログ信号を画像デジタル信号に変換し、レジスタに転送する処理を行なうので、画像アナログ信号を画像デジタル信号に変換する回数が増えるとともに、アナログデジタル変換器からレジスタに転送する処理も増えるため、画像デジタル信号をレジスタに転送するときに生じる瞬時電流が増加し、アナログデジタル変換器や画素アレイへの回り込み雑音が増大するという問題があった。それゆえに、本発明は、画像デジタル信号をアナログデジタル変換器からレジスタ信号保持回路に転送するときに生じる瞬時電流を低減し、アナログデジタル変換器や画素アレイへの回り込み雑音を軽減することができる固体撮像装置を提供することを目的とする。上記課題を解決するために、本発明は、マトリックス状に配置された複数の撮像素子を有する画素アレイと、画素アレイの行を選択する行選択回路と、画素アレイの各列に配置され、行選択回路で選択した撮像素子から読出した画像アナログ信号を画像デジタル信号に変換する複数のアナログデジタル変換器と、アナログデジタル変換器で変換した画像デジタル信号を、画素アレイの列ごとに保持する複数の信号保持回路と、変換した画像デジタル信号をアナログデジタル変換器から信号保持回路へ転送するタイミングを制御する制御信号を生成する制御信号生成部とを備え、制御信号生成部は、画素アレイの一辺に配置された複数のアナログデジタル変換器および複数の信号保持回路を複数に分けたグループごとに設け、変換した画像デジタル信号を、互いに並列に動作するアナログデジタル変換器から信号保持回路へ転送するタイミングを、少なくとも一つのグループを含む単位ごとにずらした制御信号を生成する。本発明に係る固体撮像装置によれば、制御信号生成部が、変換した画像デジタル信号を、互いに並列に動作するアナログデジタル変換器から信号保持回路へ転送するタイミングを、少なくとも一つのグループを含む単位ごとにずらした制御信号を生成するので、同じタイミングで画像デジタル信号をアナログデジタル変換器から信号保持回路に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、アナログデジタル変換器や画素アレイへの回り込み雑音を軽減することができる。本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。図1は、アナログ方式のCMOSイメージセンサの構成を示す概略図である。図1に示すアナログ方式のCMOSイメージセンサ100は、マトリックス状に配置された複数の撮像素子画素を有する画素アレイImageArray110と、垂直方向列方向に画素の走査を行なう垂直走査回路V-Scanner120と、列コラムごとに配置されるコラムアンプColumnAmp130と、水平方向行方向に画素の走査を行なう水平走査回路H-Scanner140とを含む。コラムアンプ130は、垂直走査回路120による走査によって順次送られてくる各画素の画像アナログ信号を増幅する。コラムアンプ130で増幅した画像アナログ信号は、水平走査回路140による走査によってチップ外に配置されたAFEAnalogFrontEnd150に出力される。AFE150は、CMOSイメージセンサ100から出力された画像アナログ信号を画像デジタル信号に変換して出力する。このように、アナログ方式のCMOSイメージセンサ100は、チップ外のAFE150で、すべての画素について画像アナログ信号から画像デジタル信号への変換処理を行なうので、変換した画像デジタル信号の特性が均一であるといった利点がある。反面、CMOSイメージセンサ100からAFE150へ画像アナログ信号を転送する速度には限界があり、アナログ方式のCMOSイメージセンサ100は、動画などの高フレームレートの処理には不向きである。また、アナログ方式のCMOSイメージセンサ100は、別途AFE150を設計する必要があるといった欠点もある。図2は、デジタル方式のCMOSイメージセンサの構成を示す概略図である。図2に示すデジタル方式のCMOSイメージセンサ200は、マトリックス状に配置された複数の撮像素子画素を有する画素アレイImageArray210と、垂直方向列方向に画素の走査を行なう垂直走査回路220と、列コラムごとに配置されるコラムアンプColumnAmp230と、コラムアンプ230から出力される画像アナログ信号を画像デジタル信号に変換するコラムADCColumnAnalogDigitalConverter240と、水平方向行方向に画素の走査を行なう水平走査回路250とを含む。コラムアンプ230は、垂直走査回路220による走査によって順次送られてくる各画素の画像アナログ信号を増幅してコラムADC240に出力する。コラムADC240は、コラムアンプ230で増幅された画像アナログ信号を画像デジタル信号に変換する。コラムADC240で変換された画像デジタル信号は、水平走査回路140による走査によってチップ外に出力される。このように、デジタル方式のCMOSイメージセンサ200は、変換された画像デジタル信号をチップ外に出力するデジタル転送であるため、転送する速度を高速化することが可能である。また、デジタル方式のCMOSイメージセンサ200は、変換された画像デジタル信号をチップ外に出力するため、既存のLVDSLowVoltageDifferentialSignalingなどのデータ出力I/FInterfaceを流用することが可能である。さらに、コラムADC240がコラムアンプ230に直結されているため、低ノイズ、高精度の設計が可能である。反面、デジタル方式のCMOSイメージセンサ200は、列ごとにコラムADC240を配置してあるため、コラムADC240ごとに画像アナログ信号から画像デジタル信号への変換処理を行なうので、変換した画像デジタル信号の特性にばらつきが発生するといった欠点がある。ただし、デジタル方式のCMOSイメージセンサ200は、線形性FPNFixedPatternNoise補正を用いて画像デジタル信号のデジタル補正を行なうことが可能である。本発明の実施の形態における固体撮像装置は、コラムADCを含むデジタル方式のイメージセンサであり、以下、デジタル方式のイメージセンサとして説明する。図3は、固体撮像装置の各部の配置例を示す配置図である。図3に示す固体撮像装置10は、画素アレイ11と、画素の列ごとに配置してあるコラムADC12、PGAProgrammableGainAmplifier16、およびレジスタ17と、垂直走査回路画素アレイ11の行を選択する行選択回路13と、水平走査回路14と、IOInputOutput部15と、TGTimingGenerator160とを含む。なお、固体撮像装置10は、図示していないが、全体的な動作を制御する制御回路なども含む。ここで、TG160は、イメージセンサ200を制御するための制御信号を生成し、イメージセンサ200に供給する。たとえば、固体撮像装置10のうち数mm~数10mm程度の幅に水平方向の数1000画素分の撮像素子画素が配置されている。また、固体撮像装置10のうち数mm~数10mm程度の高さに垂直方向の数1000画素分の撮像素子画素が配置されている。コラムADC12は、画素アレイ11の上下に配置してあり、2列の画素の幅に1つのコラムADC12を配置する構成となっている。したがって、コラムADC12は、画素アレイ11を挟んで上下に、水平方向の画素数の半分に対応した個数それぞれ配置してある。また、PGA16およびレジスタ17は、各コラムADC12に対応して設け、画素アレイ11を挟んで上下に、水平方向の画素数の半分に対応した個数それぞれ配置してある。なお、コラムADC12、PGA16およびレジスタ17で、コラム回路を構成するものとする。コラム回路の幅は1画素の幅の2倍で、数μm~数10μm程度の幅である。また、コラム回路の高さの和は数mm程度である。そのため、コラム回路の形状は、非常に細長い形状となっている。コラムADC12、PGA16およびレジスタ17は、コラム回路の細長い形状の制約のもとで設計しなければならならず、小面積で簡単な回路構成にし、省電力化が可能な構成にすることが必要となる。図4は、固体撮像装置10の画素アレイ11およびコラム回路の部分を拡大した概略図である。画素アレイ11の画素PXの2列に対して1個のコラム回路が設けてあり、それぞれのコラム回路は、コラムADC12と、PGA16と、レジスタ17とを含む。PGA16は、列方向の画素PXから順次送られてくる各画素の画像アナログ信号を増幅してコラムADC12に出力する。コラムADC12は、PGA16で増幅した画像アナログ信号を画像デジタル信号に変換してレジスタ17に転送する。レジスタ17は、コラムADC12で変換した画像デジタル信号を保持する信号保持回路である。レジスタ17に保持された画像デジタル信号は、水平走査回路14で発生するクロック信号によって順次読出され、出力バス18を介して12ビット単位でチップ外に出力される。なお、画素アレイ11の上部も同様のコラム回路が配置されており、同様の動作によりレジスタ17に保持された画像デジタル信号が、チップ外に出力される。図5は、画素PXの電気的な等価回路を示す回路図である。画素PXは、光信号を電気信号に変換するフォトダイオード3と、転送制御線上の転送制御信号TXに従ってフォトダイオード3によって生成された電気信号を伝達する転送トランジスタ2と、リセット制御線上のリセット制御信号RXに従ってフローティングディフュージョン7を所定の電圧レベルにリセットするリセットトランジスタ1とを含む。さらに、画素PXは、フローティングディフュージョン7上の信号電位に応じた電位を出力するソースフォロアトランジスタ4と、行選択制御線上の行選択信号SLに従ってソースフォロアトランジスタ4により伝達された信号を垂直読出線9上に伝達する行選択トランジスタ5とを含む。トランジスタ1,2,4および5は、一例として、NチャネルMOSトランジスタで構成される。以下、図5に示す画素PXの信号読出時の動作を説明する。最初に、リセット制御信号RXがハイレベル以下、Hレベルと略す。にされ、フローティングディフュージョン7が初期化された後に、リセット制御信号RXがローレベル以下、Lレベルと略す。に設定される。この動作により、先のサイクルにおいて光電変換によってフローティングディフュージョン7に蓄積された電荷が初期化される。次に、行選択信号SLがHレベルとなり、ソースフォロアトランジスタ4を介して、フローティングディフュージョン7上の電位に応じた信号が垂直読出線9上に伝達される。この信号が、後述するサンプリング回路CDS回路に含まれる参照用の容量素子に充電される。上記の出力後に行なわれる画素読出し期間においては、まず、画素PXに光が照射されることによる光電変換によって電荷が発生しているものとする。次に、転送制御信号TXがHレベルになることによって、蓄積された電荷がフローティングディフュージョン7へ伝達される。さらに、行選択信号SLがHレベルになることによって、フローティングディフュージョン7上の電位に応じた信号が、垂直読出線9上に伝達され、後述するサンプリング回路CDS回路に含まれる信号電荷蓄積容量素子が充電される。次いで、読出された参照電位および信号電位が差動増幅されて、画素PXの情報が読出される。1つの画素PXに対して2回サンプリングを行ない、参照電位および信号電位を比較することにより、いわゆる相関二重サンプリングCDS:CorrelatedDoubleSampling動作を行なって、画素PXにおけるばらつきの影響を相殺し、フォトダイオード3により生成された電気信号のみを読出す。画素PXの情報の読出しが完了すると、次に、行選択信号SLがLレベルとなり、行選択トランジスタ5がオフ状態となる。画素PXは行列状に配列されており、1行の画素PXについて、並列に、画素PXの情報の読出しが行なわれる。図6は、コラムADC12およびレジスタ17の構成を示す概略図である。図6に示すコラムADC12およびレジスタ17を含む回路Aは、図4に示すコラム回路の一部を構成している。さらに、回路Aは、コラムADC12とレジスタ17との接続を切替えるスイッチング素子19aと、レジスタ17と出力バスとの接続を切替えるスイッチング素子19bとを含む。スイッチング素子19aは、TG160で発生する転送信号TRFによって、コラムADC12とレジスタ17とを接続して、コラムADC12で変換した画像デジタル信号を、コラムADC12からレジスタ17へ転送する。転送信号TRFは、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送する処理を開始する信号であり、特に、信号の立上がりエッジのタイミングで、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送する。スイッチング素子19bは、水平走査回路14で発生するクロック信号HSCANによって、レジスタ17と出力バス18とを接続して、レジスタ17で保持した画像デジタル信号を、レジスタ17から出力バス18へ出力する。次に、コラムADC12の構成を、さらに詳しく示した図面を用いて固体撮像装置10の動作を説明する。図7は、コラムADC12の構成を図示した固体撮像装置10のブロック図である。図7に示すコラムADC12は、比較器122と、ラッチ回路123とを含む。まず、図7に示す固体撮像装置10は、垂直走査回路13による走査によって画素アレイ11の行を選択し、選択した行の画素アレイ11内にある画素PXの画像アナログ信号をCDS回路121に出力する。CDS回路121は、相関二重サンプリング動作を行なって、画素PXにおけるばらつきの影響を相殺し、フォトダイオード3により生成された電気信号のみを読出す回路である。図8は、CDS回路121の回路構成の一例を示す回路図である。図8に示すCDS回路121は、MOSトランジスタ以下、単にトランジスタというTr6~Tr9と、コンデンサC1、C2と、増幅器AP1,AP2と、差動演算増幅器以下、オペアンプというOPとを備えている。トランジスタTr6のゲートは第1制御信号線に、トランジスタTr7のゲートは第2制御信号線に、それぞれ接続される。トランジスタTr6のドレインとトランジスタTr7のドレインとが接続されており、その接続点は画素PXに接続される。トランジスタTr6のソースはトランジスタTr8のドレインに接続されており、その接続点にサンプルホールド用のコンデンサC1信号電荷蓄積容量素子の一端が接続されている。コンデンサC1の他端はグランドに接続されている。また、トランジスタTr7のソースはトランジスタTr9のドレインに接続されており、その接続点にサンプルホールド用のコンデンサC2参照用の容量素子の一端が接続されている。コンデンサC2の他端はグランドに接続されている。トランジスタTr9のゲートはトランジスタTr8のゲートに接続され、第3制御信号線に接続される。トランジスタTr8のソースは増幅器AP1を介してオペアンプOPの正入力端子に接続され、トランジスタTr9のソースは増幅器AP2を介してオペアンプOPの負入力端子に接続されている。画素PXの情報が読出されるタイミングで、第1制御信号線がHレベルとなりCDS回路121のトランジスタTr6が導通状態となる。これにより、画素PXから読出された情報信号電位が、CDS回路121のサンプルホールド用のコンデンサC1に保持される。次に、画素PXの情報がリセットされるタイミングで、第2制御信号線がHレベルとなりCDS回路121のトランジスタTr7が導通状態となる。これにより、画素PXのリセット時の電圧参照電位が、CDS回路121のサンプルホールド用のコンデンサC2に保持される。そして、第3制御信号線がHレベルとなると、CDS回路121のトランジスタTr8およびTr9が導通状態となり、オペアンプOPは、コンデンサC1に蓄積された電荷信号電位と、コンデンサC2に蓄積された電荷参照電位との差を演算する。そして、この差がフォトダイオード3により生成された電気信号のみで、当該電気信号がPGA16に出力される。このように、CDS回路121は、リセットを行う前の画素PXの情報と、リセット時の画素PXの電圧との差に基づいて相関二重サンプリングを行い、ノイズが除去された画像信号をPGA16に出力する。図7に戻って、比較器122は、PGA16で増幅した画像アナログ信号と、DACDigitalAnalogConverter32で生成する階段状に変化するランプ電圧Vrampとを比較する。比較器122は、画像アナログ信号と、ランプ電圧Vrampとが一致したタイミングでトリガ信号CMPを出力する。ラッチ回路123は、比較器122から出力するトリガ信号CMPのタイミングで、ランプ電圧Vrampと連動してカウンタ値が増えるカウンタ34のカウンタ信号を保持する。コラムADC12は、ラッチ回路123で保持したカウンタ信号が、画素PXの画像アナログ信号をデジタル信号に変換した画像デジタル信号となる。ここで、カウンタ34は、画素PXの画像アナログ信号をデジタル信号に変換する処理を開始するまでにTG160からの信号で、カウンタ値が初期設定時のカウンタ値に戻り、転送制御信号TXによってカウンタ値を増やすカウントを開始する。ランプ電圧Vrampも、カウンタ値に連動して電圧が階段状に増える。図9は、画像アナログ信号の信号電圧およびランプ電圧Vrampの時間変化を示す図である。図9に示すように、ランプ電圧Vrampは、最小電圧から1LSBLeastSignificantBitの刻みで変動させて、階段状に増える。ここで、LSBは、コラムADC12でアナログ信号からデジタル信号へ変換する処理のステップで、12ビットのデジタル信号へ変換する処理の場合、LSBは、40962の12乗ステップとなる。なお、ランプ電圧Vrampは、最大電圧から1LSBの刻みで変動させて、階段状に減らしてもよい。また、図9に示すように、比較器122は、画像アナログ信号の信号電圧とランプ電圧Vrampとが一致するタイミングでトリガ信号CMPを出力する。コラムADC12は、図7に示した積分型のADCに限定されるものではなく、サブレンジ型のADCであってもよい。図10は、サブレンジ型のADCの構成を示す回路図である。図10に示すコラムADCは、電荷比較方式を用いたサブレンジ型のADCの一例が示してある。サブレンジ型のADCは、AD変換ステージをCoarseとFineとの2段階に分けてある。なお、AD変換の方式は、リアルタイム処理が可能な変換速度を有するとともに、図3に示した細長い形状の制約内で形成することが可能であれば、電荷比較方式に限定されない。図10において、サブレンジ型のADCは、スイッチ31およびスイッチ33と、比較器36と、コンデンサC3およびコンデンサC41~コンデンサC48と、スイッチ51~53とを含む。次に、ラッチ回路123は、保持した画像デジタル信号をレジスタ17に転送する。レジスタ17は、ラッチ回路123から転送された画像デジタル信号を保持し、水平走査回路14で発生するクロック信号HSCANによって、保持した画像デジタル信号を出力バスを介してIO部15に出力する。ここで、ラッチ回路123およびレジスタ17の回路構成について説明する。図11は、ラッチ回路123およびレジスタ17の回路構成を示す回路図である。図11に示す回路図は、ラッチ回路123、レジスタ17、およびスイッチング素子19a,19bを含む。ラッチ回路123は、トリガ信号CMPをゲートに受けカウンタ信号CNT_BUFをドレインに受けるNMOSトランジスタMT1と、トリガ信号CMPをゲートに受けカウンタ信号CNT_BUFの反転信号CNT_BUF_Bをドレインに受けるNMOSトランジスタMT2と、カウンタ信号CNT_BUFおよびカウンタ信号CNT_BUFの反転信号CNT_BUF_Bのデータを保持するための保持回路を構成するインバータMINV1、MINV2とを含む。ラッチ回路123は、さらに、インバータMINV1の出力信号をゲートに受けソースが接地電位に接続されるNMOSトランジスタMT3と、MINV2の出力信号をゲートに受けソースが接地電位に接続されるNMOSトランジスタMT4とを含む。ラッチ回路123は、カウンタ信号CNT_BUFおよびその反転信号CNT_BUF_Bはトリガ信号CMPに制御され、トリガ信号CMPがHレベルの期間、データ画像デジタル信号の書込みが続き、トリガ信号CMPの立下がりエッジで、データ画像デジタル信号を保持する。ラッチ回路123が保持するデータ画像デジタル信号は、転送信号TRFがHレベルになると、スイッチング素子19aのNMOSトランジスタST1,ST2がオン状態となり、ラッチ回路123とレジスタ17とが接続することでレジスタ17に転送される。なお、レジスタ17は、ラッチ回路123と同一の回路構成であるため、説明を繰り返さない。スイッチング素子19bは、ゲートに水平走査回路14で発生するクロック信号HSCANを受け、レジスタ17で保持しているデータ画像デジタル信号の出力が供給されるノードをそれぞれドレインに接続したNMOSトランジスタST5、NMOSトランジスタST6を含む。レジスタ17に保持されているデータ画像デジタル信号は、クロック信号HSCANがHレベルになると、信号DT、信号DBとして出力バスを介してIO部15に出力される。実施の形態1次に、本発明の実施の形態1に係る固体撮像装置10について説明する。本発明の実施の形態1に係る固体撮像装置10は、コラムADC12およびレジスタ17の構成が異なる以外、前述した固体撮像装置10の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。図12は、本発明の実施の形態1に係る固体撮像装置10のコラムADC12およびレジスタ17の構成を示す概略図である。図12に示すコラムADC12およびレジスタ17は、k列kは1以上の自然数の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する論理回路20、論理回路21を設けてある。論理回路20および論理回路21が、互いに並列に動作するコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、前述したように、変換した画像デジタル信号は、コラムADC12のラッチ回路123からレジスタ17へ転送されるが、説明を簡単にするため、以下では、コラムADC12からレジスタ17へ転送されるものと説明する。論理回路20は、AND回路であり、入力する転送信号TRFと選択信号SELとがともにHレベル0と1とで表した場合の1の場合に、論理演算してHレベルの制御信号を生成する。論理回路21は、選択信号SELのレベルが反転して入力されるAND回路であり、入力する転送信号TRFがHレベル、選択信号SELがLレベル0と1とで表した場合の0の場合に、論理演算してHレベルの制御信号を生成する。つまり、固体撮像装置10は、1ビットの選択信号SELを用いて、Hレベルの制御信号を生成する回路を論理回路20と論理回路21とで切替えている。そのため、論理回路20が生成する制御信号がHレベルとなるタイミングと、論理回路21が生成する制御信号がHレベルとなるタイミングとが異なり、論理回路20を設けたグループと、論理回路21を設けたグループとで、画像デジタル信号の転送のタイミングをずらすことができる。図13は、本発明の実施の形態1に係る固体撮像装置10の動作を説明するためのタイミングチャートである。図13に示すタイミングチャートは、N行目およびN1行目の画素から画像デジタル信号を読出す動作における行選択信号SL、リセット制御信号RX、転送制御信号TX、コラムADC12の状態、転送信号TRF、選択信号SEL、およびクロック信号HSCANのそれぞれの信号波形を図示してある。図13に示すように、垂直走査回路13は、N行目の画素を選択するためにHレベルの行選択信号SLを出力する。そして、垂直走査回路13は、Hレベルのリセット制御信号RXを出力して、N行目の画素をリセットした後、転送制御信号TXを出力してフォトダイオード3に蓄積された電荷を画像アナログ信号として読出す。読出した画像アナログ信号は、オン状態のコラムADC12によって、画像デジタル信号に変換される。変換された画像デジタル信号は、転送信号TRFおよび選択信号SELによって、コラムADC12からレジスタ17へ転送される。具体的に、選択信号SELがHレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで論理回路20で生成する制御信号がHレベルとなり、論理回路20を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。また、選択信号SELがLレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで論理回路21で生成する制御信号がHレベルとなり、論理回路21を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。なお、選択信号SELがLレベルの期間およびリセット制御信号RXがHレベルの期間のそれぞれは、転送信号TRFがHレベルの期間と一部オーバーラップしている。レジスタ17に転送された画像デジタル信号は、N1行目の画素の画像アナログ信号が画像デジタル信号に変換されている間に、クロック信号HSCANにより出力バスを介してIO部15に出力される。このように、N行目の画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングが、論理回路20を設けたグループと、論理回路21を設けたグループとで異なるので、3000個の画素の画像デジタル信号を異なる2つのタイミングでコラムADC12からレジスタ17へ転送することができる。そのため、固体撮像装置10は、3000個の画素の画像デジタル信号を同じタイミングでコラムADC12からレジスタ17へ転送する場合に比べて、転送するときに生じる瞬時電流を低減1/2の低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。なお、転送制御信号TXがHレベルの期間は、雑音を軽減するため、周辺クロック転送信号TRF、クロック信号HSCANなどを動作させない。図12に示す論理回路20および論理回路21は、論理回路で発生する瞬時電流の低減と、占有面積を小さくするために、k列のコラムADC12で共有されている。また、論理回路20および論理回路21は、図12に示した論理回路の構成に限定されるものではなく、NAND回路を用いて選択信号SELを反転させる構成であってもよい。以上のように、本発明の実施の形態1に係る固体撮像装置10は、グループごとに、制御信号を生成する論理回路20と論理回路21とが切替わり、グループごとに、転送のタイミングをずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムADC12からレジスタ17に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。なお、論理回路20を設けたグループと、論理回路21を設けたグループとは、同数である場合に限定されるものではなく、論理回路20を設けたグループが一つで、その他すべてのグループが論理回路21を設けたグループであっても、論理回路21を設けたグループが一つで、その他すべてのグループが論理回路20を設けたグループであってもよい。実施の形態2実施の形態1に係る固体撮像装置10では、1ビットの選択信号SELを用いて、Hレベルの制御信号を生成する回路を論理回路20と論理回路21とで切替え、転送のタイミングをずらした制御信号を生成している。しかし、本実施の形態2では、2ビットの選択信号SELを用いて、制御信号を生成する論理回路を切替える構成の固体撮像装置について説明する。図14は、本発明の実施の形態2に係る固体撮像装置10のコラムADCおよびレジスタの構成を示す概略図である。図14に示すコラムADC12およびレジスタ17は、k列kは1以上の自然数の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する論理回路22~論理回路25を設けてある。論理回路22~論理回路25が、互いに並列に動作するコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、本発明の実施の形態2に係る固体撮像装置10は、論理回路22~論理回路25の構成が異なる以外、実施の形態1に係る固体撮像装置10の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態1でも述べたように、変換した画像デジタル信号は、コラムADC12のラッチ回路123からレジスタ17へ転送されるが、説明を簡単にするため、以下では、コラムADC12からレジスタ17へ転送されるものと説明する。論理回路22は、AND回路であり、入力する転送信号TRF、選択信号SEL<1>、および選択信号SEL<0>がすべてHレベルの場合に、論理演算してHレベルの制御信号を生成する。論理回路23は、選択信号SEL<0>のレベルが反転して入力されるAND回路であり、入力する転送信号TRFおよび選択信号SEL<1>がともにHレベル、選択信号SEL<0>がLレベルの場合に、論理演算してHレベルの制御信号を生成する。論理回路24は、選択信号SEL<1>のレベルが反転して入力されるAND回路であり、入力する転送信号TRFおよび選択信号SEL<0>がともにHレベル、選択信号SEL<1>がLレベルの場合に、論理演算してHレベルの制御信号を生成する。論理回路25は、選択信号SEL<0>および選択信号SEL<1>のレベルが反転して入力されるAND回路であり、入力する転送信号TRFがHレベル、選択信号SEL<0>および選択信号SEL<1>がともにLレベルの場合に、論理演算してHレベルの制御信号を生成する。つまり、本実施の形態2に係る固体撮像装置10は、2ビットの選択信号SELに基づいて、Hレベルの制御信号を生成する論理回路22~論理回路25を切替えている。そのため、論理回路22が生成する制御信号がHレベルとなるタイミングと、論理回路23が生成する制御信号がHレベルとなるタイミングとが異なり、論理回路24を設けたグループと、論理回路25を設けたグループとで、画像デジタル信号の転送のタイミングをずらすことができる。図15は、本発明の実施の形態2に係る固体撮像装置10の動作を説明するためのタイミングチャートである。図15に示すタイミングチャートは、N行目およびN1行目の画素から画像デジタル信号を読出す動作における転送信号TRF、選択信号SEL<0>、および選択信号SEL<1>のそれぞれの信号波形を図示してある。なお、行選択信号SL、リセット制御信号RX、転送制御信号TX、コラムADC12の状態、およびクロック信号HSCANのそれぞれの信号波形は、図13に示した信号波形と同じであるため、図示および説明を繰り返さない。図15に示すように、選択信号SEL<0>および選択信号SEL<1>がHレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで制御信号が論理回路22で生成するHレベルとなり、論理回路22を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。また、選択信号SEL<0>がLレベルで、選択信号SEL<1>がHレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで論理回路23で生成する制御信号がHレベルとなり、論理回路23を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。さらに、選択信号SEL<0>がHレベルで、選択信号SEL<1>がLレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで論理回路24で生成する制御信号がHレベルとなり、論理回路24を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。また、選択信号SEL<0>および選択信号SEL<1>がLレベルの期間に、転送信号TRFがLレベルからHレベルに立上がるエッジで論理回路25で生成する制御信号がHレベルとなり、論理回路25を設けたグループは、変換された画像デジタル信号をコラムADC12からレジスタ17へ転送する。このように、N行目の画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングが、論理回路22~論理回路25を設けたグループのそれぞれで異なるので、3000個の画素の画像デジタル信号を異なる4つのタイミングでコラムADC12からレジスタ17へ転送することができる。そのため、固体撮像装置10は、3000個の画素の画像デジタル信号を同じタイミングでコラムADC12からレジスタ17へ転送する場合に比べて、転送するときに生じる瞬時電流を低減1/4に低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。図14に示す論理回路22、論理回路23、論理回路24および論理回路25は、論理回路で発生する瞬時電流の低減と、占有面積を小さくするために、k列のコラムADC12で共有されている。また、論理回路22、論理回路23、論理回路24および論理回路25は、図14に示した論理回路の構成に限定されるものではなく、NAND回路を用いて選択信号SELを反転させる構成であってもよい。以上のように、本発明の実施の形態2に係る固体撮像装置10は、論理回路22~論理回路25を設けたグループで、転送のタイミングをずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムADC12からレジスタ17に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。なお、選択信号SELは、2ビットに限定されるものではなく、nビットnは3以上の自然数であってもよい。nビットの場合、n種類の論理回路が必要となるが、画素の画像デジタル信号を同じタイミングでコラムADC12からレジスタ17へ転送する画素の数を1/2nに減らすことができるので、転送するときに生じる瞬時電流を低減1/2nに低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。実施の形態3実施の形態1および2に係る固体撮像装置10では、選択信号SELを用いて、Hレベルの制御信号を生成する回路を切替え、転送のタイミングをずらした制御信号を生成している。しかし、本実施の形態3では、選択信号SELを用いず、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送する処理を開始する転送信号TRFを遅延させて、グループごとに、転送のタイミングをずらした制御信号を生成する構成の固体撮像装置について説明する。図16は、本発明の実施の形態3に係る固体撮像装置10のコラムADCおよびレジスタの構成を示す概略図である。図16に示すコラムADC12およびレジスタ17は、k列kは1以上の自然数の画素を含むグループに分け、分けたグループごとに、転送信号TRFを遅延させる遅延回路26を設けてある。遅延回路26は、直列に接続され、前段の遅延回路26で遅延させた転送信号たとえば、TRF_n1を、後段の遅延回路26でさらに遅延させて、転送信号制御信号たとえば、TRF_n2を生成する。遅延回路26が、互いに並列に動作するコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、本実施の形態3に係る固体撮像装置10では、転送信号TRF、や遅延回路26で遅延させた転送信号たとえば、TRF_n1がスイッチング素子19aに直接入力され、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号として機能している。本発明の実施の形態3に係る固体撮像装置10は、論理回路20、論理回路21を設けずに複数の遅延回路26を設けた構成である以外、実施の形態1に係る固体撮像装置10の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態1でも述べたように、変換した画像デジタル信号は、コラムADC12のラッチ回路123からレジスタ17へ転送されるが、説明を簡単にするため、以下では、コラムADC12からレジスタ17へ転送されるものと説明する。遅延回路26は、転送信号TRFを遅延させる回路であれば、いずれの回路構成でもよい。たとえば、CMOSインバータ回路で遅延回路26を構成することで、遅延回路26は、他の回路と同じプロセスで形成することができ、安価に製造することができる。本実施の形態3に係る固体撮像装置10は、転送信号TRFを、直列に接続した複数の遅延回路26で順に遅延させ、転送信号TRF_n1、転送信号TRF_n2、転送信号TRF_n3、転送信号TRF_n4を生成するので、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングをずらしている。図17は、本発明の実施の形態3に係る固体撮像装置10の動作を説明するためのタイミングチャートである。図17に示すタイミングチャートは、N行目およびN1行目の画素から画像デジタル信号を読出す動作における転送信号TRF、および遅延させた転送信号TRF_n1~TRF_n3のそれぞれの信号波形を図示してある。なお、行選択信号SL、リセット制御信号RX、転送制御信号TX、コラムADC12の状態、およびクロック信号HSCANのそれぞれの信号波形は、図13に示した信号波形と同じであるため、図示および説明を繰り返さない。図17に示すように、転送信号TRFを入力する遅延回路26は、転送信号TRFがLレベルからHレベルに立上がるエッジに対して、転送信号TRF_n1のLレベルからHレベルに立上がるエッジを遅延させる。転送信号TRF_n1を入力する遅延回路26は、転送信号TRF_n1のLレベルからHレベルに立上がるエッジに対して、転送信号TRF_n2のLレベルからHレベルに立上がるエッジを遅延させる。転送信号TRF_n2を入力する遅延回路26は、転送信号TRF_n2のLレベルからHレベルに立上がるエッジに対して、転送信号TRF_n3のLレベルからHレベルに立上がるエッジを遅延させる。このように、遅延回路26が、k列の画素を含むグループごとに、転送信号TRF,TRF_n1~n3のLレベルからHレベルに立上がるエッジを遅延させるので、N行目の画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングが、k列の画素を含むグループごとに異なる。そのため、3000列の画素をk列の画素を含むグループごと分け、異なる3000/k数のタイミングでコラムADC12からレジスタ17へ転送することができる。そのため、固体撮像装置10は、3000個の画素の画像デジタル信号を同じタイミングでコラムADC12からレジスタ17へ転送する場合に比べて、転送するときに生じる瞬時電流を低減k/3000水平方向の画素の数に低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。以上のように、本発明の実施の形態3に係る固体撮像装置10は、複数の遅延回路26を直列に接続し、前段の遅延回路26で遅延させた転送信号TRFを、後段の遅延回路でさらに遅延させて、グループごとに、転送のタイミングをずらした制御信号遅延させた転送信号TRFを生成するので、同じタイミングで画像デジタル信号をコラムADC12からレジスタ17に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。なお、遅延回路26は、k列の画素を含むグループごとに設ける必要はなく、少なくとも一つのグループを含む単位ごとに設けてあってもよい。実施の形態4本実施の形態4では、実施の形態1と実施の形態3とを組合わせた構成の固体撮像装置について説明する。図18は、本発明の実施の形態4に係る固体撮像装置10のコラムADCおよびレジスタの構成を示す概略図である。図18に示すコラムADC12およびレジスタ17は、k列kは1以上の自然数の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングを制御する制御信号を生成する論理回路20および論理回路21を設けてある。さらに、コラムADC12およびレジスタ17は、分けたグループごとに、転送信号TRFを遅延させる遅延回路26を設けてある。なお、本発明の実施の形態4に係る固体撮像装置10は、図12に示すコラムADC12およびレジスタ17の構成と、図16に示すコラムADC12およびレジスタ17の構成とを組合わせた構成であるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態1でも述べたように、変換した画像デジタル信号は、コラムADC12のラッチ回路123からレジスタ17へ転送されるが、説明を簡単にするため、以下では、コラムADC12からレジスタ17へ転送されるものと説明する。本発明の実施の形態4に係る固体撮像装置10は、1ビットの選択信号SELを用いて、Hレベルの制御信号を生成する回路を論理回路20と論理回路21とで切替え、さらに、転送信号TRFを、直列に接続した複数の遅延回路26で順に遅延させ、転送信号TRF_n1、転送信号TRF_n2、転送信号TRF_n3、転送信号TRF_n4を生成する。そのため、論理回路20が生成する制御信号がHレベルとなるタイミングと、論理回路21が生成する制御信号がHレベルとなるタイミングとが異なり、かつグループごとに、転送信号TRFがLレベルからHレベルに立上がるエッジを遅延させてある。そのため、本発明の実施の形態4に係る固体撮像装置10は、論理回路20を設けたグループと、論理回路21を設けたグループとで画像デジタル信号の転送のタイミングをずらし、かつ論理回路20,21を設けた同じグループ間でも、画像デジタル信号の転送のタイミングをずらすことができる。実施の形態3に係る固体撮像装置10のように、遅延回路26を設けるだけで所望の効果を得るためには、転送信号TRFを遅延させる遅延時間Δtを長くする必要がある。しかし、CMOSインバータ回路で構成した遅延回路26の遅延時間Δtを長くするには、回路面積を大きくする必要があった。そこで、本発明の実施の形態4に係る固体撮像装置10では、実施の形態1と実施の形態3とを組合わせることで、論理回路20を設けたグループと、論理回路21を設けたグループとで制御信号を切替え、それぞれのクループに設ける遅延回路26の遅延時間Δtを半分にする。そのため、本発明の実施の形態4に係る固体撮像装置10では、遅延回路26の回路面積を小さく抑えつつ、所望の効果を得ることができる。以上のように、本発明の実施の形態4に係る固体撮像装置10は、転送信号TRFを遅延させる複数の遅延回路26と、転送信号TRFと、グループを選択する選択信号SELとを論理演算し、制御信号を生成する論理回路20、および論理回路21とを有するので、遅延回路26の回路面積を小さく抑えつつ、転送するときに生じる瞬時電流を低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。実施の形態5本実施の形態5では、転送信号TRFのHレベルの期間をビット毎にずらすことで、画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングをビット毎にずらす固体撮像装置の構成について説明する。図19は、本発明の実施の形態5に係る固体撮像装置10のコラムADCおよびレジスタの構成を示す概略図である。図19に示すコラムADC12およびレジスタ17は、ビット毎にHレベルの期間をずらした転送信号TRF<11:0>を供給する。そのため、固体撮像装置10は、ビットごとに、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送するタイミングを制御することができる。たとえば、転送信号TRF<0>がHレベルの期間に、画像デジタル信号への変換処理が終了しているコラムADC12の最下位ビットを、レジスタ17へ画像デジタル信号を転送する。同様に、転送信号TRF<1>がHレベルの期間に、画像デジタル信号への変換処理が終了しているコラムADC12の下位2ビット目を、レジスタ17へ画像デジタル信号を転送する。また、転送信号TRF<11>がHレベルの期間に、画像デジタル信号への変換処理が終了しているコラムADC12の最上位ビットを、レジスタ17へ画像デジタル信号を転送する。なお、本発明の実施の形態5に係る固体撮像装置10は、論理回路20,21を設けない構成以外、実施の形態1に係る固体撮像装置10の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態1でも述べたように、変換した画像デジタル信号は、コラムADC12のラッチ回路123からレジスタ17へ転送されるが、説明を簡単にするため、以下では、コラムADC12からレジスタ17へ転送されるものと説明する。図20は、本発明の実施の形態5に係る固体撮像装置10の動作を説明するためのタイミングチャートである。図20に示すタイミングチャートは、転送信号TRF<0>~転送信号TRF<11>のそれぞれの信号波形を図示してある。なお、行選択信号SL、リセット制御信号RX、転送制御信号TX、コラムADC12の状態、およびクロック信号HSCANのそれぞれの信号波形は、図13に示した信号波形と同じであるため、図示および説明を繰り返さない。図20に示すように、転送信号TRF<0>~転送信号TRF<11>は、ビット毎にHレベルの期間をずらしてある。そのため、固体撮像装置10は、転送信号TRF<0>がHレベルの期間に、画像デジタル信号への変換処理が終了しているグループのみ、画像デジタル信号をコラムADC12からレジスタ17へ転送することができる。なお、1行分のコラムADC12は、転送信号TRF<0>~転送信号TRF<11>がHレベルの期間内に、画像デジタル信号への変換処理を終了させるものとする。以上のように、本発明の実施の形態5に係る固体撮像装置10は、変換した画像デジタル信号をコラムADC12からレジスタ17へ転送する処理を開始する転送信号TRFをビット毎にずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムADC12からレジスタ17に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムADC12や画素アレイ11への回り込み雑音を軽減することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"