"互いに対向する1対の端面と、前記1対の端面をつなぐ4つの側面と、を有する直方体状のセラミック素体と、前記セラミック素体に対してオーミック性を有する材料を主成分として含み、前記セラミック素体の前記1対の端面に形成されている第1の外部電極と、前記セラミック素体に対してオーミック性を有しない材料を主成分として含み、前記第1の外部電極の表面と、前記セラミック素体の側面の一部と、を覆うように形成されている第2の外部電極と、を備え、前記セラミック素体は、前記1対の端面とそれぞれ接する2つの外側領域と、前記2つの外側領域に挟まれている内側領域と、を有し、前記外側領域の抵抗率が前記内側領域の抵抗率よりも高いことを特徴とするチップPTCサーミスタ。前記外側領域の表面は前記第1の外部電極と前記第2の外部電極に覆われていることを特徴とする請求項1に記載のチップPTCサーミスタ。前記第1の外部電極は、前記セラミック素体の外側領域上のみに形成されていることを特徴とする請求項1または2に記載のチップPTCサーミスタ。前記セラミック素体はBaTiO3系セラミックであることを特徴とする請求項1~3のいずれか1項に記載のチップPTCサーミスタ。このチップPTCサーミスタを基板に実装する際には、まずフラックスを含有したクリームはんだを基板上のランドに印刷し、次にチップPTCサーミスタをランドに搭載し、加熱をすることによってクリームはんだを溶融させて接合する。このとき、フラックスを含有したクリームはんだがセラミック素体に付着することがある。フラックスがセラミック素体に付着した状態で加熱されると、フラックスによってセラミック素体が還元され、チップPTCサーミスタの温度-抵抗特性が全体的に低下してしまう。その結果、温度が上昇したとしても、チップPTCサーミスタが規定した抵抗値になっていないため、過熱検知が正確に行われないという不具合が生じていた。なお、この不具合は、上記で説明したようなリフローはんだ法のみならず、フローはんだ法でも同様に発生する。そこで本発明は、フラックスが付着しても抵抗値が減少しにくく、所望の特性が得られるチップPTCサーミスタを提供することを目的とする。本発明に係るチップPTCサーミスタは、互いに対向する1対の端面と、1対の端面をつなぐ4つの側面と、を有する直方体状のセラミック素体と、セラミック素体に対してオーミック性を有する材料を主成分として含み、セラミック素体の1対の端面に形成されている第1の外部電極と、セラミック素体に対してオーミック性を有しない材料を主成分として含み、第1の外部電極の表面と、セラミック素体の側面の一部と、を覆うように形成されている第2の外部電極と、を備え、セラミック素体は、1対の端面とそれぞれ接する2つの外側領域と、2つの外側領域に挟まれている内側領域と、を有し、外側領域の抵抗率が内側領域の抵抗率よりも高いことを特徴とする。また、本発明に係るチップPTCサーミスタでは、外側領域の表面は第1の外部電極と第2の外部電極に覆われていることが好ましい。また、本発明に係るチップPTCサーミスタでは、第1の外部電極は、セラミック素体の外側領域上のみに形成されていることが好ましい。また、本発明に係るチップPTCサーミスタでは、セラミック素体はBaTiO3系セラミックであることが好ましい。本発明では、抵抗率の高い外側領域の少なくとも一部は第1の外部電極と第2の外部電極に覆われている。そして、セラミック素体の表面には抵抗率の低い内側領域が存在している。そのため、フラックスが付着したとしても抵抗率の減少が小さく、チップPTCサーミスタ全体として抵抗率が減少しにくくなる効果を有する。以下において、本発明を実施するための形態について説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係るチップPTCサーミスタを示す概略的な断面図である。チップPTCサーミスタ1は、セラミック素体2と、第1の外部電極13、14と、第2の外部電極15、16と、を備えている。セラミック素体2は、互いに対向する1対の端面5、6と、1対の端面5、6をつなぐ側面3、4と、を有し、直方体状である。セラミック素体2の各面の境界部分には、カケ等の不良の防止のため、曲面いわゆるR形状が付与されていてもよい。この曲面は、バレル研磨等で形成することが可能である。セラミック素体2はPTC特性を有しており、このような材質の例としては、BaTiO3系セラミックが挙げられる。BaTiO3系セラミックは、セラミックの主成分としてBaTiO3を含むものであり、Baの一部がSr、Ca、Pb等で置換されていてもよい。第1の外部電極13、14は、セラミック素体2の端面5、6に形成されている。そして、第1の外部電極13、14は、セラミック素体2に対してオーミック性を有する材料を主成分として含んでいる。セラミック素体2がBaTiO3系セラミックである場合に、セラミック素体2に対してオーミック性を有する材料としては、Cr、NiCr、Ti等の卑金属が挙げられる。第2の外部電極15、16は、第1の外部電極13、14の表面と、セラミック素体2の側面3、4の一部と、を覆うように形成されている。そして、第2の外部電極15、16は、セラミック素体2に対してオーミック性を有さない材料を主成分として含んでいる。セラミック素体2がBaTiO3系セラミックである場合に、セラミック素体2に対してオーミック性を有さない材料としては、Ag、AgPd等の貴金属が挙げられる。なお、第1の外部電極13、14及び第2の外部電極15、16はそれぞれ1層ずつ設けられることに限定されるものではなく、それぞれの外部電極が複数層形成されていてもよい。また、第1の外部電極13、14が例えば複数層で形成される場合、少なくともセラミック素体2と第1の外部電極13、14が接触する部分の層がオーミック性を有していればよい。そのため、第1の外部電極13、14と第2の外部電極15、16が接触する部分の層はオーミック性を有していなくてもよい。なお、図示していないが、第2の外部電極15、16の表面には、NiやSnからなるめっき膜が形成されていてもよい。このめっき膜の存在により、基板への実装の際に、基板との接続性がより良好になる。本発明では、セラミック素体2は、端面5、6とそれぞれ接する2つの外側領域2b、2cと、2つの外側領域2b、2cに挟まれている内側領域2aと、を有している。本実施形態では、外側領域2b、2cと内側領域2aの境界部分は、端面5、6と平行に形成されている。また、外側領域2b、2cの抵抗率は内側領域2aの抵抗率よりも高くなるように設定されている。本実施形態では、外側領域2b、2cの表面は、第1の外部電極13、14と第2の外部電極15、16に覆われている。また、外側領域2b、2cに比べて抵抗率の低い内側領域2aの表面が露出している。そのため、フラックスがセラミック素体2に付着する場合でも、フラックスが抵抗率の低下幅の大きい外側領域2b、2cに付着することはなく、抵抗率の低下幅の小さい内側領域2aに付着することになる。そのため、セラミック素体2全体の抵抗率の低下を抑えることが可能である。第1の外部電極13、14は、セラミック素体2の外側領域2b、2c上のみに形成されていることが好ましい。この場合には、第1の外部電極13、14が内側領域2aにも形成されている場合に比べて、抵抗率が低下するおそれが少なくなる。具体的には、チップPTCサーミスタ1に流れる電流が、例えば第1の外部電極13から抵抗率の低い内側領域2aを経て第1の外部電極14に流れ、外側領域2b、2cに流れなくなる可能性を低減することができる。また、セラミック素体2がBaTiO3系セラミックである場合には、フラックスがセラミック素体2に付着すると特に抵抗が低下する。そのため、本発明の効果が顕著である。次に、本願発明のチップPTCサーミスタ1の製造工程を説明する。まず、セラミック原料としてBaCO3、TiO2、及びEr2O3等の半導体化剤を所定量秤量し、それぞれの秤量物を部分安定化ジルコニア等の粉砕媒体以下、PSZボールというと共にボールミルに投入して十分に湿式混合粉砕し、その後、所定温度例えば、1000~1200°Cで仮焼成する。そしてこの仮焼粉に有機バインダ等を混合して、PSZボールと共に一定時間混合して、造粒し、乾燥して、セラミック原料を得る。このとき、外側領域に対応する高抵抗率のセラミック原料と内側領域に対応する低抵抗率のセラミック原料の2種類をあらかじめ用意しておく。次に、得られた2種類のセラミック原料を用いて、未焼成のマザー基板を作製する。この時、プレス成形の場合には、上述のセラミック原料を、高抵抗率原料、低抵抗率原料、高抵抗率原料の順番で金型に注入して、プレス成形を行う。なお、未焼成のマザー基板はシート成形により作製してもよい。次に、未焼成のマザー基板に脱バインダ処理を行い、その後に、大気中雰囲気で所定の温度1200~1400°Cで焼成してマザー基板を得る。次に、マザー基板にスパッタリング、蒸着等の薄膜形成法で第1の外部電極13、14を形成する。続いて、マザー基板を個々のチップPTCサーミスタの形状となるようにカットする。そして、第1の外部電極13、14が形成されたセラミック素体2を、玉石及び研磨粉等を添加して所定の時間研磨する。これによりセラミック素体2の各面の境界部分に曲面を形成する。次に、第1の外部電極13、14が形成されたセラミック素体の所定の部分に、第2の外部電極15、16を形成する。第2の外部電極15、16の形成方法としては、電極材料を含むペーストを塗布する方法や、電極材料を含む溶液に浸漬する方法が挙げられる。そして、550~700°Cの熱処理を行って焼き付ける。[第2の実施形態]図2は、本発明の第2の実施形態に係るチップPTCサーミスタを示す概略的な断面図である。第1の実施形態と共通する部分については記載を省略する。図2のチップPTCサーミスタ1aでは、外側領域2b、2cの表面の一部が露出している。この場合でも、外側領域2b、2cの表面の残りの部分は第1の外部電極13、14と第2の外部電極15、16とで覆われている。そのため、フラックスは内側領域2aに付着しやすく、外側領域2b、2cには付着しにくい。従って、セラミック素体2全体の抵抗率の低下を抑えることが可能である。[実験例]次に、第1の実施形態に基づいて作製するチップPTCサーミスタの実験例について説明する。まず、出発原料として、BaCO3,PbO,SrCO3、CaCO3、TiO2、半導体化剤としてのEr2O3、特性改善剤としてのMn2O3、焼結助剤としてのSiO2を用意する。そして、以下の式に示される低抵抗率と高抵抗率の2種類の配合比になるように秤量する。低抵抗率:Ba,Pb,Sr,Ca00096Er00004TiO30.0005MnO20.02SiO2高抵抗率:Ba,Pb,Sr,Ca00095Er00005TiO30.0010MnO20.02SiO2次に、それぞれの秤量された出発原料に純水を加え、PSZボールとともにボールミルにより混合粉砕し、乾燥後、1150°Cで2時間仮焼し、再度、PSZボールとともにボールミルにより粉砕して仮焼粉を得る。次に、得られた仮焼粉に、アクリル酸系の有機バインダ、分散剤、水を加えて、PSZボールと共に15時間混合して、造粒し、乾燥して、高抵抗率と低抵抗率の2種類のセラミック原料を得る。続いて、得られた2種類のセラミック原料を高抵抗率原料、低抵抗率原料、高抵抗率原料の順で3層構造となるように金型に注入して、プレス成形により、成形密度が3.4g/cm3になるように未焼成のマザー基板を作製する。そして、脱バインダ後、徐々に温度を上昇させて最高温度1360°Cで焼成して、マザー基板を得る。続いて、得られたマザー基板をラップ研磨した後、Cr膜をスパッタリングにより形成し、CuNi膜、Agを順次スパッタリングにより形成し、第1の外部電極を形成する。続いて、これらを、L寸0.95mm×W寸0.48mm×H寸0.48mmのチップ型のサーミスタ素子のサイズにダイサーでカットして、第1の外部電極が形成されたセラミック素体を得る。さらに、直径3mmの玉石と、アルミナ粉と、水を用意し、バレル装置により研磨を行い、各面の境界部分を削り落とす。次に、第1の外部電極が形成されたセラミック素体を、Agを主成分とした導電性ペースト浴に浸漬し、引き上げた後、600°Cで30分間の焼き付け処理を行い第2の外部電極を形成する。最後に、第2の外部電極の表面に、電解めっきにより、NiめっきとSnめっきとを順次めっき成膜し、これによりL寸1.0mm×W寸0.5mm×H寸0.5mmのチップPTCサーミスタを得る。上記のようにして得られるチップPTCサーミスタは、全体としての抵抗が10kΩである。このうち、外側領域の抵抗が4.5kΩであり、内側領域の抵抗が1kΩである。そして、セラミック素体の表面が露出している部分には内側領域が形成されている。この場合、フラックスが内側領域に付着して、内側領域で抵抗が半分になったとしても、チップPTCサーミスタの抵抗値は9.5kΩとなるため、抵抗低下の効果を抑えることが可能である。なお、本発明は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲において種々の変形が可能である。"