炭化珪素からなる基板と、前記基板上に形成され、{0001}面に対するオフ角が50°以上65°以下である表面を有し、導電型が第1導電型である炭化珪素からなる半導体層と、前記半導体層の前記表面上に接触して形成された絶縁膜とを備え、前記半導体層は、前記絶縁膜と接触する領域を含むように形成され、導電型が前記第1導電型とは異なる第2導電型であるボディ領域を含み、前記ボディ領域における不純物密度は5×1016cm-3以上であり、前記ボディ領域と前記基板とに挟まれた前記半導体層の領域には、前記半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が前記第2導電型である領域が複数並ぶように形成されている、半導体装置。前記表面のオフ方位と<01-10>方向とのなす角は5°以下となっている、請求項1に記載の半導体装置。前記表面の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下である、請求項2に記載の半導体装置。前記表面のオフ方位と<-2110>方向とのなす角は5°以下となっている、請求項1に記載の半導体装置。前記表面は、炭化珪素のカーボン面側の面である、請求項1~4のいずれか1項に記載の半導体装置。前記ボディ領域における不純物密度は1×1020cm-3以下である、請求項1~5のいずれか1項に記載の半導体装置。ノーマリーオフ型となっている、請求項1~6のいずれか1項に記載の半導体装置。前記絶縁膜の厚みは25nm以上70nm以下である、請求項1~7のいずれか1項に記載の半導体装置。前記第1導電型はn型であり、前記第2導電型はp型である、請求項1~8のいずれか1項に記載の半導体装置。前記ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下である、請求項9に記載の半導体装置。ここで、たとえばNチャネルのMOSFETやIGBTなどの半導体装置においては、導電型がp型であるp型ボディ領域が形成され、当該p型ボディ領域内にチャンネル層が形成される。そして、p型ボディ領域におけるp型不純物たとえばB硼素、Alアルミニウムなどの密度ドーピング密度を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、Pチャネルの半導体装置においては、上記Nチャネルの場合とは逆にn型ボディ領域におけるn型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばp型ボディ領域のドーピング密度は、たとえば1×1016cm-3~4×1016cm-3程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することである。本発明に従った半導体装置は、炭化珪素からなる基板と、基板上に形成され、{0001}面に対するオフ角が50°以上65°以下である表面を有し、導電型が第1導電型である炭化珪素からなる半導体層と、半導体層の上記表面上に接触して形成された絶縁膜とを備えている。半導体層は、絶縁膜と接触する領域を含むように形成され、導電型が第1導電型とは異なる第2導電型であるボディ領域を含んでいる。ボディ領域における不純物密度は5×1016cm-3以上である。そして、ボディ領域と基板とに挟まれた半導体層の領域には、半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が第2導電型である領域が複数並ぶように形成されている。本発明者は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高める方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素からなる半導体層に形成された{0001}面に対するオフ角が8°以下程度の表面近傍がチャネル層として利用される。このような半導体装置においては、上述のように十分なチャネル移動度を確保しつつ閾値電圧を自由に設定することは困難である。しかし、本発明者の検討によれば、{0001}面に対するオフ角が所定の範囲となる表面の近傍にチャネル層が形成される構造を採用した場合、ボディ領域のドーピング密度上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。より具体的には、炭化珪素からなる半導体層の{0001}面に対するオフ角が50°以上65°以下である表面を含むようにボディ領域を形成し、当該表面を含む領域にチャネル層が形成される構造を採用した場合、ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。本発明の半導体装置においては、{0001}面に対するオフ角が50°以上65°以下である表面を有する炭化珪素からなる半導体層の当該表面上に接触するように絶縁膜を形成するとともに、この絶縁膜と接触する領域を含むようにボディ領域が形成される。つまり、本発明の半導体装置においては、{0001}面に対するオフ角が50°以上65°以下である表面を含むようにボディ領域が形成されることにより、当該表面を含む領域にチャネル層が形成される。そのため、不純物密度が5×1016cm-3以上という高いドーピング密度のボディ領域を形成し、閾値電圧をプラス側にシフトさせた場合でも、チャネル移動度の低下が抑制される。その結果、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。なお、上述の不純物は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。さらに、本発明の半導体装置においては、ボディ領域と基板とに挟まれた半導体層の領域に、半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が第2導電型である領域が複数並ぶように形成されている。すなわち、本発明の半導体装置の半導体層には、超接合SuperJunction構造が形成されている。その結果、本発明の半導体装置は、所望の耐圧を維持しつつ、オン抵抗を低減可能な半導体装置となっている。上記半導体装置においては、上記半導体層の表面のオフ方位と<01-10>方向とのなす角は5°以下となっていてもよい。<01-10>方向は、炭化珪素基板における代表的なオフ方位である。たとえばプレーナ型のMOSFETを製造する場合、オフ方位が<01-10>方向に近い主面を有する炭化珪素基板上に、半導体層をエピタキシャル成長により形成することで、上記半導体層の表面のオフ方位が<01-10>方向に近いものとなる。上記半導体装置においては、上記半導体層の表面の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下であってもよい。これにより、チャネル移動度を一層向上させることができる。ここで、面方位03-38に対するオフ角を-3°以上5°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。また、<01-10>方向における03-38面に対するオフ角とは、<01-10>方向および<0001>方向を含む平面への上記半導体層の表面の法線の正射影と、03-38面の法線とのなす角度であり、その符号は、上記正射影が<01-10>方向に対して平行に近づく場合が正であり、上記正射影が<0001>方向に対して平行に近づく場合が負である。なお、上記半導体層の表面の面方位は、実質的に03-38であることがより好ましく、上記半導体層の表面の面方位は03-38であることがさらに好ましい。ここで、表面の面方位が実質的に03-38であるとは、加工精度などを考慮して実質的に面方位が03-38とみなせるオフ角の範囲に表面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば03-38に対してオフ角が±2°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。上記半導体装置においては、上記半導体層の表面のオフ方位と<-2110>方向とのなす角は5°以下となっていてもよい。<-2110>方向は、上記<01-10>方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、たとえばプレーナ型のMOSFETを製造する場合、オフ方位が<-2110>方向に近い主面を有する炭化珪素基板上に、半導体層をエピタキシャル成長により形成することで、上記半導体層の表面のオフ方位が<-2110>方向に近いものとなる。上記半導体装置においては、上記半導体層の表面は、炭化珪素のカーボン面側の面であってもよい。このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の0001面はシリコン面、000-1面はカーボン面と定義される。つまり、上記半導体層の表面のオフ方位と<01-10>方向とのなす角が5°以下である構成を採用する場合、上記半導体層の表面を0-33-8面に近いものとすることにより、チャネル移動度をさらに向上させることができる。上記半導体装置においては、上記ボディ領域における不純物密度は1×1020cm-3以下であってもよい。ボディ領域における不純物密度を1×1020cm-3以下としても、閾値電圧は十分な自由度をもって設定することができる。また、1×1020cm-3を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。上記半導体装置においては、上記絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極は第2導電型のポリシリコンからなっていてもよい。すなわち、第2導電型がp型である場合、ゲート電極はp型ポリシリコンからなるものとし、第2導電型がn型である場合、ゲート電極はn型ポリシリコンからなるものとすることができる。p型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、n型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、ゲート電極の仕事関数により半導体装置の閾値電圧を制御し、半導体装置をノーマリーオフ型とすることが容易となる。上記半導体装置においては、絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極はn型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。上記半導体装置においては、上記絶縁膜の厚みは25nm以上70nm以下であってもよい。上記絶縁膜の厚みが25nm未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記絶縁膜の厚みが70nmを超える場合、当該絶縁膜をゲート絶縁膜として使用する場合のゲート電圧の絶対値を大きくする必要が生じる。そのため、上記絶縁膜の厚みを25nm以上70nm以下とすることにより、上記問題点を容易に解消することができる。上記半導体装置においては、上記第1導電型はn型であり、第2導電型はp型であってもよい。すなわち、上記半導体装置は、Nチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。上記半導体装置においては、ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下であってもよい。このようにすることにより、通常の動作温度において0~5V程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。上記半導体装置においては、ボディ領域において絶縁膜に接する領域に弱反転層が形成される閾値電圧は、室温以上100°C以下の温度範囲において2V以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には27°Cである。上記半導体装置においては、上記閾値電圧が100°Cにおいて3V以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧が200°Cにおいて1V以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧の温度依存性は-10mV/°C以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。上記半導体装置においては、室温における電子のチャネル移動度が30cm2/Vs以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。上記半導体装置においては、100°Cにおける電子のチャネル移動度が50cm2/Vs以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、150°Cにおける電子のチャネル移動度が40cm2/Vs以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。上記半導体装置においては、半導体層と絶縁膜との界面におけるバリアハイトは2.2eV以上2.6eV以下であってもよい。バリアハイトを大きくすることにより、ゲート絶縁膜として機能する上記絶縁膜中を流れるリーク電流トンネル電流を抑制することができる。しかし、上記エピタキシャル成長層が炭化珪素からなる場合、単に絶縁膜との間のバリアハイトが大きい結晶面を絶縁膜と接触する面に採用すると、チャネル移動度が低下するという問題が生じる。これに対し、バリアハイトが2.2eV以上2.6eVとなる結晶面を絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、{0001}面に対するオフ角が50°以上65°以下である表面を有する半導体層を採用することにより、容易に達成することができる。なお、バリアハイトとは、半導体層の伝導帯と絶縁膜の伝導帯との間のバンドギャップの大きさをいう。上記半導体装置においては、オン状態において、ボディ領域に形成されるチャンネル層における抵抗値であるチャネル抵抗は、チャンネル層以外の半導体層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、{0001}面に対するオフ角が50°以上65°以下である表面を有する半導体層を採用することにより、容易に達成することができる。上記半導体装置は、DiMOSFETDoubleImplantedMOSFETであってもよいし、トレンチMOSFETであってもよい。本発明の半導体装置は、種々の構造を有する半導体装置に適用することができる。以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を<>、個別面を、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、-バーを数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。実施の形態1まず、本発明の一実施の形態である実施の形態1について説明する。図1を参照して、本実施の形態における半導体装置DiMOSFETであるMOSFET1は、導電型がn型第1導電型である炭化珪素基板11と、炭化珪素からなり導電型がn型の半導体層であるドリフト層12と、導電型がp型第2導電型のp型領域13と、導電型がp型の一対のp型ボディ領域14と、導電型がn型のn領域15と、導電型がp型のp領域16とを備えている。ドリフト層12は、炭化珪素基板11の一方の主面11A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層12に含まれるn型不純物は、たとえばN窒素であり、炭化珪素基板11に含まれるn型不純物よりも低い濃度密度で含まれている。ドリフト層12は、炭化珪素基板11の一方の主面11A上に形成されたエピタキシャル成長層である。一対のp型ボディ領域14は、ドリフト層12において、炭化珪素基板11側の主面とは反対側の主面12Aを含むように互いに分離して形成され、p型不純物導電型がp型である不純物を含むことにより、導電型がp型となっている。p型ボディ領域14に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。主面12Aの{0001}面に対するオフ角は50°以上65°以下となっている。p型ボディ領域14における不純物密度は5×1016cm-3以上となっている。n領域15は、上記主面12Aを含み、かつp型ボディ領域14に取り囲まれるように、一対のp型ボディ領域14のそれぞれの内部に形成されている。n領域15は、n型不純物、たとえばPなどをドリフト層12に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域16は、上記主面12Aを含み、かつp型ボディ領域14に取り囲まれるとともに、n領域15に隣接するように一対のp型ボディ領域14のそれぞれの内部に形成されている。p領域16は、p型不純物、たとえばAlなどをp型ボディ領域14に含まれるp型不純物よりも高い濃度密度で含んでいる。p型領域13は、p型ボディ領域14と炭化珪素基板11とに挟まれたドリフト層12の領域に、ドリフト層12の厚み方向に垂直な方向炭化珪素基板11の主面11Aに沿った方向において互いに分離するように複数並べて配置されている。より具体的には、本実施の形態におけるMOSFET1のp型領域13は以下のような特徴を有している。なお、本発明の半導体装置の構造は以下の態様に限定されるものではない。p型領域13は、1のp型ボディ領域14に対して1のp型領域13が対応するように形成されている。また、隣接するp型ボディ領域14同士の距離は、それぞれのp型ボディ領域14に対応して配置されるp型領域13同士の距離よりも小さくなっている。さらに、p型領域13は、p型ボディ領域14に接触するように形成されている。一方、p型領域13と炭化珪素基板11との間には間隔が形成されている。また、p型領域13は、柱状の形状、より具体的には直方体状の形状を有している。さらに、図1を参照して、MOSFET1は、ゲート絶縁膜としてのゲート酸化膜21と、ゲート電極23と、一対のソースコンタクト電極22と、層間絶縁膜24と、ソース配線25と、ドレイン電極26と、パッシベーション保護膜27とを備えている。ゲート酸化膜21は、主面12Aに接触し、一方のn領域15の上部表面から他方のn領域15の上部表面にまで延在するように半導体層としてのドリフト層12の主面12A上に形成され、たとえば二酸化珪素SiO2、Al2O3などの誘電体からなっている。ゲート電極23は、一方のn領域15上から他方のn領域15上にまで延在するように、ゲート酸化膜21に接触して配置されている。また、ゲート電極23は、不純物が添加されたポリシリコン、Al、W、Moなどの導電体からなっている。ソースコンタクト電極22は、一対のn領域15上のそれぞれから、ゲート酸化膜21から離れる向きに延在してp領域16上にまで達するとともに、主面12Aに接触して配置されている。また、ソースコンタクト電極22は、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドや、TixAlySizチタンアルミシリサイドなど、n領域15およびp領域16とオーミックコンタクト可能な材料からなっている。層間絶縁膜24は、ドリフト層12の主面12A上においてゲート電極23を取り囲み、かつ一方のp型ボディ領域14上から他方のp型ボディ領域14上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2、窒化珪素SiNなどからなっている。ソース配線25は、ドリフト層12の主面12A上において、層間絶縁膜24を取り囲み、かつソースコンタクト電極22の上部表面上にまで延在している。また、ソース配線25は、Alなどの導電体からなり、ソースコンタクト電極22を介してn領域15と電気的に接続されている。ドレイン電極26は、炭化珪素基板11においてドリフト層12が形成される側とは反対側の主面11Bに接触して形成されている。このドレイン電極26は、たとえばNixSiyなど、炭化珪素基板11とオーミックコンタクト可能な材料からなっており、炭化珪素基板11と電気的に接続されている。パッシベーション保護膜27は、ソース配線25上にソース配線25を覆うように形成されている。このパッシベーション保護膜27は、たとえば二酸化珪素、窒化珪素SiNなどの絶縁体からなっている。すなわち、本実施の形態におけるDiMOSFETであるMOSFET1は、炭化珪素基板11と、炭化珪素基板11上に形成され、{0001}面に対するオフ角が50°以上65°以下である表面主面12Aを有し、導電型が第1導電型n型である炭化珪素からなる半導体層としてのドリフト層12と、ドリフト層12の主面12A上に接触して形成された絶縁膜としてのゲート酸化膜21とを備えている。ドリフト層12は、ゲート酸化膜21と接触する領域14Aを含むように形成され、導電型が第2導電型p型であるp型ボディ領域14を含んでいる。p型ボディ領域14における不純物密度は5×1016cm-3以上となっている。そして、p型ボディ領域14と炭化珪素基板11とに挟まれたドリフト層12の領域には、ドリフト層12の厚み方向に垂直な方向において互いに分離して配置された導電型が第2導電型p型であるp型領域13が複数並ぶように形成されている。次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極23の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極26に電圧が印加されても、ゲート酸化膜21の直下に位置するp型ボディ領域14とドリフト層12との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極23に閾値電圧以上の電圧を印加すると、p型ボディ領域14のゲート酸化膜21と接触する付近であるチャンネル層において、反転層が形成される。その結果、n領域15とドリフト層12とが電気的に接続され、ソース配線25とドレイン電極26との間に電流が流れる。ここで、MOSFET1においては、ドリフト層12において炭化珪素基板11とは反対側の主面12Aの{0001}面に対するオフ角は50°以上65°以下となっている。そのため、p型ボディ領域14においてゲート酸化膜21と接触する領域14Aの{0001}面に対するオフ角は50°以上65°以下となっており、この領域14Aの近傍にチャネル層が形成される。そのため、p型不純物密度が5×1016cm-3以上という高いドーピング密度のp型ボディ領域14を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャンネル層におけるキャリア電子の移動度チャネル移動度の低下が抑制される。その結果、MOSFET1は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なMOSFETとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、p型ボディ領域14におけるp型不純物密度は、1×1017cm-3以上であってもよく、さらに5×1017cm-3以上とすることもできる。さらに、MOSFET1においては、p型領域13が、p型ボディ領域14と炭化珪素基板11とに挟まれたドリフト層12の領域に、ドリフト層12の厚み方向に垂直な方向において互いに分離するように並べて配置されている。すなわち、MOSFET1のドリフト層12には、炭化珪素基板11の主面11Aに沿った方向においてpn接合が繰り返して配置される超接合構造が形成されている。このpn接合により形成される空乏層のはたらきによって、MOSFET1は高い耐圧を有している。一方、ドリフト層12においてp型領域13が形成されていない領域が電流の流路となるため、オン抵抗が低減されている。その結果、MOSFET1は、高い耐圧を確保しながら低損失化を図ることが可能な半導体装置となっている。また、ドリフト層12の主面12Aのオフ方位と<01-10>方向とのなす角は5°以下となっていることが好ましい。これにより、代表的なオフ方位である<01-10>方向のオフ方位を有する炭化珪素基板11を用いてMOSFET1を容易に製造することができる。さらに、主面12Aの、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下であることが好ましく、主面12Aは実質的に03-38面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。一方、上記MOSFET1においては、主面12Aのオフ方位と<-2110>方向とのなす角は5°以下となっていてもよい。これにより、代表的なオフ方位である<-2110>方向のオフ方位を有する炭化珪素基板11を用いてMOSFET1を容易に製造することができる。さらに、主面12Aは、炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。また、p型ボディ領域14におけるp型不純物密度は1×1020cm-3以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。さらに、MOSFET1は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にp型ボディ領域14のドーピング密度を高くした場合でも、上記MOSFET1によれば、チャネル移動度の低下を十分に抑制することができる。また、MOSFET1においては、ゲート電極23はp型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、MOSFET1をノーマリーオフ型とすることも容易となる。さらに、MOSFET1においては、ゲート電極23はn型ポリシリコンからなっていてもよい。このようにすることにより、MOSFET1のスイッチング速度を向上させることができる。また、MOSFET1においては、p型ボディ領域14におけるp型不純物密度は8×1016cm-3以上3×1018cm-3以下であってもよい。このようにすることにより、通常の動作温度において0~5V程度の閾値電圧を得ることが可能となる。その結果、MOSFET1を、珪素を材料として採用したMOSFETと置き換えて使用することが容易になるとともに、MOSFET1を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。さらに、MOSFET1においては、ゲート酸化膜21の厚みは25nm以上70nm以下であってもよい。ゲート酸化膜21の厚みが25nm未満では、動作中に絶縁破壊が発生するおそれがある一方、70nmを超えるとゲート電圧を大きくする必要が生じる。そのため、ゲート酸化膜21の厚みは25nm以上70nm以下とすることが好ましい。また、MOSFET1においては、閾値電圧は、室温以上100°C以下の温度範囲において2V以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。さらに、MOSFET1においては、閾値電圧が100°Cにおいて3V以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。また、MOSFET1においては、閾値電圧が200°Cにおいて1V以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。さらに、MOSFET1においては、閾値電圧の温度依存性は-10mV/°C以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。さらに、MOSFET1においては、室温における電子のチャネル移動度が30cm2/Vs以上であることが好ましい。これにより、MOSFET1のオン抵抗を十分に抑制することが容易となる。また、MOSFET1においては、100°Cにおける電子のチャネル移動度が50cm2/Vs以上であってもよい。これにより、動作温度が高温である場合でも、MOSFET1のオン抵抗を十分に抑制することが可能となる。さらに、MOSFET1においては、150°Cにおける電子のチャネル移動度が40cm2/Vs以上であってもよい。これにより、動作温度がより高温である場合でも、MOSFET1のオン抵抗を十分に抑制することが可能となる。また、MOSFET1においては、電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上であってもよい。これにより、安定してMOSFET1のオン抵抗を抑制することが可能となる。さらに、MOSFET1においては、ドリフト層12とゲート酸化膜21との界面におけるバリアハイトは2.2eV以上2.6eV以下であってもよい。これにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。また、MOSFET1においては、オン状態において、p型ボディ領域14に形成されるチャンネル層における抵抗値であるチャネル抵抗は、p型ボディ領域14以外のドリフト層12における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、MOSFET1のオン抵抗を低減することができる。次に、実施の形態1におけるMOSFET1の製造方法の一例について、図2~図11を参照して説明する。図2を参照して、本実施の形態におけるMOSFET1の製造方法では、まず工程S10として基板準備工程が実施される。この工程S10では、図3を参照して、{0001}面に対するオフ角が50°以上65°以下である主面11Aを有する炭化珪素基板11が準備される。次に、工程S20としてエピタキシャル成長工程が実施される。この工程S20では、図3を参照して、エピタキシャル成長により炭化珪素基板11の一方の主面11A上に炭化珪素からなるドリフト層12が形成される。次に、工程S30としてp型領域形成工程が実施される。この工程S30では、図3および図4を参照して、p型領域13を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層12に注入されることにより、p型領域13が形成される。Alイオンは、たとえば1×1016cm-3程度の濃度密度となるように注入される。ここで、ドリフト層12の厚みは、必要な耐圧に応じて決定する必要がある。そのため、ドリフト層12の厚みを大きくする目的で、上記工程S20およびS30を繰り返して実施してもよい。すなわち図5および図6を参照して、p型領域13が形成されたドリフト層12上に、さらにエピタキシャル成長によりドリフト層12を形成した後、イオン注入によりp型領域13を形成することにより、ドリフト層12およびp型領域13の厚みを大きくすることができる。次に、工程S40としてp型ボディ領域形成工程が実施される。この工程S40では、図7を参照して、たとえばAlイオンがドリフト層12に注入されることにより、p型ボディ領域14が形成される。次に、工程S50としてn領域形成工程が実施される。この工程S50では、図7を参照して、たとえばPリンイオンがp型ボディ領域14に注入されることにより、p型ボディ領域14内にn領域15が形成される。さらに、工程S60としてp領域形成工程が実施される。この工程S60では、図7を参照して、たとえばAlイオンがp型ボディ領域14に注入されることにより、p型ボディ領域14内にp領域16が形成される。上記p型領域13、p型ボディ領域14、n領域15およびp領域16を形成するためのイオン注入は、たとえばドリフト層12の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S70として活性化アニール工程が実施される。この工程S70では、たとえばアルゴンなどの不活性ガス雰囲気中において1700~1800°C程度に加熱し、5~30分間保持する熱処理が実施される。これにより、上記工程S30~S60において注入された不純物イオンが活性化する。次に、工程S80としてゲート酸化膜形成工程が実施される。この工程S80では、図7および図8を参照して、たとえば酸素雰囲気中において1100°C~1300°Cに加熱して60分間程度保持する熱処理が実施されることにより、酸化膜ゲート酸化膜21が形成される。この工程S80の後に、NOアニール工程が実施されてもよい。この工程では、雰囲気ガスとして一酸化窒素NOガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば1100°C以上1300°C以下の温度で60分間程度保持する条件を採用することができる。このような熱処理により、酸化膜21とドリフト層12との界面領域に窒素原子が導入される。これにより、酸化膜21とドリフト層12との界面領域における界面準位の形成が抑制され、最終的に得られるMOSFET1のチャネル移動度を向上させることができる。なお、ここでは雰囲気ガスとしてNOガスを使用するプロセスが採用される場合について説明したが、酸化膜21とドリフト層12との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。次に、Arアニール工程が実施されてもよい。この工程では、雰囲気ガスとしてアルゴンArガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記NOアニール工程における加熱温度以上で、酸化膜21の融点未満の温度具体的には1100°C~1300°C程度の温度で60分間程度保持する条件を採用することができる。このような熱処理により、酸化膜21とドリフト層12との界面領域における界面準位の形成がさらに抑制され、最終的に得られるMOSFET1のチャネル移動度を向上させることができる。なお、ここでは雰囲気ガスとしてArガスを使用するプロセスが採用される場合について説明したが、Arガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。次に、工程S90としてゲート電極形成工程が実施される。図8および図9を参照して、この工程S90では、たとえばLPCVDLowPressureChemicalVaporDeposition法によりポリシリコン膜導電体膜が形成された後、フォトリソグラフィによりマスクが形成され、さらにRIEReactiveIonEtchingなどのエッチングにより当該ポリシリコン膜が加工されることにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極23が形成される。次に、工程S100として層間絶縁膜形成工程が実施される。この工程S100では、図9を参照して、たとえばPPlasma-CVD法により、絶縁体であるSiO2からなる層間絶縁膜24が、主面12A上においてゲート電極23を取り囲むように形成される。層間絶縁膜24の厚みは、たとえば1μm程度とすることができる。次に、図10を参照して、フォトリソグラフィおよびエッチングにより、後述の工程S110においてソースコンタクト電極22が形成されるべき領域の層間絶縁膜24と酸化膜21が除去される。これにより、層間絶縁膜24が所望の形状に成形される。次に、工程S110としてオーミックコンタクト電極形成工程が実施される。この工程S110では、図10を参照して、たとえば蒸着法により形成されたニッケルNi膜が加熱されてシリサイド化されることにより、ソースコンタクト電極22およびドレイン電極26が形成される。次に、工程S120としてソース配線形成工程が実施される。この工程S120では、図10および図11を参照して、たとえば蒸着法により導電体であるソース配線25が、主面12A上において、層間絶縁膜24を取り囲むとともに、n領域15およびソースコンタクト電極22の上部表面上にまで延在するように形成される。このソース配線25は、たとえば厚み50~200nmのTiチタン、厚み2~8μmのAl、AlSiを順次蒸着することにより形成することができる。次に、工程S130としてパッシベーション保護膜形成工程が実施される。この工程S130では、図11および図1を参照して、ソース配線25を覆うようにパッシベーション保護膜27が形成される。パッシベーション保護膜27の形成は、たとえば厚み0.5~3μm程度のSiO2、SiN、ポリイミドなどの絶縁体からなる膜を形成することにより実施することができる。以上の手順により、本実施の形態におけるMOSFET1が完成する。実施の形態2次に、本発明の他の実施の形態である実施の形態2について説明する。実施の形態2における半導体装置であるMOSFET3は、絶縁膜ゲート酸化膜と接触する半導体層の表面の面方位、p型ボディ領域のp型不純物密度およびドリフト層に形成された超接合構造に関する点を含めて、基本的には上記実施の形態1におけるMOSFET1と同様の構造を有することにより、同様に動作し、同様の効果を奏する。すなわち、図12を参照して、実施の形態2におけるMOSFET3は半導体層に形成されたトレンチに沿ってチャネル層が形成されるトレンチMOSFETであって、導電型がn型である炭化珪素基板31と、炭化珪素からなり導電型がn型の半導体層であるドリフト層32と、導電型がp型のp型領域33と、導電型がp型のp型ボディ領域34と、導電型がn型のn領域35と、導電型がp型のp領域36とを備えている。ドリフト層32は、炭化珪素基板31の一方の主面31A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層32に含まれるn型不純物は、たとえば窒素であり、炭化珪素基板31に含まれるn型不純物よりも低い濃度密度で含まれている。ドリフト層32は、炭化珪素基板31の一方の主面31A上に形成されたエピタキシャル成長層である。このドリフト層32には、炭化珪素基板31とは反対側の面から炭化珪素基板31側に向けて幅が徐々に狭くなるテーパ形状を有するトレンチ39が形成されている。p型ボディ領域34は、ドリフト層32において、炭化珪素基板31側の主面とは反対側の主面32Aを含むとともに、トレンチ39の表面において露出する表面34Aを含むように形成され、p型不純物を含むことにより、導電型がp型となっている。p型ボディ領域34に含まれるp型不純物は、たとえばアルミニウム、硼素などである。表面34Aの{0001}面に対するオフ角は50°以上65°以下となっている。p型ボディ領域34における不純物密度は5×1016cm-3以上となっている。n領域35は、上記主面32Aを含むようにp型ボディ領域34の内部に形成されている。n領域35は、n型不純物、たとえばPなどをドリフト層32に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域36は、上記主面32Aを含み、かつn領域35に隣接するようにp型ボディ領域34の内部に形成されている。p領域36は、p型不純物、たとえばAlなどをp型ボディ領域34に含まれるp型不純物よりも高い濃度密度で含んでいる。上記トレンチ39は、n領域35およびp型ボディ領域34を貫通し、ドリフト層32に至るように形成されている。p型領域33は、p型ボディ領域34と炭化珪素基板31とに挟まれたドリフト層32の領域に、ドリフト層32の厚み方向に垂直な方向炭化珪素基板31の主面31Aに沿った方向において互いに分離するように並べて配置されている。より具体的には、本実施の形態におけるMOSFET3のp型領域33は以下のような特徴を有している。なお、本発明の半導体装置の構造は以下の態様に限定されるものではない。p型領域33は、トレンチ39が延在する方向に沿って互いに分離するように複数並べて配置されている。また、p型領域33は、p型ボディ領域34に接触するように形成されている。一方、p型領域33と炭化珪素基板31との間には間隔が形成されている。さらに、図12を参照して、MOSFET3は、ゲート絶縁膜としてのゲート酸化膜41と、ゲート電極43と、ソースコンタクト電極42と、層間絶縁膜44と、ソース配線45と、ドレイン電極46と、パッシベーション保護膜図示しないとを備えている。ゲート酸化膜41は、トレンチ39の表面を覆うとともに、主面32A上にまで延在するように形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極43は、トレンチ39を充填するとともに主面32A上にまで延在するように、ゲート酸化膜41に接触して配置されている。ゲート電極43は、不純物が添加されたポリシリコン、またはAlなどの導電体からなっている。ソースコンタクト電極42は、n領域35上からp領域36上にまで延在することによりn領域35およびp領域36に接触して配置されている。また、ソースコンタクト電極42は、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドや、TixAlySizチタンアルミシリサイドなど、n領域35およびp領域36とオーミックコンタクト可能な材料からなっている。層間絶縁膜44は、ドリフト層32の主面32A上においてゲート電極43を取り囲み、ゲート電極43とソースコンタクト電極42とを分離するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線45は、ドリフト層32の主面32A上において、層間絶縁膜44を取り囲み、かつソースコンタクト電極42の上部表面上にまで延在している。また、ソース配線45は、Alなどの導電体からなり、ソースコンタクト電極42を介してn領域35と電気的に接続されている。ドレイン電極46は、炭化珪素基板31においてドリフト層32が形成される側とは反対側の主面31Bに接触して形成されている。このドレイン電極46は、たとえばNixSiyなど、炭化珪素基板31とオーミックコンタクト可能な材料からなっており、炭化珪素基板31と電気的に接続されている。パッシベーション保護膜図示しないは、ソース配線45上にソース配線45を覆うように形成されている。パッシベーション保護膜は、たとえば二酸化珪素などの絶縁体からなっている。すなわち、本実施の形態におけるトレンチMOSFETであるMOSFET3は、炭化珪素基板31と、炭化珪素基板31上に形成され、{0001}面に対するオフ角が50°以上65°以下である表面表面34Aを有し、導電型が第1導電型n型である炭化珪素からなる半導体層としてのドリフト層32と、ドリフト層32の表面34A上に接触して形成された絶縁膜としてのゲート酸化膜41とを備えている。ドリフト層32は、ゲート酸化膜41と接触する表面34Aを含むように形成され、導電型が第2導電型p型であるp型ボディ領域34を含んでいる。p型ボディ領域34における不純物密度は5×1016cm-3以上となっている。そして、p型ボディ領域34と炭化珪素基板31とに挟まれたドリフト層32の領域には、ドリフト層32の厚み方向に垂直な方向において互いに分離して配置された導電型が第2導電型p型であるp型領域33が複数並ぶように形成されている。ここで、MOSFET3においては、p型ボディ領域34においてゲート酸化膜41と接触する表面34Aの{0001}面に対するオフ角は50°以上65°以下となっており、この表面34Aの近傍にチャネル層が形成される。そのため、p型不純物密度が5×1016cm-3以上という高いドーピング密度のp型ボディ領域34を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャンネル層におけるキャリア電子の移動度チャネル移動度の低下が抑制される。その結果、MOSFET3は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なMOSFETとなっている。さらに、MOSFET3においては、p型領域33が、p型ボディ領域34と炭化珪素基板31とに挟まれたドリフト層32の領域に、ドリフト層32の厚み方向に垂直な方向において互いに分離するように並べて配置されている。すなわち、MOSFET3のドリフト層32には、トレンチ39が延在する方向に沿った方向においてpn接合が繰り返して配置される超接合構造が形成されている。このpn接合により形成される空乏層のはたらきによって、MOSFET3は高い耐圧を有している。一方、ドリフト層32においてp型領域33が形成されていない領域が電流の流路となるため、オン抵抗が低減されている。その結果、MOSFET3は、高い耐圧を確保しながら低損失化を図ることが可能な半導体装置となっている。次に、実施の形態2におけるMOSFET3の製造方法の一例について、図13~図22を参照して説明する。図13を参照して、本実施の形態におけるMOSFET3の製造方法では、まず工程S210として基板準備工程が実施される。この工程S210では、図14を参照して、{0001}面に対するオフ角が2°以上10°以下である主面31Aを有する炭化珪素基板31が準備される。次に、工程S220としてエピタキシャル成長工程が実施される。この工程S220では、図14を参照して、エピタキシャル成長により炭化珪素基板31の一方の主面31A上に炭化珪素からなるドリフト層32が形成される。次に、工程S230としてp型領域形成工程が実施される。この工程S230では、図14および図15を参照して、p型領域33を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層32に注入されることにより、p型領域33が形成される。Alイオンは、たとえば1×1016cm-3程度の濃度密度となるように注入される。ここで、ドリフト層32の厚みを大きくする目的で、上記工程S220およびS230を繰り返して実施してもよい。すなわち図16および図17を参照して、p型領域33が形成されたドリフト層32上に、さらにエピタキシャル成長によりドリフト層32を形成した後、イオン注入によりp型領域33を形成することにより、ドリフト層32およびp型領域33の厚みを大きくすることができる。次に、工程S240としてp型ボディ領域形成工程が実施される。以下の工程については、上記図14~図17に対して炭化珪素基板31の主面31Aに垂直な軸周りに90°回転した状態の断面を示す図18~図22に基づいて説明する。工程S240では、図18を参照して、たとえばAlイオンがドリフト層32に注入されることにより、p型ボディ領域34が形成される。次に、工程S250としてn領域形成工程が実施される。この工程S250では、図18を参照して、たとえばPリンイオンがp型ボディ領域34に注入されることにより、p型ボディ領域34内にn領域35が形成される。さらに、工程S260としてp領域形成工程が実施される。この工程S260では、図18を参照して、たとえばAlイオンがp型ボディ領域34に注入されることにより、p型ボディ領域34内にp領域36が形成される。上記p型領域33、p型ボディ領域34、n領域35およびp領域36を形成するためのイオン注入は、たとえばドリフト層32の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S270として活性化アニール工程が実施される。この工程S270では、たとえばアルゴンなどの不活性ガス雰囲気中において1700~1800°C程度に加熱し、5~30分間保持する熱処理が実施される。これにより、上記工程S230~S260において注入された不純物イオンが活性化する。次に、工程S275としてトレンチ形成工程が実施される。この工程S275では、たとえば所望の領域に開口を有する二酸化珪素からなるマスクが用いられて、RIEなどのドライエッチング、または塩素や臭素等のハロゲン系ガスを用いた熱エッチング、あるいはそれらの組み合わせなどの方法によりトレンチ39が形成される。具体的には、図18および図19を参照して、n領域35上に開口を有するマスクが形成された後、n領域35およびp型ボディ領域34を貫通するとともに、炭化珪素基板31の主面31Aに沿った方向図19では紙面奥行き方向に延在するトレンチ39が形成される。このとき、トレンチの表面斜面から露出するp型ボディ領域34の表面34Aの{0001}面に対するオフ角が50°以上65°以下となるように、トレンチ39は形成される。次に、工程S280としてゲート酸化膜形成工程が実施される。この工程S280では、図19および図20を参照して、たとえば酸素雰囲気中において1100°C~1300°Cに加熱して60分間程度保持する熱処理が実施されることにより、酸化膜ゲート酸化膜41が形成される。この酸化膜41は、ドリフト層32の主面32Aを覆うとともに、トレンチ39の表面をも覆うように形成される。この工程S280の後に、実施の形態1の場合と同様に、NOアニール工程およびArアニール工程が実施されてもよい。次に、工程S290としてゲート電極形成工程が実施される。図20を参照して、この工程S290では、まず、たとえばLPCVD法によりポリシリコン膜導電体膜がトレンチ39を充填するように形成される。その後、フォトリソグラフィによりマスクが形成され、RIEなどのエッチングにより当該ポリシリコン膜が加工されて、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極43が形成される。次に、工程S300として層間絶縁膜形成工程が実施される。この工程S300では、図20を参照して、たとえばP-CVD法により、絶縁体であるSiO2からなる層間絶縁膜44が、主面32A上においてゲート電極43を取り囲むように形成される。層間絶縁膜24の厚みは、たとえば1μm程度とすることができる。次に、図21を参照して、フォトリソグラフィおよびエッチングにより層間絶縁膜24が所望の形状に成形される。次に、工程S310としてオーミックコンタクト電極形成工程が実施される。この工程S310では、図21を参照して、たとえば蒸着法により形成されたニッケルNi膜が加熱されてシリサイド化されることにより、ソースコンタクト電極22およびドレイン電極26が形成される。次に、工程S320としてソース配線形成工程が実施される。この工程S320では、図21および図22を参照して、たとえば蒸着法により導電体であるソース配線45が、主面32A上において、層間絶縁膜44を取り囲むとともに、ソースコンタクト電極42の上部表面上にまで延在するように形成される。このソース配線45は、たとえば厚み50~200nmのTiチタン、厚み2~8μmのAl、AlSiを順次蒸着することにより形成することができる。次に、工程S330としてパッシベーション保護膜形成工程が実施される。この工程S330では、ソース配線45を覆うようにパッシベーション保護膜が形成される。パッシベーション保護膜の形成は、たとえば厚み0.5~3μm程度のSiO2、SiN、ポリイミドなどの絶縁体からなる膜を形成することにより実施することができる。以上の手順により、図12に示す本実施の形態におけるMOSFET3が完成する。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。