複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する、半導体装置の設計方法。静的タイミング解析で付加するIRドロップによる遅延劣化量から、IRドロップの値を算出することを特徴とする、請求項1に記載の半導体装置の設計方法。流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項1又は2に記載の半導体装置の設計方法。前記電源用パッドを削除した場合のIRドロップの上昇値を算出し、前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項1又は2に記載の半導体装置の設計方法。内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定することを特徴とする、請求項1乃至4のいずれか一項に記載の半導体装置の設計方法。前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、請求項1乃至5のいずれか一項に記載の半導体装置の設計方法。再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの1又は2以上の電源用パッドを削除することを特徴とする、請求項6に記載の半導体装置の設計方法。配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、請求項1乃至7のいずれか一項に記載の半導体装置の設計方法。再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較することを特徴とする、請求項6又は7に記載の半導体装置の設計方法。前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、請求項8又は9に記載の半導体装置の設計方法。前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除することを特徴とする、請求項1乃至7のいずれか一項に記載の半導体装置の設計方法。前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置し、前記配線の配置ができない前記電源用パッドを検出し、検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たすかを検証し、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除し、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させることを特徴とする、請求項1乃至11のいずれか一項に記載の半導体装置の設計方法。前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、請求項12に記載の半導体装置の設計方法。複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する処理と、をコンピュータに実行させる、半導体装置の設計プログラム。静的タイミング解析で付加するIRドロップによる遅延劣化量から、IRドロップの値を算出することを特徴とする、請求項14に記載の半導体装置の設計プログラム。流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項14又は15に記載の半導体装置の設計プログラム。前記電源用パッドを削除した場合のIRドロップの上昇値を算出し、前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項14又は15に記載の半導体装置の設計プログラム。内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する処理を、更にコンピュータに実行させることを特徴とする、請求項14乃至17のいずれか一項に記載の半導体装置の設計プログラム。前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置する処理を、更にコンピュータに実行させることを特徴とする、請求項14乃至18のいずれか一項に記載の半導体装置の設計プログラム。再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの1又は2以上の電源用パッドを削除する処理と、を更にコンピュータに実行させることを特徴とする、請求項19に記載の半導体装置の設計プログラム。配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、請求項14乃至20のいずれか一項に記載の半導体装置の設計プログラム。再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出する処理と、前記インピーダンスとターゲットインピーダンスとを比較する処理と、を更にコンピュータに実行させることを特徴とする、請求項19又は20に記載の半導体装置の設計プログラム。前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、前記半導体チップに搭載されるデカップリング容量の値を大きくする処理を更にコンピュータに実行させることを特徴とする、請求項21又は22に記載の半導体装置の設計プログラム。前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する処理をコンピュータに実行させることを特徴とする、請求項14乃至20のいずれか一項に記載の半導体装置の設計プログラム。前記複数の電源用パッド及び信号用パッドを前記半導体チップ上の前記チップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置する処理と、前記配線の配置ができない前記電源用パッドを検出する処理と、検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たすかを検証する処理と、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たす場合には、前記検出した前記電源用パッドを削除する処理と、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たさない場合には、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させる処理と、を更にコンピュータに実行させることを特徴とする、ことを特徴とする、請求項14乃至24のいずれか一項に記載の半導体装置の設計プログラム。前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、請求項25に記載の半導体装置の設計プログラム。複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する、第1のパッド削除部と、を備える、半導体装置の設計装置。静的タイミング解析で付加するIRドロップによる遅延劣化量から、IRドロップの値を算出する第1のIR検証部を更に備えることを特徴とする、請求項27に記載の半導体装置の設計装置。前記第1のパッド削除部は、流れる電流値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項27又は28に記載の半導体装置の設計装置。前記第1のIR検証部は、前記電源用パッドを削除した場合のIRドロップの上昇値を算出し、前記第1のパッド削除部は、前記上昇値が小さい順に、前記電源用パッドを削除することを特徴とする、請求項27又は28に記載の半導体装置の設計装置。内部コア回路を構成するセルの数と、前記内部コア回路を構成するセル以外に前記チップコアに配置されるセルの数と、前記チップコアに搭載されるデカップリング容量値と、から前記チップコアのサイズを求め、前記チップコアのサイズから、前記チップコアの大きさから決まるチップサイズを決定する初期チップサイズ決定部を更に備えることを特徴とする、請求項27乃至30のいずれか一項に記載の半導体装置の設計装置。前記パッド配置部は、前記電源用パッドの削除後に残存する電源用パッドと、前記信号用パッドと、を前記半導体チップ上のチップコアの周囲に再配置することを特徴とする、請求項27乃至31のいずれか一項に記載の半導体装置の設計装置。前記チップサイズ比較部は、再配置した前記電源用パッドの削除後に残存する電源用パッド及び前記信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、前記第1のパッド削除部は、再配置した前記電源用パッドの削除後に残存する前記電源用パッド及び前記信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、再配置した前記電源用パッドのうちの1又は2以上の電源用パッドを削除することを特徴とする、請求項32に記載の半導体装置の設計装置。配置した前記複数の電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、請求項27乃至33のいずれか一項に記載の半導体装置の設計装置。再配置した前記電源用パッドのうちで削除されるものが無い場合に、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較するインピーダンス確認部を更に備えることを特徴とする、請求項32又は33に記載の半導体装置の設計装置。前記半導体チップに搭載されるデカップリング容量を調整するデカップリング容量調整部を更に備え、前記デカップリング容量調整部は、前記インピーダンスが前記ターゲットインピーダンスを満たさない場合には、前記半導体チップに搭載されるデカップリング容量の値を大きくすることを特徴とする、請求項34又は35に記載の半導体装置の設計装置。前記チップサイズ比較部は、前記半導体チップと、当該半導体チップが搭載されるパッケージと、前記パッケージが搭載されるボードと、を含むインピーダンスを算出し、前記インピーダンスとターゲットインピーダンスとを比較し、前記第1のパッド削除部は、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きく、かつ、前記インピーダンスが前記ターゲットインピーダンスを満たす場合に、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除することを特徴とする、請求項27乃至33のいずれか一項に記載の半導体装置の設計装置。前記複数の電源用パッド及び信号用パッドを前記半導体チップ上のチップコアの周囲に配置した後に、当該半導体チップが搭載されるパッケージに、前記複数の電源用パッド及び信号用パッドと前記パッケージが搭載されるボードとを接続する配線を配置するプリデザイン部と、前記配線の配置ができない前記電源用パッドを検出する配線検証部と、検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たすかを検証する第2のIR検証部と、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たす場合に、前記検出した前記電源用パッドを削除する第2のパッド削除部と、前記検出した前記電源用パッドを削除した場合のIRドロップが制約値を満たさない場合に、前記検出した前記電源用パッドを配線の配置が可能な位置に移動させるパッド移動部と、を更に備えることを特徴とする、請求項27乃至37のいずれか一項に記載の半導体装置の設計装置。前記検出した前記電源用パッドの配線は、他の前記電源用パッド及び前記信号用パッドの配線と経路が重複することにより、配置できないことを特徴とする、請求項38に記載の半導体装置の設計装置。しかし、発明者らは、上述の方法には以下で説明する問題点が有ることを見出した。特許文献1に記載の方法では、パッドに流れる電流により、各パッドの数及び位置を決定する。しかし、半導体装置を正しく動作させるためには、チップコアのIRドロップを考慮してパッドの数及び位置を決定しなければならない。不適切なIRドロップが発生する回路設計を行ってしまうと、そもそも内部論理が正常に動作しない恐れが有るためである。また、IRドロップの観点から見て不要な数及び位置のパッドが残存してしまい、チップサイズの小型化を実現するには不十分である。また、特許文献2に記載の方法についても、IRドロップは考慮されていない。そのため、内部論理の正常動作やチップサイズの小型化について、特許文献1に記載の方法と同様の欠点を有している。本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較し、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除するものである。この半導体装置の設計方法によれば、IRドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、IRドロップの制約充足とチップサイズの小型化を実現することができる。本発明の一態様である半導体装置の設計プログラムは、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較する処理と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する処理と、をコンピュータに実行させるものである。この半導体装置の設計プログラムによれば、IRドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、IRドロップの制約充足とチップサイズの小型化を実現することができる。本発明の一態様である半導体装置の設計装置は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置し、パッド配置部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズと、前記チップコアの大きさから決まるチップサイズと、を比較するチップサイズ比較部と、前記複数の電源用パッド及び信号用パッドの数から決まるチップサイズが、前記チップコアの大きさから決まるチップサイズよりも大きければ、IRドロップが制約値を満たす限り、配置した前記複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する、第1のパッド削除部と、を備えるものである。この半導体装置の設計装置によれば、IRドロップを確認しつつ、電源用パッドの数を最小化することが可能となる。これにより、IRドロップの制約充足とチップサイズの小型化を実現することができる。本発明によれば、IRドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1本発明の実施の形態1にかかる半導体装置の設計方法について説明する。まず、実施の形態1にかかる半導体装置の設計方法を理解するための前提として、設計対象である半導体装置100の構成例について説明する。図1は、設計対象である半導体装置100の構成例を模式的に示す平面図である。半導体装置100は半導体チップ10、パッケージ20及びボンディングワイヤ30を有し、ボード40上に実装される。半導体チップ10は、半導体基板11上に、チップコア12が形成される。チップコア12周辺の半導体基板11上には、パッド13が配置される。パッケージ20は、ボード40上に配置される。パッケージ20では、パッケージ基板21上にリード22が設けられる。パッド13とリード22とは、それぞれボンディングワイヤ30で接続される。図2は、図1のII-II線における半導体装置100の断面構成を模式的に示す断面図である。図2に示すように、パッケージ20のリード22は、パッケージ基板21を貫通するビア23を介して、パッケージ基板21の下面のボールバンプ24と接続される。ボール24は、ボード40の基板41上に形成された電極42と接続される。続いて、実施の形態1にかかる半導体装置の設計方法について具体的に説明する。図3は、実施の形態1にかかる半導体装置の設計方法の手順を示すフローチャートである。実施の形態1にかかる半導体装置の設計方法は、半導体装置100の半導体チップ10の設計手順にかかるものである。まず、例えば論理合成などのツールを用い、ネットリストNLからチップコアに搭載するセル数を見積もる。ここで搭載されるセルは、内部コア回路を構成する。そして、見積もったセル数から、チップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Cdを決定する図3のステップS101。なお、デカップリング容量Cdとは、ノイズ対策などを目的として半導体装置に搭載される容量である。また、ネットリストNLから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。この予備セルは、例えば、いわゆる設計変更指示ECO:EngineeringChangeOrderなどにより回路デザインを修正する場合に用いられる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、内部コア回路を構成するセル、予備セル及びデカップリング容量による占有面積が決まるので、チップコアの初期サイズScsが求まる図3のステップS102。次いで、例えばSPICESimulationProgramwithIntegratedCircuitEmphasisなどのツールを用い、ネットリストNLから電源電圧VDD及びグランド電圧GNDが供給されるパッド以下、電源用パッドと称するの数NpとIRドロップVIRとの関係を算出する図3のステップS103。図4は、電源用パッドの数NpとIRドロップVIRとの関係を模式的に示すグラフである。図4に示すように、電源用パッドの数Npの増加とともに、IRドロップVIRの値は低下してゆく。なお、IRドロップのドロップ量は、チップの場所ごと、具体的にはインスタンスごとに値が異なってくるため、ここでいうIRドロップVIRとは、各IRドロップ、すなわちインスタンスごとのIRドロップの最大値を意味する。そして、IRドロップVIRがIRドロップの制約値IRthを下回るように、電源用パッドの初期搭載数Npsを決定する図3のステップS104。次いで、パッケージが搭載されるボード上の配置情報から、半導体チップ上に信号用パッド及び電源用パッドを配置する図3のステップS105。図5は、ステップS105における信号用パッド及び電源用パッドの配置を示す上面図である。半導体チップ50の中央部にはチップコア51が配置される。よって、チップコア51の周辺に信号用パッドPSIGを配置する。図5では、信号用パッドを太線で表示している。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドPSIGを配置する。同様に、電源用パッドPSUPを配置する。この際、例えば、ボードの電源電圧VDD及びグランド電圧GNDを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドPSUPを配置する。信号用パッドPSIG及び電源用パッドPSUPは、例えば等間隔で配置することが可能である。なお、ステップS105では、まず信号用パッドPSIGを配置し、次いで電源用パッドPSUPを配置したが、これは一例にすぎない。よって、例えば、信号用パッドPSIG及び電源用パッドPSUPを同時に配置することも可能である。次いで、パッケージ及びボードのプリデザインを行う図3のステップS106。具体的には、まず、信号用パッドPSIGの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図2においては、ビア23が配線に相当する。その後、電源用パッドPSUPの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う図3のステップS107。配線の妥当性検証では、信号用パッドPSIG又は他の電源用パッドPSUPと干渉して、配線が配置できない電源用パッドPSUPを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドPSUPの配線の経路と重複してしまうため、配線が配置できない電源用パッドPSUPを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。配線の妥当性検証がNG、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのIRドロップに対する影響を見積もる図3のステップS108。一般に、電源用パッドを介して流れる電流が多いほど、その経路のIRドロップは大きくなる。よって、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であれば、その干渉電源用パッドを除去する図3のステップS109。また、電流値が所定の基準値よりも大きければ、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドPSIGと干渉しない領域に移動させる図3のステップS110。ステップS109及びS110の後は、ステップS106に戻る。つまり、このループ処理は、配線が配置できない電源用パッドPSUP干渉電源用パッドがなくなるまで繰り返される。配線の妥当性検証がOK、すなわち干渉電源用パッドが存在しない場合には、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとを比較する図3のステップS111。ここで、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScについて説明する。図6Aは、Sp=Scの場合のチップレイアウト例を模式的に示す上面図である。図6Aに示すように、チップコア51の周囲の四辺に、例えば等間隔で、信号用パッドPSIG及び電源用パッドPSUPが配置されている。信号用パッドPSIG及び電源用パッドPSUPは、チップの四辺に一列で配置される。図6Aでは、パッドの配置ルールに則り、チップコア51の周囲に信号用パッドPSIG及び電源用パッドPSUPが可能な限りの数配置されている。以下では、任意の数の信号用パッドPSIG及び電源用パッドPSUPを四辺に並べることにより作られる四角形の大きさを、パッド配置から決まるチップサイズSPとする。よって、パッド配置から決まるチップサイズSPは、信号用パッドPSIG及び電源用パッドPSUPの個数によって、大きさが変動する。また、チップコア51の周囲の四辺に、可能な限りの数の信号用パッドPSIG及び電源用パッドPSUPを並べることにより作られる四角形の大きさを、チップコアから決まるチップサイズScとする。Sp=Scの場合には、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとが一致する。図6Bは、Sp>Scの場合のチップレイアウト例を模式的に示す上面図である。図6Bに示すように、この例では、信号用パッドPSIG及び電源用パッドPSUPの数が多いため、図6Bに示すように、信号用パッドPSIG及び電源用パッドPSUPとチップコア51との間に空き領域52が生じてしまう。その結果、パッド配置から決まるチップサイズSPは、チップコアから決まるチップサイズScよりも大きくなる。図6Cは、Sp<Scの場合のチップレイアウト例を模式的に示す上面図である。図6Cに示すように、この例では、信号用パッドPSIG及び電源用パッドPSUPの数が少ないため、図6Cに示すように、信号用パッドPSIG及び電源用パッドPSUPがチップコア51側に近付いてしまい、パッド配置から決まるチップサイズSPが小さくなる。その結果、Sp<Scとなってしまう。従って、Sp<Scの場合には、これ以上電源用パッドPSUPを削減しても、チップ全体のサイズを小さくすることができない。なお、本方法においては、パッド配置から決まるチップサイズSPは、信号用パッドPSIG及び電源用パッドPSUPの個数から算出される。上述の図6A~6Cは、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとの関係の理解を容易にするために用いたものであり、実際に図6A~6Cのように信号用パッドPSIG及び電源用パッドPSUPが配置されるわけではない。図3に戻り、本方法について引き続き説明する。Sp≧Scの場合には、削除したとしてもIRドロップの変化が小さい電源用パッドPSUPを検索し、現在のチップのIRドロップからその電源用パッドのIRドロップ値を減じた値IRが、IRドロップの制約値IRthを満たすかを確認する図3のステップS112。IRthは、静的タイミング解析STA:statictiminganalysis:で付加するIRドロップによる遅延劣化値より計算する。一方、Sp<Scの場合には、削除可能な電源用パッドPSUPは存在しないので、そのまま設計処理を終了する。IR≦IRthである場合には、その電源用パッドPSUPを削除する図3のステップS113。この作業を繰り返し、IRドロップが制約値を満たす範囲内で、可能な限りの電源用パッドPSUPを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズSPを可能な限り縮小することが可能となる。一方、IR>IRthである場合には、削除可能な電源用パッドPSUPは存在しないので、そのまま設計処理を終了する。以上、図3に示すように、本方法によれば、IRドロップの制約を満たす範囲内で、電源用パッドの数を可能な限り削減することが可能である。よって、パッド配置から決まるチップサイズSPを最小化することができる。従って、チップ全体としてIRドロップの制約を満たしつつ、すなわちデジタル回路の動作を保障しつつ、チップサイズを最小化することが可能となる。実施の形態2次に、本発明の実施の形態2にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態1にかかる半導体装置の設計方法に、ターゲットインピーダンス確認手順を追加したものである。図7は、実施の形態1にかかる半導体装置の設計方法の手順を示すフローチャートである。図7に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態1にかかる半導体装置の設計方法のステップS111をステップS212に置換し、ステップS211、S213及びS214を追加した処理手順により構成される。なお、ステップS201~S210は、それぞれ図3のステップS101~S110と同様であるので、説明を省略する。よって、以下では、ステップS211~ステップS214についてのみ説明する。本方法では、ステップS207での配線の妥当性検証がOK、すなわち干渉電源用パッドが存在しない場合には、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Cbを配置する図7のステップS211。容量Cbの容量値は、任意の値とすることができる。次いで、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとを比較する。また、ステップS211で配置された容量Cbを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスZを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスZを、半導体装置のターゲットインピーダンスと比較し、インピーダンスZがターゲットインピーダスを満たすかを判定する図7のステップS212。ステップS212での判定がOK、すなわち、Sp≧ScかつインピーダンスZがターゲットインピーダスを満たす場合には、削除したとしてもIRドロップの変化が小さい電源用パッドPSUPを検索し、現在のチップのIRドロップからその電源用パッドのIRドロップ値を減じた値IRが、IRドロップの制約値IRthを満たすかを確認する図7のステップS213。IRthの算出方法は、図3のステップS112と同様であるので、説明を省略する。一方、ステップS212での判定がNG、すなわち、Sp<Sc又はインピーダンスZがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドPSUPは存在しないので、そのまま設計処理を終了する。ステップS213でIR≦IRthである場合には、図3のステップS214と同様に、その電源用パッドPSUPを削除する図7のステップS214。この作業を繰り返し、IRドロップが制約値を満たす範囲内で、可能な限りの電源用パッドPSUPを削除し、設計処理を終了する。これにより、パッド配置から決まるチップサイズSPを可能な限り縮小することが可能となる。一方、IR>IRthである場合には、削除可能な電源用パッドPSUPは存在しないので、そのまま設計処理を終了する。本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、IRドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。実施の形態3次に、本発明の実施の形態3にかかる半導体装置の設計方法について説明する。本実施の形態にかかる半導体装置の設計方法は、実施の形態1にかかる半導体装置の設計方法に、実施の形態2とは異なるターゲットインピーダンス確認手順を追加したものである。図8は、実施の形態3にかかる半導体装置の設計方法の手順を示すフローチャートである。図8に示すように、本実施の形態にかかる半導体装置の設計方法は、実施の形態1にかかる半導体装置の設計方法にステップS314~S317を追加した処理手順により構成される。なお、ステップS201~S213は、それぞれ図3のステップS101~S113と同様であるので、説明を省略する。よって、以下では、ステップS314~S317についてのみ説明する。本方法では、ステップS313の後、図7のステップS211と同様に、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Cbを配置する図8のステップS314。容量Cbの容量値は、任意の値とすることができる。そして、ステップS314で配置された容量Cbを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスZを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスZを、半導体装置のターゲットインピーダンスと比較し、インピーダンスZがターゲットインピーダスを満たすかを判定する図8のステップS315。ステップS315での判定がOK、すなわちインピーダンスZがターゲットインピーダスを満たす場合には、そのまま設計処理を終了する。ステップS315での判定がNG、すなわちインピーダンスZがターゲットインピーダスを満たさない場合には、デカップリング容量Cdを増加させる図8のステップS316。なお、デカップリング容量値Cdは、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。デカップリング容量Cdが増加したので、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズScsは大きくなる。よって、チップコアの初期サイズScsを再計算し、値を更新する図8のステップS317。その後、ステップS105に戻り、パッド配置から再度処理を実行する。これにより、本方法では、インピーダンスZがターゲットインピーダスを満たすように、デカップリング容量Cdが調整された半導体装置を設計することが可能となる。本実施の形態にかかる半導体装置の設計方法によれば、設計作業の過程において、IRドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、より合理的な半導体装置の設計方法を提供することができる。実施の形態4次に、本発明の実施の形態4にかかる半導体装置の設計装置400について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態1にかかる半導体装置の設計方法を実行する装置である。図9は、実施の形態4にかかる半導体装置の設計装置400の構成を模式的に示すブロック図である。半導体装置の設計装置400は、デカップリング容量Cd決定部401、初期チップサイズSc決定部402、演算部403、パッド搭載数Nps決定部404、パッド配置部405、プリデザイン部406、配線検証部407、第2のIR検証部408、第2のパッド削除部409、パッド移動部410、チップサイズ比較部411、第1のIR検証部412及び第1のパッド削除部413を有する。デカップリング容量Cd決定部401は、ネットリストNLから、チップコアに搭載するセル数を見積もり、見積もったセル数からチップコアの消費電力を見積もる。そして、消費電力に対応したチップコアのデカップリング容量Cdを決定する。初期チップサイズSc決定部402は、ネットリストNLから見積もったセル以外に搭載される、例えば予備のセルの数などを見積もる。そして、チップコアにおけるセル使用率を与える。なお、デカップリング容量は、チップコアのうちで、セルが配置されない領域に配置される。これにより、チップコアの初期サイズScsを決定する。演算部403は、ネットリストNLを用いて、電源電圧VDD及びグランド電圧GNDが供給されるパッド以下、電源用パッドと称するの数とIRドロップとの関係を算出する。電源用パッドの数とIRドロップとの関係は、図4と同様である。パッド搭載数Nps決定部404は、IRドロップVIRが制約値IRthを下回るように、電源用パッドの初期搭載数Npsを決定する。パッド配置部405は、パッケージが搭載されるボード上の配置情報から、チップ上に信号用パッド及び電源用パッドを配置する。信号用パッド及び電源用パッドの配置の概要は、図5に示す通りである。パッド配置部405は、チップコア51の周辺に信号用パッドPSIGを配置する。この際、例えば、ボードの信号の入出力に関与する電極パッドの位置の近傍に、対応する信号用パッドを配置する。同様に、電源用パッドPSUPを配置する。この際、例えば、ボードの電源電圧VDD及びグランド電圧GNDを供給する電極パッドの位置の近傍で、かつ、信号用パッドに干渉しない位置に、電源用パッドを配置する。信号用パッドPSIG及び電源用パッドPSUPは、例えば等間隔で配置することが可能である。なお、まず信号用パッドPSIGを配置し、次いで電源用パッドPSUPを配置したが、これは一例にすぎない。よって、例えば、信号用パッドPSIG及び電源用パッドPSUPを同時に配置することも可能である。プリデザイン部406は、パッケージ及びボードのプリデザインを行う。具体的には、まず、配置した信号用パッドの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。この際、配線は、例えばパッケージ基板中に多層配線として形成される。なお、図2においては、ビア23が配線に相当する。その後、配置した電源用パッドの位置に対応するリード、配線、ボール及び電極の位置を決定する。配線検証部407は、電源用パッドPSUPの位置に対応するリード、リードと対応するボールとを結ぶ配線、ボール及び電極の位置を決定する。そして、配線の妥当性検証を行う。配線の妥当性検証では、信号用パッドPSIG又は他の電源用パッドPSUPと干渉して、配線が配置できない電源用パッドPSUPを検出する。具体的には、信号用パッドの位置に対応する配線又は他の電源用パッドPSUPの配線の経路と重複してしまうため、配線が配置できない電源用パッドPSUPを検出する。以下、配線が配置できない電源用パッドを、干渉電源用パッドと称する。第2のIR検証部408は、配線検証部407での配線の妥当性検証がNG、すなわち干渉電源用パッドが存在する場合には、干渉電源用パッドのIRドロップに対する影響を見積もる。第2のIR検証部408は、例えば、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかを判定する。見積もった電流値が所定の基準値以下であれば、第2のパッド削除部409は、その干渉電源用パッドを除去する。また、電流値が所定の基準値よりも大きければ、パッド移動部410は、対象となる干渉電源用パッドを、電源用パッドを配置できる領域、すなわち信号用パッドPSIGと干渉しない領域に移動させる。その後、処理結果はプリデザイン部406へ返される。一方、配線の妥当性検証がOK、すなわち干渉電源用パッドが存在しない場合には、チップサイズ比較部411は、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとを比較する。Sp≧Scの場合には、第1のIR検証部412は、削除したとしてもIRドロップの変化が小さい電源用パッドPSUPを検索し、現在のチップのIRドロップからその電源用パッドのIRドロップ値を減じた値IRが、IRドロップの制約値IRthを満たすかを確認する。IRthは、静的タイミング解析STA:statictiminganalysis:で付加するIRドロップによる遅延劣化値より計算する。IR≦IRthである場合には、第1のパッド削除部413は、その電源用パッドPSUPを削除する。この作業を繰り返し、IRドロップが制約値を満たす範囲内で、可能な限りの電源用パッドPSUPを削除し、設計処理を終了し、チップレイアウトCLを出力する。これにより、パッド配置から決まるチップサイズSPを可能な限り縮小することが可能となる。一方、IR>IRthである場合には、削除可能な電源用パッドPSUPは存在しないので、そのまま設計処理を終了し、チップレイアウトCLを出力する。また、Sp<Scの場合には、削除可能な電源用パッドPSUPは存在しないので、チップサイズ比較部411はそのまま設計処理を終了し、チップレイアウトCLを出力する。上述のように、半導体装置の設計装置400は、実施の形態1にかかる半導体装置の設計方法を、具体的なハードウェア資源を用いて実現することが可能である。これにより、半導体装置の設計装置400は、チップ全体としてIRドロップの制約を満たしつつ、チップサイズを最小化することができる半導体装置を設計することができる。実施の形態5次に、本発明の実施の形態5にかかる半導体装置の設計装置500について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態2にかかる半導体装置の設計方法を実行する装置である。図10は、実施の形態5にかかる半導体装置の設計装置500の構成を模式的に示すブロック図である。半導体装置の設計装置500は、実施の形態4にかかる半導体装置の設計装置400のチップサイズ比較部411をチップサイズ比較部502に置換し、かつ容量配置部501を追加した構成を有する。容量配置部501は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Cbを配置する。容量Cbの容量値は、任意の値とすることができる。チップサイズ比較部502は、パッド配置から決まるチップサイズSPとチップコアから決まるチップサイズScとを比較する。また、容量配置部501が配置した容量Cbを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスZを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、算出したインピーダンスZを、半導体装置のターゲットインピーダンスと比較し、インピーダンスZがターゲットインピーダスを満たすかを判定する。インピーダンスの判定がOK、すなわち、Sp≧ScかつインピーダンスZがターゲットインピーダスを満たす場合には、第1のIR検証部412が、削除したとしてもIRドロップの変化が小さい電源用パッドPSUPを検索し、現在のチップのIRドロップからその電源用パッドのIRドロップ値を減じた値IRが、IRドロップの制約値IRthを満たすかを確認する。IRthの算出方法は、実施の形態4と同様であるので、説明を省略する。一方、インピーダンスの判定がNG、すなわち、Sp<Sc又はインピーダンスZがターゲットインピーダスを満たさない場合には、削除可能な電源用パッドPSUPは存在しないので、チップサイズ比較部502はそのまま設計処理を終了し、チップレイアウトCLを出力する。なお、半導体装置の設計装置500のその他の構成は、半導体装置の設計装置400と同様であるので、説明を省略する。本実施の形態にかかる半導体装置の設計装置500によれば、設計作業の過程において、IRドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態2における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。実施の形態6次に、本発明の実施の形態6にかかる半導体装置の設計装置600について説明する。本実施の形態にかかる半導体装置の設計装置は、本発明の実施の形態3にかかる半導体装置の設計方法を実行する装置である。図11は、実施の形態6にかかる半導体装置の設計装置600の構成を模式的に示すブロック図である。半導体装置の設計装置600は、実施の形態4にかかる半導体装置の設計装置400に、容量配置部601、インピーダンスZ確認部602、デカップリング容量Cd調整部603及び初期チップサイズScs更新部604を有する。容量配置部601は、ボード上に、パッケージを介して電源用パッドそれぞれと接続される容量Cbを配置する。容量Cbの容量値は、任意の値とすることができる。インピーダンスZ確認部602は、配置された容量Cbを含む、チップ、パッケージ及びボードの電源用パッドに接続する経路のインピーダンスZを計算する。これにより、電源用パッドに接続する経路の抵抗成分の周波数特性を知ることができる。そして、インピーダンスZ確認部602は、算出したインピーダンスZを、半導体装置のターゲットインピーダンスと比較する。インピーダンスZがターゲットインピーダンスを満たせば、インピーダンスZ確認部602は、処理を終了し、チップレイアウトCLを出力する。インピーダンスZがターゲットインピーダンスを満たさない場合には、デカップリング容量Cd調整部603は、デカップリング容量値Cdを増加させる。なお、デカップリング容量値Cdは、予め決定された値だけ増加させてもよいし、外部から増加量を指令することも可能である。一方、インピーダンスZがターゲットインピーダンスを満たす場合には、デカップリング容量Cd調整部603はそのまま処理を終了し、チップレイアウトCLを出力する。デカップリング容量Cdが増加すると、半導体チップに搭載されるデカップリング容量は増加する。従って、チップコアの初期サイズScsは大きくなる。よって、初期チップサイズScs更新部604は、チップコアの初期サイズScsを再計算し、値を更新する。その後、初期チップサイズScs更新部604は、更新したチップコアの初期サイズScsを、パッド配置部405へ返す。なお、半導体装置の設計装置600のその他の構成は、半導体装置の設計装置400と同様であるので、説明を省略する。これにより、本構成では、インピーダンスZがターゲットインピーダスを満たすように、デカップリング容量Cdを調整できる半導体装置の設計装置を実現することが可能となる。よって、本実施の形態にかかる半導体装置の設計装置600によれば、設計作業の過程において、IRドロップのみならず、設計する半導体装置のインピーダンスを評価することができる。これにより、設計した半導体装置で、特定の周波数で共振現象が生じることを未然に回避することができる。よって、実施の形態2における場合と同様に、より合理的な半導体装置の設計装置を提供することができる。その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態4~6では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、図3、図7及び図8に示す半導体装置の設計方法にかかる処理を、CPUCentralProcessingUnitにコンピュータプログラムを実行させることにより実現することも可能である。また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体non-transitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROMReadOnlyMemoryCD-R、CD-R/W、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMRandomAccessMemoryを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。図3のステップS108、図7のステップS208及び図8のステップS308では、干渉電源用パッドに流れる電流を見積もり、電流値が所定の基準値以下であるかにより、干渉電源用パッドのIRドロップに対する影響を見積もったが、これは一例に過ぎない。例えば、干渉電源用パッドのうちの任意の1つを削除し、IRドロップが制約値を満たすか否かを再計算してもよい。これによれば、IRドロップの制約値内で、干渉電源用パッドを順次削除することができる。これは、図9~11に示す第2のパッド削除部409でも同様である。図7のステップS211、図8のステップS314、図10の容量配置部501、図11の容量配置部601では、容量Cbを配置したが、容量Cbは必ずしも配置する必要はない。