"本明細書に記載の発明。発明の概要本発明に従う改善イコライジング回路網は、適用されたデータ信号を受け取り、その回路網でアナログのイコライジングを実行するフィードフォワードイコライザFFE回路網を含む。FFE回路網の出力信号は、フィードバック信号と結合され、その結果得られた信号は、データリカバリ回路網に適用される例えば、クロックデータリカバリ、あるいは、CDR回路網。CDR回路網によって出力されたリタイミングされたデータ信号は、決定フィードバックイコライザDFE回路網に適用される。このDFE回路網は、そのリタイイングされたデータ信号に、デジタルフィルタ型イコライジング動作を実行する。DFE回路網の出力信号は、FFE回路網の出力信号と結合された上述のフィードバック信号である。最初に実行される任意のイコライジングの大部分あるいは全部が、FFE回路網によって実行されるように、回路網は動作され得る。回路網の動作が続く限り、イコライジングタスクのほとんどが、DFE回路網にシフトされ得る。FFEおよびDFEの一方または双方が、イコライジングの種類および/または度合いに応じて、制御され得る。FFEは、アダプティブなループまたは自己アダプティブなループの一部をなし得る。本発明のPLDの実施形態において、PLDの他の回路網は、FFEおよび/またはDFEの性能のモニタおよび/または制御用に使われ得る。このモニタおよび/または制御は、FFEからDFEへのイコライジングタスクで上述のシフトすることも含み得る。本発明は、さらに以下の手段を提供する。項目1入力信号で動作するためのフィードフォワードイコライザ回路網と、該フィードフォワードイコライザ回路網の出力信号とフィードバック信号とを結合するための結合回路網と、該結合回路網の出力信号からデジタルデータ信号をリカバリするためのデータリカバリ回路網と、該デジタルデータ信号で動作し、該フィードバック信号を生成するための決定フィードバックイコライザ回路網とを備える、イコライジング回路網。項目2上記入力信号が差動信号を備える、項目1に記載の回路網。項目3上記データリカバリ回路網と上記決定フィードバックイコライザ回路網が共同で、上記フィードフォワードイコライザ回路網の出力信号と上記フィードバック信号との間に、1つのデジタルデータ信号ユニットインターバルの遅延を有する、項目1に記載の回路網。項目4上記フィードフォワードイコライザ回路網が、イコライザアダプテイション回路網を備える、項目1に記載の回路網。項目5上記イコライザアダプテーション回路網が、フィードフォワードイコライザ係数決定回路網を備える、項目4に記載の回路網。項目6上記決定フィードバックイコライザ回路網が、少なくとも1つの選択可能な決定フィードバックイコライザ係数に基づいて、可変的に動作可能である、項目1に記載の回路網。項目7上記少なくとも1つの決定フィードバックイコライザ係数が、上記フィードフォワードイコライザ回路網の動作特性に、少なくとも一部は基づく回路網をさらに備える、項目6に記載の回路網。項目8上記フィードフォワードイコライザ回路網の動作特性が、アダプティブに選択可能である、項目7に記載の回路網。項目9上記決定フィードバックイコライザ回路網の動作を選択的に有効にする回路網をさらに備える、項目1に記載の回路網項目10上記イコライザアダプテーション回路網の動作を選択的に有効にする回路網をさらに備える、項目4に記載の回路網。項目11入力信号をイコライジングする方法であって、該方法は、入力信号をフィードフォワードイコライジングに与えることと、該フィードフォワードイコライジングの出力信号を、選択的に有効にされたフィードバック信号と結合することと、該結合の出力信号をデータリカバリに与えることと、該データリカバリの出力信号を決定フィードバックイコライジングに与えて、選択的に有効にされるフィードバック信号を生成することとを包含する、方法。項目12動作の初期に、上記フィードバック信号が有効とされていない、項目11に記載の方法。項目13上記フィードバック信号は、選択的に上記決定フィードバックイコライジングを有効にすることで、選択的に有効とされる、項目11に記載の方法。項目14上記フィードフォワードイコライジングは、アダプティブに実行される、項目11に記載の方法。項目15上記フィードフォワードイコライジングのアダプティブな実行は、上記フィードフォワードイコライジングで使われた少なくとも1つの係数を変化できる、項目14に記載の方法。項目16上記フィードフォワードイコライジングで使われた少なくとも1つの係数から、上記決定フィードバックイコライジングで使う少なくとも1つの係数を導き出すことをさらに包含する、項目15に記載の方法。項目17上記フィードフォワードイコライジングのアダプティブな実行は、上記結合の出力信号に少なくとも一部は基づく、項目15に記載の方法。項目18上記フィードフォワードイコライジングで使われた少なくとも1つの係数から、上記決定フィードバックイコライジングで使う少なくとも1つの係数を導き出すことをさらに包含する、項目17に記載の方法。項目19上記導き出すことの後、上記フィードフォワードイコライジングをアダプティブに実行して、上記フィードフォワードイコライジングで使われた少なくとも1つの係数を変化させることをさらに包含する、項目18に記載の方法。項目20上記アダプティブな実行の後、上記決定フィードバックイコライジングで使われた少なくとも1つの係数のための新たな値を、上記フィードフォワードイコライジングで使われ、変化した係数から導き出すことをさらに包含する、項目19に記載の方法。項目21プログラマブルロジックデバイスであって、プログラマブルロジック回路網と、該デバイスに適用されるシリアルデータでイコライジング動作を実行する、フィードフォワードイコライザ回路網と、該フィードフォワードイコライザ回路網の出力信号をフィードバック信号と結合する、結合回路網と、該結合回路網の出力信号で動作し、該プログラマブルロジック回路網によって使用するためにリカバリされたデータ信号を生成する、データリカバリ回路網と、該リカバリされたデータ信号でイコライゼーション動作を実行し、該フィードバック信号を生成する、決定フィードバックイコライザ回路網とを備える、デバイス。項目22上記フィードフォワードイコライザ回路網は、その回路網のイコライジング動作のため、アダプティブな制御回路網を含む、項目21に記載のデバイス。項目23上記アダプティブ制御回路網は、上記結合回路網の出力信号に、少なくとも一部は応答する、項目22に記載のデバイス。項目24上記決定フィードバックイコライザ回路網は、上記決定フィードバックイコライザ回路網によって実行されたイコライジング動作に対応して、上記プログラマブルロジック回路網に、少なくとも一部は応答する、項目21に記載のデバイス。項目25イコライジング動作が、上記フィードフォワードイコライザ回路網によって実行されたことを示す信号を、上記プログラマブルロジック回路網に適用するための回路網をさらに備える、項目21に記載のデバイス。摘要デジタルデータ信号を受け取るイコライジング回路網は、フィードフォワードイコライザFFE、および、決定フィードバックイコライザDFEの双方を含む。FFE回路網は、DFE回路網に、DFE回路網の適切なスタートアップに、少なくとも最低限で十分な信号を与えるために使われ得る。したがって、イコライジングのタスクの負担が重ければ重いほど、タスクはFFE回路網から、DFE回路網へとシフトされ得る。本発明のさらなる特徴は、その特徴、および、様々な利点は、添付図面と以下の詳細な記述によって、より明確になる。発明の詳細な説明図1は本発明に従う説明的な回路網10である。回路網10は、入ってくるデジタル信号20を受け取るフィードフォワードイコライザ回路網30を含む。この信号20は、受信機によってイコライジングされ、さらに処理されるべきものである。本議論において、受信機は、プログラマブルロジックデバイスPLDを備えるものと仮定する。さらに、1PLDは、広い範囲での可能な使用を支援するように製造されていること、2本明細書に記載される例の中で置かれている回路網10の使用は、一般的にPLDで支援される使用範囲内であること、3その特定の使用における細かな特徴の全てを、PLDの製造業者は知り得ないことが、仮定される。実際、回路網10を用いている各システムで必要とされる細かなイコライジングについて、PLDのユーザですら、事前に知らないかもしれない。回路網10が一般的事項に順応するように設計される変数の中に、回路網10に届く前に、信号20が体験してきた様々なデータ速度および様々な種類や量のロスがある。フィードフォワードイコライザFFE回路網30は、信号20の各変化に追加のブーストを与えるように設計されたアナログイコライザ回路網であることが好ましい。FFE回路網30は、信号20の任意の特定のデータ速度に限定されないことが好ましい。むしろ、FFE回路網30は、可能なデータ速度の幅広い範囲で、信号20の変化にブーストを与えることが可能であることが、概して好ましい。FFE回路網30は、1つ以上の観点からアダプティブであり得る。例えば、回路網30自身が、信号20の変化に与えるブーストの大きさ、このようなブーストに使う周波数成分などを、ある程度まで自ら決定できる。また、FFE回路網30は、上述した観点の一部または全部で、代替的あるいは追加的に、制御可能であり得る例えば、関連PLD回路網によって。FFE回路網用に使われ得る回路網の例は、以下の参考文献、例えば、Berezaらによる米国特許出願第10/702,196号2003年11月4日出願、Maangatによる米国特許第6,870,404号、Wongらによる米国特許出願第10/762,864号2004年1月21日出願、Wongらによる米国特許出願第10/853,987号2004年5月25日出願、および、Wangらによる米国特許出願第10/967,459号2004年10月18日出願に示されている。FFE回路網30の出力信号40は、アナログ結合例えば、減算器回路網50の1つの入力端子に適用される。この回路網は、信号40からその他の入力端子に適用された信号100を減じる。例えば、これは、信号40の電流から、信号100の電流を減じることによって行われ得る。信号100については、以下に詳細に記載される。結合器50の出力信号60は、クロックデータリカバリCDR回路網70に適用される。この回路網は、デジタルデータ信号80をそれに適用された信号60からリカバリするように設計される。CDR回路網70は、また、クロック信号を信号60からリカバリし得る。出力信号80は、リタイミングされたデータ信号としても称され得る。信号80は、入ってくる信号20に比べ、1ユニットインターバルUI遅れていることが好ましい。ユニットインターバルとは、データ信号が処理される1データビットの継続時間である。信号80は、典型的には、その信号によって表される情報データを実際に解釈し、利用する他の回路網に出力される。CDR回路網用に使われ得る回路網の例は、以下の参考文献、例えば、Aungらによる米国特許出願第09/805,843号2001年3月13日出願、Leeらによる米国特許出願第10/059,014号2002年1月29日出願、Venkataらによる米国特許出願第10/273,899号2002年10月16日出願、Venkataらによる米国特許出願第10/317,264号2002年12月10日出願、Venkataらによる米国特許出願第10/349,541号2003年1月21日出願、Venkataらによる米国特許第6,867,616号、Churchillらによる米国特許出願第10/713,877号2003年11月14日出願、Asaduzzamanらによる米国特許出願第10/668,900号2003年9月22日出願、Asaduzzamanらによる米国特許出願第10/672,901号2003年9月26日出願、Venkataらによる米国特許出願第10/670,845号2003年9月24日出願、Wangらによる米国特許出願第10/740,120号2003年12月17日出願、Kwasniewskiらによる米国特許出願第10/739,445号2003年12月17日出願、および、Shumarayevらによる米国特許出願第11/040,342号2005年1月21日出願に示されている。信号80は、決定フィードフォワードイコライザDFE回路網90に適用される。これは、デジタルフィルタ回路網のように幾分か動作し、出力信号100を生成する回路網であることが好ましい。この出力信号100は、リタイミングされたデータ信号80の変化がエンファシスされている。回路網90は、他の関連する回路網例えば、関連PLD回路網によって、信号80のデータ速度で動作するために、制御可能である回路網であることが好ましい。回路網90は、信号80の各変化に、どれだけのエンファシスあるいはブーストを与えるか、各変化後に、そのブーストがどのくらい続くのか、そのブーストがどのような形状を有するかという観点から、制御可能であることが、また好ましい。DFE回路網90の出力信号100は、上述のように、結合回路網50の減算入力端子に適用され得る。図2a~図2gは、回路網10と関連する様々な点における典型的な信号のトレースである。これらは、図1の回路網の様々な構成要素の動作と影響をさらに説明するのに有用である。図2a~図2gは、同じ横軸時間ベースに対して、プロットされる。図2a~図2gに示される信号の全ては、差動信号differentialsignalである。つまり、情報が一対の信号の相対的極性によって送信されることを意味する。この一対の信号の一方は、実線を使って表され、他方の信号は、破線を使って表される。1ユニットインターバルの継続時間は、図2aにおいて、UIで示される。このように、図2aで示される差動信号は、データ110110100を表し得る。図2aは、送信回路網図1に図示していないが、受信回路網10への信号20となるものを送信するによって送信されたままの典型的な差動データ信号である。図2aの信号の状態は、非常に良好であることは、注目される。これは、そのレベルの間、急峻で明確な変化を有し、また、構成信号の間に、強い極性反転もある。図2aの差動信号が、送信媒体を介して、送信機から回路網10に進んだ後、信号すなわち、現在の信号20の状態は、図2bに示されるようになり得る。この図に示すように、信号は、鋭さと急峻さの一部を失う。さらに、構成信号の極性も、もはや反転していない。これら信号のロスおよび/または弱体化減少は、CDR回路網70が20のような信号を正確に解釈すること、および、許容可能なリタイミングされたデータ信号80を生成することは、困難であり、あるいは、不可能でさえある。図2cは、回路網10の動作の少なくとも初期における、FFE回路網30が信号20に与える影響を示す。図2cは、それゆえ、少なくとも回路動作の上述した初期における、信号40を示す。FFE回路網30は、構成信号が極性反転を幾分か回復するのに十分なように、信号の強度を強化できる。図2bにおいて、110aと110bの目eyeは開いていないのに対し、図2cにおいて、これらの目は、少なくとも幾分かの度合い開いている。それゆえ、CDR回路網70上の信号は、動作を開始し得る。図2dは、CDR回路網70の出力信号80で、図2cに示される信号に応答するものを示す。図2dにおける信号は、図2cにおける信号に比べ、ちょうど1つ分のUI遅れていることに注意されたい。CDR回路網70が、完全に1つ分のUI遅延を提供できない場合、回路網70の遅延が、DFE回路網90によって、DFEフィードバックループで補充され得る。図2eは、DFE回路網90の出力信号100で、図2dに示される信号に応答するものである。図2eは、DFE回路網90の最も簡単で可能な構成の結果を示していることは、強調される。これは、回路網90が、信号80図2dの変化に一次のエンファシスのみを適用し、次いで、その結果得られた信号全体を縮小するような構成である。DFE回路網90が、信号80の変化に対し、より高次の応答を有するように構成されている場合は、信号100の形状は、図2eに示される形状より複雑となり得る。例えば、信号100は、各変化の後、より大きな量、上昇/下降し得るし、そして、次の変化まで、幾分か後退する。しかしながら、図2eに示される比較的簡単な例は、本発明の一般的な動作原理を述べるのに十分である。図2fは、図2eの信号を図1の結合回路網50の負極性入力端子に適用した結果得られた信号の反転を示す。図2gは、図2fの信号を図2cの信号に加算した結果を示す。これは、CDR回路網70とDFE回路網90が動作開始後の結合回路網50の影響である。それゆえ、図2gは、回路網の幾分か後の動作状態である信号60を示す。図2gの以下の議論を簡単にするために、図に示されるUIは、左から右に、a~iでラベル付けされる。UIaとUIbにおいて、図2gの信号の振幅は、図2cの信号の振幅に比べ、幾分か減少している。これは、これらのUIにおいて、図2fの信号が幾分か図2cの信号を弱めている結果である。しかしながら、UIcにおいて、図2fの信号は、図2cの信号の振幅を加える。これは、非常に望ましいことである。なぜなら、示された信号の第一の変化に引き続いて、目を開くのに役立つからである図2cのUIcにおける目のサイズを、図2gのUIの非常に大きな目と比較のこと。UIdにおいて、図2fにおける信号は、再び、図2cの信号を加える。これは、再び、図2gの第二の変化に引き続いて、目を開くのに役立つ。UIeにおいて、図2fの信号がもはや図2cの信号を加えない結果、図2gの振幅は戻って落ち着く。UIfにおいて、図2fの信号は、再び、図2cの信号を加える。こうして、図2gの第三の変化に引き続いて、さらに大きく目を開く。同じことが、第四と第五の変化に引き続き、UIgとUIhでも起こる。UIiにおいて、UIeで示されたのと同様にして、振幅は幾分か落ち着く。以上に、いかにしてDFEフィードバックループが、回路網10でイコライジング促進の機能を果たすかを示す。図3は、図1の別なバージョンである。ここで、差動信号の利用が分かりやすく示されている。図3も、送信機回路網の出力ドライバ5と、送信機から回路網10への典型的な送信リンク7とを明確に示す。出力ドライバ5は、図2aに示す信号のソースであり、送信リンク7は、図2bに示された信号劣化を引き起こす。図3の他の部分は、図1に示された他の部分と同じである。回路網10をより高度に発展させた実施形態10’を図4に示す。回路網10’は、アダプティブなFFEループ構成要素62、64、および、マルチプレクサ66から右方向への経路を含む。FERR回路網64は、FFE回路網30の動作を制御するための係数を提供し得る。FERR回路網64は、バッファ/整流器回路網62の出力信号に基づいて、使われる係数値を決定する。回路網62は、1つ以上の選択された特性を、基準特性と比較し、1つ以上の誤差信号を生成し、信号60が基準とどの程度ずれているかを示す。次いで、回路網64は、検出された誤差を減らす意図のある係数値を選択する。FFE回路網30に、アダプティブな能力を与えることで、回路網30は任意の幅広いイコライジングの必要性を有する信号20をイコライジングするのに適応アダプトする。リード線またはバス65aは、回路網64が他の関連回路網例えば、関連PLDコア回路網に、回路網64の様々な動作状況を指し示すフラグ信号を送ることができる。考えられるフラグ信号の例として、アダプティブループが適切に動作していないように見えるとき、アダプティブループが適切に動作しているように見えるとき、係数が安定しているとき、係数が変化しそうなときなどを含む。リード線またはバス65bは、回路網64が他の関連回路網例えば、関連PLDコア回路網に、回路網64が現在FFE回路網30に提供している係数の値を送ることができる。アダプティブループ構成要素62と64の代替として、あるいは、追加として、マルチプレクサ66を介する左方向への経路は、他の関連回路例えば、関連PLDコア回路網が、FFE回路網30で使われる1つ以上の係数の提供することを可能とする。この例の一つとして、回路網は、最初からアダプティブループ構成要素62および64とを用いて動作され得る。これは、FFE係数に、最適な値を見つけるためである。満足いく安定な動作が達成されたとき、関連回路網例えば、関連PLDコア回路網は、マルチプレクサ66を、回路網64によって供給される係数をパスすることから、リード線65cを介した関連回路網から係数例えば、最適化された値の係数を供給することに、切り換え得る。図4に示す別の特徴は、DFE回路網90によって使われる係数を、リード線91a0を介する関連回路網例えば、関連PLDコア回路網から、供給することである。さらに、図4は、DFEループの信号スケーリング機能がイコライザ機能構成要素90から分離され得る構成要素92においてことを示す。スケーラ回路網92によって実行されるスケーリングは、図2dから図2eへの信号振幅の落ち込みによって、示されている。図4は、スケーラ回路網92によって実行されるスケーリングの大きさが、他の関連回路網例えば、関連PLDコア回路網からのリード線91bによって供給される信号によって、制御され得ることを示す。図5aと図5bは、図4に示すタイプの回路網を動作する方法で、本発明の別の可能な側面に従う方法を示す。イコライジング動作の開始ステップ210時に、FFEアダプテーション構成要素30、50、62、64、66は、DFE回路網90が有効となるのに十分な程度に、信号20の目を開かせるために使われる。これは、図2cに示されるような動作に相当し得る。DFE回路網90は、その時点においては無効であり得る。バス91aは、この目的のため、有効/無効リード線を含み得る。ステップ212において、FFEアダプティブループが到達するFFE係数が、リード線65bを介して、読み取られる。ステップ214において、ステップ212で読み取られたFFE係数に、少なくとも一部は基づく適切な係数が、リード線91aおよび/または91bを介してDFE回路網90および/または92に適用される。ステップ220において、DFE回路網90/92が有効にされ、ステップ214でその回路網に供給された係数とともに動作する。ステップ220が示すように、DFE回路網90/92がラインに入って来るとき、一時的に、FFEアダプテーションを中断することも望ましいことがある。それは、その回路網の一面のみが任意の時間において、流れの中にあるようにするためである。ステップ222において、FFEアダプテーションは、再び有効になる。アダプテーションは、今では、DFEの機能を果たす。なぜなら、DFE回路網90/92の出力は、FFEアダプテーションループへの入力回路網50を介してだからである。ステップ222におけるFFEアダプテープションが再開するのは、新たなFFE係数がステップ224で、決定された結果に起因し得る。ステップ230で、これら新たなFFE係数は読み取られ、ステップ234で、安定性をテストされる。安定性の判断は、新たなFFE係数が、これら係数の以前の値と、顕著な差があるか否かに基づいて行われ得る。顕著な差がある場合は、安定性が達成されており、ステップ234からステップ250に飛ぶ。係数が相変わらず変化している場合は、安定性は未達であり、ステップ234からステップ240の経路に従って制御する。ステップ240において、新たなFFE係数情報が、新たなDFE係数情報に、対応付けられる。このDFE係数情報が、リード線91a/bを介してDFE回路網90/92に供給される。ステップ242において、FFEアダプテーションは、再び有効にされ、さらなる繰り返しのため、ステップ224に戻って制御する。ステップ250において、FFEアダプテーション上述のように、安定性がステップ234で検出された後に実行されているは、無効にされる。この時点で、マルチプレクサ66は切り替えられ得て、FFEアダプテーションループからよりも、むしろ、リード線65cからFFE係数を供給する。図5aと図5bに示し、上述した方法には、数多くの利点がある。その利点の一つは、DFEエラー伝播の通り抜けを避けることである。なぜなら、入って来る信号は、DFEの開始が許可される前にFFEによって、既に、十分に広く開かれているからである。DFEが早まって開始すると、誤って動作し得るし、その結果、間違った種類のイコライジングを確実に与え得る。これは、DFEフィードバックループを介して、間違ったイコライジング自身を永遠に続けることになる。そして、その結果、適切な動作は、決して確立されないこともあり得る。別の利点としては、イコライジング係数は、徐々に、FFEからDFEに移ることである。このアプローチは、ビットエラー率BERの更なる削減が可能となる。なぜなら、DFEシステムはFFEシステムと異なり、完全な入力スペクトルを増幅しないが、プログラムされたデータ速度に基づいて、動作するからである。さらに、別の利点は、FFEアダプテーションからDFEアダプテーションへと効率的に達成するからである。換言すれば、一つのアダプテーションがFFE用のエンジンとなり、さらには、関連PLD回路網のプログラマブル性が、DFEアダプテーションをも可能とするからでもある。FFE係数に加え、FFEフラグが、プログラムされたDFE係数の増加のみならず、その減少も可能とするPLDに読み込まれる。ただし、入って来る信号がイコライジングされ過ぎであったことを、FFEフラグが示すときは除く。図6は、プログラマブルロジックデバイスPLD300内の回路網10または10’上述したようなの説明的な実施形態である。回路網10/10’は、入力信号20を受け取り、リカバリされたデータ信号80’を、デバイス300のPLDコアまたはロジック回路網310に適用する。参照番号80’80でないが図6では使われる。なぜなら、以前の図ではいずれも、用いられたリカバリされたデータ信号80が、PLDコア310に適用される前に、さらに処理され得るからである。さらなるこのような処理のほんの一例として、リカバリされたシリアルデータ信号80は、PLDコア310への適用のため、幾つかのパラレル信号80’に変換され得る。また、PLDコア310は、例えば、図4に示す入力回路網10から、65aや65bのような信号を受け取り得る。入力回路網10は、PLDコア310から65c、91aおよび91bのような信号を受け取り得る。これもまた図4に示すようにである。上記は、本発明の原理を説明的に述べているに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、様々な改変が、当業者によって成され得ることは、理解されるべきである。例えば、CDRやCDR型回路の幅広い範囲のいずれもが、図1、図3、および、図4の構成要素70に使われ得る。"