第1電源電圧と、第2電源電圧と、前記第1電源電圧と前記第2電源電圧との間の電位である基準電位とによって動作するスイッチングアンプであって、入力信号に応じてパルス幅変調信号を出力するパルス幅変調回路と、前記基準電位に対する前記第1電源電圧から、前記基準電位に対するロジック電源電圧を生成し、前記パルス幅変調回路に供給するロジック電源回路と、前記パルス幅変調信号に応じてオンオフ動作されるスイッチング出力回路とを備え、前記パルス幅変調回路が、前記基準電位と前記ロジック電源電圧とによって動作し、第1蓄積手段、第2蓄積手段、第1出力素子および第2出力素子を有し、第1の電流により前記第1蓄積手段が充電され、かつ、第2の電流により前記第2蓄積手段が充電されることにより、前記第1出力素子および前記第2出力素子の少なくとも一方から前記パルス幅変調信号を出力するパルス発生手段と、定電流を生成し、前記スイッチング電源がオフ状態に移行される場合に前記第2電源電圧に対する前記基準電位の低下に伴い前記定電流を減少させる定電流回路と、前記入力信号と前記定電流とに基づいて、前記第1の電流と前記第2の電流との分配比を制御し、前記第1の電流による前記第1蓄積手段の充電時間、および、前記第2の電流による前記第2蓄積手段の充電時間を制御することにより、前記パルス幅変調信号のパルス幅を制御する電流分配手段とを含み、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第2電源電圧に対する前記基準電位を強制的に低下させる電源制御手段をさらに備える、スイッチングアンプ。前記基準電位に対する前記第1電源電圧を決定する第1コンデンサと、前記第2電源電圧に対する前記基準電位を決定する第2コンデンサとをさらに備え、前記電源制御手段が、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第2コンデンサの充電電圧を強制的に放電させる、請求項1に記載のスイッチングアンプ。前記電源制御手段が、前記第2コンデンサの前記基準電位に接続された端と、前記第2電源電圧のラインとの間に接続された第1トランジスタを含み、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第1トランジスタがオン状態とされることにより、前記第2コンデンサの前記基準電位に接続された端を、前記第1トランジスタを介して前記第2電源電圧のラインに接続させる、請求項2に記載のスイッチングアンプ。前記定電流回路が、第2トランジスタと、第3コンデンサと、ツェナーダイオードとを含み、前記第2トランジスタの第1端子が前記第2電源電圧のラインに接続され、前記第2トランジスタの第2端子が前記電流分配手段に接続され、前記第2トランジスタの制御端子が前記第3コンデンサを介して前記第2電源電圧のラインに接続され、かつ、前記ツェナーダイオードのカソードと前記基準電位とに接続され、前記ツェナーダイオードのアノードが前記第2電源電圧のラインに接続され、前記第2トランジスタの第2端子を流れる電流が前記定電流であり、前記基準電位が前記ツェナーダイオードのツェナー電圧によって決定される所定電圧未満であるとき、前記第2トランジスタの制御端子の電圧が前記第2電源電圧に対する前記基準電位の低下と共に低下し、前記定電流を減少させる、請求項1~3のいずれかに記載のスイッチングアンプ。前記第1蓄積手段および前記第2蓄積手段がコンデンサであり、前記第1出力素子および第2出力素子がインバータであり、前記第1蓄積手段の一端が前記第1出力素子の入力に接続され、前記第1出力素子の出力が前記第2蓄積手段の一端に接続され、前記第2蓄積手段の他端が前記第2出力素子の入力に接続され、前記第2出力素子の出力が前記第1蓄積手段の他端に接続されており、前記スイッチングアンプが電源オフ状態に移行される場合に前記第2電源電圧に対する前記基準電位を強制的に低下させることにより、前記ロジック電源電圧が低下して前記1出力素子および前記第2出力素子の閾値電圧が前記第1蓄積手段および前記第2蓄積手段の放電時の最低電圧未満となる前に、前記定電流回路が前記定電流を減少させる、請求項1~4のいずれかに記載のスイッチングアンプ。本発明は上記従来の課題を解決するためになされたものであり、その目的は、電源オフ状態に移行する際に、2つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、動作を開始することができないという問題を解決するスイッチングアンプを提供することである。本発明の好ましい実施形態によるスイッチングアンプは、第1電源電圧と、第2電源電圧と、前記第1電源電圧と前記第2電源電圧との間の電位である基準電位とによって動作するスイッチングアンプであって、入力信号に応じてパルス幅変調信号を出力するパルス幅変調回路と、前記基準電位に対する前記第1電源電圧から、前記基準電位に対するロジック電源電圧を生成し、前記パルス幅変調回路に供給するロジック電源回路と、前記パルス幅変調信号に応じてオンオフ動作されるスイッチング出力回路とを備える。前記パルス幅変調回路は、パルス発生手段と、定電流回路と、電流分配手段とを備える。前記パルス発生手段は、前記基準電位と前記ロジック電源電圧とによって動作し、第1蓄積手段、第2蓄積手段、第1出力素子および第2出力素子を有し、第1の電流により前記第1蓄積手段が充電され、かつ、第2の電流により前記第2蓄積手段が充電されることにより、前記第1出力素子および前記第2出力素子の少なくとも一方から前記パルス幅変調信号を出力する。前記定電流回路は、定電流を生成し、前記スイッチング電源がオフ状態に移行される場合に前記第2電源電圧に対する前記基準電位の低下に伴い前記定電流を減少させる。前記電流分配手段は、前記入力信号と前記定電流とに基づいて、前記第1の電流と前記第2の電流との分配比を制御し、前記第1の電流による前記第1蓄積手段の充電時間、および、前記第2の電流による前記第2蓄積手段の充電時間を制御することにより、前記パルス幅変調信号のパルス幅を制御する。前記スイッチングアンプは、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第2電源電圧に対する前記基準電位を強制的に低下させる電源制御手段をさらに備える。電源制御手段は、スイッチングアンプが電源オフ状態に移行する場合に、第2電源電圧に対する基準電位を強制的に低下させる。強制的に低下とは、スイッチングアンプを電源オフ状態にすることによって自然に第2電源電圧に対する基準電位が低下するのを待つことなく、直ちに第2電源電圧に対する基準電位を低下させることを意味する。一方、基準電位に対する第1電源電圧は、強制的には低下させずに、スイッチングアンプを電源オフ状態にすることによって従来通り自然に低下する。従って、基準電位に対する第1電源電圧によって生成される基準電位に対するロジック電源電圧は、基準電位と同じだけ低下していくので、基準電位から見たロジック電源電圧は固定された電圧値を維持する。ここで、第2電源電圧に対する基準電位を強制的に低下させると、定電流回路は、第2電源電圧に対する基準電位の低下に伴い、定電流を減少させる。これにより、第1蓄積手段および第2蓄積手段へ供給される第1の電流および第2の電流を減少させる。従って、基準電位から見たロジック電源電圧が低下しないうちにつまり第1出力素子および第2出力素子の閾値電圧が、第1蓄積手段および第2蓄積手段の放電時の最低電圧未満となってしまう前に、第1の電流および第2の電流を減少させることで、パルス発生手段の動作を正常な状態で終了させることができる。つまり、第1の出力素子および第2の出力素子の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。好ましい実施形態においては、前記基準電位に対する前記第1電源電圧を決定する第1コンデンサと、前記第2電源電圧に対する前記基準電位を決定する第2コンデンサとをさらに備え、前記電源制御手段が、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第2コンデンサの充電電圧を強制的に放電させる。電源制御手段は、スイッチングアンプが電源オフ状態に移行される場合に、第2コンデンサの充電電圧を強制的に放電させるので、第2電源電圧に対する基準電位を強制的に低下させることができる。好ましい実施形態においては、前記電源制御手段が、前記第2コンデンサの前記基準電位に接続された端と、前記第2電源電圧のラインとの間に接続された第1トランジスタを含み、前記スイッチングアンプが電源オフ状態に移行される場合に、前記第1トランジスタがオン状態とされることにより、前記第2コンデンサの前記基準電位に接続された端を、前記第1トランジスタを介して前記第2電源電圧のラインに接続させる。スイッチングアンプが電源オフ状態に移行する場合に、第1トランジスタがオン状態になり、第2コンデンサの基準電位に接続された端が、第1トランジスタを介して第2電源電圧のラインに接続されるので、第2コンデンサの電圧が第1トランジスタを介して第2電源電圧のラインに放電される。従って、第2電源電圧に対する基準電位を強制的に低下させることができる。好ましい実施形態においては、前記定電流回路が、第2トランジスタと、第3コンデンサと、ツェナーダイオードとを含み、前記第2トランジスタの第1端子が前記第2電源電圧のラインに接続され、前記第2トランジスタの第2端子が前記電流分配手段に接続され、前記第2トランジスタの制御端子が前記第3コンデンサを介して前記第2電源電圧のラインに接続され、かつ、前記ツェナーダイオードのカソードと前記基準電位とに接続され、前記ツェナーダイオードのアノードが前記第2電源電圧のラインに接続され、前記第2トランジスタの第2端子を流れる電流が前記定電流であり、前記基準電位が前記ツェナーダイオードのツェナー電圧によって決定される所定電圧未満であるとき、前記第2トランジスタの制御端子の電圧が前記第2電源電圧に対する前記基準電位の低下と共に低下し、前記定電流を減少させる。定電流回路は、ツェナーダイオードがオン状態であるときに、第2トランジスタの制御端子にツェナーダイオードのカソード電圧が供給されることにより、定電流を発生させる。第2電源電圧に対する基準電位が強制的に低下され、ツェナーダイオードのツェナー電圧によって決定される所定電圧未満になると、第3コンデンサの電圧が基準電位のラインへと放電されることにより、第2トランジスタの制御端子に供給される電圧が第2電源電圧に対する基準電位の低下に伴い低下する。従って、第2電源電圧に対する基準電位の低下に伴い、定電流を減少させることができる。好ましい実施形態においては、前記第1蓄積手段および前記第2蓄積手段がコンデンサであり、前記第1出力素子および第2出力素子がインバータであり、前記第1蓄積手段の一端が前記第1出力素子の入力に接続され、前記第1出力素子の出力が前記第2蓄積手段の一端に接続され、前記第2蓄積手段の他端が前記第2出力素子の入力に接続され、前記第2出力素子の出力が前記第1蓄積手段の他端に接続されており、前記スイッチングアンプが電源オフ状態に移行される場合に前記第2電源電圧に対する前記基準電位を強制的に低下させることにより、前記ロジック電源電圧が低下して前記1出力素子および前記第2出力素子の閾値電圧が前記第1蓄積手段および前記第2蓄積手段の放電時の最低電圧未満となる前に、前記定電流回路が前記定電流を減少させる。基準電位から見たロジック電源電圧が低下しないうちにつまり第1出力素子および第2出力素子の閾値電圧が、第1蓄積手段および第2蓄積手段の放電時の最低電圧未満となってしまう前に、第1の電流および第2の電流を減少させることで、パルス発生手段の動作を正常な状態で終了させることができる。つまり、第1の出力素子および第2の出力素子の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。本発明の好ましい実施形態によると上記いずれかの構成を有することにより、電源オフ状態に移行する際に、2つの出力素子の入力が共にハイレベルになり、次に電源オン状態に移行する際に、動作を開始することができないとい問題を解決するスイッチングアンプを提供することができる。以下、本発明の好ましい実施形態について、図面を参照して具体的に説明するが、本発明はこれらの実施形態には限定されない。図1は、本発明の好ましい実施形態によるスイッチングアンプ10を示す概略回路ブロック図である。スイッチングアンプ10は、パルス幅変調回路11、ロジック電源回路12、ドライバ13、スイッチング出力回路14、LPFLowPassFilter15、および、電源制御手段16を概略備える。スイッチングアンプ10は、例えば単電源によって動作する。すなわち、スイッチングアンプ10は、第1電源電圧V1例えば24Vと、第2電源電圧V2例えば0V接地電位と、基準電位V3とによって動作する。基準電位V3は、第1電源電圧V1と第2電源電圧V2との間の電位であり、第2電源電圧V2に対する第1電源電圧V1を抵抗R101とR102とによって分圧することによって生成される。基準電位V3は、例えば12Vである。なお、これに限定されず、正負電源が採用される場合、第1電源電圧V1が12V、第2電源電圧V2が-12V、基準電位V3が0V接地電位であってもよい。詳細には、コンデンサC101は、基準電位V3に対する第1電源電圧V1を決定するためのコンデンサであり、一端が第1電源電圧V1ラインに接続され、他端が基準電位V3ラインに接続されている。コンデンサC102は、第2電源電圧V2に対する基準電位V3を決定するためのコンデンサであり、一端が基準電位V3ラインに接続され、他端が第2電源電圧V2ラインに接続されている。第1電源電圧V1ラインには図示しない電源回路から第1電源電圧V1が供給され、第2電源電圧V2ラインには図示しない電源回路から第2電源電圧V2が供給されている。第1電源電圧V1から第2電源電圧V2を減算した電圧が抵抗R101、R102によって分圧され、基準電位V3として、基準電位V3ラインに供給される。パルス幅変調回路11は、入力信号であるオーディオ信号inをパルス幅変調して第1のPWM信号OUT1および第2のPWM信号OUT2を生成する。第1のPWM信号OUT1および第2のPWM信号OUT2は、通常、一方がハイレベルの信号である場合に他方がローレベルの信号である。パルス幅変調回路11は、第1電源電圧V1と、基準電位V3と、第2電源電圧V2とによって動作する。パルス幅変調回路11のインバータINV1、INV2後述は、ロジック電源回路12からのロジック電源電圧Vddと基準電位V3とによって動作する。なお、パルス幅変調回路11は、PWM信号OUT1およびPWM信号OUT2の少なくとも一方を出力すればよい。ロジック電源回路12は、第1電源電圧V1と基準電位V3とによって動作し、基準電位V3に対する第1電源電圧V1から、パルス幅変調回路11のインバータINV1、INV2の動作電圧である基準電位V3に対するロジック電源電圧Vddを生成し、パルス幅変調回路11に供給する。なお、パルス幅変調回路11と、ロジック電源回路12との詳細は、図2を参照して後述する。ドライバ13は、第1のPWM信号OUT1および第2のPWM信号OUT2が入力され、スイッチング出力回路14の各スイッチ素子を駆動するための駆動信号DRV1およびDRV2を出力する。ドライバ13は、第1電源電圧V1と第2電源電圧V2とによって動作する。スイッチング出力回路14は、第1電源電圧V1と第2電源電圧V2との間に接続され、駆動信号DRV1、DRV2に応答して、第1電源電圧V1または第2電源電圧V2をLPF15に出力する。スイッチング出力回路14は、第1電源電圧V1と第2電源電圧V2との間に接続された2つのスイッチ素子特に限定されないが、例えば、nchMOSFET、pchMOSFETを有する。LPF15は、スイッチング出力回路14の出力端とスイッチングアンプ10の出力端との間に接続され、スイッチング出力回路14から出力される電圧から高周波成分を除去し、外部接続されるスピーカー等の負荷に音声信号を出力する。LPF15は、図示しないコイルおよびコンデンサを含む。図2は、パルス幅変調回路11およびロジック電源回路12を示す回路図である。パルス幅変調回路11は、パルス発生手段21、および、変調手段22を含む。パルス発生手段21および変調手段22は、無安定マルチバイブレータを使用したPWM回路を構成する。パルス発生手段21は、電流I1および電流I2により、コンデンサ第1蓄積手段C1、コンデンサ第2蓄積手段C2を充放電し、第1出力素子および第2出力素子からハイレベルまたはローレベルの2つのレベルを有するパルスを出力する。第1出力素子、第2出力素子は、本例では、インバータINV1、INV2である。インバータINV1、INV2は、入力電圧が閾値電圧以上になるとローレベルの信号を出力し、入力電圧が閾値未満になるとハイレベルの信号を出力する素子である。インバータINV1、INV2は、一方のインバータがハイレベルを出力するときに、他方のインバータがローレベルを出力する動作を繰り返すことにより、それぞれパルスを出力する。パルス発生手段21は、インバータINV1、INV2、コンデンサC1、C2、ダイオードD1、D2を含み、コンデンサC1、C2の充電時間に対応した幅のパルスを出力する。インバータINV1、INV2は、ロジック電源回路12からのロジック電源電圧Vddと基準電位V3とによって動作する。インバータINV1、INV2の閾値電圧はVdd/2である。インバータINV1は、出力がコンデンサC2の一端に接続され、入力がコンデンサC1の一端とトランジスタQ1のコレクタとに接続されている。インバータINV2は、出力がコンデンサC1の他端に接続され、入力がコンデンサC2の他端とトランジスタQ2のコレクタとに接続されている。ダイオードD1は、ロジック電源電圧VddのラインとコンデンサC1の一端との間に接続され、ダイオードD2は、ロジック電源電圧VddのラインとコンデンサC2の他端との間に接続されている。変調手段22は、入力信号例えば、オーディオ信号inに基づいて電流I1と電流I2との分配比を制御することにより、インバータINV1、INV2の出力パルスのパルス幅を変化させる。変調手段22は、定電流回路23と、第1電流分配回路24と、第2電流分配回路25とを含む。第1電流分配回路24と第2電流分配回路25とは、電流分配手段を構成する。定電流回路23は、第1電源電圧V1、第2電源電圧V2、および基準電位V3に接続されており、トランジスタQ3のベース電圧、第2電源電圧V2および抵抗R1によって、定電流Iを発生させる。定電流回路23は、第2電源電圧V2に対する基準電位V3が所定電圧未満になると、第2電源電圧V2に対する基準電位V3の低下に伴い、トランジスタQ3のベース電圧が低下し、定電流Iを減少させる。定電流回路23は、トランジスタQ3、Q4、Q5、Q9と、抵抗R1、R2、R3、R4、R18と、コンデンサC3と、ツェナーダイオードD3とを含む。トランジスタQ3は、エミッタが抵抗R1を介して第2電源電圧V2ラインに接続され、コレクタが第1電流分配回路24に接続され、ベースが抵抗R2とツェナーダイオードD3のカソードとコンデンサC3とトランジスタQ9のベースとの接続点に接続されている。トランジスタQ4は、エミッタが第1電源電圧V1ラインに接続され、コレクタが抵抗R2に接続され、ベースがトランジスタQ5のコレクタに接続されている。トランジスタQ5は、エミッタが基準電位V3ラインに接続され、ベースが抵抗R3を介して基準電位V3ラインに接続され、かつ、抵抗R4を介してロジック電源電圧Vddラインに接続されている。トランジスタQ9は、エミッタが抵抗R18を介して第2電源電圧V2ラインに接続され、コレクタが基準電位V3ラインに接続されている。トランジスタQ5はベースにロジック電源電圧Vddが供給されオン状態となり、トランジスタQ4がオン状態になるので、第1電源電圧V1が抵抗R2を介してツェナーダイオードD3のカソードに供給され、ツェナーダイオードD3がオン状態となる。これにより、ツェナーダイオードD3のツェナー電圧例えば5VがトランジスタQ3のベースに供給される。トランジスタQ3は、ベースに供給される電圧に応じてコレクタ電流である定電流Iを生成する。スイッチング電源10が電源オフ状態に移行する際に、定電流回路23は、電源制御手段16によって第2電源電圧V2に対する基準電位V3が強制的に低下され、基準電位V3がツェナーダイオードD3のツェナー電圧からトランジスタQ9のベース-コレクタ間電位を差し引いた電圧に達すると、コンデンサC3の電圧がトランジスタQ9のベース-コレクタを介して基準電位V3ラインへと放電される。同様に、コンデンサC3の電圧は、抵抗R2、トランジスタQ4、Q5を介して基準電位V3ラインへと放電される。その結果、トランジスタQ3のベースに供給される電圧が、基準電位V3の低下と共に低下して、定電流Iが減少する。第1電流分配回路24は、トランジスタQ6、Q7と、抵抗R8~R11とを含む。トランジスタQ6は、ベースに入力信号inが入力され、コレクタが抵抗R10を介して第1電源電圧V1ラインに接続され、かつ、トランジスタQ1のベースに接続され、エミッタが抵抗R8に接続されている。トランジスタQ7は、ベースが基準電位V3ラインに接続され、コレクタが抵抗R11を介して第1電源電圧V1ラインに接続され、かつ、トランジスタQ2のベースに接続され、エミッタが抵抗R9に接続されている。電流I1aはトランジスタQ6のコレクタ電流であり、電流I2aはトランジスタQ7のコレクタ電流であり、電流I1aと電流I2aとの和は、定電流回路23で発生される定電流Iに等しい。トランジスタQ6のベースに入力信号inが与えられることにより、電流I1aと電流I2aとの定電流Iからの分配比が入力信号inに応じて制御される。第2電流分配回路25は、トランジスタQ1、Q2と、抵抗R12、R13、R14とを含む。トランジスタQ1は、ベースがトランジスタQ6のコレクタと抵抗R10との接続点に接続され、エミッタが抵抗R12に接続され、コレクタがコンデンサC1の一端とインバータINV1の入力とに接続されている。トランジスタQ2は、ベースがトランジスタQ7のコレクタと抵抗R11との接続点に接続され、エミッタが抵抗R13に接続され、コレクタがコンデンサC2の他端とインバータINV2の入力とに接続されている。抵抗R14は、一端が抵抗R12とR13とに接続され、他端が第1電源電圧V1ラインに接続されている。電流I1はトランジスタQ1のコレクタ電流であり、電流I2はトランジスタQ2のコレクタ電流である。電流I1は、トランジスタQ6のコレクタ電流である電流I1aに応じてすなわち比例して変化する。電流I2は、トランジスタQ7のコレクタ電流である電流I2aに応じてすなわち比例して変化する。従って、電流I1、I2は、実質的に、第1電源電圧V1に基づく電流が、入力信号inに応じて分配比が決定されていると言える。その結果、入力信号inの振幅によって、コンデンサC1およびC2の第1電流I1および第2電流I2による充電時間が制御され、インバータINV1、INV2の出力パルスのパルス幅を変化させることができる。ロジック電源回路12は、トランジスタQ8と、抵抗R15と、コンデンサC4、C5、C6と、ツェナーダイオードD4とを含む。トランジスタQ8は、ベースがコンデンサC5を介して基準電位V3ラインに接続され、かつ、抵抗R15とツェナーダイオードD4のカソードとの接続点に接続され、エミッタがコンデンサC4に接続され、コレクタが抵抗R15を介してツェナーダイオードD4のカソードに接続され、かつ、第1電源電圧V1ラインとコンデンサC6とに接続されている。ツェナーダイオードD4のアノードは、基準電位V3ラインに接続されている。コンデンサC5の他端とコンデンサC6の他端とは、基準電位V3ラインに接続されている。ロジック電源回路12は、第1電源電圧V1および基準電位V3が供給され、ツェナーダイオードD4のカソードにツェナー電圧例えば5.6V以上の電圧が供給されると、ツェナーダイオードD4がオン状態となり、ツェナー電圧がトランジスタQ8のベースに供給される。これにより、トランジスタQ8はオン状態になり、コンデンサC4には、ツェナー電圧からトランジスタQ8の電圧を減算した電圧例えば基準電位V35V=17Vでありが充電され、ロジック電源電圧Vddとしてパルス幅変調回路11の各部へと供給される。なお、ロジック電源電圧Vddは、コンデンサC4の電圧-トランジスタQ8のベース-エミッタ間電圧=V35-0.6Vである。図1に示すように、電源制御手段16は、スイッチングアンプ10が電源オン状態から電源オフ状態に移行する際に、第2電源電圧V2に対する基準電位V3を強制的に低下させる。電源オフ状態は、マイコン等の制御手段のみに電源電圧を供給するスタンバイ状態であってもよい。強制的に低下とは、スイッチングアンプ10を電源オフ状態にすることによって自然に第2電源電圧V2に対する基準電位V3が放電されて低下するのを待つことなく、直ちに第2電源電圧V2に対する基準電位を放電させて低下させることを意味する。詳細には、電源制御手段16は、第2電源電圧V2に対する基準電位V3を決定するコンデンサC102の電圧を強制的に放電させることにより、第2電源電圧V2に対する基準電位V3を強制的に低下させる。電源制御手段16は、トランジスタQ101と、ダイオードD101と、抵抗R103、R104、R105と、スイッチ手段SWとを概略含む。トランジスタQ101は、ベースが抵抗R103を介して基準電位V3ラインに接続され、かつ、ダイオードD101のアノードに接続され、エミッタが抵抗R105を介して基準電位V3ラインに接続され、コレクタが第2電源電圧V2ラインに接続されている。ダイオードD101のカソードは、抵抗R104を介して第2電源電圧V2ラインに接続され、かつ、スイッチ手段SWを介して第1電源電圧V1ラインに接続されている。スイッチSWは、例えば、ユーザ操作によって電源スイッチがオン状態/オフ状態に切り換えられることに連動して、オン状態/オフ状態に制御される機械式スイッチであるが、これに限定されず、マイコン等の制御手段からの制御信号によってオン状態/オフ状態に制御されるものでもよい。スイッチ手段SWは、スイッチングアンプ10が電源オン状態のときにオン状態となり、ダイオードD101のカソードに第1電源電圧V1つまりハイレベルの電圧を供給する。従って、ダイオードD101はオフ状態となり、トランジスタQ101はベースに基準電位V3が供給されて、オフ状態になる。従って、コンデンサC102は強制的に放電されない。一方、スイッチ手段SWは、スイッチングアンプ10が電源オフ状態のときにオフ状態となり、ダイオードD101のカソードに第2電源電圧V2つまりローレベルの電圧を供給する。従って、ダイオードD101はオン状態になり、トランジスタQ101はベースに第2電源電圧V2が供給され、オン状態になる。従って、コンデンサC102は、抵抗R105、トランジスタQ101のエミッタ-コレクタを介して第2電源電圧V2ラインに接続された状態になるので、強制的に放電される。一方、基準電位V3に対する第1電源電圧V1は、強制的には低下せずに、スイッチングアンプ10を電源オフ状態にすることによって自然に低下する。つまり、コンデンサC101は強制的には放電されない。従って、ロジック電源電圧Vddは、基準電位V3と同じだけ低下していくので、基準電位V3から見ると固定した値を維持する。例えば、基準電位V3から見たロジック電源電圧Vddは5Vに維持される。第2電源電圧V2に対する基準電位V3を強制的に低下させ、基準電位V3に対する第1電源電圧V1を強制的には低下させないことによって、基準電位V3から見たロジック電源電圧Vddが低下しないうちにつまり、基準電位V3から見たロジック電源電圧VddがダイオードD1、D2の両端電圧の2倍の電圧未満になるよりも前に、定電流回路23が生成する定電流Iを十分に減少させ、コンデンサC1、C2へと供給される電流I1、I2を十分に減少させることができる。その結果、コンデンサC1、C2の充電電圧が共にインバータINV1、INV2の閾値電圧Vth未満にならないことを防止し、インバータINV1の入力、インバータINV2の入力が共にハイレベルとなることを防止することができる。以上の構成を有するスイッチングアンプ10についてその動作を説明する。まず、図3を参照してパルス幅変調回路11の基本的な動作を説明する。図3におけるA~Dの各電圧波形は、図2のパルス幅変調回路11の各点A~Dの電圧波形を示している。時刻t1~t2において、電流I1はコンデンサC1へと流れ、コンデンサC1を充電する。コンデンサC1が充電されることにより、A点電圧は徐々に上昇していく。時刻t2において、インバータINV1の入力A点電圧がインバータINV1の閾値電圧Vth以上になり、インバータINV1の出力B点電圧がハイレベルからローレベルに反転する。インバータINV1の出力がローレベルになると、コンデンサC2が瞬間的に放電し、コンデンサC2を介してインバータINV1の出力に接続されているインバータINV2の入力C点電圧がローレベルになり、インバータINV2の出力D点電圧がローレベルからハイレベルに反転する。インバータINV2の出力がハイレベルに反転すると、インバータINV1の入力A点電圧がハイレベルになる。時刻t2~t3において、電流I2はコンデンサC2へと流れ、コンデンサC2を充電する。コンデンサC2が充電されることにより、C点電圧は徐々に上昇していく。時刻t3において、インバータINV2の入力C点電圧がインバータINV2の閾値電圧Vth以上になり、インバータINV2の出力D点電圧がハイレベルからローレベルに反転する。インバータINV2の出力がローレベルになると、コンデンサC1が瞬間的に放電しなお、実際にはコンデンサC2の放電は、B点電圧が5Vになったときt1~t2、5.6V以上の電荷がダイオードD2を介してロジック電源へと抜けることで実行される、コンデンサC1を介してインバータINV2の出力に接続されているインバータINV1の入力A点電圧がローレベルになり、インバータINV1の出力B点電圧がローレベルからハイレベルに反転する。インバータINV1の出力がハイレベルに反転すると、インバータINV2の入力C点電圧がハイレベルになる。コンデンサC1の充電によりインバータINV1の入力がローレベルから閾値電圧Vthまで達する時間は電流I1の大きさによって制御され、コンデンサC2の充電によりインバータINV2の入力がローレベルから閾値電圧Vthまで達する時間は電流I2の大きさによって制御される。この動作を繰り返すことにより、インバータINV1、INV2からはハイレベルまたはローレベルのパルスを交互に出力する。なお、例えば時刻t2において、インバータINV1の入力A点電圧がハイレベルに反転するが、このときの電圧値は、閾値電圧Vthにロジック電源電圧Vddを加算した電圧値となる例えば基準電位V3から見た場合に2.55=7.5V。そして、時刻t2~t3の期間に、インバータINV1の入力A点電圧は、ダイオードD1を介してロジック電源電圧Vddラインへと放電されるので、ロジック電源電圧VddにダイオードD1の両端電圧例えば0.6Vを加算した電圧例えば基準電位V3から見た場合に5.6Vに落ち着く。従って、時刻t3において、インバータINV1の入力A点電圧は、ハイレベルからローレベルに瞬間的に反転するが、完全に基準電位V3まで低下せず、基準電位V3ダイオードD1の両端電圧例えば0.6Vまでしか低下しない。次に、スイッチングアンプ10を電源オフ状態に移行させる場合に、コンデンサC102の電圧を強制的に放電させる動作を説明する。図4は、スイッチングアンプ10を電源オフ状態にする場合における、第1電源電圧V1、ロジック電源電圧Vdd、基準電位V3、トランジスタQ3のベース電圧、および、第2電源電圧V2の変化を示す実測値である。図4において横軸は時刻、縦軸は電圧値である。スイッチングアンプ10が電源オフ状態にされるとき、図1の電源制御手段16において、スイッチ手段SWがオフ状態とされる。従って、ダイオードD101のカソードは、第1電源電圧V1ラインから開放され、抵抗R104を介して第2電源電圧V2に電圧が引き下げられる。ダイオードD101は、アノードがカソードに対して電位が高くなるので、オン状態となる。トランジスタQ101は、ベース-エミッタにダイオードD101、抵抗R104を介して電流が流れ、オン状態になる。その結果、コンデンサC102の基準電位V3に接続されている端は、抵抗R105、トランジスタQ101のエミッタ-コレクタを介して、第2電源電圧V2ラインに接続される。従って、コンデンサC102の電圧は、第2電源電圧V2ラインに対して、強制的に放電される。一方、コンデンサC101は、電源制御手段16によっても、強制的に放電される経路が形成されず、従来通り自然に放電されて低下していくだけであるので、その結果、コンデンサC102の電圧がコンデンサC101の電圧よりも先に放電されて低下される。図4に示すように、コンデンサC102の電圧が強制的に放電され低下することによって、第1電源電圧V1と、基準電位V3とが共に低下する。第1電源電圧V1は、コンデンサC101の電圧とコンデンサC102の電圧との和に相当し、基準電位V3はコンデンサC102の電圧に相当するからである。図2に示すように、定電流回路23は第2電源電圧V2に対する第1電源電圧V1によって定電流Iを生成している。すなわち、ツェナーダイオードD3はアノードが第2電源電圧V2ラインに接続され、カソードが第1電源電圧V1ラインに接続されている。しかしながら、ツェナーダイオードD3のカソードは、トランジスタQ9のベース-コレクタを介して基準電位V3にも接続されている。従って、第2電源電圧V2に対する基準電位V3が低下して、基準電位V3がツェナーダイオードD3のツェナー電圧からトランジスタQ9のベース-コレクタ間電位を差し引いた電圧に達すると、コンデンサC3の電圧がトランジスタQ9のベース-コレクタを介して基準電位V3ラインへと放電される。同様に、コンデンサC3の電圧は、抵抗R2、トランジスタQ4、Q5を介して基準電位V3ラインへと放電される。その結果、トランジスタQ3のベースに供給される電圧が、基準電位V3の低下と共に低下して、定電流Iが減少する。一方、ロジック電源回路12は基準電位V3に対する第1電源電圧V1によってロジック電源電圧Vddを生成している。図4に示すように、ロジック電源電圧Vddは、基準電位V3にツェナーダイオードD4のツェナー電圧を加算し、トランジスタQ8での電圧を減算した電圧となるロジック電源電圧Vddは、コンデンサC4の電圧-トランジスタQ8のベース-エミッタ間電圧=V35-0.6V。つまり、コンデンサC102の電圧が強制的に放電されても、コンデンサC101の電圧が強制的には放電されないので、ツェナーダイオードD4のカソード電圧がツェナー電圧未満にならない限り基準電位V3から見たロジック電源電圧Vddは固定され、低下してない。インバータINV1、INV2は、ロジック電源電圧Vddと基準電位V3とによって動作し、閾値電圧Vthは基準電位V3に対するロジック電源電圧Vddの1/2である。従って、インバータINV1、INV2の閾値電圧Vthも低下しない。例えば、基準電位V3から見たロジック電源電圧Vddは例えば5Vに固定されているので、閾値電圧Vthは2.5Vを維持する。従って、コンデンサC102を強制的に放電させ、コンデンサC101を強制的には放電させないことにより、インバータINV1、INV2の閾値電圧VthをダイオードD1、D2の両端電圧未満に低下させることなく、コンデンサC1、C2へと流れる電流I1、I2を減少させることができる。その結果、基準電位V3から見たロジック電源電圧Vddが低下しないうちにつまりインバータINV1、INV2の閾値電圧Vthが、コンデンサC1、C2の放電時の最低電圧ダイオードのD1、D2の両端電圧未満となってしまう前に、第1の電流I1および第2の電流I2を減少させることで、パルス発生手段21の動作を正常な状態で終了させることができる。つまり、インバータINV1、INV2の両入力が共にハイレベルとなることが防止され、パルス幅変調回路が動作できなくなることを防止できる。以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態には限定されない。例えば、第1および第2の出力素子は、トランジスタやMOSFET等のスイッチ素子でもよい。さらに、第1の出力素子および第2の出力素子の入力が共にローレベルのときに発振が停止する構成にも、本発明が適用される。つまり、本実施形態のハイレベルとローレベルとを入れ替えた場合にも適用され得る。