"所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第1トランジスタと、前記第1トランジスタと並列に接続され、一端側が所定の高電位側に接続された第1抵抗部と、前記第1抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第1トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第2トランジスタと、前記第1トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、前記第2トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第2抵抗部と、を備え、前記検出抵抗を流れる電流に応じた対応電流を前記第1抵抗部及び前記第2抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第1抵抗部及び前記第2抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、第3トランジスタと第4トランジスタとが対をなして配置されるトランジスタ対と、前記検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部と、を備え、前記トランジスタ対において、前記第3トランジスタのコレクタ端子又はドレイン端子が前記第1トランジスタのエミッタ端子又はソース端子側に接続され、前記第3トランジスタのエミッタ端子又はソース端子が前記定電流源側に配されるように、前記第1トランジスタと前記定電流源との間に前記第3トランジスタが直列に接続され、前記第4トランジスタのエミッタ端子又はソース端子が前記第2トランジスタのコレクタ端子又はドレイン端子側に接続され、前記第4トランジスタのコレクタ端子又はドレイン端子が前記第2抵抗部側に配されるように、前記第2トランジスタと前記第2抵抗部との間に前記第4トランジスタが直列に接続され、前記第3トランジスタのベース端子又はゲート端子と前記第4トランジスタのベース端子又はゲート端子とが共通接続されており、前記駆動電圧生成部が、前記第3トランジスタと前記第4トランジスタとの共通接続部に対し、前記検出抵抗の高電位側よりも低くグランドよりも高い前記駆動電圧を印加するように構成されていることを特徴とする電流電圧変換回路。所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第1トランジスタと、前記第1トランジスタと並列に接続され、一端側が所定の高電位側に接続された第1抵抗部と、前記第1抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第1トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第2トランジスタと、前記第1トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、前記第2トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第2抵抗部と、を備え、前記検出抵抗を流れる電流に応じた対応電流を前記第1抵抗部及び前記第2抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第1抵抗部及び前記第2抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、第3トランジスタと第4トランジスタとが対をなして配置される複数のトランジスタ対と、前記検出抵抗の高電位側よりも低くグランドよりも高い複数段階の駆動電圧を生成する駆動電圧生成部と、を備え、前記トランジスタ対において、複数の前記第3トランジスタは、コレクタ端子又はドレイン端子が前記第1トランジスタのエミッタ端子又はソース端子側に配され、エミッタ端子又はソース端子が前記定電流源側に配されるように、前記第1トランジスタと前記定電流源との間に直列に接続され、複数の前記第4トランジスタは、エミッタ端子又はソース端子が前記第2トランジスタのコレクタ端子又はドレイン端子側に配され、コレクタ端子又はドレイン端子が前記第2抵抗部側に配されるように、前記第2トランジスタと前記第2抵抗部との間においてそれぞれが各第3トランジスタと対をなすように直列に接続され、各トランジスタ対において、前記第3トランジスタのベース端子又はゲート端子と、前記第4トランジスタのベース端子又はゲート端子とが共通接続されており、前記駆動電圧生成部が、複数の前記トランジスタ対における各第3トランジスタと各第4トランジスタとの各共通接続部に対し、前記検出抵抗の高電位側よりも低く前記グランドよりも高い前記駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加することを特徴とする電流電圧変換回路。前記駆動電圧生成部は、前記検出抵抗の高電位側と前記グランドの間に直列に接続された複数の抵抗により分圧電圧を生成し、その分圧電圧を前記共通接続部に印加することを特徴とする請求項1又は請求項2に記載の電流電圧変換回路。前記第1トランジスタのベースエミッタ間電圧と前記第2トランジスタのベースエミッタ間電圧が略同一とされていることを特徴とする請求項1から請求項3のいずれか一項に記載の電流電圧変換回路。前記トランジスタ対は、前記第3トランジスタと前記第4トランジスタの静特性が一致していることを特徴とする請求項1から請求項4のいずれか一項に記載の電流電圧変換回路。前記第1トランジスタ及び前記第3トランジスタは、NPN型のバイポーラトランジスタ又はNチャネル型MOSトランジスタであり、前記第2トランジスタ及び前記第4トランジスタはPNP型のバイポーラトランジスタ又はPチャネル型のMOSトランジスタであることを特徴とする請求項1から請求項5のいずれか一項に記載の電流電圧変換回路。前記第1抵抗部の一端側が前記検出抵抗の高電位側に接続され、前記検出抵抗と共通の電源により電圧が印加されることを特徴とする請求項1から請求項6のいずれか一項に記載の電流電圧変換回路。前記駆動電圧生成部は、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように前記共通接続部に対して前記駆動電圧が印加されるように構成されていることを特徴とする請求項1から請求項7のいずれか一項に記載の電流電圧変換回路。特許文献1の構成では、検出抵抗Rsenseの両端の電圧が変化しても確実に電流を検出し得ることを目的としているが、オペアンプによる差動増幅を用いた検出方式を採用しており、基本的に回路構成の大型化を伴うものとなっている。一方、図6のようなオペアンプを用いていない回路により、電流値を電圧信号に変換して出力することもできる。この回路は、シャント抵抗110を流れる電流Iを出力電圧Voutに変換するIV変換回路として構成されており、NPNトランジスタTr1’のコレクタがシャント抵抗110の高電位側に接続されており、NPNトランジスタTr1’のベースがシャント抵抗110の低電位側に接続されている。また、NPNトランジスタTr1’のエミッタには定電流源101が接続されている。更に、シャント抵抗110の高電位側及びNPNトランジスタTr1’のコレクタに抵抗111の一端側が接続され、他端側がPNPトランジスタTr2’のエミッタに接続されている。また、PNPトランジスタTr2’のベースは、NPNトランジスタTr1’と定電流源101の間に接続されている。そして、PNPトランジスタTr2’のコレクタには、抵抗112の一端側が接続され、この抵抗112の他端側が接地されており、PNPトランジスタTr2’のコレクタと抵抗112との間の電位が出力Voutとして出力されるようになっている。この構成では、NPNトランジスタTr1’のベースエミッタ間電圧VBE1が、PNPトランジスタTr2’のベースエミッタ間電圧VBE2と同じである場合に、Vout=R2’/R1’×I×Rs’の関係が成り立つことになり、シャント抵抗110に流れる電流Iを電圧Voutに変換できることとなる但し、Rs’は、シャント抵抗110の抵抗値、R1’は抵抗111の抵抗値、R2’は、抵抗112の抵抗値。しかしながら、この回路では、シャント抵抗110に印加される電圧が高く、単体素子に対して耐圧を超える程度に大きい電圧が印加される場合に、NPNトランジスタTr1’、PNPトランジスタTr2’がブレークダウンしてしまい、素子破壊、或いは電流値Iを適切に電圧値に変換し得る関係が成り立たなくなる虞がある。本発明は、上述した課題を解決するためになされたものであり、回路全体の耐圧を高めることができ、入力側に高い電圧が印加される場合であっても素子破壊を効果的に防止し、正常に動作させ得る電流電圧変換回路を提供することを目的とする。上記目的を達成するため、第1の発明は、所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第1トランジスタと、前記第1トランジスタと並列に接続され、一端側が所定の高電位側に接続された第1抵抗部と、前記第1抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第1トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第2トランジスタと、前記第1トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、前記第2トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第2抵抗部と、を備え、前記検出抵抗を流れる電流に応じた対応電流を前記第1抵抗部及び前記第2抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第1抵抗部及び前記第2抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、第3トランジスタと第4トランジスタとが対をなして配置されるトランジスタ対と、前記検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部と、を備え、前記トランジスタ対において、前記第3トランジスタのコレクタ端子又はドレイン端子が前記第1トランジスタのエミッタ端子又はソース端子側に接続され、前記第3トランジスタのエミッタ端子又はソース端子が前記定電流源側に配されるように、前記第1トランジスタと前記定電流源との間に前記第3トランジスタが直列に接続され、前記第4トランジスタのエミッタ端子又はソース端子が前記第2トランジスタのコレクタ端子又はドレイン端子側に接続され、前記第4トランジスタのコレクタ端子又はドレイン端子が前記第2抵抗部側に配されるように、前記第2トランジスタと前記第2抵抗部との間に前記第4トランジスタが直列に接続され、前記第3トランジスタのベース端子又はゲート端子と前記第4トランジスタのベース端子又はゲート端子とが共通接続されており、前記駆動電圧生成部が、前記第3トランジスタと前記第4トランジスタとの共通接続部に対し、前記検出抵抗の高電位側よりも低くグランドよりも高い前記駆動電圧を印加するように構成されていることを特徴とする。また、上記目的を達成するため、第2の発明は、所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第1トランジスタと、前記第1トランジスタと並列に接続され、一端側が所定の高電位側に接続された第1抵抗部と、前記第1抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第1トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第2トランジスタと、前記第1トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、前記第2トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第2抵抗部と、を備え、前記検出抵抗を流れる電流に応じた対応電流を前記第1抵抗部及び前記第2抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第1抵抗部及び前記第2抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、第3トランジスタと第4トランジスタとが対をなして配置される複数のトランジスタ対と、前記検出抵抗の高電位側よりも低くグランドよりも高い複数段階の駆動電圧を生成する駆動電圧生成部と、を備え、前記トランジスタ対において、複数の前記第3トランジスタは、コレクタ端子又はドレイン端子が前記第1トランジスタのエミッタ端子又はソース端子側に配され、エミッタ端子又はソース端子が前記定電流源側に配されるように、前記第1トランジスタと前記定電流源との間に直列に接続され、複数の前記第4トランジスタは、エミッタ端子又はソース端子が前記第2トランジスタのコレクタ端子又はドレイン端子側に配され、コレクタ端子又はドレイン端子が前記第2抵抗部側に配されるように、前記第2トランジスタと前記第2抵抗部との間においてそれぞれが各第3トランジスタと対をなすように直列に接続され、各トランジスタ対において、前記第3トランジスタのベース端子又はゲート端子と、前記第4トランジスタのベース端子又はゲート端子とが共通接続されており、前記駆動電圧生成部が、複数の前記トランジスタ対における各第3トランジスタと各第4トランジスタとの各共通接続部に対し、前記検出抵抗の高電位側よりも低く前記グランドよりも高い前記駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加することを特徴とする。請求項1の発明によれば、検出抵抗に印加される電圧と比べて、各トランジスタにかかる電圧を分散させて低減することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。請求項2の発明によれば、検出抵抗に印加される電圧と比べて、各トランジスタにかかる電圧を分散させて低減することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。特に、複数のトランジスタ対を用いて多段構成としているため、回路全体の耐圧をより高めることができる。請求項3の発明では、前記駆動電圧生成部は、前記検出抵抗の高電位側と前記グランドの間に直列に接続された複数の抵抗により分圧電圧を生成し、その分圧電圧を前記共通接続部に印加するように構成されている。この発明によれば、第3トランジスタと第4トランジスタとの共通接続部に対して検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。請求項4の発明では、前記第1トランジスタのベースエミッタ間電圧と前記第2トランジスタのベースエミッタ間電圧が略同一とされている。この構成によれば、入力側の電流値をより正確に反映した出力電圧を得ることができるようになる。請求項5の発明では、前記トランジスタ対において、前記第3トランジスタと前記第4トランジスタの静特性が一致するように構成されている。この構成によれば、出力電圧の精度をより一層高めやすくなる。請求項6の発明では、前記第1トランジスタ及び前記第3トランジスタが、NPN型のバイポーラトランジスタ又はNチャネル型MOSトランジスタによって構成され、前記第2トランジスタ及び前記第4トランジスタはPNP型のバイポーラトランジスタ又はPチャネル型のMOSトランジスタによって構成されている。この構成によれば、バイポーラトランジスタ又はMOSトランジスタのいずれかを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。請求項7の発明では、前記第1抵抗部の一端側が前記検出抵抗の高電位側に接続され、前記検出抵抗と共通の電源により電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗に印加される電圧に応じた電圧を共通接続部に印加することができるようになる。請求項8の発明では、前記駆動電圧生成部は、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように前記共通接続部に対して前記駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。第1実施形態以下、本発明の電流電圧変換回路を具現化した第1実施形態について、図面を参照して説明する。図1は、第1実施形態に係る電流電圧変換回路を概略的に示す回路図である。図1に示す電流電圧変換回路1は、例えば車載用の検出回路として構成されており、所定の通電路3を流れる電流Iの電流値を電圧信号に変換して出力するように構成されている。なお、以下の説明では、例えば検出抵抗10の一端側が電源Vd側に接続され、他端側が図示しない負荷例えばインジェクタやモータなどの車両用の負荷等に接続された構成において検出抵抗10を流れる電流負荷電流を電圧信号に変換して検出する例を説明するが、適用対象はこのような例に限られるものではない。図1の構成では、所定の通電路3に検出抵抗10が介在しており、シャント抵抗として機能している。この検出抵抗10の一端側は、直接又は他部材を介在させて車載用バッテリ或いは電源回路などによって構成された電源Vdに接続されており、検出抵抗10の他端側は直接又は他部材を介して図示しない負荷の一端側に接続されている。また、この負荷の他端側は、例えばグランド側に接続されている。検出抵抗10の高電位側、即ち、検出抵抗10と電源Vdの間には、第1トランジスタTr1のコレクタ端子が接続されている。この第1トランジスタTr1は、NPN型のバイポーラトランジスタとして構成されており、ベース端子が検出抵抗10の低電位側、即ち、検出抵抗10と図示しない負荷の間に接続されている。また、第1トランジスタTr1のエミッタ端子は、後述する第2トランジスタTr2のベース端子、及び第3トランジスタTra1のコレクタ端子に接続されている。第2トランジスタTr2は、エミッタ端子が抵抗11の他端側電源Vdとは反対側に接続され、抵抗11を介して検出抵抗10の高電位側に接続されている。また、第2トランジスタTr2のコレクタ端子は、後述する第4トランジスタTrb1のエミッタ端子に接続され、ベース端子は上述の第1トランジスタTr1のエミッタ端子に接続されている。本実施形態では、第1トランジスタTr1のベースエミッタ間電圧VBE1と第2トランジスタTr2のベースエミッタ間電圧VBE2とが略同一とされており、より望ましくは、第1トランジスタTr1の静特性と第2トランジスタTr2の静特性とが略一致しており、両トランジスタTr1,Tr2のVBE-IB特性入力特性及びVCE-IC特性出力特性がほぼ同一となっている。抵抗11は、第1抵抗部の一例に相当するものであり、第1トランジスタTr1と並列に接続され、一端側が所定の高電位側検出抵抗10の高電位側に接続され、検出抵抗10と共通の電源Vdによって電圧が印加されるようになっている。更に、第3トランジスタTra1と第4トランジスタTrb1とが互いに対をなしてトランジスタ対を構成し、第3トランジスタTra2と第4トランジスタTrb2とが互いに対をなしてトランジスタ対を構成している。これらトランジスタ対において、複数の第3トランジスタTra1,Tra2は、いずれも、NPN型のバイポーラトランジスタとして構成されており、コレクタ端子が第1トランジスタTr1のエミッタ端子側に配され、エミッタ端子が定電流源30側に配されるように、第1トランジスタTr1と定電流源30との間に直列に接続されている。このうち、高電位側の第3トランジスタTra1は、コレクタ端子が第1トランジスタTr1のエミッタ端子及び第2トランジスタTr2のベース端子に接続され、エミッタ端子が第3トランジスタTra2のコレクタ端子に接続されている。そして、第3トランジスタTra1のベース端子は、この第3トランジスタTra1と対をなす第4トランジスタTrb1のベース端子と共通接続されている。低電位側の第3トランジスタTra2は、コレクタ端子が第3トランジスタTra1のエミッタ端子に接続され、エミッタ端子が定電流源30に接続されている。そして、第3トランジスタTra2のベース端子は、この第3トランジスタTra2と対をなす第4トランジスタTrb2のベース端子と共通接続されている。定電流源30は、第1トランジスタTr1のエミッタ端子とグランドとの間に介在して定電流を流すものであり、直列に接続される第3トランジスタの内、最下段の第3トランジスタTra2のエミッタ電流を一定に保つように機能し、他端側がグランド側に接続されている。また、上記トランジスタ対において、複数の第4トランジスタTrb1,Trb2は、いずれも、PNP型のバイポーラトランジスタとして構成されており、エミッタ端子が第2トランジスタTr2のコレクタ端子側に配され、コレクタ端子が後述する抵抗12側に配されるように、第2トランジスタTr2と抵抗12R2との間においてそれぞれが各第3トランジスタと対をなすように直列に接続されている。このうち、高電位側の第4トランジスタTrb1は、エミッタ端子が第2トランジスタTr2のコレクタ端子に接続され、コレクタ端子が第4トランジスタTrb2のエミッタ端子に接続されている。そして、第4トランジスタTra1のベース端子は、上述したように、この第4トランジスタTrb1と対をなす第3トランジスタTra1のベース端子と共通接続されている。また、低電位側の第4トランジスタTrb2は、エミッタ端子が第4トランジスタTrb1のコレクタ端子に接続され、コレクタ端子は抵抗12の一端側に接続され、抵抗12を介してグランド側に接続されている。そして、第4トランジスタTrb2のベース端子は、この第4トランジスタTrb2と対をなす第3トランジスタTra2のベース端子と共通接続されている。抵抗12は、第2抵抗部の一例に相当するものであり、一端側が第2トランジスタTr2のコレクタ端子及び出力ライン5に接続されており、他端側がグランド側に接続されている。この抵抗12には、抵抗11に流れる電流I1とほぼ同一の電流が流れるように構成されている。本実施形態では、上述したように第3トランジスタTra1と第4トランジスタTrb1とが互いに対をなしてトランジスタ対を構成しており、これら第3トランジスタTra1と第4トランジスタTrb1の静特性が略一致するように構成されている。例えば、両トランジスタTra1,Trb1のVBE-IB特性入力特性及びVCE-IC特性出力特性はほぼ同一となっている。また、第3トランジスタTra2と第4トランジスタTrb2とが互いに対をなしてトランジスタ対を構成しており、これら第3トランジスタTra2と第4トランジスタTrb2の静特性も略一致するように構成されている。例えば、両トランジスタTra2,Trb2のVBE-IB特性入力特性及びVCE-IC特性出力特性はほぼ同一となっている。駆動電圧生成部20は、これら複数のトランジスタ対における各第3トランジスタと各第4トランジスタとの各共通接続部41,42に対し、検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加するように構成されている。この駆動電圧生成部20は、検出抵抗10の高電位側とグランドの間に直列に接続された複数の抵抗21,22,23により分圧電圧を生成し、その分圧電圧を共通接続部41,42に印加するように構成されている。この構成では、検出抵抗Rsの高電位側の電位がVaである場合に、第3トランジスタTra1のベース端子と第4トランジスタTrb1のベース端子とが接続される共通接続部41に対して、Va×RbRc/RaRbRcに抑えられた電圧が印加される但し、Ra,Rb,Rcは、抵抗21,22,23の其々の抵抗値である。また、第3トランジスタTra2のベース端子と第4トランジスタTrb2のベース端子とが接続される共通接続部42に対しては、Va×Rc/RaRbRcに抑えられた電圧が印加されることになる。例えば、Ra=Rb=Rcであれば、共通接続部41には、Vaの2/3程度の電圧が印加されることになり、共通接続部42には、Vaの1/3程度の電圧が印加されることになる。また、駆動電圧生成部20は、第1トランジスタTr1、第2トランジスタTr2、第3トランジスタTra1,Tra2、第4トランジスタTrb1,Trb2に印加される電圧が、各トランジスタの耐圧を超えないように抵抗値Ra,Rb,Rcが設定され、共通接続部41,42に印加される電圧が調整されている。このように構成される電流電圧変換回路1では、検出抵抗10に電流Iが流れるときに、この電流に応じた対応電流I1を抵抗11及び抵抗12に流し、検出抵抗10を流れる電流Iに応じた信号であって且つ抵抗11及び抵抗12の抵抗値R1,R2に応じた電圧信号Voutを出力するように構成されている。具体的には、検出抵抗10に流れる電流の電流値をIとしたとき、検出抵抗10の両端の電圧Vinは、Vin=I×Rsとなり但し、Rsは、検出抵抗10の抵抗値、第1トランジスタTr1のベースエミッタ間電圧VBE1が、第2トランジスタTr2のベースエミッタ間電圧VBE2と同一とされているため、抵抗11の両端にかかる電圧はVinとなる。従って、抵抗11を流れる電流I1は、I1=Vin×R1となる。また、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタの直流電流増幅率hFEは十分大きくなっており、抵抗12にはI1とほぼ同値の電流が流れる。これにより、Vout=R2/R1×I×Rsの関係が成り立ち、検出抵抗10を流れる電流Iを電圧Voutに変換できることとなる。そして、上述の電流電圧変換回路1によれば、検出抵抗10に印加される電圧と比べて、各トランジスタにかかる電圧を分散することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗10に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。特に、複数のトランジスタ対を用いて多段構成としているため、回路全体の耐圧をより高めることができる。また、駆動電圧生成部20は、検出抵抗10の高電位側とグランドの間に直列に接続された複数の抵抗21,22,23により分圧電圧を生成し、その分圧電圧を共通接続部41,42に印加するように構成されている。この発明によれば、第3トランジスタと第4トランジスタとの共通接続部41,42に対して検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。また、上記構成では、第1トランジスタTr1のベースエミッタ間電圧VBE1と第2トランジスタTr2のベースエミッタ間電圧VBE2が略同一とされている。この構成によれば、入力側の電流値Iをより正確に反映した出力電圧Voutを得ることができるようになる。また、上記構成では、トランジスタ対において、第3トランジスタTra1と第4トランジスタTrb1の静特性が一致し、第3トランジスタTra2と第4トランジスタTrb2の静特性が一致するように構成されている。この構成によれば、出力電圧Voutの精度をより一層高めやすくなる。また、上記構成では、第1トランジスタTr1及び第3トランジスタTra1、Tra2が、NPN型のバイポーラトランジスタによって構成され、第2トランジスタTr2及び第4トランジスタTrb1、Trb2がPNP型のバイポーラトランジスタによって構成されている。この構成によれば、バイポーラトランジスタを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。また、上記構成では、抵抗11の一端側が検出抵抗10の高電位側に接続され、検出抵抗10と共通の電源Vdにより電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗10に印加される電圧に応じた電圧を各共通接続部41,42に印加することができるようになる。また、上記構成では、駆動電圧生成部20は、第1トランジスタTr1、第2トランジスタTr2、第3トランジスタ、及び第4トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように共通接続部に対して駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。第1実施形態の変更例1上記実施形態では、第3トランジスタ及び第4トランジスタをそれぞれ2段ずつ設け、回路全体でトランジスタを3段に配置した構成を例示したが、第3トランジスタ及び第4トランジスタの段数を更に多くしてもよい。例えば、図2のように、第3トランジスタ及び第4トランジスタをそれぞれ4段ずつ設け、回路全体でトランジスタを5段に配置した構成などであってもよい。この構成は、図1の構成に対して、第3トランジスタTra3及び第4トランジスタTrb3からなるトランジスタ対、及び第3トランジスタTra4及び第4トランジスタTrb4からなるトランジスタ対を追加し、更に駆動電圧生成部20において、抵抗22b,22cを追加した点が異なっており、更に第3トランジスタTra3のベース端子と第4トランジスタTrb3のベース端子との共通接続部43に対して分圧電圧を印加し、第3トランジスタTra4のベース端子と第4トランジスタTrb4のベース端子との共通接続部44に対しても分圧電圧を印加し得るように構成している点が図1と異なっている。この構成によれば、各トランジスタに印加される電圧をより低く抑えることができ、回路全体としての耐圧を一層高めることができる。第1実施形態の変更例2また、図1のような3段構成や図2のような5段構成に限られるものではなく、図3のように任意のn段構成とすることができる。この構成は、図1の構成に対して、第3トランジスタ及び第4トランジスタからなるトランジスタ対を任意の数増やしており、トランジスタ対の数をn-1個としている共通接続部の数もn-1個となっている。また、駆動電圧生成部20では、抵抗21と抵抗23の間の抵抗をn-2個としており、検出抵抗Rsの高電位側の電圧Vaよりも低く、グランド電圧よりも高い分圧電圧をn-1個生成している。そして、各トランジスタ対に対して、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に駆動電圧を印加している。[第2実施形態]次に第2実施形態について説明する。図4は、第2実施形態に係る電流電圧変換回路を概略的に例示する回路図である。なお、図4の構成は、図1の構成から、第3トランジスタTra2、第4トランジスタTrb2、抵抗22を省略すると共に、第3トランジスタTra1のエミッタ端子を定電流源30に接続し、第4トランジスタTrb1のコレクタ端子を抵抗12に接続し、抵抗21と抵抗23の間の電圧を共通接続部41に印加している点が第1実施形態と異なっており、それ以外は第1実施形態と同様である。従って、第1実施形態と同様の構成については、第1実施形態と同一の符号を付し、詳細な説明は省略する。また、この図4の電流電圧変換回路も第1実施形態と同様に動作するようになっており、検出抵抗10を流れる電流に応じた対応電流I1を抵抗11第1抵抗部及び抵抗12第2抵抗部に流し、検出抵抗を流れる電流Iに応じた信号であって且つ抵抗11,12の抵抗値R1,R2に応じた電圧信号を出力するように構成されている。なお、電流値I、電圧Vin、抵抗値R1,R2、電流値I1、出力電圧Voutの関係は、第1実施形態で説明した演算式と同様である。この構成でも、所定の通電路3に設けられた検出抵抗10の高電位側に第1トランジスタTr1のコレクタ端子が接続され、この第1トランジスタTr1のベース端子が検出抵抗10の低電位側に接続されている。また、第1トランジスタTr1のエミッタ端子は、第2トランジスタTr2のベース端子及び第3トランジスタTra1のコレクタ端子に接続されている。また、第1トランジスタTr1と並列に抵抗11第1抵抗部が設けられ、この抵抗11の一端側が所定の高電位側検出抵抗10の高電位側に接続されている。更に、抵抗11第1抵抗部の他端側に第2トランジスタTr2のエミッタ端子が接続され、第2トランジスタTr2のベース端子には、第1トランジスタTr1のエミッタ端子が接続されている。そして、第3トランジスタTra1と第4トランジスタTrb1とが対をなして配置されるトランジスタ対が設けられ、第3トランジスタTra1のコレクタ端子が第1トランジスタTr1のエミッタ端子に接続され、第3トランジスタのエミッタ端子が定電流源30側に配されるように、第1トランジスタTr1と定電流源30との間に第3トランジスタTra1が直列に接続されている。また、第4トランジスタTrb1のエミッタ端子が第2トランジスタTr2のコレクタ端子に接続され、第4トランジスタTrb1のコレクタ端子が抵抗12第2抵抗部側に配されるように、第2トランジスタTr2と抵抗12との間に第4トランジスタTrb1が直列に接続されている。そして、第3トランジスタTra1のベース端子と第4トランジスタTrb1のベース端子とが共通接続されている。そして、この構成でも、検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部20が設けられており、この駆動電圧生成部20が、第3トランジスタTra1と第4トランジスタTrb1との共通接続部41に対し、検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を印加例えば、Ra=Rcとして検出抵抗10の高電位側の電圧Vaの半分程度の電圧を印加するように構成されている。従って、上記構成でも、検出抵抗10に印加される電圧と比べて、各トランジスタにかかる電圧を分散することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗10に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。また、上記構成でも、駆動電圧生成部20は、検出抵抗10の高電位側とグランドの間に直列に接続された複数の抵抗21,22により分圧電圧を生成し、その分圧電圧を共通接続部41に印加するように構成されているため、第3トランジスタTra1と第4トランジスタTrb1との共通接続部41に対して検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。また、上記構成でも、第1トランジスタTr1のベースエミッタ間電圧VBE1と第2トランジスタTr2のベースエミッタ間電圧VBE2が略同一とされているため、入力側の電流値をより正確に反映した出力電圧を得ることができるようになる。また、第1トランジスタTr1と第2トランジスタTr2の静特性はほぼ一致するように構成されている。また、第3トランジスタTra1と第4トランジスタTrb1の静特性も一致するように構成されているため、出力電圧の精度をより一層高めやすくなっている。また、第1トランジスタTr1及び第3トランジスタTra1が、NPN型のバイポーラトランジスタによって構成され、第2トランジスタTr2及び第4トランジスタTrb1がPNP型のバイポーラトランジスタによって構成されているため、バイポーラトランジスタを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。また、抵抗11の一端側が検出抵抗10の高電位側に接続され、検出抵抗10と共通の電源Vdにより電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗10に印加される電圧に応じた電圧を共通接続部に印加することができるようになる。また、駆動電圧生成部20は、第1トランジスタTr1、第2トランジスタTr2、第3トランジスタTra1、及び第4トランジスタTrb1に印加される電圧が、各トランジスタの耐圧を超えないように共通接続部41に対して駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。[他の実施形態本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。上記実施形態では、抵抗11を第1抵抗部とし、抵抗12を第2抵抗部としたが、抵抗となり得る電子部品であれば他の電子部品であってもよい。上記実施形態では、第1トランジスタ及び第3トランジスタが、NPN型のバイポーラトランジスタによって構成され、第2トランジスタ及び第4トランジスタがPNP型のバイポーラトランジスタによって構成されていたが、いずれの実施形態の構成も、第1トランジスタ及び第3トランジスタをNチャネル型MOSトランジスタに置き換え、第2トランジスタ及び第4トランジスタをPチャネル型のMOSトランジスタに置き換えることができる。例えば、図5の構成は、図1の構成において、第1トランジスタTr1をNチャネル側MOSトランジスタNMOS1に置き換えており、第2トランジスタTr2をPチャネル側MOSトランジスタPMOS2に置き換えている。また、第3トランジスタTra1,Tra2を、Nチャネル側MOSトランジスタとして構成されるNMOSa1,NMOSa2に置き換えており、第4トランジスタTrb1,Trb2を、Pチャネル側MOSトランジスタとして構成されるPMOSb1,PMOSb2に置き換えている。それ以外の構成は、第1実施形態と同様となっている。この構成では、NMOSa1,NMOSa2のドレイン端子がNMOS1のソース端子側に接続され、NMOSa1,NMOSa2のソース端子が定電流源30側に配されるように、NMOS1と定電流源30との間にNMOSa1,NMOSa2が直列に接続されている。また、PMOSb1,PMOSb2のソース端子がPMOS2のドレイン端子側に接続され、PMOSb1,PMOSb2のドレイン端子が抵抗12第2抵抗部側に配されるように、PMOS2と抵抗12第2抵抗部との間にPMOSb1,PMOSb2が直列に接続されている。そして、NMOSa1のゲート端子とPMOSb1のゲート端子とが共通接続されており、NMOSa2のゲート端子とPMOSb2のゲート端子とが共通接続されるようになっている。そして、駆動電圧生成部30は、NMOSa1とPMOSb1との共通接続部41、及びNMOSa2とPMOSb2との共通接続部42に対し、検出抵抗10の高電位側よりも低くグランドよりも高い駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加するようになっている。この図5の電流電圧変換回路も第1実施形態と同様に動作するようになっており、検出抵抗10を流れる電流に応じた対応電流I1を抵抗11第1抵抗部及び抵抗12第2抵抗部に流し、検出抵抗を流れる電流Iに応じた信号であって且つ抵抗11,12の抵抗値R1,R2に応じた電圧信号を出力するように構成されている。なお、電流値I、電圧Vin、抵抗値R1,R2、電流値I1、出力電圧Voutの関係は、第1実施形態で説明した演算式と同様である。なお、NMOS1のゲートソース間電圧VT1と、PMOS2のゲートソース間電圧VT2は同一となっている。"