相補の論理が書き込まれる第1および第2強誘電体キャパシタを有するメモリセルと、前記第1および第2強誘電体キャパシタの一端にそれぞれ接続される第1および第2ビット線と、第3強誘電体キャパシタを有するリファレンスメモリセルと、前記第3強誘電体キャパシタの一端に接続される第3ビット線と、前記第1、第2および第3強誘電体キャパシタの他端に接続されるプレート線と、ドレインおよびゲートが前記第1および第3ビット線にそれぞれ接続される第1トランジスタと、ドレインおよびゲートが前記第2および第3ビット線にそれぞれ接続される第2トランジスタと、ドレインおよびゲートが前記第3ビット線に接続される第3トランジスタとを含むカレントミラー回路と、前記メモリセルからデータを読み出す読み出し動作における第1期間に、前記第1、第2および第3ビット線を、第1電圧に設定する第1設定回路と、前記読み出し動作における前記第1期間の後の第2期間に、前記カレントミラー回路を動作させるために、前記第1、第2および第3トランジスタのソースを前記第1電圧と異なる第2電圧に設定する第2設定回路と、前記第1および第2ビット線に接続され、前記第2期間の後の第3期間に動作するセンスアンプとを備えていることを特徴とする半導体メモリ。前記第1期間中に、前記プレート線を前記第1電圧に設定する第3設定回路を備えていることを特徴とする請求項1記載の半導体メモリ。前記第1、第2および第3強誘電体キャパシタと前記第1、第2および第3ビット線との間にそれぞれ配置される第1、第2および第3選択トランジスタと、前記第1期間に、前記第1、第2および第3ビット線が第1電圧に設定された後に、前記第1、第2および第3選択トランジスタをオンする第4設定回路とを備えていることを特徴とする請求項1または請求項2記載の半導体メモリ。前記前記第1、第2および第3トランジスタは、nMOSトランジスタであり、前記第1電圧は、ハイレベル電圧であり、前記第2電圧は、ロウレベル電圧であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体メモリ。前記前記第1、第2および第3トランジスタは、pMOSトランジスタであり、前記第1電圧は、ロウレベル電圧であり、前記第2電圧は、ハイレベル電圧であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体メモリ。請求項1ないし請求項5のいずれか1項に記載の半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。カレントミラー回路をビット線に接続して読み出しマージンを向上する手法では、残留分極値が時間の経過や熱等により変化し、読み出し動作時にビット線に現れる電圧がカレントミラー回路の動作範囲から外れると、読み出しマージンは減少する。本発明の目的は、残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定し、読み出しマージンの減少を防止することである。本発明の一形態では、半導体メモリは、相補の論理が書き込まれる第1および第2強誘電体キャパシタを有するメモリセルと、第1および第2強誘電体キャパシタの一端にそれぞれ接続される第1および第2ビット線と、第3強誘電体キャパシタを有するリファレンスメモリセルと、第3強誘電体キャパシタの一端に接続される第3ビット線と、第1、第2および第3強誘電体キャパシタの他端に接続されるプレート線と、ドレインおよびゲートが第1および第3ビット線にそれぞれ接続される第1トランジスタと、ドレインおよびゲートが第2および第3ビット線にそれぞれ接続される第2トランジスタと、ドレインおよびゲートが第3ビット線に接続される第3トランジスタとを含むカレントミラー回路と、メモリセルからデータを読み出す読み出し動作における第1期間に、第1、第2および第3ビット線を、第1電圧に設定する第1設定回路と、読み出し動作における第1期間の後の第2期間に、カレントミラー回路を動作させるために、第1、第2および第3トランジスタのソースを第1電圧と異なる第2電圧に設定する第2設定回路と、第1および第2ビット線に接続され、第2期間の後の第3期間に動作するセンスアンプとを有している。残留分極値が変化する場合にも、読み出し動作時のビット線の電圧を最適に設定でき、読み出しマージンの減少を防止できる。以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、強誘電体メモリである。強誘電体メモリは、絶縁材料である強誘電体材料を用いた強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。電圧が印加されているときの強誘電体キャパシタの容量値および強誘電体キャパシタに蓄積される電荷量は、残留分極の向きにより異なる。半導体メモリMEMは、メモリセルMC、リファレンスメモリセルRMC、カレントミラー回路CM、設定回路SET1、SET2およびセンスアンプSA、SARを有している。メモリセルMCは、半導体メモリMEMの外部から供給されるデータを記憶するために、相補の論理が書き込まれる強誘電体キャパシタF1、F2を有している。強誘電体キャパシタF1は、一端がビット線BLに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタF2は、一端がビット線BLXに接続され、他端がプレート線PLに接続されている。相補の論理が書き込まれた強誘電体キャパシタF1、F2の残留分極値は互いに異なり、強誘電体キャパシタF1、F2の容量値は互いに異なる。メモリセルMCは、相補の論理が書き込まれた強誘電体キャパシタF1、F2の残留分極値に応じて、論理0または論理1を記憶する。リファレンスメモリセルRMCは、一端がリファレンスビット線BLrefに接続され、他端がプレート線PLに接続される強誘電体キャパシタFRを有している。例えば、強誘電体キャパシタFRの残留分極値は、強誘電体キャパシタF1、F2の残留分極値の一方と等しい。例えば、相補のビット線BL、BLXおよびリファレンスビット線BLrefの容量値は、互いに等しい。カレントミラー回路CMは、ドレインがビット線BL、BLXおよびリファレンスビット線BLrefにそれぞれ接続されたトランジスタT1、T2、T3を有している。例えば、トランジスタT1-T3は、閾値電圧が互いに等しいnMOSトランジスタである。トランジスタT1-T3のゲートは、リファレンスビット線BLrefに接続されている。設定回路SET1は、ビット線BL、BLXおよびリファレンスビット線BLrefを第1電圧に設定するスイッチまたは駆動回路を有している。例えば、第1電圧は電源電圧VCC等のハイレベル電圧である。設定回路SET2は、トランジスタT1-T3のソースを第2電圧に設定するスイッチまたは駆動回路を有している。第2電圧は接地電圧GND等のロウレベル電圧である。半導体メモリMEMの読み出し動作において、トランジスタT1-T3のソースが設定回路SET2により接地線GNDに接続されるとき、トランジスタT1-T3のゲートソース電圧は、全て等しくなる。このため、トランジスタT1-T3のドレインソース間に流れる電流は、全て等しくなる。センスアンプSAは、読み出し動作時に、ビット線BL、BLXの電圧差を増幅し、メモリセルMCに保持されているデータの論理を判定する。センスアンプSARは、読み出し動作時に、リファレンスビット線BLrefの電圧と基準電圧VRとの電圧差を増幅し、リファレンスビット線BLrefを基準電圧VRと逆の論理レベルに設定する。基準電圧VRは、例えば、電源電圧VCCである。この実施形態の半導体メモリMEMでは、読み出し動作における第1期間に、設定回路SET1が動作し、ビット線BL、BLXおよびリファレンスビット線BLrefを電源電圧VCCにプリチャージする。これにより、各トランジスタT1-T3のドレインおよびゲートは電源電圧VCCに設定される。例えば、プレート線PLは、ビット線BL、BLXおよびリファレンスビット線BLrefのプリチャージ電圧と同じ値に設定される。読み出し動作において、第1期間に続く第2期間に、設定回路SET2が動作し、トランジスタT1-T3のソースを接地線GNDに接続する。これにより、各トランジスタT1-T3は、ゲートソース間電圧がトランジスタT1-T3の閾値電圧を超えてオンし、カレントミラー回路として動作を開始する。トランジスタT1-T3のオンにより、プリチャージされたビット線BL、BLXおよびリファレンスビット線BLrefから接地線GNDに互いに等しい量の電荷が引き抜かれる。ビット線BLには、強誘電体キャパシタF1の容量値とビット線BLの容量値とで容量分割された電圧が現れる。ビット線BLXには、強誘電体キャパシタF2の容量値とビット線BLXの容量値とで容量分割された電圧が現れる。強誘電体キャパシタF1、F2の容量値は互いに異なるため、ビット線BL、BLXに現れる電圧は互いに相違する。第2期間において、トランジスタT1-T3のオンによりビット線BL、BLXおよびリファレンスビット線BLrefの電圧は徐々に下がる。リファレンスビット線BLrefの電圧=トランジスタT3のゲートソース間電圧が、トランジスタT3の閾値電圧以下になると、トランジスタT1-T3はオフし、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧の低下は停止する。この後、第2期間に続く第3期間に、センスアンプSAが動作し、ビット線BL、BLXの電圧差を差動増幅し、メモリセルMCに保持されているデータの論理を判定する。センスアンプSARは、第3期間に、リファレンスメモリセルRMCの強誘電体キャパシタFRを元の分極状態に維持するために、リファレンスビット線BLrefをロウレベルに設定する。なお、強誘電体キャパシタFRの残留分極値が、読み出し動作により変化しないことが保証できる場合、センスアンプSARは、半導体メモリMEMに形成されなくてもよい。この実施形態では、トランジスタT1-T3のソースの接地線GNDへの接続に応答して、トランジスタT1-T3は必ずオンし、ビット線BLrefの電圧が、トランジスタT3の閾値電圧以下になるまでカレントミラー回路として動作する。すなわち、トランジスタT1-T3は、読み出し動作時に必ずオン状態からオフ状態に遷移する。これにより、読み出し動作時に、リファレンスビット線BLrefの電圧を常にトランジスタT3の閾値電圧に設定でき、センスアンプSAが動作するときにビット線BL、BLXを常に所定の電圧範囲に設定できる。この結果、強誘電体キャパシタF1、F2の残留分極値が変化する場合にも、残留分極値のワースト値に合わせてトランジスタT3の閾値電圧を設計することで、読み出しマージンが減少することを防止でき、メモリセルMCに保持されているデータを正しく読み出すことができる。なお、カレントミラー回路CMのトランジスタT1-T3は、pMOSトランジスタにより形成されてもよい。このとき、設定回路SET1は、第1期間にビット線BL、BLXおよびリファレンスビット線BLrefを接地電圧GND等のロウレベル電圧に設定する。設定回路SET2は、トランジスタT1-T3をオンするために、第2期間にトランジスタT1-T3のソースを電源電圧VCC等のハイレベル電圧に設定する。トランジスタT1-T3がpMOSトランジスタの場合、読み出し動作時に、トランジスタT1-T3のオンにより、電源線VCCからビット線BL、BLXおよびリファレンスビット線BLrefに互いに等しい量の電荷がチャージされる。リファレンスビット線BLrefの電圧が、電源電圧VCCからトランジスタT3の閾値電圧の絶対値を引いた値になると、トランジスタT1-T3はオフし、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧の低下は停止する。すなわち、トランジスタT3のゲートソース間電圧の絶対値が、トランジスタT3の閾値電圧の絶対値以下になると、トランジスタT1-T3はオフする。そして、センスアンプSAは、第3期間に、強誘電体キャパシタF1、F2の残留分極値の相違に応じて現れるビット線BL、BLXの電圧差を差動増幅し、メモリセルMCに保持されているデータの論理を判定する。トランジスタT1-T3がpMOSトランジスタの場合、センスアンプSARは、読み出し動作時に、リファレンスビット線BLrefの電圧と基準電圧VR例えば、接地電圧GNDとの電圧差を増幅し、リファレンスメモリセルRMCの強誘電体キャパシタFRを元の分極状態に維持するために、リファレンスビット線BLrefをハイレベルに設定する。以上、この実施形態では、メモリセルMCの強誘電体キャパシタF1、F2の残留分極値が変化する場合にも、トランジスタT1-T3をオンさせ、カレントミラー回路CMを必ず動作させることができる。この結果、読み出し動作時のビット線BL、BLXの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、強誘電体メモリである。半導体メモリMEMは、クロック信号CKに同期して動作するが、クロック信号CKに非同期で動作してもよい。半導体メモリMEMは、クロックバッファ10、アドレスバッファ12、コマンドバッファ14、ロウデコーダ16、タイミング生成部18、ワード線ドライバ20、プレート線ドライバ22、ビット線ドライバ24、メモリセルアレイ26、コラムデコーダ28、センスアンプ部30およびデータ入出力バッファ32を有している。クロックバッファ10は、外部端子を介してクロック信号CKを受け、受けたクロック信号CKを内部クロック信号ICKとして出力する。アドレスバッファ12は、内部クロック信号ICKに同期してアドレス信号ADを受け、受けたアドレス信号ADをロウアドレス信号RAおよびコラムアドレス信号CAとして出力する。例えば、ロウアドレス信号RAは、アドレス信号ADの上位のビット群であり、コラムアドレス信号CAは、アドレス信号ADの下位のビット群である。コマンドバッファ14は、内部クロック信号ICKに同期してライトイネーブル信号WEを受け、ライトイネーブル信号WEの論理レベルに応じて、入出力制御信号IOCNTを生成する。例えば、入出力制御信号IOCNTが論理0のとき読み出し動作が実行され、入出力制御信号IOCNTが論理1のとき書き込み動作が実行される。なお、コマンドバッファ14は、半導体メモリMEMの有効/無効を示すチップイネーブル信号等を、ライトイネーブル信号WEとともに受け、タイミング生成回路18等を動作させる制御信号を出力してもよい。ロウデコーダ16は、ロウアドレス信号RAをデコードし、ワード線WLのいずれかおよびプレート線PLのいずれかを選択するための複数の選択信号RSELのいずれかを有効レベルに設定する。例えば、選択信号RSELは、ワード線WLおよびプレート線PLのペア毎に設けられる。タイミング生成部18は、内部クロック信号ICKおよび入出力制御信号IOCNTに応じて、ワード線ドライバ20、プレート線ドライバ22およびデータ入出力バッファ32を動作させるためのタイミング信号をそれぞれ生成する。また、タイミング生成部18は、内部クロック信号ICKおよび入出力制御信号IOCNTに応じて、ビット線ドライバ24を動作させるためのセット信号BLSETおよびリセット信号BLRSTと、センスアンプ部30を動作させるためのイネーブル信号SA0およびスイッチ信号SWとを生成する。ワード線ドライバ20は、有効レベルの選択信号RSELに対応するワード線WLをタイミング信号に応じて所定の期間ハイレベルに活性化し、他のワード線WLをロウレベルに維持する。ワード線ドライバ20は、選択トランジスタS1、S2、SRをオンする第4設定回路の一例である。プレート線ドライバ22は、有効レベルの選択信号RSELに対応するプレート線PLを、タイミング信号に応じて所定の期間ハイレベルに活性化し、他のプレート線PLをロウベルに維持する。プレート線ドライバ22は、プレート線PLを電源電圧VCCに設定する第3設定回路の一例である。ビット線ドライバ24は、読み出し動作時に、タイミング生成部18からのタイミング信号に応じて、ビット線対BL、BLXおよびリファレンスビット線BLrefをハイレベルにプリチャージする。また、ビット線ドライバ24は、書き込み動作時に、タイミング生成部18からのタイミング信号、選択信号CSELおよびデータ入出力バッファ32を介して供給される書き込みデータの論理に応じて、ビット線対BL/BLXをハイレベル/ロウレベルまたはロウレベル/ハイレベルに設定する。ビット線ドライバ24は、ビット線対BL、BLXおよびリファレンスビット線BLrefを電源電圧VCCに設定する第1設定回路の一例である。ビット線ドライバ24の例は、図3に示す。メモリセルアレイ26は、マトリックス状に配置されるメモリセルMCおよび図1の縦方向に配列されるリファレンスメモリセルRMCを有している。ワード線WLおよびプレート線PLは、図1の横方向に配列されるメモリセルMCおよびリファレンスメモリセルRMCの列に共通に接続されている。ビット線BL、BLXは、図1の縦方向に配列されるメモリセルMCの列に共通に接続されている。リファレンスビット線BLrefは、リファレンスメモリセルRMCの列に共通に接続されている。メモリセルMCは、選択トランジスタ対S1、S2および強誘電体キャパシタ対F1、F2を有している。この種のメモリセルMCは、2T2Cタイプと称される。例えば、各選択トランジスタS1、S2は、nMOSトランジスタで形成される。強誘電体キャパシタF1は、一端が選択トランジスタS1を介してビット線BLに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタF2は、一端が選択トランジスタS2を介してビット線BLXに接続され、他端がプレート線PLに接続されている。選択トランジスタS1、S2のゲートは、共通のワード線WLに接続されている。リファレンスメモリセルRMCは、選択トランジスタSRおよび強誘電体キャパシタFRを有している。この種のリファレンスメモリセルRMCは、1T1Cタイプと称される。例えば、選択トランジスタSRは、nMOSトランジスタで形成される。強誘電体キャパシタRFは、一端が選択トランジスタSRを介してリファレンスビット線BLrefに接続され、他端がプレート線PLに接続されている。強誘電体キャパシタF1、F2、FRは、同じ大きさおよび同じ構造を有しており、電気的特性は、残留分極値を除き互いに同じである。各メモリセルMCの強誘電体キャパシタF1、F2は、互いに反対の分極状態に設定されることで、データ端子I/Oに供給されるデータ論理0または論理1を記憶する。すなわち、強誘電体キャパシタF1、F2は、相補の分極状態に設定されることで1つの論理を記憶する。各リファレンスメモリセルRMCの強誘電体キャパシタFRは、強誘電体キャパシタF1、F2の一方の分極状態と同じ分極状態に設定される。コラムデコーダ28は、コラムアドレス信号CAをデコードし、ビット線対BL、BLXの所定数を選択するための複数の選択信号CSELのいずれかを有効レベルに設定し、他の選択信号CSELの無効レベルを維持する。例えば、1つの選択信号CSELにより、データ端子I/Oのビット数と同じ数のビット線対BL、BLXが選択される。センスアンプ部30は、読み出し動作時に、選択信号CSELにより選択されるビット線対BL、BLXに接続されるセンスアンプSA図3を有している。各センスアンプSAは、対応するビット線対BL、BLXの電荷量に応じて、メモリセルMCに保持されているデータの論理を判定し、相補のデータ信号DO、DOXとして出力する。例えば、データ信号対DO、DOXのビット数は、データ入出力端子I/Oのビット数と同じである。センスアンプ部30の例は、図3に示す。データ入出力バッファ32は、読み出し動作時に、タイミング生成部18からのタイミング信号に応じて、センスアンプ部30からのデータ信号DO、DOXが示す論理レベルを読み出しデータとして各データ入出力端子I/Oに出力する。データ入出力バッファ32は、書き込み動作時に、タイミング生成部18からのタイミング信号に応じて、各データ入出力端子I/Oで受ける書き込みデータの論理をビット線ドライバ24に出力する。図3は、図2に示したビット線ドライバ24、メモリセルアレイ26およびセンスアンプ部30の例を示している。なお、図3では、1ビットのデータを書き込み、読み出すために必要な回路を示している。強誘電体キャパシタF1、F2、FRに付けた矢印は分極状態を表している。この例では、強誘電体キャパシタF1は、Pタームの分極状態に設定され、強誘電体キャパシタF2は、Uタームの分極状態に設定されている。このとき、メモリセルMCは、例えば論理1を記憶している。リファレンスメモリセルRMCの強誘電体キャパシタFRは、Uタームの分極状態に設定されている。PタームおよびUタームについては、図5で説明する。ビット線ドライバ24は、ビット線BL、BLXおよびリファレンスビット線BLrefにそれぞれ接続されるドライバ回路DRVを有している。読み出し動作時に、全てのドライバ回路DRVは、セット信号BLSETおよびリセット信号BLRSTに応じて、ビット線対BL、BLXおよびリファレンスビット線BLrefを所定の電圧に設定する。書き込み動作時に、データが書き込まれるメモリセルMCに対応するドライバ回路DRVは、データ入出力バッファ32を介して供給される書き込みデータの論理に応じて、ビット線対BL、BLXを所定の電圧に設定する。センスアンプ部30は、センスアンプSA、SAR、カレントミラー回路CMおよび電源スイッチ部PSWを有している。センスアンプSAの例は、図4に示す。強誘電体キャパシタFRは、Uタームの分極状態に設定されるとき、センスアンプSARは、リファレンスビット線BLrefおよび電源線VCCに接続される。なお、強誘電体キャパシタFRは、Pタームの分極状態に設定されてもよい。このとき、センスアンプSARは、リファレンスビット線BLrefおよび接地線GNDに接続される。カレントミラー回路CMは、ドレインがビット線BL、BLXおよびリファレンスビット線BLrefにそれぞれ接続され、ゲートがリファレンスビット線BLrefに接続され、ソースが電源スイッチ部PSWに接続されたnMOSトランジスタN1を有している。全てのnMOSトランジスタN1は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線BLrefの電圧に応じて変化するnMOSトランジスタN1のドレインソース間抵抗は、全て同じ値になり、全てのnMOSトランジスタN1のドレインソース間に同じ電流が流れる。電源スイッチ部PSWは、ドレインがnMOSトランジスタN1のソースにそれぞれ接続され、ゲートがスイッチ信号線SWに接続され、ソースが接地線GNDに接続されたnMOSトランジスタN2を有している。nMOSトランジスタN2は、スイッチ信号SWがハイレベルの期間にオンし、nMOSトランジスタN1のソースを接地線GNDに接続する。これにより、カレントミラー回路CMは動作可能になり、リファレンスビット線BLrefの電圧に応じて、ビット線対BL、BLXから互いに等しい量の電荷を引き抜く。電源スイッチ部PSWは、カレントミラー回路CMのnMOSトランジスタN1のソースを接地電圧GNDに設定する第2設定回路の一例である。センスアンプ部30の動作の例は、図8に示す。図4は、図3に示したセンスアンプSAの例を示している。センスアンプSAは、pMOSトランジスタP3、P4とnMOSトランジスタN3、N4とを含むフリップフロップを有している。pMOSトランジスタN3およびnMOSトランジスタN3によりCMOSインバータIV3が形成され、pMOSトランジスタN4およびnMOSトランジスタN4によりCMOSインバータIV4が形成されている。pMOSトランジスタP3、P4のソースは、pMOSトランジスタP5を介して電源線VCCに接続されている。nMOSトランジスタN3、N4のソースは、nMOSトランジスタN5を介して接地線GNDに接続される。pMOSトランジスタP5のゲートは、イネーブル信号SA0の論理を反転させた信号を受けている。nMOSトランジスタN5のゲートは、イネーブル信号SA0を受けている。ビット線BLXおよびデータ線DOXは、pMOSトランジスタN3およびnMOSトランジスタN3のドレインとpMOSトランジスタN4およびnMOSトランジスタN4のゲートとに接続されている。ビット線BLおよびデータ線DOは、pMOSトランジスタN4およびnMOSトランジスタN4のドレインとpMOSトランジスタN3およびnMOSトランジスタN3のゲートとに接続されている。センスアンプSAは、イネーブル信号SA0がハイレベルの期間にビット線BL、BLXの電圧差を差動増幅し、データ信号DO、DOXとして出力する。なお、センスアンプSAから図2に示したデータ入出力バッファ32に出力されるデータ信号は、データ信号DO、DOXの一方でもよい。なお、センスアンプSARは、図4のビット線BLXの代わりにリファレンスビット線BLrefが接続され、ビット線BLの代わりに電源線VCCが接続されることを除き、センスアンプSAと同じである。但し、センスアンプSARは、データ信号線DOX、DOに接続されない。図5は、図3に示した強誘電体キャパシタF1、F2の電気的特性の例を示している。図5の左側は、強誘電体キャパシタF1、F2に印加される電圧Vと電荷量Qとの関係であるヒステリシス特性を示している。電圧Vは、プレート線PLの電圧VPLとビット線BLまたはBLXの電圧VBLとの差VPL-VBLを示す。図5の右側は、各強誘電体キャパシタF1、F2に印加される電圧Vと電荷量Qとの関係QV特性を示している。ヒステリシス特性において、強誘電体キャパシタF1、F2に相補のデータが書き込まれた後の残留分極値は、電圧Vが印加されていない状態で、ヒステリシス曲線上の黒丸および白丸で示す位置する。この状態で、強誘電体キャパシタF1、F2に正の電圧Vを印加すると、電荷量Qは増加する。例えば、ビット線BLまたはBLXを0Vに設定し、プレート線PLを電源電圧VCCに設定することにより、正の電圧VCCが強誘電体キャパシタF1、F2に印加される。白丸で示す位置aからヒステリシス曲線の右上端の位置bまでの経路はUタームと称され、黒丸で示す位置cから位置bまでの経路はPタームと称される。なお、強誘電体キャパシタFRは、強誘電体キャパシタF1、F2と同じ電気的特性を有しており、Uタームの分極状態の特性を示す。一方、強誘電体キャパシタF1、F2に負の電圧Vを印加すると、電荷量Qは減少する。例えば、ビット線BLまたはBLXを電源電圧VCCに設定し、プレート線PLを0Vに設定することにより、負の電圧-VCCが強誘電体キャパシタF1、F2に印加される。白丸で示す位置aからヒステリシス曲線の左下端の位置dまでの経路はNタームと称され、黒丸で示す位置cから位置dまでの経路はDタームと称される。以降の説明では、残留分極値が白丸で示す位置aに設定された強誘電体キャパシタF1、F2をUタームまたはNタームとも称し、残留分極値が黒丸で示す位置cに設定された強誘電体キャパシタF1、F2をPタームまたはDタームとも称する。この実施形態では、メモリセルMCからデータを読み出すときに、強誘電体キャパシタF1、F2、FRに正の電圧Vが印加される。このとき、QV特性に示すように、Pタームの強誘電体キャパシタF1またはF2に蓄積される電荷量Qは、Uタームの強誘電体キャパシタF2またはF1に蓄積される電荷量Qより大きくなる。換言すれば、Pタームの強誘電体キャパシタF1またはF2の容量値は、Uタームの強誘電体キャパシタF2またはF1の容量値より大きい。最大の電圧VVPL=VCC、VBL=0Vが印加されるときの電荷量は、Pタームでは位置bと位置cの縦軸方向の差に対応し、Uタームでは位置bと位置aの縦軸方向の差に対応する。読み出し動作において、強誘電体キャパシタF1の容量値とビット線BLの容量値により容量分割された電圧がビット線BLに現れ、強誘電体キャパシタF2の容量値とビット線BLXの容量値により容量分割された電圧がビット線BLXに現れる。ビット線BL、BLXの容量値は、互いに等しい。例えば、メモリセルMCが論理1を保持するとき、強誘電体キャパシタF1はPタームであり、強誘電体キャパシタF2はUタームである。このとき、容量値の大きい強誘電体キャパシタF1に接続されるビット線BLの電圧は、容量値の小さい強誘電体キャパシタF2に接続されるビット線BLXの電圧より高くなる。読み出し動作時のビット線BL、BLXの電圧は、QV特性における電荷量Qの変化と同様に変化する。図4に示したセンスアンプSAは、ビット線BL、BLXの電圧差を増幅することで、メモリセルMCに保持されている論理を判定する。このため、図5では、メモリセルMCの読み出しマージンは、電圧Vが高いほど大きくなる。なお、Pタームの強誘電体キャパシタF1またはF2の分極値は、正の電圧Vが印加されると位置bに移動し、電圧Vの印加を停止すると位置aに移動する。すなわち、Pタームの強誘電体キャパシタF1またはF2の分極状態は、読み出し動作により反転し、Uタームに変化する。したがって、Pタームの強誘電体キャパシタF1またはF2は、読み出し動作後に、負の電圧Vを印加することにより、データの再書き込み動作を実施する必要がある。再書き込み動作により、分極状態は、位置dを経由して元の位置cに戻る。図6は、図3に示した強誘電体キャパシタF1、F2のインプリント後の電気的特性の例を示している。インプリントは、強誘電体キャパシタの特性を示すヒステリシスループが電圧軸方向にシフトする現象である。インプリントは、強誘電体キャパシタに論理値が書き込まれた後、長い時間が経過することで発生する。例えば、Pタームの強誘電体キャパシタのヒステリシス曲線は、太い実線で示すように、インプリントにより正の電圧方向にシフトする。Uタームの強誘電体キャパシタのヒステリシス曲線は、太い破線で示すように、インプリントにより負の電圧方向にシフトする。なお、一点鎖線で示したヒステリシス曲線は、インプリントが発生する前の元のヒステリシス曲線図5を示している。2T2CタイプのメモリセルMCでは、強誘電体キャパシタ対F1、F2の一方および他方は、PタームおよびUタームに設定されている。このため、インプリント後の強誘電体キャパシタ対F1、F2の分極状態は、c1、a1に位置している。この状態で、逆の論理がメモリセルMCに書き込まれ、強誘電体キャパシタ対F1、F2の分極状態が反転すると、強誘電体キャパシタ対F1、F2の分極状態は、位置a2、c2になる。図6の右側は、残留分極値が位置a2、c2に位置する強誘電体キャパシタ対F1、F2のQV特性を示している。インプリント後に逆の論理がメモリセルMCに書き込まれたとき、Pタームの残留分極値は、位置c1から位置c2に増加するため、正の電圧Vが印加されたときの電荷量は減少する。一方、Uタームの残留分極値は、位置a1から位置a2に減少するため、正の電圧Vが印加されたときの電荷量は増加する。この結果、電圧Vが電圧V1以上の領域では、PタームとUタームの電荷量が逆転し、データを正常に読み出すことができない。すなわち、インプリント後に逆の論理が書き込まれたメモリセルMCの読み出し動作を考慮すると、印加電圧Vは、値V1より小さいV2以下にする必要がある。図7は、図3に示した強誘電体キャパシタF1、F2の熱減極後の電気的特性の例を示している。熱減極は、データが書き込まれた強誘電体キャパシタに熱が加わることにより発生する。例えば、熱減極は、半導体メモリMEMを、プリント基板上にはんだ付けするときなどに発生する。図7に太線で示す熱減極後のヒステリシス曲線は、一点鎖線で示す元のヒステリシス曲線図5より小さくなる。熱減極後により、Pタームの強誘電体キャパシタの分極状態は位置cから黒丸で示す位置c3に変化し、元の値より増加する。熱減極後により、Uタームの強誘電体キャパシタの分極状態は位置aから白丸で示す位置a3に変化し、元の値より減少する。図7の右側は、残留分極値が位置a3、c3に位置する熱減極後の強誘電体キャパシタ対のQV特性を示している。Pタームの強誘電体キャパシタでは、熱減極により残留分極値が増加するため、正の電圧Vが印加されたときの電荷量は減少する。一方、Uタームの強誘電体キャパシタでは、熱減極により残留分極値が減少するため、正の電圧Vが印加されたときの電荷量は増加する。この結果、PタームとUタームの電荷量の差は、熱減極前の図5の特性に比べて小さくなり、読み出しマージンは減少する。熱減極された強誘電体キャパシタ対を有するメモリセルMCからデータを正常に読み出すためには、電圧Vを値V3以上に設定する必要がある。例えば、電圧値V3は、図6に示した電圧値V2より小さい。図6および図7に示したQV特性より、インプリント後および熱減極後の読み出し動作においてメモリセルMCから正常なデータを読み出すために、強誘電体キャパシタF1、F2に印加する電圧VVPL-VBLは、値V3から値V2までの範囲に設定する必要がある。図8は、図2に示した半導体メモリMEMの読み出し動作の例を示している。この例では、データが読み出されるメモリセルMCは、論理1を保持しており、図3に示したように、強誘電体キャパシタF1がPタームに設定され、強誘電体キャパシタF2がUタームに設定されている。図8は、読み出しコマンドが半導体メモリMEMに供給された後の動作を示している。読み出しコマンドは、図2に示したクロック信号CKの立ち上がりエッジに同期して、ロウレベルのライトイネーブル信号WEが供給されるときに、コマンドバッファ14により認識される。まず、時刻T0において、ビット線ドライバ24は、リセット信号BLRSTのロウレベルへの変化により、ビット線BL、BLXおよびリファレンスビット線BLrefを接地線GNDから切り離し、ロウレベルのフローティング状態に設定する。ビット線ドライバ24は、セット信号BLSETのパルスに応答してビット線BL、BLXおよびリファレンスビット線BLrefを所定の期間電源線VCCに接続する。ビット線BL、BLXおよびリファレンスビット線BLrefは、セット信号BLSETのハイレベル期間にプリチャージされる。ビット線ドライバ24は、セット信号BLSETの立ち下がりエッジに応答して、ビット線BL、BLXおよびリファレンスビット線BLrefを電源線VCCから切り離し、ハイレベルのフローティング状態に設定する。プレート線ドライバ22は、タイミング生成部18からのタイミング信号に応答してプレート線PLをハイレベルに活性化する。時刻T1において、ワード線ドライバ20は、読み出し動作を実行するワード線WLをハイレベルに活性化する。ビット線BL、BLXのハイレベルを強誘電体キャパシタF1、F2の一端に確実に伝達するために、例えば、ワード線WLのハイレベルは、ビット線BL、BLXのハイレベルに対して、選択トランジスタS1、S2の閾値電圧より高く設定される。ワード線WLの活性化により、選択トランジスタS1、S2がオンし、強誘電体キャパシタF1、F2の一端は、ビット線BL、BLXのハイレベル=VCCが印加される。このとき、プレート線PLのハイレベルが強誘電体キャパシタF1、F2の他端に印加されているため、各強誘電体キャパシタF1、F2の両端に電圧差は発生しない。したがって、ビット線BL、BLXおよびリファレンスビット線BLrefをプリチャージする場合にも、強誘電体キャパシタF1、F2、FRの残留分極値が変化することを防止でき、メモリセルMCに保持されているデータが破壊することを防止できる。時刻T0から時刻T2までの期間P1は、ビット線BL、BLXおよびリファレンスビット線BLrefが電源電圧VCCに設定される期間である。時刻T2において、タイミング生成部18は、スイッチ信号SWをハイレベルに設定する。ハイレベルのスイッチ信号SWにより、図3に示した電源スイッチ部PSWの全てのnMOSトランジスタN2がオンし、カレントミラー回路CMのnMOSトランジスタN1のソースを接地電圧GND=0Vに設定する。ビット線BL、BLXおよびリファレンスビット線BLrefは、フローティング状態のハイレベル=VCCに設定されているため、カレントミラー回路CMの全てのnMOSトランジスタN1のゲートソース間電圧は、電源電圧VCCになる。nMOSトランジスタN1の閾値電圧VTは、電源電圧VCCより低いため、全てのnMOSトランジスタN1はオンする。ビット線BL、BLXおよびリファレンスビット線BLrefにプリチャージされている電荷は、接地線GNDに徐々に抜け、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧は低下する。このとき、ビット線BLXに接続されるUタームの強誘電体キャパシタF2の容量値は、ビット線BLに接続されるPタームの強誘電体キャパシタF1の容量値より小さい。このため、ビット線BLXの電圧降下量は、ビット線BLの電圧降下量より大きくなる。リファレンスメモリセルRMCの強誘電体キャパシタFRは、Uタームに設定されているため、リファレンスビット線BLrefの電圧降下量は、ビット線BLXの電圧降下量と同じである。リファレンスビット線BLrefの電圧が、nMOSトランジスタN1の閾値電圧VTまで下がると、nMOSトランジスタN1はオフする。これにより、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧の降下は停止する。時刻T2から時刻T3までの期間P2は、カレントミラー回路CMが動作する期間である。時刻T3において、タイミング生成部18は、スイッチ信号SWをロウレベルに非活性化する。これにより、電源スイッチ部PSWのnMOSトランジスタN2はオフし、カレントミラー回路CMの動作が停止する。また、タイミング生成部18は、イネーブル信号SA0をハイレベルに活性化し、センスアンプSA、SARの動作を開始する。センスアンプSAは、ビット線BL、BLXの電圧差を増幅する。Pタームの強誘電体キャパシタF1に接続されているビット線BLの電圧は、電源電圧VCCまで上昇し、Uタームの強誘電体キャパシタF2に接続されているビット線BLXの電圧は、接地電圧GND=0Vまで下降する。センスアンプSARは、リファレンスビット線BLrefの電圧と電源電圧VCCとの電圧差を増幅し、リファレンスビット線BLrefを常にロウレベル=0Vに設定する。ここで、センスアンプSAが動作を開始するとき、ビット線BLXの電圧は閾値電圧VTと同じ値であり、ビット線BLの電圧は、閾値電圧VTより僅かに高い電圧である。例えば、閾値電圧VTは、プレート線PLの電圧=VCCから図6に示した電圧V2を引いた値に設計される。これにより、時刻T3において、Uタームの強誘電体キャパシタF2に掛かる電圧Vを、図6の電圧V2に設定でき、Pタームの強誘電体キャパシタF1に掛かる電圧Vを、電圧V2より低く、図7の電圧V3より高い値に設定できる。換言すれば、時刻T3において、強誘電体キャパシタF1、F2に掛かる電圧Vを、電圧V2以下で電圧V3より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタF1、F2、あるいは熱減極された強誘電体キャパシタF1、F2のいずれにおいても、メモリセルMCに保持されているデータを確実に読み出すことができる。時刻T3から時刻T4までの期間P3は、センスアンプSAが増幅動作を実施する期間である。時刻T4において、プレート線ドライバ22は、センスアンプSA、SARが動作している間に、プレート線PLをロウレベル=0Vに変化する。これにより、Pタームの強誘電体キャパシタF1は、負の電圧Vを受け、分極状態は、図5に示した位置bから位置cを経由して位置dに変化する。すなわち、Pタームの再書き込みが実施される。一方、Uタームの強誘電体キャパシタF2は、プレート線PLのロウレベルとビット線BLXのロウレベルとを受け、図5に示した位置bから位置cに変化する。なお、一端がリファレンスビット線BLrefに接続されるセンスアンプSARの他端には、電源電圧VCCが印加されている。このため、リファレンスメモリセルRMCにおけるUタームの強誘電体キャパシタFRは、正の電圧Vを受け、分極状態は、図5に示した位置bに維持され、Uタームに保持される。すなわち、強誘電体キャパシタFRに常にUタームが書き込まれる。時刻T5において、タイミング生成部18は、イネーブル信号SA0をロウレベルに非活性化し、センスアンプSAの動作を停止する。また、ビット線ドライバ24は、ハイレベルのリセット信号BLRSTに応じて、ビット線BLおよびリファレンスビット線BLrefをロウレベル=0Vにリセットする。これにより、Pタームの強誘電体キャパシタF1は、プレート線PLのロウレベルとビット線BLのロウレベルとを受け、図5のヒステリシス曲線の黒丸の位置cに移動する。時刻T6において、ワード線ドライバ20は、ワード線WLをロウレベルにリセットする。ロウレベルのワード線WLにより、選択トランジスタS1、S2、RTはオフし、強誘電体キャパシタF1、F2、FRとビット線BL、BLXおよびリファレンスビット線BLrefとの接続が解除される。そして、読み出し動作が完了する。図9は、別の半導体メモリの読み出し動作の例を示している。図8と同じ動作については、詳細な説明は省略する。この半導体メモリは、タイミング生成部18およびビット線ドライバ24が、図2と相違している。タイミング生成部18は、読み出し動作において、セット信号BLSETを出力せず、ビット線BL、BLXおよびリファレンスビット線BLrefは、読み出し動作の開始時にプリチャージされない。また、タイミング生成部18は、プレート線PLを駆動するためのタイミング信号の生成タイミングを図8と相違させる。その他の動作は、図8と同様である。メモリセルMCの強誘電体キャパシタF1、F2およびリファレンスメモリセルRMCの強誘電体キャパシタFRは、図3と同様に、それぞれPターム、Uターム、Uタームの分極状態に設定されている。図9では、時刻T0において、ビット線BL、BLXおよびリファレンスビット線BLrefは、リセット信号BLRSTのロウレベルへの変化により、ロウレベルのフローティング状態に設定される。このため、時刻T1において、ワード線WLがハイレベルに活性化されるとき、プレート線PLおよびビット線BL、BLX、リファレンスビット線BLrefはロウレベルである。時刻T2において、プレート線PLがハイレベルに活性化され、ビット線BL、BLXおよびリファレンスビット線BLrefの各電圧は、各強誘電体キャパシタF1、F2、FRの容量値と各ビット線容量との容量分割に応じて上昇する。また、スイッチ信号SWがハイレベルに変化し、図3に示した電源スイッチ部PSWの全てのnMOSトランジスタN2がオンする。nMOSトランジスタN2のオンにより、カレントミラー回路CMのnMOSトランジスタN1のソースが接地線GNDに接続され、カレントミラー回路CMが動作可能な状態になる。リファレンスビット線BLrefの電圧が、カレントミラー回路CMのnMOSトランジスタN1の閾値電圧VTを超えると、全てのnMOSトランジスタN1はオンし、ビット線BL、BLXおよびリファレンスビット線BLrefの電荷をそれぞれ引き抜く。これにより、リファレンスビット線BLrefの電圧は、nMOSトランジスタN1の閾値電圧VTと同じ値に設定される。リファレンスメモリセルRMCの強誘電体キャパシタFRと同じUタームの分極状態に設定されている強誘電体キャパシタF2に接続されたビット線BLXの電圧も、閾値電圧VTと同じ値に設定される。ビット線BLに接続されるPタームの強誘電体キャパシタF1の容量値は、ビット線BLXに接続されるUタームの強誘電体キャパシタF2の容量値より大きい。このため、ビット線BLの電圧は、ビット線BLXの電圧より高くなる。この後、図8と同様に、センスアンプSAが動作し、ビット線BL、BLXの電圧差を増幅され、プレート線PLがロウレベルに変化し、Pタームの強誘電体キャパシタF1に対するデータ再書き込みが実施される。そして、読み出し動作が完了する。図10は、別の半導体メモリの読み出し動作の別の例を示している。図8および図9と同じ動作については、詳細な説明は省略する。この半導体メモリは、ビット線BL、BLXおよびリファレンスビット線BLrefの容量値が大きいことを除き、図9の動作を実行する半導体メモリと同じである。例えば、ビット線BL、BLXおよびリファレンスビット線BLrefの容量値は、メモリ容量が大きく、ビット線BL、BLXおよびリファレンスビット線BLrefの長さが長くなるときに大きくなる。図10は、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧波形を除き、図9と同じである。ビット線BL、BLXおよびリファレンスビット線BLrefの容量値が大きいとき、時刻T2から時刻T3において、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧は上昇しにくい。リファレンスビット線BLrefの電圧が、カレントミラー回路CMのnMOSトランジスタN1の閾値電圧VTまで到達しないとき、nMOSトランジスタN1はオンせず、カレントミラー回路CMは動作しない。すなわち、リファレンスビット線BLrefの電圧は、カレントミラー回路CMの動作範囲から外れてしまう。このとき、プレート線PLの電圧=VCCからビット線BLXの電圧を引いた値が、図6に示した電圧V1より高くなると、インプリントされた強誘電体キャパシタF1、F2を有するメモリセルMCの読み出しマージンは減少する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ビット線BL、BLXおよびリファレンスビット線BLrefが電源電圧VCCに設定される期間P1に、プレート線PLを電源電圧VCCに設定することにより、強誘電体キャパシタF1、F2、FRの分極値が変化することを防止でき、メモリセルMCの読み出しマージンの減少を防止できる。図11は、別の実施形態の半導体メモリMEMにおけるビット線ドライバ24A、メモリセルアレイ26およびセンスアンプ部30Aの例を示している。ビット線ドライバ24Aおよびセンスアンプ部30Aを除く構成は、プレート線PL、ビット線BL、BLXおよびリファレンスビット線BLrefを駆動するためのタイミング信号が異なることを除き、図2に示した半導体メモリMEMと同じである。すなわち、半導体メモリMEMは、強誘電体メモリである。この実施形態では、強誘電体キャパシタF1は、図5に示したNタームの分極状態に設定され、強誘電体キャパシタF2は、Dタームの分極状態に設定されている。このとき、メモリセルMCは、論理1を記憶している。読み出し動作において、強誘電体キャパシタF1、F2に負の電圧Vが印加される。例えば、リファレンスメモリセルRMCの強誘電体キャパシタFRは、Dタームの分極状態に設定される。強誘電体キャパシタFRがDタームの分極状態に設定されるとき、センスアンプSARは、リファレンスビット線BLrefおよび接地線GNDに接続される。なお、強誘電体キャパシタFRは、Nタームの分極状態に設定されてもよい。このとき、センスアンプSARは、リファレンスビット線BLrefおよび電源線VCCに接続される。ビット線ドライバ24Aのドライバ回路DRVは、読み出し動作において、ハイレベルのリセット信号BLRSTを受けている間、ビット線BL、BLXおよびリファレンスビット線BLrefを接地線GNDに接続する。ドライバ回路DRVは、ロウレベルのリセット信号BLRSTを受けている間、ビット線BL、BLXおよびリファレンスビット線BLrefをフローティング状態に設定する。なお、ドライバ回路DRVは、読み出し動作中に図3に示したセット信号BLSETを受けない。ドライバ回路DRVは、書き込み動作において、強誘電体キャパシタF1またはF2を図5に示したDタームの分極状態に設定するときに、ビット線BLまたはBLXを電源線VCCに接続する。センスアンプ部30Aは、カレントミラー回路CMおよび電源スイッチ部PSWが図3と相違している。カレントミラー回路CMは、図3のnMOSトランジスタN1の代わりにpMOSトランジスタP1を配置して形成されている。pMOSトランジスタP1は、ドレインがビット線BL、BLXおよびリファレンスビット線BLrefにそれぞれ接続され、ゲートがリファレンスビット線BLrefに接続され、ソースが電源スイッチ部PSWに接続されている。全てのpMOSトランジスタP1は、同じ大きさを有しており、同じ電気的特性を有している。これにより、リファレンスビット線BLrefの電圧に応じて変化するpMOSトランジスタP1のドレインソース間抵抗は、全て同じ値になり、全てのpMOSトランジスタP1に同じ電流が流れる。電源スイッチ部PSWは、図3のnMOSトランジスタN2の代わりにpMOSトランジスタP2を配置して形成されている。pMOSトランジスタP2は、ドレインがpMOSトランジスタP1のソースにそれぞれ接続され、ゲートがスイッチ信号線/SWに接続され、ソースが電源線VCCに接続されている。pMOSトランジスタP2は、スイッチ信号/SWがロウレベルの期間にオンし、pMOSトランジスタP1のソースを電源線VCCに接続する。これにより、カレントミラー回路CMは動作可能になり、リファレンスビット線BLrefの電圧に応じて、電源線VCCからビット線対BL、BLXに互いに等しい量の電荷を転送する。スイッチ信号/SWは、図2に示したタイミング生成部18がスイッチ信号SWの代わりに生成する。図12は、図11に示したセンスアンプ部30Aを有する半導体メモリMEMの読み出し動作の例を示している。図8と同じ動作については、詳細な説明は省略する。この実施形態では、メモリセルMCの強誘電体キャパシタF1、F2は、Nタームの分極状態とDタームの分極状態にそれぞれ設定され、リファレンスメモリセルRMCの強誘電体キャパシタFRは、Dタームの分極状態に設定されている。このため、図5のヒステリシス曲線に示したように、読み出し動作では、電圧V=VPL-VBLは負に設定される。プレート線PLの電圧は、Nタームの強誘電体キャパシタF1に再書き込みを実施する時刻T4からT5の期間を除き、ロウレベル0Vに設定される。時刻T0において、リセット信号BLRSTがロウレベルに変化することで、ビット線BL、BLXおよびリファレンスビット線BLrefのリセット状態が解除される。ビット線BL、BLXおよびリファレンスビット線BLrefは、ロウレベルのフローティング状態に設定される。時刻T1において、ワード線WLのハイレベルへの活性化により、選択トランジスタS1、S2はオンし、強誘電体キャパシタF1、F2の一端は、ビット線BL、BLXに接続される。このとき、プレート線PLはロウレベルに設定されているため、各強誘電体キャパシタF1、F2の両端に電圧差は発生しない。時刻T0から時刻T2までの期間P1は、ビット線BL、BLXおよびリファレンスビット線BLrefが接地電圧GNDに設定される期間である。時刻T2において、スイッチ信号/SWがロウレベルに変化し、図11に示した電源スイッチ部PSWの全てのpMOSトランジスタP2がオンし、カレントミラー回路CMのpMOSトランジスタP1のソースを電源電圧VCCに設定する。ビット線BL、BLXおよびリファレンスビット線BLrefはロウレベルに設定されているため、カレントミラー回路CMの全てのpMOSトランジスタP1のゲートソース間電圧は、-VCCになり、pMOSトランジスタP1はオンする。pMOSトランジスタP1のオンにより、電源線VCCからビット線BL、BLXおよびリファレンスビット線BLrefに電荷が転送され、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧は上昇する。このとき、ビット線BLXに接続されるDタームの強誘電体キャパシタF2の容量値は、ビット線BLに接続されるNタームの強誘電体キャパシタF1の容量値より小さい。このため、ビット線BLXの電圧上昇量は、ビット線BLの電圧上昇量より大きい。リファレンスメモリセルRMCの強誘電体キャパシタFRは、Dタームに設定されているため、リファレンスビット線BLrefの電圧上昇量は、ビット線BLXの電圧上昇量と同じである。リファレンスビット線BLrefの電圧と電源電圧VCCとの差が、pMOSトランジスタP1の閾値電圧-VTの絶対値VT以下になると、pMOSトランジスタP1はオフする。これにより、ビット線BL、BLXおよびリファレンスビット線BLrefの電圧の上昇は停止する。時刻T2から時刻T3までの期間P2は、カレントミラー回路CMが動作する期間である。時刻T3において、スイッチ信号/SWがハイレベルに非活性化され、電源スイッチ部PSWのpMOSトランジスタP2はオフし、カレントミラー回路CMが非活性化される。また、イネーブル信号SA0がハイレベルに活性化され、センスアンプSA、SARが動作する。センスアンプSAはビット線BL、BLXの電圧差を増幅する。センスアンプSAの動作により、Nタームの強誘電体キャパシタF1に接続されているビット線BLの電圧は、接地電圧GND=0Vまで下降し、Dタームの強誘電体キャパシタF2に接続されているビット線BLXの電圧は、電源電圧VCCまで上昇する。時刻T3から時刻T4までの期間P3は、センスアンプSA、SARが増幅動作を実施する期間である。ここで、センスアンプSAが動作を開始するとき、ビット線BLXの電圧は、電源電圧VCCから閾値電圧の絶対値VTを引いた電圧V4であり、ビット線BLの電圧は、電圧V4より僅かに低い電圧である。例えば、カレントミラー回路CMのpMOSトランジスタP1の閾値電圧は、電圧V4が図6に示した電圧V2になるように設計される。すなわち、閾値電圧VTは、電源電圧VCCから図6に示した電圧V2を引いた値に設計される。これにより、時刻T3において、Dタームの強誘電体キャパシタF2に掛かる電圧Vを、図6の電圧V2に設定でき、Nタームの強誘電体キャパシタF1に掛かる電圧Vを、電圧V2より低く、図7の電圧V3より高い値に設定できる。換言すれば、時刻T3において、強誘電体キャパシタF1、F2に掛かる電圧Vを、電圧V2以下で電圧V3より高い値に自動的に設定でき、読み出しマージンを確保できる。したがって、インプリントされた強誘電体キャパシタF1、F2、あるいは熱減極された強誘電体キャパシタF1、F2のいずれにおいても、メモリセルMCに保持されているデータを確実に読み出すことができる。時刻T4において、プレート線PLがハイレベル=VCCに設定される。これにより、Nタームの強誘電体キャパシタF1は、正の電圧PL=VCC、BL=0Vを受け、分極状態は、図5に示した位置dから位置cを経由して位置bに変化する。すなわち、Pタームの再書き込みが実施される。一方、Dタームの強誘電体キャパシタF2は、プレート線PLのハイレベルとビット線BLXのハイレベルとを受け、図5に示した位置dから位置cに変化する。なお、一端がリファレンスビット線BLrefに接続されるセンスアンプSARの他端には、接地電圧GNDが印加されている。このため、リファレンスメモリセルRMCにおけるUタームの強誘電体キャパシタFRは、負の電圧Vを受け、分極状態は、図5に示した位置dに維持され、Dタームに保持される。すなわち、強誘電体キャパシタFRに常にDタームが書き込まれる。時刻T5において、プレート線PLおよびイネーブル信号SA0がロウレベルに設定され、リセット信号BLRSTがハイレベルに設定される。時刻T5以降の動作は、図8と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、カレントミラー回路CMがpMOSトランジスタP1で形成される場合にも、強誘電体キャパシタF1、F2の残留分極値に依存せず、pMOSトランジスタP1をオンさせ、カレントミラー回路CMを必ず動作させることができる。この結果、読み出し動作時のビット線BL、BLXの電圧を自動的に最適に設定でき、読み出しマージンの減少を防止できる。図13は、上述した実施形態の半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器やICカード等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムSYSの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。例えば、システムSYSは、CPU、ROMおよび周辺回路PERIと、上述した半導体メモリMEMのいずれかとを有している。CPU、ROM、周辺回路PERIおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。ROMは、CPUにより実行されるプログラムを格納している。CPUは、ROMにアクセスするとともに、半導体メモリMEMにアクセスし、システム全体の動作を制御する。なお、CPUにより実行されるプログラムは、半導体メモリMEMに格納されてもよく、この場合、ROMは不要である。周辺回路PERIは、システムSYSに接続される入力装置および出力装置の少なくともいずれかを制御する。なお、システムSYSは、周辺回路PERIを省いて形成されてもよい。システムSYSに搭載された半導体メモリMEMは、CPUからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。