半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第1ゲート電極および第2ゲート電極を形成する工程と、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、第1の絶縁膜で覆う工程と、前記第1の絶縁膜をマスクとして前記第1ゲート電極に第1導電型の不純物を選択的に導入し、前記第1ゲート電極を第1導電型にする工程と、前記第1の絶縁膜を除去した後、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、第2の絶縁膜で覆う工程と、前記第2の絶縁膜をマスクとして前記第2ゲート電極に第2導電型の不純物を選択的に導入し、前記第2ゲート電極を第2導電型にする工程と、を含むことを特徴とする半導体装置の製造方法。前記第1ゲート電極および前記第2ゲート電極を覆うように、前記半導体基板上に、第3の絶縁膜を形成する工程をさらに含み、前記第1の絶縁膜および前記第2の絶縁膜は前記第3の絶縁膜を形成した後に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1の絶縁膜および前記第2の絶縁膜は、前記第1のゲート電極の上面および前記第2のゲート電極の上面を覆わないように形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。前記第1の絶縁膜および前記第2の絶縁膜は、液状材料を前記半導体基板上に塗布することによって形成されることを特徴とする請求項1~3にいずれかに記載の半導体装置の製造方法。前記第1の絶縁膜または前記第2の絶縁膜は有機絶縁膜であることを特徴とする請求項4に記載の半導体装置の製造方法。前記有機絶縁膜はレジスト膜であることを特徴とする請求項5に記載の半導体装置の製造方法。前記第2ゲート電極を第1のマスク層で覆う工程と、前記第1ゲート電極を第2のマスク層で覆う工程とをさらに有し、前記第1ゲート電極に第1導電型の不純物を選択的に導入する時に、前記第1の絶縁膜をマスクとすると共に前記第1のマスク層をマスクとし、前記第1の絶縁膜を除去する時に前記第1のマスク層を除去し、前記第2ゲート電極に第2導電型の不純物を選択的に導入する時に、前記第2の絶縁膜をマスクとすると共に前記第2のマスク層をマスクとすることを特徴とする請求項1に記載の半導体装置の製造方法。半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第1ゲート電極および第2ゲート電極を形成する工程と、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、前記無機絶縁膜をマスクとして前記第1ゲート電極に第1導電型の不純物を選択的に導入し、前記第1ゲート電極を第1導電型にする工程と、前記無機絶縁膜をマスクとして前記第2ゲート電極に第2導電型の不純物を選択的に導入し、前記第2ゲート電極を第2導電型にする工程と、を含むことを特徴とする半導体装置の製造方法。前記第1ゲート電極および前記第2ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程をさらに含み、前記無機絶縁膜は前記保護絶縁膜を形成した後に形成することを特徴とする請求項8に記載の半導体装置の製造方法。前記無機絶縁膜は、前記第1のゲート電極の上面および前記第2のゲート電極の上面を覆わないように形成することを特徴とする請求項8または9に記載の半導体装置の製造方法。前記保護絶縁膜はシリコン酸化膜であり、前記無機絶縁膜はシリコン窒化膜であることを特徴とする請求項9に記載の半導体装置の製造方法。前記保護絶縁膜はシリコン窒化膜であり、前記無機絶縁膜はシリコン酸化膜であることを特徴とする請求項9に記載の半導体装置の製造方法。前記半導体膜はシリコン膜であることを特徴とする請求項1~11のいずれかに記載の半導体装置の製造方法。前記第2ゲート電極を第1のマスク層で覆う工程と、前記第1のマスク層を除去した後に前記第1ゲート電極を第2のマスク層で覆う工程とをさらに有し、前記第1ゲート電極に第1導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第1のマスク層をマスクとし、前記第2ゲート電極に第2導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第2のマスク層をマスクとすることを特徴とする請求項8に記載の半導体装置の製造方法。上に述べたように特許文献1が開示する技術は、nMOSおよびpMOS領域におけるデュアルゲート構造を形成するためのエッチング速度差を減少させることができる。しかしながらpチャネルトランジスタのゲート電極56の上層シリコン系膜53はエッチング速度の大きいn型であるため、この部分にサイドエッチング図8bの48を参照が起こり、ゲート電極上部の幅が減少するという問題はなお残る。こうした寸法の減少はゲート電極の配線抵抗の増大をもたらし、半導体集積回路装置としての特性を劣化させる原因を形成する。特に65nmノード以下のCMOSプロセスによって製造される微細半導体装置では、ゲート電極の僅かな線幅減少であってもその特性劣化への影響は大きく、無視することができない重要な問題である。特許文献1の技術は上層シリコン系膜として高融点金属シリサイド膜を採用する。高融点金属シリサイド膜の導電性は、n型、p型のどちらの不純物が導入されても導電型に関係しない。従って特許文献1の技術は、下層シリコン系膜上に高融点金属シリサイド膜を形成した後にゲート電極をエッチングで形成するポリサイド型のゲート電極に有効であると考えられる。しかし、デュアルゲート構造形成後高融点金属シリサイド膜を形成するサリサイド型のゲート電極、およびポリシリコン膜のみからなるデュアルゲート構造の形成に対して、この技術は以下の課題を有する。上記2つのケースにおいて、ゲート電極となるポリシリコン膜の上部に下部とは反対導電型の不純物がカウンタードープされる。このため、カウンタードープの条件によってゲート電極の上部と下部の境界にPN接合が生じたり、あるいはPN接合が生じなくてもゲート電極が高抵抗になる可能性がある。これらはCMOSトランジスタの正常な動作を妨げたり、半導体集積回路装置の特性を劣化させる原因となることが予想される。本発明は上記課題を鑑みて提案されたものである。本発明は、特にデュアルゲート構造を、ゲート電極のサイドエッチや半導体基板のピット等、ゲート電極の加工上の問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。これに加えて本発明は、デュアルゲート構造をゲート電極の導電性に問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。上記課題を解決するための本発明に係る半導体装置の製造方法の第1は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第1ゲート電極および第2ゲート電極を形成する工程と、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、第1の絶縁膜で覆う工程と、前記第1の絶縁膜をマスクとして前記第1ゲート電極に第1導電型の不純物を選択的に導入し、前記第1ゲート電極を第1導電型にする工程と、前記第1の絶縁膜を除去した後、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、第2の絶縁膜で覆う工程と、前記第2の絶縁膜をマスクとして前記第2ゲート電極に第2導電型の不純物を選択的に導入し、前記第2ゲート電極を第2導電型にする工程とを含む。本発明に係る第1の製造方法の一形態では、前記第1ゲート電極および前記第2ゲート電極を覆うように、前記半導体基板上に、第3の絶縁膜を形成する工程を含んでおり、前記第1の絶縁膜および前記第2の絶縁膜は前記第3の絶縁膜を形成した後に形成される。第1および第2のゲート電極にそれぞれ第1および第2導電型の不純物を導入し易くするという観点から、前記第1の絶縁膜および前記第2の絶縁膜を、前記第1のゲート電極の上面および前記第2のゲート電極の上面を覆わないように形成することが好ましい。前記第1の絶縁膜および前記第2の絶縁膜は種々の方法によって形成することができる。形成が容易な典型的方法は、液状材料を前記半導体基板上に塗布することによって形成することである。そして前記第1の絶縁膜または前記第2の絶縁膜として有機絶縁膜を選択することができる。さらに前記有機絶縁膜としてレジスト膜を使用することが半導体装置の製造工程において適している。上記課題を解決するための本発明に係る半導体装置の製造方法の第2は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第1ゲート電極および第2ゲート電極を形成する工程と、前記第1ゲート電極および前記第2ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、前記無機絶縁膜をマスクとして前記第1ゲート電極に第1導電型の不純物を選択的に導入し、前記第1ゲート電極を第1導電型にする工程と、前記無機絶縁膜をマスクとして前記第2ゲート電極に第2導電型の不純物を選択的に導入し、前記第2ゲート電極を第2導電型にする工程とを含む。本発明に係る第2の製造方法の一形態においても、前記第1ゲート電極および前記第2ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程を含んでおり、前記無機絶縁膜を前記保護絶縁膜を形成した後に形成する。また上記第1の製造方法と同様に、前記無機絶縁膜を、前記第1のゲート電極の上面および前記第2のゲート電極の上面を覆わないように形成することが好ましい。前記保護絶縁膜と前記無機絶縁膜とは、互いに相手の膜に対して選択的に除去できる性質を備えていることが好ましい。そのために、前記保護絶縁膜としてシリコン酸化膜を選択し、前記無機絶縁膜としてシリコン窒化膜を選択する。あるいは、前記保護絶縁膜としてシリコン窒化膜を選択し、前記無機絶縁膜としてシリコン酸化膜を選択する。前記半導体膜は、通常の半導体集積回路に対してシリコン膜である。本発明によれば、第1導電型の不純物または第2導電型の不純物を半導体膜に導入する前に半導体膜を選択的にエッチングして第1ゲート電極および第2ゲート電極を形成する。不純物が導入されない半導体膜のエッチング速度は一様であり、第1ゲート電極および第2ゲート電極の両方が実質的に同一エッチング速度を有するエッチングで形成される。従って両ゲート電極に対するエッチング速度差に基づく欠陥の発生、加工不良を防止することができる。本発明によれば、形成された第1ゲート電極および第2ゲート電極への不純物導入は、第1ゲート電極および第2ゲート電極が形成されていない半導体基板上を第1の絶縁膜または第2の絶縁膜または無機絶縁膜で覆った後に行う。これらの膜により半導体基板には不純物が導入されないので、第1および第2ゲート電極に対して適正化された条件で不純物を導入することができる。本発明によれば、デュアルゲート電極構造の製造中において各ゲート電極へ1種類の導電型の不純物しか導入されないのでゲート電極の導電性に問題が生じることがなく、低抵抗のゲート電極が得られる。以下、本発明に係る半導体装置の製造方法を図面を用いて詳細に説明する。実施形態1図1~図3は、本発明の第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置はCMOS型半導体集積回路装置であり、特に65nmノード以下の技術を用いて製造されることを想定する。各図に示す断面図において、切断線より左側の部分はMOS型トランジスタのゲート長方向の断面であり、切断線より右側の部分はMOS型トランジスタのゲート幅方向の断面である。このような断面は後述する他の実施形態を説明するための工程断面図すべてにも適用される。まず図1aに示すように、シリコン単結晶からなる半導体基板1に素子分離2を形成する。素子分離2はSTI型であり、半導体基板1に溝を形成し、溝内にシリコン酸化物などの絶縁物を埋め込んで形成する。素子分離2は半導体基板1の表面領域を区画しCMOSトランジスタの活性領域を形成する。ゲート長方向の断面において、素子分離2の左側の活性領域はnチャネルMOS型トランジスタ以後、nMOSTrというが形成される領域、右側の活性領域はpチャネルMOS型トランジスタ以後pMOSTrというが形成される領域である。また、ゲート幅方向の断面において素子分離2で囲まれる左側の活性領域はnMOSTrが形成される領域、右側の活性領域はpMOSTrが形成される領域である。このような取り決めは後述する他の実施形態を説明するための工程断面図すべてにも適用される。素子分離2の形成後、nMOSTrを形成すべき領域に素子分離2を貫通して半導体基板1に達する注入エネルギーでイオン注入を行いpウエル3を形成する。次いで同様のエネルギーでpMOSTrを形成すべき領域にnウエル4を形成する。pウエル3およびnウエル4が形成された半導体基板1上に膜厚2nmのゲート絶縁膜5を形成する。ゲート絶縁膜5は、本半導体装置におけるトランジスタの寸法レベルでは通常熱酸化を含む高温処理で形成したシリコン酸窒化膜である。しかしながら化学気相成長CVD:ChemicalVaporDeposition法や原子層堆積ALD:AtomicLayerDeposition法等により、シリコン酸化膜系以外の材料膜を堆積してもよい。続いてゲート絶縁膜5上にCVD法により実質的に不純物を含まない半導体膜としてシリコン膜6を膜厚150nmの厚さに堆積する。シリコン膜6は多結晶状態またはアモルファス状態である。次に図1bに示すように、シリコン膜6上にゲート電極パターンを有するレジストマスク層8をフォトリソグラフィ技術により形成する。この後、レジストマスク層8をマスクとしてシリコン膜6を選択的に異方性エッチングし、複数のゲート電極7を形成する。エッチングガスは例えばCl2とHBrを含む混合ガスを使用することができる。ゲート幅方向の断面部分ではnMOSTrの活性領域上からpMOSTrの活性領域上に跨って連続的に延びる短いゲート電極7を示している。このようなゲート電極は例えばSRAMStaticRandomAccessMemoryのメモリセル内に見られる。図には示していないがゲート電極7はnMOSTrを形成すべき領域およびpMOSTrを形成すべき領域それぞれに複数形成される。次に図1cに示すように、レジストマスク層8を除去し、ゲート電極7を被覆するように被処理基板上の全面にレジスト膜9を塗布する。ここでゲート電極等の構造物が形成された製造途中の半導体基板を被処理基板という。塗布直後のレジスト膜9の膜厚はゲート絶縁膜5上で例えば500nmである。次にレジスト膜9を全面に渡って一様にエッチバックし、ゲート電極7の上面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極7間に形成された凹部領域にレジスト膜9が埋め込まれる。エッチバックは例えば平行平板型RIE装置を用い、チャンバー内圧力:30Pa、被処理基板を載置する下部電極高周波電力:350W、O2エッチングガス:400ml/min.標準状態の条件で行うことができる。次に図1dに示すように、nMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層10をフォトリソグラフィ技術によりレジスト膜9上およびゲート電極7上に形成する。レジストマスク層10にパターンを現像する時にレジスト膜9も溶解し薄化する可能性がある。しかしレジスト膜9はエッチバック工程においてプラズマ照射を受け、ある程度硬化しているのでほとんど溶解しない。硬化を確実にするために、エッチバック後レジストマスク層10の塗布前にレジスト膜9を160°C程度でベーキングしたり、紫外線照射を行うことが望ましい。レジスト膜9およびレジストマスク層10をマスクとして、ゲート電極7にリンP等の半導体をn型にする不純物n型不純物を、例えば加速電圧:10keV、ドーズ量:6×1015atoms/cm2の条件でイオン注入する。これによってnMOSTrのn型ゲート電極7aが形成される。イオン注入後、O2プラズマアッシングおよび薬液洗浄等によりレジスト膜9およびレジストマスク層10を除去する。次に図2aに示すように、図1cの工程と同様にしてゲート電極7、7a図1を参照を被覆するように被処理基板上にレジスト膜11を500nmの厚さに塗布する。そしてレジスト膜11を一様にエッチバックし、ゲート電極7、7aの上面を露出させる。このようにしてゲート電極7、7a間の凹部領域にレジスト膜11が埋め込まれる。エッチバック条件は図1cの工程と同様である。次に、pMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層12をフォトリソグラフィ技術によりレジスト膜11上およびゲート電極7a上に形成する。続いてレジスト膜11およびレジストマスク層12をマスクとして、不純物を含まないゲート電極7にボロンB等の半導体をp型にする不純物p型不純物を、例えば加速電圧:3keV、ドーズ量:3×1015atoms/cm2の条件でイオン注入する。これによってpMOSTrのp型ゲート電極7bが形成される。イオン注入後、O2プラズマアッシングおよび薬液洗浄等によりレジスト膜12およびレジストマスク層11を除去すると図2bに示すように、nMOSTrのn型ゲート電極7aおよびpMOSTrのp型ゲート電極7bからなるデュアルゲート構造が完成する。図2bの右側部分に見られるように、nMOSTr形成領域、pMOSTr形成領域の両方に跨るゲート電極では両方の領域の境界に両方の導電型のゲート電極7a、7bが対向する部分図では点線で示すPN接合が形成される。次に図2cに示すように、n型ゲート電極7a、p型ゲート電極7bを覆うようにシリコン酸化膜からなる絶縁膜13を、CVD法により例えば10nmの膜厚に堆積する。さらに図2dに示すように、異方性エッチングにより絶縁膜13およびその下のゲート絶縁膜5を一様にエッチバックし、pウエル3、nウエル4の表面を露出させる。同時にn型ゲート電極7a、p型ゲート電極7bの側壁に絶縁膜13からなるオフセットスペーサ14を形成する。この後、nMOSTrを形成すべき領域が開口されたレジスト膜不図示を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、n型ゲート電極7aおよびオフセットスペーサ14をマスクとしてn型不純物、例えばAsをpウエル3の表面部にイオン注入し、nMOSTrのエクステンション注入層15を形成する。イオン注入条件は加速電圧:1.5keV、ドーズ量:5×1014atoms/cm2である。上記イオン注入に用いたレジスト膜を除去した後、pMOSTrを形成すべき領域が開口されたレジスト膜不図示を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、p型ゲート電極7bおよびオフセットスペーサ14をマスクとしてp型不純物、例えばBをnウエル4の表面部にイオン注入し、pMOSTrのエクステンション注入層16を形成する。イオン注入条件は加速電圧:1.5keV、ドーズ量:5×1014atoms/cm2である。ここでオフセットスペーサ14はエクステンション注入層15とn型ゲート電極7aとのオーバーラップ部分、およびエクステンション領域16とp型ゲート電極7bとのオーバーラップ部分ができる限り小さくなるように配置する働きをする。次に図3に示すように、n型ゲート電極7a、p型ゲート電極7bを覆うようにシリコン窒化膜からなる絶縁膜不図示を、CVD法により例えば40nmの膜厚に堆積する。さらに異方性エッチングにより上記シリコン窒化膜からなる絶縁膜を一様にエッチバックし、pウエル3、nウエル4の表面を露出させる。同時にn型ゲート電極7a、p型ゲート電極7bの側壁のオフセットスペーサ14のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ17を形成する。この後、nMOSTrを形成すべき領域が開口されたレジスト膜不図示を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、n型ゲート電極7aおよびサイドウォールスペーサ17をマスクとしてn型不純物、例えばAsをpウエル3の表面部にイオン注入し、nMOSTrのソースドレイン注入層18を形成する。イオン注入条件は加速電圧:30keV、ドーズ量:3×1015atoms/cm2である。上記イオン注入に用いたレジスト膜を除去した後、pMOSTrを形成すべき領域が開口されたレジスト膜不図示を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、p型ゲート電極7bおよびサイドウォールスペーサ17をマスクとしてp型不純物、例えばBF2をnウエル4の表面部にイオン注入し、pMOSTrのソースドレイン注入層19を形成する。イオン注入条件は加速電圧:30keV、ドーズ量:3×1015atoms/cm2である。そして上記イオン注入に用いたレジスト膜を除去する。エクステンション注入層15、16およびソースドレイン注入層18、19はイオン注入直後の状態であるから、例えば1000°C、数秒~数分の短時間アニールを行い、注入された不純物の活性化を行う。この活性化はn型ゲート電極7aおよびp型ゲート電極7bに含有する不純物も活性化する。以上のような諸工程によりデュアルゲート構造のCMOSトランジスタが形成される。ゲート電極7a、7bをポリサイド構造に形成する場合は、図1aの工程でシリコン膜6の上に高融点金属シリサイド膜を堆積すればよい。ゲート電極がシリコン膜6からなる単層からシリコン膜6と高融点金属シリサイド膜の積層構造に変更されるだけであり、図1a以降の工程は変更を受けない。またゲート電極7a、7bをサリサイド構造に形成する場合は、例えばソースドレイン注入層18、19に活性化のための短時間アニールを行った後、ゲート電極7a、7b、およびソースドレイン領域の表面に公知の方法を用いて同時に高融点金属シリサイド層を形成すればよい。本実施形態に係る半導体装置の製造方法においては、実質的に不純物を含まない状態のシリコン膜6をエッチングしてnMOSTrおよびpMOSTrのゲート電極パターンを形成する図1b参照。この結果、nMOSTrの形成領域においてもpMOSTrの形成領域においてもシリコン膜6のエッチング速度に差が生じない。従ってnMOSTrのゲート電極のサイドエッチや当該ゲート電極近傍の半導体基板に見られたピット等の欠陥が発生しない。本願発明者らが行ったデュアルゲート構造形成実験結果の一例によれば、従来の製造方法を用いた場合ゲート電極上部の片側面サイドエッチング量は5nmであった。しかし本発明に係る製造方法を用いた場合ほとんどサイドエッチングは見られなかった。このように、本発明に係る半導体装置の製造方法によれば、ゲート電極パターン加工上の問題を生ずることなく形状良好なデュアルゲート構造を形成することができる。本実施形態に係る半導体装置の製造方法においては、ゲート電極7間の半導体基板、すなわちpウエル3およびnウエル4上をレジスト膜9または11で覆う。レジスト膜9または11はゲート電極7に不純物を導入し、n型ゲート電極7a、p型ゲート電極7bを形成する際に、不純物が両ウエルに導入されることを阻止する。従ってゲート電極7にはnMOSTr、pMOSTrそれぞれのゲート電極に適した条件不純物濃度等で不純物導入をすることができる。また、特許文献1のようなカウンタードーピングがないのでゲート電極の導電性について特に注意する必要性がない。本実施形態に係る半導体装置の製造方法は製造コストの観点からも特許文献1に記載の方法に比べて利点がある。デュアルゲート構造のゲート電極を完成するまでに図8に示すような標準的な製造工程に追加される、特許文献1に記載の工程は、上層シリコン系膜の形成、カウンタードーピングのためのレジストマスク形成、カウンタードーピング用イオン注入、上記レジストマスク除去、活性加熱処理である。これに対して本実施形態による製造方法において追加される工程は、ゲート電極間へのレジスト膜塗布およびエッチバックである。本実施形態では、特許文献1の方法より5工程少ないので製造コスト上昇を抑制することができる。実施形態2図4および図5は、本発明の第2の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第1の実施形態と同様に、CMOS型半導体集積回路装置であり、特に65nmノード以下の技術を用いて製造される。各図が示す断面において、第1の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。まず第1の実施形態において説明した図1aと同様の工程を用いて、半導体基板1に素子分離2、pウエル3およびnウエル4を形成する。pウエル3およびnウエル4が形成された半導体基板1上に膜厚2nmのゲート絶縁膜5、および実質的に不純物を含まない膜厚150nmのシリコン膜6を形成する。次に図4aに示すように、シリコン膜6上にゲート電極パターンを有するレジストマスク層8をフォトリソグラフィ技術により形成する。この後、レジストマスク層8をマスクとしてシリコン膜6を選択的に異方性エッチングし、複数のゲート電極7を形成する。エッチングガスは例えばCl2とHBrを含む混合ガスを使用することができる。この工程は第1の実施形態における図1bに示した工程に対応する。レジストマスク層8を除去した後、図4bに示すように、ゲート電極7を覆うようにシリコン酸化膜からなる絶縁膜21を、CVD法により例えば10nmの膜厚に堆積する。次に図4cに示すように、絶縁膜21上の全面にレジスト膜22を塗布する。レジスト膜22の膜厚は絶縁膜21上の、隣接するゲート電極7間の領域で例えば500nmである。次にレジスト膜22を全面に渡って一様にエッチバックし、ゲート電極7の上面に堆積された絶縁膜21の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極7間に形成された凹部領域に絶縁膜21を介してレジスト膜22が埋め込まれる。このエッチバックは例えば平行平板型RIE装置を用い、チャンバー内圧力:30Pa、被処理基板を載置する下部電極高周波電力:350W、O2エッチングガス:400ml/min.標準状態の条件で行うことができる。次に図4dに示すように、nMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層10をフォトリソグラフィ技術によりレジスト膜22上およびゲート電極7上に形成する。本実施形態の場合も第1の実施形態と同様に、レジストマスク層10にパターンを現像する時にレジスト膜22が溶解し薄化する可能性がある。しかしレジスト膜22はエッチバック工程でのプラズマ照射により、ある程度硬化しているのでほとんど溶解しない。本実施形態においてもレジスト膜22の硬化を確実にするため、エッチバック後レジストマスク層10の塗布前にレジスト膜22を160°C程度でベーキングしたり、紫外線照射を行うことが望ましい。レジスト膜22およびレジストマスク層10をマスクとして、ゲート電極7にリンP等のn型不純物を、例えば加速電圧:10keV、ドーズ量:6×1015atoms/cm2の条件でイオン注入する。これによってn型不純物が絶縁膜21を通してゲート電極7内に注入され、nMOSTrのn型ゲート電極7aが形成される。イオン注入後、O2プラズマアッシングおよび薬液洗浄等によりレジスト膜22およびレジストマスク層10を除去する。次に図5aに示すように、図4cの工程と同様にして絶縁膜21を被覆するように被処理基板上にレジスト膜23を塗布する。レジスト膜23の膜厚は隣接するゲート電極7a、7図4dを参照間に位置する絶縁膜21上で500nmである。そしてレジスト膜23を一様にエッチバックし、ゲート電極7、7aの上面に堆積された絶縁膜21の表面を露出させる。このようにしてゲート電極7、7a間の凹部領域にレジスト膜23が埋め込まれる。エッチバック条件は図4cの工程と同様である。次に、pMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層12をフォトリソグラフィ技術によりレジスト膜23上およびゲート電極7a上に形成する。続いてレジスト膜23およびレジストマスク層12をマスクとして、不純物を含まないゲート電極7にボロンB等のp型不純物を、例えば加速電圧:3keV、ドーズ量:3×1015atoms/cm2の条件でイオン注入する。これによってp型不純物が絶縁膜21を通してゲート電極7内に注入され、pMOSTrのp型ゲート電極7bが形成される。イオン注入後、O2プラズマアッシングおよび薬液洗浄等によりレジスト膜23およびレジストマスク層12を除去すると図5bに示すように、絶縁膜21で被覆されたnMOSTrのn型ゲート電極7aおよびpMOSTrのp型ゲート電極7bからなるデュアルゲート構造が完成する。図5bの工程終了後における半導体装置の断面構造は第1の実施形態の図2cの工程終了後の断面構造と実質的に同じである。従って図5bの工程以降は、第1の実施形態の図2dおよび図3について説明した工程に従って半導体装置の製造を続ければよい。従ってその製造工程について要点だけを述べる。図5bの工程を実施後、異方性エッチングにより絶縁膜21およびその下のゲート絶縁膜5をエッチバックすることによって、pウエル3、nウエル4の表面を露出させる。同時にn型ゲート電極7a、p型ゲート電極7bの側壁に絶縁膜21からなるオフセットスペーサ14を形成する。次にn型ゲート電極7aの両側のpウエル3の表面部にnMOSTrのエクステンション注入層15を形成する。続いてp型ゲート電極7bの両側のnウエル4の表面部にpMOSTrのエクステンション注入層16を形成する図2d参照。次にn型ゲート電極7a、p型ゲート電極7bの側壁のオフセットスペーサ14のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ17を形成する。この後、n型ゲート電極7aの両側のpウエル3の表面部にnMOSTrのソースドレイン注入層18を形成する。続いてp型ゲート電極7bの両側のnウエル4の表面部にpMOSTrのソースドレイン注入層19を形成する。さらに例えば1000°C、数秒~数分の短時間アニールを行い、エクステンション注入層15、16、ソースドレイン注入層18、19、およびn型ゲート電極7a、p型ゲート電極7b内の不純物を活性化する。本実施形態においても、第1の実施形態と同様の製造方法を用いてゲート電極7a、7bをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。本実施形態に係る半導体装置の製造方法は第1の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、ゲート電極7への不純物導入を薄い絶縁膜21を通して行う。不純物導入手段がイオン注入法の場合、注入イオンは絶縁膜21を通過することによってエネルギーを失うので注入イオンがゲート絶縁膜5を貫通して半導体基板領域に打ち込まれる確率が低減する。このようにしてイオン注入をより安全に行うことができる。本実施形態に係る半導体装置の製造方法では、レジスト膜22、23、レジストマスク層10、12を除去する段階図4dおよび図5aの工程それぞれの後の段階において絶縁膜21がゲート電極を被覆している。絶縁膜21は、ゲート電極がこれらレジスト系の膜を除去するためのO2プラズマおよび洗浄用薬液に直接曝されないように保護する保護絶縁膜として作用する。この結果、ゲート電極が膜で保護されない場合第1の実施形態のように、ゲート電極表層のO2プラズマによる酸化、その酸化物の洗浄用薬液によるエッチング等によりゲート電極の寸法が設計値より僅かに減少することが回避される。このようにしてゲート電極の寸法変動によるMOS型トランジスタの特性バラツキを抑制できる。実施形態3図6および図7は、本発明の第3の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第1および第2の実施形態と同様に、CMOS型半導体集積回路装置であり、特に65nmノード以下の技術を用いて製造される。各図に示した断面において、第1の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。本実施形態に係る半導体装置の製造方法において最初に実施する工程は第1の実施形態の図1aおよびbに示した工程と同様である。まず第1の実施形態において説明した図1aと同様の工程を用いて、半導体基板1に素子分離2、pウエル3およびnウエル4を形成する。pウエル3およびnウエル4が形成された半導体基板1上に膜厚2nmのゲート絶縁膜5、および実質的に不純物を含まない膜厚150nmのシリコン膜6を形成する。次に図1bに示すように、シリコン膜6上にゲート電極パターンを有するレジストマスク層8をフォトリソグラフィ技術により形成する。この後、レジストマスク層8をマスクとしてシリコン膜6を選択的に異方性エッチングし、複数のゲート電極7を形成する。エッチングガスは例えばCl2とHBrを含む混合ガスを使用することができる。レジストマスク層8を除去した後、図6aに示すように、ゲート電極7を覆うようにシリコン酸化膜からなる絶縁膜21を、CVD法により例えば10nmの膜厚に堆積する。この工程は第2の実施形態の図4bに示した工程に対応し、当該工程と同様に実施する。次に図6bに示すように、絶縁膜21上の全面に膜厚300nmのシリコン窒化膜からなる無機絶縁膜31を例えばプラズマCVD法により堆積する。さらに無機絶縁膜31上にレジスト膜32を塗布することによって、ゲート電極7が存在することによって無機絶縁膜31の上面に生じた凹凸形状を平坦化する。次に図6cに示すように、レジスト膜32と無機絶縁膜31のエッチング速度差が小さいエッチング条件で、レジスト膜32および無機絶縁膜31を全面に渡って一様にエッチバックし、ゲート電極7の上面に堆積された絶縁膜21の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極7間に形成された凹部領域に絶縁膜21を介して無機絶縁膜31が埋め込まれる。エッチバックは、例えば平行平板型の2周波RIE装置を用い、チャンバー内圧力:3Pa、プラズマを励起する上部電極高周波電力:100W、被処理基板を載置する下部電極高周波電力:300W、エッチングガス:CF4/Ar/O2混合ガス=20/800/15ml/min.標準状態の条件で行うことができる。次に図7aに示すように、nMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層10をフォトリソグラフィ技術により無機絶縁膜31上およびゲート電極7上に形成する。そして無機絶縁膜31およびレジストマスク層10をマスクとして、ゲート電極7にリンP等のn型不純物を、例えば加速電圧:10keV、ドーズ量:6×1015atoms/cm2の条件でイオン注入する。これによってn型不純物が絶縁膜21を通してゲート電極7内に注入され、nMOSTrのn型ゲート電極7aが形成される。イオン注入後、O2プラズマアッシングおよび薬液洗浄等によりレジストマスク層10を除去する。次に図7bに示すように、pMOSTrを形成すべき領域を開口したパターンを有するレジストマスク層12をフォトリソグラフィ技術により無機絶縁膜31上およびゲート電極7a上に形成する。続いて無機絶縁膜31およびレジストマスク層12をマスクとして、不純物を含まないゲート電極7にボロンB等のp型不純物を、例えば加速電圧:3keV、ドーズ量:3×1015atoms/cm2の条件でイオン注入する。これによってp型不純物が絶縁膜21を通してゲート電極7内に注入され、pMOSTrのp型ゲート電極7bが形成される。次に図7cに示すように、O2プラズマアッシングおよび薬液洗浄等によりレジストマスク層12を除去する。続いてリン酸により無機絶縁膜31を絶縁膜21に対して選択的にエッチング除去すると絶縁膜21で被覆されたnMOSTrのn型ゲート電極7aおよびpMOSTrのp型ゲート電極7bからなるデュアルゲート構造が完成する。リン酸によるエッチング条件は例えば160°C、1時間である。このエッチングに微量の添加剤を含むリン酸を用いると絶縁膜21シリコン酸化膜をほとんどエッチングすることなく無機絶縁膜31シリコン窒化膜を除去することができる。図7cの工程終了後における半導体装置の断面構造は第1の実施形態の図2cまたは第2の実施形態の図5bの工程終了後の断面構造と実質的に同じである。従って図7cの工程以降は、第1の実施形態の図2dおよび図3について説明した工程に従って半導体装置の製造を続ければよい。従ってその製造工程について要点だけを述べる。図7cの工程を実施後、異方性エッチングにより絶縁膜21およびその下のゲート絶縁膜5をエッチバックすることによって、pウエル3、nウエル4の表面を露出させる。同時にn型ゲート電極7a、p型ゲート電極7bの側壁に絶縁膜21からなるオフセットスペーサ14を形成する。次にn型ゲート電極7aの両側のpウエル3の表面部にnMOSTrのエクステンション注入層15を形成する。続いてp型ゲート電極7bの両側のnウエル4の表面部にpMOSTrのエクステンション注入層16を形成する図2d参照。次にn型ゲート電極7a、p型ゲート電極7bの側壁のオフセットスペーサ14のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ17を形成する。この後、n型ゲート電極7aの両側のpウエル3の表面部にnMOSTrのソースドレイン注入層18を形成する。続いてp型ゲート電極7bの両側のnウエル4の表面部にpMOSTrのソースドレイン注入層19を形成する図3参照。さらに例えば1000°C、数秒~数分の短時間アニールを行い、エクステンション注入層15、16、ソースドレイン注入層18、19、およびn型ゲート電極7a、p型ゲート電極7b内の不純物を活性化する。本実施形態においても、第1の実施形態と同様の製造方法を用いてゲート電極7a、7bをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。本実施形態に係る半導体装置の製造方法は第1および第2の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、図6cに示したようにゲート電極7間を無機絶縁膜31で覆う。無機絶縁膜31は特にn型ゲート電極7aの形成工程図7a参照終了後、レジストマスク層10を除去する時に同時に除去されない。このためp型ゲート電極7bを形成する工程図7b参照を行うために無機絶縁膜を形成しなおす必要がなく、第1および第2の実施形態と比較すれば工程数を低減できる。本実施形態に係る半導体装置の製造方法では、無機絶縁膜31をリン酸で除去する段階図7cの工程段階において絶縁膜21がゲート電極を被覆している。絶縁膜21は、ゲート電極がリン酸に直接曝されることから保護する保護絶縁膜として作用する。この結果、リン酸による特にゲート電極側壁の表面荒れLER:LineEdgeRoughnessが防止され、ゲート電極の寸法変動が抑制されるのでMOS型トランジスタの特性バラツキを低減できる。本実施形態の図6bおよびcに示した工程において、ゲート電極7間に無機絶縁膜31を埋め込むために、レジスト膜32による表面平坦化とエッチバックという手段を用いた。しかし化学機械研磨CMP:ChemicalMechanicalPolishing法を用いて無機絶縁膜31を研磨し、埋め込んでもよい。CMPで無機絶縁膜31を研磨する場合はゲート電極7の上面の絶縁膜21およびゲート電極7の上部も研磨される。これを考慮して予めゲート電極7の上部研磨量を予測し、シリコン膜6図1a参照を設計膜厚に上記研磨量を加えた膜厚で堆積する。このようにすると無機絶縁膜31の研磨終了後におけるゲート電極の高さの目標値が実現される。本実施形態では、絶縁膜21の材料膜としてシリコン酸化膜を、無機絶縁膜31の材料膜としてシリコン窒化膜を用いたが、これらの材料膜を交換してもよい。この場合図6cに示す工程で、シリコン酸化膜からなる無機絶縁膜31をエッチバックするために例えば平行平板型の2周波RIE装置を用いる。そのエッチング条件は、エッチングガス:C4F6/Ar/O2混合ガス=20/1500/18ml/min.標準状態、チャンバー内圧力:4Pa、プラズマを励起する上部電極高周波電力:1000W、被処理基板を載置する下部電極高周波電力:1500Wである。また図7cに示す工程でシリコン酸化膜からなる無機絶縁膜31を除去する時、例えば、フッ化水素HF:純水H2O=1:10室温、例えば25°Cの希フッ酸液を用いて6分間のウェットエッチングを行う。この方法により無機絶縁膜31をシリコン窒化膜からなる絶縁膜21に対して精密に選択的に除去することができる。上に説明した第1および第2の実施形態では、ゲート電極の間の凹部領域に埋め込む材料としてレジスト膜9、11、22、23を用いた。しかしレジスト膜の他、液状の前駆体材料を被処理基板上に塗布することによって形成される絶縁体材料膜を採用することができる。このような絶縁体材料膜は例えば、感光性ポリイミド、非感光性ポリイミドのような有機絶縁膜、塗布型のシリコン酸化膜のような無機絶縁膜である。