"2個のページバッファソースからデータバッファへのデータ転送を制御する方法であって、前記2個のページバッファソースでリード動作を開始するステップ、前記2個のページバッファソースのうちのリード動作の完了した第1のページバッファソースから前記データバッファへデータを自動的に転送するステップ、前記2個のページバッファソースのうちの第2のページバッファソースがリード動作を完了し且つ前記データバッファがビジーのとき、前記第2のページバッファソースからのデータ転送を抑制するステップ、前記データバッファが利用可能になるのを待つステップ、前記データバッファが利用可能であるとき、前記第2のページバッファソースからデータを転送するステップ、を有する方法。各前記2個のページバッファソース及び前記データバッファは1つのデータページを格納する大きさである、請求項1に記載の方法。前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子である、請求項1に記載の方法。前記第1のページバッファソースはメモリ素子の第1のページバッファであり、前記第2のページバッファソースは前記メモリ素子の第2のページバッファである、請求項1に記載の方法。データを自動的に転送するステップは、前記第1のページバッファソースからレディ信号を受信するステップを有する、請求項1に記載の方法。データを自動的に転送するステップは、前記レディ信号が前記第1のページバッファソースから受信された後に、前記第1のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項5に記載の方法。データ転送を抑制するステップは、前記第2のページバッファソースのリード動作が進行中の場合に、前記第2のページバッファソースの延期状態を設定するステップを有する、請求項1に記載の方法。延期状態を設定するステップは、前記第2のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項7に記載の方法。データを転送するステップは、前記延期状態レジスタを非延期状態に設定するステップを有する、請求項8に記載の方法。データ転送を抑制するステップは、前記第2のページバッファソースからレディ信号を受信するステップを有する、請求項2に記載の方法。前記第2のページバッファソースからのリード信号が受信され且つ前記第2のページバッファソースが延期状態に設定された後に、前記第2のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を更に有する請求項9に記載の方法。待つステップは、前記データバッファに格納された前記第1のページバッファソースのデータを出力するステップを有する、請求項1に記載の方法。データを転送するステップは、前記データバッファが前記第1のページバッファソースのデータを出力し終えた後に、前記第2のページバッファソースへデータ転送コマンドを発行するステップを有する、請求項11に記載の方法。データ転送を抑制するステップは、レディ信号が受信されたとき、前記第2のページバッファソースに対して延期状態を設定するステップを有する、請求項1に記載の方法。延期状態を設定するステップは、前記第2のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する、請求項14に記載の方法。ブリッジ装置からデータをリードする方法であって、該ブリッジ装置は、該ブリッジ装置のチャネルに接続された2個のページバッファソースを有し、前記方法は、前記2個のページバッファソースから前記ブリッジ装置へデータをリードするページリードコマンドを発行するステップ、前記2個のページバッファソースのうちの第1のページバッファソースはレディ状態であり且つ非延期状態であり、前記第1のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示す、と決定するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、前記2個のページバッファソースのうちの第2のページバッファソースのデータを前記ブリッジ装置の前記データバッファへ転送するために、前記第2のページバッファソースがレディ状態であり且つ延期状態である場合に、前記第2のページバッファソースへページリードコマンドを再発行するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、を有する方法。ページリードコマンドを発行するステップは、前記第1のページバッファソースへ第1のページリードコマンドを発行するステップ、次に、所定の待ち時間期間の後、前記第2のページバッファソースへ第2のページリードコマンドを発行するステップ、を有する、請求項16に記載の方法。前記第1のページバッファソースは、前記第1のページリードコマンドに応答して、メモリアレイからデータページをリードし、前記ブリッジ装置の前記データバッファの前記データページを転送する、請求項17に記載の方法。前記ブリッジ装置は、前記データバッファへの前記データページの転送が開始するとき、前記第2のページバッファソースに対して延期状態を設定する、請求項18に記載の方法。決定するステップは、前記第1のページバッファソース及び前記第2のページバッファソースの各々に対応するレディ状態及び非延期状態を示す前記ブリッジ装置の状態レジスタを読むステップを有する、請求項16に記載の方法。再発行するステップは、前記第2のページバッファソースがレディ状態且つ延期状態であるかどうかを決定するために、前記ブリッジ装置の前記状態レジスタを読むステップを有する、請求項16に記載の方法。前記第2のページバッファソースは、前記ページリードコマンドに応答して、メモリアレイからデータページをリードし、前記ブリッジ装置の前記データバッファの前記データページを転送する、請求項21に記載の方法。前記ブリッジ装置の前記状態レジスタは、前記第2のページバッファソースがレディ状態であり、前記第2のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示すかどうかを決定するために読まれる、請求項22に記載の方法。第1のページバッファソース及び第2のページバッファソースからリードデータを受信するブリッジ装置であって、前記第1のページバッファソースからの第1のリードデータ及び前記第2のページバッファソースからの第2のリードデータを受信するための所定の大きさを有するデータバッファであって、前記第1のリードデータ及び前記第2のリードデータは、前記所定の大きさである、データバッファ、第1のページバッファソースが前記第1のリードデータを供給する準備ができていることの検出に応答して、第1のリード転送信号を生成し、少なくとも前記第1のページバッファが前記第1のリードデータを供給する準備ができているときに前記第2のページバッファソースが前記第2のリードデータを供給する準備ができたとき、第2のリード転送信号の生成を抑制する、アービトレータ回路、前記第1のページバッファソースから前記データバッファへ前記第1のリードデータを転送するために、前記第1のリード転送信号に応答して、前記第1のページバッファソースへデータ転送コマンドを発行する制御部、を有するブリッジ装置。前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子である、請求項24に記載のブリッジ装置。前記アービトレータ回路は、前記第1のメモリ素子が前記第1のリードデータを供給する準備ができていることを示す第1のReady/Busy信号の遷移を前記第1のメモリ素子から受信し、前記第1のReady/Busy信号の遷移の後に、第2のReady/Busy信号の遷移を前記第2のページバッファソースから受信する、請求項25に記載のブリッジ装置。前記第1のページバッファソースはメモリ素子の第1のプレーンであり、前記第2のページバッファソースは前記メモリ素子の第2のプレーンである、請求項24に記載のブリッジ装置。前記アービトレータ回路は、前記第1のプレーン及び前記第2のプレーンが前記第1のリードデータ及び前記第2のリードデータを供給する準備ができていることを示すReady/Busy信号を前記メモリ素子から受信する、請求項27に記載のブリッジ装置。したがって、個別メモリ素子によるアクセスを制御できる最小限のサイズのデータバッファを有する改良されたブリッジ装置が必要である。第1の態様では、2個のページバッファソースからデータバッファへのデータ転送を制御する方法が提供される。方法は、前記2個のページバッファソースでリード動作を開始するステップ、前記2個のページバッファソースのうちのリード動作の完了した第1のページバッファソースから前記データバッファへデータを自動的に転送するステップ、前記2個のページバッファソースのうちの第2のページバッファソースがリード動作を完了し且つ前記データバッファがビジーのとき、前記第2のページバッファソースからのデータ転送を抑制するステップ、前記データバッファが利用可能になるのを待つステップ、前記データバッファが利用可能であるとき、前記第2のページバッファソースからデータを転送するステップ、を有する。第1の態様の実施形態によると、前記2個のページバッファソースの各々及びデータバッファは、1データページを格納するために大きさを定められ、前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子であり、又は前記第1のページバッファソースはメモリ素子の第1のページバッファであり、前記第2のページバッファソースは前記メモリ素子の第2のページバッファである。本態様の別の実施形態では、データを自動的に転送するステップは、前記第1のページバッファソースからレディ信号を受信するステップを有し、前記レディ信号が前記第1のページバッファソースから受信された後に、前記第1のページバッファソースへデータ転送コマンドを発行するステップを更に有する。更に別の実施形態では、データの転送を抑制するステップは、前記第2のページバッファソースに対するリ―ド動作が進行中の場合に前記第2のページバッファソースの延期状態を設定するステップを有し、延期状態を設定するステップは、前記第2のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する。本実施形態では、データを転送するステップは、前記延期状態レジスタを非延期状態に設定するステップを有する。本実施形態では、データの転送を抑制するステップは、前記第2のページバッファソースからリード信号を受信するステップ、前記第2のページバッファソースからの前記リード信号が受信され且つ前記第2のページバッファソースが延期状態に設定された後に、前記第2のページバッファソースへのデータ転送コマンドの発行を抑制するステップ、を有する。本態様の一実施形態では、待つステップは、前記データバッファに格納された前記第1のページバッファソースのデータを出力するステップを有し、データを転送するステップは、前記データバッファが前記第1のページバッファソースのデータを出力し終わった後に、前記第2のページバッファソースへデータ転送コマンドを発行するステップを有する。第1の態様の代替の実施形態では、データの転送を抑制するステップは、レディ信号が受信されたとき、前記第2のページバッファソースに対して延期状態を設定するステップを有し、延期状態を設定するステップは、前記第2のページバッファソースに対応する延期状態レジスタを延期状態に設定するステップを有する。第2の態様では、ブリッジ装置のチャネルに接続された2個のページバッファソースを有する該ブリッジ装置からデータをリードする方法が提供される。方法は、前記2個のページバッファソースから前記ブリッジ装置へデータをリードするページリードコマンドを発行するステップ、前記2個のページバッファソースのうちの第1のページバッファソースはレディReady状態であり且つ非延期状態であり、前記第1のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示す、と決定するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、前記2個のページバッファソースのうちの第2のページバッファソースのデータを前記ブリッジ装置の前記データバッファへ転送するために、前記第2のページバッファソースがレディReady状態であり且つ延期状態である場合に、前記第2のページバッファソースへページリードコマンドを再発行するステップ、前記ブリッジ装置の前記データバッファからデータをバーストリードするステップ、を有する。第2の態様の実施形態では、ページリードコマンドを発行するステップは、第1のページリードコマンドを前記第1のページバッファソースへ発行するステップ、次に、前記第1のページリードコマンドに応答して、前記第1のページバッファソースがメモリアレイからデータページをリードし前記ブリッジ装置のデータバッファへデータページを転送できるよう、所定の待ち時間期間の後、第2のページリードコマンドを前記第2のページバッファソースへ発行するステップ、を有する。前記ブリッジ装置は、前記データバッファへの前記データページの転送が開始するとき、前記第2のページバッファソースに対して延期状態を設定する。第2の態様の別の実施形態では、決定するステップは、前記第1のページバッファソース及び前記第2のページバッファソースの各々に対応するレディReady状態及び非延期状態を示す前記ブリッジ装置の状態レジスタを読むステップを有する。更に別の実施形態では、再発行するステップは、前記第2のページバッファソースがレディ状態であり且つ延期状態であるかどうかを決定するために、前記ブリッジ装置の状態レジスタを読むステップを有し、前記第2のページバッファソースは、前記ページリードコマンドに応答して、メモリアレイからページデータをリードし、ブリッジ装置のデータバッファへ該ページデータを転送する。本実施形態では、前記ブリッジ装置の前記状態レジスタは、前記第2のページバッファソースがレディ状態であり、前記第2のページバッファソースのデータが前記ブリッジ装置のデータバッファに格納されていることを示すかどうかを決定するために読まれる。第3の態様では、第1のページバッファソース及び第2のページバッファソースからリードデータを受信するブリッジ装置が提供される。ブリッジ装置は、データバッファ、アービトレータ回路及び制御部を有する。データバッファは、第1のページバッファソースからの第1のリードデータ及び第2のページバッファソースからの第2のリードデータを受信するための所定サイズを有し、前記第1のリードデータと前記第2のリードデータは所定のサイズを有する。アービトレータ回路は、前記第1のページバッファソースが前記第1のリードデータを供給する準備ができていることの検出に応答して、第1のリード転送信号を生成し、少なくとも前記第1のページバッファが前記第1のリードデータを供給する準備ができているとき、前記第2のページバッファソースが前記第2のリードデータを供給する準備ができたとき、第2のリード転送信号を生成するのを抑制する。制御部は、前記第1のリードデータを前記第1のページバッファソースから前記データバッファへ転送する第1のリード転送信号に応答して、データ転送コマンドを前記第1のページバッファソースへ発行する。第3の態様の実施形態によると、前記第1のページバッファソースは第1のメモリ素子であり、前記第2のページバッファソースは第2のメモリ素子であり、前記アービトレータ回路は、前記第1のメモリ素子が前記第1のリードデータを供給する準備ができていることを示す第1のReady/Busy信号の遷移を前記第1のメモリ素子から受信し、前記第1のReady/Busy信号の遷移の後に、前記第2のページバッファソースからの第2のReady/Busy信号の遷移を受信する。第3の態様の代替の実施形態によると、前記第1のページバッファはメモリ素子の第1のプレーンであり、前記第2のページバッファソースは前記メモリ素子の第2のプレーンであり、前記アービトレータ回路は、前記第1のプレーン及び前記第2のプレーンが前記第1のリードデータ及び前記第2のリードデータを供給する準備ができていることを示すReady/Busy信号の遷移を前記メモリ素子から受信する。本発明の他の態様及び特徴は、添付の図面と共に以下の本発明の特定の実施形態の説明を読むと、当業者に明らかになるだろう。概して、本発明の実施形態は、個別メモリ素子と、メモリ素子と互換性のないフォーマット又はプロトコルを有するグローバルメモリ制御信号に応答して該個別メモリ素子を制御するブリッジ装置と、を含む複合メモリ素子を対象としている。個別メモリ素子は、固有のnative若しくはローカルなメモリ制御信号に応答する、市販の既製メモリ素子又はカスタムメモリ素子であり得る。ブリッジ装置は、グローバルメモリ制御信号を個別メモリ素子と互換性のある固有フォーマットに変換することにより、個別メモリ素子とシステムとの間のインタフェースとして機能する。ライトデータは、ブリッジ装置により受信され、アドレスされた個別メモリ素子へ転送される。ブリッジ装置は、ホストへ転送するために、リードデータを個別メモリ素子から受信する。留意すべき点は、以下の説明において、表現High論理状態と論理1状態とが同義に用いられ、これらの表現が同じものを意図していることである。同様に、表現Low論理状態と論理0状態とは同じものを意図している。図1Aは、従来知られているフラッシュメモリシステムを示す。図1Aは、ホストシステム12に統合された不揮発性メモリシステム10のブロック図である。システム10は、ホストシステム12と通信するメモリ制御部14、複数の不揮発性メモリ素子16-1、16-2、16-3及び16-4を有する。例えば、不揮発性メモリ素子16-1乃至16-4は、個別の非同期フラッシュメモリ素子であり得る。ホストシステム12は、マイクロコントローラ、マイクロプロセッサ又はコンピュータシステムのような処理装置を含む。図1Aのシステム10は1つのチャネル18を有するよう編成され、メモリ素子16-1乃至16-4はチャネル18に並列に接続される。当業者は、システム10が、4個のメモリ素子より多く又は少ないメモリ素子を接続することもできることを理解する。示した例では、メモリ素子16-1乃至16-4は非同期であり、互いに並列に接続される。チャネル18は、全ての対応するメモリ素子に接続されたデータ線及び制御線を含む共通バスのセットを有する。各メモリ素子は、メモリ制御部14により供給されるそれぞれのチップ選択イネーブル信号CE1、CE2、CE3及びCE4でイネーブル又はディスエーブルされる。本例及び以下の例では、は、信号がアクティブLow論理レベルの信号であることを示す。この方式では、通常、チップ選択信号のうちの1つが1度に選択されて、不揮発性メモリ素子16-1乃至16-4のうちの対応する1つをイネーブルする。メモリ制御部14は、ホストシステム12の動作に応答して、チャネル18を介して選択されたメモリ素子へコマンド及びデータを発行する。メモリ素子からのリードデータ出力は、チャネル18を介して、メモリ制御部14及びホストシステム12へ転送され戻される。システム10は、通常、マルチドロップバスを有すると考えられる。マルチドロップバスでは、メモリ素子16-1乃至16-4はチャネル18に対して並列に接続される。図1Bは、図1Aのメモリシステムで用いることができる別個のフラッシュメモリ素子のうちの1つの図である。このフラッシュメモリ素子は、例えば電源、制御ポート及びデータポートを含む幾つかの入力ポート及び出力ポートを有する。用語ポートは、メモリ素子への一般的な入力又は出力端子を表し、例えばパッケージピン、パッケージ半田バンプ、チップボンドパッド並びに無線送信機及び受信機を含む。電源ポートは、フラッシュメモリ素子の全ての回路に電力を供給するVCC及びVSSを含む。追加電源ポートは、従来知られているように、入力及び出力バッファのみに給電するために設けられ得る。以下の表1は、制御ポート及びデータポート、それらの対応する説明、定義及び例示的な論理状態の一覧を提供する。留意すべき点は、パッケージピン及びボールグリッドアレイは、パッケージされた素子の信号又は電圧を基板に相互接続するために用いられるポートの物理的な例であることである。ポートは、例えば組み込み型システム及びSIPSystemInPackageのための端子及び接点のような他の種類の接続も含み得る。表1に示された全ての信号は、通常、図1Bに示された例示的なフラッシュメモリ素子の動作のためのメモリ制御信号と称される。留意すべき点は、最後のポート、IOnが、フラッシュメモリ素子に特定の動作を実行するよう指示するコマンドを受信できるので、メモリ制御信号と考えられることである。図1Aの不揮発性メモリ素子の各々は、データを受信及び供給するために1つの固有のデータインタフェースを有する。図1Aの例では、これは、非同期フラッシュメモリ素子で通常用いられるパラレルデータインタフェースである。複数のデータビットを並列に供給する標準的なパラレルデータインタフェースは、その定格動作周波数を超えて動作したときに、信号品質を低下させる、例えばクロストーク、信号スキュー及び信号減衰のような良く知られた通信の悪化の影響を受けることが知られている。データスループットを増大させるために、シリアルデータインタフェースを有するメモリ素子は、良く知られた米国特許公開番号第20070153576号、名称MemorywithOutputControl、及び良く知られた米国特許公開番号第20070076502号、名称DaisyChainCascadingDevicesに開示されており、例えば200MHzの周波数でシリアルにデータを受信及び供給する。これは、シリアルデータインタフェースフォーマットと称される。これらの良く知られた公開特許に示されるように、記載されるメモリ素子は、互いに直列接続されたメモリ素子のシステムで用いることができる。図2Aは、シリアルメモリシステムの概念的特性を説明するブロック図である。図2Aでは、シリアルリングトポロジのメモリシステム20は、出力ポートセットSout及び入力ポートセットSinを有するメモリ制御部22と、直列に接続されたメモリ素子24、26、28、30とを含む。メモリ素子は、例えばシリアルインタフェースフラッシュメモリ素子であり得る。図2Aには示されないが、各メモリ素子は、入力ポートセットSin及び出力ポートセットSoutを有する。これらの入力ポートセット及び出力ポートセットは、物理的なピン又はコネクションのようは1又は複数の個々の入力/出力ポートを有し、メモリ素子を該メモリ素子を一部に含むシステムに接続する。一例では、メモリ素子は、フラッシュメモリ素子であり得る。代替として、メモリ素子は、DRAM、SRAM、DiNORFlashEEPROM、SerialFlashEEPROM、FerroRMA、MagnetoRAM、PhaseChangeRAM、又は特定のコマンド構造と互換性のある入力/出力インタフェースを有しコマンドを実行する又はコマンド及びデータを次のメモリ素子へ通過させる任意の他の適切な種類のメモリ素子であり得る。図2Aのこの例は4個のメモリ素子を有するが、代替の構成は、単一のメモリ素子又は任意の適切な数のメモリを有し得る。したがって、メモリ素子24がSoutに接続されるためシステム20の最初の素子であるならば、メモリ素子30は、Sinに接続されるのでN番目又は最後の素子である。ここで、Nはゼロより大きい整数の数である。メモリ素子26乃至28は、最初のメモリ素子と最後のメモリ素子との間に介在し直列接続される。図2Aの例では、メモリ素子24乃至30は、同期しており、互いに及びメモリ制御部22に直列に接続される。図2Bは、図2Aのメモリシステムで用いることができるシリアルインタフェースフラッシュメモリ素子例えば24乃至30の図である。本例のシリアルインタフェースフラッシュメモリ素子は、電源ポート、制御ポート及びデータポートを含む。電源ポートは、フラッシュメモリ素子の全ての回路に電力を供給するVCC及びVSSを含む。追加電源ポートは、従来知られているように、入力及び出力バッファのみに給電するために設けられ得る。以下の表2は、制御ポート及びデータポート、それらの対応する説明及び例示的な論理状態の一覧を提供する。図1Bの一般に入手可能な非同期フラッシュメモリ素子と図2Bのシリアルインタフェースフラッシュメモリ素子の両方を有することは、メモリシステムの製造者が両方の種類のメモリシステムを提供することを可能にする。しかしながら、これは、2つの異なる種類のメモリ素子が調達され購入されなければならないので、メモリシステム製造者により高いコストを導入させる可能性がある。当業者は、大量に購入されるときにメモリ素子当たりの価格が低減するので、大量購入がメモリシステムのコストを最小化するということを理解している。したがって、製造者は両方のメモリシステムを提供することができるが、他方の種類のメモリ素子の市場の需要が高いために、一方の種類のメモリ素子の市場の需要を落としてしまうというリスクを負っている。これは、市場の需要を、使用できないメモリ素子の購入された供給量に委ねている。図1Bの非同期NANDフラッシュメモリ素子は、現時点で、広く用いられているが、図2Bの同期型フラッシュ素子の性能の利益を提供しない。この状況は、類似するがインタフェース互換性のない2つの素子が、それら自体の利点を有し、メモリシステムへの統合のために利用可能であるとき、非フラッシュメモリ素子でも同様に生じ得る。少なくとも幾つかの例示的な実施形態で、個別メモリ素子と関連して、MCPMultiChipPackage又はSIPSystemInPackageで、高速インタフェースチップ又はブリッジ装置を有する高性能複合メモリ素子が提供される。ブリッジ装置は、該ブリッジ装置が内部に統合されているシステムにI/Oインタフェースを提供し、グローバルフォーマットに従うグローバルメモリ制御信号を受信し、このコマンドを個別メモリ素子と互換性のある固有の又はローカルフォーマットに従うローカルメモリ制御信号に変換する。それにより、ブリッジ装置は、NANDフラッシュメモリ素子のような個別メモリ素子の再使用を可能にし、一方ではブリッジ装置のI/Oインタフェースにより与えられる性能の利益を提供する。ブリッジ装置は、パッケージ内の個別メモリ素子ダイに統合された個別ロジックダイとして実現できる。本例では、グローバルフォーマットは図2A及び図2Bのシリアルフラッシュメモリ素子と互換性のあるシリアルデータフォーマットであり、ローカルフォーマットは図1A及び2Bの非同期フラッシュメモリ素子と互換性のあるパラレルデータフォーマットである。しかしながら、本発明の実施形態は、上述の例示的なフォーマットに限定されず、複合メモリ素子で用いられる個別メモリ素子の種類及び複合メモリ素子が用いられるメモリシステムの種類に依存して、メモリ制御信号フォーマットの任意のペアを用いることができる。例えば、メモリシステムのグローバルフォーマットは、ONFiOpenNANDFlashInterface標準に従い、ローカルフォーマットは、非同期フラッシュメモリ素子制御信号フォーマットに従い得る。例えば、1つの特定のONFi標準はONFi2.0仕様である。代替として、グローバルフォーマットは非同期フラッシュメモリ素子制御信号フォーマットに従い、ローカルフォーマットはONFi2.0仕様フォーマットに従い得る。一般に、ONFi仕様は、データ及びコマンドが準拠するメモリ素子に、該メモリ素子の入力/出力ポートを介して、クロックと同期して供給される。言い換えると、ONFiに準拠するメモリ素子は、パラレル双方向入力/出力ポートを備えた非同期NANDフラッシュメモリ素子と幾つかの類似点を有し、ONFiに準拠する素子がクロック信号を受信するという1つの相違点を有する。図3Aは、本発明の実施形態による、複合メモリ素子のブロック図である。図3Aに示すように、複合メモリ素子100は、4個の個別メモリ素子104に接続されたブリッジ装置102を有する。ブリッジ装置102は、個別チップとして製造されるので、幾つかの実施形態ではブリッジチップとも称される。個別メモリ素子104の各々は、例えばメモリ容量8Gbを有する非同期フラッシュメモリ素子であり得るが、任意の容量の個別フラッシュメモリ素子を8Gb素子の代わりに用いることもできる。さらに、複合メモリ素子100は、4個の個別メモリ素子を有することに限定されない。ブリッジ装置102が、複合メモリ素子100内に最大数の個別メモリ素子を収容するよう設計されるとき、任意の適切な数の個別メモリ素子を含むことができる。今示した実施形態では、ブリッジ装置102は、それぞれ1つの個別メモリ素子104に関連付けられた4個の専用チャネルCH1、CH2、CH3及びCH4を有する。各チャネルは、個別メモリ素子104を制御するために必要なI/O及び制御信号を有する。複合メモリ素子100は、グローバルコマンドを受信する入力ポートGLBCMD_IN、及び受信したグローバルコマンドとリードデータを渡す出力ポートGLBCMD_OUTを有する。図3Bは、本発明の実施形態による、グローバルコマンドの階層の概略的説明である。グローバルコマンド110は、特定のフォーマットを有するグローバルメモリ制御信号GMCS112と、アドレスヘッダAH114とを含む。これらのグローバルメモリ制御信号112は、図2Bのシリアルインタフェースフラッシュメモリ素子のためのメモリ制御信号のようなメモリコマンド及びコマンド信号を供給する。アドレスヘッダ114は、システムレベル及び複合メモリ素子レベルで用いられるアドレス情報を含む。この追加アドレス情報は、メモリコマンド内のオペコードを実行する複合メモリ素子を選択するグローバル素子アドレスGlobalDeviceAddress:GDA116、及び選択された複合メモリ素子内のオペコードを実行する特定の個別素子を選択するローカル素子アドレスLocalDeviceAddress:LDA118を含む。まとめると、グローバルコマンドは、1つのフォーマットに対応する全てのメモリ制御信号、及び複合メモリ素子若しくは該複合メモリ素子内の個別メモリ素子を選択若しくは制御するために必要な更なるアドレス情報を含む。留意すべき点は、ブリッジ装置102は、オペコードを実行せず又は行及びアドレス情報を有する任意のメモリ位置にアクセスしない。ブリッジ装置102は、グローバル素子アドレス116を用いて、受信したグローバルメモリ制御信号112を変換するよう選択されているかどうかを決定する。選択されている場合、ブリッジ装置102は、ローカル素子アドレス118を用いて、どの個別メモリ素子へ変換したグローバルメモリ制御信号112を送るかを決定する。4個の個別メモリ素子104の全てと通信するために、ブリッジ装置102は、ローカルI/Oポートの4個のセットを有する。各チャネルCH1、CH2、Ch3及びCH4内の1つのセットは、それぞれ対応する個別メモリ素子に接続される。前述のように、ローカルI/Oポートの各セットは、個別メモリ素子が正しい動作、よってローカル素子インタフェースとしての機能のために必要な全ての信号を含む。リードデータは、フラッシュメモリ素子104のうちの任意の1つにより、複合メモリ素子100から又は前の複合メモリ素子から供給される。特に、ブリッジ装置102は、メモリシステムのメモリ制御部に、又は直列に総合接続された素子のシステム内の別の複合メモリ素子の別のブリッジ装置に接続され得る。入力ポートGLBCMD_IN及び出力ポートGLBCMD_OUTは、パッケージピン、他の物理的導体、又はグローバルコマンド信号及び読み出したデータを複合メモリ素子100へ送信する/から受信する、及び特にブリッジ装置102へ送信及びそれから受信する任意の他の回路であり得る。したがって、ブリッジ装置102は、図2Aのメモリ制御部22のような外部制御部との又はブリッジ装置との通信をシステム内の他の複合メモリ素子からイネーブルするための、入力ポートGLBCMD_IN及び出力ポートGLBCMD_OUTに対応する接続を有する。良く知られたPCT特許公開番号WO2010/043032は、図1A及び図2Aの前述のメモリシステムと比べて性能及び記憶容量の改善したメモリシステム内で、何個の複合メモリ素子が互いに直列接続できるかを詳細に記載している。PCT特許公開番号WO2010/043032は、ブリッジ装置102の更なる詳細を記載しているので、本願明細書に記載された実施形態に関連する特徴及び機能のみを後述する。図3Aの実施形態に示した複合メモリ素子100は、ブリッジ装置102の1つのチャネルに接続された1つの個別メモリ素子104を有するが、ブリッジ装置は、複数のメモリ素子に接続するよう構成でき、又は各チャネルに更に多くを接続するよう構成でき、複合メモリ素子の総メモリ容量を更に増大できる。図4は、本発明の実施形態による、別の複合メモリ素子のブロック図である。複合メモリ素子200は、複数のチャネルCH1乃至CHnを有するブリッジ装置202を含む。ここで、CHnはブリッジ装置202の最後のチャネルである。今示す実施形態では、各チャネルは、該チャネルに接続された2個のメモリ素子204を有する。図4に示すように、1つのチャネルに関連付けられた1対のメモリ素子204は、制御信号CLEb、ALEb、REb、WEbの共通セット、及び入力/出力線io[7:0]の共通セットを共有する。1つのチャネルに関連付けられた各メモリ素子204は、それ自身のチップ選択信号を受信し、それ自身のReady/Busyレディ/ビジー信号を供給する。図4に示すように、チャネルCH1に接続された1つのメモリ素子204は、チップ選択信号CSb_1を受信し、それ自身のReady/Busy信号RBb_1を供給する。留意すべき点は、bがアクティブLow論理レベル信号である信号を指定することである。ブリッジ装置202の各チャネルは、専用データバッファ206又はメモリの指定部分のような、該チャネルに接続された2個のメモリ素子204のいずれかからの、相応して大きさの定められたデータユニットを受信及び格納するデータ記憶ユニットを有する。専用データバッファ206は、チャネル間で共有されない。メモリ素子204により供給されるデータユニットは、例えばデータページ、又はリード動作において1つの論理行アドレスでアクセスできる任意の最大データ量であり得る。本発明の実施形態におけるメモリ素子204のようなフラッシュメモリ素子では、リード動作は、読み出されて内部ページバッファへ転送される、メモリアレイに格納されたデータページを生じる。フラッシュメモリ素子204により受信されたコマンドに応答して、最大で内部ページバッファの内容全体がリードデータとして出力される。留意すべき点は、幾つかのメモリ素子が、1つのリード動作において2以上のデータページを読み出すよう構成されることである。これは、図5及び図6を参照して更に説明される。図5及び図6は、図5のメモリ素子204で可能な、異なるプレーン及び対応するページバッファ構成を示すブロック図である。図5は、単一プレーンを有するよう構成された標準的なフラッシュメモリ素子を示す一般的なブロック図である。フラッシュメモリ素子300は、単一のプレーン302及び単一のページバッファ304を有する。プレーン302は、ワード線及びビット線に接続されたメモリセルを有するメモリアレイを含む。ここで、ワード線はプレーン302の左側から右側へ水平に延在し、ビット線はプレーン302の上から下へ垂直に延在する。ワード線ドライバ示されないは、リード動作中に選択されたワード線を駆動し、ビット線センス増幅回路示されないは、それらの対応するビット線を検知することにより、選択されたワード線に接続されたセルの格納された論理状態を決定する。この検知されたデータは、ページバッファ304に格納される。図5のこの例では、データページは4KBである。図6は、複数プレーンのフラッシュメモリ素子を示す一般的なブロック図である。フラッシュメモリ素子310は、それぞれ関連付けられた第1のページバッファ316及び第2のページバッファ318を有する第1のプレーン312及び第2のプレーン314を含む。フラッシュメモリ素子310は、2個のプレーンを有することに限定されないので、任意の数のプレーンを有することができる。プレーン312及び314は、それぞれ、それら自身のビット線及びワード線を有し、それぞれ論理的に同一のワード線回路を有してもよい。これは、任意の単一行アドレスに対し、プレーン312のワード線及びプレーン314のワード線が、それらに接続されたメモリセルにアクセスするために同時に駆動されることを意味する。したがって、ページバッファ316及び318は、それぞれプレーン312及び314から読み出されたデータページを格納する。図4に戻ると、1つのチャネルに接続されたメモリ素子204の一方又は両方がブリッジ装置202により発行されたリードコマンドを受信したとき、メモリ素子204は、内部リード動作を開始し、最終的には自身の内部ページバッファを又は複数プレーンのメモリの場合にはページバッファを、メモリアレイから読み出したデータページと共にロードする。ブリッジ装置202は、次に、データ転送コマンドをメモリ素子204の一方又は両方に発行する。メモリ素子204は、それらのページバッファのコンテンツをブリッジ装置202のデータバッファ206へ出力することにより応答する。この転送が完了すると、装置202は、データバッファ206に格納されたデータを読み出し、それをGLBCMD_OUT出力ポートを介して出力する。ブリッジ装置202のデータバッファ206は、チャネルに関連付けられたメモリ素子204から受信した任意の数のデータページを格納するために大きさを定めることができる。例えば、チャネルCH1に接続された1対のメモリ素子204がそれぞれ図6に示したように2個のプレーンを有するよう構成される場合、チャネル当たりのデータバッファ量は、2プレーン×2メモリ素子=4ページバッファ容量である。しかしながら、これは、ブリッジ装置のダイコストの増大をもたらし、チップを限られた商品価値にしてしまう。これは、ダイの全面積が主にメモリ素子204からのデータページを格納するために用いられるメモリにより後押しされるという事実に起因する。コストの観点から、最小限のバッファ量、つまりチャネルあたり1ページの容量のみが望ましい。このような構成は、各メモリ素子104が図5のフラッシュメモリ素子300のような単一プレーンの素子である場合、1つのチャネルに接続された厳密に1つのメモリ素子104を有する図3Aに示した複合メモリ素子100のブリッジ装置102に適する。このような構成では、各メモリ素子104は、ブリッジ装置のデータバッファへの専用アクセスを有する。しかしながら、チャネルに接続された複数のページソースに供するチャネルに対して単一ページ容量を有するブリッジ装置は、記憶の衝突の結果を生じ得る。ページソースは、単一プレーンのメモリ素子からのページバッファ、又は複数プレーンのメモリ素子内の個々のプレーンのための各個々のページバッファであり得る。ブリッジ装置のチャネルデータバッファ容量が結合されたページソースの容量より少ないとき、この記憶の衝突を説明するために、先ず、ページのリードがブリッジ装置によりどのように実行されるかを検討する。ページリードコマンドを実行するとき、メモリ素子が自身のメモリアレイからリードデータを読み出すと、ブリッジ装置は、メモリ素子からのリードデータをオンボードのデータバッファへ自動的に転送する。ブリッジ装置は、次に、自身の状態レジスタをReadyに更新し、要求されたリードデータが出力に駆動される準備ができたことをメモリ制御部に示す。しかしながら、1個より多いメモリ素子が所与のチャネルに接続されると、又は2個のプレーンの各々のページに同時にアクセス可能なメモリ素子では、内部待ち時間を隠し、それによりメモリシステムの全体の帯域幅を改善するために、メモリ素子が対応可能なだけ多くの同時ページ動作を同時に発行することが望ましい。ページリードが1個より多いメモリ素子に又は複数のページバッファを備えたメモリ素子に同時に発行されるとき、ブリッジ装置の理想的なデータバッファ容量未満では、全てのリードデータをどこに格納するかというような衝突が生じる。例示のため、1つのチャネルに接続された2個の単一プレーンのメモリ素子がそれらの内部アレイアクセスを完了し、リードデータをアドレスされたページから読み出したとき、ブリッジ装置は、そのデータをチャネルに関連付けられた自身のオンボードのデータバッファへ自動的に転送すべきである。全てのデータを格納するために十分な容量がない場合、一部のデータが失われる可能性がある。したがって、格納空間の衝突を解決するために調停方法が開発された。調停方法は、要望通り、及びフラッシュメモリ素子からのリードデータのブリッジ装置のデータバッファへの転送をフラッシュの完了順序、優先度及びコマンドの順序付けに基づきスケジューリングすることにより、内部メモリ素子のリード待ち時間を重なり合わせる。本発明の実施形態によると、ブリッジ装置の状態レジスタは、調停方法のために用いられる。図7は、本発明の実施形態による、複数のソースから図3A及び図4の上述のブリッジ装置のような装置内の限られたメモリ空間へ複数のデータページを転送する一般的な方法のフローチャートである。図7の方法は、ブリッジ装置の制御ロジックにより、複数プレーンを有する単一のメモリ素子、又はそれぞれ単一プレーン若しくは複数プレーンを有する複数のメモリ素子のいずれかに接続された1つのチャネルに対して実行される。本方法では、単一プレーンを有するメモリ素子は、ページバッファソースと考えられ、複数プレーンのメモリ素子の各プレーンは、ページバッファソースと考えられる。方法は、ステップ400で開始し、ブリッジ装置は1つのチャネルに接続された少なくとも2個の異なるページバッファソースからデータをリードする要求を受信する。この要求は、同時に又は相次いでブリッジ装置に到着し、対応するリードコマンドがメモリ素子に発行される。フラッシュメモリ素子のリード待ち時間を活かすために、このようなリードコマンドは、通常、迅速に連続して発行される。最後に、第1のページバッファソースは、自身のデータページをブリッジ装置へ転送する準備ができ、ブリッジ装置に自身のReady状態を伝達する。この第1のページバッファソースは、ここで、ページバッファソースnと表す。このとき、他のページバッファソースは、それらの個々のデータページを転送する準備が未だできていなくてもよい。ステップ402で、ブリッジ装置は、ページバッファソースnに、格納されているリードデータをブリッジ装置のページバッファへ転送するよう指示する。ステップ404で、ブリッジ装置は、チャネルに接続された少なくとも1つの他のページバッファソースに対して保留中のリード動作が存在するかどうかを調べる。保留中のリード動作の存在は、同一のデータバッファへのデータ転送が差し迫っていることを示す。少なくとも1つの他のページバッファソースに対して保留中の他のリード動作が存在しない場合、方法はステップ400に戻り、ブリッジ装置のデータバッファは、最終的にページバッファソースnからのリードデータで満たされる。他方で、別のページバッファソースに対して1つの他の保留中のリード動作が存在する場合、ステップ406で、延期されたデータ転送状態が他のページバッファソースに対して設定される。本例では、2個のページバッファソースのみがチャネルに接続されていると仮定する。ここでページバッファソースn1として表される他のページバッファソースがブリッジ装置により延期状態に設定されるので、ブリッジ装置は、データバッファが使用中は、ページバッファソースn1から自身のデータバッファへデータ転送を要求するのを抑制される。後述するように、これは、ブリッジ装置に、他のページバッファソースn1により発行されたReady状態を無視させる。そうでなければ、このReady状態は、データ転送コマンドをページバッファソースn1へ発行するようブリッジ装置をトリガする。使用中のデータバッファは、それがページバッファソースnから転送されたデータで満たされていること、又はデータバッファがそのコンテンツをホストシステム若しくはメモリ制御部へ出力する処理をしていることを意味し得る。いずれの場合にも、データバッファは、別のページバッファソースからのリードデータを受信するために利用できない。ステップ408で、ブリッジ装置は、チャネルのデータバッファが利用可能になるのを待つ。利用可能になると、410で、次のページバッファソースn1にアクセスするために、値nがインクリメントされる。次に、方法はステップ402に戻り、ブリッジ装置は、データ転送コマンドをデータページを提供する準備のできているページバッファソースn1へ発行する。纏めると、ブリッジ装置は、チャネルに関連付けられたデータバッファが利用可能になるまでデータ転送動作を延期する目的で保留中のリード動作を有する他のページバッファソースについて常に知りながら、準備のできた第1のページバッファソースを決定できる。チャネルに接続され全てデータを転送する準備のできた複数のページバッファソースが存在する実施形態では、どの特定のページバッファソースが次になるかを決定するために、ブリッジ装置は、任意の数の優先順位付けスキーム及びその組合せで構成され得る。例示的な優先順位付けスキームは、到着順序に基づくものを含み、他の例はトランザクションの重要性であり、更に別の例はアドレス範囲に基づき得る。任意の優先順位付けスキームが、ここに記載された方法と共に用いられ得る。図8は、本発明の実施形態による、Ready/Busy状態信号のみを用いて、1つのチャネルに接続された複数のフラッシュ素子から該チャネルに関連付けられたブリッジ装置のデータバッファへのデータページの転送を調停する方法のフローチャートである。図8の方法は、チャネルに接続された各メモリ素子が、図4のチャネルCH1に接続されたメモリ素子204により供給されるRBb_1及びRBb_2のような自身のReady/Busy状態を示す信号を提供すると仮定する。本実施形態は専用Ready/Busy信号を有するフラッシュメモリ素子を用いるが、ブリッジ装置がそのような信号の組合せを解釈するよう構成されるならば、Ready/Busy状態を示すために、信号数の任意の組合せが素子により用いられ得る。ブリッジ装置は、1つのチャネルに接続された少なくとも2個のメモリ素子にリードコマンドを発行していると仮定する。方法は、ステップ500で開始し、ブリッジ装置は、チャネルに接続された全ての素子からのReady/Busy状態信号例えば、RBb_1及びRBb_2を監視する。ステップ502で、メモリ素子は、自身のReady/Busy状態信号をアクティブ論理状態に駆動し、ブリッジ装置に、対応するメモリ素子が内部リード動作を完了していることを示し、そのページバッファはメモリアレイからのリードデータを格納する。このメモリ素子は、第1の準備のできたメモリ素子であり、素子nとして表す。ブリッジ装置は、素子nが延期状態に設定されているかどうかを調べる。本例では準備ができたのは第1の素子なので、方法はステップ506へ進み、ブリッジ装置はデータ転送コマンドを素子nへ発行する。データ転送コマンドに応答して、メモリ素子はそのページバッファのコンテンツを出力し始める。このコンテンツは受信され、ブリッジ装置のデータレジスタに格納される。ステップ508へ進み、ブリッジ装置は、リードコマンドが任意の他のメモリ素子へ発行されているかどうかを調べる。詳細に後述するように、ブリッジ装置は、各メモリ素子へ発行したリードコマンドを追跡している。ブリッジ装置は、リードコマンドを受信した少なくとも1つの他のメモリ素子が存在すると決定した場合、ステップ510で、これらのメモリ素子の各々に対して延期状態を設定する。本例では、素子n1はこのようなメモリ素子にあると仮定され、ブリッジ装置は該メモリ素子に対して延期状態を設定する。他方で、他のリードコマンドが発行されていない且つ素子nがリードコマンドを受信したチャネルに接続された唯一の素子である場合、方法はステップ500へ戻る。ステップ510へ戻り、延期状態が適切なメモリ素子に対して設定された後に、方法はステップ500へ戻る。ステップ500へ戻り、ブリッジ装置は、本例では素子n1である準備のできた次の素子のReady/Busy状態信号を待つ。最終的にステップ502でReady/Busy状態信号が受信され、ブリッジ装置は、ステップ504で、素子n1が延期状態であるかどうかを調べる。素子n1はブリッジ装置により依然に延期状態に設定されたので、方法はステップ512へ進み、ブリッジ装置はチャネルのデータバッファが利用可能になるのを待つ。一実施形態では、メモリ制御部は、ブリッジ装置に、ブリッジ装置とメモリ素子との間の内部データ転送動作の状態を調べるよう問い合わせる。別の実施形態では、ブリッジ装置は、自身のReady/Busy信号をメモリ制御部へ発行し、そのチャネルの内部データ転送動作が完了していることを示す。いずれの場合も、メモリ制御部は、素子nの内部データ転送動作が完了していることの指標を受信したとき、メモリ素子n1に対するページリード動作を再開するコマンドを発行できる。データバッファが利用可能になると、ブリッジ装置は、素子n1のページバッファからブリッジ装置のデータバッファへのデータ転送を開始するために、データ転送コマンドを素子n1へ発行する。リードコマンドを受信した他のメモリ素子が存在しない場合、方法はステップ500へ戻ることにより、チャネルのデータ転送調停方法を終了する。記載しているブリッジ装置の実施形態は、チャネルに接続された各メモリ素子の状態情報を記録する状態レジスタビットを含むことにより、単一のチャネルに接続された任意の数のメモリ素子からのデータ転送を調停できる。図9は、本発明の実施形態による、ブリッジ装置の状態レジスタ定義テーブルである。図9の状態レジスタは、4個のチャネル例えば、CH1、CH2、CH3及びCh4を有するブリッジ装置のために設定されている。ここで、各チャネルは、該チャネルに並列構成で接続された2個のメモリ素子を有する。各メモリ素子では、状態レジスタは、そのメモリ素子のReady/Busy状態、Pass/Fail合格/失敗状態及びDeferredreadtransfer延期されたリード転送状態を格納する。図9の表中で用いられる命名規則は、次の通りである。Ready/Busy状態ビットはReady/BusyCH[i],D[j]とラベル付けされ、Pass/Fail状態ビットはPass/FailCH[i],D[j]とラベル付けされ、Deferredreadtransfer状態はDeferreadtransferCH[i],D[j]とラベル付けされる。ここで、iはブリッジ装置のチャネル番号を表し、jはチャネルiに接続された素子の番号を表す。状態ビットの数は、ブリッジ装置に存在するチャネルの数及び各チャネルに接続できるメモリ素子の最大数に従ってスケーリングできる。したがって、ブリッジ装置は、メモリ素子から該メモリ素子が接続されているチャネルのデータバッファへのリードデータ転送を調停する目的で、各メモリ素子の状態、並びに各メモリ素子の延期状態を追跡できる。図10は、本発明の実施形態による、チャネルに接続された2個のフラッシュ素子からブリッジ装置のデータバッファへの例示的なリード転送動作を説明するシーケンス図である。本例のシーケンス図は、リード転送動作を調停し、両メモリ素子によるデータバッファの使用の衝突を回避するために、ブリッジ装置がどのようにメモリ素子により発行されたReady/Busy信号に応答するかを説明する。留意すべき点は、ブリッジ制御部が、リードコマンドを受信した後にそれぞれのページバッファ内に準備されたリードデータを有することを報告するメモリ素子に、データ転送コマンドを自動的に発行するロジックを有することである。本実施形態によると、ブリッジ装置は、チャネルのデータバッファが第1のメモリ素子からのリードデータを受信するために使用されている間、または外部装置へ格納されたリードデータを出力している間、第2のメモリ素子が準備のできたことを報告する状況を処理する調停ロジックを有する。図10のシーケンス図は、内部及び外部信号の信号トレースを示す。これを以下に説明する。ブリッジ装置は、メモリ制御部又はホスト装置により供給される、外部コマンドストローブ信号CSI及び外部データストローブ信号DSIを受信する。これらの信号は、先に表2に記載されている。ブリッジ装置は、チャネルのデータバッファに格納されたリードデータを、先に表2に記載された自身のQ[n]出力ポートを通じて出力する。ブリッジ装置内には、コマンド及びデータ情報をメモリ素子と互換性のあるフォーマットでメモリ素子に供給するメモリ素子インタフェースがある。本例では、メモリ素子はNANDフラッシュ素子なので、双方向NANDIOポートが図10に示される。ブリッジ装置のメモリ素子インタフェースは、Ready/Busy信号RBb_1及びRBb_2をそれぞれ素子1及び素子2から更に受信する。内部制御信号pos_edge_RBb_1は、メモリ素子1がそのページバッファからリードデータを転送する準備ができていることの検出に応答して生成されるパルス信号である。本例では、パルスは、RBb_1がLow論理状態からHigh論理状態へ遷移することの検出に応答して生成される。この遷移は、メモリ素子の内部リード動作が完了したことを示す。内部制御信号pos_edge_RBb_2は、同種の信号であるが、RBb_2に応答する。内部信号D1_rd_in_progは、リード動作が素子1へ発行されたときにブリッジ装置により設定される状態信号である。内部信号neg_D1_rd_in_progは、D1_rd_in_progの立ち下がり端に応答してパルスを生じる。内部信号rd_data_D1_stbは、neg_D1_rd_in_progパルスが検出され且つ延期状態信号defer_D1_rdが非アクティブ状態であるときのみ生成されるパルス信号である。rd_data_D1_stbがパルスを生じたとき、メモリ素子1のページバッファデータのブリッジ装置のチャネルに関連付けられたデータバッファへの転送を開始するために、リード転送コマンドがメモリ素子1へ発行される。状態信号defer_D1_rdは、状態レジスタから得られる。残りの内部信号D2_rd_in_prog、neg_D2_rd_in_prog、rd_data_D2_stb及びdefer_D2_rdは、それぞれ対応するD1の同等の信号と同じように機能するが、メモリ素子2に関連付けられる。次にシーケンス図を説明する。留意すべき点は、時間期間が縮尺通りに記載されないことである。図10の一番下は、状態レジスタビットd1、d2、b1及びb2の論理状態である。ビットd1及びd2は、それぞれメモリ素子D1及びD2の延期状態を表す。ビットb1及びb2は、それぞれメモリ素子D1及びD2のReady/Busy状態を表す。メモリ制御部のようなホスト制御部は、状態ビットを読むことにより、Aにおいて示されるように対象のチャネルにある対象の素子がReadyであると決定した後に、2素子のリード動作を開始できる。Aにおいて、2つの状態ビットb1及びb2は論理0であり、2つのメモリ素子D1及びD2の準備ができていることを示す。最初のステップは、メモリ制御部が2個のページリードコマンドを発行するためのものであり、リードコマンド600は素子1にアドレスされ、リードコマンド602は素子2にアドレスされる。ブリッジは、これらのコマンドを、フラッシュメモリ素子により理解されるコマンドに変換し、それらを適切なメモリ素子へ発行する。ブリッジ装置は、リードコマンドの各々をデコードした後に、B及びCにおいて示されるように対応するReady/Busyビットを1に設定し、D1_rd_in_progress及びD2_rd_in_progressをHigh論理状態に設定して、現在進行中のリードコマンドを追跡する。メモリ素子がそれらの個々のリードコマンドを受け付けた後、メモリ素子1及び2は、そのRBb_1線及びRBb_2線をそれぞれ604及び60で示される論理0レベルに駆動し、メモリ素子1及び2が個々のリード動作でビジーBusyであることをブリッジ装置に示す。ブリッジ装置が各リードコマンドを処理し、対応するコマンドを対象のメモリ素子へ発行し、該メモリ素子が該コマンドを受け付けるのを待つには幾らかの時間を要するので、制御部は、第2のリードコマンド対602を発行する前に、所定の分離待ち時間の期間t2CR待ち、ブリッジ装置が第1のリードコマンド600の処理を終了できるようにしなければならない。制御部は、第2のリードコマンド602を発行する前により長く待つのは勝手だが、通常、第1のメモリ素子のリード時間tRの終了の前に発行するべきである。そうでなければ、ブリッジ装置の内部バスは第1のメモリ素子D1からブリッジ装置へのデータを転送してビジーBusyになり、ブリッジ装置は機能不全になってしまい得る。メモリ素子は、tRとして表記される、使用される特定の素子の製造者の仕様で定められた時間期間の間、ビジーBusyである。図10では、その時間期間はメモリ素子D1のアレイ待ち時間と記される。アレイ待ち時間は、製造者により、素子により異なり、素子の年齢によっても変化し得る。アレイ待ち時間が各メモリ素子について終了すると、そのReady/Busy信号例えば、RBb_1を開放し、論理値1に戻り、リードデータがブリッジ装置のページバッファ内で利用可能であることをブリッジ装置に伝える。608及び610に示されるように、RBb_1及びRBb_2は論理1に上昇する。通常の単一メモリ素子リード動作の間、ブリッジ装置は、RBbの立ち上がり端に続いて、メモリ素子からのリードデータをブリッジ装置のデータバッファへ転送するために、フラッシュへdatareadを自動的に発行する。本実施形態によると、特別な制御信号が用いられ、2素子又は複数素子のリード動作中に、自動リード転送の転送のスケジューリングを可能にする。2素子のリードでは、RBbの立ち上がり端は、ブリッジ装置に該メモリ素子のrd_in_progressを非アサートさせる。今示した例では、ストローブ信号rd_data_D1_stbは、RBb_1が論理1レベルに上昇するのに応答して生成される。ストローブ信号rd_data_D1_stbは、メモリ素子D1に対してreaddataコマンドを発行するトリガである。このストローブは、メモリインタフェースI/Oバスが、チャネルのバスに接続された他の1又は複数の素子からデータを転送してビジーBusyでない場合に生成される。このストローブを調停するメカニズムを以下に説明する。提供された例示的な実施形態は、ロジックの生成したストローブを用い、対象の信号が論理0から1への正の遷移、又は論理1から0への負の遷移を生成するときを示すが、他の技術も可能である。本実施形態の主概念は、端が検出され、次の論理イベントをトリガするために用いられることである。2つのReady/Busy信号RBb_1及びRBb_2は、第1のメモリ素子のためのデータが未だブリッジ装置のデータバッファへ転送し終わらない程十分近くにHighになるので、ブリッジ装置のデータバッファへのアクセスについて、これら2つのデータページの間に競合が存在し得る。この問題を解決するために、第2の制御ビットセットが設けられ、遅く終了するメモリ素子に対する自動リードデータ転送を延期させるために用いられる。図10では、これらはdefer_D1_rd及びdefer_D2_rdと称される。本例では、RBb_1は608で最初にHighになる。これは、D1_rd_in_progressをストローブ信号pos_edge_RBb_1を介してLowにし、defer_D2_rdをHighにする。メモリ素子1がそのリードを終了したので、RBb_1の正端により示されるように、defer_D2_rdはアサートされる。一方で、chp2_rd_in_progress=1で示されるように、メモリ素子2はそのページリードで依然としてビジーBusyである。メモリ素子のリードデータの自動転送を延期するときを決定するための式は、以下の式1で与えられる。defer_Dj_rdの正端=pos_edge_RBbiDj_rd_in_progressD1_rd_in_progressの立ち下がり端は、defer_D1_rdがHighでない場合、ストローブrd_data_D1_stbがneg_edge_D1_rd_in_progを介して生成されるようトリガする。このストローブは、ブリッジ装置に、素子1D1からブリッジ装置のデータバッファへのリードデータの転送を開始させる。NANDIOは、609において、メモリ素子D1のページバッファからブリッジ装置のデータバッファへ有効データを運んでいると示される。defer_D2_rdの立ち上がり端は、状態レジスタに、状態ビットd2が論理1状態に設定されている間隔Dで示されるように延期されているメモリ素子2に対するリード動作のログをとらせる。後に、610で、メモリ素子D2はレディReadyになり、RBb_2を非アサートし、ブリッジ装置においてD2_rd_in_progressをLowにすることにより、該メモリ素子のページリード処理の終了を伝える。このとき、defer_D2_rdがHighなので、データバッファへのリードデータの自動転送は、後の時間まで延期される。言い換えると、Highになっているdefer_D2_rdは、rd_data_D2_stbの生成を阻止する。612に示されるように、rd_data_D2_stbストローブ信号は、破線で示され、メモリ素子D2が延期状態でない場合にストローブが生じていることを示す。次に、状態レジスタは、間隔Eに示されるように、状態ビットb2を論理0に変化させ、メモリ素子D2がレディReadyになったが延期されているという事実を反映する。最後に、メモリ素子D1からブリッジ装置のデータバッファへのデータ転送は、参照符号614を付された第1の内部転送時間期間の終わりに完了する。次に、ブリッジ装置は、状態ビットb1を論理0に変化させ、自身の準備ができたこと、特にデータ転送動作が終了したことを示す。次に、メモリ制御部は、ブリッジ装置の状態レジスタを読み出し、内部動作の状態を決定する。状態レジスタは、いつでも読み出すことができ、この特定の動作中、メモリ制御部は、レディReadyであるがデータを転送して出す処理ができる前に延期状態でない素子の1つを探している。状態読み出し動作は図に示されないが、制御部が読み出す値は間隔Fに示される。メモリ制御部は、何のトランザクションが未解決なのかを承知しているので、この状態レジスタの値は、メモリ制御部に、メモリ素子D1からのリードが完了し、データがデータバッファ内で利用可能であることを教える。状態値は、メモリ制御部に、メモリ素子D2に送られたリードコマンドが完了しているが、データバッファへのデータ転送は延期されており、読み出すために更なる動作が必要なことも教える。メモリ制御部は、次に、バーストリードコマンドの発行に進む。これは、616で、CSIが1論理レベルにストローブされることにより指示される。データバッファに格納されたメモリ素子D1のデータは、次に、618で1論理レベルにストローブされたDSIにより指示されたリードパケットで、ブリッジ装置から読み出される。図10に示されるように、Qn出力ポートは有効データを提供する。メモリ制御部は、メモリ素子D1からのデータの読み出しを終了した後に、メモリ素子D2からのデータの読み出しを自由に行う。これを行うために、メモリ制御部は、対応するコマンド示されないを有する別のCSIストローブ620を介して、元のページリードコマンドをメモリ素子D2内の同じページに再発行する。データページはメモリ素子D2のページバッファに依然として格納されており、ブリッジ装置の自動転送動作は延期されたので、ブリッジ装置は、622で再発行されたページリードコマンドに応答してrd_data_D2_stbストローブを発行し、後の読み出しのためにメモリ制御部に利用可能にすることにより、単にメモリ素子D2のページバッファからのデータを自身のデータバッファに読み込む。この時間中、状態レジスタは、状態ビットb2を論理1に設定することにより、メモリ素子D2がビジーBusyであるが、間隔Gに状態ビットd2が論理0状態にあることで示されるように、defer_D2_rdが非延期の0論理状態に設定されているので、もはや延期状態ではないことを示す。メモリ素子D2からブリッジ装置へのデータ転送が完了すると、間隔Hに状態ビットd2が論理0に設定し戻されたことで示されるように、状態レジスタの値は、メモリ素子D2がレディReadyであることを示すために更新される。内部ブリッジ装置のデータ転送動作が完了したかどうかを調べるのにおよそどれ位長く待つかはフラッシュ製造者により提供され、ブリッジ装置の仕様に含まれるので、メモリ制御部はこのデータが分かるよう設計される。第2の内部転送時間が経過した後、メモリ制御部は、状態レジスタを読んで、メモリ素子D2がReadyであること、そのデータが利用可能であることを確認し、次に、622で別のバーストリードコマンドの発行に進み、次のDSIストローブに応答してQn出力ポートにデータが出力される。図8の方法は、ブリッジ装置の観点からデータ転送の調停を記載する。図11は、ブリッジ装置の1つのチャネルに対応するデータページを読み出すためにメモリ制御部により実行される動作のシーケンスである。ステップ650で、メモリ制御部は、ページリードコマンドをブリッジ装置のチャネルに接続された1つの素子に発行することにより、動作を開始する。次に、メモリ制御部は、ステップ654で別のページリードコマンドをチャネルに接続された他のメモリ素子に発行する前に、ステップ652で所定の待ち時間、待つ。メモリ制御部は、ステップ658でブリッジ装置の状態レジスタを読む前に、ステップ656で所定時間が経過するのを、特にチャネルを待つ。例として、この所定時間は、メモリ制御部内の内部タイマにより設定できる。或いは、ブリッジ装置は、ストローブ信号をメモリ制御部に発行して、リード又はプログラム動作が完了しているので、状態レジスタを調べる時間であることを示し得る。いずれの場合も、メモリ制御部は、ブリッジ装置の状態レジスタを読む前に、所定時間の間待つ。ステップ660で、状態レジスタの読み出したビットに基づき、チャネルに接続された素子の準備ができていて延期されていないかどうかを調べる決定が行われる。決定が偽の場合、方法はステップ658に戻る。その他の場合、チャネルに接続されたメモリ素子は、自身のページバッファの内容をブリッジ装置のデータバッファへ転送し終えている。次に、方法はステップ662に進み、メモリ制御部は、ブリッジ装置のデータバッファに格納されたデータを読み出すために、バーストリードコマンドを発行する。ステップ664で、メモリ制御部は再びブリッジ装置からチャネルの状態を要求し、ステップ666で、その書き出された状態ビットに基づき、メモリ制御部は、チャネルに接続された他の素子の準備ができていて延期されているかどうかを決定する。再び、いずれかの条件が偽の場合、方法はステップ664に戻る。その他の場合、方法はステップ668へ進み、メモリ制御部はページリードコマンドを延期されている素子へ再発行する。ブリッジ装置内では、メモリ素子のページバッファに格納されたデータをブリッジ装置のデータバッファへ転送するために、データ転送動作が開始される。メモリ制御部は、ステップ672でチャネルの状態を読む前に、ステップ670で自身の内部リードタイマが経過するのを待つ。ステップ674で状態レジスタがこの他の素子は準備ができていないと示す場合、方法はステップ672へ戻る。その他の場合、データページはブリッジ装置のデータバッファに格納されており、ステップ676で、メモリ制御部は、データバッファの内容を読み出すために、バーストリードコマンドを発行する。次に、チャネルに接続されたメモリ素子がもうない場合、方法はステップ678で終了する。今説明した例は、2個のメモリ素子のみがチャネルに接続されていると仮定する。代替の実施形態では、2個より多いメモリ素子がチャネルに接続され、メモリ制御部が各メモリ素子にページリードコマンドを発行する場合、方法はステップ678で終了せず、代わりにステップ664へ戻って次のメモリ素子からデータを読み出す。図10を参照すると、ステップ650、652及び654は、最初の2個のCSIストローブに対応し、制御部は、先ず、ページリードコマンドをチャネル内の1つの素子へ発行し、所定の分離した待ち時間期間t2CRを待ち、そして同じチャネル内の第2の素子へリードを発行する。ステップ616、658、660及び662は、CSIストローブの後、第3のCSIストローブまでに生じるイベントに対応する。メモリ制御部は、リードコマンドを発行した後、自身の内部タイマを備えている場合には該内部タイマを設定し、対象のメモリ素子が存在する場合には該メモリ素子がブリッジ装置から送信されるべきデータを有しレディReadyであるかどうかを決定するためにブリッジ装置の状態レジスタを読む前に、該内部タイマが経過するのを待つ。制御部が内部タイマを備えていない場合、制御部は、間隔を置いて状態レジスタをポーリングするか、ブリッジ装置の状態レジスタを調べるときを決定する特定の他の方法を有してもよい。状態レジスタ内の情報により、メモリ素子のうちの1つがレディReadyであると決定された場合、メモリ制御部は、レディReadyのメモリ素子からリードデータを送出し、メモリ制御部へ返されるようにするため、バーストリードBurstReadコマンドを自身の素子へ発行し、リードパケットDSI=1が続く。ステップ664、666及び668は、4番目のCSIストローブで生じるイベントに対応する。メモリ制御部は、第2のメモリ素子がレディReadyであるが延期Deferredである限り、ブリッジ装置の状態レジスタをポーリングするか又は調べる。メモリ制御部は、次に、元のページリードコマンドを再発行して、このメモリ素子へ送り、ブリッジ装置にページバッファからのデータをブリッジ装置のデータバッファへ読み込ませる。ステップ670、672、674及び676は、CSIストローブの後且つ第5のCSIストローブの後に生じるイベントに対応する。リードコマンドを延期された素子へ再発行した後、メモリ制御部は、自身のリードタイマが経過するのを待つ。リードタイマの経過は、内部転送時間の終わりを示す。メモリ制御部は、次に、延期されたメモリ素子がレディReadyであり且つ延期Deferredでない限り、状態レジスタをポーリングする。再び、状態レジスタを読むときを決定する代替の好適な方法が存在するが、それはメモリ制御部の設計者次第である。所望の状態が読まれると、メモリ制御部は、データに対するBurstReadコマンドを発行する。該データには、制御部へデータを送信して戻すためのリードパケットが続く。前述の実施形態は、同一のチャネルに接続された第2の素子がレディReadyになる前に、1つの素子が明らかにレディReadyになる状況を容易に処理する。同一のチャネルに接続された両方のメモリ素子の個々のReady/Busy信号RBbが同時にアサートされることにより、それら両方のメモリ素子が同時にレディReadyになる状況も存在し得る。この状況では、ブリッジ装置は、あるメモリ素子を他のメモリ素子より優先するよう予めプログラムされるか又はハードウェアに組み込むことができる。代替として、優先度は動的に設定できる。例えば、プログラマブルレジスタを用いて制御される追加ビットが設けられてもよい。レジスタが例えば論理0にプログラムされる場合、メモリ素子1は所与の優先度を与えられる。レジスタが例えば論理1にプログラムされる場合、メモリ素子2は所与の優先度を与えられる。あるメモリ素子を他のメモリ素子より優先する又は一連のメモリ素子の各メモリ素子を優先順位付けする任意の他の技術を用いることができる。前述の図8の方法、及び図10の例示的な2メモリ素子のデータリード動作は、図7に示した調停方法の特別な例示的な実施形態である。図8の方法は、それぞれ単一のリード動作で出力されるデータの単一のページバッファを有する2個のメモリ素子間の調停を対象としているが、メモリ素子の各々は、それぞれ単一のリード動作で出力されるデータの少なくとも2個のページバッファを有する複数プレーン素子であり得る。図12は、複数ページのメモリ素子から単一ページの記憶容量を有するデータバッファへのデータ転送を調停する例示的な方法の実施形態である。図12の方法と図8の方法の実施形態との間の主な相違は、単一メモリ素子が単一のReady/Busy信号のみを提供することである。図12の方法はステップ700で開始し、ブリッジ装置は適切なコマンドをメモリ素子へ発行することにより、単一素子からの複数プレーンのリード動作を開始する。ステップ702で、メモリ素子は、自身のReady/Busy信号RBbを、自身の複数ページバッファをロードする自身の内部リード動作が完了していることを示す論理状態に駆動する。ブリッジ装置は、次に、ステップ704で、本例ではプレーンnと表される第1のプレーンを除く全てのプレーンを延期状態に設定する。留意すべき点は、ブリッジ装置は、複数プレーンのメモリ素子のプレーンを所定の順序で優先順位付けするよう構成されることである。ステップ706で、プレーンnのページバッファからのデータページは、ブリッジ装置のデータバッファへ転送される。ステップ708で、ブリッジ装置は、データバッファがプレーンnからのデータを受信するのにビジーBusyである又はデータバッファのコンテンツをメモリ制御部へ出力するのにビジーBusyであるとき、データバッファが利用可能になるのを待つ。データバッファが利用可能なとき、ステップ710で、プレーンnがデータを読み出す最後のプレーンだったかどうかを調べるために決定が行われる。本例の反復では、リードすべき少なくとも1つの更なるプレーンが存在する。したがって、方法はステップ706へ戻り、ブリッジ装置は、次の所定のプレーンn1からのデータの転送を開始する。ステップ706、708及び710の反復は、複数プレーンのメモリ素子の最後のプレーンのページバッファのデータがブリッジ装置のデータバッファへ転送されるまで繰り返す。複数プレーンの調停方法は、712で終了する。前述の複数プレーンの調停方法の実施形態は、延期状態に置かれたメモリ素子のプレーンを追跡するための状態レジスタビットを用いる。図13は、代替の状態レジスタ定義テーブルを示す。これは、図9に示されたものと類似するが、ビット24及び25を含む。ビット24は、チャネル1CH1に接続された素子1D1のプレーン2P2の延期状態を追跡する。ビット25は、チャネル1CH1に接続された素子2D2のプレーン2P2の延期状態を追跡する。本例は、チャネル1に接続された各メモリ素子は2個のプレーンを有すると仮定する。したがって、同様の状態ビット対が、ブリッジ装置の他のチャネルにも含まれ得る。勿論、追加状態ビットは、各チャネルに接続されたメモリ素子の数及び各メモリ素子内のプレーンの数に依存して設けることができる。図14は、ブリッジ装置のチャネルに接続された単一のメモリ素子からの例示的な2プレーンリード動作を説明するシーケンス図である。図14に現れる信号名の多くは、下の3個の信号を除いて図10に示され説明されたものと同じである。これら下の3個の信号は、以下に説明する複数プレーンのデータ転送調停方法に専用に用いられる。信号rd_data_D1_P1_stbは、信号neg_D1_rd_in_progからのパルスに応答して生成されるストローブ信号であり、ブリッジ装置にメモリ素子のプレーン1のページバッファからブリッジ装置のデータバッファへのデ―タ転送を開始することを伝える。信号defer_D1_P2_rdは、メモリ素子1のプレーン2の延期状態を追跡するための状態ビットに対応する。信号rd_data_D1_P2_stbは、rd_data_D1_P1_stbと同様に機能する。図14の下部に沿って示されたレジスタビットは、メモリ素子1のプレーン2の延期状態ビットd2及びメモリ素子1のReady/Busyビットb1の論理状態を示す。再度、留意すべき点は、示された時間期間は縮尺通りではないことである。2プレーンのリード動作は、1つのメモリ素子のみが関与するためデータバッファ空間の素子対素子の競合がない点を除いて、メモリ素子のリード動作と非常に似ている。Ready/Busy信号RBbがHighになるとき、リードデータの両方のページが利用可能なので、転送されたどのページバッファを延期するかの選択は予め定められているべきである。この例では、プレーン2が常に延期され、それはロジックにハードウェアで組み込まれる。代替として、プレーン2に優先度を与えるか、又は制御レジスタを通じて優先度を設定し、優先度が動的に変化できるようにすることが可能である。他の方法も可能である。図14を参照すると、ブリッジ装置は2プレーンのリードコマンドを受信し、対象のメモリ素子へ渡し、信号D1_rd_in_progを論理レベルに設定する。今、メモリ素子はビジーBusy状態であると考えられ、Aにおいて示されるように、状態ビットb1は論理1に設定される。最終的に、800において、信号RBb_1はメモリ素子によりHighに駆動され、内部リードが終了し、両ページがそれらの個々のページバッファ内にあることを示す。信号RBb_1のHigh論理状態への遷移は、イベントをトリガする。第一に、ストローブ信号rd_data_D1_P1_stbは、プレーン1のページバッファとブリッジ装置のデータバッファとの間のデータ転送を開始するために、802において示されるように生成される。第二に、メモリ素子のプレーン2は、信号defer_D1_P2_rdがHigh論理状態に駆動されることにより示されるように、延期状態に設定される。Bにおいて示されるように、延期されたプレーン2の状態ビットd2は論理1に設定される。804において、メモリ制御部は、データバッファの内容を読み出す。これは、806において生じるDSIストローブ信号に応答してQn出力ポートに現れる。データバッファの内容がメモリ制御部から/へ出力されると、Cにおいて示されるように、ビットが論理0に設定され、メモリ素子1の状態はビジーBusy状態からリリースされる。808において、メモリ制御部は、ブリッジ装置に第2のデータページをブリッジ装置のデータバッファへ転送するよう指示する元の2プレーンリードコマンドを再発行する。810において示されるように、ブリッジ装置は、rd_data_D1_P2_stbをストローブすることにより応答し、プレーン2のページバッファとブリッジ装置のデータバッファとの間のデータ転送を開始する。さらに、ストローブ信号に応答して、状態ビットd2は、論理0に設定され、プレーン2の延期状態を解除する。次に、制御部は、そのデータをQn出力ポートから読み出し、リード動作が完了する。留意すべき点は、上述の2プレーンリードコマンドを2素子リードの実施形態と結合し、2素子2プレーンのリードを生じ得ることである。このような実施形態では、準備のできた第1のメモリ素子は、残りのメモリ素子が延期状態に保たれている間に、データを自身のページバッファから転送するためにブリッジ装置のデータバッファの使用を予約する。前述の図7、図8及び図12のデータ転送調停方法は、ブリッジ装置内のロジック制御回路として実施できる。図15は、本発明の実施形態による、1チャネルのブリッジ装置の構成要素の概略ブロック図である。概略ブリッジ装置900は、ブリッジ装置インタフェース902、状態レジスタ904、リード転送アービトレータ906、ブリッジ装置制御部908、データバッファ910及びメモリI/Oインタフェース912を有する。ブリッジ装置インタフェース902は、グローバルコマンドをメモリ制御部から受信し、それらをブリッジ装置制御部908へ供給する。ブリッジ装置制御部908は、グローバルコマンドをメモリ素子と互換性のある固有のコマンドに変換する。状態レジスタ904は、このチャネルに関連する前述の図9及び図13の状態ビットを有し得る。リード転送アービトレータ906は、チャネルに接続されたメモリ素子から供給されたReady/Busy信号を受信し、状態レジスタ904及び制御部908と一緒に、どのメモリ素子又はプレーンが延期状態に置かれるべきかを制御する。本例は、2個のメモリ素子がチャネルに接続されていると仮定する。ブリッジ装置制御部908は、ブリッジ装置インタフェース902から受信したグローバルコマンドを固有のコマンドに変換し、ブリッジ装置インタフェース902を介して、状態レジスタデータを含む出力データをメモリ制御部に供給できる。データバッファ910は、メモリ素子から受信した1データページを格納するために大きさを定められる。これは、メモリ素子のページバッファの大きさに対応する。ブリッジ装置制御部908は、データバッファ910を制御して、メモリ素子からのデータを受信し、ブリッジ装置インタフェース902を介して該データバッファの内容をメモリ制御部へ出力するようにする。ブリッジ装置制御部は、状態レジスタ904のビットの更新も担う。I/Oインタフェース912は、コマンド及び制御信号を、チャネルに接続されたメモリ素子に供給する。本例では、インタフェース912は、NANDフラッシュメモリ素子と通信するためのNANDフラッシュI/Oインタフェースである。図15はリード転送アービトレータ906がブリッジ装置制御部908と別個であるとして示すが、両回路は互いに統合できる。図15に示されるように、リード転送アービトレータ906により要求されるメモリ素子信号は、Ready/Busy信号RBb_1及びRBb_2のみである。これら2つの信号は、前述のシーケンス図に示されたような内部制御信号の生成を開始するために、及び状態レジスタ904のビットを更新するために、ブリッジ装置制御部908によっても用いられる。図16は、本発明の実施形態によるデータ転送アービトレータ回路の回路の実施形態である。アービトレータ回路950は、図10のシーケンス図に示した内部信号の幾つかを生成するために用いることができる例示的な回路である。回路は、Ready/Busy信号検出器952及び954、リード動作検出器956及び958、衝突検出器960及び962、リードストローブ生成器964及び966、並びにAND論理ゲート968、970、972及び974を有する。図16に示した回路要素は、次のようにグループ化できる。要素952、956、960、964、968及び970は、メモリ素子D1のための第1のデータ転送制御回路を形成する。要素954、958、962、966、972及び974は、メモリ素子D2のための第2のデータ転送制御回路を形成する。通常、各データ転送制御回路は、ブリッジ装置制御部908をトリガして個々のメモリ素子とブリッジ装置のデータバッファとの間のデータ転送を開始させるリードデータストローブ信号を生成するよう動作する。しかしながら、第1及び第2のデータ転送制御回路は相互接続され、一方のデータ転送制御回路が、他方がそのリードデータストローブ信号を生成するのを抑制できるようにする。以下で、第1のデータ転送制御回路の要素を参照して、図16の回路を簡単に議論する。留意すべき点は、図16に現れる信号名は、図10で用いられた信号名と同じであることである。先ず、D型フリップフロップとして実装されたリード動作検出器956で、リード動作信号RD_D1CSIが検出され、D1_rd_in_progを論理1に駆動する。Ready/Busy信号検出器952は、RBb_1の立ち上がり端を検出し、このイベントが生じたときにpos_edge_RBb_1のパルスを生じるよう構成される。このパルスは、フリップフロップ956をリセットし、D1_rd_in_progを論理0に駆動する。リードストローブ生成器964は、信号defer_D1_rdが非アクティブな論理0状態である場合、rd_data_D1_stbを生成する。rd_data_D1_stb信号は、データ転送コマンドを対応するメモリ素子へ発行するために、図15のBD制御部908により用いることができる。フリップフロップ960は、pos_edge_RBb_2及びD1_rd_in_progが論理1状態のときのみ、AND論理ゲート968を介して、defer_D1_rdをアクティブな論理1状態に駆動する。したがって、RBb_1の前にRBb_2が検出された場合、defer_D1_rdは論理1に駆動され、ストローブ信号rd_data_D1_stbの生成が抑制される。defer_D1_rdが論理1の場合、Defer_RD_D1CSIによる次のリード動作信号は、AND論理ゲート970を介してフリップフロップ960をリセットし、defer_D1_rdを論理0に駆動して、リードストローブ生成器964にそのストローブ信号を生成させる。第2のデータ転送制御回路は、AND論理ゲート972がpos_edge_RBb_1を受信し、AND論理ゲート974がDefer_RD_D2CSIを受信することを除いて、第1のデータ転送制御回路と同一の構成を有する。したがって、第2のデータ転送制御回路は、RBb_1が最初に検出された場合、自身のストローブ信号rd_data_D2_stbを生成するのを抑制され得る。リードストローブ生成器964は、D1_rd_in_progの立ち下がり端を検出し、それに応答してdefer_D1_rdが論理0状態の間にrd_data_D1_stbの論理1パルスを生成するが、defer_D1_rdが論理1状態のときはそうすることを抑制される任意のロジックを有し得る。さらに、リードストローブ生成器964のロジックは、defer_D1_rdの立ち下がり遷移に応答して、rd_data_D1_stbの論理1のパルスを生成する。リードストローブ生成器966は、同じ論理回路を有し得る。rd_data_D2_stb信号は、データ転送コマンドを対応するメモリ素子へ発行するために、図15のBD制御部908により用いることができる。本願明細書に記載された技術によるシステム及び装置は、直列に接続された複数の装置を有するメモリシステムに適用できる。装置は、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、フラッシュメモリ、DiNORフラッシュEEPROMメモリ、シリアルフラッシュEEPROMメモリ、FerroRAMメモリ、磁気RAMメモリ、相変化PhaseChangeRAMメモリ及び任意の他の適切な種類のメモリのようなメモリ素子である。前述の説明では、説明を目的として、本発明の実施形態の完全な理解を提供するために、多くの詳細事項が説明された。しかしながら、当業者には、これらの特定の詳細事項が本発明を実施するために必要でないことが明らかである。他の例では、良く知られた電気的構造及び回路が、本発明を不明瞭にしないために、ブロック図の形式で示された。要素が本願明細書で別の要素に接続されるconnected又は結合されるcoupledとして表されるとき、該要素が他の要素に直接接続又は結合され得ること又は中間要素が存在し得ることが理解されるだろう。対照的に、要素が本願明細書で別の要素に直接接続される又は直接結合されるとして表されるとき、中間要素は存在しない。要素間の関係を説明するために用いられる他の語は、同様に解釈されるべきであるつまり、間にと直接、間に、隣接してと直接隣接して等。本願の図は必ずしも縮尺通りではない。例えば、図5では、ブリッジ装置302と個別メモリ素子304の相対サイズは、縮尺通りではなく、製造されたブリッジ装置は、個別メモリ素子304よりも面積の大きさが何桁も小さい。記載された実施形態の特定の適応及び変更が成され得る。したがって、上述の実施形態は、説明的であり限定的でないと考えられる。[関連出願の参照]本願は、米国仮特許出願番号61/332232、出願日2010年5月7日の利益を主張する。該米国仮特許出願は参照されることによりその全体が本願明細書に組み込まれる。"