第1の方向に所定のピッチを有して配置され、前記第1の方向と直交する第2の方向に延在された第1及び第2のゲート電極と、前記第1及び第2のゲート電極間の上方に配置された第1の磁気抵抗素子と、前記第1の磁気抵抗素子より高い位置に配置され、前記第1の磁気抵抗素子と前記第1の方向に前記ピッチの半分の距離を有して配置された電極層と、前記電極層より高い位置に配置され、前記第1の方向に延在された配線と、前記第1の磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を1つの導電層で行う第1のビアと、を具備する磁気ランダムアクセスメモリ。前記第1の磁気抵抗素子と前記第2の方向に前記距離を有して配置された第2の磁気抵抗素子をさらに具備することを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。前記第1の磁気抵抗素子と前記第1の方向に並んで配置された第2の磁気抵抗素子と、前記第2の磁気抵抗素子と前記配線との接続のみを行う第2のビアと、をさらに具備し、前記第1及び第2のビアは、前記第1の方向において交互に配置されることを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。前記第1の磁気抵抗素子と前記電極層とは、異なるメモリセル内に位置することを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。前記電極層は、2つの異なるセルで共有されることを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。第1の方向に所定のピッチを有して配置され、前記第1の方向と直交する第2の方向に延在する第1及び第2のゲート電極を形成する工程と、前記第1及び第2のゲート電極間の上方に、磁気抵抗素子を形成する工程と、前記磁気抵抗素子より高い位置で、かつ、前記磁気抵抗素子と前記第1の方向に前記ピッチの半分の距離を有する位置に、電極層を形成する工程と、前記磁気抵抗素子及び前記電極層を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に除去し、前記磁気抵抗素子及び前記電極層を同時に露出するビアホールを形成する工程と、前記ビアホール内を導電層で埋め込み、ビアを形成する工程と、前記ビア上に、前記第1の方向に延在する配線を形成し、前記ビアによって前記磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を同時に行う工程と、を具備する磁気ランダムアクセスメモリの製造方法。セル面積を縮小させつつ、コストの増大を抑制することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。実施形態による磁気ランダムアクセスメモリは、第1の方向に所定のピッチを有して配置され、前記第1の方向と直交する第2の方向に延在された第1及び第2のゲート電極と、前記第1及び第2のゲート電極間の上方に配置された第1の磁気抵抗素子と、前記第1の磁気抵抗素子より高い位置に配置され、前記第1の磁気抵抗素子と前記第1の方向に前記ピッチの半分の距離を有して配置された電極層と、前記電極層より高い位置に配置され、前記第1の方向に延在された配線と、前記第1の磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を1つの導電層で行う第1のビアと、を具備する。本実施形態は、セルに抵抗変化素子を利用した抵抗変化メモリであって、例えば、スピン注入型の磁気ランダムアクセスメモリを例に挙げる。以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[1]レイアウト図1を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。尚、このレイアウトは、8F2タイプである。図1に示すように、X方向第1の方向に延在する複数の素子領域アクティブエリアAAAA1~AAnが設けられ、第1の方向と直交するY方向第2の方向に延在する複数のゲート電極GCGC1~GCnが配置されている。複数の素子領域AAの上方には、X方向に延在する複数の上部配線ビット線M1がそれぞれ配置されている。X方向に隣り合うゲート電極GC間の素子領域AA上には、ビット線コンタクトCBCB1~CBn等が配置されている。ゲート電極GCの片側のY方向に隣り合うビット線コンタクトCB上には、磁気トンネル接合素子抵抗変化素子MTJMTJa~MTJc等が配置されている。ここで、X方向に並ぶゲート電極GCのピッチPは、2FF:最小加工寸法である。X方向に隣り合うゲート電極GC間の距離は、Fである。X方向に隣り合う磁気トンネル接合素子MTJ間の距離Aは、3Fである。Y方向に隣り合う磁気トンネル接合素子MTJ間の距離Bは、Fである。X方向に隣り合うビット線コンタクトCB間の距離Cは、Fである。従って、距離B及びCは、ピッチPの半分になっている。ここで、セルA内において、ゲート電極GC1の両側の第1の素子領域AA1内には、ソース/ドレイン領域S/D1及びS/D2がそれぞれ形成されている。このソース/ドレイン領域S/D1及びS/D2上には、ビット線コンタクトCB1及びCB2がそれぞれ配置されている。ビット線コンタクトCB1上には、ビアV0が配置されている。一方、ビット線コンタクトCB2上には、磁気トンネル接合素子MTJaが配置されている。ビアV0上には、第1の上部電極UE1が配置されている。この第1の上部電極UE1は、アイランド状になっており、Y方向に隣り合う第2の素子領域AA2上まで延在している。この第2の素子領域AA2の上方における第1の上部電極UE1上には、ビアV1Y’が配置されている。また、セルB内において、ゲート電極GC2の両側の第3の素子領域AA3上には、ビット線コンタクトCB2’及びCB3’がそれぞれ配置されている。ビット線コンタクトCB2’上には、磁気トンネル接合素子MTJbが配置されている。一方、ビット線コンタクトCB3’上には、ビアV0’が配置されている。ビアV0’上には、第2の上部電極UE2が配置されている。この第2の上部電極UE2は、アイランド状になっており、Y方向に隣り合う第1の素子領域AA1上まで延在している。このような実施形態では、セルAにおける磁気トンネル接合素子MTJaと上部配線M1との接続、セルBにおける第2の上部電極UE2と上部配線M1との接続は、共通のビアV1Yを用いて同時に行われる。ビアV1Yの開口は、例えば、X方向に長い例えば3F程度の長さ楕円や長方形等である。尚、磁気トンネル接合素子MTJaと第2の上部電極UE2とは、異なる高さに配置されている。第1の素子領域AA1において、セルAの磁気トンネル接合素子MTJa、セルCのMTJcがX方向に並んで配置されている。磁気トンネル接合素子MTJa上には、高さの異なる層磁気トンネル接合素子MTJaと上部電極UE2を同時に接続するブリッジ型のビアV1Yが配置され、磁気トンネル接合素子MTJc上には、磁気トンネル接合素子MTJcのみを接続する単一型のビアV1Sが配置されている。つまり、X方向に並ぶ複数の磁気トンネル接合素子MTJ上には、ブリッジ型のビアV1Yと単一型のビアV1Sとが交互に配置されている。セルAの電流Iaは、第1の素子領域AA1上の上部配線M1、ビアV1Y、磁気トンネル接合素子MTJa、ビット線コンタクトCB2、ソース/ドレイン領域S/D2及びS/D1、ビット線コンタクトCB1、ビアV0、上部電極UE1、ビアV1Y’、第2の素子領域AA2上の上部配線M1の順に流れる。セルBの電流Ibは、第3の素子領域AA3上の上部配線M1、磁気トンネル接合素子MTJb、ビット線コンタクトCB2’、ソース/ドレイン領域S/D2’及びS/D3’、ビット線コンタクトCB3’、ビアV0’、上部電極UE2、ビアV1Y、第1の素子領域AA1上の上部配線M1の順に流れる。[2]断面構造図2a及びbを用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの断面構造について説明する。図3を用いて、実施形態に係る磁気ランダムアクセスメモリの周辺回路部の断面構造について説明する。図2aに示すように、半導体基板11上にゲート電極GC1~GC4が形成され、このゲート電極GC1~GCの両側面上に側壁絶縁膜13が形成されている。隣り合うゲート電極GC1~GC4間には、ビット線コンタクトCB1~CB5が形成されている。このビット線コンタクトCB1~CB5は、素子領域AA1内のソース/ドレイン領域S/D1~S/D5にそれぞれ接続されている。セルAでは、ビット線コンタクトCB2上に磁気トンネル接合素子MTJaが形成され、ビット線コンタクトCB1上にビアV0を介して第1の上部電極UE1が形成されている。セルBでは、ビット線コンタクトCB3の上方に第2の上部電極UE2が形成されている。セルCでは、ビット線コンタクトCB4上に磁気トンネル接合素子MTJcが形成され、ビット線コンタクトCB5上にビアV0を介して第3の上部電極UE3が形成されている。セルAの磁気トンネル接合素子MTJaとセルBの第2の上部電極UE2とは、異なる高さに配置され、ブリッジ型のビアV1Yを介して上部配線M1に接続されている。ビアV1Yの下部は、段差を形成する第1の面S1と第2の面S2と第3の面S3を有している。第1の面S1は、磁気トンネル接合素子MTJaの上面に接し、第2の面S2は、第2の上部電極UE2の上面に接し、第3の面S3は、第2の上部電極UE2の側面に接している。セルCにおいて、磁気トンネル接合素子MTJcは、ビアV1Sを介して上部配線M1に接続されている。図2bに示すように、セルAの第1の上部電極UE1は、第1の素子領域AA1から第2の素子領域AA2までY方向に延在している。第2の素子領域AA2の上方における第1の上部電極UE1上には、ビアV1Y’が配置されている。図3に示すように、周辺回路部では、ソース/ドレイン領域S/Dにビット線コンタクトCBが接続され、このビット線コンタクトCBにビアV0を介して上部電極UEが接続されている。さらに、上部電極UEには、ビアV1Zを介して上部配線M1が接続されている。[3]製造方法図2a及びbを用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。まず、半導体基板11内にSTIShallowTrenchIsolation構造の素子分離領域12が形成され、素子領域AA1及びAA2が分離される。次に、半導体基板11上にゲート電極GC1~GC4が形成され、このゲート電極GC1~GC4の側面に側壁絶縁膜13が形成される。その後、素子領域AA1及びAA2内にソース/ドレイン領域S/D1~S/D5、S/D1’が形成される。次に、ゲート電極GC1~GC4間にギャップフィル膜14が埋め込まれる。その後、ギャップフィル膜14が選択的に除去され、ソース/ドレイン領域S/D1~S/D5、S/D1’を露出する溝が形成される。次に、溝内に導電材が埋め込まれ、ソース/ドレイン領域S/D1~S/D5、S/D1’に接続するビット線コンタクトCB1~CB5、CB1’が形成される。次に、ビット線コンタクトCB2及びCB4上に磁気トンネル接合素子MTJa及びMTJcが形成される。次に、磁気トンネル接合素子MTJa及びMTJcを覆う保護膜15が形成され、この保護膜15上に層間絶縁膜16が形成される。ここで、保護膜15の例としては、SiN、AlOx等が挙げられる。次に、保護膜15及び層間絶縁膜16が平坦化され、磁気トンネル接合素子MTJa及びMTJcが露出される。次に、保護膜15及び層間絶縁膜16が選択的に除去され、ビット線コンタクトCB1及びCB5を露出するビアホールが形成される。そして、ビアホール内に導電材が埋め込まれ、平坦化されることで、ビアV0が形成される。次に、例えばTiN等からなる上部電極UE1~UE3が形成される。次に、上部電極UE1~UE3を覆う層間絶縁膜17が形成される。次に、層間絶縁膜17内にビアホール18、19及び20が選択的に形成され、このビアホール18、19及び20内に導電材が埋め込まれ、平坦化される。これにより、ビアV1Y、V1S及びV1Y’が形成される。ここで、ビアホール18、19及び20の形成におけるマスク作成及び露光は、ビアホール18及び20とビアホール19との2回に分けて行われる。ビアホール18は、セルAの磁気トンネル接合素子MTJa及びセルBの上部電極UE2を同時に露出する。ビアホール19は、セルCの磁気トンネル接合素子MTJcを露出する。ビアホール20は、セルAの上部電極UE1を露出する。次に、ビアV1Y、V1S及びV1Y’上に上部配線M1が形成される。[4]セルレイアウト図4を用いて、実施形態に係る磁気ランダムアクセスメモリのセルレイアウトについて説明する。尚、上述した図1では、発明の理解を容易にするために、簡略化されたセルレイアウトが図示されている。本実施形態では、上部電極UE、この上部電極UEにつながるコンタクトV0、ビット線コンタクトCB、ソース/ドレイン領域S/DおよびビアV1Yは、2つのセルで共有されている。例えば、図4に示すように、セルAとセルA’は、上部電極UE1、コンタクトV0、ビット線コンタクトCB1、ソース/ドレイン領域S/D1およびビアV1Y’を共有している。セルBとセルB’は、上部電極UE2、コンタクトV0’、ビット線コンタクトCB3’、ソース/ドレイン領域S/D3’およびビアV1Yを共有している。セルCとセルC’は、上部電極UE3、コンタクトV0、ビット線コンタクトCB5、ソース/ドレイン領域S/D5およびビアV1Yを共有している。[5]効果例えば、磁気トンネル接合素子MTJaと上部配線M1との接続、上部電極UE2と上部配線M1との接続を、別々のビアVa及びVbで行う場合、セル面積を縮小するためにビアVa及びVb間の距離をFにすると、ビアVa及びVbの同時露光が困難で、マスク及び露光をビアVa及びVb用の2回に分ける必要がある。しかし、本実施形態は、磁気トンネル接合素子MTJaと上部配線M1との接続、上部電極UE2と上部配線M1との接続を、ブリッジ型のビアV1Yで同時に行う。このため、間隔Fでビア又はコンタクトを配置した場合であっても、ブリッジ型のビアV1Yを用いることで、上記2つの接続を行うビア形成のための露光は、1回になる。また、ビアV1Sと周辺回路部のビアV1Zは、間隔がF以上離れているため、同時に露光が可能である。このため、本実施形態のビア形成は、ビアV1S及びV1Zのための露光とブリッジ型のビアV1Yのための露光の合計2回で済む。従って、露光回数を減少することができ、コストを低減できる。以上のように、本実施形態によれば、間隔Fでビア又はコンタクトを配置し、高さの異なるレイヤ磁気トンネル接合素子MTJaと上部電極UE2を同時に接続するブリッジ型のビアV1Yを形成する。これにより、セル面積を縮小させつつ、コストの増大を抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。