基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第1導電パッドと、電子回路を接続するために前記基板の下に配置された第2導電パッドとを有する半導体装置であって、前記基板と前記第1導電パッドとの間に配置された絶縁層と、前記基板と前記絶縁層との間に配置された第3導電パッドと、前記絶縁層を貫通する第1コンタクトホールを通り、前記第1導電パッドと前記第3導電パッドとを接続する第1導電部材と、前記基板を貫通する第2コンタクトホールを通り、前記第2導電パッドと前記第3導電パッドとを接続する第2導電部材とを備えることを特徴とする半導体装置。前記絶縁層の誘電率は前記基板の誘電率よりも低いことを特徴とする請求項1に記載の半導体装置。前記画素アレイは、行方向又は列方向に並んだ複数の画素にそれぞれ含まれる回路素子に接続された導電線をさらに備え、前記第1導電パッドは、前記行方向又は列方向に並んだ複数の画素の間において前記導電線に接続されることを特徴とする請求項1又は2に記載の半導体装置。前記第1導電パッドは、前記行方向又は列方向に並んだ複数の画素の中央部分において前記導電線に接続されることを特徴とする請求項3に記載の半導体装置。前記半導体装置は1本の前記導電線に対して複数の導電接続部を備え、前記複数の導電接続部はそれぞれ、前記第1導電パッド、前記第2導電パッド、前記第3導電パッド、前記第1導電部材及び前記第2導電部材を含み、前記複数の導電接続部のそれぞれの前記第1導電パッドは、前記行方向又は列方向に並んだ複数の画素の相異なる位置において前記1本の導電線に接続されることを特徴とする請求項3に記載の半導体装置。前記画素アレイは相異なる種類の信号を伝達するための複数の種類の導電線を備え、前記半導体装置は、前記複数の種類の導電線ごとに導電接続部を備え、前記導電接続部は、前記第1導電パッド、前記第2導電パッド、前記第3導電パッド、前記第1導電部材及び前記第2導電部材を含むことを特徴とする請求項1乃至5の何れか1項に記載の半導体装置。前記画素アレイは、前記回路素子として電磁波を電気信号に変換する変換素子と、前記変換素子からの信号を転送するための転送用トランジスタとを有し、前記転送用トランジスタによって転送された前記変換素子からの信号を処理する電子回路をさらに備えることを特徴とする請求項1乃至6の何れか1項に記載の半導体装置。基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第1導電パッドと、電子回路を接続するために前記基板の下に配置された第2導電パッドとを有する半導体装置の製造方法であって、前記基板の上に第3導電パッドを形成する工程と、前記第3導電パッドの上に絶縁層を形成する工程と、前記絶縁層を貫通し、前記第3導電パッドの面のうち前記絶縁層側の面を露出させる第1コンタクトホールを形成する工程と、前記第1コンタクトホールを通り、前記第3導電パッドに接続された第1導電部材を形成する工程と、前記第1導電部材に接続された前記第1導電パッドを前記絶縁層の上に形成する工程と、前記画素アレイを前記絶縁層の上に形成する工程と、前記基板を貫通し、前記第3導電パッドの面のうち前記基板側の面を露出させる第2コンタクトホールを形成する工程と、前記第2コンタクトホールを通り、前記第3導電パッドに接続された第2導電部材を形成する工程と、前記第2導電部材に接続された第2導電パッドを前記基板の下に形成する工程とを有することを特徴とする半導体装置の製造方法。特許文献1に記載される放射線検出装置を含む検出装置のような半導体装置では、半導体装置を小型化するために外部回路を基板の裏側の面に対向する位置に配置することが望ましい。しかしながら、外部回路を基板の裏側の面に対向する位置に配置する場合に、画素アレイに含まれる回路素子及び導電線と、外部回路との間に生じる寄生容量が大きくなる。基板を厚くすることによりこの寄生容量を低減することも考えうるが、基板を厚くすると基板を貫通するコンタクトホールの径も大きくなり、基板の裏側に配置する導電パッドの面積も大きくなってしまう。そのため、導電パッドと画素アレイに含まれる回路素子及び導電線との間に生じる寄生容量が大きくなる。そこで、本発明の1つの側面は、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術を提供することを目的とする。上記課題に鑑みて、本発明の1つの側面に係る半導体装置は、基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第1導電パッドと、電子回路を接続するために前記基板の下に配置された第2導電パッドとを有する半導体装置であって、前記基板と前記第1導電パッドとの間に配置された絶縁層と、前記基板と前記絶縁層との間に配置された第3導電パッドと、前記絶縁層を貫通する第1コンタクトホールを通り、前記第1導電パッドと前記第3導電パッドとを接続する第1導電部材と、前記基板を貫通する第2コンタクトホールを通り、前記第2導電パッドと前記第3導電パッドとを接続する第2導電部材とを備えることを特徴とする。上記手段により、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術が提供される。以下、本発明の様々な実施形態について添付の図面を参照して具体的に説明する。本発明は基板の第1面の上に回路素子および導電線を有し、基板の第1面とは反対側の第2面に対向する位置に電子回路を配置可能な任意の半導体装置に適用可能である。以下では回路素子および導電線を有する面を基板の表面とよび、その反対側の面を基板の裏面とよぶ。また、基板の裏面から表面へ向かう方向を上向きと規定し、基板の表面から裏面へ向かう方向を下向きと規定する。このような半導体装置の例として入射された放射線を検出する検出装置や画像を表示する表示装置が挙げられるが、以下では検出装置について説明する。検出装置は、回路素子として、可視光、赤外光等の光、X線、α線、β線、γ線等の放射線を含む電磁波を電気信号に変換する変換素子と、スイッチ素子として機能する薄膜トランジスタとを有しうる。また、回路素子は抵抗などを含んでもよい。図1を用いて本発明の第1実施形態に係る検出装置100の全体構成の一例を説明する。図1aは検出装置100の正面概略図を示し、図1bは検出装置100の平面概略図を示す。図1bでは半導体素子を等価回路として示し、見易さのために図1aに示される構成要素の一部を省略する。図1aに示されるように、検出装置100において、基板110の上に絶縁層120が配置され、さらにその上に画素アレイ130が配置されうる。基板110は例えばガラスや耐熱性プラスチックなどの絶縁性を有する材料で形成されうる。絶縁層120は有機材料や無機材料で形成されうる。画素アレイ130の上にはシンチレータ140が配置され、さらにその上にカバー150が配置されうる。基板110は支持台192を介して基台191に固定される。基台191の上には電子回路として、ゲート駆動回路161、信号処理回路162、およびバイアス回路163が配置される。これらの電子回路のうち少なくとも1つは基板110の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置100の上からみて画素アレイ130に重なる位置に配置されてもよい。基板110の下には基板110および絶縁層120を貫通する導電部材を介して画素アレイ130に電気的に接続された導電パッド181が配置される。ゲート駆動回路161はフレキシブルケーブル171を介して導電パッド181に接続される。その結果、ゲート駆動回路161は画素アレイ130に電気的に接続される。信号処理回路162はフレキシブルケーブル172を介して画素アレイ130に電気的に接続される。バイアス回路163はフレキシブルケーブル173を介して画素アレイ130に電気的に接続される。検出装置100はカバー150の一部を露出するように外装箱193で包まれる。この露出した部分から放射線が入射され、この放射線がシンチレータ140で可視光に変換され、この可視光が画素アレイ130で検出される。図1aでは検出装置100の内部を視認できるように外装箱193の視点側の面を除去して描いている。続いて、図1bを用いて画素アレイ130の構成の一例を説明する。図1bでは見易さのためにゲート駆動回路161、信号処理回路162、およびバイアス回路163を基板110の外周の外側に示すが、前述のようにこれらの電子回路は基板110の裏面に対向する位置に配置されうる。画素アレイ130は2次元配列に配置された複数の画素と、これらの画素に接続された導電線とを含みうる。図1bでは見易さのために5行5列の画素が示されるが、画素の個数はこれに限定されない。画素ピッチは例えば0.1mm~0.2mmに設計しうる。それぞれの画素は回路素子として、光電変換素子131と薄膜トランジスタ132とを有しうる。薄膜トランジスタ132の主電極の一方、例えば第1主電極が光電変換素子131の電極に接続される。薄膜トランジスタ132は光電変換素子131からの信号を転送するための転送用トランジスタとして機能する。画素アレイ130はさらに、行方向に延びた複数のゲート線133と、列方向に延びた複数のバイアス線134と、列方向に延びた複数の信号線135とを備えうる。ゲート線133は行方向に並んだ複数の画素のそれぞれの薄膜トランジスタ132のゲートに接続される。バイアス線134は列方向に並んだ複数の画素のそれぞれの光電変換素子131の電極に接続される。信号線135は列方向に並んだ複数の画素のそれぞれの薄膜トランジスタ132の主電極の他方、例えば第2主電極に接続される。このように、画素アレイ130は回路素子として光電変換素子131と薄膜トランジスタ132とを有し、導電線としてゲート線133と、バイアス線134と、信号線135とを有しうる。ゲート線133は基板110の表面と裏面とを電気的に接続するための導電接続部180を介して、基板110の裏側に位置するフレキシブルケーブル171に接続されうる。後述するように、導電接続部180は、基板110の上に配置された導電パッド182第1導電パッドおよび基板の下に配置された導電パッド181第2導電パッドを備えうる。ここで、導電パッド182は、画素アレイの回路素子に電気的に接続されており、導電パッド181は、電子回路を接続するためのものである。また、検出装置100は基板110と導電パッド182及び画素アレイ130との間に配置された絶縁層120を有し、導電接続部180は絶縁層120と基板110との間に配置された導電パッド183第3導電パッドを備えうる。導電接続部180は、絶縁層120を貫通して導電パッド182と導電パッド183とを接続する導電部材187第1導電部材と、基板110を貫通して導電パッド181と導電パッド183とを接続する導電部材185第2導電部材をさらに備えうる。検出装置100において、基板110の下に電子回路、例えばゲート駆動回路161が配置されうる。そのため、ゲート駆動回路161と画素アレイ130内の半導体素子および導電線との間に寄生容量が生じうる。生じる寄生容量が大きいと、検出装置100によって得られる画像にアーチファクトが生じうる。そこで、本実施形態ではこれらの寄生容量を低減するために、画素アレイ130とゲート駆動回路161との間に、基板110のほかに絶縁層120を配置する。絶縁層120を配置することによって、画素アレイ130とゲート駆動回路161との間の距離が大きくなり、画素アレイ130内の半導体素子及び導電線とゲート駆動回路161との間に生じる寄生容量を低減しうる。寄生容量を更に低減するために、絶縁層120の誘電率は、基板110の誘電率よりも低くてもよい。例えば、基板110の誘電率が4~4.5である場合に、絶縁層120を誘電率が3~4の有機材料で形成してもよい。このように寄生容量を低減することによってゲート駆動回路161のレイアウトの自由度が増し、ゲート駆動回路161を基板110の裏側に配置することで、基板110の外周の外側に配置する場合に比べて検出装置100の大きさを低減することができる。本例では、先の規定にあわせて、基板110に対して画素アレイ130が配置される側を上とし、基板110に対して画素アレイ130が配置される側の反対側を下とする。また、画素アレイ130と基板110との間に絶縁層120を配置することによって、基板110の下に配置された導電パッド181と、画素アレイ130内の半導体素子および導電線との間の寄生容量も低減されうる。そのため、導電パッド181を基板110の裏面の任意の位置に配置することができる。その結果、導電接続部180を介して、ゲート線133の任意の位置にゲート駆動回路161からの信号電圧を印加することができる。一般に、導電線を伝わる信号電圧の波形は導電線の抵抗と導電線に生じる寄生容量との積、すなわち時定数が大きいほど変化の度合いも大きくなる。また、信号電圧を印加する時間パルス幅が短いほど波形の変形の度合いも大きくなる。従って、導電線への信号電圧の印加位置から画素までの導電線の長さが短いほど波形の変形の度合いも小さくなり、より高速に画素を駆動できる。検出装置100では、図1に示されるように、行方向に並んだ複数の画素の間においてゲート線133に導電パッド181を接続することによって、印加位置から最も遠い画素までのゲート線133の長さを短くできる。特に、行方向に並んだ複数の画素の中央部分において、ゲート駆動回路161からの信号電圧をゲート線133に印加してもよい。ここで、中央部分とは、厳密に中心である必要はなく、例えば中心から10以内の範囲を表しうる。この構成では、行方向に並んだ複数の画素の外側から信号電圧を印加する場合に比べて、印加位置から最も遠くに位置する画素までの導電線の長さを短くできる。その結果、画素を高速で駆動することができる。続いて、図2、図3を用いて、図1bに示される導電接続部180を含む画素200と導電接続部180を含まない画素300とを詳細に説明する。図2aは画素200の平面図を示し、図2bは図2aのA-A線断面図を示す。図3aは画素300の平面図を示し、図3bは図3aのB-B線断面図を示す。図2、図3において外周の点線は隣接する画素との境界を示す。図2、図3では見易さのために検出装置100のうち、基板110、絶縁層120、および画素アレイ130に関する部分のみに注目している。前述のように、基板110の上に絶縁層120が配置される。絶縁層120の上に、ゲート電極201、ゲート線133、および導電パッド182とを含む導電パターンが配置される。ゲート電極201および導電パッド182はそれぞれゲート線133に接続される。ゲート電極201、ゲート線133、および導電パッド182の上に絶縁層202が配置される。絶縁層202は薄膜トランジスタ132のゲート絶縁膜として機能しうる。ゲート電極201の上に絶縁層202を介して半導体層203が配置される。半導体層203の上には、一方の側に不純物層204を介して薄膜トランジスタ132の第1主電極205が配置され、他方の側に不純物層206を介して第2主電極207が配置される。ゲート電極201、絶縁層202、半導体層203、不純物層204、206、第1主電極205、および第2主電極207によって薄膜トランジスタ132が形成されうる。第2主電極207は絶縁層202の上に配置された信号線135に接続される。薄膜トランジスタ132及び絶縁層202の上に絶縁層208が配置され、さらにその上に平坦化層209が配置される。平坦化層209の上に電極210が配置される。電極210の一部は絶縁層208及び平坦化層209を貫通するコンタクトホール211を通じて第1主電極205に接続される。電極210は絶縁層212で覆われる。絶縁層212は隣接する画素の電極210同士を絶縁する。絶縁層212の上に半導体層213、不純物層214、および電極215が順に配置される。電極210、絶縁層212、半導体層213、不純物層214、および電極215によって光電変換素子131が形成されうる。不純物層214と電極215との間にバイアス線134が配置され、電極215とバイアス線134とが接続される。光電変換素子131を覆うように絶縁層216が配置される。絶縁層216は隣接する画素の光電変換素子131同士を絶縁する。検出装置100はさらに、基板110の上に導電パッド183を有し、導電パッド183の上に絶縁層120が配置される。基板110には基板110を貫通するコンタクトホール184が形成され、コンタクトホール184を通る導電部材185によって導電パッド181と導電パッド183とが接続される。また、絶縁層120には絶縁層120を貫通するコンタクトホール186が形成され、コンタクトホール186を通る導電部材187によって導電パッド182と導電パッド183とが接続される。導電パッド181、182、183および導電部材185、187により導電接続部180が構成されうる。導電パッド181は図1aに示されるようにフレキシブルケーブル171を介してゲート駆動回路161に接続され、導電パッド182は図2aに示されるようにゲート線133に接続される。従って、導電接続部180を介してゲート駆動回路161と画素アレイ130内の薄膜トランジスタ132とが電気的に接続される。基板110の厚さは例えば0.1mm~0.3mm程度であり、絶縁層120の厚さは例えば10μm以下としうる。導電パッド181の大きさはフレキシブルケーブル171を接続可能な形状および大きさであればよく、例えば1mm×0.1mm程度の矩形でありうる。導電パッド182はコンタクトホール184、186を形成する際にアラインメントが可能な形状および大きさであればよく、例えば0.1mm×0.2mm程度の矩形や直径0.1mm程度の円形でありうる。このような大きさの場合に導電パッド182は1つの画素内に配置することができる。また、導電パッド182は例えば1辺がそれぞれ0.2mm~1mm程度の矩形や直径0.5mm程度の円形であってもよく、この場合に導電パッド182は複数の画素にまたがって配置される。コンタクトホール184、186は例えば直径0.05mm程度の円形でありうる。コンタクトホール184、186の幅はそれぞれ基板110に平行な面に沿った方向における導電パッド183の幅よりも小さければよく、例えば導電パッド183の幅よりも0.05mm程度小さければよい。導電パッド183は例えば0.1mm×0.1mm程度の矩形部分と、この矩形部分をゲート線133に接続する接続部分とを含みうる。導電パッド181の大きさを1mm×0.1mm程度の矩形とし、画素ピッチを0.1mm~0.2mmとした場合に、導電パッド181は図4に示されるように複数の画素にまたがって配置されうる。図4は検出装置100のうち基板110、絶縁層120、および画素アレイ130に注目した背面図であり、導電パッド181が配置された画素を示す。前述のように、画素200には導電パッド183が配置され、コンタクトホール184を通る導電部材185を介して導電パッド183と導電パッド181とが接続される。導電パッド181は画素200から行方向の両側の画素に向かって延びる。導電パッド181は画素200から右側または左側の一方にのみ延びてもよい。また、行方向に延びた導電パッド181は1行の画素に収まるように配置されているが、複数行の画素にまたがって配置されてもよい。画素200とは異なり、図3に示される画素300は導電パッド182、183、コンタクトホール184、186、および導電部材185、187を含まない。また、図4に示されるように画素300は画素200に隣接するため、画素300において導電パッド181が基板110の下側に配置されている。続いて、図5を用いて検出装置100の製造方法の一例について説明する。図5では、導電接続部180を有する画素200に注目して製造方法を説明する。まず、図5aに示されるように、基板110の上に導電パッド183を形成する。導電パッド183は例えばアルミニウム等の金属を用いて形成しうる。そして、導電パッド183の上に10μm以下の絶縁層120を形成する。そして、絶縁層120を貫通し、導電パッド183の上側絶縁層側の面を露出させるコンタクトホール186第1コンタクトホールを形成する。続いて、図5bに示されるようにコンタクトホール186にタングステンなどの金属の導電部材187を埋め込む。そして、導電部材187を覆う導電パッド182と、ゲート電極201と、ゲート線133とを含む導電パターンを絶縁層120の上に形成する。続いて画素アレイ130の残りの要素を形成していくが、これは既存の方法に従って形成すればよいため説明を省略する。続いて、図5cに示されるように基板110を貫通し、導電パッド183の下側基板側の面を露出させるコンタクトホール184第2コンタクトホールを形成する。例えば基板110がガラスで形成され、フッ酸を用いたエッチングによりコンタクトホール184を形成する場合に、導電パッド183は対フッ酸性を有する金属を材料として用いうる。続いて、コンタクトホール184にタングステンなどの金属の導電部材185を埋め込み、導電部材185を覆うように導電パッド181を基板110の裏側に形成することで、図2に示される画素200が形成される。その後、図1に示されるシンチレータ140などのその他の構成要素を形成して検出装置100が製造されるが既存の方法に従って形成すればよいため説明を省略する。検出装置100の製造方法において、基板110を貫通するコンタクトホール184を形成する前に、基板110を下側から全体的にエッチングして基板110の厚さを低減してもよい。例えば、準備した基板110の厚さが0.5mm~1mmの厚さである場合に、厚さが0.1mm~0.3mm程度になるまで基板110をエッチングしてもよい。一般に、基板110の厚さが厚いほど、アスペクト比の制限により基板110を貫通するコンタクトホールの径も大きくなり、それに応じて導電パッド181の大きさも大きくなる。導電パッド181の大きさが大きくなると、導電パッド181と画素アレイ130との間の寄生容量も大きくなる。そこで、基板110の厚さを低減することによって、コンタクトホール184の径を小さくする。図5を用いて説明した製造方法によれば、基板110と絶縁層120との間に導電パッド183を配置することによって、基板110を貫通するコンタクトホール184と絶縁層120を貫通するコンタクトホール186とを別々に形成することができる。それにより、画素アレイ130と導電パッド181とを電気的に接続するための導電部材185、187を通すコンタクトホール184、186の径を小さくすることができ、導電パッド181の大きさを小さくできる。続いて、図6を用いて、検出装置100の変形例である検出装置600について説明する。図1と同様に、図6aは検出装置600の平面概略図を示し、図6bは検出装置100の上面概略図を示す。図1についての説明は図6にも同様に当てはまる。検出装置600のうち検出装置100と同様の構成要素は同一の参照符号を付して説明を省略する。検出装置600では、1本のゲート線133の複数の位置においてゲート駆動回路161からの信号電圧が印加される。図6に示される例では、1本のゲート線133に対して3つの導電接続部180a~cを有し、行方向に並んだ複数の画素の相異なる位置においてゲート線133に接続される。例えば、導電接続部180aは行方向に並んだ複数の画素の中央部分においてゲート線133に接続され、導電接続部180b、cは行方向に並んだ複数の画素の端部においてゲート線133に接続される。導電接続部180a~cの構成はそれぞれ導電接続部180と同じである。また、導電接続部180a~cの一部を構成する導電パッド181a~cがそれぞれ基板110の裏側に配置される。導電パッド181aは行方向に並んだ画素の中央部分に配置され、導電パッド181b、cは行方向に並んだ画素の端部に配置される。ゲート駆動回路161と導電パッド181a~cとの接続は、図6に示されるような先が分岐したフレキシブルケーブル601を用いてもよい。また、導電パッド181a~c同士を接続する導電線を基板110の裏側に形成し、この導電線とゲート駆動回路161とをフレキシブルケーブルで接続してもよい。検出装置600では、複数の位置でゲート線133に電圧を印加するため、検出装置100よりも信号電圧の波形の変形の度合いを低減することができる。また、ゲート線133の一部に断線が生じた場合でもゲート線133に接続されるすべての画素の信号電圧を供給できる。続いて、図7、図8を用いて本発明の第2実施形態に係る検出装置700について説明する。図7は図1bに対応し、検出装置700の平面概略図を示す。検出装置700の全体構成は検出装置100の全体構成と同様のため、説明を省略する。図7においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第1実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。検出装置700の画素アレイは、回路素子として光電変換素子131と薄膜トランジスタ132、701とを有し、導電線としてバイアス線134と、信号線135と、ゲート線133、703と、リセット線702とを有しうる。また、検出装置700は電子回路として信号処理回路162、リセット回路704、およびゲート駆動回路161、705を有しうる。リセット回路704およびゲート駆動回路705は基板110の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置700の上からみて画素アレイに重なる位置に配置されてもよい。リセット線702は列方向に延び、列方向に並んだ画素のそれぞれの薄膜トランジスタ701の第1主電極に接続される。薄膜トランジスタ701の第2主電極は光電変換素子131に接続される。ゲート線703は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ701のゲート電極に接続される。薄膜トランジスタ701は光電変換素子131をリセットするためのリセット用トランジスタとして機能する。ゲート線703は、導電接続部180dとフレキシブルケーブル706を介して基板110の裏側からゲート駆動回路705に接続される。導電接続部180dの構成は上述の導電接続部180の構成と同様のため、説明を省略する。リセット線702はリセット回路704に電気的に接続される。図8は図7に示される導電接続部180dを含む画素800の平面図を示す。導電接続部180を含む画素は図2で説明したものと同様であるため、説明を省略する。画素800の断面図は図2bに示された画素200と同様のため省略する。図8に示されるように、導電接続部180dの導電パッド182dはゲート線703に接続される。図7に示されるように導電接続部180と導電接続部180dとは別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部180と導電接続部180dとを同一の画素に配置してもよい。以上のように、検出装置700においても、画素アレイに含まれる半導体素子及び導電線と、基板110の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置100について上述した各種の変形例は検出装置700についても同様に適用可能である。特に図6に示される変形例のように、1本のゲート線703に対して複数の導電接続部180dを配置してもよい。続いて、図9、図10を用いて本発明の第3実施形態に係る検出装置900について説明する。図9は図1bに対応し、検出装置900の平面概略図を示す。検出装置900の全体構成は検出装置100の全体構成と同様のため、説明を省略する。図9においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第1実施形態および第2実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。検出装置900の画素アレイは、回路素子として光電変換素子131と薄膜トランジスタ701、901、902とを有し、導電線としてバイアス線134と、信号線135と、ゲート線703、903と、リセット線702と、電源線904とを有しうる。また、検出装置900は電子回路として信号処理回路162、リセット回路704、およびゲート駆動回路705、905を有しうる。ゲート駆動回路905は基板110の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置900の上からみて画素アレイに重なる位置に配置されてもよい。検出装置900はさらに電源906を有しうる。ゲート線903は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ901のゲート電極に接続される。電源線904は列方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ901の第1主電極に接続される。薄膜トランジスタ901の第2主電極は薄膜トランジスタ902の第1主電極に接続される。薄膜トランジスタ902の第2主電極は信号線135に接続される。薄膜トランジスタ902のゲート電極は光電変換素子131に接続される。薄膜トランジスタ901は転送用トランジスタとして機能し、薄膜トランジスタ902は光電変換素子131からの信号の読み出しに用いられるソースフォロアトランジスタとして機能する。ゲート線903は、導電接続部180eとフレキシブルケーブル907を介して基板110の裏側からゲート駆動回路905に接続される。導電接続部180eの構成は上述の導電接続部180の構成と同様のため、説明を省略する。信号線135は、導電接続部180fとフレキシブルケーブル908を介して基板110の裏側から信号処理回路162に接続される。導電接続部180fの構成は上述の導電接続部180の構成と同様のため、説明を省略する。電源線904は電源906に電気的に接続される。このように、検出装置900は相異なる種類の信号を伝達するための複数の種類の導電線であるゲート線703、903、信号線135ごとに導電接続部180d、180e、180fを備える。図10は図9に示される導電接続部180fを含む画素1000の平面図を示す。導電接続部180eを含む画素は図2で説明したものと同様であるため、説明を省略する。画素1000の断面図は図2bに示された画素200と同様のため省略する。図10に示されるように、導電接続部180fの導電パッド182fは信号線135に接続される。図9に示されるように導電接続部180d、180e、180fはそれぞれ別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部180d、180e、180fを同一の画素に配置してもよい。以上のように、検出装置900においても、画素アレイに含まれる半導体素子及び導電線と、基板110の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置100について上述した各種の変形例は検出装置900についても同様に適用可能である。特に図6に示される変形例のように、1本の導電線に対して複数の導電接続部を配置してもよい。上述の様々な実施形態では主にゲート線に対して導電接続部を設ける場合を扱ったが、本発明は画素アレイに含まれる何れの導電線に対しても適用可能である。例えば、第3実施形態の電源線904に対して導電接続部を設けて、電源線904の中央部分から電圧を印加してもよい。これにより、電源線904において生じるクロストークを低減できる。