"電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングを有するメモリセルアレイと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、それぞれ第1方向に延びて前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、前記メモリセルアレイに対して印加する電圧を制御する制御回路とを備え、複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、前記制御回路は、選択した前記ビット線に第1電圧を印加して当該前記ビット線に接続された前記メモリストリングに対し消去動作を実行する一方、非選択とした前記ビット線に第2電圧を印加して当該ビット線に接続された前記メモリストリングに対し前記消去動作を禁止することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記消去動作時、選択した前記ビット線と前記ドレイン側選択トランジスタのゲートとの間の電位差によりGIDL電流を生じさせ、前記GIDL電流により前記メモリトランジスタのボディの電圧を上げることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記消去動作時、前記ソース線と前記ソース側選択トランジスタのゲートとの間の電位差によりGIDL電流を生じさせ、前記GIDL電流により前記メモリトランジスタのボディの電圧を上げることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。複数の前記ビット線は、前記第2方向に並び、前記制御回路は、前記第2方向の偶数番目に位置するビット線に前記第1電圧及び前記第2電圧の一方の電圧を印加し、前記第1方向の奇数番目に位置するビット線に前記第1電圧及び前記第2電圧の他方の電圧を印加することを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。複数の前記ビット線は、前記第2方向に並び、前記制御回路は、前記第2方向に隣接して並ぶ所定本の前記ビット線毎に前記第1電圧、又は前記第2電圧を印加することを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。本明細書の実施の形態は、複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。メモリセルアレイは、複数のメモリストリングを有する。複数のメモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ドレイン側選択トランジスタは、メモリストリングの第1の端部に一端が接続される。ソース側選択トランジスタは、メモリストリングの第2の端部に一端が接続される。複数のワード線は、複数のメモリストリングに共通に接続されるように配置される。複数のビット線は、それぞれ第1方向に延びてドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第1方向とは直交する第2方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。ソース側選択ゲート線は、第2方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。制御回路は、メモリセルアレイに対して印加する電圧を制御する。複数のメモリストリングの各々は、柱状半導体層、電荷蓄積層、及びワード線導電層を有する。柱状半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。ワード線導電層は、電荷蓄積層を介して柱状部の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。制御回路は、選択したビット線に第1電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第2電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。なお、周辺回路CCの具体的構成については、図7にて後述する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを含んでいる。なお、以下において、全てのメモリブロックML1mを総称する場合には、メモリブロックMBと記載する場合もある。ビット線BLは、ロウ方向に所定ピッチをもって、複数のメモリブロックMBを跨ぐようにカラム方向に延びるように形成される。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。以下では、各メモリユニットMU1,1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリユニットMUの一端は、ビット線BLに接続され、メモリユニットMUの他端は、ソース線SLに接続される。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~MTr8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。また、メモリトランジスタMTr1は、データの保持に用いられないダミートランジスタDTrとして利用することができる。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~MTr8のゲートには、各々、ワード線WL1~WL8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~WL3、及びメモリトランジスタMTr1~MTr3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~WL8、及びメモリトランジスタMTr6~MTr8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図3に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。ダミー半導体層44Dは、メモリトランジスタMTr1~MTr8のボディとして機能しない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側からメモリ柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状半導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。ダミー半導体層44Dの下方には、バックゲート導電層31が設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられる。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成される。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられる。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成される。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミー半導体層54Dは、ダミー導電層51cを貫通するように形成される。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。次に、図4を参照して、ワード線導電層41aの形状について詳しく説明する。なお、ワード線導電層41b~41dは、ワード線導電層41aと同様の形状であるため、それらの説明は省略する。ワード線導電層41aは、図4に示すように、1つのメモリブロックMBに一対設けられる。一方のワード線導電層41aは、上面からみてT字状凸状に形成される。他方のワード線導電層41aは、T字状のワード線導電層41aに対向するように、コの字状凹状に形成される。次に、図5を参照して、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cの形状について詳しく説明する。ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、図5に示すように、各々、ロウ方向に延びるように形成される。図1に示すように、1つのメモリブロックMB中にn×2個のメモリストリングがマトリクス状に配置される不揮発性半導体記憶装置においては、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、各々、1つのメモリブロックMBに一対2本ずつ設けられる。一対のダミー導電層51cはメモリブロックMBのカラム方向の両端に設けられる。一対のソース側導電層51aは、それぞれダミー導電層51cに隣接して設けられる。一対のドレイン側導電層51bは、一対のソース側導電層51aの間の位置に配置される。次に、図6を参照して、ソース線層61、及びビット線層62の形状について詳しく説明する。ソース線層61は、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース線層61の上層には、カラム方向に延びる共通ソース線層64が設けられる。複数のソース線層61は、プラグ層65を介して、1本の共通ソース線層64に共通接続される。ビット線層62は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成される。[周辺回路CCの構成]次に、図7を参照して、上記第1の実施の形態の周辺回路CCの具体的構成について説明する。周辺回路CCは、図7に示すように、アドレスデコーダ回路11、昇圧回路12a~12d、ワード線駆動回路13a、13b、バックゲート線駆動回路14、選択ゲート線駆動回路15a、15b、ソース線駆動回路16a、ビット線駆動回路16b、センスアンプ回路17、シーケンサ18、及びロウデコーダ回路19a、19bを有する。周辺回路CCは、上記のビット線駆動回路16bによりビット線BL毎に異なる電圧を印加することができる。アドレスデコーダ回路11は、バスを介してロウデコーダ19a、19bに接続される。アドレスデコーダ回路11は、信号BADをロウデコーダ回路19a、19bに出力する。信号BADは、メモリブロックMBブロックアドレスを指定する信号である。昇圧回路12a~12dは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路12aは、ワード線駆動回路13a、13bに接続される。昇圧回路12aは、昇圧した電圧をワード線駆動回路13a、13bに転送する。昇圧回路12bは、ソース線駆動回路16aに接続される。昇圧回路12bは、昇圧した電圧をソース線駆動回路16aに出力する。昇圧回路12cは、ビット線駆動回路16bに接続される。昇圧回路12cは、昇圧した電圧をビット線駆動回路16bに出力する。昇圧回路12dは、ロウデコーダ回路19a、19bに接続される。昇圧回路12dは、昇圧した信号RDECをロウデコーダ回路19a、19bに出力する。ワード線駆動回路13aは、ロウデコーダ19aに接続される。ワード線駆動回路13aは、信号VCG5~VCG8をロウデコーダ19aに出力する。ワード線駆動回路13bは、ロウデコーダ19bに接続される。ワード線駆動回路13bは、信号VCG1~VCG4をロウデコーダ19bに出力する。信号VCG1~VCG8は、選択メモリブロックMB内のワード線WL1~WL8を駆動する際に用いられる。バックゲート線駆動回路14は、ロウデコーダ19bに接続される。バックゲート線駆動回路14は、信号VBGをロウデコーダ19bに出力する。信号VBGは、選択メモリブロックMBのバックゲート線BGを駆動する際に用いられる。選択ゲート線駆動回路15aは、ロウデコーダ19aに接続される。選択ゲート線駆動回路15aは、信号VSGS2、信号VSGD1、及び信号VSGOFFをロウデコーダ19aに出力する。選択ゲート線駆動回路15bは、ロウデコーダ19bに接続される。選択ゲート線駆動回路15bは、信号VSGS1、信号VSGD2、及び信号VSGOFFをロウデコーダ19bに出力する。信号VSGS1、VSGS2は、各々、選択メモリブロックMB内のソース側選択ゲート線SGS1、SGS2を駆動する際に用いられる。信号VSGD1、VSGD2は、各々、選択メモリブロックMB内のドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。信号VSGOFFは、非選択メモリブロックMBのソース側選択ゲート線SGS1、SGS2、及びドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。上記信号VSGS2、信号VSGD1、及び信号VSGOFFは、選択ゲート線駆動回路15aからロウデコーダ回路19aを介して各種配線に入力される。また、信号VSGOFF、VSGD2、VSGS1は、選択ゲート線駆動回路15bからロウデコーダ回路19bを介して各種配線に入力される。ソース線駆動回路16aは、ソース線SLに接続される。ソース線駆動回路16aは、信号VSLをソース線SLに出力する。信号VSLは、ソース線SLを駆動する際に用いられる。ビット線駆動回路16bは、ビット線BLに接続される。ビット線駆動回路16bは、転送トランジスタTrを介して選択的に信号VBLをビット線BLに供給する。信号VBLは、ビット線BLを駆動する際に用いられる。センスアンプ回路17は、ビット線BLに接続される。センスアンプ回路17は、ビット線BLの電圧の変化に基づきメモリトランジスタMTr1~MTr8の保持データを判定する。シーケンサ18は、上記回路11~17に接続される。シーケンサ18は、回路11~17に制御信号を供給し、それら回路を制御する。ロウデコーダ回路19a、19bは、一つのメモリブロックMBに対して、各々一つ設けられる。ロウデコーダ19aは、ワード線WL5~8、ソース側選択ゲート線SGS2、及びドレイン側選択ゲート線SGD1に接続される。ロウデコーダ19bは、ワード線WL1~4、バックゲート線BG、ドレイン側選択ゲート線SGD2、及びソース側選択ゲート線SGS1に接続される。ロウデコーダ回路19aは、信号BAD、信号VCG5~VCG8に基づき、ワード線WL5~8を介してメモリトランジスタMTr5~MTr8のゲートに信号VCG5<i>~VCG8<i>を入力する。また、ロウデコーダ回路19aは、信号BAD、信号VSGS2、及び信号SGOFFに基づき、ソース側選択ゲート線SGS2を介して選択的にメモリブロックMBの2列目に位置するソース側選択トランジスタSSTrのゲートに信号VSGS2<i>を入力する。また、ロウデコーダ回路19aは、信号BAD、信号VSGD1、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD1を介して選択的にメモリブロックMBの1列目に位置するドレイン側選択トランジスタSDTrのゲートに信号VSGD1<i>を入力する。ロウデコーダ回路19aは、電圧変換回路19aa、第1転送トランジスタTra1~Tra6、及び第2転送トランジスタTrb1、Trb2を有する。電圧変換回路19aaは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTra1~Tra6のゲート、及び第2転送トランジスタTrb1、Trb2のゲートに接続される。電圧変換回路19aaは、信号BAD、及び信号RDECに基づき信号VSELa<i>を生成し、第1転送トランジスタTra1~Tra6のゲートに出力する。また、電圧変換回路19aaは、信号BAD、信号RDECに基づき、信号VUSELa<i>を生成し、第2転送トランジスタTrb1、Trb2のゲートに出力する。第1転送トランジスタTra1~Tra4は、各々、ワード線駆動回路13aとワード線WL5~WL8との間に接続される。第1転送トランジスタTra1~Tra4は、各々、信号VCG5~VCG8、VSELa<i>に基づき、ワード線WL5~WL8に信号VCG5<i>~VCG8<i>を出力する。第1転送トランジスタTra5は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。第1転送トランジスタTra6は、選択ゲート線駆動回路15aとソース側選択ゲート線SGS2との間に接続される。第2転送トランジスタTrb1は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。第2転送トランジスタTrb2は、選択ゲート線駆動回路15aとソース側選択ゲート線SGS2との間に接続される。ロウデコーダ回路19bは、信号BAD、及び信号VCG1~VCG4に基づき、ワード線WL1~4を介してメモリトランジスタMTr1~MTr4のゲートに信号VCG1<i>~VCG4<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、及び信号VBGに基づき、バックゲート線BGを介してバックゲートトランジスタBTrのゲートに信号VBG<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、信号VSGS1、及び信号SGOFFに基づき、ソース側選択ゲート線SGS1を介して選択的にメモリブロックMBの1列目に位置するソース側選択トランジスタSSTrのゲートに信号VSGS1<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、信号VSGD2、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD2を介して選択的にメモリブロックMBの2列目に位置するドレイン側選択トランジスタSDTrのゲートに信号VSGD2<i>を入力する。ロウデコーダ回路19bは、電圧変換回路19ba、第1転送トランジスタTrc1~Trc7、及び第2転送トランジスタTrd1、Trd2を有する。電圧変換回路19baは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTrc1~Trc7のゲート、及び第2転送トランジスタTrd1、Trd2のゲートに接続される。電圧変換回路19baは、信号BAD、信号RDECに基づき信号VSELb<i>を生成し、第1転送トランジスタTrc1~Trc7のゲートに出力する。また、電圧変換回路19baは、信号BAD、信号RDECに基づき信号VUSELb<i>を生成し、第2転送トランジスタTrd1、Trd2のゲートに出力する。第1転送トランジスタTrc1~Trc4は、各々、ワード線駆動回路13bとワード線WL1~WL4との間に接続される。第1転送トランジスタTrc1~Trc4は、信号VCG1~VCG4、VSELb<i>に基づき、ワード線WL1~WL4に信号VCG1<i>~VCG4<i>を出力する。第1転送トランジスタTrc5は、バックゲート線駆動回路14とバックゲート線BGとの間に接続される。第1転送トランジスタTrc5は、信号VBG、及び信号VSELb<i>に基づき、バックゲート線BGに信号VBG<i>を出力する。第1転送トランジスタTrc6は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第1転送トランジスタTrc7は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。第2転送トランジスタTrd1は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第2転送トランジスタTrd2は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。以上に示した図7に示す周辺回路CCの構成によって、第1の実施の形態の消去動作は実行可能とされる。[消去動作]次に、図8を参照して、本実施の形態に係る消去動作について説明する。この図8に示す消去動作によれば、1つの選択メモリブロックMBに含まれるメモリトランジスタMTrのうちの一部のデータのみを選択的に消去することができる。具体的には、選択メモリブロックMBにおいて、選択ビット線BLに接続されるメモリユニットMUのみが消去対象とされる。選択メモリブロックMB中のメモリユニットMUで、非選択ビット線BLが接続されるものは、消去動作の対象とされない。図8は、この選択消去動作を行う場合において、ビット線BL1~BL8に印加する電圧を説明する。従来、全てのビット線BLが同じ電圧を印加され、1つのメモリブロックMBに含まれる全てのメモリトランジスタMTrのデータが一括に消去される。したがって、一部のデータを変更してデータの上書きをする場合には、一括消去後に再度のデータを書き戻す必要があり、その動作に時間を要する。そこで、図8に示すように、第1の実施の形態においては、メモリブロックMB内の複数のメモリストリングMSのうち、特定のメモリストリングMSのデータを選択的に消去する動作を実行する。そのため、周辺回路CCは、例えば奇数番目のビット線BL1、BL3、BL5、BL7以下、選択ビット線BLに20Vを印加する一方、偶数番目のビット線BL2、BL4、BL6、BL8以下、非選択ビット線BLに8Vを印加する。これにより、メモリストリングMSメモリトランジスタMTr1~MTr8のボディの電圧は、そのメモリストリングMSが選択ビット線BLに接続されているか、それとも非選択ビット線BLに接続されているかにより、異なる電圧に設定される。したがって、周辺回路CCは、以下の図9、及び図10に示すように各種配線の電圧を制御することによって、選択ビット線BLに接続されたメモリユニットMUに対してのみ選択的に消去動作を実行することができる。一方、周辺回路CCは、選択メモリブロックMBにおいて、非選択ビット線BLに接続されたメモリユニットMUに対して消去動作を禁止することができる。上記のように第1の実施の形態においては、ロウデコーダ等の周辺回路の回路面積の縮小を図るため、マトリクス状に配置された複数のメモリストリングMSが1本のワード線WLに共通接続される構造が採用される。例えば、比較例として、ワード線WLを共有する複数のメモリストリングMSメモリブロックをデータを消去する際の最小単位としたものを考える。この比較例においては、ワード線WLの積層数が増加すれば、1メモリブロックの大きさが大きくなるため、データ消去の最小単位も大きくなる。また、比較例においては、データ消去の最小単位を小さくすれば、実質的にデータの記憶容量が小さくなる。これに対して、第1の実施の形態は、1メモリブロック中の一部のメモリセルのみを選択的に消去するように構成される。これにより、第1の実施の形態において、ワード線WLの積層数が増加しても、データの消去単位は大きくならない。また、第1の実施の形態では、消去動作に対応してデータの記憶容量は小さくならない。次に、図9、及び図10を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックMB1内の各種配線に印加される電圧を説明する。図9、及び図10において、メモリトランジスタMTr1は、データの保持に用いられないダミートランジスタDTrとして利用される。図9は、選択メモリブロックMB1において、消去動作時に選択ビット線BL1に接続されたメモリユニットMU1、1、MU2、1に印加される電圧を示す。図10は、選択メモリブロックMB1において、消去動作時に非選択ビット線BL2に接続されたメモリユニットMU1、2、MU2、2に印加される電圧を示す。先ず、図9を参照して、選択ビット線BL1に接続された選択メモリブロックMB1内のメモリユニットMU1、1、MU2、1について説明する。図9に示すように、選択ビット線BL1には20Vが印加される一方、ソース線SLは8Vを印加される。図9に示すように、ソース側選択ゲート線SGS1、SGS2は8Vを印加される。一方、ドレイン側選択ゲート線SGD1、SGD2は12Vを印加される。これにより、メモリユニットMU1、1、MU2、1において、ドレイン側選択トランジスタSDTrのゲート近傍でGIDL電流が発生する。したがって、GIDL電流により生じた電荷は選択ビット線BL1に流れる一方、ホールはメモリストリングMSメモリトランジスタMTr2~MTr8のボディに流れこむ。一方、メモリユニットMU1、1、MU2、1においては、ソース側選択トランジスタSSTrのゲート近傍では、GIDL電流の発生は禁止される。また、メモリユニットMU1、1、MU2、1において、ソース線SLには8Vの電圧が印加され、ソース側選択ゲート線SGS1、SGS2にも同じ8Vが印加される。これにより、ソース側選択トランジスタSTrは、ソース線SLからメモリストリングMSへの電荷の移動を禁止する。また、図9に示すように、ワード線WL1は20Vを印加される。一方、ワード線WL2~WL8及びバックゲート線BGは接地電圧GNDを印加される。ワード線WL1に20Vが印加されることにより、メモリユニットMU1、1、MU2、1において、ドレイン側選択トランジスタSDTrで発生したホールは、メモリトランジスタMTr2~8は通過するが、ダミートランジスタDTrメモリトランジスタMTr1を通過しない。したがって、メモリトランジスタMTr2~MTr8のボディの電圧は20V近くまで上昇させることができる。以上のように制御されたメモリトランジスタMTr2~MTr8のボディとゲートとの間の電位差により、選択ビット線BL1に接続されたメモリユニットMU1、1、MU2、1においては、メモリトランジスタMTr2~MTr8に対して消去動作が実行される。次に、図10を参照して、非選択ビット線BL2に接続された選択メモリブロックMB1内のメモリユニットMU1、2、MU2、2について説明する。図10に示すように、非選択ビット線BL2には8Vが印加され、その他の配線は、図9と同様の電圧が印加されることになる。これにより、図10に示すように、メモリユニットMU1、2、MU2、2において、ソース側選択トランジスタSSTrのゲート近傍、及びドレイン側選択トランジスタSDTrのゲート近傍では、GIDL電流の発生は禁止される。これにより、メモリユニットMU1、2、MU2、2において、メモリトランジスタMTr2~MTr8のボディの電圧は上がらない。以上の結果、非選択ビット線BL2に接続されたメモリユニットMU1、2、MU2、2においては、メモリトランジスタMTr2~MTr8に対して消去動作は禁止される。なお、非選択メモリブロックMB2においては、図9、及び図10に示すように、ワード線WL1~WL8は、フローティング状態とされる。これにより、非選択メモリブロックMB2においては、メモリトランジスタMTr2~MTr8に対して消去動作は禁止される。[第2の実施の形態][構成]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明は省略する。第2の実施の形態は、以下で説明する消去動作が第1の実施の形態と異なる。[消去動作]第2の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第2の実施の形態において、消去動作におけるビット線BLに印加する電圧は、第1の実施の形態と同じである。すなわち、周辺回路CCは、選択ビット線BLに接続されたメモリユニットMUに対して選択的に消去動作を実行する一方、非選択ビット線BLに接続されたメモリユニットMUに対して消去動作を禁止する。第2の実施の形態においては、メモリトランジスタMTr1は、ダミートランジスタDTrとして利用せず、データの保持に用いる。そのため、消去動作におけるビット線BLを除く各種配線に印加する電圧が、第1の実施の形態と異なる。以下、図11、及び図12を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックMB1内の各種配線に印加される電圧を説明する。図11は、選択メモリブロックMB1において消去動作時に選択ビット線BL1に接続されたメモリユニットMU1、1、MU2、1に印加される電圧を示す。図12は、選択メモリブロックMB1において消去動作時に非選択ビット線BL2に接続されたメモリユニットMU1、2、MU2、2に印加される電圧を示す。先ず、図11を参照して、選択ビット線BL1に接続された選択メモリブロックMB1内のメモリユニットMU1、1、MU2、1について説明する。図11に示すように、選択ビット線BL1には20Vが印加される、ソース線SLにも20Vが印加される。図11に示すように、ソース側選択ゲート線SGS1、SGS2、及びドレイン側選択ゲート線SGD1、SGD2は12Vを印加される。これにより、メモリユニットMU1、1、MU2、1において、ドレイン側選択トランジスタSDTrのゲート近傍及びソース側選択トランジスタSSTrのゲート近傍でGIDL電流が発生する。したがって、GIDL電流により生じた電荷は選択ビット線BL1及びソース線SLに流れ、ホールはメモリストリングMSメモリトランジスタMTr1~MTr8のボディへと向かう。また、図11に示すように、ワード線WL1~WL8及びバックゲート線BGは接地電圧GNDを印加される。これにより、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrで発生したホールは、メモリトランジスタMTr1~MTr8のボディに充満する。したがって、メモリトランジスタMTr1~MTr8のボディの電圧は20V近くまで上昇させることができる。以上のように制御されたメモリトランジスタMTr1~MTr8のボディとゲートとの間の電位差により、選択ビット線BL1に接続されたメモリユニットMU1、1、MU2、1においては、メモリトランジスタMTr1~MTr8に対して消去動作が実行される。上述したように、第2の実施の形態は、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrの近傍でGIDL電流を発生させる。すなわち、第1の実施の形態はメモリストリングMSの一端側のみでGIDL電流を生じさせるが、第2の実施の形態はメモリストリングMSの両端でGIDL電流を発生させる。したがって、第2の実施の形態の消去時間は、第1の実施の形態よりも短縮化される。また、第2の実施の実施の形態は、第1の実施の形態よりも、ムラなく確実にデータを消去することができる。次に、図12を参照して、非選択ビット線BL2に接続された選択メモリブロックMB1内のメモリユニットMU1、2、MU2、2について説明する。図12に示すように、非選択ビット線BL2には8Vが印加され、その他の配線は、図11と同様の電圧が印加されることになる。これにより、図12に示すように、メモリユニットMU1、2、MU2、2において、ソース側選択トランジスタSSTrのゲート近傍で、GIDL電流が発生する。したがって、GIDL電流により生じた電子はソース線SLに流れ、ホールはメモリストリングMSメモリトランジスタMTr1~MTr8のボディに流れこむ。一方で、メモリユニットMU1、2、MU2、2において、ソース側選択トランジスタSSTrで発生したホールは、ドレイン側選択トランジスタSDTrを介して非選択ビット線BL2へと流れる。これにより、メモリユニットMU1、2、MU2、2において、メモリトランジスタMTr1~MTr8のボディの電圧は上がらない。以上の結果、非選択ビット線BL2に接続されたメモリユニットMU1、2、MU2、2においては、メモリトランジスタMTr1~MTr8に対して消去動作は禁止される。なお、非選択メモリブロックMB2においては、図11、及び図12に示すように、ワード線WL1~WL8は、フローティング状態とされる。これにより、非選択メモリブロックMB2においては、メモリトランジスタMTr1~MTr8に対して消去動作は禁止される。[第3の実施の形態][構成]次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第3の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明は省略する。第3の実施の形態は、以下で説明する消去動作が第1の実施の形態と異なる。[消去動作]図13を参照して、第3の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第3の実施の形態においては、消去動作時におけるビット線BLに印加する電圧が第1及び第2の実施の形態と異なる。なお、第3の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。図13に示すように、第3の実施の形態においては、消去動作時、カラム方向に隣接して並ぶ4本のビット線BL毎に20V、8Vが印加される。これにより、周辺回路CCは、選択ビット線BL1~BL4に接続されたメモリユニットMUに対して選択的に消去動作を実行する一方、非選択ビット線BL5~BL8に接続されたメモリユニットMUに対して消去動作を禁止する。上記のように、第3の実施の形態は、4本のビット線BL毎に20V、8Vを印加する。よって、1本のビット線BL毎に20V、8Vを印加する第1の実施の形態と比較して、第3の実施の形態はビット線BLどうしのカップリングを抑えることができる。[その他の実施の形態]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"