"第1、第2のゲートがそれぞれ第1、第2の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第1のインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが前記第1のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第2のインプレーンダブルゲートトランジスターとを備えることを特徴とする論理回路。第1、第2のゲートがそれぞれ第1、第2の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートが入力端子に接続され、ドレインが出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする論理回路。請求項1記載の論理回路において、前記第1のインプレーンダブルゲートトランジスターのドレインと前記第2のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とする論理回路。請求項1記載の論理回路において、前記第1、第2のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。請求項1、4、5のいずれか1項に記載の論理回路において、前記第1、第2のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第1、第2のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とする論理回路。請求項2または3記載の論理回路において、前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第1、第2のゲートおよびソースとは、配線を介して接続されることを特徴とする論理回路。請求項2または3記載の論理回路において、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする論理回路。請求項2、3、7、8のいずれか1項に記載の論理回路において、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする論理回路。図19に示した論理回路では、図13、図14に示した回路に比べて素子数を著しく減らすことができる反面、固定負荷抵抗を用いているために、ON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができないという問題点があった。また、図19に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがON状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。本発明は、上記課題を解決するためになされたもので、ON状態とOFF状態のコントラストHigh/Low比が高く、消費電力の少ない論理回路を提供することを目的とする。本発明の論理回路は、第1、第2のゲートがそれぞれ第1、第2の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続された第1のインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが前記第1のインプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された第2のインプレーンダブルゲートトランジスターとを備えることを特徴とするものである。また、本発明の論理回路は、第1、第2のゲートがそれぞれ第1、第2の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。また、本発明の論理回路は、第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートが入力端子に接続され、ドレインが出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。また、本発明の論理回路の1構成例において、前記第1のインプレーンダブルゲートトランジスターのドレインと前記第2のインプレーンダブルゲートトランジスターのソースとは、配線を介して接続されることを特徴とするものである。また、本発明の論理回路の1構成例において、前記第1、第2のインプレーンダブルゲートトランジスターは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。また、本発明の論理回路の1構成例は、前記第1、第2のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、前記第1、第2のインプレーンダブルゲートトランジスターの寸法が設定されていることを特徴とするものである。また、本発明の論理回路の1構成例において、前記インプレーンダブルゲートトランジスターのドレインと前記自己バイアス型インプレーントランジスターの第1、第2のゲートおよびソースとは、配線を介して接続されることを特徴とするものである。また、本発明の論理回路の1構成例において、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。また、本発明の論理回路の1構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。本発明によれば、論理回路の素子として二次元に広がる薄い伝導層活性領域をもつインプレーンダブルゲートトランジスターを用いることにより、CMOSを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。さらに、本発明では、2つのインプレーンダブルゲートトランジスターを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。また、本発明では、第1、第2のゲートのうち第2のゲートとソースとを一体構造で形成したインプレーンダブルゲートトランジスターと、自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、NOT回路を実現することができる。本発明では、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。また、本発明では、第1、第2のインプレーンダブルゲートトランジスターを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層を第1、第2のインプレーンダブルゲートトランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。また、本発明では、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、論理回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。また、本発明では、第1、第2のインプレーンダブルゲートトランジスターのコンダクタンスに差が生じるように、第1、第2のインプレーンダブルゲートトランジスターの寸法を設定することにより、論理回路をNAND回路またはNOR回路として動作させることが可能である。また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、論理回路をNAND回路またはNOR回路として動作させることが可能である。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る論理回路の構成を示す回路図である。本実施の形態の論理回路は、第1のインプレーンダブルゲートトランジスター1と、第1のインプレーンダブルゲートトランジスター1と直列に接続された第2のインプレーンダブルゲートトランジスター2とによって構成されている。インプレーンダブルゲートトランジスター1,2の構造は、図16、図17に示したトランジスターと同様であり、チャネル幅は約120nm、チャネル長は約1.1μmである。インプレーンダブルゲートトランジスター1のゲート10は入力端子3に接続され、ゲート11は入力端子4に接続され、ドレイン12は出力端子5に接続され、ソース13はグランド端子低ポテンシャル端子8に接続されている。入力端子3とゲート10との間、入力端子4とゲート11との間、グランド端子8とソース13との間は、金配線によって接続されている。インプレーンダブルゲートトランジスター2のゲート20,21は出力端子5およびインプレーンダブルゲートトランジスター1のドレイン12に接続され、ドレイン22はバイアス端子6に接続され、ソース23は出力端子5およびインプレーンダブルゲートトランジスター1のドレイン12に接続されている。出力端子5とゲート20,21との間、バイアス端子6とドレイン22との間、ソース23とインプレーンダブルゲートトランジスター1のドレイン12との間は、金配線によって接続されている。この論理回路のバイアス端子6に1Vを加え、インプレーンダブルゲートトランジスター1の2つの入力端子ダブルゲート端子3,4に電圧VIn1,VIn2を入力することにより論理動作が可能である。図2は本実施の形態の論理回路の入出力特性を示す図である。この図2に示す入出力特性は、2つのインプレーンダブルゲートトランジスター1,2を金配線で直列に接続した構成における測定結果である。バイアス端子6に印加されるバイアス電圧VDDは1Vであり、グランド端子8の電圧は0Vである。2つの入力端子3,4に入力電圧VIn1,VIn2として0Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が上昇する。このドレイン電圧がインプレーンダブルゲートトランジスター2の2つのゲート20,21に入力されるため、インプレーンダブルゲートトランジスター2のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベル図2の例では0.9Vに上昇する。一方、2つの入力端子3,4のうち一方の入力端子に1Vを印加し、他方の入力端子に0Vを印加した場合、あるいは2つの入力端子3,4に1Vを印加した場合には、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が低下する。このドレイン電圧がインプレーンダブルゲートトランジスター2の2つのゲート20,21に入力されるため、インプレーンダブルゲートトランジスター2のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどはインプレーンダブルゲートトランジスター2にかかるため、出力端子5の電圧Voutは0Vに近いLowレベル図2の例では0.03~0.05Vとなる。以上のように、本実施の形態の論理回路はNOR回路として動作する。本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター1,2を用いることにより、CMOSを用いる場合と比較して少ない素子数で論理回路を実現することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。さらに、本実施の形態では、2つのインプレーンダブルゲートトランジスター1,2を直列に接続した構成とすることにより、図19に示した論理回路と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1のチャネルがOFF状態のときはインプレーンダブルゲートトランジスター2のチャネルがON状態となり、インプレーンダブルゲートトランジスター1のチャネルがON状態のときはインプレーンダブルゲートトランジスター2のチャネルがOFF状態となる。したがって、本実施の形態では、バイアス端子6からグランドに向かう電流はほぼなくなるので、図19に示した論理回路と比較して消費電力を低減することができる。また、本実施の形態では、論理回路の組み合わせにより、さらに複雑な回路構成にも対応することが可能である。なお、本実施の形態の論理回路はNOR回路として動作するが、2つのインプレーンダブルゲートトランジスター1,2のチャネル幅を調整することにより、インプレーンダブルゲートトランジスター1の一方のゲートのみに1Vを印加してもチャネルがON状態にならない条件にすれば、NAND回路として動作させることができる。すなわち、入力電圧VIn1,VIn2が印加されるインプレーンダブルゲートトランジスター1のチャネル幅以上の広いチャネル幅を持つインプレーンゲートトランジスター2を負荷として用いることで、NAND回路を実現することができる。なお、所望の回路動作に応じたチャネル幅とチャネル長の設定の詳細については後述する。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係る論理回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造に2つのインプレーンダブルゲートトランジスター1,2を作製し、活性領域図15、図17の伝導層408を2つのインプレーンダブルゲートトランジスター1,2で共有するようにしたものである。エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター1のドレイン12とインプレーンダブルゲートトランジスター2のソース23とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター1,2のドレイン12,22、ソース13,23、ゲート10,11,20,21が全て同じ層に形成されているため可能となる。第1の実施の形態で説明したとおり、本実施の形態の論理回路は、NOR回路またはNAND回路として動作させることが可能である。第1の実施の形態では、2つのインプレーンダブルゲートトランジスター1,2を金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン12上に形成する端子およびソース23上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第1の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係る論理回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター1と、インプレーンダブルゲートトランジスター1と直列に接続された自己バイアス型インプレーントランジスター7とによって構成されている。インプレーンダブルゲートトランジスター1の構造は、図16、図17に示したトランジスターと同様であり、チャネル幅は約120nm、チャネル長は約1.1μmである。インプレーンダブルゲートトランジスター1のゲート10は入力端子3に接続され、ゲート11は入力端子4に接続され、ドレイン12は出力端子5に接続され、ソース13はグランド端子8に接続されている。入力端子3とゲート10との間、入力端子4とゲート11との間、グランド端子8とソース13との間は、金配線によって接続されている。自己バイアス型インプレーントランジスター7のゲート70,71およびソース73は出力端子5およびインプレーンダブルゲートトランジスター1のドレイン12に接続され、ドレイン72はバイアス端子6に接続されている。出力端子5とゲート70,71およびソース73との間、ゲート70,71およびソース73とインプレーンダブルゲートトランジスター1のドレイン12との間は、金配線によって接続されている。図5は自己バイアス型インプレーントランジスター7を上から見た平面図である。この自己バイアス型インプレーントランジスター7を図5のI-I線で切断した断面は図17と同様の状態になるので、断面の記載は省略する。図5における74はエッチング溝、75はチャネルである。チャネル75の一端はドレイン72と接続されている。一方、ゲート70,71とチャネル75とはエッチング溝74によって隔てられておらず、チャネル75の他端がそのままゲート70,71およびソース73と接続される構造となっている。エッチング溝74の幅W3は40nm、エッチング溝74の深さは33nmである。チャネル75の幅W4は100nm、チャネル75の長さL2は1.1μmである。図6は本実施の形態の論理回路の入出力特性を示す図である。この図6に示す入出力特性は、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを金配線で直列に接続した構成における測定結果である。バイアス端子6に印加されるバイアス電圧VDDは1Vである。2つの入力端子3,4に入力電圧VIn1,VIn2として0Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター7の2つのゲート70,71に入力されるため、自己バイアス型インプレーントランジスター7のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベル図6の例では0.95Vに上昇する。一方、2つの入力端子3,4のうち一方の入力端子に1Vを印加し、他方の入力端子に0Vを印加した場合、あるいは2つの入力端子3,4に1Vを印加した場合には、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター7の2つのゲート70,71に入力されるため、自己バイアス型インプレーントランジスター7のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどは自己バイアス型インプレーントランジスター7にかかるため、出力端子5の電圧Voutは0Vに近いLowレベル図6の例では0.02~0.05Vとなる。このように、自己バイアス型インプレーントランジスター7のチャネル幅を100nm、チャネル長を1.1μmとすると、本実施の形態の論理回路はNOR回路として動作する。一方、自己バイアス型インプレーントランジスター7のチャネル幅を120nm、チャネル長を1.1μmとした場合の論理回路の入出力特性を図7に示す。図6と同様に、図7に示す入出力特性は、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを金配線で直列に接続した構成における測定結果である。チャネル幅を120nmと広くした場合、自己バイアス型インプレーントランジスター7は、ゲート70,71に強い電圧が加わらないとOFF状態にならない。インプレーンダブルゲートトランジスター1のゲート10,11への電圧印加が一方のゲートに対してのみ行われた場合、インプレーンダブルゲートトランジスター1のドレイン電圧は自己バイアス型インプレーントランジスター7をOFF状態に導くほど十分には低下しない。したがって、2つの入力端子3,4に入力電圧VIn1,VIn2として0Vを印加した場合、あるいは2つの入力端子3,4のうち一方の入力端子に1Vを印加し、他方の入力端子に0Vを印加した場合には、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、ドレイン12の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター7のチャネルがON状態となる。その結果、出力端子5の電圧Voutは1Vに近いHighレベル図7の例では0.9~0.98Vに上昇する。一方、2つの入力端子3,4に入力電圧VIn1,VIn2として1Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、ドレイン12の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター7のチャネルがOFF状態となる。その結果、出力端子5の電圧Voutは0Vに近いLowレベル図7の例では0.09Vとなる。このように、自己バイアス型インプレーントランジスター7のチャネル幅を120nm、チャネル長を1.1μmとすると、本実施の形態の論理回路はNAND回路として動作する。以上のように、本実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを直列に接続した構成とすることにより、第1の実施の形態と同様の効果を得ることができる。[第4の実施の形態]次に、本発明の第4の実施の形態について説明する。図8は本発明の第4の実施の形態に係る論理回路の構成を示す回路図であり、図4と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを作製し、活性領域図15、図17の伝導層408をインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とで共有するようにしたものである。第2の実施の形態と同様に、エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター1のドレイン12と自己バイアス型インプレーントランジスター7のゲート70,71およびソース73とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター1のドレイン12、ソース13、ゲート10,11と自己バイアス型インプレーントランジスター7のドレイン72、ソース73、ゲート70,71が全て同じ層に形成されているため可能となる。第3の実施の形態で説明したとおり、本実施の形態の論理回路は、NOR回路またはNAND回路として動作させることが可能である。第3の実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを金配線で直列に接続している。これに対して、本実施の形態では、このような配線が不要になると共に、ドレイン12上に形成する端子およびゲート70,71上に形成する端子が不要になるので、論理回路の入出力特性の向上が期待できる。また、第3の実施の形態と比較して回路の設計、製造も容易となるので、設計、製造にかかるコストを低減することができる。[第5の実施の形態]次に、本発明の第5の実施の形態について説明する。図9は本発明の第5の実施の形態に係る論理回路の構成を示す回路図であり、図4、図8と同一の構成には同一の符号を付してある。本実施の形態は、第4の実施の形態の論理回路において、インプレーンダブルゲートトランジスター1のゲート10,11を配線によって短絡したものである。すなわち、ゲート10,11は同一の入力端子9に接続されている。インプレーンダブルゲートトランジスター1のチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター7のチャネル幅およびチャネル長の条件は、第3の実施の形態で説明したNOR回路の場合の条件でもよいし、NAND回路の場合の条件でもよい。バイアス端子6に印加されるバイアス電圧VDDは1Vであり、グランド端子8の電圧は0Vである。入力端子9に入力電圧VInとして1Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター7のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、出力端子5の電圧Voutは0Vに近いLowレベルとなる。一方、入力端子9に入力電圧VInとして0Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター7のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベルに上昇する。このように、本実施の形態の論理回路はNOT回路インバータとして動作する。以上のように、本実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを直列に接続した構成とすることにより、第1の実施の形態と同様の効果を得ることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター7とを接続する配線が不要になると共に、ドレイン12上に形成する端子およびゲート70,71上に形成する端子が不要になるので、第4の実施の形態と同様の効果を得ることができる。[第6の実施の形態]次に、本発明の第6の実施の形態について説明する。図10は本発明の第6の実施の形態に係る論理回路の構成を示す回路図、図11は論理回路を上から撮影した写真であり、図4、図8、図9と同一の構成には同一の符号を付してある。本実施の形態の論理回路は、インプレーンダブルゲートトランジスター1aと、インプレーンダブルゲートトランジスター1aと直列に接続された自己バイアス型インプレーントランジスター7とによって構成されている。図11における30はエッチング溝、31は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。第4、第5の実施の形態と同様に、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター7とは、同一の半導体ウエハ構造に形成され、活性領域を共有している。インプレーンダブルゲートトランジスター1aは、第5の実施の形態のインプレーンダブルゲートトランジスター1において、ゲート11図16、図17のゲート503とソース13図16、図17のソース506とを隔てていたエッチング溝を無くし、ゲート11とソース13とを短絡したものである。その他の構成は、インプレーンダブルゲートトランジスター1と同じである。インプレーンダブルゲートトランジスター1aのゲート10は入力端子9に接続され、ゲート11およびソース13はグランド端子8に接続されている。自己バイアス型インプレーントランジスター7のゲート70,71およびソース73は出力端子5およびインプレーンダブルゲートトランジスター1aのドレイン12に接続され、ドレイン72はバイアス端子6に接続されている。入力端子9に入力電圧VInとして1Vを印加すると、インプレーンダブルゲートトランジスター1aのチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1aのドレイン12の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスター7のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、出力端子5の電圧Voutは0Vに近いLowレベルとなる。一方、入力端子9に入力電圧VInとして0Vを印加すると、インプレーンダブルゲートトランジスター1aのチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1aのドレイン12の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスター7のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベルに上昇する。このように、本実施の形態の論理回路はNOT回路インバータとして動作する。ただし、本実施の形態のNOT回路は、片側のゲートの入力が常に0であると見なすことができる。このため、NOT回路として動作させるためには、インプレーンダブルゲートトランジスター1aのチャネル幅およびチャネル長の条件と、自己バイアス型インプレーントランジスター7のチャネル幅およびチャネル長の条件とをNOR回路の場合の条件にしておく必要がある。本実施の形態の特徴は、入力端子9、出力端子5、バイアス端子6、グランド端子8以外の配線を必要としない点である。本実施の形態によれば、第5の実施の形態と比較して配線および端子を削減することができるので、設計、製造にかかるコストを更に低減することができる。最後に、論理回路をNAND回路またはNOR回路として動作させる条件について説明する。第1~第6の実施の形態のいずれの論理回路においても、NAND回路として動作するかNOR回路として動作するかは、入力信号が印加されるトランジスター1,1aと負荷として動作するトランジスター2,7とのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。論理回路をNAND回路として動作させる条件は、入力がVIn1,VIn2=0V,1Vのときに入力側のトランジスター1,1aのコンダクタンスよりも負荷側のトランジスター2,7のコンダクタンスが高いことである。言い換えると、入力側のトランジスター1,1aのチャネル長と負荷側のトランジスター2,7のチャネル長とが同じ場合、負荷側のトランジスター2,7のチャネル幅が入力側のトランジスター1,1aのチャネル幅よりも広いことが条件となる。一方、論理回路をNOR回路として動作させる条件は、入力がVIn1,VIn2=0V,1Vのときに入力側のトランジスター1,1aのコンダクタンスよりも負荷側のトランジスター2,7のコンダクタンスが低いことである。言い換えると、入力側のトランジスター1,1aのチャネル長と負荷側のトランジスター2,7のチャネル長とが同じ場合、負荷側のトランジスター2,7のチャネル幅が入力側のトランジスター1,1aのチャネル幅と同等かあるいは狭いことが条件となる。ここで、チャネル幅が同等でもよい理由は、VIn1,VIn2=0V,1Vが入力されている場合、入力側のトランジスター1,1aはコンダクタンスがVIn1,VIn2=0V,0Vの時に比べて高くなっているため、負荷側のトランジスター2,7と入力側のトランジスター1,1aでチャネル幅が同等でも、負荷側のトランジスター2,7の方が相対的にコンダクタンスが低くなるからである。以上の条件をまとめると、入力側のトランジスター1,1aのチャネル長と負荷側のトランジスター2,7のチャネル長が同じ場合、入力側のトランジスター1,1aのチャネル幅と負荷側のトランジスター2,7のチャネル幅の相対関係はNAND回路の場合とNOR回路の場合で逆となる。また、論理回路をNAND回路またはNOR回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。NOT回路は、NAND回路あるいはNOR回路のいずれの条件であっても、第5の実施の形態で説明したとおり、入力側のトランジスターの2つのゲートを短絡するだけで実現することができる。ただし、第6の実施の形態の場合は、NOR回路が動作する寸法の条件にしておく必要がある。"