"複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び前記第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法であって、前記第1の配線を形成する第1配線層及び前記メモリセルを形成するメモリセル層を順次積層して第1積層構造を形成する工程、前記第1積層構造を第1方向に延びるストライプ状にエッチングして、前記第1方向に延び且つ前記第1方向と直交する第2方向に所定のピッチで配列される第1ストライプ部、及び前記第1ストライプ部の側部から前記第2方向に突出する第1フック部を前記第1積層構造に形成する工程、前記第1積層構造の上層に、前記第2の配線を形成する第2配線層及び前記メモリセル層を順次積層してなる第2積層構造を形成する工程、及び前記第2積層構造を前記2方向に延びるストライプ状にエッチングして、前記第2方向に延び且つ前記第1方向に所定のピッチで配列される第2ストライプ部、及び前記第2ストライプ部の側部から前記第1方向に突出する第2フック部を前記第2積層構造に形成する工程を所定数繰り返す工程と、前記第1フック部の側面又は前記第2フック部の側面に接し且つ前記第1方向及び前記第2方向に直交する積層方向に延びるコンタクトプラグを形成する工程と、を備え、前記第1積層構造をエッチングする工程では、その下層に前記第2積層構造が存在する場合、その第2積層構造も前記第1方向に延びるストライプ状にエッチングして、前記第2積層構造中にマトリクス状に前記メモリセルを形成し、前記第2積層構造をエッチングする工程では、その下層に前記第1積層構造が存在する場合、その第1積層構造も前記第2方向に延びるストライプ状にエッチングして、前記第1積層構造中にマトリクス状に前記メモリセルを形成し、前記第1積層構造をエッチングする工程においては、その第1積層構造よりも1層だけ上層にある前記第2積層構造において前記第2フック部が形成されるべき領域では、前記第1積層構造を除去するようにエッチングを行い、前記第2積層構造をエッチングする工程においては、その第2積層構造よりも1層だけ上層にある前記第1積層構造において前記第1フック部が形成されるべき領域では、前記第2積層構造を除去するようにエッチングを行うことを特徴とする半導体記憶装置の製造方法。前記第1積層構造をエッチングする工程では、その下層に位置する第2フック部に形成された前記メモリセル層を除去するようにエッチングを行い、前記第2積層構造をエッチングする工程では、その下層に位置する第1フック部に形成された前記メモリセル層を除去するようにエッチングを行うことを特徴とする請求項1記載の半導体記憶装置の製造方法。前記コンタクトプラグを形成する工程は、所定数の前記第1積層構造及び第2積層構造の形成及びエッチングの工程が完了する毎に実行される請求項1又は2記載の半導体記憶装置の製造方法。前記コンタクトプラグを形成する工程は、所定数の前記第1積層構造及び第2積層構造の形成及びエッチングの工程が完了し、且つ所定数の前記前記第1積層構造及び第2積層構造の上方に前記第1配線又は前記第2配線をストライプ状に形成する工程が完了する毎に実行される請求項1記載の半導体記憶装置の製造方法。前記第1積層構造をエッチングする工程では、その下層に位置する第2フック部に形成された前記メモリセル層を除去するようにエッチングを行い、前記第2積層構造をエッチングする工程では、その下層に位置する第1フック部に形成された前記メモリセル層を除去するようにエッチングを行うことを特徴とする請求項4記載の半導体記憶装置の製造方法。以下に記載の実施の形態は、クロスポイント型セル構造の半導体記憶装置において、周辺回路との接続のための配線構造を、短絡等が生じず正確に形成することを目的とする。以下に説明する実施の形態の半導体記憶装置の製造方法は、複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、及び前記第1の配線及び前記第2の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する半導体記憶装置の製造方法である。この製造方法では、まず、第1の配線を形成する第1配線層及びメモリセルを形成するメモリセル層を順次積層して第1積層構造を形成する。次に、この第1積層構造を第1方向に延びるストライプ状にエッチングする。これにより、第1方向に延び且つ第1方向と直交する第2方向に所定のピッチで配列される第1ストライプ部、及び第1ストライプ部の側部から第2方向に突出する第1フック部を第1積層構造に形成する。そして、第1積層構造の上層に、第2の配線を形成する第2配線層及びメモリセル層を順次積層してなる第2積層構造を形成する。更に、第2積層構造を2方向に延びるストライプ状にエッチングする。第2方向に延び且つ第1方向に所定のピッチで配列される第2ストライプ部、及び第2ストライプ部の側部から第1方向に突出する第2フック部を第2積層構造に形成する。これらの工程を所定数繰り返す。そして、第1フック部の側面又は前記第2フック部の側面に接し且つ第1方向及び第2方向に直交する積層方向に延びるコンタクトプラグが形成される。第1積層構造をエッチングする工程では、その下層に前記第2積層構造が存在する場合、その第2積層構造も前記第1方向に延びるストライプ状にエッチングして、第2積層構造中にマトリクス状にメモリセルを形成する。また、第2積層構造をエッチングする工程では、その下層に第1積層構造が存在する場合、その第1積層構造も第2方向に延びるストライプ状にエッチングして、第1積層構造中にマトリクス状にメモリセルを形成する。前記第1積層構造をエッチングする工程においては、その第1積層構造よりも1層だけ上層にある前記第2積層構造において前記第2フック部が形成されるべき領域では、前記第1積層構造を除去するようにエッチングを行う。一方、前記第2積層構造をエッチングする工程においては、その第2積層構造よりも1層だけ上層にある前記第1積層構造において前記第1フック部が形成されるべき領域では、前記第2積層構造を除去するようにエッチングを行う。以下、図面を参照して、発明の実施の形態を説明する。先ず、図1~図4を参照して、実施の形態に係る半導体記憶装置の概略構成について説明する。図1は、実施の形態に係る半導体記憶装置不揮発性メモリのブロック図である。図1に示すように、実施の形態に係る半導体記憶装置は、後述するReRAM可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンドインターフェイス6に送られる。コマンドインターフェイス6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、このメモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。図2Aは、メモリセルアレイ1の斜視図である。図2Bは、メモリセルアレイ1の一部拡大斜視図である。図3Aは、図2BにおけるI-I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。メモリセルアレイ1は、図2Aに示すように、4つの単位セルアレイMAT01~MAT04にて分割されて構成されている。各々の単位セルアレイMAT01~MAT04は、メモリセルアレイ1の一部を有する。単位セルアレイMAT01~MAT04は、図2Aに示すように2次元的に配置されている。なお、図2Aは、一例であり、メモリセルアレイ1は、4つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ1は、3次元方向に積層された単位セルアレイを有する構成であってもよい。単位セルアレイMAT01は、図2Bに示すように、下層から上層へと複数本のワード線WL1ii=0~2、ビット線BL1i、ワード線WL2i、ビット線BL2iを有する。ビット線BL1は、同一方向カラム方向に延びるように形成されている。ワード線WLは、ビット線BLに直交交差する方向ロウ方向に延びるように形成されている。この図2Bでは、積層される2本のビット線BLと2本のワード線WLの間に3つのメモリセルMCが積層される例を示したが、積層方向に形成されるワード線WL及びビット線BLの数、及びメモリセルMCの数は、図2に図示したものに限定されるものではない。図3Aに示すように、ワード線WLとビット線BLとの交差部に、メモリセルMC1~3が形成されている。ビット線BL1iは、その上下のメモリセルMC1,MC2で共有されている。ワード線WL2iは、その上下のメモリセルMC2,MC3で共有されている。メモリセルMCは、図3Bに示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。図3Bは、メモリセルMC1、MC2を示す。図3Bに示すように、メモリセルMC1は、ビット線BL1iからワード線WL1iに向かう方向に沿って、順にストッパ膜ST、バリアメタルBM、非オーミック素子NO、電極EL1、可変抵抗素子VR、電極EL2を備えている。一方、メモリセルMC2は、ワード線WL2iからビット線BL2iに向かう方向に沿って、順にストッパ膜ST電極EL2、可変抵抗素子VR、電極EL1、非オーミック素子NO、バリアメタルBMを備えている。可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1,EL2が配置される。電極材としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx,PtRhOx,RhTaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。可変抵抗素子VRは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるものPCRAM、金属陽イオンを析出させて電極間に架橋コンタクティングブリッジを形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるものCBRAM、電圧あるいは電流印加により抵抗値が変化するものReRAM電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。等を用いることができる。ビット線BL0i~BL2i、及びワード線WL0i、WL1iは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW,WSi,NiSi,CoSi等を用いることができる。非オーミック素子NOは、例えば図4に示すように、aMIMMetalInsulatorMetal構造、bPIN構造PpolySiliconIntrinsicNpolySilicon等からなる。ここにもバリアメタル層、接着層を形成する電極EL2,EL3を挿入しても良い。また、MIM構造の場合にはバイポーラ動作を行うことが可能である。また、PIN構造ダイオード構造を使用する場合はその特性上、ユニポーラ動作を行うことができる。ストッパ膜STは、タングステンWにて構成されている。電極EL1、EL2、及びバリアメタルBMは、チタンTi/窒化チタンTiNにて構成されている。図5は、メモリセルアレイが形成されるメモリセルアレイ領域AR1と、そのメモリセルアレイ領域AR1から延びるビット線BL及びワード線WLを引き回す周辺領域AR2の平面図である。図5は、特にビット線BLの周辺領域AR2におけるレイアウトのみを示している。図5では図示を省略しているが、ワード線WLも、この図5におけるX方向に同様に延びている。図5に示すように、奇数番目のビット線BLは、メモリセルアレイ1の一方側から周辺領域AR2に引き出され、図5のY方向に沿って延びている。図示は省略しているが、偶数番目のビット線BLは、メモリセルアレイ1の反対側から周辺領域AR2に引き出され、同じく図5のY方向に沿って延びている。ビット線BL1は、その側面の一部に形成され、X方向に突出するフック部BLbを備えている。このフック部BLbは、積層方向Z方向に延びるコンタクトプラグCLと接触させるために設けられている。図5では2つのビット線BLのフック部BLbのみを図示しているが、他のビット線BLも同様のフック部BLbを有している。また、図5では図示は省略するが、ワード線WLもその側面の一部に形成されY方向に突出するフック部WLbを備えている。図6は、図5のメモリセルアレイ領域AR1及び周辺領域AR2の概略断面図である。この図6は、図の中心にメモリセルアレイ領域AR1の断面図を示し、図の右側はビット線BLが形成される周辺領域AR2の断面Y軸方向の断面を示している。また、図6の左側は、ワード線WLが形成される周辺領域AR2の断面X軸方向の断面を示している。なお、図6では5本のワード線WL1~5、及び4本のビット線BL1~4が形成され、これらワード線WLとビット線BLの間に、8層のメモリセルアレイMC1~8が形成されている例を示している。図6に示すように、メモリセルアレイ1は、半導体基板21上に層間絶縁膜IL1を介して形成されたシリコン窒化膜22上に形成されている。半導体基板21上には、ビット線BLに選択的に電圧を供給するためのカラム制御回路を構成する転送トランジスタTTrや、その他の回路の高耐圧のトランジスタが形成されている。なお、シリコン窒化膜22は省略し、層間絶縁膜IL1上に直接メモリセルアレイ1を形成してもよい。図6の右側に示すように、ビット線BLはY軸方向に延びるように形成され、更にX方向に突出するフック部BLbを備えている。このフック部BLbは、コンタクトプラグCL1又はCL2に接続されている。この実施の形態では、コンタクトプラグCL1及びCL2は積層方向に積層され、1つのコンタクトプラグCLを形成している連続コンタクト構造。また、図6の左側に示すように、ワード線WLはX軸方向に延びるように形成され、更にY方向に突出するフック部WLbを備えている。このフック部WLbは、コンタクトプラグCL1又はCL2に接続されている。コンタクトプラグCLは、シリコン窒化膜22を貫通し、その下層のM1金属配線に接続される。M1金属配線は、その下層にコンタクトプラグCL0を形成され、そのコンタクトプラグは前述のトランジスタTTrに接続される。図6に示すように、1つのフック部BLbの上層及び下層には、そのフック部BLbよりも1層だけ下層又は一層だけ上層のワード線WL、フック部WLb、及びワード線WLと同層の他の導電層は形成されておらず、層間絶縁層ILのみが形成されている。同様に、1つのフック部WLbの上層及び下層には、そのフック部WLbよりも1層だけ下層又は一層だけ上層のビット線BL、フック部BLb、及びビット線BLと同層の他の導電層は形成されておらず、層間絶縁層ILのみが形成されている。これにより、フック部BLb及びワード線WLbの上層及び下層には、メモリセルMCの材料が残存する虞がなくなり少なくとも抑制され、誤動作の原因を少なくすることができる。次に、実施の形態に係る半導体記憶装置の製造工程について図7~図13を参照して説明する。なお、以下に示す工程は、単位セルアレイMAT01の形成工程を示したものである。単位セルアレイMAT02~MAT04についても単位セルアレイMAT01と同様の形成工程を経て製造される。なお、図8~図13では、後述する説明からも明らかなように、適宜層間絶縁膜ILが形成されるが、図8~図13では、図の簡略化の観点から、層間絶縁膜ILの図示は省略している。先ず、図6に示すような周辺回路のトランジスタTTr等を半導体基板21上に形成した後、この周辺回路のトランジスタTTr等を層間絶縁膜IL1により埋め、層間絶縁膜IL1を平坦化した後、その上にシリコン窒化膜22を堆積させる。続いて、図7に示すように、シリコン窒化膜22上に、下層から順に層L11~L17を堆積し、これら層L11~L17からなる第1積層構造AS1を堆積させる図7ではシリコン窒化膜22は図示していない。ここで、層L11~L17は、それぞれ、図3Bに示すワード線WL1、電極EL2、可変抵抗素子VR、電極EL1、非オーミック素子NO、バリアメタルBM、及びストッパ膜STとなる層である。すなわち、第1積層構造AS1は、メモリセルMC1を形成するための層である。続いて、第1積層構造AS1の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図8に示すように、第1積層構造AS1層L11~L17を貫通しX方向に延び且つY方向に所定ピッチで溝T1が形成される。第1積層構造AS1中で最も下層の層L11はワード線WL1となる。なお、以下の図8~図13では、メモリセルアレイ1及びシリコン窒化膜22図8~図13では図示せずの下層に形成されるM1金属配線を図示している。このようにしてX方向にストライプ状に形成された第1積層構造AS1第1ストライプ部は、その一部においてY方向に突出する突出部WLb’を有するように形成される。この突出部WLb’は、フック部WLb1第1フック部となる。なお、図8では、1つのストライプ部分に形成された1つの突出部WLb’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部WLb’が形成される。なお、この第1積層構造AS1をエッチングする場合、その上層にフック部BLb1が形成されるべき領域においては、第1積層構造AS1を残存させず除去するようにエッチングがなされる。これにより、フック部BLb1の下層にメモリセルMCの材料が残存することが防止される。次に、溝T1に層間絶縁層ILを埋め込む。この層間絶縁層ILの材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、CMP等による平坦化処理を行い、余分な層間絶縁層ILの除去と、層L17の露出を行う。ここで、層L17後にストッパーSTは、CMPによる平坦化処理を積層方向の所定位置で止める役割を果たす。続いて、図9に示すように、CMPを行った層間絶縁膜IL及び第1積層構造AS1の上に、下から順に層L21~L27を堆積させて第2積層構造AS2を形成する。層L21~層L27は、ビット線BL1、バリアメタルBM、非オーミック素子NO、電極EL1、可変抵抗素子VR、電極EL2、ストッパ膜STとなる層であり、後にメモリセルMC2を形成する。次に、この第2積層構造AS2の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図10に示すように、層L21~L27、層L12~L17を貫通するX方向に所定ピッチで配列され且つY方向に延びる溝T2が形成される。第2積層構造AS2中で最下層の層L21は、ビット線BL1となる。層L12~層L17は、この工程によりマトリクス状に配列されたメモリセルMC1となる。また、周辺領域AR2にはマスクが形成されず、このため周辺領域AR2の第1積層構造AS1及び第2積層構造AS2は、最下層の層11即ちワード線WL1及びフック部WLb1を除きすべて除去される。すなわち、第1積層構造AS1のフック部WLb1の上には、メモリセルMCの構造は残らない。なお、第2積層構造AS2をエッチングする場合、その上層にフック部WLb2が形成されるべき領域においては、第2積層構造AS2を残存させず除去するようにエッチングがなされる。これにより、フック部WLb2の下層にメモリセルMCの材料が残存することが防止される。また、このようにしてY方向にストライプ状に形成された第2積層構造AS2は、その一部においてX方向に突出する突出部BLb’を有するように形成される。この突出部BLb’は、前述したフック部BLb1となる。なお、図10では、1つのストライプ部分に形成された1つの突出部BLb’だけが図示されているが、実際には各ストライプ部分にそれぞれ突出部BLb’が形成される。続いて、溝T2内も含めて図10のメモリセルアレイ領域AR1及び周辺領域AR2が埋め込まれるように層間絶縁層ILを堆積する。その後、この層間絶縁膜ILに対してCMPによる平坦化処理を実行し、余分な層間絶縁層ILの除去と、層L27ストッパ膜STの露出を行う。前述したように、第1積層構造AS1のフック部WLb1の上方の積層物は全て除去された状態とされているので、第1積層構造AS1のフック部WLb1上には、層間絶縁層ILのみが形成される。次に、図11に示すように、CMPを行った層間絶縁膜IL上に順次、層L31~L37を堆積し、これら層L31~L37からなる第3積層構造AS3を堆積させる。ここで、層L31~L37は、それぞれ、ワード線WL2、電極EL2、可変抵抗素子VR、電極EL1、非オーミック素子NO、バリアメタルBM、及びストッパ膜STとなる層である。続いて、第3積層構造AS3の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして異方性エッチングを行う。これにより、図12に示すように、層L31~L37、層L22~L27を貫通する所定ピッチでロウ方向X方向に延びる溝T3が形成される。ここで、層L31は、ワード線WL2となる。また、このようにしてX方向にストライプ状に形成された第3積層構造AS3は、その一部においてY方向に突出する突出部WLb’を有するように形成される。なお、第3積層構造AS3をエッチングする場合、その上層にフック部BLbが形成されるべき領域においては、第3積層構造AS3を残存させず除去するようにエッチングがなされる。これにより、フック部BLbの下層にメモリセルMCの材料が残存することが防止される。また、周辺領域AR2にはマスクが形成されず、このため周辺領域AR2の第2積層構造AS2及び第3積層構造AS3は、最下層の層21即ちビット線BL1及びフック部BLb1を除きすべて除去される。すなわち、フック部BLb1の上方には、メモリセルMCを形成する材料は残らない。以上説明したように、本実施の形態の製造工程では、以下の工程を、必要な層数だけ繰り返し実行する。1ワード線WLを含む積層構造ASiを形成する工程2積層構造ASiをX方向に延びるストライプ状にエッチングして、X方向に延び且つY方向に所定のピッチで配列されワード線WLを形成するストライプ部を形成すると共に、ストライプ部の側部からY方向に突出するフック部WLb’を積層構造ASiに形成する工程なお、この積層構造ASiの下層に積層構造ASi-1が既にある場合、その積層構造ASi-1もX方向に延びるストライプ状にエッチングし、これにより、積層構造ASi-1内にマトリクス状に配列されたメモリセル構造を形成する。また、周辺領域AR2の積層構造ASi-1は、ビット線BL及びフック部BLbを残し除去する3積層構造ASiの上層に、ビット線BLを含む積層構造ASi1を形成する工程4積層構造ASi1をY方向に延びるストライプ状にエッチングして、Y方向に延び且つX方向に所定のピッチで配列されビット線BLを形成するストライプ部を形成すると共に、このストライプ部の側部からX方向に突出するフック部BLb’を積層構造ASi1に形成する工程なお、その下層の積層構造ASiもY方向に延びるストライプ状にエッチングして、積層構造ASi中にマトリクス状にメモリセル構造を形成する。また、周辺領域AR2の積層構造ASiは、ワード線WL及びフック部WLbを残し除去する。なお、最上層の積層構造ASin-1は、周辺領域AR2においては、ビット線BL又はワード線WLとなる部分を除いて除去される。このような工程によれば、1つのフック部BLbの上層及び下層には、そのフック部BLbよりも1層だけ下層又は一層だけ上層のワード線WL、フック部WLb、及びワード線WLと同層の他の導電層は形成されず、層間絶縁層ILのみが形成される。同様に、1つのフック部WLbの上層及び下層には、そのフック部WLbよりも1層だけ下層又は一層だけ上層のビット線BL、フック部BLb、及びビット線BLと同層の他の導電層は形成されず、層間絶縁層ILのみが形成される。このようにして所定の層数の積層構造ASの形成が完了した後、図13に示すように、コンタクトプラグCLが形成される。コンタクトプラグCLは、層間絶縁膜ILを貫通しフック部WLb及びBLbを通る領域に形成されたコンタクトホールに、例えばタングステンなどの導電膜を埋め込むことにより形成される。コンタクトプラグCLを形成する工程は、所定数のワード線WLを含む積層構造AS及びビット線を含む積層構造ASi1の形成及びエッチングの工程が完了し、且つ所定数の積層構造ASi及びASi1の上方にビット線BL又はワード線WLをストライプ状に形成する工程が完了する毎に実行される。これにより、コンタクトプラグCLは、複数のコンタクトプラグCL1、CL2を積層させた構造となる。図14は、本実施の形態の比較例を示している。この比較例では、ビット線BL1に形成されるフック部BLb1の下層に、ビット線BL1より1層だけ下層にあるワード線WL1と同層の配線部Z1が形成されている。このように、フック部BLb1の1層だけ下に配線部Z1が残存していると、この配線部Z1とフック部BLb1との間にメモリセルMCを形成するための材料が残存することがある。この場合、この残存したメモリセルMCの材料が、誤動作等を引き起こす虞がある。本実施の形態では、各フック部WLb、BLbの上層及び下層には、このような配線部Z1は残存させない製造工程とされており、メモリセルMCの材料の残存による誤動作は生じない。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"