負荷抵抗が接続され、差動信号を出力する第1、第2の出力端子と、前記第1の出力端子と前記第2の出力端子との間に設けられ、抵抗値を、エンファシスモードにおいて第1の抵抗値とし、非エンファシスモードにおいて前記第1の抵抗値よりも小さな第2の抵抗値とする可変抵抗と、第1の電源端子と前記第1の出力端子との間に設けられ、出力インピーダンスを、前記エンファシスモードにおいて第3の抵抗値とし、前記非エンファシスモードにおいて前記第3の抵抗値よりも大きな第4の抵抗値とする第1の駆動部と、第2の電源端子と前記第2の出力端子との間に設けられ、出力インピーダンスを、前記エンファシスモードにおいて第5の抵抗値とし、前記非エンファシスモードにおいて前記第5の抵抗値よりも大きな第6の抵抗値とする第2の駆動部と、入力信号に応じて前記第1、第2の駆動部の導通状態を制御すると共に、前記エンファシスモードと前記非エンファシスモードとにおいて前記第1、第2の駆動部の前記出力インピーダンスと前記可変抵抗の抵抗値を切り換える制御部と、を有し、前記第1、第2の抵抗値は、前記第1の抵抗値と前記負荷抵抗との合成抵抗となる第1の差動抵抗値と、前記第2の抵抗値と前記負荷抵抗との合成抵抗となる第2の差動抵抗値と、の比が、前記エンファシスモードの前記差動信号の振幅と前記非エンファシスモードの前記差動信号の振幅との比に相当する値に設定され、前記第3の抵抗値と前記第5の抵抗値との合成抵抗を示す第1の出力抵抗値と、前記第4の抵抗値と前記第6の抵抗値との合成抵抗を示す第2の出力抵抗値と、の差は、前記第1の差動抵抗値と前記第2の差動抵抗値との差に相当する値に設定される半導体装置。前記第1の電源端子と前記第2の出力端子との間に設けられ、前記第1の駆動部と同じ回路構成を有すると共に前記第1の駆動部と相補的に導通状態に制御される第3の駆動部と、前記第2の電源端子と前記第1の出力端子との間に設けられ、前記第2の駆動部と同じ回路構成を有すると共に前記第2の駆動部と相補的に導通状態に制御される第4の駆動部と、を有する請求項1に記載の半導体装置。前記可変抵抗は、前記第1、第2の出力端子の間に直列に接続される第1のスイッチ回路と、第1のブリッジ抵抗と、前記第1、第2の出力端子の間に直列に接続される第2のスイッチ回路と、第2のブリッジ抵抗と、を有し、前記第1のブリッジ抵抗は、前記第1の抵抗値を有し前記第2のブリッジ抵抗は、前記第1のブリッジ抵抗との合成抵抗が前記第2の抵抗値となる抵抗値を有し、前記第1のスイッチ回路は、前記エンファシスモード及び前記非エンファシスモードにおいて導通状態に制御され、前記第2のスイッチ回路は、前記エンファシスモードにおいて導通状態に制御され、前記非エンファシスモードにおいて非導通状態に制御される請求項2に記載の半導体装置。前記第1の駆動部は、前記第1の電源端子と前記第1の出力端子との間に直列に接続される第1のスイッチトランジスタと、第1の抵抗と、を有する第1の出力設定部と、前記第1の電源端子と前記第1の出力端子との間に直列に接続される第2のスイッチトランジスタと、第2の抵抗と、を有する第2の出力設定部と、を有し、前記第1の抵抗は、前記第2の抵抗との合成抵抗が前記第3の抵抗値となる抵抗値を有し、前記第2の抵抗は、前記第4の抵抗値を有し、前記第1のスイッチトランジスタは、前記エンファシスモード及び前記非エンファシスモードにおいて導通状態に制御され、前記第2のスイッチトランジスタは、前記エンファシスモードにおいて導通状態に制御され、前記非エンファシスモードにおいて非導通状態に制御され、前記第2の駆動部は、前記第2の電源端子と前記第1の出力端子との間に直列に接続される第3のスイッチトランジスタと、第3の抵抗と、を有する第3の出力設定部と、前記第2の電源端子と前記第1の出力端子との間に直列に接続される第4のスイッチトランジスタと、第4の抵抗と、を有する第4の出力設定部と、を有し、前記第3の抵抗は、前記第4の抵抗との合成抵抗が前記第5の抵抗値となる抵抗値を有し、前記第4の抵抗は、前記第6の抵抗値を有し、前記第3のスイッチトランジスタは、前記エンファシスモード及び前記非エンファシスモードにおいて導通状態に制御され、前記第4のスイッチトランジスタは、前記エンファシスモードにおいて導通状態に制御され、前記非エンファシスモードにおいて非導通状態に制御される請求項2又は3に記載の半導体装置。前記第1、第2の抵抗は、前記第1の駆動部と前記第4の駆動部とで共通に利用され、前記第3、第4の抵抗は、前記第2の駆動部と前記第3の駆動部とで共通に利用される請求項4に記載の半導体装置。前記可変抵抗は、前記第1、第2の出力端子の間に接続される可変抵抗トランジスタと、前記エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を前記第1の抵抗値とする第1の抵抗設定電圧を与え、前記非エンファシスモードにおいて前記可変抵抗トランジスタのゲートに前記可変抵抗トランジスタのソースドレイン間の抵抗値を前記第2の抵抗値とする第2の抵抗設定電圧を与える抵抗制御部と、を有する請求項2に記載の半導体装置。前記第1の抵抗設定電圧と前記第2の抵抗設定電圧とを生成する制御電圧生成部を有し、前記電圧制御電圧生成部は、ソースドレイン間電流と、前記抵抗設定トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第1の抵抗値と等しくなる第1のソース電流と第2のソースドレイン間電圧とが印加される第1の抵抗設定トランジスタと、ソースドレイン間電流と、前記抵抗設定トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第2の抵抗値と等しくなる第2のソース電流と第2のソースドレイン間電圧とが印加される第2の抵抗設定トランジスタと、を有し、前記第1の抵抗設定トランジスタのゲート電圧を前記第1の抵抗設定電圧として出力し、前記第2の抵抗設定トランジスタのゲート電圧を前記第2の抵抗設定電圧として出力する請求項6に記載の半導体装置。前記第1の駆動部は、前記第1の電源端子と前記第1の出力端子との間に接続される第1の駆動トランジスタと、前記エンファシスモードにおいて前記第1の駆動トランジスタのゲートに前記第1の駆動トランジスタのソースドレイン間の抵抗値を前記第3の抵抗値とする第3の抵抗設定電圧を与え、前記非エンファシスモードにおいて前記第1の駆動トランジスタのゲートに前記第1の駆動トランジスタのソースドレイン間の抵抗値を前記第4の抵抗値とする第4の抵抗設定電圧を与える第1の駆動状態制御部と、を有し、前記第2の駆動部は、前記第2の電源端子と前記第2の出力端子との間に接続される第2の駆動トランジスタと、前記エンファシスモードにおいて前記第2の駆動トランジスタのゲートに前記第2の駆動トランジスタのソースドレイン間の抵抗値を前記第5の抵抗値とする第5の抵抗設定電圧を与え、前記非エンファシスモードにおいて前記第2の駆動トランジスタのゲートに前記第2の駆動トランジスタのソースドレイン間の抵抗値を前記第6の抵抗値とする第6の抵抗設定電圧を与える第2の駆動状態制御部と、を有する請求項2又は6に記載の半導体装置。前記第3の抵抗設定電圧と前記第4の抵抗設定電圧とを生成する制御電圧生成部を有し、前記電圧制御電圧生成部は、ソースドレイン間電流と、前記抵抗設定トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第3の抵抗値と等しくなる第3のソース電流と第3のソースドレイン間電圧とが印加される第3の抵抗設定トランジスタと、ソースドレイン間電流と、前記抵抗設定トランジスタのソースドレイン間の電圧と、から算出される抵抗値が前記第4の抵抗値と等しくなる第4のソース電流と第4のソースドレイン間電圧とが印加される第4の抵抗設定トランジスタと、を有し、前記第3の抵抗設定トランジスタのゲート電圧を前記第3の抵抗設定電圧として出力し、前記第4の抵抗設定トランジスタのゲート電圧を前記第4の抵抗設定電圧として出力する請求項8に記載の半導体装置。前記第1の駆動トランジスタと前記第2の駆動トランジスタは、同じ導電型のトランジスタにより構成される請求項8に記載の半導体装置。前記第1の駆動トランジスタは、第1の導電型のトランジスタで構成され、前記第2の駆動トランジスタは、第2の導電型のトランジスタで構成される請求項8に記載の半導体装置。負荷抵抗が接続される第1、第2の出力端子と、前記第1の出力端子と前記第2の出力端子との間に設けられる可変抵抗と、第1の電源端子と前記第1の出力端子との間に設けられる第1の駆動部と、第2の電源端子と前記第2の出力端子との間に設けられ、前記第1の駆動部と共に導通状態に制御される第2の駆動部と、前記第1の電源端子と前記第2の出力端子との間に設けられ、前記第1の駆動部と相補的に導通状態に制御される第3の駆動部と、前記第2の電源端子と前記第1の出力端子との間に設けられ、前記第3の駆動部と共に導通状態に制御される第4の駆動部と、前記可変抵抗と、前記第1から第4の駆動部とを、前記第1、第2の出力端子から出力される差動信号の振幅を大きくするエンファシスモードと、前記差動信号の振幅を小さくする非エンファシスモードと、のいずれかのモードで制御する制御部と、を有し、前記第1から第4の駆動部は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて出力インピーダンスを大きくしながら、いずれのモードにおいても略一定の電流を流し、前記可変抵抗は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて前記負荷抵抗に流れる電流が小さくなるように抵抗値を可変する半導体装置。しかしながら、特許文献1~3では、エンファシスモードと、非エンファシスモードとにおいて、Hブリッジ回路を構成する駆動部のインピーダンスと、内部抵抗と負荷抵抗との合成抵抗と、の合計値が異なる。つまり、特許文献1~3では、エンファシスモードと、非エンファシスモードとにおいて、駆動回路を介して電源端子から接地端子に流れる電流が可変する。そのため、特許文献1~3に記載の駆動回路を利用した場合、エンファシスモードと非エンファシスモードとを切り換えることで駆動回路において消費される消費電流が増減する。このような消費電流の変動は、電源電圧の変動を生じさせる。VML信号を扱う駆動回路では、電源端子と第1の出力端子との間の抵抗値と、第1の出力端子と第2の出力端子の間の抵抗値と、第2の出力端子と接地端子との間の抵抗値と、の3つの抵抗値により電源電圧を分圧した電圧により出力信号の電圧レベルを設定する。そのため、VML信号を扱う駆動回路では、信号レベルが電源電圧の変動によって変動することで出力信号のジッタ特性が悪化する問題がある。本発明にかかる半導体装置の一態様は、負荷抵抗が接続され、差動信号を出力する第1、第2の出力端子と、前記第1の出力端子と前記第2の出力端子との間に設けられ、抵抗値を、エンファシスモードにおいて第1の抵抗値とし、非エンファシスモードにおいて前記第1の抵抗値よりも小さな第2の抵抗値とする可変抵抗と、第1の電源端子と前記第1の出力端子との間に設けられ、出力インピーダンスを、エンファシスモードにおいて第3の抵抗値とし、非エンファシスモードにおいて前記第3の抵抗値よりも大きな第4の抵抗値とする第1の駆動部と、第2の電源端子と前記第2の出力端子との間に設けられ、出力インピーダンスを、エンファシスモードにおいて第5の抵抗値とし、非エンファシスモードにおいて前記第5の抵抗値よりも大きな第6の抵抗値とする第2の駆動部と、入力信号に応じて前記第1、第2の駆動部の導通状態を制御すると共に、前記エンファシスモードと前記非エンファシスモードとにおいて前記第1、第2の駆動部の前記出力インピーダンスと前記可変抵抗の抵抗値を切り換える制御部と、を有し、前記第1、第2の抵抗値は、前記第1の抵抗値と前記負荷抵抗との合成抵抗となる第1の差動抵抗値と、前記第2の抵抗値と前記負荷抵抗との合成抵抗となる第2の差動抵抗値と、の比が、前記エンファシスモードの前記差動信号の振幅と前記非エンファシスモードの前記差動信号の振幅との比に相当する値に設定され、前記第3の抵抗値と前記第5の抵抗値との合成抵抗を示す第1の出力抵抗値と、前記第4の抵抗値と前記第6の抵抗値との合成抵抗を示す第2の出力抵抗値と、の差は、前記第1の差動抵抗値と前記第2の差動抵抗値との差に相当する値に設定される。本発明にかかる半導体装置の別の態様は、負荷抵抗が接続される第1、第2の出力端子と、前記第1の出力端子と前記第2の出力端子との間に設けられる可変抵抗と、第1の電源端子と前記第1の出力端子との間に設けられる第1の駆動部と、第2の電源端子と前記第2の出力端子との間に設けられ、前記第1の駆動部と共に導通状態に制御される第2の駆動部と、前記第1の電源端子と前記第2の出力端子との間に設けられ、前記第1の駆動部と相補的に導通状態に制御される第3の駆動部と、前記第2の電源端子と前記第1の出力端子との間に設けられ、前記第3の駆動部と共に導通状態に制御される第4の駆動部と、前記可変抵抗と、前記第1から第4の駆動部とを、前記第1、第2の出力端子から出力される差動信号の振幅を大きくするエンファシスモードと、前記差動信号の振幅を小さくする非エンファシスモードと、のいずれかのモードで制御する制御部と、を有し、前記第1から第4の駆動部は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて出力インピーダンスを大きくしながら、いずれのモードにおいても略一定の電流を流し、前記可変抵抗は、前記エンファシスモードから前記非エンファシスモードへの切り換えに応じて前記負荷抵抗に流れる電流が小さくなるように抵抗値を可変する。本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードとにおいて、第1から第4の駆動部のうち導通状態となっている駆動部及び可変抵抗を構成する複数の抵抗と負荷抵抗との合成抵抗の抵抗値が一定に維持される。これにより、本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードにおいて第1の電源端子から第2の電源端子に流れる電流を一定に維持し、電源電圧の変動を抑制することができる。本発明にかかる半導体装置では、エンファシスモードと非エンファシスモードとの切り換えに伴う電源電圧の変動を抑制して出力信号のジッタ特性を向上させることができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる半導体装置1のブロック図を図1に示す。図1では、半導体装置のうち本発明が対象とする駆動回路及び駆動回路を制御する制御部を示した。つまり、半導体装置1は、図示しないブロックとして駆動回路以外の他の回路を多数有する。図1に示すように、半導体装置1は、第1の駆動部10、第2の駆動部11、第3の駆動部20、第4の駆動部21、可変抵抗30、制御部40を有する。また、半導体装置1は、第1の出力端子OUTa、第2の出力端子OUTbを有する。そして、半導体装置1は、第1の出力端子OUTa及び第2の出力端子OUTbを介して入力信号に対応した振幅を有する差動信号を出力する。この差動信号は、受信回路RXに伝達される。この受信回路RXは、差動信号を受信するために終端抵抗例えば、負荷抵抗RLを有する。第1の駆動部10は、第1の電源端子例えば、電源電圧VCCが与えられる電源端子であって、以下電源端子VCCとも称すと第1の出力端子OUTaとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第3の抵抗値とし、非エンファシスモードにおいて第3の抵抗値よりも大きな第4の抵抗値とする。より具体的には、第1の駆動部10は、第1の出力設定部12及び第2の出力設定部14を有する。第1の出力設定部12は、電源端子VCCと第1の出力端子OUTaとの間に直列に接続される第1のスイッチトランジスタMPa1と、第1の抵抗RPa1と、を有する。第2の出力設定部14は、電源端子VCCと第1の出力端子OUTaとの間に直列に接続される第2のスイッチトランジスタMPb1と、第2の抵抗RPb1と、を有する。第1のスイッチトランジスタMPa1及び第2のスイッチトランジスタMPb1は、PMOSトランジスタにより形成される。第1のスイッチトランジスタMPa1のゲートには、制御部40が出力する出力制御信号SHPaが入力される。第2のスイッチトランジスタMPb1のゲートには、制御部40が出力する出力制御信号SHPbが入力される。そして、第1の抵抗RPa1は、第3の抵抗値を有する。この第3の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第1の駆動部10の出力インピーダンスである。第2の抵抗RPb1は、第1の抵抗RPa1との合成抵抗が第4の抵抗値となる抵抗値を有する。この第4の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第1の駆動部10の出力インピーダンスである。また、第1のスイッチトランジスタMPa1は、出力制御信号SHPaに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第2のスイッチトランジスタMPb1は、出力制御信号SHPbに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。第2の駆動部11は、第2の電源端子例えば、接地電圧VSSが与えられる接地端子であって、以下接地端子VSSとも称すと第2の出力端子OUTbとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第5の抵抗値とし、非エンファシスモードにおいて第5の抵抗値よりも大きな第6の抵抗値とする。より具体的には、第2の駆動部11は、第2の出力設定部13及び第4の出力設定部15を有する。第2の出力設定部13は、接地端子VSSと第2の出力端子OUTbとの間に直列に接続される第3のスイッチトランジスタMNa1と、第3の抵抗RNa1と、を有する。第4の出力設定部15は、接地端子VSSと第2の出力端子OUTbとの間に直列に接続される第4のスイッチトランジスタMNb1と、第4の抵抗RNb1と、を有する。第3のスイッチトランジスタMNa1及び第4のスイッチトランジスタMNb1は、NMOSトランジスタにより形成される。第3のスイッチトランジスタMNa1のゲートには、制御部40が出力する出力制御信号SHNaが入力される。第4のスイッチトランジスタMNb1のゲートには、制御部40が出力する出力制御信号SHNbが入力される。そして、第3の抵抗RNa1は、第5の抵抗値を有する。この第5の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第2の駆動部11の出力インピーダンスである。第4の抵抗RNb1は、第3の抵抗RNa1との合成抵抗が第6の抵抗値となる抵抗値を有する。この第6の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第2の駆動部11の出力インピーダンスである。また、第3のスイッチトランジスタMNa1は、出力制御信号SHNaに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第4のスイッチトランジスタMNb1は、出力制御信号SHNbに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。第3の駆動部20は、電源端子VCCと第1の出力端子OUTaとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第7の抵抗値とし、非エンファシスモードにおいて第7の抵抗値よりも大きな第8の抵抗値とする。より具体的には、第3の駆動部20は、第5の出力設定部22及び第6の出力設定部24を有する。第5の出力設定部22は、電源端子VCCと第1の出力端子OUTaとの間に直列に接続される第5のスイッチトランジスタMPa2と、第5の抵抗RPa2と、を有する。第6の出力設定部24は、電源端子VCCと第1の出力端子OUTaとの間に直列に接続される第6のスイッチトランジスタMPb2と、第6の抵抗RPb2と、を有する。第5のスイッチトランジスタMPa2及び第6のスイッチトランジスタMPb2は、PMOSトランジスタにより形成される。第5のスイッチトランジスタMPa2のゲートには、制御部40が出力する出力制御信号SLPaが入力される。第6のスイッチトランジスタMPb2のゲートには、制御部40が出力する出力制御信号SLPbが入力される。そして、第5の抵抗RPa2は、第7の抵抗値を有する。この第7の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第3の駆動部20の出力インピーダンスである。第6の抵抗RPb2は、第6の抵抗RPb2との合成抵抗が第8の抵抗値となる抵抗値を有する。この第8の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第3の駆動部20の出力インピーダンスである。また、第5のスイッチトランジスタMPa2は、出力制御信号SLPaに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第6のスイッチトランジスタMPb2は、出力制御信号SLPbに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。つまり、第3の駆動部20は、第1の駆動部10と同じ回路構成を有する。しかし、第3の駆動部20に入力される出力制御信号SLPa、SLPbは、第1の駆動部10に入力される出力制御信号SHPa、SHPbと異なる。この出力制御信号SLPa、SLPbは、例えば、入力信号がロウレベルである場合に第3の駆動部20を活性化させ、入力信号がハイレベルである場合に第3の駆動部20を非活性化する信号である。一方、出力制御信号SHPa、SHPbは、例えば、入力信号がハイレベルである場合に第1の駆動部10を活性化させ、入力信号がロウレベルである場合に第1の駆動部10を非活性化する信号である。つまり、第3の駆動部20は、第1の駆動部10とは相補的に制御される回路である。第4の駆動部21は、接地端子VSSと第2の出力端子OUTbとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第9の抵抗値とし、非エンファシスモードにおいて第5の抵抗値よりも大きな第10の抵抗値とする。より具体的には、第4の駆動部21は、第7の出力設定部23及び第8の出力設定部25を有する。第7の出力設定部23、接地端子VSSと第2の出力端子OUTbとの間に直列に接続される第7のスイッチトランジスタMNa2と、第7の抵抗RNa2と、を有する。第8の出力設定部25は、接地端子VSSと第2の出力端子OUTbとの間に直列に接続される第8のスイッチトランジスタMNb2と、第8の抵抗RNb2と、を有する。第7のスイッチトランジスタMNa2及び第8のスイッチトランジスタMNb2は、NMOSトランジスタにより形成される。第7のスイッチトランジスタMNa2のゲートには、制御部40が出力する出力制御信号SLNaが入力される。第8のスイッチトランジスタMNb2のゲートには、制御部40が出力する出力制御信号SLNbが入力される。そして、第7の抵抗RNa2は、第9の抵抗値を有する。この第9の抵抗値は、差動信号に対してエンファシス処理を施すエンファシスモードにおける第4の駆動部21の出力インピーダンスである。第8の抵抗RNb2は、第7の抵抗RNa2との合成抵抗が第10の抵抗値となる抵抗値を有する。この第10の抵抗値は、差動信号に対してエンファシス処理を施さない非エンファシスモードにおける第4の駆動部21の出力インピーダンスである。また、第7のスイッチトランジスタMNa2は、出力制御信号SLNaに応じてエンファシスモード及び非エンファシスモードのいずれのモードにおいても導通状態に制御される。第8のスイッチトランジスタMNb2は、出力制御信号SLNbに応じてエンファシスモードにおいて導通状態に制御され、非エンファシスモードにおいて非導通状態に制御される。つまり、第4の駆動部21は、第2の駆動部11と同じ回路構成を有する。しかし、第4の駆動部21に入力される出力制御信号SLNa、SLNbは、第2の駆動部11に入力される出力制御信号SHNa、SHNbと異なる。この出力制御信号SLNa、SLNbは、例えば、入力信号がロウレベルである場合に第4の駆動部21を活性化させ、入力信号がハイレベルである場合に第4の駆動部21を非活性化する信号である。一方、出力制御信号SHNa、SHNbは、例えば、入力信号がハイレベルである場合に第2の駆動部11を活性化させ、入力信号がロウレベルである場合に第2の駆動部11を非活性化する信号である。つまり、第4の駆動部21は、第2の駆動部11とは相補的に制御される回路である。可変抵抗30は、第1の出力端子OUTaと第2の出力端子OUTbとの間に設けられ、抵抗値を、エンファシスモードにおいて第1の抵抗値とし、非エンファシスモードにおいて第1の抵抗値よりも小さな第2の抵抗値とする。可変抵抗30は、制御部40が出力するスイッチ制御信号SP1、SP2、SN1、SN2に応じて抵抗値を第1の抵抗値と第2の抵抗値との間で切り換える。より具体的には、可変抵抗30は、第1のスイッチ回路31、第2のスイッチ回路32、第1のブリッジ抵抗、第2のブリッジ抵抗を有する。第1のスイッチ回路31と第1のブリッジ抵抗は、第1の出力端子OUTaと第2の出力端子OUTbとの間に直列に接続される。ここで、図1に示す例では、第1のブリッジ抵抗は、ブリッジ抵抗Ra1とブリッジ抵抗Ra2の2つ抵抗により構成される。また、第1のスイッチ回路31は、PMOSトランジスタSMP1及びNMOSトランジスタSMN1を有する。PMOトランジスタSMP1のゲートにはスイッチ制御信号SP1が入力される。NMOSトランジスタSMN1のゲートにはスイッチ制御信号SN1が入力される。このスイッチ制御信号SP1とスイッチ制御信号SN1は、互いに反転した論理レベルの信号である。そして、PMOSトランジスタSMP1及びNMOSトランジスタSMN1は、トランスファゲート回路を構成する。そして、第1のスイッチ回路31の一方の端子と第1の出力端子OUTaとの間にブリッジ抵抗Ra1が設けられ、第1のスイッチ回路31の他方の端子と第2の出力端子OUTbとの間にブリッジ抵抗Ra2が設けられる。第2のスイッチ回路32と第2のブリッジ抵抗は、第1の出力端子OUTaと第2の出力端子OUTbとの間に直列に接続される。ここで、図1に示す例では、第2のブリッジ抵抗は、ブリッジ抵抗Rb1とブリッジ抵抗Rb2の2つ抵抗により構成される。また、第2のスイッチ回路32は、PMOSトランジスタSMP2及びNMOSトランジスタSMN2を有する。PMOトランジスタSMP2のゲートにはスイッチ制御信号SP2が入力される。NMOSトランジスタSMN2のゲートにはスイッチ制御信号SN2が入力される。このスイッチ制御信号SP2とスイッチ制御信号SN2は、互いに反転した論理レベルの信号である。そして、PMOSトランジスタSMP2及びNMOSトランジスタSMN2は、トランスファゲート回路を構成する。そして、第2のスイッチ回路32の一方の端子と第1の出力端子OUTaとの間にブリッジ抵抗Rb2が設けられ、第2のスイッチ回路32の他方の端子と第2の出力端子OUTbとの間にブリッジ抵抗Rb2が設けられる。なお、スイッチ制御信号SP1、SN1は、少なくとも半導体装置1が差動信号を出力している期間において第1のスイッチ回路31を導通した状態に維持する信号である。一方、スイッチ制御信号SP2、SN2は、半導体装置1を非エンファシスモードで動作させる期間において第2のスイッチ回路32を導通状態とし、半導体装置1をエンファシスモードで動作させる期間において第2のスイッチ回路32を非導通状態とする信号である。制御部40は、入力信号に応じて第1の駆動部10、第2の駆動部11、第3の駆動部20及び第4の駆動部21の導通状態を制御すると共に、エンファシスモードと非エンファシスモードとにおいて第1の駆動部10、第2の駆動部11、第3の駆動部20及び第4の駆動部21の出力インピーダンスと可変抵抗30の抵抗値を切り換える。より具体的には、制御部40は、入力信号の論理レベルが切り替った場合に、その後の1サイクルの期間においてエンファシスモードで第1の駆動部10、第2の駆動部11、第3の駆動部20、第4の駆動部21及び可変抵抗30を制御する。また、制御部40は、入力信号の論理レベルが同一の期間が1サイクル以上連続した場合には、2サイクル目以降の期間において、非エンファシスモードで第1の駆動部10、第2の駆動部11、第3の駆動部20、第4の駆動部21及び可変抵抗30を制御する。なお、エンファシスモードによる制御を行う入力信号のサイクル数は、製品の仕様等により適宜設定することができる。また、実施の形態1では、エンファシスモードにおける差動信号の振幅レベルを1つとしたが、エンファシスモード中に差動信号の振幅レベルを複数の段階に分けて制御しても良い。続いて、半導体装置1の動作について説明する。まず、エンファシスモードと非エンファシスモードにおける半導体装置1の回路の状態について説明する。以下の説明では、説明を簡単にするために、相補的に導通状態となる駆動部のうち第1の駆動部10及び第2の駆動部11の回路を例に各モードにおける回路の状態について説明する。図2にエンファシスモードにおける半導体装置1の等価回路図を示す。図2に示すように、エンファシスモードでは、第1のスイッチトランジスタMPa1及び第2のスイッチトランジスタMPb1が導通状態に制御される。これにより、第1の駆動部10では、第1の抵抗RPa1及び第2の抵抗RPb1が有効になる。つまり、エンファシスモードにおける第1の駆動部10の出力インピーダンスである第3の抵抗値RPaは、第1の抵抗RPa1及び第2の抵抗RPb1の合成抵抗となる。また、エンファシスモードでは、第3のスイッチトランジスタMNa1及び第4のスイッチトランジスタMNb1が導通状態に制御される。これにより、第2の駆動部11では、第3の抵抗RNa1及び第4の抵抗RNb1が有効になる。つまり、エンファシスモードにおける第2の駆動部11の出力インピーダンスである第5の抵抗値RNaは、第3の抵抗RNa1及び第4の抵抗RNb1の合成抵抗となる。また、エンファシスモードでは、可変抵抗30の第1のスイッチ回路31は導通状態に制御され、第2のスイッチ回路32は非導通状態に制御される。これにより、可変抵抗30では、第1のブリッジ抵抗を構成するブリッジ抵抗Ra1、Ra2が有効になる。そして、可変抵抗30の抵抗値は、第1のブリッジ抵抗の抵抗値と等しくなる。つまり、エンファシスモードにおける可変抵抗30の抵抗値である第1の抵抗値RMaは、ブリッジ抵抗Ra1、Ra2の合成抵抗第1のブリッジ抵抗の抵抗値となる。また、第1の出力端子OUTaと第2の出力端子OUTbとの間の抵抗値は、第1の抵抗値RMaと負荷抵抗RLの抵抗値との合成抵抗つまり、2つの抵抗を並列接続した抵抗値となる。ここで、エンファシスモードにおける差動信号の振幅Va2について説明する。図2に示すように、エンファシスモードでは、第1の駆動部10に電流Ia1が流れ、第2の駆動部11に電流Ia3が流れ、可変抵抗30に電流Ia22が流れ、負荷抵抗RLに電流Ia21が流れる。ここで、各電流の関係は、1式で示すことができる。また、電流Ia21と電流Ia22には2式の関係を有する。そして、1式及び2式より、電源端子VCCと第1の出力端子OUTaとの間の電圧Va1、第1の電源端子OUTaと第2の出力端子OUTbとの間の電圧Va2、第2の出力端子OUTbと接地端子VSSとの間の電圧Va3は、それぞれ3~5式で示すことができる。なお、電圧Va2がエンファシスモードにおける差動信号の振幅に相当する。続いて、図3に非エンファシスモードにおける半導体装置1の等価回路図を示す。図3に示すように、非エンファシスモードでは、第1のスイッチトランジスタMPa1は導通状態に制御され、第2のスイッチトランジスタMPb1は非導通状態に制御される。これにより、第1の駆動部10では、第1の抵抗RPa1が有効になり、第2の抵抗RPb1が無効になる。つまり、非エンファシスモードにおける第1の駆動部10の出力インピーダンスである第4の抵抗値RPbは、第1の抵抗RPa1の抵抗値となる。また、非エンファシスモードでは、第3のスイッチトランジスタMNa1は導通状態に制御され、第4のスイッチトランジスタMNb1は非導通状態に制御される。これにより、第2の駆動部11では、第3の抵抗RNa1が有効になり、第4の抵抗RNb1が無効になる。つまり、非エンファシスモードにおける第2の駆動部11の出力インピーダンスである第6の抵抗値RNbは、第3の抵抗RNa1の抵抗値となる。また、非エンファシスモードでは、可変抵抗30の第1のスイッチ回路31及び第2のスイッチ回路32は導通状態に制御される。これにより、可変抵抗30では、第1のブリッジ抵抗を構成するブリッジ抵抗Ra1、Ra2と、第2のブリッジ抵抗を構成するブリッジ抵抗Rb1、Rb2と、が有効になる。そして、可変抵抗30の抵抗値は、第1のブリッジ抵抗と第2のブリッジ抵抗の合成抵抗と等しくなる。つまり、非エンファシスモードにおける可変抵抗30の抵抗値である第2の抵抗値RMbは、ブリッジ抵抗Ra1、Ra2の合成抵抗第1のブリッジ抵抗と、ブリッジ抵抗Rb1、Rb2の合成抵抗第2のブリッジ抵抗と、の合成抵抗となる。また、第1の出力端子OUTaと第2の出力端子OUTbとの間の抵抗値は、第2の抵抗値RMbと負荷抵抗RLの抵抗値との合成抵抗つまり、2つの抵抗を並列接続した抵抗値となる。ここで、非エンファシスモードにおける差動信号の振幅Va2について説明する。図3に示すように、非エンファシスモードでは、第1の駆動部10に電流Ib1が流れ、第2の駆動部11に電流Ib3が流れ、可変抵抗30に電流Ib22が流れ、負荷抵抗RLに電流Ib21が流れる。ここで、各電流の関係は、6式で示すことができる。また、電流Ib21と電流Ib22には7式の関係を有する。そして、6式及び7式より、電源端子VCCと第1の出力端子OUTaとの間の電圧Vb1、第1の電源端子OUTaと第2の出力端子OUTbとの間の電圧Vb2、第2の出力端子OUTbと接地端子VSSとの間の電圧Vb3は、それぞれ8~10式で示すことができる。なお、電圧Vb2が非エンファシスモードにおける差動信号の振幅に相当する。ここで、実施の形態1にかかる半導体装置1におけるエンファシスモード時の差動信号の振幅Va2と非エンファシスモード時の差動信号の振幅Vb2との関係についてさらに詳細に説明する。実施の形態1にかかる半導体装置1では、エンファシスモードにおける第1の駆動部10の第3の抵抗値RPaと、非エンファシスモードにおける第1の駆動部10の第4の抵抗値RPbとが11式により表される関係を有する。エンファシスモードにおける第2の駆動部11の第5の抵抗値RNaと、非エンファシスモードにおける第2の駆動部11の第6の抵抗値RNbとが12式により表される関係を有する。エンファシスモードにおける可変抵抗30の第1の抵抗値RMaと、非エンファシスモードにおける可変抵抗30の第2の抵抗値RMbとが13式により表される関係を有する。ここで、実施の形態1にかかる半導体装置1では、エンファシスモードの差動信号の振幅Va2と非エンファシスモードの差動信号の振幅Vb2とを、可変抵抗30の抵抗値と負荷抵抗RLの抵抗値によって設定する。より具体的には、半導体装置1では、エンファシスモードの差動信号の振幅Va2と非エンファシスモードの差動信号の振幅Vb2とを、14式の関係によって決定する。つまり、実施の形態1にかかる半導体装置1は、第1の抵抗値RMa及び第2の抵抗値RMbを、第1の抵抗値RMaと負荷抵抗RLとの合成抵抗例えば、並列抵抗となる第1の差動抵抗値RDSaと、第2の抵抗値RMbと負荷抵抗RLとの合成抵抗例えば、並列抵抗となる第2の差動抵抗値RDSbと、の比が、エンファシスモードの差動信号の振幅Va2と非エンファシスモードの差動信号の振幅Vb2との比に相当する値に設定する。一方、エンファシスモードにおける第3の抵抗値RPa及び第5の抵抗値RNaと、非エンファシスモードにおける第4の抵抗値RPb及び第6の抵抗値RNbとを、15式を満たすような値で設定する。つまり、実施の形態1にかかる半導体装置1は、第3の抵抗値RPaと第5の抵抗値RNaとの合成抵抗を示す第1の出力抵抗値RDaと、第4の抵抗値RPbと第6の抵抗値RNbとの合成抵抗を示す第2の出力抵抗値RDbと、の差を、第1の差動抵抗値RDSaと第2の差動抵抗値RDSbとの差に相当する値に設定する。エンファシスモードから非エンファシスモードへと切り換えた場合、第1の出力端子OUTaと第2の出力端子OUTbとの間の抵抗値が第1の差動抵抗値RDSaから第2の差動抵抗値RDSbへと変化する。しかし、15式に基づき第1の抵抗値から第6の抵抗値を設定することで、第1の差動抵抗値RDSaと第2の差動抵抗値RDSbとの抵抗値の差は、第1の出力抵抗値RDaと第2の出力抵抗値RDbとの差により補われる。つまり、半導体装置1では、エンファシスモードと非エンファシスモードとのいずれのモードにおいても第1の出力端子OUTaと第2の出力端子OUTbとの間の抵抗値を一定に維持し、エンファシスモードにおいて半導体装置1に流れる電流Ia1=Ia3と、非エンファシスモードにおいて流れる電流Ib1=Ib3と、の間の変動を抑制することができる。なお、エンファシスモードにおける電流Ia1と、非エンファシスモードにおける電流Ib1と、の差はゼロとすることが理想であるが、これら2つの電流との間に数程度の差があっても良い。言い換えると、電流Ia1と電流Ib1との誤差は、電流Ia1と電流Ib1との誤差に起因した電源電圧変動が許容できる範囲であれば良い。続いて、実施の形態1にかかる半導体装置1の動作について説明する。図4に半導体装置1の動作を示すタイミングチャートを示す。以下の説明では、入力信号の1つの値を送信する期間の単位をサイクルと称す。図4に示すように、半導体装置1は、入力信号の信号レベルがハイレベルを示す場合は、第1の出力端子OUTaの電圧を第2の出力端子OUTbの電圧よりも高くし、入力信号の信号レベルがロウレベルを示す場合は、第1の出力端子OUTaの電圧を第2の出力端子OUTbの電圧よりも高くする。また、半導体装置1は、入力信号の信号レベルが切り替った最初のサイクルは、エンファシスモードで第1の駆動部10から第4の駆動部21を制御する。一方、半導体装置1は、入力信号において同一の信号レベルが2サイクル以上継続した場合は、2サイクル目以降の期間は非エンファシスモードで第1の駆動部10から第4の駆動部21を制御する。図4に示す例では、半導体装置1の制御部40がエンファシスモードで第1の駆動部10から第4の駆動部21を制御する期間にTeの符号を付し、非エンファシスモードで第1の駆動部10から第4の駆動部21を制御する期間にTnの符号を付した。図4に示すように、半導体装置1は、入力信号がハイレベルの期間は、出力制御信号SHPaをロウレベル、出力制御信号SHNaをハイレベルとし、出力制御信号SLPa、SLPbをロウレベル、出力制御信号SHNa、SHNbをハイレベルとする。これにより、入力信号がハイレベルの期間は、第1の駆動部10及び第2の駆動部11が導通状態活性状態となり、第3の駆動部20及び第4の駆動部21が非導通状態非活性状態となる。さらに、半導体装置1は、入力信号がハイレベルである期間において、スイッチ制御信号SP1をロウレベル、かつ、スイッチ制御信号SN1をハイレベルとする。これにより、可変抵抗30の第1のスイッチ回路31が導通状態なり、ブリッジ抵抗Ra1、Ra2が有効になる。そして、半導体装置1は、入力信号がハイレベルの期間中の期間Teにおいて出力制御信号SHPbをロウレベル、かつ、出力制御信号SHNbをハイレベルとし、期間Tnにおいては出力制御信号SHPbをハイレベル、かつ、出力制御信号SHNbをロウレベルとする。また、半導体装置1は、入力信号がハイレベルの期間中の期間Teにおいてスイッチ制御信号SP2をロウレベル、かつ、スイッチ制御信号SN2をハイレベルとし、期間Tnにおいてはスイッチ制御信号SP2をハイレベル、かつ、スイッチ制御信号SN2をロウレベルとする。これにより、半導体装置1は、入力信号がハイレベルの期間中の期間Teにおいては、第1の駆動部10、第2の駆動部11の出力インピーダンスを小さくし、かつ、可変抵抗30の抵抗値を大きくし、入力信号がハイレベルの期間中の期間Teにおいては、第1の駆動部10、第2の駆動部11の出力インピーダンスを大きくし、かつ、可変抵抗30の抵抗値を小さくする。そして、このように抵抗値を変化させることで、半導体装置1は、期間Teにおける差動信号の振幅Va2を、期間Tnにおける差動信号の振幅Vb2よりも大きくするエンファシス処理を実現する。一方、図4に示すように、半導体装置1は、入力信号がロウレベルの期間は、出力制御信号SLPaをロウレベル、出力制御信号SLNaをハイレベルとし、出力制御信号SHPa、SHPbをハイレベル、出力制御信号SHNa、SHNbをロウレベルとする。これにより、入力信号がロウレベルの期間は、第3の駆動部20及び第4の駆動部21が導通状態活性状態となり、第1の駆動部10及び第2の駆動部11が非導通状態非活性状態となる。さらに、半導体装置1は、入力信号がロウレベルである期間において、スイッチ制御信号SP1をロウレベル、かつ、スイッチ制御信号SN1をハイレベルとする。これにより、可変抵抗30の第1のスイッチ回路31が導通状態なり、ブリッジ抵抗Ra1、Ra2が有効になる。そして、半導体装置1は、入力信号がロウレベルの期間中の期間Teにおいて出力制御信号SLPbをロウレベル、かつ、出力制御信号SLNbをハイレベルとし、期間Tnにおいては出力制御信号SLPbをハイレベル、かつ、出力制御信号SLNbをロウレベルとする。また、半導体装置1は、入力信号がロウレベルの期間中の期間Teにおいてスイッチ制御信号SP2をロウレベル、かつ、スイッチ制御信号SN2をハイレベルとし、期間Tnにおいてはスイッチ制御信号SP2をハイレベル、かつ、スイッチ制御信号SN2をロウレベルとする。これにより、半導体装置1は、入力信号がロウレベルの期間中の期間Teにおいては、第3の駆動部20、第4の駆動部21の出力インピーダンスを小さくし、かつ、可変抵抗30の抵抗値を大きくし、入力信号がロウレベルの期間中の期間Teにおいては、第3の駆動部20、第4の駆動部21の出力インピーダンスを大きくし、かつ、可変抵抗30の抵抗値を小さくする。そして、このように抵抗値を変化させることで、半導体装置1は、期間Teにおける差動信号の振幅Va2を、期間Tnにおける差動信号の振幅Vb2よりも大きくするエンファシス処理を実現する。上記より、実施の形態1にかかる半導体装置1は、負荷抵抗RLが接続され、差動信号を出力する第1の出力端子OUTa及び第2の出力端子OUTbと、第1の出力端子OUTaと第2の出力端子OUTbとの間に設けられ、抵抗値を、エンファシスモードにおいて第1の抵抗値RMaとし、非エンファシスモードにおいて第1の抵抗値よりも小さな第2の抵抗値RMbとする可変抵抗30と、電源端子VCCと第1の出力端子OUTaとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第3の抵抗値RPaとし、非エンファシスモードにおいて第3の抵抗値よりも大きな第4の抵抗値RPbとする第1の駆動部20と、接地端子VSSと第2の出力端子OUTbとの間に設けられ、出力インピーダンスを、エンファシスモードにおいて第5の抵抗値RNaとし、非エンファシスモードにおいて第5の抵抗値よりも大きな第6の抵抗値RNbとする第2の駆動部11と、入力信号に応じて前記第1、第2の駆動部の導通状態を制御すると共に、エンファシスモードと非エンファシスモードとにおいて第1の駆動部10及び第2の駆動部11の出力インピーダンスと可変抵抗の抵抗値を切り換える制御部40と、を有する。なお、半導体装置1は、第1の駆動部10と相補的に制御される第3の駆動部20と、第2の駆動部11と相補的に制御される第4の駆動部21と、を有する。そして、実施の形態1にかかる半導体装置1は、第1の抵抗値RMaと負荷抵抗RLとの合成抵抗となる第1の差動抵抗値RDSaと、第2の抵抗値RMaと負荷抵抗RLとの合成抵抗となる第2の差動抵抗値RDSaと、の比が、エンファシスモードの差動信号の振幅Va2と非エンファシスモードの差動信号の振幅Vb2との比に相当する値に設定する。また、半導体装置1は、第3の抵抗値RPaと第5の抵抗値RNaとの合成抵抗を示す第1の出力抵抗値RPaと、第4の抵抗値RPbと第6の抵抗値RNbとの合成抵抗を示す第2の出力抵抗値RNbと、の差が、第1の差動抵抗値RDSaと第2の差動抵抗値RDSbとの差に相当する値に設定する。また、別の観点では、実施の形態1にかかる半導体装置1は、第1の駆動部10から第4の駆動部21が、エンファシスモードから非エンファシスモードへの切り換えに応じて出力インピーダンスを大きくしながら、いずれのモードにおいても略一定の電流を流す。また、可変抵抗30は、エンファシスモードから非エンファシスモードへの切り換えに応じて負荷抵抗RLに流れる電流が小さくなるように抵抗値を可変する。実施の形態1にかかる半導体装置1は、上記のような構成を有することで、エンファシスモードにおいて第1の駆動部10から第4の駆動部21を介して流れる電流Ia1と、非エンファシスモードにおいて第1の駆動部10から第4の駆動部21を介して流れる電流Ib1と、の差を低減することができる。そして、エンファシスモードと非エンファシスモードとにおける消費電流の差を低減することで、半導体装置1は、エンファシスモードと非エンファシスモードとの間でモードを切り換える際の電源電圧の変動を抑制することができる。また、電源電圧の変動を抑制することで、実施の形態1にかかる半導体装置1は、差動信号のジッタ特性を向上させることができる。また、電源電圧の変動は、図1に図示していない半導体装置1内の他の回路の不具合の原因となることがある。しかし、実施の形態1にかかる半導体装置1では、電源電圧の変動を抑制することができるため、半導体装置1内の他の回路における不具合を回避することができる。また、電源電圧の変動を抑制するためには、電源配線にデカップリングコンデンサ等を設ける等の対策が行われる。しかし、デカップリングコンデンサを半導体装置1に内蔵した場合、チップ面積が大きくなる問題がある。このチップ面積の増大は、製造歩留まりの低下、コストの増加というデメリットを生じる。一方、実施の形態1にかかる半導体装置1では、デカップリングコンデンサを利用することなく電源電圧の変動を抑制することができる。そのため、実施の形態1にかかる半導体装置1は、デカップリングコンデンサより電源電圧の変動への対策を行う一般的な半導体装置よりもチップ面積を小さくできる。なお、図1では、負荷抵抗RLを第1の出力端子OUTaと第2の出力端子OUTbとの間に接続したが、負荷抵抗RLの接続形態としては、他の接続形態も考えられる。そこで、実施の形態1にかかる半導体装置1の変形例である半導体装置1aのブロック図を図5に示す。図5に示すように、半導体装置1aは、コンデンサC1、C2を介して差動信号を受信回路RXに出力する。この場合、負荷抵抗RLとして、コンデンサC1、C2に対応して負荷抵抗RL1、RL2を設ける。そして、負荷抵抗RL1、RL2の一方の端子を接地端子VSSに接続する。このような接続形態とすることで、差動信号の交流成分のみを受信回路RXに送信することができる。この半導体装置1においても、交流的な観点からは負荷抵抗RL1、RL2を1つの負荷抵抗と見なすことができるため、1式~15式で説明した抵抗値の計算方法と同じ方法で抵抗値を算出することができる。実施の形態2実施の形態2にかかる半導体装置2のブロック図を図6に示す。実施の形態1にかかる半導体装置1では、複数の駆動部がそれぞれ導通状態の出力インピーダンスを決定する抵抗を有していた。しかし、図6に示すように、実施の形態2にかかる半導体装置2では、2つの駆動部で1組の抵抗を共通して利用する。そこで、半導体装置2では、第1の駆動部10、第2の駆動部11、第3の駆動部20及び第4の駆動部21の別の形態を示す第1の駆動部50、第2の駆動部51、第3の駆動部60及び第4の駆動部61を有する。第1の駆動部50は、第1の出力設定部52及び第2の出力設定部54を有する。また、第4の駆動部61は、第7の出力設定部63及び第8の出力設定部65を有する。そして、第1の出力設定部52は、第1のスイッチトランジスタMPa1と、抵抗Rm1と、を有する。第7の出力設定部63は、第7のスイッチトランジスタMNa2と、抵抗Rm1と、を有する。つまり、抵抗Rm1は、第1の出力設定部52と第7の出力設定部63とにおいて共通に利用される。また、第2の出力設定部54は、第2のスイッチトランジスタMPb1と、抵抗Rs1と、を有する。第8の出力設定部65は、第8のスイッチトランジスタMNb2と、抵抗Rs1と、を有する。つまり、抵抗Rs1は、第2の出力設定部54と第8の出力設定部65とにおいて共通に利用される。ここで、第1の駆動部50及び第4の駆動部61を構成する各素子の接続形態について説明する。第1のスイッチトランジスタMPa1のソースは、電源端子VCCに接続される。第1のスイッチトランジスタMPa1のドレインは、第7のスイッチトランジスタMNa2のドレインに接続される。第7のスイッチトランジスタMNa2のソースは、接地端子VSSに接続される。第1のスイッチトランジスタMPa1のゲートには制御部40が出力する出力制御信号SHPaが入力される。第7のスイッチトランジスタMNa2のゲートには制御部40が出力する出力制御信号SLNaが入力される。そして、第1のスイッチトランジスタMPa1のドレインと第7のスイッチトランジスタMNa2のドレインとを接続するノードと第1の出力端子OUTaとの間に抵抗Rm1が接続される。第2のスイッチトランジスタMPb1のソースは、電源端子VCCに接続される。第2のスイッチトランジスタMPb1のドレインは、第8のスイッチトランジスタMNb2のドレインに接続される。第8のスイッチトランジスタMNb2のソースは、接地端子VSSに接続される。第2のスイッチトランジスタMPb1のゲートには制御部40が出力する出力制御信号SHPbが入力される。第8のスイッチトランジスタMNb2のゲートには制御部40が出力する出力制御信号SLNbが入力される。そして、第2のスイッチトランジスタMPb1のドレインと第8のスイッチトランジスタMNb2のドレインとを接続するノードと第1の出力端子OUTaとの間に抵抗Rs1が接続される。また、第3の出力設定部53は、第3のスイッチトランジスタMNa1と、抵抗Rm2と、を有する。第5の出力設定部62は、第5のスイッチトランジスタMPa2と抵抗Rm2と、を有する。つまり、抵抗Rm2は、第3の出力設定部53と、第5の出力設定部62とにおいて共通に利用される。第2の駆動部51は、第3の出力設定部53及び第4の出力設定部55を有する。また、第3の駆動部60は、第5の出力設定部62及び第6の出力設定部64を有する。そして、第3の出力設定部53は、第3のスイッチトランジスタMNa1と、抵抗Rm2と、を有する。第5の出力設定部62は、第2のスイッチトランジスタMPb1と、抵抗Rm2と、を有する。つまり、抵抗Rm2は、第3の出力設定部53と第5の出力設定部62とにおいて共通に利用される。また、第4の出力設定部55は、第4のスイッチトランジスタMNb1と、抵抗Rs2と、を有する。第6の出力設定部64は、第6のスイッチトランジスタMPb2と、抵抗Rs2と、を有する。つまり、抵抗Rs2は、第4の出力設定部55と第6の出力設定部64とにおいて共通に利用される。ここで、第2の駆動部51及び第3の駆動部60を構成する各素子の接続形態について説明する。第3のスイッチトランジスタMNa1のソースは、接地端子VSSに接続される。第3のスイッチトランジスタMNa1のドレインは、第5のスイッチトランジスタMPa2のドレインに接続される。第5のスイッチトランジスタMPa2のソースは、電源端子VCCに接続される。第3のスイッチトランジスタMNa1のゲートには制御部40が出力する出力制御信号SHNaが入力される。第5のスイッチトランジスタMPa2のゲートには制御部40が出力する出力制御信号SLPaが入力される。そして、第3のスイッチトランジスタMNa1のドレインと第5のスイッチトランジスタMPa2のドレインとを接続するノードと第2の出力端子OUTbとの間に抵抗Rm2が接続される。第4のスイッチトランジスタMNb1のソースは、接地端子VSSに接続される。第4のスイッチトランジスタMNb1のドレインは、第6のスイッチトランジスタMPb2のドレインに接続される。第6のスイッチトランジスタMPb2のソースは、電源端子VCCに接続される。第4のスイッチトランジスタMNb1のゲートには制御部40が出力する出力制御信号SHNbが入力される。第6のスイッチトランジスタMPb2のゲートには制御部40が出力する出力制御信号SLPbが入力される。そして、第4のスイッチトランジスタMNb1のドレインと第6のスイッチトランジスタMPb2のドレインとを接続するノードと第2の出力端子OUTbとの間に抵抗Rs2が接続される。ここで、抵抗Rm1、Rm2、Rs1、Rs2の抵抗値について説明する。抵抗Rm1及び抵抗Rs1の合成抵抗は、エンファシスモードによって第1の駆動部50及び第2の駆動部51が活性化されている状態で、第3の抵抗値RPaに相当する抵抗値を示す。また、エンファシスモードによって第3の駆動部60及び第4の駆動部61が活性化されている状態においても、抵抗Rm1及び抵抗Rs1の合成抵抗は、第3の抵抗値RPaに相当する抵抗値を示す。抵抗Rm2及び抵抗Rs2の合成抵抗は、エンファシスモードによって第1の駆動部50及び第2の駆動部51が活性化されている状態で、第5の抵抗値RNaに相当する抵抗値を示す。また、エンファシスモードによって第3の駆動部60及び第4の駆動部61が活性化されている状態においても、抵抗Rm2及び抵抗Rs2の合成抵抗は、第5の抵抗値RNaに相当する抵抗値を示す。また、抵抗Rm1は、非エンファシスモードによって第1の駆動部50及び第2の駆動部51が活性化されている状態で、第5の抵抗値RPbに相当する抵抗値を示す。また、非エンファシスモードによって第3の駆動部60及び第4の駆動部61が活性化されている状態においても、抵抗Rm1は、第5の抵抗値RPbに相当する抵抗値を示す。抵抗Rm2は、非エンファシスモードによって第1の駆動部50及び第2の駆動部51が活性化されている状態で、第6の抵抗値RNbに相当する抵抗値を示す。また、非エンファシスモードによって第3の駆動部60及び第4の駆動部61が活性化されている状態においても、抵抗Rm2は、第6の抵抗値RNbに相当する抵抗値を示す。上記説明より、実施の形態2にかかる半導体装置2では、駆動部の間で共通に利用する抵抗により第3~第6の抵抗値を実現する。また、半導体装置2では、実施の形態1にかかる半導体装置1と同じ制御信号によって制御されることからもわかるように、実施の形態1にかかる半導体装置と同じ制御で駆動部を制御することができる。そして、複数の駆動部で抵抗を共通に利用することで、実施の形態2にかかる半導体装置2は、半導体装置1よりも回路素子数を少なくすることができる。また、回路素子数を削減することで、実施の形態2にかかる半導体装置2は、半導体装置1よりもチップ面積を小さくすることができる。実施の形態3実施の形態3にかかる半導体装置3のブロック図を図7に示す。実施の形態1、2では、駆動部を活性化するか否かをトランジスタのオンとオフとを切り換えることで行い、差動信号の振幅を決定する抵抗値は抵抗素子により決定した。一方、実施の形態3では、トランジスタのオン抵抗を利用して駆動部の活性状態を制御すると共に、活性化されたトランジスタのオン抵抗により差動信号の振幅を決定する。図3に示すように、半導体装置3は、第1の駆動部70、第2の駆動部71、第3の駆動部80、第4の駆動部81、レギュレータ回路33、可変抵抗34、制御部41、制御電圧生成部42を有する。ここで、半導体装置3においては、レギュレータ回路33を設けた。レギュレータ回路33は、図示しない他の回路から与えられる基準電圧VrVDと同じ電圧を電源電圧VDとして出力する。そして、電源電圧VDは、第1の駆動部70から第4の駆動部81に与えられる。この電源電圧VDは、電源端子VCCから与えられる電源電圧VCCより低い電圧値を有する。半導体装置3が出力する差動信号の振幅が電源電圧VCCとの差が大きな場合、レギュレータ回路33により電源電圧VDにより第1の駆動部70から第4の駆動部81を動作させることで消費電力を低減することができる。なお、半導体装置3では、レギュレータ回路33の出力端子を第1の電源端子として用いる。また、差動信号の振幅が電源電圧VCCに比べて十分に小さい場合、駆動部中の駆動トランジスタ以下の説明の駆動トランジスタMN1~MN4のゲートソース間電圧Vgsを駆動トランジスタのソースドレイン間電圧Vgsよりも十分に大きくすることができる。ゲートソース間電圧Vgsと、ソースドレイン間電圧Vdsとの関係をこのように設定することで、駆動トランジスタのオン抵抗を抵抗値がリニアに変化する領域で制御することができる。これにより、実施の形態3では、プッシュスイッチ例えば、第1の駆動部と第3の駆動部にNMOSトランジスタを利用し、かつ、ゲートソース間電圧Vgsの制御をプルスイッチ第2の駆動部と第4の駆動部と共通化することができる。また、半導体装置3における第1の駆動部70から第4の駆動部81は、半導体装置1における第1の駆動部10から第4の駆動部21の機能を実現するための回路の変形例を示すものである。実施の形態3における可変抵抗34は、半導体装置1における可変抵抗30と同じ機能を実現するための回路の変形例を示すものである。また、制御部41は、駆動部の出力インピーダンス及び可変抵抗の抵抗値を制御する各種制御信号を生成する。制御部41が出力する制御信号は、入力信号の信号レベルと差動信号の信号レベルとの対応関係が実施の形態1と同じになるような差動信号を駆動部及び可変抵抗に生成させるものである。また、制御電圧生成部42は、半導体装置3において駆動部及び可変抵抗の抵抗値を設定するに利用される抵抗設定電圧VC1a、VC1b、VC2a、VC2bを生成する。第1の駆動部70は、第1の駆動トランジスタMN1と、第1の駆動状態制御部72とを有する。第1の駆動トランジスタMN1は、第1の電源端子例えば、レギュレータ回路33の出力端子と第1の出力端子OUT1aとの間に接続される。第1の駆動状態制御部72は、エンファシスモードにおいて第1の駆動トランジスタMN1のゲートに第1の駆動トランジスタMN1のソースドレイン間の抵抗値を第3の抵抗値RPaとする第3の抵抗設定電圧例えば、抵抗設定電圧VC1aを与える。また、第1の駆動状態制御部72は、非エンファシスモードにおいて第1の駆動トランジスタMN1のゲートに第1の駆動トランジスタMN1のソースドレイン間の抵抗値を第4の抵抗値RPbとする第4の抵抗設定電圧例えば、抵抗設定電圧VC1bを与える。より具体的には、第1の駆動状態制御部72は、PMOSトランジスタMPCa1、PMOSトランジスタMPCb1、NMOSトランジスタMNCa1、NMOSトランジスタMNCb1を有する。PMOSトランジスタMPCa1のソースには、抵抗設定電圧VC1aが与えられる。PMOSトランジスタMPCa1のソースは、第1の駆動トランジスタMN1のゲートに接続される。PMOSトランジスタMPCa1のゲートには、出力制御信号SHaが与えられる。PMOSトランジスタMPCb1のソースには、抵抗設定電圧VC1bが与えられる。PMOSトランジスタMPCb1のドレインは、第1の駆動トランジスタMN1のゲートに接続される。PMOSトランジスタMPCb1のゲートには、出力制御信号SHbが与えられる。NMOSトランジスタMNCa1のドレインは、第1の駆動トランジスタMN1のゲートに接続される。NMOSトランジスタMNCa1のソースは、NMOSトランジスタMNCb1のドレインに接続される。NMOSトランジスタMNCa1のゲートには、出力制御信号SHaが与えられる。NMOSトランジスタMNCb1のドレインは、NMOSトランジスタMNCa1のソースに接続される。NMOSトランジスタMNCb1のソースには、接地電圧VSSが与えられる。NMOSトランジスタMNCb1のゲートには、出力制御信号SHbが与えられる。つまり、第1の駆動状態制御部72は、出力制御信号SHaがロウレベルの期間は抵抗設定電圧VC1aを第1の駆動トランジスタMN1のゲートに与え、出力制御信号SHbがロウレベルの期間は抵抗設定電圧VC1bを第1の駆動トランジスタMN1のゲートに与える。また、第1の駆動状態制御部72は、出力制御信号SHa及び出力制御信号SHbがいずれもハイレベルである期間は第1の駆動トランジスタMN1のゲートに接地電圧VSSを与える。なお、出力制御信号SHaと出力制御信号SHbとは同時にロウレベルになることがないように生成されるものである。そして、第1の駆動部70は、第1の駆動状態制御部72の動作によって、エンファシスモードにおいては抵抗設定電圧VC1aに応じて第1の駆動トランジスタMN1の抵抗値を第3の抵抗値RPaとする。第1の駆動部70は、第1の駆動状態制御部72の動作によって、非エンファシスモードにおいては抵抗設定電圧VC1bに応じて第1の駆動トランジスタMN1の抵抗値を第4の抵抗値RPbとする。また、第1の駆動部70は、第1の駆動状態制御部72の動作によって、非導通状態例えば、非活性状態においては第1の駆動トランジスタMN1を遮断状態とする。第2の駆動部71は、第2の駆動トランジスタMN2と、第2の駆動状態制御部73とを有する。第2の駆動トランジスタMN2は、接地端子VSSと第2の出力端子OUTbとの間に接続される。第2の駆動状態制御部73は、エンファシスモードにおいて第2の駆動トランジスタMN2のゲートに第2の駆動トランジスタMN2のソースドレイン間の抵抗値を第5の抵抗値RNaとする第5の抵抗設定電圧例えば、抵抗設定電圧VC1aを与え、非エンファシスモードにおいて第2の駆動トランジスタMN2のゲートに第2の駆動トランジスタMN2のソースドレイン間の抵抗値を第6の抵抗値RNbとする第6の抵抗設定電圧例えば、抵抗設定電圧VC1bを与える。より具体的には、第2の駆動状態制御部73は、PMOSトランジスタMPCa2、PMOSトランジスタMPCb2、NMOSトランジスタMNCa2、NMOSトランジスタMNCb2を有する。PMOSトランジスタMPCa2のソースには、抵抗設定電圧VC1aが与えられる。PMOSトランジスタMPCa2のソースは、第2の駆動トランジスタMN2のゲートに接続される。PMOSトランジスタMPCa2のゲートには、出力制御信号SHaが与えられる。PMOSトランジスタMPCb2のソースには、抵抗設定電圧VC1bが与えられる。PMOSトランジスタMPCb2のドレインは、第2の駆動トランジスタMN2のゲートに接続される。PMOSトランジスタMPCb2のゲートには、出力制御信号SHbが与えられる。NMOSトランジスタMNCa2のドレインは、第2の駆動トランジスタMN2のゲートに接続される。NMOSトランジスタMNCa2のソースは、NMOSトランジスタMNCb2のドレインに接続される。NMOSトランジスタMNCa2のゲートには、出力制御信号SHaが与えられる。NMOSトランジスタMNCb2のドレインは、NMOSトランジスタMNCa2のソースに接続される。NMOSトランジスタMNCb2のソースには、接地電圧VSSが与えられる。NMOSトランジスタMNCb2のゲートには、出力制御信号SHbが与えられる。つまり、第2の駆動状態制御部73は、出力制御信号SHaがロウレベルの期間は抵抗設定電圧VC1aを第2の駆動トランジスタMN2のゲートに与え、出力制御信号SHbがロウレベルの期間は抵抗設定電圧VC1bを第2の駆動トランジスタMN2のゲートに与える。また、第2の駆動状態制御部73は、出力制御信号SHa及び出力制御信号SHbがいずれもハイレベルである期間は第2の駆動トランジスタMN2のゲートに接地電圧VSSを与える。そして、第2の駆動部71は、第2の駆動状態制御部73の動作によって、エンファシスモードにおいては抵抗設定電圧VC1aに応じて第2の駆動トランジスタMN2の抵抗値を第5の抵抗値RNaとする。第2の駆動部71は、第2の駆動状態制御部73の動作によって、非エンファシスモードにおいては抵抗設定電圧VC1bに応じて第2の駆動トランジスタMN2の抵抗値を第6の抵抗値RNbとする。また、第2の駆動部71は、第2の動状態制御部73の動作によって、非導通状態例えば、非活性状態においては第2の駆動トランジスタMN2を遮断状態とする。第3の駆動部80は、第3の駆動トランジスタMN3と、第3の駆動状態制御部82とを有する。第3の駆動トランジスタMN3は、レギュレータ回路33の出力端子と第2の出力端子OUTbとの間に接続される。第3の駆動状態制御部82は、エンファシスモードにおいて第3の駆動トランジスタMN3のゲートに第3の駆動トランジスタMN3のソースドレイン間の抵抗値を第3の抵抗値RPaとする第3の抵抗設定電圧例えば、抵抗設定電圧VC1aを与え、非エンファシスモードにおいて第3の駆動トランジスタMN3のゲートに第3の駆動トランジスタMN3のソースドレイン間の抵抗値を第4の抵抗値RPbとする第4の抵抗設定電圧例えば、抵抗設定電圧VC1bを与える。より具体的には、第3の駆動状態制御部82は、PMOSトランジスタMPCa3、PMOSトランジスタMPCb3、NMOSトランジスタMNCa3、NMOSトランジスタMNCb3を有する。PMOSトランジスタMPCa3のソースには、抵抗設定電圧VC1aが与えられる。PMOSトランジスタMPCa3のソースは、第3の駆動トランジスタMN3のゲートに接続される。PMOSトランジスタMPCa3のゲートには、出力制御信号SLaが与えられる。PMOSトランジスタMPCb3のソースには、抵抗設定電圧VC1bが与えられる。PMOSトランジスタMPCb3のドレインは、第3の駆動トランジスタMN3のゲートに接続される。PMOSトランジスタMPCb3のゲートには、出力制御信号SLbが与えられる。NMOSトランジスタMNCa3のドレインは、第3の駆動トランジスタMN3のゲートに接続される。NMOSトランジスタMNCa3のソースは、NMOSトランジスタMNCb3のドレインに接続される。NMOSトランジスタMNCa3のゲートには、出力制御信号SLaが与えられる。NMOSトランジスタMNCb3のドレインは、NMOSトランジスタMNCa3のソースに接続される。NMOSトランジスタMNCb3のソースには、接地電圧VSSが与えられる。NMOSトランジスタMNCb3のゲートには、出力制御信号SLbが与えられる。つまり、第3の駆動状態制御部82は、出力制御信号SLaがロウレベルの期間は抵抗設定電圧VC1aを第3の駆動トランジスタMN3のゲートに与え、出力制御信号SLbがロウレベルの期間は抵抗設定電圧VC1bを第3の駆動トランジスタMN3のゲートに与える。また、第3の駆動状態制御部82は、出力制御信号SLa及び出力制御信号SLbがいずれもハイレベルである期間は第3の駆動トランジスタMN3のゲートに接地電圧VSSを与える。そして、第3の駆動部80は、第3の駆動状態制御部82の動作によって、エンファシスモードにおいては抵抗設定電圧VC1aに応じて第3の駆動トランジスタMN3の抵抗値を第3の抵抗値RPaとする。第3の駆動部80は、第3の駆動状態制御部82の動作によって、非エンファシスモードにおいては抵抗設定電圧VC1bに応じて第3の駆動トランジスタMN3の抵抗値を第4の抵抗値RPbとする。また、第3の駆動部80は、第3の動状態制御部82の動作によって、非導通状態例えば、非活性状態においては第3の駆動トランジスタMN3を遮断状態とする。第4の駆動部81は、第4の駆動トランジスタMN4と、第4の駆動状態制御部83とを有する。第4の駆動トランジスタMN4は、接地端子VSSと第1の出力端子OUTaとの間に接続される。第4の駆動状態制御部83は、エンファシスモードにおいて第4の駆動トランジスタMN4のゲートに第4の駆動トランジスタMN4のソースドレイン間の抵抗値を第5の抵抗値RNaとする第5の抵抗設定電圧例えば、抵抗設定電圧VC1aを与え、非エンファシスモードにおいて第4の駆動トランジスタMN4のゲートに第4の駆動トランジスタMN4のソースドレイン間の抵抗値を第6の抵抗値RNbとする第6の抵抗設定電圧例えば、抵抗設定電圧VC1bを与える。より具体的には、第4の駆動状態制御部83は、PMOSトランジスタMPCa4、PMOSトランジスタMPCb4、NMOSトランジスタMNCa4、NMOSトランジスタMNCb4を有する。PMOSトランジスタMPCa4のソースには、抵抗設定電圧VC1aが与えられる。PMOSトランジスタMPCa4のソースは、第4の駆動トランジスタMN4のゲートに接続される。PMOSトランジスタMPCa4のゲートには、出力制御信号SLaが与えられる。PMOSトランジスタMPCb4のソースには、抵抗設定電圧VC1bが与えられる。PMOSトランジスタMPCb4のドレインは、第4の駆動トランジスタMN4のゲートに接続される。PMOSトランジスタMPCb4のゲートには、出力制御信号SLbが与えられる。NMOSトランジスタMNCa4のドレインは、第4の駆動トランジスタMN4のゲートに接続される。NMOSトランジスタMNCa4のソースは、NMOSトランジスタMNCb4のドレインに接続される。NMOSトランジスタMNCa4のゲートには、出力制御信号SLaが与えられる。NMOSトランジスタMNCb4のドレインは、NMOSトランジスタMNCa4のソースに接続される。NMOSトランジスタMNCb4のソースには、接地電圧VSSが与えられる。NMOSトランジスタMNCb4のゲートには、出力制御信号SLbが与えられる。つまり、第4の駆動状態制御部83は、出力制御信号SLaがロウレベルの期間は抵抗設定電圧VC1aを第4の駆動トランジスタMN4のゲートに与え、出力制御信号SLbがロウレベルの期間は抵抗設定電圧VC1bを第4の駆動トランジスタMN4のゲートに与える。また、第4の駆動状態制御部83は、出力制御信号SLa及び出力制御信号SLbがいずれもハイレベルである期間は第4の駆動トランジスタMN4のゲートに接地電圧VSSを与える。そして、第4の駆動部81は、第4の駆動状態制御部83の動作によって、エンファシスモードにおいては抵抗設定電圧VC1aに応じて第4の駆動トランジスタMN4の抵抗値を第5の抵抗値RNaとする。第4の駆動部81は、第4の駆動状態制御部83の動作によって、非エンファシスモードにおいては抵抗設定電圧VC1bに応じて第4の駆動トランジスタMN4の抵抗値を第6の抵抗値RNbとする。また、第4の駆動部81は、第4の動状態制御部83の動作によって、非導通状態例えば、非活性状態においては第4の駆動トランジスタMN4を遮断状態とする。なお、第1の駆動トランジスタMN1から第4の駆動トランジスタMN4は、同じ導電型のトランジスタであり、かつ、エンファシスモードと非エンファシスモードとのそれぞれにおいて与えられる抵抗設定電圧が同じであるため、ゲートソース間電圧Vgsが同じになる。つまり、第1の駆動トランジスタMN1から第4の駆動トランジスタMN4は、エンファシスモードと非エンファシスモードとにおいて同じ抵抗値を有する。具体的には、第3の抵抗値RPaと第5の抵抗値RNaは同じ抵抗値であり、第4の抵抗値RPbと第6の抵抗値RNbは同じ抵抗値である。可変抵抗34は、ブリッジ抵抗35、抵抗制御部36を有する。ブリッジ抵抗35は、可変抵抗トランジスタMNRを有する。可変抵抗トランジスタMNRは、第1の出力端子OUTaと第2の出力端子OUTbとの間に接続される。抵抗制御部36は、エンファシスモードにおいて可変抵抗トランジスタMNRのゲートに可変抵抗トランジスタMNRのソースドレイン間の抵抗値を第1の抵抗値RMaとする第1の抵抗設定電圧例えば、抵抗設定電圧VC2aを与え、非エンファシスモードにおいて可変抵抗トランジスタMNRのゲートに可変抵抗トランジスタMNRのソースドレイン間の抵抗値を第2の抵抗値RMbとする第2の抵抗設定電圧例えば、抵抗設定電圧VC2bを与える。より具体的には、抵抗制御部36は、PMOSトランジスタMPRa1、PMOSトランジスタMPRb1、NMOSトランジスタMNRa1、NMOSトランジスタMNRb1を有する。PMOSトランジスタMPRa1のソースには、抵抗設定電圧VS1aが与えられる。PMOSトランジスタMPRa1のソースは、可変抵抗トランジスタMNRのゲートに接続される。PMOSトランジスタMPRa1のゲートには、スイッチ制御信号RCaが与えられる。PMOSトランジスタMPRb1のソースには、抵抗設定電圧VS1bが与えられる。PMOSトランジスタMPSb1のドレインは、可変抵抗トランジスタMNRのゲートに接続される。PMOSトランジスタMPCb1のゲートには、出力制御信号SLbが与えられる。NMOSトランジスタMNRa1のドレインは、可変抵抗トランジスタMNRのゲートに接続される。NMOSトランジスタMNRa1のソースは、NMOSトランジスタMNRb1のドレインに接続される。NMOSトランジスタMNRa1のゲートには、スイッチ制御信号RCaが与えられる。NMOSトランジスタMNRb1のドレインは、NMOSトランジスタMNRa1のソースに接続される。NMOSトランジスタMNRb1のソースには、接地電圧VSSが与えられる。NMOSトランジスタMNRb1のゲートには、スイッチ制御信号RCbが与えられる。つまり、抵抗制御部36は、スイッチ制御信号RCaがロウレベルの期間は抵抗設定電圧VC2aを可変抵抗トランジスタMNRのゲートに与え、スイッチ制御信号RCbがロウレベルの期間は抵抗設定電圧VC2bを可変抵抗トランジスタMNRのゲートに与える。また、抵抗制御部36は、スイッチ制御信号RCa及びスイッチ制御信号RCbがいずれもハイレベルである期間は可変抵抗トランジスタMNRのゲートに接地電圧VSSを与える。そして、可変抵抗34は、抵抗制御部36の動作によって、エンファシスモードにおいては抵抗設定電圧VC1aに応じて可変抵抗トランジスタMNRの抵抗値を第1の抵抗値RMaとする。可変抵抗34は、抵抗制御部36の動作によって、非エンファシスモードにおいては抵抗設定電圧VC1bに応じて可変抵抗トランジスタMNRの抵抗値を第2の抵抗値RMbとする。また、可変抵抗34は、抵抗制御部36の動作によって、非導通状態例えば、非活性状態においては可変抵抗トランジスタMNRを遮断状態とする。ここで、実施の形態3にかかる半導体装置3では、抵抗設定電圧VC1a、VC1b、VC2a、VC2bの生成方法に特徴の1つを有する。そこで、制御電圧生成部42について詳細に説明する。制御電圧生成部42のブロック図を図8に示す。図8に示すように、制御電圧生成部42は、抵抗設定電圧生成部91~94、基準電圧生成部95を有する。基準電圧生成部95は、基準電圧VrC1a、VrC1b、VrC2a、VrC2bを生成する。抵抗設定電圧生成部91は、差動増幅器AC1a、抵抗設定トランジスタNC1a、定電流源ISC1aを有する。差動増幅器AC1aは、非反転入力端子に基準電圧VrC1aが入力され、反転入力端子が抵抗設定トランジスタNC1aのドレインと接続される。差動増幅器AC1aの出力端子は、抵抗設定トランジスタNC1aのゲートに接続される。抵抗設定トランジスタNC1aのソースには、接地電圧VSSが供給される。定電流源ISC1aは、電源端子VCCと抵抗設定トランジスタNC1aのドレインとの間に接続される。そして、差動増幅器AC1aの出力信号が抵抗設定電圧VC1aとなる。なお、抵抗設定トランジスタNC1aは、NMOSトランジスタである。抵抗設定電圧生成部92は、差動増幅器AC1b、抵抗設定トランジスタNC1b、定電流源ISC1bを有する。差動増幅器AC1bは、非反転入力端子に基準電圧VrC1bが入力され、反転入力端子が抵抗設定トランジスタNC1bのドレインと接続される。差動増幅器AC1bの出力端子は、抵抗設定トランジスタNC1bのゲートに接続される。抵抗設定トランジスタNC1bのソースには、接地電圧VSSが供給される。定電流源ISC1bは、電源端子VCCと抵抗設定トランジスタNC1bのドレインとの間に接続される。そして、差動増幅器AC1bの出力信号が抵抗設定電圧VC1bとなる。なお、抵抗設定トランジスタNC1bは、NMOSトランジスタである。抵抗設定電圧生成部93は、差動増幅器AC2a、抵抗設定トランジスタNC2a、定電流源ISC2aを有する。差動増幅器AC2aは、非反転入力端子に基準電圧VrC2aが入力され、反転入力端子が抵抗設定トランジスタNC2aのドレインと接続される。差動増幅器AC2aの出力端子は、抵抗設定トランジスタNC2aのゲートに接続される。抵抗設定トランジスタNC2aのソースには、接地電圧VSSが供給される。定電流源ISC2aは、電源端子VCCと抵抗設定トランジスタNC2aのドレインとの間に接続される。そして、差動増幅器AC2aの出力信号が抵抗設定電圧VC2aとなる。なお、抵抗設定トランジスタNC2aは、NMOSトランジスタである。抵抗設定電圧生成部94は、差動増幅器AC2b、抵抗設定トランジスタNC2b、定電流源ISC2bを有する。差動増幅器AC2bは、非反転入力端子に基準電圧VrC2bが入力され、反転入力端子が抵抗設定トランジスタNC2bのドレインと接続される。差動増幅器AC2bの出力端子は、抵抗設定トランジスタNC2bのゲートに接続される。抵抗設定トランジスタNC2bのソースには、接地電圧VSSが供給される。定電流源ISC2bは、電源端子VCCと抵抗設定トランジスタNC2bのドレインとの間に接続される。そして、差動増幅器AC2bの出力信号が抵抗設定電圧VC2bとなる。なお、抵抗設定トランジスタNC2bは、NMOSトランジスタである。つまり、抵抗設定電圧生成部91~94は、電流設定トランジスタのソースドレイン間に基準電圧に相当する電圧を印加した上で、電流設定トランジスタに定電流が出力する電流を流した場合に電流設定トランジスタのゲートに印加される電圧を出力する抵抗設定電圧とする。ここで、トランジスタは、一般的に、同一構造のトランジスタは、ソースゲート間電圧Vgsが同じであれば、同一のソースドレイン間のオン抵抗となるという特性を有する。そこで、実施の形態3では、同じゲート電圧例えば、抵抗設定電圧が印加される電流設定トランジスタと、駆動トランジスタは、ペア性を有することが好ましい。なお、トランジスタは、半導体チップ上において近い位置に形成することで、高いペア性特性の相対的なばらつきが小さい特性を実現することができる。つまり、実施の形態3にかかる半導体装置3では、抵抗設定トランジスタNC1a、NC1bと、第1の駆動トランジスタMN1~第4の駆動トランジスタMN4と、は半導体チップ上で近い位置に形成することが好ましい。また、抵抗設定トランジスタNC2a、NC2bと、可変抵抗トランジスタMNRは、半導体チップ上で近い位置に形成することが好ましい。続いて、実施の形態3にかかる半導体装置3の動作について説明する。実施の形態3にかかる半導体装置3の動作を示すタイミングチャートは図9に示す。図9に示す例は、図4に示した実施の形態1にかかる半導体装置1の動作を示すタイミングチャートと同じ入力信号に対応するものである。図9に示すように、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合図9の入力信号がハイレベルの期間中の期間Teで示す期間、出力制御信号SHaをロウレベル、出力制御信号SHb、SLa、SLbをハイレベルとする。これにより、第1の駆動トランジスタMN1のゲート電圧VgMN1及び第2の駆動トランジスタMN2のゲート電圧VgMN2は、抵抗設定電圧VC1aとなる。そして、第1の駆動トランジスタMN1と、第2の駆動トランジスタMN2とは、出力インピーダンスが第3の抵抗値RPaとなる状態で導通状態となる。また、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号RCaをロウレベル、かつ、スイッチ制御信号RCbをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは、抵抗設定電圧VC2aとなる。そして、可変抵抗トランジスタMNRは、ソースドレイン間の抵抗値が第1の抵抗値RMaとなる。一方、図9に示すように、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合図9の入力信号がロウレベルの期間中の期間Teで示す期間、出力制御信号SLaをロウレベル、出力制御信号SHa、SHb、SLbをハイレベルとする。これにより、第3の駆動トランジスタMN3のゲート電圧VgMN3及び第4の駆動トランジスタMN4のゲート電圧VgMN4は、抵抗設定電圧VC1aとなる。そして、第3の駆動トランジスタMN3と、第4の駆動トランジスタMN4とは、出力インピーダンスが第3の抵抗値RPaとなる状態で導通状態となる。また、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号RCaをロウレベル、かつ、スイッチ制御信号RCbをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは、抵抗設定電圧VC2aとなる。そして、可変抵抗トランジスタMNRは、ソースドレイン間の抵抗値が第1の抵抗値RMaとなる。上記動作により、実施の形態3にかかる半導体装置3では、エンファシスモードにおける差動信号の振幅を実施の形態1にかかる半導体装置と同様にVa2とする。また、図9に示すように、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合図9の入力信号がハイレベルの期間中の期間Tnで示す期間、出力制御信号SHbをロウレベル、出力制御信号SHa、SLa、SLbをハイレベルとする。これにより、第1の駆動トランジスタMN1のゲート電圧VgMN1及び第2の駆動トランジスタMN2のゲート電圧VgMN2は、抵抗設定電圧VC1bとなる。そして、第1の駆動トランジスタMN1と、第2の駆動トランジスタMN2とは、出力インピーダンスが第4の抵抗値RPbとなる状態で導通状態となる。また、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号RCaをハイレベル、かつ、スイッチ制御信号RCbをロウレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは、抵抗設定電圧VC2bとなる。そして、可変抵抗トランジスタMNRは、ソースドレイン間の抵抗値が第2の抵抗値RMbとなる。一方、図9に示すように、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合図9の入力信号がロウレベルの期間中の期間Tnで示す期間、出力制御信号SLbをロウレベル、出力制御信号SHa、SLa、SLbをハイレベルとする。これにより、第3の駆動トランジスタMN3のゲート電圧VgMN3及び第4の駆動トランジスタMN4のゲート電圧VgMN4は、抵抗設定電圧VC1bとなる。そして、第3の駆動トランジスタMN3と、第4の駆動トランジスタMN4とは、出力インピーダンスが第4の抵抗値RPbとなる状態で導通状態となる。また、実施の形態3にかかる半導体装置3では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号RCaをハイレベル、かつ、スイッチ制御信号RCbをロウレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは、抵抗設定電圧VC2bとなる。そして、可変抵抗トランジスタMNRは、ソースドレイン間の抵抗値が第2の抵抗値RMbとなる。上記動作により、実施の形態3にかかる半導体装置3では、非エンファシスモードにおける差動信号の振幅を実施の形態1にかかる半導体装置と同様にVb2とする。上記説明より、実施の形態3では、第1の駆動トランジスタMN1から第4の駆動トランジスタMN4のゲートに印加する抵抗設定電圧により駆動トランジスタの駆動能力を制御する。そのため、駆動部において高い駆動能力を有するトランジスタサイズが大きなトランジスタの数と、抵抗素子の数と、を実施の形態1、2より削減することができる。なお、実施の形態3にかかる半導体装置3の駆動部では、駆動トランジスタの他に2つのPMOSトランジスタと、2つのNMOSトランジスタを有するが、これらトランジスタは、駆動トランジスタに比べてトランジスタサイズが小さく、これらのトランジスタによる回路面積への影響は小さい。また、実施の形態3にかかる半導体装置3では、出力端子に接続される回路素子数を削減できるため、差動信号の生成に関わるトランジスタの寄生容量及び寄生抵抗を削減できる。そのため、実施の形態3にかかる半導体装置3は、より高速な信号を扱うことができる。また、抵抗設定電圧VC1a、VC1b、VC2a、VC2bは、基準電圧に基づき比較的容易に生成し、さらに、可変することができる。そのため、駆動部の出力インピーダンス及び可変抵抗の抵抗値をトリミング等の処理により精度よく設定する場合に比べて、回路素子数を削減しながら、より高い精度で駆動部の出力インピーダンス及び可変抵抗の抵抗値を設定することができる。さらに、実施の形態3にかかる半導体装置3では、駆動部及び可変抵抗を制御するための制御信号の数を実施の形態1、2に比べて削減できる。そのため、実施の形態3にかかる半導体装置3は、より高速な信号を扱うことができる。実施の形態4実施の形態4にかかる半導体装置4のブロック図を図10に示す。図10に示すように、実施の形態4にかかる半導体装置4は、実施の形態3にかかる半導体装置3の第1の駆動部70及び第3の駆動部80を第1の駆動部100及び第3の駆動部110に置き換えたものである。また、実施の形態4にかかる半導体装置4では、可変抵抗34を可変抵抗34aに置き換えている。可変抵抗34aは、可変抵抗トランジスタMNRと可変抵抗トランジスタMPRとにより構成されるトランスファゲートをブリッジ抵抗37として用いる。そのため、可変抵抗34aは、抵抗制御部36に加えて可変抵抗トランジスタMPRの抵抗値を制御する抵抗制御部38を有する。制御部43は、駆動部の出力インピーダンス及び可変抵抗の抵抗値を制御する各種制御信号を生成する。制御部43が出力する制御信号のうち出力制御信号SHNa、SHNb、SLNa、SLNb及びスイッチ制御信号RCNa、RCNbは、実施の形態3にかかる制御41が出力する出力制御信号SHa、SHb、SLa、SLb及びスイッチ制御信号RCa、RCbと同じ信号である。一方、制御部43が出力する制御信号のうち出力制御信号SHPa、SHPb、SLPa、SLPb及びスイッチ制御信号RCPa、RCPbは、実施の形態3にかかる制御41が出力する出力制御信号SHa、SHb、SLa、SLb及びスイッチ制御信号RCa、RCbをPMOSトランジスタを制御するために論理レベルを変更した信号である。また、制御電圧生成部44は、制御電圧生成部42が出力する抵抗設定電圧VC1a、VC1b、VC2a、VC2bに加えて、抵抗設定電圧VS1a、VS1b、VS2a、VS2bを生成する。第1の駆動部100は、第1の駆動状態制御部102と、第1の駆動トランジスタMP1とを有する。第1の駆動トランジスタMP1は、電源端子VCCと第1の出力端子OUTaとの間に接続される。第1の駆動状態制御部102は、エンファシスモードにおいて第1の駆動トランジスタMP1のゲートに第1の駆動トランジスタMMP1のソースドレイン間の抵抗値を第3の抵抗値RPaとする第3の抵抗設定電圧例えば、抵抗設定電圧VS1aを与え、非エンファシスモードにおいて第1の駆動トランジスタMP1のゲートに第1の駆動トランジスタMP1のソースドレイン間の抵抗値を第4の抵抗値RPbとする第4の抵抗設定電圧例えば、抵抗設定電圧VS1bを与える。より具体的には、第1の駆動状態制御部102は、PMOSトランジスタMPSa1、PMOSトランジスタMPSb1、NMOSトランジスタMNSa1、NMOSトランジスタMNSb1を有する。PMOSトランジスタMPSa1のソースは電源端子VCCに接続される。PMOSトランジスタMPSa1のドレインは、PMOSトランジスタMPSb1のソースに接続される。PMOSトランジスタMPSb1のドレインは、第1の駆動トランジスタMP1のゲートに接続される。NMOSトランジスタMNSa1のドレインは、第1の駆動トランジスタMP1のゲートに接続される。NMOSトランジスタMNSa1のソースには、抵抗設定電圧VS1aが与えられる。NMOSトランジスタMNSb1のドレインは、第1の駆動トランジスタMP1のゲートに接続される。NMOSトランジスタMNSb1のソースには、抵抗設定電圧VS1bが与えられる。そして、PMOSトランジスタMPSb1のゲートとNMOSトランジスタMNSa1のゲートには、出力制御信号SHPaが与えられる。PMOSトランジスタMPSb1のゲートとNMOSスイッチトランジスタMNSb1のゲートには出力制御信号SHPbが与えられる。つまり、第1の駆動状態制御部102は、出力制御信号SHPaがハイレベルの期間は抵抗設定電圧VS1aを第1の駆動トランジスタMP1のゲートに与え、出力制御信号SHPbがハイレベルの期間は抵抗設定電圧VS1bを第1の駆動トランジスタMP1のゲートに与える。また、第1の駆動状態制御部102は、出力制御信号SHPa及び出力制御信号SHPbがいずれもロウレベルである期間は第1の駆動トランジスタMP1のゲートに電源電圧VCCを与える。なお、出力制御信号SHPa、SHPbは同時にハイレベルになることがないように制御される。そして、第1の駆動部100は、第1の駆動状態制御部102の動作によって、エンファシスモードにおいては抵抗設定電圧VS1aに応じて第1の駆動トランジスタMP1の抵抗値を第3の抵抗値RPaとする。第1の駆動部100は、第1の駆動状態制御部102の動作によって、非エンファシスモードにおいては抵抗設定電圧VS1bに応じて第1の駆動トランジスタMP1の抵抗値を第4の抵抗値RPbとする。また、第1の駆動部100は、第1の駆動状態制御部102の動作によって、非導通状態例えば、非活性状態においては第1の駆動トランジスタMP1を遮断状態とする。第3の駆動部110は、第3の駆動状態制御部112と、第3の駆動トランジスタMP3とを有する。第3の駆動トランジスタMP3は、電源端子VCCと第2の出力端子OUTbとの間に接続される。第3の駆動状態制御部112は、エンファシスモードにおいて第3の駆動トランジスタMP3のゲートに第3の駆動トランジスタMMP3のソースドレイン間の抵抗値を第3の抵抗値RPaとする第5の抵抗設定電圧例えば、抵抗設定電圧VS1aを与え、非エンファシスモードにおいて第3の駆動トランジスタMP3のゲートに第3の駆動トランジスタMP3のソースドレイン間の抵抗値を第4の抵抗値RPbとする第6の抵抗設定電圧例えば、抵抗設定電圧VS1bを与える。なお、第5の抵抗設定電圧及び第6の抵抗設定電圧は、第3の抵抗設定電圧と第4の抵抗設定電圧とは異なる電圧値を有するものであるが、第3の抵抗設定電圧と第4の抵抗設定電圧と同質のものである。より具体的には、第3の駆動状態制御部112は、PMOSトランジスタMPSa3、PMOSトランジスタMPSb3、NMOSトランジスタMNSa3、NMOSトランジスタMNSb3を有する。PMOSトランジスタMPSa3のソースは電源端子VCCに接続される。PMOSトランジスタMPSa3のドレインは、PMOSトランジスタMPSb3のソースに接続される。PMOSトランジスタMPSb3のドレインは、第3の駆動トランジスタMP3のゲートに接続される。NMOSトランジスタMNSa3のドレインは、第3の駆動トランジスタMP3のゲートに接続される。NMOSトランジスタMNSa3のソースには、抵抗設定電圧VS1aが与えられる。NMOSトランジスタMNSb3のドレインは、第3の駆動トランジスタMP3のゲートに接続される。NMOSトランジスタMNSb3のソースには、抵抗設定電圧VS1bが与えられる。そして、PMOSトランジスタMPSb3のゲートとNMOSトランジスタMNSa3のゲートには、出力制御信号SLPaが与えられる。PMOSトランジスタMPSb3のゲートとNMOSスイッチトランジスタMNSb3のゲートには出力制御信号SLPbが与えられる。つまり、第3の駆動状態制御部112は、出力制御信号SLPaがハイレベルの期間は抵抗設定電圧VS1aを第3の駆動トランジスタMP3のゲートに与え、出力制御信号SLPbがハイレベルの期間は抵抗設定電圧VS1bを第3の駆動トランジスタMP3のゲートに与える。また、第3の駆動状態制御部112は、出力制御信号SLPa及び出力制御信号SLPbがいずれもロウレベルである期間は第3の駆動トランジスタMP3のゲートに電源電圧VCCを与える。なお、出力制御信号SLPa、SLPbは同時にハイレベルになることがないように制御される。そして、第3の駆動部110は、第3の駆動状態制御部112の動作によって、エンファシスモードにおいては抵抗設定電圧VS1aに応じて第3の駆動トランジスタMP3の抵抗値を第3の抵抗値RPaとする。第3の駆動部110は、第3の駆動状態制御部112の動作によって、非エンファシスモードにおいては抵抗設定電圧VS1bに応じて第3の駆動トランジスタMP3の抵抗値を第4の抵抗値RPbとする。また、第3の駆動部110は、第3の駆動状態制御部112の動作によって、非導通状態例えば、非活性状態においては第3の駆動トランジスタMP3を遮断状態とする。なお、実施の形態3にかかる半導体装置3では、第1の駆動トランジスタMP1と第3の駆動トランジスタMP3にPMOSトランジスタを用い、第2の駆動トランジスタMN2及び第4の駆動トランジスタMN4にNMOSトランジスタを用いる。そのため、第3の抵抗値と第4の抵抗値との関係をRPa>RPbとするためには、抵抗制御電圧の関係をVS1a<VS1bとする必要がある。また、第5の抵抗値と第6の抵抗値との関係をRNa>RNbとするためには、抵抗制御電圧の関係をVC1a>VC1bとする必要がある。続いて、可変抵抗34aの構成について説明する。可変抵抗34aは、ブリッジ抵抗37、抵抗制御部36、38を有する。ここで、抵抗制御部36については、実施の形態3にかかる半導体装置3の抵抗制御部36と同じものであるため、ここでは説明を省略する。ブリッジ抵抗37は、可変抵抗トランジスタMNR、MPRを有する。可変抵抗トランジスタMNR、MPRは、第1の出力端子OUTaと第2の出力端子OUTbとの間に並列接続される。つまり、可変抵抗34aでは、可変抵抗トランジスタMNRと可変抵抗トランジスタMPRとの並列抵抗により第1の抵抗値RMaと第2の抵抗値RMbとを実現する。エンファシスモードにおいて、抵抗制御部36は可変抵抗トランジスタMNRのゲートに第1の抵抗設定電圧例えば、抵抗設定電圧VC2aを与え、抵抗制御部38は可変抵抗トランジスタMPRのゲートに第7の抵抗設定電圧例えば、抵抗設定電圧VS2aを与える。そして、抵抗設定電圧VC2aが与えられた可変抵抗トランジスタMNRと、抵抗設定電圧VS2aが与えられた可変抵抗トランジスタMPRと、の並列抵抗は第1の抵抗値RMaとなる。また、非エンファシスモードにおいて、抵抗制御部36は可変抵抗トランジスタMNRのゲートに第2の抵抗設定電圧例えば、抵抗設定電圧VC2bを与え、抵抗制御部38は可変抵抗トランジスタMPRのゲートに第8の抵抗設定電圧例えば、抵抗設定電圧VS2bを与える。そして、抵抗設定電圧VC2bが与えられた可変抵抗トランジスタMNRと、抵抗設定電圧VS2bが与えられた可変抵抗トランジスタMPRと、の並列抵抗は第2の抵抗値RMbとなる。抵抗制御部38は、PMOSトランジスタMPRa2、PMOSトランジスタMPRb2、NMOSトランジスタMNRa2、NMOSトランジスタMNRb2を有する。PMOSトランジスタMPRa2のソースは電源端子VCCに接続される。PMOSトランジスタMPRa2のドレインは、PMOSトランジスタMPRb2のソースに接続される。PMOSトランジスタMPRb2のドレインは、可変抵抗トランジスタMPRのゲートに接続される。NMOSトランジスタMNRa2のドレインは、可変抵抗トランジスタMPRのゲートに接続される。NMOSトランジスタMNRa2のソースには、抵抗設定電圧VS2aが与えられる。NMOSトランジスタMNRb2のドレインは、可変抵抗トランジスタMPRのゲートに接続される。NMOSトランジスタMNRb2のソースには、抵抗設定電圧VS2bが与えられる。そして、PMOSトランジスタMPRb2のゲートとNMOSトランジスタMNRa2のゲートには、出力制御信号RCPaが与えられる。PMOSトランジスタMPRb2のゲートとNMOSスイッチトランジスタMNRb2のゲートには出力制御信号RCPbが与えられる。つまり、抵抗制御部38は、スイッチ制御信号RCPaがハイレベルの期間は抵抗設定電圧VS2aを可変抵抗トランジスタMPRのゲートに与え、スイッチ制御信号RCPbがハイレベルの期間は抵抗設定電圧VS2bを可変抵抗トランジスタMPRのゲートに与える。また、抵抗制御部38は、スイッチ制御信号RCPa及びスイッチ制御信号RCPbがいずれもロウレベルである期間は可変抵抗トランジスタMPRのゲートに電源電圧VCCを与える。ここで、実施の形態4にかかる半導体装置4では、抵抗設定電圧VC1a、VC1b、VC2a、VC2b、VS1a、VS1b、VS2a、VS2bの生成方法に特徴の1つを有する。そこで、制御電圧生成部44について詳細に説明する。制御電圧生成部44のブロック図を図11に示す。図11に示すように、制御電圧生成部44は、抵抗設定電圧生成部121~124、基準電圧生成部125を有する。基準電圧生成部125は、基準電圧VrC1a、VrC1b、VrC2a、VrC2b、VrS1a、VrS1b、VrS2a、VrS2bを生成する。基準電圧生成回路125は、抵抗R1、R2、差動増幅器AMPを有する。抵抗R1、R2は、電源端子VCCと接地端子VSSとの間に直列に接続される。そして、抵抗R1と抵抗R2とが接続される点に、電源電圧VCCを抵抗R1、R2の抵抗値で分圧した参照電圧を生成する。差動増幅器AMP2は、非反転入力端子に参照電圧が入力され、反転入力端子が差動増幅器AMPの出力端子に接続される。つまり、差動増幅器AMPはバッファとして機能し、参照電圧を出力する。以下、差動増幅器の出力端子を参照電圧ノードNRと称す。また、基準電圧生成回路125は、電流源IRS1a、IRC1a、抵抗RS1a、RC1aを有する。電流源IRS1aは、抵抗RS1aと電源端子VCCとの間に接続される。抵抗RS1aは、電流源IRS1aと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRS1aと抵抗RS1aとの間のノードに基準電圧VrS1aを生成する。つまり、基準電圧VrS1aは、参照電圧と、抵抗RS1aの抵抗値と電流源IRS1aの出力電流との積により決まる電圧と、により決まる。電流源IRC1aは、抵抗RC1aと接地端子VSSとの間に接続される。抵抗RC1aは、電流源IRC1aと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRC1aと抵抗RC1aとの間のノードに基準電圧VrC1aを生成する。つまり、基準電圧VrC1aは、参照電圧と、抵抗RC1aの抵抗値と電流源IRC1aの出力電流との積により決まる電圧と、により決まる。また、基準電圧生成回路125は、電流源IRS1b、IRC1b、抵抗RS1b、RC1bを有する。電流源IRS1bは、抵抗RS1bと電源端子VCCとの間に接続される。抵抗RS1bは、電流源IRS1bと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRS1bと抵抗RS1bとの間のノードに基準電圧VrS1bを生成する。つまり、基準電圧VrS1bは、参照電圧と、抵抗RS1bの抵抗値と電流源IRS1bの出力電流との積により決まる電圧と、により決まる。電流源IRC1bは、抵抗RC1bと接地端子VSSとの間に接続される。抵抗RC1bは、電流源IRC1bと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRC1bと抵抗RC1bとの間のノードに基準電圧VrC1bを生成する。つまり、基準電圧VrC1bは、参照電圧と、抵抗RC1bの抵抗値と電流源IRC1bの出力電流との積により決まる電圧と、により決まる。また、基準電圧生成回路125は、電流源IRS2a、IRC2a、抵抗RS2a、RC2aを有する。電流源IRS2aは、抵抗RS2aと電源端子VCCとの間に接続される。抵抗RS2aは、電流源IRS2aと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRS2aと抵抗RS2aとの間のノードに基準電圧VrS2aを生成する。つまり、基準電圧VrS2aは、参照電圧と、抵抗RS2aの抵抗値と電流源IRS2aの出力電流との積により決まる電圧と、により決まる。電流源IRC2aは、抵抗RC2aと接地端子VSSとの間に接続される。抵抗RC2aは、電流源IRC2aと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRC2aと抵抗RC2aとの間のノードに基準電圧VrC2aを生成する。つまり、基準電圧VrC2aは、参照電圧と、抵抗RC2aの抵抗値と電流源IRC2aの出力電流との積により決まる電圧と、により決まる。また、基準電圧生成回路125は、電流源IRS2b、IRC2b、抵抗RS2b、RC2bを有する。電流源IRS2bは、抵抗RS2bと電源端子VCCとの間に接続される。抵抗RS2bは、電流源IRS2bと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRS2bと抵抗RS2bとの間のノードに基準電圧VrS2bを生成する。つまり、基準電圧VrS2bは、参照電圧と、抵抗RS2bの抵抗値と電流源IRS2bの出力電流との積により決まる電圧と、により決まる。電流源IRC2bは、抵抗RC2bと接地端子VSSとの間に接続される。抵抗RC2bは、電流源IRC2bと参照電圧ノードNRとの間に接続される。そして、基準電圧生成回路125は、電流源IRC2bと抵抗RC2bとの間のノードに基準電圧VrC2bを生成する。つまり、基準電圧VrC2bは、参照電圧と、抵抗RC2bの抵抗値と電流源IRC2bの出力電流との積により決まる電圧と、により決まる。抵抗設定電圧生成部121は、抵抗設定電圧生成部91の差動増幅器AC1a、抵抗設定トランジスタNC1a、定電流源ISC1aに、差動増幅器AS1a、抵抗設定トランジスタPS1a、定電流源ISS1aを追加したものである。差動増幅器AS1aは、非反転入力端子に基準電圧VrS1aが入力され、反転入力端子が抵抗設定トランジスタPS1aのドレインと接続される。差動増幅器AS1aの出力端子は、抵抗設定トランジスタPS1aのゲートに接続される。抵抗設定トランジスタPS1aのソースには、電源電圧VCCが供給される。定電流源ISS1aは、接地端子VSSと抵抗設定トランジスタPS1aのドレインとの間に接続される。そして、差動増幅器AS1aの出力信号が抵抗設定電圧VS1aとなる。なお、抵抗設定トランジスタPS1aは、PMOSトランジスタである。抵抗設定電圧生成部122は、抵抗設定電圧生成部92の差動増幅器AC1b、抵抗設定トランジスタNC1b、定電流源ISC1bに、差動増幅器AS1b、抵抗設定トランジスタPS1b、定電流源ISS1bを追加したものである。差動増幅器AS1bは、非反転入力端子に基準電圧VrS1bが入力され、反転入力端子が抵抗設定トランジスタPS1bのドレインと接続される。差動増幅器AS1bの出力端子は、抵抗設定トランジスタPS1bのゲートに接続される。抵抗設定トランジスタPS1bのソースには、電源電圧VSSが供給される。定電流源ISS1bは、接地端子VSSと抵抗設定トランジスタPS1bのドレインとの間に接続される。そして、差動増幅器AS1bの出力信号が抵抗設定電圧VS1bとなる。なお、抵抗設定トランジスタPS1bは、PMOSトランジスタである。抵抗設定電圧生成部123は、抵抗設定電圧生成部93の差動増幅器AC2a、抵抗設定トランジスタNC2a、定電流源ISC2aに、差動増幅器AS2a、抵抗設定トランジスタPS2a、定電流源ISS2aを追加したものである。差動増幅器AS2aは、非反転入力端子に基準電圧VrS2aが入力され、反転入力端子が抵抗設定トランジスタPS2aのドレインと接続される。差動増幅器AS2aの出力端子は、抵抗設定トランジスタPS2aのゲートに接続される。抵抗設定トランジスタPS2aのソースには、電源電圧VCCが供給される。定電流源ISS2aは、接地端子VSSと抵抗設定トランジスタPS2aのドレインとの間に接続される。そして、差動増幅器AS2aの出力信号が抵抗設定電圧VS2aとなる。なお、抵抗設定トランジスタPS2aは、PMOSトランジスタである。抵抗設定電圧生成部124は、抵抗設定電圧生成部94の差動増幅器AC2b、抵抗設定トランジスタNC2b、定電流源ISC2bに、差動増幅器AS2b、抵抗設定トランジスタPS2b、定電流源ISS2bを追加したものである。差動増幅器AS2bは、非反転入力端子に基準電圧VrS2bが入力され、反転入力端子が抵抗設定トランジスタPS2bのドレインと接続される。差動増幅器AS2bの出力端子は、抵抗設定トランジスタPS2bのゲートに接続される。抵抗設定トランジスタPS2bのソースには、電源電圧VSSが供給される。定電流源ISS2bは、接地端子VSSと抵抗設定トランジスタPS2bのドレインとの間に接続される。そして、差動増幅器AS2bの出力信号が抵抗設定電圧VS2bとなる。なお、抵抗設定トランジスタPS2bは、PMOSトランジスタである。つまり、抵抗設定電圧生成部121~124は、電流設定トランジスタのソースドレイン間に基準電圧に相当する電圧を印加した上で、電流設定トランジスタに定電流が出力する電流を流した場合に電流設定トランジスタのゲートに印加される電圧を出力する抵抗設定電圧とする。ここで、トランジスタは、一般的に、同一構造のトランジスタは、ソースゲート間電圧Vgsが同じであれば、同一のソースドレイン間のオン抵抗となるという特性を有する。そこで、実施の形態4では、同じゲート電圧例えば、抵抗設定電圧が印加される電流設定トランジスタと、駆動トランジスタは、ペア性を有することが好ましい。続いて、実施の形態4にかかる半導体装置4の動作について説明する。実施の形態4にかかる半導体装置4の動作を示すタイミングチャートは図12に示す。図12に示す例は、図4に示した実施の形態1にかかる半導体装置1の動作を示すタイミングチャートと同じ入力信号に対応するものである。図12に示すように、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合図12の入力信号がハイレベルの期間中の期間Teで示す期間、出力制御信号SHPa、SHNbをハイレベル、出力制御信号SHNa、SHPbをロウレベル、出力制御信号SLPa、SLPbをロウレベル、出力制御信号SLNa、SLNbをハイレベルとする。これにより、第1の駆動トランジスタMP1のゲート電圧VgMN1のゲート電圧VgMP1は、抵抗設定電圧VS1a、第2の駆動トランジスタMN2のゲート電圧VgMN2は、抵抗設定電圧VC1aとなる。そして、第1の駆動トランジスタMP1の出力インピーダンスは第3の抵抗値RPaとなり、第2の駆動トランジスタMN2の出力インピーダンスは第5の抵抗値RNaとなる状態で導通状態となる。また、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがハイレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号RCNa、RCPbをロウレベル、かつ、スイッチ制御信号RCNb、RCPaをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは抵抗設定電圧VC2aとなり、可変抵抗トランジスタMPRのゲート電圧VgMPRは抵抗設定電圧VS2aとなる。そして、ブリッジ抵抗37は、ソースドレイン間の抵抗値が第1の抵抗値RMaとなる。一方、図12に示すように、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合図12の入力信号がロウレベルの期間中の期間Teで示す期間、出力制御信号SLPa、SLNbをハイレベル、出力制御信号SLNa、SLPbをロウレベル、出力制御信号SHPa、SHPbをロウレベル、出力制御信号SHNa、SHNbをハイレベルとする。これにより、第3の駆動トランジスタMP3のゲート電圧VgMP3は、抵抗設定電圧VS1aとなり、第4の駆動トランジスタMN4のゲート電圧VgMN4は、抵抗設定電圧VC1aとなる。そして、第3の駆動トランジスタMP3の出力インピーダンスは第3の抵抗値RPaとなり、第4の駆動トランジスタMN4の出力インピーダンスが第4の抵抗値RNaとなる状態で導通状態となる。また、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがロウレベルである期間において、エンファシスモードの制御を行う場合、スイッチ制御信号RCNa、RCPbをロウレベル、かつ、スイッチ制御信号RCNb、RCPaをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは抵抗設定電圧VC2aとなり、可変抵抗トランジスタMPRのゲート電圧VgMPRは、抵抗設定電圧VS2aとなる。そして、ブリッジ抵抗37は、ソースドレイン間の抵抗値が第1の抵抗値RMaとなる。上記動作により、実施の形態4にかかる半導体装置4では、エンファシスモードにおける差動信号の振幅を実施の形態1にかかる半導体装置と同様にVa2とする。また、図12に示すように、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合図12の入力信号がハイレベルの期間中の期間Tnで示す期間、出力制御信号SHPb、SHNaをハイレベル、出力制御信号SHNb、SHPaをロウレベル、出力制御信号SLPa、SLPbをロウレベル、出力制御信号SLNa、SLNbをハイレベルとする。これにより、第1の駆動トランジスタMP1のゲート電圧VgMN1のゲート電圧VgMP1は、抵抗設定電圧VS1b、第2の駆動トランジスタMN2のゲート電圧VgMN2は、抵抗設定電圧VC1bとなる。そして、第1の駆動トランジスタMP1の出力インピーダンスは第4の抵抗値RPbとなり、第2の駆動トランジスタMN2の出力インピーダンスは第6の抵抗値RNbとなる状態で導通状態となる。また、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがハイレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号RCNb、RCPaをロウレベル、かつ、スイッチ制御信号RCNa、RCPbをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは抵抗設定電圧VC2bとなり、可変抵抗トランジスタMPRのゲート電圧VgMPRは抵抗設定電圧VS2bとなる。そして、ブリッジ抵抗37は、ソースドレイン間の抵抗値が第2の抵抗値RMbとなる。一方、図12に示すように、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合図12の入力信号がロウレベルの期間中の期間Tnで示す期間、出力制御信号SLPb、SLNaをハイレベル、出力制御信号SLNb、SLPaをロウレベル、出力制御信号SHPa、SHPbをロウレベル、出力制御信号SHNa、SHNbをハイレベルとする。これにより、第3の駆動トランジスタMP3のゲート電圧VgMP3は、抵抗設定電圧VS1bとなり、第4の駆動トランジスタMN4のゲート電圧VgMN4は、抵抗設定電圧VC1bとなる。そして、第3の駆動トランジスタMP3の出力インピーダンスは第4の抵抗値RPbとなり、第4の駆動トランジスタMN4の出力インピーダンスが第6の抵抗値RNbとなる状態で導通状態となる。また、実施の形態4にかかる半導体装置4では、入力信号の信号レベルがロウレベルである期間において、非エンファシスモードの制御を行う場合、スイッチ制御信号RCNb、RCPaをロウレベル、かつ、スイッチ制御信号RCNa、RCPbをハイレベルとする。これにより、可変抵抗トランジスタMNRのゲート電圧VgMNRは抵抗設定電圧VC2bとなり、可変抵抗トランジスタMPRのゲート電圧VgMPRは、抵抗設定電圧VS2bとなる。そして、ブリッジ抵抗37は、ソースドレイン間の抵抗値が第2の抵抗値RMbとなる。上記動作により、実施の形態4にかかる半導体装置4では、エンファシスモードにおける差動信号の振幅を実施の形態1にかかる半導体装置と同様にVb2とする。上記説明より、実施の形態4では、実施の形態3と同様に、第1の駆動トランジスタMN1から第4の駆動トランジスタのゲートに印加する抵抗設定電圧により駆動トランジスタの駆動能力を制御する。そのため、実施の形態4にかかる半導体装置4は、実施の形態3と同様に、回路面積を実施の形態1、2よりも削減することができる。また、実施の形態4にかかる半導体装置4では、出力端子に接続される回路素子数を削減できるため、実施の形態3と同様に高速な信号を扱うことができる。さらに、実施の形態4にかかる半導体装置4は、駆動トランジスタの抵抗値を電圧により制御するため、実施の形態3と同様に、回路素子数を削減しながら、より高い精度で駆動部の出力インピーダンス及び可変抵抗の抵抗値を設定することができる。実施の形態4にかかる半導体装置4では、実施の形態3のように、レギュレータ回路33を挿入することはできない。しかし、半導体装置4では、差動信号の振幅中心電圧VCMを電源電圧の1/2に設定し、振幅を一定にすることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。