"光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む固体撮像素子。上記画素は、上記増幅素子の入力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、上記増幅素子およびリセット素子は、上記画素電源電圧が供給される電源ラインに接続され、上記リセット素子は、上記入力ノードを上記電源ラインの電位にリセットする請求項1記載の固体撮像素子。上記画素電源部は、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して第1の電源ラインに出力する画素電源回路と、供給される電源電圧から低周波成分を抽出したリセット用電源電圧を生成して第2の電源ラインに出力するローパスフィルタと、を含み、上記画素は、上記増幅素子の入力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、上記増幅素子は、上記第1の電源ラインに接続され、上記リセット素子は、上記第2の電源ラインに接続され、上記入力ノードを上記第2の電源ラインの電位にリセットする請求項1記載の固体撮像素子。上記画素電源回路は、入力側端子が上記電源電圧が供給される電源ラインに接続され、出力側端子が上記画素電源電圧が出力される電源ライン間に接続されたドロップ用電界効果トランジスタを含み、上記電界効果トランジスタのゲート電圧を所定電圧に制御して供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成する請求項1記載の固体撮像素子。上記画素電源回路は、基準電圧と出力する画素電源電圧とを比較して上記電界効果トランジスタのゲート電圧を制御する演算増幅器を含む請求項4記載の固体撮像素子。上記画素電源回路は、上記電界効果トランジスタのゲート電圧を昇圧する昇圧回路を含む請求項5記載の固体撮像素子。上記画素電源回路は、上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続された抵抗素子と、上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含む請求項4記載の固体撮像素子。上記画素電源回路は、上記電界効果トランジスタのゲートと基準電位との間に接続された抵抗素子をさらに含む請求項7記載の固体撮像素子。上記画素電源回路は、上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続されたスイッチと、上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含み、上記電界効果トランジスタのゲート電圧をサンプルおよびホールドする機能を有する請求項4記載の固体撮像素子。上記画素信号読み出し部は、上記画素アレイ部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含み、上記画素電源回路の上記スイッチは、AD変換期間には非導通状態、AD変換期間以外は導通状態になるように制御される請求項9記載の固体撮像素子。上記画素信号読み出し部は、上記画素アレイ部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含み、上記画素アレイ部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出し、上記AD変換部は、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る請求項1記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含むカメラシステム。ところが、上述した技術においては、基本的に画素アレイ部11には電源電圧VDDが直接供給される。その結果、画素の電源にノイズがのると、画素からの出力読み出し信号にノイズが混入するおそれがあるという不利益がある。また、電源電圧が高い場合、画素内のトランジスタに高電圧が印可され、継時的に特性が劣化するという不利益がある。特に、転送トランジスタをオフにしているときに、そのゲートに負の電圧を供給している場合に特性が劣化しやすくなる傾向にある。本技術は、画素の読み出しへのノイズ混入を防止でき、画素を形成するトランジスタの継時的な特性劣化を抑止することが可能な固体撮像素子およびカメラシステムを提供することにある。本技術の第1の観点の固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む。本技術の第2の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を含み、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む。本技術によれば、画素の読み出しへのノイズ混入を防止でき、画素を形成するトランジスタの継時的な特性劣化を抑止することができる。以下、本技術の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の全体の概略構成2.画素電源部および画素アレイ部の第1の構成例3.画素電源部および画素アレイ部の第2の構成例4.画素電源回路の具体的な構成例5.列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例6.カメラシステムの構成例<1.固体撮像素子の全体の概略構成>図4は、本実施形態に係るCMOSイメージセンサ固体撮像素子の構成例を示す図である。本CMOSイメージセンサ100は、画素アレイ部110、行選択回路Vdec120、カラム読み出し回路AFE130、および画素電源部140を有する。そして、行選択回路120およびカラム読み出し回路130により画素信号読み出し部が形成される。画素アレイ部110は、複数の画素回路110AがM行×N列の2次元状マトリクス状に配列されている。図5は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。この画素回路110Aは、たとえばフォトダイオードPDからなる光電変換素子以下、単にPDというときもある111を有する。そして、画素回路110Aは、この1個の光電変換素子111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。光電変換素子111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送素子としての転送トランジスタ112は、光電変換素子111と入力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート転送ゲートに制御信号である転送信号TRGが与えられる。これにより、転送トランジスタ112は、光電変換素子111で光電変換された電子をフローティングディフュージョンFDに転送する。リセットトランジスタ113は、画素電源電圧VDDPIXが供給される電源ラインLVDDPIXとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。これにより、リセット素子としてのリセットトランジスタ113は、フローティングディフュージョンFDの電位を電源ラインLVDDPIXの電位にリセットする。フローティングディフュージョンFDには、増幅素子としての増幅トランジスタ114のゲートが接続されている。すなわち、フローティングディフュージョンFDは増幅素子としての増幅トランジスタ114の入力ノードとして機能する。増幅トランジスタ114と選択トランジスタ115は画素電源電圧VDDPIXが供給される電源ラインLVDDPIXと信号線LSGNとの間に直列に接続されている。このように、増幅トランジスタ114は、選択トランジスタ115を介して信号線LSGNに接続され、画素部外の定電流源とソースフォロアを構成している。そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路130に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。画素アレイ部110に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路120により駆動される。行選択回路120は、画素アレイ部110の中の任意の行に配置された画素の動作を制御する。行選択回路120は、制御線LSEL、LRST、LTRGを通して画素を制御する。行選択回路120は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。カラム読み出し回路130は、行選択回路120により読み出し制御された画素行のデータを信号出力線LSGNを介して受け取り、後段の信号処理回路に転送する。カラム読み出し回路130は、CDS回路やADCアナログデジタルコンバータを含む。本実施形態の画素電源部140は画素電源回路を有し、供給される電源電圧VDDから画素電源電圧VDDPIXを生成して、生成した画素電源電圧VDDPIXを電源ラインLVDDPIXを介して各画素回路110Aに供給する。画素電源部140は、電源電圧VDDにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧VDDPIXを生成して各画素回路110Aに供給する。<2.画素電源部および画素アレイ部の第1の構成例>図6は、本実施形態に係る画素電源部および画素アレイ部の第1の構成例を示す図である。図6の画素電源部140は、画素電源回路141を有する。画素電源回路141は、上述したように、供給される電源電圧VDDから画素電源電圧VDDPIXを生成して、生成した画素電源電圧VDDPIXを、電源ラインLVDDPIXを介して各画素回路110Aに供給する。なお、電源ラインLVDDPIXは第1の電源ラインに相当する。電源ラインLVDDPIXは、各画素回路110Aの増幅トランジスタ114およびリセットトランジスタ113の電源側端子に接続されている。したがって、画素電源回路141は、生成した画素電源電圧VDDPIXを、電源ラインLVDDPIXを介して、各画素回路110Aの増幅トランジスタ114およびリセットトランジスタ113の電源側端子に供給する。画素電源回路141は、後述するように、LDOLowDropOut:低ドロップアウトや絶縁ゲート型電界効果トランジスタMOSFETを介して画素に電源電圧を供給することにより、ノイズを減衰させ、画素までノイズが伝搬しないように構成される。画素電源回路141は、LDOやMOSFETにより画素に供給する電源の電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制軽減する。なお、LDOとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。また、図6においては、画素のソースフォロワ回路用電流源回路150が示されている。ソースフォロワ回路150は、電源に接続された定電流源151、定電流源151に接続されたカレントミラー用トランジスタ152、および各垂直信号線LSGN-1~LSGN―Nに接続された負荷としてのトランジスタ153-1~153-Nを有する。トランジスタ152、153-1~153-Nは、たとえばnチャネルのMOSFETにより形成される。画素電源電圧VDDPIXが供給され、画素の電源として機能する電源ラインLVDDPIXは、画素のソースフォロワに用いられ、図5および図6の例では、増幅トランジスタ114およびリセットトランジスタ113のドレインが接続されている。画素のソースフォロワに用いる電源は、画素から垂直信号線LSGNに信号を読み出す際に、大きな電流を流す必要がある。たとえば、画素アレイの列数が3000列の場合、1列あたり6μAの電流を流すとすると、18mAを供給する必要がある。したがって、画素のソースフォロワに用いる電源は、十分な電流供給能力を有し、かつVDD側から見込んだ抵抗が、CDSの帯域以上の高周波では高抵抗である必要がある。<3.画素電源部および画素アレイ部の第2の構成例>図7は、本実施形態に係る画素電源部および画素アレイ部の第2の構成例を示す図である。図7の画素電源部140Aは、画素電源回路141Aに加えてローパスフィルタLPF142を有する。そして、画素電源回路141Aは、上述したように、供給される電源電圧VDDから画素電源電圧VDDPIXを生成して、生成した画素電源電圧VDDPIXを、電源ラインLVDDPIXを介して各画素回路110Aに供給する。図7において、電源ラインLVDDPIXは、各画素回路110Aの増幅トランジスタ114の電源側端子に接続されている。したがって、画素電源回路141Aは、生成した画素電源電圧VDDPIXを、電源ラインLVDDPIXを介して、各画素回路110Aの増幅トランジスタ114の電源側端子に供給する。ローパスフィルタ142は、電源電圧VDDの低域成分を抽出し、抽出した画素リセット用電源電圧VDDRSTを電源ラインLVDDRSTに出力する。なお、電源ラインLVDDRSTは第2の電源ラインに相当する。図7において、電源ラインLVDDRSTは、各画素回路110Aのリセットトランジスタ113の電源側端子に接続されている。したがって、ローパスフィルタ142は、抽出したリセット用電源電圧VDDRSTを、電源ラインLVDDRSTを介して、各画素回路110Aのリセットトランジスタ113の電源側端子に供給する。画素電源部140Aにおいて、電源ラインを2系統に分けている理由は以下の通りである。なお、画素電源電圧VDDPIXが供給され、画素の電源として機能する電源ラインLVDDPIXは、画素のソースフォロワに用いられ、図7の例では、増幅トランジスタ114のドレインが接続されている。画素リセット用電源電圧VDDPSTが供給され、画素リセット用電源として機能をお電源ラインLVDDRSTは、リセットトランジスタ113のドレインに接続されている。前述したように、画素のソースフォロワに用いる電源は、画素から垂直信号線LSGNに信号を読み出す際に、大きな電流を流す必要がある。たとえば、画素アレイの列数が3000列の場合、1列あたり6μAの電流を流すとすると、18mAを供給する必要がある。したがって、画素のソースフォロワに用いる電源は、十分な電流供給能力を有し、かつVDD側から見込んだ抵抗が、CDSの帯域以上の高周波では高抵抗である必要がある。これに対して、画素リセット用の電源は、大きな定常電流を流さない。そのため、単純なローパスフィルタ抵抗RおよびキャパシタC、スイッチドキャパシタなどで構成を通して供給することもできる。<4.画素電源回路の具体的な構成例>次に、本実施形態に係る画素電源部を形成する画素電源回路の具体的な構成例について説明する。なお、以下の説明においては、画素電源回路を符号200をもって示す。[4.1画素電源回路の第1の構成例]図8は、本実施形態に係る画素電源回路の第1の構成例を示す回路図である。図8の画素電源回路200は、ドロップ用NMOSトランジスタ201、演算増幅器オペアンプ202、キャパシタC1、基準電圧供給端子TVREF、および画素電源電圧VDDPIXの出力端子TVDDPIXを含んで構成されている。この画素電源回路200は、ドロップ用NMOSトランジスタ201およびオペアンプ202を有するLDO系回路として形成されている。前述したように、LDOとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。NMOSトランジスタ201のドレインが電源電圧VDDが供給される電源ラインLVDDに接続され、ソースがオペアンプ202の反転入力端子-および出力端子TVDDPIXに接続されている。NMOSトランジスタ201のゲートがオペアンプ202の出力に接続され、オペアンプ202の非反手入力端子が基準電圧供給端子TVREFに接続されている。また、NMOSトランジスタ201のゲートと基準電位VSSとの間にキャパシタC1が接続されている。画素電源回路200においては、入力電源電圧VDDたとえば3.3VをNMOSトランジスタ201を通過させることでドロップさせて、たとえば出力の画素電源電圧たとえば2.7Vを出力する。画素電源回路200は、オペアンプ202で基準電圧たとえば2.7Vと出力電圧を比較し、この比較結果に応じたオペアンプ202の出力信号でNMOSトランジスタ201のオン抵抗を制御して出力電圧を一定に保持する。このように、図8の画素電源回路200は、ドロップパスデバイス用トランジスタとしてNMOSトランジスタ201を適用したLDOとして構成されている。この画素電源回路200は、出力する画素電源電圧VDDPIXのターゲット電圧たとえば2.7Vよりも電源電圧VDDが十分高いたとえば0.5V以上高い時に有効である。そして、画素電源回路200は、画素電源電圧VDDPIXの電圧を、ターゲット電圧に高精度で合わせることができる。画素電源回路200によれば、電源電圧VDDにノイズが重畳していても、数MHzまでの低周波の成分は、ほとんど画素電源電圧VDDPIXには伝搬しない。垂直信号線LSGNの電圧VSLをAD変換する読み出し回路不図示の帯域は、一般的に数MHz程度あれば十分である。それ以上の周波数のノイズが、画素電源にのったとしても、読み出し回路でAD変換されないようにすることができる。また、一般的に、センサの電源には安定化容量を接続するので、数100MHz以上の高周波のノイズがセンサに入るケースはほとんどない。実際に電源電圧VDDにのる可能性がある数10Hz~100MHz程度のノイズは、センサの出力に影響しない。[4.2画素電源回路の第2の構成例]図9は、本実施形態に係る画素電源回路の第1の構成例を示す回路図である。図9の画素電源回路200Aは、LDO構成ではなく、NMOSトランジスタ201のゲートが抵抗素子R1を介して電源ラインLVDDに接続されている。これにより、NMOSトランジスタ201のゲート電圧VgのDCレベルはVDDレベルに保持される。また,NMOSトランジスタ201のゲートと基準電位VSSとの間にはキャパシタC1が接続されている。画素電源回路200Aにおいて、電源ラインLVDDPIXに出力すべき画素電源電圧VDDPIXは、NMOSトランジスタ201に電流IxNAを流した場合のNMOSトランジスタ201のゲートソース間電圧をVgsとすると、次式で与えられる。[数1]VDDPIX=VDD-VgsNMOSトランジスタ210のゲート電圧Vgが一定であれば、電源電圧VDDのノイズはほとんど画素電源電圧VDDPIXには伝搬しない。電源電圧VDDのノイズは、抵抗R1とキャパシタC1で構成されるローパスフィルタを介してNMOSトランジスタ201のゲートに伝搬する。このローパスフィルタでカットオフ周波数fc=1/2πRC以上の周波数は、20dB/decで減衰する。一般的に、CMOSイメージセンサは、読み出しでCDSを行っている。CDSでは、信号レベルとリセットレベルの差分をとるため、ハイパスフィルタとして働く。ローパスフィルタのカットオフ周波数fcを、CDSの帯域よりも十分低く設定すると、低周波側はCDSで、高周波側はローパスフィルタで、ノイズを低減することができる。たとえば、サンプリングの間隔TCDSが5μs、カットオフ周波数fcを1kHzR=1MΩ、Cを160pFとすると、全ての周波数で、電源電圧VDDから画素電源電圧VDDPIXへのノイズの伝搬を-20dB1/10以下に抑えることができる。[4.3画素電源回路の第3の構成例]図10は、本実施形態に係る画素電源回路の第3の構成例を示す回路図である。図10の画素電源回路200Bは、NMOSトランジスタ201のゲートが抵抗素子ではなくスイッチSW1を介して電源電圧VDDの電源ラインLVDDに接続されている。画素電源回路20Bにおいては、NMOSトランジスタ201のゲート電圧Vgをサンプルおよびホールドする。たとえば、カラム読み出し回路130がADコンバータを有している場合、スイッチSW1はAD変換期間には非導通状態、AD変換期間外は導通状態にあるように、図示しない制御系により制御される。これにより、AD変換期間中は、ホールド動作によりNMOSトランジスタ201のゲート電圧Vgはホールドされており一定である。電源ラインLVDDPIXに出力すべき画素電源電圧VDDPIXは、NMOSトランジスタ201に電流IxNAが流れることかあら、NMOSトランジスタ201のゲートソース間電圧Vgsは一定である。このため、画素電源電圧VDDPIXも一定に保たれる。電源にノイズがのっていると、サンプルホールドする度に画素電源電圧VDDPIXの電圧が変化するが、特に図7のセンサの構成であれば、垂直信号線LSGNに出力される読み出し信号VSLにはほとんど伝搬しない。[4.4画素電源回路の第4の構成例]図11は、本実施形態に係る画素電源回路の第4の構成例を示す回路図である。図11の画素電源回路200Cは、図9に構成に加えて、NMOSトランジスタ201のゲートと基準電位VSSとの間に抵抗素子R2が接続され、電源電圧VDDを抵抗素子R1とR2で分圧するように構成されている。この画素電源回路200Cでは、画素電源電圧VDDPIXの電圧値を下げたい場合、電源電圧VDDを抵抗で分圧して、NMOSトランジスタ201のゲート電圧VgのDCレベルを決めることで実現できる。[4.5画素電源回路の第5の構成例]図12は、本実施形態に係る画素電源回路の第5の構成例を示す回路図である。図12の画素電源回路200Dは、図8のLDO系の画素電源回路200に対応しており、ドロップ用トランジスタとしてNMOSトランジスタに代えてPMOSトランジスタ203が適用されている。PMOSトランジスタ203のソースが電源ラインLVDDDに接続され、ドレインがオペアンプ202の反転入力端子-および出力端子TVDDPIXに接続されている。これに伴い、キャパシタC1はPMOSトランジスタ203のゲートと電源ラインLVDD間に接続されている。この例の基準電圧VREFは2.9Vである。この画素電源回路200Dでは、画素電源電圧VDDPIXのターゲット電圧を、NMOSトランジスタを用いた場合よりも高くすることができる。ただし、高周波側で、電源電圧VDDから画素電源電圧VDDPIXに伝わるノイズの量が増える傾向にある。[4.6画素電源回路の第6の構成例]図13は、本実施形態に係る画素電源回路の第6の構成例を示す回路図である。図13の画素電源回路200Eは、図8のLDO系の画素電源回路200に対応しており、NMOSトランジスタ201のゲート電圧を昇圧する昇圧回路204が設けられている。このように、ドロップ用トランジスタとしてNMOSトランジスタを用いた場合であっても、NMOSトランジスタ201のゲート電圧を昇圧することで、画素電源電圧VDDPIXのターゲット電圧を高くすることが可能である。この例では、電源電圧VDDが2.7V、基準電圧VREFが2.5Vで、昇圧電圧が3.3Vである。以上説明したように、本実施形態によれば、供給される電源電圧VDDから画素電源電圧VDDPIXを生成して、生成した画素電源電圧VDDPIXを電源ラインLVDDPIXを介して各画素回路110Aに供給する画素電源部140を有する。画素電源部140を配置したことにより、電源電圧VDDにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧VDDPIXを生成することができる。本実施形態によれば、LDO系やMOSFETにより画素に供給する電源電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制することができる。なお、各実施形態に係るCMOSイメージセンサは、特に限定されないが、たとえば列並列型のアナログ-デジタル変換装置以下、ADCAnalogdigitalconverterと略すを搭載したCMOSイメージセンサとして構成することも可能である。図14は、本実施形態に係る列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例を示すブロック図である。この固体撮像素子300は、図14に示すように、撮像部としての画素アレイ部310、画素駆動部としての行選択回路320、水平転送走査回路330、タイミング制御回路340を有する。さらに、固体撮像素子300は、ADC群350、デジタル-アナログ変換装置以下、DACと略す360、アンプ回路S/A370、信号処理回路380、および水平転送線390を有する。そして、固体撮像素子300は、上述した画素電源部140と同様の構成および機能を有する画素電源部400を有している。なお、画素電源部400については、図1~図13に関連付けて詳述したことから、ここでの説明は省略する。画素アレイ部310は、フォトダイオードと画素内アンプとを含む、たとえば図5に示すような画素がマトリックス状行列状に配置されて構成される。また、固体撮像素子300においては、画素アレイ部310の信号を順次読み出すための制御回路として次の回路が配置されている。すなわち、固体撮像素子300においては、制御回路として内部クロックを生成するタイミング制御回路340、行アドレスや行走査を制御する行選択回路320、そして列アドレスや列走査を制御する水平転送走査回路330が配置される。ADC群350は、比較器351、カウンタ352、およびラッチ353を有するADCが複数列配列されている。比較器351は、DAC360により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。カウンタ352は、比較器351の比較時間をカウントする。ADC群350は、nビットデジタル信号変換機能を有し、垂直信号線列線毎に配置され、列並列ADCブロックが構成される。各ラッチ353の出力は、たとえば2nビット幅の水平転送線390に接続されている。そして、水平転送線390に対応した2n個のアンプ回路370、および信号処理回路380が配置される。ADC群350においては、垂直信号線に読み出されたアナログ信号電位Vslは列毎に配置された比較器351で参照電圧Vslopある傾きを持った線形に変化するスロープ波形と比較される。このとき、比較器351と同ように列毎に配置されたカウンタ352が動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位アナログ信号Vslをデジタル信号に変換する。参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期で数えることでデジタル値に変換するものである。そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、比較器351の出力が反転し、カウンタ352の入力クロックを停止し、AD変換が完了する。以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線390、アンプ回路370を経て信号処理回路380に入力され、2次元画像が生成される。このようにして、列並列出力処理が行われる。そして、画素電源部400が、上述した図4~図13に関連付けて説明した画素電源部140が適用される。この画素電源部400を配置することにより、電源電圧VDDにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧VDDPIXを生成することができる。そして、LDO系やMOSFETにより画素に供給する電源電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制することができる。このような画素電源部400を配置することは、たとえば以下のような画素構成を有する固体撮像素子において効果は大きい。上述したように、画素アレイ部310は、複数の画素がマトリクス状行列状に配置されて構成される。画素アレイ部310は、その画素配列として、たとえば図15に示すようなベイヤー配列が採用される。そして、本例の画素アレイ部310は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルDPCに分割されている。具体的には、列並列ADC搭載の固体撮像素子CMOSイメージセンサ300において、ベイヤー配列の同一色カラーフィルタ下の1画素について、感度または蓄積時間を変えて2ケ以上複数個の分割画素セルDPCに分割されている。そして、画素信号をAD変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してAD変換する。このとき、たとえばAD変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。以下の説明では、一つの画素DPCが4つの分割画素セルDPC-A~DPC-Dに分割されている場合を例に説明する。図16は、本発明の実施形態に係る画素分割の概念図である。図16にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある1画素を4分割した例で、分割された個々の画素では感度または蓄積時間がそれぞれ異なる。図16では、G緑画素PCGをDPC-A,DPC-B,DPC-C,DPC-Dの4つの画素に分割した場合が示されている。この画素アレイ部310における画素および分割画素の構成や分割形態等については後で詳述する。そして、固体撮像素子300は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたADC群350のAD変換器でAD変換を実行する。固体撮像素子300は、次いで第2の分割画素信号のAD変換操作を行う際に、第1のAD変換値を加算して第2の分割画素信号のAD変換操作を実行する。固体撮像素子300は、次いで第3の分割画素信号のAD変換操作を行う際に、前記第2のAD変換値を加算して第3の分割画素信号のAD変換操作を実行する。固体撮像素子300は、次いで第4の分割画素信号のAD変換操作を行う際に、前記第3のAD変換値を加算して第4の分割画素信号のAD変換操作を実行する。本例の固体撮像素子300は、順次このような方法で複数個に分割された画素の画素信号をカラム部に設けられたAD変換器で加算する分割画素加算方法が採用される。ADC群350においては、たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなAD変換器で加算する分割画素加算が実現される。図17は、図14の列並列ADC搭載固体撮像素子CMOSイメージセンサで加算処理を行う場所を示す図である。図17中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本実施形態に係る領域である。これまで知られている分割画素の加算信号処理の方法は、DSP等の信号処理部で行っている。これに対して、本実施形態においては、上述したように、AD変換時にカウンタ352において、4分割画素信号のAD変換を行いつつ順次加算処理を行う。すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線LSGNに送出し、カラム画素信号読み出し部に配置されたADC群350のAD変換器でAD変換を実行する。ADC群350の各ADCにおいては、次いで第2の分割画素信号のAD変換操作を行う際に、第1のAD変換値を加算して第2の分割画素信号のAD変換操作を実行する。ADC群350のADCにおいては、次いで第3の分割画素信号のAD変換操作を行う際に、前記第2のAD変換値を加算して第3の分割画素信号のAD変換操作を実行する。ADC群350のADCにおいては、次いで第4の分割画素信号のAD変換操作を行う際に、前記第3のAD変換値を加算して第4の分割画素信号のAD変換操作を実行する。以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線390に転送され、アンプ370を経て信号処理回路380に入力され、所定の信号処理により2次元画像が生成される。本例の分割画素の構成や分割形態や分割画素加算処理等については種々の構成が採用することが可能である。ここで、理解を容易にするために、CMOSイメージセンサの基本的な分割画素の構成の一例について説明する。図18は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの分割画素の一例を示す図である。この分割画素DPC1は、図5と同様の構成を有している。そして、4つの分割画素の選択トランジスタ115を介して共通の垂直信号線LSGNに接続されている。この構成を本例の割画素セルにそのまま適用することも可能である。また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部FDを分割画素セルで共有する構成も採用することも可能である。この場合、たとえば増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<6.カメラシステムの構成例>図19は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム500は、図19に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,300が適用可能な撮像デバイス510を有する。さらに、カメラシステム500は、この撮像デバイス510の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ520を有する。カメラシステム500は、撮像デバイス510を駆動する駆動回路530と、撮像デバイス510の出力信号を処理する信号処理回路540と、を有する。駆動回路530は、撮像デバイス510内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス510を駆動する。また、信号処理回路540は、撮像デバイス510の出力信号に対して所定の信号処理を施す。信号処理回路540で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路540で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス510として、先述した撮像素子100,300を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む固体撮像素子。2上記画素は、上記増幅素子の入力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、上記増幅素子およびリセット素子は、上記画素電源電圧が供給される電源ラインに接続され、上記リセット素子は、上記入力ノードを上記電源ラインの電位にリセットする上記1記載の固体撮像素子。3上記画素電源部は、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して第1の電源ラインに出力する画素電源回路と、供給される電源電圧から低周波成分を抽出したリセット用電源電圧を生成して第2の電源ラインに出力するローパスフィルタと、を含み、上記画素は、上記増幅素子の入力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、上記増幅素子は、上記第1の電源ラインに接続され、上記リセット素子は、上記第2の電源ラインに接続され、上記入力ノードを上記第2の電源ラインの電位にリセットする上記1記載の固体撮像素子。4上記画素電源回路は、入力側端子が上記電源電圧が供給される電源ラインに接続され、出力側端子が上記画素電源電圧が出力される電源ライン間に接続されたドロップ用電界効果トランジスタを含み、上記電界効果トランジスタのゲート電圧を所定電圧に制御して供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成する上記1から3のいずれか一に記載の固体撮像素子。5上記画素電源回路は、基準電圧と出力する画素電源電圧とを比較して上記電界効果トランジスタのゲート電圧を制御する演算増幅器を含む上記4記載の固体撮像素子。6上記画素電源回路は、上記電界効果トランジスタのゲート電圧を昇圧する昇圧回路を含む上記5記載の固体撮像素子。7上記画素電源回路は、上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続された抵抗素子と、上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含む上記4記載の固体撮像素子。8上記画素電源回路は、上記電界効果トランジスタのゲートと基準電位との間に接続された抵抗素子をさらに含む上記7記載の固体撮像素子。9上記画素電源回路は、上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続されたスイッチと、上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含み、上記電界効果トランジスタのゲート電圧をサンプルおよびホールドする機能を有する上記4記載の固体撮像素子。10上記画素信号読み出し部は、上記画素アレイ部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含み、上記画素電源回路の上記スイッチは、AD変換期間には非導通状態、AD変換期間以外は導通状態になるように制御される上記9記載の固体撮像素子。11上記画素信号読み出し部は、上記画素アレイ部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含み、上記画素アレイ部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出し、上記AD変換部は、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る上記1から10のいずれか一に記載の固体撮像素子。12固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含むカメラシステム。"