"シリコン層と、前記シリコン層に形成され、第1不純物を含有する金属シリサイド層と、を備え、前記シリコン層は、前記金属シリサイド層が形成されていない領域において、前記第1不純物に起因するエンドオブレンジ欠陥を有していないことを特徴とする半導体装置。前記シリコン層は、第2不純物を含有する第2不純物注入層を有し、前記第2不純物注入層の深さは前記金属シリサイド層の深さより深いことを特徴とする請求項1に記載の半導体装置。前記シリコン層は、半導体基板又は前記半導体基板上に形成されたシリコン層であることを特徴とする請求項1又は2に記載の半導体装置。前記金属シリサイド層に電気的に接続されているコンタクトプラグをさらに備えることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第1不純物はインジウムであることを特徴とする請求項1~4のいずれか一項に記載の半導体装置。シリコン層に第1不純物を注入して第1不純物注入層を形成する工程と、前記第1不純物注入層上に金属膜を形成する工程と、前記シリコン層の一部と前記金属膜とを第1加熱処理により反応させて、前記第1不純物注入層の深さより深い深さを有する金属シリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記金属シリサイド層は、前記第1不純物に起因するエンドオブレンジ欠陥が形成されていた位置、又は前記エンドオブレンジ欠陥の形成が予測される位置より深く形成することを特徴とする請求項6に記載の半導体装置の製造方法。前記金属シリサイド層は、前記第1不純物のイオン注入時の前記シリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成することを特徴とする請求項6又は7に記載の半導体装置の製造方法。前記金属シリサイド層は、前記第1不純物注入層の外縁より10nm以上深く形成することを特徴とする請求項6~8のいずれか一項に記載の半導体装置の製造方法。前記第1加熱処理における加熱温度は500°C以上であることを特徴とする請求項6~9のいずれか一項に記載の半導体装置の製造方法。シリコン層に第2不純物を注入して第2不純物注入層を形成する工程をさらに含み、前記金属シリサイド層は前記第2不純物注入層の深さよりも浅い深さを有するように形成することを特徴とする請求項6~10のいずれか一項に記載の半導体装置の製造方法。第2不純物注入層は、前記第1不純物のイオン注入時の前記シリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成することを特徴とする請求項11に記載の半導体装置の製造方法。前記第2不純物注入層を形成する工程は第2加熱処理を含み、前記第2不純物注入層を形成する工程における前記第2加熱処理は、前記第1不純物注入層を形成する工程において形成された前記シリコン層の結晶欠陥が残存するような条件において実施することを特徴とする請求項12に記載の半導体装置の製造方法。前記第2不純物注入層を形成する工程の前記第2加熱処理により前記第1不純物注入層の外縁に、前記第1不純物に起因するエンドオブレンジ欠陥が形成され、前記金属シリサイド層は、前記エンドオブレンジ欠陥を包含するように形成することを特徴とする請求項13に記載の半導体装置の製造方法。前記第2不純物注入層を形成する工程における前記第2加熱処理における加熱温度は500°C以上であることを特徴とする請求項13又は14に記載の半導体装置の製造方法。前記第1不純物はインジウムであり、前記第1不純物注入層へのドーズ量は、1×1013atoms/cm2以上であることを特徴とする請求項6~15のいずれか一項に半導体装置の製造方法。前記シリコン層上に絶縁膜を形成する工程と、前記絶縁膜に、前記第1不純物を前記シリコン層に注入するためのコンタクトホールを形成する工程と、前記コンタクトホール内に、前記金属シリサイド層と電気的に接続されるコンタクトプラグを形成する工程と、をさらに含むことを特徴とする請求項6~16のいずれか一項に半導体装置の製造方法。前記シリコン層は半導体基板の一部であることを特徴とする請求項6~17のいずれか一項に半導体装置の製造方法。前記シリコン層は、半導体基板上に形成したシリコン層であることを特徴とする請求項6~18のいずれか一項に半導体装置の製造方法。以下の分析は、本発明の観点から与えられる。本発明者らは、特許文献1及び特許文献2に記載の技術において、インジウムイオンやドーパントの注入がコンタクト抵抗を増大させていることを見出した。特許文献1及び特許文献2に記載の技術においては、特許文献2に記載されているように、インジウムイオンやドーパントの注入後の熱処理によりシリサイド層の下にインジウムやドーパントが偏析する。これにより、単結晶状態にあるシリコンには結晶ダメージエンドオブレンジ欠陥が発生し、ソース/ドレイン拡散層の不純物が不活性化する。エンドオブレンジ欠陥では、不純物の再活性化が不十分となり、部分的に高抵抗化層を形成し、これがコンタクト抵抗を増大させることになる。コンタクトサイズの微小化は進行し続けており、特許文献1及び特許文献2に記載の技術よりもさらにコンタクト抵抗を低下させる技術が望まれている。本発明の第1視点によれば、半導体装置は、シリコン層と、シリコン層に形成され、第1不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第1不純物に起因するエンドオブレンジ欠陥を有していない。本発明の第2視点によれば、半導体装置の製造方法は、シリコン層に第1不純物を注入して第1不純物注入層を形成する工程と、第1不純物注入層上に金属膜を形成する工程と、シリコン層の一部と金属膜とを第1加熱処理により反応させて、第1不純物注入層の深さより深い深さを有する金属シリサイド層を形成する工程と、を含む。本発明は、以下の効果のうち少なくとも1つを有する。本発明の半導体装置においては、金属シリサイド層を第1不純物注入層よりも深くなるように形成し、シリコン層が、第1不純物に起因するエンドオブレンジ欠陥を有さないように形成されている。これにより、エンドオブレンジ欠陥に基づく高抵抗化を抑制し、半導体基板における抵抗やコンタクト抵抗の低抵抗化を実現することができる。上記各視点の好ましい形態を以下に記載する。上記第1視点の好ましい形態によれば、シリコン層は、第2不純物を含有する第2不純物注入層を有する。第2不純物注入層の深さは金属シリサイド層の深さより深い。上記第1視点の好ましい形態によれば、シリコン層は、半導体基板又は半導体基板上に形成されたシリコン層である。上記第1視点の好ましい形態によれば、半導体装置は、金属シリサイド層に電気的に接続されているコンタクトプラグをさらに備える。上記第1視点の好ましい形態によれば、第1不純物はインジウムである。上記第2視点の好ましい形態によれば、金属シリサイド層は、第1不純物に起因するエンドオブレンジ欠陥が形成されていた位置、又はエンドオブレンジ欠陥の形成が予測される位置より深く形成する。上記第2視点の好ましい形態によれば、金属シリサイド層は、第1不純物のイオン注入時のシリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成する。上記第2視点の好ましい形態によれば、金属シリサイド層は、第1不純物注入層の外縁より10nm以上深く形成する。上記第2視点の好ましい形態によれば、第1不純物注入層を形成する工程における第1加熱処理における加熱温度は500°C以上である。上記第2視点の好ましい形態によれば、半導体装置の製造方法は、シリコン層に第2不純物を注入して第2不純物注入層を形成する工程をさらに含む。金属シリサイド層は第2不純物注入層の深さよりも浅い深さを有するように形成する。上記第2視点の好ましい形態によれば、第2不純物注入層は、第1不純物のイオン注入時のシリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成する。上記第2視点の好ましい形態によれば、第2不純物注入層を形成する工程は第2加熱処理を含む。第2不純物注入層を形成する工程における第2加熱処理は、第1不純物注入層を形成する工程において形成されたシリコン層の結晶欠陥が残存するような条件において実施する。上記第2視点の好ましい形態によれば、第2不純物注入層を形成する工程の第2加熱処理により第1不純物注入層の外縁に、第1不純物に起因するエンドオブレンジ欠陥が形成される。金属シリサイド層は、エンドオブレンジ欠陥を包含するように形成する。上記第2視点の好ましい形態によれば、第2不純物注入層を形成する工程における第2加熱処理における加熱温度は500°C以上である。上記第2視点の好ましい形態によれば、第1不純物はインジウムである。第1不純物注入層へのドーズ量は、1×1013atoms/cm2以上である。上記第2視点の好ましい形態によれば、半導体装置の製造方法は、シリコン層上に絶縁膜を形成する工程と、絶縁膜に、第1不純物をシリコン層に注入するためのコンタクトホールを形成する工程と、コンタクトホール内に、金属シリサイド層と電気的に接続されるコンタクトプラグを形成する工程と、をさらに含む。上記第2視点の好ましい形態によれば、シリコン層は半導体基板の一部である。上記第2視点の好ましい形態によれば、シリコン層は、半導体基板上に形成したシリコン層である。本発明の第1実施形態に係る半導体装置について説明する。図1に、本発明の第1実施形態に係る半導体装置の概略断面図を示す。半導体装置100は、半導体基板101と、半導体基板101に形成されたウェル102と、活性領域を区画する素子分離領域103と、半導体基板101上に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107と、半導体基板101上ゲート電極107の両側に形成されたゲートサイドウォール109と、ゲート電極107両側の半導体基板101に形成されたエクステンション領域104と、ゲート電極107両側の半導体基板101に形成され、エクステンション領域104に接続された基板ソース/ドレイン領域105と、基板ソース/ドレイン領域105上に形成されたせり上げソース/ドレイン領域111と、せり上げソース/ドレイン領域111に形成された金属シリサイド層114と、半導体基板101上に形成された層間膜115と、層間膜115上に形成された上部配線118と、上部配線118とせり上げソース/ドレイン領域111及び基板ソース/ドレイン領域105とを電気的に接続するコンタクトプラグ117と、を備える。ゲート電極107は、ゲート絶縁膜106上に形成されたゲート導電膜107a及びゲート導電膜107a上に形成されたゲートキャップ膜107bを有する。上部配線118は、上部配線バリアメタル膜118a及び上部配線バリアメタル膜118a上に形成された上部配線膜118bを有する。コンタクトプラグ117は、層間膜115に形成され、第1バリアメタル膜117a、第2バリアメタル膜117b及びコンタクト導電膜117cを有する。半導体基板101は、例えばシリコン基板である。エクステンション領域104は、ウェル102と異なる導電型とする。せり上げソース/ドレイン領域111及び基板ソース/ドレイン領域105とエクステンション領域104は同じ導電型である。基板ソース/ドレイン領域105は、エクステンション領域104と接続されている。せり上げソース/ドレイン領域111は、半導体基板101上に成長させたシリコン膜に不純物を拡散させた不純物拡散領域である。せり上げソース/ドレイン領域111は、後述する第1不純物に起因して形成されるエンドオブレンジ欠陥EndofRangeDefectsを有していない。エンドオブレンジ欠陥が存在しているか否かは、透過型電子顕微鏡TEM;TransmissionElectronMicroscopeによる観察によって確認することができる。金属シリサイド層114は、第1不純物を含有する。第1不純物は、金属シリサイド化を促進するための不純物であり、例えばインジウム、ゲルマニウム、砒素、アンチモン等を用いることができる。金属シリサイド層114は、後述する第1不純物に起因してせり上げソース/ドレイン領域111にエンドオブレンジ欠陥が形成されていた領域、又はエンドオブレンジ欠陥が形成されるとすれば、エンドオブレンジ欠陥が形成されると予測される領域を包含する。すなわち、金属シリサイド層114の深さdは、少なくとも部分的に、エンドオブレンジ欠陥が存在していた位置、又はエンドオブレンジ欠陥が形成されると予測される位置より深くなるように設定する。金属シリサイド層114としては、例えば、コバルトシリサイド、チタンシリサイド、ニッケルシリサイド、モリブデンシリサイド、白金シリサイド、等種々の金属シリサイドを適用することができる。エンドオブレンジ欠陥は、金属シリサイド層114を第1不純物層より深く形成しなければ、第1不純物注入層形成後に、例えば金属シリサイド層114の形成時の加熱によって第1不純物層の外縁に導入される、単結晶状態にあるシリコンの結晶ダメージのことである。本発明においては、金属シリサイド層114が、エンドオブレンジ欠陥が形成される領域を包含しているので、エンドオブレンジ欠陥に起因する高抵抗化が抑制され、コンタクトプラグ117とせり上げソース/ドレイン領域111間の抵抗を低減することができる。ゲート絶縁膜106としては、例えば、シリコン酸窒化膜、ハフニウム酸化膜等を使用することができる。ゲート導電膜107aは、例えば、リンドープトシリコン膜、チタン膜、窒化チタン膜、及びタングステン膜を順次積層することにより形成することができる。ゲートキャップ膜107bとしては、コンタクトプラグ117を形成する際に選択比がとれる材料を用いるようにし、例えばシリコン窒化膜を用いることができる。ゲートサイドウォール109としては、コンタクタトプラグを形成する際に選択比が取れる材料を用いるようにし、例えばシリコン窒化膜を用いることができる。第1バリアメタル膜117aとしては、例えば膜厚10nmの窒化チタン膜を使用することができる。第2バリアメタル膜117bとしては、例えば膜厚5nmのチタン膜を使用することができる。第2バリアメタル膜117bは、省略してもよい。コンタクト導電膜117cとしては、例えば膜厚100nmのタングステン膜を使用することができる。本発明の第1実施形態に係る半導体装置の製造方法について説明する。図2~図5に、本発明の第1実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。まず、半導体基板101にウェル102を形成する。例えば、p型の半導体基板101に、n型のウェル102を形成することができる。次に、活性領域を画定する素子分離領域103を形成する。次に、半導体基板101上に、ゲート絶縁膜106、並びにゲート導電膜107a及びゲートキャップ膜107bを積層したゲート電極107を形成する図2a。ゲート電極107は、例えば、ゲート導電膜107aの前駆膜及びゲートキャップ膜107bの前駆膜を形成した後、リソグラフィ技術及びエッチング技術を用いて各前駆膜をパターニングして形成することができる。次に、ゲート電極107をマスクにして、ウェル102の上部領域に不純物を導入してエクステンション領域104を形成する図2b。例えば、上記例のようにウェル102の導電型がp型である場合、ホウ素等のp型の不純物を導入することができる。イオン注入の条件は、例えば、エネルギー5KeV、ドーズ量1×1014atoms/cm2とすることができる。エクステンション領域104の深さは、例えば、約15nmとすることができる。次に、半導体基板101及びゲート電極107上に、ゲートサイドウォール109の前駆膜を全面的に形成する。次に、エクステンション領域104が露出するように当該前駆膜をエッチバックして、ゲート電極107の両側の側壁に沿ってゲートサイドウォール109を形成する図2c。次に、露出した半導体基板101ウェル102表面上にシリコン膜110をさらに形成する図3d。以下、このシリコン膜をせり上げシリコン膜という。せり上げシリコン膜110は、例えば、選択エピタキシャルシリコン成長法、例えば、ジクロルシランガス及び塩酸ガスを用いたUHV-CVDUltraHighVacuumChemicalVaporDeposition法高真空CVD法により形成することができる。せり上げシリコン膜110の厚さは、例えば50nmとすることができる。次に、せり上げシリコン膜110に不純物を導入する。例えば、上記例のようにエクステンション領域104の導電型がp型である場合、ホウ素等のp型の不純物を導入することができる。イオン注入の条件は、例えば、エネルギー5KeV、ドーズ量3×1015atoms/cm2とすることができる。次に、熱処理を行い、不純物を活性化させると共に、不純物を拡散させ、せり上げシリコン膜110から半導体基板101表面部分にかけて、拡散層を形成する。以下、この拡散層のうち、せり上げシリコン膜110に形成された部分を、せり上げソース/ドレイン領域111、半導体基板101に形成された部分を、基板ソース/ドレイン領域105という。基板ソース/ドレイン領域105は、エクステンション領域104と接続される。ここで、熱処理は、例えば、急速熱処理法を用いて、窒素ガス雰囲気、1000°C、10秒で行うことができる。基板ソース/ドレイン領域105の深さは、例えば20nmに形成することができる。これにより、せり上げソースドレイン構造を有するMOSトランジスタが形成される。せり上げソースドレイン構造は、半導体基板101に形成される基板ソース/ドレイン領域105を浅く形成することができ、ゲート長の短縮化が可能となる。この結果、トランジスタを高性能化することができる。次に、MOSトランジスタを覆うように層間膜115を形成する図3f。層間膜115の材料としては、例えばシリコン酸化膜を利用することができる。層間膜115の厚さは、例えば500nmとすることができる。次に、層間膜115上に、リソグラフィ技術を用いて、開口122aを有するコンタクト形成マスク122を形成する。開口122aは、層間膜115にコンタクトを形成する領域に形成されている。本実施形態においては、開口122aは、せり上げソース/ドレイン領域111の上方に形成されている。後述のように、自己整合コンタクト形成法を用いる場合には、開口122aは、平面投影によれば、ゲートサイドウォール109と一部が重なるように形成される。次に、コンタクト形成マスク122を用いて、例えばドライエッチングにより、せり上げソース/ドレイン領域111を露出するように層間膜115にコンタクトホール115aを形成する図4g。コンタクトホール115aの形成には、例えば自己整合コンタクト形成法を用いることができる。自己整合コンタクト形成法は、ゲート電極-コンタクト間距離の縮小化のため、ゲートサイドウォール109に対して選択比がとれる条件を用いてコンタクトホール115aをエッチングすることにより、ゲートサイドウォール109に対して自己整合的にコンタクトホールを形成する方法である。自己整合コンタクト形成法によれば、コンタクタトホール115aとゲート電極107との距離をゲートサイドウォール109幅の厚さまでに縮小でき、素子サイズの縮小が可能となる。コンタクトホール115aを開口するエッチングは、ゲートキャップ膜107b、ゲートサイドウォール109に対して選択比が高い条件を用いて行う。コンタクタトホール115aの大きさは、例えば、トップ径100nm、ボトム径80nmとすることができる。次に、コンタクト形成マスク122を除去する図4h。次に、コンタクトホール115aから露出したせり上げソース/ドレイン領域111に第1不純物をイオン注入して第1不純物注入層112を形成する図4i。第1不純物注入層112を形成することにより、後に形成する金属シリサイド層の形成を促進させ、コンタクト抵抗を低減させることができる。第1不純物としては、例えば、質量が大きいインジウムInを用いると好ましい。質量が大きいインジウムがイオン注入されることにより、シリコン膜は、結晶性が乱され、結晶ダメージが導入された状態となり、金属シリサイドの形成を促進する要因になると考えられる。この他にも、第1不純物としては、重いイオン種であるゲルマニウムGeイオン、砒素Asイオン、アンチモンSaイオンを使用することができる。ドーズ量は、例えば、1×1013atoms/cm2~1×1015atoms/cm2とすることができ、例えば、4×1013atoms/cm2とすることができる。後述の金属シリサイド層を第1不純物注入層よりも深く形成しない場合、第1不純物が注入されることにより結晶ダメージが導入されたシリコン膜においては、その後の500°C程度以上の熱処理過程で、第1不純物注入層112の不純物濃度分布の外縁領域であるエンドオブレンジの近傍に、不純物が偏析し、転位ループ等の結晶欠陥が形成される。この欠陥を、エンドオブレンジ欠陥EndofRangeDefectsと称す。エンドオブレンジ欠陥が形成される位置は、せり上げソース/ドレイン領域111の表面からおおよそ深さRpδRpの位置である。ここで、Rpは標準飛程距離であり、δRpはその標準偏差である。標準飛程距離Rpとは、せり上げソース/ドレイン領域111に侵入した第1不純物が落ち着くまでに通過した距離の入射角に沿った投影長のこと射影飛程である。標準偏差δRpは、標準飛程距離の揺らぎのことである。本発明においては、後述の金属シリサイド層を、基板深さ方向に、エンドオブレンジ欠陥が形成される領域を覆うように形成する。そのため、不純物の注入エネルギーは、不純物濃度分布RpδRpが、後に形成される金属シリサイド層の深さよりも浅くなるように設定すると好ましい。例えば、インジウムイオン注入のエネルギーは、20KeVとすることができる。シミュレーションの結果によれば、標準飛程距離Rp略20nm、標準偏差δRp略5nmであり、RpδRpは略25nmとなる。次に、シリサイドを形成するための金属膜113を形成する図5j。金属膜113は、層間膜115上、コンタクトホール115a内及びせり上げソース/ドレイン領域111上を覆うように形成する。金属膜113の材料には、例えば、コバルトCoを用いることができる。コバルトは、金属シリサイド形成の熱処理温度が低く、トランジスタへの熱処理の影響を軽減できる特徴を持ち、金属シリサイドを形成するための材料として好ましい材料の一つである。他の金属膜113の材料としては、例えば、チタンTi、ニッケルNi、モリブデンMo、プラチナPt等を用いることができる。成膜方法は、例えばスパッタ法を用いることができる。成膜方法はこれに限定されず、CVD法などを用いてもよい。金属膜113の膜厚は、金属膜113とシリコンと反応させて金属シリサイド層を形成する際に、必要とされる膜厚の金属シリサイド層を形成するのに十分な膜厚となるように設定される。例えば、コンタクトホール115aに露出したせり上げソース/ドレイン領域111上で、例えば10nmとなるように形成する。次に、熱処理を加えて、金属膜113とシリコン膜を熱処理により反応させて、せり上げソース/ドレイン領域111上部に、金属シリサイド層114を形成する。熱処理の温度は、用いる金属膜113の種類に応じて、適切な温度に設定される。例えば、金属膜113がコバルトの場合、シリサイド化させるためには熱処理の温度は凡そ600°C~700°Cとすると好ましい。例えば、急速熱窒化法により、窒素ガス雰囲気中、650°C、30秒の熱処理を施すと金属シリサイド層114を形成することができる。前述したように、この熱処理過程で、金属シリサイド層114が形成されない限り、第1不純物注入層112外の領域に、転位ループ等のエンドオブレンジ欠陥が発生する。そこで、金属シリサイド層114は、この熱処理によって形成されたエンドオブレンジ欠陥、及びエンドオブレンジ欠陥が形成されるであろう領域を包含するように形成する。そこで、金属シリサイド層114の深さは、例えば、第1不純物注入層112の深さ外縁より10nm以上深く広くなるように形成すると好ましい。例えば、金属シリサイド層114の深さは、RpδRp10nmより大きくなるように設定すると好ましい。例えば、上記例においては、エンドオブレンジ欠陥の深さは、凡そ25nm近傍に形成されている。この場合、深さ35nmのコバルトシリサイド層を形成することで、エンドオブレンジ欠陥をコバルトシリサイド層で包含するように形成することができる。金属シリサイド層114の厚さdは、デバイス上、適切な厚さに設定する。金属シリサイド層114の厚さdが厚くなると、金属シリサイド層がPN接合に近づきリークを発生する、シリコンの消費量が多くなり過ぎてシリコン層にボイドを形成するなどの問題が発生する場合がある。そのため、金属シリサイド層114は、厚い部分でも例えば50nm以下に形成すると好ましい。一方、金属シリサイド層114の厚さdが薄くなりすぎると金属シリサイドが凝縮を起こしてしまい、抵抗が上昇するという問題があるので、金属シリサイド層114の薄い部分は15nm以上にすると好ましい。金属膜113にコバルトを用いる場合、コバルト1に対してシリコンは凡そ3.5の量が消費されてコバルトシリサイドが形成され、形成されるコバルトシリサイドの厚みは凡そ3.5に形成される。例えば、金属膜113としてコバルト膜10nmをシリコン膜と反応させる場合、シリコン膜は凡そ35nm消費され、凡そ35nm程度厚さのコバルトシリサイドが形成され、シリサイド形成前の、せり上げソース/ドレイン領域111の表面から、凡そ35nmの深さの領域までがコバルトシリサイドとなる。また、金属膜113にチタンTiを用いる場合には、チタン1に対して、シリコンは2.5消費される。このように、金属膜113の材料によってシリコンの消費量は異なり、金属膜113の種類に応じて、金属シリサイド層114の膜厚を設定することができる。次に、未反応の金属膜113を、ウエットエッチング処理等により除去する図5k。薬液には、例えば、硫酸過水や、塩酸過水や、バッファードフッ酸などを用いることができる。次に、全体にバリアメタルの前駆層を形成する。バリアメタルは複数層で形成することができる。次に、コンタクトホール115aを埋め込むようにコンタクト導電膜117cの前駆層を形成する。次に、層間膜115上の各前駆層をCMP法を用いて研磨除去して、コンタクトホール115a内に、第1バリアメタル膜117a、第2バリアメタル膜117b及びコンタクト導電膜117cを有するコンタクトプラグ117を形成する図5l。これにより、せり上げソース/ドレイン領域111上に、金属シリサイド層114を介してコンタクトプラグ117が形成される。次に、コンタクトプラグ117上に上部配線118を形成する。例えば、コンタクトプラグ117上に上部配線バリアメタル膜118a及び上部配線膜118bの前駆層を形成し、パターニングして上部配線バリアメタル膜118a及び上部配線膜118bを有する上部配線118を形成する。以上の工程を経て、本発明の半導体装置100が製造される。尚、必要に応じて、この後、上部層間膜、ビアホール、配線、パッシベーション膜を形成する。上記方法以外にも、次の方法を採ることもできる。金属膜113を形成した図5j後、第1バリアメタル膜117aを形成する。次に、熱処理により金属シリサイド層114を形成する。次に、コンタクト導電膜117cをコンタクトホール115aに埋め込む。この方法によれば、残った金属膜113を除去しないでコンタクトプラグ117に用いることができるので、製造方法を簡略化することができる。半導体装置100の製造方法の説明においては、p型拡散層にコンタクトプラグを電気的に接続する方法について説明したが、n型拡散層にも適用することができる。本発明の第2実施形態に係る半導体装置について説明する。図6に、本発明の第2実施形態に係る半導体装置の概略断面図を示す。図6において第1実施形態と同じ要素には同じ符号を付してある。第1実施形態と異なる点は、半導体装置200は、第2不純物注入層201をさらに備える。第2不純物注入層201は、せり上げソース/ドレイン領域111に形成され、その厚さは、金属シリサイド層114より厚くなっている。形成されたエンドオブレンジ欠陥及びエンドオブレンジ欠陥が形成される領域は金属シリサイド層114に包含され、金属シリサイド層は第2不純物注入層201に包含されている。すなわち、第2不純物注入層201に、第1不純物に起因するエンドオブレンジ欠陥は存在していない。これにより、コンタクト抵抗をより低抵抗化することができる。次に、本発明の第2実施形態に係る半導体装置の製造方法について説明する。図4iに示す工程までは第1実施形態と同様である。図7に、本発明の第2実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。第1不純物注入層112を形成した図4i後、せり上げソース/ドレイン領域111に、せり上げソース/ドレイン領域111と同じ導電型の第2不純物を注入して、第2不純物注入層201を形成する図7j。第2不純物注入層201の深さは、後に形成する金属シリサイド層よりも深くなるように形成する。第2不純物としては、例えばホウ素を使用することができる。注入エネルギーは、例えば5KeV、ドーズ量は例えば5×1015atoms/cm2とすることができる。次に、例えば急速熱処理法による熱処理を施し、第2不純物注入層201の不純物を活性化させる。この熱処理は、後の工程において金属シリサイド化を促進する効果が十分に得られるように、第1不純物を注入した際に生じた結晶ダメージが完全に回復しないように、熱処理の温度、時間等の条件を設定する。例えば、熱処理条件は、温度700°C、窒素雰囲気、時間10秒等に設定することができる。このとき、第1不純物注入層112下にエンドオブレンジ欠陥210が形成されることがある。次に、図5jに示す工程と同様にして、金属膜113を形成する図7k。次に、図5kに示す工程と同様にして、金属シリサイド層114を形成する図7l。金属シリサイド層114は、第1不純物注入層112下のエンドオブレンジ欠陥210を包含すると共に、第2不純物注入層201よりは浅くなるように形成する。例えば、金属シリサイド層114の深さは、第1不純物注入層112の深さ外縁より10nm以上深く広くなるようにすると好ましい。これにより、第2不純物注入層201を加熱する工程において第1不純物注入層112の下にエンドオブレンジ欠陥が形成されたとしても、金属シリサイド層114により低抵抗化を実現することができる。この後の工程は、第1実施形態と同様である。第2実施形態におけるその他の形態は、第1実施形態と同様である。本発明の第3実施形態に係る半導体装置について説明する。図8に、本発明の第3実施形態に係る半導体装置の概略断面図を示す。図8において第1実施形態と同じ要素には同じ符号を付してある。第1実施形態及び第2実施形態においては、せり上げソース/ドレイン構造のMOSトランジスタに適用した例を示したが、第3実施形態においては、平面型のMOSトランジスタに適用した例を示す。すなわち、第1実施形態及び第2実施形態においては、金属シリサイド層は、せりあげソース/ドレイン領域に形成されていたが、第3実施形態に係る半導体装置300は、せりあげソース/ドレイン領域を有していない。金属シリサイド層314は基板ソース/ドレイン領域305に形成されている。コンタクトプラグ117は、金属シリサイド層314と電気的に接続されている。基板ソース/ドレイン領域305に、第1不純物に起因するエンドオブレンジ欠陥は存在していない。次に、本発明の第3実施形態に係る半導体装置の製造方法について説明する。図2cに示す工程までは第1実施形態と同様である。図9~図10に、本発明の第3実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。ゲートサイドウォール109を形成した後、ウェル102に不純物を注入してソース/ドレイン領域305を形成する図9d。不純物としては、例えばホウ素を用いることができる。注入エネルギーは例えばエネルギー5KeV,ドーズ量は例えば3×1015atoms/cm2とすることができる。次に、例えば急速熱処理法により熱処理を加えて、不純物を活性化させる。熱処理条件は、例えば温度1000°C、窒素雰囲気、時間10秒と設定することができる。ソース/ドレイン領域305の深さは、第1実施形態及び第2実施形態における基板ソース/ドレイン領域の深さよりも深くすると好ましい。ソース/ドレイン領域305の深さは、例えば50nmとすることができる。第1実施形態及び第2実施形態においては、高濃度のソース/ドレイン領域はせり上げシリコン膜に形成することができるので基板ソース/ドレイン領域を浅く形成することができるが、第3実施形態においては、半導体基板に高濃度のソース/ドレイン領域を形成するため、せり上げソースドレイン構造に比べて深く形成すると好ましい。次に、図3f~図4hに示す工程と同様にして、コンタクトホール115aを有する層間膜115を形成する図9e。コンタクトホール115aは、ソース/ドレイン領域305を露出するように形成されている。図9eに示す工程においては、自己整合コンタクト形成法を用いていない場合を示している。自己整合コンタクト形成法を用いてもよい。次に、図4iに示す工程と同様にして、ソース/ドレイン領域305に第1不純物を注入して第1不純物注入層312を形成する図9f。第1不純物としては例えばインジウムを使用することができる。ドーズ量は例えば4×1013atoms/cm2とすることができる。第1不純物の濃度分布は、例えばRpδRpが約25nmとなるように設定することができる。次に、図5jに示す工程と同様にして、金属膜113を形成する図10g。次に、図5kに示す工程と同様にして、加熱処理を施し、金属シリサイド層314を形成する図10h。金属シリサイド層314は、加熱処理により第1不純物注入層312の下端に形成されるエンドオブレンジ欠陥及びその形成領域を包含するように形成する。また、金属シリサイド層314の深さは、ソース/ドレイン領域305の深さより浅く形成する。金属シリサイド層314の深さは、例えば35nmとすることができる。次に、図5lに示す工程と同様にして、コンタクトプラグ117及び上部配線118を形成し、半導体装置300を製造する図8。半導体基板101にエンドオブレンジ欠陥が形成された場合であっても、本実施形態によればコンタクト抵抗や拡散層の抵抗を低抵抗化することができる。第3実施形態におけるその他の形態は、第1実施形態と同様である。また、第3実施形態において、第2実施形態と同様にして、金属シリサイド層を包含する第2不純物注入層を形成してもよい。本発明の半導体装置として、第1実施形態に係る半導体装置を作製し、そのコンタクト抵抗を測定した。比較例として、金属シリサイド層が第1不純物注入層より浅く形成されている半導体装置についてもコンタクト抵抗を形成した。本発明の半導体装置においては、エンドオブレンジ欠陥がシリコン層中に存在しないように、エンドオブレンジ欠陥及びこれが形成されるであろう領域は、金属シリサイド層で包含したが、比較例に係る半導体装置においてはエンドオブレンジ欠陥は金属シリサイド層に包含されていない。本発明の半導体装置は、上述の説明と同様にして製造した。第1不純物注入層の形成には、不純物としてインジウムを使用し、注入エネルギー20keV、ドーズ量4×1013atoms/cm2で行った。次に、金属膜として厚さ20nmのコバルト膜をスパッタ法で形成した後、600°Cのシリサイド化熱処理を施して深さ20nm~30nm程度のコバルトシリサイド層を形成した。この後、余剰のコバルト膜を除去し、窒化チタン膜、チタン膜及びタングステン膜を成膜し、CMP法でコンタクトプラグを形成した。コンタクトプラグ上に配線を形成して、パッドとして引き出した。一方、背景技術に係る半導体装置は、インジウム注入エネルギーを50keVとし、それ以外の条件は本発明の半導体装置の製造条件と同じとして製造した。これにより、第1不純物注入層は、金属シリサイド層よりも深く形成された。図11に、実施例における第1不純物注入層形成後の第1不純物濃度のプロファイルを示し、図12に、金属シリサイド層形成後の第1不純物濃度のプロファイルを示す。図11及び図12に示すプロファイルは、シノプシス社製ソフトウェアによるシミュレーションにより得られたものである。本実施例の条件においては、RpδRpは約25nmである。図12におけるシリサイド層の深さは約35nmである。本実施例においては、金属シリサイド層は、RpδRpより深く、また第1不純物であるインジウムの分布がない深さまで形成されている。図13に、比較例に係る半導体装置の概略断面図を示す。比較例においては、第1不純物であるインジウムの注入は、実施例よりも深くなるように実施した。これにより、金属シリサイド層914は、第1不純物注入層912内に形成された。このため、エンドオブレンジ欠陥930は、金属シリサイド層914形成時の加熱により、第1不純物注入層912の下端に沿って形成された。図14に、比較例における第1不純物注入層形成後の第1不純物濃度のプロファイルを示し、図15に、金属シリサイド層形成後の第1不純物濃度のプロファイルを示す。図16に、比較例におけるエンドオブレンジ欠陥のプロファイルを示す。図14~図16に示すプロファイルは、シノプシス社製ソフトウェアによるシミュレーションにより得られたものである。図14に示すように、第1不純物であるインジウム濃度のピークは実施例に比べて深くなり、Rp約40nm、δRp約10nm、RpδRp約50nmとなった。金属シリサイド層914の深さはRpδRpよりも浅い。インジウムの偏析が生じており、RpδRp付近にインジウムの濃度ピークが存在する。このため、エンドオブレンジ欠陥930は、RpδRp付近に形成される。そこで、本発明の半導体装置及び背景技術に係る半導体装置について、コンタクト1個当たりのコンタクト抵抗をウェハ面内で測定した。測定結果を図に示す。棒グラフはウェハ内での平均値を示し、エラーバーはウェハ面内でのばらつきを示す。これによれば、実施例においては平均値は約2kΩであったのに対し、比較例においては平均値は12kΩであり、比較例の値は実施例の値の5倍以上であった。また、抵抗のばらつきも比較例の方が大きくなった。これより、金属シリサイド層を第1不純物注入層より深く、すなわちエンドオブレンジ欠陥を包含するように形成することにより、コンタクト抵抗を低減できることが分かった。したがって、本発明によれば、コンタクト面積をより縮小化させることができる。本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ置換ないし選択が可能である。本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。"