第1導電型のドリフト層と、前記ドリフト層上に位置し、前記第1導電型とは反対の第2導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第1導電型の第1半導体領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記第1半導体領域と接して形成してなる第1電極層とを備え、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあることを特徴とするトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲートパワー半導体装置において、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置から0.2μm以上深い位置にあることを特徴とするトレンチゲートパワー半導体装置。請求項1又は2に記載のトレンチゲートパワー半導体装置において、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、前記第1半導体領域は、ソース領域であり、前記第1電極層は、ソース電極層であり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲートパワー半導体装置において、前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、前記第1半導体領域は、エミッタ領域であり、前記第1電極層は、エミッタ電極層であり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層を備える半導体基体を準備する半導体基体準備工程と、前記第1半導体層に溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、多段階イオン注入法により前記第1半導体層に第2導電型不純物をイオン注入して、前記ボディ層となる第2導電型の第2半導体層を形成する第2半導体層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在することとなるように第2導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。請求項5に記載のトレンチゲートパワー半導体装置の製造方法において、前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在することとなるように第2導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層及び前記ボディ層となる第2導電型の第2半導体層を備え、前記第1半導体層上に前記第2半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第2半導体層の表面から前記第1半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記半導体基体準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。請求項7に記載のトレンチゲートパワー半導体装置の製造方法において、前記第2半導体層準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。請求項5~8のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、前記第1半導体領域は、ソース領域であり、前記第1電極層は、ソース電極層であり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。請求項5~8のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、前記第1半導体領域は、エミッタ領域であり、前記第1電極層は、エミッタ電極層であり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。しかしながら、本発明の発明者らの研究により、従来のトレンチゲートパワーMOSFET900においては、図11bに示すように、p型ボディ層920内におけるp型不純物の濃度分布が緩やかであるため、スイッチオフ時にゲート寄生発振が発生し易くなってしまうという問題があることがわかった。図12は、従来のトレンチゲートパワーMOSFET900におけるドレインソース間電圧VDSの変化に対するドレインソース間容量CDSの変化を示す図である。図13は、従来のトレンチゲートパワーMOSFET900におけるスイッチオフ時のゲート寄生発振を説明するために示す図である。図13aはスイッチオフ時におけるゲート制御電圧VGの時間変化を示す図であり、図13bはスイッチオフ時におけるドレインソース間電流IDS及び電圧VDSの時間変化を示す図であり、図13cはスイッチオフ時におけるソースゲート間電圧VSGの時間変化を示す図である。すなわち、従来のトレンチゲートパワーMOSFET900においては、図11bに示すように、p型ボディ層920内におけるp型不純物の濃度分布が緩やかであることから、p型ボディ層920の底面の近傍でp型不純物の濃度が低く、これに起因してスイッチオフ時にp型ボディ層920とドリフト層914との間のpn接合からソース電極層950に向かう空乏層が伸長し易い。このため、オン抵抗をより一層低減しようとしてp型ボディ層920の層厚を薄くした場合には、図12に示すように、ドレインソース間に印加する所定の電圧領域矢印で示す0V~25Vの領域でドレインソース間電圧VDSの変化に対するドレインソース間容量CDS又は出力容量Cossの変化が比較的急峻になるため、図13に示すように、スイッチオフ時にゲート寄生発振が発生し易くなってしまうのである。なお、このような問題は、p型とn型とを逆にしたトレンチゲートパワーMOSFETの場合にも同様に見られる問題である。また、このような問題はトレンチゲートパワーMOSFETの場合だけに存在する問題ではなく、トレンチゲートIGBTその他のトレンチゲートパワー半導体装置全般に存在する問題である。そこで、本発明は、上記した問題を解決するためになされたもので、p型ボディ層の層厚を薄くした場合であってもスイッチオフ時にゲート寄生発振が発生し難い構造を有するトレンチゲートパワー半導体装置を提供することを目的とする。[1]本発明のトレンチゲートパワー半導体装置は、第1導電型のドリフト層と、前記ドリフト層上に位置し、前記第1導電型とは反対の第2導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第1導電型の第1半導体領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記第1半導体領域と接して形成してなる第1電極層とを備え、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあることを特徴とする。[2]本発明のトレンチゲートパワー半導体装置においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置から0.2μm以上深い位置にあることが好ましい。[3]本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、前記第1半導体領域は、ソース領域であり、前記第1電極層は、ソース電極層であり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることが好ましい。[4]本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、前記第1半導体領域は、エミッタ領域であり、前記第1電極層は、エミッタ電極層であり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることが好ましい。[5]本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層を備える半導体基体を準備する半導体基体準備工程と、前記第1半導体層に溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、多段階イオン注入法により前記第1半導体層に第2導電型不純物をイオン注入して、前記ボディ層となる第2導電型の第2半導体層を形成する第2半導体層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在することとなるように第2導電型不純物をイオン注入することを特徴とする。[6]本発明のトレンチゲートパワー半導体装置の製造方法においては、前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在することとなるように第2導電型不純物をイオン注入することが好ましい。[7本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層及び前記ボディ層となる第2導電型の第2半導体層を備え、前記第1半導体層上に前記第2半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第2半導体層の表面から前記第1半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記半導体基体準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在する半導体基体を準備することを特徴とする。[8]本発明のトレンチゲートパワー半導体装置の製造方法においては、前記第2半導体層準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在する半導体基体を準備することが好ましい。[9]本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、前記第1半導体領域は、ソース領域であり、前記第1電極層は、ソース電極層であり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることが好ましい。[10]本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、前記第1半導体領域は、エミッタ領域であり、前記第1電極層は、エミッタ電極層であり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることが好ましい。本発明のトレンチゲートパワー半導体装置によれば、後述する図1に示すように、p型ボディ層120におけるp型不純物第2導電型不純物の濃度が最大値を示す深さ位置が、p型ボディ層120の表面の深さ位置とp型ボディ層120の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあるため、p型ボディ層120の底面の近傍でp型不純物の濃度が高くなる。このため、スイッチオフ時にp型ボディ層120とドリフト層114との間のpn接合からソース電極層第1電極層150に向かう空乏層の伸長が従来よりも抑制されるようになるため、後述する図2に示すように、ドレインソース間に印加する所定の電圧領域矢印で示す0V~25Vの領域でドレインソース間電圧VDSの変化に対するドレインソース間容量CDS又は出力容量Cossの変化が従来よりも緩やかになり、後述する図3に示すように、スイッチオフ時にゲート寄生発振が発生し難くなる。以下、本発明のトレンチゲートパワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。[実施形態1]1.実施形態1に係るトレンチゲートパワーMOSFET100図1は、実施形態1に係るトレンチゲートパワーMOSFET100を説明するために示す図である。図1aはトレンチゲートパワーMOSFET100の断面図であり、図1bはp型ボディ層120におけるp型不純物及びn型不純物の濃度プロファイルを示す図である。実施形態1に係るトレンチゲートパワーMOSFET100は、図1に示すように、n型ドレイン層112と、n型ドレイン層112上に位置するn-型ドリフト層第1導電型のドリフト層114と、n-型ドリフト層114上に位置するp型ボディ層第2導電型のボディ層120と、p型ボディ層120を開口し、n-型ドリフト層114に達して形成してなる溝130と、p型ボディ層120内に配置されるとともに、少なくとも一部を溝130の内周面に露出させて形成してなるn型ソース領域第1導電型の第1半導体領域140と、溝130の内周面に形成してなるゲート絶縁膜132と、ゲート絶縁膜132の内周面に形成してなるゲート電極層134と、ゲート電極層134と絶縁されるとともに、n型ソース領域140と接して形成してなるソース電極層150と、n型ドレイン層112と接して形成してなるドレイン電極層160とを備える。そして、実施形態1に係るトレンチゲートパワーMOSFET100においては、図1bに示すように、p型ボディ120におけるn型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ120の表面の深さ位置P1とp型ボディ120の底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置にある。なお、図1中、符号110は半導体基体を示し、符号136は保護絶縁膜を示し、符号142はp型コンタクト領域を示す。n型ドレイン層112の厚さは例えば200μmであり、n型ドレイン層112の不純物濃度は例えば2×1019cm-3である。また、n-型ドリフト層114の厚さは例えば10μmであり、n-型ドリフト層114の不純物濃度は例えば1×1016cm-3である。また、p型ボディ層120の厚さは例えば2μmであり、p型ボディ層120の不純物濃度は、表面において例えば1×1016cm-3であり、深さ位置Pにおいて例えば1×1017cm-3である。溝の深さは例えば2.5μmであり、n型ソース領域140の深さは例えば0.3μmであり、n型ソース領域140の不純物濃度は例えば2×1019cm-3である。ゲート絶縁膜132の厚さは例えば0.1μmである。ゲート電極層134は例えばリンをドープしたポリシリコンからなる。ソース電極層150は、例えばアルミニウムからなり、厚さが例えば5μmである。ソース電極層150は保護絶縁膜136によりゲート電極層134と絶縁されている。ドレイン電極層160は、例えばニッケルからなり、厚さが例えば2μmである。p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置は、図1bに示すように、深さ位置P3から0.5μm深い位置p型ボディ層120の表面から1.5μm深い位置、p型ボディ層120の底面から0.5μm浅い位置にある。2.実施形態1に係るトレンチゲートパワーMOSFET100の効果実施形態1に係るトレンチゲートパワーMOSFET100によれば、上記したように、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ層120の表面の深さ位置P1とp型ボディ層120の底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置にあるため、スイッチオフ時にゲート寄生発振が発生し易くなってしまうという問題を軽減できる。図2は、実施形態1に係るトレンチゲートパワーMOSFET100におけるドレインソース間電圧VDSの変化に対するドレインソース間容量CDSの変化を示す図である。図3は、実施形態1に係るトレンチゲートパワーMOSFET100におけるスイッチオフ時のゲート寄生発振を説明するために示す図である。図3aはスイッチオフ時におけるゲート制御電圧VGの時間変化を示す図であり、図3bはスイッチオフ時におけるドレインソース間電流IDS及び電圧VDSの時間変化を示す図であり、図3cはスイッチオフ時におけるソースゲート間電圧VSGの時間変化を示す図である。すなわち、実施形態1に係るトレンチゲートパワーMOSFET100によれば、図1に示すように、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ層120の表面の深さ位置P1とp型ボディ層120の底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置にあるため、p型ボディ層120の底面の近傍でp型不純物の濃度が高くなる。このため、スイッチオフ時にp型ボディ層120とn-型ドリフト層114との間のpn接合からソース電極層150に向かう空乏層の伸長が従来よりも抑制されるようになるため、図2に示すように、ドレインソース間に印加する所定の電圧領域矢印で示す0V~25Vの領域でドレインソース間電圧VDSの変化に対するドレインソース間容量CDS又は出力容量Cossの変化が従来よりも緩やかになり、図3に示すように、スイッチオフ時にゲート寄生発振が発生し難くなる。3.実施形態1に係るトレンチゲートパワーMOSFET100を製造する方法実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法により製造することができる。図4~図7は、実施形態1に係るトレンチゲートパワーMOSFETの製造方法を説明するために示す図である。図4a~図4c、図5a~図5c、図6a~図6c及び図7a~図7cは各工程図である。1半導体基体準備工程図4aに示すように、n型ドレイン層112となるn型半導体基板と、n-型ドリフト層114及びp型ボディ層120となるn-型エピタキシャル層113とが積層された構造の半導体基体110を準備する。2溝形成工程その後、図4bに示すように、n-型エピタキシャル層113の表面から所定深さの溝130を形成する。溝の深さは例えば2.5μmとする。3ゲート絶縁膜形成工程その後、酸化性雰囲気の下で半導体基体110に熱処理を施して、図4cに示すように、n-型エピタキシャル層113の表面及び溝130の内周面底面及び側面に熱酸化膜131を形成する。当該熱酸化膜131のうち溝130の内周面底面及び側面に形成された熱酸化膜がゲート絶縁膜132となる。4ゲート電極層形成工程その後、図5aに示すように、n-型エピタキシャル層113の表面側から、溝130を埋めるようにドープトポリシリコン膜133を形成する。その後、図5bに示すように、ポリシリコン膜133のエッチバックを行い、溝130の内部にのみポリシリコン膜133を残した状態でポリシリコン膜133を除去する。これにより、溝130の内周面にゲート電極層134が形成される。5p型ボディ層形成工程その後、図5cに示すように、n-型エピタキシャル層113の表面側から多段階イオン注入法によりp型不純物例えばボロンイオンをイオン注入する。この工程は、まず、比較的高い加速電圧例えば200keVかつ比較的高ドーズ量例えば1×1013cm-2の条件でボロンイオンを注入し、その後、比較的低い加速電圧例えば70keVかつ比較的低ドーズ量例えば1×1012cm-2の条件でボロンイオンを注入することにより行う。次に、半導体基体110に熱処理例えば1000°C、2時間を施してp型不純物を活性化させることにより、p型ボディ層120を形成する。これにより、図6aに示すように、上述したような濃度プロファイルを有するp型ボディ層120が形成される図1参照。。6p型コンタクト領域形成工程その後、図6bに示すように、p型ボディ層120の表面における所定領域に図示しないマスクM1を形成した後、当該マスクM1を介してp型不純物例えばボロンイオンのイオン注入を行い、さらにその後、半導体基体110に熱処理を施してp型不純物を活性化させる。これにより、p型ボディ層120の表面にp型コンタクト領域142が形成される。7n型ソース領域形成工程その後、図6cに示すように、p型ボディ層120の表面における所定領域に図示しないマスクM2を形成した後、当該マスクM2を介してn型不純物例えばリンイオンのイオン注入を行い、さらにその後、半導体基体110に熱処理を施してn型不純物を活性化させる。これにより、p型ボディ層120内に、少なくとも一部が溝130の内周面に露出するようにn型ソース領域140が形成される。8保護絶縁膜形成工程その後、p型ボディ層120の表面における熱酸化膜131を除去した後、半導体基体110に熱処理を施してp型ボディ層120の表面及び溝130上部の内周面にシリコンの熱酸化膜を形成し、その後、p型ボディ層120の表面側から気相法によりPSG膜を形成することにより積層膜135を形成する図7a参照。。さらにその後、ゲート電極層134の上部を残して積層膜135をエッチングにより除去する。これにより、図7bに示すように、ゲート電極層134の上部に保護絶縁膜136が形成される。9ソース電極層形成工程及びドレイン電極層形成工程その後、図7cに示すように、p型ボディ層120及び保護絶縁膜136を覆うようにソース電極層150を形成し、n型ドレイン層112の表面にドレイン電極層160を形成する。以上のようにして、実施形態1に係るトレンチゲートパワーMOSFET100を製造することができる。4.実施形態1に係るトレンチゲートパワーMOSFET100を製造する別の方法実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法によっても製造することができる。図8及び図9は、実施形態1に係るトレンチゲートパワーMOSFET100を製造する別の方法を説明するために示す図である。図8a~図8c及び図9a~図9cは各工程図である。1半導体基体準備工程図8aに示すように、n型ドレイン層112となるn型半導体基板、n-型ドリフト層114となる第1エピタキシャル層及びp型ボディ層120となる第2エピタキシャル層119を備えこれらがこの順序で積層された構造の半導体基体110を準備する。その後、図8bに示すように、第2エピタキシャル層119の表面からp型不純物例えばボロンイオンを第2エピタキシャル層119中に高加速電圧例えば200keV、高ドーズ量例えば1×1013cm-2でイオン注入し、その後半導体基体に熱処理例えば1000°C、2時間を施して、p型不純物を活性化させる。これにより、図8cに示すように、p型ボディ層120におけるP型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ層120の表面の深さ位置P1とp型ボディ層120の底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置に存在する半導体基体110が得られる。2溝形成工程その後、図9aに示すように、p型ボディ層120の表面からn-型ドリフト層114に達するように溝130を形成する。溝の深さは例えば2.5μmとする。3ゲート絶縁膜形成工程その後、酸化性雰囲気の下で半導体基体110に熱処理を施して、図9bに示すように、第2エピタキシャル層119の表面及び溝130の内周面底面及び側面に熱酸化膜131を形成する。当該熱酸化膜131のうち溝130の内周面底面及び側面に形成された熱酸化膜がゲート絶縁膜132となる。4ゲート電極層形成工程その後、図9cに示すように、p型ボディ層120の表面側から、溝130を埋めるようにドープトポリシリコン膜133を形成する。その後、ポリシリコン膜133のエッチバックを行い、溝130の内部にのみポリシリコン膜133を残した状態でポリシリコン膜133を除去する。これにより、溝130の内周面にゲート電極層134が形成され、前述した図6aに示したものと同じ構造のものが得られる。その後、上記した実施形態1に係るトレンチゲートパワーMOSFET100を製造する方法と同様の方法により、p型コンタクト領域形成工程、n型ソース領域形成工程、保護絶縁膜形成工程、ソース電極層形成工程及びドレイン電極層形成工程を実施することにより、実施形態1に係るトレンチゲートパワーMOSFET100を製造することができる。5.実施形態1に係るトレンチゲートパワーMOSFET100を製造するさらに別の方法実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法によっても製造することができる。実施形態1に係るトレンチゲートパワーMOSFET100を製造するさらに別の方法おいては、n型ドレイン層112上に、n-型エピタキシャル層114及びp型ボディ層120が順次積層した構造を有する半導体基体110図8c参照。を準備する。その後は、上記した実施形態1に係るトレンチゲートパワーMOSFET100を製造する別の方法と同様の方法により、溝形成工程、ゲート絶縁膜形成工程、ゲート電極層形成工程、p型コンタクト領域形成工程、n型ソース領域形成工程、保護絶縁膜形成工程、ソース電極層形成工程及びドレイン電極層形成工程を実施することにより、実施形態1に係るトレンチゲートパワーMOSFET100を製造することができる。[実施形態2]図10は、実施形態2に係るトレンチゲートIGBT200を説明するために示す図である。上記した実施形態1においては、トレンチゲートパワーMOSFETを例にとって本発明のトレンチゲートパワー半導体装置を説明したが、本発明はこれに限定されるものではない。本発明は、例えばトレンチゲートIGBTにも適用可能である。実施形態2に係るトレンチゲートIGBT200においては、図10に示すように、実施形態1に係るトレンチゲートパワーMOSFET100の場合と同様に、p型ボディ層220におけるp型不純物の濃度が最大値を示す深さ位置が、p型ボディ層220の表面の深さ位置とp型ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にある。実施形態2に係るトレンチゲートIGBT200によれば、p型ボディ層220の底面の近傍でp型不純物の濃度が高くなるため、スイッチオフ時にp型ボディ層220とn-型ドリフト層214との間のpn接合からエミッタ電極層250に向かう空乏層の伸長が従来よりも抑制されるようになる。このため、コレクタエミッタ間電圧VCEの変化に対するコレクタエミッタ間容量CCE又は出力容量Cossの変化が従来よりも緩やかになり、実施形態1に係るトレンチゲートパワーMOSFET100の場合と同様に、スイッチオフ時にゲート寄生発振が発生し難くなる。以上、本発明のトレンチゲートパワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。1上記した実施形態1に係るトレンチゲートパワーMOSFET100を製造する方法においては、比較的高い加速電圧かつ比較的高ドーズ量の条件でボロンイオンを注入し、その後、比較的低い加速電圧かつ比較的低ドーズ量の条件でボロンイオンを注入するという2段階のイオン注入により多段階イオン注入法を行ったが、本発明はこれに限定されるものではない。3段階以上のイオン注入により多段階イオン注入法を行ってもよい。2上記した各実施形態においては、第1導電型をn型とし第2導電型をp型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第1導電型をp型とし第2導電型をn型としてもよい。