"第1半導体チップと、第2半導体チップと、第3半導体チップとが1つのパッケージ形態とされ、上記第1半導体チップは、第1パワーMOSFETであり、上記第2半導体チップは、第2パワーMOSFETであり、上記第3半導体チップは、上記第1、第2パワーMOSFETを駆動する駆動回路と、上記第1、第2パワーMOSFETで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるようなスイッチング制御信号を生成し、上記駆動回路に出力する制御回路とを有し、上記第1パワーMOSFETは、第1電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第3半導体チップの上記駆動回路と制御回路は、第2電源端子から供給される電源電圧で動作する半導体装置。請求項1において、上記第1パワーMOSFETは、上記第1電源端子から上記インダクタに向けて電流を流すハイサイドMOSFETであり、上記第2パワーMOSFETは、上記第1パワーMOSFETがオフ状態のときにオン状態となって回路の接地電位から上記インダクタに向けて電流を流すロウサイドMOSFETである半導体装置。請求項2において、上記第3半導体チップは、CMOS素子構造とされる半導体装置。請求項3において、電圧検出回路と、上記スイッチング制御信号を形成するために用いられる基準電圧を形成する基準電圧発生回路と、上記電圧検出回路及び基準電圧発生回路に対応された第3電源端子とを更に有する半導体装置。請求項4において、上記第1、第2パワーMOSFETは、電流経路が半導体チップの縦方向とされる縦型MOS構造であり、上記半導体チップは、上記縦型MOS構造のセルの複数個から構成された第1パワーMOSFETと、上記第1パワーMOSFETに対してセル数が1/Nにされ、上記第1パワーMOSFETとゲート及びドレインが半導体基板上でそれぞれ共通にされたセンスMOSFETを有し、上記制御回路は、上記センスMOSFETに流れる電流を用いて上記スイッチング制御信号を形成する半導体装置。請求項5において、上記第2パワーMOSFETは、上記縦型MOS構造のセルの複数個から構成され、上記複数個のセルの素子形成領域内に、ソース-ドレイン間に設けられたSBDを有することを特徴とする半導体装置。請求項6において、上記スイッチング制御信号は、PWM信号であり、上記制御回路は、上記センスMOSFETに流れる電流を用いて生成された第1帰還信号と、上記インダクタとキャパシタで形成された直流電圧に対応した第2帰還信号とを用いて上記PWM信号を形成する半導体装置。請求項7において、上記制御回路は、発振回路と、パルス発生回路と、上記発振回路の出力信号に対応した周期的信号を上記パルス発生回路に伝える第1信号伝達経路と、上記発振回路の出力信号に対応した周期的信号を第1外部端子に伝える第2信号伝達経路と、上記第1外部端子から入力された周期的信号を上記パルス発生回路に伝える第3信号伝達経路とを更に有し、制御信号により上記第1信号伝達経路と上記第2信号伝達経路とを通して上記発振回路の出力信号に対応した周期的信号を上記パルス発生回路に伝える第1モードと、上記第3信号伝達経路を通して上記第1外部端子から入力された周期的信号を上記パルス発生回路に伝える第2モードとを備える半導体装置。請求項8において、上記第3信号伝達経路は、上記制御信号に対応して上記第2モードのときに上記第1外部端子から入力された周期的信号を同相で伝達する動作と、反転させて伝達する動作とを有する半導体装置。請求項9において、上記制御回路は、上記第2帰還信号と基準電圧とを受けるエラーアンプと、電圧比較回路と、第3外部端子とを更に有し、上記電圧比較回路は、エラーアンプの出力信号又は上記第3外部端子から供給された入力電圧のうちいずれか大きい方の電圧に対応した電圧と上記第1帰還信号とを比較して上記PWM信号を生成する半導体装置。請求項10において、上記第1パワーMOSFETと第2パワーMOSFETは、そのスイッチング制御により形成された上記直流電圧の最大電流が約20Aを含むようなサイズで形成される半導体装置。請求項2において、上記第1半導体チップと上記第3半導体チップが搭載基板上の約半分の四角の領域に並んで配置され、上記第2半導体チップは、上記搭載基板上の残り約半分の四角の領域に配置された半導体装置。請求項12において、上記搭載基板の周辺部に外部端子に対応した複数個のパッドが設けられ、上記第3半導体チップとの接続が行われる搭載基板のパッドは、上記第1半導体チップ又は第2半導体チップに対応した搭載基板の周辺部に設けられた第1パッドを含む半導体装置。請求項13において、上記第1パッドは、上記第1パワーMOSFETと第2パワーMOSFETとが接続される出力ノードと接続され、それと隣接してブートストラップ容量が接続される昇圧側の第2パッドが配置される半導体装置。第1半導体チップと、第2半導体チップと、第3半導体チップとが1つのパッケージ形態とされ、上記第1半導体チップは、第1パワーMOSFETであり、上記第2半導体チップは、第2パワーMOSFETであり、上記第3半導体チップは、上記第1、第2パワーMOSFETを駆動する駆動回路と、上記第1、第2パワーMOSFETで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるような制御信号を生成し、上記駆動回路に出力する制御回路とを有し、上記第1パワーMOSFETは、第1電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第3半導体チップの上記駆動回路と制御回路は、第2電源端子から供給される電源電圧で動作する半導体装置。請求項15において、上記第1半導体チップと上記第3半導体チップが搭載基板上の約半分の四角の領域に並んで配置され、上記第2半導体チップは、上記搭載基板上の残り約半分の四角の領域に配置された半導体装置。請求項15において、上記搭載基板の周辺部に外部端子に対応した複数個のパッドが設けられ、上記第3半導体チップとの接続が行われる搭載基板のパッドは、上記第1半導体チップ又は第2半導体チップに対応した搭載基板の周辺部に設けられた第1パッドを含む半導体装置。請求項17において、上記第1パッドは、上記第1パワーMOSFETと第2パワーMOSFETとが接続される出力ノードと接続され、それと隣接してブートストラップ容量が接続される昇圧側の第2パッドが配置される半導体装置。請求項15において、上記制御信号は、PWM信号であり、上記制御回路は、上記センスMOSFETに流れる電流を用いて生成された第1帰還信号と、上記インダクタとキャパシタで形成された直流電圧に対応した第2帰還信号とを用いて上記PWM信号を形成する半導体装置。請求項19において、上記第1パワーMOSFETは、上記第1電源端子から上記インダクタに向けて電流を流すハイサイドMOSFETであり、上記第2パワーMOSFETは、上記第1パワーMOSFETがオフ状態のときにオン状態となって回路の接地電位から上記インダクタに向けて電流を流すロウサイドMOSFETである半導体装置。請求項20において、上記第3半導体チップは、CMOS素子構造とされる半導体装置。請求項21において、電圧検出回路と、上記スイッチング制御信号を形成するために用いられる基準電圧を形成する基準電圧発生回路と、上記電圧検出回路及び基準電圧発生回路に対応された第3電源端子とを更に有する半導体装置。請求項22において、上記第1、第2パワーMOSFETは、電流経路が半導体チップの縦方向とされる縦型MOS構造であり、上記半導体チップは、上記縦型MOS構造のセルの複数個から構成された第1パワーMOSFETと、上記第1パワーMOSFETに対してセル数が1/Nにされ、上記第1パワーMOSFETとゲート及びドレインが半導体基板上でそれぞれ共通にされたセンスMOSFETを有し、上記制御回路は、上記センスMOSFETに流れる電流を用いて上記スイッチング制御信号を形成する半導体装置。請求項23において、上記第2パワーMOSFETは、上記縦型MOS構造のセルの複数個から構成され、上記複数個のセルの素子形成領域内に、ソース-ドレイン間に設けられたSBDを有することを特徴とする半導体装置。近年のPCパーソナルコンピュータ、サーバに搭載されるシステム制御ユニットメモリ、CPU、GPUなどは処理能力向上のため動作周波数が年々高速化しており、その電源電圧は低電圧化が進んでいる。高周波動作させる事で増加する消費電流と、低電圧化にしたため発生するリーク電流は共に増加傾向にある。そのため電源装置は電源電圧の高精度化と、負荷急変時における電源電圧の低下を防ぐための高速応答や、安定動作が求められている。これら要求に応えるために電源装置の高性能化が求められている。DC/DCコンバータの出力素子は、高耐圧で大電流を流すことが必要とされる。上記DC/DCコンバータの制御を行う制御回路は、多数の回路素子を必要とするので高集積化が要求される。したがって、1チップでDC/DCコンバータを構成しようとすると、上記制御回路に向けた製造プロセスが優先されると、上記出力特性が犠牲にされる結果、出力電流が小さく、上記のようなシステム制御ユニットメモリ、CPU、GPUに向けた電源装置には不向となる。仮に、出力素子に向けた製造プロセスを優先させ、それと同じ半導体基板上に制御回路を形成しようとすると、集積度や制御機能に無理が生じて、上記出力素子の特性を十分に発揮させるものにはならなく現実的ではない。上記電源装置としては、システム制御ユニットの負荷電流に合わせた出力電流を得るようにするためには、様々な出力特性を持つようにできることが必要である。したがって、特許文献1や2のように高耐圧で高効率で大きな出力電流が得られる出力素子と、それを駆動する駆動回路とを別々の半導体チップで形成して1つのパッケージに搭載したパワー半導体装置と、PWM等のような制御信号を形成するコントロールICとをシステム制御ユニット等の実装基板上で組み合わせて構成したもの一般的である。この構成では、1つのコントロールICに対して、1ないし複数個の上記パワー半導体装置を組み合わせて、必要な出力電流特性を持つ電源装置を得ることができる。上記コントロールICを含めて1パッケージ化すると電源装置の小型化が可能となり、上記システム制御ユニットであるメモリ、CPU、GPU等のそれぞれに一対一に対応して近接させて設けられるPOLPointofLoad、VRMVoltageRegulatorModuleあるいはPPODPowerPodといった電源装置として有効である。しかしながら、上記のように様々な出力特性を持つように電源装置を形成しておくことが必要となり、半導体装置としては多品種小量生産となってコスト高を招く。そこで、本願発明者においては、1パッケージ化した際の様々な問題を解決した新規の電源装置に向けた半導体装置の開発に至った。本発明の目的は、1パッケージ化に好適で、高性能で多様な電源装置に適用可能な半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1、第2及び第3半導体チップが1つのパッケージに搭載される。上記第1、第2半導体チップは、第1、第2パワーMOSFETであり、上記第3半導体チップは、上記第1、第2パワーMOSFETを駆動する駆動回路と、上記第1、第2パワーMOSFETで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるようなスイッチング制御信号を上記駆動回路に伝える制御回路とを含む。上記第1パワーMOSFETは、第1電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第3半導体チップの上記駆動回路と制御回路は、第2電源端子から供給される電源電圧で動作する。本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第1、第2及び第3半導体チップが1つのパッケージに搭載される。上記第1、第2半導体チップは、第1、第2パワーMOSFETであり、上記第3半導体チップは、上記第1、第2パワーMOSFETを駆動する駆動回路と、上記第1、第2パワーMOSFETで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるような制御信号を上記駆動回路に伝える制御回路とを含む。上記第1パワーMOSFETは、第1電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第3半導体チップの上記駆動回路と制御回路は、第2電源端子から供給される電源電圧で動作する。1パッケージ化に好適で、高性能で多様な電源装置に適用可能な半導体装置を実現できる。この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。図1には、この発明に係るスイッチング電源に用いられる半導体装置の一実施例の構成図が示されている。同図には、実際の半導体装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、3つの半導体チップが1つのパッケージに搭載されるマルチチップモジュールMCM;MultiChipModule集積回路又はSiPSysteminPackageとされる。上記3つの半導体チップは、後述するハイサイド高電位側MOSFETQ10とロウサイド低電位側MOSFETQ12及びコントロールICから構成される。上記コントロールICには、上記ハイサイドMOSFETQ10とロウサイドMOSFETQ12を駆動するドライバDV1、DV2や論理回路LGCを含むようにされる。搭載基板のチップ搭載面は、ほぼ半分ずつに分けられ、一方側に上記ハイサイドMOSFETQ10とコントロールICの2つの半導体チップが並んで配置され、他方側に上記ロウサイドMOSFETQ12の半導体チップが配置される。この実施例の半導体装置は、特に制限されないが、チップの周辺部に合計で56個の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給される。上記外部端子に対応して搭載基板の回路パターンがハーフトーンで示されている。図示しないけれども、半導体装置の裏面側には入力端子VIN、出力端子SW及びPGNDのようなタブパッドTABPADが設けられる。上記ハイサイドMOSFETQ10は、それに流れる電流の1/Nの電流を流すセンスMOSFETQ11が組み込まれている。上記コントロールICは、上記センスMOSFETQ11で検出された電流を用いた帰還信号と、出力直流電圧の帰還信号とを用いて上記ハイサイドMOSFETQ10とロウサイドMOSFETQ12をスイッチングさせるPWM信号を形成する各種回路を含んでいる。それ故、コントロールICは、そのチップ周辺に多数の信号パッドを持つ。これらコントローラICに設けられるパッドに接続される半導体装置の上記外部端子は、上記コントロールICに隣接して設けられる外部端子では足りず、上記ハイサイドMOSFETQ10やロウサイドMOSFETQ12に対応した搭載基板周辺部に設けられた端子BOOT、VCIN、SYNC、ON/OFFとも接続される。この実施例では、高耐圧及び高効率化のために後述するような縦型構造のMOSFETを用いて、前記のように1つの半導体チップにハイサイドMOSFETQ10と同構造の1/N倍の電流を流すセンスMOSFETQ11を設けているので、製造工程によって生じる両MOSFETQ10とQ11のしきい値電圧Vthやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもハイサイドMOSFETQ10、センスMOSFETQ11とで同様に増減するためセンス電流に温度依存が少ない。よって、これらMOSFETQ10とQ11を用いることにより、後述するようなピーク電流制御を高精度で行うことができる。同図において、太い実線と細い実線で示されているのは、それぞれボンディングワイヤであり、上記コントロールICとMOSFETQ10,Q11及びQ12との相互の接続及び外部端子との接続に用いられる。外部端子SWは、回路的には上記MOSFETQ10とQ12の相互接続ノードに接続される出力端子であり、後述するインダクタとの接続に用いられる。上記インダクタとの接続に用いられる外部端子SWは、ロウサイドMOSFETQ12が搭載される搭載基板の回路パターンから延びる複数の外部端子SWが用いられる。このような複数の外部端子SWの他に、後述するブートストラップ容量CBとの接続を行うための外部端子SWがハイサイドMOSFETQ10のソースと接続される外部端子として設けられている。上記ロウサイドMOSFETQ12のドレインと上記ハイサイドMOSFETQ10のソースが太い実線で示されたボンディングワイヤにより接続されており、かかるハイサイドMOSFETQ10のソースと、上記ブートストラップ容量CBとの接続を行うための外部端子SWとが細い2本の実線で示されたボンディングワイヤにより接続されている。このようなブートストラップ容量接続専用端子SWを設けることにより、同図のようにブートストラップ容量CBに接続される外部端子SWとBOOTを隣接して配置させることができ、効率的なブートストラップ動作を実現できる。例えば、上記外部端子BOOTと上記インダクタが接続される外部端子SWとの間にブートストラップ容量CBを接続すると、比較的長い配線経路により上記ブートストラップ容量CBが接続されることとなり、そこでの配線抵抗等の悪影響を受けることになる。図2には、この発明が適用されるスイッチング電源の一実施例の全体回路図が示されている。特に制限されないが、同図で太い一点鎖線で囲まれた部分が、前記図1に示したマルチチップ構成の半導体装置とされる。つまり、点線で示したような2つのパワーMOSFETGHQ10,Q11,GLQ12及びそれ以外の回路がコントロールICがそれぞれ半導体チップとされ、1つのパッケージに搭載される。上記半導体チップGHは、前記ハイサイドMOSFETQ10と、前記センスMOSFET11により構成される。MOSFETQ10とQ11の面積比電流比は、17000:1のように設定されている。上記半導体チップGLは、前記ロウサイドMOSFETQ12により構成される。この半導体チップGLには、上記ロウサイドMOSFETQ12のソースとドレインとの間にショットキーダイオードSBD1が設けられている。そして、上記ロウサイドMOSFETQ12のソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子PGNDに接続される。電源端子VINから約12Vのような入力電圧供給される。電源端子VINの電圧は、上記MOSFETQ10及びQ11のドレインに接続される。特に制限されないが、電源端子VCINが設けられる。この端子VCINは、外部で上記VINと接続されて上記入力電圧が供給される。この入力電圧は、電圧検出回路UVLOC、電源装置REG1、REG2及び図示しないけれども基準電流発生回路RCGにも供給される。電圧検出回路UVLOCは、上記入力電圧が所定電圧以上であることを検出し、検出信号UVLOを形成する。上記検出信号UVLOより上記入力電圧が所定電圧以上であるときに上記電源回路REG1,REG2及び論理回路LGCの動作が有効とされる。電源回路REG1と2は、上記12Vのような入力電圧を受けて約5Vのような内部電圧REG5,DRV5をそれぞれ形成する。外部端子REG5、DRV5には、上記内部電圧REG5,DRV5の安定化用のキャパシタC4,C5がそれぞれ接続されている。上記内部電圧REG5は、後述するエラーアンプEA、発振回路OSC,パルス発生回路PG、電圧比較回路VC1~VC3等の動作電圧とされる。上記内部電圧DRV5は、上記ハイサイドMOSFET10,Q11とロウサイドMOSFETQ12のスイッチ制御信号を形成する論理回路LGC、上記ロウサイドMOSFETQ12のゲートに供給される駆動信号を形成するドライバDV2の動作電圧とされる。この実施例のようにコントロールICも含めて1パッケージ化した場合、その適用範囲を広げる必要から例えば定格出力電流が35Aのような大きな電流に設定することが有効である。電源装置は、その定格出力電流に対してマージンを持つように設計される必要がある。上記定格出力電流が35Aのような電源装置を設計しておけば、大は小を兼ねるの例えの通りに上記マージンを考慮しても25A程度の負荷回路までの使用可能となる。そして、25A程度の負荷回路で使用する場合と10A程度の軽負荷回路で使用する場合とでの効率は差程変わらない。この結果、上記定格出力電流が35Aのような大き電流に設定された1パッケージ化された半導体装置は、その適用範囲が広くなり半導体装置の量産性を高めることができる。内部電圧REG5とDRV5とが同じ5Vの電圧であるにもかかわらず、2つの電源回路REG1と2を設けることの理由は、次の通りである。上記のように大きな定格出力電流に設定した場合には、図1の示したようにハイサイドMOSFETQ10、ロウサイドMOSFETQ12のサイズは必然的に大きなサイズとなる。特に、ロウサイドMOSFETQ12は、効率化のためにオン抵抗値を小さくする必要からハイサイドMOSFETQ10に対して約1.5倍もの大きなサイズにされる。この結果、そのゲート容量も大きなものになる。コントロールICに設けられたドライバDV2やその入力信号を形成する論理回路LGCは、上記大きな負荷容量やブートストラップ容量CBを高速に駆動するために大きな電流を流すことが必要となる。CMOS回路で構成されるコントロールICに可能な電源回路REGはその電流供給能力には限界があり、上記MOSFETQ12のスイッチング制御及びブートストラップ容量CBへのプリチャージのときに出力電圧が大きく変動してしまう。コントロールICは、エラーアンプEAや電圧比較回路VC1~VC3、発振回路OSCのようなアナログ回路を有している。これらのアナログ回路は、電源電圧の変動に敏感な回路である。したがって、電圧が同じであるからといって同じ電源回路でコントロールICに形成される上記のドライバDV2、論理回路LOG、アナログ回路EA,VC1~VC3等を動作させると、後述するような高い精度でのPWM制御や安定した電圧変換動作ができなくなる。そこで、コントロールICに設けられる回路を電源電圧の変動に敏感な回路と、大きな電流供給が要求される回路とに分け、それぞれに電源回路REG1とREG2とを設けるようにするものである。上記内部電圧DRV5は、昇圧回路を構成するショットキーダイオードSBD2及び端子BOOTを通してブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、外部端子SWに接続される。外部端子SWは、上記MOSFETQ10のソース及びMOSFETQ12のドレインに接続されるとともに、インダクタLの入力側と接続されている。図1の半導体装置では、上記のように専用の外部端子SWが設けられ、外部端子SWに外部端子BOOTが隣接するようにされている。インダクタLの他端と回路の接地電位との間には、キャパシタCOが設けられて、1.2Vのような出力電圧Voutが形成されて、図示しないCPU等のような負荷回路等に供給される。上記MOSFETQ11のソースとMOSFETQ10のソースは、差動増幅回路AMPの入力端子、-に接続される。この差動増幅回路AMPは、上記MOSFETQ10とQ11のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記MOSFETQ11により形成されたセンス電流が流れるMOSFETQ13は、LD-MOSFETにより構成される。上記MOSFETQ13のドレインは、ブランキング回路BKを介して外部端子CSに接続され、ここに電圧信号に変換する抵抗Rsが接続される。上記外部端子CSで発生した電圧信号は、帰還信号CSとして用いられる。リミッタ電流に対応した基準電圧VRと上記抵抗Rsが形成された電圧とを電圧比較回路VC2で検出し、オアゲート回路G1を通してフリップフロップ回路FFをセット状態にして、PWM信号をロウレベルとして上記ハイサイドMOSFETQ10、Q11をオフ状態にしてしまうものである。上記MOSFETQ11で形成されるセンス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ns程度の上記ブランキング回路BKが設けられる。出力電圧Voutは、抵抗R1とR2による分圧回路により分圧されて外部端子FBに入力される。外部端子FBに入力された分圧電圧は帰還信号VFとしてエラーアンプEAに入力される。エラーアンプEAは、基準電圧Vrefとの差分を取り出す。エラーアンプEAの出力信号は、外部端子EOに設けられた抵抗R4やキャパシタC2からなる補償回路でノイズ成分が除去されて電圧比較回路VC1に伝えられる。外部端子TRKに設けられた抵抗R3とキャパシタC1は、ソフトスタート信号を形成して上記エラーアンプEAに伝える。つまり、電源投入直後での出力電圧Voutが上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路OSCは、外部端子CTに接続されたキャパシタC3及び定電流により周波数設定が行われて、PWM信号の周波数を設定する。この発振回路OSCで形成されたパルスは、パルス発生回路PGに供給されて上記フリップフロップ回路FFのリセット信号RES、及び強制セット信号としての最大デューティ信号MXDが形成される。ピーク電流制御方式では、発振回路OSCにより形成されたリセット信号RESにより、フリップフロップ回路FFをリセットして反転出力/Qから得られるPWM信号を立ち上げる。これにより、ハイサイドMOSFETQ10がオン状態となり、そのセンス電流IL/17000がMOSFETQ11により検出されて電圧信号とされる。そして、エラーアンプEAにより形成された出力電圧Voutの分圧電圧と基準電圧Vrefの差分出力EOとが電圧比較回路VC1で比較され、上記IL/17000に対応した電圧が上記電圧EOに到達した時点でフリップフロップ回路FFをセットして、上記PWM信号をロウレベルに変化させる。これにより、上記ハイサイドMOSFETQ10、Q11がオフ状態となり、代わってロウサイドMOSFETQ12がオン状態に切り替えられる。論理回路LGCは、上記ハイサイドMOSFETQ10とロウサイドMOSFETQ12とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記ハイサイドMOSFETQ10、Q11に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。この実施例の半導体装置は、スイッチング電源を並列接続した場合、エラーアンプEAの出力同士を接続することにより高精度のカレントシェアにも利用することができるよう工夫されている。カレントシェアはエラーアンプEAの出力をダイオードトランジスタT1のべース,エミッタを介して外部端子ISHに接続される。例えば、2つのスイッチング電源を構成する半導体装置の外部端子ISH同士を相互に接続する。このように外部端子ISH同士を相互に接続することにより2つのスイッチング電源でのエラーアンプEAの出力電圧は共通化されて同様な出力電圧Voutを形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。つまり、後述するようにスイッチング電源を複数並列動作させるとき、個々のスイッチング電源に流れる電流ILが等しくなるように分配され、特定のスイッチング電源が大きな電流を負担してしまうことによる熱暴走を防止する上で重要な条件とされる。この実施例では、特に制限されないが、以下のような監視回路が設けられる。監視回路は、その信号経路は省略されているが、入力電圧VINが所定電圧以下に低下したことを監視する前記電圧検出回路UVLOC,上記帰還信号CSを用いて出力電流が所定電流以上のオーバーカレントを監視する監視回路OCPCから構成される。これらの検出信号UVLO,OCPは、論理回路LGCに入力されてPWM信号に無関係に出力MOSFETQ10,Q11を強制的にオフ状態にさせる。また、これらの信号UVLO,OCPとスイッチング電源の動作制御信号ON/OFFとをオアゲート回路G2に供給して、MOSFETQ14をオン状態にして外部端子TRKをロウレベルにする。これにより、エラーアンプEAの出力が停止させられるようにも工夫されている。基準電流発生回路RCGは、公知のバンドギャップ回路を有している。このバンドギャップ回路で形成された定電圧を、外部端子IREFに接続された抵抗R5に流して基準電流を形成する。この基準電流を基に、前記基準電圧Vref、VR1、VR2や内部回路で必要とされる定電流源Ib,Ib1,I1~I4が形成される。図3には、図2の発振回路OSCとパルス発生回路PGの一実施例のブロック図が示されている。発振回路OSCは、外部端子CTに接続されたキャパシタC3と、定電流源I1,I2、スイッチS1及びヒステリシスコンパレータCPから構成される。上記定電流源I1は、電源電圧REG5から上記キャパシタC3に充電電流を流す。上記スイッチS1のオン状態により上記定電流源I1より大きな定電流を回路の接地電位に向けて流し、差分電流I2-I1によって上記キャパシタC3を放電させる。ヒステリシスコンパレータCPは、第1しきい値電圧V1からそれより低い第2しきい値電圧V2に外部端子CTの電圧が遷移する第1状態と第2しきい値電圧V2から第1しきい値電圧V1に外部端子VTの電圧が遷移する第2動作状態とを持つ。例えば、上記ヒステリシスコンパレータCPが上記第1動作状態のとき出力信号CPoutがロウレベルにされて上記スイッチS1をオフ状態にする。上記ヒステリシスコンパレータCPが上記第2動作状態になると出力信号CPoutがハイレベルにされて上記スイッチS1をオンにする。上記キャパシタC3の電圧が低く、上記ヒステリシスコンパレータCPが第2動作状態のとき上記スイッチS1がオフ状態となり、上記キャパシタCは上記定電流源I1により充電される。上記キャパシタC3の電圧が上記第1しきい値電圧V1に到達すると、ヒステリシスコンパレータCPの出力信号CPoutがロウレベルからハイレベルに変化して第1動作状態にされ、それに対応して上記スイッチS1がオン状態にされる。上記スイッチS1のオン状態により、キャパシタC3は上記差電流による放電動作に切り替えられる。上記キャパシタC3の電圧が上記第2しきい値電圧V2に到達すると、ヒステリシスコンパレータCPは、出力信号CPoutをロウレベルに変化させて再び第2動作状態にされ、上記スイッチS1をオフ状態にさせる。このような動作の繰り返しにより、上記キャパシタC3の電位は、上記第1しきい値電圧V1と第2しきい値電圧V2の範囲で変化する三角波とされる。上記発振回路OSCの出力信号CPoutは、分周回路で周波数fが1/2に分周される。この分周出力f/2は、スイッチS3の接点a側を通してパルス発生回路PGに入力される。また、上記分周出力f/2は、出力バッファOBとスイッチS2の接点a側を通して外部端子SYNCから出力される。また、この外部端子SYNCからの信号は、上記スイッチS2の接点b側-インバータ回路IN1、IN2及びスイッチS4の接点a側と上記スイッチS3の接点b側を通して上記パルス発生回路PGに入力される。上記インバータ回路IN1の出力信号は、上記インバータ回路IN2をバイパスさせる上記スイッチS4の接点b側と上記スイッチS3の接点b側を通して上記パルス発生回路PGに入力される。上記スイッチS2とS3は、制御信号CT1により制御され、上記スイッチS4は、制御信号CT2により制御される。上記制御信号CT1とCT2は、電圧判定回路VDにより形成される。電圧判定回路VDは、上記キャパシタC3の電位が、上記第1しきい値電圧V1よりも高いか、上記第2しきい値電圧V2よりも低いか、それ以外、つまりは上記第1しきい値電圧と第2しきい値電圧V2の範囲内であるかの判定動作を行う。例えば、上記キャパシタC3の電位を、上記第1しきい値電圧V1より低い第1論理しきい値電圧を持つインバータ回路IN3と、上記第2しきい値電圧V2より高い第2論理しきい値電圧を持つインバータ回路IN4の出力信号を論理回路LOに供給して、その組み合わせにより制御信号CT1とCT2を形成する。上記キャパシタC3の電位が上記判定電圧よりも低く、第2論理しきい値電圧よりも高いとき、例えば制御信号CT1をロウレベルにしてスイッチS2とS3を接点a側に接続させる。上記キャパシタC3の電位が、上記第1論理しきい値電圧より高いとき、あるいは上記第2論理しきい値電圧よりも低いときには制御信号CT1をハイレベルにしてスイッチS2とS3を接点b側に接続させる。そして、上記キャパシタC3の電位が、上記第2論理しきい値電圧よりも低いときに制御信号CT2をロウレベルにして上記スイッチS4を接点a側に接続させ、上記第1論理しきい値電圧よりも高いときに制御信号CT2をハイレベルにして上記スイッチS4を接点b側に接続させる。パルス発生回路PGは、上記のようなスイッチ2~4からなる信号伝達経路を通して上記発振回路の分周出力f/2又は外部端子SYNCを通して入力されたパルス信号に応答して後述するようなPWM信号を形成するためのリセット信号RESと最大デューティ信号MXDを形成する。図4には、図3の発振回路OSCとパルス発生回路PGの動作を説明するための波形図が示されている。3Vは前記第1しきい値電圧V1に対応しており、2Vは上記第2しきい値電圧V2に対応している。また、定電流源I1の電流に対して定電流源I2の電流は2倍にされる。それ故、キャパシタC3が接続された外部端子CTは定電流I1に対応した電流によって充電/放電させられた三角波となる。ヒステリシスコンパレータCPの出力信号CPoutは、充電動作のときにロウレベルとなり、放電動作のときにはハイレベルになる。その周波数Fは、FHz=I1A/2×CF×1Vとなる。ここで、CFは、キャパシタC3の容量値である。1Vは、上記第1しきい値電圧V1と第2しきい値電圧V2の電位差である。分周回路の出力信号f/2は、上記発振回路OSCの出力信号CPoutを1/2分周したパルスとされる。上記パルス発生回路は、上記分周出力f/2がロウレベルからハイレベルに立ち上がるときに最大デューティ信号MXDを発生させ、それにより時間T例えば50nsだけ遅れたタイミングでリセットパルスRESを発生させる。図5には、この発明が適用されるスイッチング電源の一実施例の一部概略回路図が示されている。この実施例は、入力電圧Vinを降圧した出力電圧Voutを形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Vinは、前記図2の入力電圧VINに対応しており、約12Vのような比較的高い電圧とされ、出力電圧Voutは約1.2V程度の低い電圧とされる。上記入力電圧Vinは、ハイサイドMOSFETQ10を介してインダクタLの入力側から電流の供給を行う。インダクタLの出力側と回路の接地電位GNDとの間にはキャパシタCOが設けられ、かかるキャパシタCOにより平滑された出力電圧Voutが形成される。この出力電圧Voutは、マイクロプロセッサCPU等のような負荷回路Loadの動作電圧とされる。上記インダクタLの入力側と回路の接地電位VSSとの間には、ロウサイドMOSFETQ12が設けられる。このMOSFETQ12は、上記スイッチMOSFETQ10がオフ状態のときにオン状態となって上記インダクタLの入力側を回路の接地電位にして上記インダクタLに発生する逆起電圧をクランプする。上記MOSFETQ10とQ12は、Nチャネル型のパワーMOSFETにより構成される。上記のようにスイッチMOSFETQ10とQ12の相互接続点は、上記インダクタL1の入力側に接続される。上記出力電圧Voutは、帰還信号VFとして制御回路コントロールICCONTに帰還される。制御回路CONTは、上記帰還信号VFを受けて、上記出力電圧Voutを約1.2Vのような電圧に制御するPWM信号を生成して前記論理回路LGCに伝える。論理回路LGCは、上記PWM信号に対応した高電圧信号と低電位側信号を形成する。上記両信号には上記MOSFETQ10とQ12が同時にオンしないようなデッドタイムが設定されている。上記高電位側信号は、レベルシフトレベル変換機能持つドライバDV1を通してハイサイドMOSFETQ10のゲートに伝えられる。上記低電位側信号は、ドライバDV2を通してロウサイドMOSFETQ12のゲートに伝えられる。図6には、図5のスイッチング電源の動作を説明するための要部回路図が示され、図7にはその動作波形図が示さている。図6に示したようにPWM信号パルス幅制御信号によりスイッチ制御されるハイサイドMOSFETQ10を通してインダクタLの入力側に電流I1を供給し、インダクタLの出力側と回路の接地電位との間に出力キャパシタCOを設けて出力電圧Voutを得る。上記インダクタLと接地電位との間には、ロウサイドMOSFETQ12が設けられる。このMOSFETQ12は、上記MOSFETQ10がオフ状態にされたときのインダクタLの入力側を回路の接地電位VSSに電圧クランプさせ、上記インダクタLを通して負荷に供給される電流ILに対応した電流I2を流す。上記MOSFETQ10とQ12は交互にオンしており、その中点電圧VSWHは0VVSSと入力電圧Vinとを往復する波形となる。出力電圧Voutの安定化はPWMのデューティDutyを調整することによって達成される。図7において、インダクタLに流れる電流ILの平均電流が負荷電流Ioutと等しくなる。図7のようにMOSFETQ12は、MOSFETQ10に比べてオンしている期間が長く、オン抵抗による損失が大きい。このため、前記図1のようにMOSFETQ12は、MOSFETQ10に比べてサイズを大きくしてオン抵抗値をさげるようにするものである。このようなサイズの設定によって、効率のよい電源装置を得ることができる。また、前記図2のようにショットキーダイオードSBD1を設けた場合には、MOSFETQ10がオフ状態となったときに、上記MOSFETQ12がオン状態になるまではショットキーダイオードSBD1を通して電流ILの供給が行われる。もしも、ショットキーダイオードSBD1が無いと、MOSFETQ12のボディイダイオードによって上記電流ILの供給が行われることとなって損失が大きくなる。このようなMOSFETQ10、Q12のスイッチング切り換わりでの電力ロスは、それ自体は小さいけれども周波数依存性を持っている。つまり、電源装置は、高性能化のために負荷急変時における電源電圧の低下を防ぐための高速応答が要求されており、PWM周波数も高くする必要がある。このようなPWM周波数の高周波数化により上記スイッチング時でのMOSFETQ11での僅かな電力ロスが無視できなくなるものである。上記のようなショットキーダイオードSBD1の存在は、スイッチング時での電力ロスを低減させる上で有益である。ちなみに、この実施例の電源装置では500KHzのような高い周波数とされる。図8に、この発明が適用されるスイッチング電源の一実施例の全体概略回路図が示されている。この実施例のスイッチング電源のPWM生成回路PWMCはピーク電流制御方式とされる。ピーク電流制御方式では前記出力電圧Voutを帰還させる帰還ループに加えて、入力電流IL/Nをモニタして帰還させる帰還ループとを設けることによりフィードバックループの系の不安定要素を打ち消して位相補償を容易にする。そのためループゲインを必要以上に落とす必要がないため、電源の高速負荷応答に適した回路といえる。この実施例のPWM生成回路PWMCは、フリップフロップ回路FFの反転信号/QからPWM信号を生成する。このフリップフロップ回路FFは、上記図2のパルス発生回路PGにより形成されたリセット信号RESによりリセットされる。そして、出力電圧Voutに対応した帰還信号VFと基準電圧Vrefとを受けるエラーアンプEAの出力信号EOと、上記ハイサイドMOSFETQ10に流れる電流をセンスして形成された信号CSとを受けるコンパレータVC1の出力信号によりセットされる。図9には、図8のスイッチング電源の動作を説明するための波形図が示されている。このようなピーク電流制御方式では、上記リセット信号RESの到来によりフリップフロップ回路FFがリセットされてPWM信号がハイレベルとなり、高電位側スイッチMOSFETQ10をオン状態にさせる。このMOSFETQ10の電流I1に対応した電流を抵抗Rに流してモニタ電圧CSを形成する。コンパレータVC1は、上記モニタ電圧CSが上記エラーアンプEAの出力信号EOに到達したときにフリップフロップ回路FFを反転させてPWM信号をハイレベルからロウレベルに変化させる。このように出力電流I1に対応した電流のモニタ電圧CSによりPWM信号を形成するので高速負荷応答を実現することができる。上記PWM信号をハイレベルからロウレベルにされることに応じて高電位側MOSFETQ10がオフ状態にされて、低電位側MOSFETQ12がオン状態に切り替えられる。図10には、図8のスイッチング電源の一実施例の要部概略回路図が示されている。同図において、入力電圧VINは前記図6のVinに対応し、ハイサイドMOSFET10、インダクタL、MOSFETQ12及びドライバDV1,DV2は前記図6と同様である。上記スイッチMOSFETQ10とQ12は、特に制限されないが、Nチャネル型の縦型パワーMOSFETにより構成される。上記のようにスイッチMOSFETQ10とQ12との接続点は、上記インダクタLの入力側に接続される。この実施例では、ハイサイドMOSFETQ10に対してセンス用のMOSFETQ11が設けられる。これらの2つのMOSFETQ10とQ11は、1つの半導体チップGHに形成される。MOSFETQ10は、ハイサイドスイッチMOSFETとしての電流ILを形成する。これに対して、MOSFETQ11は、上記MOSFETQ10に流れる電流ILをモニタするセンスMOSFETである。これらは、後述するように1つの半導体基板上に形成される縦型MOSFETとされる。その面積比が例えばN:1例えば17000:1のように形成される。これにより、MOSFETQSによりIL/NIL/17000のような電流が流れるようにされる。また、ロウサイドMOSFETQ12も1つの半導体チップGLにより形成される。上記MOSFETQ10とQ11は、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのMOSFETQ10とQ11は、ソースフォロワ出力MOSFETとして動作するので、上記のような面積比に対応した電流IL/Nを得るためには、上記両MOSFETQ10とQ11のソース電位も等しくする必要がある。差動増幅回路AMPの正相入力と負相入力-には、上記両MOSFETQ10とQ11のソース電位がそれぞれ供給される。この差動増幅回路AMPの出力電圧Voは、PチャネルMOSFETQ13のゲートに供給される。このMOSFETQ13のソースは、上記MOSFETQ11のソースに接続される。上記MOSFETQ13のドレインには、特に制限されないが、ダイオードDと抵抗Rsが設けられる。抵抗Rsは、上記MOSFETQ11のセンス電流IL/Nに対応した電圧信号を形成し、この電圧はPWM信号を形成するための1つの前記帰還信号CSとされる。この実施例では、特に制限されないが、上記MOSFETQ13のソース側とドレイン側にバイアス電流源Ib1とIb2が設けられる。これらのバイアス電流源Ib1とIb2は、特に制限されないが、共通の電流により動作する電流ミラーMOSFETにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ib1とIb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインMOSFETQ10とセンスMOSFETQ11のドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Rsに上記MOSFETQ13に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。上記抵抗Rsにより形成された電圧は、前記図8図2に示したような2つの帰還ループVFとCSを用いたピーク電流制御方式の上記帰還信号CSとして用いられる。前記図8に示したピーク電流制御方式のPWM生成回路PWMCにより、上記出力電圧Voutを約1.2Vのような電圧に制御するPWM信号が形成される。つまり、前記抵抗Rsにより、センス電流に対応した電圧CSIL/Nのピーク値と、出力電圧Voutを前記図2に示したような分圧回路により分圧し、その分圧電圧と基準電圧とを受けるエラーアンプEAの出力信号EOとの比較信号によりPWM信号が形成される。このPWM信号によりスイッチMOSFETQ10とQ12のスイッチ制御が行われる。この実施例では、ハイサイド出力素子として、低オン抵抗低QgdのNチャネル型のパワーMOSFETQ10を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧VINに対応した高電圧BOOTを得るようにするために、言い換えるならば、MOSFETQ10のしきい値電圧分だけ中点電位VSWHが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。上記昇圧回路は、上記MOSFETQ10がオン状態のときのゲート電圧を上記入力電圧VINに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、ショットキーダイオードSBD2等のようなスイッチ素子を介して5VDRV5に接続される。上記ロウサイドMOSFETQ12がオン状態で、上記ハイサイドMOSFETMOSFETQ10がオフ状態のとき、上記ブートストラップ容量CBに上記電源端子DRV5からチャージアップが行われる。そして、MOSFETQ12がオフ状態となり、MOSFETQ10がオン状態に切り替わるときには、MOSFETQ10のソース側電位に対してゲート電圧が上記ブートストラップ容量CBに対する前記チャージアップ電圧分VINDRV5だけ昇圧される。この例では、上記ショットキーダイオードSBD2による電圧損失は無視するものとする。この昇圧電圧BOOTは、上記ドライバDV1、上記バイアス電流源Ib1及び差動増幅回路AMPの動作電圧として用いられる。図11には、図10の差動増幅回路AMPの一実施例の回路図が示されている。PチャネルMOSFETQ1とQ2とが差動形態に接続される。これらMOSFETQ1とQ2のソースと前記昇圧電圧BOOTとの間には、バイアス電流源Ib3が設けられる。上記MOSFETQ1のゲートは、正相入力端子に接続される。上記MOSFETQ2のゲートは、負相入力端子-に接続される。上記MOSFETQ1、Q2のドレインには、電流ミラー形態にされたNチャネルMOSFETQ7とQ8が負荷回路として設けられる。MOSFETQ7は、ゲートとドレインとが接続されてダイオード形態とされる。このMOSFETQ7のゲート,ドレインは上記MOSFETQ1のドレインに接続されている。MOSFETQ8は、上記MOSFETQ7とゲート及びソースが共通接続されることにより、前記のように電流ミラー形態にされる。MOSFETQ8のドレインと上記MOSFETQ2のドレインとは出力端子OUTに接続されて、出力電圧Voが形成される。この実施例では、上記出力電圧Voは、NチャネルMOSFETQ4のゲートに接続される。このMOSFETQ4のドレインには、特に制限されないが、前記昇圧電圧BOOTが供給される。MOSFETQ4のソースには、PチャネルMOSFETQ5のソースが接続される。このMOSFETQ5のドレインとゲートは共通接続されてダイオード形態とされる。上記MOSFETQ5のドレイン,ゲートと接地電位VSSとの間には、バイアス電流源Ib4が設けられる。上記MOSFETQ7,Q8の共通接続されたソースと、回路の接地電位VSSとの間には、ソースフォロワ形態に接続されたPチャネルMOSFETQ6が設けられる。上記MOSFETQ1、Q2、Q7、Q8により一般的なゲート入力の差動増幅回路を構成しており、MOSFETQ4、Q5、Q6でシステマチックオフセットキャンセル回路を構成している。MOSFETQ5のゲート電圧をVa、MOSFETQ7のドレイン電圧をVbとすると以下の方程式が成り立つ。Va=Vout-Vgs4-Vgs5......1Vb=VaVgs7Vgs6......2Ib4=Ib3/2の時、Vgs4=Vgs7、Vgs5=Vgs6となるので上記式12により、Vo=Vbになる。ここで、Vgs4~Vgs7は、MOSFETQ4~Q7のゲート,ソース電圧である。上記差動増幅回路の出力電圧Voは、図8のようにMOSFETQ13のゲートに接続される。そして、差動増幅回路AMPの上記正相入力と負相入力-は、上記メインMOSFETQ10とセンスMOSFETQ11のソースに接続されている。差動増幅回路AMPにおいて、上記差動MOSFETQ1とQ2のドレイン電圧が上記Vo=Vbのように等しくなるということは、正相入力と負相入力-とが等しくなり、上記Ib4=Ib3/2の条件が成立するということである。したがって、センス電流IL/Nの増減やLDーMOSFETQ13のVth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい5.3uVマイクロボルトのように小さく、差動増幅回路AMPの高精度化が図られる。この実施例では、上記のようにセンス電流ILの増減に関係なくせいぜい5.3uVのように無視できる程度にオフセット電圧を小さくすることができる。また、メインMOSFETQ10に流れるメイン電流がゼロアンペア付近から差動増幅回路AMPの出力電圧Voを発生させることができる。かかる出力電圧Voは、メイン電流ILの増加に対応したMOSFETQ13のゲート,ソース電圧Vgsの増加を補償するように低下するので、前記のように上記メインMOSFETQ10とセンスMOSFETQ11のソース電位が等しくされて高い精度でのピーク電流制御方式によるPWM制御が実現できる。図12には、ロウサイドMOSFETQ12が形成された半導体チップの主面の全体平面図が示され、図13にはそのA-A’部での断面図が示されている。半導体チップの平面形状は、長い長方形状とされている。半導体チップは、素子が形成される主面デバイス形成面と、これに対して半導体チップの厚さ方向に沿って反対側に位置する裏面裏面電極形成面とを有している。半導体チップの主面には、パワーMOSFETQ12のゲート電極用のパッドGPと、ソース電極用のパッドSPとが配置されている。これらパッドGP,SPは、半導体チップの最上層の配線の同一金属材料例えばアルミニウムにより形成されている。上記ゲート電極用のパッドGPは、半導体チップの主面において長手方向の一端部の近傍に配置されている。これらのパッドGP,SPは、半導体チップの最上層の表面保護膜の一部に形成された開口部から露出されている。表面保護膜は、例えば酸化シリコン膜および窒化シリコンSi3N4膜の積層膜あるいはその積層膜上にポリイミド膜PiQのような有機膜が積層されてなる。同図では省略されているけれども、ゲート電極用のパッドGPと一体的に形成され電気的に接続されているゲートフィンガが設けられ、半導体チップの主面の外周近傍にその外周や半導体チップの短方向の中央部の長手方向に沿って延在した状態で形成され、縦型MOSFETのゲート電極に接続される。このようなゲートフィンガは、例えばチタンタングステンTiW等のようなバリアメタル層とアルミニウムAl等のようなメタル層とを下層から順に積み重ねて形成されている。このようなゲートフィンガを設けることにより、パワーMOSFETQ12のゲート抵抗を低減できるので、非絶縁型DC-DCコンバータ1の大電流化および高周波化に対応可能となっている。ゲートフィンガの表面は上記表面保護膜によって覆われている。上記ゲート電極用のパッドGPおよびゲートフィンガは、図13に示すようなゲート電極7Gに電気的に接続されている。ゲート電極7Gは、例えば低抵抗な多結晶シリコンによってゲート配線と一体的に形成され電気的に接続されている。ゲート配線の他端側は上記ゲートフィンガに接続される。上記ゲート電極7Gは、パワーMOSFETQ12の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極7Gの総和が、パワーMOSFETQ12のゲート幅になっている。ハイサイドMOSFETQ10も同様な構成となっており、上記単位トランジスタセルの数により、上記MOSFETQ10とQ11の比率が17000:1のようにされる。ゲート電極7Gは、ストライプ状や平面格子状態と種々変更可能である。上記ソース電極用のパッドSPは、ゲート電極用のパッドPGおよびゲートフィンガと絶縁された状態で配置されている。ソース電極用のパッドSPは、半導体チップの最上層の表面保護膜19の一部に形成された開口部から露出されている。そして、長方形のチップの長手方向の中央部にショットキーダイオードSBD1が形成されるSBD領域が設けられる。このSBD領域を挟んでMOSFET領域が2つに分割される。SBD領域は、上記MOSFET領域を短手方向に対して2つに分割し、特別な配線を介在させることなく回路的には2つの並列形態のMOSFETに対して均等にショットキーダイオードSBD1が設けられることになる。これにより、接続部分での電力ロスも最小にすることができる。そして、基板の縦方向に流れる電流が分散されて、放熱性の点でも上記ショットキーダイオードSBD1を中央部に配置することが有益である。図13において、半導体チップを構成する半導体基板1は、例えばn型のシリコン単結晶の半導体層からなり、その上層に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層2とを有している。このエピタキシャル層2の主面には、例えば酸化シリコンSiO2等からなるフィールド絶縁膜6が形成されている。このフィールド絶縁膜6とその下層のp型ウエル3とに囲まれた活性領域にn-型のn型ウエル4が形成され、パワーMOSFETを構成する複数の単位トランジスタセルが形成される。パワーMOSFET12Q10,Q11は、複数の単位トランジスタセルが並列に接続されることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSFETで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。上記半導体層1およびn型ウエル4は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板1半導体チップの裏面には、ドレイン電極用Dの裏面電極14が形成される。この裏面電極14は、例えば金Auからなり、上記ダイパッドと電気的に接続される。エピタキシャル層2中に形成されたp-型の半導体領域5は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp-型の半導体領域5の上部に形成されたn型の半導体領域9は、上記単位トランジスタセルのソース領域としての機能を有している。上記基板1には、その主面から基板の厚さ方向に延びる溝が形成されている。溝は、n型の半導体領域9の上面からn型の半導体領域9およびp型の半導体領域5を貫通し、その下層のn型ウェル4中で終端するように形成されている。この溝の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜8が形成されている。また、上記溝内には、上記ゲート絶縁膜8を介して上記ゲート電極7Gが埋め込まれている。このゲート電極7Gは、ゲート配線と一体的に形成され電気的に接続されている。上記ゲート配線は、それを覆う絶縁膜11に形成された図示しないコンタクトホールを通じてゲートフィンガと電気的に接続されている。上記ソース電極用のパッド13SPは、アルミニュウム等により形成され、その下層にショットキーダイオードSBD1を構成するバリアメタル層12が形成される。このバリアメタル層12は、絶縁膜6及び11に形成されたコンタクトホールを通じてソース用のn型の半導体領域9及びp型の半導体領域10と電気的に接続されている。このp型の半導体領域10は,p-型の半導体領域5に対する電気的接続を行うためのものである。これにより、MOSFETQ12のソースとチャネルとが電気的に接続される。そして、SBD領域のエピタキシャル層2と上記バリアメタル12によりショットキーダイオードSBD2が構成され、MOSFETQ12のドレインとソース間に設けられることとなる。図14には、前記図2の電源回路REG1の一実施例の回路図が示されている。PチャネルMOSFETQ20とQ21は、差動形態にされる。これらMOSFETQ20とQ21のソースと電源電圧VINとの間には、定電流源I3が設けられる。上記差動MOSFETQ20とQ21のドレインと回路の接地電位SGNDとの間には、アクティブ負荷回路を構成する電流ミラー形態のNチャネルMOSFETQ22とQ23が設けられる。そして、上記MOSFETQ20とQ22のドレインは、Nチャネル型の増幅MOSFETQ24のゲートに接続される。このMOSFETQ24のソースは、回路の接地電位SGNDに接続される。上記MOSFETQ24のドレインには、電圧分担を行うNチャネルMOSFETQ25を介して負荷としての定電流源I4が設けられる。上記MOSFETQ25のゲートには、3.6Vのようなバイアス電圧VBが印加され、出力MOSFETQ24のドレイン最大電圧をVB-VthとスレーブSlaveとして組み合わされる。この組み合わせは、両半導体装置の外部端子SYNC、ISH及びTRKが互いに接続される。マスタ側の半導体装置の外部端子CTには、前記同様にキャパシタC3が接続される。これにより、図3に示したような発振回路OSC、電圧判定回路VDの動作によって、半導体装置Masterにおいては、同期端子SYNCを出力モードにして、半導体装置Masterの発振回路OSCで形成されたパルスを出力させる。半導体装置Slaveの外部端子CTは、抵抗Rを介して電源電圧REG5が与えられる。これにより、図3に示したような発振回路OSC、電圧判定回路VDの動作によって、半導体装置Slaveの同期端子SYNCは入力モードにされて、上記半導体装置Masterの発振回路OSCで形成されたパルスが入力され、それを反転させてパルス発生回路PGに供給して上記半導体装置Masterに対して位相が180°異なる同期動作を行う。上記2つの半導体装置MasterとSlaveにおいて、クロックが互いに180°位相反転しているため2フェーズ動作を行うことになる。図16には、上記図15の電源装置の動作を説明するための波形図が示されている。SW1,SW2は、2つの半導体装置MasterとSlaveの出力電圧波形であり、IL1,IL2は同じく上記2つの半導体装置の出力電流波形である。このような2フェーズ動作により、半導体装置MasterとSlaveに設けられたインダクタL1,L2に流れる負荷電流IL1,IL2のリップル電流が小さくなり、これに対応して出力電圧Voutのリップル電圧及び出力平滑キャパシタCOのリップル電流も小さくすることが可能となる。図16Aは、無負荷Iout=0Aのときを示し、図16Bは、Iout=40Aを示している。つまり、この電源装置では、前記定格出力電流35Aの半導体装置を2個組み合わせて定格出力が70Aと拡大でき、40Aもの大きな負荷電流も余裕を持って流すことができるようになる。この場合、単に出力電流を2倍に大きくできることの他、電源装置としては見かけ上の動作周波数が2倍となり応答性負荷電流に対するレスポンスが向上するといった利点も生じる。電源装置のみかけ上の動作周波数により応答性をそのままにしたときには、各スイッチング電源SWREG1とSWREG2の動作周波数を半分に低下させることができる。この結果、個々の半導体装置MasterとSlaveにおけるスイッチング損失を1/2に低減させることができるために電源装置としての効率向上を図ることができる。さらに、図2外部端子ISHが互いに接続されているので、同じ電流を分配するように各半導体装置MasterとSlaveが動作する。コントロールICを搭載した半導体装置として、上記のような並列運転を前提とした回路設計をしておけば、その定格出力を超えるような負荷回路に対しては半導体装置を追加するだけで対応されることができる。しかも、上記のような2フェーズ動作を行うようにすれば、単に出力電流が大きくなるだけではなく、負荷電流に対するレスポンスも向上させることができる。つまり、半導体装置の動作周波数を2倍にするこなく、それと同等の応答性を実現できる。なお、上記2つの半導体装置Masterにおいて位相反転させないで半導体装置Slaveにパルスを供給すれば、同じパルスで同期した並列運転を行うようにすることもできる。このような同期運転することにより、各半導体装置から発生するノイズの周波数が同一になるので、かかるノイズを減らすため対策を特定の周波数に向けて行うことができるといった利点も生じる。このように半導体装置を複数個用いて定格出力電流を増大させるとき、外部端子ISHを互いに接続することにより、複数の半導体装置において同じ電流を分配するように各スイッチング電源装置が動作する。これにより、並列運転のときに特定のスイッチング電源に負荷電流が集中してしまい出力MOSFETが破壊してしまうという問題を回避することができる。図17には、この発明に係る半導体装置を用いた電源装置の他の一実施例のブロック図が示されている。この実施例では、前記図2に示したような半導体装置がチャネル1Ch-1とチャネル2Ch-2として関連付けられる。2つの半導体装置Ch-1とCh-2は、外部端子TRKが相互に接続される。外部端子CTにはそれぞれキャパシタC31,C32が接続され、出力端子SWにはそれぞれインダクタL1,L2とキャパシタCO1,CO2が直列形態に接続される。チャネル1は、例えば出力電圧が2.4Vにされ、チャネル2は出力電圧が1.8Vにされる。パーソナルコンピュータやサーバに搭載されるシステム制御ユニットメモリ、CPU、GPUは、異なる電源電圧のものが存在する。電源投入時に上記異なる電源電圧がバラバラに立ち上がると、メモリ、CPU、GPUで不都合が生じる。図18には、図17の電源装置の動作を説明するための波形図が示されている。この実施例では、前記のように2つの半導体装置Ch-1とCh-2の上記外部端子TRKを共通にされている。したがって、電源投入時において、異なる2つの出力電圧2.4Vと1.8Vの立ち上がり時間を同じくすることができる。つまり、Ch-1において、電源投入から2.4Vに到達する時間と、Ch-2において1.8Vに到達する時間とを同じくすることができる。これは、前記図2のように外部端子TRKに接続された抵抗R3とキャパシタC1による同じ時定数回路を用いて、両半導体装置Ch-1とCh-2のソフトスタートを制御することにより実現できるものである。図19には、この発明に係る半導体装置を用いた電源装置の更に他の一実施例のブロック図が示されている。この実施例では、前記図2に示したような半導体装置がチャネル1Ch-1とチャネル2Ch-2として関連付けられる。半導体装置Ch-1の出力電圧を抵抗回路で分圧してCh-2は、外部端子TRKに供給する。外部端子CTにはそれぞれキャパシタC31,C32が接続され、出力端子SWにはそれぞれインダクタL1,L2とキャパシタCO1,CO2が直列形態に接続される。図20には、図19の電源装置の動作を説明するための波形図が示されている。この実施例では、前記のように1つの半導体装置Ch-1の出力電圧Vout1の立ち上がり波形を他の半導体装置Ch-2の上記外部端子TRKにスフトスタート信号として供給している。したがって、電源投入時において、異なる2つの出力電圧2.4Vと1.8Vの立ち上がり波形を同じくすることができる。つまり、Ch-1とCh-2は、電源投入から同じ電圧変化により立ち上がる。したがって、Ch-2は早いタイミングで1.8Vに到達し、遅れてCh-1は2.4Vに到達する。上記のような出力電圧2.4Vと1.8Vの比に対応して、抵抗比を設定すればよい。図21には、前記図2の半導体装置を説明するためのブロック図が示されている。この実施例では、外部端子VINとVINCが分離される。外部端子VINCと平滑キャパシタC4,C5が設けられる外部端子REG5とDRV5が電源端子として例えば5Vの電源電圧が供給される。上記外部端子VINCに供給される電圧が5Vのように低いときには、前記電圧検出回路UVLOCが低電圧入力と判定し、電源回路REG5,DRV5を動作させない。例えば、図14において、電流源I3,I4が動作を停止して電流を流さないようにする。また、出力MOSFETQ26のゲートとソースを短絡してオフ状態にする。このようにすることにより、内部回路は、それぞれ外部に設けられた低出力インピーダンスで大きな電流供給能力を持つ電源装置で動作することになる。これにより、コントロールICの内部回路は、ドライバDV2やブートストラップ容量CBへのチャージ動作時での電圧変動の実質的な影響が受けなくすることができる。つまり、この実施例の半導体装置は、内蔵電源回路での動作と、外部電源での動作との2通りの動作モードを備えている。上記電圧検出回路UVLOCにより、上記外部端子VCIN、REG5、DRV5への接続変更だけで自動的に上記動作モードが切り替えられる。図22には、この発明に係る半導体装置の他の一実施例のブロック図が示されている。この実施例では、コントロールICには、内部電圧REG5やDRV5を形成する電源回路REG1,REG2が設けられない。これに替えて、電源端子としての外部端子REG5とDRV5が用意されている。したがって、この実施例の半導体装置は、例えば8V~12Vのような入力電圧VINと、5VのようなREG5、DRV5を供給する2電源動作させられる。同図のようにREG5、DRV5のように外部端子を2個設けることにより、DRV5で動作する回路で発生する電源ノイズの影響がREG5で動作するアナログ回路等に及ぶのを軽減することができる。上記外部端子REG5、DRV5を共通にしてもよい。電圧検出回路は、5V電源が立ち上がるまで論理回路LGCの動作を停止させる信号Disableを形成する。図23には、この発明に係る半導体装置を用いたネットワーク電源システムの一実施例のブロック図が示されている。同図のネットワーク電源システムは、パーソナルコンピュータやサーバに搭載されるシステム制御ユニットに用いられる。入力INは、例えば220V又は110Vの交流電圧とされ、AC/DC切換モード整流器P1を介して降圧され、例えば48V48VBUS電圧が出力されるようになっている。この出力は、絶縁型DC/DCコンバータ複数のDC/DCコンバータP2および複数の48VBricコンバータP3に供給される。複数のDC/DCコンバータP2に供給された電源電圧は、例えば12V程度に降圧され、その後段の非絶縁型DC/DCコンバータ複数のPOLPointofLoad電源又はVRM:VoltageRegulatorModuleP4およびPPOD電源P5に供給されるようになっている。さらに、複数のPOL電源P4やPPOD電源P5に供給された電源電圧は、例えば5.0V、3.3V、2.5V、1.8V、1.5Vおよび1.2V等のような所望の電圧に降圧され、各種の負荷LDに供給されるようになっている。負荷には、例えばハードディスクドライブHDD、ASICApplicationSpecificIntegratedCircuit、拡張カードPCICARD、メモリDDRメモリ、ロジック、CPUCentralProcessingUnit等がある。これらの複数のPOL電源P4やPPOD電源P5は、同一のプリント配線基板配線基板上に搭載されている。各POL電源P4やPPOD電源P5は、電源供給対象の負荷LDに隣接して配置されている。一方、上記48VBrickコンバータP3に供給された電源電圧は、例えば3.3V、1.8Vおよび1.2V等のような所望の電源電圧に降圧され、所望の負荷LDに供給されるようになっている。上記のPOL電源P4やPPOD電源P5を構成する半導体装置として、本願発明に係る半導体装置が用いられる。POL電源P4やPPOD電源P5を構成する半導体装置は、それぞれの負荷電流に合わせて、1個ないし前記図15のように複数個組み合わされるもの、あるいは、異なる出力電圧形成するPOL電源P4やPPOD電源P5の相互において、電源投入時の立ち上がりの整合性をとるために前記図17、図19のように関連付けられた制御が行われる。図24には、この発明に係る半導体装置の一実施例の概略断面図が示されている。同図は、前記図1のMOSFETQ10とQ12に対応した部分が代表として例示的に示されている。半導体装置POLは、例えばQFNQuadFlatNonleadedpackage構成の表面実装型のパッケージ封止体5を有している。すなわち、パッケージ5は、その外観が互いに厚さ方向に沿って反対側に位置する四角形状の主面および裏面と、これに交差する四側面とで囲まれた薄板状とされている。パッケージ5の主面および裏面は、第1方向に沿う2つの第1の辺と、これに直交する第2方向に沿う2つの第2の辺との四つの辺を有している。このパッケージ5の四辺において、パッケージ5の側面および裏面外周には、図示しないが複数の外部端子としてのリードが露出されている。上記パッケージ5の構成はQFN構成に限定されるものではなく種々変更可能であり、例えばQFPQuadFlatPackage構成やSOPSmallOutlinePackage構成等のような別のフラットパッケージ構成としても良い。QFP構成の場合は、複数のリードが、パッケージ5の四辺側面および裏面外周から外方に大きく突出した状態で露出される。SOP構成の場合は、複数のリードが、パッケージ5の二辺側面および裏面外周から外方に大きく突出した状態で露出される。パッケージ5の材料は、例えばエポキシ系の樹脂からなる。ただし、パッケージ5の材料として、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。パッケージ5の内部には、前記図1のような3つの半導体チップQ10、Q12及びコントロールICに対応した3つのダイパッドタブ、チップ搭載部が設けられる。同図には、そのうちMOSFETQ10とQ12に対応したダイパッド8D2,8D3が示されている。図1には主面側にハーフトーンのパターンとして示されている。上記ダイパッド8D2,8D3の各々の主面第1主面上に搭載された上記半導体チップQ10,Q12と、ワイヤWA1,WA2と、リード配線8Lとが封止されている。ダイパッド8D2,8D3、および上記リード配線8Lは、配線基板第1、第2配線基板を構成する部材であり、例えば42アロイ等のような金属を主材料として形成されている。ダイパッド8D2,8D3およびリードの他の材料として、例えば銅Cuまたは銅の表面に表面から順にニッケルNi、パラジウムPdおよび金Auをメッキしたものを使用しても良い。このダイパッド8D2,8D3の裏面第2主面の一部は、パッケージ5の裏面から露出されており、半導体チップQ10,Q12及び図示しないコントールICの動作時に発生した熱は、主に半導体チップの裏面からダイパッド8D2,8D3図示しない8D1を通じて外部に放熱される。このため、各ダイパッド8D1~8D3は、前記図1から理解されるように各半導体チップの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。このダイパッド8D2,8D3およびリードの裏面側の一部は、その厚さが薄くなるようにハーフエッチングされている。このため、パッケージ5の封止材料がダイパッド8D2,8D3およびリードの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド8D2,8D3およびリードとパッケージ5の封止材料との密着性を向上させることができるので、ダイパッド8D2,8D3およびリードの剥離や変形不良を低減または防止することができる。このことは、コントールICに対応したダイパッド8D1で同様である。上記ダイパッド8D1~8D3の主面上には、各半導体チップが、その主面を上に向け、かつ、その裏面をそれぞれのダイパッド8D1~8D3に向けた状態で搭載されている。各半導体チップの裏面側は導電性の接着層12a,12bを介してそれぞれのダイパッド8D1~8D3に接合され電気的に接続されている。図25には、この発明に係る半導体装置の他の一実施例の概略断面図が示されている。同図は、図24と同様に前記図1のMOSFETQ10とQ12に対応した部分が代表として例示的に示されている。この実施例は、前記図24のワイヤWB1,WB2に変えてリード板35a,35bを用いている。これ以外の構成は前記図24と同様である。リード板35a,35bは、例えば銅CuまたはアルミニウムAl等のような導電性および熱伝導性の高い金属板からなり、発熱源となる半導体チップQ10、Q12の主面の大半を覆うように配置されている。リード板35a,35bはパッケージ5内に封止されている。リード板35aの一端は、接合層36aを介して半導体チップQ10のソース電極用のパッドと接合され電気的に接続される。リード板35aの他端は、接合層36bを介してダイパッド8D3と接合され電気的に接続されている。上記ダイパッド8D3は、MOSFETQ12のドレインと接続されているので、上記リード板35aによりMOSFETQ10のソースとMOSFETQ12のドレインとが接続されることになる。上記接合層36a,36cは、例えば鉛Pb-錫Sn半田または金金等からなる。接合層36a~36cとして導電性樹脂を使用することもできる。なお、コントロールICとの接続は、前記と同様のワイヤWAが使用されている。上記リード板35a,35bを用いたことにより、寄生インダクタンス、寄生抵抗を低減できる。したがって、非絶縁型DC-DCコンバータのスイッチング損失および導通損失をさらに低減でき、非絶縁型DC-DCコンバータの電圧変換効率をさらに向上させることができる。以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図2において、発振回路を構成する外部端子CTを用いて同期端子SYNCを出力モードにすること、入力モードにすること、入力モードのときのパルスの位相を同相モード、反転モードにするという3通りの動作切り替えにするものの他、前記のように56本ものように外部端子に余裕があれば、制御端子を設けることによって同等の機能を簡単に実現することができる。発振回路PSCの出力部に、例えば1/4分周回路を設けて位相が90°ずつ異なる4つのパルスを形成するようにし、それを4つの同期端子から出力させ、あるいは入力させるような機能を付加してもよい。この場合、1つのスイッチング電源をマスタ動作させ、3つのスイッチング電源をスレーブ動作として3つの同期端子からマスタ側に対して90°ずつ位相が異なるパルスを入力して、4つのスイッチング電源において位相が90°ずつ異なるパルスで並列運転させるようにすることもできる。このようにすれば、みかけ上の動作周波数を4倍にでき、あるいはスイッチング損失を1/4に低減させることができる。更に差動増幅回路AMPの入力それぞれにメインMOSFETQ10及び、センスMOSFETQ11のドレイン端子が接続され、差動増幅回路AMPの出力電圧Voを受けるMOSFETは、ハイサイドMOSFETQ10,Q11がPチャネルMOSFETであったとしてもPチャネル型とされる。これはNチャネル型であった場合には、ハイサイドMOSFETQ10,Q11が入力電圧Vinに接続されている関係で、出力電圧Voを高電圧で駆動する必要があり、差動増幅回路AMPの構成を複雑にするか、差動増幅回路AMP及びMOSFETQ13をハイサイドMOSFETQ10の,Q11が構成される半導体基板上に形成して耐圧を上げる必要があるためである。"