第1のデータ線対及び第2のデータ線対と、前記第1及び第2のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチ対をなすMOSトランジスタ対と、前記第1のデータ線対のデータを増幅保持する第1のアンプと、前記制御信号を生成する回路と、を備え、前記第1のデータ線対の振幅の低位側及び高位側の電圧は夫々第1の電源電圧及び第2の電源電圧であり、前記第2のデータ線対の振幅の低位側及び高位側の電圧は夫々前記第1の電源電圧及び第3の電源電圧であり、前記第3の電源電圧は前記第2の電源電圧よりも高く、前記制御信号を生成する回路は、前記第3の電源電圧と前記第2の電源電圧の間の電圧にクランプされた第4の電圧であって、前記MOSトランジスタの閾値電圧に応じた電圧値の前記第4の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第1の電源電圧及び前記第4の電源電圧とした前記制御信号を前記MOSトランジスタ対のゲートに端子に供給する、半導体装置。前記制御信号を生成する回路は、前記第1の電源電圧を供給する第1の電源端子と制御信号線との間に接続された第1のトランジスタと、前記第4の電源電圧を供給する第4の電源端子と前記制御信号線との間に接続された第2のトランジスタと、を含み、前記制御信号線に前記第1の電源電圧又は前記第4の電源電圧の前記制御信号を出力する出力回路を備え、前記制御信号線は、前記スイッチ対をなすMOSトランジスタ対の前記ゲート端子に共通に接続され、さらに、前記スイッチ対をなす前記MOSトランジスタの閾値電圧のモニター結果を出力する閾値電圧モニター回路と、前記第3の電源電圧を供給する第3の電源端子と、前記第4の電源端子との間に接続されたソースフォロワ構成の第3のMOSトランジスタと、を備え、前記第3のトランジスタのゲート端子には、前記閾値電圧モニター回路でのモニター結果に応じた電圧が印加される、請求項1記載の半導体装置。前記閾値電圧モニター回路が、前記スイッチ対をなす前記MOSトランジスタのレプリカである第4のトランジスタを備え、前記第4のトランジスタはゲート端子とドレイン端子とが、前記第2の電源電圧を供給する第2の電源端子に接続され、前記第4のトランジスタのソース端子と前記第1の電源端子間に抵抗素子を備え、前記第4のトランジスタのソース端子電圧を、前記閾値電圧のモニター結果として出力する、請求項2記載の半導体装置。前記閾値電圧モニター回路のソース端子電圧を受け、前記第4のトランジスタのゲート端子に、前記閾値電圧モニター回路での前記閾値電圧のモニター結果に応じた電圧を供給するドライバ回路を備えた請求項3記載の半導体装置。前記ドライバ回路は、前記第2の電源電圧よりも高電位の第5の電源電圧を与える第5の電源端子と、前記第3のトランジスタのゲート端子との間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第5のトランジスタを備える、請求項4記載の半導体装置。前記第1のアンプが、前記第1のデータ線対に接続され、入力と出力が相手の出力と入力に夫々接続された2つのインバータを備えた差動回路を含む、請求項1記載の半導体装置。前記第1のデータ線対がビット線対であり、前記第2のデータ線対が入出力線対であり、前記スイッチ対が、前記ビット線対と前記入出力線対間に接続されたYスイッチ対であり、前記第1のアンプが、前記ビット線対に接続されたセンスアンプであり、前記第1の電源電圧が低位側の基準電源電圧であり、前記第2の電源電圧がメモリセルの電源電圧であり、前記第3の電源電圧が前記入出力線対のプリチャージ電源電圧である、請求項1記載の半導体装置。メモリセルアレイのメモリセルに接続されるビット線対と、入出力線対と、前記ビット線対と前記入出力線間に接続され、ゲート端子に共通に印加されるカラム選択信号に応答して導通、非導通が共通に制御されるYスイッチ対をなすMOSトランジスタ対と、前記ビット線対に接続され前記ビット線対のデータを増幅保持するセンスアンプと、カラムアドレスをデコードし前記カラム選択信号を生成するカラムデコーダと、を備え、前記ビット線対の振幅の低位側及び高位側の電圧は、夫々第1の電源電圧及び第2の電源電圧であり、前記入出力線対の振幅の低位側及び高位側の電圧は、夫々前記第1の電源電圧及び第3の電源電圧であり、前記第3の電源電圧は、前記第2の電源電圧よりも高く、前記カラムデコーダは、前記第3の電源電圧と前記第2の電源電圧の間の電圧にクランプされた第4の電源電圧であって、前記MOSトランジスタの閾値電圧に応じた電圧値の前記第4の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第1の電源電圧及び前記第4の電源電圧とした前記カラム選択信号を前記MOSトランジスタ対のゲートに端子に供給する、半導体装置。前記カラムデコーダは、前記第1の電源電圧を供給する前記第1の電源端子と制御信号線との間に接続された第1のトランジスタと、前記第4の電源電圧を供給する第4の電源端子と前記制御信号線との間に接続された第2のトランジスタとを含み、前記制御信号線に、前記第1の電源電圧又は前記第4の電源電圧の前記制御信号を出力する出力回路を備え、前記制御信号線は、前記スイッチ対をなすMOSトランジスタ対の前記ゲート端子に共通に接続され、さらに、前記スイッチ対をなす前記MOSトランジスタの閾値電圧のモニター結果を出力する閾値電圧モニター回路と、前記第3の電源電圧を供給する第3の電源端子と前記第4の電源端子との間に接続されたソースフォロワ構成の第3のMOSトランジスタと、を備え、前記第3のトランジスタのゲート端子には、前記閾値電圧モニター回路でのモニター結果に応じた電圧が印加される、請求項8記載の半導体装置。前記閾値電圧モニター回路が、前記Yスイッチ対をなす前記MOSトランジスタのレプリカである第4のトランジスタを備え、前記第4のトランジスタはゲート端子とドレイン端子とが、前記第2の電源電圧を供給する第2の電源端子に接続され、前記第4のトランジスタのソース端子と前記第1の電源端子間に抵抗素子を備え、前記第4のトランジスタのソース端子電圧を、前記閾値電圧のモニター結果として出力する、請求項9記載の半導体装置。前記閾値電圧モニター回路のソース端子電圧を受け、前記第4のトランジスタのゲート端子に、前記閾値電圧モニター回路での前記閾値電圧のモニター結果に応じた電圧を供給するドライバ回路を備えた請求項10記載の半導体装置。前記ドライバ回路は、前記第2の電源電圧よりも高電位の第5の電源電圧を与える第5の電源端子と、前記第3のトランジスタのゲート端子間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第5のトランジスタを備える、請求項11記載の半導体装置。以下に関連技術の分析を与える。以下の分析は本発明者によって為されたものである。カラム選択信号YS<n>により導通状態とされたYスイッチ図4の405、406、図3の317、318を介してローカルIO線対LIOT、LIOBから、センスアンプSAへの電荷の流入により、センスアンプSAのノード図4の407、408の状態ビット線対BLT、BLBのデータが反転してしまい、センスアンプSAで差動増幅した元のデータを破壊してしまうという問題センスアンプデータ破壊というがある。例えば図4においてノード407、408の電位がLow電位VSS、High電位VARYのとき、VDDにプリチャージされたLIOTに、導通状態のYスイッチNMOSトランジスタ405を介して接続するノード407の電位が、NMOSトランジスタ404の閾値電圧Vtnを超えると、NMOSトランジスタ404はそれまでの非導通状態から導通状態に変化しノード408の電荷を放電してノード408の電位をVARYからVSS側に低下させ、NMOSトランジスタ403を導通状態から非導通とし、PMOSトランジスタ401を非導通状態から導通状態とし、ノード407を充電してノード408の電位をVARY側に上昇させ、PMOSトランジスタ402を導通状態から非導通状態とする。すなわち、Yスイッチ405、406が導通する直前にはVSS、VARYであったセンスアンプのノード407、408の電位は、Yスイッチ405、406の導通後、ノード407の電位の浮き上がりが、NMOSトランジスタ404の閾値電圧よりも高いと、VSS、VARY、に反転する。近時、低消費電流、低電圧化に伴い、メモリアレイ電圧VARYを下げる方向にあるため、センスアンプ用MOSトランジスタの低閾値電圧化が進み、より顕著にセンスアンプデータ破壊という問題が顕在化してきた。図7は、上記センスアンプデータ破壊の問題を模式的に説明する図である。図7Aは、図4に示した、LIOT、LIOB、Yスイッチ、センスアンプにおいて電流電荷の流れを模式的に示した図である。図7Bは、図7AのセンスアンプのノードSATrue、SANotの論理値の反転を説明する波形図である。図7Bには、カラム選択信号YS、LIOT、LIOB、センスアンプノードSATrue図4の407、SANot図4の408の電圧波形が示されている。カラム選択信号YSのHighパルスが印加される直前に、センスアンプのノードSATrueはVSS、SANotはVARYに設定されているものとする。カラム選択信号YSのHighパルス振幅VDDがゲートに印加されるYスイッチNMOSトランジスタ405、406が導通し、電源電位VDD>VARYにプリチャージされていたLIOTから、Yスイッチ405を介して、Low電位のセンスアンプのノードSATrueビット線BLT側に電荷が流れこみ、ノードSATrueにドレインが接続され、導通状態のNMOSトランジスタ403ゲート電位はSANotの電位VARYを介してソース側に流れる電荷が引き抜かれる。すなわち、導通状態のNMOSトランジスタ403のドレイン電流drain-to-sourcecurrentによりLIOTからYスイッチ405を介して流れ込む電荷を電源VSS側に引き抜く。このため、LIOTは、図7Bに示すように電源電圧VDDから立ち下る。一方、VDDにプリチャージされているLIOBは、導通状態のYスイッチ406を介して、VARY電位のセンスアンプノードSANotと通電するが、LIOBの電位の低下の度合いは、LIOTと比べて鈍い。これは、ノードSANotにドレインが接続されたNMOSトランジスタ404が非導通であるためである。LIOTからノードSATrue側への電荷流入量の方が、ノードSATrueからNMOSトランジスタ403のドレイン電流drain-to-sourcecurrentによるVSSへの引き抜き電荷量よりも大きい場合、LIOTにYスイッチ405を介して接続するノードSATrueの電位は、電荷の流入量と引き抜き量の差分に対応して、VSSから上昇する。この結果、ノードSATrueの電位が、ノードSATrueにゲートが接続されたNMOSトランジスタ404の閾値電圧を超えると、NMOSトランジスタ404が非導通状態から導通状態に転じ、NMOSトランジスタ404は、センスアンプノードSANotの電荷をVSSに引き抜く。ノードSATrueの電位が、1/2VARYを超え、VARYとノードSATrueの電圧の差電圧が、PMOSトランジスタ402の閾値電圧Vtpの絶対値よりも小さくなると、PMOSトランジスタ402が非導通状態となり、センスアンプノードSANotの電荷は導通状態のNMOSトランジスタ404のドレイン電流によりVSS側に引き抜かれ、センスアンプノードSANotの電位はVARYから下降する。その結果、センスアンプノードSANotの電位をゲートに受けるNMOSトランジスタ403が導通状態から非導通状態に転じ、PMOSトランジスタ401が非導通状態から導通状態に転じてノードSATrueをVARY側にプルアップする。一方、ノードSANotの電位は、導通状態に転じたNMOSトランジスタ404によりVSSとなる。このように、SATrueの電位VSS<SANotの電位=VARYから、SATrueの電位>SANotの電位と逆転が生じ図7BのSANotとSATrueの交差部の矢線で示す反転参照、SATrueの電位=VARY、SANot=VSSに反転する。半導体装置の製造上のばらつき等により、センスアンプSAの特性トランジスタの閾値のアンバランス、動作点に偏りがあると、図7Bの破線で囲んだ領域付近でセンスアンプのノードSATrue、SANotが反転する。センスアンプSAには、本来、ビット線対BLT/B間の差電位を増幅する機能があることから、センスアンプSAが反転した電位を差動増幅した場合、該ビット線に接続されるメモリセルHigh電位のワード線に接続されたメモリセルが保持しているデータをその反転データで書き込む結果となり、メモリセルデータを破壊してしまうことになるユーザデータの破壊を招く結果となる。ローカルIO線LIOT、LIOBのプリチャージ電圧VDDがアレイ電源電圧VARYに比べて高く、Yスイッチ405、406のオン電流Ionが大きい場合、センスアンプの反転は発生しやすい。上記問題点の少なくとも1つを解決するため本発明は概略以下の構成とされる。ただし、以下に制限されるものでないことは勿論である。本発明の1つの側面に係る半導体装置によれば、第1のデータ線対及び第2のデータ線対と、前記第1及び第2のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチ対をなすMOSトランジスタ対と、前記第1のデータ線対のデータを増幅保持する第1のアンプと、前記制御信号を生成する回路と備えている。前記第1のデータ線対の振幅の低位側及び高位側の電圧は、夫々第1の電源電圧及び第2の電源電圧であり、前記第2のデータ線対の振幅の低位側及び高位側の電圧は、夫々前記第1の電源電圧及び第3の電源電圧であり、前記第3の電源電圧は前記第2の電源電圧よりも高い。前記制御信号を生成する回路は、前記第3の電源電圧と前記第2の電源電圧の間の電圧にクランプされた第4の電圧であって、前記MOSトランジスタの閾値電圧に応じた電圧値の前記第4の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第1の電源電圧及び前記第4の電源電圧とした前記制御信号を前記MOSトランジスタ対のゲートに端子に供給する。本発明によれば、第1及び第2のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチのオン電流を絞り込むことで、第2のデータ線対の電圧が高い場合でも、スイッチ導通時における第1のアンプの反転を抑制している。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。以下、添付図面を参照しながら、いくつかの好ましい態様PreferredModesについて詳細に説明する。開示されるいくつかの好ましい態様において、第1のデータ線対例えばビット線対BLT、BLBと第2のデータ線対例えばローカル入出力線対LIOT、LIOBと、第1及び第2のデータ線対間に接続され、ゲート端子に共通に供給される制御信号例えばカラム選択信号YSに応答して導通又は非導通に共通に制御されるスイッチ対例えばYスイッチをなすMOSトランジスタ対図5のYS-TR、図4の405、406と、前記第1のデータ線対間にアンプセンスアンプSAと、前記制御信号YSを生成する回路例えばカラムデコーダYDECとを備えている。前記第1のデータ線対BLT、BLBの振幅の低位側と高位側の電圧は、第1の電源電圧低位側の基準電源電圧:VSSと第2の電源電圧メモリセルアレイ電源:VARYであり、前記第2のデータ線対LIOT、LIOBの振幅の低位側と高位側の電圧は、第1の電源電圧VSSと第3の電源電圧例えばローカル入出力線対LIOT、LIOBのプリチャージ電源電圧VDDであり、第3の電源電圧VDDは、第2の電源電圧VARYよりも高い。前記制御信号YSを出力する回路YDECは、前記スイッチ対をなすMOSトランジスタの閾値電圧に応じて電圧値が制御され、前記第3の電源電圧VDDと前記第2の電源電圧VARYの間の電圧にクランプされた第4の電源電圧VYSを生成する回路を備え、低位側及び高位側の電圧を、夫々前記第1の電源電圧VSS及び前記第4の電源電圧VYSとした前記制御信号YSを前記MOSトランジスタ対図4の405、406のゲート端子に供給する。開示されるいくつかの好ましい態様において、前記制御信号を生成する回路YDECは、前記第1の電圧VSSを供給する第1の電源端子と、前記第4の電圧VYSを供給する第4の電源端子505と、前記第1の電源端子と前記制御信号線YSとの間に接続された第1のトランジスタN1nと、前記制御信号線YSと前記第4の電源端子505との間に接続された第2のトランジスタP1nとを含み、前記制御信号線に前記制御信号を出力する出力回路CMOSインバータ501と、前記MOSトランジスタ図5のYS-TRの閾値電圧のモニター結果を出力する閾値電圧モニター回路502と、前記第3の電圧VDDを供給する第3の電源端子504と前記第4の電源端子505との間に接続されたソースフォロワ構成の第3のMOSトランジスタN21と、を備え、前記制御信号線は前記スイッチ対をなすMOSトランジスタ対図4の405、406の前記ゲート端子に共通に接続され、前記第3のMOSトランジスタN21のゲート端子には、前記閾値電圧モニター回路502による閾値電圧のモニター結果に応じた電圧が印加される。開示されるいくつかの好ましい態様において、前記閾値電圧モニター回路502は、前記スイッチ対をなすMOSトランジスタYS-TR、図4の406、405のレプリカである第4のMOSトランジスタN22を備え、前記第4のMOSトランジスタN22はゲート端子とドレイン端子が前記第2の電圧VARYを供給する第2の電源端子506に接続され、前記第4のMOSトランジスタN22のソース端子と前記第1の電源端子間に抵抗素子R1を備え、前記第4のMOSトランジスタN22のソース端子電圧を、前記閾値電圧のモニター結果として出力する。前記閾値電圧モニター回路502のソース端子電圧を受け、前記第3のトランジスタN21のゲート端子に前記閾値電圧モニター回路でのモニター結果に応じた電圧を供給するドライバ回路503を備える。前記ドライバ回路503は、前記第2の電圧VARYよりも高電位の第5の電圧VPPを与える第5の電源端子507と、前記第4のMOSトランジスタN21のゲート端子VYSG間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第5のトランジスタP21を備える。開示されるいくつかの好ましい態様において、前記第1のデータ線対がビット線対BLT、BLBであり、前記第2のデータ線対が入出力線対LIOT、LIOBであり、前記スイッチ対がYスイッチ対図4の405、406であり、前記第1のアンプがセンスアンプSAであり、前記第3の電圧VDDが前記入出力線対LIOT、LIOBのプリチャージ電圧である。Yスイッチの導通によるローカルIO線対LIOT、LIOBとビット線対BLT、BLBの通電時に発生するセンスアンプの反転の加速要因の一つとして、センスアンプを構成するMOSトランジスタ図4の403、404の閾値のアンバランスが考えられる。プロセス以外の悪化条件として、VARY電圧とLIOT、LIOBのプリチャージ電圧の電位差が大きい時が、センスアンプの反転不良はワーストとなる。ところで、センスアンプの反転不良は、YスイッチNMOSトランジスタの閾値電圧と明確な相関がある事が、本発明者の行った解析評価により判明した。センスアンプの反転不良がYスイッチの閾値電圧の低い側がワーストとなる。図6に示した例では、カラムデコーダYDECにおいて、VDD電源をカラム選択信号YSのHigh電位としている。これに対して、開示される実施形態では、カラム選択信号YSの振幅の高位側の電圧として、VARY<VYS≦VDDという、VDDとVARYの間の中間電位VYSを備える。カラム選択信号YSのHigh電位を中間電位VYSに設定し、アレイ電源電圧VARYとLIOT、LIOBのHigh電圧VDDの電位差が、センスアンプの反転センスアンプデータ破壊モードが発生するレベル以上にならないように制御する。なお、以下のいくつかの例示的な実施形態において、半導体装置の全体構成は、図1に示したものとされる。図1のセンスアンプSAは図2に示した構成とされる。ただし、図2には、折り返し型ビット線構造が例示されているが、IO線の構成は、図3に示した階層型IO線とされる。また、以下の実施形態において、センスアンプSA<i>304i=0~nは、図4に示した構成とされる。以下では、同一部分の説明は重複を避けるため適宜省略する。図5は、例示的な実施形態におけるカラムデコーダYDEC501の出力段YSドライバの構成を示す図である。カラムデコーダYDECの出力回路であるYSドライバ<n>n=0、1、2、は、電源端子電源線VYS505に、ソースが接続されたPMOSトランジスタP1nと、ソースがVSSGND端子に接続され、ドレインがPMOSトランジスタP1nのドレインとともにカラム選択信号線YS<n>n=0、1、2に接続され、ゲートがPMOSトランジスタP1nのゲートに接続されたNMOSトランジスタN1nを備えている。電源電圧VDDを与える電源端子VDD504と、電源端子電源線VYS505間にはNMOSトランジスタN21クランプ用トランジスタが接続されている。NMOSトランジスタN21のドレインは、電源端子VDD504に接続され、ソースは、電源端子VYS505に接続され、ゲートは、VYSGドライバ503の出力であるVYSG線に接続されている。VYSGドライバ503は、電源端子VPP507にソースが接続され、ドレインがVYSGに接続されたPMOSトランジスタP21を備えている。PMOSトランジスタP21のゲートは、VTNモニター回路502の出力に接続されている。電源端子VPP507の電源電圧は昇圧電圧であり、VARYよりも高く、VDD以上である。特に制限されないが、VPPはワード電を駆動するワードドライバサブワードドライバのHigh電位としても用いられる昇圧電圧を用いている。VTNモニター回路502は、電源端子VARY506にドレインとゲートが接続されたダイオード接続のNMOSトランジスタN22と、NMOSトランジスタN22のソースとVSS端子に接続された抵抗R1とを備え、NMOSトランジスタN22のソースと抵抗R1の接続ノードVOUTがPMOSトランジスタP21のゲートに接続されている。NMOSトランジスタN21は、YスイッチのトランジスタYS-Tr図3の317、318、図4の405、406のレプリカ複製であり、サイズ、閾値、コンダクタンス等の特性は同一とされる。電源端子VYS505の電圧は、電源VDDからNMOSトランジスタN21を介して作られた電圧とされる。この電源端子VYS505は、YデコーダYDEC500のYSドライバ501のPMOSトランジスタP1nのソースに接続される。このため、YSドライバ501のPMOSトランジスタP1nが導通時に、YSドライバ501から出力されるカラム選択信号YS<n>の振幅の高位側の電圧VYSは、電源電圧VDDによらず、VYSG-トランジスタN21のVGSゲートソース間電圧となる。カラム選択信号YS<n>の振幅の低位側はVSSである。VTNモニター回路502でモニターしているNMOSトランジスタN22の閾値電圧Vtnが相対的に高い場合には、VTNモニター回路502の出力電圧VOUTは下る。PMOSトランジスタP21のゲート電位VOUTが下ると、VYSGの電位は上がる。ソースフォロワ構成のNMOSトランジスタN21のゲート電位の上昇により、VYSの電位は高くなる。したがって、カラム選択信号YS<n>のHigh電位=VYSが高くなる。VTNモニター回路502でモニターしているNMOSトランジスタN22の閾値電圧Vtnが相対的に低い場合にはVTNモニター回路502の出力電圧VOUTは上がる。PMOSトランジスタP21のゲート電位VOUTが上がると、VYSGの電位は下る。ソースフォロワ構成のNMOSトランジスタN21のゲート電位の下降により、VYSの電位は下る。したがって、カラム選択信号YS<n>のHigh電位=VYSが低くなる。VTNモニター回路502の出力電圧VOUTとNMOSトランジスタN22の閾値電圧Vtnの関係について回路解析を以下に行う。ダイオード接続されたNMOSトランジスタN22は飽和領域で動作する。すなわち、VGS、VDSを夫々NMOSトランジスタN22のゲートソース間電圧、ドレインソース間電圧とすると、である。したがって、となる。NMOSトランジスタN22が飽和領域で動作することから、そのドレインソース間電流Idsは次式1で与えられる。またドレインソース間電流Idsが抵抗R1に流れるものとして次式2が成り立つ。式1のβは利得係数であり、以下で与えられる。ただし、μはキャリア移動度、εはゲート絶縁膜の誘電率、tOXはゲート絶縁膜の厚さ、Wはゲート幅、Lはゲート長である。また、NMOSトランジスタN22のゲートソース間電圧VGSは閾値電圧Vtnより大であるため、式1の左辺に式2を代入して、VOUTに関する2次方程式を解くと、次式3が導出される。上式3から、VTNモニター回路502の出力電圧VOUTは、NMOSトランジスタN22YスイッチYS-TRの閾値電圧Vtnが大のとき、低くなり、Vtnが小のとき、高くなる。VYSGがゲートに接続されたソースフォロワ構成のNMOSトランジスタN21により、NMOSトランジスタN21のソース電位であるVYSは、電源電圧VDDが高い場合であっても、VYSGによってクランプされたレベルとなるVYS<VYSG-Vtn:ただし、VtnはNMOSトランジスタN21の閾値電圧。図5のYSドライバ501CMOSインバータのPMOSトランジスタP1nに流れる電流ソースドレイン間電流をIとし、これが、NMOSトランジスタN21のドレインソース間電流に等しいものとすると、よって、VYSは、次式5で与えられ、電源電圧VDDが高い場合であっても、電圧VYSGより低い電圧にクランプされる。図5において、PMOSトランジスタP1nとNMOSトランジスタN1nの共通接続されたゲートは、カラムアドレスをデコーダするデコーダ回路不図示のデコード結果信号を受け、カラム選択信号YS<n>の選択時には、PMOSトランジスタP1nとNMOSトランジスタN1nの共通接続されたゲートにはLow電位VSSが供給され、YS<n>はHigh電位=VYSとされ、非選択時には、PMOSトランジスタP1nとNMOSトランジスタN1nの共通接続されたゲートにはHigh電位VYSが供給され、YS<n>はLow電位VSSとされる。本実施形態によれば、Yスイッチに接続するLIOTの電圧がプリチャージ電圧VDDであり、センスアンプノードSATrueが電圧VSSの場合、選択されたYスイッチYS-Tr、図4の405のゲート電圧カラム選択信号YSの電圧がVYS<VDDとされ、Yスイッチのオン電流IonNMOSトランジスタのドレインソース間電流は、ゲート電圧がVDDのときよりも小さな電流値に絞りこまれている。このため、LIOT、LIOBの電位がプリチャージ電圧VDD最大時にあるときのセンスアンプの反転を防止する事を可能としている。なお、図5Bに示すように、VYSとVARYの電位差は、YスイッチのレプリカであるNMOSトランジスタN22の閾値電圧Vtnの変動幅に応じて、ある一定以上にはならない。本実施形態は、例えば定格を上回る周波数でクロック周波数で動作させるオーバークロックを目的として意図的に、電圧VDDを上げて使用する場合にも、対応可能である。また、Yスイッチと同じNMOSトランジスタN22の閾値Vtnをモニターして、VYSにフィードバックをかけているため、Yスイッチの閾値Vtnが高い状態デバイスコンディション:スピード遅いでは、VYSレベルが上がり、カラム選択信号YSのHigh電位=VYSが上がり、Yスイッチのゲートを高い電圧のHigh電位で駆動するため、Yスイッチの伝播遅延時間が短縮し、閾値Vtnの高いYスイッチに起因するスピードロスを抑えることができる。VTNモニター回路502においてダイオード接続されてNMOSトランジスタN22とVSS間に抵抗R1が接続されているが、抵抗R1の代わりに、定電流源を接続してもよい。また、抵抗R1とVSS間にスイッチを備え、カラムデコーダの動作時に、スイッチを導通させ、カラムデコーダ非動作時には、VARY、NMOSトランジスタN22、抵抗R1、VSS間のパスをオフさせるようにしてもよい。本願の技術思想は、揮発性の記憶セルに関する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。