入力端子及び出力端子へ結合された通過素子であって、該通過素子は制御端子を含み、該制御端子は前記通過素子の利得応答を制御する通過素子と、前記制御端子へ結合され、前記通過素子との高インピーダンスを維持しながら前記入力端子及び前記出力端子間の電圧降下を制御するように構成された第1のループと、前記制御端子へ結合され、既定の応答を前記入力端子から提供するように構成された第2のループとを備えることを特徴とする半導体装置。前記既定の応答は、プログラム可能な応答であることを特徴とする請求項1に記載の半導体装置。前記既定の応答は、低域通過応答、高域通過応答、又は帯域通過応答であることを特徴とする請求項1に記載の半導体装置。前記応答は、エッジ周波数を含む通過帯域又は阻止帯域を備え、前記エッジ周波数は抵抗器又はコンデンサを用いてプログラムされることを特徴とする請求項3に記載の半導体装置。前記応答は、エッジ周波数を含む通過帯域又は阻止帯域を備え、前記エッジ周波数は2進レジスタを用いてプログラムされることを特徴とする請求項3に記載の半導体装置。前記2進レジスタは、デジタルインタフェースによってプログラムされることを特徴とする請求項5に記載の半導体装置。前記通過素子は金属酸化膜半導体電界効果トランジスタMOSFETであり、該MOSFETはゲート、ソース、及びドレインを含み、前記ゲートは前記制御端子へ接続され、前記ドレインは前記入力端子へ接続され、前記ソースは前記出力端子へ接続されることを特徴とする請求項1に記載の半導体装置。前記通過素子はMOSFETであり、該MOSFETはゲート、ソース、及びドレインを含み、前記ゲートは前記制御端子へ接続され、前記ドレインは前記出力端子へ接続され、前記ソースは前記入力端子へ接続されることを特徴とする請求項1に記載の半導体装置。前記MOSFETは、飽和領域で動作して高出力インピーダンスを維持するように調整されることを特徴とする請求項7に記載の半導体装置。1つ又は複数の複製MOSFET及び飽和推定回路が、前記第1のループのために出力参照を設定し、ドレイン-ソース電圧降下が、要求される負荷電流について飽和内で制御されるようにすることを特徴とする請求項7に記載の半導体装置。飽和推定回路が、前記第1のループのために出力端子参照電圧を確立し、飽和Vds/Ids特性への三極管の放物線-線形遷移点の近くにある放物線特性内の点にドレイン-ソース電圧降下を維持し、制御ループの利得を上昇させて全体的利得の損失を補償するため前記点での動作から生じる前記全体的利得の損失を決定することを特徴とする請求項1に記載の半導体装置。前記プログラム可能な応答はデジタルフィルタによって提供されることを特徴とする請求項2に記載の半導体装置。前記デジタルフィルタは、無限インパルス応答IIRフィルタ又は有限インパルス応答FIRフィルタであることを特徴とする請求項12に記載の半導体装置。前記プログラム可能な応答はアナログフィルタによって提供されることを特徴とする請求項2に記載の半導体装置。前記通過素子は2つの素子を並列に有し、前記2つの素子の入力及び出力は一緒に結合され、前記2つの素子の制御端子は別個のループへ接続されていることを特徴とする請求項1に記載の半導体装置。第1の素子は低周波応答を処理し、第2の素子は高周波応答を処理することを特徴とする請求項15に記載の半導体装置。前記第1及び第2の素子は、フォロワ構成として構成されたMOSFETであることを特徴とする請求項16に記載の半導体装置。前記通過素子は、第2の素子と並列の第1の素子を備え、前記第1及び第2の素子の双方はMOSFETであり、前記第1の素子はフォロワ構成として構成され、前記第2の素子は反転構成として構成されることを特徴とする請求項16に記載の半導体装置。前記入力端子は第1のピンへ接続され、前記出力端子は第2のピンへ接続され、グラウンド端子は第3のピンへ接続されていることを特徴とする請求項7に記載の半導体装置。内部回路を動作可能にする第4のピンを更に備えることを特徴とする請求項19に記載の半導体装置。入力端子及び出力端子を有する回路であって、ゲート、ソース、及びドレインを有するトランジスタにおいて、該トランジスタの前記ドレインは前記入力端子へ結合され、前記ソースは前記出力端子へ結合されるトランジスタと、既定のAC及びDC応答を有し、反転入力、非反転入力、及び出力を有する利得素子において、該利得素子の前記出力は前記トランジスタの前記ゲートへ結合されている利得素子と、前記トランジスタに対してサイズをスケールされた2つの複製トランジスタを有する最適降下参照生成回路において、全ての3つの素子は前記ゲート及びソースへ接続されており、前記参照生成回路は前記通過素子を飽和内に維持する最適降下参照生成回路とを備えることを特徴とする回路。前記複製トランジスタのドレインは、前記通過素子ドレインの入力電圧よりも高い電圧へ結合された2つの別個の電流ミラーへ接続され、該電流ミラーは、第1の複製デバイスについては負荷の飽和動作、及び第2の複製デバイスについては三極管又は放物線膝部の動作を伴って、前記負荷とは逆に且つ電流/電圧降下特性に適合するように確立され、維持できない前記2つの複製デバイスの動作点の直前の点であると認識される最適化降下になるように前記通過素子を通過する降下が最適化されるまでか、前記第1の複製デバイスのドレイン上の電圧が前記入力電圧へ到達するまで、ループは、前記トランジスタのソースにおける出力電圧を調整することを特徴とする請求項21に記載の回路。前記通過素子ドレインの前記入力電圧よりも高い前記電圧は、電荷ポンプ回路を使用して展開されることを特徴とする請求項22に記載の回路。プログラム可能な阻止帯域又は通過帯域を有し、入力電圧を受け取って出力電圧を提供する低域通過AC及びDCロードスイッチであって、前記入力電圧よりも低い電圧へ前記出力電圧を調整して、飽和が維持されるようにするループ応答と、阻止帯域又は通過帯域フィルタ応答を提供するループフィルタにおいて、該ループフィルタは前記プログラム可能な阻止帯域又は通過帯域に基づく係数を有するループフィルタとを備えることを特徴とするスイッチ。本発明の説明添付された図面と関連づけて下記で記述される説明は、本発明の現在における好ましい実施形態を説明することを意図されるが、本発明を構築及び/又は利用し得る唯一の形態を表現することを意図されない。本説明は、例示された実施形態と関連づけて本発明を構築及び作動させるための機能及びステップのシーケンスを記述している。しかしながら、本発明の趣旨及び範囲の中に包含されることを意図される異なる実施形態によっても、同一又は同等の機能及びシーケンスが達成され得ることを理解すべきである。概略的に言えば、本発明は電力システムに関し、更に具体的には、離散的フィルタ置換能力を有するロードスイッチに関する。このロードスイッチは、置換される受動フィルタコンポーネントよりも高いオーダーの特性を維持するという更なる利点を有する。1つの例示的実施形態において、ロードスイッチは、入力端子及び出力端子へ結合された通過素子を含む。通過素子は制御端子を含んでよく、この制御端子は通過素子の利得応答を制御する。ロードスイッチは、制御端子へ結合された第1のループを更に含む。第1のループは、通過素子との高インピーダンスを維持しながら入力端子と出力端子との間の電圧降下を制御するように構成される。このループは、共通ソースMOSFETの構成が使用されるときに、飽和を維持する。加えて、ロードスイッチは、制御端子へ結合された第2のループを含む。第2のループは、既定の応答を入力端子から提供するように構成される。既定の応答は、低域通過応答、高域通過応答、又は帯域通過応答を提供する。応答の通過帯域及び/又は阻止帯域はプログラムされ得る。制御端子の帯域幅を超える周波数については、1つの実施形態において、外部コンデンサを出力端子へ結合する。外部コンデンサは共振周波数で選択されてよく、主通過素子と外部コンデンサとを横切る寄生抵抗によって形成されたコンデンサ分割器が受動減衰を提供し得る。他の例示的実施形態において、通過素子は2つの並列素子へ分割される。これらの並列素子は、負荷の大部分を処理する大きいデバイスを回る低帯域幅制御ループ、及びDC/DCノイズリプルを拒絶し、駆動器ドライバによって引き出される電流を最小化する高周波制御ループを有する。この実施形態において、通過素子は並列フォロワの形態で提供されるか、あるいは小さい反転通過素子を有する大きいフォロワの形態で提供され得る。典型的には、この小さい素子は低電圧半導体装置の使用を許容する。というのは、多くの場合、フォロワ構成と同じように、その制御ノードが入力電圧を超えて駆動されることを必要としないからである。更に他の例示的実施形態では、入力端子と出力端子との間の電圧降下を維持し、通過素子との高インピーダンスを維持するために必要な出力参照電圧を決定するため、制御ループの一部分として飽和検出回路が使用される。回路は、高インピーダンスを確保するため三極管-飽和Vds/Ids特性の放物線状膝部屈曲部を超える点にドレイン-ソース電圧降下を維持するか、放物線状膝部の利得損失を補償するために回路がループの利得を押し上げる場合には、飽和の外側へ設定される。これまでの例示において、コンポーネントは、飽和したまま高インピーダンスを提供するために、半導体通過素子で要求される最小降下を決定するものとして説明された。また、コンポーネントは、出力電圧参照リファレンスを制御ループへ提供し得る。この出力電圧参照は、前記飽和を維持するために必要な最小の入力-出力電圧降下を反映し、よって入力電圧を追跡する機能を提供する。コンポーネントは、イネーブル機能、即ちスイッチ能力、及びシングルオーダーからマルチオーダーまでのフィルタ応答を提供し得る。コンポーネントは、阻止又は通過帯域をプログラムするためのある一定のデジタル又はアナログコンポーネントを更に含み得る。下記で示されるように、ロードスイッチは、電力をサブシステムへ提供しながら高周波のリプル、ノイズ、及びスパイクを除去する。加えて、しばしばスイッチング技術に関連する歪みが除去又は最小化される。下記で提供される設計の考慮によって、電力損失は最小化されて効率が最大化され、エンドユーザのために大型部品を除去しながらバッテリ寿命が延長される。当業者は、下記で詳細に説明されるロードスイッチの利点を了解するであろう。本明細書ではロードスイッチとして説明されるが、本発明は更にリニアレギュレータ又は電圧調整器、例えば低ドロップアウト調整器LDOに関連する。ロードスイッチの応用は、非限定的に、携帯電話トランシーバ電力、無線周波RF電力、及び全地球測位システムを含む。ここで図1を参照すると、ロードスイッチ100の典型的な適用例102が示される。本実施形態において、ロードスイッチ100はDC/DCコンバータ電力入力104へ結合される。ロードスイッチ100は、一般的に、これまでの回路で一般に配置された個々のラダーフィルタと置換され、低減された設置面積を含む。適用例102において、ロードスイッチ100は入力電圧Vin104を受け取り、出力電圧Voutを負荷106へ提供する。コンデンサ、例えばC1108及びC2110は高周波電流通路を提供し、前記ロードスイッチ100を補償するために使用される。上記で提供された例示的実施形態において、出力電圧Vout106は被給電回路へ提供される。基準接地点112は、入力電圧Vin104、出力電圧Vout106、ロードスイッチ100、被給電回路、及びコンデンサC1108とC2110へ結合される。この適用例102と関連づけて幾つかのコンポーネントが説明されたが、多数の他のタイプの適用例102が、ロードスイッチ100を使用する。上記で1つの適用例102が開示されたが、本明細書で説明されるロードスイッチ100は多くの適用例によって使用され得ることを、当業者は了解するであろう。更に、上記で提供された設計特性は、ロードスイッチ100の1つの例を提供することを意図され、本明細書で説明される回路へ本発明を限定することを意図されない。図2は、本発明の1つの態様に従った典型的なロードスイッチ100の内部コンポーネントを例示する回路を示す。スイッチ100は、フィルタ応答を提供しながら、出力電圧Vout106に対する入力電圧Vin104の微小な差分を維持する。例示的ロードスイッチ100の主コンポーネントは、非限定的に、AC及びDC応答を有する利得素子206、前記AC及びDC利得素子206の非反転端子へ接続された参照電圧、及び通過素子208である。これらのコンポーネントの各々は、下記で詳細に説明される。それに続いて、これらのコンポーネントの動作が説明される。ロードスイッチ100は単独でフィルタ能力を提供しないため、これまでのロードスイッチ100は受動ラダーフィルタ網と組み合わせられた。しかし、これらの受動ラダーフィルタは更なる空間を占拠し、コスト効率的でなかった。AC及びDC利得素子206は、入力104からのリプル及びノイズを減衰する。後で示されるように、AC及びDC利得素子206は固定応答を提供するかプログラムされ得る。一般的に、AC及びDC利得素子206はデジタルフィルタ又はアナログフィルタを含む。デジタルフィルタの1つのタイプは無限インパルス応答IIRフィルタであり、他のタイプは有限インパルス応答FIRフィルタである。当業者に知られるように、信号処理用フィルタの多数のタイプが存在し、これらは本明細書の中に組み入れられる。上に説明したように、AC及びDC利得素子206の例が提供された。この後で明らかになるように、AC及びDC利得素子206は多くの形態となることができ、上記で説明された形態へ限定されることを意図されない。AC及びDC利得素子206は、それ自体、低域通過応答、高域通過応答、又は帯域通過応答を提供し得る。低域通過応答は低周波信号を通過するが、カットオフ周波数よりも高い周波数を有する信号を減衰し得る。高域通過応答は高周波数を通過するが、カットオフ周波数よりも低い周波数を減衰し得る。帯域通過応答はある一定範囲内の周波数を通過するが、範囲外の周波数を拒絶し得る。本発明によれば、通過帯域及び阻止帯域をプログラムし得る。1つの実施形態では、フィルタのプログラミング端子へ接続された抵抗器又はコンデンサの振幅に整合させて、ループ伝達関数の阻止帯域又は通過帯域エッジ周波数をプログラムし得る。他の実施形態では、2進レジスタの振幅に整合させてループ伝達関数の阻止帯域又は通過帯域エッジ周波数をプログラムし得る。2進レジスタは、デジタルインタフェースによってプログラムされ得る。係数は、最小順位フィルタ伝達関数、及び阻止帯域及び通過帯域における最大平坦又は等リプルequiripple要件から選択され得る。典型的には、AC及びDC利得素子206はコントローラへ結合される。コントローラは、阻止帯域及び通過帯域の選択に基づきループフィルタ係数を計算する。コントローラは、通過帯域及び阻止帯域における最大平坦又は等リプル要件のほかに、直接又はルックアップテーブルの使用を介して、選択に基づく最小順位フィルタ伝達関数を更に選択する。図2で示されるように、通過素子又はトランジスタ208は、AC及びDC利得素子206、具体的にはAC利得素子206の出力へ結合される。1つの実施形態において、トランジスタ208は、共通ソース構成を有するnチャネルMOSFETである。トランジスタ208はゲート、ソース、及びドレインを含む。MOSFETのゲートは制御端子である。MOSFETのドレインは入力電圧Vin104へ結合され、MOSFETのソースは出力電圧Vout106へ結合される。MOSFETは多くの特徴及び機能を提供するので、MOSFETのゲートはVds>Vgs-Vtを維持するように調整され得る。ここで、VdsはMOSFETのドレインとソース間の電圧を表し、VgsはMOSFETのゲートとソース間の電圧を表し、Vtは閾値を表す。1つの実施形態において、MOSFETの飽和領域での動作維持を確実にするため、飽和検出回路が使用される。ロードスイッチ100の内部の典型的コンポーネントが提供されたが、スイッチ100の内部には、これより少ないか多いコンポーネントが存在し得ることを当業者は了解するであろう。更に、入力電圧Vin104はAC成分を含み得る。上に説明したように、ロードスイッチ100は入力電圧Vin104と出力電圧Vout106との間で定電圧を維持する。これは、AC利得素子206の非反転入力に提供される参照電圧、及び負フィードバック構成でAC及びDC利得素子206の反転入力へ送り込まれる出力電圧又はスケールされたVout106に依拠する。利得素子206はトランジスタ208の電圧降下を制御し、出力電圧Vout106を所望の参照電圧に維持する。AC及びDC利得素子206へ提供されたフィードバックは出力電圧Vout106を監視することができ、出力電圧Vout106は負荷へ結合される。負荷は、高インピーダンス、負荷抵抗、又は他のタイプの負荷である。AC及びDC利得素子206によって、プログラム可能な阻止帯域及び通過帯域を提供しながら、入力電圧Vin104及び出力電圧Vout106の微小差分を維持するロードスイッチ100の複数の処理が提供される。AC利得素子206は誤差増幅器として働く。図示されるように、トランジスタ208を調整する出力はトランジスタ208のゲートへ送り込まれる。図3は、本発明の1つの態様に従ってフィルタされた応答マスク及びロードスイッチ100の伝達特性の例示的ボード線図を示す。図4には、ロードスイッチ100へ追加される既存の離散的コンポーネントに共通のLCフィルタ応答が示される。更に、図5には、例示的ロードスイッチ100の振幅及び位相応答を提供するグラフが提示される。ここで図6を参照すると、例示的ロードスイッチ100の典型的ピン構成が示される。この実施形態におけるロードスイッチ100のピンの数は相対的に少なく、今日の多くの適用例へ理想的に適合され得る。ピン1は停止ストップを表し、ピン2はグラウンドGNDを表し、ピン3は入力INを表し、ピン4は出力OUTを表し、ピン5はSCLを表し、ピン6はSDAを表す。これらのピンは、通過帯域及び阻止帯域をプログラムするための2配線デジタルバス用端子である。最小の例示的ロードスイッチ100は、ピン2、ピン3、及びピン4のみを含み得る。図7で示されるように、飽和測定回路を使用して、AC利得素子206がそのドレイン端子からソース端子へ通過させる出力電圧参照リファレンスを決定する。この回路は、飽和を維持するために必要な最小降下を決定することによって、通過素子208の飽和への残留を確実にするために使用される。降下は、最小降下を追跡するための参照出力電圧として使用される。出力端子の参照電圧を確立するため、複製の通過素子及び飽和推定回路が使用される。参照電圧は制御ループを介して確立される。制御ループは、ドレイン-ソース電圧降下を、要求される負荷電流の飽和内の点に維持する。例として、非限定的に、飽和測定回路は、主通過素子208に対してスケール縮小された2つの複製トランジスタM3及びM2を含む。ここで全ての3つの素子のソースは、同じ電位V0へ接続される。複製トランジスタM3及びM2のドレインは、通過素子206のドレイン入力電圧VCCよりも高い電圧VCHARGEPUMPへ接続される。電流ミラーは、第1の複製デバイスM2によって電流I=V0/nRで駆動され、第2の複製デバイスM3によって少し低い電流I-ΔIで駆動される。ここで、I=V0/nRのnは、主通過素子と複製デバイスとの間のスケール因子である。複製トランジスタM3の場合、図8で示されるように、IからI-ΔIへのVdsの変化に対応する小さい電圧ΔV0が、I-ΔI電流源及びM3と直列に挿入される。ΔV0電圧降下素子の正の側及びM2のドレインへ接続された端子を有する増幅器Aは、所与のV0について図8で示されるような動作を強制する。所与のV0は、M2が飽和しているか、M2及びM3が三極管と飽和との間の放物線状膝部にまたがるか、あるいはM3が放物線状膝部の上で動作している場合のV0である。次いで、第3のループは、例えば、反復ループであって、増幅器Aが適切な動作点のロックが外れるかV1がVCCへ到達するまで、V0、そしてVCHARGEPUMPへ接続された電流源を、増分インクリメントする。増幅器Aが適切な動作点のロックが外れるかV1がVCCへ到達する条件のいずれかが満たされた場合には、ループは、ロック又はVCC到達前のV1動作を提供する最後の既知点へV0を減分ディクリメントする。図8は、本発明の1つの態様に従った例示的飽和推定回路のVds/Ids特性を示す。示された動作に加えて、飽和測定回路は、通過素子206のドレイン-ソース電圧降下を、三極管-飽和Vds/Ids特性の放物線状膝部の点に維持する。ここで、出力インピーダンスは飽和よりも低いが三極管よりも高い。膝部の動作から生じる全体的利得の損失は飽和推定回路によって決定される。そして、飽和推定回路は、例えば増幅器の尾部電流を増加することによって制御ループの利得を上昇させ、全体的ループ利得の損失を補償する。示されているように、曲線はVdsが増加されるときの三極管から飽和への一定Vgs特性遷移を示す。三極管特性は、低抵抗特性、及びこれに続いてM3とM2間の放物線状特性を含む。曲線の右側の平坦部は飽和を表す。動作において、同様な2つのMOSFETへ同じゲート-ソース電圧が印加され、1つのMOSFETがM2のドレイン-ソース電圧で作動され、第2のMOSFETがM3のドレイン-ソース電圧で作動されるとき、図8の左側で示されるように、これらのMOSFET間の電流差分はΔIである。M2が現在の状態でM3が作動され、M2が曲線を更に上昇する場合には、典型的にはΔIの降下は多くない。図7で提供される回路は、所定の差分曲線ではVdsの電圧差分ΔV0に対応するように2つのデバイスM3及びM2の中へ電流を強制する。2つの複製デバイスは、図8で示される曲線上でM2及びM3と記載される。ΔV0を加えるときのM3のVdsは、典型的にはM2のVdsと同じである。演算増幅器の形態を有する回路Aは、M3のVdsプラスΔV0と、M2のVdsとを同じ電圧に保持する。飽和推定回路は、V0、そして電流ミラーを増分インクリメントする反復ループである。各増分を用いて、説明されたループは新しい膝部でロックする。最終的に、高ループ利得に要求されるMOSFET206の高インピーダンス動作を維持しながら、最小降下を表す飽和内の動作を可能にする出力電圧参照電圧が決定される。2つの複製デバイスM3及びM2は、主通過素子208よりもはるかに小型に、及びはるかに少ない電流を利用するように、スケール縮小され得る。図7で示された実施形態において、複製デバイスM3及びM2は、主通過素子のn分の1である。追加的に、M3及びM2はラムダに従って更にスケールされてよく、飽和するとき、小さい通過幅ウインドウを有する1対の検出器によって、M3及びM2が飽和領域へ上昇したか、三極管領域にあるかを容易に決定し得る。この場合、複製デバイスM3及びM2は有限出力インピーダンス、例えばVdsの電流差分を飽和において考慮する。図7の回路は、主通過素子が飽和か飽和近くであることを確保する最適降下を、主通過素子206を通過させて発生させる。1つの飽和検出器が示されたが、本発明はそれに限定されない。他の飽和検出器の多くのタイプが存在してよく、本発明は上記で説明された単一の実施形態へ限定されないことを当業者は了解するであろう。上記で説明された実施形態で起こる主要な限定の1つは、容量性半導体制御素子を高周波で回し得る駆動回路を作り出すことの困難性である。というのは、合理的な負荷電流を処理できるデバイスの場合、デバイスのキャパシタンスが一般的に大きいからである。更に、フォロワの構成は、入力電圧を超える動作を必要とする可能性があり、これは最小入力電圧よりも高い電圧の処理を強制し、バイアス入力又は電荷ポンプchargepumpのいずれかを必要とする。駆動器ドライバによって引き出される電流を最小化するため、通過素子208は2つの並列素子へ分割され得る。これらの並列素子は、負荷の大部分を処理する大きいデバイスを回るスルーする低帯域幅制御ループ、及びDC/DCノイズリプルを拒絶する高周波制御ループを有する。通過素子は並列フォロワであるか、あるいは小さい反転通過素子を有する大きいフォロワであり得る。典型的には、これは低電圧デバイスの使用を可能にする。というのは、フォロワ構成と同じように、制御ノードが入力電圧を超えて駆動されることを必要としないからである。第1の通過素子は、遅いループ及びDCコンポーネントを駆動する遅い駆動器を提供し得る。第2の通過素子は小さくすることが可能で、高い帯域幅制御ループへ結合される。小さい通過素子は高周波応答の処理を可能にし、大きい通過素子は低周波応答の処理を可能にする。これまでの説明は、本明細書で説明された様々な実施形態を当業者が実施し得るように提供された。これらの実施形態への様々な修正は、当業者にとって直ちに明らかであろう。本明細書で規定された一般的原理は、他の実施形態へ適用され得る。従って、特許請求の範囲は、本明細書の中で図示及び説明された実施形態へ限定されることを意図されず、特許請求の範囲の文言と一致する十分な範囲を付与されるべきである。ここで、単数形の素子への参照は、特に指定されない限り、1つだけの意味を意図されているわけではなく、むしろ1つ又は複数の意味を意図される。この開示の全体を通して説明された様々な実施形態の素子に対する全ての構造的及び機能的同等物であって、当業者に公知であるか将来公知となるものは、参照によって本明細書の中に明示的に組み入れられ、特許請求の範囲によって包含されることを意図される。更に、本明細書の中の開示は、そのような開示が特許請求の範囲の中に明示的に引用されているか否かに関わらず、公衆への開放を意図されない。