半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記第1の導体電極および前記第2の導体電極の中間に、半導体層を横切るように設けられた第3の導体電極を有する電界効果トランジスタ。半導体層と、半導体層の一方の面に接して設けられた第1および第2の導体電極と、ゲートとを有し、半導体層の他方の面に半導体層を横切るように設けられた第3の導体電極を有する電界効果トランジスタ。前記第3の導体電極の設けられたのと同じ面に、前記半導体層を横切るように設けられ、かつ、前記第3の導体電極とは離間して設けられた第4の導体電極を有する請求項1または請求項2のいずれか一に記載の電界効果トランジスタ。前記第3の導体電極は、前記第1の導体電極もしくは前記第2の導体電極の一方と接しているか、同じ電位に保たれるような構造となっている請求項1または2のいずれか一に記載の電界効果トランジスタ。前記第3の導体電極は、前記第1の導体電極もしくは前記第2の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、前記第4の導体電極は第1の導体電極もしくは第2の導体電極の他方と接しているか、同じ電位に保たれるような構造となっている請求項3記載の電界効果トランジスタ。前記半導体層がドーピングにより、ドナーあるいはアクセプタを高濃度に有する第1のドーピング領域と第2のドーピング領域を有する請求項1乃至5のいずれか一に記載の電界効果トランジスタ。前記第1のドーピング領域および前記第2のドーピング領域のドナーあるいはアクセプタの濃度は1×1018/cm3以上1×1021/cm3未満である請求項6記載の電界効果トランジスタ。前記第1の導体電極および前記第2の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和よりも小さいことを特徴とする請求項1乃至7のいずれか一に記載の電界効果トランジスタ。前記第1の導体電極および第2の導体電極と半導体層はオーミック接合であることを特徴とする請求項1乃至7のいずれか一に記載の電界効果トランジスタ。前記第3の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和よりも大きいことを特徴とする請求項1乃至9のいずれか一に記載の電界効果トランジスタ。前記第3の導体電極と半導体層はショットキーバリヤ型接合であることを特徴とする請求項1乃至9のいずれか一に記載の電界効果トランジスタ。前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項1乃至11のいずれか一に記載の電界効果トランジスタ。本発明は、導体半導体接合を有する新規の半導体装置、あるいは、新規の電界効果トランジスタ、あるいは新規の半導体装置の製造方法、あるいは新規の電界効果トランジスタの製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明したように導体半導体接合を有するFETのサイズを変更することにより、FETのオフ電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に、比率L/Tが2以下、あるいは、Lが100nm未満、あるいはTが1μm以上のFETにおいて、オフ電流が実用的に十分な小ささとなるような新規の構造を提供することを課題の一つとする。本発明は上記の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Nチャネル型FETにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Pチャネル型FETにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイン電極という用語のかわりに第1の導体電極、第2の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。本発明の一態様は、半導体層と、その一方の面に接して設けられた第1および第2の導体電極と、半導体層の他方の面に設けられたゲートとを有するFETにおいて、第1の導体電極および第2の導体電極の中間に、半導体層を横切るように設けられた第3の導体電極を有する。また、本発明の一態様は、半導体層と、その一方の面に接して設けられた第1および第2の導体電極とゲートとを有するFETにおいて、半導体層の他方の面に半導体層を横切るように設けられた第3の導体電極を有する。上記において、第3の導体電極は、第1の導体電極から第2の導体電極への電流の流れを妨げるように形成されるとよい。あるいは、第3の導体電極は、第1の導体電極と第2の導体電極の中間に形成されるとよい。あるいは、第3の導体電極が半導体層に接する部分が、第1の導体電極および第2の導体電極がそれぞれ半導体層に接する部分の中間にあるように第3の導体電極を配置するとよい。また、上記において、第3の導体電極は、第1もしくは第2の導体電極のいずれか一方のみと接しているか、同じ電位に保たれるような構造となっていることが好ましい。上記に加えて、第3の導体電極が設けられたのと同じ面に、半導体層を横切るように設けられた第4の導体電極を有してもよい。第4の導体電極は第3の導体電極とは離間して設けられるとよい。その際、第3の導体電極は、第1もしくは第2の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、第4の導体電極は第1もしくは第2の導体電極の他方と接しているか、同じ電位に保たれるような構造となっていることが好ましい。また、半導体層がドーピングにより、ドナーまたはアクセプタを高濃度に有する第1のドーピング領域と第2のドーピング領域を有するように構成し、第1のドーピング領域は第1の導体電極に接し、第2のドーピング領域は第2の導体電極に接するようにしてもよい。第1および第2のドーピング領域におけるドナーまたはアクセプタの濃度は1×1018/cm3以上1×1021/cm3未満、好ましくは1×1019/cm3以上1×1020/cm3未満となるように設定すればよい。上記において、第1および第2の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さい、あるいは、第1および第2の導体電極と半導体層はオーミック接合であることが好ましい。また、第3および/または第4の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和すなわち、電子親和力0.6電子ボルトよりも大きい、あるいは、第3および/または第4の導体電極と半導体層はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第1の導体電極と第2の導体電極は同じ材料で構成される必要はない。なお、半導体層の種類は、酸化物に限らず、硫化物等のII-VI族化合物でもよい。また、半導体のバンドギャップは2電子ボルト以上4電子ボルト未満、好ましくは、2.9電子ボルト以上3.5電子ボルト未満とするとよい。以下、図面を用いて本発明のFETについて説明する。使用する用語は、上記に使用した用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使用した各用語に適用される条件を適用すればよい。例えば、以下の説明で第1の導体電極という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いてもよい。図1には本発明のFETの1例を示す。図1AのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2と、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。図1Bは、図1Aで示したFETを下から見た様子を模式的に示したものである。図1AのFETは何らかの基板上に構成されてもよいが、ここではわかりやすくするために基板を無視して表示する。図1Bに示すように第3の導体電極2は、半導体層1を横切るように設けられる。また、このFETでは第3の導体電極2は第1の導体電極3aおよび第2の導体電極3bとは接していないが、他の配線等によってそのいずれか一方と同じ電位となるように構成されていてもよい。かくすると、使用中に何らかの理由で第3の導体電極2に流入したキャリアNチャネル型FETであれば電子を容易に排除できる。図2Aには本発明のFETの他の例を示す。図2AのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさんでゲート5を有する。また、半導体層の他方の面に第3の導体電極2を有する。半導体層1にはドーピングによってドナー濃度の高い第1のドーピング領域6aと第2のドーピング領域6bを設け、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第1のドーピング領域6aと第2のドーピング領域6bはゲート5をマスクとして自己整合的に形成するとよい。第1のドーピング領域6aと第2のドーピング領域6bは離間して形成する。図2Bには本発明のFETの他の例を示す。図2BのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2を有する。また、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。さらに、半導体層1は第1のドーピング領域6aと第2のドーピング領域6bを有する。第1のドーピング領域6aと第2のドーピング領域6bは離間して形成され、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。図2Cには本発明のFETの他の例を示す。図2CのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2と、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。ここで、第3の導体電極2は第1の導体電極3aと接するように形成する。第1の導体電極3aの代わりに、第2の導体電極3bと接するように形成してもよい。図2Dには本発明のFETの他の例を示す。図2DのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3b、第3の導体電極2a、第4の導体電極2bと、半導体層1の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。ここで、第3の導体電極2aは第1の導体電極3aと、また、第4の導体電極2bは第2の導体電極3bと接するように形成する。図3Aには本発明のFETの他の例を示す。図3AのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさんでゲート5を有する。また、半導体層の他方の面に第3の導体電極2を有する。さらに半導体層1には離間して形成された第1のドーピング領域6aと第2のドーピング領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第3の導体電極2は第1のドーピング領域6aと接するように形成する。第1のドーピング領域6aの代わりに第2のドーピング領域6bと接するように形成してもよい。図3Bには本発明のFETの他の例を示す。図3BのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3bおよび第3の導体電極2を有する。また、半導体層の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。さらに半導体層1には離間して形成された第1のドーピング領域6aと第2のドーピング領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第3の導体電極2は第1のドーピング領域6aおよび第1の導体電極3aと接するように形成する。代わりに、第2のドーピング領域6bおよび第2の導体電極3bと接するように形成してもよい。図3Cには本発明のFETの他の例を示す。図3CのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3bおよびゲート絶縁膜4を間にはさんでゲート5を有する。また、半導体層の他方の面に第3の導体電極2aと第4の導体電極2bを有する。さらに半導体層1には離間して形成された第1のドーピング領域6aと第2のドーピング領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第3の導体電極2aは第1のドーピング領域6aと接するように形成され、第4の導体電極2bは第2のドーピング領域6bと接するように形成される。図3Dには本発明のFETの他の例を示す。図3DのFETは半導体層1と、その一方の面に第1の導体電極3aと第2の導体電極3bおよび第3の導体電極2aと第4の導体電極2bを有する。また、半導体層の他方の面にゲート絶縁膜4を間にはさんでゲート5を有する。さらに半導体層1には離間して形成された第1のドーピング領域6aと第2のドーピング領域6bが設けられ、それぞれ、第1の導体電極3aと第2の導体電極3bに接する。第3の導体電極2aは第1のドーピング領域6aと第1の導体電極3aに接するように形成され、第4の導体電極2bは第2のドーピング領域6bと第2の導体電極3bに接するように形成される。上記の構成のいずれかを採用することにより、前記課題を解決できる。図1を用いて、その効果を説明する。図1Aには、本発明の1例であるFETの断面を示す。すなわち、半導体層1と、その一方の面に接して設けられた第1の導体電極3aおよび第2の導体電極3bと、半導体層の他方の面に設けられたゲート絶縁膜4を間に挟んで設けられたゲート5とを有するFETにおいて、第1の導体電極3aおよび第2の導体電極3bの中間に、半導体層1を横切るように設けられた第3の導体電極2を有する。このような構成のFETでオフ電流が小さくなる理由を図1Cで説明する。図1Cでは、ゲート5、第1の導体電極3a、第2の導体電極3b、第3の導体電極2とも同じ電位に保たれているものとする。ゲート5、第1の導体電極3a、第2の導体電極3b、半導体層1とゲート絶縁膜4の条件は、簡単のため、ここでは、図7での説明と同じものとする。また、第3の導体電極2の仕事関数は、ゲート5に用いられている材料の仕事関数と同じものとする。図7Bで示した場合と同様に、第1の導体電極3a、第2の導体電極3bから半導体層1に電子が注入されるため、第1の導体電極3a、第2の導体電極3bの近傍に極めて電子濃度の高い領域が形成され、周辺に向かうにしたがって、電子濃度が低くなる。また、ゲート5と半導体層1との間の作用で、ゲート絶縁膜4の近傍の電子が排除され、その部分の電子濃度が薄くなる。しかし、図7Bで示した場合と異なり、第3の導体電極2の周辺も極めて電子濃度の低い領域となる。これは、第3の導体電極2と半導体層1との間で、ショットキーバリヤ型接合が形成されるためである。その結果、図7Bとは異なり、電子濃度の比較的高い領域が、FETの中央部で分断される。このため、図7で示したようなFETに比べて、格段にオフ電流を低減できる。上記の効果は、第3の導体電極2の半導体層1から電子を吸収する力が第1の導体電極3aや第2の導体電極3bが半導体層1に電子が注入する力より大きい場合に顕著である。このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、第3の導体電極2の仕事関数が、第1の導体電極3aや第2の導体電極3bの仕事関数より0.3電子ボルト以上大きいとよい。あるいは、第1の導体電極3aや第2の導体電極3bの仕事関数は、半導体層1の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さいこと、あるいは、第1および第2の導体電極と半導体層はオーミック接合であることが好ましい。あるいは、第3の導体電極2の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和すなわち、電子親和力0.6電子ボルトよりも大きいこと、あるいは、第3の導体電極2と半導体層1はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。なお、第3の導体電極2は、半導体層1との間でショットキーバリヤ型接合を形成するため、電子は半導体層1から第3の導体電極2に比較的簡単に移動できるが、その逆は難しい。その場合、電子が第3の導体電極2に蓄積され、第3の導体電極2が電子を排除する作用がより一層、強まってしまい、FETの動作が不安定となる。このことを避けるためには、第3の導体電極2を第1の導体電極3aもしくは第2の導体電極3bのいずれか一方と配線等を介して接するように構成するか、第1の導体電極3aもしくは第2の導体電極3bのいずれか一方と同じ電位となるように設定すればよい。また、興味深いことには、図1Aに示すFETの半導体層をさらに厚くした場合でも、電子濃度の分布の形状は、図1Cと基本的に同じとなる。ここでは、話を簡単にするため、第3の導体電極2が半導体層1から電子を排除する力が、第1の導体電極3aや第2の導体電極3bが半導体層1に電子を注入する力と等しいものとする。その場合、図7の説明でおこなったように、それぞれの力の大小は、それぞれの距離に依存する。ここで、第3の導体電極2からゲート5に垂直に引いた線を考える。この線上の、いずれの点においても、第1の導体電極3aや第2の導体電極3bのいずれよりも、第3の導体電極2に近い。そのため、第3の導体電極2の影響力が、第1の導体電極3aや第2の導体電極3bのいずれよりも大きく、結果として、電子を排除する力が、電子を注入する力にまさる。したがって、もともとの電子濃度よりも低い電子濃度となる。すなわち、本発明は、半導体層1を厚く積層して、より多くの電流を取り出す装置にも都合がよい。上記は、半導体層1を厚くした場合についての考察であったが、同様にゲート絶縁膜4を厚くしても、同じく本発明によって効果が確認できる。その場合は、FETのゲートの耐圧を高めることができる。例えば、ここで、ゲートのみを正の電位に保つとすると、電位に応じて、ゲート絶縁膜4の近傍の半導体層1に電子濃度の高い領域ができ、第1の導体電極3aや第2の導体電極3bの近傍の電子濃度の高い領域すなわち抵抗の低い領域とつながって、オン状態となる。さらに、ゲート5の電位を高めると、ゲート絶縁膜4の近傍の半導体層の電子濃度は、さらに高くなり、また、ゲート絶縁膜4から離れた部分にも電子濃度の高い領域ができ、これらが第1の導体電極3aや第2の導体電極3bの近傍の電子濃度の高い領域とつながって、さらにFETの抵抗が低下し、より多くの電流が流れる。しかし、半導体層1が薄いと、ゲート5の電位を高めても、流れる電流はある段階で飽和してしまう。しかし、半導体層1が厚いと、ゲート5の電位をさらに高めれば、よりゲート絶縁膜から離れた領域にも電子濃度の高い領域ができるので、より多くの電流を得ることができる。従来のFETでは半導体層を厚くすると、先に説明したような理由で、オフ電流が大きくなったが、本発明では、半導体層を厚くしても、十分に低いオフ電流を得ることができる。なお、本発明によって十分に低いオフ電流を得るには、ドナーあるいはアクセプタに由来するキャリア濃度を1012/cm3以下とすることが好ましい。特に、半導体層を厚くする場合には、このことに注意すべきである。なお、本明細書ではドナーあるいはアクセプタの濃度とは、ドナーあるいはアクセプタとなりうる元素や化学基等の濃度に、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が2含まれていても、そのイオン化率が0.005であれば、ドナー濃度は1ppm=0.02×0.00005である。上記の説明で、第3の導体電極2からゲート5に垂直に引いた線上のいずれの点においても、電子を排除する力が、電子を注入する力にまさる、と述べたが、第3の導体電極2から離れるに従って、第3の導体電極2と上記の点との距離と、第1の導体電極3aや第2の導体電極3bと上記の点との距離との差は小さくなる。したがって、電子濃度の低下も限られるようになり、半導体層1の本来の電子濃度すなわち、ドナーあるいはアクセプタに由来する電子濃度に近づく。そのような場合においては、オフ電流を決定するのは、半導体層1の本来の電子濃度であるため、その値がある程度小さくないと、オフ電流の低下も限られる。上記に関連して、半導体層1が酸化物半導体である場合は、酸素欠損や水素濃度が小さい方が好ましい。酸素欠損や水素はドナーとなるためである。また、水素を含有すると、FETの動作を不安定にする。水素濃度は1018/cm3以下とすることが好ましい。上記の議論は導体半導体接合を有するFETに関するものであるが、ドナー濃度の濃度勾配を有するFETにおいても適応できる。特に、PN接合によって絶縁できないFETにおいては本発明によってソースドレイン間の分離ができる。導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によって導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同じことが高濃度のドナーを有する領域と、低濃度のドナーを有する領域との境界で起こる。例えば、第1の領域は、ドナー濃度が1×1020/cm3で、第2の領域は、ドナー濃度が1×1012/cm3であるとする。その場合、第1の領域の電子はバンド図では伝導帯の下端近辺に存在するのに対し、第2の領域の電子はバンドギャップの中央付近に存在する。すなわち、第1の領域の電子は、第2の領域の電子よりもポテンシャルが高い。もし、第1の領域と第2の領域を接合すると、ポテンシャルの差により、第1の領域の電子は第2の領域に流入する。第1の領域の電子濃度が1×1020/cm3というような比較的、高濃度であれば、電子の供給は、導体と第2の領域が接した場合と同様と考えられ、第2の領域の相当、深い部分にまで電子が流入する。その程度は、第2の領域の電子のポテンシャルの高さと第1の領域の電子のポテンシャルの高さの比率、すなわち、第2の領域の電子濃度と第1の領域の電子濃度の比率に依存し、第2の領域の電子濃度が低ければ、より深い部分にまで第1の領域から電子が注入される。いうまでもなく、このように注入された電子は、オフ電流を増加させる。特に、珪素の場合と、よりバンドギャップの大きな半導体の場合とを比較すると、後者の方が、第2の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャップが大きいため、第1の領域の電子と第2の領域の電子のポテンシャルの差が大きいためである。このような、高濃度のドナーを有する領域からのキャリアの流入を防ぐには、上記のような第3の導体電極によって、ショットキーバリヤ型接合を形成し、半導体層中に図1Cに示されるような電子濃度の極めて低い領域を形成すればよい。なお、上記のFETにおいて、第3の導体電極2が第1の導体電極3aと同電位に保たれており、かつ第1の導体電極3aに印加される電位が、第2の導体電極3bに印加される電位よりも高くなった場合には、上記のようなショットキーバリヤ型接合の領域は縮小し、第2の導体電極3bより半導体層1に電子が流入する。そのことを避けるためには、常に、第1の導体電極3aの電位が第2の導体電極3bの電位より高くなるように回路を設計するか、図2D、図3Cあるいは図3Dに示すように、第3の導体電極に加えて、第4の導体電極を設けて、これを第2の導体電極3bと同じ電位となるようにすればよい。このような構造は、第1の導体電極と第2の導体電極の間で、電流が往復する回路、例えば、DRAMダイナミックランダムアクセスメモリ等のメモリセルのトランジスタや、アクティブマトリクス表示装置のスイッチングトランジスタにおいて有効である。なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面では、化学的反応により半導体と導体の化合物が生成されたり、あるいは電荷や異種元素がトラップされたりして複雑な物性が観察されることも多い。また、例えば、半導体層に厚さが数nm以下の極めて薄い第1の導体層と、それに重なる、ある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から5nm離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。さらに、第3の導体電極の材料として、半導体層との間で化学的に安定な材料、例えば、白金やパラジウム等の貴金属を用いるとよい。また、半導体層が酸化物であれば、第3の導体電極の材料として、酸化物導電体を用いてもよい。本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、1cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の100倍以上であるとか、という場合において好ましい結果が得られる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。実施の形態1本実施の形態では、図1Aに示すFETの作製方法について図4A乃至図4Fを用いて説明する。まず、図4Aに示すように、基板101上に、第3の導体電極102を形成する。基板101としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板101は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁層を形成したもの等であることが好ましい。基板101に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。導体を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板101としてバリウム硼珪酸ガラスを用いる。第3の導体電極102の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が5電子ボルト以上の化合物を用いてもよい。第3の導体電極102はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ100nmの白金膜をスパッタリング法で形成し、これをエッチングして、第3の導体電極102を形成する。次に、図4Bに示すように、導体膜103を形成する。導体膜103は、後に、第1および第2の導体電極となるものである。そのため、その目的に適した材料を用いて構成する。例えば、チタン、モリブテン、窒化チタン、窒化モリブテン等である。導体膜103はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。また、導体膜103は、第3の導体電極102に重なって形成され、その後、所定の形状にパターニングされるため、第3の導体電極102を構成する材料とエッチングレートが異なるものであることが好ましい。本実施の形態では、厚さ100nmのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜103とする。次に、導体膜103をエッチングして、第1の導体電極103a、第2の導体電極103bを形成する。さらに、スパッタリング法により、第1の絶縁膜104を形成する図4C参照。第1の絶縁膜104の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム等を用いることができる。本実施の形態では、第1の絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化珪素を用いる。次に、第1の絶縁膜104を化学的機械的研磨法等でエッチングして、基板101の表面を平坦化する。このエッチングは、図4Dに示すように、第1の導体電極103a、第2の導体電極103b、第3の導体電極102が露出するまでおこなう。その結果、第1の導体電極103aと第3の導体電極102の間、および、第2の導体電極103bと第3の導体電極102の間に絶縁物104a、104bそれぞれが埋め込まれた形状となる。その後、インジウムと亜鉛を有する酸化物半導体層を形成し、これをパターニングして、半導体層105を得る。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ200nmのインジウム亜鉛酸化物膜を形成し、これを半導体層105に用いる。さらに、スパッタリング法により、第2の絶縁膜106を形成する図4E参照。第2の絶縁膜106はゲート絶縁膜として用いられる。第2の絶縁膜106の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、第2の絶縁膜106として、スパッタリング法により形成した厚さ100nmの酸化アルミニウムを用いる。半導体層105を形成後、あるいは、第2の絶縁膜106を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層105中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層105形成直後におこなうとよい。その後、ゲート107を形成する。ゲート107は、図4Fに示すように、第3の導体電極102と重なり、かつ、第1の導体電極103a、第2の導体電極103bの一部と重なるように形成されることが好ましい。ゲート107の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。ゲート107はそのような材料単独で構成してもよいし、多層構造とし、第2の絶縁膜106に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ100nmの白金膜と厚さ100nmのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート107を形成する。このようにして、FETが形成される。実施の形態2本実施の形態では、図2Dに示すFETの作製方法について図5A乃至図5Gを用いて説明する。まず、図5Aに示すように、基板101上に、第3の導体電極102aと第4の導体電極102bを形成する。本実施の形態では、基板101としてバリウム硼珪酸ガラスを用いる。また、第3の導体電極102aと第4の導体電極102bの材料としては、スパッタリング法で形成した厚さ100nmの白金を用いる。これをエッチングして、第3の導体電極102aと第4の導体電極102bを形成する。次に、図5Bに示すように、導体膜103を形成する。本実施の形態では、厚さ100nmのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜103とする。次に、導体膜103を化学的機械的研磨法等でエッチングして、基板101の表面を平坦化する。このエッチングは、図5Cに示すように、第3の導体電極102a、第4の導体電極102bが露出するまでおこなう。その結果、導体膜103cが、第3の導体電極102aと第4の導体電極102bの間に埋め込まれた形状となる。そして、図5Dに示すように、導体膜103cをエッチングして、第3の導体電極102a、第4の導体電極102bの間に隙間を形成する。さらに、図5Eに示すようにスパッタリング法により、第1の絶縁膜104を形成する。本実施の形態では、第1の絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化珪素を用いる。次に、第1の絶縁膜104を化学的機械的研磨法等でエッチングして、基板101の表面を平坦化する。このエッチングは、図5Fに示すように、第1の導体電極103a、第2の導体電極103b、第3の導体電極102a、第4の導体電極102bが露出するまでおこなう。この結果、絶縁物104aが、第3の導体電極102aと第4の導体電極102bの間に埋め込まれた形状となる。その後、インジウムと亜鉛とガリウムが等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ200nmのインジウム亜鉛ガリウム酸化物膜を形成し、これをパターニングして、半導体層105を形成する。さらに、スパッタリング法により形成した厚さ100nmの酸化アルミニウムにより、第2の絶縁膜106を形成する。その後、厚さ100nmの白金膜と厚さ100nmのチタン膜をスパッタリング法で形成し、これをエッチングして、ゲート107を形成する。ゲート107は、図5Gに示すように、第3の導体電極102a、第4の導体電極102bと重なり、かつ、第1の導体電極103a、第2の導体電極103bの一部と重なるように形成されることが好ましい。このようにして、FETが形成される。実施の形態3本実施の形態では、図2Aに示すFETの作製方法について図6A乃至図6Eを用いて説明する。まず、基板101上に、第3の導体電極102を形成する。本実施の形態では、基板101としてバリウム硼珪酸ガラスを用いる。また、第3の導体電極102は、厚さ100nmの白金膜をスパッタリング法で形成し、これをエッチングして形成する。次に、図6Aに示すように、第1の絶縁膜104を形成する。本実施の形態では、第1の絶縁膜104として、スパッタリング法により形成した厚さ100nmの酸化珪素を用いる。次に、第1の絶縁膜104を化学的機械的研磨法等でエッチングして、基板101の表面を平坦化する。このエッチングは、図6Bに示すように、第3の導体電極102が露出するまでおこなう。この結果、第3の導体電極102が絶縁物104aと絶縁物104bの間に埋め込まれた形状となる。その後、半導体層105として、インジウムと亜鉛とガリウムがインジウム:ガリウム:亜鉛=2:2:1の比率で含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ200nmのインジウム亜鉛ガリウム酸化物膜を形成する。さらに、スパッタリング法により形成した厚さ100nmの酸化アルミニウムにより、第2の絶縁膜106を形成する。その後、厚さ50nmの白金膜と厚さ150nmのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート107を形成する。図6Cに示すように、ゲート107は、第3の導体電極102と重なるように形成されることが好ましい。そして、ゲート107をマスクとして、半導体層105にインジウム亜鉛ガリウム酸化物を還元させる作用のあるイオン、例えば、リンイオン、硼素イオン、チタンイオン等をイオン注入法で導入する。本実施の形態ではリンイオンを用いる。リンイオンは珪素半導体プロセスでも用いられており、かつ、イオン半径も大きく、イオンがFETの中を移動しないため、FETの特性の安定性信頼性の面でメリットがある。かくして、図6Dに示すように第1のドーピング領域108aと第2のドーピング領域108bを形成する。その後、第3の絶縁膜109として、厚さ300nmの酸化珪素膜をCVD法により形成する。第3の絶縁膜109は、その表面を化学的機械的研磨法等で平坦化される。そして、第3の絶縁膜109および第2の絶縁膜106に、第1のドーピング領域108aと第2のドーピング領域108bに達するコンタクトホールを形成し、第1の導体電極103aと第2の導体電極103bを形成する。本実施の形態では、第1の導体電極103aと第2の導体電極103bは、厚さ50nmの窒化チタン膜と厚さ150nmのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図6Eに示されるFETが形成される。実施の形態4上記実施の形態1乃至3で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ELElectroLuminescenceディスプレー、FEFieldEmissionディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話他の通信機器、電子手帳、携帯音楽プレーヤ等である。