"入力電源電圧が入力される電源電圧入力部と、直流電圧が出力される直流電圧出力部と、1次巻線および2次巻線を備えたトランスと、前記1次巻線に直列接続されて、オンにより前記電源電圧入力部の電圧を前記1次巻線に印加するローサイドスイッチング素子と、前記ローサイドスイッチング素子とはグランドレベルの異なるハイサイドスイッチング素子と、前記ローサイドスイッチング素子を制御するローサイドスイッチング制御部と、前記ハイサイドスイッチング素子を制御するハイサイドスイッチング制御部と、を有するスイッチング制御回路と、を備えたスイッチング電源装置において、前記ローサイドスイッチング制御部は、前記トランスの巻線電圧極性の反転を検出する巻線電圧極性反転検出回路と、前記ローサイドスイッチング素子へ駆動電圧信号を出力している期間に前記巻線電圧極性反転検出回路が前記トランスの巻線電圧極性の反転を検出したときに前記ローサイドスイッチング素子をターンオフさせるローサイドターンオフ回路と、前記巻線電圧極性の反転から前記ローサイドスイッチング素子をターンオフさせるまでの遅延時間を決定するローサイドターンオフ遅延回路と、を備え、前記ハイサイドスイッチング制御部は、前記トランスの巻線電圧極性の反転から前記ハイサイドスイッチング素子をターンオンさせるまでの時間を遅延させるハイサイドターンオン遅延回路と、を備え、前記ローサイドターンオフ遅延回路の遅延時間は、前記ハイサイドターンオン遅延回路の遅延時間よりも短く設定されている、スイッチング電源装置。前記トランスはローサイド駆動巻線を備え、前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線の電圧を検出して、前記トランスの巻線電圧極性の反転を検出する、請求項1に記載のスイッチング電源装置。前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線の電圧と所定の基準電圧との比較によって、前記トランスの巻線電圧極性の反転を検出する、請求項2に記載のスイッチング電源装置。前記ローサイドスイッチング制御部は、前記ローサイドスイッチング素子を駆動するパルスを発生してから、所定の期間、前記巻線電圧極性の反転の検出を行わないブランキング時間を設定するブランキング制御手段を備えた、請求項1~3のいずれかに記載のスイッチング電源装置。前記トランスはハイサイド駆動巻線を備え、前記ハイサイドスイッチング制御部は、前記ハイサイド駆動巻線に発生する電圧を前記ハイサイドスイッチング素子の制御端子へ供給する、請求項1~4のいずれかに記載のスイッチング電源装置。前記ハイサイドターンオン遅延回路は、前記ハイサイドスイッチング素子の制御端子に直列接続されたインピーダンス回路と前記ハイサイドスイッチング素子の制御端子に存在する入力容量とで構成された、請求項5に記載のスイッチング電源装置。前記インピーダンス回路は、電流の方向に応じてインピーダンスが異なる、請求項6に記載のスイッチング電源装置。前記スイッチング制御回路は、前記ローサイドスイッチング素子を駆動する信号を発生させる制御部と前記ハイサイドスイッチング素子を駆動する信号を発生させる制御部とを備えた集積回路により構成される、請求項1~7のいずれかに記載のスイッチング電源装置。特許文献1,2に示されているスイッチング電源装置においては、トランスに流れる電流またはスイッチング素子に流れる電流を常に監視する必要があるので、回路構成上、損失が増加するだけでなく、電源装置が大型化するという、解決すべき課題があった。因みに、fs<fmにならないように、予めスイッチング周波数fsを高めに設定しておく対処方法もあるが、入力電圧が低く且つ出力電力が大きい場合やトランスや電子部品の個体ばらつきなどが大きい場合には対応ができなくなる。本発明は、上記課題を解決して、大型化することなく、アーム短絡および損失増大の問題を解消したスイッチング電源装置を提供することを目的としている。1本発明のスイッチング電源装置は、入力電源電圧が入力される電源電圧入力部と、直流電圧が出力される直流電圧出力部と、1次巻線npおよび2次巻線nsを備えたトランスTと、前記1次巻線npに直列接続されて、オンにより前記電源電圧入力部の電圧を前記1次巻線npに印加するローサイドスイッチング素子Q1と、前記ローサイドスイッチング素子とはグランドレベルの異なるハイサイドスイッチング素子Q2と、前記ローサイドスイッチング素子Q1を制御するローサイドスイッチング制御部と、前記ハイサイドスイッチング素子Q2を制御するハイサイドスイッチング制御部と、を有するスイッチング制御回路と、を備えたスイッチング電源装置において、前記ローサイドスイッチング制御部は、前記トランスTの巻線電圧極性の反転を検出する巻線電圧極性反転検出回路と、前記ローサイドスイッチング素子Q2へ駆動電圧信号を出力している期間に前記巻線電圧極性反転検出回路が前記トランスTの巻線電圧極性の反転を検出したときに前記ローサイドスイッチング素子Q1をターンオフさせるローサイドターンオフ回路と、前記巻線電圧極性の反転から前記ローサイドスイッチング素子をターンオフさせるまでの遅延時間を決定するローサイドターンオフ遅延回路と、を備え、前記ハイサイドスイッチング制御部は、前記トランスTの巻線電圧極性の反転から前記ハイサイドスイッチング素子Q2をターンオンさせるまでの時間td2を遅延させるハイサイドターンオン遅延回路と、を備え、前記ローサイドターンオフ遅延回路の遅延時間td1は、前記ハイサイドターンオン遅延回路の遅延時間td2よりも短く設定されていることを特徴とする。2前記トランスTはローサイド駆動巻線nb1を備え、前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線nb1の電圧を検出して、前記トランスTの巻線電圧極性の反転を検出するものであることが好ましい。3前記巻線電圧極性反転検出回路は、前記ローサイド駆動巻線nb1の電圧と所定の基準電圧との比較によって、前記トランスTの巻線電圧極性の反転を検出する回路であることが好ましい。4前記ローサイドスイッチング制御部は、前記ローサイドスイッチング素子Q1を駆動するパルスを発生してから、所定の期間、巻線電圧極性の反転の検出を行わないブランキング時間を設定するブランキング制御手段を備えていることが好ましい。5前記トランスTはハイサイド駆動巻線nb2を備え、前記ハイサイドスイッチング制御部は、前記ハイサイド駆動巻線nb2に発生する電圧を前記ハイサイドスイッチング素子Q2の制御端子へ供給するものであることが好ましい。6前記ハイサイドターンオン遅延回路は、前記ハイサイドスイッチング素子Q2の制御端子に直列接続されたインピーダンス回路と前記ハイサイドスイッチング素子Q2の制御端子に存在する入力容量とで構成されていることが好ましい。7前記インピーダンス回路は、電流の方向に応じてインピーダンスが異なる回路であることが好ましい。8前記スイッチング制御回路は、前記ローサイドスイッチング素子Q1を駆動する信号を発生させる制御部と前記ハイサイドスイッチング素子Q2を駆動する信号を発生させる制御部とを備えた集積回路ICにより構成されることが好ましい。本発明によれば、トランスの巻線電圧の極性の反転により、ハイサイドのスイッチング素子Q2が遅延時間td2経過後にターンオンするが、スイッチング素子Q1をターンオフするまでの遅延時間td1がtd2よりも短く設定されている。したがって、トランスの巻線電圧の極性が反転したときに、ローサイドスイッチング素子が強制的にターンオフされて、fm<fsとなる。すなわちfs<fmとなるのを防止することができ、共振回路のインピーダンスは誘導性となり、共振条件が整うことで、ZVSゼロ電圧スイッチング動作が可能な状態となる。これにより、ハイサイドとローサイドの二つのスイッチング素子がアーム短絡することが防止でき、この二つのスイッチング素子が同時に導通して過大な損失が生じるのを防止できる。《第1の実施形態》図1は第1の実施形態のスイッチング電源装置101の回路図である。このスイッチング電源装置101の入力端子PI-PI-間に入力電源Viの電圧が入力される。そして、スイッチング電源装置101の出力端子PO-PO-間に接続される負荷Roへ所定の直流電圧Voが出力される。入力端子PI-PI-間には、共振キャパシタCr、共振インダクタLr、トランスTの1次巻線npおよびローサイドスイッチング素子Q1が直列に接続された第1の直列回路が構成されている。共振インダクタLrはトランスTの漏れインダクタンスまたはこの漏れインダクタンスとは別に、トランスの1次巻線に接続したインダクタである。ローサイドスイッチング素子Q1はMOS-FETからなり、ドレイン端子がトランスTの1次巻線npに接続されている。トランスTの1次巻線npの両端には、ハイサイドスイッチング素子Q2とキャパシタCrおよびインダクタLrが直列に接続された第2の直列回路が構成されている。トランスTの2次巻線ns1,ns2には、ダイオードDs,DfおよびキャパシタCoからなる第1の整流平滑回路が構成されている。この第1の整流平滑回路は2次巻線ns1,ns2から出力される交流電圧を全波整流し平滑して、出力端子PO-PO-へ出力する。トランスTは、1次巻線np、2次巻線ns1,ns2だけでなく、ローサイド駆動巻線nb1およびハイサイド駆動巻線nb2を有している。トランスTのローサイド駆動巻線nb1には、ローサイドスイッチング制御部81が設けられている。このローサイドスイッチング制御部81は、ダイオードDbおよびキャパシタCbによる整流平滑回路を含んでいる。この整流平滑回路によって得られる直流電圧がスイッチング制御用IC84のVCC端子に電源電圧として供給される。前記スイッチング制御用IC84は、IS端子電流検出端子を備えた、電流モードで動作する汎用のスイッチング制御用ICである。出力端子PO,PO-とスイッチング制御用IC84との間には帰還回路が設けられている。図1では帰還の経路のみを簡易的に一本の線Feedbackで表しているが、具体的には出力端子PO-PO-間の出力電圧Voの分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態でスイッチング制御用IC84のFB端子へフィードバック電圧を入力する。このFB端子へ入力されるフィードバック電圧は出力電圧Voが低いほど高くなる。スイッチング制御用IC84のOUT端子には定電流回路CC1およびキャパシタCb1の直列回路が接続されていて、キャパシタCb1の充電電圧がIS端子電流検出端子に入力されるように接続されている。また、スイッチング制御用IC84のOUT端子は、抵抗R12を介してローサイドスイッチング素子Q1のゲート端子に接続されている。スイッチング制御用IC84はZT端子の入力電圧が反転したことを検出する電圧極性反転検出回路およびターンオフ遅延回路を備えている。電圧極性反転検出回路は、内部で発生した基準電圧とZT端子の電圧とを比較するコンパレータを備える。このコンパレータの出力電圧がローレベルになったとき、ターンオフ遅延回路による遅延時間td1の後、OUT端子をローレベルにする。これにより、ローサイドスイッチング素子Q1がターンオフする。また、前記コンパレータの出力がハイレベルになったときは、後に示す遅延時間td0の経過後にOUT端子をハイレベルに反転させる。これによりローサイドスイッチング素子Q1がターンオンする。定電流回路CC1は、スイッチング制御用IC84のOUT端子の電圧によりキャパシタCb1を定電流で充電する。スイッチング制御用IC84内のコンパレータはキャパシタCb1の電圧とFB端子の電圧とを比較し、IS端子の電圧がFB端子の電圧を超えたときOUT端子の電圧をハイレベルからローレベルとする。したがって、FB端子の電圧が低くなるほど、キャパシタCb1の充電時間は短くなる。すなわち、ローサイドスイッチング素子Q1のオン時間が短くなって、出力電圧Voは定電圧化される。なお、ダイオードD9はキャパシタCb1の電荷の放電経路を構成する。すなわち、スイッチング制御用IC84の出力電圧がローレベルになったときQ1がターンオフするとき、キャパシタCb1の電荷はダイオードD9を介して放電される。このようにして、電流モードICであるスイッチング制御用IC84、定電流回路CC1およびキャパシタCb1による回路は、電圧-時間変換回路として作用する。そして、出力電圧Voを検出して基準電圧目標電圧との比較により発生される帰還信号の電圧が前記電圧-時間変換回路で変換されて、その時間だけローサイドスイッチング素子Q1がオンする。トランスTのハイサイド駆動巻線nb2とハイサイドスイッチング素子Q2との間にはハイサイドスイッチング制御部61が設けられている。具体的には、トランスTのハイサイド駆動巻線nb2の第1端はローサイドスイッチング素子Q1とハイサイドスイッチング素子Q2との接続点ハイサイドスイッチング素子Q2のソース端子に接続され、ハイサイド駆動巻線nb2の第2端とハイサイドスイッチング素子Q2のゲート端子との間にハイサイドスイッチング制御部61が接続されている。前記ハイサイドスイッチング制御部61は、4つのダイオードD1,D2,D3,D4から構成されるダイオードブリッジ整流回路と、ダイオードD1,D3の接続点とダイオードD2,D4の接続点との間、つまりこのダイオードブリッジ整流回路の出力端間に接続された定電流回路CC2とで構成された双方向定電流回路である。ハイサイドスイッチング制御部61には、抵抗R5およびハイサイドスイッチング素子Q2の入力容量ゲートソース間容量により、後述する遅延時間td2だけターンオンを遅延させるターンオン遅延回路が構成されている。このターンオン遅延回路は、ハイサイド駆動巻線nb2の電圧が反転してから遅延時間td2の経過後に、ハイサイドスイッチング素子Q2をターンオンさせる。ハイサイドスイッチング制御部61はハイサイドスイッチング素子Q2がターンオンした後、ローサイドスイッチング素子Q1のオン時間と同じ時間が経過した時に強制的にハイサイドスイッチング素子Q2をターンオフさせる。図2は、負荷変動があったときの、ハイサイド駆動巻線の電圧Vnb2およびトランジスタQ3のベースエミッタ間電圧Vbeの変化を示す波形図である。キャパシタCb2は同じ電流値の定電流で充放電されるので、Q3のベースエミッタ間電圧Vbeの傾きは等しい。そのため、ハイサイドスイッチング素子Q2のオン時間はローサイドスイッチング素子Q1のオン時間に等しい。図2において、TQ1ON1とTQ2ON1は上述の動作により等しい。ローサイドスイッチング素子Q1のオン時間が長くなりTQ1ON2となったときも、TQ1ON2とTQ2ON2は上述の動作により等しい。このように、ローサイドスイッチング素子Q1のオン時間が変化すれば、それに追従して、ハイサイドスイッチング素子Q2のオン時間が変化する。以上に示したとおり、このスイッチング電源装置101は、ローサイド駆動巻線nb1の電圧が反転するタイミングをトリガとして、ローサイドスイッチング素子Q1がターンオンする。また、ローサイドスイッチング素子Q1とハイサイドスイッチング素子Q2が共にオフとなるデッドタイムを挟んで、時比率D=0.5で交互にオンオフさせる電流共振形ハーフブリッジコンバータとして動作する。図3は、ローサイドスイッチング素子Q1のゲートソース間電圧Vgs1、ハイサイドスイッチング素子Q2のゲートソース間電圧Vgs2、ローサイドスイッチング素子Q1のドレインソース間電圧Vds1、トランジスタQ3のベースエミッタ間電圧キャパシタCb2の電圧Vbe、スイッチング制御用IC84のIS端子の電圧キャパシタCb1の電圧VisおよびZT端子の電圧Vztの関係を示す波形図である。この図3を基に、スイッチング電源装置101の動作について示す。スイッチング電源装置101の1サイクル分の動作は次のとおりである。スイッチング制御用IC84は、ZT端子の入力電圧を基に、トランスTのローサイド駆動巻線nb1に発生する巻線電圧の極性が反転したことを検出し、この極性反転を検出した時刻から遅延時間td1だけ遅れてローサイドスイッチング素子Q1をターンオフする。同時に、キャパシタCb2は定電流回路CC2を介して放電される。出力電圧Voを制御するための帰還信号Feedbackに基づいた信号電圧によって生成された時刻でローサイドスイッチング素子Q1をターンオフする。ローサイドスイッチング素子Q1がターンオフすることで、ハイサイド駆動巻線nb2に発生する巻線電圧により、ハイサイドスイッチング素子Q2の入力容量ゲートソース間容量が充電されてからハイサイドスイッチング素子Q2はターンオンする。したがってハイサイドスイッチング素子Q2は前記充電による遅延時間td2だけ遅れてターンオンする。同時に、キャパシタCb2は定電流回路CC2を介して充電される。キャパシタCb2の充電電圧VbeがトランジスタQ3のしきい値電圧に達することでトランジスタQ3はターンオンし、ハイサイドスイッチング素子Q2の入力容量が急速に放電されて、ハイサイドスイッチング素子Q2はターンオフする。このことにより、トランスTのローサイド駆動巻線nb1に発生する巻線電圧の極性が反転する。スイッチング制御用IC84は、ZT端子の入力電圧を基に、そのことを検知する。この電圧極性の反転から遅延時間td0の経過後にローサイドスイッチング素子Q1がターンオンする。図4Aは共振外れがない通常状態でのトランスTの1次巻線npの電圧およびローサイドスイッチング素子Q1のドレイン電流の波形図である。また、図4Bは共振外れが生じた状態でのトランスTの1次巻線npの電圧およびローサイドスイッチング素子Q1のドレイン電流の波形図である。ここで、ドレイン電流の波形のt0~t1の区間は、比較的インダクタンス値の小さな共振インダクタ1次巻線npの漏れインダクタンスを含むLrと共振キャパシタCrの直列共振に基づく電流波形であり、t1~t2の区間は、共振インダクタLr、トランスの励磁インダクタンスLmおよび共振キャパシタCrの直列共振に基づく電流波形である。スイッチング周波数fsが共振周波数fmよりも低下して、共振外れが生じるような状況では、既に述べたとおり電流位相が進んでいるので、図4Bに表れているように、ローサイドスイッチング素子Q1のドレイン電流が負になってからローサイドスイッチング素子Q1のボディダイオードに電流が流れている状態でハイサイドのスイッチング素子がターンオンするので、前述のアーム短絡の問題が生じる。本発明の実施形態によれば、図1図3に示すように、スイッチング制御用IC84のOUT端子電圧がハイの状態で、ZT端子の電圧が0V付近まで低下すると、スイッチング制御用IC84はローサイドスイッチング素子Q1を強制的にターンオフする。この強制ターンオフ動作は、ハイサイドスイッチング素子Q2がターンオンするより早く動作する。すなわち、駆動巻線nb1に発生する巻線電圧の極性が反転したことを検出したタイミングを起点としてから、ローサイドスイッチング素子Q1をターンオフするまでの遅延時間td1が、ハイサイドスイッチング素子Q2の入力容量を充電してハイサイドスイッチング素子Q2をターンオンするまでの遅延時間td2より小さくなる条件td1<td2を満たすようにtd1、td2を定める。このように、共振外れ防止状態では、図3に表れているように、VisがVfbに達するまでにQ1がターンオフする。したがって、出力電圧は規定値より下回ることになるが、例えば、入力電源Viの電圧の供給が遮断されて、入力電源Viの電圧が所定の電圧よりも低下したような状態においてもアーム短絡を起こすことなくコンバータは動作を続けて、出力電力の供給を維持することができる。結果として、入力電源Viの電圧の供給を遮断しても、アーム短絡を起こすことなく、コンバータを安全に停止することができる。また、瞬時停電などに対しても出力電圧の保持時間を長くすることが可能となる。このようにして、スイッチング周波数fsが共振周波数fmよりも低下して共振条件が外れることはなく、また、起動や停止や出力短絡などの過渡的な動作状態においても、ローサイドスイッチング素子Q1がターンオンした後にトランスの巻線電圧が反転しても、Q1が帰還信号に基づいてターンオフする前にハイサイドスイッチング素子Q2がターンオンすることはない。すなわちアーム短絡が生じることなく、スイッチング電源装置の破壊が損失の増大を防止することができる。図1に示したスイッチング制御用IC84はブランキング時間を設定する回路を備えている。具体的には、ローサイドスイッチング素子Q1を駆動するパルスを発生してから所定期間設定されたブランキング時間は前記ZT端子の入力をマスキングする。このように、所定期間だけ巻線電圧の極性を検出しないブランキング時間を設定したことにより、ブランキング時間においては、ローサイドスイッチング素子Q1をターンオンさせてしまうような信号となるスイッチングノイズがZT端子に入力されたとしても、ノイズ信号によってローサイドスイッチング素子Q1をターンオンさせてしまうような誤動作の発生を防止することができる。なお、遅延時間td2を生成する遅延回路を、ハイサイドスイッチング素子Q2の制御端子に直列に接続された抵抗R5インピーダンス回路とハイサイドスイッチング素子Q2のゲート端子に存在する入力容量とで構成することにより、部品点数は削減され、スイッチング電源装置の小型化を図ることができる。《第2の実施形態》図5は第2の実施形態のスイッチング電源装置102の回路図である。このスイッチング電源装置102のハイサイドスイッチング制御部62以外は、第1の実施形態で図1に示した回路と同じである。ハイサイドスイッチング制御部62には、ハイサイド駆動巻線nb2の出力とハイサイドスイッチング素子Q2との間に、キャパシタCg1,ダイオードD6,抵抗R5,R6,インダクタLgで構成されるインピーダンス回路が接続されている。インダクタLgは、チップインダクタまたはビーズインダクタなどである。また、ハイサイドスイッチング素子Q2のゲートソース間に、ツェナーダイオードZD1,ZD2の直列回路およびキャパシタCg2が接続されている。ハイサイドスイッチング制御部62内のその他の構成は図1に示したハイサイドスイッチング制御部61と同じである。ハイサイド駆動巻線nb2の出力とハイサイドスイッチング素子Q2の制御端子との間に接続された前記インピーダンス回路とキャパシタCg2とで、ハイサイドスイッチング素子Q2のターンオン遅延回路が構成されている。ハイサイド駆動巻線nb2に発生する巻線電圧によりキャパシタCg2が充電され、ハイサイドスイッチング素子Q2のゲートソース間電圧がしきい値を超えるとQ2はターンオンする。ダイオードD6および抵抗R6の直列回路が抵抗R5に対して並列に接続されているので、ハイサイドスイッチング素子Q2のゲート電圧の立ち上がりはR5とR6の並列インピーダンスで設定され、立ち下がりはR5のみのインピーダンスで支配的に設定される。キャパシタCg1は、キャパシタCg2との容量分圧により、ハイサイドスイッチング素子Q2のゲートソース間の電圧値を制御する。また、ツェナーダイオードZD1,ZD2は、ハイサイドスイッチング素子Q2のゲートソース間の電圧値の最大変化幅を制限する。この実施形態によれば、Q2のターンオン遅延回路の一部であるインピーダンス回路が、電流の方向に応じて、そのインピーダンスが変化するものであるので、スイッチング素子Q2のターンオンスピードとターンオフスピードを個別に調整することができる。また、前記インピーダンス回路は、キャパシタCg1と抵抗R5,R6の直列回路で構成されているので、キャパシタCg1の容量値を調整することで、ハイサイドスイッチング素子Q2のゲート端子に存在する入力容量との分圧比を調整し、適切な制御ゲート電圧を加えることができる。また、前記インピーダンス回路にインダクタLgが設けられているので、高周波のサージ電流が抑制されて、ハイサイドスイッチング素子Q2のゲート端子に過大な電圧が印加されるのを防ぐことができる。また、ハイサイドスイッチング素子Q2のゲートソース間に並列にツェナーダイオードが双方向に接続されているので、ハイサイドスイッチング素子Q2のゲート端子に過大な電圧が印加されるのを防ぐことができる。なお、ハイサイドスイッチング素子Q2のゲートソース間に並列に接続されるツェナーダイオードはいずれか単方向にのみ接続されていてもよい。《第3の実施形態》図6は第3の実施形態のスイッチング電源装置103の回路図である。第1の実施形態で図1に示したスイッチング電源装置と異なるのは、トランスTの二次側の構成である。第3の実施形態では、トランスTの2次巻線nsに、ダイオードD21,D22,D23,D24によるダイオードブリッジ回路及びキャパシタCoが接続されている。このようにダイオードブリッジ回路で全波整流してもよい。《第4の実施形態》図7は第4の実施形態に係るスイッチング電源装置104の回路図である。第1の実施形態で図1に示したスイッチング電源装置と異なるのは、トランスTの二次側の構成である。第4の実施形態では、トランスTの2次巻線ns1の両端に、ダイオードDs及びキャパシタCo1による整流平滑回路が構成され、出力端子PO-PO-間にキャパシタCo3が接続されている。またダイオードDf及びキャパシタCo2の直列回路の中点が出力端子PO-に接続され、両端はトランスTの2次巻線ns1の両端に接続されている。このように倍電圧整流回路としてもよい。《第5の実施形態》図8は第5の実施形態に係るスイッチング電源装置105の回路図である。以上に示した各実施形態と異なるのは、インダクタLr、1次巻線np、キャパシタCrの位置である。この例では、インダクタLr、1次巻線np、キャパシタCrの直列回路は、ローサイドスイッチング素子Q1の両端に接続されている。このように、共振用のキャパシタCrはインダクタLrに対して直列に接続され、且つ1次巻線に対して直列に挿入される位置であればよい。なお、共振キャパシタCrの一端が入力電源Viの負電位側入力端子PI-に接続される構成によれば、共振キャパシタCrに流れる電流を別のキャパシタCaを接続して分流し、分流電流を抵抗Raで検出することで、共振キャパシタCrに流れる共振電流に相当する電流を考慮して過電流保護動作を行う過電流保護回路を構成でき、電力変換回路に検出抵抗を設けて過電流を検出する場合に比較して、その検出抵抗での損失を無くすことができる。すなわち、電力変換回路に流れる共振電流を直接に検出する場合に比べて、分流させた十分に小さい電流を検出することにより、検出に関わる損失を低減でき、電力損失の小さい過電流保護回路を構成して、過電流保護動作を行うことができる。《第6の実施形態》図9は第6の実施形態に係るスイッチング電源装置106の回路図である。第5の実施形態と異なるのは、共振キャパシタCrに流れる共振電流に相当する電流を考慮して過電流保護動作を行う過電流保護回路の構成、および、ハイサイドスイッチング素子を制御するハイサイドスイッチング制御部61の構成である。本実施形態の過電流保護回路の構成では、ダイオードDa1、Da2を用いて、倍電圧回路に類似する回路を構成し、ダイオードDa2を流れる電流のみを検出して、過電流保護動作を行う過電流保護回路を構成する。この構成によれば、電力変換回路に流れる共振電流を直接に検出する場合に比べて、分流させた十分に小さい電流を検出することにより、検出に関わる損失を低減でき、電力損失の小さい過電流保護回路を構成して、過電流保護動作を行うことができる。また、ハイサイドスイッチング制御部61の一部は、IC集積回路85に構成されている。IC集積回路85は、ローサイドスイッチング素子を駆動する信号を発生する回路とハイサイドスイッチング素子を駆動する信号を発生する回路とを備える。第1の実施形態で図1に示したスイッチング電源装置では、ローサイドスイッチング素子Q1を駆動する制御部の構成とハイサイドスイッチング素子Q2を駆動する制御部の構成をそれぞれ独立して構成しているが、ローサイドスイッチング素子Q1を駆動する制御部とハイサイドスイッチング素子Q2を駆動する制御部とを一体化した制御回路を、制御ICIntegratedCircuit、集積回路、制御LSILargeScaleIntegration、大規模集積回路、および制御DSPDigitalSignalProcessor、デジタル信号処理回路で構成することが可能である。このような構成も本技術の適用範囲であり、実施形態の展開に過ぎない。《第7の実施形態》図10は第7の実施形態に係るスイッチング電源装置107の回路図である。以上に示した各実施形態と異なるのは、ハイサイドスイッチング素子Q2のドレインとトランスTの1次巻線npの一端との間にキャパシタCr1とインダクタLrの直列回路を設けるだけでなく、キャパシタCr1とインダクタLrとの接続点とグランドラインとの間にキャパシタCr2を設けた点である。インダクタLr、1次巻線np、ハイサイドスイッチング素子Q2、キャパシタCr1が閉ループを構成するように、キャパシタCr1が設けられている。また、インダクタLr、1次巻線np、ローサイドスイッチング素子Q1、キャパシタCr2が閉ループを構成するように、キャパシタCr2が設けられている。このように、キャパシタCr2を接続することにより、入力電源Viから供給される電流は、ローサイドスイッチング素子Q1のオン時間とハイサイドスイッチング素子Q2のそれぞれのオン時間の双方の期間においてキャパシタCr1、Cr2に流れる。入力電源Viから供給される電流が、ローサイドスイッチング素子Q1のオン時間しか流れない回路構成と比較すると、入力電源Viから供給される電流の実効電流は低減される。これにより、入力電源Viから供給される電流による導通損を低減することができる。《第8の実施形態》図11は第8の実施形態に係るスイッチング電源装置108の回路図である。第1の実施形態で図1に示したスイッチング電源装置と異なるのは、キャパシタCr以外にキャパシタCr1,Cr2を設けた点である。インダクタLr、1次巻線np、キャパシタCr、ハイサイドスイッチング素子Q2、キャパシタCr1が閉ループを構成するように、インダクタLr、1次巻線np、キャパシタCr、ハイサイドスイッチング素子Q1、キャパシタCr2が閉ループを構成するようにキャパシタCr1及びCr2を設けている。また、キャパシタCr1とCr2は、入力電源Viの電圧を分圧するように接続している。このように、共振電流が流れる共振キャパシタCr、Cr1、Cr2は複数であってもよい。なお、以上に示した各実施形態では、トランスTの二次側の回路にダイオードによる整流回路を構成したが、このダイオードに代えて整流用のFETを設けて同期整流してもよい。このことにより、二次側の回路の損失を低減することができる。また、本発明は、ハーフブリッジコンバータだけでなく、フルブリッジコンバータなどの多石式のコンバータ、電圧クランプコンバータなどにおいて、二つのスイッチング素子を相補的に交互にオン/オフするスイッチング電源装置に適用できる。"