半導体基板1上に層間絶縁膜14を介して形成する薄膜抵抗体15を備えた半導体装置の製造方法において、前記半導体基板1上の所定領域に、前記層間絶縁膜14を介して前記薄膜抵抗体15を構成する金属薄膜を成膜する工程と、前記金属薄膜を覆うバリアメタル薄膜を形成する工程と、前記金属薄膜をパターニングして前記薄膜抵抗体15を形成すると共に、前記バリアメタル薄膜をパターニングして前記薄膜抵抗体15上にバリアメタル膜16aを形成する工程と、前記バリアメタル膜16a上に絶縁膜17を形成する工程と、前記絶縁膜17に前記バリアメタル膜16aにおけるバリアメタルエッチング部16bを露出させる開口部17aを形成する工程と、前記絶縁膜17に前記バリアメタル膜16aにおける前記バリアメタルエッチング部16bと離間したコンタクト部を露出させるコンタクトホール17bを形成する工程と、前記開口部17aおよび前記コンタクトホール17bを形成した後、前記絶縁膜17を覆うと共に前記コンタクトホール17bを埋め込み、前記コンタクトホール17bを介して前記バリアメタル膜16aと電気的に接続される導電性薄膜18cを形成する工程と、前記導電性薄膜18cのうち前記バリアメタルエッチング部16b上に位置する部分をウェットエッチングによってパターニングする工程と、前記バリアメタル膜16aのうち前記バリアメタルエッチング部16bをパターニングしてバリアメタル膜16を形成する工程と、を行うことを特徴とする半導体装置の製造方法。前記開口部17aを形成する工程では、前記バリアメタルエッチング部16bより大きい前記開口部17aを形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記開口部17aを形成する工程では、前記絶縁膜17を異方性ドライエッチングして形成することを特徴とする請求項2に記載の半導体装置の製造方法。前記絶縁膜17を形成する工程では、化学気相成長法により前記絶縁膜17を形成することを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置の製造方法。前記絶縁膜17を形成する工程では、前記バリアメタル膜16aの表面を酸化させて前記絶縁膜17を形成することを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置の製造方法。前記開口部17aを形成する工程と前記コンタクトホール17bを形成する工程とを同時に行うことを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置の製造方法。前記半導体基板1として半導体素子が形成される半導体素子形成領域1aと、前記薄膜抵抗体15が形成される薄膜抵抗体形成領域1bとを備えたものを用意し、前記コンタクトホール17bを形成する工程では、前記半導体素子形成領域1aにおいて、前記導電性薄膜18cと電気的に接続される前記半導体素子の構成要素10、11を露出させるコンタクトホール14a、17cを同時に形成することを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置の製造方法。しかしながら、上記特許文献1の製造方法では、表面酸化膜の膜厚が厚すぎると熱処理したときに良好な導電性を有する合金化層を形成することができないという問題がある。また、表面酸化膜の膜厚が薄すぎると、バリアメタル膜と導電性薄膜との間に発生する電位差を十分に抑制することができずに、導電性薄膜が逆テーパ形状になるという問題がある。すなわち、上記特許文献1の製造方法では、表面酸化膜の膜厚を厳密に制御する必要があり、製造工程が複雑になるという問題がある。また、上記特許文献2の製造方法では、薄膜抵抗体とAl配線層との面積比を規定していると共にAl配線層の膜厚を規定しているため、製造工程が複雑になるという問題がある。本発明は上記点に鑑みて、製造工程を簡略化することができる半導体装置の製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、半導体基板1上の所定領域に、層間絶縁膜14を介して薄膜抵抗体15を構成する金属薄膜を成膜する工程と、金属薄膜を覆うバリアメタル薄膜を形成する工程と、金属薄膜をパターニングして薄膜抵抗体15を形成すると共に、バリアメタル薄膜をパターニングして薄膜抵抗体15上にバリアメタル膜16aを形成する工程と、バリアメタル膜16a上に絶縁膜17を形成する工程と、絶縁膜17にバリアメタル膜16aにおけるバリアメタルエッチング部16bを露出させる開口部17aを形成する工程と、絶縁膜17にバリアメタル膜16aにおけるバリアメタルエッチング部16bと離間したコンタクト部を露出させるコンタクトホール17bを形成する工程と、開口部17aおよびコンタクトホール17bを形成した後、絶縁膜17を覆うと共にコンタクトホール17bを埋め込み、コンタクトホール17bを介してバリアメタル膜16aと電気的に接続される導電性薄膜18cを形成する工程と、導電性薄膜18cのうちバリアメタルエッチング部16b上に位置する部分をウェットエッチングによってパターニングする工程と、バリアメタル膜16aのうちバリアメタルエッチング部16bをパターニングする工程と、を行うことを特徴としている。このような製造方法では、絶縁膜17にコンタクトホール17bを形成し、コンタクトホール17bを介して導電性薄膜18cとバリアメタル膜16aとを電気的に接続している。このため、絶縁膜17が厚くても導電性薄膜18cとバリアメタル膜16aとの電気的な接続を良好に行うことができる。すなわち、絶縁膜17の膜厚を厳密に制御しなくてもよいため、製造工程を簡略化することができる。また、導電性薄膜18cと薄膜抵抗体15との面積比や導電性薄膜18cの膜厚を規定する必要もないため、製造工程を複雑にすることもない。例えば、請求項2に記載の発明のように、開口部17aを形成する工程では、バリアメタルエッチング部16bより大きい開口部17aを形成することができる。これによれば、バリアメタルエッチング部16bより大きい開口部17aを形成するため、アライメントズレ等によってバリアメタルエッチング部16b上に絶縁膜17が残存することを抑制することができる。この場合、請求項3に記載の発明のように、開口部17aを形成する工程では、絶縁膜17を異方性ドライエッチングして形成することができる。これによれば、開口部17aをウェットエッチングにより形成する場合と比較して、薄膜抵抗体15の下方に位置する層間絶縁膜14がエッチングされることを抑制することができる。そして、導電性薄膜18cをパターニングした後に、薄膜抵抗体15の下方に導電性薄膜18cが残存することを抑制することができ、薄膜抵抗体15が形成された領域の抵抗値が変動することを抑制することができる。また、請求項4に記載の発明のように、絶縁膜17を形成する工程では、化学気相成長法により絶縁膜17を形成することができる。そして、請求項5に記載の発明のように、絶縁膜17を形成する工程では、バリアメタル膜16aの表面を酸化させて絶縁膜17を形成することができる。さらに、請求項6に記載の発明のように、開口部17aを形成する工程とコンタクトホール17bを形成する工程とを同時に行うことができる。そして、請求項7に記載の発明のように、半導体基板1として半導体素子が形成される半導体素子形成領域1aと、薄膜抵抗体15が形成される薄膜抵抗体形成領域1bとを備えたものを用意し、コンタクトホール17cを形成する工程では、半導体素子形成領域1aにおいて、導電性薄膜18cと電気的に接続される半導体素子の構成要素10、11を露出させるコンタクトホール14a、17cを同時に形成することができる。このように、本発明は、半導体素子形成領域1aと薄膜抵抗体形成領域1bとを備えた集積回路に適用することもできる。そして、集積回路に適用する場合には、コンタクトホール17bを形成する際に、半導体素子形成領域1aにおける導電性薄膜18cと電気的に接続される半導体素子の構成要素10、11を露出させるコンタクトホール14a、17cを同時に形成することにより、製造工程を簡略化することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態における製造方法により製造されたMOSFETの集積回路の断面構成を示す図である。図1に示されるように、半導体基板1は、高不純物濃度のp型基板2上に埋込絶縁膜3を介して高不純物濃度のn型層4および低不純物濃度のn型層5が順に積層されたSOISilicononinsulator構造とされている。この半導体基板1には、表面から埋込絶縁膜3まで達するトレンチ6が形成されている。そして、トレンチ6がシリコン酸化膜等の絶縁膜7および多結晶シリコン層8で埋め込まれることによって素子MOSFET形成領域1aと薄膜抵抗体形成領域1bとが素子分離されている。素子形成領域1aでは、低不純物濃度のn型層5にp型不純物が導入されてp型ウェル層9が形成されており、p型ウェル層9の表層部にn型のソース領域10およびn型のドレイン領域11が形成されている。なお、本実施形態では、ソース領域10およびドレイン領域11が本発明の半導体素子の構成要素に相当する。ソース領域10およびドレイン領域11との間におけるp型ウェル層9の表層部には、図示しないゲート絶縁膜が形成されており、ゲート絶縁膜上にはゲート電極12が形成されている。また、半導体基板1の表面には、LOCOS膜13が形成されている。さらに、半導体基板1の表面全面には、ゲート電極12およびLOCOS膜13を覆うBPSG膜等で構成された層間絶縁膜14が形成されている。そして、層間絶縁膜14上の所定領域、具体的には層間絶縁膜14上の薄膜抵抗体形成領域1bには、薄膜抵抗体15が形成されている。薄膜抵抗体15は、CrSi等で構成されており、膜厚が15nm程度とされている。本実施形態では、薄膜抵抗体15は紙面左右方向を長手方向とする矩形状とされている。また、LOCOS膜13のうち薄膜抵抗体15の下方に位置する部分は凹凸形状とされており、薄膜抵抗体15をレーザトリミングする際にレーザ光が散乱されるようになっている。薄膜抵抗体15の両端には、TiW膜等からなるバリアメタル16が備えられている。そして、半導体基板1の上面全面にはバリアメタル16を覆うTEOS膜等で構成される絶縁膜17が形成されている。この絶縁膜17には、薄膜抵抗体15を露出させる開口部17a、バリアメタル16におけるコンタクト部を露出させるコンタクトホール17bが形成されている。また、層間絶縁膜14にはソース領域10ドレイン領域11を露出させるコンタクトホール14aが形成されており、絶縁膜17にはコンタクトホール14aと連通するコンタクトホール17cが形成されている。さらに、絶縁膜17上には、パターニングされたAl配線層18a、18bが形成されており、Al配線層18aはコンタクトホール17bを介してバリアメタル16と電気的に接続されていると共にコンタクトホール17c、14aを介してソース領域10ドレイン領域11と電気的に接続されている。なお、薄膜抵抗体形成領域1b上に形成されたAl配線層18bは、Al配線層18aと同時に形成されるものである。また、Al配線層18aおよびバリアメタル16の端部は、薄膜抵抗体15の表面に対してほぼ垂直とされている。本実施形態では、配線層18a、18bとしてAlを用いた例について説明するが、例えば、AlSiやAlSiCuといった材料等を用いることもできる。そして、Al配線層18a、18bを含む半導体基板1の上面全面がP-SiN膜等で構成される保護膜19で覆われている。以上説明したように、本実施形態の半導体装置が構成されている。次に、このような半導体装置の製造方法について説明する。図2および図3は、本実施形態における半導体装置の製造工程を示す断面図である。まず、図2aに示されるように、上記のようにSOI構造とされている半導体基板1を用意し、各素子の境界部分に埋込絶縁膜3まで達するトレンチ6を形成した後、トレンチ6の側壁に絶縁膜7を形成すると共に、トレンチ6の内部を多結晶シリコン層8で埋め込んで素子分離を行う。その後、選択的にイオン注入を行い、MOSFET形成領域におけるn型層5の表層部にp型ウェル層9を形成する。そして、LOCOS酸化によりLOCOS膜13を形成する。このとき、薄膜抵抗体形成領域1bにおいては、薄膜抵抗体15のレーザトレミングの加工性を向上させるように、LOCOS膜13が凹凸形状となるようにしている。さらに、p型ウェル層9上に図示しないゲート絶縁膜を形成した後、ポリシリコンを堆積する。そして、ポリシリコンをパターニングしてゲート電極12を形成する。次に、ゲート電極12をマスクとしてイオン注入を行って、ソース領域10およびドレイン領域11を形成する。その後、半導体基板1の表面全面に層間絶縁膜14を化学気相成長法CVD等によって形成し、リフロー処理を行う。次に、図2bに示されるように、薄膜抵抗体形成領域1bに、スパッタ等によりCrSi等の金属薄膜を15nm程度の膜厚で成膜した後、半導体基板1の上面全面に金属薄膜を覆い、TiW膜からなるバリアメタル薄膜を1000Å程度の膜厚で成膜する。その後、図示しないフォトレジストを配置し、バリアメタル薄膜および金属薄膜をパターニングして、薄膜抵抗体15を形成すると共に薄膜抵抗体15上にバリアメタル膜16aを形成する。言い換えると、薄膜抵抗体15上にバリアメタル膜16aを残しつつ、金属薄膜およびバリアメタル薄膜をパターニングする。なお、バリアメタル膜16aは、後述の図3cの工程においてバリアメタルエッチング部がパターニングされることによって図1中のバリアメタル16を構成するものである。そして、図2cに示されるように、バリアメタル膜16a上を含む半導体基板1の上面全面に化学気相成長法等によって絶縁膜17を形成する。その後、図2dに示されるように、絶縁膜17上に図示しないフォトレジストを配置してパターニングし、当該フォトレジストをマスクとして、絶縁膜17にバリアメタル膜16aにおけるバリアメタルエッチング部16bを露出させる開口部17aおよびバリアメタル膜16aにおけるコンタクト部を露出させるコンタクトホール17bを形成する。この際、絶縁膜17および層間絶縁膜14に、ソース領域10ドレイン領域11とAl配線層18aとを電気的に接続するためのコンタクトホール17c、14aを同時に形成する。なお、バリアメタルエッチング部16bとは、後述する図3cのウェットエッチング工程においてバリアメタル膜16aがパターニングされる部分のことであり、コンタクト部とはAl配線層18aとバリアメタル膜16aバリアメタル16が接触する部分のことである。また、開口部17aを形成する際には、異方性ドライエッチングにより形成することが好ましい。この理由について次に説明する。図4は図2dに示すバリアメタル膜16a近傍の平面模式図である。また、図5aは、開口部17aをウェットエッチングで形成したときの断面構成を示す図であり、図5bは、開口部17aをドライエッチングで形成したときの断面構成を示す図である。なお、図5aおよびbは、図4中のA-A断面図に相当している。図4に示されるように、開口部17aは、バリアメタル膜16aにおけるバリアメタルエッチング部16bが露出するように形成されるが、バリアメタルエッチング部16bより大きくされている。具体的には、開口部17aは、バリアメタル膜16a薄膜抵抗体15の短手方向図4中紙面上下方向と平行な方向の長さがバリアメタル膜16a薄膜抵抗体15の短手方向の長さより長くされている。アライメントズレ等によってバリアメタル膜16a上に絶縁膜17が残存することを抑制するためであり、後述する図3cのウェットエッチング工程においてバリアメタルエッチング部16bをパターニングした後にバリアメタルエッチング部16bが薄膜抵抗15上に残存することを抑制するためである。この場合、開口部17aのうちバリアメタル膜16aからはみ出す部分では、絶縁膜17をエッチングしたときにエッチングストッパとなるバリアメタル膜16aがないため、絶縁膜17のみならず、層間絶縁膜14およびLOCOS膜13もエッチングされる可能性がある。このため、図5aに示されるように、開口部17aをウェットエッチングによって形成すると、層間絶縁膜14のうち薄膜抵抗体15の下方に位置する部分もエッチングされてしまう可能性がある。そして、薄膜抵抗体15の下方に位置する層間絶縁膜14がエッチングされてしまうと、後述のAl配線層18a、18bを形成した際に薄膜抵抗体15の下方にAl配線層18a、18bを構成する導電性薄膜が残存してしまう可能性があり、残存した場合には薄膜抵抗体形成領域1bの抵抗値が所望の値に対して変動することになる。したがって、図5bに示されるように、開口部17aをドライエッチングにより形成し、薄膜抵抗体15の下方に位置する層間絶縁膜14が除去されることを抑制することが好ましい。これにより、薄膜抵抗体形成領域1bの抵抗値が所望の値に対して変動することを抑制することができる。続いて、図3aに示されるように、絶縁膜17上を含む半導体基板1の上面全面に、コンタクトホール17bを埋め込みつつAl等の導電性薄膜18cを形成する。これにより、導電性薄膜18cとバリアメタル膜16aとがコンタクトホール17bを介して電気的に接続される。すなわち、絶縁膜17の厚さに関わらず、コンタクトホール17bを介して導電性薄膜18cとバリアメタル膜16aとを電気的に接続することができ、導電性薄膜18cと薄膜抵抗体15とが電気的に接続される。なお、この工程では、コンタクトホール17c、14aにも導電性薄膜18cが埋め込まれるため、導電性薄膜18cとソース領域10ドレイン領域11とも電気的に接続される。その後、図3bに示されるように、導電性薄膜18c上にフォトレジスト20を配置して当該フォトレジスト20をパターニングし、フォトレジスト20のうちバリアメタルエッチング部16b上の部分を含む所定領域を開口する。次に、図3cに示されるように、フォトレジスト20をマスクとして、ウェットエッチングを行い、導電性薄膜18c、バリアメタル膜16aをパターニングする。図6は、図3cに示すバリアメタル16近傍の平面模式図である。図3cおよび図6に示されるように、導電性薄膜18cをパターニングしてAl配線層18a、18bを形成し、バリアメタル膜16aをパターニングしてバリアメタル16を形成する。導電性薄膜18cのウェットエッチングには、例えば、燐酸/硝酸系溶液をエッチング液として用いることができ、バリアメタル膜16aのウェットエッチングには、例えば、過酸化水素水/水酸化アンモニウム系溶液をエッチング液として用いることができる。また、この導電性薄膜18cやバリアメタル膜16aのウェットエッチングのとき、絶縁膜17に形成された開口部17aとコンタクトホール17bは離間して形成されており、ウェットエッチングされた後のAl配線層18aの端部とバリアメタル16との間には絶縁膜17が配置された状態となる。すなわち、Al配線層18aとバリアメタル16との界面やAl配線層18aと薄膜抵抗体15の側面との界面がエッチング液に曝されない状態となる。このため、Al配線層18aとバリアメタル16との間やAl配線層18aと薄膜抵抗体15との間に発生する電位差を低減することができる。具体的には、Al配線層18aとバリアメタル16との間やAl配線層18aと薄膜抵抗体15との間に絶縁膜17を介在させることにより、絶縁膜17が障壁となってAl配線層18aとバリアメタル16との間における電子のやり取りを低減することができ、これによってAl配線層18aとバリアメタル16との間に電池効果が発生することを抑制することができる。その後、図3dに示されるように、フォトレジスト20を除去し、半導体基板1の上面全面にAl配線層18a、18b等を覆う保護膜19を形成することにより、図1に示す半導体装置が製造される。なお、この保護膜19は、Al配線層18a、18bやバリアメタル16の端部の形状が承継されるが、Al配線層18aの端部が逆テーパ形状となっていないため、保護膜19は逆テーパ形状とはなっていない。以上説明したように、本実施形態では、バリアメタル16上に絶縁膜17を形成しているため、Al配線層18aとバリアメタル16との間に電池効果が発生することを抑制することができ、Al配線層18aの端部が逆テーパ形状となることを抑制することができる。このため、保護膜19が逆テーパ形状になることを抑制することができる。また、絶縁膜17にコンタクトホール17bを形成し、コンタクトホール17bを介してAl配線層18aとバリアメタル16および薄膜抵抗15とを電気的に接続している。このため、絶縁膜17が厚くても、バリアメタル膜16aのコンタクト部を露出させるコンタクトホール17bを形成できるエッチングに設定されてさえいれば、Al配線層18aとバリアメタル16との電気的な接続を良好に行うことができる。すなわち、絶縁膜17の膜厚を厳密に制御しなくてもよいため、製造工程を簡略化することができる。また、Al配線層18aと薄膜抵抗体15との面積比やAl配線層18aの膜厚を規定する必要もないため、製造工程を複雑にすることもない。さらに、本実施形態では、開口部17aをドライエッチングにより形成するため、開口部17aをウェットエッチングにより形成した場合と比較して、薄膜抵抗体15の下方に位置する層間絶縁膜14がエッチングされることを抑制することができる。したがって、薄膜抵抗体形成領域1bの抵抗値が所望の値に対して変動することを抑制することができる。他の実施形態上記第1実施形態では、絶縁膜17に開口部17a、コンタクトホール17b、17cを同時に形成する工程について説明したが、開口部17a、コンタクトホール17b、17cをそれぞれ別工程にて形成することもできる。また、上記第1実施形態では、開口部17aを異方性エッチングにより形成する例について説明したが、開口部17aをウェットエッチングによって形成することもできる。このような製造方法としても、絶縁膜17にコンタクトホール17bを形成しているため、製造工程を簡略化しつつ、Al配線層18aの端部が逆テーパ形状になることを抑制することができる。さらに、上記第1実施形態では、絶縁膜17を化学気相成長法等により形成する例について説明したが、バリアメタル16の表面を酸化させて絶縁膜17を形成することもできる。具体的には、例えば、バリアメタル16の表面を自然酸化させて絶縁膜17となる酸化膜を形成したり、より強固な表面酸化膜を得るために、酸素雰囲気中で加熱したり、酸素プラズマ中に暴露したり、酸素イオンを照射する等して絶縁膜17となる酸化膜を形成することができる。