"複数のチャネルを介してアクセスされるメモリと、複数のアクセスコマンドに従って前記メモリに前記複数のチャネルを介して並列にアクセスするメモリインタフェースと、前記メモリインタフェースによるアクセスで、エラー訂正符号で訂正不能なエラーが発生したチャネルが存在する場合に、前記複数のチャネルのうち前記エラーが発生したチャネルを除く、誤り訂正チャネルを含むチャネル群のデータに基づいて、前記エラーが発生したチャネルのデータを訂正するチャネル間誤り訂正手段と、論理ブロックを構成する複数の論理ページがページ単位に順次前記複数のチャネルを介して前記メモリに書き込まれる際に、前記複数のチャネルのそれぞれに前記誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に前記誤り訂正チャネルが割り当てられるチャネルを決定する誤り訂正チャネル決定手段と、前記誤り訂正チャネルが割り当てられるチャネルの決定に基づいて、前記複数のチャネルのうちの前記誤り訂正チャネルを除くチャネル群を介して、対応する論理ページを並列に書き込むためのライトコマンド群のリストを生成するコマンドリスト生成手段と、前記ライトコマンド群のリストを前記メモリインタフェースに投入するコマンドリスト投入手段とを具備するメモリ装置。前記誤り訂正チャネルに割り当てられるチャネルが決定された誤り訂正チャネル決定状況を論理ブロック毎に管理する誤り訂正チャネル管理手段を更に具備し、前記誤り訂正チャネル決定手段は、前記誤り訂正チャネル決定状況に基づいて、前記論理ブロック内の次の論理ページにおいて前記誤り訂正チャネルが割り当てられるチャネルを決定する請求項1記載のメモリ装置。前記誤り訂正チャネル管理手段は、前記誤り訂正チャネル決定状況を、前記論理ブロック内の前回の論理ページの書き込みに際して決定されたチャネルのチャネル番号に基づいて管理し、前記誤り訂正チャネル決定手段は、前記前回のチャネル番号に基づいて、前記次の論理ページにおいて前記誤り訂正チャネルが割り当てられるチャネルを決定する請求項2記載のメモリ装置。前記誤り訂正チャネル決定手段は、ラウンドロビン方式に基づき、前記複数のチャネル内で前記前回のチャネル番号の次のチャネルを、前記誤り訂正チャネルが割り当てられるチャネルとして決定する請求項3記載のメモリ装置。前記誤り訂正チャネル決定手段は、前記誤り訂正チャネル決定状況に基づいて、前記論理ブロック内の次の論理ページにおいて前記誤り訂正チャネルが割り当てられるチャネルをランダムに決定する請求項2記載のメモリ装置。複数のチャネルを介してアクセスされるメモリと、複数のアクセスコマンドに従って前記メモリに前記複数のチャネルを介して並列にアクセスするメモリインタフェースと、前記メモリインタフェースによるアクセスで、エラー訂正符号で訂正不能なエラーが発生したチャネルが存在する場合に、前記複数のチャネルのうち前記エラーが発生したチャネルを除く、誤り訂正チャネルを含むチャネル群のデータに基づいて、前記エラーが発生したチャネルのデータを訂正するチャネル間誤り訂正手段とを備えたメモリ装置における書き込み制御方法であって、論理ブロックを構成する複数の論理ページがページ単位に順次前記複数のチャネルを介して前記メモリに書き込まれる際に、前記複数のチャネルのそれぞれに前記誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に前記誤り訂正チャネルが割り当てられるチャネルを決定し、前記誤り訂正チャネルが割り当てられるチャネルの決定に基づいて、前記複数のチャネルのうちの前記誤り訂正チャネルを除くチャネル群を介して、対応する論理ページを並列に書き込むためのライトコマンド群のリストを生成し、前記ライトコマンド群のリストを前記メモリインタフェースに投入する書き込み制御方法。そこで、マルチチャネルを有するメモリ装置において、複数種類の誤り訂正を適用することが考えられる。例えば、エラー訂正符号ECCで訂正不能なエラーが発生した場合に、エラー箇所をチャネル間のデータに基づいて訂正することが考えられる。このような訂正以下、チャネル間誤り訂正と称するを可能とするためには、複数のチャネルのうちの1チャネル以下、誤り訂正チャネルと称するを、チャネル間誤り訂正のための誤り訂正データの格納に割り当てればよい。この場合、誤り訂正チャネルの適用が、データ読み出しの並列度に悪影響を及ぼさないことが要求される。本発明の目的は、誤り訂正チャネルを適用していながら、データ読み出しの並列度を向上できるマルチチャネルを有するメモリ装置及び同装置における誤り訂正チャネル決定を含む書き込み制御方法を提供することである。実施形態によれば、メモリ装置は、メモリと、メモリインタフェースと、チャネル間誤り訂正手段と、誤り訂正チャネル決定手段と、コマンドリスト生成手段と、コマンドリスト投入手段とを具備する。前記メモリは、複数のチャネルを介してアクセスされる。前記メモリインタフェースは、複数のアクセスコマンドに従って前記メモリに前記複数のチャネルを介して並列にアクセスする。前記チャネル間誤り訂正手段は、前記メモリインタフェースによるアクセスで、エラー訂正符号で訂正不能なエラーが発生したチャネルが存在する場合に、前記複数のチャネルのうち前記エラーが発生したチャネルを除く、誤り訂正チャネルを含むチャネル群のデータに基づいて、前記エラーが発生したチャネルのデータを訂正する。前記誤り訂正チャネル決定手段は、論理ブロックを構成する複数の論理ページがページ単位に順次前記複数のチャネルを介して前記メモリに書き込まれる際に、前記複数のチャネルのそれぞれに前記誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に前記誤り訂正チャネルが割り当てられるチャネルを決定する。前記コマンドリスト生成手段は、前記誤り訂正チャネルが割り当てられるチャネルの決定に基づいて、前記複数のチャネルのうちの前記誤り訂正チャネルを除くチャネル群を介して、対応する論理ページを並列に書き込むためのライトコマンド群のリストを生成する。前記コマンドリスト投入手段は、前記ライトコマンド群のリストを前記メモリインタフェースに投入する。以下、実施の形態につき図面を参照して説明する。図1は実施形態に係るマルチチャネルを有するメモリ装置の典型的な構成を示すブロック図である。本実施形態において、図1に示すメモリ装置10は、例えばホスト図示せずと接続されている。ホストは、メモリ装置10を当該ホストの記憶装置として利用する。メモリ装置10は、NANDフラッシュメモリ11とNANDコントローラ12とを備えている。本実施形態においてメモリ装置10は、NANDフラッシュメモリ11を利用したソリッドステートドライブSSDであるものとする。NANDフラッシュメモリ11は、ユーザデータを記憶するための記憶媒体である。NANDフラッシュメモリ11は、複数のNANDフラッシュメモリチップを備えており、複数のアクセスコマンドに応じてNANDコントローラ12によって複数のチャネルつまりマルチチャネルを介して並列にアクセス可能なように構成されている。なお、メモリ装置10がSSDである必要はない。また、論理ブロック単位で且つ論理ページ単位に、複数のチャネルを介して並列にアクセス可能であれば、NANDフラッシュメモリ11に代えて、NANDフラッシュメモリ以外のメモリを用いても構わない。NANDコントローラ12は、ホストからの要求に応じてNANDフラッシュメモリ11にアクセスする。NANDコントローラ12はまた、例えば後述するコンパクションのような、ブロック単位でのメモリアクセス処理のために、NANDフラッシュメモリ11にアクセスする。NANDコントローラー12は、NANDインタフェース21と、制御部22と、書き込み制御部23と、読み出し制御部図示せずと、ブロック管理部24とを備えている。制御部22、書き込み制御部23より詳細には、書き込み制御部23内の並列書き込み検出部231、パリティチャネル管理部232、パリティチャネル決定部233、コマンドリスト生成部234及びコマンドリスト投入部235、読み出し制御部及びブロック管理部24は、内部バス25を介して相互接続されている。NANDインタフェース21は、NANDフラッシュメモリ11と、制御部22、書き込み制御部23特に書き込み制御部23内のコマンドリスト投入部235及び読み出し制御部との間で情報を授受する。本実施形態においてNANDインタフェース21は、16のチャネル0,1,...,15を有しているものとする。チャネル0,1,...,15のチャネル番号は、それぞれ、0,1,...,1510進数表現である。NANDインタフェース21からNANDフラッシュメモリ11へのデータの書き込み及びデータの読み出しは、いずれも16チャネル並列に実行可能である。特にデータの書き込みは、ページ単位に実行可能である。1論理ブロックは64のページ論理ページ0,1,...,63で構成されるものとする。チャネル0,1,...,15の各々は、2つのプレーン0,1に接続されている。本実施形態では、1論理ブロックに32の物理ブロックが割り当てられる。32の物理ブロックは、16のチャネル0,1,...,15のそれぞれプレーン0,1に対応する。各物理ブロックは、1ページ当たり2クラスタから構成される。NANDインタフェース21は、エラー訂正符号ECCで訂正不能なエラーが発生した場合に、エラー箇所エラー箇所を含むチャネルのデータをチャネル間のデータに基づいて訂正する。この訂正を、チャネル間誤り訂正ICP訂正と呼ぶ。本実施形態では、論理ブロック内の論理ページ毎に対応するページのICP訂正を可能とするために、16チャネルのうちの1チャネルに、ICP訂正のための誤り訂正データが格納される誤り訂正チャネルを割り当てている。この誤り訂正チャネルの割り当ては、論理ブロック単位で且つ論理ページ単位の書き込みにおいて、論理ページ毎に行われる。誤り訂正チャネルが割り当てられるチャネルは、書き込み制御部23内の後述するパリティチャネル決定部233によって所定の規則に基づいて決定される。ICP訂正のための誤り訂正データは、論理ページ毎に、誤り訂正チャネル以外の15チャネルに格納されるデータに基づいて生成される。この誤り訂正データは、例えばパリティデータチャネル間パリティデータである。そこで以下の説明では、チャネル間パリティデータが格納される誤り訂正チャネルをパリティチャネルと称する。NANDインタフェース21はチャネル間誤り訂正機構210を備えている。ICP訂正機構210は、パリティチャネルに格納されているパリティデータを用いてICP訂正を行う。つまりICP訂正機構210は、論理ページ内のECC訂正不能なエラー箇所を含むチャネルのデータを、当該論理ページのパリティチャネルに基づいて修復する。制御部22は、内部バス25に接続された、書き込み制御部23及びブロック管理部24のようなモジュール群を制御する。書き込み制御部23は、ホストからの要求、更には制御部22からの要求に応じて、NANDフラッシュメモリ11へのデータの書き込みを制御する。本実施形態では、NANDフラッシュメモリ11への書き込みはページ単位で行われる。特にメモリ装置10において自律的に行われるデータの書き込みは、ブロック論理ブロック単位で且つページ論理ページ単位に行われる。ページ単位の書き込みは、前述したように、16チャネルを介して並列に行われる。但し、16チャネルのうちの1チャネルには、前述したようにパリティチャネルが割り当てられ、当該パリティチャネルにはチャネル間パリティデータが書き込まれる。このようなブロック単位で且つページ単位の書き込みは、ホストからのユーザデータ書き込み要求に基づくデータの書き込みつまり通常のユーザデータ書き込みでも発生する。メモリ装置10において自律的に行われる書き込みは、ホストによって要求されたアクセス処理に対するバックグラウンド処理として行われる。本実施形態のような、SSDに代表されるメモリ装置10では、信頼性向上のために、ブロック間のデータ移動を伴うバックグラウンド処理が多く存在する。例えば、コンパクション、パトロールリフレッシュ、及びウェアレべリングの各処理が、バックグラウンド処理に該当する。コンパクションとは、NANDフラッシュメモリ11のメモリ領域の効率利用のために、隙間ができた複数のブロックつまり穴あき状態の複数のブロックから別ブロックに有効データをまとめて移動する処理である。NANDコントローラ12は、コンパクションを実行するコンパクション部図示せずを備えている。パトロールリフレッシュは、NANDフラッシュメモリ11に格納されたデータが長時間放置されることに起因するデータ化けビット化けを検査するために、NANDフラッシュメモリ11から論理ブロック単位にデータを定期的に読む処理を含む。パトロールリフレッシュは更に、データ化けが一定数を超えた論理ブロックを書き直す処理を含む。つまりパトロールリフレッシュは、NANDフラッシュメモリ11のデータ保持力dataretentionが比較的弱いことに起因するデータ化け対策のために実行される。NANDコントローラ12は、パトロールリフレッシュを実行するパトロールリフレッシュ部図示せずを備えている。ウェアレべリングとは、メモリ装置10の延命のために、全ブロックの疲弊度消去回数を平準化するようにブロック間のデータ移動を行う処理である。書き込み制御部23は、並列書き込み検出部231と、パリティチャネル管理部232と、パリティチャネル決定部233と、コマンドリスト生成部234と、コマンドリスト投入部235とから構成される。ブロック管理部24は、論理ブロック毎に、当該論理ブロックに割り当てられている物理ブロック群を管理する。以下、書き込み制御部23による、論理ブロック単位で且つ論理ページ単位で行われる、パリティチャネル決定を含む書き込みの制御の典型的な手順について、図2のフローチャートを参照して説明する。並列書き込み検出部231は、コンパクション部、或いはパトロールリフレッシュ部等から、論理ブロック内の論理ページをパリティチャネルを含む16チャネル並列に書き込むことを指示する並列書き込みコマンドの発行を検出する。つまり並列書き込み検出部231は、論理ブロック単位の書き込みにおける論理ページ単位の書き込みを検出するステップ201。並列書き込み検出部231は、並列書き込みコマンドの発行論理ページ単位の書き込みを検出した場合、その旨をパリティチャネル決定部233に通知する。パリティチャネル管理部232は、論理ブロック毎に、当該論理ブロックの既に実行済みのページ単位の書き込みにおけるパリティチャネル決定設定の状況つまり、過去のパリティチャネル決定の状況を管理する。本実施形態では、論理ブロック毎の過去のパリティチャネル決定の状況として、前回当該論理ブロックのページより詳細には、チャネル間パリティデータを含むページのデータが16チャネルを介して並列に書き込まれる際に決定されたパリティチャネル番号が用いられる。論理ブロック毎のパリティチャネル番号は、当該論理ブロックに対応付けて、パリティチャネル管理部232より詳細には、DRAMのようなメモリ内の、パリティチャネル管理部232に割り当てられている領域に保持される。そこでパリティチャネル決定部233は、並列書き込み検出部231からの通知を受けて、パリティチャネル管理部232より、並列書き込みコマンドで指定された論理ページつまり書き込まれるべき論理ページpを含む論理ブロックに対応付けられている前回のパリティチャネル番号過去のパリティチャネル決定状況を取得するステップ202。前回のパリティチャネル番号は、論理ページpに先行する論理ページp-1を書き込む際に決定されたパリティチャネルを示す。パリティチャネル決定部233は、取得されたパリティチャネル番号及び所定の規則パリティチャネル決定手法に基づいて、新たに設定されるべきパリティチャネル番号を決定するステップ203。但し、論理ページpが論理ページ0p=0の場合、パリティチャネル番号は予め定められた初期パリティチャネル番号、例えば0に決定されるものとする。パリティチャネル決定部233によるパリティチャネル番号の決定について、図3を参照して説明する。図3は、本実施形態で適用される論理ブロックの構成とパリティチャネルとの関係の一例を示す図である。本実施形態で適用される論理ブロックは、図3に示すように、ページ0~63の64ページ論理ページから構成される。各ページは、16チャネルから構成される。本実施形態では、論理ブロックのページ毎に、16チャネルのうちの1チャネルがパリティチャネル図3においてハッチングが施されているチャネルに割り当てられる。ここで、64ページのうち、チャネル0,1,...,15がそれぞれパリティチャネルに割り当てられるページの数は、いずれも4である。つまり本実施形態では、1論理ブロックを構成する64ページに、パリティチャネルが特定のチャネルに偏ることなく均等に割り当てられる。このような、1論理ブロックを構成する64ページにページ単位でパリティチャネルを均等に割り当てるための手法は、種々適用可能である。なお、図3では省略されているが、各ページは、64クラスタから構成される。本実施形態では、NANDフラッシュメモリ11に対して、1チャネルを介して4クラスタを同時に書き込むことが可能である。以下、1論理ブロックを構成する64ページにページ単位でパリティチャネルを均等に割り当てるための幾つかの手法について説明する。第1は、論理ブロックの書き込みがページ単位で行われる場合に、図3の例のように、当該論理ブロックを構成する64ページに先頭ページページ0から順に全チャネルを通してラウンドロビン方式でパリティチャネルを割り当てる手法である。第1の手法によれば、ページp-1p-1=0,1,...,62のチャネルcc=0,1,...,15にパリティチャネルが割り当てられた場合、次のページpp=1,2,...,63では、チャネルcの次のチャネルc’c’=1,...,15,0にパリティチャネルが割り当てられる。ここで、チャネルcのチャネル番号が0,1,...または14の場合、次のチャネルc’のチャネル番号はそれぞれ1,2,...または15である。また、チャネルcが1516進表現でFの場合、次のチャネルc’のチャネル番号は0である。本実施形態では、この第1の手法が適用される。第2は、連続する2ページ、或いは4ページ毎に、パリティチャネルを順次ずらす手法である。第3は、64ページのそれぞれに、ランダムにパリティチャネルを割り当てる手法である。ここで、対応する論理ブロックの前述した過去のパリティチャネル決定設定の状況に基づいて、ランダムにパリティチャネルを割り当てるとよい。このようにすると、ランダムな割り当てでありながら、64ページのうち、チャネル0,1,...,15にそれぞれパリティチャネルが割り当てられるページの数を、いずれも4とすることができる。パリティチャネル決定部233によって決定されたパリティチャネル番号は、パリティチャネル管理部232に通知される。パリティチャネル管理部232は、並列書き込みコマンドで指定された論理ブロックに対応付けて現在保持しているパリティチャネル番号を、通知されたパリティチャネル番号に更新するステップ204。このように本実施形態では、パリティチャネル決定部233によって決定されたパリティチャネル番号が、パリティチャネル管理部232によって、論理ブロック毎に保持管理される。これにより、次のような効果を得ることができる。第1の論理ブロックの書き込みが、メモリ装置10において自律的に行われているものとする。つまり第1の論理ブロックの書き込みが、バックグラウンド処理で行われているものとする。そして、第1の論理ブロックのページpの書き込みの途中で、ホストからメモリ装置10のNANDコントローラ12に第2の論理ブロックの書き込みユーザデータ書き込みが要求されたものとする。するとNANDコントローラ12は、第1の論理ブロックの書き込みが未完了であっても、ページpの書き込みが完了した時点で、第2の論理ブロックの書き込みに切り替える。NANDコントローラ12は、第2の論理ブロックの書き込みが完了した後に、第1の論理ブロックの書き込みをページp1から再開する。このときパリティチャネル管理部232は、第1の論理ブロックに対応した過去のパリティチャネル決定の状況として、第1の論理ブロックに対応付けられたパリティチャネル番号を保持している。第1の論理ブロックに対応付けられたパリティチャネル番号は、第1の論理ブロックの書き込みが中断される直前のページpの書き込みに時に決定されたものである。このように、論理ブロック別にパリティチャネルを管理する機構を更に具備することにより、パリティチャネル決定部233は、再開された第1の論理ブロックのページp1の書き込みに際し、当該ページp1のパリティチャネルを、先行するページpのパリティチャネルのパリティチャネル番号に基づいて決定することができる。パリティチャネル決定部233によって決定されたパリティチャネル番号は、ブロック管理部24にも通知される。ブロック管理部24は、論理ブロック毎に、当該論理ブロックに割り当てられている物理ブロック群32の物理ブロックを、ブロック管理テーブル図示せずにより管理する。ブロック管理テーブルは、ブロック管理部24より詳細には、DRAMのようなメモリ内の、ブロック管理部24に割り当てられている領域に保持される。本実施形態では、ブロック管理部24は、物理ブロックに対応するページ論理ページ0~63のチャネル毎に、パリティチャネルであるかを、ブロック管理テーブルにより管理する。コマンドリスト生成部234は、パリティチャネル決定部233によって決定されたパリティチャネル番号を持つパリティチャネルを除く15チャネルを介して並列に対応する論理ページを書き込むことを指示するためのライトコマンド群のリストコマンドリストを生成するステップ205。コマンドリスト生成部234は、生成されたコマンドリストをコマンドリスト投入部235に渡す。コマンドリスト生成部234によって生成されたコマンドリスト中のライトコマンド群の各々は、書き込まれるべきクラスタを指定する物理アドレスを含む。このライトコマンド群の生成のために、コマンドリスト生成部33は、書き込まれるべきクラスタを指定する論理アドレスを物理アドレスに変換する。図4は、本実施形態で適用される論理アドレス及び物理アドレスのフォーマットの例を示す。論理アドレスは、対応するクラスタが属する論理ブロックの論理ブロックIDと、ページ番号、プレーン番号、チャネル番号及びクラスタ番号とから構成される。論理アドレスは、メモリ装置10にNANDフラッシュメモリ11が用いられている本実施形態では、論理NANDクラスタアドレスとも呼ばれる。物理アドレスは、対応するクラスタが属する物理ブロックを識別するための物理ブロックIDと、プレーン番号、ページ番号、クラスタ番号及びセクタ番号とから構成される。この物理アドレスは、物理NANDクラスタアドレスとも呼ばれる。論理アドレスから物理アドレスへの変換には、周知の論理-物理アドレス変換テーブル以下、論物変換テーブルと称するが用いられる。論物変換テーブルは、図示せぬテーブル管理部によって保持管理されている。コマンドリスト投入部235は、コマンドリスト生成部234によって生成されたコマンドリストを受け取ると、当該コマンドリスト中のライトコマンド群を同時にNANDインタフェース21に投入する。NANDインタフェース21に投入されたライトコマンド群は、当該NANDインタフェース21内のコマンドキュー図示せずに格納される。NANDインタフェース21は、コマンドキューから、1論理ページパリティチャネルを除く15チャネルに対応するライトコマンド群を取り出す。NANDインタフェース21は、取り出されたライトコマンド群の示す各チャネルの書き込みデータに基づいて、パリティチャネルに書かれるべきチャネル間パリティデータを生成する。NANDインタフェース21は、取り出されたライトコマンド群と生成されたチャネル間パリティデータとに基づいて、当該チャネル間パリティデータを含む書き込みデータを16チャネル並列にNANDフラッシュメモリ11に書き込む。さて、コマンドリスト投入部235によって1論理ページに対応するライトコマンド群がNANDインタフェース21に投入されるとステップ206、並列書き込み検出部231は再びステップ201を実行する。このようにして、ステップ201~206が1論理ブロックの全ページ0~63について繰り返されることにより、当該全ページ0~63がNANDフラッシュメモリ11に書き込まれる。このページ0~63の書き込みでは、ページ0から順に全チャネルを通してラウンドロビン方式でパリティチャネルが割り当てられる。これにより図3に示したように、論理ブロックのページ0~63に、パリティチャネルが特定のチャネルに偏ることなく均等に割り当てられる。このため本実施形態においては、パリティチャネルが均等に割り当てられた論理ブロックからのデータの読み出し例えば、コンパクション、或いはパトロールリフレッシュのためのデータの読み出しにおける並列度を向上することができる。これによりメモリ装置10の読み出し性能も向上する。さて、NANDインタフェース21がNANDフラッシュメモリ11から論理ページ内のデータを読み出した際に、ECC訂正不能なエラーが発生したものとする。この場合、NANDインタフェース21のICP訂正機構210は、エラー箇所を含むチャネルエラーチャネルのデータを、エラーチャネルを除く15チャネルパリティチャネルを含む15チャネルのデータに基づいて訂正する。以上説明した少なくとも1つの実施形態によれば、誤り訂正チャネルパリティチャネルを適用していながら、データ読み出しの並列度を向上できるマルチチャネルを有するメモリ装置及び同装置における誤り訂正チャネル決定を含む書き込み制御方法を提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"