"誘電体セラミックスによって形成された素体と、前記素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、前記内部電極に繋がり、前記素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、前記複数の内部電極を含むコンデンサ領域と、前記複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されており、前記抑制領域の少なくとも一部は前記コンデンサ領域に隣接し、前記抑制領域の厚みは前記複数の内部電極の配置態様に応じて定められるものであって、α/β≦650α=Wen/dWe:電極幅、n:電極積層数、d:電極間距離β=T/WT:抑制領域厚み、W:素体幅を満たすように定められることを特徴とする積層型コンデンサ。前記素体に対する前記コンデンサ領域の位置を示すためのマーキングを、前記素体の外表面に設けたことを特徴とする請求項1に記載の積層型コンデンサ。前記マーキングは、前記一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることを特徴とする請求項2に記載の積層型コンデンサ。前記素体の幅寸法よりも高さ寸法が長くなるように構成されていることを特徴とする請求項3に記載の積層型コンデンサ。前記マーキング用内部電極は、前記外表面の一側面にのみ引き出され、前記マーキングが前記一側面にのみ形成されていることを特徴とする請求項3に記載の積層型コンデンサ。前記素体の幅寸法よりも高さ寸法が長くなるように構成され、前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域の一側にのみ隣接する第二領域とを含み、前記マーキング用内部電極は、前記第二領域側又は前記コンデンサ領域からみて前記第二領域とは反対側における、前記外表面の一側面にのみ引き出されてなることを特徴とする請求項5に記載の積層型コンデンサ。前記抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、前記振動抑制内部電極を前記セラミックス部分が覆って形成され、前記コンデンサ領域に隣接する抑制領域の厚みは前記振動抑制内部電極の配置態様に応じて定められ、α/β ́≦650α=Wen/dWe:電極幅、n:電極積層数、d:電極間距離β ́=T/Wpp:振動抑制用内部電極寄与係数、T:抑制領域厚み、W:素体幅を満たすように定められることを特徴とする請求項1に記載の積層型コンデンサ。前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、前記振動抑制内部電極は、前記第一領域において前記内部電極の外側に形成されていることを特徴とする請求項7に記載の積層型コンデンサ。前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、前記振動抑制内部電極は、前記第二領域において、前記内部電極と同じ方向に積層されて形成されていることを特徴とする請求項7に記載の積層型コンデンサ。前記第二領域は、前記第一領域の一側にのみ隣接するように形成されてなることを特徴とする請求項8又は9に記載の積層型コンデンサ。前記振動抑制内部電極が少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることを特徴とする請求項7に記載の積層型コンデンサ。上記特許文献2に記載されているように材料的なアプローチによって電歪振動の防止を図ることは、そもそも電歪振動の原因が積層型コンデンサを強誘電体セラミック材料で形成することに起因するものであるから、一つの有効な手段であるといえる。しかしながら、積層型コンデンサを構成する材料が限定されることにも繋がるため、他の材料を用いてコンデンサ本来の性能を高めるといったことがし難くなるおそれがある。一方、上記特許文献3に記載されているような構造的なアプローチでは、材料的なアプローチに比較して、積層型コンデンサを構成する材料が限定されることがない。しかしながら、上述したような第三内部電極を含む構成が必須のものとなるため、構造的な制約を受けることになる。このような構造的な制約を負うことから、汎用的な構造の積層型コンデンサに対する電歪振動の抑制には有効に寄与しないものとなっている。本発明はこのような課題に鑑みてなされたものであり、その目的は、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することにある。上記課題を解決するために本発明に係る積層型コンデンサは、誘電体セラミックスによって形成された素体と、素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、内部電極に繋がり、素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、複数の内部電極を含むコンデンサ領域と、複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されている。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の厚みは複数の内部電極の配置態様に応じて定められるものであって、α/β≦650α=Wen/dWe:電極幅、n:電極積層数、d:電極間距離β=T/WT:抑制領域厚み、W:素体幅を満たすように定められる。本発明によれば、コンデンサ領域に隣接する抑制領域を形成することで、コンデンサ領域に含まれる複数の内部電極によって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚みは複数の内部電極の配置態様に応じて定められるので、任意に設計されたコンデンサ領域に対応するように抑制領域を形成することができる。従って、積層型コンデンサを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域を含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサを提供することができる。また本発明に係る積層型コンデンサでは、素体に対するコンデンサ領域の位置を示すためのマーキングを、素体の外表面に設けることも好ましい。この好ましい態様では、素体に対するコンデンサ領域の位置を示すマーキングを、素体の外表面に設けているので、コンデンサ領域の位置を確実に認識することができる。従って、抑制領域とコンデンサ領域との関係から、電歪振動が伝達しにくい配置態様を選択することができる。また本発明に係る積層型コンデンサでは、マーキングは、一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることも好ましい。この好ましい態様では、マーキング用内部電極を引き出すことでマーキングを形成しているので、例えば素体の上下面にマーキングが形成されていれば垂直電極タイプであることが認識でき、例えば素体の側面にマーキングが形成されていれば水平電極タイプであることが認識できる。従って、コンデンサ領域の態様をより的確に把握することができ、電歪振動が伝達しにくい配置態様を選択することができる。また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成されていることも好ましい。この好ましい態様では、素体の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域からみた実装面側の厚みを充分に確保することができる。従って、コンデンサ領域に対して実装面側に抑制領域を配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。また本発明に係る積層型コンデンサでは、マーキング用内部電極は、外表面の一側面にのみ引き出され、マーキングが一側面にのみ形成されていることも好ましい。この好ましい態様では、マーキングが一側面にのみ形成されているので、その一側面に対する相対的な位置関係を把握することで、内部電極が積層されている方向や、実装方向を判別することができる。また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成され、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域の一側にのみ隣接する第二領域とを含み、マーキング用内部電極は、第二領域側又はコンデンサ領域からみて第二領域とは反対側における、外表面の一側面にのみ引き出されてなることも好ましい。この好ましい態様では、マーキング用内部電極を第二領域側又はコンデンサ領域からみて第二領域とは反対側においてのみ素体の外表面に引き出してマーキングを形成しているので、内部電極が垂直となる垂直となる構造であることが認識できる上に、マーキングが形成された面と対向する積層体主面側に形成された第二領域を実装面側に確実に配置することができ、コンデンサ領域から発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。また本発明に係る積層型コンデンサでは、抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、振動抑制内部電極を前記セラミックス部分が覆って形成され、コンデンサ領域に隣接する抑制領域の厚みは振動抑制内部電極の配置態様に応じて定められ、α/β ́≦650α=Wen/dWe:電極幅、n:電極積層数、d:電極間距離β ́=T/Wpp:振動抑制内部電極寄与係数、T:抑制領域厚み、W:素体幅を満たすように定められることも好ましい。この好ましい態様では、抑制領域の厚みを定めるにあたって、振動抑制内部電極が電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第一領域において内部電極の外側に形成されていることも好ましい。この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に形成しているので、電歪振動の発生源であるコンデンサ領域の近くである第一領域でその振動を抑制することができる。また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第二領域において、内部電極と同じ方向に積層されて形成されていることも好ましい。この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に隣接する第二領域に、内部電極を同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。また本発明に係る積層型コンデンサでは、第二領域は、第一領域の一側にのみ隣接するように形成されてなることも好ましい。この好ましい態様では、第二領域を第一領域の一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。また本発明に係る積層型コンデンサでは、振動抑制内部電極が少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることも好ましい。この好ましい態様では、一対の振動抑制内部電極に起因する電歪振動方向と、主電極となる内部電極に起因する電歪振動方向とを交差させることができるので、電歪振動をより緩和できる。本発明によれば、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することができる。以下、添付図面を参照しながら本発明の実施の形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。本発明の第1実施形態に係る積層型コンデンサについて図1を参照しながら説明する。図1は、本発明の第1実施形態に係る積層型コンデンサCDの外観を模式的に示す斜視図である。積層型コンデンサCDは、積層体2と、一対の端子電極3A及び端子電極3Bとを備えている。積層体2は、略直方体形状をなしており、第1主面2a,第2主面2b,第1側面2c,第2側面2d,第1端面2e図1には明示しない,及び第2端面2f図1には明示しないを有している。第2主面2bは、第1主面2aの裏面に相当する外面である。第2側面2dは、第1側面2cの裏面に相当する外面である。第1側面2c及び第2側面2dは、第1主面2aと第2主面2bとを繋ぐ外面である。第1側面2cは、第1主面2aの一辺と第2主面2bの一辺とを繋ぎ、第2側面2dは、第1主面2aの一辺に対向する他辺と第2主面2bの一辺に対向する他辺とを繋いでいる。従って、第1主面2a,第2主面2b,第1側面2c,及び第2側面2dのみに着目すれば、角型筒状を形成している。図1に明示しない第1端面2e図2参照は、この角形筒の底部に相当する一端に配置され、同様に図1に明示しない第2端面2f図2参照は、第1端面2eに対向するように角型筒の他端に配置されている。換言すれば、積層体2は、略直方体形状を呈しており、その外表面として、互いに対向する第1主面2a及び第2主面2bと、互いに対向する第1側面2c及び第2側面2dと、互いに対向する第1端面2e及び第2端面2fとを有している。第1端面2e及び第2端面2fは、第1主面2a及び第2主面2b間を連結するように第1主面2a及び第2主面2bの短辺方向に伸びている。第1側面2c及び第2側面2dは、第1主面2a及び第2主面2b間を連結するように第1主面2a及び第2主面2bの長辺方向に伸びている。端子電極3A及び端子電極3Bは、積層体2の外面に形成されている。より具体的には、端子電極3Aは、積層体2における第1端面2eから、第1主面2a及び第2主面2b並びに第1側面2c及び第2側面2dに回り込むように形成され、第1端面2eに露出した内部電極4aを覆うように、物理的かつ電気的に接続されている。また、端子電極3Bは、積層体2における第2端面2fから、第1主面2a及び第2主面2b並びに第1側面2c及び第2側面2dに回り込むように形成され、第2端面2fに露出した内部電極4bを覆うように、物理的かつ電気的に接続されている。そして、本実施形態の積層体2では、主面2a、2bの短辺方向y軸方向となる幅寸法に比べて、主面と略垂直方向z軸方向となる高さ寸法のほうが大きい形状となっている。図1においては、互いに直交するx軸,y軸,及びz軸を説明の便宜上設定している。x軸は、端子電極3Aから端子電極3Bに向かう方向に設定されている。y軸は、第1側面2cから第2側面2dに向かう方向に設定されている。z軸は、第2主面2bから第1主面2aに向かう方向に設定されている。他の図においても、このx軸,y軸,z軸を設定している。図2に、積層型コンデンサCDから、端子電極3A及び端子電極3Bを取り除いた状態を示す。図2に示すように、積層体2は、第1主面2a,第2主面2b,第1側面2c,第2側面2d,第1端面2e,及び第2端面2fを有している。積層体2は、複数の内部電極4を有している。積層体2は更に、マーキング用内部電極5を有している。積層体2は、内部電極4及びマーキング用内部電極5が形成された複数のセラミックグリーンシートを積層方向LDに沿って積み重ね、焼成することで形成されている。図3に、積層体2の内部電極4及びマーキング用内部電極5の配置状態を示す。図3のAは、端子電極3Aに繋がる内部電極4a4が形成された層を示し、図3のBは、端子電極3Bに繋がる内部電極4b4が形成された層を示している。図3のAに示すように、セラミック層21aに、内部電極4a4及びマーキング用内部電極5が形成されている。図3のBに示すように、セラミック層21bに、内部電極4b4及びマーキング用内部電極5が形成されている。積層体2は、セラミック層21aとセラミック層21bとを交互に積み重ねて形成されている。焼成されてセラミック層21a及びセラミック層21bとなるセラミックグリーンシートは、誘電体セラミックグリーンシートである。セラミックグリーンシートの厚みは、例えば10~35μm程度である。内部電極4及びマーキング用内部電極5は、例えば銀またはニッケルを主成分とした導体ペーストを、セラミックグリーンシートにスクリーン印刷して形成される。セラミック層21aとセラミック層21bとを交互に積み重ねて形成されている積層体2図2参照に対して、内部電極4a図3参照に繋がるように端子電極3Bが形成され、内部電極4b図3参照に繋がるように端子電極3Aが形成される。端子電極3A,3Bは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。更に、マーキング用内部電極5図2及び図3参照に繋がるように、第1主面2aにめっきによってマーキング20図1参照が形成されている。このマーキング20は、上下方向z軸方向に対して方向性を持っている積層型コンデンサCDの、上下を識別するために形成されるものである。本実施形態の積層型コンデンサCDでは、第2主面2bよりも第1主面2a側に内部電極4が近接配置されている。そして積層型コンデンサCDは、第2主面2bを回路基板の被実装面に実装する実装面とすることで、内部電極4を実装面から引き離し、内部電極4において発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング20は、このように方向性を持った積層型コンデンサCDを適切に実装するために利用されるものである。内部電極4において発生する電歪振動を減衰させるための構成について、図4を参照しながら説明する。図4は、図2のI-I断面を示す断面図である。図4に示すように、積層体2は、内部電極4a,4bを含むコンデンサ領域CAと、第一抑制領域EA第一領域、抑制領域と、第二抑制領域DA第二領域、抑制領域とを有している。積層体2の素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域CAを囲む第一抑制領域EAと、第一抑制領域EAの一側DEにのみ隣接する第二抑制領域DAとを含むように構成されている。本実施形態では、マーキング用内部電極5は、コンデンサ領域CAからみて第二抑制領域DAとは反対側における、第1主面2aにのみ引き出されている。マーキング用内部電極5をコンデンサ領域CAからみて第二抑制領域DAとは反対側においてのみ積層体2素体の第1主面2aに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域DAを実装面側に確実に配置することができ、コンデンサ領域CAから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極5が第1主面2a側に形成されているので、端子電極3A、3Bを形成した後であっても、マーキング面である第1主面2aと対向する積層体の第2主面2b側に第二抑制領域DAが形成されていることが認識でき、第2主面2bを実装面とすればよいことがわかる。マーキング用内部電極5は、第二抑制領域DA側に引き出されることも好ましい態様である。第二抑制領域DA側にマーキング用内部電極5を引き出す場合の例を、図5及び図6を参照しながら説明する。図5は、第二抑制領域DA側にマーキング用内部電極5を引き出す積層体2Lの内部電極4及びマーキング用内部電極5の配置状態を示している。図5のAは、端子電極3Bに繋がる内部電極4a4が形成された層を示し、図5のBは、端子電極3Aに繋がる内部電極4b4が形成された層を示している。図6は、図2のI-I断面を示す断面図であって、第二抑制領域DA側にマーキング用内部電極5を引き出す積層体2Lの断面図である。図5及び図6に示すように、マーキング用内部電極5を第二抑制領域DA側においてのみ積層体2L素体の第2主面2bに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域DAを実装面側に確実に配置することができ、コンデンサ領域CAから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極5が第2主面2b側に形成されているので、端子電極3A、3Bを形成した後であっても、マーキング面である積層体の第2主面2b寄りに第二抑制領域DAが形成されていることを認識できるので、第2主面2bを実装面とすればよいことがわかる。上述したように本実施形態に係る積層型コンデンサCDは、誘電体セラミックスによって形成された積層体2,2L素体と、積層体2,2L素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極44a,4bと、内部電極44a,4bに繋がり、積層体2,2L素体の外表面に一対形成される端子電極3A,3Bと、を備える。積層型コンデンサCDは、複数の内部電極44a,4bを含むコンデンサ領域CAと、複数の内部電極44a,4bによって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域である第一抑制領域EA及び第二抑制領域DAとが形成されている。抑制領域の少なくとも一部である第一抑制領域EAはコンデンサ領域CAに隣接し、抑制領域の厚み、特に第二抑制領域DAの厚みは複数の内部電極44a,4bの配置態様に応じて定められる。このように、コンデンサ領域CAに隣接する第一抑制領域EAを形成することで、コンデンサ領域CAに含まれる複数の内部電極44a,4bによって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の一部である第一抑制領域EAはコンデンサ領域CAに隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚み、特に第二抑制領域DAの厚みは複数の内部電極44a,4bの配置態様に応じて定められるので、任意に設計されたコンデンサ領域CAに対応するように抑制領域を形成することができる。従って、積層型コンデンサCDを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域CAを含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサCDを提供することができる。また本実施形態では、積層体2,2L素体に対するコンデンサ領域CAの位置を示すためのマーキング20を、積層体2,2L素体の第1主面2a又は第2主面2bに設けている。このように、積層体2,2L素体に対するコンデンサ領域CAの位置を示すマーキング20を、第1主面2a又は第2主面2bに設けているので、コンデンサ領域CAの位置を確実に認識することができる。従って、第二抑制領域DAとコンデンサ領域CAとの関係から、電歪振動が伝達しにくい配置態様を選択することができる。また本実施形態では、積層体2,2L素体の幅寸法よりも高さ寸法が長くなるように構成されている。このように、積層体2,2L素体の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域CAからみた実装面側第2主面2b側の厚みを充分に確保することができる。従って、コンデンサ領域CAに対して実装面側に、抑制領域である第二抑制領域DAを配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。また本実施形態では、マーキング用内部電極5は、外表面の一表面にのみ引き出され、マーキング20が一表面にのみ形成されている。このように、マーキング20が一表面にのみ形成されているので、その一表面に対する相対的な位置関係を把握することで、内部電極44a,4bが積層されている方向や、実装方向を判別することができる。例えば、図1に示すようにマーキング20を、実装面である第2主面2bとは反対側の第1主面2aに形成しているので、マーキング20を上に向けて実装するように方向を判別することができる。また本実施形態では、マーキング20は、一対の端子電極3A,3Bが形成されない第1主面2a,2bに、マーキング用内部電極5を引き出すことで形成されている。y軸方向の幅寸法に比べてz軸方向の高さ寸法のほうが大きい積層体の場合、本実施形態のようにマーキング20が、積層体の主面2a、2bのいずれかに形成されていれば、垂直電極構造であることを認識できる。一方、マーキングが積層体の側面2c、2dに形成されていれば、水平電極構造であることを認識できる。つぎに、この水平電極タイプを第2実施形態として説明する。本発明の第2実施形態に係る積層型コンデンサについて図7を参照しながら説明する。図7は、本発明の第2実施形態に係る積層型コンデンサCD2の外観を模式的に示す斜視図である。積層型コンデンサCD2は、積層体2Mと、一対の端子電極3A及び端子電極3Bとを備えている。積層体2Mは、略直方体形状をなしており、第1主面2a,第2主面2b,第1側面2c,第2側面2d,第1端面2e図1には明示しない,及び第2端面2f図1には明示しないを有している。端子電極3A及び端子電極3Bは、積層体2Mの外面に形成されている。より具体的には、端子電極3Aは、図7に明示しない第1端面2eを覆うように形成され、端子電極3Bは、図7に明示しない第2端面2fを覆うように形成されている。図8に、積層型コンデンサCD2から、端子電極3A及び端子電極3Bを取り除いた状態を示す。図8に示すように、積層体2Mは、第1主面2a,第2主面2b,第1側面2c,第2側面2d,第1端面2e,及び第2端面2fを有している。積層体2Mは、複数の内部電極4Mを有している。積層体2Mは更に、マーキング用内部電極5Mを有している。積層体2Mは、内部電極4M及びマーキング用内部電極5Mが形成された複数のセラミックグリーンシートを積層方向LDに沿って積み重ね、焼成することで形成されている。図9に、積層体2Mの内部電極4M及びマーキング用内部電極5Mの配置状態を示す。図9のAは、端子電極3Bに繋がる内部電極4Ma4Mが形成された層を示し、図9のBは、端子電極3Aに繋がる内部電極4Mb4Mが形成された層を示している。図9のAに示すように、セラミック層21aMに、内部電極4Ma4M及びマーキング用内部電極5Mが形成されている。図9のBに示すように、セラミック層21bMに、内部電極4Mb4及びマーキング用内部電極5Mが形成されている。積層体2Mは、セラミック層21aMとセラミック層21bMとを交互に積み重ねて形成されている。セラミック層21aMとセラミック層21bMとを交互に積み重ねて形成されている積層体2M図8参照に対して、内部電極4Ma図9参照に繋がるように端子電極3Bが形成され、内部電極4Mb図6参照に繋がるように端子電極3Aが形成される。端子電極3A,3Bは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。更に、マーキング用内部電極5M図8及び図9参照に繋がるように、第1側面2c及び第2側面2dにめっきによってマーキング20M図1参照が形成されている。このマーキング20Mは、上下方向z軸方向に対して方向性を持っている積層型コンデンサCD2の、上下を識別するために形成されるものである。本実施形態の積層型コンデンサCD2では、第2主面2bよりも第1主面2a寄りに内部電極4Mが近接配置されている。そして積層型コンデンサCD2は、第2主面2bを回路基板の被実装面に実装する実装面とすることで、内部電極4Mを実装面から引き離し、内部電極4Mにおいて発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング20Mは、このように方向性を持った積層型コンデンサCD2を適切に実装するために利用されるものである。内部電極4Mにおいて発生する電歪振動を減衰させるための構成について、図10を参照しながら説明する。図10は、図8のII-II断面を示す断面図である。図10に示すように、積層体2Mは、内部電極4Ma,4Mbを含むコンデンサ領域CAと、第一抑制領域EA第一領域、抑制領域と、第二抑制領域DA第二領域、抑制領域とを有している。積層体2Mの素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域CAを囲む第一抑制領域EAと、第一抑制領域EAの一側DEにのみ隣接する第二抑制領域DAとを含むように構成されている。本実施形態では、マーキング用内部電極5Mは、コンデンサ領域CAからみて第二抑制領域DAとは異なる側における、第1側面2c及び第2側面2dにのみ引き出されている。マーキング用内部電極5Mをコンデンサ領域CAからみて第二抑制領域DAとは異なる側においてのみ積層体2M素体の第1側面2c及び第2側面2dに引き出してマーキングを形成している。マーキング20Mが第1主面2a寄りの第1側面2c及び第2側面2dに形成されているので、端子電極3A、3Bを形成した後であっても、第2主面2b側に第二抑制領域が形成されていることを認識でき、第2主面2bを実装面とすればよいことがわかる。また、本実施形態のように、y軸方向幅寸法に比べてz軸方向の高さ寸法のほうが大きい積層体の場合、マーキングが積層体の第1側面2c及び第2側面2dに形成されているので、水平電極構造であることを認識できる。上述した第1実施形態及び第2実施形態では、第一抑制領域EA及び第二抑制領域DAには、マーキング用内部電極5,5Mを配置しているけれども、電歪振動を抑制するためにより寄与する振動抑制内部電極を配置することも好ましいものである。特に第二抑制領域DAに振動抑制内部電極を配置することは、電歪振動を実装面側である第2主面2b側に伝搬させないために有効な手段である。図11に、第二抑制領域DAに配置可能な振動抑制内部電極のパターン例を示す。図11のAに示す例では、セラミック層21Nに対して、格子状に形成された振動抑制内部電極61を配置している。図11のBに示す例では、セラミック層21Pに対して、縞状に形成された振動抑制内部電極62を配置している。図11のA及びBに示す例では、端子電極3A,3Bには繋がれない振動抑制内部電極を説明したけれども、端子電極3A,3Bに振動抑制内部電極を繋ぐ態様も好ましいものである。図11のCに示す例では、同一のセラミック層21Rに対して、互いに異極性である端子電極3Bに繋がる振動抑制内部電極63aと、端子電極3Aに繋がる振動抑制内部電極63bとを配置している。このように、振動抑制内部電極63a,63bが少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極63a,63bは、互いに異極性となる端子電極3A,3Bにそれぞれ接続されていることは好ましい態様である。このように構成することで、一対の振動抑制内部電極63a,63bに起因する電歪振動方向と、主電極となる内部電極4aと4b、もしくは、4Maと4Mbなどに起因する電歪振動方向とが略90度交差するので、電歪振動を緩和できる。また、第二抑制領域DAは、セラミックス部分と金属製で板状の振動抑制内部電極61,62,63a,63bとによって構成することで、振動抑制内部電極61,62,63a,63bをセラミックス部分が覆って形成され、コンデンサ領域CAに隣接する第二抑制領域DAの厚みは複数の振動抑制内部電極61,62,63a,63bの配置態様に応じて定めることができる。この好ましい態様では、第二抑制領域DAの厚みを定めるにあたって、振動抑制内部電極61,62,63a,63bが電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。また、振動抑制内部電極61,62,63a,63bは、第二抑制領域DAにおいて、内部電極4と同じ方向に積層されて形成されている。このように、振動抑制内部電極61,62,63a,63bを、コンデンサ領域CAを囲む第一抑制領域EAに隣接する第二抑制領域DAに、内部電極4と同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。また、第二抑制領域DAが、第一抑制領域EAの一側にのみ隣接するように形成されてなることは好ましい態様である。このように、第二抑制領域DAを第一抑制領域EAの一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。また、振動抑制内部電極は、第一抑制領域EAにおいて内部電極4の外側に形成されていることも好ましいものである。振動抑制内部電極を、コンデンサ領域CAを囲む第一抑制領域EAに形成することで、電歪振動の発生源であるコンデンサ領域CAの近くである第一抑制領域EAでその振動を抑制することができる。このような配置の例としては、マーキング用内部電極5,5Mを振動抑制内部電極として第1抑制領域EAに配置することが考えられる。続いて、第2抑制領域DAの厚みが複数の内部電極の配置態様に応じて定められることの詳細について説明する。説明の理解を容易にするため、第2実施形態の積層体2Mについて図12及び図13を参照しながら説明する。図12は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。図13は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。図12に示すように、積層体2M素体の高さをHとし、幅をWとし、奥行きをLとしている。また、第2抑制領域DAの厚みをTとし、内部電極4Mの幅をWeとしている。更に、図13に示すように、内部電極4Mの電極間距離をdとし、内部電極4Mの積層数をnとしている。これらに基づいて、第2抑制領域DAの厚みTは、次の式1、式2、式3で特定される関係を満たすように定められる。α/β≦6501α=Wen/d2β=T/W3電歪振動が大きくなるパラメータとして、Weとnとdとからなるαを見出し、電歪振動が小さくなるパラメータとして、TとWとからなるβを見出した。そして、検証の結果、α/βを650以下とすることで、音圧が10dB以下とできることを見出した。この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表1に示す実施例1~13及び比較例1~8を作成し、それぞれについて発生する音鳴きを測定した。表1に示すように、α/β≦650であれば、音鳴きの音圧が10dB以下となるので、電歪振動が抑制され、結果として音鳴きも抑制される。更に、第2抑制領域DAに振動抑制内部電極を配置した場合には、その寄与分を振動抑制内部電極寄与係数pとし、次の式4、式5、式6で特定される関係を満たすように第2抑制領域DAの厚みTが定められる。α/β ́≦6504α=Wen/d5β ́=T/Wp6換言すれば、振動抑制内部電極の効果を見込まない状態でα/βが650を超えるような場合であっても、第2抑制領域DAに振動抑制内部電極を配置することで、電歪振動を有意に抑制できる。この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表2に示す実施例14~16及び比較例9~12を作成し、それぞれについて発生する音鳴きを測定した。表2に示す電極被覆率Aは、図11のA~Cに例示した各層ごとの、層面積各層における図12のL相当寸法×図12のW相当寸法に対する電極面積の比率である。また、表2に示す電極層数Bは、図11のA~Cに例示した各層の積層数である。電極被覆率Aと電極層数Bとをかけ合わせたABに着目すると、ABが4好ましくは5を超えていれば、振動抑制内部電極の効果を見込まない状態でのα/βが650を超えた720となっていても、電歪振動を有意に抑制することができる。上述したように、βは電歪振動が小さくなるパラメータであるので、振動抑制内部電極寄与係数pとしては、p=720/650=1.108とすることで、電歪振動を抑制する方向に補正するものである。上述したように第2抑制領域DAに振動抑制内部電極を配置すれば、電歪振動を有意に抑制できるものであるから、振動抑制内部電極の効果を見込まない状態でのα/βが650を超えない場合には、より電歪振動を抑制できる。そこで、振動抑制内部電極の効果を見込まない状態でのα/βが650を超えない場合であって、第2抑制領域DAに振動抑制内部電極を配置した例を表3に示す。表3に示すように、α/βが同じ648であっても、振動抑制内部電極の割合を増加させると、音圧が低減する。実施例17~19と比較例13~14との対比からは、振動抑制内部電極の割合を示すABは、3以上であることが好ましいことが分かる。"