負荷に負荷電流を供給するよう複数の位相レグを制御する制御部を含み、前記制御部は、前記負荷電流を監視して、当該監視した負荷電流に基づいて前記複数の位相レグのうちの幾つかの位相レグを有効化する回路を有し、前記回路は、前記負荷電流の平均値を監視し、さらに、位相が有効化又は無効化されるべきレベルに対応する1つ以上の基準に対して前記負荷電流の平均値を比較し、前記負荷電流の平均値が増加することに応じて有効化される位相レグの数が増加するように、一つ以上の位相レグを選択する1つ以上のヒステリシス比較器を有し、前記制御部は、1つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、集積回路。前記複数の位相レグは、多相同期バックコンバータ用である、請求項1に記載の集積回路。前記制御部は、位相レグが有効化又は無効化されたことに応じて、選択された数の前記有効化された位相レグを再分散する、請求項1または請求項2に記載の集積回路。前記制御部は、前記有効化された位相レグに対してロードバランシングを与えるロードバランシング回路を有する、請求項1から請求項3のいずれか1つに記載の集積回路。前記複数の位相レグは、それぞれ前記負荷電流を示す電流センサを含む、請求項1から請求項4のいずれか1つに記載の集積回路。前記位相レグは、トランジスタを有するドライバを含み、前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項5に記載の集積回路。前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項6に記載の集積回路。前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項7に記載の集積回路。前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項1から請求項8のいずれか1つに記載の集積回路。各位相レグは、印加供給ノードと、インダクタの第1のノードとの間に制御可能に結合されるP型トランジスタを含む、請求項1から請求項9のいずれか1つに記載の集積回路。前記インダクタの第2のノードは、前記負荷に結合される、請求項10に記載の集積回路。負荷に制御可能に結合され、当該負荷に負荷電流を供給する複数の位相レグと、前記負荷電流を監視するよう前記複数の位相レグに結合され、前記監視された負荷電流に基づいて前記負荷に電流を供給するよう関連付けられる位相レグの数を制御する制御部と、を含み、前記制御部は、前記負荷電流を監視し、当該監視された負荷電流に基づいて前記関連付けられる前記位相レグの数を制御するために異なる基準閾値を有し、前記負荷電流と前記基準閾値との比較により、前記負荷電流が増加することに応じて前記関連づけられる前記位相レグの数が増加するように、1つ以上の位相レグを選択する1つ以上の比較器を含み、前記制御部は、1つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、装置。各位相レグは、位相レグ電流を示す電流センサを含む、請求項12に記載の装置。前記電流センサは、前記位相レグ内のドライバとインダクタとの間に配置される、請求項13に記載の装置。前記位相レグは、トランジスタを有するドライバを含み、前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項13または請求項14に記載の装置。前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項15に記載の装置。前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項16に記載の装置。前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項12から請求項17のいずれか1つに記載の装置。各位相レグは、印加供給ノードと、インダクタの第1のノードとの間に制御可能に結合されるP型トランジスタを含む、請求項12から請求項18のいずれか1つに記載の装置。前記インダクタの第2のノードは、前記負荷に結合される、請求項19に記載の装置。請求項1から請求項11のいずれか1つに記載の集積回路と、前記集積回路からの前記負荷電流により駆動するプロセッサと、前記プロセッサをワイヤレスネットワークに通信可能にリンクさせるよう前記プロセッサに結合されるアンテナと、を含むコンピュータシステム。本願に開示する様々な実施形態は、動的に調節可能な多相電圧レギュレータVRを説明する。この多相電圧レギュレータは、高い効率の応答特性を提供することができる。いわゆるバックコンバータといった多相スイッチングレギュレータは、一般的に、以下に限定しないが、マイクロプロセッサ、チップセット、メモリカード、及びグラフィクスアクセラレータを含むコンポーネントに調整されたDC電圧を供給するよう使用される。スイッチング型のレギュレータは、一般的に、少なくとも1つ又はそれ以上のスイッチング及び/又は整流器素子とインダクタを使用して位相レグphaselegを実装し、それにより、切替え可能に制御された電流を、印加電圧源から、調整された電圧ノードを介して負荷へと供給する。負荷がより多くの電流を必要とする場合、1つ以上のスイッチが制御されて、負荷に、スイッチング期間内でより長い持続時間の間、印加電圧源からの電流を供給する。逆に、負荷が少ない電流を必要とする場合、スイッチング期間内で短い持続時間の間、電流が供給される。スイッチング素子におけるスイッチング損失は、軽い負荷では全体の電力損失を左右する傾向があり、一方で、伝導損失は、より大きい負荷に対する電力損失を左右する傾向がある。その結果、電力変換効率は、従来の動作下では、比較的中間の負荷条件に対して最高となり、軽い負荷及びより高い負荷条件に対してはロールオフする傾向がある。多相レギュレータでは、幾つかの位相レグは共通して調整済み電圧ノードに結合され、ノードに位相レグの電流を供給する。個々の位相レグの伝導時間は、1つのスイッチング間隔に亘って一般的に均一に、スタガー状にされstaggered、それにより、出力電圧/電流リップルを最小限にし、また、スイッチングノイズをフィルタリングするために必要な出力キャパシタンスのサイズを減少する。この技術は、一般的に、多相式電力変換と呼ばれる。伝導型の電力損失を減少する目的で、比較的高い負荷電流条件に対して多相コンバータが最適化されることは一般的である。不都合なことに、例えば、コンピューティングプラットホーム上の電子コンポーネントは、低電流アイドルモードで多くの時間を費やす場合があり、これは、非効率的なレギュレータ動作及び望ましくない電力損失をもたらしうる。このような損失は、例えば、電池で動作するプラットホームでは大きくなってしまう。従って、新しいアプローチが所望されうる。図1は、ある実施形態による多相電圧レギュレータVRを一般的に示す。多相電圧レギュレータは、VR制御部102時に、パルス幅変調器PWMとも呼ばれる、ドライバ-フィルタ回路104、及びフィードバック回路106を含み、これらは図示するように結合されて、調整済み電圧供給源VRを負荷110に与える。VR制御部は、ドライバ-フィルタ回路104内の位相レグにパルス幅変調された駆動信号P1:PNを供給する論理及び回路を含む。フィードバック回路は、VRノードと、ドライバ-フィルタ回路104へ/内に結合されてVR制御部102に電圧及び電流フィードバック信号を供給して、それにより、出力電圧VRを調整し、また、異なるように位相がずらされた位相レグを動的に制御して所望の動作効率を維持する。電圧フィードバックは、VRに対応し、電流フィードバック実際には電圧信号を使用して伝えられうるは、負荷110に供給される位相レグ内の電流を示す。VR制御部は、位相レグを制御し、それにより、負荷電流は全てのアクティブな位相レグ又は位相に亘って実質的に均等に分散される。負荷の電流要求に依存して、各位相が所与の負荷電流範囲に亘って好適に効率のよいレベルで動作するよう幾つかの位相が有効にされる。ある実施形態では、VR制御部は、全体の平均負荷電流を監視し、1位相あたりの平均電流が所望の効率のために好適なウィンドウ内に維持されるよう選択数の位相を有効にする。全体の負荷電流要求が増加するに従って位相はアクティブにされ、反対に、負荷電流が下がると、位相はドロップアウトされうる。ある実施形態では、負荷が軽くなるに従って、位相は、一度に1つの位相がドロップされ、最も軽い負荷の動作は単一の位相によりサポートされうる。図2は、ある実施形態に従って多相VRを動的に制御するルーチンを示す。202において、共通の負荷に電流及び調整された電圧を供給するよう複数の位相レグが設けられる。204において、選択された数の位相レグが、異なるように位相がずらされた駆動信号で駆動される。位相の選択数は、負荷に必要な電流量に動的に基づく。図3は、図1のコンバータのある実施形態による、動的な位相制御を有する多相スイッチングDC-DCコンバータ電圧レギュレータ300を示す。コンバータ300は、一般的に、パルス幅変調器PWM即ち、制御部302、ドライバ部312、出力フィルタ部322、電流フィードバック部332、及び電圧フィードバック部342を含み、これらは図示するように結合されて、調整された電圧VRを負荷350に供給する電流フィードバック部及び電圧フィードバック部は、図1のフィードバック回路106に対応しうる。図示する実施形態では、ドライバ部312は、N個のドライバDiを含み、電流フィードバック部332は、N個の電流センサI-Senseiを含み、出力フィルタ部322は、N個のインダクタLi及び1つのコンデンサCを含む。ドライバDiは、電流センサI-Senseiを介してインダクタLiに結合され、N個の位相レグ304iを形成する。位相レグ304iは、図示するように、共通の出力電圧ノードVRに結合されて、電流を調整された負荷350に供給する。本願にて使用するように、用語位相レグとは、1つ以上のインダクタ及び/又はコンデンサと調整された電圧ノードとに結合され、それにより、印加供給源例えば、Vinを当該の1つ以上のインダクタ及び/又はコンデンサを介して調整された負荷に制御可能に結合するドライバ即ち、1つ以上のスイッチング及び/又は整流器素子を指す。位相レグは、以下に限定しないが、バック、同期バック、ブースト、バック-ブースト、又はフライバックコンバータを含む任意の所望のコンバータスキーム用の多相コンバータの1つの位相を実施しうる。例えば、同期バック型コンバータでは、1つの位相レグ内のドライバDiは、ドレインがインダクタに共通に接続され、それにより、インダクタを印加ハイサイド供給源、ローサイド供給源に切替え可能に結合し、又は、インダクタをトライステートにする相補型PMOS及びNMOSトランジスタを含みうる。その一方で、位相レグは、例えば、インダクタに結合されるトランジスタといったスイッチを使用し、インダクタは、スイッチが開である場合に当該インダクタに電流を供給するようスイッチ-インダクタノードに関連するロー供給源から結合されるダイオードを有する、標準バック型ドライバを実施するよう構成されてもよい。当業者には無数の他のドライバ及びインダクタ/コンデンサ実施形態が理解されよう。また、それらは、本発明の範囲内である。同様に、インダクタは、所望のインダクタンス量を供給する任意のタイプのインダクタ又は変圧器技術でもよいを使用して実施されうることを理解すべきである。所望のインダクタンス量は、設計検討事項及び動作環境に依存して異なりうる。例えば、インダクタは、磁気コアを使用して形成されても、又は、いわゆるエアコアaircoreを使用して実施されてもよい。インダクタは、互いに磁気結合するよう配置されても、或いは、一部及び全部のインダクタは、破壊的結合destructivecoupling配置にあってもよい。一部の場合では、インダクタは、スイッチング周波数及び設計検討事項といった要素に依存して単純なトレース等を使用して実施されてもよい。用語PMOSトランジスタは、P型金属酸化膜半導体電界効果トランジスタを指す。同様に、用語NMOSトランジスタは、N型金属酸化膜半導体電界効果トランジスタを指す。用語トランジスタ、MOSトランジスタ、NMOSトランジスタ、又は、PMOSトランジスタが使用される場合、その使用について明示されない限り、例示的に使用されていることを理解すべきである。これらの用語は、異なるVT及び酸化物厚さを有するデバイス等を含む様々な種類のMOSデバイスを包含する。更に、具体的にMOS等に参照されない限り、用語トランジスタは、例えば、接合型電界効果トランジスタ、バイポーラ結合トランジスタ、及び今日既知である又はこれから開発される3次元トランジスタの様々なタイプといった他の好適なトランジスタタイプを含むことが可能である。図示する実施形態では、電流フィードバック部332は、関連付けられるドライバDiとインダクタLiとの間で直列に結合され、1つの位相レグにおける電流を示す信号Iを供給する電流センサ334I-Senseiを含む。電流センサは、その電流を実質的に妨げることなく1つのレグにおける電流を監視する任意の好適なデバイス又はデバイスの組み合わせを使用して実施されうる。図示する実施形態では、各センサは、1つのドライバと1つのインダクタとの間に配置されるが、これは必須ではない。例えば、センサは、位相レグの電流を示す目的で当該位相レグ内の何処にでも挿入してもよい。実際に、別個のセンサ素子が、位相レグ電流経路内に挿入されなくてもよい。例えば、ある実施形態では、トランジスタを、位相レグのドライバ内のトランジスタ例えば、印加供給源に結合されるP型トランジスタの反対側に電流ミラー構成で結合し、それにより、当該位相レグ内の電流を示してもよい。ミラーを形成する追加のトランジスタは、例えば、抵抗器と直列に結合され、それにより、位相レグ内の電流を示す電圧信号を供給しうる。図示する実施形態では、位相レグ電流信号Iiは、各位相レグにおける電流を示す電圧信号である。電流フィードバック部332は更に、電力レグ電流を合計し、負荷340に対する全体の平均負荷電流信号IAVGを供給する回路図示せずを含みうる例えば、コンデンサを使用して、アクティブ有効にされる位相レグ304iからのセンス電流信号を積算しうる。平均負荷電流IAVG、及び個々のセンス電流信号I1:INは、PWM302に供給される。図示する実施形態では、電流フィードバック部332は更に、負荷線インピーダンスを考慮するよう調整された出力VRのオフセット調節のために電圧フィードバック部342に供給されるべきアクティブ電圧ポジショニング信号VAVPを生成する回路を含む。電圧フィードバック部342は、調整された出力VRからのセンス電圧VSenseとVAVP信号を受信して、所望の基準電圧図示せずに対して調整された出力電圧VRを追跡するようPWM302によって使用される比例積分微分PID信号を生成する。更に、ある実施形態では、電圧フィードバック部342は、位相の追加及び除去以下に詳細に説明のために安定したシステム応答を供給するよう好適なフィードバック補償例えば、ブロードバンドフィードバック補償器回路を使用するを供給してもよい。PWM302は、位相レグを、関連付けられる印加電圧源Vinに制御可能に結合又は切断するよう、位相レグに供給されるべき制御例えば、駆動信号P1乃至PNを生成する。PWM302は更に、引き出される負荷電流IAVGにより示されるに依存して、位相レグ3042乃至304Nをそれぞれ選択的に有効又は無効にする位相有効化EN2乃至ENN信号を生成する。動作時に、PWMは、関連付けられるインダクタを印加電圧源Vinに制御可能に結合する駆動信号P1乃至PNを生成する。供給される駆動信号Piに基づいて、ドライバDiは、その供給された駆動信号のデューティサイクルに比例して、インダクタLiを介して負荷に供給される平均電流量を制御し、従って、負荷電圧VRを調整するよう使用することができる。従って、駆動信号Piは、出力負荷電圧VRを調整するためにパルス幅変調されたと言える。駆動信号P1乃至PNは、時間的にスキュー位相シフトされ、それにより、各インダクタからのスイッチングノイズは、時間的に分散される。これはリップルを減少し、また、単一の位相レグによって供給されるより多い総電流量が負荷に供給されることを可能にする。PWM302は、平均負荷電流IAVGを監視し、それを、1つ以上の閾値と比較して、動作負荷電流範囲に対し所望の効率となるよう適切な数の位相位相レグを有効にさせる。負荷電流が、次に高いウィンドウに増加するに従って、PWMは、追加の位相位相レグと関連付けられる。反対に、負荷電流が次に低いウィンドウに下がると、PWMは、1つの位相をドロップアウトする離す。このようにして、大部分において、PWMは、1位相あたりの平均電流を所望の効率範囲内に維持する。位相が追加又はドロップされると、PWM302は、スイッチングサイクルに亘って残りの位相を再分散する。フィードバックループ及び出力キャパシタンスは、位相再配置時に調整された電圧におけるノイズが安定した動作限界内に依然としてあるよう選択されるべきである。負荷条件における急激な変化は、出力される調整された電圧にスパイク又はドループをもたらしうる。従って、負荷過渡を検出する電圧感知素子図示するを使用して、そのような過渡を監視しうる。PWM302は、そのような負荷過渡が検出される場合に、過渡イベントに呼応して出力コンデンサの高速な蓄電又は放電を可能にする目的で全ての位相をアクティブにするよう迅速に反応するよう構成されうる。負荷の変化及び対応する位相調節イベントを安定的に扱う目的で、IAVGの生成について上述した平均化スキームのような比較的低い帯域幅で電流感知をすることが必須ではないが望ましい。図4は、例えば、3位相の多相コンバータ用のある実施形態によるPWM302の一部を示す。PWM302は、一般的に、制御/DLL遅延ロックループ回路402、加算回路404-408、2:1スイッチ410、比較器412-416、及びヒステリシス比較器418、420を含み、図示するように結合される。制御/DLL回路402は、基準信号401を受信し、その基準信号から、4つの基準位相信号CP1乃至CP4を生成する。CP1は、0°の位相角を有し、CP2は、120°の位相角を有し、CP3は、240°の位相角を有し、CP4は、180°の位相角を有する。図示する実施形態では、基準信号は、所望の位相角を有するクロックを生成するようDLL回路の基準位相として使用されるクロック例えば、パルス列信号である。異なる位相にずらされたパルスクロックは、次に、CPi信号を供給するよう対応する位相角を有する三角信号に変換される。しかし、他のアプローチを使用してもよい。例えば、他のPWMアプローチでは、パルスクロックをCP信号のために使用してもよく、或いは、三角CP信号が所望される場合は、三角基準波を入力基準として使用し、適切な遅延回路を使用してそこから異なるように位相がずらされた三角信号を生成しうる。ある実施形態では、基準位相及び10MHzを超える周波数、例えば、50MHzを有する異なるように位相がずらされた信号を使用してもよい。図示する実施形態では、DLLは、4つの制御位相信号CP1乃至CP4に、上述の位相関係を与えるよう少なくとも4つのタップポイントを有する遅延段を有する。これらの信号は次に、対応する位相角を有する三角信号に変換され、CPi信号を供給される。制御/DLLは更に、調整された電圧VRの制御のためにパルス幅変調を実施する目的で制御位相信号のそれぞれにおけるオフセットを調節する回路例えば、レベルシフト回路を含みうる。加算回路404は、PID信号と位相1からのセンス電流信号I1を受取り、それらを加算して、比較器412の負の入力に結合される和を生成する。もう1つの入力は、CP1制御位相信号を受取る。比較器出力は、位相信号P1を生成し、これは、PIDI1とCP1との比較により制御されるデューティサイクルを有するパルス列である。PIDI1の和は、基本的に、比較器への、CP1三角波に対する動く閾値として機能する。CP1が、PIDI1より下である場合、P1はローである。反対に、CP1がPIDI1より上となると、P1はハイとなる。従って、PID信号及びI1信号は、負のフィードバックを供給する。これは、PID信号及びI1信号が上になると、少ないCP1三角波がそれらより上となり、小さいデューティサイクルを有するP1をもたらすからである。一方で、PID信号及びI1信号が下になると、より多くの各CP1三角波がそれらより下となり、大きいデューティサイクルを有するP1をもたらすからであるなお、PID及びI1について所望のフィードバック、即ち、負のフィードバックを実現する様々な方法があることを理解すべきである。例えば、別の実施形態では、DC基準を正の入力に供給し、CP1信号は、加算回路404に供給され、PID及びI1と合計されうる。このようにして、三角波ではなくDC基準を、出力電圧値を制御する目的で調節しうる。或いは、CP1及びPIDを組み合わせて例えば、加算して、負の入力に供給し、また、DC基準をI1の負のバージョンと加算して、その合計を正の端子に供給してもよい。様々な他の方法及び組み合わせを実施してもよく、また、これらは本発明の範囲内である。加算回路408及び比較器416は、位相信号P3を生成するためにCP3、PID、及びI3に作用するということ以外は同様に機能する。加算回路406及び比較器414も、位相信号P2を生成するためにCP2又はCP4スイッチ410の選択に依存する、PID信号、及びI2に作用するということ以外は同様に機能する。ヒステリシス比較器418及び420は、3位相P1、P2、及びP3のうち関連付けられるべき位相の数を決定するために使用する。本願に記載した他の機能回路ブロックと同様に、これらの比較器は、以下に限定しないが、アナログ回路素子、デジタル論理素子、機械コード等を含む任意の好適な回路を使用して実施されうる。これらの比較器はともに、正の入力において、平均負荷電流信号IAVGを受信するが、比較器418は、負の入力において、固定基準信号Vref3を受信し、一方、比較器420は、負の入力において、固定基準信号Vref2を受信するVref3の値は、Vref2の値より大きい。IAVGがVref3より高い従ってVref2より高い場合、EN3及びEN2信号がともにアサートされ3つ全ての位相が有効にされる。その一方で、IAVGはVref2より高いがVref3より低い場合、EN3はデアサートし、EN2はアサートし、それにより、位相3はドロップオフされ、位相1及び2だけがアクティブとなる。最後に、IAVGがVref2より低い従ってVref3より低い場合、EN3及びEN2はともにデアサートし、位相3及び位相2の両方を無効にし、位相1だけがアクティブとなる。従って、Vref3は、1位相あたりの電流平均が3つの位相をアクティブにするには非効率的に低くなる点と一致すべきであり、Vref2は、1位相あたりの電流平均が2つの位相をアクティブにするには非効率的に低くなる点と一致するよう選択されるべきである。図4の回路は、負荷電流に基づいてアクティブとなるスイッチ電力レグの数を動的に制御するだけでなく、必要な場合には1つの位相がドロップオフされる場合に残りの位相を再分散する。更に、この回路は、アクティブである位相に対して負荷を分散させるロードバランシング。このことは、位相3がドロップオフされる場合の動作の説明によって最も簡単に示すことができる。IAVGがVref3を下回ると、EN3はデアサートし、これにより位相3は無効にされるなお、位相は、ドロップオフされると、任意の好適な方法で、負荷から隔離される又は一部の他の方法によって無効にされうる。例えば、適切な有効化信号により制御されるトランジスタスイッチを使用して、関連付けられるスイッチ電力レグを負荷から隔離しうる。さらに、EN3がデアサートすることで、スイッチ410は、CP2ではなくCP4を選択する。これは、比較器414における基準三角波が120°ではなく180°の相対位相角となることをもたらす。従って、2つのアクティブ位相、即ち、位相1及び位相2は、0°及び180°においてそれぞれ均等に再分散される。更に、各位相のセンス電流は、その関連付けられる比較器にPID信号に加えて負のフィードバックで供給されることに留意されたい。これは、安定状態と過渡条件の両方に対して妥当なロードバランシングをもたらす。なぜなら、任意のスイッチ電力レグが早く上がり過ぎても、関連付けられる駆動信号Piのデューティサイクルの減少によって抑制されるからである。これらの回路技術は、より大きい数の位相に拡大適用されうることを理解すべきである。より多くのスイッチが必要となるが、十分な数のタップポイントを有する基準位相源を使用することで、異なる位相に対する必要な位相の組み合わせ他の位相が除去又は追加されるに従っては、十分に均等な位相分散に対して妥当に実施されうる。図5を参照するに、コンピュータシステムの一例を示す。図示するシステムは、一般的に、多相電圧レギュレータ504、メモリ506、及びワイヤレスインターフェイス508に結合されるプロセッサ502を含む。プロセッサ502は、動作時に電圧レギュレータ504から電力を受け取るよう電圧レギュレータ504に結合されうる。ワイヤレスインターフェイス508はアンテナ509に結合して、プロセッサを、ワイヤレスインターフェイスチップ508を介してワイヤレスネットワーク図示せずに通信可能にリンクする。多相電圧レギュレータ504は、本願に開示するような動的な位相調節例えば、位相の有効化/無効化を有する。なお、図示するシステムは、異なる形式で実施されうる。つまり、図示するシステムは、単一のチップモジュール、回路基板、又は、複数の回路基板を有するシャーシ上に実装されてもよい。同様に、図示するシステムは、1つ以上の完全なコンピュータを構成する、又は、或いは、コンピューティングシステム内の有用なコンポーネントを構成しうる。本発明は、記載した実施形態に限定されず、また、請求項の精神及び範囲内の修正及び変更と共に実施されてもよい。例えば、本発明は、あらゆるタイプの半導体集積回路ICチップとの使用に適用可能であることを理解すべきである。これらのICチップの例は、以下に限定しないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラム可能な論理アレイPLA、メモリチップ、ネットワークチップ等を含む。更に、例示的なサイズ/モデル/値/範囲を与えたが、本発明はそれらに限定されないことは理解すべきである。時間の経過とともに製造技術例えば、フォトリソグラフィが成熟するに従って、より小型のデバイスが製造可能であることが予想される。更に、ICチップ及び他のコンポーネントへの周知の電力/接地接続は、例示及び説明を簡単にし、発明を曖昧にしない目的で図面内に示す又は示さない場合がある。更に、配置構成は、発明を曖昧にしないようブロック図で示し、そのようなブロック図配置の実施に関しての具体的な内容は、本発明が実施されるべきプラットホームに非常に依存する。即ち、そのような具体的な内容は、当業者の想定範囲内であるべきである。本発明の例示的な実施形態を説明する目的で特定の詳細例えば、回路が記載される場合、当業者には、これらの特定の詳細がなくても、又は、その変形を使用しても本発明は実施可能であることは明らかであるべきである。従って、この説明は、限定的ではなく例示的とみなすべきである。