交流を整流した脈流をスイッング制御して出力電圧を得る電源制御方法であって、前記脈流の一波ごとのパルス幅を計測し、記憶し、前記記憶したパルス幅を2以上の区画に分割し、前記分割された区画ごとに所定の波形を有する制御信号を生成し、前記出力電圧を検出した信号と前記制御信号との比較結果に基づいて前記スイッチング制御を行うこと、を特徴とする電源制御方法。前記スイッチング制御を行うことは、前記出力電圧を検出した信号と前記制御信号との比較結果に基づいて、スイッチング素子のパルス幅を変更すること、を含むことを特徴とする、請求項1に記載の電源制御方法。前記制御信号を生成することは、前記区画ごとにD/Aコンバータのクロック周波数を制御することを含むことを特徴とする、請求項1または2に記載の電源制御方法。前記制御信号は、前半の区画で電流値が急増しないように電流値を漸増させ、後半の区画で電流値を漸減させ、この制御を一波ごとに繰り返して正弦波に近い入力電流を得るように生成されることを特徴とする、請求項1から3のいずれか一項に記載の電源制御方法。前記制御信号は、前記区画ごとに所定の傾斜を有する三角波形を有することを特徴とする、請求項1から4のいずれか一項に記載の電源制御方法。前記脈流の一波ごとのパルス幅は、前記脈流の電圧がスイッチング素子の動作下限値を超えて動作可能となってから、動作下限以下となって不動作になるまでの時間幅であることを特徴とする、請求項1から5のいずれか一項に記載の電源制御方法。交流電源を整流する整流回路と、前記整流回路にて整流された脈流に基づいて出力電圧を得るスイッチング電源と、を備える電源制御装置であって、前記スイッチング電源は、前記脈流の一波ごとのパルス幅を計測し、記憶し、前記記憶したパルス幅を2以上の区画に分割し、前記分割された区画ごとに所定の波形を有する制御信号を生成し、前記出力電圧を検出した信号と前記制御信号との比較結果に基づいてスイッチング制御を行う、スイッチング制御部を備えることを特徴とする、電源制御装置。前記スイッチング制御部は、前記出力電圧を検出した信号と前記制御信号との比較結果に基づいて、スイッチング素子のパルス幅を変更することでスイッチング制御を行うことを特徴とする、請求項7に記載の電源制御装置。前記スイッチング制御部は、前記区画ごとにD/Aコンバータのクロック周波数を制御して制御信号を生成することを特徴とする、請求項7または8に記載の電源制御装置。前記スイッチング制御部は、前半の区画で電流値が急増しないように電流値を漸増させ、後半の区画で電流値を漸減させ、この制御を一波ごとに繰り返して正弦波に近い入力電流を得るように、前記制御信号を生成することを特徴とする、請求項7から9のいずれか一項に記載の電源制御装置。前記制御信号は、前記区画ごとに所定の傾斜を有する三角波形を有することを特徴とする、請求項7から10のいずれか一項に記載の電源制御装置。前記脈流の一波ごとのパルス幅は、前記脈流の電圧がスイッチング素子の動作下限値を超えて動作可能となってから、動作下限以下となって不動作になるまでの時間幅であることを特徴とする、請求項7から11のいずれか一項に記載の電源制御装置。ここで、力率改善回路は昇圧型の定電圧電源であるため、高調波を含むパルス波の問題を解決するために力率改善回路を採用するということは、すなわちもう一つ余計な電源の設置が必要ということになり、電源制御装置のコストの増加と効率の低下ならびに大型化を招くことになってしまう。また、ラッシュ電流を抑止するために、特許文献1に記載されるように平滑コンデンサバンク回路を別途備えた場合も、部品点数が増加することにより、製品コストの増加および大型化を招いてしまうといった問題がある。また、平滑コンデンサの容量を小さくしたり、平滑回路105自体をなくす場合、整流回路102で整流された脈流に応じてSW電源103での処理を行うと、入力電流波形は、図7eに示されるように二つのピークを備えた波形となる。この場合も、図7cに示される電流波形の場合と同様に、高調波によるノイズや、ピーク保証の問題がある。また、平滑回路105をなくした場合にも、SW電源103における平滑コンデンサ9を充電するために、ラッシュ電流が発生する可能性がある。さらに、従来のSW電源103においては、対称な三角波を生成し、これと出力電圧とを比較してSW素子6のON/OFF制御を行っているが、この場合は、SW素子6を制御する開始点が不確定となるため、内部を予め定められた手順に従って時系列順に処理する制御法とする場合には不具合が生じる。例えば、内部をデジタル処理する場合には、開始位置が変動することにより処理がとても煩雑となるといった問題がある。本発明は上記の課題を鑑みてなされたものであり、パルス電流による高調波ノイズの発生およびラッシュ電流の発生を抑止することが可能な電源制御方法および電源制御装置を提供することを目的とする。上記の課題を解決するため、本発明により、交流を整流した脈流をスイッング制御して出力電圧を得る電源制御方法であって、脈流の一波ごとのパルス幅を計測し、記憶し、記憶したパルス幅を2以上の区画に分割し、分割された区画ごとに所定の波形を有する制御信号を生成し、出力電圧を検出した信号と制御信号との比較結果に基づいてスイッチング制御を行うこと、を特徴とする電源制御方法が提供される。また、上記電源制御方法において、スイッチング制御を行うことは、出力電圧を検出した信号と制御信号との比較結果に基づいて、スイッチング素子のパルス幅を変更することを含んでも良く、制御信号を生成することは、区画ごとにD/Aコンバータのクロック周波数を制御することを含んでも良い。また、上記電源制御方法において、制御信号は、前半の区画で電流値が急増しないように電流値を漸増させ、後半の区画で電流値を漸減させ、この制御を一波ごとに繰り返して正弦波に近い入力電流を得るように生成されても良い。さらに、制御信号は、区画ごとに所定の傾斜を有する三角波形を有するものであっても良い。また、上記電源制御方法において、脈流の一波ごとのパルス幅は、脈流の電圧がスイッチング素子の動作下限値を超えて動作可能となってから、動作下限以下となって不動作になるまでの時間幅であっても良い。さらに、本発明により、交流電源を整流する整流回路と、整流回路にて整流された脈流に基づいて出力電圧を得るスイッチング電源と、を備える電源制御装置が提供される。また、本発明のスイッチング電源は、脈流の一波ごとのパルス幅を計測し、記憶し、記憶したパルス幅を2以上の区画に分割し、分割された区画ごとに所定の波形を有する制御信号を生成し、出力電圧を検出した信号と制御信号との比較結果に基づいてスイッチング制御を行う、スイッチング制御部を備えることを特徴とする。本発明の電源制御方法および電源制御装置には、次のような効果がある。1.パルス状の電流の発生を防ぎ、ピーク電流値を少なくすることにより、発電給電配電設備に必要な電流容量が少なくてすむ。また、発電所の発電容量や送電設備などは、ピーク電流値に合わせて設備を用意する必要があるため、ピーク電流値が少なければ少ないほど実際に必要とする電流容量などが少なくてすみ、結果としてこれら社会インフラに要する費用が少なくてすむ。2.電流波形を正弦波に近くすることができるため、不要輻射の少ない低放射雑音動作が可能となる。3.力率改善回路を使用しなくとも高調波の発生を低減できるため、小型化と低コスト化が同時に可能となる。4.電源投入時のSW素子のON時間を制御することにより、ラッシュ電流の発生を防ぐことができる。5.SW素子のON時間を計測し、この情報を元に、整流回路から出力される脈流を複数の区画に分割し、区画ごとにON時間制御を行う場合に比べ、論理規模を小規模に抑えることができる。以下、図面を参照しながら本発明の実施形態に係る電源制御装置について説明する。図1は、本発明の実施形態に係る電源制御装置10の概略構成を示すブロック図である。電源制御装置10は、ノイズフィルタ1、整流回路2、およびスイッチング電源3以下SW電源3というを備える。本実施形態のSW電源3は、パルス変調型のスイッチング電源であり、力率改善回路も平滑回路も通さずに、整流回路2から直に入力される脈流電圧に基づいて出力電圧を得るものである。また、電源制御装置10は、商用交流電源に接続してあるが、本発明の電源制御装置10は、商用交流電源以外にも使用することができる。ノイズフィルタ1は、SW電源3から発生するノイズが外部に放射或いは伝搬しないようにするとともに、外部からのノイズの影響を受けないようにするためのものである。整流回路2は、整流ダイオードを備え、ノイズフィルタ1からの出力に対し、全波整流を行うものである。続いて、図2を参照して、本実施形態のSW電源3の構成について説明する。SW電源3は、パワーMOFETなどのスイッチング素子6以下、SW素子6という、トランス7、整流ダイオード8、平滑コンデンサ9、およびスイッチング制御部30以下、SW制御部30というからなる。SW電源3では、整流回路2にて整流された脈流電圧が、スイッチング素子6による高速スイッチングで高周波のパルスにしてトランス7に送られる。そして、整流ダイオード8にて整流が行われ、平滑コンデンサ9で平滑化されて直流の出力電圧が得られる。SW制御部30は、出力電圧をフィードバックしてSW素子6のON/OFF制御を行う制御部であり、制御信号生成部31、出力電圧検出回路32、比較器33、異常検出器34およびSW素子駆動回路35からなる。尚、本実施形態におけるSW制御部30の各部の処理は、論理規模の小さなFPGAFieldProgrammableGateArrayやゲートアレイを用いて容易に実現することができる。また、制御信号生成部31は、出力電圧検出回路32にて検出される出力電圧と比較される制御信号を生成するものであり、時間計測部311、クロック制御部312、およびD/Aコンバータ313からなる。時間計測部311は、タイマーおよび記憶部図示せずを有し、整流回路2によって整流された脈流一波ごとに、所定の検出レベルを超える時間幅をパルス幅WLとして計測し、記憶/更新する。また、時間計測部311では、記憶されたパルス幅WLをn分割し、分割された時間Tnごとに、ステージカウンタCNT0~n-1を設定する。クロック制御部312は、D/Aコンバータ313におけるクロック周波数を制御する制御部である。クロック制御部312では、一波の脈流に対して、時間計測部311において設定されるステージカウンタCNTごとに異なる周波数fを設定する。これにより、ステージカウンタCNTごとにSW素子6が動作する時間値を制御することができる。D/Aコンバータ313は、例えば4ビットの抵抗ラダーを備えるデジタル-アナログコンバータであり、クロック制御部312により設定されるクロック周波数に応じて制御信号を出力する。具体的には、D/Aコンバータ313は、カウンタと抵抗ラダーとによって構成することができる。この場合、カウンタをクロック制御部312からのクロック周波数fでカウントアップ/ダウンさせ、抵抗ラダーによってカウンタ出力値に対応する電圧レベルを生成する。この構成によれば、クロック制御部312のクロック周波数fを調整することによって、所望の立ち下りまたは立ち上がり波形を有する制御信号を生成し、比較器33に入力することができる。本実施形態におけるSW電源3は、SW制御部30により、整流回路2によって整流された脈流の一波ごとに所定の電圧レベルを超えたパルス幅WLを測定し、夫々の一波を幅方向にn個に分割して、夫々の区画の電圧の立ち上がり部分で急峻な電流増加が発生しないように電流値を次第に立ち上げ漸増させ、その区画の電圧の立ち下り部分で電圧の低下に伴い電流が急激に増加しないように電流値を次第に落とし漸減させ、この漸増と漸減の制御を一波ごとに繰り返して、急峻な電流増加を抑止し、高調波の少ない電流波形を得るようにするものである。特に、本実施形態では、制御信号生成部31において、比較器33にて出力電圧と比較される制御信号を区画ごとに生成することにより、上記のような電流波形を得る構成となっている。制御信号生成部31における具体的な処理について、図3のフローチャートおよび図4の動作波形を参照して説明する。尚、図3および図4では、一波の脈流を幅方向に4分割した場合を例にとって説明する。本処理では、まず、整流回路2にて整流された脈流の電圧レベルが検出され、所定の検出レベルとの比較が行われるS1。ここで、所定の検出レベルとは、SW電源3の動作下限電圧値である。そして、図4aに示すように、時間計測部311において、脈流電圧が検出レベルより大きくなった時S1:YESから小さくなった時S8、S9:NOまですなわち脈流電圧が、SW電源3の動作下限値を超えて動作可能となってから、動作下限値以下となって不動作になるまでの時間幅をパルス幅WLとして測定し図4b、記憶するS10。また、記憶されたパルス幅WLを4分割し、各区画のTnを求めるS11。また、電源投入時は、波形が安定していない場合があるので、2以上の脈流の経過後にパルス幅を測定してWLとする。また、パルス幅WLの計測と平行して、分割された区画ごとに制御信号が生成され、SW素子6のON時間が制御される。詳しくは、整流された脈流電圧の電圧値が検出レベルよりも大きい場合S1:YES、時間計測部311のタイマーがスタートされるS2。そして、クロック制御部312において、ステージカウンタCNTの値が0に設定され、変数TがTnに設定されるS3。ここで、時間Tnは、時間計測部311で、前の処理において測定されたパルス幅WLすなわちひとつ前の脈流のパルス幅を4分割して求められたものである。続いて、D/Aコンバータ313のクロック周波数fがステージカウンタCNTこの場合は0に対応する値f0に設定されるS4。ここで、本実施形態では、立ち上がり部分での急峻な電流増加が発生しないよう、ステージカウンタCNT0に対応する周波数f0が設定される。具体的には、SW素子6のON時間は、D/Aコンバータ313から出力される三角波の幅、すなわち傾斜によって制御される図4e~h。より詳しくは、三角波の傾斜が急になるほど、SW素子6のON時間は短くなり、傾斜が緩やかになるほど、ON時間は長くなる。また、D/Aコンバータ313から出力される三角波の傾斜は、クロック周波数fを高くすることに伴い急になる。そのため、立ち上がり時のステージカウンタCNT0に対応する周波数f0を高く設定することにより、SW素子6のON時間を短くすることができ、電流値を抑えることが可能となる。続いて、時間Tが経過したか否かが判断されるS5。時間Tが経過していない場合はS5:NO、経過するまで待機する。この間、D/Aコンバータ313はクロック周波数f0にて動作される。一方、時間Tが経過した場合はS5:YES、ステージカウンタCNTに1が加算され、時間TにTnが加算されるS6。そして、ステージカウンタCNTが4より小さいか否かが判断されるS7。ここで、ステージカウンタCNTが4より小さい場合S7:YES、S9にて、脈流電圧が検出レベルより大きいか否かが判断される。そして、脈流電圧が検出レベルより大きい場合S9:YES、S4の処理へ戻る。そして、S4では、D/Aコンバータ313のクロック周波数が、ステージカウンタCNTこの場合1に対応する値f1に設定される。このように、ステージカウンタCNTが分割数4以上となるかS7:NO、脈流電圧が検出レベル以下になるS9:NOまで、S4からS6の処理が繰り返され、各区画における周波数が設定される。また、ステージカウンタCNTが4以上となった場合S7:NO、S8にて、S9と同様に脈流電圧が検出レベルより大きいか否かが判断される。そして、脈流電圧が検出レベルより大きい場合S8:YESは、検出レベル以下になるまで待機する。そして、S8にて脈流電圧が検出レベル以下であると判断された場合S8:NO、およびS9にて同様の判断がされた場合S9:NOは、その時のタイマーの値を脈流のパルス幅WLとして記憶するS10。その後、新たに記憶したパルス幅WLを4分割して、時間Tnを更新するS11。そして、タイマーをリセットしS12、S1の処理に戻り、次の脈流に対して同様の処理を行う。図4cおよびe~hに、脈流を4分割したときの各ステージカウンタCNT0~3におけるD/Aコンバータ313の出力波形を示す。ここで、図4e~hは、図4cに示される波形の拡大図である。図4cに示されるように、D/Aコンバータ313からは、区画ごとに傾斜の異なる三角波が出力され、各区画の三角波の繰り返し周波数は、例えば、低い場合には100kHz程度、高い場合には1MHz程度に設定される。そして、ステージカウンタCNT=0の場合図4eとステージカウンタCNT=3図4hの場合には、比較的高いクロック周波数を設定することで、傾斜の急な三角波形が出力される。一方、中間のステージカウンタCNT=1の場合図4fとステージカウンタCNT=2図4gの場合には、比較的低いクロック周波数を設定することで、傾斜の緩い三角波形が出力される。D/Aコンバータ313の出力波形図4cは、制御信号として比較器33に入力される。そして、比較器33にて、出力電圧検出回路32で検出された出力電圧と比較され、図4dに示される駆動信号が生成される。図4iは、図4dに示される波形の拡大図である。図4iに示されるように、ステージカウンタCNT=0の場合とステージカウンタCNT=3の場合は、各周期におけるSW素子6のON時間が短くなり、中間のステージカウンタCNT=1の場合とステージカウンタCNT=2の場合には、ON時間が長くなる。このようにSW素子6を制御することにより、出力電流波形を図4jに示すように正弦波に近い波形とすることができる。また、本実施形態では、比較器33における比較の際に図4e~hにおける各波形のSPで示される点を開始点として、制御信号が生成される。すなわち、SW素子6の制御を開始する各開始点SPの位置は、変動することなく一義的に定められる。また、図4e~hにおいて三角波が降りきった点がSW素子6の動作の終了点となる。ここで、駆動波形を生成するために必要なのは、開始点SPから終了点までの波形であるため、終了点から次の開始点までの波形はどのようなものであっても良い。このような構成とすることで、脈流間のOFF期間を容易に設定することも可能となる。このように、上記実施形態では、区画ごとに所定の波形を有する制御信号を生成して、出力電圧との比較を行うことにより、パルス状の電流の発生を防ぎ、ピーク電流値を少なくすることが可能となる。また、電流波形を正弦波に近くすることができるため、不要輻射の少ない低放射雑音動作が可能となる。さらに、力率改善回路を使用しなくとも高調波の発生を低減できるため、小型化と低コスト化が同時に可能となる。また、脈流を分割して区画ごとにSW素子6を制御する方法としては、SW電源103の動作に制限を設けない状態の時のSW素子のON時間を計測し、この情報を元にステージカウンタ値ごとにON時間制御を行うことも可能である。しかしながら、この場合、ON時間を計測するために、高速なクロックが必要となる。また、計測したクロック数を割り算する際には論理規模が大幅に増加してしまう。これに対し、上記実施形態のようにSW電源3を構成することで、高速なクロック数を必要とせず、論理規模を小さく抑えることができる。さらに、電源の投入時にはSW素子6のON時間が最初は短く徐々に長くなるよう制御することにより、ラッシュ電流の発生も防ぐことができる。また、制御信号においてSW素子6の制御を開始する開始点を一義的に定め、この点を起点として三角波を生成することにより、デジタル処理を行う場合にも、容易に開始位置を特定することが可能となり、処理の煩雑化を防ぐことができる。また、本実施形態のSW電源3は、力率改善回路の代わりとして用いることも可能である。ここで、力率改善回路は一般に昇圧しかできないのに対し、本実施形態のSW電源3は、降圧も可能である点においてより有用である。さらに、本実施形態のSW電源3をLED照明器具の電源制御装置に用いた場合には、位相制御方式の既存の白熱電球対応の調光装置に接続することで、LED照明具の発光輝度を制御調光することも可能となる。以上が本発明の例示的な実施形態の説明である。本発明の実施形態の具体的態様は、上記に説明したものに限定されず、特許請求の範囲の記載により表現された技術的思想の範囲内で任意に変更することができる。例えば、上記実施形態においては、脈流を4分割した場合について説明したが、これに限定されるものではなく、任意の数に分割することが可能である。ただし、デジタル処理を行う場合には2nに分割することが実用的である。また、各区画における周波数の設定は、上記実施形態に限定されるものでもなく、任意の値に設定することで、種々の電流波形を得ることが可能となる。