"電磁負荷である第1のリニアソレノイドを駆動する第1のソレノイドドライバと、電磁負荷である第2のリニアソレノイドを駆動する第2のソレノイドドライバと、前記第1のソレノイドドライバを駆動する第1のクロック信号を生成する第1のクロック生成回路と、前記第2のソレノイドドライバを駆動するとともに、前記第1のクロック信号とは異なるクロック周波数を有する第2のクロック信号を生成する第2のクロック生成回路と、シリアル通信手段を使って前記第1や第2のソレノイドドライバを制御する演算処理装置と、前記第1若しくは第2のクロック生成回路の故障を検出し、前記第1のクロック生成回路の故障時には、前記第2のクロック生成回路が生成する第2のクロック信号を前記第1のソレノイドドライバに供給し、前記第2のクロック生成回路の故障時には、前記第1のクロック生成回路が生成する第1のクロック信号を前記第2のソレノイドドライバに供給するように、前記ソレノイドドライバに供給するクロック信号を切り替える故障検出保護回路とを備えることを特徴とするリニアソレノイドドライバ制御装置。請求項1記載のリニアソレノイド制御装置において、前記故障検出保護回路は、前記第1のクロック生成回路の故障を検出する第1の故障検出手段と、前記第2のクロック生成回路の故障を検出する第2の故障検出手段とを備え、前記第1若しくは第2の故障検出手段で検出された故障検出信号を、前記シリアル通信手段によって前記演算処理装置に出力することを特徴とするリニアソレノイドドライバ制御装置。請求項1記載のリニアソレノイド制御装置において、前記第1の故障検出手段及び第2の故障検出手段は、それぞれ、前記クロック信号を平滑化してクロックモニタ信号とするローパスフィルタと、該ローパスフィルタにより生成される前記クロックモニタ信号と故障検出閾値と比較する比較器と、該比較器により検出された故障検出信号を遅延させて出力するフィルタ回路とから構成されることを特徴とするリニアソレノイドドライバ制御装置。請求項3記載のリニアソレノイド制御装置において、前記故障検出保護回路は、前記ソレノイドドライバに供給するクロック信号を切り替える切替手段を備え、前記故障検出手段が出力する故障検出信号に基づいて、前記第1のクロック信号と第2のクロック信号を切り替えて前記ソレノイドドライバに供給することを特徴とするリニアソレノイドドライバ制御装置。請求項2記載のリニアソレノイド制御装置において、前記故障検出保護回路は、前記第1若しくは第2の故障検出手段で検出された故障検出信号の論理和を算出する比較回路を備え、該比較回路の出力をクロック故障検出判定信号として、前記シリアル通信回路のレジスタに入力することを特徴とするリニアソレノイドドライバ制御装置。請求項1記載のリニアソレノイド制御装置において、前記第1のソレノイドドライバ,前記第2のソレノイドドライバ,前記第1のクロック生成回路,前記第2のクロック生成回路,前記演算処理装置,前記故障検出保護回路は、集積化されていることを特徴とするリニアソレノイドドライバ制御装置。請求項1記載のリニアソレノイド制御装置において、前記第1のクロック生成回路及び第2のクロック生成回路は、それぞれ、前記クロック周波数を微調整する微調整手段を備え、前記第1のクロック生成回路の微調整手段若しくは前記第2のクロック生成回路の微調整手段を調整して、前記第1のクロック信号と前記第2のクロック信号の周波数を僅かに異ならせることを特徴とするリニアソレノイド制御装置。しかしながら、特許文献1記載のものは、異なる第2のクロック信号に同期動作させ、双方のデータ処理ユニットによる処理結果を比較回路で比較するものであり、1方のクロック生成回路が故障した場合については、何ら開示していないものである。本発明の目的は、システムの安定性が向上し、輻射ノイズを低減でき、クロック生成回路の故障にも対応できるリニアソレノイド制御装置を提供することにある。1上記目的を達成するために、本発明は、電磁負荷である第1のリニアソレノイドを駆動する第1のソレノイドドライバと、電磁負荷である第2のリニアソレノイドを駆動する第2のソレノイドドライバと、前記第1のソレノイドドライバを駆動する第1のクロック信号を生成する第1のクロック生成回路と、前記第2のソレノイドドライバを駆動するとともに、前記第1のクロック信号とは異なるクロック周波数を有する第2のクロック信号を生成する第2のクロック生成回路と、シリアル通信手段を使って前記第1や第2のソレノイドドライバを制御する演算処理装置と、前記第1若しくは第2のクロック生成回路の故障を検出し、前記第1のクロック生成回路の故障時には、前記第2のクロック生成回路が生成する第2のクロック信号を前記第1のソレノイドドライバに供給し、前記第2のクロック生成回路の故障時には、前記第1のクロック生成回路が生成する第1のクロック信号を前記第2のソレノイドドライバに供給するように、前記ソレノイドドライバに供給するクロック信号を切り替える故障検出保護回路とを備えるようにしたものである。かかる構成により、システムの安定性が向上し、輻射ノイズを低減でき、クロック生成回路の故障にも対応できるものとなる。2上記1において、好ましくは、前記故障検出保護回路は、前記第1のクロック生成回路の故障を検出する第1の故障検出手段と、前記第2のクロック生成回路の故障を検出する第2の故障検出手段とを備え、前記第1若しくは第2の故障検出手段で検出された故障検出信号を、前記シリアル通信手段によって前記演算処理装置に出力するようにしたものである。3上記1において、好ましくは、前記第1の故障検出手段及び第2の故障検出手段は、それぞれ、前記クロック信号を平滑化してクロックモニタ信号とするローパスフィルタと、該ローパスフィルタにより生成される前記クロックモニタ信号と故障検出閾値と比較する比較器と、該比較器により検出された故障検出信号を遅延させて出力するフィルタ回路とから構成されるものである。4上記3において、好ましくは、前記故障検出保護回路は、前記ソレノイドドライバに供給するクロック信号を切り替える切替手段を備え、前記故障検出手段が出力する故障検出信号に基づいて、前記第1のクロック信号と第2のクロック信号を切り替えて前記ソレノイドドライバに供給するようにしたものである。5上記2において、好ましくは、前記故障検出保護回路は、前記第1若しくは第2の故障検出手段で検出された故障検出信号の論理和を算出する比較回路を備え、該比較回路の出力をクロック故障検出判定信号として、前記シリアル通信回路のレジスタに入力するようにしたものである。6上記1において、好ましくは、前記第1のソレノイドドライバ,前記第2のソレノイドドライバ,前記第1のクロック生成回路,前記第2のクロック生成回路,前記演算処理装置,前記故障検出保護回路は、集積化されているものである。7上記1において、好ましくは、前記第1のクロック生成回路及び第2のクロック生成回路は、それぞれ、前記クロック周波数を微調整する微調整手段を備え、前記第1のクロック生成回路の微調整手段若しくは前記第2のクロック生成回路の微調整手段を調整して、前記第1のクロック信号と前記第2のクロック信号の周波数を僅かに異ならせるものである。本発明によれば、システムの安定性が向上し、輻射ノイズを低減でき、クロック生成回路の故障にも対応できるものとなる。以下、図1~図5を用いて、本発明の一実施形態によるリニアソレノイド制御装置の構成及び動作について説明する。最初に、図1を用いて、本実施形態によるリニアソレノイド制御装置の全体構成について説明する。図1は、本発明の一実施形態によるリニアソレノイド制御装置の全体構成を示すブロック図である。車載変速機用のリニアソレノイド制御装置1は、電磁負荷であるリニアソレノイド2A,2Bに流す電流を制御する。リニアソレノイド制御装置1は、半導体装置3と、演算処理装置4とを備えている。半導体装置3は、複数のソレノイドドライバ38A,38Bと、シリアル通信手段6と、クロック生成回路10,11と、故障検出保護回路16とで構成されている。これらのリニアソレノイド制御装置1を構成する各回路や各装置は集積化されている。ソレノイドドライバ38Aはリニアソレノイド2Aに流す電流を制御し、ソレノイドドライバ38Bはニアソレノイド2Bに流す電流を制御する。ソレノイドドライバ38Aと、ソレノイドドライバ38Bとは同一構成となっている。例えば、ソレノイドドライバ38Aは、バッテリ電源電圧VBに接続されたリニアソレノイド2Aを駆動する半導体スイッチ素子41Aと、リニアソレノイド2Aをオフしたときに発生する逆起エネルギーを還流させる整流素子42Aとで構成される。ソレノイドドライバ38Bも同様に構成されている。シリアル通信手段6は、ソレノイドドライバ38A,38Bの駆動条件の調整や自己診断結果を出力する。クロック生成回路10及びクロック生成回路11は、それぞれ、ソレノイドドライバ38A,38Bに供給する駆動信号クロック信号を生成する。故障検出保護回路16は、クロック生成回路10,11の異常を検出し、異常検出時には、正常なクロック生成回路のクロック信号をソレノイドドライバ38A,38Bに供給するようにする。演算処理装置4は、シリアル通信手段6を使ってソレノイドドライバ38A,38Bを制御する。本発明の課題としては、前述したように、次の2つがある。1同じ周波数による電源ドロップや輻射ノイズ発生の問題と、2クロック生成回路の故障、駆動信号断線によるシステム全停止の問題がある。第1の課題に対して、本実施形態では、リニアソレノイド制御装置1は、各リニアソレノイドドライバ38A,38Bに入力する駆動信号の周波数が同じ周波数とならないように、クロック生成回路10,11は周波数微調整回路13A,13Bを備えている。かつ、クロック生成回路として、クロック生成回路10,11の2チャネルを備えている。例えば、各クロック生成回路10,11で生成される基準クロックを4.0MHzとして設計した場合を考える。一方の電磁負荷2を駆動する駆動信号の駆動周波数f1を500.00Hz周期Ts1=f100μsで出力する場合、もう一方の駆動周波数の調整分解能は基準クロックの1クロック分周期Ts0=0.25μsしか調整できない。つまり、もう一方の周波数f2は、500.0625Hz周期Ts2=1999μsとなる。しかし、本実施形態では、上記の調整分解能Ts0よりも高分解能を必要とするため、クロック生成回路10,11が備えた周波数微調整回路13は、クロック生成回路で使用する基準電流を調整することで、クロック周波数の微調整をする。また、周波数微調整回路13の調整具合は、演算装置4からのシリアル通信信号SR1によって、シリアル通信回路6のレジスタ9を変更可能とすることで、ソフトウェアによる調整を可能である。クロック生成回路10,11の駆動周波数f1、f2を微調整し、違う周波数に調整することで、上述した電源電圧VB変動の低減と輻射ノイズの低減することができ、システムの安定性を確保することができる。なお、クロック生成回路10,11の詳細構成については、図5を用いて後述する。また、第2の課題を解決するために、本実施形態のリニアソレノイド制御装置1は、クロック生成回路の故障、駆動信号断線によるシステム全停止を防ぐための故障検出保護回路16を備えている。ここで、図2を用いて、本実施形態によるリニアソレノイド制御装置に用いる故障検出保護回路16の動作について説明する。図2は、本発明の一実施形態によるリニアソレノイド制御装置に用いる故障検出保護回路の動作を説明するタイミングチャートである。図2において、横軸は時間を示している。図2Aの縦軸は図1のクロック生成回路10が出力するクロック信号f1を示し、図2Bの縦軸は図1のクロック生成回路11が出力するクロック信号f2を示している。図2Cの縦軸は図1の故障検出保護回路16がソレノイドドライバ38Aに出力する駆動信号DR1を示し、図2Dの縦軸は図1の故障検出保護回路16がソレノイドドライバ38Bに出力する駆動信号DR2を示している。図2Eの縦軸は、図1の比較回路18が出力する故障診断信号FD1を示している。例えば、クロック信号の異常とは、基準電流生成用抵抗Rfの実装不良や、クロック生成回路10やクロック生成回路11の故障や、クロック信号f1,f2の配線の断線などによるクロック信号f1,f2の出力異常が発生した場合がある。図1に示すように、クロック生成回路10は、故障検出回路17A,17Bと、比較回路18と、SW回路19とを備えている。故障検出回路17A,17Bは、それぞれ、クロック信号f1,f2の停止を検出する。比較回路18は、故障検出回路17A,17Bの出力に基づいて、クロック信号f1,f2の故障を確定する信号FD1を出力する。駆動信号切替SW回路19には、故障検出信号FD1とクロック信号f1,f2が入力されており、故障検出信号FD1の状態によって出力する駆動信号DR1,DR2を切り換えることができる。駆動信号DR1,DR2は、クロック信号f1が故障した場合、切替SW回路19によりクロック信号f2を出力することになり、クロック信号f2が故障した場合、クロック信号f1を出力することになる。また、図2の時刻t1において、クロック信号故障が発生したとすると、同時に故障診断信号FD1が、図1に示したシリアル通信回路6のレジスタ7に入力されることにより、シリアル通信信号SR1で演算装置4に出力することができる。以上の動作により、電源電圧VB変動の低減と輻射ノイズの低減は損なわれることになるが、応急駆動を可能とすることで全てのリニアソレノイドの停止を防ぎ、かつ変速機システム全体の停止を防ぐことができる。次に、図3及び図4を用いて、本実施形態によるリニアソレノイド制御装置に用いる故障検出保護回路16の詳細構成について説明する。図3は、本発明の一実施形態によるリニアソレノイド制御装置に用いる故障検出保護回路の詳細構成を示すブロック図である。なお、図1と同一符号は同一部分を示している。図4は、本発明の一実施形態によるリニアソレノイド制御装置に用いる故障検出保護回路の動作を示すタイミングチャートである。図3にしめすように、故障検出保護回路16は、2チャネルの故障検出回路17A,17Bと、比較回路18と、駆動信号切替SW回路19とで構成されている。故障検出回路17Aは、クロック信号f1に接続されたフィルタ用抵抗44Aと、フィルタ用容量45Aと、故障検出閾値電源34Aと、比較器46Aと、フィルタ回路47Aと、で構成されている。ここで、フィルタ用抵抗44Aと、フィルタ用容量45Aとにより、フィルタ回路が構成される。故障検出回路17Bは、クロック信号f2に接続されたフィルタ用抵抗44Bと、フィルタ用容量45Bと、故障検出閾値電源34Bと、比較器46Bと、フィルタ回路47Bと、で構成されている。比較回路18は、オア回路OR1を備えている。駆動信号切替SW回路19は、切替SW素子48,49とで構成されている。次に、図4を用いて、故障検出保護回路16の動作について説明する。図4において、横軸は時間を示している。図4Aの縦軸は、図1のクロック生成回路10から出力するクロック信号f1を示している。図4Bの縦軸は、図1のクロック生成回路11から出力するクロック信号f2を示している。図4Cの縦軸は、図3の比較器46Aに入力するクロックモニタ信号CM1を示している。図4Dの縦軸は、図3の比較器46Aが出力する故障検出信号FD-A1を示している。図4Eの縦軸は、図3の故障検出回路17Aが出力する切替SW信号SW1を示している。図4Fの縦軸は、図3の比較器46Bに入力するクロックモニタ信号CM2を示している。図4Gの縦軸は、図3の比較器46Bが出力する故障検出信号FD-A2を示している。図4Hの縦軸は、図3の故障検出回路17Bが出力する切替SW信号SW2を示している。図4Iの縦軸は、図3の駆動信号切替SW回路19から出力するリニアソレノイド駆動信号DR1を示している。図4Jの縦軸は、図3の駆動信号切替SW回路19から出力するリニアソレノイド駆動信号DR2を示している。図4Kの縦軸は、図3の比較回路18から出力する故障診断信号FD1を示している。図4Aに示すように、クロック信号f1は、周波数f1でスイッチングしている。図4Bに示すように、クロック信号f2は、周波数f2でスイッチングしている。図4Iに示すように、正常時の電磁負荷駆動信号DR1は、クロック信号f1を用いた駆動周波数である。図4Jに示すように、正常時の電磁負荷駆動信号DR2は、クロック信号f2を用いた駆動信号である。図4Aに示すクロック信号f1の電圧幅V1は、図3に示したフィルタ用抵抗44Aとフィルタ用容量45Aによって、図4Dに示すクロックモニタ信号CM1として電圧幅V1’に平滑化される。ここでは、フィルタ時定数を調整することにより、クロックモニタ信号の電圧幅V1’=クロック信号CM1の電圧幅÷2とする。ここで、図4Aに示すように、時刻taのとき、クロック信号f1が何らかの故障により停止したとする。クロック信号f1が停止すると、図4Cに示すように、クロックモニタ信号CM1が下がり始める。時刻tbのとき、クロックモニタ信号CM1が故障検出閾値TH1を下回ったとき、図3の比較器46で比較され、図4Dに示す故障検出信号FD-A1がロウからハイに切り替わる。故障検出信号FD-A1の立上りエッジからフィルタ時間FT1後の時刻t0のとき、クロック信号f1の故障が確定し、図4Eに示す切替SW信号SW1が図3の切替SW素子48に入力され、図4Iに示すように、電磁負荷駆動信号DR1はクロック信号f1からクロック信号f2に切り替わる。同時に、オア回路OR1による切替SW信号SW1,SW2との論理和により、図4Kに示す故障診断信号FD1をロウからハイに切替、シリアル通信回路6に入力する。次に、図5を用いて、本実施形態によるリニアソレノイド制御装置に用いるクロック生成回路10の詳細構成について説明する。図5は、本発明の一実施形態によるリニアソレノイド制御装置に用いるクロック生成回路の詳細構成を示すブロック図である。なお、図1と同一符号は同一部分を示している。クロック周波数生成回路10は、周波数微調整器13と、3チャネルの差動対回路72A,72B,72Cと、比較器76と、分周器78とを備えている。3チャネルの差動対回路72A,72B,72Cは、リング発振器を構成する。例えば、差動対回路72Aは、バイアス用スイッチ素子73と、差動対回路用スイッチ素子M6,M7,M8,M9とで構成される。他の差動対回路72B,72Cも、差動対回路72Aと同じ構成となっている。比較器76は、3チャネルの差動対回路72A,72B,72Cで構成されるリング発振器のループ信号LO1,LO2を比較して、基準クロック信号RC1に出力する。分周器78は、基準クロック信号RC1を分周して、クロック信号f1を出力する。分周器78の分周率は、図1に示したシリアル通信回路6のレジスタ8による周波数設定値FS1によって可変可能である。ここで、差動対回路72A,72B,72Cの出力特性は、バイアス電流Ibによって変化し、クロック信号f1の周波数を可変にすることができる。バイアス用スイッチ素子73に流れるバイアス電流Ibは、基準電源電圧Vrefと、参照電流生成用抵抗Rfとの間に流れる基準電流Irefを基準に生成される。基準電流Irefを流す手段であるスイッチ素子M1がオンになると、同時にスイッチ素子M4もオンスイッチ素子64,65はオフ状態になり、カレントミラーにより基準電流Irefと同じ電流Icが、バイアス電流Ibとして流れることになる。周波数微調整回路13は、セレクタ回路61と、スイッチ素子64,65と、スイッチ素子M2,M3,M4とから構成される。セレクタ回路61には、図1に示したシリアル通信回路6からの周波数微設定値FS2が入力する。セレクタ回路61は、周波数微設定値FS2に応じて、セレクト信号SE1,SE2を切り換える。例えば、セレクト信号SE1がオンの場合、スイッチ素子65がオンになるため、電流Im2が流れることになる。バイアス電流Ibはカレントミラー回路により、スイッチ素子M2,M3,M4に流れる電流の総和になるため、電流Im2が流れた場合のバイアス電流Ibは、電流Im2と電流Icとの和Im2Icになる。このように、周波数微調整器13及びセレクト回路61により、バイアス電流Ibを可変可能とし、クロック生成回路10の出力であるクロック信号f1の周波数を可変できる。ここで、Ic=Im2=Im3とした場合、スイッチ素子64,65がオフ時のバイアス電流Ib=Icに対して、スイッチ素子64をオンし、スイッチ素子55をオフとしたとき、電流Ib=2Icとなる。バイアス電流IbがIcの時の、クロック生成生成回路10が出力するクロック周波数f1が500.000Hzとすると、バイアス電流Ibが2Icの時の、クロック生成生成回路10が出力するクロック周波数f1が500.010Hzとなるように、クロック生成回路10は構成されている。また、スイッチ素子64,65をオンした時、バイアス電流Ibは、3Icとなる。この時の、クロック生成生成回路10が出力するクロック周波数f1が500.020Hzとなるように、クロック生成回路10は構成されている。前述のように、クロック生成回路10で生成される基準クロックを4.0MHzとして設計し、電磁負荷2の駆動周波数f1を500.00Hz周期Ts1=f100μsで出力する場合、他の駆動周波数の調整分解能は基準クロックの1クロック分とした場合に比べて、本実施形態のクロック生成回路10クロック生成回路11も同様は、より駆動周波数を微調整できる。クロック生成回路10と、クロック生成回路11が出力する駆動周波数は、できるだけ近い方が、供給電源の変動および輻射ノイズ低減する際に効果的であるため、本実施形態の方がより供給電源の変動および輻射ノイズを低減できるものとなる。なお、図1に示したクロック生成回路11も、クロック生成回路10と同様の構成であり、同様に動作するものである。なお、以上の説明では、負荷2の個数は2個であり、電磁ソレノイドドライバ38も2個であり、クロック生成回路10,11も2個としている。しかし、負荷及び電磁ソレノイドドライバが3個以上の場合には、次のように構成する。例えば、負荷2の個数は3個であり、電磁ソレノイドドライバ38が3個の場合には、クロック生成回路を3個とする。そして、3個のクロック生成回路が出力する駆動周波数は、500.000Hz,500.010Hz,500.020Hzのように、僅かずつずらすようにする。また、負荷2の個数は4個であり、電磁ソレノイドドライバ38が4個の場合には、クロック生成回路を2個とする。そして、第1のクロック生成回路の駆動クロックを、第1及び第2の負荷を駆動する電磁ソレノイドドライバに供給し、第2のクロック生成回路の駆動クロックを、第3及び第4の負荷を駆動する電磁ソレノイドドライバに供給する。この場合、2個のクロック生成回路が出力する駆動周波数は、500.000Hz,500.010Hzのように、僅かにずらしている。以上説明したように、本実施形態では、変速機等の制御に用いるリニアソレノイド制御装置において、供給電源の変動および輻射ノイズ低減をできるものとなる。また、駆動周波数生成回路が故障した場合に正常なクロックに切替えることで応急駆動を可能とし、安定したシステムを提供することができる。次に、図6を用いて、本発明の他の実施形態によるリニアソレノイド制御装置の構成及び動作について説明する。図6は、本発明の他の実施形態によるリニアソレノイド制御装置の全体構成を示すブロック図である。なお、図1と同一符号は、同一部分を示している。本実施形態のリニアソレノイド制御装置1’は、半導体装置3’と、CPU4’とを備えている。半導体装置3’が、図1に示した半導体装置3と相違する点は、図1の半導体装置3が内部に備えていたクロック生成回路10を備えていない点である。そして、一方では、CPU4’は、その内部にクロック生成回路51を備えている。クロック生成回路51は、クロック信号f1を出力し、故障検出保護回路16に入力する。なお、その他の構成及び動作は、図1にて説明したものと同様である。本実施形態によっても、変速機等の制御に用いるリニアソレノイド制御装置において、供給電源の変動および輻射ノイズ低減をできるものとなる。また、駆動周波数生成回路が故障した場合に正常なクロックに切替えることで応急駆動を可能とし、安定したシステムを提供することができる。"