信号を受信するための制御器の出力端に接続された第1の制御端と、バッファーの出力端に結合された第2の制御端と、振幅が低電位の電源と同様である第1の高論理レベルを有する信号を受信するための第1の端と、振幅が高電位の電源と同様である第2の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第2の端と、を含む第1のスイッチと、前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第2のスイッチとを備える装置。前記第1のスイッチは、前記信号が低論理レベルを有する場合に、前記第1のスイッチがオンにされ、前記バッファーの前記出力端が前記高電位を有する高論理レベルを発生するまで、前記第1のスイッチはオンに保持されるように配置される請求項1に記載の装置。前記信号が低論理レベルから高論理レベルに変わり、且つ前記第1のスイッチが前記信号の論理レベルが前記バッファーの前記入力端に伝送されることを許可した後、前記第1のスイッチがオフ状態となる請求項1または2に記載の装置。前記第2のスイッチがオンにされると、前記バッファーの前記入力端を前記バッファーの前記出力端に結合させる請求項1から3の何れか1項に記載の装置。前記制御器は、直列に接続された第1のP型金属酸化膜半導体トランジスタ及び第1のN型金属酸化膜半導体トランジスタを含み、前記制御器の出力信号を発生するための第1のブロックと、直列に接続された第2のN型金属酸化膜半導体トランジスタ、第3のN型金属酸化膜半導体トランジスタ、及び第4のN型金属酸化膜半導体トランジスタを含み、電圧降下を発生させて前記第1のP型金属酸化膜半導体トランジスタを駆動するための第2のブロックとを更に含む請求項1から4の何れか1項に記載の装置。入力信号を受信して、振幅が低電位の電源と同様である第1の高論理レベルを有する信号を発生するためのコアバッファーと、前記信号を受信するための制御器の出力端に接続された第1の制御端、バッファーの出力端に結合された第2の制御端、前記信号を受信するための第1の端、及び振幅が高電位の電源と同様である第2の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第2の端を有する第1のスイッチと、前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第2のスイッチと、を含む低リーク電圧検出回路とを備え、前記バッファーは、直列に接続された少なくとも1つのP型金属酸化膜半導体トランジスタと少なくとも1つのN型金属酸化膜半導体トランジスタを有する入力段を含むシステム。前記低リーク電圧検出回路は、前記第1の高論理レベルを有する信号を受信してから、前記第2の高論理レベルを有する信号を発生することに用いられ、前記第1の高論理レベルを受信してから前記第2の高論理レベルを発生するまでの期間中、時間遅延がある請求項6に記載のシステム。第1のデジタル信号を、低電位の電源によって給電されたコアバッファーに提供するステップと、振幅が前記低電位の電源と同様である第1の高論理レベルを有する第2のデジタル信号を発生するステップと、前記コアバッファーとバッファーとの間に結合された第1のスイッチを介して、前記第1の高論理レベルを前記バッファーの入力端に転送するステップと、前記第1のスイッチをオフにするステップと、第2のスイッチを介して、前記バッファーの出力端を前記バッファーの前記入力端に接続するステップと、前記バッファーの前記入力端で、前記第1の高論理レベルを、振幅が高電位の電源と同様である第2の高論理レベルに変えるステップと、を含む方法。前記第2のデジタル信号は、低論理レベルから高論理レベルになると、前記第1のスイッチがオンの状態となっている時間の遅延の後で、制御信号を提供して前記第1のスイッチをオフにするステップを更に含む請求項8に記載の方法。第1のP型金属酸化膜半導体トランジスタと第1のN型金属酸化膜半導体トランジスタと間の第1の接点で、制御信号を発生するステップと、前記制御信号を前記第1のスイッチの第1の制御端に転送するステップと、第2のN型金属酸化膜半導体トランジスタと第3のN型金属酸化膜半導体トランジスタの間の第2の接点で、P型金属酸化膜半導体制御信号を発生するステップと、前記P型金属酸化膜半導体制御信号を前記第1のP型金属酸化膜半導体トランジスタのゲート電極に転送するステップと、を更に含む請求項8または9に記載の方法。なお、集積回路のリーク電流を招く他の原因も存在する。直列に接続されたN型金属酸化膜半導体negativechannelMetalOxideSemiconductor;NMOSトランジスタとP型金属酸化膜半導体positivechannelMetalOxideSemiconductor;PMOSトランジスタの間のダイレクトパスは、リーク電流の主な発生源である。例としては、集積回路は、入力/出力input/output;I/O装置に給電するための高電圧レベル例えば、3.3ボルトと、中央処理装置CentralProcessingUnit;CPUのようなコア装置に給電するための低電圧レベル例えば、1.2ボルトとの二種類の電圧レベルを有し、2つの電圧レベルの間におけるミスマッチは、論理ミスを招く可能性があり、特に、直列に接続されたN型金属酸化膜半導体トランジスタとP型金属酸化膜半導体トランジスタを有する入力/出力バッファーInputOutputBuffer;I/OBufferは、コア装置から出力された不十分なゲート電極駆動電圧信号を受信する可能性がある。このような不十分なゲート電極駆動電圧信号は、高電圧レベルにおいて操作されているトランジスタに対して、不明確な論理レベルを発生し、不十分な電圧のために、コア装置から出力された低い電位がN型金属酸化膜半導体トランジスタを部分的にオンにし、且つP型金属酸化膜半導体トランジスタを部分的にオフにする。N型金属酸化膜半導体トランジスタとP型金属酸化膜半導体トランジスタの両方が同時に導通すれば、大量のリーク電流が発生し、このような大量のリーク電流は、電力損失を増加するので、携帯式装置の電池の寿命は著しく減少してしまう。そのため、本発明の一態様によれば、装置、システム又は方法を提供して、従来の技術問題を解決する。本発明の一態様によれば、第1のスイッチと第2のスイッチを含む装置を提供する。第1のスイッチは、信号を受信するための制御器の出力端に接続された第1の制御端と、バッファーの出力端に結合couplingされた第2の制御端と、対応する振幅が低電位と同様である第1の高論理レベルを有する信号を受信するための第1の端と、対応する振幅が高電位と同様である第2の高論理レベルを発生することに用いて、バッファーの入力端に結合された第2の端と、を含む。第2のスイッチは、バッファーの出力端とバッファーの入力端との間に結合される。本発明の他の態様によれば、コアバッファーCoreBuffer、低リーク電圧検出回路、バッファーを含むシステムを提供する。コアバッファーは、入力信号を受信して、対応する振幅が低電位と同様である第1の高論理レベルを有する信号を発生することに用いる。低リーク電圧検出回路は、第1のスイッチと第2のスイッチを含む。第1のスイッチは、信号を受信するための制御器の出力端に接続された第1の制御端と、バッファーの出力端に結合された第2の制御端と、信号を受信するための第1の端と、対応する振幅が高電位と同様である第2の高論理レベルを発生することに用いて、バッファーの入力端に結合された第2の端と、を含む。第2のスイッチは、バッファーの出力端とバッファーの入力端との間に結合される。バッファーは、直列に接続された少なくとも1つのP型金属酸化膜半導体トランジスタと少なくとも1つのN型金属酸化膜半導体トランジスタからなる入力段を含む。本発明の更に1つの態様によれば、第1のデジタル信号を、低電位によって給電されたコアバッファーに提供するステップと、対応する振幅が低電位と同様である第1の高論理レベルを有する第2のデジタル信号を発生するステップと、コアバッファーとバッファーとの間に結合された第1のスイッチを介して、第1の高論理レベルをバッファーの入力端に転送するステップと、第1のスイッチをオフにするステップと、第2のスイッチを介して、バッファーの出力端をバッファーの入力端に接続するステップと、バッファーの入力端で、第1の高論理レベルを、対応する振幅が高電位と同様である第2の高論理レベルに変えるステップと、を含む方法を提供する。以下、実施例を用いて、前記説明及び後の実施形態について詳しく説明し、更なる解釈を本発明の技術方案に提供する。本説明で用いた好ましい実施例の発生と応用に関しては、以下のように詳しく検討する。しかしながら、本発明は、様々の特定な背景において実施できる応用可能な発明概念を多く提供したことは理解すべきである。以下で検討する特定な実施例は、本発明を発生応用する特定な方式を示すためのものだけであり、本発明の範囲を限定することを図らない。本発明を、特定な背景における実施例、つまり二種類の供給電圧において操作される集積回路によって説明する。しかしながら、本発明は、多種の供給電圧において操作される様々の集積回路にも応用できる。まず、図1Aを参照し、図1Aは、本発明の一実施例によって、低リーク電圧検出回路を有する例示的な集積回路を示すブロック図である。この例示的な集積回路は、コアバッファー106、低リーク電圧検出回路100、バッファー122、入力/出力バッファー104を含む。バッファー122と低リーク電圧検出回路100は、ともに電位VDDPSTによって給電され、コアバッファー106は、電位VDDによって給電される。実施例によれば、VDDPSTは、入力/出力回路に給電するための電圧であり、高給電電圧例えば、3.3ボルトを要求するに対して、VDDは、コア回路を駆動するための低給電電圧例えば、1.2ボルトである。コアバッファー106は、制御信号を受信して、信号108を発生し、コアバッファー106がVDDによって給電されるので、信号108の高論理レベルは、ほぼVDDに対応し、低リーク電圧検出回路100は、コアバッファー106から出力された信号108とバッファー122から出力された信号112を受信して、ほぼVDDPSTに対応する高論理レベルを有する信号110を発生し、バッファー122は、信号110を受信し、信号112を発生する。入力/出力バッファー104は、信号112を受信するための入力端を有する。低リーク電圧検出回路100を採用することによって、高電位から接地電位又は低電位に流れるリーク電流を減少できる。図1Bに示すように、直列に接続されたP型金属酸化膜半導体PMOSトランジスタ116とN型金属酸化膜半導体NMOSトランジスタ114は、バッファー122の入力段を形成する。図1B中のバッファー122は、2つのP型金属酸化膜半導体トランジスタと2つのN型金属酸化膜半導体トランジスタを含むが、バッファー122は、任意数のP型金属酸化膜半導体トランジスタとN型金属酸化膜半導体トランジスタを収納できることは理解すべきである。例としては、複数のP型金属酸化膜半導体トランジスタは、並列に接続されてから、複数の並列に接続されたN型金属酸化膜半導体トランジスタと直列に接続し合ってよい。図1Bに示したトランジスタの数を制限するのは、本発明の各種の実施例の発明態様をはっきりと説明するためであり、本発明の実施例は、数が特定されたいかなるトランジスタに制限されない。図1Bに示すように、信号108が直接にバッファー122の入力端に転送されたら、P型金属酸化膜半導体トランジスタ116が高電位VDDPST例えば、3.3ボルトに接続されているので、信号108の高論理レベル例えば、1.2ボルトは、P型金属酸化膜半導体トランジスタ116をオフにするには足りなく、同時に、信号108の高論理レベル例えば、1.2ボルトは、N型金属酸化膜半導体トランジスタ114をオンにすることができる。そのため、リーク電流は、N型金属酸化膜半導体トランジスタ114とP型金属酸化膜半導体トランジスタ116によって形成されたパスを流れる。コアバッファー106とバッファー122との間における低リーク電圧検出回路100を採用することによって、バッファー122を流れるリーク電流が有効的に低下させられることは、低リーク電圧検出回路100のメリットである。図1Bにおいて、バッファー122の入力段を示したが、低リーク電圧検出回路100は、リーク電流を有する他の装置にも適用でき、且つこれらのリーク電流は、高給電電位と接地給電電位又は低給電電位との間を流れることは理解すべきである。再び図1Aを参照すれば、低リーク電圧検出回路100は、低電位例えば、1.2ボルトに対応する高論理レベルを高電位例えば、3.3ボルトに対応する高論理レベルに転換できる。図1Bに示すように、P型金属酸化膜半導体トランジスタ116は、高電位VDDPSTに結合されており、低リーク電圧検出回路100に発生された信号110が低論理レベルから高論理レベルに変わった場合に、信号110は、P型金属酸化膜半導体トランジスタ116をオフにすることができる。低リーク電圧検出回路100の詳細な操作に関しては、図3で検討する。図2は、低リーク電圧検出回路100を示すブロック図である。低リーク電圧検出回路100は、制御器200、伝送ゲート202、フィードバック通路204を含む。フィードバック通路204は、バッファー122の出力端と入力端との間に接続されたP型金属酸化膜半導体トランジスタM6を含み、P型金属酸化膜半導体トランジスタM6のゲート電極は、一般に接地しているVSSに結合される。図2に示すように、P型金属酸化膜半導体トランジスタM6は、ずっとオンにされており、バッファー122の出力端と入力端との間にフィードバック通路を提供する。伝送ゲート202の操作は、この分野の一般的な知識から分かれるので、ここで詳しく検討しない。伝送ゲート202は、並列に接続されたN型金属酸化膜半導体トランジスタM5とP型金属酸化膜半導体トランジスタM4を含み、P型金属酸化膜半導体トランジスタM4とN型金属酸化膜半導体トランジスタM5は、信号108を受信する入力端及びバッファー122の入力端に接続された出力端を有する信号スイッチを形成する。伝送ゲート202は、制御信号を受信するための2つのゲート電極を更に含み、P型金属酸化膜半導体トランジスタM4のゲート電極は、バッファー122の出力端に接続され、N型金属酸化膜半導体トランジスタM5のゲート電極は、制御器200の出力端に接続される。制御器200は、高電位VDDPSTによってバイアス電圧を提供され、制御器200の入力端は、信号108を受信することに用いられる。図2において、伝送ゲート202は、スイッチとして、P型金属酸化膜半導体トランジスタM4のゲート電極とN型金属酸化膜半導体トランジスタM5のゲート電極が受信した制御信号によって、通路を提供することができ、信号108が通路を通してバッファー122に到達することを許可する。一方、N型金属酸化膜半導体トランジスタM5とP型金属酸化膜半導体トランジスタM4との両方をオフにすることによって、伝送ゲート202は、バッファー122に信号108を受信しないようにさせることができる。図2に示すように、伝送ゲート202の制御信号は、それぞれ制御器200の出力端とバッファー122の出力端から出力され、制御器200の作業原理は、図3で詳しく説明する。図3は、図2に示した制御器200のブロック図を更に示す。制御器200は、伝送ゲート制御ブロック302とP型金属酸化膜半導体ゲート電極制御ブロック304を含む。そのうち、伝送ゲート制御ブロック302は、P型金属酸化膜半導体トランジスタM2とN型金属酸化膜半導体トランジスタM3を含み、P型金属酸化膜半導体トランジスタM2とN型金属酸化膜半導体トランジスタM3は、VDDPSTと接地電圧との間に直列に接続される。P型金属酸化膜半導体トランジスタM2とN型金属酸化膜半導体トランジスタM3との間の接続点は、伝送ゲート制御ブロック302の出力端とし、N型金属酸化膜半導体トランジスタM3のゲート電極は、信号108を受信することに用いられ、P型金属酸化膜半導体トランジスタM2のゲート電極は、P型金属酸化膜半導体ゲート電極制御ブロック304の出力端に接続される。要するに、伝送ゲート制御ブロック302は、伝送ゲート202に対してゲート電極制御信号を発生する。P型金属酸化膜半導体ゲート電極制御ブロック304は、直列に接続されたN型金属酸化膜半導体トランジスタM1、N型金属酸化膜半導体トランジスタM7、N型金属酸化膜半導体トランジスタM8といった3つのN型金属酸化膜半導体トランジスタを含む。N型金属酸化膜半導体トランジスタM1は、ドレイン電極、ゲート電極、ソース電極を有し、そのうち、ドレイン電極はVDDPSTに接続され、ゲート電極はドレイン電極に接続され、ソース電極はN型金属酸化膜半導体トランジスタM7のドレイン電極に接続される。N型金属酸化膜半導体トランジスタM7は、ネイティブのN型金属酸化膜半導体トランジスタNativeNMOSTransistorであり、VSSに接続されたゲート電極とN型金属酸化膜半導体トランジスタM8のドレイン電極に接続されたソース電極を有する。N型金属酸化膜半導体トランジスタM8は、信号108を受信するためのゲート電極と接地するソース電極を有する。N型金属酸化膜半導体トランジスタM1とN型金属酸化膜半導体トランジスタM7との間の接続点は、P型金属酸化膜半導体ゲート電極制御ブロック304の出力端とする。P型金属酸化膜半導体ゲート電極制御ブロック304の出力端は、電圧降下を提供することができ、P型金属酸化膜半導体トランジスタM2を駆動する。要するに、伝送ゲート制御ブロック302とP型金属酸化膜半導体ゲート電極制御ブロック304は、制御器200を形成する。信号108の論理レベルの変化よって、制御器200は、ゲート電極信号を発生して、N型金属酸化膜半導体トランジスタM5のオンオフを制御する。伝送ゲート制御ブロック302は直列に接続された1つのN型金属酸化膜半導体トランジスタと1つのP型金属酸化膜半導体トランジスタを含み、P型金属酸化膜半導体ゲート電極制御ブロック304は直列に接続された3つのN型金属酸化膜半導体トランジスタを含むが、ここで、示したトランジスタの数を制限するのは、本発明の各種の実施例の発明態様をはっきりと説明するためであり、当業者であれは、その変化、取替、修正を認識できることは理解すべきである。図3は、低リーク電圧検出回路100の操作を更に示す。信号108、信号206、信号110、信号112は、低リーク電圧検出回路100の操作を説明するために選択されたものである。図3に示すように、信号108が最初に高論理レベルを有することとすれば、信号108がコアバッファー106図1Aに示すによって発生され、コアバッファー106が低電位を有するVDDによって給電されるので、信号108は、低電位例えば、1.2ボルトに対応する高論理レベルを有することは理解すべきである。信号108の立ち下がりエッジが点線1で示す第1の時点で発生した場合に、信号108の論理レベルは、高論理レベルから低論理レベルに変化したので、N型金属酸化膜半導体トランジスタM3とN型金属酸化膜半導体トランジスタM8は、オフにされた。このようにして、VDDPSTは、P型金属酸化膜半導体トランジスタM2を介してN型金属酸化膜半導体トランジスタM5のゲート電極を充電例えば、波形206に示すようにして、N型金属酸化膜半導体トランジスタM5をオンにする。そのため、信号108の低論理レベルは、信号110として、バッファー122の入力端に転送されることができる。第1の時点において、信号110の論理レベルが高論理レベルから低論理レベルに変化したことは、信号110の波形に示され、信号110の低論理レベルによってバッファー122の出力信号信号112と呼ぶも低論理レベルを有すること第1の時点における信号112の波形を参照できるが決められ、信号112の低論理レベルは、更に、P型金属酸化膜半導体トランジスタM4をオンにする。N型金属酸化膜半導体トランジスタM5とP型金属酸化膜半導体トランジスタM4の両方がオンにされたことによって、伝送ゲート202がオンにされて、信号108がバッファー122の入力端に転送されることを許可する。低論理レベルがN型金属酸化膜半導体トランジスタ114図1Bに示すをオフにすることができるので、信号108の低論理レベルによってリーク電流がバッファー122を流れることはない。一方、信号108の立ち上がりエッジが点線2で示す第2の時点で発生した場合に、信号108の論理レベルが変化することで、N型金属酸化膜半導体トランジスタM3がオンにされ、且つ点線3で示す第3の時点になるまで、N型金属酸化膜半導体トランジスタM5のゲート電極は、完全放電しなく、P型金属酸化膜半導体トランジスタM4は、第3の時点まで、オンの状態を保持した。点線2から点線3までの期間において、N型金属酸化膜半導体トランジスタM5は、オンの状態を保持し、且つ信号108の高論理レベルはN型金属酸化膜半導体トランジスタM5とP型金属酸化膜半導体トランジスタM4を介してバッファー122の入力端に転送された。信号110の波形に示すように、点線2から点線3までの期間における信号110の振幅は、低電位例えば、1.2ボルトと等しく、このような低電位は、バッファー122の入力端でP型金属酸化膜半導体トランジスタ116図1Bに示すをオフにするための十分に高いものにならなかったかもしれないが、信号110の高論理レベルは、バッファー122内のN型金属酸化膜半導体トランジスタ114図1Bに示すをオンにすることができた。バッファー122において、N型金属酸化膜半導体トランジスタ114がオンにされたことによって、低論理レベルが発生し、このような低論理レベルは、バッファー122に高論理レベルを出力させ、バッファー122から出力された高論理レベルによって、信号112の電圧振幅は、ほぼVDDPSTと等しくなった点線2から点線3までの期間において、信号112の波形が低論理レベルから高論理レベルに変わったことを参照する。信号112の高論理レベルが完全に発生してから、電位VDDPSTに対応する高論理レベルは、フィードバック通路204を介して、信号110に転送された。図3に示すように、信号112の波形が低論理レベルから高論理レベルに変化した場合に、信号110の電位がVDDと等しい低電位からVDDPSTと等しい高電位にジャンプしたことは、信号110の波形に示され、このようなジャンプしたことは、バッファー122におけるP型金属酸化膜半導体トランジスタ116を完全にオフにすることに寄与する。そのため、バッファー122において、同時にオンにされたN型金属酸化膜半導体トランジスタ114とP型金属酸化膜半導体トランジスタ116を流れるリーク電流は避けられる。なお、VDDPSTと等しい高電位を有する信号112も、P型金属酸化膜半導体トランジスタM4のゲート電極を介して、P型金属酸化膜半導体トランジスタM4をオフにした。P型金属酸化膜半導体トランジスタM4とN型金属酸化膜半導体トランジスタM5がともに完全にオフにされると、信号110の高電位から信号108の低電位に流れるリーク電流は避けられるようになった。なお、本願の範囲は、明細書で説明した工程、機械、製造、物質成分、手段、方法、ステップが特定された実施例に制限されない。当業者であれば、現有又は将来にできた、ここで説明した対応的な実施例と実質に同様な機能を実行し、又は実質的に同様な結果に達する工程、機械、製造、物質成分、手段、方法、ステップは本発明によって応用できることが、本発明の開示から容易に分れる。そのため、添付の特許請求の範囲は、このような工程、機械、製造、物質成分、手段、方法又はステップを本発明の範囲にまとめるためのものである。