"集積回路を製造する方法であって、ホール効果素子を製造するステップを含んでおり、該ホール効果素子を製造するステップが、シリコン基板の上にエピ層を形成するステップと、前記エピ層の上に第1の絶縁層を形成するステップと、前記第1絶縁層、前記エピ層、又は前記基板のうち少なくとも1つにキャビティを形成するステップと、前記ホール効果素子のホールプレートに対応するゲルマニウム構造を形成するために、ゲルマニウムを前記キャビティに堆積させるステップと、を含む、方法。前記集積回路を製造する前記方法が、更に、前記シリコン基板内に又はシリコン基板上において電子コンポーネントを製造するステップを含む、請求項1に記載の方法。前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、前記キャビティにn型ゲルマニウムを堆積させることを含む、請求項2に記載の方法。請求項2に記載の方法であって、更に、過剰なゲルマニウムを取り除くために磨くステップであって、その結果、前記キャバティ内に堆積されるゲルマニウム構造となるステップを含む、方法。前記第1絶縁層の上に金属層を形成する、請求項4に記載の方法。請求項2に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記第1絶縁層の上、及び前記ゲルマニウム構造の上に、第2の絶縁層を形成するステップと、前記第1絶縁層、前記第2絶縁層、前記エピ層、又は前記基板のうち少なくとも1つを、前記ゲルマニウム構造に近接する深さまでエッチングするステップであって、その結果、前記ゲルマニウム構造の上に堆積された複数のコンタクトキャビティとなるステップと、前記複数のコンタクトキャビティを導電性の材料で充填して、複数の導電性コンタクトを形成するステップと、導電層を前記ゲルマニウム構造の上に、少なくとも前記複数の導電性コンタクト間の領域において形成するステップであって、前記導電層が前記ホール効果素子におけるフィールドプレートを形成する、ステップと、を含む、方法。前記導電層が前記第2絶縁層の上に形成される、請求項6に記載の方法。前記導電層が前記ゲルマニウム構造の上、及び前記第2絶縁層の下に形成される、請求項6に記載の方法。請求項6に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、選択的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記ゲルマニウムの大部分が前記キャビティ内にあるステップを含む、方法。請求項6に記載の方法において、前記ゲルマニウムを前記キャビティに堆積させる前記ステップが、一般的な化学堆積プロセスにより前記ゲルマニウムを前記キャビティに堆積させるステップであって、その結果、前記キャビティ内及び前記第1絶縁層の表面上の双方にあるステップを含む、方法。請求項6に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記エピ層及び前記ゲルマニウム構造の間でバリアイオン注入層を前記エピ層に拡散するステップを含む、方法。請求項6に記載の方法において、前記ホール効果素子を製造する前記ステップが、更に、前記複数の導電性コンタクトに結合される複数の導電性構造を堆積させるステップを含み、該複数の導電性構造が前記ホール効果素子を他の回路に結合するように構成される、方法。前記複数の導電性コンタクトがタングステンから成る、請求項6に記載の方法。前記複数の導電性コンタクトがアルミニウムから成る、請求項6に記載の方法。前記第1絶縁層が二酸化ケイ素から成る、請求項6に記載の方法。前記第1絶縁層が窒化ケイ素、スピンオングラス、又はポリマから成る、請求項6に記載の方法。前記第2絶縁層が二酸化ケイ素から成る、請求項6に記載の方法。前記第2絶縁層がポリマ、窒化ケイ素、又はスピンオングラスから成る、請求項6に記載の方法。請求項2に記載の方法において、前記キャビティを形成する前記ステップが、前記基板においてキャビティを形成するステップを含み、前記基板が、対向する第1の表面と第2の表面とを備えており、前記電子コンポーネントが前記第1表面に近位し、前記ゲルマニウム構造が前記第2表面において形成される、方法。ホール効果素子を備える集積回路であって、該ホール効果素子が、対向する第1の表面及び第2の表面を備えるシリコン基板と、前記シリコン基板の第1表面の上に堆積されるエピ層と、前記エピ層上に堆積される第1の絶縁層と、前記第1絶縁層、前記エピ層、又は前記基板のうち少なくとも1つに形成されるキャビティと、前記キャビティ内に堆積されたゲルマニウムから成るゲルマニウム構造であって、前記ホール効果素子のゲルマニウムホールプレートに対応するゲルマニウム構造と、を備える、集積回路。前記シリコン基板内に又は前記シリコン基板上に堆積される電子コンポーネントを更に備える、請求項20に記載の集積回路前記ゲルマニウムがn型ゲルマニウムを含む、請求項21に記載の集積回路。請求項21に記載の集積回路において、前記ホール効果素子が更に、前記第1絶縁層の上に、及び前記ゲルマニウム構造の上に堆積された第2の絶縁層と、前記第1絶縁層、前記第2絶縁層、前記エピ層、又は前記基板の内少なくとも1つを通じて堆積され、複数のコンタクト位置において前記ゲルマニウム構造と接触する複数の導電性コンタクトと、少なくとも前記複数の導電性コンタクト間の領域において前記ゲルマニウム構造の上に堆積された導電層であって、前記ホール効果素子のフィールドプレートを形成する導電層と、を備える、集積回路。前記導電層が前記第2絶縁層の上に堆積される、請求項23に記載の集積回路。前記導電層が、前記ゲルマニウム構造の上、及び前記第2絶縁層の下に堆積される、請求項23に記載の集積回路。前記導電層が金属層を含む、請求項23に記載の集積回路。前記ゲルマニウム構造が、金属で低ドーピングしたゲルマニウムから成る、請求項23に記載の集積回路。請求項23に記載の集積回路において、前記ホール効果素子が、更に、前記エピ層と前記ゲルマニウム構造の間において前記エピ層に拡散したバリア植設層を含む、集積回路。請求項23に記載の集積回路において、前記ホール効果素子が、更に、前記複数の導電性コンタクトに結合した複数の導電性構造を備え、該複数の導電性構造が、前記ホール効果素子を他の回路に結合するように構成される、集積回路。前記複数の導電性コンタクトがタングステンから成る、請求項23に記載の集積回路。前記複数の導電性コンタクトがアルミニウムから成る、請求項23に記載の集積回路。前記第1絶縁層が二酸化ケイ素から成る、請求項23に記載の集積回路。前記第1絶縁層が窒化ケイ素、スピンオングラス、又はポリマから成る、請求項23に記載の集積回路。前記第2絶縁層が二酸化ケイ素から成る、請求項23に記載の集積回路。前記第2絶縁層がポリマ、窒化ケイ素、又はスピンオングラスから成る、請求項23に記載の集積回路。請求項21に記載の集積回路において、前記キャビティが前記基板に形成され、前記電子コンポーネントが前記基板の第1表面に近位し、前記ゲルマニウム構造が前記基板の第2表面に形成される、集積回路。本発明は、ゲルマニウムホールプレートを有するホール効果素子を提供するものである。このゲルマニウムホールプレートは、従来型のホール効果素子のシリコンホールプレートと比較して、増大した移動度を提供し、それ故、より高感度なホール効果素子を提供する。本発明の一態様によれば、集積回路を製造する方法は、ホール効果素子を製造するステップを含む。このホール効果素子を製造するステップは、シリコン基板の上にエピ層を形成するステップ、エピ層の上に第1の絶縁層を形成するステップ、第1絶縁層、エピ層、又は基板のうち少なくとも1つにキャビティを形成するステップ、ホール効果素子のホールプレートに対応するゲルマニウム構造を形成するために、ゲルマニウムをキャビティに堆積させるステップを含む。本発明の他の態様によれば、集積回路は、ホール効果素子を含む。このホール効果素子は、対向する第1の表面及び第2の表面を含むシリコン基板を含む。このホール効果素子はまた、シリコン基板の第1表面上に堆積されるエピ層を含む。このホール効果素子は、更に、エピ層上に堆積される第1の絶縁層と、第1絶縁層、エピ層又は基板のうち少なくとも1つに形成されるキャビティとを含む。このホール効果素子は、更に、キャビティ内に堆積されたゲルマニウムから成るゲルマニウム構造を含み、当該ホール効果素子のゲルマニウムホールプレートに対応する。上述の本発明の特徴は、本発明そのものと同様、図面について以下の詳細な説明からより完全に理解されよう。本発明の説明を行う前に、いくつかの導入的な概念及び用について説明する。本明細書で用いる、集積回路という用語は、共通の基板上で製作される回路を説明するために用いるものであり、ホール効果素子だけを含むことができるか、又は、他の電子コンポーネントと共にホール効果素子を含むことができる。他の電子コンポーネントは、トランジスタ若しくはダイオードのようなアクティブ電子コンポーネント、レジスタのようなパッシブ電子コンポーネント、又はアクティブ及びパッシブ双方の電子コンポーネントを含むことができる。本明細書で用いる、Pウェルという用語は、P型ドーピングを説明するために用いる。このP型ドーピングは半導体に植設することができ、約1×l016から約5×l016イオン/cm3までのドーピング濃度を有する。同様に、本明細書で用いる、N―ウェルという用語はN型ドーピングを説明するために用いる。このN型ドーピングは、約1×1016から約5×1016イオン/cm3までのドーピング濃度を有する。本明細書で用いる、P―又はP―マイナスという用語は、P型ドーピングを説明するために用いる。このP型ドーピングは、半導体に植設することができ、約8×1016約から2×1017イオン/cm3までのドーピング濃度を有する。本明細書で用いる、P又はP―プラスという用語は、P型ドーピングを説明するために用いる。このP型ドーピングは半導体に植設することができ、約1×1019から5×1019イオン/cm3までのドーピング濃度を有する。同様に、本明細書で用いる、N又はN―プラスという用語は、N型ドーピングを説明するために用いる。このN型ドーピングは、約8×1019から約2×1020イオン/cm3までのドーピング濃度を有する。本明細書で用いる、P型バリア層又はPBLという用語は、P型ドーピングを説明するために用いる。このP型ドーピングは、半導体に植設することができ、そして、約1×1017から約3×1017イオン/cm3までのドーピング濃度を有する。本明細書で用いる、N型バリア層又はNBLという用語は、N型ドーピングを説明するために用いる。このN型ドーピングは、それは約8×108から約2×109イオン/cm3のドーピング濃度を有する。本明細書で用いる、Nエピ又は単にエピという用語は、半導体基板の全部又はその実質部分について堆積されるN型ドーピングを有する半導体層を説明するために用いる。Nエピ層は、半導体基板において成長し、約1×lO15から約3×l015イオン/cm3のドーピング濃度を有する。本明細書で用いる、低ドープドレイン又は単にLDDという用語は、例えば、金属酸化物半導体MOSトランジスタのドレイン領域、又はソース領域において、ドーピングを有する半導体層を説明するために用いる。本明細書に記載するNLDDは、N型エレメントでドーピングされる。本明細書に記載するPLDDは、P型エレメントでドーピングされる。LDD層は、半導体に植設することができ、約8×1016から約2×107イオン/cm3のドーピング濃度を有する。本明細書で用いる、ポリシリコン又は単にポリという用語は、例えば、MOSFET及びCMOプロセス技術における伝導性のゲート材料として用いることができる多結晶半導体層を説明するために用いる。ポリ層は、例えば低圧の化学蒸着LPCVD技術を使用して堆積させることができる。ポリ層はまた、他の技術を使用して形成することもできる。このポリ層は、N型又はP型のドーピングによって濃密にドーピングすることができ、約1×1020から約5×1020イオン/cm3までのドーピング濃度を有する。本明細書において説明するポリ層は、N型イオンでドーピングする。本発明を説明する前に、本明細書では、特別な形状例えば、矩形であるか円形を有する集積回路構造に対して時折参照がなされる点に留意すべきである。しかしながら、当業者にとって、本明細書において説明する技術が各種のサイズ及び形状に適用可能であることが認められよう。特定のドーピング濃度範囲にある特定のドーピング濃度を有する特定の集積回路構造を上記説明した一方、他の集積回路製造プロセスにおいて、類似の構造が他のドーピング濃度範囲にある他のドーピング濃度で形成できることが理解されよう。図1―9において、参照符号10a―l0iは、それぞれ、ホール効果素子を有する集積回路の製造時の進歩的なプロセスステップを表す構造に関連する。図8及び9は、最終パッキング前であることを除いた、完成した集積回路を示している。図10及び11はまた、最終パッキング以前の完成した集積回路を示しており、ここでは、以前のプロセスステップは明確に示されないものの、この以前のプロセスステップは、通常、図1―9から理解されよう。特に明記しない限り、本明細書においては、後述するステップの特定のシーケンスのみが説明され、本発明の要旨を逸脱しない範囲で変更可能であることが理解されるべきである。したがって、特に明記しない限り、後述するプロセスステップは秩序だっておらず、このことは、当該ステップが、可能な場合に如何なる利便性をもって又は如何なる望ましい順序でも実行することができることを意味する。これから図1を参照する。例示的な集積回路10aはシリコン基板12の上に形成され、ここでは、エピ層14が最初に形成される。いくつかの実施形態では、このエピ層14は、nエピ層である。基板は、未ドーピング、又はP型材料によって低ドーピングすることができる。以下の考察から明らかとなる理由により、PLDD植設18は、エピ層14に植設することができる。いくつかの実施形態では、PLDD植設18は、他のエレメントも用いることができることを除き、ホウ素ドーピングした植設とすることができる。このPLDD植設18は、バリア植設層を形成する。集積回路10aは、電子コンポーネント、例えば、ケイ素化合物バリア26を有するポリシリコンゲート28を含んだ電界効果トランジスタFET24を含むことができる。明確化のために、FET24のドレイン及びソースについては示していない。集積回路10aはまた、受動的な電子コンポーネント図示せずを含むこともできる。しかしながら、集積回路10aは、更に詳細に後述する特定のホール効果素子以外の能動的又は受動的な如何なる電子コンポーネントも含む必要はない。中間層誘電体ILD層16は、エピ層14上に成長することができる。このILD層は、キャビティ22を形成するためにエッチングすることができる。いくつかの実施形態では、このILD層16は、二酸化ケイ素から成る。他の実施態様では、このILD層16は、窒化ケイ素から成る。更に他の実施形態では、このILD層16は、スピンオングラス又はスピンオンポリマ、例えば、ポリイミド、SU―8又はベンゾシクロブテンBCB材から成ることができるが、これに限定されない。金属層20、例えば、チタン又は窒化チタンのバリア金属層20は、ILD層20上に堆積することができ、キャビティ33の内面を覆うことができる。金属、例えば、タングステンW又はアルミニウムAlは、キャビティ22に堆積させることができ、集積回路10aにおいて電子コンポーネントに対する導電性コンタクト23を形成する。集積回路10aは、後述するホール効果素子を形成することへの出発点となる。これより図2を参照すると、図1と同様のエレメントが、同様の参照符号を有して示される。ILD層16は、エッチチングすることができ、エピ層14の深さ又は深さの近くまで、及びPLDD植設18の上にPLDD植設18の深さまでキャビティ30を形成する。これより図3を参照すると、図1及び2と同様のエレメントが同様の参照符号を有して示される。例えば、ゲルマニウム材及びN型ゲルマニウム材は、ゲルマニウム構造32を形成するためにキャビティ30に堆積させることができる。いくつかの実施形態では、ゲルマニウム材は選択的な化学堆積プロセスによって堆積され、その結果、ゲルマニウム構造32は、大部分がキャビティ30内となる。他の実施態様では、ゲルマニウム材は、一般の化学堆積プロセスによって堆積され、その結果、ゲルマニウム構造32は、キャビティ30内及び第1の絶縁層16の表面より上、即ち領域32aとなる。以下により、ゲルマニウム構造32がホール効果素子のホールプレートを形成することが明らかになるであろう。これより図4を参照すると、図1―3と同様のエレメントが同様の参照符号を有して示される。図3の集積回路10cは、例えば、ケミカルメカニカルポリシングCMPプロセスで磨くことができ、集積回路l0dを生成する。そのために、ゲルマニウム材の領域32a図3を除去してフラットな表面を有するゲルマニウム構造32を形成する。しかしながら、他の実施形態では、この集積回路10cは磨かず、このプロセスは、図5に示されるものへと続く。PLDD植設18、バリア植設層は、エピ層14からゲルマニウム構造32を電気的に絶縁するように機能できることが理解されよう。これより図5を参照すると、図1―4と同様のエレメントが同様の参照符号を有して示される。金属層20はエッチングすることができ、コンタクト金属34、例えば、所謂メタルワンM1層におけるアルミニウム、銅、又はこのどちらかの合金は、金属層20に堆積されて導電性コンタクト23へのコンタクトを形成する。他の金属層36、例えば、他のチタン又は窒化チタンの金属層36は、例えば、更なるプロセスの間の反射防止コーティングの目的で、金属層34の上に堆積することができる。これより図6を参照すると、図1―5と同様のエレメントが同様の参照符号を有して示される。金属間誘電体IMD層38は、ILD層16の上に、及び、金属層36の上に形成することができる。このIMD層38は、二酸化ケイ素、ポリマ例えば、ポリイミド、SU―8若しくはベンゾシクロブテンBCB材、窒化ケイ素又はスピンオングラスの内選択された一つから成ることができる。このIMD層28は、キャビティ42,40a,40bを形成するためにエッチングすることができる。このキャビティ40a,40bは、それぞれのコンタクト領域32a,32bをゲルマニウム構造32に近位して有する。これより図7を参照すると、図1―6と同様のエレメントが同様の参照符号を有して示される。金属層50は、他のチタン又は窒化チタンのバリア金属層50とすることができ、IMD層38の上に、及びキャビティ42,40a,40bに堆積することができる。金属、例えば、タングステン、アルミニウム又は銅は、キャビティ42,40a,40bを充填するために堆積させることができ、それぞれ導電性コンタクト44,46a,46bを形成する。導電性コンタクト46a,46bは、ゲルマニウム構造32に接触するホールセルコンタクトであり、上述のとおり、ホール効果素子のホールプレートを形成する。2つの導電性コンタクト46a、46bが示される一方で、より多くの導電性コンタクトが他のコンタクトポイントにおいてゲルマニウム構造32に接触するために形成できることを認識すべきである。これより図8を参照すると、図1―7と同様のエレメントが同様の参照符号を有して示される。他の金属層48、所謂メタルツー層、例えば、アルミニウム、銅又はこのどちらかの合金は、IMD層38の上に、及び金属層50の上に堆積することができる。この金属層48は、エッチングして領域48a,48b,48cを形成することができる。領域48bは、ホール効果素子のフィールドプレートを形成することができる。領域48a、48cは、それぞれ導電性コンタクト46a,46b、即ち、ホールプレート32を、他の回路エレメントに結合することができる。他の金属層52は、他のチタン又は窒化チタンのバリア金属層52とすることができ、金属層48の上に堆積することができる。ホール効果素子が完成し、このホール効果素子は、ホールプレート32、フィールドプレート48b及びこのホールプレート32に対する複数の導電性コンタクト46a、46bを有している。示した実施形態では、ホールプレート32はN型ゲルマニウム材から製造される。このN型ゲルマニウム材はシリコン材よりも高い移動度を有することが知られている。したがって、このN型ホールプレート32を有するホール効果素子は、シリコンホールプレートを有する従来型のホール効果素子より高い感度を有する。P型ゲルマニウム材はまた、シリコン材より高い移動度を有することも知られているしかし、N型ゲルマニウム程は高くない。したがって、他の実施形態では、ホールプレート32は、P型ゲルマニウム材から形成することができ、その結果、シリコンホールプレートを有するホール効果素子よりも尚も優れた即ち、より高い感度を有するホール効果素子となる。側面から示したホールプレート32及びフィールドプレート48bは、上方からは、例えば、円形、矩形、正方形、八角形又は十字形状といった如何なる形状も有することができる。これより第1の代替の実施形態について図9を参照すると、図1―8と同様のエレメントが同様の参照符号を有して示される。M1層34が代替として領域34a,34bに形成及びエッチングされる。この領域34bは、図8のフィールドプレート48bに代わってフィールドプレート34bを形成する。ホールプレート32とフィールドプレート34bの間における電気伝導を回避するために、中間層誘電体ILD2層54が、ホールプレート32とM1層34の間に形成される。いくつかの実施形態では、ILD2層54は、二酸化ケイ素から成る。他の実施態様では、ILD2層54は窒化ケイ素から成る。更なる他の実施形態では、ILD2層54は、スピンオングラス又はスピンオンポリマ、例えば、ポリイミド、SU―8又はベンゾシクロブテンBCB材を含むがこれに限定されない。図10及び11は、ゲルマニウムホールプレートを有するホール効果素子の代替の実施形態を示している。図10及び11においてこの集積回路及び関連するホール効果素子を達成するさまざまなプロセスステップについては示されていないが、特に上記図1―9の説明の観点から理解されるであろう。これより図10を参照すると、集積回路100は、基板112、エピ層114、ILD層116、IMD層138及びM1層134、並びに図1―9における対応エレメントを有する全てを含む。集積回路100はまた、ゲルマニウム構造132、即ち、ホールプレート132も含み、ILD層16において形成される図1―9のゲルマニウム構造32とは異なりエピ層114において形成される。この構成においては、ゲルマニウム構造132がN型ゲルマニウムから成るときに、ゲルマニウム構造132はP型バリア層PBL102を有するエピ層114、P型バリア層102の上のP型ウェル104及びP型ウェル104の上のP領域108から分離することができる。いくつかの実施形態では、ゲルマニウム構造132は、等方性エッチング液を用いた溝掘りプロセスによって、キャビティ130に形成され、その結果、キャビティ130は、エピ層114に約6~約10ミクロンの深さでほとんど垂直側壁を有する。所謂ボッシュプロセスについて以下に説明する。導電性コンタクト146a、146bは、ILD層116内及びILD層116上に形成され、IMD層38内及びIMD層38上に形成される図8及び9の導電性コンタクトとは異なる。上方から見ると、P型バリア層PBL102、P型ウェル104及びP領域108は、ゲルマニウム構造132の上面形状に一致するような、例えば円形又は矩形といった形状を有することができる。フィールドプレート134bは、メタルワンM1層134において形成される。しかしながら、他の実施形態では、フィールドプレートは、例えば図8に示したメタルツーM2層において形成することができる。これより図11を参照すると、集積回路200は、基板212、エピ層214、ILD層216、IMD層238及びM1層234、並びに図1―10の対応エレメントを有する全てを含む。集積回路200は、シリコン基板212の第2の表面212bにおいて形成される、ゲルマニウム構造232、即ちホールプレート232を含む。これは、ILD層16において形成される、図1―9のゲルマニウム構造32と異なる。導電性コンタクト246a,246bは、ILD層216内及びILD層216上に、エピ層214内及びエピ層214上に、並びにシリコン基板212の多くにの内及びシリコン基板212の多くの上に形成される。これは、図8及び9の導電性コンタクトとは異なる。図8及び9の導電性コンタクトは、IMD層38及び、このIMD層38の上の他のプロセス層のみの内、及びIMD層38及び、このIMD層38の上の他のプロセス層のみの上に形成される。基板212は、それぞれ対向する第1の表面212a及び第2の表面212bを有する。電子コンポーネント124は、第1表面212aに近位し、ゲルマニウム構造は第2表面212bにおいて形成される。任意には、絶縁層250、例えば酸化物層は、基板212の第2表面212bの上に形成することができ、基板212及びホールプレート232を、集積回路200が付着する取り付け構造図示せずから電気的に絶縁する。構造、特にシリコン基板212が、相対スケールで示されていないと認識されるであろう。例えば、シリコン基板212は、厚さ約100~約800ミクロンとすることができ、及び、ゲルマニウム構造232は約10のミクロン厚に対して約2ミクロンとすることができる。したがって、このゲルマニウム構造232は、基板の第2表面212bの近くにあり、第1表面212aの近くにはない。上述のとおり、導電性コンタクト246a,246b、及び、特に、導電性コンタクト246a,246bが形成されるキャビティ240a,240bについて、十分な量の材料によってエッチングされなければならないことが理解されよう。この目的で、ボッシュプロセスと称される方法を、時々用いることができる。ボッシュプロセスは、等方性エッチングを用い、この後にポリテトラフルオロエチレンPTFE層での不動態化が続く。そして、他のエッチングが続き、このステップは、所望の深さが達成されるまで繰り返される。ボッシュプロセスは、キャビティ240a,240bにとって望ましい、ほぼ垂直側壁を有する深いキャビティを達成することができる。このボッシュプロセスは、例えば、2001年9月4日に発行された米国特許第6284148号、又は2001年10月16日に発行された米国特許第6303512号といったロバートボッシュ社に譲渡された1つ以上の特許に記載されている。フィールドプレート234bは、メタルワンM1層234において形成される。しかしながら、他の実施形態では、フィールドプレートは、例えば図8に示されるように、メタルツーM2層において形成することができる。キャビティ230が、基板212の第2表面212b、即ちバックサイドにおいて形成されることを示す一方で、他の実施形態では、基板212の第1表面212aにおいてキャビティ230を形成することも可能である。これら実施形態では、ゲルマニウム構造232は基板212の第1表面212aに近位する。本明細書において引用したすべての文献は、当該引用により本明細書にこれら全部を組み込むものとする。この特許の主題である様々な概念、構造及び技構を例示するのに役立つ、好ましい実施形態を説明したことにより、これら概念、構造及び技構を組み込んだ他の実施形態を用いることができることは、当業者にとって明らかになろう。したがって、特許発明の範囲は、説明した実施形態に限定されるべきではなく、むしろ以下の特許請求の範囲の趣旨及び範囲によってのみ限定されるべきである。"