入力信号が所定回路を通過した信号である通過信号が供給される順序回路を備えた半導体集積回路であって、前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定する遅延量測定回路と、前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成する遅延制御回路と、前記順序回路の動作検証の際に、前記遅延信号を前記順序回路の入力とした場合の前記順序回路からの出力と、期待値と、を比較して前記順序回路の動作検証を行う比較回路と、を備える半導体集積回路。前記遅延制御回路は、前記入力信号が供給される複数段の遅延素子と、前記遅延量に応じて、前記入力信号が通過する前記複数段の遅延素子の通過段数を選択することにより前記遅延信号を生成する遅延選択回路と、を備えることを特徴とする請求項1に記載の半導体集積回路。前記遅延量測定回路は、前記通過信号と、前記入力信号を前記複数段の遅延素子の通過段数を変更させて生成した各信号と、を比較して前記遅延量を測定することを特徴とする請求項1または請求項2に記載の半導体集積回路。前記順序回路の動作検証を行うか否かを指示する選択信号に応じて、前記通過信号または前記遅延信号の一方を前記順序回路に供給する選択回路を備えることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体集積回路。前記順序回路は、D型フリップフロップであることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体集積回路。所定回路を通過した入力信号が供給される順序回路の動作検証を行う半導体集積回路のテスト方法であって、前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定し、前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成し、前記遅延信号を前記順序回路に供給し、前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う、半導体集積回路のテスト方法。本発明が解決しようとする課題は、主に特許文献1における問題点であり、以下に詳細を述べる。上述のように、特許文献1の構成では、AC特性のテスト毎に外部信号を用いて遅延量を設定することが可能である。しかし、実使用を行う回路上でテストを行う場合、毎回外部信号を用いて遅延量を設定する必要が生じる。そのため、設定にかかる処理が煩雑になるとともにテスト時間が長くなってしまうという問題が生じる。本発明にかかる半導体集積回路の一態様は、入力信号が所定回路を通過した信号である通過信号が供給される順序回路を備えた半導体集積回路であって、前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定する遅延量測定回路と、前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成する遅延制御回路と、前記順序回路の動作検証の際に、前記遅延信号を前記順序回路の入力とした場合の前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う比較回路と、を備える、ものである。本発明にかかる半導体集積回路のテスト方法の一態様は、所定回路を通過した入力信号が供給される順序回路の動作検証を行う半導体集積回路のテスト方法であって、前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定し、前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成し、前記遅延信号を前記順序回路に供給し、前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う、ものである。本発明においては、動作検証対象となる順序回路の動作検証前に、入力信号に対して生じる遅延量を測定し、当該遅延量を用いて順序回路の動作検証を行う。これにより、動作検証時において遅延量の設定を行う必要がなくなり、動作検証時間の短縮という効果を奏する。本発明によれば、内部に備えられた順序回路の動作検証にかかる時間を短縮することができる半導体集積回路、及び半導体集積回路のテスト方法を提供することができる。<実施の形態1>以下、図面を参照して本発明の実施の形態について説明する。図1は、本実施の形態にかかる半導体集積回路の構成を示すブロック図である。半導体集積回路1には、クロック2及び入力信号3が供給される。半導体集積回路1は、論理回路4と、遅延制御回路5と、遅延量測定回路6と、遅延選択設定レジスタ7と、テスト制御回路8と選択回路9と、D型F/F10と、比較回路11と、期待値設定レジスタ12と、を備える。クロック2は、一般的なクロック生成回路により生成されて供給されるクロック信号である。クロック2は、AC特性のセットアップ時間、ホールド時間を設定する際の基準となる。入力信号3は、任意の回路より供給される入力データである。論理回路4には、入力信号3が供給される。論理回路4は、入力信号3に応じて必要な処理を行い、処理結果のデータを選択回路9の入力A端子に供給する。論理回路4内には、複数の経路があっても良く、論理回路4が複数存在する構成でもよい。入力信号3の条件や論理回路4内の通過経路により、論理回路4がデータを出力するタイミングが異なる。遅延制御回路5は、後述のD型F/F10の動作検証の際に、入力信号3を遅延させた遅延信号を生成する回路である。遅延制御回路5は、遅延素子13-1~13-nnは2以上の任意の整数及び遅延選択回路14を備える。遅延素子13-1~13-nnは2以上の任意の整数は、それぞれ入力信号3を遅延させる素子である。遅延素子13-1~13-nは、ほぼ同一の素子から形成されている。このため、遅延素子の通過段数の増加におおむね比例して入力信号3が遅延する。遅延選択回路14は、遅延素子の段数に1を加算した個数n1の入力端子IN0~INnを有する。各入力端子には、入力信号3が遅延素子を通過した段数が異なる信号が供給される。例えば、INnには遅延素子をn段通過した信号が供給される。INn-1には遅延素子をn-1段通過した信号が供給される。IN1には遅延素子を1段通過した信号が供給される。IN0には入力信号3がそのまま供給される。遅延選択回路14は、D型F/F10の動作検証の際に、後述の遅延選択設定レジスタ7から遅延選択信号を読み出す。遅延選択信号は、n1ビットの情報を持つ信号であり、当該情報は遅延選択回路14の入力端子を指定する情報である。遅延選択回路14は、読み出した遅延選択信号により指定された入力端子からの信号以降の説明では、遅延信号とも記載する。を、選択回路9の入力B端子に供給する。遅延選択回路14は、D型F/F10の評価すなわち、D型F/F10が正常動作することが補償されている場合であり、例えば製品劣化の生じていない製品出荷時の際に、D型F/F10に対して、入力端子IN0~nに入力された各信号を遅延量測定回路6の入力B端子に供給する。遅延量測定回路6には、D型F/F10の評価すなわち、D型F/F10が正常動作することが補償されている場合であり、例えば製品劣化の生じていない製品出荷時の際に、論理回路4を経由した信号が入力A端子に供給される。この場合、入力信号3は、論理回路4による遅延が最も大きくなる条件に設定される。さらに、遅延量測定回路6には、D型F/F10の評価の際に、入力B端子から遅延選択回路14からn1個の信号が順次供給される。このn1個の信号は、入力端子IN0~nに入力された各信号である。遅延量測定回路6は、入力A端子からの信号と、入力B端子から入力される各信号と、を比較する。詳細には、遅延量測定回路6は、入力A端子からの信号のロウレベルからハイレベルへの立ち上がりタイミングと、入力B端子から入力される各信号のロウレベルからハイレベルへの立ち上がりタイミングと、を比較する。そして、遅延量測定回路6は、当該比較に応じてエッジ検出信号を生成する。遅延量測定回路6は、当該エッジ検出信号のエッジ幅が最も小さい場合を検出し、当該検出の対象となった入力B端子からの信号を特定する。換言すると、遅延量測定回路6は、遅延選択回路14の入力端子IN0~INnのうち、どの端子から入力された信号が検出対象かを特定する。当該処理の詳細は、図3を参照して後述する。遅延量測定回路6は、特定した端子の情報すなわち遅延選択回路14の入力端子の添え字の情報を遅延選択設定レジスタ7に書き込む。書き込んだ情報は、D型F/F10の動作検証時に、遅延選択信号として遅延選択回路14から読み出される。テスト制御回路8は、選択回路9に対して選択信号を供給する。当該選択信号は、D型F/F10の動作検証を指示する値、または通常動作を指示する値、の一方の値をとる信号である。テスト制御回路8から供給される選択信号がD型F/F10の動作検証を指示する値である場合、選択回路9は、入力B端子から入力された信号をD型F/F10に供給する。一方、テスト制御回路8から共有される選択信号が通常動作を指示する値である場合、選択回路9は、入力A端子から入力された信号をD型F/F10に供給する。D型F/F10は、動作検証対象となるD型フリップフロップである。D型F/F10にはクロック2が供給される。さらに、D型F/F10には選択回路9からの出力がデータ入力端子Dに供給される。D型F/F10は、出力端子Qから出力信号を比較回路11及び後段回路図示せずに供給する。比較回路11は、D型F/F10の動作検証の際に、D型F/F10の出力端子Qからの出力信号と、期待値設定レジスタ12に記憶された値と、が一致するか否かを判定する。期待値設定レジスタ12には、D型F/F10が正常である場合にD型F/F10から出力される値が予め設定される。両者が一致する場合、比較回路11はD型F/F10が正常であると判定する。両者が不一致の場合、比較回路11はD型F/F10が異常であると判定する。続いて、本実施の形態にかかる半導体集積回路の動作を、フローチャートを参照して説明する。はじめに、D型F/F10の評価時の動作を図2のフローチャートを参照して説明する。論理回路4による入力遅延が最大となるように入力信号3を設定するS11。続いて、遅延量測定回路6は、入力A端子と入力B端子から入力される信号からエッジを生成するS12。この動作を図3を参照して説明する。図3は、入力信号と、入力A端子及び入力B端子から入力される信号と、エッジ検出信号と、の関係を示すタイミングチャートである。エッジ検出信号は、入力A端子からの信号と、入力B端子からの信号と、の2つの信号において、入力信号3からの変化点の差異を検出し、差異がある場合にのみハイレベルとなる信号である。図2の説明に戻る。遅延量測定回路6は、生成したエッジ検出信号のエッジ幅を測定するS13。遅延量測定回路6は、入力B端子に入力される信号を適宜切り替えて全てのエッジ幅を算出する。換言すると、遅延量測定回路6は、遅延選択回路14の入力端子IN0~INnを変更して、各入力端子に対応するエッジ幅を算出する。全てのエッジ幅を算出した場合S14:Yes、遅延量測定回路6は、エッジ幅が一番小さいエッジ検出信号に対応する遅延選択回路14の入力端子を選択する。遅延量測定回路6は、選択した入力端子の情報を遅延選択設定レジスタ7に書き込むS15。例えば、入力端子IN7から入力された信号を基に生成されたエッジ検出信号のエッジ幅が最小である場合、遅延量測定回路6は、入力端子IN7を識別できる情報を遅延選択設定レジスタ7に書き込む。続いて、D型F/F10の動作検証時の動作を図4を参照して説明する。はじめに、テスト制御回路8は、選択回路9に対してD型F/F10の動作検証を指示する選択信号を供給する。選択回路9は、入力B端子からの信号をD型F/F10に供給するように端子を設定するS21。その後、遅延選択回路14は、遅延選択設定レジスタ7から遅延選択信号を読み出し、選択回路9の入力B端子に供給する信号を設定するS22。上述の例では、遅延選択回路14は、入力端子IN7から入力された信号を選択回路9の入力B端子に供給するように設定する。これにより、入力B端子からの信号は、D型F/F10の評価時の論理回路4による最大遅延と同等の遅延を持つ信号となる。選択回路9は、入力B端子からの信号をD型F/F10のデータ入力端子Dに供給する。比較回路12は、D型F/F10が所望のデータ出力を行っているか否かを判定するS23。すなわち、比較回路12は、D型F/F10からの出力と、期待値設定レジスタ12に記憶されている値と、が一致するか否かを判定する。D型F/F10が所望のデータ出力を行っている場合S23:Yes、比較回路12は、D型F/F10が正常と判定PASS判定するS24。D型F/F10が所望のデータ出力を行っていない場合S23:No、比較回路12は、D型F/F10が異常と判定FAIL判定するS25。続いて、本実施の形態にかかる半導体集積回路の効果について説明する。本実施の形態にかかる半導体集積回路は、動作検証対象となるD型F/F順序回路の一態様の動作検証前に、入力信号に対して生じる遅延量を測定し、当該遅延量を用いてD型F/F10の動作検証を行う。これにより、動作検証時において遅延量の設定を行う必要がなくなり、動作検証時間の短縮という効果を奏する。さらに、選択回路9の動作により、実動作用の経路を用いた信号と、動作確認用の信号を瞬時に切り替えることができる。上述のように、遅延量は、遅延素子の通過段数により設定する。遅延素子を設ける段数を多くすれば、小さな遅延量から大きな遅延量までに対応することが可能となる。さらに、各遅延素子の遅延量を小さくし、遅延素子の段数を大きくすれば、精度の高い遅延量設定が可能となる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。