"少なくともその1つに集積回路チップが搭載された複数の基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、前記基板のそれぞれに形成された配線層を、前記基板の少なくとも1つの基板および前記樹脂層を貫通するスルーホールを介して接続して構成したシステムインパッケージであって、前記複数の基板のうち少なくとも1つの基板には、半導体層が形成されており、前記半導体層が形成された基板には、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子が当該基板に含まれる配線層の配線で接続されて、前記集積回路チップのうち少なくとも1つの集積回路チップのテストを容易化するためのテスト容易化回路が形成されていることを特徴とするシステムインパッケージ。前記半導体層は、シリコン半導体層であることを特徴とする請求項1に記載のシステムインパッケージ。前記半導体層は、有機化合物半導体層であることを特徴とする請求項1に記載のシステムインパッケージ。特許文献1に開示された技術においては、ある集積回路チップのテストを行うために他の集積回路チップにそのテストの補助回路が入れられることになるので、少なくとも当該他の集積回路チップについては、既存の集積回路チップを使用することができなくなる。その場合には、当該SIPに専用に使用される集積回路チップを製造しなければならなくなり、SIPのコストメリットが損なわれることになる。また、特許文献2に開示された技術においては、SIPに余分なFPGAの集積回路チップを追加して搭載するので、SIPのサイズが大きくなり、また、その分のコスト負担も大きくなる。また、集積回路チップ端子における信号の反射対策については、集積回路チップの端子の近傍にインピーダンス整合のための抵抗およびインダクタンス素子を付加することにより、その信号の反射を防止することができる。しかしながら、SIPにおいて、それと同様の技術を実施すると、抵抗およびインダクタンス素子を実装するスペースが必要となり、SIPのサイズが大きくなるデメリットがある。以上の従来技術の問題点に鑑み、本発明の目的は、テスト容易化回路を含まない集積回路チップを搭載しても、そのサイズが大きくなることもなく、製造コストの大幅な増加を招くこともなく、そのテストを容易にすることができるSIPを提供することにある。前記目的を達成するために、請求項1に記載の発明は、少なくとも1つの集積回路チップとその集積回路チップを搭載する基板とを含んで構成されたSIPにおいて、前記集積回路チップの少なくとも1つの集積回路チップのテストを容易化するため、テスト容易化回路を前記基板に内装した。なお、テスト容易化回路を基板に内装するとは、基板を製造する工程の中で、テスト容易化回路を基板と一体になるように埋め込んで製造することをいう。すなわち、請求項1に記載の発明に係るSIPは、少なくともその1つに集積回路チップが搭載された複数の基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、前記基板のそれぞれに形成された配線層を、前記基板の少なくとも1つの基板および前記樹脂層を貫通するスルーホールを介して接続して構成したシステムインパッケージであって、前記複数の基板のうち少なくとも1つの基板には、半導体層が形成されており、前記半導体層が形成された基板には、その半導体層を用いてトランジスタ素子が形成され、さらに、そのトランジスタ素子が当該基板に含まれる配線層の配線で接続されて、前記集積回路チップのうち少なくとも1つの集積回路チップのテストを容易化するためのテスト容易化回路が形成されていることを特徴とする。請求項1に記載の発明によれば、SIPを構成する集積回路チップがテスト容易化回路を含んでいない場合には、前記基板の少なくとも1つの基板に、その集積回路チップのテスト容易化回路を内装することによって、SIP自体のサイズをほとんど大きくすることなく、その集積回路チップ、ひいては、その集積回路チップを含むSIP全体のテストを容易化することができる。また、請求項1に記載の発明によれば、前記基板に少なくとも1層の半導体層を形成し、その半導体層を用いてMOSMetalOxideSemiconductorなどのトランジスタ素子を形成し、そのMOSなどトランジスタ素子を配線で接続してテスト容易化回路を構成する。MOSなどトランジスタ素子は、WLCSPWaferLevelChipSizePackage集積回路チップなどに比べてもはるかに小さな素子なので、SIPをよりコンパクトなサイズで製造することができるようになる。また、請求項2に記載の発明に係るSIPは、請求項1に記載のSIPにおいて、前記半導体層は、シリコン半導体層であることを特徴とする。半導体層がシリコン半導体の場合には、従来のシリコン半導体製造プロセスを用いて、トランジスタ素子のみならず抵抗、インダクタンス、不揮発性メモリデバイスなど様々な回路素子を製造することができるので、複雑な回路構成のテスト容易化回路なども製造することができるようになる。また、テスト容易化回路の一部を、いわゆる、PLDProgrammableLogicDeviceなどのプログラマブル素子によって構成することも容易になる。また、請求項3に記載の発明に係るSIPは、請求項1に記載のSIPにおいて、前記半導体層は、有機化合物半導体層であることを特徴とする。ペンタセン半導体など有機化合物半導体は、経時劣化のため寿命が短いとされているが、その有機化合物半導体層に形成されたテスト容易化回路が実質的に使用されるのは、SIPが製造されてから最終出荷テストされるであるから、請求項3に記載のSIPであっても、実質的なテスト容易化が実現される。以上、本発明によれば、テスト容易化回路を含まない既存の集積回路チップを搭載しても、そのサイズが大きくなることもなく、製造コストの増加を招くこともなく、そのテストを容易化したSIPを実現することができる。以下、本発明の実施形態について図面を用いて詳しく説明する。第1の実施形態図1は、本発明の第1の実施形態に係るテスト容易化回路内装SIPを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。図1に示すように、第1の実施形態に係るテスト容易化回路内装SIP1は、テスト容易化回路内装基板10の上に、通常、複数の集積回路チップ2図1では、1つだけを図示が搭載されて構成される。テスト容易化回路内装基板10は、それぞれ金属の配線層31,41,51が形成された複数のコア基板3,4,5を、樹脂などによる絶縁樹脂層7によって貼り合せて構成される。図1において、コア基板3には、いわゆるビルドアップ層32が形成され、その最上層外側の層には、金属などによるパッド33が形成されている。パッド33は、集積回路チップ2の信号接続端子として形成されたバンプ21を受ける位置に形成され、バンプ21とパッド33とを介して集積回路チップ2とテスト容易化回路内装基板10とが接続される。また、コア基板3,4,5間の配線層31,41,51の接続は、スルーホール6などによって行われる。なお、コア基板3は、ビルドアップ層32が形成されていないものであっても構わない。また、コア基板4には、長さが1mm~2mm程度、幅と厚さがそれぞれ0.5mm程度の大きさのWLCSP集積回路チップ43が実装される。WLCSP集積回路チップ43は、集積回路のベアダイにマイクロバンプ45を付加しただけのパッケージングスタイルの集積回路チップであり、一般に標準ロジックと呼ばれる論理回路素子を数素子含んで構成される。そこで、複数個のWLCSP集積回路チップ43を配線層41の配線で、適宜、接続し、別途、図2および図3に後記するようなテスト容易化回路を構成する。さらに、コア基板4には、WLCSP集積回路チップ43と同程度の大きさの抵抗、キャパシタ、インダクタなどの受動素子44が実装される。受動素子44は、必要に応じ、適宜、テスト容易化回路を構成するのに利用されるほか、集積回路チップ2の端子バンプ21に対するインピーダンス整合回路を構成するのに用いられる。さらには、受動素子44によって、電源信号の安定化のための、いわゆる、パスコンデンサなどを構成してもよい。なお、コア基板4には、WLCSP集積回路チップ43や受動素子44が実装されるため、その表面に凹凸を生じる。その凹凸を減少させ、また、他のコア基板との接着性を向上させるために、接着層42が形成されることがある。以上の図1の説明においては、テスト容易化回路内装基板10は、3枚のコア基板3,4,5によって構成されるとしているが、コア基板は1枚以上であれば、何枚であってもよい。ただし、コア基板が1枚の場合には、通常は、基板面積を小さくするために、片面に集積回路チップ2などが搭載され、その裏面にWLCSP集積回路チップ43が搭載される。また、複数の集積回路チップ2がテスト容易化回路内装基板10に搭載されるとき、その集積回路チップ2がテスト容易化回路内装基板10の表と裏の両面に搭載され、テスト容易化回路内装基板10に含まれるコア基板にWLCSP集積回路チップ43などが搭載される形態であっても構わない。図2は、本発明の第1の実施形態に係るテスト容易化回路内装SIPの第1の例を示した図で、aは、その平面形状および回路図を模式的に示した図、bは、その断面形状を模式的に示した図である。図2において、テスト容易化回路内装SIP1は、メモリチップ101とデジタルASICApplicationSpecificIntegratedCircuitsチップ102とがテスト容易化回路内装基板10に搭載されて構成される。ここで、メモリチップ101は、例えば、SDRAMSynchronousDynamicRandomAccessMemory1010を含んで構成され、そのメモリチップ101にはテスト容易化回路が入れられていない。一方、デジタルASICチップ102には、ASICコア1020のテストを容易化するテスト容易化回路として、例えば、JTAGで標準化されたIEEE11491規格のバウンダリスキャン回路が入れられている。そこで、本実施形態では、テスト容易化回路内装基板10にメモリチップ101のテスト容易化を図るためIEEE11491規格のバウンダリスキャン回路を内装する。図2に示すように、バウンダリスキャン回路は、メモリチップ101を取り囲んでその端子に接続して設けられたBSシフトレジスタ105と、テスト用端子からの入力情報を取り込んでテスト動作を制御するTAPTestAccessPortコントローラ104などを含んで構成される。ここで、テスト用端子とは、バウンダリスキャン回路を用いたテストの実行を制御するための信号端子である。JTAGのIEEE11491規格では、テスト用端子としてテストデータを入力するTDITestDataInput、テストデータを出力するTDOTestDataOutput、テストモードでの動作を選択するTMSTestModeSelectinput、BSシフトレジスタ105のシフト動作を含め、テスト動作を実行するTCKTestClockinput、TAPコントローラ104の内部状態を初期化するTRSITestResetinputなどが定められている。TAPコントローラ104は、バウンダリスキャン回路の動作およびテスト動作を制御する制御回路である。ここでは、その動作の詳細な説明を割愛するが、TAPコントローラ104の制御のもとに、テスト用端子TDIおよびBSシフトレジスタ105を介して、テストデータがメモリチップ101へ入力され、他方では、メモリチップ101の動作結果のテストデータがBSシフトレジスタ105およびテスト用端子TDOを介して外部へ出力される。このようにして、メモリチップ101の端子がテスト容易化回路内装SIP1の外部接続端子に直接に接続されていなくても、メモリチップ101のテストを行うことができるようになる、つまり、テストが容易化される。なお、デジタルASICチップ102には、BSシフトレジスタ1022とTAPコントローラ1021とがすでに入れてあるので、ここでは、デジタルASICチップ102に設けられているテスト用端子を、テスト容易化回路内装基板10に設けられているテスト用端子に単に接続するだけでよい。本実施形態においては、以上に示したバウンダリスキャン回路、つまり、テスト容易化回路を、テスト容易化回路内装基板10図1参照に内装された複数のWLCSP集積回路チップ43を、適宜、配線層31,41,51の配線によって接続して構成する。前記したように、WLCSP集積回路チップ43の大きさは小さいので、このようなテスト容易化回路を内装してもテスト容易化回路内装SIP1の大きさは、ほとんど大きくならないですむ。図3は、本発明の第1の実施形態に係るテスト容易化回路内装SIPの第2の例を示した図で、aは、その平面形状および回路図を模式的に示した図、bは、その断面形状を模式的に示した図である。図3の例では、テスト容易化回路内装SIP1は、図2の例のテスト容易化回路内装SIP1でメモリチップ101であったものを、アナログ集積回路チップ111で置き換えたものとなっている。ここで、アナログ集積回路チップ111には、例えば、変復調回路1110が形成されている。変復調回路1110の一方の入力端子および出力端子は、信号混合分離回路113を介して、外部のアンテナからの信号に接続されている。また、他方の入力端子および出力端子は、D/ADigitaltoAnalog変換器1111やA/DAnalogtoDigital変換器1112などを介してアナログ集積回路チップ111の外部の信号と接続される。このようにテスト容易化回路内装SIP1がアナログ集積回路チップ111を含む場合には、そのアナログ集積回路チップ111のテストを容易化するために、JTAGで標準化されたIEEE11494規格のアナログ考慮バウンダリスキャン回路を、テスト容易化回路内装基板10に内装する。アナログ考慮バウンダリスキャン回路は、通常のTAPコントローラ104、BSシフトレジスタ105図3には図示なしに加えて、TBICTestBusInterfaceCircuit106と、ABMAnalogBoundaryModule107を含んで構成される。ここでは、TBIC106およびABM107の詳細については説明を割愛するが、ABM107は、アナログ集積回路チップ111のアナログ入力端子またはアナログ出力端子に接続され、そのアナログ入力端子またはアナログ出力端子の信号を、TBIC106の制御のもとに、テスト容易化回路内装基板10のアナログテスト端子AT1,AT2に接続するように動作する。すなわち、アナログテスト端子AT1,AT2を介して、アナログ集積回路チップ111へアナログテスト信号を供給することができ、また、アナログ集積回路チップ111が出力するアナログ信号を観測できるようになるので、アナログ集積回路チップ111、つまり、テスト容易化回路内装SIP1のテストが容易化される。そして、以上のようなアナログ考慮バウンダリスキャン回路は、テスト容易化回路内装基板10図1参照に内装された複数のWLCSP集積回路チップ43および受動素子44を、適宜、配線層31,41,51の配線によって接続することによって構成される。以上、本発明の第1の実施形態においては、テスト容易化回路をJTAG標準のバウンダリスキャン回路IEEE11491またはアナログ考慮バウンダリスキャン回路IEEE11494で構成した例を示したが、他の方法に基づくテスト容易化回路であっても構わない。例えば、バウンダリスキャン回路に代えて、BISTBuiltInSelfTest回路を用いてもよい。図4は、一般的に用いられるBIST回路の構成の例を示した図である。図4に示すように、BIST回路20は、LFSRLinearFeedbackShiftRegister202とMISRMultiInputSignatureRegister203とにより構成される。BIST回路20によるテストにおいては、LFSR202によって発生される擬似乱数系列をCUTCircuitUnderTest201へ入力し、その入力に応じてCUT201から出力される信号系列をMISR203によって情報圧縮する。そして、その圧縮した情報Signatureというが予期したものと同じであるか否かによってCUT201が正しく動作したか否かを判定する。このようなBIST回路20を図2のテスト容易化回路内装SIP1に適用したときには、メモリチップ101がCUT201に対応するものとして、BSシフトレジスタ105をLFSR202およびMISR203で置き換えればよい。そして、テスト容易化回路内装基板10に内装された複数のWLCSP集積回路チップ43を、適宜、配線層31,41,51の配線で接続することによって、そのLFSR202およびMISR203を構成すればよい。なお、図4において、LFSR202およびMISR203は、それぞれシフトレジスタSR:ShiftRegister204と排他的論理和回路205とによって構成される。ここで、LFSR202は、いわゆる巡回符号を生成する回路であるが、その巡回符号の生成多項式は、LFSR202の最上位ビットの信号をどの位置のシフトレジスタ204にフィードバックするか、すなわち、どの位置にフィードバック用の排他的論理和回路205を設けるかによって決まる。例えば、図4のLFSR202では、フィードバック用の排他的論理和回路205は、第1ビットのシフトレジスタ204と第2ビットのシフトレジスタ204と間に配置されている。この場合、生成多項式はGx=1xx4となる。また、MISR203は、CUT201から出力される信号系列を圧縮する回路として機能するが、MISR203にもLFSR202と同様の生成多項式が定められる。図4のMISR203の場合、その生成多項式はGx=1x3x4となる。第2の実施形態図5は、本発明の第2の実施形態に係るテスト容易化回路内装SIPを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。なお、図5において図1と同じ構成要素については同じ符号を付し、その説明を省略する。第2の実施形態に係るテスト容易化回路内装SIP1bのテスト容易化回路内装基板10bは、第1の実施形態に係るテスト容易化回路内装基板10と同様に、3つのコア基板3,4b,5が張り合わせて構成される。このとき、コア基板3,5の構成は、第1の実施形態の場合と同じであるが、本実施形態では、コア基板4bは、その基体部をシリコン半導体で形成する。そして、その基体のシリコン半導体上に、MOSMetalOxideSemiconductorなどのトランジスタ素子を形成し、さらに、その上部に絶縁層を介して複数の配線層を形成する。そのコア基板4bの詳細な断面構造は、通常のシリコン半導体集積回路の断面構造と同じであるので、ここではその図示を省略する。以上のようにシリコン半導体を基体として形成されたトランジスタ素子を、さらにその上部に形成された配線層の配線で、適宜、接続することにより、図2~図4で説明したバウンダリスキャン回路、BIST回路などテスト容易化回路を構成する。そして、そのシリコン半導体を基体とするコア基板4b上に、適宜、マイクロバンプ45を形成し、そのマイクロバンプ45を介してコア基板3と接続し、テスト容易化回路を集積回路チップ2に接続する。このようにして、集積回路チップ2のテストを容易化したテスト容易化回路内装SIP1bが構成される。なお、図5において、テスト容易化回路内装基板10bは、コア基板3および5の両方またはその片方がない構成であっても構わない。また、他の余分なコア基板が付加された構成であっても構わない。また、コア基板3には、ビルドアップ層32が形成されていない構成であっても構わない。ただし、コア基板3がない場合には、コア基板4b上に集積回路チップ2が搭載されるので、コア基板4b上には、マイクロバンプ45に代えて、集積回路チップ2のバンプ21を接続するためのパッドを形成する。また、以上のコア基板4bは、通常のシリコン半導体製造工程を用いて製造するので、MOSなどのトランジスタ素子だけでなく、抵抗、キャパシタ、インダクタなどの受動素子を埋め込むことができる。また、不揮発性メモリ製造と同様の工程を付加すれば、いわゆるPLDProgrammableLogicDeviceなどのプログラマブルな回路素子を造り込むこともできるそこで、PLDをBIST回路20図4参照に適用し、BIST回路20を、例えば、LFSR202やMISR203の生成多項式が可変になるように構成してもよい。なお、生成多項式を可変に構成するには、シフトレジスタ24も含めBIST回路全体をPLDで構成してもよく、または、シフトレジスタ24を通常のトランジスタ素子で構成し、シフトレジスタ24の接続部および排他的論理和回路205をPLDで構成してもよい。このようにLFSR202やMISR203を、その生成多項式が可変になるように構成すると、そのテスト対象となる集積回路チップ2の論理構造や入力端子、出力端子の数などに応じて、LFSR202やMISR203のビット長や、LFSR202が生成する信号の系列長などを調節することができる。すなわち、BIST回路20の全部または一部をPLDで構成することにより、そのBIST回路20をテスト対象の集積回路チップ2に応じて最適なものにすることができる。以上、本発明の第2の実施形態においては、テスト容易化回路内装基板10bのコア基板4bは、その基体がシリコン半導体で形成されているとしたが、基体がガラスやプラスチックなどの絶縁体でされ、その絶縁体上にシリコン半導体層が形成された構成であってもよい。この場合、MOSなどのトランジスタ素子は、その絶縁体上に形成されたシリコン半導体層を用いて形成される。なお、このように形成されたトランジスタ素子は、しばしば、TFTと呼ばれる。さらに、絶縁体などの基体上にシリコン半導体層を形成してTFTを形成する場合、その半導体層は、シリコン半導体層に代えて有機化合物半導体層であってもよい。図6は、本発明の第2の実施形態に係るテスト容易化回路内装基板のコア基板に有機化合物半導体が形成された構造の例を示した図である。図6に示した有機化合物半導体は、ペンタセン半導体によるMOSトランジスタの例である。図6に示すように、ペンタセン半導体によるMOSトランジスタを形成するには、コア基板4bの基体として用いられるシリコン基板501上に、まず、熱酸化などによってシリコン酸化膜502を形成する。そして、そのシリコン酸化膜502の上にポリシリコンなどによって所定の形状をしたゲート電極503を形成する。そのゲート電極503は、窒化シリコンなどの絶縁膜504で覆われ、さらにその上に、ゲート電極503に対するソース電極505およびドレイン電極506が、所定の形状に金などの金属層によって形成される。そして、その上部にペンタセン半導体層507がスピンコートなどによって塗布、形成される。なお、ペンタセン半導体層507より上部の構造については、図示を省略したが、その上部には、絶縁層などを介して配線層などが形成される。また、ここでは、コア基板4bの基体は、シリコンシリコン基板501であるとしたが、シリコンに代えて、ガラスやプラスチックであっても構わない。図7は、ペンタセン分子の化学構造を示した図である。図7に示すように、ペンタセン分子は、いわゆるベンゼン環が5個結合した構造をしている。以上のような有機化合物半導体は、現在のところ、経時変化に対する信頼性が乏しい、つまり、寿命が長くないとされている。テスト容易化回路は、一般に、SIP製造工程においてそのSIPが出荷するまでのテストで使用されるため、テスト容易化回路を有機化合物半導体で構成した場合には、そのテスト容易化回路の寿命は、SIPを製造してから出荷の最終テストが終了するまでの期間以上であればよい。その期間が長くても数週間であるので、現状の有機化合物半導体でも使用に耐え得る。第3の実施形態図8は、本発明の第3の実施形態に係るテスト容易化回路内装SIPの構成を模式的に示した図である。図8に示したテスト容易化回路内装SIP1cは、SIPを製造された集積回路チップをテストするためのテストボードに適用した場合の例である。このようなテストボードとしてのテスト容易化回路内装SIP1cにおいては、そのテスト容易化回路内装基板10c上にテストを制御または補助するためのアナログ集積回路チップ111、デジタルASICチップ102などが搭載され、さらに、テストの対象となる集積回路チップであるDUTDeviceUnderTest121を装着するためのソケット122が搭載される。このようなテスト容易化回路内装SIP1cにおいても、そのテスト容易化回路内装基板10cに搭載されるアナログ集積回路チップ111、デジタルASICチップ102などの集積回路チップ2のテストを容易化するテスト容易化回路は、第1および第2の実施形態の場合と同様に、テスト容易化回路内装基板10c自身に内装される。また、テスト容易化回路内装SIP1cは、テストボードとして用いられるため、ソケット122に装着されたDUT121の信号端子は、テスト容易化回路内装SIP1cの外部に配置されるテスト装置図示せずに接続される。図9は、本発明の第3の実施形態に係るテスト容易化回路内装基板において、DUTをテスト装置へ接続する回路のポイントを示した図である。図9に示すように、DUT121の信号端子にはインピーダンス整合回路123が付加され、DUT121はそのインピーダンス整合回路123を介してテスト装置に接続される。DUT121とテスト装置とを接続する場合、インピーダンス整合回路123のインピーダンスは、例えば、50Ωになるように調整される。なお、インピーダンス整合回路123は、通常、抵抗とインダクタとによって構成される。そこで、本実施形態においては、インピーダンス整合回路123をソケット122のポゴピン1220に内装する。図8に示すように、ソケット122のポゴピン1220は、リード1222と固定ピン1226とがソケット122に固定するように設けられ、さらに、DUT121の信号端子に接触するコンタクタ1221が、リード1222に収容されるように設けられる。このとき、コンタクタ1221の下面はスプリング1223によって支持され、コンタクタ1221とDUT121の信号端子とが接触するとき、コンタクタ1221をDUT121の信号端子側へ押圧する。また、リード1222と固定ピン1226とは、チップ抵抗1224とインダクタ1225とを介してお互いに接続されて構成される。これらのチップ抵抗1224とインダクタ1225とは、DUT121の端子信号に対するインピーダンス整合回路123を構成する。このとき、インダクタ1225としては、チップ抵抗1224にコイルを巻いてインダクタとしてもよく、または、チップ抵抗1224と同様の形状をしたチップインダクタを用いてもよい。なお、チップ抵抗1224やチップインダクタは、前記したWLCSP集積回路チップ43図1参照と同程度の大きさのものが市販されている。以上のように、本実施形態においては、DUT121の信号端子に対するインピーダンス整合回路123をソケット122のポゴピン1220に内装するので、テスト容易化回路内装SIP1cのサイズを大きくすることなく、DUT121の信号端子における信号反射を防止することができる。なお、DUT121の信号端子に対するインピーダンス整合回路123をソケット122のポゴピン1220に内装せず、第1および第2の実施形態と同様に、テスト容易化回路内装基板10cに内装するようにしてもよい。また、テスト容易化回路内装基板10cに搭載されるアナログ集積回路チップ111およびデジタルASICチップ102の信号端子に対しても同様のインピーダンス整合回路123を設けてもよい。そして、そのインピーダンス整合回路123を設ける場合には、そのインピーダンス整合回路123をテスト容易化回路内装基板10c自身に内装する。"