第1の基板と、前記第1の基板表面に形成された素子領域と、前記素子領域と接続され、前記第1の基板上に形成された電極と、前記第1の基板上に第1の面で積層される第2の基板と、前記第2の基板を貫通し、前記電極上に配置されるビアホールと、前記ビアホール内に形成される金属層と、前記第1の基板と前記第2の基板間に設けられ、前記素子領域、前記電極、及び前記ビアホールを含む領域を封止する封止部と、を備えることを特徴とする半導体装置。前記封止部は、前記第1の基板と前記第2の基板間に充填された樹脂層であることを特徴とする請求項1に記載の半導体装置。前記封止部は、前記第2の基板に設けられ、前記素子領域、前記電極、及び前記ビアホールを含む領域を取り囲むように、前記第1の基板と接続された凸部であることを特徴とする請求項1又は請求項2に記載の半導体装置。少なくとも前記金属層と前記第2の基板との界面に、前記第2の基板より高抵抗の高抵抗層を備えることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。前記第2の基板とフリップチップボンディングされた回路基板を備えることを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。前記第1の基板の裏面に設けられるヒートシンクを備えることを特徴とする請求項1から請求項5のいずれか1項に記載の半導体装置。前記ヒートシンクは、フィン状であることを特徴とする請求項6に記載の半導体装置。前記ヒートシンクと接続されたパッケージを備えることを特徴とする請求項6又は請求項7に記載の半導体装置。第1の基板に素子領域を形成し、前記第1の基板の表面に、前記素子領域と接続する電極を形成し、第2の基板に、この第2の基板を貫通するビアホールを形成し、前記電極上に、前記ビアホールが配置されるように、前記第1の基板と、前記第2の基板とを積層し、前記ビアホール内に金属層を形成し、前記素子領域、前記電極、及び前記ビアホールを含む領域の封止を行う、ことを特徴とする半導体装置の製造方法。前記封止が行われた後、前記第1の基板の裏面を薄化処理することを特徴とする請求項9に記載の半導体装置の製造方法。半導体素子形成後のストレス、環境による劣化を抑え、特性の変動を抑えるとともに、デバイス特性の低下やばらつきを抑えることを可能にする。実施形態の半導体装置は、第1の基板と、第1の基板表面に形成された素子領域と、素子領域と接続され、第1の基板上に形成された電極と、第1の基板上に第1の面で積層される第2の基板と、第2の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、第1の基板と第2の基板間に設けられ、素子領域、電極、及びビアホールを含む領域を封止する封止部と、を備えるものである。また、実施形態の半導体装置の製造方法は、第1の基板に素子領域を形成し、第1の基板の表面に、前記素子領域と接続する電極を形成し、第2の基板に、この第2の基板を貫通するビアホールを形成し、電極上に、ビアホールが配置されるように、第1の基板と、第2の基板とを積層し、ビアホール内に金属層を形成し、素子領域、電極、及びビアホールを含む領域の封止を行うものである。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1Aに本実施形態の半導体装置の断面図を、図1Bに分解斜視図を示す。図1A、図1Bに示すように、GaAsなどの半導体基板11に素子領域12が形成されており、半導体基板11上に、ソース電極13aとエアブリッジ13cを介して接続された電極パッドであるソースパッド13b、ドレイン電極14a、ゲート電極15aとそれぞれ接続された電極パッドであるドレインパッド14b、ゲートパッド15bが形成されている。半導体基板11上には、裏面にソースパッド13b、ドレインパッド14b、ゲートパッド15bの高さに応じた段差を有するGaAsなどからなるカバー基板16が積層されている。カバー基板16には、ソースパッド13b、ドレインパッド14b、ゲートパッド15b上にそれぞれ配置されるビアホール17a、17b、17cが形成されている。ビアホール内には金属層18a、18b、18cが形成されている。そして、半導体基板11とカバー基板16間の空隙は、樹脂層19又は空気により充填され、封止されている。このような半導体装置は、図2に示すようなフローにより、以下のようにして形成される。図3Aに示すように、先ず、半導体基板11上に、ゲート電極15a、ソース領域/ドレイン領域などの素子領域12を形成する。そして、ソース領域/ドレイン領域とそれぞれ接続されるソース電極、ドレイン電極と、ソース電極とエアブリッジを介して接続されるソースパッド13b、ドレイン電極と接続されたドレインパッド14b、ゲート電極と接続されるゲートパッド15bをそれぞれ形成するAct1-1。このとき、例えば、各電極電極パッドを含むは、Auなどにより形成され、ソースパッド13b、ドレインパッド14bの電極厚が、ゲートパッド15bの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の表面は、パシベーション膜などにより保護される。次いで、カバー基板16に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド13b、ドレインパッド14b、ゲートパッド15bの電極厚に合わせた段差を形成するAct1-2。先ず、図3Bに示すように、ゲート電極が配置される部分に、フォトレジストパターン20aを形成し、図3Cに示すように、エッチングにより凸パターンを形成する。さらに、図3Dに示すように、ソースパッド13b、ドレインパッド14b、ゲートパッド15bが配置される部分に、フォトレジストパターン20bを形成し、図3Eに示すように、エッチングにより、カバー基板16に高さの異なる凸パターンを形成する。次いで、図3Fに示すように、凸パターンの形成されたカバー基板16の表面、又は図3Gに示すように、フラットなカバー基板16の裏面、或いはその両方に、フォトレジストパターン20cを形成する。そして、図3Hに示すように、エッチングにより、カバー基板17を貫通するビアホール17a、17b、17cを形成するAct1-3。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。次いで、図3Iに示すように、裏面にフォトレジストパターン20dを形成し、図3Jに示すように、半導体基板11上にビアホール17a、17b、17cが形成されたカバー基板16を圧着させることにより積層するAct1-4。なお、カバー基板16を積層した後に、フォトレジストパターン20dを形成してもよい。このとき、ソースパッド13b、ドレインパッド14b、ゲートパッド15bがAuなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。そして、図3Kに示すように、ビアホール17a、17b、17c内に、Auなどの金属層18a、18b、18cをメタルデポジッション、若しくはメッキ等により形成するAct1-5。そして、フォトレジストパターン20dを除去した後、半導体基板11とカバー基板16との間隙に、樹脂を充填し、樹脂層19を形成するAct1-6。または空気を充填する。このとき、真空チャンバを用いることにより、満遍なく樹脂を充填することができる。さらに、必要に応じて、半導体素子11の裏面をラッピングなどにより、薄化処理するAct1-7。そして、必要に応じて、図4に示すように、ダイシングを行い、素子分離するAct1-8。このようにして、図1A、図1Bに示すような半導体装置が形成される。本実施形態によれば、ビアホールが形成されたカバー基板を用いて半導体素子を封止することができるため、環境による半導体素子の劣化を抑えることができる。また、カバー基板を支持基板として用いることができるため、裏面の薄化処理などの裏面加工の際に、支持基板の貼り付け、剥離を不要とし、半導体素子の物理的、化学的ストレスを抑えることにより、素子の劣化を抑えることができる。そのため、半導体素子の特性変動を抑えることが可能となる。また、半導体基板とカバー基板の間に樹脂が充填されることにより、そのままシングルチップパッケージとして用いることができるため、従来のパッケージ及びパッケージングの工程が不要となり、コストダウン、サイズダウンを図ることが可能となる。なお、カバー基板16の段差形状は特に限定されるものではなく、図5に示すように、カバー基板16’を2段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ1回とすることができるとともに、カバー基板16のパターン、ビアホール17a、17b、17c形成の際のアライメントマージンを増大させることができる。さらに、図6に示すように、ソースパッド13b’、ドレイン電極14’、ゲートパッド15b’の電極厚がほぼ等しければ圧着時の変形許容範囲であれば、カバー基板16に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール17a、17b、17c形成の際のアライメントマージンを増大させることができる。また、図7に示すように、ビアホール17a’、17b’、17c’がテーパを有していてもよい。また、本実施形態において、半導体基板、カバー基板にGaAs基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他GaN、SiC、Siなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なSiC基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているSi基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。第2の実施形態本実施形態においては、第1の実施形態と同様の構成であるが、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されている。図8Aに本実施形態の半導体装置の断面図を、図8Bに分解斜視図を示す。図8A、図8Bに示すように、GaAsなどの半導体基板21に素子領域22が形成されており、半導体基板21上に、ソース電極とエアブリッジを介して接続されたソースパッド23、ドレイン電極、ゲート電極とそれぞれ接続されたドレインパッド24、ゲートパッド25が形成されている。半導体基板21上には、裏面に電極パッドソースパッド23、ドレインパッド24、ゲートパッド25の高さに応じた段差を有するGaAsなどからなるカバー基板26が積層されている。カバー基板26には、ソースパッド23、ドレインパッド24、ゲートパッド25上にそれぞれ配置されるビアホール27a、27b、27cが形成されている。ビアホール内には金属層28a、28b、28cが形成されている。そして、素子領域22、これらの電極パッドソースパッド23、ドレインパッド24、ゲートパッド25を含む電極、ビアホール17a、17b、17cを含む領域を取り囲むように、凸部29aが形成され、緩衝層として、例えば金属層30を介して半導体基板21と接続されている。このような半導体装置は、第1の実施形態と同様に、図9に示すようなフローにより、形成される。第1の実施形態と同様に、先ず、半導体基板11上に、素子領域12、ソース電極、ドレイン電極、ゲート電極と、これらにそれぞれ接続されるソースパッド23、ドレイン電極と接続されたドレインパッド24、ゲートパッド25をそれぞれ形成するAct2-1。このとき、併せて、フレーム状の金属層30が形成される。次いで、第1の実施形態と同様に、カバー基板26に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド23、ドレインパッド24、ゲートパッド25の電極厚に合わせた段差と、フレーム状の凸部29aを形成するAct2-2。そして、エッチングにより、カバー基板27を貫通するビアホール27a、27b、27cを形成するAct2-3。次いで、第1の実施形態と同様に、ソースパッド23、ドレインパッド24、ゲートパッド25上にビアホール27a、27b、27cが配置されるように、半導体基板21上にカバー基板26を圧着させることにより積層するAct2-4。このとき、凸部29aは、緩衝層である金属層30上に配置され、同様に圧着される。そして、第1の実施形態と同様に、ビアホール27a、27b、27c内に、Auなどの金属層28a、28b、28cをメタルデポジッション、若しくはメッキ等により形成するAct2-5。さらに、必要に応じて、半導体素子21の裏面をラッピングなどにより、薄化処理するAct2-6。そして、必要に応じて、ダイシングを行い、素子分離するAct2-7。このようにして、図8A、図8Bに示すような半導体装置が形成される。本実施形態によれば、第1の実施形態と同様に、ビアホールが形成されたカバー基板を用いて半導体素子を封止することができるため、環境による半導体素子の劣化を抑えることができる。また、カバー基板を支持基板として用いることができるため、裏面の薄化処理などの裏面加工の際に、支持基板の貼り付け、剥離を不要とし、半導体素子の物理的、化学的ストレスを抑えることにより、素子の劣化を抑えることができる。そのため、半導体素子の特性変動を抑えることが可能となる。本実施形態において、さらに、図10に示すように、第1の実施形態と同様に、半導体基板とカバー基板間に樹脂が充填され、樹脂層29bが形成されてもよい。このような構成により、より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。また、図11に示すように、半導体基板21の凸部29aに対応する位置に、凹部21aを設けてもよい。凹部21aを設けることにより、アライメントが容易になり、電極パッドを含む電極の厚さめっきのばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。第3の実施形態本実施形態においては、第1の実施形態と同様に、半導体基板とカバー基板が接続され、シングルチップパッケージが構成されているが、カバー基板と金属層との界面が高抵抗化されている。図12に本実施形態の半導体装置の断面図を示す。図12に示すように、GaAsなどの半導体基板31に素子領域32が形成されており、半導体基板31上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド33、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド34、ゲートパッド35が形成されている。半導体基板31には、上面にソースパッド33、ドレインパッド34、ゲートパッド35の高さに応じた段差を有するGaAsなどからなるカバー基板36が積層されている。カバー基板36には、ソースパッド33、ドレインパッド34、ゲートパッド35上にそれぞれ配置されるビアホール37a、37b、37cが形成されている。ビアホール内には金属層38a、38b、38cが形成されている。ビアホール37a、37b、37c及びカバー基板36表面の金属層38a、38b、38cと接する領域には、例えば酸化膜からなるカバー基板36より高抵抗の高抵抗層36aが形成されている。そして、半導体基板31とカバー基板36間の空隙は、樹脂層39により充填され、封止されている。このような半導体装置は、実施形態1と同様に形成される。高抵抗層36aは、例えば、図13に示すように、カバー基板36にビアホール37a、37b、37cを形成した後、フォトレジストマスク40を形成し、インプラにより、高抵抗にする方法、若しくはカバー基板36全体をインプラや熱酸化することにより所望の高抵抗層36aが形成される。カバー基板36中のビアに金属層38a、38b、38cが設けられることにより、カバー基板36における十分な絶縁が得られない場合、金属層38a、38b、38cで電流のリークが発生する恐れがある。このような電流のリークが発生する場合、デバイスの耐圧特性は、半導体素子ではなく、カバー基板の絶縁特性に依存することになる。そこで、本実施形態のように、カバー基板36表面の金属層38a、38b、38cと接する領域に高抵抗層36aを設けることにより、電流リークを抑えることができる。本実施形態によれば、実施形態1と同様の効果が得られるとともに、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。なお、図14に示すように、高抵抗層36bを全面に形成してもよい。金属層38a、38b、38cと接する領域以外の領域に形成された高抵抗層を除去する必要がなく、簡易にカバー基板における電流リークによる耐圧の低下を抑えることが可能となる。本実施形態において、このような高抵抗層として、酸化膜を用いたが、カバー基板などの材料の耐熱性などにより、適宜熱酸化や、酸化膜の堆積など種々の方法により形成することができる。また、高抵抗層は、酸化膜以外の窒化膜、酸窒化膜の堆積や、アイソレーションインプランテーションにより形成されてもよい。また、実施形態2と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい第4の実施形態。実施形態2と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態1と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。さらに、図11に示す実施形態2の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さめっきのばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。第4の実施形態本実施形態においては、第1の実施形態と同様に、半導体基板とカバー基板が接続され、シングルチップパッケージが構成されているが、さらに、カバー基板が回路基板とフリップチップボンディングにより接続されている。図15に本実施形態の半導体装置の断面図を示す。図15に示すように、GaAsなどの半導体基板41に素子領域42が形成されており、半導体基板41上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド43、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド44、ゲートパッド45が形成されている。半導体基板41には、上面にソースパッド43、ドレインパッド44、ゲートパッド45の高さに応じた段差を有するGaAsなどからなるカバー基板46が積層されている。カバー基板46には、ソースパッド43、ドレインパッド44、ゲートパッド45上にそれぞれ配置されるビアホール47a、47b、47cが形成されている。ビアホール内には金属層48a、48b、48cが形成されている。そして、半導体基板41とカバー基板46間の空隙は、樹脂層49aにより充填され、封止されている。金属層48a、48b、48cは、それぞれカバー基板46の下面において、金属層48a、48b、48cを介して、整合回路等を含む回路基板410とフリップチップボンディングされている。本実施形態によれば、カバー基板46の下面でのフリップチップボンディングが可能となるため、ワイヤーボンディングの際に生じる抵抗損失や電気信号間の干渉を抑えることができる。また、ボンディング距離が、カバー基板46の厚さまで短縮でき、かつ一定とすることができる。さらに、ボンディングを十分広い面積、すなわちソースパッド43、ドレインパッド44、ゲートパッド45とほぼ同じ面積で行うことができる。従って、実施形態1と同様の作用効果が得られるとともに、デバイス特性の低下やばらつきを抑えることが可能となる。なお、実施形態2と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態2と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態1と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。また、図11に示す実施形態2の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さめっきのばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。さらに、実施形態3と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。第5の実施形態本実施形態においては、第1、第4の実施形態と同様に、カバー基板が回路基板とフリップチップボンディングにより接続されているが、半導体基板裏面にヒートシンクが設けられている。図16に本実施形態の半導体装置の断面図を示す。図16に示すように、GaAsなどの半導体基板51に素子領域52が形成されており、半導体基板51上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド53、ドレイン電極54、ゲート電極55とそれぞれ接続された電極パッドであるドレインパッド54、ゲートパッド55が形成されている。半導体基板51には、上面にソースパッド53、ドレインパッド54、ゲートパッド55の高さに応じた段差を有するGaAsなどからなるカバー基板56が積層されている。カバー基板56には、ソースパッド53、ドレインパッド54、ゲートパッド55上にそれぞれ配置されるビアホール57a、57b、57cが形成されている。ビアホール内には金属層58a、58b、58cが形成されている。そして、半導体基板51とカバー基板56間の空隙は、樹脂層59a又は空気により充填され、封止されている。金属層58a、58b、58cは、それぞれカバー基板56の下面において、金属層58a、58b、58cを介して、整合回路等を含む回路基板510とフリップチップボンディングされている。さらに、半導体基板51の裏面には、金属板からなるヒートシンク511aが接続されている。本実施形態によれば、カバー基板56側でボンディングが行われるため、半導体素子が形成され、熱を発生する半導体基板51の裏面に直接ヒートシンクを設けることができる。従って、実施形態4と同様の効果が得られるとともに、フリップチップボンディングによりカバー基板56からの熱放出が抑えられても、ヒートシンク511a全体に熱が広がり、高温部分の温度を下げることができる。このように、半導体基板51から直接放熱を行うことができるため、半導体素子の効率的な冷却を図ることが可能となる。なお、図17に示すように、フィン状のヒートシンク511bを設けてもよい。また、図18に部分断面図を示すように、半導体基板51の裏面とヒートシンク511cとの界面は、凹凸ギザギザを有していることが好ましい。これらにより、より効率的な冷却を図ることが可能となる。また、実施形態2と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態2と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態1と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。また、図11に示す実施形態2の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さめっきのばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。さらに、実施形態3と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。第6の実施形態本実施形態においては、第5の実施形態と同様に、カバー基板が回路基板とフリップチップボンディングにより接続され、半導体基板裏面にヒートシンクが設けられているが、ヒートシンクがパッケージと接続されている。図19に本実施形態の半導体装置の断面図を示す。図19に示すように、GaAsなどの半導体基板61に素子領域62が形成されており、半導体基板61上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド63、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド64、ゲートパッド65が形成されている。半導体基板61には、上面にソースパッド63、ドレインパッド64、ゲートパッド65の高さに応じた段差を有するGaAsなどからなるカバー基板66が積層されている。カバー基板66には、ソースパッド63b、ドレインパッド64b、ゲートパッド65b上にそれぞれ配置されるビアホール67a、67b、67cが形成されている。ビアホール内には金属層68a、68b、68cが形成されている。そして、半導体基板61とカバー基板66間の空隙は、樹脂層69aにより充填され、封止されている。金属層68a、68b、68cは、それぞれカバー基板66の下面において、金属層68a、68b、68cを介して、整合回路等を含む回路基板610とフリップチップボンディングされている。さらに、半導体基板61の裏面には、ヒートシンク611aが設けられている。ヒートシンク611aは、棒状のメタルからなり、その上面形状は、例えば四角、円、オーバルで、一本又は複数本で構成することができる。これらヒートシンク612a、半導体基板61、カバー基板66及び回路基板611を取り囲むように、例えばセラミック/金属の多層構造からなるパッケージ612が設けられている。ヒートシンク611aとパッケージ612は、接触するように配置されている。本実施形態によれば、ヒートシンクとパッケージを接触させることにより、半導体素子のより効率的な冷却を図ることが可能となる。従って、実施形態5と同様の効果が得られるとともに、半導体素子のより効率的な冷却を図ることが可能となる。なお、図17に示す実施形態5の変形例のように、フィン状のヒートシンクをとしてもよい。より効率的な冷却を図ることが可能となる。さらに、図20に示すように、半導体基板61側とパッケージ612側にそれぞれ接続されたフィン状のヒートシンク611b、611cを、交互に近接するように設置してもよい。近接する面積が大きくなり、より多くの熱量が放出できるため、冷却効果を向上させるとともに、半導体基板61とパッケージ612との間隙により、フィン状のヒートシンク611b、611cの高さ調整を行うことが可能となる。また、実施形態2と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態2と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態1と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。また、図11に示す実施形態2の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さめっきのばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。さらに、実施形態3と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。