少なくとも2箇所に凸部が形成された基板と、前記凸部を含む前記基板上に形成された導電性の接着剤と、前記各凸部に係合する複数のバイアホールを有し、少なくとも2箇所のバイアホールが、前記各凸部に前記接着剤を介して係合するように前記基板上に実装された半導体素子と、を具備することを特徴とする半導体装置。前記凸部の数は、前記バイアホールの数以上であることを特徴とする請求項1に記載の半導体装置。前記導電性の接着剤は、前記基板の凸部に係合する凹部を有する半田であることを特徴とする請求項1または2に記載の半導体装置。前記半導体素子は、複数の電界効果トランジスタが並列に配列された電界効果トランジスタ素子であり、前記バイアホールは、前記電界効果トランジスタのソース電極の直下に形成されたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記電界効果トランジスタ素子は、半導体基板、およびこの半導体基板上に形成された半導体層、を有し、前記バイアホールは、前記半導体基板および前記半導体層を貫通することを特徴とする請求項4に記載の半導体装置。複数のバイアホールを有する半導体素子を形成する工程と、前記バイアホールに係合する凸部を少なくとも2箇所に有する基板を形成する工程と、前記凸部を含む前記基板上に導電性の接着剤を形成する工程と、前記バイアホールが前記接着剤を介して前記凸部に係合するように、前記基板上に前記半導体素子を配置する工程と、前記基板と前記半導体素子との間に配置された前記接着剤を硬化させる工程と、を具備することを特徴とする半導体装置の製造方法。前記基板を形成する工程は、前記バイアホールの数以上の前記凸部を有する基板を形成する工程であることを特徴とする請求項6に記載の半導体装置の製造方法。前記接着剤を形成する工程は、前記基板の凸部に係合する凹部を有する半田を形成する工程と、前記凹部が前記凸部に係合するように前記基板上に前記半田を配置する工程と、を具備し、前記接着剤を硬化させる工程は、前記凹部が前記凸部に係合するように前記基板上に配置された前記半田を溶融する工程と、溶融した前記半田を凝固させる工程と、を具備することを特徴とする請求項6または7に記載の半導体装置の製造方法。前記半田を溶融する工程は、還元雰囲気中の高温リフロー炉内において、前記半田を加熱して溶融する工程であることを特徴とする請求項8に記載の半導体装置の製造方法。前記半導体素子は、複数の電界効果トランジスタが並列に配列された電界効果トランジスタ素子であり、前記バイアホールは、前記電界効果トランジスタのソース電極の直下に形成されたことを特徴とする請求項6乃至9のいずれかに記載の半導体装置の製造方法。前記電界効果トランジスタ素子は、半導体基板、およびこの半導体基板上に形成された半導体層、を有し、前記バイアホールは、前記半導体基板および前記半導体層を貫通することを特徴とする請求項10に記載の半導体素子の製造方法。実施形態は、半導体パッケージ内における半導体素子の位置ずれを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。実施形態に係る半導体装置は、凸部が形成された基板、導電性の接着剤、および前記基板上に実装された半導体素子、を具備する。前記基板は、少なくとも2箇所に前記凸部が形成された基板である。前記導電性の接着剤は、前記凸部を含む前記基板上に形成される。前記基板上に実装された前記半導体素子は、前記各凸部に係合する複数のバイアホールを有している。さらに、前記半導体素子は、少なくとも2箇所の前記バイアホールが、前記各凸部に前記接着剤を介して係合するように前記基板上に実装される。また、実施形態に係る半導体装置の製造方法は、半導体素子を形成する工程、基板を形成する工程、導電性の接着剤を形成する工程、前記基板上に前記半導体素子を配置する工程、および前記接着剤を硬化させる工程、を具備する。前記半導体素子を形成する工程は、複数のバイアホールを有する半導体素子を形成する工程である。前記基板を形成する工程は、前記バイアホールに係合する凸部を少なくとも2箇所に有する基板を形成する工程である。前記導電性の接着剤を形成する工程は、前記凸部を含む前記基板上に導電性の接着剤を形成する工程である。前記基板上に前記半導体素子を配置する工程は、前記バイアホールが前記接着剤を介して前記凸部に係合するように、前記基板上に前記半導体素子を配置する工程である。前記接着剤を硬化させる工程は、前記基板と前記半導体素子との間に配置された接着剤を硬化させる工程である。以下に、本実施形態に係る半導体装置および半導体装置の製造方法について、図面を参照して詳細に説明する。第1の実施形態図1は、第1の実施形態に係る半導体装置10を示す側面図である。また、図2は、半導体装置10の内部を示す上面図である。なお、図1は、入力側若しくは出力側から見た装置10を模式的に示している。図1、図2に示す半導体装置10は、パッケージ基板11、枠体12、および蓋体13によって構成されたパッケージの内部に、半導体素子14、入力整合回路15、および出力整合回路16が載置されたものである。なお、パッケージは、例えばセラミック等の誘電体からなる。パッケージ内部において、半導体素子14は、パッケージ基板11上の略中央部に配置されている。図2に示すように、入力整合回路15は、パッケージ基板11上において、半導体素子14の入力側に配置されており、半導体素子14と入力整合回路15とは、ワイヤー等の導体線17により接続されている。出力整合回路16は、パッケージ基板11上において、半導体素子14の出力側に配置されており、半導体素子14と出力整合回路16とは、ワイヤー等の導体線18により接続されている。なお、これらの入力整合回路15および出力整合回路16が、パッケージ基板11上に、導電性の接着剤図示せずを介して実装されている。また、パッケージは、枠体12を貫通する入力リード19および出力リード20を有する。入力リード19は、パッケージの枠体12のうち、入力側の一面を貫通するように配置されており、入力整合回路15と、ワイヤー等の導体線21により接続されている。出力リード20は、パッケージの枠体12のうち、出力側の一面入力側の一面に対向する面を貫通するように配置されており、出力整合回路16と、ワイヤー等の導体線22により接続されている。図3は、図2の一点鎖線X-X ́に沿った半導体装置10の部分断面図である。図3に示すように、パッケージ基板11の表面には、複数の凸部23が形成されている。これらの凸部23は、半導体素子14が実装される面上において、半導体素子14が実装される位置に設けられている。なお、複数の凸部23を含むパッケージ基板11の表面は、例えばAu等の金属膜図示せずによって覆われている。半導体素子14は、その裏面に、素子の放熱性を良好にするための複数のバイアホール24を有する。この半導体素子14は、パッケージ基板11に設けられた各凸部23が、半導体素子14に設けられた各バイアホール24に、導電性の接着剤25を介して係合するように、パッケージ基板11上に実装されている。導電性の接着剤25は、例えばAuSn、CuSn、またはCuInのいずれかからなる半田、若しくは導電性ペーストである。なお、パッケージ基板11に設けられた凸部23の数と、半導体素子14に設けられたバイアホール24の数とは、必ずしも一致する必要はない。凸部23の数は、少なくとも2箇所に設けられていればよい。この理由については後述する。図4は、半導体素子14の一例である電界効果トランジスタ素子14以下、FET素子14と称する。を示す上面図である。また、図5は、図4の一点鎖線Y-Y ́に沿ったFET素子14の部分断面図である。以下に、図4、図5を参照して、FET素子14について説明する。図4に示すように、FET素子14は、複数のフィンガー部26aおよびこれらのフィンガー部26aの全てに接続されるパッド部26bからなるゲート電極26、複数のフィンガー部27aおよびこれらのフィンガー部27aの全てに接続されるパッド部27bからなるドレイン電極27、および複数のフィンガー部28aおよびこれらのフィンガー部28aの全てに接続されるパッド部28bからなるソース電極28、を有する。これらの電極26、27、28は、半導体基板29上に形成される。ドレイン電極27のフィンガー部27aとソース電極28のフィンガー部28aとは、互いに交互に配列されるように形成され、ゲート電極26aのフィンガー部26は、ドレイン電極27のフィンガー部27aとソース電極28のフィンガー部28aとの間に配置されるように形成されている。これにより、半導体基板29上に、複数のFETが並列に配列形成される。また、図5に示すように、半導体基板29には、第1の半導体層30が形成されている。この半導体層30は、例えばGaAs層、若しくはGaN層である。第1の半導体層30上の一部領域には、第2の半導体層31が形成されている図4。この半導体層31は、例えばAlGaAs層、若しくはAlGaN層である。そして、図4に示すように、上述の各電極26、27、28は、フィンガー部26a、27a、28aが第2の半導体層31上に配置され、パッド部26b、27b、28bが第1の半導体層30上に配置されるように形成されている。図5に示すように、ソース電極28のパッド部28bの直下には、半導体基板29および第1の半導体層30を貫通する複数のバイアホール24が形成されている。これらのバイアホール24は、FET素子14の放熱性を高めるためのものであるため、バイアホール24は、ソース電極28のパッド部28b毎に形成されることが好ましい。バイアホール24内を含む半導体基板29の裏面には、接地用金属層32が形成されている。接地用金属層32は、例えばAuからなり、バイアホール24の側面を介してソース電極28のパッド部28bに接続されるように形成されている。これにより、ソース電極28は、接地される。図4、図5に示されるFET素子14は、図3に示すように、バイアホール24が、パッケージ基板11の凸部23に導電性の接着剤25を介して係合するように、パッケージ基板11上に実装される。次に、本実施形態に係る半導体装置10の製造方法について、図6および図7を参照して説明する。図6は、第1の実施形態に係る半導体装置10の製造方法を説明するための図3に相当する断面図であって、同図aは半導体素子14を示し、同図bは導電性の接着剤25が形成されたパッケージ基板11を示す。図7は、第1の実施形態に係る半導体装置10の製造方法を説明するための図3に相当する断面図であって、製造された半導体素子14をパッケージ基板11上に実装する工程を示す。まず図6aに示すように、バイアホール24を有する半導体素子14を形成する。また、図6bに示すように、パッケージ基板11に複数の凸部23を形成し、複数の凸部23を含むパッケージ基板11の一部表面上に、導電性の接着剤25を形成する。複数の凸部23を有するパッケージ基板11は、例えば金型を用いて形成する。次に、図7に示すように、パッケージ基板11の各凸部23に半導体素子14の各バイアホール24が係合するように、パッケージ基板11上に導電性の接着剤25を介して半導体素子14を配置する。最後に、導電性の接着剤25によって、パッケージ基板11上に半導体素子14を固定することにより、パッケージ基板11上に半導体素子14を実装する。導電性の接着剤25として半田を用いた場合、半田上に半導体素子14を配置した状態で、パッケージ基板11を高温リフロー炉に入れ、例えば窒素ガス雰囲気、炉内温度320°Cで半田を加熱し、半田を溶融させる。この後、溶融した半田を冷却することにより、パッケージ基板11上に半導体素子14を固定、実装する。なお、半田は、水素、窒素、アルゴン、若しくはこれらの混合気体等の還元雰囲気で溶融させることが好ましい。これらの還元雰囲気で半田を溶融させることにより、加熱時に半田の表面が酸化されることを抑制することができ、パッケージ基板11上に、半導体素子14を強固に固定することができる。また、導電性の接着剤25として導電性ペーストを用いた場合、導電性ペーストを硬化させることができる方法によって導電性ペーストを硬化させることにより、パッケージ基板11上に半導体素子14を固定、実装する。なお、導電性ペーストを硬化させることができる方法は、導電性ペーストの種類毎に異なるが、加熱、紫外線等の光の照射等である。このようにしてパッケージ基板11上に半導体素子14が実装された後、同一パッケージ基板11上に入力整合回路15および出力整合回路16をそれぞれ実装し、これらの回路15、16と半導体素子14とをワイヤー等の導体線17、18により接続するとともに、入力整合回路15と入力リード19とをワイヤー等の導体線21により接続し、出力整合回路16と出力リード19とをワイヤー等の導体線22により接続することにより、図1、図2に示す半導体装置10を製造することができる。以上に説明した第1の実施形態に係る半導体装置10および半導体装置10の製造方法によれば、パッケージ基板11の凸部23が半導体素子14のバイアホール24に係合するように、半導体素子14をパッケージ基板11上に実装する。従って、パッケージ基板11上に半導体素子14を固定するための導電性の接着剤25が硬化するまでの間に、パッケージ基板11上において半導体素子14の位置が動くことを抑制することができる。なお、半導体パッケージ内における半導体素子14の位置ずれを抑制するためには、少なくとも2箇所において、パッケージ基板11の凸部23と半導体素子14のバイアホール24とが係合すればよい。従って、パッケージ基板11の凸部23は、少なくとも2箇所に設けられていればよい。また、従来は、パッケージ基板に凸部が形成されていなかったため、パッケージ基板に半導体素子を搭載すると、半導体素子のバイアホール内に導電性の接着剤が完全に入り込まず、バイアホール内に空洞が形成される。この空洞の大きさはバイアホール毎にばらつくため、半導体素子から発生する熱をパッケージ基板に均一に放熱させることが困難であった。これに対して、第1の実施形態に係る半導体装置10および半導体装置10の製造方法において、凸部23の数とバイアホール24の数とが同数、あるいは凸部23の数がバイアホール24の数より多くなるようにパッケージ基板11を形成することにより、全てのバイアホール24内に、パッケージ基板11の凸部23が係合する。従って、各バイアホール24内に入り込むべき導電性の接着剤25の量を、従来より少なくすることができる。この結果、バイアホール24内に形成される空洞の大きさのばらつきは抑制され、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることを抑制することができる。第2の実施形態第2の実施形態に係る半導体装置は、図1乃至図3に記載された半導体装置10と同じ構成である。しかし、半導体装置10の製造方法は、第1の実施形態に係る半導体装置10の製造方法と異なる。以下に、他の製造方法として、第2の実施形態に係る半導体装置10の製造方法を、図8および図9を参照して説明する。図8は、第2の実施形態に係る半導体装置10の製造方法を説明するための図3に相当する断面図であって、同図aは半導体素子14を示し、同図bは導電性の接着剤である半田33を示し、同図cは凸部23が形成されたパッケージ基板11を示す。図9は、第2の実施形態に係る半導体装置10の製造方法を説明するための図3に相当する断面図であって、製造された半導体素子14をパッケージ基板11上に実装する工程を示す。まず図8aに示すように、バイアホール24を有する半導体素子14を形成する。また、図8cに示すように、パッケージ基板11に複数の凸部23を形成する。これらは、第1の実施形態に係る半導体装置10の製造方法と同じである。第2の実施形態に係る半導体装置においては、さらに図8bに示すように、板状の半田を加工することにより、パッケージ基板11の各凸部に係合する複数の凹部34を有する半田33を形成する。凹部34を有する半田33は、例えば金型を用いて形成する。次に、図9に示すように、パッケージ基板11の各凸部23に半田33の凹部34が係合するように、パッケージ基板11上に半田33を配置し、この半田33を介して、パッケージ基板11の各凸部23に半導体素子14のバイアホール24が係合するように、パッケージ基板11上に半導体素子14を配置する。最後に、半田25を溶融させ、冷却することにより、パッケージ基板11上に半導体素子14を固定、実装する。このようにしてパッケージ基板11上に半導体素子14が実装された後、同一パッケージ基板11上に入力整合回路15および出力整合回路16をそれぞれ実装し、これらの回路15、16と半導体素子14とをワイヤー等の導体線17、18により接続するとともに、入力整合回路15と入力リード19とをワイヤー等の導体線21により接続し、出力整合回路16と出力リード19とをワイヤー等の導体線22により接続することにより、図1、図2に示す半導体装置10を製造することができる。以上に説明した第2の実施形態に係る半導体装置10および半導体装置10の製造方法であっても、パッケージ基板11に凸部23が形成されているため、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、パッケージ基板11上において半導体素子14の位置が動くことを抑制することができる。また、第2の実施形態に係る半導体装置10および半導体装置10の製造方法において、バイアホール24の数以上の凸部23をパッケージ基板11に設けることにより、第1の実施形態に係る半導体装置10および半導体装置10の製造方法と同様の理由により、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることを抑制することができる。さらに、第2の実施形態に係る半導体装置10および半導体装置10の製造方法によれば、パッケージ基板11の凸部23に凹部34が係合するようにパッケージ基板11上に半田33を配置し、この半田33上に半導体素子14を配置する。従って、半田33を溶融したときに、溶融した半田33は、半導体素子14の各バイアホール24内をほぼ完全に埋めることができる。従って、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることをより効果的に抑制することができる。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、本実施形態において、半導体素子14はFET素子14であったが、半導体素子14は、例えばFETとキャパシタとが同一基板上に形成されたMMIC素子であってもよい。