高電圧発生源に接続する第1の電界効果トラジスタと、前記第1の電界効果トランジスタに接続する第2の電界効果トランジスタと、前記第2の電界効果トランジスタに接続し、且つ低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子と、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続するパワー素子と、を有し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタはオフ電流が小さく、前記パワー素子は、ゲートに電圧が印加されていない状態でオン状態であることを特徴とする半導体装置。高電圧発生源に接続する第1の電界効果トラジスタと、前記第1の電界効果トランジスタに接続する第2の電界効果トランジスタと、前記第2の電界効果トランジスタに接続し、且つ低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子と、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続するパワー素子と、を有し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され、前記パワー素子は、ゲートに電圧が印加されていない状態でオン状態であることを特徴とする半導体装置。高電圧発生源に接続する第1の電界効果トラジスタと、前記第1の電界効果トランジスタに接続する第2の電界効果トランジスタと、前記第2の電界効果トランジスタに接続し、且つ低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子と、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続するパワーMOS電界効果トランジスタと、を有し、前記パワーMOS電界効果トランジスタは、第1のゲート及び第2のゲートと、前記第1のゲートに接する第1の絶縁層と、前記第2のゲートに接する第2の絶縁層と、前記第1の絶縁層及び前記第2の絶縁層の間に形成される酸化物半導体層と、前記酸化物半導体層に接するソース領域及びドレイン領域として機能する第1の端子及び第2の端子を有し、前記第1のゲート及び前記第2のゲートのノードは、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され、前記パワーMOS電界効果トランジスタの前記酸化物半導体層は、n型であることを特徴とする半導体装置。過電圧検出回路と、リフレッシュ制御回路と、高電圧発生源と、低電圧発生源と、前記過電圧検出回路及び前記高電圧発生源に接続する第1の電界効果トランジスタ及び第2の電界効果トランジスタと、前記リフレッシュ制御回路及び前記低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子とを有する制御回路と、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続するパワーMOS電界効果トランジスタと、を有し、前記パワーMOS電界効果トランジスタは、第1のゲート及び第2のゲートと、前記第1のゲートに接する第1の絶縁層と、前記第2のゲートに接する第2の絶縁層と、前記第1の絶縁層及び前記第2の絶縁層の間に形成される酸化物半導体層と、前記酸化物半導体層に接するソース領域及びドレイン領域として機能する第1の端子及び第2の端子を有し、前記第1のゲート及び前記第2のゲートのノードは、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され、前記パワーMOS電界効果トランジスタの前記酸化物半導体層は、n型であることを特徴とする半導体装置。入力端子と、出力端子と、パワーMOS電界効果トランジスタと、前記入力端子、前記出力端子、及び前記パワーMOS電界効果トランジスタに接続する制御回路と、前記パワーMOS電界効果トランジスタと並列に接続する保護対象回路とを有し、前記制御回路は、過電圧検出回路と、リフレッシュ制御回路と、高電圧発生源と、低電圧発生源と、前記過電圧検出回路及び前記高電圧発生源に接続する第1の電界効果トランジスタ及び第2の電界効果トランジスタと、前記リフレッシュ制御回路及び前記低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子と、を有し、前記パワーMOS電界効果トランジスタは、第1のゲート及び第2のゲートと、前記第1のゲートに接する第1の絶縁層と、前記第2のゲートに接する第2の絶縁層と、前記第1の絶縁層及び前記第2の絶縁層の間に形成される酸化物半導体層と、前記酸化物半導体層に接するソース領域及びドレイン領域として機能する第1の端子及び第2の端子を有し、前記第1のゲート及び前記第2のゲートのノードは、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され前記パワーMOS電界効果トランジスタの前記酸化物半導体層は、n型であることを特徴とする半導体装置。入力端子と、出力端子と、パワーMOS電界効果トランジスタと、前記入力端子、前記出力端子、及び前記パワーMOS電界効果トランジスタに接続する制御回路と、前記パワーMOS電界効果トランジスタと直列に接続する保護対象回路と、を有し、前記制御回路は、過電圧検出回路と、リフレッシュ制御回路と、高電圧発生源と、低電圧発生源と、前記過電圧検出回路及び前記高電圧発生源に接続する第1の電界効果トランジスタ及び第2の電界効果トランジスタと、前記リフレッシュ制御回路及び前記低電圧発生源に接続する第3の電界効果トランジスタと、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタに接続する容量素子と、を有し、前記パワーMOS電界効果トランジスタは、第1のゲート及び第2のゲートと、前記第1のゲートに接する第1の絶縁層と、前記第2のゲートに接する第2の絶縁層と、前記第1の絶縁層及び前記第2の絶縁層の間に形成される酸化物半導体層と、前記酸化物半導体層に接するソース領域及びドレイン領域として機能する第1の端子及び第2の端子を有し、前記第1のゲート及び前記第2のゲートのノードは、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタに接続し、前記第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され、前記パワーMOS電界効果トランジスタの前記酸化物半導体層は、n型であることを特徴とする半導体装置。請求項3乃至請求項6のいずれか一項において、前記第1のゲートまたは前記第2のゲートは、前記第1の端子及び第2の端子の一方と重畳し、前記第1の端子及び第2の端子の一方と重畳しないことを特徴とする半導体装置。請求項3乃至請求項7のいずれか一項において、前記i型化された酸化物半導体層のキャリア濃度は5×1014cm-3未満であり、前記n型である酸化物半導体層のキャリア濃度は1×1016cm-3以上1×1020cm-3以下であることを特徴とする半導体装置。GaNを用いたパワーデバイスとしてHFETヘテロ接合電界効果トランジスタがある。HFETは、SiC基板上に、緩衝層であるAlN層、GaN層、AlGaN層が積層され、AlGaN層上にソース電極、ゲート電極、及びドレイン電極が設けられた構造を有する。また、GaN層及びAlGaN層のバンドギャップの違いにより、GaN層及びAlGaN層の界面に高濃度の二次元電子ガス層が形成される。二次元電子ガス層の伝導帯はフェルミ準位よりエネルギー準位が低くなるため、HFETでは二次元電子ガス層がチャネルとなり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態となり、駆動回路や保護回路が複雑になるため問題となっている。パワーデバイスをノーマリーオフ化させるために単純に電子濃度を減少させると、今度は素子の抵抗が増加するため、ノーマリーオフ化と低抵抗化の両立は非常に困難である。またデバイス構造を工夫してノーマリーオフ化を実現しようとする試みもなされているが、デバイスの構造が複雑化して製造コストが増大するといった問題がある。そこで本発明の一形態は、消費電力の増加を招くことなく、オフの状態を実現することのできる半導体装置を提供することを課題とする。本発明の一形態は、ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第1の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第1の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。また、上記スイッチング用の電界効果トランジスタは、チャネル領域がi型化または実質的にi型化された酸化物半導体層で形成される半導体装置である。スイッチング用の電界効果トランジスタにより、パワー素子のゲートに高電位または低電位を印加して、パワー素子のオン状態及びオフ状態を得る。本発明の一形態は、第1のゲート及び第2のゲートを有し、チャネル領域がn型である酸化物半導体層で形成されるパワーMOSFETと、パワーMOSFETの第1のゲート及び第2のゲートに正電圧を印加するためのスイッチング用の電界効果トランジスタと、パワーMOSFETの第1のゲート及び第2のゲートに負電圧を印加するためのスイッチング用の電界効果トランジスタとを有し、パワーMOSFETの第1のゲート及び第2のゲートのノードはスイッチング用の電界効果トランジスタに接続し、上記スイッチング用の電界効果トランジスタのチャネル領域がi型化または実質的にi型化された酸化物半導体層で形成される半導体装置である。スイッチング用の電界効果トランジスタにより、パワーMOSFETの第1のゲート及び第2のゲートに高電位または低電位を印加して、パワーMOSFETのオン状態及びオフ状態を得る。また、本発明の一形態は、高電圧発生源に接続する第1の電界効果トランジスタと、第1の電界効果トランジスタに接続する第2の電界効果トランジスタと、第2の電界効果トランジスタに接続し、且つ低電圧発生源に接続する第3の電界効果トランジスタと、第2の電界効果トランジスタ及び第3の電界効果トランジスタに接続する容量素子と、第1の電界効果トランジスタ及び第2の電界効果トランジスタに接続するパワーMOSFETとを有し、パワーMOSFETは、第1のゲート及び第2のゲートと、第1のゲートに接する第1の絶縁層と、第2のゲートに接する第2の絶縁層と、第1の絶縁層及び第2の絶縁層の間に形成される酸化物半導体層と、酸化物半導体層に接するソース領域及びドレイン領域として機能する第1の端子及び第2の端子を有し、第1のゲート及び第2のゲートのノードは、第1の電界効果トランジスタ及び第2の電界効果トランジスタに接続し、第1の電界効果トランジスタ乃至第3の電界効果トランジスタのチャネル形成領域は、i型化された酸化物半導体層で形成され、パワーMOSFETの前記酸化物半導体層は、n型である半導体装置である。パワーMOSFETの酸化物半導体層のキャリア濃度は1×1016cm-3以上1×1020cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下である。スイッチング用の電界効果トランジスタ、第1の電界効果トラジスタ乃至第3の電界効果トランジスタの酸化物半導体層のキャリア濃度は5×1014cm-3未満である。パワーMOSFETの第1のゲートまたは第2のゲートは、第1の端子及び第2の端子の一方と重畳し、他方と重畳しなくともよい。本発明の一形態によれば、消費電力の増加を招くことなくオフの状態を実現できるパワーデバイス及びそれを有する半導体装置を提供することができる。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる第1、第2、第3、乃至第NNは自然数という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。また、電圧とは、ある電位と、基準の電位例えばグラウンド電位との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。また、AとBとが接続されている、と明示的に記載する場合は、AとBとが電気的に接続されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続されている場合とを含むものとする。ここで、A、Bは、対象物例えば、装置、素子、回路、配線、電極、端子、導電層、層、などであるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。実施の形態1本実施の形態では、パワーデバイスである半導体装置の回路構成およびその動作について説明する。図1で示す半導体装置は、パワー素子110及び制御回路100を有する。制御回路100は、電界効果トランジスタ102第1のトランジスタともいう。、電界効果トランジスタ103第2のトランジスタともいう。、電界効果トランジスタ104第3のトランジスタともいう。、容量素子105、過電圧検出回路106、リフレッシュ制御回路107、高電圧発生源108、及び低電圧発生源109を有する。制御回路100は、パワー素子110に印加する電圧を、高電圧発生源108で発生させた高電圧または低電圧発生源109で発生させた低電圧に切り替えると共に、入力端子IN及び出力端子OUTの間に過電圧が印加された際に、パワー素子110を流れる電流量を制御する。電界効果トランジスタ102は、ゲートが過電圧検出回路106に接続され、第1の端子が高電圧発生源108に接続され、第2の端子がパワー素子110に接続される。電界効果トランジスタ102は、第2の端子に接続されたパワー素子110への高電位の印加を制御する。電界効果トランジスタ103は、ゲートが過電圧検出回路106に接続され、第1の端子が容量素子105及び電界効果トランジスタ104の第2の端子に接続され、第2の端子がパワー素子110に接続される。電界効果トランジスタ103は、低電圧発生源109から容量素子105に充電された低電位を、第2の端子に接続されたパワー素子110に印加することを制御する。なお、本明細書で説明するオフ電流とは、電界効果トランジスタが非導通のときに、ソースとドレインとの間、すなわち第1の端子と第2の端子との間に流れる電流をいう。電界効果トランジスタ104は、ゲートがリフレッシュ制御回路107に接続され、第1の端子が低電圧発生源109に接続され、第2の端子が容量素子105及び電界効果トランジスタ103の第1の端子に接続される。電界効果トランジスタ104は、第2の端子に接続された容量素子105の低電位の充電を制御する。電界効果トランジスタ102乃至電界効果トランジスタ104のチャネル領域は、i型化または実質的にi型化された酸化物半導体層で形成される。i型化または実質的にi型化された酸化物半導体層は、キャリア密度が5×1014cm-3未満、好ましくは1×1012cm-3未満、より好ましくは1×1011cm-3以下である。また、ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が1×1016cm-3以下が好ましい。なお、キャリア密度は、ホール効果測定により得られる。また、より低濃度のキャリア密度の測定は、CV測定Capacitance-Voltage-Measurementの測定結果により得られる。また、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryにより得られる。i型化または実質的にi型化された酸化物半導体をチャネル領域に用いた電界効果トランジスタ102は、オフ電流が1×10-16A/μm以下、さらには1×10-19A/μm以下と小さくすることができる。i型化または実質的にi型化された酸化物半導体は、バンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結合が生じにくい。このため、ゲート電極に負の電位が印加された状態オフ状態では、少数キャリアであるホールは実質的にゼロであるため、直接再結合及び間接再結合が生じにくく、電流は限りなく小さくなる。この結果、電界効果トランジスタの非導通オフ、OFFともいう。状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、i型化または実質的にi型化された酸化物半導体層は、電界効果トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。このため、電界効果トランジスタ102乃至電界効果トランジスタ104は、エンハンスメント型であり、オフ状態では極めてリーク電流の小さくノーマリーオフ状態となり、優れたスイッチング特性を有する。容量素子105は、間欠的な電界効果トランジスタ104の導通オン、ONともいう。により、パワー素子110に印加する低電位を保持するための素子である。容量素子105としては、絶縁層を導電体で挟持する構造により形成すればよい。過電圧検出回路106は、入力端子IN及び出力端子OUTの間の電圧に応じて、電界効果トランジスタ102及び電界効果トランジスタ103の導通または非導通を制御するための回路である。具体的には、入力端子IN及び出力端子OUTの間に過電圧が印加された際に、電界効果トランジスタ102を導通、電界効果トランジスタ103を非導通とし、高電圧発生源108からパワー素子110への高電位の印加を制御する。また、入力端子IN及び出力端子OUTの間に過電圧が印加されない際には、電界効果トランジスタ102を非導通、電界効果トランジスタ103を導通とし、パワー素子110への低電圧発生源109から容量素子105に充電された低電位の印加を制御する。リフレッシュ制御回路107は、低電圧発生源109から容量素子105への低電位の充電を制御するために、電界効果トランジスタ104の導通または非導通を制御する回路である。具体的には、低電圧発生源109から容量素子105への充電により保持される低電位がパワー素子110へ放電する前に、間欠的に電界効果トランジスタ104を導通とし、低電位の充電をするための回路である。パワー素子110は、ゲートに電圧を印加しない状態でオン状態となるパワー素子を用いる。パワー素子110としては、Si、SiC、GaN、酸化物半導体を用いた、バイポーラトランジスタ、電界効果トランジスタFETField-EffectTransistor、ゲートターンオフサイリスタ、絶縁ゲートバイポーラトランジスタIGBT等を適宜用いることができる。また、電界効果トランジスタにおいては、パワーMOSFETMetalOxideSemiconductorFET、HFET、JFETジャンクション接合型電界効果トランジスタ等を適宜用いることができる。3端子のパワー素子121の等価回路を図2Aに示す。パワー素子121のゲートが電界効果トランジスタ102及び電界効果トランジスタ103に接続する。また、パワー素子121のソース端子及びドレイン端子の一方を第1の端子とし、ソース端子及びドレイン端子の他方を第2の端子とすると、第1の端子が入力端子INに接続し、第2の端子が出力端子OUTに接続する。本実施の形態では、これ以降、パワー素子110の代表例として、図2Bに示すように、4端子のパワーMOSFET101を用いて説明する。パワーMOSFET101は、四つの端子、代表的には、第1のゲート端子第1のゲートというと、第2のゲート端子第2のゲートというと、ドレイン端子ドレインともいうと、ソース端子ソースともいうと有する。パワーMOSFET101は、チャネル領域の上下に、第1のゲート及び第2のゲートが配置され、第1のゲート及び第2のゲートに、パワーMOSFET101のスイッチングを制御する信号が供給される。チャネル領域の上下に第1のゲート201及び第2のゲート206が配置されるパワーMOSFET101の回路記号を図2Cに示す。図2Cに示すように、パワーMOSFET101は、第1のゲート201と、第2のゲート206と、第1の端子204Aと、第2の端子204Bとを有する。パワーMOSFET101は、第1のゲート201及び第2のゲート206に高電圧発生源108または低電圧発生源109から出力される信号図2Cに示す信号Gが入力される。高電圧発生源108または低電圧発生源109から出力される信号より、パワーMOSFET101の第1の端子204A及び第2の端子204Bの間における導通または非導通といったスイッチングが制御される。パワーMOSFET101のチャネル領域は、n型である酸化物半導体層で形成されてもよい。n型である酸化物半導体層は、キャリア密度が1×1016cm-3以上1×1020cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下である。また、酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素濃度が1×1016cm-3以上1×1020cm-3であることが好ましい。パワーMOSFET101は、チャネル領域にn型である酸化物半導体層を有するため、チャネル領域にi型である酸化物半導体層を有するパワーMOSFETと比較してオン抵抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオンである。本実施の形態に示すパワーMOSFETは、第1のゲート201と共に、第2のゲート206を有し、第1のゲート201及び第2のゲート206に負の電圧を印加することでオフさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMOSFETをオフさせることができる。一方、第1のゲート201及び第2のゲート206に正の電圧を印加することでオンさせることが可能である。また、パワーMOSFET101は第1のゲート201及び第2のゲート206を有するため、シングルゲートのパワーMOSFETと比較して、チャネル領域の厚さを厚くすることでしきい値電圧がより負になり、オン電流を大きくすることが可能である。次に、図2Bに示す半導体装置の動作について図3及び図4を用いて説明する。図3及び図4での説明において、点線矢印は、パワーMOSFET101及び各電界効果トランジスタの導通または非導通による信号の流れをわかりやすくするために可視化して示したものである。また、半導体装置を構成するパワーMOSFET101のチャネル領域にはn型となる酸化物半導体層を用いており、高電圧発生源108からの高電位により導通、低電圧発生源109からの低電位により非導通、となるものである。なお、図2Aに示す半導体装置の動作は、図3及び図4に示す等価回路において、パワーMOSFET101をパワー素子121に置換えればよい。図3Aでは、パワーMOSFET101を導通とする際の動作について説明する。過電圧検出回路106の制御により、電界効果トランジスタ102を導通、電界効果トランジスタ103を非導通とし、リフレッシュ制御回路107の制御により電界効果トランジスタ104を非導通とさせる。電界効果トランジスタ102を導通とさせることにより、高電圧発生源108から高電位がパワーMOSFET101の第1のゲート及び第2のゲートに印加され、パワーMOSFET101が導通する。図3Bでは、パワーMOSFET101を非導通とさせる際の動作について説明する。過電圧検出回路106の制御により、電界効果トランジスタ102を非導通、電界効果トランジスタ103を導通とし、リフレッシュ制御回路107の制御により、電界効果トランジスタ104を非導通とさせる。図3Bに示すように、電界効果トランジスタ103を導通とさせることにより、低電圧発生源109から容量素子105に充電された低電位がパワーMOSFET101の第1のゲート及び第2のゲートに印加され、パワーMOSFET101が非導通となる。図3Cでは、図3Bで述べた容量素子105に低電位を充電する動作について説明する。過電圧検出回路106の制御により、電界効果トランジスタ102を非導通、電界効果トランジスタ103を導通とし、リフレッシュ制御回路107の制御により、電界効果トランジスタ104を導通とし、低電圧発生源109から容量素子105への低電位の充電を行う。なお、図3Cで述べた容量素子105への低電位の充電は、リフレッシュ制御回路107の制御により、一定の周期で行われる。具体的には、低電圧発生源109からの充電により容量素子105でパワーMOSFET101を非導通とさせる低電位を保持している間、半導体装置は図3Bの状態を保持する。そして、間欠的に図3Cの状態として、電界効果トランジスタ104を導通とし、低電位を容量素子105に充電する。例えば、図3Cの動作は、1分に1回の割合で、充電に十分な時間をかけて行えばよい。上記説明のように本実施の形態の構成では、図3Aの状態または図3Bの状態と、図3Cの状態とを繰り返すものの、図3Bの状態を保持する期間が長くなる。ここで、図4Aを用いて本実施の形態の効果について詳述する。図4Aは、上述した図3Bの状態におけるパワーMOSFET101の第1のゲート及び第2のゲートに接続されたノード、電界効果トランジスタ103、並びに容量素子105の一方の端子を実線で表して示し、それ以外の接続を破線で示したものである。電界効果トランジスタ102及び電界効果トランジスタ104が非導通となることにより、パワーMOSFET101の第1のゲート及び第2のゲートに接続されたノードは、電気的に浮遊状態フローティング状態となる。上述したように電界効果トランジスタ102及び電界効果トランジスタ104は、チャネル領域をi型化または実質的にi型化された酸化物半導体層で構成しているため、オフ電流が極めて小さい。このため、パワーMOSFET101の第1のゲート及び第2のゲートに接続されたノードは、低電圧発生源109から容量素子105に充電された低電位を長期間保持することができる。恒常的に容量素子に低電位を印加せず、間欠的に容量素子に低電位を印加すればよい。また、パワーMOSFET101の第1のゲート及び第2のゲートに低電位が印加されるとパワーMOSFET101はオフ状態となる。このため、本実施の形態の半導体装置は、消費電力の増加を招くことなく、パワーMOSFET101のオフの状態を実現することができる。また、図2Cに示す半導体装置において、パワーMOSFET101の第1のゲート及び第2のゲートに接続されたノードの電位の保持特性を高めるために、図4Bに示すように別途、第1のゲート及び第2のゲートに接続されたノードに容量素子401を設ける構成としてもよい。なお、図2A及び図2Bに示す半導体装置においては、パワーMOSFET101、パワー素子121のゲートに容量素子401を設ける構成としてもよい。なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。実施の形態2本実施の形態では、実施の形態1に示すパワーMOSFET101の構造及び作製方法について、図5乃至図7を用いて説明する。図5Aに、実施の形態1に示すパワーMOSFET101の断面構成の一形態を示し、図5BにパワーMOSFET101の上面図を示す。図5BのA-Bの断面図が図5Aに相当する。図5Aに示すパワーMOSFET101は、基板200上に導電層でなる第1のゲート201が設けられ、第1のゲート201上にゲート絶縁層202が設けられ、ゲート絶縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層203上を一部覆って導電層でなる第1の端子204A及び第2の端子204Bが設けられ、酸化物半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層205が設けられ、絶縁層205上に、第1の端子204A及び第2の端子204Bそれぞれの一部に重畳する導電層でなる第2のゲート206が設けられるように形成される。基板200は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。基板200としてガラス基板を用いる場合、歪み点が730°C以上のものを用いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、B2O3よりBaOを多く含むガラス基板を用いることが好ましい。なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いることができる。他にも、結晶化ガラスなどを用いることができる。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表面に絶縁層を形成したものを用いることもできる。なお、図5Aには図示してないが、基板200及び第1のゲート201の間に熱伝導率の高い絶縁層を形成することで、耐熱性の高いパワーMOSFET101を作製することができる。熱伝導率の高い絶縁層としては、窒化アルミウム層、窒化酸化アルミニウム層、窒化シリコン層等がある。第1のゲート201は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いてもよい。また、第1のゲート201は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。また、第1のゲート201は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。ゲート絶縁層202は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を単層でまたは積層して形成することができる。ゲート絶縁層202は、酸化物半導体層203と接する部分が酸素を含むことが好ましく、特に好ましくは酸化シリコン層により形成する。酸化シリコン層を用いることで、酸化物半導体層203に酸素を供給することができ、特性を良好にすることができる。また、ゲート絶縁層202は、ハフニウムシリケートHfSiOx、窒素が添加されたハフニウムシリケートHfSixOyNz、窒素が添加されたハフニウムアルミネートHfAlxOyNz、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用いることでゲートリーク電流を低減できる。さらには、high-k材料と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上との積層構造とすることができる。ゲート絶縁層202の厚さは100nm以上300nmとすることができる。n型である酸化物半導体層203は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物などを用いることができる。ここでは、n元系金属酸化物はn種類の金属酸化物で構成される。なお、酸化物半導体層には、不純物として、主成分とする金属酸化物以外の元素が1、好ましくは0.1入ってもよい。また、n型である酸化物半導体層203は、三元系金属酸化物であり、InMXZnYOZY=0.5~5で表現される金属酸化物を用いてもよい。ここで、Mは、ガリウムGaやアルミニウムAlやボロンBなどの13族元素から選択される一または複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり、Mの含有量がゼロ即ち、x=0の場合を含む。一方、In及びZnの含有量はゼロではない。すなわち、上述の表記には、In-Ga-Zn-O系金属酸化物やIn-Zn-O系金属酸化物半導体などが含まれる。また、n型である酸化物半導体層203を形成する金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。n型である酸化物半導体層203は、非晶質構造、微結晶構造、多結晶構造、または単結晶構造の酸化物半導体を適宜用いることができる。また、表面に垂直な方向にc軸がほぼ平行な結晶を有する酸化物半導体を用いることができる。n型である酸化物半導体層203は、キャリア密度が1×1016cm-3以上1×1020cm-3以下、好ましくは1×1017cm-3以上1×1020cm-3以下である。酸化物半導体において、水素及び酸素欠損がドナーとして寄与するため、水素濃度が1×1016cm-3以上1×1020cm-3であることが好ましい。また、n型である酸化物半導体層203の厚さは、第1のゲート及び第2のゲートに負の電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーMOSFET101をオフ状態とすることが可能な厚さとする。キャリア密度が1×1016cm-3以上1×1020cm-3以下、誘電率が15、バンドギャップが3.15、伝導帯の実効状態密度がNc=2.8×1019cm-3、価電子帯の実効状態密度がNv=1.04×1019cm-3であり、酸化物半導体層の一方の面側にゲートがある場合、最大空乏層幅は7nm以上677nm以下である。図5Aに示すパワーMOSFETは第1のゲート201及び第2のゲート206を有するため、n型である酸化物半導体層203の厚さを14nm以上1354nm以下とすることができる。また、キャリア密度が1×1017cm-3以上1×1020cm-3以下の場合、最大空乏層幅は7nm以上218nm以下である。この場合は、n型である酸化物半導体層203の厚さを14nm以上436nm以下とすることができる。第1の端子204A及び第2の端子204Bは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いてもよい。また、第1の端子204A及び第2の端子204Bは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。また、第1の端子204A及び第2の端子204Bは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。絶縁層205は、ゲート絶縁層202に示す材料を適宜用いることができる。第2のゲート206は、第1のゲート201に示す材料を適宜用いることができる。図5に示すパワーMOSFET101は、チャネル領域にn型である酸化物半導体層を有するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態である。本実施の形態に示すパワーMOSFETは、第1のゲート201と共に、第2のゲート206を有し、第1のゲート201及び第2のゲート206に負の電圧を印加することでオフさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMOSFETのオフ状態を実現させることができる。一方、第1のゲート201及び第2のゲート206に正の電圧を印加することでオンさせることが可能である。また、パワーMOSFET101は第1のゲート201及び第2のゲート206を有するため、シングルゲートのパワーMOSFETと比較して、チャネル領域の厚さを厚くすることが可能であり、大電流を流すことが可能である。また、図5Bに示すように、パワーMOSFET101を並列に接続することで、トランジスタのチャネル幅Wを大きくするように設計することができる。このため、大電流を流すことが可能なパワーデバイスを作製することができる。次に、図6に、図5とは異なるパワーMOSFETの断面構成を示す。図6Aに示すパワーMOSFET101Aは、第2のゲート206Aが第1の端子204A及び第2の端子204Bの一方と重畳し、他方と重畳しないことを特徴とする。図6Aに示すパワーMOSFET101Aは、基板200上に導電層でなる第1のゲート201が設けられ、第1のゲート201上にゲート絶縁層202が設けられ、ゲート絶縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層203上を一部覆って導電層でなる第1の端子204A、第2の端子204Bが設けられ、酸化物半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層205が設けられるように形成される。また、絶縁層205上に、第1の端子204A及び第2の端子204B一方に重畳し、他方に重畳しない、導電層でなる第2のゲート206Aが設けられるように形成される。即ち、酸化物半導体層203が、第2のゲート206Aと、第1の端子204Aと、第2の端子204Bと重畳しない領域208が形成される。第2のゲート206Aは、図5に示す第2のゲート206と同様の材料及び作製方法を用いて形成することができる。図6Bに示すパワーMOSFET101Bは、基板200上に導電層でなる第1のゲート201Aが設けられ、第1のゲート201A上にゲート絶縁層202が設けられ、ゲート絶縁層202上にn型である酸化物半導体層203が設けられ、酸化物半導体層203上を一部覆って導電層でなる第1の端子204A、第2の端子204Bが設けられ、酸化物半導体層203、第1の端子204A、及び第2の端子204Bを覆って絶縁層205が設けられるように形成される。また、絶縁層205上に、第1の端子204A及び第2の端子204B一方に重畳し、他方に重畳しない、導電層でなる第2のゲート206Aが設けられるように形成される。即ち、酸化物半導体層203が、第1のゲート201Aと、第2のゲート206Aと、第1の端子204Aと、第2の端子204Bと重畳しないオフセット領域209が形成される。第1のゲート201Aは、図5に示す第1のゲート201と同様の材料及び作製方法を用いて形成することができる。図6に示すパワーMOSFET101A及びパワーMOSFET101Bは、n型である酸化物半導体層203をチャネル領域に有するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態である。本実施の形態に示すパワーMOSFETは、第1のゲート201または201Aと共に、第2のゲート206Aを有し、第1のゲート201または201A及び第2のゲート206Aに負の電圧を印加することでオフさせることが可能であり、第1のゲート201または201A及び第2のゲート206Aに正の電圧を印加することでオンさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMOSFETのオフ状態を実現させることができる。また、第1のゲート201または201A及び第2のゲート206Aを有するため、シングルゲートのパワーMOSFETと比較して、チャネル領域の厚さを厚くすることが可能であり、大電流を流すことが可能である。更に、図6Bに示すパワーMOSFET101Bおいては、n型である酸化物半導体において、第1のゲート201A、第2のゲート206A、第1の端子204A、及び第2の端子204Bに覆われないオフセット領域209を有するため、図5Aに示すパワーMOSFET101と比較して、ドレイン耐圧を高めることが可能であり、第1の端子204Aまたは第2の端子204Bに高い電圧を印加することができる。ここで、図5に示すパワーMOSFET101の作製方法について、図7を用いて説明する。図7Aに示すように、基板200上に、第1のゲート201を形成する。次に、第1のゲート201上に、ゲート絶縁層202を形成する。第1のゲート201は、印刷法、インクジェット法等を用いて作製することで、工程数を削減することができる。または、スパッタリング法、CVD法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして導電層をエッチングして、第1のゲート201を形成することができる。なお、第1のゲート201は端部がテーパー形状であると、のちに形成する絶縁層、半導体層、及び導電層の被覆率を高めることができるため好ましい。また、基板200と第1のゲート201の間に、熱伝導率の高い絶縁層を、スパッタリング法、CVD法、塗布法、印刷法等により形成することが好ましい。ゲート絶縁層202は、スパッタリング法、CVD法、印刷法、塗布法等により形成することができる。または、μ波例えば、周波数2.45GHzを用いた高密度プラズマCVDにより、緻密で絶縁耐圧の高い高品質なゲート絶縁層202を形成できる。酸化物半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好とすることができる。また、高密度プラズマCVDにより得られたゲート絶縁層202は、一定の厚さで形成できるため、段差被覆性に優れている。また、高密度プラズマCVDにより得られるゲート絶縁層202は、厚さを精密に制御することができる。次に、図7Bに示すように、ゲート絶縁層202上にn型である酸化物半導体層203を形成する。n型である酸化物半導体層203は、印刷法、インクジェット法等を用いて作製することで、工程数を削減することができる。または、ゲート絶縁層202上に、スパッタリング法、CVD法、塗布法、パルスレーザー蒸着法等によりn型である酸化物半導体層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして上記酸化物半導体層をエッチングして、島状のn型である酸化物半導体層203を形成することができる。酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度及び酸素濃度、成膜する材料及びその組成などに依存する。酸化物半導体層の水素濃度を高くする、または、酸化物半導体層の酸素濃度を低くし酸素欠損を含ませることで、ドナーとして寄与する水素または酸素欠損を酸化物半導体層に含有させることが可能であるため、n型である酸化物半導体層を形成することができる。なお、酸化物半導体層203を形成した後、加熱処理を行って、微結晶構造、多結晶構造、または単結晶構造の酸化物半導体層としてもよい。また、表面に垂直な方向にc軸がほぼ平行な結晶を有する結晶構造の酸化物半導体層としてもよい。次に、図7Cに示すように、ソース電極及びドレイン電極として機能する第1の端子204A及び第2の端子204Bを形成する。第1の端子204A、及び第2の端子204Bは、印刷法、インクジェット法等を用いて作製することで、工程数を削減することができる。または、ゲート絶縁層202及び酸化物半導体層203上に、スパッタリング法、CVD法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして上記導電層をエッチングして、第1の端子204A及び第2の端子204Bを形成することができる。次に、図7Dに示すように、ゲート絶縁層202、酸化物半導体層203、第1の端子204A、及び第2の端子204B上に絶縁層205を形成する。絶縁層205は、ゲート絶縁層202と同様に形成することができる。次に、絶縁層205上に第2のゲート206を形成する。第2のゲート206は、第1のゲートと同様に形成することができる。以上の工程により、n型である酸化物半導体層をチャネル領域に有し、デプレッション型であるパワーMOSFET101を作製することができる。なお、上記作製工程において、第2のゲートのレイアウトを変更することで、図6Aに示すパワーMOSFET101A又は図6Bに示すパワーMOSFET101Bを作製することができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2に示すパワーMOSFET101の代わりに用いることが可能なパワーMOSFETの構造について、図8及び図9を用いて説明する。図8及び図9に示すパワーMOSFETは、図6に示すパワーMOSFETと比較して、基板200及び酸化物半導体層213の間にゲートを有さない点が異なる。図8に示すパワーMOSFET111Aは、基板200上にn型である酸化物半導体層213が設けられ、酸化物半導体層213上を一部覆って導電層でなる第1の端子204A、第2の端子204Bが設けられ、酸化物半導体層213、第1の端子204A、及び第2の端子204Bを覆ってゲート絶縁層212が設けられ、ゲート絶縁層212上に、第1の端子204A及び第2の端子204Bの一方の一部に重畳する導電層でなるゲート211が設けられるように形成される。即ち、酸化物半導体層213が、ゲート211と、第1の端子204Aと、第2の端子204Bと重畳しない領域208が形成される。なお、実施の形態2に示すパワーMOSFET101と同様に、基板200及び酸化物半導体層213の間に熱伝導率の高い絶縁層を形成することで、耐熱性の高いパワーMOSFET111Aを作製することができる。また、第1の端子204A、及び第2の端子204Bを、基板200及び酸化物半導体層213の間に設けてもよい。また、図5Aと同様に、領域208を有さず、第1の端子204A及び第2の端子204Bそれぞれの一部に重畳する導電層でなるゲート211が設けられてもよい。図9Aに示すパワーMOSFET111Bは、基板200上に導電層でなる第1の端子204Aが設けられ、導電層でなる第1の端子204Aを覆ってn型である酸化物半導体層213が設けられ、酸化物半導体層213上を一部覆って導電層でなる第2の端子204Bが設けられ、酸化物半導体層213及び第2の端子204Bを覆ってゲート絶縁層212が設けられ、ゲート絶縁層212上に、導電層でなるゲート211と、第1の端子204Aに接続する配線214と、第2の端子204Bに接続する配線215とが設けられるように形成される。図9Bは、図9Aに示すパワーMOSFET111Bの上面図である。図9BのA-Bの断面図が図9Aに相当する。図9Bに示すように、第2の端子204B、及び第2の端子204Bに接続する配線215の周囲にゲート211が配置される。また、ゲート211の周囲に、第1の端子204A、及び第1の端子204Aに接続する配線214が配置される。即ち、第1の端子204Aと、第2の端子204Bとは、重畳しない。ゲート211は、第1の端子204A及び第2の端子204Bと重畳しない領域を含む領域に設けられる。また、ゲート211の一部端部は、第1の端子204A及び第2の端子204Bの一方または両方と重畳してもよい。なお、実施の形態2に示すパワーMOSFET101と同様に、基板200と、第1の端子204A及び酸化物半導体層213の間に熱伝導率の高い絶縁層を形成することで、耐熱性の高いパワーMOSFET111Bを作製することができる。図8及び図9に示す酸化物半導体層213は、実施の形態2に示す酸化物半導体層203と同様の材料を用いて形成することができる。なお、図8に示すパワーMOSFET111A及び図9に示すパワーMOSFET111Bは、ゲート211が酸化物半導体層213の一方の面側にしか形成されない。このため、酸化物半導体層213の厚さは、ゲート211に負の電圧が印加されたときに、空乏層がチャネル領域に広がり、パワーMOSFET111Bをオフ状態とすることが可能な厚さとするが、本実施の形態ではゲートの数が実施の形態2に示すパワーMOSFET101の半分のため、キャリア密度が1×1016cm-3以上1×1020cm-3以下の場合、最大空乏層幅は7nm以上677nm以下である。このため、n型である酸化物半導体層213の厚さを7nm以上677nm以下とすることができる。また、キャリア密度が1×1017cm-3以上1×1020cm-3以下の場合、最大空乏層幅は7nm以上218nm以下である。この場合は、n型である酸化物半導体層213の厚さを7nm以上218nm以下とすることができる。なお、図8及び図9に示すパワーMOSFETの作製方法は、図8及び図9に示す構成にあわせて、実施の形態2に示すパワーMOSFETの作製方法を適宜用いることができる。図8及び図9に示すパワーMOSFETは、チャネル領域にn型である酸化物半導体層を有するため、オン抵抗を低減することが可能であり、大電流を流すことが可能である。しかしながら、n型である酸化物半導体層をチャネル領域に有するため、デプレッション型であり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態である。本実施の形態に示すパワーMOSFETは、ゲート211に負の電圧を印加することでオフさせることが可能であり、ゲート211に正の電圧を印加することでオンさせることが可能である。このため、オン抵抗が低く、大電流を流すことが可能であるパワーMOSFETのオフ状態を実現させることができる。実施の形態4本実施の形態では、実施の形態1に示す電界効果トランジスタ102乃至電界効果トランジスタ104の構造及び作製方法について、図10及び図11を用いて説明する。電界効果トランジスタ102乃至電界効果トランジスタ104は、同じ構造でよいため、ここでは代表例として電界効果トランジスタ102を用いて説明する。図10に示す電界効果トランジスタ102は、基板250上に導電層でなるゲート251が設けられ、ゲート251上にゲート絶縁層252が設けられ、ゲート絶縁層252上にi型化または実質的にi型化された酸化物半導体層253が設けられ、酸化物半導体層253上を一部覆って導電層でなる第1の端子254A及び第2の端子254Bが設けられ、酸化物半導体層253、第1の端子254A、及び第2の端子254Bを覆って絶縁層255が設けられるように形成される。基板250は、実施の形態2に示す基板200を適宜用いることができる。ゲート251は、実施の形態2に示す第1のゲート201に示す材料を適宜用いることができる。ゲート絶縁層252は、実施の形態2に示すゲート絶縁層202に示す材料を適宜用いることができる。ゲート絶縁層252の厚さは、50nm以上500nm以下とすることができる。ゲート絶縁層252の厚さを厚くすることで、ゲートリーク電流を低減することができる。酸化物半導体層253は、実施の形態2に示す酸化物半導体層203に示す金属酸化物を用いることができる。また、非晶質構造、多結晶構造、または単結晶構造の酸化物半導体を適宜用いることができる。また、表面に垂直な方向にc軸がほぼ平行な結晶を有する結晶構造の酸化物半導体を用いることができる。但し、酸化物半導体層253はi型化または実質的にi型化されているため、キャリア密度が5×1014cm-3未満、好ましくは1×1012cm-3未満、より好ましくは1×1011cm-3以下である。また、ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が1×1016cm-3以下が好ましい。水素を徹底的に除去することにより高純度化され、酸素欠損を低減し化学量論比を満たすことでi型化または実質的にi型化された酸化物半導体層をチャネル領域に用いた電界効果トランジスタ102は、オフ電流が1×10-16A以下とすることができる。つまり、電界効果トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層253は、電界効果トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。このため電界効果トランジスタ102は、エンハンスメント型であり、オフ状態では極めてリーク電流の小さいノーマリーオフ状態となり、優れたスイッチング特性を有する。第1の端子254A及び第2の端子254Bは、実施の形態2に示す第1の端子204A及び第2の端子204Bに示す材料を適宜用いることができる。絶縁層255は、酸化絶縁層で形成することが好ましい。酸化絶縁層の代表例としては、酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層がある。なお、絶縁層205を酸化絶縁層及び窒化絶縁層の積層構造としてもよい。窒化絶縁層の代表例としては、窒化シリコン層、窒化酸化シリコン層、または窒化アルミニウム層がある。絶縁層255において、酸化物半導体層253と接する領域を酸化絶縁層で形成することで、酸化物半導体層の酸素欠損を低減し、化学量論比を満たすことができる。なお、電界効果トランジスタ102は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲートが2個以上のマルチゲート構造を適用することができる。また、チャネル領域の上下にゲート電極が配置されている構造とすることができる。なお、チャネル領域の上下にゲートが配置される構成にすることにより、2つの電界効果トランジスタが並列に接続されたような構成とすることも可能である。ここで、図10に示す電界効果トランジスタ102の作製方法について、図11を用いて説明する。図11Aに示すように、基板250上に、ゲート251を形成する。次に、ゲート251上に、ゲート絶縁層252を形成する。ゲート251は、実施の形態2に示す第1のゲート201の作製方法を適宜用いることができる。また、ゲート絶縁層252は、実施の形態2に示すゲート絶縁層202の作製方法を適宜用いることができる。なお、i型化または実質的にi型化された酸化物半導体層は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層252を、μ波を用いた高密度プラズマCVDで形成することで、界面準位を低減して界面特性を良好とすることができる。なお、ゲート絶縁層252を形成する際に、基板200を加熱することで、ゲート絶縁層252に含まれる水素、水、水酸基、水素化物などを低減することができる。また、ゲート絶縁層252に含まれる水素、水、水酸基、水素化物などを低減するため、スパッタリング法でゲート絶縁層252を形成する場合は、処理室内に残留する水素、水、水酸基または水素化物などを除去しつつゲート絶縁層252を形成することが好ましい。処理室内に残留する水素、水、水酸基、水素化物などを除去するためには、吸着型の真空ポンプを用いることが好ましい。吸着型の真空ポンプの代表例は、クライオポンプ、イオンポンプ、チタンサブリメーションポンプである。また、排気手段としては、ターボポンプにコールドトラップを加えたものを用いることができる。また、ゲート絶縁層252を形成する際に用いるスパッタリングガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることで、ゲート絶縁層252に含まれる水素、水、水酸基、水素化物などを低減することができる。次に、図11Bに示すように、ゲート絶縁層202上に酸化物半導体層253Aを形成する。酸化物半導体層253Aは、印刷法、インクジェット法等を用いて形成することができる。または、ゲート絶縁層252上に、スパッタリング法、CVD法、塗布法、パルスレーザー蒸着法等により酸化物半導体層を形成し、フォトリソグラフィ工程により形成したレジストをマスクとして上記酸化物半導体層をエッチングして、島状の酸化物半導体層253Aを形成することができる。酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度及び酸素濃度、成膜する材料及びその組成、加熱処理条件などに依存する。酸化物半導体層の水素濃度を低くする、または、酸化物半導体層の酸素濃度を高くし酸素欠損を低減させることで、酸化物半導体層は、i型または実質的にi型となる。本実施の形態では、酸化物半導体層をi型化または実質的にi型化する処理を後に行うため、酸化物半導体層253Aはi型でもn型でもよい。なお、酸化物半導体層をスパッタリング法で形成する場合、基板を加熱することで、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる。また、第1の加熱処理において、結晶成長を促すことができる。また、酸化物半導体層をスパッタリング法で形成する場合、金属酸化物ターゲット中の金属酸化物の相対密度を80以上、好ましくは95以上、さらに好ましくは99.9以上とすることで、酸化物半導体層中の不純物濃度を低減することができ、電気特性、及び信頼性の高いトランジスタを得ることができる。また、酸化物半導体層を形成する前にプレヒート処理を行うことで、スパッタリング装置内壁や、ターゲット表面やターゲット材料中に残存している水素、水、水酸基、水素化物等を除去できるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる。また、ゲート絶縁層252と同様に、酸化物半導体層を形成する前、または形成中、または形成後に、スパッタリング装置内に残存している水素、水、水酸基、水素化物などを除去するために、吸着型の真空ポンプを用いることが好ましい。この結果、水素、水、水酸基、水素化物などが排気されるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの濃度を低減できる。次に、第1の加熱処理を行い、酸化物半導体層253Aに含まれる水素、水、水酸基、水素化物などの不純物を除去する。即ち、脱水化及び脱水素化の少なくとも一方を行うことができる。なお、第1の加熱処理において、酸化物半導体層253Aの酸素欠損も形成される。第1の加熱処理により、水素、水、水酸基、水素化物などの不純物が除去された酸化物半導体層を、図11Cにおいて、酸化物半導体層253Bと示す。第1の加熱処理の温度は、400°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。加熱処理装置として、第1の加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガスに、水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理において、昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にすることで酸化物半導体層内部に酸素を補給でき、水素濃度が低減され、且つ酸素欠損が形成された酸化物半導体層の酸素欠損に酸素を供給することが可能であり、i型化または実質的にi型化された酸化物半導体層を形成することができる。また、第1の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層253Aは結晶化し、結晶を有する酸化物半導体層となる場合もある。例えば、結晶化率が90以上、または80以上の結晶を有する酸化物半導体層となる場合もある。また、第1の加熱条件、または酸化物半導体層の材料によっては、非晶質の酸化物半導体層の表層部に、表面に垂直な方向にc軸がほぼ平行な結晶を有する結晶構造が形成される酸化物半導体層となる場合もある。なお、第1の加熱処理は、酸化物半導体層上に第1の端子及び第2の端子を形成した後に行ってもよい。ここでは、電気炉に基板を導入し、窒素、希ガスなどの不活性ガス雰囲気において450°Cで1時間の加熱処理を行う。次に、図11Cに示すように、ソース電極及びドレイン電極として機能する第1の端子254A及び第2の端子254Bを形成する。第1の端子254A及び第2の端子254Bは、実施の形態2に示す第1の端子204A及び第2の端子204Bと同様に形成することができる。次に、図11Dに示すように、ゲート絶縁層252、酸化物半導体層253B、第1の端子254A及び第2の端子254B上に絶縁層255を形成する。絶縁層255は、スパッタリング法、CVD法、印刷法、塗布法等により形成することができる。なお、絶縁層255として、スパッタリング法により酸化シリコン層を形成すると、酸化シリコン層から第1の加熱処理で発生した酸化物半導体層253Aに含まれる酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす構成とすることが可能である。この結果、i型化または実質的にi型化された酸化物半導体層253を形成することができる。次に、不活性ガス雰囲気、または酸素ガス雰囲気で、第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。第2の加熱処理は、絶縁層255上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。当該加熱処理により、絶縁層255の酸化絶縁層から第1の加熱処理で発生した酸化物半導体層に含まれる酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす構成とすることが可能である。この結果、よりi型化または実質的にi型化された酸化物半導体層253を形成することができる。本実施の形態では、窒素雰囲気において250°Cで1時間の第2の加熱処理を行う。さらに、大気中で100°C以上200°C以下の加熱処理を1時間以上30時間以下、行ってもよい。当該加熱処理により、電界効果トランジスタの信頼性を高めることができる。以上の工程により、i型化または実質的にi型化された酸化物半導体層をチャネル領域に有し、オフ電流が極めて小さく、エンハンスメント型である電界効果トランジスタ102を作製することができる。実施の形態5図12に、実施の形態1乃至実施の形態3に示すパワー素子を保護素子に用いた半導体装置の一形態を示す。保護素子は、電源端子に過電圧が入力された際に、保護素子であるパワー素子に電流を流して、保護対象回路に過電流が流れないように機能する。保護対象回路は過電圧の印加により破壊される耐圧の低い回路を全て含む。本実施の形態では、パワー素子の一例として、実施の形態1及び実施の形態2に示す4端子のパワーMOSFETを用いて説明する。図12は、パワーMOSFET501、制御回路502、保護対象回路503、入力端子504、及び出力端子505を有する半導体装置である。制御回路502は、入力端子504または出力端子505に印加された過電圧を検知して、保護素子となるパワーMOSFET501の動作を制御するものである。図13は、制御回路502に詳細を示したものである。制御回路502は、過電圧検出回路511、インバータ512、正電源513、スイッチトランジスタ514、515、516、容量素子517、負電圧発生回路518、発振回路519、分周回路520、遅延回路521、AND回路522より構成されている。正電源513は、実施の形態1に示す高電圧発生源108に相当する。スイッチトランジスタ514、515、516はそれぞれ、実施の形態1に示す電界効果トランジスタ102、103、104に相当する。容量素子517は、実施の形態1に示す容量素子105に相当する。また、負電圧発生回路518は実施の形態1に示す低電圧発生源109に相当する。発振回路519、分周回路520、遅延回路521、及びAND回路522は、実施の形態1に示すリフレッシュ制御回路107に相当する。なお、制御回路502は当該構成に限定されるものではない。次に、図13に示す制御回路502及びパワーMOSFET501の動作について説明する。過電圧検出回路511は通常の電源電圧を大きく超えるような過電圧が入力端子504に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハイのパルスを出力する機能を有する。過電圧検出回路511の出力端子は、スイッチトランジスタ514のゲート端子及びインバータ512の入力端子に接続される。インバータ512の出力端子は、スイッチトランジスタ515のゲート端子に接続される。これによって、過電圧が入力されるとスイッチトランジスタ514がオンして、パワーMOSFET501のゲート端子は、正電源513に接続され、パワーMOSFET501はオンする。これによって入力端子504から出力端子505に電流が流れ、図12に示す保護対象回路503に過電流が流れるのを防止する。過電圧が印加されていないときには、過電圧検出回路511の出力はロウであり、スイッチトランジスタ514はオフ、スイッチトランジスタ515はオンとなる。負電圧発生回路518は、図17に示すチャージポンプ回路などで構成され、負電圧を発生させる。保護回路は頻繁に動作する回路ではないので、恒常的に大電流を流すようにするのは消費電力の面から適切ではない。従って小さな電流能力で、容量素子517にチャージを蓄えることが、消費電力削減に有効である。従って、間欠的に負電圧発生回路518よりスイッチトランジスタ516を介して容量素子517に充電を行うことで消費電力を低減することができる。発振回路519によって得られた発振信号を分周回路520で分周し、分周された信号は、スイッチトランジスタ516のゲート端子に供給される。即ち、分周回路520の出力端子の一方は、AND回路522の第1の入力端子に接続する。また、分周回路520の出力端子の他方は、遅延回路521を介してAND回路522の第2の入力端子に接続する。このようにして、遅延回路521の遅延時間分のパルス幅を有し、周期が分周回路520の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイッチトランジスタ516のゲート端子を制御することができる。発振回路519は、一般的な発振回路、例えばリングオシレータなどを使用することができるがその種類は限定しない。また、分周回路520は、フリップフロップを使用することができる。遅延回路521は、インバータを使った回路、CR遅延回路を使った回路等が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いることもできる。このようにして、容量素子517には負電圧が保持され、過電圧が印加されないときには、スイッチトランジスタ515を介してパワーMOSFET501に負電圧が印加される。パワーMOSFET501のゲート端子に負電圧が印加されている間は、パワーMOSFET501はオフになり電流を流さない。図14は、パワーMOSFETを保護対象回路と直列に接続した半導体装置である。図12とは異なり、入力端子に過電圧が印加されたときには、パワーMOSFET601がオフとなり保護対象回路603に過電圧がかかることを防止する。図14に示す半導体装置は、パワーMOSFET601、制御回路602、保護対象回路603、入力端子604、出力端子605からなっている。制御回路602は、入力端子604または出力端子605に印加された過電圧を検知して、保護素子となるパワーMOSFET601を制御するものである。図15に制御回路602詳細を示す。制御回路602は、過電圧検出回路611、インバータ612、正電源613、スイッチトランジスタ614、615、616、容量素子617、負電圧発生回路618、発振回路619、分周回路620、遅延回路621、AND回路622より構成されている。正電源613は、実施の形態1に示す高電圧発生源108に相当する。スイッチトランジスタ614、615、616はそれぞれ、実施の形態1に示す電界効果トランジスタ103、102、104に相当する。容量素子617は、実施の形態1に示す容量素子105に相当する。また、負電圧発生回路618は実施の形態1に示す低電圧発生源109に相当する。発振回路619、分周回路620、遅延回路621、及びAND回路622は、実施の形態1に示すリフレッシュ制御回路107に相当する。なお、制御回路602は当該構成に限定されるものではない。次に、図15に示す制御回路602及びパワーMOSFET601の動作について説明する。過電圧検出回路611は通常の電源電圧を大きく超えるような過電圧が入力端子604に入力されたときに動作する回路であり、本実施の形態では過電圧が入力された際にハイのパルスを出力する機能を有する。過電圧検出回路611の出力端子は、スイッチトランジスタ615のゲート端子とインバータ612に接続される。インバータ612の出力端子は、スイッチトランジスタ614のゲート端子に接続される。これによって、入力端子604に過電圧が入力されると、スイッチトランジスタ615がオンして、パワーMOSFET601のゲート端子は、負電圧発生回路618に接続され、オフする。これによって入力端子604及び保護対象回路603は分断され、保護対象回路603に過電流が流れるのを防止する。負電圧発生回路618は、図17に示すチャージポンプ回路などで構成され、負電圧を発生させる。過電圧が印加されていないときには、過電圧検出回路611の出力はロウであり、スイッチトランジスタ615はオフ、スイッチトランジスタ614はオンとなり、パワーMOSFET601のゲート端子は容量素子617に接続される。容量素子617には後述するように正電源から正電圧が保持されているため、パワーMOSFET601はオンする。保護回路は頻繁に動作する回路ではないので、恒常的に大電流を流すようにするのは消費電力の面から適切ではない。従って、小さな電流能力で、容量素子617にチャージを蓄えることが、消費電力削減に有効である。従って、間欠的に正電源613よりスイッチトランジスタ616を介して容量素子617に充電を行うことで消費電力を低減することができる。発振回路619によって得られた発振信号を分周回路620で分周し、分周した信号は、スイッチトランジスタ616のゲート端子に供給される。即ち、分周回路620の出力端子の一方は、AND回路622の第1の入力端子に接続する。また、分周回路620の出力端子の他方は、遅延回路621を介してAND回路622の第2の入力端子に接続する。このようにして遅延回路621の遅延時間分のパルス幅を有し、周期が分周回路620の出力と同様のパルスを得ることができる。当該パルスを用いることによって、スイッチトランジスタ616のゲート端子を制御することができる。発振回路619は、一般的な発振回路たとえばリングオシレータなどが使用することができるがその種類は限定しない。また、分周回路620は、フリップフロップを使用することができる。遅延回路621は、インバータを使った回路、CR遅延回路を使った回路等が使用できるが特に限定されない。また、パルスの形成方法はこれ以外の方法を用いたものでも良い。このようにして、容量素子617には正電圧が保持され、過電圧が加えられないときには、スイッチトランジスタ614を介して正電圧がパワーMOSFET601に印加される。パワーMOSFET601のゲート端子に正電圧が印加されている間は、パワーMOSFET601はオンになり、入力端子604と図14に示す保護対象回路603が接続される。図16は、過電圧検出回路511、611の一構成例である。図16はトランジスタ701~705をダイオード接続したダイオードチェーンと、トランジスタ707、抵抗706、インバータ708より構成される。ダイオードチェーンの段数をn段としたとき、トランジスタのしきい値電圧をVthとすると、通常の動作電圧<nVthとなるようにnを設定し、過電圧が印加された場合にトランジスタ701~705がオンして、ダイオードチェーンに電流が流れるようにする。トランジスタ705がオンすると、トランジスタ707もオンし、インバータ708の出力からハイが出力される。本実施の形態では、バンドギャップが大きい酸化物半導体層をチャネル領域に用いた、ノーマリーオンのパワーMOSFETを保護素子に用いて、過電圧の印加による半導体装置の破壊を防止することができる。実施の形態6本実施の形態では、上記実施の形態で説明したパワーデバイスの用途について説明する。上記実施の形態で説明したパワーデバイスである半導体装置は、例えば、コンピュータ等の画像を表示しうるディスプレイなどの電子機器のバッテリーの保護回路の他、電磁調理器または固定電源の電力で駆動する乗物類自転車等等に設けるバッテリーの保護回路として使用することができる。図18を参照して、パワーデバイスであって保護回路として機能する半導体装置を備えた応用例の一例について説明する。図18Aは、保護回路として機能する半導体装置を備えた応用例として、電磁調理器1000を示している。電磁調理器1000は、コイル部1001に電流を流すことによって生じる電磁誘導を利用して調理器等に加熱するものである。また電磁調理器1000は、コイル部1001に流す電流を供給するためのバッテリー1002、保護回路として機能する半導体装置1003、及びバッテリー1002を充電するための太陽電池1004を有する。なお図18Aでは、バッテリー1002を充電するための手段として太陽電池1004を示したが他の手段で充電する構成でもよい。保護回路として機能する半導体装置1003は、バッテリー1002への過電圧の印加を低減でき、保護回路の機能が非動作時における低消費電力化を図ることができる。図18Bは、保護回路として機能する半導体装置を備えた応用例として、電動自転車1010を示している。電動自転車1010は、モーター部1011に電流を流すことによって動力を得るものである。また電動自転車1010は、モーター部1011に流す電流を供給するためのバッテリー1012、及び保護回路として機能する半導体装置1013を有する。なお図18Bでは、バッテリー1012を充電するための手段として特に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する半導体装置1013は、充電時におけるバッテリー1012への過電圧の印加を低減でき、保護回路の機能が非動作時における低消費電力化を図ることができる。なお、図18Bではペダルを図示したが、なくてもよい。図18Cは、保護回路として機能する半導体装置を備えた応用例として、電気自動車1020を示している。電気自動車1020は、モーター部1021に電流を流すことによって動力を得るものである。また電気自動車1020は、モーター部1021に流す電流を供給するためのバッテリー1022、及び保護回路として機能する半導体装置1023を有する。なお図18Cでは、バッテリー1022を充電するための手段として特に図示しないが、別途発電機等を設けて充電する構成でもよい。保護回路として機能する半導体装置1023は、充電時におけるバッテリー1022への過電圧の印加を低減でき、保護回路の機能が非動作時における低消費電力化を図ることができる。なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、または置き換えなどを自由に行うことができる。