第1の面と、前記第1の面に対向する第2の面を有する半導体基板と、前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第1の面に形成された第1電極と、前記第2の面に形成された第2電極とを有し、前記第1電極と前記第2電極の間に電流が流れる半導体素子と、前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第1の面上に延在し、他端が前記第2電極と電気的に接続された貫通電極と、を具備することを特徴とする半導体装置。前記貫通電極は、前記半導体基板の外周に沿ってリング状に形成されていることを特徴とする請求項1に記載の半導体装置。前記貫通電極は、前記ダイシングラインで囲まれていない領域に分散して形成されていることを特徴とする請求項1に記載の半導体装置。第1の面と前記第1の面に対向する第2の面を有する半導体基板のダイシングラインで囲まれた矩形状格子に、前記第1の面と前記第2の面の間に電流が流れる半導体素子を形成する工程と、前記半導体基板の前記ダイシングラインで囲まれていない領域であって、前記第1の面に凹部を形成する工程と、前記凹部の内面および前記半導体基板の第1の面に、絶縁膜を形成する工程と、前記絶縁膜を介して、前記凹部を埋め込むとともに前記半導体基板の第1の面に導電体を形成する工程と、前記半導体基板の前記第2の面側から前記導電体が露出するまで前記半導体基板を除去する工程と、前記導電体が露出した前記半導体基板の前記第2の面に、前記導電体および前記半導体素子を電気的に接続する電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。前記導電体の形成は、前記半導体素子の形成と同時におこなうことを特徴とする請求項4に記載の半導体装置の製造方法。本発明は、表面側から特性試験が行える縦型の半導体装置およびその製造方法を提供する。一つの実施形態によれば、半導体装置では、半導体基板は第1の面と、前記第1の面に対向する第2の面を有している。半導体素子は前記半導体基板のダイシングラインで囲まれた矩形状格子に形成されるとともに、前記第1の面に形成された第1電極と、前記第2の面に形成された第2電極とを有している。電流は前記第1電極と前記第2電極の間に流れる。貫通電極は前記半導体基板の前記ダイシングラインで囲まれていない領域に形成されるとともに、一端が前記第1の面上に延在し、他端が前記第2電極と電気的に接続されている。以下、本発明の実施例について図面を参照しながら説明する。本発明の実施例について、図1および図2を参照して説明する。図1は本実施例の半導体装置を示す平面図、図2は図1のA-A線に沿って切断し矢印方向に眺めた断面図である。図1に示すように、本実施例の半導体装置10において、半導体基板11は、例えば直径200mm、厚さが50μmのN型シリコン基板である。半導体基板11の第1の面表面には、複数の縦型の半導体素子12、例えばサイズが数mmのトレンチゲートMOSトランジスタが形成されている。トレンチゲートMOSトランジスタでは、第1の面にソース電極第1電極とゲート電極第1電極が形成され、第1の面に対向する第2の面裏面にドレイン電極第2電極が形成されている。半導体素子12は、ノッチ13の切れ込み方向に直交するX方向にピッチP1で配列され、X方向に直交するY方向にピッチP2で配列されている。X方向に隣り合う半導体素子12の間が、X方向にピッチP1で配列されたダイシングライン14である。同様に、Y方向に隣り合う半導体素子12の間が、Y方向にピッチP2で配列されたダイシングライン15である。即ち、ダイシングライン14、15は、半導体基板11の第1の面に格子状に形成されている。半導体素子12は、ダイシングライン14、15で囲まれた矩形状格子に形成されている。半導体基板11のダイシングライン14、15で囲まれていない領域図のハッチングが施された領域には、第1の面から第2の面に到る貫通電極16が形成されている。ここでは、貫通電極16は半導体基板11の外周に沿ってリング状に形成されている。貫通電極16は、一端が第1の面上に延在し、他端がドレイン電極と電気的に接続されるように形成されている。半導体装置10は、半導体基板11がダイシングテープ上に載置され、例えば厚さ50μmのブレードにより、ダイシングライン14およびダイシングライン15のそれぞれに沿って切断され、各半導体素子12は個々の半導体チップに分割される。ダイシングライン14およびダイシングライン15の幅は、それぞれ例えばブレードの厚さの2倍の100μm程度である。図2は図1のA-A線に沿って切断し矢印方向に眺めた断面図で、図の右側が半導体素子12を示す断面図、図の左側が貫通電極16を示す断面図である。トレンチゲートMOSトランジスタの構造は周知ではあるが、以下簡単に説明する。図2に示すように、半導体素子12では、N-半導体基板11の第1の面からN-半導体基板11の途中までPベース層21が形成されている。Pベース層21の上部には、第1の面からPベース層21の途中までN拡散層ソース不純物層22が形成されている。第1の面からN拡散層22およびPベース層21を貫通して半導体基板11の途中に到るトレンチの内面にゲート絶縁膜23が形成され、ゲート絶縁膜23を介してトレンチを埋め込むようにゲート電極24が形成されている。Pベース層21、N拡散層22およびゲート電極24の上面を覆うように絶縁膜25が形成されている。絶縁膜25上には、N拡散層22に電気的に接続されたソース電極26が形成されている。ゲート電極24は、ソース電極26とは絶縁されて絶縁膜25上に引き出されている。N-半導体基板11の第2の面からN-半導体基板11の途中までN拡散層ドレイン不純物層27が形成されている。半導体基板11の第2の面にドレイン電極28が形成されている。Pベース層21とN拡散層27の間のN-半導体基板11は、電子が走行するドリフト層である。半導体素子12には、更にソース電極26および引き出されたゲート電極上にリード板またはリード帯をはんだ接合するためのパッド29が形成されている。パッド29は後述するTiW/Al積層膜32とニッケル金NiAuメッキ層34が積層された導電体31と同じものである。一方、貫通電極16では、N-半導体基板11の第1の面からN-半導体基板11を貫通して第2の面に到るトレンチの側面および第1の面上にコンフォーマルに絶縁膜30、例えばCVDChemicalVaporDeposition法によるTEOSTetraEthylOrthoSilicate膜が形成されている。絶縁膜30を介してトレンチを埋め込むように導電体31が形成されている。導電体31は、絶縁膜30上に形成されたバリアメタル層と、バリアメタル上に形成されたシード層と、シード層上に形成されたメッキ層からなる積層導電体である。具体的には、このトレンチの側面および第1の面上の絶縁膜30にコンフォーマルにバリアメタル、例えばチタンタングステンTiWと、シードメタル、例えばアルミニウムAlが積層されたTiW/Al積層膜32が形成されている。TiW/Al積層膜32の先端は第2の面から突出して袋状に閉じられている。トレンチの第1の面側の開口を露出するようにTiW/Al積層膜32上にパッシベーション膜33、例えばポリイミド膜が形成されている。パッシベーション膜33をマスクとして、TiW/Al積層膜32を介してトレンチを埋め込むようにニッケル金NiAuメッキ層34が形成されている。Al膜は電界メッキでNiAuを析出させるためのシードになり、TiW膜はNiAuが半導体基板11中に拡散するのを防止する。ドレイン電極28は、第2の面から突出したTiW/Al積層膜32の先端部を覆うように形成されている。これにより、貫通電極16は、導電体31TiW/Al積層膜32およびNiAuメッキ層34の一端16aが第1の面上に延在し、他端16bがドレイン電極28と電気的に接続される。半導体基板11の第2の面に形成されたドレイン電極28は、貫通電極16を介して半導体基板11の第1の面側に引き出される。一端16aはドレイン電極28へのコンタクトパッドとなる。半導体基板11の第1の面側から、一端16aと、ソース電極26と、引き出されたゲート電極24にプローブをコンタクトさせることにより、ウェーハサイズで半導体素子12の特性試験を行うことが可能である。次に、半導体装置10の製造方法について説明する。図3乃至図7は、半導体装置10の貫通電極16の製造工程を順に示す断面図である。図3aに示すように、最初の厚さが、例えば800μmのN-半導体基板11の外周に沿ってリング状の開口を有するマスク材40を形成する。具体的には、マスク材40は、例えばCVD法によりシリコン酸化膜を形成し、そのシリコン酸化膜をフォトリソグラフィ法によりパターニングして形成する。次に、マスク材40を用いてフッ素系ガスを用いたRIEReactiveIonEtching法により、リング状のトレンチ凹部41を形成する。トレンチ41は、例えば幅100μm、深さは50μm程度である。次に、マスク材40を、例えばウエットエッチングにより除去した後、図3bに示すように、トレンチ41の内面および半導体基板11の第1の面上にコンフォーマルに絶縁膜30、例えばCVD法による厚さ200nm程度のシリコン酸化膜を形成する。次に、図4aに示すように、トレンチ41の内面の絶縁膜30および半導体基板11の第1の面の絶縁膜30上にコンフォーマルにTiW/Al積層膜32を形成する。具体的には、例えばスパッタリング法によりTiW膜を形成し、その上にスパッタリング法によりAl膜を形成する。ちなみに、半導体素子12を形成するための工程は、レイン電極28を形成する工程を除いて図3bに示す工程と図4aに示す工程の間に実施される。従って、TiW/Al積層膜32は、ソース電極26および引き出されたゲート電極上にも同時に形成される。次に、図4bに示すように、半導体基板11のエッジのTiW/Al積層膜32をウエット除去した後、リング状のトレンチ41より内側の第1の面を覆うようにパッシベーション膜33として、例えばポリイミド膜を形成する。パッシベーション膜33は、半導体装置12のソース電極26および引き出されたゲート電極を露出するように形成される。次に、図5aに示すように、電界メッキ法によりトレンチ41を埋め込むようにNiAuメッキ層34を形成する。NiAuメッキ層34は、トレンチ41より外側の第1の面上にも形成される。NiAuメッキ層34は、ソース電極26および引き出されたゲート電極上にも同時に形成される。その結果、導電体31はパッド29と同時に形成される。次に、図5bに示すように、半導体基板11の第1の面側に仮止材42を介して支持材43を貼り付ける。支持材43上に粘着性のテープ44を貼り付ける。仮止材42は接着剤で、例えばワックスである。支持材43は、例えばダミーウェーハ、ガラス板またはプラスチック板などである。次に、図6aに示すように、テープ44を介して半導体基板11をグラインダのステージに固着し、第2の面側から半導体基板11をトレンチ41の底部の近傍まで研削した後、ウエットエッチングによりトレンチ41の底部が第2の面から突出するまで薄くする。次に、例えばCMPChemicalMechanicalPolishing法により突出部の絶縁膜30を除去し、TiWAl積層膜32を突出させる。これにより、厚さ50μmに薄化され、支持材43で補強された半導体基板11が得られる。次に、図6bに示すように、半導体基板11の第2の面に、例えばスパッタ法によりドレイン電極28を形成する。これにより、一端16aが第1の面上に延在し、他端がドレイン電極28と電気的に接続された貫通電極16が形成される。上述した貫通電極16の製造工程では、TiW/Al積層膜32の形成、パッシベーション膜33の形成、NiAuメッキ層34の形成は、半導体素子12の製造工程と共通であり、同時に形成することができる。新たに必要な工程は、トレンチ41の形成、絶縁膜30の形成工程だけで済ませることが可能である。次に、図7aに示すように、ダイシングリング45にダイシングシート46を等方的に拡張して取り付けた後、ダイシングシート46に半導体基板11の第2の面側を貼り付ける。次に、図7bに示すように、支持材43、仮止材42を除去することにより、半導体基板11をダイシングシート46に転写する。50μmと薄い半導体基板11は、機械的に強度が補強され、ハンドリングが容易になる。ダイシングリング45をテスターに取り付けることにより、第1の面側から半導体素子12の特性試験を行うことが可能になる。テスターへの着脱作業中に半導体基板11が破損する恐れはなくなる。図8は、半導体素子12の特性を測定する方法を説明するための図である。図8に示すように、半導体素子12のドレイン電極28、ソース電極26およびゲート電極24は、プローブ51、52、53を介してテスターに電気的に接続されている。具体的には、テスター50のプローブ51は、ドレイン電極28を引き出す貫通電極の一端16aにコンタクトしている。プローブ52は、ソース電極26にコンタクトしている。プローブ53は、第1の面上に引き出されたゲート電極24にコンタクトしている。これにより、貫通電極16を経由して半導体素子12に通電可能な電流路が形成される。テスター50は、プローブ51、52の間にドレインソース間電圧Vdsを印加し、プローブ52、53の間にゲートソース間電圧Vgsを印加する。ゲートソース間電圧Vgsに応じてゲート電極24直下のチャネルに電流Imが流れ、半導体素子12の特性が測定される。プローブ51が貫通電極の一端16aにコンタクトする位置はリングのどの位置でもよい。電流Imは、貫通電極16とドレイン拡散層27の間で放射状に流れるためである。以上説明したように、本実施例の半導体装置10は、半導体基板11のダイシングライン14、15で囲まれた矩形状格子に半導体素子12が形成され、半導体基板11の外周に沿ってリング状の貫通電極16が形成されている。その結果、ドレイン電極28の導通を第1の面側から取り出すことができる。従って、表面側から特性試験が行える縦型の半導体装置およびその製造方法が得られる。貫通電極16の製造工程の多くは、半導体素子12の製造工程と共通であり、同時に形成することができる。貫通電極16の製造に新たに追加される工程を抑えることができる。貫通電極16は、ダイシングライン14、15で囲まれていない領域に共通の電極として形成されるので、個々の半導体素子領域内に貫通電極を設ける場合に比べてチップサイズの増大を防止することができる。その結果、チップの理論グロスは低下しない。ここでは、半導体素子12がトレンチゲートMOSトランジスタの場合について説明したが、その他の縦型半導体素子、例えばプレーナゲート縦型MOSトランジスタ、IGBTInsulatedGateBipolarTransistor、縦型ダイオードなどでも同様である。貫通電極16が閉じたリング状である場合について説明したが、分割されたリング状であっても構わない。図9は分割されたリング状の貫通電極を有する半導体装置を示す平面図である。図9に示すように、半導体装置60では、貫通電極61は半導体基板11の外周に沿ってリング状に形成されるとともに、破線で囲まれた領域61a、61b、61c、61dで4つに分割されている。貫通電極が閉じたリング状である場合、トレンチ41により半導体基板11の外周部は半導体基板11の中央部から分離している。半導体基板11の外周部と半導体基板11の中央部は、トレンチ41を埋め込むように形成されたNiAuメッキ層34を介して接続されているにすぎない。その結果、半導体基板11の外周部の機械的強度が低下する。一方、貫通電極が分割されたリング状である場合、半導体基板11の外周部と半導体基板11の中央部は、破線で囲まれた領域61a、61b、61c、61dで連続しているので、半導体基板11の外周部の機械的強度の低下を防止することかできる利点がある。なお、分割する箇所、分割する長さ等は、任意であり適宜定めることができるが、できるだけ均等にすることが望ましい。更に、破線で囲まれた領域61a、61b、61c、61dに配線を形成し、分割された貫通電極61同士を電気的に接続してもよい。これによれば、半導体基板11の外周部の機械的強度を維持しながら、図1に示す閉じたリング状の貫通電極16と略等しい電気的特性を得ることができる。また、貫通電極は、半導体基板11のダイシングライン14、15で囲まれていない領域に分散して形成することもできる。図10は分散して形成された貫通電極を有する半導体装置を示す平面図である。図10に示すように、半導体装置70では、貫通電極71は半導体基板11のダイシングライン14、15で囲まれていない領域であって、ダイシングライン14、15に重ならないように分散して形成されている。貫通電極がリング状である場合、ダイシングライン14、15に沿って半導体基板11をダイシングする際、貫通電極もダイシングされてしまう。その結果、ブレードの目詰まりが生じ、ダイシング品質が低下する。一方、貫通電極がダイシングライン14、15で囲まれていない領域であって、ダイシングライン14、15に重ならないように分散して形成されている場合、貫通電極はダイシングされることはない。その結果、ブレードの目詰まりによるダイシング品質の低下を防止することができる利点がある。なお、貫通電極71は図1および図9に示す貫通電極16、61のリングの幅より太くしておくことが望ましい。貫通電極71の導通抵抗を貫通電極16、61の導通抵抗に近づけるためである。絶縁膜30をCVD法により形成する場合について説明したが、熱酸化法により形成することもできる。その場合、半導体素子12の製造工程、例えば素子分離のためのフィールド酸化膜形成工程と共通となり、絶縁膜30はフィールド酸化膜と同時に形成することができる。貫通電極16の形成に必要な新たな工程を削減することができる利点がある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1前記導電体は、前記絶縁膜上に形成されたバリアメタル層と、前記バリアメタル層上に形成されたシード層と、前記シード層上に形成されたメッキ層からなる積層導電体である請求項4に記載の半導体装置。付記2前記導電体の形成は、前記半導体素子の前記第1電極上に設けられるパッドの形成と同時におこなう請求項4に記載の半導体装置の製造方法。付記3前記絶縁膜の形成は、前記半導体素子のフィールド酸化膜の形成と同時におこなう請求項4に記載の半導体装置の製造方法。