マスタラッチ部とスレーブラッチ部を備えたフリップフロップ回路であって、前記フリップフロップ回路は、前記フリップフロップ回路に供給される第1、第2のクロック信号に同期して動作し、前記第1、第2のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、前記第1、第2のクロック信号の両方が非アクティブのときに、前記マスタラッチ部はデータ入力からのデータを取り込み、前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共にデータ出力に出力し、前記第1、第2のクロック信号のいずれか一方がアクティブのときに、前記マスタラッチ部は前記データ入力からのデータを保持し、前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力することを特徴とするフリップフロップ回路。前記データ出力は、前記第1、第2のクロック信号の両方が非アクティブな状態から、いずれか一方がアクティブな状態に変化するタイミングの前記入力データを保持することを特徴とする請求項1に記載のフリップフロップ回路。前記マスタラッチ部は、第1のたすきがけインバータ回路と、前記データ入力と前記第1のたすきがけインバータ回路の入力ノードの間に挿入された第1のデータ転送部と、前記第1のたすきがけインバータ回路の出力ノードから前記入力ノードへ帰還する経路上に挿入された第2のデータ転送部と、を備え、前記スレーブラッチ部は、第2のたすきがけインバータ回路と、前記マスタラッチ部の出力と前記第2のたすきがけインバータ回路の入力ノードの間に挿入された第3のデータ転送部と、前記第2のたすきがけインバータ回路の出力ノードから前記入力ノードへ帰還する経路上に挿入された第4のデータ転送部と、を備え、前記第1、第2のクロック信号の両方が非アクティブのときに、前記第1のデータ転送部が導通することによって前記マスタラッチ部はデータ入力からのデータを取り込み、前記第4のデータ転送部が導通することによって前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共に前記データ出力に出力し、前記第1、第2のクロック信号のいずれか一方がアクティブのときに、前記第2のデータ転送部が導通することによって前記マスタラッチ部は前記データ入力からのデータを保持し、前記第4のデータ転送部が導通することによって前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力することを特徴とする請求項1または2に記載のフリップフロップ回路。前記第1、第4のデータ転送部は、各々、直列に接続された2つのデータ転送素子から構成され、前記第2、第3のデータ転送部は、各々、並列に接続された2つのデータ転送素子から構成され、前記第1、第4のデータ転送部の一方のデータ転送素子と、前記第2、第3のデータ転送部の一方のデータ転送素子は、前記第1のクロック信号により、導通/非導通の状態が逆になるように制御され、前記第1、第4のデータ転送部の他方のデータ転送素子と、前記第2、第3のデータ転送部の他方のデータ転送素子は、前記第2のクロック信号により、導通/非導通の状態が逆になるように制御されることを特徴とする請求項3に記載のフリップフロップ回路。請求項1乃至4のいずれか1項に記載のフリップフロップ回路と、前記第1、第2のクロック信号を生成するクロック生成回路を備えた半導体集積回路であって、前記第1のクロック信号と前記第2のクロック信号は、同一周波数を有し、前記第1、第2のクロック信号が共に非アクティブになる期間と、前記第1、第2のクロック信号のどちらか一方がアクティブになる期間を、交互に繰り返すことを特徴とする半導体集積回路。前記クロック生成回路は、第1のクロック生成回路と第2のクロック生成回路を備え、前記第1のクロック生成回路は、前記第1のクロック信号を生成し、前記第2のクロック生成回路は、前記第1のクロック信号を入力して、前記第1のクロック信号の位相を略180度シフトした前記第2のクロック信号を出力することを特徴とする請求項5に記載の半導体集積回路。請求項1乃至4のいずれか1項に記載の複数のフリップフロップ回路と、前記クロック生成回路と、を備え、前記クロック生成回路が生成した第1のクロック信号を、前記複数のフリップフロップ回路に供給する第1のクロックツリーと、前記クロック生成回路が生成した第2のクロック信号を、前記複数のフリップフロップ回路に供給する第2のクロックツリーと、をさらに備えたことを特徴とする請求項5または6に記載の半導体集積回路。前記クロック生成回路の出力端子から前記フリップフロップ回路のクロック入力端子までの複数のクロック配線は、前記第1のクロック信号が伝搬するクロック配線と、前記第2のクロック信号が伝搬するクロック配線とに、分離していることを特徴とする請求項5乃至7のいずれか1項に記載の半導体装置。以下の分析は、本発明により与えられる。しかしながら、図8に示された従来技術は、クロックツリーを2分割して同一クロックを供給する構成になっている。そのため、1つのクロックドライバ203から、各々のクロックツリーに対して、いずれも配線206を経由して、クロックが入力される。また、各々のクロックツリーを介してブロック202へ供給されるクロックは、いずれも配線205を経由して入力される。従って、配線205及び配線206は、切り替えが不可能なクロック信号の伝搬経路となる。そのため、配線205及び配線206の活性化率を下げることができないので、配線205及び配線206の配線寿命は改善されない。よって、配線105及び配線106が製品全体の寿命を決定する要因となり、製品寿命の延命ができないという問題がある。半導体集積回路において、図8のブロック202として、フリップフロップ回路が使用された場合、従来技術では、フリップフロップ回路のクロック信号入力端子に対して、同一のクロック信号を供給する構成になっているため、フリップフロップ回路に供給するクロック信号のクロック配線の寿命が問題となる。従って、フリップフロップ回路に対するクロック配線の寿命を延命することが望まれている状況にある。本発明の第1の視点によるフリップフロップ回路は、マスタラッチ部とスレーブラッチ部を備えたフリップフロップ回路であって、前記フリップフロップ回路は、前記フリップフロップ回路に供給される第1、第2のクロック信号に同期して動作し、前記第1、第2のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、前記第1、第2のクロック信号の両方が非アクティブのときに、前記マスタラッチ部はデータ入力からのデータを取り込み、前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共にデータ出力に出力し、前記第1、第2のクロック信号のいずれか一方がアクティブのときに、前記マスタラッチ部は前記データ入力からのデータを保持し、前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力する。本発明のフリップフロップ回路によれば、フリップフロップ回路に供給するクロック信号を、第1のクロック信号と第2のクロック信号に分離し、各々の周波数を通常のフリップフロップに供給するクロック信号の2分の1にしたクロック信号で動作するようにフリップフロップ回路を構成するようにしたから、クロック配線の寿命を延命することが可能なフリップフロップ回路を提供することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態のフリップフロップ回路1は、図1に示すように、マスタラッチ部2とスレーブラッチ部3を備えたフリップフロップ回路であって、フリップフロップ回路1は、フリップフロップ回路1に供給される第1のクロック信号50、第2のクロック信号54に同期して動作し、第1のクロック信号50、第2のクロック信号54は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、第1のクロック信号50、第2のクロック信号54の両方が非アクティブのときに、マスタラッチ部2はデータ入力60からのデータを取り込み、スレーブラッチ部3はマスタラッチ部2からのデータを保持すると共にデータ出力64に出力し、第1のクロック信号50、第2のクロック信号54のいずれか一方がアクティブのときに、マスタラッチ部2はデータ入力60からのデータを保持し、スレーブラッチ部3はマスタラッチ部2からのデータを取り込むと共にデータ出力64に出力する。本発明による第2の実施形態のフリップフロップ回路1は、図1に示すように、マスタラッチ部2とスレーブラッチ部3を備えたフリップフロップ回路であって、フリップフロップ回路1は、フリップフロップ回路1に供給される第1のクロック信号50、第2のクロック信号54に同期して動作し、第1のクロック信号50、第2のクロック信号54は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、マスタラッチ部2は、第1のたすきがけインバータ回路4と、データ入力60と第1のたすきがけインバータ回路の入力ノード66の間に挿入された第1のデータ転送部10と、第1のたすきがけインバータ回路の出力ノード68から入力ノード66へ帰還する経路上に挿入された第2のデータ転送部12と、を備え、スレーブラッチ部3は、第2のたすきがけインバータ回路5と、マスタラッチ部の出力62と第2のたすきがけインバータ回路の入力ノード72の間に挿入された第3のデータ転送部14と、第2のたすきがけインバータ回路の出力ノード74から入力ノード72へ帰還する経路上に挿入された第4のデータ転送部16と、を備え、第1のクロック信号50、第2のクロック信号54の両方が非アクティブのときに、第1のデータ転送部10が導通することによってマスタラッチ部2はデータ入力60からのデータを取り込み、第4のデータ転送部16が導通することによってスレーブラッチ部3はマスタラッチ部2からのデータを保持すると共にデータ出力64に出力し、第1のクロック信号50、第2のクロック信号54のいずれか一方がアクティブのときに、第2のデータ転送部12が導通することによってマスタラッチ部2はデータ入力60からのデータを保持し、第4のデータ転送部16が導通することによってスレーブラッチ部3はマスタラッチ部2からのデータを取り込むと共にデータ出力64に出力する。本発明による第3の実施形態の半導体集積回路は、図5に示すように、フリップフロップ回路312、314、316;但し、312、314、316は第1の実施形態によるフリップフロップ回路1により構成されると、第1のクロック信号321、第2のクロック信号323を生成するクロック生成回路300を備えた半導体集積回路であって、第1のクロック信号321と第2のクロック信号323は、同一周波数を有し、第1のクロック信号321、第2のクロック信号323が共に非アクティブになる期間と、第1のクロック信号321、第2のクロック信号323のどちらか一方がアクティブになる期間を、交互に繰り返す。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は、本発明の実施例1に係るフリップフロップ回路1の回路図である。フリップフロップ回路1は、2系統のクロック入力であるクロック信号A第1のクロック信号50、及びクロック信号B第2のクロック信号54に同期して動作する。フリップフロップ回路1は、クロック信号A50を受けるクロック入力端子Aと、クロック信号B54を受けるクロック入力端子Bを備えている。また、フリップフロップ回路1は、フリップフロップ回路1に供給されるデータ入力60の入力端子Dと、フリップフロップ回路1から出力されるデータ出力64の出力端子Qを有し、マスタラッチ部2、スレーブラッチ部3を備えている。マスタラッチ部2においてマスタラッチが行われ、スレーブラッチ部3においてスレーブラッチが行われることにより、フリップフロップ回路1はマスタスレーブ型のフリップフロップ回路として動作する。クロック入力端子Aに供給されたクロック信号A50は、インバータ42に入力され、クロック信号Aを反転した信号52が生成される。同様に、クロック入力端子Bに供給されたクロック信号B54は、インバータ46に入力され、クロック信号Bを反転した信号56が生成される。これらのクロック信号A50、クロック信号B54、クロック信号Aを反転した信号52、クロック信号Bを反転した信号56は、転送ゲート18、20、22、24、26、28、30、32に供給される。次に、マスタラッチ部2の構成について説明する。マスタラッチ部2において、データ入力60から入力された信号は、第1のデータ転送部10を介して、第1のたすきがけインバータ回路4に接続される。第1のデータ転送部10は、直列に接続された2つの転送ゲート18、20より構成される。転送ゲート18、20は、クロック信号A50、クロック信号B54により導通/非導通が制御されるデータ転送素子である。ここで、図2を参照し、転送ゲートの詳細について説明する。図2のAは、転送ゲートを示す回路のシンボルである。図2のBは、転送ゲートをPMOSトランジスタ88とNMOSトランジスタ90を抱き合わせて構成したものである。転送ゲートは、双方向端子84、86間を導通/非導通するスイッチとして用いられる。導通の場合、2つの双方向端子84、86間で、信号が伝搬する。一方、非導通の場合、2つの双方向端子84、86間は、ハイインピーダンス状態になる。PMOSトランジスタ88とNMOSトランジスタ90のいずれか一方だけでもスイッチとして機能するが、ドレイン-ソース間のオン抵抗が、通る信号レベルによって大きく変化する問題があるため、NMOSトランジスタとPMOSトランジスタを抱き合わせることによって、その問題を解消している。PMOSトランジスタ88のゲートがクロック入力端子80であり、NMOSトランジスタ90のゲートが反転クロック入力端子82である。クロック入力端子80と反転クロック入力端子82には、互いに論理が反転したクロック信号を供給する。また、PMOSトランジスタ88の基板端子は、電源電圧VDDに接続し、NMOSトランジスタ90の基板端子は、グランドに接続する。クロック入力端子80の信号が0、反転クロック入力端子82の信号が1の場合、PMOSトランジスタ88、NMOSトランジスタ90は、共に、オン状態になり、転送ゲートは導通する。一方、クロック入力端子80の信号が1、反転クロック入力端子82の信号が0の場合、PMOSトランジスタ88、NMOSトランジスタ90は、共に、オフ状態になり、転送ゲートは非導通になる。尚、図1に示すフリップフロップ回路では、データ転送素子として、転送ゲートを使用する場合について例示しているが、それに限定されず、データ転送素子は、クロック信号により導通/非導通を制御することが可能なものであれば、何でもよい。転送ゲート18、20だけでなく、図1における他の転送ゲート22、24、26、28、30、32についても同様である。次に、図1に戻って、マスタラッチ部2の構成の説明を続ける。転送ゲート18のクロック入力端子にはクロック信号A50が、転送ゲート18の反転クロック入力端子にはクロック信号Aを反転した信号52が、それぞれ供給される。また、転送ゲート20のクロック入力端子にはクロック信号B54が、転送ゲート20の反転クロック入力端子にはクロック信号Bを反転した信号56が、それぞれ供給される。第1のたすきがけインバータ回路4は、第1のたすきがけインバータ回路の入力ノード66と第1のたすきがけインバータ回路の出力ノード68を有し、入力端子が第1のたすきがけインバータ回路の入力ノード66に、出力端子が第1のたすきがけインバータ回路の出力ノード68に接続されるインバータ34を備える。また、入力端子が第1のたすきがけインバータ回路の出力ノード68に接続され、出力端子が第2のデータ転送部12を介して第1のたすきがけインバータ回路の入力ノード66に接続されるインバータ36を備える。すなわち、インバータ36及び第2のデータ転送部12は、第1のたすきがけインバータ回路の出力ノード68から第1のたすきがけインバータ回路の入力ノード66へ帰還する経路上に、直列に挿入される。また、第1のたすきがけインバータ回路4において、第2のデータ転送部12が導通したとき、2つのインバータ34、36は、たすきがけ状に接続され、ラッチ動作を行う。ここで、第2のデータ転送部12は、並列に接続された2つの転送ゲート22、24より構成される。転送ゲート22のクロック入力端子にはクロック信号Aを反転した信号52が、転送ゲート22の反転クロック入力端子にはクロック信号A50が、それぞれ供給される。また、転送ゲート24のクロック入力端子にはクロック信号Bを反転した信号56が、転送ゲート24の反転クロック入力端子にはクロック信号B54が、それぞれ供給される。次に、スレーブラッチ部3の構成について説明する。スレーブラッチ部3には、マスタラッチ部の出力62が入力される。スレーブラッチ部3において、マスタラッチ部の出力62は第3のデータ転送部14を介して、第2のたすきがけインバータ回路5に接続される。ここで、第3のデータ転送部14は、並列に接続された2つの転送ゲート26、28により構成される。転送ゲート26のクロック入力端子にはクロック信号Aを反転した信号52が、転送ゲート26の反転クロック入力端子にはクロック信号A50が、それぞれ供給される。また、転送ゲート28のクロック入力端子にはクロック信号Bを反転した信号56が、転送ゲート28の反転クロック入力端子にはクロック信号B54が、それぞれ供給される。図1からも分かるように、第2のデータ転送部12と第3のデータ転送部14は、内部の2つの転送ゲートの接続形態が同じであり、且つ、2つの転送ゲートに供給するクロック信号も同じになっている。第2のたすきがけインバータ回路5は、第2のたすきがけインバータ回路の入力ノード72と第2のたすきがけインバータ回路の出力ノード74を有し、入力端子が第2のたすきがけインバータ回路の入力ノード72に、出力端子が第2のたすきがけインバータ回路の出力ノード74に接続されたインバータ38を備える。また、入力端子が第2のたすきがけインバータ回路の出力ノード74に接続され、出力端子が第4のデータ転送部16を介して第2のたすきがけインバータ回路の入力ノード72に接続されたインバータ40を備える。すなわち、インバータ40及び第4のデータ転送部16は、第2のたすきがけインバータ回路の出力ノード74から第2のたすきがけインバータ回路の入力ノード72へ帰還する経路上に、直列に挿入される。また、第2のたすきがけインバータ回路5において、第4のデータ転送部16が導通したとき、2つのインバータ38、40は、たすきがけ状に接続され、ラッチ動作を行う。ここで、第4のデータ転送部16は、直列に接続された2つの転送ゲート30、32により構成される。転送ゲート30のクロック入力端子にはクロック信号A50が、転送ゲート30の反転クロック入力端子にはクロック信号Aを反転した信号52が、それぞれ供給される。また、転送ゲート32のクロック入力端子にはクロック信号B54が、転送ゲート32の反転クロック入力端子にはクロック信号Bを反転した信号56が、それぞれ供給される。図1からも分かるように、第1のデータ転送部10、第4のデータ転送部16は、内部の2つの転送ゲートの接続形態が同じであり、且つ、2つの転送ゲートに供給するクロック信号も同じになっている。フリップフロップ回路1のデータ出力64は、スレーブラッチ部3の出力を出力する。また、フリップフロップ回路1は、必要に応じて、データ出力64の反転信号を第2のたすきがけインバータ回路の入力ノード72から、出力することもできる。[実施例1の動作]次に、実施例1に係るフリップフロップ回路1の動作について、図面を参照しながら、詳細に説明する。まず、フリップフロップ回路1に供給するクロック信号A50、クロック信号B54について、説明する。図4の上から2段目、3段目は、各々、クロック信号A50、クロック信号B54の波形である。これらは、図4の最上段に示す従来のフリップフロップに供給するクロック信号φを、交互に、クロック信号A50とクロック信号B54に振り分けた信号になっている。すなわち、クロック信号A50、クロック信号B54は、従来のフリップフロップに供給するクロック信号φの2分の1の同一周波数を有し、クロック信号A50、クロック信号B54が共に非アクティブ0になる期間と、どちらか一方がアクティブ1になる期間を、交互に繰り返している。次に、クロック信号A50、クロック信号B54と、第1~第4のデータ転送部10、12、14、16の導通/非導通の関係について、以下に纏めておく。第1のデータ転送部10と第4のデータ転送部16は、クロック信号A50、クロック信号B54が共に非アクティブ0の場合、内部の両方の転送ゲートが導通するので、第1のデータ転送部10と第4のデータ転送部16は導通状態になる。また、第1のデータ転送部10と第4のデータ転送部16は、クロック信号A50、クロック信号B54のいずれか一方がアクティブ1の場合、内部のどちらかの転送ゲートが非導通になるので、第1のデータ転送部10と第4のデータ転送部16は非導通状態になる。次に、第2のデータ転送部12と第3のデータ転送部14は、クロック信号A50、クロック信号B54が共に非アクティブ0の場合、内部の両方の転送ゲートが非導通になるので、第2のデータ転送部12と第3のデータ転送部14は非導通になる。また、第2のデータ転送部12と第3のデータ転送部14は、クロック信号A50、クロック信号B54のいずれか一方がアクティブになる場合、内部のどちらかの転送ゲートが導通するので、第2のデータ転送部12と第3のデータ転送部14は導通する。次に、図3に示す波形図を参照しながら、フリップフロップ回路1の動作を、詳細に説明する。図3は、時刻t1~t5における各部の波形を示している。まず、図3の最上段は、データ入力60に供給する信号の一例である。図3の第2、第3段は、各々、クロック信号A50、クロック信号B54の波形であり、各々、図4で示した時刻t1~t5のクロック信号A、クロック信号Bの波形と同じである。図3に示す第1~第4のデータ転送部10、12、14、16の出力の波形において、非導通のときには、ハイインピーダンスHi-Zとなることを示している。前述のように、クロック信号A50、クロック信号B54の両方が非アクティブ0となる時刻t1~t2、t3~t4では、第1のデータ転送部10と第4のデータ転送部16は導通し、第2のデータ転送部12と第3のデータ転送部14は非導通になる。また、クロック信号A50、クロック信号B54のいずれか一方がアクティブになる時刻t2~t3、t4~t5では、第1のデータ転送部10、第4のデータ転送部16は非導通になり、第2のデータ転送部12と第3のデータ転送部14は導通する。次に、各時刻におけるフリップフロップ回路1の動作を、説明する。まず、時刻t1~t2において、マスタラッチ部2の第1のデータ転送部10は導通するので、第1のたすきがけインバータ回路の入力ノード66は、データ入力60の0レベルが、取り込まれた状態になる図3の第1のデータ転送部10の出力、第1のたすきがけインバータ回路の入力ノード66のレベルがLo。そして、マスタラッチの出力62のレベルは、インバータ34を通るので、1レベルになる図3のマスタラッチ部の出力62のレベルがHi。この期間のマスタラッチ部2は、データ入力60よりデータの取り込みを連続して行っている状態である。一方、第2のデータ転送部12は非導通になるので、第1のたすきがけインバータ回路の出力ノード68から第1のたすきがけインバータ回路の入力ノード66への帰還はかからない状態になっており、ラッチ動作は行われない。スレーブラッチ部3において、第3のデータ転送部14は非導通であり、マスタラッチ部2とスレーブラッチ部3は接続が断たれた状態である。一方、第4のデータ転送部16は導通し、第2のたすきがけインバータ回路の出力ノード74から第2のたすきがけインバータ回路の入力ノード72に帰還がかかる状態になり、この期間のスレーブラッチ部3は、時刻t1以前のデータを保持した状態になる図3の第2のたすきがけインバータ回路の入力ノード72のレベルがHi、データ出力QのレベルがLo。次に、時刻t2~t3において、マスタラッチ部2の第1のデータ転送部10は非導通になり、且つ、第2のデータ転送部12は導通する内部的には、転送ゲート22のほうが導通し、転送ゲート24は非導通になる。これらの転送ゲートは並列接続されているので、第2のデータ転送部12は導通するので、第1のたすきがけインバータ回路の出力ノード68から第1のたすきがけインバータ回路の入力ノード66に帰還がかかる状態になり、この期間のマスタラッチ部は、以前に取り込んだデータを保持する状態になる。具体的には、時刻t1~t2ではデータの取り込みが連続して行われていたため、時刻t2のタイミングのデータ入力60の値が、時刻t2~t3で保持されることになる図3の第2のデータ転送部12の出力、及び第1のたすきがけインバータ回路の入力ノード66の入力レベルがLo。また、このときマスタラッチ部の出力62のレベルは、インバータ34により1になる図3のマスタラッチ部の出力62のレベルがHi。スレーブラッチ部3において、第3のデータ転送部14は導通する内部的には、転送ゲート26のほうが導通し、転送ゲート28は非導通になる。これらの転送ゲートは並列接続されているので、第3のデータ転送部14は導通するので、この期間のマスタラッチ部の出力62のデータ1が、第3のデータ転送部14の出力、及び第2のたすきがけインバータ回路の入力ノード72に取り込まれた状態になる図3の第3のデータ転送部14の出力、第2のたすきがけインバータ回路の入力ノード72のレベルがHi。そして、データ出力62のレベルは、インバータ38を通るので、0レベルになる図3のデータ出力QのレベルがLo。この期間のスレーブラッチ部3は、マスタラッチ部の出力62よりデータの取り込みを行っている状態である。一方、第4のデータ転送部16は非導通になるので、第2のたすきがけインバータ回路の出力ノード74から第2のたすきがけインバータ回路の入力ノード72への帰還はかからない状態になっており、ラッチ動作は行われない。次に、時刻t3~t4における第1~第4のデータ転送部10、12、14、16の導通/非導通状態は、時刻t1~t2と同じになるので、時刻t3~t4では、時刻t1~t2と同様に動作する。マスタラッチ部2は、データ入力60よりデータを取り込み続けている状態である。具体的には、この期間のデータ入力60は1であり、1を取り込んでいる状態である。一方、スレーブラッチ部3は、時刻t2~t3でマスタラッチ部2から取り込んだ値を保持している状態である。尚、図3の各部の波形の説明は省略する。次に、時刻t4~t5における第1~第4のデータ転送部10、12、14、16の導通/非導通状態は、時刻t2~t3と同じになるので、時刻t4~t5では、時刻t2~t3と同様に動作する。マスタラッチ部2は、データ入力60との接続が断たれ、第1のたすきがけインバータ回路の出力ノード68から第1のたすきがけインバータ回路の入力ノード66への帰還がかかり、この期間のマスタラッチ部は、以前に取り込んだデータを保持する状態になる。具体的には、時刻t3~t4ではデータの取り込みが連続して行われていたため、時刻t4のタイミングのデータ入力60の値が、時刻t4~t5で保持されることになる。一方、スレーブラッチ部3は、この期間のマスタラッチ部の出力62が取り込まれる状態になり、取り込まれたデータが、インバータ38で反転され、データ出力64に出力される。また、時刻t4~t5において、第2のデータ転送部12と第3のデータ転送部14は導通するが、内部的には、第2のデータ転送部12では転送ゲート24のほうが導通し、第3のデータ転送部14では転送ゲート28のほうが導通する。以上に説明したように、実施例1に係るフリップフロップ回路1は動作する。また、データ出力64は、クロック信号A50、クロック信号B54の両方が、非アクティブな状態から、いずれか一方がアクティブな状態に変化したタイミングの入力データ60を保持する。すなわち、データ出力64は、図3の時刻t2、t4のタイミングの入力データ60を保持するように動作する。図4は、クロック信号A50、クロック信号B54、フリップフロップ回路1の出力データ64出力データQの変化を示している。クロック信号A50、クロック信号B54の立ち上がりエッジの位置図4のクロック信号A50、クロック信号B54に矢印で示した位置で、フリップフロップ回路1の出力データ64は変化する。一方、図4の最上段に示した従来のフリップフロップ回路のクロック信号φで、従来のフリップフロップ回路を動作させた場合も、フリップフロップ回路の出力データ64出力データQは、同様に動作する。すなわち、クロック信号A50、クロック信号B54により、実施例1のフリップフロップ回路1を動作させると、従来のフリップフロップ回路を従来のフリップフロップのクロック信号φで動作させる場合と同じ動作を行わせることが可能である。実施例1に係るフリップフロップ回路1に供給するクロック配線は、転送ゲート18、22、26、30にはクロック信号A50を、転送ゲート20、24、28、32にはクロック信号B54を供給することで、クロック配線経路を、2つに完全に分離している。また、クロック信号A50、クロック信号B54は、従来のフリップフロップのクロック信号図4のφの周波数の2分の1で動作するから、フリップフロップ回路に供給するクロック配線の活性化率を半減することが可能になり、クロック配線の寿命を延命することが可能なフリップフロップ回路を提供することができるという効果が得られる。図5は、本発明の実施例2に係る半導体装置のクロック構成を示すブロック図である。実施例2による半導体装置は、クロック信号A第1のクロック信号321、クロック信号B第2のクロック信号323を生成するクロック生成回路300と、クロック信号A321を複数のフリップフロップ回路312、314、316に供給する第1のクロックツリー306と、クロック信号B323を複数のフリップフロップに供給する第2のクロックツリー308と、複数のフリップフロップ回路312、314、316を含むブロック310と、を備えている。但し、複数のフリップフロップ回路312、314、316は、実施例1によるフリップフロップ回路1図1の構成を有している。また、クロック発生回路300は、内部的には、第1のクロック生成回路302と第2のクロック生成回路304を有している。第1のクロック生成回路302は、クロック信号A321を生成する回路である。クロック信号A321は、図4に示すように従来のフリップフロップに供給するクロック信号φの2分の1の周波数を有し、デューティ比25のクロック信号である。第2のクロック生成回路304は、第1のクロック生成回路302が生成したクロック信号A321を入力して、その位相を180度シフトすることにより、クロック信号B323を生成し、出力する。このような構成のクロック発生回路300により、図4に示すクロック信号A321、クロック信号B323を生成することができる。図5において、第1のクロックツリー306の複数の出力信号は、複数のフリップフロップ312、314、316の各々のクロック入力端子Aと接続される。一方、第2のクロックツリー308の複数の出力信号は、複数のフリップフロップ312、314、316の各々のクロック入力端子Bと接続される。図5において、クロック信号A321が伝搬するクロック配線は、クロック配線A320、324、328、332であり、一方、クロック信号B323が伝搬するクロック配線は、クロック配線B322、326、330、334である。すなわち、クロック生成回路300の出力端子第1のクロック生成回路302のOUT、第2のクロック生成回路304のOUTから、複数のフリップフロップ312、314、316のクロック入力端子A、Bまでのクロック配線は、クロック信号A321が伝搬するクロック配線A320、324、328、332と、クロック信号B323が伝搬するクロック配線B322、326、330、334に分離している。また、図5に示す複数のフリップフロップを有する半導体装置においても、フリップフロップに供給するクロック配線の周波数を従来のフリップフロップに供給するクロック信号図4のφの2分の1の周波数にすることができるから、クロック配線の活性化率が半減し、クロック配線の寿命を延命することが可能であるという効果が得られる。[比較例]次に、比較例として、従来のフリップフロップ回路100について説明する。図6は、従来のフリップフロップ回路100の回路図である。フリップフロップ回路100は、クロック信号φに同期して動作する。フリップフロップ回路100はクロック信号φを受けるクロック入力端子と、データ入力104図6のDの入力端子と、データ出力106図6のQの出力端子を有し、マスタラッチ部102、スレーブラッチ部103を備えている。クロック入力端子に供給されたクロック信号図6、図4のφ138は、インバータ136に入力され、クロック信号を反転した信号140が生成される。これらの2つのクロック信号138、クロック信号を反転した信号140は、転送ゲート112、114、116、118に供給される。マスタラッチ部102において、データ入力104から入力された信号は、転送ゲート112を介して第1のたすきがけインバータ回路108に接続される。転送ゲート112のクロック入力端子にはクロック信号138が、転送ゲート112の反転クロック入力端子にはクロック信号を反転した信号140が、それぞれ供給される。第1のたすきがけインバータ回路108は、第1のたすきがけインバータ回路の入力ノード128と第1のたすきがけインバータ回路の出力ノード130を有し、入力端子が第1のインバータ回路の入力ノード128に接続され、出力端子が第1のたすきがけインバータ回路の出力ノード130に接続されたインバータ120を備える。また、入力端子が第1のインバータ回路の出力ノード130に接続され、出力端子が転送ゲート114を介して第1のたすきがけインバータ回路の入力ノード128に接続されたインバータ122を備える。すなわち、インバータ122及び転送ゲート114は、第1のたすきがけインバータ回路の出力ノード130から第1のたすきがけインバータ回路の入力ノード128へ帰還する経路上に、直列に挿入される。ここで転送ゲート114のクロック入力端子にはクロック信号を反転した信号140が、転送ゲート114の反転クロック入力端子にはクロック信号138が、それぞれ供給される。スレーブラッチ部103には、マスタラッチ部102の出力105が入力される。スレーブラッチ部103において、マスタラッチ部の出力105は、転送ゲート116を介して、第2のたすきがけインバータ回路110に接続される。ここで転送ゲート116のクロック入力端子にはクロック信号を反転した信号140が、転送ゲート116の反転クロック入力端子にはクロック信号138が、それぞれ供給される。第2のたすきがけインバータ回路110は、第2のたすきがけインバータ回路の入力ノード132と第2のたすきがけインバータ回路の出力ノード134を有し、入力端子が第2のたすきがけインバータ回路の入力ノード132に、出力端子が第2のたすきがけインバータ回路の出力ノード134に接続されたインバータ124を備える。また、入力端子が第2のインバータ回路の出力ノード134に接続され、出力端子が転送ゲート118を介して第2のたすきがけインバータ回路の入力ノード132に接続されたインバータ126を備える。すなわち、インバータ126及び転送ゲート118は、第2のたすきがけインバータ回路の出力ノード134から第1のたすきがけインバータ回路の入力ノード132へ帰還する経路上に、直列に挿入される。ここで転送ゲート118のクロック入力端子にはクロック信号138が、転送ゲート118の反転クロック入力端子にはクロック信号を反転した信号140が、それぞれ供給される。次に、図6に示す従来のフリップフロップ回路100の動作について図面を参照しながら説明する。図7は、フリップフロップ回路100の動作を示す波形図である。時刻t1~t2において、マスタラッチ部102の転送ゲート112は導通するので、第1のたすきがけインバータ回路の入力ノード128は、データ入力104の0レベルが取り込まれた状態となる図7の転送ゲート112の出力、第1のたすきがけインバータ回路の入力ノード128のレベルがLo。マスタラッチ部の出力105のレベルは、インバータ120を通るので1レベルになる図7のマスタラッチ部の出力105のレベルがHi。この期間のマスタラッチ部102は、データ入力104よりデータの取り込みを連続して行っている状態である。一方、転送ゲート114は非導通となり、ラッチ動作は行われない。スレーブ部103において、転送ゲート116は非導通であり、マスタラッチ部102とスレーブラッチ部103は接続が断たれた状態である。一方、転送ゲート118は導通し、第2のたすきがけインバータ回路110は帰還がかかる状態になり、ラッチ動作が行われ、この期間のスレーブラッチ部103は、時刻t1以前のデータを保持した状態になる図7の第2のたすきがけインバータ回路の入力ノード132のレベルがHi、データ出力QのレべルがLo。次に、時刻t2~t3において、マスタラッチ部102の転送ゲート112は非導通になり、転送ゲート114は導通する。第1のたすきがけインバータ回路108で帰還がかかる状態になり、ラッチ動作が行われ、この期間のマスタラッチ部102は、以前に取り込んだデータを保持する状態になる。具体的には、時刻t1~t2ではデータの取り込みが連続して行われていたため、時刻t2のタイミングのデータ入力104の値が、時刻t2~t3で保持されることになる図7の転送ゲート114の出力、及び第1のたすきがけインバータ回路の入力ノード128のレベルがLo。また、このときマスタラッチ部の出力105のレベルは、インバータ120により1になる図7のマスタラッチ部の出力105のレベルがHi。スレーブラッチ部103において、転送ゲート116は導通するので、この期間のマスタラッチ部の出力105のデータ1が転送ゲート116の出力、及び第2のたすきがけインバータ回路110の入力ノード132に取り込まれた状態になる図7の転送ゲート116の出力、第2のたすきがけインバータ回路の入力ノード132のレベルがHi。そして、データ出力106のレベルは、インバータ124を通るので、0レベルになる図7のデータ出力QのレベルがLo。次に、時刻t3~t4は、時刻t1~t2の場合と同じ動作になり、時刻t4~t5は、時刻t2~t3の場合と同じ動作となるので説明は省略する。図7と図3の波形図を比較すれば、両方のデータ出力Qのレベルは、同じ結果になることが分かる。前述のように、本発明のフリップフロップ回路では、クロック配線が2つに完全に分離され、クロック信号A第1のクロック信号、クロック信号B第2のクロック信号の周波数は、従来のフリップフロップに供給するクロック信号図4のφに対して、2分の1の周波数になり、クロック配線の活性化率が半減する。また、クロック信号A、クロック信号Bは、完全に分離されており、特許文献1に記載された従来技術の配線205、206図8のように、分離不可能な配線部分がなくなるから、クロック配線の寿命を延命することが可能になる。