"入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値に対応するオフセットレベルを前記入力信号に付加した調整信号を出力する入力信号調整部と、前記調整信号に基づいて2値化した第1信号を出力するコンパレータと、前記入力信号調整部を制御して前記複数の閾値ごとに前記オフセットレベルを切り替えるとともに、前記オフセットレベルの切り換えごとに前記第1信号を取得し、前記複数の閾値に対応する第1信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備えるヒシテリシス装置。前記入力信号調整部は、前記調整信号を差動形式で生成し、前記コンパレータは差動形式の前記調整信号を比較して前記第1信号を生成する、ことを特徴とする請求項1に記載のヒシテリシス装置。前記判定部は、前記複数の閾値に対応するオフセットレベルを指定する制御信号を出力し、前記入力信号調整部は、差動形式の前記調整信号を出力する第1出力端子及び第2出力端子と、4個のセンサ素子と、前記制御信号に基づいて前記オフセットレベルを切り替える調整部とを備える、ことを特徴とする請求項2に記載のヒシテリシス装置。入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値を選択して出力する閾値選択部と、前記入力信号を前記閾値選択部で選択した閾値と比較して2値化した第1信号を出力するコンパレータと、前記閾値選択部を制御して前記複数の閾値を切り替えるとともに、前記複数の閾値の切り換えごとに前記第1信号を取得し、前記複数の閾値に対応する第1信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備えるヒシテリシス装置。前記入力信号は前記複数の閾値で区分けしたとき、複数の範囲に区分けされ、前記出力信号は第1論理値と第2論理値とに2値化され、前記複数の範囲のうち、前記出力信号が前記第1論理値となる範囲を第1論理値範囲、前記出力信号が前記第2論理値となる範囲を第2論理値範囲、前記出力信号が前記第1論理値又は前記第2論理値となる範囲を共通範囲としたとき、前記判定部は、前記複数の閾値に対応する第1信号に基づいて、前記入力信号が前記第1論理値範囲、前記第2論理値範囲、及び前記共通範囲のいずれに属するかを判定し、前記入力信号が前記第1論理範囲に属する場合は、今回の出力信号を前記第1論理値とし、前記入力信号が前記第2論理範囲に属する場合は、今回の出力信号を前記第2論理値とし、前記入力信号が前記共通範囲に属する場合は、今回の出力信号を前回の出力信号と一致させる、ことを特徴とする請求項1乃至4のうちいずれか1項に記載のヒシテリシス装置。しかしながら、上述したブリッジ回路において磁気の有無を検出する場合、外部磁界の極性がHに対応するシュミットトリガ回路と、外部磁界の極性が-Hに対応するシュミットトリガ回路を設ける必要があり、構成が複雑になっていた。また、シュミットトリガ回路を低電圧で動作させる場合、シュミットトリガ回路で調整する閾値電圧が微小電圧となり、高い精度が要求されるといった問題があった。本発明は、このような事情に鑑みてなされたものであり、簡易な構成でヒシテリシス特性を付与することが可能なヒシテリシス装置を提供することを解決課題とする。上記課題を解決するため、本発明に係るヒシテリシス装置は、入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値に対応するオフセットレベルを前記入力信号に付加した調整信号を出力する入力信号調整部と、前記調整信号に基づいて2値化した第1信号を出力するコンパレータと、前記入力信号調整部を制御して前記複数の閾値ごとに前記オフセットレベルを切り替えるとともに、前記オフセットレベルの切り換えごとに前記第1信号を取得し、前記複数の閾値に対応する第1信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備える。この発明によれば、複数の閾値で変化するヒシテリシス特性によって入力信号の大きさを判定するのに、一回の計測で判定するのではなく、入力信号を閾値で区分けした複数の範囲のうちどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号とに基づいて、ヒシテリシス特性が付与された今回の出力信号を得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置の動作を安定させることができる。上述したヒシテリシス装置において、前記入力信号調整部は、前記調整信号を差動形式で生成し、前記コンパレータは差動形式の前記調整信号を比較して前記第1信号を生成することが好ましい。また、前記判定部は、前記複数の閾値に対応するオフセットレベルを指定する制御信号を出力し、前記入力信号調整部は、差動形式の前記調整信号を出力する第1出力端子及び第2出力端子と、4個のセンサ素子と、前記制御信号に基づいて前記オフセットレベルを切り替える調整部とを備えることが好ましい。このような入力信号調整部としては、例えば、図7に示すブリッジ回路3A及び選択信号生成回路40Aが相当し、調整部としては、選択信号生成回路40A、第1ラダー抵抗Ra、第2ラダー抵抗Rb、第1選択部X1及び第2選択部X2が相当する。次に、本発明に係る他のヒシテリシス装置は、入力信号に対して複数の閾値で変化するヒシテリシス特性に従って出力信号を生成するヒシテリシス装置であって、前記複数の閾値を選択して出力する閾値選択部と、前記入力信号を前記閾値選択部で選択した閾値と比較して2値化した第1信号を出力するコンパレータと、前記閾値選択部を制御して前記複数の閾値を切り替えるとともに、前記複数の閾値の切り換えごとに前記第1信号を取得し、前記複数の閾値に対応する第1信号と前回の出力信号とに基づいて今回の出力信号を生成する判定部とを、備える。この発明によれば、複数の閾値で変化するヒシテリシス特性によって入力信号の大きさを判定するのに、一回の計測で判定するのではなく、入力信号を閾値で区分けした複数の範囲のうちどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号とに基づいて、ヒシテリシス特性が付与された今回の出力信号を得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置の動作を安定させることができる。上述したヒシテリシス装置において、前記入力信号は前記複数の閾値で区分けしたとき、複数の範囲に区分けされ、前記出力信号は第1論理値と第2論理値とに2値化され、前記複数の範囲のうち、前記出力信号が前記第1論理値となる範囲を第1論理値範囲、前記出力信号が前記第2論理値となる範囲を第2論理値範囲、前記出力信号が前記第1論理値又は前記第2論理値となる範囲を共通範囲としたとき、前記判定部は、前記複数の閾値に対応する第1信号に基づいて、前記入力信号が前記第1論理値範囲、前記第2論理値範囲、及び前記共通範囲のいずれに属するかを判定し、前記入力信号が前記第1論理範囲に属する場合は、今回の出力信号を前記第1論理値とし、前記入力信号が前記第2論理範囲に属する場合は、今回の出力信号を前記第2論理値とし、前記入力信号が前記共通範囲に属する場合は、今回の出力信号を前回の出力信号と一致させることが好ましい。この発明によれば、複数の閾値に対応する第1信号に基づいて、入力信号が第1論理値範囲、第2論理値範囲、及び共通範囲のいずれに属するかを判定するが、全ての閾値について第1信号を得ることは必ずしも必要では無く、3つの範囲のいずれに属するかを判定できれば、その時点で閾値の切り替えを中止することができる。このため、処理速度を向上させることができ、しかも切り替え回数の低減に伴って消費電力を削減することができる。本発明の実施の形態について図面を参照して説明する。<1.ヒシテリシス装置><1-1:第1態様>図1は、本発明の実施形態に係るヒシテリシス装置のブロック図である。このヒシテリシス装置1000は、入力信号Vinに対して図2示すヒシテリシス特性に従って出力信号DETを生成する。この例のヒシテリシス特性は、第1閾値-Va、第2閾値-Vb、第3閾値Va、及び第4閾値Vbにおいて、出力信号DETが変化する。出力信号DETが0の状態において、入力信号Vinが次第に小さくなり、第1閾値-Vaを下回ると出力信号DETは1の状態に変化する。一方、出力信号DETが1の状態において、入力信号Vinが次第に大きくなり、第2閾値-Vbを上回ると出力信号DETは0の状態に変化する。また、出力信号DETが1の状態において、入力信号Vinが次第に小さくなり、第3閾値Vaを下回ると出力信号DETは0の状態に変化する。一方、出力信号DETが0の状態において、入力信号Vinが次第に大きくなり、第4閾値Vbを上回ると出力信号DETは1の状態に変化する。ヒシテリシス装置1000は、入力信号調整部300、コンパレータ10、及び判定部200を備える。入力信号調整部300には、判定部200から第1乃至第4閾値に対応するオフセット電圧を指定する制御信号CTLが供給される。入力信号調整部300には、制御信号CTLが指定するオフセット電圧を入力信号Vinに付加して、調整信号Vxを生成する。言い換えると、入力信号調整部300は、制御信号CTLに従ってオフセット電圧を調整し、入力信号Vinとオフセット電圧に基づいて、調整信号Vxを生成する。この例では、調整信号Vxは第1出力電圧V1及び第2出力電圧V2といった差動形式で与えられる。ここで、第1乃至第4閾値に各々対応するオフセット電圧がVoff1~Voff4であるとする。オフセット電圧Voff1は、Vin=-Vaである場合にΔV=V2-V1=0となるように設定され、さらにVin<-VaでΔV>0となるように第1出力電圧V1及び第2出力電圧V2の極性が設定される。オフセット電圧Voff2は、Vin=-Vbである場合にΔV=V2-V1=0となるように設定され、さらにVin<-VbでΔV>0となるように第1出力電圧V1及び第2出力電圧V2の極性が設定される。オフセット電圧Voff3は、Vin=Vaである場合にΔV=V2-V1=0となるように設定され、オフセット電圧Voff4は、Vin=Vaである場合にΔV=V2-V1=0となるように設定されている。さらにVin>VaでΔV>0となるように第1出力電圧V1及び第2出力電圧V2の極性が設定される。オフセット電圧Voff4は、Vin=Vbである場合にΔV=V2-V1=0となるように設定され、さらにVin>VbでΔV>0となるように第1出力電圧V1及び第2出力電圧V2の極性が設定される。コンパレータ10は、調整信号VxV1,V2を2値化して第1信号10aを出力する。この例では、V2>V1のとき第1信号10aは1となり、V2<V1のとき第1信号10aは0となる。判定部200は、メモリを備え、前回の出力信号DETを記憶している。また、判定部200は、制御信号CTLを用いて第1乃至第4閾値に対応するオフセット電圧Voff1~Voff4を切り替えるように入力信号調整部300を制御するとともに、オフセット電圧Voff1~Voff4を切り替えごとに第1信号10aを取得し、第1乃至第4閾値に対応する第1信号10aと前回の出力信号DETとに基づいて今回の出力信号DETを生成する。ここで、入力信号Vinが第1閾値-Vaを下回る範囲を第1範囲W1、入力信号Vinが第1閾値-Va以上で第2閾値-Vb未満の範囲を第2範囲W2、入力信号Vinが第2閾値-Vb以上で第3閾値Va未満の範囲を第3範囲W3、入力信号Vinが第3閾値Va以上で第4閾値Vb未満の範囲を第4範囲W4、入力信号Vinが第4閾値Vb以上の範囲を第5範囲W5としたとき、判定部200は、現在の入力信号Vinがどの範囲に属するかを判定し、この判定結果と前回の出力信号DETとに基づいてヒシテリシス特性を持たせた今回の出力信号DETを生成する。例えば、前回の出力信号DETが0で、今回の入力信号Vinが第2範囲W2に属する場合は、今回の出力信号DETは0とする。一方、前回の出力信号DETが1で、今回の入力信号Vinが第2範囲W2に属する場合は、今回の出力信号DETは1とする。入力信号Vinが第2範囲W2か第4範囲W4に属する場合、図2に示すように出力信号DETは0の場合もあれば1の場合もある。どちらになるかは、過去の入力信号Vinによる。入力信号Vinが第3範囲W3から第2範囲W2に変化した場合には、出力信号DETを0とし、入力信号Vinが第1範囲W1から第2範囲W2に変化した場合には、出力信号DETを1とする。また、入力信号Vinが第3範囲W3から第4範囲W4に変化した場合には、出力信号DETを0とし、入力信号Vinが第5範囲W5から第4範囲W4に変化した場合には、出力信号DETを1とする。本実施形態では、入力信号Vinがどの範囲に属するかを特定するために、入力信号Vinが第1乃至第4閾値-Va、-Vb、Va、Vbを超えるか否かを判定する。具体的には、第1乃至第4閾値に相当するオフセット電圧Voff1~Voff4を付加するように入力信号調整部300を制御する。ここで、前回の出力信号DETの値をDET’としたとき、入力信号Vinと第1乃至第4閾値-Va、-Vb、Va、Vbとの比較結果である第1信号10aと第1乃至第5範囲W1~W5との関係、及び今回の出力信号DETとの関係を図3に示す。例えば、第1閾値-Vaに対応する第1信号10aが0、第2閾値-Vbに対応する第1信号10aが0、第3閾値Vaに対応する第1信号10aが0、第4閾値Vbに対応する第1信号10aが1の場合、入力信号Vinは第4範囲W4にある。この場合には、図2に示すように、過去の入力信号Vinの状態に応じて、今回の出力信号DETは0となることもあれば、1となることもある。そして、前回の出力信号DET’が0であれば今回の出力信号DETは0であり、前回の出力信号DET’が1であれば今回の出力信号DETは1である。判定部200は、図3に示す真理値表に従った論理演算を実行して、今回の出力信号DETを生成する。このヒシテリシス装置1000によれば、入力信号Vinの絶対値が小さい場合に0となり、入力信号Vinの絶対値が大きい場合に1となる出力信号DETにヒシテリシス特性を付与することができる。また、ヒシテリシス装置1000によれば、複数の閾値で変化するヒシテリシス特性によって入力信号Vinの大きさを判定するのに、一回の計測で信号の有無を検出するのではなく、第1出力電圧V1と第2出力電圧V2との大小関係を判定するコンパレータ10を用いて、入力信号Vinがどの範囲に属するかを複数回の判定で特定し、その判定結果と前回の出力信号DET’とに基づいて、ヒシテリシス特性が付与された今回の出力信号DETを得る。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置1000の動作を安定させることができる。<1-2:第2態様>図4は、本発明の実施形態に係るヒシテリシス装置のブロック図である。このヒシテリシス装置2000は、上述したヒシテリシス装置1000と同様に入力信号Vinに対して図2示すヒシテリシス特性を付与した出力信号DETを生成する。ヒシテリシス装置2000は、閾値選択部400を備える。閾値選択部400は、判定部201から供給される制御信号CTLに従って第1乃至第4閾値-Va,-Vb,Va,Vbのうち一つを選択してコンパレータ10に出力する。判定部201は、第1閾値-Va又は第2閾値-Vbを指定した場合には、第1信号10aを反転し、第3閾値Va又は第4閾値Vbを指定した場合には、第1信号10aをそのまま用いて、図3に示す真理値表の論理演算を実行して、出力信号DETを生成する。従って、制御信号CTLが第1閾値-Vaを指定する場合、入力信号Vinが第1閾値-Vaを下回ると、第1信号10aは0となるが、判定部201は、これを反転し第1信号10aが1として論理演算を実行する。これによって、ヒシテリシス装置2000は、ヒシテリシス装置1000と同様に、入力信号Vinの絶対値が小さい場合に0となり、入力信号Vinの絶対値が大きい場合に1となる出力信号DETにヒシテリシス特性を付与することができる。また、入力信号Vinの大きさを判定するのに、一回の計測で信号の有無を検出するのではなく、複数の閾値を順次切り替えて入力信号Vinがどの範囲に属するかを特定するので、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、ヒシテリシス装置2000の動作を安定させることができる。<1-3:変形例>上述した第1態様及び第2態様では、入力信号Vinがヒシテリシス特性の変化点で区切られるどの範囲に属するかを特定するために、第1乃至第4閾値を順次選択するように制御した。すなわち、4回の切り換えを実行した。しかしながら、図3に示す真理値表において、今回の出力信号DETの論理値を決定しているのは、太枠で囲まれた部分であり、その他の部分は、今回の出力信号DETに影響を与えていない。この点に着目して図3の真理値表を書き直すと、図5に示す真理値表が得られる。図5において-を記載した欄は、01のいずれであってもよいことを意味する。即ち、前回の出力信号DET’によって、今回の出力信号DETの論理値が影響を受けるのは、第2範囲W2及び第4範囲W4のみであり、第1範囲W1、第3範囲W3、及び第5範囲W5では、前回の出力信号DET’を参照する必要はない。さらに、入力信号Vinが第1閾値-Va未満であれば、第1範囲W1であることが確定する。この場合は、今回の出力信号DETは1となる。従って、第2乃至第4閾値-Vb、Va、Vbに対応する切り換えが不要となる。そこで、判定部200及び201は、図6に示すフローチャートに従って判定動作を実行してもよい。まず、判定部200及び201は、入力信号Vinが第1閾値-Va未満であるか否かを判定する。具体的には、第1閾値-Vaを指定する制御信号CTLを生成する。この時、第1信号10aが1であれば、入力信号Vinが第1閾値-Va未満であると判定する。これは、入力信号Vinが図2に示す第1範囲W1に属する場合であり、今回の出力信号DETを1とする。判定部200及び201は、今回の出力信号DET1をメモリに記憶して、処理を終了する。一方、ステップS1の判定処理において、第1信号10aが0であれば、その判定条件が否定され、入力信号Vinが第2閾値-Vb未満であるか否かを判定する。具体的には、第2閾値-Vbを指定する制御信号CTLを生成する。この時、第1信号10aが1であれば、入力信号Vinが第2閾値-Vb未満であると判定し、処理をステップS5に進める。これは、入力信号Vinが図2に示す第2範囲W2に属する場合である。ステップS5において、判定部200及び201は、メモリから前回の出力信号DET’を読み出して、その論理値を今回の出力信号DETの論理値とする。従って、前回の出力信号DET’が1であれば今回の出力信号DETは1となり、前回の出力信号DET’が0であれば今回の出力信号DETは0となる。次に、ステップS4の判定処理において、第1信号10aが0であれば、その判定条件が否定され、入力信号Vinが第3閾値Va未満であるか否かを判定する。具体的には、第3閾値Vaを指定する制御信号CTLを生成する。この時、第1信号10aが1であれば、入力信号Vinが第3閾値Va未満であると判定し、処理をステップS7に進める。これは、入力信号Vinが図2に示す第3範囲W3に属する場合である。判定部200及び201は、今回の出力信号DETを0とする。次に、ステップS6の判定処理において、第1信号10aが0であれば、その判定条件が否定され、入力信号Vinが第4閾値Vb未満であるか否かを判定する。具体的には、第4閾値Vbを指定する制御信号CTLを生成する。この時、第1信号10aが1であれば、入力信号Vinが第4閾値Vb未満であると判定し、処理をステップS5に進める。これは、入力信号Vinが図2に示す第4範囲W4に属する場合である。ステップS5において、判定部200及び201は、メモリから前回の出力信号DET’を読み出して、その論理値を今回の出力信号DETの論理値とする。次に、ステップS8の判定処理において、第1信号10aが0であれば、その判定条件が否定される。この場合、入力信号Vinは第4閾値Vb以上であり、図2に示す第5範囲W5に属する。判定部200及び201は、今回の出力信号DETを1とする。ステップS5及びステップS7の処理が終了すると、判定部200及び201は、今回の出力信号DETをメモリに書き込む。なお、ステップS5が終了した場合は、前回の出力信号DET’と今回の出力信号DETとが一致するので、ステップS3のメモリへの書き込みを省略してもよい。この変形例によれば、入力信号Vinの大きさは、第1乃至第4閾値で区分けしたとき、第1乃至第5範囲W1~W5に区分けされる。第1乃至第5範囲W1~W5のうち、出力信号DETが0となる範囲を第1論理値範囲、出力信号DETが1となる範囲を第2論理値範囲、出力信号DETが0又は1となる範囲を共通範囲としたとき、図2に示す第3範囲W3は第1論理値範囲、第1範囲W1及び第5範囲W5は第2論理値範囲、第2範囲W2及び第4範囲W4は共通範囲となる。判定部200及び201は、第1乃至第4閾値に対応する第1信号10aに基づいて、入力信号Vinが第1論理値範囲、第2論理値範囲、及び共通範囲のいずれに属するかを判定するステップS1、S4、S6、S8。そして、入力信号Vinが第1論理範囲に属する場合第3範囲W3は、今回の出力信号DETを0とする。また、入力信号Vinが第2論理範囲に属する場合第1範囲W1又は第5範囲W5は、今回の出力信号DETを1する。さらに、入力信号Vinが共通範囲に属する場合は、今回の出力信号DETを前回の出力信号DET’と一致させる。判定部200及び201は、複数の閾値に対応する第1信号10aに基づいて、入力信号が第1論理値範囲、第2論理値範囲、及び共通範囲のいずれに属するかを判定するが、全ての閾値について第1信号10aを得ることは必ずしも必要では無く、3つの範囲のいずれに属するかを判定できれば、その時点で閾値の切り替えを中止することができる。このため、ヒシテリシス装置の処理速度を向上させることができ、しかも切り替え回数の低減に伴って消費電力を削減することができる。<2.磁気検出装置>次に、上述したヒシテリシス装置1000又は2000を適用した磁気検出装置について説明する。<2-1:第1態様>本発明の実施の形態について図面を参照して説明する。図7は、本発明の第1態様に係る磁気検出装置100Aの構成を示すブロック図である。この図に示すように、磁気検出装置100Aは、上述したヒシテリシス装置1000を用いて構成され、ブリッジ回路3A、コンパレータ10、判定回路20、メモリ30、及び選択信号生成回路40Aを備える。この例において入力信号Vinは外部磁界の磁界強度である。また、ブリッジ回路3A及び選択信号生成回路40Aは入力信号調整部300に相当し、判定回路20及びメモリ30は判定部200に相当する。ブリッジ回路3Aは、高電源電位Vddが供給される第1電源端子T1a、低電源電位Vssが供給される第2電源端子T1b、第1出力電圧V1と取り出す第1出力端子T2a、及び第2出力電圧V2を取り出す第2出力端子T2bを備える。第1電源端子T1aから第2電源端子T1bに至る第1経路には、第1磁気センサ素子1A、第1ラダー抵抗Ra、及び第2磁気センサ素子1Bが直列に接続されている。また、第1電源端子T1aから第2電源端子T1bに至る第2経路には、第3磁気センサ素子2B、第2ラダー抵抗Rb、及び第4磁気センサ素子2Aが直列に接続されている。第1乃至第4磁気センサ素子1A、1B、2B、及び2Aは、磁気抵抗効果素子で構成され、例えば、GMR素子を採用できる。第1及び第4磁気センサ素子1A及び2Aは正方向の外部磁界Hが強くなると抵抗値が増加し、負方向-の外部磁界-Hが強くなると抵抗値が減少する。一方、第2及び第3磁気センサ素子1B及び2Bは負方向-の外部磁界-Hが強くなると抵抗値が増加し、正方向の外部磁界Hが強くなると抵抗値が減少する。図8は、第1乃至第4磁気センサ1A、1B、2B、及び2Aの基板上での配置を示したものである。基板5は、トランジスタなどの回路が形成されたシリコン基板、シリコン基板上の配線層、及び配線層上に形成されたシリコン酸化膜SiO2の厚膜層からなる。第1乃至第4磁気センサ素子1A、1B、2B、及び2AをGMR素子などの磁気抵抗効果素子で構成した場合、磁気抵抗効果素子は、シリコン基板上の厚膜層に形成することができる。さらに、GMR素子を採用した場合には、フリー層、スペーサ層、ピン層、及びギャップ層からなる帯状の複数の素子をリード線で直列につなぐことで一つの磁気センサ素子を形成することができる。このような磁気抵抗効果素子を、素子の長手方向が基板の向かい合う辺に平行になるように4つ配置し、規則化熱処理を施すことによりピン層の磁化の向きを、基板表面に平行で磁気抵抗効果素子の長手方向と直角の向きに固定することができる。図8ではピン層の磁化の向きは黒色の矢印で示されている。説明を図7に戻す。第1ラダー抵抗Raはnnは2以上の自然数個の抵抗素子R11、R12、...R1nを直列に接続して構成される。抵抗素子R11、R12、...R1nの各々の両端のノードは、スイッチSW10~SW1nの一方の端子に接続される。スイッチSW10~SW1nの他方の端子は第1出力端子T2aに接続されている。スイッチSW10~SW1nは、第1ラダー抵抗Raの複数のノードの一つを選択して第1出力端子T2aに接続する第1選択部X1として機能する。同様に、第2ラダー抵抗Rbは複数の抵抗素子R21、R22、...R2nを直列に接続して構成される。抵抗素子R21、R22、...R2nの各々の両端のノードは、スイッチSW20~SW2nの一方の端子に接続される。スイッチSW20~SW2nの他方の端子は第2出力端子T2bに接続されている。スイッチSW20~SW2nは、第2ラダー抵抗Rbの複数のノードの一つを選択して第2出力端子T2bに接続する第2選択部X2として機能する。この例では、スイッチSW10~SW1nのうちいずれか一つをオン状態にし、他をオフ状態にする選択信号SEL1とスイッチSW20~SW2nのうちいずれか一つをオン状態にし、他をオフ状態にする選択信号SEL2が選択信号生成回路40Aから供給される。ここで、選択信号SEL1及びSEL2が、第1ラダー抵抗Ra及び第2ラダー抵抗Rbの中点を選択することを指定する場合を想定する。この場合、外部磁界の磁界強度がゼロであれば、第1出力電圧V1と第2出力電圧V2とは等しい。また、正方向の外部磁界Hが強くなると、磁気センサ素子1A及び磁気センサ素子2Aの抵抗値が増加する一方、磁気センサ素子1B及び磁気センサ素子2Bの抵抗値が減少するので、V2>V1となる。逆に、負方向-の外部磁界-Hが強くなると、磁気センサ素子1B及び磁気センサ素子2Bの抵抗値が増加する一方、磁気センサ素子1A及び磁気センサ素子2Aの抵抗値が減少するので、V2<V1となる。次に、コンパレータ10は第1出力端子T2aから出力される第1出力電圧V1と第2出力端子T2bから出力される第2出力電圧V2とを比較して第1信号10aを生成する。判定回路20は、磁気の有無を示す出力信号DETを出力するとともに、第1選択部X1と第2選択部X2におけるノードを定められた順序で選択するように選択信号生成回路40Aに対して制御信号CTLを供給する。出力信号DETは1で磁気有りを示し、0で磁気無しを示す。また、判定回路20は、生成した出力信号DETをメモリ30に記憶し、次回の判定において、前回の出力信号DETを用いる。磁気の有無の判定において、正方向の外部磁界Hの磁界強度が上限閾値より大きい場合、又は負方向-の外部磁界-Hの磁界強度が下限閾値より小さい場合に磁気有りと判定し、磁界強度が下限閾値から上限閾値の間にある場合に磁気無しと判定する。但し、磁界強度が下限閾値及び上限閾値の近辺で変動すると、チャタリングが発生するため、ヒシテリシス特性を持たせる必要がある。この例では、入力信号Vinは外部磁界の磁界強度である。そして、ヒシテリシス特性は図2に示したものであり、第1乃至第4閾値を-H1、-H2、H1、H2とする。この図に示すように、磁気無し0の状態から、負方向-の外部磁界-Hが次第に大きくなり、磁界強度が第1閾値-H1を下回ると磁気有り1の状態に変化する。一方、負方向-の外部磁界-Hが大きく磁気有り1の状態から外部磁界-Hの磁界強度が次第にゼロに近づく場合、磁界強度が第2閾値-H2を上回ると磁気無し0の状態に変化する。また、正方向の外部磁界Hが次第に大きくなり、磁界強度が第4閾値H2を上回ると磁気有り1の状態に変化する。一方、正方向の外部磁界Hが大きく磁気有り1の状態から外部磁界Hの磁界強度が次第にゼロに近づく場合、磁界強度が第3閾値H1を下回ると磁気無し0の状態に変化する。ここで、磁界強度が第1閾値-H1を下回る範囲を第1範囲W1、磁界強度が第1閾値-H1以上で第2閾値-H2未満の範囲を第2範囲W2、磁界強度が第2閾値-H2以上で第3閾値H1未満の範囲を第3範囲W3、磁界強度が第3閾値H1以上で第4閾値H2未満の範囲を第4範囲W4、磁界強度が第4閾値H2以上の範囲を第5範囲W5としたとき、判定回路20は、現在の磁界強度がどの範囲に属するかを判定し、この判定結果と前回の出力信号DETとに基づいてヒシテリシス特性を持たせた今回の出力信号DETを生成する。本実施形態では、外部磁界の磁界強度がどの範囲に属するかを特定するために、磁界強度が第1乃至第4閾値-H1、-H2、H1、H2を超えるか否かを判定する。具体的には、第1乃至第4閾値に相当する外部磁界が印加され場合に、第1出力電圧V1と第2出力電圧V2とが等しくなるように、第1選択部X1と第2選択部X2におけるノードの選択を切り替える。第1選択部X1において、第1ラダー抵抗Raのうち磁気センサ素子1Aに近いノードを選択する場合には第1出力電圧V1は高くなる一方、第1ラダー抵抗Raのうち磁気センサ素子1Bに近いノードを選択する場合には第1出力電圧V1は低くなる。この点は、第2選択部X2におけるノードの選択でも同様である。即ち、どのノードを選択するかによって、第1出力電圧V1及び第2出力電圧V2の大きさを調整することができる。また、上述したように正方向の外部磁界Hが強くなると、第1出力電圧V1が大きくなるとともに第2出力電圧V2が小さくなる一方、負方向-の外部磁界-Hが強くなると、第2出力電圧V2が大きくなるとともに第1出力電圧V1が小さくなる。従って、第1選択部X1と第2選択部X2において、ノードを適宜選択すれば、第1乃至第4閾値に相当する外部磁界が印加され場合に、第1出力電圧V1と第2出力電圧V2とを等しくすることができる。より具体的には、判定回路20は、第1乃至第4閾値の種別を順次指定する制御信号CTLを選択信号生成回路40Aに供給する。例えば、制御信号CTLは2ビットの信号であり、00の場合は第1閾値-H1に対応する選択を指定し、01の場合は第2閾値-H2に対応する選択を指定し、10の場合は第3閾値H1に対応する選択を指定し、11の場合は第4閾値H2に対応する選択を指定する。そして、制御信号CTLを、00→01→10→11と切り替えることによって、外部磁界の磁界強度を第1乃至第4閾値の各々と比較した比較結果をコンパレータ10の第1信号10aとして得ることができる。ここで、外部磁界の磁界強度をHx、前回の出力信号DETの値をDET’としたとき、第1乃至第4閾値-H1、-H2、H1、H2との比較結果である第1信号10aと第1乃至第5範囲W1~W5との関係、及び今回の出力信号DETとの関係は、上述した図3及び図5においてVinをHx、-Vaを-H1、-Vbを-H2、VaをH1、VbをH2に置き換えればよい。また、図6についても同様である。即ち、判定回路20は、図3に示す真理値表に従った論理演算を実行して、今回の出力信号DETを生成する。このように第1実施形態によれば、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、バランス抵抗として機能する第1ラダー抵抗Ra及び第2ラダー抵抗Rbのノードを選択可能としたので、後段の構成を大幅に簡素化することが可能となる。すなわち、第1出力電圧V1と第2出力電圧V2との大小関係を判定するコンパレータ10を用いて、外部磁界の磁界強度がどの範囲に属するかを複数回の判定で判定し、その判定結果と前回の出力信号DET’とに基づいて、ヒシテリシス特性が付与された今回の出力信号DETを得ることができる。この結果、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置100Aの動作を安定させることができる。また、判定回路20は、図6に示すフローチャートに従った判定処理を実行することにより、処理速度を向上させることができ、しかも消費電力を低減することができる。<2-2:第2態様>次に、第2態様に係る磁気検出装置100Bについて説明する。図9は、第2態様に係る磁気検出装置100Bの構成を示すブロック図である。磁気検出装置100Bは、ブリッジ回路3Aの替わりにブリッジ回路3Bを用いる点及び選択信号生成回路40Aの替わりに選択信号生成回路40Bを用いる点を除いて、図7に示す磁気検出装置100Aと同様に構成されている。なお、図7と同一の構成には同一の符号を付し、その説明を適宜省略する。ブリッジ回路3Bにおいて、磁気センサ素子1Aは、一方の端子が第1電源端子T1aと接続され、他方の端子が第1出力端子T2aと接続される。第2磁気センサ素子1Bは、一方の端子がラダー抵抗Rの一方の端子と接続され、他方の端子が第1出力端子T2aと接続される。第3磁気センサ素子2Bは、一方の端子が第1電源端子T1aと接続され、他方の端子が第2出力端子T2bと接続される。磁気センサ素子2Aは、一方の端子がラダー抵抗Rの他方の端子と接続され、他方の端子が第2出力端子T2bと接続される。また、選択部Xは、nnは2以上の自然数個のスイッチSW0~SWnにより構成され、ラダー抵抗Rはn個の抵抗素子R1、R2、...Rnを直列に接続して構成される。抵抗素子R1、R2、...Rnの各々の両端のノードは、スイッチSW0~SWnの一方の端子に接続される。スイッチSW0~SWnの他方の端子は第2電源端子T1bに接続されている。選択部Xは、ラダー抵抗Rの複数のノードの一つを選択して第2電源端子T1bに接続する。また、選択信号生成回路40Bは、制御信号CTLに基づいて、選択信号SELを生成し選択部Xに供給する。選択部Xにおけるノードの選択によって、第1電源端子T1aから磁気センサ素子1A及び1Bを経由して第2電源端子T1bに至る第1経路と、第1電源端子T1aから磁気センサ素子2A及び2Bを経由して第2電源端子T1bに至る第2経路とのバランスを調整することができる。具体的には、第1態様と同様に、第1乃至第4閾値に相当する外部磁界が印加され場合に、第1出力電圧V1と第2出力電圧V2とが等しくなるように、選択部Xにおけるノードの選択を切り替える。この磁気検出装置100Bによれば、第1態様と同様に、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、バランス抵抗として機能するラダー抵抗Rのノードを選択可能としたので、後段の構成を大幅に簡素化することが可能となる。すなわち、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置100Bの動作を安定させることができる。さらに、第1実施形態の磁気検出装置100Aと比較すると、ラダー抵抗と選択部の数を減らすことができるので、より一層、構成を簡素化することができる。<2-3:第3態様>次に、第3態様に係る磁気検出装置100Cについて説明する。図10は、第3態様に係る磁気検出装置100Cの構成を示すブロック図である。磁気検出装置100Cは、ブリッジ回路3C、差動増幅器50、及びヒシテリシス装置2000を備える。なお、図4及び図9と同一の構成には同一の符号を付し、その説明を適宜省略する。ブリッジ回路3Cは、図9に示すブリッジ回路3Bからラダー抵抗Rと選択部Xとを除いた構成となっている。ブリッジ回路3Cから出力される第1出力電圧V1は差動増幅器50の負入力端子に供給され、第2出力電圧V2はその正入力端子に供給される。差動増幅器50はブリッジ回路3Cの出力を増幅して入力信号Vinを生成する。ヒシテリシス装置2000は、図2示すヒシテリス特性を付与した出力信号DETを生成する。この磁気検出装置100Cによれば、複数の閾値で変化するヒシテリシス特性によって外部磁界の磁界強度を判定するのに、一回の計測で磁気の有無を検出するのではなく、複数の閾値を切り替えて得た第1信号10aと前回の出力信号DETに基づいて今回の出力信号DETを生成する。これにより、複数のシュミットトリガ回路を不要にでき、しかも低電圧動作において微小電圧の加減算が不要となるので、磁気検出装置100Cの動作を安定させることができる。<2-4:変型例>本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。1上述した第1態様では、磁気センサ素子1A及び1Bを含む第1経路と、磁気センサ素子2B及び2Aを含む第2経路の各々にラダー抵抗を設けた。また、第2実施形態では、第1経路と第2経路に跨るようにラダー抵抗を設けた。しかしながら、一方の経路にのみラダー抵抗を設け、複数のノードを選択するように制御してもよい。すなわち、ラダー抵抗は、第1経路と第2経路の少なくとも一方に設ければよい。また、上述した第2実施形態において、ラダー抵抗Rを第1電源端子T1a側に設けてもよい。2上述した第1態様及び第2態様において、コンパレータ10のオフセット電圧をキャンセルするようにラダー抵抗のノードを選択するようにしてもよい。ここで、コンパレータ10の入力に換算したオフセット電圧がΔV=V2-V1であれば、V2-V1=ΔVとなるようにノードを選択すればよい。例えば、第1閾値-H2に対応するノードを選択するのであれば、外部磁界の磁界強度Hxが第1閾値-H2である場合に、V2-V1=ΔVとなるように、ノードを選択すればよい。この変形例によれば、コンパレータ10のオフセット電圧をキャンセルすることができるので、より正確に磁気の有無を検出することが可能となる。3本願発明に係るラダー抵抗は、一定の厚さを持つ薄い膜の抵抗であってもよい。例えば、ドーピングを行ったシリコンや多結晶シリコンなどの半導体を用いてもよいし、金属配線で形成してもよい。また、GMR素子を抵抗として用いてもよい。実施形態に記載された1つの磁気抵抗効果素子は、複数の帯状の感磁部が導電部で直列に接続されて形成されている。GMR素子を抵抗して用いる場合には、この導電部にスイッチを設ければよい。スイッチは磁気抵抗効果素子が形成される面内に形成する必要はなく、酸化ケイ素などからなる絶縁層を介してシリコン基板上に形成してもよい。このように形成することで複数のGMR素子の抵抗値をそれぞれ可変にすることができる。スイッチノードを適宜選択すれば外部磁界が印加された場合に第1出力電圧V1と第2出力電圧V2とを等しくすることができる。また、このように形成すれば、ポリシリコン抵抗を別途設ける場合に比べて回路規模を小さくすることもできる。"