"互いに導電型が異なる第1および第2のトランジスタを少なくとも含む論理回路を備えた半導体回路において、前記第1および第2のトランジスタで共有されるゲート領域と、前記ゲート領域に接するように配置されるゲート絶縁膜と、前記ゲート絶縁膜に接するように配置される半導体層と、を備え、前記半導体層は、前記ゲート領域に対向するように配置され、前記第1のトランジスタのチャネルとして用いられる反転層形成領域と、前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第2のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする半導体回路。前記半導体層は、前記第1のトランジスタのソース領域およびドレイン領域と、前記第2のトランジスタのソース領域およびドレイン領域と、を有し、前記第1のトランジスタのドレイン領域と前記第2のトランジスタのドレイン領域とは、互いに接触するように配置されて、各ドレイン領域は逆バイアスとなる電圧にそれぞれ設定されることを特徴とする請求項1に記載の半導体回路。前記論理回路は、前記ゲート領域を共有する前記第1および第2のトランジスタをnnは1以上の整数個ずつ用いて、n個の前記ゲート領域のそれぞれに入力されたn個の入力信号に対して正論理の論理演算を行った結果を出力することを特徴とする請求項1または2に記載の半導体回路。前記第1のトランジスタはN型であって、第1の基準電圧側に接続され、前記第2のトランジスタはP型であって、前記第1の基準電圧よりも低い第2の基準電圧側に接続され、前記第2のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項1乃至3のいずれかに記載の半導体回路。前記第2のトランジスタはN型であって、第1の基準電圧側に接続され、前記第1のトランジスタはP型であって、前記第1の基準電圧よりも低い第2の基準電圧側に接続され、前記第2のトランジスタは、デプレッション型のトランジスタであることを特徴とする請求項1乃至3のいずれかに記載の半導体回路。前記第1または第2のトランジスタのドレイン領域は、前記第2の基準電圧に設定される下地層であり、前記ゲート領域、前記ゲート絶縁膜および前記半導体層は、前記下地層の上に配置されることを特徴とする請求項4または5に記載の半導体回路。前記半導体層の短手方向の両端面に対向するように、2つの前記ゲート領域が配置されることを特徴とする請求項1乃至5のいずれかに記載の半導体回路。複数本の前記ゲート領域が第1方向に並列接続されており、前記反転層形成領域および前記導通路形成領域のいずれか一方は、前記ゲート領域の下方で前記第1方向に配置され、他方は前記ゲート領域の下方で前記第1方向と交差する第2方向に配置されることを特徴とする請求項1乃至7のいずれかに記載の半導体回路。互いに導電型が異なる第1および第2のトランジスタを少なくとも含み、前記第1および第2のトランジスタの各ゲートに入力された信号論理を用いて所定の論理演算を行う論理回路において、前記第1および第2のトランジスタで共有されるゲート領域と、前記ゲート領域に接するように配置されるゲート絶縁膜と、前記ゲート絶縁膜に接するように配置される半導体層と、を備え、前記半導体層は、前記ゲート領域に対向するように配置され、前記第1のトランジスタのチャネルとして用いられる反転層形成領域と、前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第2のトランジスタのチャネルとして用いられる導通路形成領域と、を有し、前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断されることを特徴とする論理回路。本発明は、論理回路をできるだけ小さな回路面積で形成可能な半導体回路および論理回路を提供するものである。本実施形態の一態様は、互いに導電型が異なる第1および第2のトランジスタを少なくとも含む論理回路を備えた半導体回路に関する。この回路は、前記第1および第2のトランジスタで共有されるゲート領域と、前記ゲート領域に接するように配置されるゲート絶縁膜と、前記ゲート絶縁膜に接するように配置される半導体層と、を備える。前記半導体層は、前記ゲート領域に対向するように配置され、前記第1のトランジスタのチャネルとして用いられる反転層形成領域と、前記反転層形成領域に沿って、あるいは前記反転層形成領域と交差するように形成され、前記前記第2のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。前記導通路形成領域は、前記ゲート領域が所定の電圧範囲のときには、前記反転層形成領域から伸びる空乏層により遮断される。以下、図面を参照しながら、本発明の実施形態を説明する。第1の実施形態図1aは第1の実施形態に係る半導体回路の回路図、図1bは同回路の断面図、図1cは同回路の平面図である。図1aの半導体回路は、電源端子VDDに接続されたNMOSトランジスタQ1と、接地端子VSSに接続されたPMOSトランジスタQ2とを備えた正論理のバッファ1である。このバッファ1の入力端子INは、NMOSトランジスタQ1のゲートとPMOSトランジスタQ2のゲートに接続されている。NMOSトランジスタQ1のドレインは電源端子VDDに接続され、NMOSトランジスタQ1のソースは出力端子OUTとPMOSトランジスタQ2のソースに接続されている。PMOSトランジスタQ2のドレインは接地端子VSSに接続されている。図1aの回路構成自体は、特に新規なものではないが、本実施形態は図1bの断面構造に特徴がある。以下、断面構造を詳細に説明する。本実施形態に係る半導体回路は、絶縁基板2上に設けられる薄い半導体層3を用いて形成される。この半導体層3の一部には、トレンチ4が形成されており、このトレンチ4の内壁面にゲート絶縁膜5が形成され、このゲート絶縁膜5を覆うようにゲート領域6が形成されている。このゲート領域6は、トレンチ4の内部を充填するとともに、半導体層3の上面から突き出るように形成されている。半導体層3には、ゲート領域6を挟んで両側に、NMOSトランジスタQ1のドレイン領域7とソース領域8が形成されている。そして、そのさらに外側に、PMOSトランジスタQ2のドレイン領域9とソース領域10が形成されている。NMOSトランジスタQ1のドレイン領域7は、ゲート絶縁膜5に接するとともに、PMOSトランジスタQ2のドレイン領域9に接している。NMOSトランジスタQ1のソース領域8は、ゲート絶縁膜5に接するとともに、PMOSトランジスタQ2のソース領域10に接している。NMOSトランジスタQ1のドレイン領域7はN領域であり、電源端子VDDからの電源電圧に設定されている。PMOSトランジスタQ2のドレイン領域9はP領域であり、接地電圧に設定されている。このため、両領域は逆バイアス状態であり、両領域を接するように形成しても、短絡電流が流れるおそれはない。これにより、両領域を密接配置できる。また、NMOSトランジスタQ1のソース領域8はN領域であり、PMOSトランジスタQ2のソース領域10はP領域である。これらソース領域8,10にはいずれも共通の出力端子OUTが接続されている。半導体層3の絶縁基板2と接する側には、P-領域11が設けられている。上述したゲート絶縁膜5と、両トランジスタQ1,Q2のドレイン領域7,9およびソース領域8,10は、このP-領域11の上方に形成されている。このP-領域11には、ゲート領域6の電圧に応じて、NMOSトランジスタQ1のチャネル12が形成される反転層形成領域と、PMOSトランジスタQ2のチャネル13が形成される導電路形成領域とが設けられる。PMOSトランジスタQ2はデプレッション型であることから、導電路形成領域は、ゲート領域6の電圧に依存せずに形成される。これに対して、反転層形成領域は、NMOSトランジスタQ1のゲート領域6の電圧が所定の閾値電圧を超えた場合に形成される。本実施形態の特徴は、反転層形成領域内の反転層12から下方に伸びた空乏層により、導電路形成領域内の導電路を遮断することができることである。これにより、ゲート領域6の電圧により、NMOSトランジスタQ1のオン/オフを切替制御するとともに、PMOSトランジスタQ2のオン/オフも切替制御することができる。すなわち、本実施形態では、一つのゲート領域6の電圧を制御することで、PMOSトランジスタQ2とNMOSトランジスタQ1の両方をオン/オフ制御できるという特徴を有する。以下、第1の実施形態に係る半導体回路の動作を説明する。まず、ゲート領域6に正電圧を印加しない場合は、PMOSトランジスタQ2がデプレッション型であることから、PMOSトランジスタQ2のチャネル13を介して、PMOSトランジスタQ2のソース領域10からドレイン領域9に向かって電流が流れる。すなわち、PMOSトランジスタQ2はオンし、NMOSトランジスタQ1はオフする。次に、ゲート領域6に印加する電圧レベルを次第に高くすると、P-領域11内のゲート絶縁膜5側に反転層12が形成され、反転層12から下方にかけて空乏層が徐々に伸びていく。ゲート領域6の電圧が所定の正電圧に達すると、この空乏層によって、PMOSトランジスタQ2のチャネル13が遮断されて、PMOSトランジスタQ2はオフする。このとき、NMOSトランジスタQ1では、反転層12によるチャネルを介してドレイン領域7からソース領域8に電流が流れるため、NMOSトランジスタQ1はオンする。本実施形態の半導体回路は、例えば図1cに示すように、両トランジスタQ1,Q2のソース領域10,8、ゲート領域6およびドレイン領域7,9を一方向に並べて配置したものである。これは一例であり、両トランジスタQ1,Q2の各領域の配置場所は任意に変更可能である。例えば、図2aは、PMOSトランジスタQ2のドレイン領域9およびソース領域10の形成箇所を図1cとは変えた例を示す平面図である。図2aの場合、NMOSトランジスタQ1のドレイン領域7とソース領域8が並ぶ方向第1方向とは異なる方向にPMOSトランジスタQ2のドレイン領域9とソース領域10を配置した例を示している。より具体的には、NMOSトランジスタQ1のドレイン領域7とPMOSトランジスタQ2のドレイン領域9とが並ぶ方向第2方向は、第1方向に略直交している。また、NMOSトランジスタQ1のソース領域8とPMOSトランジスタQ2のソース領域10とが並ぶ方向も第2方向である。この場合、NMOSトランジスタQ1では図2aの矢印y1に沿って電流が流れ、PMOSトランジスタQ2では矢印y2に沿って電流が流れる。NMOSトランジスタQ1とPMOSトランジスタQ2のソース領域8,10とドレイン領域7,9の形成箇所を種々変更することにより、図2a以外にも種々の形態が考えられる。例えば、図2bは、各トランジスタQ1,Q2のドレイン領域7,9とソース領域8,10がゲート領域6を間に挟んで対角状に配置される例を示している。また、図2cは、各トランジスタQ1,Q2のドレイン領域7,9が第1方向に沿って配置され、かつソース領域8,10も第1方向に沿って配置される例を示している。図3は図2bの半導体回路の斜視図である。図3の半導体回路は、ボックス状のP-領域11が形成されており、このP-領域11内に上述したNMOSトランジスタQ1の反転層12とPMOSトランジスタQ2のチャネル13が形成される。したがって、このP-領域11を十分に薄くしておかないと、NMOSトランジスタQ1の反転層12から伸びる空乏層により、PMOSトランジスタQ2のチャネル13を完全に遮断できなくなる。このように、第1の実施形態では、ゲート領域6の電圧レベルを切り替えることで、P-領域11内に形成されるNMOSトランジスタQ1の反転層12から伸びる空乏層にて、PMOSトランジスタQ2のチャネル13を遮断するか否かを制御し、これにより、NMOSトランジスタQ1とPMOSトランジスタQ2のオン/オフの切替を行う。したがって、一つのゲート領域6だけで、2つのトランジスタQ1,Q2のオン/オフを切替制御でき、バッファ1の回路面積を大幅に縮小できる。第2の実施形態上述した第1の実施形態では、PMOSトランジスタQ2をデプレッション型にして、NMOSトランジスタQ1の反転層12から伸びる空乏層にてPMOSトランジスタQ2のチャネル13を遮断する例を説明した。これに対して、以下に説明する第2の実施形態では、NMOSトランジスタQ1をデプレッション型にして、PMOSトランジスタQ2の反転層から伸びる空乏層にてNMOSトランジスタQ1のチャネルを遮断するものである。図4aは第2の実施形態に係る半導体回路の断面図、図4bは同回路の平面図である。第2の実施形態に係る半導体回路は、第1の実施形態と同様に、NMOSトランジスタQ1とPMOSトランジスタQ2とでバッファ1を構成する回路であり、NMOSトランジスタQ1が電源端子VDD側に接続され、PMOSトランジスタQ2が接地端子VSS側に接続される点でも第1の実施形態と共通する。第1の実施形態との違いは、NMOSトランジスタQ1がデプレッション型であることであり、この違いのために、図4aに示すように第1の実施形態とは異なる断面構造になる。第2の実施形態では、図4bに示すように、ゲート領域6を挟んでその両側には、PMOSトランジスタQ2のドレイン領域9およびソース領域10が形成され、さらにその外側にNMOSトランジスタQ1のドレイン領域7およびソース領域8が形成されている。PMOSトランジスタQ2のドレイン領域9はP領域であり、接地電圧に設定される。NMOSトランジスタQ1のドレイン領域7はN領域であり、電源電圧に設定される。このように、両トランジスタQ1,Q2のドレイン領域7,9は逆バイアスの状態であり、両ドレイン領域7,9を接触させても短絡電流が流れるおそれはない。第2の実施形態に係る半導体回路の場合、ゲート領域6が所定の電圧以下になると、ゲート領域6の直下のN-領域14内に反転層15が形成され、PMOSトランジスタQ2がオンする。また、反転層15から下方に伸びる空乏層によって、NMOSトランジスタQ1のチャネルが遮断されて、NMOSトランジスタQ1がオフする。一方、ゲート電圧が所定の電圧以上になると、反転層15が形成されないためにPMOSトランジスタQ2はオフし、NMOSトランジスタQ1のチャネルも遮断されないことから、NMOSトランジスタQ1はオンする。このように、第2の実施形態では、ゲート領域6の電圧を切り替えることで、PMOSトランジスタQ2の反転層15から伸びる空乏層により、NMOSトランジスタQ1のチャネルを遮断するか否かを制御できるため、一つのゲート領域6だけで、両トランジスタQ1,Q2のオン/オフを制御できることになり、第1の実施形態と同様に回路面積の縮小化を図れる。第3の実施形態第3の実施形態は、ソース領域8とドレイン領域7が形成される半導体層3の両側にゲート領域6を配置するものである。図5aは第3の実施形態に係る半導体回路の斜視図である。図5aの半導体回路は、図1aと同じ回路構成のバッファ1である。この半導体回路は、半導体層3の長手方向の両端側に配置されるPMOSトランジスタQ2のドレイン領域9およびソース領域10と、半導体層3の短手方向の一端側に配置されるNMOSトランジスタQ1のドレイン領域7およびソース領域8と、半導体層3の短手方向の両端側に、ゲート絶縁膜5を挟んで配置される2つのゲート領域6a,6bとを備えている。これらゲート領域6a,6bは共通の入力端子に接続されている。第1の実施形態と同様に、PMOSトランジスタQ2はデプレッション型である。PMOSトランジスタQ2のチャネルは、半導体層3の長手方向の両端側に配置されるドレイン領域9とソース領域10間に形成されている。ゲート領域6a,6bが所定の正電圧に達すると、半導体層3内に形成された反転層12から伸びる空乏層が広がり、PMOSトランジスタQ2のチャネルを遮断する。これにより、PMOSトランジスタQ2はオフする。本実施形態の場合、半導体層3の短手側の両端面に沿って2つのゲート領域6a,6bが配置されているため、短手方向の両端面から内側にかけて空乏層が広がることになり、半導体層3の短手方向の幅がある程度広くても、PMOSトランジスタQ2のチャネルを確実に遮断できる。各トランジスタQ1,Q2のドレイン領域7,9とソース領域8,10の形成箇所は、必ずしも図5aに示したものに限定されない。例えば、図5bはPMOSトランジスタQ2のソース領域10とドレイン領域9を、ゲート領域6a,6bと同様に、半導体層3の短手方向の両端面に沿って配置した例を示している。図5bの場合、NMOSトランジスタQ1のドレイン領域7、ゲート領域6およびソース領域8が半導体層3の長手方向に沿って配置され、かつPMOSトランジスタQ2のドレイン領域9、ゲート領域6およびソース領域10も半導体層3の長手方向に沿って配置されることになる。このように、第3の実施形態では、半導体層3の短手方向の両端面側に2つのゲート領域6a,6bを設けて、半導体層3の短手方向の両端面側から空乏層を伸ばせるようにしたため、半導体層3の長手方向に沿って形成されるPMOSトランジスタQ2のチャネルを確実に遮断できる。第4の実施形態第4の実施形態は、絶縁基板2ではなく、半導体層3の上に半導体回路を形成するものである。図6は第4の実施形態に係る半導体回路の断面図である。図6の断面図は、図1aの回路構成の半導体回路に対応するものである。図6の半導体回路は、シリコン等の半導体基板上に形成された島状のP層9の上に形成されている。このP層9は、PMOSトランジスタQ2のドレイン領域9として用いられる。図1aに示すように、P領域は接地電圧VSS=0Vに設定される。P層9の上には、第1方向に沿って、NMOSトランジスタQ1のソース領域8であるN層8、チャネルが形成されるP-層11、およびNMOSトランジスタQ1のドレイン領域7であるN層7が順に配置され、P-層11の上には、PMOSトランジスタQ2のソース領域10であるP層10が配置されている。また、P-層11とY方向に隣接するようにゲート領域6が配置されている。このように、図6の半導体回路では、NMOSトランジスタQ1のソース-ドレイン方向は図示のX方向であり、PMOSトランジスタQ2のソース-ドレイン方向はZ方向であり、両トランジスタQ1,Q2のゲートからチャネルに向かう方向はY方向である。図6の半導体回路において、PMOSトランジスタQ2はデプレッション型であり、PMOSトランジスタQ2のチャネルは、P-層11のZ方向に形成されている。NMOSトランジスタQ1のゲート領域6に印加する電圧が所定の正電圧を超えると、P-層11に形成された反転層12からY方向に空乏層が広がって、PMOSトランジスタQ2のチャネルを遮断し、PMOSトランジスタQ2はオフする。このように、接地電圧に設定されるPMOSトランジスタQ2のP層9を下地層として用いて、半導体回路を形成できるため、必ずしも絶縁基板2でなくても、本実施形態は適用可能である。第5の実施形態上述した第1~第4の実施形態では、半導体回路がバッファ1である例について説明したが、以下に説明する第5の実施形態は、2入力以上の入力信号同士で、正論理の各種論理演算を行う論理回路を半導体回路としたものである。図7aは二入力の論理積を演算するAND回路1aの回路図、図7bは同AND回路1aの平面図、図7cは図7bのC-C’線断面図、図7dは図7bのD-D’線断面図である。また、図8aはゲート領域6の共有化を行わない場合のAND回路1aの平面図、図8bは図8aのE-E’線断面図、図8cは図8aのF-F’線断面図である。図7aのAND回路1aは、電源端子VDD側にNMOSトランジスタQ3,Q4を直列接続し、接地端子VSS側にデプレッション型のPMOSトランジスタQ5,Q6を並列接続している。図7aからわかるように、AND回路1aを構成するのに4つのトランジスタQ3~Q6を要する。本実施形態では、NMOSトランジスタQ3とPMOSトランジスタQ5で1つのゲート領域6aを共有し、NMOSトランジスタQ4とPMOSトランジスタQ6で1つのゲート領域6bを共有する。したがって、4つのトランジスタQ3~Q6に対して必要なゲート領域6a,6bは2個になる。より詳細には、図7cに示すように、C-C’線断面方向には、絶縁基板2上に、P領域10、P-領域21およびP領域9が順に密接配置されている。これらの領域10,21,9の上には、ゲート領域6aが配置されている。ゲート領域6aと略平行にゲート領域6bが配置され、このゲート領域6bの下方には、図7cと同様の領域10,23,9が配置されている。また、図7dに示すように、D-D’線断面方向には、絶縁基板2上に、N領域7、P-領域21、N領域22、P-領域23およびN領域8が順に密接配置されている。また、NMOSトランジスタQ3,Q4のソース-ドレイン間には、図7bの矢印y1の方向のチャネルに沿って電流が流れる。PMOSトランジスタQ5,Q6のソース-ドレイン間には、図7bの矢印y2の方向のチャネルに沿って電流が流れる。このように、矢印y1とy2は交差しており、これはすなわち、NMOSトランジスタQ3,Q4の反転層から伸びる空乏層によって、PMOSトランジスタQ5,Q6のチャネルを遮断できることを示している。よって、上述した第1~第4の実施形態のように、NMOSトランジスタQ3,Q4の反転層から伸びる空乏層により、PMOSトランジスタQ5,Q6のチャネルを遮断することができる。これに対して、図8aの場合は、各トランジスタQ3~Q6ごとに別個にゲート領域が設けられるため、図7bに比べて回路パターンがかなり複雑になる。すなわち、本実施形態によれば、回路パターンを簡略化でき、回路面積を縮小できる。図9aは二入力の論理和を演算するOR回路1bの回路図、図9bは同OR回路1bの平面図、図9cは図9bのG-G’線断面図、図9dは図9bのH-H’線断面図である。また、図10aはゲート領域6の共有化を行わない場合のOR回路1bの平面図、図10bは図10aのJ-J’線断面図、図10cは図10aのK-K’線断面図である。図9aのOR回路1bは、電源端子VDD側にNMOSトランジスタQ3,Q4を並列接続し、接地端子VSS側にPMOSトランジスタQ5,Q6を直列接続している。このように、OR回路1bは4個のトランジスタQ3~Q6で構成されるが、本実施形態では、NMOSトランジスタQ3とPMOSトランジスタQ5でゲート領域6bを共有し、かつNMOSトランジスタQ4とPMOSトランジスタQ6でゲート領域6aを共有する。これにより、2つのゲート領域6a,6bでOR回路1bを実現する。より詳細には、図9cに示すようにG-G’線断面方向には、絶縁基板上に、N領域8、N-領域24およびN領域7が順に密接配置されている。これらの領域8,24,7の上には、ゲート領域6aが配置されている。ゲート領域6aと略平行にゲート領域6bが配置され、このゲート領域6bの下方には、図9cと同様の領域8,26,7が配置されている。また、図9dに示すように、H-H’線断面方向には、絶縁基板2上に、P領域9、N-領域24、P領域25、N-領域26およびP領域10が順に密接配置されている。また、PMOSトランジスタQ5,Q6のソース-ドレイン間には、図9bの矢印y3の方向のチャネルに沿って電流が流れる。NMOSトランジスタQ3,Q4のソース-ドレイン間には、図9bの矢印y4の方向のチャネルに沿って電流が流れる。図9bのOR回路1bの場合は、PMOSトランジスタQ5,Q6の反転層から伸びる空乏層により、NMOSトランジスタQ3,Q4のチャネルを遮断することができる。これに対して、図10aの場合は、各トランジスタQ3~Q6ごとに別個にゲート領域6が設けられるため、図9bに比べて回路パターンが複雑化する。本実施形態は、3入力以上の論理回路にも同様に適用可能である。例えば、図11は3入力のAND回路1cの回路図、図12aは図11のAND回路1cの平面図、図12bは図12aのA-A’線断面図、図12cは図12aのB-B’線断面図である。図12aのAND回路1cは、電源端子VDD側に直列接続された3つのNMOSトランジスタQ7~Q9と、接地端子VSS側に並列接続された3つのPMOSトランジスタQ10~Q12とを備えている。本実施形態では、NMOSトランジスタQ7とPMOSトランジスタQ10とでゲート領域G1を共有し、NMOSトランジスタQ8とPMOSトランジスタQ11とでゲート領域G2を共有し、NMOSトランジスタQ9とPMOSトランジスタQ12とでゲート領域G3を共有する。これら3つのゲート領域G1,G2,G3は、図12cに示すように、絶縁基板2上のP-領域11の上に略平行に配置される。これにより、図12cに示すように、P-領域11内にNMOSトランジスタQ7~Q9の反転層12とPMOSトランジスタQ10~Q12のチャネルとが形成され、この反転層12から伸びる空乏層により、PMOSトランジスタQ10~Q12のチャネルを遮断して、PMOSトランジスタQ10~Q12をオフすることができる。このように、第5の実施形態では、2入力以上の入力信号を用いて種々の正論理の論理演算を行う論理回路において、NMOSトランジスタとPMOSトランジスタとでゲート領域を共有することで、回路パターンを簡略化することができる。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"