"負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、前記制御回路は、前記負荷電流の変更を事前に通知する事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする半導体集積回路。前記制御回路は、前記事前通知信号が前記負荷電流の変動が小さな通常動作期間を示す場合に前記制御値を生成する第1の制御値生成部と、前記事前通知信号が前記負荷電流の変動が大きな負荷急変期間を示す場合に前記制御値を生成する第2の制御値生成部と、を有する請求項1に記載の半導体集積回路。前記第1、第2の制御値生成部は、それぞれ、前記出力電圧と前記参照電圧とに基づくPID制御により前記制御値を生成する請求項2に記載の半導体集積回路。前記第2の制御値生成部は、前記第1の制御値生成部の第1の参照電圧よりも大きな第2の参照電圧と、前記第1の参照電圧よりも小さな第3の参照電圧と、を有し、前記事前通知信号が前記負荷電流の増加を示す場合には前記第2の参照電圧に基づく前記PID制御を行う請求項3に記載の半導体集積回路。前記第1、第2の制御値生成部は、それぞれ、積分値の算出に利用されるゲイン係数を有し、前記第2の制御値生成部は、前記第1の制御値生成部の第1のゲイン係数よりも大きな第2のゲイン係数を有する請求項3又は4に記載の半導体集積回路。前記第2の制御値生成部は、前記PID制御のための演算により算出された仮制御値に対して予めオフセット量を加えるオフセット加算部を有する請求項3乃至5のいずれか1項に記載の半導体集積回路。前記複数の出力トランジスタは、前記制御値のそれぞれに対応して設けられる出力トランジスタを含み、前記出力トランジスタのゲート幅は、前記制御値の大きさに対して反比例の関係を持って大きくなるように設定される請求項1乃至6のいずれか1項に記載の半導体集積回路。前記複数の出力トランジスタは、前記制御値のそれぞれに対応して設けられる出力トランジスタを含み、前記出力トランジスタの抵抗値は、前記制御値の大きさに対して反比例して小さくなるように設定される請求項1乃至6のいずれか1項に記載の半導体集積回路。前記複数の出力トランジスタは、バックゲート端子とドレイン端子が接続される請求項1乃至8のいずれか1項に記載の半導体集積回路。前記制御回路は、第1の上限電圧と第1の下限電圧との間で動作し、前記複数の出力トランジスタは、ソースに前記第1の上限電圧よりも高い電圧値の第2の上限電圧が印可され、前記半導体集積回路は、さらに、前記制御回路と前記複数の出力トランジスタとの間に設けられ、前記インピーダンス制御信号の振幅を第1の振幅から前記第1の振幅よりも上限電圧及び下限電圧が高い第2の振幅に変換するバッファ回路を有し、前記バッファ回路は、前記第1の上限電圧と前記第1の下限電圧との間で動作する第1のバッファ回路と、前記第1の上限電圧と前記第1の下限電圧よりも高い電圧の第2の下限電圧との間で動作する第2のバッファ回路と、前記第2の上限電圧と前記第2の下限電圧との間で動作する第3のバッファ回路と、を有する請求項9に記載の半導体集積回路。前記バッファ回路は、前記第2の下限電圧を生成する耐圧緩和電圧生成を有し、前記耐圧緩和生成回路は、前記第2の下限電圧が生成される第1のノードと前記第1の下限電圧が供給される第2のノードとの間に設けられ、前記第2の下限電圧を生成する耐圧緩和電圧生成素子と、前記第1の上限電圧と前記第1の下限電圧との間で動作し、前記第2の下限電圧の上昇を検出して電圧抑制信号をイネーブル状態とする昇圧検出回路と、前記第1のノードと前記第2のノードとの間に接続され、前記電圧抑制信号がイネーブル状態である場合に導通状態となる第1のトランジスタと、を有する請求項10に記載の半導体集積回路。前記半導体集積回路は、前記第1の上限電圧を生成する第1の電源と、前記第2の上限電圧を生成する第2の電源と、から電源電圧の供給を受けて動作し、前記第1、第2の電源を前記第1の上限電圧に上昇させ、前記制御値を最大値にした状態を初期状態として前記制御回路の動作を開始し、前記出力電圧が予め設定された起動電圧に達した後に前記電圧モニタ回路を停止状態から動作状態に移行させ、前記電圧モニタ回路が動作状態に移行した後に前記第2の電源が生成する電圧を前記第1の上限電圧から前記第2の上限電圧に上昇させ、動作状態の前記電圧モニタ回路から得られた前記出力電圧モニタ値に基づき生成された前記制御値が安定状態となった後に前記負荷回路を起動する請求項10又は11に記載の半導体集積回路。前記半導体集積回路は、前記第1の上限電圧を生成する第1の電源と、前記第2の上限電圧を生成する第2の電源と、から電源電圧の供給を受けて動作し、前記第1の電源を前記第1の上限電圧に上昇させ、前記第2の電源を前記第2の上限電圧に上昇させ、前記制御値を最小値にした状態を初期状態として前記制御回路の動作を開始し、前記制御回路に前記制御値を前記出力電圧モニタ値にかかわらず前記最小値から徐々に大きくさせ、前記出力電圧が予め設定された起動電圧に達した後に前記電圧モニタ回路を停止状態から動作状態に移行させ、動作状態の前記電圧モニタ回路から得られた前記出力電圧モニタ値に基づき生成された前記制御値が安定状態となった後に前記負荷回路を起動する請求項10又は11に記載の半導体集積回路。前記電圧モニタ回路は、前記出力電圧のサンプリングタイミングを示す測定信号をX個Xは整数の第1の遅延調整バッファを介して遅延させ電圧測定信号を出力する第1の遅延回路と、前記電圧測定信号を複数の遅延バッファを介して伝達する測定信号伝達配線と、前記測定信号伝達配線上の前記複数の遅延バッファのそれぞれの信号をサンプリングトリガ信号のエッジに応じてサンプリングする複数のサンプリングフリップフロップと、前記測定信号をZ個Zは整数の第2の遅延調整バッファを介して遅延させ前記サンプリングトリガ信号を生成する第2の遅延回路と、を有し、前記第1の遅延調整バッファ及び前記遅延バッファは、それぞれ前記出力電圧の電圧値に応じて遅延時間が変動し、前記第2の遅延調整バッファは、それぞれ前記出力電圧の電圧値に関わらず一定となる遅延時間を有し、前記第1、第2の遅延調整バッファの個数は、同一基板上に形成される半導体素子の製造ばらつき情報及び半導体基板の温度情報に基づき同じ数だけ増減される請求項1乃至13のいずれか1項に記載の半導体集積回路。前記半導体集積回路は、前記第1、第2の遅延調整バッファの調整個数毎に、前記出力電圧モニタ値が1つ変化する前記出力電圧の変動量を示すモニタゲインと、前記半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示すテーブル情報を有し、前記テーブル情報を参照して、前記第1、第2の遅延調整バッファの調整個数、前記半導体素子の製造ばらつき情報及び半導体基板の温度情報から求められる前記モニタゲインが、予め設定されたターゲットゲインの範囲内となるように、前記第1、第2の遅延調整バッファの調整個数を決定する請求項14に記載の半導体集積回路。前記半導体集積回路は、前記半導体基板の温度が変化した場合、前記モニタゲインが前記ターゲットゲインの範囲内となるように、前記第1、第2の遅延調整バッファの調整個数を更新する請求項15に記載の半導体集積回路。半導体装置において、レギュレータ回路は、モジュール回路例えば、負荷回路を出力電圧の供給先とする。近年、低消費電力化の要求が大きくなっており、消費電力を低減するために、モジュール回路を利用しない場合には、消費電力がきわめて小さなスタンバイモードとする制御が多く行われている。そのため、レギュレータ回路には、モジュール回路に与える負荷電流の大きな変動に対応する必要がある。より具体的には、モジュール回路に与える負荷電流は、通常動作モードとスタンバイモードとでは、5桁に及ぶ違いを生じるため、レギュレータ回路には数μAから数百mAに至る広い負荷電流の範囲に対して出力電圧を一定に保つことが要求される。しかし、非特許文献1~3に記載の技術では、負荷電流の急激な変動に対して出力電圧の変動を抑制することができない。より具体的には、非特許文献1~3では、負荷電流が急激に変動する期間においても他の期間と同じ制御を行うために、負荷電流の急激な変動に追従してパワーMOSトランジスタのオン抵抗を即座に大きく変更することができない。つまり、非特許文献1~3に記載の技術では、負荷電流の大きな変動が生じた場合に、レギュレータ回路の出力電圧の変動を抑制することができない問題がある。本発明にかかる半導体集積回路の一態様は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、前記制御回路は、前記負荷電流の変更を事前に通知する事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。本発明にかかる半導体集積回路では、負荷回路が負荷電流を増加させる動作モードの変更を行う前に、事前通知信号を受信する。そして、レギュレータ回路の制御回路が、事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。これにより、負荷電流が急激に大きくなる負荷回路の動作モードの変更が生じた場合にも、本発明にかかるレギュレータ回路は、負荷電流の変動に対する出力電圧の追従性を向上させ、出力電圧の変動を抑制することができる。本発明にかかるレギュレータ回路を備えた半導体集積回路によれば、負荷電流の急激な変動に対して出力電圧の変動を抑制することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体集積回路はレギュレータ回路を含む。そして、このレギュレータ回路に特徴の1つを有する。そこで、以下では、レギュレータ回路を中心に本発明について説明する。まず、実施の形態1にかかるレギュレータ回路1のブロック図を図1に示す。図1に示すように、レギュレータ回路1は、出力トランジスタPMと、制御回路例えば、コントローラ10、電圧モニタ回路11、出力端子OUTを有する。そして、レギュレータ回路1は、出力端子OUTには負荷回路としてモジュール12が接続される。レギュレータ回路1は、出力端子OUTに出力電圧VDDMを生成し、この出力電圧VDDMを負荷回路例えば、モジュール12に供給する。また、モジュール12は、消費電流として負荷電流Iloadを消費するが、レギュレータ回路1は、この負荷電流Iloadの変動に関わらず出力電圧VDDMを一定の電圧に維持しようとする動作を行う。なお、レギュレータ回路1が負荷電流Iloadを供給する負荷回路はモジュール12以外にあっても良い。また、図1では示していないが、半導体集積回路は、レギュレータ回路1以外から電源の供給を受ける回路を有する。実施の形態1では、出力トランジスタPMとしてPMOSトランジスタを利用する。また、出力トランジスタPMは、複数の出力トランジスタにより構成される。複数の出力トランジスタは、それぞれ、電源端子例えば、電源電圧VDDHを供給する電源端子に一方の端子例えば、ソース端子が接続され、出力端子OUTに他方の端子例えば、ドレイン端子が接続され、制御端子例えば、ゲート端子に与えられるインピーダンス制御信号で示される制御値PLに応じて負荷電流Iloadの大きさに対する出力電圧VDDMの大きさを制御する。コントローラ10は、出力電圧OUTの目標値を示す参照電圧Vrefと、出力電圧モニタ値VMと、の間の誤差値の大きさに応じて制御値PLの大きさを制御し、当該制御値PLにより複数の出力トランジスタいずれを導通状態とするかを制御する。つまり、出力トランジスタPMは、1つの制御値に対して1つの出力トランジスタが対応するように構成される。電圧モニタ回路11は、出力電圧VDDMをモニタして、出力電圧VDDMの電圧値を示す出力電圧モニタ値VMを出力する。この出力電圧モニタ値VMは、デジタル値として出力されるものである。そして、実施の形態1にかかるレギュレータ回路1では、モジュール12が消費する負荷電流Iloadの急激な変動を伴うモード切替を行う前に、モジュール12が事前通知信号PACC1、PACC2を出力する。そして、実施の形態1にかかるレギュレータ回路1のコントローラ10は、負荷電流Iloadの変更を事前に通知する事前通知信号PACC1、PACC2に応じて、誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。以下では、このコントローラ10の動作について詳細に説明する。なお、事前通知信号PACC1は、負荷電流Iloadの急激な変動の有無を通知する信号であり、事前通知信号PACC2は、負荷電流Iloadの変動の方向を示す信号である。また、図1では、制御対象のモジュール12が事前通知信号PACC1、PACC2を出力する構成としたが、制御対象以外のモジュールが事前通知信号PACC1、PACC2を出力する構成とすることも可能である。まず、コントローラ10の制御対象となる出力トランジスタPMの詳細について説明する。そこで、図2に、実施の形態1にかかる出力トランジスタPMの詳細な回路図を示す。図2に示すように、コントローラ10は、nビットの制御値PL例えば、PMOSレベル値PL1~PLnを出力する。そして、出力トランジスタPMは、PMOSレベルの個数に応じた数のPMOSトランジスタPM1~PMnを有する。PMOSトランジスタPM1~PMnは、それぞれ、ソース端子に電源電圧VDDHが印可され、ドレイン端子が出力端子POUTに接続される。実施の形態1にかかるレギュレータ回路1では、負荷電流Iloadの大きさに応じてPMOSレベルPL1~PLnのいずれか一つをイネーブル状態例えば、PMOSトランジスタを導通状態とするロウレベル電圧とする。なお、出力トランジスタPMの導通状態の制御方法は、制御値に応じて導通状態とするPMOSトランジスタの個数を累積的に増加させる方法でもよい。続いて、実施の形態1にかかるレギュレータ回路1のコントローラ10の詳細について説明する。図3にコントローラ10の詳細なブロック図を示す。図3に示すように、コントローラ10は、スイッチ回路SW、第1の制御値生成部20、第2の制御値生成部21、セレクタ22を有する。なお、コントローラ10は、所定の周期で繰り返される処理サイクル毎に1つの制御値PLを出力する。スイッチ回路SWは、事前通知信号PACC1に応じて電圧モニタ回路11が処理サイクルtで入力される出力電圧モニタ値VM[t]を第1の制御値生成部20に与えるか、第2の制御値生成部21に与えるかを切り替える。より具体的には、スイッチ回路SWは、事前通知信号PACC1がディスイネーブル状態負荷電流Iloadの急変が生じていない状態を示す場合、出力電圧モニタ値VM[t]を第1の制御値生成部20に与える。また、スイッチ回路SWは、事前通知信号PACC1がイネーブル状態負荷電流Iloadの変動が小さな通常動作期間を示す場合、出力電圧モニタ値VM[t]を第2の制御値生成部21に与える。第1の制御値生成部20は、事前通知信号PACC1が負荷電流Iloadの変動が小さな通常動作期間を示す場合に制御値tPLを生成する。また、第2の制御値生成部21は、事前通知信号PACC1が負荷電流Iloadの変動が大きな負荷急変期間を示す場合に制御値pPL2を生成する。セレクタ22は、事前通知信号PACC1が負荷電流Iloadの変動が小さな通常動作期間を示す場合は第1の制御値生成部20が生成した制御値tPLを制御値PLとし、事前通知信号PACC2が負荷電流Iloadの変動が大きな負荷急変期間を示す場合は第2の制御値生成部21が生成した制御値pPL2を制御値PLとする。第1の制御値生成部20及び第2の制御値生成部21は、それぞれ、出力電圧と前記参照電圧とに基づくPIDProportional比例Integral積分Derivative微分制御により制御値を生成する。そこで、第1の制御値生成部20及び第2の制御値生成部21についてさらに詳細に説明する。第1の制御値生成部20は、加算器31、38、ターゲット電圧値生成部32、第1の係数乗算器33、遅延回路34、36、39、第2の係数乗算器35、第3の係数乗算器37を有する。ターゲット電圧値生成部32は、出力電圧VDDMの目標値を示す参照電圧Vrefを生成する。加算器31は、参照電圧Vrefと出力電圧モニタ値VM[t]との誤差値ERR[t]を生成する。第1の係数乗算器33は、誤差値ERR[t]にゲイン係数Coef0を乗算した値を出力する。遅延回路34は、誤差値ERR[t]を1処理サイクル分遅延させたERR[t-1]を出力する。第2の係数乗算器35は、誤差値ERR[t-1]にゲイン係数Coef1を乗算した値を出力する。遅延回路36は、誤差値ERR[t-1]を1処理サイクル分遅延させたERR[t-2]を出力する。第3の係数乗算器37は、誤差値ERR[t-2]にゲイン係数Coef2を乗算した値を出力する。遅延回路39は、制御値tPL[t]を1処理サイクル分遅延させた制御値tPL[t-1]を出力する。加算器38は、第1の係数乗算器33の出力値と、第2の係数乗算器35の出力値と、第3の係数乗算器37の出力値と、遅延回路39の出力値とを加算して現処理サイクルの制御値tPL[t]を生成する。つまり、第1の制御値生成部20において生成される誤差値ERR[t]は1式で表される値となり、制御値tPL[t]は2式で表される値となる。ERR[t]=VM[t]-Vref1tPL[t]=Coef0×ERR[t]Coef1×ERR[t-1]Coef2×ERR[t-2]tPL[t-1]2第2の制御値生成部21は、加算器41、48、50、ターゲット電圧値生成部42、第1の係数乗算器43、遅延回路44、46、49、第2の係数乗算器45、第3の係数乗算器47、レベルシフト値生成回路51を有する。ターゲット電圧値生成部42は、出力電圧VDDMの目標値となる参照電圧Vref_B1、Vref_B2を生成する。ターゲット電圧生成部42は、事前通知信号PACC2が負荷電流Iloadの変動方向が増加方向を示す場合、参照電圧Vref_B1を出力する。また、ターゲット電圧生成部42は、事前通知信号PACC2が負荷電流Iloadの変動方向が減少方向を示す場合、参照電圧Vref_B2を出力する。参照電圧Vref_B1は、参照電圧VrefよりもΔVだけ高い値である。また、参照電圧Vref_B2は、参照電圧VrefよりもΔVだけ低い値である。加算器41は、ターゲット電圧生成部42が出力した参照電圧と出力電圧モニタ値VM[t]との誤差値ERR_B[t]を生成する。第1の係数乗算器43は、誤差値ERR_B[t]にゲイン係数Coef0_Bを乗算した値を出力する。遅延回路44は、誤差値ERR_B[t]を1処理サイクル分遅延させたERR_B[t-1]を出力する。第2の係数乗算器45は、誤差値ERR_B[t-1]にゲイン係数Coef_B1を乗算した値を出力する。遅延回路46は、誤差値ERR_B[t-1]を1処理サイクル分遅延させたERR_B[t-2]を出力する。第3の係数乗算器47は、誤差値ERR_B[t-2]にゲイン係数Coef2_Bを乗算した値を出力する。遅延回路49は、制御値pPL1[t]を1処理サイクル分遅延させた制御値pPL1[t-1]を出力する。加算器48は、第1の係数乗算器43の出力値と、第2の係数乗算器45の出力値と、第3の係数乗算器47の出力値と、遅延回路49の出力値とを加算して現処理サイクルの仮制御値pPL1[t]を生成する。なお、第2の制御値生成部21のゲイン係数Coef0_B、Coef1_B、Coef2_Bは、第1の制御値生成部20のゲイン係数Coef0、Coef1、Coef2よりも大きな値を有する。また、ゲイン係数Coef0、Coef1、Coef2は第1のゲイン係数に相当するものであり、ゲイン係数Coef0_B、Coef1_B、Coef2_Bは、第2のゲイン係数に相当するものである。加算器50は、レベルシフト値生成回路51が出力したレベルシフト値を仮制御値pPL1[t]に加えて制御値pPL2[t]を出力する。ここで、レベルシフト値生成回路51は、事前通知信号PACC2が負荷電流Iloadの変動方向が増加方向を示す場合、レベルシフト値SLV1を出力する。また、レベルシフト値生成回路51は、事前通知信号PACC2が負荷電流Iloadの変動方向が減少方向を示す場合、レベルシフト値SLV2を出力する。レベルシフト値SLV1は、仮制御値pPL1[t]を増加させる方向にレベルシフトする値である。また、レベルシフト値SLV2は、仮制御値pPL1[t]を減少させる方向にレベルシフトする値である。なお、レベルシフト値SLV2は、正の値であって、レベルシフト値SLV1よりも小さな値である。つまり、事前通知信号PACC2が負荷電流Iloadが増加することを示す場合、第2の制御値生成部21において生成される誤差値ERR_B[t]は3式で表される値となり、制御値tPL[t]は4式で表される値となる。ERR_B[t]=VM[t]-Vref_B13pPL1[t]=Coef0_B×ERR_B[t]Coef1_B×ERR_B[t-1]Coef2_B×ERR_B[t-2]tPL1[t-1]pPL2[t]=pPL1[t]SLV14また、事前通知信号PACC2が負荷電流Iloadが減少することを示す場合、第2の制御値生成部21において生成される誤差値ERR_B[t]は5式で表される値となり、制御値tPL[t]は6式で表される値となる。ERR_B[t]=VM[t]-Vref_B25pPL1[t]=Coef0_B×ERR_B[t]Coef1_B×ERR_B[t-1]Coef2_B×ERR_B[t-2]tPL1[t-1]pPL2[t]=pPL1[t]-SLV26続いて、実施の形態1にかかるレギュレータ回路1の動作について説明する。図4に実施の形態1にかかるレギュレータ回路1の動作を示すタイミングチャートを示す。図4に示すように、レギュレータ回路1では、負荷電流Iloadが急増するタイミングT3のまえのタイミングT1において事前通知信号PACC1、PACC2がロウレベルからハイレベルに切り替えられる。そして、この事前通知信号PACC1、PACC2の変化に応じて、タイミングT2において、制御値PLを生成する制御値生成部が第1の制御値生成部20から第2の制御値生成部21に切り替えられる。これにより、制御値の生成に用いられるゲイン係数は大きくなる。また、PACC2がハイレベルであることに応じて、ターゲット電圧値生成部32は参照電圧Vref_B1を出力し、レベルシフト値生成回路51はレベルシフト値SLV1を出力する。そして、事前通知信号PACC1は、負荷電流Iloadの急増から所定の期間が経過した後にたち下げられる。そして、レギュレータ回路1は、事前通知信号PACC1の変化に応じて、制御値PLを生成する制御値生成部を第2の制御値生成部21から第1の制御値生成部20に切り替える。また、レギュレータ回路1では、負荷電流Iloadが急減するタイミングT6のまえのタイミングT4において事前通知信号PACC1がロウレベルからハイレベルに切り替えられ、事前通知信号PACC2がハイレベルからロウレベルに切り替えられる。そして、この事前通知信号PACC1、PACC2の変化に応じて、タイミングT5において、制御値PLを生成する制御値生成部が第1の制御値生成部20から第2の制御値生成部21に切り替えられる。これにより、制御値の生成に用いられるゲイン係数は大きくなる。また、PACC2がロウレベルであることに応じて、ターゲット電圧値生成部42は参照電圧Vref_B2を出力し、レベルシフト値生成回路51はレベルシフト値SLV2を出力する。そして、事前通知信号PACC1は、負荷電流Iloadの急増から所定の期間が経過した後にたち下げられる。そして、レギュレータ回路1は、事前通知信号PACC1の変化に応じて、制御値PLを生成する制御値生成部を第2の制御値生成部21から第1の制御値生成部20に切り替える。上記説明より、レギュレータ回路1は、負荷電流Iloadが急激に変化するタイミングT3、T6の前に、制御値PLの変化ステップを規定するゲイン係数を増加させる。これにより、レギュレータ回路1は、負荷電流Iloadに急激な変化が生じた場合においても出力電圧VDDMの変動に対する制御値PLの追従性を向上させ、出力電圧VDDMの変動を抑制することができる。また、レギュレータ回路1は、負荷電流Iloadが急激に変化するタイミングT3、T6の前に、ターゲット電圧値となる参照電圧を増加させる。これにより、レギュレータ回路1は、負荷電流Iloadが急激に変化するタイミングT3、T6の前に、制御値PLを負荷電流Iloadの変化に対応して制御値PLを変化させることができる。このように、負荷電流Iloadが変化する前に制御値PLを変化させることで、レギュレータ回路1は、負荷電流Iloadの変化に対応するように出力トランジスタPMの抵抗値を変化させ負荷電流Iloadの変動に対する出力電圧VDDMの変動を抑制することができる。なお、参照電圧の変更は、負荷電流Iloadの急変が生じる前のタイミングにおける制御値PLの変化ステップを強制的に大きくすることに相当する処理である。また、レギュレータ回路1は、負荷電流Iloadが急激に変化するタイミングT3、T6の前に、制御値PLを強制的に変更するレベルシフト値SLV1、SLV2を加える。つまり、レギュレータ回路1では、負荷電流Iloadの変動に伴う出力電圧VDDMの変動が生じる前に制御値PLの大きさを変更する。このように、制御値PL1を負荷電流Iloadが急激に変化する前に強制的に変更することで負荷電流Iloadの変化開始時点における出力電圧VDDMの変動を抑制することができる。なお、レベルシフト値の加算は、負荷電流Iloadの急変が生じる前のタイミングにおける制御値PLの変化ステップを強制的に大きくすることに相当する処理である。レギュレータ回路1は、事前通知信号に基づく制御パラメータ例えば、ゲイン係数、参照電圧、レベルシフト値の変更を行うことで、負荷電流Iloadの急増に容易に追従することができる。このように、負荷電流Iloadの急増に精度良く制御値PLの更新を追従させることで、制御値PLのオーバーシュートを防止することができる。そして、制御値PLの値のオーバーシュートを防止することで、出力電圧VDDMのオーバーシュートも防止される。なお、上記実施の形態では、制御値生成部で利用される3つのパラメータのすべてを事前通知信号に応じて変更したが、3つのパラメータのうちの1つを事前通知信号に応じて変更するのみでも出力電圧VDDMの変動を抑制することが可能である。ここで、比較例として、事前通知信号に基づく制御パラメータ例えば、ゲイン係数、参照電圧、レベルシフト値の変更を行わない従来のレギュレータ回路の動作を説明する。図5に従来のレギュレータ回路の動作を示すタイミングチャートを示す。図5に示すように、従来のレギュレータ回路では、負荷電流Iloadの急激な変動が生じた後例えば、タイミングT11、T12の後に制御値PLの更新を開始する。また、従来のレギュレータ回路では、制御値PLの更新ステップは、全期間において一定である。そのため、従来のレギュレータ回路では、制御値PLが出力電圧VDDMの変化に十分に追従できず、制御値PLのオーバーシュートが生じる。そして、制御値PLが出力電圧VDDMの変動に十分に追従できないことから、出力電圧VDDMの変動が大きくなる。そこで、負荷電流Iloadが急増した場合における実施の形態1にかかるレギュレータ回路1が出力する出力電圧と従来のレギュレータ回路が出力する出力電圧の変動を示すグラフを図6に示す。図6に示すように、実施の形態1にかかるレギュレータ回路1が生成する出力電圧VDDMは、負荷電流Iloadが急激に増加する前から電圧の上昇を開始し、負荷電流Ilodの急増が生じたタイミングにおける電圧降下も小さく抑制される。一方、従来のレギュレータ回路が出力する出力電圧VDDMは、負荷電流Iloadの急増に応じて大きく低下し、その後大きなオーバーシュートを伴って安定した電圧に収束する。このように、実施の形態1にかかるレギュレータ回路1を用いることで、負荷電流Iloadが大きく変動した場合においても出力電圧VDDMを安定して維持することができる。このように、出力電圧VDDMの安定性を向上させることで、モジュール12に過大な電圧が印可されることを防止して、モジュール12の信頼性を向上させることができる。また、出力電圧VDDMのオーバーシュート又はアンダーシュートを小さく抑制することで、出力電圧VDDMの変動マージンを小さく設定し、出力電圧VDDMにより高い電圧を設定することができる。そして、出力電圧VDDMを高く設定することで、モジュール12の動作速度を向上させることができる。実施の形態2実施の形態2では、出力トランジスタのゲート幅の設定方法について説明する。まず、一般的な出力トランジスタのゲート幅の設定方法について説明する。そこで、従来の出力トランジスタのゲート幅と制御値PLの大きさの関係と、出力電圧VDDMの大きさと制御値PLの大きさの関係と、を示すグラフを図7に示す。図7に示すように、一般的な出力トランジスタのゲート幅の設定方法では、制御値PLの大きさに対して線形にゲート幅が増加するように出力トランジスタのゲート幅を設定する。また、ゲート幅を制御値PLに対して線形に変化するように設定した場合、出力電圧VDDMは、制御値PLに対して反比例の関係を持って上昇する。つまり、出力電圧VDDMは、制御値PLが十分に大きくなる前に十分な電圧に達し、その後、目標電圧に対して漸近するように変化する。なお、図7に示す例では、負荷電流Iloadが一定であった場合の出力電圧VDDMの変化を示した。ここで、出力電圧VDDMは、負荷電流をIload、出力トランジスタPMのオン抵抗をRonとした場合、VDDM=VDDH-Ron×Iloadで示される。また、出力トランジスタPMのゲート幅をWとした場合、オン抵抗Ronは、Ron∝1/Wの関係を有する。このようなことから、ゲート幅を制御値PLに対して線形の関係となるように設定した場合、出力電圧VDDMは、図7に示すような特性となる。このように、出力トランジスタの抵抗値の変化を制御値PLに対して非線形の関係とした場合、制御値PLの更新により変化する出力電圧VDDMの変化が過大、又は、過小になる。つまり、従来のゲート幅の設定方法を採用した場合、出力電圧VDDMに対する制御値PLの追従性が悪化し、出力電圧VDDMの制御性が悪化する問題がある。また、制御値PLに対する出力トランジスタのゲート幅の変化を線形に設定した場合、出力トランジスタを構成するPMOSトランジスタの数及び制御値PLの数が多くなる問題がある。そこで、この問題を説明するために図8に制御値PLと出力トランジスタのオン抵抗Ronとの関係を示す。出力電圧VDDMの変動を所定の範囲内とする場合、負荷電流Iloadのもっとも大きい領域における出力電圧VDDMの変動を所定の範囲内にする必要がある。このような大きな電流変動に対して出力電圧VDDMの変動を抑制する場合、一つの変化ステップで生じるオン抵抗の差を小さくする必要がある。つまり、制御値PLの全範囲において、小さな変化ステップでオン抵抗を切り替える必要がある。このようなことから、図8に示すように、出力トランジスタのゲート幅を制御値PLに対して線形に設定した場合、非常に細かいステップで出力トランジスタのゲート幅を切り替えて、オン抵抗を制御する必要がある。このように、細かいステップで制御値PLを変化させた場合、出力トランジスタPMを構成するPMOSトランジスタの数及び制御値生成回路の回路規模が増加する問題がある。そこで、実施の形態2にかかるレギュレータ回路では、出力トランジスタPMのゲート幅を制御値PLに対して非線形に変化させる。また、実施の形態2にかかるレギュレータ回路では、出力トランジスタPMの抵抗値を制御値PLに対して線形に変化させる。そこで、実施の形態2にかかるレギュレータ回路における出力トランジスタPMのゲート幅の設定の一例を図9に示す。図9に示す例は、図2に示した出力トランジスタPMを構成するPMOSトランジスタの個数を10個としたものである。図9に示すように、実施の形態2にかかるレギュレータ回路では、制御値PLの1つに1つのPMOSトランジスタが対応して設けられる。そして、対応する制御値PLが大きくなるに従って、PMOSトランジスタの抵抗値は線形に低下する。また、対応する制御値PLが大きくなるに従って、PMOSトランジスタのゲート幅は、大きくなるが、その変化は非線形になる。より具体的には、制御値PLが大きくなるほど、制御値PLの違いによるゲート幅の差が大きくなる。ここで、実施の形態2にかかるレギュレータ回路における出力トランジスタのゲート幅と制御値PLの大きさの関係と、出力電圧VDDMの大きさと制御値PLの大きさの関係と、を示すグラフを図10に示す。図10に示すように、実施の形態2にかかるレギュレータ回路では、出力トランジスタのゲート幅は、制御値PLに対して反比例して大きくなる。一方、実施の形態2にかかるレギュレータ回路は、制御値PLに対して出力電圧VDDMはほぼ線形の関係を持って上昇する。この図10に示した例では、負荷電流Iloadを一定にしたものである。つまり、実施の形態2にかかるレギュレータ回路では、出力トランジスタのオン抵抗Ronは、制御値PLに対して線形の関係を持って変化する。このように、出力トランジスタのオン抵抗Ronを制御値PLに対して線形の関係を持って変化させることで、制御値PLの数を減少させることができる。そこで、制御値PLの数を抑制できる理由について以下で説明する。図11に、実施の形態2にかかるレギュレータ回路における制御値PLと出力トランジスタのオン抵抗Ronの関係を示す。実施の形態2にかかるレギュレータ回路では、負荷電流Iloadの大きさに対応して制御値PLの大きさが設定される。より具体的には、小さな負荷電流Iloadには小さな値の制御値PLが対応付けられ、大きな負荷電流Iloadに対しては大きな値の制御値PLが対応付けられる。ここで、小さな負荷電流Iloadである場合における出力電圧VDDMの許容変動幅と、大きな負荷電流Iloadである場合における出力電圧VDDMの許容変動幅を同じに設定する。そして、負荷電流Iloadが0.25mAである場合の出力電圧VDDMの許容変動幅を10mVとした場合、オン抵抗Ronは、40Ωまで許容される。一方、負荷電流Iloadが250mAである場合の出力電圧VDDMの許容変動幅を10mVとした場合、オン抵抗Ronは、40mΩまで許容される。つまり、負荷電流Iloadが0.25mA以下の領域では、負荷電流Iloadが大きいときと同様に40mΩの変化ステップでオン抵抗Ronを切り替える必要はない。このようなことから、負荷電流Iloadが小さい範囲においては、制御値PLが1つ変化したときのオン抵抗Ronの抵抗値変化を大きくすることができる。一方、負荷電流が大きい場合、小さな変化ステップでオン抵抗Ronを切り替えなければ出力電圧VDDMの許容変動幅を満たすことができない。そのため、負荷電流Iloadが大きい範囲においては、制御値PLが1つ変化したときのオン抵抗Ronの抵抗値変化を小さくする必要がある。以上のような理由から、図11に示す例では、負荷電流が小さな範囲においては、オン抵抗Ronの変化ステップがもっとも大きく、負荷電流が大きくなるに従ってオン抵抗Ronの変化ステップが小さくなるグラフとなっている。このように、オン抵抗Ronの抵抗変化ステップを負荷電流Iloadの大きさに応じて変化させることで、このオン抵抗の切り替え数を減少させることができる。また、制御値PLは、取り得る値の数がオン抵抗の切り替え数に対応しているため、制御値PLの数を減少させることができる。ここで、具体例として、実施の形態2にかかるレギュレータ回路の設定例を説明する。図12に実施の形態2にかかるレギュレータ回路における制御値PLの数を示す表を図12に示す。実施の形態2にかかるレギュレータ回路では、レギュレータ回路の起動動作時と通常動作時とにおいて出力トランジスタにおいて許容される電圧降下幅を変更している。そのため、図12に示す表では、2つの設定が示されている。図12に示すように、実施の形態2にかかるレギュレータ回路は、114μAから250mAまでの負荷電流の変動範囲に対して59段階の制御値PLにより対応することができる。より具体的には、実施の形態2にかかるレギュレータ回路は、約2200倍の差がある負荷電流の変動を59段階の変化ステップ数のみで対応する。図12に示す例では、実施の形態2にかかるレギュレータ回路は、起動動作時には、負荷電流が114μAから16mAまでの変動を示す。そして、実施の形態2にかかるレギュレータ回路は、出力トランジスタにおける電圧降下を70mV~120mV、電圧降下の分解能を50mVとするために制御値PLを1~9の9段階で変化させる。また、実施の形態2にかかるレギュレータ回路は、通常動作時には、負荷電流が16mAから250mAまでの変動を示す。そして、実施の形態2にかかるレギュレータ回路は、出力トランジスタにおける電圧降下を15mV~155mV、電圧降下の分解能を10mVとするために制御値PLを10~59の50段階で変化させる。ここで、図12で示した動作範囲をより具体的に説明する。そこで、実施の形態2にかかるレギュレータ回路における制御値PLと負荷電流範囲との関係、制御値PLと出力トランジスタの抵抗値との関係及び制御値PLと出力トランジスタのゲート幅との関係を示すグラフを図13に示す。図13に示すように、実施の形態2にかかるレギュレータ回路では、負荷電流Iloadの範囲に応じて所定の制御値PLを対応づける。また、図13に示すように、実施の形態2では、制御値PLに対して出力トランジスタのオン抵抗が特定のIloadにおいて比例の関係をもって減少し、出力トランジスタのゲート幅が反比例の関係を持って上昇するように設定される。上記説明より、実施の形態2にかかるレギュレータ回路は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、出力トランジスタを構成する複数のPMOSトランジスタのゲート幅は、前記制御値の大きさに対して反比例の関係を持って増加するように設定されるという特徴を有する。実施の形態2にかかるレギュレータ回路では、出力トランジスタのゲート幅の逆数が制御値PLに対して比例する関係を持って減少するように設定される。出力トランジスタのゲート幅の変化ステップをこのように設定することで、出力トランジスタのオン抵抗を制御値PLに対して線形の関係で変化させることができる。このように、出力トランジスタのオン抵抗を制御値PLに対して線形の関係で変化させることで、コントローラ10が制御値PLの値を更新した場合における出力電圧VDDMの変動を線形に設定することができる。つまり、実施の形態2にかかるレギュレータ回路では、出力電圧VDDMの変化特性と制御値PLの変化特性をともに線形とすることができる。そして、実施の形態2にかかるレギュレータ回路では、出力電圧VDDMの変化に対する制御値PLの追従性を向上させ、より高精度な出力電圧VDDMの制御を行うことができる。また、実施の形態2にかかるレギュレータ回路では、出力トランジスタのゲート幅の設定を制御値PLに対して非線形とすることで、少ない数の設定値PLにより高精度な出力電圧VDDMの制御を可能にする。これにより、コントローラ10を構成する回路素子数を削減し、回路面積を削減することができる。また、出力トランジスタPMを構成するPMOSトランジスタの数も削減することができるため、出力トランジスタPMに関する回路面積を削減することができる。実施の形態3モジュール12の動作を高速にするためには、より高い電圧をモジュール12に与える必要がある。レギュレータ回路を介してモジュール12に高い電圧の電源を供給する場合、レギュレータ回路における電圧降下を考慮して、レギュレータ回路にはモジュール12に供給する電源よりも高い電圧を印加する必要がある。しかし、レギュレータ回路にモジュール12に供給する電圧よりも高い電源電圧を印加する場合、レギュレータ回路を構成する素子にモジュール12よりも高い耐圧電圧を有する高耐圧素子を使用しなければならない。高耐圧素子は、低耐圧素子よりもトランジスタの面積が大きい。そのため、高耐圧素子を利用してレギュレータ回路を構成した場合、レギュレータ回路の面積が大きくなる問題がある。そこで、実施の形態3では、モジュール12と同じ耐圧電圧を有する低耐圧素子により構成されるレギュレータ回路2について説明する。図14に、実施の形態3にかかるレギュレータ回路2のブロック図を示す。図3に示すように、実施の形態3にかかるレギュレータ回路2は、コントローラ10、電圧モニタ回路11、バッファ回路13、出力トランジスタPM、出力端子OUTを有する。そして、レギュレータ回路2では、コントローラ10、電圧モニタ回路11を電源電圧VDDと接地電圧VSSとの間で動作させる。また、レギュレータ回路2では、バッファ回路13に高電圧側電源として電源電圧VDDと昇圧電圧VDDHを与え、低電圧側電源として接地電圧VSSを与える。また、レギュレータ回路2では、出力トランジスタPMのソースに昇圧電圧VDDHを与える。ここで、電源電圧VDDと出力電圧VDDMは同じ電圧であって、例えば、1.2V程度の電圧である。また、昇圧電圧VDDHは、電源電圧VDDよりも高い電圧を有する電圧であり、例えば、1.35V程度の電圧である。実施の形態3では、まず、出力トランジスタPMの接続形態に関する特徴について説明する。なお、実施の形態3にかかるレギュレータ回路2では、バッファ回路13についても特徴があるが、バッファ回路13に関しては後述する。図14に示すように、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMのバックゲート端子がドレインに接続される。出力トランジスタPMをこのような接続とすることで、出力トランジスタPMが遮断状態である期間の出力トランジスタPMのドレインの電圧の低下を防止することができる。そこで、出力トランジスタPMの遮断状態である期間における出力トランジスタPMの動作を説明する図を図15に示す。図15に示すように、出力トランジスタPMが遮断状態である場合、昇圧電圧VDDHがゲートに印加される。このとき、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMのドレインの電圧VDDMは、0.65V以上になる。これは、出力トランジスタPMが遮断状態である場合には、出力トランジスタのソースとバックゲート間にダイオードが形成され、このダイオードにより出力トランジスタPMのドレインの電圧がクランプされるためである。このような接続形態とすることで、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMが遮断状態の時の出力トランジスタPMのゲートドレイン間電圧Vgd1を0.7V程度とすることができる。一方、出力トランジスタPMの接続を一般的な接続形態とした場合における遮断状態の出力トランジスタPMの動作を比較例として説明する。そこで、出力トランジスタPMの接続を一般的な接続形態とした場合における遮断状態の出力トランジスタPMの動作を説明する図を図16に示す。図16に示すように、一般的な接続形態では、出力トランジスタPMのバックゲートはソースに接続される。そして、このような接続形態とした場合、出力トランジスタPMが遮断状態となると、出力トランジスタPMのドレインの電圧VDDMは、0.65V以下になる。これは、出力トランジスタPMが遮断状態になることにより、モジュール12に対する電流供給が停止するとともに、モジュール12のリーク電流により出力トランジスタPMのドレインの電圧が低下するためである。つまり、出力トランジスタPMを一般的な接続形態とした場合、出力トランジスタPMが遮断状態の時の出力トランジスタPMのゲートドレイン間電圧Vgd1を0.7V以上となってしまい、耐圧不良を起こす危険がある。上記説明より、実施の形態3にかかるレギュレータ回路2は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、複数の出力トランジスタは、バックゲート端子とドレイン端子が接続されるという特徴を有する。そして、このような特徴を有することにより、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMが遮断状態の時の出力トランジスタPMのゲートドレイン間電圧Vgd1を0.7V程度とすることができる。そして、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMとしてモジュール12を構成するトランジスタと同じ1.2V程度の耐圧のトランジスタを利用しても耐圧不良の発生を抑制することが可能になる。ここで、出力トランジスタPMのレイアウトについて説明する。まず、実施の形態3にかかるレギュレータ回路2の出力トランジスタPMの縦構造を示す半導体装置の断面図を図17に示す。図17に示すように、実施の形態3にかかるレギュレータ回路2の出力トランジスタPMは、モジュール12を構成するトランジスタが形成されるPウェル領域PWに接するNウェル領域NWに形成される。また、出力トランジスタPMが形成されるNウェル領域NWには出力電圧VDDMが印加される。また、比較例として、出力トランジスタPMの接続形態に一般的な接続形態を採用した場合の出力トランジスタPMのレイアウトについて説明する。一般的な接続形態の出力トランジスタPMの縦構造を示す半導体装置の断面図を図18に示す。図18に示すように、一般的な接続形態を採用した出力トランジスタPMが形成されるNウェル領域は、モジュールを構成するトランジスタが形成されるPウェル領域PW及びNウェル領域NWとは分離して形成される。より具体的には、一般的な接続形態を採用した出力トランジスタPMが形成されるNウェル領域は、素子分離領域を介してモジュールを構成するトランジスタが形成されるPウェル領域PWに隣接するように形成される。これは、一般的な接続形態を採用した出力トランジスタPMが形成されるNウェル領域には、モジュールを構成するPMOSトランジスタとは異なるバックゲート電圧が印加されるために、素子分離領域を形成することによりウェル間に電流が流れることを防止する必要があるためである。なお、図17及び図18では、ディープウェル領域DNWを使用したが、基板電位VSSは共通であるため、ディープウェル領域DNWを挿入しないレイアウトも可能である。上記説明より、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMが形成されるNウェル領域NWを、モジュール12を構成するトランジスタが形成されるPウェル領域PWに接するように形成することができる。これにより、実施の形態3にかかるレギュレータ回路2では、一般的な接続形態を採用した出力トランジスタPMを形成するために必要になる素子分離領域を削減し、半導体チップの面積を削減することができる。続いて、実施の形態3にかかるレギュレータ回路2のバッファ回路13について詳細に説明する。図14に示すように、バッファ回路13は、コントローラ10とパワーMOSトランジスタPMとの間に設けられる。図14に示すように、レギュレータ回路2では、コントローラ10は、第1の上限電圧例えば、電源電圧VDDと第1の下限電圧例えば、接地電圧VSSとの間で動作する。また、出力トランジスタPMは、ソースに第1の上限電圧よりも高い電圧値の第2の上限電圧例えば、昇圧電圧VDDHが印可される。そして、バッファ回路13は、インピーダンス制御信号の振幅を第1の振幅から第1の振幅よりも上限電圧及び下限電圧が高い第2の振幅に変換する。そこで、バッファ回路13の詳細な回路図を図19に示す。図19に示すように、バッファ回路13は、第1のバッファ回路60、第2のバッファ回路61、第3のバッファ回路62、耐圧緩和電圧生成回路63を有する。第1のバッファ回路60は、第1の上限電圧例えば、電源電圧VDDと第1の下限電圧例えば、接地電圧VSSとの間で動作する。そして、第1のバッファ回路60は、コントローラ10が出力したインピーダンス制御信号をそのまま後段に接続される第2のバッファ回路61に出力する。より具体的には、第1のバッファ回路60は、直列に接続される2つのインバータを有する。2つのインバータのうち前段に接続されるインバータは、PMOSトランジスタP1と、NMOSトランジスタN1とにより構成される。また、2つのインバータのうち後段に接続されるインバータは、PMOSトランジスタP2と、NMOSトランジスタN2とにより構成される。また、PMOSトランジスタP1、P2のソースには、電源電圧VDDが供給され、NMOSトランジスタN1、N2のソースには、接地電圧VSSが供給される。第2のバッファ回路61は、第1の上限電圧例えば、電源電圧VDDと第1の下限電圧よりも高い電圧の第2の下限電圧例えば、耐圧緩和電圧VSSVとの間で動作する。そして、第2のバッファ回路61は、第1のバッファ回路60が出力したインピーダンス制御信号の振幅の上限電圧を電源電圧VDDとし、下限電圧を耐圧緩和電圧VSSVに変換して出力する。より具体的には、第2のバッファ回路61は、直列に接続される2つのインバータを有する。2つのインバータのうち前段に接続されるインバータは、PMOSトランジスタP3と、NMOSトランジスタN3とにより構成される。また、2つのインバータのうち後段に接続されるインバータは、PMOSトランジスタP4と、NMOSトランジスタN4とにより構成される。そして、PMOSトランジスタP3、P4のソースには、電源電圧VDDが供給され、NMOSトランジスタN3、N4のソースには、耐圧緩和電圧VSSVが供給される。第3のバッファ回路62は、第1の上限電圧よりも高い電圧の第2の上限電圧例えば、昇圧電圧VDDHと第2の下限電圧例えば、耐圧緩和電圧VSSVとの間で動作する。そして、第3のバッファ回路62は、第2のバッファ回路61が出力したインピーダンス制御信号の振幅の上限電圧を昇圧電圧VDDHに変換し、下限電圧を耐圧緩和電圧VSSVとして出力する。より具体的には、第3のバッファ回路62は、直列に接続される2つのインバータを有する。2つのインバータのうち前段に接続されるインバータは、PMOSトランジスタP5と、NMOSトランジスタN5とにより構成される。また、2つのインバータのうち後段に接続されるインバータは、PMOSトランジスタP6と、NMOSトランジスタN6とにより構成される。そして、PMOSトランジスタP5、P6のソースには、昇圧電圧VDDHが供給され、NMOSトランジスタN5、N6のソースには、耐圧緩和電圧VSSVが供給される。耐圧緩和電圧生成回路63は、第2の下限電圧例えば、耐圧緩和電圧VSSVを生成する。耐圧緩和電圧生成回路63は、耐圧緩和電圧生成素子、第1のトランジスタ、N8、昇圧検出回路例えば、低閾値コンパレータ64を有する。なお、実施の形態3にかかるバッファ回路13では、耐圧緩和電圧生成回路63を用いて耐圧緩和電圧VSSVを生成するが、耐圧緩和電圧VSSVは、外部から入力しても良く、定電圧源回路等の別の形態の回路を用いて生成することもできる。耐圧緩和電圧生成素子は、耐圧緩和電圧VSSVが生成される第1のノードと接地電圧VSSが供給される第2のノードとの間に設けられ、耐圧緩和電圧VSSVを生成する。より具体的には、実施の形態3では、耐圧緩和電圧生成素子はNMOSトランジスタN8により形成される。NMOSトランジスタN8は、ダイオード接続されるトランジスタである。そして、NMOSトランジスタN8のソースには、接地電圧VSSが与えられる。また、NMOSトランジスタN8のドレイン及びゲートは、第1のノードに接続される。なお、第1のノードには、NMOSトランジスタN3~N6のソースが接続される。なお、NMOSトランジスタN8の閾値電圧は、例えば、0.15V程度の電圧を有し、この閾値電圧を耐圧緩和電圧VSSVとする。低閾値コンパレータ64は、第1の上限電圧例えば、電源電圧VDDと第1の下限電圧例えば、接地電圧VSSとの間で動作し、第2の下限電圧例えば、耐圧緩和電圧VSSVの上昇を検出して電圧抑制信号をイネーブル状態とする。低閾値コンパレータ64は、電圧抑制信号のイネーブル状態とディスイネーブル状態とを切り換える耐圧緩和電圧VSSVの値を閾値電圧LVTHとして有する。この閾値電圧LVTHは、耐圧緩和電圧VSSVよりも高い電圧であって、かつ、電源電圧VDDとの電圧差が第2のバッファ回路61が十分に動作可能な電圧差を維持できる程度の電圧である。第1のトランジスタは、第1のノードと第2のノードとの間に接続され、電圧抑制信号がイネーブル状態である場合に導通状態となる。具体的には、第1のトランジスタは、NMOSトランジスタN7により構成される。NMOSトランジスタN7は、ソースに接地電圧VSSが与えられ、ドレインが第1のノードに接続される。そして、NMOSトランジスタN7は、ゲートに低閾値コンパレータ64の出力電圧抑制信号が与えられる。そして、NMOSトランジスタN7は、電圧抑制信号がイネーブル状態例えば、ハイレベルである場合に導通状態となり、電圧抑制信号がディスイネーブル状態例えば、ロウレベルである場合に遮断状態となる。続いて、実施の形態3にかかるバッファ回路13を構成するトランジスタに印加される電圧について説明する。バッファ回路13において、耐圧不良を引き起こす可能性がある素子は、最も高い電圧が印加されるトランジスタである。バッファ回路13では、最も高い電圧が印加されるトランジスタはPMOSトランジスタP6及びNMOSトランジスタN6である。そこで、以下では、PMOSトランジスタP6と、NMOSトランジスタN6に印加される電圧について説明する。図20にNMOSトランジスタN6に印可される最大電圧値を説明するための図を示す。図20に示すように、NMOSトランジスタN6を含むインバータの入力信号が昇圧電圧VDDHとなる状態が、NMOSトランジスタN6に印加される電圧が最大になる状態である。このような状態は、第3のバッファ回路62の前段のインバータがハイレベルの信号を出力するときに発生する。このとき、実施の形態3にかかるバッファ回路13では、NMOSトランジスタN6のソースに耐圧緩和電圧VSSVが印加される。そのため、図20に示す状態においても、NMOSトランジスタN6のゲートソース間電圧Vgsは、1.2Vとなる。つまり、実施の形態3にかかるバッファ回路13では、NMOSトランジスタN6の耐圧電圧をモジュール12を構成するトランジスタと同じ電圧例えば、1.2Vとしても、耐圧不良が発生することを防止することができる。なお、実施の形態3にかかるバッファ回路13では、第3のバッファ回路62の出力信号の振幅の上限電圧が昇圧電圧VDDHとなり、下限電圧が耐圧緩和電圧VSSVとなる。そのため、出力トランジスタPMのゲート電圧として、ロウレベルが与えられた場合においても、その電圧は耐圧緩和電圧VSSVとなる。つまり、実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMのゲート電圧としてロウレベルが与えられた場合においても、出力トランジスタのゲートソース間電圧を耐圧電圧以下とし、出力トランジスタの耐圧不良を防止することができる。図21にPMOSトランジスタP6に印可される最大電圧値を説明するための図を示す。図21に示すように、PMOSトランジスタP6を含むインバータの入力信号が耐圧緩和電圧VSSVとなる状態が、PMOSトランジスタP6に印加される電圧が最大になる状態である。このような状態は、第3のバッファ回路62の前段のインバータがロウレベルの信号を出力するときに発生する。このとき、実施の形態3にかかるバッファ回路13では、PMOSトランジスタP6のソースに昇圧電圧VDDHが印加される。そのため、図21に示す状態においても、PMOSトランジスタP6のゲートソース間電圧Vgsは、1.2Vとなる。つまり、実施の形態3にかかるバッファ回路13では、PMOSトランジスタP6の耐圧電圧をモジュール12を構成するトランジスタと同じ電圧例えば、1.2Vとしても、耐圧不良が発生することを防止することができる。ここで、比較例として、耐圧緩和電圧VSSVを用いない一般的なバッファ回路13aについて説明する。図22に、一般的なバッファ回路13aの回路図を示す。図22に示すように、一般的なバッファ回路13aは、2段のバッファ回路60a、61aにより構成される。そして、前段に配置されるバッファ回路60aは、電源電圧VDDと接地電圧VSSとの間で動作する。一方、後段に配置されるバッファ回路61aは、昇圧電圧VDDHと接地電圧VSSとの間で動作する。図22に示すバッファ回路13では、最も高い電圧が印加されるトランジスタはバッファ回路61aにおいて後段に配置されるインバータを構成するPMOSトランジスタP4a及びNMOSトランジスタN4aである。そこで、以下では、PMOSトランジスタP4aと、NMOSトランジスタN4aに印加される電圧について説明する。図23にNMOSトランジスタN4aに印可される最大電圧値を説明するための図を示す。図23に示すように、NMOSトランジスタN4aを含むインバータの入力信号が昇圧電圧VDDHとなる状態が、NMOSトランジスタN4aに印加される電圧が最大になる状態である。このような状態は、バッファ回路61aの前段のインバータがハイレベルの信号を出力するときに発生する。このとき、一般的なバッファ回路13aでは、NMOSトランジスタN4aのソースに接地電圧VSSが印加される。そのため、図23に示す状態では、NMOSトランジスタN4aのゲートソース間電圧Vgsは、1.35Vとなる。このとき、一般的なバッファ回路13aでは、NMOSトランジスタN4aの耐圧電圧をモジュール12を構成するトランジスタと同じ電圧例えば、1.2Vとすると耐圧不良が発生する問題がある。この問題を回避するためにはNMOSトランジスタN4aとして高耐圧素子を利用しなければならない。なお、一般的なバッファ回路13aでは、バッファ回路61aの出力信号の振幅の上限電圧が昇圧電圧VDDHとなり、下限電圧が接地電圧VSSとなる。そのため、出力トランジスタPMのゲート電圧として、ロウレベルが与えられた場合、その電圧は接地電圧VSSとなる。つまり、一般的なレギュレータ回路2では、出力トランジスタPMのゲート電圧としてロウレベルが与えられた場合、出力トランジスタのゲートソース間電圧が耐圧電圧を超えてしまうため、出力トランジスタとして高耐圧素子を利用しなければならない問題が生じる。図24にPMOSトランジスタP4aに印可される最大電圧値を説明するための図を示す。図24に示すように、PMOSトランジスタP4aを含むインバータの入力信号が接地電圧VSSとなる状態が、PMOSトランジスタP4aに印加される電圧が最大になる状態である。このような状態は、バッファ回路61aの前段のインバータがロウレベルの信号を出力するときに発生する。このとき、一般的なバッファ回路13では、PMOSトランジスタP4aのソースに昇圧電圧VDDHが印加される。そのため、図24に示す状態では、PMOSトランジスタP4aのゲートソース間電圧Vgsは、1.35Vとなる。このとき、一般的な実施の形態3にかかるバッファ回路13では、PMOSトランジスタP4aの耐圧電圧をモジュール12を構成するトランジスタと同じ電圧例えば、1.2Vとすると、耐圧不良が発生する問題がある。この問題を回避するためにはPMOSトランジスタN6aとして高耐圧素子を利用しなければならない。続いて、実施の形態3にかかるバッファ回路13の動作について説明する。バッファ回路13は、入力信号と出力信号とで振幅の上限電圧及び下限電圧が異なることを1つの特徴とするが、基本的な動作は信号の伝達を行うのみであるため、ここでは説明を省略する。以下では、バッファ回路13の別の特徴の1つである、耐圧緩和電圧生成回路63の動作について説明する。耐圧緩和電圧生成回路63の動作を示すタイミングチャートを図25に示す。図25に示すように、バッファ回路13に入力されるインピーダンス制御信号の信号レベルが切り替わるタイミングでは、耐圧緩和電圧VSSVの電圧が変動する。これは、インピーダンス制御信号の信号レベルの切り替わりに応じて耐圧緩和電圧VSSVが生成される第1のノードに電流が流れ込むが、この電流をNMOSトランジスタN8だけでは排出できないために生じる現象である。そこで、耐圧緩和電圧生成回路63は、この耐圧緩和電圧VSSVの電圧が、低閾値コンパレータ64の閾値以上となる期間のみ低閾値コンパレータ64の電圧抑制信号をイネーブル状態例えば、ハイレベルとする。そして、NMOSトランジスタN7が電圧抑制信号に応じて低閾値コンパレータ64の閾値以上となる期間のみ導通状態となる。これにより、バッファ回路13は、低閾値コンパレータ64の閾値以上となる期間に第1のノードからの電荷の引き抜きを行い耐圧緩和電圧VSSVの上昇を抑制するとともに、定常状態での耐圧緩和電圧VSSVの電圧レベルの復帰を早めることができる。図25では、比較例として、耐圧緩和電圧生成回路63を利用しない場合の耐圧緩和電圧VSSVの変動を示した。図25に示すように、耐圧緩和電圧生成回路63を利用しない場合、第1のノードからの電荷の引き抜きが行われないため、耐圧緩和電圧VSSVが上昇したまま、定常状態での耐圧緩和電圧VSSVの電圧レベルが復帰するまでの時間が長くなる問題が発生する。上記説明より、実施の形態3にかかるレギュレータ回路は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、前記制御回路と前記複数の出力トランジスタとの間に設けられ、前記インピーダンス制御信号の振幅を第1の振幅から前記第1の振幅よりも上限電圧及び下限電圧が高い第2の振幅に変換するバッファ回路と、を有する。そして、前記バッファ回路は、前記第1の上限電圧と前記第1の下限電圧との間で動作する第1のバッファ回路と、前記第1の上限電圧と前記第1の下限電圧よりも高い電圧の第2の下限電圧との間で動作する第2のバッファ回路と、前記第1の上限電圧よりも高い電圧の第2の上限電圧と前記第2の下限電圧との間で動作する第3のバッファ回路と、を有する。また、前記バッファ回路は、前記第2の下限電圧を生成する耐圧緩和電圧生成を有し、前記耐圧緩和生成回路は、前記第2の下限電圧が生成される第1のノードと前記第1の下限電圧が供給される第2のノードとの間に設けられ、前記第2の下限電圧を生成する耐圧緩和電圧生成素子と、前記第1の上限電圧と前記第1の下限電圧との間で動作し、前記第2の下限電圧の上昇を検出して電圧抑制信号をイネーブル状態とする昇圧検出回路と、前記第1のノードと前記第2のノードとの間に接続され、前記電圧抑制信号がイネーブル状態である場合に導通状態となる第1のトランジスタと、を有する。上記のような構成により、実施の形態3にかかるレギュレータ回路では、耐圧電圧以上の電圧値を有する昇圧電圧が印加されるトランジスタとして昇圧電圧以下の耐圧電圧を有するトランジスタを利用することを可能にする。そして、実施の形態3にかかるレギュレータ回路3では、全ての回路を耐圧電圧の小さなトランジスタを用いて構成することで回路面積を削減することができる。続いて、実施の形態3にかかるレギュレータ回路2のレイアウトについて説明する。そこで、レギュレータ回路2の平面レイアウトの概略図を図26、図27に示す。図26と図27とでは、コントローラ配置領域の配置が異なるが、その他の領域の配置は同じである。図26、図27に示すように、レギュレータ回路2の電圧モニタ回路11は、電源供給対象モジュールの中心部に配置される。また、電源供給対象モジュールを挟むようにパワーMOS配置領域が設けられる。パワーMOS配置領域の外側にバッファ回路配置領域が設けられる。なお、図26、図27において、コントローラ配置領域には、コントローラ10が形成され、バッファ回路配置領域にはバッファ回路13が形成され、パワーMOS配置領域には出力トランジスタPMが形成され、電圧モニタ回路形成領域には電圧モニタ回路11が形成される。ここで、バッファ回路配置領域及びパワーMOS配置領域の詳細なレイアウトについて説明する。図28に、バッファ回路配置領域とパワーMOS配置領域のレイアウトの概略図を示す。図28に示すように、実施の形態3にかかるレギュレータ回路2は、高い値の制御値PLに対応する出力トランジスタによって低い値の制御値PLに対応する出力トランジスタを挟むように出力トランジスタを形成する。図28に示す例では、高い値の制御値PLに対応する出力トランジスタは、指数関数的に面積が増大するため、これらの出力トランジスタについては4分割して配置される。また、高い値の制御値PLに対応する出力トランジスタは、上下に2つの高い値の制御値PLに対応する出力トランジスタ形成領域が配置される位置に配置される。バッファ回路についても、高い値の制御値PLに対応するバッファ回路によって低い値の制御値PLに対応するバッファ回路を挟むようにバッファ回路を配置する。出力トランジスタを形成する。また、高い値の制御値PLに対応するバッファ回路は、低い値の制御値PLに対応するバッファ回路を挟む領域にそれぞれ配置される。さらに、高い値の制御値PLに対応するバッファ回路は、1つの第2のバッファ回路61に対して2つの第3のバッファ回路62が形成されるように配置される。また、耐圧緩和電圧生成回路63については、高い値の制御値PLに対応する第3のバッファ回路62に併せて分散して配置される。このように、高い値の制御値PLに対応するバッファ回路及び出力トランジスタを上下に分散して配置することで、モジュール12が配置される領域における上下方向の電流供給経路を対称にし、一方向への電流密度の集中を分散させることができる。また、以上の説明は高い値の制御値PLに対応する出力トランジスタを4分割しているが、分割数は回路規模や出力トランジスタ段数に応じて適宜変更して良い。続いて、第1のバッファ回路60から第3のバッファ回路62、及び、耐圧緩和電圧生成回路の縦構造について説明する。そこで、図29に、第1のバッファ回路60から第3のバッファ回路62、及び、耐圧緩和電圧生成回路の縦構造の一例を示し、図30に、第1のバッファ回路60から第3のバッファ回路62、及び、耐圧緩和電圧生成回路の縦構造の別の例を示す。第1のバッファ回路60は、電源電圧VDDと接地電圧VSSとの間で動作する。そのため、図29及び図30に示すように、第1のバッファ回路60のPMOSトランジスタは、電源電圧VDDが印加されるNウェル領域NWに形成される。また、第1のバッファ回路60のNMOSトランジスタは、接地電圧VSSが印加されるPウェル領域PWに形成される。第2のバッファ回路61は、電源電圧VDDと耐圧緩和電圧VSSVとの間で動作する。そのため、図29及び図30に示すように、第2のバッファ回路61のPMOSトランジスタは、電源電圧VDDが印加されるNウェル領域NWに形成される。また、第2のバッファ回路61のNMOSトランジスタは、耐圧緩和電圧VSSVが印加されるPウェル領域PWに形成される。第3のバッファ回路62は、昇圧電圧VDDHと耐圧緩和電圧VSSVとの間で動作する。そのため、図29及び図30に示すように、第3のバッファ回路62のPMOSトランジスタは、昇圧電圧VDDHが印加されるNウェル領域NWに形成される。また、第3のバッファ回路62のNMOSトランジスタは、耐圧緩和電圧VSSVが印加されるPウェル領域PWに形成される。耐圧緩和電圧生成回路63は、電源電圧VDDと接地電圧VSSとの間で動作する。そのため、図29及び図30に示すように、耐圧緩和電圧生成回路63のPMOSトランジスタは、電源電圧VDDが印加されるNウェル領域NWに形成される。また、耐圧緩和電圧生成回路63のNMOSトランジスタは、接地電圧VSSが印加されるPウェル領域PWに形成される。なお、耐圧緩和電圧生成回路63のうち第2のバッファ回路61の近傍に形成される回路のPMOSトランジスタは、第2のバッファ回路61のPMOSトランジスタと同じバックゲート電圧が与えられるため、第2のバッファ回路61が形成されるNウェル領域NWに形成される。そして、図29に示す例では、全てのウェル領域に下部にディープウェル領域DNWを形成する。一方、図30に示す例では、耐圧緩和電圧VSSVが印加されるPウェル領域と、当該Pウェル領域に形成されるNMOSトランジスタと対になるPMOSトランジスタが形成されるNウェル領域NWの下部にのみディープウェル領域DNWを形成する。ディープウェル領域DNWは、Pサブ領域P-subに印加される電圧とは異なるウェル電位となるPウェル領域と、Pサブ領域P-subとの絶縁を実現するために形成される。そのため、このディープウェル領域は、図29及び図30に示すように、どの領域に下部に形成するかを設計仕様に応じて変形させることができる。例えば、図29に示すように、全体にディープウェル領域DNWを挿入することで、トランジスタの特性ばらつきを抑制することができる。一方、図30に示すように、必要な部分のみにディープウェル領域DNWを形成することで回路面積を削減することができる。続いて、実施の形態3にかかるレギュレータ回路2のバッファ回路13、出力トランジスタPM及びモジュール12の電源配線のレイアウトについて説明する。図31~図34に実施の形態3にかかるレギュレータ回路2の電源配線のレイアウトを示す概略図を示す。図31は、電源配線のうち最下層となる第1電源配線層のレイアウトの概略図である。図31に示す例では、バッファ回路13、出力トランジスタPM及びモジュール12の電源配線を説明するために、第1のバッファ回路60、第2のバッファ回路61、第3のバッファ回路62、耐圧緩和電圧生成回路63が形成される領域と、出力トランジスタPMが形成されるパワーMOS配置領域と、モジュール12が形成される領域を示した。図31に示すように、第1のバッファ回路60が形成される領域の上層には、接地配線VSSと、電源配線VDDが配置される。これは、第1のバッファ回路60には電源電圧VDDと接地電圧VSSとが供給されるためである。また、第2のバッファ回路61が形成される領域の上層には、耐圧緩和電圧VSSVが供給される第1のノードを構成する配線以下、耐圧緩和電源配線VSSVと称すと、電源配線VDDが配置される。これは、第2のバッファ回路61には、電源電圧VDDと耐圧緩和電圧VSSVとが供給されるためである。また、第3のバッファ回路62が形成される領域の上層には、耐圧緩和電源配線VSSVと、昇圧電源配線VDDHが配置される。これは、第3のバッファ回路62には、昇圧電圧VDDHと耐圧緩和電圧VSSVとが供給されるためである。また、昇圧電源配線VDDHは、第3のバッファ回路62が形成される領域からパワーMOS配置領域に至る長さを有する。また、耐圧緩和電圧生成回路63が形成される領域の上層には、電源配線VDD、耐圧緩和電源配線VSSVと、接地配線VSSが配置される。これは、耐圧緩和電圧生成回路63が、昇圧電圧VDDHと耐圧緩和電圧VSSVとの間で動作し、耐圧緩和電圧VSSVを生成するためである。パワーMOS配置領域の上層には、昇圧配線VDDH、内部電源配線VDDMが形成される。これは、出力トランジスタPMに接続される電源配線が、昇圧配線VDDH及び内部電源配線VDDMであるためである。なお、内部電源配線VDDMには、出力電圧VDDMが供給される。また、内部電源配線VDDMは、一方のパワーMOS配置領域から他方のパワーMOS配置領域に至る長さを有し、2つのパワーMOS配置領域を接続するように形成される。つまり、内部電源配線VDDMは、モジュール12が形成される領域を跨ぐように形成される。なお、第1電源配線層の電源配線と、当該電源配線から電源の供給を受ける素子は、コンタクトを介して接続される。次いで、図32に電源配線のうち第1電源配線層の上層に形成される第2電源配線層のレイアウトの概略図を示す。第1電源配線層では、図面の横方向に電源配線を形成したが、第2電源配線層では、図面の縦方向に電源配線を形成する。この第2電源配線層では、第1電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第2電源配線層では、電源配線を第1電源配線層の電源配線よりも太い配線で形成する。第2電源配線層の電源配線と第1電源配線層の電源配線は、コンタクトを介して接続される。次いで、図33に電源配線のうち第2電源配線層の上層に形成される第3電源配線層のレイアウトの概略図を示す。第2電源配線層では、図面の縦方向に電源配線を形成したが、第3電源配線層では、図面の横方向に電源配線を形成する。この第3電源配線層では、第2電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第3電源配線層では、電源配線を第2電源配線層の電源配線よりも太い配線で形成する。第3電源配線層の電源配線と第2電源配線層の電源配線は、コンタクトを介して接続される。次いで、図34に電源配線のうち第3電源配線層の上層に形成される第4電源配線層のレイアウトの概略図を示す。第3電源配線層では、図面の横方向に電源配線を形成したが、第4電源配線層では、図面の縦方向に電源配線を形成する。この第4電源配線層では、第3電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第4電源配線層では、電源配線を第3電源配線層の電源配線よりも太い配線で形成する。第4電源配線層の電源配線と第3電源配線層の電源配線は、コンタクトを介して接続される。なお、図34では第4電源配線層に耐圧緩和電圧VSSVを持たない例を示しているが、第4電源配線層のリソースに余裕がある場合は耐圧緩和電圧VSSVが印加される電源配線を第4電源配線層に形成しても良い。その場合は、耐圧緩和電圧VSSVの電圧レベルが安定するという効果が得られる。実施の形態3にかかるレギュレータ回路2では、電源が5種類ある。そのため、配線リソースの割当を適切に行わない場合、電源の配線抵抗が高くなり回路の動作が不安定となる問題がある。そこで、各種電源配線が使用される領域が限られていることを利用し、グローバル配線層リソースの各電源への割当を領域ごとに変更する。図34に示す例では、グローバル配線層の割当を,バッファ回路配置領域の左側ではVDD、VSSでシェアし,バッファ回路配置領域上層ではVDD、VSS、VSSV、VDDHでシェアし、パワーMOS配置領域上層ではVDDH、VDDMでシェアする。このような電源配線構造とすることで、各電源を使用する領域に対する配線抵抗を低くすることができる。例えば、第2のバッファ回路61にはVDDとVSSVを供給する必要があるため、第2のバッファ回路61の上層はVDDとVSSVの2種類のグローバル電源幹線が配置されている。同様に、第1のバッファ回路60ではVDDとVSSを供給する必要があるため、第1のバッファ回路60の上層にはVDDとVSSの2種類のグローバル電源幹線が配置されている。以下、耐圧緩和電圧生成回路63および第3のバッファ回路62に関しても同様である。このように、グローバル配線層を電源幹線として使用する割合を領域ごとに変えることで、電源幹線を使用する領域での電源幹線の配線抵抗を低くし回路動作を安定させることができる。続いて、実施の形態3にかかるレギュレータ回路2の電源投入シーケンスについて説明する。実施の形態3にかかるレギュレータ回路2では、出力トランジスタPMにトランジスタの耐圧電圧よりも高い電圧値を有する昇圧電圧VDDHを与える。そのため、電源投入シーケンスを適切に制御しない場合、トランジスタに耐圧電圧よりも高い電圧が印加され、トランジスタが破壊される恐れがある。実施の形態3にかかるレギュレータ回路2の電源投入シーケンスの一例を示すタイミングチャートを図35に示す。図35に示す例では、まず、タイミングT20において、電源電圧VDDと昇圧電圧VDDHとを立ち上げる。そして、この電源立ち上げ動作においては、昇圧電圧VDDHは、最終的な電圧である1.35Vまでは上昇させずに、電源電圧VDDと同じ1.2V程度まで上昇させる。そして、タイミングT21において、電源電圧VDDと昇圧電圧VDDHとを1.2V程度まで立ち上がる。このタイミングT21に達した時点で、コントローラ10の動作を開始する。このタイミングT21では、コントローラ10は制御値PLとして初期値を出力する。図35に示す例では、制御値PLの初期値は59である。つまり、タイミングT21でコントローラ10が動作を開始することにより、出力トランジスタPMが最も抵抗値が低い状態で動作を開始する。また、タイミングT21では、電圧モニタ回路11は停止状態を維持する。そのため、タイミングT21では、レギュレータ回路2の出力電圧VDDMは、1.0V程度となる。そして、出力電圧VDDMが安定して1.0V程度となったことに応じて、タイミングT22で電圧モニタ回路11を起動する。これにより、コントローラ10に電圧モニタ回路11から出力電圧VDDMの電圧値が通知され、コントローラ10は通常動作状態に移行する。続いて、タイミングT23~T24で、昇圧電圧VDDHを目標とする電圧値である1.35V程度に昇圧する。このタイミングT23~T24における昇圧電圧VDDHの昇圧動作に応じて、コントローラ10は、制御値PLを低下させながら出力電圧VDDMを1.0V程度に制御する。次いで、コントローラ10の制御値PLが安定状態となった後のタイミングT25において、モジュール12を起動させる。モジュール12を起動させた場合、モジュール12が消費する負荷電流Iloadが急増するため、コントローラ10は、実施の形態1において説明した動作に基づき制御値PLを上昇させる。図35で示した例は、昇圧電圧VDDHを生成する昇圧回路として生成する電圧値を可変できる昇圧回路を利用した。このような場合、上記説明のように、昇圧電圧VDDHを電源電圧VDDと同じ電圧まで昇圧した後に、レギュレータ回路2の安定動作を待って昇圧電圧VDDHを最終的な目標とする電圧に上昇させることでレギュレータ回路2およびモジュール12に印加される電圧が素子の耐圧電圧を超えないように制御することができる。続いて、実施の形態3にかかるレギュレータ回路2の電源投入シーケンスの別の例を示すタイミングチャートを図36に示す。図36に示す例では、まず、タイミングT30において、電源電圧VDDと昇圧電圧VDDHとを立ち上げる。そして、この電源立ち上げ動作においては、昇圧電圧VDDHは、最終的な電圧である1.35Vまで上昇される。そして、タイミングT31において、電源電圧VDDが1.2V、昇圧電圧VDDHが1.35V程度まで立ち上がる。このタイミングT31に達した時点で、コントローラ10の動作を開始する。このタイミングT31では、コントローラ10は制御値PLとして初期値を出力する。図36に示す例では、制御値PLの初期値は0である。つまり、タイミングT31でコントローラ10が動作を開始することにより、出力トランジスタPMが最も抵抗値が高い状態例えば、遮断状態で動作を開始する。また、タイミングT31では、電圧モニタ回路11は停止状態を維持する。そのため、タイミングT31では、レギュレータ回路2の出力電圧VDDMは、0.7V程度となる。そして、図36に示す例では、コントローラ10がタイミングT32からT33において徐々に制御値PLを大きくする。これにより、出力電圧VDDMは徐々に上昇して1.0V程度となる。そして、出力電圧VDDMが1.0V程度となるタイミングT33において、電圧モニタ回路11を起動する。これにより、コントローラ10に電圧モニタ回路11から出力電圧VDDMの電圧値が通知され、コントローラ10は通常動作状態に移行する。そして、タイミングT34で、出力電圧が目標とする1.2V程度に達する。その後、出力電圧VDDMが安定するタイミングT35においてモジュール12を起動させる。モジュール12を起動させた場合、モジュール12が消費する負荷電流Iloadが急増するため、コントローラ10は、実施の形態1において説明した動作に基づき制御値PLを上昇させる。図36で示した例は、昇圧電圧VDDHを生成する昇圧回路として生成する電圧値を可変できない昇圧回路を利用した。このような場合、上記説明のように、制御値PLを最小とした状態から制御を開始することで出力電圧VDDMが素子の耐圧電圧を超えないように制御して、出力電圧VDDMを最終的な目標とする電圧例えば、1.2Vに上昇させることができる。そして、この制御により、レギュレータ回路2およびモジュール12に印加される電圧が素子の耐圧電圧を超えないように制御することができる。また、図36では、昇圧回路として簡単な構成を有するものを利用できるため、システムの部品コストを低減できるメリットもある。実施の形態4実施の形態4では、実施の形態1にかかるレギュレータ回路1の電圧モニタ回路11の詳細について説明する。そこで、電圧モニタ回路11の詳細なブロック図を図37に示す。図37に示すように、電圧モニタ回路11は、電圧測定部70、第1の遅延回路71、第2の遅延回路72、傾き調整部73を有する。第1の遅延回路71は、出力電圧VDDMのサンプリングタイミングを示す測定信号をX個Xは整数の第1の遅延調整バッファBUFbを介して遅延させ電圧測定信号を出力する。また、第1の遅延調整バッファBUFbには、電源電圧として出力電圧VDDMが入力される。そして、第1の遅延調整バッファBUFbは、出力電圧VDDMの大きさに応じて遅延時間が変化する。また、第1の遅延回路71は、傾き調整部73が出力する調整信号に応じて有効に動作する第1の遅延バッファBUFbの個数を可変する。第2の遅延回路72は、測定信号をZ個Zは整数の第2の遅延調整バッファBUFcを介して遅延させサンプリングトリガ信号を生成する。また、第2の遅延調整バッファBUFcには、電源電圧として定電圧Vcが入力される。そして、第2の遅延調整バッファBUFbは、定電圧Vcの大きさに応じて遅延時間が決定される。また、第2の遅延回路72は、傾き調整部73が出力する調整信号に応じて有効に動作する第2の遅延調整バッファBUFcの個数を可変する。なお、第2の遅延回路72に対する遅延調整バッファBUFcの調整個数は、第1の遅延回路71の調整個数と同数である。ここで、傾き調製回路73が制御する傾きとは、電圧モニタ回路11のゲインモニタゲインと同値であり、傾きが変わると、制御のループ特性に影響するため、ある一定範囲であることが求められる。電圧測定部70は、測定信号伝達配線と、複数のサンプリングフリップフロップ701~70jjは、整数を有する。測定信号伝達配線は、電圧測定信号を複数の遅延バッファBUFaを介して伝達する。なお、遅延バッファBUFaには、電源電圧として出力電圧VDDMが与えられる。そして遅延バッファBUFaは、出力電圧VDDMの電圧値に応じて遅延時間が変化する。複数のサンプリングフリップフロップ701~70jは、複数の遅延バッファBUFaの入力信号又は出力信号のいずれか一方が入力される。また、サンプリングフリップフロップ701~70jの間には、それぞれ同数の遅延バッファBUFaが配置される。つまり、電圧測定信号は、一定の遅延時間を持って、サンプリングフリップフロップ701~70jに伝搬する。そして、複数のサンプリングフリップフロップ701~70jは、測定信号伝達配線上の複数の遅延バッファBUFaのそれぞれの信号をサンプリングトリガ信号のエッジに応じてサンプリングする。また、複数のサンプリングフリップフロップ701~70jの出力が出力電圧モニタ値VMとなる。図37に示す例では、出力電圧モニタ値VMは、jビットの値である。傾き調整部73は、第1の遅延調整バッファBUFb及び第2の遅延調整バッファBUFbの調整個数α毎に、出力電圧モニタ値VMが1つ変化する出力電圧VMの変動量を示すモニタゲインと、半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示すテーブル情報を有する。そして、傾き調整部73は、テーブル情報を参照して、第1、第2の遅延調整バッファの調整個数、半導体素子の製造ばらつき情報及び半導体基板の温度情報から求められるモニタゲインが、予め設定されたターゲットゲインの範囲内となるように、第1の遅延調整バッファBUFb及び第2の遅延調整バッファBUFbの調整個数αを決定する。続いて、実施の形態4にかかる電圧モニタ回路11の動作について説明する。電圧モニタ回路11は、電圧測定信号とサンプリングトリガ信号との間の遅延時間の差を第1の遅延回路71の第1の遅延調整バッファBUFbの個数と第2の遅延回路72の第2の遅延調整バッファBUFcの個数との差によって調整する。そして、電圧モニタ回路11は、電圧測定信号が遅延バッファBUFaを介して伝達され、その後、サンプリングトリガ信号がサンプリングフリップフロップ701~70jに到達した時点で、サンプリングフリップフロップ701~70jが遅延バッファBUFaの対応するノードの電圧をサンプリングする。このとき、出力電圧VDDMの電圧値が高い場合、遅延バッファBUFa及び遅延バッファBUFbの遅延時間は小さくなる。そのため、出力電圧VDDMの電圧値が高い場合、より多くのサンプリングフリップフロップ701~70jの出力がハイレベルとなる。一方、出力電圧VDDMの電圧値が低い場合、遅延バッファBUFa及び遅延バッファBUFbの遅延時間は大きくなる。そのため、出力電圧VDDMの電圧値が低い場合、出力がハイレベルとなるサンプリングフリップフロップ701~70jの個数は、出力電圧VDDMが高い時よりも少なくなる。ここで、実施の形態4にかかる電圧モニタ回路11では、第1の遅延回路71、第2の遅延回路72及び傾き調整部73を有することで、半導体の製造ばらつき、半導体基板の温度変動に対してモニタゲインを一定に維持することを可能にする。そこで、このばらつき補償機能について説明する。まず、比較例として、電圧測定回路70及び第1の遅延回路71のみを有する従来の電圧モニタ回路11aのブロック図を図38に示す。なお、図38では、実施の形態4にかかる電圧測定回路70と区別するために、電圧測定回路に70aの符号を付したが、回路構成は実質的に電圧測定回路70と同じである。また、第1の遅延回路71aは、X段の第1の遅延調整バッファBUFbを有する。この第1の遅延回路71aは、遅延調整バッファBUFbの個数は固定される。図38に示すように、電圧モニタ回路11aでは、測定信号とトリガ信号が外部から与えられる。そして、電圧測定信号とトリガ信号との間の遅延時間Tdlyは、温度等のばらつきに関わらず一定の値に設定される。そして、この電圧モニタ回路11aの出力電圧と出力電圧モニタ値との関係を図39に示す。図39に示す例では、製造ばらつきをFast、Typ、Slowの3つの値で示した。Fastはトランジスタの閾値電圧が低くばらついたことを示し、Typはトランジスタの閾値電圧が理想値である場合を示し、Slowはトランジスタの閾値電圧が高くばらついたことを示す。また、温度の条件として、低温、室温、高温の3つの値を示した。低温は半導体基板の温度が半導体装置の仕様上での最低動作温度である条件を示し、室温は半導体基板の温度が25度程度の条件を示し、高温は半導体基板の温度が半導体装置の仕様上での最高動作温度である条件を示す。まず、一般的な電圧モニタ回路11aでは、電圧モニタ回路11aが出力電圧モニタ値VMが7式によって表される。VM=Tdly/Tfpro、volt、temp-X7ここで、Tdlyは、電圧測定信号とトリガ信号との間の遅延時間を示し、proは製造ばらつきの値を示し、voltは出力電圧VDDMの電圧値を示し、tempは半導体基板の温度条件を示す。また、Xは、第1の遅延回路71の第1の遅延調整バッファの個数を示す。この7式からわかるように、一般的な電圧モニタ回路11aでは、製造ばらつきに起因して出力電圧モニタ値にオフセットが生じる。また、一般的な電圧モニタ回路11aでは、基板温度の変動に応じた出力電圧モニタ値VMの傾きが製造ばらつきに応じて変動する。そのため、図39に示すように、電圧モニタ回路11aでは、出力電圧モニタ値VMの出力電圧VDDMに対する変化特性は、製造ばらつき及び基板温度に応じてオフセットを有する。また、図39に示すように、電圧モニタ回路11aでは、出力電圧モニタ値VMの出力電圧VDDMに対する変化特性は、製造ばらつき及び基板温度に応じて異なる傾きを有する。一方、実施の形態4にかかる電圧モニタ回路11では、第2の遅延回路72を用いることで出力電圧モニタ値VMの変化特性のうち製造ばらつき及び基板温度に対するオフセットをキャンセルする。そこで、以下では、オフセットをキャンセルできる原理について説明する。実施の形態4にかかる電圧モニタ回路11では、遅延調整バッファの個数調整を行わない場合、電圧モニタ回路11が出力電圧モニタ値VMが8式によって表される。VM=Tfpro、Vc、temp×Z/Tfpro、volt、temp-X8ここで、Vcは第2の遅延調整バッファBUFcに与えられる定電圧を示し、Zは第2の遅延回路72の第2の遅延調整バッファBUFcの個数を示す。この8式からわかるように、実施の形態4にかかる電圧モニタ回路11では、出力電圧モニタ値VMは、出力電圧VDDMが定電圧Vcと同電圧であればZ-Xで示される。ここで、実施の形態4にかかる電圧モニタ回路11において遅延調整バッファの個数調整を行わない状態における出力電圧モニタ値VMの変化特性を示すグラフを図40に示す。図40に示すように、実施の形態4にかかる電圧モニタ回路11では、出力電圧モニタ値の変化特性のオフセットを補正することができる。これは、第2の遅延回路72を設けることで電圧測定信号とサンプリングトリガ信号とに製造ばらつきと基板温度に関する遅延時間を均等に与えることで、2つの信号の遅延時間の製造ばらつきと基板温度とに関するばらつきを相殺できるためである。また、実施の形態4にかかる電圧モニタ回路11では、第1の遅延回路71と第2の遅延回路72とにおいて、遅延調整バッファの個数調整を行うことで、出力電圧モニタ値VMの変化特性のうち製造ばらつき及び基板温度に対する傾きの誤差をキャンセルする。そこで、以下では、傾き誤差をキャンセルできる原理について説明する。実施の形態4にかかる電圧モニタ回路11では、電圧モニタ回路11が出力電圧モニタ値VMが8式によって表される。VM=Tfpro、Vc、temp×Z±α/Tfpro、volt、temp-X±α9ここで、αは第1の遅延調整バッファBUFb及び第2の遅延調整バッファBUFcの個数調整値であるこの9式からわかるように、実施の形態4にかかる電圧モニタ回路11では、出力電圧モニタ値VMは、出力電圧VDDMが定電圧Vcと同電圧であればZ±α-X±αで示される。つまり、この調整値αを基板温度に応じて可変することで、基板温度に応じて電圧測定信号とサンプリングトリガ信号との間の遅延時間を調整して感度調整を行うことができ、その結果出力電圧モニタ値VMの傾きの差を補正できることがわかる。ここで、実施の形態4にかかる電圧モニタ回路11の出力電圧モニタ値VMの変化特性を示すグラフを図41に示す。図41に示すように、実施の形態4にかかる電圧モニタ回路11では、出力電圧モニタ値の変化特性は、製造ばらつきの全ての条件と基板温度の全ての条件において一致する。上記調整を行うために、実施の形態4にかかる電圧モニタ回路11では、テーブル情報を有する。このテーブル情報には、出力電圧モニタ値VMが1つ変化する出力電圧の変動量を示すモニタゲインと、半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示す複数のテーブルが含まれる。この複数のテーブルのうちの1つは、1つの遅延調整バッファの個数調整値αに対応づけられる。そこで、図42にテーブル情報の一例を示す。図41に示す例では、個数調整値αが5、8、9に対応するテーブルを代表例として示した。図41に示すように、各テーブルは、縦軸に3つの製造ばらつきパラメータが記載され、横軸に基板温度に関する3つのパラメータが設定される。そして、テーブルには、各パラメータの組み合わせであった場合の出力電圧モニタ値VMのモニタゲインが記載される。傾き調整部73は、図42に示したテーブル情報を参照して電圧モニタ回路11のモニタゲインのキャリブレーション処理を行う。そこで、このキャリブレーション処理のフローチャートを図43に示す。図43に示すように、傾き調整部73は、電圧モニタ回路11が起動するとまず、予め設定された初期値に対応する個数調整値を選択する。そして、電圧モニタ回路11はこの個数調整値例えば、α=5に基づき動作を開始するステップST1。続いて、傾き調整部73は、予め設定されたターゲットゲイン範囲と、プロセスばらつき情報と、を読み出すステップST2。図43に示す例では、ターゲットゲイン範囲として5.0mV~7.0mVを読み出し、プロセスばらつき情報としてTypicalを読み出す。そして、傾き調整部73は、他の回路から基板温度情報を取得するステップST3。続いて、傾き調整部73は、現時点の基板温度情報及びプロセスばらつき情報により決まるばらつき条件と、現時点で選択している個数調整値αと、に基づき現時点でのモニタゲインを確認する。そして、傾き調整部73は、現時点でのモニタゲインが目標とするターゲットゲインの範囲から外れていた場合ステップST4のNOの枝、現時点での製造ばらつきのパラメータ及び基板温度情報の条件においてターゲットゲインの範囲内となるモニタゲインを実現できる個数調整値αを探索するステップST5。そして、傾き調整部73は、探索された個数調整値αに基づき第1の遅延回路71及び第2の遅延回路72の遅延調整バッファの個数を調整するステップST6。一方、傾き調整部73は、ステップST4において、現時点でのばらつき条件と、現時点で選択している個数調整値αと、に基づき確認されたモニタゲインがターゲットゲインの範囲内であった場合ステップST4のYESの枝、次の温度情報の入力を待つ。上記説明より、実施の形態4にかかるレギュレータ回路では、電圧モニタ回路11においてばらつき条件の変動に起因するモニタゲインのばらつきを補正することができる。これにより、実施の形態4にかかるレギュレータ回路では、ばらつき条件の変動によらずモニタゲインを一定に維持してより高精度な出力電圧VDDMの制御を可能にすることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。"