"第1のクロック信号のライズエッジ及び第2のクロック信号のライズエッジを合成して前記第1及び第2のクロック信号のライズエッジの間にライズエッジを有する第3のクロック信号を生成する第1の位相合成回路と、前記第1のクロック信号のフォールエッジ及び前記第2のクロック信号のフォールエッジを合成して前記第1及び第2のクロック信号のフォールエッジの間にフォールエッジを有する第4のクロック信号を生成する第2の位相合成回路と、前記第3のクロック信号の前記ライズエッジを受けてライズ/フォールエッジの内の一方の位相を、前記第4のクロック信号の前記フォールエッジを受けてライズ/フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第3の位相合成回路と、を備える半導体装置。前記第1の位相合成回路は、前記第3のクロック信号を受ける第1のノードと、前記第1のノード及び接地ノードとの間に互いに直列に接続された、前記第1のクロック信号を制御端子に受ける第1のN型トランジスタ及び第1のバイアスレベルを制御端子に受ける第2のN型トランジスタと、前記第1のノード及び電源ノードとの間に互いに直列に接続された、前記第1のクロック信号を制御端子に受ける第1のP型トランジスタ及び第2のバイアスレベルを制御端子に受ける第2のP型トランジスタと、前記第1のノード及び前記接地ノードとの間に互いに直列に接続された、前記第2のクロック信号を制御端子に受ける第3のN型トランジスタ及び第3のバイアスレベルを制御端子に受ける第4のN型トランジスタと、前記第1のノード及び前記電源ノードとの間に互いに直列に接続された、前記第2のクロック信号を制御端子に受ける第3のP型トランジスタ及び第4のバイアスレベルを制御端子に受ける第4のP型トランジスタと、を備えることを特徴とする請求項1に記載の半導体装置。前記第2の位相合成回路は、前記第4のクロック信号を受ける第2のノードと、前記第2のノード及び前記接地ノードとの間に互いに直列に接続された、前記第1のクロック信号の反転信号を制御端子に受ける第5のN型トランジスタ及び前記第1のバイアスレベルを制御端子に受ける第6のN型トランジスタと、前記第2のノード及び前記電源ノードとの間に互いに直列に接続された、前記第1のクロック信号の反転信号を制御端子に受ける第5のP型トランジスタ及び前記第2のバイアスレベルを制御端子に受ける第6のP型トランジスタと、前記第2のノード及び前記接地ノードとの間に互いに直列に接続された、前記第2のクロック信号の反転信号を制御端子に受ける第7のN型トランジスタ及び前記第3のバイアスレベルを制御端子に受ける第8のN型トランジスタと、前記第2のノード及び前記接地ノードとの間に互いに直列に接続された、前記第2のクロック信号の反転信号を制御端子に受ける第7のP型トランジスタ及び前記第4のバイアスレベルを制御端子に受ける第8のP型トランジスタと、を備えることを特徴とする請求項2に記載の半導体装置。前記第1の位相合成回路の前記第1乃至第4のN型トランジスタ及び前記第1乃至第4のP型トランジスタと、其々に対応する前記第2の位相合成回路の前記第5乃至第8のN型トランジスタ及び前記第5乃至第8のP型トランジスタとは、互いに等しいトランジスタサイズであることを特徴とする請求項3に記載の半導体装置。出力クロック信号を更に高速化高周波数化するには、第2微調整遅延回路において、2つの遅延クロック信号が入力されてから出力クロック信号を生成して出力するまでに要する時間を短縮させる必要がある。上記問題を解決するために、本発明は、第1のクロック信号のライズエッジ及び第2のクロック信号のライズエッジを合成して前記第1及び第2のクロック信号のライズエッジの間にライズエッジを有する第3のクロック信号を生成する第1の位相合成回路と、前記第1のクロック信号のフォールエッジ及び前記第2のクロック信号のフォールエッジを合成して前記第1及び第2のクロック信号のフォールエッジの間にフォールエッジを有する第4のクロック信号を生成する第2の位相合成回路と、前記第3のクロック信号の前記ライズエッジを受けてライズ/フォールエッジの内の一方の位相を、前記第4のクロック信号の前記フォールエッジを受けてライズ/フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第3の位相合成回路と、を備える。この発明は、第1のクロック信号及び第2のクロック信号それぞれのライズエッジに対応する第1の位相合成回路と、第1のクロック信号及び第2のクロック信号それぞれのフォールエッジに対応する第2の位相合成回路とを備えている。このように、ライズエッジに対する応答特性を決定する第1の位相合成回路と、フォールエッジに対する応答特性を決定する第2の位相合成回路とを独立に備えることにより、第1のクロック信号及び第2のクロック信号のライズエッジ及びフォールエッジに対する応答特性の調整が容易になり、第1のクロック信号及び第2のクロック信号が入力されてから出力クロック信号を生成して出力するまでに要する時間を短縮することができ、出力クロック信号の高速化を図ることができる。以下、図面を参照して、本発明の実施形態における半導体装置を説明する。第1実施形態図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMに適用した場合の半導体装置10の構成を示す概略ブロック図である。同図に示されている各回路ブロックはすべて単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、P型チャネルMOSトランジスタ以下、P型トランジスタという、及びN型チャネルMOSトランジスタ以下、N型トランジスタという等の複数のトランジスタを用いて構成される。また、図1において、○印を用いて示されているのは、半導体チップに設けられる外部端子としてのパッドである。半導体装置10は、クロック入力回路21、DLL回路100、コマンド入力回路31、コマンドデコーダ32、アドレス入力回路41、アドレスラッチ回路42、ロウ系制御回路51、カラム系制御回路52、モードレジスタ53、ロウデコーダ61、カラムデコーダ62、センス回路63、データアンプ64、メモリセルアレイ70、及びデータ入出力回路80を具備している。半導体装置10は、外部端子半導体チップ上のパッドとして、クロック端子11a、11bと、コマンド端子12a~12eと、アドレス端子13と、データ入出力端子DQとを備えている。その他、データストローブ端子や、リセット端子なども備えられているが、これらについては図示を省略してある。クロック端子11a、11bは、それぞれ外部クロック信号CK、/CKが入力される端子である。入力された外部クロック信号CK、/CKは、クロック入力信号21に供給される。本明細書において、信号名の先頭に/スラッシュが付されている信号は、信号名が対応する信号の反転信号、又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK、/CKは互いに相補の信号である。クロック入力回路21は、外部クロック信号CK、/CKに基づいて、単相の内部クロック信号を生成し、生成した基準クロック信号をDLL回路100に供給する。DLL回路100は、基準クロック信号に基づいて、位相制御された出力クロック信号を生成し、生成した出力クロック信号をデータ入出力回路80に供給する。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンド入力回路31に入力される。コマンド入力回路31に供給されたこれらコマンド信号CMDは、コマンドデコーダ32に供給される。コマンドデコーダ32は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52及びモードレジスタ53に供給される。アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路41に入力される。アドレス入力回路41の出力は、アドレスラッチ回路42に入力される。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に入力され、カラムアドレスについてはカラム系制御回路52に入力される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ53に入力され、これによってモードレジスタ53の内容が更新される。ロウ系制御回路51の出力は、ロウデコーダ61に入力される。ロウデコーダ61は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLとが交差しており、その交点にはメモリセルMCが配置されている図1では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを例示している。ビット線BLは、センス回路63内の対応するセンスアンプSAに接続されている。カラム系制御回路52の出力は、カラムデコーダ62に入力される。カラムデコーダ62は、センス回路63に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ62によって選択されたセンスアンプSAは、データアンプ64に接続される。データアンプ64は、リード動作時において、センスアンプSAによって増幅されたリードデータRDを更に増幅し、リードライトバスRWBSを介して、増幅されたリードデータRDをデータ入出力回路80に供給する。また、データアンプ64は、ライト動作時において、リードライトバスRWBSを介してデータ入出力回路80から供給されるライトデータを増幅し、これをセンスアンプSAに供給する。データ入出力端子DQは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路80に接続されている。データ入出力回路80は、リード動作時において、出力クロック信号に同期して、データアンプ64から供給されたリードデータRDをデータ入出力端子DQに出力する。また、データ入出力回路80は、ライト動作時において、出力クロック信号に同期して、データ入出力端子DQから入力されるライトデータをデータアンプ64に供給する。なお、図1にはデータ入出力端子DQを1つだけ示しているが、データ入出力端子DQの数が1つである必要はなく、複数個設けても構わない。図2は、本実施形態におけるDLL回路100の構成を示す概略ブロック図である。同図に示すように、DLL回路100は、粗調整遅延部110、微調整遅延部120、レプリカ回路130、位相検知回路140、及び遅延制御回路150を備えている。粗調整遅延部110は、粗調整遅延回路CoarseDelayLine;CDL111と、マルチプレクサODD115と、マルチプレクサEVEN117とを有している。以下、マルチプレクサODD115をマルチプレクサ115といい、マルチプレクサEVEN117をマルチプレクサ117という。粗調整遅延回路111は、複数の遅延素子112を有している。複数の遅延素子112は、縦続接続されており、遅延回路を構成する。粗調整遅延回路111は、基準クロックが入力され、基準クロック信号を遅延させた信号であって互いに異なる遅延時間を有する遅延クロック信号を、複数のタップから出力する。マルチプレクサ115は、粗調整遅延回路111の奇数番目のタップから出力される奇位相信号のうちいずれか1つを選択し、選択した奇位相信号を遅延クロック信号O0として出力する。マルチプレクサ117は、粗調整遅延回路111の偶数番目のタップから出力される偶位相信号のうちいずれか1つを選択し、選択した偶位相信号を遅延クロック信号E0として出力する。微調整遅延部120は、第1微調整遅延回路121と、第2微調整遅延回路125とを有している。第1微調整遅延回路121には、マルチプレクサ115が出力する遅延クロック信号O0と、マルチプレクサ117が出力する遅延クロック信号E0とが入力される。第1微調整遅延回路121は、遅延クロック信号O0と遅延クロック信号E0とに基づいて生成した遅延クロック信号PHEO及び遅延クロック信号PHMを第2微調整遅延回路125に出力する。第2微調整遅延回路125は、入力された遅延クロック信号PHEO及び遅延クロック信号PHMに基づいて基準クロック信号と位相をそろえた出力クロック信号を生成し、生成した出力クロック信号をデータ入出力回路80とレプリカ回路130とに出力する。レプリカ回路130は、バッファ回路80のレプリカ複製であり、バッファ回路80と同じプロセス、電圧、温度依存性PVT依存性を有するバッファ回路である。位相検知回路140は、入力される基準クロック信号と、レプリカ回路130が出力するレプリカ信号との位相比較を行い、比較結果である位相差を示す位相差信号を遅延制御回路150に出力する。遅延制御回路150は、位相検知回路140が出力する位相差信号に基づいて、粗調整遅延部110における遅延量を決定し、粗調整遅延部110が有するマルチプレクサ115及びマルチプレクサ117における奇位相信号及び偶位相信号を選択する選択信号を生成する。また、遅延制御回路150は、位相差信号に基づいて、微調整遅延部120が有する第1微調整遅延回路121における遅延量を制御する制御信号SELRE及びSEL4INVEを生成して、第1微調整遅延回路121に出力する。また、遅延制御回路150は、位相差信号に基づいて、第2微調整遅延回路125における遅延量を制御する制御電圧信号VPEO、VNEO、VPM、及びVNMを生成して、第2微調整遅延回路125に出力する。遅延制御回路22は、位相検知回路140から出力される位相差信号に基づいて、値が増減するカウンタ156と、カウンタ156の示す値をデジタル-アナログ変換して出力するDACDigitalAnalogConverter151とを有している。DAC151は、位相差信号に基づいて、制御電圧信号VPEO、VNEO、VPM、及びVNMを第2微調整遅延回路125に出力する。図3は、本実施形態における粗調整遅延部110の構成例を示す概略ブロック図である。同図には、粗調整遅延部110における粗調整遅延回路111、マルチプレクサ115、117と、微調整遅延部120との接続構成の一例が示されている。粗調整遅延回路111が有する複数の遅延素子112112-1、112-2、は、同図に示すように、縦続接続されている。遅延素子112-1は、基準クロック信号を入力信号CDL0として入力し、第0番目の奇位相信号COUTO0、第0番目の偶位相信号COUTE0を出力する。遅延素子112-2は、遅延素子112-1の出力信号CDL1を入力し、第1番目の奇位相信号COUTO1、第1番目の偶位相信号COUTE1を出力する。遅延素子112-3は、遅延素子112-2の出力信号CDL2を入力し、第2番目の奇位相信号COUTO2、第2番目の偶位相信号COUTE2を出力する。遅延素子112-4は、遅延素子112-3の出力信号CDL3を入力し、第3番目の奇位相信号COUTO3、第3番目の偶位相信号COUTE3を出力する。マルチプレクサ115が有するマルチプレクサ205は、第0番目から第3番目までの奇位相信号COUTO0~COUTO3を入力する。また、マルチプレクサ205は、遅延制御回路150が出力する選択信号に基づいて、奇位相信号COUTO0~COUTO3のうちいずれか1つを選択し、選択した奇位相信号を出力する。マルチプレクサ207は、1段目のマルチプレクサ205等により選択された奇位相信号が入力され、入力された奇位相信号からいずれか1つを選択する。マルチプレクサ207は、選択した奇位相信号を遅延クロック信号O0として微調整遅延部120に出力する。マルチプレクサ117が有するマルチプレクサ206は、第0番目から第3番目までの偶位相信号COUTE0~COUTE3を入力する。また、マルチプレクサ206は、遅延制御回路150が出力する選択信号に基づいて、偶位相信号COUTE0~COUTE3のうちのいずれか1つを選択し、選択した偶位相信号を出力する。マルチプレクサ208は、1段目のマルチプレクサ206等により選択された偶位相信号が入力され、入力された偶位相信号からいずれか1つを選択する。マルチプレクサ208は、選択した偶位相信号を遅延クロック信号E0として微調整遅延部120に出力する。図4は、本実施形態における遅延素子112の構成例を示す回路図である。同図に示す構成例では、CMOSゲート回路にインバータを用いて遅延素子112を構成している。遅延素子112は、入力信号CDLjを入力とするインバータ211の後段に、2段で一組のインバータ対212と213、214と215、、224と225が7対直列に接続され、最後尾にインバータ226が接続されている。インバータ226は出力端子に接続され、出力信号CDLj1を出力する。インバータ211の後段には、スリーステートインバータクロックドインバータ311が接続されている。また、遅延段を構成するインバータ対の偶数番目の対214と215、218と219、222と223の後段には、スリーステートインバータ313、315、317が接続されている。スリーステートインバータ311、313、315、317の出力は、出力バッファ227に接続されている。出力バッファ227は出力が奇数位相出力端子COUTOjタップに接続されている。遅延段を構成するインバータ対の奇数番目の対212と213、216と217、220と221、224と225の後段には、スリーステートインバータ312、314、316、318が接続されている。スリーステートインバータ312、314、316、318の出力は、出力バッファ228に接続されている。出力バッファ228は出力が偶数位相出力端子COUTEjタップに接続されている。上記の構成により、遅延素子112は、遅延制御回路150から入力される選択信号に応じて、入力信号CDLjを遅延させた信号であってインバータ2段分の遅延差を有する信号を奇数位相出力端子COUTOjと偶数位相出力端子COUTEjとに出力する。図5は、本実施形態における第1微調整遅延回路121の構成例を示す回路図である。この第1微調整遅延回路121は、粗調整遅延部110が出力するインバータの偶数段相当の遅延を有する2つの遅延クロック信号O0、E0の遅延差を調整して、インバータ1段分の遅延差を有する遅延クロック信号PHEO、PHMを生成する回路である。図5に示す第1微調整遅延回路121において、インバータ400は、遅延クロック信号E0が入力され、入力された遅延クロック信号E0を論理反転する。インバータ400は、直列に接続されたインバータ401、402、403からなる3段インバータを有する遅延部430に論理反転した遅延クロック信号E0を出力する。また、インバータ400は、直列に接続されたインバータ411、クロックドインバータ412、及びインバータ413からなる4段相当インバータを有する遅延部431に論理反転した遅延クロック信号E0を出力する。ここで、4段相当インバータとは、インバータ4段分の遅延時間を有する3段構成のインバータである。インバータ420は、遅延クロック信号O0が入力され、入力された遅延クロックO0を論理反転する。インバータ420は、直列に接続されたインバータ421、422、423からなる3段インバータを有する遅延部432に論理反転した遅延クロック信号O0を出力する。また、インバータ420は、直列に接続されたインバータ414、クロックドインバータ415、及びインバータ413からなる4段相当インバータを有する遅延部433に論理反転した遅延クロック信号O0を出力する。クロックドインバータ412及び415は、制御信号SEL4INVEに基づいて排他的に制御されており、いずれか一方の出力がインバータ413に入力される。インバータ413には、制御信号SEL4INVEによって選択された信号であって遅延クロック信号E0、O0のうち位相が早い信号が入力される。インバータ413で論理反転された信号は、インバータ416及び417を介して、遅延クロック信号PHMとして第2微調整遅延回路125に出力される。また、遅延クロック信号E0は、インバータ400と、遅延部430とを経て、信号CDLEとしてクロックドインバータ404に入力される。遅延クロック信号O0は、インバータ420と、遅延部432とを経て、信号CDLOとしてクロックドインバータ406に入力される。クロックドインバータ404及び406のコントロール端子には、遅延制御回路150が出力する制御信号SELREが入力される。インバータ405には、クロックドインバータ404及び406の出力信号のうち、制御信号SELREに基づいて選択された一方の信号が入力される。インバータ405は、入力された信号を論理反転し、論理反転した信号を遅延クロック信号PHEOとして第2微調整遅延回路125に出力する。なお、図5においては、3段構成のインバータ例えば、インバータ401、402、403と、4段相当の遅延を有する3段構成のインバータ例えば、411、412、413を用いる構成を示したが、これに限ることなく、2段構成のインバータと、3段相当の遅延を有する2段構成のインバータとを用いるようにしてもよい。また、4段構成のインバータと、5段相当の遅延を有する4段構成のインバータを用いるようにしてもよい。すなわち、nn≧2段構成のインバータと、n1段相当の遅延を有するn段構成のインバータとを用いるようにしてもよい。また、インバータに替えて他のCMOSゲート回路を用いてもよく、例えば、ナンドNANDゲートを用いてもよい。また、遅延部431及び遅延部433の遅延時間は、インバータ411~415を構成するP型又はN型のMOSトランジスタのゲート長、ゲート幅を調整することで、4段相当の遅延時間に調整することが可能である。図6は、本実施形態における第1微調整遅延回路121の動作例を示す波形図である。同図において、横軸は時間を示し、縦軸は遅延クロック信号E0、O0と、信号CDLE、CDLM、CDLOと、遅延クロック信号PHEO、PHMとの電位を示している。また、同図に示されている波形は、シミュレーションにより得られた波形である。同図に示すように、粗調整遅延部110から出力される遅延クロック信号E0、O0は、2段分の遅延差2×tD、tDは1段分の遅延を有する信号である。この遅延クロック信号E0、O0が第1微調整遅延回路121に入力されると、第1微調整遅延回路121内において、信号CDLE、CDLM、CDLOが生成される。更に、この信号CDLE、CDLM、CDLOから、遅延クロック信号PHEO、PHMが生成される。遅延クロック信号PHEO、PHMは、同図に示すように、1段分の遅延差tDを有する信号である。図7は、本実施形態における第2微調整遅延回路125の構成例を示す回路図である。同図に示すように、第2微調整遅延回路125は、インバータ501~503と、第1の位相合成回路510と、第2の位相合成回路520と、出力クロック生成回路530とを有している。インバータ501には遅延クロック信号PHEOが入力されている。インバータ502には遅延クロック信号PHMが入力されている。インバータ503には第1の位相合成回路510の出力信号が入力されている。第1の位相合成回路510は、2つのエッジ補正回路511、512を有している。第1のエッジ補正回路であるエッジ補正回路511は、P型トランジスタMP11と、P型トランジスタMP12と、N型トランジスタMN12と、N型トランジスタMN11とが直列に接続されて構成されている。エッジ補正回路511において、P型トランジスタMP11は、ソースが電源VPERDに接続され、ドレインがP型トランジスタMP12のソースに接続されている。P型トランジスタMP12は、ドレインがノードMIX0に接続されている。N型トランジスタMN12は、ドレインがノードMIX0に接続され、ソースがN型トランジスタMN11のドレインに接続されている。N型トランジスタMN11は、ソースが接地されている。P型トランジスタMP11のゲートと、N型トランジスタMN11のゲートとには、遅延クロック信号PHEOが入力されている。P型トランジスタMP12のゲートには、ゲートに制御電圧信号VPEOが入力されている。N型トランジスタMN12のゲートには、制御電圧信号VNEOが入力されている。第2のエッジ補正回路であるエッジ補正回路512は、エッジ補正回路511と同様に、直列に接続された4つのトランジスタMP21、MP22、MN21、MN22により構成されている。エッジ補正回路512において、P型トランジスタMP21は、ソースが電源VPERDに接続され、ドレインがP型トランジスタMP22のソースに接続されている。P型トランジスタMP22は、ドレインがノードMIX0に接続されている。N型トランジスタMN22は、ドレインがノードMIX0に接続され、ソースがN型トランジスタMN21のドレインに接続されている。N型トランジスタMN21は、ソースが接地されている。P型トランジスタMP21のゲートと、N型トランジスタMN21のゲートとには、遅延クロック信号PHMが入力されている。P型トランジスタMP22のゲートには、ゲートに制御電圧信号VPMが入力されている。N型トランジスタMN22のゲートには、制御電圧信号VNMが入力されている。エッジ補正回路511の出力端P型トランジスタMP12のドレインとN型トランジスタMN12のドレインとの接続点と、エッジ補正回路512の出力端P型トランジスタMP22のドレインとN型トランジスタMN22のドレインとの接続点とは、ノードMIX0において共通接続されている。すなわち、ノードMIX0において、第1のエッジ補正回路511の出力と第2のエッジ補正回路512の出力とがショートしている。ノードMIX0において、第3のクロック信号として合成された出力信号は、インバータ503に出力される。第2の位相合成回路520は、P型トランジスタMP11、MP21と、N型トランジスタMN11、MN21とそれぞれのゲートに入力される信号が異なる点以外、第1の位相合成回路510と同じ構成を有している。第2の位相合成回路520において、第3のエッジ補正回路であるエッジ補正回路521を構成する、P型トランジスタMP11のゲートと、N型トランジスタMN11のゲートとには、インバータ501の出力が入力されている。また、第4のエッジ補正回路であるエッジ補正回路522を構成する、P型トランジスタMP21のゲートと、N型トランジスタMN21のゲートとには、インバータ502の出力が入力されている。また、エッジ補正回路521の出力端P型トランジスタMP12のドレインとN型トランジスタMN12のドレインとの接続点と、エッジ補正回路522の出力端P型トランジスタMP22のドレインとN型トランジスタMN22のドレインとの接続点とは、ノードMIX1において共通接続されている。すなわち、ノードMIX1において、エッジ補正回路521の出力とエッジ補正回路522の出力とがショートしている。ノードMIX1において第4のクロック信号として合成された信号は、第3の位相合成回路としての出力クロック生成回路530に出力される。出力クロック生成回路530は、P型トランジスタMP31と、N型トランジスタMN31とを有している。P型トランジスタMP31は、ソースが電源VPERDに接続され、ドレインがN型トランジスタMN31のドレインに接続されている。N型トランジスタMN31のソースは接地されている。P型トランジスタMP31のゲートには、第2の位相合成回路520が出力する信号が入力されている。N型トランジスタMN31のゲートには、インバータ503が出力する信号が入力されている。P型トランジスタMP31のドレインと、N型トランジスタMN31のドレインとの接続点における電位が出力クロック信号MIXOUTとして出力される。第1の位相合成回路510において、遅延クロック信号PHEOと遅延クロック信号PHMとを合成して得られる出力信号に対する、遅延クロック信号PHEOと遅延クロック信号PHMとそれぞれの補間比率は、制御電圧信号VPEO、VNEO、VPM、及びVNMにより制御することができる。ここで、補間比率とは、ノードMIX0の電位変化に対する、遅延クロック信号PHEOと遅延クロック信号PHMとの寄与の割合である。例えば、遅延クロック信号PHEOの補間比率を、遅延クロック信号PHMの補間比率より低くしたい場合、制御電圧信号VN2、VN1の電位を上げ、制御電圧信号VP2、VN1の電位を下げる。これにより、第2のエッジ補正回路512の電流供給能力を第1のエッジ補正回路511の電流供給能力より高くして、遅延クロック信号PHEOの補間比率を下げることができる。換言すると、遅延クロック信号PHMの補間比率を高くすることができる。図8は、本実施形態の第1の位相合成回路510におけるノードMIX0の電位と、出力クロック信号との一例を示す波形図である。同図において、縦軸は各信号の電位を示し、横軸は時間を示している。同図に示すように、制御電圧信号によって、遅延クロック信号PHEO、PHMの補間比率を変えることにより、ノードMIX0における電位の立ち下がり波形と、立ち上がり波形とを変化させることができる。例えば、遅延クロック信号PHEOの補間比率を100と制御した場合、実線で示されているように、遅延クロック信号PHEOの立ち上がりに応じてノードMIX0の電位を下げ、遅延クロックPHEOの立ち下がりに応じてノードMIX0の電位を上げることができる。また、遅延クロック信号PHMの補間比率を100と制御した場合、破線で示されているように、遅延クロック信号PHMの立ち上がりに応じてノードMIX0の電位を下げ、遅延クロック信号PHMの立ち下がりに応じてノードMIX0の電位を上げることができる。また、同図に示すように、ノードMIX0の電位、すなわち第1の位相合成回路510の出力信号の電位に応じて、出力クロック信号の立ち上がりタイミングが変化する。したがって、第1の位相合成回路510における遅延クロック信号PHEO、PHMの補間比率を変化させることで、出力クロック信号の立ち上がりタイミングを制御することができる。同様に、第2の位相合成回路520において、遅延クロック信号PHEO、PHMの補間比率を変化させることで、出力クロック信号の立ち下がりタイミングを制御することができる。ところで、第1の位相合成回路510及び第2の位相合成回路520において、補間比率の制御性を向上させるために、制御電圧信号VPEO、VNEO、VPM、及びVNMの変化に対する補間比率の変化を線形にすることが望ましい。この場合、制御電圧信号VPEO、VNEO、VPM、及びVNMが入力されるP型トランジスタMP12、MP22と、N型トランジスタMN12、MN22とを飽和領域で動作させる必要がある。図9は、N型MOSトランジスタのVDS-IDS特性を示すグラフである。同図において、横軸はドレイン-ソース電圧VDSを示し、縦軸はドレイン-ソース電流IDSを示している。また、VTNは閾値電圧であり、VGS1、VGS2、VGS3はゲート-ソース電圧である。また、同図において、VGS3>VGS2>VGS1である。同図に示すように、N型トランジスタを飽和領域で動作させる条件は、VGS-VDS<VTNとなる。また、P型トランジスタの閾値電圧をVTPとした場合、P型トランジスタを飽和領域で動作させる条件は、VGS-VDS>VTPとなる。P型トランジスタMP12、MP22及びN型トランジスタMN12、MN22を飽和領域で動作させるためには、ゲート電圧VGを浅くする必要がある。また、エッジ補正回路511、521と、エッジ補正回路512、522との遅延時間を短くし、高速に動作させるには、各エッジ補正回路511~522の電流供給能力を高くする必要がある。そのために、P型トランジスタMP12、MP22及びN型トランジスタMN12、MN22のチャネル幅Wを大きくする必要がある。ここで、ゲート電圧VGを浅くするとは、ゲート電圧VGに印加する電圧の絶対値を小さくすることである。また、ゲート電圧VGを深くするとは、ゲート電圧VGに印加する電圧の絶対値を大きくすることである。しかし、4つのトランジスタP型トランジスタMP12、MP22及びN型トランジスタMN12、MN22すべてのチャネル幅Wを大きくすると、各トランジスタのドレイン容量が増加してしまう。各トランジスタのドレイン容量の増加は、ノードMIX0、ノードMIX1における寄生容量の増加につながり、第1のエッジ補正回路511、521と、第2のエッジ補正回路512、522との動作速度の低下につながり、第2微調整遅延回路125、DLL回路100の高速化の障害になる可能性がある。これに対して、本実施形態の第2微調整遅延回路125は、遅延クロック信号PHEO、PHMの立ち上がりエッジライズエッジに応じて出力クロック信号の立ち下がりエッジフォールエッジを制御する第1の位相合成回路510と、遅延クロック信号PHEO、PHMの立ち下がりエッジに応じて出力クロック信号の立ち上がりエッジを制御する第2の位相合成回路520とを備えている。第1の位相合成回路510は、遅延クロック信号PHEO、PHMの立ち上がりエッジに対して短い遅延時間で応答し、かつ遅延クロック信号PHEO、PHMの補間比率と、制御電圧信号VNEO、VNMとの線形性を保つ必要がある。しかし、遅延クロック信号PHEO、PHMの立ち下がりエッジに対応する制御は第2の位相合成回路520が行うようにしているので、立ち下がりエッジにおいて、制御電圧信号VPEO、VPMに対する補間比率の線形性を必要としない。すなわち、P型トランジスタMP12、MP22を飽和領域で動作させる必要がないので、VGS-VDS≦VTPが成立する領域である3極管領域非飽和領域ともいうにおいて動作させている。このとき、ゲート電圧VPEO、VPMを深く低くしているので、チャネル幅Wを広くせずとも、十分な電流供給能力を得ることができる。ところで、第1の位相合成回路510におけるノードMIX0の充電時間は、制御電圧信号VPEO、VPMの電圧に対して線形にならない。しかし、第1の位相合成回路510は、ノードMIX0における放電時間のタイミングを補間すればよいので不都合はない。遅延クロック信号PHEO、PHMの立ち上がりエッジは、第1の位相合成回路510におけるノードMIX0の放電となって、出力クロック生成回路530から出力される出力クロック信号の立ち下がりを制御している。このように、第1の位相合成回路510において、N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させる。P型トランジスタMP12、MP22のゲート電圧を深くしているので十分な電流供給能力を得ることができ、チャネル幅Wを広げる必要がない。これにより、P型トランジスタMP12、MP22のドレイン容量を増加させることなく、遅延時間を短くすることができる。一方、第2の位相合成回路520は、遅延クロック信号PHEO、PHMの逆相の信号が入力されているので、遅延クロック信号PHEO、PHMの立ち下がりエッジに対して短い遅延時間で応答し、かつ遅延クロック信号PHEO、PHMの補間比率と、制御電圧信号VNEO、VNMとの線形性を保つ必要がある。これに対して、第2の位相合成回路520は、第1の位相合成回路510と同様に、N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させる。第2の位相合成回路520において、P型トランジスタMP12、MP22のゲート電圧を深くしているので十分な電流供給能力を得ることができるので、チャネル幅Wを広げる必要がない。これにより、P型トランジスタMP12、MP22のドレイン容量を増加させることなく、遅延クロック信号PHEO、PHMの立ち下がりエッジに対する遅延時間を短くすることができる。第2微調整遅延回路125は、上記のように構成された第1の位相合成回路510、及び第2の位相合成回路520を有しているので、遅延クロック信号PHEO、PHMの補間比率と、制御電圧信号VNEO、VNMとの線形性を維持して、出力クロック信号における立ち上がりエッジ及び立ち下がりエッジのタイミングの制御を容易にすることができる。また、第1の位相合成回路510において、第1のエッジ補正回路511と第2のエッジ補正回路512との出力を接続しているノードMIX0における寄生容量を削減し、遅延時間を短縮している。同様に、第2の位相合成回路520において、第1のエッジ補正回路521と第2のエッジ補正回路522との出力を接続しているノードMIX1における寄生容量を削減し、遅延時間を短縮している。これにより、第2微調整遅延回路125における遅延時間を短くすることができ、DLL回路100及び半導体装置10におけるクロック信号を高速化高周波数化を図ることができる。その結果、半導体装置10の動作速度を高速化することができる。以下、DLL回路100の動作について説明する。図10は、本実施形態における第1微調整遅延回路121の動作を示す表である。ここでは、粗調整遅延部110において、最小の遅延時間を有する遅延クロック信号の組みが選択され、遅延クロック信号E0の位相が遅延クロック信号O0の位相に先行する場合について説明する。図10に示すように、遅延クロック信号E0の遅延段数を0段目とすると、遅延クロック信号O0の遅延段数は2段差の2段目となる図10の第1列目。この場合、遅延制御回路150から出力される制御信号SELREは、HHighレベルとなり、遅延部430から出力される信号CDLEが、第1微調整遅延回路121から出力される遅延クロック信号PHEOに選択される。このとき、信号CDLEの遅延は、インバータ400、401~403を経由した4段分の遅延となる。また、遅延クロック信号PHEOの遅延は、インバータ400、401~403、クロックドインバータ404、及びインバータ405を経由する6段分の遅延となる。また、遅延制御回路150から出力される制御信号SEL4INVEはHレベルとなるので、遅延部431から出力される信号CDLMが、第1微調整遅延回路121から出力される遅延クロック信号PHMとなる。このとき、信号CDLMの遅延は、インバータ400と、4段相当インバータインバータ411、クロックドインバータ412、インバータ413とを経由した5段分の遅延となる。また、遅延クロック信号PHMの遅延は、インバータ400と、4段相当インバータインバータ411、クロックドインバータ412、インバータ413と、インバータ416、417とを経由する7段分の遅延となる。このように、第1微調整遅延回路121は、制御信号SELRE、SEL4INVEに基づいて、2段分の遅延差を有する遅延クロック信号O0、E0から、1段分の遅延差を有する遅延クロック信号PHEO、PHMを生成して、第2微調整遅延回路125に出力する。第2微調整遅延回路125は、遅延クロック信号PHEO、PHMに基づいて、1段分の遅延差より小さい遅延を補間する。ここで、第2微調整遅延回路125において、図8に示したように、遅延クロック信号PHEOの補間比率を100とした場合、遅延クロックPHEOに対して1段分の遅延を補間した出力クロック信号が出力される。また、遅延クロック信号PHMの補間比率を100としても更に遅延が必要な場合、遅延制御回路150が制御信号SELREをLLowレベルに変化させる。これにより、第1微調整遅延回路121において、遅延クロック信号O0基づいた信号CDLOが、遅延クロック信号PHEOに選択される。このとき、遅延クロック信号PHEOの遅延差は、遅延クロック信号O0が遅延クロック信号E0より2段分の遅延差を有しているので、8段分の遅延差となる。一方、遅延クロック信号PHMの遅延差は、7段分の遅延差のままであるので、遅延クロック信号PHMと遅延クロック信号PHEOの遅延差は、1段分となる図10の第2列。また、遅延クロック信号PHEOの補間比率を100としても更に遅延が必要な場合、遅延制御回路150が粗調整遅延部110において更に遅延を有するインバータ対の出力が選択され、遅延クロック信号E0の遅延が4段分となり、遅延クロック信号O0の遅延が2段分となり、遅延クロック信号PHEO、PHMの遅延がそれぞれ8段分、9段分となる図10の3列目。同様にして、遅延制御回路150は、更に遅延が必要な場合、粗調整遅延部110、第1微調整遅延回路121、及び第2微調整遅延回路125を制御して、出力クロック信号の遅延を増加させる。このように、第1微調整遅延回路121は、常に1段分の遅延差を有する遅延クロック信号PHEO、PHMを第2微調整遅延回路125に出力する。第2微調整遅延回路125は、1段分の遅延差より小さい遅延を補間する。第2実施形態図11は、第2実施形態における第2微調整遅延回路125Aの構成例を示す回路図である。第2微調整遅延回路125Aは、第1実施形態における第2微調整遅延回路125の変形例である。第2微調整遅延回路125Aは、第1の位相合成回路510と、第2の位相合成回路520Aと、出力クロック生成回路550とを有している。第2微調整遅延回路125Aは、第1の位相合成回路510と第2の位相合成回路520Aとに同相の遅延クロック信号PHEO、PHMを入力している点が、第1実施形態の第2微調整遅延回路125図7と異なる。以下、第2微調整遅延回路125Aにおいて、第1実施形態の第2微調整遅延回路125と同じ部分には同じ符号を付して、その説明を省略する。第2の位相合成回路520Aは、トポロジ回路構成が第1実施形態の第2の位相合成回路520と同じであるが、遅延クロック信号PHEO、PHMの補間比率を変化させるP型トランジスタMP12、MP22、及びN型トランジスタMN12、MN22の動作領域が異なる。第2の位相合成回路520Aでは、P型トランジスタMP12、MP22を飽和領域で動作させ、N型トランジスタMN12、MN22を3極管領域で動作させる。すなわち、P型トランジスタMP12、MP22では、制御電圧信号VPEO ́、VPM ́の電圧に対する、遅延クロック信号PHEO、PHMの補間比率の線形性を維持し、エッジ補正回路521A、522Aを高速に動作させるために、ゲート電圧を浅くするとともに、チャネル幅Wを広くしている。なお、第2の位相合成回路520Aでは、遅延クロック信号PHEO、PHMの立ち上がりにおける補間比率の線形性を維持する必要はないので、チャネル幅Wを広げずにゲート電圧を深くして電流供給能力を維持させている。出力クロック生成回路550は、N型トランジスタMN31、MN32を有している。N型トランジスタMN31は、ソースが接地され、ドレインがN型トランジスタMN32のソースに接続されている。N型トランジスタMN32は、ドレインが電源VPREDに接続されている。また、N型トランジスタMN31のゲートには、第1の位相合成回路510が出力する信号が入力されている。N型トランジスタMN32のゲートには、第2の位相合成回路520Aが出力する信号が入力されている。N型トランジスタMN31のドレインと、N型トランジスタMN32のソースとの接続点における電位が出力クロック信号MIXOUTとして出力される。第2微調整遅延回路125Aでは、第2の位相合成回路520AにおけるP型トランジスタMP12、MP22を飽和領域で動作させ、N型トランジスタMN12、MN22を3極管領域で動作させる。このとき、N型トランジスタMN12、MN22のゲート電圧を深くしているので十分な電流供給能力を得ることができ、チャネル幅Wを広げる必要がない。これにより、N型トランジスタMN12、MN22のドレイン容量を増加させることなく、遅延時間を短くすることができる。従って、ノードMIX1における寄生容量を増加させることがないので、遅延時間を短くすることができる。このように、第2微調整遅延回路125Aにおける遅延時間を短くすることができ、DLL回路100及び半導体装置10におけるクロック信号を高速化高周波数化を図ることができる。その結果、半導体装置10の動作速度を高速化することができる。上述の第1実施形態では、第1の位相合成回路510及び第2の位相合成回路520において、N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させる構成を示した。しかし、これに限ることなく、N型トランジスタMN12、MN22を3極管領域で動作させ、P型トランジスタMP12、MP22を飽和領域で動作させるようにしてもよい。この場合、N型トランジスタMN12、MN22のチャネル幅Wを広くせずに、P型トランジスタMP12、MP22のチャネル幅Wを広くするようにしてもよい。また、上述の第2実施形態では、第1の位相合成回路510においてN型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させるとともに、第2の位相合成回路520において、N型トランジスタMN12、MN22を3極管領域で動作させ、P型トランジスタMP12、MP22を飽和領域で動作させる構成を示した。しかし、これに限ることなく、第1の位相合成回路510において、N型トランジスタMN12、MN22を3極管領域で動作させ、P型トランジスタMP12、MP22を飽和領域で動作させるとともに、第2の位相合成回路520において、N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させるようにしてもよい。この場合、3極管領域で動作させるトランジスタのチャネル幅Wを広くせずに、飽和領域で動作させるトランジスタのチャネル幅Wを広くするようにしてもよい。以下、第1実施形態の第1の位相合成回路510及び第2の位相合成回路520におけるN型トランジスタMN12、MN22、及びP型トランジスタMP12、MP22におけるゲート電圧制御電圧信号VPEO、VPM、VNEO、及びVNMと、チャネル幅Wの組合せ例を示す。ここでは、電源電圧VPERDを1.0[V]とし、接地電圧VSSを0[V]としている。N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させる場合、N型トランジスタのチャネル幅W、閾値電圧VTN、制御電圧信号VNEO、VNMをW=30[μm]、|VTN|=0.2[V]、VNEO,VNM=0.2~0.45[V]とし、P型トランジスタのチャネル幅W、閾値電圧VPN、制御電圧信号VPEO、VPMをW=30[μm]、|VPN|=0.2[V]、VPEO,VPM=0.3~0.8[V]とする。また、N型トランジスタMN12、MN22を3極管領域で動作させ、P型トランジスタMP12、MP22を飽和領域で動作させる場合、N型トランジスタのチャネル幅W、閾値電圧VTN、制御電圧信号VNEO、VNMをW=15[μm]、|VTN|=0.2[V]、VNEO,VNM=0.2~0.7[V]とし、P型トランジスタのチャネル幅W、閾値電圧VPN、制御電圧信号VPEO、VPMをW=60[μm]、|VPN|=0.2[V]、VPEO,VPM=0.55~0.8[V]とする。ここで、比較例として、第1の位相合成回路510において、遅延クロック信号PHEO、PHMの立ち上がり及び立ち下がりに対して高速に応答させるために、N型トランジスタMN12、MN22、及びP型トランジスタMP12、MP22を飽和領域で動作させる場合の、N型トランジスタMN12、MN22、及びP型トランジスタMP12、MP22におけるゲート電圧制御電圧信号VPEO、VPM、VNEO、及びVNMと、チャネル幅Wの組合せ例を示す。この場合、N型トランジスタのチャネル幅W、閾値電圧VTN、制御電圧信号VNEO、VNMをW=30[μm]、|VTN|=0.2[V]、VNEO,VNM=0.2~0.45[V]とし、P型トランジスタのチャネル幅W、閾値電圧VPN、制御電圧信号VPEO、VPMをW=60[μm]、|VPN|=0.2[V]、VPEO,VPM=0.55~0.8[V]とする。上記の組合せ例において、N型トランジスタMN12、MN22、及びP型トランジスタMP12、MP22の構成を比較すると、N型トランジスタMN12、MN22を飽和領域で動作させ、P型トランジスタMP12、MP22を3極管領域で動作させる場合が、拡散層容量寄生容量の点で有利であることがわかる。また、試行シミュレーションでは、本発明を適用したDLL回路を半導体記憶装置に適用することにより、データ転送速度を2.52[Gbps]から2.89[Gbps]に約15向上させることができることが確認されている。このとき、制御電圧信号VPEO、VPM、VNEO、及びVNMに対する、遅延クロック信号PHEO、PHMの補間比率の線形性が劣化していないことも確認されている。なお、本発明に記載の本発明に記載の第1及び第2のクロック信号は、遅延クロック信号PHEO、PHMに対応する。本発明に記載の第1のノードは、ノードMIX0に対応する。本発明に記載の第2のノードは、ノードMIX1に対応する。本発明に記載の第1及び第3のN型トランジスタは、第1の位相合成回路510が有するN型トランジスタMN11、MN21に対応する。本発明に記載の第2及び第4のN型トランジスタは、第1の位相合成回路510が有するN型トランジスタMN12、MN22に対応する。本発明に記載の第5及び第7のN型トランジスタは、第2の位相合成回路520が有するN型トランジスタMN11、MN21に対応する。本発明に記載の第6及び第8のN型トランジスタは、第2の位相合成回路520が有するN型トランジスタMN12、MN22に対応する。本発明に記載の第1及び第3のP型トランジスタは、第1の位相合成回路510が有するP型トランジスタMP11、MP21に対応する。本発明に記載の第2及び第4のP型トランジスタは、第1の位相合成回路510が有するP型トランジスタMP12、MP22に対応する。本発明に記載の第5及び第7のP型トランジスタは、第2の位相合成回路520が有するP型トランジスタMP11、MP21に対応する。本発明に記載の第6及び第8のP型トランジスタは、第2の位相合成回路520が有するP型トランジスタMP12、MP22に対応する。"