"第1チップ搭載部と、第1導電体部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部に接合された第1半導体チップと、前記第1半導体チップ、前記第1チップ搭載部および前記第1導電体部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第2領域は第1領域よりも面積が小さく、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1および第2ソースパッドと、前記第2MOSFETのソースに電気的に接続された第3ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1半導体チップの前記第1ソースパッドと前記第1導電体部とが、第1導体板を介して電気的に接続されており、前記第1ソースパッドは、前記第1MOSFETに流れる電流を出力するためのパッドであり、前記第2ソースパッドは、前記第1MOSFETのソース電圧を検知するためのパッドであり、前記第1ソースパッドは、前記第1領域に形成された第1ソース用配線により形成されており、前記第2ソースパッドは、第2ソース用配線により形成されており、前記第2ソース用配線は、一端が前記第1ソース用配線に接続しており、平面視において、前記第2ソースパッドは前記第1導体板と重ならない位置にあり、かつ、前記第2ソース用配線と前記第1ソース用配線との接続部は、前記第1導体板と重なる位置にあることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1半導体チップの前記第1主面において、前記第2ソース用配線は、前記第1ソース用配線と同層に形成され、かつ前記第1および第2領域以外の領域に形成されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第1ソース用配線と前記第2ソース用配線とは一体的に形成され、前記第1ソース用配線と前記第2ソース用配線との間のスリットによって分割されており、平面視において、前記スリットの端部は前記第1導体板と重なる位置にあることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1導体板は、金属板であることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1導体板は、銅、銅合金、アルミニウム、またはアルミニウム合金からなることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2ソースパッドは、前記第2ソース用配線および前記第1ソース用配線を介して、前記第1領域に形成された前記第1MOSFETのソース領域と電気的に接続されていることを特徴とする半導体装置。請求項6記載の半導体装置において、第2チップ搭載部と、第2主面および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第2チップ搭載部に接合された第2半導体チップと、を更に有し、前記第2半導体チップおよび前記第2チップ搭載部の少なくとも一部は前記封止部により封止されており、前記第2半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第2半導体チップの前記第2主面に第1、第2および第3パッドが形成されており、前記第1ゲートパッドは、第1ワイヤを介して前記第2半導体チップの前記第1パッドに電気的に接続され、前記第2ソースパッドは、第2ワイヤを介して前記第2半導体チップの前記第2パッドに電気的に接続され、前記第3ソースパッドは、第3ワイヤを介して前記第2半導体チップの前記第3パッドに電気的に接続されていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第2MOSFETを流れる電流に応じて、前記第1MOSFETが制御されることを特徴とする半導体装置。請求項8記載の半導体装置において、前記制御回路は、前記第2半導体チップ内において前記第1パッドに接続され、前記第1および第2MOSFETのゲートにゲート信号を供給するための第1駆動回路と、前記第2半導体チップ内において前記第2パッドおよび前記第3パッドに接続され、前記第2パッドの入力電圧と前記第3パッドの入力電圧とが同じになるように、前記第2MOSFETに流れる電流を制御する第1回路と、を有していることを特徴とする半導体装置。請求項9記載の半導体装置において、前記第1半導体チップの前記第1主面に、前記第1MOSFETのソースに電気的に接続された第4ソースパッドが形成されており、前記第2半導体チップの前記第2主面に第4パッドが形成されており、前記第4ソースパッドは、第4ワイヤを介して前記第2半導体チップの第4パッドに電気的に接続され、前記第2半導体チップ内において、前記第4パッドは前記第1駆動回路に接続されていることを特徴とする半導体装置。請求項10記載の半導体装置において、前記第2半導体チップ内において、前記2および第3パッドは前記第1駆動回路に接続されていないことを特徴とする半導体装置。請求項11記載の半導体装置において、前記第4ソースパッドは、前記第1ソース用配線により形成されていることを特徴とする半導体装置。請求項12記載の半導体装置において、前記第1導電体部上に搭載された第3半導体チップと、前記封止部により少なくとも一部が封止された第2導電体部とを更に有し、前記第3半導体チップは、第3主面および前記第3主面とは反対側の第3裏面を有し、かつ前記第3裏面が前記第1導電体部に接合されており、前記第3半導体チップには、第3MOSFETが形成されており、前記第3MOSFETのゲートに電気的に接続された第2ゲートパッドと、前記第3MOSFETのソースに電気的に接続された第5ソースパッドとが、前記第3半導体チップの前記第2主面に形成され、前記第3MOSFETのドレインに電気的に接続されたドレイン電極が、前記第3半導体チップの前記第3裏面に形成され、前記第5ソースパッドと前記第2導電体部とは、第2導体板を介して電気的に接続され、前記第2半導体チップの前記第2主面に第5パッドが形成されており、前記第2ゲートパッドは、第5ワイヤを介して前記第2半導体チップの前記第5パッドに電気的に接続され、前記制御回路は、前記第2半導体チップ内において前記第5パッドに接続されかつ前記第3MOSFETのゲートにゲート信号を供給するための第2駆動回路を有していることを特徴とする半導体装置。第1チップ搭載部と、第2チップ搭載部と、第1導電体部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部に接合された第1半導体チップと、第2主面および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第2チップ搭載部に接合された第2半導体チップと、前記第1半導体チップ、第2半導体チップ、前記第1チップ搭載部、第2チップ搭載部および前記第1導電体部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第2領域は第1領域よりも面積が小さく、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1および第2ソースパッドと、前記第2MOSFETのソースに電気的に接続された第3ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1ソースパッドは、前記第1MOSFETに流れる電流を出力するためのパッドであり、前記第2半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第2半導体チップの前記第2主面に第1、第2、第3および第4パッドが形成されており、前記第1半導体チップの前記第1ソースパッドと前記第1導電体部とが、第1導体板を介して電気的に接続され、前記第2半導体チップの前記第1パッドは、第1ワイヤを介して前記第1ゲートパッドに電気的に接続され、前記第2半導体チップの前記第2パッドは、第2ワイヤを介して前記第1導体板に電気的に接続され、前記第2半導体チップの前記第3パッドは、第3ワイヤを介して前記第3ソースパッドに電気的に接続され、前記第2半導体チップの前記第4パッドは、第4ワイヤを介して前記第2ソースパッドに電気的に接続されていることを特徴とする半導体装置。請求項14記載の半導体装置において、前記制御回路は、前記第2半導体チップ内において前記第1パッドに接続され、前記第1および第2MOSFETのゲートにゲート信号を供給するための第1駆動回路と、前記第2半導体チップ内において前記第2パッドおよび前記第3パッドに接続され、前記第2パッドの入力電圧と前記第3パッドの入力電圧とが同じになるように、前記第2MOSFETに流れる電流を制御する第1回路と、を有し、前記第2半導体チップ内において、前記第4パッドは前記第1駆動回路に接続されていることを特徴とする半導体装置。請求項15記載の半導体装置において、前記第2半導体チップ内において、前記2および第3パッドは前記第1駆動回路に接続されていないことを特徴とする半導体装置。請求項16記載の半導体装置において、前記第1導体板は開口部を有しており、前記第1半導体チップの前記第1主面において、平面視で、前記第3ソースパッドは前記開口部から露出し、前記第3ソースパッドに前記第3ワイヤが接続されていることを特徴とする半導体装置。請求項17記載の半導体装置において、前記第1導電体部上に搭載された第3半導体チップと、前記封止部により少なくとも一部が封止された第2導電体部とを更に有し、前記第3半導体チップは、第3主面および前記第3主面とは反対側の第3裏面を有し、かつ前記第3裏面が前記第1導電体部に接合されており、前記第3半導体チップには、第3MOSFETが形成されており、前記第3MOSFETのゲートに電気的に接続された第2ゲートパッドと、前記第3MOSFETのソースに電気的に接続された第5ソースパッドとが、前記第3半導体チップの前記第2主面に形成され、前記第3MOSFETのドレインに電気的に接続されたドレイン電極が、前記第3半導体チップの前記第3裏面に形成され、前記第5ソースパッドと前記第2導電体部とは、第2導体板を介して電気的に接続され、前記第2半導体チップの前記第2主面に第5パッドが形成されており、前記第2ゲートパッドは、第5ワイヤを介して前記第2半導体チップの前記第5パッドに電気的に接続され、前記制御回路は、前記第2半導体チップ内において前記第5パッドに接続されかつ前記第3MOSFETのゲートにゲート信号を供給するための第2駆動回路を有していることを特徴とする半導体装置。第1チップ搭載部と、第2チップ搭載部と、第3チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部に接合された第1半導体チップと、第2主面および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第2チップ搭載部に接合された第2半導体チップと、第3主面および前記第3主面とは反対側の第3裏面を有し、前記第3裏面が前記第3チップ搭載部に接合された第3半導体チップと、前記第1半導体チップ、第2半導体チップ、第3半導体チップ、前記第1チップ搭載部、第2チップ搭載部および前記第3チップ搭載部の少なくとも一部を封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第2領域は第1領域よりも面積が小さく、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1および第2ソースパッドと、前記第2MOSFETのソースに電気的に接続された第3ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第3半導体チップには、第3MOSFETが形成されており、前記第3MOSFETのゲートに電気的に接続された第2ゲートパッドと、前記第3MOSFETのソースに電気的に接続された第5ソースパッドとが、前記第3半導体チップの前記第2主面に形成され、前記第3MOSFETのドレインに電気的に接続されたドレイン電極が、前記第3半導体チップの前記第3裏面に形成され、前記第2半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第2半導体チップの前記第2主面に第1、第2、第3、第4および第5パッドが形成されており、前記第1半導体チップの前記第1ソースパッドと前記第3チップ搭載部とが、第1導体板を介して電気的に接続され、前記第2半導体チップの前記第1パッドは、第1ワイヤを介して前記第1ゲートパッドに電気的に接続され、前記第2半導体チップの前記第2パッドは、第2ワイヤを介して前記第3チップ搭載部に電気的に接続され、前記第2半導体チップの前記第3パッドは、第3ワイヤを介して前記第3ソースパッドに電気的に接続され、前記第2半導体チップの前記第4パッドは、第4ワイヤを介して前記第2ソースパッドに電気的に接続されていることを特徴とする半導体装置。請求項19記載の半導体装置において、前記制御回路は、前記第2半導体チップ内において前記第1パッドに接続され、前記第1および第2MOSFETのゲートにゲート信号を供給するための第1駆動回路と、前記第2半導体チップ内において前記第5パッドに接続され、前記第3MOSFETのゲートにゲート信号を供給するための第2駆動回路と、前記第2半導体チップ内において前記第2パッドおよび前記第3パッドに接続され、前記第2パッドの入力電圧と前記第3パッドの入力電圧とが同じになるように、前記第2MOSFETに流れる電流を制御する第1回路と、を有し、前記第2半導体チップ内において、前記第4パッドは前記第1駆動回路に接続されていることを特徴とする半導体装置。請求項20記載の半導体装置において、前記第2半導体チップ内において、前記2および第3パッドは前記第1駆動回路に接続されていないことを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。スイッチング用のパワーMOSFETと、そのパワーMOSFETよりも小面積でかつそのパワーMOSFETに流れる電流を検知するためのセンスMOSFETとを1つの半導体チップ内に形成し、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーMOSFETに流れる電流をセンスMOSFETにより検知し、センスMOSFETを流れる電流に応じて、パワーMOSFETを制御する。例えば、センスMOSFETを流れる電流により、パワーMOSFETに過剰な電流が流れていると判断したときには、パワーMOSFETを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。この半導体装置においては、大電流が流れることから、半導体チップのボンディングパッドに接合した導電性接続部材として、金属板が用いられている。しかしながら、半導体チップに対して金属板を接合する際に、接合位置の位置ずれが生じ、製造された半導体装置毎に金属板の接合位置がばらついた場合、パワーMOSFETに流れる電流とセンスMOSFETに流れる電流との比率が半導体装置毎にばらついてしまい、パワーMOSFETに流れる電流をセンスMOSFETで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、チップ搭載部上に半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成され、メインMOSFETに流れる電流を出力するための第1ソースパッドには導体板が接合されている。メインMOSFETのソース電圧を検知するための第2ソースパッドは、導体板と重ならない位置にあり、第2ソースパッドを形成するソース用配線と、第1ソースパッドを形成するソース用配線との接続部は、導体板と重なる位置にある。他の代表的な実施の形態による半導体装置は、第1および第2チップ搭載部上に第1および第2半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第1半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成され、メインMOSFETに流れる電流を出力するための第1ソースパッドには導体板が接合されている。第2半導体チップには、メインMOSFETおよびセンスMOSFETを制御する制御回路が形成されている。この第2半導体チップのパッドと導体板とがワイヤで接続されている。他の代表的な実施の形態による半導体装置は、第1、第2および第3チップ搭載部上に第1、第2および第3半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第1半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成されている。第1半導体チップのメインMOSFETに流れる電流を出力するための第1ソースパッドと第3チップ搭載部とが導体板を介して電気的に接続されている。第3半導体チップにもMOSFETが形成されている。第2半導体チップには、第1半導体チップのメインMOSFETおよびセンスMOSFETと第3半導体チップのMOSFETを制御する制御回路が形成されている。この第2半導体チップのパッドと第3チップ搭載部とがワイヤで接続されている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本願においては、電界効果トランジスタをMOSFETMetalOxideSemiconductorFieldEffectTransistorまたは単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のMOSFETは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをも含むものと想定している。つまり、本明細書では、便宜上MOSFETという用語を使用しているが、このMOSFETは、MISFETをも含む意図の用語として本明細書では使用している。実施の形態1<回路構成について>図1は、本発明の一実施の形態の半導体装置半導体パッケージSM1を用いた電子装置の一例を示す回路図であり、ここでは、半導体装置SM1を用いて非絶縁型DC-DCコンバータを構成した場合の回路図が示されている。なお、図1において、点線で囲まれた部分が、半導体チップCPC内に形成されて制御回路CLCを構成し、一点鎖線で囲まれた部分が半導体チップCPH内に形成され、二点鎖線で囲まれた部分が半導体チップCPL内に形成されている。図1に示される非絶縁型DC-DCコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。図1に示される非絶縁型DC-DCコンバータに用いられている半導体装置SM1は、2つのパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor:以下、単にパワーMOSと略すQH1,QL1と、パワーMOSQH1に流れる電流を検知するためのセンスMOSFET以下、単にセンスMOSと略すQS1と、制御回路CLCとを有している。詳細は後述するが、制御回路CLCは、半導体チップ制御用半導体チップCPC内に形成され、パワーMOSQH1およびセンスMOSQS1は、半導体チップハイサイド用半導体チップCPH内に形成され、パワーMOSQL1は、半導体チップロウサイド用半導体チップCPL内に形成され、これら3つの半導体チップCPC,CPH,CPLが1つの同一のパッケージとして封止されて、半導体装置SM1が形成されている。制御回路CLCは、駆動回路である2つのドライバ回路駆動回路DR1,DR2を有しており、ドライバ回路DR1,DR2は、半導体装置SM1の外部の制御回路から制御回路CLCに供給されたパルス幅変調PulseWidthModulation:PWM信号などに応じて、それぞれパワーMOSQH1,QL1のゲート端子の電位を制御し、パワーMOSQH1,QL1の動作を制御する回路である。また、他の形態として、パルス幅変調PWM信号を生成する回路を制御回路CLC内に設けることもできる。ドライバ回路DR1の出力は、パワーMOSQH1のゲート端子に電気的に接続され、ドライバ回路DR2の出力は、パワーMOSQL1のゲート端子に電気的に接続されている。ドライバ回路DR1は、パワーMOSQH1のドライバ回路駆動回路とみなすことができ、ドライバ回路DR2は、パワーMOSQL1のドライバ回路駆動回路とみなすことができる。パワーMOSQH1とパワーMOSQL1とは、入力電圧供給用の端子半導体装置SM1の外部接続用端子TE1と、基準電位供給用の端子半導体装置SM1の外部接続用端子TE2との間に直列に接続されている。すなわち、パワーMOSQH1は、そのソースドレイン経路が、入力電圧供給用の端子TE1と出力ノード半導体装置SM1の出力端子N1との間に直列に接続され、パワーMOSQL1は、そのソースドレイン経路が出力ノードN1と基準電位供給用の端子TE2との間に直列に接続されている。なお、入力電圧供給用の端子TE1には、半導体装置SM1の外部の電源入力用電源の高電位側の電位電源電位VIN、例えば12V、が供給され、基準電位供給用の端子TE2には、入力電圧供給用の端子TE1に供給される入力電圧電位VINよりも低い基準電位、例えばグランド電位接地電位、0V、が供給される。また、図1において、符合D1はパワーMOSQH1のドレインを示し、符号S1はパワーMOSQH1のソースを示し、符合D2はパワーMOSQL1のドレインを示し、符号S2はパワーMOSQL1のソースを示している。出力ノードN1は、出力用の端子半導体装置SM1の外部接続用端子、出力ノードTE4に接続されており、この出力用の端子TEには、コイル例えばチョークコイルL1を介して、負荷LODが接続されている。すなわち、出力ノードN1は、コイルL1を介して、負荷LODに接続されている。パワーMOS電界効果トランジスタ、パワートランジスタQH1は、ハイサイドスイッチ高電位側:第1動作電圧;以下、単にハイサイドという用の電界効果トランジスタであり、上記コイルL1にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーMOSQH1は、スイッチング用のトランジスタスイッチング素子である。コイルL1は、非絶縁型DC-DCコンバータの出力すなわち負荷LODの入力に電力を供給する素子である。このハイサイド用のパワーMOSQH1は、後述のように半導体チップハイサイド用半導体チップCPHに形成されている。また、このパワーMOSQH1は、例えばnチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップCPHの厚さ方向に形成される。この場合、半導体チップCPHの主面半導体チップCPHの厚さ方向に直交する面に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。一方、パワーMOS電界効果トランジスタ、パワートランジスタQL1は、ロウサイドスイッチ低電位側:第2動作電圧;以下、単にロウサイドという用の電界効果トランジスタであり、半導体装置SM1の外部の制御回路から制御回路CLCに供給された信号の周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーMOSQL1は、整流用同期整流用のトランジスタであり、ここでは非絶縁型DC-DCコンバータの整流用のトランジスタである。このロウサイド用のパワーMOSQL1は、後述のように半導体チップロウサイド用半導体チップCPLに形成されている。このパワーMOSQL1は、例えばnチャネル型のパワーMOSにより形成されており、上記パワーMOSQH1と同様にチャネルが半導体チップCPLの厚さ方向に形成される。チャネルが半導体チップCPLの厚さ方向に形成されるパワーMOSを使用している理由は、ロウサイド用のパワーMOSQL1は、そのオン時間電圧を印加している間の時間が、ハイサイド用のパワーMOSQH1のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップCPLの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーMOSQL1を、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC-DCコンバータに流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、上記ハイサイド用のパワーMOSQH1は、DC-DCコンバータここでは非絶縁型DC-DCコンバータのハイサイドMOSFETハイサイド用のMOSFETとみなすことができ、上記ロウサイド用のパワーMOSQL1は、DC-DCコンバータここでは非絶縁型DC-DCコンバータのロウサイドMOSFETロウサイド用のMOSFETとみなすことができる。パワーMOSQH1のソースと、パワーMOSQL1のドレインとを結ぶ配線には、出力用電源電位を半導体装置SM1の外部に供給する上記出力ノードN1が設けられている。この出力ノードN1すなわち出力ノードN1に接続された出力用の端子TE4は、出力配線半導体装置SM1外部の配線を介してコイルL1と電気的に接続され、さらに出力配線半導体装置SM1外部の配線を介して負荷LODと電気的に接続されている。負荷LODとしては、例えばハードディスクドライブHDD、ASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、拡張カードPCICARD、メモリDDRメモリ、DRAMDynamicRAM、フラッシュメモリ等、CPUCentralProcessingUnit等がある。また、出力コンデンサCoutが、コイルL1と負荷LODとを結ぶ出力配線と基準電位GND供給用の端子との間に電気的に接続されている介在している。また、半導体装置SM1の外部に設けられたコンデンサCBTが、パワーMOSQH1のソースとドライバ回路DR1との間に電気的に接続されている介在している。具体的には、半導体装置SM1の端子外部接続用端子TE5と端子外部接続用端子TE6との間に、半導体装置SM1の外部に設けられたコンデンサCBTが介在しており、半導体装置SM1の端子TE5が、半導体装置SM1の外部に設けられたコンデンサCBTの一方の電極に電気的に接続され、半導体装置SM1の端子TE6が、このコンデンサCBTの他方の電極に電気的に接続されている。また、図1の回路図において、半導体装置の端子外部接続用端子TE7には、グランド電位接地電位、0Vが供給され、半導体装置の端子外部接続用端子TE8には、動作駆動用電源が供給される。このような非絶縁型DC-DCコンバータでは、パワーMOSQH1,QL1で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーMOSQH1がオンの時、端子TE1からパワーMOSQH1を通じて出力ノードN1すなわち出力用の端子TE4に電流が流れる。一方、ハイサイド用のパワーMOSQH1がオフの時、コイルL1の逆起電圧により電流が流れ、この電流が流れている時にロウサイド用のパワーMOSQL1をオンすることで、電圧降下を少なくすることができる。パワーMOSQH1に流れる電流はセンスMOSQS1により検知検出され、センスMOSQH1を流れる電流に応じて、パワーMOSQH1が制御される。例えば、センスMOSQS1を流れる電流により、パワーMOSQH1に過剰な電流が流れていると判断検知したときには、パワーMOSQH1を強制的にオフして、半導体装置SM1やそれを用いた電子装置を保護することができる。センスMOS電界効果トランジスタQS1は、後述のように、ハイサイド用のパワーMOSQH1とともに、半導体チップCPHに形成されている。センスMOSQS1は、半導体チップCPH内でパワーMOSQH1とカレントミラー回路を構成するように形成され、例えば、パワーMOSQH1の1/20000のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、ここでは、このサイズ比を1/20000として以下説明する。センスMOSQS1は、ドレインおよびゲートがパワーMOSQH1と共通とされている。すなわち、センスMOSQS1とパワーMOSQH1とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子TE1に接続されて、センスMOSQS1のドレインおよびパワーMOSQH1のドレインに同じ電位が供給されるようになっている。また、センスMOSQS1とパワーMOSQH1とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路DR1に接続されて、ドライバ回路DR1からセンスMOSQS1のゲートおよびパワーMOSQH1のゲートに同じゲート信号ゲート電圧が入力されるようになっている。このため、ドライバ回路DR1は、パワーMOSQH1およびセンスMOSQS1のゲートにゲート信号ゲート電圧を供給するための駆動回路第1駆動回路とみなすことができる。上記ドライバ回路DR2は、パワーMOSQL1のゲートにゲート信号ゲート電圧を供給するための駆動回路第2駆動回路とみなすことができる。一方、センスMOSQS1のソースはパワーMOSQH1のソースと共通ではなく、パワーMOSQH1のソースが出力ノードN1に接続されているのに対して、センスMOSQS1のソースは、トランジスタTR1を介して端子外部端子、半導体装置SM1の外部接続用端子TE3に接続されている。具体的には、センスMOSQS1のソースは、後述の半導体チップCPCに形成されているトランジスタpチャネル型MOSFETTR1のソースに接続され、このトランジスタTR1のドレインが端子TE3に接続されている。また、パワーMOSQH1のソースとセンスMOSQS1のソースとの間に保護用のダイオード図示せずを接続することもできる。アンプ回路AMP1このアンプ回路AMP1は後述の半導体チップCPCに形成されているの2個の入力ノードにそれぞれパワーMOSQH1のソースとセンスMOSQS1のソースが接続され、アンプ回路AMP1の出力ノードによってトランジスタTR1のゲートが駆動される。センスMOSQS1は、パワーMOSQH1に流れる電流Idhを検出検知するための素子である。センスMOSQS1には、センスMOSQS1とパワーMOSQH1のソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Idhの所定の比率ここでは1/20000の電流が流れる。すなわち、パワーMOSQH1に電流Idhが流れるとき、センスMOSQS1に流れる電流Iseが電流Idhの1/20000となるすなわちIse=Idh/20000となるように、パワーMOSQH1とセンスMOSQS1とのサイズ比が設定されている。このセンスMOSQS1とパワーMOSQH1のソース電圧を等しくし、パワーMOSQH1の電流Idhを高精度に検出するため、アンプ回路AMP1およびトランジスタTR1が設けられている。具体的には、アンプ回路AMP1は、アンプ回路AMP1に入力されるセンスMOSQS1のソース電圧とパワーMOSQH1のソース電圧との差に応じてトランジスタTR1を駆動し、この差がゼロになるようにトランジスタTR1が制御されることで、センスMOSQS1に流れる電流を制御する。これにより、センスMOSQS1のソース電圧とパワーMOSQH1のソース電圧とが等しくなるように制御される。端子半導体装置SM1の端子TE3は、半導体装置SM1の外部に設けられた抵抗RSTに接続されており、この抵抗RSTは、電流電圧変換用の外部抵抗外付け抵抗、抵抗素子である。具体的には、抵抗RSTの一端に端子TE3が接続され、抵抗RSTの他端がグランド電位接地電位、0Vに接続されている。端子TE3に抵抗RSTを接続したことで、センスMOSQS1を流れる電流値を、端子TE3の電圧値に変換することができるセンスMOSQS1を流れる電流Iseが大きくなるほど端子TE3の電圧値が大きくなる、具体的には端子TE3の電圧値はセンスMOSQS1を流れる電流Iseの値にほぼ比例する。端子TE3の電圧は、制御回路CLC内のコンパレータ回路CMP1によって比較電圧例えば1.5Vと比較される。端子TE3の電圧値が比較電圧例えば1.5Vよりも大きいことがコンパレータ回路CMP1によって検出されると、制御回路CLC内の過電流保護回路OCPが作動し、ドライバ回路DR1,DR2を制御してパワーMOSQH1,QL1をオフ状態にするすなわちパワーMOSQH1,QL1のゲートに入力するゲート信号をオフする。つまり、端子TE3の電圧値が比較電圧例えば1.5Vよりも大きいと判別検出したときすなわちセンスMOSQS1を流れる電流Iseが過大だと判別検出したときに、制御回路CLCはパワーMOSQH1,QL1をオフオフ状態、非道通状態にする。パワーMOSQH1に流れる電流IdhをセンスMOSQS1によってセンスMOSQS1に流れる電流Iseとして検知し、センスMOSQS1に流れる電流Iseが過大だと判別検出したときに、制御回路CLCがパワーMOSQH1,QL1をオフすることで、パワーMOSQH1に過大な電流が流れたときにパワーMOSQH1,QL1を強制的にオフすることができる。具体的には、パワーMOSQH1の電流Idhの許容上限値Ilmの1/20000の電流がセンスMOSQS1に流れたときすなわちIse=Ilm/20000となったときに、端子TE3の電圧が上記比較電圧例えば1.5Vとなるように抵抗RSTの抵抗値を設定しておく。これにより、パワーMOSQH1に許容上限値Ilm以上の電流が流れたときには、センスMOSQS1にIlm/20000以上の電流が流れ、端子TE3の電圧が上記比較電圧例えば1.5V以上となるため、制御回路CLCがパワーMOSQH1,QL1を強制的にオフする。これにより、パワーMOSQH1に許容上限値Ilm以上の電流が流れるのを防止することができ、半導体装置SM1およびそれを用いた電子装置の信頼性を向上させることができる。<半導体装置の構造について>図2~図4は、本実施の形態の半導体装置SM1の平面透視図であり、図5~図7は、半導体装置SM1の断面図側面断面図である。図2には、半導体装置SM1を上面側から見て、封止部封止樹脂部MRを透視した平面図上面図が示されている。図3は、図2において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1の平面透視図であり、図4は、図3において、更に半導体チップCPC,CPH,CPLを外した透視した状態の半導体装置SM1の平面透視図である。なお、図8は平面図であるが、図面を見易くするために、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDに斜線のハッチングを付してある。また、図5は、図2のA-A線の断面図にほぼ対応し、図6は、図2のB-B線の断面図にほぼ対応し、図7は、図2のC-C線の断面図にほぼ対応している。なお、符号Xは第1方向、符号Yは第1方向Xに直交する第2方向を示している。本実施の形態では、上述のように、制御回路CLCが形成された半導体チップCPCと、ハイサイドスイッチ用の電界効果トランジスタであるパワーMOSQH1が形成された半導体チップCPHと、ロウサイドスイッチ用の電界効果トランジスタであるパワーMOSQL1が形成された半導体チップCPLとを、1つの半導体パッケージに集約パッケージングして、1つの半導体装置SM1としている。こうすることで、電子装置例えば非絶縁型DC-DCコンバータの小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。なお、半導体チップCPHには、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も内蔵されている。本実施の形態の半導体装置SM1は、ダイパッドタブ、チップ搭載部DP1,DP2,DP3と、そのダイパッドDP1,DP2,DP3の各々の主面上面上に搭載された半導体チップCPC,CPH,CPLと、金属板導体板MP1,MP2と、複数のボンディングワイヤ以下、単にワイヤというWAと、複数のリードLDと、リード配線配線部LBと、これらを封止する封止部封止樹脂部MRとを有している。封止部封止樹脂部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。本実施の形態の半導体装置SM1は、例えばQFNQuadFlatNonleadedpackage型の面実装型の半導体パッケージとされている。封止部MRは、一方の主面である上面表面MRaと、上面MRaの反対側の主面である裏面下面、底面MRbと、上面MRaおよび裏面MRbに交差する側面4つの側面と、を有している。すなわち、封止部MRの外観は、上面MRa、裏面MRbおよび側面で囲まれた薄板状とされている。封止部MRの上面MRaおよび裏面MRbの平面形状は、例えば矩形状に形成されており、この矩形平面矩形の角を落したり面取りしたり、あるいはこの矩形平面矩形の角に丸みを帯びさせることもできる。封止部MRの上面MRaおよび裏面MRbの平面形状を矩形とした場合には、封止部MRは、その厚さと交差する平面形状外形形状が矩形四角形となる。封止部MRの側面および裏面MRb外周には、封止部MRの外周に沿って複数のリードLDが露出されている。ここでは、リードLDが封止部MRの外方に大きく突出することなく形成されており、半導体装置SM1はQFN構成とされている。また、封止部MRの裏面MRbには、例えば平面略矩形状の3つのダイパッドチップ搭載部DP1,DP2,DP3の裏面下面が露出されている。このうち、ダイパッドDP3の露出面積が最も大きく、次にダイパッドDP2の露出面積が大きい。ただし、半導体装置SM1の構成はQFN構成に限定されるものではなく種々変更可能であり、例えばQFPQuadFlatPackage構成やSOPSmallOutlinePackage構成等のような別のフラットパッケージ構成としても良い。QFP構成の場合は、複数のリードLDが、封止部MRの四辺側面および裏面外周から外方に大きく突出した状態で露出される。SOP構成の場合は、複数のリードLDが、封止部MRの二辺側面および裏面外周から外方に大きく突出した状態で露出される。ダイパッドDP1,DP2DP3は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッドDP1,DP2DP3は、その各々の中心が、半導体装置SM1封止部MRの中心からずれて配置されている。このうち、ダイパッドDP3の全体面積平面寸法が最も大きく、次にダイパッドDP2の全体面積平面寸法が大きく、ダイパッドDP1の全体面積平面寸法が最も小さい。ダイパッドDP1,DP2,DP3は、各々の長辺が互いに沿うように配置されている。ダイパッドDP1は、その一つの辺が、ダイパッドDP2の短辺に沿い、かつ、ダイパッドDP1の上記一つの辺に交差する他の一つの辺が、ダイパッドDP3の長辺に沿うように配置されている。ダイパッドDP1は、半導体チップCPCを搭載するチップ搭載部ドライバ用チップ搭載部、制御用チップ搭載部であり、ダイパッドDP2は、半導体チップCPHを搭載するチップ搭載部ハイサイド用チップ搭載部であり、ダイパッドDP3は、半導体チップCPLを搭載するチップ搭載部ロウサイド用チップ搭載部である。各ダイパッドDP1,DP2,DP3は、少なくとも一部が封止部MRによって封止されているが、本実施の形態では、各ダイパッドDP1,DP2,DP3の裏面下面の一部は、封止部MRの裏面MRbから露出されている。これにより、半導体チップCPC,CPH,CPLの動作時に発生した熱を、主に半導体チップCPC,CPH,CPLの裏面下面からダイパッドDP1,DP2,DP3を通じて半導体装置SM1の外部に放熱することができる。各ダイパッドDP1,DP2,DP3は、そこに搭載される各半導体チップCPC,CPH,CPLの面積よりも大きく形成されていることにより、放熱性を向上させることができる。ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBは、導電体で構成されており、好ましくは銅Cuまたは銅合金などの金属材料からなる。銅Cuや銅Cu合金は、加工しやすい、熱伝導性が高い、および比較的安価であるという点で優れているため、ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBの主材料として銅Cuまたは銅合金は好適である。また、ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBが同じ材料同じ金属材料で形成されていれば、同じリードフレームを用いて半導体装置SM1を製造できるので、半導体装置SM1の製造が容易になる。また、ダイパッドDP1,DP2DP3、リードLDおよびリード配線LBは、導電体で構成されているため、それぞれ導電体部とみなすこともできる。また、ダイパッドDP1,DP2,DP3、リードLDおよびリード配線LBの主面上面において、半導体チップCPC,CPH,CPLが接触される領域、ワイヤWAが接触される領域、金属板MP1,MP2が接触される領域には、銀Agなどからなるメッキ層図示せずを形成することもできる。これにより、半導体チップCPC,CPH,CPL、金属板MP1,MP2およびワイヤWAを、ダイパッドDP1,DP2,DP3、リードLDおよびリード配線LBに、より的確に接続することができる。また、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの裏面下面側の一部は、その総厚が他の部分に比べて相対的に薄くなっている。このため、封止部MRの封止材料封止樹脂材料がダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDと封止部MRとの密着性を向上させることができるとともに、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDが封止部MRから抜け難くなるため、ダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの剥離や変形不良を低減または防止することができる。また、封止部MRの裏面MRbで露出するダイパッドDP1,DP2,DP3、リード配線LBおよびリードLDの各下面に、半田メッキ層などのメッキ層図示せずを形成することもできる。これにより、半導体装置SM1を実装基板後述の配線基板21に対応などに実装半田実装しやすくすることができる。ダイパッドハイサイド用チップ搭載部DP2は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッドDP2の互いに交差する二辺封止部MRの外周に沿った二辺には、その二辺に沿って、上記複数のリードLDのうちの複数のリードLD1が一体的に接続されている。すなわち、ダイパッドDP2と複数のリードLD1とは、一体的に形成されている。この複数のリードLD1場合によってはダイパッドDP2もが上記端子TE1となり、半導体装置SM1の外部の電源入力用電源の高電位側の上記電位電源電位VINがリードLD1端子TE1供給されるようになっている。ダイパッドDP2の主面上面上には、上記パワートランジスタ用の半導体チップ半導体チップCPHが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP2に向けた状態で搭載されている。すなわち、半導体チップCPHは、導電性の接着層SD1を介してダイパッドDP2上に搭載フェイスアップボンディングされて接合固定されている。半導体チップCPHの主面と裏面とは互いに反対側の面である。この半導体チップCPHは、半導体チップCPCよりも細長い平面長方形状に形成されており、半導体チップCPHの長辺がダイパッドDP2の長手方向に沿うように配置されている。この半導体チップCPHの裏面裏面全面には裏面電極電極BE1が形成されており、この裏面電極BE1は、導電性の接着層SD1を介してダイパッドDP2に接合され電気的に接続されている。この半導体チップCPHの裏面電極BE1は、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のドレインに電気的に接続されるとともに、上記センスMOSQS1のドレインにも電気的に接続されている。すなわち、半導体チップCPHの裏面電極BE1は、上記ハイサイド用のパワーMOSQH1のドレイン電極と、上記センスMOSQS1のドレイン電極とを兼ねている。接着層SD1は、導電性の接合材接着材からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材このペースト型接着材は既に硬化した状態となっているを用いることもできる。また、この半導体チップCPHの主面表面、上面上には、ゲート用のボンディングパッド以下、単にパッドというPDHGと、ソース用のボンディングパッド以下、単にパッドというPDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4とが配置されている。このうち、ゲート用のパッドPDHGとソース用のパッドPDHS2,PDHS3,PDHS4とは、ワイヤWA接続用の電極パッド電極、電極パッド、ボンディングパッドであり、ソース用のパッドPDHS1a,PDHS1bは、金属板MP1接続用の電極パッド電極、電極パッド、ボンディングパッドである。半導体チップCPHのゲート用のパッドPDHGは、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のゲート電極および上記センスMOSQS1のゲート電極に電気的に接続されている。すなわち、半導体チップCPHのゲート用のパッドPDHGは、上記ハイサイド用のパワーMOSQH1のゲート用パッドボンディングパッドと、上記センスMOSQS1のゲート用パッドボンディングパッドとを兼ねている。このゲート用のパッドPDHGは、半導体チップCPHの長手方向の一端側半導体チップCPCに対向する側の端部に配置されている。すなわち、ゲート用のパッドPDHGは、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿ってより特定的には前記辺の中央付近に配置されている。半導体チップCPHは、ゲート用のパッドPDHGが半導体チップCPC側を向いた状態で配置されている。ゲート用のパッドPDHGは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC1と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのゲート用のパッドPDHGに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC1に接合されている。ワイヤWAは、例えば金Auなどの金属の細線によって形成されている。具体的には、半導体チップCPHのゲート用のパッドPDHGは、ワイヤWAを介して半導体チップCPCのパッドPDC1に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記ドライバ回路DR1に電気的に接続されている上記図1参照。半導体チップCPHのソース用のパッドPDHS1a,PDHS1b,PDHS2,PDHS3は、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のソースに電気的に接続され、一方、半導体チップCPHのソース用のパッドPDHS4は、半導体チップCPH内に形成された上記センスMOSQS1のソースに電気的に接続されている。すなわち、半導体チップCPHのソース用のパッドPDHS1a,PDHS1b,PDHS2,PDHS3は、上記ハイサイド用のパワーMOSQH1のソース用パッドボンディングパッドに対応し、半導体チップCPHのソース用のパッドPDHS4は、上記センスMOSQS1のソース用パッドボンディングパッドに対応する。ソース用のパッドPDHS1a,PDHS1bは、上記ゲート用のパッドPDHGやソース用のパッドPDHS2,PDHS3,PDHS4よりも大きく形成されている。一方、ソース用のパッドPDHS2,PDHS3,PDHS4は、上記ゲート用のパッドPDHGが配置された半導体チップCPHの長手方向の一端側半導体チップCPHに対向する側の端部に配置されている。すなわち、ソース用のパッドPDHS2,PDHS3,PDHS4は、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿って配置されている。従って、ゲート用のパッドPDHGおよびソース用のパッドPDHS2,PDHS3,PDHS4は、半導体チップCPHの主面において、半導体チップCPCに対向する側の辺に沿って配置されている。ソース用のパッドPDHS1a,PDS1b,PDHS2,PDHS3同士は、半導体チップCPHの最上層の保護膜絶縁膜、後述の保護膜12に対応によって分離されているが、後述のように、その保護膜半導体チップCPHの最上層の保護膜の下層では一体的に形成され電気的に接続されている。半導体チップCPHのソース用のパッドPDHS1a,PDHS1bすなわち、上記ハイサイド用のパワーMOSQH1のソースは、金属板ハイサイド用金属板MP1を通じて、ダイパッドDP3と電気的に接続されている。すなわち、金属板MP1は、半導体チップCPHのソース用のパッドPDHS1a,PDHS1bに導電性の接着層SD2を介して接合され、また、ダイパッドDP3の上面に導電性の接着層接合材SD3を介して接合されている。接着層SD2,SD3は、導電性の接合材接着材からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材このペースト型接着材は既に硬化した状態となっているを用いることもできる。金属板MP1を用いることで、半導体チップCPHのソース用のパッドPDHS1a,PDHS1bとダイパッドDP3とをワイヤによって接続する場合に比べて、ハイサイド用のパワーMOSQH1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。半導体チップCPHのソース用のパッドPDHS1a,PDHS1bは、パワーMOSQH1に流れる電流を出力するためのパッドボンディングパッドである。パワーMOSQH1に流れる電流は、パッドPDHS1a,PDHS1bから半導体チップCPHの外部に出力され、金属板MP1およびダイパッドDPを経て、リード2このリードが上記端子TE4に対応するから半導体装置SM1の外部に出力される上記図1のコイルL1に出力される。金属板MP1は、導電体からなる導体板であるが、好ましくは、銅Cu、銅Cu合金、アルミニウムAlまたはアルミニウムAl合金のような導電性および熱伝導性の高い金属金属材料によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板MP1が銅Cuまたは銅Cu合金で形成されていれば、より好ましい。このように、金Auで形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板MP1を用いることにより、半導体装置SM1のコストを低減できる。金属板MP1の第1方向Xおよび第2方向Yの寸法幅は、それぞれワイヤWAの直径よりも大きい。また、金属板MP1を半導体チップCPHのソース用のパッドPDHS1a,PDHS1bおよびダイパッドDP3に接合接続するのに、導電性の接着層SD2,SD3を用いずに、圧着などにより直接的に接合接続することもでき、この場合には、金属板MP1をアルミニウムAlまたはアルミニウムAl合金により形成することが好ましい。但し、金属板MP1を半導体チップCPHのソース用のパッドPDHS1a,PDHS1bおよびダイパッドDP3に半田で接合接続するすなわち接着層SD2,SD3に半田を用いる場合は、金属板MP1の位置ずれがより生じやすいため、後述するように、本実施の形態を適用する効果が、より大きくなる。半田を接着層SD2,SD3に用いる場合は、金属板MP1を銅Cuまたは銅Cu合金により形成することが好ましい。金属板MP1は、以下のような第1部分MP1aと第2部分MP1bと第3部分MP1cとを一体的に有している。第1部分チップコンタクト部、ハイサイドチップコンタクト部MP1aは、導電性の接着層SD2を介してソース用のパッドPDHS1a,PDHS1bと接合され電気的に接続された部分であり、例えば矩形状である。第1部分MP1aは、図5に示されるように、断面で見ると、半導体チップCPHの主面に沿うように平坦に形成されている。第2部分搭載部コンタクト部、チップ搭載部コンタクト部MP1bは、導電性の接着層SD3を介してダイパッドDP3の主面と接合され電気的に接続された部分である。第2部分MP1bは、図5に示されるように、断面で見ると、ダイパッドDP3の主面に沿うように平坦に形成されている。第3部分中間部MP1cは、第1部分MP1aと第2部分MP1bとをつなぐ連結する部分である。第3部分MP1cおよび第2部分MP1bは、第1部分MP1aとダイパッドDP3とを接続するように、第1部分MP1の長辺側から第2方向Yに沿って延びるように設けられている。また、第3部分MP1cは、図5に示されるように、断面で見ると、半導体チップCPHとダイパッドDP3との間で、半導体チップCPHの主面から遠ざかるように第1部分MP1aおよび第2部分MP1bの高さよりも高くなっている。なお、ここで言う高さは、ダイパッドDP1,DP2,DP3の裏面を基準としてそこから封止部MRの厚さ方向半導体チップCPHの主面に対して垂直に交差する方向に向かって離れた位置までの距離を言う。半導体チップCPHおよび半導体チップCPLは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップCPHと半導体チップCPLとは、互いの長辺同士が対向しており、金属板MP1は、半導体チップCPLに対向する半導体チップCPHの長辺に交差するように配置されている。金属板MP1は、発熱源となる半導体チップCPHの主面の一部を覆うように配置されており、半導体チップCPHは、金属板MP1およびダイパッドDP2によって挟み込まれている。このため、半導体チップCPHで生じた熱は、半導体チップCPHの裏面からダイパッドDP2を通じて放散される他に、半導体チップCPHの主面から金属板MP1を通じて放散されるようになっており、その結果、半導体チップCPHで発生した熱の放散性を向上させることができる。また、半導体チップCPHのソース用のパッドPDHS2は、ワイヤWA単数または複数を通じて、複数のリードLDのうちの、ダイパッドDP1,DP2,DP3に連結されていないリードLD5と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS2に接合され、そのワイヤWAの他端はリードLD5に接合されている。この半導体チップCPHのパッドPDHS2にワイヤWAで接続されたリードLD5が、上記端子TE5となる。具体的には、半導体チップCPHのソース用のパッドPDHS2は、ワイヤWAを介してリードLD5に電気的に接続され、更に半導体装置SM1を実装する実装基板後述の配線基板21に対応の配線などを通じて、半導体装置SM1の外部の上記コンデンサCBTに電気的に接続されている上記図1参照。また、半導体チップCPHのソース用のパッドPDHS3は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS3に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC2に接合されている。具体的には、半導体チップCPHのソース用のパッドPDHS3は、ワイヤWAを介して半導体チップCPCのパッドPDC2に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記アンプ回路AMP1および上記ドライバ回路DR1に電気的に接続されている上記図1参照。半導体チップCPHのソース用のパッドPDHS3は、パワーMOSQH1のソース電圧を検出するためのパッドボンディングパッドである。また、半導体チップCPHのソース用のパッドPDHS4は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC3と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHのソース用のパッドPDHS4に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC3に接合されている。具体的には、半導体チップCPHのソース用のパッドPDHS4は、ワイヤWAを介して半導体チップCPCのパッドPDC3に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記アンプ回路AMP1および上記トランジスタTR1に電気的に接続されている上記図1参照。ここで、パッドPDC2,PDC3は半導体チップCPC内の内部配線によってアンプ回路AMP1に接続されており、このアンプ回路AMP1は、パッドPDC2の入力電圧とパッドPDC3の入力電圧との差に応じてトランジスタTR1を駆動し、パッドPDC2の入力電圧とパッドPDC3の入力電圧とが同じに等しくなるように、センスMOSQS1に流れる電流を制御する。このため、アンプ回路AMPおよびトランジスタTR1で構成される回路は、パッドPDC2の電圧入力電圧とパッドPDC3の電圧入力電圧とが同じになるようにセンスMOSQS1に流れる電流を制御する回路第1回路とみなすことができ、この回路は、半導体チップCPC内においてパッドPDC2およびパッドPDC3に接続されている。パッドPDHS3とパッドPDC2がワイヤWAで接続され、パッドPDHS4とパッドPDC3が他のワイヤWAで接続されているため、半導体チップCPHのパッドPDHS3の出力電圧が、パッドPDC2の入力電圧に対応し、半導体チップCPHのパッドPDHS4の出力電圧が、パッドPDC3の入力電圧に対応している。ダイパッドロウサイド用チップ搭載部DP3は、第1方向Xの長さが、第2方向Yの長さよりも長い平面矩形状に形成されている。ダイパッドDP3には、上記複数のリードLDのうちの複数のリードLD2が一体的に接続されている。すなわち、ダイパッドDP3と複数のリードLD2とは、一体的に形成されている。この複数のリードLD2場合によってはダイパッドDP3もが、上記端子出力用の端子TE4となる。このダイパッドDP3の主面上面上には、上記パワートランジスタ用の半導体チップCPLが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP3に向けた状態で搭載されている。すなわち、半導体チップCPLは、導電性の接着層SD1を介してダイパッドDP3上に搭載フェイスアップボンディングされて接合固定されている。半導体チップCPLの主面と裏面とは互いに反対側の面である。半導体チップCPLは、平面長方形状に形成されており、半導体チップCPLの長辺がダイパッドDP3の長手方向に沿うように配置されている。半導体チップCPLの平面積は、上記半導体チップCPHおよび半導体チップCPCの各々の平面積よりも大きい。ロウサイド用のパワーMOSQL1は、ハイサイド用のパワーMOSQH1よりもオン時間が長いため、パワーMOSQL1のオン抵抗は、パワーMOSQH1のオン抵抗よりもさらに低減する必要があるので、半導体チップCPLの外形サイズ面積は、半導体チップCPHの外形サイズ面積よりも大きく形成されている。この半導体チップCPLの裏面裏面全面には裏面電極電極BE2が形成されており、この裏面電極BE2は、導電性の接着層SD1を介してダイパッドDP3に接合され電気的に接続されている。この半導体チップCPLの裏面電極BE2は、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のドレインに電気的に接続されている。すなわち、半導体チップCPLの裏面電極BE2は、上記ロウサイド用のパワーMOSQL1のドレイン電極に対応している。また、この半導体チップCPLの主面表面、上面上には、ゲート用のボンディングパッド以下、単にパッドというPDLGと、ソース用のボンディングパッド以下、単にパッドというパッドPDLS1,PDLS2,PDLS3,PDLS4とが配置されている。このうち、ゲート用のパッドPDLGとソース用のパッドPDLS4とは、ワイヤWA接続用の電極パッド電極、電極パッドであり、ソース用のパッドPDLS1,PDLS2,PDLS3は、金属板MP2接続用の電極パッド電極、電極パッドである。半導体チップCPLのゲート用のパッドPDLGは、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のゲート電極に電気的に接続されている。すなわち、半導体チップCPLのゲート用のパッドPDLGは、上記ロウサイド用のパワーMOSQL1のゲート用パッドボンディングパッドに対応する。このゲート用のパッドPDLGは、半導体チップCPLの長手方向の一端側の角部近傍に配置されている。半導体チップCPLは、上記ゲート用のパッドPDLGが上記半導体チップCPC側を向いた状態で配置されている。ゲート用のパッドPDLGは、ワイヤWA単数または複数を通じて、上記半導体チップCPCの主面のパッドPDC4と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPLのゲート用のパッドPDLGに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC4に接合されている。具体的には、半導体チップCPLのゲート用のパッドPDLGは、ワイヤWAを介して半導体チップCPCのパッドPDC4に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記ドライバ回路DR2に電気的に接続されている上記図1参照。半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4は、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のソースに電気的に接続されている。すなわち、半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4は、上記ロウサイド用のパワーMOSQL1のソース用パッドボンディングパッドに対応する。ソース用のパッドPDLS1,PDLS2,PDLS3は、上記ゲート用のパッドPDLGやソース用のパッドPDLS4よりも大きく、例えば、半導体チップCPLの長手方向第1方向Xに沿って延在する長方形状に形成されている。一方、ソース用のパッドPDLS4は、上記ゲート用のパッドPDLGが配置された半導体チップCPLの長手方向の一端側の角部近傍に配置されている。ソース用のパッドPDLS1,PDLS2,PDLS3,PDLS4同士は、半導体チップCPLの最上層の保護膜絶縁膜、後述の保護膜12に対応によって分離されているが、その保護膜半導体チップCPLの最上層の保護膜の下層では一体的に形成され電気的に接続されている。ソース用のパッドPDLS1,PDLS2,PDLS3すなわち、上記ロウサイド用のパワーMOSQL1のソースは、金属板ロウサイド用金属板MP2を通じて、リード配線LBと電気的に接続されている。これにより、ソース用のパッドPDLS1,PDLS2,PDLS3とリード配線LBとをワイヤによって接続する場合に比べて、ロウサイド用のパワーMOSQL1のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。この金属板MP2は、導電体からなる導体板であるが、好ましくは上記金属板MP1と同じ材料金属材料で形成されており、好ましくは、銅Cu、銅Cu合金、アルミニウムAlまたはアルミニウムAl合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板MP1と同様に金属板MP2も、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅Cuまたは銅Cu合金で形成されていれば、より好ましい。このように、金Auで形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板MP2を用いることにより、半導体装置SM1のコストを低減できる。金属板MP2の第1方向Xおよび第2方向Yの寸法幅は、それぞれワイヤWAの直径よりも大きい。また、金属板MP2の平面積は、金属板MP1の平面積よりも大きい。なお、金属板MP2を半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3およびリード配線LBに接合接続するのに、導電性の接着層SD2,SD3を用いずに、圧着などにより直接的に接合接続することもでき、この場合には、金属板MP2をアルミニウムAlまたはアルミニウムAl合金により形成することが好ましい。一方、金属板MP2を半導体チップCPLのソース用のパッドPDLS1,PDLS2,PDLS3およびリード配線LBに半田で接合接続するすなわち接着層SD2,SD3に半田を用いる場合は、金属板MP2を銅Cuまたは銅Cu合金により形成することが好ましい。金属板MP2は、以下のような第1部分MP2aと、第2部分MP2bと、第3部分MP2cとを一体的に有している。第1部分チップコンタクト部、ロウサイドチップコンタクト部MP2aは、導電性の接着層SD2を介してソース用のパッドPDLS1,PDLS2,PDLS3と接合され電気的に接続された部分であり、例えば矩形状である。第1部分MP2aは、図5および図6に示されるように、断面で見ると、半導体チップCPLの主面に沿うように平坦に形成されている。第2部分リードコンタクト部MP2bは、導電性の接着層SD3を介してリード配線LBと接合され電気的に接続された部分である。第2部分MP2bは、リード配線LBの一部に平面的に重なっている。第2部分MP2bは、図5および図6に示されるように、断面で見ると、リード配線LBの主面に沿うように平坦に形成されている。第3部分中間部MP2cは、第1部分MP2aと第2部分MP2bとをつなぐ連結する部分である。第3部分MP2cおよび第2部分MP2bの組は、単数または複数設けることができ、図2の場合は、第1部分MP2aとリード配線LBとを接続するように第1部分MP2aの短辺側から第1方向Xに沿って延びるように設けられたものが1組と、第1部分MP2aとリード配線LBとを接続するように第1部分MP2aの長辺側から第2方向Yに沿って延びるように設けられたものが3組設けられている。また、第3部分MP2cは、図5および図6に示されるように、断面で見ると、半導体チップCPLとリード配線LBとの間で、半導体チップCPLの主面から遠ざかるように第1部分MP2aおよび第2部分MP2bの高さよりも高くなっている。金属板MP2は、発熱源となる半導体チップCPLの主面の一部を覆うように配置されており、半導体チップCPLは、金属板MP2およびダイパッドDP3によって挟み込まれている。このため、半導体チップCPLで生じた熱は、半導体チップCPLの裏面からダイパッドDP3を通じて放散される他に、半導体チップCPLの主面から金属板MP2を通じて放散されるようになっており、その結果、半導体チップCPLで発生した熱の放散性を向上させることができる。また、半導体チップCPLのソース用のパッドPDLS4は、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC5と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPLのソース用のパッドPDLS4に接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC5に接合されている。具体的には、半導体チップCPLのソース用のパッドPDHS4は、ワイヤWAを介して半導体チップCPCのパッドPDC5に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記ドライバ回路DR2に電気的に接続されている上記図1参照。リード配線LBは、ダイパッドDP3の1つの角部の近傍に、ダイパッドDP3から離れた状態で隣接して配置されている。リード配線LBの平面形状は、ダイパッドDP3の1つの角部を挟んで交差する短辺と長辺に沿って延びる平面L字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。また、リード配線LBには、上記複数のリードLDのうちの複数のリードLD3が一体的に接続されている。すなわち、リード配線LBと複数のリードLD3とは、一体的に形成されている。この複数のリードLD3が上記端子TE2となり、上記基準電位GNDがリードLD3端子TE2に供給されるようになっている。従って、リード配線LBおよびそれに一体的に接続された複数のリードLD3は、グランド電位供給用のグランド端子部とみなすことができる。このように複数のリードLD3をリード配線LBにまとめて接続したことにより、複数のリードLD3が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位GNDを強化することができる。このような構成は、ロウサイド用のパワーMOSQL1のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーMOSQL1のソース側のオン抵抗を低減できるので、パワーMOSQL1の導通損失を低減できる。また、基準電位GNDを強化できるので、動作安定性を向上させることができる。上記ダイパッド制御用チップ搭載部DP1は、平面略矩形状に形成されている。このダイパッドDP1には、上記複数のリードLDのうちの複数のリードLD4が一体的に接続されている。すなわち、ダイパッドDP1と複数のリードLD4とは、一体的に形成されている。このダイパッドDP1の主面上面上には、上記制御回路CLCが形成された半導体チップCPCが、その主面表面、上面を上に向け、かつ、その裏面下面をダイパッドDP1に向けた状態で搭載されている。半導体チップCPCは、接着層SD4を介してダイパッドDP1上に搭載フェイスアップボンディングされて接合固定されているが、この接着層SD4は、導電性であっても、絶縁性であってもよい。この半導体チップCPCも平面矩形状に形成されている。半導体チップCPCの主面に形成されたパッドのうち、半導体チップCPHパワーMOSQH1およびセンスMOSQS1とワイヤWAで接続されるパッドPDC1,PDC2,PDC3は、半導体チップCPCの主面において、半導体チップCPHと隣接する側の辺に近くなるように配置されている。また、半導体チップCPLパワーMOSQL1とワイヤWAで接続されるパッドPDC4,PDC5は、半導体チップCPCの主面において、半導体チップCPLと隣接する側の辺に近くなるように配置されている。これにより、ワイヤWAの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。また、半導体チップCPCの主面に配置された複数のパッドPDには、上記パッドPDC1~PDC5の他に、ドライバ回路DR1,DR2の各々の信号入力、または信号出力用のパッドや基準電位GND供給用のパッドなどが含まれている。これらのパッドPDは、複数本のワイヤWAを通じて、複数のリードLDのうちの、ダイパッドDP1,DP2,DP3とは接続されていないリードLD5と電気的に接続されている。また、半導体チップCPCの主面に配置された複数のパッドPDが、ワイヤWAを通じて上記リードLD4に電気的に接続されたパッドを含むこともできる。また、複数のリードLDのうちの、ダイパッドDP1,DP2,DP3とは接続されていないリードLD5は、上記端子TE3となるリードを含んでおり、このリードも、ワイヤWAを通じて半導体チップCPCのパッドパッドPDのうち上記トランジスタTR1のドレインに電気的に接続されたパッドに電気的に接続されている。<半導体装置SM1の実装例について>図8は半導体装置SM1の実装例を示す要部平面図、図9は図8を矢印20で示す方向から見た側面図である。配線基板実装基板21は、例えばプリント配線基板からなり、その主面には、半導体装置SM1、パッケージPF,PGおよびチップ部品CA,CB,CCが搭載されている。なお、図8では配線基板21の配線22a~22dの様子が分かるように半導体装置SM1を透かして示している。また、図8は、平面図であるが、図面を見易くするため、配線基板21の配線22a,22b,22c,22d,22eにハッチングを付してある。パッケージPFには、半導体装置SM1の半導体チップCPC制御回路CLCを制御する制御回路などが形成され、パッケージPGには、上記負荷LODが形成され、チップ部品CAには、上記コイルL1が形成され、チップ部品CBには、入力コンデンサが形成され、チップ部品CCには、上記出力コンデンサCoutが形成されている。入力電源の電位電源電位VINが、配線基板21の配線22aを通じて半導体装置SM1のリードLD1およびダイパッドDP2に供給され、グランド電位GNDが、配線基板21の配線22bを通じて半導体装置SM1のリードLD3に供給されるようになっている。半導体装置SM1のリードLD5には、配線基板21の配線22cを通じてパッケージPFのリード端子23が電気的に接続されている。半導体装置SM1の出力用の端子上記出力ノードN1に対応であるリードLD2およびダイパッドDP3は、配線基板21の配線22dを通じてチップ部品CAコイルL1の一端に電気的に接続されている。チップ部品CAコイルL1の他端は、配線基板21の配線22eに電気的に接続されている。この配線22eには、パッケージPG負荷LODの入力用のリード端子が電気的に接続されている。パッケージPG負荷LODの基準電位用のリード端子は、上記配線22bに電気的に接続されている。また、配線22b,22e間には、上記チップ部品CC出力コンデンサCoutが電気的に接続されている。また、半導体装置SM1は配線基板21に半田実装される。すなわち、半導体装置SM1の裏面下面で露出するリードLDおよびダイパッドDP2,DP3は、配線基板21の配線22a~22dに半田を介して接合されて電気的に接続される。<半導体チップCPHの構成について>次に、上記パワーMOSQH1およびセンスMOSQS1が形成された半導体チップCPHの構成について説明する。図10~図12は、半導体チップCPHのチップレイアウトを示す平面図であり、図13~図16は、半導体チップCPHの要部断面図である。このうち、図10は、半導体チップCPHの上面図に対応しており、図10は平面図であるが、理解を簡単にするために、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4にハッチングを付してある。図11は、半導体チップCPHにおけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4の位置を点線で示してある。図12は、半導体チップCPHにおける金属配線ゲート配線10Gおよびソース配線10S1,10S2,10S3のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4の位置を点線で示してある。なお、図10および図11において点線で示したボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4の位置は、図10においてハッチングを付して示した領域に対応している。また、図13において、符号RG1で示された部分範囲がメインMOS領域RG1の要部断面図に対応している。また、図14は、図10のD-D線の断面図にほぼ対応し、図14において、符号RG2で示された部分範囲がセンスMOS領域RG2の要部断面図に対応している。また、図15は、図10のE-E線の断面図にほぼ対応し、図16は、図10のF-F線の断面図にほぼ対応している。なお、以下では、半導体チップCPHの構成について図10~図16を参照して説明するが、半導体チップCPLの構成についても、センスMOS領域RG2およびソース配線10S2,10S3が無いこと以外、基本的には同様の説明を適用することができる。上記パワーMOSQH1は、半導体チップCPHを構成する半導体基板以下、単に基板という1の主面に形成されている。図13~図16に示されるように、基板1は、例えばヒ素Asが導入されたn型の単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ1aと、基板本体1aの主面上に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層半導体層1bと、を有している。このため、基板1は、いわゆるエピタキシャルウエハである。このエピタキシャル層1bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜素子分離領域2が形成されている。フィールド絶縁膜2は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定画定するための素子分離領域として機能することができる。メインMOS領域RG1において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、パワーMOSQH1を構成する複数の単位トランジスタセルが形成されており、パワーMOSQH1は、メインMOS領域RG1に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスMOS領域RG2において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、センスMOSQS1を構成する複数の単位トランジスタセルが形成されており、センスMOSQS1は、センスMOS領域RG2に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインMOS領域RG1に形成される個々の単位トランジスタセルと、センスMOS領域RG2に形成される個々の単位トランジスタセルとは、基本的には同じ構造構成を有しているが、メインMOS領域RG1とセンスMOS領域RG2とは、その面積が相違しており、メインMOS領域RG1はセンスMOS領域RG2よりも面積が大きい。換言すれば、センスMOS領域RG2はメインMOS領域RG1よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーMOSQH1とセンスMOSQS1とで異なり、センスMOSQS1を構成する並列接続された単位トランジスタセルの数は、パワーMOSQH1を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスMOSQS1とパワーMOSQH1とでソース電位が同じであれば、センスMOSQS1には、パワーMOSQH1に流れる電流よりも小さな電流が流れるようになっている。メインMOS領域RG1およびセンスMOS領域RG2の各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSFETで形成されている。上記基板本体1aおよびエピタキシャル層1bは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板1半導体チップCPHの裏面裏面全体には、ドレイン用の裏面電極裏面ドレイン電極、ドレイン電極BE1が形成されている。この裏面電極BE1は、例えば基板1の裏面から順にチタンTi層、ニッケルNi層および金Au層を積み重ねて形成されている。上記半導体装置SM1においては、半導体チップCPHのこの裏面電極BE1は、上記接着層SD1を介して上記ダイパッドDP2に接合されて電気的に接続される。また、メインMOS領域RG1およびセンスMOS領域RG2において、エピタキシャル層1b中に形成されたp型の半導体領域3は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域3の上部に形成されたn型の半導体領域4は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域4はソース用の半導体領域である。また、メインMOS領域RG1およびセンスMOS領域RG2において、基板1には、その主面から基板1の厚さ方向に延びる溝5が形成されている。溝5は、n型の半導体領域4の上面からn型の半導体領域4およびp型の半導体領域3を貫通し、その下層のエピタキシャル層1b中で終端するように形成されている。この溝5の底面および側面には、酸化シリコンなどからなるゲート絶縁膜6が形成されている。また、溝5内には、上記ゲート絶縁膜6を介してゲート電極7が埋め込まれている。ゲート電極7は、例えばn型不純物例えばリンが導入された多結晶シリコン膜からなる。ゲート電極7は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜2上の一部にも、ゲート電極7と同一層の導電性膜からなるゲート引き出し用の配線部7aが形成されており、ゲート電極7とゲート引き出し用の配線部7aとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部7aは、それを覆う絶縁膜8に形成されたコンタクトホール開口部、貫通孔9aを通じてゲート配線10Gと電気的に接続されている。ゲート配線10Gは、メインMOS領域RG1に形成されている複数のゲート電極7ゲート引き出し用の配線部7aを通じて電気的に接続されるとともに、センスMOS領域RG2に形成されている複数のゲート電極7にゲート引き出し用の配線部7aを通じて電気的に接続されている。このため、ゲート配線10Gは、メインMOS領域RG1のゲート電極7すなわち上記パワーMOSFETQH1用のゲート電極7とセンスMOS領域RG2のゲート電極7すなわち上記センスMOSQS1用のゲート電極7とに、電気的に接続されている。図12には、半導体チップCPHの主面の外周に沿ってゲート配線10Gが延在している場合が示されている。ゲート配線10Gは、ゲート用のパッドPDHGと、メインMOS領域RG1に形成されたパワーMOSFETQH1用のゲート電極7およびセンスMOS領域RG2に形成されたセンスMOSQS1用のゲート電極7とを電気的に接続する配線ゲート用配線であり、ソース配線10S1,10S2,10S3と同層に形成されている。すなわち、ゲート配線10Gと、ソース配線10S1とソース配線10S2とソース配線10S3とは、同層に形成されている。一方、ソース配線10S1は、メインMOS領域RG1の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、メインMOS領域RG1に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S1は、メインMOS領域RG1において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてメインMOS領域RG1におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。ソース配線10S1は、メインMOS領域RG1と平面視でほぼ重なる一致する領域に形成されている。なお、平面視と言うときは、半導体チップCPHの主面に平行な平面で見たときを意味するものとする。また、平面視を平面的に見てと表現する場合もある。また、ソース配線10S2は、センスMOS領域RG2の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、センスMOS領域RG2に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S2は、センスMOS領域RG2において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてセンスMOS領域RG2におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。ソース配線10S2は、センスMOS領域RG2と平面視でほぼ重なる一致する領域に形成されている。また、ソース配線10S3は、フィールド絶縁膜素子分離領域2の上方を延在しており、ソース配線10S3の下方には単位トランジスタセルは形成されていない。このため、ソース配線10S3と平面的に平面視で重なる位置にすなわちソース配線10S3の下部にコンタクトホール9bは形成されておらず、ソース配線10S3は、ソース配線10S3の下部のコンタクトホール9bを通じてソース用のn型の半導体領域4に接続されてはいない。つまり、平面視で、メインMOS領域RG1は、ソース配線10S3を避けるようにすなわちソース配線10S3と重ならないように、設けられている。しかしながら、ソース配線10S3の一端がソース配線10S1に接続されており、ソース配線10S3とソース配線10S1とは一体的に形成されているため、ソース配線10S3とソース配線10S1とは電気的に接続されている。このため、ソース配線10S3は、このソース配線10S1と、ソース配線10S1に平面的に平面視で重なる位置のコンタクトホール9bとを通じて、メインMOS領域RG1に形成されているソース用のn型の半導体領域4に電気的に接続されていることになる。ゲート配線10Gおよびソース配線10S1,10S2,10S3は、コンタクトホール9a,9bが形成された絶縁膜8上にコンタクトホール9a,9bを埋めるように導電体膜10を形成し、この導電体膜10をパターニングすることにより形成されている。すなわち、ゲート配線10Gおよびソース配線10S1,10S2,10S3は、パターニングされた導電体膜10により形成されている。また、パターニングされた導電体膜10を配線とみなすこともできる。導電体膜10は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線10G、ソース配線10S1、ソース配線10S2およびソース配線10S3は、同層の導電体膜10からなるが、互いに分離されている。但し、ゲート配線10Gは、ソース配線10S1,10S2,10S3のいずれとも接続されておらず、ソース配線10S2は、ゲート配線10Gおよびソース配線10S1,10S3のいずれとも接続されていないのに対して、ソース配線10S3は、一端ソース配線10S3の一端がソース配線10S1に接続されている。導電体膜10ゲート配線10Gおよびソース配線10S,10S2,10S3を含むは、ポリイミド樹脂などからなる絶縁性の保護膜絶縁膜12により覆われている。すなわち、絶縁膜8上に、導電体膜10ゲート配線10Gおよびソース配線10S1,10S2,10S3を含むを覆うように、保護膜12が形成されている。この保護膜12は、半導体チップCPHの最上層の膜絶縁膜である。保護膜12には複数の開口部13が形成されており、各開口部13からは、導電体膜10の一部が露出されている。開口部13から露出する導電体膜10が、パッド電極ボンディングパッドとなっており、上記パッドPDHG,PDHS1,PDHS2,PDHS3,PDHS4は、それぞれ開口部13から露出する導電体膜10により形成されている。すなわち、開口部13から露出するゲート配線10Gによって、上記パワーMOSQH1およびセンスMOSQS1のゲート用のパッドパッド電極PDHGが形成されている。また、開口部13から露出するソース配線10S1によって、上記パワーMOSQH1のソース用のパッドパッド電極PDHS1a,PDHS1b,PDHS2が形成されている。すなわち、ソース用のパッドPDHS1a,PDHS1bは、メインMOS領域RG1に形成されたソース配線10S1により形成されている。また、開口部13から露出するソース配線10S2によって、上記センスMOSQS1のソース用のパッドパッド電極PDHS4が形成されている。すなわち、ソース用のパッドPDHS4は、ソース配線10S2により形成されている。また、開口部13から露出するソース配線10S3によって、上記パワーMOSQH1のソース用のパッドパッド電極PDHS3が形成されている。すなわち、ソース用のパッドPDHS3は、ソース配線10S3により形成されている。上述のように上記パワーMOSQH1のソース用のパッドPDHS1a,PDHS1b,PDHS2は、最上層の保護膜12によって分離されているが、ソース配線10S1を通じて互いに電気的に接続されている。また、上記パワーMOSQH1のソース用のパッドPDHS3は、最上層の保護膜12によって、上記パワーMOSQH1のソース用のパッドPDHS1a,PDHS1b,PDHS2と分離されているが、パッドPDHS3はソース配線10S3およびソース配線10S1を通じてパッドPDHS1a,PDHS1b,PDHS2と電気的に接続されている。一方、ソース配線10S2は、ソース配線10S1,10S3とは分離されているため、センスMOSQS1のソース用のパッドPDHS4は、パワーMOSQH1のソース用のパッドPDHS1a,PDHS1b,PDHS2,PDHS3とは、短絡せずに電気的に分離されている。パッドPDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4,PDHGの表面にはすなわち開口部13の底部で露出する部分の導電体膜10上には、メッキ法などで金属層14を形成する場合もある。この金属層14は、例えば、下から順に形成された銅Cu膜とニッケルNi膜と金Au膜との積層膜や、あるいは、下から順に形成されたチタンTi膜とニッケルNi膜と金Au膜との積層膜などからなる。金属層14を形成したことにより、導電体膜10のアルミニウムの表面の酸化を抑制または防止することができる。半導体装置SM1においては、上記図2~図7からも分かるように、半導体チップCPHの複数のパッド電極のうち、パッドPDHS1a,PDHS1bに金属板MP1が接合され、それ以外のパッド電極ここではパッドPDHS2,PDHS3,PDHS4,PDHGには、ワイヤWAが接続される。このような構成の半導体チップCPHにおいては、上記パワーMOSQH1およびセンスMOSQS1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層1bとソース用のn型の半導体領域4との間をゲート電極7の側面すなわち、溝5の側面に沿って基板1の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップCPHの厚さ方向に沿って形成される。このように、半導体チップCPHは、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSQH1およびセンスMOSQS1は、それぞれ、トレンチゲート型MISFETによって形成されている。ここで、縦型のMOSFETとは、ソースドレイン間の電流が、半導体基板基板1の厚さ方向半導体基板の主面に略垂直な方向に流れるMOSFETに対応する。また、ここでは、上記パワーMOSQH1およびセンスMOSQS1として、nチャネル型のトレンチゲート型MISFETを形成した場合について説明した。他の形態として、n型とp型の導電型を逆にして、パワーMOSQH1およびセンスMOSQS1として、pチャネル型のトレンチゲート型MISFETを形成することもできる。但し、パワーMOSQH1及びセンスMOSQS1としてpチャネル型のトレンチゲート型MISFETを形成した場合は、図1の回路ではなく、後述の図88の回路図においてパワーMOSQH1のドレイン側及びセンスMOSQS1のドレイン側を出力ノードN1に接続した回路構成すなわち図88の回路図でパワーMOSQH1及びセンスMOSQS1のソース側とドレイン側とを逆にした回路構成を適用することが好ましい。また、半導体チップCPLの構造断面構造は、半導体チップCPHの構造断面構造と基本的には同じであり、半導体チップCPLは、上記基板1と同様の基板にトレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、半導体チップCPLに形成されている各単位トランジスタセルの構成は、半導体チップCPHにおける各単位トランジスタセルと基本的には同じである。但し、半導体チップCPLでは、センスMOSQS1は形成されず、半導体チップCPLのほぼ全体にパワーMOSQL1を構成する複数の単位トランジスタセルが形成され、それら複数の単位トランジスタセルが並列に接続されることでパワーMOSQL1が形成されている。半導体チップCPLには、センスMOSQS1は形成されないため、上記ソース配線10S2も形成されず、また、上記ソース配線10S3も形成されない。そして、半導体チップCPLの場合、半導体チップCPLの最上層の上記保護膜12の開口部13から露出するゲート配線10Gによって、上記パワーMOSQL1のゲート用のパッドパッド電極PDLGが形成され、開口部13から露出するソース配線10S1によって、上記パッドPDLS1,PDLS2,PDL3,PDL4が形成される。<課題について>半導体チップCPHには、パワーMOSQH1だけでなく、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も形成されており、この半導体チップCPHをチップ搭載部である導電性のダイパッドDP2上に導電性の接合材接着層SD1を介して接合し、半導体チップCPHに対する金属板MP1の接合およびワイヤWAの接続を行い、これを樹脂封止して、半導体装置SM1が形成されている。しかしながら、このような半導体装置において、金属板MP1の位置ずれが発生すると、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図17~図23を参照して以下に説明する。図17~図23は、本発明者が見出した課題の説明図である。このうち、図17~図19は、本発明者が検討した半導体チップCPH101のチップレイアウトを示す平面図であり、図20~図22は、半導体チップCPH101のパッドPDHS1a,PDHS1bに金属板MP1を接合接続した状態を示す平面図である。図23は、図20~図22を重ね合わせた平面図である。なお、図17は上記図10に対応し、図18は上記図11に対応し、図19は上記図12に対応するものである。図17~図23の半導体チップCPH101と上記半導体チップCPHとでは、ソース配線10S3の有無が相違しており、図17~図23の半導体チップCPH101では、上記ソース配線10S3に相当するものが存在していない。そして、上記半導体チップCPHにおいて、上記ソース配線10S3が形成されていた領域および上記ソース配線10S3と上記ソース配線10S1との間の隙間の領域にも、ソース配線10S1を拡張形成したものが、図17~図23の半導体チップCPH101に相当している。上記半導体チップCPHでは、上記パッドPDHS3は、上記開口部13から露出するソース配線10S3によって形成されていたが、図17~図23の半導体チップCPH101では、パッドPDHS3に相当するパッドPDHS103は、上記開口部13から露出するソース配線10S1によって形成されている。この上記パッドPDHS3に相当するパッドを、半導体チップCPH101では符号PDHS103を付して、パッドPDHS103と称することとする。半導体チップCPH101を用いて上記半導体装置SM1に相当するものを製造する場合、上記半導体チップCPHを用いる場合と同様に、半導体チップCPH101のパッドPDHS1a,PDHS1bに金属板MP1を接合する。この際、金属板MP1の接合位置に位置ずれが発生する可能性がある。図20~図22を比べると、図21の金属板MP1の位置を基準にすると、図20では金属板MP1が図の左側にずれており、一方、図22では金属板MP1が図の右側にずれている。図23は、図20~図22を重ね合わせた平面図であり、図23においては、図20における金属板MP1の位置を一点鎖線で示し、図21における金属板MP1の位置を点線で示し、図22における金属板MP1の位置を二点鎖線で示してある。このような金属板MP1の位置ずれが生じ、製造された半導体装置毎に金属板MP1の接合位置がばらついた場合、パワーMOSQH1に流れる電流をセンスMOSQS1で検知する際の精度が低下する虞がある。以下、これについて説明する。図20~図22に模式的に示しているように、半導体チップCPH101において、パッドPDHS103と金属板MP1との間は、ソース配線10S1によって電気的に接続されており、パッドPDHS103と金属板MP1との間には、ソース配線10S1によって形成される抵抗成分拡がり抵抗RV1が発生介在することになる。図20~図22には、この抵抗成分RV1を、抵抗を示す回路記号で模式的に示してある。そして、図20~図23に示されるように、金属板MP1の接合位置がばらついた変動した場合、この抵抗成分RV1もばらつく変動することになる。図24は、拡がり抵抗抵抗成分RV1が発生しない理想的な回路構成を示す回路図であり、上記図1の回路の一部を取り出して模式的に示したものである上記図1のトランジスタTR1は図24および図25では図示を省略している。図25は、拡がり抵抗抵抗成分RV1が発生する場合の回路構成を示す回路図であり、図24の回路に抵抗成分RV1が発生した場合を模式的に示してある。図26は、ダイパッドDP2上に接着層SD1を介して搭載接合された半導体チップCPH101に金属板MP1が接着層SD2で接合された状態が示されており、半導体チップCPH101に形成されたパワーMOSQH1を構成する縦型のトランジスタTR2と、上記抵抗成分RV1とを模式的に示してある。パワーMOSQH1は、縦型のトランジスタTR2が複数並列に接続されて構成されている。なお、金属板MP1は、半導体チップCPH101のパッドPDHS1a,PDHS1bに接着層SD2で接合されるが、図26では、図面の簡略化のために、パッドPDHS1a,PDHS1bの図示は省略している。抵抗成分RV1が発生しなければ、図24のような回路となるが、図20~図22および図26に示されるように抵抗成分RV1が発生する場合には、図25のような回路となる。アンプ回路AMP1は、パッドPDHS4の電圧出力電圧とパッドPDHS103の電圧出力電圧とが同じになるように制御する回路である。図25の回路図において、位置P1は、金属板MP1にほぼ相当しており、位置P1の電圧電位をV1電圧V1とする。抵抗成分RV1が小さければ、抵抗成分RV1による電圧降下量は小さいため、パッドPDHS103の出力電圧は、位置P1の電圧V1とほぼ同じであるが、抵抗成分RV1が大きくなると、抵抗成分RV1による電圧降下量が大きくなるため、パッドPDHS103の出力電圧は、位置P1の電圧V1よりも大きくなる。つまり、パッドPDHS103の出力電圧と位置P1の電圧V1との差は、抵抗成分RV1の大きさに依存して変動し、抵抗成分RV1が大きくなるほど前記差が大きくなる傾向にある。このため、パワーMOSQH1およびセンスMOSQS1の共通ドレインに入力する上記電位VINと位置P1の電圧V1との電位差が同じであると仮定すると、抵抗成分RV1が大きくなるほど、電位VINとパッドPDHS103の出力電圧との電位差が小さくなる。そして、アンプ回路AMP1は、パッドPDHS4の電圧とパッドPDHS103の電圧とが同じになるように制御するため、抵抗成分RV1が大きくなるほど、電位VINとパッドPDHS4の出力電圧との電位差が小さくなる。電位VINとパッドPDHS4の出力電圧との電位差が小さくなることは、センスMOSQS1に流れる電流が小さくなることにつながる。従って、パワーMOSQH1およびセンスMOSQS1の共通ドレインに入力する上記電位VINと位置P1の電圧V1との電位差が同じであると仮定すると、抵抗成分RV1が大きくなるほど、センスMOSQS1に流れる電流が小さくなってしまう。つまり、本来は、半導体チップCPH101に形成されているメインMOS領域RG1とセンスMOS領域RG2との面積比で、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が規定されるはずが、抵抗成分RV1によって、その電流比が変動してしまうのである。これについて、以下に更に説明する。上記半導体チップCPHと図17~図19に示される半導体チップCPH101とには、パワーMOSQH1を構成するMOSFETが形成された領域であるメインMOS領域RG1と、センスMOSQS1を構成するMOSFETが形成された領域であるセンスMOS領域RG2とが存在している。そして、メインMOS領域RG1とセンスMOS領域RG2とは、面積が相違しておりメインMOS領域RG1の方がセンスMOS領域RG2よりも面積が大きい、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流とが、所定の比率となるように、半導体チップCPH,CPH101におけるメインMOS領域RG1とセンスMOS領域RG2との面積比が設定されている。上述のように、抵抗成分RV1が大きくなると、センスMOSQS1に流れる電流が小さくなるため、抵抗成分RV1が変動するとばらつくと、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流との比率が変動してばらついてしまう。例えば、上記図21の位置に金属板MP1があるときに、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流との比率が20000:1の比率となると仮定する。上記図20の場合は、上記図21の場合よりも抵抗成分RV1が大きくなることで、センスMOSQS1に流れる電流が小さくなるため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流との比率が20000:1よりも大きくなり、例えば22000:1となる。一方、上記図22の場合は、上記図21の場合よりも抵抗成分RV1が小さくなることで、センスMOSQS1に流れる電流が大きくなるため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流との比率が20000:1よりも小さくなり、例えば18000:1となる。このため、本来は、センスMOSQS1を流れる電流が、パワーMOSQH1を流れる電流の1/20000であるように半導体チップCPH101を設計しても、金属板MP1の位置ずれ上記抵抗成分RV1の変動に起因して、センスMOSQS1を流れる電流は、パワーMOSQH1を流れる電流の1/20000からずれてしまう。このため、パワーMOSQH1に流れる電流をセンスMOSQS1で検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流または高い電流として検知してしまう。従って、パワーMOSQH1を流れる電流がある制限値を越えたか否かをセンスMOSQS1で検知しようとする場合、金属板MP1の位置ずれが発生していなければセンスMOSQS1で精度よく検知できるが、金属板MP1の位置ずれが発生していると、センスMOSQS1でうまく検知できず、パワーMOSQH1を流れる電流がある制限値を越えた瞬間を見逃す虞がある。例えば、センスMOSQS1を流れる電流が、金属板MP1の位置ずれが発生していないときにはパワーMOSQH1を流れる電流の1/20000であったものが、金属板MP1の位置ずれに起因して、パワーMOSQH1を流れる電流の1/22000となった場合には、パワーMOSQH1を流れる電流が、制限値ではなく制限値の1.1倍を越えたときに、制限値越えをセンスMOSQS1が検知することになる。これを防止するためには、金属板MP1の位置ずれを防止することが有効であるが、金属板MP1の位置ずれを完全に防止することは難しい。このため、本実施の形態では、たとえ金属板MP1の位置ずれが生じても、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流との比率が変動しにくい構造を提供するために、半導体チップCPHに、上記ソース配線10S3を設けたレイアウトを採用している。なお、上記図17~図26を参照して説明した金属板MP1の位置ずれに起因した課題は、金属板MP1の位置ずれが発生しやすい場合に特に顕著に発生する課題である。金属板MP1を接合するための接合材すなわち上記接着層SD2が半田である場合に、金属板MP1の位置ずれが特に発生しやすいため、本実施の形態は、金属板MP1を半導体チップCPHに接合するための接合材すなわち上記接着層SD2が半田である場合に特に効果が大きい。しかしながら、金属板MP1を半導体チップCPHに接合するための接合材すなわち上記接着層SD2に、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材を用いる場合や、接合材を用いずに金属板MP1を半導体チップCPHに圧着する場合などでも、金属板MP1の位置ずれは発生し得るため、本実施の形態を適用すれば、有効である。<半導体チップCPHの主面内のレイアウトについて>以下、ソース配線10S3を含めて、半導体チップCPHの主面内のレイアウトの主要な特徴について、上記図10~図12を参照しながら具体的に説明する。半導体チップCPHは、パワーMOSQH1だけでなく、パワーMOSQH1に流れる電流を検知するためのセンスMOSQS1も形成されている。本実施の形態では、図10および図11からも分かるように、半導体チップCPHの主面において、センスMOSQS1のソース用のパッドPDHS4と、センスMOSQS1を構成するMOSFETを形成したセンスMOS領域RG2とを、同じ平面位置上下で重なる位置に配置している。これにより、ソース配線10S2の面積を縮小できるため、半導体チップCPHの小面積化に有利である。ここで、パッドPDHS4は、センスMOSQS1のソースに電気的に接続されたパッド電極ボンディングパッドであり、センスMOS領域RG2は、センスMOSQS1を構成するMOSFETすなわちセンスMOSQS1用の並列接続された複数の単位トランジスタセルが形成された領域である。本実施の形態では、半導体チップCPHの主面において、メインMOS領域RG1の上方にソース配線10S1を設け、このソース配線10S1を、コンタクトホール9bこのコンタクトホール9bはメインMOS領域RG1及びソース配線10S1に平面的に重なる位置に形成されているを通じて、メインMOS領域RG1のパワーMOSQH1用のMOSFETのソース上記n型の半導体領域4に対応と電気的に接続している。そして、このソース配線10S1の一部を上記開口部13から露出させることにより、上記パッドPDHS1a,PDHS1b,PDHS2が形成されている。ここで、パッドPDHS1a,PDHS1b,PDHS2,PDHS3は、パワーMOSQH1のソースに電気的に接続されたパッド電極ボンディングパッドであり、メインMOS領域RG1は、パワーMOSQH1を構成するMOSFETすなわちパワーMOSQH1用の並列接続された複数の単位トランジスタセルが形成された領域である。そして、本実施の形態では、半導体チップCPHの主面において、このソース配線10S1とは別にソース配線10S3を設けている。そして、このソース配線10S3の一部を上記開口部13から露出させることにより、上記パッドPDHS3が形成されている。このソース配線10S3は、一端ソース配線10S3の一端、これが接続部15に対応しているがソース配線10S1に接続されており、このース配線10S3とソース配線10S1との接続部15から、パッドPDHS3が形成されている領域まで延在している。ソース配線10S3は、接続部15以外ではソース配線10S1から離間している。すなわち、接続部15以外では、ソース配線10S3とソース配線10S1との間に、ソース配線10S1,10S3が形成されていない領域スリット16が介在している。つまり、ソース配線10S1とソース配線10S3とは、一体的に形成されているが、ソース配線10S1とソース配線10S3との間のスリット16によって分割されている接続部15でだけ接続されている。ソース配線10S3は、接続部15でソース配線10S1と接続されているため、ソース配線10S3とソース配線10S1とは電気的に接続されており、従って、パッドPDHS3はソース配線10S3を通じてソース配線10S1に電気的に接続されている。ソース配線10S3は、メインMOS領域RG1ではなく、フィールド絶縁膜2の上方を延在するように形成されており、ソース配線10S3の下方には上記単位トランジスタセルは形成されていない。すなわち、ソース配線10S3は、メインMOS領域RG1およびセンスMOS領域RG2以外の領域平面視でメインMOS領域RG1およびセンスMOS領域RG2に重ならない領域、具体的にはフィールド絶縁膜2の上方に形成されている。このため、ソース配線10S3の下部には上記コンタクトホール9bは形成されておらず、ソース配線10S3は、ソース配線10S3の下部のコンタクトホール9bを通じてメインMOS領域RG1のパワーMOSQH1用のMOSFETのソース上記n型の半導体領域4に対応に接続されてはいない。そして、パッドPDHS3は、フィールド絶縁膜2の上方を延在するソース配線10S3を介して、接続部15でソース配線10S1に接続電気的に接続され、このソース配線10S1がメインMOS領域RG1全体にわたって形成されている。これにより、パッドPDHS3は、ソース配線10S3と、ソース配線10S3が接続されたソース配線10S1と、ソース配線10S1の下部のコンタクトホール9bとを通じて、メインMOS領域RG1のパワーMOSQH1用のMOSFETのソース上記n型の半導体領域4に対応に電気的に接続されることになる。そして、本実施の形態では、平面視において、ソース配線10S3の一部が金属板MP1に重なっており、金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15を位置させている。すなわち、金属板MP1を半導体チップCPHのパッドPDHS1a,PDHS1bに接合接着しているが、この金属板MP1の下部にソース配線10S3とソース配線10S1との接続部15が位置している。別の見方をすると、平面視において、スリット16の一部が金属板MP1に重なっており、スリット16の端部スリット16の端部は接続部15に隣接しているは金属板MP1と重なる位置にある。これは、半導体チップCPHの主面の中央付近にース配線10S3とソース配線10S1との接続部15を位置させれば、容易に実現することができる。平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15を位置させているのは、金属板MP1からパッドPDHS3までの抵抗を、固定させる変動しないようにするためである。これを、図27を参照して説明する。図27は、本実施の形態の説明図であり、上記図23に対応するものである。図27には、半導体チップCPHに接合された金属板MP1の位置と、ソース配線10S1,10S3のレイアウトと、パッドPDHS1a,PDHS1b,PDHS2,PDHS3,PDHS4,PDHGのレイアウトとが示されている。半導体チップCPHを用いて上記半導体装置SM1に相当するものを製造する場合、半導体チップCPHのパッドPDHS1a,PDHS1bに金属板MP1を接合するが、この際、上記図20~図22のような金属板MP1の接合位置の位置ずれが発生する可能性がある。図27には、上記図21における金属板MP1の位置を点線で示し、上記図20のように金属板MP1が図の左側にずれた場合の金属板MP1の位置を一点鎖線で示し、上記図22のように金属板MP1が図の右側にずれた場合の金属板MP1の位置を二点鎖線で示してある。このような金属板MP1の位置ずれが生じ、製造された半導体装置毎に金属板MP1の接合位置がばらついた場合でも、本実施の形態では、パワーMOSQH1に流れる電流をセンスMOSQS1で検知する際の精度が低下するのを抑制または防止することができる。以下、これについて説明する。本実施の形態において、半導体チップCPHに接合した金属板MP1からパッドPDHS3までの抵抗を抵抗RV2とすると、この抵抗RV2は、金属板MP1とパッドPDHS1a,PDHS1bとの接続部接合部から接続部15までの抵抗成分RV3と、ソース配線10S3の抵抗成分RV4との和合計である。なお、図27には、抵抗成分RV3を、抵抗を示す回路記号で模式的に示してある。ここで、金属板MP1の位置ずれが生じても、ソース配線10S3の抵抗成分RV4は一定である。すなわち、図27において、金属板MP1の位置が、一点鎖線の位置上記図20に相当する位置であっても、点線の位置上記図21に相当する位置であっても、二点鎖線の位置上記図22に相当する位置であっても、ソース配線10S3の抵抗成分RV4は一定である。これは、ソース配線10S3の抵抗成分RV4は、ソース配線10S3の形状や寸法で決まり、金属板MP1の接続位置は関係しないためである。このため、金属板MP1の位置ずれが生じても抵抗成分RV3を一定にできれば、金属板MP1の位置ずれが生じても金属板MP1からパッドPDHS3までの抵抗RV2を一定にすることができることになる。そこで、本実施の形態では、金属板MP1の位置ずれが生じても抵抗成分RV2を一定にできるように、平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15を位置させている。つまり、複数の半導体装置SM1を製造し、それら複数の半導体装置SM1において、半導体チップCPHに接合された金属板MP1の接合位置がばらついたとしても、何れの半導体装置SM1においても、平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15を位置させる。これは、金属板MP1の平面寸法はワイヤWAよりも大きく、たとえ金属板MP1の位置ずれが生じても、半導体チップCPHの主面の中央付近は、平面視で金属板MP1に必ず重なるため、ソース配線10S3とソース配線10S1との接続部15を、半導体チップCPHの主面の中央付近に位置させることで、容易に実現可能である。平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15が位置している限り例えば図27における金属板MP1の3つの位置ともに、金属板MP1とパッドPDHS1a,PDHS1bとの接続部接合部から接続部15までの抵抗成分RV3は、半導体チップCPHにおける金属板MP1の接合位置に依らず、ほとんど固定されるほぼ一定となる。このため、本実施の形態では、ソース配線10S1とは別にソース配線10S3を設け、このソース配線10S3とソース配線10S1との接続部15を、平面視で金属板MP1に重なる位置としたことにより、金属板MP1の位置ずれが生じても抵抗成分RV2が変動せずにほぼ一定となり、ひいては、金属板MP1の位置ずれが生じても金属板MP1からパッドPDHS3までの抵抗RV2が変動せずに、ほぼ一定とすることができる。また、半導体チップCPHの主面に、金属板MP1を接合するパッドここではパッドPDHS1a,PDHS1bを少なくとも2つ設け、そのパッド間ここではパッドPDHS1aとパッドPDHS1bとの間に接続部15を設ければ、より好ましく、これにより、金属板MP1の接合位置が変動しても、上記抵抗成分RV3ひいては上記抵抗RV2を固定しやすく一定にしやすくなる。上記図17~図26を参照して上述したように、金属板MP1の位置ずれにより上記抵抗成分RV1が変動すると、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動してしまう。それに対して、本実施の形態では、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHにおける金属板MP1の接合位置がばらついても、金属板MP1からパッドPDHS3までの抵抗RV2は変動せずばらつかず、ほぼ一定とすることができるため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動するのを、抑制または防止することができる。つまり、本実施の形態では、パワーMOSQH1およびセンスMOSQS1の共通ドレインに入力する上記電位VINと上記位置P1の電圧V1との電位差が同じであると仮定すると、金属板MP1の位置ずれが生じても、金属板MP1からパッドPDHS3までの抵抗RV2はほぼ一定であるため、パッドPDHS3の出力電圧は、金属板MP1の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路AMP1は、パッドPDHS4の電圧とパッドPDHS3の電圧とが同じになるように制御するが、パッドPDHS3の出力電圧は、金属板MP1の接合位置に影響されないため、センスMOSQS1に流れる電流の大きさは、金属板MP1の接合位置に影響されなくなる。このため、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHにおける金属板MP1の接合位置がばらついても、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比がほぼ同じ電流比となるため、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができる。従って、半導体装置SM1の信頼性を向上させることができる。本発明者の検証実験によれば、半導体チップCPHにおける金属板MP1の接合位置がばらついたときに、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、所定の電流比から±15程度ばらついていたものが、本実施の形態を適用することで、±5以内のばらつき変動に低減できた。また、半導体チップCPHの中央付近でなくとも、平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15が位置していれば、金属板MP1からパッドPDHS3までの抵抗RV2が、金属板MP1の位置ずれの影響を受けにくくなるため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が金属板MP1の位置ずれの影響を受けにくくすることができる。このため、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができる。しかしながら、ソース配線10S3とソース配線10S1との接続部15を、半導体チップCPHの主面の中央付近に位置させておけば、たとえ金属板MP1の位置ずれが極めて大きくとも、平面視で金属板MP1に重なる位置に、ソース配線10S3とソース配線10S1との接続部15を位置させることができ、金属板MP1からパッドPDHS3までの抵抗RV2が、金属板MP1の位置ずれの影響を最も受けにくくすることができる。このため、ソース配線10S3とソース配線10S1との接続部15を、半導体チップCPHの主面の中央付近に位置させておけば、より好ましく、これにより、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、金属板MP1の位置ずれに、より確実に影響されないようにすることができ、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度をより的確に向上することができる。また、パッドPDHS3は、ワイヤWAを接続するパッドであるため、金属板MP1で覆われない位置平面視で金属板MP1に重ならない位置に配置する。一方、接続部15は、平面視で金属板MP1に重なる位置に配置している。このため、金属板MP1に重ならない位置のパッドPDHS3と金属板MP1に重なる位置の接続部15とを繋ぐようにソース配線10S3が延在している。ここで、パッドPDHS3と接続部15との間におけるソース配線10S3の幅半導体チップCPHの主面に平行でかつソース配線10S3の延在方向に垂直な方向の幅は、パッドPDHS3の幅パッドPDHS3が正方形状の場合は一辺の長さ、長方形状の場合は短辺の長さ、円形状の場合は直径よりも小さいことが好ましく、これにより、メインMOS領域RG1の面積を確保しやすくなる。また、パッドPDHS3は、半導体チップCPHの主面の側辺半導体チップCPCに対向する側辺に沿って配置することが好ましく、これにより、半導体チップCPHのパッドPDHS3と半導体チップCPCのパッドPDCとの間をワイヤWAで接続しやすくなる。このため、半導体チップCPHのワイヤWA接続用のパッドPDHS2,PDHG,PDHS3,PDHS4は、半導体チップCPHの主面の側辺半導体チップCPCに対向する側辺に沿って配置すれば、より好ましく、これにより、これらのパッドPDHS2,PDHG,PDHS3,PDHS4にワイヤWAを接続しやすくなる。また、本実施の形態では、パッドPDHS4とセンスMOS領域RG2とを、平面視で重なる位置に配置する場合について説明したが、他の形態として、パッドPDHS4とセンスMOS領域RG2とを、平面視で異なる位置重ならない位置に配置することもでき、この場合は、パッドPDHS4が形成されている領域から、センスMOS領域RG2が形成されている領域まで、ソース配線10S2を延在させればよい。パッドPDHS4とセンスMOS領域RG2とを、平面視で異なる位置重ならない位置に配置する場合は、半導体チップCPHの主面において、パッドPDHS4よりもセンスMOS領域RG2を内側に配置するすなわち、センスMOS領域RG2よりもパッドPDHS4の方が、半導体チップCPHの主面の外周部に近くなるようにすることが好ましい。これにより、センスMOS領域RG2を内側に配置したことで、熱ストレスによって上記接着層SD1にクラックが発生したとしても、センスMOS領域RG2の下方にそのクラックが延在しにくくなるため、このクラックによってセンスMOSQS1に流れる電流が影響を受けにくくなり、このクラックに起因してセンスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、パッドPDHS4を外側半導体チップCPHの主面の外周部の近くに配置したことで、センスMOSQS1のソース用のパッドPDHS4にワイヤWAのような導電性部材を接続しやすくすることができる。なお、半導体チップCPHの主面において、2つの位置のどちらが内側に位置しているかを判別するには、半導体チップCPHの主面の外周からの距離間隔がより大きい方を、内側とみなすものとする。図28は、上記図1の回路図と同じ回路図であるが、パワーMOSQH1をオンするときの電流経路IONと、パワーMOSQH1をオフするときの電流経路IOFとを、矢印で模式的に示したものである。図28から分かるように、パワーMOSQH1をオフするときの電流経路IOFは、パワーMOSQH1のゲートから、ドライバ回路DR1を経て、パワーMOSQH1のソースに至る経路である。上記半導体装置SM1の場合、この電流経路IOFは、パッドPDHS3とパワーMOSQH1との間を繋ぐ配線すなわちソース配線10S3およびソース配線10S1を通っている。ソース配線10S3を設けたことで、このソース配線10S3の抵抗成分RV4がソース配線10S1の抵抗に比べて大きくなるため、この比較的大きな抵抗成分RVを有する電流経路IOFは、配線抵抗が大きな経路となり、パワーMOSQH1をオフする際のスイッチングスピードが遅くなり、ターンオフ損失が増加する虞がある。このため、上記半導体装置SM1は、スイッチング回数が少ない、あるいは、パワーMOSQH1のオン期間が長いなどの、ターンオフ損失を比較的気にする必要が無いような用途に適用すれば、好ましい。一方、ターンオフ損失を重要視するような用途については、以下の変形例を適用すれば、好ましい。以下、本実施の形態の種々の変形例について説明する。<第1の変形例について>本実施の形態の第1の変形例について説明する。以下では、第1の変形例の半導体装置SM1を、半導体装置SM1aと称し、第1の変形例の半導体装置SM1すなわち半導体装置SM1aで用いられている半導体チップCPHを、半導体チップCPHaと称することとする。図29は、第1の変形例の半導体装置半導体パッケージSM1aを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1に対応するものである。図30および図31は、第1の変形例の半導体装置SM1aの平面透視図であり、図32~図35は、半導体装置SM1aの断面図側面断面図である。図30は、上記図2に対応するものであり、半導体装置SM1aを上面側から見て、封止部MRを透視した平面図上面図が示されている。図31は、上記図3に対応するものであり、図30において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1aの平面透視図である。図31において、更に半導体チップCPC,CPHa,CPLを外した透視した状態の平面透視図は、上記図4と同様となる。また、図32は、上記図5に対応するものであり、図30のA-A線の断面図にほぼ対応している。図33は、上記図6に対応するものであり、図30のB-B線の断面図にほぼ対応している。図34は、図30のC1-C1線の断面図にほぼ対応し、図35は、図30のC2-C2線の断面図にほぼ対応している。図36~図38は、半導体チップCPHaのチップレイアウトを示す平面図であり、上記図10~図12にそれぞれ対応するものである。このうち、図36は、半導体チップCPHaの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4にハッチングを付してある。図37は、半導体チップCPHaにおけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4の位置を点線で示してある。図38は、半導体チップCPHaにおける金属配線ゲート配線10Gおよびソース配線10S1,10S2,10S3のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4の位置を点線で示してある。第1の変形例の半導体装置SM1aと上記図2~図7の半導体装置SM1との共通点ついては、基本的にはその説明を省略し、第1の変形例の半導体装置SM1aが、上記図2~図7の半導体装置SM1と相違している点について、以下に説明する。半導体装置SM1aに使用されている半導体チップCPHaは、ソース用の上記パッドPDHS3の代わりに、ソース用のパッドPDHS3a,PDHS3bを、半導体チップCPHaの主面に有している。そして、半導体チップCPCは、上記パッドPDC2の代わりに、パッドPDC2a,PDC2bを、半導体チップCPCの主面に有している。上記パッドPDHS3と同様に、パッドPDHS3a,PDHS3bは、半導体チップCPHa内に形成された上記パワーMOSQH1のソースに電気的に接続されているため、半導体チップCPHaのソース用のパッドPDHS3a,PDHS3bは、上記ハイサイド用のパワーMOSQH1のソース用パッドボンディングパッドに対応している。また、上記パッドPDHS3と同様に、パッドPDHS3a,PDHS3bは、ワイヤWA接続用の電極パッド電極、電極パッド、ボンディングパッドである。そして、図30および図34にも示されるように、半導体チップCPHaのパッドPDHS3aは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2aと電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHaのパッドPDHS3aに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC2aに接合されている。具体的には、半導体チップCPHaのソース用のパッドPDHS3aは、ワイヤWAを介して半導体チップCPCのパッドPDC2aに電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記アンプ回路AMP1に電気的に接続されている上記図29参照。半導体チップCPHaのソース用のパッドPDHS3aは、パワーMOSQH1のソース電圧を検出するためのパッドボンディングパッドである。また、図30および図33にも示されるように、半導体チップCPHaのパッドPDHS3bは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2bと電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHaのパッドPDHS3bに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC2bに接合されている。具体的には、半導体チップCPHaのソース用のパッドPDHS3bは、ワイヤWAを介して半導体チップCPCのパッドPDC2bに電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記ドライバ回路DR1に電気的に接続されている上記図29参照。図29からも分かるように、半導体チップCPC内において、パッドPDC2aは内部配線半導体チップCPCの内部配線を通じてアンプ回路AMP1に電気的に接続されているが、ドライバ回路DR1には内部配線で接続されておらず、一方、パッドPDC2bは内部配線を通じてドライバ回路DR1に電気的に接続されているが、アンプ回路AMP1には内部配線で接続されていない。すなわち、半導体チップCPC内において、パッドPDC2aとアンプ回路AMP1との間を接続する内部配線と、パッドPDC2bとドライバ回路DR1との間を接続する内部配線とが、別々に設けられている共通部を有していない。このため、半導体チップCPC内において、パッドPDC2bは、ドライバ回路DR1に内部配線で接続されていると言うことができ、また、半導体チップCPC内において、パッドPDC2a,PDC3はドライバ回路DR1に内部配線で接続されていないと言うことができる。従って、半導体チップCPHaのパッドPDHS3aはワイヤWAを介して半導体チップCPCのパッドPDC2aに接続されているため、半導体チップCPHaのパッドPDHS3aは、ワイヤWA、パッドPDC2aおよび半導体チップCPCの内部配線パッドPDC2bとドライバ回路DR1とを接続する内部配線とは異なる内部配線を通じてアンプ回路AMP1に電気的に接続されている。一方、半導体チップCPHaのパッドPDHS3bはワイヤWAを介して半導体チップCPCのパッドPDC2bに接続されているため、半導体チップCPHaのパッドPDHS3bは、ワイヤWA、パッドPDC2bおよび半導体チップCPCの内部配線パッドPDC2aとアンプ回路AMP1とを接続する内部配線とは異なる内部配線を通じてドライバ回路DR1に電気的に接続されている。ここで、パッドPDC2a,PDC3は半導体チップCPC内の内部配線によってアンプ回路AMP1に接続されており、このアンプ回路AMP1は、パッドPDC2aの入力電圧とパッドPDC3の入力電圧との差に応じてトランジスタTR1を駆動し、パッドPDC2aの入力電圧とパッドPDC3の入力電圧とが同じに等しくなるように、センスMOSQS1に流れる電流を制御する。このため、アンプ回路AMPおよびトランジスタTR1で構成される回路は、パッドPDC2aの電圧入力電圧とパッドPDC3の電圧入力電圧とが同じになるようにセンスMOSQS1に流れる電流を制御する回路第1回路とみなすことができ、この回路は、半導体チップCPC内においてパッドPDC2aおよびパッドPDC3に接続されている。パッドPDHS3aとパッドPDC2aがワイヤWAで接続され、パッドPDHS4とパッドPDC3が他のワイヤWAで接続されているため、半導体チップCPHaのパッドPDHS3aの出力電圧が、パッドPDC2aの入力電圧に対応し、半導体チップCPHaのパッドPDHS4の出力電圧が、パッドPDC3の入力電圧に対応している。上記図10の半導体チップCPHでは、半導体チップCPHの主面において、側辺半導体チップCPCに対向する側辺に沿って、パッドPDHS2,PDHG,PDHS3,PDHS4が配置されていたが、図36からも分かるように、半導体チップCPHaの主面においては、側辺半導体チップCPCに対向する側辺に沿って、パッドPDHS2,PDHS3a,PDHG,PDHS3b,PDHS4が配置されている。具体的には、上記図10の半導体チップCPHでは、半導体チップCPHの主面において、側辺に沿って、中央にパッドPDHGが配置され、一方の端部側にパッドPDHS2が配置され、他方の端部側にパッドPDHS4が配置され、パッドPDHGとパッドPDHS4との間にパッドPDHS3が配置されていた。図36の半導体チップCPHaでは、半導体チップCPHaの主面において、側辺に沿って、中央にパッドPDHGが配置され、一方の端部側にパッドPDHS2が配置され、他方の端部側にパッドPDHS4が配置され、パッドPDHGとパッドPDHS2との間にパッドPDHS3aが配置され、パッドPDHGとパッドPDHS4との間にパッドPDHS3bが配置されている。つまり、図36の半導体チップCPHaは、パッドPDHS1a,PDHS1b,PDHS2,PDHS4,PDHGについては、上記図10の半導体チップCPHと基本的に同じである。しかしながら、図36の半導体チップCPHaでは、図10の半導体チップCPHにおけるパッドPDHS3の位置にパッドPDHS3の代わりにパッドPDHS3bが配置され、パッドPDHGとパッドPDHS2との間にパッドPDHS3aが配置されている。図36~図38からも分かるように、半導体チップCPHaにおけるソース配線10S1,10S2,10S3およびゲート配線10Gのレイアウトは、上記図10~図12の上記半導体チップCPHにおけるソース配線10S1,10S2,10S3およびゲート配線10Gのレイアウトと類似しているが、ソース配線10S1,10S3について、次の相違点がある。上記図10~図12の上記半導体チップCPHでは、上記開口部13から露出するソース配線10S3によって、パッドPDHS3が形成されていたが、図36~図38の半導体チップCPHaでは、上記開口部13から露出するソース配線10S3によって、パッドPDHS3aが形成されている。上記図10~図12の上記半導体チップCPHでは、接続部15から、パッドPDHG,PDHS4間のパッドPDHS3にかけて、ソース配線10S3が延在していたが、図36~図38の半導体チップCPHaでは、接続部15から、パッドPDHG,PDHS2間のパッドPDHS3aにかけて、ソース配線10S3が延在している。それ以外は、ソース配線10S3について、上記図10~図12の上記半導体チップCPHと図36~図38の半導体チップCPHaとで、基本的には同じである。このため、上記半導体チップCPHやこの半導体チップCPHを用いた上記半導体装置SM1に関連して説明したソース配線10S3についての説明例えば接続部15の位置、ソース配線10S1とソース配線10S3との間のスリット16などは、半導体チップCPHaやこの半導体チップCPHaを用いた半導体装置SM1aにおいても、適用できるため、ここではその繰り返しの説明は省略する。そして、図36~図38の半導体チップCPHaでは、パッドPDHS3aは、上記開口部13から露出するソース配線10S1によって形成されている。すなわち、メインMOS領域RG1上に延在するソース配線10S1の一部が上記開口部13から露出することによって、パッドPDHS1a,PDHS1bが形成されているが、このソース配線10S1が、パッドPDHS3bを形成する領域パッドPDHGとパッドPDHS4との間の領域にまで拡張され、そこでソース配線10S1が上記開口部13から露出されることで、パッドPDHS3bが形成されている。ソース配線10S1とソース配線10S3との間にはスリット16が介在しており、ソース配線10S3は、接続部15でソース配線10S1と接続され、そこ接続部15からパッドPDHS3aまで、フィールド絶縁膜素子分離領域2の上方を、パッドPDHS3aよりも狭い配線幅で延在している。このため、ソース配線10S3の上記抵抗成分RV4は、ある程度大きな値となってしまう。一方、パッドPDHS3bはソース配線10S1によって形成されており、パッドPDHS3bを形成するソース配線10S1パッドPDHS3bとなっている部分のソース配線10S1と、パッドPDHS1aを形成するソース配線10S1パッドPDHS1aとなっている部分のソース配線10S1との間には、スリットは形成されておらず、パッドPDHS3bの幅と同程度以上の配線幅で連続的につながっている。また、パッドPDHS3bとパッドPDHS1aとの間のソース配線10S1の距離は、接続部15とパッドPDHS3aとの間のソース配線10S3よりも短い。このため、パッドPDHS1a,PDHS1bに金属板MP1を接合したときに、金属板MP1からパッドPDHS3aまでの抵抗に比べて、金属板MP1からパッドPDHS3bまでの抵抗を、小さくすることができる。半導体チップCPHaの他の構成は、上記半導体チップCPHと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置SM1aの他の構成は、上記半導体装置SM1と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。第1の変形例の半導体装置SM1aでも、上記半導体装置SM1とほぼ同様の効果を得ることができる。簡単に言えば、ソース配線10S3を用いたことにより、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHにおける金属板MP1の接合位置がばらついても、金属板MP1からパッドPDHS3aまでの抵抗は変動せずばらつかず、ほぼ一定とすることができるため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動するのを、抑制または防止することができる。このため、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができ、半導体装置SM1aの信頼性を向上させることができる。これに加えて、第1の変形例の半導体装置SM1aでは、更に次のような効果も得ることができる。すなわち、上記図28を参照して説明した、パワーMOSQH1をオフするときの電流経路IOFは、パワーMOSQH1のゲートから、ドライバ回路DR1を経て、パワーMOSQH1のソースに至る経路であるが、第1の変形例の半導体装置SM1aの場合、パワーMOSQH1をオフするときの電流経路は、ソース配線10S1を通るが、ソース配線10S3は通らない。これは、第1の変形例の半導体装置SM1aでは、上記パッドPDHS3をパッドPDHS3a,PDHS3bに分け、パッドPDHS3aはアンプ回路AMP1に接続するが、ドライバ回路DR1には接続せず、一方、パッドPDHS3bはドライバ回路DR1に接続するが、アンプ回路AMP1には接続しないためである。このため、パッドPDHS3aとそれに接続されたソース配線10S3は、パワーMOSQH1をオフするときの電流経路とならない。すなわち、パワーMOSQH1をオフしたときにドライバ回路DR1からパワーMOSQH1のソースに流れる電流は、パッドPDC2b、ワイヤWAパッドPDC2b,PDHS3b間を接続するワイヤWA、およびパッドPDHS3bを経由する経路で流れ、パッドPDC2a、ワイヤWAパッドPDC2a,PDHS3a間を接続するワイヤWA、およびパッドPDHS3aを経由する経路では流れない。ソース配線10S3は、ソース配線10S1に比べて高抵抗であるが、この高抵抗のソース配線10S3がパワーMOSQH1をオフするときの電流経路とならないことで、パワーMOSQH1をオフするときの電流経路の配線抵抗抵抗成分を低減することができる。このため、パワーMOSQH1をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置SM1aの性能を向上させることができる。上記半導体装置SM1および第1の変形例の半導体装置SM1aでは、半導体チップCPH,CPHaにソース配線10S3を設けることにより、金属板MP1からパッドPDHS3,PDHS3aまでの抵抗を、金属板MP1の位置ずれが生じてもほぼ一定とすることができるようにし、それによって、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上させている。次に、ソース配線10S3を用いない変形例について説明する。<第2の変形例について>本実施の形態の第2の変形例について説明する。以下では、第2の変形例の半導体装置SM1を、半導体装置SM1bと称し、第2の変形例の半導体装置SM1すなわち半導体装置SM1bで用いられている半導体チップCPHを、半導体チップCPHbと称することとする。図39は、第2の変形例の半導体装置半導体パッケージSM1bを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1や上記図29に対応するものである。図40および図41は、第2の変形例の半導体装置SM1bの平面透視図であり、図42~図45は、半導体装置SM1bの断面図側面断面図である。図40は、上記図2に対応するものであり、半導体装置SM1bを上面側から見て、封止部MRを透視した平面図上面図が示されている。図41は、上記図3に対応するものであり、図40において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1bの平面透視図である。図41において、更に半導体チップCPC,CPHb,CPLを外した透視した状態の平面透視図は、上記図4と同様になる。また、図42は、上記図5に対応するものであり、図40のA-A線の断面図にほぼ対応している。図43は、上記図6に対応するものであり、図40のB-B線の断面図にほぼ対応している。図44は、図40のC3-C3線の断面図にほぼ対応し、図45は、図40のC4-C4線の断面図にほぼ対応している。図46~図48は、半導体チップCPHbのチップレイアウトを示す平面図であり、上記図10~図12にそれぞれ対応するものである。このうち、図46は、半導体チップCPHbの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4にハッチングを付してある。図47は、半導体チップCPHbにおけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4の位置を点線で示してある。図48は、半導体チップCPHbにおける金属配線ゲート配線10Gおよびソース配線10S1,10S2のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4の位置を点線で示してある。第2の変形例の半導体装置SM1bと上記図2~図7の半導体装置SM1との共通点ついては、基本的にはその説明を省略し、第2の変形例の半導体装置SM1bが、上記図2~図7の半導体装置SM1と相違している点について、以下に説明する。半導体装置SM1bに使用されている半導体チップCPHbは、ソース用の上記パッドPDHS3の代わりに、ソース用のパッドPDHS3cを、半導体チップCPHbの主面に有している。そして、半導体チップCPCは、上記パッドPDC2の代わりに、パッドPDC2a,PDC2bを、半導体チップCPCの主面に有している。このパッドPDC2a,PDC2bは、上記第1の変形例と同じものであり、第2の変形例の半導体装置SM1bに使用されている半導体チップCPCは、上記第1の変形例の半導体装置SM1aに使用されている半導体チップCPCと同じものである。すなわち、図39からも分かるように、半導体装置SM1bに使用されている半導体チップCPC内において、パッドPDC2aは内部配線半導体チップCPCの内部配線を通じてアンプ回路AMP1に電気的に接続されているが、ドライバ回路DR1には内部配線で接続されておらず、一方、パッドPDC2bは内部配線を通じてドライバ回路DR1に電気的に接続されているが、アンプ回路AMP1には内部配線で接続されていない。つまり、半導体チップCPC内において、パッドPDC2aとアンプ回路AMP1との間を接続する内部配線と、パッドPDC2bとドライバ回路DR1との間を接続する内部配線とが、別々に設けられている共通部を有していない。上記パッドPDHS3と同様に、パッドPDHS3cは、半導体チップCPHb内に形成された上記パワーMOSQH1のソースに電気的に接続されているため、半導体チップCPHbのソース用のパッドPDHS3cは、上記ハイサイド用のパワーMOSQH1のソース用パッドボンディングパッドに対応している。また、上記パッドPDHS3と同様に、パッドPDHS3cは、ワイヤWA接続用の電極パッド電極、電極パッド、ボンディングパッドである。そして、図40および図45にも示されるように、半導体チップCPHbのパッドPDHS3cは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2bと電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPHbのパッドPDHS3cに接合され、そのワイヤWAの他端は半導体チップCPCのパッドPDC2bに接合されている。具体的には、半導体チップCPHbのソース用のパッドPDHS3cは、ワイヤWAを介して半導体チップCPCのパッドPDC2bに電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記ドライバ回路DR1に電気的に接続されている上記図39参照。また、図40および図44にも示されるように、半導体チップCPCの主面のパッドPDC2aは、ワイヤWA単数または複数を通じて、金属板MP1と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPCのパッドPDC2aに接合され、そのワイヤWAの他端は、金属板MP1の第1部分MP1aの上面に接合されている。具体的には、金属板MP1は、ワイヤWAを介して半導体チップCPCのパッドPDC2aに電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記アンプ回路AMP1に電気的に接続されている上記図39参照。なお、金属板MP1の上面において、ワイヤWAが接触接続される領域に、銀Agなどからなるメッキ層図示せずを形成することもできる。これにより、ワイヤWAを金属板MP1に、より的確に接続することができる。従って、半導体チップCPHbのパッドPDHS3cはワイヤWAを介してパッドPDC2bに接続されているため、半導体チップCPHbのパッドPDHS3cは、ワイヤWA、パッドPDC2bおよび半導体チップCPCの内部配線パッドPDC2aとアンプ回路AMP1とを接続する内部配線とは異なる内部配線を通じてドライバ回路DR1に電気的に接続されている。また、金属板MP1はワイヤWAを介して半導体チップCPCのパッドPDC2aに接続されているため、金属板MP1は、ワイヤWA、パッドPDC2aおよび半導体チップCPCの内部配線パッドPDC2bとドライバ回路DR1とを接続する内部配線とは異なる内部配線を通じてアンプ回路AMP1に電気的に接続されている。半導体チップCPHbは、上記図17~図19の半導体チップCPH101と同じものであり、上記半導体チップCPH101における上記パッドPDHS103が、半導体チップCPHbにおけるパッドPDHS3cに相当し、上記半導体チップCPH101における上記ソース配線10S101が、半導体チップCPHbにおけるソース配線10S1に相当している。このため、上記半導体チップCPH,CPHaとは異なり、半導体チップCPHbには、上記ソース配線10S3や上記スリット16は存在せず、上記開口部13から露出するソース配線10S1によってパッドPDHS3cが形成されている。上記開口部13から露出するソース配線10S1によってパッドPDHS3cが形成されている点は、上記半導体チップCPHaにおけるパッドPDHS3bと同じである。このため、ソース配線10S1とパッドPDHS3cとの関係は、上記半導体チップCPHaにおけるソース配線10S1とパッドPDHS3bと基本的には同じである。このため、パッドPDHS3cはソース配線10S1によって形成されており、パッドPDHS3cを形成するソース配線10S1パッドPDHS3cとなっている部分のソース配線10S1と、パッドPDHS1aを形成するソース配線10S1パッドPDHS1aとなっている部分のソース配線10S1との間には、スリットは形成されておらず、パッドPDHS3cの幅と同程度以上の配線幅で連続的につながっている。従って、パッドPDHS1a,PDHS1bに金属板MP1を接合したときに、金属板MP1からパッドPDHS3cまでの抵抗を、小さくすることができる。半導体チップCPHbの他の構成は、上記半導体チップCPHと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置SM1bの他の構成は、上記半導体装置SM1と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。第2の変形例の半導体装置SM1bでは、金属板MP1と半導体チップCPCのパッドPDC2bとをワイヤWAを介して接続することで、金属板MP1を、ワイヤWA、パッドPDC2bおよび半導体チップCPCの内部配線を通じてドライバ回路DR1に電気的に接続している。このため、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHbにおける金属板MP1の接合位置がばらついても、金属板MP1から半導体チップCPCのパッドPDC2aまでの抵抗は、ワイヤWAの抵抗でほぼ規定され、ほとんど変動せずばらつかずに、ほぼ一定とすることができる。このため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、金属板MP1の位置ずれすなわち半導体チップCPHbにおける金属板MP1の接合位置のばらつきによって変動するのを、抑制または防止することができる。つまり、第2の変形例では、パワーMOSQH1およびセンスMOSQS1の共通ドレインに入力する上記電位VINと上記位置P1の電圧V1との電位差が同じであると仮定すると、金属板MP1の位置ずれが生じても、金属板MP1から半導体チップCPCのパッドPDC2aまでの抵抗はほぼ一定であるため、半導体チップCPCのパッドPDC2aの入力電圧は、金属板MP1の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路AMP1は、半導体チップCPCのパッドPDC2aの電圧入力電圧とパッドPDC3の電圧入力電圧とが同じになるように制御するが、半導体チップCPCのパッドPDC2aの電圧入力電圧は、半導体チップCPHbに対する金属板MP1の接合位置に影響されないため、センスMOSQS1に流れる電流の大きさは、半導体チップCPHbに対する金属板MP1の接合位置に影響されなくなる。このため、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHbにおける金属板MP1の接合位置がばらついても、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比がほぼ同じ電流比となるため、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができる。従って、半導体装置SM1bの信頼性を向上させることができる。また、第2の変形例の半導体装置SM1bでは、パワーMOSQH1をオフするときの電流経路は、パッドPDC2b、ワイヤWAパッドPDC2b,PDHS3b間を接続するワイヤWAおよびパッドPDHS3bを通る経路である。すなわち、パワーMOSQH1をオフしたときにドライバ回路DR1からパワーMOSQH1のソースに流れる電流は、パッドPDC2b、ワイヤWAパッドPDC2b,PDHS3b間を接続するワイヤWA、およびパッドPDHS3bを経由する経路で流れ、パッドPDC2a、ワイヤWAパッドPDC2aと金属板MP1間を接続するワイヤWA、および金属板MP1を経由する経路では流れない。このため、パワーMOSQH1をオフするときの電流経路の配線抵抗抵抗成分を低減することができるため、パワーMOSQH1をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置SM1bの性能を向上させることができる。次に、第2の変形例の半導体装置SM1bの更に変形例について説明する。<第3の変形例について>本実施の形態の第3の変形例について説明する。以下では、第3の変形例の半導体装置SM1を、半導体装置SM1cと称し、第3の変形例の半導体装置SM1すなわち半導体装置SM1cで用いられる半導体チップCPHを、半導体チップCPHcと称することとする。図49は、第3の変形例の半導体装置半導体パッケージSM1cを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1、図29および図39に対応するものである。図50および図51は、第3の変形例の半導体装置SM1cの平面透視図であり、図52~図56は、半導体装置SM1cの断面図側面断面図である。図50は、上記図2に対応するものであり、半導体装置SM1cを上面側から見て、封止部MRを透視した平面図上面図が示されている。図51は、上記図3に対応するものであり、図50において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1cの平面透視図である。図51において、更に半導体チップCPC,CPHc,CPLを外した透視した状態の平面透視図は、上記図4と同様である。また、図52は、図50のA1-A1線の断面図にほぼ対応している。図53は、上記図6に対応するものであり、図50のB-B線の断面図にほぼ対応している。図54は、図50のC5-C5線の断面図にほぼ対応し、図55は、図50のC6-C6線の断面図にほぼ対応し、図56は、図50のC7-C7線の断面図にほぼ対応している。図57~図59は、半導体チップCPHcのチップレイアウトを示す平面図であり、上記図10~図12にそれぞれ対応するものである。このうち、図57は、半導体チップCPHcの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4にハッチングを付してある。図58は、半導体チップCPHcにおけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4の位置を点線で示してある。図59は、半導体チップCPHcにおける金属配線ゲート配線10Gおよびソース配線10S1,10S2のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッドパッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3c,PDHS4の位置を点線で示してある。第3の変形例の半導体装置SM1cは、上記第2の変形例の半導体装置SM1bの更なる変形例であるため、上記第2の変形例の半導体装置SM1bとの共通点ついては、基本的にはその説明を省略し、第3の変形例の半導体装置SM1cが、第2の変形例の半導体装置SM1bと相違している点について、以下に説明する。図57~図58に示されるように、半導体装置SM1cに使用されている半導体チップCPHcは、パッドPDHS4を半導体チップCPHcの主面の中央付近に配置している。このパッドPDHS4は、上記開口部13から露出するソース配線10S2によって形成されているため、ソース配線10S2も半導体チップCPHcの主面の中央付近に配置され、センスMOS領域RG2は、そのソース配線10S2の下方に配置されている。すなわち、半導体チップCPHcの主面の中央付近にセンスMOS領域RG2が配置され、その上方にソース配線10SおよびパッドPDHS4が形成されている。半導体チップCPHcの主面の中央付近にセンスMOS領域RG2が配置されているため、平面視でセンスMOS領域RG2はメインMOS領域RG1に囲まれた状態になっている。そして、半導体チップCPHcの主面において、パッドPDHS4は、平面視でセンスMOS領域RG2に重なり、また、平面視でパッドPDHS1a,PDHS1bに囲まれた状態となっている。また、半導体チップCPHcの主面の中央付近にセンスMOS領域RG2が配置されているため、半導体チップCPHcの主面において、パッドPDHS4はゲート用のパッドPDHGよりも内側に配置されていると言うこともできる。また、半導体チップCPHcの主面において、外周部だけでなく、平面視で、パッドPDHS1aとパッドPDHS1bとの間にも、ゲート配線ゲート用配線10Gが延在している具体的には第1方向Xに延在している。ゲート配線10Gのうち、平面視でソース用のパッドPDHS1aとソース用のパッドPDHS1bとの間に延在しているゲート配線10Gを、符号10G1を付してゲート配線10G1と称することとする。ゲート配線10G1は、上記配線部ゲート引き出し用の配線部7aに接続され、この配線部7aを介して、メインMOS領域RG1に形成されている複数のゲート電極7に電気的に接続され、かつ、配線部7aを介して、センスMOS領域RG2に形成されている複数のゲート電極7と電気的に接続されている。そして、半導体装置SM1cでは、図50や図54からも分かるように、金属板MP1に開口部孔、貫通孔OPが形成されており、この開口部OPは、半導体チップCPHcのパッドPDHS4を露出させる位置および形状に形成されている。そして、半導体チップCPHcのパッドPDHS4と半導体チップCPCのパッドPDC3とをワイヤWAで接続しているが、このワイヤWAが金属板MP1の開口部OPを通過するようにしている。半導体装置SM1cを製造する際には、ワイヤボンディング工程の前に、半導体チップCPHcおよびダイパッドDP3に対する金属板MP1の接合と半導体チップCPLおよびリード配線LBに対する金属板MP2の接合とを行うが、その際、半導体チップCPHcのパッドPDHS4が平面視で金属板MP1の開口部OPから露出するように、金属板MP1を半導体チップCPHcのパッドPDHS1a,PDHS1bに接合する。その後、ワイヤボンディング工程を行うが、その際、金属板MP1の開口部OPから露出する半導体チップCPHcのパッドPDHS4と、半導体チップCPCのパッドPDC3とを、ワイヤWAで接続する。すなわち、金属板MP1の開口部OPから露出する半導体チップCPHcのパッドPDHS4にワイヤWAの一端を接続し、半導体チップCPCのパッドPDC3にワイヤWAの他端を接続する。このように、半導体チップCPHcのパッドPDHS4に一端が接続されたワイヤWAは、金属板MP1に設けられた開口部OPを通って、他端が半導体チップCPCのパッドPDC3に接続される。半導体チップCPHcの他の構成および半導体装置SM1cの他の構成は、上記第2の変形例の半導体チップCPHbおよび半導体装置SM1bと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。従って、半導体装置SM1cにおいても、半導体チップCPHbのパッドPDHS3cは、ワイヤWA単数または複数を通じて、半導体チップCPCの主面のパッドPDC2bと電気的に接続され、また、半導体チップCPCのパッドPDC2aは、ワイヤWA単数または複数を通じて、金属板MP1と電気的に接続されている。第3の変形例の半導体装置SM1cにおいては、上記第2の変形例の半導体装置SM1bとほぼ同様の効果を得ることができる。更に、第3の変形例の半導体装置SM1cにおいては、半導体チップCPHcの主面の中央付近に配置したことで、熱ストレスによって上記接着層SD1にクラックが発生したとしても、センスMOS領域RG2の下方にそのクラックが延在しにくくなるため、このクラックによってセンスMOSQS1に流れる電流が影響を受けにくくなる。このため、このクラックに起因してセンスMOSQS1によるパワーMOSQH1に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、半導体チップCPHcの主面の中央付近に配置したセンスMOS領域RG2と平面視で重なる位置にパッドPDHS4を配置したことで、センスMOS領域RG2とパッドPDHS4とを繋ぐソース配線10S2の面積を縮小できるため、メインMOS領域RG1の面積を確保しやすくなる。そして、このような半導体チップCPHcを使用した場合でも、パッドPDHS4へのワイヤWAの接続に金属板MP1が邪魔になることなく、半導体装置SM1cを製造することができ、また、パッドPDHS4に接続したワイヤWAが金属板MP1に接触するのを的確に防止できるため、半導体装置SM1cの信頼性を、より向上することができる。第2の変形例の半導体装置SM1bと第3の変形例の半導体装置SM1cでは、半導体チップCPCのパッドPDC2aを、ワイヤWAで金属板MP1に接続していたが、半導体チップCPCのパッドPDC2aを、ワイヤWAでダイパッドDP3に接続する変形例について説明する。<第4の変形例について>本実施の形態の第4の変形例について説明する。以下では、第4の変形例の半導体装置SM1を、半導体装置SM1dと称することとする。また、第4の変形例の半導体装置SM1すなわち半導体装置SM1dで用いられる半導体チップCPHは、上記第2の変形例の半導体装置SM1bで用いられる上記半導体チップCPHbと同じであるので、ここでも半導体チップCPHbと称することとする。図60は、第4の変形例の半導体装置半導体パッケージSM1dを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1、図29、図39および図49に対応するものである。図61および図62は、第4の変形例の半導体装置SM1dの平面透視図であり、図63~図66は、半導体装置SM1dの断面図側面断面図である。図61は、上記図2に対応するものであり、半導体装置SM1dを上面側から見て、封止部MRを透視した平面図上面図が示されている。図62は、上記図3に対応するものであり、図61において、更に金属板MP1,MP2およびボンディングワイヤWAを外した透視した状態の半導体装置SM1dの平面透視図である。図62において、更に半導体チップCPC,CPHb,CPLを外した透視した状態の平面透視図は、上記図4と同様である。また、図63は、上記図5に対応するものであり、図61のA-A線の断面図にほぼ対応している。図64は、上記図6に対応するものであり、図61のB-B線の断面図にほぼ対応している。図65は、図61のC8-C8線の断面図にほぼ対応し、図66は、図61のC9-C9線の断面図にほぼ対応している。第4の変形例の半導体装置SM1dは、上記第2の変形例の半導体装置SM1bの更なる変形例であるため、上記第2の変形例の半導体装置SM1bとの共通点ついては、基本的にはその説明を省略し、第4の変形例の半導体装置SM1dが、第2の変形例の半導体装置SM1bと相違している点について、以下に説明する。上記第2の変形例の半導体装置SM1bでは、半導体チップCPCの主面のパッドPDC2aは、ワイヤWA単数または複数を通じて、金属板MP1と電気的に接続されていた。それに対して、第4の変形例の半導体装置SM1dでは、図61および図66にも示されるように、半導体チップCPCの主面のパッドPDC2aは、ワイヤWA単数または複数を通じて、ダイパッドDP3と電気的に接続されている。すなわち、ワイヤWAの一端は、半導体チップCPCのパッドPDC2aに接合され、そのワイヤWAの他端は、ダイパッドDP3の上面に接合されている。具体的には、ダイパッドDP3は、ワイヤWAを介して半導体チップCPCのパッドPDC2aに電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記アンプ回路AMP1に電気的に接続されている上記図39参照。なお、ダイパッドDP3の上面において、ワイヤWAが接触接続される領域に、銀Agなどからなるメッキ層図示せずを形成することもできる。これにより、ワイヤWAをダイパッドDP3に、より的確に接続することができる。金属板MP1は、導電性の接着層SD3を介してダイパッドDP3に電気的に接続され、ダイパッドDP3はワイヤWAを介して半導体チップCPCのパッドPDC2aに接続されている。このため、金属板MP1は、接着層SD3金属板MP1とダイパッドDP3とを接合する接着層SD3、ダイパッドDP3、ワイヤWA、パッドPDC2aおよび半導体チップCPCの内部配線パッドPDC2bとドライバ回路DR1とを接続する内部配線とは異なる内部配線を通じてアンプ回路AMP1に電気的に接続されている。また、半導体チップCPHbのパッドPDHS3cはワイヤWAを介してパッドPDC2bに接続されているため、半導体チップCPHbのパッドPDHS3cは、ワイヤWA、パッドPDC2bおよび半導体チップCPCの内部配線パッドPDC2aとアンプ回路AMP1とを接続する内部配線とは異なる内部配線を通じてドライバ回路DR1に電気的に接続されている。半導体装置SM1dの他の構成は、上記第2の変形例の半導体装置SM1bと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。第4の変形例の半導体装置SM1dでは、金属板MP1とダイパッドDP3とを導電性の接着層SD3で接続し、このダイパッドDP3と半導体チップCPCのパッドPDC2bとをワイヤWAを介して接続することで、金属板MP1を、接着層SD3、ワイヤWA、パッドPDC2bおよび半導体チップCPCの内部配線を通じてドライバ回路DR1に電気的に接続している。半導体チップCPHbのパッドPDHS1a,PDHS1bと金属板MP1との接合部から、半導体チップCPCのパッドPDC2aまでの抵抗は、金属板MP1、接着層SD3、ダイパッドおよびワイヤWAの抵抗でほぼ規定される。しかしながら、金属板MP1の厚みは上記導電体膜10の厚みよりも十分に厚く、金属板MP1の抵抗は、ソース配線10S1で発生する拡がり抵抗上記抵抗成分RV1よりも小さい。このため、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHbにおける金属板MP1の接合位置がばらついても、半導体チップCPHbのパッドPDHS1a,PDHS1bと金属板MP1との接合部から、半導体チップCPCのパッドPDC2aまでの抵抗は、ほとんど変動せずばらつかずに、ほぼ一定とすることができる。このため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、金属板MP1の位置ずれすなわち半導体チップCPHbにおける金属板MP1の接合位置のばらつきによって変動するのを、抑制または防止することができる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができ、半導体装置SM1bの信頼性を向上させることができる。また、第4の変形例の半導体装置SM1dでは、パワーMOSQH1をオフするときの電流経路は、パッドPDC2b、ワイヤWAパッドPDC2b,PDHS3b間を接続するワイヤWAおよびパッドPDHS3bを通る経路である。すなわち、パワーMOSQH1をオフしたときにドライバ回路DR1からパワーMOSQH1のソースに流れる電流は、パッドPDC2b、ワイヤWAパッドPDC2b,PDHS3b間を接続するワイヤWA、およびパッドPDHS3bを経由する経路で流れ、パッドPDC2a、ワイヤWAパッドPDC2aとダイパッドDP3間を接続するワイヤWA、ダイパッドDP3および金属板MP1を経由する経路では流れない。このため、パワーMOSQH1をオフするときの電流経路の配線抵抗抵抗成分を低減することができるため、パワーMOSQH1をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置SM1bの性能を向上させることができる。また、金属板MP1と半導体チップCPCのパッドPDC2aを接続するワイヤWAの高さループ高さ、最頂部の高さに比べると、ダイパッドDP3と半導体チップCPCのパッドPDC2aを接続するワイヤWAの高さループ高さ、最頂部の高さの方が低くすることができる。このため、第4の変形例の半導体装置SM1dでは、半導体チップCPCのパッドPDC2aがワイヤWAで接続される対象を、金属板MP1ではなくダイパッドDP3にしているため、半導体チップCPCのパッドPDC2aに接続するワイヤWAの高さを低くすることができ、半導体装置SM1dの厚みを薄くすることが可能となる。このため、薄型化という観点では、上記第2の変形例の半導体装置SM1bよりも、第4の変形例の半導体装置SM1dの方が有利である。一方、上記第2の変形例の場合は、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHbにおける金属板MP1の接合位置がばらついても、金属板MP1から半導体チップCPCのパッドPDC2aまでの抵抗は、ワイヤWAの抵抗でほぼ規定されるのに対し、第4の変形例では、半導体チップCPCのパッドPDC2aまでの抵抗は、金属板MP1、接着層SD3、ダイパッドおよびワイヤWAの抵抗でほぼ規定される。このように、第4の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第2の変形例の場合は、第4の変形例に比べて、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、金属板MP1の位置ずれすなわち半導体チップCPHbにおける金属板MP1の接合位置のばらつきによって変動するのを、より抑制または防止することができる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度をより向上することができ、半導体装置SM1bの信頼性をより向上させることができるという利点を有している。また、上記第1の変形例の場合も同様に、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHaにおける金属板MP1の接合位置がばらついても、金属板MP1から半導体チップCPCのパッドPDC2aまでの抵抗は、ワイヤWAの抵抗でほぼ規定されるのに対し、第4の変形例では、半導体チップCPCのパッドPDC2aまでの抵抗は、金属板MP1、接着層SD3、ダイパッドおよびワイヤWAの抵抗でほぼ規定される。このように、第4の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第1の変形例の場合は、第4の変形例に比べて、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が、金属板MP1の位置ずれすなわち半導体チップCPHaにおける金属板MP1の接合位置のばらつきによって変動するのを、より抑制または防止することができる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度をより向上することができ、半導体装置SM1bの信頼性をより向上させることができるという利点を有している。次に、半導体チップCPCを半導体装置半導体パッケージの外部に配置した場合の変形例について説明する。<第5の変形例について>本実施の形態の第5の変形例について説明する。以下では、第5の変形例の半導体装置SM1を、半導体装置SM1eと称することとする。図67は、第5の変形例の半導体装置半導体パッケージSM1eを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1や上記図29に対応するものである。図68は、第5の変形例の半導体装置SM1eの平面透視図であり、図69および図70は、半導体装置SM1eの断面図側面断面図である。図68は、上記図2に対応するものであり、半導体装置SM1eを上面側から見て、封止部MRを透視した平面図上面図が示されている。また、図69は、図68のE1-E1線の断面図にほぼ対応し、図70は、図68のE2-E2線の断面図にほぼ対応している。第5の変形例の半導体装置SM1eは、上記第1の変形例の半導体装置SM1aの更なる変形例である。図67~図70の半導体装置SM1eが上記第1の変形例の半導体装置SM1aと相違しているのは、半導体装置SM1eが、半導体チップCPCと半導体チップCPCを搭載するダイパッドDP1とを有していないことである。図68~図70の半導体装置SM1eでは、半導体チップCPCを有していないことに対応して、半導体チップCPHaのゲート用のパッドPDHGは、ワイヤWA単数または複数を通じてリードLD5aに電気的に接続され、半導体チップCPHaのソース用のパッドPDHS3aは、ワイヤWA単数または複数を通じてリードLD5bに電気的に接続されている。また、半導体チップCPHaのソース用のパッドPDHS4は、ワイヤWA単数または複数を通じてリードLD5cに電気的に接続され、半導体チップCPLのゲート用のパッドPDLGは、ワイヤWA単数または複数を通じてリードLD5dに電気的に接続されている。リードLD5a,LD5b,LD5c,LD5dは、複数のリードLDのうち、ダイパッドDP2,DP3に連結されていないリードであり、かつ、リードLD5a,LD5b,LD5c,LD5d同士も互いに連結されていない。また、図68~図70の半導体装置SM1eにおいて、半導体チップCPHaの代わりに上記半導体チップCPHを用いることもでき、この場合、図68~図70において、パッドPDHS3aが上記パッドPDHS3となり、半導体チップCPHのソース用のパッドPDHS3は、ワイヤWA単数または複数を通じてリードLD5bに電気的に接続される。また、図68~図70の半導体装置SM1eでは、上記第1変形例の半導体チップCPHaに相当するものまたは上記半導体チップCPHに相当するものを用いているが、上記パッドPDHS2,PDHS3bは設けていない。これは、上記パッドPDHS2,PDHS3bの代わりに、ダイパッドDP3に接続されているリードLD2を利用できるためである。また、図68~図70では、半導体チップCPLに上記パッドPDLS3,PDLS4は形成していない。半導体チップCPLに上記パッドPDLS3を設けた場合には、このパッドPDLS3は、接着層SD2を介して金属板MP2の第1部分MP2aに接合される。半導体装置SM1eの他の構成は、上記第1変形例の半導体装置SM1aと基本的には類似しているので、ここではその説明は省略する。半導体チップCPCは、半導体装置SM1eには内蔵されておらず、半導体チップCPCをパッケージ化した半導体装置SMCPCが、例えば上記配線基板21に半導体装置SM1eとともに実装される。この上記配線基板21に実装された半導体装置SMCPC半導体チップCPCと半導体装置SM1eのリードLDとは上記配線基板21の配線を通じて電気的に接続され、上記図67の回路図のような構成が得られる。具体的には、パワーMOSQH1およびセンスMOSQS1のゲートゲート用のパッドPDHGに電気的に接続されたリードLD5aが、半導体装置SMCPC半導体チップCPCのドライバ回路DR1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS3aに電気的に接続されたリードLD5bが、半導体装置SMCPC半導体チップCPCのアンプ回路AMP1に接続され、センスMOSQS1のソースソース用のパッドPDHS4に電気的に接続されたリードLD5cが、半導体チップCPCのアンプ回路AMP1に接続される。また、パワーMOSQL1のゲートゲート用のパッドPDLGに電気的に接続されたリードLD5dが、半導体装置SMCPC半導体チップCPCのドライバ回路DR1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS1a,PDHS1bに電気的に接続されたリードLD2が、半導体装置SMCPC半導体チップCPCのドライバ回路DR1、コイルL1、およびコンデンサCBTに接続される。また、パワーMOSQH1およびセンスMOSQS1のドレインドレイン用の裏面電極BE1に電気的に接続されたリードLD1が、高電位側の電位電源電位VINに接続される。また、パワーMOSQL1のソースソース用のパッドPDLS1,PDLS2に電気的に接続されたリードLD3が、グランド電位接地電位に接続される。このため、半導体装置SM1eに内蔵された半導体チップCPHa,CPLに形成されたパワーMOSQH1,QL1およびセンスMOSQS1は、半導体装置SM1eの外部の半導体チップCPCあるいはその半導体チップCPCをパッケージ化した半導体装置SMCPCによって制御される。半導体装置SM1eにおいても、上記半導体装置SM1,SM1aと同様に、半導体チップCPHaCPH内の上記ソース配線10S3を用いたことにより、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHaにおける金属板MP1の接合位置がばらついても、金属板MP1からパッドPDHS3aまでの抵抗は変動せずばらつかず、ほぼ一定とすることができる。このため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動するのを、抑制または防止することができる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができ、半導体装置SM1eまたは半導体装置SM1eを用いた電子装置の信頼性を向上させることができる。また、図67の回路図のように、半導体チップCPHaのパッドPDHS3aとワイヤWAで接続したリードLD5bを、半導体装置SM1eの外部の半導体チップCPC内のアンプ回路AMP1に半導体装置SM1eの外部の配線を通じて接続電気的に接続するが、ドライバ回路DR1には接続しないようにすることが好ましい。これにより、パワーMOSQH1をオフするときの電流経路は、上記ソース配線10S1を通るが、上記ソース配線10S3は通らなくすることができる。上述のように、上記ソース配線10S3は上記ソース配線10S1に比べて高抵抗であるが、この高抵抗のソース配線10S3がパワーMOSQH1をオフするときの電流経路とならないことで、パワーMOSQH1をオフするときの電流経路の配線抵抗抵抗成分を低減することができる。このため、パワーMOSQH1をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。次に、半導体チップCPC,CPLを半導体装置半導体パッケージの外部に配置した場合の変形例について説明する。<第6の変形例について>本実施の形態の第6の変形例について説明する。以下では、第6の変形例の半導体装置SM1を、半導体装置SM1fと称することとする。図71は、第6の変形例の半導体装置半導体パッケージSM1fを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1や上記図29に対応するものである。図72は、第6の変形例の半導体装置SM1fの平面透視図であり、図73および図74は、半導体装置SM1fの断面図側面断面図である。図72は、上記図2に対応するものであり、半導体装置SM1fを上面側から見て、封止部MRを透視した平面図上面図が示されている。また、図73は、図72のE3-E3線の断面図にほぼ対応し、図74は、図72のE4-E4線の断面図にほぼ対応している。第6の変形例の半導体装置SM1fは、上記第5の変形例の半導体装置SM1eの更なる変形例である。図71~図74の半導体装置SM1fが上記第5の変形例の半導体装置SM1eと相違しているのは、半導体装置SM1fが、更に、半導体チップCPLと半導体チップCPLを搭載するダイパッドDP3と金属板MP2とを有していないことである。図72~図74の半導体装置SM1fでは、半導体チップCPLおよびダイパッドDP3を有していないことに対応して、半導体チップCPHaのソース用のパッドPDHS1a,PDHS1bは、金属板MP1を介してリード配線LBに電気的に接続されている。すなわち、金属板MP1の上記第1部分MP1aは、接着層SD2を介して半導体チップCPHaのソース用のパッドPDHS1a,PDHS1bと接合されて電気的に接続され、金属板MP1の上記第2部分MP1bは、接着層SD3を介してリード配線LBの上面と接合されて電気的に接続されている。また、上記図68~図70の半導体装置SM1eと同様、図72~図74の半導体装置SM1fにおいても、半導体チップCPHaの代わりに上記半導体チップCPHを用いることもでき、この場合、図72~図74において、パッドPDHS3aが上記パッドPDHS3となり、半導体チップCPHのソース用のパッドPDHS3は、ワイヤWA単数または複数を通じてリードLD5bに電気的に接続される。図72~図74の半導体装置SM1fの他の構成は、上記図68~図70の半導体装置SM1eと基本的には類似しているので、ここではその説明は省略する。半導体チップCPC,CPLは、半導体装置SM1fには内蔵されておらず、半導体チップCPCをパッケージ化した半導体装置SMCPCと半導体チップCPLをパッケージ化した半導体装置SMCPLとが、例えば上記配線基板21に半導体装置SM1fとともに実装される。この上記配線基板21に実装された半導体装置SMCPC,SMCPLと半導体装置SM1fのリードLDとは上記配線基板21の配線を通じで電気的に接続され、上記図71の回路図のような構成が得られる。具体的には、パワーMOSQH1およびセンスMOSQS1のゲートゲート用のパッドPDHGに電気的に接続されたリードLD5aが、半導体装置SMCPC半導体チップCPCのドライバ回路DR1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS3aに電気的に接続されたリードLD5bが、半導体装置SMCPC半導体チップCPCのアンプ回路AMP1に接続され、センスMOSQS1のソースソース用のパッドPDHS4に電気的に接続されたリードLD5cが、半導体チップCPCのアンプ回路AMP1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS1a,PDHS1bに電気的に接続されたリードLD3が、半導体装置SMCPL半導体チップCPLのパワーMOSQL1、半導体装置SMCPC半導体チップCPCのドライバ回路DR1、コイルL1、およびコンデンサCBTに接続される。また、パワーMOSQH1およびセンスMOSQS1のドレインドレイン用の裏面電極BE1に電気的に接続されたリードLD1が、高電位側の電位電源電位VINに接続される。このため、半導体装置SM1fに内蔵された半導体チップCPHaに形成されたパワーMOSQH1およびセンスMOSQS1と、半導体装置SM1fの外部半導体装置SMCPL内の半導体チップCPLに設けられたパワーMOSQL1とは、半導体装置SM1fの外部の半導体チップCPCあるいは半導体チップCPCをパッケージ化した半導体装置SMCPCによって制御される。半導体装置SM1fにおいても、上記半導体装置SM1,SM1a,SM1eと同様に、半導体チップCPHaCPH内の上記ソース配線10S3を用いたことにより、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHaにおける金属板MP1の接合位置がばらついても、金属板MP1からパッドPDHS3aまでの抵抗は変動せずばらつかず、ほぼ一定とすることができる。このため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができ、半導体装置SM1fまたは半導体装置SM1fを用いた電子装置の信頼性を向上させることができる。また、図71の回路図のように、半導体チップCPHaのパッドPDHS3aとワイヤWAで接続したリードLD5bを、半導体装置SM1fの外部の半導体チップCPC内のアンプ回路AMP1に半導体装置SM1fの外部の配線を通じて接続電気的に接続するが、ドライバ回路DR1には接続しないようにすることが好ましい。これにより、パワーMOSQH1をオフするときの電流経路は、上記ソース配線10S1を通るが、上記ソース配線10S3は通らなくすることができる。上述のように、上記ソース配線10S3は上記ソース配線10S1に比べて高抵抗であるが、この高抵抗のソース配線10S3がパワーMOSQH1をオフするときの電流経路とならないことで、パワーMOSQH1をオフするときの電流経路の配線抵抗抵抗成分を低減することができる。このため、パワーMOSQH1をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。次に、上記図49~図56の第3の変形例の半導体装置SM1cの半導体チップCPCを半導体装置SM1cの外部に配置した場合の変形例について説明する。<第7の変形例について>本実施の形態の第7の変形例について説明する。以下では、第7の変形例の半導体装置SM1を、半導体装置SM1gと称することとする。図75は、第7の変形例の半導体装置半導体パッケージSM1gを用いた電子装置の一例ここでは非絶縁型DC-DCコンバータを示す回路図であり、上記図1や上記図49に対応するものである。図76は、第7の変形例の半導体装置SM1gの平面透視図であり、図77~図79は、半導体装置SM1gの断面図側面断面図である。図76は、上記図2に対応するものであり、半導体装置SM1gを上面側から見て、封止部MRを透視した平面図上面図が示されている。また、図77は、図76のE5-E5線の断面図にほぼ対応し、図78は、図76のE6-E6線の断面図にほぼ対応し、図79は、図76のE7-E7線の断面図にほぼ対応している。第7の変形例の半導体装置SM1gは、上記第3の変形例の半導体装置SM1cの更なる変形例である。図75~図79の半導体装置SM1gが上記第3の変形例の半導体装置SM1cと相違しているのは、半導体装置SM1gが、半導体チップCPC,CPLと半導体チップCPC,CPLを搭載するダイパッドDP1,DP3とを有していないことである。図76~図79の半導体装置SM1gでは、半導体チップCPC,CPLおよびダイパッドDP1,DP3を有していないことに対応して、半導体チップCPHcのゲート用のパッドPDHGは、ワイヤWA単数または複数を通じてリードLD5aに電気的に接続され、半導体チップCPHaのソース用のパッドPDHS1a,PDHS1bは、金属板MP1を介してリード配線LBリードLD3に電気的に接続されている。すなわち、金属板MP1の上記第1部分MP1aは、接着層SD2を介して半導体チップCPHaのソース用のパッドPDHS1a,PDHS1bと接合されて電気的に接続され、金属板MP1の上記第2部分MP1bは、接着層SD3を介してリード配線LBの上面と接合されて電気的に接続されている。また、上記第3の変形例の半導体装置SM1cでは、上記半導体チップCPCのパッドPDC2aと金属板MP1とが、ワイヤWAを通じて電気的に接続されていたが、図76~図79の半導体装置SM1gでは、半導体チップCPCを有していないことに対応して、図76および図78からも分かるように、リードLD5bと金属板MP1とが、ワイヤWA単数または複数を通じて電気的に接続されている。すなわち、ワイヤWAの一端は、リードLD5bの上面に接合され、そのワイヤWAの他端は、金属板MP1の第1部分MP1aの上面に接合されている。また、半導体装置SM1cでは、半導体チップCPCのパッドPDC3と半導体チップCPHcのパッドPDHS4が、金属板MP1の開口部OPを通るワイヤWを介して電気的に接続されていたが、図76~図79の半導体装置SM1gでは、半導体チップCPCを有さないことに対応して、リードLD5cと半導体チップCPHcのパッドPDHS4が、金属板MP1の開口部OPを通過するワイヤWを介して電気的に接続されている。すなわち、ワイヤWAの一端は、金属板MP1の開口部OPから露出する半導体チップCPHcのパッドPDHS4に接合され、そのワイヤWAの他端は、リードLD5bの上面に接合され、このワイヤWAが、金属板MP1に設けられた開口部OPを通過している。半導体装置SM1gでも、上記半導体装置SM1cと同様、図76や図79からも分かるように、金属板MP1に開口部孔、貫通孔OPが形成されており、この開口部OPは、半導体チップCPHcのパッドPDHS4を露出させる位置および形状に形成されている。そして、半導体チップCPHcのパッドPDHS4と半導体チップCPCのパッドPDC3とをワイヤWAで接続しているが、このワイヤWAが金属板MP1の開口部OPを通過するようにしている。また、図76~図79の半導体装置SM1gでは、上記第3変形例の半導体チップCPHcに相当するものを用いているが、上記パッドPDHS2,PDHS3cは設けていない。これは、上記パッドPDHS2,PDHS3cの代わりに、リードLD3このリードLD3は金属板MP1を介して半導体チップCPHaのパッドPDHS1a,PDHS1bに電気的に接続されているを利用できるためである。半導体装置SM1gの他の構成は、上記第3変形例の半導体装置SM1cと基本的には類似しているので、ここではその説明は省略する。半導体チップCPC,CPLは、半導体装置SM1gには内蔵されておらず、半導体チップCPCをパッケージ化した半導体装置SMCPCと半導体チップCPLをパッケージ化した半導体装置SMCPLとが、例えば上記配線基板21に半導体装置SM1gとともに実装される。この上記配線基板21に実装された半導体装置SMCPC,SMCPLと半導体装置SM1gのリードLDとは上記配線基板21の配線を通じで電気的に接続され、上記図75の回路図のような構成が得られる。具体的には、パワーMOSQH1およびセンスMOSQS1のゲートゲート用のパッドPDHGに電気的に接続されたリードLD5aが、半導体装置SMCPC半導体チップCPCのドライバ回路DR1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS1a,PDHS1bに接合された金属板MP1に電気的に接続されたリードLD5bが、半導体装置SMCPC半導体チップCPCのアンプ回路AMP1に接続され、センスMOSQS1のソースソース用のパッドPDHS4に電気的に接続されたリードLD5cが、半導体チップCPCのアンプ回路AMP1に接続される。また、パワーMOSQH1のソースソース用のパッドPDHS1a,PDHS1bに電気的に接続されたリードLD3が、半導体装置SMCPL半導体チップCPLのパワーMOSQL1、半導体装置SMCPC半導体チップCPCのドライバ回路DR1、コイルL1、およびコンデンサCBTに接続される。また、パワーMOSQH1およびセンスMOSQS1のドレインドレイン用の裏面電極BE1に電気的に接続されたリードLD1が、高電位側の電位電源電位VINに接続される。このため、半導体装置SM1gに内蔵された半導体チップCPHcに形成されたパワーMOSQH1およびセンスMOSQS1と、半導体装置SM1gの外部半導体装置SMCPL内の半導体チップCPLに設けられたパワーMOSQL1とは、半導体装置SM1gの外部の半導体チップCPCあるいは半導体チップCPCをパッケージ化した半導体装置SMCPCによって制御される。半導体装置SM1gにおいても、アンプ回路AMP1に接続されるリードLD5b上記半導体装置SM1cではパッドPDC2aに相当を、ワイヤWAで金属板MP1に接続したことにより、金属板MP1の位置ずれが生じてもすなわち半導体チップCPHcにおける金属板MP1の接合位置がばらついても、金属板MP1からリードLD5bまでの抵抗は変動せずばらつかず、ほぼ一定とすることができる。このため、パワーMOSQH1に流れる電流とセンスMOSQS1に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスMOSQS1によるパワーMOSQH1に流れる電流の検知精度を向上することができ、半導体装置SM1gまたは半導体装置SM1gを用いた電子装置の信頼性を向上させることができる。また、図76~図79の半導体装置SM1gは、上記第3の変形例の半導体装置SM1cをベースにしたが、上記第2の変形例の半導体装置SM1bをベースとすることもでき、この場合、半導体チップCPHcの代わりに半導体チップCPHbをベースとするため、パッドPDHS4は、上記開口部OPを通過しないワイヤWAによってリードLD5cに接続されることになる。実施の形態2上記実施の形態1では、半導体チップCPH,CPLの表面側にソース用のパッドとゲート用のパッドとが形成され、裏面側にドレイン用の裏面電極が形成されていたが、半導体チップCPH,CPLにおいてトレンチ型ゲート型MOSFETの代わりにLDMOSFETを形成することで、表面側のソース用のパッドをドレイン用のパッドに換え、ドレイン用の裏面電極をソース用の裏面電極に換えることもできる。本実施の形態では、この場合について説明する。すなわち、上記実施の形態1では、半導体チップCPH,CPLは、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSQH1,QL1およびセンスMOSQS1は、それぞれ、トレンチゲート型MISFETによって形成されていた。それに対して、本実施の形態では、半導体チップCPH,CPLは、LDMOSFETが形成された半導体チップであり、上記パワーMOSQH1,QL1およびセンスMOSQS1は、それぞれ、LDMOSFETLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistor、横方向拡散MOSFETによって形成されている。そして、半導体チップCPHの上記パッドPDHGは、上記実施の形態1ではパワーMOSQH1およびセンスMOSQS1のゲート用のパッドであったが、本実施の形態でも、パワーMOSQH1およびセンスMOSQS1のゲート用のパッドである。しかしながら、半導体チップCPHの上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3,PDHS3a,PDHS3b,PDHS3cは、上記実施の形態1ではパワーMOSQH1のソース用のパッドであったが、本実施の形態では、パワーMOSQH1のドレイン用のパッドである。また、半導体チップCPHの上記パッドPDHS4は、上記実施の形態1ではセンスMOSQS1のソース用のパッドであったが、本実施の形態では、センスMOSQS1のドレイン用のパッドである。また、半導体チップCPHの上記裏面電極BE1は、上記実施の形態1ではパワーMOSQH1およびセンスMOSQS1のドレイン用の裏面電極であったが、本実施の形態では、パワーMOSQH1およびセンスMOSQS1のソース用の裏面電極である。また、半導体チップCPLの上記パッドPDLGは、上記実施の形態1ではパワーMOSQL1のゲート用のパッドであったが、本実施の形態でも、パワーMOSQL1のゲート用のパッドである。しかしながら、半導体チップCPLの上記パッドPDLS1,PDLS2,PDLS3,PDLS4は、上記実施の形態1ではパワーMOSQL1のソース用のパッドであったが、本実施の形態では、パワーMOSQL1のドレイン用のパッドである。また、半導体チップCPLの上記裏面電極BE2は、上記実施の形態1ではパワーMOSQLのドレイン用の裏面電極であったが、本実施の形態では、パワーMOSQL1のソース用の裏面電極である。このような構成本実施の形態の半導体チップCPH,CPLの場合にも、上記実施の形態1上記各変形例を含むの主な特徴を適用することができる。なお、トレンチ型ゲート型MOSFETの代わりにLDMOSFETが形成された場合の半導体チップCPHaの構成を、図80~図84を参照して説明する。なお、ここでは、上記実施の形態1の第1の変形例で用いた半導体チップCPHaのチップレイアウトに本実施の形態を適用した場合について説明するが、上記実施の形態1の他の半導体チップCPH,CPHa,CPHb,CPHcのチップレイアウトについても、同様に適用できる。図80および図81は、トレンチ型ゲート型MOSFETの代わりにLDMOSFETが形成された場合の半導体チップCPHaの要部断面図であり、図80にはメインMOS領域RG1の要部断面図が示され、図82にはセンスMOS領域RG2の要部断面図が示されている。また、図82~図84は、本実施の形態の半導体チップCPHaのチップレイアウトを示す平面図であり、図82が上記図36に対応し、図83が上記図37に対応し、図84が上記図38に対応している。なお、図82~図84のチップレイアウトは、上記第1の実施の形態の第1変形例図36~図38のチップレイアウトに本実施の形態を適用した場合に対応している。また、以下では、半導体チップCPHaの構成について図80~図84を参照して説明するが、半導体チップCPLの構成についても、センスMOS領域RG2が無いこと以外は基本的には同様の説明を適用することができる。上記パワーMOSQH1は、半導体チップCPHaを構成する半導体基板以下、単に基板という31の主面に形成されている。図80および図81に示されるように、基板31は、p型単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ31aと、基板本体31aの主面上に形成された、例えばp-型単結晶シリコンからなるエピタキシャル層半導体層31bと、を有している。このため、基板31は、いわゆるエピタキシャルウエハである。このエピタキシャル層31bには、絶縁体からなる素子分離領域ここでは図示せずが形成されている。素子分離領域は、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成されている。素子分離領域により、半導体基板31の主面エピタキシャル層31bの主面にメインMOS領域RG1用の活性領域とセンスMOS領域RG2用の活性領域とが規定形成され、メインMOS領域RG1用の活性領域にLDMOSFETのセル単位LDMOSFET素子が複数形成され、センスMOS領域RG2用の活性領域にLDMOSFETのセル単位LDMOSFET素子が複数形成されている。上記パワーMOSQH1用は、メインMOS領域RG1の活性領域に設けられたこれら複数の単位LDMOSFETセルが並列に接続されることで形成され、上記センスMOSQS1は、センスMOS領域RG2の活性領域に設けられたこれら複数の単位LDMOSFETセルが並列に接続されることで形成されている。エピタキシャル層31bの主面の一部には、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するp型ウエル33が形成されている。p型ウエル33の表面には、酸化シリコンなどからなるゲート絶縁膜34を介してLDMOSFETのゲート電極35が形成されている。ゲート電極35は、例えばn型の多結晶シリコン膜の単体膜あるいはn型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極35の側壁には、酸化シリコンなどからなるサイドウォールスペーサ側壁絶縁膜36が形成されている。エピタキシャル層31bの内部のチャネル形成領域ゲート電極35の直下の領域を挟んで互いに離間する領域には、LDMOSFETのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第1のn-型ドレイン領域37と、第1のn-型ドレイン領域に接し、チャネル形成領域から離間して形成された第2のn-型ドレイン領域38と、第2のn-型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたn型ドレイン領域ドレイン高濃度領域、高濃度n型ドレイン領域39とからなる。これら第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39のうち、ゲート電極35に最も近い第1のn-型ドレイン領域37は不純物濃度が最も低く、ゲート電極35から最も離間したn型ドレイン領域39は不純物濃度が最も高い。また、第2のn-型ドレイン領域38の接合深さは、第1のn-型ドレイン領域37の接合深さとほぼ同じであるが、n型ドレイン領域39は、第2のn-型ドレイン領域38および第1のn-型ドレイン領域37に比べて浅く形成されている。第1のn-型ドレイン領域第1の低濃度n型ドレイン領域、第1のn型LDD領域37は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、第2のn-型ドレイン領域第2の低濃度n型ドレイン領域、第2のn型LDD領域38は、ゲート電極35のドレイン側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、ゲート電極35から離間して形成される。LDMOSFETのソースは、チャネル形成領域に接するn-型ソース領域40と、n-型ソース領域40に接し、チャネル形成領域から離間して形成され、n-型ソース領域40よりも不純物濃度が高いn型ソース領域41とからなる。n-型ソース領域40は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、n-型ソース領域40の下部に、p型ハロー領域図示せずを形成することもでき、このp型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。n型ソース領域41は、ゲート電極35のソース側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されているため、n型ソース領域41は、n-型ソース領域40に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、チャネル形成領域から離間して形成されている。n型ソース領域41の底部の位置は、n-型ソース領域40の底部の位置よりも深い。このように、ゲート電極35とn型ドレイン領域39との間に介在する低濃度n型ドレイン領域n型LDD領域を二重構造とし、ゲート電極35に最も近い第1のn-型ドレイン領域37の不純物濃度を相対的に低く、ゲート電極35から離間した第2のn-型ドレイン領域38の不純物濃度を相対的に高くしている。これにより、ゲート電極35とドレインとの間に空乏層が広がるようになる結果、ゲート電極35とその近傍の第1のn-型ドレイン領域37との間に形成される帰還容量Cgdは小さくなる。また、第2のn-型ドレイン領域38の不純物濃度が高いことから、オン抵抗Ronも小さくなる。第2のn-型ドレイン領域38は、ゲート電極35から離間した位置に形成されているために、帰還容量Cgdに及ぼす影響は僅かである。このため、オン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。なお、本願において、MOSFETまたはLDMOSFETというときは、ゲート絶縁膜に酸化膜酸化シリコン膜を用いたMISFETだけでなく、酸化膜酸化シリコン膜以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。ここで、LDMOSFETは、MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタ素子であるが、次のような特徴第1~第3の特徴を有するMISFET素子である。第1の特徴として、LDMOSFETは、短いチャネル長で高電圧動作を可能とするために、ゲート電極35のドレイン側にLDDLightlydopeddrain領域が形成されている。すなわち、LDMOSFETのドレインは、高不純物濃度のn型領域ここではn型ドレイン領域39と、それよりも低不純物濃度のLDD領域ここでは第1のn-型ドレイン領域37および第2のn-型ドレイン領域38とから構成され、n型領域n型ドレイン領域39はLDD領域を介してゲート電極35またはゲート電極35の下のチャネル形成領域から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量不純物濃度、およびゲート電極35の端部とn型ドレイン領域ドレイン高濃度領域39との間の平面エピタキシャル層31bの主面に沿った距離は、LDMOSFETのブレークダウン電圧が最大値となるように最適化しなければならない。第2の特徴として、LDMOSFETは、ソース側のソース形成領域n-型ソース領域40およびn型ソース領域41とチャネル形成領域とに、パンチスルーストッパ用のp型ウエルp型ベース領域33が形成されている。LDMOSFETのドレイン側ドレイン形成領域では、このp型ウエル33は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。第3の特徴として、LDMOSFETは、ソースここではn-型ソース領域40およびn型ソース領域41からなるソース領域とドレインここでは第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39からなるドレイン領域とが、ゲート電極35に対して非対称な構造を有している。n型ソース領域41の端部n-型ソース領域40と接する側とは反対側の端部には、n型ソース領域41と接するp型打抜き層p型半導体領域44が形成されている。p型打抜き層44の表面近傍には、p型打抜き層44よりも高不純物濃度のp型半導体領域45が形成されている。p型打抜き層44は、LDMOSFETのソースと基板本体31aとを電気的に接続するための導電層であり、例えばエピタキシャル層31bに形成した溝の内部に埋め込んだp型多結晶シリコン膜によって形成される。p型打抜き層44の先端部底部は、基板本体31aに達している。p型打抜き層44は、基板31に形成した溝に埋め込んだ金属層により形成することもできる。n型ソース領域41およびp型半導体領域45の表面上部に金属シリサイド層例えばニッケルシリサイド層またはコバルトシリサイド層49がサリサイドSalicide:SelfAlignedSilicide技術などにより形成され、この金属シリサイド層49を介して、n型ソース領域41とp型半導体領域45とが電気的に接続されている。エピタキシャル層31bの主面上には、ゲート電極35およびサイドウォールスペーサ36を覆うように、絶縁膜層間絶縁膜46が形成されている。絶縁膜46は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜46の上面は平坦化されている。絶縁膜46には、コンタクトホール開口部、スルーホール、貫通孔が形成され、コンタクトホール内には、タングステンW膜を主体とするプラグ接続用埋込導体48が埋め込まれている。コンタクトホールおよびそれを埋め込むプラグ48は、ドレインn型ドレイン領域39やゲート電極35などの上部に形成されている。プラグ48が埋め込まれた絶縁膜46上には、アルミニウムAlなどを主体とする導電体膜からなる配線第1層配線M1が形成されている。配線M1は、プラグ48が埋め込まれた絶縁膜46上に形成した導電体膜をパターニングすることにより形成されている。また、プラグ48を形成することなく、配線M1用の導電体膜をコンタクトホール内を埋めるように絶縁膜46上に形成し、この導電体膜をパターニングして、コンタクトホール内を埋めるプラグ部分と一体化された配線M1を形成することもでき、この場合、プラグ48は配線M1と同材料で構成されかつ配線M1と一体化されたものとなる。配線M1は、ゲート配線M1Gとドレイン配線M1D1,M1D2,M1D3とを有している。このうち、ゲート配線M1Gは、メインMOS領域RG1およびセンスMOS領域RG2に形成されているゲート電極7に、プラグ48を介して電気的に接続されている。ドレイン配線M1D1は、メインMOS領域RG1に形成されているn型ドレイン領域39に、プラグ48を介して電気的に接続されている。ドレイン配線M1D2は、センスMOS領域RG2に形成されているn型ドレイン領域39に、プラグ48を介して電気的に接続されている。ドレイン配線M1D3は、素子分離領域図示せずの上方を延在しており、ドレイン配線M1D3の下方には単位トランジスタセルは形成されていない。つまり、図82~図83からも分かるように、平面視で、メインMOS領域RG1は、ドレイン配線M1D3を避けるようにすなわちドレイン配線M1D3と重ならないように、設けられている。しかしながら、ドレイン配線M1D3の一端接続部15がドレイン配線M1D1に接続されており、ドレイン配線M1D3とドレイン配線M1D1とは一体的に形成されているため、ドレイン配線M1D3とドレイン配線M1D1とは電気的に接続されている。このため、ドレイン配線M1D3は、ドレイン配線M1D1と、ドレイン配線M1D1に平面的に平面視で重なる位置のプラグ48とを通じて、メインMOS領域RG1に形成されているn型ドレイン領域39に電気的に接続されていることになる。配線M1は、ポリイミド樹脂などからなる絶縁性の保護膜絶縁膜50により覆われている。すなわち、絶縁膜46上に、配線M1を覆うように、保護膜50が形成されている。この保護膜50は、半導体チップCPHaの最上層の膜絶縁膜である。保護膜50には複数の開口部51が形成されており、各開口部51からは、配線M1の一部が露出されている。開口部51から露出する配線M1が、パッド電極ボンディングパッドとなっている。すなわち、開口部51から露出するゲート配線M1Gによって、上記パワーMOSQH1およびセンスMOSQS1のゲート用の上記パッドPDHGが形成されている。また、開口部51から露出するドレイン配線M1D1によって、上記パワーMOSQH1のドレイン用の上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3bが形成され、開口部51から露出するドレイン配線M1D3によって、上記パワーMOSQH1のドレイン用の上記パッドPDHS3aが形成されている。また、開口部51から露出するドレイン配線M1D2によって、上記センスMOSQS1のドレイン用の上記パッドPDHS4が形成されている。上記パワーMOSQH1のドレイン用の上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3bは、最上層の保護膜50によって分離されるが、ドレイン配線M1D1を通じて互いに電気的に接続される。また、上記パワーMOSQH1のドレイン用の上記パッドPDHS3aは、ドレイン配線M1D1およびドレイン配線M1D3を通じて、上記パワーMOSQH1のドレイン用の上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3bと電気的に接続される。一方、ドレイン配線M1D2は、ドレイン配線M1D1,M1D1とは分離されているため、センスMOSQS1のドレイン用の上記パッドPDHS4は、パワーMOSQH1のドレイン用の上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3bとは、短絡せずに電気的に分離される。パッドPDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4,PDHGの表面にはすなわち開口部51の底部で露出する部分の配線M1上には、メッキ法などで上記金属層14と同様の金属層ここでは図示せずを形成する場合もある。基板31の裏面エピタキシャル層31bが形成されている側の主面とは反対側の主面には、裏面電極BE1が形成されているが、上記実施の形態1では裏面電極BE1はドレイン用の裏面電極であったが、本実施の形態では、裏面電極BE1はソース用の裏面電極である。裏面電極BE1は、半導体チップCPHaを構成する基板31の裏面全体に形成されている。メインMOS領域RG1およびセンスMOS領域RG2のエピタキシャル層31bに形成されたLDMOSFETのソースn-型ソース領域40およびn型ソース領域41は、金属シリサイド層49やp型打抜き層44を介して基板本体31aに電気的に接続され、更に基板本体31aを介して、ソース用の裏面電極BE1に電気的に接続されている。メインMOS領域RG1のエピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1D1を介して、ドレイン用のパッドPDHS1a,PDHS1b,PDHS2,PDHS3bに電気的に接続されている。また、メインMOS領域RG1のエピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1D1およびドレイン配線M1D3を介して、ドレイン用のパッドPDHS3aに電気的に接続されている。センスMOS領域RG2のエピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1D2を介して、ドレイン用のパッドPDHS4に電気的に接続されている。メインMOS領域RG1およびセンスMOS領域RG2のエピタキシャル層31に形成されたLDMOSFETのゲート電極35は、プラグ48ゲート電極35上に配置されたプラグ48およびゲート配線M1Gを介して、ゲート用のパッドPDHGに電気的に接続されている。このように、本実施の形態では、半導体チップCPHa内にパワーMOSQH1用のLDMOSFETとセンスMOSQS1用のLDMOSFETとが形成されている。そして、本実施の形態では、半導体チップCPHaの主面上面、表面に上記パッドPDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4がドレイン用のパッドとして形成され、半導体チップCPHの主面に上記パッドPDHGがゲート用のパッドとして形成され、半導体チップCPHの裏面に上記裏面電極BE1がソース用の裏面電極として形成されている。また、本実施の形態において、半導体チップCPLの構造断面構造は、半導体チップCPHaの構造断面構造と基本的には同じであり、半導体チップCPLは、上記基板31と同様の基板にLDMOSFETが形成された半導体チップであり、半導体チップCPHに形成されている各単位LDMOSFETセルの構成は、半導体チップCPHaにおける各単位LDMOSFETセルと基本的には同じである。但し、半導体チップCPLでは、センスMOSQS1は形成されずに、上記メインMOS領域RG1とセンスMOS領域RG2とを合わせた領域全体にパワーMOSQL1を構成する複数の単位LDMOSFETセルが形成され、それら複数の単位LDMOSFETセルが並列に接続されることでパワーMOSQL1が形成されている。半導体チップCPHaにおけるメインMOS領域RG1、センスMOS領域RG2、パッドPDHG,PDHS1a,PDHS1b,PDHS2,PDHS3a,PDHS3b,PDHS4のレイアウトについては、上記図36~図38上記第1の実施の形態の第1変形例のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、半導体チップCPHaにおけるゲート配線M1G、ドレイン配線M1D1、ドレイン配線M1D2およびドレイン配線M1D3のレイアウトについては、上記図36~図38上記第1の実施の形態の第1変形例のチップレイアウトにおけるゲート配線10G、ソース配線10S1、ソース配線10S2およびソース配線10S3とそれぞれ基本的には同じであるので、ここではその説明は省略する。また、上記図10~図12の半導体チップCPHのチップレイアウト、上記46~図48の半導体チップCPHbのチップレイアウト、上記図57~図59の半導体チップCPHcのチップレイアウトについても、本実施の形態を適用することができる。すなわち、上記実施の形態1の半導体チップCPH,CPHa,CPHb,CPHc,CPLにおいて、トレンチ型ゲート型MOSFETの代わりにLDMOSFETを形成することで、チップ表面側のソース用のパッドをドレイン用のパッドに代え、チップ裏面側のドレイン裏面電極BE1,BE2をソース裏面電極に代え、ソース配線10S1,10S2,10S3をドレイン配線に代えることができる。そのような場合にも、上記実施の形態1は有効であり、その繰り返しの説明は省略するが、一例として、上記図71~図74の半導体装置SM1fに本実施の形態の半導体チップCPHaを適用した場合について説明する。図85は、上記図71~図74に示される上記実施の形態1の第6変形例の半導体装置SM1fに本実施の形態の半導体チップCPHaを適用した場合を示す平面透視図であり、上記図72に対応するものである。図86および図87は、図85の半導体装置SM1fの断面図であり、それぞれ上記図73および図74に対応するものであり、図85のE3-E3線の断面図が図86に対応し、図85のE4-E4線の断面図が図87に対応している。本実施の形態の半導体チップCPHaを適用した図85~図87に示される半導体装置SM1fを、以下では、半導体装置SM1hと称することとする。半導体チップCPHaの相違点については上述したので、それ以外についての、上記図72~図74の半導体装置SM1fと図85~図87の半導体装置SM1hとの相違点は、以下の通りである。すなわち、上記図72~図74の半導体装置SM1fでは、半導体チップCPHaのパッドPDHS1a,PDHS1bが金属板MP1を介してリード配線LBに電気的に接続され、このパッドPDHS1a,PDHS1bがパワーMOSQH1のソース用のパッドであるため、パッドPDHS1a,PDHS1bに金属板MP1で接続されたリード配線LBリードLD3は、パワーMOSQH1のソース用のリード配線であった。また、上記図72~図74の半導体装置SM1fでは、半導体チップCPHaのパッドPDHS4がワイヤWAを介してリードLD5cに電気的に接続され、このパッドPDHS4がセンスMOSQS1のソース用のパッドであるため、パッドPDHS4にワイヤWAで接続されたリードLD5cは、センスMOSQS1のソース用のリードであった。また、上記図72~図74の半導体装置SM1fでは、半導体チップCPHaのパッドPDHS3aがワイヤWAを介してリードLD5bに電気的に接続され、このパッドPDHS3aがパワーMOSQH1のソース用のパッドであるため、パッドPDHS3aにワイヤWAで接続されたリードLD5bは、パワーMOSQH1のソース用のリードであった。また、上記図72~図74の半導体装置SM1fでは、半導体チップCPHaの上記裏面電極BE1がドレイン用の裏面電極であるため、半導体チップCPHaの上記裏面電極BE1に上記接着層SD1を介して電気的に接続されたダイパッドDP2およびダイパッドDP2に連結されたリードLD1は、パワーMOSQH1およびセンスMOSQS1のドレイン用のダイパッドおよびリードであった。それに対して、図85~図87の半導体装置SM1hでは、半導体チップCPHaのパッドPDHS1a,PDHS1bが金属板MP1を介してリード配線LBに電気的に接続され、このパッドPDHS1a,PDHS1bがパワーMOSQH1のドレイン用のパッドであるため、パッドPDHS1a,PDHS1bに金属板MP1で接続されたリード配線LBリードLD3は、パワーMOSQH1のドレイン用のリード配線である。また、図85~図87の半導体装置SM1hでは、半導体チップCPHaのパッドPDHS4がワイヤWAを介してリードLD5cに電気的に接続され、このパッドPDHS4がセンスMOSQS1のドレイン用のパッドであるため、パッドPDHS4にワイヤWAで接続されたリードLD5cは、センスMOSQS1のドレイン用のリードである。また、図85~図87の半導体装置SM1hでは、半導体チップCPHaのパッドPDHS3aがワイヤWAを介してリードLD5bに電気的に接続され、このパッドPDHS3aがパワーMOSQH1のドレイン用のパッドであるため、パッドPDHS3aにワイヤWAで接続されたリードLD5bは、パワーMOSQH1のドレイン用のリードである。また、図85~図87の半導体装置SM1hでは、半導体チップCPHaの上記裏面電極BE1がソース用の裏面電極であるため、半導体チップCPHaの上記裏面電極BE1に上記接着層SD1を介して電気的に接続されたダイパッドDP2およびダイパッドDP2に連結されたリードLD1は、パワーMOSQH1およびセンスMOSQS1のソース用のダイパッドおよびリードである。図85~図87の半導体装置SM1hの他の構成は、上記図72~図74の半導体装置SM1fと基本的には同じであるので、ここではその説明は省略する。また、上記図76~図79の半導体装置SM1gに本実施の形態を適用する場合も、相違点は、図85~図88の半導体装置SM1hに関して説明した場合と同様である。また、上記半導体装置SM1,SM1a,SM1b,SM1c,SM1d,SM1eにも、本実施の形態を適用した半導体チップCPH,CPHa,CPHb,CPHc,CPLを適用することもできる。図85は、本実施の形態を適用した場合の回路図であり、上記図71に対応するものである。上記実施の形態1の半導体チップCPH,CPHa,CPHb,CPHcでは、パワーMOSQH1のドレインとセンスMOSQS1のドレインとが共通であったが、本実施の形態を適用した場合のCPH,CPHa,CPHb,CPHcでは、パワーMOSQH1のソースとセンスMOSQS1のソースとが共通である。これに伴い、上記図71の回路を図88のような回路に変更することが好ましい。すなわち、上記実施の形態1では、パワーMOSQH1に流れる電流Idhは出力ノードN1から出力されるが、センスMOSQS1に流れる電流Iseは、出力ノードN1から出力されない。このため、上記実施の形態1では、上記図1のように、電流Iseを直接利用し、電流Iseを抵抗RSTに流して電流Iseの値を検出実際には電圧に変換して検出することができる。一方、本実施の形態の場合、パワーMOSQH1のソースとセンスMOSQS1のソースとが共通であるため、パワーMOSQH1に流れる電流IdhとセンスMOSQS1に流れる電流Iseとの合計が、出力ノードN1から出力される。このため、図88の回路では、センスMOSQS1に流れる電流Iseに等しい電流Irefを生成し、この電流Irefを抵抗RSTに流して電流Iseの値を検出実際には電圧に変換して検出することにより、間接的にセンスMOSQS1に流れる電流Iseの値を検出することができる。それ以外については、図88の回路の場合も、上記図1を参照して行った説明と基本的には同じであるので、ここではその説明は省略する。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"