半導体基板と、前記半導体基板上に形成された半導体素子を有する素子形成領域と、前記半導体基板を貫通するように設けられた1以上の埋め込み電極プラグと、前記素子形成領域と前記埋め込み電極プラグの間の前記半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置。前記トレンチは、前記素子形成領域を囲むように設けられる、請求項1に記載の半導体装置。前記素子形成領域を囲むように、複数の前記トレンチが設けられる、請求項2に記載の半導体装置。前記素子形成領域と前記埋め込み電極プラグの間に、互いに分断された複数の前記トレンチが設けられる、請求項1に記載の半導体装置。前記トレンチは、前記埋め込み電極プラグを囲むように設けられる、請求項1に記載の半導体装置。前記素子形成領域は、素子分離領域によって区画された活性領域と、前記活性領域を有するMOSトランジスタとを有し、前記トレンチは、前記素子分離領域よりも深い第1の部分と、前記素子分離領域と同じ深さを有し、前記第1の部分の一部に連通する第2の部分とを有する、請求項1~5の何れか1項に記載の半導体装置。前記溝型電極は、前記トレンチの第1及び第2の部分内に連続して設けられ、前記半導体装置は更に、前記第2の部分に位置する溝型電極に接続されたコンタクトプラグを有し、前記コンタクトプラグには電位が付加可能である、請求項6に記載の半導体装置。前記第2の部分に位置する溝型電極の深さは、前記素子分離領域の深さよりも浅い、請求項7に記載の半導体装置。前記半導体基板、前記素子形成領域、前記埋め込み電極プラグ、前記溝型電極を備えた半導体チップを複数、有し、各半導体チップは、前記埋め込み電極プラグを介して接続される、請求項1~8の何れか1項に記載の半導体装置。上記埋め込み電極プラグ用のホールに埋め込まれた金属電極や溝側壁材料と、半導体基板との間では機械的性質の差から応力が生じる。この際、半導体基板側に生じた応力によって、埋め込み電極プラグ近傍に位置する半導体素子の特性が変動してしまう。その結果、埋め込み電極プラグ周辺の半導体素子では、埋め込み電極プラグとの距離に応じた応力の変化によって、その特性が変化し、特性ばらつきが大きくなるという問題があった。また、埋め込み電極プラグを流れる電流の変動や電位変動により、埋め込み電極プラグ用のホールの側壁に形成した絶縁物を介したカップリングに起因して、半導体基板側に電気的雑音が伝播してしまう。その結果、埋め込み電極プラグの周辺の半導体素子では、電気的雑音の大きさに応じて誤動作してしまうという問題があった。以上のように、従来の埋め込み電極プラグが設けられた半導体チップでは、埋め込み電極プラグからの応力や電気的雑音の影響を考慮していなかった。本発明は上記課題に鑑みてなされたものであり、特性ばらつきが小さく、誤動作が発生しにくい半導体装置を提供するものである。一実施形態は、半導体基板と、前記半導体基板上に形成された半導体素子を有する素子形成領域と、前記半導体基板を貫通するように設けられた1以上の埋め込み電極プラグと、前記素子形成領域と前記埋め込み電極プラグの間の前記半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置に関する。埋め込み電極プラグからの応力伝播による半導体装置の特性変動、および、埋め込み電極プラグからの電気的雑音の伝播による、半導体装置の動作不安定化を防止できる。以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。また、下記第1~第4実施例に示される各半導体チップの全部又は一部を積層させたものを半導体装置としても良い。第1実施例第1実施例は、平面的に見て、図1に示すように、半導体素子が形成された素子形成領域2と、積層した半導体チップ間の情報伝達を行うべく設けられた埋め込み電極プラグ3と、素子形成領域2と埋め込み電極プラグ3の間に、素子形成領域2を囲むように設けられたトレンチ4内に埋め込まれた溝型電極を有する。このトレンチ4は、素子形成領域2を囲むように設けられた第1の部分4aと、第1の部分の外周に連通して突出するように一定距離ごとに設けられた第2の部分8bからなる。第2の部分8bの構造は、素子形成領域に形成される淺溝素子分離領域と同じ深さの構造となっており、後述するように、素子形成領域に淺溝素子分離領域を形成する際に、同時に第2の部分8bも形成する。また、第1の部分4a及び第2の部分8bには連続して溝型電極6が形成されており、第2の部分8b内の溝型電極6はコンタクト領域401を形成している。コンタクト領域401は、コンタクトプラグを介して所定の電位が与えられるようになっている。図2は図1のA-A断面を表す図、図3は図1のB-B断面を表す図である。図2及び3に示すように、トレンチ4は、第1の部分4aと、第2の部分8bを有する。第1の部分4aは、素子形成領域2に形成された浅溝素子分離領域よりも深く形成されている。第1の部分4aの内壁上には絶縁膜5が形成され、その上には溝型電極6が埋め込まれている。第1の部分4a内の溝型電極6上にも更に、絶縁膜7が形成されており、第1の部分4a内の溝型電極6は絶縁膜5及び7によって囲まれている。埋め込み電極プラグ3は、溝10の側壁上に形成された絶縁膜11と、溝10内に埋め込まれた貫通電極12とで構成される。埋め込み電極プラグ3は、半導体基板内を貫通するように形成される。素子形成領域2には、トランジスタ23などが設けられている。トランジスタ23は、ソース及びドレイン領域22、ゲート電極21、ゲート絶縁膜20とから構成されている。図3に示すように、トレンチ4の第2の部分8bは、第1の部分4aの外周からその外側に向かって伸びている。第2の部分8bの内壁上には絶縁膜13が形成され、その上には、第1の部分4a内から連続して形成された溝型電極6が埋め込まれている。第2の部分8b内の溝型電極6は、第1の部分4a内の溝型電極6よりも浅く形成されており、コンタクト領域401を形成している。第2の部分8b内の溝型電極6上には更に、絶縁膜7が形成されており、第2の部分8b内の溝型電極6は絶縁膜13及び7によって囲まれている。第2の部分8bに位置する溝型電極6には、コンタクトプラグ9を介して配線30が接続される。なお、コンタクトプラグ9は、第1の部分4aに位置する溝型電極6に接続されるように設けても良い。次に、図4乃至図13を参照して、第1実施例の半導体装置の製造方法を説明する。なお、各図の左側が図2に対応する断面図、各図の右側が図3に対応する断面図を表す。まず、図4に示すように、STI形成方法を用いて、半導体基板シリコン基板1の素子形成領域に淺溝素子分離領域用の溝8a、トレンチ4の第2の部分8bを同時に形成する。これらの溝8a、8b内にシリコン酸化物13を埋め込む。この際、溝8a内には、浅溝素子分離領域8cが形成される。後述するように、半導体基板内の、浅溝素子分離領域8cで区画された領域にトランジスタが形成される。浅溝素子分離領域8cの深さは250nmとする。溝8a、8b内に埋め込む材料は、シリコン酸化物には限定されず、他の絶縁物であっても良い。その後、半導体基板1の表面から深さが500nmまでの部分に、必要な導電型のウエル層402図4以降の図面では図示していないを形成する。次に、図5に示すように、シリコン基板1の表面に厚さ10nmのシリコン酸化膜14を形成し、次いで、厚さ50nmのシリコン窒化膜15を形成する。その後、図6に示すように、通常のフォトエッチング技術によりまず、シリコン窒化膜15とシリコン酸化膜14を加工する。次いで、第2の部分8bに埋め込まれたシリコン酸化物13を、150nm分だけエッチングする。さらに、第2の部分8bに連通するように、シリコン基板1を600nmだけエッチングすることにより、トレンチ4の第1の部分4aを形成する。この、トレンチ4の第1の部分4aの開口幅は150nmとする。次に、図7に示すように、トレンチ4の第1の部分4aの内壁の露出面を熱酸化して、10nm厚のシリコン酸化膜16を形成する。次に、図8に示すように、半導体基板1の全面に、膜厚相当で10nmの窒化チタン膜と、200nmのタングステン膜を順次、堆積する。この後、エッチバックにより、窒化チタン膜とタングステン膜を後退させて、トレンチ4の第1及び第2の部分4a、8b内に溝型電極6を形成する。この際、トレンチ4内において、エッチングレートの差よりシリコン酸化膜16はほとんどエッチングされない。しかし、溝型電極6のトレンチ4上部に位置する部分は除去され、溝型電極6の上面は、半導体基板1の表面から50nm程度の深さまで後退する。次に、図9に示すように、半導体基板1の全面に、膜厚200nmのシリコン酸化膜を堆積した後、エッチバックによりトレンチ4の第1及び第2の部分4a、8bの上部に、シリコン酸化物19を埋め込む。次に、図10に示すように、シリコン窒化膜15とシリコン酸化膜14を除去した後、CVD法等により、5nmのゲート絶縁膜20を堆積する。この後、ゲート絶縁膜20上にゲート電極21、半導体基板1内に拡散層22を形成することによりMOSトランジスタ23を作製する。次に、図11に示すように、半導体基板1の全面に、層間絶縁膜として、膜厚が200nmのシリコン酸化膜25を形成する。この後、層間絶縁膜25を貫通して、MOSトランジスタのゲート電極21、拡散層22、シリコン基板1の一部、および、第2の部分に位置する溝型電極6をそれぞれ露出させるように、コンタクトホールを形成する。この後、膜厚が5nmの窒化チタン膜と、50nmのタングステン膜を順次、堆積した後、CMPにより、これらの材料を平坦化することにより、コンタクトホール内にコンタクトプラグ9、25aを形成する。次に、図12に示すように、上記各プラグ25aに接続するように、配線26aを形成する。これと同時に、後の工程で、埋め込み電極プラグ9を形成する位置に電極26bを形成する。次に、図13に示すように、層間絶縁膜25上の全面に、表面保護用のパッシベーション膜27を形成する。この後、シリコン基板1の裏面側から研削して、厚さが50μmのシリコン基板1とする。次に、シリコン基板1裏面の研削面から、電極26bが露出するまで埋め込み電極プラグ12用のホール10aを形成する。ホール10aの側壁上に、シリコン窒化膜からなる絶縁膜11を形成する。次に、図14に示すように、シリコン窒化膜11をエッチングマスクとして、電極26b及びパッシベーション膜27内を貫通するようにホール10bを形成する。次に、図15に示すように、ホール10a及び10b内に銅を埋め込んだ後、その裏面を平坦化して、埋め込み電極12を形成することにより、埋め込み電極プラグ3を完成させる。上記のようにして、半導体基板、素子形成領域、埋め込み電極プラグ、溝型電極を備えた半導体チップが形成される。この後、半導体チップの埋め込み電極プラグ3の上面及び下面にバンプを形成する。次に、各半導体チップの埋め込み電極プラグ3を位置合わせして積層し、リフロー処理を行う。これにより、本実施例の半導体装置が完成する。埋め込み電極プラグは素子形成領域と比べて比較的、大きな体積となる。このため、埋め込み電極プラグに用いる材料の機械的応力も大きなものとなり、半導体基板側にその応力が伝播して半導体の結晶格子に歪を発生させる。この際、本実施例では、溝型電極を配置すると、埋め込み電極プラグによって発生した応力は溝型電極に吸収される。このため、結晶格子の歪は、溝型電極と埋め込み電極プラグの間でのみ発生し、素子形成領域には結晶格子の歪は発生しない。この結果、素子形成領域において結晶格子の歪を原因とする応力は発生せず、半導体装置の特性変動を抑えることができる。また、埋め込み電極プラグの電位変動により、埋め込み電極プラグ周囲の絶縁膜容量膜を介した容量カップリングが発生して、半導体基板の電位が変動する電気的な雑音の発生。この際、本実施例では、溝型電極の電位を固定することにより、溝型電極近傍の半導体基板の電位を安定に保つことができる。この結果、半導体基板の電位変動を、溝型電極の近傍のみに抑えることができる。第2実施例本実施例は、第1実施例の変形例に相当するものであり、各半導体基板において、素子形成領域2と埋め込み電極プラグ3の間に、互いに分断された複数の溝型電極が形成される点が、第1実施例とは異なる。図16は、第2実施例の半導体装置を表す図である。図16に示すように、溝型電極は連続して素子形成領域2を囲むように形成される必要はなく、分断された複数の溝型電極6a、6bとしても良い。この場合、各溝型電極6aおよび6bには、それぞれ独立した電位が与えられるようにコンタクト形成領域401aおよび401bにはそれぞれ、コンタクトプラグ図示していないを形成する。この結果、溝型電極6aに接地電位を与え、n型ウエル領域に形成された溝型電極6bには電源電位を与えることができる。また、場合によっては、p型ウエル領域に形成された溝型電極6aに負電位を与え、n型ウエル領域に形成された溝型電極6bに電源電位より正側に高い電位を与えることもできる。本実施例では、このようにウエル領域の導電型によって溝型電極6aおよび6bの電位を選ぶことができるため、電気的雑音の影響を効果的に防止することができる。なお、溝型電極の数は適宜、変更することができる。第3実施例本実施例は、第1実施例の変形例に相当するものであり、各半導体基板において、素子形成領域と埋め込み電極プラグの間に、素子形成領域を囲むように2つの溝型電極6a及び6bが形成される点が、第1実施例とは異なる。図17は、第3実施例の半導体装置を表す図である。第2実施例と同様に、各溝型電極6aおよび6bには、それぞれ独立した電位が与えられるように、コンタクト形成領域401aおよび401bにはそれぞれ、コンタクトプラグを形成することができる。本実施例では、素子形成領域を囲むように2つの溝型電極6a、6bを設けているため、第1実施例よりも、埋め込み電極プラグによる素子形成領域への応力伝播及び半導体基板の電位変動を、効果的に防止することができる。なお、溝型電極の数は適宜、変更することができる。第4実施例本実施例は、第1実施例の変形例に相当するものであり、各半導体基板において、埋め込み電極プラグを囲むように、溝型電極が形成される点が、第1実施例とは異なる。図18は、第4実施例の半導体装置を表す図である。図18では一例として、複数の埋め込み電極プラグ3を囲むように、2つの溝型電極が形成された例を示す。第2実施例と同様に、各溝型電極6aおよび6bには、それぞれ独立した電位が与えられるように、コンタクト形成領域401aおよび401bにはそれぞれ、コンタクトプラグを形成することができる。なお、溝型電極によって囲まれる埋め込み電極プラグ3の数は、溝型電極の数は適宜、変更することができる。