半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第2の素子分離領域を形成する工程であって、前記第1及び第2の素子分離領域のうち少なくとも一方の素子分離領域の側面は前記半導体基板の主面に対して垂直とならないように前記第1及び第2の素子分離領域を形成する工程と、前記第1及び第2の素子分離領域の上部を除去して、前記第1の素子分離領域と第2の素子分離領域の間の前記半導体基板をフィンとして形成する工程と、を有し、前記第1及び第2の素子分離領域を形成する工程は、前記半導体基板内に、複数の第1のトレンチを形成する工程と、前記複数の第1のトレンチ内に絶縁材料を埋め込むことにより複数の前記第1の素子分離領域を形成する工程と、隣り合う前記第1の素子分離領域の間に自己整合的に、第2のトレンチを形成する工程と、前記第2のトレンチ内に絶縁材料を埋め込むことにより前記第2の素子分離領域を形成する工程と、を有する半導体装置の製造方法。前記半導体基板をフィンとして形成する工程の後に更に、前記フィンの露出した表面上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を介して、前記フィンを跨るように第1のゲート電極を形成する工程と、前記フィンにおける、前記第1のゲート電極の両側に第1のソース及びドレインを形成する工程と、を有する請求項1に記載の半導体装置の製造方法。前記第1及び第2の素子分離領域を形成する工程では、前記第1の素子分離領域の形成と同時に、前記半導体基板の第2の領域内に第1の半導体領域を囲むように第3の素子分離領域を形成し、前記第1のゲート絶縁膜を形成する工程では、前記第1のゲート絶縁膜の形成と同時に、前記第1の半導体領域の露出した表面上に第2のゲート絶縁膜を形成し、前記第1のゲート電極を形成する工程では、前記第1のゲート電極の形成と同時に、前記第2のゲート絶縁膜を介して第1の半導体領域上に第2のゲート電極を形成し、前記第1のソース及びドレインを形成する工程では、前記第1のソース及びドレインの形成と同時に、前記第1の半導体領域における、前記第2のゲート電極の両側に第2のソース及びドレインを形成する請求項2に記載の半導体装置の製造方法。前記第1のソース及びドレインを形成する工程の後に更に、前記第1のソース及びドレインの一方に接続されるようにビット線を形成する工程と、前記第1のソース及びドレインの他方に接続されるようにキャパシタを形成する工程と、を有し、前記半導体装置は、DRAMである請求項2又は3に記載の半導体装置の製造方法。前記第1及び第2の素子分離領域の側面は、テーパー状である請求項1~4の何れか1項に記載の半導体装置の製造方法。前記半導体基板の主面に対して前記第1及び第2の素子分離領域の側面がなす角度は、70~87°である請求項5に記載の半導体装置の製造方法。前記第1及び第2の素子分離領域を形成する工程の後で、前記半導体基板をフィンとして形成する工程の前に更に、前記第1及び第2の素子分離領域並びに半導体基板の上面が略同一の面となるように、前記第1及び第2の素子分離領域並びに半導体基板の第1の領域の上面を後退させる工程を有する請求項1~6の何れか1項に記載の半導体装置の製造方法。半導体基板上であって第1の方向に沿って所定の間隔で配置され、夫々、前記第1の方向と異なる第2の方向に延在し、テーパー状の内壁側面を有する複数の第1のトレンチを形成する工程と、前記複数の第1のトレンチ内に第1の絶縁膜を埋め込むことによって複数の第1の素子分離領域を形成する工程と、前記第1の絶縁膜に対して半導体基板がエッチング選択比を有する条件で半導体基板に対してエッチングを行うことによって、前記複数の第1の素子分離領域の隣接する第1の素子分離領域の間にテーパー状の内壁側面を有する複数の第2のトレンチを形成する工程と、前記複数の第2のトレンチ内に第2の絶縁膜を埋め込むことによって複数の第2の素子分離領域を形成する工程と、前記半導体基板、前記第1及び第2の素子分離領域が実質的に同程度のエッチングレートとなる条件で前記半導体基板、前記第1及び第2の素子分離領域のエッチングを行う工程と、を有する半導体装置の製造方法。近年、特許文献2に示すような、素子分離領域を形成する技術を利用して、FinFETを形成する方法が検討されている。図15及び16は、関連する半導体装置の製造方法を表す図であり、各図のA図は上面図、B図及びC図はそれぞれ、A図のA1-A1方向及びB1-B1方向の断面図である。この方法では、図15に示すように、STI等の公知の方法により、半導体基板1内に、第1の方向8に一定の間隔をおいて複数の素子分離領域11が配置されるように、ラインアンドスペースL/S形状の素子分離領域11を形成する。図16に示すように、ウェットエッチングにより素子分離領域11の上部を選択的に除去してフィン2を形成する。フィン2の露出した表面を熱酸化してゲート絶縁膜3を形成した後、フィン2を跨がるようにゲート電極5を形成する。次に、ゲート電極5を挟んだ両側に位置するフィン2内に、不純物をイオン注入してソース及びドレイン6を形成する。しかしながら、図15の素子分離領域11の上面11dの幅W1及び素子分離領域11間に位置する半導体基板1の上面11eの幅W2は、ラインアンドスペースパターンの最小露光精度が限界となり、これよりも小さな寸法とすることができなかった。従って、図16の工程で形成するフィン2の幅もこの最小露光精度の制約を受けて十分に微細化することが困難であった。このように従来のFinFETの製造方法では近年、要望されている半導体装置の微細化には十分、対応できていなかった。一実施形態は、半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第2の素子分離領域を形成する工程であって、前記第1及び第2の素子分離領域のうち少なくとも一方の素子分離領域の側面は前記半導体基板の主面に対して垂直とならないように前記第1及び第2の素子分離領域を形成する工程と、前記第1及び第2の素子分離領域の上部を除去して、前記第1の素子分離領域と第2の素子分離領域の間の前記半導体基板をフィンとして形成する工程と、を有し、前記第1及び第2の素子分離領域を形成する工程は、前記半導体基板内に、複数の第1のトレンチを形成する工程と、前記複数の第1のトレンチ内に絶縁材料を埋め込むことにより複数の前記第1の素子分離領域を形成する工程と、隣り合う前記第1の素子分離領域の間に自己整合的に、第2のトレンチを形成する工程と、前記第2のトレンチ内に絶縁材料を埋め込むことにより前記第2の素子分離領域を形成する工程と、を有する半導体装置の製造方法に関する。他の実施形態は、半導体基板上であって第1の方向に沿って所定の間隔で配置され、夫々、前記第1の方向と異なる第2の方向に延在し、テーパー状の内壁側面を有する複数の第1のトレンチを形成する工程と、前記複数の第1のトレンチ内に第1の絶縁膜を埋め込むことによって複数の第1の素子分離領域を形成する工程と、前記第1の絶縁膜に対して半導体基板がエッチング選択比を有する条件で半導体基板に対してエッチングを行うことによって、前記複数の第1の素子分離領域の隣接する第1の素子分離領域の間にテーパー状の内壁側面を有する複数の第2のトレンチを形成する工程と、前記複数の第2のトレンチ内に第2の絶縁膜を埋め込むことによって複数の第2の素子分離領域を形成する工程と、前記半導体基板、前記第1及び第2の素子分離領域が実質的に同程度のエッチングレートとなる条件で前記半導体基板、前記第1及び第2の素子分離領域のエッチングを行う工程と、を有する半導体装置の製造方法に関する。微細化に対応した半導体装置を提供できる。以下に、図面を参照して、本発明の実施例を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。また、以下の実施例では、FinFETを形成する領域を第1の領域、プレナー型のトランジスタを形成する領域を第2の領域として説明する。第1実施例図7は本実施例の半導体装置を表す図であり、図7Aは第1の領域の上面図、図7B、C及びDはそれぞれ、図7AのA1-A1方向、B1-B1方向及びC1-C1方向の断面図である。なお、図1~6においても同様である。図7Aでは層間絶縁膜12は示さず、コンタクトプラグ13を模式的に示している。また、以下の図面では便宜上、第1の素子分離領域11aと第2の素子分離領域11bは別の素子分離領域として示すが、第1と第2の素子分離領域11a、11bは同じ絶縁材料から形成されていても良い。図7に示すように、本実施例の半導体装置は、複数のFinFETを有する。各FinFETは、フィン2と、フィン2の両側面2a及び上面2b上に設けられた第1のゲート絶縁膜3aと、フィン2を跨るように形成された第1のゲート電極5aと、第1のゲート電極5aの両側のフィン2内に設けられた第1のソース及びドレイン6aとを有する。各フィン2は、半導体基板1上に突出し第2の方向4に延在し、第1の素子分離領域11aと第2の素子分離領域11bの間に配置される。第1のゲート電極5aは、第2の方向4と垂直な第1の方向8に延在して、複数のフィン2を跨るように形成される。本実施例のFinFETは、フィン2の両側面2aと上面2bにチャネルが形成される、トライゲート型となる。半導体基板1上には層間絶縁膜12が設けられ、層間絶縁膜12内を貫通するようにコンタクトホール13aが形成されている。コンタクトホール13a内には導電材料が埋め込まれており、コンタクトプラグ13を形成している。本実施例では、2つの第1のソース6aに共通して1つのコンタクトプラグ13が設けられている。第1のドレイン6aに関しても同様である。本実施例では10個のFinFETが示されており、そのうち8個のFinFETのソース及びドレイン6aに、コンタクトプラグ13が接続されている。図1~7は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。図1に示すように、公知のリソグラフィー技術とドライエッチング技術を用いて、半導体基板1内に第1のトレンチ9aを形成する。第1のトレンチ9aは第1の方向8に沿って一定の間隔をおいて複数、設けられると共に第2の方向4に延在する、ラインアンドスペースL/Sパターンとして形成される。この際、ドライエッチングの条件を調節することにより、第1のトレンチ9aの内壁側面はテーパー状となるように形成する。第1のトレンチ9aは、テーパー状の内壁側面を有することにより、半導体基板1の主面7からその厚み方向に向って第1のトレンチ9aの幅が狭くなる。第1のトレンチ9a内に、窒化シリコン膜や酸化シリコン膜等を埋め込むことにより、第1の素子分離領域11aを形成する。図2に示すように、第1の素子分離領域11a内に埋め込まれた絶縁材料に対して、半導体基板1がエッチング選択比を有する高いエッチングレートとなる条件で、半導体基板1に対してドライエッチングを行う。これにより、第1の素子分離領域11aが設けられていない半導体基板1内に、自己整合的にセルフアラインで、第2のトレンチ9bを形成することができる。この際、第1のトレンチ9aと同様にドライエッチングの条件を調節することにより、第2のトレンチ9bの内壁側面はテーパー状となるように形成する。第2のトレンチ9bは、半導体基板1の主面7からその厚み方向に向ってその幅が狭くなる。第2のトレンチ9b内に、窒化シリコン膜や酸化シリコン膜等を埋め込むことにより、第2の素子分離領域11bを形成する。図2A及び2Bに示すように平面視において、第1の素子分離領域11aと、第2の素子分離領域11bは第1の方向8に対して交互に配置されるように設けられる。また、第2の素子分離領域11bは自己整合的に形成されるため、第1の素子分離領域11aの上面20aと、第2の素子分離領域11bの上面20bは接している。なお、第2の素子分離領域11bは少なくともその一部が、第1の方向8に沿って第1の素子分離領域11aと交互に配置されていれば良く、図2Aに示すように第2の素子分離領域11bはその端部11eにおいて連結されていても良い。図3に示すように、第1及び第2の素子分離領域11a、11bと、半導体基板1が同程度のエッチングレートとなる条件で、第1及び第2の素子分離領域11a、11b並びに半導体基板1のドライエッチングを行う。これにより、第1及び第2の素子分離領域11a、11b並びに半導体基板1の上面が後退して、半導体基板1の一部が露出する。この際、第1及び第2の素子分離領域11a、11b並びに半導体基板1の上面が略同一の面となる。なお、ドライエッチングの代わりに、CMP処理を用いても良い。図4に示すように、半導体基板1に対して第1及び第2の素子分離領域11a、11b内に埋め込まれた絶縁材料がエッチング選択比を有する高いエッチングレートとなる条件で、第1及び第2の素子分離領域11a、11bのウェットエッチングを行う。これにより、突出した半導体基板1からなるフィン2が形成される。フィン2は、露出した側面2aと上面2bを有する。図1及び2の工程で予めテーパー状の内壁側面を有する第1及び第2のトレンチ9a、9bを形成したため、フィン2の露出した側面2aもテーパー形状となる。図5に示すように、フィン2の露出した側面2a及び上面2bを熱酸化することにより、フィン2の表面に酸化シリコン膜からなる第1のゲート絶縁膜3aを形成する。図6に示すように、半導体基板1上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、複数のフィン2を跨るように第1のゲート電極5aを形成する。第1のゲート電極5aをマスクに用いて、フィン2における第1のゲート電極5aの両側に不純物をイオン注入することにより、第1のソース及びドレイン6aを形成する。図7に示すように、半導体基板1上の全面に、酸化シリコン膜からなる層間絶縁膜12を形成する。層間絶縁膜12を貫通して、第1のソース及びドレイン6aを露出させるようにコンタクトホール13aを形成する。この際、2つの第1のソース6a、2つの第1のドレイン6aを露出させるようにそれぞれ1つのコンタクトホール13aを形成する。コンタクトホール13a内に導電材料を埋め込むことにより、コンタクトプラグ13を形成する。なお、後の工程で、第1の方向8に延在して、4つのコンタクトプラグ13を接続する、ラインパターンを有する配線を形成しても良い。図15及び16に示したように、関連する方法では、素子分離領域11はラインアンドスペースパターンとして形成される。しかしながら、素子分離領域11の上面11cの幅W1及び素子分離領域11間の間隔W2は、ラインアンドスペースパターンの最小露光精度が限界となり、これよりも小さな寸法とすることができなかった。従って、関連する方法では、フィンを十分に微細化することが困難であった。これに対して本実施例では、図2の工程において、自己整合的に第1の素子分離領域11aの間に、第2の素子分離領域11bを形成する。また、図1及び2の工程では、テーパー状の内壁側面を有する第1及び第2の素子分離領域11a、11bを形成する。このため、図4の工程では、上部が除去された第1の素子分離領域11aと第2の素子分離領域11bの間にフィン2を形成することができる。フィン2の幅は、第1及び第2の素子分離領域11a、11bの内壁側面の角度を調節することにより、自由に調節することができる。従って、フィン2の幅を、リソグラフィー工程の最小露光精度よりも小さくすることが可能となり、十分に微細化したFinFETを形成することができる。本実施例では例えば、最小露光精度の1/2の寸法の幅を有するフィン2を形成することができる。フィン2の上面2bの幅は、1~30nmとすることが好ましく、5~22nmとすることがより好ましく、8~15nmとすることが更に好ましい。また、図1の工程において形成した第1の素子分離領域11aの幅は、露光最小寸法Fからエッチバックで出来たものとなり、角度にもよるが0.95×F~0.6×Fとなる。半導体基板1の主面7に対してフィン2の側面2aがなす角度は、70~87°が好ましい。フィン側面2aの角度がこれらの範囲内にあることによって、フィン2の強度を維持しつつ、その幅を効果的に微細化することができる。なお、本実施例では、フィン2の両側面2aがテーパー状となるようにフィン2を形成した。しかし、フィン2の両側面2aの形状はテーパー状に限定されず、フィン2の両側面2aのうち何れか一方の側面2aが半導体基板1の主面に対して垂直とならない形状であれば良い。このような側面2aを有するフィン2を形成するためには、第1及び第2の素子分離領域11a、11bのうち何れか一方の素子分離領域の側面が半導体基板1の主面に対して垂直形状とならないように、第1及び第2の素子分離領域11a、11bを形成すれば良い。また、第1及び第2の素子分離領域11a、11bのうち何れか一方の素子分離領域の側面がテーパー状となり、他方の素子分離領域の側面が半導体基板1の主面に対して垂直状となるように、第1及び第2の素子分離領域11a、11bを形成しても良い。この場合、フィン2の両側面2aのうち一方の側面2aは垂直状、他方の側面2aはテーパー状となり、本実施例の場合よりも更に、フィン2の幅を小さくする本実施例の約1/2にすることができる。また、フィン2の側面2aの形状は例えば、ボーイング形状や逆テーパー形状としても良い。フィン2の側面2aがボーイング形状の場合、フィン2は、フィン2の上面2bから半導体基板1の厚み方向に向ってフィン幅が一旦、小さくなった後、厚み方向に向ってフィン幅が大きくなる形状となる。フィン2の側面2aの形状は、図1及び2の第1及び第2の素子分離領域11a、11bを形成する工程におけるドライエッチングの条件を適宜、調節することによって所望の形状とすることができる。第2実施例第1実施例では、上面2bを有するフィン2を備えたFinFETを形成した。しかし、本実施例は、フィン2が尖った先端2cを有し、実質的に半導体基板1の主面7に平行な上面を有さない点が、第1実施例とは異なる。以下、第1実施例と異なる工程を中心に、本実施例の製造工程を説明する。図8~10は本実施例の半導体装置を表す図であり、各図においてA図は第1の領域の上面図、B図及びC図はそれぞれA図のA1-A1方向及びB1-B1方向の断面図を表す。図8に示すように、第1実施例と同様にして半導体基板1内に、第1の素子分離領域11aと第2の素子分離領域11bを形成する。図9に示すように、半導体基板1に対して第1及び第2の素子分離領域11a、11b内に埋め込まれた絶縁材料がエッチング選択比を有するエッチグレートが高くなる条件で、第1及び第2の素子分離領域11a、11bのウェットエッチングを行い、その上部を除去する。これにより、突出した半導体基板1からなり、鋭利な先端2cと、側面2aを有するフィン2が形成される。フィン2の露出した側面2aはテーパー形状とする。図10に示すように、フィン2の露出した側面2aを熱酸化することにより、フィン2の表面に酸化シリコン膜からなる第1のゲート絶縁膜3aを形成する。半導体基板1上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、複数のフィン2を跨るように第1のゲート電極5aを形成する。第1のゲート電極5aをマスクに用いて、フィン2における第1のゲート電極5aの両側に不純物をイオン注入することにより、第1のソース及びドレイン6aを形成する。以下は、第1実施例の図7の工程を実施して、層間絶縁膜16及びコンタクトプラグ13を形成することにより、本実施例の半導体装置が完成する。本実施例のFinFETは、実質的にフィン2の上面が存在しないため、FinFETがON状態の時には、フィン2の側面2aにのみチャネルが形成される、ダブルゲート型となる。本実施例においても、第1実施例と同様に、第1の素子分離領域11aと、第2の素子分離領域11bの間に位置するフィン2を利用してFinFETを形成する。また、フィン2の上面が実質的に存在しないため、第1実施例と比べて更にフィン2の幅を小さくすることができ、微細化に対応した半導体装置を形成することができる。第3実施例本実施例は、更にFinFETに接続されるようにビット線とキャパシタが設けられ、DRAMDynamicRandomAccessMemoryを構成している点が第1実施例とは異なる。FinFETの形成工程は第1実施例と同じであるため、以下ではFinFET形成後のコンタクトプラグ、ビット線、キャパシタの形成工程を中心に説明する。第1実施例の図1~6の工程を実施した後、半導体基板1の第1の領域上に第1の層間絶縁膜を形成する。第1の層間絶縁膜を貫通して、第1のソース、第1のドレインを露出させるようにそれぞれコンタクトホールを形成する。各コンタクトホール内に導電材料を埋め込むことにより、第1のソース及び第1のドレイン上にそれぞれ、第1及び第2のコンタクトプラグを形成する。第1のコンタクトプラグ上にビット線を形成する。第1の層間絶縁膜上に更に第2の層間絶縁膜を形成する。第1及び第2の層間絶縁膜内に、第2のコンタクトプラグに接続されるように第3のコンタクトプラグを形成する。第3のコンタクトプラグ上にコンタクトパッドを形成する。コンタクトパッドを覆うように窒化シリコン膜及び第3の層間絶縁膜を形成する。公知の方法により、窒化シリコン膜及び第3の層間絶縁膜内に、コンタクトパッドを露出させるようにキャパシタホールを形成する。キャパシタホール内に公知の方法により、下部電極、容量絶縁膜及び上部電極を順に形成することにより、キャパシタを形成する。これにより、キャパシタ及びFinFETからなるメモリセルが完成する。DRAMは、複数のメモリセルから構成されている。本実施例では、第1実施例と同様に、微細化に対応したFinFETを形成することができる。従って、ビット線及びキャパシタを微細化することにより、高集積度のDRAMを形成することができる。第4実施例本実施例は、FinFETの形成と同時に、プレナー型のトランジスタを形成する点が第1実施例とは異なる。FinFETの形成工程は、第1実施例と同じであるため、以下ではプレナー型のトランジスタの形成工程を中心に説明する。図14に示すように、本実施例の半導体装置は、第1の領域15aにFinFET、第2の領域15bにプレナー型のトランジスタを有する。プレナー型のトランジスタは、第1の半導体領域1aと、第1の半導体領域1a上に順に設けられた第2のゲート絶縁膜3b及び第2のゲート電極5bを有する。第1の半導体領域1a内の、第2のゲート電極5bを挟んだ両側には、第2のソース及びドレイン6bが設けられている。以下、第1実施例と異なる工程を中心に、本実施例の製造工程を説明する。なお、図11~14は本実施例の半導体装置を表す図であり、各図においてA図及びD図はそれぞれ第1及び第2の領域の上面図、B図及びC図はそれぞれD図のB1-B1方向及びA1-A1方向の断面図を表す。図11に示すように、公知のリソグラフィー技術とドライエッチング技術を用いて、半導体基板1の第1の領域15aに第1の素子分離領域11aを形成する。これと同時に、半導体基板1の第2の領域15bに、矩形の第1の半導体領域1aを囲むように第3の素子分離領域11cを形成する。図12に示すように、第1の半導体領域1a上にフォトレジストマスク図示していないを形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、第1の領域15aに自己整合的に第2の素子分離領域11bを形成する。フォトレジストマスクを除去した後、第1~第3素子分離領域11a~11cと、半導体基板1及び第1の半導体領域1aが同程度のエッチングレートとなる条件で、第1及び第2の領域15a、15bのドライエッチングを行う。これにより、第1~第3素子分離領域11a~11cと、半導体基板1及び第1の半導体領域1aの上部が除去される。半導体基板1及び第1の半導体領域1aに対して第1~第3の素子分離領域11a~11c内に埋め込まれた絶縁材料がエッチング選択比を有する条件で、第1~第3の素子分離領域11a~11cのウェットエッチングを行う。これにより、第1の領域15aには突出した半導体基板からなるフィン2が形成される。図13に示すように、第1の領域15a内の半導体基板1及び第2の領域15b内の第1の半導体領域1aの露出した表面を熱酸化することによりそれぞれ、第1のゲート絶縁膜3a及び第2のゲート絶縁膜3bを形成する。図14に示すように、半導体基板1上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成する。公知のリソグラフィー技術とドライエッチング技術を用いて、第1の領域15aにおいて複数のフィン2を跨るように第1のゲート電極5a、第2の領域15bにおいて第1の半導体領域1a上に第2のゲート電極5bを形成する。第1のゲート電極5aをマスクに用いて、フィン2における第1のゲート電極5aの両側に不純物をイオン注入することによりそれぞれ、第1のソース及びドレイン6aを形成する。これと同時に、第2のゲート電極5bをマスクに用いて、第1の半導体領域1aにおける第2のゲート電極5bの両側に不純物をイオン注入することにより第2のソース及びドレイン6bを形成する。これにより、FinFETを形成する工程を利用して、FinFETと共にプレナー型のトランジスタを形成することができ、工程数を減らすことができる。この結果、製造コストを低減することができる。