炭化珪素からなる第1導電型基板1と、前記第1導電型基板1上にエピタキシャル成長によって形成された第1導電型のドリフト層2と、前記ドリフト層2上にエピタキシャル成長によって形成された第2導電型の第1ゲート領域3と、前記第1ゲート領域3上にエピタキシャル成長もしくはイオン注入により形成された第1導電型のソース領域4とを有する半導体基板5と、前記ソース領域4および第1ゲート領域3を貫通して前記ドリフト層2まで達し、一方向を長手方向とした短冊状のトレンチ6と、前記トレンチ6の内壁上にエピタキシャル成長によって形成された第1導電型のチャネル層7と、前記チャネル層7の上に形成された第2導電型の第2ゲート領域8とを有したJFETを備え、前記トレンチ6の先端部において、前記ソース領域4の厚みよりも深い第1凹部13が形成されることで、該トレンチ6の先端部において、少なくともソース領域4が除去されており、かつ、前記第1凹部13の底面と側面との境界となるコーナ部を覆う第2導電型層16が形成されていることを特徴とする炭化珪素半導体装置。前記第2導電型層16により、前記第1凹部13のコーナ部が埋め込まれることで丸く滑らかな形状とされていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記JFETのセルが形成されたセル領域を囲む外周領域に、前記第1ゲート領域3よりも深く前記ドリフト層2に達する第2凹部14が形成されていると共に、該第2凹部14の側面から底面に至るように前記ドリフト層2に形成された第2導電型のリサーフ層15が備えられ、さらに、前記第2凹部14の底面と側面との境界となるコーナ部を覆う第2導電型層17が備えられていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。炭化珪素からなる第1導電型基板1と、前記第1導電型基板1上にエピタキシャル成長によって形成された第1導電型のドリフト層2と、前記ドリフト層2上にエピタキシャル成長によって形成された第2導電型のアノード領域3と、前記アノード領域3を囲む外周領域に、前記アノード領域3よりも深く前記ドリフト層2に達する凹部14が形成されていると共に、該凹部14の側面から底面に至るように前記ドリフト層2に形成された第2導電型のリサーフ層15が備えられ、さらに、前記凹部14の底面と側面との境界となるコーナ部を覆う第2導電型層17が備えられていることを特徴とする炭化珪素半導体装置。前記第2導電型層16、17は、第2導電型不純物濃度が1×1018cm3以上とされていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。炭化珪素からなる第1導電型基板1と、前記第1導電型基板1上にエピタキシャル成長によって形成された第1導電型のドリフト層2と、前記ドリフト層2上にエピタキシャル成長によって形成された第2導電型の第1ゲート領域3と、前記第1ゲート領域3上にエピタキシャル成長もしくはイオン注入により形成された第1導電型のソース領域4とを有する半導体基板5を用意する工程と、前記ソース領域4および第1ゲート領域3を貫通して前記ドリフト層2まで達し、一方向を長手方向とした短冊状のトレンチ6を形成する工程と、前記トレンチ6の内壁上にエピタキシャル成長によって第1導電型のチャネル層7を形成する工程と、前記チャネル層7の上に形成された第2導電型の第2ゲート領域8を形成する工程と、前記チャネル層7および前記第2ゲート領域8を前記ソース領域4が露出するまで平坦化する工程と、前記平坦化の後に、選択エッチングを行うことで少なくとも前記トレンチ6の先端部の前記ソース領域4と前記チャネル層7および前記第2ゲート領域8を除去し、前記トレンチ6の先端部に前記ソース領域4の厚みよりも深い第1凹部13を形成する工程と、前記第1凹部13の形成後に、不活性ガスに第2導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において1300°C以上の活性化アニール処理を行うことで、前記第1凹部13の底面と側面との境界部となるコーナ部を覆うように第2導電型層16を形成する工程と、を含むことを特徴とするJFETを備える炭化珪素半導体装置の製造方法。前記第2導電型ドーパントを含むガスとして、p型ドーパントを含むガスであるTMAもしくはB2H6を用いることを特徴とする請求項6に記載のJFETを備える炭化珪素半導体装置の製造方法。前記第2導電型層16を形成する工程を行った後、前記第1凹部13内を含めて層間絶縁膜10を形成する工程を含んでいることを特徴とする請求項6または7に記載のJFETを備える炭化珪素半導体装置の製造方法。前記JFETのセルが形成されたセル領域を囲む外周領域に、前記第1ゲート領域3よりも深く前記ドリフト層2に達する第2凹部14を形成する工程と、前記第2凹部14の側面から底面に至るように前記ドリフト層2内に第2導電型のリサーフ層15を形成する工程とを含み、前記リサーフ層15を形成する工程の後に、前記活性化アニール処理を行うことにより、前記第1凹部13のコーナ部を覆う前記第2導電型層16を形成すると同時に、前記第2凹部14の底面と側面との境界となるコーナ部を覆うように第2導電型層17を形成することを特徴とする請求項6ないし8のいずれか1つに記載のJFETを備える炭化珪素半導体装置の製造方法。上記従来のSiC半導体装置は、例えば、図5aに示されるように各トレンチJ5が短冊状に構成されると共に、各トレンチJ5が平行に並べられることでストライプ状にレイアウトされる。しかしながら、各トレンチJ5を短冊状に配置した場合に、過剰なドレイン電流が発生することが確認された。図6は、従来のSiC半導体装置におけるゲート電圧に対するドレイン電流特性を調べたときの特性図である。この図に示されるように、ゲート電圧がJFETを作動させる閾値近傍に近づくと、閾値を超える以前からドレイン電流が発生していることが確認できる。このような閾値近傍において発生するドレイン電流により、JFETを理想的な特性、つまりゲート電圧が閾値に至った時に初めてドレイン電流が流れ始めるという理想的な特性を得ることができないという問題が発生する。このような問題を解決し、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できるようにするために、本発明者らが鋭意検討を行ったところ、トレンチJ5の先端部に形成されるJFET構造が影響して上記問題が発生しているということが判った。つまり、トレンチJ5を短冊状にする場合、基本的にはトレンチJ5の長辺を使用してJFETを構成することになるが、n型ソース領域J4をエピタキシャル成長にて形成していることから基板全体にn型ソース領域J4が形成されることになり、トレンチJ5の先端部にもJFETが構成されることになる。そして、トレンチJ5の側面部と先端部とでn型チャネル層J6の厚みが異なるために、トレンチJ5の先端部に形成されるJFET構造の閾値がトレンチJ5の長辺に形成されるJFET構造の閾値と異なった値となり、上記問題を発生させると考えられる。したがって、トレンチJ5の先端部においてJFET構造が形成されないようにすれば、上記の問題が発生しないようにできると言える。このようにトレンチJ5の先端部においてJFET構造が形成されない構造は、トレンチJ5の先端部にn型ソース領域J4が形成されないようすることで実現することができる。このように構成されるJFETを備えるSiC半導体装置では、トレンチJ5の先端部に形成されたn型チャネル層J6がトレンチJ5の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチJ5の先端部においてJFET構造が構成されないようにできる。このため、トレンチJ5の先端部にJFET構造が構成される従来構造の場合のように、その先端部のJFET構造の閾値がトレンチJ5の長辺に位置する部分のJFET構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のSiC半導体装置とすることが可能となる。このような構造は、例えば、トレンチJ5の先端部において、n型ソース領域J4の厚みよりも深い凹部を形成することでn型ソース領域J4を除去することで実現できる。しかしながら、トレンチJ5の先端部に形成した凹部のコーナ部でゲート-ドレイン間リークが発生することが確認された。この問題について、図7に示す従来構造のSiC半導体装置の製造工程を示した斜視断面図を参照して説明する。まず、図7aに示すように、n型ドリフト層J2上にp型の第1ゲート領域J3およびn型ソース領域J4を順に形成したのち、これらを貫通するトレンチJ5を形成し、このトレンチJ5内にn型チャネル層J6およびp型の第2ゲート領域J7を形成した構造とする。続いて、図7bに示すように、トレンチJ5の先端においてn型ソース領域J4の厚みよりも深い凹部J8を形成すると共に、外周耐圧部を構成するための凹部J9を形成する。そして、図7cに示すように、p型不純物のイオン注入によって凹部J9の側面から底面にかけてp型リサーフ層J10や図示しないがコンタクト用のp型層などを形成したのち、例えばAr雰囲気において1600°C程度の活性化アニール処理を行う。このようなアニール処理を行ったところ、図7dに示すように、凹部J8のコーナ部においてn型層J11が形成され、このn型層J11とp型の第1ゲート領域J3もしくは第2ゲート領域J7との高濃度接合が構成されることが確認された。このため、ドレイン電位が第1ゲート領域J3上に表出し、ゲート-ドレイン間耐圧が低下して、高濃度接合リークゲートリークやドレインリークが発生するという問題を発生させる。活性化アニール処理は、ステップバンチングの発生等を防止するために、若干ながらSiCの成長雰囲気を使って行われる。このため、基板表面にSiCが成長することを抑制するために、成長レートが遅くなる条件で活性化アニール処理を行うことになるが、成長レートを遅くしているために、雰囲気中に自然に存在している微量の窒素Nが成長したSiCに取り込まれ易くなって、n型層J11となって現れると考えられる。また、活性化アニール処理の際に、p型リサーフ層J10を形成するための凹部J9のコーナ部においても、n型層J12が形成される。このn型層J12により、p型リサーフ層J10とn型層J12とによるPN接合が形成されてしまうために、ドレイン耐圧が低下するという問題も発生する。本発明は上記点に鑑みて、ゲート領域が備えられるトレンチの先端部においてJFET構造が形成されないように凹部を形成する構造において、高濃度接合リークが発生することを抑制することを第1の目的とする。また、リサーフ層を形成するための凹部を形成する場合に、ドレイン耐圧が低下することを抑制することを第2の目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型基板1上に第1導電型のドリフト層2と、第2導電型の第1ゲート領域3と、第1導電型のソース領域4とが形成された半導体基板5と、ソース領域4および第1ゲート領域3を貫通してドリフト層2まで達し、一方向を長手方向とした短冊状のトレンチ6と、トレンチ6の内壁上にエピタキシャル成長によって形成された第1導電型のチャネル層7と、チャネル層7の上に形成された第2導電型の第2ゲート領域8とを有したJFETを備えたSiC半導体装置において、トレンチ6の先端部において、ソース領域4の厚みよりも深い第1凹部13が形成されることで、該トレンチ6の先端部において、少なくともソース領域4が除去されており、かつ、第1凹部13の底面と側面との境界となるコーナ部を覆う第2導電型層16が形成されていることを特徴としている。このように、第2ゲート領域8が備えられるトレンチ6の先端部においてJFET構造が形成されないように第1凹部13を形成する構造において、第1凹部13の底面と側面との境界部となるコーナ部に第2導電型層16を形成するようにしている。このため、第2導電型層16と第1ゲート領域3もしくは第2ゲート領域8とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第1ゲート領域3上に表出して、ゲート-ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リークゲートリークやドレインリークが発生することを防止することができる。請求項2に記載の発明では、第2導電型層16により、第1凹部13のコーナ部が埋め込まれることで丸く滑らかな形状とされていることを特徴としている。このように、第1凹部13のコーナ部が第2導電型層16によって埋め込まれた状態になって丸く滑らかな形状になる。このため、第1凹部13のコーナ部において、第1凹部13上に形成される層間絶縁膜10にクラックが発生することを防止でき、クラックに起因するゲート-ソース間リークを防止できる。請求項3に記載の発明では、JFETのセルが形成されたセル領域を囲む外周領域に、第1ゲート領域3よりも深くドリフト層2に達する第2凹部14が形成されていると共に、該第2凹部14の側面から底面に至るようにドリフト層2に形成された第2導電型のリサーフ層15が備えられ、さらに、第2凹部14の底面と側面との境界となるコーナ部を覆う第2導電型層17が備えられていることを特徴としている。請求項4に記載の発明では、リサーフ層15が備えられる構造において、凹部14の底面との境界となるコーナ部を覆う第2導電型層17が備えられるようにしている。このように、第2凹部14のコーナ部にも第2導電型層17を備えた構造としている。このため、第2導電型層17とリサーフ層15とが同じ導電型となり、これらの間にPN接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。この場合にも、第2凹部14のコーナ部が第2導電型層17によって埋め込まれた状態になって丸く滑らかな形状となるようにすれば、第2凹部14のコーナ部において、第2凹部14上に形成される層間絶縁膜10にクラックが発生することを防止でき、リサーフ層15や第1導電型基板1およびドリフト層2をアノードおよびカソードとするクラックに起因するアノード-カソード間リークを防止できる。請求項5に記載の発明では、第2導電型層16、17は、第2導電型不純物濃度が1×1018cm3以上とされていることを特徴としている。これにより、第2導電型層16、17を活性化アニール処理によって形成する際に、雰囲気中に自然に存在している微量の第1導電型不純物が取り込まれても第2導電型不純物によって補償されるため、第2導電型層16、17が少なくとも第1導電型とならないようにできる。請求項6に記載の発明では、第1凹部13の形成後に、不活性ガスに第2導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において1300°C以上の活性化アニール処理を行うことで、第1凹部13の底面と側面との境界部となるコーナ部を覆うように第2導電型層16を形成する工程を行うことを特徴としている。このように、不活性ガスに第2導電型ドーパントとなる元素を含むガスを混合した混合ガス雰囲気において1300°C以上の活性化アニール処理を行うことで、第1凹部13の底面と側面との境界部となるコーナ部を覆うように第2導電型層16を形成することができる。これにより、請求項1に記載の構造を得ることができる。また、このような製造方法によれば、第2導電型層16により、第1凹部13のコーナ部が埋め込まれることで丸く滑らかな形状となることから、請求項2に記載の構造を得ることもできる。この場合において、請求項8に記載の発明のように、第2導電型層16を形成する工程を行った後、第1凹部13内を含めて層間絶縁膜10を形成する工程を行うのであれば、第1凹部13のコーナ部において、第1凹部13上に形成される層間絶縁膜10にクラックが発生することを防止でき、クラックに起因するゲート-ソース間リークを防止できる。例えば、請求項7に記載の発明のように、第2導電型ドーパントを含むガスとして、p型ドーパントを含むガスであるTMAもしくはB2H6を用いることができる。このようなSiCのエピタキシャル成長において一般的に使用されているガスで第2導電型層16を形成でき、ガス流量の調整等によって容易に第2導電型層16に含まれるp型不純物濃度を制御することが可能となる。請求項9に記載の発明では、JFETのセルが形成されたセル領域を囲む外周領域に、第1ゲート領域3よりも深くドリフト層2に達する第2凹部14を形成する工程と、第2凹部14の側面から底面に至るようにドリフト層2内に第2導電型のリサーフ層15を形成する工程とを含み、リサーフ層15を形成する工程の後に、活性化アニール処理を行うことにより、第1凹部13のコーナ部を覆う第2導電型層16を形成すると同時に、第2凹部14の底面と側面との境界となるコーナ部を覆うように第2導電型層17を形成することを特徴としている。このように、第2凹部14のコーナ部にも第2導電型層17を備えることにより、請求項3に記載の構造を得ることができる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態にかかるSiC半導体装置を示した図であり、図1aは、平面パターン図、図1bは、図1aのA-A’断面図、図1bは、図1aのB-B’断面図、図1dは、図1aのC-C’断面図である。図1a~dに示すSiC半導体装置は、n型SiC基板1を用いて構成されている。n型SiC基板1としては、例えばオフ基板を用いることができるが、n型SiC基板1に形成されるJFETのセルのレイアウトとオフ方向については無関係であり、JFETのセルのレイアウトをオフ方向に合わせる必要はない。まず、JFETの基本構造について説明する。JFETの基本構造は、図1bに示される構造とされている。具体的には、n型SiC基板1の上に、n型ドリフト層2、p型の第1ゲート領域3、n型ソース領域4が順に形成された半導体基板5にトレンチ6が形成されており、トレンチ6の内壁上から半導体基板5の表面上にかけて、n型チャネル層7が形成されている。このn型チャネル層7の表面上には、トレンチ6の内部を完全に埋め込むようにp型の第2ゲート領域8が形成されている。そして、第2ゲート領域8の表面上にはゲート電極9が形成されており、その上には層間絶縁膜10を介してソース電極11が形成されている。ソース電極11は、層間絶縁膜10に形成されたコンタクトホールを介してn型ソース領域4に電気的に接続されている。さらに、n型SiC基板1の裏面にはドレイン電極12が形成されており、ドレイン領域となるn型SiC基板1に対して電気的に接続されている。このような構造により、JFETの基本構造が構成されている。また、図1aに示されるように、トレンチ6の開口形状は短冊状とされており、このような開口形状である複数のトレンチ6が平行に並べられることでストライプ状に配置されている。そして、図1c、dに示されるように、トレンチ6の先端部の周辺を含めてn型SiC基板1の外縁部において凹部第1凹部13が形成されることでn型ソース領域4が除去されたメサ構造とされていると共に、トレンチ6の先端部においてn型チャネル層7および第2ゲート領域8が除去された形状とされている。このため、n型ソース領域4は、各トレンチ6の長辺に隣接する位置のみが残された状態となり、その領域のみにJFET構造が構成された状態となっている。このように構成されたJFETを備えるSiC半導体装置では、トレンチ6の先端部に形成されたn型チャネル層7がトレンチ6の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ6の先端部においてJFET構造が構成されないようにできる。このため、トレンチ6の先端部にJFET構造が構成される従来構造の場合のように、その先端部のJFET構造の閾値がトレンチ6の長辺に位置する部分のJFET構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のSiC半導体装置とすることが可能となる。特に、トレンチ6の先端部において、凹部13がn型チャネル層7のうちトレンチ6の長辺部に形成される部分よりも厚くなっている領域およびその領域から第1ゲート領域3の厚さよりも長い領域が除去された形状とされるようにすると良い。このようにすることで、膜厚が増大したチャネル部とn型ソース領域4の距離がチャネル長以上となり、閾値電圧付近のオフ時においても、ドレイン電流が完全にカットされ、過剰ドレイン電流の発生を防止することができる。さらに、本実施形態にかかるSiC半導体装置では、JFETのセルが形成されたセル領域を囲む外周領域に第1ゲート領域3よりも深く、n型ドリフト層2に達する凹部第2凹部14が形成されている。この凹部14は、セル領域を囲むように形成されており、この凹部14の側面から底面にかけてp型リサーフ層15が形成されている。このp型リサーフ層15により、セル領域の外周において等電位線が偏りなく広範囲に伸びるようにでき、電界集中が緩和できるため、耐圧向上を図ることが可能となる。なお、ここでは図示していないが、p型リサーフ層15のさらに外周にp型ガードリング層などを形成することもできる。これらp型リサーフ層15やp型ガードリング層などによって外周耐圧構造を構成することができ、SiC半導体装置の耐圧向上を図ることが可能となる。また、凹部13のコーナ部、具体的には、凹部13の底面と側面との境界部において、p型層16が形成された構造とされている。このp型層16は、後述する活性化アニール処理において意図的に形成されるようにしている。p型層16の膜厚については特に制限はないが、少なくともn型にはならないようにしてあり、例えば1×1018cm3以上となるようにしている。同様に、凹部14のコーナ部、具体的には、凹部14の底面と側面との境界部において、p型リサーフ層15の表面にはp型層17が形成された構造とされている。このp型層17も、後述する活性化アニール処理において意図的に形成されるようにしている。p型層17の膜厚については特に制限はないが、少なくともn型にはならないようにしてあり、例えば1×1018cm3以上となるようにしている。図2は、n型ソース領域4がトレンチ6の先端部にまで残されているような従来構造と本実施形態のようにトレンチ6の先端部においてn型ソース領域4を除去した凹形状の構造それぞれの場合におけるゲート電圧Vに対するドレイン電流Aの特性を調べた結果を示した図である。この図に示されるように、本実施形態の構造では、従来構造の場合のように、ゲート電圧が閾値近傍に近づいたときにドレイン電流が流れてしまうことは無く、閾値になって初めてドレイン電流が流れるようにできる。この実験結果からも、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のSiC半導体装置にできていることが判る。また、凹部13のコーナ部にp型層16を備えた構造としている。このため、p型層16とp型の第1ゲート領域3もしくは第2ゲート領域8とが同じ導電型となり、これらの間において高濃度接合高濃度同士のPN接合が構成されないようにできる。このため、ドレイン電位が第1ゲート領域3上に表出して、ゲート-ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リークゲートリークやドレインリークが発生することを防止することができる。また、凹部13のコーナ部がp型層16によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部13のコーナ部において、凹部13上に形成される層間絶縁膜10にクラックが発生することを防止でき、クラックに起因するゲート-ソース間リークを防止できる。さらに、凹部14のコーナ部にもp型層17を備えた構造としている。このため、p型層17とp型リサーフ層15とが同じ導電型となり、これらの間にPN接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。また、凹部14のコーナ部がp型層17によって埋め込まれた状態になって丸く滑らかな形状になる。このため、凹部14のコーナ部において、凹部14上に形成される層間絶縁膜10にクラックが発生することを防止でき、p型リサーフ層15をアノード、n型SiC基板1およびn型ドリフト層2をカソードとするクラックに起因するアノード-カソード間リークを防止できる。次に、本実施形態にかかるSiC半導体装置の製造方法について説明する。図3は、本実施形態にかかるSiC半導体装置の製造工程を示した断面図であり、紙面左側は図1bに相当する断面、紙面右側は図1dに相当する断面の製造工程中の様子を示している。また、図4は、図3c以降のSiC半導体装置の製造工程を示した斜視断面図である。まず、図3aに示す工程では、n型SiC基板1の表面上にn型ドリフト層2とp型の第1ゲート領域3とn型ソース領域4を順にエピタキシャル成長させることで、半導体基板5を構成する。続いて、図3bに示す工程では、トレンチ6の形成予定領域が開口する図示しないマスクを配置したのち、RIEReactiveIonEtching等の異方性エッチングを行うことでトレンチ6を形成する。そして、エピタキシャル成長により、n型チャネル層7を形成する。このとき、n型チャネル層7のマイグレーションにより、トレンチ6の底部および先端部では、トレンチ6の長辺側の側壁表面よりもn型チャネル層7の膜厚が厚く形成される。また、図3cに示す工程では、n型チャネル層7の表面上にp型層からなる第2ゲート領域8をエピタキシャル成長させたのち、CMPChemicalMechanicalPolishingなどによってn型ソース領域4が露出するまで第2ゲート領域8およびn型チャネル層7を平坦化し、これらがトレンチ6の内部にのみ残るようにする。これにより、図4aに示す斜視断面構造が構成される。続いて、図4bに示す工程では、セル領域の外縁部を選択エッチングすることでメサ構造を構成するが、2段階のエッチングを行うことにより、凹部13、14を順に形成する。まず、RIE等の異方性エッチングにより、セル領域の外縁部において、n型ソース領域4よりも深い位置までエッチングしてn型ソース領域4を除去すると共に、同時にトレンチ6の先端部近辺においてn型ソース領域4とn型チャネル層7および第2ゲート領域8を部分的に除去して凹部13を形成する。具体的には、凹部13の形成予定領域セル領域の外縁部やn型ソース領域4とn型チャネル層7および第2ゲート領域8のうち部分的に除去する部分が開口するマスクを配置した後、異方性エッチングを行うことで凹部13を形成する。続いて、先ほど使用したマスクとは異なるマスクを用いて、再びRIE等の異方性エッチングにより、セル領域の外縁部における凹部13内において、p型の第1ゲート領域3よりも深い位置まで選択エッチングして第1ゲート領域3を除去することで凹部14を形成する。具体的には、凹部14の形成予定領域セル領域の外縁部のうちp型リサーフ層15が配置される部分から外周側が開口するマスクを配置した後、異方性エッチングを行うことで凹部14を形成する。そして、エッチング時に用いたマスクを除去したのち、p型リサーフ層15や図示しないp型ガードリング層の形成予定領域が開口するマスクを配置し、その上からp型不純物をイオン注入することにより、図4cに示すように、p型リサーフ層15などを形成する。この後、p型ドーパントとなる元素を含むガス雰囲気、例えばArなどの不活性ガスとTMAトリメチルアルミもしくはB2H6の混合ガス雰囲気において1300°C以上、例えば1600°Cで活性化アニール処理を行う。これにより、p型リサーフ層15など、各種不純物層にドーピングされた不純物が活性化される。また、これと同時に、凹部13の底面と側面との境界部となるコーナ部にp型層16が形成されると共に、凹部14の底面と側面との境界部となるコーナ部にp型層17が形成される。このとき、雰囲気ガスに含まれるp型ドーパントとなる元素を含むガスの分量を調整するなどにより、p型層16、17のp型不純物濃度が1×1018cm3以上となるようにしている。すなわち、p型ドーパントとなる元素を含むガスを導入しない場合、雰囲気中に自然に存在している微量の窒素Nが成長したSiCに取り込まれ易くなって、n型不純物がドーピングされることになる。このときのn型不純物濃度が1×1017~1×1018cm3となることから、p型層16、17のp型不純物濃度が1×1018cm3以上となるようにすれば、n型不純物によってp型不純物が補償されても、p型層16、17が少なくともn型とならないようにできる。なお、このようなp型層16、17の形成に用いるp型ドーパントを含むガスとして、TMAもしくはB2H6を用いている。このようなSiCのエピタキシャル成長において一般的に使用されているガスでp型層16、17を形成でき、ガス流量の調整等によって容易にp型層16、17に含まれるp型不純物濃度を制御することが可能となる。この後の工程については図示していないが、ゲート電極9の形成工程、層間絶縁膜10の形成工程、コンタクトホール形成工程、ソース電極11の形成工程およびドレイン電極12の形成工程等、従来と同様の製造工程を施すことで、図1に示したSiC半導体装置が完成する。以上説明したように、本実施形態では、第2ゲート領域8が備えられるトレンチ6の先端部においてJFET構造が形成されないように凹部13を形成する構造において、凹部13の底面と側面との境界部となるコーナ部にp型層16を形成するようにしている。このため、p型層16とp型の第1ゲート領域3もしくは第2ゲート領域8とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第1ゲート領域3上に表出して、ゲート-ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リークゲートリークやドレインリークが発生することを防止することができる。また、凹部14のコーナ部にもp型層17を備えた構造としているため、p型層16とp型リサーフ層15とが同じ導電型となり、これらの間にPN接合が構成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。他の実施形態上記各実施形態では、n型チャネル層7にチャネル領域が設定されるnチャネルタイプのJFETを例に挙げて説明したが、各構成要素の導電型を逆にしたpチャネルタイプのJFETに対しても本発明を適用することができる。さらに、上記実施形態では、n型ソース領域4をエピタキシャル成長させたものについて説明したが、第1ゲート領域3に対してn型不純物をイオン注入することによってn型ソース領域4を形成しても良い。また、上記実施形態では、p型層16、17が両方共に形成される構造について本発明が適用された場合について説明したが、少なくとも一方が備えられる構造について本発明を適用することができる。なお、上記各実施形態では、一方向を長手方向とする短冊状のトレンチ6として、長方形を例に挙げて説明したが、必ずしも長方形である必要はなく、平行四辺形や先端部の中心部を尖らせた六角形状例えば正六角形の相対する二辺のみ長くした形状などの短冊状としても構わない。