半導体基板上に第1半導体層及び前記第1半導体層と異なる格子定数と結晶構造を有する第2半導体層を順次形成する段階と、前記第2半導体層及び前記第1半導体層をエッチングして前記格子定数の差によって前記第1半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第1半導体パターンを形成する段階と、前記第1半導体パターン上に前記第1半導体層と同一な結晶構造を有する第3半導体層を形成する段階と、前記第3半導体層をエッチングして前記第1半導体パターンの側壁及び上面に3次元形状を有する第2半導体パターンを形成する段階と、及び前記第1半導体パターンに直交する方向に延長して少なくとも3面で前記第2パターンの少なくとも一部を囲むゲートを形成する段階を更に含むことを特徴とするトランジスタの製造方法。前記第1半導体層はシリコンを含み、前記第2半導体層はシリコン-ゲルマニウムを含み、前記第1半導体パターンは緩和された結晶構造によって引張力が誘導された引張シリコンstrainedsiliconを含むことを特徴とする請求項1記載のトランジスタの製造方法。前記第2半導体層は、エピタキシャル成長工程で形成されることを特徴とする請求項2記載のトランジスタの製造方法。前記第3半導体層は、シリコンを含むことを特徴とする請求項2記載のトランジスタの製造方法。前記ゲートと前記第2半導体パターンとの間にゲート酸化膜を形成する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。前記ゲートの上面に金属シリサイド層を形成する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。前記第1及び第2半導体パターンに不純物を注入する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。本発明は、前述した従来技術の問題点を解決するためのもので、本発明の第1目的は、ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供することにある。本発明の第2目的は、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができるトランジスタの製造方法を提供することにある。本願発明のトランジスタの製造方法は、半導体基板上に第1半導体層及び第1半導体層と異なる格子定数と結晶構造を有する第2半導体層を順次形成する段階と、第2半導体層及び第1半導体層をエッチングして格子定数の差によって第1半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第1半導体パターンを形成する段階と、第1半導体パターン上に第1半導体層と同一な結晶構造を有する第3半導体層を形成する段階と、第3半導体層をエッチングして第1半導体パターンの側壁及び上面に3次元形状を有する第2半導体パターンを形成する段階と、及び第1半導体パターンに直交する方向に延長して少なくとも3面で前記第2パターンの少なくとも一部を囲むゲートを形成する段階を更に含むことを特徴とする。本発明によると、チャンネルとゲートとが接触する面積を増大させて電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させることによりチャンネル部内の電子移動度を向上させることができる。以下、添付図面を参照して本発明の好ましい実施例による半導体素子及びその製造方法について詳細に説明する。[実施例1]図2乃至図7は、本発明の一実施例による半導体素子の製造方法を説明するための工程図である。図2及び図3を参照すると、本実施例の半導体素子の製造方法によると、まず半導体基板100上に第1半導体層110を形成した後、第1半導体層110上に第1半導体層110と異なる格子lattice特性を有する第2半導体層120を形成する。図4を参照すると、第1半導体層110及び第2半導体層120をエッチングして半導体基板100上に第1半導体層パターン及び第2半導体層パターンからなる第1半導体パターン200を形成する。図5を参照すると、第1半導体パターン200上に第1半導体層110と同一の格子特性を有する第3半導体層130を形成する。この場合、第3半導体層130は、第1半導体パターン200をカバーしながら半導体基板100上に形成される。図6を参照すると、第3半導体層130をエッチングして第1半導体パターン200の上面及び側壁を囲む第2半導体パターン300を形成する。図7を参照すると、第2半導体パターン300が形成された半導体基板100上にゲート層図示せずを形成した後、前記ゲート層をエッチングして第2半導体パターン300と直交する方向にゲート400を形成する。本実施例において、半導体基板100は酸化膜を含む絶縁基板であり、半導体基板100上にはシリコンを含む第1半導体層110が形成される。この時、第1半導体層110は約10~30nm程度の厚さで形成することが望ましい。前記第1半導体層110上に第1半導体層110の結晶構造の変化を誘導する第2半導体層120が形成される。即ち、第1半導体層110上には、第1半導体層110と異なる格子特性を有する第2半導体層120が形成される。このような第2半導体層120は、第1半導体層110の結晶構造を緩和させる。これは、第2半導体層120と第1半導体層110とを互いに異なる結晶構造を有する材質で形成するためである。従って、第2半導体層120は、第1半導体層110の結晶構造を変化させることができる。例えば、第1半導体層110がシリコンで形成される場合、第2半導体層120は、シリコンの結晶構造を緩和させるために、シリコン-ゲルマニウム又はシリコン-カーバイド層を用いて形成する。上部のシリコン-ゲルマニウム層又はシリコン-カーバイド層は、下部のシリコン内に引張力を誘導する。好ましくは、第1半導体層110をシリコンで形成する場合、第2半導体層120はシリコン-ゲルマニウムで形成する。即ち、シリコン-ゲルマニウムを含む第2半導体層120は変形誘導層になり、シリコンを含む第1半導体層110は変形層になる。この場合、第1半導体層110を変形シリコンstrainedsilicon層という。前記第1半導体層110上に第2半導体層120を形成する方法は、選択的に適用が可能である。例えば、通常的な蒸着工程で第2半導体層120を形成するか、エピタキシャルepitaxial成長工程で第2半導体層120を形成することができる。好ましくは、第1半導体層110上にエピタキシャル成長工程で第2半導体層120を形成することが好ましい。この際、第2半導体層120は、約10~90nm程度の厚さを有する。前記半導体基板100上に第1半導体層110及び第2半導体層120を順次形成した後、第1半導体層110及び第2半導体層120を写真エッチング工程でエッチングして第1半導体パターン200を形成する。この場合、第1半導体パターン200は、半導体基板100上に第1方向である長さ方向に形成される。前記第1半導体パターン200を形成した後、第1半導体パターン200上に第3半導体層130を形成する。その後、写真エッチング工程で第3半導体層130をエッチングして第1半導体パターン200の上面及び側面上に第3半導体層パターン131を形成することにより、第2半導体パターン300を完成する。前記第3半導体層パターン131は、第2半導体パターン300を囲む構造を有する。又、第3半導体層130は、第1半導体層110と同一な格子特性を有する。例えば、第1半導体層110をシリコンで形成した場合、第3半導体層130は第1半導体層110と同一な格子特性を有するシリコンで形成する。即ち、第3半導体層130は、第1半導体層110と同一な結晶構造を有する材質で形成する。しかし、第3半導体層130が第1半導体層110と完全に同一な物質では構成されない。前記第2半導体パターン300は、第3半導体層130を形成する方法によって、異なる方法で形成する。例えば、半導体基板100上に位置する第2半導体パターン300上に第3半導体層130を蒸着工程で形成する場合、第2半導体パターン300は、通常的な写真エッチング工程で形成される。一方、シリコンを含む第1半導体パターン200からエピタキシャル成長工程で第3半導体層130を形成する場合がある。第1半導体パターン200のエピタキシャル工程前には、プリベーキングpre-baking又はプリクリーニングpre-cleaning工程を進行する。プリベーキング又はプリクリーニング工程は、シリコンが外部に露出される時、自然酸化膜が成長するので、パッシベーションpassivationした後、エピタキシャル工程を進行するために用いられる。プリベーキング又はプリクリーニング工程では、半導体基板100を約900°C程度の温度で約1分間加熱した後、エピタキシャル成長工程を進行する。エピタキシャル成長工程では、約900°C程度の温度で約2分未満間、半導体基板100を加熱する。これにより、好ましくはエピタキシャル成長工程で生成された第3半導体層130は、約10~100nm程度の厚さを有する。前記エピタキシャル成長工程は、通常的な写真エッチング工程より簡単に行われる。シリコンを含む第1半導体パターン200にエピタキシャル成長工程を適用すると、第1半導体パターン200の外部にはシリコン系列の物質が成長する。この場合、第1半導体パターン200に成長されたシリコン系列の物質はシリコンと同一な格子特性を有することになる。好ましくは、半導体層100は酸化膜を含む絶縁基板であり、第1半導体層110はシリコン層であり、第2半導体層120は第1半導体層110からエピタキシャル成長されたシリコンゲルマニウム層である。又、第3半導体層130は、第1半導体パターン200からエピタキシャル成長されたシリコン層である。この時、第2半導体層120は、第1半導体層110から垂直方向に成長させる。シリコン-ゲルマニウムに含まれるゲルマニウムの濃度は、第1半導体層110から漸次増加させることが好ましい。前記第2半導体パターン300を形成した後、第2半導体パターン300上にゲート酸化膜が形成される。前記ゲート酸化膜上にゲートを構成する物質を連続的に形成して、前記ゲート物質を平坦化した後、ウェット又はドライエッチング工程で所定の厚さを有するゲート物質をエッチングしてゲート400を形成する。この際、第2半導体パターン300は、ゲート400と接触されるチャンネルになる。この後、ゲート400に通常的なスペーサを構成する層を蒸着及びエッチングしてスペーサを形成する。前記ゲート400上に金属膜を蒸着して熱処理を進行してゲート400上に金属シリサイド層を形成する。ゲート400に蒸着される金属としては、コバルトCo、ニッケルNi又は鉛Pb等が用いられる。半導体装置のデザインルールdesignruleが減少するほど、半導体装置での金属シリサイド層の形成は必須的である。前記第2半導体パターン300の一側端部は、半導体基板100のソースsource領域と接触するように形成され、第2半導体パターン300の他側端部は、半導体基板100のドレーンdrain領域と接触するように形成される。即ち、負極に該当するソースと正極に該当するドレーンとの間で、第2半導体パターン300はチャンネルになる。前記チャンネルは、電気伝導度のあるシリコンで形成され電流通路の役割を果たす。第2半導体パターン300の外部とゲート400とが接触する部位にゲート酸化膜を形成して、このようなゲート酸化膜を媒介としてチャンネルとゲートとが連通される。一般に、トランジスタの集積度及び速度を高めるために、スケールを減らすか、3次元構造の半導体素子を適用しなければならない。しかし、3次元構造の半導体素子において、チャンネルの幅が90nm以下に減少すると、ゲート酸化膜を通じた漏洩電流が発生する。本発明に係る第2半導体パターン300、即ちチャンネルは3次元構造物であり、第2半導体パターン300の外部を囲む構造としてゲート400を形成するため、チャンネルとゲートとの接触面を増加させることができる。即ち、チャンネルの3面にトリゲートTri-Gateが形成される。このようなトリゲートを用いると、シングルゲートを用いた場合よりも、シリコンの厚さ及び電流漏洩問題を改善することができる。ここで、第2半導体パターン300、ゲート酸化膜、ゲート400、スペーサ、ソース領域、ドレーン領域及び金属シリサイド層等は、MOSFETMetalOxideSiliconFieldEffectTransistorを動作させるための構造物である。一般的なMOSFETは、p型シリコン基板の表面近傍に2つのn型層を設けてこれをソースとドレーンとし、ソースとドレーンとの電流通路になるチャンネルを形成した後、チャンネルの表面にゲート酸化膜を形成し、その上にゲートを形成する構造を有する。前記ゲートに-電圧を印加すると、基板にあるホールが一側方向へ引かれて、ゲート酸化膜下のチャンネルに集まることになり、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲートに電圧を印加すると、ホールはゲートよりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。即ち、MOSFETは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅する。通常的に、ソース及びドレーン領域の深さは、半導体デバイスの小型化によって浅くなる。このような理由で、極度に微細なデバイスでは、ソース及びドレーン領域の抵抗値が増加して、MOSFETデバイス性能を低下させる。しかし、本発明による半導体素子は、第2半導体パターン300、即ち、チャンネルが3次元的に垂直に形成されてソース領域及びドレーン領域と連通されるため、ソース及びドレーン領域の抵抗値の増加によるMOSFETの性能低下を防止することができる。又、本実施例による半導体素子を製造する工程内に、半導体素子の電気的特性を改善するために、各半導体層に不純物をイオン注入する段階を更に含むことができる。[実施例2]図8は、本発明の他の実施例による半導体素子を説明するための斜視図であり、図9は、図8に図示したチャンネルとゲートとの接触面を説明するための断面図であり、図10は、図8に図示したチャンネル内部の電子の流れを説明するための概念図であり、図11は、従来の変形シリコンを用いた2次元的なチャンネルを3次元概念に拡張した概略的な斜視図である。図8に図示したように、本実施例による半導体素子は、半導体基板100に第1半導体パターンで形成された第1構造物510と、第1半導体パターンと異なる格子特性を有する第2半導体パターンで形成され、前記第1構造物510の中心部を貫通するように配置される第2構造物520と、を含む。第1構造物510の外面には、ゲート酸化膜が形成され、第1構造物510上には、第1構造物510に対して直交する方向にゲート400が形成される。前記ゲート400の側壁には、スペーサ図示せずが形成され、第1構造物510及びゲート400の表面には、金属シリサイド層を形成することができる。この場合、第1構造物510及びゲート400に蒸着される金属は、コバルト、ニッケル又は鉛等を含む。一般的に、半導体装置のデザインルールdesignruleが減少するほど、半導体装置において金属シリサイド層の形成は必須的である。前記第1構造物510の一側は、半導体基板の一側に形成されたソース領域に接触され、第1構造物510の他側は、半導体基板100の他側に形成されたドレーン領域に接触される。前記半導体基板100は酸化膜を含む絶縁基板であり、第1構造物510はシリコンを含む。この時、第1構造物510の下部は、半導体基板100から約10~30nm程度の厚さで形成され、下部を除いた第1構造物510の残り面は約10~100nm程度の厚さで形成されることが好ましい。第2構造物520は、第1構造物510の結晶構造の変化を誘導する第2半導体で形成される。従って、第2構造物520と第1構造物510とは、互いに異なる格子lattice特性を有する。前記第2構造物520は、シリコンの結晶構造を緩和させるために、シリコン-ゲルマニウム又はシリコン-カーバイドを用いて形成される。第1構造物510がシリコンで形成されると、第2構造物520はシリコン-ゲルマニウムで形成することが好ましい。前記第2構造物520は、第1構造物510の中心部を半導体基板100に対して第1方向である長さ方向に貫通するように配置される。即ち、第1構造物510の中心部に第2構造物520が長さ方向に挿入された構造で形成される。この際、第2構造物520は、シリコンを含む第1構造物510からエピタキシャル成長工程で形成することができる。好ましくは、第2構造物520は、約10~90nm程度の厚さで形成される。第1構造物510とゲート400との間にはゲート酸化膜が介在され、第1構造物510上には第1構造物510に対して直交する方向にゲート400が形成される。ここで、第1構造物510はゲート400と連通されるチャンネルになる。第1構造物510、即ち、チャンネルは電流通路になる。第1構造物510は、ゲート酸化膜を介在してゲート400に連通される。ここで、第1構造物510及び第2構造物520、ゲート酸化膜、ゲート400、スペーサ、ソース領域、ドレーン領域、金属シリサイド層等は、MOSFETを動作させるために形成される構造物である。前記MOSFETは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅することになる。一般的に、MOSFETを動作させるために、ゲート400に-電圧を印加すると、半導体基板100にあるホールが一側方向に引かれて、ゲート酸化膜上部のチャンネルに集まることになって、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲート400に電圧を印加すると、ホールはゲート400よりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。本実施例において、第1構造物510は3次元的な構造を有する構造物であり、ゲート400に対して3つのゲート接触面511、512、513が形成される。一般に、ソース及びドレーン層の深さは、半導体デバイスの小型化によって小さくなる。このような理由で、極度に微細なデバイスではソース及びドレーン領域の抵抗値が増加してMOSFETデバイス性能を低下させる。しかし、本発明による半導体素子は、従来の2次元的な構造物に対してチャンネルとゲートとが接触するゲート接触面511、512、513が増大されトランジスタの集積度及び速度を高めることができる。又、増大された接触面にゲート酸化膜を通じた漏洩電流が減少することになる。前記第2構造物520によって第1構造物510の結晶構造が緩和される。具体的に説明すると、第2構造物520が含むシリコン-ゲルマニウムによって第1構造物510が含むシリコンに引張力が誘導される。これは、シリコン-ゲルマニウムとシリコンとの格子定数に差が存在するために発生し、このように結晶構造が緩和されたシリコンを変形シリコンstrainedsiliconという。前記第1構造物510の結晶構造が緩和されると、第1構造物510を通過する電流の抵抗が減少する。図10に示したように、電子の移動度又はホールの移動度は一般的なシリコン格子601よりも変形シリコンの格子602で向上される。これは、シリコン内部の結晶構造が緩和され電子に発生する抵抗が減少されたためである。従って、究極的にトランジスタの集積度及び速度を高めるために、3次元的なチャンネルを利用しなければならない。しかし、チャンネルの幅が減少されるにつれて、短チャンネル効果、ゲート酸化膜を通じた漏洩電流が発生する。これを改善するために、ゲート酸化膜を減らし、電流の流れを向上させなければならない。従って、変形シリコンを用いた3次元的なチャンネルが必要である。しかし、従来の半導体チャンネルは、2つのシリコン層間にシリコンの変形を誘発するシリコン-ゲルマニウムを適用した2次元的なチャンネル構造であった。従来のシリコン-ゲルマニウムを用いた2次元的なチャンネルを3次元的なチャンネルの概念に拡張すると、図11に図示されたように、シリコン-ゲルマニウムパターン720が外部に開放される。又、第1シリコンパターン710と第2シリコンパターン730とは、互いに離隔され連通させることができない。前記チャンネルの外部にはゲート酸化膜が形成された後、ゲートと接触される。この時、ゲート酸化膜は、必ずシリコン上に蒸着されなければならない。しかし、シリコン-ゲルマニウムパターン720が外部に露出されると、チャンネルの外部にはゲート酸化膜が部分的に形成される異常なチャンネル構造が形成される。又、シリコン-ゲルマニウムパターン720によるシリコンパターン710、730の変形は不均一に発生する。前記シリコン-ゲルマニウムパターン720はシリコンパターン710、730と接触する面部位にのみ変形を誘発して、シリコンパターン710、730内には不均一な変形が発生する。これに対して、本発明によるチャンネルは、3次元シリコンチャンネルを形成して、短チャンネル効果、ゲート酸化膜を通じた電流漏洩を改善した。又、シリコンチャンネル内部にシリコン-ゲルマニウムパターンが長さ方向に貫通されるように形成して、電子移動度及び電力消費を改善することができる。