メモリセルが接続される第1のローカルビット線と、前記第1のローカルビット線の一端が接続される第1のグローバルビット線と、リファレンスセルが接続されるリファレンスビット線と、前記リファレンスビット線の一端が接続される第2のローカルビット線と、直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端が接続される第2のグローバルビット線と、前記第1のグローバルビット線及び前記第2のグローバルビット線に接続され、前記第1のグローバルビット線及び前記第2のグローバルビット線の信号レベルを比較して比較結果を読み出しデータとして出力するセンスアンプとを有することを特徴とする半導体記憶装置。複数の前記第1のローカルビット線、及び前記複数の第1のローカルビット線の一端と前記第1のグローバルビット線との接続を制御するセレクタをそれぞれ有するメモリセルアレイを複数有し、前記リファレンスセルを含むリファレンスセルアレイが、前記グローバルビット線が伸びる方向において前記メモリセルアレイの間に配置されていることを特徴とする請求項1記載の半導体記憶装置。2つの前記第2のグローバルビット線を有し、前記第2のグローバルビット線の各々には、前記リファレンスビット線の他端が接続可能であるとともに、前記メモリセルアレイが有する前記複数の第1のローカルビット線の一端がセレクタを介して接続可能であり、前記第2のグローバルビット線に前記リファレンスビット線を介して接続される前記第2のローカルビット線は、第1のメモリセルアレイが有する前記複数の第1のローカルビット線の内の1つの前記第1のローカルビット線であり、前記第2のグローバルビット線とは異なる他の前記第2のグローバルビット線に前記リファレンスビット線を介して接続される前記第2のローカルビット線は、前記第1のメモリセルアレイとは異なる第2のメモリセルアレイが有する前記複数の第1のローカルビット線の内の1つの前記第1のローカルビット線であることを特徴とする請求項2記載の半導体記憶装置。前記リファレンスビット線の他端と各々の前記第2のグローバルビット線との間に設けられた第1のスイッチ部を有することを特徴とする請求項3記載の半導体記憶装置。前記第2のローカルビット線になる前記第1のローカルビット線は、一端が第2のスイッチ部を介して前記リファレンスビット線の一端に接続され、他端が前記セレクタを介して第2のグローバルビット線に接続されることを特徴とする請求項4記載の半導体記憶装置。データの読み出し時に、読み出し対象のメモリセルを有する前記メモリセルアレイとは異なるメモリセルアレイで前記第2のローカルビット線になる前記第1のローカルビット線と前記リファレンスビット線の一端とが接続されることを特徴とする請求項5記載の半導体記憶装置。前記第1のメモリセルアレイ及び前記第2のメモリセルアレイは、前記リファレンスセルアレイに隣接して配置されたメモリセルアレイであることを特徴とする請求項3~6の何れか1項に記載の半導体記憶装置。前記第2のグローバルビット線には、複数の前記第1のローカルビット線の一端が接続可能であり、前記第2のグローバルビット線は、前記複数の第1のローカルビット線の内から選択された1つの前記第1のローカルビット線の一端、又は直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端が排他的に接続されることを特徴とする請求項1記載の半導体記憶装置。直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端と前記第2のグローバルビット線との間に設けられた第1のスイッチ部を有することを特徴とする請求項8記載の半導体記憶装置。前記リファレンスビット線の他端と前記第2のグローバルビット線との間に設けられた第1のスイッチ部と、前記リファレンスビット線の前記一端と前記第2のローカルビット線との間に設けられた第2のスイッチ部とを有することを特徴とする請求項8記載の半導体記憶装置。本発明の目的は、リファレンスセルを有する半導体記憶装置でのデータ読み出しにおけるアクセス速度を向上することができる半導体記憶装置を提供することである。本発明の一観点によれば、メモリセルが接続される第1のローカルビット線及びその一端が接続される第1のグローバルビット線と、リファレンスセルが接続されるリファレンスビット線及びその一端が接続される第2のローカルビット線と、第2のグローバルビット線と、第1のグローバルビット線及び第2のグローバルビット線に接続されるセンスアンプとを有する半導体記憶装置が提供される。第2のグローバルビット線には、直列接続されたリファレンスビット線及び第2のローカルビット線の組の一端が接続される。開示の半導体記憶装置は、リファレンスビット線及び第2のローカルビット線を直列接続し、その一端を第2のグローバルビット線に接続することで、センスアンプからみた第1のグローバルビット線及び第2のグローバルビット線の負荷が揃う。したがって、データ読み出し動作のプリチャージにおいて過渡状態を含め電位変化が等しくなるため、所定のレベルに達したらプリチャージを終了してセンス動作を行うことができ、データ読み出しにおけるアクセス速度を向上することができる。以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、不揮発性半導体記憶装置の例としてフラッシュメモリを一例に説明するが、本発明はこれに限定されるものではなく、FeRAM等のデータ読み出しにリファレンスセルを用いる不揮発性半導体記憶装置にも適用可能である。また、以下では、データ読み出しに係る構成及び動作等について説明するが、データ書き込みなどのデータ読み出し以外に係る構成及び動作については従来と同様であるので説明は省略する。まず、図6~図9を参照して、リファレンスセルを有する半導体記憶装置でのデータ読み出し、及びデータ読み出しの高速化に係る課題について説明する。図6は、複数のセクタを有するとともに、リファレンスセルを用いてデータ読み出しを行う不揮発性半導体記憶装置の一例を示す図である。図6に示す不揮発性半導体記憶装置は、Xデコーダ61、Yデコーダ62、センスアンプ63、周辺回路64、複数のセクタ65~74、及びリファレンスセルアレイ75を有する。図6においては、記憶容量が64KBキロバイトより少ないセクタ65、66、及び記憶容量が64KBである64KBセクタ67~74を有する例を示している。Xデコーダ61は、入力されるアドレス信号に基づいてコントロールゲート制御線を駆動する。Yデコーダ62は、入力されるアドレス信号に基づいてグローバルビット線とセンスアンプ63との接続を制御する。センスアンプ63は、選択されたメモリセル及びリファレンスセルに応じたレベルの信号が、複数のセクタ間をまたがって設けられるグローバルビット線を介して供給され、それらの信号のレベルを比較し比較結果を読み出しデータとして出力する。なお、センスアンプ63は、1つのI/O1ビットを読み出すための単位毎に設けられた複数のセンスアンプを有し、複数のセンスアンプの各々についてグローバルビット線とセンスアンプとの接続がYデコーダ62により制御される。周辺回路64は、例えばデータ読み出し、データ書き込み、データ消去を行うときに使用する電源を供給する電源回路である。セクタ65~74の各々は、データを記憶する複数のメモリセルを有するメモリセルアレイである。これらメモリセルは、各セクタ内に設けられたローカルビット線に接続されている。また、各セクタ65~74は、ローカルビット線とグローバルビット線との接続を制御するセクタセレクトを有する。リファレンスセルアレイ75は、データ読み出しに用いるリファレンスセルを有する。リファレンスセルは、1つのI/O毎、すなわちセンスアンプ63が有する各センスアンプ毎に設けられている。図7A、図7Bは、図6に示した不揮発性半導体記憶装置におけるセクタの構成例を示す図である。図7Aにおいて、SSEL0はセクタセレクトであり、セクタ内の中央部に設けられる。セクタセレクトSSEL0に対して、センスアンプから遠い側をセクタ上部UPS0とし、センスアンプに近い側をセクタ下部LPS0とする。同様に、図7Bにおいて、SSEL1はセクタセレクトであり、セクタ内の中央部に設けられる。セクタセレクトSSEL1に対して、センスアンプから遠い側をセクタ上部UPS1とし、センスアンプに近い側をセクタ下部LPS1とする。例えば、図7A、図7Bに示したセクタはグローバルビット線mblを共有し、グローバルビット線mblが伸びる方向において、図7Aに示したセクタがセンスアンプから遠い側に配置され、図7Bに示したセクタがセンスアンプに近い側に配置される。グローバルビット線mblは、複数のセクタにまたがるビット線である。Cellはメモリセルであり、フローティングゲートを有するトランジスタにより構成される。フローティングゲートに対する電子の注入若しくは引き抜きを行いトランジスタの閾値電圧を制御することにより、データの記憶が実現される。各メモリセルCellを構成するトランジスタは、ソースがソース線SLs0に接続され、ドレインが対応するローカルビット線LBLuij、LBLdiji、jは添え字、以下についても同様に接続される。また、コントロールゲートが、コントロールゲート制御線CGsiに接続されている。ここで、ローカルビット線LBLuij、LBLdijは、複数のセクタにまたがることがない各セクタ内のビット線である。図7A、図7Bに示すように、セクタ上部UPSiのローカルビット線LBLui0は、ゲートに信号sselsi<0>が供給されるトランジスタSLUi0を介してグローバルビット線mbl<0>に接続されている。同様に、ローカルビット線LBLuijは、ゲートに信号sselsi<j>が供給されるトランジスタSLUijを介してグローバルビット線mbl<k>kは添え字であり、j=0~3であればk=0、j=4~7であればk=1に接続されている。また、セクタ下部LPSiのローカルビット線LBLdijは、ゲートに信号sselsi<7-j>が供給されるトランジスタSLDijを介してグローバルビット線mbl<k>に接続されている。このように、図7A、図7Bに示す例では、各グローバルビット線mblに対して8つのローカルビット線LBLuij、LBLdijが接続される。なお、本例では、コントロールゲート制御線CGsiは、CGsi<0>~CGsi<511>の512本とする。また、図7A、図7Bにおいて、CGDはダミーのコントロールゲート制御線であり、SLDはダミーのソース線であり、基準電位Vssに固定されている。図7Cは、図6に示した不揮発性半導体記憶装置におけるリファレンスセルアレイ75及びYデコーダ62の構成例を示す図である。図7Cにおいて、REFAはリファレンスセルアレイであり、YdecはYデコーダである。RCellは、リファレンスセルであり、フローティングゲートを有するメモリセルと同様のトランジスタにより構成される。リファレンスセルRCellは、データ読み出しにおけるデータ判定基準に応じたフローティングゲートへの電子の注入若しくは引き抜きが行われている。リファレンスセルRCellを構成するトランジスタは、ソースがソース線SLrに接続され、ドレインがローカルビット線RLBLに接続され、コントロールゲートがコントロールゲート制御線CGrに接続されている。リファレンスセルRCellが接続されたローカルビット線RLBLは、ゲートに信号sselr<1>が供給されるトランジスタQA0及びゲートに信号yd1rが供給されるトランジスタQB0を介して、データ線databe<0>に接続される。また、ローカルビット線RLBLは、ゲートに信号sselr<0>が供給されるトランジスタQA1及びゲートに信号yd1rが供給されるトランジスタQB1を介して、データ線databo<0>に接続される。また、データ線databe<0>には、ゲートに信号yd1<m>mは整数が供給されるトランジスタQC2mを介してグローバルビット線mbl<2m>が接続される。同様に、データ線databo<0>には、ゲートに信号yd1<m>が供給されるトランジスタQC2m1を介してグローバルビット線mbl<2m1>が接続される。なお、グローバルビット線mbl<2>~mbl<7>について下層の構成は図示を省略している。図7Dは、図6に示す不揮発性半導体記憶装置におけるセンスアンプ63の構成例を示す図である。図7Dにおいて、NチャネルトランジスタQ71、Q72、Q73は、データ線databe<0>、databo<0>をディスチャージして等電位例えば基準電位にするためのものである。また、NチャネルトランジスタQ74、Q75、及びPチャネルトランジスタQ76、Q77は、データ読み出し動作においてデータ線databe<0>、databo<0>をプリチャージするためのものである。NチャネルトランジスタQ78、Q79、Q83及びPチャネルトランジスタQ80、Q81、Q82が比較部を構成する。トランジスタQ78のゲートにはデータ線databe<0>が接続され、トランジスタQ79のゲートにはデータ線databo<0>が接続される。トランジスタQ78~Q83が構成する比較部は、信号blcmpx、blcmpzにより活性化されているとき、データ線databe<0>、databo<0>の電位を比較し、比較結果をセンスアンプ部に出力する。ここで、詳細は後述するが、データ線databe<0>、databo<0>の一方に、選択されたメモリセルに応じたレベルの信号が供給されているとき、他方にはリファレンスセルに応じたレベルの信号が供給される。したがって、トランジスタQ78~Q83が構成する比較部は、信号blcmpx、blcmpzにより活性化されているとき、選択されたメモリセルに応じたレベルの信号をリファレンスセルに応じたレベルの信号と比較し、比較結果をセンスアンプ部に出力する。NチャネルトランジスタQ84、Q86、Q89及びPチャネルトランジスタQ85、Q87、Q88がセンスアンプ部を構成する。センスアンプ部は、信号saltx、saltzにより活性化されているとき、比較部より出力された比較結果を増幅して出力制御部に出力する。PチャネルトランジスタQ91、Q92、Q95、Q96及びNチャネルトランジスタQ93、Q94、Q97、Q98が出力制御部を構成する。偶数アドレスに対応するメモリセルのデータを読み出す場合には、信号saltex、saltezが活性化され信号saltox、saltozは不活性、出力制御部はデータ線databe<0>に応じた出力を読み出しデータとして出力部に出力する。一方、奇数アドレスに対応するメモリセルのデータを読み出す場合には、信号saltox、saltozが活性化され信号saltex、saltezは不活性、出力制御部はデータ線databo<0>に応じた出力を読み出しデータとして出力部に出力する。PチャネルトランジスタQ101、Q103、Q104及びNチャネルトランジスタQ102、Q105、Q106が出力部を構成する。出力部は、信号saltx、saltzが活性化されているとき増幅部の動作中、出力制御部の出力を読み出しデータdata<0>として出力し、そうでないときには出力を保持する。図8は、図6に示した不揮発性半導体記憶装置のデータ読み出し動作の一例を示すタイミングチャートである。図8には、図7Aに示すメモリセル81のデータを読み出す場合を一例として示している。メモリセル81は、奇数アドレスに対応するメモリセルであり、プログラム状態であるとする。まず、信号CLKの立ち上がりを起点として信号prechgx及び信号chgzがアサートされるとともに、信号dischgzがディアサートされ、プリチャージが開始される。これにより、データ線databe<0>、databo<0>の電位が時間経過とともに上昇していく。また、メモリセル81のコントロールゲートに接続されたコントロールゲート制御線CGs0<255>及びリファレンスセルRCellのコントロールゲートに接続されたコントロールゲート制御線CGrが駆動される。また、信号ssels0<7>、sselr<1>、yd1<0>、及びydr1がアサートされる。そして、データ線databe<0>、databo<0>が所定の電位にプリチャージされると、信号prechgxがネゲートされてプリチャージが終了される。また、それとともに、信号blcmpx、blcmpzがアサートされ、センスアンプ内の比較部での比較動作が開始される。このとき、メモリセル81及びリファレンスセルRCellが引く電流に応じてデータ線databe<0>、databo<0>の電位が低下していく。その後、データ線databe<0>、databo<0>の電位がメモリセル81及びリファレンスセルRCellの状態に応じて一定の電位に収束する。データ線databe<0>、databo<0>の電位が一定の電位に収束するのに十分な時間が経過した後、信号saltx、saltzがアサートされ、センスアンプ内のセンスアンプ部にてセンス動作が行われる。また、奇数アドレスに対応するメモリセル81からのデータ読み出しであるため、信号saltox、saltozがアサートされ、センスアンプ部にてセンスされた結果が読み出しデータdata<0>として出力される。その後、信号dischgzをアサートしてデータ線databe<0>、databo<0>をディスチャージするとともに、その他の各信号をネゲート状態にしてデータ読み出し動作を終了する。前述したデータ読み出し動作に係る不揮発性半導体記憶装置の構成の概要を、図9を参照して説明する。図9において、91はセクタであり、92はセクタ91が有するセクタセレクトである。また、94はリファレンスセルアレイであり、95はYデコーダであり、96はセンスアンプである。なお、図9においては、説明の便宜上、グローバルビット線mbl<0>、mbl<1>のみを図示している。ここで、メモリセル93からデータを読み出すとする。このとき、トランジスタQA0が導通状態とされ、トランジスタQA1が非導通とされる。また、Yデコーダ95内のトランジスタQB0、QB1、QC0、QC1はすべて導通状態とされる。メモリセル93側では、メモリセル93が接続されたローカルビット線LBLC1がセクタセレクト92によりグローバルビット線mbl<1>に接続される。また、グローバルビット線mbl<1>は、Yデコーダ95内のトランジスタQC1を介してセンスアンプ96に接続される。一方、リファレンスセルRCell側では、メモリセル93側とデータ読み出しに係る負荷を等しくするために、負荷用としてセクタ91内のローカルビット線LBLC2がセクタセレクト92によりグローバルビット線mbl<0>に接続される。また、グローバルビット線mbl<0>は、Yデコーダ95内のトランジスタQC0を介してセンスアンプ96に接続される。さらに、リファレンスセルRCellが接続されたローカルビット線LBLC3が、トランジスタQA0及びYデコーダ95内のトランジスタQB0を介してセンスアンプ96に接続される。したがって、センスアンプ96からみた各ビット線の負荷容量は、メモリセル93側においては、グローバルビット線mbl<1>とローカルビット線LBLC1とに係る1つの負荷容量として見える。一方、リファレンスセルRCell側においては、絶対的な負荷容量してはメモリセル93側と変わらないが、グローバルビット線mbl<0>と負荷用のローカルビット線LBLC2とに係る負荷容量、及びローカルビット線LBLC3に係る負荷容量の2つの容量が並列に接続されているように見える。すなわち、リファレンスセルRCell側においては、グローバルビット線mbl<0>と負荷用のローカルビット線LBLC2とに係る大容量の負荷、及びローカルビット線LBLC3に係る小容量の負荷が並列接続されているように見える。そのため、データ読み出し動作におけるプリチャージにおいて、メモリセル93側のデータ線databo<0>の電位RDT、及びリファレンスセルRCell側のデータ線databe<0>の電位REFは、図10Aに示すLV101、LV102のように変化する。すなわち、プリチャージにおける最終的な電位は等しくなるが、過渡状態においては、ローカルビット線LBLC3に係る負荷容量が速やかに充電されるためにリファレンスセルRCell側のデータ線databe<0>の電位REFが速く上昇する。メモリセル93側のデータ線databo<0>の電位RDTと、リファレンスセルRCell側のデータ線databe<0>の電位REFとが異なる状態でセンスアンプを動作させるとデータを誤判定するおそれがある。したがって、メモリセル93側のデータ線databo<0>の電位RDTが上昇するのを待つ必要があり、データ読み出しに係るアクセスタイムが遅くなってしまう。本発明の実施形態に係る不揮発性半導体記憶装置は、リファレンスセルRCellを有していても、プリチャージにおけるメモリセル側のデータ線及びリファレンスセル側のデータ線の電位が同じように変化するように構成する。これにより、メモリセル側のデータ線の電位が上昇するのを待つ必要をなくして、データ読み出しに係るアクセスタイムを短縮し、データ読み出しにおけるアクセス速度を向上させる。図1は、本発明の一実施形態における不揮発性半導体記憶装置の構成例を示す図である。本実施形態における不揮発性半導体記憶装置は、複数のセクタを有するとともに、データ読み出しにリファレンスセルを用いる。本実施形態における不揮発性半導体記憶装置は、Xデコーダ11、Yデコーダ12、センスアンプ13、周辺回路14、複数のセクタ15~24、及びリファレンスセルアレイ25を有する。図1においては、記憶容量が64KBキロバイトより少ないセクタ15、16、及び記憶容量が64KBである64KBセクタ17~24を有する例を示している。Xデコーダ11は、入力されるアドレス信号に基づいてコントロールゲート制御線を駆動する。Yデコーダ12は、入力されるアドレス信号に基づいてグローバルビット線とセンスアンプ13との接続を制御する。センスアンプ13は、選択されたメモリセル及びリファレンスセルに応じたレベルの信号が、複数のセクタ間をまたがって設けられるグローバルビット線を介して供給され、それらの信号のレベルを比較し比較結果を読み出しデータとして出力する。なお、センスアンプ13は、1つのI/O1ビットを読み出すための単位毎に設けられた複数のセンスアンプを有し、複数のセンスアンプの各々についてグローバルビット線とセンスアンプとの接続がYデコーダ12により制御される。周辺回路14は、例えばデータ読み出し、データ書き込み、データ消去を行うときに使用する電源を供給する電源回路である。セクタ15~24の各々は、データを記憶する複数のメモリセルを有するメモリセルアレイである。これらメモリセルは、各セクタ内に設けられたローカルビット線に接続されている。また、各セクタ15~24は、ローカルビット線とグローバルビット線との接続を制御するセクタセレクトを有する。リファレンスセルアレイ25は、データ読み出しに用いるリファレンスセルを有する。リファレンスセルは、1つのI/O毎、すなわちセンスアンプ13が有する各センスアンプ毎に設けられている。本実施形態におけるリファレンスセルアレイ25は、例えばグローバルビット線が伸びる方向においてセクタ間に配置され、リファレンスセルが接続されたローカルビット線がYデコーダ12を介さずにグローバルビット線に接続可能である。図2A、図2Cは、本実施形態におけるセクタの構成例を示す図であり、図2Bは本実施形態におけるリファレンスセルアレイの構成例を示す図であり、図2Dは本実施形態におけるYデコーダの構成例を示す図である。ここで、図2Bに示すリファレンスセルアレイに隣接して配置されるセクタ例えば図1に示すセクタ19、21の構成例を図2A、図2Cにそれぞれ示している。なお、本実施形態におけるセンスアンプの構成は、図7Dに示したセンスアンプと同様である。図2Aに示すセクタについて説明する。図2Aにおいて、SSEL0はセクタセレクトであり、グローバルビット線が伸びる方向においてセクタ内の中央部に設けられる。セクタセレクトSSEL0に対して、センスアンプから遠い側をセクタ上部UPS0とし、センスアンプに近い側をセクタ下部LPS0とする。Cellはメモリセルであり、フローティングゲートを有するトランジスタにより構成される。各メモリセルCellを構成するトランジスタは、ソースがソース線SLs0に接続され、ドレインが対応するローカルビット線LBLu0j、LBLd0jに接続される。また、コントロールゲートが、コントロールゲート制御線CGs0に接続されている。ここで、ローカルビット線LBLu0j、LBLd0jは、複数のセクタにまたがることがない各セクタ内のビット線である。セクタ上部UPS0のローカルビット線LBLu0jは、ゲートに信号ssels00<j>が供給されるトランジスタSLU0jを介してグローバルビット線mbl<k>kは添え字であり、j=0~3であればk=0、j=4~7であればk=1に接続されている。また、セクタ下部LPS0のローカルビット線LBLd0jは、ゲートに信号ssels01<j>が供給されるトランジスタSLD0jを介してグローバルビット線mbl<k>に接続されている。すなわち、本実施形態においては、ローカルビット線LBLu0j及びローカルビット線LBLd0jと、グローバルビット線mbl<k>との接続は、各ローカルビット線毎に独立して制御される。なお、本例では、コントロールゲート制御線CGs0は、CGs0<0>~CGs0<511>の512本とする。また、CGDはダミーのコントロールゲート制御線であり、SLDはダミーのソース線であり、基準電位Vssに固定されている。図2Bに示すリファレンスセルアレイについて説明する。図2Bにおいて、REFAはリファレンスセルアレイである。UAはリファレンスセルアレイREFAに隣接して配置されたセクタ図2Aに一例を示したセクタであり、LAはリファレンスセルアレイREFAに隣接して配置されたセクタ図2Cに一例を示したセクタである。RCellは、リファレンスセルであり、フローティングゲートを有するメモリセルと同様のトランジスタにより構成される。リファレンスセルRCellは、データ読み出しにおけるデータ判定基準に応じたフローティングゲートへの電子の注入若しくは引き抜きが行われている。リファレンスセルRCellを構成するトランジスタは、ソースがソース線SLrに接続され、ドレインがローカルビット線リファレンスビット線RLBLに接続され、コントロールゲートがコントロールゲート制御線CGrに接続されている。なお、リファレンスセルアレイREFAにおいて、リファレンスセルは1つのI/O毎に設けられ、リファレンスセルRCell以外はダミーのセルである。リファレンスセルRCellが接続されたローカルビット線RLBLの一端が、トランジスタQA0を介してグローバルビット線mbl<0>に接続されるとともに、トランジスタQA1を介してグローバルビット線mbl<1>に接続される。トランジスタQA0のゲートには信号sselr<0>が供給され、トランジスタQA1のゲートには信号sselr<1>が供給される。また、ローカルビット線RLBLの他端が、トランジスタQB0を介してセクタUA内のローカルビット線LBL03に接続されるとともに、トランジスタQB1を介してセクタLA内のローカルビット線LBL13に接続される。トランジスタQB0のゲートには信号yd1ruが供給され、トランジスタQB1のゲートには信号yd1rlが供給される。なお、トランジスタQB0、QB1は、ローカルビット線LBL03、LBL13を負荷容量として使用するときにデータを読み出す側と負荷容量を大きく異ならせないために、セクタセレクトのトランジスタと同じサイズのトランジスタであることが望ましい。このように本実施形態では、グローバルビット線mbl、リファレンスセルRCellが接続されたローカルビット線RLBL、及び負荷用のローカルビット線LBL03又はLBL13が直列に接続されるように構成される。したがって、センスアンプからみたリファレンスセル側の負荷容量は、グローバルビット線mblとローカルビット線RLBLと負荷用のローカルビット線LBL03又はLBL13とに係る1つの負荷容量として見える。図2Cに示すセクタについて説明する。図2Cにおいて、SSEL1はセクタセレクトであり、グローバルビット線が伸びる方向においてセクタ内の中央部に設けられる。セクタセレクトSSEL1に対して、センスアンプから遠い側をセクタ上部UPS1とし、センスアンプに近い側をセクタ下部LPS1とする。各メモリセルは、図2Aに示したセクタのメモリセルCellと同様である。セクタ上部UPS1のローカルビット線LBLu1jは、ゲートに信号ssels10<j>が供給されるトランジスタSLU1jを介してグローバルビット線mbl<k>に接続されている。また、セクタ下部LPS1のローカルビット線LBLd1jは、ゲートに信号ssels11<j>が供給されるトランジスタSLD1jを介してグローバルビット線mbl<k>に接続されている。ローカルビット線LBLu1j及びローカルビット線LBLd1jと、グローバルビット線mbl<k>との接続は、各ローカルビット線毎に独立して制御可能となっている。なお、図2Cにおいても、コントロールゲート制御線CGs0は、CGs0<0>~CGs0<511>の512本とする。また、CGDはダミーのコントロールゲート制御線であり、SLDはダミーのソース線である。図2Dに示すYデコーダについて説明する。図2Dに示すように、YデコーダYdecは、トランジスタQC0~QC7を有する。YデコーダYdecは、データ線databe<0>とグローバルビット線mbl<2m>mは整数とを、ゲートに信号yd1<m>が供給されるトランジスタQC2mを介して接続する。また、YデコーダYdecは、データ線databo<0>とグローバルビット線mbl<2m1>とを、ゲートに信号yd1<m>が供給されるトランジスタQC2m1を介して接続する。次に、本実施形態における不揮発性半導体記憶装置でのデータ読み出し動作時の接続構成等の概要を、図3を参照して説明する。図3において、REFAはリファレンスセルアレイであり、SECA、SECBはリファレンスセルアレイに隣接して配置されたセクタである。SSELAはセクタSECAが有するセクタセレクトであり、SSELBはセクタSECBが有するセクタセレクトである。また、34はYデコーダ及びセンスアンプである。なお、図3においては、説明の便宜上、グローバルビット線mbl<0>、mbl<1>のみを図示している。奇数アドレスに対応するメモリセル31からデータを読み出すとする。奇数アドレスに対応するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタQA0が導通状態とされ、トランジスタQA1が非導通とされる。また、セクタSECAが有するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタQB1が導通状態とされ、トランジスタQB0が非導通とされる。メモリセル31側では、メモリセル31が接続されたローカルビット線LBLAがセクタセレクトSSELAによりグローバルビット線mbl<1>に接続される。また、グローバルビット線mbl<1>は、Yデコーダを介してセンスアンプ34に接続される。一方、リファレンスセルRCell側では、リファレンスセルRCellが接続されたローカルビット線RLBLの一端が、トランジスタQA0を介してグローバルビット線mbl<0>に接続される。また、ローカルビット線RLBLの他端が、トランジスタQB1を介して、メモリセル31を有するセクタSECAとは異なるセクタSECBのローカルビット線LLBLBに接続される。このローカルビット線LLBLBは、メモリセル31側とデータ読み出しに係る負荷を等しくするための負荷用のローカルビット線として作用する。このとき、ローカルビット線LLBLBが接続されるセクタセレクトSSELBのトランジスタは非導通である。また、グローバルビット線mbl<0>は、Yデコーダを介してセンスアンプ34に接続される。このように本実施形態によれば、リファレンスセルRCell側においては、グローバルビット線mbl<0>とローカルビット線RLBLと負荷用のローカルビット線LLBLBとが直列に接続されることとなる。そのため、センスアンプ34からみた各ビット線の負荷容量は、メモリセル31側においては、グローバルビット線mbl<1>とローカルビット線LBLAとに係る1つの負荷容量として見える。また、リファレンスセルRCell側においては、グローバルビット線mbl<0>とローカルビット線RLBLと負荷用のローカルビット線LLBLBとに係る1つの負荷容量として見える。したがって、データ読み出し動作におけるプリチャージにおいて、メモリセル31側のデータ線databo<0>の電位RDT、及びリファレンスセルRCell側のデータ線databe<0>の電位REFは、図10Bに示すLV111、LV112のように変化する。なお、比較のために図6~図9に示した半導体記憶装置でのメモリセル側のデータ線databo<0>の電位をLV101として示している。つまり、本実施形態では、過渡状態において、メモリセル31側のデータ線databo<0>の電位RDTとリファレンスセルRCell側のデータ線databe<0>の電位REFが、同様に上昇していく。これにより、メモリセル側のデータ線databo<0>の電位RDTが上昇するのを待つ必要がなく、プリチャージレベルが所定のレベルに達したらプリチャージを終了してセンス動作を行うことができる。したがって、データ読み出しに係るアクセスタイムを短縮し、データ読み出しにおけるアクセス速度を向上させることができる。なお、偶数アドレスに対応するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタQA1が導通状態とされ、トランジスタQA0が非導通とされる。また、セクタSECBが有するメモリセルからデータを読み出すときには、リファレンス制御用のデコーダにより、トランジスタQB0が導通状態とされ、トランジスタQB1が非導通とされる。このように制御することで、前述と同様の効果が得られる。なお、トランジスタQB0、QB1に係る制御は、データ読み出し時に排他的に導通状態にするとともに、セクタSECAのメモリセルを読み出すときにトランジスタQB0を導通状態にせず、かつセクタSECBのメモリセルを読み出すときにトランジスタQB1を導通状態にしなければ良い。すなわち、読み出すメモリセルがあるセクタとは異なるセクタのローカルビット線を負荷用として使用すればよく、トランジスタQB0、QB1に係る制御は前述のものに限定されない。図4は、本実施形態における不揮発性半導体記憶装置のデータ読み出し動作の一例を示すタイミングチャートである。図4には、図2Aに示すメモリセル26のデータを読み出す場合を一例として示している。メモリセル26は、奇数アドレスに対応するメモリセルであり、プログラム状態であるとする。まず、信号CLKの立ち上がりを起点として信号prechgx及び信号chgzがアサートされるとともに、信号dischgzがディアサートされ、プリチャージが開始される。また、信号ssels<7>、sselr<0>、yd1<0>、及びyd1rlがアサートされる。これにより、データ線databe<0>、databo<0>の電位が時間経過とともに上昇していく。このとき、データ線databe<0>、databo<0>の電位は、前述のように同様の変化で上昇していく。また、メモリセル26のコントロールゲートに接続されたコントロールゲート制御線CGs0<255>及びリファレンスセルRCellのコントロールゲートに接続されたコントロールゲート制御線CGrが駆動される。そして、データ線databe<0>、databo<0>が所定の電位にプリチャージされると、信号prechgxがネゲートされてプリチャージが終了される。また、それとともに、信号blcmpx、blcmpzがアサートされ、センスアンプ内の比較部での比較動作が開始される。このとき、メモリセル26及びリファレンスセルRCellが引く電流に応じてデータ線databe<0>、databo<0>の電位が低下していく。その後、データ線databe<0>、databo<0>の電位がメモリセル26及びリファレンスセルRCellの状態に応じて一定の電位に収束する。データ線databe<0>、databo<0>の電位が一定の電位に収束するのに十分な時間が経過した後、信号saltx、saltzがアサートされ、センスアンプ内のセンスアンプ部にてセンス動作が行われる。また、奇数アドレスに対応するメモリセル26からのデータ読み出しであるため、信号saltox、saltozがアサートされ、センスアンプ部にてセンスされた結果が読み出しデータdata<0>として出力される。その後、信号dischgzをアサートしてデータ線databe<0>、databo<0>をディスチャージするとともに、その他の各信号をネゲート状態にしてデータ読み出し動作を終了する。図5は、本実施形態における不揮発性半導体記憶装置の全体構成例を示す図である。図5において、51はメモリセルアレイであり、図1に示す複数のセクタ15~24及びリファレンスセルアレイ25に対応する。また、CGデコーダ52は、入力されるアドレス信号に基づいて、メモリセルを構成するトランジスタのコントロールゲートに接続されるコントロール制御線CGを駆動する。SLドライバ53は、メモリセルを構成するトランジスタのソースに接続されたソース線SLを駆動する。リファレンス用デコーダ54は、入力されるアドレス信号に基づいて、リファレンスセルアレイ内のトランジスタQA0、QA1、QB0、QB1を制御する信号を出力する。Yデコーダ55、センスアンプ56、及び電源回路57は、図1に示したYデコーダ12、センスアンプ13、及び周辺回路14に対応する。なお、前述した本実施形態における不揮発性半導体記憶装置においては、セクタ間にリファレンスセルアレイを配置することで、隣接するセクタのローカルビット線を負荷用のローカルビット線として使用している。しかし、隣接するセクタのローカルビット線を用いずにそれらのローカルビット線とは別に、負荷用のローカルビット線をリファレンスセルアレイに対して設ければ、リファレンスセルアレイがセクタ間に配置されていなくとも良い。また、本実施形態においては、ビット線等の各信号線の接続制御を行う素子の一例としてトランジスタを用いているが、これに限定されるものではなく、各信号線の導通/非導通を切り替えるようスイッチング機能を有するものであれば良い。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。本発明の諸態様を付記として以下に示す。付記1メモリセルが接続される第1のローカルビット線と、前記第1のローカルビット線の一端が接続される第1のグローバルビット線と、リファレンスセルが接続されるリファレンスビット線と、前記リファレンスビット線の一端が接続される第2のローカルビット線と、直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端が接続される第2のグローバルビット線と、前記第1のグローバルビット線及び前記第2のグローバルビット線に接続され、前記第1のグローバルビット線及び前記第2のグローバルビット線の信号レベルを比較して比較結果を読み出しデータとして出力するセンスアンプとを有することを特徴とする半導体記憶装置。付記2複数の前記第1のローカルビット線、及び前記複数の第1のローカルビット線の一端と前記第1のグローバルビット線との接続を制御するセレクタをそれぞれ有するメモリセルアレイを複数有し、前記リファレンスセルを含むリファレンスセルアレイが、前記グローバルビット線が伸びる方向において前記メモリセルアレイの間に配置されていることを特徴とする付記1記載の半導体記憶装置。付記3前記第2のローカルビット線は、前記メモリセルアレイが有する前記複数の第1のローカルビット線の内の1つの前記第1のローカルビット線であることを特徴とする付記2記載の半導体記憶装置。付記42つの前記第2のグローバルビット線を有し、前記第2のグローバルビット線の各々には、前記リファレンスビット線の他端が接続可能であるとともに、前記メモリセルアレイが有する前記複数の第1のローカルビット線の一端がセレクタを介して接続可能であり、前記第2のグローバルビット線に前記リファレンスビット線を介して接続される前記第2のローカルビット線は、第1のメモリセルアレイが有する前記複数の第1のローカルビット線の内の1つの前記第1のローカルビット線であり、前記第2のグローバルビット線とは異なる他の前記第2のグローバルビット線に前記リファレンスビット線を介して接続される前記第2のローカルビット線は、前記第1のメモリセルアレイとは異なる第2のメモリセルアレイが有する前記複数の第1のローカルビット線の内の1つの前記第1のローカルビット線であることを特徴とする付記2記載の半導体記憶装置。付記5前記リファレンスビット線の他端と各々の前記第2のグローバルビット線との間に設けられた第1のスイッチ部を有することを特徴とする付記4記載の半導体記憶装置。付記6前記第2のローカルビット線になる前記第1のローカルビット線は、一端が第2のスイッチ部を介して前記リファレンスビット線の一端に接続され、他端が前記セレクタを介して第2のグローバルビット線に接続されることを特徴とする付記5記載の半導体記憶装置。付記7前記第2のローカルビット線になる前記第1のローカルビット線の各々は、前記リファレンスビット線の一端に選択的に接続されることを特徴とする付記6記載の半導体記憶装置。付記8データの読み出し時に、読み出し対象のメモリセルを有する前記メモリセルアレイとは異なるメモリセルアレイで前記第2のローカルビット線になる前記第1のローカルビット線と前記リファレンスビット線の一端とが接続されることを特徴とする付記6記載の半導体記憶装置。付記9前記第2のローカルビット線になる前記第1のローカルビット線が前記リファレンスビット線の一端に接続された前記メモリセルアレイの前記セレクタは、当該メモリセルアレイが有するすべての前記第1のローカルビット線と前記第2のグローバルビット線との接続を切断することを特徴とする付記8記載の半導体記憶装置。付記10前記第1のメモリセルアレイ及び前記第2のメモリセルアレイは、前記リファレンスセルアレイに隣接して配置されたメモリセルアレイであることを特徴とする付記4記載の半導体記憶装置。付記11前記リファレンスビット線の他端が前記第2のグローバルビット線に接続されることを特徴とする付記1記載の半導体記憶装置。付記12前記第2のグローバルビット線には、複数の前記第1のローカルビット線の一端が接続可能であり、前記第2のグローバルビット線は、前記複数の第1のローカルビット線の内から選択された1つの前記第1のローカルビット線の一端、又は直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端が排他的に接続されることを特徴とする付記1記載の半導体記憶装置。付記13直列接続された前記リファレンスビット線及び前記第2のローカルビット線の組の一端と前記第2のグローバルビット線との間に設けられた第1のスイッチ部を有することを特徴とする付記12記載の半導体記憶装置。付記14前記リファレンスビット線の他端と前記第2のグローバルビット線との間に設けられた第1のスイッチ部と、前記リファレンスビット線の前記一端と前記第2のローカルビット線との間に設けられた第2のスイッチ部とを有することを特徴とする付記12記載の半導体記憶装置。付記15前記メモリセルは、フローティングゲートを有するトランジスタを用いたメモリセルであることを特徴とする付記1記載の半導体記憶装置。