"第1電極E1及び第2電極E2と、前記第1電極と前記第2電極との間に電気的に直列接続された導体又は半導電体中間層ILと、前記第1電極と前記導体又は半導電体中間層との間に電気的に直列接続された第1抵抗スイッチング層RSL1と、前記第2電極と前記導体又は半導電体中間層との間に電気的に直列接続された第2抵抗スイッチング層RSL2と、を備え、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、並びに前記第2抵抗スイッチング層のうち少なくとも一つが、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、並びに前記第2抵抗スイッチング層のうち少なくとも一つと少なくとも部分的に横方向に配置される、抵抗スイッチングメモリセル。前記横方向の配置が端と端を接したものである、請求項1に記載の抵抗スイッチングメモリセル。a前記第1抵抗スイッチングメモリが、前記第1電極と端と端を接して横方向に配置されているか、b前記第2抵抗スイッチングメモリが、前記第2電極と端と端を接して横方向に配置されているか、あるいはこれらの両方である、請求項1又は2に記載の抵抗スイッチングメモリセル。前記導体又は半導電体中間層は、前記第1抵抗スイッチング層及び前記第2抵抗スイッチング層のうち少なくとも一つと端と端を接して横方向に配置されている、請求項1から3のいずれか一項に記載の抵抗スイッチングメモリセル。前記横方向の配置が対面するものである、請求項1に記載の抵抗スイッチングメモリセル。前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、並びに前記第2抵抗スイッチング層は、互いに対面して横方向に配置されている、請求項1から5のいずれか一項に記載の抵抗スイッチングメモリセル。前記第1電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、前記第2抵抗スイッチング層、並びに前記第2電極は、互いに対面して横方向に配置されている、請求項1、5及び6のいずれか一項に記載の抵抗スイッチングメモリセル。前記導体若しくは半導電体中間層、前記第1抵抗スイッチング層、並びに前記第2抵抗スイッチング層は、L字型及びU字型のいずれかである、請求項1から7のいずれか一項に記載の抵抗スイッチングメモリセル。前記第1電極、前記第2電極、前記導体若しくは半導電体中間層、前記第1抵抗スイッチング層、並びに前記第2抵抗スイッチング層と直列接続されたダイオードステアリング素子SEを更に含む、請求項1から8のいずれか一項に記載の抵抗スイッチングメモリ。第1電極E1及び第2電極E2と、前記第1電極と前記第2電極との間に電気的に直列接続された導体若しくは半導電体中間層ILと、前記第1電極と前記導体若しくは半導電体中間層との間に電気的に直列接続された第1抵抗スイッチング層RSL1と、前記第2電極と前記導体若しくは半導電体中間層との間に電気的に直列接続された第2抵抗スイッチング層RSL2と、を備えており、前記導体若しくは半導電体中間層、前記第1抵抗スイッチング層、並びに前記第2抵抗スイッチング層は、L字型及びU字型の少なくとも一つである、抵抗スイッチングメモリセル。前記導体若しくは半導電体中間層、前記第1抵抗スイッチング層、並びに前記第2抵抗スイッチング層はL字型である、請求項10に記載の抵抗スイッチングメモリセル。前記第1抵抗スイッチング層は、前記導体若しくは半導電体中間層内に入れ子にされており、前記導体若しくは半導電体中間層は、前記第2抵抗スイッチング層内に入れ子にされている、請求項11に記載の抵抗スイッチングメモリセル。前記第2電極はL字型であり、前記第2抵抗スイッチング層は前記第2電極内に入れ子にされている、請求項12に記載の抵抗スイッチングメモリセル。前記導体若しくは半導電体中間層、前記第1抵抗スイッチング層、並びに前記第2抵抗スイッチング層はU字型である、請求項10から13のいずれか一項に記載の抵抗スイッチングメモリセル。前記第1抵抗スイッチング層は、前記導体若しくは半導体中間内に入れ子にされており、前記導体若しくは半導電体中間層は、前記第2抵抗スイッチング層内に入れ子にされている、請求項14に記載の抵抗スイッチングメモリセル。2つ以上の抵抗スイッチング層RSLを有する可逆抵抗スイッチングメモリ素子RSMEを含むメモリシステムが提供される。一実施例において、抵抗スイッチングメモリ素子は、第1電極E1と、第1抵抗スイッチング層RSL1と、中間層IL散乱層若しくは結合電極であると考えられると、第2抵抗スイッチング層RSL2と、第2電極E2とを直列接続で含む。一の手法において、抵抗スイッチングメモリ素子は、この抵抗スイッチングメモリ素子の構成が中間層のいずれの側部においても対称である、ミラー構成を有する。しかしながら、係るミラー構成は必ずしも必要ではない。一般的に、抵抗スイッチングメモリ素子を基礎とするメモリデバイスのサイズが小型化された結果、抵抗スイッチングメモリ素子の設定又は再設定処理中に生じる衝撃電流バリスティック電流が、抵抗スイッチングメモリ素子と直列接続された関連するステアリング素子に損傷を与えることや、更には、非常に寸法の小さいメモリセルの動作を止めてしまうといった問題が生じている。更に、一般的に、抵抗スイッチング層を基礎とする大量のメモリデバイスは、抵抗スイッチング層の初期の絶縁特性を破壊する形成ステップを必要とする。この形成ステップは、通常、非常に短くかつ非常に高い放電電流ピークに関連しており、それによって後のスイッチングにおける抵抗スイッチング層のオン抵抗レベルが設定される。オン抵抗レベルが非常に低い場合例えば100~30kΩ、関連するスイッチング電流も非常に高く、結果としてメモリセルは非常に小さい技術ノードでは動作不能である。設定又は再設定処理は、抵抗スイッチング層及び抵抗スイッチングメモリ素子のための一種の抵抗スイッチング動作である。この問題を解決するために、導電体中間層のいずれかの側部に別個の抵抗スイッチング層を含む抵抗スイッチングメモリ素子が提供される。特に、本明細書において提供される抵抗スイッチングメモリ素子を含むメモリセルは、動作電流を積極的に減少させることによって衝撃電流オーバーシュートを制限することができる。TiNといった薄い中間層は、電流オーバーシュートを防ぐことができ、かつ電流の流れを制限することができ、これにより個々の抵抗スイッチング層に広い電場を作るのが容易になる。電流が減少されることにより、セルのステアリング素子を損傷する可能性が減少し、より薄いステアリング素子を使用することができ、メモリデバイスの大きさを小さくすることが容易になり、電力消費を減らすことができる。セルのスイッチング能力は、イオン電流がなお許容される場合に保持される。この抵抗スイッチングメモリ素子は、個々の抵抗スイッチング層に関する定性的モデルであって、スイッチング電流が電子/正孔及びイオン伝導に基づくこと、イオン電流が指数関数的に電場依存性であること、並びに測定される電流がスイッチング機構のために使用されることのない衝撃電流であることを含む、多くの知見を説明する定性的モデルに基づいている。具体的には、この定性的モデルは次のものを説明する。iなだれ型avalanche-type設定電流の増加、iiなぜ設定状態を高いオン抵抗状態に制限することが困難なのか、iii設定処理に対するサイクリング収率cyclingyieldの感度、ivなぜ再設定電圧が設定電圧よりも高くなり得るのか、vなぜより深い再設定のためにより高い再設定電圧が必要なのか、及びviなぜより深い再設定のために再設定電流がより高いのか。衝撃電流のモデルは、TiSi,CBRAM導電性ブリッジRAMといった他の薄い記憶材料/イオンメモリにも適用可能である。MeOxの抵抗スイッチング層に対し、この発見は次のことも示す。すなわち、電子/正孔電流はスイッチング効果に貢献しないが、MeOxにおいて衝撃的に移動し、コンタクトにのみ熱を送るのであり、これは、セルが十分に長い場合には電流がメモリセルにおいて熱を発生するより厚い炭素又は相変化物質とは異なる。図1は、第1導体106と第2導体108の間にステアリング素子104を直列接続した抵抗スイッチングメモリ素子102を含む、抵抗スイッチングメモリセルRSMC100の一実施形態の概略斜視図である。抵抗スイッチングメモリ素子102は、導電体中間層IL133の一方の側部に抵抗スイッチング層130及び他方の側部に抵抗スイッチング層135を含む。上記のように、抵抗スイッチング層は2以上の状態の間で可逆的に切り替えることができる抵抗率を有する。例えば、抵抗スイッチング層は、製造時に初期状態として高抵抗状態にあり、第1電圧及び/又は電流を印加すると低抵抗状態にスイッチング可能なものである。第2電圧及び/又は電流の印加により抵抗スイッチング層を高抵抗状態に戻すことができる。あるいは、抵抗スイッチング層は、製造時に初期状態として低抵抗状態にあり、適切な電圧及び/又は電流を印加すると高抵抗状態に可逆的にスイッチング可能なものである。メモリセルにおいて使用される際、各抵抗スイッチング層の一の抵抗状態及び抵抗スイッチングメモリ素子の対応する抵抗状態は抵抗スイッチングメモリ素子のバイナリ0を表すことができ、各抵抗スイッチング層の別の抵抗状態及び抵抗スイッチングメモリ素子の対応する抵抗状態は抵抗スイッチングメモリ素子のバイナリ1を表すことができる。しかしながら、二以上のデータ/抵抗状態を使用することもできる。多くの可逆抵抗変化材料及び、可逆抵抗変化材料を使用するメモリセルの動作は、例えば上記の米国特許出願公開第2006/0250836号に記載されている。一実施形態において、抵抗スイッチングメモリ素子を高抵抗状態例えばバイナリデータ0を表すから低抵抗状態バイナリデータ1を表すに切り替える処理は設定setting又は形成formingと呼ばれ、抵抗スイッチングメモリ素子を低抵抗状態から高抵抗状態にスイッチングする処理は再設定resettingと呼ばれる。他の実施形態において、設定及び再設定及び/又はデータ符号化は逆であってもよい。設定又は再設定処理は、バイナリデータを表すために所望の状態にメモリセルをプログラムするために行われる。いくつかの実施形態では、抵抗スイッチング層130及び135は金属酸化物MeOxこの一例としてはHfO2から形成され得る。可逆抵抗スイッチング材料を使用したメモリセルの製造についての情報は、MemoryCellThatEmploysaSelectivelyDepositedReversibleResistanceSwitchingElementandMethodsofFormingTheSameと題する、2009年1月1日に公開された米国特許出願公開第2009/0001343号に記載されており、その全体はここで参照することによってここに援用される。抵抗スイッチングメモリ素子102は、電極132及び134を有する。電極132は、抵抗スイッチング層130と、ビット線又はワード線制御線である導体108との間に位置している。一実施形態において、電極132は、チタンTi又は窒化チタンTiNからなる。電極134は抵抗スイッチング層133とステアリング素子104との間に位置している。一実施形態において、電極134は窒化チタンTiNからなり、接着及びバリア層として機能する。ステアリング素子104は、抵抗スイッチングメモリ素子102の電圧及び/又は電流を選択的に制限することにより非オーム伝導を呈する、ダイオード又は他の好適なステアリング素子であり得る。一の手法では、ステアリング素子は電流が一方向にのみ抵抗スイッチングメモリ素子を流れるようにする例えばビット線からワード線へ。別の手法では、パンチスルーダイオードといったステアリング素子はいずれの方向にも電流が抵抗スイッチングメモリ素子を流れるようにする。ステアリング素子は一方向弁として動作し、一方向において他方向よりも容易に電流を伝導する。ダイオードは、順方向において臨界的なターンオン電圧よりも低い場合、ほとんどあるいは全く電流を伝導しない。適切なバイアス方式の使用によって、個々の抵抗スイッチングメモリ素子がプログラミングのために選択されると、隣接する抵抗スイッチングメモリ素子のダイオードは、この隣接する抵抗スイッチングメモリ素子を電気的に絶縁するように機能することができ、よって、隣接する抵抗スイッチングメモリ素子の電圧がこれが順方向に印加されたときにダイオードのターンオン電圧を超過しない限り、あるいは逆方向に印加されたときに逆方向降伏電圧を超過しない限り、故意ではない抵抗スイッチングを防ぐ。具体的には、抵抗スイッチングメモリ素子の大型クロスポイント型アレイにおいて、比較的大きな電圧又は電流が必要とされるとき、アドレス指定される抵抗スイッチングメモリ素子と上部導体又は下部導体例えばワード線又はビット線を共有する、複数の抵抗スイッチングメモリ素子は、望まない抵抗スイッチングを起こすのに十分な電圧又は電流にさらされる。使用されるバイアス方式に依っては、選択されていないセルの過剰な漏れ電流も心配され得る。ダイオード又は他のステアリング素子の使用によってこの危険性を解消することができる。このようにして、メモリセル100は2次元又は3次元のメモリセルアレイの一部として使用することができ、このアレイ内の他のメモリセルの状態に影響を与えることなくメモリセル100に対してデータの書き込み及び又は読み出しをすることができる。ステアリング素子104は、ダイオードのp領域の上にn領域を有して上を向くか、ダイオードのn領域の上にp領域を有して下を向くかによらず、縦型の多結晶p-n又はp-i-nダイオードなどの任意の適切なダイオードを含み得る。あるいは、両方向に動作可能なパンチスルーダイオード又はツェナーダイオードも使用することができる。ステアリング素子及び抵抗スイッチングメモリ素子は共に垂直円柱の形状であってよい。他の手法において、抵抗スイッチングメモリ素子の複数の部分が、後述するように互いに横方向に配置されている。いくつかの実施形態において、ステアリング素子104は、多結晶半導体材料例えば多結晶シリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム又は他の任意の適切な材料から形成され得る。例えば、ステアリング素子104は、高濃度にドープされたnポリシリコン領域142と、このnポリシリコン領域142の上の低濃度にドープされたか真性の故意ではなくドープされたポリシリコン領域144と、この真性のポリシリコン領域144の上の高濃度にドープされたpポリシリコン領域146と、を含み得る。ある実施形態では、薄い例えば数百オングストローム以下のゲルマニウム及び/又はシリコン-ゲルマニウム合金層図示せず、このシリコン-ゲルマニウム合金層は約10以上のゲルマニウムを有するものを、nポリシリコン領域142上に形成することによって、nポリシリコン領域142から真性領域144内へのドーパントの移動を防止及び/又は低減することができる。このことは、例えば、DepositedSemiconductorStructuretoMinimizeNTypeDopantDiffusionandMethodofMakingと題する米国特許出願公開第2006/0087005号で説明されており、ここで参照することによってその全体をここに援用する。当然ながら、n及びp領域の位置は逆であってもよい。ステアリング素子104が、蒸着シリコン例えば非晶質又は多結晶から製造される場合、ダイオード上にシリサイド層を形成して、蒸着シリコンを製造時において低抵抗状態とすることができる。この低抵抗状態により、蒸着シリコンを低抵抗状態へ切り換えるために高い電圧は必要とされず、メモリセルのプログラミングを容易にすることができる。MemoryCellComprisingaSemiconductorJunctionDiodeCrystallizedAdjacenttoaSilicideと題される米国特許第7,176,064号参照により本願に組み込まれるに記載されているように、チタン及び/又はコバルトといったケイ化物で形成された材料は、ケイ化物層を形成するためのアニーリング中に堆積されたシリコンと反応する。ケイ化チタン及びケイ化コバルトの格子面間隔はシリコンのそれに近く、係るケイ化物層は堆積されたシリコンが結晶化するときに隣接して堆積されたシリコンのための結晶化テンプレート又はシードとして機能し得る例えば、ケイ化物層はアニーリング中にシリコンダイオードの結晶構造を向上させる。これにより、より低抵抗のシリコンが提供される。同様の結果がシリコンゲルマニウム合金及び/又はゲルマニウムダイオードにおいてもなされ得る。導体106及び108は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニドなど、任意の適切な導電性材料を含む。図1の実施形態では、導体106及び108はレール状であり、異なる方向例えば実質的に互いに直交する等に延びる。導体は他の形状及び/又は構造とすることもできる。ある実施形態では、導体106及び108とともに、バリア層、接着層、反射防止コーティング及び/又はそれに類する物図示せずを使用して、デバイス性能を改善し及び/又はデバイスの製造を助けることもできる。導体106はワード線でよく、一方、導体108はビット線でよく、あるいはその逆でもよい。図1では、可逆抵抗スイッチング素子102がステアリング素子104の上に配置されているが、当然ながら、他の実施形態では、可逆抵抗スイッチング素子102がステアリング素子104の下に位置してもよい。他の様々な構成も可能である。可逆スイッチング層は単極又は双極の抵抗スイッチング特性を呈し得る。単極抵抗スイッチング特性では、設定処理及び再設定処理の両方のために使用される電圧は同一の極性、すなわち両方とも正か両方とも負である。対照的に、双極抵抗スイッチング特性では、異極の電圧が設定処理及び再設定処理のために使用される。具体的には、設定処理のために使用される電圧は正で、再設定処理のために使用される電圧は負である。あるいは、設定処理のために使用される電圧は負で、再設定処理のために使用される電圧は正である。図2Aは、図1のメモリセル100の複数個から形成される第1メモリレベル114の一部の概略斜視図である。簡略化のため、可逆抵抗スイッチング素子102、ステアリング素子104及びバリア層113は、個別に示されない。メモリアレイ114は、クロスポイントアレイであり、複数のメモリセルが接続された複数のビット線第2導体108及びワード線第1導体106を含む図示されている。メモリのマルチレベルには、他のメモリアレイ構造を採用することもできる。図2Bは、第1メモリレベル118の上に第2メモリレベル120を配置したモノリシックな三次元アレイ116の一部の概略斜視図である。図3の実施形態では、各メモリレベル118及び120は、クロスポイントアレイ内に複数のメモリセル100を含む。当然ながら、第1メモリレベル118と第2メモリレベル120との間に、付加的な層例えば、中間誘電体が存在してもよいが、簡略化のために図2Bでは示されない。メモリの付加的なレベルには、他のメモリアレイ構造を採用することもできる。図2Bの実施形態では、全てのダイオードは、同じ方向に向くことで例えば、p型領域をダイオードの上部又は下部のどちらに有するp-i-nダイオードが使用されるかによって、上向き又は下向き、ダイオードの製造を簡略化することができる。ある実施形態では、メモリレベルは、例えば、HighDensityThreeDimensionalMemoryCellと題する米国特許第6,952,030号参照により本願に組み込むで説明されているように形成することができる。例えば、図2Cに示されるように、第1メモリレベルの上部導体は、第1メモリレベルの上に位置する第2メモリレベルの下部導体として用いられてもよい。このような実施形態では、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましく、この点は、LargeArrayofUpwardPointingP-I-NDiodesHavingLargeandUniformCurrentと題する米国特許第7,586,773号参照により本願に組み込むに記載されている。例えば、第1メモリレベル118のダイオードは、矢印A1で示されるように上向きダイオード例えばダイオードの下部にp領域を有するでよく、第2メモリレベル120のダイオードは、矢印A2で示されるように下向きダイオード例えばダイオードの下部にn領域を有するでよく、あるいはその逆であってもよい。モノリシックな三次元メモリアレイは、中間基板を用いることなく、複数のメモリレベルがウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、既存の単一又は複数のレベルの層の上に直接蒸着又は成長される。これに対して、LeedyによるThreeDimensionalStructureMemoryと題する米国特許第5,915,167号にあるように、積層メモリは、別々の基板上に複数のメモリレベルを形成し、これらのメモリレベルを互いに重ねて接着することによって構築される。基板は、ボンディングの前に薄くされ、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな三次元メモリアレイではない。上記の例では、開示される配置に応じて、円筒型のメモリセルとレール型の導体が示されている。しかしながら、ここで開示される技術は、ある特定の形状のメモリセルにのみ適用されるものではない。他の構造を用いて可逆抵抗スイッチング材料を含むメモリセルを形成することも可能である。例えば、以下の特許は、可逆抵抗スイッチング素子の使用に適用可能なメモリセルの構造の例を提供する。米国特許第6,952,043号、米国特許第6,951,780号、米国特許第6,034,882号、米国特許第6,420,215号、米国特許第6,525,953号、米国特許第7,081,377号。更に、他の種類のメモリセルも本明細書に記載の技術を伴い使用され得る。図3は、ここで開示される技術を実施可能なメモリシステム300の一例を示すブロック図である。上記したように、メモリシステム300は、メモリセルが二次元又は三次元のアレイとなったメモリアレイ302を含む。一実施形態では、メモリアレイ302は、モノシリックの三次元メモリアレイである。メモリアレイ302のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。メモリシステム300は、出力308がメモリアレイ302の各々のワード線に接続されている行制御回路320を含む。行制御回路320は、M個の行アドレス信号の集合と1つ以上の様々な制御信号を、システム制御ロジック回路330から受信している。行制御回路320は、典型的には、読み取り及びプログラミング例えば、セット及びリセット動作の双方のために、行デコーダ322、アレイ端子ドライバ324及びブロック選択回路326としての回路を含んでいる。メモリシステム300はまた、入力/出力306がメモリアレイ302の各々のビット線に接続される列制御回路310を含む。列制御回路306は、N個の列アドレス信号の集合と一又は複数の様々な制御信号を、システム制御論理330から受信している。列制御回路306は、典型的には、列デコーダ312、アレイ端子レシーバ又はドライバ314、ブロック選択回路316、に加え、増幅器318を含む読み取り/書き込み回路、及びI/Oマルチプレクサとしての回路を含んでいる。システム制御論理回路330は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理330は、データ及び命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理330は、メモリシステム300の動作を制御するために、一又は複数の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。例えば、書き込み回路460、読み込み回路461、及びクランプ制御回路464が提供され得る詳細は後述する。一の実施形態では、図3に示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御ロジック330と列制御回路310と行制御回路320は、基板の表面に形成し、メモリアレイ302は、基板の上そして、システム制御ロジック330と列制御回路310と行制御回路320との上に形成されたモノリシック3次元メモリアレイとすることができる。場合によっては、制御回路の一部分は、メモリアレイの一部と同じ層に形成することができる。メモリアレイを有する集積回路は、通常は、アレイを所定数のサブアレイ、すなわち、ブロックに細分する。ブロックは、例えば、16個、32個、又は、異なった個数のブロックを有するベイにさらにグループ分けすることができる。頻繁に使用されるように、サブアレイは、一般的にデコーダ、ドライバ、センスアンプ、及び、入力/出力回路によって切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループである。これは、種々の理由のうちのいずれかのため行われる。例えば、ワード線及びビット線の抵抗及び容量から発生し、係るワード線及びビット線を伝播する信号遅延すなわち、RC遅延は、大型アレイの中で非常に顕著になることがある。これらのRC遅延は、各ワード線及び/又は各ビット線の長さが短縮されるように、大型アレイを小型サブアレイのグループに細分することにより低減されることがある。別の例として、メモリセルのグループへのアクセスと関連付けられた電力は、所定のメモリサイクルの間に同時にアクセスされるメモリセルの個数の上限を決定づけることがある。その結果、大型メモリアレイは、多くの場合、同時にアクセスされるメモリセルの個数を減少させるために小型サブアレイに細分される。しかしながら、説明を簡潔にするため、アレイは、デコーダ、ドライバ、センスアンプ、及び、入力/出力回路によって一般に切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループを指すために、サブアレイと同義的に使用されることもある。集積回路は、1つ以上のメモリアレイを含み得る。上述のように、可逆抵抗スイッチング素子102は、二以上の状態の間で可逆的に切り替わるスイッチすることができる。一例ではあるが、可逆抵抗スイッチング材料は、製造時には初期状態として高抵抗状態にあり、第1電圧及び/又は電流の印加によって低抵抗状態に切り替え可能である。第2電圧及び/又は電流の印加によって可逆抵抗スイッチング素子を高抵抗状態に戻すことができる。メモリシステム300は本明細書に記載された任意の可逆抵抗スイッチング素子と共に使用することができる。図4Aは単極抵抗スイッチング層の一実施形態のための電圧対電流のグラフである。x軸は電圧の絶対値を表し、y軸は電流を表し、線はグラフの原点で交わるように調整されている。設定処理において、線404は高抵抗の再設定状態にある場合の抵抗スイッチング層のI-V特性を表しており、線406はVsetでの低抵抗の設定状態Setへの遷移を表している。再設定処理において、線400は低抵抗の再設定状態にある場合の抵抗スイッチング層のI-V特性を表しており、線402はVresetでの高抵抗の設定状態への遷移Resetを表している。これらの例は、電圧の極性が設定スイッチング及び再設定スイッチングの両方において同一である、単極動作モードを示している。抵抗スイッチング層の状態を判定するために、抵抗スイッチング層に電圧が印加され、もたらされた電流が測定される。測定された電流が高いか低いかによって、抵抗スイッチング層がそれぞれ低抵抗状態又は高抵抗状態にあることを示す。場合によっては、高抵抗状態は低抵抗状態よりもかなり高く、例えば低抵抗状態よりも2又は3桁大きい100~1,000倍。異なるI-V特性を有する抵抗スイッチング層の他の変更態様も本明細書に記載の技術において使用され得ることに留意されたい。再設定状態にある場合、抵抗スイッチングメモリ素子は0とVsetの間で印加された電圧に応じて線404によって示される抵抗特性を呈する。しかしながら、設定状態にある場合、抵抗スイッチングメモリ素子は0とVresetの間で印加された電圧ここではVreset<Vsetに応じて線400によって示される抵抗特性を呈する。よって、抵抗スイッチングメモリ素子は、この抵抗スイッチングメモリ素子の抵抗状態に依って同一の電圧範囲例えば0とVresetの間において同一の電圧に応じて異なる抵抗特性を呈する。読み出し動作において、固定電圧Vread<Vresetを印加することができ、これに応じて、検出される電流は設定状態においてIaであるか再設定状態においてIbである。よって、抵抗スイッチング層又は抵抗スイッチングメモリ素子の状態はそのI-V特性の少なくとも一点を特定することによって検出され得る。一の手法において、抵抗スイッチングメモリ素子は、各抵抗スイッチング層が実質的に類似する単極スイッチング特性を呈する複数の抵抗スイッチング層を含み得る。図4Bは2つの単極抵抗スイッチング層の例の異なるI-V特性を表すグラフである。二以上の単極抵抗スイッチング層において、I-V電流-電圧特性は実質的に同一でよく、例えば、IはVと共通する速度で増加し、設定及び/又は再設定レベルは実質的に同一でよい。あるいは、抵抗スイッチング層のI-V特性は、異なっていてもよく例えばIが一方の抵抗スイッチング層においてより迅速にVと共に増加するように、又、設定及び/又は再設定レベルが異なっていてもよい。この例において、Aは第1型の抵抗スイッチング層を表しており、Bは第2型の抵抗スイッチング層を表しており、ここで、これらの抵抗スイッチング層は異なる単極抵抗スイッチング特性を有する。x軸は電圧Vを表しており、y軸は電流Iを表している。A型の抵抗スイッチング層において、線400、402、404及び406は図4Aのものと同一である。更に、A型の抵抗スイッチング層について、VsetAは設定電圧であり、VresetAは再設定電圧であり、IresetAは再設定電流であり、Iset_limitAは電流設定リミットである。B型の抵抗スイッチング層では、線420、422、424及び426は線400、402、404及び406にそれぞれ対応する。更に、B型の抵抗スイッチング層では、VsetBは設定電圧であり、VresetBは再設定電圧であり、IresetBは再設定電流であり、Iset_limitBは電流設定リミットである。ここで示した手法において、VsetA>VsetB,VresetA>VresetB,IresetA>IresetB及びIset_limitA>Iset_limitBであるが、これは一例であり、他の代替の関係も適用可能である。二以上の抵抗スイッチング層が同一の抵抗スイッチングメモリ素子にある場合、この抵抗スイッチングメモリ素子のスイッチング特性は各抵抗スイッチング層のスイッチング特性の関数となる。設定処理中、例えばVが増加すると、電圧が各抵抗スイッチング層において等しく分割されたのであればA型の抵抗スイッチング層が切り替わる前にB型の抵抗スイッチング層が切り替わることができる。同様に、再設定処理中、例えばVが増加すると、同一の電圧が各抵抗スイッチング層に印加されると仮定するとA型の抵抗スイッチング層が切り替わる前にB型の抵抗スイッチング層が切り替わることができる。あるいは、A及びB型の抵抗スイッチング層が異極の異なるI-V特性を有することも可能である。例えば、VsetA>0V及びVresetA>0Vにし、VsetB<0V及びVresetB<0Vにすることができる。一例として、A型の抵抗スイッチング層の特性は図4Aに記載されているものにし、B型の抵抗スイッチング層の特性は後述する図4Cに記載されているものにすることができる。更に、抵抗スイッチングメモリ素子内の一の抵抗スイッチング層が単極の特性を有し、この抵抗スイッチングメモリ素子内の別の抵抗スイッチング層が双極の特性を有することも理論的には可能である。しかしながら、抵抗スイッチングメモリ素子内の全ての抵抗スイッチング層において1種類のみのスイッチング特性単極又は双極を使用することで簡素化した制御方式を可能にすることができる。いくつかの場合においては、抵抗スイッチングメモリ素子の読み出しが一の抵抗スイッチング層のデータ状態を切り替える。例えば、低抵抗状態にある第1抵抗スイッチング層及び高抵抗状態にある第2抵抗スイッチング層にある場合、高抵抗状態が低抵抗状態よりも数桁高いと仮定すると、読み出し動作は実質的に電流ゼロを検知するであろう。つまり、抵抗スイッチングメモリ素子の抵抗各抵抗スイッチング層の抵抗の合計に等しいは非常に高く、よって電流は非常に低いか実質的にゼロである。読み出し動作は第2抵抗スイッチング層を低抵抗状態に切り替え、これにより抵抗スイッチングメモリ素子の抵抗が低くなり、これを流れる電流が比較的高くなり、検出可能となる。書き戻しライトバック動作は次に第2抵抗スイッチング層を高抵抗状態に戻すように行われる。電圧が抵抗スイッチングメモリ素子の電極間に印加されるとき、この電圧は各抵抗スイッチング層の抵抗に比例して各抵抗スイッチング層において分割される。第1抵抗スイッチング層が低抵抗状態にある場合、第2抵抗スイッチング層は高抵抗状態にあり、第1抵抗スイッチング層が電極の電位を中間層に送り、これにより実質的に全ての電圧が第2抵抗スイッチング層に印加される。この電圧は、これが適切な強度及び極性である場合に第2抵抗スイッチング層を切り替える。更に、SunらのCoexistenceofthebipolarandunipolarresistiveswitchingbehavioursinAu/SrTiO3/PtcellsJ.Phys.D:Appl.Phys.44,125404、2011年3月10日参照により本願に組み込まれるに記載されているように、抵抗スイッチング層は単極又は双極デバイスとして動作可能な材料を使用することができる。図4Cは別の双極抵抗スイッチング層の例のI-V特性を表すグラフである。図4Aの特性と比較すると、設定処理及び再設定処理中に、正電圧の代わりに負電圧が使用される。設定処理において、線434は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線436は、Vsetにおける低抵抗の設定状態への遷移Setを表している。再設定処理において、線430は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線432は、Vresetにおける高抵抗の再設定状態への遷移Resetを表している。Vread,Vreset,Vset及びVfは全て負電圧である。読み出し動作において、固定電圧Vread>Vresetを印加することができ、これに応じて、検出される電流は設定状態においてIaであるか再設定状態においてIbである。図4Dは双極抵抗スイッチング層の一例のI-V特性を表すグラフである。ここで、異極性の電圧が設定処理及び再設定処理のために使用される。更に、正電圧が設定処理のために使用され、負電圧が再設定処理のために使用される。この双極抵抗スイッチング層において、設定処理は正電圧が印加されるときに行われ、再設定処理は負電圧が印加されるときに行われる。設定処理において、線444は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線446は、Vsetにおける低抵抗の設定状態への遷移Setを表している。再設定処理において、線440は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線442は、Vresetにおける高抵抗の再設定状態への遷移Resetを表している。Vset及びVfは正電圧であり、Vresetは負電圧である。図4Eは双極抵抗スイッチング層の一例のI-V特性を表すグラフである。この双極抵抗スイッチング層において、再設定処理は正電圧が印加されるときに行われ、設定処理は負電圧が印加されるときに行われる。設定処理において、線454は、抵抗スイッチング層が高抵抗の再設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線456は、Vsetにおける低抵抗の設定状態への遷移Setを表している。再設定処理において、線450は、抵抗スイッチング層が低抵抗の設定状態にあるときの抵抗スイッチング層のI-V特性を表し、線452は、Vresetにおける高抵抗の再設定状態への遷移Resetを表している。Vset及びVfは正電圧であり、Vresetは負電圧である。図4D及び図4CのIresetレベルはIsetレベルよりも高いが、この逆でもよい。これは、図4D及び図4CのIsetレベルが異極のIresetレベルよりも高くてもよいことを意味する。図5はメモリセルの状態を読み出すための回路の一実施形態を表している。メモリアレイの一部にはメモリセル550,552,554及び556が含まれる。数多くのビット線のうちの2本及び数多くのワード線のうちの2本が表されている。ビット線559はセル550及び554に接続されており、ビット線557はセル552及び556に接続されている。ビット線559は選択ビット線であり、例えば2Vである。ビット線557は非選択線であり、例えば接地されている。ワード線547は選択ワード線であり、例えば0Vである。ワード線549は非選択ワード線であり、例えば2Vである。複数のビット線559のうちの一本のための読み出し回路は、トランジスタ558を介してこのビット線に接続されるように表されており、このトランジスタ558は対応するビット線を選択するため又は選択しないために列デコーダ312によって供給されるゲート電圧によって制御される。トランジスタ558はビット線をデータバス563に接続する。書き込み回路560システム制御論理330の一部であるがデータバスに接続されている。トランジスタ562は、データバスに接続しており、かつ、クランプ制御回路564システム制御論理330の一部であるによって制御されるクランプデバイスとして動作する。トランジスタ562は、データラッチ568を含むセンスアンプ566に更に接続されている。センスアンプ566の出力は、データ出力端末システム制御ロジック330、コントローラ及び/又はホストに接続される。書き込み回路560は、更にセンスアンプ566及びデータラッチ568に接続されている。可逆抵抗スイッチング素子の状態の読み出しを行うとき、全てのワード線が最初にVread例えば約2ボルトでバイアスされ、全てのビット線は接地される。選択ワード線は、その後、接地電圧にされる。例示の目的のため、この説明では、メモリセル550が読み出しのために選択されると仮定する。一又は複数の選択ビット線559は、トランジスタ558をオンに入れることによりデータバスと、クランプ装置~2ボルトVtトランジスタ562の閾値電圧を受けるトランジスタ562とを介してVreadにプルされる。クランプ装置のゲートは、Vreadを上回るが、ビット線をVread付近に維持するように制御される。一の手法において、電流は、センスアンプ内のセンスノードからトランジスタ562を介して選択メモリセル550によってプルされる。センスノードは、高抵抗状態電流と低抵抗状態電流との間にある基準電流を受けることができる。センスノードは、セル電流と基準電流との間の電流差に対応して動く。センスアンプ566は、センス電圧を基準読み出し電圧と比較することによりデータ出力信号を発生する。メモリセル電流が基準電流より大きい場合、メモリセルは、低抵抗状態にあり、センスノードでの電圧は、基準電圧より低くなる。メモリセル電流が基準電流より小さい場合、メモリセルは高抵抗状態にあり、センスノードでの電圧は基準電圧より高くなる。センスアンプ566からのデータ出力信号は、データラッチ568内にラッチされる。図4Aを再び参照すると、例えば、高抵抗状態において、電圧Vset及び十分な電流が印加された場合、抵抗スイッチング層は低抵抗状態に設定される。線404はVsetが印加されたときの挙動を示す。電圧は幾分一定のままであり、電流はIset_limitに向かって増加する。ある時点で抵抗スイッチング層が設定され、デバイスの挙動は線406に基づく。最初に抵抗スイッチング層が設定される際、Vf形成電圧がこのデバイスを設定するために必要であることに留意されたい。その後、Vsetは使用されるデバイスを設定するのに十分である。形成電圧Vfは絶対強度においてVsetよりも大きくてもよい。低抵抗状態線400において、Vreset及び十分な電流Iresetが印加される場合、抵抗スイッチング層は高抵抗状態に再設定される。線400はVresetが印加される際の挙動を示す。ある時点で抵抗スイッチング層が再設定され、デバイスの挙動は線402に基づく。一実施形態において、Vsetは約7Vであり、Vresetは約9Vであり、Iset_limitは約10μAであり、Iresetは100nAであり得る。これらの電圧及び電流は、抵抗スイッチングメモリ素子及びダイオードを直列接続で有する図5の回路に印加する。図6A~6Mは、例えば、抵抗スイッチングメモリ素子の垂直面又は水平面における断面図である。図6Aは、抵抗スイッチングメモリ素子と、この抵抗スイッチングメモリ素子の下にステアリング素子SEとを有するメモリセルの一例を表している。このメモリセルは様々な構成を有し得る。一の構成は積層構成であり、各種の材料が1層ごとに提供されており、各層は互いに上下に位置しており、典型的には類似する断面領域を有する。別の構成では、一又は複数の層は一又は複数の他の層と端と端を接して配置され得る図6F~6Jを参照。これらの図において、互いに隣接するように描かれた2つの層又は材料は互いに接触していることに留意されたい。しかしながら、特に明記しない限り、こうする必要はなく、互いに隣接して描かれた2つの層又は材料は、記載されていない他の材料の一又は複数の層によって分離されていてもよい。更に、場合によっては、材料は製造による副産物として形成され、例えばSi層上に形成されるSiOx層である。係る副産物は図には必ずしも表されていない。更に、記載された実施例の様々な変更態様も可能である。例えば、各実施例における層の順序は逆になってもよく、例えばワード線が一番上で、ビット線が一番下でもよい。一又は複数の中間層を図示された層と層の間に設けることができる。更に、ステアリング素子の位置は、抵抗スイッチング層を含む他の層の上又は下に位置するように変更することができる。これらの層の配向は、縦方向から横方向に、又は任意の他の配向に変更することができる。共通の導電性経路を形成することができる複数の層又は部分は連続的に接続されていると考えられる。メモリセルは、メモリデバイスのビット線に接続されたビット線コンタクトBLC材料例えばWタングステン又はNiSiを含む。ビット線は一種の制御線であり、よってビット線コンタクトは第1制御線に対するコンタクトでもある。直列経路内のビット線コンタクトの後は第1接着層AL1例えばTiNであり、これはビット線コンタクトが抵抗スイッチングメモリ素子に接着するのを助け、かつバリアとしても機能する。TiN層は、スパッタリングといった任意の従来の方法によって蒸着することができる。直列経路内の抵抗スイッチングメモリ素子の後は、ダイオードといったステアリング素子SEである。ステアリング素子は電圧や電流といった信号をワード線及びビット線を介して一又は複数のメモリセルに選択的に与えることができ、セルを個別に制御する例えば、抵抗スイッチングメモリ素子を切り替えることによってそれぞれのデータ状態を変更する。抵抗スイッチングメモリ素子の抵抗スイッチング挙動はステアリング素子からは独立している。ステアリング素子はそれ自体の抵抗スイッチング挙動を有することができるが、この挙動は抵抗スイッチングメモリ素子の抵抗スイッチング挙動からは独立している。直列経路内のステアリング素子の後はTiNといった第2接着層AL2である。直列経路内の第2接着層の後は、メモリデバイスのワード線に接続されたワード線コンタクトWLC材料例えばWタングステン又はNiSiである。ワード線は一種の制御線であり、よってワード線コンタクトは第2制御線に対するコンタクトでもある。メモリセルの図示された部分はこのように直列に配置される。図6Bは抵抗スイッチングメモリ素子を有するメモリセルの代替構成を表しており、ここでは、ステアリング素子SEは抵抗スイッチングメモリ素子の上にある。上部から下部への他の層の順序は下部から上部へと逆にすることもできる。図6Cは、縦型積層におけるミラー抵抗スイッチMRSとして図6Aの抵抗スイッチングメモリ素子の実施例を表している。抵抗スイッチングメモリ素子は、第1電極E1いくつかの構成では上部電極であると、第1抵抗スイッチング層RSL1と、導電体中間層IL散乱層、結合電極又は結合層として動作するとを含む。抵抗スイッチングメモリ素子は更に、第2抵抗スイッチング層RSL2と、第2電極EL2いくつかの構成では下部電極であるとを含む。抵抗スイッチング層は例えば可逆抵抗スイッチング層であり得る。可逆抵抗スイッチング層は、一の状態から別の状態へ、そして元の状態へと切り替えスイッチング可能である。中間層は第1電極と第2電極との間に電気的に直列接続されている。第1抵抗スイッチング層は第1電極と中間層との間に電気的に直列接続されている。第2抵抗スイッチング層は第2電極と中間層との間に電気的に直列接続されている。間に電気的に又は類似のものは導電性経路にあることを意味し得る。例えば、中間層は、物理的に第1電極と第2電極との間にあるか否かに関わらず、電気的に第1電極と第2電極との間にあり得る。例えば、抵抗スイッチングメモリ素子は、2つの双極メモリスタメモリ-レジスタ素子を一のミラー抵抗スイッチMRSに非直列的に接続することによって形成することができる。メモリスタは、抵抗がこのデバイスの電流及び電圧の履歴の関数である、受動の二端子回路素子である。係るミラー抵抗スイッチは、第1電極例えばn型シリコンと、第1抵抗スイッチング層酸化ハフニウムHfO2又は酸窒化ハフニウムシリコンHfSiONといった遷移金属酸化物であり得ると、中間層酸素と化学反応をなすことができる酸化電極例えばTiNであり得るを含む、第1メモリスタ素子から作ることができる。この抵抗スイッチングメモリ素子は、順序は逆であるが同一又は異なる材料からなる中間層の酸化電極を共有する第2メモリスタ素子を含む。更に、第1及び第2メモリスタ素子は両方とも、一の手法において双極又は単極I-V電流-電圧特性を有する。別の手法では、一方のメモリスタ素子が単極特性を有し、他方のメモリスタ素子が双極特性を有する。これらの2つのメモリスタ素子を1個の抵抗スイッチングメモリ素子に併合することによって、この抵抗スイッチングメモリ素子は、その構成要素であるこれらのメモリスタ素子のI-V特性を合わせ持ち、かつ、個々のメモリスタ素子よりも大幅に低い電流にて動作するという付加的な利点を備えた、I-V特性を有する。より一般的には、この抵抗スイッチングメモリ素子は、その構成要素である上記複数の抵抗スイッチング層のI-V特性を合わせ持ち、かつ低い電流で動作可能な、I-V特性を有する。中間層は、抵抗スイッチング層からこの中間層に入る電子を散乱することによって散乱層として動作する。これにより、スイッチング機構に寄与しない電流の流れを遅くし、ステアリング素子への損傷を回避する。更に、中間層は、第1電極及び第2電極の電位を設定することによって抵抗スイッチングメモリ素子に印加される電圧に容量結合される結合電極又は結合層として動作する。係る散乱によって、中間層は、設定又は再設定処理中にピーク電流の流れを減少させる抵抗を提供し、かつ低電流動作を実現する。電流制限動作は、中間層の2つの性質から生じると考えられる。第1に、ホットエレクトロン熱い電子が、電子間相互作用によって中間層において非常によく散乱されること。第2に、1層の抵抗スイッチング層が破壊され始めて電荷Qを中間層上に送り始めると、この抵抗スイッチング層に印加された電圧がV=Q/Cによって効果的に減少されるここで、Cは第1電極及び第2電極に向かう中間層層の静電容量であることである。同時に、現在より高い電圧が第2抵抗スイッチング層にある。電荷Qの利用可能な量が制限されているため、ここを流れることができる電流も非常に制限される。この様に、この抵抗スイッチングメモリ素子は低い電流でのメモリセルの動作を可能にする。この抵抗は、電子を散乱させる中間層の能力に基づくと考えられ、かつ、小さな導電性フィラメントが形成されて低電流でスイッチングが生じるように、印加されたバイアス電圧に非常に効率的な負のフィードバックを与える中間層の能力に基づくと考えられる。中間層なしでは、電圧が印加されたときに非常に低い抵抗を備えるフィラメントが形成され、メモリセルにおいて高い電流ピークを招きI=V/Rの関係によって、要求されるスイッチング電流も非常に高い。抵抗スイッチングメモリ素子は中間層を基準としてミラー構成を有し、なぜなら、一続きの抵抗スイッチング層及び電極が中間層の両側部に延びるからである。ミラー構成も抵抗スイッチング層及び電極のために同一の材料を使用し得る。第1電極、第1抵抗スイッチング層及び中間層の組み合わせは第1メモリスタメモリ-レジスタ素子を形成し、第2電極、第2抵抗スイッチング層及び中間層の組み合わせは第2メモリスタ素子を形成する。これらの2つのメモリスタ素子は、1個のミラー抵抗スイッチMRSに非直列又は直列に接続される双極メモリスタ素子でよい。使用時、電圧が第1電極及び第2電極間に印加されると、電場Eが生じ、これは第1電極と第2電極との間の距離で割った電圧である。中間層はフロート状態でよく、このことは、この中間層が電圧/電流信号によって直接駆動されるのではなく、電圧/電流信号によって直接駆動される一又は複数の他の電極例えば第1電極及び/又は第2電極に容量結合され得ることを意味する。容量結合により、第1電極と第2電極との間の電圧の一部は第1電極から第1抵抗スイッチング層を横断し結合層にかけられ、第1電極と第2電極との間の電圧の別の一部が結合層から第2抵抗スイッチング層を横断して第2電極にかけられる。電圧は各抵抗スイッチング層の抵抗に比例して各抵抗スイッチング層に分割される。更に、第1メモリスタは第1I-V特性を有することができ、第2メモリスタは第2I-V特性を有し、よってメモリセルのI-V特性全体が第1及び第2I-V特性を合わせ持ち、かつ、個々のメモリスタ素子よりも大幅に低い電流にて動作するという付加的な利点を備えている。一の手法において、第1メモリスタ及び第2メモリスタのI-V特性は異なるが、同一の極性を有する。別の手法において、第1メモリスタ及び第2メモリスタのI-V特性は異なる極性を有する。既述の図4A~4Eは、抵抗スイッチング層のI-V特性の例を提供している。抵抗スイッチングメモリ素子は多くの構成において提供することができ、その詳細を後述する。第1電極のための材料の例は、nSiポリシリコン,pSiポリシリコン,TiN,TiSix,TiAlN,TiAl,W,WN,WSix,Co,CoSi,pSi,Ni及びNiSiを含む。第1抵抗スイッチング層及び第2抵抗スイッチング層のための材料の例は、MeOx及びMeNといった金属材料を含む。しかしながら、本明細書の実施形態のいくつかにおいて記載したように、非金属材料を使用することもできる。第1抵抗スイッチング層及び第2抵抗スイッチング層は同一の種類でも異なる種類でもよい。抵抗スイッチング層は、相変化セル,炭素系、カーボンナノチューブ系、ナノイオンメモリ、若しくは導電性ブリッジ、又は位相成分、スピン成分、磁気成分等を変えるセルでもよい。抵抗スイッチング層は、MΩ範囲例えば1~10MΩ又はこれ以上にあるオン抵抗導電状態抵抗を有することができる。このことは、量子ポイントコンタクトを形成し、かつ約25KΩ又はこれ以下の非常に低い抵抗を有する、導電性ブリッジングのRAM又はCBRAMといったプログラム可能な金属化セルPMCとは対照的である。より高い抵抗は、低電流動作及びより高いスケーラビリティを提供する。第2電極のための材料の例は、nSi,nSiC,pSiC及びpSiポリシリコン,TiN,TiAlN,TiAl,W,WN,Co,CoSi,pSi,Ni及びNiSiを含む。異なる層における材料の特定の組み合わせは有利となり得る。様々な構成の詳細は後述する。中間層のための材料の例は、TiN,TiN,Al,Zr,La,Y,Ti,TiAlN,TixNy,TiAl合金及びpSiCを含む。よって、中間層は、酸化材料例えば、TiN,Al,Zr,La,Y,Ti、非酸化材料例えばTiAlN,TixNy,TiAl合金及びカーボン例えば、グラフェン、無定形炭素、カーボンナノチューブ、異なる結晶構造を有するカーボン及びpSiCを含むである。一般に、第1電極及び第2電極と同じ材料を中間層のために使用することができる。場合によっては、一又は複数の酸化層が蒸着及び形成ステップの副産物として意図的にあるいは意図せず形成される。例えば、SiはSiの上にMeOxを蒸着することによって酸化され得る。TiN又は他の提示した金属は、MeOx蒸着によって一側面で酸化されてもよく、MeOx及びTiNの界面反応によってその界面にて酸化され得る。上記のように、第1電極、第2電極及び中間層は導体材料からなる。導体材料はその導電性σ=1/ρ又はその逆数によって特徴付けることができ、これは抵抗率ρ=E/Jである。導体がジーメンス/メートルS/mにおいて測定され、抵抗率がオームメートルΩ-m又はΩ-cmにおいて測定される。EはV/mにおける電場の強度であり、JはA/m2における電流密度の強度である。絶縁体はρ>108Ω-cm又はσ<10-8S/cmである。半導体は10-3Ω-cm<ρ<108Ω-cm又は103S/cm>σ>10-8S/cmである。導体は10-3Ω-cm>ρ又は103S/cm<σである。半導体は次の点において導体とは異なる。すなわち、半導体は典型的にはp型又はn型半導体になるように絶縁体をドープすることによって形成され、一方、導体はドーピングに依存しない。半導体は以下の点においても導体と異なる。すなわち、半導体は、印加された電圧の極性に基づき電流が流れることも可能にし、これにより電流が一方向に強く流れることができ、反対方向にはこのようにはならない。半導体が順方向電流を流すことができる方向は、それがp型半導体かn型半導体かに依る。対照的に、導体は電流をいずれの方向にも等しくよく流すことができる。導体材料は半導体半導体材料及び導体を含むことを意味する。導体は導体材料とも呼ばれる。導体は半導体よりも高い導電率を有する。中間層が結合電圧を受けることができる導体材料であるため、抵抗スイッチングメモリ素子は高いバンドギャップの三重積層比較的低いバンドギャップ材料の層間の比較的高いバンドギャップ材料に依存しないことに留意されたい。図6Dは、抵抗スイッチング層間に異なる種類の複数の中間層を用いた、図6Aの抵抗スイッチングメモリ素子の実施例を表している。1型の第1中間層IL1及び2型の第2中間層IL2を含む、複数の隣接する中間層が使用される。この実施形態の利点は、これらの中間層が、異なる散乱特性及び仕事関数を有する異なる種類のものからなることができ、抵抗スイッチングメモリ素子の性能を目的や必要に応じて適合させる付加的な能力を提供することである。更に、同じ又は異なる種類の複数の中間層の使用は経路内の散乱/抵抗を増加することができ、これによりI=V/Rによって電流の流れを減少する。1層のより厚い中間層が散乱を増加させることができるのと同様、複数の隣接する中間層は散乱を増加させることができる。しかしながら、1層のより厚い中間層は大きさを小さくするのが課題であり、これは、積層の高さが増加すると、ピラーエッチングpillar-etchのためのアスペクト比が増加するというものである。結果として、エッチング、洗浄及びギャップ充填といった製造処理は非常に困難なものとなる。1層のより厚い中間層の代わりに、2つ又は3つ以上の隣接する又は隣接しないより薄い中間層を有するのが好ましい。例えば、5nm厚の2つの中間層は、1層のより厚い中間層例えば20nmに匹敵する散乱を提供する。第1中間層及び第2中間層は例えば、異なる抵抗率及び結晶構造を有する異なる材料からなることができる。それらは同じ材料からなることもできるが、それらは、電荷担体を異なって散乱する、異なる結晶構造若しくは配向又は異なる粒度を有することもできる。別の例として、一の中間層は微細粒材料又はナノ粒子からなることができる他の中間層と同じでも異なっていてもよい。第1抵抗スイッチング層及び第2抵抗スイッチング層が異なる材料からなる場合、第1中間層及び第2中間層は異なる材料及び/又は異なる種類の材料からなり、抵抗スイッチング層に対する中間層の最適な配置は物質に依存する。一実施例は、第1中間層がnSiであり、第2中間層がpSiであるpn接合を用いる。第1中間層及び第2中間層は、例えば少なくとも20nmの厚みをそれぞれ有する。別の組み合わせは、一方の中間層のためにTiN及び他方の中間層のためにn若しくはpSiといった金属を使用する。例えば、図10Cを参照されたい。図6Eは、繰り返しの抵抗スイッチング層/中間層パターンを用いた、図6Aの抵抗スイッチングメモリ素子の実施例を表している。抵抗スイッチング層及び中間層のパターン又は組み合わせは少なくとも2回繰り返される。例えば、第2抵抗スイッチング層及び第2中間層IL2に加え、第1抵抗スイッチング層及び第1中間層IL1が提供される。第3抵抗スイッチング層RSL3は第2電極に隣接している。抵抗スイッチング層は同じ種類又は異なる種類からなることができ、中間層は同じ又は異なる種類からなることができる。この実施形態の利点は、複数の散乱層が抵抗スイッチングメモリ素子の経路内の散乱/抵抗の量を増加することができる点である。更に、異なる種類の中間層及び抵抗スイッチング層を使用できることで、抵抗スイッチングメモリ素子の性能を目的や必要に応じて適合させる付加的な能力を提供できる。3つの抵抗スイッチング層が数多くの特性を有することが可能である全て同じ、あるいは2つが同じで1つが異なる、あるいは全て異なる、など。非類似の抵抗スイッチング層と共に2つ以上の中間層を使用することは、抵抗スイッチングメモリ素子の特性を変えるものであり、その性能を調整最適化する付加的な機能を提供する。電圧が抵抗スイッチングメモリ素子に印加されると、この電圧は各抵抗スイッチング層の抵抗に従って各抵抗スイッチング層に分割される。一の実施例において、2つの抵抗スイッチング層が同じI-V特性を有し、他の抵抗スイッチング層は異なるI-V特性を有し、例えば、他の抵抗スイッチング層が高抵抗状態にある場合に前記2つの抵抗スイッチング層は両方とも低抵抗状態にあり、あるいは前記他の抵抗スイッチング層が低抵抗状態にある場合に前記2つの抵抗スイッチング層は両方とも高抵抗状態にある。図6Fは図6Aの抵抗スイッチングメモリ素子の実施例を表しており、ここでは、抵抗スイッチングメモリ素子の各層は横方向に延び、一又は複数の層が端と端を接して配置されている。完全に積層された縦型の構成の代わりに、抵抗スイッチングメモリ素子の一部は、抵抗スイッチングメモリ素子の他の部分に対してこの側部に水平に、又は端と端を接して配置されている。例えば、第1電極、第1抵抗スイッチング層及び中間層は一の積層体にあり、第2抵抗スイッチング層及び第2電極は別の積層体にあり、第2抵抗スイッチング層は中間層と端と端とを接続して配置されている。図6Aを参照すると、ビット線コンタクト及び第1接着層は第1電極の上に配置することができ、ステアリング素子、第2接着層及びワード線コンタクトは第2電極の下に配置することができる。一の手法において、非導電性NC層は、中間層の下に配置することができ、第2電極と端と端とを接して配置することができる。抵抗スイッチングメモリ素子の一部/複数層はなお直列に配置される。別の実施例において、第2電極は第2抵抗スイッチング層の下ではなく側部にあり、3つの部分中間層,第2抵抗スイッチング層及び第2電極は端と端とを接して配置される。他の変形態様も可能である。抵抗スイッチングメモリ素子の複数部分を互いに端と端とを接して延ばすことによって、抵抗スイッチングメモリ素子のレイアウトを目的や必要に応じて適合させる付加的な能力を提供する。例えば、抵抗スイッチングメモリ素子の高さを低くすることができる。一の手法において、ビット線コンタクト及び第1接着層は第1電極の上に設けることができ、ステアリング素子、第2接着層及びワード線コンタクトは第2電極の下に設けることができる。図6Gは、抵抗スイッチングメモリ素子の各層が横方向に延びており、一又は複数の層が端と端を接して配置されている、図6Aの抵抗スイッチングメモリ素子の別の実施例を表している。抵抗スイッチングメモリ素子の複数の部分が抵抗スイッチングメモリ素子の他の複数の部分と水平に、あるいは端と端を接して配置されている。第1抵抗スイッチング層、中間層及び第2抵抗スイッチング層は1個の積層体にあり、第1電極、非導電層NC及び第2電極はこれに隣接する別の積層体にある。第1電極は第1抵抗スイッチング層の側部に端と端を接して配置され、第2電極は第2抵抗スイッチング層の側部に端と端を接して配置されている。これらの複数の部分は、例えば第1電極,第1抵抗スイッチング層,中間層,第2抵抗スイッチング層,第2電極の直列経路において、なお直列に配置されていると言える。別の選択肢においては、第1電極は抵抗スイッチング層の上及び横方向に延び、第2電極は抵抗スイッチング層の下及び横方向に延びている。一の手法において、ビット線コンタクト及び第1接着層は第1電極の上に設けられており、ステアリング素子,第2接着層及びワード線コンタクトは第2電極の下に設けられている。一般的に、少なくとも1つの第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層は、少なくとも1つの別の第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層に対して少なくとも部分的に水平に配置されている。図6F及び6Gにおいて、この横方向配置は端と端を接したものである。例えば、第1抵抗スイッチング層は第1電極と端と端を接して横方向に配置されており、及び/又は、第2抵抗スイッチング層は第2電極と端と端を接して横方向に配置されている。更に、中間層は、第1抵抗スイッチング層及び第2抵抗スイッチング層の少なくとも1つと端と端を接して横方向に配置されている。図6Hは、抵抗スイッチングメモリ素子の各層が縦方向に延びる、図6Aの抵抗スイッチングメモリ素子の別の実施例を表している。抵抗スイッチングメモリ素子の複数の部分は抵抗スイッチングメモリ素子の他の複数の部分と対向して横方向に配置されている。例えば、ビット線コンタクトは第1電極の上、下、又は側部にあり、ワード線コンタクトは第2電極の上、下、又は側部にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子の直列経路にある。製造には、層堆積及び層スペーサーエッチング、更に最終CMPステップのn回の繰り返しサイクルが伴い得る。例えば、第1電極層は、横方向に延びる層として蒸着され、次に、図示された縦方向に延びる部分を形成するためにエッチングされる。次に、第1抵抗スイッチング層は、横方向に延びる層として蒸着され、次に、図示された縦方向に延びる部分を形成するためにエッチングされる。これは中間層、第2抵抗スイッチング層及び第2電極部分のそれぞれで繰り返される。一の手法において、第1接着層及びビット線コンタクト図6Aは第1電極及びステアリング素子から縦方向に上方に延び、ステアリング素子、第2接着層及びワード線コンタクトは第2電極から縦方向に下方に延びる。これらの層のうち2層以上が別の層と対向して横方向に配置され得る。例えば、第1抵抗スイッチング層、中間層及び第2抵抗スイッチング層は、それぞれ互いに対向して横方向に配置され得る。更に、第1電極,第1抵抗スイッチング層,中間層,第2抵抗スイッチング層及び第2電極は、それぞれ互いに対向して横方向に配置され得る。例えば6D~6Hの抵抗スイッチングメモリ素子部分は、図6IのL字形断面のものや図6JのU字形断面のものと比較して、長方形の断面を有している。図6Iは、第1抵抗スイッチング層,中間層,第2抵抗スイッチング層及び第2電極のためのL字型部分を含む、図6Aの抵抗スイッチングメモリ素子の別の実施例を表している。例えば、その断面が直角のx及びy軸における垂直面又は水平面にあると仮定する。x方向において、第1電極は厚みt1xを有し、第1抵抗スイッチング層は厚みt2xを有し、中間層は厚みt3xを有し、第2抵抗スイッチング層は厚みt4xを有し、第2電極は厚みt5xを有する。y方向において、第1電極は厚みt1yを有し、第1抵抗スイッチング層は厚みt2yを有し、中間層は厚みt3yを有し、第2抵抗スイッチング層は厚みt4yを有し、第2電極は厚みt5yを有する。x方向の厚みは、各部分の対応するy方向の厚みと同じでも異なってもよい。これらの層の順序は、第1電極,第1抵抗スイッチング層,中間層,第2抵抗スイッチング層,第2電極という順序の代わりに、第2電極,第2抵抗スイッチング層,中間層,第1抵抗スイッチング層,第1電極という順序で延びるように逆にすることもできる。例えば、ビット線コンタクトは第1電極の上方、下方、又は側方にあり、一方、ワード線コンタクトは第2電極の上方、下方、又は側方にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子と直列経路にある。L字形部分を設けることによって、抵抗スイッチングメモリ素子の設定処理において導電性フィラメントが形成され、このフィラメントはx、y方向の両方に延びる。フィラメントが比較的大きな面積に延びるため、この製造は潜在的に容易に促進される。図示された実施例は90度又は180度回転させることもできる。この手法において、図6F~6Hのコンセプトと同様、これらの層の複数部分は互いに横方向に配置されているが、これらの層は入れ子になったL字形になっており、互いに直角に延びる2つの部分を有する。例えば、L字形の第2抵抗スイッチング層はL字形の第2電極内に入れ子になっており、L字形の中間層はL字形の第2抵抗スイッチング層内に入れ子になっており、L字形の第1抵抗スイッチング層はL字形の中間層内に入れ子になっている。第1電極はL字形の第1抵抗スイッチング層内に入れ子になっているが、これ自体はこの例ではL字形ではない。各部分は一又は複数の次元において同一でも異なっていてもよい。ここで、少なくとも1つの第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層は、他の第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層の少なくとも1つに対して少なくとも部分的に水平方向に配置されていると言える。図6Jは、第1抵抗スイッチング層,中間層,第2抵抗スイッチング層及び第2電極のU字型部分を含む、図6Aの抵抗スイッチングメモリ素子の別の実施例を表している。例えば、その断面が、直角のx及びy軸における垂直面又は水平面にあると仮定する。x方向において、第1電極は厚みt1xを有し、第1抵抗スイッチング層は厚みt2x及びt2xbを有し、中間層は厚みt3xa及びt3xbを有し、第2抵抗スイッチング層は厚みt4xa及びt4xbを有し、第2電極は厚みt5xa及びt5xbを有する。y方向において、第1電極は厚みt1yを有し、第1抵抗スイッチング層は厚みt2yを有し、中間層は厚みt3yを有し、第2抵抗スイッチング層は厚みt4yを有し、第2電極は厚みt5yを有する。厚みxaは、対応する厚みxbと同じでも異なっていてもよい。更に、厚みxyは、対応する厚みxa及び/又はxbと同じでも異なっていてもよい。これらの層の順序は、第1電極,第1抵抗スイッチング層,中間層,第2抵抗スイッチング層,第2電極という順序の代わりに、第2電極,第2抵抗スイッチング層,中間層,第1抵抗スイッチング層,第1電極という順序で延びるように逆にすることもできる。ビット線コンタクトは第1電極の上方、下方、又は側方にあり、一方、ワード線コンタクトは第2電極の上方、下方、又は側方にある。ビット線コンタクト及びワード線コンタクトは抵抗スイッチングメモリ素子と直列経路にある。U字形部分を設けることによって、抵抗スイッチングメモリ素子の設定処理において導電性フィラメントが形成され、このフィラメントは、第1電極の各側部においてx方向に延び、かつy方向に延びる。図示された実施例は90度又は180度回転させることもできる。この手法において、図6F~6Hのコンセプトと同様、これらの層の複数部分は互いに横方向に配置されているが、これらの層は入れ子になったU字形になっており、基部に対して直角に延びる2つの部分を有する。例えば、U字形の第2抵抗スイッチング層はU字形の第2電極内に入れ子になっており、U字形の中間層はU字形の第2抵抗スイッチング層内に入れ子になっており、U字形の第1抵抗スイッチング層はU字形の中間層内に入れ子になっている。第1電極はU字形の第1抵抗スイッチング層内に入れ子になっているが、これ自体はこの例ではU字形ではない。各部分は一又は複数の次元において同一でも異なっていてもよい。一般的に、いずれの縦型積層型の実施形態も、L字形又はU字形の実施形態に適合することができる。ここで、少なくとも1つの第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層は、他の第1電極,第2電極,中間層,第1抵抗スイッチング層及び第2抵抗スイッチング層の少なくとも1つに対して少なくとも部分的に横方向に配置されていると言える。図6K1は、一層の抵抗スイッチング層及びこの抵抗スイッチング層の下に一層の破壊層breakdownRSLを使用する、図6Aの抵抗スイッチングメモリ素子の一実施例を表している。第1抵抗スイッチング層が既述のように使用されるが、破壊層は、第2抵抗スイッチング層の代わりに中間層と第2電極の間に使用される。この破壊層は、抵抗スイッチング挙動を有しない材料であり、中間層と第2電極との間にバッフル層を提供することができる。抵抗スイッチング挙動を備える材料は、典型的には抵抗状態の開始から終了までの間、繰り返し切り替えることができる。対照的に、破壊材料は、比較的高い電圧及び/又は電流の印加によって、関連するI-V特性を備える初期状態から、別の関連するI-V特性を備える破壊状態まで破壊される材料であり、一般的に初期状態から破壊状態まで一回だけ遷移することができる材料である。抵抗スイッチング材料は何度もプログラム可能な材料とすることが考えられ、一方、破壊材料は1度だけプログラム可能な材料とすることが考えられる。ここで、プログラム可能とは、抵抗状態を変化させる能力を有することを含み得る。抵抗スイッチング材料は一度だけプログラム可能なものを形成するためにヒューズ又はアンチヒューズと組み合わされ得るが、抵抗スイッチング材料自体は何度もプログラム可能な状態を維持する。1度だけプログラム可能な材料は、例えば、チップのための一意の識別子を設定することにおいて、あるいはクロックパラメーター又は電圧パラメーターといった作動パラメーターを設定することにおいて、有用である。破壊層及び初期状態における破壊前のいくつかの例のための抵抗率ρの関連する範囲のための材料の例は、SiN25CでSi3N4のためのρ=1014Ω-cm,SiO225Cでρ=1014-1016Ω-cm,SiCρ=102-106Ω-cm,SiCN,SiON、又は破壊可能な層例えば、高抵抗一般的に非導電性状態から低抵抗導電性状態に変化可能な層であるが、それ自体可逆抵抗スイッチング材料として知られるものではないものを含む。破壊層の材料は、破壊状態において導電性である間、少なくとも約1~10MΩの抵抗を維持し得るものである。初期状態における抵抗は、典型的には破壊状態におけるものよりも一又は複数桁高い。層の抵抗が低すぎる場合、保護層としての効率は低い。破壊層の材料の抵抗がR=ρl/Aであり、ここで、lは材料の長さであり、Aは断面積である。この長さは破壊層の厚みである。ρ及びRが分かると、材料の大きさはA及びlを用いて選択され得る。破壊層は1度のみプログラム可能な破壊層であり得る。係る破壊層は、スイッチング不能な破壊層又は1度だけスイッチング可能な破壊層とすることが考えられ、なぜなら破壊処理は不可逆性であるからである。すなわち、一旦破壊層が、出発の非導電性状態から破壊すると、破壊層は破壊状態を維持し、出発状態に戻ることはできないからである。対照的に、いくつかの場合においては、単極又は双極のセルは、一度だけプログラム可能なモードで動作することができるが、このセルは、通常、物理的に破壊されず、導電性である間、少なくとも約1~10MΩの抵抗を維持する。一又は複数の抵抗スイッチング層は、比較的高電圧又は高電流を抵抗スイッチング層に印加すること等によって、破壊状態に構成され得る。例えば、印加される電圧は材料の閾値電圧よりも著しく高くてもよい。破壊処理は、幾分熱的効果によるものであり得る。更なる詳細は図6K2及び6K3を参照されたい。図6K2は、破壊層の初期状態から破壊状態への遷移を示すグラフである。この遷移は、ある時間例えば数分間、破壊層に電流又は電圧を印加することによって達成され得る。時間tbにおいて、破壊層を通過する電流は、破壊現象が生じる際に階段状に増加するなぜなら抵抗が階段状に減少するからである。いくつかの場合では、複数の破壊現象が生じ得る。印加される電圧について、抵抗スイッチングメモリ素子に印加された電圧は、破壊層及び第1抵抗スイッチング層にこれらの抵抗に比例して割られる。第1抵抗スイッチング層は、電圧の実質的に全てが破壊層に印加されるように、低抵抗状態において構成され得る。図6K3は、初期状態実線及び破壊状態破線における破壊層のI-V特性を示すグラフである。所定の電圧に対して、電流は破壊状態においてより高い及び抵抗は低い。破壊層が初期状態にある抵抗スイッチングメモリ素子は、破壊層が破壊状態にある抵抗スイッチングメモリ素子から区別され、1ビットのデータが破壊層の状態に依って記憶され得る。この抵抗スイッチング層は、1ビットのデータを記憶するために2つの状態間で更に調節され得る。適切な読み出し電圧を印加することによって、破壊層及び抵抗スイッチング層の状態が判定され得る。図6Lは、一層の可逆抵抗スイッチング層RSL1及びこの抵抗スイッチング層の上に破壊層BreakdownRSLを用いる、図6Aの抵抗スイッチングメモリ素子の一実施例を表している。これは図6K1の構成の代替のものである。図6Mは、抵抗スイッチング層RSLが異なる種類typeA、typeBからなる、図6Aの抵抗スイッチングメモリ素子の一実施例を表している。第1抵抗スイッチング層及び第2抵抗スイッチング層は、二以上のビットのデータが抵抗スイッチングメモリ素子によって記憶される等の異なるスイッチング特性を有する異なる種類の材料からなることができる。第1抵抗スイッチング層及び第2抵抗スイッチング層のための材料の例は、TiO2,NiOx,HfSiON,HfOx,ZrO2及びZrSiONを含む。図7Aは、シリコンダイオードとしての図6Aのメモリセルのステアリング素子SEの一実施例を表している。ステアリング素子は、n型領域と、真性i領域と、p型領域とを有するSiダイオードである。既述のように、ステアリング素子は、抵抗スイッチングメモリ素子を流れる電圧及び/又は電流を選択的に制限する。このステアリング素子は、一のアレイ内の他のメモリセルの状態に影響を与えることなく、メモリセルを書き込み及び/又は読み出すことができるようにする。図7Bは、パンチスルーダイオードとしての図6Aのメモリセルのステアリング素子SEの一実施例を表している。パンチスルーダイオードは、n領域、p-領域、及びn領域を含む。パンチスルーダイオードは双方向において動作可能である。特に、パンチスルーダイオードは、クロスポイントメモリアレイの双極動作を可能にし、対称的な非線形電流/電圧の関係を有することができる。パンチスルーダイオードは、選択セルのために高バイアスで高電流を有し、かつ、非選択セルのために低バイアスで低漏れ電流を有する。従って、これは、抵抗スイッチング素子を有するクロスポイントメモリアレイにおける双極スイッチングに適合する。パンチスルーダイオードは、n/p-/nデバイス又はp/n-/pデバイスでよい。ステアリング素子としてダイオードを有するメモリセルに関する実施例を提示したが、本明細書において記載される技術は一般的に、トランジスタ、パンチスルートランジスタ、パンチスルーダイオード、PNダイオード、NPダイオード、ツェナーダイオード、NPNダイオード、PNPダイオード、ショットキーダイオード、MINダイオード、カーボンシリコンダイオード、トランジスタレイアウト等を含む、他のデバイス及びステアリング素子に適用可能である。別の手法において、ステアリング素子は、双極又はCMOSトランジスタといったトランジスタでよい。更に、いくつかの構成において、ステアリング素子を使用する必要はない。図8は、ビット線とワード線との間に接続された図6Aのメモリセルの一実施例を表している。ビット線コンタクトBLCはW又はNiSiであり、第1接着層AL1はTiNであり、第1電極E1はnSiであり、第1抵抗スイッチング層はHfO2といったMeOxであり、中間層はTiNであり、第2抵抗スイッチング層はHfO2といったMeOxであり、付加的な接着層ALが、ステアリング素子SEであるSiダイオードのために設けられ、第2接着層AL2はTiNであり、ワード線コンタクトWLCはW又はNiSiである。更に、一又は複数のキャップ層が、TiOx、Al2O3、ZrOx,LaOx及びYOxからなる群から選択される材料を使用して設けられ得る。一般的に、キャップ層は金属酸化物でよい。この例において、キャップ層は、中間層及び抵抗スイッチング層に隣接している。具体的には、1層のキャップ層Cap1が第1抵抗スイッチング層と中間層との間にあり、かつ、第1抵抗スイッチング層及び中間層のそれぞれに隣接している。別のキャップ層Cap2が中間層と第2抵抗スイッチング層との間にあり、かつ、中間層及び第2抵抗スイッチング層のそれぞれに隣接している。キャップ層は、MeOxの視点から見て、酸素のソース又はゲッターとして機能することができ、これにより抵抗スイッチング層におけるスイッチングを促進する。酸素のゲッターとして動作する際、このキャップ層は、例えばMeOxの抵抗スイッチング層から中間層/電極に酸素を供給するのを助けることができる。酸素のソースとして動作する際は、このキャップ層は、例えば、中間層/電極からMeOxの抵抗スイッチング層に酸素を供給するのを助けることができる。ゲッターとは、酸素といった材料が移動される場所である。ゲッターリング残留ガス除去は、酸素といった材料がゲッターの場所に移動される処理である。このゲッターの場所は、酸素が低エネルギー状態にあるためにこの酸素が残留するのが好ましい代わりの場所である。抵抗スイッチングメモリ素子は第1電極から第2電極まで延びる複数層で構成される。一実施例において、第1電極及び第2電極はそれぞれ例えば約1~3nm若しくは約1~10nmの厚み又は高さを有しており、中間層は、例えば約1~5nm若しくは約1~10nmの厚み又は高さを有し得る。よって、抵抗スイッチングメモリ素子の全厚は非常に薄くすることができる。図9Aは、第1電極がCo,CoSi,nSi,pSi又はpSiCからなり、第2電極がnSiからなる、図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極,第1抵抗スイッチング層,第1キャップ層,中間層,第2キャップ層,第2抵抗スイッチング層,第2電極である。この抵抗スイッチングメモリ素子も、MeOxといった第1抵抗スイッチング層と、TiNといった中間層と、MeOxといった第2抵抗スイッチング層と、nSiといった第2電極E2とを含む。更に、TiOxといったキャップ層は、第1抵抗スイッチング層と中間層Cap1との間と、中間層と第2抵抗スイッチング層Cap2との間とに設けられる。この実施形態は、第1電極及び第2電極が異なる材料からなる場合に非対称構造を提供することができる。例えば、第1電極はコバルトCoからなることが好ましく、なぜなら、Niの仕事関数に近い約-5eVの比較的高い仕事関数を有し、かつ、よりよいスイッチングをもたらすことができるからである。これは、より高いバリア高さによるものであり、このことは高い仕事関数を有するという利点となり得るものである。この手法において、第1電極はコバルトシリコンCoSiからなることも望ましく、なぜなら、これは比較的高い仕事関数を有するからである。別の手法において、第1電極はnSiポリシリコンからなり、耐酸化性と、高い仕事関数約4.1から4.15eVという利点を提供する。他の適切な材料は、約5.1から5.2eVの仕事関数を有するpSiポリシリコンを含み、かつ、高エネルギーギャップによる約6.6から6.9eVの非常に高い仕事関数を伴うp炭化ケイ素SiCを含む。図9Cを参照されたい。例えば、エネルギーギャップは、4Hポリタイプでは約3.23eVであり、6Hアルファポリタイプでは約3.05eVである。これらのエネルギーギャップは、例えば、エネルギーギャップが約1.1eVであるSiよりも著しく高い。一実施例において、pSiCが蒸着されて、次に、例えばB,Al,Be又はGaといったドーパントによって、1立方センチメートルあたり約10E19から10E20原子の濃度にイオン注入されることによってドープされる。これは、現場でのドーピングの一例である。SiCが化学的に不活性であり、よって酸化に対して耐性がある。昇華温度が2700°Cであるため実質的に溶融せず、Siの1.49WcmKと比較して3.6~4.9W/cmKの高熱伝導率を有し、高電流密度によってメモリセル動作のために有益となり得る。図9Bは、第1電極及び中間層がpSiCからなり、第2電極がnSi,nSiC又はpSiCからなる、図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばpSiC,第1抵抗スイッチング層,中間層例えばpSiC,第2抵抗スイッチング層,第2電極である。第1電極及び中間層の高い仕事関数はセルの電流減少に寄与し得、ここで、中間層は散乱層として機能する。更に、中間層のドーピングを調節することによって、層の抵抗率を調節し、散乱を増大させ、電流を減少させることが可能である。ドーピングを増大することによって、中間層の抵抗率は低くなり、よって、空乏幅が狭くなり、空乏層での電圧降下が少なくなる。更に、第2電極はnSi,nSiC又はpSiCからなり得る。第2電極がnSiCからなる場合、製造時に第2電極と第2抵抗スイッチング層との間に形成されたより薄いSiO2層がある。SiO2層において電圧降下が避けられるために、動作電圧が降下する。対照的に、nSi下部電極の場合、より厚いSiO2層が第2電極と第2抵抗スイッチング層との間に形成され得る。第2電極は、nSiCの代替としてpSiCからなり得る。第1抵抗スイッチング層及び第2抵抗スイッチング層は例えばMeOxである。一の手法において、中間層は、ナノ結晶のSiC膜としてこの中間層を設けること等によってナノ粒子からなり得る。後述するW.Yuらの文献を参照されたい。図9Cは、他の材料に対するpSiCのフェルミ準位を表す図である。上述したように、pSiCは、高エネルギーギャップにより約6.6~6.9eVの非常に高い仕事関数を有する。この事実を説明するために、エネルギー線図が4H-SiCのために提供され、これは真空におけるエネルギーレベルEvacuumと、伝導帯Ecのためのエネルギーレベルと、固有エネルギーレベルEiと、価電子帯Evのためのエネルギーレベルとを表している。この図は、T.Ayalewの博士論文SiCSemiconductorDevicesTechnology,ModelingAndSimulationInstituteforMicroelectronics,オーストリア,ウィーン,2004年1月参照により本明細書に組み込むからのものである。他の物質の例及びそれらのフェルミ準位は更に次のように表される。Al4.28eV,Ti,Zn4.33eV,W4.55eV,Mo4.60eV,Cu4.65eV,Ni5.10eV,Au5.15eV及びPt5.65eV。既述のように、pSiCは比較的高い仕事関数を有する。特に、フェルミ準位は価電子帯のエネルギーレベルに近くなる。特に、ドープされていないSiCは、約4.5~4.8eVの仕事関数を有し、あるいは酸素で被覆されている場合は約4.9eVの仕事関数を有する。しかしながら、pSiCにおいて、フェルミ準位は価電子帯により近くなり、仕事関数はより高くなる。pドーピング及びSiCポリタイプエネルギーバンドギャップが4H-SiCのためにEg=3.23-3.26eV、又は6H-SiCのためにEg=3.05eVのレベルに依って、仕事関数qΦMは図示されるように約6.6~6.9eVとなり得る。SiCは、高すぎない適切な温度にて蒸着によって適用され得る。様々な技術が比較的低温の蒸着のために利用可能である。例えば、750°Cでの蒸着は、I.GoleckiらのSingle-crystalline,epitaxialcubicSiCfilmsgrownon100Siat750°CbychemicalvapordepositionAppliedPhysicsLetter,vol.60,issue14,pp.1703-1705,1992年4月参照により本明細書に組み込まれるに記載されている。この手法において、メチルシランSiCH3H3、1:1のSi:C比率の単体の前駆体、及びH2を用いて、低圧の化学蒸着によってSiC膜を成長した。別の手法の例において、SiCは、例えば、参照により本明細書に組み込まれるA.FisselらのLow-temperaturegrowthofSiCthinfilmsonSiand6H-SiCbysolid-sourcemolecularbeamepitaxyAppliedPhysicsLetter,vol.66,issue23,pp.3182-3184,1995年6月参照により本明細書に組み込まれるに記載された、分子線エピタキシーを使用して低温で蒸着されている。この手法は、四極子質量分析法に基づく磁束計によって制御される分子線エピタキシーを使用して約800~100°Cの低温にて、Si111及びオフ角が2°~5°の6H-SiC0001基板上に化学量論のSiCのエピタキシャル成長を含む。この複数の膜は、SiC0001の場合に3×3及び2×2の上部構造を示すSiで安定化された表面において得られた。T>900°Cにて6H-SiC0001上での成長の間の射高エネルギー電子回折RHEEDパターン及び減衰されたRHEED振動は、雛壇状のものの上に2次元の核生成が支配的成長処理であることを示す。SiCを蒸着するための低温による手法の別の例は、W.YuらのLowtemperaturedepositionofhydrogenatednanocrystallineSiCfilmsbyheliconwaveplasmaenhancedchemicalvapordepositionJ.Vac.Sci.Technol.A285,AmericanVacuumSociety,p.1234-1239,2010年9月3日参照により本明細書に組み込まれるに記載されている。ここで、水素化ナノ結晶炭化ケイ素nc-SiC:H膜は、低い基板温度にて、ヘリコン波プラズマで強化された化学蒸着を使用することによって蒸着された。蒸着されたnc-SiC:H膜の特性への無線周波rf電力及び基板温度の影響が調査された。水素化非晶質SiC膜が低無線周波電力にて製造されたことが分かり、一方、非晶質の相対物に埋め込められたSiCナノ結晶の微細構造を備えるnc-SiC:H膜が無線周波電力が400W以上のときに蒸着することができたことが分かった。容量支配された放電から、高プラズマ強度を伴うヘリコン波放電でのプラズマ遷移は、膜微細構造及び表面形態に影響を与える。様々な基板温度にて蒸着された膜の分析は、SiC結晶化の開始が150°Cの基板温度にて生じることを明らかにする。図10Aは、代替の中間層材料を記載する図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばTiN,第1電極例えばnSi,第1抵抗スイッチング層例えばMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばMeOx,第2電極例えばnSiである。一実施形態において、第1電極は、nSi層及びその上のTiN層の組み合わせを含む。更に、TiOxといったキャップ層は、第1抵抗スイッチング層と中間層との間と、中間層と第2抵抗スイッチング層との間に設けられる。更なるTiコンタクト図示せずが第1電極の上にあってもよい。代替例として、中間層は、Al,Zr,La,Y,Ti,TiAlN,TixNy及びTiAl合金からなる群から選択され得る。これらは、V及びIのより低いセル動作を可能にする好ましい結合層である。この実施形態は、キャップ層、抵抗スイッチング層及び電極が同じ順序かつ任意には同じ材料で中間層の両側から延びるので、中間層に関するミラー構造を提供する例えば、中間層の上及び下に同じキャップ層材料例えばTiOx、続いて中間層の上及び下に同じ抵抗スイッチング層材料例えばMeOx、続いて中間層の上及び下に同じ電極材料例えばnSi。図10Bは、逆にしたミラー積層構成における図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばTiN,第1キャップ層例えばTiOx,第1抵抗スイッチング層例えばMeOx,中間層例えばnSi,第2抵抗スイッチング層例えばMeOx,第2キャップ層例えばTiOx,第2電極例えばTiNである。一の手法において、第1電極はTiNからなり、中間層はnSiからなり、第2電極はTiNからなる。中間層は、例えば厚み10~100nmのnSiでよい。この実施形態は、図10Aの実施形態に対して逆にした積層を提供する逆にしたミラー構成であり、なぜなら、ここではnSi層は第1電極又は第2電極層ではなく中間層だからであり、かつ、キャップ層は抵抗スイッチング層と中間層との間ではなく抵抗スイッチング層と電極層との間にあるからである第1抵抗スイッチング層と第1電極との間の第1キャップ層、第2抵抗スイッチング層と第2電極との間の第2キャップ層。具体的には、抵抗スイッチング層、キャップ層及び電極が同じ順序かつ任意には同じ材料で中間層の両側から延びる例えば、中間層の上及び下に同じ抵抗スイッチング層層材料例えばMeOx、続いて中間層の上及び下に同じキャップ材料例えばTiOx、続いて中間層の上及び下に同じ電極材料例えばTiN。図10Cは、非対称の縦型積層構成における図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばTiN,第1キャップ層例えばTiOx,第1抵抗スイッチング層例えばMeOx,中間層例えばnSi,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばMeOx,第2電極例えばnSiである。一の手法において、中間層は、TiNの層及びその上のnSiの層例えば厚み10~100nmの組み合わせを含む。TiOxといった複数のキャップ層が、MeOx層の上に隣接して設けられる。例えば、第1キャップ層は第1抵抗スイッチング層の上に隣接しており、第2キャップ層は第2抵抗スイッチング層の上に隣接している。この構成は非対称であり、垂直型の積層であり、全ての層が垂直方向に配置されている。ミラー構成は使用されない。この構成は非対称であり、なぜなら、中間層nSiの上方に延びる複数の層が、第1抵抗スイッチング層と、続いて第1キャップ層を含み、中間層TiNの下方に延びる複数の層が、第2キャップ層と、続いて第2抵抗スイッチング層を含むからである。この構成は直立型であり、なぜなら第1キャップ層が第1抵抗スイッチング層の上にあり、第2キャップ層が第2抵抗スイッチング層の上にあるからである。図10Dは、非対称の逆転した積層構成における図6Aの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばTiN,第1電極例えばnSi,第1抵抗スイッチング層例えばMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,中間層例えばnSi,第2抵抗スイッチング層例えばMeOx,第2キャップ層例えばTiOx,第2電極例えばTiNである。ミラー構成は用いられない。この構成は非対称であり、なぜなら、中間層の上にはキャップ層、そして抵抗スイッチング層が続くが、中間層の下には抵抗スイッチング層、そしてキャップが続くからである。この構成は、図10Cの実施形態に対して、逆になっており、なぜなら、ここではnSi層は第2電極層ではなく第1電極層だからであり、かつ、TiN層は低いほうの第1電極層ではなく第2電極層であるからである。中間層は、図10Cのものを逆にした態様で例えば厚さ10~100nmのnSiと、TiNとの組み合わせでよい。中間層の他の実施形態は、TiAlN,WN,W,NiSi,CoSi及びCからなる群から選択される金属等の一又は複数の金属を使用する。図11Aは、第2電極がnSiであるときのSiOxの成長を示す図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばMeOx,SiOx,第2電極例えばnSiである。SiOx第2電極がSiからなり、かつ第2抵抗スイッチング層が金属酸化物を含む場合、抵抗スイッチング層2と第2電極との間に形成されるの厚みが様々であるため、抵抗スイッチング層において電圧を形成するには様々なバリエーションがある。例えば、第2抵抗スイッチング層が金属酸化物であり、かつnSiを含有する第2電極の上に接触して直接蒸着される場合、nSi層の上部は酸化され、SiOxの層となる。一実施例において、SiOxの1~2nmの層は第2抵抗スイッチング層と第2電極との間に形成してもよく、抵抗スイッチング層はそれぞれHfO2といったMeOxの2~4nmからなり、第2電極はnSiからなる。あるいは、第1電極及び/又は第2電極は、pSi、窒化タングステン例えばWN,WN2,N2W3、TiN又はSiGeからなり得る。図11Bは、第2電極がTiNであるときのTiOxといった低バンドギャップ材料の成長を示す、図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばMeOx,Ti/TiOx,第2電極例えばTiNである。SiOxの形成を防ぐため、第2電極のnSi層を、TiN電極に蒸着されたTiといった材料と交換することができる。Ti層は電極の一部とすることもできる。具体的には、Ti層の上へのHfOxといったMeOx層RSL2の蒸着の間、Ti層の上部~1~5nmが酸化され、TiOxの層に転換される。TiOx層の厚みはMeOx蒸着の温度に依る。この場合、第2電極E2はTiNの層の上のTiの層を含み、第2抵抗スイッチング層RSL2はMeOxを含み、TiOxの層はTiの層の上に形成され、第2抵抗スイッチング層と接触する。Ti/TiOxのバンドギャップはSiOxよりも非常に低く、形成電圧における大きな変化が避けられる。第1電極は、nSi、又は高い仕事関数の材料例えばNiやNiSiでよい。一実施例において、抵抗スイッチング層はそれぞれHfO2といったMeOxの2~4nmからなる。更に、高い仕事関数の材料が、動作電流を減少させるために第1電極のために使用され得る。例えば、5.1eVの仕事関数を有するNiを使用することができる。NiSiは別の代替物である。比較すると、TiNの仕事関数は約4.2~4.7eVであり、nSiの仕事関数は約4.1~4.3eVである。図11Cは、抵抗スイッチング層が作動電圧を減少させるためにドープされた金属酸化物からなる、図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばドープされたMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばドープされたMeOx,SiOx,第2電極例えばnSiである。例えば、HfOxやHfSiONといった高濃度にドープされたMeOx層を使用することができる。MeOxのドーピングは、約0.01~5の濃度でTi,Al又はZrといったドーパントをMeOx層に注入又は拡散することによってなされ得る。テスト結果は、これらのドーパントが良い特性を提供することを示している。例えば、イオン注入、又は現場での原子層堆積ALDを使用することができる。一実施例において、抵抗スイッチング層はそれぞれHfO2といったMeOxの2~4nmからなり、SiOxの1~2nmの層が第2電極nSiである上に形成される。図11Dは、第2電極がnSiの代わりにTiNからなる、図11Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばドープされたMeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばドープされたMeOx,Ti/TiOx,第2電極例えばTiNである。一実施例において、抵抗スイッチング層はそれぞれHfO2といったMeOxの2~4nmからなり、Ti/TiOxの層が第2電極上に形成される。図11Eは、抵抗スイッチング層が異なる材料からなる非対称のミラーセル構成における、図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばA型MeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばB型MeOx,SiOx,第2電極例えばnSiである。抵抗スイッチングメモリ素子を正と負の両方向に切り替えるのは問題があることがあり、特定の極性に切り替えることが好ましい場合がある。解決策の一つは、第1抵抗スイッチング層及び第2抵抗スイッチング層のために異なる材料を使用することである。例えば、第1抵抗スイッチング層はA型とし、第2抵抗スイッチング層はB型とする。例えば、2つの異なる型のMeOxを極性のスイッチングを制御するために使用することができ、第1抵抗スイッチング層はMeOxA型であり、第2抵抗スイッチング層はMeOxB型である。MeOxの例は、AlOx,TiOx,NiOx,ZrOx,CuOx,WOxを含み、第1抵抗スイッチング層はこれらの材料の一つを使用し、第2抵抗スイッチング層はこれらの材料のうち別のものを使用することができる。抵抗スイッチング層材料は、所望のスイッチング性能スイッチングが特定のI-V条件といった所望の条件にて生じることを得るように選択することができる。第1電極及び第2電極は、例えばnSi又はTiNからなることができる。図11Fは、SiOxのない非対称のミラーセル構成における図6Cの抵抗スイッチングメモリ素子の一実施形態を表している。頂部から底部までの層の順序は、第1電極例えばnSi,第1抵抗スイッチング層例えばA型MeOx,第1キャップ層例えばTiOx,中間層例えばTiN,第2キャップ層例えばTiOx,第2抵抗スイッチング層例えばB型MeOx,Ti/TiOx,第2電極例えばTiNである。この場合、第2電極E2は、nSiの代わりにTiNといった材料であり、これにより製造中にSiO2層が形成されることがない。図11Bに関して記載したように、TiはTiN上に蒸着され、このTiの上にHfOxといったMeOx層の蒸着の間にTi層の上部が酸化され、TiOxの層となる。図12は、図6Cの抵抗スイッチングメモリ素子のエネルギー線図を表している。横軸は第1電極から第2電極に向かって抵抗スイッチングメモリ素子に沿う距離を表している。Ecは伝導帯であり、その範囲は、第1電極と第1抵抗スイッチング層との接合部における高レベルのEc2から、第2電極と第2抵抗スイッチング層との接合部における低値Ec1までである。EE1は第1電極のエネルギーレベルであり、EILは中間層のエネルギーであり、EE2は第2電極のエネルギーレベルである。Evは価電子帯である。伝導帯における切り欠きは、低エネルギーレベルを表しており、後述するように中間層にて実現されている。MRSはスイッチング機構としてイオン伝導度に依存している。イオン伝導度において、電流は、動き回るイオンによって、かつ電子及び正孔の動きによって輸送される。例えば、イオン又はイオン及び電子/正孔を介した電流輸送は、電解液と呼ばれる伝導性液体と、固体電解質とも呼ばれるイオン伝導性固体に見られる。更に、イオン伝導率は多くの製品にとって重要であり、例えば、I型及びII型電池すなわち通常のもの及び再充電可能なもの、燃料電池、エレクトロクロミックウィンドウ及びディスプレー、ソリッドステートセンサー特に反応ガス用のもの、本明細書に記載されたような導電性ブリッジスイッチング及び双極MeOxスイッチングなどである。純粋な電流輸送とは対照的に、イオン電流が電流に転換されるあらゆる場所すなわちコンタクト又は電極で行われる電流の流れに関連する化学反応例えば、システムが時間とともに変化するがある。このことは、コンタクト間の電流の流れのために化学反応が必要ではない電子又は正孔を伴う電流と比較される著しい相違である。双極MeOxスイッチングは、MeOx中で酸素空孔を移動しようとするものであり、金属フィラメントを作り、これにより界面での酸素を蓄積する。電子伝導は、ファウラーノルドハイム、ショットキー、空間電荷制限電流SCLC、SCLC及びポール‐フレンケル効果PF、PF及びヒルの法則を含む機構によって提供することができる。イオン伝導は、導電型、拡散型及びフィールド型を含む。典型的なイオン導電率は比較的低く、電極の空気からの酸素の供給と、温度と、電場に依る指数関数的に。図13は、抵抗スイッチング層の設定処理における高電場の印加を表している。この走査型電子顕微鏡の画像は、SiO2の成長層を含むnSiの左側の電極ELと、HfO2の抵抗スイッチング層と、TiNの右側の電極ERと、を表している。酸素をHfO2といったMeOxの抵抗スイッチング層中に移動させるために高電場を印加することができる。ここで、一実施例において、高電場は3~5nmの幅であるHfO2の領域において存在する。5nmの値を使用すると、電場は5V/5nm=10MV/cmとなる。図14A~14Dは、抵抗スイッチング層の設定処理における導電性フィラメントの形成における異なる段階を表している。単一のMeOx膜の通常生じる破壊が表されている。左側の電極ELは接地電極として0Vに設定されており、中間領域はHfO2といった抵抗スイッチング層を表しており、右側の領域は、例えば5Vの右側の電極ERである。5Vは、電流制限器抵抗器がない場合のための近似値である。これらの図は、2層以上の又は係る抵抗スイッチング層を有する抵抗スイッチングメモリ素子の予想される挙動を表している。抵抗スイッチングメモリ素子において、右側の電極は結合電圧を受け、直接駆動されないことを思い出されたい。設定処理又は形成処理において、抵抗スイッチング層は最初は非導電性である。白丸は酸素イオンを表しており、黒丸は金属を表している。高電場は負に荷電された酸素イオンと結合し、HfO2から酸素イオンを抽出してこれを右側の電極ERに引き寄せる。図14Aの状態の後、図14Bの状態が存在し、ここでは酸素イオンのいくつかが右側の電極ERで抽出及び蓄積されており、酸素が抽出されるHfO2の領域は金属となる黒丸によって表される。この処理は、図14Bの状態の後に図14Cの状態となるように続き、ここで、この図14Cの状態では中間電極にて付加的な酸素イオンが抽出され蓄積され、酸素が抽出されたHfO2の更なる領域は金属となる。最終的に、図14Cの状態の後、図14Dの状態に到達し、ここでは、更なる酸素イオンが抽出されて右側の電極ERで蓄積され、酸素が抽出されたHfO2の十分な部分が金属になり、電極間の短絡として抵抗スイッチング層を通る導電性フィラメント又は経路を形成する。最終的に、図14Cの状態の後、図14Dの状態に到達し、ここでは、更なる酸素イオンが抽出されて右側の電極ERで蓄積され、酸素が抽出されたHfO2の十分な部分が金属になり、電極間の短絡として抵抗スイッチング層を通る導電性フィラメント又は経路を形成する。よって、開回路非導電性回路に類似するオフ状態抵抗スイッチング層が比較的高い抵抗状態にあるから、短絡回路導電性回路若しくは閉回路に類似するオン状態への遷移がある。図14E,14F及び14Gはそれぞれ、図14A、14B及び14Dの設定処理段階を記載するエネルギー線図である。y軸はエネルギーを表しており、x軸は抵抗スイッチングメモリ素子における距離を表している。ピークは、HfO2における酸素によってなされる、電子輸送のためのバリアである。このピークは、Ec1からEc2までの範囲にある伝導帯Ecをなぞる。伝導帯は図14E~14Gにおける固定された範囲を維持する。EELは左側の電極ELのエネルギーであり、EERは右側の電極ERのエネルギーである。更に、直線的なバンド曲がりの理想的なケースが表されている。処理の開始時において、電場Eは10MV/cm5V/5nmの開始レベルにある5Vが左側の電極ELと右側の電極ERの間に印加され、これらが5nm離れていると仮定する場合。細い点線の矢印によって表されるように図14E、比較的小さい量の電流が流れる。この処理が続くにつれて、酸素が抵抗スイッチング層から抽出され、成長中のフィラメントの一部である金属領域によって取って代わられる。この金属領域は実質的にはSi電極の延長部となり、これにより左側の電極ELと右側の電極ERとの間の実行距離が例えば5nmから4nmに減少し、E電場が12MV/cm5V/4nmに応じて増加する。より高い電場によって、より太い点線の矢印によって表されるように図14Fより大きな量の電流が流れる。次に、更なる酸素がHfO2から抽出され、これによりフィラメントが成長し、左側の電極ELと右側の電極ERとの間の実効距離が例えば4nmから1nmに減少し、E電場はこの電場と距離との間の指数関数的関係によって50MV/cm5V/1nmに増加する。更に高い電場によって、更に太い点線の矢印によって表されるように図14G、更に大きな量の電流が衝撃電流として流れる。第1エネルギーピークと最後のエネルギーピークの高さは図14E~14Gにおいてほぼ同じであるが、少ないピークの存在が電子輸送のための低バリアを示すことに留意されたい。よって、提案した抵抗スイッチングメモリ素子は、中間層の電流制限効果によって、形成及び設定処理における衝撃電流を回避する。図15A~15Cは、抵抗スイッチング層の再設定処理における導電性フィラメントの除去における異なる段階を表している。図15D,15E及び15Fはそれぞれ、図15A、15B及び15Cの再設定処理段階を記載するエネルギー線図である。左側の領域は接地電極ELを表しており、中間領域はHfO2といった抵抗スイッチング層を表しており、右側の領域は駆動される電極ERを表している。表された電圧及び電子は、中間層の電流制限効果がない場合の近似値である。これらの図は抵抗スイッチング層の予測される挙動を示している。抵抗スイッチングメモリ素子は直列の少なくとも2層の抵抗スイッチング層からなり、抵抗スイッチングメモリ素子において、右側の電極は結合電極を受け、直接駆動されることはなく、よって電流の流れは効果的に減少されることを思い出されたい。再設定処理は実質的に図14A~14Dの設定処理の逆である。再設定処理の開始において図15A及び15D、E電場は50MV/cmであり、比較的少ない数の酸素イオンがER近くのHfO2の一部に戻り、フィラメントによって形成された短絡回路を破壊する。例えば、~5Vの電圧が、設定処理と比較して逆の極性を用いてERとEL間に印加される。よって、再設定中、我々は例えば~5Vで開始することができる。E電場が印加される実効距離は1nmであり、50MV/cmのE電場という結果になる。その後、~7Vの電圧が1.3nmの距離に印加され、53MV/cmのE電場という結果になる図15B及び15E。その後、~9Vの電圧が1.6nmの距離に印加され、56MV/cmのE電場という結果になる図15C及び15F。この処理は、抵抗スイッチングメモリ素子において完全に異なり、よって、再設定処理において衝撃電流を有利に回避することができる。双極MeOxスイッチを伴うことで、イオン移動が提供され、ここでイオンが抵抗スイッチング層から除去され、抵抗スイッチング層は更に金属化する。これは、自己増幅効果であり、なぜなら、我々が1個のイオンを移動するとすぐに他のイオンの除去が加速し、これはなぜなら電場が増加するからであり、電場上でのこの移動の依存性は指数関数的である。我々が1個のイオンを除去した場合、電場は増大し、移動すべきイオンの移動度は指数関数的に増大する。よって、このデバイスがより速い電子なだれアバランシェ効果を有する。このことは設定及び形成依存性を説明する。イオン移動に加えて、同時に、電子が比喩的にエネルギーピークを越えて飛び跳ねることによって抵抗スイッチング層内で移動することができる。最初に、少ない量の電子が流れる。しかしながら、電場が増大すると、より多くの電子がエネルギーピークを越えて流れることができ、これらの電子は極めて容易に流れることができる。最後に、我々は、衝撃的に中間層に向かって流れる多くの電子を有する。しかしながら、この電子の流れは望ましいものではなく、なぜなら、これらの電子は、個々のイオンの移動に依存するスイッチング機構に寄与しないからである。イオンを動かすために、我々は十分な電場を作り上げる必要がある。この関連する電子流は望ましいものではなく、なぜなら、我々がダイオードといったステアリング素子を抵抗スイッチング層と直列で有する場合、このダイオードは、小さいイオン電流だけではなく大きなイオン電流も維持することができなくてはならないからである。更に、再設定の間、酸素は抵抗スイッチング素子に戻り、よって、中間層と第1電極又は第2電極との間の実効距離が再び増加する。多くの電子を流すことができる電場が生成される。抵抗スイッチングメモリ素子構造体は、電子をあまり流すことなくイオンを少しだけ移動するのに十分な電場を作ることができる。抵抗スイッチングメモリ素子は本質的に、あまり多くの電子を伝導しない不良導体を提供する。更に、中間層は、電子を止め、反射するバリアを提供する。従って、容量結合効果と共に、我々は多すぎる電子電流の流れを有することなくイオンを移動することができる。抵抗スイッチングメモリ素子は、第1抵抗スイッチング層と第2抵抗スイッチング層との間に中間層を有し、概して対称的でよく、よって我々はこれらの抵抗スイッチング層間にある中間層でのスイッチング機構に集中することができる。中間層は、デバイスの中央に電場を作り、イオンが抵抗スイッチング層に移動するが、その中間領域で中間層を越えないようすることができる。中間層は、導体であり、酸素イオンを蓄積することができる。中間層は金属でよいしかし、金属でなくてもよい。中間層は非常に薄くてよく、電子が中間層に留まるようにこの電子を反射及び/又は保持することができるべきである。中間層の容量はその厚みを変更することで調整され得る。このことは、小型化された装置にとって特に重要となり得る。ゴールは、図12に表されたようなエネルギー線図を有する抵抗スイッチングメモリ素子を提供することであり、この抵抗スイッチングメモリ素子は電圧の段差を含み、ここで、電子は反射されるが、それにも関わらず、生成された電場がある。対称的な構成を用いることができ、ここで、第1抵抗スイッチング層及び第2抵抗スイッチング層は同一の厚みを有するか、あるいは第1抵抗スイッチング層及び第2抵抗スイッチング層が異なる厚みを有することも可能である。一方の抵抗スイッチング層は、我々が電場を生成することができ、スイッチングを起こさせないように、他方よりも少々厚くてもよい。これは、第1抵抗スイッチング層及び第2抵抗スイッチング層の厚みに基づいて、図12に示されるようにバンドギャップ図をシフトする。これらの抵抗スイッチング層の厚みが同じである場合、それらの電場の挙動は同じであり、同じ電場で切り替わる。一方、非対称型を導入することによって、我々は一方の抵抗スイッチング層のみ調整することができ、この場合、他方の抵抗スイッチング層はスイッチングなしのバッフル層となる。衝撃電流バリスティック電流に関し、これは、中間層と第1電極又は第2電極との間の距離が体積と相互作用する機会がないほど短いため生じる。導電体において、電子は電場において加速され、電子-電子、電子-フォノン、電子-不純物、又は電子-界面機構によって散乱されるまで平均自由行路において移動する。典型的な散乱平均自由行路は、シリコン又は銅といった典型的な導電体において約40nmである。小型化したメモリデバイスにおいて、電流は衝撃的であり、なぜなら、我々の典型的な寸法はそれよりも非常に小さく、電子が行き過ぎ、電極内部深くに散乱され、エネルギーをスイッチング領域に送らないからである。図16Aは、図6の抵抗スイッチングメモリ素子のための設定処理を表している。ステップ1600において、一のメモリセルに対して設定処理が開始される。実際には、設定又は再設定処理は、適切な電圧を適切なビット線及びワード線に印加することによって、1個のメモリデバイス内の複数のメモリセルのために同時に行うことができる。ステップ1602において、設定電圧は第1電極及び第2電極間に印加される。電圧は、抵抗スイッチングメモリセルに直列接続されたステアリング素子を介して抵抗スイッチングメモリセルの第1電極及び第2電極間に印加される。設定電圧は、例えば、固定振幅パルス、時間の経過と共に直線的に増加減少する波形、又は階段波形といった望ましい波形を有することができる。よって、電圧は、経時変化する電圧信号であり得る例えば時間と共に強度が増加する。固定した増幅パルスにとって、増幅は、例えばVset図4Aといったレベル、又はそれ以上であり得る。時間の経過と共に直線的に増加減少する波形、又は階段波形にとって、設定電圧はVsetより低いレベルで始まり、Vset又はそれ以上に増加することができる。一の手法において、設定電圧は、設定状態が実際に達成されたかを判定することなく、特定の期間、無分別に印加される。この場合、設定電圧はメモリデバイスの事前の統計分析に基づいて全メモリセルのほぼ100に対して設定状態を達成するのに十分な持続時間及び/又は強度を有する。別の手法では、設定電圧が印加される間、メモリセルの状態が監視される。そして、設定状態に到達したことをこの監視が示すと、設定電圧が除去される。電圧を除去することは、第1電極及び第2電極をフロートさせることができることを意味し得る。この手法は、2010年4月8日に公開された米国特許出願公開第2010/0085794号SetAndResetDetectionCircuitsForReversibleResistanceSwitchingMemoryMaterial及び2008年6月24日に設定登録された米国特許第7,391,638号Memorydeviceforprotectingmemorycellsduringprogrammingに更に記載されている参照により本明細書に組み込まれる。ステップ1604において、電圧は中間層ILに結合され、この中間層は、抵抗スイッチング層から中間層に入る電子を散乱させる。ステップ1606において、抵抗スイッチング層において一又は複数のフィラメントが生じる。図14A~14Dも参照されたい。フィラメントの生成は、異なる速度で進むことができ、異なる抵抗スイッチング層において異なる回数で完成する。例えば、図4Bを参照すると、設定電圧がVsetBに到達するとB型抵抗スイッチング層がまず設定状態に達し、続いて、設定電圧がVsetAに到達するとA型抵抗スイッチング層が設定状態に達する。この設定電圧は、抵抗スイッチング層において導電性経路を提供するために各抵抗スイッチング層においてフィラメントを形成するのに十分なものであり、これにより抵抗スイッチングメモリ素子及びメモリセルを通して導電性経路を提供する。結果として、低抵抗状態が各抵抗スイッチング層及び抵抗スイッチングメモリ素子において達成される。抵抗スイッチングメモリ素子の低抵抗状態は、例えば0又は1の第1バイナリデータ状態に割り当てられることができる。ステップ1608において、設定電圧は除去され、抵抗スイッチングメモリ素子を含むこのメモリセルは放電される。ステップ1602~1606は、少なくとも部分的に同時に起こることに留意されたい。任意には、1層の抵抗スイッチング層のみが設定処理を完了し、あるいは、抵抗スイッチングメモリ素子内の一部の抵抗スイッチング層が設定処理を完了することが可能である。図16Bは、図6Aの抵抗スイッチングメモリ素子のための設定処理を表している。ステップ1620において、一のメモリセルに対して再設定処理が開始される。ステップ1622において、再設定電圧Vreset、図4Aを参照が第1電極及び第2電極間に印加される。この電圧は、抵抗スイッチングメモリセルと直列接続されているステアリング素子を介して、抵抗スイッチングメモリセルの第1電極及び第2電極間に印加される。設定電圧は、固定振幅パルス、又は時間の経過と共に直線的に増加減少する波形といった所望の波形を有することができる。よって、電圧は、経時変化する電圧信号であり得る例えば時間と共に強度が増加する。前述と同様に一の手法において、設定電圧は、設定状態が実際に達成されたかを判定することなく、特定の期間、無分別に印加される。この場合、設定電圧はメモリデバイスの事前の統計分析に基づいて全メモリセルのほぼ100に対して設定状態を達成するのに十分な持続時間及び/又は強度を有する。別の手法では、設定電圧が印加される間、メモリセルの状態が監視される。そして、設定状態に到達したことをこの監視が示すと、設定電圧が除去される。この手法は上記の米国特許出願公開第2010/0085794号及び米国特許第7,391,638号に更に記載されている。ステップ1624において、電圧は中間層ILに結合され、中間層は、抵抗スイッチング層から中間層に入る電子を散乱させる。ステップ1626において、一又は複数のフィラメントが除去されるか破壊される。図15A~15Cも参照されたい。フィラメントの除去は、異なる速度で進むことができ、異なる抵抗スイッチング層において異なる回数で完成する。例えば、図4Bを参照すると、再設定電圧がVresetBに到達するとB型抵抗スイッチング層がまず再設定状態に達し、続いて、再設定電圧がVresetAに到達するとA型抵抗スイッチング層が再設定状態に達する。この再設定電圧は、抵抗スイッチング層における導電性経路を除去するために各抵抗スイッチング層においてフィラメントを除去するのに十分であり、これにより抵抗スイッチングメモリ素子及びメモリセルを通して導電性経路を除去する。結果として、高抵抗状態が各抵抗スイッチング層及び抵抗スイッチングメモリ素子において達成される。抵抗スイッチングメモリ素子の高抵抗状態は、低抵抗データ状態とは逆の例えば0又は1の第2バイナリデータ状態に割り当てられることができる。ステップ1628において、再設定電圧は除去され、抵抗スイッチングメモリ素子を含むこのメモリセルは放電される。ステップ1622~1626は、少なくとも部分的に同時に起こることに留意されたい。任意には、1層の抵抗スイッチング層のみが再設定処理を完了し、あるいは、抵抗スイッチングメモリ素子内の一部の抵抗スイッチング層が再設定処理を完了することが可能である。上記の方法は、メモリセルにおける第1データ状態を設定するために、抵抗スイッチングメモリセルの第1電極及び第2電極間に電圧を印加するステップを含み、ここで、電圧は第1電極及び第2電極間に電気的に直列接続された導電体中間層に容量結合され、この電圧は、a第1電極と導電体中間層との間に電気的に直列接続された第1抵抗スイッチング層、及びb第2電極と導電体中間層との間に電気的に直列接続された第2抵抗スイッチング層のうち少なくとも一つにおいて抵抗状態を切り替え、抵抗スイッチングメモリセルを放電させるために電圧を除去するステップを含む。抵抗スイッチング層は可逆性でも非可逆性でもよい。上記方法は、以下のステップによって抵抗スイッチングメモリセルにおいて抵抗状態を変化させることも含む。すなわち、a抵抗状態が抵抗スイッチングメモリセルの第1抵抗スイッチング層及び第2抵抗スイッチング層の一方において切り替わるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を高めるステップと、bそれに続き、抵抗状態が抵抗スイッチングメモリセルの第1抵抗スイッチング層及び第2抵抗スイッチング層の他方において切り替えられるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を更に高めるステップである。抵抗状態のスイッチングは可逆性でも非可逆性でもよい。上記方法は、第1制御線及び第2制御線に電圧を印加するステップも含み、ここで、第1制御線は抵抗スイッチングメモリセルの一端に接続されており、第2制御線は、抵抗スイッチングメモリセルと直列接続されたステアリング素子に接続されており、この電圧は、抵抗スイッチングメモリセルの第1抵抗スイッチング層及び第2抵抗スイッチング層と、これらの間にある導電体中間層とに印加される。更に、抵抗スイッチングメモリセルを放電するために電圧を除去するステップも含む。抵抗スイッチング層は可逆性でも非可逆性でもよい。従って、一実施形態において、抵抗スイッチングメモリセルは、第1電極及び第2電極と、前記第1電極と前記第2電極の間に電気的に直列接続された導電体中間層と、前記第1電極と前記導電体中間層との間に電気的に直列接続された第1抵抗スイッチング層と、前記第2電極と前記導電体中間層との間に電気的に直列接続された第2抵抗スイッチング層と、を備え、前記第1及び第2抵抗スイッチング層は、両方とも双極スイッチング特性を有するか、あるいは両方とも単極スイッチング特性を有する。別の実施形態において、抵抗スイッチングメモリセルは、ダイオードステアリング素子と、このダイオードステアリング素子に直列接続された抵抗スイッチングメモリ素子と、を備えており、前記抵抗スイッチングメモリ素子は、第1電極及び第2電極と、これらの第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第1電極と前記導電体又は半導体中間層との間に電気的に直列接続された第1抵抗スイッチング層と、前記第2電極と前記導電体又は半導体中間層との間に電気的に直列接続された第2抵抗スイッチング層と、を含む。別の実施形態において、メモリデバイスは複数の抵抗スイッチングメモリセルを備えるメモリアレイを備え、各抵抗スイッチングメモリセルは、抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は、第1抵抗スイッチング層と第2抵抗スイッチング層の間に電気的に接続された中間層を備え、このメモリデバイスは、複数のワード線及びビット線を更に備え、各抵抗スイッチングメモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。別の実施形態において、抵抗スイッチングメモリセルは、第1電極及び第2電極と、これらの第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第1電極と前記導電体又は半導体中間層の間に電気的に直列接続された第1抵抗スイッチング層と、前記第2電極と前記導電体又は半導体中間層の間に電気的に直列接続された第2抵抗スイッチング層と、を備えており、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第2抵抗スイッチング層のうち少なくとも一つが、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第2抵抗スイッチング層のうち少なくとも一つと少なくとも部分的に横方向に配置されている。別の実施形態において、抵抗スイッチングメモリセルは、第1電極及び第2電極と、これらの第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第1電極と前記導電体又は半導体中間層の間に電気的に直列接続された第1抵抗スイッチング層と、前記第2電極と前記導電体又は半導体中間層の間に電気的に直列接続された第2抵抗スイッチング層と、を備えており、前記導電体若しくは半導体中間層並びに前記第1抵抗スイッチング層及び第2抵抗スイッチング層は、L字形及びU字形の少なくとも一つである。別の実施形態において、メモリデバイスは、複数の抵抗スイッチングメモリセルを備えるメモリアレイを備え、各抵抗スイッチングメモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は、第1抵抗スイッチング層と第2抵抗スイッチング層の間に電気的に接続された中間層と、第1電極及び第2電極と、を備え、各抵抗スイッチングメモリセルのために、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第2抵抗スイッチング層のうち少なくとも一つが、前記第1電極、前記第2電極、前記第1抵抗スイッチング層、前記導体若しくは半導電体中間層、及び前記第2抵抗スイッチング層のうち少なくとも一つと少なくとも部分的に横方向に配置され、このメモリデバイスは、複数のワード線及びビット線を更に備え、各抵抗スイッチングメモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。別の実施形態において、抵抗スイッチングメモリセルにおける抵抗状態を変化させる方法であって、前記メモリセルを第1のデータ状態に設定するために前記抵抗スイッチングメモリセルの第1電極及び第2電極に電圧を印加するステップを含み、前記電圧は、前記第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層に容量結合され、前記電圧は、a前記第1電極と前記導体又は半導体中間層との間に電気的に直列接続された第1抵抗スイッチング層と、b前記第2電極と前記導体又は半導体中間層との間に電気的に直列接続された第2抵抗スイッチング層と、の少なくとも一つにおいて抵抗状態を切り替え、この方法は、前記抵抗スイッチングメモリセルを放電するために前記電圧を除去するステップを更に含む。別の実施形態において、抵抗スイッチングメモリセルにおいて抵抗状態を変化させる方法であって、抵抗状態が抵抗スイッチングメモリセルの第1抵抗スイッチング層及び第2抵抗スイッチング層の一方において切り替わるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を高めるステップと、それに続き、抵抗状態が抵抗スイッチングメモリセルの第1抵抗スイッチング層及び第2抵抗スイッチング層の他方に切り替えられるまで抵抗スイッチングメモリセルに印加され、時間の経過と共に変化する電圧の強度を更に高めるステップを含む。別の実施形態において、抵抗スイッチングメモリセルにおける状態を変化させる方法は、第1制御線及び第2制御線に電圧を印加するステップを含み、ここで、前記第1制御線は抵抗スイッチングメモリセルの一端に接続されており、前記第2制御線は、前記抵抗スイッチングメモリセルに直列接続されたステアリング素子に接続されており、前記電圧は、前記抵抗スイッチングメモリセルの前記第1抵抗スイッチング層及び前記第2抵抗スイッチング層に印加され、かつ、前記第1抵抗スイッチング層及び前記第2抵抗スイッチング層との間に電気的に接続された導体又は半導体中間層に印加され、この方法は、前記抵抗スイッチングメモリセルが放電できるように前記電圧を除去するステップを更に含む。別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備え、前記抵抗スイッチングメモリ素子は、第1電極及び第2電極と、これらの第1電極と第2電極の間に直列接続された導体又は半導体中間層と、前記第1電極と前記導体又は半導体中間層との間に直列接続された第1抵抗スイッチング層と、前記第2電極と前記導体又は半導体中間層との間に直列接続された第2抵抗スイッチング層と、を備える。別の実施形態において、抵抗スイッチングメモリ素子は、第1電極及び第2電極と、これらの第1電極と第2電極の間に直列接続された導体又は半導体中間層と、前記第1電極と前記導体又は半導体中間層との間に直列接続された、MeOxを含む第1抵抗スイッチング層と、前記第2電極と前記導体又は半導体中間層との間に直列接続された、MeOxを含む第2抵抗スイッチング層と、前記導体又は半導体中間層と前記第1電極との間のキャップ層と、を備え、前記キャップ層は、TiOx,Al2O3,ZrOx,LaOx,YOxからなる群から選択され、かつ、前記第1抵抗スイッチング層の視点から見て、酸素のソース又はゲッターとして機能する。別の実施形態において、メモリデバイスは複数のメモリセルを備えるメモリアレイを備え、各メモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備え、各抵抗スイッチングメモリ素子は第1抵抗スイッチング層と第2抵抗スイッチング層との間の中間層を備え、このメモリデバイスは、複数のワード線及びビット線を更に備え、各メモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つの抵抗スイッチングメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。別の実施形態において、抵抗スイッチングメモリセルは、第1電極及び第2電極と、前記第1電極と前記第2電極との間に電気的に直列接続された導電体中間層と、前記第1電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第2電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約1~10MΩの抵抗を保持する。別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備え、前記抵抗スイッチングメモリ素子は、第1電極及び第2電極と、前記第1電極と前記第2電極との間に電気的に直列接続された導電体中間層と、前記第1電極と前記導体中間層との間に直列接続された抵抗スイッチング層と、前記第2電極と前記導体中間層との間に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約1~10MΩの抵抗を保持する。別の実施形態において、抵抗スイッチングメモリセルは、ステアリング素子と、このステアリング素子と直列接続された抵抗スイッチングメモリ素子と、を備える。抵抗スイッチングメモリ素子は、第1電極及び第2電極と、これらの第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第1電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第2電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約1~10MΩの抵抗を保持する。別の実施形態において、メモリセルデバイスは、複数のメモリセルを備えるメモリアレイを備え、各メモリセルは抵抗スイッチングメモリ素子に直列接続されたステアリング素子を備える。各抵抗スイッチングメモリ素子は、第1電極及び第2電極と、これらの第1電極と第2電極の間に電気的に直列接続された導電体又は半導体中間層と、前記第1電極と前記導体又は半導体中間層との間に電気的に直列接続された抵抗スイッチング層と、前記第2電極と前記導体又は半導体中間層との間に電気的に直列接続された破壊層と、を備え、前記破壊層は、導電状態にある間、少なくとも約1~10MΩの抵抗を保持する。このメモリデバイスは、複数のワード線及びビット線を更に備え、各メモリセルは前記複数のビット線の各ビット線と導通する一端を有し、前記複数のワード線の各ワード線と導通する他端を有し、このメモリデバイスは、前記複数のワード線及びビット線と導通する制御回路を更に備え、この制御回路は、その各ビット線及びワード線を介して前記抵抗スイッチングメモリセルのうち少なくとも一つに電圧を印加し、これにより前記少なくとも一つのメモリセルの抵抗スイッチングメモリ素子が一の抵抗状態から別の抵抗状態へ切り替わる。上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、上記の教示に基づき様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。"