"マッチ線に沿って配列され、各々が前記マッチ線と接続された複数のメモリセルを有するメモリアレイを複数のサブアレイに分割し、上位の前記サブアレイから下位の前記サブアレイに向かって順に検索動作を実行する連想メモリであって、前記サブアレイは、前記マッチ線と接続された複数の前記メモリセルと、前記メモリセルの前段に、前記マッチ線をプリチャージ状態またはディスチャージ状態に制御するマッチ線制御部と、前記メモリセルの後段に、検索動作を実行した結果を下位の前記サブアレイに伝達するハーフラッチ回路と、最下位の前記サブアレイに、検索動作を実行した結果をエンコーダ部に伝送するフルラッチ回路とを備え、上位の前記サブアレイの動作の終了後に、下位の前記サブアレイの前記マッチ線制御部が前記マッチ線をプリチャージ状態またはディスチャージ状態に制御する連想メモリ。前記マッチ線制御部は、前記マッチ線と電源端子との間に接続されたp型トランジスタと、前記マッチ線と接地端子との間に接続されたn型トランジスタとを有する請求項1に記載の連想メモリ。前記マッチ線制御部は、上位の前記サブアレイの動作の終了後に、前記p型トランジスタまたは前記n型トランジスタがオン状態となる請求項2に記載の連想メモリ。前記n型トランジスタは、前記p型トランジスタに比べてサイズが小さい請求項2または請求項3に記載の連想メモリ。前記フルラッチ回路は、前記サブアレイから伝送された結果を保持するマスターラッチ回路と、前記マスターラッチ回路で保持した結果を前記エンコーダ部に伝送するスレーブラッチ回路とを有するフリップフロップ回路である請求項1~請求項4のいずれか一項に記載の連想メモリ。前記マスターラッチ回路は、前記ハーフラッチ回路と同じ回路構成である請求項5に記載の連想メモリ。前記サブアレイに接続する配線を、隣接する二つの前記サブアレイ同士で共通にしてある請求項1~請求項6のいずれか一項に記載の連想メモリ。入力したネットワークアドレスを、記憶してあるデータと一致するか否かを検索するネットワークアドレス検索装置であって、請求項1~請求項7のいずれか一項に記載の連想メモリと、前記連想メモリを制御する制御部とを備えるネットワークアドレス検索装置。しかし、特許文献1に開示してある連想メモリは、CAMアレイを複数のCAMサブアレイに分割し、分割したCAMサブアレイの間で検索動作を実行した結果を伝達するために、CAMサブアレイの間にフリップフロップ回路を用いている。フリップフロップ回路は多数のトランジスタで構成されているため、各々のCAMサブアレイの間にフリップフロップ回路を用いると、連想メモリは、構成する回路のレイアウト面積が大きくなるという問題があった。また、特許文献1に開示してある連想メモリは、動作時に消費する電力が大きいフリップフロップ回路を多数用いているので、消費電力が大きくなるという問題があった。さらに、特許文献2に開示してある連想メモリでは、検索動作を実行するたびに電源端子から接地端子へと貫通電流が流れる回路構成を有しているため、消費電力が大きくなるという問題があった。それゆえに、本発明は、上記問題点を解決するためになされたものであり、検索動作をパイプライン化してある連想メモリにおいて、構成する回路のレイアウト面積が小さく、検索動作を実行するときの消費電力を低減することができる連想メモリ、およびネットワークアドレス検索装置を提供することを目的とする。上記課題を解決するために、本発明は、マッチ線に沿って配列され、各々がマッチ線と接続された複数のメモリセルを有するメモリアレイを複数のサブアレイに分割し、上位のサブアレイから下位のサブアレイに向かって順に検索動作を実行する連想メモリである。サブアレイは、マッチ線と接続された複数のメモリセルと、メモリセルの前段に、マッチ線をプリチャージ状態またはディスチャージ状態に制御するマッチ線制御部と、メモリセルの後段に、検索動作を実行した結果を下位のサブアレイに伝達するハーフラッチ回路と、最下位のサブアレイに、検索動作を実行した結果をエンコーダ部に伝送するフルラッチ回路とを備え、最下位のサブアレイは、ハーフラッチ回路に代えてフルラッチ回路を備え、上位のサブアレイの動作の終了後に、下位のサブアレイのマッチ線制御部がマッチ線をプリチャージ状態またはディスチャージ状態に制御する。本発明に係る連想メモリによれば、上位のサブアレイの動作の終了後に、下位のサブアレイのマッチ線制御部がマッチ線をプリチャージ状態またはディスチャージ状態に制御することで、検索動作を実行した結果を下位のサブアレイに伝達する回路にフルラッチ回路たとえばフリップフロップ回路でなくハーフラッチ回路を用いることができる。サブアレイは、検索動作を実行した結果を下位のサブアレイに伝達する回路に、フルラッチ回路たとえばフリップフロップ回路の略半分のトランジスタで構成されたハーフラッチ回路を用いることができるので、構成する回路のレイアウト面積を小さくすることができる。また、サブアレイは、フリップフロップ回路に比べて動作時に消費する電力が小さいハーフラッチ回路を用いているので、消費電力を低減することができる。以下、本発明に係る実施の形態について図面を参照して説明する。実施の形態1図1は、本発明の実施の形態1に係る連想メモリ100の全体構成を示すブロック図である。図1に示す連想メモリ100は、半導体基板SUB上に形成されたCAMアレイ10と、一致検出部20と、検索データ転送部30と、サーチ制御回路40制御部と、プライオリティエンコーダ70と、サーチ結果出力バッファ81と、アドレス/データバッファ74と、命令コードバッファ75と、クロックバッファ76と、命令コードデコーダ77と、アドレスデコーダ78と、センスアンプ79とを含む。連想メモリ100は、通常のデータ書込およびデータ読出のためにCAMアレイ10の各行に対応して設けられたワード線図2で示すワード線WL_X,WL_Yと、CAMアレイ10の各列に対応して設けられたビット線対図2で示すビット線対BL,BL_Nとを含む。さらに、連想メモリ100は、検索動作のためにCAMアレイ10の各行に対応して設けられたマッチ線ML一致線と、CAMアレイ10の各列に対応して設けられた検索線対SL,SL_N検索線対とを含む。なお、本明細書では、参照符号の末尾に_Nを付すことで、論理レベルを反転たとえば、0を1に反転させた相補的な関係にある参照符号を示してある。CAMアレイ10は、行列状に配列された複数のCAMセルメモリセルによって構成される。各メモリセルは、1ビットのデータを記憶するとともに、検索データと予め記憶したデータとを比較する機能を有する。一致検出部20マッチアンプは、各マッチ線MLの値1または0を検出する。これによって、一致検出部20は、各マッチ線MLに接続された各メモリセルにおいて、検索データと予め記憶したデータ記憶データとが一致したか否かを検知する。検索データ転送部30検索線対ドライバは、検索動作時に検索線対SL,SL_Nを介してCAMアレイ10の各メモリセルに検索データを転送する。サーチ制御回路40は、入力されたクロック信号CLKに基づいて検索データ転送部30および一致検出部20の動作タイミングを制御する。プライオリティエンコーダ70は、一致検出部20の検出結果に基づいて、検索データと記憶データとが一致したアドレスを所定の優先順位に従って検索結果として出力する。サーチ結果出力バッファ81は、プライオリティエンコーダ70から受けた検索結果を、サーチ結果出力端子82を介して外部に出力する。アドレス/データバッファ74は、アドレス/データ入力端子71を介して受けたアドレスまたはデータをアドレスデコーダ78およびセンスアンプ79に出力する。さらに、アドレス/データバッファ74は、検索動作に必要な多ビットの検索データSD,SD_Nをアドレス/データ入力端子71を介して受けて検索データ転送部30へ出力する。命令コードバッファ75は、命令コード入力端子72を介して受けた命令コードを、命令コードデコーダ77に出力する。命令コードには、データ書込を表わす命令コードおよび検索動作を表わす命令コードなどがある。命令コードデコーダ77は、命令コードバッファ75から受けた命令コードをデコードして、命令内容に応じた信号を発生する。たとえば、命令コードデコーダ77は、検索動作を表わす命令コードを受けたとき、検索信号SCMを発生する。命令コードデコーダ77は、リセット命令を表わす命令コードを受けたとき、リセット信号RSTを発生する。クロックバッファ76は、クロック入力端子73を介して外部からクロック信号CLKを受け、連想メモリ100の各部に出力する。アドレスデコーダ78は、アドレス/データバッファ74から受けたアドレスに基づいて、データ書込時には書込対象のメモリセル群を選択し、データ読出時には読出対象のメモリセル群を選択する。センスアンプ79は、データ読出時に読出対象のメモリセルが接続されたビット線対BL,BL_Nの論理レベルを検出する。図2は、図1に示すCAMアレイ10に配列されるCAMセルCCの構成の一例を示す図である。図2において、CAMセルCCは、記憶データを記憶するデータ記憶部22と、この記憶データと検索線対SL、SL_Nのデータとを比較し、その比較結果に従ってマッチ線MLを駆動する検索部24とを含む。データ記憶部22は、2つのメモリセルXセルおよびYセルを含む。これらのXセルおよびYセルは、SRAMStaticRandomAccessMemoryセルの構成を有する。XセルおよびYセル両者は、同一構造を有するため、図2においては、XセルおよびYセルにおいて対応する部分には同一の参照符号を付す。XセルおよびYセルの各々は、データを保持するラッチ回路を構成する反並列に接続されるインバータIV1およびIV2と、導通時、記憶ノードND1およびND2を、それぞれビット線/BLLおよびBLLに結合するアクセストランジスタTR1およびTR2を含む。XセルのアクセストランジスタTR1およびTR2は、ワード線WL_Xの駆動信号に従って導通状態となる。YセルのアクセストランジスタTR1およびTR2は、ワード線WL_Yの駆動信号に従って導通状態となる。これらのワード線WL_Xの駆動信号およびワード線WL_Yの駆動信号は、CAMセルCCのデータの書込時および読出時において図示しない行駆動回路により生成される。ビット線BLLおよび/BLLには、図示しない書込回路により、相補なデータBLおよびBL_Nが伝達される。したがって、XセルおよびYセル各々において、記憶ノードND1およびND2には、相補データが記憶される。XセルおよびYセル各々に記憶するデータは、記憶データに応じて設定される。CAMセルCCにおいて、2つのメモリセルを利用することにより3値データを記憶することができる。検索部24は、Xセルに対して設けられるMOSトランジスタ絶縁ゲート型電界効果型トランジスタTQ1およびTQ2と、Yセルに対応して設けられるMOSトランジスタTQ3およびTQ4を含む。MOSトランジスタTQ1およびTQ2とが、マッチ線MLと接地ノードの間に直列に接続される。MOSトランジスタTQ1は、そのゲートが、セルの記憶ノードND2に結合される。MOSトランジスタTQ2は、検索線SLのデータをゲートに受ける。MOSトランジスタTQ3は、そのゲートが、Yセルの記憶ノードND2に結合される。MOSトランジスタTQ4は、そのゲートに、検索線SL_Nのデータを受ける。XセルおよびYセルは、ワード線WL_Xの駆動信号およびワード線WL_Yの駆動信号に従って、その記憶データを個々に設定することができる。このCAMセルCCは、以下に説明するように、3値状態を実現する。iXセルの記憶ノードND2が1論理ハイレベル、Yセルの記憶ノードND2が0論理ローレベルのとき:この場合、検索線SLのデータが1であれば、MOSトランジスタTQ1およびTQ2がともに導通し、マッチ線MLが放電される。したがって、この状態においては、ミス状態である。一方、検索線SLのデータが0であれば、MOSトランジスタTQ2がオフ状態であり、また、MOSトランジスタTQ3もオフ状態である。したがって、この状態においては、マッチ線MLは放電されず、プリチャージ電圧レベルに維持される。この状態は、検索データと記憶データとが一致しているヒット状態である。iiXセルの記憶ノードND2が0、Yセルの記憶ノードND2が1のとき:この場合、検索線SLのデータが0であれば、検索線SL_Nのデータが1である。したがって、MOSトランジスタTQ3およびTQ4がともに導通し、マッチ線MLが放電される。したがって、この状態はミス状態である。一方、検索線SLのデータが1であれば、検索線SL_Nのデータが0である。したがって、MOSトランジスタTQ4が非導通状態となり、また、MOSトランジスタTQ1が非導通状態である。したがって、マッチ線MLはプリチャージ電圧状態に維持される。したがって、この状態は、ヒット状態である。iiiXセルおよびYセルの記憶ノードND2がともに0のとき:この状態においては、MOSトランジスタTQ1およびTQ3はともに非導通状態である。したがって、マッチ線MLは検索線SLのデータに係らず、プリチャージ電圧レベルに維持される。したがって、この状態により、検索線SLに対しドントケア状態X状態を実現することができる。ivXセルおよびYセルの記憶ノードND2がともに1のとき:この状態においては、検索線SLのデータに従って、MOSトランジスタTQ1およびTQ2の経路およびMOSトランジスタTQ3およびTQ4の経路の一方が、導通し、マッチ線MLが放電される。したがって、検索データに係らず、常にミス状態が指定されるため、この状態は、通常、禁止状態とされる。上述のように、このCAMセルCCは、状態iの記憶データとして0を記憶した状態、状態iiの記憶データとして1を記憶した状態、および状態iiiのドントケア状態を含む3値データを記憶することができる。しかしながら、CAMセルCCとしては、2値データを記憶するCAMセルであってもよい。2値データを記憶するCAMセルとしては、データ記憶部が1つのSRAMセルで構成してもよい。1つのSRAMセルの相補な記憶ノードが、検索部のトランジスタTQ1およびTQ3のそれぞれのゲートに結合される。以下、検索動作に関係する構成要素についてさらに詳しく説明する。図3は、本発明の実施の形態1に係る連想メモリ100の一部の構成を詳細に示すブロック図である。図3に示す連想メモリ100は、説明を簡単にするため、検索動作をパイプライン化していない場合について説明する。なお、図3には、検索動作の説明に必要なCAMアレイ10と、一致検出部20と、検索データ転送部30と、サーチ制御回路40とを図示してある。CAMアレイ10は、n行m列の行列状に配列された複数のメモリセルCAMセルを含む。図3では、m=80である。以下、第i行第j列iは1以上n-1以下の整数、jは1以上m-1以下の整数のCAMセルをCAMセルCC[i-1,j-1]と記載し、CAMセルについて総称するとき、または不特定のCAMセルを示すときCAMセルCCと記載する。さらに、CAMアレイ10の行方向をX方向と称し、列方向をY方向と称する。X方向について向きを区別するときにはX方向、-X方向のように符号を付して記載する。Y方向についても同様である。図3に示す連想メモリ100は、CAMアレイ10の行に対応して設けられ、X方向に延びるn本のマッチ線ML[0]~ML[n-1]を含む。さらに、連想メモリ100は、CAMアレイ10の列に対応して設けられ、Y方向に延びるm対の検索線対SL[0],SL_N[0]~SL[m-1],SL_N[m-1]を含む。マッチ線ML[0]~ML[n-1]および検索線対SL[0],SL_N[0]~SL[79],SL_N[79]について、総称する場合または不特定のマッチ線および検索線対を示す場合にマッチ線MLおよび検索線対SL,SL_Nとそれぞれ記載する。各CAMセルCCは、n本のマッチ線MLとm対の検索線対SL,SL_Nとの各交差点に対応して設けられる。各CAMセルCCは、対応のマッチ線MLおよび対応の検索線対SL,SL_Nと接続される。連想メモリ100は、さらに、n本のマッチ線ML[0]~ML[n-1]にそれぞれ接続されたプリチャージ部PC[0]~PC[n-1]を含む。プリチャージ部PC[0]~PC[n-1]についても総称する場合または不特定のプリチャージ部を示す場合にプリチャージ部PCと記載する。各プリチャージ部PCは、サーチ制御回路40から受信したマッチ線プリチャージ信号MLPRE_Nが活性状態0になったとき、対応のマッチ線MLを所定の電圧図3の場合、電源電圧にプリチャージする。各プリチャージ部PCは、対応のマッチ線MLの-X方向側の端部に、すなわち、一致検出部20マッチアンプMA[0]~MA[n-1]に近接して設けられる。連想メモリ100は、複数のCAMセルCCによって構成された1エントリごとに、多ビットの検索データ検索ワードと予め記憶した記憶データ記憶ワードとを比較する。図3に示す連想メモリ100は、各マッチ線MLに接続された1行分80個のCAMセルCCによって1エントリが構成されている。すなわち、エントリビット幅は80ビットである。検索ワードは、80対の検索線対SL,SL_Nを介してCAMアレイ10の各エントリに入力される。連想メモリ100は、入力された検索ワードと記憶ワードとを、CAMセルCCビット単位ごとに比較する。検索動作について簡単に説明すると、まず、プリチャージ部PCによって各マッチ線MLの値は1にプリチャージされる。次に、各CAMセルCCに、対応の検索線対SL,SL_Nを介して検索データが入力される。連想メモリ100は、各CAMセルCCで、入力された検索データと予め記憶している1ビットの記憶データとを比較し、両者が一致しないとき、プリチャージ状態にある対応のマッチ線MLを放電して、対応のマッチ線MLの論理レベルを変化する。したがって、各マッチ線MLに接続された複数のCAMセルCCのすべての記憶データと検索データとが一致したヒット:HITとき、すなわち、検索ワードと記憶ワードとが一致したとき、マッチ線MLの値は1に維持される。各マッチ線MLに接続された少なくとも1つのCAMセルCCの記憶データと検索データとが一致しないミス:MISSとき、すなわち、検索ワードと記憶ワードとが一致しないとき、マッチ線MLにプリチャージされた電荷が放電され、マッチ線MLの値は0に変化する。なお、検索動作には、マッチ線MLの値を0にプリチャージし、記憶データと検索データとが一致したとき1に充電する場合や、マッチ線MLの値を1にプリチャージし、記憶データと検索データとが一致したとき0に放電する場合などが考えられる。本願では、特に検索動作に限定されるものではない。次に、検索動作をパイプライン化している場合の連想メモリ100について説明する。連想メモリ100は、図3に示すCAMアレイ10を複数のサブアレイに分割し、上位のCAMサブアレイから下位のCAMサブアレイに向かって順に検索動作を実行する。図4は、本発明の実施の形態1に係るCAMアレイ10を複数のCAMサブアレイに分割した構成を示す模式図である。図4に示すCAMアレイ10は、4つのCAMサブアレイ10a~10dに分割してある。CAMサブアレイ10aには、VBデータが入力され、CAMサブアレイ10dは、検索動作を実行した結果ZMAT信号をプライオリティエンコーダ70に出力する。なお、図3に示すようにCAMセルCCを80列m=80配置してある場合、CAMサブアレイ10a~10dは、20列ずつ分割され、それぞれ20ビットのCAMセルCCを含んでいる。CAMサブアレイ10a~10cは、マッチ線MLをプリチャージ状態、またはディスチャージ状態を制御するマッチ線制御部11、20ビットのCAMセルCC、検索動作を実行した結果を下位のCAMサブアレイに送るためのハーフラッチ回路12を含んでいる。CAMサブアレイ10dは、CAMサブアレイ10a~10cの構成に加えて、検索動作を実行した結果をプライオリティエンコーダ70に伝送するスレーブラッチ回路13を含んでいる。CAMサブアレイ10dのハーフラッチ回路12およびスレーブラッチ回路13は、フルラッチ回路であるマスタースレーブ型のD-FFFlipFlop回路を構成している。マッチ線制御部11は、CAMセルCCの前段に、マッチ線MLをプリチャージ状態またはディスチャージ状態に制御する。ハーフラッチ回路12は、CAMセルCCの後段に、検索動作を実行した結果を下位のCAMサブアレイに伝達する。マッチ線制御部11、CAMセルCC、ハーフラッチ回路12を含むCAMサブアレイが、パイプラインにおける1つのステージを構成している。図4に示すCAMアレイ10は、4つのCAMサブアレイ10a~10dに分割して、4つのステージを持つパイプラインの構成として説明するが、分割数は任意の偶奇数でかまわない。CAMアレイ10は、図中左側のCAMサブアレイ10aから順に検索動作を行い、図中右側のCAMサブアレイ10dに至る4つのステージを経て、検索動作を実行した結果をプライオリティエンコーダ70に伝送する。たとえば、第1ステージにおいて、CAMサブアレイ10aが少なくとも1つのCAMセルCCの記憶データと検索データとが一致しないミス:MISSとき、第2ステージ以降において、CAMサブアレイ10b~10dは、マッチ線MLをプリチャージ状態にせず、ディスチャージ状態に制御する。そのため、CAMアレイ10は、検索動作を実行した結果ミスの情報をプライオリティエンコーダ70に伝送することができる。すべてのステージにおいて、CAMサブアレイが、すべてのCAMセルCCの記憶データと検索データとが一致するヒット:HITとき、CAMアレイ10は、検索動作を実行した結果ヒットの情報をプライオリティエンコーダ70に伝送することができる。従来の連想メモリの場合、第1ステージにおいて、CAMサブアレイが、少なくとも1つのCAMセルCCの記憶データと検索データとが一致しないミス:MISSときでも、第2ステージ以降において、CAMサブアレイは、マッチ線MLをプリチャージ状態にする。そのため、従来の連想メモリは、マッチ線MLを無駄にプリチャージ状態にするので、マッチ線制御部で消費する電力が大きい。そこで、本実施の形態に係る連想メモリ100は、前述したようにマッチ線MLを無駄にプリチャージ状態にせずに検索動作を実行することで、マッチ線制御部で消費する電力を低減する。図5は、本発明の実施の形態1に係るCAMサブアレイの詳細な構成を示す回路図である。図5に示すCAMアレイ10は、CAMサブアレイ10aおよびCAMサブアレイ10dの回路図である。なお、CAMサブアレイ10bおよびCAMサブアレイ10cは、CAMサブアレイ10aと同じ回路構成であるため、図示を繰り返さない。CAMサブアレイ10aは、マッチ線制御部11、20ビットのCAMセルCC、ハーフラッチ回路12を含んでいる。マッチ線制御部11は、マッチ線MLと電源端子との間に直列に接続された2つのp型トランジスタ11a,11bと、マッチ線MLと接地端子との間に直列に接続された2つのn型トランジスタ11c,11dとを有する。p型トランジスタ11aはPRE_N[0]線、p型トランジスタ11bはPRE_ENA_N[0]線の値がそれぞれ0のとき、ON状態となり、マッチ線制御部11は、マッチ線MLをプリチャージ状態にする。n型トランジスタ11cはMAN_N[0]線、n型トランジスタ11dはPRE_ENA_N[0]線の値がそれぞれ1のとき、ON状態となり、マッチ線制御部11は、マッチ線MLをディスチャージ状態にする。ハーフラッチ回路12は、2入力NAND回路12a、インバータ12b~12dを含んでいる。なお、[0]内の数字は、CAMサブアレイに接続する配線の番号を表し、[0]はCAMサブアレイ10aに接続する配線の番号、[1]はCAMサブアレイ10bに接続する配線の番号、[2]はCAMサブアレイ10cに接続する配線の番号、[3]はCAMサブアレイ10dに接続する配線の番号をそれぞれ表している。CAMサブアレイ10dは、CAMサブアレイ10a~10cの構成に加えてスレーブラッチ回路13を含んでいる。CAMサブアレイ10dのハーフラッチ回路12およびスレーブラッチ回路13は、フルラッチ回路であるマスタースレーブ型のD-FF回路を構成し、2入力NAND回路12a、インバータ12b~12d、インバータ13b~13dを含んでいる。ハーフラッチ回路12は、フルラッチ回路であるマスタースレーブ型のD-FF回路に比べて略半分のインバータトランジスタで構成することができる。そのため、連想メモリ100は、構成する回路のレイアウト面積を小さくすることができる。また、ハーフラッチ回路12は、動作時に、フルラッチ回路であるマスタースレーブ型のD-FF回路に比べて略半分のインバータを駆動するだけでよいので、連想メモリ100は、消費電力を低減することができる。次に、本発明の実施の形態1に係る連想メモリ100の動作を説明する。図6は、本発明の実施の形態1に係る連想メモリ100の動作を説明するためのタイミングチャートである。以下では、連想メモリ100の動作をわかりやすく説明するために、VBデータが有効である場合について説明する。つまり、第1ステージ[stage1]において、CAMサブアレイ10aのマッチ線制御部11は、マッチ線MLを必ずプリチャージ状態にする。なお、VBデータが無効エントリ無効である場合、CAMアレイ10のマッチ線制御部11は、1エントリ分4つのCAMサブアレイ10a~10dのマッチ線MLをプリチャージ状態にしない。つまり、1エントリ分のマッチ線MLの値は、常に0である。まず、第1ステージにおいて、CAMサブアレイ10aは、PRE_N[0]線の値が0になると、マッチ線MLをプリチャージ状態にする。なお、図6に示すように、PRE_ENA_N[0]線の値も0である。マッチ線MLをプリチャージ状態にした後、第1ステージにおいて、CAMサブアレイ10aは、検索動作を実行する。検索動作を実行すると、マッチ線MLに放電が生じるので、マッチ線MLの値が1から0へと変化する。マッチ線MLの値が1から0へと変化する遷移時間が遅いことで、後段に位置するCMOSトランジスタに貫通電流が流れないように2入力NAND回路12aを設けてある。なお、マッチ線MLの値に低振幅の値を採用した場合、2入力NAND回路12aに代えてセンスアンプを用いる。次に、2入力NAND回路12aは、MAE[0]線の値が1のとき、マッチ線MLの値をハーフラッチ回路12のインバータ12bに入力する。つまり、2入力NAND回路12aは、CAMサブアレイ10aの検索動作を実行した結果がヒットの情報1ならば0を、ミスの情報0ならば1をハーフラッチ回路12のインバータ12bに出力する。ハーフラッチ回路12は、LAT[0]線の値が1のとき、マッチ線MLの値を第2ステージ[stage2]のCAMサブアレイ10bに伝送する。図6に示すように、LAT[0]線の値は、CAMサブアレイ10aが動作中第1ステージに1となるので、CAMサブアレイ10aが動作中第1ステージにマッチ線MLの値がCAMサブアレイ10bに伝送される。しかし、第2ステージのマッチ線制御部11は、CAMサブアレイ10aの動作第1ステージの終了後に、マッチ線MLをプリチャージ状態、またはディスチャージ状態に制御するので、CAMサブアレイ10aが動作中第1ステージにマッチ線MLの値がCAMサブアレイ10bに伝送されても、誤動作を生じない。つまり、従来の連想メモリのように、ハーフラッチ回路ではなくD-FF回路を用いて、CAMサブアレイ10aが動作中第1ステージにマッチ線MLの値が第2ステージのCAMサブアレイ10bに伝送されない構成とする必要がない。そのため、本実施の形態に係る連想メモリ100は、D-FF回路ではなくハーフラッチ回路12を用いることで、構成する回路のレイアウト面積を小さくすることができる。次に、LAT[0]線の値が0になると、CAM_CLK信号が1となり第2ステージにおいて、CAMサブアレイ10bが動作を開始する。なお、CAM_CLK信号の1サイクルが、各ステージにおけるCAMサブアレイの動作と対応する。LAT[0]線の値が0になる時点で、第1ステージにおけるCAMサブアレイ10aの動作と、第2ステージにおけるCAMサブアレイ10bの動作とが完全に分離されるので、それぞれのパイプラインを完全に独立して動作することができる。また、図5に示すように、ハーフラッチ回路12は、検索動作を実行するたびに電源端子から接地端子へと貫通電流が流れる回路構成でないため、連想メモリ100は、消費電力を低減することができる。次に、第2ステージにおいて、CAMサブアレイ10bは、上位のCAMサブアレイ10a第1ステージの検索動作を実行した結果がヒットの情報1の場合上位ヒット時、上位のCAMサブアレイ10a第1ステージのハーフラッチ回路12から出力されるマッチ線MLの値が0前値PRE_ENA_N[1]となるので、PRE_ENA_N[0]線の値が0になると、マッチ線MLをプリチャージ状態にする。CAMサブアレイ10bは、マッチ線MLをプリチャージ状態にすることで、上位のCAMサブアレイ10a第1ステージの検索動作を実行した結果のヒットの情報1を、下位のCAMサブアレイ10b第2ステージの検索動作に伝えている。第2ステージにおいて、CAMサブアレイ10bは、上位のCAMサブアレイ10a第1ステージの検索動作を実行した結果がミスの情報0の場合上位ミス時、上位のCAMサブアレイ10a第1ステージのハーフラッチ回路12から出力されるマッチ線MLの値が1前値PRE_ENA_N[1]となるので、PRE_ENA_N[0]線の値が0になっても、マッチ線MLをプリチャージ状態にすることはない。CAMサブアレイ10bは、マッチ線MLをプリチャージ状態にする期間よりも長いMAE_N[1]線の値が1となる期間図6ではMAE[1]線の値が0となる期間、マッチ線MLをディスチャージ状態にする。CAMサブアレイ10bは、マッチ線MLをディスチャージ状態にすることで、上位のCAMサブアレイ10a第1ステージの検索動作を実行した結果のミスの情報0を、下位のCAMサブアレイ10b第2ステージの検索動作に伝えている。なお、いずれかのステージにおいて、CAMサブアレイの検索動作を実行した結果がミスの情報となると、そのステージ以降のCAMサブアレイは、マッチ線MLをプリチャージ状態にすることはなく、検索動作を実行した結果がミスの情報となる。第3および第4ステージ[stage3],[stage4]において、CAMサブアレイ10c,10dは、第2ステージのCAMサブアレイ10bと同じ動作を行なうので、同じ説明を繰り返さない。なお、第4ステージのCAMサブアレイ10dは、スレーブラッチ回路13を備えているので、ハーフラッチ回路12とスレーブラッチ回路13とで、フルラッチ回路であるマスタースレーブ型のD-FF回路を構成している。CAMサブアレイ10dは、MAT_CLK線の値が1となるタイミング第5ステージ[stage5]で、プライオリティエンコーダ70に、検索動作を実行した結果を伝送する。つまり、CAMサブアレイ10dは、従来の連想メモリと同じようにD-FF回路を用いて、プライオリティエンコーダ70に、検索動作を実行した結果を伝送している。以上のように、本実施の形態1に係る連想メモリ100は、上位のCAMサブアレイの動作の終了後に、下位のCAMサブアレイのマッチ線制御部11がマッチ線MLをプリチャージ状態またはディスチャージ状態に制御することで、検索動作を実行した結果を下位のCAMサブアレイに伝達する回路にフルラッチ回路たとえばフリップフロップ回路でなくハーフラッチ回路12を用いることができる。CAMサブアレイは、検索動作を実行した結果を下位のCAMサブアレイに伝達する回路に、フルラッチ回路たとえばフリップフロップ回路の略半分のトランジスタで構成されたハーフラッチ回路12を用いるので、構成する回路のレイアウト面積を小さくすることができる。また、CAMサブアレイは、フリップフロップ回路に比べて動作時に消費する電力が小さいハーフラッチ回路を用いるので、消費電力を低減することができる。また、本実施の形態1に係る連想メモリ100は、検索動作をパイプライン化することで、あるステージにおいてCAMサブアレイの検索動作を実行した結果がミスの情報となると、そのステージ以降のCAMサブアレイにおいてマッチ線MLをプリチャージ状態にすることがないので、マッチ線MLを無駄にプリチャージ状態にしないで、マッチ線制御部で消費する電力を低減する。従来の連想メモリは、検索動作を実行した結果がミス-ミス-ミス-ミスと連続した場合、マッチ線MLを4回プリチャージ状態にするために必要となる電力が消費電力のワーストケースとなる。しかし、本実施の形態1に係る連想メモリ100は、検索動作を実行した結果がヒット-ミス-ヒット-ミスと連続した場合、マッチ線MLを2回プリチャージ状態にするために必要となる電力が消費電力のワーストケースとなる。そのため、本実施の形態1に係る連想メモリ100は、従来の連想メモリに比べて、ワーストケースの消費電力が略半分になる。また、本実施の形態1に係る連想メモリ100は、VBデータを第1ステージのマッチ線制御部11に入力することで、そのエントリにおけるマッチ線MLをプリチャージ状態にする制御を完全に止めることができるので、エントリ無効の場合の消費電力を抑えることができる。また、本実施の形態1に係る連想メモリ100は、図5に示すように、ハーフラッチ回路12が、検索動作を実行するたびに電源端子から接地端子へと貫通電流が流れる回路構成でないため、連想メモリ100は、消費電力を低減することができる。さらに、本実施の形態1に係る連想メモリ100は、マッチ線制御部11がマッチ線MLをディスチャージ状態にすることができるので、検索動作を実行した結果によりマッチ線MLが中間電位等になり、下位のCAMサブアレイのトランジスタに貫通電流が流れるのを抑えることができる。マッチ線制御部11は、マッチ線MLをプリチャージ状態にするためにp型トランジスタ11a,11bを、マッチ線MLをディスチャージ状態にするためにn型トランジスタ11c,11dをそれぞれ備えている。図6で示すように、マッチ線MLをディスチャージ状態にする期間は、マッチ線MLをプリチャージ状態にする期間に比べて長くすることができるので、n型トランジスタ11c,11dは、p型トランジスタ11a,11bに比べて駆動能力が小さくてもよい。そのため、n型トランジスタ11c,11dは、p型トランジスタ11a,11bに比べてサイズを小さくすることができる。また、本実施の形態1に係る連想メモリ100は、パイプライン化するために、マッチ線MLを複数に分割するので、マッチ線MLの充放電容量を小さくして、検索動作を実行する速度検索動作の周波数を速くすることができる。なお、本実施の形態1に係るマッチ線制御部11では、p型トランジスタ11aのゲートをPRE_N線に、p型トランジスタ11bのゲートをPRE_ENA_N線にそれぞれ接続してある。また、本実施の形態1に係るマッチ線制御部11では、n型トランジスタ11cのゲートをMAN_N線に、n型トランジスタ11dのゲートをPRE_ENA_N線にそれぞれ接続してある。ただし、本実施の形態1に係るマッチ線制御部11では、p型トランジスタ11aのゲートをPRE_ENA_N線に、p型トランジスタ11bのゲートをPRE_N線に、n型トランジスタ11cのゲートをPRE_ENA_N線に、n型トランジスタ11dのゲートをMAN_N線にそれぞれ接続しても良い。このような接続に変更することで、マッチ線制御部11は、マッチ線MLをプリチャージ状態またはディスチャージ状態とするときの動作を高速化することができる。実施の形態2図7は、本発明の実施の形態2に係るCAMアレイ10を複数のCAMサブアレイに分割した構成を示す模式図である。本発明の実施の形態2に係る連想メモリ100は、実施の形態1に係る連想メモリ100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰り返さない。図7に示すCAMアレイ10は、4つのCAMサブアレイ10a~10dに分割してある。CAMサブアレイ10aには、VBデータが入力され、CAMサブアレイ10dは、検索動作を実行した結果ZMAT信号をプライオリティエンコーダ70に出力する。なお、図3に示すようにCAMセルCCを80列m=80配置してある場合、CAMサブアレイ10a~10dは、20列ずつ分割され、それぞれ20ビットのCAMセルCCを含んでいる。CAMサブアレイ10a~10cは、20ビットのCAMセルCC、制御回路15を含んでいる。制御回路15は、マッチ線MLをプリチャージ状態、またはディスチャージ状態を制御するマッチ線制御部と、および検索動作を実行した結果を下位のCAMサブアレイに送るためのハーフラッチ回路とを含んでいる。CAMサブアレイ10dは、CAMサブアレイ10a~10cの構成に加えて、検索動作を実行した結果をプライオリティエンコーダ70に伝送するスレーブラッチ回路13を含んでいる。制御回路15に含むハーフラッチ回路およびスレーブラッチ回路13は、フルラッチ回路であるマスタースレーブ型のD-FF回路を構成している。また、図7に示すCAMアレイ10は、CAMサブアレイ10aとCAMサブアレイ10bとに対して同じ配線16で、CAMサブアレイ10cとCAMサブアレイ10dとに対して同じ配線17でそれぞれ制御信号を供給している。図7に示すCAMアレイ10は、4つのCAMサブアレイ10a~10dに分割して、4つのステージを持つパイプラインの構成として説明するが、分割数は任意の偶奇数でかまわない。CAMアレイ10は、図中左側のCAMサブアレイ10aから順に検索動作を行い、図中右側のCAMサブアレイ10dに至る4つのステージを経て、検索動作を実行した結果をプライオリティエンコーダ70に伝送する。図8は、本発明の実施の形態2に係るCAMサブアレイの詳細な構成を示す回路図である。図8に示すCAMサブアレイ10aは、20ビットのCAMセルCC、制御回路15を含んでいる。制御回路15は、図3に示す回路構成と同じマッチ線制御部11、ハーフラッチ回路12を含んでいる。CAMサブアレイ10dは、CAMサブアレイ10a~10cの構成に加えて、スレーブラッチ回路13を含んでいる。CAMサブアレイ10aおよびCAMサブアレイ10bは、MAE[0]線、MAE_N[0]線、LAT[0]線、LAT_N[0]線およびPRE_N[0]線に対して共通に接続してある。CAMサブアレイ10cおよびCAMサブアレイ10dは、MAE[1]線、MAE_N[1]線、LAT[1]線、LAT_N[1]線およびPRE_N[1]線に対して共通に接続してある。なお、[0]内の数字は、CAMサブアレイに接続する配線の番号を表し、[0]はCAMサブアレイ10a,10bに接続する配線の番号、[1]はCAMサブアレイ10c,10dに接続する配線の番号をそれぞれ表している。本発明の実施の形態2に係る連想メモリ100の動作も、実施の形態1に係る連想メモリ100の動作と同じであるため、説明を繰り返さない。以上のように、本発明の実施の形態2に係る連想メモリ100は、CAMサブアレイに接続する配線を、隣接する二つのCAMサブアレイ同士で共通にしてあるので、配線に供給する制御信号を減らし、消費電力を低減することができる。また、本発明の実施の形態2に係る連想メモリ100は、配線の数を減らすことで、構成する回路のレイアウト面積を小さくすることができる。さらに、本発明の実施の形態2に係る連想メモリ100は、マッチ線制御部11およびハーフラッチ回路12を1つの制御回路15としてまとめて配置することで、構成する回路のレイアウト面積を小さくすることができる。実施の形態3図9は、本発明の実施の形態3に係るネットワークアドレス検索装置として機能するシステムLSIの構成を示すブロック図である。図9に示すシステムLSI130は、実施の形態1図4,図5による連想メモリ100、または実施の形態2図7,図8による連想メモリ100を用いるTCAMセルアレイ131、優先制御部プライオリティエンコーダ132、アクションメモリ133を含んでいる。以上のように、本発明の実施の形態3に係るネットワークアドレス検索装置は、TCAMセルアレイ131に、実施の形態1による連想メモリ100、または実施の形態2による連想メモリ100を用いているので、消費電力を低減することができる。また、本発明の実施の形態3に係るネットワークアドレス検索装置は、TCAMセルアレイ131を構成する回路のレイアウト面積を小さくすることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"