"ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する1つ以上の消去ブロックを備える不揮発性メモリアレイを操作する方法であって、1つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、前記消去操作は、前記選択された消去ブロックに対応するビット線に、対応するビット線の少なくとも1対の隣接するビット線間の電圧差を含む1パターンの電圧レベルを印加し、かつ前記ビット線に1パターンの電圧レベルを印加すると同時に、前記選択された消去ブロックに対応する1つ以上のワード線に正電圧パルスを印加することを含むストレス段階を実行し、かつ前記選択された消去ブロックのメモリセルの消去を誘発するために前記選択された消去ブロックをバイアスすることを含む消去段階を実行することを含む方法。請求項1記載の方法において、消去操作における消去段階は、ストレス段階の後に実行される方法。請求項1記載の方法において、消去操作におけるストレス段階は、消去段階の後に実行される方法。請求項1記載の方法において、パルスは、対応するワード線のすべてに印加される方法。請求項1記載の方法において、1パターンの電圧レベルは、1つ以上の対応するビット線からなるサブセットに第1の正電圧を印加することを含み、他の対応するビット線を接地に設定する方法。請求項5記載の方法において、第1の正電圧は、オンチップ電圧供給レベルである方法。請求項5記載の方法において、ストレス段階は、対応するビット線からなる第1のサブセットに第1の正レベルを印加し、かつ他の対応するビット線を接地に設定すると同時に、対応するワード線のすべてに第1のパルスを印加し、かつ対応するビット線からなる第1のサブセットとは異なる第2のサブセットに第1の正レベルを印加し、かつ他の対応するビット線を接地に設定すると同時に、対応するワード線のすべてに第2のパルスを印加することを含む方法。請求項7記載の方法において、第1のサブセットは一つおきの対応するビット線であり、第2のサブセットは第1のサブセットにはない対応するビット線である方法。請求項7記載の方法において、第1および第2のパルスを印加する間にジェントル消去操作を実行することをさらに含み、前記選択された消去ブロックのメモリセルに印加される、消去段階よりも低い電圧差を使用して前記選択された消去ブロックがバイアスされる方法。請求項1記載の方法において、前記不揮発性メモリアレイは、前記メモリセルが第1および第2の選択ゲート間で直列に接続された複数のメモリセルからなるストリングとして配置されるNANDタイプのアーキテクチャであり、ストレス操作のために選択された1ストリングのメモリセルのワード線のすべてにパルスを印加する方法。請求項1記載の方法において、消去操作を実行した後に、前記選択された消去ブロックのメモリセルに対して書き込み操作を実行することをさらに含む方法。請求項1記載の方法において、書き込み操作を実行した後に、前記選択された消去ブロックの少なくとも消去ブロックに対して後続消去操作を実行することをさらに含み、後続消去操作は、書き込み操作の前に実行された消去操作とは異なる1パターンの電圧レベルを前記ビット線に印加する方法。請求項1記載の方法において、パルスの特性は、前記選択された消去ブロックがそれまでに耐えた書き込み消去サイクル数に基づき変更される方法。請求項13記載の方法において、特性は、前記パルスの振幅を含む方法。請求項1記載の方法において、消去操作にストレス段階を含めることが、前記選択された消去ブロックがそれまでに耐えた書き込み消去サイクル数に基づき決定される方法。請求項15記載の方法において、ストレス段階は、書き込み消去サイクル数が増加するにつれてより頻繁に消去操作に含まれる方法。ビット線およびワード線沿いに形成された複数のメモリセルを各々が有する1つ以上の消去ブロックを備える不揮発性メモリアレイを操作する方法であって、前記不揮発性メモリアレイは、第1および第2の選択ゲート間で複数のメモリセルが直列に接続されるNANDタイプのアーキテクチャである方法において、1つ以上の選択された消去ブロックのメモリセルに対して消去操作を実行することを含み、前記消去操作は、選択ゲートに隣接しないメモリセルに対応する少なくとも1つのワード線を含み、前記選択された消去ブロックに対応する1つ以上の隣接しないワード線からなる第1のサブセットに第1の高電圧パルスを印加し、かつ第1のサブセットのワード線に高電圧パルスを印加すると同時に、前記選択された消去ブロックに対応する他のワード線を低電圧レベルに設定することを含むストレス段階を実行し、かつ前記選択された消去ブロックのメモリセルの消去を誘発するために前記選択された消去ブロックをバイアスすることを含む消去段階を実行することを含む方法。請求項17記載の方法において、他のワード線沿いのメモリセルが導電しないように低電圧レベルは十分に低い方法。請求項17記載の方法において、他のワード線沿いのメモリセルが導電するように低電圧レベルは十分に高い方法。請求項17記載の方法において、低電圧レベルは、他のワード線沿いのメモリセルが部分的に導電するように設定される方法。請求項17記載の方法において、前記選択された消去ブロックに対応する1つ以上のビット線を接地に設定する方法。請求項17記載の方法において、前記選択された消去ブロックに対応する1つ以上のビット線をプログラミング抑止電圧に設定する方法。請求項17記載の方法において、前記選択された消去ブロックに対応する選択ゲートのコントロールゲートが導電状態となるようにコントロールゲートに電圧を印加することをさらに含む方法。請求項17記載の方法において、消去操作における消去段階は、ストレス段階の後に実行される方法。請求項17記載の方法において、消去操作におけるストレス段階は、消去段階の後に実行される方法。請求項17記載の方法において、ストレス段階は、第1のサブセットに第1の高電圧パルスを印加した後に、前記選択された消去ブロックに対応する1つ以上の隣接しないワード線からなる第1のサブセットとは異なる第2のサブセットに第2の高電圧パルスを印加し、かつ第2のサブセットのワード線に第2の高電圧パルスを印加すると同時に、第2のサブセットにはない他のワード線を低電圧レベルに設定することをさらに含む方法。請求項26記載の方法において、第1のサブセットは一つおきの対応するワード線であり、第2のサブセットは第1のサブセットにはない対応するワード線である方法。請求項26記載の方法において、第1および第2の高電圧パルスを印加する間にジェントル消去操作を実行することをさらに含み、前記選択された消去ブロックのメモリセルに印加される、消去段階よりも低い電圧差を使用して前記選択された消去ブロックがバイアスされる方法。請求項17記載の方法において、消去操作を実行した後に、前記選択された消去ブロックのメモリセルに対して書き込み操作を実行することをさらに含む方法。請求項29記載の方法において、書き込み操作を実行した後に、前記選択された消去ブロックの少なくとも消去ブロックに対して後続消去操作を実行することをさらに含み、後続消去操作は、書き込み操作の前に実行された消去操作とは異なる第1のサブセットを使用する方法。請求項17記載の方法において、高電圧パルスの特性は、前記選択された消去ブロックがそれまでに耐えた書き込み消去サイクル数に基づき変更される方法。請求項31記載の方法において、特性は、前記高電圧パルスの振幅を含む方法。請求項17記載の方法において、消去操作にストレス段階を含めることは、前記選択された消去ブロックがそれまでに耐えた書き込み消去サイクル数に基づき決定される方法。請求項33記載の方法において、ストレス段階は、書き込み消去サイクル数が増加するにつれてより頻繁に消去操作に含まれる方法。不揮発性メモリにデータを書き込む方法であって、選択されたワード線沿いに形成された選択された複数のメモリセルに対して交替する一連のプログラミングおよびベリファイ段階を実行することを含み、ベリファイ段階は、対応する目標状態までプログラム済みと首尾よくベリファイすることに応じて選択されたメモリセルのさらなるプログラミングから個別にロックアウトするベリファイ操作を実行することを含み、プログラミング段階は、前記選択されたワード線に第1および第2のプログラミングパルスをベリファイ操作を間に挟まずに印加することを含み、前記選択されたワード線に隣接する選択されていないワード線は、第1のプログラミングパルス中に第1の電圧に設定され、かつ第2のプログラミングパルス中に第2の電圧に設定され、第1および第2の電圧は別個の正電圧である方法。請求項35記載の方法において、第1の電圧は、第2の電圧よりも低い方法。請求項35記載の方法において、前記不揮発性メモリは、NANDタイプのアーキテクチャである方法。請求項37記載の方法において、前記NAND構造のエッジワード線ではない選択されたワード線について、前記選択されたワード線に隣接する選択されていないワード線は、第1のプログラミングパルス中に第1の電圧に設定され、かつ第2のプログラミングパルス中に第2の電圧に設定される方法。請求項37記載の方法において、第1の電圧は第2の電圧より低く、前記NAND構造の隣接しない選択されていないワード線を第1および第2のプログラミングパルス中に第2の電圧に設定する方法。請求項35記載の方法において、各プログラミング段階の第1および第2のプログラミングパルスは同じ振幅である方法。ここに提示する技法は、不揮発性メモリで多数の消去/プログラミングサイクルが行われる過程でメモリセル間の電荷捕獲効果を低減することにより、不揮発性メモリの信頼性と耐久性を高めるのに役立てることができる。先行技術ではこの劣化現象を抑えるための1つの方法は、製造中の工程を最適化することであるが、デバイスの縮小化が継続しているため、この方法では必ずしも技術世代に対してスケーラブルでない。この問題に対する別の対策として、幅広い分布に対応するためにプログラミングステップサイズを縮小する方法があるが、この方法ではプログラミング速度が遅くなり、しばしば性能面で受け入れがたい不利となる。ここに提示する技法は、特に周期的に使用されるメモリセルで、メモリ間の電荷捕獲の量を減らすために、消去プロセスにストレス段階またはコンディショニング段階を導入する。これは、多くの実施形態において、より大きい消去操作の実際の消去段階の前に行われるため、また実施形態のすべてにおいて消去済みセルへのデータ書き込み前に行われるため、以下の説明でプレストレス/プレコンディショニングと呼ばれる。例えば、第1の例示的な実施形態におけるプレストレス/プレコンディショニングは、消去と実際のデータプログラミングの前または消去後およびプログラミング前に、1セットの電圧ストレスをワード線に印加する。対応する見出しのもとで提示されるさらなる実施形態では、プログラミング操作にストレス段階を組み入れるダブルパルスプログラミング法を使用する。捕獲電子ならびに他のソースからのノイズは、読み出しおよび書き込み操作の正確さに影響をおよぼす。米国特許第6,621,739号特許文献1および第6,850,441号特許文献2では、データの読み出しおよびプログラムベリファイのための検知操作の文脈でノイズが検討されている。これらの特許文献はメモリデバイス、特にNANDタイプのデバイスの種々の態様についても論じている。米国特許第6,850,441号特許文献2とそこで援用されている参考文献はまた、正孔および電子の捕獲についての背景情報を提供している。ここに提示される論述は、特にメモリデバイスがいくつかのプログラミング/消去サイクルを経験した後の、書き込み操作に対するノイズの影響に関する。プレコンディショニングを使用すると、特に周期的に多用されるセルで、プログラミング性能を低下させることなく、プログラミングノイズを低減する。ここに提示されるプレストレス/プレコンディショニング方式は、いくつかのやり方でメモリシステムの消去操作に組み入れることができる。例えば、図5Aおよび図5Bに関して説明されたやり方などを参照。概して言えば、消去操作は、選択されたメモリセルがおおよそ典型的な方法で消去される消去段階に加えて、ストレス段階を含む。図1は、プレコンディショニングで故障ビット数を低下させることによりいかに耐久性と信頼性が改善されるかを示している。図1の上の線101に見られるように、故障ビットの数縦軸の故障ビット数、すなわちFBCは、プログラミング消去サイクル数横軸の増加にともない大幅に増大する。プレコンディショニングを採用することにより、故障ビット数は103に見られるようにサイクル数に対して顕著に均一となる。これは多くの点において、消去プロセスで消去に先立ちメモリセルが多少プログラムされる先行技術の機構に類似する。例えば、米国特許第7,420,846号特許文献3にはそのようなアプローチが記載されている。ただし、この場合の目標は、より低い状態にプログラムされたセルをより高いレベルに上げることによってメモリセルの中の消耗を均一化することである。これにより、セルはすべて、同様のプログラミング履歴を有することとなる。これはまた、以降の消去プロセスのために、より均一なスターティングポイントを提供する。これは、データ書き込みに先立つ均一な消去後/プログラミング前のスターティングポイントに結びつく。その意味で、これはここで提示される内容に対して補完的なプロセスである。コンディショニングプロセスでは、プログラミングノイズを減らすために比較的高いワード線対ワード線電圧が使用される。したがって、2種類の消去前プログラミング操作を一緒にまたは別々に使用できる。ヒーリングプロセスを提示する米国特許出願公開第2008/0298123号または米国特許第7,701,780号特許文献4には別の先行技術の機構が記載されている。このヒーリングプロセスはプレコンディショニング操作として使用できるが、これもまたここに説明する内容に対して補完的なプロセスである。特許文献4に記載されたヒーリングプロセスは主に、NANDアーキテクチャのエッジワード線に関するものである。これらのエッジワード線は、NANDストリングのソース側またはドレイン側選択ゲートの横に位置する最初と最後のワード線である。このプロセスでは、選択ゲートが接地に設定され、隣接するワード線が高に設定されることにより、間にあるNANDストリング部分をヒールする。非エッジワード線の場合も、ワード線内の差を皆無にするかほとんどなくすために、特にワード線間のラテラルフィールド差をなくすか最小限に抑えるために、これらは高に設定される。対照的に、ここに提示される技法は、プレコンディショニングのために選択されるワード線の隣接ワード線を異なる電圧にバイアスすることによって、プレコンディションまたはストレス操作を強化する。ここに提示されるプレコンディショニング技法は主にNANDデバイスの文脈で説明されるが、これに限定されず、米国特許出願公開第2008/0298123号特許文献4のヒーリング技法は、NANDストリングの末端に見られる選択ゲートに隣接するワード線を対象とする。プレコンディショニングのために選択されるワード線単一のワード線または後述するワード線のパターンの一部としてと隣接ワード線との電圧差について、一般的に言うと、差が大きければ大きいほど効果は大きくなるが、この差が大きいほどデバイスにかかるストレスも多くなる。したがって、使用される具体的な値は、2つの問題の間で妥協を図る設計選択である。いずれにせよ、ワード線対ワード線電圧差を小さくまたはゼロに保とうとする米国特許出願公開第2008/0298123号特許文献4のヒーリング技法とは対照的に、プレコンディショニングのために選択されるワード線と少なくとも1つの隣接ワード線との間には比較的大きい差が印加される。後述する種々の実施形態では、隣接ワード線沿いのトランジスタがある程度導電性であることも有益であるため、隣接ワード線に印加される低値は接地ではなく比較的低い値に設定される。これは、デバイス上で既に利用可能な種々のリードまたはパスレベルのいずれか1つ、あるいはこのプロセスのための特別なレベルであってもよい。単一ワード線のタイプの実施形態の場合、隣接ワード線は8Vあたりに設定でき、後述する偶数/奇数機構では、これは約3~4Vとなる。NANDストリングの末端にあるワード線に隣接する選択ゲート、または他のアーキテクチャにおける隣接する選択ゲートにも、同じことが当てはまる。例えば、NANDストリングでは読み出し操作のための典型的なパス電圧を使用できる。前述した先行技術であるヒーリング法とは対照的に、コントロールゲートを接地に設定するのではなく選択をいくらかオンにすることはプロセスにとって有益であり得る。次に説明する種々の態様は、他の不揮発性デバイスにも幅広く応用できるが、NANDタイプのアーキテクチャのEEPROM方式のフラッシュメモリの文脈で提示される。例えば、かかるデバイスのより大規模な構造および操作を詳しく論じる米国特許出願第12/833,167号特許文献5、米国特許出願公開第2006/0233023号特許文献6、第2006/0233021号特許文献7、第2006/0221696号特許文献8、第2006/0233010号特許文献9、第2006/0239080号特許文献10、および第2007/0002626号特許文献11、ならびに米国特許第6,958,936号特許文献12、第7,298,647号特許文献13、および第6,839,281号特許文献14では、かかる例示的な実施形態の詳細を確認できる。消去操作へのストレス段階の組み入れ第1の例示的な実施形態は、交互に並ぶワード線に2つの連続パルスが印加されるダブルパルスプレコンディショニング/プレストレス操作を使用する。これは図2A~図2Cに関して説明できる。図2Aは、一方のパルスが偶数ワード線に印加され、他方のパルスが奇数ワード線に印加されるダブルパルスプレストレスを概略的に示す。図のパルスやその他の波形は模式的であり、例えば消去パルスの長さは図に示されたものより長くなる場合がある。消去部分と実際のデータプログラミング部分は前述した先行技術における典型的な操作として解釈できるが、消去操作はこの場合も、消去段階のほかにプレストレス段階を含む。図2Aに見られるように、この例ではまず高電圧パルス201が偶数ワード線に印加され、その間奇数ワード線は低電圧、例えば約3~4Vにバイアスされる。実施例に応じて、選択されていないここでは奇数のワード線の電圧は、対応するトランジスタがどれも導電性でないように十分低く設定され、トランジスタのすべてがデータ状態にかかわらずある程度は導電性であるようにより高く、あるいは中間値に設定される。第2のパルス203で偶数および奇数のワード線の役割は逆になり、その後ブロックが消去される。標準的な消去操作のいずれも使用できるが、ここでは消去段階が単一パルスとして図に示されている。ブロックが消去されると様々なワード線にデータをプログラムできる。図2Bは、ストレス段階中にNANDアレイの1ブロックに印加されるレベルを示す。ビット線沿いのNANDストリングのそれぞれ、例えば209は、1対の選択トランジスタ、例えば205および207の間に、直列に接続された複数のメモリセルを有する。ストリングのワード線は交互に偶数および奇数であり、それぞれO211の場合およびE213の場合とラベル付けされている。ストレス段階では、一方のセットのワード線に高電圧パルスが印加され、他方のセットは低電圧、例えば3~4Vに設定される。次いで、第2のストレスパルスで役割は逆になる。NANDストリングの末端に位置する選択トランジスタは低電圧、例えば約2~3Vにバイアスできる。図2Bの例では、ビット線のすべてが0Vにバイアスされている。他の実施形態は異なるビット線レベルを使用する。例えば、図2Cの実施形態はビット線を接地より上に、ここではプログラミング抑止電圧に、典型的にはオンチップ供給レベルVDDに設定する。偶数/奇数機構は、プレストレス段階に単に1対のパルスによりこの電圧差をワード線のすべてに印加する。この方式はプレコンディショニングフィールドを強化し、故障ビット数を大幅に減らす。偶数/奇数機構のほかに、他のワード線ストレスパターンも使用できる。単一ワード線に対する単一パルスであれ、今しがた説明した奇数/偶数機構であれ、ワード線ストライプパターンであれ、プレコンディショニングデータは、隣接するワード線間の電圧差が大きいほどコンディショニング効果が増大することを示している。ただし、フィールドレベルが高いほどデバイスに、よりストレスがかかる。結果的に、具体的な値は設計選択となり、異なる設計のデバイス、ならびにプロセス変動による同じ設計のデバイスは、様々に最適化され得る。この方式に関わる様々な値パルス持続時間、パルス電圧、隣接ワード線バイアスは、製造業者によって例えば試験時に操作、設定されるパラメータとなり得る。これらの値はまた、メモリチップ上の状態マシンやコントローラによって制御されるので、デバイスの経年劣化や誤り率を考慮に入れて変えることもできる。ダブルパルスプレコンディショニング/プレストレスの別の例示的な実施形態は、図3Aおよび図3Bに関して説明するように、ビット線に差動の偶数/奇数バイアスを使用する。図3Aは図2Aと同様にダブルパルスプレストレスを概略的に示すものであるが、奇数ビット線が0Vで、偶数ビット線が高電圧ここではVDDで抑止されるときにワード線のすべてに第1のパルスが印加され、偶数ビット線が0Vで、奇数ビット線が高電圧で、他の値も使用できるが、ここではVDDで抑止されるときにワード線のすべてに第2のパルスが印加される。ここに見られる波形は図2Aと同じに見えるが、図2Aでは第1および第2のパルスが偶数および奇数ワード線または逆のみにそれぞれ印加され、他のワード線は低、ビット線は接地となるのに対して、図3Aでは両方のパルスがワード線のすべてに印加され、一方のパルスでは奇数/偶数ビット線が高/低となり、他方のパルスでは低/高に切り替えられる。前述した奇数/偶数ワード線の実施形態の場合の図2Bと同様に、図3Bは呼応してこの実施形態の場合のアレイを示す。図3Bに見られるように、選択された消去ブロックのビット線は、0Vおよびより高い電圧例えば、VDDに交互に設定される。選択されたNANDストリングの両端に位置する選択トランジスタはオンになる例えば、約2~3V。次いで、ワード線のすべてにパルスが印加される。次いで、ビット線のバイアスが切り替えられ、第2のパルスがワード線のすべてに印加される。前述したように、ワード線対ワード線プレストレスのデータは、隣接ワード線間の電圧差が増加するほどプレストレス効果が増大することを示している。ビット線対ビット線方向にも同じ効果が当てはまる。偶数ビット線が抑止されると全ワード線のいずれか一つがパルスされ、プレストレス中の他のパルスで奇数ビット線が抑止される。したがって、この方式はビット線間の捕獲によるプログラミングノイズの低減に役立つ。前述したように、この方式に関わる様々な値パルス持続時間、パルス電圧、隣接ワード線バイアス、偶数/奇数ビット線バイアスは、やはり制御されるパラメータであり得る。また、図2Aおよび図2Bについて説明した実施形態と図3Aおよび図3Bについて説明した実施形態は別々に提示されているが、より一般的には組み合わせることもできる。例えば、これらは単一プレコンディショニング操作の一部として連続して実行できるし、あるいは別々のサイクルで使用もできるし、あるいは単一プレコンディショニングプロセスが各パルスでワード線方向とビット線方向に異なるバイアスを組み合わせることもできる。ダブルパルスプログラミングダブルパルスプログラミング技法により分布拡散を低減する別の代替の実施形態が、図4に関して説明される。この場合、プレコンディショニング段階でノイズを低減するのではなく、データ書き込み操作そのものにノイズ低減が組み込まれる。これは図4に示される選択されたワード線ここでは、WLnをプログラムするダブルパルスプログラミング波形に示されている。選択されたワード線WLnに印加される波形は上部に示されている。これは通常、交替するプログラミング段階VPGMの印加とベリファイ段階Vreadの印加からなる階段波形であるが、ベリファイ段階では各パルスが2回印加されることは除かれている。ベリファイにともないセルはロックアウトされる。各プログラミングの第1のパルスと第2のパルスは同じVPGMレベルであり、間にベリファイ段階はない。他のバイアスレベル選択ゲート、ビット線、非選択ワード線は、WLn1およびWLn-1の隣接するワード線が今度は図4の下部に見られる波形を有することを除いて通常どおりでよく、WLn1およびWLn-1のワード線は、WLnの第1のプログラミングパルスでVPASS_lowにバイアスされ、WLnの第2のプログラミングパルスでVPASS_highにバイアスされる。VPASS_highは他の非選択ワード線と同じ値、例えば約8~9Vに設定でき、VPASS_lowは図2Bおよび図2Cで非選択ワード線に使用される値と同様であってよく、例えば約2~4Vであってよい。各対の第1のパルスはより高いワード線対ワード線差を導入するので、ダブルパルスプログラミング方式は耐久性問題を克服するのに役立てることもできる。プレコンディショニングに関する前の論述と同様に、デバイスは第1のパルスのときにかなり低いVPASSVPASS_lowを使用でき、次いで第2のパルスでより高い/通常のVPASSVPASS_highを使用する。ここでは、各ステップレベルが対として示されているが、一般的には必ずしもそうであるとは限らない。プレコンディショニング効果は隣接するワード線のバイアス差を増加することによって強化されるが、ここでは第1パルスプログラミングのときに低いVPASSVPASS_lowでバイアスすることによって同様のゲインがある。なお、2009年8月5日に出願された米国特許出願第12/536,127号特許文献15、2010年4月9日に出願された米国特許出願第12/757,300号特許文献16、および米国特許出願公開第2009/0059660号特許文献17には、デュアルパルスプログラミング波形を多少異なる機構のもとで使用する他のプログラミング技法が記載されている。これらの技法はここで提示する技法にとって補完的であるが、プログラミング操作に関する論述の多くはここに応用できる。変形形態と一般化これまでの論述では、個別に使用できるか、または様々な組み合わせで使用できるいくつかの補完モードを説明した。例えば、ダブルパルス書き込み技法について、図4では各プログラミング段階がダブルパルスを含むが、他の実施形態では一部のプログラミング段階がダブルパルスを含み、他のプログラミング段階はベリファイ操作の間に標準的なシングルパルスを使用する。例えば、マルチレベルの下位状態はしばしばノイズの影響をより受けやすいため、ダブルパルスはVPGM階段の低いステップのみに使用できる。あるいは、シングルまたはダブルパルスの選択は書き込み時の性能要件に基づくことができる。バイナリおよびマルチ状態の記憶装置を使用するデバイスの場合例えば、米国特許出願公開第2010/0172180号特許文献18、または2009年12月18日に出願された米国特許出願12/642,584号特許文献19のようにバイナリキャッシュを使用するMLCメモリ等、バイナリ部分は性能を高めるためにシングルパルスアルゴリズムを使用でき、MLCセクションは精度を高めるためにダブルパルス機構を使用できる。前にさらに提示したストレス段階はいくつかのやり方でメモリシステムの消去操作に組み入れることができる。例えば、コンディショニング段階は、消去操作のパルスの前、後、または間に、複数のワード線を高電圧までストレスできる。これらの機構のいずれでも、コンディショニング段階はコンディショニングフィールドを強化するように設計された低い電圧で非選択ワード線をバイアスできる。前述した図2A~図2Cの実施形態ではビット線のすべてが選択され、1パターンのワード線にパルスが印加され、図2Aおよび図2Bではワード線のすべてがパルスされ、ビット線には1パターンの電圧が印加された。より一般的に、これら2つの組み合わせを使用することで様々なストレスパターンを印加できる。その結果、コンディショニング段階でビット線のすべてが選択されるか、あるいはビット線のごく一部が一度に選択される。同様に、ビット線にパターンが印加されるときにワード線のごく一部がパルスされる必要がある。図2および図3の代表的な実施形態で使用されるストライピングパターンについて、それぞれ、1つおきにワード線またはビット線を使用し、ワード線/ビット線のすべてが1対のパルスでカバーされることを可能とする。より一般的には、1つ以上のワード線/ビット線が選択される他のパターンを使用できる。例えば、電流レベルまたは電力問題がある場合はより少数のワード線例えば、3ワード線ごとをパルスできる。次いで、これらのサブセットは交代制で使用できる。つまり一部のワード線、ビット線、または両方が選択され、後続の消去操作では選択されたワード線/ビット線の異なるグループが選ばれる。選択されたグループと選択されていないグループが交替される複数のコンディショニング操作消去段階を間に挟むかまたは挟まないを使用することで、最終的にはワード線のすべてとビット線のすべてがコンディショニングされる。いずれの変形例でも、デバイスストレスと有効性のバランスをとるためにストレスパルスの持続時間と振幅を最適化できる。また、いずれの変形例でもオーバーストレスを回避するために一部のワード線は意図的にコンディショニングされず、または異なる電圧でコンディショニングされる。さらに、コントローラにより、システムレベルで、オンチップ状態マシンにより、またはこれらの組み合わせにより監視され得るプロセスにおいて、デバイス耐久性を向上させるために、消去前のサイクルごとに、あるいは一定数のサイクルごとに前述したプレコンディショニングモードのいずれかを挿入できる。これらの変形例は、サイクル数ホットカウント依存方式に、あるいは読み出し/書き込みエラーの量を見ることにより、例えば書き込み/消去サイクルにともない適応的にストレス電圧を増加させることによりさらに組み合わせることができるし、またはシステムレベルでコントローラにより実施することもできる。例えば、図5Aおよび図5Bは、消去操作のストレス段階を組み入れる方法の2つの例である。図5Aで消去操作は、実際の消去操作すなわち、消去段階511と、プレコンディショニング段階501とを含み、その後にメモリブロックが、選択後、513でプログラムされ得る。プレコンディショニング段階はジェントル消去操作503から始まり、その後に第1のストレス副段階505が続き、その後に第2のジェントル消去507が続き、その後に第2のストレス副段階509が続く。ジェントル消去操作503および507は、リアル消去操作511メモリセルが完全に消去されると同様に選択された消去ブロックをバイアスするが、より低い振幅、持続時間、または両方となる。そのような操作はソフトな消去と呼ばれることもある。これらのプレストレス/プレコンディショニング副段階は同じバイアス条件、または異なるバイアス条件を使用できる。例えば、これらのプレストレス/プレコンディショニング副段階は異なる振幅を使用できる。あるいは、図2Aまたは図3Aの2つのパルスを分割して、一方を505、他方を507とすることもできる。その後に511で実際の消去段階が続く。図5Bでは521のストレス段階の前にリアル消去段階531があり、その後にブロックが、選択後、最終的に533でプログラムされ得る。ストレス段階521は、図5Aの501のものに似ているが、最初のソフトな消去が省かれ、531のより強い消去操作の後に続く。より詳細には、ここでのストレス段階521は、第1のストレス副段階523と、中間のジェントル消去525と、527の第2のストレス副段階とを含む。消去操作の最終副操作が527のストレス操作であるので、パラメータはメモリセルの著しいプログラミングを引き起こさないように選択されるべきである。実際のデータ書き込みに先立ち実行できるこれらのプレストレス/プレコンディショニング操作に加え、データが書き込まれるときのデュアルパルスプログラミング操作も、ストレス段階を含む消去操作と組み合わせることができる。前述した本発明の詳細な説明は、例証と説明の目的で提示されているものであって、網羅的であったり、あるいは本発明を開示されたとおりの形態に限定することを意図するものではない。前述した教示に鑑みれば数多くの修正例ならびに変形例が可能である。説明した実施形態は、本発明の原理と実際的な応用を十分に説明し、それによって当業者が様々な実施形態で意図された用途に適合する様々な修正を加えながら本発明を十分に役立てるために選ばれたものである。"