出力端子と、前記出力端子と接続され、前記出力端子を調整可能なインピーダンスで駆動する出力回路と、前記出力回路の前記インピーダンスを段階的に調整するキャリブレーション回路と、を備え、前記キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、前記インピーダンスの調整を開始し、前記インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整することを特徴とする半導体装置。前記キャリブレーション回路は、前記インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記インピーダンスを変化させる方向を示す第1の調整制御信号と前記インピーダンスを変化させる変化幅を示す第2の調整制御信号とを発生する判定部と、前記第1の調整制御信号に応じた前記方向に前記第2の調整制御信号に応じた前記変化幅で前記インピーダンスを変化させる調整部と、を含むことを特徴とする請求項1記載の半導体装置。前記キャリブレーション回路は、第1の端子と、前記第1の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路と、それぞれ2つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第1の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する前記複数の比較回路と、前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスおよび前記インピーダンスを調整するインピーダンス調整回路と、を備えることを特徴とする請求項1記載の半導体装置。前記インピーダンス調整回路は、前記複数の比較結果信号の論理レベルに対応して、前記レプリカインピーダンスおよび前記インピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路と、前記調整する方向と前記調整する変化幅とによってカウント値を変化させるカウンタ回路と、を備え、前記レプリカインピーダンスおよび前記インピーダンスを調整するように、前記カウント値に対応したインピーダンス制御信号を前記レプリカ回路および前記出力回路に出力することを特徴とする請求項3記載の半導体装置。前記判定回路は、前記複数の比較結果信号の論理レベルの組合せに応じて、前記インピーダンスを調整する方向を示す第1の調整制御信号と、調整する変化幅を表す第2の調整制御信号とを前記カウンタ回路に出力し、前記カウンタ回路は、前記第1の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、前記第2の調整制御信号が示す値に応じたステップでカウントを行うことを特徴とする請求項4記載の半導体装置。出力端子と、前記出力端子と接続され、前記出力端子を第1のインピーダンスで駆動する出力回路と、前記出力回路の前記第1のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、前記第1のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記第1のインピーダンスを変化させる方向を示す第1の調整制御信号と前記第1のインピーダンスを変化させるピッチを示す第2の調整制御信号とを発生し、当該調整部分は、前記第1の調整制御信号に応じた前記方向に前記第2の調整制御信号に応じた前記ピッチで前記第1のインピーダンスを変化させる、前記インピーダンス調整回路と、を含む、半導体装置。出力端子と、前記出力端子と接続され、前記出力端子を第1のインピーダンスで駆動する出力回路と、前記出力回路の前記第1のインピーダンスを調整するインピーダンス調整回路と、を備え、前記インピーダンス調整回路は、第1の端子と、前記第1の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、各々2つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第1の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、前記複数の比較回路と、前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスと前記第1のインピーダンスを調整するインピーダンス調整信号生成回路と、を備えることを特徴とする半導体装置。以下の分析は本発明において与えられる。ところで、外部クロック信号の周波数がさらに高くなった場合、所定のキャリブレーション期間に実行できる調整ステップの回数がさらに減ってしまい、従来の技術では、所定の期間内に確実にキャリブレーションを完了できない虞が生じる。本発明の1つのアスペクト側面に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。本発明の他のアスペクト側面に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第1のインピーダンスで駆動する出力回路と、出力回路の第1のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、第1のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて第1のインピーダンスを変化させる方向を示す第1の調整制御信号と第1のインピーダンスを変化させるピッチを示す第2の調整制御信号とを発生し、当該調整部分は、第1の調整制御信号に応じた方向に第2の調整制御信号に応じたピッチで第1のインピーダンスを変化させる、インピーダンス調整回路と、を含む。本発明の別のアスペクト側面に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第1のインピーダンスで駆動する出力回路と、出力回路の第1のインピーダンスを調整するインピーダンス調整回路と、を備え、インピーダンス調整回路は、第1の端子と、第1の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、各々2つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の入力ノードの一方は第1の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスと第1のインピーダンスを調整するインピーダンス調整信号生成回路と、を備える。本発明によれば、従来よりも少ない調整ステップでキャリブレーションを完了することができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、出力端子図2のDQに相当と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路図2の210に相当と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路図2の100と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。半導体装置において、キャリブレーション回路は、インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じてインピーダンスを変化させる方向を示す第1の調整制御信号とインピーダンスを変化させる変化幅を示す第2の調整制御信号とを発生する判定部と、第1の調整制御信号に応じた方向に第2の調整制御信号に応じた変化幅でインピーダンスを変化させる調整部と、を含むようにしてもよい。半導体装置において、キャリブレーション回路は、第1の端子図3のZQに相当と、第1の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路図3の110に相当と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路図3の160に相当と、それぞれ2つの入力ノードを含む複数の比較回路図3の1511~1514に相当であって、当該複数の比較回路の入力ノードの一方は第1の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスおよびインピーダンスを調整するインピーダンス調整回路図3の141に相当と、を備えるようにしてもよい。半導体装置において、インピーダンス調整回路は、複数の比較結果信号の論理レベルに対応して、レプリカインピーダンスおよびインピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路図4の144に相当と、調整する方向と調整する変化幅とによってカウント値を変化させるカウンタ回路図4の146に相当と、を備え、レプリカインピーダンスおよびインピーダンスを調整するように、カウント値に対応したインピーダンス制御信号をレプリカ回路および出力回路に出力するようにしてもよい。半導体装置において、判定回路は、複数の比較結果信号の論理レベルの組合せに応じて、インピーダンスを調整する方向を示す第1の調整制御信号と、調整する変化幅を表す第2の調整制御信号とをカウンタ回路に出力し、カウンタ回路は、第1の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、第2の調整制御信号が示す値に応じたステップでカウントを行うようにしてもよい。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の一実施例に係る半導体装置の構成を示すブロック図である。図1において、半導体装置10は、DRAMなどであって、制御回路部20、メモリセルアレイ30、データ入出力部200、クロック信号、アドレス信号、コマンド信号の各入力端子CK、ADD、CMD、データ入出力端子DQ0~n、キャリブレーション端子ZQを備える。制御回路部20は、クロック信号、アドレス信号、コマンド信号の各入力端子CK、ADD、CMDから入力した信号に基づいてワード線WLおよびビット線BLを活性化させ、活性化されたワード線WLおよびビット線BLの交点に対応したメモリセルアレイ30中のメモリセルにアクセスする。コマンド信号が読み出しに係るコマンドである場合、アクセスされたメモリセルのデータは、データ入出力部200を介してデータ入出力端子DQ0~nに出力される。コマンド信号が書き込みに係るコマンドである場合、データ入出力端子DQ0~nから入力されたデータは、データ入出力部200を介して制御回路部20に取り込まれ、アクセスされたメモリセルに書き込まれる。データ入出力部200は、制御回路部20からのクロック信号iCLK、コマンド信号iCMDによって入出力動作が設定されると共に、キャリブレーション端子ZQの外部インピーダンスに対応して出力バッファの出力インピーダンスを調整する機能を備える。次に、データ入出力部200の詳細について説明する。図2は、データ入出力部200の構成を示す図である。データ入出力部200は、キャリブレーション回路100、出力バッファ210、入力バッファ220、前段回路230、出力制御回路240を備える。キャリブレーション回路100は、キャリブレーション動作の実行を指示するコマンド信号iCMDを受けて、出力バッファ210の出力インピーダンスの調整を開始し、出力インピーダンスを変化させる変化幅ピッチを、開始直後に対し以降においてより狭めるように調整する機能を有する。キャリブレーション回路100は、キャリブレーション端子ZQの外部に接続される抵抗Rの抵抗値を基に、インピーダンス制御信号DRZQP、DRZQNのそれぞれにおける活性化された信号の本数を設定して前段回路230に出力する。なお、キャリブレーション回路100の詳細は後述される。出力制御回路240は、制御回路部20から出力されるデータ信号Dataを入力し、データ信号Dataの論理レベルに対応して信号240P、240NをHレベルまたはLレベルとして前段回路230に出力する。前段回路230は、信号240P、240Nの論理レベルに応じて、動作信号230P、230Nの一方を活性化させて、出力バッファ210に出力する。この場合、キャリブレーション回路100からインピーダンス制御信号DRZQP、DRZQNが供給され、インピーダンス制御信号DRZQP、DRZQNのそれぞれにおける活性化された信号の本数に応じて、動作信号230P、230Nのいずれか一方における活性化される信号の本数を決定する。なお、前段回路230の詳細は後述される。出力バッファ210は、前段回路230より供給される動作信号230P、230Nにおける活性化された信号の本数に応じてデータ入出力端子DQを駆動する能力を制御する。すなわち、データ入出力端子DQに対する出力インピーダンスを調整してデータ信号Dataに対応する出力信号を出力する。なお、出力バッファ210の詳細は後述される。入力バッファ220は、データ入出力端子DQから入力される信号をバッファリングしてデータ信号Dataとして制御回路部20に出力する。なお、入力バッファ220の構成については、本発明の要旨と直接関係がないため、本明細書での詳述を省略する。次に、キャリブレーション回路100について説明する。図3は、キャリブレーション回路100の構成を示す図である。図3において、キャリブレーション回路100は、レプリカバッファ110、120、130、インピーダンス調整回路141、142、複数の比較回路1511~1514、1521~1524、基準電圧生成回路160、ZQ制御回路170、キャリブレーション端子ZQを備える。レプリカバッファ110は、インピーダンス調整回路141が出力するインピーダンス制御信号DRZQPにおける活性化された信号の本数に応じた出力インピーダンスでキャリブレーション端子ZQを駆動する。また、レプリカバッファ120は、インピーダンス調整回路141が出力するインピーダンス制御信号DRZQPにおける活性化された信号の本数に応じた出力インピーダンスで接点Aを駆動する。さらに、レプリカバッファ130は、インピーダンス調整回路142が出力するインピーダンス制御信号DRZQNにおける活性化された信号の本数に応じた出力インピーダンスで接点Aを駆動する。なお、レプリカバッファ110、120、130の詳細は後述される。基準電圧生成回路160は、基準電圧Vref1~4を発生し、それぞれ比較回路1511~1514の一方の比較入力端子-と、比較回路1521~1524の一方の比較入力端子-とに供給する。比較回路1511~1514は、他方の比較入力端子にキャリブレーション端子ZQの電圧を入力し、比較結果であるそれぞれの信号COMPP1~4をインピーダンス調整回路141に出力する。比較回路1521~1524は、他方の比較入力端子に接点Aの電圧を入力し、比較結果であるそれぞれの信号COMPN1~4をインピーダンス調整回路142に出力する。インピーダンス調整回路141は、リセット信号RESETで初期化され、ZQCLKP1、2のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号DRZQPを出力する。さらに、インピーダンス調整回路141は、信号COMPP1~4が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号CALENDPを出力すると共に、停止したカウント値に応じたインピーダンス制御信号DRZQPを出力する。インピーダンス調整回路142は、リセット信号RESETで初期化され、ZQCLKN1、2のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号DRZQNを出力する。さらに、インピーダンス調整回路142は、信号COMPN1~4が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号CALENDNを出力すると共に、停止したカウント値に応じたインピーダンス制御信号DRZQNを出力する。なお、インピーダンス調整回路141、142の詳細は後述される。ZQ制御回路170は、図1の制御回路部20から供給される内部コマンドiCMDが、キャリブレーション動作の実行を示すコマンドZQCである場合、iCLKに応じてZQCLKP1、2又はZQCLKN1、2のどちらか一方の組のクロッキングを開始する。また、内部コマンドがキャリブレーション回路100のリセットを示すコマンドである場合、リセット信号RESETを活性レベルにする。また、ZQ制御回路170は、インピーダンス調整回路141142から調整終了信号CALENDPCALENDNを受け取ると、実行中のインピーダンス調整動作を終了するために、ZQCLKP1、2とZQCLKN1、2のうちクロッキングしていた一方の組のクロックのクロッキングを停止する。さらに、一方の組のクロッキングの停止と同時に他方の組のクロッキングを開始する構成としてもよい。具体的には、レプリカバッファ110、120におけるPch側のインピーダンス調整を実行中に調整終了信号CALENDPが供給されると、ZQCLKP1、2のクロッキングを停止し、かつ、ZQCLKN1、2のクロッキングを開始させることでレプリカバッファ130におけるNch側のインピーダンス調整を開始することができる。その後、CALENDNが供給された場合、ZQCLKN1、2のクロッキングを停止する。尚、Nch側のインピーダンス調整時にCALENDNが供給された場合には、ZQCLKP1、2のクロッキングを開始させないことで、キャリブレーション動作を停止することができる。次に、インピーダンス調整回路141、142について説明する。図4は、インピーダンス調整回路141142の回路図である。ここでは、特に、Pch側のインピーダンス調整回路141の構成を示し説明する。Nch側のインピーダンス調整回路142の構成は、実質的に同一であり、信号ZQCLKP1、2、CALENDP、COMPP1~4、DRZQP1~4に替えて、ZQCLKN1、2、CALENDN、COMPN1~4、DRZQN1~4とする。なお、Nch側のインピーダンス調整回路142においては、DRZQN1~4がレプリカバッファ130と前段回路230に供給される前に論理反転する必要がある。インピーダンス調整回路141142は、判定回路144とカウンタ回路146を備える。図5は、判定回路144の回路図である。図5において、フリップフロップ回路FF11~FF14は、リセット信号RESETがHレベルでリセットされ、信号ZQCLKP1のHレベルでそれぞれ信号COMPP1~4をラッチする。AND回路AND11は、フリップフロップ回路FF11、FF12のそれぞれの出力とフリップフロップ回路FF13、FF14のそれぞれの出力の論理反転との論理積を信号CALENDPとして出力する。AND回路AND12は、フリップフロップ回路FF11~FF14のそれぞれの出力の論理積をOR回路OR11の一方の入力およびOR回路OR12の一方の入力に出力する。AND回路AND13は、フリップフロップ回路FF11~FF13のそれぞれの出力とフリップフロップ回路FF14の出力の論理反転との論理積をOR回路OR11の他方の入力に出力する。OR回路OR11は、信号CNTUPDWNPを出力する。AND回路AND14は、フリップフロップ回路FF11~FF14のそれぞれの出力の論理反転の論理積をOR回路OR12の他方の入力に出力する。OR回路OR12は、信号CNTBITPを出力する。このような構成の判定回路144は、比較回路1511~1514のそれぞれの比較結果である信号COMPP1~4の論理レベルに応じて、Pch側インピーダンス調整が完了したか否かを示すCALENDPを生成する機能を有する。また、後段のカウンタ回路146の動作がカウントアップなのかカウントダウンなのかを示す、つまり、インピーダンス調整の方向を示すCNTUPDWNPを生成する機能を有する。さらに、後段のカウンタ回路146の変化が1ステップ1ビット毎なのか2ステップ2ビット毎なのかを示す、つまり、インピーダンス調整の変化幅を示す信号CNTBITPを生成する機能を有する。具体的には、COMPP1~4がHHLLの場合にCALENDPがHレベルとなり、インピーダンス調整が完了したことを示す。COMPP1~4がHHHLまたはHHHHの場合にCNTUPDWNPがHレベルとなり、カウンタ回路146の動作がカウントダウンであることを示す。COMPP1~4がLLLLまたはHHHHの場合にCNTBITPがHレベルとなり、カウンタ回路146の変化が2ステップであることを示す。次に、カウンタ回路146について説明する。図6は、カウンタ回路146の回路図である。排他的論理和回路XOR2k4k=1~3は、一方の入力端にCNTUPDWNPを入力し、他方の入力端にフリップフロップ回路FF2kの出力を入力する。OR回路OR21は、一方の入力端にCNTBITPを入力し、他方の入力端に排他的論理和回路XOR25の出力を入力する。AND回路AND21は、CNTBITPと排他的論理和回路XOR26の出力との論理積をOR回路OR22の一方の入力端に出力する。AND回路AND22は、CNTBITPの論理反転と排他的論理和回路XOR25、XOR26の出力との論理積をOR回路OR22の他方の入力端に出力する。AND回路AND23は、CNTBITPと排他的論理和回路XOR26、XOR27の出力との論理積をOR回路OR23の一方の入力端に出力する。AND回路AND24は、CNTBITPの論理反転と排他的論理和回路XOR25、XOR26、XOR27の出力との論理積をOR回路OR23の他方の入力端に出力する。排他的論理和回路XOR21は、フリップフロップ回路FF21の出力とCNTBITPの論理反転と排他的論理和を求め、フリップフロップ回路FF21のD入力に出力する。排他的論理和回路XOR2k1k=1~3は、フリップフロップ回路FF2k1の出力とOR回路OR2kの出力と排他的論理和を求め、フリップフロップ回路FF2k1のD入力に出力する。フリップフロップ回路FF2mm=1~4は、リセット信号RESETがHレベルでリセットされ、ZQCLKP2がHレベルの時にD入力の値をラッチして、インピーダンス制御信号DRZQPmを出力する。インバータ回路INV2mm=1~4は、フリップフロップ回路FF2mm=1~4に対応して設けられ、それぞれ対応するフリップフロップ回路FF2mm=1~4の出力ノードから出力される信号を反転して、インピーダンス制御信号DRZQPmm=1~4として出力する。即ち、インバータ回路INV2mm=1~4は、カウンタのカウント値を反転してインピーダンス制御信号DRZQP1~DRZQP4を生成する回路である。このような構成のカウンタ回路146は、判定回路144からのCNTUPDWNPに応じた方向カウントアップインクリメント又はカウントダウンデクリメントに、CNTBITPに応じた変化幅2ステップ毎又は1ステップ毎でカウント値、すなわちインピーダンス制御信号DRZQP1~DRZQP4の値を設定する。以上のようなインピーダンス調整回路141において、判定回路144が、レプリカバッファのインピーダンスが目標とするインピーダンスから大きくずれていると判定した場合には、判定回路144によってカウンタ回路146が自身のカウント値を変化せる変化幅を2ステップ毎2ビット毎、つまり、最下位ビットであるDRZQP1が固定されるになるように制御する。また、判定回路144が、レプリカバッファのインピーダンスが目標とするインピーダンスの近傍の値であると判定した場合には、判定回路144によってカウンタ回路146が自身のカウント値を変化させる変化幅を1ステップ毎1ビット毎、つまり、最下位ビットであるDRZQP1も変更されるになるように制御する。言い換えれば、インピーダンス調整回路141は、キャリブレーション端子ZQの電位レベルが基準電圧Vref4よりも高いレベル又は電圧Vref1よりも低いレベルをとる場合には、自身のカウンタのカウント値を変化させる変化幅を2ステップ毎になるように制御し、キャリブレーション端子ZQの電圧レベルが基準電圧Vref4と基準電圧Vref3との間又は基準電圧Vref1と基準電圧Vref2との間のレベルを取る場合には、自身のカウンタのカウント値を変化させる変化幅を1ステップ毎になるように制御し、キャリブレーション端子ZQの電圧レベルが基準電圧Vref3と基準電圧Vref2との間のレベルを取る場合には、自身のカウンタのカウント動作を停止するように制御する。つまり、インピーダンス調整回路141は、キャリブレーション端子ZQの電位レベルが、基準電圧Vref1~Vref4で規定される4つの電位領域のどの領域に含まれるかに応じて、自身のカウンタのカウント値の変化の変化幅を2ステップと1ステップとに切り替える。すなわち、レプリカ回路110のインピーダンスが複数のインピーダンス範囲のどの範囲に含まれるか、すなわち、レプリカ回路110にインピーダンスと目標とするインピーダンスとの関係に応じて、判定回路144がカウンタ回路146のカウント値の変化の変化幅を2ステップと1ステップとに切り替える。次に、レプリカバッファ110、120、130について説明する。図7Aは、レプリカバッファ110の回路図である。図7Aに示すように、レプリカバッファ110は、並列接続された4つのPチャンネルMOSトランジスタ111~114と、一端がこれらトランジスタのドレインに接続された抵抗119によって構成される。抵抗119の他端は、キャリブレーション端子ZQに接続される。レプリカバッファ110はプルアップ機能のみを有し、プルダウン機能は有していない。トランジスタ111~114のゲートには、インピーダンス調整回路141よりインピーダンス制御信号DRZQP1~DRZQP4がそれぞれ供給される。これにより、レプリカバッファ110に含まれる4個のトランジスタは、個別にオン/オフ制御を行うことができる。尚、図2、図3においては、インピーダンス制御信号DRZQP1~DRZQP4を纏めてDRZQPと表記している。トランジスタ111~114からなる並列回路は、導通時に所定のインピーダンス例えば120Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを120Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。また、抵抗119の抵抗値は、例えば120Ωに設計されている。これにより、トランジスタ111~114からなる並列回路がオン状態となれば、キャリブレーション端子ZQからみたレプリカバッファ110のインピーダンスは、240Ωとなる。レプリカバッファ120についても、抵抗119の他端が接点Aに接続されている他は、図7Aに示すレプリカバッファ110と同一の回路構成を有している。したがって、レプリカバッファ120に含まれる4つのトランジスタのゲートには、インピーダンス制御信号DRZQP1~DRZQP4が供給される。つまり、レプリカバッファ110のインピーダンスが上述のように240Ωとなった場合、接点Aからみたレプリカバッファ120のインピーダンスも同様に240Ωとなる。図7Bは、レプリカバッファ130の回路図である。図7Bに示すように、レプリカバッファ130は、並列接続された4つのNチャンネルMOSトランジスタ131~134と、一端がこれらトランジスタのドレインに接続された抵抗139によって構成される。抵抗139の他端は、接点Aに接続される。レプリカバッファ130はプルダウン機能のみを有し、プルアップ機能は有していない。トランジスタ131~134のゲートには、インピーダンス調整回路142よりインピーダンス制御信号DRZQN1~DRZQN4がそれぞれ供給されている。これにより、レプリカバッファ130に含まれる4個のトランジスタは、個別にオン/オフ制御を行うことができる。尚、図2、図3においては、インピーダンス制御信号DRZQN1~DRZQN4を纏めてDRZQNと表記している。トランジスタ131~134からなる並列回路についても、導通時に例えば120Ωとなるように設計されている。また、抵抗139の抵抗値も、例えば120Ωに設計されている。これにより、トランジスタ131~135からなる並列回路がオン状態となれば、接点Aからみたレプリカバッファ130のインピーダンスは、レプリカバッファ110、120と同様、240Ωとなる。次に、基準電圧生成回路160について説明する。図8は、基準電圧生成回路160の回路図である。図8に示すように、基準電圧生成回路160は、電源電位VDDと接地電位VSSとの間に直列接続された複数の抵抗161~165によって構成される。各抵抗間からは、それぞれ基準電圧Vref1~Vref4が取り出される。したがって、基準電圧生成回路160は、互いにレベルの異なる複数の基準電圧Vref1~Vref4を生成することになる。次に、図2の出力バッファ210について説明する。図9は、出力バッファ210の回路図である。図9に示すように、出力バッファ210は、並列接続された4つのPチャンネルMOSトランジスタ211p~214pと、並列接続された4つのNチャンネルMOSトランジスタ211n~214nとを備える。これらトランジスタ211p~214pとトランジスタ211n~214nとの間には、抵抗218、219が直列に接続されており、抵抗218と抵抗219の接続点がデータ入出力端子DQに接続される。トランジスタ211p~214pのゲートには、動作信号230Pを構成する4つの動作信号231P~234Pが供給される。また、トランジスタ211n~214nのゲートには、動作信号230Nを構成する4つの動作信号231N~234Nが供給される。これにより、出力バッファ210に含まれる8個のトランジスタは、8本の動作信号231P~234P、231N~234Nによって、個別にオン/オフ制御がされる。出力バッファ210のうち、PチャンネルMOSトランジスタ211p~214p及び抵抗218からなるプルアップ回路PUは、図3に示したレプリカバッファ110120と同じ回路構成を有する。また、NチャンネルMOSトランジスタ211n~214n及び抵抗219からなるプルダウン回路PDは、図3に示したレプリカバッファ130と同じ回路構成を有する。したがって、トランジスタ211p~214pからなる並列回路及びトランジスタ211n~214nからなる並列回路は、いずれも導通時に例えば120Ωとなるように設計されている。また、抵抗218、219の抵抗値は、いずれも例えば120Ωに設計されている。これにより、トランジスタ211p~214pからなる並列回路及びトランジスタ211n~214nからなる並列回路の一方がオン状態となれば、データ入出力端子DQからみた出力バッファのインピーダンスは240Ωとなる。次に、図2の前段回路230について説明する。図10は、前段回路230の回路図である。図10に示すように、前段回路230は、4つのOR回路301~304と、4つのAND回路311~314によって構成される。OR回路301~304には、出力制御回路240からの選択信号240Pが共通に供給されるとともに、キャリブレーション回路100からのインピーダンス制御信号DRZQP1~DRZQP4がそれぞれ供給される。一方、AND回路311~314には、出力制御回路240からの選択信号240Nが共通に供給されるとともに、キャリブレーション回路100からのインピーダンス制御信号DRZQN1~DRZQN4がそれぞれ供給される。出力制御回路240の出力である選択信号240P、240Nは、データ入出力端子DQから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子DQからハイレベルの信号を出力する場合には、選択信号240P、240Nがローレベルに設定され、データ入出力端子DQからローレベルの信号を出力する場合には、選択信号240P、240Nがハイレベルに設定される。また、出力バッファ210を終端抵抗として用いるODTOnDieTermination機能を使用する場合には、選択信号240Pをローレベルとし、選択信号240Nをハイレベルとする。OR回路301~304の出力である動作信号231P~234P=230Pと、AND回路311~314の出力である動作信号231N~234N=230Nは、図2、図9に示すように、出力バッファ210に供給される。次に、本実施例の半導体装置のキャリブレーション動作の例について説明する。図11は、各部の波形を示す図であって、特に、Pch側インピーダンス調整を示す場合の各部の波形、及び、Pchインピーダンス調整時のキャリブレーション端子ZQの電位レベルの変化を示す。図1において、外部からキャリブレーションを示すコマンドが供給されると、制御回路部20から、内部コマンドiCMDとしてZQコマンドZQCが、図2のキャリブレーション回路100に供給される。図3のZQ制御回路170は、ZQコマンドZQCに応じてZQCLKP1、ZQCLKP2をクロッキングさせ、図4の判定回路144がZQCLKP1に同期して判定動作を行う。判定回路144は、判定動作毎に、CNTUPDWNP、CNTBITPを判定結果に応じた論理レベルに設定してカウンタ回路146に供給する。カウンタ回路146は、CNTUPDWNP、CNTBITPを受け取るともに、ZQCLKP2を受け取り、CUNTPDWNP、CNTBITPの論理レベルに応じたカウント動作をZQCLKP2に同期して実行する。図11において、DRZQPのコードが0でスタートし、アップカウントを2ずつ行い、コードが4でキャリブレーション端子ZQの電位レベルがVref1を超えている。すなわち、領域3から領域2に移る。この場合、アップカウントは1ずつに変更される。そして、コードが6となった時点で、キャリブレーション端子ZQの電位レベルがVref2を超え、レプリカバッファのインピーダンスが目標のインピーダンスの範囲領域1内となったので、次の判定動作時に判定回路144がCALENDPを活性レベルとしZQ制御回路170に供給する。ZQ制御回路170は、これを受けて、ZQCLKP1、ZQCLKP2のクロッキングを停止し、キャリブレーション動作が終了する。さらに、図示されないが、ZQ制御回路170が、ZQCLKP1、2のクロッキングの停止と同時にZQCLKN1、2をクロッキングさせることで、Nch側のインピーダンス調整を実行することができる。なお、Nch側のインピーダンス調整動作は、Pch側のキャリブレーション動作と実質的に変わらないため、その説明を省略する。以上のようなキャリブレーション動作によれば、キャリブレーションのスタート時には大きな変化幅例えば2でキャリブレーションの調整ステップが始まり、目標のインピーダンスに近づくにつれ変化幅を狭めていく例えば1。したがって、従来よりも少ない調整ステップでキャリブレーションを完了することができる。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。