半導体基板と、支持基板と、前記半導体基板と前記支持基板との間に挟まれた第1の絶縁膜と、を有する基板の、前記半導体基板の前記第1の絶縁膜とは反対側の表面に、複数の半導体素子を有する素子形成層を形成する工程と、前記素子形成層を形成する工程の後に、前記素子形成層の上に、前記複数の半導体素子素子に電気的に接続された配線を絶縁層内に有する配線層を形成する工程と、前記配線層を形成する工程の後に、前記配線層のうち前記配線が形成されていない部分、前記素子形成層、前記半導体基板、及び前記第1の絶縁膜を貫通し、前記支持基板の内部に至る孔を形成する工程と、前記孔の内側の全表面を覆い前記配線層を覆う第2の絶縁膜を形成する工程と、前記孔の中に前記第2の絶縁膜を介して導電材料からなるプラグを形成する工程と、前記プラグに電気的に接続され、前記第2の絶縁膜の開口部を介して前記配線層中の前記配線に電気的に接続された第1の端子を、前記第2の絶縁膜の上に形成する工程と、前記支持基板を取り除き、前記プラグを前記第1の絶縁膜の表面に露出させる工程と、前記第1の絶縁膜の表面に露出したプラグに電気的に接続された第2の端子を前記第1の絶縁膜の上に形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記孔を形成する工程は、前記配線層の前記部分、前記素子形成層、前記基板を選択的にエッチングして前記孔の底部に前記第1の絶縁膜を露出させてエッチングが停止する第1のエッチング工程と、前記孔の前記底部に露出した前記第1の絶縁膜をさらにエッチングする第2のエッチング工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。前記第1のエッチングは、RIEにより前記第1の絶縁膜に対する前記半導体基板のエッチングの選択性を用いて前記第1の絶縁膜で停止されることを特徴とする請求項2記載の半導体装置の製造方法。前記基板は、前記半導体基板と前記第1の絶縁膜との間に、さらにシリコン窒化膜を有することを特徴とする請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記半導体基板の表面上に前記第1の絶縁膜を形成する工程と、前記第1の絶縁膜を介して前記半導体基板と前記支持基板とを接着する工程と、前記半導体基板と前記支持基板とを接着する前記工程の後に、前記半導体基板の前記支持基板とは反対側の表面を削り、前記半導体基板を薄膜化する工程と、を有する、前記半導体基板を形成する工程をさらに備えたことを特徴とする請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記支持基板と前記半導体基板とを接着する前記工程は、前記第1の絶縁膜の表面にプラズマ処理を施した後に、前記第1の絶縁膜の前記表面に前記支持基板を貼り合わせることで実施されることを特徴とする請求項5記載の半導体装置の製造方法。信頼性の高い半導体装置を生産性高く製造する半導体装置の製造方法を提供する。本発明の実施形態の半導体装置の製造方法では、以下のように半導体装置が製造される。半導体基板と、支持基板と、半導体基板と支持基板との間に挟まれた第1の絶縁膜と、を有する基板の、半導体基板の第1の絶縁膜とは反対側の表面に、複数の半導体素子を有する素子形成層が形成される。その後、素子形成層の上に、複数の半導体素子に電気的に接続された配線を絶縁層内に有する配線層が形成される。その後、配線層のうち配線が形成されていない部分、素子形成層、半導体基板、及び第1の絶縁膜を貫通し、支持基板の内部に至る孔が形成される。孔の内側の全表面を覆い配線層を覆う第2の絶縁膜が形成される。孔の中に第2の絶縁膜を介して導電材料からなるプラグが形成される。プラグに電気的に接続され第2の絶縁膜の開口部を介して配線層中の配線に電気的に接続された第1の端子が、第2の絶縁膜の上に形成される。その後、支持基板を取り除き、プラグを第1の絶縁膜の表面に露出させる。第1の絶縁膜の表面に露出したプラグに電気的に接続された第2の端子が第1の絶縁膜の上に形成される。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1の実施の形態図1から図8を用いて、本発明の第1の実施形態に係る半導体装置及びその製造方法について説明する。図1は、第1の実施形態に係る半導体装置の要部断面図である。図2~図8は、第1の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。本実施形態に係る半導体装置は、半導体チップ100を有し、半導体チップ100は、メモリチップやシステムICチップなどであるが、ディスクリート半導体のチップとすることも可能である。本実施形態に係る半導体チップ100は、半導体基板1、第1の絶縁膜2、素子形成層5と、配線層6と、貫通孔ビアホール7Aと、第2の絶縁膜8と、プラグ9と、第1の端子10と、第2の端子11と、を備える。半導体基板1は、一例としてシリコン基板を用いることができるが、その他、炭化シリコンSiC、窒化アルミニウムガリウムAlGaN等を半導体層に用いることも可能である。以後、半導体基板はシリコンを用いた例で説明する。第1の絶縁膜2は、一例として、シリコン酸化膜が用いられるが、その他のシリコン窒化膜又は、シリコン酸化膜及びシリコン窒化膜の積層構造が用いられることも可能である。素子形成層5は、半導体基板1の第1の絶縁膜とは反対側の表面に設けられ、トランジスタ、ダイオード、抵抗などの半導体素子や、インダクタ、コンデンサなどの他の電気素子等以下半導体素子等を有する。半導体チップがメモリチップやシステムICチップの場合は、これらの半導体素子等は、メモリ回路やシステムIC等の集積回路を構成する。また、半導体チップがディスクリート半導体用のチップの場合は、これらの半導体素子等は、ディスクリート半導体の素子であっても良い。配線層6は、素子形成層5の上に設けられる。配線層6は、素子形成層5中のそれぞれの半導体素子に電気的に接続された配線を、絶縁層の中に有する詳細は図示せず。配線層6は、配線を内部に有する絶縁層を多層に積層した多層配線構造とすることも可能である。配線層6中の配線が、素子形成層5の半導体素子等を電気的に接続させることで、メモリ回路やシステムIC等の集積回路が構成される。貫通孔7Aは、配線層6、素子形成層5、半導体基板1、及び第1の絶縁膜を貫通するように設けられる。貫通孔7Aは、配線層6の絶縁層で配線がない部分を貫通する。第2の絶縁膜は、貫通孔7Aの内壁面の全面を覆い、配線層6の表面全体を覆う。第2の絶縁膜は、第1の絶縁膜同様に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のいずれかとすることができる。プラグ9は、第2の絶縁膜を介して貫通孔7Aの中に設けられ、導電材料からなる。プラグ9は、例えば、少なくともニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料を有する。第1の端子10は、プラグ9及び第2の絶縁膜8の上に設けられ、プラグ9と電気的に接続される。また、図示しない第2の絶縁膜の開口部を介して、配線層6中の配線と電気的に接続されることで、プラグ9は、素子形成層5中の半導体素子等の少なくともいずれか1つと電気的に接続される。第1の端子は、半導体チップ100の外部に引き出すための電極パッド部を備え、電極パッド部はプラグ9の上部以外の第2の絶縁膜上に設けられることも可能である。図1の場合は、プラグ9上部を電極パッドとすることも可能である。第1の端子10は、プラグ9同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料とすることができる。第2の端子11は、第1の端子10とは反対側でプラグ9上及び第1の絶縁膜上に設けられ、プラグ9と電気的に接続される。第2の端子11も、第1の端子10と同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料とすることができる。以上のように構成される本実施形態に係る半導体装置が有する半導体チップ100は、その表面の素子形成層5及び配線層6により形成される回路中の配線が、第1の端子10、プラグ9、及び第2の端子を介して、半導体チップ100の裏面側に引き回される構造を有する。なお、ここで素子形成層5が形成される表面を、半導体チップの表面と称し、これと対向する表面を半導体チップの裏面と称す。次に、本実施形態に係る半導体装置の製造方法を上記半導体チップ100を製造する場合を例にして、図2~図8の製造工程の要部断面図を用いて説明する。図2aに示したように、半導体基板1としてシリコン基板を用意し、シリコン基板の表面に第1の絶縁膜2としてシリコン酸化膜2が形成される。シリコン酸化膜2は、熱酸化により形成されることもできるが、CVDChemicalVaporDeposition法で形成されることもできる。シリコン酸化膜2の膜厚は、一例として数μmに形成されるが、製造プロセスに応じて変更可能である。また、シリコン酸化膜2を形成する前に、シリコン窒化膜が半導体基板1の表面にCVD法などにより形成され、シリコン酸化膜2は、シリコン窒化膜を介して半導体基板1上に形成されることも可能である。このように、シリコン酸化膜2と半導体基板1との間に、シリコン窒化膜を介在させることで、半導体チップ100の裏面側の絶縁性をさらに高めることができ、半導体装置の信頼性が向上する。本実施形態に係る半導体装置の製造方法では、シリコン窒化膜を介在させない場合が説明される。なお、第1の絶縁膜は、前述のようにシリコン酸化膜に限られず、CVD法により、シリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜との積層構造などにより形成されることも可能である。次に、第1の絶縁膜2の表面にプラズマ処理を行う。プラズマ処理は、例えば、酸素、窒素、及びアルゴンなどのプラズマ粒子を用いて実施されることができる。図2bに示したように、このプラズマ処理後、支持基板3の表面が、プラズマ処理された第1の絶縁膜の表面に接触するように、半導体基板1と支持基板とを第1の絶縁膜を介して貼り合わせることで、半導体基板1と支持基板3が接着される。支持基板3は、シリコン基板を用いることができるが、後述の半導体基板を薄膜化した後のプロセスで半導体基板1を支持できるものであれば、他の絶縁体基板を用いることも可能である。半導体基板の接着後、半導体チップの所定の厚さ例えば、数十μm~100μmとなるように、グラインディングによる荒研磨、ドライポリッシング又はCMPChemicalMechanicalPolishingなどによる破砕層の除去などが、半導体基板1の支持基板とは反対側の表面に実施される。次に、図3に示したように、既存の半導体プロセスを用いることで、メモリ回路やシステムICなどを構成する半導体素子等を、半導体基板1の支持基板3とは反対側の表面に形成し、素子形成層5を形成する。その後、配線層6が、素子形成層の半導体素子等のそれぞれに電気的に接続された配線を絶縁層の中に有するように、素子形成層5の上に形成される。配線層6は、配線を内部に有する絶縁層を多層に積層した積層配線構造とすることができる。配線層6の中の配線は、互いに絶縁層で絶縁される。次に、図4aに示したように、図示しないマスクを用いて、RIEReactiveIonEtchingにより、孔7が、配線層6、素子形成層5、及び半導体基板1を貫通するように形成される。RIEは、エッチングガスに、例えば、六弗化硫黄SF6又は四弗化メタンCF4を用いて実施され、第1の絶縁膜2が孔7の底部に露出したところで半導体基板1と第1の絶縁膜2とのエッチング速度の差エッチングの選択性によりエッチングが停止する。すなわち、上記エッチングガスを用いることで、シリコン酸化膜2第1の絶縁膜に対するシリコン基板1半導体基板のエッチング速度が速く、エッチング選択比が高い。その後、第1の絶縁膜2及び支持基板3がエッチングされるように、エッチングガスに、例えば、トリフルオロメタンCHF3又はパーフルオロシクロブタンC4F8を用いてRIEを実施することで、図4bに示されたように、第1の絶縁膜2がエッチングされ、孔7が、支持基板3の内部に達する。すなわち、上記エッチングガスを用いることで、シリコン支持基板3に対するシリコン酸化膜2第1の絶縁膜のエッチング速度差は少なく、エッチング選択比は大きくない。以上のように、上記一連のRIEを実施することで、孔7は、配線層6、素子形成層5、半導体基板1、及び第1の絶縁膜2を貫通し、支持基板3の内部に達するように形成される。なお、説明を省略したが、配線層6と素子形成層5も、第1の絶縁膜2と同様にRIEでエッチングが可能である。ここで、孔7をRIEで形成する際に、エッチングの選択性を用いて、孔7が第1の絶縁膜2に達したところでエッチングを停止している。しかしながら、半導体基板1と第1の絶縁膜2とのエッチング選択比が小さくなるようにエッチングガス選ぶことで、第1の絶縁膜2でエッチングを停止させずに、孔7が第1の絶縁膜2を貫通して支持基板3に達するように形成されることも可能である。ただし、RIEのエッチング速度が、ウェーハの面内でバラツキが大きい場合は、第1の絶縁膜で一端エッチングを停止する前者の方が、エッチングを停止させない後者よりも、孔7の形成不良の発生が少ないため、信頼性が高いプロセスとなる。次に、図5に示されたように、第2の絶縁膜8が、孔7の内側の表面の全域を覆い、配線層6の表面上の全域を覆うように形成される。第2の絶縁膜8は、シリコン酸化膜とすることができ、熱酸化又はCVD法により形成されることができる。なお、第2の絶縁膜は、CVD法により、シリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜との積層構造などにより形成されることも可能である。次に、図6に示されたように、プラグ9が、孔7の中に第2の絶縁膜を介して充填されるように形成される。プラグ9は、導電材料からなり、例えば、少なくともニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料を有する。次に、図7に示されたように、第1の端子10が、プラグ9及び第2の絶縁膜8の上に、プラグ9と電気的に接続されるように形成される。また、第1の端子10は、図示しない第2の絶縁膜の開口部を介して、配線層6中の配線と電気的に接続されるように形成され、素子形成層5中の半導体素子等の少なくともいずれか1つと電気的に接続される。第1の端子10は、半導体チップ100の外部に配線を引き出すための電極パッド部を備え、電極パッド部はプラグ9の上部以外の第2の絶縁膜上に設けられるように形成されることも可能である。本実施形態に係る半導体チップ100では、第1の端子の電極パッド部は、プラグ9の直上に形成される。第1の端子10は、プラグ9同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料により形成されることができる。次に、図8に示したように、支持基板3が取り除かれ、第1の絶縁膜2の表面にプラグ9及び第2の絶縁膜8が露出する。支持基板3は、例えば、初めに機械研磨であるグラインディングにより荒く削られ、必要によりドライポリッシングやCMPなどにより表面の破砕層が取り除かれ、最後は、ウエットエッチングにより削られることで取り除かれることができる。このウエットエッチングでのエッチング液は、弗化水素と硝酸の混合液であり、第1の絶縁膜とプラグが、半導体チップの裏面側に露出したところで、エッチングを停止する。このほか、水酸化カリウムKOH水溶液をエッチング液に用いることも可能である。最後に、第2の端子11が、第1の端子10と反対側でプラグ9上及び第1の絶縁膜2上に設けられ、プラグ9と電気的に接続されるように形成される。第2の端子11も、第1の端子10と同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか1つの導電材料により形成されることができる。以上の製造工程を有する半導体装置の製造方法により、図1に示した半導体チップ100が形成され、半導体チップ100を備える半導体装置が提供される。本実施形態に係る半導体装置の製造方法では、図2aに示したように、シリコン基板1の表面にシリコン酸化膜2を形成後、このシリコン酸化膜2を介して、シリコン基板1がシリコンの支持基板3に接合される工程を有する。ここで、図示しない比較例として、シリコン基板1の表面に接着剤を塗布し、シリコン基板1が接着剤を介してシリコン支持基板3に接合される工程を有する半導体装置の製造方法を考える。シリコン基板1が接着剤を介してシリコン支持基板3に接合される工程以外は、比較例の半導体装置の製造方法は、本実施形態に係る半導体装置の製造方法と同じ工程を含む。一般にシリコンの支持基板にシリコン基板を接合させるために用いられる接着剤は、通常の半導体プロセス中の雰囲気温度に耐えることができない。このため、比較例の半導体装置の製造方法では、シリコン基板1がシリコン支持基板3に接着剤で接合後は、CVDや拡散等の素子領域形成のための工程を実施することができない。そこで、シリコン基板1がシリコン支持基板3に接着剤で接合される前に、素子形成層が形成され、素子形成層が形成された表面側をシリコン支持基板3側に向けて接着される。シリコン基板1の素子形成層と反対側の表面は、シリコン基板1が所定の厚さになるように研磨後、シリコン酸化膜などの絶縁膜が形成される。ここでも、シリコン基板1が接着剤によりシリコン支持基板3に接合されているので、シリコン酸化膜は低温CVDなどで形成され、緻密性があまりよくない。従って、半導体チップの裏面に形成される絶縁膜の絶縁性が劣るため、比較例の半導体装置の製造方法により製造された半導体装置は信頼性が低い。また、比較例の半導体装置の製造方法は、接着後は高温プロセスができないというプロセス上の制約もあり、プロセスの自由度が少ない。これに対して、本実施形態に係る半導体装置の製造方法では、シリコン基板1は、その表面にシリコン酸化膜2を形成後、シリコン酸化膜2を介してシリコン支持基板3に接合される。シリコン基板1のシリコン酸化膜2が形成された反対側の表面が、シリコン基板1が所定の厚さにまるまで研磨された後、素子形成層がこの表面に形成される。このシリコン酸化膜2は、高温のCVD法により形成されるため緻密性が非常に高い。このため半導体チップ100の裏面に形成される絶縁膜の絶縁性が高く、本実施形態に係る半導体装置の製造方法で製造された半導体装置は信頼性が高い。また、シリコン基板1がシリコン支持基板3に接合される工程で、シリコン酸化膜2が形成されるため、本実勢形態に係る半導体装置の製造方法は、比較例の半導体装置の製造方法と比較して、半導体チップの裏面側にシリコン酸化膜を形成する工程をわざわざ設ける必要がない。このため、本実施形態に係る半導体装置の製造方法は、製造工程数が削減され生産効率が高い。第2の実施の形態第2の実施の形態に係る半導体装置200を図9を用いて説明する。図9は、第2の実施の形態に係る半導体装置200の要部断面図である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。本実施の形態に係る半導体装置200は、図9に示したように、第1の実施形態に係る半導体装置の製造方法で形成された半導体チップ100を三段に重ねた積層構造を有する。例えば、半導体チップ100は、メモリチップであり、各段の半導体チップ100A、100B、100Cは、同一構造の半導体チップである。各半導体チップのプラグ9A、9B、9Cは、それぞれ、メモリ回路内に電源を供給する配線である。電源を供給する配線は、各半導体チップ内の半導体素子に対して共通配線とすることができる。従って、図9に示したように、上段の半導体チップ100Aの第2の端子11Aと中段の半導体チップ100Bの第1の端子10Bとが電気的に接続するように、銅錫合金などのバンプで電気的に接続される。又は、上段半導体チップ100Aのプラグ9Aと中段の半導体チップ100Bのプラグとは、垂直方向に直線状に配置され、互いに電気的に接続される。中段の半導体チップ100Bも、下段の半導体チップ100Cに対して上記と同様に積層される。以上、上記のように、第1の実施形態に係る半導体装置の製造方法で形成された半導体チップ100の多層構造を用いることで、半導体装置200のメモリ密度を高密度にすることが可能となる。また、第1の実施形態に係る半導体装置の製造方法で形成された半導体チップ100は、半導体チップの裏面に形成された絶縁膜の絶縁性が高いため、積層された半導体チップ間での絶縁性が高い。このため、第1の実施形態に係る半導体装置の製造方法で形成された半導体チップ100を用いることで、本実施形態に係る半導体装置200は、メモリ容量が高く、信頼性が高いメモリデバイスとなる。本実施形態は、半導体チップ100がメモリチップの場合で説明したが、システムICチップなどの多層積層構造にも適用可能であることは勿論のことである。また、プラグが各半導体チップの共通配線として用いられる場合を説明したが、例えば、中段の半導体チップの表面に形成された回路の一素子と、上段の半導体チップの表面に形成された回路の一素子とを接続させる配線として用いられる場合もある。この場合は、上段の半導体チップ100Aの裏面において、第2の外部端子11Aが配線パターンを有し、その配線パターンは、中段の半導体装置の接続されるべき素子との接続端子まで延伸されるよう形成されれば良い。各半導体チップのプラグは、垂直方向に直線状に重なるように配置される必要はなく、各半導体チップでそれぞれ別の領域に形成されることができる。本実施形態では、半導体チップ100が三段に積層された構造を示したが、必要に応じて更に半導体チップが多段に積層されることも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。