"第1面と、前記第1面と対向してトレンチが形成された第2面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、前記第2面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。前記貫通ビアは、前記再配線の下部に配置される請求項1に記載の半導体装置。前記導電性接続部の上部面は、前記再配線の下部面に隣接する請求項1または2に記載の半導体装置。前記再配線を構成する物質と前記導電性接続部を構成する物質は互いに異なる請求項1~3のいずれか一項に記載の半導体装置。前記絶縁膜の下部面は、前記ビアホール絶縁膜の上部面に隣接するように配置される請求項1~4のいずれか一項に記載の半導体装置。前記絶縁膜の上部面は、前記再配線の上部面と同一平面上に配置される請求項1~5のいずれか一項に記載の半導体装置。前記絶縁膜の開口部は、前記導電性接続部の上部面上に配置される請求項1~6のいずれか一項に記載の半導体装置。前記絶縁膜は、前記トレンチの内側壁一部の上部と前記基板の前記第2面の上部に形成される請求項1~7のいずれか一項に記載の半導体装置。前記絶縁膜は、前記基板の前記第2面と直接接するように形成され、前記再配線は前記絶縁膜上に形成される請求項1~8のいずれか一項に記載の半導体装置。前記絶縁膜の開口部の側壁は、前記導電性接続部の上部に配置される請求項1~9のいずれか一項に記載の半導体装置。前記開口部の幅は、前記導電性接続部の幅より小さい請求項10に記載の半導体装置。前記再配線は、前記絶縁膜の前記開口部によって露出した貫通ビアの導電性接続部と直接接触する請求項1~11のいずれか一項に記載の半導体装置。前記障壁膜の上面と前記ビアホール絶縁膜の上面は前記基板の前記第2面の隣接する領域と同一高さで形成される請求項1~12のいずれか一項に記載の半導体装置。前記導電性接続部の上面は、前記障壁膜の上面と前記ビアホール絶縁膜の上面より低く形成される請求項1~13のいずれか一項に記載の半導体装置。前記ビアホール絶縁膜は、前記第2面の最下面の上部に延びる延長部を含み、前記絶縁膜は、前記ビアホール絶縁膜の延長部の側壁を覆う請求項1に記載の半導体装置。前記絶縁膜は、前記基板の前記第2面より高い位置で前記障壁膜およびビアホールの絶縁膜上部に延びる隆起部を含む請求項15に記載の半導体装置。前記導電性接続部は、隣接する前記基板の第2面の一部領域から突出した突出部を有する請求項1に記載の半導体装置。前記導電性接続部の突出部の上部面は、前記再配線の上部面より低く配置される請求項17に記載の半導体装置。前記導電性接続部の上部面は、隣接する前記基板の第2面より高く配置される請求項1に記載の半導体装置。前記貫通ビアは、先細り形状taperedを有する請求項1に記載の半導体装置。前記貫通ビアの直径は、前記基板の前記第1面から前記第2面に行くほど段階的に増加する請求項20に記載の半導体装置。前記貫通ビアは、階段状に先細りの形状を有する請求項20に記載の半導体装置。前記再配線は、前記貫通ビアと重複する第1サブ再配線と、前記貫通ビアと重複しない第2サブ再配線を含み、前記第1サブ再配線および第2サブ再配線は互いに異なる厚さを有する請求項1~22のいずれか一項に記載の半導体装置。前記第2サブ再配線の厚さは、前記第1サブ再配線の厚さより厚い請求項23に記載の半導体装置。前記第1サブ再配線の幅は、前記ビアホールの幅より小さい請求項23または24に記載の半導体装置。前記絶縁膜は、前記ビアホール絶縁膜の一部に沿って垂直方向に延びる請求項1に記載の半導体装置。前記絶縁膜は、前記障壁膜の上面を覆うように形成される請求項26に記載の半導体装置。前記貫通ビアは、その側壁上に段差部を有する請求項1に記載の半導体装置。前記ビアホールはその上部に形成された接続トレンチを含む請求項1に記載の半導体装置。前記接続トレンチの幅は、前記ビアホールの幅より大きい請求項29に記載の半導体装置。第1面と、前記第1面と対向してトレンチが形成された第2面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、前記第2面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記基板の第2面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。前記ビアホール絶縁膜に隣接して前記ビアホールの内部に形成される障壁膜をさらに有する請求項31に記載の半導体装置。前記第2面の下部面と前記ビアホール絶縁膜の上面は同一平面上に配置される請求項31に記載の半導体装置。前記絶縁膜の側壁は、前記ビアホール絶縁膜の上面上に配置される請求項31に記載の半導体装置。パッケージ基板、および前記パッケージ基板上の第1半導体装置を含み、前記第1半導体装置は、第1面、および前記第1面と対向してトレンチが形成された第2面とを有する半導体基板と、前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第1貫通ビアと、前記第2面上に形成され、前記第1貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記第1貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記半導体基板の第2面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。前記パッケージ基板は回路パターンをさらに含み、前記第1貫通ビアは前記回路パターンと電気的に接続される請求項35に記載の半導体パッケージ。前記第1半導体装置の前記再配線上に位置する第2半導体装置をさらに含む請求項35または36に記載の半導体パッケージ。前記第2半導体装置は第2貫通ビアを含み、前記第2貫通ビアは前記第1貫通ビアと重複しない請求項37に記載の半導体パッケージ。前記第2半導体装置は、前記第2貫通ビアと電気的に接続される接続端子を含み、前記接続端子は前記再配線と電気的に接続される請求項37に記載の半導体パッケージ。前記再配線上に形成された保護膜をさらに含み、前記保護膜は、前記再配線の一部を露出させる保護膜開口部を含み、前記保護膜開口部には前記接続端子が配置される請求項39に記載の半導体パッケージ。半導体基板にビアホールを形成する段階と、前記ビアホール内部にビアホール絶縁膜を形成する段階と、前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第1面に延びる貫通ビアを形成する段階と、前記半導体基板の第1面と対向する第2面に前記ビアホールと接続されるトレンチを形成する段階と、前記トレンチと前記第2面上に絶縁膜を形成する段階と、前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、を有する半導体装置の製造方法。前記トレンチ内部に導電膜を充填して再配線を形成する段階をさらに有する請求項41に記載の半導体装置の製造方法。前記再配線を形成する段階は、前記トレンチ内部に前記導電膜を充填し、前記導電膜を前記絶縁膜が露出する時まで平坦化する段階を有する請求項42に記載の半導体装置の製造方法。前記導電膜を平坦化する段階は、CMPを利用して前記導電膜を平坦化する請求項43に記載の半導体装置の製造方法。前記貫通ビアを形成する段階は、前記ビアホール内部に導電性接続部を形成する段階と、前記導電性接続部を平坦化して前記貫通ビアを形成する段階と、を有する請求項41に記載の半導体装置の製造方法。前記トレンチを形成する前に、前記第2面を平坦化する段階をさらに含む請求項41に記載の半導体装置の製造方法。前記絶縁膜は、前記半導体基板の第2面と前記ビアホール絶縁膜の上面の境界を覆うように形成される請求項41に記載の半導体装置の製造方法。前記ビアホール絶縁膜上に障壁膜を形成する段階をさらに有する請求項41に記載の半導体装置の製造方法。前記再配線上に前記再配線の一部を露出させる保護膜開口部を有する保護膜を形成する段階と、前記保護膜開口部に導電性バンプを形成する段階と、をさらに有する請求項42に記載の半導体装置の製造方法。本発明の目的は、再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる半導体装置、その製造方法、および半導体装置を含む半導体パッケージを提供することにある。本発明の目的は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。前記課題は、以下の手段により解決される。1第1面と、前記第1面と対向してトレンチが形成された第2面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、前記第2面上に形成されて前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は前記導電性接続部の一部領域と重複する半導体装置。2第1面と、前記第1面と対向してトレンチが形成された第2面とを有する基板と、前記基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜および導電性接続部を有してなる貫通ビアと、前記第2面上に形成され、前記貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記基板の第2面と前記ビアホール絶縁膜の上面との境界を覆うように形成される半導体装置。3パッケージ基板、および前記パッケージ基板上の第1半導体装置を含み、前記第1半導体装置は、第1面、および前記第1面と対向してトレンチが形成された第2面とを有する半導体基板と、前記半導体基板内に形成されたビアホールを充填し、前記ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる第1貫通ビアと、前記第2面上に形成され、前記第1貫通ビアの一部領域を露出する開口部を有する絶縁膜と、前記トレンチ内に埋め込まれ、前記第1貫通ビアと電気的に接続される再配線と、を有し、前記絶縁膜は、前記半導体基板の第2面と前記ビアホール絶縁膜の上面の境界を覆うように形成される半導体パッケージ。4半導体基板にビアホールを形成する段階と、前記ビアホール内部にビアホール絶縁膜を形成する段階と、前記ビアホール内部の前記ビアホール絶縁膜上に導電性接続部を形成して前記半導体基板の第1面に延びる貫通ビアを形成する段階と、前記半導体基板の第1面と対向する第2面に前記ビアホールと接続されるトレンチを形成する段階と、前記トレンチと前記第2面上に絶縁膜を形成する段階と、前記絶縁膜の一定領域を除去して前記導電性接続部の一部が露出する開口部を形成する段階と、を有する半導体装置の製造方法。再配線パターンを半導体基板内に埋め込むことにより半導体装置の特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止することができる。本発明の有利な点、特徴、および、これらを達成するための具体的手段は、添付する図面とともに、以下説明する実施形態により明確になる。しかし、本発明の範囲は、以下に開示される実施形態に限定されず、相異なる多様な形態も含まれる。したがって、以下説明する実施形態は単に、本発明の開示を十分たるものとし、当業者に本発明を理解させるために提供するものである。すなわち、本発明の範囲は、請求項に記載された発明によって定められる。なお、実施形態によっては、該実施形態に関する公知の工程、段階、構造及び技術についての説明は、本発明の範囲が不明確となるのを避けるために、省略する場合がある。一の素子elementsが、他の素子と接続されたconnectedtoまたはカップリングされたcoupledtoと記載されるときは、他の素子と直接接続またはカップリングされた場合、あるいは間に他の素子を介在させた場合の両方を含む。これに対し、一つの素子が異なる素子と直接接続されたdirectlyconnectedtoまたは直接カップリングされたdirectlycoupledtoと記載されるときは、間に他の素子が介在しないことを示す。本明細書において、同一の参照符号は、同一の構成要素を意味する。および/またはとの記載は、言及されたものの各々およびその一つ以上のすべての組合せを含む。たとえ第1、第2等の用語が素子、構成要素、領域、配線、層およびセクションについて使用されても、当然のことながらこれらの素子、構成要素、および/またはセクションはこれらの用語によって制限されない。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用するものである。したがって、以下で言及される第1素子、第1構成要素、または第1セクションはで第2素子、第2構成要素、または第2セクションであってもよい。本明細書で使用された用語は、実施形態を説明するためであり、本発明の範囲を限定するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される有するcomprisesおよび/または有しているcomprisingは、言及した構成要素、段階、動作、および/または素子は、一つ以上の他の構成要素、段階、動作、および/または素子の存在または追加を排除しない。また、他に定義されなければ、本明細書で使用されるすべての用語技術および科学的用語を含むは、本発明が属する技術分野で通常の知識を有する者に通常理解され得る意味において使用されるものである。また、一般的に使用される用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。以下、図1~図3を参照して本発明の一実施形態に係る半導体装置について説明する。図1は、本発明の一実施形態による半導体装置の断面図である。図2は、図1に示すa領域を拡大して示す図である。図3は、本発明の一実施形態による半導体装置であって貫通ビアが形成された領域を中心に切断した断面斜視図である。図1を参照すると、本実施形態に係る半導体装置は半導体基板10を有する。例えば、半導体基板10はシリコン基板とすることができる。半導体基板10は、ガリウム-ヒ素GaAs基板または炭化ケイ素SiC基板であってもよい。半導体基板10は第1面11および第1面11と対向する第2面12を有する。例えば、第1面11は集積回路13が配置される活性面activesurfaceであり、第2面12は第1面11の向かい側の背面backsideである。半導体装置1は、半導体基板10の第1面11に形成された集積回路13を含む。集積回路13の種類は半導体装置1の種類によって異なる。例えば、集積回路13はメモリ回路、ロジック回路、およびこれらの結合を含み得る。また、集積回路13は、抵抗、またはキャパシタといった受動素子を含み得る。ビアホール16は集積回路13から離隔して半導体基板10内に形成される。ビアホール16はチップパッド71と重畳するように形成され得る。これとは異なり、ビアホール16は周辺回路領域またはスクライブレーンscribelane領域に形成されることもある。ビアホール16は半導体基板10の第1面11から第2面12まで同一の直径を有するか、異なる2以上の直径らを有するか、または直径が徐々に変わる先細り形状taperedを有する。貫通電極20がビアホール16の少なくとも一部を充填するように提供される。貫通電極20は、半導体装置1の集積回路13と接続されるか、半導体装置1と別の半導体装置とを接続するか、または半導体装置1をパッケージ基板またはモジュール基板と接続するために設けられる。貫通電極20は、ビアホール16の内壁に形成された障壁膜barrierlayer24と障壁膜24上に形成された導電性接続部26を含み得る。導電性接続部26はビアホール16の少なくとも一部を充填することができる。導電性接続部26の上部面28は半導体基板10の第2面12から露出し、導電性接続部26と隣接する半導体基板10の第2面12の一定領域と同一高さを有する。ただし、導電性接続部26の上部面28の高さは隣接する半導体基板10の第2面12の一定領域の高さより低い場合もある。ビアホール16により露出した半導体基板10と障壁膜24との間にビアホール絶縁膜22が提供される。例えば、ビアホール絶縁膜22はシリコン酸化膜SiOx、シリコン窒化膜SixNy、またはシリコン酸窒化膜SiOxNyを含み得る。障壁膜24は、導電性接続部26を構成する導電性物質が半導体基板10に拡散することを防止するために設けられる。例えば、障壁膜24は、チタンチタンTi、タンタルTa、窒化チタンTiNまたは窒化タンタルTaNの少なくともいずれかを含んで構成され得る。導電性接続部26は、例えば、銅Cu、タングステンW、アルミニウムAl、銀Ag、金Au、インジウムInまたはポリシリコンpolysiliconの少なくともいずれかを含んで構成され得る。ビアホール絶縁膜22、障壁膜24および導電性接続部26は貫通ビア23を構成する。障壁膜24の上面とビアホール絶縁膜22の上面は隣接する半導体基板10の第2面12と実質的に同一高さで形成され得る。また、ビアホール絶縁膜22の上部面91は隣接する半導体基板10の第2面12の下面と実質的に同一平面上に位置する。半導体基板10の第2面12にはトレンチ103が形成され得る。すなわち、半導体基板10の第2面12にはトレンチ103を定義することができる。再配線redistributedlayer45がトレンチ103の少なくとも一部を充填し、貫通ビア23に電気的に接続されるように形成される。すなわち、再配線45はダマシンdamascene法により形成される。再配線45の上部面46は第1絶縁膜35の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。すなわち、第1絶縁膜35の上部面77は再配線45の上部面46は実質に同一平面上に位置する。再配線45が半導体基板10の第2面12に形成されたトレンチ103内に埋め込まれることによって再配線45が形成された半導体装置1の一面が平坦化され、半導体装置1の高さを低くすることができる。再配線45はメッキplating工程により形成され得るとともに、導電性接続部26と同一導電性物質で形成され得る。また、貫通ビア23は図1に示すように再配線45の下部に配置される。さらに貫通ビア23の導電性接続部26の上部面28は再配線45の下部面と隣接するように配置され得る。図3を参照すると、再配線45は貫通電極20と電気的に接続される。再配線45は第1絶縁膜35に形成された開口部33によって露出した貫通ビア23の導電性接続部26と直接接触することができる。半導体装置1と半導体装置1とは別の他の半導体装置図示せずを接続する際、当該他の半導体装置の接続端子が貫通電極20と対応する位置に形成されていない場合、再配線45上に他の半導体装置の第3接続端子83が配置されるようにする。このとき、他の半導体装置は再配線45および第3接続端子83を利用して半導体装置1と接続される。トレンチ103によって露出した半導体基板10の第2面12と再配線45との間に第1絶縁膜35が提供される。このような、第1絶縁膜35はトレンチ103の内側壁上の一部に形成され得る。第1絶縁膜35は例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜の少なくともいずれかを含む。このような第1絶縁膜35は半導体基板10の第2面12に沿ってコンフォーマルconformallyに形成され、貫通ビア23の一面の一定領域を露出させる。第1絶縁膜35を通じて露出した貫通ビア23の一面の一定領域の幅w2はビアホール16の幅w1および導電性接続部26の幅w3より小さくすることができる。第1絶縁膜35は半導体基板10の第2面12によって露出する貫通ビア23の一面の一部、例えばエッジ部を覆うことがある。第1絶縁膜35の一部は貫通ビア23の一定領域、例えば導電性接続部26の一定領域と重複することがある。図2を参照すると、貫通ビア23上の第1絶縁膜35の一側壁36はビアホール16の内側壁17と離隔して位置し、導電性接続部26上に位置する。第1絶縁膜35を通じて露出した貫通ビア23上の領域の幅w2は導電性接続部26の幅w3より小さいことがある。第1絶縁膜35の一側壁36が導電性接続部26上に位置するように形成する場合、貫通ビア23上の第1絶縁膜35除去の際にビアホール絶縁膜22および障壁膜24が露出しないため、ビアホール絶縁膜22および障壁膜24の損傷を防止することができる。その結果、ビアホール絶縁膜22および障壁膜24の損傷によって導電性接続部26を形成する物質が基板10に浸透することを防止することができ、これによって半導体装置1の特性低下を防止することができる。また貫通ビア23上の第1絶縁膜35除去の際のビアホール絶縁膜22の損傷を防止することによって、その後トレンチ103内に再配線45形成の際に再配線45を形成する物質が、ビアホール絶縁膜22が除去された領域に浸透されることを防止することができ、これによって基板10と貫通電極20が短絡することを防止することができる。集積回路13は、内部配線層50を介してチップパッド71および貫通電極20と電気的に接続される。内部配線層50は配線パターン52およびコンタクトプラグ51,53を含む。貫通電極20も内部配線層50を介してチップパッド71または集積回路13と電気的に接続される。配線パターン52およびコンタクトプラグ51,53の個数および位置は集積回路13、貫通ビア23、およびチップパッド71の位置により多様である。内部配線層50を覆う第2絶縁膜60は、例えば、層間絶縁膜interlayerdielectricまたは集積回路13保護のためのパッシベーション膜passivationlayerである。内部配線層50は第2絶縁膜60の下部および内部に形成されるかまたは第2絶縁膜60に形成されたトレンチに埋め込まれる形態で形成される。第2絶縁膜60は半導体基板10の第1面11上に順次に形成された第1サブ絶縁膜61および第2サブ絶縁膜62を含む。貫通ビア23は第2絶縁膜60の一部、例えば、第1サブ絶縁膜61を貫くビアミドルviamiddle形態である。貫通ビア23は集積回路13および内部配線層50の形成過程で形成され得る。第2絶縁膜60上にチップパッド71を露出する第3絶縁膜72が形成される。図24を参照すると、本発明のいくつかの実施形態においては、誘電物質からなる保護膜63が再配線45上に形成される。このような保護膜63は再配線45の一部を露出させる保護膜開口部89を含み、保護膜開口部89には第3接続端子83が配置され得る。これによって、第3接続端子83は再配線45と貫通ビア23に電気的に接続される。外部との接続をとるための第1接続端子73が半導体基板10の第1面11上に提供される。第1接続端子73は導電性バンプconductivebump、はんだボールsolderball、導電性スペーサconductivespacer、PGApingridarray、およびこれらの組合せからなる群から選択された一つである。第1接続端子73はチップパッド71に接続される。図4および図5を参照して図1に示す本発明の一実施形態に係る半導体装置の変形例について説明する。図4および図5は本発明の一実施形態に係る半導体装置の変形例の断面図である。図1と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。図4を参照すると、第1絶縁膜35の側壁36はビアホール絶縁膜22上に位置。第1絶縁膜35が半導体基板10の第2面12によって露出する貫通ビア23の一面の全体を露出せず、ビアホール絶縁膜22と半導体基板10の界面を覆うように形成すると、第1絶縁膜35の形成過程で貫通ビア23上の第1絶縁膜35を除去する際、半導体基板10とビアホール絶縁膜22の界面のビアホール絶縁膜22が除去されず、これによって半導体基板10と貫通電極20が短絡することを防止することができる。図5を参照すると、第1絶縁膜35によって露出した導電性接続部26の上部面28はビアホール絶縁膜22および障壁膜24の上部面より低く形成される。半導体基板10の第2面12にトレンチ103を形成する際、導電性接続部26の上部面28上の障壁膜24が除去され、導電性接続部26の上部面28が若干エッチングされ得る。図6を参照して本発明の他の実施形態に係る半導体装置について説明する。図6は、本発明の他の実施形態に係る半導体装置の断面図である。図1と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。図6を参照すると、本発明の他の実施形態に係る半導体装置2の貫通ビア23は隣接する半導体基板10の第2面12から突出した突出部27を有する導電性接続部26を有する。すなわち、導電性接続部26の上部面28は隣接する半導体基板10の第2面12詳細には、半導体基板10の第2面12の最下部より高い。本実施形態においては、導電性接続部26の突出部27の上部面28は再配線45の上部面46より低く配置されることができる。また、本実施形態においては、ビアホール絶縁膜22の延長部21は第2面12の最下面より高くなるように上に延びることができる。第1絶縁膜35はビアホール絶縁膜22の延長部21の側壁を覆うことがある。第1絶縁膜35は、貫通ビア23の突出部27の側壁および半導体基板10の第2面12から露出した上部面の一部領域上に設けられる。第1絶縁膜35の側壁36はビアホール16の内側壁17と離隔しており、貫通ビア23上に位置する。例えば、第1絶縁膜35の側壁36は導電性接続部26上に位置することができる。半導体装置2で突出部27の導電性接続部26は再配線45の一部として利用される。ここで導電性接続部26と再配線45が同一金属で形成される場合、導電性接続部26を形成する金属は半導体装置2を製造する工程の中の熱処理工程を経る。これによって導電性接続部26を形成する金属の抵抗が再配線45を形成する金属の抵抗より小さいこともある。したがって貫通ビア23が隣接する半導体基板10の第2面12から突出する場合、さらに小さい抵抗を有する再配線45を実現することが可能である。なお、導電性接続部26と再配線45は異なる金属からなることも可能である。また貫通ビア23が突出部27を有するように形成すると、貫通ビア23上の第1絶縁膜35を除去するための写真エッチング工程時に導電性接続部26の上部面28が隣接する半導体基板10の第2面12から突出して位置するため、露光工程のフォーカスマージンを増大させる。第1絶縁膜35は半導体基板10の第2面12より高い位置で障壁膜24とビアホール絶縁膜22の上部に延びる隆起部ridge29を有し得る。図7を参照して図6に示す本発明の他の実施形態による半導体装置の変形例について説明する。図7は、本発明の他の実施形態による半導体装置の変形例の断面図である。図6と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。図7を参照すると、貫通ビア23は半導体基板10の第1面11から第2面12に向かうほど幅が広くなる先細り形状を有する。貫通ビア23が第2面12で広い幅を有することにより再配線45とのコンタクト抵抗を小さくすることができる。一方、貫通ビア23が、半導体基板10の第1面11では半導体基板10の第2面12より狭い幅を有することによって活性領域の面積が減少することを防止することができる。ここで、本実施形態においては、貫通ビア23は図30に示すような先細り形状taperedに形成されこともできる。すなわち、貫通ビア23の直径を半導体基板10の第1面11から第2面12にいくに従い段階的に増大させてもよい。すなわち、貫通ビア23は図30に示すように階段状に先細りに形成され得る。また、本実施形態においては、貫通ビア23は図31に示すようにその側壁上に段差部39を有することができる。このような実施形態により、再配線45と導電性接続部26との接触面積を増大させることができるため、貫通ビア23と再配線45のコンタクト抵抗を小さくすることができる。図31に示す実施形態は当業者に知らされている一般の製造方法により製造することが可能である。すなわち、例えば、先ず、ビアホール16を形成し、ビアホール16の上部に第1接続トレンチ109を形成することによって段差部39を形成することができる。また、第1接続トレンチ109を先に形成し、ビアホール16を後に形成することもできる。第1接続トレンチ109の幅w7はビアホール16の幅w1より大きくすることができる。また、選択的に、ビアホール16の下部に第2接続トレンチ111を形成することもできる。一方、図7においては図6の変形例として貫通ビア23が先細り形状を有する場合を示しているが、先細り形状を有する貫通ビア23は本明細書で開示する他の半導体装置にも適用することができる。図8および図9を参照して本発明のさらに他の実施形態に係る半導体装置について説明する。図8は、本発明のさらに他の実施形態に係る半導体装置の断面図である。図9は、図8に示す半導体装置の平面図の一部である。図8は、図9に示すI-I’線に沿って切断した断面を示す。図1と実質に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。図8および図9を参照すると、貫通ビア23上に形成されて貫通ビア23を露出するトレンチ105の幅w4はビアホール16の幅w1より小さくすることができる。すなわち、ビアホール絶縁膜22の上部面の一部は半導体基板10の第2面12により露出されないことがある。第1絶縁膜35はトレンチ105の内側壁にのみ位置することもでき、貫通ビア23の上部面の一部領域まで延びることもできる。例えば、第1絶縁膜35の側壁36は導電性接続部26上に位置することができる。本発明に係る実施形態によっては、第1絶縁膜35はビアホール絶縁膜22の一部に沿って垂直方向に延びることができる。また、第1絶縁膜35は障壁膜24の上面を覆うことがある。再配線45は貫通ビア23と重複する第1サブ再配線47および貫通ビア23と重複しない第2サブ再配線48とを含み得る。ここで、第1サブ再配線47および第2サブ再配線48は互いに異なる厚さを有する。例えば、第2サブ再配線48の厚さd2が第1サブ再配線47の厚さd1より厚いこともある。本発明に係る実施形態によっては、第1サブ再配線47の幅はビアホール16の幅w1より小さいこともある。図10~図14および図1を参照して本発明の一実施形態に係る半導体装置の製造方法について説明する。図10~図14は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図10~図14は、説明の便宜のために図1に示すA部分を拡大して図示する。図1と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。図10を参照すると、半導体基板10の第1面11から当初の第2面12’に向かって延びたビアホール16を充填する貫通電極20が形成される。貫通電極20は当初の第2面12’上に露出しないように形成される。ビアホール16によって露出した半導体基板10と貫通電極20との間にビアホール絶縁膜22が形成される。貫通電極20を形成することはビアホール絶縁膜22上に障壁膜24および導電性接続部26を順次に形成することを含み得る。ビアホール16および貫通電極20は、半導体基板10に集積回路13および内部配線層図1の50を形成する過程で形成され得る。具体的には、例えば、まずビアホール16を半導体基板10に形成する。そして、ビアホール絶縁膜22をビアホール16内部に形成する。また、ビアホール16内部に導電性物質を注入してこれを平坦化して導電性接続部26が半導体基板10の第1面11に延びるように形成することができる。導電性接続部26は、銅Cu、タングステンW、アルミニウムAl、銀Ag、金Au、インジウムInまたはポリシリコンpolysiliconの少なくともいずれかを含み得る。導電性接続部26が銅Cuで形成される場合は、メッキ法により形成される。メッキ法は障壁膜24上にシード膜図示せずを形成することを含む。導電性接続部26がタングステンW、アルミニウムAlまたはポリシリコンpolysiliconで形成される場合は、物理気相蒸着法Physicalvapordepositionまたは化学気相蒸着法Chemicalvapordepositionにより形成される。半導体基板10の当初の第2面12’上に第1フォトレジストパターン101が形成される。第1フォトレジストパターン101は再配線図1の45が形成されない領域に対応して形成される。半導体基板10の当初の第2面12’上に第1フォトレジストパターン101が形成される前に、選択的に、先に半導体基板10の初期の第2面12’を平坦化することもできる。図11を参照すると、第1フォトレジストパターン101をエッチングマスクとして利用し、第1フォトレジストパターン101を通じて露出した半導体基板10の領域を除去して半導体基板10の当初の第2面12’にトレンチ103を形成する。エッチング工程は乾式エッチング工程を含む。エッチング工程は導電性接続部26の一面が露出するまで行われる。トレンチ103内の半導体基板10の第2面12は露出した導電性接続部26の一面と同一高さであり得る。または露出した導電性接続部26の一面の高さはトレンチ103内の半導体基板10の第2面12の高さより低くする場合もある。エッチング工程を行った後に第1フォトレジストパターン101は除去される。図12を参照すると、トレンチ103が形成された半導体基板10の第2面12上に第1絶縁膜35が形成される。第1絶縁膜35は物理気相蒸着法または化学気相蒸着法を利用して形成される。第1絶縁膜35は半導体基板10の第2面12に沿ってコンフォーマルに形成され得る。第1絶縁膜35上に第2フォトレジストパターン110が形成される。第2フォトレジストパターン110は除去されない第1絶縁膜35の領域に対応して形成され、第2フォトレジストパターン110を通じて露出した第1絶縁膜35の一定領域35aは除去される。除去される第1絶縁膜35の一定領域35aの幅w5がビアホール16の幅w1および導電性接続部26の幅w3より小さいように第2フォトレジストパターン110が形成され得る。図13を参照すると、第2フォトレジストパターン110をエッチングマスクとして利用して第2フォトレジストパターン110を通じて露出した第1絶縁膜35の領域35aをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第1絶縁膜35を通じて露出した貫通ビア23の一面の領域の幅w2はビアホール16の幅w1および導電性接続部26の幅w3より小さくし得る。第1絶縁膜35は半導体基板10の第2面12において露出する貫通ビア23の一面の一部、例えばエッジ部を覆う。すなわち、第1絶縁膜35の一部は貫通ビア23の一部領域、例えば導電性接続部26の一部領域と重複する。第1絶縁膜35の一側壁36はビアホール16の内側壁17と離隔して位置し、導電性接続部26上に位置する。第1絶縁膜35の一側壁36が導電性接続部26上に位置するように形成されると、貫通ビア23上の第1絶縁膜35除去の際にビアホール絶縁膜22および障壁膜24が露出されないため、ビアホール絶縁膜22および障壁膜24の損傷を防止することができる。その結果、ビアホール絶縁膜22および障壁膜24の損傷によって導電性接続部26を形成する物質が基板10に浸透することを防止することができ、半導体装置1の特性の低下を防止することができる。また貫通ビア23上の第1絶縁膜35除去の際にビアホール絶縁膜22の損傷を防止することによって、その後のトレンチ103内に再配線45を形成する際に再配線45を形成する物質が、ビアホール絶縁膜22が除去された領域に浸透することを防止できる。そして、これによって基板10と貫通電極20とが短絡することを防止することができる。図14を参照すると、第1絶縁膜35上に再配線形成用導電膜40が形成される。再配線形成用導電膜40が銅Cuで形成される場合は、再配線形成用導電膜40はメッキ法を利用して形成され得る。メッキ法は第1絶縁膜35上にシード膜図示せずを形成することを含む。再配線形成用導電膜40がタングステンW、アルミニウムAlまたはポリシリコンpolysiliconで形成される場合は、再配線形成用導電膜40は物理気相蒸着法または化学気相蒸着法を利用して形成される。図1を参照すると、平坦化工程により半導体基板10の当初の第2面12’上に形成された第1絶縁膜35が露出される。例えば、平坦化工程は再配線形成用導電膜40を除去できる化学的機械的研磨ChemicalMechanicalPolishing工程である。平坦化工程は半導体基板10の初期の第2面12’上に形成された第1絶縁膜35を平坦化停止膜として利用することができる。すなわち、再配線45はダマシン法により形成され得る。再配線45の上部面46は半導体基板10の当初の第2面12’上に形成された第1絶縁膜35の最上部面と同一高さに位置するかまたはそれより低い高さに位置する。再配線45が半導体基板10の第2面12に形成されたトレンチ103内に埋め込まれることによって再配線45が形成された半導体装置1の一面が平坦化され、半導体装置1の高さを低くすることができる。図15~図17および図6を参照して本発明の他の実施形態に係る半導体装置の製造方法について説明する。図15~図17は、本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。図15~図17は、説明の便宜のため、図6に示すB部分を拡大して図示する。図6と実質的に同一の構成要素に対しては同一の符号を使用し、重複する説明は省略する。以下では図10~図14と異なる工程を中心に説明する。図15を参照すると、図10で説明した方法のように半導体基板10に貫通ビア23が形成され、半導体基板10の当初の第2面12’上に第1フォトレジストパターン101が形成される。続いて図11で説明した方法のように第1フォトレジストパターン101をエッチングマスクとして利用して第1フォトレジストパターン101によって露出した半導体基板10の領域を除去してトレンチ104を形成する。ここで導電性接続部26の一面、すなわち上部面28が露出することにおいてオープンマージンopenmarginを十分に確保するため、半導体基板10の一定領域がオーバーエッチングoveretchingされ得る。その結果、貫通ビア23は隣接する半導体基板10の第2面12から突出した突出部図6の27を有し得る。図16を参照すると、トレンチ104が形成された半導体基板10の第2面12上に第1絶縁膜35が形成される。第1絶縁膜35は物理気相蒸着法または化学気相蒸着法を利用して形成される。第1絶縁膜35は半導体基板10の第2面12に沿ってコンフォーマルに形成され得る。第1絶縁膜35上に第2フォトレジストパターン110が形成される。第2フォトレジストパターン110は除去されない第1絶縁膜35の領域に対応して形成され、第2フォトレジストパターン110を通じて露出した第1絶縁膜35の領域35aは除去される。除去される第1絶縁膜35の領域35aの幅w5がビアホール16の幅w1および導電性接続部26の幅w3より小さいように第2フォトレジストパターン110が形成され得る。図17を参照すると、第2フォトレジストパターン110をエッチングマスクとして利用して第2フォトレジストパターン110を通じて露出した第1絶縁膜35の領域35aをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第1絶縁膜35を通じて露出した貫通ビア23の一面の領域の幅w2はビアホール16の幅w1および導電性接続部26の幅w3より小さくし得る。第1絶縁膜35は半導体基板10の第2面12により露出する貫通ビア23の突出部図6の27の側壁および上部面の一部領域を覆う。すなわち、第1絶縁膜35の一部は貫通ビア23の一部領域、例えば導電性接続部26の一部領域と重複する。第1絶縁膜35の一側壁36はビアホール16の内側壁17と離隔して位置し、導電性接続部26上に位置する。図6を参照すると、図14で説明した方法のように第1絶縁膜35上に再配線形成用導電膜40を形成し、平坦化工程により半導体基板10の初期の第2面12’上に形成された第1絶縁膜35が露出される。例えば、平坦化工程は再配線形成用導電膜40を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板10の初期の第2面12’上に形成された第1絶縁膜35を平坦化停止膜として利用することができる。図18~図21および図8を参照して本発明のまた他の実施形態による半導体装置の製造方法について説明する。図18~図21は、本発明のさらに他の実施形態による半導体装置の製造方法を説明するための断面図である。図18~図21は、説明の便宜のために図8のC部分を拡大して図示する。図8と実質的に同一の構成要素に対しては同一の符号を付し、重複する説明は省略する。以下では図10~図14と異なる工程を中心に説明する。図18を参照すると、図10で説明した方法のように半導体基板10に貫通ビア23が形成され、半導体基板10の当初の第2面12’上に第3フォトレジストパターン121が形成される。第3フォトレジストパターン121は再配線図7の47,48が形成されない領域に対応して形成される。貫通ビア23上で第3フォトレジストパターン121によって露出する領域の幅w6はビアホール16の幅w1より小さくすることができる。図19を参照すると、第3フォトレジストパターン121をエッチングマスクとして利用して第3フォトレジストパターン121を通じて露出した半導体基板10の領域を除去して半導体基板10の当初の第2面12’にトレンチ105,106を形成する。エッチング工程は貫通ビア23が形成された領域上では導電性接続部26の上部面28が露出するまで行われ、貫通ビア23が形成されない領域上ではさらに深い深さまでエッチングが行われる。その結果、貫通ビア23が形成された領域に対応して形成される第1サブトレンチ105と貫通ビア23が形成されない領域に対応して形成される第2サブトレンチ106の深さが互いに異なることがある。例えば、第2サブトレンチ106の深さが第1サブトレンチ105の深さより深いことがある。一方、第1サブトレンチ105の幅w6はビアホール16の幅w1より小さい。エッチング工程を行った後に第3フォトレジストパターン121は除去され得る。図20を参照すると、トレンチ105、106が形成された半導体基板10の第2面12上に第1絶縁膜35が形成される。第1絶縁膜35は物理気相蒸着法または化学気相蒸着法を利用して形成される。第1絶縁膜35は半導体基板10の第2面12に沿ってコンフォーマルに形成される。第1絶縁膜35上に第2フォトレジストパターン110が形成される。第2フォトレジストパターン110は除去されない第1絶縁膜35の領域に対応して形成され、第2フォトレジストパターン110を通じて露出した第1絶縁膜35の領域35aは除去される。除去される第1絶縁膜35の一定領域35aの幅w5がビアホール16の幅w1および導電性接続部26の幅w3より小さいように第2フォトレジストパターン110が形成され得る。図21を参照すると、第2フォトレジストパターン110をエッチングマスクとして利用して第2フォトレジストパターン110を通じて露出した第1絶縁膜35の領域35aをエッチングする。エッチング工程は湿式エッチング工程または乾式エッチング工程を含む。第1絶縁膜35を通じて露出した貫通ビア23の一面の領域の幅w2はビアホール16の幅w1および導電性接続部26の幅w3より小さくすることができる。第1絶縁膜35のエッチング工程時、ビアホール絶縁膜22の上部面の一部は半導体基板10の第2面12において露出されないため、第1絶縁膜35エッチング工程の際に半導体基板10とビアホール絶縁膜22の界面でビアホール絶縁膜22のエッチングを防止することができる。第1絶縁膜35の一部は貫通ビア23の一部領域、例えば導電性接続部26の一部領域と重複する。第1絶縁膜35の一側壁36はビアホール16の内側壁17と離隔して位置し、導電性接続部26上に位置し得る。図8を参照すると、図14で説明した方法のように第1絶縁膜35上に再配線形成用導電膜40を形成し、平坦化工程により半導体基板10の当初の第2面12’上に形成された第1絶縁膜35が露出される。例えば、平坦化工程は再配線形成用導電膜40を除去できる化学的機械的研磨工程である。平坦化工程は半導体基板10の当初の第2面12’上に形成された第1絶縁膜35を平坦化停止膜として利用することができる。図1~図9を参照して説明した実施形態はインターポーザにも適用することができる。この場合、図1~図9で説明した集積回路13は形成されないことがある。図22および図23を参照して本発明の一実施形態に係るインターポーザおよび本発明の一実施形態に係るインターポーザを利用する本発明の一実施形態に係る半導体パッケージについて説明する。図22は、図6に示す本発明の他の実施形態を利用するインターポーザの断面図である。図23は、図22に示すインターポーザを利用する半導体パッケージの断面図である。一方、図22および図23では図6に示す半導体装置を利用するインターポーザを図示するが、図1~図9に示す半導体装置を利用することもできる。図22を参照すると、インターポーザ4の半導体基板10はシリコンまたはガラス基板であり得る。第2接続端子76が半導体基板10の第1面11に形成される。第2接続端子76は貫通電極20と電気的に接続される。第2接続端子76は導電性バンプconductivebump、はんだボールsolderball、導電性スペーサconductivespacer、PGApingridarrayおよびこれらの組合せからなる群から選択された一つである。図23を参照すると、図22のインターポーザ4はパッケージ基板200に実装される。パッケージ基板200はその内部に回路パターン204が形成された軟性印刷回路基板flexibleprintedcircuitboard、硬性印刷回路基板rigidprintedcircuitboard、またはこれらの組合せにより形成される。回路パターン204は外部に露出したボンディングパッド202またはボールパッド206と接続することができる。インターポーザ4は、導電性接続部26に接続された第2接続端子76を介してボンディングパッド202と電気的に接続され、パッケージ基板200の回路パターン204を介して外部接続端子208と接続される。インターポーザ4上に他の半導体装置300が積層される。他の半導体装置300は第3接続端子83を介してインターポーザ4の再配線45と電気的に接続される。例えば、他の半導体装置300は半導体チップであり、第3接続端子83はフリップチップバンプflip-chipbumpである。複数の第3接続端子83および貫通電極20が形成される場合、第3接続端子83の間の間隔は貫通電極20の間の間隔より小さいこともある。第3接続端子83の間の間隔が小さいため、他の半導体装置300をパッケージ基板200のボンディングパッド202に直接接続することができない場合、半導体装置300とパッケージ基板200との間に再配線45を含むインターポーザ4を配置することができる。図24を参照して本発明の他の実施形態による半導体パッケージについて説明する。図24は、本発明の他の実施形態による半導体パッケージを示す断面図である。図1~図9を参照して説明した実施形態は半導体パッケージの第1半導体チップ400に適用することができる。図24は、第1半導体チップ400である、図6に示す半導体装置を利用する場合を図示する。図24を参照すると、第1半導体チップ400上に第2半導体チップ500が積層される。第2半導体チップ500は第1半導体チップ400と異種の半導体チップであり得る。例えば、第1半導体チップ400はロジック回路を含み、第2半導体チップ500はメモリ回路を含み得る。第2半導体チップ500は第1半導体チップ400の動作を補助するための高性能メモリチップであり得る。第1半導体チップ400は、その第1面11がパッケージ基板200と対向するようにパッケージ基板200に実装される。第1半導体チップ400はその第1面11上に第1接続端子73を含み得る。第1接続端子73は貫通電極20と接続され、集積回路13と接続される。集積回路13は第1接続端子73を介してパッケージ基板200と直接接続される。集積回路13は貫通電極20および再配線45を介して第2半導体チップ500と接続される。第2半導体チップ500は、その一面に形成された第3接続端子83を介して第1半導体チップ400と接続される。第3接続端子83と貫通電極20は再配線45を介して接続される。第2半導体チップ500は第3接続端子、再配線45、貫通電極20および第1接続端子73を介してパッケージ基板200と接続される。図示していないが、本発明に係る実施形態のいずれかにおいては、一以上の半導体チップ図示せずが第2貫通ビア87を介して第2半導体チップ500と電気的に接続され、第2半導体チップ500上に積層され得る。図25および26は、本発明の実施形態に係る半導体パッケージの製造方法について説明するための図である。図25を参照すると、図1~図22に示す半導体装置製造方法により得られた半導体装置が形成されている半導体ウェハ100が示されている。ここでは、半導体ウェハ100が複数枚積層されている。半導体ウェハ100を複数枚積層し、半導体素子の切断領域に沿って複数の半導体ウェハ100を切断することによって個別半導体パッケージに分離される。切断はカッター120またはレーザを利用して行うことができる。これとは異なり、図26に示すように、半導体ウェハ100上に個別半導体素子100a、100b、...を積層して半導体パッケージを形成することができる。または、半導体素子切断領域に沿って切断して個別半導体素子100a、100b、...に分離した後、複数の半導体素子100a、100b、...を積層することによって半導体パッケージが形成される。図27は、本発明の一実施形態に係る半導体装置が適用されるメモリカード800を示す概略図である。図27を参照すると、メモリカード800はハウジング810内に制御器820とメモリ830とを含む。制御器820とメモリ830とは電気的な信号を交換することができる。例えば、制御器820の命令に応じてメモリ830と制御器820はデータのやりとりをすることができる。これに伴い、メモリカード800はメモリ830にデータを保存するかまたはメモリ830からデータを外部に出力することができる。制御器820またはメモリ830は、本発明の実施形態に係る半導体素子または半導体パッケージのうち少なくとも一つのを含み得る。例えば、制御器820はシステムインパッケージを含み、メモリ830はマルチチップパッケージを含む。または制御器820および/またはメモリ830がスタックパッケージとして提供される。このようなメモリカード800は多様な携帯用機器のデータ保存媒体として利用される。例えば、カード800はマルチメディアカードmultimediacard、MMCまたは保安デジタルsecuredigital、SDカードを含み得る。図28は、本発明の一実施形態に係る半導体装置が適用される電子システム900を示すブロック図である。電子システム900は本発明の実施形態に係る半導体素子または半導体パッケージを少なくとも一つ含み得る。電子システム900はモバイル機器やコンピュータを含み得る。例えば、電子システム900はメモリシステム912、プロセッサ914、RAM916、およびユーザーインターフェース918を含み、これらはバスBus920を利用して互いにデータ通信をすることができる。プロセッサ914は、プログラムを実行して電子システム900を制御する役割を果たす。RAM916は、プロセッサ914の動作メモリとして使用される。例えば、プロセッサ914およびラム916は各々本発明の実施形態による半導体素子または半導体パッケージを含む。プロセッサ914とRAM916は一つのパッケージに含まれることができる。ユーザーインターフェース918は電子システム900にデータを入力または出力するために利用される。メモリシステム912は、プロセッサ914の動作のためのコード、プロセッサ914により処理されたデータまたは外部から入力されたデータを保存することができる。メモリシステム912は、制御部およびメモリを含むことができ、図25のメモリカード800と実質に同一の構成とすることができる。電子システム900は、多様な電子機器の電子制御装置に適用することができる。図29は、電子システム図28の900が携帯電話1000に適用された例を図示する。その他、電子システム図28の900は携帯用ノートブック、MP3プレーヤ、ナビゲーションNavigation、SSDSolidstatedisk、自動車または家電製品Householdappliancesに適用することができる。以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができるであろう。したがって、上述した実施形態はすべて例示的なものであり、限定的なものではないものとして理解しなければならない。"