"第1及び第2のバスインターフェイス回路と、前記第1のバスインターフェイス回路を介して設定可能な第1及び第2のモード情報を記憶するモード情報記憶部と、前記第1のバスインターフェイス回路に結合されると共に第1のクロック信号が供給され前記第1のモード情報に基づいて動作する第1のメモリコアと、第2のクロック信号が供給される第2のメモリコアと、前記第2のメモリコアを所定の切替情報に基づいて前記第1のバスインターフェイス回路または前記第2のバスインターフェイス回路のいずれかに選択的に結合させる選択回路と、を備え、前記第2のメモリコアは、前記第2のバスインターフェイス回路に結合された場合に前記第2のモード情報に基づいて動作する半導体装置。前記第2のメモリコアは、前記第1のバスインターフェイス回路に結合された場合に前記第1のモード情報に基づいて動作する請求項1に記載の半導体装置。前記選択回路は、前記モード情報記憶部に記憶された前記第1及び第2のモード情報の少なくとも一部を前記所定の切替情報として使用することを特徴とする請求項1または2に記載の半導体装置。前記選択回路は、外部から入力された信号を前記所定の切替情報として用いることを特徴とする請求項1または2に記載の半導体装置。前記第1及び第2のモード情報の少なくとも一部に基づいて、前記第1及び前記第2のクロック信号を生成するクロック生成回路をさらに備えた請求項1~4のいずれか一項に記載の半導体装置。前記第1モード情報に基づいたバースト長で前記第1メモリコアにアクセスを行い、前記第2モード情報に基づいたバースト長で前記第2メモリコアにアクセスを行う請求項1に記載の半導体装置。前記第1モード情報に基づいた動作周波数にて前記第1メモリコアを動作させ、前記第2モード情報に基づいた動作周波数にて前記第2メモリコアを動作させる請求項5に記載の半導体装置。前記第1モード情報によって特定されたリードレイテンシーにて前記第1メモリコアからデータが読み出され、前記第2モード情報によって特定されたリードレイテンシーにて前記第2メモリコアからデータが読み出される、請求項6に記載の半導体装置。前記第1モード情報によって特定されたライトレイテンシーにて前記第1メモリコアにデータが書き込まれ、前記第2モード情報によって特定されたライトレイテンシーにて前記第2メモリコアにデータが書き込まれる、請求項8に記載の半導体装置。前記第1モード情報によって特定された時間間隔をおいて前記第1メモリコアへのアクセスが許可され、前記第2モード情報によって特定された時間間隔をおいて前記第2メモリコアへのアクセスが許可される、請求項9に記載の半導体装置。前記第2のメモリコアが前記第1のバスインターフェイス回路に結合された場合、前記第2のバスインターフェイスの入力端子は、所定の論理レベルに固定されることを特徴とする請求項2に記載の半導体装置。前記第2のメモリコアは、前記第1のバスインターフェイス回路に結合された場合に前記第1のモード情報と同じ内容の前記第2のモード情報に基づいて動作する請求項2に記載の半導体装置。請求項1~12のいずれか一項に記載の半導体装置を備えたネットワーク装置。複数のメモリコアと、外部回路から前記複数のメモリコアの何れかへのアクセスをそれぞれインターフェイス可能な複数のバスインターフェイス回路と、前記複数のメモリコアのそれぞれを、前記複数のバスインターフェイス回路のうち何れか一つのバスインターフェイス回路に接続させるように信号経路を選択する選択回路と、前記外部回路から前記複数のメモリコアへのそれぞれのアクセスモードに応じて前記複数のメモリコアのそれぞれの動作モードを切り替える制御部と、を備えた半導体装置。前記外部回路は、回路構成の書き換えが可能なフィールドプログラマブルゲートアレイであることを特徴とする請求項14に記載の半導体装置。前記外部回路から前記複数のメモリコアへのそれぞれのアクセスモードを特定する複数のモード情報を記憶するモード情報記憶部をさらに備え、前記制御部は、前記複数のモード情報に基づいて、前記複数のメモリコアのそれぞれの動作モードを切り替えることを特徴とする請求項14又は15に記載の半導体装置。前記複数のメモリコアのうち少なくとも2つのメモリコアが共通のバスインターフェイス回路に接続されている場合、前記モード情報記憶部には、前記少なくとも2つのメモリコアに対して共通のモード情報が記憶されることを特徴とする請求項16に記載の半導体装置。前記複数のモード情報は、前記複数のバスインターフェイス回路のうち所定のバスインターフェイス回路を介して前記外部回路から前記モード情報記憶部に供給されることを特徴とする請求項16又は17に記載の半導体装置。前記モード情報記憶部は、前記所定のバスインターフェイス回路を介して供給される切替情報を、前記複数のモード情報とともにさらに記憶し、前記選択回路は、前記モード情報記憶部に記憶された当該切替情報に基づいて前記信号経路を選択することを特徴とする請求項18に記載の半導体装置。前記制御部は、各前記モード情報により特定されたバースト長のデータを、当該モード情報に対応するメモリコアから読み出し又は当該モード情報に対応するメモリコアに書き込むことを特徴とする請求項16~19のいずれか一項に記載の半導体装置。前記制御部は、各前記モード情報により特定された動作周波数にて、当該モード情報に対応するメモリコアからデータを読み出し又は当該モード情報に対応するメモリコアにデータを書き込むことを特徴とする請求項16~20のいずれか一項に記載の半導体装置。前記制御部は、各前記モード情報により特定されたリードレイテンシーにて、当該モード情報に対応するメモリコアからデータを読み出すことを特徴とする請求項16~21のいずれか一項に記載の半導体装置。前記制御部は、各前記モード情報により特定されたライトレイテンシーにて、当該モード情報に対応するメモリコアにデータを書き込むことを特徴とする請求項16~22のいずれか一項に記載の半導体装置。前記制御部は、各前記モード情報により特定された時間間隔をおいて、当該モード情報に対応するメモリコアへのアクセスを許可することを特徴とする請求項16~23のいずれか一項に記載の半導体装置。前記制御部は、前記複数のメモリコアをそれぞれ異なるクロック信号に同期して動作させることを特徴とする請求項14~24のいずれか一項に記載の半導体装置。複数の前記クロック信号を生成するクロック生成回路をさらに備えた請求項25に記載の半導体装置。前記複数のバスインターフェイス回路のうち前記複数のメモリコアの何れにも接続されないバスインターフェイス回路の入力端子は、所定の論理レベルに固定されることを特徴とする請求項14~26のいずれか一項に記載の半導体装置。請求項14~27のいずれか一項に記載の半導体装置を備えたネットワーク装置。特許文献1に開示されたマルチポートメモリは、複数の入出力ポートから同一のメモリバンクに対して同時にアクセス要求が発生した場合、優先度の高い入出力ポートから順にアクセスを許可することが想定される。したがって、優先度の低い入出力ポートから当該メモリバンクに対するアクセスは遅延してしまう。その結果、このマルチポートメモリでは、データ処理性能が低下してしまうという問題があった。さらに、特許文献1には、複数のメモリバンクの動作モードを任意に変更可能である構成は開示されておらず、複数のメモリバンクの動作モードは固定されているものと考えられる。そのため、特許文献1に開示されたマルチポートメモリでは、バースト長等のアクセスモードやクロック周波数等の動作パラメータをメモリバンク毎に個別に設定することができず、データ処理性能の最適化が困難であった。本発明の一態様にかかる半導体装置は、個別にクロック信号を供給可能な複数のメモリコアと、メモリコア毎の動作情報を記憶するモード情報記憶部と、複数のメモリコアのそれぞれを一のバスインターフェイス回路に選択的に結合させる選択回路と、を備える。上述のような回路構成により、データ処理性能の最適化が可能となる。本発明により、データ処理性能の低下を防止することが可能な半導体装置を提供することができる。まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。図10は、本発明に至る前の構想にかかる半導体集積回路を示すブロック図である。図10に示す半導体集積回路は、複数の機能ブロックを有する集積回路901と、メモリ半導体装置902,903と、を備える。各メモリ902,903は、データ信号DATA、データの読み書きを制御するコマンド信号CMD、及び、データの読み書き対象となる記憶領域を指定するアドレス信号ADDからなる一組のチャンネルを用いて複数の機能ブロックからのアクセスを可能にしたシェアドメモリ方式を採用している。なお、集積回路901は、例えば、ソフトウェアによりその構成を変更可能なFPGAFieldProgrammableGateArrayである。デジタル家電等の組み込み機器やネットワーク装置の分野では、FPGAの共通基板プラットフォームを用いて複数の派生製品を提供することができる。以下では、集積回路901がFPGAである場合を例に説明する以下、FPGA901と称す。FPGA901は、プログラミングされることにより、4つの独立した機能ブロック904~907と、インターフェイス回路908,909と、調停回路910,911と、を有する。機能ブロック904,905は作業用データの一時退避等を目的としてメモリ902を共用し、機能ブロック906,907は作業用データの一時退避等を目的としてメモリ903を共用している。調停回路910は、機能ブロック904,905が同時にメモリ902にアクセスしようとした場合に、アクセスの順序を決定する機能を有する。同様に、調停回路911は、機能ブロック905,906が同時にメモリ903にアクセスしようとした場合に、アクセスの順序を決定する機能を有する。インターフェイス回路908は、機能ブロック904又は機能ブロック905からメモリ902へのアクセスをインターフェイスする回路である。インターフェイス回路909は、機能ブロック906又は機能ブロック907からメモリ903へのアクセスをインターフェイスする回路である。メモリ902は、メモリコア912と、インターフェイス回路914と、を備える。なお、メモリコア912には、FPGA901から当該メモリコア912へのアクセスを実行するアクセス制御部不図示が付加されている。メモリ903は、メモリコア913と、インターフェイス回路915と、を備える。なお、メモリコア913には、FPGA901から当該メモリコア913へのアクセスを実行するアクセス制御部不図示が付加されている。各メモリコア912,913は、データを記憶するためのメモリセル記憶領域を複数有する。各メモリコア912,913では、アドレス信号によって指定されたメモリセルに対しデータが書き込まれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。インターフェイス回路914は、FPGA901からメモリコア912へのアクセスをインターフェイスする回路である。インターフェイス回路915は、FPGA901からメモリコア913へのアクセスをインターフェイスする回路である。つまり、機能ブロック904,905とメモリコア912との間の信号伝達は、FPGA901側のインターフェイス回路908及びメモリ902側のインターフェイス回路914を介して行われる。機能ブロック906,907とメモリコア913との間の信号伝達は、FPGA901側のインターフェイス回路909及びメモリ902側のインターフェイス回路915を介して行われる。図11A~図11Cは、図10に示す半導体集積回路の動作の一例を示すタイミングチャートである。より具体的には、図11Aは、機能ブロック904,905のうち機能ブロック904のみがメモリ902に対してデータの読み出し要求を行った場合のタイミングチャートである。図11Bは、機能ブロック904がメモリ902に対してデータの読み出し要求を行うと同時に、機能ブロック905がメモリ902に対してデータの書き込み要求を行った場合のタイミングチャートである。図11Cは、機能ブロック906,907のうち機能ブロック907のみがメモリ903に対してデータの読み出し要求を行った場合のタイミングチャートである。なお、機能ブロック904~906が1回のデータ読み出し要求によりメモリ902,903から受信する必要のある読み出しデータの量は、それぞれデータ量Xであるものとする。一方、機能ブロック907が1回のデータ読み出し要求によりメモリ903から受信する必要のある読み出しデータの量は、データ量Xの2倍データ量2Xであるものとする。つまり、機能ブロック907は、1回のデータ読み出し要求により、機能ブロック904の2倍の読み出しデータを受信する必要がある。また、メモリ902,903は、1回のデータ読み出し要求に対して、それぞれデータ量Xの読み出しデータを送信可能であるものとする。まず、図11Aを用いて、機能ブロック904,905のうち機能ブロック904のみがメモリ902に対してデータの読み出し要求を行った場合の動作について説明する。まず、機能ブロック904が調停回路910に対して読み出し要求を出す時刻t1。調停回路910は、他の機能ブロックからの要求がないため、機能ブロック904から受け取った読み出し要求を即時に受け付け、インターフェイス回路908に転送する時刻t2。インターフェイス回路908は、調停回路910から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ902に対して出力する時刻t3。メモリ902において、インターフェイス回路914は、FPGA901から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア912に転送する時刻t4。メモリコア912では、所定期間の読み出し動作の後、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t5。インターフェイス回路914は、メモリコア912から読み出されたデータをFPGA901に対して出力する時刻t5。FPGA901において、インターフェイス回路908は、メモリ902から出力されたデータを受信して、調停回路910に転送する時刻t6。調停回路910は、当該データを、読み出し要求の要求元である機能ブロック904に転送する時刻t7。機能ブロック904は、調停回路910からのデータをクロック信号CKに同期して取り込む時刻t8。このようにして、データの読み出し要求に対する一連の動作が完了する。図11Aの例では、機能ブロック904がデータの読み出し要求を出してから当該データを受け取るまでの期間は9クロックサイクル時刻t1~t8である。次に、図11Bを用いて、機能ブロック904がメモリ902に対してデータの読み出し要求を行ったと同時に、機能ブロック905がメモリ902に対してデータの書き込み要求を行った場合の動作について説明する。まず、機能ブロック904が調停回路910に対して読み出し要求を出すと同時に、機能ブロック905が調停回路910に対して書き込み要求を出す時刻t1。調停回路910は、例えば、機能ブロック905からの書き込み要求を優先し、インターフェイス回路908に転送する時刻t2。なお、機能ブロック904からの読み出し要求は、機能ブロック905からの書き込み要求により書き込み動作が行われている間、保留される。インターフェイス回路908は、調停回路910から受け取った書き込み要求に応じたコマンド信号、アドレス信号及び書き込み用データ信号を生成し、メモリ902に対して出力する時刻t3。ここで、メモリ902では、データの読み出し要求や書き込み要求を受け付ける時間間隔ランダムサイクルtRCの最小値が、メモリコア912の動作速度に応じて予め規定されている。そのため、調停回路910は、FPGA901からメモリ902へのアクセス間隔が時間間隔tRCの最小値以上となるように、機能ブロック904からの読み出し要求を保留する時刻t2~t4。時刻t4になると、調停回路910は、保留されていた機能ブロック904からの読み出し要求を、インターフェイス回路908に転送する。その後の動作は、図11Aの場合と同様であるため説明を省略する。図11Bの例では、機能ブロック904がデータの読み出し要求を出してから当該データを受け取るまでの期間は、図11Aの例と比較して4クロックサイクル多い、13クロックサイクル時刻t1~t5である。つまり、複数の機能ブロックが同一のメモリに対して同時にアクセスしようとした場合、クロックサイクル数が増加した分だけデータ処理性能が低下している。このように、シェアドメモリ方式は、1つのメモリを複数の機能ブロックで共用できるため、例えば、FPGA内の機能ブロック数が変化した場合でもプラットフォームの再設計を回避できる点で有効である。しかし、複数の機能ブロックが1つのメモリに同時にアクセスしようとした場合にデータ処理性能が低下するという問題も生じてしまう。次に、図11Cを用いて、機能ブロック906,907のうち機能ブロック907のみがメモリ903に対してデータの読み出し要求を行った場合の動作について説明する。まず、機能ブロック907が調停回路911に対して読み出し要求を出す時刻t1。調停回路911は、他の機能ブロックからの要求がないため、機能ブロック907から受け取った読み出し要求を即時に受け付ける。ここで、上記したように、機能ブロック907は、1回のデータ読み出し要求によりデータ量2Xの読み出しデータを受信する必要がある。一方、メモリ903は、1回のデータ読み出し要求に対してデータ量Xの読み出しデータを送信可能である。つまり、メモリ903は、機能ブロック907からのデータ読み出し要求に対し必要な読み出しデータの全てを一度に送信することができない。そのため、調停回路911は、機能ブロック907からの1回のデータ読み出し要求を2回のデータ読み出し要求前半のデータ読み出し要求及び後半のデータ読み出し要求と称すに分割する必要があると判断する。そして、調停回路911は、前半のデータ読み出し要求をインターフェイス回路909に転送するとともに、後半のデータ読み出し要求のタイミングをスケジューリングする時刻t2。インターフェイス回路909は、調停回路911から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ903に対して出力する時刻t3。ここで、メモリ903では、データの読み出し要求や書き込み要求を受け付ける時間間隔ランダムサイクルtRCの最小値が、メモリコア913の動作速度に応じて予め規定されている。そのため、調停回路911は、FPGA901からメモリ903へのアクセス間隔が時間間隔tRCの最小値以上となるように、後半のデータ読み出し要求を保留する時刻t2~t4。時刻t4になると、調整回路911は、保留されていた後半のデータ読み出し要求を、インターフェイス回路909に転送する。その後の動作は、図11Aの場合と同様であるため説明を省略する。図11Cの例では、機能ブロック905がデータの読み出し要求を出してから当該データを受け取るまでの期間は、図11Aの例と比較して4クロックサイクル多い、13クロックサイクル時刻t1~t5である。つまり、クロックサイクル数が増加した分だけデータ処理性能が低下している。このように、バースト長等のアクセスモードの異なる複数の機能ブロックによって一つのメモリが共用されている場合、データ処理性能が低下するという問題が生じてしまう。まとめると、シェアドメモリ方式では、複数の機能ブロックが一つのメモリに同時にアクセスしようとした場合にデータ処理性能が低下するという問題があった。さらに、バースト長等のアクセスモードの異なる複数の機能ブロックによって一つのメモリが共用されている場合、データ処理性能がさらに低下するという問題があった。特に、FPGAに設けられた機能ブロックの数が増加すると調停動作が頻発するため、データの処理性能の低下は顕著になる。一方、性能を重視して一つのメモリコアを共用する機能ブロックの数を少なくすると、メモリコアの数が機能ブロック数に左右されてしまいプラットフォームの変更を余儀なくされる。さらに、増加したメモリ容量を使い切れないというコスト的な問題が生じる。以上のような問題に対し、データ処理性能の低下を防止することが可能なメモリ半導体装置が求められていた。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の記号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかるメモリ半導体装置を備えた半導体集積回路を示すブロック図である。本実施の形態にかかるメモリは、独立にアクセス可能な複数のメモリコアと、外部回路から複数のメモリコアの何れかへのアクセスをインターフェイスする複数のインターフェイス回路と、複数のメモリコアのそれぞれを複数のインターフェイス回路のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する選択回路と、外部回路から複数のメモリコアへのそれぞれのアクセスモードに応じて前記複数のメモリコアのそれぞれの動作モードを切り替える制御部と、を備える。それにより、本実施の形態にかかるメモリは、複数の機能ブロックから同一のメモリコアに対して同時に読み書き要求が発生せず調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。さらに、本実施の形態にかかるメモリは、外部回路から複数のメモリコアへのそれぞれのアクセスモードに応じて複数のメモリコアのそれぞれの動作モードを切り替えることができるため、バースト長等のアクセスモードの異なる複数の機能ブロックからアクセスがあった場合でも、データ処理性能の低下を防止することができる。以下、具体的に説明する。図1に示す半導体集積回路は、複数の機能ブロックを有する集積回路外部回路101と、メモリ102と、を備える。なお、集積回路101は、例えば、ソフトウェアによりその構成を変更可能なFPGAFieldProgrammableGateArrayである。以下では、集積回路101がFPGAである場合を例に説明する以下、FPGA101と称す。FPGA101は、プログラミングされることにより、4つの独立した機能ブロック103-1~103-4と、インターフェイス回路104-1~104-4と、を有する。インターフェイス回路104-1~104-4は、それぞれ機能ブロック103-1~103-4からメモリ102へのアクセスをインターフェイスする回路である。なお、FPGA101は、図示していないが、機能ブロック103-1~103-4やメモリ102に供給されるクロック信号を生成する回路や、後述する切替信号切替情報S1を生成する回路をさらに有する。メモリ102は、独立にアクセス可能な4つのメモリコア第1のメモリコア106-1、メモリコア第2のメモリコア106-2、メモリコア106-3及びメモリコア106-4を備える。さらに、メモリ102は、インターフェイス回路第1のバスインターフェイス回路105-1、インターフェイス回路第2のバスインターフェイス回路105-2、インターフェイス回路105-3及びインターフェイス回路105-4を備える。さらに、メモリ102は、選択回路107-1,107-2と、モード情報記憶部108-1,108-2と、アクセス制御部110-1~110-4と、を備える。なお、メモリコア106-1,106-2によりメモリアレイM1が構成される。メモリコア106-3,106-4によりメモリアレイM2が構成される。また、アクセス制御部110-1~110-4により制御部が構成される。FPGA101とメモリ102との間では、外部バスを介して信号伝達が行われる。メモリコア106-1~106-4は、それぞれデータを記憶するためのメモリセル記憶領域を複数有する。アクセス制御部110-1~110-4は、ぞれぞれ、モード設定レジスタ109-1~109-4後述に記憶されたモード情報に基づいて、メモリコア106-1~106-4の動作モードを切り替える。メモリコア106-1~106-4は、それぞれ、アクセス制御部110-1~110-4によって設定された動作モードにて動作する。それにより、FPGA101は、所望のアクセスモードにて、メモリコア106-1~106-4にアクセスすることが可能になる。より具体的には、FPGA101は、モード設定レジスタ109-1~109-4に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-1~106-4にアクセスすることが可能になる。メモリコア106-1~106-4では、アドレス信号ADDによって指定されたメモリセルに対しデータが書き込まれ、又は、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される。なお、データの読み出し及び書き込みは、コマンド信号CMDに含まれるライトイネーブル信号によって切り替えられる。インターフェイス回路105-1~105-4は、FPGA101からメモリコア106-1~106-4のいずれかへのアクセスをインターフェイスする回路である。なお、インターフェイス回路105-1~105-4は、FPGA101から供給される切替信号切替情報S1に基づいてそれぞれ活性化されるか否か使用されるか否かが制御される。選択回路107-1は、インターフェイス回路105-1,105-2とメモリコア106-1,106-2との間に設けられる。選択回路107-1は、FPGA101から供給される切替信号S1に基づいて、インターフェイス回路105-1,105-2とメモリコア106-1,106-2との間の信号経路を選択する。より具体的には、選択回路107-1は、複数のメモリコア106-1,106-2のそれぞれを、複数のインターフェイス回路105-1,105-2のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する。換言すると、選択回路107-1は、活性化されたインターフェイス回路が互いに異なるメモリコアに接続されるように、当該インターフェイス回路とメモリコア106-1,106-2との間の信号経路を選択する。ここで、活性化されたインターフェイス回路とは、インターフェイス回路105-1,105-2のうち、FPGA101からメモリアレイM1メモリコア106-1,106-2へのアクセスを実際にインターフェイスしている回路のことである。選択回路107-2は、インターフェイス回路105-3,105-4とメモリコア106-3,106-4との間に設けられる。選択回路107-2は、FPGA101から供給される切替信号S1に基づいて、インターフェイス回路105-3,105-4とメモリコア106-3,106-4との間の信号経路を選択する。より具体的には、選択回路107-2は、複数のメモリコア106-3,106-4のそれぞれを、複数のインターフェイス回路105-3,105-4のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する。換言すると、選択回路107-2は、活性化されたインターフェイス回路が互いに異なるメモリコアに接続されるように、当該インターフェイス回路とメモリコア106-3,106-4との間の信号経路を選択する。ここで、活性化されたインターフェイス回路とは、インターフェイス回路105-3,105-4のうち、FPGA101からメモリアレイM2メモリコア106-3,106-4へのアクセスを実際にインターフェイスしている回路のことである。図1の例では、FPGA101からメモリ102に対してHレベルの切替信号S1が供給されている。それにより、メモリ102では、インターフェイス回路105-1~105-4は、選択回路107-1,107-2を介してそれぞれメモリコア106-1~106-4に接続される。つまり、インターフェイス回路105-1~105-4は、いずれも活性化される。より具体的には、図1の例では、機能ブロック103-1とメモリコア106-1との間の信号伝達は、FPGA101側のインターフェイス回路104-1及びメモリ102側のインターフェイス回路105-1を介して行われる。機能ブロック103-2とメモリコア106-2との間の信号伝達は、FPGA101側のインターフェイス回路104-2及びメモリ102側のインターフェイス回路105-2を介して行われる。機能ブロック103-3とメモリコア106-3との間の信号伝達は、FPGA101側のインターフェイス回路104-3及びメモリ102側のインターフェイス回路105-3を介して行われる。機能ブロック103-4とメモリコア106-4との間の信号伝達は、FPGA101側のインターフェイス回路104-4及びメモリ102側のインターフェイス回路105-4を介して行われる。このように、複数のメモリコア106-1~106-4は、それぞれ、複数のインターフェイス回路105-1~105-4のうち何れか一つのインターフェイス回路に接続されている。換言すると、活性化されているインターフェイス回路105-1~105-4は、互いに異なるメモリコアに接続されている。なお、活性化されているインターフェイス回路が互いに異なるメモリコアに接続されるのであれば、例えば、インターフェイス回路105-1がメモリコア106-2に接続され、インターフェイス回路105-2がメモリコア106-1に接続されるように信号経路が選択されても良い。モード情報記憶部108-1は、チャンネル毎に個別にモード情報を記憶する部である。モード情報記憶部108-1は、メモリコア106-1,106-2に対応するモード設定レジスタ109-1,109-2を有する。モード設定レジスタ109-1,109-2は、それぞれメモリコア106-1,106-2のモード情報第1及び第2のモード情報を記憶する。なお、モード情報とは、FPGA101からメモリコアへのアクセスモード例えばバースト長を特定するための情報である。本実施の形態では、各モード設定レジスタ109-1,109-2に記憶されるモード情報は、動作モード設定時において、FPGA101からアドレス信号線及びコマンド信号線を伝達しインターフェイス回路105-1を介して供給される。アクセス制御部110-1は、モード設定レジスタ109-1に記憶されたモード情報に基づいて、メモリコア106-1の動作モードを切り替える。メモリコア106-1は、アクセス制御部110-1により設定された動作モードにて動作する。それにより、FPGA101ここでは機能ブロック103-1は、所望のアクセスモードにてメモリコア106-1にアクセスすることが可能になる。より具体的には、FPGA101は、モード設定レジスタ109-1に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-1にアクセスすることが可能になる。同様にして、アクセス制御部110-2は、モード設定レジスタ109-2に記憶されたモード情報に基づいて、メモリコア106-2の動作モードを切り替える。メモリコア106-2は、アクセス制御部110-2により設定された動作モードにて動作する。それにより、FPGA101ここでは機能ブロック103-2は、所望のアクセスモードにてメモリコア106-2にアクセスすることが可能になる。より具体的には、FPGA101ここでは機能ブロック103-2は、モード設定レジスタ109-2に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-2にアクセスすることが可能になる。動作モード設定の詳細については後述する。モード情報記憶部108-2は、チャンネル毎に個別にモード情報を記憶する部である。モード情報記憶部108-2は、メモリコア106-3,106-4に対応するモード設定レジスタ109-3,109-4を有する。モード設定レジスタ109-3,109-4は、それぞれメモリコア106-3,106-4のモード情報を記憶する。本実施の形態では、各モード設定レジスタ109-3,109-4に記憶されるモード情報は、動作モード設定時において、FPGA101からアドレス信号線及びコマンド信号線を伝達しインターフェイス回路105-3を介して供給される。アクセス制御部110-3は、モード設定レジスタ109-3に記憶されたモード情報に基づいて、メモリコア106-3の動作モードを切り替える。メモリコア106-3は、アクセス制御部110-3により設定された動作モードにて動作する。それにより、FPGA101ここでは機能ブロック103-3は、所望のアクセスモードにてメモリコア106-3にアクセスすることが可能になる。より具体的には、FPGA101ここでは機能ブロック103-3は、モード設定レジスタ109-3に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-3にアクセスすることが可能になる。同様にして、アクセス制御部110-4は、モード設定レジスタ109-4に記憶されたモード情報に基づいて、メモリコア106-4の動作モードを切り替える。メモリコア106-4は、アクセス制御部110-4により設定された動作モードにて動作する。それにより、FPGA101ここでは機能ブロック103-4は、所望のアクセスモードにてメモリコア106-4にアクセスすることが可能になる。より具体的には、FPGA101ここでは機能ブロック103-4は、モード設定レジスタ109-4に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-4にアクセスすることが可能になる。FPGA101は、メモリ102にアクセスを必要とする機能ブロックの数に応じた信号レベルの切替信号S1を生成し、外部端子GPIOからメモリ102に対して出力する。さらに、FPGA101は、クロック信号CK1~CK4を生成しメモリ102に対して出力する。クロック信号CK1~CK4は、それぞれアクセス制御部110-1~110-4に供給される。アクセス制御部110-1~110-4は、FPGA101からメモリコア106-1~106-4へのアクセスをそれぞれクロック信号CK1~CK4に同期して実行する。つまり、メモリ102は、メモリコア106-1~106-4をそれぞれ異なる動作周波数で動作させることができる。換言すると、メモリ102は、チャンネル毎に異なる動作周波数で動作させることができる。なお、クロック信号CK1は、第1のクロック信号と称す場合がある。クロック信号CK2は、第2のクロック信号と称す場合が有る。図2に示す半導体集積回路は、図1に示すFPGA101を再プログラミングしてFPGA201としたものである。具体的には、FPGA201は、再プログラミングされることにより、2つの独立した機能ブロック203-1,203-2と、インターフェイス回路204-1~204-4と、を有する。その他の回路構成は図1の場合と同様であるため説明を省略する。インターフェイス回路204-1,204-3は、それぞれ機能ブロック203-1,203-2からメモリ102へのアクセスをインターフェイスする回路である。一方、インターフェイス回路204-2,204-4は、メモリ102との間のインターフェイスに使用されない。図2の例では、FPGA201からメモリ102に対してLレベルの切替信号S1が供給されている。それにより、メモリ102では、インターフェイス回路105-1が選択回路107-1を介してメモリコア106-1,106-2に接続され、インターフェイス回路105-3が選択回路107-2を介してメモリコア106-3,104-4に接続される。つまり、インターフェイス回路105-1~105-4のうちインターフェイス回路105-1,105-3のみが活性化される実際に使用される。つまり、図2の例では、機能ブロック203-1とメモリコア106-1,106-2との間の信号伝達は、FPGA201側のインターフェイス回路204-1及びメモリ102側のインターフェイス回路105-1を介して行われる。機能ブロック203-2とメモリコア106-3,106-4との間の信号伝達は、FPGA201側のインターフェイス回路204-3及びメモリ102側のインターフェイス回路105-3を介して行われる。このように、複数のメモリコア106-1~106-4は、それぞれ、複数のインターフェイス回路105-1~105-4のうち何れか一つのインターフェイス回路に接続されている。換言すると、活性化されているインターフェイス回路105-1,105-3は、互いに異なるメモリコアに接続されている。一方、インターフェイス回路105-2,105-4は使用されない。したがって、インターフェイス回路105-2,105-4には、例えば、FPGA201からの信号の代わりに固定信号所定の論理レベルの電圧が供給される。それにより、入力端子オープンによるフローティングを防ぐことができる。なお、活性化されているインターフェイス回路が互いに異なるメモリコアに接続されるのであれば、例えば、インターフェイス回路105-1がメモリコア106-1にのみ接続され、インターフェイス回路105-3がメモリコア106-3にのみ接続されるように信号経路が選択されても良い。このように、本実施の形態にかかるメモリ102では、選択回路107-1,107-2が、活性化されている実際に使用されるインターフェイス回路を互いに異なるメモリコアに接続させるように、当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。換言すると、選択回路107-1,107-2は、複数のメモリコアのそれぞれを複数のインターフェイス回路のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する。それにより、本実施の形態にかかるメモリ102は、複数の機能ブロックから同一のメモリコアに対して同時に読み書き要求が発生せず調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。なお、上記の例では、メモリ102において活性化されるインターフェイス回路が4個又は2個である場合を例に説明したが、これに限られない。活性化されるインターフェイス回路は任意に変更可能である。次に、メモリ102の動作モードの設定方法について、図3及び図4を用いてさらに詳細に説明する。なお、動作モード設定時にモード情報記憶部108-1,108-2にそれぞれ供給されるモード情報は、常に活性化されているインターフェイス回路を介して供給されることが好ましい。それにより、モード情報記憶部108-1,108-2へのモード情報の供給ができなくなるという問題は生じなくなる。本実施の形態では、動作モード設定時にモード情報記憶部108-1,108-2に供給されるモード情報は、それぞれ常に活性化されているインターフェイス回路105-1,105-3を介して供給される場合を例に説明する。図3は、FPGA101又は201からメモリ102に供給されるコマンド信号及びアドレス信号の関係を示す図である。なお、図3では、FPGA101又は201からインターフェイス回路105-1に供給されるコマンド信号及びアドレス信号について説明するが、FPGA101又は201からインターフェイス回路105-3に供給されるコマンド信号及びアドレス信号の場合も同様である。したがって、インターフェイス回路105-3に供給されるコマンド信号及びアドレス信号についての説明は省略する。図3に示すように、インターフェイス回路105-1は、コマンド信号として、チップセレクト信号CSN_1、ライトイネーブル信号WEN_1及びリフレッシュ信号REFN_1をFPGAから受信する。また、インターフェイス回路105-1は、アドレス信号として、nnは自然数ビットのアドレス信号An-1_1~A0_1をFPGAから受信する。例えば、チップセレクト信号CSN_1が論理値1の場合、インターフェイス回路105-1に接続されたメモリコアに対してデータの書き込み等は行われない図3のNOP。例えば、チップセレクト信号CSN_1が論理値0、ライトイネーブル信号WEN_1が論理値1及びリフレッシュ信号REFN_1が論理値1の場合、アドレス信号An-1_1~A0_1によって指定されたメモリセルに記憶されたデータの読み出しが行われる図3のREAD。例えば、チップセレクト信号CSN_1が論理値0、ライトイネーブル信号WEN_1が論理値0及びリフレッシュ信号REFN_1が論理値1の場合、アドレス信号An-1_1~A0_1によって指定されたメモリセルに対してデータの書き込みが行われる図3のWRITE。例えば、チップセレクト信号CSN_1が論理値0、ライトイネーブル信号WEN_1が論理値1及びリフレッシュ信号REFN_1が論理値0の場合、インターフェイス回路105-1に接続されたメモリコアに対してリフレッシュが実行される図3のREFRESH。例えば、チップセレクト信号CSN_1が論理値0、ライトイネーブル信号WEN_1が論理値0及びリフレッシュ信号REFN_1が論理値0の場合、即ち、動作モード設定時では、アドレス信号An-1_1~A0_1に含まれるモード情報がモード情報記憶部108-1に記憶される図3のMRS。図4は、動作モード設定時にFPGA101又は201からメモリ102に供給されるアドレス信号を説明するための図である。なお、図4では、FPGA101又は201からインターフェイス回路105-1に供給されるアドレス信号について説明するが、FPGA101又は201からインターフェイス回路105-3に供給されるアドレス信号の場合も同様である。したがって、インターフェイス回路105-3に供給されるアドレス信号についての説明は省略する。図4に示すように、チップセレクト信号CSN_1が論理値0、ライトイネーブル信号WEN_1が論理値0及びリフレッシュ信号REFN_1が論理値0の場合図3のMRSの場合、即ち、動作モード設定時、アドレス信号An-1_1~A0_1には、モード情報記憶部108-1に記憶させるためのモード情報が含まれている。まず、図1に示す回路構成の場合におけるメモリ102の動作モードの設定方法について図4を参照して説明する。図1に示す回路構成の場合、チャンネル1用モード設定レジスタ109-1用のモード情報第1のモード情報としてアドレス信号A4_1~A0_1が用いられ、チャンネル2用モード設定レジスタ109-2用のモード情報第2のモード情報としてアドレス信号A9_1~A5_1が用いられる。アドレス信号A0_1には、インターフェイス回路105-1に設けられた複数の外部端子のうち、データの受け渡しをする外部端子として、双方向の入出力端子を使用するか入力専用端子及び出力専用端子を使用するか、を決定するための情報が含まれている。例えば、アドレス信号A0_1が論理値0の場合、データの受け渡しをする外部端子として双方向の入出力端子が使用される図4のCommonI/O。一方、アドレス信号A0_1が論理値1の場合、データの受け渡しをする外部端子として入力専用端子及び出力専用端子が使用される図4のSeparatedI/O。アドレス信号A2_1,A1_1には、メモリコア106-1から読み出されるデータ又はメモリコア106-1に書き込まれるデータのバースト長を決定するための情報が含まれている。例えば、アドレス信号A2_1が論理値0、アドレス信号A1_1が論理値0の場合、バースト長は2となる。アドレス信号A2_1が論理値0、アドレス信号A1_1が論理値1の場合、バースト長は4となる。アドレス信号A2_1が論理値1、アドレス信号A1_1が論理値0の場合、バースト長は8となる。アドレス信号A4_1,A3_1には、メモリコア106-1におけるランダムサイクル時間tRC、ライトレイテンシーtWL及びリードレイテンシーtRLを決定するための情報が含まれている。例えば、アドレス信号A4_1が論理値0、アドレス信号A3_1が論理値0の場合、ランダムサイクル時間tRCは1クロックサイクル、ライトレイテンシーtWLは2クロックサイクル、及び、リードレイテンシーtRLは1クロックサイクルとなる。また、このときのメモリコア106-1の動作周波数は200MHzとなる。アドレス信号A4_1が論理値0、アドレス信号A3_1が論理値1の場合、ランダムサイクル時間tRCは2クロックサイクル、ライトレイテンシーtWLは5クロックサイクル、及び、リードレイテンシーtRLは3クロックサイクルとなる。また、このときのメモリコア106-1の動作周波数は400MHzとなる。アドレス信号A4_1が論理値1、アドレス信号A3_1が論理値0の場合、ランダムサイクル時間tRCは4クロックサイクル、ライトレイテンシーtWLは9クロックサイクル、及び、リードレイテンシーtRLは6クロックサイクルとなる。また、このときのメモリコア106-1の動作周波数は600MHzとなる。同様にして、アドレス信号A5_1には、インターフェイス回路105-2に設けられた複数の外部端子のうち、データの受け渡しをする外部端子として、双方向の入出力端子を使用するか、入力専用端子及び出力専用端子を使用するか、を決定するための情報が含まれている。アドレス信号A6_1,A7_1には、メモリコア106-2から読み出されるデータ又はメモリコア106-2に書き込まれるデータのバースト長を決定するための情報が含まれている。アドレス信号A8_1,A9_1には、メモリコア106-2におけるランダムサイクル時間tRC、ライトレイテンシーtWL及びリードレイテンシーtRLを決定するための情報が含まれている。モード設定レジスタ109-1には、動作モード設定時において、アドレス信号A4_1~A0_1の情報モード情報が記憶される。アクセス制御部110-1は、モード設定レジスタ109-1に記憶されたモード情報に基づいてメモリコア106-1の動作モードを切り替える。それにより、通常動作時において、メモリコア106-1は、アクセス制御部110-1によって設定された動作モードにて動作する。それにより、機能ブロック103-1は、モード設定レジスタ109-1に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-1へのアクセスが可能になる。また、モード設定レジスタ109-2には、動作モード設定時において、アドレス信号A9_1~A5_1の情報モード情報が記憶される。アクセス制御部110-2は、モード設定レジスタ109-2に記憶されたモード情報に基づいてメモリコア106-2の動作モードを切り替える。それにより、通常動作時において、メモリコア106-2は、アクセス制御部110-2によって設定された動作モードにて動作する。それにより、機能ブロック103-2は、モード設定レジスタ109-2に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-2へのアクセスが可能になる。同様にして、モード設定レジスタ109-3,109-4には、動作モード設定時において、インターフェイス回路105-3に供給されるアドレス信号の情報モード情報が記憶される。アクセス制御部110-3,110-4は、それぞれ、モード設定レジスタ109-3,109-4に記憶されたモード情報に基づいて、メモリコア106-3,106-4の動作モードを切り替える。それにより、通常動作時において、メモリコア106-3,106-4は、それぞれ、アクセス制御部110-3,110-4によって設定された動作モードにて動作する。それにより、機能ブロック103-3,103-4は、それぞれ、モード設定レジスタ109-3,109-4に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-3,106-4へのアクセスが可能になる。次に、図2に示す回路構成の場合におけるメモリ102の動作モードの設定について図4を参照して説明する。図2に示す回路構成の場合、チャンネル1用モード設定レジスタ109-1,109-2用のモード情報としてアドレス信号A4_1~A0_1が用いられる。つまり、モード設定レジスタ109-1,109-2には、共通のモード情報が記憶される。なお、モード設定レジスタ109-1用のモード情報としてアドレス信号A4_1~A0_1が用いられ、モード設定レジスタ109-2用のモード情報としてアドレス信号A9_1~A5_1が用いられても良い。このとき、これらのモード情報は、互いに同じ内容の情報となっている。具体的な動作モードの設定方法については、上記と同様であるため説明を省略する。この場合、通常動作時において、機能ブロック203-1は、モード設定レジスタ109-1に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-1へのアクセスが可能になる。また、機能ブロック203-1は、モード設定レジスタ109-2に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-2へのアクセスが可能になる。同様にして、通常動作時において、機能ブロック203-2は、モード設定レジスタ109-3に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-3へのアクセスが可能になる。また、機能ブロック203-2は、モード設定レジスタ109-4に記憶されたモード情報により特定されるアクセスモードにて、メモリコア106-4へのアクセスが可能になる。なお、上記したメモリ102の動作モードの設定条件は、あくまでも一例であり、各メモリコアの能力を超えない範囲内で様々な設定条件に変更可能である。また、モード情報の伝達に用いられるアドレス信号のビット幅は、1チャンネル当たり5ビット幅である場合に限られず、適宜変更可能である。このように、アドレス信号線及びコマンド信号線を用いてモード情報を伝達することにより、モード情報の伝達用に追加の信号線及び外部端子が不要になるため、回路規模の増大を抑制することが可能になる。タイミングチャート図5Aは、図1に示す半導体集積回路の動作の一例を示すタイミングチャートである。より具体的には、図5Aは、機能ブロック103-1がメモリ102に対してデータの読み出し要求を行うと同時に、機能ブロック103-2がメモリ102に対してデータの書き込み要求を行った場合のタイミングチャートである。つまり、図5Aは、図11Bに示すタイミングチャートと同じ条件のアクセス要求があった場合のタイミングチャートである。なお、機能ブロック103-1~103-3が1回のデータ読み出し要求によりメモリ102から受信する必要のある読み出しデータの量は、それぞれデータ量Xであるものとする。一方、機能ブロック103-4が1回のデータ読み出し要求によりメモリ102から受信する必要のある読み出しデータの量は、データ量Xの2倍データ量2Xであるものとする。つまり、機能ブロック103-4は、1回のデータ読み出し要求により、機能ブロック103-1の2倍の読み出しデータを受信する必要がある。また、メモリ102は、1回のデータ読み出し要求に対して、それぞれデータ量Xの読み出しデータを送信可能であるものとする。まず、機能ブロック103-1がインターフェイス回路104-1に対して読み出し要求を出すと同時に、機能ブロック103-2がインターフェイス回路104-2に対して書き込み要求を出す時刻t1。このように、機能ブロック103-1,103-2から出された読み出し要求及び書き込み要求は、調停回路による調停が行われることなくそれぞれ直接インターフェイス回路104-1,104-2に伝達される。インターフェイス回路104-1は、機能ブロック103-1から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ102に対して出力する。同時に、インターフェイス回路104-2は、機能ブロック103-2から受け取った書き込み要求に応じたコマンド信号、アドレス信号及び書き込み用のデータ信号を生成し、メモリ102に対して出力する時刻t2。メモリ102において、インターフェイス回路105-1は、FPGA101から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア106-1に転送する時刻t3。同時に、インターフェイス回路105-2は、FPGA101から出力されたコマンド信号、アドレス信号及び書き込み用のデータ信号を受信して、後段のメモリコア106-2に転送する時刻t3。このように、本実施の形態にかかるメモリ102では、活性化されているインターフェイス回路105-1,105-2が互いに異なるメモリコアに接続される。そのため、複数の機能ブロックから同時に読み書き要求があった場合でも、これらの要求は調停回路により調停されることなく並行して処理が実行される。メモリコア106-1では、所定期間の読み出し動作の後時刻t3~t4、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t4。インターフェイス回路105-1は、メモリコア106-1から読み出されたデータをFPGA101に対して出力する時刻t4。一方、メモリコア106-2では、メモリコア106-2と並行してアクセスが実行され、所定期間の書き込み動作の後、アドレス信号によって指定されたメモリセルにデータが書き込まれる時刻t3~t5。FPGA101において、インターフェイス回路104-1は、メモリ102から出力されたデータを受信して、読み出し要求の要求元である機能ブロック103-1に転送する時刻t5。機能ブロック103-1は、インターフェイス回路104-1から転送されたデータをクロック信号CK1に同期して取り込む時刻t6。このようにして、データの読み出し要求及び書き込み要求に対する一連の動作が完了する。図5Aの例では、機能ブロック103-1がデータの読み出し要求を出してから当該データを受け取るまでの期間は、同条件の図11Bの例と比較して6クロックサイクル少ない、7クロックサイクル時刻t1~t6である。つまり、クロックサイクル数が減少した分だけデータ処理性能が向上している。さらに、このときのデータ処理性能は、調停回路の処理時間が省略されるため、図11Aのようにデータの読み出し要求が単独であった場合と比較しても2クロックサイクル少なくなる。このように、本実施の形態にかかるメモリ半導体装置では、活性化されているインターフェイス回路を互いに異なるメモリコアに接続させるように、選択回路が当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。換言すると、本実施の形態にかかるメモリ半導体装置では、選択回路が、複数のメモリコアのそれぞれを複数のインターフェイス回路のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する。それにより、本実施の形態にかかるメモリは、複数の機能ブロックから同一のメモリコアに対して同時に読み書き要求が発生せず調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。また、複数の機能ブロックから同時に読み書き要求があった場合でも、これらの読み書き要求はそれぞれ異なるメモリコアにアクセスされるため、図2の場合のように機能ブロックの数が変化しても、これら機能ブロックは常に一定の性能を維持することができる。図5Bは、図1に示す半導体集積回路の動作の他の例を示すタイミングチャートである。より具体的には、図5Bは、機能ブロック103-3が単独でメモリ102に対してデータの読み出し要求を行った場合のタイミングチャートである。つまり、図5Bは、図11Aに示すタイミングチャートと同様に、1つの機能ブロックが単独でデータ量Xのデータ読み出し要求を行った場合のタイミングチャートである。なお、機能ブロック103-3は、他の機能ブロック103-1,103-2,103-4と比較して遅い動作周波数で動作可能であるものとする。ここで、メモリ102は、上記したように、独立にアクセス可能なメモリコア106-1~106-4に対してそれぞれ独自の動作モードを設定することが可能である。つまり、メモリ102は、メモリコア106-3を他のクロック信号CK1,CK2,CK4よりも遅い周波数のクロック信号CK3にて動作させるように動作モードを設定することが可能である。それにより、機能ブロック103-3は、他の機能ブロックよりも低い所望の動作周波数で動作することが可能となる。まず、機能ブロック103-3がインターフェイス回路104-3に対して読み出し要求を出す時刻t1。このように、機能ブロック103-3から出力された読み出し要求は、調停回路による調停が行われることなく直接インターフェイス回路104-3に伝達される。インターフェイス回路104-3は、機能ブロック103-3から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ102に対して出力する時刻t2。メモリ102において、インターフェイス回路105-3は、FPGA101から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア106-3に転送する時刻t3。メモリコア106-3では、所定期間の読み出し動作の後時刻t3~t4、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t4。インターフェイス回路105-3は、メモリコア106-3から読み出されたデータをFPGA101に対して出力する時刻t4。FPGA101において、インターフェイス回路104-3は、メモリ102から出力されたデータを受信して、読み出し要求の要求元である機能ブロック103-3に転送する時刻t5。機能ブロック103-3は、インターフェイス回路104-3から転送されたデータをクロック信号CK3に同期して取り込む時刻t6。このようにして、データの読み出し要求に対する一連の動作が完了する。このように、本実施の形態にかかるメモリは、独立にアクセス可能な複数のメモリコアにそれぞれ独自の動作モードを設定することが可能である。換言すると、本実施の形態にかかるメモリは、複数のモード設定レジスタにそれぞれ独自のモード情報を記憶することが可能である。そのため、複数の機能ブロックは、それぞれ所望の動作周波数にてメモリアクセスを行うことが可能になる。つまり、複数の機能ブロックは、図11Aの場合と異なり、不必要に速い又は遅い動作周波数にてメモリアクセスを行う必要が無くなる。それにより、本実施の形態にかかるメモリは、データ処理性能の低下をさらに防止することができる。さらに、本実施の形態にかかるメモリは、これらメモリコアの動作モードを、アクセス元の機能ブロックのアクセスモードに応じた動作モードに適宜変更することが可能である。換言すると、本実施の形態にかかるメモリは、複数のモード設定レジスタに記憶されたモード情報を適宜変更することが可能である。そのため、FPGA101が再プログラミングされることにより機能ブロックが変更された場合でも、それぞれの機能ブロックが所望の動作周波数にてメモリアクセスできるように柔軟に対応することが可能である。なお、図5Bの例でのデータ処理性能は、調停回路の処理時間が省略されるため、図11Aの場合と比較しても2クロックサイクル少なくなる。図5Cは、図1に示す半導体集積回路の動作の他の例を示すタイミングチャートである。より具体的には、図5Cは、機能ブロック103-4が単独でメモリ102に対してデータの読み出し要求を行った場合のタイミングチャートである。つまり、図5Cは、図11Cに示すタイミングチャートと同様に、1つの機能ブロックが単独でデータ量2Xのデータ読み出し要求を行った場合のタイミングチャートである。ここで、メモリ102は、上記したように、独立にアクセス可能なメモリコア106-1~106-4に対してそれぞれ独自の動作モードを設定することが可能である。したがって、メモリ102は、1回のデータ読み出し要求に対してデータ量2Xのデータをメモリコア106-4から読み出させるように動作モードを設定することが可能である。つまり、メモリ102は、メモリコア106-4から読み出されるデータのバースト長を、他のメモリコアの場合の2倍にするように動作モードを設定することが可能である。それにより、機能ブロック103-4は、1回のデータ読み出し要求により、調停回路によって読み出し要求を複数回に分割することなく、所望のデータ量2Xの読み出しデータを受信することが可能となる。まず、機能ブロック103-4がインターフェイス回路104-4に対して読み出し要求を出す時刻t1。このように、機能ブロック103-4から出力された読み出し要求は、調停回路による調停が行われることなく直接インターフェイス回路104-4に伝達される。インターフェイス回路104-4は、機能ブロック103-4から受け取った読み出し要求に応じたコマンド信号及びアドレス信号を生成し、メモリ102に対して出力する時刻t2。メモリ102において、インターフェイス回路105-4は、FPGA101から出力されたコマンド信号及びアドレス信号を受信して、後段のメモリコア106-4に転送する時刻t3。メモリコア106-4では、所定期間の読み出し動作の後時刻t3~t4、アドレス信号によって指定されたメモリセルに記憶されたデータが読み出される時刻t4。このとき、図5Bの場合と比較して2倍のデータ量2Xのデータが読み出される時刻t4~t6。インターフェイス回路105-4は、メモリコア106-4から読み出されたデータをFPGA101に対して出力する時刻t4。FPGA101において、インターフェイス回路104-4は、メモリ102から出力されたデータを受信して、読み出し要求の要求元である機能ブロック103-4に転送する時刻t5。機能ブロック103-4は、インターフェイス回路104-4から転送されたデータをクロック信号CK4に同期して取り込む時刻t6。このようにして、データの読み出し要求に対する一連の動作が完了する。図5Cの例では、機能ブロック103-4がデータの読み出し要求を出力してから当該データを受け取るまでの期間は、図11Cの場合と比較して6クロックサイクル少ない、7クロックサイクル時刻t1~t6である。つまり、クロックサイクル数が減少した分だけデータ処理性能が向上している。このように、本実施の形態にかかるメモリは、独立にアクセス可能な複数のメモリコアにそれぞれ独自の動作モードを設定することが可能である。換言すると、本実施の形態にかかるメモリは、複数のモード設定レジスタにそれぞれ独自のモード情報を記憶することが可能である。そのため、複数の機能ブロックは、図11Cの場合と異なり調停回路によって読み出し要求を複数回に分割することなく、所望のバースト長の読み出しデータを受信することが可能になる。それにより、本実施の形態にかかるメモリは、データ処理性能の低下をさらに防止することができる。さらに、本実施の形態にかかるメモリは、これらメモリコアの動作モードを、アクセス元の機能ブロックのアクセスモードに応じた動作モードに適宜変更することが可能である。換言すると、本実施の形態にかかるメモリは、複数のモード設定レジスタに記憶されたモード情報を適宜変更することが可能である。そのため、FPGA101が再プログラミングされることにより機能ブロックが変更された場合でも、それぞれの機能ブロックが所望のバースト長の読み出しデータを受信できるように柔軟に対応することが可能である。実施の形態2図6は、本発明の実施の形態2にかかるメモリ半導体装置を備えた半導体集積回路を示すブロック図である。図6に示すメモリ102aでは、図1に示すメモリ102と比較して、FPGA101から切替信号S1が供給されない。ここで、図6に示すメモリ102aでは、動作モード設定時のアドレス信号に含まれるモード情報に基づいて、選択回路107-1,107-2による信号経路の選択、及び、インターフェイス回路105-1~105-4の活性非活性が制御される。図6に示す半導体集積回路のその他の構成については、図1に示す半導体集積回路と同様であるため、その説明を省略する。図7は、動作モード設定時にFPGA101からメモリ102aに供給されるアドレス信号を説明するための図である。なお、図7では、FPGA101からインターフェイス回路105-1に供給されるアドレス信号について説明するが、FPGA101からインターフェイス回路105-3に供給されるアドレス信号の場合も同様である。したがって、インターフェイス回路105-3に供給されるアドレス信号についての説明は省略する。図7に示すように、動作モード設定時、アドレス信号An-1_1~A0_1には、モード情報記憶部108-1に記憶させるためのモード情報が含まれている。ここで、チャンネル1用のモード情報としてアドレス信号A4_1~A0_1が用いられる。チャンネル2用のモード情報としてアドレス信号A10_1~A6_1が用いられる。そして、アドレス信号A5_1には、選択回路107-1による信号経路の選択、及び、インターフェイス回路105-1,105-2の活性非活性、を決定するための情報切替情報が含まれている。例えば、アドレス信号A5_1が論理値0の場合、インターフェイス回路105-1とメモリコア106-1とが接続され、インターフェイス回路105-2とメモリコア106-2とが接続されるように、信号経路が選択されることとなる。一方、アドレス信号A5_1が論理値1の場合、インターフェイス回路105-1と2つのメモリコア106-1,106-2とが接続されるように、信号経路が選択されることとなる。このように、本実施の形態にかかるメモリは、モード情報に切替信号S1に相当する情報を含めることにより、実施の形態1の場合と同様の効果を奏することができる。また、切替信号S1用の外部端子が不要になるため、回路規模の増大を抑制することが可能になる。実施の形態3図8は、本発明の実施の形態3にかかるメモリ半導体装置を備えた半導体集積回路を示すブロック図である。図8に示すメモリ102bは、図1に示すメモリ102と比較して、クロック生成回路111をさらに備える。クロック生成回路111は、FPGA101から供給されるクロック信号CKに基づきそれぞれ独自の周波数のクロック信号CK1~CK4を生成する。例えば、クロック生成回路111は、モード設定レジスタ109-1~109-4に記憶されたモード情報に基づいて、それぞれ所望の周波数のクロック信号CK1~CK4を生成する。このように、本実施の形態にかかるメモリは、クロック生成回路111を備えることにより所望の周波数のクロック信号を生成することができるため、各メモリコアの動作モードの条件をより柔軟に設定することが可能となる。以上のように、上記実施の形態1~3にかかるメモリ半導体装置では、活性化されているインターフェイス回路を互いに異なるメモリコアに接続させるように、選択回路が当該インターフェイス回路とメモリアレイとの間の信号経路を選択する。換言すると、上記実施の形態にかかるメモリ半導体装置では、選択回路が、複数のメモリコアのそれぞれを複数のインターフェイス回路のうち何れか一つのインターフェイス回路に接続させるように信号経路を選択する。それにより、上記実施の形態にかかるメモリは、複数の機能ブロックから同一のメモリコアに対して同時に読み書き要求が発生せず調停回路による調停を行う必要がないため、データ処理性能の低下を防止することができる。さらに、上記実施の形態1~3にかかるメモリは、独立にアクセス可能な複数のメモリコアにそれぞれ独自の動作モードを設定することが可能である。換言すると、上記実施の形態1~3にかかるメモリは、複数のモード設定レジスタにそれぞれ独自のモード情報を記憶することが可能である。そのため、複数の機能ブロックは、それぞれ所望のアクセスモードにてメモリアクセスを行うことが可能になる。それにより、本実施の形態にかかるメモリは、データ処理性能の低下をさらに防止することができる。さらに、上記実施の形態1~3にかかるメモリは、これらメモリコアの動作モードを、アクセス元の機能ブロックのアクセスモードに応じた動作モードに適宜変更することが可能である。換言すると、上記実施の形態1~3にかかるメモリは、複数のモード設定レジスタに記憶されたモード情報を適宜変更することが可能である。そのため、FPGAが再プログラミングされることにより機能ブロックが変更された場合でも、それぞれの機能ブロックが所望のアクセスモードにてメモリアクセスできるように柔軟に対応することが可能である。なお、本発明は上記実施の形態1~3に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態1~3では、メモリが4つのインターフェイス回路と4つのメモリコアを備えた場合を例に説明したが、これに限られず、任意の数のインターフェイス回路及び任意の数のメモリコアを備えた回路構成に適宜変更可能である。本発明にかかるメモリは、例えば、高速なデータ処理性能が要求されるルータに搭載される。ルータにおけるデータ処理性能が向上することにより、消費電力の低減も期待できる。なお、ルータとは、図9に示すように異なるネットワーク間を相互接続するネットワーク装置のことである。"