デュアルデジタル/アナログ変換器のリニアリティ誤差を補償する方法であって、生成される電圧信号を示し、最上位ビット及び最下位ビットの範囲内に収められる連続した複数のビットのセットを表す複数のビットを含むデジタルデータ信号を受信する段階と、前記デジタルデータ信号の前記最上位ビットを含む前記デジタルデータ信号の前記複数のビットの連続したサブセットで構成される上位ビットアレイを、第1デジタル/アナログ変換器に適用する段階と、前記デジタルデータ信号の前記最下位ビットを含み前記デジタルデータ信号の前記複数のビットの連続したサブセットで構成される下位ビットアレイの少なくとも一部を操作するために、ルックアップテーブルの修正データの少なくとも一部を使用する段階とを備え、前記下位ビットアレイの少なくとも一部を操作することは、第1結果を提供するべく、前記下位ビットアレイの少なくとも一部に、前記ルックアップテーブルの前記修正データの少なくとも第1部分を乗じること、第2結果を提供するべく、得られた前記第1結果の少なくとも一部と、前記ルックアップテーブルの前記修正データの少なくとも第2部分とを加算すること、及び、前記第2結果を第2デジタル/アナログ変換器に適用することを含む方法。前記第1デジタル/アナログ変換器及び前記第2デジタル/アナログ変換器は、それぞれ受信したデジタル信号を、第1アナログ信号及び第2アナログ信号へと変換する請求項1に記載の方法。第3結果を提供するべく、前記第1アナログ信号と前記第2アナログ信号とを重ねる段階と、前記第3結果をアナログ電圧信号に変換する段階とを更に備える請求項2に記載の方法。前記変換されたアナログ電圧信号を判定する段階を更に備える請求項3に記載の方法。前記上位ビットアレイ及び前記下位ビットアレイは、前記デジタルデータ信号の少なくとも1つの共通ビットを共有する請求項1から4の何れか1項に記載の方法。前記ルックアップテーブルは、少なくとも2つのサブルックアップテーブルで構成され、前記修正データの前記第1部分は、前記少なくとも2つのサブルックアップテーブルのうちの第1サブルックアップテーブルによって提供され、前記修正データの前記第2部分は、前記少なくとも2つのサブルックアップテーブルのうちの第2サブルックアップテーブルによって提供される請求項1から5のいずれか1項に記載の方法。デュアルデジタル/アナログ変換器のリニアリティ誤差を補償する装置であって、請求項1に記載された方法に従って動作するデュアルデジタル/アナログ変換器のリニアリティ誤差を補償する補償部を備える装置。第1デジタル/アナログ変換器及び第2デジタル/アナログ変換器を更に備える請求項7に記載の装置。前記第1デジタル/アナログ変換器及び前記第2デジタル/アナログ変換器はそれぞれ、動作時に、少なくとも50Mspsを提供する請求項8に記載の装置。前記第1デジタル/アナログ変換器及び前記第2デジタル/アナログ変換器はそれぞれ、平行な入力を有し、デジタル/アナログ変換器への入力は、1以上のビット入力である請求項8又は9に記載の装置。前記第1デジタル/アナログ変換器及び前記第2デジタル/アナログ変換器は、同じダイ上に配置される請求項8から10のいずれか1項に記載の装置。本発明が、好ましい実施形態を参照して説明されるが、これらは、本発明の範囲を限定することを意図しておらず、発明を例示することを意図している。実施形態に記載された特徴及びそれらの組み合わせが、必ずしも本発明に全て必要であるというわけではない。明細書において、部材Aが部材Bに接続されているとの記載は、部材A及び部材Bが物理的に互いに直接接続されている状態、及び、部材A及び部材Bが、電気的接続に影響しないその他の部材を介して間接的に接続されている状態を意味する。同様に、部材Cが、部材Aと部材Bとの間に設けられているとの記載は、部材A及び部材C、又は、部材B及び部材Cが、互いに直接接続されている状態に加えて、これらの部材が、電気的接続に影響しないその他の部材を介して間接的に接続されている状態も含まれる。以下では、実施形態は、試験装置、具体的には、被試験デバイスDUTを試験する自動試験装置ATEと関連して説明される。図1には、本発明の一実施形態に係るATEの構成が簡略的に示されている。図に示すように、複数のビットを含むデジタルデータ信号1000を受信し、デジタルデータ信号1000は、生成される電圧信号を示し、複数のビットは、最上位ビット及び最下位ビットの範囲内に収められる連続した複数のビットのセットを表している。また、図1には、上位ビットアレイ1100が、第1のデジタル/アナログ変換器2100に適用され、上位ビットアレイ1100は、デジタルデータ信号1000の複数のビットの連続したサブセットから構成されており、サブセットは、デジタルデータ信号1000の最上位ビットを含む。更に、図1に示すように、下位ビットアレイ1200の少なくとも一部を操作する5000ために、ルックアップテーブル4000の修正データ4100の少なくとも一部を使用する。下位ビットアレイ1200は、デジタルデータ信号1000の複数のビットの連続したサブセットから構成されており、サブセットは、デジタルデータ信号1000の最下位ビットを含む。下位ビットアレイ1200の少なくとも一部を操作する5000ことは、第1結果1300を提供するべく、下位ビットアレイ1200の少なくとも一部に、ルックアップテーブル4000の修正データ4100の少なくとも第1部分4110を乗じること、第2結果1400を提供するべく、得られた第1結果1300の少なくとも一部と、ルックアップテーブル4000の修正データ4100の少なくとも第2部分4120とを加算すること、及び、第2結果1400を第2のデジタル/アナログ変換器2200に適用することを含む。図2には、本発明の別の実施形態に係るATEの構成が簡略化して示されている。実施形態は、デュアル電流DAC2100、2200を備え、第1DAC2100は、粗い電流出力を有し、第2DAC2200は、第1DACのリニアリティ誤差を修正し分解能を向上させる電流分割器3210を有する。これらDACの電流を結合したものが、増幅器6000によって電圧へと変換される。デジタル回路は、自動リニアリティ補正回路を含む。上位ビット1100は、第1DAC2100及びLUTルックアップテーブル4000に接続されて、修正データゲイン及びオフセット4110、4120を下位ビット1200に適用する。第1DAC2100誤差を修正するべく、下位ビット1200が、ゲイン乗算器5100及びオフセット加算器5200に適用される。較正回路7000は、参照DAC7200、差動増幅器7100及び精密ADC7300から較正されており、外付けの較正回路を使用することなく、正確な較正を行うことができる。較正回路は、増幅器の出力電圧を測定し、増幅器の出力を決定する。DVMデジタル電圧計又は差動電圧計は、NIST追跡可能DVMNIST=米国標準技術局を使用して較正されてもよい。温度及び時間について、最小リニアリティ誤差を維持するためには、2つのDAC2100、2200の整合が関係している。本発明は、1つのチップ1つのチップのデユアル電流DAC上に、デュアル電流出力DAC2100、2200を有してもよく、これらDAC2100、2200両方のチップ温度がほぼ同じとなり、ほぼ同じ参照入力を有し、また、ほぼ同じ電流設定を有することにより、良好な整合マッチング及びトラッキングを可能としている。本発明の一実施形態では、装置内で使用される第1デジタル/アナログ変換器2100及び第2デジタル/アナログ変換器2200は、同じダイ2000上に配置される。図2には、それぞれ受信したデジタル信号を、第1アナログ信号3100及び第2アナログ信号3200へと変換する第1デジタル/アナログ変換器2100及び第2デジタル/アナログ変換器2200が示されている。また、図2には、第1アナログ信号3100と第2アナログ信号3200とが加算されて、第3結果1500が求められ、第3結果1500がアナログ電圧信号3300に変換される様子が示されている。さらに、変換されたアナログ電圧信号3300の判定を行うことができる。第1DAC2100の出力3100は、増幅器に直接接続されており、第2DAC2200の出力は、電流分割器3210を介して増幅器6000に接続されている。この例では、電流分割器3210の比は、1/256である。2つのDACの全出力電流は、ITotal=IDAC11/256IDAC2である。出力の範囲を規定するべく、DAC内で電圧基準8100を使用してもよい。電流出力DACの場合、全電流又は最大電流は、電流設定抵抗器Rsetを有する電圧基準8100によって決定される。また、オフセット電流8200は、電圧基準回路8000によって決定されてもよい。DAC出力範囲は、単極又は双極であってもよい。好ましい実施形態では、幾つかのDAC出力の出力範囲は単極であり、0mAから10mAの出力範囲を提供する。通常のATEでは、双極の出力電圧例えば、-50Vから50Vを使用することが要求される。出力増幅器6000は、電圧変換器に対する電流として機能する。双極動作とするためには、オフセット電流8200が必要となる。図の場合には、-5mAのオフセット電流が印加され、増幅器6000は、DAC出力電流が0mAから10mAの場合、-5mAから5mAの電流範囲を有する。電流は、適切な双極電圧へと変換される。第1DACは、電力増幅器出力電圧フィードスルー電圧を制御する。例えば、機能及び位相マージンを保つために、100Mspsのオーダーの低いレイテンシのDACを必要とする場合がある。増幅器は、ゲイン選択を行うことなく、出力電圧をシームレスに変更してもよい。さらに、このようにすることで、電圧範囲の変更時に発生する不具合を低減させることができる。例えば、2Vの範囲の場合、16ビットが利用可能16ビット分解能であり、電圧に対する分解能は次のように計算される。分解能2V16bit216000006103515625VDACが40Vに対して0.000061Vの分解能を維持する場合に、必要となるビット分解能は、以下のように計算される。必要ビット40V000006103515625V29491202203この場合、DACが40Vに対して0.000061Vの分解能を維持するには、21ビット必要になる。図2に示した回路は、この条件に対応していてもよい。この回路のコンセプトは、少なくとも2つのDAC2100、2200を、それぞれ粗いDAC2100と精細なDAC2200として利用することである。粗いDAC2100は、大きなステップサイズを提供し、精細なDAC2200は、粗いDAC2100のステップを補間する。デュアルデジタル/アナログ変換器のリニアリティ誤差を補償する装置は、本発明の1以上の実施形態に係る動作に適応したデュアルデジタル/アナログ変換器のリニアリティ誤差を補償する補償部を備える。本発明の一実施形態において、装置は、第1デジタル/アナログ変換器2100及び第2デジタル/アナログ変換器2200を備える。本発明の一実施形態において、上記装置で使用される第1デジタル/アナログ変換器2100及び第2デジタル/アナログ変換器2200は、動作時に、少なくとも50Msps、望ましくは50Mspsから150Msps、より望ましくは100Mspsを提供してもよい。本発明の別の実施形態において、上記装置内の第1デジタル/アナログ変換器2100及び第2デジタル/アナログ変換器2200は、それぞれ平行な入力を有し、デジタル/アナログ変換器への入力は、1以上にビット入力、望ましくは、2ビットから22ビットの入力、より望ましくは10ビットから16ビットの入力、最も望ましくは14ビットの入力であってもよい。図3には、粗いDAC2100及び詳細なDAC2200プログラムビット関係が概略的に示されている。両方のビットアレイはそれぞれ、アクティブビットAB及びドントケアdontcareビットDCBから構成されている。DAC12100のアクティブビットの最下位ビットLSB2110の誤差を補償するには、DAC12100のアクティブLSB2110及びDAC22200の最上位ビットMSB2210をオーバーラップさせる。少なくとも2つのDAC2100及び2200を使用することにより、DAC12100のLSB2110の微分非リニアリティDNL誤差を補償する較正を行うことができる。DAC12100のDNL及びDAC22200のゲインを補償するべく、少なくとも2つのルックアップテーブルLUT4000が用意されてもよい。さらに図3では、上位ビットアレイ1100及び下位ビットアレイ1200は、デジタルデータ信号1000の少なくとも1つの共通ビットを共有する。ルックアップテーブル4000は、少なくとも2つのサブルックアップテーブル4000、4000によって構成され、修正データ4100の第1部分4110は、少なくとも2つのサブルックアップテーブル4000、4000のうちの第1サブルックアップテーブル4000によって提供され、修正データ4100の第2部分4120は、少なくとも2つのサブルックアップテーブル4000、4000のうちの第2サブルックアップテーブル4000によって提供される。図4には、メインDAC2100リニアリティ誤差の較正済み状態及び較正されていない状態が概略的に示されている。第1直線UCLは、第1DAC2100のリニアリティ誤差を示している。この誤差は、負のオフセットを第2DAC2200に加算することにより打ち消して、修正することができる。第2の線CLは、較正後の誤差を示している。この場合、分解能は、18ビットより高くすることができる。第2DAC2200の電流出力は、第1DAC2100の電流出力の1/256であるから、第2DAC2200のリニアリティ誤差も1/256である。したがって、第2DAC2200の誤差は、結果にほとんど影響を及ぼさない多くの場合、20ビット分解能以下。図5には、時間に対するDAC較正誤差曲線9600及び電圧9700が概略的に示されている。図5には、理想的な修正線9000と、誤差曲線9100の段階的な較正が示されている。図5では、3段階の較正が行われている。較正の各段階は、第2DAC2200段階値9200、段階値誤差9300、及び、段階誤差修正値9400を含み、修正された誤差曲線9500が受信される。較正回路は、粗いDACの電圧ステップの各々に対して、増幅器の出力電圧を測定する。電圧ステップの各々に対して、リニアリティエラーが計算される。精細なDAC2100についても、精細DAC2100のリニアリティ誤差を修正するべく、オフセット及びゲインが計算される。図6には、DAC較正誤差修正が概略的に示されている。粗いDAC2100の誤差修正較正及び精細なDAC2200の較正が示されている。さらに、較正が行われていない状態9100及び較正が行われた状態9500における両DAC信号の合計が示されている。当業者であれば、上記の様々な方法の段階を、プログラムされたコンピュータによって実行可能なことは明らかである。ある実施形態では、例えば、デジタルデータ記憶媒体のように、機械又はコンピュータ可読であり、機械実行可能又はコンピュータ実行可能プログラムの命令をエンコードするプログラム記憶デバイスを範囲に含むことを意図しており、命令は、上記の方法の段階の一部又は全てを実行する。プログラム記憶デバイスは、例えば、デジタルメモリ、磁気ディスク及び磁気テープのような磁気記憶媒体、ハードドライブ、又は光学的に読み出し可能なデジタルデータ記憶媒体である。実施形態は、上記の方法の段階を実行するようプログラムされたコンピュータも範囲に含むことを意図している。上記の説明及び添付の図面は、本発明の原理を例示しているにすぎない。当業者であれば、明細書には明示的に説明又は図示されていないが、本発明の原理を具現化する様々な配置を考えうることは明らかであり、このような配置についても発明の範囲及び精神に含まれる。また、本明細書に引用された例の全ては、原則として、本発明の原理及び発明者が当分野に貢献する原理を読者が完全に理解することを助けることのみを目的としており、本発明が、具体的に示された例及び条件に限定されると解釈されるべきでない。さらに、本発明の実施形態、原理及び側面を引用した全ての文書、及び、特定の例は、これらの均等物を包含することを意図している。図面に示される様々な要素の機能、例えば、プロセッサと名付けられた機能ブロックは、専用ハードウェアを利用して提供されてもよいし、適切なソフトウェアと連携してソフトウェアを実行可能なハードウェアによって実装されてもよい。プロセッサによって提供される場合、機能は、1つの専用プロセッサ、1つの共有プロセッサ、又は、複数のプロセッサであって一部が共有されているプロセッサによって提供されてもよい。また、プロセッサ又はコントローラという言葉の明示的な使用は、ソフトウェアを実行可能なハードウェアのみを指すと解釈されるべきではなく、非明示的に、限定することなく、デジタル信号プロセッサDSPハードウェア、ネットワークプロセッサ、特定用途集積回路ASIC、フィールドプログラマブルゲートアレイFPGA、ソフトウェアを格納するリードオンリーメモリROM、ランダムアクセスメモリRAM及び不揮発性記憶装置を含む。周知の及び/又は慣例のその他のハードウェアも含まれる。同様に、図に示されるスイッチは、コンセプトを示しているにすぎない。これらの機能は、専用ロジック、プログラム制御及び専用ロジックの相互作用を介したプログラムロジックのオペレーションによって実行されてもよく、又は、マニュアル的に実行されてもよく、コンテキストから具体的に理解されるように、実装者によって、特定の技術が選択されてもよい。当業者であれば、本願で示されたブロック図は、本発明の原理を具現化した回路を示したコンセプト的な図面であることは理解できる。同様に、フローチャート、フロー図、状態遷移図、疑似コード等は、コンピュータ又はプロセッサが明示的に示されていなくとも、コンピュータ可読媒体に実質的に存在し、コンピュータ又はプロセッサによって実行される様々なプロセスを表していることは理解されるべきである。