データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーセルに接続された第1配線、並びに、前記メモリセル毎に接続された第2配線を有するセルアレイと、前記メモリセルのデータを消去する消去動作時、前記第1及び前記第2配線に電圧を印加する駆動回路とを備え、前記ダミーセルに隣接する前記メモリセルを第1対象メモリセル、前記第1対象メモリセルに隣接する前記メモリセルを第2対象メモリセルとし、前記第1配線に印加される電圧を隣接第1配線電圧とし、前記第1対象メモリセルに接続された前記第2配線に印加される電圧を第2配線電圧とし、前記第2対象メモリセルに接続された前記第2配線に印加される電圧を第3配線電圧とした場合、前記駆動回路は、前記消去動作時において、前記第1配線電圧よりも前記第3配線電圧が小さい場合、前記第1配線電圧と前記第3配線電圧の差を前記第1配線電圧と前記第2配線電圧の差よりも小さくすることを特徴とする不揮発性半導体記憶装置。前記駆動回路は、前記メモリセルのデータ消去を確認する消去ベリファイ動作をおこない、前記駆動回路は、前記消去ベリファイ動作時において、前記第1配線電圧よりも前記第3配線電圧が小さい場合、前記第1配線電圧と前記第3配線電圧の差を前記第1配線電圧と前記第2配線電圧の差よりも小さくすることを特徴とする請求項1記載の不揮発性半導体記憶装置。データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーに接続された第1配線、並びに、前記メモリセル毎に接続された第2配線を有するセルアレイと、前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第1及び前記第2配線に電圧を印加する駆動回路とを備え、前記ダミーセルに隣接する前記メモリセルを第1対象メモリセル、前記第1対象メモリセルに隣接する前記メモリセルを第2対象メモリセルとし、前記第1配線に印加される電圧を隣接第1配線電圧とし、前記第1対象メモリセルに接続された前記第2配線に印加される電圧を第2配線電圧とし、前記第2対象メモリセルに接続された前記第2配線に印加される電圧を第3配線電圧とした場合、前記駆動回路は、前記消去ベリファイ動作時において、前記第1配線電圧よりも前記第3配線電圧が小さい場合、前記第1配線電圧と前記第3配線電圧の差を前記第1配線電圧と前記第2配線電圧の差よりも小さくすることを特徴とする不揮発性半導体記憶装置。前記ダミーセルは複数個配置され、前記ダミーセルのうち前記第1配線に接続されていないダミーセルのうち1つは第2配線に接続され、前記第2配線に印加される電圧を第4配線電圧とし、前記駆動回路は、前記第4配線電圧よりも前記第1配線電圧を低くすることを特徴とする請求項3記載の不揮発性半導体記憶装置。データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された2以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーに接続された第1配線、前記メモリストリングに隣接するダミー以外の1に接続された第2配線、並びに、前記メモリセル毎に接続された第3配線を有するセルアレイと、前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第1及び前記第2配線に電圧を印加する駆動回路とを備え、前記第1配線に印加される電圧を隣接第1配線電圧とし、前記第2配線に印加される電圧を隣接第2配線電圧とし、前記第3配線に印加される電圧を第3配線電圧とした場合、前記駆動回路は、前記消去ベリファイ動作時において、前記第2配線電圧よりも前記第1配線電圧を小さくすることを特徴とする不揮発性半導体記憶装置。データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された選択ゲートトランジスタとを含むセルユニット、当該セルユニットの前記選択ゲートトランジスタに接続された第1配線、並びに、前記メモリセル毎に接続された第2配線を有するセルアレイと、前記メモリセルのデータ消去を確認する消去ベリファイ動作時、前記第1及び前記第2配線に電圧を印加する駆動回路とを備え、前記選択ゲートトランジスタに隣接する前記メモリセルを第1対象メモリセル、前記第1対象メモリセルに隣接する前記メモリセルを第2対象メモリセルとし、前記第1配線に印加される電圧を隣接第1配線電圧とし、前記第1対象メモリセルに接続された前記第2配線に印加される電圧を第2配線電圧とし、前記第2対象メモリセルに接続された前記第2配線に印加される電圧を第3配線電圧とした場合、前記駆動回路は、前記消去ベリファイ動作時において、前記第1配線電圧よりも前記第3配線電圧が小さい場合、前記第1配線電圧と前記第3配線電圧の差を前記第1配線電圧と前記第2配線電圧の差よりも小さくすることを特徴とする不揮発性半導体記憶装置。前記メモリストリングのメモリセルのうち、奇数番目又は偶数番目に接続されたメモリセルが前記消去ベリファイ対象であることを特徴とする請求項1~6のいずれか1項記載の不揮発性半導体記憶装置。メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、データの保持に使用するメモリセルを複数直列接続してなるメモリストリングと当該メモリストリングの一端に接続された一以上のダミーセルとを含むセルユニット、当該セルユニットの前記ダミーセルのうち、前記メモリストリングに隣接するダミーセルに接続された第1配線、並びに、前記メモリセル毎に接続された第2配線を有するセルアレイと、前記メモリセルのデータを消去する消去動作時、前記第1及び前記第2配線に電圧を印加する駆動回路とを備え、前記ダミーセルに隣接する前記メモリセルを第1対象メモリセル、前記第1対象メモリセルに隣接する前記メモリセルを第2対象メモリセルとし、前記第1配線に印加される電圧を隣接第1配線電圧とし、前記第1対象メモリセルに接続された前記第2配線に印加される電圧を第2配線電圧とし、前記第2対象メモリセルに接続された前記第2配線に印加される電圧を第3配線電圧とした場合、前記駆動回路は、前記消去動作時において、前記第1配線電圧よりも前記第3配線電圧が小さい場合、前記第1配線電圧と前記第3配線電圧の差を前記第1配線電圧と前記第2配線電圧の差よりも小さくすることを特徴とする。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]<不揮発性半導体記憶装置の構成>先ず、第1の実施形態に係る不揮発性半導体記憶装置であるNAND型フラッシュメモリの全体構成を説明する。図1は、本実施形態に係るNAND型フラッシュメモリの構成を示すブロック図である。NAND型フラッシュメモリは、NANDチップ10、並びに、このNANDチップ10を制御するコントローラ11を備えている。NANDチップ10は、セルアレイ1、ロウデコーダ/ワード線ドライバ2a及びカラムデコーダ2b、ページバッファ3、ロウアドレスレジスタ5a及びカラムアドレスレジスタ5b、ロジック制御回路6、シーケンス制御回路7、高電圧発生回路8、並びに、I/Oバッファ9を備えている。セルアレイ1は、ビット線第2配線、ワード線第3配線、選択ゲート線第3配線、並びに、これらビット線、ワード線及び選択ゲート線によって選択される複数のセルを備える。セルは、浮遊ゲートなどの電荷蓄積層を持つトランジスタからなる。ロウデコーダ/ワード線ドライバ2a第3配線駆動回路は、セルアレイ1のワード線及び選択ゲート線を駆動する。ページバッファ3は、1ページ分のセンスアンプとデータ保持回路を備えており、ページ単位でセルアレイ1のデータの読み書きを行う。ページバッファ3の1ページ分の読出データは、カラムデコーダ2bにより順次カラム選択されて、I/Oバッファ9を介して外部I/O端子に出力される。I/O端子から供給される書込データ1ページ毎に、カラムデコーダ2bにより選択されてページバッファ3にロードされる。ロウアドレス信号及びカラムアドレス信号はI/Oバッファ9を介して入力され、それぞれ、ロウデコーダ/ワード線ドライバ2a及びカラムデコーダ2bに転送される。ロウアドレスレジスタ5aは、消去シーケンス時に、消去ブロックアドレスを保持し、書込シーケンスや読出シーケンスではページアドレスを保持する。カラムアドレスレジスタ5bには、書込シーケンス開始前の書込データのロードに必要な先頭カラムアドレスや、読出シーケンスに必要な先頭カラムアドレスが入力される。書込イネーブル信号/WEや読出イネーブル信号/REが、所定の条件でトグルされるまで、カラムアドレスレジスタ5bは、入力されたカラムアドレスを保持する。ロジック制御回路6は、チップイネーブル信号/CE、コマンドイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書込イネーブル信号/WE、読出イネーブル信号/RE等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。シーケンス制御回路7は、ロジック制御回路6からコマンドを受けて、消去シーケンス、読出シーケンスや書込シーケンスを制御する。すなわち、シーケンス制御回路7は、ロウアドレスレジスタ5a、カラムアドレスレジスタ5b、ロウデコーダ/ワード線ドライバ2aなどを制御することにより、消去シーケンス、読出シーケンスや書込シーケンスを制御する。高電圧発生回路8は、シーケンス制御回路7によって制御され、種々の動作に必要な所定の電圧を発生する。コントローラ11は、NANDチップ10の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。次に、セルアレイ1について、その構成例を図2を用いて説明する。図2に示すセルアレイ1は、データの保持に使用されるセルであるi個のメモリセルMC0~MCi-1が直列接続してなるメモリストリングスMSTR、並びに、その両端に接続された選択ゲートトランジスタSG0及びSG1によってNANDセルユニット4が構成されている。選択ゲートトランジスタSG0のソースは、共通ソース線CELSRC第3配線に接続され、選択ゲートトランジスタSG1のドレインは、ビット線BLBL0~BLj-1に接続される。メモリセルMC0~MCi-1の制御ゲートはそれぞれワード線WLWL0~WLi-1に接続され、選択ゲートトランジスタSG0及びSG1のゲートは、それぞれ選択ゲート線SGS及びSGDに接続される。なお、図2に示す通り、必要に応じてメモリストリングスMSTRと選択トランジスタSG0及びSG1との間に、それぞれワード線WLと同等の構造を有するダミーワード線DWL0及びDWL1第3配線と、メモリセルMCと同等の構造を有するダミーセルDC0及びDC1を設けても良い。この場合、選択ゲートトランジスタSG0及びSG1から受けるゲート誘導ドレインリーク電流の影響が緩和されるため、メモリストリングスMSTRの両端のメモリセルMC0、MCi-1のディスターブ耐性をより向上させることができる。一つのワード線WLに沿う複数のメモリセルMCの範囲が、一括したデータの読み書きの単位となるページになる。また、ワード線WL方向に並ぶ複数のNANDセルユニット4の範囲が、データの一括消去の単位となるセルブロックBLKを構成する。図2に示すセルアレイ1の場合、ビット線BL方向にビット線BLを共有するk個のブロックBLK0~BLKk-1が配列されている。ワード線WL、並びに、選択ゲート線SGL0及びSGL1は、ロウデコーダ/ワード線ドライバ2aにより駆動される。各ビット線BLは、ページバッファ3のセンスアンプSASA0~SAj-1に接続されている。高密度大容量のNAND型フラッシュメモリを実現する場合、以上の構成におけるメモリセルMCを微細化すれば良い。例えば、微細加工技術の一つである側壁転写プロセスを用いた場合、リソグラフィ技術の解像度を超える微細なピッチのラインアンドスペースパターンによってメモリセルMCを形成することができる。<メモリセルのデータ記憶状態>次に、本実施形態に係るNAND型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図3は、本実施形態に係るNAND型フラッシュメモリのメモリセルMCの閾値電圧分布を示す図である。NAND型フラッシュメモリのメモリセルMCが2値データ1ビット/セルを記憶する場合、データの閾値電圧分布は、図3中Aのようになる。閾値電圧が負の状態がデータ1消去状態、閾値電圧が正の状態がデータ0となっている。また、NAND型フラッシュメモリのメモリセルMCが4値データ2ビット/セルを記憶する場合、データの閾値電圧分布は、図3中Bのようになる。この場合、閾値電圧の低い方から、4種類の閾値電圧分布E、A、B及びCが設けられる。これらの閾値電圧分布に対して、4通りのデータ11、01、00、10が割り付けられる。ここで、閾値電圧分布Eは、後述の消去シーケンスの一括ブロック消去によって得られる負の閾値電圧状態である。また、各閾値電圧分布間の電圧AR、BR、CRは読み出し動作時、ベリファイ動作時の判定電圧である。また、電圧Vread以下、読出パス電圧と称する場合もあるは、最も高い閾値電圧分布Cの上限よりも高い電圧である。この読出パス電圧Vreadは、読み出し動作時において、非選択のワード線WLに加わる電圧である。<消去シーケンス>次に、本実施形態に係るNAND型フラッシュメモリの消去シーケンスについて説明する前提として、本実施形態の比較例以下、本比較例と称するにおける消去シーケンスについて説明しておく。図33は、本比較例における消去シーケンスのフローを示す図である。始めに、ステップS11 ́において、メモリセルMCの閾値電圧を消去状態に遷移させる消去動作を実行する。図34は、本比較例における消去動作時のセルアレイ1のバイアス状態を示す図である。消去動作は、ブロックBLK単位で実行する。消去動作では、シーケンス制御回路7が高電圧発生回路8などを制御することによって、メモリセルが形成されたウェルに対して消去電圧Vera10V~30V程度、図33の場合、20Vを印加する共に、ワード線ドライバ2aから選択ブロックBLK内の全ワード線WLに対して0Vの電圧を印加する。これによって、各メモリセルMCの電荷蓄積層に蓄積された電子が、FNトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。また、本比較例のように、セルアレイ1が、ダミーワード線DWLを有する場合、図34に示すように、ダミーワード線DWLに対してワード線WLよりも高い電圧図34の場合、1Vを印加しておくと良い。この電圧は、ダミーセルDCに対する消去動作時のストレスを緩和することを目的としたストレス緩和電圧である。続いて、ステップS12 ́において、メモリセルMCが消去状態になったことを確認する消去ベリファイ動作を実行する。図35は、比較例における消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。この消去ベリファイ動作は、シーケンス制御回路7が高電圧発生回路8などを制御することによって、メモリセルMCの消去状態の閾値電圧よりも高いベリファイ電圧第3配線電圧、図35の場合、0Vを全ワード線WLに印加し、NANDセルユニット4に現れる電流をセンスアンプSAで検出することで実現する。また、本比較例のように、セルアレイ1がダミーワード線DWLを有する場合、ダミーワード線DWLには、ダミーワード線DWLが導通する程度のダミーワード線用読出パス電圧第3配線電圧、図35の場合、5Vを印加する。書き込みベリファイ動作時において、ワード線WLに印加する読出パス電圧は、メモリセルMCの取り得るもっとも高い閾値電圧以上の電圧である。しかし、ダミーセルDCの場合、ステップS11 ́で消去状態に近い閾値電圧となっていることから、ダミーワード線用読出パス電圧は、読み出し動作時、または、書き込みベリファイ動作時の読出パス電圧ほど大きくしなくても良い。これによって、消去ベリファイ動作時のダミーセルDCの電気的なストレスを軽減することができる。最後に、ステップS13 ́において、ステップS12 ́における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップS11 ́の消去動作及びステップS12 ́の消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、消去シーケンスを終了する。以上説明した消去シーケンスによって、理論的には、全てのメモリセルMCを消去状態にできる。しかし、実際には、メモリセルMCの微細化の進展によるセル間干渉効果の増大によって、次のような問題が生じる。つまり、図35に示すメモリストリングの両端のメモリセルMC0及びMC31の場合、図35中白抜矢印で示すように、ダミーワード線DWLからのセル間干渉を受ける。一方、他のメモリセルMC1~MC30の場合、図35中点線矢印で示すように、ワード線WLからのセル間干渉を受ける。そして、メモリセルMCが隣接するワード線から受けるセル間干渉効果は、そのワード線に印加される電圧に依存する。そのため、より大きな電圧ダミーワード線用読出パス電圧が印加されているダミーワード線DWLに隣接したメモリセルMC0及びMC31の方が、その他のメモリセルMC1~MC31に比べ、大きなセル間干渉を受けていると言える。この場合、消去ベリファイ動作時におけるメモリセルMC0及びMC31の閾値電圧は、図36に示すように、他のメモリセルMC1~MC30の閾値電圧よりも低く見えてしまう。換言すれば、メモリストリングの両端にあるメモリセルMC0及びMC31は、他のメモリセルMC1~MC30に比べて消去ベリファイをパスしやすい状態になる。その結果、メモリセルMC1及びMC31に合わせて消去ベリファイした場合、図37中点線で示すように、メモリセルMC0及びMC31の閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい、消去不足の状態となる。逆に、メモリセルMC0及びMC31に合わせるために消去ベリファイの判定閾値例えば、図3のARを低くしてベリファイした場合、メモリセルMC1~MC30の閾値電圧が深くなりすぎ、過消去の状態となる。そこで、本実施形態では、所定のメモリセルに隣接する配線ワード線或いはダミーワード線のバイアス状態隣接第3配線電圧に基づいて、当該所定のメモリセルに接続されたワード線のバイアス状態を補正する。これによって、消去ベリファイ動作時のメモリセルの実効的な閾値電圧を揃えるようにする。なお、以下の説明において、メモリストリングの両端にあり且つ消去ベリファイ対象のメモリセルを第1対象メモリセル、その他の消去ベリファイ対象のメモリセルを第2対象メモリセルと呼ぶこともある。具体的には、本実施形態の場合、メモリセルMC0及びMC31が第1対象メモリセル、その他のメモリセルMC1~MC30が第2対象メモリセルとなる。図4は、本実施形態における消去シーケンスのフローを示す図である。図4に示すステップS11~S13は、それぞれ図33に示すステップS11 ́~S13 ́に相当するが、以下では、比較例と異なるステップS12について説明し、比較例と同様のその他のステップについては説明を省略する。ステップS12における消去ベリファイ動作では、例えば、図5に示すように、第1対象メモリセルMC0及びMC31に接続されたワード線WL0及びWL31に対し、第2対象メモリセルMC1~MC30に接続されたワード線WL1~WL30に印加するベリファイ電圧第3配線電圧、図5の場合、0.5Vよりも低いベリファイ電圧第3配線電圧、図5の場合、0Vを印加する。これによって、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができる。その結果、図6に示すように、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧をほぼ一定に揃えることができる。そのため、比較例のように、第1対象メモリセルMC0及びMC31の閾値電圧が消去状態の閾値電圧よりも浅くなったり、第2対象メモリセルMC1~MC30の閾値電圧が消去状態の閾値電圧よりも深くなりすぎたりといったことを防止することができる。つまり、本実施形態によれば、消去シーケンス後の各メモリセルの閾値電圧のバラツキから生じるデータの誤書き込みの発生を低減することができ、データの書き込み、消去に関して信頼性の高いNAND型フラッシュメモリを提供することができる。[第2の実施形態]第2の実施形態は、以下で説明するいわゆるオルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリに関する実施形態である。先ず、本実施形態について説明する前提として、本実施形態の比較例以下、本比較例と称するにおける消去シーケンスについて説明する。図38は、本比較例における消去シーケンスのフローを示す図である。始めに、ステップS21 ́において、消去動作を実行する。この消去動作は、図33に示すステップS11 ́と同様である。続いて、ステップS22 ́において、消去ベリファイ動作を実行する。但し、本実施形態では、偶数番目のワード線WLeeは、偶数で選択されるページ以下、偶数ページと呼ぶと、奇数番目のワード線WLooは、奇数で選択されるページ以下、奇数ページと呼ぶとを別々に消去ベリファイするオルタネイト方式の消去ベリファイ動作を実行する。このオルタネイト方式の消去ベリファイ動作によれば、第1の実施形態のように、全てのワード線WLを選択する方式の場合に比べて1回のベリファイ動作において選択するワード線WLの数が半減する。そのため、各NANDセルユニット4の非選択ワード線WLに接続されるメモリセルのチャネル抵抗が低減でき、より大きなセル電流を確保することができる。その結果、同じ充電時間でも誤読み出しの発生を低減させることができる。そして、このステップS22 ́では、偶数ページに対する消去ベリファイ動作を実行する。図39は、偶数ページに対する消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。この消去ベリファイ動作は、偶数番目のワード線WLeにベリファイ電圧図39の場合、0V、奇数番目のワード線WLoに読出パス電圧図39の場合、3V、ダミーワード線DWLにダミーワード線用読出パス電圧図39の場合、4Vを印加する。そして、NANDセルユニット4に電流が流れるか否かをセンスアンプSAによって検出することで実現する。なお、奇数番目のワード線WLoに接続されるメモリセルは、ステップS11 ́で消去状態に近い閾値電圧となっていることから、読出パス電圧は、読み出し動作時、または、書き込みベリファイ動作時の読出パス電圧ほど大きくしなくても良い。これによって、消去ベリファイ動作時の奇数番目のワード線WLoに接続される奇数番目のメモリセルMCoの電気的なストレスを軽減することができる。続いて、ステップS23 ́において、ステップS22 ́における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップS21 ́の消去動作及びステップS22 ́の偶数ページに対する消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、ステップS24 ́に処理を移す。続いて、ステップS24 ́において、奇数ページに対する消去ベリファイ動作を実行する。図40は、奇数ページに対する消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。この消去ベリファイ動作は、奇数番目のワード線WLoにベリファイ電圧図40の場合、0V、偶数番目のワード線WLeに読出パス電圧図40の場合、3V、ダミーワード線DWLにダミーワード線用読出パス電圧図40の場合、4Vを印加する。そして、NANDセルユニット4に電流が流れるか否かをセンスアンプSAによって検出することで実現する。最後に、ステップS25 ́において、ステップS24 ́における消去ベリファイをパスしたかを確認し、消去ベリファイをパスしていなかった場合、ステップS26 ́においてステップS21 ́と同様の消去動作を実行した後、ステップS24 ́の奇数ページに対する消去ベリファイ動作を再び実行する。一方、消去ベリファイをパスしていた場合、消去シーケンスを完了する。以上説明した消去シーケンスによって、理想的には、全てのメモリセルMCを消去状態にできる。しかし、実際には、セル間干渉効果によって、次のような問題が生じる。本比較例における偶数ページに対する消去ベリファイ動作の場合、メモリストリングの両端にあり且つ消去ベリファイ対象である第1対象メモリセルMC0は、図39中白抜矢印で示すように、4Vのダミーワード線用読出パス電圧が印加されるダミーワード線DWL0及び3Vの読出パス電圧が印加されるワード線WL1からセル間干渉を受ける。一方、その他の消去ベリファイ対象である第2対象メモリセルMC2、MC4、、MC30は、図39中点線矢印で示すように、3Vの読出パス電圧が印加される2本のワード線WLeからセル間干渉効果を受ける。つまり、第1対象メモリセルMC0の方が、第2対象メモリセルMC2、MC4、、MC30よりも大きなセル間干渉を受けていることになる。同様に、本比較例における奇数ページに対する消去ベリファイ動作の場合、図40に示すように、メモリストリングの両端にあり且つ消去ベリファイ対象である第1対象メモリセルMC31の方が、その他の消去ベリファイ対象である第2対象メモリセルMC1、MC3、、MC29よりも大きなセル間干渉を受けていることになる。つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、図36に示す第1の実施形態の場合と同様、第1対象メモリセルMC0及びMC31の閾値電圧が、第2対象メモリセルMC1~MC31の閾値電圧よりも低く見えてしまう。そこで、本実施形態でも、第1の実施形態と同様、第1対象メモリセルに接続されたワード線と第2対象メモリセルに接続されたワード線のバイアス状態を補正することで、消去ベリファイ動作時のメモリセルの実効的な閾値電圧を揃えるようにする。図7は、本実施形態における消去シーケンスのフローを示す図である。図7に示すステップS21~S26は、図38に示すステップS21 ́~S26 ́に相当するが、以下では、比較例と異なるステップS22及びS24について説明し、比較例と同様のその他のステップについては説明を省略する。ステップS22における偶数ページに対する消去ベリファイ動作では、比較例におけるステップS22 ́と同様、第1対象メモリセルMC0が受けるセル間干渉効果図8中白抜矢印の方が、第2対象メモリセルMC2、MC4、、MC30が受けるセル間干渉効果図8中点線矢印よりも大きい。したがって、第1対象メモリセルMC0に接続されたワード線WL0に対し、第2対象メモリセルMC2、MC4、、MC30に接続されたワード線WL2、WL4、、WL30に印加するベリファイ電圧第3配線電圧、図8の場合、0.5Vよりも低いベリファイ電圧第3配線電圧、図5の場合、0Vを印加する。これによって、第1対象メモリセルMC0の実効的な閾値電圧は、第2対象メモリセルMC2、MC4、、MC30の実効的な閾値電圧との関係において、相対的に上昇するため、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルMCeの実効的な閾値電圧を揃えることができる。続いて、ステップS24における奇数ページに対する消去ベリファイ動作では、比較例におけるステップS24 ́と同様、第1対象メモリセルMC31の受けるセル間干渉効果図9中白抜矢印の方が、第2対象メモリセルMC1、MC3、、MC29が受けるセル間干渉効果図9中点線矢印よりも大きい。したがって、第1対象メモリセルMC31に接続されたワード線WL31に対し、第2対象メモリセルMC1、MC3、、MC29に接続されたワード線WL1、WL3、、WL29に印加するベリファイ電圧第3配線電圧、図9の場合、0.5Vよりも低いベリファイ電圧第3配線電圧、図9の場合、0Vを印加する。これによって、第1対象メモリセルMC31の実効的な閾値電圧は、第2対象メモリセルMC1、MC3、、MC29の実効的な閾値電圧との関係において、相対的に上昇するため、奇数ページに対する消去ベリファイ動作時の奇数番目のメモリセルMCoの実効的な閾値電圧を揃えることができる。つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、結果として、図6に示す第1の実施形態と同様、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧をほぼ一定に揃えることができる。したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリであっても、第1の実施形態と同様の効果を得ることができる。[第3の実施形態]第3の実施形態も、第2の実施形態と同様、オルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリに関する実施形態である。ここでは、第2の実施形態とは異なる偶数ページ及び奇数ページに対する消去ベリファイ動作を中心に説明し、その他については説明を省略する。先ず、本実施形態について説明する前提として、本実施形態の比較例以下、本比較例と称するにおける消去シーケンスについて説明する。本比較例における偶数ページに対する消去シーケンス動作は、図41に示すように、奇数番目のワード線WLoに対し、ダミーワード線DWLに印加されるダミーワード線用読出パス電圧隣接第3配線電圧であり、図41の場合、5Vよりも大きい読出パス電圧隣接第3配線電圧であり、図41の場合、7Vを印加する点が、第2の実施形態と異なる。ダミーセルDCは、メモリセルとして用いられないため、書き込み動作を行わないように用いられる場合がある。また、メモリセルMCに記憶されるデータのビット数が小さい場合には信頼性向上のため消去データを浅くする場合がある。例えば、メモリセルMCが2値データ1ビット/セルを記憶する場合、閾値電圧が負の状態であるデータ1消去状態の上限を多値データを記憶する場合よりも高くすることである2値データを記憶する場合は、閾値電圧の上限が正の状態になり、正と負に跨る閾値分布になる場合もある。その結果、ダミーワード線用読出パス電圧よりも読出パス電圧が大きくなる場合もある。この場合、本比較例の場合、第2対象メモリセルMC2、MC4、、MC30の方が、第1対象メモリセルMC0よりも大きなセル間干渉を受けることになる。同様に、本比較例における奇数ページに対する消去シーケンス動作は、図42に示すように、偶数番目のワード線WLeに対し、ダミーワード線DWLに印加されるダミーワード線用読出パス電圧隣接第3配線電圧であり、図42の場合、5Vよりも大きい読出パス電圧隣接第3配線電圧であり、図41の場合、7Vを印加する点が、第2の実施形態と異なる。したがって、本比較例の場合、第2対象メモリセルMC1、MC3、、MC29の方が、第1対象メモリセルMC31よりも大きなセル間干渉を受けることになる。つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第1対象メモリセルMC0及びMC31の閾値電圧が、第2対象メモリセルMC1~MC31の閾値電圧よりも高く見えてしまう。換言すれば、第1対象メモリセルMC0及びMC31は、第2対象メモリセルMC1~MC30に比べて消去ベリファイをパスし難い状態になる。その結果、消去シーケンス後の第1対象メモリセルMC0及びMC31の閾値電圧は深くなりすぎ、図43中点線円で示すように、過消去の状態となる。そこで、本実施形態では、第1及び第2の実施形態とは逆に、第1対象メモリセルに接続されたワード線に対し、第2対象メモリセルに接続されたワード線に印加されるベリファイ電圧よりも高いベリファイ電圧を印加する。つまり、偶数ページに対する消去ベリファイ動作では、例えば、図10に示すように、第1対象メモリセルMC0に接続されたワード線WL0には0.5Vのベリファイ電圧を印加し、第2対象メモリセルMC2、MC4、、MC30に接続されたワード線WL2、WL4、、WL30には0Vのベリファイ電圧を印加する。これによって、第1対象メモリセルMC0の実効的な閾値電圧は、第2対象メモリセルMC2、MC4、、MC30の実効的な閾値電圧との関係において相対的に低下するため、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルMCeの実効的な閾値電圧を揃えることができる。また、奇数ページに対する消去ベリファイ動作では、例えば、図11に示すように、第1対象メモリセルMC31に接続されたワード線WL31には0.5Vのベリファイ電圧を印加し、第2対象メモリセルMC1、MC3、、MC29に接続されたワード線WL1、WL3、、WL29には0Vのベリファイ電圧を印加する。これによって、第1対象メモリセルMC31の実効的な閾値電圧は、第2対象メモリセルMC1、MC3、、MC29の実効的な閾値電圧との関係において相対的に低下するため、奇数ページに対する消去ベリファイ動作時の奇数番目のメモリセルMCoの実効的な閾値電圧を揃えることができる。つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、結果として、図6に示す第1の実施形態と同様、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧をほぼ一定に揃えることができる。したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリであって、読出パス電圧がダミーワード線用読出パス電圧よりも高い場合であっても、第1及び第2の実施形態と同様の効果を得ることができる。また、ダミーセルDCに書き込み動作を行わない場合でも、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧をほぼ一定に揃えることができる。また、メモリセルMCが劣化していない場合には第2の実施形態の消去ベリファイ動作を用いることでき、メモリセルMCが劣化した場合には第3の実施形態の消去ベリファイ動作を用いることもできる。その結果、メモリセルMCの劣化具合によらず、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧をほぼ一定に揃えることができる。[第4の実施形態]第4の実施形態は、第2及び第3の実施形態と同様、オルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリに関する実施例である。ここでは、第2及び第3の実施形態とは異なる偶数ページ及び奇数ページに対する消去ベリファイ動作を中心に説明し、その他は省略する。本実施形態における偶数ページに対する消去シーケンス動作の場合、第2及び第3の実施形態とは異なり、図12に示すように、奇数番目のワード線WLoに対し、ダミーワード線DWLに印加されるダミーワード線用読出パス電圧図12の場合、5Vと同じ読出パス電圧図12の場合、5Vを印加する。こうすることで、第1対象メモリセルMC0が受けるセル間干渉効果図12中白抜矢印と、第2対象メモリセルMC2、MC4、、MC30が受けるセル間干渉効果図12中点線矢印を同程度にすることができる。これによって、偶数ページに対する消去ベリファイ動作時の偶数番目のメモリセルMCeの実効的な閾値電圧を揃えることができる。同様に、本実施形態における奇数ページに対する消去シーケンス動作の場合、点が、第2及び第3の実施形態とは異なり、図13に示すように、偶数番目のワード線WLeに対し、ダミーワード線DWLに印加されるダミーワード線用読出パス電圧図13の場合、5Vと同じ読出パス電圧図13の場合、5Vを印加する。その結果、第1対象メモリセルMC31が受けるセル間干渉効果図13中実線矢印と、第2対象メモリセルMC1、MC3、、MC29が受けるセル間干渉効果図13中点線矢印を同程度にすることができる。これによって、奇数ページに対する消去ベリファイ動作時の奇数番目のメモリセルMCoの実効的な閾値電圧をほぼ一定に揃えることができる。つまり、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、結果として、図14に示すように、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、オルタネイト方式の消去ベリファイ動作を採用したNAND型フラッシュメモリであっても、読出パス電圧とダミーワード線用読出パス電圧を同じにすることで、第2及び第3の実施形態と同様の効果を得ることができる。また、ダミーワード線用読出パス電圧と読出パス電圧とを同じにすることで、第2及び第3の実施形態に比べ、高電圧発生回路8等の周辺回路を簡素化することができる。[第5の実施形態]第1~第4の実施形態は、メモリストリングの両端にダミーワード線DWLが1本ずつ設けられたNAND型フラッシュメモリに関する実施形態であった。これに対し、第5~第7の実施形態では、メモリストリングの両端にダミーワード線WLDが2本ずつ設けられたNAND型フラッシュメモリに関する実施形態である。便宜上、第1の実施形態とは異なるNANDセルユニット4の構造及び消去ベリファイ動作について説明し、その他については説明を省略する。図15は、第5の実施形態における消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。本実施形態に係るNAND型フラッシュメモリは、図15に示すように、メモリセルMC0及び選択ゲートトランジスタSG0間に設けられた2つのダミーセルDC0及びDC1、メモリセルMC31及び選択ゲートトランジスタSG1間に設けられた2つのダミーセルDC2及びDC3、並びに、これらダミーセルDC0~DC3の制御ゲートにそれぞれ接続されたダミーワード線DWL0~DWL3第3配線を有している。また、ワード線WL0~WL31には全て0.5Vのベリファイ電圧が印加されている。そして、本実施形態における消去ベリファイ動作では、図15に示すように、選択ゲートトランジスタSG0及びSG1に近いダミーワード線DWL0及びDWL3に5Vのダミーワード線用読出パス電圧、メモリストリングに近いダミーワード線DWL1及びDWL2に4Vのダミーワード線用読出パス電圧が印加される。ここで、本実施の形態の比較例を図44を用いて説明する。比較例においては、選択ゲートトランジスタSG0及びSG1に近いダミーワード線DWL0及びDWL3、並びに、メモリストリングに近いダミーワード線DWL1及びDWL2に対してそれぞれ5Vのダミーワード線用読出パス電圧を加えている。すなわち、ダミーワード線DWLには全て同じ電圧を加えている。さらには、ワード線WL0~WL31には、全て0.5Vのベリファイ電圧が印加されている。つまり、図44に示すメモリストリングの両端のメモリセルMC0及びMC31の場合、ダミーワード線DWL1、DWD2からのセル間干渉を受ける。一方、他のメモリセルMC1~MC30の場合、ワード線WLからのセル間干渉を受ける。そして、メモリセルMCが隣接するワード線から受けるセル間干渉効果は、そのワード線に印加される電圧に依存する。そのため、より大きな電圧ダミーワード線用読出パス電圧が印加されているダミーワード線DWLに隣接したメモリセルMC0及びMC31の方が、その他のメモリセルMC1~MC31に比べ、大きなセル間干渉を受けていると言える。この場合、消去ベリファイ動作時におけるメモリセルMC0及びMC31の閾値電圧は、他のメモリセルMC1~MC30の閾値電圧よりも低く見えてしまう。換言すれば、メモリストリングの両端にあるメモリセルMC0及びMC31は、他のメモリセルMC1~MC30に比べて消去ベリファイをパスしやすい状態になる。その結果、メモリセルMC1~MC30に合わせた条件によって消去ベリファイ動作を実行した場合、メモリセルMC0及びMC31は、閾値電圧が消去状態よりも高い状態であっても消去ベリファイをパスしてしまい消去不足の状態となる。逆に、メモリセルMC0及びMC31に合わせるために消去ベリファイの判定閾値を低くして消去ベリファイ動作を実行した場合、メモリセルMC1~MC30は、閾値電圧が深くなりすぎる過消去の状態となる。一方、本実施形態において、メモリストリングに近いダミーワード線DWL1及びDWL2に印加されるダミーワード線用読み出しパス電圧を低くしている。すなわち、ダミーワード線DWL1に印加されるダミーワード線用読出パス電圧は、ダミーワード線DWL0に印加されるダミーワード線用読出パス電圧よりも低い。また、ダミーワード線DWL2に印加されるダミーワード線用読出パス電圧は、ダミーワード線DWL3に印加されるダミーワード線用読出パス電圧よりも低い。これによって、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧をほぼ一定に揃えることができる。その結果、図17に示すように、消去シーケンス後のメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にそれぞれ2本のダミーワード線がある場合であっても、第1の実施形態と同様の効果を得ることができる。また、比較的高いダミーワード線の電位を下げることにより、消費電流の削減、高速動作という効果を得ることができる。[第6の実施形態]本実施形態は、第5の実施形態の変形例となる。ここでは、第5の実施形態とは異なるNANDセルユニット4の構造及び消去ベリファイ動作について説明し、その他については説明を省略する。図16は、本実施形態における消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。そして、本実施形態では第5の実施形態に加えて、例えば、図16に示すように、第1の実施形態と同様、ワード線WL0及びWL31に対して0Vのベリファイ電圧を印加すると共に、ワード線WL1~WL30に対してワード線WL0及びWL31に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。これによって、第5の実施形態に比べて第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧との関係において、相対的にさらに上昇する。ここで、第1対象メモリセルMC0及びMC31に大きなセル間干渉を受けている場合、第1対象メモリセルMC0及びMC31に隣接するダミーワード線DWL1、DLW2のダミーワード線用読出パス電圧を下げるだけでは不足な場合がある。また、ダミーワード線DWL1、DLW2のダミーワード線用読出パス電圧を下げすぎると、ダミーメモリセルDC1、DC2が導通しなくなる。そこで、ダミーワード線DWL1、DLW2のダミーワード線用読出パス電圧を下げるとともに、ワード線WL0及びWL31に対してワード線WL1~WL30よりも低い0Vのベリファイ電圧を印加する。その結果、大きなセル間干渉が生じている場合も、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧をほぼ一定に揃えることができる。その結果、図17に示すように、消去シーケンス後のメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にそれぞれ2本のダミーワード線がある場合であっても、第1の実施形態と同様の効果を得ることができる。また、本実施形態は、微細化によりダミーワード線DWLとワード線WLの間隔が狭い場合に、より大きな効果を発揮する。[第7の実施形態]第7の実施形態は、第2、第5及び第6の実施形態の変形例であり、図18及び図19は、それぞれ偶数ページ及び奇数ページに対する消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。本実施形態も、第5及び第6の実施形態と同様、メモリストリングのバイアス状態で考えた場合、メモリストリングに隣接するダミーワード線DWLに印加されるダミーワード線用読出パス電圧が5Vから4Vに変わった以外は、第2の実施形態と変わる点はない。また、第1対象メモリセルMC0及びMC31が受けるセル間干渉効果図18及び図19中白抜矢印と、第2対象メモリセルMC1~MC31が受けるセル間干渉効果図18及び図19中実線矢印の大小関係も第2の実施形態と変わらない。したがって、本実施形態における偶数ページに対する消去ベリファイ動作でも、第2の実施形態と同様、例えば、図18に示すように、ワード線WL0に対して0Vのベリファイ電圧を印加すると共に、ワード線WL2、WL4、、WL30に対してワード線WL0に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。また、本実施形態における奇数ページに対する消去ベリファイ動作でも、例えば、図19に示すように、ワード線WL31に対して0Vのベリファイ電圧を印加すると共に、ワード線WL1、WL3、、WL29に対してワード線WL31に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。その結果、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、延いては、図17に示す第5及び第6の実施形態と同様、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にそれぞれ2本のダミーワード線がある場合であっても、第2の実施形態と同様の効果を得ることができる。また、第5の実施形態のように、メモリストリングに隣接するダミーワード線のダミーワード線用読出パス電圧を、選択ゲートトランジスタSGに隣接するダミーワード線のダミーワード線用読出パス電圧よりも低くし、かつ、消去ベリファイ対象となるメモリセルに接続されたワード線WLに対して同じ0.5Vのベリファイ電圧を印加しても良い。[第8の実施形態]第8の実施形態は、第3の実施形態の変形例であり、図20及び図21は、それぞれ偶数ページ及び奇数ページに対する消去ベリファイ動作時のセルアレイ1のバイアス状態を示す図である。本実施形態も、第1対象メモリセルMC0及びMC31が受けるセル間干渉効果図20及び図21中白抜矢印と、第2対象メモリセルMC1~MC31が受けるセル間干渉効果図20及び図21中点線矢印の大小関係は第6及び第7の実施形態と同様である。したがって、本実施形態における偶数ページに対する消去ベリファイ動作でも、第3の実施形態と同様、例えば、図20に示すように、ワード線WL0に対して0.5Vのベリファイ電圧を印加すると共に、ワード線WL2、WL4、、WL30に対してワード線WL0に印加するベリファイ電圧よりも低い0Vのベリファイ電圧を印加する。さらに、ダミーワード線DWL1、DWL2にはダミーワード線DWL0、DWL3と同じダミーワード線用読出パス電圧5Vが印加されている。ダミーワード線用読み出しパス電圧と読出パス電圧の電位差が少ない方が、より消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧を揃えることができるからである。また、本実施形態における奇数ページに対する消去ベリファイ動作も、第3の実施形態と同様、例えば、図21に示すように、ワード線WL31に対して0.5Vのベリファイ電圧を印加すると共に、ワード線WL1、WL3、、WL29に対してワード線WL31に印加するベリファイ電圧よりも低い0Vのベリファイ電圧を印加する。その結果、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、延いては、図17に示す第5及び第6の実施形態と同様、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にそれぞれ2本のダミーワード線がある場合であっても、第3の実施形態と同様の効果を得ることができる。[第9の実施形態]第1~第8の実施形態は、メモリストリングの両端にダミーワード線DWLが設けられたNAND型フラッシュメモリに関する実施形態であった。これに対し、第9~第11の実施形態では、メモリストリングの両端にダミーワード線DWLが設けられていないNAND型フラッシュメモリに関する実施形態である。第9実施形態は、第1或いは第6の実施形態の変形例である。先ず、本実施形態について説明する前提として、比較例に係るNANDセルユニット4の構造と消去シーケンスについて説明する。本比較例に係るNANDセルユニット4の場合、図45に示すように、メモリセルMC0に選択ゲートトランジスタSG0が直接接続されており、メモリセルMC31に選択ゲートトランジスタSG1が直接接続されている。そして、本比較例における消去ベリファイ動作では、図45に示すように、選択ゲート線SGL0及びSGL1第3配線に対し選択ゲートトランジスタSG0及びSG1が導通する程度図45の場合、4Vの選択ゲート電圧を印加すると共に、ワード線WL0~WL31に対して0Vのベリファイ電圧を印加する。この場合、第1対象メモリセルMC0及びMC31が受けるセル間干渉図45中白抜矢印は、第2対象メモリセルMC1~MC30が受けるセル間干渉図42中点線矢印よりも大きくなる。そのため、消去ベリファイ動作時の第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、図46に示すように、第2対象メモリセルMC1~MC30の実効的な閾値電圧よりも低く見えてしまう。その結果、第1対象メモリセルMC0及びMC31の消去シーケンス後の閾値電圧は、図47中点線で示すように、消去状態の閾値電圧よりも浅くなる。そこで、本実施形態における消去ベリファイ動作では、第1の実施形態と同様、例えば、図22に示すように、ワード線WL0及びWL31に対してワード線WL1~WL30に対して0Vのベリファイ電圧を印加すると共に、ワード線WL1~WL30に対してワード線WL0及びWL31に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。これによって、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧との関係において、相対的に上昇するため、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができる。その結果、図23に示すように、消去シーケンス後のメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第1或いは第6の実施形態と同様の効果を得ることができる。また、ダミーワード線DWLへのダミーワード線用読出パス電圧の印加とワード線WLへのベリファイ電圧の印加は、ほぼ同じタイミングで行われる。一方、選択ゲート線SGへの選択ゲート電圧の印加とワード線WLへのベリファイ電圧の印加は、異なるタイミングで行われる。そのため、ダミーワード線DWLが無い場合、選択ゲート線SGの電圧の変動によって、選択ゲート線SGに隣接するワード線WLの電圧の変動が起こる場合もある。例えば、ワード線WLにベリファイ電圧を印加した後に、選択ゲート線SGに選択ゲート電圧を印加する場合、選択ゲート線SGに隣接するワード線WLの電圧が上昇する場合がある。このような場合であっても、選択ゲート線SGに隣接するワード線WLの電圧を他のワード線WLの電圧よりも低くすることにより、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧をより正確に揃えることができる。[第10の実施形態]第10の実施形態は、第2或いは第7の実施形態の変形例である。先ず、本実施形態について説明する前提として、比較例における消去シーケンスについて説明する。本比較例における偶数ページに対する消去ベリファイ動作では、図48に示すように、選択ゲート線SGL0及びSGL1第3配線に選択ゲート電圧図45の場合、4Vを印加すると共に、偶数番目のワード線WLeにベリファイ電圧図45の場合、0V、奇数番目のワード線WLoに選択ゲート電圧よりも低い読出パス電圧図45の場合、3Vをそれぞれ印加する。この場合、第1対象メモリセルMC0が受けるセル間干渉図48中白抜矢印は、第2対象メモリセルMC2、MC4、、MC30が受けるセル間干渉図45中点線矢印よりも大きくなる。また、本比較例における奇数ページに対する消去ベリファイ動作では、図49に示すように、選択ゲート線SGL0及びSGL1に選択ゲート電圧図49の場合、4Vを印加すると共に、奇数番目のワード線WLoにベリファイ電圧図49の場合、0V、偶数番目のワード線WLeに選択ゲート電圧よりも低い読出パス電圧図49の場合、3Vをそれぞれ印加する。この場合、第1対象メモリセルMC31が受けるセル間干渉図49中白抜矢印は、第2対象メモリセルMC2、MC4、、MC30が受けるセル間干渉図49中点線矢印よりも大きくなる。そのため、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、図46に示す第9の実施形態と同様、第2対象メモリセルMC1~MC31の実効的な閾値電圧よりも低く見えてしまう。その結果、第1対象メモリセルMC0及びMC31の消去シーケンス後の閾値電圧は、図47に示す第9の実施形態の比較例と同様、消去状態の閾値電圧よりも浅くなる。そこで、本実施形態における偶数ページに対する消去ベリファイ動作では、第2或いは第7の実施形態と同様、例えば、図24に示すように、ワード線WL0に対して0Vのベリファイ電圧を印加すると共に、ワード線WL2、WL4、、WL30に対してワード線WL0に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。また、本実施形態における奇数ページに対する消去ベリファイ動作では、第2或いは第7の実施形態と同様、例えば、図25に示すように、ワード線WL31に対して0Vのベリファイ電圧を印加すると共に、ワード線WL1、WL3、、WL29に対してワード線WL31に印加するベリファイ電圧よりも高い0.5Vのベリファイ電圧を印加する。これによって、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができる。その結果、図23に示す第9の実施形態と同様、消去シーケンス後のメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第2、第7或いは第9の実施形態と同様の効果を得ることができる。[第11の実施形態]第11の実施形態は、第3或いは第8の実施形態の変形例である。先ず、本実施形態について説明する前提として、比較例における消去シーケンスについて説明する。本比較例における偶数ページに対する消去ベリファイ動作では、図50に示すように、選択ゲート線SGL0及びSGL1第3配線に選択ゲート電圧図50の場合、4Vを印加すると共に、偶数番目のワード線WLeのベリファイ電圧図50の場合、0V、奇数番目のワード線WLoに読出パス電圧図50の場合、7Vをそれぞれ印加する。この場合、第10の実施形態とは逆に、第1対象メモリセルMC0が受けるセル間干渉図50中白抜矢印は、第2対象メモリセルMC2、MC4、、MC30が受けるセル間干渉図50中点線矢印よりも小さくなる。また、本比較例における奇数ページに対する消去ベリファイ動作では、図51に示すように、選択ゲート線SGL0及びSGL1に選択ゲート電圧図51の場合、4Vを印加すると共に、奇数番目のワード線WLoにベリファイ電圧図51の場合、0V、偶数番目のワード線WLeに読出パス電圧図51の場合、7Vをそれぞれ印加する。この場合、第10の実施形態とは逆に、第1対象メモリセルMC31が受けるセル間干渉図51中白抜矢印は、第2対象メモリセルMC1、MC3、、MC29が受けるセル間干渉図51中点線矢印よりも小さくなる。そのため、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、図52に示すように、第2対象メモリセルMC1~MC31の実効的な閾値電圧よりも高く見えてしまう。その結果、第1対象メモリセルMC0及びMC31の消去シーケンス後の閾値電圧は、図53点線円で示すように、消去状態の閾値電圧よりも深くなり、過消去の状態となる。そこで、本実施形態における偶数ページに対する消去ベリファイ動作では、第3或いは第8の実施形態と同様、例えば、図26に示すように、ワード線WL0に対して0.5Vのベリファイ電圧を印加すると共に、ワード線WL2、WL4、、WL30に対してワード線WL0に印加するベリファイ電圧よりも低い0Vのベリファイ電圧を印加する。また、本実施形態における奇数ページに対する消去ベリファイ動作では、第3或いは第8の実施形態と同様、例えば、図27に示すように、ワード線WL31に対して0.5Vのベリファイ電圧を印加すると共に、ワード線WL1、WL3、、WL29に対してワード線WL31に印加するベリファイ電圧よりも低い0Vのベリファイ電圧を印加する。これによって、偶数ページに対する消去ベリファイ動作と、奇数ページに対する消去ベリファイ動作を一体的に見た場合、消去ベリファイ動作時の全てのメモリセルMC0~MC31の実効的な閾値電圧を揃えることができ、結果として、図23に示す第9の実施形態と同様、消去シーケンス後の全てのメモリセルMC0~MC31の閾値電圧を揃えることができる。したがって、本実施形態によれば、メモリストリングの両端にダミーワード線がない場合であっても、第3、第8或いは第9の実施形態と同様の効果を得ることができる。[第12の実施形態]第12~第14の実施形態は、第1~第3の実施形態における消去動作を改良したものである。したがって、第12~第14の実施形態では、消去動作を中心に説明する。第12の実施形態について説明する前提として、本実施形態の比較例について説明する。本比較例の消去シーケンスは、第1の実施形態の比較例と同様である。したがって、消去動作時のセルアレイ1のバイアス状態は、図34に示す第1の実施形態と同様である。この場合、ダミーワード線DWL0及びDWL1に印加された1Vのストレス緩和電圧の影響によって、第1対象メモリセルMC0及びMC31は消去しにくい状態になる。その結果、第1対象メモリセルMC0及びMC31の消去動作後の閾値電圧は、図54中点線円で示すように、第2対象メモリセルMC1~MC30の閾値電圧よりも高くなってしまう。その一方、消去ベリファイ動作では、第1の実施形態の比較例と同様、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧よりも低く見えてしまう。そのため、本比較例の消去シーケンスによれば、第1対象メモリセルMC0及びMC31の閾値電圧は、図55中点線円で示すように、消去状態の閾値電圧よりも浅くなり易く、逆に、第2対象メモリセルMC1~MC30の閾値電圧は、図55中点線楕円で示すように、消去状態の閾値電圧よりも深くなり易くなる。そこで、本実施形態では、図28に示す消去シーケンスを実行する。図28に示すステップSB1~SB3は、図4に示すステップS11~S13に相当するが、以下では、第1の実施形態と異なるステップSB1について説明し、その他のステップについては第1の実施形態と同様であるため、説明を省略する。本実施形態における消去動作では、例えば、図29に示すように、ワード線WL0及びWL31に対して0Vの電圧を印加すると共に、ワード線WL1~WL31に対して0.5Vの電圧を印加する。このようにワード線WL1~WL30に対して、ワード線WL0及びWL31に印加する電圧よりも高い電圧を印加することで、ストレス緩和電圧が第1対象メモリセルMC0及びMC31に対して与える影響と同等の影響を第2対象メモリセルMC1~MC30に与えることができ、延いては、消去動作後の全てのメモリセルMC0~MC31の閾値電圧を均一にすることができる。そして、更に、ステップSB2において、第1の実施形態と同様の消去ベリファイ動作を実行することで、メモリセルMC0~MC31の閾値電圧を均一にする効果をさらに向上させることができる。第1の実施形態の比較例と同様、本実施形態の比較例の場合、メモリセルMC0及びMC31は、閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい消去不足の状態となってしまう。その点本実施形態の場合、消去シーケンス後にメモリセルが消去不足や過消去の状態になるのを防止でき、図30に示すように、全てのメモリセルMC0~MC31について均一な閾値電圧を得ることができる。以上、本実施形態によれば、消去動作後のメモリセルの閾値電圧を均一に揃えることができるため、第1の実施形態に比べ、消去シーケンスの精度をより高めたNAND型フラッシュメモリを提供することができる。[第13の実施形態の変形例]第13の実施形態は、第12の実施形態の変形例であり、メモリストリングの片側のダミーワード線DWLを2本にした点が第12の実施形態と異なる。先ず、本実施形態に係るNAND型フラッシュメモリセルの消去シーケンスを説明する前提として、本実施形態の比較例以下、本比較例と称するにおける消去シーケンスについて説明しておく。図56は、本比較例の消去動作時のセルアレイ1のバイアス状態を示す図である。本比較例の場合、ダミーワード線DWL1及びDWL2に印加された2Vのストレス緩和電圧の影響によって、第1対象メモリセルMC0及びMC31は消去しにくい状態になる。その結果、第1対象メモリセルMC0及びMC31の消去動作後の閾値電圧は、第2対象メモリセルMC1~MC30の閾値電圧よりも高くなってしまう。その一方、消去ベリファイ動作では、第1対象メモリセルMC0及びMC31の実効的な閾値電圧は、第2対象メモリセルMC1~MC30の実効的な閾値電圧よりも低く見えてしまう。そのため、本比較例の消去シーケンスによれば、第1対象メモリセルMC0及びMC31の閾値電圧は、消去状態の閾値電圧よりも浅くなり易く、逆に、第2対象メモリセルMC1~MC30の閾値電圧は、消去状態の閾値電圧よりも深くなり易くなる。本実施形態の消去動作では、例えば、図31に示すように、ダミーワード線DWL0及びDWL3に2Vを印加すると共に、ダミーワード線DWL1及びDWL2に1Vを印加する。ここで、第12の実施形態と同様に、ワード線WL0及びWL31に対して0Vの電圧を印加すると共に、ワード線WL1~WL31に対して0.5Vの電圧を印加する。このようにワード線WL1~WL30に対して、ワード線WL0及びWL31に印加する電圧よりも高い電圧を印加することによって、ストレス緩和電圧が第1対象メモリセルMC0及びMC31に対して与える影響と同等の影響を第2対象メモリセルMC1~MC30に対して与えることができ、延いては、消去動作後の全てのメモリセルMC0~MC31の閾値電圧を均一にすることができる。そして、更に、ステップSB2において、第5の実施形態と同様の消去ベリファイ動作を実行することで、メモリセルMC0~MC31の閾値電圧を均一にする効果をさらに向上させることができる。第5の実施形態の比較例と同様、本実施形態の比較例の場合、メモリセルMC0及びMC31は、閾値電圧が消去状態よりも高い状態でも消去ベリファイをパスしてしまい消去不足の状態となってしまう。その点本実施形態の場合、消去シーケンス後にメモリセルが消去不足や過消去の状態になるのを防止でき、図30に示すように、全てのメモリセルMC0~MC31について均一な閾値電圧を得ることができる。[第14の実施形態]第14の実施形態は、第2の実施形態の変形例である。図32は、本実施形態における消去シーケンスのフローを示す図である。図32に示すステップSC1~SC6は、図7に示すステップS21~S26に相当する。但し、第2の実施形態における消去動作も、図34、図54及び図55を用いて説明したのと同様の問題を有する。そこで、本実施形態では、ステップSC1において、第12の実施形態と同様の消去動作を実行する。これによって、本実施形態によれば、第2の実施形態に比べ、消去シーケンスの精度をより高めたNAND型フラッシュメモリを提供することができる。[第14の実施形態]第14の実施形態は、第3の実施形態の変形例であり、消去シーケンスのフローは、図32に示す第14の実施形態と同様である。本実施形態では、第3の実施形態における消去動作に変えて、第12の実施形態と同様の消去動作を実行する。これによって、本実施形態によれば、第3の実施形態に比べ、消去シーケンスの精度をより高めたNAND型フラッシュメモリを提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。