第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、前記第2エピタキシャル層を用いて形成された素子と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体装置。請求項1に記載の半導体装置において、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体装置。第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、前記第2エピタキシャル層を用いて形成された素子と、を有し、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記欠陥層が有する欠陥の大きさは、10nm未満である半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記第2エピタキシャル層の表層における前記転位の密度は、前記エピタキシャル成長層における前記転位の密度の1/10以下である半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記欠陥層の厚さは50nm以上である半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記第1エピタキシャル層及び前記第2エピタキシャル層は、同一の材料により形成されている半導体装置。請求項7に記載の半導体装置において、前記材料は、窒化物系半導体である半導体装置。請求項8に記載の半導体装置において、前記窒化粒系半導体はGaN、又はAlGaNである半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、前記第1エピタキシャル層は基板上に形成されている半導体装置。請求項10に記載の半導体装置において、前記基板はSi基板、サファイア基板、又はSiC基板である半導体装置。請求項1~11のいずれか一項に記載の半導体装置において、前記欠陥層は、前記第1エピタキシャル層の表層にイオンを注入することにより形成されている半導体装置。請求項12に記載の半導体装置において、前記イオンは、Si、Ge、Ga、As、及びBの少なくとも一つである半導体装置。請求項1~13のいずれか一項に記載の半導体装置において、前記素子はトランジスタ又は発光素子である半導体装置。第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体基板。第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、を有し、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体基板。第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層とを備える半導体基板を準備する工程と、前記第2エピタキシャル層を用いて素子を形成する工程と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体装置の製造方法。第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層とを備える半導体基板を準備する工程と、前記第2エピタキシャル層を用いて素子を形成する工程と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体装置の製造方法。基板と、前記基板上に形成された第1エピタキシャル層とを準備する工程と、前記第1エピタキシャル層の表層に、欠陥密度が5×1017cm-2以上である欠陥層を形成する工程と、前記欠陥層上に、第2エピタキシャル層をエピタキシャル成長させる工程と、を備える半導体基板の製造方法。エピタキシャル層の転位が少なくなると、そのエピタキシャル層を用いた素子の性能が向上する。このため、エピタキシャル層の転位を少なくすることが望まれている。これに対して、特許文献1に記載の技術では、相当数の転位の未結合手が残存する可能性があるため、第2窒化物半導体層に相当数の転位が残存する可能性がある。本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、前記第2エピタキシャル層を用いて形成された素子と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体装置が提供される。また本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、前記第2エピタキシャル層を用いて形成された素子と、を有し、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体装置が提供される。本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体基板が提供される。本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層と、を有し、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体基板が提供される。本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層とを備える半導体基板を準備する工程と、前記第2エピタキシャル層を用いて素子を形成する工程と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置していて欠陥密度が5×1017cm-2以上である欠陥層と、を有し前記エピタキシャル成長層には転位が形成されている半導体装置の製造方法が提供される。本発明によれば、第1エピタキシャル層と、前記第1エピタキシャル層上に形成された第2エピタキシャル層とを備える半導体基板を準備する工程と、前記第2エピタキシャル層を用いて素子を形成する工程と、を備え、前記第1エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第1エピタキシャル層の表層に位置している欠陥層とを有しており、前記エピタキシャル成長層には転位が形成されており、前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第2エピタキシャル層でループしており、前記第2エピタキシャル層の表層には達していない半導体装置の製造方法が提供される。本発明によれば、基板と、前記基板上に形成された第1エピタキシャル層とを準備する工程と、前記第1エピタキシャル層の表層に、欠陥密度が5×1017cm-2以上である欠陥層を形成する工程と、前記欠陥層上に、第2エピタキシャル層をエピタキシャル成長させる工程と、を備える半導体基板の製造方法が提供される。本発明によれば、第2エピタキシャル層に残存する転位の数を少なくすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体基板の構成を示す断面図である。この半導体基板は、基板20、第1エピタキシャル層100、及び第2エピタキシャル層200を備えている。基板20は、例えばSi基板、サファイア基板、又はSiC基板である。ただし基板20はこれらに限定されない。第1エピタキシャル層100は、基板20上にエピタキシャル成長している。第1エピタキシャル層100は、化合物半導体層、例えばGaN、AlGaN、又はInGaNなどの窒化物半導体層である。なお、第1エピタキシャル層100と基板20の間には、バッファ層図示せずが形成されていても良い。第2エピタキシャル層200は、第1エピタキシャル層100上にエピタキシャル成長している。第2エピタキシャル層200は、例えばGaNやAlGaNなどの窒化物半導体層である。好ましくは、第2エピタキシャル層200は、第1エピタキシャル層100と同一の材料により形成されている。この場合、第2エピタキシャル層200と第1エピタキシャル層100は、組成比が互いに異なっていても良いし。同一であっても良い。第2エピタキシャル層200の厚さは、例えば50nm以上である。第1エピタキシャル層100は、エピタキシャル成長層110及び欠陥層120を有している。欠陥層120は、エピタキシャル成長層110の上、かつ、第1エピタキシャル層100の表層に位置している。エピタキシャル成長層110は、基板20上にエピタキシャル成長した層のうち、イオン注入等の処理が行われていない層である。欠陥層120は、基板20上にエピタキシャル成長した層の表層に欠陥を導入することにより、形成されている。欠陥層120の欠陥密度は、1×1017cm-2以上、好ましくは5×1017cm-2以上である。なお、欠陥層120の欠陥密度は、1×1022cm-2以下であるのが好ましい。欠陥層120が有する欠陥の大部分、例えば80以上は、大きさが10nm未満の点欠陥を含む微細結晶欠陥である。欠陥層120は、例えば、第1エピタキシャル層100の表層にイオンを注入することにより形成されている。ここで注入されるイオンは、例えば、Si、Ge、Ga、As、及びBの少なくとも一つである。ただし注入されるイオンは、これらに限定されない。欠陥層120の厚さは、例えば50nm以上である。欠陥層120の厚さは、300nm以下であるのが好ましい。図2は、図1に示した半導体基板の製造方法を示す断面図である。まず図2aに示すように、基板20上に第1エピタキシャル層100が形成された基板を準備する。なお、基板20上にバッファ層を形成し、その上に第1エピタキシャル層100をエピタキシャル成長させることにより、図2aに示す基板を準備しても良い。次いで図2bに示すように、第1エピタキシャル層100の表層にイオン注入する。これにより、第1エピタキシャル層100の表層は、多数の欠陥が導入されて欠陥層120になる。欠陥層120の欠陥密度は、上記したように、5×1017cm-2以上である。次いで、図1に示すように、欠陥層120上に第2エピタキシャル層200をエピタキシャル成長させる。これにより、図1に示した半導体基板が形成される。次に、図3を用いて、本実施形態の作用及び効果について説明する。図3は、図1に示した半導体基板の断面TEMTransmissionElectronMicroscope像である。この試料において、第1エピタキシャル層100及び第2エピタキシャル層200は、いずれもGaN層である。また、欠陥層120を形成するために注入されるイオンは、Siイオンである。また、イオン注入条件は、注入エネルギーが30keV、注入密度が5×1015/cm-2である。この条件において、欠陥層120の欠陥密度は、2×1018/cm-2計算値になる。本図に示す例において、基板20と第1エピタキシャル層100の間には、バッファ層22が形成されている。上記したように、基板20を構成する材料と、第1エピタキシャル層100を構成する材料は、格子定数が異なっている。このため、第1エピタキシャル層100には、多数の転位が入っている。この転位密度は、1×109cm-2程度である。しかし、欠陥層120には複数の欠陥が導入されている。このため、第1エピタキシャル層100が有する転位の一部は、欠陥層120が有する欠陥によって終端される。ここで、第1エピタキシャル層100が有する転位の全てが、必ず欠陥によって終端されるわけではなく、一部は第2エピタキシャル層200まで入り込む。ただし、欠陥層120における欠陥密度は、上記したように5×1017cm-2以上である。このため、第2エピタキシャル層200は、欠陥層120との界面において応力を受ける。このため、転位は、第2エピタキシャル層200内において斜め方向に成長するようになる。このため、第2エピタキシャル層200が成長する際、転位は互いに結合し、ループを形成する。これにより、欠陥層120を突き抜けた転位の大部分は第2エピタキシャル層200内で終端し、第2エピタキシャル層200の表面までは届かない。このため、第2エピタキシャル層200の表層の転位密度は、エピタキシャル成長層110における転位密度の1/10以下になる。従って、第2エピタキシャル層200の表面の結晶性は向上する。なお、転位を貫通させないためには、欠陥層120を完全にアモルファス化する必要がある。しかし、欠陥層120を完全にアモルファス化すると、第2エピタキシャル層200は、良好な状態ではエピタキシャル成長をしない。例えば、欠陥密度が大きすぎて試料1の欠陥密度の1000倍程度、欠陥層120がアモルファスに近くなった場合、第2エピタキシャル層200の表面の平坦性は顕著に低下し、これに起因して第2エピタキシャル層200の表層の結晶性は低下する。このため、欠陥層120の欠陥密度は、第2エピタキシャル層200がエピタキシャル成長する程度である必要がある。一方、表面が完全なアモルファスではない場合には、転位の一部が第2エピタキシャル層200に残る場合が多い。本実施形態では、この残留する貫通転位を、欠陥層120が第2エピタキシャル層200に与える応力によってループさせ、第2エピタキシャル層200の表面に達しないようにしている。図4は、欠陥層120を形成するときのイオン注入条件が互いに異なる複数の半導体基板の断面TEM像である。試料1は、図3に示した試料と比較して、Siイオンの注入量の面密度は同一であるが、その1/2を、図3に示した試料より注入エネルギーを高くしたものである。試料1では、図3の試料とは異なり、第1層目のGaN層第1エピタキシャル層100の貫通転位の大部分は、欠陥層120を貫通して第2層目のGaN層第2エピタキシャル層200の表面に達している。これは、高エネルギーで注入されたSiがより深い領域に欠陥を作るため、欠陥層120の表面側の欠陥密度が低下したことに起因する、と考えられる。図12に、図3に示した試料と本図の試料1それぞれにおける欠陥密度の深さ方向分布を示す。試料1では、図3に示した試料と比較して、欠陥の分布がより深くなっていることが明瞭に示されている。詳細には、図3に示した試料では、欠陥は、主に100nmよりも浅い領域に分布しているのに対し、試料1では、100nmよりも深い領域まで欠陥が分布している。図13に、欠陥層120におけるGa欠陥の密度の計算結果をに示す。試料1では、図3に示した試料と比較して表面近傍の欠陥密度が低下していることが明らかである。また、試料2は、イオンのドーズ量が試料1と比較して一桁少ない5×1014/cm-2。このため、欠陥層120を貫通した転位の大部分は、第2エピタキシャル層200の表層まで達している。また試料3において、欠陥層120を形成するときのイオンはArである。また、Arのイオン注入エネルギーは40keVであり、イオンの注入量は2×1016cm-2である。試料4では、欠陥層120を貫通した転位の一部は、第2エピタキシャル層200内でループを形成して終端しているが、欠陥層120を貫通した転位の多くは、第2エピタキシャル層200の表層まで達している。上記の結果から、第2エピタキシャル層200の表層に転位を到達させないようにするためのプロセス条件は、かなり狭いことが分かる。なお、欠陥層120を形成した後の工程図1に示した半導体基板を用いて半導体装置を製造する工程も含むにおいて、この半導体基板に熱処理を加えることがある。図5は、欠陥層120を形成しない試料左側、欠陥層120をSiイオン注入によって形成した後に熱処理を行わなかった試料中央、及び、欠陥層120をSiイオン注入によって形成した後に熱処理を加えた試料右側それぞれの断面TEM像である。右側の試料において、熱処理温度は1200°Cであり、熱処理時間は3分であった。これらの像から、欠陥層120によって止められた転位は、熱処理を行っても成長しないことがわかる。また、図中矢印で示すように、一部の転位はループを形成していた。従って、欠陥層120によって止められた転位は熱的に安定であり、熱処理を行っても上層に入り込まないことが示された。第2の実施形態図6は、第2の実施形態に係る半導体基板の構成を示す図である。本図に示す半導体基板は、第1エピタキシャル層100を複数段図に示す例では2段有している点を除いて、第1の実施形態に係る半導体基板と同様の構成である。複数の第1エピタキシャル層100のそれぞれには、エピタキシャル成長層110及び欠陥層120が設けられている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、下段の第1エピタキシャル層100の欠陥層120を突き抜けた転位は、その第1エピタキシャル層100より上段の第1エピタキシャル層100が有する欠陥層120によって止められる。従って、第2エピタキシャル層200の表層に到達する転位はさらに少なくなる。第3の実施形態図7は、第3の実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置は、図1又は図6に示した半導体基板を用いて形成されている。図7は、図1に示した半導体基板を用いた場合を示している。この半導体装置は、電界効果トランジスタ10を有している。この半導体装置は、第1エピタキシャル層100、第2エピタキシャル層200、第3エピタキシャル層300、ゲート絶縁膜410、及びゲート電極420を有している。第2エピタキシャル層200は、電界効果トランジスタ10のチャネル層である。本実施形態において、電界効果トランジスタ10は、第2エピタキシャル層200と第3エピタキシャル層300の界面に形成された2次元電子ガス202を用いることにより、低抵抗化されている。本実施形態において、第2エピタキシャル層200は、チャネル層として機能する。このため、第2エピタキシャル層200には、ゲート絶縁膜410が接している。第2エピタキシャル層200は、例えば第1エピタキシャル層100がAlxGa1-xN層である場合はAlyGa1-yN層0≦y<1であり、第1エピタキシャル層100がAlxIn1-xN層である場合はAlyIn1-yN層0≦y<1である。第2エピタキシャル層200上には第3エピタキシャル層300がエピタキシャル成長している。第3エピタキシャル層300は、電子供給層であり、第2エピタキシャル層200に2次元電子ガス202を形成するために設けられている。2次元電子ガス202を形成するために、第2エピタキシャル層200と第3エピタキシャル層300との界面には伝導帯不連続が存在する必要がある。つまり、第2エピタキシャル層200と第3エピタキシャル層300との界面において、第3エピタキシャル層300のほうが第2エピタキシャル層200よりも電子親和力が小さい。第3エピタキシャル層300は、例えば第2エピタキシャル層200がAlyGa1-yN層である場合はAlzGa1-zN層0≦z<1であり、第2エピタキシャル層200がAlyIn1-yN層である場合はAlzIn1-zN層0≦z<1である。なお、第2エピタキシャル層200と第3エピタキシャル層300の界面において、z>yである。ここで、界面において、第2エピタキシャル層200よりも第3エピタキシャル層300のAl組成比を高くするのは、第2エピタキシャル層200と第3エピタキシャル層300との間に伝導帯不連続を形成し、2次元電子ガス202を形成させるためである。この界面において、好ましくは、z>y0.05であり、さらに好ましくはz>y0.10である。このようにすると、第2エピタキシャル層200と第3エピタキシャル層300の界面で、十分な濃度の2次元電子ガス202が発生する。第3エピタキシャル層300には、凹部310が形成されている。凹部310の内壁及び底面には、ゲート絶縁膜410が形成されている。ゲート絶縁膜410は、例えば酸化シリコンSiO2であるが、酸化アルミニウムAl2O3、酸化ハフニウムHf02、窒化シリコンSiN、又は窒化アルミニウムAlNであってもよい。ゲート絶縁膜410の厚さは、例えば30nm以上であるが、好ましくは50nm以上、さらに好ましくは70nm以上である。ゲート絶縁膜410を厚くすると、電界効果トランジスタ10のゲート耐圧を高くすることができる。特にゲート絶縁膜410を70nm以上にすると、電界効果トランジスタ10の長期信頼性を大きく改善することができる。凹部310のうちゲート絶縁膜410が形成されていない空間には、ゲート電極420が埋め込まれている。すなわちゲート電極420は、ゲート絶縁膜410を介して第2エピタキシャル層200に面している。ゲート電極420は、例えばAuであるが、NiもしくはPtなどの金属単層膜、Ni層とAu層を積層した多層膜、これら以外の複数種類の金属を複数層積層した金属多層膜、WSiもしくはTiNなどの金属化合物膜、又はポリシリコンなどの半導体材料であってもよい。本実施形態において、ゲート絶縁膜410及びゲート電極420の上部は、張出部425を有している。張出部425は、凹部310から、凹部310の周囲に位置する第3エピタキシャル層300の上に張り出した部分である。張出部425を設けることにより、ゲート絶縁膜410のうち凹部310の底部の角に位置する部分のほかに、張出部425の端部に位置する部分にも電界が集中する。このため、ゲート絶縁膜410のうち凹部310の底部の角に位置する部分における電界が緩和され、電界効果トランジスタ10の耐圧が向上する。凹部310は、下端が第2エピタキシャル層200に達しており、かつ第1エピタキシャル層100には達していない。本図に示す例では、凹部310は、下端が第2エピタキシャル層200の内部に入り込んでいる。このため、2次元電子ガス202は、凹部310によって遮断されている。これにより、電界効果トランジスタ10は、ノーマリーオフ型になる。第3エピタキシャル層300上には、ドレイン電極430及びソース電極440が形成されている。ドレイン電極430及びソース電極440は、第3エピタキシャル層300に対してオーミック接続している。ドレイン電極430及びソース電極440は、例えばTiの上にAlを積層した積層膜である。本図に示す例では、ドレイン耐圧を高くするために、ドレイン電極430からゲート電極420までの距離を、ソース電極440からゲート電極420までの距離よりも長くしている。第3エピタキシャル層300の上面のうちドレイン電極430及びソース電極440が形成されていない領域は、保護絶縁膜450によって覆われている。保護絶縁膜450は、例えばSiN膜である。なお、ゲート絶縁膜410及びゲート電極420の張出部425は、保護絶縁膜450上に形成されている。またドレイン電極430及びソース電極440のうち張出部425に近い領域も、保護絶縁膜450によって覆われている。次に、図7に示した半導体装置の製造方法を説明する。まず、図1又は図6に示した半導体基板を準備する。この半導体基板は、基板20、第1エピタキシャル層100、及び第2エピタキシャル層200を有している。第1エピタキシャル層100には、欠陥層120が形成されている。次いで、第2エピタキシャル層200上に第3エピタキシャル層300を、例えばMOCVD法を用いて形成する。MOCVD法における原料ガスには、トリメチルガリウムTMG、トリメチルアルミニウムTMA、及びアンモニアガスを用いる。次いで、第3エピタキシャル層300及び第2エピタキシャル層200を、第1エピタキシャル層100が露出するまで部分的に除去することによりメサを形成し、素子分離を行う。次いで、第3エピタキシャル層300上に、金属膜例えばTi及びAlをこの順に積層した積層膜をスパッタリング法により形成し、この金属膜を選択的に除去する。これにより、第3エピタキシャル層300上にはドレイン電極430及びソース電極440が形成される。そしてドレイン電極430及びソース電極440をアニール処理する。これにより、ドレイン電極430及びソース電極440は、第3エピタキシャル層300とオーミック接触する。次いで、第3エピタキシャル層300上及びドレイン電極430上に、保護絶縁膜450を、プラズマCVD法を用いて形成する。そして、保護絶縁膜450のうちドレイン電極430及びソース電極440上に位置する部分を除去する。次いで、保護絶縁膜450のうち、凹部310が形成される領域に位置する部分を選択的に除去する。次いで、ドレイン電極430、ソース電極440、及び保護絶縁膜450をマスクとして、第3エピタキシャル層300必要に応じて第2エピタキシャル層200の一部もをエッチングする。これにより、凹部310が形成される。次いで、凹部310の底面及び側面、保護絶縁膜450上、ドレイン電極430上、及びソース電極440上に、ゲート絶縁膜410を、例えばALDAtomicLayerDeposition法を用いて形成する。次いで、ゲート絶縁膜410上にゲート電極420を、例えばスパッタリング法を用いて形成する。次いで、ゲート絶縁膜410及びゲート電極420のうち不要な部分を除去する。これにより、図6に示した電界効果トランジスタ10を有する半導体装置が形成される。なお、図8に示すように、電界効果トランジスタ10を形成した後、基板20を除去しても良い。本実施形態によれば、第1又は第2の実施形態に示した半導体基板を用いて電界効果トランジスタ10を形成している。第2エピタキシャル層200の転位の数は少ない。このため、電界効果トランジスタ10の特性が向上する。第4の実施形態図9は、第4の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、電界効果トランジスタ10がプレーナ型のトランジスタである点を除いて、第3の実施形態に係る半導体装置と同様である。詳細には、第2エピタキシャル層200上には第3エピタキシャル層300が形成されていない。そして、ゲート絶縁膜410、ドレイン電極430、及びソース電極440は、第2エピタキシャル層200上に直接形成されている。ゲート電極420は、ゲート絶縁膜410上に形成されている。第2エピタキシャル層200の表層には、ドレイン領域432及びソース領域442が形成されている。ドレイン領域432及びソース領域442は、いずれもn型の不純物領域である。また、平面視において、ドレイン領域432とゲート電極420の間には、エクステンション領域434が形成されている。エクステンション領域434も、n型の不純物領域である。ただし、ソース領域442にはエクステンション領域が設けられていない。ドレイン領域432、ソース領域442、及びエクステンション領域434は、例えば第2エピタキシャル層200にSiなどの不純物をイオン注入することにより、形成される。エクステンション領域434を設けることにより、ゲート電極420とドレイン電極430の間の耐圧が向上する。ただし、ゲート電極420とドレイン電極430の間に要求される耐圧がそれほど大きくない場合は、エクステンション領域434となっている領域をドレイン領域432にしても良い。本実施形態によっても、第2の実施形態と同様の効果を得ることができる。また第3の実施形態に示した第3エピタキシャル層300は、第2エピタキシャル層200に2次元電子ガス202を発生させるために、歪が与えられている。このため、第3エピタキシャル層300に逆ピエゾ効果が生じると、電界効果トランジスタ10の特性が劣化する。これに対して本実施形態では、第3エピタキシャル層300を有していない。このため、逆ピエゾ効果に起因して電界効果トランジスタ10の特性が劣化する可能性は低い。また、凹部310を形成する必要がないため、製造コストが低くなる。第5の実施形態図10は、第5の実施形態に係る電子装置2の回路構成を示す図である。この電子装置2は、第2又は第3の実施形態のいずれかに示した半導体装置すなわち電界効果トランジスタ10を有している。この電子装置は、例えば車両に用いられており、電子装置2、電源4、及び負荷6を有している。電源4は例えば車両に搭載されているバッテリーである。負荷6は、例えば車両に搭載されている電子部品、例えばヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして電子装置2は、電源4から負荷6に供給する電力を制御している。電子装置2は、回路基板例えばプリント配線基板上に、電界効果トランジスタ10を有する半導体装置、半導体装置12、及び制御回路14を有する半導体装置を搭載したものである。半導体装置12は、マイコンを有しており、回路基板の配線を介して電界効果トランジスタ10に接続している。半導体装置12は、電界効果トランジスタ10を制御している。詳細には、半導体装置12は、制御回路14に制御信号を入力する。そして制御回路14は、半導体装置12から入力された制御信号に従って、電界効果トランジスタ10のゲート電極420に信号を入力する。すなわち制御回路14は、電界効果トランジスタ10を制御する。電界効果トランジスタ10が制御されることにより、電源4からの電力が、適宜負荷6に供給される。第6の実施形態図11は、第6の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、発光素子16を有している。発光素子16は、図1に示した半導体基板を用いて形成されている。ただし、基板20は除去されている。発光素子16は、第2エピタキシャル層200、第1導電型層510、活性層520、及び第2導電型層530を有している。第1導電型層510は、例えば第1導電型例えばn型のAlGaNである。第2導電型層530は、例えば第2導電型のAlGaNである。活性層520は、量子井戸構造を有している発光層であり、例えばInGaNを用いて形成されている。第2エピタキシャル層200は、第1導電型層510と同一の材料により形成されている。なお、図10に示した第1導電型層510を省略して、第2エピタキシャル層200が第1導電型層510を兼ねてもよい。本実施形態によれば、第1の実施形態に示した半導体基板を用いて発光素子16を形成している。第2エピタキシャル層200の転位の数は少ない。このため、発光素子16の特性が向上する。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。