"以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記ボディ領域に接するように前記第1の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜;d3前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記半導体基板の前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有するソース領域;d7前記層間絶縁膜を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記アクティブ領域は、以下を有する:c1第1の閾値電圧および第1の占有面積を有する主アクティブ領域;c2前記第1の閾値電圧よりも低い第2の閾値電圧および前記第1の占有面積よりも狭い第2の占有面積を有する副アクティブ領域。前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、1以上、且つ、20以下である。前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、5以上、且つ、20以下である。前記2項の半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ボディ領域の不純物濃度に起因する。前記2項の半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ゲート絶縁膜の厚さの差に起因する。前記3項の半導体装置において、前記副アクティブ領域の平面形状は、単一又は複数のリング形状である。前記3項の半導体装置において、前記副アクティブ領域の平面形状は、複数のドット形状である。前記3項の半導体装置において、前記副アクティブ領域は、2次元単連結領域として単一の領域を形成する。前記3項の半導体装置において、前記副アクティブ領域は、複数の線状領域である。前記1項の半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の45以上、且つ、85以下である。前記1項の半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の55以上、且つ、75以下である。前記1項の半導体装置において、更に、以下を含む:e前記半導体基板の前記第1の主面上に設けられたゲートパッド;f前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第1の電流通路;g前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第2の電流通路、ここで、前記第2の電流通路の抵抗値は、前記第1の電流通路の抵抗値よりも大きい。電源または電力変換機器等に使用されるパワーMOSFET等の絶縁ゲートを有するパワー系能動素子は、スイッチングの際に跳ね上がり電圧が発生する。この跳ね上がり電圧は、ディジタル信号処理回路等の被電源供給回路へのノイズとなり、論理回路等の誤動作の原因になる等の問題がある。この問題は、単体のパワーMOSFET等のみの問題ではなく、同様の構造を適用しているIGBTInsulatedGateBipolarTransistorおよび、CMOSComplementaryMetalOxideSemiconductor等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けるものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けることにより、オンになる際に副アクティブセル領域が先にオンするため、跳ね上がり電圧の発生を低減することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;d2前記ボディ領域に接するように前記第1の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜;d3前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極;d4前記ゲート電極上に設けられた層間絶縁膜;d5前記半導体基板の前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有するソース領域;d7前記層間絶縁膜を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、ここで更に、前記アクティブ領域は、以下を有する:c1第1の閾値電圧および第1の占有面積を有する主アクティブ領域;c2前記第1の閾値電圧よりも低い第2の閾値電圧および前記第1の占有面積よりも狭い第2の占有面積を有する副アクティブ領域。2.前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、1以上、且つ、20以下である。3.前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、5以上、且つ、20以下である。4.前記1から3項のいずれか一つの半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ボディ領域の不純物濃度に起因する。5.前記1から4項のいずれか一つの半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ゲート絶縁膜の厚さの差に起因する。6.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、単一又は複数のリング形状である。7.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、複数のドット形状である。8.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域は、2次元単連結領域として単一の領域を形成する。9.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域は、複数の線状領域である。10.前記1から9項のいずれか一つの半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の45以上、且つ、85以下である。11.前記1から9項のいずれか一つの半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の55以上、且つ、75以下である。12.前記1から11項のいずれか一つの半導体装置において、更に、以下を含む:e前記半導体基板の前記第1の主面上に設けられたゲートパッド;f前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第1の電流通路;g前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第2の電流通路、ここで、前記第2の電流通路の抵抗値は、前記第1の電流通路の抵抗値よりも大きい。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。なお、本願で説明するパワーMOSFET等のパワー系能動素子は、特に断らない限り、ノーマリオフNormally-Off型である。なお、本願において、半導体能動素子とは、トランジスタ、ダイオード等を指す。また、MOSという表現とMISという表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、MOSという表現を使用するものとする。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.IGBTの構造は、通常の縦型パワーMOSFETのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーMOSFETとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーMOSFETのソースに対応するIGBTの各要素をそのままソース領域、ソース電極、ソース端子と呼ぶことにする。7.本願において、第1の閾値電圧、第2の閾値電圧等というときの閾値電圧等の値は、特にそうでない旨、断らないときは、それが対象とする集合における平均値を指すものとする。なお、閾値電圧等の値について、その大小をいうときは、その値そのものではなく、その正負符号が同一であることを前提として、それらの絶対値を比較している。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、コンピュータ電源等に使用されるDC-DCコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開2009-22106号公報または、これに対応する米国特許公開2009-15224号公報、日本特開2010-16035号公報または、これに対応する米国特許公開2010-1790号公報等がある。1.本願の各実施の形態の半導体装置の主要な応用分野等の説明主に図1以下の実施の形態で説明するパワーMOSFET等は、主にDC-DCコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途にも有効であることはいうまでもない。図1は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のDC-DCコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。図1に示すように、PCPersonalComputer等におけるマイクロプロセッサ等への電源供給は、通常、90から300ボルト程度の交流から減圧整流された17ボルト程度の直流を定電圧源直流電源Vinとして、DC-DCコンバータ50等のVRMVoltageRegulatorMOduleを用いて、例えば、1ボルト程度の低電圧電流的には、例えば20アンペア程度にして行われる。この電流量は、100アンペアを超えることもある。制御回路部53から、たとえば200kHz程度典型的な範囲としては、300kHz程度から500kHz程度、過去および近い将来に適用される範囲としては、20kHz程度から1MHz程度のスイッチング信号が送出され、ハイサイドドライバ51およびロウサイドドライバ52を通じて、相補的なパルス信号が、それぞれハイサイドSWパワーMOSFETQhhおよびロウサイドSWパワーMOSFETQhlを駆動する。ハイサイドSWパワーMOSFETQhhがオンのときは、ハイサイドSWパワーMOSFETQhhを通して電流が供給され、出力平滑用インダクタ54、出力平滑用コンデンサ55等から構成された平滑回路を経由して、電源出力端子Vddおよび接地端子Vssからマイクロプロセッサ等へ供給される。一方、ハイサイドSWパワーMOSFETQhhがオフと時は、ロウサイドSWパワーMOSFETQhlがオンとなり、ロウサイドSWパワーMOSFETQhlから出力平滑用インダクタ54へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドSWパワーMOSFETQhhがオンとなる時間の長さにより制御される。従って、ハイサイドSWパワーMOSFETQhhには、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。一方、ロウサイドSWパワーMOSFETQhlの方は、ハイサイドSWパワーMOSFETQhhがオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。しかし、急峻なスイッチング動作は、跳ね上がり電圧を強める要素となるという問題がある。そこで、この例では、ロウサイドSWパワーMOSFETQhlを内部的に、大部分を占める標準的閾値電圧の部分Qhlmと、比較的小さな部分を占める相対的に低い閾値電圧の部分Qhlsとに分割することによって、ロウサイドSWパワーMOSFETQhlはオンする場合の急峻な立ち上がりを緩和して、跳ね上がり電圧を抑制している。また、図38に図1に示した回路の実際の半導体装置のパッケージ構成例のチップ配置およびワイヤボンディング配置の一例を示す。このパッケージ構成例はノンリード表面実装パッケージの1つであるQFNQuadFlatNon-leadedpackageパッケージを採用した実施例である。具体的には、ハイサイドSWパワーMOSFETQhhの半導体チップ102、ロウサイドSWパワーMOSFETQhlの半導体チップ103と、そして、ハイサイドドライバ51およびロウサイドドライバ52の機能を備えたドライバIC106とをレジンで固めて1個のシステムインパッゲージ101として搭載し、このシステムインパッケージ101外の制御回路部53からのスイッチング信号が端子を介してドライバIC106に送られるようになっている。パッケージのタブダイパッド115,116,117は3つに分かれており、ハイサイドMOSFET102には、ソースパッド118及びゲートパッド119が設けられ、ドライバIC106の対応するボンディングパッドBPとそれぞれワイヤによる配線107,108を介して接続されている。また、ローサイドMOSFET103とは、ワイヤによる配線123及びタブ116を介して接続されている。ローサイドMOSFET103には、ソースパッド120,122及びゲートパッド121が設けられ、ドライバIC106とそれぞれワイヤによる配線109,110を介して接続されている。また、ワイヤによる配線124を介してパワーグラウンド端子127に接続されている。また、ドライバIC106が搭載されているタブ117の電位はロジックグラウンド端子128を介してロジックグラウンドに接続されている。また、このような構成において、ワイヤ123、124による配線の代わりに金属クリップで接続することも可能である。このように、システムインパッケージの構成を採用することで配線の寄生インダクタンスを低減して、更なる高効率化を実現することが出来る。2.本願の各実施の形態の半導体装置の半導体チップの構造の概要説明主に図2から図8このセクションでは、セクション1で説明したロウサイドスイッチ等に特に適合したパワーMOSFETの構造図1のロウサイドSWパワーMOSFETQhlに対応したのもの概要を説明する。図2は本願の各実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ全体上面図である。図3は図2のX-X’断面に対応するチップ模式断面図である。図4は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況単一リング状分布を示す半導体チップ全体上面模式図である。図5は図4の主及び副アクティブ領域境界周辺切り出し領域R3のA-A’断面に対応する半導体チップの部分断面図である。図6は図5の主アクティブ領域の単位セル領域20mの詳細断面図である。図7は図5の副アクティブ領域の単位セル領域20sの詳細断面図である。図8は図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の各実施の形態の半導体装置の半導体チップの構造の概要を説明する。まず、半導体チップの上面構造を説明する。図2に示すように、半導体チップ2チップサイズは、たとえば、縦3ミリメートル、横5ミリメートル程度の周辺端部には、端部を周回するリング状のガードリング27たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが設けられており、その内側のほとんど全ての部分は、ゲート配線部24とメタルソース電極15これらも、たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが占有している。ゲート配線部24の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部25となっており、メタルソース電極15の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部26となっている。また、半導体チップ2の上面主要部のメタルソース電極15下は、主に、たとえば平面的に帯状の単位セル領域20単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば0.4マイクロメートル程度を敷き詰めたアクティブ領域12アクティブセル領域となっており、たとえば線状のトレンチ5内には、ゲートポリシリコン膜すなわちゲート電極7が埋め込まれている。次に、図2のX-X’断面を図3に示す。図3に示すように、半導体チップ2の下半部は、たとえば比較的高濃度のN型半導体基板領域1sたとえばN型単結晶シリコン基板となっており、N型半導体基板領域1sの表面1a第1の主面側すなわち裏面1bの反対側には、要求される耐圧に応じた厚さのN-エピタキシャル領域1eが設けられており、その主要部はN-ドリフト領域3に対応している。半導体チップ2の周辺部は、主にエッジターミネーション領域28となっており、半導体チップ2の内部領域は、ほとんどアクティブ領域12が占有しており、このアクティブ領域12には、平面的に帯状立体的には直方体の単位セル領域20幅すなわち繰返し周期は、たとえば、400nm程度が敷き詰められている。次に、アクティブ領域12内の大域的構造を説明するための図2に対応するチップ平面図を図4に示す。図4に示すように、アクティブ領域12内には、他の領域とすなわち主アクティブ領域12mと比較して、閾値電圧が低く設定された副アクティブ領域12sが設けられている。たとえば、その形状は、リング状である。次に、図4の主及び副アクティブ領域境界周辺切り出し領域R3のA-A’断面に対応するチップ局所断面図で図5に示す。図5に示すように、N型半導体基板領域1sの裏面1b第2の主面側には、裏面メタル電極4ドレイン電極が設けられており、N型半導体基板領域1sの表面1a第1の主面側のN-ドリフト領域3の表面領域には、P型ボディ領域9が設けられている。チップ2の半導体表面には、P型ボディ領域9を貫通する多数のトレンチ5が設けられており、各トレンチ5内には、ゲート絶縁膜6を介して、トレンチゲート電極7aが埋め込まれている。トレンチ5間の半導体表面内には、N型ソース領域11が設けられており、ソースコンタクト部29aの下端部の半導体領域には、P型ボディコンタクト領域14が設けられている。チップ2の表面1a第1の主面側の半導体表面上には、酸化シリコン系絶縁膜等の層間絶縁膜8が設けられており、その上には、メタルソース電極15等の電極膜が設けられており、ソースコンタクト部29a等を介して、P型ボディコンタクト領域14およびN型ソース領域11と電気的に接続されている。先に説明したように、アクティブ領域12は、主アクティブ領域12mと副アクティブ領域12sを有し、この例では、主アクティブ領域12mのP型ボディ領域9mと副アクティブ領域12sのP型ボディ領域9sの不純物濃度を異ならせることによって、閾値電圧を異ならせている。すなわち、副アクティブ領域12sのP型ボディ領域9sの不純物濃度が相対的に低く設定されている。従って、単位セル領域20の構造不純物濃度まで含めたデバイス構造は、主アクティブ領域12mの単位セル領域20mと副アクティブ領域12sの単位セル領域20sで異なることとなる。次に、図5の主アクティブ領域12mの単位セル領域20mの詳細断面構造を図6に示す。図6に示すように、半導体チップ2のN型半導体基板領域1sの裏面1b側には、裏面メタル電極4たとえば、ドレイン電極が設けられており、N型半導体基板領域1sの表面1a側には、N-ドリフト領域3第1導電型を有するドリフト領域が設けられている。N-ドリフト領域3の表面1a側には、第2導電型を有するP型ボディ領域9m9が設けられており、N-ドリフト領域3の表面1a側の半導体表面領域内には、ソース領域11およびP型ボディコンタクト領域14が設けられている。また、半導体基板2の表面1a第1の主面側から、P型ボディ領域9を貫通して、N-ドリフト領域3に達するトレンチ5が設けられており、トレンチ5内には、ゲート絶縁膜6を介して、ポリシリコン等のトレンチゲート電極7aが埋め込まれている。半導体基板2の表面1a上には、層間絶縁膜8が設けられており、その上にはアルミニウム系メタル膜等から構成されたメタルソース電極15が設けられており、ソースコンタクト部29aを介して、ソース領域11およびP型ボディコンタクト領域14と電気的に接続されている。次に、図5の副アクティブ領域12sの単位セル領域20sの詳細断面構造を図7に示す。図7に示すように、幾何学的構造は、図6と同じであるが、不純物濃度まで含めたデバイス構造が、主アクティブ領域12mの単位セル領域20mと副アクティブ領域12sの単位セル領域20sで異なっている。すなわち、副アクティブ領域12sのP型ボディ領域9sの不純物濃度が、主アクティブ領域12mの単位セル領域20mのP型ボディ領域9mの不純物濃度と比較して低く設定されている。次に、図8に図2のゲート電極引き出し部切り出し領域R1の詳細平面構造主アクティブ領域12mおよび副アクティブ領域12sに於いて同じを示す。図8に示すように、トレンチゲート電極7aを構成するゲートポリシリコン膜7は、トレンチ5の外部に於いては、ゲート引き出しポリシリコン配線部7bを構成しており、ゲートコンタクト部29bにおいて、メタルゲート配線部24アルミニウム系メタル電極膜30の一部と電気的に接続されている。3.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスの説明主に図9から図20このセクションでは、セクション2の構造に対するデバイスの製造方法の一例を説明する。この例では、閾値電圧を低くすべき部分のP型ボディ領域の同土を相対的に薄くすることによって、閾値電圧を下げている。図9は図5に対応する部分の製造工程途中エピタキシャル成長工程におけるウエハの部分断面図である。図10は図5に対応する部分の製造工程途中トレンチ形成工程におけるウエハの部分断面図である。図11は図5に対応する部分の製造工程途中ゲート絶縁膜形成及びポリシリコン電極埋め込み工程におけるウエハの部分断面図である。図12は図5に対応する部分の製造工程途中主アクティブ領域のP型ボディ領域導入工程におけるウエハの部分断面図である。図13は図5に対応する部分の製造工程途中副アクティブ領域のP型ボディ領域導入工程におけるウエハの部分断面図である。図14は図5に対応する部分の製造工程途中N型ソース領域導入工程におけるウエハの部分断面図である。図15は図5に対応する部分の製造工程途中層間絶縁膜成膜およびコンタクトホール形成工程におけるウエハの部分断面図である。図16は図5に対応する部分の製造工程途中コンタクトホール延長工程におけるウエハの部分断面図である。図17は図5に対応する部分の製造工程途中P型ボディコンタクト領域導入工程におけるウエハの部分断面図である。図18は図5に対応する部分の製造工程途中メタル膜成膜およびメタルソース電極等パターニング工程におけるウエハの部分断面図である。図19は図5に対応する部分の製造工程途中バックグラインディング工程におけるウエハの部分断面図である。図20は図5に対応する部分の製造工程途中裏面メタル電極成膜工程におけるウエハの部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスを説明する。まず、たとえば、面方位を100とした200φのN型シリコン単結晶ウエハ1s必要に応じて、300ファイでも、450ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、1から2mΩcm程度を用意し、必要な耐圧ここでは、一例としてソースドレイン耐圧を30ボルト程度とするに応じて、図9に示すように、たとえば、2マイクロメートル程度範囲としては、たとえば1.3から3.3マイクロメートル程度のN型たとえばリンドープ、抵抗率は、たとえば、0.1から0.3mΩcm程度シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ1とする。次に、図10に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVDChemicalVaporDeposition等により、たとえば、450nm程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜10とする。続いて、トレンチ加工用ハードマスク膜10を用いて、異方性ドライエッチングエッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気などにより、たとえば深さ0.8マイクロメートル程度幅0.15マイクロメートル程度のトレンチ5を形成する。次に、図11に示すように、熱酸化等により、たとえば40nm程度のゲート酸化膜6ゲート絶縁膜を形成する。続いて、ゲート酸化膜6上の、半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVDChemicalVaporDeposition等により、ゲートポリシリコン膜7たとえば、厚さ500nm程度を成膜する。更に、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜7をエッチバックする。これによって、トレンチゲート電極7aが形成される。なお、ゲート絶縁膜6の構成は、熱酸化膜熱酸化による酸化シリコン膜のほか、CVD等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部シリコン基板に接する部分を熱酸化膜たとえば、厚さ15nm程度とし、残りの部分シリコン基板に接しない部分をCVD等による酸化シリコン系絶縁膜等たとえば、厚さ25nm程度とした積層膜としても良い。次に、図12に示すように、主アクティブ領域12mのP型ボディ領域9mを導入する。すなわち、たとえば、副アクティブ領域12s等をレジスト膜等で被覆した状態で、ウエハ1のデバイス面1a側からイオン注入することにより、P型ボディ領域9mP型ウエル領域又はチャネル領域を導入する。このイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:200keV程度,濃度:7x1012cm2程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。次に、図13に示すように、副アクティブ領域12sのP型ボディ領域9sを導入する。すなわち、たとえば、主アクティブ領域12m等をレジスト膜等で被覆した状態で、ウエハ1のデバイス面1a側からイオン注入することにより、P型ボディ領域9sP型ウエル領域又はチャネル領域を導入する。このイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:200keV程度,濃度:2x1012cm2程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。次に、図14に示すように、たとえば、ウエハ1のデバイス面1a側からイオン注入することにより、N型ソース領域11を導入する。このイオン注入条件としては、たとえば、イオン種:砒素、打ち込みエネルギ:45keV程度,濃度:3x1015cm2程度を好適なものとして例示することができる。次に、図15に示すように、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSGPhospho-SilicateGlass膜たとえば、厚さ300nm程度からなる絶縁膜を好適なものとして例示することができる。次に通常のリソグラフィによって、ウエハ1のデバイス面1a上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部29aコンタクトホールすなわちコンタクト溝を開口する。続いて、異方性ドライエッチングにより、コンタクト溝29aをソース領域11より深いところまで延長するエッチング量は、たとえば200nm程度。次に、図17に示すように、半導体ウエハ1の表面1a側からほぼ全面に対して、たとえば、P型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にP型ボディコンタクト領域14P型高濃度コンタクト用不純物領域を導入する。このイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:30keV程度,濃度:1x1015cm2程度を好適なものとして例示することができる。次に、図18に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば300nm程度の厚さのTiW膜TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しないを形成し、更にその上に、先と同様に、TiW膜上の半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば3マイクロメートルから5マイクロメートル程度の厚さのアルミニウム系メタル膜数程度のシリコン等を添加したアルミニウムを形成する。このTiW膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜30を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜30をパターニングすることにより、図2に示すように、メタルソース電極15、ゲート配線部24、ガードリング27等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜たとえば、厚さ2.5マイクロメートル程度等をウエハ1のデバイス面1aのほぼ全面に塗布する。更に、通常のリソグラフィによって、図2のソースパッド開口26、ゲートパッド開口25等の部分のファイナルパッシベーション膜を除去する。次に、図19に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、500から900マイクロメータ程度のウエハ厚を必要により、たとえば30から300マイクロメータ程度に薄膜化する。次に、図20に示すように、その後、裏面電極4たとえばウエハに近い方から、チタン膜/ニッケル膜/金膜をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2図2に分割する。4.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造の説明主に図21このセクションでは、図5の副アクティブ領域12sの単位セル領域20sの構造の変形例を説明する。この例では、閾値電圧を下げるべき部分のゲート絶縁膜の膜厚を通常部分の半分程度にすることによって、相対的に低い閾値電圧としている。図21は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造に関する図7に対応する副アクティブ領域の単位セル領域20sの詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造を説明する。図7の例では、幾何学的構造は同一で、P型ボディ領域9の不純物濃度を主アクティブ領域12mと副アクティブ領域12sの間で異ならせることにより、副アクティブ領域12sの閾値電圧を主アクティブ領域12mの閾値電圧と比較して低く設定しているが、この例では、P型ボディ領域9m、9sの不純物濃度は同じにして、副アクティブ領域12sのゲート絶縁膜6の厚さを相対的に薄くするたとえば、厚さ20nm程度の熱酸化膜ことによって副アクティブ領域12sのゲート絶縁膜6を相対的に薄いゲート絶縁膜6tとしている閾値電圧を低く設定している。ここで、ゲート絶縁膜6tの構成は、熱酸化膜熱酸化による酸化シリコン膜のほか、CVD等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部シリコン基板に接する部分を熱酸化膜たとえば、厚さ10nm程度とし、残りの部分シリコン基板に接しない部分をCVD等による酸化シリコン系絶縁膜等たとえば、厚さ10nm程度とした積層膜としても良い。なお、P型ボディ領域9の不純物濃度とゲート絶縁膜6の厚さの両方を異ならせることも可能である。ただし、その分、工程は複雑となる。また、ゲート絶縁膜の厚さを異ならせることは、熱酸化膜酸化シリコン膜を基準とした酸化シリコン膜換算厚さを異ならせるようにしてもよい。すなわち、主アクティブ領域12mと副アクティブ領域12sの間でゲート絶縁膜6の材質又はその一部を異ならせることによって、閾値電圧を異ならせるようにしてもよい。5.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する各種の変形例の説明主に図22から図28このセクションでは、図4で説明したアクティブ領域12m内における副アクティブ領域12s閾値電圧が相対的に低く設定された領域の分布又はレイアウトの変形例を説明する。図22は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例1複数リング状分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図23は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例2ドット状分散分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図24は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例32次元単連結集中分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図25は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例4複数単連結分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図26は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例52次元単連結端部集中分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図27は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例6ゲート延在方向線状分散分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図28は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例6ゲート直交方向線状分散分布に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する各種の変形例を説明する。1複数リング分布主に図22:図22に示すレイアウトは、図4のリング状副アクティブ領域12sを複数のリング状領域に分割したものである。これは、単一リング状副アクティブ領域12sと同様に、アクティブ領域12全体の温度分布を比較的均一にできるメリットがある。すなわち、副アクティブ領域12sに対応する部分は、オンしている時間が長いので、他の部分よりも発熱量が大きいからである。リングの数は、2個に限らず、3個でも、それ以上の複数個でも良い。2ドット分散分布主に図23:図23に示すレイアウトは、比較的面積の狭いドット状副アクティブ領域12sを多数分散してレイアウトしたものである。このレイアウトに於いては、アクティブ領域12全体の温度分布を更に均一にできるメリットがある。3単連結集中分布主に図24:図24に示すレイアウトは、副アクティブ領域12sをアクティブ領域12の中央部に設けられた単一の2次元単連結領域としたものでる。このような集中配置は、レイアウトが比較的簡単に行えるメリットがある。4複数単連結分布主に図25:図25に示すレイアウトは、図24の例で、2次元単連結領域とした副アクティブ領域12sを2分割したものである。2次元単連結領域の数は、2個に限らず、3個でも、それ以上の複数個でも良い。5単連結一端集中分布主に図26:図26に示すレイアウトは、図24のものと類似するが、配置する場所が、アクティブ領域12の中央部ではなく、ゲートパッド部25と反対側のアクティブ領域12の端部になっている点が特徴となっている。このような集中レイアウトは、アクティブ領域12外部との関係で、副アクティブ領域12sを主アクティブ領域12mと異なる扱いをしたいときに有利である例えば、セクション6参照。また、主アクティブ領域12mと副アクティブ領域12sとの間の相互作用をできるだけ少なくできるメリットが在る。更に、このレイアウトのメリットは、実質的に、両領域の境界をトレンチゲート電極7上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。6ゲート方向線状分散分布主に図27:図27に示すレイアウトは、トレンチゲート7の延在方向と平行な線状領域を多数分散して、副アクティブ領域12sとしたものである。このレイアウトのメリットは、温度の均一化のほか、実質的に、両領域の境界をトレンチゲート電極7上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。通常、単一のチップのトレンチの数、すなわち、セルの数は、1万本前後好適な範囲としては、数千本から数万本程度であるから、ここでの副アクティブ領域12sの単一要素は、たとえば、100本程度好適な範囲としては、数十本から数百本程度の隣接するセルを束ねたものとなる。7ゲート直交方向線状分散分布主に図28:図28に示すレイアウトは、図27のレイアウトを90度回転させたものである。このレイアウトに於いては、比較的単純なレイアウトであり、且つ、アクティブ領域12全体の温度分布を均一にできるメリットがある。6.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例の説明主に図29から図32このセクションの例は、図1に示すDC-DCコンバータの変形例であり、また、そのロウサイドSWパワーMOSFETQhlに対応するパワー系能動素子の変形例である。また、このセクションの例は、図26の副アクティブ領域12sのレイアウトの応用例でもある。図29は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例を説明するための図1に対応するコンピュータ用のDC-DCコンバータの回路構成を示す模式回路図である。図30は図29のロウサイドSWパワーMOSFETQhlに関する図2に対応するパワーMOSFETの半導体チップ全体上面図である。図31は図30に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況図26に対応する2次元単連結端部集中分布を示す半導体チップ全体上面模式図である。図32は図30及び図31のゲート電極引き出し部切り出し領域R1に対応するチップ局所拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例を説明する。図29に示すように、DC-DCコンバータにおいては、ロウサイドSWパワーMOSFETQhlは、回路的には、主アクティブ領域12mに対応する部分Qhlmと副アクティブ領域12sに対応する部分Qhlsに分割されている。そして、副アクティブ領域12sに対応する部分Qhlsのゲート電極ゲート端子には、付加的な抵抗PRが挿入されているなお、その他の回路構成は、図1のものと全く同一である。すなわち、ゲートパッド25と主アクティブ領域12mの各ゲート電極主アクティブ領域に対応する部分Qhlmのゲート電極間の第1の電流通路P1と比較して、ゲートパッド25と副アクティブ領域12sの各ゲート電極副アクティブ領域に対応する部分Qhlsのゲート電極間の第2の電流通路P2には、付加的な抵抗成分PRが挿入されているので、第2の電流通路P2の抵抗値たとえば、5から20Ω程度は、第1の電流通路P1の抵抗値たとえば、1から2Ω程度と比較して大きい。言い換えると、主アクティブ領域に対応する部分Qhlmのゲート抵抗と比較して、副アクティブ領域に対応する部分Qhlsのゲート抵抗は、高くされている。この付加的な抵抗PRの挿入によって、ロウサイドSWパワーMOSFETQhlの内、副アクティブ領域12sに対応する部分Qhlsのゲートは、もともとの低閾値電圧化とあいまって不安定化する。すなわち、ハイサイドSWパワーMOSFETQhhがオンしたときに、ロウサイドSWパワーMOSFETQhlの内、副アクティブ領域12sに対応する部分Qhlsがセルフターンオンするため、ロウサイドSWパワーMOSFETQhlが部分的にオン状態となるため、ロウサイドSWパワーMOSFETQhlが全体として、オンしたときのドレイン電圧の跳ね上がりを抑制することができる。ここで、この例の場合は、ロウサイドSWパワーMOSFETQhlの外部端子としてのゲート端子は単一であり、その内部でゲートが分岐する構成をとっている。これは、外部からは通常のパワーMOSFETとして取り扱える点で有利である。しかし、実際に外部ゲート端子を2分割することも可能である。その場合は、外部に付加的な抵抗PRを設置することができる。次に、このような付加的な抵抗PRが挿入されたMOSFETQhlのデバイス構造を、図30から図32を用いて説明する。図30に図2に対応するチップ上面全体図を示す。図2との違いは、アクティブ領域12の内部分割構造が表示されている点である。すなわち、アクティブ領域12の副アクティブ領域12sのレイアウトが、図26のレイアウトに対応している。次に、図4に対応するチップ上面の主アクティブ領域12m、副アクティブ領域12s等のチップ上面の主要要素のレイアウトを図31に示す。図31に示すように、この例では、図26と同様に、アクティブ領域12は、主アクティブ領域12mと副アクティブ領域12sに分かれており、副アクティブ領域12sがゲートパッド部25と反対側のアクティブ領域12を占有する2次元単連結領域矩形領域をなしており、残余の2次元単連結領域が主アクティブ領域12mとなっている。また、メタルゲート配線部24は、アクティブ領域12の3辺に沿うUの字型をしており、その下層には、同様の形状を呈するゲート引き出しポリシリコン配線部7bここに表示したものは、その主幹部であるが配置されており、メタルゲート配線部24とゲート引き出しポリシリコン配線部7bは、主アクティブ領域12mに近接する部分に於いては、相互に、多数のゲートコンタクト部29bを介して相互接続されているが、副アクティブ領域12sに近接した部分に於いては、相互接続されていない。次に、図30及び図31のゲート電極引き出し部切り出し領域R1の拡大平面図を図32に示す。図32に示すように、付加的抵抗部34が、図29の付加的な抵抗成分PRにほぼ対応する又は、その一部をなす。なお、付加的抵抗部34については、たとえば、この例のようにドープトポリシリコン膜の幅を狭くして引き回すことにより、所望の抵抗値を得ても良いが、この部分のみに、逆導電型の不純物をイオン注入して、高抵抗を形成してもよい。その場合には、付加的抵抗部34の占有面積を小さくすることができる。また、ドープトポリシリコン膜ではなく、ノンドープポリシリコン膜でゲートポリシリコン膜7を構成し、後にイオン注入で抵抗値を制御する場合は、付加的抵抗部34のみ、打ち込み濃度を下げればよい。なお、この例では、低閾値電圧領域とゲート分割による一部ゲートの不安定化を併用したが、副アクティブ領域12sの閾値電圧を主アクティブ領域12mと同じにしてもよい。その場合には、プロセスを簡略化できるメリットがある。7.本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等の説明主に図33から図36ここまでに説明した例は、主にパワーMOSFETを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーMOSFET以外に、たとえば、IGBTInsulatedgateBipolarTransistorや、絶縁ゲート型パワー系能動素子とCMOSComplementaryMetalOxideSemiconductorまたはCMISComplementaryMetalInsulatorSemiconductor集積回路等と単一チップ上に集積した集積型パワー系デバイス等がある。以下これらについて簡単に説明する。図33は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの端子配置図である。図34は図6に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの単位セル断面図である。図35は図1における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図36は図35のY-Y’断面に対応するチップ部分模式断面図である。これらに基づいて、本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等を説明する。1IGBTへの適用について主に図33及び図34:図33に示すように、IGBTの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子G、エミッタに対応する端子をエミッタ端子E、コレクタに対応する端子をコレクタ端子Cとしているが、構造的および動作的観点からは、エミッタ端子Eは、構造的呼称としてはソース端子と呼ぶ方が自然である。すなわち、図34に示すように、IGBTは、図6に説明したパワーMOSFETと構造的に同一部分R2のN型半導体基板領域1sの裏面1b側と裏面メタル電極4コレクタ電極の間に、P型コレクタ領域18を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域11、N型基板内ソース領域11a、ポリSiソース領域11b、メタルソース電極15、ソースパッド部26、ソースコンタクト部29a等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。2パワー系能動素子等を集積化したデバイスへの適用について主に図35及び図36:図35に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型DC-DCコンバータ図1に対応のチップ2の上面レイアウトの一例を示す。図35に示すように、チップ2のデバイス面1aには、ハイサイドSWパワーMOSFETQhh、ロウサイドSWパワーMOSFETQhl、ハイサイドSWパワーMOSFETQhhを駆動するハイサイドドライバ51、ロウサイドSWパワーMOSFETQhlを駆動するロウサイドドライバ52、およびハイサイドドライバ51とロウサイドドライバ52を制御する制御回路部53たとえば、回路はCMOS回路構成となっている等がレイアウトされている。ここで、ハイサイドSWパワーMOSFETQhhは、具体的には、図6、図7、図21、図34等で説明したパワー系能動素子絶縁ゲート型パワー系能動素子のいずれかである。なお、ロウサイドSWパワーMOSFETQhlも、これらのいずれかで構成することができる。次に、ハイサイドSWパワーMOSFETQhhのアクティブ領域12とCMOS制御回路部53の部分断面Y-Y’断面を図36に基づいて説明する。図36に示すように、ワンチップ型DC-DCコンバータは、たとえば、P型半導体基板1p上に作られる。すなわち、P型半導体基板1pP型半導体基板領域の表面1a第1の主面またはデバイス面側には、エピタキシャル成長等により、たとえばN-エピタキシャル領域1eが設けられており、このN-エピタキシャル領域1eとP型半導体基板領域1pの境界付近には、N埋め込み領域19が設けられている。CMOS領域RcとパワーMOS領域Rhの間等のN-エピタキシャル領域1eには、P素子分離領域22が設けられており、その上部のチップ2の上面1aには、フィールド絶縁膜23LOCOS型またはSTI型の絶縁膜が設けられている。次に、各デバイス領域を説明する。パワーMOS領域RhすなわちパワーMOSFETQhが作られた領域に於いては、ドレイン等をチップ2の上面1aに引き出すためのNドレイン引き出し領域21が設けられており、チップ2の上面1aの半導体表面領域には、トレンチ5、ゲート絶縁膜6、P型ボディ領域9、ソース領域11、P型ボディコンタクト領域14等が設けられている。一方、CMOS領域Rcに於いては、N-エピタキシャル領域1eのチップ2の上面1a側表面下に、Pウエル領域31pおよびNウエル領域31nが設けられており、これらの表面領域にそれぞれN型およびP型のソースドレイン領域32が設けられている。更に、チップ2の上面1aには、これらのN型およびP型のソースドレイン領域32とともに、Nチャネル型のMOSFETQnおよびPチャネル型のMOSFETQpを構成するゲート電極33が設けられている。8.本願の全般に関する考察並びに各実施の形態に関する補足的説明主に図1、図4、図29及び図37図37は本願の各実施の形態の半導体装置の有効性を説明するための跳ね上がり電圧及び電力損失の副アクティブ領域の占有率依存性を示す効果説明図である。これに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。ここまでに説明した各実施の形態の基本的考え方は、図37に示すような考察を背景としている。すなわち、一般に、DC-DCコンバータ等におけるパワーMOSFETのようなパワー系能動素子ロウサイドSWパワーMOSFETの電力損失と跳ね上がり電圧の関係は、トレードオフの関係にある。しかし、図37に示すように、たとえば、パワーMOSFETの一部全体に比較して、比較的狭い領域に、閾値電圧の低い部分を設けると、あまり電力損失が増えないにもかかわらず、跳ね上がり電圧に関して比較的大きな改善が得られる部分があることがわかる。すなわち、何らかの方法で、パワーMOSFETの一部を一部のセルの全体、または、少なくとも一部のセルの一部分を他の部分に比較して、オンしやすい状態にすることで、少しの電力損失と交換に、急峻な立ち上がりに起因する跳ね上がり電圧を低減するという考え方である。これを実現する方として、一つは、セクション2から5に説明したように、ロウサイドSWパワーMOSFETQhlの一部に閾値電圧が低い部分を作ることである。このようにすると、ロウサイドSWパワーMOSFETQhlがオンする際に、まず、閾値電圧が低い部分が先にオンして、その後に、主要部がオンするので、立ち上がりが緩やかになり、跳ね上がり電圧を低減される。ここで、ロウサイドSWパワーMOSFETQhlの主アクティブ領域に対応する部分Qhlmの閾値電圧第1の閾値電圧を基準とする副アクティブ領域に対応する部分Qhlsの閾値電圧第2の閾値電圧の好適な範囲は、一般に基準値の45以上、且つ、85以下である。また、更に損失を低減する必要がるときは、閾値電圧の好適な範囲は、基準値の55以上、且つ、75以下である。また、アクティブ領域12全体の面積を基準とする副アクティブ領域12sの面積の割合の好適な範囲面積割合は、1以上、且つ、20以下である。これは、面積割合が20を超えると、急速に電力損失が増加するからである。また、更に確実に跳ね上がり電圧を抑制する必要があるときは、この割合の好適な範囲は、5以上、且つ、20以下である。たとえば、この面積割合が、5から10程度の場合の電力損失率は1から3程度と推定される。一方、もう一つの考え方は、ロウサイドSWパワーMOSFETQhlの一部のゲートを他のゲートから分離して、そこに付加的な抵抗を付加して、容量結合に対して不安定化することにより、あえてセルフターンオンを誘起させることである。セルフターンオンは、ロウサイドSWパワーMOSFETQhl全体で起こるときは、非常に有害な現象であるが、限定された比較的小さな部分で発生しても、それ自体は問題とならない。なお、跳ね上がり電圧を低減する方法として、ロウサイドSWパワーMOSFETQhlのチップ内にSBDを内蔵させる方法SBD内蔵方式が知られているが、SBD内蔵方式は、セルフターンオンおよび跳ね上がり電圧を抑制する効果がある反面、チップ面積を大幅に増加させるデメリットがある。しかしながら、本願発明は、本願発明の各実施の形態とSBD内蔵方式を併用することを排除するものではない。9.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、Nシリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Pシリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタIGBTを含む等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクションSuper-Junction型のドリフト領域を有するものにも適用できることは言うまでもない。"