"第1のニューロン回路と第2のニューロン回路との間に接続されたメモリスタと、前記第1のニューロン回路を前記メモリスタと接続するプレシナプスインタフェース回路と、前記メモリスタを前記第2のニューロン回路と接続するポストシナプスインタフェース回路と、を備え、前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの2つ以上のニューロン回路をインタフェースするための電気回路。前記高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にする請求項1に記載の電気回路。前記メモリスタ抵抗を選択的に変化させることは、意図的な訓練事象中に前記メモリスタ抵抗を変化させることを含む請求項2に記載の電気回路。前記プレシナプスインタフェース回路は、スイッチの第1の組を備え、前記第1の組の少なくとも1つのスイッチは、前記第1のニューロン回路からの第1の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第1の電流を流させ、前記第2のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第1の閾値レベルを下回るように設定し、前記ポストシナプスインタフェース回路は、スイッチの第2の組を備え、前記第2の組の少なくとも1つのスイッチは、前記第2のニューロン回路からの第2の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第2の電流を流させ、前記電圧は一定で第2の閾値レベルを上回り、前記高インピーダンスの終端は、スイッチの前記第1の組の少なくとも1つのスイッチ及びスイッチの前記第2の組の少なくとも1つのスイッチが少なくとも部分的に前記第1及び第2の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項1に記載の電気回路。前記第1の出力パルスは、前記電気回路の第1のクロック信号の第1のパルスにおいて生成され、前記第1の電流は、前記第1のクロック信号の前記第1のパルス中に前記メモリスタ内を流れ、前記第2の出力パルスは、前記第1のパルス後の前記第1のクロック信号の第2のパルスにおいて生成され、前記第2の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組からのスイッチの状態に基づく請求項4に記載の電気回路。前記第2の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第2の電流の前記流れの持続時間は、前記第1の出力パルスと前記第2の出力パルスとの間の時間差に依存する請求項5に記載の電気回路。前記第1の組の1つ以上のスイッチは、前記第1のニューロン回路からの第3の出力パルスに基づいて状態を変化させ、前記第2及び第3の出力パルスによって引き起こされた前記変化は、前記第2の電流の方向と異なるそれに前記メモリスタ内を流れる第3の電流を生成し、前記電圧を一定にしおよび第3の閾値レベルを上回らせる請求項4に記載の電気回路。前記第2の出力パルスは、前記電気回路の第1のクロック信号のパルスにおいて生成され、前記第3の出力パルスは、前記パルス後の前記第1のクロック信号の他のパルスにおいて生成され、前記第3の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組のスイッチの状態に基づく請求項7に記載の電気回路。前記第3の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第3の電流の前記流れの持続時間は、前記第2の出力パルスと前記第3の出力パルスとの間の時間差に依存する請求項8に記載の電気回路。前記メモリスタ両端の前記電圧は、スイッチの前記第1及び第2の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項4に記載の電気回路。前記プレシナプスインタフェース回路は、第1の複数のメモリスタに接続され、前記第1の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第2のニューロン回路を備え、前記ポストシナプスインタフェース回路は、第2の複数のメモリスタに接続され、前記第2の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第1のニューロン回路を備える請求項1に記載の電気回路。第1のニューロン回路と第2のニューロン回路との間にメモリスタを接続することと、プレシナプスインタフェース回路を用いて前記第1のニューロン回路を前記メモリスタと接続することと、ポストシナプスインタフェース回路を用いて前記メモリスタを前記第2のニューロン回路と接続することと、を備え、前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの2つ以上のニューロン回路をインタフェースする電気回路を実装するための方法。前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させることをさらに備える請求項12に記載の方法。意図的な訓練事象中に前記メモリスタ抵抗を変化させることをさらに備える請求項13に記載の方法。前記プレシナプスインタフェース回路は、スイッチの第1の組を備え、前記第1の組の少なくとも1つのスイッチは、前記第1のニューロン回路からの第1の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第1の電流を流させ、前記第2のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第1の閾値レベルを下回るように設定し、前記ポストシナプスインタフェース回路は、スイッチの第2の組を備え、前記第2の組の少なくとも1つのスイッチは、前記第2のニューロン回路からの第2の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第2の電流を流させ、前記電圧は一定で第2の閾値レベルを上回り、前記高インピーダンスの終端は、スイッチの前記第1の組の少なくとも1つのスイッチ及びスイッチの前記第2の組の少なくとも1つのスイッチが少なくとも部分的に前記第1及び第2の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項12に記載の方法。前記第1の出力パルスは、前記電気回路の第1のクロック信号の第1のパルスにおいて生成され、前記第1の電流は、前記第1のクロック信号の前記第1のパルス中に前記メモリスタ内を流れ、前記第2の出力パルスは、前記第1のパルス後の前記第1のクロック信号の第2のパルスにおいて生成され、前記第2の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組からのスイッチの状態に基づく請求項15に記載の方法。前記第2の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第2の電流の前記流れの持続時間は、前記第1の出力パルスと前記第2の出力パルスとの間の時間差に依存する請求項16に記載の方法。前記第1の組の1つ以上のスイッチは、前記第1のニューロン回路からの第3の出力パルスに基づいて状態を変化させ、前記第2及び第3の出力パルスによって引き起こされた前記変化は、前記第2の電流の方向と異なるそれに前記メモリスタ内を流れる第3の電流を生成し、前記電圧を一定にしおよび第3の閾値レベルを上回らせる請求項15に記載の方法。前記第2の出力パルスは、前記電気回路の第1のクロック信号のパルスにおいて生成され、前記第3の出力パルスは、前記パルス後の前記第1のクロック信号の他のパルスにおいて生成され、前記第3の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組のスイッチの状態に基づく請求項18に記載の方法。前記第3の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第3の電流の前記流れの持続時間は、前記第2の出力パルスと前記第3の出力パルスとの間の時間差に依存する請求項19に記載の方法。前記メモリスタ両端の前記電圧は、スイッチの前記第1及び第2の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項15に記載の方法。前記プレシナプスインタフェース回路は、第1の複数のメモリスタに接続され、前記第1の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第2のニューロン回路を備え、前記ポストシナプスインタフェース回路は、第2の複数のメモリスタに接続され、前記第2の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第1のニューロン回路を備える請求項12に記載の方法。第1のニューロン回路と第2のニューロン回路との間にメモリスタを接続するための手段と、プレシナプスインタフェース回路を用いて前記第1のニューロン回路を前記メモリスタと接続するための手段と、ポストシナプスインタフェース回路を用いて前記メモリスタを前記第2のニューロン回路と接続するための手段と、を備え、前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの2つ以上のニューロン回路をインタフェースする電気回路を実装するための装置。前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させるための手段をさらに備える請求項23に記載の装置。意図的な訓練事象中に前記メモリスタ抵抗を変化させるための手段をさらに備える請求項24に記載の装置。前記プレシナプスインタフェース回路は、スイッチの第1の組を備え、前記第1の組の少なくとも1つのスイッチは、前記第1のニューロン回路からの第1の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第1の電流を流させ、前記第2のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第1の閾値レベルを下回るように設定し、前記ポストシナプスインタフェース回路は、スイッチの第2の組を備え、前記第2の組の少なくとも1つのスイッチは、前記第2のニューロン回路からの第2の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第2の電流を流させ、前記電圧は一定で第2の閾値レベルを上回り、前記高インピーダンスの終端は、スイッチの前記第1の組の少なくとも1つのスイッチ及びスイッチの第2の組の少なくとも1つのスイッチが少なくとも部分的に前記第1及び第2の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項23に記載の装置。前記第1の出力パルスは、前記電気回路の第1のクロック信号の第1のパルスにおいて生成され、前記第1の電流は、前記第1のクロック信号の前記第1のパルス中に前記メモリスタ内を流れ、前記第2の出力パルスは、前記第1のパルス後の前記第1のクロック信号の第2のパルスにおいて生成され、前記第2の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組からのスイッチの状態に基づく請求項26に記載の装置。前記第2の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第2の電流の前記流れの持続時間は、前記第1の出力パルスと前記第2の出力パルスとの間の時間差に依存する請求項27に記載の装置。前記第1の組の1つ以上のスイッチは、前記第1のニューロン回路からの第3の出力パルスに基づいて状態を変化させ、前記第2及び第3の出力パルスによって引き起こされた前記変化は、前記第2の電流の方向と異なるそれに前記メモリスタ内を流れる第3の電流を生成し、前記電圧を一定にしおよび第3の閾値レベルを上回らせる請求項26に記載の装置。前記第2の出力パルスは、前記電気回路の第1のクロック信号のパルスにおいて生成され、前記第3の出力パルスは、前記パルス後の前記第1のクロック信号の他のパルスにおいて生成され、前記第3の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第2のクロック信号のパルスによって制御される前記第1及び第2の組のスイッチの状態に基づく請求項29に記載の装置。前記第3の電流は、前記第2のクロック信号の前記パルスのうちの1つの一部分中に前記方向に前記メモリスタ内を流れ、前記第3の電流の前記流れの持続時間は、前記第2の出力パルスと前記第3の出力パルスとの間の時間差に依存する請求項30に記載の装置。前記メモリスタ両端の前記電圧は、スイッチの前記第1及び第2の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項26に記載の装置。前記プレシナプスインタフェース回路は、第1の複数のメモリスタに接続され、前記第1の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第2のニューロン回路を備え、前記ポストシナプスインタフェース回路は、第2の複数のメモリスタに接続され、前記第2の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第1のニューロン回路を備える請求項23に記載の装置。以下では、本開示の様々な実施形態が添付図面を参照してより詳細に説明される。しかしながら、本開示は、数多くの異なる形態で具現化することができ、本開示全体を通じて提示された特定の構造又は機能に限定するとは解釈されるべきでない。むしろ、これらの実施形態は、本開示が徹底的かつ完全であること、及び本開示の適用範囲を当業者に十分に伝達することを目的として提供される。当業者は、ここにおける教示に基づき、本開示の適用範囲は、ここにおいて開示された本開示の実施形態が本開示のその他の実施形態から独立して実装されるか又は結合されるかにかかわらず、それらのあらゆる実施形態を網羅することが意図されることを評価すべきである。例えば、ここにおいて示される実施形態のうちのあらゆる数を用いて装置を実装すること又は方法を実践することができる。さらに、本開示の適用範囲は、ここにおいて示される開示の様々な実施形態に加えての又は様々な実施形態以外のその他の構造、機能、又は機能と構造を用いて実践される該装置又は方法を網羅することが意図される。ここにおいて開示された本開示のいずれの実施形態も、請求項の1つ以上の要素によって具現化可能であることが理解されるべきである。語句典型的なは、1つの例、事例、又は実例を提供することを意味するためにここにおいて用いられる。ここにおいて典型的なとして説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈されるべきではない。ここにおいては特定の実施形態が説明されるが、これらの実施形態の数多くの変形及び置換も本開示の適用範囲内である。好ましい実施形態の幾つかの利益及び利点が述べられているが、本開示の適用範囲は、特定の利益、用途又は目標に限定されることは意図されない。むしろ、本開示の実施形態は、異なる技術、システム構成、ネットワーク及びプロトコルに対して広範囲に適用可能であることが意図されており、それらの一部は、図内及び好ましい実施形態に関する以下の説明において例として示される。詳細な発明を実施するための形態及び図面は、本開示を限定するのではなく単に例示するだけであるにすぎず、本開示の適用範囲は、添付された請求項及びそれらの同等物によって画定される。典型的なニューラルシステム図1は、本開示の幾つかの実施形態による複数のニューロンレベルを有するニューラルシステム例100を示す。ニューラルシステム100は、シナプス結合ネットワーク104を通じて他のニューロンレベル106に結合されたニューロンレベル102を備えることができる。簡略化を目的として、図1には2つのニューロンレベルのみが例示されるが、典型的なニューラルシステム内にはそれよりも多くのニューロンレベルが存在することができる。図1において例示されるように、レベル102の各ニューロンは、前レベル図1には示されていないの複数のニューロンによって生成することができる入力信号108を受け取ることができる。信号108は、レベル102のニューロンの入力電流を表すことができる。この電流は、膜電位をチャージchargeするためにニューロン膜上に蓄積することができる。膜電位がそれの閾値に達したときに、ニューロンは発火し、次のニューロンレベル例えば、レベル106に伝達されるスパイクを出力することができる。図1において例示されるように、1つのニューロンレベルから他へのスパイクの伝達は、シナプス結合ネットワーク又は単にシナプス104を通じて達成させることができる。シナプス104は、レベル102のニューロンから出力信号すなわち、スパイクを受け取り、調整可能なシナプス荷重によりそれらの信号をスケーリングしw1i,i1,...,wPi,i1ここで、Pは、レベル102と106のニューロン間のシナプス結合の総数、スケーリングされた信号をレベル106における各ニューロンの入力信号として結合する。レベル106のすべてのニューロンが、対応する結合された入力信号に基づいて出力スパイク110を生成することができる。出力スパイク110は、他のシナプス結合ネットワーク図1には示されてないを用いて他のニューロンレベルに伝達することができる。ニューラルシステム100は、電気回路によってエミュレーションすることができ、広範な用途、例えばパターン認識、機械学習及びモーター制御、において利用することができる。ニューラルシステム100内の各ニューロンは、ニューロン回路として実装することができる。出力スパイクを開始させる閾値までチャージされるニューロン膜は、内部を流れる電流を積分するキャパシタとして実装することができる。本開示の幾つかの実施形態は、電流積分デバイスとしてのキャパシタを取り除き、メモリスタ素子をその代わりに用いることができる。この手法は、ニューロン回路において、及び、かさばるキャパシタが電流積分器として利用される様々なその他の用途において適用することができる。ナノメータのフィーチャーサイズfeature-sizeのメモリスタを用いることで、ニューロン回路の面積を実質的に縮小することができ、それは、非常に大型のニューラルシステムハードウェアの実装を実用的にすることができる。1つのシナプス結合当たり相対的に少ない数のデバイス例えば、可能な場合は1のデバイスのみを用いることが本開示においては提案される。シナプスデバイスは、例えば、両端に電圧を印加することによって抵抗を同調させるtuningことができるナノメータのフィーチャーサイズのメモリスタであることができる。メモリスタは、一対のニューロン間でスパイクを通過させ及びスケーリングするために用いることができる。シナプスデバイス例えば、メモリスタがスパイク伝達中にそれの荷重例えば、メモリスタ抵抗を変化させるのは望ましくない。本開示は、シナプス荷重を調整できるシナプス訓練フェーズからスパイク伝達フェーズを効率的に分離させることによってこの問題を解決する。さらに、幾つかの態様により、シナプスは、非対称的に訓練することができる。例えば、シナプス荷重は、それらの荷重を低減させる速度と比較してより高い速度で増大させることができる。本開示は、電流と電力の低消費を達成させながらこの訓練の非対称性を達成させる効率的な方法を提案する。提案されたシナプス訓練回路は、すべての入って来た又は出て行く結合によって共用することができ、その一方で、荷重訓練パルスを生成するために1つのデジタル実装されたパルス幅変調PWM生成器のみを利用することができる。ニューロン間の伝達及びシナプス訓練には低速クロック信号の最大で3つのフェーズのみを用いることができる。本開示の幾つか実施形態は、シナプス訓練事象を設定するための特別な信号を生成することもサポートする。これらの信号によって、シナプス訓練回路は、訓練事象外においては高インピーダンス状態であることができ、従って、シナプス抵抗すなわち、シナプス荷重は荷重訓練プロセス外では影響を受けることができない。従って、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる。シナプスの典型的なニューロン回路及び実装図2は、本開示の幾つかの実施形態によるニューロン回路202、ニューロン回路202及びシナプス訓練回路206-208と接続されたシナプス204の概念的なブロック図例200を示す。シナプス204は、図1からのシナプスネットワーク104の一部分に対応することができ、ニューロン回路202は、レベル106ニューロンのうちの1つであることができる。シナプス回路204は、次の動作、すなわち、プレシナプスニューロン例えば、図1からのレベル102ニューロンからのスパイクの受け取り、各シナプス結合のための適切にスケーリングされた電流の生成、スケーリングされた電流をニューロン回路202の入力回路210として結合すること、及びシナプス荷重の格納、を提供することができる。図2において例示されるように、シナプス訓練回路は、訓練回路206とニューロン出力回路208との間で分割することができる。回路208は、シナプス荷重の訓練を可能にするパルス幅変調PWM生成器とスイッチとを備えることができる。ニューロン回路202内の電流214は、積分素子のすなわち、u回路216の電位をチャージchargeすることができ、積分素子は、生物のニューロンの膜を模倣する。上記のように、積分素子は、ナノメータのフィーチャーサイズのメモリスタに基づいて実装することができる。積分素子の電位が定義された閾値に達したときに、比較器218を起動させてスパイク220を生成することができる。比較器出力信号220は、例えば、積分素子の電位をリセットするためにニューロン回路202の様々なスイッチを制御することができる。さらに、図2において例示されるように、スパイク220は、訓練回路206のための様々な荷重訓練信号222を生成するために回路208によって利用することができ、ニューロンの他のレベル図2には示されていないに伝達することができる。本開示の一実施形態においては、図3においてニューロン-ニューロンシナプス結合300に関して例示されるように、メモリスタ素子両端に一定の電圧を印加することによってシナプス204の各々内の電流を生成及びスケーリングすることができる。シナプス結合300は、プレシナプスインタフェース回路304の負チャネル界効果トランジスタNFETに基づくスイッチM1とポストシナプスインタフェース回路306のダイオード接続正チャネル界効果トランジスタPFETに基づく電流センサM5との間に接続されたメモリスタ素子302を備えることができる。従って、単一メモリスタ素子302は、一対のニューロン回路間のシナプス接続を実際に表すことができる。検出されたシナプス電流308は、ポストシナプスv回路例えば、図2からのv回路212の入力電流310例えば、図2において例示されたニューロン回路202の入力電流210としてトランジスタM6によってミラーリングmirrorすることができる。スイッチM1両端の小さい電圧降下を無視した場合、シナプス電流308は以下のように与えることができる。ここで、VSは、正の電源電圧であり、VSG5は、トランジスタM5のソース-ゲート電圧であり、Rは、最小値と最大値との間すなわち、RminとRmaxとの間で変化させることができるメモリスタ302の抵抗メムリスタンスである。電圧VSG5は、トランジスタM5を通る電流に非直線的に依存することができる。しかしながら、この電圧は、以下によって与えられるように直線的に概算することができる。ここで、VTPは、PFET閾値電圧を表し、gm5は、トランジスタM5のトランスコンダクタンスであり、それは一定であることができる。方程式2を方程式1に置換してシナプス電流308に関して解くことによって、以下を得ることができる。方程式3から、Is同調範囲は次のように定義することができる。しかしながら、図3において例示されたシナプス電流生成器には2つの主な欠点が存在する。第1に、メムリスタンスRは、シナプスメモリスタ302両端における印加電圧に起因してスパイクの伝達/受け取り中に変化する可能性がある。これを防止するために、メモリスタ303両端の電圧降下VS-VSG5がメモリスタ閾値電圧VT,memを下回るようにすることができる十分に低い電源電圧VSを選択することができる。第2に、シナプス電流308は、ポストシナプスニューロンのv回路によって用いられるそれよりもはるかに大きいことができる。典型的なメムリスタンスは、1kΩ乃至20MΩの間で変動することができる。VS=1.2V及びVSG5=0.6Vである場合は、シナプス電流308は、シナプス荷重に依存して、1つのスパイク当たり30nA乃至0.6mAの間で変動することができる。他方、ポストシナプスニューロンへの入力電流310の典型的な値は、100pA未満であることができる。従って、トランジスタM5とM6との間の電流ミラー比mirrorratioは、少なくとも6×106であることができ、それは、ハードウェア実装にとって実際的でない。大きなシナプス電流を生成すること及び大きなミラーリング比を用いることを回避するために非常に大きいRmin抵抗を有するメモリスタを用いるほうが良い。しかしながら、この手法は、方程式4によって定義されたIs同調範囲を縮小することがある。シナプス荷重の典型的な同調図4は、本開示の幾つかの実施形態によるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化のすなわち、正規化された興奮性ポストシナプス電位EPSPのグラフ図例400を示す。グラフ400の一部分402において例示されるように、プレシナプスニューロンがポストシナプスニューロンの前に発火した場合は、対応するシナプス荷重を増大させることができる。この荷重増大は、シナプスの長期増強LTPと呼ぶことができる。発火の逆の順序は、グラフ400の一部分404において例示されるように、シナプス荷重を低減させてシナプスの長期抑圧LTDを引き起こすことができる。LTP量は、典型的なニューロン膜時定数と同じオーダーの時定数でプレシナプスパイク時間とポストシナプススパイク時間との間の差の関数としてほぼ指数的に低減することができることをグラフ部分402から観察することができる。これは、ニューロンがそれの入力を積分する時間的範囲内に到着したプレシナプススパイクのみを増強させて因果関係の要求requirementofcausalityをさらに満たすことを保証することができる。図4において例示されるように、シナプス荷重訓練曲線は、非対称的であることができる。グラフ部分402によって表されるLTP荷重増分は、短いスパイク間間隔の方が大きいことができるが、LTD荷重増分例えば、図4においてグラフ部分404によって例示されるように、150ms以内での減衰よりも高速で減衰することができる例えば、40ms以内での減衰。因果関係窓causalitywindowの外部においてLTDが圧倒的であると、プレシナプススパイクがポストシナプス活動電位に関して時間的にランダムに発生したときにシナプスの弱化を引き起こすことがある。従って、これらのランダムな事象は、シナプスを呼び起こすevokeのに一貫して貢献することができない。典型的なシナプス訓練回路及びPWM生成器-単一の低速クロック信号本開示の幾つかの実施形態は、シナプス荷重訓練回路のデジタル実装を提供し、プレシナプススパイクとポストシナプススパイクとの間の時間間隔をクロック期間の増分として測定するためにカウンタを利用することができる。2つのクロック、すなわち、低速クロック及び高速クロック、を採用することができる。低速クロックのパルスは、スパイクを表すことができ、及び、シナプス訓練窓として用いることもできる。プレシナプススパイクとポストシナプススパイクとの間の時間は、低速クロック期間の倍数として測定することができる。高速クロックは、低速クロックパルス内に納まることができるパルス幅変調PWM訓練信号を生成するために利用することができる。各PWMパルスの幅は、2つの連続するプレシナプススパイクとポストシナプスとの間の時間差に対応することができる。スパイク間の時間間隔が大きいほど、パルス幅は小さくなることができ、逆も真である。PWMパルスの幅は、シナプス荷重を調整訓練することができる窓を表すことができる。低速クロック期間は、最短のスパイク持続期間及び最短のスパイク間間隔と等しいか又はほんのわずかに小さいことができる。低速クロック周波数は、最大発火率のナイキストレートに対応することができる。図2からのニューロン回路202は、例えば、0.5msの最短のスパイク間間隔を有する幅0.5msのスパイクを生成することができる。従って、該当する低速クロック周波数は、2kHzに等しいことができる。2kHzクロックを用いて例えば8msの間隔にわたって最も細微な分解能finestresolutionを達成させるために、パルス幅変調器のために4ビットカウンタを採用すれば十分であることができ、それは、例えば、32kHzの高速クロック周波数でクロックすることができる。本開示において提案されるシナプス訓練回路は、同じニューロン入力部に又は同じニューロン出力部に接続された全シナプスによって共用することができる。プレシナプスニューロンとポストシナプスニューロンとの間の伝達は、低速クロックの2つのフェーズにおいて生じることができる。クロック-高フェーズ中には、ニューロン間では1つのスパイクのみを伝達及び受け取ることができる。クロック-低フェーズ中には、訓練イネーブルTE信号又はPWM訓練信号のいずれかを伝達することができる。これらの信号は、スパイク信号とは絶対に重ならないことができる。ニューロン間の伝達は、対応するシナプスメモリスタの両側における該当するスイッチを閉じて開けることによって電圧領域内で生じることができる。図5は、本開示の幾つかの実施形態による1つのシナプス当たり1つのメモリスタを有するシナプスインタフェース例500を示す。1つのシナプス結合は単一のメモリスタ素子502として実装可能であることを観察することができる。図5において例示されるように、プレシナプス訓練回路504は、同じポストシナプスニューロンに結合された全シナプスによって共用することができる。さらに、ポストシナプス訓練回路506は、同じプレシナプスニューロンに結合された全シナプスによって共用することができる。トランジスタM1乃至M4は、スイッチを表すことができ、トランジスタM5-M6は、シナプス電流センサを表すことができる。さらに、スイッチSは、低速クロック信号CLKによって制御することができる。スパイクの伝達及び受け取り中には、スイッチM1及びSは、オンであることができ、スイッチM2-M4はオフであることができ、トランジスタM5は、メモリスタ502内を流れるシナプス電流508に対処するために自己バイアスすることができる。一対のニューロン回路間で伝達される/受け取られるスパイクは、図5においてパルス512として例示されているプレシナプススパイクであることができる。このプレシナプススパイキング事象も回路510によって例示され、それは、この特定の事象と関連付けられた回路500の部分を表す。メモリスタ502両端の電圧降下VDDL-VGS5は、メモリスタ閾値電圧VT,memを下回ることができ、このため、メムリスタンスは、この事象中には変化することができない。トランジスタM5内を流れる電流は、シナプス電流508に比例することができ、及び、ポストシナプスニューロンの入力電流Iin内にミラーリングすることができる。スパイク512の直後に、同じクロックサイクルのクロック-低フェーズにおいてプレシナプスニューロンによって訓練イネーブルTEパルス514を生成することができ、スイッチSをオフにすることができる。TEパルス514は、ポストシナプスニューロンのスイッチM3に印加されたPWM訓練信号が存在する場合に、スイッチM2をオンにすることができる。プレシナプスTEパルス514は、プレシナプスPWM生成器を再始動させることもでき、図5において例示されるように、それのPWMパルス516は、クロック-低フェーズにおいてスイッチM1のゲートに現れることができる。図5において例示されるように、ポストシナプスニューロンがスパイキングしたときには例えば、パルス518によって表される、このニューロンは、次のクロック-低フェーズでTEパルス520を生成することができる。プレシナプスニューロンがそれのPWM信号例えば、パルス516をまだ生成中である場合は、ポストシナプスTEパルス520は、PWMパルス516のうちの1つと整合させることができる。このシナプス荷重訓練事象は、回路522によって例示され、それは、この特定の事象と関連付けられた回路500の部分を表す。スイッチM1及びM4は、TEパルス520と整合されたプレシナプスPWMパルス516のうちの1つの持続時間の間同時にオンであることができる。回路522内のすべてのその他のスイッチはオフであることができる。メモリスタ502両端における電圧は、ほぼVDDH>VT,memであることができ、それは、システム500内の最高の電源電圧を表すことができる。次に、シナプス電流508は、整合されたPWMパルス516中に回路522内において例示される方向にメモリスタ502内を流れてメムリスタンスを増大させることができ、その結果、シナプス結合のLTPであることができるすなわち、シナプス荷重を増大させることができる。さらに、ポストシナプスTEパルス520は、ポストシナプスPWM生成器を再始動させることができ、図5において例示されるように、それのPWMパルス524は、クロック-低フェーズにおいてM3スイッチのゲートに現れることができる。プレシナプス及びポストシナプスPWM生成器は、同じ装置に対応することができ、及び、同じニューロンのM1スイッチ及びM3スイッチの両方を駆動することができる。図5において例示されるように、プレシナプスニューロンがスパイキングしたときには例えば、パルス526によって表される、このニューロンは、次のクロック-低フェーズでTEパルス528を生成することができる。ポストシナプスニューロンがそれのPWM信号例えば、パルス524をまだ生成中である場合は、プレシナプスTEパルス528は、PWMパルス524のうちの1つと整合させることができる。この訓練事象は、図5において回路530によって例示され、それは、この特定の事象と関連付けられた回路500の部分を表す。スイッチM2及びM3は、TEパルス528と整合されたポストシナプスPWMパルス524のうちの1つの持続時間の間同時にオンであることができる。回路530内のすべてのその他のスイッチはオフであることができる。メモリスタ502両端における電圧は、ほぼVDDM>VT,memであることができる。次に、シナプス電流508は、整合されたPWMパルス524中に回路530内において例示される方向にメモリスタ502内を流れてメムリスタンスを低下させることができ、その結果、シナプス結合のLTDであることができるすなわち、シナプス荷重を低減させることができる。同じスパイク間間隔に関してより低い程度の抑圧対増強を実装するために、電源電圧VDDHよりも低い電源電圧VDDMを選択することができる。プレシナプススパイク及びポストシナプススパイクが整合される場合は、プレシナプス訓練回路及びポストシナプス訓練回路の両方のTE信号も整合させることができ、それは、スイッチM2及びM4を同時にオンにすることができる。すべてのその他のスイッチはオフであることができる。これで、メモリスタ両端の電圧降下は、VDDH-VDDMに等しいことができる。この場合は、VDDH-VDDM>VT,memを選択することによってわずかな増強を適用することができ、VDDH-VDDM<VT,memが選択された場合は、メムリスタンスは変化させることができない。図6は、本開示の幾つかの実施形態により図5からのニューロン-ニューロンインタフェースのための訓練信号を生成するために用いることができるパルス幅変調PWM生成器例600を示す。1つのニューロン回路ごとに1つのPWM生成器600が存在することができ、それは、例えば、図2において例示されたニューロン出力回路208内に実装することができる。図6において例示されるように、ニューロン回路202の比較器218からの出力信号220は、PWM生成器600の入力信号を表すことができる。図6において例示されるように、PWM生成器600の実装は、完全デジタル方式であり、N分割器602、軸索遅延回路604、及びパルススワロワpulseswallower606に基づく。パラメータNは、高速クロック周波数すなわち、CLK×N周波数と低速クロック周波数すなわち、CLK周波数の比に等しいことができる。図6のタイミング図において信号608に関して例示されるように、N分割器602は、Nの高速サイクルごとに1つのスワロswallowされたすなわち、低速サイクルごとに1回スワロされたパルスを有する高速クロックを表す信号608によってクロックすることができる。パルススワロワ606がなく、適切なリセットを行う場合は、N分割器出力パルス610は、低速クロックパルスと整合させることができる。しかしながら、パルススワロワ606を採用することによって、N分割器出力信号610の第1のパルス6101のみを、反転された低速クロック信号CLKを表す低速クロック信号CLKBのパルス6301と整合させることができる。図6において例示されるように、N分割器出力信号610の第2のパルス6102は、低速クロックCLKBのパルス6302よりも1つの高速クロックサイクルだけ後に現れることができ図6において632のラベルが付された高速クロックサイクル、N分割器出力信号610の第3のパルス6103は、低速クロックCLKBのパルス6303よりも2つの高速クロックサイクルだけ後に現れることができ図6において634のラベルが付された高速クロックサイクル、以下同様である。N分割器出力610と低速クロックCLKB信号との間での論理AND演算の結果として、PWM訓練信号614を生成することができる。図6におけるタイミング図において事象622によって例示されるように、N分割器602の動作は、TE信号616が論理的1に等しいときに、クロックゲート608を開けることによって及びTE信号によってそれをゼロにリセットすることによってイネーブルにすることができる。分割器602は、終了状態に達するまで又は他のTE信号が生成されるまで例えば、リセット事象650のTEパルス640高速クロックサイクルをカウントすることができる。Dフリップフロップ618は、N分割器602の最後の状態を検知することができる。図6のその他のDフリップフロップは、スパイクSPパルス620及びTEパルス616が低速クロック-高フェーズ及び低速クロック-低フェーズのみをそれぞれ占めるようにそれらをコンディショニングするために用いることができる。典型的なシナプス訓練回路-複数のクロックフェーズ本開示の幾つかの実施形態は、図2において例示されたシナプス荷重訓練回路206-208のデジタル実装を提供し、低速クロックは、2つ以上のフェーズを備えることができる。複数の低速クロックフェーズは、プレシナプスニューロンのうちの1つがLTDのために起動され、他方のプレシナプスニューロンがそれのLTPPWM訓練信号によって起動されるときに同じポストシナプスニューロンに結合された2つのプレシナプスニューロン間の電流の流れを防止するために要求されることがある。さらに、複数の低速クロックフェーズは、ポストシナプスニューロンのうちの1つがLTPのために起動され、他方のポストシナプスニューロンがそれのLTDPWM訓練信号によって起動されるときに同じプレシナプスニューロンに結合された2つのポストシナプスニューロン間の電流の流れを防止することができる。さらに、複数の低速クロックフェーズは、スパイク受け取り中のシナプスメムリスタンスの変化をより良く防止することができる。本開示の一実施形態においては、低速クロックは、ニューロン間の伝達のためのチャネルを定義する3つのフェーズすなわち、CLK1、CLK2及びCLK3フェーズを備えることができる。プレシナプススパイクとポストシナプススパイクとの間の持続時間は、低速クロック期間の倍数で測定することができる。高速クロックは、低速クロックパルス内に納まることができるPWM訓練信号を生成するために利用することができる。低速クロックフェーズは、図7において例示されるように、3つの伝達チャネルを確立することができる。CLK1フェーズは、スパイクSPのみのために利用することができ、CLK2フェーズは、増強イネーブルPE及びLTPPWM訓練信号のために用いることができ、CLK3フェーズは、抑圧イネーブルDE及びLTDPWM訓練信号のために用いることができる。低速クロック期間は、最短のスパイク持続期間及び最短のスパイク間間隔と等しいか又はほんのわずかに小さいことができ、それは最大発火率のナイキストレートに対応することができる。図2からのニューロン回路202は、0.5msの最短のスパイク間間隔を有する幅0.5msのスパイクを生成することができる。従って、該当する低速クロック周波数は、2kHzであることができる。ニューロン回路は、実際のニューロンよりも5倍高速であることができるため、シナプス荷重変化Δωは、LTPに関しては8msの窓内に及びLTPに関しては30ms内に減衰することが必要になる場合がある。0.5msの期間を有する8ms間隔にまたがるLTP訓練信号を生成するためには、LTPパルス幅変調器のために4ビットカウンタを利用することで十分であることができる。0.5msの期間を有する30ms間隔にまたがるLTD訓練信号を生成するためには、LTDパルス幅変調器のために6ビットカウンタを用いることで十分であることができる。図8は、本開示の幾つかの実施形態によるシナプスインタフェース例800を示す。シナプス結合は、単一のメモリスタ素子802として実装することができる。トランジスタM1乃至M4は、スイッチを表すことができ、トランジスタM5-M6は、シナプス電流センサを表すことができる。さらに、スイッチSは、低速クロックフェーズCLK1によって制御することができる。図8において例示されるように、プレシナプス訓練回路804は、スイッチM1-M2を備えることができ、及び、同じポストシナプスニューロンに結合された全シナプスによって共用することができる。ポストシナプス訓練回路806は、スイッチM3-M4及びSを備えることができ、及び、同じプレシナプスニューロンに結合された全シナプスによって共用することができる。CLK1高フェーズでのスパイクの伝達及び受け取り中には、スイッチM1及びSは、オンであることができ、スイッチM2乃至4は、オフであることができ、トランジスタM5は、メモリスタ802内を流れるシナプス電流812に対処するために自己バイアスすることができる。一対のニューロン回路間で伝達される/受け取られるスパイクは、プレシナプススパイクSPであることができ、それは、図8においてSP信号810のパルス808として例示される。このプレシナプススパイキング事象も回路820によって例示され、それは、この特定の事象と関連付けられた回路800の部分を表す。メモリスタ802両端の電圧降下VS-VGS5は、メモリスタ閾値電圧VT,memを下回ることができ、このため、メムリスタンスは、この事象中には変化することができない。トランジスタM5内を流れる電流は、シナプス電流812に比例することができ、及び、ポストシナプスニューロンの入力電流814内にミラーリングすることができる。スパイク808の直後に、スイッチSをオフにすることができる。プレシナプスニューロンは、それの入力シナプスのためにCLK2高で増強イネーブルPE信号を生成することができる。次に、CLK3高において、同じプレシナプスニューロンが、図8において反転されたDE信号であるDEB信号818として例示される抑圧イネーブルDE信号のパルス816を生成することができ、それは、スイッチM2をオンにすることができる。プレシナプススパイク808後の次のCLK1高において、プレシナプスニューロンは、それのPWMカウンタをリセットすることができ及びCLK2フェーズ及びCLK3フェーズでそれぞれLTP及びLTD訓練信号を生成することを開始することができる。LTP訓練信号は、図8においてはPWMパルス822によって例示される。ポストシナプスニューロンがスパイキングしたときには例えば、パルス824によって表される、このニューロンは、スパイキングCLK1フェーズ直後にCLK2フェーズでPEパルス826を生成することができる。プレシナプスニューロンがそれのLTPPWM信号例えば、パルス822をまだ生成中である場合は、ポストシナプスPEパルス826は、プレシナプスLTPPWMパルス822のうちの1つと整合させることができる。この訓練事象は、図8においては回路830によって例示され、それは、この特定の事象と関連付けられた回路800の部分を表す。スイッチM1及びM4は、PEパルス826と整合されたプレシナプスLTPPWMパルス822のうちの1つの持続時間中に同時にオンであることができる。回路830内のすべてのその他のスイッチは、オフであることができる。メモリスタ802両端の電圧は、正値VPを有することができ、それは、メモリスタの閾値電圧を超えることができるすなわち、VP>VT,mem。次に、シナプス電流812は、整合されたPWMパルス822中に回路830内で例示された方向にメモリスタ802内を流れてメムリスタンスを増大させることができ、その結果として、シナプス結合のLTPであることができるすなわち、シナプス荷重を増大させることができる。ポストシナプススパイク824に後続するCLK3フェーズにおいて、ポストシナプスニューロンは、それの出力シナプスのためのDE信号を生成することができる。ポストシナプススパイク824後の次のCLK1高において、ポストシナプスニューロンは、それのPWMカウンタをリセットすることができ、CLK2フェーズ及びCLK3フェーズでそれぞれLTP及びLTD訓練信号を生成することを開始することができる。ポストシナプスニューロンによって生成されたLTD訓練信号は、図8ではPWMパルス828によって例示される。プレシナプスニューロンが再度スパイキングしたときにパルス832によって表される、このニューロンは、スパイキングCLK1フェーズの直後にCLK2フェーズ及びCLK3フェーズでPE信号およびDE信号を生成することができる。DEパルス834すなわち、それの反転された信号DEBは、M2スイッチをオンにすることができる。ポストシナプスニューロンがM3ゲートでそれのLTDPWM信号例えば、パルス828をまだ生成中である場合は、プレシナプスDEパルス834は、PWMパルス828のうちの1つと整合させることができる。この訓練事象は、図8では回路840によって例示され、それは、この特定の事象と関連付けられた回路800の部分を表す。スイッチM2及びM3は、DEパルス834と整合されたポストシナプスLTDPWMパルス828のうちの1つの持続時間の間同時にオンであることができる。回路840内のすべてのその他のスイッチはオフであることができる。メモリスタ802両端における電圧は、負のVDに等しいことができ、それは、メモリスタ閾値電圧を超えることができるすなわち、VD>VT,mem。次に、シナプス電流812は、整合されたPWMパルス828中に回路840内において例示される方向にメモリスタ802内を流れてメムリスタンスを低下させることができ、その結果として、シナプス結合のLTDであることができるすなわち、シナプス荷重を低減させることができる。同じスパイク間間隔に関してより弱い抑圧tを実装するために、電源電圧VPよりも低い電源電圧VDを選択することができる。プレシナプススパイク及びポストシナプススパイクが整合される場合は、対応するするシナプスは、対応するニューロンの以前のスパイクに対するこれらのスパイクの相対的タイミングに基づいて訓練することができる。それらの以前のスパイクがかなり前に発生し、両ニューロンのPWMカウンタが既にゼロまでカウントダウンしている場合は、同時に発生するプレシナプススパイク及びポストシナプススパイクは、対応するシナプス荷重を変化させることができない。図8において例示されたニューロン-ニューロンインタフェース800は、同時発生スパイクが以前のスパイクのまもなく後に生じた場合でもシナプスメムリスタンスすなわち、シナプス荷重を変化させることができないように変更するmodifyことができる。この場合は、PWMカウンタは、スパイクに後続する最初のCLK1高においてではなくスパイク信号自体によって又はPE信号によってリセットすることが必要になる場合がある。典型的な単一カウンタ及び二重カウンタPWM生成器図9は、本開示の幾つかの実施形態によりニューロン-ニューロンインタフェース800のためのPWM訓練信号を生成するために用いることができる単一カウンタPWM生成器900の例を示す。図2からのニューロン回路202の比較器218からの出力信号220がPWM生成器900の入力信号を表すことができることを図9から観察することができる。図9において例示されるように、PWM生成器900の実装は、完全デジタル方式であり、N分割器902、カウンタ903、パルススワロワ904及び軸索遅延回路906に基づくことができる。パラメータNは、高速クロック周波数と低速クロック周波数の比に等しいことができる。図9のタイミング図において信号908に関して例示されるように、N分割器902は、Nの高速サイクルごとに1つのスワロされたパルスすなわち、低速クロックサイクルごとに1回スワロされたパルスを有する高速クロックを表す信号908によってクロックすることができる。パルススワロワ906がなく、分割器の適切なリセットを行う場合は、N分割器出力パルス910は、低速クロックパルスと整合させることができる。しかしながら、図9において例示されるように、パルススワロワ904を採用することによって、N分割器出力信号910の第1のパルス9101のみを、低速クロックパルス9301と整合させることができる。N分割器出力信号910の第2のパルス9102は、低速クロックパルス9302よりも1つの高速クロックサイクルだけ後に現れることができ図9において932のラベルが付された高速クロックサイクル、N分割器出力信号910の第3のパルス9103は、低速クロックのパルス9303よりも2つの高速クロックサイクルだけ後に現れることができ図6において934のラベルが付された高速クロックサイクル、以下同様である。N分割器出力910とCLK2との間での論理AND演算の結果として、LTPPWM訓練信号914を生成することができる。図9において例示されるように、LTPPWM訓練信号916は、N分割器出力910を反転させ、CLK2及びクロックゲーティング信号918をそれに乗じることによって生成することができる。図9のタイミング図において例示されるように、N分割器902の動作は、スパイキングCLK1フェーズ940直後にCLK1フェーズ950で信号920を印加することによって分割器をゼロにリセットすることによってイネーブルにすることができる。このリセット事象は、図9では960のラベルが付されている。このリセット後に、遅延されたスパイク信号918によってクロックゲート908を開けることができる。分割器902は、終了状態に達するまで又は他の遅延スパイク信号がカウンタをリセットするまで高速クロックサイクルをカウントすることができる。Dフリップフロップ922は、最後の状態を検知してSRトリガ924をリセットすることができ、それは、クロックゲート908を制御することもできる。単一カウンタPWM生成器900の欠点は、図9において例示されるように、LTPパルス及びLTDパルス914及び916の幅が同等に減衰することがあることである。上記のように、LTD荷重調整は、LTP荷重調整よりもゆっくりと減衰することができる。LTP及びLTD訓練信号のための異なる減衰時間を実装するためには、PWM生成器の実装のために2つのカウンタが要求されることがある。図10は、本開示の幾つかの実施形態により図8からのニューロン-ニューロンインタフェース800のためのPWM訓練信号を生成するために用いることができる二重カウンタPWM生成器例1000を示す。図10において例示されるように、カウンタ1002は、LTDPWM訓練信号1006を生成するために用いることができ、他方、LTPPWM訓練信号1008を生成するために他のカウンタ1004を用いることができる。LTDカウンタ1002におけるスワロされた高速クロックパルスと比較してより多くの高速クロックパルスをLTPカウンタ1004内においてスワロすることによって、LTDパルスの減衰と比較してLTPパルスのより高速な減衰を達成させることができる例えば、LTPパルス10082がLTDパルス10062よりも狭い図10のパルス10062及び10082を参照。これは、例えば、信号C1及びC2のパルス10201、10202及び10203によって図10のタイミング図において例示される。パルススワロワ回路1010は、LTDカウンタ1002及びLTPカウンタ1004内にそれぞれ入力することができる該当する信号C1及びC2を生成することができる。LTPカウンタ及びLTDカウンタの両方とも、PWM発生器900の単一カウンタ903とまったく同じに動作することができ、それは、図9-10においてはカウンタ903、1002及び1004と関連付けられた同一のタイミング図によって示されている。図8において例示された提案されたニューロン-ニューロン荷重訓練インタフェース800では、低速クロック信号の3つのフェーズのみ、すなわち、スパイク伝達のための1つのフェーズ及びシナプス訓練のための2つのフェーズ、を利用できることが注目されるべきである。上記のように、シナプスは、スパイク伝達のために用いられるクロックフェーズとは異なるそれで訓練することができ、及び、スパイク伝達中のシナプスメモリスタ両端の電圧降下は、メモリスタ閾値電圧VT,memを下回ることができるため、スパイク伝達中にはシナプスメモリスタの抵抗は変化させることができない。さらに、ニューロン-ニューロンインタフェース800の訓練スイッチはオフすなわち、高インピーダンス状態であることができ、対応するプレシナプスニューロン及びポストシナプスニューロン内にPWM訓練信号が存在するにもかかわらずPE信号およびDE信号によってトリガすることができる訓練事象が存在しない場合はシナプスメモリスタ内を電流が流れることはできない。この手法は、効率的なハードウェア実装にとって適切であり、その結果として電流及び電力消費を低くすることができる。さらに、大型の積分キャパシタの使用を回避することができるため、図9-10において例示されたPWM生成器900及び1000は完全にデジタルで実装することができる。図11は、本開示の幾つか実施形態よりニューラルシステムの2つ以上のニューロン回路をインタフェースするための電気回路を実装するための動作例1100を示す。1102において、メモリスタを用いて第1のニューロン回路と第2のニューロン回路を接続することができる。1104において、プレシナプスインタフェース回路例えば、図8からの回路804を用いて第1のニューロン回路をメモリスタと接続することができる。1106において、ポストシナプスインタフェース回路例えば、図8からの回路806を用いてメモリスタを第2のニューロン回路と接続することができる。1108において、意図的な訓練事象中以外はメモリスタの抵抗を変化させることを不可能にするために高インピーダンスの終端をプレシナプスインタフェース回路及びポストシナプスインタフェース回路によって用いることができるすなわち、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる。図8において例示されるように、プレシナプスインタフェース回路は、スイッチの第1の組を備えることができ、第1の組の少なくとも1つのスイッチは、第1のニューロン回路からの第1の出力パルスに基づいてそれの状態を変化させることができ、その変化は、メモリスタ内に第1の電流を流させ、それを第2のニューロン回路内にミラーリングし、メモリスタ両端の電圧を第1の閾値レベルよりも下回るように設定することができる。ポストシナプスインタフェース回路は、スイッチの第2の組を備えることができ、第2の組の少なくとも1つのスイッチは、第2のニューロン回路からの第2の出力パルスに基づいて訓練事象中にその状態を変化させることができ、それらの変化は、メモリスタ内に第2の電流を流させることができ、電圧は一定で第2の閾値レベルを上回り、それは、第1の閾値レベルと同じであるか又は異なることができ、又は、第1の閾値レベルと同じ絶対値で符号が異なることができる。高インピーダンスの終端は、少なくとも2つの信号が、第1の組の少なくとも1つのスイッチ及び第2の組の少なくとも1つのスイッチが同時にオフにされるような値である場合に電流がメモリスタ内を流れるのを防止することを備えることができ、それらの少なくとも2つの信号は、第1及び第2の出力パルスに基づいて生成することができる。従って、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる。概して、メモリスタ素子は、1つ又は複数の閾値レベルを備えることができ、閾値レベルは、電流がメモリスタ内を流れることができる異なる方向に関して異なる値及び/又は異なる絶対値であることができる。さらに、1つの特定のメモリスタは、他の特定のメモリスタと異なる1以上の閾値を有することができる。図8において例示されるように、プレシナプスインタフェース回路は、第1の複数のメモリスタに接続することができ、第1の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続することができ、ポストシナプスニューロン回路は、第2のニューロン回路を備えることができる。ポストシナプスインタフェース回路は、第2の複数のメモリスタに接続することができ、第2の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続することができ、プレシナプスニューロン回路は、第1のニューロン回路を備えることができる。上述される方法の様々な動作は、対応する機能を実行することが可能なあらゆる適切な手段によって行うことができる。それらの手段は、様々なハードウェア及び/又はソフトウェアコンポーネント及び/又はモジュールを含むことができ、限定されることなしに、回路、特定用途向け集積回路ASIC、又はプロセッサを含む。概して、図において例示される動作が存在する場合は、それらの動作は、同様の番号を有する対応する手段機能means-plus-functionコンポーネントを有することがある。例えば、図11において例示されたブロック1102乃至1108は、図11Aにおいて例示された手段機能ブロック1102A乃至1108Aに対応する。ここにおいて用いられる場合の表現決定することは、非常に様々な行動を包含する。例えば、決定することは、計算すること、演算すること、処理すること、導き出すこと、調査すること、検索すること例えば、テーブル、データベース又は他のデータ構造内を検索すること、確認すること、等を含むことができる。さらに、決定することは、受信すること例えば、情報を受信すること、アクセスすること例えば、メモリ内のデータにアクセスすること、等を含むことができる。さらに、決定することは、解決すること、選定すること、選択すること、確立すること、等を含むことができる。ここにおいて用いられる場合において、項目品目のリストのうちの少なくとも1つという句は、単一の構成要素を含むそれらの項目品目のあらゆる組み合わせを意味する。一例として、a、b、又はcのうちの少なくとも1つは、a、b、c、a-b、a-c、b-c、及びa-b-cを網羅することが意図される。本開示と関係させて説明される様々な例示的な論理ブロック、モジュール、及び回路は、ここにおいて説明される機能を果たすように設計された汎用プロセッサ、デジタル信号プロセッサDSP、特定用途向け集積回路ASIC、フィールドプログラマブルゲートアレイ信号FPGA又はその他のプログラマブル論理デバイスPLD、ディスクリートゲートロジック、ディスクリートトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらのあらゆる組合せ、を用いて実装又は実行することができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替においては、プロセッサは、どのような市販のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、計算デバイスの組合せ、例えば、DSPと、1つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサとの組合せ、DSPコアと関連する1つ以上のマイクロプロセッサとの組合せ、又はその他のあらゆる該構成との組合せ、として実装することもできる。本開示と関係させて説明される方法又はアルゴリズムのステップは、ハードウェア内において直接的に、プロセッサによって実行されるソフトウェアモジュール内において、又はそれらの2つの組み合わせにおいて具現化することができる。ソフトウェアモジュールは、当業において知られるあらゆる形態の記憶媒体内に常駐することができる。使用することができる記憶媒体の幾つかの例は、ランダムアクセスメモリRAM、読み取り専用メモリROM、フラッシュメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取り外し可能ディスク、CD-ROM、等を含む。ソフトウェアモジュールは、単一の命令、又は数多くの命令を備えることができ、及び、幾つかの異なるコードセグメントにわたって、異なるプログラム間で、及び複数の記憶媒体にわたって分散させることができる。記憶媒体は、プロセッサが記憶媒体から情報を読み出すこと、及び記憶媒体に情報を書き込むことができるように該プロセッサに結合させることができる。代替においては、記憶媒体は、プロセッサと一体化することができる。ここにおいて開示された方法は、説明される方法を実現させるための1つ以上のステップ又は行動を備える。方法ステップ及び/又は行動は、請求項の適用範囲を逸脱することなしに互換することができる。換言すると、ステップ又は行動の特定の順序が指定されないかぎり、特定のステップ及び/又は行動の順序及び/又は使用は、請求項の適用範囲を逸脱することなしに修正することができる。説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、1つ以上の命令としてコンピュータによって読み取り可能な媒体に格納することができる。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び限定することなしに、該コンピュータによって読み取り可能な媒体は、RAM、ROM、EEPROM、CD-ROM又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は、希望されるプログラムコードを命令又はデータ構造の形態で搬送又は格納するために用いることができ及びコンピュータによってアクセス可能であるその他の媒体、を備えることができる。ここにおいて用いられるときのディスクdisk及びdiscは、コンパクトディスクCDdiscと、レーザディスクdiscと、光ディスクdiscと、デジタルバーサタイルディスクDVDdiscと、フロッピー登録商標ディスクdiskと、Blu-ray登録商標ディスクdiscと、を含み、ここで、diskは、通常は磁気的にデータを複製し、discは、レーザを用いて光学的にデータを複製する。従って、幾つかの実施形態は、ここにおいて提示された動作を実行するためのコンピュータプログラム製品を備えることができる。例えば、該コンピュータプログラム製品は、ここにおいて説明される動作を実行するために1つ以上のプロセッサによって実行可能な命令が格納されている及び/又は符号化されているコンピュータによって読み取り可能な媒体を備えることができる。幾つかの実施形態の場合は、コンピュータプログラム製品は、パッケージング材料を含むことができる。ソフトウェア又は命令は、送信媒体を通じて送信することもできる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ラインDSL、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、DSL、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、送信媒体の定義の中に含まれる。さらに、ここにおいて説明される方法及び技法を実施するためのモジュール及び/又はその他の適切な手段は、ユーザ端末及び/又は基地局によって適宜ダウンロードすること及び/又はその他の方法で入手することができることが評価されるべきである。例えば、該デバイスは、ここにおいて説明される方法を実行するための手段の転送を容易にするためにサーバに結合することができる。代替として、ここにおいて説明される様々な方法は、記憶手段例えば、RAM、ROM、物理的記憶媒体、例えばコンパクトディスクCD、フロッピーディスク、等を介して提供することができ、このため、ユーザ端末及び/又は基地局は、デバイスに記憶手段を結合又は提供次第様々な方法を入手することができる。さらに、ここにおいて説明される方法及び技法をデバイスに提供するためのあらゆるその他の適切な技法を利用可能である。請求項は、上記の正確な構成及びコンポーネントに限定されないことが理解されるべきである。請求項の適用範囲を逸脱することなしに上述される方法及び装置の手はず、動作及び詳細の様々な修正、変更及び変形を行うことができる。上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それらの適用範囲は、後続する請求項によって決定される。"