"第1の薄膜トランジスタと、第2の薄膜トランジスタと、第3の薄膜トランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1の薄膜トランジスタのゲートは、第1の配線と電気的に接続され、前記第1の薄膜トランジスタのソース及びドレインの一方は、第2の配線と電気的に接続され、前記第2の薄膜トランジスタのゲートは、前記第1の薄膜トランジスタのゲートと電気的に接続され、前記第2の薄膜トランジスタのソース及びドレインの一方は、電源電位が供給される第3の配線と電気的に接続され、前記第3の薄膜トランジスタのゲートは、前記第1の薄膜トランジスタのソース及びドレインの他方と電気的に接続され、前記第3の薄膜トランジスタのソース及びドレインの一方は、第4の配線と電気的に接続され、前記第3の薄膜トランジスタのソース及びドレインの他方は、前記第2の薄膜トランジスタのソース及びドレインの他方と電気的に接続され、前記第1の容量素子の一方の端子は、前記第1の薄膜トランジスタのソース及びドレインの他方と電気的に接続され、前記第2の容量素子の一方の端子は、前記第2の薄膜トランジスタのソース及びドレインの他方と電気的に接続されていることを特徴とする半導体装置。請求項1において、前記第1乃至第3の薄膜トランジスタは、同じ導電型であることを特徴とする半導体装置。請求項1において、前記第1乃至第3の薄膜トランジスタは、Nチャネル型であることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項において、前記第1乃至第3の薄膜トランジスタは、活性層の下側にゲート電極が形成された構造であることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一項において、ソース及びドレインの一方が前記第4の配線と電気的に接続され、且つゲートが前記第1の容量素子の一方の端子と電気的に接続された第4のトランジスタと、ソース及びドレインの一方が前記第3の配線と電気的に接続され、且つゲートが前記第2の容量素子の一方の端子と電気的に接続され第5のトランジスタと、を有することを特徴とする半導体装置。請求項1乃至請求項5のいずれか一において、前記第1の配線には、サンプリングパルスが入力され、前記第2の配線には、デジタル映像信号が入力されることを特徴とする半導体装置。請求項1乃至請求項6のいずれか一において、前記第1の容量素子に出力される信号は、前記第2の容量素子に出力される信号の反転信号であることを特徴とする半導体装置。請求項1乃至請求項7のいずれか一に記載の半導体装置を具備したことを特徴とする表示装置。請求項8に記載の表示装置と、操作スイッチとを具備したことを特徴とする電子機器。このような駆動回路を単極性のTFTを用いて構成する場合について述べる。図5に示しているのは、単極性のTFTによって構成したシフトレジスタである。クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路500を複数段用いて構成される。パルス出力回路単体の回路図を、図5に示す。単極性のTFTによって論理回路を構成する場合、例えばNチャネル型TFTを用いる場合には、高電位側電源に接続したNチャネル型TFTのしきい値により、出力信号の振幅が、入力信号の振幅に比べて減衰するという問題点がある。ここで示したパルス出力回路は、ブートストラップ法によってそのような問題を解決したものであり、同発明者らによって、特願2001-141347号にて出願されているものである。図5に示す回路の動作について簡単に説明する。ここで、回路を構成する単極性のTFTとは、Nチャネル型TFTであるとし、そのしきい値電圧は一律、VthNとする。ただし、これは回路の構成をNチャネル型に限定するものではない。動作について説明する。なお、回路動作の説明をする際に、TFTの動作について述べる場合があるが、TFTがONするとは、TFTのゲートソース間電圧の絶対値が、TFTのしきい値電圧の絶対値を超え、TFTのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、TFTがOFFするとは、TFTのゲートソース間電圧の絶対値が、TFTのしきい値電圧の絶対値を下回り、TFTのソース領域とドレイン領域とが非導通状態となることをいうものとする。また、本明細書においては、TFTの接続を説明するのに、ゲート電極、入力電極、出力電極と、ゲート電極、ソース領域、ドレイン領域とを使い分けている。これは、TFTの動作を説明する際に、ゲートソース間電圧を考える場合が多いが、TFTのソース領域とドレイン領域とは、TFTの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、TFTの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。さらに、説明の際の信号の振幅は、VDD-VSS間とし、高電位側電源をVDD,低電位側電源をVSSとする。また、VthN<を満たすものとする。また、各電位の関係を簡単にするため、VSS=0Vとして考える。ただし、実際に回路を駆動する場合はこの限りでない。あるm段目のパルス出力回路において、TFT501、504のゲート電極にはm-1段目の出力パルスが入力されてHi電位となり、TFT501、504がONする。これにより、TFT505のゲート電極の電位はVDD側に引き上げられ、その電位がとなったところでTFT501がOFFし、浮遊状態となる。従ってTFT505がONする。一方、TFT502、503のゲート電極にはこの時点ではパルスが入力されておらず、Lo電位のままであるので、OFFしている。よってTFT506のゲート電極の電位はLo電位であり、OFFしているので、TFT505の入力電極から入力されるCKがHi電位となるのに伴い、出力端子の電位がVDD側に引き上げられる。ここで、TFT505のゲート電極と出力電極間には、容量手段507が設けてあり、さらに今、TFT505のゲート電極は浮遊状態にあるため、出力端子の電位が上昇するのに伴い、ブートストラップによってTFT505のゲート電極の電位はからさらに引き上げられる。これにより、TFT505のゲート電極の電位は、よりも高い電位を取る。よって出力端子の電位は、TFT505のしきい値によって電位が低下することなく、完全にVDDまで上昇する。同様にして、m1段目においてはS-CKbに従ってパルスが出力される。m1段目の出力パルスは、m段目に帰還してTFT502、503のゲート電極に入力される。TFT502、503のゲート電極がHi電位となってONすることにより、TFT505のゲート電極の電位はVSS側に引き下げられてTFT505がOFFする。同時にTFT506のゲート電極の電位がHi電位となってONし、m段目の出力端子の電位はLo電位となる。続いて、単極性のTFTによってラッチ回路を構成した例を図6に示す。点線枠601で示す回路が第1のラッチ回路、点線枠602で示す回路が第2のラッチ回路にあたる。点線枠603で示す回路はバッファ回路である。なお、バッファ603の構成に関しては、同発明者らにより、特願2001-133431号にて出願されているものである。第1のラッチ回路601は、TFT604と容量手段605とを有し、TFT604の入力電極には、1ビットのデジタル映像信号が入力され、TFT604のゲート電極には、サンプリングパルスが入力される。サンプリングパルスが入力されると、TFT604がONし、デジタル映像信号が容量手段605に保持される。第2のラッチ回路602は、TFT606と容量手段607とを有し、TFT606の入力電極には、第1のラッチ回路にて保持されているデジタル映像信号が入力され、TFT606のゲート電極には、ラッチパルスが入力される。ラッチパルスが入力されると、TFT606がONし、デジタル映像信号が容量手段607に保持される。バッファ603は、TFT608~611と容量手段612とを有し、TFT609および611のゲート電極には、第2のラッチ回路にて保持されているデジタル映像信号が入力される。TFT608のゲート電極は、電源VDDと接続されている。なお、TFT608の電流能力よりも、TFT609の電流能力を十分に大きく構成している。TFT609および611のゲート電極にHi電位が入力されると、TFT610のゲート電極の電位がLo電位となり、TFT610がOFFする。一方、TFT611がONし、出力端子にはLo電位が現れる。TFT609および611のゲート電極にLo電位が入力されると、TFT609および611は共にOFFする。よってTFT608を通じて、TFT610のゲート電極の電位が上昇し、その電位がとなったところで浮遊状態となる。従ってTFT610がONし、出力端子の電位が上昇する。それに伴い、容量手段612によるTFT610のゲート電極と出力電極間の容量結合により、TFT610のゲート電極の電位はさらに上昇し、よりも高い電位となる。よって、出力端子には、Hi電位が現れ、その電位はVDDに等しくなる。なお、第1のラッチ回路601と第2のラッチ回路602との間にはバッファを配置しても良い。ここで、第2のラッチ回路の出力により駆動されるバッファ603に注目する。TFT609にHi電位が入力されてOnしている期間は、VDD-TFT608-TFT609-VSS間に電流パスが生ずる。この電流パスは、第2のラッチ回路からHi電位が出力されている間、電流が流れ続ける。すなわち、ラッチ回路に入力されるデジタル映像信号がHi電位のとき、最大1水平期間にわたって電流が流れ続けることになるため、消費電流の多大な増加を招く。本発明は、回路動作時の消費電流を低減するための回路を提供するものである。前述の課題を解決するために、本発明では以下のような手段を講じた。図6に示したスイッチ用TFT容量手段の構成によるラッチ回路は、1入力1出力型である。よって、バッファ603も1入力型としている。バッファへの入力信号がHi電位の時、電流パスが生じないようにする方法としては、図6に示すように、入力信号に対し、反転入力信号を用い、TFT608、609が排他的にON、OFFするようにすれば良い。そこで、本発明では、ラッチ回路の出力を、出力、反転出力の2出力型とするような構成とした。本発明の構成を以下に記す。本発明の表示装置の駆動回路は、第1乃至第3のトランジスタと、第1および第2の容量手段とを有する表示装置の駆動回路であって、前記第1乃至第3のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極と、前記第3のトランジスタのゲート電極とは、いずれも第1の信号出力部と電気的に接続され、前記第2のトランジスタの入力電極は、第1の電源と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第2および第3のトランジスタの出力電極は、いずれも第2の信号出力部と電気的に接続され、前記第1の容量手段は、前記第1の信号出力部に配置され、前記第1の信号出力部より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2の信号出力部に配置され、前記第2の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。本発明の表示装置の駆動回路は、第1乃至第3のトランジスタと、第1および第2の容量手段とを有する表示装置の駆動回路であって、前記第1乃至第3のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極と、前記第3のトランジスタのゲート電極とは、いずれも第1の信号出力部と電気的に接続され、前記第2のトランジスタの入力電極は、前記第1の信号入力部と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第2および第3のトランジスタの出力電極は、いずれも第2の信号出力部と電気的に接続され、前記第1の容量手段は、前記第1の信号出力部に配置され、前記第1の信号出力部より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2の信号出力部に配置され、前記第2の信号出力部より出力される信号の電位を保持する容量手段であることを特徴としている。上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の2出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。本発明の表示装置の駆動回路は、第1乃至第3のトランジスタと、第1および第2の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、前記第1乃至第3のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極は、前記第3のトランジスタのゲート電極と電気的に接続され、前記第2のトランジスタの入力電極は、第1の電源と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第1のトランジスタの出力電極と、第1の信号出力部との間に、前記振幅補償バッファ回路を有し、前記第2および第3のトランジスタの出力電極と、第2の信号出力部との間に、前記振幅補償バッファ回路を有し、前記第1の容量手段は、前記第1のトランジスタの出力電極に配置され、前記第1のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2および第3のトランジスタの出力電極に配置され、前記第2および第3のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記振幅補償バッファ回路は、前記第1のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第1の信号出力部に出力し、前記第2および第3のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第2の信号出力部に出力することを特徴としている。本発明の表示装置の駆動回路は、第1乃至第3のトランジスタと、第1および第2の容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、前記第1乃至第3のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極は、前記第3のトランジスタのゲート電極と電気的に接続され、前記第2のトランジスタの入力電極は、前記第1の信号入力部と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第1のトランジスタの出力電極と、第1の信号出力部との間に、前記振幅補償バッファ回路を有し、前記第2および第3のトランジスタの出力電極と、第2の信号出力部との間に、前記振幅補償バッファ回路を有し、前記第1の容量手段は、前記第1のトランジスタの出力電極に配置され、前記第1のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2および第3のトランジスタの出力電極に配置され、前記第2および第3のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記振幅補償バッファ回路は、前記第1のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第1の信号出力部に出力し、前記第2および第3のトランジスタの出力電極に現れる信号の振幅減衰を補償して、第2の信号出力部に出力することを特徴としている。本発明の表示装置の駆動回路は、第1乃至第7のトランジスタと、第1乃至第4の容量手段とを有する表示装置の駆動回路であって、前記第1乃至第7のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極は、前記第3のトランジスタのゲート電極、前記第4のトランジスタのゲート電極、および前記第5のトランジスタのゲート電極と電気的に接続され、前記第2のトランジスタの入力電極は、第1の電源と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第2のトランジスタの出力電極は、前記第3のトランジスタの出力電極、前記第6のトランジスタのゲート電極、および前記第7のトランジスタのゲート電極と電気的に接続され、前記第4のトランジスタの入力電極、および前記第7のトランジスタの入力電極は、前記第1の電源と電気的に接続され、前記第5のトランジスタの入力電極、および前記第6のトランジスタの入力電極は、前記第2の電源と電気的に接続され、前記第4のトランジスタの出力電極と、前記第6のトランジスタの出力電極とは、いずれも第1の信号出力部と電気的に接続され、前記第5のトランジスタの出力電極と、前記第7のトランジスタの出力電極とは、いずれも第2の信号出力部と電気的に接続され、前記第1の容量手段は、前記第1のトランジスタの出力電極に配置され、前記第1のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2および第3のトランジスタの出力電極に配置され、前記第2および第3のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第3の容量手段は、前記第4のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、前記第4の容量手段は、前記第7のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。本発明の表示装置の駆動回路は、第1乃至第7のトランジスタと、第1乃至第4の容量手段とを有する表示装置の駆動回路であって、前記第1乃至第7のトランジスタはいずれも同一導電型であり、前記第1および第2のトランジスタのゲート電極は、第1の信号入力部と電気的に接続され、前記第1のトランジスタの入力電極は、第2の信号入力部と電気的に接続され、前記第1のトランジスタの出力電極は、前記第3のトランジスタのゲート電極、前記第4のトランジスタのゲート電極、および前記第5のトランジスタのゲート電極と電気的に接続され、前記第2のトランジスタの入力電極は、前記第1の信号入力部と電気的に接続され、前記第3のトランジスタの入力電極は、第2の電源と電気的に接続され、前記第2のトランジスタの出力電極は、前記第3のトランジスタの出力電極、前記第6のトランジスタのゲート電極、および前記第7のトランジスタのゲート電極と電気的に接続され、前記第4のトランジスタの入力電極、および前記第7のトランジスタの入力電極は、前記第1の電源と電気的に接続され、前記第5のトランジスタの入力電極、および前記第6のトランジスタの入力電極は、前記第2の電源と電気的に接続され、前記第4のトランジスタの出力電極と、前記第6のトランジスタの出力電極とは、いずれも第1の信号出力部と電気的に接続され、前記第5のトランジスタの出力電極と、前記第7のトランジスタの出力電極とは、いずれも第2の信号出力部と電気的に接続され、前記第1の容量手段は、前記第1のトランジスタの出力電極に配置され、前記第1のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第2の容量手段は、前記第2および第3のトランジスタの出力電極に配置され、前記第2および第3のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、前記第3の容量手段は、前記第4のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であり、前記第4の容量手段は、前記第7のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段であることを特徴としている。上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の2出力を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パスの発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。さらに、第1のトランジスタの出力電極から得られる非反転出力信号と、第2および第3のトランジスタの出力電極から得られる反転出力信号とは、ブートストラップによる振幅補償を受けるため、回路の動作をより確実にすることが出来る。本発明によると、請求項1乃至請求項6のいずれか1項において、前記第2の信号出力部より出力される信号は、前記第1の信号出力部より出力される信号の反転信号であっても良い。本発明によると、請求項1乃至請求項7のいずれか1項において、前記導電型とは、Nチャネル型であっても良い。本発明によると、請求項1乃至請求項7のいずれか1項において、前記導電型とは、Pチャネル型であっても良い。本発明によると、請求項1乃至請求項9のいずれか1項において、前記第1乃至第4の容量手段は、トランジスタのゲート電極と入力電極との間、もしくはトランジスタのゲート電極と出力電極との間の容量を用いた容量手段であっても良い。本発明によると、請求項1乃至請求項9のいずれか1項において、前記第1乃至第4の容量手段は、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか2材料と、前記2材料間の絶縁膜とでなる容量手段であっても良い。本発明によって、単極性のTFTを用いて構成され、かつ消費電流の少ないラッチ回路が提供された。この回路を用いることにより、デジタル映像信号を入力して映像の表示を行う表示装置の画素部および駆動回路を、単極性のTFTのみによって構成することが出来る。よって、作製工程中の、半導体層への不純物添加工程の一部を省略することが出来、コスト低減や歩留まり向上に寄与する。図1に示すのは、本発明のラッチ回路の構成であり、TFT101~103、および容量手段104、105を有する。TFT101、102のゲート電極には、シフトレジスタより出力されるサンプリングパルスが入力され、TFT101の入力電極には,デジタル映像信号が入力される。TFT102の入力電極は、高電位側電源VDDに接続され、TFT103の入力電極は、低電位側電源VSSに接続されている。この構成の特徴としては、デジタル映像信号の入力に対し、出力、反転出力の2出力を得る点である。回路の動作について説明する。なお、サンプリングパルスおよびデジタル映像信号の、入力時の振幅はいずれもVDD-VSS間とする。シフトレジスタより出力されたサンプリングパルスが、TFT101、102のゲート電極に入力され、TFT101、102がONする。入力されているデジタル映像信号がHi電位のとき、TFT103のゲート電極にHi電位が入力されてONする。このとき、TFT102、103がともにONしているが、TFT103の電流能力を、TFT102の電流能力よりも十分に高くしておくことにより、TFT102、103の出力電極、つまり反転出力端子にはLo電位が現れる。出力端子には、デジタル映像信号がTFT101を通じてそのまま出力される。一方、入力されているデジタル映像信号がLo電位のとき、TFT103のゲート電極にはLo電位が入力されてOFFする。よって、反転出力端子にはHi電位が現れる。出力端子には、デジタル映像信号がTFT101を通じてそのまま出力される。以上の動作が順次、1水平周期分行われる。出力端子および反転出力端子に出力された信号は、それぞれ容量手段104、105によって、帰線期間までの間、保持される。サンプリングパルスがLo電位となり、サンプリング期間が終了すると、TFT101、102がOFFする。つまり、図1に示した本発明のラッチ回路においては、VDD-TFT102-TFT103-VSS間に電流パスが生ずるのは、サンプリングパルスが入力されており、かつデジタル映像信号がHi電位の時に限られる。ここで、出力端子側に現れる出力信号の振幅は、TFT101のしきい値の影響を受けるため、-VSS間となり、反転出力端子側に現れる出力信号の振幅は、TFT102のしきい値の影響を受けるため、同様に-VSS間となるが、以後、ラッチ回路の後段にバッファを設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはならない。以下に、本発明の実施例について記載する。図11は、実施形態にて説明した構成でなる回路を第1のラッチ回路とし、第2のラッチ回路およびバッファまでを構成した例である。第1のラッチ回路111は、TFT114~116および容量手段117、118とを有し、第2のラッチ回路112は、TFT119、120および容量手段121、122とを有し、バッファ回路113は、TFT123~126および容量手段127でなるインバータと、TFT128~131および容量手段132でなるインバータとを有する。1水平周期分のサンプリングが終了した後の帰線期間中に、ラッチパルスが入力されると、第2のラッチ回路112におけるTFT119、120がONし、第1のラッチ回路111において、容量手段117、118にて保持されている信号が、第2のラッチ回路112における容量手段121、122に書き込まれる。サンプリングパルスがLo電位となり、サンプリング期間が終了すると、TFT114、115がOFFし、TFT116もまたOFFする。よって、TFT119、120の入力電極は浮遊状態となる。続いて、ラッチパルスが入力されると、TFT119、120がONし、容量手段121、122に信号が書き込まれるが、このとき、TFT119、120の入力電極に電流の供給源が接続されていないため、前述の動作は、容量手段117、118、121、122における電荷の移動のみによって行われることになる。よって容量手段121、122への書き込みが十分に行われるようにするためには、容量手段117、118は大きく設計しておくのが望ましい。続いて、第2のラッチ回路112からの出力信号は、バッファ回路113へと入力される。バッファ回路113は、2つのインバータを対に配置したものであるので、ここでは、TFT123~126および容量手段127で構成されたインバータ一方のみの動作について述べる。第2のラッチ回路112の一方の出力がHi電位のとき、TFT123のゲート電極にHi電位が入力されてONする。一方、TFT124、126のゲート電極には、第2のラッチ回路112の他方の出力であるLo電位が入力されてOFFする。よって、TFT125のゲート電極の電位が上昇する。今、TFT123のゲート電極の電位は、であるので、TFT125のゲート電極の電位がとなったところで、TFT123のゲートソース間電圧がそのしきい値を下回り、OFFする。よってTFT125のゲート電極は、その時点で一時浮遊状態となる。ここで、VthN<であるならば、TFT125がONし、バッファ113の出力端子にはHi電位が現れるので、電位が上昇する。さらに、TFT125のゲート電極と出力電極との間には容量手段127を有し、今、TFT125のゲート電極は浮遊状態であるので、出力端子の電位上昇に伴い、容量結合によってTFT125のゲート電極の電位がさらに上昇する。結果、TFT125のゲート電極の電位が、よりも高くなると、出力端子にHi電位が現れ、その電位はTFT125のしきい値の影響を受けることなく、VDDに等しくなる。一方、第2のラッチ回路112の一方の出力がLo電位のとき、TFT123のゲート電極にはLo電位が入力されてOFFする。一方、TFT124、126のゲート電極には、第2のラッチ回路112の他方の出力であるHi電位が入力されてONする。よってTFT125のゲート電極の電位はLo電位となってOFFし、出力端子にはLo電位が現れる。TFT128~131および容量手段132でなるインバータについても動作は同様であり、一方の出力端子にHi電位が現れるときは、他方の出力端子にはLo電位が現れる。本実施例で示したラッチ回路においては、第1のラッチ回路~第2のラッチ回路において、TFTのしきい値分の振幅減衰が生ずるため、電源電圧がある程度高い必要がある。そこで、第1のラッチ回路の出力を、一旦バッファを介して振幅の補償を行う構成としても良い。本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のTFTを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。まず、図7に示すように、コーニング社の7059ガラスや1737ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤5001上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜5002を形成する。特に図示していないが、下地膜5002の形成については、例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜を10~200nmの厚さに形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜を50~200nmの厚さに積層形成する。続いて、島状の半導体層5003~5005は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層5003~5005の厚さは25~80nmとして形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム合金等で形成すると良い。レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用い、パルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率を80~98として行う。続いて、島状の半導体層5003~5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006は、プラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマCVD法でTEOSとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波電力密度0.5~0.8Wcm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007と第2の導電膜5008とを積層形成する。本実施例では、第1の導電層5007をタンタルで50~100nmの厚さに形成し、第2の導電層5009をタングステンで100~300nmの厚さに形成する。Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極として使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極には不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造を有する窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他にも6フッ化タングステンを用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度99.9999のWターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することが出来る。なお、本実施例においては、第1の導電膜5007をTa、第2の導電膜5008をWとしたが、特に限定されず、いずれもTa、W、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第1の導電膜をTaN、第2の導電膜をWとする組み合わせ、第1の導電膜をTaN、第2の導電膜をAlとする組み合わせ、第1の導電膜をTaN、第2の導電膜をCuとする組み合わせ等が望ましい。次に、レジストによるマスク5009を形成し、電極および配線を形成するための第1のエッチング処理を行う。本実施例ではICPエッチング法を用い、エッチング用ガスにCF4とCl2とを混合し、1Paの圧力でコイル型の電極に500WのRF電力を投入してプラズマを生成して行う。基板側にも100WのRF電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2とを混合した場合にはW膜およびTa膜とも同程度にエッチングされる。上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第1の導電膜および第2の導電膜の端部がテーパー形状となる。テーパー部の角度は15~45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、10~20の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層5010a~5013aと第2の導電層5010b~5013bからなる第1の形状の導電層5010~5013を形成する。このとき、ゲート絶縁膜5006においては、第1の形状の導電層5010~5013で覆われない領域は20~50nm程度エッチングされて薄くなった領域が形成される。そして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとする。N型を付与する不純物元素としては、15族に属する元素、典型的にはリンまたは砒素を用いるが、ここではPを用いる。この場合、導電層5010~5013がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5014~5016が形成される。この第1の不純物領域5014~5016には、1×1020~1×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加する。次に、第2のエッチング処理を行う。同様にICPエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを混合して、1Paの圧力でコイル型の電極に500WのRF電力を供給し、プラズマを生成して行う。基板側にも50WのRF電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第2の導電層であるWを異方性エッチングし、かつ、それより遅いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層5017~5020を形成する。このとき、ゲート絶縁膜5006においては、第2の形状の導電層5017~5020で覆われない領域はさらに20~50nm程度エッチングされて薄くなった領域が形成される。W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6の蒸気圧が極端に高く、その他のWCl5、TaF5、TaCl5については同程度である。従って、CF4とCl2の混合ガスでは、W膜およびTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても、相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないため、さらにTa膜のエッチング速度は低下することとなる。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となる。そして、第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素ドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図7で島状の半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の導電層5017b~5020bを不純物元素に対するマスクとして用い、第1の導電層5017a~5020aの下側の領域にも不純物元素が添加されるようにしてドーピングする。こうして、第1の導電層と重なる第2の不純物領域5021~5023が形成される。続いて、第3のエッチング処理を行う。ここでは、エッチング用ガスにCl2を用い、ICPエッチング装置を用いて行う。本実施例では、Cl2のガス流量比を60sccmとし、1Paの圧力でコイル型の電極に350WのRF電力を投入してプラズマを生成してエッチングを70秒行った。基板側にもRF電力を投入し、実質的に負の自己バイアス電圧を印加する。第3のエッチングにより、第1の導電層が後退して第3の形状の導電層5024~5027が形成され、第2の不純物領域5021~5023の一部は、第1の導電層と重ならない第3の不純物領域5028~5030となる。以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第3の形状の導電層5024~5027が、TFTのゲート電極として機能する。続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、本実施例では500°Cで4時間の熱処理を行う。ただし、5024~5027に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜を形成した後で熱活性化を行うことが望ましい。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化によって行っても良い。次いで、図8に示すように、第1の層間絶縁膜5031を、酸化窒化シリコン膜で100~200nmの厚さで形成する。その上に有機絶縁物材料からなる第2の層間絶縁膜5032を形成した後、第1の層間絶縁膜5031、第2の層間絶縁膜5032、およびゲート絶縁膜5006に対してコンタクトホールを開口し、配線材料による膜を形成して各配線5033~5036、および画素電極5037をパターニング形成する。第2の層間絶縁膜5032としては、ポリイミド、ポリアミド、アクリル、BCB等の有機樹脂を材料とする膜を用いる。特に、第2の層間絶縁膜5032は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1~5μmとすれば良い。コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、N型の不純物領域5014~5016、およびソース信号線、ゲート信号線、電流供給線およびゲート電極5024~5026に達するコンタクトホールをそれぞれ形成する。また、配線5033~5036として、Ti膜を100nm、Tiを含むAl膜を300nm、Ti膜を150nm、スパッタ法で連続形成した3層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極5037については、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫等の透明導電性材料を用いて形成する。図8の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。続いて、対向基板5038を用意する。対向基板5038には、遮光膜5039が形成される。この遮光膜は、クロム等を用いて、100nm~200nmの厚さで形成する。一方、画素部においては対向電極5040が形成される。対向電極は、ITO等の透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚は100nm~120nmで形成することが望ましい。アクティブマトリクス基板と対向基板とに、配向膜5041、5042を形成する。配向膜5041、5042の膜厚は、30nm~80nmが望ましい。また、配向膜としては、例えば日産化学社製SE7792等を用いることが出来る。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、ディスクリネーションの発生を抑制することが出来る。続いて、配向膜5041、5042をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのTN配向となるようにするのが望ましい。本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターニングして、4.0μmの高さのスペーサを形成した。続いて、シール剤5043により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製XN-21Sを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは4.0μmとする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。続いて、液晶5044を注入する。液晶材料としては、高速応答性等を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。液晶の注入が終了したのち、注入口をUV硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では液晶表示装置と呼ぶ。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を4枚、コンタクトホールパターン、第2配線パターンとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。なお、本実施例においては、TFTの型式としてはトップゲート型TFTを例に挙げて説明しているが、その他に、図17Aに示すような活性層の下側にゲート電極を形成したボトムゲート型TFT、あるいは図17Bに示すような、活性層を挟み込むように、上下にゲート電極を有するデュアルゲート型TFTを用いても実施が可能である。本実施例においては、実施形態および実施例1に示した回路を用いて、実際に表示装置を作製した例について述べる。図2に、表示装置の概略図を示す。基板200の中央部に、画素部201が配置されている。画素部201の周辺には、ソース信号線を制御するための、ソース信号線駆動回路202および、ゲート信号線を制御するための、ゲート信号線駆動回路207が配置されている。ゲート信号線駆動回路207は、図2では画素部201の両側に対称配置されているが、画素部201の片側のみに配置しても良い。ソース信号線駆動回路202、ゲート信号線駆動回路207を駆動するために外部より入力される信号は、FPC210を介して入力される。本実施例においては、FPC210より入力される信号は、その電圧振幅が小さいため、本実施例では、レベルシフタ206によって電圧振幅の変換を受けた上で、ソース信号線駆動回路202、およびゲート信号線駆動回路207へと入力される。図2において、破線A-Aの断面図を図2に示す。基板200上には、画素部201、ソース信号線駆動回路202、ゲート信号線駆動回路が形成されている。基板200と、対向基板211とは、シール剤212を用いて貼り合わされ,基板間のギャップには液晶が注入される。液晶の注入後は、図2に示すように、封止剤213によって、注入口を密閉する。引き回し配線221は、異方導電性フィルム223を介して、FPC210が有するFPC側配線222と電気的に接続される。異方導電性フィルム223には、図2に示すように導電性のフィラー224が含まれており、基板200とFPC210とを熱圧着することで、基板200上の引き回し配線221と、FPC210上のFPC側配線222とが、導電性フィラー224によって電気的に接続される。ソース信号線駆動回路202の構成を図3に示す。点線枠300で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路301を複数段用いて構成される。第1のラッチ回路302~第2のラッチ回路303~バッファ回路304は、実施例1にて図11に示したものを用いている。図3のソース信号線駆動回路には、3ビットのデジタル映像信号が入力される。よって、第1のラッチ回路302~第2のラッチ回路303~バッファ回路304は、3組が並列に配置され、1つのパルス出力回路から出力されるサンプリングパルスによって、同時に3ビットのデジタル映像信号の保持を行う。D/A変換回路305に関しては、本明細書では特に図示していないが、従来用いられている抵抗分割型、容量型等、いずれの型式のものを用いても良い。D/A変換回路305にて、3ビットのデジタル映像信号は23階調のアナログ映像信号へと変換され、それぞれ、ソース信号線へと書き込まれる。なお、外部より入力される信号は、IC等の集積回路より出力されるため、近年の低電圧化に伴い、3V~5V程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ306~309によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。ゲート信号線駆動回路203の構成を図4に示す。点線枠300で示されるシフトレジスタは、クロック信号とスタートパルスとに従ってゲート信号線選択パルスを出力するパルス出力回路301を複数段用いて構成される。ゲート信号線の負荷が大きい場合には、すなわち、シフトレジスタより出力されるゲート信号線選択パルスが、直接ゲート信号線の電位をHi電位、Lo電位と切り替えるだけの駆動能力を有していない場合、バッファ404を用いる必要がある。なお、外部より入力される信号は、IC等の集積回路より出力されるため、近年の低電圧化に伴い、3V~5V程度の低電圧振幅の信号である場合が多いため、それぞれのレベルシフタ401、402によって、高電圧振幅の信号へと変換された後、駆動回路へと入力される。実施例2に示した工程は、画素および周辺の駆動回路をNチャネル型TFTを用いて構成する場合の例として説明したが、本発明はPチャネル型TFTを用いての実施も可能である、Nチャネル型TFTの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してPチャネル型TFTの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。図9に示すように、実施例4に従って、ガラス等の絶縁基板6001上に下地膜6002を形成し、次いで島状の半導体層6003~6005、ゲート絶縁膜6006、導電層6007、6008を形成する。ここで、導電層6007、6008は、ここでは積層構造としているが、特に単層であっても構わない。次いで、図9に示すように、レジストによるマスク6009を形成し、第1のエッチング処理を行う。実施例4においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜6006においては、エッチングによって20nm~50nm程度薄くなった領域が形成される。続いて、島状の半導体層にP型を付与する不純物元素を添加するための第1のドーピング処理を行う。導電層6010~6013を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。P型を付与する不純物元素としては、ボロン等が代表的である。ここでは、ジボランを用いたイオンドープ法で形成し、半導体層中の不純物濃度が2×1020~2×1021atomscm3となるようにする。レジストによるマスクを除去して、図9の状態を得る。以後、実施例2における図8以降の工程に従って作製する。本実施例においては、画素部にEL素子を始めとした発光素子を用いる発光装置の作製工程について説明する。実施例2に示した作製工程に従い、図8~図8に示すように、第1および第2の層間絶縁膜までを形成する。続いて、図12に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。次に、EL素子の陽極7001として、ITO等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ti、Tiを含むAlおよびTiでなる積層膜を成膜し、所望の形状にパターニングして、配線電極7002~7005および画素電極7006を形成する。各層の膜厚は、実施例2と同様で良い。画素電極7006は、先に形成した陽極7001と重なるように形成してコンタクトを取っている。続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、EL素子の陽極7001に対応する位置に開口部を形成して第3の層間絶縁膜7007を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するEL層の劣化、段切れ等が顕著な問題となるため、注意が必要である。次に、EL層7008を形成した後、EL素子の陰極7009を、セシウムを2nm以下の厚さで、および銀を10nm以下の厚さで形成する。EL素子の陰極7009の膜厚を極めて薄くすることにより、EL層で発生した光は陰極7009を透過して出射される。次いで、EL素子の保護を目的として、保護膜7010を成膜する。その後、FPCの貼付等の作業を行った後、発光装置が完成する。本実施例において、図12に示した発光装置におけるEL素子の構成の詳細を図12に示す。EL素子の陽極7101は、ITOを代表とする透明導電膜でなる。7102は発光層を含むEL層である。EL素子の陰極は、いずれも極めて薄く形成されたCs膜7103およびAg膜7104でなる。7105が保護膜である。EL素子の陰極側を、極めて薄い膜厚で形成することにより、EL層7102で発生した光は、陰極7103、7104を透過して上方に出射される。つまり、TFTが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ100とすることが出来る。以上の工程では、EL層の上側を陰極、下側を陽極とした構成について説明したが、EL層の下側の画素電極をTiN等で形成し、EL層の上側の電極をITO等で形成することによって、EL層の上側を陽極、EL層の下側を陰極とすることも可能である。また、開口率はやや低下するが、EL層の下側を陽極、EL層の上側を陰極とし、EL層の下側の電極をITO等で形成し、EL層の上側の電極については、本実施例とは異なり、MgAg等を用いて形成することによって、EL層で発生した光を、TFTが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。本実施例においては、実施例6とは異なる方法によって発光装置を作製する工程について説明する。実施例2に示した作製工程に従い、図8~図8に示すように、第1および第2の層間絶縁膜までを形成する。続いて、図13に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、N型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。次に、配線7201~7204、およびEL素子の陽極となる画素電極7205を、Ti膜、Tiを含むAl膜、Ti膜、および透明導電膜の積層膜として形成する。続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、EL素子の陽極7205に対応する位置に開口部を形成して第3の層間絶縁膜7206を形成する。ここで、開口部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するEL層の劣化、段切れ等が顕著な問題となるため、注意が必要である。次に、EL層7207を形成した後、EL素子の陰極7208を、セシウムを2nm以下の厚さで、および銀を10nm以下の厚さで形成する。EL素子の陰極7009の膜厚を極めて薄くすることにより、EL層で発生した光は陰極7009を透過して出射される。次いで、EL素子の保護を目的として、保護膜7209を成膜する。その後、FPCの貼付等の作業を行った後、発光装置が完成する。本実施例において、図13に示した発光装置におけるEL素子の構成の詳細を図13に示す。EL素子の陽極は、Ti、Al、Tiの積層膜でなる金属膜7301および、ITOを代表とする透明導電膜7302でなる。7303は発光層を含むEL層である。EL素子の陰極は、いずれも極めて薄く形成されたCs膜7304およびAg膜7305でなる。7306が保護膜である。本実施例で作製した発光装置は、実施例6に示した発光装置と同様、開口率をほぼ100と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ti、Al、Tiの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。以上の工程では、EL層の上側を陰極、下側を陽極とした構成について説明したが、EL層の下側の画素電極をTiN等で形成し、EL層の上側の電極をITO等で形成することによって、EL層の上側を陽極、EL層の下側を陰極とすることも可能である。また、開口率はやや低下するが、EL層の下側を陽極、EL層の上側を陰極とし、EL層の下側の電極をITO等で形成し、EL層の上側の電極については、本実施例とは異なり、MgAg等を用いて形成することによって、EL層で発生した光を、TFTが形成されている基板側、すなわち下方に出射させる型式とすることも勿論可能である。図16は、図1に示した本発明のラッチ回路の接続に小変更を加えたものである。図1においては、トランジスタ102の入力電極は、電源VDDと接続されていたが、図16に示すラッチ回路では、TFT1602の入力電極とゲート電極には、ともにサンプリングパルスが入力されるように接続されている。動作については実施形態と同様であるので、ここでは省略するが、電源線の引き回し等が占めるスペースが取れない場合には、このような接続としても良い。実施例1においては、第1のラッチ回路からの出力は、直ちに第2のラッチ回路に入力され、振幅減衰の補償は、第2のラッチ回路の後段に配置されたバッファ回路が行っている。ただしこの場合、動作電圧が低く、かつTFTのしきい値が大きい場合、元の振幅に対してしきい値分の減衰による影響が大きく、ラッチ回路において正常な保持動作が行われないことが考えられる。そこで本実施例においては、第1のラッチ回路の後段に振幅補償用バッファ回路を追加した例について説明する。図15に構成を示す。点線枠1500で囲まれた部分は、実施形態および実施例1にて説明した第1のラッチ回路であり、TFT1501~1503、および容量手段1504、1505を有している。点線枠1510で囲まれた部分が、第1のラッチ回路からの出力振幅を補償するための、振幅補償用バッファ回路であり、TFT1511~1514、および容量手段1515、1516を有している。回路の動作について説明する。ここで、TFT1511、1512および容量手段1515で構成される回路と、TFT1513、1514および容量手段1516で構成される回路とは、入力される信号の極性が逆であることを除き、同様の動作をするので、ここでは、TFT1511、1512および容量1515で構成される回路のみの動作について説明する。第1のラッチ回路1500に、サンプリングパルスとデジタル映像信号とが入力され、第1の出力信号および第2の出力信号が出力される。TFT1501の出力電極から出力される信号を第1の出力信号、TFT1502、1503の出力電極から出力される信号を第2の出力信号とする。第2の出力信号は、第1の出力信号に対して反転した極性を有する。第1のラッチ回路に入力されるデジタル映像信号がHi電位のとき、第1の出力信号はHi電位、第2の出力信号はLo電位であり、第1のラッチ回路に入力されるデジタル映像信号がLo電位のとき、第1の出力信号はLo電位、第2の出力信号はHi電位である。ここで、第1および第2の出力信号の振幅は、第1のラッチ回路にてTFT1501、1502のしきい値の影響を受けるため、-VSS間となっている。つまりVthNだけ、振幅の減衰を生じている。第1の出力信号がHi電位、第2の出力信号がLo電位である場合、TFT1511のゲート電極にはHi電位が入力され、TFT1512のゲート電極にはLo電位が入力される。一方、第1のラッチ回路でサンプリング期間が終了すると、サンプリングパルスはLo電位となり、TFT1501、1502がOFFする。よって、TFT1511、1512のゲート電極は、その瞬間の電位を容量手段1504、1505によって保持されつつ、浮遊状態となる。このときのTFT1511のゲート電極の電位はHi電位、すなわちであり、TFT1512のゲート電極の電位はVSSである。よって、TFT1511はONし、TFT1511の出力電極の電位が上昇する。このとき、TFT1512はOFFする。ここで、容量手段1515による、TFT1511のゲート電極と出力電極間の容量結合によってブートストラップが働き、TFT1511のゲート電極の電位はからさらに上昇して、よりも高い電位をとる。よって、TFT1511の出力電極の電位、すなわちバッファ出力の電位は、VDDに等しくなる。一方、TFT1511のゲート電極にLo電位が入力され、TFT1512のゲート電極にHi電位が入力されると、バッファ出力はLo電位となる。以上の動作が、TFT1513、1514および容量手段1516によって構成される回路においても同様になされ、バッファ出力がHi電位のとき、反転バッファ出力はLo電位となり、バッファ出力がLo電位のとき、反転バッファ出力はHi電位となる。よって、第1のラッチ回路の出力の振幅が補償され、正常にVDD-VSS間の振幅が得られ、第2のラッチ回路へと入力することが出来る。ここで、TFT1511のゲート電極と出力電極間にブートストラップが働くとき、同時にTFT1512のゲート電極も浮遊状態となっているため、特に容量手段を設けない場合にも、TFT1512それ自身のゲートドレイン間容量によって、TFT1512のゲート電極の電位が上昇する可能性がある。これによって、TFT1512がONすると、誤動作を招くため、TFT1512のゲートドレイン間につく容量は小さくする、すなわちTFT1512のサイズをTFT1511よりも小さくする等の対策があると望ましい。本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図14に示す。図14は液晶ディスプレイもしくはOLEDディスプレイであり、筐体3001、支持台3002、表示部3003等により構成されている。本発明は、表示部3003を有する表示装置の駆動回路に適用が可能である。図14はビデオカメラであり、本体3011、表示部3012、音声入力部3013、操作スイッチ3014、バッテリー3015、受像部3016等により構成されている。本発明は、表示部3012を有する表示装置の駆動回路に適用が可能である。図14はノート型のパーソナルコンピュータであり、本体3021、筐体3022、表示部3023、キーボード3024等により構成されている。本発明は、表示部3023を有する表示装置の駆動回路に適用が可能である。図14は携帯情報端末であり、本体3031、スタイラス3032、表示部3033、操作ボタン3034、外部インターフェイス3035等により構成されている。本発明は、表示部3033を有する表示装置の駆動回路に適用が可能である。図14は音響再生装置、具体的には車載用のオーディオ装置であり、本体3041、表示部3042、操作スイッチ3043、3044等により構成されている。本発明は表示部3042を有する表示装置の駆動回路に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。図14はデジタルカメラであり、本体3051、表示部3052、接眼部3053、操作スイッチ3054、表示部3055、バッテリー3056等により構成されている。本発明は、表示部3052および表示部3055を有する表示装置の駆動回路に適用が可能である。図14は携帯電話であり、本体3061、音声出力部3062、音声入力部3063、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている。本発明は、表示部3064を有する表示装置の駆動回路に適用が可能である。なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。"