複数のチャネルから第1の試験を実行するための試験信号を伝送する第1の伝送路が略集約され、半導体ウェハのチップに前記第1の試験を実行する第1の試験部と、前記複数のチャネルから第2の試験を実行するための試験信号を伝送する第2の伝送路が略集約され、前記半導体ウェハのチップに前記第2の試験を実行する第2の試験部と、を備えるプローブカード。前記第1の試験は前記第2の試験に対して高速な試験である請求項1に記載のプローブカード。前記第1の試験部の前記半導体ウェハのチップに対する前記第1の試験と、前記第2の試験部の前記半導体ウェハのチップに対する前記第2の試験と、は同時に実行される請求項1又は2に記載のプローブカード。前記第1の試験部と前記第2の試験部とは、平面から見て千鳥状に配置されている請求項1乃至3のいずれか1項に記載のプローブカード。前記第1の試験部と前記第2の試験部とは、前記半導体ウェハの一つ又は複数のチップを跨ぐように離れている請求項1乃至4のいずれか1項に記載のプローブカード。請求項1乃至5のいずれか1項に記載のプローブカードを備える半導体ウェハの試験装置。複数のチャネルから第1の試験を実行するための試験信号を伝送する第1の伝送路が略集約される第1の試験部を用いて、半導体ウェハのチップに対して前記第1の試験を実行し、前記複数のチャネルから第2の試験を実行するための試験信号を伝送する第2の伝送路が略集約される第2の試験部を用いて、前記半導体ウェハのチップに対して前記第2の試験を実行する半導体ウェハの試験方法。前記第1の試験は前記第2の試験に対して高速な試験である請求項7に記載の半導体ウェハの試験方法。前記第1の試験部の前記半導体ウェハのチップに対する前記第1の試験と、前記第2の試験部の前記半導体ウェハのチップに対する前記第2の試験と、は同時に実行する請求項7又は8に記載の半導体ウェハの試験方法。特許文献1乃至3の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することができる構成とされていない。特許文献4の半導体ウェハの試験装置は、複数のチップに対して異なる試験を実行することはできるが、構成が複雑である。本発明の一形態に係るプローブカードは、複数のチャネルから第1の試験を実行するための試験信号を伝送する第1の伝送路が略集約され、半導体ウェハのチップに前記第1の試験を実行する第1の試験部と、前記複数のチャネルから第2の試験を実行するための試験信号を伝送する第2の伝送路が略集約され、前記半導体ウェハのチップに前記第2の試験を実行する第2の試験部と、を備える。このように、第1の伝送路を第1の試験部に略集約し、第2の伝送路を第2の試験部に略集約したので、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。本発明の一形態に係る半導体ウェハの試験装置は、上記のプローブカードを備える。第1の伝送路を第1の試験部に略集約し、第2の伝送路を第2の試験部に略集約したプローブカードを用いることで、簡単な構成のプローブカードで複数のチップに対して異なる試験を実行することができる。本発明の一形態に係る半導体ウェハの試験方法は、複数のチャネルから第1の試験を実行するための試験信号を伝送する第1の伝送路が略集約される第1の試験部を用いて、半導体ウェハのチップに対して前記第1の試験を実行し、前記複数のチャネルから第2の試験を実行するための試験信号を伝送する第2の伝送路が略集約される第2の試験部を用いて、前記半導体ウェハのチップに対して前記第2の試験を実行する。このように、第1の伝送路を第1の試験部に略集約し、第2の伝送路を第2の試験部に略集約したので、複数のチップに対して異なる試験を実行することができる。本発明によれば、簡単な構成で複数のチップに対して異なる試験を実行することができるプローブカード、半導体ウェハの試験装置及び試験方法を提供することができる。本発明に係るプローブカード、半導体ウェハの試験装置及び試験方法の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。<実施形態1>本実施形態の半導体ウェハの試験装置以下、単に試験装置という場合がある。は、図1に示すように、テスタ1、プローブカード2等を備える。テスタ1は、プローブカード2に対して試験信号を出力したり、当該試験信号に基づいて動作した半導体ウェハ3のチップ3aからの動作信号が入力されたりする。テスタ1は、入力された動作信号に基づいて半導体ウェハ3のチップ3aが正常に動作するか否かを判定する。具体的に云うと、テスタ1には、半導体ウェハ3のチップ3aに対して第1の試験を実行するための第1の試験プログラム、及び半導体ウェハ3のチップ3aに対して第2の試験を実行するための第2の試験プログラム等が格納されている。ここで、本実施形態の第1の試験は第2の試験に対して高速な試験とされる。つまり、第1の試験プログラムは高速試験用プログラムであり、第2の試験は低速試験用プログラムである。そして、テスタ1は、複数のチャネル11~14を備える。但し、チャネルの個数は適宜設定される。チャネル11~14には、それぞれテスタ1から第1の試験プログラムに基づく第1の試験信号、及び第2の試験プログラムに基づく第2の試験信号が入力される。チャネル11~14は、それぞれ第1の試験信号をプローブカード2に出力する第1のピン15、及び第2の試験信号をプローブカード2に出力する第2のピン16を備える。ここで、高速試験を実施するための第1の試験信号を出力する第1のピン15を各チャネルに多数備えることはコストが嵩む。そのため、図1に示すように、各チャネル11~14は、第2の試験信号を出力する第2のピン16を第1の試験信号を出力する第1のピン15に対して多数備えた構成とされている。なお、図1では、第1の試験信号を扱う部分を破線で示し、第2の試験信号を扱う部分を実線で示している。各チャネル11~14の第1のピン15は、プローブカード2の第1の試験部21のプローブ針21aに電気的に接続されている。つまり、各チャネル11~14の第1のピン15から出力される第1の試験信号の第1の伝送路17は、第1の試験部21に略集約されている。一方、各チャネル11~14の第2のピン16は、プローブカード2の第2の試験部22のプローブ22aに電気的に接続されている。つまり、各チャネル11~14の第2のピン16から出力される第2の試験信号の第2の伝送路18は、第2の試験部22に略集約されている。プローブカード2は、第1の試験部21、第2の試験部22を備える。第1及び第2の試験部21、22は、半導体ウェハ3のチップ3aのパッドに押し当てられるプローブ21a、22aを複数備える。これらのプローブ21a、22aは、上述のように第1の伝送路17又は第2の伝送路18と電気的に接続されている。第1及び第2の試験部21、22は、平面から見て例えば図2に示すように配置される。つまり、平面から見て半導体ウェハ3のチップ3aの配置に倣うように、第1の試験部21がX軸方向に2個配置され、第2の試験部22がX軸方向に2個配置されている。そして、第1の試験部21と第2の試験部22とは、Y軸方向に隣接するように配置されている。但し、第1及び第2の試験部21、22の配置や個数は、適宜設定することができる。すなわち、プローブカード2において、第1の伝送路17が複数又は1個の第1の試験部21に集約されていれば良い。そのため、図1に示すように、第1の試験部21に第1の伝送路17が略集約されている限りにおいて、第1の試験部21に第2の伝送路18が混在していても良い。このようなプローブカード2は、Z軸方向に移動させて、各試験部のプローブを同時に半導体ウェハ3の各チップ3aのパッドに押し当て、当該チップ3aに試験信号を出力する。このとき、第1の試験部21のプローブ21aを押し当てた半導体ウェハ3のチップ3aに、第1の試験信号に基づいた高速試験を実施させる。同時に、第2の試験部22のプローブ22aを押し当てた半導体ウェハ3のチップ3aに、第2の試験信号に基づいた低速試験を実施させる。試験信号が入力された各チップ3aは、当該試験信号に基づいて動作し、動作信号をプローブ、試験部、伝送路を介してテスタ1に出力する。テスタ1は、上述のように入力された動作信号に基づいて半導体ウェハ3のチップ3aが正常に動作するか否かを判定する。このような構成の試験装置は、図2に例示する要領で半導体ウェハ3のチップ3aに対して試験を実施する。つまり、図2に示すように配置された試験部を矢印に示すようにY軸方向に移動させ、2行に並ぶチップ3aへの試験が終了すると、次の2行に並ぶチップ3aに対して試験を実施する。このとき、各チップ3aは、最初に第1の試験部21のプローブ21aから第1の試験信号が入力され、次に第2の試験部22のプローブ22aから第2の試験信号が入力される。ここで、比較例として図3の示す試験装置を考えてみる。上述したように、高速試験を実施するための第1の試験信号を出力する第1のピン15を各チャネルに多数備えることはコストが嵩むため、各チャネル11~14は第1のピン15に対して第2のピン16を多数備えた構成とされる。各チャネル11~14の第1及び第2のピン15、16は、プローブカード20の第1及び第2の試験部210、220のプローブ210a、220aに等しく電気的に接続されている。つまり、第1の伝送路17と第2の伝送路18とを区別することなく、図示例では、チャネル11、12から第1の試験信号を出力する第1の伝送路17及び第2の試験信号を出力する第2の伝送路18が第1の試験部210に集約される。そして、チャネル13、14から第1の試験信号を出力する第1の伝送路17及び第2の試験信号を出力する第2の伝送路18が第2の試験部220に集約される。そのため、各試験部210、220における高速試験と低速試験とを実施できる割合は略等しくされる。しかし、このような構成の試験装置は、高速試験を半導体ウェハ3のチップ3aに実施しようとしても、各試験部210、220において高速試験を実施できるプローブ210a、220aが少ない。そのため、第1の試験信号を出力するプローブからは例えばクロック等の信号しか半導体ウェハ3のチップ3aに出力することができず、他の第2の試験信号を出力するプローブではDC測定等の低速試験しか実施できない。つまり、当該試験装置では、実質的に半導体ウェハ3のチップ3aに対して高速試験を実施することができない。そのため、図4に示す試験装置を別途、用意する必要がある。図4に示す試験装置のプローブカード200は、図3に示す試験装置と略同様の構成とされているが、高速試験を実施するための第1の試験信号を出力する第1のピン15を各チャネル110~140が多数備えている。このような構成の試験装置は、各試験部230、240から第1の試験信号を出力するプローブを多数備えることができ、結果として半導体ウェハ3のチップ3aに対して例えば大容量の高速試験を実施することができる。しかし、図4に示す試験装置は、第1の試験を実施するために高価なテスタ100を採用する必要がある。そのため、半導体ウェハの試験を実施するためにコストが嵩む。しかも、図3の試験装置を用いて半導体ウェハ3のチップ3aに対して低速試験を実施し、図4の試験装置を用いて半導体ウェハ3のチップ3aに対して高速試験を実施する必要がある。つまり、半導体ウェハ3のチップ3aに対して高速試験と低速試験とを実施するために、二種類の試験装置を用意する必要があり、半導体ウェハ3の試験を実施するためにコストがさらに嵩む。また、半導体ウェハ3のチップ3aに対して高速試験を実施するときと、半導体ウェハ3のチップ3aに対して低速試験を実施するときとで、試験装置を使い分ける必要があり、煩雑で試験効率が悪く、試験時間が嵩む。そこで、本実施形態の試験装置は、上述したように各チャネル11~14の第1のピン15から出力される第1の試験信号の第1の伝送路17を第1の試験部21に略集約し、各チャネル11~14の第2のピン16から出力される第2の試験信号の第2の伝送路18を第2の試験部22に略集約した。これにより、第1の試験部21は、第1の試験信号を出力するプローブ21aを多数備えることになり、半導体ウェハ3のチップ3aに対して例えば大容量の高速試験を実施することができる。しかも、第1の試験部21に各チャネル11~14からの第1の伝送路17を略集約し、第1の試験部21から第1の試験信号を出力するプローブ21aの数を増やすことで、半導体ウェハ3のチップ3aに対して高速試験を実施することができる構成とした。そのため、図4に示すような高速試験を実施するための高価なテスタ100を用意する必要がなく、図3に示すような比較的安価なテスタ1を用いることができ、コストの削減に寄与できる。また、上述のように第1の試験部21と第2の試験部22とを移動させて同一のチップ3aに対して、高速試験と低速試験とを実施することができる。つまり、一台の試験装置で、半導体ウェハ3のチップ3aに対して高速試験と低速試験とを実施することができ、半導体ウェハ3を他の試験装置例えば、高速試験を実施するための試験装置に移動させる必要がなく、試験を簡易に実施することができ、試験時間を短縮することができる。さらに、第1の試験部21と第2の試験部22とを一台の試験装置が備えることで、他の試験装置を用意する必要がなく、コストの削減に寄与できる。<実施形態2>実施形態1のプローブカード2は、平面から見て第1の試験部21と第2の試験部22とをY軸方向に隣接させたが、第1の試験部21と第2の試験部22とをX軸方向に隣接させても良い。このとき、第1及び第2の試験部21、22は、X軸方向に移動させて半導体ウェハ3のチップ3aに対して試験を実施すれば良い。<実施形態3>実施形態1、2のプローブカードは、第1の試験部21を2個、第2の試験部22を2個備えた構成であるが、この限りでない。つまり、第1の試験部21に設けられているプローブ21aの略全てに第1の伝送路17が電気的に接続されるが、その際に第1の伝送路17の数に応じたチャネル数が必要とされる。そのため、予め設定されている第2の試験部22のプローブ22aに各チャネルから第2の伝送路18を電気的に接続しても、なお第2の伝送路18が余っている場合は、余っている第2の伝送路18の数に応じて第2の試験部22を増設しても良い。図5の例では、第2の試験部22を新たに2個増設している。このように第2の伝送路18の数に応じて第2の試験部22を増設することで、同時に試験できるチップ3aの数を増やすことができ、試験時間の短縮を図ることができる。<実施形態4>実施形態1、2のプローブカードは、第1及び第2の試験部21、22をX軸方向又はY軸方向に並べたが、この限りでない。図6に示すように、平面から見て第1の試験部21と第2の試験部22とを千鳥状に並べても良い。<実施形態5>実施形態1乃至3のプローブカードは、第1の試験部21と第2の試験部22とを半導体ウェハ3のチップ3aの配置に倣うように間隔を開けることなく、配置したが、この限りでない。図7に示すように、平面から見て半導体ウェハ3における複数又は1つのチップ3aを跨ぐように間隔を開けて配置しても良い。本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施形態では、第1の試験として高速試験を半導体ウェハ3のチップ3aに対して実施し、第2の試験として低速試験を半導体ウェハ3のチップ3aに対して実施しているが、この限りでなく、試験の種類は特に限定されない。