メモリをテストするBIST回路と、複数のメモリをブロック化するメモリブロック化回路と、を備え、前記BIST回路は、前記メモリのアドレスを含むアドレス信号を生成するアドレス生成回路と、前記メモリに書き込む書き込みデータ及び前記書き込みデータに対応する期待値データを生成するデータ生成回路と、前記メモリをイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するチップイネーブル信号生成回路と、前記メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路と、を有し、前記メモリブロック化回路は、前記複数のメモリと、前記アドレス信号から前記複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、前記複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路と、前記メモリ選択信号に基づいて、前記複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路と、を有することを特徴とする半導体集積回路。前記メモリブロック化回路は、前記メモリ出力選択回路が出力した出力データと前記期待値データとのビット毎の比較結果を出力するビット比較回路と、前記比較結果に基づいて、テストの良否判定を実行し判定結果を出力する良否判定回路と、前記良否判定回路の出力に接続され且つ前記複数のメモリにそれぞれ対応した複数の第1の記憶部を有し、前記メモリ選択信号に基づいて、前記テスト対象のメモリに対応した第1の記憶部に前記テスト対象のメモリの良否判定結果を保存する良否判定結果レジスタと、を有することを特徴とする請求項1に記載の半導体集積回路。前記メモリブロック化回路は、前記比較結果に基づいて、メモリの不良を解析し、救済解析結果を生成して出力する救済解析回路と、前記救済解析回路の出力に接続され且つ前記複数のメモリにそれぞれ対応した複数の第2の記憶部を有し、前記メモリ選択信号に基づいて、前記テスト対象のメモリに対応した第2の記憶部に前記テスト対象のメモリの救済解析結果を保存する救済解析結果レジスタと、を有することを特徴とする請求項1または2に記載の半導体集積回路。前記良否判定結果レジスタに記憶された良否判定結果を、外部へ出力することを特徴とする請求項2に記載の半導体集積回路。前記救済解析結果レジスタに記憶された救済解析結果を、外部へ出力することを特徴とする請求項3に記載の半導体集積回路。回路規模の増加を抑制しつつ、テスト時間の短縮を図ることが可能な半導体集積回路を提供する。実施例に従った半導体集積回路は、メモリをテストするBIST回路を備える。半導体集積回路は、複数のメモリをブロック化するメモリブロック化回路を備える。前記BIST回路は、前記メモリのアドレスを含むアドレス信号を生成するアドレス生成回路を有する。BIST回路は、前記メモリに書き込む書き込みデータ及び前記書き込みデータに対応する期待値データを生成するデータ生成回路を有する。BIST回路は、前記メモリをイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するチップイネーブル信号生成回路を有する。BIST回路は、前記メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路を有する。前記メモリブロック化回路は、前記複数のメモリを有する。メモリブロック化回路は、前記アドレス信号から前記複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、前記複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路を有する。メモリブロック化回路は、前記メモリ選択信号に基づいて、前記複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路と、を有する。以下、各実施例について図面に基づいて説明する。本実施例1では、一例として、二つの構成の異なるSRAMマクロをグループ化し、BIST回路から一つのメモリとして扱えるようにした場合について説明する。図1は、実施例1に係る半導体集積回路100の構成の一例を示す図である。なお、図1では、一例として、メモリブロック化回路に2つのメモリSRAMマクロが含まれる場合について記載しているが、さらに多くのメモリがメモリブロック化回路に含まれていてもよい。図1に示すように、半導体集積回路100は、メモリをテストするBISTBuilt-inSelf-Test回路1と、メモリブロック化回路2と、を備える。図1の例では、1つのBIST回路が1つのメモリブロック化回路2をテストする例を示している。なお、後述のように、BIST回路1は、複数のメモリブロック化回路2に対して、テストを並列に実行するようにしてもよい。このBIST回路1は、データ生成回路1aと、アドレス生成回路1bと、チップイネーブル信号生成回路1cと、制御信号生成回路1dと、テスト制御回路1eと、データ出力解析回路1fと、を有する。アドレス生成回路1bは、メモリM1、M2のアドレスを含む一連のアドレス信号Addを生成するようになっている。この一連のアドレス信号の或る決まった範囲が、それぞれメモリM1およびメモリM2をテストするフェイズに対応する。データ生成回路1aは、メモリM1、M2に書き込む書き込みデータ及び書き込みデータに対応する期待値データを生成するようになっている。例えば、データ生成回路1aは、各マクロ共通のデータとしてデータ入力を生成する。メモリマクロのデータ幅が異なる場合は、幅が大きい方に合わせたデータを生成し、幅が小さい方のマクロには、そのうちの一部を入力する。なお、複数のメモリを並列してテストする場合は、データ生成回路1aは、並列してテストするメモリマクロのデータ幅の合計に合わせたデータ幅のデータを生成する。チップイネーブル信号生成回路1cは、メモリM1、M2をイネーブル状態又はディセーブル状態に制御するチップイネーブル信号を生成するようになっている。制御信号生成回路1dは、メモリM1、M2の書き込み動作及び読み出し動作を制御する制御信号を生成するようになっている。データ出力解析回路1fは、メモリブロック化回路2メモリ出力選択回路DSから出力されたデータと該期待値データとを比較して解析するようになっている。テスト制御回路1eは、データ生成回路1a、アドレス生成回路1b、チップイネーブル信号生成回路1c、制御信号生成回路1d、データ出力解析回路1f、および、メモリブロック化回路2を制御して、メモリのテストを実行するようになっている。また、図1に示すように、メモリブロック化回路2は、複数のメモリM1、M2と、アドレス変換回路Aと、選択回路B、Cと、メモリ出力選択回路DSと、を有する。メモリM1、M2は、所定のデータを記憶する複数のメモリビットセルアレイを含む。メモリM1、M2は、該書き込みデータと、アドレスデータ該アドレス入力信号と、該制御信号とが、入力されるようになっている。なお、メモリには、その他ライトイネーブル信号やビットマスク信号などの入力があるが、図示していない。メモリM1、M2は、書き込みデータ、アドレスデータおよび書き込みを指示する制御信号に応じて、書き込みデータを記憶し、また、アドレスデータおよび読み出しを指示する制御信号に応じて、記憶されたデータを読み出して出力するようになっている。なお、メモリのアドレスは、例えば、メモリのビットセルのカラム方向のカラムアドレスおよびI/Oビット位置と、ロウ方向のロウアドレスと、を含む。すなわち、メモリの或る1つのビットセルが、ロウアドレス、カラムアドレス、および、I/Oビット位置により特定される。なお、以下では、便宜上、メモリを、Mと表記する場合がある。また、選択回路B、Cは、テスト制御回路1eにより制御され、テスト時BIST実行モード選択時には、テスト信号側BIST回路1の出力側を選択して出力するようになっている。一方、選択回路B、Cは、通常時には、外部のシステムからのシステム信号側を選択して出力するようになっている。アドレス変換回路Aは、アドレス信号Addから複数のメモリM1、M2のうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成するようになっている。すなわち、アドレス変換回路Aは、アドレス生成回路1bが生成するアドレス信号Addから、現在テストのフェイズにあるメモリマクロを判定し、そのメモリ用のアドレス信号を出力する。さらに、アドレス変換回路Aは、複数のメモリM1、M2からテスト対象のメモリを選択するメモリ選択信号Scを生成するようになっている。なお、アドレス変換回路Aは、必要に応じて、アドレス信号Addにオフセットを与えるなど、アドレス生成回路1bが生成するアドレス信号Addの範囲を最小化するような変換を行う。メモリ出力選択回路DSは、メモリ選択信号Scに基づいて、複数のメモリM1、M2のうちテスト対象のメモリ現在テストされているメモリが出力するデータを選択して出力するようになっている。このメモリ出力選択回路DSのビット幅は、例えば、対象となる複数のメモリマクロのうち、データ幅が最も大きいものに合わせられる。なお、複数のメモリを並列してテストする場合は、メモリ出力選択回路DSのビット幅は、並列してテストするメモリマクロのデータ幅の合計に合わせられる。既述のように、データ出力解析回路1fは、メモリ出力選択回路DSから出力されたデータを解析するようになっている。以上のように、メモリブロック化回路が複数の構成の異なるメモリをまとめることで、一つのメモリであるかのように扱うことが可能になる。ここで、以上のような構成を有する半導体集積回路100のテスト時の動作の一例について説明する。例えば、メモリM1のテストフェイズでは、チップイネーブル信号によりメモリM1はイネーブル状態になり、アドレスはメモリM1に対して与えられる。そして、メモリM1はそのセルアレイに対して書き込みおよび読み出し動作を行う。すなわち、複数のメモリM1、M2のうち、該チップイネーブル信号によりイネーブル状態にされたメモリであって、アドレス入力信号に対応するメモリM1のセルアレイに書き込みデータが書き込まれる。そして、複数のメモリM1、M2のうち、該チップイネーブル信号によりイネーブル状態にされたメモリであって、アドレス入力信号に対応するメモリM1のセルアレイに記憶されたデータが読み出される。そして、メモリ出力選択回路DSは、メモリM1から読み出されたデータを、メモリ選択信号Scに基づいて、選択して出力する。このメモリM1のテストフェイズの間、チップイネーブル信号によりメモリM2はディセーブル状態に固定され、メモリM2はそのセルアレイに対して書き込みおよび読み出し動作を行わないようになる。すなわち、複数のメモリM1、M2のうち、該チップイネーブル信号によりディセーブル状態にされたメモリM2は、そのセルアレイに対して書き込みおよび読み出しが実行されない。なお、複数のメモリを並列してテストする場合、例えば、メモリM1、M2のテストフェイズにおいて、チップイネーブル信号によりメモリM1、M2はイネーブル状態になり、アドレスはメモリM1、M2に対して与えられる。そして、メモリM1、M2はそのセルアレイに対して書き込みおよび読み出し動作を行う。ここで、図2は、図1に示すBIST回路1が複数のメモリブロック化回路2a、2b、2cに対して、テストを並列に実行する場合の例を示すブロック図である。また、図3は、図2に示すブロック化されたメモリとテスト時間との関係を示す概念図である。なお、図2においては、簡単のため、図1に示す選択回路B、Cが省略されている。図2に示すように、BIST回路1が複数のメモリブロック化回路2a、2b、2cに対して、テストを並列に実行する。そして、各メモリブロック化回路2a、2b、2cがメモリをブロック化し、その中で順次テストされる。このように、複数のメモリブロック化回路間でのテストは並列に行えるので、テスト時間は全てを順次にする場合よりも短くできる図3。特に、一つのBIST回路でテストされる複数のメモリについて、テスト回路とテスト時間の最適な組み合わせを選択することができる。以上のように、本実施例に係る半導体集積回路によれば、回路規模の増加を抑制しつつ、テスト時間の短縮を図ることができる。本実施例2においては、複数n個のメモリM1~Mnに対するメモリブロック化回路の内部に、メモリの良否判定回路と救済解析回路あるいは故障診断回路を持つ構成例について、説明する。ここで、図4は、実施例2に係る半導体集積回路200の構成の一例を示す図である。なお、図4、図5において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図4に示すように、半導体集積回路200は、メモリをテストするBIST回路201と、メモリブロック化回路202と、を備える。BIST回路201は、データ出力解析回路1fが省略される以外は、実施例1のBIST回路1と同様の構成を有する。メモリブロック化回路202は、実施例1と同様に、複数n個のメモリM1~Mnと、アドレス変換回路Aと、選択回路B、Cと、メモリ出力選択回路DSと、を有する。このメモリブロック化回路200は、実施例1と比較して、取り込みレジスタ5と、救済解析回路6と、良否判定回路7と、ビット比較回路Xと、救済解析結果レジスタYと、良否判定結果レジスタZと、をさらに有する。取り込みレジスタ5は、メモリ出力選択回路DSが出力した出力データD1を保持し、出力するようになっている。なお、取り込みレジスタ5のビット幅は、メモリ出力選択回路DSのビット幅と同じく、例えば、テスト対象のメモリの最大ビット幅に設定される。ビット比較回路Xは、該出力データD1と該期待値データD2とのビット毎の比較結果不良情報を良否判定回路7と救済解析回路6に、それぞれ出力するようになっている。このビット比較回路Xは、複数n個のメモリM1~Mnに共通して設けられている。このビット比較回路Xは、該出力データD1と該期待値データD2とが入力され、該比較結果を出力する複数n個のXOR素子X1~Xnを含む。良否判定回路7は、該比較結果に基づいて、テストの良否判定を実行し判定結果を出力するようになっている。良否判定結果レジスタZは、良否判定回路7の出力に接続され且つ複数n個のメモリM1~Mnにそれぞれ対応した複数n個の第1の記憶部レジスタZ1~Znを有する。この良否判定結果レジスタZは、メモリ選択信号Scに基づいて、テスト対象のメモリ例えば、メモリM1に対応した第1の記憶部例えば、第1の記憶部Z1にテスト対象のメモリ例えば、メモリM1の良否判定結果を保存するようになっている。そして、良否判定結果レジスタZは、メモリ選択信号Scに応じて、現在テスト対象のメモリインスタンスに対応する第1の記憶部に対してのみ、結果の更新を実行するようになっている。救済解析回路6は、該比較結果に基づいて、メモリの不良を解析し、救済解析結果を生成して出力するようになっている。すなわち、この救済解析回路6は、現在テスト対象であるメモリのビットごとの不良情報から、メモリが救済可能であるかの判定と、救済可能であればその救済解データを生成し出力する。救済解析結果レジスタYは、救済解析回路6の出力に接続され且つ複数のメモリM1~Mnにそれぞれ対応した複数n個の第2の記憶部レジスタY1~Ynを有する。この救済解析結果レジスタYは、該メモリ選択信号Scに基づいて、テスト対象のメモリ例えば、メモリM1に対応した第2の記憶部例えば、第2の記憶部Y1にテスト対象のメモリ例えば、メモリM1の救済解析結果を保存する。すなわち、救済解析結果レジスタYは、メモリ選択信号Scに応じて、現在テスト対象のメモリインスタンスに対応する第2の記憶部に対してのみ、結果の更新を実行するようになっている。なお、救済解析回路6は、故障診断回路としての動作を行う構成としてもよい。この場合は、複数のメモリM1~Mnのテストを行いながら、この不良ビットの特定や、不良タイプの判定を、メモリマクロの実体ごとに求めることができる。この場合、救済解析結果レジスタYが、テスト対象メモリの診断結果を保存することとなる。メモリブロック化回路202は、上述の、良否判定結果レジスタZに記憶された良否判定結果と救済解析結果レジスタに記憶された救済解析結果を、外部へシリアルおよびパラレルに出力するようになっている。次に、以上のような構成を有する半導体記憶装置200の動作の一例について説明する。なお、半導体記憶装置200の動作のうち、実施例1と同様な構成の動作は、実施例1の既述の動作と同様である。先ず、取り込みレジスタ5は、実施例1で説明したようにしてメモリ出力選択回路DSが出力した出力データD1を保持し、出力する。そして、ビット比較回路Xは、該出力データD1と該期待値データD2とのビット毎の比較結果不良情報を良否判定回路7と救済解析回路6に、それぞれ出力する。そして、良否判定回路7は、該比較結果に基づいて、テストの良否判定を実行し判定結果を出力する。そして、良否判定結果レジスタZは、メモリ選択信号Scに応じて、現在テスト対象のメモリインスタンスに対応する第1の記憶部に対してのみ、結果の更新を実行する。一方、救済解析回路6は、現在テスト対象であるメモリのビットごとの不良情報から、メモリが救済可能であるかの判定と、救済可能であればその救済解データを生成し出力する。そして、救済解析結果レジスタYは、メモリ選択信号Scに応じて、現在テスト対象のメモリインスタンスに対応する第2の記憶部に対してのみ、結果の更新を実行する。全てのメモリインスタンスに対するテストが完了すると、良否判定結果および救済解析結果は、良否判定結果レジスタZと救済解析結果レジスタYに保存されていることになる。したがって、パラレルあるいはシリアルな方法で、半導体集積回路200の外部のテスト装置図示せずに出力され、その後の工程に利用される。なお、テスト対象のメモリのビット幅が全てのインスタンスで同一であれば、取り込みレジスタ5のビット幅はそのビット幅に合わせればよい。しかし、インスタンスごとにビット幅が異なる場合は、少なくともそのうちで、最大のビット幅を持つメモリに合わせる必要がある。この最大のビット幅より小さなビット幅のメモリをテストしている間は、メモリ出力選択回路DSの上位ビットは不要であるので、例えば、値0メモリ不良が無いことを示すに固定する。このとき、取り込みレジスタ5の上位ビットは、この値0を取り込む。なお、値1は、メモリ不良が有ることを示す。該期待値データD2が最大ビット幅に合わせ生成されている場合は、この期待値データD2と上位不要ビットのXOR演算の結果は、テストの良否判定に不要である。ここで、図5は、図4に示す半導体集積回路200の構成の変形例を示す図である。なお、図5においては、図4に示す構成のうち、取り込みレジスタ5から救済解析回路6および良否判定回路7までの間の構成が記載されている。図5に示すように、ビット比較回路Xは、複数n個のXOR素子X1~Xnの一部Xn-2~Xnと、この一部のXOR素子Xn-2~Xnと、救済解析回路6および良否判定回路7との間に設けられたAND素子N1~N3をさらに有する。このAND素子N1~N3は、対応するXOR素子Xn-2~Xnが出力した比較結果およびBIST回路201のテスト制御回路1eが出力した該制御信号が入力され、出力が救済解析回路6および良否判定回路7に接続されている。図5のようにAND素子N1~N3は、制御信号に応じて、該比較結果を0メモリ不良が無いことを示すに固定にすることができる。なお、データ生成回路1aが、期待値データD2を、上位不要ビットが0に固定されるように生成してもよい。上記のような構成により、不要なテストの良否判定を実行しないようにすることができる。なお、半導体集積回路200のメモリブロック化回路その他の構成および機能は、実施例1の半導体集積回路100と同様である。この実施例2によれば、救済解析回路を、ビット比較回路とともに複数のメモリM1~Mnに対して備えることができ、テスト回路追加による論理回路規模の増加を大幅に抑えながら、テストによる良否判定や救済解析、故障診断などを行うことができる。この場合、テストの良否判定フラグと救済情報または故障診断情報は、メモリと一対一の従来の構成と同じくメモリインスタンスごとに持つので、テストや故障診断、および救済の精度および効率を損なうことはない。以上のように、本実施例に係る半導体集積回路によれば、回路規模の増加を抑制しつつ、テスト時間の短縮を図ることができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。