"外部からアドレス/コマンド信号の入力を受ける外部入力端子と、前記外部入力端子からのアドレス/コマンド信号を受信する複数のメモリデバイスと、前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって2分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス/コマンド信号を伝送する信号線路と、前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって2段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、ことを特徴とするメモリモジュール。前記終端抵抗の抵抗値が、40Ω以上400Ω以下であることを特徴とする請求項1に記載のメモリモジュール。前記終端抵抗の抵抗値が、40Ω以上75Ω以下であることを特徴とする請求項2に記載のメモリモジュール。複数の請求項1乃至3のいずれか1項に記載のメモリモジュールと、アドレス/コマンド信号を送信するメモリコントローラと、前記メモリコントローラから送信されたアドレス/コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、ことを特徴とするメモリシステム。ところで、複数枚のメモリモジュールをマザーボードに接続する場合、アドレス/コマンド配線とクロック配線とでは、マザーボード上のメモリコントローラに接続する配線構造が異なる。図16は、メモリコントローラとメモリモジュールとの接続関係を示す図である。図16aはアドレス/コマンド配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図、図16bはクロック配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。図16aに示すように、アドレス/コマンド配線については、メモリコントローラ51と複数のメモリモジュール101-1,101-2の外部入力端子3図15参照とが共通の伝送線路52で接続されている。なお、伝送線路52には、マザーボード50に実装されている終端抵抗54が設けられている。これに対し、図15bに示すように、クロック配線については、メモリコントローラ51と複数のメモリモジュール101-1,101-2とが、互いに独立した伝送線路152-1,152-2で接続されている。しかしながら、複数のメモリモジュール101-1,101-2を使用すると、アドレス/コマンド配線において、メモリモジュール101-1,101-2間で、伝送線路52を通じて共振が発生する場合がある。つまり、メモリコントローラ51からは、アドレス/コマンド信号が各メモリモジュール101-1,101-2に伝送線路52を通じて送信されるが、各メモリモジュール101-1,101-2では、入力した信号の一部が反射することがある。そして、メモリモジュール101-1では、メモリモジュール101-2で反射した反射波とアドレス/コマンド信号とが共振し、メモリモジュール101-2では、メモリモジュール101-1で反射した反射波とアドレス/コマンド信号とが共振することとなる。このようにアドレス/コマンド信号とその反射波との共振が発生すると、ジッタが増大してしまう。そのため、マザーボード50には、終端抵抗54が設けられ、メモリモジュール101のモジュール基板には、ダンピング抵抗8図15が設けられており、ある程度はジッタを低減することができる。しかし、これら終端抵抗54及びダンピング抵抗8だけでは、ジッタの低減にも限界があり、更なる改善が望まれていた。なお、クロック配線については、図16bに示すように、メモリモジュール101-1,101-2がそれぞれ独立した伝送線路152-1,152-2でメモリコントローラ51に接続されている。各メモリモジュール101-1,101-2で発生した反射波は、メモリコントローラ51の出力インピーダンスにより減衰され、メモリコントローラ51を介してメモリモジュール間で相互に授受されることはない。したがって、クロック信号とその反射波とで共振することはない。本発明は、メモリデバイスにおける信号の反射を抑制するメモリモジュール及びこのメモリモジュールを複数備えてジッタを低減できるメモリシステムを提供することを目的とする。本発明のメモリモジュールは、外部からアドレス/コマンド信号の入力を受ける外部入力端子と、前記外部入力端子からのアドレス/コマンド信号を受信する複数のメモリデバイスと、前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって2分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス/コマンド信号を伝送する信号線路と、前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって2段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、ことを特徴とする。本発明のメモリシステムは、複数の上記メモリモジュールと、アドレス/コマンド信号を送信するメモリコントローラと、前記メモリコントローラから送信されたアドレス/コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、ことを特徴とする。本発明のメモリモジュールによれば、信号線路の分岐点での信号反射が増加するのを抑制しつつ、終端抵抗が接続される点よりもアドレス/コマンド信号の伝送方向下流に存在するメモリデバイスでの信号反射を低減させることができる。また、本発明のメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。[第1実施形態]図1は、本発明の第1実施形態に係るメモリモジュールのトポロジー図である。図1に示すメモリモジュール1は、DDR2-SDRAMのアンバッファメモリモジュールである。このメモリモジュール1は、モジュール基板2と、モジュール基板2に形成され、外部からアドレス/コマンド信号の入力を受ける外部入力端子3と、モジュール基板2に実装された複数のメモリデバイス4a~4hと、を備えている。各メモリデバイス4a~4hは、アドレス/コマンド信号の入力を受けるための入力端子5a~5hを有している。また、メモリモジュール1は、モジュール基板2に形成され、外部入力端子3と複数のメモリデバイス4a~4hの入力端子5a~5hとを電気的に接続する信号線路アドレス/コマンド配線6を備えている。これにより、外部入力端子3に入力されたアドレス/コマンド信号は、信号線路6を伝送されて、各メモリデバイス4a~4hに送信される。また、メモリモジュール1は、モジュール基板2に実装され、信号線路6に設けられたダンピング抵抗8を備えている。信号線路6は、外部入力端子3から複数のメモリデバイス4a~4hに向かって2分岐を複数回繰り返して形成されている。詳述すると、信号線路6は、複数の配線パターン6a~6pで構成されている。配線パターン6aの一端は外部入力端子3に接続され、配線パターン6aの他端はダンピング抵抗8の一方の端子に接続されている。ダンピング抵抗8の他方の端子は配線パターン6bの一端に接続されている。配線パターン6bの他端を分岐点7aとし、分岐点7aには、配線パターン6cの一端及び配線パターン6dの一端が接続されている。配線パターン6cの他端を分岐点7bとし、分岐点7bには、配線パターン6eの一端及び配線パターン6fの一端が接続されている。また、配線パターン6dの他端を分岐点7cとし、分岐点7cには、配線パターン6gの一端及び配線パターン6hの一端が接続されている。配線パターン6eの他端を分岐点7dとし、分岐点7dには、配線パターン6iの一端及び配線パターン6jの一端が接続されている。配線パターン6fの他端を分岐点7eとし、分岐点7eには、配線パターン6kの一端及び配線パターン6lの一端が接続されている。配線パターン6gの他端を分岐点7fとし、分岐点7fには、配線パターン6mの一端及び配線パターン6nの一端が接続されている。配線パターン6hの他端を分岐点7gとし、分岐点7gには、配線パターン6oの一端及び配線パターン6pの一端が接続されている。配線パターン6i~6pの他端のそれぞれには、メモリデバイス4a~4hの入力端子5a~5hのそれぞれが接続されている。ここで、信号線路6において外部入力端子3から複数のメモリデバイス4a~4hに向かって、分岐点7aを1段目の分岐点、分岐点7b,7cを2段目の分岐点、分岐点7d,7e,7f,7gを3段目の分岐点という。また、配線パターン6c,6dは、互いに等しい長さに設定されており、配線パターン6e~6hは、互いに等しい長さに設定されており、配線パターン6i~6pは、互いに等しい長さに設定されている。つまり、配線パターン6cと配線パターン6dとは分岐点7aで等長分岐している。また、配線パターン6eと配線パターン6fとは分岐点7bで、配線パターン6gと配線パターン6hとは分岐点7cで、それぞれ等長分岐している。また、配線パターン6iと配線パターン6jとは分岐点7dで、配線パターン6kと配線パターン6lとは分岐点7eで、配線パターン6mと配線パターン6nとは分岐点7fで、配線パターン6oと配線パターン6pとは分岐点7gで、それぞれ等長分岐している。このように、信号線路6は、多段等長分岐配線構造となっている。ダンピング抵抗8は、外部入力端子3と信号線路6における1段目の分岐点7aとの間に設けられている。なお、図示は省略するが、クロック配線も同様に多段等長分岐配線構造となっている。メモリモジュール1は、信号線路6における外部入力端子3から複数のメモリデバイス4a~4hに向かって2段目以降の分岐点7b~7g、及び複数のメモリデバイスの入力端子5a~5hのうち、いずれか一点にのみ接続された終端抵抗9を備えている。本第1実施形態では、終端抵抗9は、2段目の分岐点7b及び分岐点7cのうちいずれか一方図1では、分岐点7bにのみ接続されている。具体的には、終端抵抗9の一方の端子一端9aが分岐点7bに接続されている。終端抵抗9の他方の端子他端9bは、終端電圧が印加された終端電圧線路10に接続されている。この終端電圧は、任意に設定できるが、アドレス/コマンド信号のハイレベルとローレベルとの電位差の1/2の電圧に設定するのがよい。図2は、メモリシステムのトポロジー図である。メモリシステム100は、上述したメモリモジュール1を複数備えている。本第1実施形態では、メモリシステム100は、2つのメモリモジュール1-1,1-2を備えている。また、メモリシステム100は、マザーボード50と、マザーボード50に実装されたメモリコントローラ51と、マザーボード50に形成された伝送線路52と、伝送線路52に設けられたダンピング抵抗53及び終端抵抗54とを備えている。また、メモリシステム100は、マザーボード50に形成され、伝送線路52に接続されてメモリモジュール11-1,1-2の外部入力端子3が接続可能な複数の外部出力端子55a,55bを備えている。具体的に説明すると、伝送線路52は、複数の配線パターン52a,52b,52cからなる。メモリコントローラ51は、アドレス/コマンド信号を出力する出力端子51aを有しており、出力端子51aが、ダンピング抵抗53の一端に接続されている。ダンピング抵抗53の他端は、配線パターン52aの一端に接続されている。配線パターン52aの他端は、配線パターン52bの一端に接続されている。配線パターン52bの他端は、配線パターン52cの一端に接続されている。配線パターン52cの他端は、終端抵抗54の一端に接続されている。終端抵抗54の他端は、終端電圧が印加された終端電圧線路56に接続されている。配線パターン52aと配線パターン52bとの接続点57aには、外部出力端子55aが接続されている。配線パターン52bと配線パターン52cとの接続点57bには、外部出力端子55bが接続されている。メモリコントローラ51は、アドレス/コマンド信号を伝送線路52に出力する。アドレス/コマンド信号は、伝送線路52を伝送され、外部出力端子55a及び外部出力端子55bを介してメモリモジュール1-1及びメモリモジュール1-2の外部入力端子3に送信される。次に、共振によるジッタ発生のメカニズムについて説明する。図1に示すように、アドレス/コマンド配線である信号線路6は対称的な等長分岐配線構造である。このような配線構造とすることよって、外部入力端子3から各メモリデバイス4a~4hの入力端子5a~5hまでのアドレス/コマンド信号の遅延時間を揃えることができる。しかし、分岐点7a~7g及び各メモリデバイス4a~4hの入力端子5a~5hでは、線路インピーダンスの不連続面となるので、反射波が発生する。そして、分岐点7b及び分岐点7cで発生した反射波、分岐点7d~7gで発生した反射波、入力端子5a~5hで発生した反射波は、それぞれ外部入力端子3に揃って到達するため、反射波の重ね合わせによって、大きな反射波となる。ここで、アドレス/コマンド配線における伝送線路52と、図16bに示すクロック配線における伝送線路152-1,152-2とは、配線構造が異なる。したがって、クロック信号については、反射波が発生しても、メモリコントローラ51の出力インピーダンスによって反射波が減衰されて、共振が発生することはない。一方、アドレス/コマンド信号については、ダンピング抵抗8のみでは、反射波を十分に低減することができず、メモリデバイス4a~4hや分岐点7a~7gで反射が発生すると、伝送線路52を通じて共振が発生し、反射波が増大するに連れてジッタが増大する。次に、反射波の発生メカニズムについて説明する。インピーダンス不連続面で発生する反射波は、信号の変化方向に対して正プラス方向の電圧反射と負マイナス方向の電圧反射の2種類がある。正の電圧反射は、インピーダンスが低い線路から高い線路のインピーダンス不連続面で発生する。具体的には、配線パターン6i~6pよりもメモリデバイス4a~4hの方が高インピーダンスであるため、正の電圧反射は、メモリデバイス4a~4hの入力端子5a~5hで発生する。一方、負の電圧反射は、インピーダンスが高い線路から低い線路のインピーダンス不連続面で発生する。具体的には、負の電圧反射は、分岐点7a~7gで発生する。特に負の電圧反射は、信号振幅を小さくし波形品質が大きく劣化する。そのため、負の電圧反射を増やさないようにしつつ、正の電圧反射を低減することでジッタを低減できると分析した。そして、終端抵抗9の配置位置について検討した結果、2段目以降の分岐点7b~7g、及び複数のメモリデバイスの入力端子5a~5hのうち、いずれか一点、特に2段目の分岐点7b,7cのいずれか一点のみに終端抵抗9を接続するのがよいことが分かった。以下、終端抵抗9の配置位置を変えながら、多段等長分岐配線の分岐点7a~7gとメモリデバイスの入力端子5a~5hインピーダンス不連続面からの反射の大きさに比較を行った。ここで、図9は、比較例1のメモリモジュールのトポロジー図である。図9に示すメモリモジュール101は、図1に示すメモリモジュール1における終端抵抗9と終端電圧線路10がない以外は同一の構成であり、対応する構成要素には同じ番号を付している。また、図11は、比較例2のメモリモジュールのトポロジー図である。図11に示すメモリモジュール101Aは、図1に示すメモリモジュール1における終端抵抗9の接続位置を分岐点7aにした以外は同一の構成であり、対応する構成要素には同じ番号を付している。まず、図9に示す比較例1のメモリモジュール101において、信号の反射の大きさrは、分岐前の線路インピーダンスZ1と分岐後の線路インピーダンスZ2を用いて、式1で表される。r=Z2-Z1/Z2Z11図9のいずれの分岐点7a~7gにも終端抵抗を配置しない場合の反射の大きさについて計算する。外部入力端子3から信号を入力した場合に分岐点7aで反射し、外部入力端子3における反射波の大きさは、以下の式2で表される。r=Z2-Z1/Z2Z12ここで、Z1は配線パターン6bの線路インピーダンスであり、Z2は配線パターン6c,6dの合成インピーダンスである。合成インピーダンスZ2は、以下の式3となる。1/Z2=1/Z11/Z13配線パターン6c,6dの合成インピーダンスZ2について解くと、以下の式4となる。Z2=0.5×Z14これより、反射の大きさrは式1と式4を用いて、以下の式5となる。r=0.5×Z1-Z1/0.5×Z1Z1=-0.335次に、図11に示す比較例2のメモリモジュール101Aにおいて、分岐点7aに線路インピーダンスZ1と等しい大きさの終端抵抗9を配置した場合の反射の大きさは、-0.5となる。なお、2段目の分岐点7b,7cでの合計の反射の大きさは-0.17となり、-0.33よりも絶対値が小さい。更に、3段目の分岐点7d~7gでの合計の反射の大きさも-0.15となり、-0.33よりも絶対値が小さい。したがって、これら各段での反射波は、外部入力端子3に到達するタイミングが異なるため、重なり合うことはなく、外部入力端子3に到達する負の反射波のうち、1段目の分岐点7aでの反射波が最も大きいこととなる。これに対し、本第1実施形態の図1に示すように、2段目の分岐点7bのみに終端抵抗9を配置した場合の1段目の分岐点7aから外部入力端子3への反射の大きさは、-0.33である。これより、1段目の分岐点7aに終端抵抗9を配置した場合は、負の反射波が大きくなり、波形品質が大きく劣化する。これに対し、2段目の分岐点7bの一箇所のみに終端抵抗9を配置した場合は、負の反射波は、終端抵抗9を配置しない場合と変わらない。なお、図示は省略するが、分岐点7cの一箇所のみに終端抵抗9を配置した場合も同様である。一方、正の反射については、図11に示すように分岐点7aに終端抵抗9を配置すると、8個のメモリデバイス4a~4hからの反射波を低減することができる。これに対し、図1に示すように2段目の分岐点7b,7cのいずれか一方の分岐点7bのみに終端抵抗9を配置した場合は、4個のメモリデバイス4a~4dからの反射波を低減することができる。なお、分岐点7cのみに終端抵抗9を配置した場合は、メモリデバイス4e~4hからの反射波を低減することができる。これより、正の反射の低減効果は、一段目の分岐点7aに終端抵抗を配した場合が最も高く、次に2段目の分岐点7b又は分岐点7cに配置した場合が高いと考えられる。以上の検証に基づくと、図11に示すように、1段目の分岐点7aに終端抵抗9を配置すると、正の反射波メモリデバイスからの反射波は低減できるものの、負の反射波分岐点7aにおける反射波が増大する。これに対し、2段目の分岐点7b及び分岐点7cのどちらか一方図1では分岐点7bのみに終端抵抗9を配置した場合、終端抵抗9を配置しない場合と比較して、負の反射波の増大を抑制しつつ、正の反射波を効果的に低減することができる。以上、本第1実施形態によれば、終端抵抗9を2段目の分岐点7bに設けることによって、メモリデバイス4a~4dからの正の電圧反射を低減することができる。つまり、信号線路6において終端抵抗9が接続される点よりもアドレス/コマンド信号の伝送方向下流に存在するメモリデバイス4a~4dでの信号反射を低減させることができる。また、分岐点7aにおけるインピーダンス不連続によって発生する負の電圧反射は、従来と同じ大きさである。そのため、分岐点7aにおける負の電圧反射の増加を抑制しつつ、正の電圧反射を低減することができる。したがって、メモリモジュール1-1,1-2間での共振が抑制され、ジッタを低減することができる。これにより、アドレス/コマンド信号の信号伝送の高速化が可能になる。また、追加部品は、終端抵抗9のみであるため、少ない実装面積で実現することが可能である。なお、DDR2-SDRAMでは、メモリモジュール1上の複数のメモリデバイス4a~4hがクロック信号を同時刻で受信する必要があるため、クロック信号の配線は多段等長分岐構造であり、かつ、抵抗部品が対称的な位置に配置されている必要がある。一方、アドレスコマンド信号は、動作に影響を及ぼさない範囲においてクロック信号に対するタイミングを調整することできることから、終端抵抗9を配置した非対称的な配線構造でも良いと考えられる。[第2実施形態]次に、本発明の第2実施形態のメモリモジュールについて説明する。図3は、本発明の第2実施形態に係るメモリモジュールのトポロジー図である。図3に示すメモリモジュール1Aは、図1に示すメモリモジュール1における終端抵抗9の接続位置を分岐点7dにした以外は上記第1実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。本第2実施形態では、終端抵抗9は、信号線路6における3段目の分岐点7d~7gのうちいずれか一点図3では、分岐点7dのみに接続されている。この場合の1段目の分岐点7aから外部入力端子3への反射の大きさは、終端抵抗を配置しない場合と同様、-0.33である。また、2段目以降の分岐点での反射の大きさは-0.31となり、-0.33よりも絶対値が小さい。また、3段目の分岐点7d~7gのいずれか一箇所図3では、分岐点7dのみに終端抵抗9を配置した場合は、2個のメモリデバイス4a,4bからの反射を低減することができる。したがって、本第2実施形態のメモリモジュール1Aによれば、信号線路6の分岐点での信号反射が増加するのを抑制することができる。そして、信号線路6において終端抵抗9が接続される点よりもアドレス/コマンド信号の伝送方向下流に存在するメモリデバイス4a,4bでの信号反射を低減させることができる。また、本第2実施形態のメモリモジュール1Aを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。[第3実施形態]次に、本発明の第3実施形態のメモリモジュールについて説明する。図4は、本発明の第3実施形態に係るメモリモジュールのトポロジー図である。図4に示すメモリモジュール1Bは、図1に示すメモリモジュール1における終端抵抗9の接続位置をメモリデバイス4aの入力端子5aにした以外は上記第1実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。本第3実施形態では、終端抵抗9は、複数のメモリデバイス4a~4hの入力端子5a~5hのうちいずれか一点図4では、メモリデバイス4aの入力端子5aのみに接続されている。この場合の1段目の分岐点7aから外部入力端子3への反射の大きさは、終端抵抗を配置しない場合と同様、-0.33である。また、2段目以降の分岐点での反射の大きさは-0.30となり、-0.33よりも絶対値が小さい。また、メモリデバイス4a~4hの入力端子5a~5hのいずれか一箇所図4では、メモリデバイス4aの入力端子5aのみに終端抵抗9を配置した場合は、終端抵抗9を配置したメモリデバイス4aからの反射波を低減することができる。したがって、本第3実施形態のメモリモジュール1Bによれば、信号線路6の分岐点での信号反射が増加するのを抑制することができる。そして、終端抵抗9が接続される点よりもアドレス/コマンド信号の伝送方向下流に存在するメモリデバイス4aでの信号反射を低減させることができる。また、本第3実施形態のメモリモジュール1Bを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。実施例1本実施例1におけるメモリモジュール及びメモリシステムを、上記第1実施形態の図1及び図2の構成とした。メモリコントローラ51から出力される信号の波形はコンピュータシミュレーションで求めた。シミュレーションでは、マザーボード50上の配線パターン52a,52b,52cのインピーダンスを55Ωとした。メモリコントローラ51は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅0.9V±0.9V、200MHzDDR2-800のアドレス/コマンド信号に相当する、立ち上がり時間100psの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、18Ωと3pFとした。マザーボード50上のダンピング抵抗53と終端抵抗54の抵抗値は、それぞれ10Ωと47Ωとした。マザーボード50上の配線パターン52a,52b,52cの長さは、それぞれ40mm,15mm,10mmとした。メモリモジュール1は、メモリデバイスを8個搭載した形態とした。メモリモジュール1の配線パターン6a~6pのインピーダンスは、非特許文献1に記載の構造から60Ωである。配線パターン6aの長さは3.3mm、配線パターン6bの長さは25mm、配線パターン6c,6dの長さは19.5mm、配線パターン6e~6hの長さは7.7mm、配線パターン6i~6pの長さは4.0mmである。メモリデバイス4a~4hは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ1MΩと3pFとした。メモリモジュール1の2段目の分岐点7b,7cの一方のみ、本実施例1では分岐点7bにのみ終端抵抗9を接続しており、終端抵抗値は40Ωとした。終端抵抗9は終端電圧線路10に接続されており、終端電圧は0.9Vである。図5aは、実施例1の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図5bは、実施例1の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。比較例1比較例1におけるメモリモジュールを図9の構成とし、メモリシステムを、図2のマザーボード50に、メモリモジュール1の代わりに、図9のメモリモジュール101を接続した構成とした。そして、終端抵抗9を配置しないメモリモジュール101を用い、配線のインピーダンス、メモリコントローラモデル、メモリデバイスモデル、入力信号は、実施例1と同様の設定でシミュレーションを行った。図10aは、比較例1の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図10bは、比較例1の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図5と図10とを比較すると、比較例1による信号の波形に対して、実施例1による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。実施例2本実施例2におけるメモリモジュールを、上記第2実施形態の図3の構成とし、メモリシステムを、図2のマザーボード50に、メモリモジュール1の代わりに、図3のメモリモジュール1Aを接続した構成とした。本実施例2のメモリモジュール1Aでは、3段目の分岐点7d~7gのうちいずれか一箇所、つまり分岐点7dのみに終端抵抗9が接続されている。波形シミュレーションでは、実施例1と同様に、マザーボード50上の配線パターン52a,52b,52cのインピーダンスを55Ωとした。メモリコントローラ51は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅0.9V±0.9V、200MHz、立ち上がり時間100psの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、18Ωと3pFとした。マザーボード50上のダンピング抵抗53と終端抵抗54の抵抗値は、それぞれ10Ωと47Ωとした。マザーボード50上の配線パターン52a,52b,52cの長さは、それぞれ40mm、15mm、10mmとした。メモリモジュール1Aについても、実施例1と同様に、メモリデバイスを8個搭載した形態である。メモリモジュール1Aの配線パターン6a~6pのインピーダンスは、非特許文献1に記載の構造から60Ωである。配線パターン6aの長さは3.3mm、配線パターン6bの長さは25mm、配線パターン6c,6dの長さは19.5mm、配線パターン6e~6hの長さは7.7mm、配線パターン6i~6pの長さは4.0mmである。メモリデバイス4a~4hは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ1MΩと3pFとした。メモリモジュール1Aの3段目の分岐点7d~7gのいずれか一箇所、本実施例2では分岐点7dのみに終端抵抗9が接続されており、終端抵抗値は40Ωとした。終端抵抗9は終端電圧線路10に接続されており、終端電圧は0.9Vである。3段目の分岐点7dに終端抵抗9を設けた場合は、終端抵抗9以降に接続されたメモリデバイス4a,4bからの反射を低減できる。図6aは、実施例2の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図6bは、実施例2の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図6と図10とを比較すると、比較例1による信号の波形に対して、実施例2による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。実施例3本実施例3におけるメモリモジュールを、上記第3実施形態の図4の構成とし、メモリシステムを、図2のマザーボード50に、メモリモジュール1の代わりに、図4のメモリモジュール1Bを接続した構成とした。本実施例3のメモリモジュール1Bでは、複数のメモリデバイス4a~4hの入力端子5a~5hのうち、一箇所、つまり入力端子5aのみに終端抵抗9が接続されている。波形シミュレーションでは、実施例1,2と同様に、マザーボード50上の配線パターン52a,52b,52cのインピーダンスを55Ωとした。メモリコントローラ51は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅0.9V±0.9V、200MHz、立ち上がり時間100psの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、18Ωと3pFとした。マザーボード50上のダンピング抵抗53と終端抵抗54の抵抗値は、それぞれ10Ωと47Ωとした。マザーボード50上の配線パターン52a,52b,52cの長さは、それぞれ40mm、15mm、10mmとした。メモリモジュール1Bについても、実施例1,2と同様に、メモリデバイスを8個搭載した形態である。メモリモジュール1Bの配線パターン6a~6pのインピーダンスは、非特許文献1に記載の構造から60Ωである。配線パターン6aの長さは3.3mm、配線パターン6bの長さは25mm、配線パターン6c,6dの長さは19.5mm、配線パターン6e~6hの長さは7.7mm、配線パターン6i~6pの長さは4.0mmである。メモリデバイス4a~4hは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ1MΩと3pFとした。終端抵抗9の終端抵抗値は40Ωとした。終端抵抗9は終端電圧線路10に接続されており、終端電圧は0.9Vである。図7aは、実施例3の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図7bは、実施例3の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図7と図10とを比較すると、比較例1による信号の波形に対して、実施例3による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。実施例4図8は、各実施例1~3の構成について、メモリモジュール上の終端抵抗9の抵抗値に対するジッタを比較した結果を示す図である。マザーボード50の伝送線路52の線路インピーダンスが55Ω、メモリモジュールの信号線路6の線路インピーダンスが非特許文献1に記載された構造を想定した60Ω程度の場合にジッタを抑制することができる。終端抵抗9の抵抗値が40Ωよりも小さくなると、信号波形の振幅が動作電圧を確保することができなくなる程小さくなる。一方、終端抵抗9の抵抗値が400Ωよりも大きくなると、反射低減の効果が低減し、従来技術終端抵抗9を設けない構成よりと同程度のジッタが発生する。したがって、終端抵抗9の抵抗値は、40Ω以上400Ω以下であるのがよい。特に、終端抵抗9の抵抗値が40Ω以上75Ω以下の場合は、メモリモジュールの線路インピーダンスとのミスマッチが小さくなり、信号の反射が低減し、より効果的にジッタを抑制する効果がある。比較例2比較例2におけるメモリモジュールを図11の構成とし、メモリシステムを、図2のマザーボード50に、メモリモジュール1の代わりに、図11のメモリモジュール101Aを接続した構成とした。比較例2のメモリモジュール101Aでは、信号線路6における1段目の分岐点7aに終端抵抗9が接続された、対称的な配線構造となっている。終端抵抗9は、終端電圧線路10に接続されている。図12aは、比較例2の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図12bは、比較例2の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。信号線路6における1段目の分岐点7aに終端抵抗9が接続されると、反射の大きさは、-0.5となり、負の反射波が増加することによって、ジッタが増加する。図12に示した波形と各実施例1~3の波形である図5~7を比較すると、ジッタが増加していることが分かる。比較例3図13は、比較例3のメモリモジュールのトポロジー図である。比較例3のメモリモジュール101Bでは、信号線路6における2段目の分岐点7b,7cの両方に、それぞれ終端抵抗9が接続された、対称的な配線構造となっている。各終端抵抗9は、終端電圧線路10に接続されている。終端抵抗9の抵抗値は、120Ωである。図14aは、比較例3の2つのメモリモジュールのうち、マザーボード50上の一方の外部出力端子55aに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。図14bは、比較例3の2つのメモリモジュールのうち、マザーボード50上の他方の外部出力端子55bに接続されたメモリモジュールのメモリデバイス4aにおける信号の波形を示す図である。実施例1における図5に示す信号の波形と、比較例3における図14に示す信号の波形とを比較すると、実施例1の方がより少ない部品点数で波形が改善されていることが分かる。以上、本発明は、上述した実施形態及び実施例に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。"