"入力されたMビットのデジタルコードによってアナログ電圧を出力する2ステージD/Aコンバータであって、少なくとも、ハイ参考電圧を受けるハイ参考電圧入力節点ノード及びロー参考電圧を受けるロー参考電圧入力節点を有する1ビットシリアル電荷再分配D/Aコンバータであって、第1容量充電節点と前記ロー参考電圧入力節点の間に接続される第1容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第1容量の充電周期において、前記入力されたMビットのデジタルコードから導出される1ビット制御コード序列によって得られる1ビット制御コードのコード例により、前記第1容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第1スイッチ回路と、前記複数の第1容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第1容量充電節点を前記電荷収集節点に接続する第2スイッチ回路と、を含む1ビットシリアル電荷再分配D/Aコンバータと、少なくとも前記入力されたMビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、を備える2ステージD/Aコンバータ。前記第1スイッチ回路は、前記第1容量充電節点と参考電圧節点の間に接続され、前記複数の第1容量充電周期に起動される充電周期スイッチと、前記参考電圧節点と前記ハイ参考電圧入力節点の間に接続されるハイ参考電圧スイッチと、前記参考電圧節点と前記ロー参考電圧入力節点の間に接続されるロー参考電圧スイッチと、を含む請求項1に記載の2ステージD/Aコンバータ。前記第2スイッチ回路は、前記第1容量充電節点と前記電荷収集節点の間に接続されるスイッチと、を含む請求項2に記載の2ステージD/Aコンバータ。さらに、第1OPアンプ入力と、第2OPアンプ入力とを有する出力OPアンプであって、前記第1OPアンプ入力が前記出力OPアンプの出力に接続され、前記第2OPアンプ入力が前記電荷収集節点に接続する出力OPアンプと、前記出力OPアンプに接続され、前記第2OPアンプ入力に接続される第1端と、中間節点の接続される第2端とを有するオフセット解消容量と、前記複数の第1容量の充電周期において、前記電荷収集節点を前記第2OPアンプ入力に接続し、前記中間節点を前記出力OPアンプの出力に接続するように設置される第3スイッチ回路と、前記複数の電荷再分配周期における最後において、前記中間節点を前記オフセット解消容量の前記第2端に接続するように設置されるスイッチと、を含み、内蔵されているオフセット解除回路と、を含む請求項1に記載の2ステージD/Aコンバータ。前記電圧選択手段は、前記入力されたMビットのデジタルコードにおける3個の最高有効ビットによってハイ参考電圧とロー参考電圧を得るために、8個の相隣する参考電圧ペアーを含む複数の相隣する参考電圧ペアーから一つの相隣する参考電圧ペアーを選択する請求項1に記載の2ステージD/Aコンバータ。さらに、前記入力されたMビットのデジタルコードにより、コードエキスパンディングを通じてガンマ校正を行い、前記入力されたMビットのデジタルコードを1、2または3ビットをエキスパンディングするガンマ校正エキスパンディングと決定論理とを含む請求項1に記載の2ステージD/Aコンバータ。前記電圧選択手段は、前記ハイ参考電圧と前記ロー参考電圧を得るために、前記MビットのデジタルコードにおけるX個の最高の有効ビットによってY個の相隣する参考電圧のペアーを含む複数の相隣する参考電圧のペアーから、一つの相隣する参考電圧のペアーを選択するように設置され、前記2ステージD/Aコンバータは、更に前記MビットのデジタルコードにおけるX個の最高の有効ビットを選択するための第1論理と、前記電圧選択手段を制御するように、選択されたX個の最高の有効ビットをデコードするXビットデコーダと、前記MビットのデジタルコードにおけるZ個の最低の有効ビットを選択する第2論理と、前記1ビットシリアル電荷再分配D/Aコンバータに提供するように、少なくとも前記Z個の最低の有効ビットを格納し、前記Z個の最低の有効ビットから導出した複数の1ビット制御コードをシリアル的に提供するレジスタと、コードエキスパンディングと決定論理であって、前記MビットのデジタルコードにおけるZ個の最低の有効ビットを選択するための第2論理を含み、前記コードエキスパンディングによって前記Mビットのデジタルコードがガンマ校正され、前記ガンマ校正エキスパンディングと決定論理が前記Mビットのデジタルコードを1、2または3ビットをエキスパンディングするコードエキスパンディングと決定論理と、を含み、前記Xはlog2Yであり、前記ZはM-Xである請求項1に記載の2ステージD/Aコンバータ。液晶表示装置のソースドライバであって、少なくとも入力されたMビットのデジタルコードによってアナログ電圧を出力する2ステージD/Aコンバータであって、ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する1ビットシリアル電荷再分配D/Aコンバータであって、第1容量充電節点と前記ロー参考電圧入力節点の間に接続される第1容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第1容量の充電周期において、前記入力されたMビットのデジタルコードから導出される1ビット制御コード序列によって得られる1ビット制御コードのコード例により、前記第1容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第1スイッチ回路と、前記複数の第1容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第1容量充電節点を前記電荷収集節点に接続する第2スイッチ回路と、を含む1ビットシリアル電荷再分配D/Aコンバータと、少なくとも前記入力されたMビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、前記Mビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、を備える2ステージD/Aコンバータと、を含む液晶表示装置のソースドライバ。さらに、第1OPアンプ入力と、第2OPアンプ入力とを有する出力OPアンプであって、前記第1OPアンプ入力が前記出力OPアンプの出力に接続され、前記第2OPアンプ入力が前記電荷収集節点に接続する出力OPアンプと、前記出力OPアンプに接続される内蔵されているオフセット解除回路と、を含む請求項8に記載の液晶表示装置のソースドライバ。前記Mビットのデジタルコードは前記ガンマ校正エキスパンディングと決定論理によって1、2または3ビットをエキスパンディングされ、前記1ビット制御コード序列がエキスパンディングされた前記Mビットのデジタルコードによってシリアル的に提供され、前記1ビット制御コード序列において、最低有効ビットが先に提供される請求項8に記載の液晶表示装置のソースドライバ。このため、高解像度の液晶表示装置のソースドライバに用いられる斬新なD/Aコンバータ構成が求められている。そこで、本発明は、前記従来技術の欠点を解決するために、2ステージD/Aコンバータ及び液晶表示装置のソースドライバを提供する。本発明の実施例によれば、入力されたMビットのデジタルコードによってアナログ電圧を出力する2ステージD/Aコンバータであって、少なくとも、ハイ参考電圧を受けるハイ参考電圧入力節点ノード及びロー参考電圧を受けるロー参考電圧入力節点を有する1ビットシリアル電荷再分配D/Aコンバータであって、第1容量充電節点と前記ロー参考電圧入力節点の間に接続される第1容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第1容量の充電周期において、前記入力されたMビットのデジタルコードから導出される1ビット制御コード序列によって得られる1ビット制御コードのコード例により、前記第1容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第1スイッチ回路と、前記複数の第1容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第1容量充電節点を前記電荷収集節点に接続する第2スイッチ回路と、を含む1ビットシリアル電荷再分配D/Aコンバータと、少なくとも前記入力されたMビットのデジタルコードの一部によって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、を備える2ステージD/Aコンバータが提供される。また、本発明の他の実施例によれば、液晶表示装置のソースドライバであって、少なくとも入力されたMビットのデジタルコードによってアナログ電圧を出力する2ステージD/Aコンバータであって、ハイ参考電圧を受けるハイ参考電圧入力節点及びロー参考電圧を受けるロー参考電圧入力節点を有する1ビットシリアル電荷再分配D/Aコンバータであって、第1容量充電節点と前記ロー参考電圧入力節点の間に接続される第1容量と、電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と、複数の第1容量の充電周期において、前記入力されたMビットのデジタルコードから導出される1ビット制御コード序列によって得られる1ビット制御コードのコード例により、前記第1容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第1スイッチ回路と、前記複数の第1容量の充電周期に続き、前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において、前記第1容量充電節点を前記電荷収集節点に接続する第2スイッチ回路と、を含む1ビットシリアル電荷再分配D/Aコンバータと、少なくとも前記入力されたMビットのデジタルコードによって、前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と、前記Mビットのデジタルコードによってコードエキスパンディングを通じてガンマ校正が行われるガンマ校正エキスパンディングと決定論理と、を備える2ステージD/Aコンバータと、を含む液晶表示装置のソースドライバが提供される。本発明の実施例に提供されるD/Aコンバータ構成、例えば、ソースドライバにD/Aコンバータを用いるD/Aコンバータ構成であれば、顕著に高解像度のD/Aコンバータ構成におけるD/Aコンバータの面積を減少することができる。例えば、10ビットのD/Aコンバータ構成にとって、従来のD/Aコンバータ構成によってできた10ビットのD/Aコンバータに比べ、ここで記載のD/Aコンバータ構成は、少なくとも50の面積を減少することができる。このD/Aコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。下記図面の簡単な説明は、本発明の前記または他の目的、特徴、メリット、実施形態をより分かりやすくするためのものである。アクティブマトリクス液晶表示装置以下はLCDと略称するは既に世に熟知されており、例えば、参考としてクマダ氏などによるUS特許第7176869号を挙げ、本案に引用する。このLCDは、画素選択期間に走査信号を供給して走査信号ドライバとするゲートドライバと、データ信号を液晶表示装置に供給してデータ信号ドライバとするソースドライバと、ゲートドライバとソースドライバのタイミングを制御するための制御回路とを有する。本発明に係るソースドライバの改善に関連する記載以外、これらの素子が当該分野で熟知されているので説明を省略する。液晶表示装置において、図形データが制御回路によってソースドライバに転送され、図形データ信号がデジタルからアナログに変換され、駆動電圧として液晶表示装置に供給される。ソースドライバに接続した参考電圧発生回路が電圧を発生して、この電圧が図形データ信号のデジタルからアナログへの変換の際に参照される。図2は従来の液晶表示装置のソースドライバ10の概要を示す図である。このソースドライバ10は、ロー電圧LV技術によって実現されたデジタル部分を含む。この部分は、シフトレジスタ12と、サンプリングレジスタ14と、保持レジスタ16と、データラッチ18とを含む。このハイ電圧又は電圧によって実現するアナログ部分は、レベルシフタ20と、D/Aコンバータ22と、参考電圧発生手段24と、出力回路26とを含み、この出力回路26は、図3に示すOPアンプを含んでもよい。ドライバ10の出力は720個のアナログ出力Y1ないしY720に示し、各出力が液晶表示装置の各ラインに対応する。図3は、D/Aコンバータ22と図2に示すソースドライバ10の出力回路26の1つの実施形態の詳細を示す図であり、NMOSからなるDACN_DAC、PMOSからなるDACP_DAC、NMOS入力を有するOPアンプN_OPA、PMOS入力を有するOPアンプP_OPAを含む。そのうち、VDD_PはDAC構成22bの電源、VDD_NはDAC構成22aの電源、V1_NはDAC構成22aの第1ガンマ電圧、V64_NはDAC構成22aの第64ガンマ電圧、V1_PはDAC構成22bの第1ガンマ電圧、V64_PはDAC構成22bの第64ガンマ電圧、MVは中間電圧、HVはハイ電圧をそれぞれ示す。このD/Aコンバータと出力回路構成は、典型的な差動式に構成され、それぞれ互いに交替するNMOSとPMOSに基づくD/Aコンバータ構成22a、22bとを含み、それぞれ互いに交替するPMOSとNMOS入力OPアンプ26a、26bとを含む。しかし、このような設計を熟知している者であれば、差動式構成の代わりにレール対レールのOPアンプ出力回路構成を用いてもよいことが分かっている。液晶表現装置において、ドライバをたくさん有し、例えば、高解像度のテレビ1920×1080において、表示装置1920×3RGB/720に8個のドライバを有する。図2と図3に示す液晶表示装置のソースドライバの操作や構成素子が当該分野の者に熟知されているので、本発明における液晶表示装置のドライバの改善に係るD/Aコンバータに関する説明と紛らわすことのないようにこれらの素子についての詳しい説明を省略する。ここで開示されている改善されたD/AコンバータはD/Aコンバータの機能を二つのステージに分け、第1のステージにおいて、Mビットデジタル入力コードにやや対応する粗略な出力電圧範囲を提供し、第2ステージにおいて、2ビットシリアル電荷再分配D/Aコンバータを用いて、粗略な範囲内における精確な目標電圧を提供する。D/Aコンバータにガンマ校正とオフセット解除が内蔵されてもよい。下記から分かるように、このD/Aコンバータによれば、著るしく面積を節約して、高速、大面積、高解像度の設計を達成することができる。図4は、高解像度のD/Aコンバータ構成100の第1の実施例を示し、図4Aは、このD/Aコンバータが実行する操作ステップを示し、この操作ステップにより、Mビットデジタル入力コードからアナログ電圧Voutが生成される。更に具体的に説明すると、図4は10ビットD/Aコンバータ構成100の実施例を示す。10ビットD/Aコンバータ構成から分かるように、必要に応じて、ここで開示されている10ビットの実施例を高解像度のD/Aコンバータ構成例えば11ビットや11より高いビット数の設計や、これより低い9ビットや9ビットより低いビット数のD/Aコンバータ構成に適用することができる。10ビットD/Aコンバータ構成100は、電流を増幅させるために用いられるOPアンプ102を含む。OPアンプ102の出力VoutがOPアンプ102のマイナス入力端にフィードバックされる。OPアンプ102のプラス入力端がシリアル電荷再分配D/Aコンバータ104、具体的には、2ビットシリアル電荷再分配D/Aコンバータの出力に接続される。以下に更に詳しく説明する。このシリアル電荷再分配D/Aコンバータ104は、ハイ参考電圧とロー参考電圧の入力端を有し、ハイ参考電圧とロー参考電圧及びこれらから構成される参考電圧ペアーを受け、これによって粗略な電圧範囲が定義される。電圧選択回路106は参考電圧VHとVLを提供し、図に示すように、参考電圧VHとVLは相隣する電圧ペアーであり、この相隣する電圧ペアーが電圧選択手段106によって、参考電圧V1ないしV9を越える複数個の相隣する電圧ペアーから選択される。範囲が最低有効ビットLSBd0ないし最高有効ビットMSBd9の10ビット入力コードはコードエキスパンディングと決定論理112に提供される。電圧選択手段106がY個の相隣する電圧ペアーに選択する場合、コードエキスパンディングと決定論理112は10ビット入力コードからlog2Y個の最高有効ビットを選択する。例えば、図4の実施例において、V1ないしV9の8個の電圧ペアーが有る場合例えば、V1/V2、V2/V3、V3/V4、V4/V5、V5/V6、V6/V7、V7/V8、V8/V9、そして、コードエキスパンディングと決定論理112が相隣する電圧ペアーを選択するために、10ビット入力コードから三つの最高有効ビットd9、d8、d7を選択する。コードエキスパンディングと決定論理112がこの3つのビットをレジスタ、例えばレジスタ110に提供する。この3つの最高有効ビットが第1デコーダ108に提供され、第1デコーダ108がこの3つの最高有効ビットを、電圧選択手段106を制御するための制御信号にデコードし、8個の可能なVLとVHペアー中の一つを出力させ、この8個の可能なVLとVHペアーがデコーダ108に入力された3ビット入力コードに対応する。例えば、[d9d8d7]は[111]である場合、VL/VHペアーはV8/V9であり、[d9d8d7]は[000]である場合、VL/VHペアーはV1/V2である。VLとVHで粗略な電圧範囲を表現することによって、VLないしVHの範囲中の特定電圧レベルを出力するために2ビットシリアル電荷再分配D/Aコンバータ104を用いてもよく、下記のように、このVLないしVHの範囲は10ビット入力コードに対応する。図4はN=1の実施形態を示す。即ち、10ビットデジタル入力コードがコードエキスパンディングと決定論理112によって1ビットをエキスパンディングされる。この実施形態において、このエキスパンディングビットをフィラまたはパッディングビットとして、10ビットデジタル入力コードの最低有効ビットの後に用いる。このビットが所定値0に設定される。この7個の最低有効ビットd6ないしd0と一つのフィラまたはパッディングビット計8ビットになり、コードエキスパンディングと決定論理112がこの8ビットを第2レジスタ116に提供する。コードエキスパンディングと決定論理112が偶数個の最低有効ビット、例えば8ビットの最低有効ビットを11ビットデジタル入力コードに提供する実施例において、N=0の実施例を考慮する。そのうち、パッディングビットが常に0設定され、ガンマ校正を有しなく以下に記述する、この10ビット構成に提供されたコードエキスパンディングと決定論理によって進行される。ガンマ校正を有するN=1実施例において、このエキスパンディングビットは決定論理112によって0または1に動態的に設定されてもよい。この8ビットのコードd6d5d4d3d2d1d00がレジスタ116に提供される。レジスタ116は、2ビットの組合[dHdL]序列の方式で、連続/直列的に収納された8ビットコードを第2デコーダ114に提供するように制御され、この2ビットの組合[dHdL]序列の方式は、8ビットコードの最低有効ビットからはじめ、例えば,組合[d00]が第1、続いて[d2d1]が第2、そして[d4d3]が第3、最終組合[d6d5]が最後である。2ビットシリアル電荷再分配D/Aコンバータ104を制御するために、これらのコードの組合が第2デコーダ114に用いられる。2ビットシリアル電荷再分配D/Aコンバータ104は、VLないしVHの範囲の電圧を選択するよう操作されて、OPアンプ102に出力を提供する。この電荷再分配D/Aコンバータ104は、端末容量C3を含み、この端末容量C3がロー参考電圧節点と電荷収集節点ノード109の間に接続され、この電荷収集節点がOPアンプ102のプラス入力端及び一対の2進重み容量C1、C2に接続され、各容量は、ロー参考電圧節点にも接続する第1端部と、それぞれ第1容量充電節点105と第2容量充電節点107に接続する複数の第2端部を有する。充電の周期に、容量C1の第2端部が第1スイッチ回路によって選択的にロー参考電圧VLまたはハイ参考電圧VHに接続する。この第1スイッチ回路は、スイッチS1と、相補する一対のスイッチSH、SHバーSHの上に横線を引いて表すことを意味する。以下同様と、を含む。充電の周期に、容量C2の第2端部が第2スイッチ回路によって選択的にロー参考電圧VLまたはハイ参考電圧VHに接続する。この第2スイッチ回路は、スイッチS1と、相補する一対のスイッチSL、SLバーと、を含む。相補する一対のスイッチSH、SHバーと相補する一対のスイッチSL、SLバー、は、第2デコーダ114の出力によって制御される。電荷再分配周期に、第1容量充電節点105がスイッチS2を介して電荷収集節点109に接続され、第2容量充電節点107が第2スイッチS2を介して電荷収集節点109に接続される。リセット操作期間に容量をリセットするために、スイッチS3はロー参考電圧節点と電荷再分配節点109の間に接続される。スイッチS1、S2、及びS3は、多様な方式、例えば、タイミング制御手段によるパルス信号等によって制御されてもよい。シングルの2ビット組合[dHdL]にとって、dHが1の場合に、スイッチSHがオフ状態、スイッチSHバーがオン状態になり、dHが0の場合に、スイッチSHがオン状態、スイッチSHバーがオフ状態になる。同じように、dLが1の場合に、スイッチSLがオフ状態、スイッチSLバーがオン状態になり、dLが0の場合に、スイッチSLがオン状態、スイッチSLバーがオフ状態になる。容量C2とC3は容量値Cを有し、容量C1は容量値2Cを有する。明らかなように、容量の電荷量が容量の容量値の倍数である。例えば、C1とC2共に同時に充電して、容量C1内の電荷量が容量C2内の電荷量の2倍である。シリアル電荷再分配D/Aコンバータ104の操作は図4Aに示される。ステップ1において、スイッチS1がオン状態で、スイッチS2とS3が共にオフ状態である。各容量の両電極共に電圧VLに接続される場合に、このステップにおいて、容量C1、C2、及びC3の電圧が0Vにリセットされる。ステップ1の後、スイッチS3がオンされて、このプロセスが再び進行されるまでに維持され、このとき、容量C3を再びリセットする必要がある。ステップ2において、容量C1とC2を充電するために、スイッチS1をオフ状態にし、スイッチS2をオン状態にする。スイッチSH、SHバー、SL、SLバーを制御するために、第1の2ビット組合[dHdL]、例えば、レジスタ116に提供される[d00]が第2デコード114に用いられる。dHが1の場合に、SHがオフ状態、SHバーがオン状態になり、容量C1がVHとVLの間に接続され、充電される。dHが0の場合に、SHがオン状態、SHバーがオフ状態になり、容量C1がVLとVLの間に接続され、充電されることはない。dLが1の場合に、SLがオフ状態、SLバーがオン状態になり、容量C2がVHとVLの間に接続され、充電される。dLが0の場合に、SLがオン状態、SLバーがオフ状態になり、容量C2がVLとVLの間に接続され、充電されることはない。ステップ3において、容量C1、C2と端末/収集容量C3の間に、容量C1、C2に蓄積されたいずれの電荷を分配し、容量C3の残留電荷この時点では残留電荷がないを分配するために、スイッチS1がオン状態で、スイッチS2がオフ状態になり、具体的に、オフ状態のスイッチS2は容量C1、C2、及びC3を電荷収集節点109とロー参考電圧節点の間に並列させる。各容量の電荷と容量の値に正比例するように、この回路中の総電荷を分配する。即ち、総容量値が4Cので、容量C1は総電荷Qtotalの半分の電荷量を有し、容量C2とC3のそれぞれは、1/4の総電荷量を有する。容量C3に分配される電荷により、出力節点はVLVC3に相当する電圧になる。電圧VC3はQtotal/4Cになる。各電荷再分配の位相/周期の期間に、この回路における1/4の総電荷が容量C3に分配される。このステップの後、レジスタ116も次の2ビット組合[d2d1]を第2デコーダ114にロードして、次の容量電荷位相/周期を迎えるように準備する。ステップ4は、ステップ2と同じ方法で、スイッチSH、SHバー、SL、SLバーのみで操作する。スイッチSH、SHバー、SL、SLバーは、第2例の連続する2ビットコード、例えば、組合[d2d1]に制御される。[d2d1]の値により、ステップ4において、電荷が蓄積された容量C1、C2にさらに電荷を蓄積してもよい。ステップ5において、容量C1、C2及びC3は、ロー参考電圧節点と節点109間に再び並列される。回路中の総電荷は、容量C3中の残留電荷ステップ3の完了する時及び容量C1とC2の総電荷の総和例えば、これらの容量がステップ3の完了する時の残量電荷とステップ4中に容量に付加される任意電荷の総和である。この全部の総電荷は再び比例によって三つ容量に再分配される。これにより、4等分された残留電圧が容量C3に残留される。この出力節点の電圧は再びVLVC3になる。ステップ5の後、VLVC3は、容量C3中の総電荷を容量C1/C2/C3の総組合せ容量4Cで割る値である。ステップ5の後、出力節点の電圧は、2d2d10.5d0/4VH-VLVLになる。ステップ6ないしステップ9は、前記ステップ2ないしステップ5に関する説明から推知できるはずである。各ステージにおいて、節点109に対応する電圧が図4Bに示す。図4Bに示すように,このとき、出力節点の電圧は1/12864d632d516d48d34d22d1d0VH-VLVL。即ち、この電圧は、VLレジスタ116に提供される8ビットコードが0の場合から、VL127/128VH-VLレジスタ116に提供される最高の7個有効ビットコードが1、かつパッディングビットが0の場合の間の任意値であってもよい。2ビットシリアル電荷再分配D/Aコンバータ構成は下記加法数式を満たす出力電圧を提供し、nとiは差分変数で、i=1の場合は、diがd1、i=2の場合は、diがd2である。ここで述べるシリアル電荷再分配D/Aコンバータ構成は2ビットのシリアル電荷再分配D/Aコンバータであるが、理解されるように、より高解像度に対応する時に、この構成をレベルアップしてもよい。例えば、3ビットのシリアル電荷再分配D/Aコンバータの場合、容量値が4Cの付加2進重み容量を有してもよく、この容量を、容量C1、容量C2と同じように接続され、それぞれのスイッチ回路によって制御される。デコーダ114は3ビットのデコーダに設定されてもよく、レジスタ116は、2ビットの組合せではなく、3ビットの組合せを提供する。図5と図5Aは、他のD/Aコンバータ構成100Aとその一連の操作ステップを示す。構成100Aは、N=2の他に、各部が構成100と同じである。即ち、この10ビットの入力コードの残る7個の最低有効ビットは、二つの付加ビットd00とd01を増すことによって、9ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理112Aはこれら2ビットの値を決め、本来の入力コードから7ビットd6ないしd0と付加ビットd00とd01がレジスタ116Aに提供される。そして、レジスタ116Aは9ビットコードから導出した2ビット組合を第2デコーダ114Aに提供し、この9ビットコードが2ビット組合[dHdL]の方式でコードエキスパンディングと決定論理112Aから連続的に提供され、まずは最低有効ビットで、前記図4に関連する方式によってスイッチSH、SHバー、SL、SLバーを制御する。即ち、レジスタ116Aが先に[d000]を提供してdL位置における0をパッディングビットとし、続いて[d0d01]、[d2d1]、[d4d3]、最後に[d6d5]を提供する。図5に示す電荷再分配回路104は図4に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図5A示すように他の電荷再分配ステップ10とステップ11を増し、各ステップに用いられるそれぞれのビットの組合せを増すことである。例えば、図4Aに示す[d00]ではなく、図5Aにおいて[dH、dL]ビット組合せ[d000]から始める。図6と図6Aは、他のD/Aコンバータ構成100Bとその一連の操作ステップを示す。構成100Bは、N=3の他に、各部が構成100および100Aと同じである。即ち、この10ビットの入力コードの残る7個の最低有効ビットは、三つの付加ビットd00、d01、d02を増すことによって、10ビットにエキスパンディングする。下記の詳しい記述のように、コードエキスパンディングと決定論理112Bはこれら3ビットの値を決め、本来の10ビット入力コードから7ビットd6ないしd0と三つの付加ビットd00、d01、d02がレジスタ116Bに提供される。そして、レジスタ116Bは10ビットコードから導出した2ビット組合を第2デコーダ114Bに提供し、この10ビットコードが2ビット組合せ[dHdL]の方式でコードエキスパンディングと決定論理112Bから連続的に提供され、まずは最低有効ビットで、前記図4と図5に関連する方式によってスイッチSH、SHバー、SL、SLバーを制御する。即ち、レジスタ116bが先に[d0100]を提供し、続いて[d0d02]、[d2d1]、[d4d3]、最後に[d6d5]を提供する。ちなみに、この実施例においては、パッディングビット0を必要としない。図6に示す電荷再分配回路104は図4及び図5に示す対応的な回路と構成的に同じであるが、唯一の操作上の差異が図5Aのステップ1ないしステップ4に示され、図5に示す最初の二つの2ビットコードではなく、図6に示す最初の二つの2ビットコードが用いられる。図7ないし図9は、オフセット補償を提供するように、図4ないし図6に示すD/Aコンバータの実施例を改良した構成を示す。これらの構成の改良された操作は、それぞれ関連する図7A、図8A、図9Aに示す。特別な説明がないかぎり、これらのD/Aコンバータの操作と構成は図4ないし図6及び図4Aないし図6Aに相似している。図7はD/Aコンバータ構成200を示し、図7Aは図7に示すD/Aコンバータを操作する一連のステップを示す。このD/Aコンバータ構成200は、電荷再分配回路104Aの他、図4に示すD/Aコンバータ構成100に相当している。電荷再分配回路104に比べて、電荷再分配回路104Aは、節点109とOPアンプ102のプラス入力端の間に接続される付加スイッチS2と、OPアンプ102の出力と節点111の間に接続される付加スイッチS2と、節点109と節点111の間に接続されるスイッチS4と、節点111とOPアンプ102のプラス入力端に接続される第4容量C4とを含む。オフセット電圧を補償するためにこれらの付加素子が操作される。このオフセット電圧は本来OPアンプ102が有するものであってもよい。図7Aに示すように、図7Aに示すステップ1ないしステップ9は前記図4Aに関連するステップ1ないしステップ9に相当している。即ち、容量C3を必要な電圧に充電するためにステップ1ないしステップ9が実行され、この必要な電圧により低い電圧VLが加算される。ステップ9を実行した後、この電圧VLVC3は図7における節点109の電圧である。なお、ステップ1ないしステップ9にとって、スイッチS4がオン状態とは、容量C4が節点109に接続されていないことに注意すべきである。ステップ2、ステップ4、ステップ6、ステップ8の期間に、付加された第3、第4スイッチS2がオンの状態である。容量C1とC2が充電している時、容量C4は付加された第3、第4スイッチS2により回路から切断される。しかし、再分配のステップ3、ステップ5、ステップ7、ステップ9の期間に、節点109をOPアンプのプラス入力端に接続するために、これらの付加されたスイッチS2を起動して、OPアンプ102の出力から容量C4を介してOPアンプ102のプラス入力端までのフィードバック回路を作り出す。このような接続はOPアンプ102のオフセット電圧VOSを容量C4に格納する。このステップにおいて、OPアンプ102の出力電圧は節点109の電圧からOPアンプ102のオフセット電圧VOSを減算したものになる。図7Aは容量C3が完全に充電されたステップ9後に実行される付加するステップS10を示す。ステップ10はオフセットを解除するステップである。ステップ10において、節点111と容量C4を介して節点109をOPアンプ102のプラス入力端に接続するためにスイッチS4のみが起動される。なお、容量C4を越す電圧はOPアンプ102のオフセット電圧VOSであることに注意すべきである。OPアンプ102が提供したオフセットを補償するためにこのオフセット電圧を節点109に加える。このため、OPアンプ102の出力電圧Voutが更に節点109の電圧に近接にマッチしている。即ち、OPアンプ102の出力電圧Voutは、節点109の電圧V109VOS-VOSであり、例えば、V109である。図8は他のD/Aコンバータ構成200Aを示し、図8Aは図8に示すD/Aコンバータ構成200Aの連続する各ステップの作動を示す。このD/Aコンバータ構成200Aは、前記図7に関連する改良された2ビットシリアル電荷再分配D/Aコンバータ構成104Aを用いる他に、図5に示すD/Aコンバータ構成100Aに相似している。前記のように、この改良された2ビットシリアル電荷再分配D/Aコンバータ構成104Aに、オフセット解除手段が内蔵されている。図8Aに示すように、図8A中のステップ1ないしステップ11は前記図5Aに関連するステップ1ないしステップ11に相似している。即ち、容量C3を必要な電圧に充電するためにステップ1ないしステップ11が実行され、この必要な電圧により低い電圧VLが加算される。ステップ11を実行した後、この電圧VLVC3は図8における節点109の電圧である。オフセットの解除を実行するステップ12の操作は前記図7Aに示すステップ10の操作と同じである。図9は他のD/Aコンバータ構成200Bを示し、図9Aは図9に示すD/Aコンバータ構成200Bの連続する各ステップの作動を示す。このD/Aコンバータ構成200Bは、前記図7Aに関連する改良された2ビットシリアル電荷再分配D/Aコンバータ構成104Aを用いる他に、図6に示すD/Aコンバータ構成100Bに相当している。図9Aに示すように、図9A中のステップ1ないしステップ11は前記図6Aに関連するステップ1ないしステップ11に相当している。即ち、容量C3を必要な電圧に充電するためにステップ1ないしステップ11が実行され、この必要な電圧により低い電圧VLが加算される。ステップ11を実行した後、この電圧VLVC3は図9における節点111の電圧である。オフセットの解除を実行するステップ12の操作は前記図7Aに示すステップ10の操作に相似している。図12は、他のD/Aコンバータ構成200Cを示し、図8に示すD/Aコンバータ構成200Aに相似しており、オフセット解除手段が内蔵され、N=2の10ビットD/Aコンバータを示す。このD/Aコンバータ構成200Aは、シフトデコーダ108とレジスタ110と、電圧選択手段106を代わる改良された電圧選択手段106Aと、コードエキスパンディングと決定論理112Aを代わるコードエキスパンディングと決定論理112Cと、レジスタ116Aを代わるレジスタ116Cと、第2デコーダ114Aを代わる第2デコーダ114Cとを用いる他に、図8Aに示すD/Aコンバータ構成200Aに相似している。この実施例において、各VLとVHを電圧選択手段106Aにより二つの異なるレベル中の一つに調節してもよい。電圧選択手段106Aは、ハイ供給電圧、コモン電圧VCOM、及び極性制御信号POLとするロー電源電圧VSSを受け、入力とする。機能的には、この電圧選択手段を相隣する電圧ペアーVSS/VCOMとVCOM/VDDを選択する1ビットデコーダとすることができる。電圧選択手段に入力される信号POLは、電圧ペアーVDD/VCOMプラス極性信号POL例えばPOL=1に対応または電圧ペアーVCOM/VSSマイナス極性信号POL例えばPOL=0に対応を選択するための極性信号である。各種の論理回路、例えばタイミング制御回路を熟知している者であれば、周知の各方法によって信号POLを発生してもよい。図8に示すように、10ビット入力コードがコードエキスパンディングと決定論理112Cに提供される。この論理112Cは10ビットコードに2ビットコードを増やすことによって、12ビットコードにコードエキスパンディングされ、この12ビットコードがレジスタ116Cに提供される。レジスタ116Cは、二つの増量Increment[dHdL]によって順次にこのコードを第2デコーダ114Aに提供し、2ビットシリアル電荷再分配D/Aコンバータ104Aを制御する。5個ではなく、6個の[dHdL]ビット組合せを有するので、この2ビットシリアル電荷再分配D/Aコンバータ104Aの操作は、パッディングビットと余分の充電と再分配に係るステップが不要である他、前記図8に関連する電荷再分配D/Aコンバータに相似している。前記のコードエキスパンディングと決定論理について、図10と図11を用いて、更に詳しく検討する。この分野の者が熟知しているように、液晶表示装置の転換曲線、電圧、光投射が非線形であるので、液晶表示装置は非線形な方法でビデオ信号を光に変換する。ガンマ特性は、ややビデオ信号のエンコード輝度黒/グレイ/白情報と実際に必要な図形輝度の間にあるべき乗則である。液晶表示装置は、典型的に、ガンマ特性をビデオ信号に応用する。このため、ガンマ特性を中和するために、ガンマ反転が出力電圧レベルに応用され、エンコード輝度と実際の図形輝度の間の線形関係を提供又は導出する。図10はソースドライバの転換曲線の例を示す。Y軸は電圧で、X軸は入力コードである。領域GMA0ないしGMA1の範囲はプラス極性で、領域GMA2ないしGMA3の範囲はマイナス極性である。この曲線は、ガンマ曲線において、線形関係領域もあれば、非線形関係領域もあることを示す。ここで記載のコードエキスパンディングと決定論理は、N個ビット数を増やすことによって、本来入力された10ビットコードをエキスパンディングする例えば、図10に示すように、10ビットから12ビットにエキスパンディングする。好ましいNの値は1、2、または3であるが、本発明はこれに制限されない。余分のNビットがコードの調整を提供するに用いられ、定給の電圧レベルから次の電圧レベルの転換が線形または非線形であることを説明する。図10に示すように、2ビットを増やすことにより、本来1である10ビットコード0000000001が4である12ビットコード000000000100になったり、本来2である10ビットコード20000000010が8である12ビットコード000000001000になったり、本来3である10ビットコード30000000011が12である12ビットコード000000001100になったりになる。線形領域において、直接straightのコードの変換が適切であり、例えば、512である10ビットコード1000000000が2048である12ビットコード100000000000になる。しかし、非線形領域において、一部のコードの調節に非線形に関する説明が必要である。例えば、本来1である10ビットコード0000000001の12ビットエキスパンディングコードが値/-kの調節によって4である12ビットコード000000000100になる。即ち、Kの値によって、調節されたエキスパンディングコードが000000000001例えば、K=-3、000000000010例えば、K=-2、000000000110例えば、K=-1、000000000100例えば、K=0、000000000101例えば、K=1、000000000110例えば、K=2、000000000111例えば、K=3になる。図10に示す転換曲線は、コード0とコード1/2/3の間においては非線形であり、コード512とコード513の間においては線形である。なお、図10に示す転換曲線は一例であり、それぞれの液晶表示装置はそれぞれの独立する転換曲線に関連することを理解すべきである。前記のコードエキスパンディングと決定論理は、1N個のビットによって入力コードをエキスパンディングすること例えば、10ビットから12ビットにエキスパンディングすると、2適切に必要な転換曲線を達成するように、生成されたコードに対し、K値によって適切な調整を決めることとの裏付けとなる。この処理過程は、D/A変換の一部であり、図11に示されている。ステップ300において、コードエキスパンディングと決定論理によって、Mビット例えば10ビットの入力コードを受ける。ステップ310において、コードエキスパンディングと決定論理がMビットをMNビットにエキスパンディングする。ステップ320において、特定なガンマ曲線から適切な出力コードを導出する。出力コードが液晶表示装置の電圧伝送関数曲線の線形領域にある場合は、[codei1-codei]MNビット=[codej1-codej]×2NMビットになり、jが本来のコードにおけるコード数字であり、iがエキスパンディングコードにおいて、対応するコード数字である。線形領域において、相隣するエキスパンディングコードの間のコード数字の差が簡単に本来のコードに2N重み付けされる。例えば、N=2の実施例において、第2コードと第3コードの間の曲線が線形である場合は、第2コードが4であり、第3コードが8である。しかし、出力コードが液晶表示装置の電圧伝送関数曲線の非線形領域にある場合は、[codei1-codei]MNビット=[codej1-codej]×2N±kMビットになる。相隣するエキスパンディングコードの間のコード数字の差が本来のコードに2N重み付けされるが、非線形を調整するために、/-Kによって調節されてもよい。この調整は、液晶表示装置の電圧伝送関数に基づくものであってよく、コードエキスパンディングと決定論理が対照表やレジスタを利用して、選択された適切なコード及び/または適切なオフセットを格納してもよい。kの値が各エキスパンディングコードにおいて同じでなく、その値が非線形曲線によるものであることを理解すべきである。また、コードエキスパンディング/決定処理プロセスの一部として、非線形ガンマ曲線は選択される電圧ペアーV1ないしV9の調整によってフィットされることができることを理解すべきである。ステップ330に示すように、出力されたMNビットコードがD/Aコンバータ構成である2ビットシリアルD/Aコンバータの部分に用いられ、選択される電圧ペアーVHVLに合わせて、前記及び図4ないし図9に係る説明のように、ガンマ校正出力電圧Voutを提供する。図13は本発明の他の実施例の10ビットD/Aコンバータ構成300を示す。この10ビット300は1ビットシリアル電荷再分配D/Aコンバータを応用している。前記実施例のように、D/Aコンバータ構成300は第1電圧ペアー選択ステージを含む。図に示す実施例において、電圧ペアー選択ステージは、電圧選択手段306と、デコーダ308と、レジスタ310と、コードエキスパンディングと決定論理312とを含む。これらのデバイスがVHとVLである相隣する参考電圧を選択することに関する操作は、図4ないし図9に示す実施例に詳細に説明されている。また、VHとVLは、図12に示す電圧選択手段106Aによって設定され、図12によって説明されている。図に示す実施例においてN=2であるため、コードエキスパンディングと決定論理から、ビットd6ないしd0及び二つの付加のビットd01d00の9ビットが出力され、図5に示すD/Aコンバータ構成によって、前記ガンマエキスパンディングと校正が完成される。この9ビットコードがレジスタ316や他の装置に提供され、仮に格納され、シリアルでコードを1ビットシリアル電荷再分配D/Aコンバータ304に出力され、最初は最低有効ビット、続いて1ビットずつ例えばd01、続いてd02、d03、d04、d05、最後にd06、が出力される。1ビットシリアル電荷再分配D/Aコンバータ304はOPアンプ302含み、OPアンプ302の出力フィードバックがそのマイナス入力端に接続され、プラス入力端が電荷収集節点309に接続される。第1容量C1は、ロー参考電圧VL節点と第1容量充電節点305の間に接続される。端末容量C2は、VL節点と電荷収集充電節点307の間に接続される。終端容量は、VL節点と節点309の間に接続される。容量C1とC2の容量値は互いに相等する。つまり、容量値が2進重み付けされていない。回路304の操作は、図13Aを参照しながら、さらに詳しく説明する。図13Aは電荷再分配D/Aコンバータ304が出力電圧を発生する操作の連続する各ステップを示す。電荷再分配D/Aコンバータ304のスイッチSHとSLは、レジスタ316がシリアル提供されるビットdnに制御される。dnが1の場合、スイッチSHがオフされ、dnが0の場合、スイッチSLがオフされる。ハイ/ロー電圧節点307は、スイッチS1を介して、第1容量充電節点305に接続され、第1容量充電節点305は、第2スイッチを介して、電荷収集節点309に接続される。スイッチS2はスイッチ1バーと見なしてもよく、スイッチS1がオフ状態の場合、スイッチS2がオン状態であり、逆の場合も同じである。スイッチS1がオフ状態図13Aでは1でS1の状態を表示するである場合、スイッチS2がオン状態図13Aでは0でS2の状態を表示するである。この状況において、容量C1がdnの値によってVHまたはVLに接続され、充電される。スイッチS1がオン状態図13Aでは0でS1の状態を表示するである場合、スイッチS2がオフ状態図13Aでは1でS2の状態を表示するである。この状況において、容量C1が容量C2に並列に接続され、二つの容量の間の電荷が再分配される。容量をリセットするように、スイッチS3がロー電圧節点VLと節点309の間に提供される。図13Aに示す順のように、出力電圧は連続的に充電と再分配の周期を繰り返すことによって、充電周期の間に起動されるスイッチS1、SHまたはSL、及び再分配期間の間に起動されるスイッチS2を利用して出力される。図13Aに戻り、ステップ1において、スイッチS1がオンされ、スイッチS2がオフされ、S3がオフされる。レジスタ316に出力されるビットdnが予めd00に設定される。オフされたスイッチS3を利用して、節点309がVLに設定され、容量C1と容量C2がともに節点309とVLの間に接続される。この接続によって、容量C1と容量C2中の電荷がリセットされる。他のステップS2ないしS19において、もう一つのリセット操作が必要になるまでにスイッチS3がオン状態図13Aでは0でを表示するである。ステップ2において、スイッチS1がオフされ、スイッチS2がオンされる。オフされたスイッチS1を利用して、容量C1がビットd00の値によって充電される。即ち、d00が1の場合、容量C1がVHに接続されることにより、充電電圧VH-VLが容量C1に印加される。d00が0の場合、0である充電電圧VL-VLが容量C1に印加され、電荷が容量C1に増やされることはない。ステップ3において、スイッチS1がオン状態で、スイッチS2がオフ状態である。シリアル電荷再分配D/Aコンバータ304に提供されるビットが予め1ビットシリアル中の次のビット例えばd01に設定される。オフされたスイッチS2を利用して、電荷が再分配されるように、容量C1が容量C2とともに節点309とロー電圧節点VLの間に並列に接続される。この回路における総容量値が2C例えばC1C2であるため、回路中の総電荷が容量C1と容量C2に再分配される例えば、分散される。図13Bに示すように、このステップ後、節点309の電圧がd00/2VH-VLVLになる。ステップ4において、スイッチS1がオフ状態で、スイッチS2がオン状態である。シリアル電荷再分配D/Aコンバータ304に提供されるビットがd01である。オフされたスイッチS1を利用して、d01の値によって容量C1が充電される。節点309の電圧が同じくd00/2VH-VLVLである。ステップ5において、スイッチS1が再びオンされ、スイッチS2がオフ状態である。シリアル電荷再分配D/Aコンバータ304に提供されるビットが予め1ビットシリアル中の次のビット例えばd0に設定される。電荷が再分配されるように、容量C1が容量C2とともに節点309と節点VLの間に並列に接続される。この回路における総容量値例えば充電するステップ4によって容量C1に格納された電荷、及び再分配するステップ3によって容量C2に格納された電荷が容量C1と容量C2に分散される。図13Bに示すように、このステップ後、節点309の電圧がd01/2d00/4VH-VLVLになる。このように、電圧が関連するビットの位置によって2進重み付けされ、この関連するビットの位置は、例えばd01の電圧貢献がd00の電圧貢献の2倍である。前記から分かるように、目前のビットdnによって容量C1を充電するように、1ビットシリアル電荷再分配D/Aコンバータ304が操作され、そして、容量C2を利用して電荷の再分配が行われる。制御ビット序列が尽くされ、最後のステップステップ19になるまで、充電して再分配が繰り返して行なわれる。ステップ19後、節点309の電圧が制御ビット序列中の各ビットにおける2進重みされたものであって、d6/2d5/4d4/8d3/16d2/32d1/64d0/128d01/256d00/512VH-VLVLになる。d00ないしd06が全て0の場合、D/Aコンバータ300から出力される出力電圧がVLになる。d00ないしd06が全て1の場合、D/Aコンバータ300から出力される出力電圧が511/512VH-VLVLになる。図14はD/Aコンバータ構成400を示し、図14Aは図14に示すD/Aコンバータ構成400の連続する各ステップの作動を示す。シリアル電荷再分配D/Aコンバータ304の他に、D/Aコンバータ400はD/Aコンバータ300と同じである。シリアル電荷再分配D/Aコンバータ304に比べ、シリアル電荷再分配D/Aコンバータ304Aは、節点309とOPアンプ302のプラス入力端に接続される付加スイッチS2と、OPアンプ302の出力端と中間節点311に接続される付加スイッチS2と、節点309と311の間に接続されるスイッチS4と、節点311とOPアンプ302のプラス入力端に接続されるオフセット解消容量C3とを含む。図7~図9に関連する記載によれば、これら付加するデバイスは、OPアンプ302が本来有するオフセット電圧のために操作される。図14Aに示すように、図13Aに示すステップ1ないしステップ19は、図14Aに関連するステップ1ないしステップ19に相当し、また、ステップ20を加えて、オフセットの解除が行われる。付加される第2スイッチS2は、再分配のステップ例えば、奇数ステップ3、5、9、11、13、15、17、19の期間において、オフ状態であり、充電のステップ例えばステップ2、4、6、8、10、12、14、16、18の期間において、オン状態である。スイッチS2がオフ状態である場合、容量C3は電圧の差に基づいて充電され、この電圧の差は節点309の電圧とOPアンプ302の出力電圧の差である。この差の値は、OPアンプ302内における電圧オフセット値である。ステップ20において、スイッチS2がオン状態であり、スイッチS4がオフであって、このような場合、中間節点311と充電された容量C4を介して、節点309がOPアンプ302のプラス入力端に接続される。容量C4の電圧は、OPアンプ302本来が有するまたはOPアンプ302によるオフセット電圧レベルである。このオフセット電圧が節点309に印加され、OPアンプによるオフセットが修正される。このように、OPアンプから出力される出力電圧Voutがさらに節点309の電圧にフィットする。図13と図14に、D/Aコンバータ構成がN=2の実施例が開示されているが、Nが他の整数であってもよく、0であってもよい。好ましい実施例においては、Nが1、2、または3である。図13と図14に示すN=2の場合と比べ、シリアル電荷再分配D/Aコンバータ構成304または304Aにおいて、この構成におけるN=1の実施例は、エキスパンディングするビット序列[d00d0d1d2d3d4d5d6]のみを応用し、N=1の実施例は、エキスパンディングするビット序列[d00d01d02d0d1d2d3d4d5d6]のみを応用する。また、前記のように、D/Aコンバータ構成の第1ステージは、図12に関連する電圧選択手段を用いてもよく、このようにした場合、VLとVHはMビットのデジタル入力コードによって、それぞれVSSとVCOMのどちらかに選択的に設定される。さらに、このD/Aコンバータ構成が10ビットのD/Aコンバータである場合、この構成がより高いまたはより低い解像度を提供するように速やかに調節される。ここで記載のD/Aコンバータ構成、例えば、ソースドライバにD/Aコンバータを用いるD/Aコンバータ構成は、顕著に高解像度のD/Aコンバータ構成におけるD/Aコンバータの面積を減少することができる。例えば、10ビットのD/Aコンバータ構成にとって、従来のD/Aコンバータ構成によってできた10ビットのD/Aコンバータに比べ、ここで記載のD/Aコンバータ構成は、少なくとも50の面積を減少することができる。このD/Aコンバータ構成は、高速、大面積、高解像度の表示装置に充分に適している。"