"第1状態と第2状態との二つの状態のうち、前記第1状態に初期化し、初期化した前記第1状態に対応する電位の信号を生成することが可能な半導体装置であって、並列に複数接続され、前記第1状態と前記第2状態との二つの状態を保持することが可能な状態保持回路と、複数の前記状態保持回路と接続し、複数の前記状態保持回路のうち、少なくとも一つの前記状態保持回路で保持する状態が前記第1状態の場合、前記第1状態に対応する電位の信号を生成し、出力する論理回路とを備える、半導体装置。複数の前記状態保持回路のうち、少なくとも一つの前記状態保持回路は、保持する状態と異なる状態に論理反転して、前記論理回路に出力する請求項1に記載の半導体装置。複数の前記状態保持回路の各々を、物理的に離れた位置に配置してある、請求項1または2に記載の半導体装置。前記状態保持回路の近傍に、保持する状態に影響を与えるノイズを生成するノイズ生成回路を備える請求項1~3のいずれか一項に記載の半導体装置。前記ノイズ生成回路は、抵抗素子である請求項4に記載の半導体装置。前記状態保持回路は、フリッププロップ回路またはラッチ回路である、請求項1~5のいずれか一項に記載の半導体装置。前記半導体装置を駆動する電源の電圧が基準電圧以上になると初期化信号を生成するリセット回路の後段、または並列に、前記状態保持回路および前記論理回路を接続してある、請求項1~6のいずれか一項に記載の半導体装置。前記論理回路が出力する信号を、メモリ回路に記憶したデータを読出すための許可信号として用いる、請求項1~6のいずれか一項に記載の半導体装置。パワーオンリセット回路が、正常な初期化信号を生成することができない場合、特許文献1に開示してある不揮発性メモリのように、プログラム内容の誤書き換えを防止するなど不具合ごとに対策する必要がある。しかし、半導体装置は、不具合ごとに対策する場合、プログラム内容の誤書き換えを防止する、通常、メモリからデータを読出すことができないようにするなどの処理を実現できる構成を複数備える必要があり、構成が複雑になる。一方、半導体装置は、不具合ごとに対策するのではなく、動作保証範囲外の温度や電源の条件で、パワーオンリセット回路が正常な初期化信号を生成することができない場合であっても、初期化した状態に対応する電位の信号を生成することができれば、不具合ごとに対策する必要はない。それゆえに、本発明は、上記問題点を解決するためになされたものであり、第1状態と第2状態との二つの状態のうち、第1状態に初期化し、初期化した第1状態に対応する電位の信号を生成することが可能な半導体装置を提供することを目的とする。上記課題を解決するために、本発明は、第1状態と第2状態との二つの状態のうち、第1状態に初期化し、初期化した第1状態に対応する電位の信号を生成することが可能な半導体装置であって、並列に複数接続され、第1状態と第2状態との二つの状態を保持することが可能な状態保持回路と、複数の状態保持回路と接続し、複数の状態保持回路のうち、少なくとも一つの状態保持回路で保持する状態が第1状態の場合、第1状態に対応する電位の信号を生成し、出力する論理回路とを備える。本発明に係る半導体装置によれば、第1状態と第2状態との二つの状態を保持することが可能な状態保持回路を並列に複数接続し、複数の状態保持回路のうち、少なくとも一つの状態保持回路で保持する状態が第1状態の場合、論理回路は、第1状態に対応する電位の信号を生成し、出力する。そのため、各々の状態保持回路で保持する状態がすべて第2状態となる場合以外、論理回路は、第1状態に対応する電位の信号を生成することができ、動作保証範囲外の温度や電源の条件であっても、初期化した第1状態に対応する電位の信号を生成する確率を高くすることができる。半導体装置は、初期化した第1状態に対応する電位の信号を生成する確率を高くすることができるので、許可信号を初期化して、通常、メモリからデータを読出すことができないようにして、外部へのデータの漏洩を防止したり、初期化により正しく動くように作られた回路が、異常な動作をして壊れるのを防止したり、メモリに記憶してあるプログラムの処理が暴走するのを防止したりすることができる。以下、本発明に係る実施の形態について図面を参照して説明する。実施の形態1図1は、本発明の実施の形態1に係る半導体装置の構成を示す概略図である。図1に示す半導体装置たとえばLSIなど10は、パワーオンリセット回路1、複数のフリップフロップ回路2、AND回路3を備えている。半導体装置10は、0第1状態と1第2状態との二つの状態のうち、0に初期化し、初期化した0に対応する電位の信号Aを生成することができる。なお、以降、0第1状態と1第2状態との二つの状態のうち、0第1状態に対応する電位の信号を信号Aとして説明するが、1第1状態と0第2状態との二つの状態のうち、1第1状態に対応する電位の信号を信号Aとしてもよい。パワーオンリセット回路1は、外部から供給される電源電圧Vccが基準電圧レベルに到達したことを検知して半導体装置10内の各種回路を初期化するパワーオンリセット電源起動時の初期化を行なうため、初期化信号を生成する回路である。具体的に、パワーオンリセット回路1は、電源電圧検出回路1a、リセット回路1bを備えている。電源電圧検出回路1aは、電源を起動したときの立上がり電圧が、基準電圧以上か否かを検出する。リセット回路1bは、基準電圧以上の立上がり電圧を電源電圧検出回路1aが検出した場合、初期化信号を生成する。フリップフロップ回路2は、0と1との二つの状態を保持することが可能な回路であり、初期化信号により0に初期化し、初期化した0に対応する電位の信号Aを生成し、出力する。しかし、動作保証範囲外の温度や電磁ノイズ環境下で半導体装置を動作させ、または電源電圧Vccとして短時間だけ基準電圧を越えた後で基準電圧以下に電圧レベルが変化するパルス状の電圧を印加させパワーオンリセット回路1を動作させる場合、パワーオンリセット回路1は、電源電圧検出回路1aやリセット回路1bの動作不良により、正常な初期化信号0に対応する電位の初期化信号を生成することができないことがある。パワーオンリセット回路1が正常な初期化信号を生成することができないと、フリップフロップ回路2は、初期化することができないため、0に初期化し、初期化した0に対応する電位の信号Aを生成し、出力することができない。フリップフロップ回路2が0に対応する電位の信号Aを生成することができない場合、フリップフロップ回路2の後段に位置する回路が、初期化により正しく動くように作られた回路であると、当該回路が異常な動作をする可能性があった。さらに、0に対応する電位の信号Aを生成することができない場合、メモリに記憶してあるプログラムの処理が暴走する恐れがあった。そこで、本発明の実施の形態1に係る半導体装置10は、不適切な環境下での動作の条件であっても、初期化した0に対応する電位の信号Aを生成することが可能なように、n個のフリップフロップ回路2a~2nを並列に複数接続し、AND回路3にn個のフリップフロップ回路2a~2nを接続してある。前述したように、不適切な環境下での動作の条件でパワーオンリセット回路1を動作させた場合、電源電圧検出回路1aやリセット回路1bの動作不良により、初期化信号を生成することができない。そのため、n個のフリップフロップ回路2a~2nの各々は、0に初期化されず、内部ノードの電位状態や外部の環境に対する製品固体別のばらつきなどによって、0または1のいずれかの状態を保持することになる。AND回路3は、n個のフリップフロップ回路2a~2nのうち、少なくとも一つのフリップフロップ回路2a~2nで保持する状態が0の場合、0に対応する電位の信号Aを生成し、出力する。つまり、AND回路3は、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合以外、0に対応する電位の信号Aを生成し、出力する。たとえば、各々のフリップフロップ回路2a~2nで保持する0または1の状態の確率は等しいものとすると、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる確率Pは、P=1/2nとなる。そのため、フリップフロップ回路2a~2nの個数=nが増えれば増えるほど、0に対応する電位の信号Aを生成する確率が高くなる。具体的に、フリップフロップ回路2a~2nの個数を32個n=32とすると、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる確率Pは、P=1/232=2.3×1010となり十分低くなる。したがって、半導体装置10は、不適切な環境下での動作の条件で、パワーオンリセット回路1が初期化信号を生成することができない場合であっても、フリップフロップ回路2を初期化した0に対応する電位の信号Aを生成する確率を高くすることができる。以上のように、本発明の実施の形態1に係る半導体装置10は、0と1との二つの状態を保持することが可能なフリップフロップ回路2a~2nを並列に複数接続し、n個のフリップフロップ回路2a~2nのうち、少なくとも一つのフリップフロップ回路2a~2nで保持する状態が0の場合、AND回路3は、0に対応する電位の信号Aを生成し、出力する。そのため、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合以外、AND回路3は、0に対応する電位の信号Aを生成することができ、動作保証範囲外の温度や電源の条件であっても、初期化した0に対応する電位の信号を生成する確率を高くすることができる。半導体装置10は、初期化した0に対応する電位の信号Aを生成する確率を高くすることができるので、許可信号を初期化して、通常、メモリからデータを読出すことができないようにして、外部へのデータの漏洩を防止したり、初期化により正しく動くように作られた回路が、異常な動作をして壊れるのを防止したり、メモリに記憶してあるプログラムの処理が暴走するのを防止したりすることができる。前述の半導体装置10では、0に初期化し、初期化した0に対応する電位の信号Aを生成する場合について説明したが、1に初期化し、初期化した1に対応する電位の信号Aを生成する場合であってもよい。つまり、1第1状態と0第2状態との二つの状態のうち、1第1状態に対応する電位の信号を信号Aとする場合である。この場合、半導体装置10は、AND回路3に代えてOR回路を用いる構成以外、図1に示す半導体装置10の構成および動作と同じであるため、詳細な説明を省略する。また、半導体装置10は、フリップフロップ回路2a~2nを用いているが、0と1との二つの状態を保持することが可能な状態保持回路であれば、ラッチ回路、SRAMなどのメモリ回路であってもよい。なお、状態保持回路に、フリップフロップ回路またはラッチ回路を用いることで、半導体装置10の回路構成を簡略化することができる。変形例さらに、不適切な環境下での動作の条件であっても、初期化した0に対応する電位の信号Aを生成する半導体装置10の構成は、リセット回路1bの後段に、n個のフリップフロップ回路2a~2nおよびAND回路3を接続する構成に限定されるものではない。図2は、本発明の実施の形態1に係る半導体装置の別の構成を示す概略図である。図2に示す半導体装置11は、リセット回路1bに並列して、複数のラッチ回路41a~41nおよびAND回路42を含む第2リセット回路4を接続してある。第2リセット回路4では、0と1との二つの状態を保持することが可能な回路にフリップフロップ回路ではなく、ラッチ回路41を用いている。図3は、ラッチ回路41aの構成を示す回路図である。図3に示すラッチ回路41aは、PチャネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2とで構成するCMOSインバータと、PチャネルMOSトランジスタQ3とNチャネルMOSトランジスタQ4とで構成するCMOSインバータとを備え、CMOSインバータの各々の入力と出力とを互いに接続してある。さらに、ラッチ回路41aは、ゲート電極を電源Vccに、ドレイン電極を出力ノードに、ソース電極を接地電極にそれぞれ接続してあるPチャネルMOSトランジスタQ5を備えている。PチャネルMOSトランジスタQ5の閾値電圧スイッチング電圧は、PチャネルMOSトランジスタQ1の閾値電圧よりも高い。そのため、ラッチ回路41aは、電源Vccの電圧が低下するとき、PチャネルMOSトランジスタQ5よりもPチャネルMOSトランジスタQ1が先にオン状態となるので、半導体装置11での電源遮断動作において出力ノードから電荷を引抜きやすくなる。また、半導体装置11での電源投入動作時においても、電源Vccの電圧レベルがPチャネルMOSトランジスタQ5の閾値電圧を超えるまでオン状態となるので、その間もラッチ回路41aの出力ノードから電荷を引抜きやすくなる。なお、ラッチ回路41b~41nの構成も、ラッチ回路41aの構成と同じであるため、詳細な説明は省略する。また、PチャネルMOSトランジスタQ5に代えてNチャネルMOSトランジスタを用いた逆論理特性のラッチ回路を用いることも当然に可能である。n個のラッチ回路41a~41nの各々は、電源Vccの電圧レベルにより出力ノードの初期化が行われる。そのため、n個のラッチ回路41a~41nは、図1のn個のフリップフロップ回路2a~2nと比較して、入力するデータや外部の環境などの影響を受け難く、0の状態を保持するバイアスが高くなる。AND回路42は、複数のラッチ回路41a~41nのうち、少なくとも一つのラッチ回路41a~41nで保持する状態が0の場合、0に対応する電位の第2初期化信号を生成し、出力する。つまり、AND回路42は、各々のラッチ回路41a~41nで保持する状態がすべて1となる場合以外、0に対応する電位の第2初期化信号を生成し、出力する。第2リセット回路4は、0に対応する電位の第2初期化信号を生成する確率を高くすることができる。そのため、AND回路5は、パワーオンリセット回路1の初期化信号と、第2リセット回路4の第2初期化信号とのANDの論理演算を行なうことで、パワーオンリセット回路1の初期化信号が、正常な初期化信号でない1に対応する電位の初期化信号を出力しても、0に対応する電位の信号Bを生成し、出力することができる。AND回路5から出力する信号Bは、フリップフロップ回路2を初期化する初期化信号である。そのため、信号Bが入力されると、フリップフロップ回路2は、初期化することができ、0に初期化し、初期化した0に対応する電位の信号Aを生成し、出力する。以上のように、半導体装置11は、リセット回路1bに並列して、複数のラッチ回路41a~41nおよびAND回路42を含む第2リセット回路4を接続しても、0に対応する電位の信号Aを生成することができる。実施の形態2図4は、本発明の実施の形態2に係る半導体装置の構成を示す概略図である。図2に示す半導体装置たとえばLSIなど20は、セキュアリセット回路6、複数のフリップフロップ回路2、AND回路3,7、セキュアメモリ8、ゲート回路9を備えている。半導体装置20は、AND回路3が生成し、出力する0に対応する電位の信号Aをセキュアメモリ8に記憶したデータを読出すための許可信号に用いている。次に、半導体装置20の動作について説明する。セキュアリセット回路6は、許可信号を生成するためのフリップフロップ回路2を初期化するため初期化信号を生成し、出力する。しかし、不適切な環境下での動作の条件でセキュアリセット回路6を動作させた場合、動作不良により、初期化信号を生成することができない場合がある。セキュアリセット回路6が正常な初期化信号を生成することができないと、フリップフロップ回路2は、初期化することができないため、0に初期化し、初期化した0に対応する電位の許可信号を生成し、出力することができない。ここで、0に対応する電位の許可信号の場合、セキュアメモリ8からデータを読出すことを不許可データの読出不許可とし、1に対応する電位の許可信号の場合、セキュアメモリ8からデータを読出すことを許可データの読出許可とする。フリップフロップ回路2が0に対応する電位の許可信号を生成することができない場合、フリップフロップ回路2は、保持している状態によって、1に対応する電位の許可信号を出力するので、セキュアメモリ8からデータを読出すことが常に可能となる。そこで、本発明の実施の形態2に係る半導体装置20は、不適切な環境下での動作の条件でセキュアリセット回路6が初期化信号を生成することができない場合であっても、初期化した0に対応する電位の許可信号を生成することが可能なように、n個のフリップフロップ回路2a~2nを並列に複数接続し、AND回路3に複数のフリップフロップ回路2a~2nを接続してある。前述したように、不適切な環境下での動作の条件でセキュアリセット回路6を動作させた場合、動作不良により、初期化信号を生成することができない。そのため、n個のフリップフロップ回路2a~2nは、0に初期化されず、入力するデータや外部の環境などによって、0または1のいずれかの状態を保持する。AND回路3は、n個のフリップフロップ回路2a~2nのうち、少なくとも一つのフリップフロップ回路2a~2nで保持する状態が0の場合、0に対応する電位の許可信号を生成し、出力する。つまり、AND回路3は、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合以外、0に対応する電位の許可信号を生成し、出力する。したがって、半導体装置20は、動作保証範囲外の温度や電源の条件で、セキュアリセット回路6が初期化信号を生成することができない場合であっても、フリップフロップ回路2を初期化した0に対応する電位の許可信号を生成する確率を高くすることができる。AND回路7は、アクセス信号と、AND回路3から出力された許可信号とのANDの論理演算を行なうことで、ゲート回路9の制御信号を出力する。AND回路7に、0に対応する電位の許可信号データの読出不許可が入力されている場合、入力するアクセス信号が0非アクセス、1アクセスのいずれであっても、AND回路7は、0に対応する電位の制御信号を出力する。ゲート回路9は、AND回路7から0に対応する電位の制御信号が入力されると、セキュアメモリ8に記憶してあるデータをデータバスに出力しない。一方、セキュアメモリ8に記憶してあるデータを読出す場合、各々のフリップフロップ回路2a~2nで保持する状態をすべて1にして、AND回路3から1に対応する電位の許可信号データの読出許可を出力する。AND回路7に、1に対応する電位の許可信号が入力されている場合、入力するアクセス信号が1アクセスであると、AND回路7は、1に対応する電位の制御信号を出力する。ゲート回路9は、AND回路7から1に対応する電位の制御信号が入力されると、セキュアメモリ8に記憶してあるデータをデータバスに出力する。次に、セキュアリセット回路6と、パワーオンリセット回路1との関係について説明する。図5は、本発明の実施の形態2に係る半導体装置20のセキュアリセット回路6と、パワーオンリセット回路1との関係を説明するためのブロック図である。図5に示す半導体装置20は、パワーオンリセット回路1に接続されたCPU21、メモリROMおよびRAM22および周辺回路23と、セキュリティモジュール24とを備えている。CPU21、メモリ22および周辺回路23は、パワーオンリセット回路1から出力される初期化信号に基づき、初期化を行う。なお、パワーオンリセット回路1は、実施の形態1で説明した構成フリップフロップ回路2a~2nおよびAND回路3の構成などを含む構成であってもよい。セキュリティモジュール24は、セキュアリセット回路6に接続されたデータ処理部24a、およびメモリROMおよびRAM24bを備えている。データ処理部24a、およびメモリ24bは、セキュアリセット回路6から出力される初期化信号に基づき、初期化を行う。データ処理部24a、およびメモリ24bは、図4に示した許可信号を生成するためのフリップフロップ回路2a~2nおよびAND回路3の構成を含んでいる。そのため、AND回路3は、セキュアリセット回路6から出力される初期化信号に基づき、フリップフロップ回路2を0に初期化し、初期化した0に対応する電位の許可信号データの読出不許可をデータ処理部24a、およびメモリ24bに出力し、通常、データ処理部24a、およびメモリ24bからデータを読出すことができないようにしてある。また、図5に示す半導体装置20では、セキュアリセット回路6を、パワーオンリセット回路1と別に、セキュリティモジュール24内に設けてある。これにより、半導体装置20は、パワーオンリセット回路1で生成する初期化信号とは独立して、セキュアリセット回路6で初期化信号を生成することができるので、パワーオンリセット回路1の動作不良の影響を受けず、データ処理部24a、およびメモリ24bから外部へのデータの漏洩を防止することができる。なお、半導体装置20は、セキュアリセット回路6と、パワーオンリセット回路1とを別に設ける構成に限定されるものではなく、パワーオンリセット回路1にセキュアリセット回路6を含む構成としてもよい。以上のように、本発明の実施の形態2に係る半導体装置20は、AND回路3が生成する信号Aを、セキュアメモリ8に記憶したデータを読出すための許可信号に用いるので、許可信号が0に対応する電位の信号Aを生成する確率を高くすることができ、通常、セキュアメモリ8からデータを読出すことができないようにして、外部へのデータの漏洩を防止することができる。実施の形態3図6は、本発明の実施の形態3に係る半導体装置の構成を示す概略図である。図7は、本発明の実施の形態3に係る半導体装置のフリップフロップ回路2の物理的な配置を示す概略図である。図6に示す半導体装置たとえばLSIなど30は、パワーオンリセット回路1、複数のフリップフロップ回路2、AND回路3を備えている。半導体装置30は、0第1状態と1第2状態との二つの状態のうち、0に対応する電位の信号Aを生成することができる。なお、半導体装置30は、図1に示す半導体装置10と同じ構成要素については、同じ符号を付して詳細な説明は省略する。半導体装置30は、不適切な環境下での動作の条件であっても、初期化した0に対応する電位の信号Aを生成することが可能なように、n個のフリップフロップ回路2a~2nを並列に複数接続し、AND回路3にn個のフリップフロップ回路2a~2nを接続してある。n個のフリップフロップ回路2a~2nは、図7に示すように、隣接して設け、物理的に近い位置に配置してある。n個のフリップフロップ回路2a~2nを物理的に近い位置に配置した場合、プロセス条件などがほとんど変動しないため、各々のフリップフロップ回路2a~2nのトランジスタサイズ、線幅などがほぼ均一となる。また、n個のフリップフロップ回路2a~2nの近傍に配置してある回路構成もほぼ同じとなるため、各々のフリップフロップ回路2a~2nが受ける外部の環境もほぼ同じとなる。そのため、各々のフリップフロップ回路2a~2nは、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏る可能性がある。各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏ると、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合の確率が高くなり、AND回路3が、初期化した0に対応する電位の信号Aを生成する確率が低くなる。そこで、半導体装置30は、図6に示すフリップフロップ回路2bのように、フリップフロップ回路2bの出力に否定論理回路2b1を設け、フリップフロップ回路2a~2nが保持する状態を論理反転して、強制的に異なる状態にして、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにしてある。否定論理回路2b1は、フリップフロップ回路2bが保持する状態たとえば0と異なる状態たとえば1に論理反転して、AND回路3に出力する。なお、否定論理回路は、フリップフロップ回路2bにのみ設けるものではなく、各々のフリップフロップ回路2a~2nが保持する状態の偏りに応じて、他のフリップフロップ回路2a~2nにも同様に設けてある。以上のように、本発明の実施の形態3に係る半導体装置30は、n個のフリップフロップ回路2a~2nのうち、少なくとも一つのフリップフロップ回路2a~2nは、保持する状態と異なる状態に論理反転して、AND回路3に出力する否定論理回路を備えているので、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにして、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合を避け、AND回路3が、初期化した0に対応する電位の信号Aを生成する確率を高くする。実施の形態4図8は、本発明の実施の形態4に係る半導体装置のフリップフロップ回路2の物理的な配置を示す概略図である。図8に示す半導体装置40は、不適切な環境下での動作の条件であっても、初期化した0に対応する電位の信号Aを生成することが可能なように、n個のフリップフロップ回路2a~2nを並列に複数接続し、図示していないAND回路にn個のフリップフロップ回路2a~2nを接続してある。なお、半導体装置40は、図1に示す半導体装置10と同じ構成を有しており、以下、同じ構成要素については同じ符号で説明する。n個のフリップフロップ回路2a~2nは、図7に示すように、隣接して設け、物理的に近い位置に配置してある場合、各々のフリップフロップ回路2a~2nは、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏る可能性がある。各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏ると、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる場合の確率が高くなり、AND回路3が、初期化した0に対応する電位の信号Aを生成する確率が低くなる。そこで、半導体装置40は、図8に示すように、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置してある。n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置してあるので、プロセス条件などが変動し、各々のフリップフロップ回路2a~2nのトランジスタサイズ、線幅などが形成した位置により変化する。また、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置してあるので、各々のフリップフロップ回路2a~2nの近傍の回路構成が形成した位置より異なるため、各々のフリップフロップ回路2a~2nが受ける隣接する配線や論理ゲート回路から受けるクロストークノイズ等の外部の環境も異なる。そのため、各々のフリップフロップ回路2a~2nが保持する状態は、0または1のいずれか一方に偏る確率を低くすることができる。以上のように、本発明の実施の形態4に係る半導体装置40は、n個のフリップフロップ回路2a~2nの各々を、物理的に離れた位置に配置してあるので、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにして、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる確率を低くして、AND回路3が、初期化した0に対応する電位の信号Aを生成する確率を高くする。実施の形態5図9は、本発明の実施の形態5に係る半導体装置の構成を示す概略図である。図9に示す半導体装置50は、不適切な環境下での動作の条件であっても、初期化した0に対応する電位の信号Aを生成することが可能なように、n個のフリップフロップ回路2a~2nを並列に複数接続し、図示していないAND回路にn個のフリップフロップ回路2a~2nを接続してある。さらに、半導体装置50は、各々のフリップフロップ回路2a~2nの近傍に抵抗素子51を配置してある。なお、半導体装置50は、図1に示す半導体装置10と同じ構成を有しており、以下、同じ構成要素については同じ符号で説明する。n個のフリップフロップ回路2a~2nは、図8に示すように、物理的に離れた位置に配置してある。n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置してあるので、プロセス条件などが変動し、各々のフリップフロップ回路2a~2nのトランジスタサイズ、線幅などが形成した位置により変化する。また、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置してあるので、各々のフリップフロップ回路2a~2nの近傍の回路構成が形成した位置により異なるため、各々のフリップフロップ回路2a~2nが受ける外部の環境も異なる。そのため、各々のフリップフロップ回路2a~2nが保持する状態は、0または1のいずれか一方に偏る確率が低くなる。しかし、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置しただけでは、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏る確率がまだ高い場合もある。そこで、半導体装置50は、図9に示すように、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置し、かつ各々のフリップフロップ回路2a~2nの近傍に抵抗素子51を配置してある。各々のフリップフロップ回路2a~2nの近傍に抵抗素子51を配置することで、抵抗素子51で発生するノイズが各々のフリップフロップ回路2a~2nに影響を与え、各々のフリップフロップ回路2a~2nが受ける外部の環境を形成した位置により大きく異ならせることができる。そのため、各々のフリップフロップ回路2a~2nが保持する状態は、0または1のいずれか一方に偏る確率がより低くなる。なお、各々のフリップフロップ回路2a~2nの近傍に配置する素子は、抵抗素子51に限定されるものではなく、フリップフロップ回路2a~2nの保持する状態に影響を与えるノイズを生成するノイズ生成回路であれば、たとえば、コイル、トランジスタなどであってもよい。以上のように、本発明の実施の形態5に係る半導体装置50は、フリップフロップ回路2a~2nの近傍に、保持する状態に影響を与えるノイズを生成する抵抗素子51を備えているので、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏らないようにして、各々のフリップフロップ回路2a~2nで保持する状態がすべて1となる確率を低くして、AND回路3が、初期化した0に対応する電位の信号Aを生成する確率を高くする。なお、半導体装置50は、n個のフリップフロップ回路2a~2nの各々を物理的に離れた位置に配置、かつフリップフロップ回路2a~2nの近傍に、抵抗素子51を備えている。しかし、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏る確率を低くすることができれば、半導体装置は、n個のフリップフロップ回路2a~2nを物理的に近い位置に配置し、かつフリップフロップ回路2a~2nの近傍に、抵抗素子51を備えてもよい。また、各々のフリップフロップ回路2a~2nが保持する状態が、0または1のいずれか一方に偏る確率を低くする手段は、前述した手段に限定されるものではない。たとえば、半導体装置は、各々のフリップフロップ回路2a~2nを構成するトランジスタの配置する向き、トランジスタのサイズ、およびフリップフロップ回路2a~2nの近傍の回路構成などを変更してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"