記憶部から検査対象の半導体装置の特性データを読み込み、第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出し、前記半導体装置にテスト入力信号を出力し、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する、半導体装置の検査方法。前記第1の演算式は、前記特性データに含まれる第1の値に対応する第1の検査条件と、前記特性データに含まれる前記第1の値とは異なる第2の値に対応する第2の検査条件と、を用いて内挿することにより得られる、前記特性データを変数とする関数であることを特徴とする、請求項1に記載の半導体装置の検査方法。前記第1の演算式は、単調増加関数であることを特徴とする、請求項2に記載の半導体装置の検査方法。前記第1の値は前記特性データ中の最大値であり、前記第2の値は前記特性データ中の最小値であることを特徴とする、請求項3に記載の半導体装置の検査方法。前記第1の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、前記検査条件は、検査時のストローブ値であり、前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、請求項2乃至4のいずれか一項に記載の半導体装置の検査方法。前記第1の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項5のいずれか一項に記載の半導体装置の検査方法。前記半導体装置から信号線を介して前記テスト出力信号を受け取り、第2の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、請求項2乃至6のいずれか一項に記載の半導体装置の検査方法。前記第2の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、前記特性データに含まれる前記第1の値に対応する第1の入力開始タイミングと、前記特性データに含まれる前記第2の値に対応する第2の入力開始タイミングと、を用いて内挿することにより得られる、前記特性データの関数であることを特徴とする、請求項7に記載の半導体装置の検査方法。前記第2の演算式は、単調増加関数であることを特徴とする、請求項8に記載の半導体装置の検査方法。前記第2の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、請求項9に記載の半導体装置の検査方法。前記第2の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項10に記載の半導体装置の検査方法。前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、請求項1乃至11のいずれか一項に記載の半導体装置の検査方法。記憶部から検査対象の半導体装置の特性データを読み込む処理と、第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する処理と、前記半導体装置にテスト入力信号を出力する処理と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する処理と、をコンピュータに実行させる、半導体装置の検査プログラム。前記第1の演算式は、前記特性データに含まれる第1の値に対応する第1の検査条件と、前記特性データに含まれる前記第1の値とは異なる第2の値に対応する第2の検査条件と、を用いて内挿することにより得られる、前記特性データを変数とする関数であることを特徴とする、請求項13に記載の半導体装置の検査プログラム。前記第1の演算式は、単調増加関数であることを特徴とする、請求項14に記載の半導体装置の検査プログラム。前記第1の値は前記特性データ中の最大値であり、前記第2の値は前記特性データ中の最小値であることを特徴とする、請求項15に記載の半導体装置の検査プログラム。前記第1の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、前記検査条件は、検査時のストローブ値であり、前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、請求項14乃至16のいずれか一項に記載の半導体装置の検査プログラム。前記第1の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項17に記載の半導体装置の検査プログラム。前記半導体装置から信号線を介して前記テスト出力信号を受け取り、第2の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、請求項14乃至18のいずれか一項に記載の半導体装置の検査プログラム。前記第2の演算式は、前記特性データに含まれる前記第1の値に対応する第1の入力開始タイミングと、前記特性データに含まれる前記第2の値に対応する第2の入力開始タイミングと、を用いて内挿することにより得られる、特性データの関数であることを特徴とする、請求項17に記載の半導体装置の検査プログラム。前記第2の演算式は、単調増加関数であることを特徴とする、請求項20に記載の半導体装置の検査プログラム。前記第2の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、請求項21に記載の半導体装置の検査プログラム。前記第2の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項22に記載の半導体装置の検査プログラム。前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、請求項13乃至23のいずれか一項に記載の半導体装置の検査プログラム。検査対象の半導体装置の特性データと、第1の演算式と、が格納された記憶部と、前記記憶部を参照して前記第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する演算部と、前記半導体装置にテスト入力信号を出力するテスト信号生成部と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する判定部と、を備える、半導体装置の検査装置。前記第1の演算式は、前記特性データに含まれる第1の値に対応する第1の検査条件と、前記特性データに含まれる前記第1の値とは異なる第2の値に対応する第2の検査条件と、を用いて内挿することにより得られる、特性データを変数とする関数であることを特徴とする、請求項25に記載の半導体装置の検査装置。前記第1の演算式は、単調増加関数であることを特徴とする、請求項26に記載の半導体装置の検査装置。前記第1の値は前記特性データ中の最大値であり、前記第2の値は前記特性データ中の最小値であることを特徴とする、請求項27に記載の半導体装置の検査装置。前記第1の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、前記検査条件は、検査時のストローブ値であり、前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、請求項26乃至28のいずれか一項に記載の半導体装置の検査装置。前記第1の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項29に記載の半導体装置の検査装置。前記判定部は、前記半導体装置から信号線を介して前記テスト出力信号を受け取り、前記演算部は、第2の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、前記テスト信号生成部は、前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、請求項26乃至30のいずれか一項に記載の半導体装置の検査装置。前記第2の演算式は、前記特性データに含まれる前記第1の値に対応する第1の入力開始タイミングと、前記特性データに含まれる前記第2の値に対応する第2の入力開始タイミングと、を用いて内挿することにより得られる、特性データの関数であることを特徴とする、請求項31に記載の半導体装置の検査装置。前記第2の演算式は、単調増加関数であることを特徴とする、請求項32に記載の半導体装置の検査装置。前記第2の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、請求項33に記載の半導体装置の検査装置。前記第2の演算式は、前記半導体装置に形成されたNMOSトランジスタの閾値及びPMOSトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする1次関数であることを特徴とする、請求項34に記載の半導体装置の検査装置。前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、請求項25乃至35のいずれか一項に記載の半導体装置の検査装置。ところが、発明者は、上述の技術には以下に示す問題点があることを見出した。特許文献1においては、最適なストローブタイミングSTBを決定するために、ステップS34~S39のループ処理を繰り返さなければならない。そのため、ループ処理に要する時間により、検査時間が延伸してしまうという問題が生じる。本発明の一形態である半導体装置の検査方法は、記憶部から検査対象の半導体装置の特性データを読み込み、第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出し、前記半導体装置にテスト入力信号を出力し、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定するものである。この半導体装置の検査方法では、製造データを用いた演算を行うことにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。本発明の一形態である半導体装置の検査プログラムは、記憶部から検査対象の半導体装置の特性データを読み込む処理と、第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する処理と、前記半導体装置にテスト入力信号を出力する処理と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する処理と、をコンピュータに実行させるものである。この半導体装置の検査プログラムでは、製造データを用いた演算をコンピュータに行わせることにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。本発明の一形態である半導体装置の検査方法は、検査対象の半導体装置の特性データと、第1の演算式と、が格納された記憶部と、前記記憶部を参照して前記第1の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する演算部と、前記半導体装置にテスト入力信号を出力するテスト信号生成部と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する判定部と、を備えるものである。この半導体装置の検査装置は、製造データを用いた演算を行うことにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。本発明によれば、短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、実施の形態1にかかる検査装置100について説明する。検査装置100は、半導体装置の検査を行う装置である。図1は、実施の形態1にかかる検査装置100の構成を示すブロック図である。検査装置100は、プログラムサーバ20から入力するプログラム21に応じて半導体装置の検査を実行する装置である。よって、検査装置100は、プログラムを実行するためのコンピュータなどのハードウェアとして構成される。図1に示すように、検査装置100は、演算部1、記憶部2、クロック信号生成部3、テスト信号生成部4及び判定部5を有する。演算部1は、プログラム21に基づいて演算処理を行う。演算部1は、記憶部2、クロック信号生成部3、テスト信号生成部4及び判定部5と接続される。また、演算部1は、プログラムサーバ20と接続される。記憶部2は、演算部1を介して、プログラムサーバ20から出力されるプログラム21と、特性データDAT1~DATnnは、1以上の整数のいずれかと、を格納する。プログラム21は、検査装置100の検査動作を制御するプログラムである。プログラム21には、テストパターン211、ストローブ演算式212及び期待値パターンEPが含まれる。テストパターン211、ストローブ演算式212及び期待値パターンEPの詳細については、後述する。特性データDAT1~DATnは、検査対象であるnnは、以上の整数個の半導体装置SD1~SDnのそれぞれの製造プロセスにおいて取得した特性データである。特性データDAT1~DATnは、例えば、半導体装置SD1~SDnに作製されたトランジスタの閾値Vtが含まれる。なお、図1では、図面の簡略化のため、半導体装置SD1を検査する場合の例として、特性データDAT1及び半導体装置SD1を表示している。以下では、特に断らない限り、代表例として、半導体装置SD1の検査を行う場合について説明する。クロック信号生成部3は、演算部1に制御され、外部の半導体装置SD1に対して、クロック信号CLKを出力する。テスト信号生成部4は、演算部1に制御され、半導体装置SD1にテスト入力信号Dinを出力する。判定部5は、半導体装置SD1が出力するテスト出力信号Doutを受け取る。また、判定部5は、演算部1を介して、記憶部2から期待値パターンEPを受け取る。そして、判定部5は、テスト出力信号Doutの信号パターンと期待値パターンEPとが一致するかを判定する。以下、検査装置100の動作について、半導体装置SD1を検査する場合を例として、具体的に説明する。図2は、実施の形態1にかかる検査装置100の動作を示すフローチャートである。まず、外部からの制御信号CONにより、演算部1に対して、使用するプログラムとしてプログラム21を、検査対象として半導体装置SD1を指定するステップS11。制御信号CONは、例えば外部サーバやプログラムサーバ20などから検査装置100に入力することが可能である。演算部1は、制御信号CONによる指定に基づき、プログラム21と、半導体装置SD1に対応する特性データDAT1を読み込み、記憶部2に書き込むステップS12。演算部1は、検査動作の間、記憶部2のプログラム21及び特性データDAT1を参照する。これにより、検査装置100の動作は、プログラム21により制御される。演算部1は、クロック信号生成部3に制御信号CON1を出力する。クロック信号生成部3は、制御信号CON1に基づいて、クロック信号CLKを半導体装置SD1に出力する。また、演算部1は、記憶部2からプログラム21に含まれるテストパターン211を読み込み、テストパターン211に基づき制御信号CON2を生成する。そして、演算部1は、テスト信号生成部4に制御信号CON2を出力する。テスト信号生成部4は、制御信号CON2に基づいて、テストパターン211で指定されたパターンを有するテスト入力信号Dinを、半導体装置SD1に出力するステップS13。半導体装置SD1は、クロック信号CLK及びテスト入力信号Dinを受ける。そして、半導体装置SD1は、テスト入力信号Dinに対応するテスト出力信号Doutを、検査装置100へ出力する。検査装置100の判定部5は、テスト出力信号Doutを受け取るステップS14。半導体装置SD1は、テスト入力信号Dinを受けてからテスト出力信号Doutを出力するまでに、遅延時間が存在する。製造ばらつきによって半導体装置の特性はばらつくので、検査する半導体装置ごとに最適なストローブ値を設定する必要がある。検査装置100は、検査対象となる半導体装置に応じて、ストローブ値を適宜算出することができる。なお、ストローブ値は、半導体装置の検査条件の一つに対応する値である。演算部1は、記憶部2からプログラム21に含まれる期待値パターンEP及びストローブ演算式212、特性データDAT1を読み込む。演算部1は、ストローブ演算式212に特性データDAT1を代入して、ストローブ値STB1を算出するステップS15。以下、ストローブ値STB1の算出について、具体的に説明する。ここでは、検査対象となる特性として、トランジスタの閾値を例として説明する。図3Aは、CMOSComplementaryMetal-OxideSemiconductorトランジスタのPMOSP-channelMetalOxideSemiconductorトランジスタがオンである場合のゲート電圧とソース-ドレイン間に流れる電流方向を示す回路図である。図3Bは、CMOSトランジスタのNMOSN-ChannelMetalOxideSemiconductorトランジスタがオンである場合のゲート電圧とソース-ドレイン間に流れる電流方向を示す回路図である。図3Aに示すように、入力INに印加される電圧V1がPMOSトランジスタQ1の閾値Vpn以下であれば、PMOSトランジスタQ1はオンとなり、NMOSトランジスタQ2はオフとなる。よって、電源VDDと出力OUTとの間に、電流Iが流れる。また、図3Bに示すように、入力INに印加される電圧V2がNMOSトランジスタQ2の閾値Vtn以上であれば、PMOSトランジスタQ1はオフとなり、NMOSトランジスタQ2はオンとなる。よって、出力OUTとグランドとの間に、電流Iが流れる。半導体装置における遅延時間は、NMOSトランジスタの閾値Vtn及びPMOSトランジスタの閾値Vtpの大きさに対して正の相関を有することが知られている。遅延時間は、例えばNMOSトランジスタの閾値Vtnを変数とする単調増加関数として定義される。以下では、NMOSトランジスタの閾値Vtnに着目して説明する。図4は、実施の形態1にかかる検査装置100における信号のタイミングチャートである。図4では、閾値Vtnが小さい場合のテスト出力信号DoutA及び閾値Vtnが大きい場合のテスト出力信号DoutBを表示している。半導体装置SD1からは、例えばクロック信号CLKに対して遅延したテスト出力信号DoutAが出力される。クロック信号CLKに同期している期待値パターンEPとテスト出力信号DoutAのパターンとを比較するには、適切なストローブ値STBAを設定して、テスト出力信号DoutAの値を取得する必要がある。同様に、テスト出力信号DoutBに対しては、適切なストローブ値STBBを設定する必要がある。ストローブ値STBA及びSTBBは、検査パス範囲PASS内に設定される。ここで、検査パス範囲PASSとは、テスト出力信号の値を正確に取得することができる時間的範囲のことを指す。遅延時間は、NMOSトランジスタの閾値Vtnと比例関係にあると近似することができる。この場合、ストローブ値STBは以下の式1で表される。但し、式1の傾きa及び切片bは、任意の実数である。半導体装置SD1~SDnを検査する場合、製造ばらつきにより、半導体装置SD1~SDnのNMOSトランジスタの閾値Vtnはばらつく。半導体装置SD1~SDnのNMOSトランジスタの閾値Vtn1~Vtnnは、半導体装置の製造プロセスにおいて予め測定され、特性データDTA1~DATnとしてプログラムサーバ20に保存されている。また、式1はプログラム21に含まれるストローブ演算式212として、プログラムサーバ20に保存されている。検査装置100でプログラム21を用いて検査を行う段階では、傾きa及び切片bの値は既に確定している。図5は、実施の形態1にかかるストローブ演算式212を示すグラフである。NMOSトランジスタの閾値Vtn及びストローブ値STBは、2次元平面における線L10で示される関係を有する。尚、線L11は検査パス範囲の下限であり、線L12は検査パス範囲の上限である。演算部1は、半導体装置SD1のNMOSトランジスタの閾値Vtn1を式1に代入することにより、ストローブ値STB1を算出することができる。図2に戻り、検査装置100の動作について引き続き説明する。演算部1は、期待値パターンEP及びストローブ値STB1を、判定部5に出力する。判定部5は、ストローブ値STB1で指定されたタイミングで、テスト出力信号Doutの値を読み取る。そして、読み取った値が期待値パターンEPと一致するかを判定するステップS16。テスト出力信号Doutと期待値パターンEPとが一致する場合はパス判定ステップS17となり、一致しない場合はフェイル判定ステップS18となる。判定部5は判定結果を演算部1に出力する。演算部1は、例えば外部からの要求に応じ、外部の表示装置不図示に、判定結果を出力する。次いで、ストローブ演算式212である式1の傾きa及び切片bの決定方法について説明する。上述の通り、式1の傾きa及び切片bは、検査装置100で半導体装置の検査を開始する前に確定している。まず、特性データDAT1~DATnを参照し、閾値の最大値VtnMAX及び閾値の最小値VtnMINを検出する。次いで、閾値の最大値VtnMAXに対応する半導体装置SDmaxを特定する。そして、半導体装置SDmaxを用いてストローブ最大値STBmaxを決定する。ストローブ最大値STBmaxを決定するには、例えば、ストローブ値を変化させながら、半導体装置SDmaxにテストパターンを供給する。そして、テスト出力信号と期待値パターンとが一致したストローブ値を、ストローブ最大値STBmaxとすればよい。また、閾値の最小値VtnMINに対応する半導体装置SDminを特定する。そして、半導体装置SDminを用いてストローブ最小値STBminを決定する。ストローブ最小値STBminを決定するには、例えば、ストローブ値を変化させながら、半導体装置SDminテストパターンを供給する。そして、テスト出力信号と期待値パターンとが一致したストローブ値を、ストローブ最小値STBminとすればよい。ストローブ最大値STBmax及びストローブ最小値STBminは、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。そして、上述の式1に閾値の最大値VtnMAX、閾値の最小値VtnMIN、ストローブ最大値STBmax及びストローブ最小値STBminを代入し、以下の式2及び3が得られる。式2及び3より、傾きaの値は以下の式4で表される。式2及び4より、切片bの値は以下の式5で表される。すなわち、条件が既知である2点を特定し、その2点を用いた内挿で1次関数を求めることにより、ストローブ演算式212を確定することが可能である。本実施の形態では、変数としてVtnを用いているので、ストローブ演算式212は、1変数の1次関数となる。以上のように、検査装置100では、検査対象である半導体装置に対するストローブ値を、演算により予め決定する。従って、ストローブ値を変化させながら繰り返し検査を行う一般的な検査装置と比べて、検査時間を短縮することが可能である。換言すれば、検査装置100を用いることにより、短時間で半導体装置の検査を行うことができる検査方法を提供することが可能である。また、検査装置100は、検査対象となる半導体装置内での配線オープン故障による誤判定を防止することが可能である。以下、配線オープン故障による誤判定の防止について、まず、半導体装置内での配線オープン故障発生のメカニズムの例を説明する。半導体装置においては、一般に、層間絶縁膜で絶縁された多層配線が形成される。図6A~図6Eは、半導体装置における多層配線の製造工程を模式的に示す断面図である。半導体基板40上には、第1の配線41a及び41bが形成されている。第1の配線41a及び41bは、層間絶縁膜42で埋め込まれている。層間絶縁膜42の上には、第2の配線の基となる導電膜51が形成されている。第1の配線41a及び41bの上面と導電膜51の下面との間には、層間絶縁膜42を貫くビア44a及び44bが形成されている図6A。なお、図6A~図6Eでは、第1の配線41a及び41b、第2の配線43a及び43b、導電膜51を多層膜として表示している。多層配線の形成にあたっては、導電膜51上に、フォトレジスト52を塗布する。この際、フォトレジスト塗布の不具合により、フォトレジスト52中には、気泡53が生じる場合が有る。この気泡53が、配線オープン故障発生の原因となる図6B。次いで、フォトレジスト52を露光、現像し、第2の配線を形成するためのパターンを形成する。この際、気泡53が第1の配線41a上のパターンの端部に位置すると、パターンの肩部が崩れてしまい、正常なパターン形状図6Cに点線で表示が得られない。その結果、本来フォトレジスト52で保護されるべき第1の配線41a上の導電膜51が部分的に露出してしまう図6C。次いで、フォトレジスト52をエッチングマスクとして、例えばRIEReactiveIonEtchingによるエッチングを行い、パターン開口部の導電膜51を除去する。これにより、第2の配線43a及び43bを形成する。ところが、前述のように、第1の配線41a上の導電膜51が露出しているので、ビア44aが部分的に露出してしまう。その結果、第2の配線43aとビア44aとの接触面積が小さくなってしまう図6D。その後、例えばアッシングにより、フォトレジスト52を除去し、多層配線が作製される図6E。上述のように、気泡53の存在のため、第2の配線43aとビア44aとの接触面積が、本来の接触面積よりも小さくなってしまう。例えばトランジスタのゲートに接続する配線に、このような配線オープン故障が生じると、ゲート抵抗が増大してしまう。その結果、検査時における半導体装置の動作に不具合が生じ、誤った検査結果に帰結するおそれがある。図7は、半導体装置における配線オープン故障の影響を模式的に示す回路図である。以下では、2つのインバータが接続された回路を例に説明する。図7に示すように、PchトランジスタMP1とNMOSトランジスタMN1とが、インバータを構成する。PMOSトランジスタMP1のドレインとNMOSトランジスタMN1のドレインとが、相互に接続されている。PMOSトランジスタMP1のソースは、電源VDDと接続される。NMOSトランジスタMN1のソースは、グランドVSSと接続される。また、PMOSトランジスタMP2とNMOSトランジスタMN2とが、インバータを構成する。PMOSトランジスタMP2のドレインとNMOSトランジスタMN2のドレインとが、相互に接続されている。PMOSトランジスタMP2のソースは、電源VDDと接続される。NMOSトランジスタMN2のソースは、グランドVSSと接続される。PMOSトランジスタMP1及びNMOSトランジスタMN1のゲートは、PMOSトランジスタMP2及びNMOSトランジスタMN2の接続点と接続されている。図7は、PMOSトランジスタMP1及びNMOSトランジスタMN1のゲートに接続するノードに、配線オープン故障が発生している例を示している。よって、配線オープン故障により生じる高抵抗を、抵抗Roで表示している。図8は、配線オープン故障の有無によるゲート電圧の波形の差異を示す波形図である。図8の波形WS1は、配線オープン故障が無い場合のゲート電圧の波形を示す。波形WS2は、配線オープン故障が有る場合のゲート電圧の波形を示す。配線オープン故障が生じている半導体装置にテストパターンを入力すると、配線オープン故障による抵抗Roのため、トランジスタのゲートでの電圧変化が緩やかになる。その結果、トランジスタの動作が遅くなってしまう。図9は、配線オープン故障が生じている場合のテスト出力信号の波形を示す波形図である。例えば、配線オープン故障が無い場合には、半導体装置のトランジスタは速やかに動作し、テスト出力信号も速やかに出力される図9の波形WSa。これに対し、配線オープン故障が有る場合には、半導体装置のトランジスタの動作が遅くなる。そのため、テストパターンが高周波信号である場合には、トランジスタの動作がテストパターンに追従できず、テスト出力信号の波形は変化してしまう。以下では、半導体装置内のNMOSトランジスタを例に説明する。テストパターンの供給を開始され、テストパターンがローレベルからハイレベルに遷移すると、NMOSトランジスタのゲート電圧が上昇を始める。しかし、テストパターンが高周波信号である場合には、ゲート電圧が閾値Vtnに到達する前に、テストパターンがハイレベルからローレベルに遷移してしまう。よって、ゲート電圧は下降してしまう。つまり、NMOSトランジスタは本来オン状態とならなければならないのに、配線オープン故障のため、NMOSトランジスタはオフ状態のままとなってしまう。よって、テスト出力信号のレベルは変化しない図9の波形WSb。この場合、テスト出力信号と期待値パターンとは不一致となるので、配線オープン故障を検出することができる。一方、ストローブ値を変化させながら繰り返し検査を行う一般的な検査装置では、上述のように、テストパターンを繰り返し半導体装置に供給してテストを行う。このため、NMOSトランジスタのゲート電圧がローレベルに落ちきらない状態で、テストパターンのレベル遷移が続くこととなる。このような状況が継続すると、テストパターンがローレベルからハイレベルに遷移するタイミングで、NMOSトランジスタのゲート電圧が閾値Vtnを超える現象が生じることがある。すると、トランジスタの動作は遅いため、配線オープン故障が無い場合の波形WSaよりは遅延するものの、テスト出力信号が立ちあがってしまう図9の波形WSc。その結果、一般的な検査装置では、波形WScの立ち上がりが検査パス範囲PASS内である場合には、半導体装置に配線オープン故障が有るにもかかわらず、配線オープン故障が見逃されてしまう。ところが、検査装置100は、予めストローブ値を演算により求めるので、ストローブ値を変化させながら繰り返し検査を行う必要が無い。そのため、上述のような配線オープン故障を見逃してしまうという誤判定を防止することが可能となる。こうした配線オープン故障は、これまでのようなノード幅が大きい回路では問題とならないが、今後微細化が進展した場合には顕在化すると考えられる。従って、将来、微細化が進んだ半導体装置の検査を行う場合において、本実施の形態にかかる検査装置100を適用することは、特に有効である。また、上述のように、検査装置100の動作は、プログラム21により統制することが可能である。つまり、プログラム21によりコンピュータなどのハードウェアを制御することにより、短時間で半導体装置の検査を行うことができる半導体装置の検査装置及び検査方法を実現することができる。また、検査装置100は、特許文献1にかかる検査装置300に比べて、以下に示す利点を更に有する。検査装置300では、ステップS34~S39のループ処理中に1度でも合格と判定されれば、検査自体に合格したものとして判定される。よって、所定のストローブタイミングで複数回のテストを行い、全ての回数又は一定回数以上の合格をもって検査に合格したものと判定する検査には、検査装置300は原理的に適用できないという欠点がある。これに対し、検査装置100は、予め演算により最適なストローブ値を決定してから検査を行うので、同じストローブ値を用いて複数回の検査を行うことは容易に可能である。よって、検査装置100は上記の検査装置300特有の欠点を解決することも可能である。実施の形態2次に、実施の形態2について説明する。本実施の形態は、実施の形態1と比較して、ストローブ演算式212が異なる。以下では、実施の形態1と同様に、検査装置100が、プログラムサーバ20に格納されているプログラム21及び特性データDAT1~DATnを用いてストローブ演算式212の傾きa及び切片bを算出する場合について説明する。ストローブ値STBは、PMOSトランジスタの閾値の絶対値|Vtp|とも比例関係を有するものとして近似できる。本実施の形態では、PMOSトランジスタの閾値の絶対値|Vtp|とNMOSトランジスタの閾値Vtnを用いて、ストローブ値STBを算出する。この場合、ストローブ値STBは、以下の式6で表される。まず、特性データDAT1~DATnを参照し、PMOSトランジスタの閾値の絶対値の最大値|VtpMAX|、PMOSトランジスタの閾値の絶対値の最小値|VtpMIN|、NMOSトランジスタの閾値の最大値VtnMAX及びNMOSトランジスタの閾値の最小値VtnMINを検出する。次いで、VtnMAX及び|VtpMAX|に対応する半導体装置SDmaxを特定する。そして、半導体装置SDmaxを用いてストローブ最大値STBmaxを決定する。また、VtnMIN及び|VtpMIN|に対応する半導体装置SDminを特定する。そして、半導体装置SDminを用いてストローブ最大値STBminを決定する。なお、ストローブ最大値STBmax及びストローブ最大値STBminの決定については、実施の形態1と同様の方法を用いることが可能である。既知の方法としては、例えば特許文献1に示す方法を適用することができる。ストローブ最大値STBmax及びストローブ最小値STBminは、実施の形態1と同様に、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。そして、上述の式6に、VtnMAX、|VtpMAX|、ストローブ最大値STBmaxを代入し、以下の式7が得られる。また、上述の式6に、VtnMIN、|VtpMIN|、ストローブ最小値STBminを代入し、以下の式8が得られる。式7及び8より、傾きaの値は以下の式9で表される。式7及び9より、切片bの値は以下の式10で表される。図10は、実施の形態2にかかるストローブ演算式212を示すグラフである。図10に示すように、NMOSトランジスタの閾値Vtn、PMOSトランジスタの閾値Vtp及びストローブ値STBは、3次元空間における線L20で示される関係を有する。尚、線L21は検査パス範囲の下限であり、線L22は検査パス範囲の上限である。本実施の形態では、検査装置100は、検査対象となる半導体装置に対するストローブ値を演算により予め決定する。従って、ストローブ値を変化させながら検査を行う一般的な検査装置と比べて、実施の形態1と同様に、検査時間を短縮することが可能である。さらに、本実施の形態では、NMOSトランジスタの閾値Vtnのみならず、PMOSトランジスタの閾値Vtpも用いて、ストローブ演算式212を決定する。よって、実施の形態1よりも精密にストローブ値を決定することができる。実施の形態3次に、実施の形態3について説明する。本実施の形態は、実施の形態1及び2の変形例であり、ストローブ演算式212に別のパラメータが追加されている。ストローブ値STBは、トランジスタのゲート長Lにも比例する。この場合、実施の形態1にかかる式1は、以下の式11に書き換えることができる。同様に、実施の形態2にかかる式6は、以下の式12に書き換えることができる。式11及び式12を用いて傾きa及び切片の係数bを算出する方法は、切片部分のLを考慮する他は、それぞれ実施の形態1及び2と同様であるので、説明を省略する。本実施の形態によれば、更にトランジスタのゲート長を考慮したストローブ値の設定が可能である。従って、実施の形態1及び2に比べて、より精密なストローブ値の算出が可能である。実施の形態4次に、実施の形態4について説明する。本実施の形態は、実施の形態3の変形例であり、ストローブ演算式212に更に別のパラメータが追加されている。ストローブ値STBは、半導体装置の検査温度Tに比例し、動作電圧V及び動作周波数Fに反比例する。この場合、実施の形態3にかかる式11は、以下の式13に書き換えることができる。同様に、実施の形態3にかかる式12は、以下の式14に書き換えることができる。式13及び式14を用いて傾きa及び切片の係数bを算出する方法は、切片部分のL、T、F及びVを考慮する他は、それぞれ実施の形態1及び2と同様であるので、説明を省略する。本実施の形態によれば、更に検査温度、動作電圧及び動作周波数を考慮したストローブ値の設定が可能である。従って、実施の形態1~3に比べて、より精密なストローブ値の算出が可能である。実施の形態5次に、実施の形態5にかかる検査装置200について説明する。検査装置200は、実施の形態1にかかる検査装置100の変形例である。図11は、実施の形態5にかかる検査装置200の構成を示すブロック図である。検査装置200では、プログラム21に代えてプログラム22を用いる点が検査装置100と異なる。プログラム22は、テストパターン211、期待値パターンEP、ストローブ演算式212及び入力開始タイミング演算式213を有する。テストパターン211、期待値パターンEP、ストローブ演算式212については、プログラム21と同様であるので説明を省略する。また、検査装置200は入出力端子T1を有し、半導体装置SD1は入出力端子T2を有する。入出力端子T1と入出力端子T2との間は、信号線6で接続される。クロック信号生成部3及びテスト信号生成部4の出力は、入出力端子T1と接続される。すなわち、信号線6は、半導体装置SD1へのテスト入力信号Dinの入力動作と、半導体装置SD1からのテスト出力信号Doutの出力動作とで、共用される。半導体装置SD1に対して、連続して異なる検査を行う場合には、ある検査におけるテスト出力信号と、次の検査でのテスト入力信号とが、信号線6上で衝突しないようにしなければならない。つまり、信号線6上に、テスト入力信号Dinとテスト出力信号Doutが混在してはならない。ところが、実施の形態1において説明したように、テスト出力信号Doutは、期待値パターンEPに対して遅延する。図12は、実施の形態5にかかる検査装置200における信号のタイミングチャートである。テスト出力信号Doutは、遅延が無い場合の出力信号パターンである期待値パターンの立下りタイミング図12のタイミングTm1よりも、遅延D3だけ遅れて立ち下がる図12のタイミングTm2。よって、遅延D3を考慮しない状態でテスト入力信号Din0を入力すると、遅延D3が生じている期間、信号線6上でテスト入力信号Din0とテスト出力信号Doutが衝突することとなる。信号線6上におけるテスト入力信号とテスト出力信号との衝突を防ぐには、遅延D3を考慮して、テスト入力信号の入力開始を遅らせればよい。図12においては、遅延D3を考慮した入力開始タイミングTsを付加したテスト入力信号DinをタイミングTm3で入力している。これにより、信号線6上での信号の衝突を防止することができる。信号線6上での信号の衝突防止を実現するには、入力開始タイミングTsが、少なくともテスト出力信号Doutの遅延D3よりも大きいことが必要である。なお、入力開始タイミングは、半導体装置の検査条件の一つに対応する値である。ここで、遅延D3の大きさについて検討する。遅延D3は、実施の形態1における遅延D1及びD2と同様に、半導体装置のトランジスタの閾値Vtnに比例する。従って、入力開始タイミングTsも、半導体装置のトランジスタの閾値Vtnに比例する。この場合、入力開始タイミングTsは、以下の式15で表される。以下、検査装置200の動作について、半導体装置SD1を検査する場合を例として、具体的に説明する。検査装置200におけるストローブ値の設定などの動作については、検査装置100と同様である。よって、以下では、信号線6上での信号の衝突を防止するための検査装置200の動作について説明する。図13は、信号線6上での信号の衝突を防止するための検査装置200の動作を示すフローチャートである。初期状態において、半導体装置SD1からは、信号線6を介して、判定部5にテスト出力信号Doutが出力されている。この際、半導体装置SD1の検査は開始しているので、記憶部2には既に特性データDAT1~DATn及びプログラム22が格納されている。演算部1は、記憶部2から半導体装置SD1に対応する特性データDAT1と、プログラム22のテストパターン211及び入力開始タイミング演算式213と、を読み込むステップS21。演算部1は、特性データDAT1中のトランジスタの閾値Vtnを、上述の式15に代入することにより、入力開始タイミングTs1を算出するステップS22。演算部1は、制御信号CON1により、クロック信号生成部3にテストパターン211で指定された波形を通知する。また、演算部1は、制御信号CON3により、クロック信号生成部3に入力開始タイミングTs1の値を通知するステップS23。クロック信号生成部3は、クロック信号CLKが生成するタイミングに入力開始タイミングTs1を加えたタイミングで、テスト入力信号Dinを半導体装置SD1に出力するステップS24。以上の動作により、検査装置200は、入力開始タイミングTs1を考慮して、テスト入力信号Dinを出力することが可能である。これにより、信号線における信号の衝突を防止し、半導体装置の検査を正確に行うことができる。続いて、入力開始タイミング演算式213の傾きc及び切片dの決定方法について説明する。以下では、検査装置200が、プログラムサーバ20に格納されているプログラム22及び特性データDAT1~DATnを用いて入力開始タイミング演算式213の傾きc及び切片dを算出する場合について説明する。式15は、実施の形態1にかかる式1と同形式の式であるので、式1の傾きa及び切片bを求めるのと同様の手順で、式15の傾きc及び切片dを求めることが可能である。以下、式15の傾きc及び切片dの算出方法について、具体的に説明する。まず、特性データDAT1~DATnを参照し、NMOSトランジスタの閾値の最大値VtnMAX及びNMOSトランジスタの閾値の最小値VtnMINを検出する。次いで、VtnMAX及び|VtpMAX|に対応する半導体装置SDmaxを特定する。そして、半導体装置SDmaxを用いて入力開始タイミング最大値TsMAXを決定する。また、VtnMIN及び|VtpMIN|に対応する半導体装置SDminを特定する。そして、半導体装置SDminを用いて入力開始タイミング最小値TsMINを決定する。なお、入力開始タイミング最大値TsMAX及び入力開始タイミング最小値TsMINの決定については、実施の形態1及び2と同様の方法を用いることが可能である。入力開始タイミング最大値TsMAX及び入力開始タイミング最小値TsMINは、ストローブ値と同様に、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。そして、上述の式15に閾値の最大値VtnMAX、閾値の最小値VtnMIN、入力開始タイミング最大値TsMAX及び入力開始タイミング最小値TsMINを代入し、以下の式16及び17が得られる。式16及び17より、傾きcの値は以下の式18で表される。式16及び18より、切片dの値は以下の式19で表される。すなわち、ストローブ値STBの算出と同様に、条件が既知である2点を特定し、その2点を用いた内挿により、入力開始タイミング演算式213の傾きc及び切片dを決定することが可能である。以上のように、検査装置300では、ある半導体装置に対するテスト入力信号の入力開始タイミングを演算により予め決定する。これにより、信号の入出力を単一の信号線で行う場合でも、信号線上での信号の衝突を防止でき、正確な検査を確実に行うことができる。よって、本構成によれば、信号の入出力を単一の信号線で行う場合でも、正確な半導体装置の検査を行うことができる検査方法を提供することが可能である。また、上述のように、検査装置300の動作は、プログラム22により統制することが可能である。つまり、プログラム22により検査装置などを統制することにより、信号の入出力を単一の信号線で行う場合でも、半導体装置の検査を行うことができる検査装置及び検査方法を実現することができる。実施の形態6次に、実施の形態6について説明する。本実施の形態は、上述の実施の形態の変形例である。半導体装置の検査を行うには、半導体ウエハ上にマトリックス状に形成された半導体装置を検査する場合が有る。この場合、同時に複数個の半導体装置の検査を行う場合が有る。例えば、4個の半導体装置SD1~SD4の検査を同時に行う場合について説明する。図14は、半導体ウエハWaf上に形成された半導体装置SD1~SD4を行う場合の構成を示す模式図である。半導体装置SD1~SD4のそれぞれと検査装置100との間は、配線W1~W4で接続される。図14に示すように、配線W1~W4は、それぞれ長さが異なっている。そのため、クロック信号CLK、テスト入力信号Din及びテスト出力信号Doutに生じる遅延は、配線W1~W4のそれぞれで異なる。この場合、トランジスタの閾値などの特性データだけを参照してストローブ値を決定すると、配線長の違いによる誤差を反映できないこととなる。従って、本実施の形態では、検査装置100は、配線長の影響を考慮した演算式を用いる。本実施の形態では、検査装置100のストローブ演算式212は、式1に変更を加えた式20で表すことができる。なお、式20の係数eは任意の係数であり、WLは配線長である。これにより、半導体装置の位置、すなわち半導体装置までの配線長の影響を考慮した検査が可能となる。すなわち、本実施の形態によれば、半導体装置までの配線長の影響を考慮した半導体装置の検査装置、検査方法及び検査プログラムを提供することができる。その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、演算式が1次関数である例について説明したが、演算式は他の関数とすることができる。例えば、演算式は、2次関数や3次関数などの高次関数とすることも可能である。上述の実施の形態では、演算式は1変数又は2変数の関数としたが、これは例示に過ぎない。演算式は、3変数以上の関数とすることも可能である。上述の実施の形態では、演算式は単調増加関数としたが、演算式には単調減少関数を適用することも可能である。実施の形態4では、トランジスタのゲート長L、検査温度T、動作電圧V及び動作周波数Fの影響を反映するために項bLT/FVを用いた。しかし、トランジスタのゲート長L、検査温度T、動作電圧V及び動作周波数Fの影響の影響をそれぞれ独立に、あるいは別の組み合わせで反映させることも可能である。例えば、検査温度Tのみを考慮する場合は、項bTを用いることができる。動作電圧Vのみを考慮する場合は、項b/Vを用いることができる。動作周波数Fのみを考慮する場合は、項b/Fを用いることができる。例えば、トランジスタのゲート長Lと、検査温度T、動作電圧V及び動作周波数Fのいずれかと、を考慮する場合には、項bLT、bL/V及びbL/Fのいずれかを用いることができる。検査温度Tと、動作電圧V及び動作周波数Fのいずれかと、を考慮する場合には、項bT/V及びbT/Fのいずれかを用いることができる。動作電圧V及び動作周波数Fを考慮する場合には、項b/FVを用いることができる。例えば、トランジスタのゲート長Lと、検査温度T、動作電圧V及び動作周波数Fの4つのパラメータのうち、いずれか3つを考慮する場合には、項bLT/V、bLT/F、bL/VF及びbT/VFのいずれかを用いることができる。実施の形態5では、入力開始タイミングTsはNMOSトランジスタの閾値Vtnに比例するとして説明したが、実施の形態2と同様に、PMOSトランジスタの閾値Vtpを考慮した演算式を用いることも可能である。すなわち、入力開始タイミングTsは、Vtn|Vtp|に比例するものとしてよい。実施の形態6では、検査装置100を用いたが、検査装置200を用いることが勿論可能である。この場合、式11に配線長の影響を示す項eWLを加えればよい。同様に、実施の形態3の式13及び実施の形態4の式14についても、配線長の影響を示す項eWLを加えることが可能である。また、実施の形態5の式15で示したように、入力開始タイミングTsは、トランジスタの閾値に対して、ストローブ値STBと同様の依存関係がある。よって、式15に配線長の影響を示す項eWLを加えた演算式を用いて、入力開始タイミングTsを算出することができる。実施の形態5及び6についても、実施の形態3及び4で説明したように、トランジスタのゲート長L、検査温度T、動作電圧V及び動作周波数Fを考慮した項を用いることも可能であることは勿論である。上述の実施の形態では、演算式の傾き及び切片の値を決定するのに、トランジスタの閾値の最大値及び最小値を用いた、あくまで例示に過ぎない。演算式の傾き及び切片を求めることができるならば、最大値及び最小値以外の値を用いてもよい。上述の実施の形態では、特性データとしてトランジスタの閾値を用いたが、あくまで例示に過ぎない。例えば、検査対象となる半導体製造装置に形成された素子のサイズ、容量やトランジスタのゲート幅など、他の特性データを変数とする演算式を用いることも可能である。