"トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第1の配線と、第2の配線と、を有し、前記トランジスタのゲートは、前記容量素子を介して前記第1の配線と電気的に接続され、前記トランジスタの第1の端子は、画素電極と電気的に接続され、前記トランジスタの第2の端子は、前記第3のスイッチ及び前記第1のスイッチを介して前記第2の配線と電気的に接続され、前記トランジスタの第2の端子は、前記第2のスイッチ及び前記第3のスイッチを介して前記トランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項に記載された半導体装置、又は、請求項4乃至請求項5のいずれか一項に記載された表示装置を具備することを特徴とする電子機器。上述した非特許文献1に記載の表示装置はPチャネル型のトランジスタを表示素子を駆動する駆動トランジスタに用いている。ここで、Pチャネル型のトランジスタはオフ電流が大きくなりやすいため、画素中のスイッチング用トランジスタにはNチャネル型のトランジスタが必要になる場合が多い。すると、Pチャネル型のトランジスタのみで画素を構成することは困難となる。そのため、駆動トランジスタにPチャネル型のトランジスタを採用すると、単極性のトランジスタのみで構成される表示パネルを作製することは困難となる。ところで、有機ELディスプレイやFEDフィールドエミッションディスプレイなどの表示装置の需要は増加しているが、非常に多くの個数のTFTを製造する必要があるため、歩留まりなどの面からその製造コストを十分に低く抑えることは難しい。表示装置は表示パネルの作製工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程で製造することが望ましい。そこで、表示パネルに形成されるTFTをNチャネル型又はPチャネル型のいずれか一方の導電型のみのTFTを用いて構成することが試みられている。この方法により、イオンドーピング工程の一部を省略することができ、さらにフォトマスクの枚数も削減することができる。その結果、表示装置のコストダウンを図ることができる。そこで、画素を構成する回路が形成された半導体装置において、その製造コストが削減された半導体装置を提供することを課題とする。また、画素を有する表示装置において、その製造コストが削減された表示装置を提供することを課題とする。また、その表示装置の駆動方法を提供することを課題とする。また、上記の表示装置を表示部に有する電子機器を提供することを課題とする。表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、駆動トランジスタのゲート端子の電位と信号線の電位との電位差を保持する保持手段と、駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有する画素において、駆動トランジスタにNチャネル型のトランジスタを用いる。表示素子と、表示素子を駆動する駆動トランジスタとアナログの電位が入力される信号線と、駆動トランジスタのゲート端子の電位と信号線の電位との電位差を保持する保持手段と、駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有する画素において、該駆動トランジスタと該表示素子でソースフォロワを構成する。本発明の半導体装置は、表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、を有し、該駆動トランジスタはNチャネル型のトランジスタである。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、該駆動トランジスタはNチャネル型トランジスタである。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、アナログの電位が入力される信号線と、電源線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタの第1の端子は該表示素子の画素電極に接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、アナログの電位が入力される信号線と、電源線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、アナログの電位が入力される信号線と、電源線と、配線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタの第1の端子は該表示素子の画素電極に接続され且つ第3のスイッチを介して該配線と接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ映像信号電位が入力される第1の信号線と、規則的な波形のアナログ電位が入力される第2の信号線と、電源線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、該容量素子の他方の電極は、該第1の信号線と該第3のスイッチを介して、該第2の信号線と該第4のスイッチを介して、接続され、該駆動トランジスタの第1の端子は該表示素子の画素電極に接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の半導体装置の他の構成は、表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ映像信号電位が入力される第1の信号線と、規則的な波形のアナログ電位が入力される第2の信号線と、電源線と、を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、該容量素子の他方の電極は、該第1の信号線と該第3のスイッチを介して、該第2の信号線と該第4のスイッチを介して、接続され、該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の半導体装置の他の構成は、上記構成において、該第1のスイッチ及び第2のスイッチはNチャネル型トランジスタである。本発明の半導体装置の他の構成は、上記構成において、該第1のスイッチはPチャネル型のトランジスタであり、該第2のスイッチはNチャネル型のトランジスタである。本発明の半導体装置の他の構成は、上記構成において、該画素を構成する回路の電源線は、RGBの要素毎の画素によって、供給される電位が異なる。本発明の半導体装置の他の構成は、上記構成において、該画素を構成する回路はデルタ配置されている。また、表示素子と表示素子の駆動を制御する駆動トランジスタを有する画素において、駆動トランジスタにNチャネル型のトランジスタを用いる。また、駆動トランジスタのソース端子を表示素子の陽極に接続する。本発明の表示装置は、表示素子と、該表示素子を駆動するトランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタのゲート端子は該容量素子を介して該信号線と接続され、該表示素子と該駆動トランジスタはソースフォロワを構成し、該駆動トランジスタのゲート端子が該ソースフォロワの入力端子であり、該駆動トランジスタのソース端子がソースフォロワの出力端子である。本発明の表示装置は、表示素子と、該表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのソース端子は該表示素子の陽極と接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタはNチャネル型トランジスタであり、該駆動トランジスタのソース端子は該表示素子の陽極と接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタの第1の端子は該表示素子の画素電極に接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続され、該電源線は、該表示素子の対向電極に供給される電位よりも高い電位が供給されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、アナログの電位が入力される信号線と、電源線と、配線とを備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタの第1の端子は、該表示素子の画素電極と接続され、且つ該配線と第3のスイッチを介して接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され、且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ映像信号電位が入力される第1の信号線と、規則的な波形のアナログ電位が入力される第2の信号線と、電源線と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、該容量素子の他方の電極は、該第1の信号線と該第3のスイッチを介して、該第2の信号線と該第4のスイッチを介して、接続され、該駆動トランジスタの第1の端子は該表示素子の画素電極に接続され、該駆動トランジスタの第2の端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続され、該電源線は、該表示素子の対向電極に供給される電位よりも高い電位が供給されている。本発明の表示装置の他の構成は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ映像信号電位が入力される第1の信号線と、規則的な波形のアナログ電位が入力される第2の信号線と、電源線と、を備える画素を有し、該駆動トランジスタはNチャネル型のトランジスタであり、該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、該容量素子の他方の電極は、該第1の信号線と該第3のスイッチを介して、該第2の信号線と該第4のスイッチを介して、接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続されている。本発明の表示装置の他の構成は、上記構成において、該第1のスイッチ及び第2のスイッチはNチャネル型トランジスタである。本発明の表示装置の他の構成は、上記構成において、該第1のスイッチはPチャネル型のトランジスタであり、該第2のスイッチはNチャネル型のトランジスタである。本発明の表示装置の他の構成は、上記構成において、該画素の電源線は、RGBの要素毎の画素によって、供給される電位が異なる。本発明の表示装置の他の構成は、表示素子と、アナログの電位が入力される信号線と、駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、該表示素子に順方向の電流を供給するための第1の経路と、該表示素子に逆方向の電流を供給するための第2の経路と、備える画素を有し、該第1の経路に該表示素子を駆動する該駆動トランジスタを備え、該第2の経路に電流の供給を制御する制御手段を備え、該駆動トランジスタはNチャネル型トランジスタである。本発明の表示装置の他の構成は、表示素子と、アナログの電位が入力される信号線と、駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、該表示素子に順方向の電流を供給するための第1の経路と、該表示素子に逆方向の電流を供給するための第2の経路と、を有し、該第1の経路に該表示素子を駆動する該駆動トランジスタを備え、該第2の経路に電流の供給を制御する制御手段を備え、該駆動トランジスタはNチャネル型トランジスタである。本発明の表示装置の他の構成は、上記構成において、該画素はデルタ配置されている。また、本発明の電子機器は、上記構成の表示装置を表示部に有するディスプレイ、カメラ、コンピュータ、モバイルコンピュータ、画像再生装置、ゴーグル型ディスプレイ、ビデオカメラ又は携帯電話機である。本発明の表示装置の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子との導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタはNチャネル型トランジスタであり、該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、書き込み期間には、該信号線にアナログ信号電位を供給して該画素に信号を書き込み、発光期間には、該信号線に該アナログ信号電位以上の電位を供給して該駆動トランジスタをオンさせる。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタはNチャネル型トランジスタであり、該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、書き込み期間には、該信号線にアナログ信号電位を供給し、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を導通させて該画素に信号を書き込み、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を非導通にして、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を該保持手段により保持させ、発光期間には、該信号線に該アナログ信号電位より高い電位を供給して該表示素子を発光状態にし、該アナログ信号電位より低い電位を供給して、非発光状態にする。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、アナログの電位が入力される信号線と、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、該駆動トランジスタはNチャネル型トランジスタであり、該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、書き込み期間には、該信号線にアナログ信号電位を供給し、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を導通させて該画素に信号を書き込み、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を非導通にして、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を該保持手段により保持し、発光期間には、該信号線に三角波の電位を供給し、表示素子の発光、非発光状態を制御する。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を備える画素を有し、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続され、該駆動トランジスタはNチャネル型のトランジスタである表示装置の駆動方法であって、該スイッチは、該画素に信号を書き込む際にオンにし、発光期間にはオフにし、該信号線は、信号の画素への書き込み期間にはアナログ信号電位を供給し、発光期間には三角波の電位を供給する。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され且つ該ゲート端子と該第2のスイッチを介して接続され、該駆動トランジスタはNチャネル型のトランジスタである表示装置の駆動方法であって、該第2のスイッチは、該画素に信号を書き込む際にオンにし、該第1のスイッチは、発光期間はオンにし、書き込み期間は該第2スイッチがオンしている期間にオンからオフにし、該信号線は、信号の画素への書き込み期間にはアナログ信号電位を供給し、発光期間には三角波の電位を供給する。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ映像信号電位が入力される第1の信号線と、規則的に変化するアナログ電位が入力される第2の信号線と、電源線と、を備える画素を有し、該駆動トランジスタのゲート端子は該容量素子の一方の電極と接続され、該容量素子の他方の電極は、該第3のスイッチを介して該第1の信号線と接続され、且つ該第4のスイッチを介して該第2の信号線と接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され、且つ該ゲート端子と該第2のスイッチを介して接続され、該駆動トランジスタはNチャネル型のトランジスタであることを特徴とする表示装置の駆動方法であって、該画素に信号を書き込む際には、該第2のスイッチ及び該第3のスイッチをオンにし、該第1のスイッチは、該第2のスイッチ及び該第3のスイッチがオンしている期間の一部の期間はオフにし、該第4のスイッチは、該第2のスイッチ及び該第3のスイッチがオンしていない期間にオンにする。本発明の表示装置の他の駆動方法は、表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、アナログ信号電位が入力される第1の信号線と、三角波の電位が入力される第2の信号線と、電源線と、を備える画素を有し、該駆動トランジスタのゲート端子は該容量素子の一方の電極と接続され、該容量素子の他方の電極は該第3のスイッチを介して該第1の信号線と接続され、該第4のスイッチを介して該第2の信号線と接続され、該駆動トランジスタのソース端子は該表示素子の陽極に接続され、該駆動トランジスタのドレイン端子は、該電源線と該第1のスイッチを介して接続され、且つ該ゲート端子と該第2のスイッチを介して接続され、該駆動トランジスタはNチャネル型のトランジスタである表示装置の駆動方法であって、該画素に信号を書き込む際には、該第2のスイッチ及び該第3のスイッチをオンにし、該第1のスイッチは、該第2のスイッチ及び該第3のスイッチがオンの期間の一部の期間はオフにし、該第4のスイッチは、該第2のスイッチ及び該第3のスイッチがオンしていない期間にオンにする。なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、間に別の素子やスイッチなどが配置されていてもよい。なお、表示素子は、何でもよい。EL素子有機EL素子、無機EL素子又は有機物及び無機物を含むEL素子やフィールドエミッションディスプレイFEDで用いる素子、FEDの一種であるSEDSurface-conductionElectron-emitterDisplay、液晶ディスプレイLCD、プラズマディスプレイPDP、電子ペーパーディスプレイ、デジタルマイクロミラーデバイスDMD、圧電セラミックディスプレイなどで用いる素子など、どのような表示素子でもよい。本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタTFT、半導体基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板、プラスチック基板などに配置することが出来る。本明細書においては、一画素とは色要素の一要素を示すものとする。よって、R赤G緑B青の色要素からなるフルカラー表示装置の場合には、一画素とはRGBの一要素をいうものとする。なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素例えばRGBでフルカラー表示を行う場合に、1つの画像の最小要素を表す三つの色要素の画素がいわゆるデルタ配置されている場合も含むものとする。なお、本明細書において、半導体装置とは半導体素子トランジスタやダイオードなどを含む回路を有する装置をいう。表示素子を駆動する駆動トランジスタにNチャネル型のトランジスタを用いることにより、単極性のトランジスタからなる表示パネルを提供することができる。よって、低コストの表示装置を提供することができる。また、上記の表示装置の駆動方法を提供することができる。また、上記の表示装置を表示部に有することにより低コストの電子機器を提供することができる。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。まず、図1を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動トランジスタ101と、容量素子102と、第1のスイッチ103と、第2のスイッチ104と、表示素子105と、第1の走査線G1line106と、第2の走査線G2line107と、信号線Dataline108と、電源線Supplyline109とを有している。なお、駆動トランジスタ101にはNチャネル型トランジスタを用いている。駆動トランジスタ101のソース端子は表示素子105の陽極と接続され、ゲート端子は容量素子102を介して信号線108と接続され、ドレイン端子は第1のスイッチ103を介して電源線109と接続されている。なお、電源線109には電源電位Vddが供給されている。また、駆動トランジスタ101のゲート端子とドレイン端子は第2のスイッチ104を介して接続されている。よって第2のスイッチ104がオンしているときには駆動トランジスタ101のゲート端子とドレイン端子は導通する。そして、第2のスイッチ104がオフすると、駆動トランジスタ101のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ101のゲート端子又はドレイン端子と信号線108との電位差電圧を容量素子102で保持することができる。また、表示素子105の陰極はVssの電位が供給された配線110と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。次に、図1の画素構成の動作原理について説明する。画素の信号書き込み期間に、第1の走査線106及び第2の走査線107に信号を入力し、第1のスイッチ103及び第2のスイッチ104をオンさせる。すると、駆動トランジスタ101のドレイン端子とゲート端子に電源線109の電源電位Vddが供給される。そして、容量素子102、駆動トランジスタ101及び表示素子105に電流が流れ、容量素子102では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線108にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。やがて、容量素子102には電流が流れなくなる。そして、駆動トランジスタ101及び表示素子105に電流が流れる。なぜなら、このとき駆動トランジスタ101のゲート端子は、第2のスイッチ104によってドレイン端子と導通されているため、ゲート端子の電位は、電源電位Vddとなり駆動トランジスタ101はオンしているからである。この状態で、第1のスイッチ103をオフにする。すると初めは、駆動トランジスタ101と容量素子102に電流が流れるが、やがて、駆動トランジスタ101及び容量素子102に電流が流れなくなる。こうして、駆動トランジスタ101はオフする。このとき、駆動トランジスタ101のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。そして、この状態になったら第2のスイッチ104をオフする。すると、容量素子102には、駆動トランジスタ101がオフするゲート端子の電位と、第2のスイッチ104をオフにした瞬間の信号線108に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、上述した第1のスイッチ103のオンオフを制御する信号は第1の走査線106に、第2のスイッチ104のオンオフを制御する信号は第2の走査線107にパルス信号を入力して行うことができる。なお、画素にアナログ信号が書き込まれると、その際信号線108に供給されたアナログ信号電位を基準にして、信号線108の電位の変動に従って駆動トランジスタ101のオンオフが制御されるようになる。つまり、信号線108の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ101はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ101はオンする。つまり、画素にアナログ信号が書き込まれると、容量素子102が電位差Vpを保持するため、信号線108の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ101のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ101はオフする。一方、信号線108の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ101のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ101はオンする。したがって、画素の発光期間には、第2のスイッチ104をオフにし、第1のスイッチ103をオンにした状態で、信号線108に供給する電位をアナログ的に変化させることで、駆動トランジスタ101のオンオフを制御し、表示素子105に電流が流れている時間をアナログ的に制御して、階調を表現できる。続いて、画素の発光期間において、信号線108に供給する電位について説明する。例えば、発光期間には、信号線108に低電位から高電位にアナログ的に変化する電位を供給する。一例として、図59の波形5901のように直線的に電位が上昇するようにしても良い。また、高電位から低電位へアナログ的に変化する電位を供給しても良い。例えば、波形5902のように直線的に電位が下降するようにしても良い。また、それらを組み合わせた波形でも良い。つまり、一例として、波形5903のように低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を供給しても良い。なお、以下このような波形5903を三角波電位という。または、波形5904のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するような電位を供給しても良い。また、信号線108に供給する電位は直線的な変化でなくとも良い。波形5905のように全波整流回路の出力波形の1周期に相当する波形の電位を供給しても良いし、その波形を上下反転させた波形5906の電位を供給しても良い。また、波形5908や波形5909のような波形の電位を供給してもよい。このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することができる。よって、ガンマ補正などを行うことも可能となる。また、画素の発光期間において、上記の波形5901、波形5902、波形5903、波形5904、波形5905、波形5906、波形5908又は波形5909のパルスを複数連続して供給しても良い。一例として、波形5907に示すように、波形5901のパルスを画素の発光期間において、二回連続して供給しても良い。このようにすることにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。また、画素の発光期間には第1のスイッチ103をオンさせ、駆動トランジスタ101のドレイン端子に電源線109の電源電位Vddを供給する。なお、第2のスイッチ104はオフにしておく。こうして、画素にアナログ信号を書き込む際に信号線108に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナログ信号電位は高くなる。なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画素に入力したアナログ信号電位との大小関係によって、駆動トランジスタ101のオンオフが決定されるからである。画素への信号書き込み期間に画素に入力されるアナログ信号電位が、画素の発光期間において加えられる三角波電位よりも低い場合は、駆動トランジスタ101がオンして、発光する。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が低い方が、画素の発光期間において加えられる三角波電位よりも低い期間が長いことになり、発光する期間も長くなる。よって、階調も高くなる。逆に、画素への信号書き込み期間に画素に入力されるアナログ信号電位が高い方が、画素の発光期間において加えられる三角波電位よりも低い期間が短いことになり、発光する期間も短くなる。よって、階調も小さくなるからである。続いて画素部に図1の画素構成を有する表示装置について図2を用いて説明する。図2の表示装置は、第1の走査線駆動回路201、第2の走査線駆動回路202、信号線駆動回路203、画素部204を有し、画素部204は画素205を複数備えている。行方向に配置された第1の走査線G1lineG1a1~G1am及び第2の走査線G2lineG2b1~G2bmと列方向に配置された信号線DatalineD1~Dn及び電源線SupplylineP1~Pnに対応して画素205がマトリクスに配置されている。画素205は駆動トランジスタ206と、容量素子207と、第1のスイッチ208と、第2のスイッチ209と、表示素子210と、第1の走査線G1aiG1a1~G1amのうちいずれか一つと、第2の走査線G2biG2b1~G2bmのうちいずれか一つと、信号線DjD1~Dnのうちいずれか一つと、電源線PjP1~Pnのうちいずれか一つとを有している。なお、駆動トランジスタ206にはNチャネル型トランジスタを用いている。なお、画素205は画素部204に複数配置された画素の一画素を示している。駆動トランジスタ206のソース端子は表示素子210の陽極と接続され、ゲート端子は容量素子207を介して信号線Djと接続され、ドレイン端子は第1のスイッチ208を介して電源線Pjと接続されている。電源線P1~Pnには電源電位Vddが供給されている。なお、電源線P1~Pnに供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源電位の値を変えても良い。つまり、Rの色要素を表す画素列にはVdd1、Gの色要素を表す画素列にはVdd2、Bの色要素を表す画素列にはVdd3というように供給しても良い。また、駆動トランジスタ206のゲート端子とドレイン端子は第2のスイッチ209を介して接続されている。よって第2のスイッチ209がオンしているときには駆動トランジスタ206のゲート端子とドレイン端子は導通する。そして、第2のスイッチ209がオフすると、駆動トランジスタ206のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ206のゲート端子又はドレイン端子と信号線Djとの電位差電圧を容量素子207は保持することができる。また、表示素子210の陰極はVssの電位が供給された配線211と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、走査線駆動回路は左右に配置してあるがこれに限定されない。片側にまとめて配置しても良い。次に、図2及び図3を用いて本発明の表示装置の動作原理について説明する。図3は図2における表示装置の画素部204のある画素列j列目のタイミングチャートを示す図である。なお、画素部204に複数配置されたそれぞれの画素は、画素205と同様の構成であるため、それぞれの画素の駆動トランジスタ、容量素子、第1のスイッチ、第2のスイッチ及び表示素子は画素205と同様の符号を用いて説明する。図3に示すように、書き込み期間にはj列目の画素のDataline信号線Djにアナログ信号電位が入力されている。そして、i行目のG1line第1の走査線G1aiとG2line第2の走査線G2biにパルス信号が入力されると、第1のスイッチ208と第2のスイッチ209がオンし、i行目の画素の駆動トランジスタ206のドレイン端子には電源線Pjからの電源電位Vddが供給され、容量素子207、駆動トランジスタ206及び表示素子210に電流が流れる。そして、容量素子207では電荷の蓄積若しくは放電が行われる。つまり、容量素子207にもともと蓄積されていた電荷とDataline信号線Djに供給された電位Vaとの関係で電荷の蓄積か放電のどちらかが起きる。そして、第1の走査線G1aiに入力されたパルス信号のパルス幅より第2の走査線G2biに入力されるパルス信号の方のパルス幅が長いことから、第2のスイッチ209がオンしたまま第1のスイッチ208がオフする。そして、第1のスイッチ208がオフした瞬間は、駆動トランジスタ206のゲート端子は電源電位Vddが供給されているため駆動トランジスタ206はオンしている。よって、駆動トランジスタ206、表示素子210及び容量素子207に電流が流れる。やがて、駆動トランジスタ206、表示素子210及び容量素子207に電流が流れなくなる。つまり定常状態となる。こうして、駆動トランジスタ206はオフする。このとき、駆動トランジスタ206のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。なお、完全に定常状態にならなくても良い。駆動トランジスタ206のオンオフを制御するのに必要なゲート電位が取得できれば良い。その後、第2のスイッチ209をオフにし、容量素子207は駆動トランジスタ206がオフするゲート端子の電位と、第2のスイッチ209がオフした瞬間の信号線Djに供給されているアナログ信号電位との電位差を保持する。こうして、i行目j列の画素にDataline信号線Djからアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのDataline信号線D1~Dnからそれぞれのアナログ信号電位が供給され、各列のi行目の画素にアナログ信号が書き込まれる。次に、i1行目のG1line第1の走査線G1ai1とG2line第2の走査線G2bi1にパルス信号が入力されると、i1行目j列の画素のDataline信号線Djには電位Vbが入力され、画素にアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのDataline信号線D1~Dnからそれぞれのアナログ信号電位が供給され、各列のi1行目の画素にアナログ信号が書き込まれる。このように、画素の各行のG1line第1の走査線G1a1~G1amとG2line第2の走査線G2b1~G2bmにパルス信号が供給されて、それぞれの画素にアナログ信号が書き込まれると1フレーム期間の画素部204へのアナログ信号の書き込み期間が終了する。続いて、全行の画素の第1のスイッチ208をオン、第2のスイッチ209をオフにするように、それぞれ第1の走査線G1a1~G1am及び第2の走査線G2b1~G2bmへ信号を供給し、図3に示すようにDataline信号線D1~Dnに三角波電位を供給する。すると、i行目j列の画素はDatalineがVaより低い電位であるときには表示素子210は非発光の状態を維持し、DatalineがVaより高い電位の間Taは表示素子210は発光する。また、i1行目j列の画素も同様に、期間Tbの間は表示素子210が発光する。なお、信号書き込み期間が終了した後、アナログ信号が書き込まれたアナログ信号電位より低い電位がDataline信号線D1~Dnに供給されている間はその画素は発光せず、書き込まれたアナログ信号電位より高くなると発光する原理については、図1の画素構成を用いて説明したとおりなのでここでは詳細な説明を省略する。このように、発光期間においては、全画素の信号線D1~Dnに三角波電位が供給され、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって表示素子210の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。なお、表示素子210の発光非発光を制御する駆動トランジスタ206のオンオフは、上述したように、書き込み期間にDataline信号線D1~Dnに供給されたアナログ信号電位が、発光期間にDataline信号線D1~Dnに入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ206の特性のバラツキの影響を受けることが少なく駆動トランジスタ206のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。また、本発明の画素構成はNチャネル型のトランジスタを、表示素子の発光非発光を制御する駆動トランジスタに用いることができる。一般にPチャネル型トランジスタよりもNチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、高詳細の表示装置を提供することができる。また、トランジスタサイズを小さくすることができることから画素の開口率の向上を図ることが出来る。よって、消費電力の低減された表示装置を提供することができるし、EL素子の信頼性も向上する。また、画素部全体若しくは周辺の駆動回路まで含めてNチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された、低コストの単極性の表示パネルを提供することができる。また、表示装置パネルの有する回路に用いる薄膜トランジスタをNチャネル型のトランジスタのみで構成することができることから、アモルファス半導体やセミアモルファス半導体若しくは微結晶半導体ともいうを半導体層に用いた薄膜トランジスタで構成される回路を有する表示装置を提供することができる。例えばアモルファス半導体としては、アモルファスシリコンa-Si:Hが挙げられる。よって、さらなる、低コスト化を図ることができる。なお、図1や図2などに示すスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性導電型は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源Vss、GND、0Vなどに近い状態で動作する場合はNチャネル型を、反対に、ソース端子の電位が、高電位側電源Vddなどに近い状態で動作する場合はPチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。実施の形態2本実施の形態では、実施の形態1の画素構成とは異なる構成を示す。本実施の形態に示す画素構成は、画素にアナログ信号を書き込む際に供給されるアナログ信号電位と、画素の点灯、非点灯を制御するアナログ信号電位とを別の配線によって画素に供給する構成としている。まず、図4を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動トランジスタ401と、容量素子402と、第1のスイッチ403と、第2のスイッチ404と、表示素子405と、第3のスイッチ406と、第4のスイッチ407と、第1の走査線G1line408と、第2の走査線G2line409と、第1の信号線Data1line410と、第2の信号線Data2line411と、電源線Supplyline412とを有している。なお、駆動トランジスタ401にはNチャネル型トランジスタを用いている。駆動トランジスタ401のソース端子は表示素子405の陽極と接続され、ゲート端子は容量素子402の一方の電極と接続され、容量素子402の他方の電極は、第3のスイッチ406を介して第1の信号線410と、第4のスイッチ407を介して第2の信号線411と接続されている。駆動トランジスタ401のドレイン端子は第1のスイッチ403を介して電源線412と接続されている。なお、電源線412には電源電位Vddが供給されている。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。また、駆動トランジスタ401のゲート端子とドレイン端子は第2のスイッチ404を介して接続されている。よって第2のスイッチ404がオンしているときには駆動トランジスタ401のゲート端子とドレイン端子は導通する。そして、第2のスイッチ404がオフすると、駆動トランジスタ401のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ401のゲート端子ドレイン端子と第1の信号線410に供給されるアナログ信号電位との電位差電圧を容量素子402は保持する。また、表示素子405の陰極はVssの電位が供給された配線413と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。次に、図4の画素構成の動作原理について図5を用いて簡単に説明する。なお、図5に示すタイミングチャートは複数の図4に示す画素がマトリクスに配置された表示装置のj列目の画素列のタイミングチャートを示している。また、図5に示すタイミングチャートにおいて、G1line第1の走査線、G2line第2の走査線の信号がHレベルのときに、それぞれ第1のスイッチ403、第2のスイッチ404がオンし、Lレベルのときにオフするものとする。図4の画素では、各画素の階調を決定するアナログ信号電位が第1の信号線410に供給され、各画素毎の発光時間を制御する電位が第2の信号線411に供給される。なお、第2の信号線411に供給される電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、波形5908、波形5909、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と発光期間が設定される。ここで、i行目の画素の信号書き込み期間について説明する。図5に示すTi期間がi行目の画素の信号書き込み時間を示している。そして、Ti期間以外の間はi行目の画素は発光期間となる。まず、画素の書き込み期間Tiには第3のスイッチ406をオンにし、第4のスイッチ407をオフにする。そして、G2line第2の走査線409は書き込み期間TiにはHレベルの信号が入力され、G1line第1の走査線408は書き込み期間において、HレベルからLレベルに立ち下がる。つまり、第2の走査線409及び第1の走査線408がHレベルの間は第2のスイッチ404及び第1のスイッチ403がオンする。i行目の画素の駆動トランジスタ401のドレイン端子には電源線412からの電源電位Vddが供給され、容量素子402、駆動トランジスタ401及び表示素子405に電流が流れる。そして、容量素子402では電荷の蓄積若しくは放電が行われる。つまり、容量素子402にもともと蓄積されていた電荷とData1line第1の信号線410に供給された電位との関係で電荷の蓄積か放電のどちらかが起きる。そして、G1line第1の走査線408の信号がHレベルからLレベルに立ち下がると、第2のスイッチ404がオンしたまま、第1のスイッチ403がオフする。第1のスイッチ403がオフした瞬間は、駆動トランジスタ401のゲート端子は電源電位Vddが供給されているため駆動トランジスタ401はオンしている。よって、駆動トランジスタ401、表示素子405及び容量素子402に電流が流れる。やがて、駆動トランジスタ401、表示素子405及び容量素子402に電流が流れなくなる。つまり定常状態となる。こうして、駆動トランジスタ401はオフする。なお、完全に定常状態にならなくても良い。駆動トランジスタ401のオンオフを制御するのに必要なゲート電位が取得できれば良い。その後、G1line第1の走査線408に供給される信号はHレベルに立ち上がり、G2line第2の走査線409に供給される信号はLレベルに立ち下がる。つまり、第1のスイッチ403はオンし、第2のスイッチ404はオフする。すると、容量素子402は駆動トランジスタ401がオフするゲート端子の電位と、第2のスイッチ404がオフした瞬間の第1の信号線410に供給されているアナログ信号電位との電位差を保持する。こうして、i行目j列の画素にData1line第1の信号線410からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのData1line第1の信号線410からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にアナログ信号が書き込まれる。こうして、i行目の画素の信号書き込み期間Tiが終了すると、i1行目の画素の信号書き込み期間Ti1が始まり、i行目の画素は発光期間になる。i行目の画素の発光期間にはi行目の画素の第3のスイッチ406をオフにし、第4のスイッチ407をオンにする。なお、図5に示すようにData2line第2の信号線411には三角波電位が供給されている。i行目j列の画素はData2line第2の信号線411が、i行目の画素の信号書き込み期間TiにData1line第1の信号線410に供給されたアナログ信号電位より低い電位であるときには表示素子405は非発光の状態を維持し、Data2line第2の信号線411が、i行目の画素の信号書き込み期間TiにData1line第1の信号線410に供給されたアナログ信号電位より高い電位の間、表示素子405は発光する。よって、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって表示素子405の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素分の時間で良いため、発光期間を長くすることができる。つまり、デューティー比1フレーム期間における発光期間の割合が高いので、表示素子の瞬間輝度を低くすることができる。よって、表示素子の信頼性を向上することができる。また、一行毎の画素の書き込み期間を長くすることができることから、Data1line第1の信号線410にアナログ信号電位を入力する信号線駆動回路の周波数を低くすることができる。よって、消費電力を小さくすることができる。なお、表示素子405の発光非発光を制御する駆動トランジスタ401のオンオフは、上述したように、書き込み期間にData1line第1の信号線410に供給されたアナログ信号電位が、発光期間において、Data2line第2の信号線411に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ401の特性のバラツキの影響を受けることが少なく駆動トランジスタ401のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。また、本発明の画素構成はNチャネル型のトランジスタを、表示素子の発光非発光を制御する駆動トランジスタに用いることができる。一般にPチャネル型トランジスタよりもNチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、画素の開口率が向上し、高詳細表示や消費電力の低減された表示装置を提供することができる。また、画素領域全体若しくは周辺の駆動回路まで含めてNチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された、低コストの単極性の表示装置パネルを提供することができる。また、表示装置パネルの有する回路に用いる薄膜トランジスタをNチャネル型のトランジスタのみで構成することができることから、アモルファス半導体やセミアモルファス半導体若しくは微結晶半導体ともいうを半導体層に用いた薄膜トランジスタで構成される回路を有する表示装置を提供することができる。例えばアモルファス半導体としては、アモルファスシリコンa-Si:Hが挙げられる。なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。実施の形態3本実施の形態では、実施の形態1及び実施の形態2で示した画素構成のスイッチにNチャネル型トランジスタを適用した場合について説明する。まず、図6を用いて実施の形態1で示した図1の画素構成のスイッチにNチャネル型トランジスタを適用した場合について説明する。画素は駆動トランジスタ601と、容量素子602と、第1のスイッチング用トランジスタ603と、第2のスイッチング用トランジスタ604と、表示素子605と、第1の走査線G1line606と、第2の走査線G2line607と、信号線Dataline608と、電源線Supplyline609とを有している。なお、駆動トランジスタ601、第1のスイッチング用トランジスタ603及び第2のスイッチング用トランジスタ604にはNチャネル型トランジスタを用いている。駆動トランジスタ601のソース端子は表示素子605の陽極と接続され、ゲート端子は容量素子602を介して信号線608と接続され、ドレイン端子は第1のスイッチング用トランジスタ603のソース端子及び第2のスイッチング用トランジスタ604の第1の端子ソース端子又はドレイン端子と接続されている。また、第1のスイッチング用トランジスタ603のドレイン端子は電源線609と接続され、ゲート端子は第1の走査線606と接続されている。よって、第1の走査線606にHレベルの信号を供給すると第1のスイッチング用トランジスタ603はオンし、電源線609に供給された電源電位Vddを駆動トランジスタ601のドレイン端子に供給することができる。また、第2のスイッチング用トランジスタ604の第2の端子ソース端子又はドレイン端子は駆動トランジスタ601のゲート端子と接続されている。よって、第2の走査線607にHレベルの信号を供給すると第2のスイッチング用トランジスタ604はオンし、駆動トランジスタ601のドレイン端子とゲート端子を導通することができる。そして、第2のスイッチング用トランジスタ604がオフすると、駆動トランジスタ601のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ601のゲート端子ドレイン端子と信号線608との電位差電圧を容量素子602は保持することができる。また、表示素子605の陰極はVssの電位が供給された配線610と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。なお、図6の画素構成の動作については、図1の画素構成と同様であるので省略する。ここで、スイッチング用トランジスタはリーク電流オフ電流及びゲートリーク電流の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソース又はドレイン間に電流が流れてしまう電流である。よって、第1のスイッチング用トランジスタ603及び第2のスイッチング用トランジスタ604に用いられるNチャネル型のトランジスタは、低濃度不純物領域LightlyDopedDrains:LDD領域ともいうを設けた構成とするのが好ましい。LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。若しくは第2のスイッチング用トランジスタ604のみにLDD領域を設ける。第2のスイッチング用トランジスタ604にオフ電流が流れると、容量素子602の電荷を保持できなくなるからである。そして、第1のスイッチング用トランジスタ603は表示素子605に電流を流すときにオン電流を大きくする必要があるからである。さらに好ましい形態としては、第2のスイッチング用トランジスタ604及び第1のスイッチング用トランジスタ603にLDD領域を設け、少なくとも第1のスイッチング用トランジスタ603のLDD領域はゲート電極と重なる領域を設ける。すると、第2のスイッチング用トランジスタ604はオフ電流を低減し、第1のスイッチング用トランジスタ603はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第1のスイッチング用トランジスタ603は信頼性が向上する。また、駆動トランジスタ601もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動トランジスタ601の膜厚よりも第1のスイッチング用トランジスタ603及び第2のスイッチング用トランジスタ604の膜厚を薄くすると良い。また、第1のスイッチング用トランジスタ603及び第2のスイッチング用トランジスタ604をマルチゲートのトランジスタとすることでゲートリーク電流を低減することができる。特に第2のスイッチング用トランジスタ604にオフ電流が流れてしまうと、容量素子602は書き込み期間に書き込まれた電圧を保持できなくなってしまうので、第2のスイッチング用トランジスタ604のみLDD領域を設けたり、ゲート絶縁膜を薄くしたり、マルチゲートにしても良い。なお、第1の走査線606のHレベルの電位は、電源線609の電位よりも第1のスイッチング用トランジスタ603のしきい値電圧Vth以上高いことが望ましい。また、同様に、第2の走査線607のHレベルの電位も、電源線609の電位よりも第2のスイッチング用トランジスタ604のしきい値電圧Vth以上高いことが望ましい。次に、図7を用いて実施の形態2で示した図4の画素構成のスイッチにNチャネル型トランジスタを適用した場合について説明する。画素は駆動トランジスタ701と、容量素子702と、第1のスイッチング用トランジスタ703と、第2のスイッチング用トランジスタ704と、表示素子705と、第3のスイッチング用トランジスタ706と、第4のスイッチング用トランジスタ707と、第1の走査線G1line708と、第2の走査線G2line709と、第1の信号線Dataline1710と、第2の信号線Dataline2711と、電源線Supplyline712と、第3の走査線714と第4の走査線715とを有している。なお、駆動トランジスタ701、第1のスイッチング用トランジスタ703、第2のスイッチング用トランジスタ704、第3のスイッチング用トランジスタ706及び第4のスイッチング用トランジスタ707にはNチャネル型トランジスタを用いている。駆動トランジスタ701のソース端子は表示素子705の陽極と接続され、ゲート端子は容量素子702の一方の電極と接続されている。容量素子702の他方の電極は、第3のスイッチング用トランジスタ706の第1の端子ソース端子又はドレイン端子、及び第4のスイッチング用トランジスタ707の第1の端子ソース端子又はドレイン端子と接続されている。第3のスイッチング用トランジスタ706の第2の端子ソース端子又はドレイン端子は第1の信号線710と、第4のスイッチング用トランジスタ707の第2の端子ソース端子又はドレイン端子は第2の信号線711と接続されている。駆動トランジスタ701のドレイン端子は第1のスイッチング用トランジスタ703のソース端子及び第2のスイッチング用トランジスタ704の第1の端子と接続されている。そして、第1のスイッチング用トランジスタ703のドレイン端子は電源線712と接続されている。また、駆動トランジスタ701のゲート端子は第2のスイッチング用トランジスタ704の第2の端子と接続されている。よって第2のスイッチング用トランジスタ704がオンしているときには駆動トランジスタ701のゲート端子とドレイン端子は導通される。そして、第2のスイッチング用トランジスタ704がオフすると、駆動トランジスタ701のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ701のゲート端子ドレイン端子と第1の信号線710により供給されるアナログ信号電位との電位差電圧を容量素子702は保持することができる。また、表示素子705の陰極はVssの電位が供給された配線713と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。また、第1のスイッチング用トランジスタ703のオンオフはゲート端子に接続された第1の走査線708に入力される信号で制御し、第2のスイッチング用トランジスタ704のオンオフはゲート端子に接続された第2の走査線709に入力される信号で制御し、第3のスイッチング用トランジスタ706のオンオフはゲート端子に接続された第3の走査線714に入力される信号で制御し、第4のスイッチング用トランジスタ707のオンオフはゲート端子に接続された第4の走査線715に入力される信号で制御する。詳しい動作については、実施の形態1の図4で示した画素構成と同様なので省略する。ここで、スイッチング用トランジスタはリーク電流オフ電流及びゲートリーク電流の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソース又はドレイン間に電流が流れてしまう電流である。よって、第1のスイッチング用トランジスタ703、第2のスイッチング用トランジスタ704、第3のスイッチング用トランジスタ706及び第4のスイッチング用トランジスタ707に用いられるNチャネル型のトランジスタは、LDD領域を設けた構成とするのが好ましい。LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。若しくは第1のスイッチング用トランジスタ703以外の第2のスイッチング用トランジスタ704、第3のスイッチング用トランジスタ706及び第4のスイッチング用トランジスタ707にLDD領域を設けるとよい。第2のスイッチング用トランジスタ704にオフ電流が流れると、容量素子702の電荷を保持できなくなるからである。そして、第1のスイッチング用トランジスタ703は表示素子705に電流を流すときにオン電流を大きくする必要があるからである。さらに好ましい形態としては、第2のスイッチング用トランジスタ704及び第1のスイッチング用トランジスタ703にLDD領域を設け、少なくても第1のスイッチング用トランジスタ703のLDD領域はゲート電極と重なる領域を設ける。すると、第2のスイッチング用トランジスタ704はオフ電流を低減することができる。そして、第1のスイッチング用トランジスタ703はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第1のスイッチング用トランジスタ703は信頼性が向上する。また、駆動トランジスタ701もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動トランジスタ701の膜厚よりも第1のスイッチング用トランジスタ703及び第2のスイッチング用トランジスタ704の膜厚を薄くする良い。また、第1のスイッチング用トランジスタ703及び第2のスイッチング用トランジスタ704をマルチゲートのトランジスタとすることでゲートリーク電流を低減することができる。特に第2のスイッチング用トランジスタ704にオフ電流が流れてしまうと、容量素子702は書き込み期間に書き込まれた電圧を保持できなくなってしまうので、第2のスイッチング用トランジスタ704のみLDDを設けたり、ゲート絶縁膜を薄くしたり、マルチゲートにしても良い。なお、第1の走査線708のHレベルの電位は、電源線712の電位よりも第1のスイッチング用トランジスタ703のしきい値電圧Vth以上高いことが望ましい。また、同様に、第2の走査線709のHレベルの電位は、電源線712の電位よりも第2のスイッチング用トランジスタ704のしきい値電圧Vth以上高いことが望ましい。また、同様に、第3の走査線714のHレベルの電位は、第1の信号線710の電位よりも第3のスイッチング用トランジスタ706のしきい値電圧Vth以上高いことが望ましい。また、同様に、第4の走査線715のHレベルの電位も、第2の信号線711の電位よりも第4のスイッチング用トランジスタ707のしきい値電圧Vth以上高いことが望ましい。また、第3のスイッチング用トランジスタ706と第2のスイッチング用トランジスタ704のオンオフは同じタイミングで制御することが可能であるため、図18に示すように第3のスイッチング用トランジスタ706のゲート端子を第2の走査線709に接続することで図7における第3の走査線714を設けない構成とすることができる。Nチャネル型のトランジスタはLDD領域を容易に形成することができる。よって、本実施の形態で示したように、Nチャネル型のトランジスタをスイッチング用トランジスタとして用いることにより、オフ電流の低減されたスイッチング用トランジスタとすることができる。また、このスイッチング用トランジスタをマルチゲートとすることによりさらなるゲートリーク電流の低減が図られる。よって、スイッチング用トランジスタのスイッチとしての機能をより向上させることができる。また、画素領域全体若しくは周辺の駆動回路まで含めてNチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された、低コストの単極性の表示装置パネルを提供することができる。また、表示装置パネルの有する回路に用いる薄膜トランジスタをNチャネル型のトランジスタのみで構成することができることから、アモルファス半導体やセミアモルファス半導体若しくは微結晶半導体ともいうを半導体層に用いた薄膜トランジスタで構成される回路を有する表示装置を提供することができる。例えばアモルファス半導体としては、アモルファスシリコンa-Si:Hが挙げられる。なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。実施の形態4本実施の形態では、実施の形態1及び実施の形態2で示した画素構成においてスイッチの少なくても一つにPチャネル型トランジスタを用いた場合について説明する。まず図1の画素構成の第1のスイッチ103にPチャネル型トランジスタ、第2のスイッチ104にNチャネル型トランジスタを適用した場合の構成について図20を用いて説明する。画素は駆動トランジスタ2001と、容量素子2002と、Pチャネル型のトランジスタである第1のスイッチング用トランジスタ2003と、Nチャネル型トランジスタである第2のスイッチング用トランジスタ2004と、表示素子2005と、第1の走査線G1line2006と、第2の走査線G2line2007と、信号線Dataline2008と、電源線Supplyline2009とを有している。なお、駆動トランジスタ2001にはNチャネル型トランジスタを用いている。駆動トランジスタ2001のソース端子は表示素子2005の陽極と接続され、ゲート端子は容量素子2002を介して信号線2008と接続され、ドレイン端子は第1のスイッチング用トランジスタ2003のドレイン端子及び第2のスイッチング用トランジスタ2004の第1端子ソース端子又はドレイン端子と接続されている。また、第1のスイッチング用トランジスタ2003のソース端子は電源線2009と接続され、ゲート端子は第1の走査線2006と接続されている。よって、第1の走査線2006にLレベルの信号が供給されると第1のスイッチング用トランジスタ2003はオンし、電源線2009に供給された電源電位Vddを駆動トランジスタ2001のドレイン端子に供給することができる。また、第2のスイッチング用トランジスタ2004の第2端子ソース端子又はドレイン端子は駆動トランジスタ2001のゲート端子と接続されている。よって、第2の走査線2007にHレベルの信号を供給すると第2のスイッチング用トランジスタ2004はオンし、駆動トランジスタ2001のドレイン端子とゲート端子を導通することができる。そして、第2のスイッチング用トランジスタ2004がオフすると、駆動トランジスタ2001のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ2001のゲート端子ドレイン端子と信号線2008との電位差電圧を容量素子2002は保持することができる。また、表示素子2005の陰極はVssの電位が供給された配線2010と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。続いて、本画素構成のタイミングチャートを図21に示す。なお、図3のタイミングチャートと異なるのは、図21に示すG1line第1の走査線の矩形波のHレベルとLレベルが反転しているところである。つまり、図20の画素構成において、第1の走査線2006がHレベルからLレベルに立ち下がると第1のスイッチング用トランジスタ2003はオンする。他の動作については、実施の形態1の図1の画素構成の説明と同じなので省略する。ここで、第1のスイッチング用トランジスタ2003はソース端子が電源電位Vddが供給された電源線2009に接続されているため、ソース端子の電位は固定されている。よって、第1のスイッチング用トランジスタ2003のオンオフを制御する第1の走査線2006に供給する信号は、第1のスイッチング用トランジスタ2003のドレイン端子に接続されている負荷に依存せずに決定することができる。つまり、第1のスイッチング用トランジスタのオンオフを制御するための信号は固定電位である電源電位Vddとゲート端子の電位との電位差がしきい値電圧以上であれば良いため、信号の振幅は最小限に抑えられるため、消費電力を低減することができる。また、第1のスイッチング用トランジスタ2003のドレイン端子は第2のスイッチング用トランジスタ2004を介して容量素子2002と接続されているので、第1のスイッチング用トランジスタ2003はオフ電流が小さくなくてもあまり問題はない。よって、第1のスイッチング用トランジスタ2003はPチャネル型のトランジスタが適している。さらに、第2のスイッチング用トランジスタ2004はNチャネル型のトランジスタであるため、LDD領域を設けることが容易であり、オフ電流を低減することができる。よって、容量素子2002の電圧の保持能力を高くすることができる。次に、図4の画素構成のスイッチの少なくとも一つにPチャネル型のトランジスタを適用した場合の構成について図22に示す。画素は駆動トランジスタ2201と、容量素子2202と、第1のスイッチング用トランジスタ2203と、第2のスイッチング用トランジスタ2204と、表示素子2205と、第3のスイッチング用トランジスタ2206と、第4のスイッチング用トランジスタ2207と、第1の走査線G1line2208と、第2の走査線G2line2209と、第1の信号線Data1line2210と、第2の信号線Data2line2211と、電源線Supplyline2212と、第3の走査線2214とを有している。なお、駆動トランジスタ2201、第2のスイッチング用トランジスタ2204及び第3のスイッチング用トランジスタ2206にはNチャネル型トランジスタを用いており、第1のスイッチング用トランジスタ2203及び第4のスイッチング用トランジスタ2207にはPチャネル型のトランジスタを用いている。駆動トランジスタ2201のソース端子は表示素子2205の陽極と接続され、ゲート端子は容量素子2202の一方の電極と接続され、容量素子2202の他方の電極は、第3のスイッチング用トランジスタ2206の第1の端子ソース端子又はドレイン端子及び第4のスイッチング用トランジスタ2207の第1の端子ソース端子又はドレイン端子と接続されている。第3のスイッチング用トランジスタ2206の第2端子ソース端子又はドレイン端子は第1の信号線2210と、第4のスイッチング用トランジスタ2207の第2の端子ソース端子又はドレイン端子は第2の信号線2211とそれぞれ接続されている。駆動トランジスタ2201のドレイン端子は第1のスイッチング用トランジスタ2203のドレイン端子と接続されている。また、駆動トランジスタ2201のドレイン端子は第2のスイッチング用トランジスタ2204の第1端子ソース端子又はドレイン端子と接続され、駆動トランジスタ2201のゲート端子は第2のスイッチング用トランジスタ2204の第2の端子ソース端子又はドレイン端子と接続されている。よって第2のスイッチング用トランジスタ2204がオンしているときには駆動トランジスタ2201のゲート端子とドレイン端子は導通される。そして、第2のスイッチング用トランジスタ2204がオフすると、駆動トランジスタ2201のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ2201のゲート端子ドレイン端子と第1の信号線2210により供給されるアナログ信号電位との電位差電圧を容量素子2202は保持することができる。また、第1のスイッチング用トランジスタ2203のソース端子は電源線2212と接続されている。また、表示素子2205の陰極はVssの電位が供給された配線2213と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。第1のスイッチング用トランジスタ2203のオンオフはゲート端子に接続された第1の走査線2208に入力される信号で制御し、第2のスイッチング用トランジスタ2204のオンオフはゲート端子に接続された第2の走査線2209に入力される信号で制御し、第3のスイッチング用トランジスタ2206及び第4のスイッチング用トランジスタ2207のオンオフはそれぞれのゲート端子が共に接続された第3の走査線2214に入力される信号で制御する。つまり、第3の走査線がHレベルのときには第3のスイッチング用トランジスタ2206がオンし、Lレベルのときには第4のスイッチング用トランジスタ2207がオンする。よって、書き込み期間と発光期間で画素に接続する配線を切り替えることができる。もちろん第3のスイッチング用トランジスタ2206と第4のスイッチング用トランジスタ2207のオンオフを制御する走査線を別々としても良いが、図22のように共通の走査線で制御することにより画素の開口率を向上させることができる。続いて、本画素構成のタイミングチャートを図24に示す。なお、図5のタイミングチャートと異なるのは、図24に示すG1line第1の走査線の矩形波のHレベルとLレベルが反転しているところである。つまり、図22の画素構成において、第1の走査線2208がLレベルのときは、第1のスイッチング用トランジスタ2203はオンする。そして、第1の走査線2208がLレベルからHレベルに立ち上がると第1のスイッチング用トランジスタ2203はオフする。他の動作については、実施の形態2の図4の画素構成の説明と同じなので省略する。ここで、第1のスイッチング用トランジスタ2203はソース端子が電源電位Vddに接続されているため、ソース端子の電位は固定されている。よって、第1のスイッチング用トランジスタ2203のオンオフを制御する第1の走査線2208に供給する信号は、第1のスイッチング用トランジスタ2003のドレイン端子に接続されている負荷に依存せずに決定することができる。つまり、第1のスイッチング用トランジスタのオンオフを制御するための信号は固定電位である電源電位Vddとゲート端子の電位との電位差がしきい値電圧以上であれば良いため、信号の振幅は最小限に抑えられ、消費電力を低減することができる。また、第1のスイッチング用トランジスタ2203のドレイン端子は第2のスイッチング用トランジスタ2204を介して容量素子2202と接続されているので、第1のスイッチング用トランジスタ2203はオフ電流が小さくなくてもあまり問題はない。よって、第1のスイッチング用トランジスタ2203はPチャネル型のトランジスタが適している。さらに、第2のスイッチング用トランジスタ2204はNチャネル型のトランジスタであるため、LDD領域を設けることが容易であり、オフ電流を低減することができる。よって、容量素子2202は電圧を保持することができる。また、図22の構成の配線をさらに減らした構成について、図23を用いて説明する。図23の構成では、第3のスイッチング用トランジスタ2206と第4のスイッチング用トランジスタ2207のゲート端子が接続されている配線が第2の走査線2209と接続されている。つまり、図22の構成では、容量素子2202の他方の電極に入力する信号を、書き込み期間と発光期間とで切り替るための信号を第3の走査線2214に入力していたが、図23の構成ではこの書き込み期間と発光期間とで切り替えるための信号として、第2の走査線2209に入力される信号を用いる。図23の構成では図22の構成よりさらに配線の数を減らせるため画素の開口率を向上させることができる。また、図1の構成の第1のスイッチ103及び第2のスイッチ104にPチャネル型のトランジスタを用いて配線の数を減らした構成及び動作について図25及び図26を用いて説明する。図25の画素は駆動トランジスタ2501と、容量素子2502と、Pチャネル型のトランジスタである第1のスイッチング用トランジスタ2503と、Pチャネル型トランジスタである第2のスイッチング用トランジスタ2504と、表示素子2505と、第1の走査線G1line2506と、第2の走査線G2line2507と、信号線Dataline2508とを有している。なお、駆動トランジスタ2501にはNチャネル型トランジスタを用いている。駆動トランジスタ2501のソース端子は表示素子2505の陽極と接続され、ゲート端子は容量素子2502を介して信号線2508と接続され、ドレイン端子は第1のスイッチング用トランジスタ2503のドレイン端子及び第2のスイッチング用トランジスタ2504の第1の端子ソース端子又はドレイン端子と接続されている。また、第1のスイッチング用トランジスタ2503のソース端子は他の行の画素の第2の走査線2507と接続され、ゲート端子は第1の走査線2506と接続されている。よって、図26に示すようにi行目の第1の走査線2506にLレベルの信号を供給すると第1のスイッチング用トランジスタ2503はオンする。また、第2のスイッチング用トランジスタ2504の第2の端子ソース端子又はドレイン端子は駆動トランジスタ2501のゲート端子と接続されている。よって、第2の走査線2507にLレベルの信号を供給すると第2のスイッチング用トランジスタ2504はオンし、駆動トランジスタ2501のドレイン端子とゲート端子を導通することができる。そして、第2のスイッチング用トランジスタ2504がオフすると、駆動トランジスタ2501のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ2501のゲート端子ドレイン端子と信号線2508との電位差電圧を容量素子2502は保持することができる。また、表示素子2505の陰極はVssの電位が供給された配線2509と接続されている。なお、書き込み期間以外は他の行の画素の電源線の機能を果たす第2の走査線2507は、Hレベルの電位としてVddが供給される。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。続いて、本画素構成のタイミングチャートを図26に示す。なお、図3のタイミングチャートと異なるのは、図26に示すG1line第1の走査線2506及びG2line第2の走査線2507の矩形波のHレベルとLレベルが反転しているところである。つまり、図25の画素構成において、第1の走査線2506がHレベルからLレベルに立ち下がると第1のスイッチング用トランジスタ2503はオンする。また、第2の走査線2507がHレベルからLレベルに立ち下がると第2のスイッチング用トランジスタ2504はオンする。そして、i行目の第1の走査線2506にLレベルの信号が供給され、第1のスイッチング用トランジスタ2503がオンするとき、i1行目の第2の走査線2507はHレベルに供給されているため、第1のスイッチング用トランジスタ2503のソース端子にHレベルVddの電位を供給することができる。こうして、表示素子2505に電流を供給するための電源線を別途設けずに、他の行の走査線を用いることができる。なお、図25では第1のスイッチング用トランジスタ2503のソース端子を隣の行の第2の走査線2507に接続する構成としたが、これに限られない。しかし、画素のレイアウトを考慮すると、電源線として他の行の第2の走査線2507を用いる場合には、隣の行の画素の第2の走査線2507を用いるのが好ましい。また、第1のスイッチング用トランジスタ2503のソース端子を接続する走査線は電流供給能力を高くする必要があるため、第2の走査線2507にはバッファを設けると良い。なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。実施の形態5本実施の形態では信号書き込み期間において、表示素子へ流れる電流を減らした画素構成及び駆動方法について説明する。まず、実施の形態1で示した画素構成を用いて、画素の動作とそのときの接続について説明する。画素の信号書き込み期間において、駆動トランジスタ101をオンにするためにゲート端子の電位を容量素子102に蓄積するときには、図33のように、電源線109と信号線108を容量素子102を介して接続する。このとき、駆動トランジスタ101のドレイン端子は、ゲート端子若しくは電源線109と接続されていてもよい。つまり、図33の点線で示したところは接続されていても良いし、接続されていなくても良い。そして、駆動トランジスタ101のオンオフを制御するのに必要なゲート電位を取得するときには、図34に示すように駆動トランジスタ101のドレイン端子とゲート端子を接続する。こうして、駆動トランジスタ101がオンからオフになるときのゲート端子の電位と、そのときの信号線108に供給されているアナログ信号電位との電位差分の電荷が容量素子102に蓄積される。そして、発光期間には、図35に示すように駆動トランジスタ101のドレイン端子と電源線109とを接続する。こうして、駆動トランジスタ101のドレイン端子に電源線109の電位を供給することができる。よって、駆動トランジスタ101がオンすると電源線109から表示素子105に電流を供給することができる。ここで、本実施の形態では、図33において点線で示した駆動トランジスタ101のドレイン端子とゲート端子及び電源線109とを接続しないことによって、駆動トランジスタ101を十分にオンするためにゲート端子の電位を容量素子102に蓄積する際、表示素子105には電流を流さなくすることができる。よって、消費電力を低減することができる。そのような画素構成の例を図36、図37及び図73に示す。図36の画素構成について詳細に説明する。画素は駆動トランジスタ3601と、容量素子3602と、第1のスイッチ3603と、第2のスイッチ3604と、第3のスイッチ3606と、表示素子3605と、信号線3608と、電源線3609と、を有している。なお、駆動トランジスタ3601にはNチャネル型トランジスタを用いている。駆動トランジスタ3601のソース端子は表示素子3605の陽極と接続され、ゲート端子は容量素子3602を介して信号線3608と接続され、ドレイン端子は第1のスイッチ3603を介して電源線3609と接続されている。なお、電源線3609には電源電位Vddが供給されている。また、駆動トランジスタ3601のゲート端子は、第3のスイッチ3606を介して電源線3609と、第2のスイッチ3604を介してドレイン端子と接続されている。よって第2のスイッチ3604がオンしているときには駆動トランジスタ3601のゲート端子とドレイン端子は導通する。そして、第2のスイッチ3604がオフすると、駆動トランジスタ3601のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ3601のゲート端子ドレイン端子と信号線3608との電位差電圧を容量素子3602は保持することができる。また、表示素子3605の陰極はVssの電位が供給された配線3607と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線3609に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。次に、図36の画素構成の動作原理について説明する。画素への信号書き込み期間に、まず、第1のスイッチ3603及び第2のスイッチ3604をオフにした状態で、第3のスイッチ3606をオンさせる。すると、容量素子3602に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、信号線3608にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。こうして、駆動トランジスタ3601が十分にオンするゲート端子の電位分の電荷が容量素子3602に蓄積される。そして、本構成においてはこのとき、表示素子3605には電流が流れない。続いて、第1のスイッチ3603をオフにしたまま第3のスイッチ3606をオフにし、第2のスイッチ3604をオンにする。すると容量素子3602、駆動トランジスタ3601及び表示素子3605に電流が流れ始める。やがて、駆動トランジスタ3601及び容量素子3602に電流が流れなくなる。こうして駆動トランジスタ3601はオフする。このとき、駆動トランジスタ3601のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。そして、この状態になったら第2のスイッチ3604をオフにする。すると、容量素子3602には駆動トランジスタ3601がオフするゲート端子の電位と、第2のスイッチ3604をオフにした瞬間の信号線3608に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際信号線3608に供給されたアナログ信号電位を基準にして、信号線3608の電位の変動に従って駆動トランジスタ3601のオンオフが制御されるようになる。つまり、信号線3608の電位が、信号書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ3601はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ3601はオンする。画素にアナログ信号が書き込まれると、容量素子3602が電位差Vpを保持するため、信号線3608の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ3601のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ3601はオフする。一方、信号線3608の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ3601のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ3601はオンする。したがって、画素の発光期間には、第1のスイッチ3603をオンにし、第2のスイッチ3604及び第3のスイッチ3606はオフにし、信号線3608に供給する電位をアナログ的に変化させることで、駆動トランジスタ3601のオンオフを制御する。なお、信号線3608に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。こうして、画素にアナログ信号を書き込む際に信号線3608に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。次に図37の画素構成について詳細に説明する。画素は駆動トランジスタ3701と、容量素子3702と、第1のスイッチ3703と、第2のスイッチ3704と、第3のスイッチ3706と、表示素子3705と、信号線3708と、電源線3709と、を有している。なお、駆動トランジスタ3701にはNチャネル型トランジスタを用いている。駆動トランジスタ3701のソース端子は表示素子3705の陽極と接続され、ゲート端子は容量素子3702を介して信号線3708と接続され、ドレイン端子は第3のスイッチ3706及び第1のスイッチ3703を介して電源線3709と接続されている。なお、電源線3709には電源電位Vddが供給されている。また、駆動トランジスタ3601のゲート端子は、第2のスイッチ3704及び第3のスイッチ3706を介してドレイン端子と接続されている。よって第2のスイッチ3704及び第3のスイッチ3706がオンしているときには駆動トランジスタ3701のゲート端子とドレイン端子は導通する。そして、第2のスイッチ3704がオフすると、駆動トランジスタ3701のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ3701のゲート端子ドレイン端子と信号線3708との電位差電圧を容量素子3702は保持することができる。また、表示素子3705の陰極はVssの電位が供給された配線3707と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。次に、図37の画素構成の動作原理について説明する。画素の信号書き込み期間に、第3のスイッチ3706をオフにし、第1のスイッチ3703及び第2のスイッチ3704をオンさせる。すると、容量素子3702に電流が流れ、容量素子3702では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線3708にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。やがて、容量素子3702に電流が流れなくなり、駆動トランジスタ3701がオンするために十分なゲート端子の電位が容量素子3702に蓄積される。そして、本構成においてはこのとき、表示素子3705には電流が流れない。続いて第2のスイッチ3704をオンにしたままの状態で第1のスイッチ3703をオフにし、第3のスイッチ3706をオンにすると、駆動トランジスタ3701、表示素子3705及び容量素子3702に電流が流れ、やがて、駆動トランジスタ3701、表示素子3705及び容量素子3702に電流が流れなくなる。こうして、駆動トランジスタ3701はオフする。そして、この状態になったら第2のスイッチ3704をオフする。すると、容量素子3702には駆動トランジスタ3701がオフするゲート端子の電位と、第2のスイッチ3704をオフにした瞬間の信号線3708に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際信号線3708に供給されたアナログ信号電位を基準にして、信号線3708の電位の変動に従って駆動トランジスタ3701のオンオフが制御されるようになる。つまり、信号線3708の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ3701はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ3701はオンする。つまり、画素にアナログ信号が書き込まれると、容量素子3702が電位差Vpを保持するため、信号線3708の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ3701のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ3701はオフする。一方、信号線3708の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ3701のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ3701はオンする。したがって、画素の発光期間には、第1のスイッチ3703及び第3のスイッチ3706をオンにし、第2のスイッチ3704はオフにし、信号線3608に供給する電位をアナログ的に変化させることで、駆動トランジスタ3701のオンオフを制御する。なお、信号線3708に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。こうして、画素にアナログ信号を書き込む際に信号線3708に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。次に図73の画素構成について詳細に説明する。画素は駆動トランジスタ7301と、容量素子7302と、第1のスイッチ7303と、第2のスイッチ7304と、第3のスイッチ7306と、表示素子7305と、信号線7308と、電源線7309と、を有している。なお、駆動トランジスタ7301にはNチャネル型トランジスタを用いている。駆動トランジスタ7301のソース端子は表示素子7305の陽極と接続され、ゲート端子は容量素子7302を介して信号線7308と接続され、ドレイン端子は第1のスイッチ7303を介して電源線7309と接続されている。なお、電源線7309には電源電位Vddが供給されている。また、駆動トランジスタ7301のゲート端子とドレイン端子は第2のスイッチ7304を介して接続されている。よって第2のスイッチ7304がオンしているときには駆動トランジスタ7301のゲート端子とドレイン端子は導通する。そして、第2のスイッチ7304がオフすると、駆動トランジスタ7301のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ7301のゲート端子ドレイン端子と信号線7308により供給されるアナログ信号電位との電位差電圧を容量素子7302は保持することができる。また、表示素子7305の陰極はVssの電位が供給された配線7307と接続されている。なお、電源線7309に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。また、駆動トランジスタ7301のゲート端子は第3のスイッチ7306を介して第2の配線7310と接続されている。なお、第2の配線7310は、書き込み期間において駆動トランジスタ7301のドレイン端子に電源電位Vddが供給されたときに駆動トランジスタ7301が十分にオンするゲート電位が設定されていればよい。よって、第2の配線7310はその画素の又は他の行の画素の第1のスイッチ7303、第2のスイッチ7304又は第3のスイッチ7306を制御する走査線であってもよい。次に、図73の画素構成の動作原理について説明する。画素への信号書き込み期間に、まず、第1のスイッチ7303及び第2のスイッチ7304をオフにした状態で、第3のスイッチ7306をオンさせる。すると、容量素子7302に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、信号線7308にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。こうして、駆動トランジスタ7301が十分にオンするゲート端子の電位分の電荷が容量素子7302に蓄積される。そして、本構成においてはこのとき、表示素子7305には電流が流れない。続いて、第1のスイッチ7303をオフにしたまま第3のスイッチ7306をオフにし、第2のスイッチ7304をオンにする。すると容量素子7302、駆動トランジスタ7301及び表示素子7305に電流が流れ始める。やがて、駆動トランジスタ7301及び容量素子7302に電流が流れなくなる。こうして駆動トランジスタ7301はオフする。このとき、駆動トランジスタ7301のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。そして、この状態になったら第2のスイッチ7304をオフにする。すると、容量素子7302には駆動トランジスタ7301がオフするゲート端子の電位と、第2のスイッチ7304をオフにした瞬間の信号線7308に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際信号線7308に供給されたアナログ信号電位を基準にして、信号線7308の電位の変動に従って駆動トランジスタ7301のオンオフが制御されるようになる。つまり、信号線7308の電位が、信号書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ7301はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ7301はオンする。画素にアナログ信号が書き込まれると、容量素子7302が電位差Vpを保持するため、信号線7308の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ7301のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ7301はオフする。一方、信号線7308の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ7301のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため。駆動トランジスタ7301はオンする。したがって、画素の発光期間には、第1のスイッチ7303をオンにし、第2のスイッチ7304及び第3のスイッチ7306はオフにし、信号線7308に供給する電位をアナログ的に変化させることで、駆動トランジスタ7301のオンオフを制御する。なお、信号線7308に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。こうして、画素にアナログ信号を書き込む際に信号線7308に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。また、実施の形態1で示した図4の構成についても同様に、画素の信号書き込み期間において、駆動トランジスタ401をオンにするためにゲート端子の電位を容量素子402に蓄積するときには、図38のように、電源線412と第1の信号線410を容量素子402を介して接続する。このとき、駆動トランジスタ401のドレイン端子はゲート端子若しくは電源線412と接続されていてもよい。つまり、図38の点線で示したところは接続されていても良いし、接続されていなくても良い。そして、駆動トランジスタ401のオンオフを制御するのに必要なゲート電位を取得するときには、図39に示すように駆動トランジスタ401のドレイン端子とゲート端子を接続する。こうして、駆動トランジスタ401がオンからオフになるときのゲート端子の電位と、そのとき第1の信号線410に供給されているアナログ信号電位との電位差分の電荷が容量素子402に蓄積される。そして、発光期間には、図40に示すように駆動トランジスタ401のゲート端子を容量素子402を介して第2の信号線411と接続し、駆動トランジスタ401のドレイン端子と電源線412とを接続する。こうして、駆動トランジスタ401のドレイン端子に電源線412の電位を供給することができる。よって、駆動トランジスタ401がオンすると電源線412から表示素子405に電流を供給することができる。ここで、本実施の形態では、図38において点線で示した駆動トランジスタ401のドレイン端子とゲート端子及び電源線412とを接続しないことによって、駆動トランジスタ401を十分にオンするためにゲート端子の電位を容量素子402に蓄積する際、表示素子405には電流を流さなくすることができる。よって、消費電力を低減することができる。そのような画素構成の例を図41、図42及び図43に示す。まず、図41の画素構成について詳しく説明する。画素は駆動トランジスタ4101と、容量素子4102と、第1のスイッチ4103と、第2のスイッチ4104と、表示素子4105と、第3のスイッチ4106と、第4のスイッチ4107と、第5のスイッチ4108と、第1の信号線Data1line4110と、第2の信号線Data2line4111と、電源線Supplyline4112と、を有している。なお、駆動トランジスタ4101にはNチャネル型トランジスタを用いている。駆動トランジスタ4101のソース端子は表示素子4105の陽極と接続され、ゲート端子は容量素子4102の一方の電極と接続され、容量素子4102の他方の電極は、第3のスイッチ4106を介して第1の信号線4110と、第4のスイッチ4107を介して第2の信号線4111と接続されている。駆動トランジスタ4101のドレイン端子は第1のスイッチ4103を介して電源線4112と接続されている。なお、電源線4112には電源電位Vddが供給されている。また、駆動トランジスタ4101のゲート端子とドレイン端子は第2のスイッチ4104を介して接続されている。よって第2のスイッチ4104がオンしているときには駆動トランジスタ4101のゲート端子とドレイン端子は導通する。そして、第2のスイッチ4104がオフすると、駆動トランジスタ4101のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ4101のゲート端子ドレイン端子と第1の信号線4110により供給されるアナログ信号電位との電位差電圧を容量素子4102は保持することができる。また、駆動トランジスタ4101のゲート端子は第5のスイッチ4108を介して電源線4112と接続されている。また、表示素子4105の陰極はVssの電位が供給された配線4109と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。次に、図41の画素構成の動作原理について簡単に説明する。画素への信号書き込み期間には、第4のスイッチ4107、第1のスイッチ4103及び第2のスイッチ4104をオフ第3のスイッチ4106をオンにし、さらに第5のスイッチ4108をオンにする。すると、容量素子4102に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第1の信号線4110にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。こうして、駆動トランジスタ4101が十分にオンするゲート端子の電位が容量素子4102に蓄積される。そして、本構成においては、このとき、表示素子4105には電流が流れない。続いて、第1のスイッチ4103、第4のスイッチ4107をオフ、第3のスイッチ4106をオンにしたまま、第5のスイッチ4108をオフにし、第2のスイッチ4104をオンにする。すると容量素子4102、駆動トランジスタ4101及び表示素子4105に電流が流れ始める。やがて、駆動トランジスタ4101及び容量素子4102に電流が流れなくなる。このとき駆動トランジスタ4101はオフする。そして、この状態になったら第2のスイッチ4104をオフにする。すると、容量素子4102には駆動トランジスタ4101がオフするゲート端子の電位と、第2のスイッチ4104をオフにした瞬間の第1の信号線4110に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際第1の信号線4110に供給されたアナログ信号電位を基準にして、容量素子4102の他方の電極に供給される電位の変動に従って駆動トランジスタ4101のオンオフが制御されるようになる。つまり、容量素子4102の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ4101はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ4101はオンする。つまり、画素にアナログ信号が書き込まれると、容量素子4102が電位差Vpを保持するため、容量素子4102の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ4101のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ4101はオフする。一方、容量素子4102の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ4101のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ4101はオンする。したがって、画素の発光期間には、第2のスイッチ4104、第5のスイッチ4108、がオフの状態のまま、第3のスイッチ4106をオフにし、第1のスイッチ4103及び第4のスイッチ4107をオンにする。そして、第2の信号線4111に供給する電位をアナログ的に変化させることで、駆動トランジスタ4101のオンオフを制御する。なお、第2の信号線4111に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができるこうして、画素にアナログ信号を書き込む際に第1の信号線4110に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。次に図42の画素構成について詳細に説明する。画素は駆動トランジスタ4201と、容量素子4202と、第1のスイッチ4203と、第2のスイッチ4204と、表示素子4205と、第3のスイッチ4206と、第4のスイッチ4207と、第5のスイッチ4208と、第1の信号線Data1line4210と、第2の信号線Data2line4211と、電源線Supplyline4212と、を有している。なお、駆動トランジスタ4201にはNチャネル型トランジスタを用いている。駆動トランジスタ4201のソース端子は表示素子4205の陽極と接続され、ゲート端子は容量素子4202の一方の電極と接続され、容量素子4202の他方の電極は、第3のスイッチ4206を介して第1の信号線4210と、第4のスイッチ4207を介して第2の信号線4211と接続されている。駆動トランジスタ4201のドレイン端子は第5のスイッチ4208及び第1のスイッチ4203を介して電源線4212と接続されている。また、駆動トランジスタ4201のゲート端子とドレイン端子は第2のスイッチ4204及び第5のスイッチ4208を介して接続されている。よって第2のスイッチ4204及び第5のスイッチ4208がオンしているときには駆動トランジスタ4201のゲート端子とドレイン端子は導通する。そして、第2のスイッチ4204及び第5のスイッチ4208がオフすると、その瞬間の駆動トランジスタ4201のゲート端子ドレイン端子と第1の信号線4210により供給されるアナログ信号電位との電位差電圧を容量素子4202は保持することができる。また、表示素子4205の陰極はVssの電位が供給された配線4209と接続されている。なお、電源線に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。次に、図42の画素構成の動作原理について簡単に説明する。画素への信号書き込み期間には、第3のスイッチ4206、第1のスイッチ4203及び第2のスイッチ4204をオンにし、第4のスイッチ4207、第5のスイッチ4208をオフにする。すると、容量素子4202に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第1の信号線4210にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。こうして、駆動トランジスタ4201が十分にオンするゲート端子の電位が容量素子4202に蓄積される。そして、本構成においてはこのとき、表示素子4205には電流が流れない。続いて、第3のスイッチ4206、第2のスイッチ4204をオン、第4のスイッチ4207をオフにしたまま、第1のスイッチ4203をオフにし、第5のスイッチ4208をオンにする。すると容量素子4202、駆動トランジスタ4201及び表示素子4205に電流が流れ始める。やがて、駆動トランジスタ4201及び容量素子4202に電流が流れなくなる。こうして、駆動トランジスタ4201はオフする。そして、この状態になったら第2のスイッチ4204をオフにする。すると、容量素子4202には、駆動トランジスタ4201がオフするゲート端子の電位と、第2のスイッチ4204をオフにした瞬間の第1の信号線4210に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際第1の信号線4210に供給されたアナログ信号電位を基準にして、容量素子4202の他方の電極に供給される電位の変動に従って駆動トランジスタ4201のオンオフが制御されるようになる。つまり、容量素子4202の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ4201はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ4201はオンする。つまり、画素にアナログ信号が書き込まれると、容量素子4202が電位差Vpを保持するため、容量素子4202の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ4201のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ4201はオフする。一方、容量素子4202の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ4201のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ4201はオンする。したがって、画素の発光期間には、第1のスイッチ4203、第4のスイッチ4207及び第5のスイッチ4208をオン、第2のスイッチ4204及び第3のスイッチ4206をオフにし、第2の信号線4211に供給する電位をアナログ的に変化させることで、駆動トランジスタ4201のオンオフを制御する。なお、第2の信号線4211に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができるこうして、画素にアナログ信号を書き込む際に第1の信号線4210に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。次に図43の画素構成について詳細に説明する。画素は駆動トランジスタ4301と、容量素子4302と、第1のスイッチ4303と、第2のスイッチ4304と、表示素子4305と、第3のスイッチ4306と、第4のスイッチ4307と、第5のスイッチ4308と、第1の信号線Data1line4310と、第2の信号線Data2line4311と、電源線Supplyline4312とを有している。なお、駆動トランジスタ4301にはNチャネル型トランジスタを用いている。駆動トランジスタ4301のソース端子は表示素子4305の陽極と接続され、ゲート端子は容量素子4302の一方の電極と接続され、容量素子4302の他方の電極は、第3のスイッチ4306を介して第1の信号線4310と、第4のスイッチ4307を介して第2の信号線4311と接続されている。駆動トランジスタ4301のドレイン端子は第1のスイッチ4303を介して電源線4312と接続されている。なお、電源線4312には電源電位Vddが供給されている。また、駆動トランジスタ4301のゲート端子とドレイン端子は第2のスイッチ4304を介して接続されている。よって第2のスイッチ4304がオンしているときには駆動トランジスタ4301のゲート端子とドレイン端子は導通する。そして、第2のスイッチ4304がオフすると、駆動トランジスタ4301のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ4301のゲート端子ドレイン端子と第1の信号線4310により供給されるアナログ信号電位との電位差電圧を容量素子4302は保持することができる。また、表示素子4305の陰極はVssの電位が供給された配線4309と接続されている。なお、電源線4312に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。また、駆動トランジスタ4301のゲート端子は第5のスイッチ4308を介して第2の配線4313と接続されている。なお、第2の配線4313は、書き込み期間において駆動トランジスタ4301のドレイン端子に電源電位Vddが供給されたときに駆動トランジスタ4301が十分にオンするゲート電位が設定されていればよい。よって、第2の配線4313はその画素の又は他の行の画素の第1のスイッチ4303、第2のスイッチ4304、第3のスイッチ4306、第4のスイッチ4307又は第5のスイッチ4308を制御する走査線であってもよい。次に、図43の画素構成の動作原理について簡単に説明する。画素への信号書き込み期間には、第1のスイッチ4303、第2のスイッチ4304、第4のスイッチ4307をオフ、第3のスイッチ4306をオンにし、さらに第5のスイッチ4308をオンにする。すると、容量素子4302に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第1の信号線4310にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。こうして、駆動トランジスタ4301が十分にオンするゲート端子の電位が容量素子4302に蓄積される。そして、本構成においてはこのとき、表示素子4305には電流が流れない。続いて、第3のスイッチ4306をオン、第4のスイッチ4307及び第1のスイッチ4303をオフにしたまま、第5のスイッチ4308をオフにし、第2のスイッチ4304をオンにする。すると容量素子4302、駆動トランジスタ4301及び表示素子4305に電流が流れ始める。やがて、駆動トランジスタ4301及び容量素子4302に電流が流れなくなる。こうして、駆動トランジスタ4301はオフする。そして、この状態になったら第2のスイッチ4304をオフにする。すると、容量素子4302には、駆動トランジスタ4301がオフするゲート端子の電位と、第2のスイッチ4304をオフにした瞬間の第1の信号線4310に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、画素にアナログ信号が書き込まれると、その際第1の信号線4310に供給されたアナログ信号電位を基準にして、容量素子4302の他方の電極に供給される電位の変動に従って駆動トランジスタ4301のオンオフが制御されるようになる。つまり、容量素子4302の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ4301はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ4301はオンする。つまり、画素にアナログ信号が書き込まれると、容量素子4302が電位差Vpを保持するため、容量素子4302の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ4301のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ4301はオフする。一方、容量素子4302の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ4301のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ4301はオンする。したがって、画素の発光期間には、第2のスイッチ4304、第3のスイッチ4306、第5のスイッチ4308をオフにし、第1のスイッチ4303、第4のスイッチ4307をオンにした状態で、第2の信号線4311に供給する電位をアナログ的に変化させることで、駆動トランジスタ4301のオンオフを制御し、表示素子4305に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。なお、第2の信号線4311に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができるこうして、画素にアナログ信号を書き込む際に第1の信号線4310に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。なお、実施の形態1、実施の形態2、実施の形態3及び実施の形態4において示す構成を適宜組み合わせて用いることができる。そうして、画素への信号書き込み期間における消費電流を減らし、消費電力を小さくすることができる。なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。実施の形態6本実施の形態では、実施の形態1で示した画素構成において、さらに表示素子の信頼性を向上させる駆動方法と、実施の形態1で示した画素構成よりもさらに表示素子の信頼性の向上する画素構成及びその駆動方法について説明する。まず、実施の形態1の図1で示した画素構成を用いて、本実施の形態による駆動方法を説明する。本実施の形態においては、1フレーム期間に順方向バイアス期間書き込み期間及び発光期間と逆方向バイアス期間とを有する。順方向バイアス期間の書き込み間及び発光期間においては、実施の形態1で示した動作と同様であるので説明は省略する。逆方向バイアス期間には、電源線109に供給する電位Vddと配線110に供給する電位Vssを逆にする。つまり、逆方向バイアス期間には電源線109にVssを供給し、配線110にはVddの電位を供給する。そして、第2のスイッチ104をオフにし、第1のスイッチ103をオンにする。すると、駆動トランジスタ101のソース端子とドレイン端子は順方向バイアス期間とは逆になる。また、表示素子105の陽極又は陰極として機能していた電極も逆になる。また、このとき、信号線108には駆動トランジスタ101が十分にオンするように電位を供給する。なお、逆方向バイアス期間の初めに駆動トランジスタ101のゲート端子の電位を設定してもよい。つまり、図68に示すように、逆方向バイアス期間の初めに、ゲート電位設定期間Trを設ける。このとき、第1の走査線106及び第2の走査線107にHレベルの信号を供給し、第1のスイッチ103及び第2のスイッチ104をオンにする。そして、電源線109の電位はVddに設定し、信号線108にはLレベルの電位を供給しておく。すると、駆動トランジスタ101のゲート端子の電位Vddと信号線108のLレベルの電位との電位差が容量素子102に保持される。逆方向バイアス期間において、ゲート電位設定期間Trが終了すると、第1の走査線106の電位がHレベルのまま、第2の走査線107の電位がLレベルになり、第1のスイッチ103はオン、第2のスイッチ104はオフする。そして、信号線108の電位がLレベルからHレベルになる。すると、容量素子102が電位差を保持したまま、信号線108の電位が高くなるので、駆動トランジスタ101のゲート端子の電位はVdd以上となり、駆動トランジスタ101は十分にオンすることができる。したがって、駆動トランジスタ101がオンし、表示素子105には、順方向バイアス期間とは逆の電圧を表示素子105に印加することができる。このように、逆方向バイアス期間において、順方向バイス期間とは逆方向の電圧を表示素子105に印加しても、正常な表示素子105には電流は流れない若しくは流れたとしても微少な電流である。一方、表示素子105に短絡箇所が有る場合には、その短絡箇所に電流が流れる。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を印加する。よって、上述したように、逆方向バイアス期間において、電源線109に供給する電位はVssに限られない。また、配線110に供給する電位もVddに限られない。つまり、逆方向バイアス期間に表示素子105の短絡箇所を絶縁するのに十分な電流を流せれば良い。このように、表示素子105の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、表示素子105の寿命を延ばすことが可能となる。また、実施の形態1とは異なる画素構成により、表示素子の信頼性を高くする画素について図66を用いて説明する。画素は駆動トランジスタ6601と、容量素子6602と、第1のスイッチ6603と、第2のスイッチ6604と、表示素子6605と、第1の走査線G1line6606と、第2の走査線G2line6607と、信号線Dataline6608と、電源線Supplyline6609と、逆バイアス用スイッチ6621とを有している。なお、駆動トランジスタ6601にはNチャネル型トランジスタを用いている。駆動トランジスタ6601のソース端子は表示素子6605の陽極と接続され、ゲート端子は容量素子6602を介して信号線6608と接続され、ドレイン端子は第1のスイッチ6603を介して電源線6609と接続されている。なお、電源線6609には電源電位Vddが供給されている。なお、電源線6609に供給する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源電位の値を変えても良い。また、駆動トランジスタ6601のゲート端子とドレイン端子は第2のスイッチ6604を介して接続されている。よって第2のスイッチ6604がオンしているときには駆動トランジスタ6601のゲート端子とドレイン端子は導通する。そして、第2のスイッチ6604がオフすると、駆動トランジスタ6601のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ6601のゲート端子ドレイン端子と信号線6608との電位差電圧を容量素子6602は保持することができる。また、表示素子6605の陰極はVssの電位が供給された第1の配線6610と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。また、駆動トランジスタ6601のソース端子と表示素子6605の陽極は、逆バイアス用スイッチ6621を介してVss2の電位が供給された第2の配線6622と接続されている。なお、Vss2とはVss2<Vssを満たす電位である。次に、図66の画素構成の動作原理について説明する。なお、本実施の形態に示す画素構成では、1フレーム期間に順方向バイアス期間書き込み期間及び発光期間と逆方向バイアス期間とを有する。画素の信号書き込み期間には、逆バイアス用スイッチ6621をオフにした状態で、第1の走査線6606及び第2の走査線6607に信号を入力し、第1のスイッチ6603及び第2のスイッチ6604をオンさせる。すると、駆動トランジスタ6601のドレイン端子とゲート端子に電源線6609の電源電位Vddが供給される。そして、容量素子6602、駆動トランジスタ6601及び表示素子6605に電流が流れ、容量素子6602では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線6608にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。やがて、容量素子6602には電流が流れなくなる。そして、駆動トランジスタ6601及び表示素子6605に電流が流れる。なぜなら、このとき駆動トランジスタ6601のゲート端子は、第2のスイッチ6604によってドレイン端子と導通しているため、ゲート端子の電位は、電源電位Vddとなり駆動トランジスタ6601はオンしているからである。この状態で、第1のスイッチ6603をオフにすると、駆動トランジスタ6601と容量素子6602に電流が流れ、やがて、駆動トランジスタ6601及び容量素子6602に電流が流れなくなる。こうして、駆動トランジスタ6601はオフする。このとき、駆動トランジスタ6601のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。そして、この状態になったら第2のスイッチ6604をオフする。すると、容量素子6602には、駆動トランジスタ6601がオフするゲート端子の電位と、第2のスイッチ6604をオフにした瞬間の信号線6608に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、上述した第1のスイッチ6603のオンオフを制御する信号は第1の走査線6606に、第2のスイッチ6604のオンオフを制御する信号は第2の走査線6607にパルス信号を入力して行うことができる。なお、画素にアナログ信号が書き込まれると、その際信号線6608に供給されたアナログ信号電位を基準にして、信号線6608の電位の変動に従って駆動トランジスタ6601のオンオフが制御されるようになる。つまり、信号線6608の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ6601はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ6601はオンする。画素にアナログ信号が書き込まれると、容量素子6602が電位差Vpを保持するため、信号線6608の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ6601のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ6601はオフする。一方、信号線6608の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ6601のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ6601はオンする。したがって、画素の発光期間には、逆バイアス用スイッチ6621をオフにしたまま、第2のスイッチ6604をオフにし、第1のスイッチ6603をオンにした状態で、信号線6608に供給する電位をアナログ的に変化させることで、駆動トランジスタ6601のオンオフを制御し、表示素子6605に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。なお、信号線6608に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができるそして、逆方向バイアス期間には、第1のスイッチ6603及び第2のスイッチ6604をオフにし、逆バイアス用スイッチ6621をオンにする。すると、駆動トランジスタ6601のドレイン端子は電源線6609や信号線6608と非導通となる。そして、順方向バイアス期間書き込み期間及び発光期間のことをいうにおいて、表示素子6605の陽極として機能していた電極は第2の配線6622と接続され、陰極として機能していた電極には第1の配線6610が接続される。よって、順方向バイアス期間において表示素子6605の陽極や陰極として機能していたそれぞれの電極に供給される電位の高低が、逆方向バイアス期間には逆になる。つまり、逆方向バイアス期間においては、表示素子6605に時間階調表示期間とは逆方向の電圧を印加する。このように、逆方向バイアス期間において、順方向バイアス期間とは逆方向の電圧を表示素子6605に印加しても、正常な表示素子6605には電流は流れない。一方、表示素子6605に短絡箇所が有る場合には、その短絡箇所に電流が流れる。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を印加する。このように、表示素子6605の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、表示素子6605の寿命を延ばすことが可能となる。なお、図67に示すように第1の配線Cathode6610の電位を順方向バイアス期間よりも逆方向バイアス期間は高くするとよい。こうすることで、表示素子6605の短絡箇所を絶縁するために十分な電圧を設定しやすくなる。実施の形態7本実施の形態では、画素にソースフォロワを適用し、表示素子を駆動するトランジスタにpチャネル型のトランジスタを用いている。画素は駆動トランジスタ6901と、容量素子6902と、第1のスイッチ6903と、第2のスイッチ6904と、表示素子6905と、第1の走査線G1line6906と、第2の走査線G2line6907と、信号線Dataline6908と、電源線Supplyline6909と、を有している。なお、駆動トランジスタ6901にはPチャネル型トランジスタを用いている。駆動トランジスタ6901のソース端子は表示素子6905の陰極と接続され、ゲート端子は容量素子6902を介して信号線6908と接続され、ドレイン端子は第1のスイッチ6903を介して電源線6909と接続されている。なお、電源線6909には電源電位Vssが供給されている。また、駆動トランジスタ6901のゲート端子とドレイン端子は第2のスイッチ6904を介して接続されている。よって第2のスイッチ6904がオンしているときには駆動トランジスタ6901のゲート端子とドレイン端子は導通する。そして、第2のスイッチ6904がオフすると、駆動トランジスタ6901のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ6901のゲート端子ドレイン端子と信号線6908との電位差電圧を容量素子6902は保持することができる。また、表示素子6905の陽極はVddの電位が供給された配線6910と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GNDグラウンド電位としても良い。なお、電源線6909に供給する電位はVssに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に電源線6909の電位の値を変えても良い。次に、図69の画素構成の動作原理について説明する。画素の信号書き込み期間に、第1の走査線6906及び第2の走査線6907に信号を入力し、第1のスイッチ6903及び第2のスイッチ6904をオンさせる。すると、駆動トランジスタ6901のドレイン端子とゲート端子に電源線6909の電源電位Vssが供給される。そして、容量素子6902、駆動トランジスタ6901及び表示素子6905に電流が流れ、容量素子6902では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線6908にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。やがて、容量素子6902には電流が流れなくなる。そして、駆動トランジスタ6901及び表示素子6905に電流が流れる。なぜなら、このとき駆動トランジスタ6901のゲート端子は、第2のスイッチ6904によってドレイン端子と導通しているため、ゲート端子の電位は、電源電位Vssとなり駆動トランジスタ6901はオンしているからである。この状態で、第1のスイッチ6903をオフにすると、駆動トランジスタ6901と容量素子6902に電流が流れ、やがて、駆動トランジスタ6901及び容量素子6902に電流が流れなくなる。こうして、駆動トランジスタ6901はオフする。このとき、駆動トランジスタ6901のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。そして、この状態になったら第2のスイッチ6904をオフする。すると、容量素子6902には、駆動トランジスタ6901がオフするゲート端子の電位と、第2のスイッチ6904をオフにした瞬間の信号線6908に供給されているアナログ信号電位との電位差Vpが保持される。こうして画素にアナログ信号が書き込まれる。なお、上述した第1のスイッチ6903のオンオフを制御する信号は第1の走査線6906に、第2のスイッチ6904のオンオフを制御する信号は第2の走査線6907にパルス信号を入力して行うことができる。なお、画素にアナログ信号が書き込まれると、その際信号線6908に供給されたアナログ信号電位を基準にして、信号線6908の電位の変動に従って駆動トランジスタ6901のオンオフが制御されるようになる。つまり、信号線6908の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ6901はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ6901はオンする。画素にアナログ信号が書き込まれると、容量素子6902が電位差Vpを保持するため、信号線6908の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以上のときには、駆動トランジスタ6901のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ6901はオフする。一方、信号線6908の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ6901のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジスタ6901はオンする。したがって、画素の発光期間には、第2のスイッチ6904をオフにし、第1のスイッチ6903をオンにした状態で、信号線6908に供給する電位をアナログ的に変化させることで、駆動トランジスタ6901のオンオフを制御し、表示素子6905に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。なお、信号線6908に供給する電位は、実施の形態1で示したように、波形5901、波形5902、波形5903、波形5904、波形5905、波形5906若しくは波形5907、又はこれらを複数連続して供給しても良い。連続して供給することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる本実施の形態に示すように、Pチャネル型のトランジスタを駆動トランジスタに用いることで、ホットキャリアの発生を防止することができ、トランジスタの劣化寿命をのばすことが可能である。また、本実施の形態の画素構成を有する表示パネルにおいて、図13Aに示すような上面射出構造とするとき、陽極となる第2の電極1304をITOやIZOなどの透光性の高い透明導電膜とすることができる。また、図25のように、電源線としてとなりの行の画素の第2の走査線を用いる構成において、駆動トランジスタ2501をPチャネル型トランジスタとして、第1のスイッチング用トランジスタ2503及び第2のスイッチング用トランジスタ2504をNチャネル型トランジスタとすることができる。よって、スイッチング用トランジスタのリーク電流を低減することができる。実施の形態8本実施の形態では、本発明の画素構成を有するフルカラー表示の好適な表示装置の構成について説明する。フルカラー表示の場合には、電源線Supplylineを色要素の画素毎に設け、それぞれの電源線の電位を色要素毎に設定することで、表示素子の輝度を色毎にそれぞれ調整することができるので、表示素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、図2で示したような画素を有する場合には、電源線P1~Pnのうち、R赤の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、G緑の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、B青の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、W白の色要素の画素の表示素子の陽極に入力する電位が供給される電源線にはそれぞれの色毎の輝度特性に応じた電位を定めることができる。また、他の構成として、例えば、画素の表示素子に白色Wの表示素子を適用して、カラーフィルターを用いてフルカラー表示を行うことにより、色要素毎から得られる輝度を概ね等しくすることができる。また、他の構成として、図74に本実施の形態の表示装置の模式図を示す。なお、図74では一例としてRGBのそれぞれの表示素子を用いたそれぞれの色要素の画素からなるフルカラー表示装置の模式図を示している。表示装置は、三角波電位生成回路7401R、7401G、7401B、切り替え回路7402、画素部7403を有する。画素部7403には、複数の画素7404がマトリクスに配置されている。Rの画素列へは信号線Drから、Gの画素列へは信号線Dgから、Bの画素列へは信号線Dbから信号が入力される。なお、画素7404は図1の画素構成を適用しているがこれに限定されない。本発明の画素を適宜適用することが可能である。また、三角波電位生成回路7401Rは、Rの色要素の画素列の三角波電位を生成する。また、三角波電位生成回路7401Gは、Gの色要素の画素列、三角波電位生成回路7401Bは、Bの色要素の画素列の三角波電位を生成する。画素の信号書き込み期間には、切り替え回路7402により、ビデオ信号Analogvideodataが入力される端子とそれぞれの信号線Dr、Dg、Dbを接続する。そして、発光期間になると、切り替え回路7402は、三角波電位生成回路7401Rにより三角波が入力される端子と信号線Dr、三角波電位生成回路7401Gにより三角波が入力される端子と信号線Dg、三角波電位生成回路7401Bにより三角波が入力される端子と信号線Dbとを接続する。こうして、色毎の画素によって、別々の三角波を供給することができる。したがって、色毎の表示素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示のフルカラー表示を行うことができる。また、画素部7403内に色要素の画素毎に配線を設ける必要がないため開口率も高くすることができる。表示素子の輝度特性と信号線に入力する三角波との関係を、図75を用いて説明する。一例として、Rの色要素となる画素の表示素子の輝度特性を基準に、Gの色要素の画素の表示素子から得られる輝度が低く、Bの色要素の画素の表示素子から得られる輝度が高い場合について説明する。この場合には、信号線DrDatalineRpixelに入力する三角波の電位を基準にすると、信号線DgDatalineGpixelに入力する三角波の電位は急勾配にする。つまり、三角波の電位の振幅を大きくする。一方、信号線DbDatalineBpixelに入力する三角波電位は緩勾配にする。つまり、三角波電位の振幅を小さくする。こうすることにより、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxR、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxG、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxBとなる。また、他の構成として、ビデオ信号の電位の幅を色要素毎に変えてもよい。つまり、図76に示すように、Rの色要素の画素を基準として、Gの色要素の画素の表示素子から得られる輝度が低い場合には、Gのビデオ信号の幅を小さくする。また、Bの色要素の画素の表示素子から得られる輝度が高い場合には、Bのビデオ信号の幅を大きくする。こうして、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxR、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxG、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmaxBとなる。また、他の構成として、色要素毎にそれぞれの階調に対応するビデオ信号の電位をシフトさせる構成と、色要素毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすることで、振幅を小さくすることができ、消費電力の低減を図ることができる。実施の形態9また、断面図77を用いて図73の画素を有する表示パネルの好適な構成の断面構造について説明する。基板7701上に下地膜7702を有している。基板7701としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。下地膜7702はCVD法やスパッタ法により形成することができる。例えばSiH4、N2O、NH3を原料に用いたCVD法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても良い。なお、下地膜7702は基板7701から不純物が半導体層に拡散することを防ぐために設けるものであり、基板7701にガラス基板や石英基板を用いている場合には下地膜7702は設けなくてもよい。下地膜7702上に島状の半導体層を有する。半導体層にはトランジスタ7727のチャネル形成領域7703、ソース領域又はドレイン領域となる不純物領域7704及び低濃度不純物領域LDD領域7705、並びにトランジスタ7728のチャネル形成領域7706、ソース又はドレイン領域となる不純物領域7707、低濃度不純物領域LDD領域7708が形成されている。そして、チャネル形成領域7703及びチャネル形成領域7706上にゲート絶縁膜7709を介してゲート電極7710及びゲート電極7711を有している。ゲート絶縁膜7709としてはCVD法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極7710及びゲート電極7711としてはアルミニウムAl膜、銅Cu膜、アルミニウム又は銅を主成分とする薄膜、クロムCr膜、タンタルTa膜、窒化タンタルTaN膜、チタンTi膜、タングステンW膜、モリブデンMo膜等を用いることができる。ゲート電極7710の脇にはサイドウォール7712、ゲート電極7711の脇にはサイドウォール7713が形成されている。ゲート電極7710及びゲート電極7711を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール7712及びサイドウォール7713を形成することができる。なお、低濃度不純物領域7705、低濃度不純物領域7708はそれぞれサイドウォール7712、サイドウォール7713の下部に位置している。つまり、自己整合的に低濃度不純物領域7705及び低濃度不純物領域7708が形成されている。なお、サイドウォール7712,7713は、低濃度不純物領域7705及び低濃度不純物領域7708を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。ゲート電極7710、ゲート電極7711、サイドウォール7712、サイドウォール7713およびゲート絶縁膜7709上には第1の層間絶縁膜を有している。第1の層間絶縁膜は下層に無機絶縁膜7714、上層に樹脂膜7715を有している。無機絶縁膜7714としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜7715としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。第1の層間絶縁膜上には、配線7716、配線7717、配線7718及び配線7719を有し、配線7716及び配線7717はコンタクトホールを介して不純物領域7704と、配線7718及び配線7719はコンタクトホールを介して不純物領域7707と電気的に接続されている。配線7716、配線7717、配線7718及び配線7719としては、チタンTi膜やアルミニウムAl膜や銅Cu膜やTiを含むアルミニウム膜などを用いることができる。なお、配線7716、配線7717、配線7718及び配線7719と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。配線7716、配線7717、配線7718及び配線7719および第1の層間絶縁膜上に第2の層間絶縁膜7720を有する。第2の層間絶縁膜7720としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。第2の層間絶縁膜7720上には画素電極7721および配線7722を有している。画素電極7721および配線7722は同じ材料により形成されている。つまり、同じ層に同時に形成されている。画素電極7721や配線7722に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタンTiN膜、クロムCr膜、タングステンW膜、亜鉛Zn膜、プラチナPt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。画素電極7721および配線7722の端部を覆うように絶縁物7723を有する。例えば、絶縁物7723としては、ポジ型の感光性アクリル樹脂膜を用いることができる。画素電極7721上に有機化合物を含む層7724が形成され、有機化合物を含む層7724の一部は絶縁物7723上に重なっている。なお、有機化合物を含む層7724は、配線7722上には形成されていない。有機化合物を含む層7724、絶縁物7723および配線7722上に対向電極7725を有している。対向電極7725に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。例えば、アルミニウムAl、銀Ag、リチウムLi、カルシウムCa、若しくはこれらの合金又は、MgAg、MgIn、AlLi、CaF2、若しくはCaNなどの金属薄膜を用いることができる。こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。対向電極7725と画素電極7721とにより有機化合物を含む層7724が挟まれた領域では表示素子7726が形成されている。また、絶縁物7723により有機化合物を含む層7724が隔離されている領域では、接合部7729が形成され、対向電極7725と配線7722とが接している。よって、配線7722が対向電極7725の補助電極として機能し、対向電極7725を低抵抗化することができる。よって、対向電極7725の膜厚を薄くすることができ、透過率を高くすることができる。したがって、表示素子7726から得られる光を上面から取り出す構造の表示パネルにおいて、より高い輝度を得ることができる。なお、対向電極7725をより低抵抗化するため、金属薄膜と透明導電膜ITOインジウムスズ酸化物、インジウム亜鉛酸化物IZO、酸化亜鉛ZnO等との積層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。なお、不純物領域7704及び不純物領域7707にはN型の不純物がドーピングされている。よって、トランジスタ7727及びトランジスタ7728はNチャネル型のトランジスタである。つまり、トランジスタ7727が図73の画素の駆動トランジスタ7301に相当し、トランジスタ7728が図73の画素のスイッチ7306に相当する。また、配線7722が図73の画素における配線7310であり、対向電極7725が図73の画素における表示素子7305の陰極である。つまり、図73の画素において配線7310と表示素子7305の陰極とが接続されている。なお、図77で説明した表示パネルは対向電極7725の膜を薄くすることができ、上面から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また、対向電極7725と配線7722を接続することにより、対向電極7725及び配線7722を低抵抗化することができる。よって、消費電力の低減を図ることができる。次に上面からみた表示パネルの模式図78A、Bを用いて表示パネルの構成について説明する。基板7800上に信号線駆動回路7801、走査線駆動回路7802、画素部7803が形成されている。なお、基板7800はFPCフレキシブルプリントサーキット7804と接続され、信号線駆動回路7801や走査線駆動回路7802に入力されるビデオ信号、クロック信号、スタート信号等の信号を外部入力端子となるFPC7804から受け取る。FPC7804と基板7800との接合部上にはICチップメモリ回路や、バッファ回路などが形成された半導体チップ7805がCOGChipOnGlass等で実装されている。なお、ここではFPC7804しか図示されていないが、このFPC7804にはプリント配線基盤PWBが取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを含むものとする。図78Aに示す表示パネルの画素部7803には画素がマトリクスに配置されている。そして、それぞれの色要素毎の画素列となっている。そして、有機化合物を含む層7807は色毎に一列分の画素に渡って設けられている。そして、画素部において、有機化合物を含む層7807の設けられていない領域7806にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図77の断面図における接合部7729を図78Aにおける領域7806に形成する。また、画素部における上面の模式図を図79に示す。図79は、画素電極7901と同じ材料にて配線7902が形成されている。そして、画素電極7901は図77の画素電極7721に相当し、配線7902が図77の配線7722に相当する。一列分の画素電極7901に渡って有機化合物を含む層が形成され、画素電極7901と対向電極で挟まれる領域にそれぞれ表示素子が形成される。そして、接合部では対向電極と配線7902と接しているため対向電極の低抵抗化を図ることができる。つまり、配線7902が対向電極の補助電極として機能する。なお、図79のような画素部の構成とすることで開口率が高く、且つ対向電極の低抵抗化を図った表示パネルを提供することが可能となる。図78Bに示す表示パネルの画素部7803には画素がマトリクスに配置されている。そして、それぞれの色要素毎の画素列となっている。そして、有機化合物を含む層7817は色毎に一列分の画素にそれぞれ設けられている。そして、画素部において、有機化合物を含む層7817の設けられていない領域7816にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図77の断面図における接合部7729を図78Bにおける領域7816に形成する。また、画素部における上面の模式図を図80に示す。図80は、画素電極8001と同じ材料にて配線8002が形成されている。そして、画素電極8001は図77の画素電極7721に相当し、配線8002が図77の配線7722に相当する。画素電極8001のそれぞれに有機化合物を含む層が形成され、画素電極8001と対向電極で挟まれる領域にそれぞれ表示素子が形成される。そして、接合部では対向電極と配線8002と接しているため対向電極の低抵抗化を図ることができる。つまり、配線8002が対向電極の補助電極として機能する。なお、図80のような画素部の構成とすることでより対向電極の低抵抗化を図った表示パネルを提供することが可能となる。本実施の形態に示した表示パネルは、対向電極の透光性がよく、画素の開口率が高いため、輝度を低くしても必要な光度を得ることができる。よって、表示素子の信頼性を向上させることができる。また、対向電極の低抵抗化も図れるため消費電力も低減することができる。実施の形態10本実施の形態では、発光期間に信号線Datalineに供給する電位をアナログに変化させずに所定の電位を供給する駆動方法について説明する。なお、本実施の形態において示す駆動方法は実施の形態1乃至実施の形態9に示した表示装置に適用することができる。一例として実施の形態1に示した図2の表示装置に本実施の形態の駆動方法を適用した場合にいて、図81のタイミングチャートを用いて詳細に説明する。図81は図2における表示装置の画素部204のある画素列j列目のタイミングチャートを示す図である。なお、画素部204に複数配置されたそれぞれの画素は、画素205と同様の構成であるため、それぞれの画素の駆動トランジスタ、容量素子、第1のスイッチ、第2のスイッチ及び表示素子は画素205と同様の符号を用いて説明する。図81に示すように、書き込み期間にはj列目の画素のDataline信号線Djにアナログ信号電位が入力されている。そして、i行目のG1line第1の走査線G1aiとG2line第2の走査線G2biにパルス信号が入力されると、第1のスイッチ208と第2のスイッチ209がオンし、i行目の画素の駆動トランジスタ206のドレイン端子には電源線Pjからの電源電位Vddが供給され、容量素子207、駆動トランジスタ206及び表示素子210に電流が流れる。そして、容量素子207では電荷の蓄積若しくは放電が行われる。つまり、容量素子207にもともと蓄積されていた電荷とDataline信号線Djに供給された電位Vaとの関係で電荷の蓄積か放電のどちらかが起きる。そして、第1の走査線G1aiに入力されたパルス幅より第2の走査線G2biに入力されるパルス信号の方がパルス幅が長いことから、第2のスイッチ209がオンしたまま第1のスイッチ208がオフする。そして、第1のスイッチ208がオフした瞬間は、駆動トランジスタ206のゲート端子は電源電位Vddが供給されているため駆動トランジスタ206はオンしている。よって、駆動トランジスタ206、表示素子210及び容量素子207に電流が流れる。やがて、駆動トランジスタ206、表示素子210及び容量素子207に電流が流れなくなる。つまり定常状態となる。こうして、駆動トランジスタ206はオフする。このとき、駆動トランジスタ206のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。なお、完全に定常状態にならなくても良い。駆動トランジスタ206のオンオフを制御するのに必要なゲート電位が取得できれば良い。その後、第2のスイッチ209をオフにし、容量素子207は駆動トランジスタ206がオフするゲート端子の電位と、第2のスイッチ209がオフした瞬間の信号線Djに供給されているアナログ信号電位との電位差を保持する。こうして、i行目j列の画素にDataline信号線Djからアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのDataline信号線D1~Dnからそれぞれのアナログ信号電位が入力され、各列のi行目の画素にアナログ信号が書き込まれる。次に、i1行目のG1line第1の走査線G1ai1とG2line第2の走査線G2bi1にパルス信号が入力されると、i1行目j列の画素のDataline信号線Djには電位Vbが入力され、画素にアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのDataline信号線D1~Dnからそれぞれのアナログ信号電位が入力され、各列のi1行目の画素にアナログ信号が書き込まれる。このように、画素の各行のG1line第1の走査線G1a1~G1amとG2line第2の走査線G2b1~G2bmにパルス信号が入力されて、それぞれの画素にアナログ信号が書き込まれると1フレーム期間の画素部204へのアナログ信号の書き込み期間が終了する。続いて、発光期間について説明する。全行の画素の第1のスイッチ208をオン、第2のスイッチ209をオフにするように、それぞれ第1の走査線G1a1~G1am及び第2の走査線G2b1~G2bmへ信号を供給し、図81に示すようにDataline信号線D1~Dnに所定の電位を供給する。なお、この所定の電位は画素を非点灯にするときのビデオ信号に相当するアナログ信号電位と概略等しい電位とするとよい。すると、画素を非点灯にするときのビデオ信号が入力されている画素の駆動トランジスタ206のゲート端子は、書き込み期間に信号線に入力されたアナログ信号電位と概略等しい電位となる。よって、その画素の駆動トランジスタ206のゲートソース間電圧がほぼしきい値電圧となり、その画素は非点灯となる。一方、画素を点灯にするときのビデオ信号が入力されている画素の駆動トランジスタ206のゲート端子は、書き込み期間に信号線に入力されたアナログ信号電位よりも高くなる。そして、駆動トランジスタ206のゲートソース間電圧はしきい値電圧以上となり、その画素は点灯する。そして、このとき、各画素の駆動トランジスタ206のゲートソース間電圧は、書き込み期間に信号線に供給されたアナログ信号電位が低いほど大きくなる。例えば、図82に示すように、画素の駆動トランジスタを飽和領域で動作させ、8階調表示の場合において、階調数1、階調数2、、階調数7の順のように駆動トランジスタのゲートソース間電圧を大きくなるようにすれば、表示素子210に流れる電流Idを画素の階調にしたがった大きさに制御することができる。なお、階調数0の画素の駆動トランジスタ206のゲートソース間電圧はしきい値電圧以下となるようにして電流Idを0となるようにする。本実施の形態に示す駆動方法を用いることにより、画素の発光強度をアナログ制御して階調を表現することができるため、画面のちらつきを防止することができる。実施の形態11本実施の形態では、実施の形態1、実施の形態2、実施の形態3、実施の形態4、実施の形態5、実施の形態6及び実施の形態7で示した画素構成を有する表示装置において、より好適な表示装置の構成について説明する。本実施の形態の表示装置の特徴は、走査線や信号線にバッファを設けている。つまり、走査線駆動回路からの信号がバッファに入力され、バッファから走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファに入力され、バッファから信号線へ信号が出力されるようにする。こうして、走査線駆動回路や信号線駆動回路の出力信号のインピーダンス変換を行い、電流供給能力を高めている。なお、走査線や信号線にバッファを設けなくとも、走査線駆動回路や信号線駆動回路の中にバッファを設けてこれらの駆動回路の出力の電流供給能力を高くしても良い。本実施の形態で示す表示装置の基本的な構成を図8を用いて説明する。なお、実施の形態11において、図2を用いて説明した表示装置と共通するところは共通の符号を用いている。第1の走査線G1a1~G1am及び第2の走査線G2b1~G2bmはそれぞれ1行分の画素のスイッチを制御する。例えば、スイッチにトランジスタを用いている場合には、第1の走査線G1a1~G1am及び第2の走査線G2b1~G2bmのそれぞれに、1行分の画素のスイッチング用トランジスタのゲート端子が接続されている。そして、1行分のスイッチング用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用いるバッファには電流供給能力の高いものが好ましい。また、図8に示す表示装置の第1の走査線G1a1~G1amはそれぞれ配線抵抗を有しており、さらに、信号線D1~Dnや電源線P1~Pnと交差するところでは寄生容量交差容量が形成される。よって、第1の走査線G1a1~G1amはそれぞれ、抵抗1901と容量素子1902とを用いて図19に示すような等価回路で表すことができる。この等価回路に、矩形波の入力パルス1903を入力すると、応答波は出力パルス1904のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下がりが遅延してしまう。すると、第1のスイッチ208は正常なタイミングでオンしなくなり、アナログ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては第1の走査線から出力される信号はバッファを介して電流供給能力を高くすることで、なまりの発生を低減させることができる。なお、第2の走査線G2b1~G2bmについても同様のことがいえる。また、信号線D1~Dnについても、寄生容量が形成されると、映像信号に相当するアナログ信号電位を供給するのに遅延が生じてしまうため、画素へ信号を正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力される信号もバッファを介して電流供給能力を高くすると良い。図8に示す表示装置は第1の走査線駆動回路201から出力される信号が第1の走査線G1a1~G1amに設けられたそれぞれのバッファ801を介して第1の走査線G1a1~G1amに入力される。つまり、バッファ801を介することで第1の走査線駆動回路201から出力される信号の電流供給能力を高くする。同様に、第2の走査線G2b1~G2bmのそれぞれにバッファ802を設けている。また、信号線D1~Dnのそれぞれにもバッファ803を設けている。なお、バッファ803はアナログバッファを用いている。よって、各走査線駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号のなまりを低減し、素早く1行分の画素のスイッチング用トランジスタをオンにすることができる。よって、画素の書き込み期間を短くすることができる。ここで、本実施の形態で用いることができるバッファの例を示す。以下、バッファにおいて、入力電位Vinが入力される端子を入力端子、出力電位Voutが出力される端子を出力端子という。例えば、図9Aに示すようなボルテージフォロワ回路901の入力端子を信号線駆動回路の出力端子に接続し、ボルテージフォロワ回路901の出力端子を信号線に接続する。ボルテージフォロワ回路をバッファに用いるときには特性のバラツキの小さいトランジスタを形成することができるICチップ上に形成するとよい。なお、本明細書において、ICチップとは、基板上に形成された集積回路をチップ上に切り離したものをいう。特に、ICチップとしては、単結晶シリコンウエハを基板に用いて素子分離などにより回路を作成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。よって、バッファとしてボルテージフォロワ回路901を採用する場合、走査線駆動回路や信号線駆動回路と共にバッファを形成したICチップをCOGChipOnGlassなどで表示パネルに実装すると良い。なお、ボルテージフォロワ回路は図8の表示装置において、バッファ801、バッファ802及びバッファ803に適用することができるが、アナログバッファとして機能するので、とくにバッファ803に適している。また、図9Bに示すようにNチャネル型トランジスタ902及びPチャネル型トランジスタ903からなるインバータをバッファに用いても良い。Nチャネル型トランジスタ902のゲート端子とPチャネル型トランジスタ903のゲート端子は共に入力端子に接続され入力電位Vinが入力される。また、Nチャネル型トランジスタ902のソース端子は電源電位Vssに接続され、ドレイン端子はPチャネル型トランジスタ903のドレイン端子と共に出力端子に接続され、出力端子から出力電位Voutを出力する。バッファとしては複数のインバータを直列接続して用いることができる。このとき、インバータから出力された出力電位Voutが入力端子に入力される次の段のインバータは約3倍の電流供給能力とすると効率良く電流供給能力を高くすることができる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに入力される際には約3倍の電流供給能力のインバータを直列に接続する。このようにして偶数個のインバータを接続すればバッファとして用いることができる。なお、Nチャネル型トランジスタ902及びPチャネル型トランジスタ903の設計において、チャネル幅Wとチャネル長Lの比:W/Lを調整することで電流供給能力を調整することができる。なお、図9Bに示した様なインバータを用いたバッファは図8の表示装置において、バッファ801や802に適用することができる。なお、このようなインバータを用いたバッファは構成が単純であり、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。また、図9Bのように、Nチャネル型トランジスタ902及びPチャネル型トランジスタ903からなるCMOSインバータは、入力端子にインバータの論理しきい値Vinvの近傍の電位が入力されているときには、Nチャネル型トランジスタ902及びPチャネル型トランジスタ903に電流が流れるが、入力端子にHレベルかLレベルの電位が入力されるといずれか一方のトランジスタがオフするため無駄に電力が消費されることがない。よって、図9Bに示すようなCMOSインバータを用いることで低消費電力化を図ることができる。さらに、図9Cに示すようにソースフォロワ回路を用いてバッファを形成することもできる。ソースフォロワトランジスタ904と電流源905からなり、ソースフォロワトランジスタ904のゲート端子は入力端子に接続され、ドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子は電流源905の一方の端子と出力端子に接続されている。電流源905の他方の端子は低電位Vssの供給された配線に接続されている。ここで、ソースフォロワトランジスタ904のゲートソース間電圧Vgsを用いて、出力電位Voutは以下の式1で表される。ここで、Vgsはソースフォロワトランジスタ904が電流I0を流すのに必要な電圧である。よって、出力電位Voutは入力電位VinからVgs分低い電位となる。しかし、入力電位Vinに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ904のゲートソース間電圧Vgsに多少のバラツキがあってもソースフォロワ回路をバッファとして用いることができる。よって、図8の表示装置においては、バッファ801やバッファ802に用いることができる。また、図9Cで示したようなソースフォロワ回路は構成が単純であり薄膜トランジスタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。また、ソースフォロワトランジスタ904として、図9Cに示すようにNチャネル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路とバッファとが一体形成された表示パネルにおいて、Nチャネル型トランジスタのみからなる単極性表示パネルを作製することができる。また、ソースフォロワ回路をバッファに用いる場合、図9Dに示すようにソースフォロワトランジスタ906をデュアルゲートとすることで、しきい値電圧の低いトランジスタとすることもできる。なお、ソースフォロワトランジスタ906以外の構成は図9Cと共通するので共通の符号を用い説明は省略する。図9Dのようなソースフォロワ回路によりしきい値電圧Vthが低くなり、ソースフォロワトランジスタを構成する各トランジスタ間でバラツキが低減されれば、アナログバッファとしても用いることができる。よって、図8の表示装置においてバッファ801及びバッファ802は言うまでもなく、バッファ803にも図9Dのようなソースフォロワ回路を適用することができる。また、図10Bのような構成をバッファに用いることもできる。ソースフォロワ回路はソースフォロワトランジスタ1004と、容量素子1005と、第1のスイッチ1006と、第2のスイッチ1007と、第3のスイッチ1008と、電流源1009と、電圧源1010とからなる。そして、ソースフォロワトランジスタ1004のドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子は電流源1009を介して低電位Vssが供給された配線と、出力端子と、第1のスイッチ1006の一方の端子と接続されている。そして、第1のスイッチ1006の他方の端子は容量素子1005の一方の端子と、第3のスイッチ1008を介して入力端子と接続されている。また、容量素子1005の他方の端子はソースフォロワトランジスタ1004のゲート端子と、第2のスイッチ1007及び電圧源1010を介して低電位Vssが供給された配線と接続されている。図10Bのソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に第1のスイッチ1006と第2のスイッチ1007をオンにする。すると容量素子1005にはソースフォロワトランジスタ1004のゲートソース間電圧が電流I1を流すのに必要な電圧Vgsとなる電荷が蓄積される。そして、第1のスイッチ1006及び第2のスイッチ1007をオフにする。すると容量素子1005はソースフォロワトランジスタ1004のゲートソース間電圧Vgsを保持する。そして第3のスイッチ1008をオンにすると、容量素子1005がゲートソース間電圧Vgsを保持したまま入力端子に入力電位Vinが入力される。よって、容量素子1005の他方の端子が接続されたソースフォロワトランジスタ1004のゲート端子には入力電位Vinにゲートソース間電圧Vgsを加えた電位が供給される。一方、出力端子から出力される出力電位Voutはソースフォロワトランジスタ1004のゲート端子の電位からゲートソース間電圧Vgsを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される電位と同じになりVin=Voutとなる。よって、図10Bに示すソースフォロワ回路は、図8の表示装置においてバッファ801及びバッファ802は言うまでもなく、アナログ信号の電流供給能力を高くするためのバッファ803にも適用することができる。また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回路や信号線駆動回路とが一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファとして、図10Bに示すソースフォロワ回路も一体形成することができる。また、図10Bのソースフォロワ回路は単極性のトランジスタで構成することができるため単極性表示パネルを作製することができる。なお、図9C、Dで示した電流源905や、図10Bで示した電流源1009には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができる。さらには、整流素子としてはPN接続ダイオードや、ダイオード接続トランジスタを用いることもできる。ここで、図9Dの電流源905にダイオード接続したトランジスタを適用した場合について図10Aを用いて説明する。ソースフォロワトランジスタ906とダイオード接続したトランジスタ907からなり、ソースフォロワトランジスタ906のドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子はダイオード接続したトランジスタ907のドレイン端子と出力端子とに接続されている。また、ダイオード接続したトランジスタ907はドレイン端子とゲート端子が接続され、ソース端子は低電位Vssの供給された配線に接続されている。なお、本実施の形態の表示装置に適用可能な画素構成は、図8に示した構成に限られず、実施の形態2、実施の形態3、実施の形態4、実施の形態5、実施の形態6及び実施の形態7に示した様々な画素構成を適用することが可能であり、また、バッファも全ての走査線駆動回路や信号線駆動回路の出力が入力される走査線や信号線に設ける必要はなく適宜設けることができる。特に矩形波のパルス幅の短い場合には問題となるので、例えば図8の構成において、第1の信号線駆動回路側のバッファ801のみを設けても良い。実施の形態12本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路や信号線駆動回路は、実施の形態1、実施の形態2、実施の形態3、実施の形態4、実施の形態5、実施の形態6、及び実施の形態7で示した画素構成を有する表示装置に適宜用いることができる。また、実施の形態8で示した表示装置の走査線駆動回路や、信号線駆動回路にも適用することができる。図44Aに示す表示装置は、基板4401上に、複数の画素が配置された画素部4402を有し、画素部4402の周辺には、第1の走査線駆動回路4403、第2の走査線駆動回路4404及び信号線駆動回路4405を有している。第1の走査線駆動回路4403が図2の第1の走査線駆動回路201に相当し、第2の走査線駆動回路4404が図2の第2の走査線駆動回路202に相当し、信号線駆動回路4405が図2の信号線駆動回路203に相当する。第1の走査線駆動回路4403、第2の走査線駆動回路4404及び信号線駆動回路4405に入力される信号はフレキシブルプリントサーキットFlexiblePrintCircuit:FPC4406を介して外部より供給される。なお、図示していないが、FPC4406上にCOGChipOnGlassやTABTapeAutomatedBonding等によりICチップが実装されていても良い。つまり、画素部4402と一体形成が困難な、第1の走査線駆動回路4403、第2の走査線駆動回路4404及び信号線駆動回路4405の一部のメモリやバッファなどをICチップ上に形成して表示装置に実装しても良い。また、図44Bに示すように、第1の走査線駆動回路4403及び第2の走査線駆動回路4404を画素部4402の片側に配置しても良い。なお、図44Bに示す表示装置は、図44Aに示す表示装置と、第1の走査線駆動回路4403の配置が異なるだけであるので同様の符号を用いている。また、第1の走査線駆動回路4403及び第2の走査線駆動回路4404は一つの走査線駆動回路で同様の機能を果たすようにしても良い。続いて、図44A、Bに示した表示装置の信号線駆動回路4405の構成例を示す。これは、図2の表示装置の信号線D1~Dnに信号を供給するための駆動回路である。図45Aに示す信号線駆動回路は、パルス出力回路4501、第1のラッチ回路4502、第2のラッチ回路4503、D/A変換回路デジタルアナログ変換回路4504、書き込み期間発光期間選択回路4505及びアナログバッファ回路4506を有している。図45aに示す信号線駆動回路の動作について、図47に示した詳しい構成を用いて説明する。パルス出力回路4701はフリップフロップ回路FF4709等を複数段用いて構成され、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。パルス出力回路4701により出力されたサンプリングパルスは、第1のラッチ回路4702に入力される。第1のラッチ回路4702には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路4702において保持する。一つのサンプリングパルスによって、第1のラッチ回路4702の各段の三つのラッチ回路が平行して動作する。第1のラッチ回路4702において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路4703にラッチパルスLatchPulseが入力され、第1のラッチ回路4702に保持されていたデジタル映像信号は、一斉に第2のラッチ回路4703に転送される。その後、第2のラッチ回路4703に保持されたデジタル映像信号は1行分が同時にDACD/A変換回路4704へ入力される。DAC4704においては、入力されるデジタル映像信号をデジタル-アナログ変換し、アナログ電位を有する映像信号として、書き込み期間発光期間選択回路4705の有する切り替え回路4707に入力する。第2のラッチ回路4703に保持されたデジタル映像信号がDAC4704に入力されている間、パルス出力回路4701からは、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。また、書き込み期間発光期間選択回路4705は、三角波電位生成回路4708を有し、発光期間においては、切り替え回路4707には、三角波電位生成回路4708によって生成された三角波電位が入力される。こうして、切り替え回路4707には、書き込み期間はDAC4704からの映像信号が入力され、発光期間には三角波電位生成回路4708からの三角波電位が入力される。そして、切り替え回路4707は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路4706に入力する。アナログバッファ回路4706はインピーダンス変換し、入力された電位と同等の電位を信号線D1~Dnへ供給する。つまり、映像信号はアナログバッファ回路4706で電流供給能力を高くされ、アナログ信号電位として信号線D1~Dnに供給される。なお、この信号線D1~Dnは、例えば図2や図8の表示装置の信号線D1~Dnに相当する。図45Aにおいて、入力されるDigitalVideoDataはアナログ信号に変換する前に補正することが望ましい場合もある。よって図45Bに示すように、第1のラッチ回路4502に入力する前にDigitalVideoDataを補正回路4507によって補正してから第1のラッチ回路4502に入力するようにするのが好ましい。補正回路4507では、例えばガンマ補正などを行うことができる。また、インピーダンス変換はD/A変換回路の出力を書き込み期間発光期間選択回路に入力する前に行っても良い。つまり、図45Aの構成において、D/A変換回路4504の出力をインピーダンス変換して書き込み期間発光期間選択回路4505に入力する構成として、図62Aのような構成とすることができる。また、このとき、図45Aの構成を詳細に示した図47の構成は図64のような構成となる。また、図45Bの構成において、D/A変換回路4504の出力をインピーダンス変換して書き込み期間発光期間選択回路4505に入力する構成として、図62Bのような構成とすることができる。また、図45及び図47では信号線駆動回路に入力される映像信号がデジタルの場合の構成について説明したが、図46及び図48では映像信号がアナログの場合について説明する。この場合には、図45に示すようにD/A変換回路は設けなくて良い。また、アナログの映像信号を保持することができる第1のアナログラッチ回路及び第2のアナログラッチ回路は各段に1ビット分ずつ設ければよい。図46Aに示すように、パルス出力回路4601、第1のアナログラッチ回路4602、第2のアナログラッチ回路4603、書き込み期間発光期間選択回路4604及びアナログバッファ回路4605を有している。図46Aに示す信号線駆動回路の動作について、図48に示した詳しい構成を用いて説明する。パルス出力回路4801はフリップフロップ回路FF4808等を複数段用いて構成され、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。パルス出力回路4801により出力されたサンプリングパルスは、第1のアナログラッチ回路4802に入力される。第1のアナログラッチ回路4802には、アナログ映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路4802において保持する。第1のアナログラッチ回路4802において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路4803にラッチパルスLatchPulseが入力され、第1のアナログラッチ回路4802に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路4803に転送される。その後、第2のアナログラッチ回路4803に保持されたアナログ映像信号は1行分が同時に書き込み期間発光期間選択回路4804の有する切り替え回路4806に入力される。そして、書き込み期間には、切り替え回路4806は第2のアナログラッチ回路4803から入力された映像信号をアナログバッファ回路4805に入力し、アナログバッファ回路4805はインピーダンス変換して、信号線D1~Dnへそれぞれのアナログ信号電位を供給する。なお、この信号線D1~Dnは、例えば図2や図8の表示装置の信号線D1~Dnに相当する。このように画素1行分のアナログ信号電位を信号線D1~Dnに供給している間、パルス出力回路4801においては、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。また、書き込み期間発光期間選択回路4804は、三角波電位生成回路4807を有し、発光期間においては、切り替え回路4806には、三角波電位生成回路4807によって生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路4805はインピーダンス変換し、入力された三角波電位と同等の電位を信号線D1~Dnへ供給する。つまり、アナログバッファ回路で出力電流能力を高くする。こうして、切り替え回路4806には、書き込み期間は第2のアナログラッチ回路4803からの映像信号が入力され、発光期間には三角波電位生成回路4807からの三角波電位が入力される。そして、切り替え回路4806は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路4805に入力する。また、外部からの映像信号がデジタル映像信号であるときには、図46Bに示すようにD/A変換回路4606でデジタル映像信号をアナログ映像信号に変換してから第1のアナログラッチ回路4602に入力するようにしても良い。また、インピーダンス変換は第2のラッチ回路の出力を書き込み期間発光期間選択回路に入力する前に行っても良い。つまり、図46Aの構成において、第2のアナログラッチ回路4603の出力をインピーダンス変換して書き込み期間発光期間選択回路4604に入力する構成として、図63Aのような構成とすることができる。また、このとき、図46Aの構成を詳細に示した図48の構成は図65のような構成となる。また、図46Bの構成において、第2のアナログラッチ回路4603の出力をインピーダンス変換して書き込み期間発光期間選択回路4604に入力する構成として、図63Bのような構成とすることができる。また、映像信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御するアナログに変化する電位を別の信号線で画素に入力する画素構成例えば図4、図18、図22、図23のような画素構成を有する表示装置に適用可能な信号線駆動回路について図71及び図72を用いて説明する。まず、図71の構成について説明する。パルス出力回路7101はフリップフロップ回路FF7107等を複数段用いて構成され、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。パルス出力回路7101により出力されたサンプリングパルスは、第1のラッチ回路7102に入力される。第1のラッチ回路7102には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路7102において保持する。一つのサンプリングパルスによって、第1のラッチ回路7102の各段の三つのラッチ回路が平行して動作する。第1のラッチ回路7102において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路7103にラッチパルスLatchPulseが入力され、第1のラッチ回路7102に保持されていたデジタル映像信号は、一斉に第2のラッチ回路7103に転送される。その後、第2のラッチ回路7103に保持されたデジタル映像信号は1行分が同時にDACD/A変換回路7104へ入力される。DAC7104においては、入力されるデジタル映像信号をデジタル-アナログ変換し、アナログ電位を有する映像信号として、アナログバッファ回路7105に入力する。アナログバッファ回路7105から各信号線D1a1~D1anにアナログ信号電位が供給される。また、同時に三角波電位生成回路7106からも三角波電位が各信号線D2a1~D2anに設定される。なお、信号線D1a1~D1anは図4や図7等の画素を有する表示装置の第1の信号線410や第1の信号線710に相当する。また、信号線D2a1~D2anは図4や図7等の画素を有する表示装置の第2の信号線411や第2の信号線711に相当する。また、図72の構成について説明する。パルス出力回路7201はフリップフロップ回路FF7206等を複数段用いて構成され、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。パルス出力回路7201により出力されたサンプリングパルスは、第1のアナログラッチ回路7202に入力される。第1のアナログラッチ回路7202には、アナログ映像信号AnalogDataが入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路7202において保持する。第1のアナログラッチ回路7202において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路7203にラッチパルスLatchPulseが入力され、第1のアナログラッチ回路7202に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路7203に転送される。その後、第2のアナログラッチ回路7203に保持されたアナログ映像信号は1行分が同時にアナログバッファ回路7204に入力される。アナログバッファ回路7204から各信号線D1a1~D1anにアナログ信号電位が供給される。また、同時に三角波電位生成回路7205からも三角波電位が各信号線D2a1~D2anに供給される。なお、行方向に選択された画素に一斉に信号を書き込む線順次方式ともいう場合の信号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出力回路から出力される信号に従って、そのまま画素に書き込む点順次方式ともいうようにしても良い。実施の形態1で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図61Aを用いて説明する。パルス出力回路6101、第1のスイッチ群6102、第2のスイッチ群6103からなる。第1のスイッチ群6102及び第2のスイッチ群6103はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応している。第1のスイッチ群6102のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するAnalogVideoDataが入力される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。また、第2のスイッチ群6103のそれぞれの段のスイッチの一方の端子は三角波電位の供給される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。画素の信号書き込み期間には、パルス出力回路6101に、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このとき第2のスイッチ群6103のオンオフを制御する制御信号は、全ての段のスイッチがオフするように設定する。そして、サンプリングパルスの出力に従って、第1のスイッチ群6102のスイッチは1段づつオンする。よって、書き込み期間には、第1のスイッチ群6102のオンしたスイッチの段に対応する信号線にAnalogVideoDataが入力される。こうして、順次第1のスイッチ群6102の各段のスイッチをオンさせ、選択されている行の画素に順次AnalogVideoDataを書き込む。続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が書き込まれると、信号書き込み期間は終了する。画素への信号書き込み期間が終了すると発光期間になる。画素の発光期間には、パルス出力回路6101からサンプリングパルスが出力されないようにする。つまり、パルス出力回路6101の出力を第1のスイッチ群6102に入力されないようにしてもいいし、パルス出力回路6101にスタートパルス信号S-SPが入力されないようにしてもいい。つまり、第1のスイッチ群6102のスイッチがオフしていれば良い。また、第2のスイッチ群6103の全てのスイッチがオンするように制御信号を入力する。すると、全ての信号線に三角波電位が供給される。なお、発光期間においては、全ての行の画素が選択されているため全ての画素に三角波電位を供給することができる。三角波電位が入力される。こうして、発光期間が終わると1フレーム期間は終了する。次に、実施の形態2で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図61Bを用いて説明する。パルス出力回路6111、スイッチ群6112、からなる。スイッチ群6112はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ第1の信号線に対応している。スイッチ群6112のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するAnalogVideoDataが入力される配線に接続され、他方の端子はそれぞれ画素の列に対応する第1の信号線に接続されている。また、三角波電位の供給される配線はそれぞれ画素の列に対応する第2の信号線に接続されている。画素の信号書き込み期間には、パルス出力回路6111に、クロック信号S-CLK、クロック反転信号S-CLKB、スタートパルス信号S-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。そして、サンプリングパルスの出力に従って、スイッチ群6112のスイッチは1段づつオンする。よって、画素への信号書き込み期間には、スイッチ群6112のオンしたスイッチの段に対応する信号線にAnalogVideoDataが入力される。こうして、順次スイッチ群6112の各段のスイッチをオンさせ、選択されている行の画素に順次AnalogVideoDataを書き込む。なお、選択されていない行の画素は、第2の信号線に接続され発光期間となる。このように、図61Bの構成では、画素の行毎に書き込み期間が設定され、他の行の書き込み期間に発光期間とすることができる実施の形態2で示したような画素に適用することができる。続いて、走査線駆動回路の構成について説明する。ここでは、一つの走査線駆動回路で図44Bに示す第1の走査線駆動回路4403及び第2の走査線駆動回路4404の機能を果たす構成を示す。図49Aに示す走査線駆動回路は、パルス出力回路4901、バッファ4902、パルス分割回路4903及び切り替え回路4904を有する。なお、図44A、Bに示す第1の走査線駆動回路4403及び第2の走査線駆動回路4404はそれぞれこのパルス出力回路4901及びバッファ4902により構成することもできる。図49Aに示す走査線駆動回路を詳しく説明するため、図49Bに示す詳細な構成を用いて説明する。パルス出力回路4911はフリップフロップ回路FF4915等を複数段用いて構成され、クロック信号G-CLK、クロック反転信号G-CLKB、スタートパルス信号G-SPが入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。パルス出力回路4911によって出力されたサンプリングパルスはバッファ4912の各段のバッファ4916に入力され、電流供給能力が高められてそれぞれのバッファ4916より出力される。バッファ4912により出力されたサンプリングパルスはパルス分割回路4913に入力される。パルス分割回路4913は、NAND4917及びインバータ4918からなる複数段により構成される。バッファ4916からの出力と、外部入力される分割信号MPXとのNANDを取ることにより、一つの走査線駆動回路によって、異なるパルスで制御される二つの走査線を制御することができる。つまり、図2の場合第1の走査線G1a1~G1am及び第2の走査線G2b1~G2bmを一つの走査線駆動回路によって制御することができる。図44Bに示すような第1の走査線駆動回路4403と第2の走査線駆動回路4404とを一つの走査線駆動回路で形成することで駆動回路の占有面積を減らし、狭額縁化が図れる。次に、本実施の形態のD/A変換回路に用いることのできる構成について説明する。図31に示すのは3ビットのデジタル信号をアナログ信号に変換することのできる抵抗ストリング型のD/A変換回路である。複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Vrefが供給され、他方の端子には低電位例えばGNDが供給されている。そして、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる。入力端子1、入力端子2及び入力端子3のそれぞれに入力される信号に従って、スイッチのオンオフを選択し、8通りの電位を出力端子から得ることができる。具体的には、入力端子3に入力される信号により8通りの電位のうち高い方の4つの電位か低い方の4つの電位かが選択される。そして、入力端子2に入力される信号により入力端子3により選択される4つの電位のうち、高い方の2つの電位か低い方の2つの電位かが選択される。そして、入力端子1に入力される信号により、入力端子2で選択された2つの電位のうち高い方又は低い方のいずれかが選択される。こうして、8通りの電位のなかから一つの電位が選択される。したがって、入力端子1、入力端子2及び入力端子3に入力されるデジタル信号を、アナログ信号電位に変換することができる。また、図32に示すのは6ビットのデジタル信号をアナログ信号に変換することのできる容量アレイ型のD/A変換回路である。複数の静電容量の異なる容量素子を並列に接続し、これらの容量素子のうちデジタル信号に従ってスイッチ1~スイッチ6のオンオフを制御し、任意の容量素子に参照電源電位Vrefと低電位例えばGNDとの電位差分の電荷を蓄積した後、蓄積された電荷を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位に変換することができる。また、抵抗ストリング型と容量アレイ型を組み合わせたD/A変換回路を用いても良い。これらのD/A変換回路は一例であって、様々なD/A変換回路を適宜用いることができる。実施の形態13本実施の形態では、実施の形態1、実施の形態2、実施の形態3、実施の形態4、実施の形態5、実施の形態6及び実施の形態7で示した画素構成を有する表示パネルの構成について図11A、Bを用いて説明する。本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図11を用いて説明する。なお、図11Aは、表示パネルを示す上面図、図11Bは図11AをA-A’で切断した断面図である。点線で示された信号線駆動回路Dataline1101、画素部1102、第1の走査線駆動回路G1line1103、第2の走査線駆動回路G2line1106を有する。また、封止基板1104、シール材1105を有し、シール材1105で囲まれた内側は、空間1107になっている。なお、配線1108は第1の走査線駆動回路1103、第2の走査線駆動回路1106及び信号線駆動回路1101に入力される信号を伝送するための配線であり、外部入力端子となるFPCフレキシブルプリントサーキット1109からビデオ信号、クロック信号、スタート信号等を受け取る。FPC1109と表示パネルとの接合部上にはICチップメモリ回路や、バッファ回路などが形成された半導体チップがCOGChipOnGlass等で実装されている。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤PWBが取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを含むものとする。次に、断面構造について図11Bを用いて説明する。基板1110上には画素部1102とその周辺駆動回路第1の走査線駆動回路1103、第2の走査線駆動回路1106及び信号線駆動回路1101が形成されているが、ここでは、信号線駆動回路1101と、画素部1102が示されている。なお、信号線駆動回路1101はNチャネル型TFT1120やNチャネル型TFT1121のように単極性のトランジスタで構成されている。なお、第1の走査線駆動回路1103及び第2の走査線駆動回路1106も同様にNチャネル型トランジスタで構成するのが好ましい。なお、画素構成には本発明の画素構成を適用することにより単極性のトランジスタで形成することができるため単極性表示パネルを作製することができる。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態に示す表示パネルでは図8に示した表示装置におけるバッファ801、バッファ802及びバッファ803が図示されていないが、それぞれの周辺駆動回路にバッファを備えている。また、画素部1102はスイッチング用TFT1111と、駆動用TFT1112とを含む画素を構成する複数の回路を有している。なお、駆動TFT1112のソース電極は第1の電極1113と接続されている。また、第1の電極1113の端部を覆って絶縁物1114が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。また、カバレッジを良好なものとするため、絶縁物1114の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物1114の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1114の上端部のみに曲率半径0.2μm~3μmを有する曲面を持たせることが好ましい。また、絶縁物1114として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。第1の電極1113上には、有機化合物を含む層1116、および第2の電極1117がそれぞれ形成されている。ここで、陽極として機能する第1の電極1113に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITOインジウムスズ酸化物膜、インジウム亜鉛酸化物IZO膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。また、有機化合物を含む層1116は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層1116には、元素周期律第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。さらに、有機化合物を含む層1116上に形成される第2の電極陰極1117に用いる材料としては、仕事関数の小さい材料Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaNを用いればよい。なお、電界発光層1116で生じた光が第2の電極1117を透過させる場合には、第2の電極陰極1117として、膜厚を薄くした金属薄膜と、透明導電膜ITO酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金In2O3―ZnO、酸化亜鉛ZnO等との積層を用いるのが良い。さらにシール材1105で封止基板1104を基板1110と貼り合わせることにより、基板1110、封止基板1104、およびシール材1105で囲まれた空間1107に表示素子1118が備えられた構造になっている。なお、空間1107には、不活性気体窒素やアルゴン等が充填される場合の他、シール材1105で充填される構成も含むものとする。なお、シール材1105にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板1104に用いる材料としてガラス基板や石英基板の他、FRPFiberglass-ReinforcedPlastics、PVFポリビニルフロライド、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。図11示すように、信号線駆動回路1101、画素部1102、第1の走査線駆動回路1103及び第2の走査線駆動回路1106を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路1101、画素部1102、第1の走査線駆動回路1103及び第2の走査線駆動回路1106に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路1101、画素部1102、第1の走査線駆動回路1103及び第2の走査線駆動回路1106に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさらなる低コスト化を図ることができる。なお、表示パネルの構成としては、図11Aに示したように信号線駆動回路1101、画素部1102、第1の走査線駆動回路1103及び第2の走査線駆動回路1106を一体形成した構成に限られず、信号線駆動回路1101に相当する図53Aに示す信号線駆動回路5301をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。なお、図53Aの基板5300、画素部5302、第1の走査線駆動回路5303、第2の走査線駆動回路5304、FPC5305、ICチップ5306、ICチップ5307、封止基板5308、シール材5309は図11Aの基板1110、画素部1102、第1の走査線駆動回路1103、第2の走査線駆動回路1106、FPC1109、ICチップ1118、ICチップ1119、封止基板1104、シール材1105に相当する。つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。そして、この走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部の有する画素の構成としては実施の形態3で示したようにNチャネル型のトランジスタで構成することができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、作製工程が簡略化し、さらなる低コスト化が図れる。こうして、高精細な表示装置の低コスト化が図れる。また、FPC5305と基板5300との接続部において機能回路メモリやバッファが形成されたICチップを実装することで基板面積を有効利用することができる。また、図11Aの信号線駆動回路1101、第1の走査線駆動回路1103及び第2の走査線駆動回路1106に相当する図53Bの信号線駆動回路5311、第1の走査線駆動回路5313及び第2の走査線駆動回路5314をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図53Bの基板5310、画素部5312、FPC5315、ICチップ5316、ICチップ5317、封止基板5318、シール材5319は図11Aの基板1110、画素部1102、FPC1109、ICチップ1118、ICチップ1119、封止基板1104、シール材1105に相当する。また、画素部5312のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。また、画素の行方向及び列方向に走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図56Aに示すようにICチップ上に形成された周辺駆動回路5601が図53Bに示す、第1の走査線駆動回路5313、第2の走査線駆動回路5314及び信号線駆動回路5311の機能を有するようにしても良い。なお、図56Aの基板5600、画素部5602、FPC5604、ICチップ5605、ICチップ5606、封止基板5607、シール材5608は図11Aの基板1110、画素部1102、FPC1109、ICチップ1118、ICチップ1119、封止基板1104、シール材1105に相当する。なお、図56Aの表示装置の信号線の接続を説明する模式図を図56Bに示す。基板5610、周辺駆動回路5611、画素部5612、FPC5613、FPC5614有する。FPC5613より周辺駆動回路5611に外部からの信号及び電源電位が入力される。そして、周辺駆動回路5611からの出力は、画素部5612の有する画素に接続された行方向及び列方向の信号線に入力される。さらに、表示素子1118に適用可能な表示素子の例を図12に示す。つまり、実施の形態1、実施の形態2、実施の形態3、実施の形態4、実施の形態5、実施の形態6、実施の形態7、実施の形態8及び実施の形態9で示した画素に適用可能な表示素子の構成について図12を用いて説明する。基板1201の上に陽極1202、正孔注入材料からなる正孔注入層1203、その上に正孔輸送材料からなる正孔輸送層1204、発光層1205、電子輸送材料からなる電子輸送層1206、電子注入材料からなる電子注入層1207、そして陰極1208を積層させた素子構造である。ここで、発光層1205は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。また、図12で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色表示素子などにも応用可能である。図12に示す本発明の素子作製方法は、まず、陽極1202ITOを有する基板1201に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極1208を蒸着で形成する。次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン以下H2Pcと記す、銅フタロシアニン以下CuPcと記すなどが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸以下PSSと記すをドープしたポリエチレンジオキシチオフェン以下PEDOTと記すや、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド以下PIと記すがよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム以下アルミナと記すの超薄膜などがある。正孔輸送材料として最も広く用いられているのは、芳香族アミン系すなわち、ベンゼン環-窒素の結合を有するものの化合物である。広く用いられている材料として、4,4’-ビスジフェニルアミノ-ビフェニル以下、TADと記すや、その誘導体である4,4’-ビス[N-3-メチルフェニル-N-フェニル-アミノ]-ビフェニル以下、TPDと記す、4,4’-ビス[N-1-ナフチル-N-フェニル-アミノ]-ビフェニル以下、α-NPDと記すがある。4,4’,4-トリスN,N-ジフェニル-アミノ-トリフェニルアミン以下、TDATAと記す、4,4’,4-トリス[N-3-メチルフェニル-N-フェニル-アミノ]-トリフェニルアミン以下、MTDATAと記すなどのスターバースト型芳香族アミン化合物が挙げられる。電子輸送材料としては、金属錯体がよく用いられ、Alq、BAlq、トリス4-メチル-8-キノリノラトアルミニウム以下、Almqと記す、ビス10-ヒドロキシベンゾ[h]-キノリナトベリリウム以下、Bebqと記すなどのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス[2-2-ヒドロキシフェニル-ベンゾオキサゾラト]亜鉛以下、ZnBOX2と記す、ビス[2-2-ヒドロキシフェニル-ベンゾチアゾラト]亜鉛以下、ZnBTZ2と記すなどのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、2-4-ビフェニリル-5-4-tert-ブチルフェニル-1,3,4-オキサジアゾール以下、PBDと記す、OXD-7などのオキサジアゾール誘導体、TAZ、3-4-tert-ブチルフェニル-4-4-エチルフェニル-5-4-ビフェニリル-1、2、4-トリアゾール以下、p-EtTAZと記すなどのトリアゾール誘導体、バソフェナントロリン以下、BPhenと記す、BCPなどのフェナントロリン誘導体が電子輸送性を有する。電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート以下、Liacacと記すや8-キノリノラト-リチウム以下、Liqと記すなどのアルカリ金属錯体も有効である。発光材料としては、先に述べたAlq、Almq、BeBq、BAlq、ZnBOX2、ZnBTZ2などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の4,4’-ビス2,2-ジフェニル-ビニル-ビフェニルや、赤橙色の4-ジシアノメチレン-2-メチル-6-p-ジメチルアミノスチリル-4H-ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス2-フェニルピリジンイリジウム、ビス2-4’-トリルピリジナト-N,C2’アセチルアセトナトイリジウム以下acacIrtpy2と記す、2,3,7,8,12,13,17,18-オクタエチル-21H,23Hポルフィリン-白金などが知られている。以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の表示素子を作製することができる。また、実施の形態7で示した図69の画素の場合には図70に示すように図12とは逆の順番に層を形成した表示素子を用いることができる。つまり、基板1201の上に陰極1208、電子注入材料からなる電子注入層1207、その上に電子輸送材料からなる電子輸送層1206、発光層1205、正孔輸送材料からなる正孔輸送層1204、正孔注入材料からなる正孔注入層1203、そして陽極1202を積層させた素子構造である。また、表示素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にTFT及び表示素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の表示素子があり、本発明の画素構成はどの射出構造の表示素子にも適用することができる。上面射出構造の表示素子について図13Aを用いて説明する。基板1300上に駆動用TFT1301が形成され、駆動用TFT1301のソース電極に接して第1の電極1302が形成され、その上に有機化合物を含む層1303と第2の電極1304が形成されている。また、第1の電極1302は表示素子の陽極である。そして第2の電極1304は表示素子の陰極である。つまり、第1の電極1302と第2の電極1304とで有機化合物を含む層1303が挟まれているところが表示素子となる。また、ここで、陽極として機能する第1の電極1302に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。また、陰極として機能する第2の電極1304に用いる材料としては、仕事関数の小さい材料Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaNからなる金属薄膜と、透明導電膜ITOインジウムスズ酸化物、インジウム亜鉛酸化物IZO、酸化亜鉛ZnO等との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。こうして、図13Aの矢印に示すように表示素子からの光を上面に取り出すことが可能になる。つまり、図11の表示パネルに適用した場合には、封止基板1104側に光が射出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止基板1104は光透過性を有する基板を用いる。また、光学フィルムを設ける場合には、封止基板1104に光学フィルムを設ければよい。なお、実施の形態7の図69の画素構成の場合には、第1の電極1302を陰極として機能するMgAg、MgIn、AlLi等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第2の電極1304にはITOインジウムスズ酸化物膜、インジウム亜鉛酸化物IZO膜などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。また、下面射出構造の表示素子について図13Bを用いて説明する。射出構造以外は図13Aと同じ構造の表示素子であるため同じ符号を用いて説明する。ここで、陽極として機能する第1の電極1302に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITOインジウムスズ酸化物膜、インジウム亜鉛酸化物IZO膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。また、陰極として機能する第2の電極1304に用いる材料としては、仕事関数の小さい材料Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaNからなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。こうして、図13Bの矢印に示すように表示素子からの光を下面に取り出すことが可能になる。つまり、図11の表示パネルに適用した場合には、基板1110側に光が射出することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板1110は光透過性を有する基板を用いる。また、光学フィルムを設ける場合には、基板1110に光学フィルムを設ければよい。両面射出構造の表示素子について図13Cを用いて説明する。射出構造以外は図13Aと同じ構造の表示素子であるため同じ符号を用いて説明する。ここで、陽極として機能する第1の電極1302に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITOインジウムスズ酸化物膜、インジウム亜鉛酸化物IZO膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。また、陰極として機能する第2の電極1304に用いる材料としては、仕事関数の小さい材料Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaNからなる金属薄膜と、透明導電膜ITOインジウムスズ酸化物、酸化インジウム酸化亜鉛合金In2O3―ZnO、酸化亜鉛ZnO等との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。こうして、図13Cの矢印に示すように表示素子からの光を両面に取り出すことが可能になる。つまり、図11の表示パネルに適用した場合には、基板1110側と封止基板1104側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用いる場合には基板1110および封止基板1104は、ともに光透過性を有する基板を用いる。また、光学フィルムを設ける場合には、基板1110および封止基板1104の両方に光学フィルムを設ければよい。また、白色の表示素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。図14に示すように、基板1400上に駆動用TFT1401が形成され、駆動用TFT1401のソース電極に接して第1の電極1403が形成され、その上に有機化合物を含む層1404と第2の電極1405が形成されている。また、第1の電極1403は表示素子の陽極である。そして第2の電極1405は表示素子の陰極である。つまり、第1の電極1403と第2の電極1405とで有機化合物を含む層1404が挟まれているところが表示素子となる。図14の構成では白色光を発光する。そして、表示素子の上部に赤色のカラーフィルター1406R、緑色のカラーフィルター1406G、青色のカラーフィルター1406Bを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクスBMともいう1407が設けられている。上述した表示素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、表示素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。次に、表示パネルの画素部の部分断面図を示す。まず、トランジスタの半導体層にポリシリコンp-Si:H膜を用いた場合について図15を及び16を用いて説明する。ここで、半導体層は、例えば基板上にアモルファスシリコンa-Si膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。そして、アモルファスシリコン膜をレーザ結晶化法や、RTAやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。もちろん、これらを組み合わせて行っても良い。上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。図15に示すように、基板15101上に下地膜15102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ15118のチャネル形成領域15103、LDD領域15104及びソース又はドレイン領域となる不純物領域15105、並びに容量素子15119の下部電極となるチャネル形成領域15106、LDD領域15107及び不純物領域15108を有する。なお、チャネル形成領域15103及びチャネル形成領域15106はチャネルドープが行われていても良い。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜15102としては、窒化アルミニウムAlNや酸化珪素SiO2、酸化窒化珪素SiOxNyなどの単層やこれらの積層を用いることができる。半導体層上にはゲート絶縁膜15109を介してゲート電極15110及び容量素子の上部電極15111が形成されている。駆動トランジスタ15118及び容量素子15119を覆って層間絶縁膜15112が形成され、層間絶縁膜15112上にコンタクトホールを介して配線15113が不純物領域15105と接している。配線15113に接して画素電極15114が形成され、画素電極15114の端部及び配線15113を覆って絶縁物15115が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極15114上に有機化合物を含む層15116及び対向電極15117が形成され、画素電極15114と対向電極15117とで有機化合物を含む層15116が挟まれた領域では表示素子15120が形成されている。また、図15Bに示すように、容量素子15118の下部電極の一部を構成するLDD領域が、上部電極15111と重なるような領域15202を設けても良い。なお、図15Aと共通するところは共通の符号を用い、説明は省略する。また、図16Aに示すように、駆動トランジスタ15118の不純物領域15105と接する配線15113と同じ層に形成された第2の上部電極15301を有していても良い。なお、図15Aと共通するところは共通の符号を用い、説明は省略する。第2の上部電極15301と上部電極15111とで層間絶縁膜15112挟みこみ、第2の容量素子を構成している。また、第2の上部電極15301は不純物領域15108と接しているため、上部電極15111とチャネル形成領域15106とでゲート絶縁膜15102を挟みこんで構成される第1の容量素子と、上部電極と第2の上部電極15301とで層間絶縁膜15112を挟みこんで構成される第2の容量素子と、が並列に接続され、第1の容量素子と第2の容量素子からなる容量素子15302を構成している。この容量素子15302の容量は第1の容量素子と第2の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。また、図16Bに示すような容量素子の構成としても良い。基板16101上に下地膜16102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ16118のチャネル形成領域16103、LDD領域16104及びソース又はドレイン領域となる不純物領域16105を有する。なお、チャネル形成領域16103はチャネルドープが行われていても良い。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜16102としては、窒化アルミニウムAlNや酸化珪素SiO2、酸化窒化珪素SiOxNyなどの単層やこれらの積層を用いることができる。半導体層上にはゲート絶縁膜16106を介してゲート電極16107及び第1の電極16108が形成されている。駆動トランジスタ16118及び第1の電極16108を覆って第1の層間絶縁膜16109が形成され、第1の層間絶縁膜16109上にコンタクトホールを介して配線16110が不純物領域16105と接している。また、配線16110と同じ材料からなる同層の第2の電極16111が形成される。さらに、配線16110及び第2の電極16111を覆うように第2の層間絶縁膜16112が形成され、第2の層間絶縁膜16112上にコンタクトホールを介して、配線16110と接して画素電極16113が形成されている。また、画素電極16113のと同じ材料からなる同層の第3の電極16114が形成されている。ここで、第1の電極16108、第2の電極16111及び第3の電極16114からなる容量素子16119が形成される。画素電極16113の端部及び第3の電極16114を覆って絶縁物16115が形成されている。そして、画素電極16113上に有機化合物を含む層16116及び対向電極16117が形成され、画素電極16113と対向電極16117とで有機化合物を含む層16116が挟まれた領域では表示素子16120が形成されている。上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図15及び図16に示したような構成が挙げられる。なお、図15及び図16に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、LDD領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はLDD領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にLDD領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。本発明の画素を構成するトランジスタの半導体層チャネル形成領域やソース領域やドレイン領域などに結晶性半導体膜を用いることで、例えば、図2における第1の走査線駆動回路201、第2の走査線駆動回路202及び信号線駆動回路203を画素部204と一体形成することが容易になる。また、図8の構成においては、バッファ801、バッファ802及びバッファ803も一体形成が容易になる。また、図8の信号線駆動回路203の一部を画素部204と一体形成し、一部はICチップ上に形成して図11の表示パネルに示すようにCOG等で実装しても良い。こうして、製造コストの削減を図ることができる。また、半導体層にポリシリコンp-Si:Hを用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図27に示す。基板2701上に下地膜2702が形成されている。さらに下地膜2702上にゲート電極2703が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極2704が形成されている。ゲート電極2703の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。また、ゲート電極2703及び第1の電極2704を覆うようにゲート絶縁膜2705が形成されている。ゲート絶縁膜2705としては酸化珪素膜や窒化珪素膜などが用いられる。また、ゲート絶縁膜2705上に、半導体層が形成されている。半導体層は駆動トランジスタ2722のチャネル形成領域2706、LDD領域2707及びソース又はドレイン領域となる不純物領域2708、並びに容量素子2723の第2の電極となるチャネル形成領域2709、LDD領域2710及び不純物領域2711を有する。なお、チャネル形成領域2706及びチャネル形成領域2709はチャネルドープが行われていても良い。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2702としては、窒化アルミニウムAlNや酸化珪素SiO2、酸化窒化珪素SiOxNyなどの単層やこれらの積層を用いることができる。半導体層を覆って第1の層間絶縁膜2712が形成され、第1の層間絶縁膜2712上にコンタクトホールを介して配線2713が不純物領域2708と接している。また、配線2713と同層に同じ材料で第3の電極2714が形成されている。第1の電極2704、第2の電極、第3の電極2714によって容量素子2723が構成されている。また、第1の層間絶縁膜2712には開口部2715が形成されている。駆動トランジスタ2722、容量素子2723及び開口部2715を覆うように第2の層間絶縁膜2716が形成され、第2の層間絶縁膜2716上にコンタクトホールを介して、画素電極2717が形成されている。また、画素電極2717の端部を覆って絶縁物2718が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極2717上に有機化合物を含む層2719及び対向電極2720が形成され、画素電極2717と対向電極2720とで有機化合物を含む層2719が挟まれた領域では表示素子2721が形成されている。そして、表示素子2721の下部に開口部2715が位置している。つまり、表示素子2721からの発光を基板側から取り出すときには開口部2715を有するため透過率を高めることができる。また、図27Aにおいて画素電極2717と同層に同じ材料を用いて第4の電極2724を形成して、図27Bのような構成としてもよい。すると、第1の電極2704、第2の電極、第3の電極2714及び第4の電極2724によって構成される容量素子2725を形成することができる。次に、トランジスタの半導体層にアモルファスシリコンa-Si:H膜を用いた場合について説明する。図28にはトップゲートのトランジスタ、図29及び図30にはボトムゲートのトランジスタの場合について示す。アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図28Aに示す。図28Aに示すように、基板2801上に下地膜2802が形成されている。さらに下地膜2802上に画素電極2803が形成されている。また、画素電極2803と同層に同じ材料からなる第1の電極2804が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2802としては、窒化アルミニウムAlNや酸化珪素SiO2、酸化窒化珪素SiOxNyなどの単層やこれらの積層を用いることができる。また、下地膜2802上に配線2805及び配線2806が形成され、画素電極2803の端部が配線2805で覆われている。配線2805及び配線2806の上部にN型の導電型を有するN型半導体層2807及びN型半導体層2808が形成されている。また、配線2806と配線2807の間であって、下地膜2802上に半導体層2809が形成されている。そして、半導体層2809の一部はN型半導体層2807及びN型半導体層2808上にまで延長されている。なお、この半導体層はアモルファスシリコンa-Si:H、微結晶半導体μ-Si:H等の非結晶性を有する半導体膜で形成されている。また、半導体層2809上にゲート絶縁膜2810が形成されている。また、ゲート絶縁膜2810と同層の同じ材料からなる絶縁膜2811が第1の電極2804上にも形成されている。なお、ゲート絶縁膜2810としては酸化珪素膜や窒化珪素膜などが用いられる。また、ゲート絶縁膜2810上に、ゲート電極2812が形成されている。また、ゲート電極と同層に同じ材料でなる第2の電極2813が第1の電極2804上に絶縁膜2811を介して形成されている。第1の電極2804及び第2の電極2813で絶縁膜2811を挟まれた容量素子2819が形成されている。また、画素電極2803の端部、駆動トランジスタ2818及び容量素子2819を覆い、層間絶縁膜2814が形成されている。層間絶縁膜2814及びその開口部に位置する画素電極2803上に有機化合物を含む層2815及び対向電極2816が形成され、画素電極2803と対向電極2816とで有機化合物を含む層2815が挟まれた領域では表示素子2817が形成されている。また、図28Aに示す第1の電極2804を図28Bに示すように第1の電極2820で形成してもよい。第1の電極2820は配線2805及び2806と同層の同一材料で形成されている。また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図29に示す。基板2901上に下地膜2902が形成されている。さらに下地膜2902上にゲート電極2903が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極2904が形成されている。ゲート電極2903の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。また、ゲート電極2903及び第1の電極2904を覆うようにゲート絶縁膜2905が形成されている。ゲート絶縁膜2905としては酸化珪素膜や窒化珪素膜などが用いられる。また、ゲート絶縁膜2905上に、半導体層2906が形成されている。また、半導体層2906と同層に同じ材料からなる半導体層2907が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2902としては、窒化アルミニウムAlNや酸化珪素SiO2、酸化窒化珪素SiOxNyなどの単層やこれらの積層を用いることができる。半導体層2906上にはN型の導電性を有するN型半導体層2908、2909が形成され、半導体層2907上にはN型半導体層2910が形成されている。N型半導体層2908、2909上にはそれぞれ配線2911、2912が形成され、N型半導体層2910上には配線2911及び2912と同層の同一材料からなる導電層2913が形成されている。半導体層2907、N型半導体層2910及び導電層2913からなる第2の電極が構成される。なお、この第2の電極と第1の電極2904でゲート絶縁膜2905を挟み込んだ構造の容量素子2920が形成されている。また、配線2911の一方の端部は延在し、その延在した配線2911上部に接して画素電極2914が形成されている。また、画素電極2914の端部、駆動トランジスタ2919及び容量素子2920を覆うように絶縁物2915が形成されている。画素電極2914及び絶縁物2915上には有機化合物を含む層2916及び対向電極2917が形成され、画素電極2914と対向電極2917とで有機化合物を含む層2916が挟まれた領域では表示素子2918が形成されている。容量素子の第2の電極の一部となる半導体層2907及びN型半導体層2910は設けなくても良い。つまり第2の電極は導電層2913とし、第1の電極2904と導電層2913でゲート絶縁膜が挟まれた構造の容量素子としてもよい。なお、図29Aにおいて、配線2911を形成する前に画素電極2914を形成することで、図29Bに示すような、画素電極2914からなる第2の電極2921と第1の電極2904でゲート絶縁膜2905が挟まれた構造の容量素子2922を形成することができる。なお、図29では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図30A、Bを用いて説明する。図30Aに示すチャネル保護型構造のトランジスタは図29Aに示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。また、同様に、図30Bに示すチャネル保護型構造のトランジスタは図29Bに示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。本発明の画素を構成するトランジスタの半導体層チャネル形成領域やソース領域やドレイン領域などに非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図6や図7に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。実施の形態14本実施の形態では、列方向に配置された画素にビデオ信号を書き込む信号線を一列の画素に対して複数の信号線にした構成について説明する。なお、列方向に配置された画素は、必ずしも直線状に配置されていなくともよく、デルタ配置であってもよい。そして、デルタ配置の場合には、列方向に配置された信号線はジグザグ状になっていても良い。図60に示す表示装置は、信号線駆動回路6001と走査線駆動回路6002と画素部6003とを有する。画素部6003には画素6004がマトリクス状に配置されている。信号線駆動回路6001はビデオ信号を信号線Da1、Db1、Dc1~Dan、Dbn、Dcnに出力し、走査線駆動回路6002は行方向に配置された画素6004を選択するための信号を走査線G1~Gmに出力する。そして、走査線駆動回路6002から出力された信号により選択された画素行は、信号線駆回路6001からのビデオ信号が書き込まれる。図60の表示装置においては、信号線駆動回路6001から一列目の画素に対しては信号線Da1、Db1、Dc1の三つの信号線にビデオ信号が出力される。二列目の画素に対しては、信号線Da2、Db2、Dc2、n列目の画素に対しては、信号線Dan、Dbn、Dcnにそれぞれビデオ信号が出力される。そして、走査線駆動回路6002から出力される信号により同時に選択される画素の行は、一列分の画素に信号を書き込むための信号線の数と同数にする。つまり、図60の表示装置では、三行の画素が同時に選択され、選択された三行の画素は、それぞれ各列毎に三つの信号線からビデオ信号が入力される。よって、三行分の画素に同時に信号が書き込まれる。つまり、一行ずつ画素に信号の書き込みを行う場合に比べて、同時に三行の画素に書き込みを行う場合には、1フレーム期間の書き込み期間が同じであれば、一つずつの画素の信号書き込み時間を三倍にすることができる。よって、図60に示す構成によれば、高速で画素に信号を書き込まなくても良い。また、一つずつの画素の信号書き込み時間が同じであれば、1フレーム期間の書き込み期間が三分の一になる。よって、画素の発光期間を長くすることができるため、表示素子の瞬間輝度を低くし、表示素子の信頼性を向上することができる。実施の形態15本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、コンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等、記録媒体を備えた画像再生装置具体的にはDigitalVersatileDiscDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。図17Aはディスプレイであり、筐体17001、支持台17002、表示部17003、スピーカー部17004、ビデオ入力端子17005等を含む。本発明の画素構成を有する表示装置を表示部17003に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。例えば、本発明の画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。また、図11Aに示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。この表示パネルを大型ディスプレイの表示部に用いることでディスプレイの作製コスト削減を図ることができる。また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体例えばアモルファスシリコンa-Si:Hを用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図53Bに示したように、画素部の周辺の駆動回路をICチップ上に形成し、COG等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。図17Bはカメラであり、本体17101、表示部17102、受像部17103、操作キー17104、外部接続ポート17105、シャッター17106等を含む。近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。例えば、本発明の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図53aに示すように、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。図17Cはコンピュータであり、本体17201、筐体17202、表示部17203、キーボード17204、外部接続ポート17205、ポインティングマウス17206等を含む。本発明を表示部17203に用いたコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。図17Dはモバイルコンピュータであり、本体17301、表示部17302、スイッチ17303、操作キー17304、赤外線ポート17305等を含む。本発明を表示部17302に用いたモバイルコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。図17Eは記録媒体を備えた携帯型の画像再生装置具体的にはDVD再生装置であり、本体17401、筐体17402、表示部A17403、表示部B17404、記録媒体DVD等読み込み部17405、操作キー17406、スピーカー部17407等を含む。表示部A17403は主として画像情報を表示し、表示部B17404は主として文字情報を表示することができる。本発明を表示部A17403や表示部B17404に用いた画像再生装置は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。図17Fはゴーグル型ディスプレイであり、本体17501、表示部17502、アーム部17503を含む。本発明を表示部17502に用いたゴーグル型ディスプレイは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。図17Gはビデオカメラであり、本体17601、表示部17602、筐体17603、外部接続ポート17604、リモコン受信部17605、受像部17606、バッテリー17607、音声入力部17608、操作キー17609、接眼部17610等を含む。本発明を表示部17602に用いたビデオカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。図17Hは携帯電話機であり、本体17701、筐体17702、表示部17703、音声入力部17704、音声出力部17705、操作キー17706、外部接続ポート17707、アンテナ17708等を含む。近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。例えば、本発明の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、表示素子を駆動する駆動トランジスタにNチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供することができる。また、開口率が向上することから、図13Cに示すような両面射出構造の表示装置を表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。例えば、図53Bに示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。このように本発明は、あらゆる電子機器に適用することが可能である。本実施例では、駆動方法についてさらに詳しく説明する。図51に本発明の画素構成を示す。画素は駆動トランジスタ5101と、容量素子5102と、第1のスイッチ5103と、第2のスイッチ5104と、表示素子5105と、信号線Dataline5106と、電源線Supplyline5107と、を有している。なお、駆動トランジスタ5101にはNチャネル型トランジスタを用いている。駆動トランジスタ5101のソース端子は表示素子5105の陽極と接続され、ゲート端子は容量素子5102を介して信号線5106と接続され、ドレイン端子は第1のスイッチ5103を介して電源線5107と接続されている。また、駆動トランジスタ5101のゲート端子とドレイン端子は第2のスイッチ5104を介して接続されている。よって第2のスイッチ5104がオンしているときには駆動トランジスタ5101のゲート端子とドレイン端子は導通する。そして、第2のスイッチ5104がオフすると、駆動トランジスタ5101のゲート端子とドレイン端子は非導通となり、容量素子5102は、その瞬間の駆動トランジスタ5101のゲート端子ドレイン端子と信号線5106との電位差電圧を保持することができる。また、表示素子5105の陰極はVssの電位が供給された配線5108と接続されている。図51の画素構成の動作について図52及び図50を用いて説明する。本実施例において電源電位Vdd=8Vとする。そして、画素が8階調を表すように信号線5106にアナログ信号電位Vsigが供給される。図50は画素の書き込み期間と発光期間において、信号線5106に供給されるアナログ信号電位Vsigを示した図である。その値は階調1のときが7V、階調2のときが6V、階調3のときが5V、階調4のときが4V、階調5のときが3V、階調6のときが2V、階調7のときが1V、階調8のときが0Vであるとする。ここで、信号線5106に階調2を表す信号Vsig=6Vが画素に書き込まれる場合について説明する。なお、本実施例において示す具体的な電圧値、電位、階調数は具体例であって、これに限定されない。まず、第1のスイッチ5103及び第2のスイッチ5104をオンにする。すると、図52Aの矢印のように、容量素子5102及び駆動トランジスタ5101及び表示素子5105に電流が流れる。やがて、駆動トランジスタ5101のゲート端子に接続されている側の容量素子5102の電極の電位が8V、信号線5106に接続されている側の容量素子5102の電位が6Vとなり、容量素子5102に2Vの電位差となる電荷が蓄積される。すると容量素子5102には電流が流れなくなる。そして、図52Bに示すように駆動トランジスタ5101及び表示素子5105に流れる電流値は一定となる。つまり、定常状態となる。定常状態になったら第2のスイッチ5104をオンにしたまま第1のスイッチ5103をオフにする。すると、図52Bにおいて容量素子5102に蓄積された電荷が放電され、図52Cに示すように駆動トランジスタ5101及び表示素子5105に電流が流れる。なお、本実施例においては定常状態になってから第1のスイッチ5103をオフさせているが、駆動トランジスタ5101がオンするゲート端子の電位となっていれば必ずしも定常状態になってから第1のスイッチをオフにする必要はない。そして、駆動トランジスタ5101のゲート端子の電位がVa、ソース端子の電位がVbとなったときに駆動トランジスタ5101はオフする。そして、容量素子には信号線5106の電位6Vと、駆動トランジスタ5101のゲート端子の電位Vaとの電位差分の電荷が蓄積されている。この状態になったら、図52Dに示すように、第1のスイッチ5103をオフにしたまま第2のスイッチ5104をオフにする。つまり、駆動トランジスタ5101及び表示素子5105に電流が流れなくなったら第2のスイッチ5104をオフにする。なお、このとき、表示素子5105にはしきい値が存在するため駆動トランジスタ5101はソース端子が0Vとなる前にオフする。こうして、画素への書き込みが終了する。このとき行方向に配置された画素にも同様に書き込みが行われる。そのとき、画素の列毎にそれぞれの階調数を表すアナログ信号電位が信号線5106に供給され、書き込みが行われる。こうして、書き込みが全ての行に行われると書き込み期間が終了する。続いて、画素の発光期間の動作について説明する。画素の発光期間には、図52Eに示すように第2のスイッチ5104をオフにしたまま第1のスイッチ5103をオンにする。そして、図50の発光期間に示すような三角波電位を信号線5106に供給する。すると、信号線5106の電位が6Vの電位となるまでは図52Eに示すように駆動トランジスタ5101はオフし、電流は流れない。そして、信号線5106の電位が6Vを超えると駆動トランジスタ5101はオンし、図52Fに示すように、電源線5107から駆動トランジスタ5101及び表示素子5105に電流が流れる。なお、一般に、トランジスタここでは簡単のため、NMOS型トランジスタであるとするの動作領域は、線形領域と飽和領域とに分けることが出来る。ここで、トランジスタのドレインソース間電圧をVds、ゲートソース間電圧をVgs、しきい値電圧をVthとすると、Vds>Vgs-Vthのときはトランジスタは飽和領域で動作し、理想的には、Vdsが変化しても、電流値はほとんど変わらない。つまり、Vgsの大きさだけによって電流値が決まる。また、Vds<Vgs-Vthのときには線形領域で動作し、Vds、Vgsの大きさによって電流値が決まる。つまり、Vds=Vgs-Vthのときが飽和領域での動作と線形領域での動作の境目となる。したがって、駆動トランジスタ5101のドレインソース間電圧Vdsとゲートソース間電圧Vgsと、駆動トランジスタ5101のしきい値電圧Vthとから、駆動トランジスタ5101が、どの領域で動作しているのかが、決定される。発光期間において、信号線5106に供給される電位がVsigαのとき駆動トランジスタ5101のゲート端子の電位はVaαとなる。そして、αが小さいときにはVaα<Vddとなる。したがって、Vds=Vdd-Vb、Vgs-Vth=Vaα-Vb-Vthとの式からVds>Vgs-Vthを満たすことが分かる。つまり、αが小さいときには駆動トランジスタ5101は飽和領域で動作する。従って、発光期間において、三角波電位を信号線5106に供給し、駆動トランジスタ5106がオンになった直後は飽和領域で動作するため、スイッチ動作としての機能が十分でない。つまり、駆動トランジスタ5101のゲート端子の電位変化によりソース端子の電位の変動が大きくなってしまう。よって、駆動トランジスタ5101が飽和領域で動作すると表示素子5105に印加する電圧が変動し、流れる電流値が異なってしまう。すると、1フレーム中の発光時間の違いで階調を表現するアナログ時間階調が困難になってしまう。なお、図52Dのときの駆動トランジスタ5101のゲートソース間電圧Vgs=Va-Vbはソースフォロワ回路のオフセット電圧Voffといえる。そして、このオフセット電圧Voffは駆動トランジスタ5101のしきい値電圧Vthやチャネル幅とチャネル長の比であるW/Lなどの関数で表される。一般に、ソースフォロワ回路のオフセット電圧Voffは以下の式2で表される。上式2において、k=0.5×μ×Cox×W/Lである。そして、μは移動度、Coxはゲート絶縁膜の容量である。そして、Irefは駆動トランジスタ5101に流れる電流値である。なお、μ、Cox、Vthは製造工程により決定することができ、また、W/Lも設計時に調整することができる。また、Irefは表示素子の電圧電流特性や駆動トランジスタ5101の電圧電流特性特に飽和領域動作であるか線形領域動作であるかなどにより変化する。したがって、上述した値を製造工程や設計により決定し、駆動トランジスタ5101の飽和領域動作時での表示素子5105の発光時間を短く、又は輝度を小さくする。そして、駆動トランジスタ5101の線形領域動作時での表示素子5105の発光により発光時間を設定する。そのため、発光期間に供給される三角波電位の振幅を書き込み期間に供給されるアナログ信号電位の振幅よりも大きくする。つまり、発光期間において三角波の振幅は、書き込み期間における最も高階調数のアナログ信号電位よりも低い電位から、最も低階調数のアナログ信号電位よりも高い電位の幅となるようにする。より好ましくは、振幅の下限が最も高階調数のアナログ信号電位であり、振幅の上限が最も低階調数のアナログ信号電位から、最も低階調の画素が線形領域の動作になる電位の間にあるようにする。例えば、図55に示すように三角波電位の上限を階調数0を表すアナログ信号電位と等しくすると、階調数1の画素の駆動トランジスタの線形領域での動作スイッチ動作の期間は短くなるため、階調数0の画素との階調が表現できなくなる。そこで、図50に示すように三角波電位の上限を階調数0のアナログ信号電位より高くするとよいことが分かる。しかし、三角波電位の上限を高くし過ぎると、階調数0の画素の駆動トランジスタもスイッチ動作してしまうため非発光の画素を得られなくなってしまう。よって、三角波電位の上限は、階調数0の画素の駆動トランジスタがスイッチ動作しない程度の電位であるとよいことが分かる。より好ましくは、階調0のアナログ信号電位を少し高めにするとよい。つまり、階調1と階調2の幅より、階調0と階調1のアナログ信号電位の幅を大きくするとよい。そうすれば、階調0では非発光とし、階調1では線形領域での動作時間を確保することができる。なお、この場合には、三角波電位の上限は階調0のアナログ信号電位と等しくすればよい。また、三角波電位の下限は階調数7の画素が発光しない電位となれば良いため階調数7のアナログ信号電位で良いといえる。もちろん、三角波電位の下限はそれ以下の電位であっても良いが、三角波電位の振幅は小さい方が消費電力も小さくて良いため階調数7のアナログ信号電位が適しているといえる。本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図54を用いて説明する。表示パネル5410はハウジング5400に脱着自在に組み込まれる。ハウジング5400は表示パネル5410のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル5410を固定したハウジング5400はプリント基板5401に嵌入されモジュールとして組み立てられる。表示パネル5410はFPC5411を介してプリント基板5401に接続される。プリント基板5401には、スピーカー5402、マイクロフォン5403、送受信回路5404、CPU及びコントローラなどを含む信号処理回路5405が形成されている。このようなモジュールと、入力手段5406、バッテリー5407を組み合わせ、筐体5409に収納する。表示パネル5410の画素部は筐体5412に形成された開口窓から視認できように配置する。表示パネル5410は、画素部と一部の周辺駆動回路複数の駆動回路のうち動作周波数の低い駆動回路を基板上にTFTを用いて一体形成し、一部の周辺駆動回路複数の駆動回路のうち動作周波数の高い駆動回路をICチップ上に形成し、そのICチップをCOGChipOnGlassで表示パネル5410に実装しても良い。あるいは、そのICチップをTABTapeAutoBondingやプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した表示パネルの構成は図53Aに一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。また、画素部には実施の形態1乃至7で示した構成を適宜適用することができる。例えば、実施の形態3で示した画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。また、実施の形態2で示した画素構成を適用することで、点灯期間を長くすることができるため、表示素子の瞬間輝度を低くすることができ、表示素子の信頼性を向上させることができる。また、実施の形態4に示した画素構成を適用することで、信号の振幅を小さくすることができ、消費電力の低減を図ることができる。また、実施の形態5で示した画素構成を適用することで、書き込み期間において、無駄な消費電流を無くすことができ、消費電力の低減を図ることができる。また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し電流供給能力を高めることで、信号の遅延を防ぎ、1行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。また、さらに消費電力の低減を図るため、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOGChipOnGlassなどで表示パネルに実装しても良い。また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。図57は表示パネル5701と、回路基板5702を組み合わせたELモジュールを示している。表示パネル5701は画素部5703、走査線駆動回路5704及び信号線駆動回路5705を有している。回路基板5702には、例えば、コントロール回路5706や信号分割回路5707などが形成されている。表示パネル5701と回路基板5702は接続配線5708によって接続されている。接続配線にはFPC等を用いることができる。表示パネル5701は、画素部と一部の周辺駆動回路複数の駆動回路のうち動作周波数の低い駆動回路を基板上にTFTを用いて一体形成し、一部の周辺駆動回路複数の駆動回路のうち動作周波数の高い駆動回路をICチップ上に形成し、そのICチップをCOGChipOnGlassなどで表示パネル5701に実装するとよい。あるいは、そのICチップをTABTapeAutoBondingやプリント基板を用いて表示パネル5701に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した構成は図53Aに一例を示してある。このような構成とすることで、表示装置の低消費電力を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。また、画素部には実施の形態1乃至5で示した構成を適宜適用することができる。例えば、実施の形態3で示した画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。また、実施の形態2で示した画素構成を適用することで、点灯期間を長くすることができるため、表示素子の瞬間輝度を低くすることができ、表示素子の信頼性を向上させることができる。また、実施の形態4に示した画素構成を適用することで、信号の振幅を小さくすることができ、消費電力の低減を図ることができる。また、実施の形態5で示した画素構成を適用することで、書き込み期間において、無駄な消費電流を無くすことができ、消費電力の低減を図ることができる。また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し、電流供給能力を高めることで、信号の遅延を防ぎ、1行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。また、さらに消費電力の低減を図るため、ガラス基板上にTFTを用いて画素部を形成し、全ての信号線駆動回路をICチップ上に形成し、そのICチップをCOGChipOnGlassなどで表示パネルに実装してもよい。また、実施の形態3で示した画素構成を適用することで、Nチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体例えば、アモルファスシリコンをトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、非晶質半導体膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOGChipOnGlassで表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に信号線駆動回路を形成したICチップをCOG等で実装した構成は図53Bに一例を示してある。このELモジュールによりELテレビ受像機を完成させることができる。図58は、ELテレビ受像機の主要な構成を示すブロック図である。チューナ5801は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路5802と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路5803と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路5706により処理される。コントロール回路5706は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路5707を設け、入力デジタル信号をm個に分割して供給する構成としても良い。チューナ5801で受信した信号のうち、音声信号は音声信号増幅回路5804に送られ、その出力は音声信号処理回路5805を経てスピーカー5806に供給される。制御回路5807は受信局受信周波数や音量の制御情報を入力部5808から受け、チューナ5801や音声信号処理回路5805に信号を送出する。図17Aに示すように、ELモジュールを筐体17001に組みこんで、テレビ受像機を完成させることができる。ELモジュールにより、表示部17003が形成される。また、スピーカー部17004、ビデオ入力端子17005などが適宜備えられている。勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。"