半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、前記第1半導体層と前記第6半導体層との間に形成された前記第1導電型の第7半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層、前記第6半導体層及び前記第7半導体層の各表面上に設けられる第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極と電気的に接続されていることを特徴とする半導体装置。前記第2領域において、前記第2トレンチゲートは前記第4半導体層と接しており、前記第4半導体層は前記第2トレンチゲートよりも深いことを特徴とする請求項1に記載の半導体装置。前記第2領域において、前記第2トレンチゲートは前記第1半導体層と接することを特徴とする請求項1に記載の半導体装置。前記第2領域の幅は、前記第1領域の幅よりも広いことを特徴とする請求項1に記載の半導体装置。前記第2領域の幅は、前記第1領域の幅よりも狭いことを特徴とする請求項1に記載の半導体装置。前記第2トレンチゲートの幅は、前記第1トレンチゲートの幅よりも広いことを特徴とする請求項1に記載の半導体装置。前記第2トレンチゲートの底部に前記第4半導体層が形成されていることを特徴とする請求項1に記載の半導体装置。前記第2トレンチゲートのゲート絶縁膜は、前記第1トレンチゲートのゲート絶縁膜よりも厚いことを特徴とする請求項1に記載の半導体装置。前記第7半導体層の不純物濃度は、前記第2トレンチゲートから前記第1トレンチゲートに向けて低くなることを特徴とする請求項1に記載の半導体装置。前記第2トレンチゲートのゲート電極が前記第2領域上に延在しており、前記第2領域上において前記ゲート電極と前記第2電極が電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記第2トレンチゲートは、前記第1トレンチゲートよりも深いことを特徴とする請求項1に記載の半導体装置。半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層及び前記第6半導体層の各表面上に設けられる第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極と電気的に接続され、前記第6半導体層の幅は15μm以下であることを特徴とする半導体装置。半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、前記第1半導体層と前記第6半導体層との間に形成された前記第1導電型の第7半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層、前記第6半導体層及び前記第7半導体の各表面上に設けられる一対の第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極よりも高い電位に固定されることを特徴とする半導体装置。前記第1トレンチゲートと前記第2トレンチゲートとの間には、前記第1半導体層が位置していることを特徴とする請求項13に記載の半導体装置。スイッチング素子を直列に接続した接続点を交流端子とし、前記直列接続の両端を直流端子とする電力変換装置において、前記スイッチング素子を請求項1~14のいずれかに記載された半導体装置とすることを特徴とする電力変換装置。図19に示したIGBTではスイッチングの際、p型ウェル層PWに蓄積されたホールによりp型ウェル層PWの電位が変動するため、コレクタエミッタ間の電圧変化率dV/dtが大きく、過大なスイッチングノイズが発生するという不都合が生じる。また、図20に示したIGBTでは、スイッチング時にp型ウェル層PWの電位が変動してもダミーゲートDGがトレンチゲートTG周辺の電位を固定するため、スイッチングノイズを低減できるが、ダミーゲートDGの本数が多いため、製造途中で異物などが発生すると歩留まりが大幅に低下するという不都合が生じる。本発明は、上記のような課題に鑑みてなされたものであって、その目的は、スイッチングノイズを低減でき、歩留まりの低下を抑制できる半導体装置を提供することである。上記課題を解決するための手段は次のとおりである。1本発明の半導体装置は、半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、前記第1半導体層と前記第6半導体層との間に形成された前記第1導電型の第7半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層、前記第6半導体層及び前記第7半導体層の各表面上に設けられる第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極と電気的に接続されている。21における前記第2領域において、前記第2トレンチゲートは前記第4半導体層と接しており、前記第4半導体層は前記第2トレンチゲートよりも深くする。31における前記第2領域において、前記第2トレンチゲートは前記第1半導体層と接する。41において、前記第2領域の幅を前記第1領域の幅よりも広くする。51において、前記第2領域の幅を前記第1領域の幅よりも狭くする。61において、前記第2トレンチゲートの幅を前記第1トレンチゲートの幅よりも広くする。71において、前記第2トレンチゲートの底部に前記第4半導体層を形成する。81において、前記第2トレンチゲートのゲート絶縁膜の厚さを、前記第1トレンチゲートのゲート絶縁膜よりも厚くする。91において、前記第7半導体層の不純物濃度を、前記第2トレンチゲートから前記第1トレンチゲートに向けて低くなるようにする。101において、前記第2トレンチゲートのゲート電極が前記第2領域上に延在させ、前記第2領域上において前記ゲート電極と前記第2電極を電気的に接続する。111において、前記第2トレンチゲートの深さを前記第1トレンチゲートよりも深くする。12本発明の半導体装置は、半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層及び前記第6半導体層の各表面上に設けられる第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極と電気的に接続され、前記第6半導体層の幅は15μm以下である。13本発明の半導体装置は、半導体基板内に形成された第1導電型の第1半導体層と、前記第1半導体層に接する前記第1導電型の第2半導体層と、前記第2半導体層に接する第2導電型の第3半導体層と、前記半導体基板において互いに隣接する第1領域及び第2領域と、を備え、前記第1領域において、前記第1導電型の第5半導体層と、前記第5半導体層を取り囲むように形成された前記第2導電型の第6半導体層と、前記第1半導体層と前記第6半導体層との間に形成された前記第1導電型の第7半導体層と、を備え、前記第2領域において、前記第1半導体層と接する前記第2導電型の第4半導体層を備え、前記第1領域内において、前記第5半導体層、前記第6半導体層及び前記第7半導体層の各表面上に設けられる一対の第1トレンチゲートと、前記第1領域と前記第2領域との間に設けられる第2トレンチゲートと、前記第3半導体層に電気的に接続される第1電極と、前記第5半導体層及び前記第6半導体層に電気的に接続される第2電極と、を備え、前記第2トレンチゲートは、前記第2電極よりも高い電位に固定される。1413において、前記第1トレンチゲートと前記第2トレンチゲートとの間に、前記第1半導体層の少なくとも一部が位置している。なお、上記した以外の本発明の特徴は、本願明細書全体の記載または図面から明らかにされる。本発明によれば、ダミーゲートとなる第2トレンチゲートが第1トレンチゲート周辺の電位を固定するためスイッチングノイズを低減できる。さらに、ダミーゲート本数を低減できるので、製造歩留まりの低下を抑制できる。本発明のその他の効果については、明細書全体の記載から明らかにされる。本発明の実施例について図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。図2は本発明の実施例1に係る半導体装置IGBTの平面図を示す。一つのセルCELが上下左右に規則的に配置されており、セル内にトレンチゲートTG及びトレンチゲートTGを挟む一対のダミーゲートDGが形成されている。一つのセルはダミーゲートDGによって2つの領域、すなわちトレンチゲートTGを含む第1領域と、トレンチゲートを含まない第2領域に区分けされており、第1領域の幅をWM、第2領域の幅をWDとすると、WM<WDの関係が成立する。トレンチゲートTGはゲート線GLと接続され、ダミーゲートDGはセルの上下端においてコンタクトホールCNTを介してエミッタ電極と接続されている。図1は図2中A-A′断面図を示す。コレクタ電極COLに接してホールエミッタ層PEが形成されており、さらに、ホールエミッタ層PEよりも低不純物濃度のn型バッファ層NBと、n型バッファ層NBよりも低不純物濃度のn型ドリフト層NDが順次形成されている。n型ドリフト層ND内にトレンチゲートTG及びトレンチゲートTGを挟むように一対のダミーゲートDGが形成されており、ゲート酸化膜GOXを介してゲート電極が埋め込まれている。一つのセルはダミーゲートDGによって第1領域と第2領域に区分けされる。第1領域においては、トレンチゲートTGとダミーゲートDGとの間にエミッタ電極EMTと接して、n型ドリフト層NDよりも高不純物濃度のp型ベース層PB、及びp型ベース層PBよりも高不純物濃度のn型ソース層NSが形成されている。さらに、p型ベース層PBとn型ドリフト層NDの間に、p型ベース層PBよりも低不純物濃度でありn型ドリフト層NDよりも高不純物濃度のn型電荷障壁層HBが形成されている。第2領域においては、ダミーゲートDGの間に、n型ドリフト層NDよりも高不純物濃度のp型ウェル層PWが形成されており、層間絶縁膜INTによってエミッタ電極EMTと絶縁されている。ここで、n型電荷障壁層HBは、ホールエミッタ層PEからn型ドリフト層NDに注入されたホールが、p型ベース層PBを通ってエミッタ電極EMTへ排出されることを抑制し、n型ドリフト層ND内におけるホールの蓄積を促進する。これにより、IGBTのオン電圧が低減される。図3を用いて実施例1の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりSi基板厚さ約350nmの一方の表面にリンイオンを打ち込み深さ約20μmのn型バッファ層NBを形成し、Si基板の他方の表面にボロンイオンを打ち込み深さ約10μmのp型ウェル層PWを形成する図3a。次に、公知のドライエッチング法により深さ約5μmの溝を形成し、公知の熱アニールによりゲート絶縁膜膜厚約100nmを形成する。その後、公知のCVDChemicalVaporDeposition法によりポリシリコン膜を埋め込み、トレンチゲートTG及びダミーゲートDGを形成する図3b。公知のイオン打ち込みにより、リンイオン、ボロンイオンを順次打ち込み、n型電荷障壁層HB層厚約2μm及びp型ベース層PB層厚約3μmを形成し、さらにヒ素イオンを打ち込み深さ約1μmのn型ソース層NSを形成する図3c。酸化シリコン膜からなる層間絶縁膜INT膜厚約1μmを形成した後、公知のホトエッチング法によりコンタクトホールを形成する図3d。公知のイオン打ち込みによりホールエミッタ層PEを形成した後、エミッタ電極EMT及びコレクタ電極COLを形成し図1の構造を得る。本実施例に依れば、ダミーゲートDGがトレンチゲートTGを挟むように形成されており、スイッチング時にp型ウェル層PWの電位が変動してもダミーゲートDGがトレンチゲートTG周辺の電位を固定するためスイッチングノイズを低減できる。さらにダミーゲートDGの本数は1セルあたりのゲートの本数は、トレンチゲートとダミーゲートを合わせて3本しかないため、製造途中の異物などによる歩留まりの低下を抑制できる。本実施例に依れば、第1領域の幅WMは、第2領域の幅WDよりも狭いため、飽和電流を小さくでき十分な短絡耐量を確保できる。また、本実施例では、深さ約5μmのダミーゲートDGに対し、深さ約10μmのp型ウェル層PWを形成しているため、ダミーゲート底部の電界集中を緩和できる。これにより、耐圧やゲート酸化膜の信頼性、宇宙線耐量を向上できる。本発明の第2の実施例における半導体装置IGBTの平面図は図2と同様である。本実施例における図2中A-A′断面図を図4に示す。図4が図1と異なるのは、耐圧を大きく低下させない程度にp型ウェル層PWをダミーゲートDGから離してあり、ダミーゲートDGの側面は主にn型ドリフト層NDと接している点である。本実施例に依れば、p型ウェル層PWがダミーゲートDGから離れているため、ダミーゲートDGの電位がp型ウェル層PWの電位の影響を受けにくくなり、トレンチゲートTGの電位が安定しスイッチングノイズを更に低減できる。また、本実施例に依れば、ダミーゲートDGの側面は主にn型ドリフト層NDと接しているため、ダミーゲートDG-コレクタ電極COL間の容量が大きい。このため、スイッチング時にリンギングが発生した場合、コレクタ電極COLからダミーゲートDGを介してエミッタ電極EMTに流れる電流成分が大きくなる。ダミーゲートDGはポリシリコンで形成されているため、その抵抗によりリンギングの減衰時間を短くできる。本発明の第3の実施例における半導体装置IGBTの平面図は図2と同様である。本実施例における図2中A-A′断面図を図5に示す。図5では、トレンチゲートTGとダミーゲートDGとの間隔を図1よりも狭くしている。これにより、n型電荷障壁層HBを形成しなくてもn型ドリフト層NDの伝導度変調を促進でき、低オン電圧を実現できる。伝導度変調を促進させるために、トレンチゲートTGとダミーゲートDGとの間隔は15μm以下とすることが望ましい。これにより、n型電荷障壁層HBと同様に、ホールの蓄積が促進される。また、本実施例では、n型電荷障壁層HBを形成しないためp型ベース層PBの不純物濃度の制御が容易となり、しきい値電圧のばらつきを低減できる。本発明の第4の実施例における半導体装置IGBTの平面図は図2と同様である。本実施例における図2中A-A′断面図を図6に示す。図6が図1と異なるのは、ダミーゲートDGの幅がトレンチゲートTGの幅よりも広い点と、n型電荷障壁層HBがダミーゲートDGからの拡散により形成してある点である。図7は、図6中X-X′断面でのn型電荷障壁層HBの不純物濃度分布を示す。不純物濃度はダミーゲートDGの近傍で1×1018cm3、トレンチゲートTGの近傍で1×1015cm3である。図8を用いて実施例4の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりSi基板厚さ約350nmの一方の表面にリンイオンを打ち込み深さ約20μmのn型バッファ層NBを形成し、Si基板の他方の表面にボロンイオンを打ち込み深さ約10μmのp型ウェル層PWを形成する図8a。次に、公知のドライエッチング法により深さ約5μmの溝TRを形成する。この時、ダミーゲート部の幅はトレンチゲート部の幅よりも広くする図8b。公知の熱アニールによりゲート絶縁膜膜厚約100nmを形成した後、イオン打ち込みによりダミーゲートの底部にリンイオンを打ち込む。さらに熱アニールによりリンイオンをトレンチゲート部に拡散させn型電荷障壁層HBを形成する図8c。公知のCVD法によりポリシリコン膜を埋め込み、トレンチゲートTG及びダミーゲートDGを形成した後、公知のイオン打ち込みにより、ボロンイオン、ヒ素イオンを順次打ち込み、深さ約3μmのp型ベース層PB及び深さ約1μmのn型ソース層NSを形成する図8d。その後は、実施例1と同様に、酸化シリコン膜からなる層間絶縁膜INT膜厚約1μm、ホールエミッタ層PE、エミッタ電極EMT及びコレクタ電極COLを形成し図6の構造を得る。本実施例に依れば、ダミーゲートDGからの拡散によりn型電荷障壁層HBを形成するため、ダミーゲートDG近傍におけるn型電荷障壁層HBの不純物濃度を高くでき、トレンチゲートTG近傍におけるn型電荷障壁層HBの不純物濃度を低くできる。これにより、伝導度変調を損なうことなく帰還容量を低減できる。帰還容量低減のため、トレンチゲート近傍のn型電荷障壁層HBの不純物濃度は1×1016cm3以下であることが望ましい。本実施例に依れば、ダミーゲートDGの幅をトレンチゲートTGの幅よりも広くしており、マスクの合わせずれが起こってもp型ウェル層PWをダミーゲートDGに接触させやすく、耐圧を安定させることができる。さらに、本実施例ではp型ウェル層PWがダミーゲートDGの底部にも形成されているため、より耐圧を安定させることができる。本発明の第5の実施例における半導体装置IGBTの平面図は図2と同様である。本実施例における図2中A-A′断面図を図9に示す。図9は図6と類似の構造であり、ダミーゲートDGがトレンチゲートTGよりも深い点が異なる。本実施例に依れば、ダミーゲートDGがトレンチゲートTGよりも深いため、n型電荷障壁層HBはトレンチゲートTGの下方に形成される。このため、実施例4よりも帰還容量を低減できる。なお、本実施例では、トレンチゲート近傍のn型電荷障壁層HBの不純物濃度を5×1016cm3以下としても帰還容量の低減効果を得ることができる。本発明の第6の実施例における半導体装置IGBTの平面図は図2と同様である。本実施例における図2中A-A′断面図を図10に示す。図10が図1と異なるのは、ダミーゲートのゲート酸化膜DOXがトレンチゲートのゲート酸化膜GOXよりも厚い点である。図11を用いて実施例6の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりSi基板厚さ約350nmの一方の表面にリンイオンを打ち込み深さ約20μmのn型バッファ層NBを形成し、Si基板の他方の表面にボロンイオンを打ち込み深さ約10μmのp型ウェル層PWを形成する図11a。次に、公知のドライエッチング法により深さ約5μmの溝TRを形成し、公知の熱アニールによりゲート絶縁膜膜厚約100nmを形成する。さらに、公知のホトエッチング法により、トレンチゲート部のゲート絶縁膜を除去する図11b。その後、公知の熱アニールによりトレンチゲート部には膜厚約100nmのゲート酸化膜GOX、ダミーゲート部には膜厚約200nmのゲート酸化膜DOXを形成する図11c。公知のCVD法によりポリシリコン膜を埋め込み、トレンチゲートTG及びダミーゲートDGを形成する。その後、公知のイオン打ち込みにより、リンイオン、ボロンイオンを順次打ち込み、n型電荷障壁層HB層厚約2μm及びp型ベース層PB層厚約3μmを形成し、さらにヒ素イオンを打ち込み深さ約1μmのn型ソース層NSを形成する図11d。その後は、実施例1と同様に、酸化シリコン膜からなる層間絶縁膜INT膜厚約1μm、ホールエミッタ層PE、エミッタ電極EMT及びコレクタ電極COLを形成し図10の構造を得る。本実施例に依れば、ダミーゲートのゲート酸化膜DOXがトレンチゲートのゲート酸化膜GOXよりも厚い。このため、スイッチング時にp型ウェル層PWの電位が変動し、ダミーゲートのゲート酸化膜DOXに過電圧が印加された場合においても、ゲート酸化膜が絶縁破壊を起こすことはなく、半導体装置の信頼性を向上させることができる。本発明の実施例7に係る半導体装置IGBTの平面図を図12に示す。図12が図2と異なるのは、ダミーゲートDGとエミッタ電極EMTとのコンタクトホールCNTが第2領域上に形成されている点である。本実施例における図12中B-B′断面図を図13に示す。ダミーゲート内のポリシリコン膜が第2領域に延在しており、第2領域上において、エミッタ電極EMTと接触している。本実施例に依れば、セルの上下端においてダミーゲートDGとエミッタ電極EMTが接続される場合よりもポリシリコン膜の抵抗を小さくできる。これにより、p型ウェル層PWの電位が変動してもダミーゲートDGの電位は変動しにくくなり、トレンチゲートTGの電位が安定しスイッチングノイズを低減できる。本発明の実施8に係る半導体装置の平面図を図14に示す。一つのセルCELが上下左右に規則的に配置されており、セル内に一対のトレンチゲートTG及びトレンチゲートTGを挟む一対のダミーゲートDGが形成されている。一つのセルはダミーゲートDGによって2つの領域、すなわちトレンチゲートTGを含む第1領域と、トレンチゲートを含まない第2領域に区分けされており、第1領域の幅をWM、第2領域の幅をWDとすると、WM>WDの関係が成立する。トレンチゲートTGはセルの上下端においてコンタクトホールCNTを介してエミッタ電極と接続され、ダミーゲートDGはゲート線GLと接続され15Vの電位に固定されている。図15は図14中C-C′断面図を示す。コレクタ電極COLに接してホールエミッタ層PEが形成されており、さらにn型バッファ層NBとn型ドリフト層NDが順次形成されている。n型ドリフト層ND内に一対のトレンチゲートTG及び、一対のトレンチゲートTGを挟むように一対のダミーゲートDGが形成されており、ゲート酸化膜GOXを介してゲート電極が埋め込まれている。一つのセルはダミーゲートDGによって第1領域と第2領域に区分けされる。第1領域においては、一対のトレンチゲートTGの間にエミッタ電極EMTと接してp型ベース層PB及びn型ソース層NSが形成されている。第2領域においては、ダミーゲートDGの間にp型ウェル層PWが形成されており、層間絶縁膜INTによってエミッタ電極EMTと絶縁されている。図16を用いて実施例8の半導体装置の製造方法を説明する。まず始めに、公知のイオン打ち込みによりSi基板厚さ約350nmの一方の表面にリンイオンを打ち込み深さ約20μmのn型バッファ層NBを形成し、Si基板の他方の表面にボロンイオンを打ち込み深さ約10μmのp型ウェル層PWを形成する図16a。次に、公知のドライエッチング法により深さ約5μmの溝を形成し、公知の熱アニールによりゲート絶縁膜膜厚約100nmを形成する。その後、公知のCVD法によりポリシリコン膜を埋め込み、トレンチゲートTG及びダミーゲートDGを形成する図16b。公知のイオン打ち込みにより、ボロンイオン、ヒ素イオンを順次打ち込み、深さ約3μmのp型ベース層PB及び深さ約1μmのn型ソース層NSを形成する図16c。酸化シリコン膜からなる層間絶縁膜INT膜厚約1μmを形成した後、公知のホトエッチング法によりコンタクトホールを形成する図16d。公知のイオン打ち込みによりホールエミッタ層PEを形成した後、エミッタ電極EMT及びコレクタ電極COLを形成し図15の構造を得る。本実施例に依れば、ダミーゲートの電位を15Vに固定してあるため、スイッチング時に、p型ウェル層PWの電位が変動しても、ダミーゲートのゲート絶縁膜に過電圧が印加されることはなく、半導体装置の信頼性を向上させることができる。また、本実施例では、トレンチゲートTGとダミーゲートDGとの間には、主にn型ドリフト層NDが形成されており、p型ウェル層PWの電位が変動してもトレンチゲートTGがその影響を受けにくいため、スイッチングノイズを低減できる。図17は上記いずれかの実施例である半導体装置を電力変換装置に適用した一例を示す。なお、後述する各実施例の半導体装置を適用しても良い。本実施例の電力変換装置は、一対の直流端子であるP端子200、N端子201と、交流出力の相数と同数の交流端子であるU端子210、V端子211、W端子212と、前記一対の直流端子間に接続され、それぞれ電力スイッチング素子であるIGBT101~106と、逆極性のダイオード111~116の並列回路を2個直列接続した構成からなる。本実施例では、実施例1から実施例8のIGBTを用いることができ、スイッチングノイズの低減によりモータの絶縁破壊が起こりにくいため、信頼性の高い電力変換装置を提供できる。実施例4において、n型電荷障壁層HBは図18に示すようにトレンチゲートTGの底部に形成されていても良い。この場合、トレンチゲートTGおよびダミーゲートDGを形成したマスクを用いてイオン打ち込みを行うことができ、製造工程を簡略化できる。実施例1から7において、第2領域の幅WDは、第1領域の幅WMよりも広くしているが、第2領域の幅WDを狭くしてWD<WMとしてもよい。この場合、半導体装置のセル密度を高くでき、オン電圧を低くできる。実施例1から7において、Si基板の厚さは約350nmとしたがこれに限るものではなく、電力容量に応じて任意の厚さを選ぶことができる。また、n型バッファ層NBは20μmより深くしてもよいし、浅くしてもよい。20μmより深くした場合、ターンオフ時により多くのホールがコレクタ側に残存するため発振を抑制できる。また、20μmより浅くした場合、n型ドリフト層NDを厚くできるため耐圧が向上する。実施例1、2、6、7のいずれかにおいて、n型電荷障壁層HBを形成する不純物イオンは、ヒ素イオンであってもよい。ヒ素イオンはリンイオンよりも拡散長が短いため、トレンチ深さを浅くでき、トレンチゲート形成の処理時間の短縮によりスループットが向上する。