"半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。請求項1に記載の半導体素子における配線不良検出方法において、前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることを特徴とする半導体素子における配線不良検出方法。請求項1又は2に記載の半導体素子における配線不良検出方法において、前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることを特徴とする半導体素子における配線不良検出方法。請求項1~3のいずれかに記載の半導体素子における配線不良検出方法において、前記不良検出用配線として、前記半導体素子の外周部をほぼ1周する1本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。請求項1~3のいずれかに記載の半導体素子における配線不良検出方法において、前記不良検出用配線として、前記半導体素子の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。請求項1~3のいずれかに記載の半導体素子における配線不良検出方法において、前記不良検出用配線として、前記半導体素子の各辺に沿う4本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。請求項1~6のいずれかに記載の半導体素子における配線不良検出方法において、前記不良検出用配線の両端部に接続された2つの測定用端子を用いて、オープン不良を検出することを特徴とする半導体素子における配線不良検出方法。請求項1~6のいずれかに記載の半導体素子における配線不良検出方法において、前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することを特徴とする半導体素子における配線不良検出方法。請求項1~8のいずれかに記載の半導体素子における配線不良検出方法において、前記配線不良として、チップを跨る傷による配線不良を検出することを特徴とする半導体素子における配線不良検出方法。複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする半導体ウェーハ。素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする半導体素子。しかしながら、従来の半導体素子における配線不良検出方法は、前者においては、製品用半導体ウェーハについて配線不良を検出することができないという問題があり、後者においては、製品となる各半導体素子について配線不良を検出することができないという問題がある。そこで、本発明は、上記した問題を解決するためになされたもので、製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供することを目的とする。また、そのような半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子を提供することを目的とする。[1]本発明の半導体素子における配線不良検出方法は、半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする。[2]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることが好ましい。[3]本発明の半導体素子における配線不良検出方法においては、前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることが好ましい。[4]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の外周部をほぼ1周する1本の不良検出用配線を各半導体素子に形成することが好ましい。[5]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線を各半導体素子に形成することも好ましい[6]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の各辺に沿う4本の不良検出用配線を各半導体素子に形成することも好ましい。[7]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の両端部に接続された2つの測定用端子を用いて、オープン不良を検出することが好ましい。[8]本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することが好ましい。[9]本発明の半導体素子における配線不良検出方法においては、前記配線不良として、チップを跨る傷による配線不良を検出する場合に特に効果がある。[10]本発明の半導体ウェーハは、複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする。[11]本発明の半導体素子は、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする。本発明の半導体素子における配線不良検出方法によれば、後述する図1~図3に示すように、製品となる各半導体素子に形成しておいた不良検出用配線及び測定用端子を用いて配線不良を検出することとしているため、製品用半導体ウェーハについて配線不良を検出することが可能となり、製品となる各半導体素子について配線不良を検出することが可能となる。また、本発明の半導体素子における配線不良検出方法によれば、接地配線又は電源配線よりも細く形成された不良検出用配線及び測定用端子を用いて配線不良を検出することとしているため、半導体素子における配線不良を高い感度で検出することが可能となる。従って、本発明の半導体装置における配線不良検出方法によれば、製品用半導体ウェーハの面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。また、本発明の半導体素子における配線不良検出方法によれば、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に不良検出用配線を各半導体素子に形成することとしているため、当該不良検出用配線の働きにより、半導体素子に樹脂保護膜を形成する際に発生することがある樹脂保護膜の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。本発明の半導体ウェーハ及び半導体素子は、上記した半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子となる。以下、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子について、図に示す実施の形態に基づいて説明する。[実施形態1]図1は、実施形態1に係る半導体素子における配線不良検出方法を説明するために示す図である。図1aはスクライビング工程前の半導体素子100を示す平面図であり、図1bは図1aのA-A’部分及びB-B’部分を拡大して示す平面図であり、図1cは図1aのA-A’部分及びB-B’部分を拡大して示す断面図である。図1中、符号110は絶縁層を示し、符号114は接地配線素子形成領域R1の内周部に形成する接地配線を示し、符号116は電源配線を示し、符号118は接地端子を示し、符号120は電源端子を示し、符号126は樹脂保護膜を示す。図2は、実施形態1に係る半導体ウェーハ10及び半導体素子100を説明するために示す図である。図2aは半導体ウェーハ10の平面図であり、図2bはスクライビング工程後の半導体素子100を示す平面図である。図3は、実施形態1に係る半導体素子における配線不良検出方法を説明するために示す図である。図3aは配線不良を検出する様子を示す平面図であり、図3bは図3aのA-A’部分及びB-B’部分を拡大して示す平面図であり、図3cは図3aのA-A’部分及びB-B’部分を拡大して示す断面図である。図4は、実施形態1に係る半導体素子における配線不良検出方法を説明するために示す図である。図4aはオープン不良を検出する様子を半導体ウェーハ全体について示す平面図であり、図4bはショート不良を検出する様子を半導体ウェーハ全体について示す平面図である。実施形態1に係る半導体素子における配線不良検出方法は、図1及び図2に示すように、半導体ウェーハ10に複数の半導体素子100を製造する際に、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に当該接地配線112よりも細い不良検出用配線122を各半導体素子100に形成するとともに、不良検出用配線122に接続された測定用端子124を素子形成領域R1の周囲のスクライブ領域R2に形成しておき、当該測定用端子124を用いて配線不良を検出する、半導体素子における配線不良検出方法である。実施形態1に係る半導体素子における配線不良検出方法においては、不良検出用配線として、半導体素子100の外周部をほぼ1周する1本の不良検出用配線122を各半導体素子100に形成することとしている。実施形態1に係る半導体素子における配線不良検出方法においては、不良検出用配線122の線幅は、半導体素子100における最小線幅例えば2μmに設定されている。実施形態1に係る半導体素子における配線不良検出方法においては、接地配線112と不良検出用配線122との間隔は、半導体素子100における最小間隔例えば2μmに設定されている。実施形態1に係る半導体素子における配線不良検出方法を実施するためには、図2aに示すように、製品となる半導体ウェーハ10における全半導体素子100について不良検出用配線122と測定用端子124とを形成する。従って、実施形態1に係る半導体素子における配線不良検出方法を実施した後に、半導体ウェーハ10をスクライブラインSL1,SL2にて分断して作製した各半導体素子100は、図2bに示すように、不良検出用配線122と測定用端子124とを備えることとなる。なお、測定用端子124はスクライビング工程により破壊されていることもある。このような半導体ウェーハ10についてオープン不良を検出する場合には、不良検出用配線122の両端部に接続された2つの測定用端子124を用いてオープン不良を検出する。オープン不良は、例えば、半導体ウェーハ10に傷128が付いた場合この場合、不良検出用配線122が断線する。図3における符号D1の部分を参照。、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチングが発生した場合などに発生するが、このうち半導体ウェーハ10に傷128が付いた場合を例にとって説明する。このようなオープン不良を検出する場合には、接地配線又は電源配線の導通を測定すればオープン不良を検出することができる。しかしながら、接地配線又は電源配線は、太い線幅を有するため、半導体ウェーハ10に傷が付いても断線に至らずにオープン不良とは判定されない場合があるという問題がある。また、接地配線又は電源配線は、大きな容量成分を有するため、長時間例えば数十ms以上電圧を印加しなければ確実にオープン不良を検出することができず、高いスループットでオープン不良の検出を行うことができないという問題もある。なお、一般配線の導通を測定することによりオープン不良を検出することも考えられるが、この場合には、回路内容や論理状態による様々な動作モードが想定され、測定が煩雑であるうえに誤検出の恐れがあり現実的ではない。これに対して、実施形態1に係る半導体素子における配線不良検出方法においては、素子形成領域R1の外周部に形成する接地配線112よりも細い不良検出用配線122の両端部に接続された2つの測定用端子124を用いて、オープン不良を検出することとしているため、上記のような弊害がなく、高いスループットかつ高い感度で確実にオープン不良を検出することが可能となる。一方、上記のような半導体ウェーハ10についてショート不良を検出する場合には、不良検出用配線122に接続された測定用端子124と、接地配線112に接続された接地端子118とを用いてショート不良を検出する。ショート不良は、例えば、半導体ウェーハ10に傷128が付いた場合この場合、接地配線112と不良検出用配線122とが、傷に起因して生成した導電材料130を介して短絡する。図3における符号D2の部分を参照。、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、エッチング残渣が発生した場合などに発生するが、このうち半導体ウェーハ10に傷128が付いた場合を例にとって説明する。このようなショート不良を検出する場合には、異なる2つの接地配線間の導通、異なる2つの電源配線間の導通又は接地配線と電源配線との間の導通を測定すればショート不良を検出することができる。しかしながら、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。なお、一般配線間の導通を測定することによりショート不良を検出することも考えられるが、この場合にも、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。これに対して、実施形態1に係る半導体素子における配線不良検出方法においては、不良検出用配線122に接続された測定用端子124と、接地配線112に接続された接地端子118とを用いて、ショート不良を検出することとしているため、上記のような弊害がなく、確実にショート不良を検出することが可能となる。以上説明した、実施形態1に係る半導体素子における配線不良検出方法によれば、製品となる各半導体素子100に形成しておいた不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、製品用半導体ウェーハ10について配線不良を検出することが可能となり、また、製品となる各半導体素子100について配線不良を検出することが可能となる。また、実施形態1に係る半導体素子における配線不良検出方法によれば、接地配線112よりも細く形成された不良検出用配線具体的には半導体素子100における最小線幅例えば2μmに設定された不良検出用配線122を用いて配線不良を検出することとしているため、半導体素子100における配線不良を高い感度で検出することが可能となる。従って、実施形態1に係る半導体装置における配線不良検出方法によれば、製品用半導体ウェーハ10の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。例えば、ある特定の製造装置の異常により、半導体ウェーハ10に左上から中央にかけて傷128が付く場合がある図4参照。。このような場合、当該傷128が付いた領域にオープン不良図4a参照。及びショート不良図4b参照。が発生し易くなるため、半導体ウェーハ10の面内における傷の発生位置や傾向を分析することにより、傷発生工程の特定に役立つ情報を得ることが可能となる。また、実施形態1に係る半導体素子における配線不良検出方法によれば、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に不良検出用配線122を各半導体素子100に形成することとしているため、当該不良検出用配線122の働きにより、半導体素子100に樹脂保護膜126を形成する際に発生することがある樹脂保護膜126の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。[実施形態2]図5は、実施形態2に係る半導体素子における配線不良検出方法を説明するために示す図である。図5aはスクライビング工程前における半導体素子102を示す平面図であり、図5bはスクライビング工程後における半導体素子102の平面図である。実施形態2に係る半導体素子における配線不良検出方法は、基本的には実施形態1に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、測定用端子124を形成する領域が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態2に係る半導体素子における配線不良検出方法においては、図5aに示すように、測定用端子124を素子形成領域R1に形成することとしている。このように実施形態2に係る半導体素子における配線不良検出方法は、測定用端子124を形成する領域が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子100に形成しておいた不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、製品用半導体ウェーハ10について配線不良を検出することが可能となり、また、製品となる各半導体素子100について配線不良を検出することが可能となる。また、実施形態2に係る半導体素子における配線不良検出方法によれば、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、接地配線112よりも細く形成された不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、半導体素子100における配線不良を高い感度で検出することが可能となる。従って、実施形態2に係る半導体装置における配線不良検出方法によれば、実施形態1に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ10の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。また、実施形態2に係る半導体素子における配線不良検出方法によれば、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に不良検出用配線122を各半導体素子100に形成することとしているため、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線122の働きにより、半導体素子100に樹脂保護膜126を形成する際に発生することがある樹脂保護膜126の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。[実施形態3]図6は、実施形態3に係る半導体素子における配線不良検出方法を説明するために示す図である。実施形態3に係る半導体素子における配線不良検出方法は、基本的には実施形態1に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線122の構成が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態3に係る半導体素子における配線不良検出方法においては、図6に示すように、不良検出用配線として、半導体素子104の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線122を形成することとしている。このように実施形態3に係る半導体素子における配線不良検出方法は、不良検出用配線122の構成が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子100に形成しておいた不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、製品用半導体ウェーハ10について配線不良を検出することが可能となり、また、製品となる各半導体素子100について配線不良を検出することが可能となる。また、実施形態3に係る半導体素子における配線不良検出方法によれば、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、接地配線112よりも細く形成された不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、半導体素子100における配線不良を高い感度で検出することが可能となる。従って、実施形態3に係る半導体装置における配線不良検出方法によれば、実施形態1に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ10の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。また、実施形態3に係る半導体素子における配線不良検出方法によれば、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に不良検出用配線122を各半導体素子100に形成することとしているため、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線122の働きにより、半導体素子100に樹脂保護膜126を形成する際に発生することがある樹脂保護膜126の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。また、実施形態3に係る半導体装置における配線不良検出方法によれば、半導体素子104の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線122を形成することとしているため、実施形態1に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ10の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。[実施形態4]図7は、実施形態4に係る半導体素子における配線不良検出方法を説明するために示す図である。実施形態4に係る半導体素子における配線不良検出方法は、基本的には実施形態1に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線122の構成が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態4に係る半導体素子における配線不良検出方法においては、図7に示すように、不良検出用配線として、半導体素子104の各辺に沿う4本の不良検出用配線122を形成することとしている。このように実施形態4に係る半導体素子における配線不良検出方法は、不良検出用配線122の構成が実施形態1に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子100に形成しておいた不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、製品用半導体ウェーハ10について配線不良を検出することが可能となり、また、製品となる各半導体素子100について配線不良を検出することが可能となる。また、実施形態4に係る半導体素子における配線不良検出方法によれば、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、接地配線112よりも細く形成された不良検出用配線122及び測定用端子124を用いて配線不良を検出することとしているため、半導体素子100における配線不良を高い感度で検出することが可能となる。従って、実施形態4に係る半導体装置における配線不良検出方法によれば、実施形態1に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ10の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。また、実施形態4に係る半導体素子における配線不良検出方法によれば、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に不良検出用配線122を各半導体素子100に形成することとしているため、実施形態1に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線122の働きにより、半導体素子100に樹脂保護膜126を形成する際に発生することがある樹脂保護膜126の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。また、実施形態4に係る半導体装置における配線不良検出方法によれば、半導体素子104の各辺に沿う4本の不良検出用配線122を形成することとしているため、実施形態1に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ10の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。以上、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。1上記した実施形態1においては、半導体ウェーハ10に傷128が付くことに起因して半導体素子に配線不良が発生した場合を例にとって本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を説明したが、本発明はこれに限定されるものではない。半導体素子の製造プロセス中に、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチング又はエッチング残渣が発生した場合などに起因して半導体素子に配線不良が発生する場合においても、本発明を適用することができる。2上記した各実施形態においては、素子形成領域R1の外周部に形成する接地配線112よりもさらに外周側に不良検出用配線122を形成するとともに当該不良検出用配線122を用いて配線不良を検出することとしているが、本発明はこれに限定されるものではない。素子形成領域R1の外周部に電源配線が形成されている場合には、素子形成領域R1の外周部に形成する電源配線よりもさらに外周側に不良検出用配線を形成するとともに、当該不良検出用配線を用いて配線不良を検出することが好ましい。3上記した実施形態3においては、測定用端子124をスクライブ領域R2に形成するとともに、半導体素子の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線を形成することとしている。また、上記した実施形態4においては、測定用端子124をスクライブ領域R2に形成するとともに、半導体素子の各辺に沿う4本の不良検出用配線を形成することとしている。しかしながら、本発明はこれに限定されるものではない。例えば、測定用端子124を素子形成領域R1に形成するとともに、半導体素子の隣接する2辺に沿い、かつ、互いに対角の位置にある2本の不良検出用配線を形成することとしたり、半導体素子の各辺に沿う4本の不良検出用配線を形成することとしたりしてもよい。"