llは2以上の整数本のワード線を共有するmmは2以上の整数個のセルユニットを有するブロックが設けられたメモリセルアレイと、前記l本のワード線をppは2以上の整数個にグルーピングすることで、前記ブロックをp個に分割するブロック分割部と、選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる消去実行部と、前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる消去ベリファイ実行部とを備え、前記消去ベリファイ実行部は、前記消去実行部にて消去動作が実行された分割ブロックが消去状態になっているかを判定する判定電圧を選択ロウのワード線に印加させるとともに、前記選択ロウのワード線よりも高い電圧を非選択ロウのワード線に印加させ、前記ブロック単位で消去動作および消去ベリファイ動作を実行し、前記消去動作を規定回数繰り返しても前記ブロックが消去状態にならない時に、前記分割ブロック単位で消去動作および消去ベリファイ動作を実行し、前記消去ベリファイ実行部は、ビット線に充電された電荷が前記セルユニットを介して放電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定し、前記消去動作から前記消去ベリファイ動作に移行する時に前記ビット線の電圧をフローティングにし、前記消去動作において、ウェルに印加される消去電圧をVeとすると、前記非選択ロウのワード線に印加される電圧VWLneは、Ve/2≦VWLne≦Veという条件を満たすことを特徴とする不揮発性半導体記憶装置。llは2以上の整数本のワード線を共有するmmは2以上の整数個のセルユニットを有するブロックが設けられたメモリセルアレイと、前記l本のワード線をppは2以上の整数個にグルーピングすることで、前記ブロックをp個に分割するブロック分割部と、選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる消去実行部と、前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる消去ベリファイ実行部とを備えることを特徴とする不揮発性半導体記憶装置。前記消去ベリファイ実行部は、前記消去実行部にて消去動作が実行された分割ブロックが消去状態になっているかを判定する判定電圧を選択ロウのワード線に印加させるとともに、前記選択ロウのワード線よりも高い電圧を非選択ロウのワード線に印加させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記ブロック単位で消去動作および消去ベリファイ動作を実行し、前記消去動作を規定回数繰り返しても前記ブロックが消去状態にならない時に、前記分割ブロック単位で消去動作および消去ベリファイ動作を実行することを特徴とする請求項2または3に記載の不揮発性半導体記憶装置。前記消去動作において、ウェルに印加される消去電圧をVeとすると、前記非選択ロウのワード線に印加される電圧VWLneは、Ve/2≦VWLne≦Veという条件を満たすことを特徴とする請求項2から4のいずれか1項に記載の不揮発性半導体記憶装置。前記消去ベリファイ実行部は、ビット線に充電された電荷が前記セルユニットを介して放電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項2から5のいずれか1項に記載の不揮発性半導体記憶装置。前記消去ベリファイ実行部は、ソース線に電圧を印加した時に前記セルユニットを介してビット線に電荷が充電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項2から5のいずれか1項に記載の不揮発性半導体記憶装置。本発明の一つの実施形態の目的は、早めに消去が完了したメモリセルにかかる過剰なストレスを低減することが可能な不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、ブロック分割部と、消去実行部と、消去ベリファイ実行部とが設けられている。メモリセルアレイは、llは2以上の整数本のワード線を共有するmmは2以上の整数個のセルユニットを有するブロックが設けられている。ブロック分割部は、前記l本のワード線をppは2以上の整数個にグルーピングすることで、前記ブロックをp個に分割する。消去実行部は、選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる。消去ベリファイ実行部は、前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例にとる。図1において、この不揮発性半導体記憶装置には、メモリセルアレイ1、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4、カラム選択回路5、データ入出力バッファ6、制御回路7およびセンスアンプ回路8が設けられている。メモリセルアレイ1には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、1個のメモリセルは、1ビット分のデータを記憶するようにしてもよいし、2ビット以上のデータが記憶できるように多値化されていてもよい。ここで、メモリセルアレイ1は、nnは正の整数個のブロックB1~Bnに分割されている。なお、各ブロックB1~Bnは、NANDセルユニットをロウ方向に複数配列することができる。図2は、図1の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図2において、ブロックBi1≦i≦nの整数には、llは正の整数本のワード線WL1~WLl、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1~Bnには、mmは正の整数本のビット線BL1~BLmが共通に設けられている。そして、ブロックBiには、m個のNANDセルユニットNU1~NUmが設けられ、NANDセルユニットNU1~NUmはビット線BL1~BLmにそれぞれ隣接するようにしてロウ方向に配列されている。ここで、NANDセルユニットNU1~NUmには、l個のセルトランジスタMT1~MTlおよびセレクトトランジスタMS1、MS2がそれぞれ設けられている。なお、メモリセルアレイ1の1個のメモリセルには、1個のセルトランジスタMTk1≦k≦lの整数を設けることができる。そしてNANDストリングは、直列に接続されたl個のセルトランジスタMT1~MTlが設けられている。NANDセルユニットNUj1≦j≦mの整数は、そのNANDストリングの両端に接続されたセレクトトランジスタMS1、MS2が設けられている。そして、NANDセルユニットNU1~NUmにおいて、セルトランジスタMT1~MTlの制御ゲート電極には、ワード線WL1~WLlがそれぞれ接続されている。また、NANDセルユニットNUjにおいて、セルトランジスタMT1~MTlが設けられたNANDストリングの一端は、セレクトトランジスタMS1を介してビット線BLjに接続され、NANDストリングの他端は、セレクトトランジスタMS2を介してソース線SCEに接続されている。また、図1において、ロウ選択回路2は、メモリセルの読み書き消去時において、メモリセルアレイ1のロウ方向のメモリセルを選択することができる。ウェル電位設定回路3は、メモリセルの読み書き消去時において、メモリセルアレイ1のウェル電位を設定することができる。ソース電位設定回路4は、メモリセルの読み書き消去時において、メモリセルアレイ1のソース電位を設定することができる。カラム選択回路5は、メモリセルの読み書き消去時において、メモリセルアレイ1のカラム方向のメモリセルを選択することができる。センスアンプ回路8は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ6は、外部から受け取ったコマンドやアドレスを制御回路7に送ったり、センスアンプ回路8と外部との間でデータの授受を行ったりすることができる。制御回路7は、コマンドおよびアドレスに基づいて、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4およびカラム選択回路5の動作を制御することができる。ここで、制御回路7には、ブロック分割部7a、消去実行部7bおよび消去ベリファイ実行部7cが設けられている。ブロック分割部7aは、l本のワード線WL1~WLlをppは2以上の整数個にグルーピングすることで、ブロックBiをp個に分割することができる。すなわち、図2に示すように、ブロックBiをp個に分割することで、p個の分割ブロックD1~Dpを形成することができる。消去実行部7bは、メモリセルアレイ1のメモリセルに記憶されたデータの消去動作を分割ブロックD1~Dpごとに実行させることができる。この時、消去実行部7bは、選択ロウのワード線WL1~WLlよりも高い電圧を非選択ロウのワード線WL1~WLlに印加させることができる。消去ベリファイ実行部7cは、消去動作が実行されたメモリセルの消去ベリファイ動作を分割ブロックD1~Dpごとに実行させることができる。そして、ブロックBiの消去動作が実行される場合、分割ブロックDxxは2≦x≦pの整数にはワード線WLk-1~WLk2に接続されているメモリセルが属するものとすると、分割ブロックDxのワード線WLk-1~WLk2に選択ワード線電圧VWeが印加され、それ以外の分割ブロックD1~Dx-1、Dx1~Dpのワード線WL1~WLk-2、WLk3~WLlに非選択ワード線電圧VWLneが印加される。なお、選択ワード線電圧VWeは、例えば、0Vに設定することができる。また、メモリセルアレイ1のウェル電位が消去電圧Veに設定される。なお、例えば、消去電圧Veは16~20V程度に設定することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSには消去電圧Veを印加することができる。図3は、図1の不揮発性半導体記憶装置の消去動作を示す1セルユニット分の断面図である。図3において、ウェルWEL上にはフローティングゲート電極15およびセレクトゲート電極19、20が配置され、フローティングゲート電極15上には制御ゲート電極16が配置されている。なお、ウェルWELとフローティングゲート電極15とは、不図示のトンネル絶縁膜を介して絶縁されている。フローティングゲート電極15と制御ゲート電極16とは、不図示の電極間絶縁膜を介して絶縁されている。ここで、1個のフローティングゲート電極15とその上の制御ゲート電極16とで1個のメモリセルを構成することができる。そして、ウェルWELには、フローティングゲート電極15間、セレクトゲート電極19、20間またはフローティングゲート電極15とセレクトゲート電極19、20との間に配置された不純物拡散層12、13、14が形成されている。なお、例えば、ウェルWELはP型、不純物拡散層12、13、14はN型に形成することができる。そして、不純物拡散層13は接続導体18を介してビット線BLjに接続され、不純物拡散層14は接続導体17を介してソース線SCEに接続されている。なお、各メモリセルの制御ゲート電極16はワード線WL1~WLlに接続され、セレクトゲート電極19、20はセレクトゲート線SGD、SGSにそれぞれ接続されている。そして、分割ブロックDxのワード線WLk-1~WLk2に選択ワード線電圧VWeが印加され、それ以外の分割ブロックD1~Dx-1、Dx1~Dpのワード線WL1~WLk-2、WLk3~WLlに非選択ワード線電圧VWLneが印加され、メモリセルアレイ1のウェル電位が消去電圧Veに設定された場合、分割ブロックDxのメモリセルのウェルWELと制御ゲート電極16との間に高電圧がかかる。このため、分割ブロックDxのメモリセルのフローティングゲート電極15に蓄積されていた電子がウェルWEL側に引き抜かれ、分割ブロックDxのメモリセルの消去動作が実行される。このような消去動作がブロックBiの全ての分割ブロックD1~Dpについて分割ブロックD1~Dpごとに繰り返される。なお、非選択ワード線電圧VWLneは、Ve/2≦VWLne≦Veという条件を満たすことが好ましい。ここで、非選択ワード線電圧VWLneを消去電圧Ve以下に設定することにより、選択ワード線と非選択ワード線との間の電位差に起因する絶縁破壊を防止することができる。非選択ワード線電圧VWLneをVe/2以上に設定することにより、隣接セルと容量カップリングなどによって非選択セルのフローティングゲート電極15の電圧が選択セルのフローティングゲート電極15の電圧に引き込まれるのを抑制することができ、非選択セルの誤消去を防止することができる。ブロックBiの全ての分割ブロックD1~Dpのメモリセルの消去動作が実行されると、消去が完全に行われたかどうかを確認するために、消去ベリファイ動作が実行される。この時、分割ブロックDxのワード線WLk-1~WLk2に判定電圧VWLevが印加され、それ以外の分割ブロックD1~Dx-1、Dx1~Dpのワード線WL1~WLk-2、WLk3~WLlに読み出し電圧VWLerが印加される。また、セレクトゲート線SGD、SGSに読み出し電圧Vsgが印加され、ソース線SCEに0Vが印加され、メモリセルアレイ1のウェル電位は0Vに設定される。また、ビット線BLjには、プリチャージ電圧Vpが印加される。また、例えば、判定電圧VWLevは0Vに設定することができる。なお、読み出し電圧Vsgは、セレクトトランジスタMS1、MS2をオンさせるのに十分な電圧である。また、読み出し電圧VWLerは、分割ブロックDx以外の分割ブロックD1~Dx-1、Dx1~DpのセルトランジスタMT1~MTk-2、MTk3~MTlをオンさせるのに十分な電圧である。判定電圧VWLevは、分割ブロックDxが消去状態になっているかを判定する電圧である。図4は、図1の不揮発性半導体記憶装置の消去ベリファイ動作を示す1セルユニットユニット分の回路図である。図4において、ビット線BLjには寄生容量CBjが付加されている。そして、分割ブロックDxのセルトランジスタMTk-1~MTk2の消去動作を行った結果、セルトランジスタMTk-1~MTk2のしきい値電圧が判定電圧VWLev以下になると、消去ベリファイ動作時にNANDセルユニットNUjを介して放電電流Ireが流れ、寄生容量CBjが放電される。この時、ビット線BLjの電位は、最も消去の浅いセルトランジスタMTk-1~MTk2のしきい値電圧に依存する。そして、この時のビット線BLjの電位を消去ベリファイ電圧と比較し、ビット線BLjの電位が消去ベリファイ電圧以下の場合は、分割ブロックDxのセルトランジスタMTk-1~MTk2の消去が完全に行われたと判断され、ビット線BLjの電位が消去ベリファイ電圧未満の場合は、分割ブロックDxのセルトランジスタMTk-1~MTk2の消去が不完全であると判断される。このような消去ベリファイ動作がブロックBiの全ての分割ブロックD1~Dpについて分割ブロックD1~Dpごとに繰り返される。そして、消去が不完全な分割ブロックD1~Dpがあると判断された場合、その分割ブロックD1~Dpについての消去動作および消去ベリファイ動作が繰り返される。図5は、図1の不揮発性半導体記憶装置のp個の分割ブロックの1回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。図5において、分割ブロックD1~Dpの消去動作が順次行われた後、分割ブロックD1~Dpの消去ベリファイ動作が順次行われる。この時、消去動作の対象とならない分割ブロックD1~Dpのワード線WL1~WLlに印加される非選択ワード線電圧VWLneは、消去動作の対象となる分割ブロックD1~Dpのワード線WL1~WLlに印加される選択ワード線電圧VWeよりも高くなるように設定される。また、消去ベリファイ動作の対象とならない分割ブロックD1~Dpのワード線WL1~WLlに印加される読み出し電圧VWLerは、消去ベリファイ動作の対象となる分割ブロックD1~Dpのワード線WL1~WLlに印加される判定電圧VWLevよりも高くなるように設定される。そして、ビット線BLjにプリチャージ電圧Vpを印加し、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電されるかどうかを判別することにより、各分割ブロックD1~Dpが消去状態になっているかが判定される。図6は、図1の不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。図6において、全ての分割ブロックD1~Dpの検証フラグをNGに設定しS1、xを1に設定するS2。そして、xがpでない場合S3、分割ブロックDxの検証フラグがOKかNGかを判断しS4、分割ブロックDxの検証フラグがNGの場合、分割ブロックDxの消去動作を実行しS5、xを1だけインクリメントするS6。以上のS3~S6の動作を全ての分割ブロックD1~Dpについて繰り返すS3。次に、xを1に設定するS7。そして、xがpでない場合S8、分割ブロックDxの検証フラグがOKかNGかを判断しS9、分割ブロックDxの検証フラグがNGの場合、分割ブロックDxの消去ベリファイ動作を実行するS10。そして、分割ブロックDxのベリファイチェックがOKの場合S11、分割ブロックDxの検証フラグをOKに設定しS12、xを1だけインクリメントするS13。以上のS8~S13の動作を全ての分割ブロックD1~Dpについて繰り返すS8。次に、全ての分割ブロックD1~Dpの検証フラグがOKかどうかを判断しS14、全ての分割ブロックD1~Dpの検証フラグがOKでない場合、消去電圧Veを増加させS15、S2の処理に戻る。全ての分割ブロックD1~Dpの検証フラグがOKになるまで以上のS2~S15の動作を繰り返すS14。これにより、分割ブロックD1~Dpごとに消去動作を実行させることが可能となり、消去電圧Veが低い時に消去が完了した分割ブロックD1~Dpについては高い消去電圧Veが印加されるのを防止することが可能となることから、早めに消去が完了したメモリセルにかかる過剰なストレスを低減することができる。また、分割ブロックD1~Dpごとに消去ベリファイ動作を実行させることにより、消去ベリファイ動作が実行されない分割ブロックD1~Dpについては、そのセルトランジスタMT1~MTlをオンさせるために十分な制御ゲート電圧を印加させることができる。このため、ベリファイ読み出し時におけるNANDセルユニットNU1~NUmのチャネル抵抗を低下させることができ、セルトランジスタMT1~MTlの閾値が見かけ上増大するのを抑制することが可能となることから、メモリセルの消去が深くなるのを抑制することができる。図7は、図1の不揮発性半導体記憶装置のブロック分割方法を示す1セルユニット分の断面図である。図7aに示すように、ブロックBiを1箇所で分離することでブロックBiを2分割するようにしてもよい。また、図7bに示すように、ブロックBiを2箇所で分離することでブロックBiを3分割するようにしてもよい。また、図7cに示すように、ワード線WL1~WLlが1つ置きに同一グループに属するようにブロックBiを2分割するようにしてもよい。また、図7dに示すように、ワード線WL1~WLlが2つ置きに同一グループに属するようにブロックBiを2分割するようにしてもよい。ここで、互いに隣接するワード線WL1~WLlが異なるグループに属するようにブロックBiを分割することにより、消去動作時にワード線WL1~WLl間で電位差を発生させることが可能となり、ワード線WL1~WLl間の電子トラップを除去することができる。第2実施形態図8は、第2実施形態に係る不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。図8において、消去ブロックの消去ループ回数または不良ブロック数が規定値未満の場合S21、ブロックBiの消去動作および消去ベリファイ動作を実行するS22、S23。そして、ベリファイチェックが不合格の場合S24、消去電圧Veを増加させS25、ベリファイチェックに合格するまで、ブロックBiについて以上のS22~S25の動作を繰り返すS24。一方、消去ブロックの消去ループ回数または不良ブロック数が規定値以上の場合S21、ブロックBiを分割した分割ブロックD1~Dpごとに消去動作および消去ベリファイ動作を実行するS26。なお、このS26の処理は、図6の処理と同様である。ここで、消去ブロックの消去ループ回数とは、消去を行おうとする対象ブロックBiの消去動作の累積回数である。また不良ブロック数とは、不揮発性半導体記憶装置に含まれるブロックのうち、初期または使用により不良と判断したブロックの数である。メモリセルの劣化が進行する前は、ブロック単位で一括消去することが可能となり、消去にかかる時間を短縮することができる。第3実施形態図9は、第3実施形態に係る不揮発性半導体記憶装置のp個の分割ブロックの1回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。図5の方法では、消去動作から消去ベリファイ動作に移行する時と、分割ブロックD1~Dp間で消去ベリファイ動作の移行を行う時に、ビット線BLj-1、BLj、BLj1の電位を0Vに設定したが、図9の方法では、ビット線BLj-1、BLj、BLj1の電位がフローティングにされる。ここで、ビット線BLj-1、BLj、BLj1の電位をフローティングにすることにより、消去動作から消去ベリファイ動作に移行する時と、分割ブロックD1~Dp間で消去ベリファイ動作の移行を行う時に、ビット線BLj-1、BLj、BLj1の電位を0Vから上昇させることが可能となる。このため、消去動作から消去ベリファイ動作に移行する時と、分割ブロックD1~Dp間で消去ベリファイ動作の移行を行う時に、ビット線BLj-1、BLj、BLj1を放電させたり、再充電させたりする時間を短くすることができ、分割ベリファイ動作を高速化することができる。また、図5の方法では、消去ベリファイ動作時にソース線SCEおよびウェルWELの電圧を0Vに設定したが、図9の方法では、ソース線SCEおよびウェルWELの電圧が判定電圧VWLevよりも増大される。これにより、擬似的に閾値負側に対して読み出すことが可能となり、負側の閾値に対してマージンを確保することができる。第4実施形態図10は、第4実施形態に係る不揮発性半導体記憶装置のp個の分割ブロックの1回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。図5の方法では、消去ベリファイ動作において、ビット線BLjにプリチャージ電圧Vpを印加し、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電されるかどうかを判別することにより、各分割ブロックD1~Dpが消去状態になっているかを判定した。これに対して、図10の方法では、消去ベリファイ動作において、ソース線SCEに電源電圧VDDを印加し、NANDセルユニットNUjを介してビット線BLjに電荷が充電されるかどうかを判別することにより、各分割ブロックD1~Dpが消去状態になっているかが判定される。これにより、ビット線BLjを充電することで得られるバックバイアス効果を利用して擬似的に閾値負側に対して読み出すことが可能となる。図11は、図10の不揮発性半導体記憶装置の消去ベリファイ動作を示す1セルユニットユニット分の回路図である。図11において、分割ブロックDxのセルトランジスタMTk-1~MTk2の消去動作を行った結果、セルトランジスタMTk-1~MTk2のしきい値電圧が判定電圧VWLev以下になると、消去ベリファイ動作時にセル電流Iceが流れ、寄生容量CBjが充電される。この時、ビット線BLjの電位は、最も消去の浅いセルトランジスタMTk-1~MTk2のしきい値電圧に依存する。そして、この時のビット線BLjの電位を消去ベリファイ電圧と比較し、ビット線BLjの電位が消去ベリファイ電圧以上の場合は、セルトランジスタMTk-1~MTk2の消去が完全に行われたと判断され、ビット線BLjの電位が消去ベリファイ電圧Vf未満の場合は、セルトランジスタMTk-1~MTk2の消去が不完全であると判断される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。