動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第1バッファと、前記複数の第1バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第2バッファと、を備えていることを特徴とする半導体集積回路。前記第1バッファから信号を互いに同期して出力する第1動作モード中に抵抗素子を介して前記電源線を前記各第1バッファに接続し、前記第1バッファから信号を非同期で出力する第2動作モード中に電源線を前記各第1バッファに直接接続するスイッチ回路を備えていることを特徴とする請求項1に記載の半導体集積回路。前記複数の第2バッファは、前記第1バッファから出力される信号をゲートで受けるトランジスタをそれぞれ有し、前記トランジスタの閾値電圧は、前記第2バッファ毎に異なることを特徴とする請求項1または請求項2に記載の半導体集積回路。前記複数の第2バッファは、駆動能力が互いに異なることを特徴とする請求項1または請求項2に記載の半導体集積回路。前記第2バッファから出力される信号を外部端子にそれぞれ出力する複数の第3バッファを備え、前記複数の第3バッファのそれぞれは、前記複数の第2バッファのそれぞれよりも駆動能力が大きいことを特徴とする請求項1ないし請求項4のいずれか1項に記載の半導体集積回路。電源ノイズを低減する機能がバッファにそれぞれ設けられる場合、複数のバッファは、同じレベルに同時に変化する信号を受けるときと、異なるタイミングで変化する信号を受けるときとの両方で、電源ノイズを低減するための動作を実施する。電源ノイズは、複数の信号が同じレベルに同時に変化するときに最大になり、複数の信号が異なるタイミングで変化するときに小さい。このため、電源ノイズは、複数の信号が同じレベルに同時に変化するときに、複数のバッファで連携して低減されることが望ましい。本発明の目的は、複数のバッファに供給される信号が同時に同じレベルに変化するときに発生する電源ノイズを低減することである。本発明の一形態では、半導体集積回路は、動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第1バッファと、複数の第1バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第2バッファとを有している。複数のバッファに供給される信号が同時に同じレベルに変化するときに発生する電源ノイズを削減できる。以下、図面を用いて実施形態を説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。図5等に示す二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体集積回路SEMの例を示している。半導体集積回路SEMは、信号S1S1a、S1b、S1cをそれぞれ出力する複数のバッファBUF1と、バッファBUF1の出力に入力がそれぞれ接続された複数のバッファBUF2BUF2a、BUF2b、BUF2cとを有している。バッファBUF2a、BUF2b、BUF2cの伝搬遅延時間は、互いに異なる。伝搬遅延時間は、信号を受けてから信号を出力するまでの時間である。バッファBUF2a、BUF2b、BUF2cは、対応するバッファBUF1から出力される信号S1a、S1b、S1cをそれぞれ受け、信号S2S2a、S2b、S2cとして出力する。なお、図1では、3つのバッファBUF1と3つのバッファBUF2を示しているが、半導体集積回路SEMは、さらに多くのバッファBUF1、BUF2を有していてもよい。バッファBUF1の出力をバッファBUF2の入力に接続する信号線S1a、S1b、S1cの遅延時間は、互いに等しい。例えば、遅延時間は、信号線S1a、S1b、S1cの構造を同じにし、長さを等しくし、負荷を等しくすることで、互いに等しくなる。各バッファBUF1は、共通の電源線VDD1および共通の接地線GND1に接続されている。各バッファBUF2は、共通の電源線VDD2および共通の接地線GND2に接続されている。なお、バッファBUF1およびバッファBUF2は、共通の電源線および共通の接地線に接続されてもよい。例えば、各バッファBUF2は、信号S1をゲートで受けるトランジスタを有している。トランジスタの閾値電圧は、バッファBUF2a-BUF2c毎に異なる。トランジスタの閾値電圧を相違させることで、バッファBUF2a-BUF2cの伝搬遅延時間は互いに異なる。トランジスタの閾値電圧は、チャネル領域のイオン濃度を変えることで相違され、ゲート絶縁膜の種類や膜厚を換えることで相違される。なお、バッファBUF2a-BUF2cの駆動能力を互いに相違することで、伝搬遅延時間を互いに相違してもよい。図2は、図1に示したバッファBUF2BUF2a-BUF2cの例を示している。例えば、各バッファBUF2は、一対のインバータIV1IV1a、IV1b、IV1c、IV2IV2a、IV2b、IV2cを直列に接続して形成されている。インバータIV1aは、信号S1aをゲートで受けるpMOSトランジスタP1aおよびnMOSトランジスタN1aを有している。インバータIV2aは、信号S2aをドレインから出力するpMOSトランジスタP2aおよびnMOSトランジスタN2aを有している。インバータIV1bは、信号S1bをゲートで受けるpMOSトランジスタP1bおよびnMOSトランジスタN1bを有している。インバータIV2bは、信号S2bをドレインから出力するpMOSトランジスタP2bおよびnMOSトランジスタN2bを有している。インバータIV1cは、信号S1cをゲートで受けるpMOSトランジスタP1cおよびnMOSトランジスタN1cを有している。インバータIV2cは、信号S2cをドレインから出力するpMOSトランジスタP2cおよびnMOSトランジスタN2cを有している。例えば、pMOSトランジスタP1a、P1b、P1cの閾値電圧絶対値は、この順に高くなるように設計され、nMOSトランジスタN1a、N1b、N1cの閾値電圧は、この順に高くなるように設計される。例えば、pMOSトランジスタP2a、P2b、P2cの閾値電圧絶対値は、この順に高くなるように設計され、nMOSトランジスタN2a、N2b、N2cの閾値電圧は、この順に高くなるように設計される。なお、pMOSトランジスタP2a、P2b、P2cの閾値電圧を互いに等しくし、nMOSトランジスタN2a、N2b、N2cの閾値電圧を互いに等しくしてもよい。閾値電圧を互いに相違させることで、バッファBUF2a、BUF2b、BUF2cの伝搬遅延時間は、この順に長くなる。なお、各バッファBUF2の駆動能力を互いに相違させる場合、pMOSトランジスタP1a、P1b、P1cの駆動能力は、この順で低くなるように設計され、nMOSトランジスタN1a、N1b、N1cの駆動能力は、この順で低くなるように設計される。pMOSトランジスタP2a、P2b、P2cの駆動能力は、この順に低くなるように設計され、nMOSトランジスタN2a、N2b、N2cの駆動能力は、この順に低くなるように設計される。なお、pMOSトランジスタP2a、P2b、P2cの駆動能力を互いに等しくし、nMOSトランジスタN2a、N2b、N2cの駆動能力を互いに等しくしてもよい。例えば、バッファBUF2の駆動能力は、pMOSトランジスタおよびnMOSトランジスタのゲート幅とチャネル長の比を相対的に小さくすることで低くなり、ゲート幅とチャネル長の比を相対的に大きくすることで高くなる。また、各バッファBUF2は、インバータIV1のみを有していてもよい。この場合、信号S2の論理は、信号S1の論理の逆になり、例えば、後述する図3の信号S2a-S2cの波形は反転される。図3は、図1に示した半導体集積回路SEMの動作の例を示している。期間P1は、バッファBUF1から出力される信号S1a-S1cが互いに異なるタイミングすなわち、非同期で変化するときの動作を示している。期間P2は、バッファBUF1から出力される信号S1a-S1cの複数が同じタイミングすなわち、同期で同じ論理レベルに変化するときの動作を示している。信号S2a-S2cの波形W1は、バッファBUF2a、BUF2b、BUF2cのトランジスタの閾値電圧が互いに異なる場合の動作例を示している。信号S2a-S2cの波形W2は、バッファBUF2a、BUF2b、BUF2cの駆動能力が互いに異なる場合の動作例を示している。波形W1において、閾値電圧が相対的に低いトランジスタを有するバッファBUF2aは、信号S1aの立ち上がりエッジに応答して、信号S1aの電圧が低いときに信号S2aをハイレベルに変化する図2a。また、バッファBUF2aは、信号S1aの立ち下がりエッジに応答して、信号S1aの電圧が低くなってから信号S2aをロウレベルに変化する図2b。閾値電圧が相対的に高いトランジスタを有するバッファBUF2cは、信号S1cの立ち上がりエッジに応答して、信号S1cの電圧が高くなってから信号S2cをハイレベルに変化する図2c。また、バッファBUF2cは、信号S1cの立ち下がりエッジに応答して、信号S1cの電圧が高いときに信号S2cをロウレベルに変化する図2d。閾値電圧が例えば標準のトランジスタを有するバッファBUF2bは、信号S1bの立ち上がりエッジに応答して、信号S1bの電圧が上昇しているときに信号S2bをハイレベルに変化する図2e。信号S2bが立ち上がるときの信号S1bの電圧は、信号S2aが立ち上がるときの信号S1aの電圧より高く、信号S2cが立ち上がるときの信号S1cの電圧より低い。また、バッファBUF2cは、信号S1bの立ち下がりエッジに応答して、信号S1bの電圧が下降しているときに信号S2bをロウレベルに変化する図2f。信号S2bが立ち下がるときの信号S1bの電圧は、信号S2aが立ち下がるときの信号S1aの電圧より高く、信号S2cが立ち下がるときの信号S1cの電圧より低い。以上より、トランジスタの閾値電圧が互いに異なるバッファBUF2では、信号S1の立ち上がりから信号S2がハイレベルに変化するまでの伝搬遅延時間は、信号S2a、S2b、S2cの順で長くなる。信号S1の立ち下がりから信号S2がロウレベルに変化するまでの伝搬遅延時間は、信号S2a、S2b、S2cの順で長くなる。一方、波形W2において、駆動能力が相対的に高いバッファBUF2aは、信号S1aの立ち上がりエッジに最も早く応答して信号S2aをハイレベルに変化する図2g。また、バッファBUF2aは、信号S1aの立ち下がりエッジに最も早く応答して信号S2aをロウレベルに変化する図2h。駆動能力が相対的に低いバッファBUF2cは、信号S1cの立ち上がりエッジに最も遅く応答して信号S2cをハイレベルに変化する図2i。また、バッファBUF2cは、信号S1cの立ち下がりエッジに最も遅く応答して信号S2cをロウレベルに変化する図2j。駆動能力が標準のバッファBUF2bは、バッファBUF2aより遅く応答し、バッファBUF2cより早く応答する。そして、バッファBUF2bは、信号S1bの遷移エッジに応答して信号S2bをハイレベルまたはロウレベルに変化する図2k、l。以上より、駆動能力が互いに異なるバッファBUF2では、信号S1の立ち上がりから信号S2がハイレベルに変化するまでの伝搬遅延時間は、信号S2a、S2b、S2cの順で長くなる。信号S1の立ち下がりから信号S2がロウレベルに変化するまでの伝搬遅延時間は、信号S2a、S2b、S2cの順で長くなる。期間P1では、信号S1a、S1b、S1cが同期することなく、ばらばらに変化するため、バッファBUF1a、BUF1b、BUF1cは、互いに異なるタイミングで動作し、電流を消費する。このため、十分な電源電流が電源線VDD1から各バッファBUF1に流れ、十分な電源電流が各バッファBUF1から接地線GND1に流れる。同様に、各バッファBUF2は、互いに異なるタイミングで動作するため、十分な電源電流が電源線VDD2から各バッファBUF2に流れ、十分な電源電流が各バッファBUF2から接地線GND2に流れる。したがって、各バッファBUF1から出力される信号S1S1a、S1b、S1cのいずれかは、波形が鈍ることはなく、バッファBUF2に迅速に伝達される。すなわち、半導体集積回路SEMを高速に動作できる。これに対して、期間P2では、バッファBUF1a、BUF1b、BUF1cが互いに同期して動作し、信号S1a、S1b、S1cは、同時にハイレベルに変化し、あるいは同時にロウレベルに変化する。信号S1a、S1b、S1cの立ち上がり時に、電源線VDD1からバッファBUF1a、BUF1b、BUF1cに同時に電源電流が流れるため、信号S1a、S1b、S1cの立ち上がり波形は、期間P1に比べて緩やかになる図2m。同様に、信号S1の立ち下がり時に、バッファBUF1a、BUF1b、BUF1cから接地線GND1に同時に電源電流が流れるため、信号S1a、S1b、S1cの立ち下がり波形は、期間P1に比べて緩やかになる図2n。期間P2の波形W1では、期間P1と同様に、バッファBUF2内のトランジスタの閾値電圧に応じて、信号S2a、S2b、S2cが変化するため、信号S2a、S2b、S2cの遷移エッジのタイミングは互いにずれる図2o。したがって、信号S1a、S1b、S1cが同時に変化する場合にも、電源線VDD2からバッファBUF2a、BUF2b、BUF2cのそれぞれに電源電流が流れるタイミングを互いにずらすことができる。同様に、バッファBUF2a、BUF2b、BUF2cのそれぞれから接地線GND2に電源電流が流れるタイミングを互いにずらすことができる。この結果、バッファBUF2a、BUF2b、BUF2cの動作によって電源線VDD2および接地線GND2に電源ノイズが発生することを防止できる。特に、電源線VDD2および接地線GND2の電源供給能力が、電源線VDD1および接地線GND1の電源供給能力より相対的に低いときにも、電源ノイズが発生することを防止できる。期間P2の波形W2では、バッファBUF2の駆動能力に応じて、信号S2a、S2b、S2cが変化するため、信号S2a、S2b、S2cのハイレベルへの到達タイミングは互いにずれ、信号S2a、S2b、S2cのロウレベルへの到達タイミングは互いにずれる図2p、q。これにより、バッファBUF2a、BUF2b、BUF2cに電源電流が集中して流れることを防止でき、電源線VDD2および接地線GND2に発生する電源ノイズを緩和できる。期間P2の波形W1、波形W2では、信号S2a、S2b、S2cのハイレベルへの変化タイミングは互いにずれ、信号S2a、S2b、S2cのロウレベルへの変化タイミングは互いにずれる。このため、バッファBUF2の出力に接続される次のバッファに供給される信号S2a、S2b、S2cの変化タイミングを互いにずらすことができ、次のバッファの動作によって電源ノイズが発生することを防止できる。図1に示した信号線S1a、S1b、S1cの遅延時間は互いに等しいため、バッファBUF1から同時に出力される信号S1a、S1b、S1cは、バッファBUF2に同時に伝達される。これにより、信号S2a、S2b、S2cの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。以上、この実施形態では、複数のバッファBUF2の伝搬遅延時間を互いに相違させることで、信号S1a、S1b、S1cが同時に同じレベルに変化するときに発生する電源ノイズを削減できる。例えば、複数のバッファBUF2内のトランジスタの閾値電圧を互いに相違させることで、バッファBUF2の動作タイミングを互いにずらすことができる。この結果、信号S2a、S2b、S2cの遷移エッジのタイミングを互いにずらすことができ、バッファBUF2の電源電流の発生タイミングを互いにずらすことができる。あるいは、複数のバッファBUF2の駆動能力を互いに相違させることで、信号S2a、S2b、S2cのハイレベルまたはロウレベルへの到達タイミングを互いにずらすことができ、バッファBUF2に電源電流が集中して流れることを防止できる。この結果、バッファBUF2cの動作によって電源ノイズが発生することを防止できる。信号線S1a、S1b、S1cの遅延時間を互いに等しくすることで、信号S2a、S2b、S2cの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。信号S1a、S1b、S1cが互いに異なるタイミングで変化するとき、個別に動作するバッファBUF1に十分な電源電流を流すことができ、各バッファBUF1から出力される信号S1S1a、S1b、S1cのいずれかをバッファBUF2に迅速に伝達できる。すなわち、半導体集積回路SEMを高速に動作できる。図4は、別の実施形態における半導体集積回路SEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、各バッファBUF1は、スイッチ回路SWを介して電源線VDD1および接地線GND1に接続されている。半導体集積回路SEMのその他の構成は、図1と同様である。スイッチ回路SWは、スイッチSW1、SW2、SW3、SW4、抵抗素子R1、R2および容量素子C1を有している。スイッチSW1は、一端が接地線GND1に接続され、他端がバッファBUF1の接地線IGNDに接続されている。スイッチSW2は、一端が接地線GND1に接続され、他端が抵抗素子R1を介して接地線IGNDに接続されている。スイッチSW3は、一端が電源線VDD1に接続され、他端が抵抗素子R2を介してバッファBUF1の電源線IVDDに接続されている。スイッチSW4は、一端が電源線VDD1に接続され、他端が電源線IVDDに接続されている。容量素子C1は、電源線IVDDと接地線IGNDとの間に配置されている。なお、容量素子C1により電源容量を付加する代わりに、電源線IVDDと接地線IGNDとの間の寄生容量を利用してもよい。スイッチSW2、SW3は、バッファBUF1から信号S1を同期して出力する第1動作モード中に、ロウレベルのモード信号MDを受けてオンし、バッファBUF1から信号S1を非同期で出力する第2動作モード中に、ハイレベルのモード信号MDを受けてオフする。スイッチSW1、SW4は、第1動作モード中にロウレベルのモード信号MDを受けてオフし、第2動作モード中にハイレベルのモード信号MDを受けてオンする。モード信号MDは、半導体集積回路SEMの内部で生成されてもよく、半導体集積回路SEMの外部から供給されてもよい。例えば、スイッチSW1-SW4は、pMOSトランジスタを有している。スイッチSW2、SW3は、ゲートでモード信号MDを受け、スイッチSW1、SW4は、ゲートでモード信号MDの論理を反転した信号を受ける。第1動作モード中、接地線IGNDは、スイッチSW2および抵抗素子R1を介して接地線GND1に接続され、電源線IVDDは、スイッチSW3および抵抗素子R2を介して電源線VDD1に接続される。第2動作モード中、接地線IGNDは、スイッチSW1を介して接地線GND1に直接接続され、電源線IVDDは、スイッチSW4を介して電源線VDD1に直接接続される。換言すれば、電源抵抗および接地抵抗は、第2動作モード中に比べて第1動作モード中に増え、接地線IGNDの負荷および電源線IVDDの負荷は、第2動作モード中に比べて第1動作モード中に増える。したがって、バッファBUF1への電源供給能力は、第2動作モード中に第1動作モードに比べて低下する。図4に示した半導体集積回路SEMの動作は、図3とほぼ同様である。但し、第2動作モードでは、複数の信号S1は同時に変化しないため、動作波形は、図3の期間P1の動作波形とほぼ同じになる。この実施形態では、第1動作モード中に、抵抗素子R1、R2により接地抵抗および電源抵抗が増え、バッファBUF1の電源供給能力は低下する。このため、第1動作モード中の信号S1a、S2a、S2bの波形は、図3に示した期間P2の波形に比べてさらに緩やかになる。したがって、第1動作モード中に、図3に示した期間P2中の波形W1では、信号S2a、S2b、S2cの遷移エッジのタイミングをさらにずらすことができる。図3の期間P2中の波形W2では、信号S2a、S2b、S2cのハイレベルまたはロウレベルへの到達タイミングをさらにずらすことができる。この結果、バッファBUF2の動作によって電源線VDD2および接地線GND2に発生する電源ノイズをさらに緩和できる。また、バッファBUF2の出力に接続される次のバッファの動作により、電源ノイズが発生することを防止できる。なお、第1動作モード中に信号S1a、S2a、S2bが個別に変化する場合、その動作波形は、図3に示した期間P1の動作波形と同様である。これは、信号S1が個別に変化するとき、各バッファBUF1は個別に動作し、十分な電源電流が抵抗素子R2を介して電源線VDD1から各バッファBUF1に流れ、十分な電源電流が抵抗素子R1を介して各バッファBUF1から接地線GND1に流れるためである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、バッファBUF1から信号S1a、S2a、S2bを同期して出力する第1動作モード中に、電源抵抗R2が電源線VDD1、IVDD間に付加され、接地抵抗R1が接地線GND1、IGND間に付加される。これにより、信号S2a、S2b、S2cの遷移エッジのタイミング、あるいは信号S2a、S2b、S2cのハイレベルまたはロウレベルへの到達タイミングをさらにずらすことができ、電源ノイズをさらに緩和できる。図5は、別の実施形態における半導体集積回路SEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、半導体集積回路SEMは、バッファBUF1に信号を供給する制御回路CNT1、CNT2、CNT3、CNT4、複数のバッファBUF3および外部端子Ea、Eb、Ecを、図4に示した構成に追加している。例えば、半導体集積回路SEMは、半導体チップとして形成される。複数のバッファBUF2は、内蔵するトランジスタの閾値電圧が互いに異なる。あるいは、複数のバッファBUF2は、駆動能力が互いに異なる。制御回路CNT1は、第1動作モード中に動作し、複数の信号S0a、S0b、S0cを互いに同期してバッファBUF1に出力する。制御回路CNT1は、複数ビットの信号を半導体集積回路SEMの外部に出力する外部バスインタフェースの機能を有している。例えば、制御回路CNT1は、半導体集積回路SEMの外部に接続される外部メモリにアクセスするための外部アドレスを生成するメモリコントローラの機能を有している。制御回路CNT1は、プログラムをフェッチすることで動作するCPUコアでもよい。制御回路CNT1から出力される外部アドレスは、外部端子ETa、ETb、ETcを介して外部メモリに伝達される。換言すれば、半導体集積回路SEMが第1動作モードで動作するときに、外部端子ETa、ETb、ETcは外部アドレスバスを介して外部メモリに接続される。制御回路CNT2、CNT3、CNT4は、第2動作モード中に動作し、複数の信号S0a、S0b、S0cを互いに独立したタイミングでそれぞれ出力する。例えば、制御回路CNT2、CNT3、CNT4は、タイマ、PPGProgrammablePulseGenerator、CANControllerAreaNetworkコントローラ等のいずれかである。第2動作モード中に制御回路CNT2、CNT3、CNT4から出力される複数の信号S0a、S0b、S0cは、タイマからの出力信号、PPGの出力信号、CANの送信信号等のいずれかである。例えば、各バッファBUF3は、信号S2と同じ論理レベルの信号ETを出力する出力バッファである。バッファBUF3の入力は、バッファBUF2a、BUF2b、BUF2cの出力にそれぞれ接続されている。バッファBUF2の出力をバッファBUF3の入力に接続する信号線S2a、S2b、S2cの遅延時間は、互いに等しい。例えば、遅延時間は、信号線S2a、S2b、S2cの構造を同じにし、長さを等しくし、負荷を等しくすることで、互いに等しくなる。バッファBUF3のそれぞれは、バッファBUF2のそれぞれに比べて駆動能力が高く設計されており、各バッファBUF3の消費電流は各バッファBUF2の消費電流に比べて多い。また、バッファBUF3のそれぞれは、バッファBUF1のそれぞれに比べて駆動能力が高く設計されており、各バッファBUF3の消費電流は各バッファBUF1の消費電流に比べて多い。バッファBUF3の出力は、外部端子Ea、Eb、Ecにそれぞれ接続されている。バッファBUF3は、共通の電源線VDD3および共通の接地線GND3に接続されている。電源線VDD3および接地線GND3は、バッファBUF3専用の配線である。なお、電源線VDD3は電源線VDD2を分岐することで形成されてもよく、接地線GND3は、接地線GND2を分岐することで形成されてもよい。図6は、図5に示した半導体集積回路SEMの概要を示している。図6において、太線で示した信号線は、複数の信号線を示している。また、太線が接続されている回路ブロックは、複数の回路で形成されている。例えば、半導体集積回路SEMは、バスBUSを介してCPUコアによりアクセスされる内部メモリIMEMと、セレクタSELとを有している。内部メモリIMEMは、ROMReadOnlyMemoryおよびRAMRandomAccessMemoryを含む。例えば、制御回路CNT1および制御回路CNT2-CNT4は、バスBUSに接続されている。制御回路CNT1の出力は、第1動作モード中にセレクタSELを介してバッファBUF1の入力にそれぞれ接続される。例えば、制御回路CNT1は、CPUコアである。制御信号CNT2-CNT4の出力は、第2動作モード中にセレクタSELを介してバッファBUF1の入力にそれぞれ接続される。セレクタSELは、例えば、CPUコアに内蔵されるレジスタの設定値に応じて切り換えられる。セレクタSELの切り換えを制御する制御信号はモード信号MDでもよい。この場合、モード信号MDの論理をCPUコアに内蔵されるレジスタにより設定してもよい。外部端子ETa、ETb、ETcが外部メモリに接続される第1動作モード中MD=Lに、CPUコアは、外部端子ETa、ETb、ETcから外部メモリのアドレスバスにアドレス信号等を出力する。CPUコアは、外部端子ETa、ETb、ETcにデータ信号等の他のバス信号を出力してもよい。第1動作モードでは、CPUコアが実行するプログラムは、ROMに格納されていてもよく、外部メモリに格納されていてもよい。外部メモリが使用されず、外部端子ETa、ETb、ETcから個別の信号を出力する第2動作モード中MD=Hに、CPUコアは、ROMに書き込まれているプログラムをフェッチすることで動作し、データ等をRAMに保持する。なお、複数のバッファBUF2は、所定数毎に内蔵するトランジスタの閾値電圧を互いに相違させてもよい。あるいは、複数のバッファBUF2は、所定数毎に駆動能力を互いに相違させてもよい。これは、上述した図1および図4でも同様である。図7は、図5および図6に示した半導体集積回路SEMの第1動作モード中の動作の例を示している。図3と同じ動作については、詳細な説明は省略する。信号S1a、S1b、S1cの波形は、図3の期間P2の波形と同様である。信号S2a、S2b、S2cの波形は、図3の期間P2の波形W1と同様である。すなわち、図7は、複数のバッファBUF2内のトランジスタの閾値電圧が互いに異なるときの波形を示している。複数のバッファBUF2の駆動能力が互いに異なるときの信号S2a、S2b、S2cの波形は、図3の期間P2の波形W2と同様である。このとき、信号ETa、ETb、ETcの波形は、図7と同様であり、遷移エッジが互いに相違する。なお、図2に示した各バッファBUF2が、インバータIV1のみを有する場合、信号S2a-S2c波形は反転され、信号ETの波形は反転される。各バッファBUF3は、信号S2S2a、S2b、S2cのいずれかの立ち上がりエッジに応答して、信号ETETa、ETb、ETcのいずれかをハイレベルに変化し、信号S2の立ち下がりエッジに応答して、信号ETをロウレベルに変化する。外部端子ETに信号を出力するバッファBUF3は、上述したようにバッファBUF1、BUF2に比べて駆動能力が高く、消費電流が多い。このため、バッファBUF3が同時に動作すると、電源線VDD3または接地線GND3に大きな電源ノイズが発生するおそれがある。しかし、この実施形態では、信号S1が同時に変化する場合にも、信号ETの遷移エッジを互いにずらすことができ、複数のバッファBUF3に電源電流が流れる期間を分散できる。したがって、複数のバッファBUF3の動作により電源ノイズが発生することを防止できる。信号線S2a、S2b、S2cの遅延時間は互いに等しいため、バッファBUF2から順に出力される信号S2a、S2b、S2cは、タイミングのずれを維持したままバッファBUF3に伝達される。これにより、信号ETa、ETb、ETcの遷移エッジを確実にずらすことができ、バッファBUF3の動作による電源ノイズを確実に抑えることができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、バッファBUF2の出力に外部端子に信号ETを出力する出力バッファBUF3が接続されるときに、バッファBUF3の動作により電源ノイズが発生することを防止できる。また、信号線S2a、S2b、S2cの遅延時間を互いに等しくすることで、信号ETa、ETb、ETcの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。以上の実施形態において説明した発明を整理して、付記として開示する。付記1動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第1バッファと、前記複数の第1バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第2バッファと、を備えていることを特徴とする半導体集積回路。付記2前記第1バッファから信号を互いに同期して出力する第1動作モード中に抵抗素子を介して前記電源線を前記各第1バッファに接続し、前記第1バッファから信号を非同期に出力する第2動作モード中に電源線を前記各第1バッファに直接接続するスイッチ回路を備えていることを特徴とする付記1に記載の半導体集積回路。付記3前記複数の第2バッファは、前記第1バッファから出力される信号をゲートで受けるトランジスタをそれぞれ有し、前記トランジスタの閾値電圧は、前記第2バッファ毎に異なることを特徴とする付記1または付記2に記載の半導体集積回路。付記4前記複数の第2バッファは、駆動能力が互いに異なることを特徴とする付記1または付記2に記載の半導体集積回路。付記5前記第1バッファの出力を前記第2バッファの入力にそれぞれ接続するために設けられ、前記第1バッファから出力された信号が前記第2バッファに到達するまでの遅延時間が互いに等しい複数の第1信号線を備えていることを特徴とする付記1ないし付記4のいずれか1項に記載の半導体集積回路。付記6前記第2バッファから出力される信号を外部端子にそれぞれ出力する複数の第3バッファを備え、前記複数の第3バッファのそれぞれは、前記複数の第2バッファのそれぞれよりも駆動能力が大きいことを特徴とする付記1ないし付記5のいずれか1項に記載の半導体集積回路。付記7前記第2バッファの出力を前記第3バッファの入力にそれぞれ接続するために設けられ、前記第2バッファから出力された信号が前記第3バッファに到達するまでの遅延時間が互いに等しい複数の第2信号線を備えていること、を特徴とする付記6に記載の半導体集積回路。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。