"複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、前記複数の出力信号線であり、連続して並ぶ3つの出力信号線である第1出力信号線、第2出力信号線及び第3出力信号線と、クロック信号である第1クロック信号が印加される第1クロック信号線と、前記第1クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第2クロック信号が印加される第2クロック信号線と、前記第2出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第1クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第1トランジスタと、前記第2クロック信号がアクティブ電位である場合に、前記第1トランジスタのゲートを直接又は間接的に非アクティブ電位とする第2トランジスタと、を備え、前記第1出力信号線及び前記第3出力信号線に対してアクティブ電位を出力する回路は、前記第2出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、前記第1トランジスタのゲートには、前記第1出力信号線及び前記第3出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置。請求項1に記載の表示装置であって、第1出力信号線は、第1及び第2クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第3クロック信号が印加されることによりアクティブ電位を出力し、第3出力信号線は、第1~第3クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第4クロック信号が印加されることによりアクティブ電位を出力し、第1出力信号線、第2出力信号線及び第3出力信号線の順にアクティブ電位を出力する場合には、第1~第4クロック信号は、第3クロック信号、第1クロック信号、第4クロック信号、及び第2クロック信号の順にアクティブ電位となる4相クロックであり、第3出力信号線、第2出力信号線及び第1出力信号線の順にアクティブ電位を出力する場合には、第1~第4クロック信号は、第4クロック信号、第1クロック信号、第3クロック信号、及び第2クロック信号の順にアクティブ電位となる4相クロックである、ことを特徴とする表示装置。請求項1又は2に記載の表示装置であって、前記第1トランジスタのゲートと前記第2トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された耐電圧用のトランジスタを備える、ことを特徴とする表示装置。請求項1乃至3のいずれか一項に記載の表示装置であって、前記第2クロック信号と前記第2出力信号線がアクティブ電位を出力しない期間第2出力信号線へLow電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備える、ことを特徴とする表示装置。請求項1乃至4のいずれか一項に記載の表示装置であって、前記第1トランジスタと前記第2出力信号線がアクティブ電位を出力しない期間第2出力信号線へLow電位を出力するトランジスタを最終段回路ブロックで分割する、ことを特徴とする表示装置。上述の特許文献1ではスキャン方向を切替えるために、各ラインに2つずつのトランジスタを必要とし、特許文献2では、表示領域の両側にそれぞれ一方向に走査するための駆動回路を必要とする構成となっているため、回路規模の増大を余儀なくされている。また、特許文献3では、表示領域の一方の側に双方向にスキャン可能な回路が配置されているため、一方の側の回路規模が大きくなってしまう。近年、表示領域の周囲の領域である額縁領域の縮小化の要請があるが、回路規模の拡大は額縁領域の縮小化を妨げることとなると共に、消費電力の増大を招く原因ともなる。本発明は、上述の事情に鑑みてされたものであり、双方向スキャン可能であり、かつ回路規模を抑えた駆動回路を有する表示装置を提供することを目的とする。本発明の表示装置は、複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、前記複数の出力信号線であり、連続して並ぶ3つの出力信号線である第1出力信号線、第2出力信号線及び第3出力信号線と、クロック信号である第1クロック信号が印加される第1クロック信号線と、前記第1クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第2クロック信号が印加される第2クロック信号線と、前記第2出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第1クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第1トランジスタと、前記第2クロック信号がアクティブ電位である場合に、前記第1トランジスタのゲートを直接又は間接的に非アクティブ電位とする第2トランジスタと、を備え、前記第1出力信号線及び前記第3出力信号線に対してアクティブ電位を出力する回路は、前記第2出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、前記第1トランジスタのゲートには、前記第1出力信号線及び前記第3出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置である。また、本発明の表示装置において、第1出力信号線は、第1及び第2クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第3クロック信号が印加されることによりアクティブ電位を出力し、第3出力信号線は、第1~第3クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第4クロック信号が印加されることによりアクティブ電位を出力し、第1出力信号線、第2出力信号線及び第3出力信号線の順にアクティブ電位を出力する場合には、第1~第4クロック信号は、第3クロック信号、第1クロック信号、第4クロック信号、及び第2クロック信号の順にアクティブ電位となる4相クロックであり、第3出力信号線、第2出力信号線及び第1出力信号線の順にアクティブ電位を出力する場合には、第1~第4クロック信号は、第4クロック信号、第1クロック信号、第3クロック信号、及び第2クロック信号の順にアクティブ電位となる4相クロックである、とすることができる。また、本発明の表示装置において、前記メイントランジスタのゲートと前記第2トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値の小さい中間電圧に固定された耐電圧用のトランジスタを備える、こととしてもよい。また、本発明の表示装置では、前記第2クロック信号と前記第2出力信号線がアクティブ電位を出力しない期間第2出力信号線へLow電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備えていてもよい。また、本発明の表示装置では、前記第1トランジスタと前記第2出力信号線がアクティブ電位を出力しない期間第2出力信号線へLow電位を出力するトランジスタを最終段回路ブロックで分割することとしてもよい。以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。図1には、本発明の一実施形態に係る液晶表示装置100が概略的に示されている。この図に示されるように、液晶表示装置100は、上フレーム110及び下フレーム120に挟まれるように固定された液晶パネル200及び不図示のバックライト装置等から構成されている。図2には、図1の液晶パネル200の構成が示されている。液晶パネル200は、TFTThinFilmTransistor:薄膜トランジスタ基板220とカラーフィルタ基板230の2枚の基板を有し、これらの基板の間には液晶組成物が封止されている。TFT基板220は、走査信号線G1~Gnに対して、順に所定の電圧を印加する駆動回路210と、画素領域202において走査信号線G1~Gnに垂直に交差するように延びる不図示の複数のデータ信号線に対して画素の階調値に対応する電圧を印加すると共に、駆動回路210を制御する駆動ICIntegratedCircuit260とを有している。なお、駆動回路210は、図面に向って画素領域202の右側にある右側駆動回路212と、画素領域の左側にある左側駆動回路214とを有している。図3は、駆動回路210の回路の構成について概略的に示す図である。右側駆動回路212は、奇数番目の走査信号線G2i-1iは自然数に対して各画素に配置されたTFTのゲートにTFTのソースドレイン間を導通させるためのHigh電圧アクティブ電圧を印加するための駆動回路であり、左側駆動回路214は、偶数番目の走査信号線G2iに対して各画素に配置されたTFTのゲートにTFTのソースドレイン間を導通させるためのHigh電圧を印加するための駆動回路である。スタート信号VSTを除き、右側駆動回路212は左側駆動回路214の出力を入力することをトリガーとして出力を行い、左側駆動回路214は右側駆動回路212の出力を入力することをトリガーとして出力を行う。右側駆動回路212はクロック信号CK1及びCK3により駆動し、左側駆動回路214はクロック信号CK2及びCK4により駆動する。また、クロック信号CK1~CK4は、順走査時には、CK1、CK2、CK3、CK4の順にHigh電圧となる4相クロックであり、逆走査時には、CK4、CK3、CK2、CK1の順にアクティブ電圧となる4相クロックである。順走査は、右側駆動回路212の走査信号線G1に対するHigh電圧の出力から開始し、左側駆動回路214の走査信号線Gnに対する出力で終了する。逆走査は、左側駆動回路214の走査信号線Gnに対する出力で開始し、右側駆動回路212の走査信号線G1に対する出力で終了する。また、右側駆動回路212は、最初の段の初段回路ブロック216、奇数番目の走査信号線G2i-1に出力する複数の回路ブロック213、及び最後の段の最終段回路ブロック217から構成され、回路ブロック213は、連続する3つの偶数番目の走査信号線G2i-2,G2i及びG2i2の信号を入力し、連続する2つの奇数番目の走査信号線G2i-1及びG2i1の信号を出力する。左側駆動回路214は、最初の段の初段回路ブロック216、偶数番目の走査信号線G2iに出力する複数の回路ブロック215、及び最後の段の最終段回路ブロック217から構成され、回路ブロック215は、連続する3つの奇数番目の走査信号線G2i-1,G2i1及びG2i3の信号を入力し、連続する2つの偶数番目の走査信号線G2i及びG2i2の信号を出力する。図4には、左側駆動回路214の回路ブロック215の回路構成が具体的に示されている。ここで、図4に示された端子の名称は、後述する図7のタイミングチャートを用いた説明のために、図3の回路ブロック215の端子の名称ではなく、図3の駆動回路210の外部端子の名称に変更している。図4に示されるように、回路ブロック215は、2つのクロックCK2及びCK4により動作する回路であり、2つの走査信号線G2i及びG2i2へ出力する部分が示されている。なお、符号Tはトランジスタを示し、符号Nはノードを示す。なお、各トランジスタはLTPSLowTemperaturePolySiliconにより形成されている。この図に示されるように、走査信号線G2iへ出力するための回路は、順スキャン時に回路入力となるダイオードトランジスタT1と、後述するトランジスタT5のゲート電極を電圧VGLに固定するトランジスタT2と、保持ノードN3を充電するトランジスタT3と、保持ノードリセット用トランジスタT4と、ゲート線へHigh電圧を出力するためのトランジスタT5と、保持ノードによりゲート線をVGLに固定するトランジスタT6と、順スキャン時に入力信号により保持ノードをリセットするトランジスタT7と、初期リセット用トランジスタT8と、トランジスタT5のゲート電極リセット用トランジスタT9と、トランジスタT5による昇圧を中間電圧VDHで制限する電圧緩和用トランジスタT10と、トランジスタT3で充電した電圧を中間電圧VDHで降圧するトランジスタT11と、逆スキャン時に回路入力となるダイオードトランジスタT12と、逆スキャン時に入力信号により保持ノードをリセットするトランジスタT13とから構成されている。なお、中間電圧VDHは、トランジスタを導通させるが、ゲート線High電圧VGHより低い電圧である。図5には、回路の初段となる初段回路ブロック216の回路構成が示されている。初段回路ブロック216は、回路ブロック215と比較して、初期リセット用トランジスタT8が配置されない構成である。図6には、回路の最終段となる最終段回路ブロック217の回路構成が示されている。最終段回路ブロック217は、回路ブロック215と比較して、検査用端子に接続されるトランジスタT14及びT15を追加した構成となっている。また、図7には、図4の回路ブロック215の走査信号線G2iへ出力するための1段分の回路の動作のタイミングチャートが示されている。以下、図7のタイミングチャートを用いて、図4の回路の動作について説明する。まず、回路ブロック215は、t1のタイミングにおいて、リセット動作として、左側駆動回路214のスタート信号VST_Lの信号のHigh電圧を入力して、保持ノードN3の電圧をHighに設定する。次にt2のタイミングにおいて、走査信号線G2i-1のHigh電圧が入力されることにより、まずトランジスタT7が導通し、ノードN3がLow電圧VGL_Lと接続され、Low電圧となると共に、トランジスタT1が導通し、ノードN1がHigh電圧となり維持されるため、中間電圧VDHがゲートに印加されているトランジスタT10を介して、ノードN2がHigh電圧となり、トランジスタT5が導通する。引き続き、t3のタイミングにおいて、クロック信号CK2がHigh電圧になると、トランジスタT5のゲートであるノードN2の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線G2iには、High信号が出力された後、クロックCK2の動作に追従して、Low信号が出力される。次に、t4のタイミングにおいて、CK4がHighになることにより、T3が導通し、ノードN3をHighに上げると共に、トランジスタT9が導通するため、ノードN1はLowに下げられる。ノードN1はトランジスタT10を介してノードN2をLowに下げ、トランジスタT2のソースドレイン間にかかる電圧を低減すると共に、N3のHigh電圧によりトランジスタT6が導通することにより、走査信号線G2iは、Low電圧VGL_Lと接続され、Low電圧に固定される。ここで、トランジスタT10は、クロック信号CK2がHighになることにより、昇圧された電圧に耐えられるようにトランジスタを2つ重ねて配置するダブルゲート構成として高耐圧化している。出力された走査信号線G2iにHigh信号は、右側駆動回路212の回路ブロック213への入力信号となり、上述の動作と同様の動作により、走査信号線G2i1にHigh信号を出力する。図8には、回路ブロック215の走査信号線Gnから走査信号線G1への逆方向の走査の時のタイミングチャートが示されている。CK1~CK4の位相が異なり、逆順序でHighとなる他は、逆方向の走査の時のタイミングチャートも順方向の走査の時と同様である。以下、図8のタイミングチャートを用いて、図4の回路の動作について説明する。まず、t5のタイミングにおいて、リセット動作として、左側駆動回路214のスタート信号VST_Lの信号のHigh電圧を入力して、保持ノードN3の電圧をHighに設定する。次にt6のタイミングにおいて、走査信号線G2i1のHigh電圧が入力されることにより、まずトランジスタT13が導通し、ノードN3がLow電圧VGL_Lと接続され、Low電圧となると共に、トランジスタT12が導通し、ノードN1がHigh電圧となり維持されるため、中間電圧VDHがゲートに印加されているトランジスタT10を介して、ノードN2がHighとなり、トランジスタT5は導通する。引き続き、t7のタイミングにおいて、クロック信号CK2がHighになると、トランジスタT5のゲートであるノードN2の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線G2iには、High信号が出力された後、クロックCK2の動作に追従して、Low信号が出力される。次に、t8のタイミングにおいて、CK4がHighになることにより、T3が導通し、ノードN3をHighに上げると共に、トランジスタT9が導通するため、ノードN1はLowに下げられる。ノードN1はトランジスタT10を介してノードN2をLowに下げ、トランジスタT2ソースドレイン間にかかる電圧を低減すると共に、N3のHigh電圧によりトランジスタT6が導通することにより、走査信号線G2iは、Low電圧VGL_Lと接続され、Low電圧に固定される。以上説明したように、本発明の実施形態においては、奇数番目の走査信号線に印加する駆動回路と、偶数番目の走査信号線に印加する駆動回路とを画素領域を介して挟むように配置しているため、画素領域の一方の側に配置される場合の半分の規模とすることができ、表示装置の額縁領域を小さくすることができる。また、順方向に走査する回路と逆方向に走査する回路は、同じ回路を利用するため、逆方向の走査のための回路を配置する必要がなく、回路規模を縮小でき、表示装置の額縁領域を小さくすることができる。また、トランジスタを重ねて配置するダブルゲート構成としているため、LTPSトランジスタであっても高耐圧の回路とすることができる。図9には、上述した実施形態の左側駆動回路214の回路ブロック215の変形例である回路ブロック301が示されている。回路ブロック215との違いは、トランジスタT8が配置されていない点であり、上述の実施形態においては、トランジスタT8は、スタート信号VST_Lにより保持ノードN3に充電させるために配置されている。しかしながら、全クロック信号CK1~CK4をHigh電圧とすることでも保持ノードN3を充電することが可能であることから、トランジスタT8を配置しない構成とし、より回路規模を縮小させることが可能である。図10には、上述した実施形態の左側駆動回路214の回路ブロック215の変形例である回路ブロック302が示されている。回路ブロック215との違いは、トランジスタT11が配置されていない点であり、トランジスタT11は、トランジスタT2及びT6のゲートにクロック信号CK4の高電圧が直接かからないように配置されていた。しかしながら、製造ラインのNa汚染等が抑えられる場合には、トランジスタT11を配置しない構成とし、より回路規模を縮小させることが可能である。なお、上述の実施形態においては、High電圧をアクティブ電圧として、ゲートに入力することで、ソースドレイン間が導通するNMOS型のトランジスタとしたが、Low電圧をアクティブ電圧として、ゲートに入力することによりソースドレイン間が導通するPMOS型のトランジスタとしてもよい。また、上述の実施形態においては、クロック信号を4種類の4相クロックを用いることとしたが、これ以外の2種類以上のクロック信号を用いて実現してもよい。また、上述の各実施形態の液晶表示装置は、IPSInPlaneSwitching方式、VAVerticallyAligned方式及びTNTwistedNematic方式のいずれの方式の液晶表示装置であっても適用することができる。また、液晶表示装置に限らず、有機EL表示装置、電界放出ディスプレイ装置FED及び駆動回路を用いるその他の表示装置に用いることができる。"