コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制装置であって、ジッタノイズを検出し、当該ノイズの値が閾値以上かを判定する検出手段と、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すプレーン切替手段と、を備えることを特徴とするジッタ抑制装置。前記検出手段は、コントローラ毎に設定されている前記閾値を読み出して、前記検出したジッタノイズの値と比較する、ことを特徴とする請求項1に記載のジッタ抑制装置。前記電源プレーンにおける最終段回路に発生するジッタノイズを、ノイズ波形と逆位相の信号を用いて抑制するジッタノイズキャンセル手段をさらに備えることを特徴とする請求項1又は2に記載のジッタ抑制装置。コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制方法であって、ジッタノイズを検出して、当該ノイズの値が閾値以上かを判定し、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すことを特徴とするジッタ抑制方法。前記ジッタノイズの判定では、コントローラ毎に設定されている前記閾値を読み出して、前記検出したジッタノイズの値と比較する、ことを特徴とする請求項4に記載のジッタ抑制方法。前記電源プレーンにおける最終段回路に発生するジッタノイズを、ノイズ波形と逆位相の信号を用いて抑制することを特徴とする請求項4又は5に記載のジッタ抑制方法。ジッタノイズを抑制するためには、デカップリングコンデンサを大量に必要としていたため、コストや消費電力等の問題があった。また、近年はクロックの高速化により前述の方法ではジッタの抑制が困難になっている。本発明は、上記問題点に鑑みてなされたもので、高周波用コンデンサを必要とすることなく、ジッタを抑制することができるジッタ抑制装置及び方法を提供することを目的とする。本発明は、コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制装置であって、ジッタノイズを検出し、当該ノイズの値が閾値以上かを判定する検出手段と、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すプレーン切替手段と、を備えることを特徴とするジッタ抑制装置である。本発明は、コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制方法であって、ジッタノイズを検出して、当該ノイズの値が閾値以上かを判定し、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すことを特徴とするジッタ抑制方法である。本発明によれば、高周波用コンデンサを必要とすることなく、ジッタを抑制することができる。以下、本発明の実施形態について図面を参照して説明する。第1の実施形態図1は、本発明の第1の実施形態に係るジッタ抑制装置のブロック図である。本ジッタ抑制装置では、SoCSystemonaChip10を搭載しており、SoC10の内部では、CPUCentralProcessingUnit11と高速通信系コントローラコントローラ12が接続されている。コントローラ12は、デバイスの情報を格納するためのレジスタ13を備える。SoC10には、電源部20とジッタノイズ検出部5と受信部14とジッタノイズキャンセル部6が接続される。電源部20は、SoC10に電源を供給する。電源部20は、DC電源回路1とアナログ電源2とデジタル電源3とロジック電源4を含む。ジッタノイズ検出部5は、ジッタへ影響するノイズの特定周波数帯を抽出し、電波強度が閾値以上の場合、検出信号を発生させて、電源プレーン切り替え回路9へ入力する。電源プレーン切り替え回路9は、検出信号が発生した場合、電源プレーンにおける所定各領域を切り離す。ジッタノイズキャンセル部6は、コントローラ12にて最終段階に発生するジッタノイズを抑制する。受信部14は、コントローラ12から出力される信号を受信する。次に、本実施形態に係るジッタ抑制装置の動作について図2を参照して説明する。なお、本実施形態では、製造者や設計者が、コントローラ12内のデバイスの特性を示す値特性値をプロセス情報としてレジスタ13に予め格納しておく。また、ノイズ特定周波数の電波強度を示す値もレジスタ13に格納しておく。アナログ電源とデジタル電源とロジック電源は予め共通の電源プレーンとする。電源が投入されるとステップS1、例えば受信部14は、SoC10内部のコントローラ送信部12の動作周波数を監視するステップS2。コントローラ12の動作周波数が予め設定された周波数を超えた場合ステップS3:YES、例えばジッタノイズ検出部5は、レジスタ13に格納されているデバイスのプロセス情報を読み出すステップS4。そして、プロセス情報が示す特性値と予め設定された基準値とを比較することにより、デバイスが低速動作品であるか高速動作品であるかを判定するステップS5。ここで特性値はトランジスタの閾値を示し、閾値電圧が基準値より高いものSLOW品とし、閾値電圧が基準値より低いものをFAST品とする。また、基準値は、基準動作品CENTER品の閾値電圧を示す。デバイスがSLOW品と判定された場合ステップS5:YES、ジッタノイズ検出部5は、コントローラ内のアナログ電源ノイズを取得してステップS6、ジッタノイズの特定周波数を検出するステップS7。また、コントローラ12のレジスタ13に格納されているジッタノイズの特定周波数の電波強度値を読み出し、ステップS7で検出したノイズの電波強度が、レジスタ13に設定されている基準値閾値以上であるかを判定するステップS8。検出したジッタノイズの電波強度が基準値以上である場合ステップS8:YES、ジッタノイズ検出部5は、アナログ電源ノイズ検出信号を電源プレーン切り替え回路9に出力する。電源プレーン切り替え回路9は、アナログ電源ノイズ検出信号を受けて、電源プレーンにおける、アナログ電源に対応する領域アナログ電源プレーン部とデジタル電源に対応する領域デジタル電源プレーン部を切り離すよう動作するステップS9。次に、ジッタノイズ検出部5は、デジタル電源ノイズを取得してステップS10、ジッタノイズの特定周波数を検出するステップS11。また、ジッタノイズ特定周波数の電波強度値をレジスタ13から読み出し、検出したノイズの電波強度が、レジスタ13に設定されている基準値閾値以上であるかを判定するステップS12。検出したノイズの電波強度が基準値以上である場合ステップS12:YES、ジッタノイズ検出部5は、デジタル電源ノイズ検出信号を電源プレーン切り替え回路9に出力する。電源プレーン切り替え回路9は、デジタル電源ノイズ検出信号を受けて、電源プレーンにおける、デジタル電源プレーン部とロジック電源に対応する領域ロジック電源プレーン部を切り離すよう動作するステップS13。ステップS9とS13での電源の分離方法について図3を参照して説明する。ジッタノイズ検出部5からアナログ電源ノイズ検出信号S40が出力されHigh信号、電源プレーン切り替え回路9aに入力されると、電源プレーン切り替え回路9aは、アナログ電源プレーン部71とデジタル電源プレーン部72を切り離す。これにより、アナログ電源プレーン上例えばPLL回路で発生したジッタノイズ源は、デジタル電源プレーンへと伝搬されないため、クロック信号のジッタを抑制することができる。また、ジッタノイズ検出部5からデジタル電源ノイズ検出信号S41が出力されHigh信号、電源プレーン切り替え回路9bに入力されると、電源プレーン切り替え回路9bは、デジタル電源プレーン72とロジック電源プレーン部73を切り離す。これにより、デジタル電源プレーン上例えば、F/F回路で発生したジッタノイズ源は、ロジック電源プレーンへと伝搬されないため、クロック信号のジッタを抑制することができる。次に、ジッタノイズ検出部5は、ロジック電源ノイズを取得してステップS14、ジッタノイズの特定周波数を検出するステップS15。ノイズ特定周波数の電波強度値をレジスタ13から読み出し、検出したノイズの電波強度が、レジスタ13に設定されている基準値閾値以上であるかを判定するステップS16。検出したノイズの電波強度が基準値以上である場合ステップS16:YES、ノイズキャンセリング処理を開始するステップS17。ノイズキャンセリング処理を開始した後、ノイズの特定周波数帯の電波強度値が閾値以下に達した場合ステップS18:YES、ノイズキャンセリング処理を終了するステップS19。図4は、ジッタノイズの特定周波数検出部ジッタノイズ検出部5の構成を示す。電源はLPF41を経由して周波数フーリエ変換部B42で処理された後、高周波成分抽出部B43にて特定の周波数成分を抽出する。閾値比較部B44は、特定の周波数成分の電波強度値と予めレジスタ13に格納された閾値を比較し、閾値以上である場合に検出信号Bを発生させる。また、クロック信号は、周波数フーリエ変換部A45で処理された後、ジッタ高調波成分抽出部A46にて特定の周波数成分を抽出する。閾値比較部A47は、特定の周波数成分の電波強度値と予めレジスタ13に格納された閾値を比較し、閾値以上である場合に検出信号Aを発生させる。検出信号Aと検出信号BはOR回路48に入力され、検出信号T1が発生する。周波数フーリエ変換部A35で処理された波形を図5に示す。図示されるように、理想なクロック波形に対して、スプリアス不要な信号レベルが発生している。これらの不要な信号レベルの中から、図6に示すようなクロックジッタに影響する周波数帯を抽出する。図7は、ジッタノイズキャンセル部6の構成を示す。クロック信号S42は、LPF42を通って周波数フーリエ変換部A35で処理された後、ジッタ高調波成分抽出部A36にて特定の周波数成分を抽出されて、ジッタ高周波ノイズ調整部45にて波形生成されて、クロック信号S42に注入される。ジッタ高周波ノイズ調整部45は、図8に示すように、前段のジッタ高周波ノイズ成分抽出部A36で生成された波形A1に対して逆位相の波形A2を生成する。そして、この生成された波形A2はクロック信号に注入される。これによりサイクルトゥサイクルジッタへ影響を及ぼすジッタノイズ成分が打ち消されるため合成波形A3、ジッタが抑制される。以上説明したように、本実施の形態によれば、SoC内のコントローラ内部で発生するノイズを抑制することができる。ノイズ抑制のための高周波用コンデンサが不要となり、実装上面やコスト面での効果が得られる。ジッタノイズキャンセル部により、最終段で発生したジッタを抑制することができる。デバイスのばらつきが生じた場合、デバイスのプロセス情報をレジスタから読み出し、レジスタ値を比較して効果的にジッタを抑制することができる。第2の実施形態第2の実施形態に係るジッタ抑制装置の構成を図9に示す。第1の実施形態では、SoC内部のコントローラの動作周波数を監視しているが、第2の実施形態では、SoC内部動作負荷検出部90を備える。動作負荷が高い場合には、本回路が検出信号を発生させ、検出信号が電源プレーン切り替え回路に入力されることにより、第1の実施形態と同様にジッタが抑制される。ジッタは一般的にSoC内部の動作負荷が高い場合、電源ノイズが発生しやすく、ノイズが伝搬し易いため、ジッタが増加する傾向がある。逆にSoC内部の動作負荷が低い場合には、電源ノイズが発生しにくいため、ジッタは増加しない傾向がある。第2の実施形態のジッタ抑制装置の動作について説明する。SoC内部動作負荷検出部90では、CPU_STANBY信号R1と、CORE電流検出信号R2と、MPEG停止信号R3がAND回路91に入力される。CPU_STANBY信号R1は、CPUがスタンバイモードに入っている場合、LOW信号ACTIVE_LOW信号が発生する。CORE電流検出信号R2は、CORE電流が閾値以上流れた場合、HIGH信号ACTIVE_HIGH信号が発生する。MPEG停止信号R3は、MPEG形式のデータが停止された場合、LOW信号ACTIVE_LOW信号が発生する。AND回路91の出力信号と、ジッタノイズ検出部5aからのアナログノイズ検出信号S40がAND回路92に入力される。そして、AND回路92の出力信号が電源プレーン切替回路9aに入力される。以降の処理は第1の実施形態と同様である。第3の実施形態第3の実施形態に係るジッタ抑制装置の構成を図10に示す。第1の実施形態では、SoC内部について示しているが、第3の実施形態では、PCB基板でのジッタ抑制を示す。PCBにおいても電源ノイズが発生し、SoC内部へノイズが伝搬されるため、ジッタが増加する傾向がある。図10に示すように、電源ノイズ検出信号に応答してPCBでの電源プレーンを分離することにより、ジッタを抑制することができる。上記実施形態は、SoCでの単一電源での例であるが、別の例として、メモリコントローラのクロック生成回路において、別電源へ変換する場合例えば、1.0Vから1.8Vへ電源をレベルシフト等においても、本発明によりジッタノイズを抑制することができる。この場合、上述の同様にして、コントローラ内において所定のジッタノイズを検出した場合、一方の電源プレーンと他方の電源プレーンを電源プレーン切替回路により切り離してもよい。また、上記実施形態では、ジッタノイズの電波強度がレジスタ13に設定されている基準値閾値以上であるかを判定しているが、これに限定されず、閾値を超えたか否かを判定するようにしてもよい。以上、好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも上記実施の形態に限定されるものではなく、その技術的思想の範囲内において様々に変形し実施することが出来る。