絶縁表面上に酸化物半導体層を形成し、前記酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に接する絶縁層を形成し、前記絶縁層上に前記酸化物半導体層と重なるゲート電極を形成し、前記ゲート電極、前記ソース電極層、及び前記ドレイン電極層をマスクとして自己整合的に前記絶縁層を介して前記酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法。絶縁表面上にソース電極層及びドレイン電極層を形成し、前記ソース電極層及び前記ドレイン電極層上に一部接する酸化物半導体層を形成し、前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に接する絶縁層を形成し、前記絶縁層上に前記酸化物半導体層と重なるゲート電極を形成し、前記ゲート電極をマスクとして自己整合的に前記絶縁層を介して前記酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法。絶縁表面上に酸化物半導体層を形成し、前記酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に接する絶縁層を形成し、前記絶縁層上に前記酸化物半導体層と重なるゲート電極を形成し、前記絶縁層を選択的にエッチングして前記酸化物半導体層の一部を露出させ、露出している前記酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法。請求項1乃至3のいずれか一において、さらに前記酸化物半導体層と接する下地絶縁層を有し、該下地絶縁層はスパッタ法で得られる半導体装置の作製方法。請求項1乃至4のいずれか一において、前記酸化物半導体層は、前記希ガスを添加する前に400°C以上の加熱処理を行う半導体装置の作製方法。絶縁表面上に酸化物半導体層と、前記酸化物半導体層上に絶縁層と、前記絶縁層上にゲート電極とを有し、前記酸化物半導体層は、前記絶縁層を介して前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接して前記チャネル形成領域よりも高濃度の希ガスを含む低抵抗領域を有する半導体装置。請求項6において、さらに前記チャネル形成領域と接して前記チャネル形成領域よりも高濃度の希ガスを含む第2の低抵抗領域を有し、該第2の低抵抗領域と前記低抵抗領域の間に前記チャネル形成領域が挟まれている半導体装置。トランジスタの動作の高速化、トランジスタを有する半導体装置の低消費電力化や低製造コスト化などを達成するためには、トランジスタの微細化は必須である。そこで、開示する発明の一態様は、良好な電気特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを課題の一とする。トランジスタを微細化すると、トランジスタそのものが有する寄生容量を減らせるため、高速駆動が可能となる。トランジスタの微細化に伴い、回路の集積化、または高速化が行われると、トランジスタにかかる電界も増大することになる。トランジスタにおいては、特にドレイン端に電界が集中しやすく、電界緩和のなされたトランジスタ構造とすることが好ましい。そこで、開示する発明の一態様は、微細化を達成し、電界緩和がなされた、酸化物半導体を用いた半導体装置を提供することも課題の一とする。トランジスタを用いたアクティブマトリクス型の表示装置において、単位面積当たりの画素数を多くすることで表示画像を高品質なものとすることが望まれているが、画像表示領域を占める配線や電極等の比率が高まってしまい、開口率が低下してしまう。そこで、開示する発明の一態様は、トランジスタを微細化することにより、単位面積当たりの開口率を向上でき、より明るい画像表示を可能とすることも課題の一とする。また、パワーデバイスを作製するにあたり、電界緩和がなされたデバイス構造を実現することのできる半導体装置を提供することを課題とする。トランジスタがオフ状態での電流はリーク電流と呼ばれ、半導体装置の全ての回路に関わるため、消費電力の増大の要因となる。そこで、酸化物半導体層を用いてトランジスタを作製し、半導体装置の低消費電力化を実現する。また、酸化物半導体層を用いたトランジスタのリーク電流は少ないため、表示装置において、画素にトランジスタとともに設けられていた画素容量部も小さく設計でき、開口率を向上させた明るい画像表示が可能な装置を実現できる。トランジスタを微細化するために、ゲート電極の線幅を微細化し、ソース電極層とドレイン電極層の間隔基板の厚さ方向の断面におけるソース電極層とドレイン電極層の距離を短縮することによって、トランジスタの高速駆動を実現する。酸化物半導体層には、ゲート電極とゲート絶縁層を介して重なるチャネル形成領域に接して低抵抗領域n-領域とも呼ぶを設けることによって、ドレイン端への電界集中を緩和する構造とする。酸化物半導体層の低抵抗領域は、酸化物半導体層に希ガス元素Ar、Xe、Kr、Ne、Heを添加することで形成する。希ガス元素の添加は、イオン注入装置、イオンドーピング装置、プラズマ処理装置、ICPInductivelyCoupledPlasma型エッチング装置などを用いて行う。なお、ICP型エッチング装置は、誘導結合プラズマを用いたエッチング装置である。コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のICPエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のICPエッチング装置を用いることができる。また、ICP型エッチング装置に限定されず、RIEエッチング装置、例えば、平行平板型エッチング装置、ECRエッチング装置、マグネトロン型エッチング装置を用いることができる。本明細書で開示する本発明の一態様は、絶縁表面上に酸化物半導体層と、酸化物半導体層上にゲート絶縁層と、ゲート絶縁層上にゲート電極とを有し、酸化物半導体層は、ゲート絶縁層を介してゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接してチャネル形成領域よりも高濃度の希ガスを含む低抵抗領域を有する半導体装置である。上記構成とすることでソース電極層からドレイン電極層に流れる電流経路は、少なくともソース電極層、ソース電極層と接する酸化物半導体層の領域、チャネル形成領域、低抵抗領域、ドレイン電極層と接する酸化物半導体層の領域、ドレイン電極層となり、ドレイン端への電界集中を緩和する構造となる。上記構成は、上記課題の少なくとも一つを解決する。例えば、i型化または実質的にi型化された酸化物半導体をチャネル領域に用いたトランジスタを用いてパワーデバイスを作製すると、酸化物半導体のうち、ゲート電極及びドレイン電極層の両方と重なっていない領域は、流れる電流は限りなく低くなる。ドレイン電極層に印加する電圧が高くなると、トンネル効果などに起因するゲートリークが問題となる。そこで、ゲート電極と重なっていない領域に希ガスを添加し、ドリフト層となる低抵抗領域n-領域を形成することができる。低抵抗領域n-領域を設けることによって、電界緩和がなされたデバイス構造を実現する。なお、トランジスタは、回路の動作条件等によってソースとドレインが変わることがある。例えば、液晶表示装置の画素電極と接続されるトランジスタにおいては、液晶材料の劣化を防ぐため、一定周期で電圧の極性を反転させる反転駆動を行っていることにより、ソースとドレインが変わる。そこで、さらに低抵抗領域の形成と同じ工程でチャネル形成領域を挟むように2つ目の低抵抗領域を形成してもよく、チャネル形成領域と接してチャネル形成領域よりも高濃度の希ガスを含む第2の低抵抗領域を有し、該第2の低抵抗領域と低抵抗領域の間にチャネル形成領域が挟まれる構造とする。この場合、ソース電極層からドレイン電極層に流れる電流経路は、少なくともソース電極層、ソース電極層と接する酸化物半導体層の領域、第2の低抵抗領域、チャネル形成領域、低抵抗領域、ドレイン電極層と接する酸化物半導体層の領域、ドレイン電極層となり、動作条件等によってソースとドレインが変わったとしてもドレイン端への電界集中を緩和する構造とすることができる。また、上記構成を得るための作製方法も本発明の一つであり、その構成は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に前記酸化物半導体層と重なるゲート電極を形成し、ゲート電極、ソース電極層、及びドレイン電極層をマスクとして自己整合的に前記絶縁層を介して前記酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。また、酸化物半導体層の形成よりも前にソース電極層及びドレイン電極層を形成する作製方法としてもよく、その構成は、絶縁表面上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に一部接する酸化物半導体層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に酸化物半導体層と重なるゲート電極を形成し、ゲート電極をマスクとして自己整合的に絶縁層を介して酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。また、希ガスを添加する前に酸化物半導体層を露出させる作製方法としてもよく、その構成は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に酸化物半導体層と重なるゲート電極を形成し、絶縁層を選択的にエッチングして酸化物半導体層の一部を露出させ、露出している酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。なお、酸化物半導体層の一部を露出させて希ガスを添加する場合には、プラズマ処理装置、ICP型エッチング装置などを用いるプラズマ処理によって酸化物半導体層の露出表面から5nm程度の領域に対してチャネル形成領域よりも高濃度の希ガスを添加することができる。ゲート電極と酸化物半導体層の間に設けられる絶縁層は、ゲート絶縁層として機能し、酸化物半導体層と接する。さらに酸化物半導体層は、下地絶縁層と接する構造とすることによって、酸化物半導体層をゲート絶縁層と、下地絶縁層とで挟むことができる。なお、下地絶縁層はスパッタ法で形成することが好ましい。下地絶縁層をスパッタ法で形成することにより、酸化物半導体層及びゲート絶縁層もスパッタ法で形成することができるため、同じスパッタ装置を用いて作製することができる。酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その化学量論比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。酸化物半導体層としてIn-Ga-Zn-O系酸化物半導体を用いる場合は、希ガスを添加する前に400°C以上の加熱処理を行ってもよい。400°C以上基板の歪み点未満の加熱処理により、酸化物半導体に含まれる水素濃度が十分に低減されて高純度化された酸化物半導体層を用いることによりトランジスタのオフ電流を下げることができる。酸化物半導体層は、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性i型とし、又は真性型としたものである。すなわち、不純物を添加してi型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたi型真性半導体又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位Efを真性フェルミ準位Eiと同じレベルにまですることができる。例えば、チャネル幅Wが1×104μmでチャネル長が3μmのトランジスタであっても、室温において、オフ電流が10-13A以下であり、S値が0.1V/decadeゲート絶縁層膜厚100nmであることが可能である。さらにトランジスタは、チャネル幅w1μmあたりの電流値が100aA/μm以下、好ましくは10zA/μmゼプトアンペア以下、更に好ましくは1zA/μm以下とすることが好ましい。このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。また、高純度化された酸化物半導体層を有するトランジスタは、光劣化によるトランジスタ特性の変動も少ない。上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を意図的に排除し、且つ、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することにより高純度化及び電気的にi型真性化された酸化物半導体である。400°C以上基板の歪み点未満の加熱処理により酸化物半導体に含まれる水素濃度を十分に低減して高純度化された酸化物半導体層に対して、ゲート電極をマスクとして自己整合的に希ガス、代表的にはアルゴンを添加する。酸化物半導体層は、スパッタ成膜時にアルゴンガスを用いるため、成膜直後の膜中にアルゴンを微量に含む。成膜時に混入したアルゴンは、微量であり、真空下での450°Cの熱処理を行ってもほとんど放出されず、TDSによってもほとんど検出されない。ゲート電極形成後にアルゴンを添加すれば、ゲート電極と重なりアルゴンが添加されていないチャネル形成領域と、アルゴンが添加された低抵抗領域とはアルゴンの濃度差を有する。ゲート電極をマスクとして自己整合的に希ガスを添加し、チャネル形成領域に接する低抵抗領域を酸化物半導体層に設けることができるため、ゲート電極の幅、即ちゲート配線の線幅を小さく加工しても位置精度よく低抵抗領域を設けることができ、トランジスタの微細化を実現できる。本発明により、ゲート配線の線幅が1μmよりも小さい線幅、例えば0.25μmや、0.13μmの線幅のゲート配線を有するトランジスタを実現することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、絶縁層を介して希ガスを自己整合的に添加した低抵抗領域を有するトランジスタの作製例の一つを以下に説明する。以下、図1A乃至Cを用い、基板101上にトランジスタ110を作製する工程を説明する。図1Cに示すトランジスタ110は、トップゲート構造のトランジスタである。まず、絶縁表面を有する基板101上に下地絶縁層102を形成する。下地絶縁層102は、基板101からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態では、絶縁表面を有する基板101としてガラス基板を用い、ガラス基板に接する下地絶縁層102として、酸化シリコンをターゲット材とするスパッタ法により、膜厚100nmの酸化シリコン膜を形成する。また、メモリなどの集積回路を形成する場合には、絶縁表面を有する基板101としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板を用いてもよく、下地絶縁層102を形成する前に予め作製されたトランジスタを有するSOI基板を用いることが好ましい。次いで、酸化物半導体膜を形成し、第1のフォトリソグラフィ工程により、酸化物半導体層103を形成する。この段階での断面図が図1Aに相当する。本実施の形態では、酸化物半導体膜として膜厚50nmのIn-Ga-Zn-O膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In-Ga-Zn-O膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、400°C以上750°C以下、または400°C以上基板の歪み点未満とする。本実施の形態では、RTARapidThermalAnneal装置を用い、窒素雰囲気下で650°C、6分の加熱処理を行った後、大気に触れることなく、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して乾燥空気雰囲気下450°Cにおいて1時間の加熱処理を行った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。次いで、スパッタ法により導電膜を形成した後、第2のフォトリソグラフィ工程により、ソース電極層104b及びドレイン電極層104aを形成する。導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。本実施の形態では導電膜として150nmのTi膜を用いる。次いで、ソース電極層104bまたはドレイン電極層104aを覆い、且つ、酸化物半導体層と一部接するゲート絶縁層105を形成する。ゲート絶縁層105は、窒化シリコン膜、酸化ハフニウム膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態ではゲート絶縁層105としてスパッタ法による100nmの酸化シリコン膜を用いる。次いで、ゲート絶縁層105上に、導電膜を形成する。導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。導電膜を形成した後、第3のフォトリソグラフィ工程により、ゲート電極106を形成する。本実施の形態では導電膜として150nmのW膜を用いる。この段階での断面図が図1Bに相当する。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いる。ゲート電極106の幅によって後に形成されるトランジスタのチャネル長が決定される。なお、チャネル長が25nm未満の露光を行う場合には、数nm~数十nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長を10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。次いで、図1Cに示すようにゲート電極106、ソース電極層104b、及びドレイン電極層104aをマスクとして希ガスの添加を行い、自己整合的に第1の低抵抗領域107d、及び第2の低抵抗領域107eを形成する。本実施の形態では、イオンドーピング装置を用いてアルゴンを条件加速電圧10keV、ドーズ量2×1015/cm2で添加する。なお、アルゴンの添加工程によるゲート電極106へのダメージを低減するために、ゲート電極形成時のレジストマスクをゲート電極上に残したままアルゴンの添加を行ってもよく、その場合にはアルゴンの添加後にゲート電極上のレジストマスクの除去を行う。以上の工程で、ゲート絶縁層105を介してゲート電極106と重なるチャネル形成領域107cを有し、チャネル長が10nm以上1000nm以下であるトランジスタ110を作製できる。また、チャネル長が10nm以上1000nm以下のチャネル形成領域107cに接して第1の低抵抗領域107d及び第2の低抵抗領域107eが設けられ、ドレイン端への電界集中が緩和されたトランジスタ110を作製できる。なお、トランジスタ110のドレイン電極層104aと接して重なる酸化物半導体層の第1領域107aは、チャネル形成領域107cと同程度のアルゴン濃度を有する。また、ソース電極層104bと接して重なる酸化物半導体層の第2領域107bも、チャネル形成領域107cと同程度のアルゴン濃度を有する。また、図1Cでは、酸化物半導体層に2つの低抵抗領域、即ち第1の低抵抗領域107d、及び第2の低抵抗領域107eを設ける例を示したが特に限定されない。図2に図1Cとはゲート電極の形成位置が異なり、一つの低抵抗領域117dを有するトランジスタ120の断面構造例を示す。なお、ゲート電極の形成位置が異なる以外は、図1Cに示すトランジスタ110と同じ作製方法でトランジスタ120を作製することができるため、ここでは作製方法の説明を省略し、図2においては図1と同じ箇所には同じ符号を用いる。図2に示すトランジスタ120は、ゲート電極116がソース電極層104bとゲート絶縁層105を介して一部重なる位置に形成されている例である。従って、第3のフォトリソグラフィ工程での露光マスクを変更することによって、同一基板上にトランジスタ110とトランジスタ120を工程の増加なく作製することもできる。アルゴンの添加により低抵抗領域117dがチャネル形成領域117cに隣接して設けられており、チャネル形成領域117cよりも高濃度にアルゴンを含んでいる。チャネル形成領域117cに接して低抵抗領域117dが設けられ、ドレイン端への電界集中が緩和された構造をトランジスタ120は有している。なお、チャネル形成領域117cは、ゲート絶縁層105を介してゲート電極116と重なる酸化物半導体層の一部であり、ドレイン電極層104aと接して重なる酸化物半導体層の第1領域117aと同程度のアルゴン濃度を有する。回路の動作条件等によってソースとドレインが変わるトランジスタには、トランジスタ110の構造を用い、回路の動作条件等によってソースとドレインが変わらないトランジスタにはトランジスタ120の構造を用い、適宜、実施者が回路に合わせて作製すればよい。例えば、回路の動作条件等によってソースとドレインが変わらないパワーデバイスを作製する場合には、トランジスタ120の構造を用いる。トランジスタ120の低抵抗領域117dはドリフト層と呼ぶことができ、希ガス、代表的にはアルゴンを添加して所望のドナー密度とすることが望ましい。ドレイン耐圧と活性層の最大許容電界強度から、ドリフト層のドナー密度を最適化する手順を以下に示す。パワーMOSの一般的な使い方では、オフ時にドレイン-ソース間に高電圧がかかる。つまり、要求仕様として保証すべきドレイン-ソース間電圧Vminがある。また、材料によって最大許容電界強度Ebreakが決まる。ここで、ドナー密度Ndのドリフト層にドレイン電圧Vdsを印加することを考える。形成される空乏層幅をWとすると、ポアソンの式より、式1という関係式が成り立つただし、チャネル長方向のドリフト層長さはW以上と仮定。従って、Emax=Ebreakに達するときのVdsがこのデバイスでのドレイン-ソース間耐圧Vbreakを表すことになりうる。勿論、Vmin<Vbreakである必要がある。なお、VbreakとVminの大小関係を式2に示す。つまり、ドリフト層のドナー密度は以下の式3を満たす必要がある。一方で、ドリフト層のドナー密度はオン抵抗にも影響する。パワーMOSの一般的な使い方では、オン時にVds≒0なので、このときのドリフト層のキャリア密度nはNdにほぼ等しい。従って、オン時のドリフト層の抵抗Rは以下の式4と表現できるただし、ドリフト層長さはWに等しいと仮定。式1、4より、ドナー密度が高いほど低抵抗になるので、結局のところ、ドリフト層のドナー密度は式3を満たす範囲内でできるだけ高くすべきである。このように、ドナー密度が決まれば、以下の手順によって、ドリフト層長さを決定できる。まず、オフ状態において、長さdのドリフト層にドレイン電圧Vdsが印加されている際に、a形成される空乏層幅WがW<dの場合と、b空乏層がドリフト層全域に渡って伸びきる場合を考える。ドレイン電圧Vdsとドリフト層の長さdを同一にして比較したとき、後者bの方が活性層中の最大電界強度Emaxが大きくなる、と考えられる。Emaxが上限を超えないようにドレイン電圧Vdsを加減した場合、前者aの方が印加しうるVdsの最大値が大きくなる、といえる。このことからドリフト層の長さdが満たすべき条件式が求まる。前者aの範囲では式1が成り立つので、ドレイン耐圧Vminと前段階で決めたドナー密度Ndを用いて表すと、以下の式5と表現できる。一方で、オン抵抗のことを考えると、ドリフト層の長さdは短い方が望ましいので、結局のところ、ドリフト層の長さdは、式5を満たす範囲内でできるだけ短くすべきつまりd≒Wで式4が近似で成り立つ、といえる。ドリフト層の長さdは、ゲート電極116と、ドレイン電極層104aの形成位置によって決まる。よって、ドリフト層のドナー密度は、酸化物半導体の材料と、アルゴンの添加量によって調節し、そのドナー密度に基づいてマスク設計を行い、ドリフト層の長さdを決定することが好ましい。実施の形態2本実施の形態では、実施の形態1と一部工程の異なるトランジスタ210の作製例を以下に示す。以下、図3A乃至Cを用い、基板201上にトランジスタ210を作製する工程を説明する。まず、実施の形態1と同様に、絶縁表面を有する基板201上に下地絶縁層202を形成する。次いで、スパッタ法により導電膜を形成した後、第1のフォトリソグラフィ工程により、ソース電極層204bまたはドレイン電極層204aを形成する。導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。本実施の形態では導電膜として150nmのW膜を用いる。次いで、ソース電極層204bまたはドレイン電極層204a上に接する酸化物半導体膜を形成し、第2のフォトリソグラフィ工程により、酸化物半導体層203を形成する。この段階での断面図が図3Aに相当する。本実施の形態では、酸化物半導体膜として膜厚100nmのIn-Ga-Zn-O膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用い、In-Ga-Zn-O膜を成膜する。次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、400°C以上750°C以下、または400°C以上基板の歪み点未満とする。ただし、ソース電極層204bまたはドレイン電極層204aに用いる材料が耐えうる加熱処理とする。本実施の形態では、RTA装置を用い、窒素雰囲気下で650°C、6分の加熱処理を行った後、大気に触れることなく、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して乾燥空気雰囲気下450°Cにおいて1時間の加熱処理を行った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、ソース電極層204bまたはドレイン電極層204aとしてW膜を用いているため、上記加熱処理に耐えうる。次いで、酸化物半導体層を覆い、且つ、ソース電極層204bまたはドレイン電極層204aと一部接するゲート絶縁層205を形成する。ゲート絶縁層205は、窒化シリコン膜、酸化シリコン膜、酸化ハフニウム膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態ではゲート絶縁層205としてスパッタ法による100nmの酸化シリコン膜を用いる。次いで、ゲート絶縁層205上に、導電膜を形成する。導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。導電膜を形成した後、第3のフォトリソグラフィ工程により、ゲート電極206を形成する。本実施の形態では導電膜として200nmのTi膜を用いる。この段階での断面図が図3Bに相当する。次いで、図3Cに示すようにゲート電極206をマスクとして希ガスの添加を行い、自己整合的に第1の低抵抗領域207a、及び第2の低抵抗領域207bを形成する。本実施の形態では、イオン注入装置を用いてアルゴンをイオン注入する。なお、アルゴンのイオン注入工程によるゲート電極206へのダメージを低減するために、ゲート電極形成時のレジストマスクをゲート電極上に残したままアルゴンのイオン注入を行ってもよく、その場合にはアルゴンのイオン注入後にゲート電極上のレジストマスクの除去を行う。以上の工程で、ゲート絶縁層205を介してゲート電極206と重なるチャネル形成領域207cを有し、チャネル形成領域207cに接して第1の低抵抗領域207a、及び第2の低抵抗領域207bが設けられ、ドレイン端への電界集中が緩和されたトランジスタ210を作製できる。また、図3Cに示すトランジスタ210の構造に特に限定されず、例えば図4に示すトランジスタ220の断面構造としてもよい。図4に示すトランジスタ220は、ドレイン電極層204aの下に第1の導電層214aを有し、ソース電極層204bの下に第2の導電層214bを有している。そして、第1の導電層214aは、ドレイン電極層204aの端面からチャネル長方向に伸長した領域を有しており、第2の導電層214bは、ソース電極層204bの端面からチャネル長方向に伸長した領域を有している。図4に示すトランジスタ220は、ソース電極層204bの下またはドレイン電極層204aの下に導電層第1の導電層214aまたは第2の導電層214bが形成されている以外は、図3Cに示すトランジスタ210と同じ作製方法でトランジスタ220を作製することができるため、ここでは作製方法の詳細な説明を省略し、図4においては図3と同じ箇所には同じ符号を用いる。第1の導電層214a及び第2の導電層214bは、ソース電極層204b及びドレイン電極層204aを形成する前に形成することが好ましく、第1の導電層214a及び第2の導電層214bは、同一の導電膜をパターニングすることで形成する。第1の導電層214a及び第2の導電層214bの膜厚は、3nm以上30nm以下、好ましくは5nm以上15nm以下とする。ただし、第1の導電層214a及び第2の導電層214bは、ソース電極層204b及びドレイン電極層204aとエッチング選択比が確保される金属材料を用いる。このような金属材料としては、例えば、窒化モリブデン、窒化チタン、酸化インジウム酸化スズ合金等が挙げられる。また、第1の導電層214aにおける、ドレイン電極層204aの端面よりチャネル長方向に伸長した領域は、他の領域ドレイン電極層204aと第1の導電層214aの積層でなる領域と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、第1の導電層214aにおける、ドレイン電極層204aの端面よりチャネル長方向に伸長した領域は、他の領域と比較して抵抗が高い、高抵抗領域HRR:High-ResistanceRegionであるということができる。第2の導電層214bについても同様のことがいえる。トランジスタ220は、金属からなる高抵抗領域を設けることによって、ソース電極層204bとドレイン電極層204aの間の電界を緩和することができる。また、図5に図3Cとはゲート電極の形成位置が異なり、2つの低抵抗領域217a、217bを有するトランジスタ200の断面構造例を示す。なお、ゲート電極の形成位置が異なる以外は、図3Cに示すトランジスタ210と同じ作製方法でトランジスタ200を作製することができるため、ここでは作製方法の説明を省略し、図5においては図3と同じ箇所には同じ符号を用いる。図5に示すトランジスタ200は、ゲート電極216がソース電極層204bとゲート絶縁層205を介して一部重なる位置に形成されている例である。従って、第3のフォトリソグラフィ工程での露光マスクを変更することによって、同一基板上にトランジスタ210とトランジスタ200を工程の増加なく作製することもできる。アルゴンの添加により低抵抗領域217aがチャネル形成領域217cに隣接して設けられており、チャネル形成領域217cよりも高濃度にアルゴンを含んでいる。チャネル形成領域217cに接して低抵抗領域217aが設けられ、ドレイン端への電界集中が緩和された構造をトランジスタ200は有している。なお、チャネル形成領域217cは、ゲート絶縁層205を介してゲート電極216と重なる酸化物半導体層の一部である。また、ソース電極層204bと重なる低抵抗領域217bは、特に設けなくともよいが、自己整合的にアルゴンを添加するプロセスとすると低抵抗領域217aと同時に形成される。回路の動作条件等によってソースとドレインが変わるトランジスタには、トランジスタ210の構造を用い、回路の動作条件等によってソースとドレインが変わらないトランジスタにはトランジスタ200の構造を用い、適宜、実施者が回路に合わせて作製すればよい。例えば、回路の動作条件等によってソースとドレインが変わらないパワーデバイスを作製する場合には、トランジスタ200の構造を用いる。トランジスタ200の低抵抗領域217aはドリフト層と呼ぶことができ、希ガス、代表的にはアルゴンを添加して所望のドナー密度とすることが望ましい。また、チャネル長方向のドリフト層の長さdは、実施の形態1に示した手順によって決定すればよい。なお、本実施の形態は、実施の形態1と自由に組み合わせることができる。実施の形態3本実施の形態では、In-Zn-O系の酸化物半導体層を部分的に露出させ、ICPエッチング装置を用いて露出した領域にアルゴンガスを用いたプラズマ処理を行ってトランジスタを作製する一例を示す。本実施の形態は、実施の形態1と一部工程及び材料の異なるトランジスタ130の作製例を以下に示す。以下、図6A乃至Dを用い、基板101上にトランジスタ130を作製する工程を説明する。なお、図6においては図1と同じ箇所には同じ符号を用いる。まず、実施の形態1と同様に、絶縁表面を有する基板101上に下地絶縁層102を形成する。次いで、酸化物半導体膜を形成し、第1のフォトリソグラフィ工程により、酸化物半導体層123を形成する。この段階での断面図が図6Aに相当する。本実施の形態では、酸化物半導体膜として膜厚50nmのIn-Zn-O膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:ZnO=1:2[mol数比]の酸化物ターゲットを用い、In-Zn-O膜を成膜する。次いで、酸化物半導体層に加熱処理を行う。加熱処理の温度は、200°C以上600°C以下とする。本実施の形態では、電気炉を用い、乾燥空気雰囲気下で200°C、1時間の加熱処理を行う。次いで、実施の形態1と同様に、スパッタ法により導電膜を形成した後、第2のフォトリソグラフィ工程により、ソース電極層104bまたはドレイン電極層104aを形成する。本実施の形態では導電膜として150nmのTi膜を用いる。次いで、必要があれば、ソース電極層104bまたはドレイン電極層104aを形成した後、露出しているIn-Zn-O膜に対してN2Oプラズマ処理を行ってもよい。次いで、実施の形態1と同様に、ソース電極層104bまたはドレイン電極層104aを覆い、且つ、酸化物半導体層と一部接するゲート絶縁層105を形成する。本実施の形態ではゲート絶縁層105としてスパッタ法による100nmの酸化シリコン膜を用いる。次いで、本実施の形態において2回目の加熱処理となる、窒素雰囲気下で200°C以上350°C以下の加熱を行う。本実施の形態では、200°C、1時間の加熱処理を行う。次いで、ゲート絶縁層105上に、導電膜を形成する。導電膜を形成した後、第3のフォトリソグラフィ工程により、ゲート電極106を形成する。本実施の形態では導電膜として150nmのW膜を用いる。この段階での断面図が図6Bに相当する。次いで、図6Cに示すようにゲート電極106を覆う絶縁層128を形成する。本実施の形態では絶縁層128としてスパッタ法による100nmの酸化シリコン膜を用いる。次いで、第4のフォトリソグラフィ工程により、絶縁層128及びゲート絶縁層105を選択的に除去して、酸化物半導体層の一部を露出させる開口を形成する。次いで、図6Dに示すようにゲート電極106、ソース電極層104b、及びドレイン電極層104aをマスクとしてICPエッチング装置を用いた希ガスのプラズマ処理を行い、自己整合的に第1の低抵抗領域127a、及び第2の低抵抗領域127bを形成する。本実施の形態ではアルゴンガスを用いたプラズマ処理を行うため、露呈している酸化物半導体層の表面から5nmまでの範囲の領域にアルゴンが添加される。従って、第1の低抵抗領域127a、及び第2の低抵抗領域127bは酸化物半導体層の表面近傍に形成される。以上の工程で、ゲート絶縁層105を介してゲート電極106と重なるチャネル形成領域を有し、チャネル形成領域に接して第1の低抵抗領域127a及び第2の低抵抗領域127bが設けられ、ドレイン端への電界集中が緩和されたトランジスタ130を作製できる。実施の形態4半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図7を用いて説明する。図7は、トランジスタ4010、4011、及び液晶素子4013を、第1の基板4001と第2の基板4006との間にシール材4005によって封止した、パネルの平面図であり、図7Bは、図7Aまたは図7CのM-Nにおける断面図に相当する。第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。図7Aは、COG方法により信号線駆動回路4003を実装する例であり、図7Cは、TAB方法により信号線駆動回路4003を実装する例である。また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、トランジスタを複数有しており、図7Bでは、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。トランジスタ4011は、下地絶縁層4041上に設けられ、酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層4020と、ゲート絶縁層4020上にゲート電極を有している。トランジスタ4010、4011上には保護絶縁層4042、絶縁層4021が設けられている。駆動回路用のトランジスタ4011及び画素用のトランジスタ4010は、実施の形態1で示したゲート電極をマスクとして酸化物半導体層に希ガスを添加して自己整合的に形成された2つの低抵抗領域を有するトランジスタ110を適用することができる。また、駆動回路用のトランジスタ4011及び画素用のトランジスタ4010としては、実施の形態2で示したトランジスタ210、220も用いることができる。また、駆動回路用のトランジスタ4011として実施の形態1で示したトランジスタ120も用いることができる。本実施の形態において、トランジスタ4010、4011はnチャネル型トランジスタである。また、液晶素子4013が有する画素電極層4030は、トランジスタ4010と電気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板4006上に形成されている。画素電極層4030と対向電極層4031と液晶層4008とが重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、絶縁層4032、4033を介して液晶層4008を挟持している。なお、第1の基板4001、第2の基板4006としては、透光性基板を用いることができ、ポリエステルフィルム、またはアクリル樹脂フィルムなどのプラスチックや、ガラスや、セラミックスなどを用いることができる。また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層4030と対向電極層4031との間の距離セルギャップを制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031は、トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層4031と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材4005に含有させる。また、配向膜を用いないブルー相を示す液晶を用いてもよく、その場合には横電界方式とするため、図7に示す電極配置と異なる配置とする。例えば、同一絶縁層上に画素電極層と共通電極層とを並べて配置し、液晶層に横電界を印加する。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。なお、透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。また、液晶表示装置では、基板の外側視認側に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとして機能する遮光膜を設けてもよい。トランジスタ4011、4010上には、ゲート電極に接して保護絶縁層4042が形成されている。保護絶縁層4042は実施の形態3で示した絶縁膜128と同様な材料及び方法で形成すればよい。また、トランジスタの表面凹凸を低減するために、保護絶縁層4042を平坦化絶縁膜として機能する絶縁層4021で覆う構成となっている。また、平坦化絶縁膜として機能する絶縁層4021としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層4021を形成してもよい。絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等を用いることができ、これらの塗布法での成膜の際にドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等も使用することができる。画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物以下、ITOと示す。、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。接続端子電極4015が、液晶素子4013が有する画素電極層4030と同じ導電膜から形成され、端子電極4016は、トランジスタ4010、4011のソース電極及びドレイン電極と同じ導電膜で形成されている。接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。また図7においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図8を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図8A-1に示す半導体装置において、第1の配線1stLineとトランジスタ300のソース電極層とは、電気的に接続され、第2の配線2ndLineとトランジスタ300のドレイン電極層とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ310のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ310のゲート電極とは、電気的に接続されている。そして、トランジスタ300のゲート電極と、トランジスタ310のソース電極層またはドレイン電極層の他方は、容量素子320の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子320の電極の他方は電気的に接続されている。トランジスタ310には、実施の形態1乃至3のいずれか一の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さい。このため、トランジスタ310をオフ状態とすることで、トランジスタ300のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子320を有することにより、トランジスタ300のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ300については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンウェハを用いたトランジスタや、SOI基板を用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図8Bに示すように、容量素子320を設けない構成とすることも可能である。図8A-1に示す半導体装置では、トランジスタ300のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み動作および保持動作について説明する。まず、第4の配線の電位を、トランジスタ310がオン状態となる電位にして、トランジスタ310をオン状態とする。これにより、第3の配線の電位が、トランジスタ300のゲート電極、および容量素子320に与えられる。すなわち、トランジスタ300のゲート電極には、所定の電荷が与えられる書き込み動作。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ310がオフ状態となる電位にして、トランジスタ310をオフ状態とすることにより、トランジスタ300のゲート電極に与えられた電荷が保持される保持動作。トランジスタ310のオフ電流は極めて小さいため、トランジスタ300のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出し動作について説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ300のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ300をnチャネル型とすると、トランジスタ300のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ300のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ300をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ300のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ300はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ300はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ300がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ300がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換え動作について説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ310がオン状態となる電位にして、トランジスタ310をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ300のゲート電極および容量素子320に与えられる。その後、第4の配線の電位を、トランジスタ310がオフ状態となる電位にして、トランジスタ310をオフ状態とすることにより、トランジスタ300のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ310のソース電極層またはドレイン電極層は、トランジスタ300のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ310のソース電極層またはドレイン電極層とトランジスタ300のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ310がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ310のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ310のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ310により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ310の室温でのオフ電流が10zAなお、1zAは1×10-21A以下であり、容量素子320の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図8A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図8A-2のように考えることが可能である。つまり、図8A-2では、トランジスタ300および容量素子320が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子320の抵抗値および容量値であり、抵抗値R1は、容量素子320を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ300の抵抗値および容量値であり、抵抗値R2はトランジスタ300がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極層またはドレイン電極層との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ310がオフ状態にある場合のソース電極層とドレイン電極層の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ310のゲートリークが十分に小さい条件において、R1の値がROSの値以上、且つ、R2の値がROSの値以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ310のオフ電流によって決定されることになる。当該条件を満たさない場合には、トランジスタ310のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ310のオフ電流以外のリーク電流例えば、ソース電極層とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2の大小関係は、C1の値はC2の値以上である関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際例えば、読み出しの際に、第5の配線の電位の変動を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ300のゲート絶縁層や容量素子320の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。以上示したように、半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで100zA以下、好ましくは10zA以下、さらに好ましくは、1zA以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体層を用いたトランジスタを用いることが好ましい。メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極層またはドレイン電極層の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部FGに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部FGに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部FGに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下である。半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。メモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、書き換え耐性が極めて高い。例えば、メモリセルは、1×109回10億回以上の書き込み後であっても、電流-電圧特性に劣化が見られない。実施の形態1乃至3のいずれか一に示した酸化物半導体を用いたトランジスタは、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができる。記憶装置を集積化する一例を図9A及び図9Bに示す。図9Aおよび図9Bは、図8A-1に示す半導体装置以下、メモリセル400とも記載する。を複数用いて形成される半導体装置の回路図である。図9Aは、メモリセル400が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図9Bは、メモリセル400が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図9Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、複数本の第2信号線S2、複数本のワード線WL、複数のメモリセル400を有する。図9Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル400において、トランジスタ300のゲート電極と、トランジスタ310のソース電極層またはドレイン電極層の一方と、容量素子320の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ310のソース電極層またはドレイン電極層の他方とは、電気的に接続され、第2信号線S2と、トランジスタ310のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子320の電極の他方は電気的に接続されている。また、メモリセル400が有するトランジスタ300のソース電極層は、隣接するメモリセル400のトランジスタ300のドレイン電極層と電気的に接続され、メモリセル400が有するトランジスタ300のドレイン電極層は、隣接するメモリセル400のトランジスタ300のソース電極層と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル400が有するトランジスタ300のドレイン電極層は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル400が有するトランジスタ300のソース電極層は、ソース線と電気的に接続される。図9Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ310がオン状態となる電位を与え、書き込みを行う行のトランジスタ310をオン状態にする。これにより、指定した行のトランジスタ300のゲート電極に第1の信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ300のゲート電極に与えられた電荷によらず、トランジスタ300がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ300をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ300のゲート電極が有する電荷によって、トランジスタ300のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ300は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ300の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ300のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図9Bに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、第2信号線S2、およびワード線WLをそれぞれ複数本有し、複数のメモリセル400を有する。各トランジスタ300のゲート電極と、トランジスタ310のソース電極層またはドレイン電極層の一方と、容量素子320の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ300のソース電極層とは、電気的に接続され、ビット線BLとトランジスタ300のドレイン電極層とは、電気的に接続されている。また、第1信号線S1とトランジスタ310のソース電極層またはドレイン電極層の他方とは、電気的に接続され、第2信号線S2と、トランジスタ310のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子320の電極の他方は電気的に接続されている。図9Bに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図9Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ300のゲート電極に与えられた電荷によらず、トランジスタ300がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ300をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ300のゲート電極が有する電荷によって、トランジスタ300のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ300の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ300のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル400に保持させる情報量を1ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ300のゲート電極に与える電位を3種類以上用意して、各メモリセル400が保持する情報量を増加させても良い。例えば、トランジスタ300のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。次に、図9に示す半導体装置などに用いることができる読み出し回路の一例について説明する。メモリセルは、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル400のトランジスタ300がオン状態の場合には低抵抗状態となり、選択したメモリセル400のトランジスタ300がオフ状態の場合には高抵抗状態となる。トランジスタとセンスアンプ回路を有する読み出し回路を用いることで、メモリセルからデータを読み出すことができる。また、読み出し回路は、プリチャージ回路を有しても良い。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本明細書に開示する半導体装置は、さまざまな電子機器遊技機も含むに適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。本実施の形態では、実施の形態1乃至3のいずれか一で述べられたドレイン端への電界集中を緩和する構造を備えたトランジスタを搭載した電子機器の例について図10を用いて説明する。図10Aは、少なくとも表示装置を一部品として実装して作製したノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。なお、実施の形態1に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置をノート型のパーソナルコンピュータは有している。また、実施の形態5に示す記憶装置をノート型のパーソナルコンピュータに備えてもよい。図10Bは、少なくとも表示装置を一部品として実装して作製した携帯情報端末PDAであり、本体3021には表示部3023と、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作用の付属品としてスタイラス3022がある。なお、実施の形態1に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を携帯情報端末は有している。また、実施の形態5に示す記憶装置を携帯情報端末に備えてもよい。図10Cは実施の形態2に示すドレイン端への電界集中を緩和する構造を備えたトランジスタを有し、信頼性の高い電子ペーパーを一部品として実装して作製した電子書籍である。図10Cは、電子書籍の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図10Cでは表示部2705に文章を表示し、左側の表示部図10Cでは表示部2707に画像を表示することができる。また、図10Cでは、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。図10Dは、実施の形態1に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を一部品として実装して作製した携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2801には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。また、表示パネル2802はタッチパネルを備えており、図10Dには映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。昇圧回路に実施の形態2に示すドレイン端への電界集中を緩和する構造を備えたトランジスタを用いて信頼性の向上を図ることができる。表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能である。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、図10Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。記録媒体として、実施の形態5に示す半導体装置を用いることができる。実施の形態5によれば、オフ電流を十分に低減することができるトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図10Eは実施の形態1に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を一部品として実装して作製したデジタルカメラであり、本体3051、表示部A3057、接眼部3053、操作スイッチ3054、表示部B3055、バッテリー3056などによって構成されている。本実施の形態は、実施の形態1乃至5のいずれか一と自由に組み合わせることができる。以下の実験を行い、アルゴンガスを用いたプラズマ処理によって酸化物半導体層が低抵抗化することを確認した。ガラス基板上に膜厚50nmのIn-Zn-O膜を成膜した。成膜条件は、In2O3:ZnO=1:2[mol数比]の酸化物ターゲット直径4インチを用い、アルゴンガス流量10.5sccm、酸素流量4.5sccm、基板温度300°C、電力100Wとした。また、成膜後、In-Zn-O膜に対して、アルゴンガス流量100sccmを流して1.5Paの圧力でコイル型の電極に300WのRF13.56MHz電力を投入してプラズマを生成してアルゴンガスを用いたプラズマ処理を行った。なお、基板温度は70°Cとし、基板側試料ステージにも80WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。In-Zn-O膜の成膜直後の抵抗率は、約2.96Ωcmであったが、アルゴンプラズマを20秒照射することにより、抵抗率が約0.01Ωcmにまで低抵抗化することが確認できた。また、40秒、60秒、80秒、100秒とプラズマ照射時間を長くしたが、全て約0.01Ωcmの抵抗率となった。これらの実験結果を図11に示す。図11において、縦軸は抵抗率、横軸はアルゴンプラズマ照射時間である。なお、In-Zn-O膜の成膜直後の抵抗率は、約2.96Ωcmであり、図11のグラフには図示していない。