"少なくとも1つの容量素子と前記容量素子にソースもしくはドレインの一方が接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記メモリセルの容量素子に電荷を蓄積する第1過程と、前記第1過程の後、前記トランジスタのゲートの電位を保持電位と前記トランジスタのしきい値の間にある所定の電位に保った状態で所定の時間、保持する第2過程と、前記第2過程の後、容量素子に蓄積された電荷量を測定する第3過程と、を有することを特徴とする半導体メモリ装置の検査方法。少なくとも1つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、前記トランジスタのゲートの電位を保持電位と前記トランジスタのしきい値の間にある電位にするために、外部より前記電位を供給するためのパッドを有することを特徴とする半導体メモリ装置。請求項1あるいは2の一において、前記トランジスタはNチャネル型であることを特徴とする半導体メモリ装置あるいはその検査方法。請求項1乃至3のいずれか一において、メモリセルには、さらに1つ以上の第2トランジスタを有し、前記容量素子と接続する前記トランジスタのソースもしくはドレインの一方は前記第2トランジスタのゲートと接続することを特徴とする半導体メモリ装置あるいはその検査方法。請求項1乃至4のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置あるいはその検査方法。請求項1、3乃至5のいずれか一において、前記第3過程により、電荷量が基準に満たないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。請求項1乃至6のいずれか一において、半導体メモリ装置はNAND型であることを特徴とする半導体メモリ装置あるいはその検査方法。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件全てを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。従来のDRAMはシリコン半導体を用いるためにリーク電流が大きく、そのため、1秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つのメモリセルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力の点では問題はなかったが、書き換え回数が10万回以下に制限されていた。本発明では、データが長期間にわたって確実に保存される信頼性の高い半導体メモリ装置を提供することと、そのための半導体メモリ装置の検査方法を提供することを課題とする。また、本発明では、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の検査方法特に、半導体メモリ装置の検査方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。さらに、明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。本発明の態様の一は、少なくとも1つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、メモリセルの容量素子に電荷を蓄積する第1過程と、第1過程の後、トランジスタのゲートの電位を通常の保持に使用する電位とトランジスタのしきい値の間にある所定の電位に保った状態で所定の時間、保持する第2過程と、第2過程の後、容量素子に蓄積された電荷量を測定する第3過程とを有することを特徴とする半導体メモリ装置の検査方法である。本発明の態様の一は、少なくとも1つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、トランジスタのゲートの電位を通常の保持に使用する電位とトランジスタのしきい値の間にある所定の電位にするために、外部よりその電位を供給するためのパッドを有することを特徴とする半導体メモリ装置である。上記において、トランジスタのドレインはデータ信号が送られる配線例えば、ビット線に、ゲートは行選択信号の送られる配線例えば、ワード線に接続されていることが好ましい。さらに、上記において、トランジスタはNチャネル型であってもよい。そして、このトランジスタはゲートの電位を適切なものとするとき、ソースとドレイン間の抵抗が1×1018Ω以上であるとよく、1×1024Ω以上であることがより好ましい。あるいは、ゲートの電位を適切なものとするとき、ソースとドレイン間を流れる電流ドレイン電流が1×10-18A以下であるとよく、1×10-24A以下であることがより好ましい。また、メモリセルには、さらに1つ以上のトランジスタ素子トランジスタを有し、容量素子と接続するトランジスタのソースは素子トランジスタのゲートと接続してもよい。また、上記において、第3過程により、電荷量が基準に満たないと判断されたメモリセルは、予備のメモリセルに差し替えられる措置が取られてもよい。また、素子トランジスタの少なくとも1つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。近年、発見されたワイドギャップ酸化物半導体特許文献2、3参照では、熱励起によるキャリアが極めて少ないため、ドナーやアクセプターの濃度本明細書では、ドナーやアクセプターとなりうる元素等のうち、イオン化したものの濃度を言う。したがって、ドナーやアクセプターに由来するキャリア濃度と同義であるを、例えば、1×1014cm-3以下というように可能な限り低減することで、ソースとドレイン間の抵抗を従来のシリコン半導体では考えられないような高い値とすること、あるいは、ドレイン電流を従来のシリコン半導体では考えられないような低い値とすることも可能である。そのような半導体を用いたトランジスタと容量素子とを組み合わせ、トランジスタをスイッチング素子に用いて容量素子に電荷を蓄積する回路を形成すれば、例えば、10年以上もの長期間にわたり電荷を保持することが可能となる。例えば、ゲートの電位をある特定の値としたときにソースドレイン間の抵抗が1×1024Ωとなるトランジスタと容量1×10-15Fの容量素子とで回路を構成した場合、その時定数は1×109秒、すなわち、約32年である。このことは、容量素子に蓄えられている電荷が初期の量の約37まで減少するのに32年かかるということであり、10年経過時でも、初期の量の約73が保持されているということでもある。このような回路でメモリセル、あるいはメモリ装置を作製すれば、極めて長期間にわたってデータを保持でき、かつ、そのための消費電力を十分に低くできる。しかしながら、全てのトランジスタがこのような特性を示すわけではない。データ保持の際のトランジスタの抵抗が正常なものの1/10であったり、データを書き込む際のトランジスタの抵抗が高かったりオン電流が小さかったり、容量素子の大きさや誘電体の厚さが正常なものと異なっているために、容量素子に十分な量の電荷を蓄積できないことがある。このようにトランジスタや容量素子に問題がある場合は早期にそれを発見することが必要である。トランジスタや容量素子が明らかに動作しないという場合は、極めて短時間に発見できる。しかしながら、上記のような理由のために、電荷を保持する期間が正常なものよりやや短いというような場合は、発見することは容易でない。というのもそのことが発覚するには少なくとも1年以上の期間を経過しなければならないからである。現実には半導体装置の検査は、製造後、それほど時間をかけないで終了することが求められる。製造後、何ヶ月も検査に要するということは、製造コストの著しい上昇を招く。また、そのような不良を排除しないで出荷した場合、データを保持して10年経過したときに、いくつかのデータが失われているという問題を生じる。すなわち、半導体メモリ装置としての信頼性が低下する。従来は、このような問題に対して有効な対策はなかった。ところで、ワイドギャップ酸化物半導体を用いて作製されたNチャネル型トランジスタのゲートの電位VGとドレイン電流IDの関係ID-VG曲線は、図2に示すようなものとなる。現実には、1×10-13A以下の電流値の測定は困難であるので、図2に示すものは、数値計算の結果をわかりやすく図示したものである。なお、Pチャネル型トランジスタであれば、特性は図2の縦軸に対称なものとなることは当業者であれば容易に理解される。以下では、Nチャネル型トランジスタについてのみ記述するが、Pチャネル型トランジスタについても同様に適用できる。例えば、ゲートの電位をVGLとすると、ドレイン電流は1×10-24Aとなり、ゲートの電位をVGHとすると、ドレイン電流は1×10-5Aとなる。したがって、トランジスタをオン状態にして、容量素子に電荷を蓄積するにはゲートの電位をVGHとし、トランジスタの絶縁性を高めて容量素子の電荷を保持するにはゲートの電位をVGLとするとよい。また、トランジスタの特性を示す値として、しきい値Vthがあるが、VGHはしきい値より高い値を使用する。そして、しきい値より低い領域図2においてAで示す部分では、ドレイン電流が急激に低下する。この傾きは、トランジスタの特性のひとつで、サブスレショルド値S値と呼ばれ、ドレイン電流が1桁減少するのに必要なゲートの電位の低下量で定義される。特に、ドナーやアクセプターの量が検出できない程度に低く、かつ、薄膜状の酸化物半導体を使用したトランジスタでは、物理的な下限室温で59mV/decadeに極めて近い値が得られる。例えば、S値が60mV/decadeであれば、ゲートの電位をVGLより0.54Vだけ高い電位VGMとすれば、ドレイン電流は10億倍の1×10-15A、ソースドレイン間の抵抗は10億分の1となる。もし、ゲートの電位をVGMとして、容量素子の電荷を保持したとすると、正常な回路の時定数は1秒である。0.3秒経過後でも、当初の電荷量の74が保持されている。もし、正常な回路の1/10の期間しか電荷を保持できない回路であれば、0.1秒後には電荷量は初期の約37となり、0.3秒後には当初の電荷量の5が残っているのみである。すなわち、ゲートの電位を通常の保持のときに使用する電位としきい値の間の適切な電位とすることで、トランジスタの抵抗を下げることができ、容量素子の電荷を流出しやすくし、通常であれば10年以上かかる現象をより短い期間で実現できる。すなわち、加速試験を実施できる。上記のように0.3秒後の電荷量を比較して、良品か不良かを判別することで、通常の使用において、良品となるか不良となるかをも判断できる。上記の例は、VGMをVGL0.54[V]としたが、これは、S値が60mV/decadeという前提でのものある。S値はさまざまな要因で変動するものであるので、VGMもそれに応じた値を設定する必要がある。また、保持する時間によっても、適切なVGMの値は変動する。上記の例では、保持する期間を0.3秒としたが、例えば、VGMをVGL0.42[V]とすれば、保持する期間を30秒とすることができる。また、容量素子の容量によっても適切なVGMの値は変動する。例えば、容量素子の容量が1×10-15Fであれば、ドレイン電流が1×10-16A以上1×10-14A以下となるようなVGMを設定するとよく、容量素子の容量が1×10-12Fであれば、ドレイン電流が1×10-13A以上1×10-11A以下となるようなVGMを設定するとよい。さらに、適切なVGMの値は、通常の使用で目的とする保証する保存期間によっても変動する。上記の態様のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。なお、上記の態様の半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がないという特徴も有する。また、上記に示された態様は、これまでの技術思想にない新規の半導体装置特に、半導体メモリ装置であり、また、これまでの技術思想にない新規の半導体装置の検査方法特に、半導体メモリ装置の検査方法である。それらは、省電力や高い集積度といった特徴を呈する。上記に示した態様のそれぞれは、上記に示した効果の少なくとも1つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。また、本発明の開示する態様を上記の態様のみに限定して解釈すべきではなく、以下の実施の形態で、さらに多様な本発明の態様を開示する。それらは、上記に示した課題の少なくとも1つを解決する。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示される構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、以下に記す符号において、符号の後のアンダーバー_に続けて、数字もしくは文字列を記す場合例えば、ワード線104_n、その数字もしくは文字列は行や列を示すものである。実施の形態1本実施の形態で使用するメモリセルの回路図を図1Aに示す。図1Aに示すメモリセル100は、トランジスタ101と容量素子102とを有し、トランジスタのソースは容量素子の電極に接続されている。トランジスタ101としては、端子Bトランジスタ101のゲートを適切な電位VGLとした際のドレイン電流IDが1×10-18A以下、好ましくは、1×10-21A以下、より好ましくは1×10-24A以下となるものを用いるとよい。例えば、図2に示されるような特性のものを用いるとよい。そのようなトランジスタは、例えば、ドナーあるいはアクセプター濃度が1×1014cm-3以下、好ましくは、1×1011cm-3以下で、バンドギャップが2.5電子ボルト以上、好ましくは3.0電子ボルト以上4.0電子ボルト以下の材料を用いることにより得られる。例えば、各種酸化物半導体を用いればよい。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が5cm2/Vs以上、好ましくは、10cm2/Vs以上であることが必要である。上記の目的のためには、少なくともインジウムInあるいは亜鉛Znを含む酸化物半導体を用いることが好ましい。特に、InとZn双方を含むことがより好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現できる。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。図1Aに示すメモリセル100の動作について、図1A、図3Aおよび図3Bを用いて説明する。データは、容量素子102に蓄積される電荷という形で保持される。初期においては、端子Aの電位はVDLに、端子Bの電位はVGLに、それぞれ保たれている。ここで、電位VGLは通常の使用でデータを保持するときに使用されるので保持電位ともいう。また、端子Cは適切な電位例えば、接地電位に保たれている。このとき、トランジスタ101のソースDの電位はVDLであるとする。データを書き込む際には、端子Aにデータに応じた電位を与える。ここでは、例えば、電位VDH>VDLを与えるものとする。また、端子Bにトランジスタ101のしきい値Vth以上の電位、例えば、VthVDH以上の電位VGHを与える。すると、容量素子102に電荷が蓄積され、図3Aに示すように、トランジスタ101のソースDの電位がVDLからVDHに上昇する。データを保持する際には、初期状態と同様に端子Aの電位をVDLに、端子Bの電位をVGLに保つ図3B参照。この条件ではトランジスタ101のソースドレイン間の抵抗は極めて高く、例えば、容量素子102の容量を1×10-15F、トランジスタ101のソースドレイン間の抵抗を1×1024Ωとすると、10年経過後も、容量素子102には、初期の電荷の約74が残っている。データを読み出す際には、端子Aの電位をVDLに保った状態で、端子Bの電位をVGHとする。すると、容量素子102に蓄積されていた電荷が端子Aに移動し、端子Aの電位が変動する。この電位の変動が基準以上か否かで保存されていたデータを知ることができる。このように、読み出しの際に蓄積していた電荷が失われるので、読み出し後は、再度、書き込みをおこなう必要がある。このようなメモリセル100を有する半導体メモリ装置は図5に示すようなものとなる。ここでは、半導体メモリ装置のうち、第n行第m列から第n2行第m1列までの6つのメモリセルについてのみ示す。各メモリセル100は、図1Aに示したようにトランジスタ101と容量素子102を有する。また、各行のトランジスタ101のゲートはワード線104_n、104_n1、104_n2に接続し、各列のトランジスタ101のドレインはビット線105_m、105_m1に接続する。ビット線105_m、105_m1は、その一端で、それぞれ、センスアンプ103_m、103_m1の入力端子の1つに接続する。センスアンプ103_m、103_m1の他の入力端子には、基準信号VREFが入力される。センスアンプからの出力OUT_m、OUT_m1が読み出されたデータとなる。容量素子102の容量は、データの読み出しのエラーを防止するため、ビット線105_mあるいは105_m1の容量寄生容量を含むと比較してある程度大きいことが求められる。容量素子102の容量は1×10-15F以上とするとよい。このような半導体メモリ装置へのデータの書き込みは、ワード線104_n、104_n1、104_n2を含む全てのワード線のうちの1つの電位をVGHに、他のワード線の電位をVGLとしつつ、ビット線105_m、105_m1を含む全てのビット線の電位を書き込むデータに応じた電位とすることによっておこなえる。データを読み出す際には、ワード線104_n、104_n1、104_n2を含む全てのワード線のうちの1つの電位をVGHに、他のワード線の電位をVGLとし、その際のビット線105_m、105_m1を含む全てのビット線の電位の変化をセンスアンプ103_m、103_m1等によって検知することでおこなえる。また、データを保持する際には、ワード線104_n、104_n1、104_n2を含む全てのワード線の電位をVGLとし、ビット線105_m、105_m1を含む全てのビット線の電位をVDLとする。このような半導体メモリ装置において、データの保持特性に問題があるメモリセルを検出する方法について、図1A,図3A、図3Cおよび図3Dを用いて説明する。まず、図3Aに示すように容量素子102に電荷を蓄積する。ここでは、端子Aの電位をVDHとする。その後、電荷を保持する過程に移るが、その際には、端子Bの電位を通常の保持の際に用いる電位VGLとしきい値Vthの間の所定の電位VGMとする。電位VGMは容量素子102の容量と通常の使用でデータを保持する期間、トランジスタ101の特性特にS値および、検査のためにデータを保持する期間によって、最適な値が変わる。例えば、容量素子102の容量が1×10-15Fで、通常の使用で10年間のデータ保持を保証するものであれば、データの保持に使用する電位VGLではトランジスタのソースドレイン間の抵抗が1×1024Ω以上となることが好ましい。そして、トランジスタ101のS値が、60mV/decadeで、メモリセルのデータ保持能力の検査のために保持する時間を0.3秒とするのであれば、電位VGMはVGL0.54[V]とするとよい。保持期間の間に、トランジスタ101のソースの電位は初期のVDHからVDXVDL<VDX<VDHに低下している図3C参照。これは、通常のデータ保持の場合端子Bの電位をVGLに保った状態で10年経過したのと同じ状態である。保持期間終了後に端子Aの電位をVDMとする。電位VDMとしては、電位VDHとVDLの平均値、VDHVDL/2とすることが多い。また、端子Bの電位をVGHとすることで、容量素子102に保存されていた電荷を端子Aに開放する。すると、端子Aの電位はVDYとなる図3D参照。ここで回路に容量素子102以外の容量がなければ、VDY=VDXであるが、実際には、さまざまな容量が存在するのでVDM<VDY<VDXである。したがって、VDYがVDMよりある程度大きくないとデータを読み取れない。詳細は省略するが、結果として、書き込み時と同じデータを出力できなかったメモリセルは、データの保持能力が低いものと判断できる。例えば、通常の使用でデータを10年以上保持することができるメモリセルであれば、上記の条件の試験でも、書き込んだデータと同じデータを出力できる。一方、通常の使用でデータを1年程度しか保持できないメモリセルであれば、トランジスタ101のソースの電位VDXの低下が著しく、結果として、書き込んだデータとは異なるデータが読み出される。したがって、この検査でデータの保持能力が十分か否かを判別できる。ところで、上記の検査で用いる電位VGMを十分な精度で制御ができなくて、例えば、VGMはVGL0.48[V]以上VGL0.54[V]以下の範囲にあるけれども、正確な値がわからないこともある。例えば、電位VGMがVGL0.48[V]であった場合には、0.3秒間の保持過程では、通常の使用で1年しかデータを保持できないメモリセルでも良品と判定される。逆に、電位VGMがVGL0.54[V]であった場合には、3秒間の保持過程では、ほとんどのメモリセルが不良品と判定される。すなわち、保持時間を1条件とすると正確な評価ができないことがある。このようなことを避けるためには、例えば、保持時間を2つ以上設定し、少なくとも2回検査をおこなう。好ましくは、保持時間を3つ以上例えば、0.3秒、1秒、3秒設定し、少なくとも3回検査をおこなうとよい。例えば、容量素子102の容量を1×10-15F、VDLを0V、VDHを2V、端子Cの電位を0Vとする。トランジスタ101が図2に示す特性を有するものとすれば、端子Bの電位をVGLとすると、10年後でも概算で初期の84の電荷が保持される。正常なメモリセルは10年経過時に初期の50の電荷が保持されるものとすれば、端子Bの電位をVGLとしたときのリーク電流は4.4×10-24A以下であることが求められる。もし、端子Bの電位がVGL0.48[V]であれば、ドレイン電流は1億倍となる。上記の正常なメモリセルで、0.3秒後に保持される電荷は、当初の93である。一方、1秒後では、80、3秒後では52となる。もし、端子Bの電位がVGL0.54[V]であれば、ドレイン電流は10億倍となる。上記の正常なメモリセルで、0.3秒後に保持される電荷は、当初の52である。一方、1秒後では、11、3秒後では0.1となる。より精度を高めるためには、同じ保持時間で複数回、検査をおこなってもよい。電位VGMは複数回の検査でも同じ値となることが期待されるが、何らかの理由で変動することもある。そのような変動によるエラーを排除するために、同じ条件で複数回の検査をおこなうことが好ましい。以上は、単一のメモリセルについての検査方法であるが、図5のようにマトリクス状に形成された半導体メモリ装置においても同様に検査することができる。すなわち、検査すべき対象の行のメモリセルにデータを書き込んだ後、その行のワード線104の電位を上記の電位VGMとして、所定の期間保持した後、データの読み出しをおこない、当初のデータと比較するとよい。データを保持している間に、他の行の書き込みや読み出しをおこなってもよい。このような検査によって、不良とされるメモリセルを予備のメモリセルに差し替える措置を取ることが好ましい。なお、上記の検査に用いる電位VGMは、検査のときのみ必要であり、通常の動作では使用しない電位である。したがって、半導体メモリ装置内に電位VGMのための電位発生回路を設けることは無駄である。また、その電位の精度は60mV以下、好ましくは10mV以下であることが要求される。以上の理由から外部より電位VGMをワード線104に導入する構造としてもよい。例えば、図10Aに示すように、チップ400上にメモリセルがマトリクス状に形成された領域以下、メモリセルアレイ401というを有する半導体メモリ装置に、外部より電位VGMを導入するためのパッド402を設ける。図10Aに示す半導体メモリ装置の回路構成は、図10Bのようになる。すなわち、チップ400には、メモリセルアレイ401があり、メモリセルアレイ401にはワード線405に電位を供給するためのデコーダー403がある。ワード線には、通常の使用でVGHとVGLの2つの電位が与えられるので、デコーダーにはそのための2つの入力端子がある。一方の電位はVGLに固定されているが、他方はメモリセルアレイ401外のスイッチ404によって、電位が2段階に切り替えられるような構成となっている。なお、スイッチ404はトランジスタ等を用いて構成されることが好ましい。スイッチ404の入力の一方は電位VGHに固定されている。もう一方はパッド402に接続する。メモリセルの検査時には、パッド402にプローバー等を介して、電位VGMを供給する外部の外部電源406に接続されている。外部電源406より供給される電位の精度は10mV以下、好ましくは1mV以下とするとよい。このような回路を用いて、メモリセルの検査をおこなう手順について、図11を用いて説明する。なお、メモリセルの符号や詳細な動作については、図3を参照するとよい。まず、図11Aに示すように、デコーダー403、スイッチ404を操作して、メモリセル100のトランジスタ101のゲートの電位をVGHとし、容量素子102にデータを書き込む図11A参照。この過程は図3Aに相当する。次に、デコーダー403を操作して、トランジスタ101のゲートの電位をVGLとする。また、スイッチ404では、電位VGMを選択する図11B参照。この過程は図3Bに相当する。図11Aと図11Bの操作を全ての行のメモリセルに対しておこなう。次にデコーダー403を操作して、トランジスタ101のゲートの電位をVGMとする。この状態を所定の期間保持する図11C参照。この過程は図3Cに相当する。この期間は、他の行のメモリセルのゲートの電位はVGLとする。次にデコーダー403を操作して、トランジスタ101のゲートの電位をVGLとする図11D参照。その後、メモリセル100の読み出し操作をおこない、データの保持状態を検査する。このような回路を用いることにより、電位VGMの精度を高めると、より厳密にメモリセルのデータ保持特性を判定できる。上記の例では、電位VGHを半導体メモリ装置内部より供給したが、電位VGMと同様に外部より供給することも可能である。その場合は、パッド402以外にもうひとつのパッドを設けてもよいし、パッド402に電位VGH用と電位VGM用の2つのプローバーの一方をあてて測定してもよい。後者の場合はスイッチ404は不要である。実施の形態2本実施の形態のメモリセルの回路図を図1Bおよび図1Cに示す。図1Bに示すメモリセル200Nは、書き込みトランジスタ201とNチャネル型の素子トランジスタ203Nという2つのトランジスタと、1つの容量素子202よりなる。書き込みトランジスタ201は実施の形態1のトランジスタ101を参酌すればよい。また、素子トランジスタ203Nは、電荷の保持には直接、関与しないが、移動度の高い半導体を用いると読み出し速度が向上するので、移動度の高い単結晶半導体を用いることが好ましい。また、素子トランジスタ203Nのゲート絶縁膜を介したリーク電流を防止する上で、ゲート絶縁膜は十分な厚さがあることが好ましいが、ゲート絶縁膜を厚くすると、オン電流の低下を招くので、それを打ち消すためにも移動度の高い半導体を用いるとよい。また、容量素子202の容量は、データ保存時の書き込みトランジスタ201の抵抗あるいはドレイン電流を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。なお、実施の形態1のメモリセル100とは異なり、データの読み出しの際に、容量素子202に保存された電荷が希釈されることはないので、容量素子202の容量を1×10-16F以下、好ましくは、1×10-17F以下とできる。このように容量素子202の容量を小さくすると、書き込みの際に要する時間を極めて短くできる。また、後述するように、データの読み出しの際に、データが破壊されないために、DRAMのようにデータの読み出し後に書き込みをおこなう必要がなく、動作が単純であり、消費電力を削減できるという点でも有利である。ただし、容量素子202の容量をそのような小さな値とするとデータを保持できる期間も短くなる。それを防ぐにはデータ保持の際のトランジスタのソースドレイン間の抵抗をそれに応じて高めることが求められる。例えば、容量素子202の容量を1×10-17Fとする場合、書き込みトランジスタ201のデータ保存時のソースドレイン間の抵抗を1×1026Ω以上とすると10年間データを保存できる。図1Bに示すメモリセル200Nの動作について、図1B、図4Aおよび図4Bを用いて説明する。データは、容量素子202に蓄積される電荷という形で保持される。初期においては、端子Aの電位はVDLに、端子Bの電位はVGLに、それぞれ保たれている。このとき、書き込みトランジスタ201のソースDの電位はVDLであるとする。また、端子C、E、Fは適切な電位に保つ。消費電力を低減する目的からは、端子Eと端子Fの電位は同じとすることが好ましい。例えば、全て接地電位とする。データを書き込む際には、端子Aにデータに応じた電位を与える。ここでは電位VDH>VDLを与えるものとする。また、端子Bに書き込みトランジスタ201のしきい値Vth以上の電位、例えば、VthVDH以上の電位VGHを与える。すると、容量素子202に電荷が蓄積され、図4Aに示すように、書き込みトランジスタ201のソースDの電位がVDLからVDHに上昇する。データを保持する際には、初期状態と同様に端子Aの電位をVDLに、端子Bの電位をVGLに保つ図4B参照。この条件では書き込みトランジスタ201のソースドレイン間の抵抗は極めて高く、例えば、容量素子202の容量を1×10-17F、書き込みトランジスタ201のソースドレイン間の抵抗を1×1026Ωとすると、10年経過後も、容量素子202には、初期の電荷の約74が残っている。次に読み出しについて説明する。読み出し時には、端子Eと端子Fの間に電位差を与え、端子Cに適切な電位を与える。例えば、書き込みトランジスタ201のソースDの電位がデータに応じて、HとLの2つの値をとるとするとき、Hであれば、素子トランジスタ203Nをオン状態とし、Lであれば、素子トランジスタ203Nをオフ状態とできるような電位を端子Cに与える。素子トランジスタ203Nのしきい値を0.5V、VDLを0V、VDHを2Vとすれば、ここで端子Cに与える電位は0Vとしてもよい。この際、容量素子202に蓄積された電荷の量は保持期間に応じて減少する。例えば、10年間データを保持できるメモリセルでは、10年後の書き込みトランジスタ201のソースDの電位が0.5Vを超える値となるように設定されている必要がある。素子トランジスタ203Nがオン状態であるかオフ状態であるかは、端子Eと端子Fの間を流れる電流あるいは端子Eや端子Fの電位の変動により判定することができる。素子トランジスタ203Nの状態を知ることにより、書き込みトランジスタ201のソースDの電位、すなわち、書き込まれたデータを知ることができる。通常、素子トランジスタ203Nの状態を知るために端子Eあるいは端子Fは後述する読み出し回路に接続される。なお、他のメモリセルを読み出す場合には、端子Cの電位は、書き込みトランジスタ201のソースDの電位に関わらず、素子トランジスタ203Nがオンあるいはオフとなるような電位とする。素子トランジスタ203Nのしきい値を0.5V、VDLを0V、VDHを2Vとすれば、端子Cに与える電位を0.5Vより大きくすれば、書き込みトランジスタ201のソースDの電位に関わらず、素子トランジスタ203Nはオンとなり、端子Cに与える電位を-1.5Vより小さくすれば、書き込みトランジスタ201のソースDの電位に関わらず、素子トランジスタ203Nはオフとなる。消費電力を減らすためには、NOR型メモリ装置では素子トランジスタ203Nは、当該メモリセルの読み出し時以外はオフ状態であることが好ましい。一方、NAND型メモリ装置では、読み出し時にNAND回路内の当該メモリセル以外のメモリセルは全てオン状態であることが求められる。なお、図1Bに示すメモリセル200Nでは読み出しの際に、容量素子202に蓄積された電荷が流出することはない。したがって、実施の形態1で示したメモリセルとは異なり、読み出し後に書き込みをおこなう必要がない。以上は1つのメモリセルに2種類2値のデータのいずれかを記憶する例であるが、書き込みの際の端子Aの電圧を3段階以上とすることにより、3種類以上多値のデータのいずれかを記憶させることもできる。1つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。図1Cは別のメモリセルの回路図である。図1Cに示すメモリセル200Pでは、書き込みトランジスタ201、容量素子202は図1Aのものと同じであるが、素子トランジスタをPチャネル型のトランジスタ素子トランジスタ203Pとするものである。なお、図1Bあるいは図1Cに示されるメモリセルを改良して、端子数を減らしてもよい。上述のように、図1Bで示したメモリセル200Nの端子Eあるいは端子Fは読み出し回路に接続される。図6Aは図1Bで示したメモリセル200Nに読み出し回路206Pを加えたものである。読み出し回路206Pは、Pチャネル型の読み出しトランジスタ204Pとインバータ205を含む。インバータ205からは読み出したデータが出力される。図6Aに示すように、メモリセル200NのNチャネル型の素子トランジスタ203Nのソースを接地し、そのドレインを読み出しトランジスタ204Pのドレインと接続する。また、読み出しトランジスタ204Pのソースを電源電位VDDに接続し、ゲートを接地する。素子トランジスタ203Nのドレインと読み出しトランジスタ204Pのドレインには、インバータ205の入力端子を接続する。これらの交点を以下ではノードEと呼ぶ。なお、読み出しトランジスタ204Pのオン電流は、極性を考慮した同じ条件ゲート電位、ドレイン電位等での素子トランジスタ203Nのオン電流よりも低くなるように設計するとよい。読み出し回路206Pを用いた読み出し動作について簡単に説明する。端子Cに読み出しのための電位を与えると、メモリセル200Nの書き込みトランジスタ201のソースDの電位に応じて、素子トランジスタ203Nが何らかの状態となる。そのときの状態に応じて、読み出し回路206PのノードEの電位が変動する。この電位が電源電位VDDと接地電位の中間値平均値よりも高ければインバータ205の出力は接地電位となり、中間値よりも低ければインバータ205の出力は電源電位VDDとなる。この出力により、メモリセル200Nに保持されていたデータを判別できる。通常の読み出し操作では、素子トランジスタがNチャネル型であるので、Hのデータが書き込まれている場合には、ノードEの電位は接地電位となり、したがって、インバータ205の出力は電源電位VDDとなる。また、Lのデータが書き込まれている場合には、ノードEの電位は電源電位VDDとなり、したがって、インバータ205の出力は接地電位となる。図6Bは図1Cで示したメモリセル200Pに読み出し回路206Nを加えたものである。図6Aとの違いは、素子トランジスタおよび読み出しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ204Nのオン電流は、極性を考慮した同じ条件ゲート電位、ドレイン電位等での素子トランジスタ203Pのオン電流よりも低くなるように設計するとよい。なお、通常の読み出し操作では、メモリセルにHのデータが書き込まれている場合には、インバータ205の出力は電源電位VDDとなる。また、Lのデータが書き込まれている場合には接地電位となる。このようなメモリセルにおいて、データの保持特性に問題があるメモリセルを検出する方法について、図4A、図4Cおよび図4Dを用いて説明する。まず、図4Aに示すように容量素子202に電荷を蓄積する。その後、電荷を保持する過程に移るが、その際には、端子Bの電位を通常の保持の際に用いる電位VGLとしきい値Vthの間の所定の電位VGMとする。電位VGMは容量素子202の容量と通常の使用でデータを保持する期間、書き込みトランジスタ201の特性特にS値および、検査のためにデータを保持する期間によって、最適な値が変わる。例えば、容量素子202の容量が1×10-17Fで、通常の使用で10年間のデータ保持を保証するものであれば、データの保持に使用する電位VGLではトランジスタのソースドレイン間の抵抗が1×1026Ω以上となることが好ましい。そして、書き込みトランジスタ201のS値が、60mV/decadeで、メモリセルのデータ保持能力の検査のために保持する時間を0.3秒とするのであれば、電位VGMはVGL0.54[V]とするとよい。保持期間の間に、書き込みトランジスタ201のソースの電位は初期のVDHからVDXVDL<VDX<VDHに低下している図4C参照。これは、通常のデータ保持の場合端子Bの電位をVGLに保った状態で10年経過したのと同じ状態である。保持期間終了後に端子Bの電位をVGLとする図4D参照。さらに、端子Cに読み出しのための電位例えば、0Vを与えることで、素子トランジスタ203Nをデータに応じてオンあるいはオフとさせ、データを読み出す。書き込み時と同じデータを出力できなかったメモリセルは、データの保持能力が低いものと判断できる。例えば、通常の使用でデータを10年以上保持することができるメモリセルであれば、書き込みトランジスタ201のソースDの電位VDXは、素子トランジスタ203Nのしきい値より大きいので、書き込んだデータと同じデータを出力できる。一方、通常の使用でデータを1年程度しか保持できないメモリセルであれば、書き込みトランジスタ201のソースの電位VDXの低下が著しく、素子トランジスタ203Nのしきい値より小さいので結果として、書き込んだデータとは異なるデータが読み出される。したがって、この検査でデータの保持能力が十分か否かを判別できる。ところで、上記の検査で用いる電位VGMを十分な精度で制御ができなくて、例えば、VGMはVGL0.48[V]以上VGL0.54[V]以下のいずれかであるようなこともある。そのような場合には、その電位を用いて、複数回の測定をおこなう。例えば、保持時間を、0.3秒、1秒、3秒と3つ設定し、少なくとも3回検査をおこなう。より精度を高めるためには、同じ保持時間で複数回、検査をおこなうとよい。このような検査の結果を総合的に判断して、データの保持能力が基準に満たないものを検出することができる。なお、図6Aあるいは図6Bにおける読み出し回路206Pあるいは206Nは、インバータ205を有する構成としたが、インバータの代わりにセンスアンプを用いてもよい。センスアンプについては実施の形態1を参照すればよい。本実施の形態では、ノードEの電位と参照電位VREFの大小に応じて、センスアンプの出力が変化し、メモリセルに保持されているデータを知ることができる。実施の形態3実施の形態2で示したメモリセルのマトリクスでの駆動の例を図7を用いて説明する。図7に示されるのは、半導体メモリ装置の一部であり、第n行第m列から第n2行第m1列n、mは自然数までの6つのメモリセルが示されている。これらのメモリセルは図1Cに示されるものと同じである。詳細は図1Cを参照すればよい。書き込みの例を以下に示す。まず、読み出しワード線207_n、読み出しワード線207_n1、読み出しワード線207_n2を含む全ての読み出しワード線の電位、および、ソース線210_m、ソース線210_m1を含む全てのソース線の電位を接地電位とする。また、読み出しトランジスタ読み出しトランジスタ204N_m、読み出しトランジスタ204N_m1を含むのゲートが接続する読み出し線211は接地電位として、全ての読み出しトランジスタがオフとなるようにする。この状態で、書き込みワード線208_nの電位をVGHとし、書き込みワード線208_n1や書き込みワード線208_n2を含むその他の書き込みワード線の電位はVGLとする。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により、第n行の書き込みトランジスタのみがオンとなり、第n行のメモリセルにデータが書き込まれる。次に、書き込みワード線208_n1以外の全ての書き込みワード線に電位VGLを与え、書き込みワード線208_n1のみに電位VGHを与える。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n1行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n1行のメモリセルにデータが書き込まれる。さらに、書き込みワード線208_n2以外の全ての書き込みワード線に電位VGLを与え、書き込みワード線208_n2のみに電位VGHを与える。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n2行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n2行のメモリセルにデータが書き込まれる。以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行にのみ書き込みをおこなう操作や特定の行には書き込みをおこなわない操作をおこなってもよい。データの保存時には、全ての書き込みワード線208の電位をVGL、ビット線209の電位をVDLとする。読み出しに際しては、読み出し線211の電位を適切な正の電位例えば、電源電位とする。また、全ての書き込みワード線の電位をVGLとする。そして、例えば、第n行のメモリセルのデータを読み出すには、第n行以外の読み出しワード線の電位を、書き込まれたデータに関わらず素子トランジスタがオフとなるような電位とする。一方、読み出しワード線207_nの電位を読み出しに適切な電位とする。その結果、書き込まれたデータに応じて、各列の素子トランジスタ203Pがオンあるいはオフとなる。それに応じて、各列のビット線209の電位が変動するので、インバータ205の出力よりデータを判別することができる。メモリセルのデータ保持能力の検査のためには、実施の形態2で示したように、書き込みワード線に電位VGMVGL<VGM<Vthを与えて、所定の時間保持し、その後、データの読み出しをおこない、各メモリセルのデータ保持能力を判定する。保持する期間を複数設定し、複数回の測定によって、データ保持能力の低いと思われるメモリセルを検出してもよい。また、データ保持能力が劣っていると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。実施の形態4NAND型半導体メモリ装置の駆動の例を図8を用いて説明する。図8に示されるのは、NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第m1列mは自然数までの8つのメモリセルが示されている。用いられているメモリセルは図1Bに示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Nチャネル型の素子トランジスタが設けられているが、詳細は図1Bを参照すればよい。本実施の形態の半導体メモリ装置はNAND型であるので、図7に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第1行乃至第4行の書き込みトランジスタおよび第1行乃至第4行の素子トランジスタが直列に接続されている。さらに、第1行の書き込みトランジスタとビット線209_m、209_m1の間には第1選択トランジスタ213_m、213_m1を、第4行の素子トランジスタとソース線210の間に第2選択トランジスタ215_m、215_m1を、それぞれ直列に設ける。第1選択トランジスタ213_m、第1選択トランジスタ213_m1のゲートは第1選択線212に接続し、第2選択トランジスタ215_m、第2選択トランジスタ215_m1のゲートは第2選択線214に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線208_1、書き込みワード線208_2、書き込みワード線208_3、書き込みワード線208_4に接続する。なお、ソース線210は図8に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線210は、常に接地電位としておいてもよい。以下の説明では、ソース線210は常に接地電位とする。さらに、読み出しトランジスタ204P_m、読み出しトランジスタ204P_m1のソースに接続する配線216の電位は常に適切な正の電位例えば、電源電位とする。なお、本実施の形態では、読み出し回路は図6Aに示すものと同様である。書き込みの例を以下に示す。まず、読み出しワード線207_1、読み出しワード線207_2、読み出しワード線207_3、読み出しワード線207_4の電位を接地電位とする。また、書き込みワード線208_1、書き込みワード線208_2、書き込みワード線208_3、書き込みワード線208_4の電位を電位VGHとする。その結果、図8に示されるメモリセルの書き込みトランジスタはオン状態となる。また、第2選択線214を接地電位、読み出し線211を適切な正の電位として、第2選択トランジスタ215_m、第2選択トランジスタ215_m1、読み出しトランジスタ204P_m、読み出しトランジスタ204P_m1がオフとなるようにする。さらに、第1選択線212に適切な正の電位を与え、第1選択トランジスタ213_m、第1選択トランジスタ213_m1をオンとする。この状態で、ビット線209_m、ビット線209_m1に、それぞれの第4行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により第1行乃至第4行のメモリセルにデータが書き込まれる。続いて、第4行の書き込みワード線208_4に電位VGLを与え、第4行の書き込みトランジスタをオフとする。この結果、第4行のメモリセルにデータが保存される。さらに、ビット線209_m、ビット線209_m1に、それぞれの第3行のメモリセルに書き込むデータに応じた信号を与える。この操作により第1行乃至第3行のメモリセルにデータが書き込まれる。そして、第3行の書き込みワード線208_3に電位VGLを与え、第3行の書き込みトランジスタをオフとする。この結果、第3行のメモリセルにデータが保存される。以下、同様にビット線209_m、209_m1に、順次、第2行、第1行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に電位VGLを与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第1行乃至第4行のメモリセルにデータが保存される。その後、第1選択線212を接地電位とし、第1選択トランジスタ213_m、第1選択トランジスタ213_m1をオフとする。データの保存時には、全ての書き込みワード線208の電位をVGL、ビット線209の電位をVDLとする。読み出しは以下のようにおこなう。例えば、第3行のメモリセルを読み出す場合を考える。その際には、読み出しワード線207_3の電位を読み出しのための電位とする。一方、その他の読み出しワード線は、書き込まれたデータに関わらず、素子トランジスタ203Nがオンとなるような電位とする。また、第2選択線214の電位を適切な正の電位とし、第2選択トランジスタ215_m、第2選択トランジスタ215_m1をオンとする。さらに、読み出し回路を機能させるため、読み出し線211の電位を接地電位とする。すると、各列の第3行の素子トランジスタ203Nがオン状態であるかオフ状態であるかによって、各列のビット線209の電位が変動するので、インバータ205の出力よりデータを判別することができる。メモリセルのデータ保持能力の検査は、以下のようにおこなう。例えば、第3行のメモリセルのデータ保持能力を検査する場合を考える。その際には、書き込みワード線208_4の電位をVGLとし、書き込みワード線208_1および書き込みワード線208_2の電位をVGHとする。また、実施の形態2で示したように、書き込みワード線208_3に電位VGMVGL<VGM<Vthを与えて、所定の時間保持し、その後、データの読み出しをおこない、第3行のメモリセルのデータ保持能力を判定する。保持する期間を複数設定し、複数回の測定によって、データ保持能力の低いと思われるメモリセルを検出してもよい。また、データ保持能力が劣っていると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図9を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。図9Aは、ノート型のパーソナルコンピュータ300であり、筐体301、筐体302、表示部303、キーボード304などによって構成されている。筐体301と筐体302の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図9Bは、電子ペーパーを実装した電子書籍310であり、筐体311と筐体312の2つの筐体で構成されている。筐体311および筐体312には、それぞれ表示部313および表示部314が設けられている。筐体311と筐体312は、軸部315により接続されており、該軸部315を軸として開閉動作をおこなうことができる。また、筐体311は、操作キー316、電源ボタン317、スピーカー318などを備えている。筐体311、筐体312の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図9Cは、テレビジョン装置320であり、筐体321、表示部322、スタンド323などで構成されている。筐体321には、映像や音声の録画録音の目的等のために先の実施の形態に示す半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。図9Dに示すのは、USBコネクタを有するメモリカード330通称、USBメモリ、あるいはUSBStick、PenDrive等とも言うである。メモリカード330は主たる筐体331とキャップ332を有する。筐体331には、基板333とUSBコネクタ336が設けられる。基板333には、上記の実施の形態で示した半導体メモリ装置335と、その制御回路334を設ける。制御回路334は、メモリカード330を電子機器に挿入してデータのやりとりをおこなう際に使用される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図9に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。"