基板を準備する第1工程と、前記基板の上に、ゲート電極を形成する第2工程と、前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第3工程と、前記ゲート絶縁膜上に第1非晶質シリコン薄膜を形成する第4工程と、前記第1非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第1非晶質シリコン薄膜を第1結晶性シリコン薄膜とする第5工程と、前記第5工程を経た前記基板をドライエッチング装置内に配置し、前記第1結晶性シリコン薄膜の表面をドライエッチングすることで前記第1結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第6工程と、前記第1結晶性シリコン薄膜上に、第2非晶質シリコン薄膜を形成する第7工程と、前記第2非晶質シリコン薄膜上に感光性レジストを形成する第8工程と、前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第9工程と、前記第9工程で残った感光性レジストをマスクに用いて、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜を、ドライエッチングによりパターニングする第10工程とを含み、前記第10工程では、さらに、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第1結晶性シリコン薄膜と前記第2非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第10工程を経た基板を前記第10工程以降の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第10工程を経た基板を前記第10工程以降の工程へ供することができると判断する薄膜トランジスタ基板の製造方法。さらに、前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜のドライエッチングを停止して前記基板をリペアするリペア工程を含む請求項1に記載の薄膜トランジスタ基板の製造方法。さらに、前記リペア工程にて、前記第1結晶性シリコン薄膜が露出した前記薄膜トランジスタ基板を、再度、前記第6工程から前記第10工程に供する第11工程とを含み、前記リペア工程は、前記第9工程で形成された前記感光性レジストを除去して前記第2非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第2非晶質シリコン薄膜を除去して前記第1結晶性シリコン薄膜を露出させる工程とを含む請求項2に記載の薄膜トランジスタ基板の製造方法。さらに、前記リペア工程にて、前記ゲート絶縁膜が露出した前記薄膜トランジスタ基板を、再度、前記第4工程から前記第9工程に供する第11工程とを含み、前記リペア工程は、前記第9工程で形成された前記感光性レジストを除去して前記第2非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第2非晶質シリコン薄膜及び前記第1結晶性シリコン薄膜を除去し、前記ゲート絶縁膜を露出させる工程とを含む請求項2に記載の薄膜トランジスタ基板の製造方法。前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記第7工程以前の工程の製造条件を調整する請求項1に記載の薄膜トランジスタ基板の製造方法。前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記基板を廃棄する廃棄工程を含む請求項1に記載の薄膜トランジスタ基板の製造方法。前記所定のラジカルは、前記第10工程におけるドライエッチングのプラズマ中に存在する、前記第2非晶質シリコン薄膜をエッチングするラジカルである請求項1に記載の薄膜トランジスタ基板の製造方法。前記所定のラジカルは、ハロゲン元素を含むラジカルである請求項7に記載の薄膜トランジスタ基板の製造方法。前記ハロゲン元素は、ClまたはFである請求項8に記載の薄膜トランジスタ基板の製造方法。前記第10工程では、前記ドライエッチングの際に、前記ドライエッチングのプラズマ中に存在する前記第2非晶質シリコン薄膜をエッチングするラジカルの発光スペクトルの強度を測定しつつ、前記発光スペクトルの強度の時間による二次微分係数を算出し、当該二次微分係数が0より大きく算出された場合に、前記シリコン酸化膜があると判定する請求項1~9のいずれか1項に記載の薄膜トランジスタ基板の製造方法。前記第10工程において、前記シリコン酸化膜がないと検知された場合、さらに、第10工程以降の工程を含み、前記第10工程以降の工程は、前記第10工程でパターニングされた前記第1結晶性シリコン薄膜、前記第2非晶質シリコン薄膜及び前記ゲート絶縁膜を覆うようにコンタクト層を形成する工程と、前記コンタクト層上にソースドレイン電極となる金属膜を形成する工程と、前記金属膜上に、前記金属膜からソース電極及びドレイン電極を形成するためのレジストを配置する工程と、前記コンタクト層の表面が露出するまで、前記レジストを用いて前記金属膜をウェットエッチングして前記ソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極間の前記コンタクト層及び前記第2非晶質シリコン薄膜をドライエッチングする工程とを含む請求項1~10のいずれか1項に記載の薄膜トランジスタ基板の製造方法。前述した、多結晶半導体層及び非晶質半導体層からなるチャネル層の界面における自然酸化膜を除去する工程として、例えば、多結晶半導体層の形成後、非晶質半導体層の形成直前に、多結晶半導体層の表面を水素プラズマやアルゴンプラズマに曝すことが挙げられる。しかしながら、上述した自然酸化膜の除去工程による効果は得られるものの、自然酸化膜の残留状況を、当該工程中に確認して評価することは困難である。また、上記自然酸化膜の残留状況を上記除去工程後に大気中にて確認することは得策ではない。また、自然酸化膜の残留状況を当該工程中に確認できないことを考慮し、多結晶半導体層の表面を水素プラズマやアルゴンプラズマに曝しすぎると、当該半導体層やCESChannelEtchingStopper膜が削れ、当該半導体層表面の非晶質化やCES膜の劣化など特性に悪影響を及ぼす。一方、自然酸化膜の残留状況を当該工程中に確認できないことにより、自然酸化膜が残留すると、後工程である二層構造の島化エッチングのレートが変動し、エッチングの停止タイミングが不安定となり、面内ムラが生じる。上述したように、自然酸化膜を残したり、除去処理しすぎたりすると半導体特性の劣化が大きくなり、薄膜トランジスタ基板として不良品になる。その結果、歩留りが悪化し、製造コストが高くなるという課題が生じる。本発明は、上記課題に鑑みてなされたものであって、多結晶半導体層及び非晶質半導体層からなるチャネル層を有する薄膜トランジスタ基板において、2つの半導体層の界面に介在する自然酸化膜の残留状況を、当該自然酸化膜の除去工程中に確認せずとも、トランジスタの特性を劣化させない薄膜トランジスタ基板の製造方法を提供することを目的とする。上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ基板の製造方法は、基板を準備する第1工程と、前記基板の上に、ゲート電極を形成する第2工程と、前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第3工程と、前記ゲート絶縁膜上に第1非晶質シリコン薄膜を形成する第4工程と、前記第1非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第1非晶質シリコン薄膜を第1結晶性シリコン薄膜とする第5工程と、前記第5工程を経た前記基板をドライエッチング装置内に配置し、前記第1結晶性シリコン薄膜の表面をドライエッチングすることで前記第1結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第6工程と、前記第1結晶性シリコン薄膜上に、第2非晶質シリコン薄膜を形成する第7工程と、前記第2非晶質シリコン薄膜上に感光性レジストを形成する第8工程と、前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第9工程と、前記第9工程で残った感光性レジストをマスクに用いて、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜を、ドライエッチングによりパターニングする第10工程とを含み、前記第10工程では、さらに、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第1結晶性シリコン薄膜と前記第2非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第10工程を経た基板を前記第10工程以降の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第10工程を経た基板を前記第10工程以降の工程へ供することができると判断することを特徴とする。本発明の薄膜トランジスタ基板の製造方法によれば、半導体層を島化する工程であるドライエッチ工程で導入されるEPMEndPointMonitor波形を用いて自然酸化膜量を推測し良品判断を行うので、自然酸化膜の残留している基板をリペア工程にまわすことができる。よって、半導体特性の劣化を防でき、自然酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。本発明の一態様に係る薄膜トランジスタ基板の製造方法は、基板を準備する第1工程と、前記基板の上に、ゲート電極を形成する第2工程と、前記基板上であって前記ゲート電極が形成されていない領域、及び前記ゲート電極上に、ゲート絶縁膜を形成する第3工程と、前記ゲート絶縁膜上に第1非晶質シリコン薄膜を形成する第4工程と、前記第1非晶質シリコン薄膜の少なくとも前記ゲート電極の上方領域を結晶化することにより、前記第1非晶質シリコン薄膜を第1結晶性シリコン薄膜とする第5工程と、前記第5工程を経た前記基板をドライエッチング装置内に配置し、前記第1結晶性シリコン薄膜の表面をドライエッチングすることで前記第1結晶性シリコン薄膜の表面のシリコン酸化膜を除去する第6工程と、前記第1結晶性シリコン薄膜上に、第2非晶質シリコン薄膜を形成する第7工程と、前記第2非晶質シリコン薄膜上に感光性レジストを形成する第8工程と、前記ゲート電極の上方の領域に対応する前記感光性レジストの領域を残すようにパターニングする第9工程と、前記第9工程で残った感光性レジストをマスクに用いて、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜を、ドライエッチングによりパターニングする第10工程とを含み、前記第10工程では、さらに、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜をドライエッチングする際に、前記ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することにより、前記第1結晶性シリコン薄膜と前記第2非晶質シリコン薄膜との界面におけるシリコン酸化膜の有無を検知し、前記シリコン酸化膜が有ると検知した場合は前記第10工程を経た基板を前記第10工程以後の工程に供することができないと判断し、シリコン酸化膜が無いと検知した場合は前記第10工程を経た基板を前記第10工程以後の工程へ供することができると判断することを特徴とする。結晶性シリコン膜と非晶質シリコン膜とが積層されたチャネル層の薄膜トランジスタでは、結晶性シリコン膜と非晶質シリコン膜との界面にシリコンの酸化膜が介在すると、当該酸化膜には電荷が蓄積し、この電荷によりチャネル層を移動するキャリアの移動特性やオン特性が劣化する。上記酸化膜は、結晶性シリコン膜の元となる非晶質シリコン膜を真空成膜装置の中で形成した後、一旦、大気暴露した後に、非晶質シリコン膜を、例えば、レーザー光により結晶性して結晶性シリコン膜とするため、結晶化されたシリコン膜の表面に形成されることとなる。従来の技術では、上記結晶性シリコン膜の形成後であって、その上に非晶質シリコン膜を形成する直前に、当該非晶質シリコン膜を形成する真空成膜装置内にて水素やアルゴンなどのプラズマにより上記酸化膜をエッチングすることにより除去する工程が行われる。しかしながら、上記従来の技術では、上記エッチングの直後に上層の非晶質シリコン膜を形成してしまうため、当該非晶質シリコン薄膜を形成した後の状態において上記酸化膜が除去できたことを確認することは困難であった。また、上記エッチング条件を正確に制御することが困難であることから過度のエッチングにより下層の結晶性シリコン膜までもエッチングされると、当該結晶性シリコン膜の膜質が劣化するため、良好な特性の薄膜トランジスタを実現することが困難となる。その結果、薄膜トランジスタの製造歩留りが悪化する。本態様によると、第10工程では、ドライエッチングのプラズマ中に存在する所定のラジカルの発光スペクトルの強度を測定することで、上記界面のシリコン酸化膜の有無を検知し、この検知結果により、第10工程を経た基板を第10工程以後の工程に供するか否かを判定する。これにより、上記界面のシリコン酸化膜の有無が検出できるため、第6工程によるシリコン酸化膜の除去状態を判断できる。その結果、シリコン酸化膜が除去された、良質な第1結晶性シリコン薄膜と第2非晶質シリコン薄膜を有する薄膜トランジスタ基板を選別し、歩留まりの高い薄膜トランジスタ基板を製造することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記第1結晶性シリコン薄膜及び前記第2非晶質シリコン薄膜のドライエッチングを停止して前記基板をリペアするリペア工程を含んでもよい。これにより、当該酸化膜があると検知された薄膜トランジスタ基板を、第10工程途中で製造工程から抜きだして、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜とを再度形成することにより、シリコン酸化膜を介さない良質な第1結晶性シリコン薄膜と第2非晶質シリコン薄膜を有する薄膜トランジスタ基板を製造することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記リペア工程にて、前記第1結晶性シリコン薄膜が露出した前記薄膜トランジスタ基板を、再度、前記第6工程から前記第10工程に供する第11工程とを含み、前記リペア工程は、前記第9工程で形成された前記感光性レジストを除去して前記第2非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第2非晶質シリコン薄膜を除去して前記第1結晶性シリコン薄膜を露出させる工程とを含んでもよい。本態様によると、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面にシリコン酸化膜があると検知された場合、その時点でドライエッチングを停止し、第1結晶性シリコン薄膜の表面を露出させるリペア工程を経て、第1結晶性シリコン薄膜の表面が露出した基板を、第6工程以降の工程に供する。これにより、ゲート電極、ゲート絶縁膜及び第1結晶性シリコン薄膜が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、さらに、前記リペア工程にて、前記ゲート絶縁膜が露出した前記薄膜トランジスタ基板を、再度、前記第4工程から前記第9工程に供する第11工程とを含み、前記リペア工程は、前記第9工程で形成された前記感光性レジストを除去して前記第2非晶質シリコン薄膜を露出させる工程と、前記露出させた前記第2非晶質シリコン薄膜及び前記第1結晶性シリコン薄膜を除去し、前記ゲート絶縁膜を露出させる工程とを含んでもよい。本態様によると、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面にシリコン酸化膜があると検知された場合、その時点でドライエッチングを停止し、ゲート絶縁膜の表面を露出させるリペア工程を経て、ゲート絶縁膜が露出した基板を、第4工程以降の工程に供する。これにより、ゲート電極及びゲート絶縁膜が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記第7工程以前の工程の製造条件を調整してもよい。これにより、自然酸化膜のない良品を、リペア工程を経ずに製造する歩留まりが向上し、製造コストを抑制できる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第10工程において前記シリコン酸化膜が有ると検知した場合は、前記基板を廃棄する廃棄工程を含んでもよい。これにより、自然酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記所定のラジカルは、前記第10工程におけるドライエッチングのプラズマ中に存在する、前記第2非晶質シリコン薄膜をエッチングするラジカルである。第10工程における所定のラジカルは、第2非晶質シリコン薄膜をエッチングするものであるため、第2非晶質シリコン薄膜のエッチング進行中は、第2非晶質シリコン薄膜のシリコンによって消費され、プラズマ中の存在する量が少なくなる。その結果、この間の上記ラジカルからの発光強度は小さい。ところが、第2非晶質シリコン薄膜のエッチングが終了し、仮に第1結晶性シリコン薄膜の表面にシリコン酸化膜が残存していた場合には、上記ラジカルの消費量は少なくなるため、プラズマ中の存在する量が増加する。その結果、この間の上記ラジカルからの発光強度は大きくなる。すなわち、所定のラジカルを、第10工程におけるドライエッチングのプラズマ中に存在する第2非晶質シリコン薄膜をエッチングするラジカルとし、この振舞いを測定することにより、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面のシリコン酸化膜の有無を高精度に判断することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記所定のラジカルは、ハロゲン元素を含むラジカルである。ハロゲン元素は、シリコン薄膜をエッチングする速度が高く、かつ、ハロゲン元素のラジカルは発光スペクトル強度も大きい。本態様によると、発光強度の変化を高精度に検知することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記ハロゲン元素は、ClまたはFである。本態様によれば、前記ハロゲンはCl、Fのいずれかとすることができる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第10工程では、前記ドライエッチングの際に、前記ドライエッチングのプラズマ中に存在する前記第2非晶質シリコン薄膜をエッチングするラジカルの発光スペクトルの強度を測定しつつ、前記発光スペクトルの強度の時間による二次微分係数を算出し、当該二次微分係数が0より大きく算出された場合に、前記シリコン酸化膜があると判定してもよい。本態様によれば、シリコン酸化膜の存在を早期に検知できるため、第10工程を経た薄膜トランジスタ基板を、早期にリペア工程へ供することができるようになる。また、リペア工程に供する基板の第1結晶性シリコン薄膜がエッチングされることを防止できるようにもなる。第1結晶性シリコン薄膜の表面がエッチングされた場合は、第1結晶性シリコン薄膜の表面は非晶質化するため、チャネル層として機能する第1結晶性シリコン薄膜の移動度などの特性が劣化するため、好ましくない。本態様によれば、第1結晶性シリコン薄膜がエッチングされない状態で、第10工程を経た基板をリペア工程へ供することができる。この場合には、リペア工程後、第1結晶性シリコン薄膜の再形成をせずに、第2非晶質シリコン薄膜の再形成工程から行えばよい。よって、製造工程が簡略化され、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。また、本発明の一態様に係る薄膜トランジスタ基板の製造方法によれば、前記第10工程において、前記シリコン酸化膜がないと検知された場合、さらに、第10工程以降の工程を含み、前記第10工程以降の工程は、前記第10工程でパターニングされた前記第1結晶性シリコン薄膜、前記第2非晶質シリコン薄膜及び前記ゲート絶縁膜を覆うようにコンタクト層を形成する工程と、前記コンタクト層上にソースドレイン電極となる金属膜を形成する工程と、前記金属膜上に、前記金属膜からソース電極及びドレイン電極を形成するためのレジストを配置する工程と、前記コンタクト層の表面が露出するまで、前記レジストを用いて前記金属膜をウェットエッチングして前記ソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極間の前記コンタクト層及び前記第2非晶質シリコン薄膜をドライエッチングする工程とを含むものである。本態様によれば、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面にシリコン酸化膜がないと検知された場合に、コンタクト層形成以降の後工程がなされるので、ソース電極、ドレイン電極が形成された薄膜トランジスタ基板にはシリコン酸化膜が介在せず、高歩留まり及び高品質の薄膜トランジスタ基板を製造することが可能となる。実施の形態以下、本発明の実施の形態における薄膜トランジスタ基板及びその製造方法について、図面を参照しながら説明する。図1は、本発明の実施の形態の薄膜トランジスタ基板の一部の構成を模式的に示す断面図である。この薄膜トランジスタ基板1は、ボトムゲート型の薄膜トランジスタ基板であって、基板11と、その基板11上に順次連続的に積層されたゲート電極12と、ゲート絶縁膜13と、半導体層15及び16と、コンタクト層18と、一対のSD電極19と、パッシベーション膜20とを備える。基板11は、例えばガラス等から構成されている。ゲート電極12は、金属、例えば、モリブデンタングステンMoW等から構成され、基板11上に形成されている。ゲート電極12は、例えば、スパッタ法により形成され、膜厚は、例えば、50nmである。ゲート絶縁膜13は、例えば、酸化シリコンSiOx、窒化シリコンSiNy、窒化酸化シリコンSiOxNy等から構成され、ゲート電極12を覆うように基板11及びゲート電極12上に形成されている。ゲート絶縁膜13は、例えば、プラズマCVD法により形成され、膜厚は、100~200nmである。半導体層15は、ゲート絶縁膜13上に形成された第1結晶性シリコン薄膜であり、微結晶のシリコンからなる。この半導体層15をチャネル層の構成要素として用いることにより、薄膜トランジスタのオン電流を増加させることが可能となる。半導体層15は、ゲート絶縁膜13上に第1非晶質シリコン薄膜を積層した後、当該第1非晶質シリコン薄膜にレーザー照射またはアニール処理をすることにより形成される。第1非晶質シリコン薄膜は、例えば、プラズマCVD法により形成される。また、半導体層15の膜厚は、20~70nmである。なお、微結晶シリコンとは、平均粒径が20nmから50nmの微結晶から構成されているシリコンと定義する。また、半導体層15は、微結晶シリコンよりも平均粒径の大きい結晶を含んだ多結晶シリコンから構成されていてもよい。半導体層16は、半導体層15上に形成された第2非晶質シリコン薄膜であり、非晶質のシリコンからなり、そのバンドギャップエネルギーEgは半導体層15のEgより大きい。これにより、薄膜トランジスタのオフ電流を低減することが可能となる。半導体層16は、例えば、1.8eV、半導体層15は1.1eVのEgを持つ。半導体層16は、例えば、プラズマCVD法により形成され、膜厚は、例えば、100nmである。半導体層15及び16は、電界効果型の薄膜トランジスタのチャネル層として機能する。コンタクト層18は、半導体層16よりもn型濃度が高く、例えば、Pドープされたn非晶質シリコン薄膜である。コンタクト層18は、例えば、プラズマCVD法により形成され、膜厚は、例えば、30nmである。一対のSD電極19は、コンタクト層18の表面上にソース電極及びドレイン電極が離間して設けられたものである。SD電極19は、導電性材料及び合金等の単層構造又は多層構造、例えば、アルミニウムAl、モリブデンMo、銅Cu、モリブデンタングステンMoW、チタンTi及びクロムCr等により構成されている。パッシベーション膜20は、例えば、窒化シリコンSiNyから構成され、下層に形成された薄膜トランジスタの各層を水蒸気や酸素から遮断する機能を有する。薄膜トランジスタの各層が、水蒸気や酸素にさらされることにより劣化酸化してしまうことを防止するためである。パッシベーション膜20は、例えば、プラズマCVD法により形成され、膜厚は、200~400nmである。上述した薄膜トランジスタ基板1の製造工程において、半導体層15の表面上には、自然酸化膜が形成される。この自然酸化膜を残したまま半導体層16が形成されると、後工程である半導体層15及び16の島化エッチングのレートが変動し、エッチングの停止タイミングが不安定となり、面内ムラが生じる。よって、半導体特性の劣化が大きくなり、薄膜トランジスタ基板として不良品になる。その結果、薄膜トランジスタ基板の歩留りが悪化し、製造コストが高くなるという問題が発生する。上記観点から、薄膜トランジスタ基板1の製造工程においては、半導体層15の形成後であって半導体層16の形成前に、半導体層16の成膜環境から大気に曝すことなく半導体層15の表面を水素プラズマ処理し自然酸化膜を除去する工程を導入している。次に、本発明の薄膜トランジスタ基板の製造方法を説明する。本発明の薄膜トランジスタ基板の製造方法は、薄膜トランジスタ基板を形成する工程フローの途中で、薄膜トランジスタ基板の仕掛品を良品判定し、不良と判定した仕掛品は、リペア工程にまわす。また、この仕掛品の判定は、半導体層を島化エッチングしている最中になされるものである。図2~図4は、それぞれ、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第1工程群、第2工程群、及び第3工程群を模式的に説明するための断面図である。上記製造方法は、第1工程群である図2a~e、第2工程群である図3a~d及び第3工程群である図4a~cの順に実行される。また、図5は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法を説明する動作フローチャートである。まず、基板11を準備する図5のS01。工程S01は、例えば、基板の洗浄や表面処理などの準備工程を含み、第1工程に相当する。次に、図2aに示されるように、基板11上にゲート電極12を形成する図5のS02。ゲート電極12の形成方法としては、例えば、基板11上にスパッタ法により金属膜を形成し、フォトレジストマスクを用いてウェットエッチングを行うことにより、上記金属膜を所望の形状にパターニングする。工程S02は、第2工程に相当する。次に、図2bに示されるように、基板11上であって、ゲート電極12が形成されていない領域、及びゲート電極12上に、ゲート絶縁膜13を形成する図5のS03。ゲート絶縁膜13の形成方法としては、例えば、プラズマCVD法が用いられる。工程S03は、第3工程に相当する。次に、ゲート絶縁膜13上に、非晶質シリコンからなる半導体層14を形成する図5のS04。半導体層14の形成方法としては、例えば、プラズマCVD法が用いられる。工程S04は、第4工程に相当する。なお、工程S03と工程S04とは、同一の真空槽内にて連続して実行されることが好ましい。次に、図2cに示されるように、半導体層14の少なくともゲート電極12の上方領域を結晶化することにより、半導体層14を、微結晶シリコンからなる半導体層15へと改質する図5のS05。ゲート電極12の上方領域を結晶化する方法としては、半導体層14へのレーザー照射またはアニール処理が用いられる。工程S05は、第5工程に相当する。次に、図2dに示されるように、半導体層15の表面のシリコン酸化膜を除去する図5のS06。上記シリコン酸化膜を除去する方法としては、半導体層15の表面を水素プラズマ処理することが挙げられる。なお、この水素プラズマ処理は、半導体層15と以降の工程で形成される半導体層16との界面に、自然酸化膜であるシリコン酸化膜を残さないという観点から、仕掛品を、上記水素プラズマ処理と半導体層16の製膜との間に、大気に曝さないことが好ましい。工程S06は、第6工程に相当する。次に、図2eに示されるように、半導体層15の表面に、非晶質シリコンからなる半導体層16を形成する図5のS07。半導体層16の形成方法としては、例えば、プラズマCVD法が用いられる。工程S07は、第7工程に相当する。次に、図3aに示されるように、半導体層16の表面であってゲート電極12の上方の領域に感光性レジスト17を形成する図5のS08。感光性レジスト17を形成する方法としては、フォトリソグラフィ法が挙げられる。工程S08は、第8工程及び第9工程に相当する。次に、図3bに示されるように、感光性レジスト17をマスクに用いて、半導体層15及び16を、ドライエッチングによりパターニングする図5のS09。工程S09は、第10工程に相当する。このとき、半導体層15及び16をドライエッチングする際に、ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定し、半導体層15と半導体層16との界面におけるシリコン酸化膜の有無を検知することにより、本工程までを経た薄膜トランジスタ基板の仕掛品をリペア工程へ供するか否かを判定する。上述した工程S06は、自然酸化膜であるシリコン酸化膜を水素プラズマにより除去する工程であるが、水素プラズマ処理によりシリコン酸化膜が完全に除去されたか、または、下地層である半導体層15の表面がダメージを受けていないか、という判断を、工程S06の実行中にすることは困難である。そこで、本発明の薄膜トランジスタ基板の製造方法では、工程S09による半導体層15及び16の島化エッチング時に、EPMEndPointMonitorを利用することにより、当該島化エッチング時に現れる半導体層15と半導体層16との界面の状況をモニタする。つまり、積層構造を有する半導体層の界面に発生した自然酸化膜の残存量を、工程S09である島化エッチング工程で検知し、仕掛品の良否を判定する。以下、本発明の製造方法の要部である工程S09について、詳細に説明する。図6は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程S09を説明する動作フローチャートである。まず、上述したように、半導体層15及び16をドライエッチングに供するS091。半導体層15及び16のドライエッチング中に、半導体層15と半導体層16との界面にシリコン酸化膜が検知されなかった場合S092でNo、ゲート絶縁膜13の表面が露出するまで半導体層15及び16をエッチングし、半導体層15及び16の島化エッチングを完了するS093。そして、半導体層15及び16が島化された仕掛品を、後述する工程S10~工程S12図5に記載に供する。一方、半導体層15及び16のドライエッチング中に、上記界面にシリコン酸化膜が検知された場合S092でYes、ドライエッチングを直ちに停止するS094。そして、ドライエッチングが停止された仕掛品を、リペア工程に供する図5の工程S13または工程S14。ここで、上記界面のシリコン酸化膜の検知方法について説明する。図7は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程S09で使用されるドライエッチング装置の構成を模式的に示す断面図である。真空槽内にハロゲン元素を含むエッチングガスが供給され、対向電極間に交流電圧が印加されることにより、真空槽内にプラズマ放電が発生する。この真空槽内に薄膜トランジスタ基板の仕掛品を配置することにより、感光性レジスト17で覆われていない半導体層15及び16が、活性化されたハロゲン元素ラジカルによりエッチングされる。ここで、活性化されたハロゲン元素は、非晶質シリコンに対するエッチングレートが高く、シリコン酸化膜に対するエッチングレートが低いという特性を有する。従って、真空槽内の真空度が一定に保たれている場合、非晶質シリコンがエッチングされている期間には、上記ラジカルは非晶質シリコンと重合物を形成する頻度が高いため、真空槽内でのラジカルとしての存在量は低くなる。よって、上記ラジカルの真空槽内での存在量をモニタすることにより、非晶質シリコンで構成された半導体層16から界面のシリコン酸化膜へのエッチング状態の遷移を把握することが可能となる。本発明の薄膜トランジスタ基板の製造方法では、上記ラジカルの真空槽内での存在量を、エッチングガス中のラジカルの発光スペクトルから抽出される特定波長の発光強度として検出している。具体的には、波長フィルタを介すことにより、特定波長の発光をホトディテクタにより検出させている。ホトディテクタは、例えば、CCDセンサであり、上述したラジカルの発光強度を電圧信号として演算器に出力する。上述した半導体層15及び16のドライエッチングの条件は、例えば、塩素ガスの流量は100SCCM、放電時の真空度は2Pa、RF周波数は13.56MHz、RF電力は300W、下部電極バイアス電力は50Wであるが、これに限定されない。図8は、塩素ラジカルの発光スペクトルを表すグラフである。実線で描かれたグラフは、非晶質シリコンからなる半導体層16がエッチングされている時の発光スペクトルを分光器で測定したグラフであり、破線で描かれたグラフは、半導体層15及び16がエッチングされた後のオーバーエッチング状態における発光スペクトルを分光器で測定したグラフである。つまり、実線で描かれた発光スペクトルは、非晶質シリコンがエッチングされているときの発光スペクトルであり、破線で描かれた発光スペクトルは、シリコン酸化物がエッチングされているときの発光スペクトルである。上述した、半導体層16からシリコン酸化膜へのエッチング状態の遷移を把握するには、上記両発光スペクトルにおける発光強度の差の大きい波長帯域を特定し、当該波長帯域の発光強度を観測することが好ましい。特定された波長帯域の発光強度を観測することにより、界面のシリコン酸化膜の存否を高精度に測定できる。図8の拡大図において、775nmの波長帯域において、両発光スペクトルにおける発光強度の差が大きいことが解る。つまり、シリコン酸化物がエッチングされているときのラジカルの発光強度を検出信号Sとし、非晶質シリコンがエッチングされているときのラジカルの発光強度を参照信号Nとしたとき、775nmの波長帯域におけるラジカルの発光強度は、高S/N比を有する信号となり得る。よって、界面におけるシリコン酸化膜の存在の有無を判定する工程S092では、例えば、塩素ラジカルの発光強度のS/N比が高い775nmにおける波長帯域に絞って、発光強度を観測することが望ましい。図9Aは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程S09において、シリコン酸化膜の残存が確認されたモニタ波形を表すグラフである。一方、図9Bは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における工程S09において、シリコン酸化膜の残存が確認されなかったモニタ波形を表すグラフである。両図とも、横軸はエッチング時間の推移を表し、縦軸は特定波長775nmにおけるラジカルの発光強度が電圧信号に変換された制御信号を表している。図9Aに示されるように、非晶質からなる半導体層16がエッチングされている期間図中a-Siエッチングと、微結晶からなる半導体層15がエッチングされている期間図中uc-Siエッチングとの間に、上記特定波長における塩素ラジカルの発光強度が高くなる時間帯が観測される。これは、半導体層16と半導体層15との界面において、シリコン酸化物が存在していることを示しているものである。一方、図9Bに示されるように半導体層16がエッチングされている期間図中a-Siエッチングと、半導体層15がエッチングされている期間図中uc-Siエッチングとの間には、塩素ラジカルの発光強度が高くなる時間帯が観測されない。これは、半導体層16と半導体層15との界面において、シリコン酸化物が存在していないことを示しているものである。以上のようにして、所定のラジカルを、工程S09におけるドライエッチングのプラズマ中に存在する非晶質シリコンをエッチングするラジカルとし、この量を測定することにより、半導体層15と半導体層16との界面のシリコン酸化膜の有無を高精度に判断することが可能となる。なお、工程S09におけるドライエッチングに使用されるラジカルは、ハロゲン元素を含むラジカルであることが好ましい。ハロゲン元素は、シリコン薄膜をエッチングする速度が高く、かつ、ハロゲン元素のラジカルは発光スペクトル強度も大きい。また、上記ハロゲン元素は、ClまたはFであることが望ましい。また、工程S09におけるドライエッチングの際に取得される波形図において、発光強度の時間による二次微分係数を算出し、当該二次微分係数が0より大きく算出された場合に、上記界面にシリコン酸化膜があると判定してもよい。例えば、ある時刻において、当該時刻の直前の所定期間における発光強度の傾きよりも、当該時刻を含む所定の期間における発光強度の傾きが大きい場合図9Aの破線参照に、当該時刻における上記二次微分係数が0より大きいと判断する。これにより、シリコン酸化膜の存在を早期に検知できるため、検知時点でドライエッチングを停止し、ドライエッチング途中の薄膜トランジスタ基板を、早期にリペア工程へ供することができるようになる。また、リペア工程に供する基板の半導体層15がエッチングされることを防止できるようにもなる。半導体層15の表面がエッチングされた場合は、半導体層15の表面が非晶質化するため、チャネル層として機能する半導体層15の移動度などの特性が劣化するため、好ましくない。この場合には、後述するリペア工程S14図5に記載を経た後、半導体層14を積層する工程S04から再実行する必要がある。本態様によれば、半導体層15がエッチングされない状態で、仕掛品をリペア工程へ供することが可能となる。この場合には、例えば、後述するリペア工程S13図5に記載を経た後、半導体層15の再形成をせずに、半導体層16を積層する工程S06の再形成工程から行えばよい。よって、製造工程が簡略化され、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。次に、界面におけるシリコン酸化膜の存在の有無を判定する工程S092において、半導体層16と半導体層15との界面において、シリコン酸化膜が存在していると判定された場合に供するリペア工程について説明する。図10は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第1のリペア工程を模式的に説明するための断面図である。図10a~dに記載されたリペア工程は、界面におけるシリコン酸化膜が存在すると判定された場合、半導体層16の島化エッチング途中である仕掛品を、半導体層15までが積層された仕掛品へと再生するものである。まず、上記界面にシリコン酸化膜があると検知された場合、工程S09の島化エッチング図10bを停止して、残存している感光性レジスト17を除去する図10c。これにより、半導体層16を露出させる。次に、露出させた半導体層16を除去する図10d。これにより、半導体層15を露出させる。つまり、図5に記載された製造工程において、工程S05が完了した状態へと再生する。図10c及び図10dに記載された工程は、図5に記載されたリペア1に相当する。次に、上記リペア工程を経た薄膜トランジスタ基板の再生品を、再度、工程S06から工程S09に供する。この再生品を、工程S06から工程S09に供する工程は、第11工程に相当する。上記リペア工程により、ゲート電極12、ゲート絶縁膜13及び半導体層15が形成された仕掛品の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。図11は、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法における第2のリペア工程を模式的に説明するための断面図である。図11a~dに記載されたリペア工程は、界面におけるシリコン酸化膜が存在すると判定された場合、半導体層16及び15の島化エッチング途中である仕掛品を、ゲート絶縁膜13までが積層された仕掛品へと再生するものである。まず、上記界面にシリコン酸化膜があると検知された場合、工程S09の島化エッチング図11bを停止して、残存している感光性レジスト17を除去する図11c。これにより、半導体層16を露出させる。次に、露出させた半導体層16を除去する。これにより、半導体層15を露出させる。次に、露出させた半導体層15を除去する図11d。これにより、ゲート絶縁膜13を露出させる。つまり、図5に記載された製造工程において、工程S03が完了した状態へと再生する。図11c及び図11dに記載された工程は、図5に記載されたリペア2に相当する。次に、上記リペア工程を経た薄膜トランジスタ基板の再生品を、再度、工程S04から工程S09に供する。この再生品を、工程S04から工程S09に供する工程は、第11工程に相当する。上記リペア工程により、ゲート電極12及びゲート絶縁膜13が形成された基板の再利用ができるため、製造歩留まりが高い薄膜トランジスタ基板を製造することが可能となる。なお、上述した2つのリペア工程の選択については、予めいずれのリペア工程を実行するかを決定しておいてもよいし、また、EPMによるシリコン酸化膜の有無の観測中において、リアルタイムで、いずれかのリペア工程を選択する方法をとってもよい。EPMによる観測中においてリペア工程を選択する場合には、例えば、シリコン酸化膜の存在が検知されドライエッチングを停止した時間によりリペア工程を選択することができる。次に、工程S01~工程S09を経た仕掛品の後工程について説明する。まず、図3cに示されるように、ゲート絶縁膜13、半導体層15及び16を覆うようにコンタクト層18を形成するS10。コンタクト層18の形成方法としては、例えば、プラズマCVD法が用いられる。次に、図3dに示されるように、コンタクト層18上に、一対のSD電極19となる金属膜19aを形成する。そして、金属膜19a上に、感光性レジスト17を配置する。次に、図4aに示されるように、コンタクト層18の表面が露出するまで、感光性レジスト17を用いて金属膜19aをウェットエッチングしてSD電極19形成する図5のS11。金属膜19aの形成方法としては、例えば、スパッタ法が用いられる。なお、金属膜19aからSD電極19を形成するためのエッチングは、ドライエッチングであってもよい。次に、図4bに示されるように、SD電極19のソース-ドレイン間に露出したコンタクト層18及びその下層である半導体層16をドライエッチングし、チャネル層の形成を完了する図5のS12。最後に、図4cに示されるように、薄膜トランジスタ全体を覆うように、パッシベーション膜20を形成する。パッシベーション膜20の形成方法としては、例えば、プラズマCVD法が用いられる。以上の製造工程により、本発明の薄膜トランジスタ基板の製造方法が完了する。結晶性シリコンからなる半導体層15と非晶質シリコンからなる半導体層16とが積層されたチャネル層の薄膜トランジスタでは、両層の界面にシリコン酸化膜が介在すると、当該酸化膜には電荷が蓄積し、この電荷によりチャネル層を移動するキャリアの移動特性やオン特性が劣化する。本発明の薄膜トランジスタ基板の製造方法によれば、工程S09では、ドライエッチングのプラズマ中に存在する所定のラジカルの発光強度を測定することで、上記界面にシリコン酸化膜の有無を検知する。これにより、当該酸化膜があると検知された薄膜トランジスタ基板を、当該酸化膜を除去するリペア工程に供することが可能となる。これにより、上記界面のシリコン酸化膜の有無が検出できるため、工程S06によるシリコン酸化膜の除去状態を判断できる。その結果、シリコン酸化膜が除去された、良質な半導体層15及び16を有する薄膜トランジスタ基板を選別し、歩留まりの高い薄膜トランジスタ基板を製造することが可能となる。また、シリコン酸化膜が残存している薄膜トランジスタ基板を、工程S09途中で製造工程から抜きだして、半導体層15及び16を再度形成することにより、シリコン酸化膜を介さない良質な半導体層を有する薄膜トランジスタ基板を製造することが可能となる。有機ELディスプレイへの適用次に、本発明の製造方法により製造された薄膜トランジスタ基板が利用される有機ELディスプレイについて説明する。図12~図14を参照して、本発明の実施の形態に係る薄膜トランジスタ基板1を有する有機ELディスプレイ50を説明する。図12は、実施の形態に係る薄膜トランジスタ基板を示す図である。図13は、実施の形態に係る薄膜トランジスタ基板を搭載した有機ELディスプレイの斜視図である。図14は、画素を駆動する画素回路の回路構成を示す図である。まず、薄膜トランジスタ基板1は、図12に示されるように、複数図12では2個の有機ELディスプレイ50の構成要素である。また、有機ELディスプレイ50は、図13に示されるように、下層より、薄膜トランジスタ基板1、平坦化膜図13では図示省略、陽極52、有機EL層53、及び透明陰極54の積層構造体である。薄膜トランジスタ基板1には、複数の画素100がm行×n列のマトリクス状に配置されている。各画素100は、それぞれに設けられた画素回路60によって駆動される。また、薄膜トランジスタ基板1は、行状に配置される複数のゲート配線61と、ゲート配線61と交差するように列状に配置される複数の金属配線であるソース配線62と、ソース配線62に平行に延びる複数の金属配線である電源配線63図13では図示省略とを備える。このゲート配線61は、画素回路60のそれぞれに含まれるスイッチング素子として動作する第1トランジスタ70のゲート電極71図13では図示省略を行毎に接続する。第1トランジスタ70は、図1に記載された構造を有する薄膜トランジスタであり、電界効果トランジスタである。ソース配線62は、画素回路60のそれぞれに含まれるスイッチング素子として動作する第1トランジスタ70のソース電極72図13では図示省略を列毎に接続する。電源配線63は、画素回路60のそれぞれに含まれる駆動素子として動作する第2トランジスタ80のドレイン電極82図13では図示省略を列毎に接続する。第2トランジスタ80は、図1に記載された構造を有する薄膜トランジスタであり、電界効果トランジスタである。画素回路60は、図14に示されるように、スイッチ素子として動作する第1トランジスタ70と、駆動素子として動作する第2トランジスタ80と、第1トランジスタ70のゲート電極71に接続されている1本のゲート配線61と、1本のソース配線62および1本の電源配線63と、対応する画素に表示するデータを記憶するキャパシタ84とで構成される。第1トランジスタ70は、ゲート配線61に接続されるゲート電極71と、ソース配線62に接続されるソース電極72と、キャパシタ84及び第2トランジスタ80のゲート電極81に接続されるドレイン電極73と、半導体層15及び16図14では図示省略とで構成される。この第1トランジスタ70は、接続されたゲート配線61及びソース配線62に所定の電圧が印加されると、当該ソース配線62に印加された電圧値を表示データとしてキャパシタ84に保存する。第2トランジスタ80は、第1トランジスタ70のドレイン電極73に接続されるゲート電極81と、電源配線63及びキャパシタ84に接続されるドレイン電極82と、陽極52に接続されるソース電極83と、半導体層15及び16図14では図示省略とで構成される。この第2トランジスタ80は、キャパシタ84が保持している電圧値に対応する電流を電源配線63からソース電極83を通じて陽極52に供給する。すなわち、上記構成の有機ELディスプレイ50は、ゲート配線61とソース配線62との交点に位置する画素100毎に表示制御を行うアクティブマトリクス方式を採用している。本発明の薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板1は、薄膜トランジスタの半導体二層構造に自然酸化膜が介在していないので、良好なチャネル領域のオーミック特性が確保される。よって、薄膜トランジスタ基板1が適用された有機ELディスプレイ50は、薄膜トランジスタに起因した表示の点欠陥が抑制された高表示品質が確保される。以上、上記実施の形態では、第1結晶性シリコン薄膜である半導体層15と第2非晶質シリコン薄膜である半導体層16との界面にシリコン酸化膜があると判断した場合に、リペアすることを一実施の形態として記載した。しかしながら、本発明の薄膜トランジスタ基板の製造方法は、上述したリペア工程を含む上記実施の形態に限定されない。すなわち、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面にシリコン酸化膜があると判断した場合には、第10工程を経た基板を第10工程以後の工程に供することができない、と判断してもよい。また、本発明の別の態様として、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面にシリコン酸化膜があると判断した場合には、第7工程以前の少なくともいずれかの工程の製造条件を調整してもよい。第7工程以前の少なくともいずれかの工程の製造条件を調整する具体的な一例は、図2dに示されるように、半導体層15の表面のシリコン酸化膜を除去する工程図5のS06において、上記シリコン酸化膜を除去する水素プラズマ処理の条件の中で、例えば、RF電力を増加させる、下部電極バイアス電力を増加させる、などのいずれかの調整によって、水素プラズマ中のラジカル密度を増加させることで実施できる。これによれば、上記界面にシリコン酸化膜のない良品を、リペア工程を経ずに製造する歩留まりが向上し、製造コストを抑制できる。また、本発明の別の態様として、第1結晶性シリコン薄膜と第2非晶質シリコン薄膜との界面に酸化膜があると判断した場合に、製造工程の途中で基板を廃棄してもよい。これによれば、上記界面にシリコン酸化膜のない良品のみを後工程処理できる。その結果、歩留りが悪化せず、製造コストを抑制できる。以上、本発明の薄膜トランジスタ基板の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。