"画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の20以上50以下になるように、前記開口及び前記接続部を形成する固体撮像素子の製造方法。請求項1記載の固体撮像素子の製造方法であって、前記接続部を形成する工程では、前記接続部をサリサイド化しない固体撮像素子の製造方法。請求項1又は2記載の固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成する固体撮像素子の製造方法。請求項3記載の固体撮像素子の製造方法であって、前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成する固体撮像素子の製造方法。請求項3又は4記載の固体撮像素子の製造方法であって、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子の製造方法。画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の20以上50以下になっている固体撮像素子。請求項6記載の固体撮像素子であって、前記接続部がサリサイド化されていない固体撮像素子。請求項6又は7記載の固体撮像素子であって、前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備える固体撮像素子。請求項8記載の固体撮像素子であって、前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されている固体撮像素子。請求項8又は9記載の固体撮像素子であって、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含む固体撮像素子。請求項6~10のいずれか1項記載の固体撮像素子を備える撮像装置。しかしながら、上述したpnp構造では、導電性プラグと接続される高濃度のn型不純物層の表面欠陥に起因して暗電流が発生しがちである。この暗電流を低減するには、高濃度のn型不純物層の面積を小さくすることが有効と考えられる。高濃度のn型不純物層の面積を最小化するために、特許文献1、2では、半導体基板上に層間絶縁膜を形成後、この層間絶縁膜に導電性プラグを埋め込むための開口を形成し、この開口を介して半導体基板にイオン注入を行って高濃度のn型不純物層を形成し、その後、この開口内に導電性材料を埋めて導電性プラグを形成する方法を開示している。この方法によれば、高濃度のn型不純物層と導電性プラグの面積をほぼ同じにすることができ、高濃度のn型不純物層の面積を小さくすることができる。しかし、この方法では、層間絶縁膜形成後に高濃度のn型不純物層のイオン注入を行うため、高濃度のn型不純物層が半導体基板の深くまで十分に形成されない等の製造工程に起因する特性のバラツキが大きくなり、歩留まりが低下する。このような歩留まりの低下を防止するためには、層間絶縁膜形成前に、イオン注入により高濃度のn型不純物層を形成し、その後、高濃度のn型不純物層の上に層間絶縁膜を形成し、この層間絶縁膜の高濃度のn型不純物層上方に開口を形成し、この開口に導電性材料を埋め込んで導電性プラグを形成するといった方法を採用するのがよいと考えられる。しかし、この方法では、高濃度のn型不純物層と導電性プラグとの位置あわせずれを考慮して、高濃度のn型不純物層の面積を導電性プラグよりも大きくする必要があり、暗電流をいかに低減させるかが課題になる。なお、このような課題は、pnp構造に限らず、半導体基板内に、導電性プラグと半導体基板とのオーミックコンタクトを形成するための接続部接続部自体に電荷を蓄積する場合も含むを設ける場合に発生するものであり、このような導電性プラグとオーミックコンタクトを形成する接続部を有する固体撮像素子において、接続部付近で発生する暗電流をいかに低減させるかが、高感度及び高解像度の積層型の固体撮像素子を実用化する上で重要になる。本発明は、上記事情に鑑みてなされたものであり、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することを目的とする。本発明の固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の20以上50以下になるように、前記開口及び前記接続部を形成するものである。この方法により、歩留まりの向上と暗電流の低減を両立させることができる。本発明の固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の20以上50以下になっているものである。この構成により、歩留まりの向上と暗電流の低減を両立させることができる。本発明の撮像装置は、前記固体撮像素子を備えるものである。本発明によれば、高い歩留まりと暗電流の低減が可能な積層型の固体撮像素子の製造方法、固体撮像素子、及びこれを備える撮像装置を提供することができる。以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の一実施形態を説明するための積層型の固体撮像素子の1つの画素100の概略構成を示す断面模式図である。この積層型の固体撮像素子は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。また、この積層型の固体撮像素子は、図1に示す画素100を、一次元状又は二次元状に複数個配列した構成となっている。図1に示すように、全ての画素100で共通のp型シリコン基板1上には、絶縁層2を介して受光部Pが形成されている。受光部Pは、p型シリコン基板1上方に形成された画素電極3と、画素電極3上方に形成された対向電極5と、画素電極3と対向電極5の間に設けられた受光層4とを含む。対向電極5には、その上方から光が入射される。対向電極5は、受光層4に光を入射させる必要があるため、入射光に対して透明なITO等の導電性材料で構成される。対向電極5は、固体撮像素子の全ての画素100で共通の一枚構成であるが、画素100毎に分割して設けられていても良い。画素電極3は、画素100毎に分割された薄膜電極であり、透明又は不透明の導電性材料ITOやアルミニウムや窒化チタン等で構成される。受光層4は、入射光のうちの特定の波長域を吸収し、当該吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された光電変換層を少なくとも含む層である。受光層4には、そこに含まれる光電変換層と対向電極5の間、又は、当該光電変換層と画素電極3の間に、それら電極から当該光電変換層に電荷が注入されるのを抑制する電荷ブロッキング層が設けられていてもよい。また、受光層4には、その他の機能性層を設けてもよい。受光層4は、固体撮像素子の全ての画素100で共通の一枚構成である。本実施形態では、受光層4で発生した電荷のうちの電子が画素電極3に移動し、正孔が対向電極5に移動するように、対向電極5にはバイアス電圧が印加される。画素電極3に正孔が移動し、対向電極5に電子が移動するように、受光層4の構成及び印加するバイアス電圧を設定してもよい。p型シリコン基板1表面には、上記受光部Pの画素電極3と電気的に接続される高濃度のn型不純物層からなる接続部11が形成されている。接続部11上には、絶縁層2を貫通する導電性材料からなる導電性プラグ20が形成されている。接続部11は、導電性プラグ20とオーミックコンタクトを形成するように、その濃度が調整されている。導電性プラグ20上には、画素電極3が形成されて導電性プラグ20と画素電極3との電気的接続がなされている。p型シリコン基板1内においてp型シリコン基板1の表面から少し離間した位置には、受光層4で発生して画素電極3及び導電性プラグ20を介して接続部11に移動した電荷を蓄積するための、接続部11よりも低濃度のn型不純物層からなる電荷蓄積部13が形成されている。電荷蓄積部13は接続部11と接触しており、接続部11に移動した電荷が電荷蓄積部13に蓄積されるようになっている。平面視において、接続部11は電荷蓄積部13の内側に形成されている。電荷蓄積部13の接続部11と接している領域以外の領域とp型シリコン基板1表面との間には、電荷蓄積部13表面で発生する暗電流を防止するために、p型不純物層からなる暗電流低減層12が設けられている。接続部11は、この暗電流低減層12を貫通して電荷蓄積部13に接するように形成されている。暗電流低減層12の右隣には、電荷蓄積部13の蓄積電荷が転送されるn型不純物からなるフローティングディフュージョンFD16が形成されている。暗電流低減層12とFD16との間のp型シリコン基板1上には、図示しないゲート絶縁膜を介してゲート電極15が形成されている。このゲート電極15は、電荷蓄積部13の蓄積電荷をFD16に転送する電荷転送部として機能する。p型シリコン基板1には、FD16に転送された電荷量に応じた信号を外部に出力するための信号読出し部としてMOS回路17が形成されている。MOS回路17は、FD16をリセットするリセットトランジスタ、FD16の電位に応じた信号を出力する出力トランジスタ、出力トランジスタの出力信号を選択的に出力信号線に出力する選択トランジスタによって構成される。図2は、図1に示す画素100の接続部11と導電性プラグ20を設計した通りに、ずれなく形成したときの平面視における形状及び位置関係を示す図である。接続部11と導電性プラグ20の平面視形状は矩形図2の例では正方形であり、導電性プラグ20は、接続部11よりもその面積が小さく、かつ、その中心が接続部11の中心と一致するように配置されている。図2において、接続部11の中心を通る全ての方向における接続部11の一方の端部から導電性プラグ20の一方の端部までの距離と、当該全ての方向における接続部11の他方の端部から導電性プラグ20の他方の端部までの距離は同じになっている。例えば、接続部11の中心を通る左右方向又は上下方向における接続部11の一方の端部左端部又は上端部から導電性プラグ20の一方の端部左端部又は上端部までの距離と、当該方向における接続部11の他方の端部右端部又は下端部から導電性プラグ20の他方の端部右端部又は下端部までの距離はそれぞれdとなっている。また、図2の左右方向又は上下方向における導電性プラグ20の幅はhとなっている。以下では、上記距離dを、導電性プラグ20からの接続部11の広がりdという。図3は、図1に示した固体撮像素子の製造工程を説明する図である。まず、酸化シリコン膜等のゲート絶縁膜が表面に形成されたp型シリコン基板1に、暗電流低減層12、電荷蓄積部13、ゲート電極15、FD16、MOS回路17、及び素子分離層を通常のCMOSプロセスによって形成する。例えば、暗電流低減層12及び電荷蓄積部13は、p型シリコン基板1上方に、暗電流低減層12及び電荷蓄積部13を形成すべき位置に開口を有するフォトマスクを用いて、選択的にイオン注入を行うことにより形成されるFIG3A。次に、p型シリコン基板1上方に、電荷蓄積部13上の接続部11を形成すべき位置平面視において電荷蓄積部13の内側の位置に開口を有するフォトマスクを用いて、選択的にイオン注入を行って接続部11を形成するFIG3B。他の高濃度不純物領域同様に接続部11を形成した後、接続部11をサリサイド化する。なお、上記説明では、便宜上、ゲート電極15、FD16、MOS回路17、及び素子分離層を先に形成し、最後に接続部11を形成するものとしたが、この順番には限定されない。CMOSプロセスに則って、適切な手順でこれらの回路を形成することが望ましい。次に、p型シリコン基板1上方に、絶縁層2を形成し、この絶縁層2の接続部11上にエッチングによって開口kを形成するFIG3C。この開口kは、接続部11との位置あわせずれを考慮し、接続部11との関係が、図2に示される接続部11と導電性プラグ20の平面視における形状及び位置関係と同じになるように設計して形成される。次に、絶縁層2上に導電性材料を成膜して開口kに当該導電性材料を埋め込み、開口kに埋め込まれなかった余分な導電性材料を平坦化により除去して、導電性プラグ20を形成するFIG3D。この後は、導電性プラグ20上への画素電極3の形成、受光層4の形成、対向電極5の形成を順次行うことにより絶縁層2上に受光部Pを設けて固体撮像素子を完成させる。発明者は、上記のようなプロセスで積層型の固体撮像素子を製造するにあたり、接続部11の中心を通る全ての方向における、接続部11と導電性プラグ20の間の距離の導電性プラグ20の幅に対する比広がり比が50以下になるように、接続部11と導電性プラグ20の面積及び形成位置を設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減できることを見出した。例えば、図2において、導電性プラグ20の幅hに対する広がりdの比単位は。以下、広がり比と呼ぶが50以下になるように、接続部11の面積接続部11形成用のフォトマスクの開口面積と、開口kの面積開口k形成用のハードマスクを形成する際のフォトリソマスクの開口面積導電性プラグ20の面積と同義と、接続部11と導電性プラグ20の形成位置とを設計することで、いかなるプロセスルールで固体撮像素子を製造した場合でも、暗電流を低減することができる。なお、上記広がり比は、暗電流の観点から言えば小さいほどよいが、あまり小さくすると、接続部11と導電性プラグ20との位置あわせずれにより、接続部11が暗電流低減層12及び電荷蓄積部13の外部まではみ出してしまい、製造における歩留まりが低下する。発明者は、検討の結果、広がり比の下限値を20として接続部11と導電性プラグ20を設計し、形成することで、歩留まりの低下を防げることを見出した。以下、本発明における広がり比の数値範囲の根拠について説明する。図4は、接続部11の広がりdと固体撮像素子の暗電流との関係を検討した結果を示す図である。図4では、プロセスルールの異なる3種類の固体撮像素子について、広がりdを変化させたときの暗電流の変化の検討結果を示した。なお、導電性プラグ20の幅hは、プロセスルールにしたがって一意に決まる。ここでは、プロセスルールとして、導電性プラグ20の幅hが、0.12μm、0.18μm、0.24μmとなる3つの世代について検討した。図4に示す結果から、同じ広がりdにおける暗電流を比較すると、導電性プラグ20の幅hが小さいものの方が、暗電流が大きくなることが分かる。広がりdが同じであれば、導電性プラグ20の幅hが小さい固体撮像素子における接続部11の平面積は、導電性プラグ20の幅hが大きい固体撮像素子における接続部11の平面積よりも小さい。そのため、接続部11の平面積が小さい固体撮像素子の方が暗電流は低くなると考えられるが、図4の結果ではそうなっていない。これは、最小線幅が狭いプロセスルールの方が接続部11の濃度が高く、欠陥も多いことに起因していると考えられる。このような結果から、単純に接続部11の幅だけを小さくしても、プロセスルールによっては暗電流がむしろ高くなることがわかる。発明者は、図4のグラフを検討した結果、いずれのプロセスルールであっても、固体撮像素子の暗電流は、接続部11の平面積ではなく、接続部11の大きさと導電性プラグ20の大きさの関係によって決まると考えた。そこで、接続部11と導電性プラグ20の大きさを規定する指標として、導電性プラグ20の幅hに対する広がりdの比上記広がり比=d/h×100を算出し、図4に示すグラフの横軸をこの広がり比に置き換えた図5を作成した。なお、図5には、固体撮像素子として一般的に実用上問題にならない暗電流の基準レベルを破線で示してある。図5のグラフでは、いずれのプロセスルールであっても広がり比と暗電流との関係がほぼ一致している。したがって、この図5に示す結果から、広がり比を50以下に設計して接続部11及び導電性プラグ20を形成すれば、プロセスルールに関わらずに、暗電流を実用上問題にならないレベルにまで低減させられることがわかった。次に、導電性プラグ20の幅hが0.18μmの固体撮像素子について、接続部11をサリサイド化した場合とサリサイド化しない場合とで暗電流に差がでるかどうかを検討した。サリサイド化しないことで、動作速度が低下する懸念はあるが、暗電流を低減する効果が期待できる。検討した結果を図6に示す。横軸に広がり比、縦軸に暗電流をプロットした。図6に示す結果から、接続部11をサリサイド化しないことで、サリサイド化した場合よりも暗電流を低減できることが分かる。このような非サリサイド効果は、導電性プラグ20の幅hが0.12μm、0.24μmの固体撮像素子についても同様に得られる。なお、図4,5のグラフは、接続部11をサリサイド化した場合について得られたものである。図7は、広がり比と固体撮像素子の歩留まりとの関係を検討した結果を示す図である。図7では、導電性プラグ20の幅hが0.12μm、0.18μm、0.24μmのプロセスルールが異なる3種類の固体撮像素子について、広がり比を変化させたときの歩留まりを検討した結果を示している。平面視において、導電性プラグ20が接続部11の内側からはみ出して形成された場合には、その固体撮像素子は製品としてNG不合格とし、導電性プラグ20が接続部11の内側に形成されていれば、その固体撮像素子は製品としてOK合格として、歩留まりを求めた。図7のグラフから、広がり比を20以上に設計して接続部11及び導電性プラグ20を形成することで、固体撮像素子製造において一般的に求められる受け入れられる高い歩留まりを得られることが分かる。なお、歩留まりについては、接続部11をサリサイド化しない場合でも、サリサイド化した場合と変わらないシミュレーション結果となった。以上のように、図5,7に示す結果から、広がり比を20以上50以下に設計して接続部11及び導電性プラグ20を形成することで、いずれのプロセスルールで固体撮像素子を製造した場合でも、低暗電流と高い歩留まりを両立させられることがわかる。なお、広がり比を20以上50以下に設計して固体撮像素子を製造した場合でも、接続部11と導電性プラグ20の位置関係は、製造ばらつきにより、図2に示したような設計通りの値にはならない場合がある。しかし、製品としてOKになった固体撮像素子では、導電性プラグ20が接続部11の内側に形成されている。つまり、製品としてOKになった固体撮像素子では、平面視において導電性プラグ20の中心を通る全ての方向例えば左右方向における導電性プラグ20の幅Hに対する、当該方向における接続部11の一方の端部左端部から導電性プラグ20の一方の端部左端部までの距離Aと当該方向における接続部11の他方の端部右端部から導電性プラグ20の他方の端部右端部までの距離Bの平均値DAB/2の比が、20以上50以下になる。したがって、本発明の製造方法により、平面視において導電性プラグ20の中心を通る全ての方向における幅Hに対する平均値Dの比が20以上50以下である、製品として合格の固体撮像素子を高い歩留まりで製造することができる。図8は、図2に示す画素100の変形例である画素200の断面模式図である。図8において、図1と同じ構成には同一符号を付してある。図8に示す画素200は、平面視において、電荷蓄積部13が接続部11と完全に重なるように配置されずに、電荷蓄積部13と接続部11が一部だけ重なるように配置されている点を除いては、図1に示した画素100の構成と同じである。図8に示した画素構成であれば、接続部11の左隣の領域を狭めることができ、画素サイズを縮小することが可能になる。以上説明した実施態様では、導電性プラグ20と接続部11の平面視形状は矩形であるが、導電性プラグ20と接続部11の平面視形状はこれに限られるものではない。例えば、導電性プラグ20と接続部11の平面視形状が円形であってもよいし、一方が矩形、他方が円形であってもよい。また、電荷蓄積部13に蓄積された電荷をCCDに読出し、このCCDにて電荷を出力アンプまで転送し、この出力アンプから当該電荷に応じた信号を出力する構成としてもよい。また、電荷蓄積部13に電子を蓄積するものとしたが、正孔を蓄積して、正孔量に応じた信号を読みだす構成にしてもよい。この場合、信号読み出し回路の極性を適宜変更すればよい。以上説明してきたように、本明細書には次の事項が開示されている。開示された固体撮像素子の製造方法は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子の製造方法であって、前記固体撮像素子は、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備えるものであり、マスクを用いた不純物注入により、前記半導体基板表面に前記接続部を形成する工程と、前記信号読み出し部及び前記接続部を形成した前記半導体基板上方に絶縁層を形成し、前記絶縁層に前記接続部の面積よりも小さくかつ前記接続部まで達する開口を形成する工程と、前記開口に導電性材料を埋め込んで前記導電性プラグを形成する工程と、前記導電性プラグ上に前記画素電極を形成する工程とを含み、設計上は、前記開口の中心が前記接続部の中心と一致し、かつ、前記半導体基板表面に平行な方向であって前記接続部の中心を通る全ての方向における前記開口の端部から前記接続部の端部までの距離が当該方向における前記開口の幅の20以上50以下になるように、前記開口及び前記接続部を形成するものである。この方法により、歩留まりの向上と暗電流の低減を両立させることができる。開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部をサリサイド化しないものである。この方法により、暗電流を更に低減することができる。開示された固体撮像素子の製造方法は、前記固体撮像素子は、前記半導体基板内において前記接続部に接して形成される前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層からなる、前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備え、前記接続部を形成する工程では、前記電荷蓄積部と前記反対導電型の不純物層が形成された前記半導体基板に不純物注入を行って前記接続部を形成するものである。この方法により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。開示された固体撮像素子の製造方法は、前記接続部を形成する工程では、前記接続部を、平面視において前記電荷蓄積部の内側に形成し、かつ、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の前記不純物層を貫通して前記電荷蓄積部に接触するように形成するものである。この方法により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。開示された固体撮像素子の製造方法は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。この方法により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。開示された固体撮像素子は、画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に設けられる光電変換層を含む受光層とを有する受光部が半導体基板上方に複数配列された固体撮像素子であって、前記半導体基板上方に形成され、前記画素電極と電気的に接続される導電性プラグと、前記半導体基板表面に形成され、前記導電性プラグとオーミックコンタクトを形成する不純物層からなる接続部と、前記受光層で発生して前記画素電極及び前記導電性プラグを介して前記接続部に移動した電荷に応じた信号を読みだす前記半導体基板に形成された信号読み出し部とを備え、平面視において、前記導電性プラグの面積は前記接続部の面積よりも小さく、かつ、前記導電性プラグは前記接続部よりも内側に配置されており、前記半導体基板表面に平行な方向であって前記導電性プラグの中心を通る全ての方向における前記接続部の一方の端部から前記導電性プラグの一方の端部までの距離と、当該方向における前記接続部の他方の端部から前記導電性プラグの他方の端部までの距離との平均値が、当該方向における前記導電性プラグの幅の20以上50以下になっているものである。この構成により、歩留まりの向上と暗電流の低減を両立させることができる。開示された固体撮像素子は、前記接続部がサリサイド化されていないものであるこの構成により、暗電流を更に低減することができる。開示された固体撮像素子は、前記半導体基板内に前記接続部に接して形成された前記接続部と同じ導電型でかつ前記接続部よりも低濃度の不純物層であって前記接続部に移動した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部と前記半導体基板表面との間に形成された前記電荷蓄積部とは反対導電型の不純物層とを備えるものである。この構成により、電荷蓄積部と半導体基板表面の間に設けられた不純物層によって電荷蓄積部がピニングされるため、電荷蓄積部に起因する暗電流を低減することができる。また、電荷蓄積部から他の部分に電荷を転送する場合に完全転送が可能になるため、残像の発生を抑制することができる。開示された固体撮像素子は、前記接続部は、平面視において前記電荷蓄積部の内側に形成され、前記電荷蓄積部と前記半導体基板表面との間に形成された前記反対導電型の不純物層を貫通して、前記電荷蓄積部に接触するように形成されているものである。この構成により、接続部から電荷蓄積部へスムーズに電荷が移動するため、感度が向上する。開示された固体撮像素子は、前記信号読み出し部は、前記電荷蓄積部に蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタによって転送された電荷を蓄積する第二の電荷蓄積部とを含むものである。この構成により、電荷蓄積部から第二の電荷蓄積部へ完全に電荷を転送することができ、残像の発生を抑制することができる。開示された撮像装置は、前記固体撮像素子を備えるものである。"