"アモルファスシリコンカーバイドからなるp型半導体層と、前記p型半導体層に対向して設けられ、非晶質相からなるi型半導体層と、前記i型半導体層に対向して設けられ、非晶質相からなるn型半導体層と、前記p型半導体層と前記i型半導体層との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、前記p型半導体層と前記i型半導体層との間に設けられたシリコン薄膜とを備える光電変換素子。前記シリコン薄膜は、前記バッファ層と前記i型半導体層との間に配置される、請求項1に記載の光電変換素子。前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項1に記載の光電変換素子。前記シリコン薄膜は、前記p型半導体層と前記バッファ層との間に配置される、請求項1に記載の光電変換素子。前記シリコン薄膜は、微結晶相中に含まれるSiの結晶粒よりも小さい結晶粒を含むi型非晶質シリコンからなる、請求項1から請求項4のいずれか1項に記載の光電変換素子。基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるp型半導体層を堆積する第1の工程と、前記p型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第2の工程と、前記バッファ層上に非晶質相からなるi型半導体層を堆積する第3の工程と、前記i型半導体層上に非晶質相からなるn型半導体層を堆積する第4の工程と、前記p型半導体層と前記i型半導体層との間にシリコン薄膜を堆積する第5の工程とを備える光電変換素子の製造方法。前記第5の工程は、前記第2の工程と前記第3の工程との間に実行される、請求項6に記載の光電変換素子の製造方法。前記バッファ層は、第1および第2のバッファ層からなり、前記第2の工程は、前記第1のバッファ層を前記p型半導体層上に堆積する第1のサブ工程と、前記第2のバッファ層を前記第1のバッファ層上に堆積する第2のサブ工程とを含み、前記第5の工程は、前記第1のサブ工程と前記第2のサブ工程との間に実行される、請求項6に記載の光電変換素子の製造方法。前記第5の工程は、前記第1の工程と前記第2の工程との間に実行される、請求項6に記載の光電変換素子の製造方法。しかし、従来の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題がある。そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。この発明の実施の形態によれば、光電変換素子は、p型半導体層と、i型半導体層と、n型半導体層と、バッファ層と、シリコン薄膜とを備える。p型半導体層は、アモルファスシリコンカーバイドからなる。i型半導体層は、p型半導体層に対向して設けられ、非晶質相からなる。n型半導体層は、i型半導体層に対向して設けられ、非晶質相からなる。バッファ層は、p型半導体層とi型半導体層との間に設けられ、アモルファスシリコンカーバイドからなる。シリコン薄膜は、p型半導体層とi型半導体層との間に設けられる。また、この発明の実施の形態によれば、光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるp型半導体層を堆積する第1の工程と、p型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第2の工程と、バッファ層上に非晶質相からなるi型半導体層を堆積する第3の工程と、i型半導体層上に非晶質相からなるn型半導体層を堆積する第4の工程と、p型半導体層とi型半導体層との間にシリコン薄膜を堆積する第5の工程とを備える。この発明の実施の形態による光電変換素子においては、シリコン薄膜がp型半導体層とi型半導体層との間に配置されるため、i型半導体層、またはバッファ層およびi型半導体層をプラズマCVD法によって形成するときに、p型半導体層中のドーパントのi型半導体層への拡散、またはp型半導体層中のドーパントのバッファ層およびi型半導体層への拡散が抑制される。そして、バッファ層の品質が向上し、バッファ層とi型半導体層との界面における再結合準位が減少する。その結果、i型半導体層で光励起された正孔は、バッファ層とi型非晶質半導体層との界面で再結合し難くなり、p型半導体層へ到達し易くなる。また、i型半導体層の品質が向上し、p型半導体層/i型半導体層/n型半導体層からなるpin接合による内部電界がi型半導体層の全体厚み方向の全体に印加される。その結果、i型半導体層中で光励起された電子および正孔をそれぞれn型半導体層およびp型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。従って、光電変換素子の光劣化率を低減できる。また、この発明の実施の形態による光電変換素子の製造方法は、p型半導体層とi型半導体層との間にシリコン薄膜を堆積する第5の工程を備えるため、i型半導体層、またはバッファ層およびi型半導体層をプラズマCVD法によって形成するときに、p型半導体層中のドーパントのi型半導体層への拡散、またはp型半導体層中のドーパントのバッファ層およびi型半導体層への拡散が抑制される。そして、製造された光電変換素子において、バッファ層の品質が向上し、バッファ層とi型半導体層との界面における再結合準位が減少する。その結果、i型半導体層で光励起された正孔は、バッファ層とi型非晶質半導体層との界面で再結合し難くなり、p型半導体層へ到達し易くなる。また、製造された光電変換素子において、i型半導体層の品質が向上し、p型半導体層/i型半導体層/n型半導体層からなるpin接合による内部電界がi型半導体層の全体厚み方向の全体に印加される。そうすると、i型半導体層中で光励起された電子および正孔をそれぞれn型半導体層およびp型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。従って、この発明の実施の形態による光電変換素子の製造方法を用いて製造された光電変換素子の光劣化率を低減できる。本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。この明細書において、非晶質相とは、シリコンSi原子等がランダムに配列された状態を言う。また、微結晶相とは、Si原子等のランダムなネットワークの中にSi等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンをa-Siと表記するが、この表記は、実際には、水素H原子が含まれていてもよい。アモルファスシリコンカーバイドa-SiC、アモルファスシリコンナイトライドa-SiN、アモルファスシリコンオキサイドa-SiO、アモルファスシリコンゲルマニウムa-SiGe、アモルファスゲルマニウムa-Ge、微結晶シリコンカーバイドμc-SiC、微結晶シリコンμc-Si、微結晶シリコンゲルマニウムμc-SiGe、および微結晶ゲルマニウムμc-Geについても、同様に、水素H原子が含まれていてもよい。[実施の形態1]図1は、この発明の実施の形態1による光電変換素子の構成を示す断面図である。図1を参照して、この発明の実施の形態1による光電変換素子10は、透光性基板1と、透明導電膜2と、光電変換部3,5と、n型微結晶半導体層4と、電極6とを備える。光電変換部3は、p型非晶質半導体層31と、バッファ層32と、シリコン薄膜33と、i型非晶質半導体層34と、n型非晶質半導体層35とを含む。また、光電変換部5は、p型微結晶半導体層51と、i型微結晶半導体層52と、n型微結晶半導体層53とを含む。このように、光電変換部3は、p型非晶質半導体層31、バッファ層32、シリコン薄膜33、i型非晶質半導体層34およびn型非晶質半導体層35を積層したpin構造からなり、光電変換部5は、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層53を積層したpin構造からなる。透明導電膜2は、透光性基板1に接して配置される。光電変換部3のp型非晶質半導体層31は、透明導電膜2に接して配置される。バッファ層32は、p型非晶質半導体層31に接して配置される。シリコン薄膜33は、バッファ層32に接して配置される。i型非晶質半導体層34は、シリコン薄膜33に接して配置される。n型非晶質半導体層35は、i型非晶質半導体層34に接して配置される。n型微結晶半導体層4は、光電変換部3のn型非晶質半導体層35に接して配置される。光電変換部5のp型微結晶半導体層51は、n型微結晶半導体層4に接して配置される。i型微結晶半導体層52は、p型微結晶半導体層51に接して配置される。n型微結晶半導体層53は、i型微結晶半導体層52に接して配置される。電極6は、光電変換部5のn型微結晶半導体層53に接して配置される。透光性基板1は、例えば、ガラスからなる。透明導電膜2は、例えば、ITOIndiumTinOxide、SnO2およびZnO等からなる。そして、透明導電膜2のp型非晶質半導体層31側の表面は、平坦であってもよく、凹凸構造テクスチャ構造であってもよい。p型非晶質半導体層31は、非晶質相からなり、例えば、p型a-SiCからなる。そして、p型非晶質半導体層31は、例えば、8~9nmの膜厚および2.05eVの光学バンドギャップを有する。バッファ層32は、非晶質相からなり、例えば、i型a-SiCからなる。そして、バッファ層32は、例えば、6~7nmの膜厚を有するとともに、1.98~2.0eVの光学バンドギャップを有する。シリコン薄膜33は、例えば、i型シリコン薄膜からなる。より具体的には、シリコン薄膜33は、所謂、プロトクリスタルシリコンであり、例えば、直径が3nm以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が3nm以下である結晶粒は、微結晶相中に含まれるSiの結晶粒よりも小さい。従って、シリコン薄膜33は、微結晶相中に含まれるSiの結晶粒よりも小さい結晶粒を含むi型非晶質シリコンからなる。また、シリコン薄膜33は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。i型非晶質半導体層34は、非晶質相からなり、例えば、i型a-Siからなる。そして、i型非晶質半導体層34は、例えば、260nmの膜厚および1.85eVの光学バンドギャップを有する。n型非晶質半導体層35は、非晶質相からなり、例えば、n型a-Siからなる。n型微結晶半導体層4は、微結晶相からなり、例えば、n型μc-Siからなる。そして、n型非晶質半導体層35およびn型微結晶半導体層4の全体の膜厚は、例えば、20nmである。p型微結晶半導体層51は、微結晶相からなり、例えば、p型μc-Siからなる。そして、p型微結晶半導体層51は、例えば、15nmの膜厚を有する。i型微結晶半導体層52は、微結晶相からなり、例えば、i型μc-Siからなる。そして、i型微結晶半導体層52は、例えば、1700nmの膜厚を有する。n型微結晶半導体層53は、微結晶相からなり、例えば、n型μc-Siからなる。そして、n型微結晶半導体層53は、例えば、20nmの膜厚を有する。電極6は、例えば、アルミニウムAlからなる。このように、光電変換素子10は、2個の光電変換部3,5を積層した構造からなる光電変換素子であり、所謂、タンデムセルと呼ばれるものである。光電変換素子10の製造方法について説明する。光電変換素子10は、プラズマ装置を用いてプラズマCVDChemicalVapourDeposition法によって製造される。プラズマ装置は、仕込室と、反応室CB1~CB4と、取出室と、整合器と、RF電源とを備える。仕込室、反応室CB1~CB4および取出室は、直列的に配置されている。そして、仕込室と反応室CB1との間、反応室CB1と反応室CB2との間、反応室CB2と反応室CB3との間、反応室CB3と反応室CB4との間、および反応室CB4と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室CB1、反応室CB2、反応室CB3、反応室CB4および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、1×10-5Pa以下に設定する。反応室CB1~CB4の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室CB1~CB4内のガスを排気し、反応室CB1~CB4の到達圧力を、例えば、1×10-5Pa以下に設定する。平行平板電極は、整合器を介してRF電源に接続される。取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、1×10-5Pa以下に設定する。仕込室、反応室CB1~CB4および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室CB1~CB4、および取出室に最も近くなるように仕込室、反応室CB1~CB4および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室CB1~CB4および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室CB1~CB4および取出室内のガスを排気する。RF電源は、例えば、13.56MHzのRF電力を整合器を介して反応室CB1~CB4の平行平板電極に印加する。光電変換素子10の製造が開始されると、SnO2が形成されたガラス基板SnO2/ガラス基板を洗浄し、SnO2/ガラス基板をプラズマ装置の仕込室の基板ホルダー上に配置する。そして、仕込室の排気機構は、1×10-5Pa以下に仕込室内のガスを排気し、仕込室の加熱機構は、SnO2/ガラス基板の温度を200°Cに設定するように基板ホルダーを加熱する。また、反応室CB1~CB4の加熱機構も、基板温度を200°Cに設定するように基板ホルダーを加熱する。SnO2/ガラス基板の温度が200°Cに達すると、仕込室と反応室CB1との間の仕切バルブが開けられ、SnO2/ガラス基板は、仕込室から反応室CB1へ搬送される。p型非晶質半導体層31、バッファ層32、シリコン薄膜33、i型非晶質半導体層34、n型非晶質半導体層35、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層53を形成するときの材料ガスの流量を表1に示す。SnO2/ガラス基板が反応室CB1へ搬送されると、2sccmのシランSiH4ガスと、42sccmの水素H2ガスと、水素希釈された12sccmのジボランB2H6ガスと、252sccmのメタンCH4ガスとを反応室CB1に流し、反応室CB1の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたB2H6ガスの濃度は、0.1である。これによって、反応室CB1内でプラズマが発生し、p型非晶質半導体層31としてのp型a-SiCがSnO2上に堆積される。p型非晶質半導体層31の膜厚が8~9nmになると、反応室CB1の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガス、CH4ガスおよびB2H6ガスの反応室CB1への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB1を真空引きする。そして、仕切バルブを開け、p型非晶質半導体層31/SnO2/ガラス基板を反応室CB1から反応室CB2へ搬送する。p型非晶質半導体層31/SnO2/ガラス基板が反応室CB2へ搬送されると、2sccmのSiH4ガスと、42sccmのH2ガスと、252sccmのCH4ガスとを反応室CB2に流し、反応室CB2の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これによって、反応室CB2内でプラズマが発生し、バッファ層32としてのi型a-SiCがp型非晶質半導体層31上に堆積される。バッファ層32の膜厚が6~7nmになると、反応室CB2の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガスおよびCH4ガスの反応室CB2への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB2を真空引きする。そして、仕切バルブを開け、バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB2から反応室CB3へ搬送する。バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板が反応室CB3へ搬送されると、1sccmのSiH4ガスと、100sccmのH2ガスとを反応室CB3に流し、反応室CB3の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これにより、反応室CB3内でプラズマが発生し、シリコン薄膜33としてのi型シリコン薄膜がバッファ層32上に堆積される。このように、シリコン薄膜33は、1sccmのSiH4ガスと、100sccmのH2ガスとを用いて形成されるが、このSiH4ガスとH2ガスとの流量比1:100は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。従って、シリコン薄膜33は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するSiH4ガスとH2ガスとの流量比を用いて形成される。そして、シリコン薄膜33の膜厚が3~10nmになると、SiH4ガスの流量を10sccmに変える。その結果、i型非晶質半導体層34としてのi型a-Siがシリコン薄膜33上に堆積される。i型非晶質半導体層34の膜厚が260nmになると、反応室CB3の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガスおよびH2ガスの反応室CB3への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB3を真空引きする。そして、仕切バルブを開け、i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB3から反応室CB4へ搬送する。i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板が反応室CB4へ搬送されると、20sccmのSiH4ガスと、150sccmのH2ガスと、水素希釈された50sccmのホスフィンPH3ガスとを反応室CB4へ流し、反応室CB4の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたPH3ガスの濃度は、例えば、0.2である。これによって、反応室CB4内でプラズマが発生し、n型非晶質半導体層35としてのn型a-Siがi型非晶質半導体層34上に堆積される。n型非晶質半導体層35の膜厚が所望の膜厚になると、SiH4ガスの流量を20sccmから4sccmに変え、H2ガスの流量を150sccmから250sccmに変え、PH3ガスの流量を50sccmから25sccmに変える。これによって、n型微結晶半導体層4としてのn型μc-Siがn型非晶質半導体層35上に堆積される。そして、n型非晶質半導体層35およびn型微結晶半導体層4の全体の膜厚が20nmになると、反応室CB4の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガスおよびPH3ガスの反応室CB4への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB4を真空引きする。そして、仕切バルブを開け、n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB4から反応室CB1へ搬送する。n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板が反応室CB1へ搬送されると、2sccmのSiH4ガスと、120sccmのH2ガスと、水素希釈された12sccmのB2H6ガスとを反応室CB1へ流し、反応室CB1の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これによって、反応室CB1内でプラズマが発生し、p型微結晶半導体層51としてのp型μc-Siがn型微結晶半導体層4上に堆積される。p型微結晶半導体層51の膜厚が15nmになると、反応室CB1の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガスおよびB2H6ガスの反応室CB1への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB1を真空引きする。そして、仕切バルブを開け、p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB1から反応室CB3へ搬送する。p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板が反応室CB3へ搬送されると、4sccmのSiH4ガスと、280sccmのH2ガスとを反応室CB3へ流し、反応室CB3の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これによって、反応室CB3内でプラズマが発生し、i型微結晶半導体層52としてのi型μc-Siがp型微結晶半導体層51上に堆積される。i型微結晶半導体層52の膜厚が1700nmになると、反応室CB3の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガスおよびH2ガスの反応室CB3への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB3を真空引きする。そして、仕切バルブを開け、i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB3から反応室CB4へ搬送する。i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板が反応室CB4へ搬送されると、4sccmのSiH4ガスと、250sccmのH2ガスと、水素希釈された25sccmのPH3ガスとを反応室CB4へ流し、反応室CB4の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これによって、反応室CB4内でプラズマが発生し、n型微結晶半導体層53としてのn型μc-Siがi型微結晶半導体層52上に堆積される。n型微結晶半導体層53の膜厚が20nmになると、反応室CB4の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガスおよびPH3ガスの反応室CB4への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB4を真空引きする。そして、仕切バルブを開け、n型微結晶半導体層53/i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を反応室CB4から取出室へ搬送する。その後、取出室でn型微結晶半導体層53/i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を室温まで冷却した後、n型微結晶半導体層53/i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を取出室から取出し、n型微結晶半導体層53/i型微結晶半導体層52/p型微結晶半導体層51/n型微結晶半導体層4/n型非晶質半導体層35/i型非晶質半導体層34/シリコン薄膜33/バッファ層32/p型非晶質半導体層31/SnO2/ガラス基板を蒸着装置にセットする。そして、蒸着装置を用いて電極6としてのAlをn型微結晶半導体層53上に形成する。これによって、光電変換素子10が完成する。このように、光電変換素子10は、p型非晶質半導体層31、バッファ層32、シリコン薄膜33、i型非晶質半導体層34、n型非晶質半導体層35、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層53をプラズマCVD法によって透明導電膜2上に順次積層し、その後、蒸着によって電極6=Alをn型微結晶半導体層53上に形成することによって製造される。光電変換素子10の光電変換部3においては、シリコン薄膜33がバッファ層32とi型非晶質半導体層34との間に配置されている。そして、上述したように、バッファ層32は、1.98~2.0eVの光学バンドギャップを有し、シリコン薄膜33は、1.88~1.89eVの光学バンドギャップを有し、i型非晶質半導体層34は、1.85eVの光学バンドギャップを有する。その結果、シリコン薄膜33を挿入することによって、バッファ層32とi型非晶質半導体層34との間のバンド不連続が小さくなり、i型非晶質半導体層34で光励起された正孔は、バッファ層32とi型非晶質半導体層34との界面で再結合し難くなり、p型非晶質半導体層31へ到達し易くなる。従って、正孔の収集効率を向上できる。また、シリコン薄膜33を挿入することによって、i型非晶質半導体層34をプラズマCVD法によって形成するときに、p型非晶質半導体層31中のドーパントボロンのi型非晶質半導体層34中への拡散が抑制される。その結果、i型非晶質半導体層34の品質が向上し、p型非晶質半導体層31/i型非晶質半導体層34/n型非晶質半導体層35からなるpin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加される。従って、i型非晶質半導体層34中で光励起された電子および正孔をそれぞれn型非晶質半導体層35およびp型非晶質半導体層31の方向へ移動し易くできる。更に、タンデムセルにおいては、光電変換部3で発生した光電流と、光電変換部5で発生した光電流とのバランスを取ることが重要であり、n型非晶質半導体層35へ到達した電子とp型微結晶半導体層51へ到達した正孔との再結合を促進させることが重要である。そのため、光電変換素子10においては、n型微結晶半導体層4をn型非晶質半導体層35とp型微結晶半導体層51との間に設け、光電変換部3で光励起された電子と光電変換部5で光励起された正孔との再結合を促進させている。即ち、n型微結晶半導体層4を設けない場合、n型非晶質半導体層35は、p型微結晶半導体層51に接し、n型非晶質半導体層35/p型微結晶半導体層51は、np逆接合を形成し、このnp逆接合は、n型非晶質半導体層35へ到達した電子とp型微結晶半導体層51へ到達した正孔とを分離させる。その結果、n型非晶質半導体層35/p型微結晶半導体層51界面における電子と正孔との再結合が抑制される。しかし、n型微結晶半導体層4をn型非晶質半導体層35とp型微結晶半導体層51との間に設けた場合、n型非晶質半導体層35/p型微結晶半導体層51によるnp逆接合が形成されず、その結果、n型微結晶半導体層4は、n型非晶質半導体層35へ到達した電子とp型微結晶半導体層51へ到達した正孔との再結合を促進する。従って、光電変換素子10の短絡光電流Jscを増加できる。光電変換素子10においては、太陽光は、透光性基板1側から光電変換素子10に入射する。そして、電子および正孔は、主に、光電変換部3のi型非晶質半導体層34および光電変換部5のi型微結晶半導体層52において光励起される。光電変換部3のi型非晶質半導体層34において光励起された電子および正孔は、p型非晶質半導体層31/i型非晶質半導体層34/n型非晶質半導体層35からなるpin接合による内部電界によって分離される。そして、電子は、n型非晶質半導体層35へ到達し、正孔は、シリコン薄膜33およびバッファ層32を介してp型非晶質半導体層31へ到達し、p型非晶質半導体層31から透明導電膜2へ到達する。この場合、i型非晶質半導体層34は、上述したように、ドーパントボロンの混入が抑制された高品質な膜質を有するので、pin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加され、光励起された電子および正孔は、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ到達し易くなる。また、光励起された正孔は、バッファ層32とi型非晶質半導体層34との界面における再結合が抑制され、p型非晶質半導体層31へ更に到達し易くなる。一方、光電変換部5のi型微結晶半導体層52において光励起された電子および正孔は、p型微結晶半導体層51/i型微結晶半導体層52/n型微結晶半導体層53からなるpin接合による内部電界によって分離される。そして、電子は、n型微結晶半導体層53へ到達し、正孔は、p型微結晶半導体層51へ到達する。n型非晶質半導体層35に到達した電子は、p型微結晶半導体層51に到達した正孔とn型微結晶半導体層4において再結合する。また、n型微結晶半導体層53へ到達した電子は、透明導電膜2と電極6との間に接続された外部負荷を介して電極6から透明導電膜2へ到達し、p型非晶質半導体層31から透明導電膜2へ到達した正孔と再結合する。これによって、光電変換素子10において発生した電流が外部負荷に流れる。図2は、光電変換素子10の光照射試験の結果を示す図である。図2において、縦軸は、規格値を表し、横軸は、擬似太陽光の照射時間を表す。なお、擬似太陽光の光照射強度は、1000W/m2である。また、曲線k5~k8は、それぞれ、光電変換素子10における開放電圧Voc、短絡光電流Jsc、曲線因子F.F.および変換効率Effの擬似太陽光の照射時間による変化を示す。更に、曲線k9~k12は、それぞれ、従来の光電変換素子における開放電圧Voc、短絡光電流Jsc、曲線因子F.F.および変換効率Effの擬似太陽光の照射時間による変化を示す。なお、開放電圧Voc、短絡光電流Jsc、曲線因子F.F.および変換効率Effの値は、それぞれ、擬似太陽光の照射時間が0.1hであるときの開放電圧Voc、短絡光電流Jsc、曲線因子F.F.および変換効率Effの値で規格化した値である。擬似太陽光の光照射試験の結果、光電変換素子10の開放電圧Vocは、従来の光電変換素子の開放電圧Vocよりも高く曲線k5,k9参照、光電変換素子10の短絡光電流Jscは、従来の光電変換素子の短絡光電流Jscよりも大きく曲線k6,k10参照、光電変換素子10の曲線因子F.F.は、従来の光電変換素子の曲線因子F.F.よりも大きい曲線k7,k11参照。その結果、光電変換素子10の変換効率Effは、従来の光電変換素子の変換効率Effよりも高い曲線k8,k12参照。そして、光電変換素子10における変換効率Effの光劣化率は、約9であり、従来の光電変換素子における変換効率Effの光劣化率は、約15である。この光劣化率における6の改善は、光電変換素子の分野においては、非常に大きな改善であり、有意差のある改善である。擬似太陽光を光電変換素子10に照射した場合、短絡光電流Jscの低下が大きく改善されている曲線k6,k10参照。これは、上述したように、シリコン薄膜33をバッファ層32とi型非晶質半導体層34との間に挿入した結果、i型非晶質半導体層34の高品質化と、バッファ層32とi型非晶質半導体層34との界面における正孔の再結合の減少とによって、光励起された正孔がより多くp型非晶質半導体層31へ到達し易くなり、光励起された電子がより多くn型非晶質半導体層35へ到達し易くなったためであると考えられる。従って、シリコン薄膜33をバッファ層32とi型非晶質半導体層34との間に挿入することによって、光電変換素子10の光劣化率を減少できることが実証された。図3は、実施の形態1による他の光電変換素子の構成を示す断面図である。実施の形態1による光電変換素子は、図3に示す光電変換素子10Aであってもよい。図3を参照して、光電変換素子10Aは、図1に示す光電変換素子10の光電変換部3を光電変換部3Aに代えたものであり、その他は、光電変換素子10と同じである。光電変換部3Aは、図1に示す光電変換部3のバッファ層32をバッファ層36,37に代え、シリコン薄膜33をシリコン薄膜38に代えたものであり、その他は、光電変換部3と同じである。バッファ層36は、p型非晶質半導体層31とシリコン薄膜38との間に配置される。バッファ層37は、シリコン薄膜38とi型非晶質半導体層34との間に配置される。シリコン薄膜38は、バッファ層36とバッファ層37との間に配置される。バッファ層36,37の各々は、非晶質相からなり、例えば、i型a-SiCからなる。そして、バッファ層36,37の各々は、例えば、3~3.5nmの膜厚を有するとともに、1.98~2.0eVの光学バンドギャップを有する。シリコン薄膜38は、例えば、i型シリコン薄膜からなり、上述したシリコン薄膜33と同じ膜構造からなる。また、シリコン薄膜38は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。このように、シリコン薄膜38は、2つのバッファ層36,37によって挟まれる。光電変換素子10Aは、次の方法によって製造される。上述したように、p型非晶質半導体層31=p型a-SiCをプラズマCVD法によって形成した後、バッファ層36=i型a-SiCをプラズマCVD法によってp型非晶質半導体層31上に堆積する。この場合、バッファ層36=i型a-SiCは、バッファ層32を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。バッファ層36=i型a-SiCを堆積した後、シリコン薄膜38をプラズマCVD法によってバッファ層36上に堆積する。この場合、シリコン薄膜38は、シリコン薄膜33を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。シリコン薄膜38を堆積した後、バッファ層37=i型a-SiCをプラズマCVD法によってシリコン薄膜38上に堆積する。この場合、バッファ層37=i型a-SiCは、バッファ層32を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。その後、i型非晶質半導体層34、n型非晶質半導体層35、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52、n型微結晶半導体層53および電極6を上述したように形成する。これによって、光電変換素子10Aが完成する。シリコン薄膜38を挿入することによって、バッファ層37およびi型非晶質半導体層34をプラズマCVD法によって形成するときに、p型非晶質半導体層31中のドーパントボロンのバッファ層37およびi型非晶質半導体層34中への拡散が抑制される。そして、バッファ層37の品質が向上し、バッファ層37とi型非晶質半導体層34との界面における再結合準位が減少する。その結果、i型非晶質半導体層34で光励起された正孔は、バッファ層37とi型非晶質半導体層34との界面で再結合し難くなり、p型非晶質半導体層31へ到達し易くなる。従って、正孔の収集効率を向上できる。また、i型非晶質半導体層34の品質が向上し、p型非晶質半導体層31/i型非晶質半導体層34/n型非晶質半導体層35からなるpin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加される。従って、i型非晶質半導体層34中で光励起された電子および正孔をそれぞれn型非晶質半導体層35およびp型非晶質半導体層31の方向へ移動し易くできる。光電変換素子10Aにおいては、太陽光は、透光性基板1側から光電変換素子10Aに入射する。そして、電子および正孔は、主に、光電変換部3Aのi型非晶質半導体層34および光電変換部5のi型微結晶半導体層52において光励起される。光電変換部3Aのi型非晶質半導体層34において光励起された電子および正孔は、上述したように、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ到達する。そして、正孔は、p型非晶質半導体層31から透明導電膜2へ到達する。この場合、バッファ層37およびi型非晶質半導体層34は、上述したように、ドーパントボロンの混入が抑制された高品質な膜質を有するので、pin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加され、光励起された電子および正孔は、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ到達し易くなる。また、光励起された正孔は、バッファ層37とi型非晶質半導体層34との界面における再結合が抑制され、p型非晶質半導体層31へ更に到達し易くなる。一方、光電変換部5のi型微結晶半導体層52において光励起された電子および正孔は、上述したように、それぞれ、n型微結晶半導体層53およびp型微結晶半導体層51へ到達する。n型非晶質半導体層35に到達した電子は、p型微結晶半導体層51に到達した正孔とn型微結晶半導体層4において再結合する。また、n型微結晶半導体層53へ到達した電子は、透明導電膜2と電極6との間に接続された外部負荷を介して電極6から透明導電膜2へ到達し、p型非晶質半導体層31から透明導電膜2へ到達した正孔と再結合する。これによって、光電変換素子10Aにおいて発生した電流が外部負荷に流れる。光電変換素子10Aにおいては、上述したように、バッファ層37とi型非晶質半導体層34との界面における正孔の再結合が抑制され、i型非晶質半導体層34の品質が向上するので、光電変換素子10と同様に光電変換素子10Aの光劣化率を減少できる。上記においては、バッファ層36,37の膜厚は、同じであると説明したが、実施の形態1においては、これに限らず、バッファ層36の膜厚は、バッファ層37の膜厚と異なっていてもよい。従って、バッファ層36の膜厚は、バッファ層37の膜厚と同じであっても異なっていてもよい。その結果、シリコン薄膜38は、必ず、2つのバッファ層36,37によって挟まれることになるので、光電変換素子10Aは、バッファ層36,37からなる1つのバッファ層中に配置されたシリコン薄膜38を備えていることになる。図4は、実施の形態1による更に他の光電変換素子の構成を示す断面図である。実施の形態1による光電変換素子は、図4に示す光電変換素子10Bであってもよい。図4を参照して、光電変換素子10Bは、図1に示す光電変換素子10の光電変換部3を光電変換部3Bに代えたものであり、その他は、光電変換素子10と同じである。光電変換部3Bは、図1に示す光電変換部3のシリコン薄膜33をシリコン薄膜39に代えたものであり、その他は、光電変換部3と同じである。シリコン薄膜39は、p型非晶質半導体層31とバッファ層32との間に配置される。シリコン薄膜39は、例えば、i型シリコン薄膜からなり、上述したシリコン薄膜33と同じ膜構造からなる。また、シリコン薄膜39は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。光電変換素子10Bは、次の方法によって製造される。上述したように、p型非晶質半導体層31=p型a-SiCをプラズマCVD法によって形成した後、シリコン薄膜39をプラズマCVD法によってp型非晶質半導体層31上に堆積する。この場合、シリコン薄膜39は、シリコン薄膜33を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。その後、バッファ層32、i型非晶質半導体層34、n型非晶質半導体層35、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52、n型微結晶半導体層53および電極6を上述したように形成する。これによって、光電変換素子10Bが完成する。シリコン薄膜39を挿入することによって、バッファ層32およびi型非晶質半導体層34をプラズマCVD法によって形成するときに、p型非晶質半導体層31中のドーパントボロンのバッファ層32およびi型非晶質半導体層34中への拡散が抑制される。そして、バッファ層32の品質が向上し、バッファ層32とi型非晶質半導体層34との界面における再結合準位が減少する。その結果、i型非晶質半導体層34で光励起された正孔は、バッファ層32とi型非晶質半導体層34との界面で再結合し難くなり、p型非晶質半導体層31へ到達し易くなる。従って、正孔の収集効率を向上できる。また、i型非晶質半導体層34の品質が向上し、p型非晶質半導体層31/i型非晶質半導体層34/n型非晶質半導体層35からなるpin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加される。従って、i型非晶質半導体層34中で光励起された電子および正孔をそれぞれn型非晶質半導体層35およびp型非晶質半導体層31の方向へ移動し易くできる。光電変換素子10Bにおいては、太陽光は、透光性基板1側から光電変換素子10Bに入射する。そして、電子および正孔は、主に、光電変換部3Bのi型非晶質半導体層34および光電変換部5のi型微結晶半導体層52において光励起される。光電変換部3Bのi型非晶質半導体層34において光励起された電子および正孔は、p型非晶質半導体層31/i型非晶質半導体層34/n型非晶質半導体層35からなるpin接合による内部電界によって分離される。そして、電子は、n型非晶質半導体層35へ到達し、正孔は、バッファ層32およびシリコン薄膜39を介してp型非晶質半導体層31へ到達し、p型非晶質半導体層31から透明導電膜2へ到達する。この場合、バッファ層32およびi型非晶質半導体層34は、上述したように、ドーパントボロンの混入が抑制された高品質な膜質を有するので、pin接合による内部電界がi型非晶質半導体層34の全体厚み方向の全体に印加され、光励起された電子および正孔は、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ到達し易くなる。また、光励起された正孔は、バッファ層32とi型非晶質半導体層34との界面における再結合が抑制され、p型非晶質半導体層31へ更に到達し易くなる。一方、光電変換部5のi型微結晶半導体層52において光励起された電子および正孔は、上述したように、それぞれ、n型微結晶半導体層53およびp型微結晶半導体層51へ到達する。n型非晶質半導体層35に到達した電子は、p型微結晶半導体層51に到達した正孔とn型微結晶半導体層4において再結合する。また、n型微結晶半導体層53へ到達した電子は、透明導電膜2と電極6との間に接続された外部負荷を介して電極6から透明導電膜2へ到達し、p型非晶質半導体層31から透明導電膜2へ到達した正孔と再結合する。これによって、光電変換素子10Bにおいて発生した電流が外部負荷に流れる。光電変換素子10Bにおいては、上述したように、バッファ層32とi型非晶質半導体層34との界面における正孔の再結合が抑制され、i型非晶質半導体層34の品質が向上するので、光電変換素子10と同様に光電変換素子10Bの光劣化率を減少できる。上記においては、シリコン薄膜33をバッファ層32とi型非晶質半導体層34との間に配置した光電変換素子10、シリコン薄膜38をバッファ層36とバッファ層37との間に配置した光電変換素子10A、およびシリコン薄膜39をp型非晶質半導体層31とバッファ層32との間に配置した光電変換素子10Bについて説明した。従って、実施の形態1による光電変換素子は、p型非晶質半導体層31とi型非晶質半導体層34との間に配置されたシリコン薄膜シリコン薄膜33,38,39と同じ膜構造からなる薄膜を備えていればよい。[実施の形態2]図5は、実施の形態2による光電変換素子の構成を示す断面図である。図5を参照して、実施の形態2による光電変換素子100は、図1に示す光電変換素子10のn型微結晶半導体層4および光電変換部5を削除したものであり、その他は、光電変換素子10と同じである。光電変換素子100においては、電極6は、光電変換部3のn型非晶質半導体層35に接して配置される。このように、光電変換素子100は、1個の光電変換部3を備える光電変換素子であり、所謂、シングルセルと呼ばれるものである。光電変換素子100は、上述した光電変換素子10の製造方法において、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層53を形成する工程を削除した製造方法に従って製造される。光電変換素子100においては、太陽光は、透光性基板1側から光電変換素子100に入射する。そして、電子および正孔は、主に、光電変換部3のi型非晶質半導体層34において光励起される。光電変換部3のi型非晶質半導体層34において光励起された電子および正孔は、上述したように、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ到達する。そして、正孔は、p型非晶質半導体層31から透明導電膜2へ到達する。また、n型非晶質半導体層35へ到達した電子は、透明導電膜2と電極6との間に接続された外部負荷を介して電極6から透明導電膜2へ到達し、p型非晶質半導体層31から透明導電膜2へ到達した正孔と再結合する。これによって、光電変換素子100において発生した電流が外部負荷に流れる。光電変換素子100は、シリコン薄膜33がバッファ層32とi型非晶質半導体層34との間に配置された光電変換部3を備える。従って、上述したように、擬似太陽光の照射下において、短絡光電流Jscの低下率が減少し、光電変換素子100の光劣化率を低減できる。なお、実施の形態2による光電変換素子は、光電変換部3に代えて光電変換部3A,3Bのいずれかを備えていてもよい。この場合も、光電変換素子の光劣化率を低減できる。実施の形態2におけるその他の説明は、実施の形態1における説明と同じである。[実施の形態3]図6は、実施の形態3による光電変換素子の構成を示す断面図である。図6を参照して、実施の形態3による光電変換素子200は、図1に示す光電変換素子10に光電変換部7を追加したものであり、その他は、光電変換素子10と同じである。光電変換部7は、p型微結晶半導体層71と、i型微結晶半導体層72と、n型微結晶半導体層73とを含む。p型微結晶半導体層71は、光電変換部5のn型微結晶半導体層53に接して配置される。そして、p型微結晶半導体層71は、例えば、p型μc-Siからなり、膜厚は、例えば、40nmである。i型微結晶半導体層72は、p型微結晶半導体層71に接して配置される。そして、i型微結晶半導体層72は、例えば、i型μc-Siからなり、膜厚は、例えば、2500nmである。n型微結晶半導体層73は、i型微結晶半導体層72に接して配置される。そして、n型微結晶半導体層73は、例えば、n型μc-Siからなり、膜厚は、例えば、40nmである。なお、光電変換素子200においては、電極6は、光電変換部7のn型微結晶半導体層73に接して配置される。このように、光電変換素子200は、3個の光電変換部3,5,7を積層した構造からなる光電変換素子であり、所謂、トリプルセルと呼ばれるものである。光電変換素子200は、光電変換素子10の製造方法に、p型微結晶半導体層71、i型微結晶半導体層72およびn型微結晶半導体層73を形成する工程を追加した製造方法に従って製造される。p型微結晶半導体層71、i型微結晶半導体層72およびn型微結晶半導体層73は、ぞれぞれ、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層33を形成する工程と同じ工程に従って形成される。従って、光電変換素子200は、上述した方法によって、p型非晶質半導体層31、バッファ層32、シリコン薄膜層33、i型非晶質半導体層34、n型非晶質半導体層35、n型微結晶半導体層4、p型微結晶半導体層51、i型微結晶半導体層52およびn型微結晶半導体層53を透明導電膜2上に順次積層し、その後、p型微結晶半導体層71、i型微結晶半導体層72およびn型微結晶半導体層73をn型微結晶半導体層53上に順次積層し、更に、電極6をn型微結晶半導体層73に接して形成することによって製造される。光電変換素子200においては、太陽光は、透光性基板1側から光電変換素子200に入射する。そして、電子および正孔は、主に、光電変換部3のi型非晶質半導体層34、光電変換部5のi型微結晶半導体層52および光電変換部7のi型微結晶半導体層72において光励起される。光電変換部3のi型非晶質半導体層34において光励起された電子および正孔は、上述したように、それぞれ、n型非晶質半導体層35およびp型非晶質半導体層31へ効率良く到達する。そして、正孔は、p型非晶質半導体層31から透明導電膜2へ到達する。また、光電変換部5のi型微結晶半導体層52において光励起された電子および正孔は、上述したように、それぞれ、n型微結晶半導体層53およびp型微結晶半導体層51へ到達する。n型非晶質半導体層35に到達した電子は、p型微結晶半導体層51に到達した正孔とn型微結晶半導体層4において再結合する。更に、光電変換部7のi型微結晶半導体層72において光励起された電子および正孔は、p型微結晶半導体層71/i型微結晶半導体層72/n型微結晶半導体層73からなるpin接合による内部電界によって分離される。そして、電子は、n型微結晶半導体層73へ到達し、正孔は、p型微結晶半導体層71へ到達する。そしてn型微結晶半導体層53へ到達した電子は、p型微結晶半導体層71へ到達した正孔と再結合する。また、n型微結晶半導体層73へ到達した電子は、透明導電膜2と電極6との間に接続された外部負荷を介して電極6から透明導電膜2へ到達し、p型非晶質半導体層31から透明導電膜2へ到達した正孔と再結合する。これによって、光電変換素子200において発生した電流が外部負荷に流れる。光電変換素子200は、シリコン薄膜33がバッファ層32とi型非晶質半導体層34との間に配置された光電変換部3を備える。従って、上述したように、擬似太陽光の照射下において、短絡光電流Jscの低下率が減少し、光電変換素子200の光劣化率を低減できる。なお、実施の形態3による光電変換素子は、光電変換部3に代えて光電変換部3A,3Bのいずれかを備えていてもよい。この場合も、光電変換素子の光劣化率を低減できる。実施の形態3におけるその他の説明は、実施の形態1における説明と同じである。なお、上記においては、i型非晶質半導体層34は、i型a-Siからなると説明したが、この発明の実施の形態においては、これに限らず、i型非晶質半導体層34は、i型a-SiGeまたはi型a-Geからなっていてもよい。また、上記においては、n型非晶質半導体層35は、n型a-Siからなると説明したが、この発明の実施の形態においては、これに限らず、n型非晶質半導体層35は、n型a-SiC、n型a-SiN、n型a-SiO、n型a-SiGeおよびn型a-Geのいずれかからなっていてもよい。更に、上記においては、n型微結晶半導体層4は、n型μc-Siからなると説明したが、この発明の実施の形態においては、これに限らず、n型微結晶半導体層4は、n型μc-SiCからなっていてもよい。更に、上記においては、p型微結晶半導体層51,71は、p型μc-Siからなると説明したが、この発明の実施の形態においては、これに限らず、p型微結晶半導体層51,71は、p型μc-SiCからなっていてもよい。更に、上記においては、i型微結晶半導体層52,72は、i型μc-Siからなると説明したが、この発明の実施の形態においては、これに限らず、i型微結晶半導体層52,72は、i型非晶質半導体層34がi型a-SiGeからなる場合、i型μc-SiGeからなり、i型非晶質半導体層34がi型a-Geからなる場合、i型μc-Geからなる。更に、上記においては、n型微結晶半導体層53,73は、n型μc-Siからなると説明したが、この発明の実施の形態においては、これに限らず、n型微結晶半導体層53,73は、n型μc-SiCからなっていてもよい。更に、光電変換素子10,10A,10Bにおいては、光電変換部5は、光電変換部3,3A,3Bのi型非晶質半導体層34の光学バンドギャップよりも小さい光学バンドギャップを有する半導体材料からなっていてもよい。例えば、i型非晶質半導体層34がi型a-Siからなる場合、光電変換部5は、a-SiGeまたはa-Geを用いたpin構造からなる。光電変換素子200の光電変換部5,7についても同様である。この場合、光電変換部7を構成する半導体材料の光学バンドギャップは、光電変換部5を構成する半導体材料の光学バンドギャップよりも小さいことが好ましい。上述した実施の形態1においては、シリコン薄膜シリコン薄膜33,38,39と同じ膜構造からなる薄膜がp型非晶質半導体層31とi型非晶質半導体層34との間に配置された光電変換部3,3A,3Bを備える光電変換素子10,10A,10Bタンデムセルについて説明し、実施の形態2においては、シリコン薄膜シリコン薄膜33,38,39と同じ膜構造からなる薄膜がp型非晶質半導体層31とi型非晶質半導体層34との間に配置された光電変換部3,3A,3Bを備える光電変換素子100シングルセルについて説明し、実施の形態3においては、シリコン薄膜シリコン薄膜33,38,39と同じ膜構造からなる薄膜がp型非晶質半導体層31とi型非晶質半導体層34との間に配置された光電変換部3,3A,3Bを備える光電変換素子200トリプルセルについて説明した。従って、この発明の実施の形態による光電変換素子は、アモルファスシリコンカーバイドからなるp型半導体層と、p型半導体層に対向して設けられ、非晶質相からなるi型半導体層と、i型半導体層に対向して設けられ、非晶質相からなるn型半導体層と、p型半導体層とi型半導体層との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、p型半導体層とi型半導体層との間に設けられたシリコン薄膜とを備えていればよい。そして、この発明の実施の形態による光電変換素子は、上述したシングルセル、タンデムセルおよびトリプルセルを含むものである。また、上述したように、光電変換素子10,100,200の製造方法は、シリコン薄膜シリコン薄膜33,38,39と同じ膜構造からなる薄膜をp型非晶質半導体層31とi型非晶質半導体層34との間に形成する工程を備える。従って、この発明の実施の形態による光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるp型半導体層を堆積する第1の工程と、p型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第2の工程と、バッファ層上に非晶質相からなるi型半導体層を堆積する第3の工程と、i型半導体層上に非晶質相からなるn型半導体層を堆積する第4の工程と、p型半導体層とi型半導体層との間にシリコン薄膜を堆積する第5の工程とを備えていればよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"