"直流電源から供給される直流電圧を降圧して負荷に出力するDC-DCコンバータであって、前記直流電圧をスイッチング動作により交流電圧に変換するスイッチング素子と、前記交流電力を整流する整流手段と、前記負荷に並列に接続される出力用コンデンサと、直列に接続される複数の分割インダクタからなる平滑用インダクタとを備え、前記平滑用インダクタは、前記複数の分割インダクタのインダクタンスの総和が所望のインダクタンスとなるように、かつ、前記複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する1個のインダクタの浮遊容量よりも少なくなるように、前記複数の分割インダクタのそれぞれの巻線の巻数及び層数の少なくとも一方が調整されて構成されている、DC-DCコンバータ。前記複数の分割インダクタのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している、請求項1に記載のDC-DCコンバータ。前記スイッチング素子と前記整流手段とは、前記直流電源の正負電極間に直列に接続され、前記平滑用インダクタは、前記スイッチング素子と前記整流手段との接続点と、前記出力用コンデンサと前記負荷との接続点と、の間に接続されている、請求項1又は2に記載のDC-DCコンバータ。前記スイッチング素子と前記整流手段とは、前記直流電源の正電極と、前記出力用コンデンサと前記負荷の接続点と、の間に直列に接続され、前記平滑用インダクタは、前記スイッチング素子と前記整流手段の接続点と、前記直流電源の負電極と、の間に接続されている、請求項1又は2に記載のDC-DCコンバータ。前記平滑用インダクタは、それぞれのインダクタンスが略同等である2個の分割インダクタが直列に接続されてなる、請求項1から4のいずれか1項に記載のDC-DCコンバータ。ところで、このようなDC-DCコンバータについては、スイッチング素子Q1がターンオンしたときにサージ電流Isが発生するという別の問題もある。図5は、従来のDC-DCコンバータ80の各部の電流波形を模式的に示す図を示す。図5において、時刻t1から時刻t2までの期間が、スイッチング素子Q1がターンオンされている期間Tonであり、時刻t2から時刻t3までの期間が、スイッチング素子Q1がターンオフされている期間Toffである。スイッチング素子Q1がターンオンしたときに、スイッチング素子Q1に流れる電流Iqには、リカバリー電流Ir以外に、サージ電流Isが重畳される。サージ電流Isは、平滑用インダクタL1の巻線間及び巻線層間に生じる浮遊容量に応じて発生し、大きな電流となる。図5に示されるように、スイッチング素子Q1がターンオンする時刻t1において、ターンオン電流Ionに、リカバリー電流Irとサージ電流Isとが重畳する。そのため、時刻t1直後において、スイッチング素子Q1に流れる電流Iqは、大きなピーク電流となる。図6は、従来のDC-DCコンバータ80の平滑用インダクタL1に流れる充電電流IL1の電流波形を示すグラフである。図6に示されるように、時刻t1にスイッチング素子Q1がターンオンすると、その直後にサージ電流Isが流れることにより、ピーク電流が発生する。このようにサージ電流Isが流れることで、スイッチング損失が発生する。また、サージ電流Isが流れた後、しばらくの間は、図6において破線A1で囲まれる部位に示されるように、充電電流IL1のリンギングが発生する。これにより、電磁ノイズが発生する場合がある。特許文献1では、リカバリー電流Irは低減されるものの、上記のようなサージ電流Isは低減されないため、サージ電流Isによるスイッチング損失が生じる。このような構成では、特に、比較的大きなインダクタンスを有する平滑用インダクタL1を必要とする場合において、問題が顕著になる。すなわち、平滑用インダクタL1のインダクタンスに比例して浮遊容量が増大するため、スイッチング損失が大きくなる。この発明はそのような問題点を解決するためになされたものであり、スイッチング損失を低減できるDC-DCコンバータを提供することを目的としている。上記目的を達成するためこの発明のある局面に従うと、直流電源から供給される直流電圧を降圧して負荷に出力するDC-DCコンバータは、直流電圧をスイッチング動作により交流電圧に変換するスイッチング素子と、交流電力を整流する整流手段と、負荷に並列に接続される出力用コンデンサと、直列に接続される複数の分割インダクタからなる平滑用インダクタとを備え、平滑用インダクタは、複数の分割インダクタのインダクタンスの総和が所望のインダクタンスとなるように、かつ、複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する1個のインダクタの浮遊容量よりも少なくなるように、複数の分割インダクタのそれぞれの巻線の巻数及び層数の少なくとも一方が調整されて構成されている。好ましくは、複数の分割インダクタのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している。好ましくは、スイッチング素子と整流手段とは、直流電源の正負電極間に直列に接続され、平滑用インダクタは、スイッチング素子と整流手段との接続点と、出力用コンデンサと負荷との接続点と、の間に接続されている。好ましくは、スイッチング素子と整流手段とは、直流電源の正電極と、出力用コンデンサと負荷の接続点と、の間に直列に接続され、平滑用インダクタは、スイッチング素子と整流手段の接続点と、直流電源の負電極と、の間に接続されている。好ましくは、平滑用インダクタは、それぞれのインダクタンスが略同等である2個の分割インダクタが直列に接続されてなる。これらの発明に従うと、平滑用インダクタは、複数の分割インダクタにより、同等のインダクタンスを有する1個のインダクタの浮遊容量よりも少なくなるようにして構成されている。したがって、スイッチング損失を低減できるDC-DCコンバータを提供することができる。以下、本発明の実施の形態におけるDC-DCコンバータについて説明する。[第1の実施の形態]図1は、本発明の第1の実施の形態に係るDC-DCコンバータ1の回路構成を示す図である。図1に示されるように、DC-DCコンバータ1は、スイッチング素子Q1と、整流用ダイオード整流手段の一例D1と、出力用コンデンサC1と、平滑用インダクタL2と、スイッチング素子Q1の動作を制御する制御回路部2と、を備える。DC-DCコンバータ1は、直流電源Vinから供給される直流電圧を降圧して、負荷R1に出力する。スイッチング素子Q1と整流用ダイオードD1とは、直流電源Vinの正負電極間に直列に接続されている。整流用ダイオードD1のカソードは、スイッチング素子Q1に接続されており、整流用ダイオードD1のアノードは、直流電源Vinの負電極に接続されている。出力用コンデンサC1は、負荷R1に並列に接続されている。平滑用インダクタL2は、スイッチング素子Q1と整流用ダイオードD1との接続点11と、出力用コンデンサC1と負荷R1との接続点12との間に接続されている。換言すると、出力用コンデンサC1及び負荷R1のそれぞれの端部の一方は、スイッチング素子Q1と平滑用インダクタL2とを介して、直流電源Vinの正電極に接続されている。出力用コンデンサC1及び負荷R1のそれぞれの端部の他方は、直流電源Vinの負電極に接続されている。スイッチング素子Q1は、例えばFET電界効果トランジスタである。スイッチング素子Q1のゲート端子には、制御回路部2が接続されている。スイッチング素子Q1は、スイッチング動作により、直流電源Vinから供給される直流電圧を交流電圧に変換する。交流電圧は、整流用ダイオードD1と平滑用インダクタL2と出力用コンデンサC1とで構成される整流平滑回路により、整流され、平滑化されたうえで、負荷R1に出力される。これにより、DC-DCコンバータ1は、直流電源Vinから供給された直流電圧をそれより低い直流電圧に変換して、負荷R1に出力する。制御回路部2は、スイッチング素子Q1のゲート端子に信号を送り、スイッチング素子Q1をターンオン、ターンオフさせる。制御回路部2は、例えばスイッチング素子Q1をPWM信号により制御し、負荷R1に出力される電圧を変更できる。制御回路部2は、出力用コンデンサC1と負荷R1との接続点12側にも接続されており、負荷R1に出力される電圧を検知する。制御回路部2は、検知した電圧に応じてスイッチング素子Q1に送る信号を変更することで、負荷R1に出力される電圧のフィードバック制御を行う。ここで、本実施の形態において、平滑用インダクタL2は、2個の分割インダクタ第1の分割インダクタLa,第2の分割インダクタLbを有している。平滑用インダクタL2は、第1の分割インダクタLaと第2の分割インダクタLbとが直列に接続されて構成されている。分割インダクタLa,Lbは、それぞれのインダクタンスの総和が、所望のインダクタンスとなるように構成されている。すなわち、平滑用インダクタL2としてのインダクタンスは、所望のインダクタンスとなっている。また、分割インダクタLa,Lbの浮遊容量の総和は、同等のインダクタンスを有する1個のインダクタの浮遊容量よりも少なくなるように構成されている。分割インダクタLa,Lbは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、上記のように構成されている。また、本実施の形態において、分割インダクタLa,Lbのそれぞれのインダクタンスは、略同等である。分割インダクタLa,Lbのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している。ここで、インダクタのインダクタンスL、浮遊容量Csは、簡単に説明すると、以下のように求められる。1個のインダクタのインダクタンスLは、次式で求められる。LH=k×μe×N^2Nの2乗ただし、k:形状などで決まる定数、μe:実効透磁率、N:巻数ここで、互いに巻数が等しいm個の分割インダクタを直列接続してインダクタンスLの平滑用インダクタを構成した場合を想定する。このとき、m個の分割インダクタのそれぞれの巻数をN2とし、巻数がN1の1個のインダクタでインダクタンスLの平滑用インダクタを構成した場合と比較すると、次の関係式が得られる。k×μe×N1^2=m×k×μe×N2^2よってN2=N1/m^1/2mの1/2乗上式より、分割インダクタそれぞれの巻数は、1個のインダクタで平滑用インダクタを構成する場合のその巻数の1/m^1/2倍mの平方根の逆数倍とすればよいといえる。すなわち、分割インダクタそれぞれの巻数は、1個のインダクタで平滑用インダクタを構成する場合よりも少なくできる。したがって、例えば本実施の形態のように2つの分割インダクタLa,Lbで平滑用インダクタL2を構成する場合には、分割インダクタLa,Lbの巻数を、1個のインダクタで構成した場合の巻数を2の平方根で割った巻数とすることができる。次に、1個のインダクタの浮遊容量Csは、次の式で求められる。CspF=α×S/d×Lmただし、α:比誘電率などで決まる定数、S:巻線が接する面積mm^2、d:巻線間の距離mm、Lm:層数上式より、巻線の層数Lmが多いほど、また、層間での巻線の接する面積Sが大きいほど、浮遊容量Csは大きくなることがわかる。巻線の巻き枠が同じ大きさであれば、巻数が多いほど層数Lmが多くなるため、その分、浮遊容量Csが増えてしまう。また、例えば、2個の分割インダクタLa,Lbを直列接続して平滑用インダクタL2を構成した場合、浮遊容量の総和Cstは、2個の分割インダクタLa,Lbの浮遊容量をそれぞれCs1,Cs2とすると、次式のように表される。1/Cst=1/Cs11/Cs2このように、2つの分割インダクタLa,Lbに分割して平滑用インダクタL2を構成することにより、巻数及び層数のうち少なくとも一方を減らし、浮遊容量Csを減少させることができる。また、平滑用インダクタL2の浮遊容量の総和Cstは、分割インダクタLa,Lbのそれぞれの浮遊容量Cs1と浮遊容量Cs2との和よりも小さくすることができる。本実施の形態では、第1の分割インダクタLaのインダクタンスと第2の分割インダクタLbのインダクタンスとは、略同等であるため、分割インダクタLa,Lbとしては、互いに同じ仕様のインダクタを用いることができる。したがって、分割インダクタLa,Lbとして、巻線の巻数や層数が調整されることで、最大電流で飽和しないような直流重畳特性を有するように、かつ、浮遊容量が可能な限り小さくなるように構成されたものを用いることができ、インダクタの仕様設計が容易となる。また、それと共に、製品の製造時においても、部品の種類を増加させることなく、生産性を向上させることができ、管理コストを低減することができる。[実施の形態における効果]本実施の形態では、平滑用インダクタL2が複数の分割インダクタLa,Lbを用いて構成されていることにより、平滑用インダクタL2の全体としての浮遊容量が低減されている。そのため、スイッチング素子Q1のターンオン時に平滑用インダクタL2に流れ、充電電流に重畳されるサージ電流が抑制される。すなわち、上記のように、スイッチング素子Q1がターンオンするとき、平滑用インダクタの浮遊容量が大きいほど、平滑用インダクタの充電電流に重畳するサージ電流が多く流れることになる。平滑用インダクタのインダクタンスを小さくすれば浮遊容量が減るが、インダクタンスが小さいと、その分、蓄えることができる充電電流の値が小さくなり、小さい電流が流れたときにも飽和しやすくなる。したがって、平滑用インダクタのインダクタンスを小さくすることには限界がある。また、所望のインダクタンスを1個の平滑用インダクタでまかなおうとすると、平滑用インダクタの巻線の巻数又は層数が多くなる。巻数や層数が多くなると、巻線間又は巻線層間の浮遊容量が大きなものとなるので、サージ電流が大きくなってしまう。これに対して、本実施の形態では、平滑用インダクタL2は、2つの分割インダクタLa,Lbにより、分割インダクタLa,Lbのインダクタンスの総和が所望のインダクタンスとなるようにして構成されている。2つの分割インダクタLa,Lbを用いることにより、それぞれの分割インダクタLa,Lbの巻線の巻数及び層数のうち少なくとも一方を少なくすることができる。これにより、それぞれの分割インダクタLa,Lbの浮遊容量の総和を、同等のインダクタンスを持った1個のインダクタと比べて大幅に低減することができる。したがって、DC-DCコンバータ1のスイッチング損失を低減でき、高効率化できる。図2は、本実施の形態のDC-DCコンバータ1の平滑用インダクタL2に流れる充電電流IL2の電流波形を示すグラフである。図2には、平滑用インダクタL2に流れる充電電流IL2の波形の実測データ例が示されている。図2において、時刻t1から時刻t2までがスイッチング素子Q1がターンオンである期間Tonであって、時刻t1まで、及び時刻t2以降が、スイッチング素子Q1がターンオフである期間Toffである。図2に示されるように、本実施の形態では、時刻t1にスイッチング素子Q1がターンオンされても、平滑用インダクタL2の充電電流IL2には、微小なサージ電流Isが重畳されるだけである。このように、DC-DCコンバータ1では、上記の図6に示されるような従来のDC-DCコンバータと比較して、サージ電流Isが著しく抑制されており、スイッチング損失を低減できる。また、図2において破線A2で示すように、従来発生していたサージ電流Isが流れた直後のリンギングも発生しないので、電磁ノイズの発生も低減できる。[第2の実施の形態]第2の実施の形態におけるDC-DCコンバータの基本的な構成は、第1の実施の形態におけるそれと同じであるためここでの説明を繰り返さない。第2の実施の形態においては、平滑用インダクタの位置と整流用ダイオードの位置とが第1の実施の形態とは異なる。図3は、第2の実施の形態におけるDC-DCコンバータ101の回路構成を示す図である。第2の実施の形態において、DC-DCコンバータ101は、降圧反転型すなわち出力が負電圧となるものである。図3に示されるように、DC-DCコンバータ101において、スイッチング素子Q1と整流用ダイオードD1とは、直流電源Vinの正電極と、出力用コンデンサC1と負荷R1との接続点112との間に、直列に接続されている。整流用ダイオードD1のカソードは、スイッチング素子Q1に接続されており、整流用ダイオードD1のアノードは、接続点112に接続されている。平滑用インダクタL3は、スイッチング素子Q1と整流用ダイオードD1との接続点111と、直流電源Vinの負電極との間に接続されている。平滑用インダクタL3は、直列に接続された2個の分割インダクタ第1のインダクタLc、第2のインダクタLdを有している。2つの分割インダクタLc,Ldは、第1の実施の形態の分割インダクタLa,Lbと同様に、それぞれのインダクタンスの総和すなわち平滑用インダクタL3としてのインダクタンスが、所望のインダクタンスとなるように構成されている。分割インダクタLc,Ldのそれぞれのインダクタンスは、略同等である。また、分割インダクタLc,Ldは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有し、かつ、浮遊容量が可能な限り小さくなるように構成されている。このように、第2の実施の形態においても、平滑用インダクタL3が2個の分割インダクタLc,Ldを用いて構成されていることにより、第1の実施の形態と同様の効果を得ることができる。[その他]上記の実施の形態では、2個の分割インダクタ第1、第2インダクタのインダクタンスを略同等としたが、分割インダクタのインダクタンスは、必ずしも略同等でなくてもよい。すなわち、インダクタンスの総和が所望のインダクタンスであること、浮遊容量の総和が極力少なくなるように設計されていることが満足されていれば、インダクタンスがそれぞれ異なる分割インダクタを用いてもよい。それぞれの分割インダクタは、それぞれを流れる最大電流に対して飽和しない直流重畳特性を有しているようにすればよい。平滑用インダクタを構成する分割インダクタは、2個に限定されず、3個以上であってもよい。この場合、複数の分割インダクタは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、それぞれのインダクタンスの総和が所望のインダクタンスとなるように構成され、かつ、複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する1個のインダクタの浮遊容量よりも少なくなるように構成されていればよい。スイッチング素子は、FETに限定されず、例えば、バイポーラ型トランジスタなどであってもよい。また、整流用ダイオードは、これに代えて別のスイッチング素子FETなどを設け、例えば制御回路部が、2つのスイッチング素子を所定のタイミングで同期させて駆動するようにしてもよい。この場合であっても、平滑用インダクタの浮遊容量を低減することができるため、スイッチング損失を低減させることができる。上記実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。"