DC/DCコンバータを有する力率改善回路の制御回路であって、全波整流波形を有する第1電圧を受ける入力電圧検出端子と、前記DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、前記第1電圧の振幅レベルに応じた離散的なレベルをとる第3電圧を生成する電圧レベル判定回路と、前記第1電圧と前記第2電圧を乗算し、前記第3電圧で除算することにより、第4電圧を生成する乗除算回路と、前記DC/DCコンバータのスイッチングトランジスタに流れる電流に応じた第2検出電圧と、前記第4電圧とを比較するコンパレータと、所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、前記第2検出電圧が前記第4電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、を備えることを特徴とする制御回路。DC/DCコンバータを有する力率改善回路の制御回路であって、全波整流波形を有する第1電圧を受ける入力電圧検出端子と、前記DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、前記第1電圧の振幅レベルに応じた離散的なレベルをとる第3電圧を生成する電圧レベル判定回路と、前記第1電圧と前記第2電圧を乗算し、前記第3電圧で除算することにより、第4電圧を生成する乗除算回路と、前記DC/DCコンバータのスイッチングトランジスタに流れる電流に応じた第2検出電圧と第4電圧との誤差を増幅し、誤差信号を生成する第2誤差増幅回路と、前記誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、を備えることを特徴とする制御回路。前記乗除算回路は、前記第1電圧を、第1抵抗に印加することにより第1電流を生成する第1電圧/電流変換回路と、前記第2電圧を第2抵抗に印加することにより第2電流を生成する第2電圧/電流変換回路と、所定の電圧を第3抵抗に印加することにより第3電流を生成する第3電圧/電流変換回路と、前記第1電流と前記第2電流を乗算し、前記第3電流により除算した第4電流を生成し、当該第4電流を第4抵抗に流すことにより、第4電圧を生成する乗算器と、を含むことを特徴とする請求項1または2に記載の制御回路。前記乗算器は、第1、第2バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第1、第2バイポーラトランジスタそれぞれのコレクタと接続された第4、第5バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、前記第3電流に応じた電流の経路上に設けられ、そのエミッタが前記第1バイポーラトランジスタのベースと接続され、そのベースが前記第2バイポーラトランジスタのコレクタに接続された第3バイポーラトランジスタと、前記第2電流に応じた電流の経路上に設けられ、そのエミッタが前記第2バイポーラトランジスタのベースと接続された第6バイポーラトランジスタと、前記第1電流に応じた電流の経路上に設けられ、そのエミッタが前記第6バイポーラトランジスタのベースと接続され、そのベースが、前記第4、第5バイポーラトランジスタと共通にバイアスされた第7バイポーラトランジスタと、を含み、前記第1、第4バイポーラトランジスタに流れる電流に応じて前記第4電流を生成し、前記第4抵抗は、前記第4電流の経路上に設けられることを特徴とする請求項3に記載の制御回路。前記乗除算回路は、前記第1電圧に比例した第1電流を生成する第1電圧/電流変換回路と、前記第2電圧に比例した第2電流を生成する第2電圧/電流変換回路と、前記第3電圧に比例した第3電流を生成する第3電圧/電流変換回路と、前記第1電流と前記第2電流を乗算し、前記第3電流により除算した第4電流を生成し、当該第4電流に比例した前記第4電圧を生成する乗算器と、を含むことを特徴とする請求項1または2に記載の制御回路。前記乗算器は、第1、第2バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第1、第2バイポーラトランジスタそれぞれのコレクタと接続された第4、第5バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、前記第3電流に応じた電流の経路上に設けられ、そのエミッタが前記第1バイポーラトランジスタのベースと接続され、そのベースが前記第2バイポーラトランジスタのコレクタに接続された第3バイポーラトランジスタと、前記第2電流に応じた電流の経路上に設けられ、そのエミッタが前記第2バイポーラトランジスタのベースと接続された第6バイポーラトランジスタと、前記第1電流に応じた電流の経路上に設けられ、そのエミッタが前記第6バイポーラトランジスタのベースと接続され、そのベースが、前記第4、第5バイポーラトランジスタと共通にバイアスされた第7バイポーラトランジスタと、を含み、前記第1、第4バイポーラトランジスタに流れる電流に応じて前記第4電流を生成することを特徴とする請求項5に記載の制御回路。前記電圧レベル判定回路は、それぞれが、前記第1電圧がそれぞれに設定されたしきい値電圧より高いときにアサートされる比較信号を生成する、複数のコンパレータと、それぞれが、対応する前記比較信号がアサートされるとその状態をラッチするともに、所定の周期ごとにリセットされる、複数のラッチ回路と、前記複数のラッチ回路の状態に応じたレベルの前記第3電圧を生成する電圧生成部と、を含むことを特徴とする請求項1から6のいずれかに記載の制御回路。前記電圧レベル判定回路は、起動開始からある期間、前記第3電圧を最も高いレベルに設定することを特徴とする請求項1から7のいずれかに記載の制御回路。スイッチングトランジスタを含むDC/DCコンバータの出力回路と、前記スイッチングトランジスタを駆動する請求項1から8のいずれかに記載の制御回路と、を備えることを特徴とする力率改善回路。商用交流電圧を全波整流する整流回路と、前記整流回路の出力電圧を受ける請求項9に記載の力率改善回路と、前記力率改善回路の出力電圧を受け、それを降圧または昇圧した電圧を負荷に供給するDC/DCコンバータと、を備えることを特徴とする電子機器。商用交流電圧の電圧範囲は、国や地域によって異なり、誤差や変動も考慮すると、85~265V程度となる。PFC回路に何ら対策を施さない場合、PFC回路の最大電力は、入力電圧の2乗に比例して増加するという問題がある。本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、入力電力の増大にともなう最大電力の増大を抑制可能なPFC回路およびその制御回路の提供にある。本発明のある態様は、DC/DCコンバータを有する力率改善回路の制御回路に関する。この制御回路は、全波整流波形を有する第1電圧を受ける入力電圧検出端子と、DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、第1電圧の振幅レベルに応じた離散的なレベルをとる第3電圧を生成する電圧レベル判定回路と、第1電圧と第2電圧を乗算し、第3電圧で除算することにより、第4電圧を生成する乗除算回路と、DC/DCコンバータのスイッチングトランジスタに流れる電流に応じた第2検出電圧と、第4電圧とを比較するコンパレータと、所定の周期ごとにスイッチングトランジスタをオンし、コンパレータの出力に応じて、第2検出電圧が第4電圧より高くなるごとにスイッチングトランジスタをオフする駆動回路と、を備える。本発明の別の態様もまた、制御回路である。制御回路は、全波整流波形を有する第1電圧を受ける入力電圧検出端子と、DC/DCコンバータの出力電圧に応じた第1検出電圧と所定の基準電圧との誤差を増幅し、第2電圧を生成する第1誤差増幅回路と、第1電圧の振幅レベルに応じた離散的なレベルをとる第3電圧を生成する電圧レベル判定回路と、第1電圧と第2電圧を乗算し、第3電圧で除算することにより、第4電圧を生成する乗除算回路と、DC/DCコンバータのスイッチングトランジスタに流れる電流に応じた第2検出電圧と第4電圧との誤差を増幅し、誤差信号を生成する第2誤差増幅回路と、誤差信号にもとづき、スイッチングトランジスタを駆動する駆動回路と、を備える。これらの態様によると、交流電圧の振幅が大きくなると、それに応じて、段階的に第3電圧が大きくなるため、交流電圧の振幅の増大にともなう第4電圧の振幅の増加が抑制される。スイッチングトランジスタに流れる電流に応じた波形が、第4電圧の波形と一致するように、フィードバックがかかるため、交流電圧の振幅が増大にともなう最大電力の増大を抑制できる。乗除算回路は、第1電圧を、第1抵抗に印加することにより第1電流を生成する第1電圧/電流変換回路と、第2電圧を第2抵抗に印加することにより第2電流を生成する第2電圧/電流変換回路と、所定の電圧を第3抵抗に印加することにより第3電流を生成する第3電圧/電流変換回路と、第1電流と第2電流を乗算し、第3電流により除算した第4電流を生成し、当該第4電流を第4抵抗に流すことにより、第4電圧を生成する乗算器と、を含んでもよい。第1抵抗~第4抵抗の抵抗値をR1~R4と書くとき、第4電圧は、R3×R4/R1×R2に比例する。したがって、第1抵抗~第4抵抗の抵抗値が、温度変動やプロセスばらつきなどによって同じ変化率で変動しても、第4電圧に現れるそれらの影響を低減でき、PFC回路の温度特性を改善できる。乗算器は、第1、第2バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、第1、第2バイポーラトランジスタそれぞれのコレクタと接続された第4、第5バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、第3電流に応じた電流の経路上に設けられ、そのエミッタが第1バイポーラトランジスタのベースと接続され、そのベースが第2バイポーラトランジスタのコレクタに接続された第3バイポーラトランジスタと、第2電流に応じた電流の経路上に設けられ、そのエミッタが第2バイポーラトランジスタのベースと接続された第6バイポーラトランジスタと、第1電流に応じた電流の経路上に設けられ、そのエミッタが第6バイポーラトランジスタのベースと接続され、そのベースが、第4、第5バイポーラトランジスタと共通にバイアスされた第7バイポーラトランジスタと、を含んでもよい。第1、第4バイポーラトランジスタに流れる電流に応じて第4電流を生成し、第4抵抗は、第4電流の経路上に設けられてもよい。この構成によれば、第1電流と第2電流を乗算し、第3電流により除算することにより第4電流を生成できる。電圧レベル判定回路は、それぞれが、第1電圧がそれぞれに設定されたしきい値電圧より高いときにアサートされる比較信号を生成する、複数のコンパレータと、それぞれが、対応する比較信号がアサートされるとその状態をラッチするともに、所定の周期ごとにリセットされる、複数のラッチ回路と、複数のラッチ回路の状態に応じたレベルの第3電圧を生成する電圧生成部と、を含んでもよい。電圧レベル判定回路は、起動開始からある期間、第3電圧を最も高いレベルに設定してもよい。第1誤差増幅回路は、第1検出電圧が第1しきい値電圧より低いときオン状態となり、第2電圧を上昇させる第1電流源を含んでもよい。この場合、DC/DCコンバータの出力電圧の上昇を抑制できる。第1誤差増幅回路は、第1検出電圧が第2しきい値電圧より高いときオン状態となり、第2電圧を低下させる第2電流源を含んでもよい。この場合、DC/DCコンバータの負荷の急峻な変動の影響を低減できる。本発明のさらに別の態様は、力率改善回路である。この力率改善回路は、スイッチングトランジスタを含むDC/DCコンバータの出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。本発明のさらに別の態様は、電子機器である。この電子機器は、商用交流電圧を整流する整流回路と、整流回路の出力電圧を受ける上述の力率改善回路と、力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するDC/DCコンバータと、を備える。なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、入力電力の増大にともなう最大電力の増大を抑制できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。第1の実施の形態図1は、第1の実施の形態に係る電子機器1の構成を示す回路図である。電子機器1は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器1は、マイコン2、信号処理回路4、DC/DCコンバータ100、整流回路102、PFC力率改善回路200を備える。電子機器1は、DC/DCコンバータ100の絶縁トランス不図示を境界として、互いに絶縁される1次側と2次側に分けられている。整流回路102は、たとえばダイオード整流回路であり、商用交流電圧などの交流電圧を受け、それを全波整流して交流電圧VACを生成する。PFC回路200は、整流回路102からの交流電圧VACを受け、出力電圧VDCを生成する昇圧型のDC/DCコンバータスイッチングレギュレータである。PFC回路200は、交流電圧VACと入力電流IACの位相を一致させることにより力率を改善する。DC/DCコンバータ100は、PFC回路200の出力電圧VDCを受け、これを降圧して負荷であるマイコン2や信号処理回路4へと供給する。マイコン2は、電子機器1全体を統合的に制御する。信号処理回路4は、特定の信号処理を行うブロックであり、たとえば外部機器との通信を行うインタフェース回路や、画像処理回路、音声処理回路などが例示される。現実の電子機器1においては、その機能に応じて複数の信号処理回路4が設けられることはいうまでもない。以上が電子機器1の全体構成である。続いて、このような電子機器1に好適に利用可能なPFC回路200について説明する。図2は、第1の実施の形態に係るPFC回路200の構成を示す回路図である。PFC回路200は、昇圧型DC/DCコンバータを含み、主として、制御回路210、出力回路212を備える。出力回路212は、インダクタL1、ダイオードD1、キャパシタC1およびスイッチングトランジスタM1を含む一般的なトポロジーであるため、詳細な説明は省略する。スイッチングトランジスタM1のスイッチングにより、入力電圧VACが降圧され、出力電圧VDCが生成される。なおPFC回路200は、構成はDC/DCコンバータと言えるが、その入力電圧VACは全波整流された交流電圧であり、出力電圧VDCは直流電圧であることから、動作はAC/DCコンバータと言える。抵抗R11、R12は、PFC回路200の出力電圧VDCを分圧し、出力電圧VDCに応じた第1検出電圧VSを生成する。第1検出電圧VSは制御回路210の出力電圧検出端子P_VS端子に入力される。検出電流Rsは、スイッチングトランジスタM1の経路上に設けられ、その両端間には、スイッチングトランジスタM1に流れる電流IM1に比例した第2検出電圧VIが生ずる。第2検出電圧VIは、制御回路210の電流検出端子CS端子にフィードバック入力される。第2検出電圧VIは、スイッチングトランジスタM1のスイッチングに応じた間欠的な波形を有するが、その包絡線は、PFC回路200の入力電流IACと一致すると考えてよい。また、全波整流された交流電圧VACは、抵抗R21、R22により分圧される。分圧された交流電圧VBOは、制御回路210の入力電圧検出端子P_BO端子に入力される。以下、制御回路210の具体的な構成を説明する。制御回路210は、第1V/I変換回路10、第2V/I変換回路12、第3V/I変換回路14、オフセット回路16、第1誤差増幅回路18、乗算器20、第2誤差増幅回路30、駆動回路40を備える。第1V/I変換回路10は第1抵抗R1を含み、DC/DCコンバータPFC回路200に入力される全波整流された交流電圧VACに応じた第1電圧V1を第1抵抗R1に印加することにより第1電流I1を生成する。第1電圧V1は、全波整流波形を有する。I1=K1×V1/R1...1K1は比例定数である。第1V/I変換回路10の前段には、全波整流して分圧された交流電圧VACを高電位側にオフセットするオフセット回路16が設けられる。オフセット回路16の出力が、第1電圧V1として第1V/I変換回路10に入力される。第1誤差増幅回路18は、DC/DCコンバータの出力電圧VDCに応じた第1検出電圧VSと所定の基準電圧VREFとの誤差を増幅し、第2電圧V2を生成する。第2V/I変換回路12は、第2抵抗R2を含み、第2電圧V2を第2抵抗R2に印加することにより第2電流I2に変換する。I2=K2×V2/R2...2K2は比例定数である。第3V/I変換回路14は、第3抵抗R3を含み、所定の電圧VBGR=V3を第3抵抗R3に印加することにより第3電流I3を生成する。所定の電圧VBGRは温度に依存せずに一定の電圧であることが好ましく、図示しないバンドギャップリファレンス回路により生成することが好ましい。I3=K3×VBGR/R3...3K3は比例定数である。乗算器20は、第1電流I1と第2電流I2を乗算し、第3電流I3により除算した第4電流I4を生成する。乗算器20は第4抵抗R4を含み、第4電流I4を第4抵抗R4に流すことにより第4電圧V4を生成する。V4=I4×R4...4第2誤差増幅回路30は、出力回路212のスイッチングトランジスタM1に流れる電流IM1に応じた第2検出電圧VIと、乗算器20からの第4電圧V4との誤差を増幅し、誤差電圧VERRを生成する。駆動回路40は、誤差電圧VERRにもとづき、スイッチングトランジスタM1を駆動する。駆動回路40は、たとえばパルス幅変調PWM、パルス周波数変調PFMなどのパルス変調方式により、誤差電圧VERRに応じたデューティ比を有する駆動信号SDRVを生成し、出力端子SWOUTからスイッチングトランジスタM1のゲートへと出力する。駆動回路40の構成は特に限定されず、公知の技術を用いればよい。図2には、PWM方式の駆動回路40の一例が示される。駆動回路40は、ランプ波形生成部42、コンパレータ44、オシレータ46、RSフリップフロップ48、ドライバ50を含む。ランプ波形生成部42は、所定の周波数たとえば65kHzを有するのこぎり波、あるいは三角波の周期電圧VRAMPを生成する。コンパレータ44は、誤差電圧VERRと周期電圧VRAMPを比較し、交点ごとにレベルが遷移するリセット信号SRSTを生成する。リセット信号SRSTは、VERRがVRAMPを下から横切るごとに、ポジティブエッジを有する。オシレータ46は、所定の周波数のセット信号SSETを生成する。RSフリップフロップ48は、そのセット端子Sにセット信号SSETを受け、そのリセット端子Rにリセット信号SRSTを受ける。RSフリップフロップ48の出力Qは、セット信号SSETのポジティブエッジごとにハイレベルに遷移し、リセット信号SRSTのポジティブエッジごとにローレベルに遷移する。セット信号SSETの生成は、オシレータ46によるものには限定されない。たとえばオシレータ46に代えて、インダクタL1の電流が実質的にゼロまで低下すると、レベルが遷移ポジティブエッジするセット信号SSETを生成するゼロクロスコンパレータを設けてもよい。たとえばインダクタL1の電流は、インダクタL1に補助巻き線を設けることにより好適に検出できる。この場合、オシレータ46を用いる場合に比べて、インダクタL1に蓄えられたエネルギーを、より効率を利用できる。セット信号SSETは、さらに別の方法によって生成されてもよい。後述する図5の変形例においても同様である。RSフリップフロップ48の出力は、パルス幅変調された信号SPWMとなる。ドライバ50は、PWM信号SPWMにもとづきスイッチングトランジスタM1をスイッチングする。このPWM信号SPWMのデューティ比は、第1誤差増幅回路18を含むフィードバックループと、第2誤差増幅回路30を含むフィードバックループによって、第1検出電圧VSが基準電圧VREFと一致し、かつスイッチングトランジスタM1に流れる電流IM1の包絡線波形が、全波整流された入力電圧VACの波形と一致するように調節される。以上がPFC回路200の全体構成である。続いて、制御回路210の具体的な構成例を説明する。図3は、制御回路210の一部の構成を示す回路図である。オフセット回路16は、抵抗R1を介して、全波整流された交流電圧VACが分圧された入力電圧VBOを受け、それをオフセットして第1電圧V1を生成する。第1V/I変換回路10は、第1抵抗R1に加えて、トランジスタM11、演算増幅器OA1、カレントミラー回路CM1を含む。第1抵抗R1の一端は接地される。トランジスタM11の一端ソースは第1抵抗R1および演算増幅器OA1の反転入力端子と接続される。演算増幅器OA1の非反転入力端子には第1電圧V1が入力される。トランジスタM11および抵抗R1には、電流IM11が流れる。IM11=V1/R1カレントミラー回路CM1は、トランジスタM12~M15および抵抗R2を含むカスコート型であり、電流IM11を折り返して第1電流I1を出力する。カレントミラー回路CM1のミラー比が1のときK1=1となり、式1aが成り立つ。I1=V1/R1...1a第2V/I変換回路12、第3V/I変換回路14は、第1V/I変換回路10と同様に構成される。なお、第2V/I変換回路12第3V/I変換回路14では、カレントミラー回路CM2CM3はそれぞれ、トランジスタM22、M23M32、M33を含んで構成される。もちろんカレントミラー回路CM2、CM3をカスコード型で構成してもよい。反対に第1V/I変換回路10のカレントミラー回路CM1を、カレントミラー回路CM2、CM3と同様に構成してもよい。カレントミラー回路CM2、CM3のミラー比が1であるとき、式2a、3aが成り立つ。I2=V2/R2...2aI3=VBGR/R3...3a第1誤差増幅回路18は、誤差増幅器EA1、出力バッファ19、第1電流源CS1、第2電流源CS2を含む。誤差増幅器EA1は、基準電圧VREFと第1検出電圧VSの誤差を増幅する。出力バッファ19は、プッシュプル形式を有しており、誤差増幅器EA1の出力に応じた第2電圧V2を生成する。第1電流源CS1は、第1検出電圧VSが所定の第1しきい値電圧VTH1より低いときオン状態となる。第1しきい値電圧VTH1は、基準電圧VREFよりも低い値、たとえば基準電圧VREFより15程度低い値とすることが望ましい。第1電流源CS1はオン状態において、第1誤差増幅回路18の出力端子に電流を供給することにより、第2電圧V2を上昇させる。第2電圧V2が上昇するとPFC回路200の出力電圧VDCが上昇する。第2電流源CS2は、第1検出電圧VSが所定の第2しきい値電圧VTH2より高いときオン状態となり、第1誤差増幅回路18の出力端子から電流を引き抜くことにより、第2電圧V2を低下させる。第2電圧V2が低下するとPFC回路200の出力電圧VDCは低下する。コンパレータCMP1は、第1検出電圧VSをしきい値電圧VTH1と比較し、VS>VTH1のときにハイレベルとなる低電圧ロックアウト信号VSUVLO信号を生成する。第1電流源CS1は、VSUVLO信号がローレベルのときオン状態となる。またコンパレータCMP2は、第1検出電圧VSをしきい値電圧VTH2と比較し、VS>VTH2のときにハイレベルとなる過電圧保護信号DOVP信号を生成する。第2電流源CS2は、DOVP信号がハイレベルのときにオン状態となる。図4は、制御回路210の一部の構成を示す回路図である。乗算器20は、第4抵抗R4に加えて、バイポーラトランジスタQ1~Q9、電流源22、抵抗R5、カレントミラー回路CM41~CM43を備える。カレントミラー回路CM41~CM43はそれぞれ、第1電流I1~第3電流I3を折り返す。トランジスタQ1、Q2、Q4、Q5および電流源22は、差動増幅器を形成する。第1トランジスタQ1および第2トランジスタQ2は、差動対を構成する。第4トランジスタQ4、第5トランジスタQ5は、それぞれ第1トランジスタQ1、第2トランジスタQ2の負荷であり、トランジスタQ4、Q5のエミッタは、トランジスタQ1、Q2それぞれのコレクタと接続されている。電流源22は、差動対Q1、Q2にテイル電流を供給する。第3トランジスタQ3は、第3電流I3に応じた電流I3’の経路上に設けられ、そのエミッタが第1トランジスタQ1のベースと接続され、そのベースが第2トランジスタQ2のコレクタに接続される。第6トランジスタQ6は、第2電流I2に応じた電流I2’の経路上に設けられ、そのエミッタが第2トランジスタQ2のベースと接続される。第7トランジスタQ7は、第1電流I1に応じた電流I1’の経路上に設けられ、そのエミッタが第6トランジスタQ6のベースと接続され、そのベースが、第4トランジスタQ4および第5トランジスタQ5のベースと共通にバイアスされる。第8トランジスタQ8および第9トランジスタQ9はカレントミラー回路CM44を形成し、第1トランジスタQ1および第4トランジスタQ4がなす経路に流れる電流I4’=IC1を折り返し、第4電流I4を生成する。第4抵抗R4は、第4電流I4の経路上に設けられる。第4抵抗R4の電圧降下VR4が、第4電圧V4として出力される。第1トランジスタQ1~第7トランジスタQ7それぞれのベースエミッタ間電圧をVF1~VF7とし、各トランジスタに流れるコレクタ電流を、IC1~IC7とする。VF1VF3VF5=VF2VF8VF7...5が成り立つ。バイポーラトランジスタに流れるコレクタ電流は、IC∝Is×expVF/VT...6VT=kTIs:飽和電流q:電子の電荷1.602×10-19[C]k:ボルツマン定数1.38×10-23[J/K]T:絶対温度[K]式5および6から、式7が得られる。IC1×IC3×IC5=IC2×IC6×IC7...7ここで、トランジスタQ2とQ5は同じ電流経路上に設けられるため、IC2=IC5が成り立ち、式8、9を得る。IC1×IC3=IC6×IC7...8IC1=IC6×IC7/IC3...9簡単のため、カレントミラー回路CM41~CM43それぞれのミラー比をすべて1とする。そうすると、IC7=I1’=I1IC6=I2’=I2IC3=I3’=I3が成り立つから、式10が得られる。IC1=I2×I1/I3...10この第1トランジスタQ1に流れる電流IC1が、トランジスタQ8、Q9を含むカレントミラー回路CM44のミラー比が1であるとき、式11を得る。I4=IC1=I2×I1/I3...11式11に式1a~3aを代入すると、式12を得る。I4=V1×V2/V3×R3/R1×R2...12式4および式12から、式13が得られる。V4=V1×V2/V3×R3×R4/R1×R2...13第2誤差増幅回路30は、誤差増幅器EA2および出力バッファ32を含み、図3の第1誤差増幅回路18と同様に構成される。以上が実施の形態に係るPFC回路200の構成である。続いてPFC回路200の動作を説明する。第1電圧V1は交流電圧VACと同じ全波整流波形を有し、第2電圧V2、第3電圧V3はいずれも直流電圧である。したがって第4電圧V4は、交流電圧VACと同じ位相を有する全波整流波形となる。そして上述のように、第2誤差増幅回路30を含む系により、PWM信号SPWMのデューティ比は、スイッチングトランジスタM1に流れる電流IM1の包絡線が、第4電圧V4と一致するようにフィードバック制御される。したがって、スイッチングトランジスタM1に流れる電流IM1、ひいてはPFC回路200の入力電流IACの波形および位相が、交流電圧VACと一致し、力率が改善される。ここで式13に着目する。抵抗R1~R4がペアリングして形成される。したがって温度変動やプロセスばらつき温度変動等というが生じても、それぞれの抵抗値は、それらの比を保ちながら変動する。すなわち、式13におけるR3×R4/R1×R2の項において、分母と分子で温度変動等の影響がキャンセルしあうため、その値は実質的に一定に保たれる。つまり、第4電圧V4に対する温度変動等の影響を低減でき、ひいては入力電流IACの波形に対する温度変動等の影響を低減することができる。PFC回路200はさらに以下の利点を有する。分圧された交流電圧VBOは、全波整流波形を有するため、実質的にゼロボルトまで低下する。仮に交流電圧VBOを直接第1V/I変換回路10に入力すると、演算増幅器OA1の入力電圧範囲から外れ、不感帯で動作することになるため、第1電流I1が、きれいな全波整流波形とはならずに歪んでしまう。この歪みは、全高調波歪みTHDを悪化させる。これに対して実施の形態に係る制御回路210では、オフセット回路16を設けたことにより第1V/I変換回路10が不感帯で動作するのを防止することができ、全高調波歪みを改善できる。また、PFC回路200は50Hz~60Hz程度の包絡線に対する応答が要求されるため、フィードバックループの応答速度が非常に低い。したがって、誤差増幅器EA1、EA2のみによるフィードバック制御では、急峻な負荷変動に起因する出力電圧VDCの低下や、出力電圧VDCの上昇を抑えることができない。これに対して実施の形態に係る制御回路210では、低電圧状態VS<VTH1において第1電流源CS1をオンし、誤差増幅器EA1による応答よりも速く第2電圧V2を上昇させることにより、速やかに出力電圧VDCを上昇させることができる。また過電圧状態VS>VTH2において第2電流源CS2をオンし、誤差増幅器EA1による応答よりも速く第2電圧V2を低下させることにより、速やかに出力電圧VDCを低下させることができる。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。図2では、いわゆる平均電流モード制御を行う制御回路210について説明したが、本発明はそれに限定されず、ピーク電流モードにも適用可能である。図5は、第1の変形例に係る制御回路210aを備えるPFC回路を示す回路図である。ピーク電流モードの制御回路210aは、図2の第2誤差増幅回路30に代えて、コンパレータ45を備える。コンパレータ45は、第4電圧V4と第2検出電圧VIを比較し、VI>V4のときハイレベルとなるリセット信号SRSTを生成する。このリセット信号SRSTは、駆動回路40aのRSフリップフロップ48のリセット端子に入力される。つまり駆動回路40aは、オシレータ46からのセット信号SSETに応じて所定の周期ごとにスイッチングトランジスタM1をオンし、リセット信号SRSTに応じて、第2検出電圧VIが第4電圧V4より高くなるごとにスイッチングトランジスタM1をオフする。図5の制御回路210aでは、第2検出電圧VIのピーク値、言い換えればスイッチングトランジスタM1に流れる電流IM1のピーク値が、第4電圧V4と一致するようにフィードバックがかかり、出力電圧VDCが安定化される。ピーク電流モードの制御回路210aは、平均電流モードに比べて効率を高めることができる。図6は、第2の変形例に係るPFC回路200bの構成を示す回路図である。PFC200bの前段には、整流回路102およびフィルタ101が設けられる。図1で既に説明したPFC回路200の前段に、フィルタ101を設けてもよいことは言うまでもない。フィルタ101によってノイズが除去された交流電圧VACは、整流回路102によって全波整流され、平滑用キャパシタC30によって平滑化される。平滑化された電圧入力電圧VINというが、PFC回路200bに入力される。この変形例においてPFC回路200bは、直流電圧を直流電圧に変換するDC/DCコンバータとして動作する。PFC回路200bは、主として制御回路210b、出力回路212を備える。制御回路210bは、図2の平均電流モード型の制御回路210もしくは図5のピーク電流モード型の制御回路210aが利用できる。キャパシタC30と並列に、抵抗R31およびキャパシタC31が直列に設けられる。抵抗R31とキャパシタC31の接続点の電位Vccは、制御回路210の電源端子VCCに供給される。検出抵抗Rsは、スイッチングトランジスタM1のソースと、整流回路102の出力端子P32の間に設けられる。検出抵抗Rsには、スイッチングトランジスタM1に流れる電流、言い換えればPFC回路200bの入力電流に応じた電流IM1が流れ、検出抵抗Rsの両端間には、スイッチングトランジスタM1に流れる電流IM1に応じた第2検出電圧電圧降下VIが発生する。第2検出電圧VIは、制御回路210の電流検出端子CS端子にフィードバック入力される。なお検出抵抗Rsは、上述した実施の形態と同様に、スイッチングトランジスタM1のソースと接地端子間に設けられてもよい。反対に、上述した実施の形態において、検出抵抗Rsを、図6の位置に配置してもよい。ダイオードD21、D22は、整流回路102に入力される商用交流電圧VACを全波整流する。全波整流された交流電圧VBOは、抵抗R21、R22により分圧されて、制御回路210の入力電圧検出端子P_BO端子に入力される。以上が第2の変形例に係るPFC回路200bの構成である。この変形例によっても、実施の形態のPFC回路200と同様の効果を得ることができる。第2の実施の形態第1の実施の形態では、温度特性の改善技術について説明した。第2の実施の形態では、第1の実施の形態と組み合わせて、あるいは単独で用いることにより、PFC回路の入力電力の増大にともなう最大電力の増大を抑制する技術を説明する。図7は、第2の実施の形態に係る制御回路210cを有するPFC回路200cの構成を示す回路図である。制御回路210cの周辺回路の構成は、図6と同様であるため説明を省略する。なお制御回路210cの周辺回路を、図5と同様に構成してもよい。以下、制御回路210cの具体的な構成を説明する。ピーク電流モードの制御回路210cは、電圧レベル判定回路15、第1誤差増幅回路18、乗除算回路17、コンパレータ45、駆動回路40aを備える。第1誤差増幅回路18は、DC/DCコンバータの出力電圧VDCに応じた第1検出電圧VSと所定の基準電圧VREFとの誤差を増幅し、第2電圧V2を生成する。第1誤差増幅回路18の出力端子は、P_EO端子と接続される。P_EO端子には、キャパシタおよび抵抗を含む位相補償回路18aが接続される。電圧レベル判定回路15は、P_BO端子に入力された電圧VBOに応じた第1電圧V1を受け、第1電圧V1の振幅Vampのレベルを判定し、判定されたレベルに応じた離散的なレベルをとる第3電圧V3を生成する。たとえば第3電圧V3は、Vamp<Vth1のとき、第1レベルVa、Vth1<Vamp<Vth2のとき、第2レベルVbVth2<Vamp<Vth3のとき、第3レベルVcVth3<Vampのとき、第4レベルVdをとる。Va<Vb<Vc<Vdである。乗除算回路17は、第1電圧V1と第2電圧V2を乗算し、第3電圧V3で除算することにより、第4電圧V4を生成する。つまり、V4=K4×V1V2/V3...14が成り立つ。K4は定数である。乗除算回路17は、第1の実施の形態で説明したように、第1V/I変換回路10、第2V/I変換回路12、第3V/I変換回路14、乗算器20の組み合わせで構成してもよい。この場合、第1の実施の形態と同様に、温度特性の改善の効果が得られる。なお、乗除算回路17の構成はそれには限定されず、別の構成を用いてもよい。制御回路210cのその他の構成は、図5のピーク電流モードの制御回路210aと同様である。図7の制御回路210cに、オフセット回路16を設けてもよい。図8は、図7の電圧レベル判定回路15の構成例を示す回路図である。電圧レベル判定回路15は、複数のコンパレータCMP1~CMP3と、複数のラッチ回路LA1~LA3と、電圧生成部52を備える。i番目のコンパレータCMPiは、第1電圧V1が、対応するしきい値電圧Vthiより高いときにアサートハイレベルされる比較信号S1_iを生成する。i番目のラッチ回路LAiは、対応する比較信号S1_iがアサートされるとその状態をラッチする。複数のラッチ回路LA1~LA3の状態は、タイマー回路54により規定される所定の周期ごとにリセットされる。所定の周期τ1は、交流電圧VACの半周期より長いことが好ましい。たとえば交流電圧VACが50Hzの場合、その周期は20msであるから、所定の周期τ1は、10msより長く設定される。電圧生成部52は、複数のラッチ回路LA1~LA3の状態に応じたレベルの第3電圧V3を生成する。たとえば電圧生成部52は、直列に接続された複数の抵抗R40~R44を含む抵抗ストリング56と、抵抗R41~R43それぞれと並列に設けられたスイッチSW41~43を含んでもよい。i番目のスイッチSW4iは、対応するラッチ回路LAiの出力信号S2_iがハイレベルのときオン、ローレベルのときオフする。電圧生成部52が生成する第3電圧V3の電圧レベルは、第1電圧V1の振幅が大きくなるに従い、大きくなる。当業者であれば、コンパレータ、ラッチ回路、抵抗の個数は、第3電圧V3の階調数に応じて決めればよいことが理解される。なお電圧生成部52は、複数のラッチ回路の状態に応じたレベルの第3電圧を生成可能であれば、特にその構成は限定されない。図9は、図8の電圧レベル判定回路15の動作を示す図である。図9の例では、第1電圧V1の振幅レベルが、Vth2<Vamp<Vth3であるため、第3電圧V3のレベルは、第3レベルVcとなる。なお、電圧レベル判定回路15は、PFC回路200cの起動開始からある期間、第3電圧V3を最も高いレベルVdに設定することが好ましい。これにより、起動直後のある期間、第1電圧V1交流電圧VACの振幅レベルにかかわらず、最大電力を抑制することができる。これは、スイッチングトランジスタM1に流れる電流が制限されることを意味するため、PFC回路200cの出力電圧VDCの上昇速度を緩やかにするいわゆるソフトスタートを実現できる。以上が制御回路210cの構成である。続いて、図7のPFC回路200cの動作を説明する。図7のPFC回路200cの最大電力PMAXは、式15で与えられる。Lは、インダクタL1のインダクタンス、ILは、インダクタL1に流れる電流、fSWはスイッチングトランジスタM1のスイッチング周波数である。PMAX=1/2×L×IL2×fSW...15インダクタL1に流れる電流ILは、係数K5を用いて式16で与えられる。IL=V4/Rs×K5...16式16に式14を代入すると、IL=K4×V1V2/V3/Rs×K5=αV1V2/V3...16ただし、α=K4/Rs×K5である。式16を、式15に代入すると、式17を得る。PMAX=1/2×L×αV1V2/V32×fSW...17図10は、図7のPFC回路200cにおける第1電圧V1の振幅Vampと最大電力PMAXの関係を示す図である。実線IIで示すように、第3電圧V3を固定した場合、第1電圧V1の振幅Vamp、すなわち交流電圧VACの増大にともない、最大電力PMAXはVACの2乗に比例して増大する。これに対して、図7のPFC回路200cによれば、実線Iで示すように、振幅Vampに応じて第3電圧V3を増大させることにより、最大電力PMAXが無制限に増大するのを抑制できる。さらに、しきい値電圧Vth1~Vth3および第3電圧V3の電圧レベルVa~Vdはそれぞれ、PFC回路200の設計者が決めることができる。したがって、実線Iの横軸方向については、しきい値電圧Vth1~Vth3によって調節でき、縦軸方向については、電圧レベルVa~Vdによって調節できる。以上が第2の実施の形態に係るPFC回路200cに関する説明である。図7のPFC回路200cは、ピーク電流モードであったが、平均電流モードにも適用可能である。図11は、図7のPFC回路の変形例を示す回路図である。図11のPFC回路200dは、平均電流モードの制御回路210dを備える。制御回路210dの周辺回路の構成は、図6と同様であるため説明を省略する。なお制御回路210dの周辺回路を、図2と同様に構成してもよい。制御回路210dは、図2の制御回路210の第3V/I変換回路14に代えて、電圧レベル判定回路15を備える。平均電流モードの制御回路210dによっても、図10に示すように、最大電力PMAXが無制限に増大するのを抑制できる。実施の形態では、DC/DCコンバータ100が電子機器1に搭載される場合を説明したが、本発明はそれに限定されず、さまざまな電源装置に適用することができる。たとえばDC/DCコンバータ100は、電子機器に電力を供給するACアダプタにも適用可能である。この場合の電子機器としては、ラップトップ型コンピュータ、デスクトップ型コンピュータ、携帯電話端末、CDプレイヤなどが例示されるが、特に限定されない。実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。