映像信号を受信する受信手段と、前記映像信号に対して映像処理を行う映像処理手段と、前記映像処理された映像信号を出力する出力手段と、を有する映像処理LSIチップに搭載されているタイミング制御装置であって、前記受信手段で受信した前記映像信号から、当該映像信号を処理するタイミングを定めた情報を抽出し、当該情報から入力タイミング信号を生成し、出力する抽出手段と、前記抽出手段から出力された前記入力タイミング信号を前記映像処理LSIチップから出力するか、もしくは、外部からの入力タイミング信号を入力するかを切り替える入力タイミング切替手段と、前記抽出手段から出力された前記入力タイミング信号に対して、当該入力タイミング信号を遅延させるための遅延情報を付加することが可能な入力タイミング遅延付加手段と、入力タイミング信号から前記映像処理LSIチップの動作の基準となる基準タイミング信号を生成する基準タイミング生成手段と、前記基準タイミング信号を前記映像処理LSIチップから出力するか、もしくは、外部からの基準タイミング信号を入力するかを切り替える基準タイミング切替手段と、基準タイミング信号から、前記映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、前記出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成する個別タイミング生成手段と、を備えることを特徴とするタイミング制御装置。前記基準タイミング生成手段が生成した基準タイミング信号、または、外部から前記基準タイミング切替手段を介して入力された基準タイミング信号を選択し、選択した基準タイミング信号を出力する選択手段と、前記選択手段から出力された前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加することが可能な基準タイミング遅延付加手段と、を更に備えることを特徴とする請求項1に記載のタイミング制御装置。前記受信手段のクロックのタイミングで出力される前記入力タイミング信号を、前記タイミング制御装置のクロックのタイミングに変換する第1クロック載替手段と、前記タイミング制御装置のクロックのタイミングで生成された映像処理タイミング信号を、前記映像処理手段のクロックのタイミングに変換する第2クロック載替手段と、を更に備えることを特徴とする請求項1または2に記載のタイミング制御装置。前記入力タイミング遅延付加手段は、前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力する場合に、前記抽出手段から出力された前記入力タイミング信号に対して、前記遅延情報を付加して、前記外部からの入力タイミング信号とタイミングを合わせることを特徴とする請求項1乃至3のいずれか1項に記載のタイミング制御装置。前記基準タイミング生成手段は、前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力する場合に、当該外部からの入力タイミング信号と、前記入力タイミング遅延付加手段によって前記遅延情報が付加された入力タイミング信号と、を用いて前記基準タイミング信号を生成することを特徴とする請求項1乃至4のいずれか1項に記載のタイミング制御装置。前記入力タイミング遅延付加手段は、前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力しない場合に、前記抽出手段から出力された前記入力タイミング信号に前記遅延情報を付加しないことを特徴とする請求項1乃至3のいずれか1項に記載のタイミング制御装置。前記基準タイミング生成手段は、前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力しない場合に、前記遅延情報が付加されていない入力タイミング信号を用いて前記基準タイミング信号を生成することを特徴とする請求項6に記載のタイミング制御装置。複数の映像処理LSIチップの動作を同期させて、一の映像を分割した映像処理を並列に行う映像処理システムであって、複数の映像処理LSIチップのそれぞれは、請求項1乃至7のいずれか1項に記載のタイミング制御装置を備え、前記複数の映像処理LSIチップの動作を同期させるための基準タイミング信号を生成する一の映像処理LSIチップのタイミング制御装置では、前記入力タイミング切替手段が、他の映像処理LSIチップからの入力タイミング信号を入力し、前記基準タイミング生成手段が、前記他の映像処理LSIチップからの入力タイミング信号と、前記遅延情報が付加された入力タイミング信号とを用いて前記基準タイミング信号を生成し、前記基準タイミング切替手段が、前記基準タイミング生成手段で生成された前記基準タイミング信号を前記他の映像処理LSIチップへ出力し、基準タイミング遅延付加手段が、前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加し、前記個別タイミング生成手段が、前記遅延情報が付加された基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成し、前記一の映像処理LSIチップのタイミング制御装置で生成された前記基準タイミング信号を用いる前記他の映像処理LSIチップのタイミング制御装置では、前記入力タイミング切替手段が、入力タイミング信号を前記一の映像処理LSIチップへ出力し、前記基準タイミング切替手段が、前記一の映像処理LSIチップから前記基準タイミング信号を入力し、前記個別タイミング生成手段が、前記基準タイミング切替手段を介して入力された前記基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成すること特徴とする映像処理システム。前記一の映像処理LSIチップにおいて前記遅延情報が付加された前記基準タイミング信号は、前記他の映像処理LSIチップにおいて前記遅延情報が付加されない前記基準タイミング信号と同期した信号であることを特徴とする請求項8に記載の映像処理システム。前記一の映像処理LSIチップのタイミング制御装置において、前記入力タイミング遅延付加手段は、前記入力タイミング切替手段が前記他の映像処理LSIチップからの入力タイミング信号を入力する場合に、前記抽出手段から出力された前記入力タイミング信号に対して、前記遅延情報を付加して、前記他の映像処理LSIチップからの入力タイミング信号とタイミングを合わせることを特徴とする請求項8または9に記載の映像処理システム。しかしながら、入力される複数の映像信号から基準となるタイミング信号を生成するモジュールを設けることは、映像表示装置のコストアップとなる。2つに分割した映像信号をそれぞれに映像処理LSIチップへ入力する場合、入力する2つの映像信号が必ず同期しているとは限らない。基準となるタイミング信号を生成するモジュールは、2つの映像信号の同期信号を参照して、基準タイミング信号を生成する必要がある。特に、SMPTE4253G-SDIやSMPTE292MHD-SDIのような映像信号において、同期信号は、データの中にタイミングコードとして埋め込まれている。そのため、基準タイミング信号を生成するモジュールは、データ信号を取り込むためのチップ端子数増加と、同期信号を抽出するためのデコード機能を持つ必要があり、さらなるコストアップの要因となる。また、特許文献1の方法では、映像表示装置間の入力映像信号の遅延が考慮されていない。そのため、複数映像表示装置の構成において、厳密に映像信号の出力タイミングを合わせることは難しい。上記課題を鑑み、本発明は基準タイミングを生成するための外部モジュールを、映像処理LSIチップの外部に設けることなく、映像処理LSIチップの動作タイミングを制御する技術を提供することを目的とする。上記目的を達成する本発明の一つの側面に係るタイミング制御装置は、映像信号を受信する受信手段と、前記映像信号に対して映像処理を行う映像処理手段と、前記映像処理された映像信号を出力する出力手段と、を有する映像処理LSIチップに搭載されているタイミング制御装置であって、前記受信手段で受信した前記映像信号から、当該映像信号を処理するタイミングを定めた情報を抽出し、当該情報から入力タイミング信号を生成し、出力する抽出手段と、前記抽出手段から出力された前記入力タイミング信号を前記映像処理LSIチップから出力するか、もしくは、外部からの入力タイミング信号を入力するかを切り替える入力タイミング切替手段と、前記抽出手段から出力された前記入力タイミング信号に対して、当該入力タイミング信号を遅延させるための遅延情報を付加することが可能な入力タイミング遅延付加手段と、入力タイミング信号から前記映像処理LSIチップの動作の基準となる基準タイミング信号を生成する基準タイミング生成手段と、前記基準タイミング信号を前記映像処理LSIチップから出力するか、もしくは、外部からの基準タイミング信号を入力するかを切り替える基準タイミング切替手段と、基準タイミング信号から、前記映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、前記出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成する個別タイミング生成手段と、を備えることを特徴とする。上記の目的を達成する本発明の他の側面に係る映像処理システムは、複数の映像処理LSIチップの動作を同期させて、一の映像を分割した映像処理を並列に行う映像処理システムであって、複数の映像処理LSIチップのそれぞれは、上記のタイミング制御装置を備え、前記複数の映像処理LSIチップの動作を同期させるための基準タイミング信号を生成する一の映像処理LSIチップのタイミング制御装置では、前記入力タイミング切替手段が、他の映像処理LSIチップからの入力タイミング信号を入力し、前記基準タイミング生成手段が、前記他の映像処理LSIチップからの入力タイミング信号と、前記遅延情報が付加された入力タイミング信号とを用いて前記基準タイミング信号を生成し、前記基準タイミング切替手段が、前記基準タイミング生成手段で生成された前記基準タイミング信号を前記他の映像処理LSIチップへ出力し、基準タイミング遅延付加手段が、前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加し、前記個別タイミング生成手段が、前記遅延情報が付加された基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成し、前記一の映像処理LSIチップのタイミング制御装置で生成された前記基準タイミング信号を用いる前記他の映像処理LSIチップのタイミング制御装置では、前記入力タイミング切替手段が、入力タイミング信号を前記一の映像処理LSIチップへ出力し、前記基準タイミング切替手段が、前記一の映像処理LSIチップから前記基準タイミング信号を入力し、前記個別タイミング生成手段が、前記基準タイミング切替手段を介して入力された前記基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成すること特徴とする。本発明によれば、基準タイミングを生成するための外部モジュールを、映像処理LSIチップの外部に設けることなく、映像処理LSIチップの動作タイミングを制御することが可能になる。実施形態1図1~図5を用いて実施形態1を説明する。図1は、本発明の実施形態1における映像処理LSIチップの全体構成を示す図である。映像処理LSIチップ101は、映像信号の受信、映像処理、映像信号の出力までの機能を1つに集約したLSIチップである。映像処理LSIチップ101の内部に、映像受信部102、映像処理部103、映像出力部104を備える。映像受信部102は、2つの映像信号を受信することができる。1つの映像を2つに分割した映像信号を受信する場合と、2つの異なる映像を受信する場合とがある。映像処理部103は、映像受信部102から映像信号を受け取り、メモリ106を介して高画質化処理や出力パネルの特性に合わせた処理などの映像処理を行う。映像出力部104は、映像処理部103から映像信号を受け取り、パネル107表示デバイスのインターフェースプロトコルに従い、出力クロックに同期させて、パネル107へ映像信号を出力し、表示させる。映像処理LSIチップ101は、更に、映像処理部103、映像出力部104の動作タイミングを生成するモジュールとして、タイミング生成部105を備えるタイミング制御装置。タイミング生成部105タイミング制御装置は、映像処理LSIチップに搭載されており、基準タイミング生成部108と個別タイミング生成部109とを構成要素として備える。基準タイミング生成部108は、受信した映像信号のタイミングを基に、映像処理LSIチップ101の基本動作タイミングとなる基準タイミング信号112を生成する。個別タイミング生成部109は、基準タイミング信号112から、映像処理部103の動作タイミングとなる映像処理タイミング信号113と、映像出力部104の動作タイミングとなる出力タイミング信号114とを生成する。映像受信部102はタイミング抽出部110を備える。タイミング抽出部110は、映像受信部102が受信した映像信号から、タイミング情報である垂直同期タイミングを抽出し、入力タイミング信号111として、タイミング生成部105タイミング制御装置へ送信する。映像受信部102は複数の映像信号例えば、2つの映像信号を受信することができ、映像受信部102のタイミング抽出部110は、複数の入力タイミング信号111図1の場合は2つの入力タイミング信号を抽出することができる。映像受信部102がデータ信号と、データ信号とは別に垂直同期信号とを受信する場合、タイミング抽出部110は垂直同期信号から入力タイミング信号111を生成する。SMPTE4253G-SDIやSMPTE292MHD-SDIのような映像信号においては、垂直同期信号は、データの中にタイミングコードとして埋め込まれている。その場合、タイミング抽出部110は、データ信号をデコードし垂直同期信号を抽出してから、入力タイミング信号111を生成する。また、映像処理LSIチップ101は、遅延付加部115、遅延付加部118、入出力切替部116第1入出力切替部、および入出力切替部117第2入出力切替部を備える。遅延付加部115は、タイミング抽出部110と基準タイミング生成部108との間に配置されており、入力タイミング信号111に対して、制御信号に基づいて遅延情報以下、単に遅延ともいうを付加することができる入力タイミング遅延付加部である。遅延付加部118は、個別タイミング生成部109の前段に配置され、基準タイミング信号112に対して、制御信号に基づいて遅延を付加することができる基準タイミング遅延付加部である。入出力切替部116は、内部の入力タイミング信号を映像処理LSIチップのチップ端子から出力させるか、外部信号をチップ端子から入力し、基準タイミング生成部108へ入力タイミング信号として入力させるかを切り替える。入出力切替部116は、内部の入力タイミング信号または外部信号に基づく入力タイミング信号を切り替える入力タイミング切替部として機能する。入出力切替部116を介して入力された入力タイミング信号外部信号は、遅延付加部115を通らずに、基準タイミング生成部108へ入力される。入出力切替部117は、基準タイミング生成部108で生成された基準タイミング信号を映像処理LSIチップのチップ端子から出力させるか、外部信号をチップ端子から基準タイミング信号として入力させるかを切り替える。入出力切替部117は、基準タイミング生成部で生成された信号または外部信号に基づく信号を切り替える基準タイミング切替部として機能する。セレクタ部119は、基準タイミング生成部108が生成した信号を使用するか、外部から入出力切替部117を介して入力された信号を使用するかを選択し、選択した信号を基準タイミング信号112として出力する。さらに、映像処理LSIチップ101は、クロック載替部120第1クロック載替部、クロック載替部121第2クロック載替部を備える。タイミング生成部105はパネル107を駆動するための厳密なタイミング情報を生成するために、映像出力部104の映像出力クロックのタイミングで基準タイミング生成部108および個別タイミング生成部109を動作させる。クロック載替部120は、映像受信部110のクロックのタイミングで送られてくる入力タイミング信号111をタイミング生成部105のクロックのタイミングに変換する。同様に、クロック載替部121は、タイミング生成部105のクロックのタイミングである映像処理タイミング信号113を映像処理部103のクロックのタイミングに変換する。図5を用いて、映像処理LSIチップのクロック領域を説明する。映像処理LSIチップを破線により3つの領域領域501、領域502、領域503に区切っている。領域501は、映像受信部102の一部を含む、入力映像信号のクロックで動作する領域である。領域502は、映像受信部102と映像処理部103を含む映像処理クロックで動作する領域である。領域503は、タイミング生成部105と映像出力部104を含む出力クロックで動作する領域である。従って、クロック載替部120は、映像処理クロックから出力クロックへの載せ替えを行う。クロック載替部121は、出力クロックから映像処理クロックへの載せ替えを行う。図2を用いて、タイミング信号を説明する。受信映像201および受信映像203は、映像受信部102が受信する映像信号である。受信映像201および受信映像203は、垂直同期信号、水平同期信号、および映像データからなる。受信映像201の映像信号と受信映像203の映像信号とは、周波数が異なる映像信号である。タイミング抽出部110は、受信映像201から垂直同期信号のみを抽出し、入力タイミング信号202として出力する。同様に、タイミング抽出部110は、受信映像203から垂直同期信号のみを抽出し、入力タイミング信号204として出力する。基準タイミング生成部108は、入力タイミング信号202および入力タイミング信号204を受け取り、映像処理LSIチップ101の基本動作タイミングとなる垂直同期タイミングである基準タイミング信号205を生成する。受信映像203をパネルへ表示する基本映像とし、基準タイミング生成部108は入力タイミング信号204である垂直同期タイミングから、基準タイミング信号205である垂直同期タイミングを生成している。受信映像203がいきなり途絶えた場合でも映像出力部104はパネル107に対して何らかの映像を出力する必要がある。そこで、基準タイミング生成部108は、入力タイミング信号204がなくなったことを検出し、独自の基準タイミングを生成する機能を持つ。個別タイミング生成部109は、基準タイミング信号205を受け、映像処理タイミング信号206および出力タイミング信号207を生成する。映像処理部103は、垂直同期タイミングと水平同期タイミングを必要とし、受信映像203と同じレートで、映像処理を行う。映像出力部104は、垂直同期タイミングと水平同期タイミングを必要とし、受信映像203の2倍のレートで、映像出力を行う。個別タイミング生成部109は、内部にカウンタをもち、映像処理タイミング信号206として、垂直同期信号と水平同期信号を生成する。また、出力タイミング信号207として、基準タイミング信号205の2倍のレートの垂直同期信号と水平同期信号を生成する。図1で示すように、映像処理LSIチップを1つ用いて、映像表示装置を構成する場合は、遅延付加部115、遅延付加部118でのタイミング信号への遅延付加は必要ないため、遅延OFFに設定する。セレクタ部119は、基準タイミング生成部108からの基準タイミング信号を用いるため、内部信号を選択するよう設定する。また、チップ端子を介してのタイミング信号の入力および出力を行わないため、入出力切替部116および入出力切替部117の設定は必要ない。実施形態2次に図3を用いて、映像処理LSIチップを2つ用いた映像処理システムの構成を説明する。映像処理システムは、複数の映像処理LSIチップの動作を同期させて、一の映像を分割した映像処理を並列に行う。1つの映像処理LSIチップでは処理が間に合わない高解像度映像の処理を行うために、映像処理LSIチップ101と同じ構成を有する2つの映像処理LSIチップ301、302を用いて映像処理を行う。本実施形態では、4つの空間に分割した高解像度映像を、それぞれ異なる映像信号として2つずつ、2つのチップに入力する。各映像処理LSIチップは、受信した2つの映像信号を、各タイミング生成部からの映像処理タイミング信号に基づいて画像処理を行う。そして、各映像処理LSIチップは、1つの映像信号にマージ後、各タイミング生成部からの出力タイミング信号に基づいて表示デバイスであるパネル303へ出力する。パネル303は、高解像度対応パネルであり、映像処理LSIチップ301、302のからの2つの映像信号を受け取り、映像の表示を行う。一般的に、映像処理LSIチップ301、302へ入力される空間分割した4つの映像信号は、送信する装置や伝送経路に依存し、必ずしも同期しているとは限らない。また、2つの映像処理LSIチップ301、302は、パネル303に対して同期した映像信号を出力しなければならない。即ち、高解像度映像を表示するために、映像処理LSIチップ301、302は、同期していない4つの映像信号を受信し、映像処理後、2つの同期した映像信号を出力しなければならない。2チップ構成の場合、基準タイミング信号を生成するチップをマスターチップ、他方をスレーブチップとして動作する。映像処理LSIチップ301は、マスターチップとなる映像処理LSIチップである。映像処理LSIチップ302は、スレーブチップとなる映像処理LSIチップである。2つの映像処理LSIチップは入出力切替部308、309を介して入力タイミング信号を送受信する2本の信号線と、入出力切替部310、311を介して基準タイミング信号を送受信する1本の信号線との3本の信号線で接続する。2チップ構成では、マスター側である映像処理LSIチップ301の基準タイミング生成部306が、4つの映像信号の入力タイミング信号を受け取り、基準タイミング信号322を生成する。スレーブ側の映像処理LSIチップ302の入力切替部309を出力側に、マスター側の映像処理LSIチップ301の入力切替部308を入力側に制御する。そうすることで、スレーブ側のタイミング抽出部320が出力する入力タイミング信号321を、マスター側の基準タイミング生成部306へ送信することができる。しかし、入力タイミング信号321を基準タイミング生成部306へ送信する際、フリップフロップ回路を追加で通過するため、マスター側のタイミング抽出部318が出力する入力タイミング信号319に対して遅延が発生する。そこで、遅延ONに設定することで、マスター側の遅延付加部304は入力タイミング信号319のみに遅延を付加する。入力タイミング信号319に対して遅延が付加されることにより、基準タイミング生成部306へ入力される4つの入力タイミング信号は、4つの入力タイミング信号の同期した関係を保持することができる。従って、マスター側の基準タイミング生成部306において、4つの映像信号から、2つの映像処理LSIチップに対する1つの基準タイミング信号を生成することができる。マスター側の基準タイミング生成部306は、4つの入力タイミング信号から、映像処理LSIチップ301、302の動作を同期させるための基準動作タイミングとなる基準タイミング信号322を生成する。そして、基準タイミング生成部306は、生成した基準タイミング信号322をマスター側の個別タイミング生成部316、およびスレーブ側の個別タイミング生成部317へ送信する。マスター側の入出力切替部310は制御信号によって出力側として動作し、スレーブ側の入出力切替部311は制御信号によって入力側として動作する。また、スレーブ側のセレクタ部313は、外部からの信号を選択する外部セレクト制御信号によって、外部からの信号を基準タイミング信号として選択するよう設定される。そうすることで、マスター側の基準タイミング生成部306が出力する基準タイミング信号322を、スレーブ側の個別タイミング生成部317へ送信することができる。マスター側のセレクタ部312は、内部からの信号を選択する内部セレクト制御信号によって、基準タイミング生成部306からの基準タイミング信号を選択するよう設定される。しかし、基準タイミング信号322をスレーブ側の個別タイミング生成部317へ送信する際、フリップフロップ回路を追加で通過することになる。マスター側の個別タイミング生成部316に入力される基準タイミング信号322に対して、個別タイミング生成部317に入力される基準タイミング信号322には遅延が発生する。そこで、遅延付加部314に対して遅延ONを設定し、遅延付加部315に対して遅延OFFを設定することで、マスター側の個別タイミング生成部316への入力タイミング信号のみに遅延を付加する。そうすることで、マスター側の個別タイミング生成部316の基準タイミング信号、およびスレーブ側の個別タイミング生成部317の基準タイミング信号を、同期した信号にすることができる。同期したマスター側の映像処理タイミング323信号とスレーブ側の映像処理タイミング信号324、同期したマスター側の出力タイミング信号325とスレーブ側の出力タイミング信号326を生成することができる。従って、2つの映像処理LSIチップ301、302は、同期したタイミングで、映像を出力することが可能となる。また、スレーブ側の映像処理LSIチップ302において基準タイミング生成部307は、基準タイミングを生成する必要がないため、制御信号によって生成OFFに設定してもよい。図3において、クロック載替部327、328は、図1のクロック載替部120と同様に動作し、クロック載替部329、330は、図1のクロック載替部121と同様に動作する。図4を用いて、映像処理LSIチップを2つ用いた場合のタイミング信号を説明する。401は入力タイミング信号を示す。403、405は、マスター側のタイミング抽出部318が出力する入力タイミング信号である。また、404、406は、マスター側の基準タイミング生成部306の入り口における入力タイミング信号であり、マスター側の304遅延付加部304により、遅延が付加されている。407、409は、スレーブ側のタイミング抽出部320が出力する入力タイミング信号である。また、408、410は、マスター側の基準タイミング生成部306の入り口における入力タイミング信号であり、チップ間を渡って送信される際の遅延が付加されている。遅延付加部304で付加する遅延量とチップ間の送信により付加された遅延量とを同じにする。これにより、入力タイミング信号403、405、407、409の関係と、基準タイミング生成部306の入り口の入力タイミング信号404、406、408、410の関係は、同じになる。402は基準タイミング信号を示す。入力タイミング信号404、406、408、410から基準タイミング生成部306は基準タイミング信号411を生成する。412は、マスター側の個別タイミング生成部316の入り口における基準タイミング信号である。413は、スレーブ側の個別タイミング生成部317の入り口における基準タイミング信号である。基準タイミング信号412は、マスター側の遅延付加部314により遅延が付加されている。基準タイミング信号413は、チップ間を渡って送信される際の遅延が付加されている。遅延付加部314で付加する遅延量とチップ間の送信により付加された遅延量とを同じにすることで、映像処理LSIチップ301、302における個別タイミング生成部316、317の入り口での基準タイミング信号412、413は同じタイミングとなる。以上説明したように、本発明によれば、別途タイミング生成のためのモジュールを追加することなく、同期した映像出力が可能な2つの映像処理LSIチップを用いた映像表示装置を実現することができる。また、同期信号を抽出するための機能を持ち、タイミング信号を送受信するチップ端子の入出力切り替えを行うことで、最小限のチップ端子の映像処理LSIチップを実現することができる。本発明の実施形態において、タイミング抽出部110、318、320は、垂直同期タイミングを抽出しているが、垂直同期タイミングのみに限定するものではない。タイミング抽出部110、318、320は、例えば、水平同期タイミングや、インターレース信号における偶数フィールド奇数フィールドのフラグなども抽出し、取得可能である。同様に、基準タイミング生成部108、306、307は、基準タイミング信号として、垂直同期タイミングのみを生成しているが、これに限定するものではない。2つの映像処理LSIチップは、入力タイミング信号を送受信する2本の信号線と、基準タイミング信号を送受信する1本の信号線1本と、の計3本のタイミング信号線で接続されているが、3本の信号線に限定するものではない。例えば、入力タイミング信号および基準タイミング信号の数によって、接続する信号の本数も異なることは容易に想像できる。本発明の実施形態において、基準タイミング生成部108、306、307は、入力タイミング信号111、319、321を基に、基準タイミング信号112を生成している。この他、例えば、基準タイミング生成部108、306、307が内部に持つ独自のタイミングに基づいて、基準タイミング信号112、322を生成することも可能である。本発明の実施形態において、映像処理部103および映像処理タイミング信号113は、映像処理LSIチップ内に1つを設けた構成であるが、この構成に限定されるものではない。例えば、複数の映像処理部によりパイプライン処理を行う構成で、映像処理部にそれぞれ異なる映像処理タイミング信号をタイミング生成部が生成する構成とすることも可能である。本発明の実施形態において、映像受信部102は、2つの映像信号を受信可能としているが、2つに限定するものではなく、1つの映像信号、もしくは、3以上の映像信号を受信可能な構成とすることも可能である。また、映像処理部103は受信映像と同じレートで処理を行ない、映像出力部104は受信映像の2倍のレートで処理を行うとしているが、これに限定するものではない。また、受信映像の特性により、映像処理部や映像出力部の処理のレートを変更することも可能である。本発明の実施形態において、図5に示すように、映像処理LSIチップの内部を3つのクロック領域に分けているが、クロック領域の分割は、この例に限定されるものではない。例えば、映像受信部102と映像処理部103とを異なるクロックで動作させてもよい。映像処理部103を細かく分割し、複数の映像処理部から構成し、各映像処理部ごとに異なるクロックで動作させる構成も考えられる。本発明の実施形態によれば、基準タイミングを生成するための外部モジュールを、映像処理LSIチップの外部に設けることなく、映像処理LSIチップの動作タイミングを制御することが可能になる。一方マスター側の映像処理LSIチップの遅延付加部314は、基準タイミング情報に対して遅延情報を付加してタイミングを遅らせる。他方スレーブ側の映像処理LSIチップの遅延付加部315は、基準タイミング情報に対して基準タイミング情報に対して遅延情報を付加しない。このような構成にすることで、一の映像処理LSIチップにおいて遅延情報が付加された基準タイミング信号と、他の映像処理LSIチップにおいて遅延情報が付加されない基準タイミング信号とを同期させることが可能となる。映像処理LSIの1チップ構成時、または複数チップ構成時においても、基準タイミングを生成する外部モジュールを必要としない。また、2チップ構成時において、タイミング信号を受け渡すチップ端子を共有することで、映像処理LSIチップのチップ端子数を減らすことができる。従って、高解像度の映像処理装置を安価に構築することが可能になる。その他の実施形態また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェアプログラムを、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータまたはCPUやMPU等がプログラムを読み出して実行する処理である。