ゲート電極を有し、当該ゲート電極及び一の拡散層が第1配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第1部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする半導体集積回路。前記第1部分クロック信号線よりも上層に配置され、前記第1部分クロック信号線を介して前記ゲート電極上に形成された第2配線を備えることを特徴とする請求項1記載の半導体集積回路。一端が前記転送トランジスタの前記ゲート電極に接続され、他端に前記クロック信号が与えられるキャパシタを備え、前記転送トランジスタは、前記キャパシタと共に昇圧回路を構成することを特徴とする請求項1又は2記載の半導体集積回路。前記キャパシタの前記一端と前記転送トランジスタの前記ゲート電極間を接続する第3配線を備え、前記クロック信号線の一部である第2部分クロック信号線は、前記第3配線と同じ層に配置され、且つ、前記第3配線と平行に延びることを特徴とする請求項1~3のいずれか1項記載の半導体集積回路。前記キャパシタの前記一端と前記転送トランジスタの前記ゲート電極間を接続する第3配線を備え、前記クロック信号線の一部である第3部分クロック信号線は、半導体集積回路の積層方向において前記第3配線と異なる位置に配置され、且つ、前記積層方向から見て前記第3配線と重なっていることを特徴とする請求項1~4のいずれか1項記載の半導体集積回路。電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第1配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第1部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。以下、図面を参照しながら実施形態に係る半導体集積回路について説明する。[第1の実施形態]第1の実施形態では、半導体集積回路に用いられる転送トランジスタを図1に示すチャージポンプ昇圧回路を用いて説明する。このチャージポンプは、ドレインとゲートが接続ダイオード接続された3つのNMOS型の転送トランジスタT1~T3を縦続接続してなる。以下において、各転送トランジスタT1~T3のドレイン及びゲートが接続された転送ノードをN1、N2、N3とする。なお、転送トランジスタの数は3個以上であっても構わない。1段目の転送トランジスタT1の転送ノードN1には、NMOS型のトランジスタQ1を介して入力電圧VBSTが供給される。そして、この入力電圧VBSTが、転送トランジスタT1~T3を介して昇圧され、3段目の転送トランジスタT3のソースから出力電圧BOOSTとして出力される。転送トランジスタT1~T3の転送ノードN1~N3には、それぞれ所定容量のキャパシタC1~C3の一端が接続されている。このうちキャパシタC1及びC3は、他端からクロックパルスCP1クロック信号の供給を受ける。また、キャパシタC2は、他端からクロックパルスCP2クロック信号の供給を受ける。以下において、各キャパシタC1~C3のクロックパルスCP1及びCP2の入力ノードをN4、N5、N6とする。クロックパルスCP1及びCP2は、クロックパルス生成回路CGによって生成される。クロックパルス生成回路CGは、2つのNANDゲートG1及びG2と、4つのインバータIV1~IV4を有する。これら構成要素は、供給電圧VSUPによって駆動される。NANDゲートG1は、第1入力がNANDゲートG2の第1入力、第2入力がNANDゲートG2の出力、出力がインバータIV1の入力にそれぞれ接続されている。インバータIV1は、出力がインバータIV2の入力に接続されている。インバータIV2は、出力がキャパシタC1の入力ノードN4に接続されている。このインバータIV2の出力がクロックパルスCP1となる。また、図示されていないが、インバータIV2の出力は、キャパシタC3の入力ノードN6にも接続されている。NANDゲートG2は、第2入力に外部からのクロックパルスPMPCLKを受ける。インバータIV3は、入力がNANDゲートG2の出力、出力がインバータIV4の入力にそれぞれ接続されている。そして、インバータIV4は、出力がキャパシタC2の入力ノードN5に接続されている。このインバータIV4の出力がクロックパルスCP2になる。以上の構成によって、クロックパルス生成回路CGは、外部から供給されるクロックパルスPMPCLKから互いに逆位相のクロックパルスCP1及びCP2を生成する。また、上記構成の他、チャージポンプは、インバータIV5、2つのNMOS型のトランジスタQ2及びQ3を備える。インバータIV5は、入力がNANDゲートG1及びG2の第1入力と共通に接続されており、供給電圧VSUPによって駆動される。トランジスタQ2は、ソースが接地電圧VSS、ドレインがトランジスタQ3のソース、ゲートがインバータIV5の出力にそれぞれ接続されている。トランジスタQ3は、ドレインがトランジスタQ1のゲートに接続され、ゲートに入力される供給電圧VSUPで駆動される。このチャージポンプは、トランジスタQ2がオンされることで活性化する。以上の構成を持つチャージポンプは、3段のディクソンチャージポンプになっている。始めに、入力電圧VBSTによって、1段目のキャパシタC1に電荷が蓄積される。続いて、キャパシタC1に所定量の電荷が蓄積されると1段目の転送トランジスタT1がオンする。その結果、入力電圧VBST及びキャパシタC1からの放電によって2段目のキャパシタC2に電荷が蓄積される。続いて、キャパシタC2に所定量の電荷が蓄積されると2段目の転送トランジスタT2がオンする。その結果、入力電圧VBST及びキャパシタC2からの放電によって3段目のキャパシタC3に電荷が蓄積される。最後に、キャパシタC3に所定の電荷が蓄積されると、3段目のトランジスタT3がオンする。このように、入力電圧VBSTは、キャパシタC1からキャパシタC3に向けて転送される間に次第に昇圧されて出力電圧BOOSTとなる。以上の動作からも分かるように、チャージポンプの効率は、転送トランジスタT1~T3による電荷転送効率に大きく依存している。しかし、転送トランジスタT1~T3の転送ノードN1~N3には、上層配線のレイアウトによって、図1中点線で示すような寄生容量PC1~PC3が発生する場合がある。そして、これら寄生容量PC1~PC3が大きくなると、転送トランジスタT1~T3による電荷転送効率が悪化することになる。ここで、寄生容量PC1~PC3の一端はノードN1~N3に接続されている。一方、他端はVSSに接続されているが、これは一例である。寄生容量PC1~PC3の他端は信号線であり、接地電圧VSS、電源電圧VDD、電源電圧VDDよりも大きな電圧、さらには、これらの電圧の間で変化する電圧が与えられる。そこで、次に、この寄生容量PC1~PC3の発生原因について説明する。図11は、本実施形態の比較例に係る転送トランジスタの平面図であり、図12は、図11のA-A ́断面図である。なお、図11及び図12は、2段目の転送トランジスタT2を例示したものであるが、他の転送トランジスタT1及びT3についても同様である。ここで、図4は、図11及び図12の表示に関する凡例である。この凡例は、以下に示すいくつかの図面にも適用することができる。なお、凡例に示しているM1配線は、上層の金属配線を示すものである。同様に、M0配線は、M1配線よりも下層の金属配線を示すものである。比較例に係る転送トランジスタT2は、例えば、p型ウエルのアクティブ領域AA上に形成されている。アクティブ領域AA上には、Z方向半導体集積回路の積層方向に浮遊ゲートFG、ゲート電極GCが順次積層されている。ゲート電極GCは、複数並んだ柱状のコンタクトCN101を介して浮遊ゲートFGと電気的に接続されている。また、アクティブ領域AA中には、浮遊ゲートFGを挟むように、n型の拡散層が形成されている。なお、ここでは、浮遊ゲートFGとゲート電極GCを積層させた積層型ゲート電極を有する転送トランジスタT2を例に挙げて説明したが、以下で説明する本実施形態は、ゲート電極が単層である転送トランジスタにも適用することができる。アクティブ領域AA及びゲート電極GC上には、転送ノードN2を形成する下層配線LL101第1配線が配置されている。ここで下層配線は、例えば、M0配線である。この下層配線LL101は、アクティブ領域AA上で、Y方向Z方向に直交する方向に延びる部分下層配線LL101aと、アクティブ領域AA及びゲート電極GC上で、X方向に延び、部分下層配線LL101aの端部と接続された部分下層配線LL101bからなる。このうち部分下層配線LL101aは、Y方向に複数並ぶ柱状のコンタクトCN102を介してアクティブ領域AA中に形成されたn型の拡散層と電気的に接続されている。一方、部分下層配線LL101bは、X方向Y方向及びZ方向に直交する方向に複数並ぶコンタクトCN103を介してゲート電極GCと電気的に接続されている。したがって、アクティブ領域AAとゲート電極GCとは、コンタクトCN102、下層配線LL101及びコンタクトCN103を介して電気的に接続されていることになる。アクティブ領域AA上には、転送ノードN3を形成する下層配線LL102が配置されている。この下層配線LL102は、Z方向において、下層配線LL101と同じ位置高さに配置されている。下層配線LL102は、Y方向に複数並ぶ柱状のコンタクトCN104を介してアクティブ領域AA中に形成されたn型の拡散層と電気的に接続されている。更に、アクティブ領域AA、下層配線LL101、ゲート電極GC及び下層配線LL102上には、多くの場合、図12に示すように、上層配線として半導体集積回路を構成するその他の一般的な信号配線UL101第2配線が配置されている図12に図示せず。ここで上層配線は、例えば、M1配線である。これは、転送トランジスタT2上の空間を利用することでチップ面積の増大を抑制するためである。なお、図12の場合、信号配線UL101は、X方向に延びている。ここで、信号配線UL101には、例えば、接地電圧VSS、電源電圧VDD、電源電圧VDDよりも大きな電圧、さらには、これらの電圧の間で変化する電圧が与えられる。ここで、周辺回路は、面積を縮小させるために、キャパシタC1~C3の容量が小さくなってきている。その結果、転送トランジスタの転送できる電荷の量が小さくなってきている。また、配線を図11及び図12に示すように配置させた場合、ゲート電極GC及び信号配線UL101間に寄生容量PC101が生じる。例えば、ノードN2以外の配線例えば、上述の信号配線UL101がゲート電極GC上に配置された場合に寄生容量PC101が生じる。この寄生容量PC101は、図1に示す寄生容量PC2の一部となるものである。この寄生容量PC2が生じることにより、転送トランジスタT2の電荷転送効率に悪影響を及ぼす。そこで、本実施形態では、転送トランジスタを次のような配置で構成する。図2は、本実施形態に係る半導体集積回路の転送トランジスタの平面図であり、図3は、図2のA-A ́断面図である。なお、図2及び図3は、2段目の転送トランジスタT2を例示しているが、他の転送トランジスタT1及びT3も同様である。また、本実施形態の比較例で示した構成要素と同様の構成要素については、同一の符号を付し説明は省略する。本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスCP2を供給する金属配線の配置が異なっている。具体的には、ゲート電極GC上に、X方向及びY方向に広がる平面状の下層配線LL103第1部分クロック信号線が配置されている。ここで、下層配線LL103は、下層配線LL101、LL02と同じ層に形成されている。更に、アクティブ領域AA、下層配線LL101、ゲート電極GC及び下層配線LL103上には、X方向に延び、クロックパルスCP2を供給する上層配線UL102が配置されている。この上層配線UL102は、Z方向において、信号配線UL101と同じ層例えば、上層配線UL102の底面の位置と信号配線UL101の底面の位置がほぼ等しいことを意味するに配置されている。上層配線UL102は、X方向に複数並ぶコンタクトCN105を介して下層配線LL103と電気的に接続されている。つまり、下層配線LL103は、上層配線UL102と共にクロックパルスCP2が供給される金属配線として機能する。換言すれば、クロックパルスCP2が供給される金属配線の一部が、Z方向において、ゲート電極GC及び信号配線UL101間に配置されていることになる。転送トランジスタT2をこのような配置によって構成した場合、図3に示すような寄生容量PC101a及びPC101bができる。これら寄生容量PC101a及びPC101bを図1に示す等価回路に反映させたものが図5となる。これら寄生容量のうちPC101aは、ゲート電極GC及び下層配線LL103間に生じるものである。すなわち、図5に示す転送ノードN2及び入力ノードN5間の寄生容量PC2aとなる。この寄生容量PC2aは、キャパシタC2と並列接続され、転送ノードN2及び入力ノードN5間の総容量を増やす働きをする。その結果、転送トランジスタT2のゲート電圧は上昇し易くなり、その分だけ電荷転送効率が向上することになる。以下において、この効果をアシスト効果と呼ぶこともある。また、このように転送ノード及び入力ノード間の総容量を増やす働きをする寄生容量をアシスト容量と呼ぶことにする。なお、このアシスト効果は、転送トランジスタ上の信号配線の有無に拘わらず得ることができる。一方、寄生容量PC101bは、下層配線LL103及び信号配線UL101間に生じるものである。しかし、下層配線LL103は、ゲート電極GC及び信号配線UL101間に生じる電界を打ち消すシールドとして機能もする。その結果、信号配線UL101がゲート電極GCに与える影響を、比較例の場合と比べて小さくすることができる。これによって、転送トランジスタT2のゲート電圧の立ち上がりの劣化を抑制することができる。以下において、この効果をシールド効果と呼ぶこともある。また、本実施形態は、転送トランジスタ上の空間を利用して実現することが可能であるため、比較例と比べても、チップ面積を増大させることなく実現することができる。更には、このように、転送トランジスタ上の空間を利用することを前提に設計することで、比較例と比べて、設計の自由度が増し、チップ面積の縮小をも図ることができる。以上、本実施形態によれば、チップ面積の増大させることなく、本実施形態の比較例よりも電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。[第2の実施形態]第2の実施形態は、転送トランジスタ及びキャパシタ間配線の配置に関する実施形態である。先ず、本実施形態に係る半導体集積回路の配線配置を説明する前に、比較例となる半導体集積回路の配線配置を説明する。図13は、比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図14は、図13のA-A ́断面図である。また、第1の実施形態及びその比較例で示した構成要素と同様の構成要素については、同一の符号を付し、説明を省略する。比較例に係る転送トランジスタT2は、第1の実施形態に係る転送トランジスタT2と同様の配置によって構成されている。したがって、本比較例でも、以下で説明する第2の実施形態と共に、第1の実施形態と同様の効果を奏することができる点に留意されたい。比較例に係るキャパシタC2は、ウエルキャパシタの構造をしている。つまり、p型半導体基板上に形成されたn型ウエルを備え、このn型ウエルのアクティブ領域AA上にゲート電極GCを備えている。以下において、転送トランジスタT2のアクティブ領域、ゲート電極をそれぞれAAT2、GCT2で示し、キャパシタC2のアクティブ領域、ゲート電極をそれぞれAAC2、GCC2で示す。ゲート電極GCC2上には、Y方向に延び、ノードN2を形成する下層配線LL251が配置されている。この下層配線LL251は、Y方向に複数並ぶコンタクトCN251を介してゲート電極GCC2と電気的に接続されている。ゲート電極GCC2、下層配線LL251、アクティブ領域AAC2、下層配線LL101及びゲート電極GCT2上には、X方向に延び、転送ノードN2を形成する上層配線UL251第3配線が配置されている。この上層配線UL251は、コンタクトCN252を介して下層配線LL251と電気的に接続されている。また、この上層配線UL251は、X方向に複数並ぶコンタクトCN206を介して下層配線LL101とも電気的に接続されている。したがって、ゲート電極GCC2とGCT2とは、コンタクトCN251、下層配線LL251、コンタクトCN252、上層配線UL251、コンタクトCN206、コンタクトCN103及び下層配線LL101を介して電気的に接続されていることになる。つまり、比較例に係る半導体集積回路では、一旦、キャパシタC2の形成領域において下層配線層の高さにあった転送ノードN2は、転送トランジスタT2及びキャパシタC2間において一旦上層配線層の高さまで上がり、再び転送トランジスタT2の形成領域において下層配線層の高さまで戻るように形成されている。このような転送ノードN2の構造は、後述の第2の実施形態でも同様である。アクティブ領域AAC2上には、Y方向に延び、入力ノードN5を形成する下層配線LL252が配置されている。この下層配線LL252は、Y方向に複数並ぶコンタクトCN253を介してアクティブ領域AAC2と電気的に接続されている。アクティブ領域AAC2、下層配線LL252、ゲート電極GCC2、アクティブ領域AAT2、ゲート電極GCT2、下層配線LL103及びLL102上には、X方向に延び、クロックパルスCP2を供給する上層配線UL252第2部分クロック配線が配置されている。この上層配線UL252は、コンタクトCN254を介して下層配線LL252と電気的に接続されている。また、この上層配線UL252は、X方向に複数並ぶコンタクトCN205を介して下層配線LL103と電気的に接続されている。更に、アクティブ領域AAC2、下層配線LL252、ゲート電極GCC2、下層配線LL251、アクティブ領域AAT2、下層配線LL101、ゲート電極GCT2、下層配線LL103及びLL102上には、X方向に延びる上層配線として半導体集積回路を構成するその他の一般的な信号配線UL253第2配線が配置されている。この信号配線UL253は、Z方向において上層配線UL251及びUL252と同じ位置高さに配置され、且つ、Y方向において上層配線L251及びUL252間に配置されている。以上のように配置された半導体集積回路によれば、図14に示すように、上層配線UL251及びUL253間に寄生容量PC251が生じてしまう。この寄生容量PC251は、転送ノードN2の寄生容量PC2の一部となるものであり、転送トランジスタT2のゲート電圧の立ち上がりを劣化させる原因となる。そこで、本実施形態に係る半導体集積回路は、転送トランジスタ及びキャパシタ間配線を以下のように配置して構成する。図6は、本実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図7は、図6のA-A ́断面図である。なお、図6及び図7は、2段目の転送トランジスタT2及びキャパシタC2間配線の配置を例示しているが、他の転送トランジスタT1及びキャパシタC1間配線並びに転送トランジスタT3及びキャパシタC3間配線の配置についても同様である。また、第1の実施形態及びその比較例、並びに本実施形態の比較例で示した構成要素と同じ構成要素については同一の符号を付し、説明を省略する。本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスCP2を供給する金属配線の配置が異なっている。具体的には、アクティブ領域AAC2、下層配線LL252、ゲート電極GCC2、下層配線LL251、アクティブ領域AAT2、下層配線LL101、ゲート電極GCT2及び下層配線LL103上に、クロックパルスCP2を供給する上層配線UL254第2部分クロック信号線が配置されている。上層配線UL254は、コンタクトCN255を介して下層配線LL252と電気的に接続されている。また、この上層配線UL254は、X方向に複数並ぶコンタクトCN207を介して下層電極LL103とも接続されている。したがって、下層配線LL252とLL103とは、コンタクトCN255、上層配線UL254及びコンタクトCN207を介して電気的に接続されていることになる。また、この上層配線UL254は、Z方向において上層配線UL251及びUL253と同じ位置高さに配置され、且つ、Y方向において上層配線UL251及びUL253間に配置されている。この点において、本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路とは異なっている。このような比較例との差異によって、本実施形態では、図7に示すように、転送トランジスタT2及びキャパシタC2間配線にアシスト容量PC251a及び寄生容量251bができる。このうちアシスト容量PC251aは、上層配線UL251及びUL254間に生じるものである。このアシスト容量PC251aによって、転送ノードN2及び入力ノードN5間の総容量が増えるため、転送トランジスタT2のゲート電圧が上昇し易くなるアシスト効果を得ることができる。なお、このアシスト効果は、転送トランジスタ及びキャパシタ上の信号配線の有無に拘わらず得ることができる。一方、寄生容量PC251bは、信号配線UL253及び上層配線UL254間に生じるものである。この寄生容量PC251bによって、転送ノードN2と信号配線UL253に生じる結合容量を打ち消すシールド効果を得ることができる。また、本実施形態は、転送ノードを形成する配線と信号配線との間の空間を利用して実現することができるため、比較例と比べても、チップ面積を増大させることなく実現することができる。以上、本実施形態によれば、チップ面積を増大させることなく、第1の実施形態及びその比較例並びに本実施形態の比較例と比べてより電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。[第3の実施形態]第3の実施形態も、第2の実施形態と同様、転送トランジス及びキャパシタ間配線の配置に関する実施形態である。先ず、本実施形態に係る半導体集積回路の配線配置を説明する前に、比較例となる半導体集積回路の配線配置を説明する。図15は、比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図である。なお、第1及び第2の実施形態並びにそれらの比較例で示した構成要素と同様の構成要素については、同一の符号を付し、説明を省略する。また、本実施形態の比較例に係る半導体集積回路は、転送ノードとクロックパルスを供給する下層配線との間に生じる寄生容量に関する実施形態であるため、図15には信号配線は示されていない。本実施形態の比較例に係る半導体集積回路は、転送ノードN2を形成する金属配線の形状と、この金属配線とクロックパルスを供給する金属配線との配置関係が第2の実施形態及びその比較例とは異なっている。具体的には、ゲート電極GCC2、アクティブ領域AAC2、AAT2及びゲート電極GCT2上に、転送ノードN2を形成する下層配線LL351第3配線が配置されている。この下層配線LL351は、部分下層配線LL351a~LL351dからなる。部分下層配線LL351aは、ゲート電極GCC2上に、Y方向に延びるように形成されている。この部分下層配線LL351aは、Y方向に複数並ぶコンタクトCN351を介してゲート電極GCC2と電気的に接続されている。部分下層配線LL351bは、ゲート電極GCC2、アクティブ領域AAC2及びAAT2上に、部分下層配線LL351aの終端からX方向に延びるように形成されている。部分下層配線LL351cは、アクティブエリアAAC2上に、部分下層配線LL351bの終端からY方向に延びるように形成されている。この部分下層配線LL351cは、Y方向に複数並ぶコンタクトCN302を介してアクティブ領域AAT2と電気的に接続されている。部分下層配線LL351dは、ゲート電極GCT2上に、部分下層配線LL351cの終端からX方向に延びるように形成されている。この部分下層配線LL351dは、X方向に複数並ぶコンタクトCN303を介してゲート電極GCT2と電気的に接続されている。更に、アクティブ領域AAC2、下層配線LL252、ゲート電極GCC2、下層配線LL351、アクティブ領域AAT2、ゲート電極GCT2及び下層配線LL103上に、X方向に延び、クロックパルスCP2を供給する上層配線UL352が配置されている。この上層配線UL352は、コンタクトCN354を介して下層配線LL252と電気的に接続されている。また、上層配線UL352は、X方向に複数並ぶコンタクト305を介して下層配線LL103と電気的に接続されている。つまり、比較例に係る半導体集積回路では、ゲート電極GCC2及びGCT2間が、一体的に形成された下層配線LL351によって接続されており、転送ノードN2が、上層配線層に現れないこと点が第2の実施形態及びその比較例とは異なる。また、本比較例の場合、クロックパルスCP2を供給する上層配線UL352は、Z方向から見て転送ノードN2を形成する下層配線LL351との重なりが少ないことに留意されたい。これに対し、本実施形態に係る半導体集積回路は、転送トランジスタ及びキャパシタ間配線を以下のように配置して構成する。図8は、本実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図9は、図8のA-A ́断面図である。なお、図8及び図9は、2段目の転送トランジスタT2及びキャパシタC2間配線の配置を例示しているが、他の転送トランジスタT1及びキャパシタC1間配線並びに転送トランジスタT3及びキャパシタC3間配線の配置についても同様である。また、第1及び第2の実施形態並びにそれらの比較例と本実施形態の比較例に示した構成要素と同じ構成要素については同一の符号を付し、説明を省略する。本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスCP2を供給する金属配線の配置が異なっている。具体的には、アクティブ領域AAC2、下層配線LL252、ゲート電極GCC2、下層配線LL351、アクティブ領域AAT2、下層配線LL103及びゲート電極GCT2上に、クロックパルスCP2を供給する上層配線UL354第3部分クロック配線が配置されている。上層配線UL354は、コンタクトCN355を介して下層配線UL252と電気的に接続されている。また、上層配線UL354は、コンタクトCN307を介して下層配線LL103とも接続されている。したがって、下層配線LL103とLL252とは、コンタクトCN307、上層配線UL354及びコンタクトCN355を介して電気的に接続されていることになる。また、本実施形態の場合、クロックパルスCP2を供給する上層配線UL354は、Z方向から見て転送ノードN2を形成する下層配線LL351との重なりが、比較例の場合と比べて大きく、部分下層配線LL351bにおいてほぼ完全に重なっている。以上の配線配置によって本実施形態に係る半導体集積回路では、図9に示すように、転送トランジスタT2及びキャパシタC2間配線にアシスト容量PC351ができる。アシスト容量PC351は、上層配線UL354及び下層配線LL351間に生じるものである。このアシスト容量PC351によって、転送ノードN2及び入力ノードN5間の総容量が増えるため、転送トランジスタT2のゲート電圧が上昇し易くなるアシスト効果を得ることができる。アシスト容量PC351と同様のアシスト容量は、比較例に係る場合もできるが、比較例の場合、上層配線UL352と下層配線LL351との重なりが少ないため、本実施形態に係るアシスト容量PC351と比べて容量が小さくなってしまう。つまり、本実施形態のような大きなアシスト効果は望めない。逆に言えば、本実施形態のように、上層配線UL354及び下層配線UL351の重なりを大きくすることで大きなアシスト効果を得ることが可能となる。以上、本実施形態によれば、第1の実施形態と同様の効果を得られるばかりでなく、より大きなアシスト効果を得ることができるため、電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。[第4の実施形態]第4の実施形態は、キャパシタの配置に関する実施形態であり、第1~第3の実施形態と組み合わせて適用することができる。図10は、本実施形態に係るキャパシタの断面図である。なお、図10は、2段目のキャパシタC2を例示したものであるが、他のキャパシタC1及びC3についても同様である。本実施形態に係るキャパシタC2は、n型ウエルのアクティブ領域AA上に形成されている。アクティブ領域AA上には、Z方向に浮遊ゲートFG、ゲート電極GCが順次積層されている。アクティブ領域AA及び浮遊ゲートFC間には誘電材料が充填されており、これによってキャパシタC2が形成されている。ゲート電極GCは、X方向に複数並んだ柱状のコンタクトCN451を介して浮遊ゲートFGと電気的に接続されている。アクティブ領域AA及びゲート電極GC上には、入力ノードN5を形成する下層配線LL451が配置されている。この下層配線LL451は、柱状のコンタクトCN452を介してアクティブ領域AAと電気的に接続されている。また、アクティブ領域AA及びゲート電極GC上に、転送ノードN2を形成する下層配線LL452が配置されている。この下層配線LL452は、柱状のコンタクトCN453を介してゲート電極GCと電気的に接続されている。更に、アクティブ領域AA、下層配線LL451、ゲート電極GC及び下層配線LL452上には、上層配線として半導体集積回路を構成するその他の一般的な信号配線UL451が配置されている。本実施形態に係るキャパシタC2は、第1の実施形態と同様、クロックパルスCP2を供給する下層配線LL451を、Z方向においてゲート電極GC及び信号配線UL451間に配置することで、図10に示すようなアシスト容量PC451a及び寄生容量PC451bができる。このうちアシスト容量PC451aは、ゲート電極GC及び下層配線LL451間に生じるものであり、図5に示す転送ノードN2及び入力ノードN5間のアシスト容量PC2aの一部となる。つまり、このアシスト容量PC451aによって、転送トランジスタT2のゲート電圧を上昇し易くするアシスト効果を得ることができる。一方、寄生容量PC451bは、下層配線LL451及び信号配線UL451間に生じるものであり、この寄生容量PC451bによって、ゲート電極GC及び信号配線UL451間に生じる結合容量を打ち消すシールド機能を得ることができる。以上、本実施形態を第1~第3の実施形態と併用して適用することで、第1~第3の実施形態よりも更に電荷転送効率が高い転送トランジスタを用いた半導体集積回路を提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。