第1導電型の第1半導体層と、前記第1半導体層の表面において、複数のストレート部及び複数のコーナー部に囲まれた領域に形成された、前記第1導電型とは反対の第2導電型の第2半導体層とを備え、前記第1半導体層と前記第2半導体層との間にpn接合が形成された半導体装置であって、前記pn接合のうち、前記第1半導体層の表面に露出した部分をpn接合露出部としたとき、前記複数のストレート部のうち全部又は一部において、前記pn接合露出部を含み、かつ、前記第2半導体層の底面の深さを超えない深さを有する所定部分が除去された構造を有する溝が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記溝は、前記半導体装置の逆耐圧に相当する電圧が印加されたときに前記pn接合露出部から前記半導体装置の外周部に向かって伸長する空乏層の終端部を超える領域まで形成されていることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記溝の最深部は、前記溝の内表面に現れる前記pn接合の終端部よりも外周部側にあることを特徴とする半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記溝は、前記所定部分をウェットエッチングで除去することにより形成されていることを特徴とする半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記溝は、前記所定部分をドライエッチングで除去することにより形成されていることを特徴とする半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記溝の内表面に形成されたガラス層をさらに備えることを特徴とする半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記溝の内部全体を埋めるように形成された絶縁層をさらに備えることを特徴とする半導体装置。従来の半導体装置900においては、コーナー部924において、pn接合の曲率がストレート部922においてよりも大きくなるため、ストレート部922よりも逆耐圧が低くなるととともに逆耐圧のばらつきが大きくなる。その結果、従来の半導体装置900においては、逆耐圧が低く逆耐圧のばらつきが大きなコーナー部924におけるpn接合から電流が流れ始めることとなるため、逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが困難であるという問題がある。そこで、本発明は、上記した従来の問題を解決するためになされたもので、従来の半導体装置と比較して逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することを目的とする。[1]本発明の半導体装置は、第1導電型の第1半導体層と、前記第1半導体層の表面において、複数のストレート部及び複数のコーナー部に囲まれた領域に形成された、前記第1導電型とは反対の第2導電型の第2半導体層とを備え、前記第1半導体層と前記第2半導体層との間にpn接合が形成された半導体装置であって、前記pn接合のうち、前記第1半導体層の表面に露出した部分をpn接合露出部としたとき、前記複数のストレート部のうち全部又は一部において、前記pn接合露出部を含み、かつ、前記第2半導体層の底面の深さを超えない深さを有する所定部分が除去された構造を有する溝が形成されていることを特徴とする。[2]本発明の半導体装置においては、前記溝は、逆耐圧に相当する電圧が印加されたときに前記pn接合露出部から前記半導体装置の外周部に向かって伸長する空乏層の終端部を超える領域まで形成されていることが好ましい。[3]本発明の半導体装置においては、前記溝の最深部は、前記溝の内表面に現れるpn接合の終端部よりも外周部側にあることが好ましい。[4]本発明の半導体装置においては、前記溝は、前記所定部分をウェットエッチングで除去することにより形成されていることが好ましい。[5]本発明の半導体装置においては、前記溝は、前記所定部分をドライエッチングで除去することにより形成されていることが好ましい。[6]本発明の半導体装置においては、前記溝の内表面に形成されたガラス層をさらに備えることが好ましい。[7]本発明の半導体装置においては、前記溝の内部全体を埋めるように形成された絶縁層をさらに備えることが好ましい。本発明の半導体装置によれば、複数のストレート部のうち全部又は一部において、pn接合露出部を含み、かつ、第2半導体層の底面の深さを超えない深さを有する所定部分が除去された構造を有する溝が形成されていることから後述する図1参照。、ストレート部においては、コーナー部においてよりも逆耐圧が低くなる。その結果、逆バイアス時には、逆耐圧のばらつきが小さいストレート部におけるpn接合から電流が流れ始めるようになる。このため、逆耐圧のばらつきが大きいコーナー部から電流が流れ始める従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。ところで、本発明の半導体装置が従来の半導体装置よりも低い逆耐圧しか有しないのではないか、との疑念が生ずる恐れがある。しかしながら、半導体装置の耐圧自体を高くすることはそれほど困難なことではないため、本発明によれば、従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置であって、かつ、従来の半導体装置の場合と同等以上の逆耐圧を有する半導体装置を提供することは可能である。以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。[実施形態1]1.実施形態1に係る半導体装置100の構成まず、実施形態1に係る半導体装置100の構成を説明する。図1は、実施形態1に係る半導体装置100を説明するために示す図である。図1aは半導体装置100の平面図であり、図1bは図1aのA-A断面図である。図2は、実施形態1に係る半導体装置100を説明するために示す要部拡大断面図である。図2aはストレート部122の要部拡大断面図を示し、図2bは溝130を形成する前におけるストレート部122の要部拡大断面図を示し、図2cはコーナー部124の要部拡大断面図を示す。実施形態1に係る半導体装置100は、図1に示すように、n型半導体層112と、n型半導体層112の上方に配置されたn-型半導体層第1半導体層114と、n-型半導体層114の表面において、複数のストレート部122及び複数のコーナー部124に囲まれた領域に形成されたp型半導体層第2半導体層120とを備え、n-型半導体層114とp型半導体層120との間にpn接合が形成されている。p型半導体層120は、複数のストレート部122と複数のコーナー部124とを交互に配置して囲まれている領域であることが望ましい。n-型半導体層114の表面には、酸化膜150を介してアノード電極160が形成され、n型半導体層112の表面には、カソード電極170が形成されている。なお、図中、符号110は半導体基体を示す。n型半導体層112としては、例えばシリコン基板、炭化珪素基板、窒化ガリウム基板を用いることができる。n型半導体層112における不純物濃度は、例えば1×1019cm-3~1×1020cm-3である。n-型半導体層114としては、例えばn型半導体層112の表面にエピタキシャル成長させて形成した半導体層を用いることができる。n-型半導体層114の不純物濃度は、例えば5×1015cm-3~1×1017cm-3である。p型半導体層120は、n-型半導体層114の表面において、複数のストレート部122及び複数のコーナー部124に囲まれた領域に形成されている。p型半導体層120は、n-型半導体層114の表面からp型不純物例えばボロンを注入することにより形成することができる。p型半導体層120の深さは、例えば5μmであり、p型半導体層120の表面不純物濃度は、例えば1×1016cm-3~1×1019cm-3である。ストレート部122においては、pn接合のうちn-型半導体層114の表面に露出した部分pn接合露出部128は、直線状に形成されている。コーナー部124においては、pn接合のうちn-型半導体層114の表面に露出した部分pn接合露出部は、曲線状円弧状に形成されている。複数のストレート部122のうちすべてのストレート部122においては、pn接合露出部128を含み、かつ、第2半導体層の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130が形成されている図2a及び図2b参照。。なお、溝130の最深部は、溝130の内表面に現れるpn接合の終端部よりも外周部側にあることが好ましい。このような構成とすることにより、空乏層の終端部を半導体装置の表面から遠ざけることができるため、逆耐圧に相当する電圧が印加されたときには、逆耐圧のばらつきが小さいストレート部122におけるpn接合から電流が流れ始めるようになる。具体的には、溝130は、半導体装置100の逆耐圧に相当する電圧が印加されたときにpn接合露出部128から半導体装置100の外周部に向かって伸長する空乏層の終端部を超える領域まで形成されている図2a参照。。なお、溝130の最深部は、空乏層の終端部よりも内側p型半導体層120側にあることが好ましい。溝130の内表面には、溝130の内表面に露出するpn接合を覆うようにガラス層132が形成されている図2a参照。。ガラス層132は、例えば電気泳動法により形成することができる。溝130は、上記した所定部分R1をウェットエッチングで除去することにより形成することができる。ウェットエッチングに用いる薬剤としては、フッ酸、硝酸等の酸を用いることができる。酸化膜150は、酸化ケイ素からなる。アノード電極160は、例えばニッケルからなる。アノード電極160の厚さは、例えば5μmである。カソード電極170は、例えばニッケルからなる。カソード電極170の厚さは、例えば2μmである。2.実施形態1に係る半導体装置100を製造する方法次に、実施形態1に係る半導体装置100を製造する方法を以下に示す各工程に沿って説明する。図3~図5は、実施形態1に係る半導体装置100を製造する方法を説明するために示す図である。図3a~図3c、図4a~図4c及び図5a~図5cは各工程図である。実施形態1に係る半導体装置100は、図3~図5に示すように、半導体基体準備工程、p型半導体層形成工程、溝形成工程、ガラス層形成工程及び電極形成工程をこの順序で実施することにより製造することができる。a半導体基体準備工程まず、n型半導体層112とn-型半導体層114とがこの順序で積層された構造を有する半導体基体110を準備する図3a参照。。bp型半導体層形成工程次に、n-型半導体層114の表面に、例えば厚さ800nmのシリコン酸化膜のマスクM1を形成する。そして、マスクM1にフォトエッチングを施すことにより所定の領域を開口した後、イオン注入法やデポジション法などの方法によりp型不純物例えばボロンをn-型半導体層114の表面に導入してp型不純物導入領域120’を形成する図3b参照。。その後、半導体基体110に熱処理例えば1000°Cを施してp型不純物を拡散させることによりp型半導体層120を形成する図3c参照。。このとき、n-型半導体層114の表面においては、複数のストレート部122及び複数のコーナー部124に囲まれた領域にp型半導体層120が形成されることとなる図1a参照。。c溝形成工程次に、マスクM1を除去後、熱酸化によりn-型半導体層114の表面に酸化膜150を形成した後、フォトエッチング法によって、酸化膜150の所定部位に所定の開口部を形成する図4a参照。。その後、酸化膜150をマスクとしてn-型半導体層114のウェットエッチングを行う。n-型半導体層114のエッチングにおいては、ストレート部122において、pn接合露出部128を含み、かつ、p型半導体層120の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130を形成する図4b参照。。このとき、pn接合の終端部は、溝130の内部に露出することとなる。dガラス層形成工程次に、電気泳動法により溝130の内面及びその近傍のn-型半導体層114の表面にガラス組成物からなる層を形成するとともに、当該ガラス組成物からなる層を焼成することにより、パッシベーション用のガラス層132を形成する図4c参照。。このとき、溝130の内部に露出するpn接合の終端部はガラス層132に覆われた状態となる。e電極形成工程次に、n-型半導体層114の表面を覆うように図示しないパターンマスクを形成して、当該パターンマスクをマスクとして酸化膜150のエッチングを行い、アノード電極160を形成する部位における酸化膜150を除去する図5a参照。。その後、Niめっきを行い、p型半導体層120上にアノード電極160を形成する図5b参照。とともに、n型半導体層112の表面にカソード電極170を形成する図5c参照。。なお、酸化膜150を除去した後、アノード電極160及びカソード電極170を形成する前に、アノード電極160を形成する部位にアノード電極160とp型半導体層120との密着性を高くするための粗化処理を施してもよい。以上のようにして、実施形態1に係る半導体装置100を製造することができる。3.実施形態1に係る半導体装置100の効果実施形態1に係る半導体装置100によれば、複数のストレート部122のうちすべてのストレート部122において、pn接合露出部128を含み、かつ、p型半導体層120の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130が形成されていることから、ストレート部122においては、コーナー部124においてよりも逆耐圧が低くなる。その結果、逆バイアス時には、逆耐圧のばらつきが小さいストレート部122におけるpn接合から電流が流れ始めるようになる。このため、逆耐圧のばらつきが大きいコーナー部124から電流が流れ始める従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。また、実施形態1に係る半導体装置100によれば、溝130は、半導体装置100の逆耐圧に相当する電圧が印加されたときにpn接合露出部128から半導体装置の外周部に向かって伸長する空乏層の終端部を超える領域まで形成されていることから、上記した効果を確実に得ることができる。また、実施形態1に係る半導体装置100によれば、溝130の最深部は、溝130の内表面に現れるpn接合の終端部よりも外周部側にあることから、上記した効果を確実に得ることができる。また、実施形態1に係る半導体装置100によれば、溝130が、上記した所定部分R1をウェットエッチングで除去することにより形成されていることから、溝130の内表面が滑らかな表面となるため、ストレート部122の逆耐圧のばらつきをより一層小さくすることが可能となる。また、実施形態1に係る半導体装置100によれば、溝130の内表面に形成されたガラス層132をさらに備えることから、ガラス層132が溝130の内表面に露出するpn接合の終端部を覆うようになるため、ストレート部122の逆耐圧のばらつきがより一層小さい半導体装置を提供することが可能となる。[実施形態2]図6は、実施形態2に係る半導体装置102を説明するために示す図である。なお、図6においては、説明を簡潔にするために実施形態1と同一構成要素には同一符号を付してある。実施形態2に係る半導体装置102は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、ガラス層に代えて絶縁層をさらに備える点で、実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態2に係る半導体装置102において、図6に示すように、溝130の内表面に形成されたガラス層132に代えて、溝130の内部全体を埋めるように形成された絶縁層134をさらに備える。絶縁層134は例えば二酸化シリコンからなる。絶縁層134は、化学気相法CVDや物理気相法PVDにより形成することができる。このように、実施形態2に係る半導体装置102は、ガラス層に代えて絶縁層をさらに備える点で、実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、複数のストレート部122のうちすべてのストレート部122において、pn接合露出部128を含み、かつ、p型半導体層120の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130が形成されていることから、実施形態1に係る半導体装置100の場合と同様に、従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。また、実施形態2に係る半導体装置102によれば、溝130の内部全体を埋めるように形成された絶縁層134をさらに備えることから、絶縁層134が溝130の内表面に露出するpn接合の終端部を覆うようになるため、実施形態1に係る半導体装置100の場合と同様に、逆耐圧のばらつきがより一層小さい半導体装置を提供することが可能となる。なお、実施形態2に係る半導体装置102は、ガラス層に代えて絶縁層をさらに備える点以外の点においては実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。[実施形態3]図7は、実施形態3に係る半導体装置104を説明するために示す図である。なお、図7においては、説明を簡潔にするために実施形態1と同一構成要素には同一符号を付してある。実施形態3に係る半導体装置104は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、複数のストレート部のうち全部ではなく一部において溝130が形成されている点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態3に係る半導体装置104においては、図7に示すように、複数4本のストレート部122のうち一部1本において溝130が形成されている。このように、実施形態3に係る半導体装置104は、複数のストレート部のうち一部において溝130が形成されている点で実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、複数のストレート部122のうち全部又は一部において、pn接合露出部128を含み、かつ、p型半導体層120の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130が形成されていることから、逆バイアス時には、溝130が形成された部分におけるpn接合から電流が流れ始めるようになるため、実施形態1に係る半導体装置100の場合と同様に、従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。なお、実施形態3に係る半導体装置104は、複数のストレート部122のうち全部ではなく一部において溝130が形成されている点以外の点においては実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。[実施形態4]図8は、実施形態4に係る半導体装置106を説明するために示す図である。なお、図8においては、説明を簡潔にするために実施形態1と同一構成要素には同一符号を付してある。実施形態4に係る半導体装置106は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、複数のストレート部のうち全部ではなく一部において溝130が形成されている点で実施形態1に係る半導体装置100の場合とは異なる。すなわち、実施形態4に係る半導体装置106においては、図8に示すように、複数のストレート部122のすべてのストレート部122において、一部の領域において溝130aが形成されている。溝130aの長さは、各ストレート部122の長さの1/3以上の長さを有することが好ましい。このような構成とすることにより、溝130aに電界が集中しすぎてしまうことを防ぐことが可能となり、その結果、半導体装置の信頼性の低下を防ぐことが可能となる。溝130aは、ストレート部122の中心中点付近に形成されていることが好ましい。このような構成とすることにより、ブレークダウン後の電流の拡がりに偏りが生じることを防ぐことが可能となる。実施形態4においては、溝130aの長さは、各ストレート部122の長さの1/2の長さを有し、溝130aは、ストレート部122の中心中点付近に形成されている。このように、実施形態4に係る半導体装置106は、複数のストレート部のうち全部ではなく一部において溝130が形成されている点で実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、複数のストレート部122のうち全部において、pn接合露出部128を含み、かつ、p型半導体層120の底面126の深さを超えない深さを有する所定部分R1が除去された構造を有する溝130aが形成されていることから、逆バイアス時には、溝130aが形成された部分におけるpn接合から電流が流れ始めるようになるため、実施形態1に係る半導体装置100の場合と同様に、従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。なお、実施形態4に係る半導体装置106は、複数のストレート部のうち全部ではなく一部において溝130が形成されている点以外の点で実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。1上記各実施形態においては、第1導電型をn型とし、第2導電型をp型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第1導電型をp型とし、第2導電型をn型とした場合にも本発明を適用可能である。2上記各実施形態においては、複数のストレート部122として4つのストレート部122を有する場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、複数のストレート部122として3つのストレート部122を有する場合や複数のストレート部122として5つ以上のストレート部122を有する場合にも本発明を適用可能である。3上記実施形態3においては、複数のストレート部122のうち1つのストレート部122において溝130が形成されている場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、複数のストレート部122のうち2つ以上のストレート部122において溝130が形成されている場合にも本発明を適用可能である。4上記実施形態4においては、複数のストレート部122のうちすべてのストレート部122において溝130aが形成されている場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、複数のストレート部122のうち一部1つ以上のストレート部122において溝130aが形成されている場合にも本発明を適用可能である。5上記実施形態2においては、エッチングによって溝130を形成する場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、レーザー加工によって溝130を形成してもよく、機械加工によって溝130を形成してもよい。6上記各実施形態においては、ダイオードを例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、サイリスタにも本発明を適用可能である。7上記各実施形態においては、n型半導体層112と、n型半導体層112上にエピタキシャル成長法によって成長させたn-型半導体層114とを有する半導体基体110を用いた場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。n-型半導体層114と、n-型半導体層114の一方の表面から高濃度のn型不純物例えばリンを導入することにより形成したn型半導体層112とを有する半導体基体110を用いた場合にも本発明を適用可能である。