"処理部と記憶部とを有する情報処理装置における前記記憶部の試験領域に対する書き込み及び読み出しを正しく行なえるか否かを前記処理部により試験する試験方法であって、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証することを特徴とする、試験方法。前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送を所定の回数実行するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証することを特徴とする、請求項1記載の試験方法。前記所定のシフト量は、前記処理部による前記試験領域に対するテストパターンの単位転送サイズと前記記憶部のバス幅との差分値、または、前記記憶部のバス幅であることを特徴とする、請求項1又は請求項2記載の試験方法。前記処理部による前記試験領域に対するテストパターンの転送は、バースト転送により行なわれ、前記基礎パターン対は、それぞれ前記記憶部のバス幅と同じサイズであることを特徴とする、請求項3記載の試験方法。前記比較は、前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送が所定の回数実行された後に行なわれることを特徴とする、請求項1~4のいずれか1項記載の試験方法。処理部と記憶部とを有する情報処理装置において、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記記憶部の試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する、処理を前記情報処理装置に実行させる、試験プログラム。処理部と記憶部とを有し、前記記憶部の試験領域に対する試験を行なう試験装置において、前記処理部は、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込む発生部と、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送する転送部と、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する判定部とを備えることを特徴とする、試験装置。近年、コンピュータシステムの大規模化及び大容量化の要求に伴い、メモリ容量は増加の一途をたどっている。従来のメモリ障害の検出を目的としたメモリ試験手法では、メモリ容量の増加に起因して、試験時間が増加している。一方、電圧変動及びノイズマージン不足等の要因によるメモリ障害の検出を目的とした試験では、試験を短時間で行なうことが要求される。上述したブロック転送を用いたメモリ試験では、試験を短時間で実行させることや試験精度を向上させることについて、以下のi~iiiに示す問題が挙げられる。i転送元のデータと転送先のデータとを比較する方法では、転送元及び転送先のデータが一致するか否かを判断するが、データそのものが壊れているか否かまでは検出することができない。例えば、データを転送する前に転送元のデータが既に壊れていた場合、壊れたデータを転送先に書き込むことになり、データを比較しても障害を検出することができない。図11は、メモリの記憶領域の転送元及び転送先のデータ比較後に転送元のデータが壊れた場合の、データ転送及び比較の結果を示す図である。例えば、図11に示すように、転送元及び転送先のデータを比較して図11中、左上互いに一致していることが検出された後、転送元のデータにエラーが発生した場合、壊れたデータが転送先に転送される図11中、右上。このとき、転送元及び転送先には、いずれも壊れたデータが保持されているため、転送元及び転送先のデータを比較して図11中、左下一致していることが検出される。従って、転送元及び転送先のデータ比較後に転送元のデータが壊れた場合、転送元及び転送先のデータ比較では、エラーが検出されない図11中、右下。ii転送を複数回繰り返した後、試験領域転送元/転送先のデータが正常であること、即ち転送が正常に行なえたことを保証するためには、予めブロック転送をシミュレーションしておき、期待値のデータを用意しておく必要がある。そのためには、大量のデータ期待値のデータ等を外部記憶装置等から読み込んで比較を行なうため、比較に多くの時間を要する。また、転送元のデータと転送先のデータとを、転送を行なう都度比較するため、比較に多くの時間を要する。iii転送元と転送先のアドレスをキャッシュサイズ分ずらす場合、キャッシュ内のデータはバースト転送により必ず連続転送されるが、キャッシュを跨ぐデータはバースト転送の境界でデータの転送が中断されてしまう。ノイズパターンを使用した試験では、転送する前後のデータが連続することにより、有効な試験を行なうことができる。従って、キャッシュを跨ぐデータは、バースト転送の境界でデータ転送が中断されてしまうため、試験精度が低下する。なお、ノイズパターンとは複数のデータが集まったことによるノイズマージンを検証するデータであり、例えば、クロストークノイズを発生させ易い5555...HとAAAA...Hとを交互に発生させたデータ等が挙げられる。図12は、メモリのバス幅を8バイト、バースト転送単位を32バイトとし、転送先と転送元のアドレスをバースト転送単位ずらすバースト転送を行なった際の、メモリの記憶領域内のデータの配置を示す図である。図13は、図12に示すバースト転送を行なった際に発生するデータパターンを示す図であり、図14は、図12に示すバースト転送を行なった際に転送される、バースト転送単位のデータを示す図である。図12~図14において、aからh及びAからHで示すブロックは、それぞれ8バイトの単位パターンを示す。上述の如く、キャッシュサイズをバースト転送の単位転送サイズとしているため、CPUは、キャッシュサイズ32バイトからメモリバス幅=単位パターンサイズ8バイトを除算した値、即ち4つのブロックを一度のバースト転送で転送する。図12に示す例では、メモリの記憶領域のうちの試験領域400において、転送元の領域400B内のデータを転送先の領域400Aにバースト転送する。このとき、領域400Aにデータを転送する開始アドレスは、領域400Aの先頭アドレスからバースト転送単位32バイトずらしたアドレスとなる。従って、図12中、転送前の領域400Aにおける、eで示すブロックのアドレスを転送開始アドレスとして、領域400B内のデータが32バイト単位でバースト転送される。このように、バースト転送の際に転送先のアドレスをバースト転送単位ずらす場合、連続したデータとして表れるデータの並びは、図13に示すABCD及びEFGHの2通りのみとなる。例えば、図14に示すように、バースト転送の実行により、バースト転送の境界はAとHとの間及びDとEとの間である。従って、複数回バースト転送を繰り返しても、これらのバースト転送の境界では、データの転送が中断される。このように、転送元と転送先のアドレスをキャッシュサイズ分ずらす場合、キャッシュを跨ぐデータは、バースト転送の境界でデータ転送が中断されてしまうため、試験精度が低下する。上述の点に鑑み、本件の目的の一つは、情報処理装置の記憶部に対する試験にかかる時間を短縮することである。また、本件の目的の一つは、情報処理装置の記憶部に対する試験精度を向上することである。なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の一つとして位置付けることができる。本件の試験方法は、処理部と記憶部とを有する情報処理装置における前記記憶部の試験領域に対する書き込み及び読み出しを正しく行なえるか否かを前記処理部により試験する試験方法であって、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証するものである。また、本件の試験プログラムは、処理部と記憶部とを有する情報処理装置において、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記記憶部の試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する、処理を前記情報処理装置に実行させるものである。さらに、本件の試験装置は、処理部と記憶部とを有し、前記記憶部の試験領域に対する試験を行なう試験装置において、前記処理部は、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込む発生部と、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送する転送部と、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する判定部とを備えるものである。開示の技術によれば、情報処理装置の記憶部に対する試験にかかる時間を短縮することができる。また、開示の技術によれば、情報処理装置の記憶部に対する試験精度を向上することができる。以下、図面を参照して本発明の実施の形態を説明する。1本実施形態の構成図1は、本実施形態の一例としての情報処理装置1のハードウェアの構成例を示す図であり、図2は、本実施形態の一例としての情報処理装置1の機能構成例を示す図である。図1に示す情報処理装置1は、メモリ障害の検出を目的とした試験をブロック転送を用いてメモリ記憶部4の試験領域40に対して行なう。ここで、情報処理装置1は、CPU処理部2,及び上述したメモリ4を備えるとともに、CPU2とメモリ4との間で転送されるデータ及びそのデータの参照情報を保持するキャッシュ3,並びにCPU2からメモリ4へのアクセスを制御するメモリ制御部6を備える。また、情報処理装置1は、HDDHardDiskDrive等のI/O装置5,及びI/O装置5とCPU2との間の入出力制御を行なうI/O制御部7を備える。本実施形態においては、キャッシュ3のキャッシュサイズが32バイトである場合について例示する。メモリ4は、図2に示すように、CPU2によってメモリ試験が行なわれる対象の領域である試験領域40を含む。以下、メモリ試験に用いられる試験領域40の前半の領域を領域第1領域40Aといい、試験領域40の後半の領域を領域第2領域40Bという。領域40Aの容量と領域40Bの容量とは、同じであることが好ましく、本実施形態においては、領域40Aの容量と領域40Bの容量とが同じものとして説明する。以下、領域40Aを単に領域Aといい、領域40Bを単に領域Bという。また、メモリ4は、バス幅が8バイトのバスによってCPU2と接続される。なお、メモリ4としては、例えばRAMが挙げられる。本実施形態においては、情報処理装置1は、CPU2がI/O装置5に格納された試験プログラム41をメモリ4に読み込んで実行することで、メモリ4の試験領域40に対する試験が実施される。なお、情報処理装置1は、CPU2により、メモリ4の試験領域40に対する書き込み及び読み出しを正しく行なえるか否かを試験する。CPU2は、メモリ試験において、メモリ4の試験領域40に対するデータの書き込みをバースト転送によって行なう。本実施形態においては、バースト転送は、CPU2がキャッシュサイズの32バイトを4回に分けてメモリバス幅の8バイトずつ連続転送することによって行なわれる。また、図2に示すように、CPU2は、テストパターン発生部発生部21,テストパターン転送部転送部22,及び判定部23としての機能を備える。テストパターン発生部21は、隣接した基礎パターンが同一である基礎パターン対、即ち同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターン42を生成し、試験領域40のうちの領域Aに書き込む。このとき、テストパターン発生部21は、領域Aの先頭アドレスを書込開始アドレスとして、テストパターン42を書き込む。なお、テストパターン42は、基礎パターン対を複数含んでも良い。以下、テストパターン42が、同一の基礎パターンを隣り合わせて配設した基礎パターン対を複数含む場合について例示する。テストパターン42としては、例えば図3に示すシフトパターン421や図4に示すノイズパターン422が挙げられる。図3は、本実施形態の一例としてのメモリ試験に用いられるシフトパターン421の一例を示す図であり、図4は、本実施形態の一例としてのメモリ試験に用いられるノイズパターン422の一例を示す図である。なお、図3及び図4中の数値は全て16進数表記である。シフトパターン421は、図3に示すように、0~7バイト,8~Fバイト,10~17バイト等のように、メモリ4のバス幅と同じ8バイト長の基礎パターン対を複数含む。8バイト長のそれぞれの基礎パターン対は、同一の4バイトの基礎パターンを隣り合わせて配設される。例えば、8~Fバイト目の基礎パターン対は、データ列00000001Hの4バイトの基礎パターンが、前半4バイトの8~Bバイトと、後半4バイトのC~Fバイトとに配設されたパターンである。図3に示すシフトパターン421は、0~7バイトの基礎パターン対における7バイト目は、00H000000002であり、8~Fバイトの基礎パターン対におけるFバイト目は、01H000000012である。また、10~17バイトの基礎パターン対における17バイト目は、02H000000102であり、18~1Fバイトの基礎パターン対における1Fバイト目は、04H000001002である。さらに、20~27バイトの基礎パターン対における27バイト目は、08H000010002であり、28~2Fバイトの基礎パターン対における2Fバイト目は、10H000100002である。このように、図3に示すシフトパターン421は、基礎パターン対毎に、基礎パターン内の値のうちの12がセットされたビットを二進数で1ビットずつ左にシフトしたものである。なお、シフトパターン421は、図3に示すものに限定されず、例えば、最初の基礎パターン対0~7バイトにおける基礎パターン内の値に12がセットされていても良い。また、基礎パターン対毎に、基礎パターン内の値のうちの12がセットされたビットを二進数で少なくとも1ビットずつ右又は左にシフトしたものであっても良い。さらに、基礎パターン内に12がセットされたビットが2つ以上あっても良い。また、図3に示すシフトパターン421は、xx0~xx7バイトの基礎パターン対におけるxx4バイト目は、80H100000002であり、xx8~xxFバイトの基礎パターン対におけるxxFバイト目は、04H000010002であるが、これに限定されない。例えば、図3に示すシフトパターン421における、0~7バイトの基礎パターン対からxx0~xx7バイトの基礎パターン対までを1つのセットとして、このセットを複数連続させてシフトパターン421を形成しても良い。従って、この場合、xx8~xxFバイトの基礎パターン対におけるxxFバイト目は、00H000000002としても良い。または、シフトパターン421における全ての基礎パターン対のそれぞれが、他の基礎パターン対と異なるように基礎パターンを決定しても良い。従って、この場合、xx8~xxFバイトの基礎パターン対におけるxxFバイト目は、例えば11H000100012としても良い。なお、一部の基礎パターン対が他の基礎パターン対と同一のものとなるように基礎パターンを決定しても良い。図4に示すノイズパターン422も、図3に示すシフトパターン421と同様に、メモリ4のバス幅と同じ8バイト長の基礎パターン対を複数含み、それぞれの基礎パターン対は、同一の4バイトの基礎パターンを隣り合わせて配設される。即ち、4バイトの基礎パターンを2つ隣り合わせて8バイトのバウンダリとした基礎パターン対が、8バイトのバス幅のメモリバスを転送されることになる。図4に示すノイズパターン422は、0~7バイトの基礎パターン対における7バイト目は、55H010101012であり、8~Fバイトの基礎パターン対におけるFバイト目は、AAH101010102である。このように、図4に示すノイズパターン422は、基礎パターンに02と12とが交互にセットされたチェッカーパターンであり、基礎パターン対毎に、基礎パターン内の値のうちの12がセットされたビットを二進数で1ビットずつ左又は右にシフトしたものである。なお、ノイズパターン422は、図4に示すものに限定されず、例えば、0~7バイトの基礎パターン対における7バイト目は、00H000000002であり、8~Fバイトの基礎パターン対におけるFバイト目は、FFH111111112であっても良い。即ち、ノイズパターン422は、基礎パターン対毎に、交互に02と12とがセットされても良い。なお、シフトパターン421及びノイズパターン422は、いずれも、上述した基礎パターン対を一部だけに含み、他のパターンは任意のものとしても良い。試験領域40内のテストパターン42は、テストパターン発生部21によるテストパターンの発生と、後述するテストパターン転送部22による転送とが終了すると、以下の検証に用いられる。テストパターン42としてシフトパターン421を用いた場合は、試験領域40内のシフトパターン421は、例えばメモリ4のセル間リーク等の検証に用いて好適である。一方、テストパターン42としてノイズパターン422を用いた場合は、試験領域40内のノイズパターン422は、ノイズマージンの検証に用いて好適である。また、テストパターン42は、本実施形態においては、領域A又は領域Bの領域の容量と同じサイズのデータである。なお、テストパターン発生部21は、領域Aに書き込むテストパターン42を、情報処理装置1に備えられた図示しないユーザインタフェースを介してユーザによって任意に指定パターンを入力されて生成しても良いし、予め試験プログラム41に含まれるテストパターン42を読み出しても良い。また、テストパターン発生部21は、領域Aに書き込むテストパターン42を、予め用意された基礎パターンを任意に組み合わせて生成しても良い。テストパターン転送部22は、テストパターン発生部21によって領域Aに書き込まれたテストパターン42を、領域Aと領域Bとの間で所定の回数転送する。このテストパターン転送部22は、アドレス/レングス生成部221及び転送処理部222を備える。アドレス/レングス生成部221は、テストパターン発生部21によって領域Aに書き込まれたテストパターン42を領域Aと領域Bとの間で転送するための、転送元の領域における転送元アドレスと、転送先の領域における転送先アドレス転送開始アドレスと、転送するテストパターン42の長さ転送レングスとを生成算出,決定する。また、アドレス/レングス生成部221は、領域Bから領域Aへテストパターン42を転送する際には、転送元アドレスと転送先アドレスとを所定のシフト量αだけずらすように、転送元アドレス,転送先アドレス,及びテストパターン42の転送レングスを生成する。転送処理部222は、アドレス/レングス生成部221により生成された転送元アドレス,転送先アドレス,及びテストパターン42の転送レングスに基づいて、領域Aと領域Bとの間でテストパターン42を転送する。具体的には、転送処理部222は、転送元の領域における転送元アドレスを始点とする転送レングス分の領域に書き込まれているデータを複写して、転送先アドレスを始点とする転送レングス分の領域に上書き転写する。このように、テストパターン転送部22は、アドレス/レングス生成部221及び転送処理部222によって、テストパターン発生部21によって領域Aに書き込まれたテストパターン42を、領域Aと領域Bとの間で所定の回数繰り返し転送する。テストパターン転送部22の具体的な機能については、後述する。判定部23は、テストパターン転送部22によってテストパターン42の転送が行なわれた領域A及び領域B、即ち試験領域40におけるデータの正常性を検証する。つまり、判定部23は、試験領域40に対する書き込み及び読み出しを正しく行なえるか否かを検証する。具体的には、判定部23は、領域Aあるいは領域Bの一方から他方に転送されたテストパターン42における基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、隣り合わせて配設された基礎パターン同士が等しいか否かを判定する。図9は、本実施形態の一例としての判定部23によるメモリ4の試験領域40内の隣接するデータの比較を示す図である。判定部23は、図9に示すように、試験領域40に転送されたテストパターン42におけるそれぞれの基礎パターン対について、隣り合わせて配設された基礎パターン同士を比較して二つの基礎パターンが同一か否かを判定する。判定部23がテストパターン42における全ての基礎パターン対について、各基礎パターン対の二つの基礎パターンが同一であると判定した場合は、判定部23は、メモリ4におけるデータの転送は正常であると判断する。なお、転送部22による所定の回数の転送が終了し、判定部23によりデータの転送は正常であると判定された場合、試験領域40に転送されたテストパターン42は、シフトパターン421やノイズパターン422のデータとして、上述の如き種々の検証に用いることができる。これらの種々の検証については、既知の手法を用いることができるため、その説明は省略する。一方、判定部23がいずれかの基礎パターン対の二つの基礎パターンが同一でないと判定した場合は、判定部23は、メモリ4におけるデータの転送に障害が発生していると判断し、エラーを出力する。エラーの出力方法としては、例えば情報処理装置1の図示しないモニタにエラーメッセージを表示したり、I/O装置5のHDD等にエラーログを格納することが挙げられる。次に、本実施形態の一例としてのテストパターン転送部22の具体的な機能を、図5~図8を用いて説明する。図5は、本実施形態の一例としてのテストパターン転送部22によるバースト転送手順を説明するための図である。図5において1が付された矢印は、テストパターン転送部22による領域Aから領域Bへのバースト転送を示し、2及び3が付された矢印は、領域Bから領域Aへのバースト転送を示す。また、図6は、本実施形態の一例としてのテストパターン転送部22がバースト転送を行なった際のメモリ4の試験領域40内のデータの配置を示す図である。なお、図6aは、テストパターン転送部22によるバースト転送1が実行された場合の試験領域40を示す図であり、図6bは、テストパターン転送部22によるバースト転送2における転送データ及び転送先位置を示す図である。また、図6cは、テストパターン転送部22によるバースト転送2が実行された場合の試験領域40を示す図であり、図6dは、テストパターン転送部22によるバースト転送3における転送データ及び転送先位置を示す図である。さらに、図6eは、テストパターン転送部22によるバースト転送3が実行された場合の試験領域40を示す図であり、図6fは、図6eに示す試験領域40においてテストパターン転送部22によるバースト転送1が実行された場合の試験領域40を示す図である。さらに、図7は、本実施形態の一例としてのテストパターン転送部22がバースト転送を行なった際に発生するデータパターンを示す図であり、図8は、本実施形態の一例としてのテストパターン転送部22がバースト転送を行なった際に転送される、バースト転送単位のデータを示す図である。なお、図8aは、テストパターン転送部22が図6a~図6eに示す1回目のバースト転送を行なった際に転送される、バースト転送単位のデータを示す図である。また、図8bは、テストパターン転送部22が図6eに示す試験領域40において、図6fに示すバースト転送1及びその後のバースト転送2~32回目のバースト転送を行なった際に転送される、バースト転送単位のデータを示す図である。テストパターン転送部22は、アドレス/レングス生成部221及び転送処理部222によって、図5に示す転送1~3の一連の転送を所定の回数繰り返す。以下、テストパターン転送部22によるテストパターン42の領域Aから領域Bへの転送1をステップ1とし、領域Bから領域Aへの転送2,3をステップ2として説明する。1-1ステップ1領域Aから領域Bへの転送1アドレス/レングス生成部221及び転送処理部222は、テストパターン発生部21によって領域Aに書き込まれたテストパターン42を、図5に示す転送1において領域Bに転送する。アドレス/レングス生成部221は、転送1において、転送元アドレスを領域Aの先頭アドレスに決定し、転送先アドレスを領域Bの先頭アドレスに決定するとともに、テストパターン42の転送レングスを領域Aのサイズ=領域Bのサイズに決定する。転送処理部222は、アドレス/レングス生成部221により生成された転送元アドレス,転送先アドレス及び転送レングスに基づいて、領域Aの先頭アドレスを始点として領域Aのサイズ分のデータテストパターン42を、領域Bの転送先アドレスを始点として領域Bのサイズ分の領域に転送コピーする。1-2ステップ2領域Bから領域Aへの転送23アドレス/レングス生成部221及び転送処理部222は、図5に示す転送2及び3において、領域Bに転送されたテストパターン42を領域Aに転送する。このとき、上述のように、アドレス/レングス生成部221は、領域Bから領域Aへテストパターン42を転送する際には、所定のシフト量αに基づいて、転送元アドレス,転送先アドレス,及びテストパターン42の転送レングスを生成する。所定のシフト量αは、例えば、CPU2によるメモリ4の試験領域40に対するテストパターン42の単位転送サイズ本実施形態においてはバースト転送サイズとメモリ4のバス幅との差分値となる。従って、本実施形態における所定のシフト量αは、バースト転送サイズの32バイトとメモリバス幅の8バイトとの差分値である24バイトとなる。1-2-1ステップ2-1領域Bから領域Aへの転送2アドレス/レングス生成部221は、転送2において、転送元アドレスを領域Bの先頭アドレスに決定する。また、アドレス/レングス生成部221は、転送先アドレス第1転送先アドレス,第1転送開始アドレスを、データパターン発生部21により領域Aにテストパターン42が書き込まれた際の書込開始アドレス即ち領域Aの先頭アドレスから所定のシフト量αだけシフト例えば、加算されたアドレスに決定する。さらに、アドレス/レングス生成部221は、テストパターン42の転送レングスとして領域Bのサイズから所定のシフト量αを減じたサイズを生成決定する。即ち、アドレス/レングス生成部221は、転送レングスを、領域Bの先頭アドレスと、領域Bの最終アドレスから所定のシフト量αを減じたアドレスと、の間の領域のサイズに決定する。図6に示す例では、アドレス/レングス生成部221は、転送元アドレスを領域Bの先頭アドレスに決定する。また、アドレス/レングス生成部221は、第1転送先アドレスを、図6bに示す如く、領域Aの先頭アドレスから所定のシフト量αである24バイトだけシフトされたアドレスに決定する。さらに、アドレス/レングス生成部221は、転送レングスを、図6aに示す如く、領域Bの先頭アドレスと、領域Bの最終アドレスから所定のシフト量αである24バイトを減じたアドレスと、の間の領域のサイズに決定する。なお、図6において、a~h及びA~Hで示す各ブロックは、それぞれ8バイトの基礎パターン対を示す。上述の如く本実施形態においては、キャッシュサイズをバースト転送の単位転送サイズとしているため、テストパターン転送部22は、キャッシュサイズ32バイトからメモリバス幅=基礎パターン対サイズ8バイトを除算した値、即ち4つのブロックを一度のバースト転送で転送する。なお、図6に示す例では、便宜上、テストパターン発生部21により領域Aに書き込まれたテストパターン42をa~hで表し、図5に示す転送1において領域Bに転送されたテストパターン42をA~Hで表すが、a~hは、それぞれA~Hと同一のデータである。従って、図6aに示す状態においては、領域A及び領域Bにおけるそれぞれのテストパターン42は同一のものである。また、図6に示す例では、テストパターン42は、便宜上、基礎パターン対A~Ha~hの並びを繰り返し循環させたデータとして表すが、これに限定されない。例えば、上述の如く、テストパターン42内の全ての基礎パターン対が、他の基礎パターン対と異なるものとなるように基礎パターンを決定しても良く、一部の基礎パターン対が他の基礎パターン対と同一のものとなるように基礎パターンを決定しても良い。そして、転送処理部222は、図5に示す転送2において、領域Bの先頭アドレスを始点とし、領域Bのサイズから所定のシフト量αを減じたサイズ分の連続するデータテストパターン42の一部を、領域Aの先頭アドレスから所定のシフト量αだけシフトされたアドレスを始点とする同一サイズの領域に転送コピーする。即ち、転送処理部222は、領域Aの先頭アドレスから所定のシフト量αだけシフトしたアドレスを第1転送先アドレスとして、領域Bの先頭アドレスと、領域Bの最終アドレスから所定のシフト量αを減じたアドレスとの間の領域のテストパターン42を転送する。図6に示す例では、転送処理部222は、図6b及び図6cに示す如く、領域Bの先頭アドレスと、領域Bの最終アドレスから所定のシフト量αである24バイトを減じたアドレスとの間の領域のテストパターン42を転送する。このときの転送先の領域Aの第1転送先アドレスは、領域Aの先頭アドレスから所定のシフト量αである24バイトだけシフトしたアドレスとなる。1-2-2ステップ2-2領域Bから領域Aへの転送3一方、アドレス/レングス生成部221は、図5に示す転送3において、転送元アドレスを、領域Bの最終アドレスから所定のシフト量αを減じたアドレスに決定し、転送先アドレス第2転送先アドレス,第2転送開始アドレスを、領域Aの先頭アドレスに決定する。また、アドレス/レングス生成部221は、テストパターン42の転送レングスを、所定のシフト量αのサイズに決定する。図6に示す例では、アドレス/レングス生成部221は、図6cに示す如く、転送元アドレスを、領域Bの最終アドレスから所定のシフト量αである24バイトを減じたアドレスに決定する。また、アドレス/レングス生成部221は、第2転送先アドレスを、領域Aの先頭アドレスに決定する。さらに、アドレス/レングス生成部221は、図6dに示す如く、転送レングスを、所定のシフト量αである24バイトのサイズに決定する。そして、転送処理部222は、図5に示す転送3において、領域Bの最終アドレスから所定のシフト量αを減じたアドレスから、所定のシフト量αのサイズ分のデータテストパターン42の一部を、第2転送先アドレスである領域Aの先頭アドレスに転送する。図6に示す例では、転送処理部222は、図6d及び図6eに示す如く、領域Bの最終アドレスから所定のシフト量αを減じたアドレスを先頭として、所定のシフト量αのサイズ分のデータテストパターン42の一部を転送する。このときの転送先の領域Aの第2転送先アドレスは、領域Aの先頭アドレスである。テストパターン転送部22は、転送3の転送を行なった後、転送を所定の回数実行したか否かを判断し、所定の回数実行していないと判断した場合には、さらに転送1~3の転送を繰り返す。図6に示す例では、テストパターン転送部22は、転送3の転送を行なった後図6e参照、転送を所定の回数実行したか否かを判断し、所定の回数実行していないと判断した場合には、次の転送1~3を実行する。このとき、テストパターン転送部22は、次の転送1として、図6eに示す領域A内のデータを領域Bに転送するとともに図6f参照、図6fに示す試験領域40に対して、上述の如き手順により転送2及び3を実行する。上述のように、CPU2は、テストパターン転送部22によって、図5に示す転送1~3の転送を所定の回数実行することにより、メモリ4の試験領域40に対するメモリ試験を実施する。このように、テストパターン転送部22が転送1~3のバースト転送を1回実行すると、転送後の試験領域40において連続したデータとして表れるデータの並びは、転送前の試験領域40において連続したデータとして表れるデータの並びから所定のシフト量αだけずれることになる図6a及び図6f参照。図6に示す例においては、転送前の試験領域40において連続したデータとして表れるデータの並び、即ちバースト転送の単位転送サイズに収まるデータは、abcd及びefghABCD及びEFGHである。一方、転送後の試験領域40において連続したデータとして表れるデータの並び、即ちバースト転送の単位転送サイズに収まるデータは、FGHA及びBCDEとなる。従って、テストパターン転送部22がバースト転送1~3を所定の回数実行することにより、試験領域40において連続したデータとして表れるデータの並びは、図7に示す8通りとなる。なお、この試験領域40において連続したデータとして表れるデータの並びの種類数は、バースト転送の単位転送サイズキャッシュ3のキャッシュサイズ,基礎パターン対のサイズメモリ4のバス幅,基礎パターンのバリエーション,及び基礎パターン対の配置条件等に応じて異なる。このように、図5に示す転送2及び3の転送において、転送元と転送先のアドレスを図6に示す所定のシフト量αだけずらす場合、キャッシュ3を跨ぐデータがシフトされるため、バースト転送の境界でデータ転送が中断される位置を可変とすることができる。例えば、図8aに示すように、1回目のバースト転送1~3の実行では、バースト転送の境界はAとBとの間及びEとFとの間であるが、図8bに示すように、2回目のバースト転送1~3の実行では、バースト転送の境界はBとCとの間及びFとGとの間である。このように、本実施形態の一例としてのテストパターン転送部22によれば、転送元と転送先のアドレスを所定のシフト量αだけずらすことにより、転送1~3を実行する回数に応じてバースト転送の境界位置を可変とすることができる。即ち、データを転送する際に、転送先アドレスをバースト転送の単位転送サイズからメモリバス幅を引いた値ずらすことで、前後の基礎パターン対がキャッシュ3内で連続する全ての種類のテストパターン42を発生させることができる。従って、メモリ試験において、テストパターン42における隣接する試験データについて、様々な組み合わせでキャッシュ3内で連続したデータとしてバースト転送することができるため、試験精度を向上させることができる。なお、判定部23による判定は、上述したテストパターン転送部22による転送1~3の処理が実施される度に行なうことができる。これにより、判定部23によって、隣接する基礎パターンが等しくないと判定された場合に、エラーを検出した時点で処理を終了することができるため、試験時間の短縮を図ることができるとともに、エラーの発生した試験領域40のアドレスを特定することができる。また、判定部23による判定は、上述したテストパターン転送部22による転送1~3の処理が所定の回数実行された後に行なうこともできる。これにより、判定部23による判定をテストパターン転送部22による転送1~3の処理が実施される度に行なう場合と比べて、試験時間の大幅な短縮を図ることができる。以下、本実施形態においては、判定部23による判定は、上述したテストパターン転送部22による転送1~3の処理が所定の回数実行された後に行なうものとして説明する。2本実施形態の動作次に、上述の如く構成された本実施形態の一例としてのテストパターン発生部21,テストパターン転送部22,及び判定部23によるメモリ4の試験領域40に対する試験方法を説明する。図10は、本実施形態の一例としてのメモリ4の試験方法を説明するためのフローチャートである。はじめに、CPU2のテストパターン発生部21により、テストパターン42が生成又はメモリ4等から読み出され、メモリ4の試験領域40のうちの領域Aに書き込まれるステップS1。なお、書き込まれるテストパターン42は、領域Aの容量と同サイズである。また、書込開始アドレスは、領域Aの先頭アドレスである。次に、テストパターン転送部22によって、領域Aに書き込まれたテストパターン42が領域Bへバースト転送コピーされるステップS2;転送1。このときの転送は、領域Aの先頭アドレスを転送元アドレスとし、領域Bの先頭アドレスを転送先アドレスとして、領域Aの容量=領域Bの容量と同サイズのテストパターン42を転送することにより行なわれる。次いで、テストパターン転送部22によって、領域Bの先頭アドレスと、領域Bの最終アドレスから所定のシフト量αを減じたアドレスとの間の領域のテストパターン42が領域Aへバースト転送コピーされるステップS3;転送2。このときの転送は、領域Aの先頭アドレスから所定のシフト量αだけシフトしたアドレスを第1転送先アドレスとして、領域Bの容量から所定のシフト量αを減じたサイズのテストパターン42を転送することにより行なわれる。また、テストパターン転送部22によって、領域Bの最終アドレスから所定のシフト量αを減じたアドレスと、領域Bの最終アドレスとの間の領域のテストパターン42が領域Aへバースト転送コピーされるステップS4;転送3。このときの転送は、領域Aの先頭アドレスを第2転送先アドレスとして、所定のシフト量αのサイズのテストパターン42を転送することにより行なわれる。そして、テストパターン転送部22により、ステップS2~S4転送1~3の一連の処理が予め指定された回数実施されたか否かが判定されるステップS5。ステップS2~S4の一連の処理が予め指定された回数実施されていない場合にはステップS5のNoルート、ステップS2の処理に戻る。一方、予め指定された回数実施された場合にはステップS5のYesルート、判定部23により、試験領域40に転送されたテストパターン42における基礎パターン対について、隣り合わせて配設された基礎パターン同士が比較され、これら基礎パターン同士が等しいか否かが判定されるステップS6。このとき、判定部23により、比較対象の基礎パターン対を示す比較領域に基づいて、比較領域のうちの前半の基礎パターンと後半の基礎パターンとが等しいか否かが判断される。なお、比較領域は、試験領域40の先頭アドレスと、試験領域40の先頭アドレスから基礎パターン対のサイズ分シフトしたアドレスとの間の領域が初期値となる。判定部23により、比較領域に対応する基礎パターン対の基礎パターン同士が等しくないと判定された場合にはステップS6のNoルート、判定部23により、メモリ4におけるデータの転送に障害が発生していると判断され、エラーメッセージが出力されるステップS7。一方、判定部23により、比較領域に対応する基礎パターン対の基礎パターン同士が等しいと判定された場合にはステップS6のYesルート、判定部23により、ステップS6における比較を試験領域40の全ての領域について行なったか否かが判断されるステップS8。この判断は、例えば判定部23により、比較領域が示すアドレスが試験領域40の最終アドレスを示すか否かが判断されることにより行なわれる。判定部23により、ステップS6における比較を試験領域40の全ての領域について行なっていないと判断された場合にはステップS8のNoルート、判定部23により、比較領域が更新されステップS9、ステップS6の処理に戻る。このとき、ステップS6においては、更新された比較領域に基づいて、当該比較領域に対応する基礎パターン対の基礎パターン同士が比較される。なお、ステップS9の処理における比較領域の更新は、比較領域のアドレスに基礎パターン対のサイズ8バイトが加算されることにより行なわれる。一方、判定部23により、ステップS6における比較を試験領域40の全ての領域について行なったと判断された場合にはステップS8のYesルート、判定部23により、メモリ試験による試験領域40に対するデータの転送が正常であると判断され、処理が終了する。処理の終了後、試験領域40に転送されたテストパターン42は、上述の如く、シフトパターン421やノイズパターン422のデータとして、その後の種々の検証に用いることができる。上述のように、本実施形態の一例としてのテストパターン発生部21によれば、同一の基礎パターンを隣り合わせて配設した基礎パターン対を複数含むテストパターン42が生成される。また、本実施形態の一例としての判定部23によれば、テストパターン転送部22によって試験領域40に転送されたテストパターン42におけるそれぞれの基礎パターン対について、隣り合わせて配設された基礎パターン同士が比較される。このように、各基礎パターン対における隣接する基礎パターン同士を同じ値にすることにより、試験領域40内でテストパターン42の転送が繰り返し行なわれた場合でも、転送されたデータの正常性を保証することができる。従って、隣接する基礎パターン同士が同じデータであるか否かを判断するだけで、試験領域40に対するデータの転送が正常に行なわれたか否かを判断することができる。これにより、バースト転送を繰り返した結果データと予めシミュレーションした期待値データとを比較する処理や、バースト転送を行なう毎に転送元のデータと転送先のデータとを比較する処理が不要となり、試験時間の短縮を図ることができる。また、本実施形態の一例としてのテストパターン転送部22によれば、第2領域40Bに転送されたテストパターン42が、第1領域40Aにテストパターン42が書き込まれた際の書込開始アドレスから所定のシフト量αだけシフトされたアドレスを転送先アドレスとして、領域Aに転送される。このように、転送元と転送先のアドレスを所定のシフト量αだけずらすことにより、転送1~3を実行する回数に応じてバースト転送の境界位置を可変とすることができる。即ち、データを転送する際に、転送先アドレスをバースト転送の単位転送サイズからメモリバス幅を引いた値ずらすことで、前後の基礎パターン対がキャッシュ3内で連続する全ての種類のテストパターン42を発生させることができる。従って、メモリ試験において、テストパターン42における隣接する試験データについて、様々な組み合わせでキャッシュ3内で連続したデータとしてバースト転送することができるため、試験精度を向上させることができる。さらに、本実施形態の一例としての各基礎パターン対は、同一の基礎パターンを隣り合わせて配設されている。また、テストパターン発生部21が初めに用意したテストパターン42を、バースト転送の境界位置を可変としてバースト転送をすることができる。従って、バースト転送の境界位置を変更した複数のテストパターンを生成することなく、テストパターン42を所定の回数転送することで様々な組み合わせでキャッシュ3内で連続したデータとしてバースト転送することができる。このため、テストパターン発生部21によるテストパターンの生成,及び判定部23によるデータの比較時間を短縮することができる。3その他以上、本発明の好ましい実施形態について詳述したが、本発明は、かかる特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。例えば、本実施形態において、テストパターン転送部22は、転送2図10に示すステップS3を実行した後に、転送3図10に示すステップS4を実行するものとして説明したが、これに限定されない。例えば、テストパターン転送部22は、転送3図10に示すステップS4を実行した後に、転送2図10に示すステップS3を実行しても良い。また、本実施形態において、所定のシフト量αは、バースト転送の単位転送サイズとメモリバス幅との差分値であると説明したが、これに限定されず、所定のシフト量αをメモリバス幅としても良い。さらに、本実施形態において、バースト転送によるデータの分割数を4つとして説明したが、これに限定されず、キャッシュ3のキャッシュサイズとメモリ4のバス幅とに応じて、任意の値とすることができる。また、本実施形態において、基礎パターン対を8バイトとし、基礎パターンを4バイトとして説明したが、これに限定されず、メモリ4のバス幅に応じて、基礎パターン対及び基礎パターンのサイズを決定することができる。例えば、メモリ4のバス幅が16バイトであれば、基礎パターンをメモリバス幅の半分の8バイトとし、基礎パターン対はこの基礎パターンを2つ隣り合わせた16バイトとすることができる。さらに、本実施形態において、処理部であるCPU2によって、メモリ4の試験領域40にテストパターン42がバースト転送されるものとして説明したが、これに限定されるものではない。例えば、情報処理装置1が処理部としてDMADirectMemoryAccessコントローラを備え、DMAコントローラにテストパターン発生部21及びテストパターン転送部22としての動作を実行させても良い。これにより、CPU2がテストパターン発生部21及びテストパターン転送部22としての機能を持つ場合と比べて、CPU2の負荷を抑えることができる。なお、これらのテストパターン発生部発生部21,テストパターン転送部転送部22,アドレス/レングス生成部221,転送処理部222,及び判定部23としての機能を実現するためのプログラム試験プログラムは、例えばフレキシブルディスク,CDCD-ROM,CD-R,CD-RW等,DVDDVD-ROM,DVD-RAM,DVD-R,DVDR,DVD-RW,DVDRW,HDDVD等,ブルーレイディスク,磁気ディスク,光ディスク,光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。また、そのプログラムを、例えば磁気ディスク,光ディスク,光磁気ディスク等の記憶装置記録媒体に記録しておき、その記憶装置から通信回線を介してコンピュータに提供するようにしても良い。テストパターン発生部21,テストパターン転送部22,アドレス/レングス生成部221,転送処理部222,及び判定部23としての機能を実現する際には、内部記憶装置本実施形態では情報処理装置1のメモリ記憶部4及びI/O装置5等に格納されたプログラムがコンピュータのマイクロプロセッサ本実施形態では情報処理装置1のCPU処理部2によって実行される。このとき、記録媒体に記録されたプログラムをコンピュータが読み取って実行するようにしても良い。なお、本実施形態において、コンピュータとは、ハードウェアとオペレーティングシステムとを含む概念であり、オペレーティングシステムの制御の下で動作するハードウェアを意味している。また、オペレーティングシステムが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウェアは、少なくとも、CPU等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とをそなえており、本実施形態においては、情報処理装置1がコンピュータとしての機能を有しているのである。4付記そして、本発明は、以下に示すように要約することができる。付記1処理部と記憶部とを有する情報処理装置における前記記憶部の試験領域に対する書き込み及び読み出しを正しく行なえるか否かを前記処理部により試験する試験方法であって、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証することを特徴とする、試験方法。付記2前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送を所定の回数実行するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証することを特徴とする、付記1記載の試験方法。付記3前記テストパターンは、同一の基礎パターンを隣り合わせて配設した基礎パターン対を複数含み、前記基礎パターン同士の比較は、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおけるそれぞれの基礎パターン対について、前記隣り合わせて配設された基礎パターン同士を比較することにより行なわれることを特徴とする、付記1又は付記2記載の試験方法。付記4前記所定のシフト量は、前記処理部による前記試験領域に対するテストパターンの単位転送サイズと前記記憶部のバス幅との差分値、または、前記記憶部のバス幅であることを特徴とする、付記1~3のいずれか1つに記載の試験方法。付記5前記処理部による前記試験領域に対するテストパターンの転送は、バースト転送により行なわれ、前記基礎パターン対は、それぞれ前記記憶部のバス幅と同じサイズであることを特徴とする、付記4記載の試験方法。付記6前記第1領域と前記第2領域とは同じ容量の領域であり、前記生成されるテストパターンは、前記第1領域又は前記第2領域の容量と同サイズであるとともに、前記テストパターンの前記第1領域への書き込みは、前記第1領域の先頭アドレスを前記書込開始アドレスとして、前記テストパターンを書き込むことにより行なわれ、前記第1領域に書き込まれたテストパターンの前記第2領域への転送は、前記第2領域の先頭アドレスを転送開始アドレスとして、前記テストパターンを転送することにより行なわれるとともに、前記第2領域に転送されたテストパターンの前記第1領域への転送は、前記第1領域の先頭アドレスから前記所定のシフト量だけシフトしたアドレスを第1転送開始アドレスとして、前記第2領域の先頭アドレスと、前記第2領域の最終アドレスから前記所定のシフト量を減じたアドレスとの間の領域のテストパターンを転送する一方、前記第1領域の先頭アドレスを第2転送開始アドレスとして、前記第2領域の最終アドレスから前記所定のシフト量を減じたアドレスと、前記第2領域の最終アドレスとの間の領域のテストパターンを転送することにより行なわれることを特徴とする、付記1~5のいずれか1つに記載の試験方法。付記7前記比較は、前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送が所定の回数実行された後に行なわれることを特徴とする、付記1~6のいずれか1つに記載の試験方法。付記8前記比較は、前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送が実行される毎に行なわれることを特徴とする、付記1~6のいずれか1つに記載の試験方法。付記9処理部と記憶部とを有する情報処理装置において、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記記憶部の試験領域のうちの第1領域に書き込み、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送するとともに、前記第1領域あるいは前記第2試験領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する、処理を前記情報処理装置に実行させる、試験プログラム。付記10前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送を所定の回数実行するとともに、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証することを特徴とする、付記9記載の試験プログラム。付記11前記テストパターンは、同一の基礎パターンを隣り合わせて配設した基礎パターン対を複数含み、前記基礎パターン同士の比較は、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおけるそれぞれの基礎パターン対について、前記隣り合わせて配設された基礎パターン同士を比較することにより行なわれることを特徴とする、付記9又は付記10記載の試験プログラム。付記12前記所定のシフト量は、前記処理部による前記試験領域に対するテストパターンの単位転送サイズと前記記憶部のバス幅との差分値、または、前記記憶部のバス幅であることを特徴とする、付記9~11のいずれか1つに記載の試験プログラム。付記13前記処理部による前記試験領域に対するテストパターンの転送は、バースト転送により行なわれ、前記基礎パターン対は、それぞれ前記記憶部のバス幅と同じサイズであることを特徴とする、付記12記載の試験プログラム。付記14前記比較は、前記第1領域から前記第2領域への転送及び前記第2領域から前記第1領域への転送が所定の回数実行された後に行なわれることを特徴とする、付記9~13のいずれか1つに記載の試験プログラム。付記15処理部と記憶部とを有し、前記記憶部の試験領域に対する試験を行なう試験装置において、前記処理部は、同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターンを、前記試験領域のうちの第1領域に書き込む発生部と、前記第1領域に書き込まれたテストパターンを、前記試験領域のうちの第2領域に転送し、前記第2領域に転送されたテストパターンを、前記第1領域に前記テストパターンが書き込まれた際の書込開始アドレスから所定のシフト量だけシフトされたアドレスを転送開始アドレスとして、前記第1領域に転送する転送部と、前記第1領域あるいは前記第2領域の一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士を比較して、前記隣り合わせて配設された基礎パターン同士が等しいか否かを判定することにより前記試験領域に対する書き込み及び読み出しを正しく行なえるか否かを検証する判定部とを備えることを特徴とする、試験装置。"