"トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、前記ブロック酸化膜は、前記電荷トラップ膜に接する第1ブロック酸化膜と、前記ゲート電極に接する第2ブロック酸化膜とを積層して構成され、前記第1ブロック酸化膜はSiO2又はAl2O3からなり、前記第2ブロック酸化膜は前記第1ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなることを特徴とするメモリ装置。請求項1記載のメモリ装置であって、前記第1ブロック酸化膜の膜厚は、前記第2ブロック酸化膜の膜厚よりも薄く構成され、2nm以上10nm以下であることを特徴とするメモリ装置。請求項2記載のメモリ装置であって、前記第2ブロック酸化膜は、2元系金属酸化物、又はシリケート材料、又はアルミネート材料からなることを特徴とするメモリ装置。請求項3記載のメモリ装置であって、前記第2ブロック酸化膜が、HfO2、ZrO2、La2O3、HfSiO、HfSiON、HfAlO、LaAlO3のいずれかからなることを特徴とするメモリ装置。請求項4記載のメモリ装置であって、前記第1ブロック酸化膜は、Al2O3からなり、前記第2ブロック酸化膜は、HfO2からなることを特徴とするメモリ装置。請求項4記載のメモリ装置であって、前記第1ブロック酸化膜は、Al2O3からなり、前記第2ブロック酸化膜は、ZrO2からなることを特徴とするメモリ装置。ことを特徴とする。上記の従来のSONOS型のメモリ素子を具備したメモリ装置では、データの消去速度が遅く、又不完全であるという問題があった。この問題の原因としては、データ消去時にゲート電極に高い負電圧を印加して電荷トラップ膜の電子を基板側に引き抜く際に、ゲート電極側から新たに電荷トラップ膜に電子が注入されてしまうという現象が挙げられる。図8は、データ消去時に、負電圧をゲート電極に印加した状態におけるSONOS型のメモリ素子のバンド構造を示している。なお、図8のバンド構造の計算に用いたSONOSモデル構造は、ゲート電極仕事関数φm=5eVブロック酸化膜:SiO2膜、厚さ7nm電荷トラップ膜:Si3N4膜、厚さ4nmトンネル酸化膜:SiO2膜、厚さ3.5nm消去電圧Vg-Vfb=-18Vである。図8に示すように、負電圧を印加した状態では絶縁膜ポテンシャルは大きな勾配を持ち、ゲート電極上の電子からみた障壁の高さ、厚さは減少する。ブロック酸化膜は、本来ゲート電極からの電子注入を阻止する障壁であるが、従来のシリコン酸化膜やアルミナを使用したSONOS型のメモリ素子では、電子注入の抑制が十分ではない。本発明は、上記従来の事情に対処してなされたもので、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供しようとするものである。本発明のメモリ装置の一態様は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、前記ブロック酸化膜は、前記電荷トラップ膜に接する第1ブロック酸化膜と、前記ゲート電極に接する第2ブロック酸化膜とを積層して構成され、前記第1ブロック酸化膜はSiO2又はAl2O3からなり、前記第2ブロック酸化膜は前記第1ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなることを特徴とする。本発明によれば、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供することができる。以下、本発明のメモリ装置の詳細を、図面を参照して一実施形態について説明する。図1は、本発明の一実施形態に係るメモリ装置の要部概略構成を模式的に示すものである。同図に示すように、シリコン基板1の上には、シリコン基板1側図1中下側から順に、トンネル酸化膜2、電荷トラップ膜3、ブロック酸化膜4の3層を積層して構成されたゲート絶縁膜5が形成されている。また、ゲート絶縁膜5の上には、ゲート電極6が形成されている。トンネル酸化膜2は、酸化膜本実施形態ではSiO2膜から形成されており、電荷トラップ膜3は、窒化膜本実施形態ではSi3N4膜から形成されている。また、ゲート電極6はポリシリコン膜から形成されている。本実施形態において、ブロック酸化膜4は、第1ブロック酸化膜4aと第2ブロック酸化膜4bとを積層して構成されている。これらの第1ブロック酸化膜4a、第2ブロック酸化膜4bのうち、ゲート電極6側の第2ブロック酸化膜4bは、第1ブロック酸化膜4aに比べてより誘電率が高く、電子親和力の大きな誘電材料から構成されている。換言すれば、電荷トラップ膜3側の第1ブロック酸化膜4aは、第2ブロック酸化膜4bに比べてより誘電率が低く電子親和力の小さな誘電材料から構成されている。上記のように、ゲート電極6側に誘電率が高く電子親和力の大きな誘電材料からなる第2ブロック酸化膜4bを配置し、電荷トラップ膜3側に誘電率が低く電子親和力の小さな誘電材料からなる第1ブロック酸化膜4aを配置することにより、データ消去時のゲート電極6側からの電子注入に対する障壁を大きくした構造とすることができる。上記した誘電率が低く電子親和力の小さな誘電材料としては、例えば、酸化シリコンSiO2やアルミナAl2O3等を使用することができる。また、上記の誘電率が高く電子親和力の大きな誘電材料としては、例えばHfO2、ZrO2、La2O3、等の2元系金属酸化物、HfSiO、HfSiON等のシリケート材料、HfAlO等のアルミネート材料を使用することができる。本実施形態では、第1ブロック酸化膜4aは、Al2O3膜からなり、その厚さが第2ブロック酸化膜4bより薄くされている。この第1ブロック酸化膜4aの厚さは、2nm~10nm程度とすることが好ましく、本実施形態では、第1ブロック酸化膜4aの厚さは、6nmとされているこの理由については後で詳述する。。なお、理想的なAl2O3膜の物性は、電子親和力X=1.2eV、比誘電率ε=9.4である。また、本実施形態では、第2ブロック酸化膜4bは、ZrO2膜からなり、その厚さが35nmとされている。このように第2ブロック酸化膜4bの厚さが35nmとされているのは、ブロック酸化膜4としての全体のEOTEquivalentOxideThicknessを7nm程度とする必要があり、第1ブロック酸化膜4aの厚さを6nmとした場合、第2ブロック酸化膜4bの厚さを35nmとする必要があるからである。なお、理想的なZrO2膜の物性は、電子親和力X=2.6eV、比誘電率ε=30である。上記のように、本実施形態では、誘電率が高く電子親和力の高い第2ブロック酸化膜4bを用いることにより、データ消去時の障壁の厚さを厚くすることができ、ゲート電極6から電荷トラップ膜3へのMFNModifiedFNトンネルによる電子のリークを抑制し、ゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起TEThermalemission支配に遷移させることができ、ゲート電極6から電荷トラップ膜3への電子のリークを大幅に抑制することができる。また、第2ブロック酸化膜4bのみでは、障壁高さが低くなってしまうため、第2ブロック酸化膜4bより電子親和力の低い薄い第1ブロック酸化膜4aを設けることにより、障壁高さの高い部分を形成する。これによって、消去時の熱励起によるゲート電極6から電荷トラップ膜3への電子のリークを抑制することができるとともに、データ保持時の電荷トラップ膜3からゲート電極6への電子のリークを抑制することができる。図2に本実施形態におけるバンド構造を示す。ここで、上記のようにゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起TEThermalemission支配に遷移させるためには、比誘電率が高く電子親和力の高い第2ブロック酸化膜4bの厚さをある程度厚くし、したがって、第1ブロック酸化膜4aの厚さを薄くする必要がある。図3は、縦軸を電子のエミッション確率、横軸をAl2O3膜の膜厚として、ZrO2膜の比誘電率εが20曲線a,30曲線b,40曲線cの場合を想定し、消去時電圧Vg-Vfb=-18V印加時に、ゲート電極6からブロック酸化膜4越しに電荷トラップ膜3へ注入される電子のエミッション確率とAl2O3膜からなる第1ブロック酸化膜4aの膜厚との関係をシミュレーションした結果を示すグラフである。なお、同図においてAl2O3膜厚17nmの場合がAl2O3膜単層の場合を示している。図3のグラフに示されるように、ゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起TEThermalemission支配に遷移させるためには、Al2O3膜の膜厚を10nm以下程度とする必要がある。このような構成とした場合、Al2O3膜単層の場合に比べて、ZrO2膜の比誘電率εが20の場合は、電子のエミッション確率の低減効果は1/100程度となる。また、ZrO2膜の比誘電率εがより高い30の場合等では、大幅な電子のエミッション確率の低減効果が得られる。図4は、縦軸を電子のエミッション確率、横軸をAl2O3膜第1ブロック酸化膜4aの膜厚として、ZrO2膜からなる第2ブロック酸化膜4bとAl2O3膜からなる第1ブロック酸化膜4aとを積層させた構造のブロック酸化膜4のデータ保持時の電子のリーク特性をシミュレーションした結果を示すものである。すなわち、データ保持中に電荷トラップ膜3に捕獲された電子がリークするエミッション確率を示している。なお、ZrO2膜の比誘電率ε=30の場合の結果を示している。図4に示されるように、熱励起TEによるエミッション確率は電荷トラップ層であるSi3N4の伝導帯およびトラップサイトとも一定値をとる。ブロック酸化膜4のZrO2膜第2ブロック酸化膜4bの膜厚を厚くし、Al2O3膜第1ブロック酸化膜4aの膜厚を薄膜化するほどSi3N4及びAl2O3膜をMFNトンネルする確率は増大する。セル書き込み時に注入した電子がSi3N4膜の伝導帯に蓄積されている場合には、Al2O3膜を6nm以下に薄膜化するとAl2O3膜単層のブロック酸化膜よりもリーク特性が悪化する図4に点線で示すMFNSiNEcの場合。。また、蓄積電子がSi3N4膜中のトラップサイト伝導帯からの深さφt=0.7eVに存在する場合にはAl2O3膜の薄膜化の限界は2nmとなる図4に実線で示すMFNSiNφtの場合。。以上の理由により、Al2O3膜からなる第1ブロック酸化膜4aの厚さは、2nm以上10nm以下とすることが好ましく、6nm以上8nm以下とすることがさらに好ましい。なお、上記の実施形態では、第2ブロック酸化膜4bをZrO2膜から構成した場合について説明したが、第2ブロック酸化膜4bを他の高誘電率の物質から構成した場合、例えば、HfO2、ZrO2、La2O3等の2元系金属酸化物、HfSiO、HfSiON等のシリケート材料、HfAlO、LaAlO3等のアルミネート材料を使用した場合についても、上記の実施形態と同様に、第1ブロック酸化膜4aの膜厚を薄膜化し、第2ブロック酸化膜4bの膜厚を厚く設定する。また、上記の実施形態では、ブロック酸化膜4を、第1ブロック酸化膜4aと第2ブロック酸化膜4bとを積層させた積層構造としたが、これらの第1ブロック酸化膜4aと第2ブロック酸化膜4bとの界面近傍において、第1ブロック酸化膜4aの材料と第2ブロック酸化膜4bの材料とが混在する材料組成に勾配を有する領域を有する構造であってもよい。更に、ブロック酸化膜4を2層の積層構造とせずに、ブロック酸化膜4をその厚さ方向に沿って材料組成に勾配を有する構造とし、ゲート電極6側が、電子親和力が大きくかつ高誘電率となるように、電子親和力及び誘電率に勾配を有する構造としてもよい。この場合のバンド構造を図5に示す。以上説明したように、本実施形態では、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることができる。"