"基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータの製造方法であって、前記半導体デバイスは、上部電極と下部電極とを有するONOキャパシタ部と、CMOS回路部と、を含み、前記ONOキャパシタ部の前記下部電極を、第1シリコン層を用いて、形成すること、前記MEMS構造体部の下部構造体と前記ONOキャパシタ部の上部電極とを、第2シリコン層を用いて、形成すること、及び、前記MEMS構造体部の上部構造体と前記CMOS回路部のゲート電極とを、第3シリコン層を用いて、形成すること、を含むことを特徴とするMEMSレゾネータの製造方法。基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータであって、前記半導体デバイスは、ONOキャパシタ部とCMOS回路部とを含むことを特徴とするMEMSレゾネータ。請求項2に記載のMEMSレゾネータにおいて、前記MEMS構造体部は、下部構造体と上部構造体とを含み、前記ONOキャパシタ部は、下部電極と上部電極とを含み、前記CMOS回路部は、ゲート電極を含み、前記ONOキャパシタ部の前記下部電極は、第1シリコン層を用いて、形成され、前記MEMS構造体部の前記下部構造体と前記ONOキャパシタ部の前記上部電極とは、第2シリコン層を用いて、形成され、前記MEMS構造体部の前記上部構造体と前記CMOS回路部の前記ゲート電極とは、第3シリコン層を用いて、形成されていることを特徴とするMEMSレゾネータ。しかしながら、特許文献1は、静電容量型のMEMS構造体部とCMOSComplementaryMetalOxideSemiconductor回路部のみの同時形成である。特許文献2は、MEMS構造体部、CMOS回路部、及びONO酸化膜窒化膜酸化膜キャパシタ部を1チップに同時形成しているが、MEMS構造体部は配線層で作成されている。ONOキャパシタ部は下部電極がシリコン基板の拡散層を使用している。つまり、これまではCMOS回路部とONOキャパシタ部やMEMS構造体部とCMOS回路部の同時形成は可能であったが、3つのデバイスの同時形成はなかった。その為、以下の不具合があった。ONOキャパシタ部がない場合は、ONOキャパシタ部が使えないので、CMOS回路部構成に制限が掛かるバリエーションが狭い例えば、AD変換回路、他の基板電極でない容量が必要な他の回路など。また、ONOキャパシタ部が別chipのSIPSysteminPackage構成となり、プロセスが増える、コストが掛かる、及びワイヤボンディングなどの配線からのノイズがのる。MEMS構造体部がない場合は、ノイズ増などの上記不具合がでる。また、Pre-/Post-ProcessなどでMEMSを付加的に加工する。これは加工工程を兼用することができないので、プロセス数増、コスト増の問題が発生する。本発明は、このような従来の問題点に着目してなされたもので、その目的は、プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にするMEMSレゾネータ及びMEMSレゾネータの製造方法を提供することにある。1本発明に係るMEMSレゾネータの製造方法は、基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータの製造方法であって、前記半導体デバイスは、上部電極と下部電極とを有するONOキャパシタ部と、CMOS回路部と、を含み、前記ONOキャパシタ部の前記下部電極を、第1シリコン層を用いて、形成すること、前記MEMS構造体部の下部構造体と前記ONOキャパシタ部の上部電極とを、第2シリコン層を用いて、形成すること、及び、前記MEMS構造体部の上部構造体と前記CMOS回路部のゲート電極とを、第3シリコン層を用いて、形成すること、を含む。本発明によれば、MEMS構造体部とCMOS回路部とONOキャパシタ部とを1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にする。2本発明に係るMEMSレゾネータは、基板上に形成された半導体デバイスとMEMS構造体部とを有するMEMSレゾネータであって、前記半導体デバイスは、ONOキャパシタ部とCMOS回路部とを含む。本発明によれば、MEMS構造体部とCMOS回路部とONOキャパシタ部とを1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にする。3このMEMSレゾネータにおいて、前記MEMS構造体部は、下部構造体と上部構造体とを含み、前記ONOキャパシタ部は、下部電極と上部電極とを含み、前記CMOS回路部は、ゲート電極を含み、前記ONOキャパシタ部の前記下部電極は、第1シリコン層を用いて、形成され、前記MEMS構造体部の前記下部構造体と前記ONOキャパシタ部の前記上部電極とは、第2シリコン層を用いて、形成され、前記MEMS構造体部の前記上部構造体と前記CMOS回路部の前記ゲート電極とは、第3シリコン層を用いて、形成されていてもよい。以下、本発明を適用した実施の形態について図面を参照して説明する。図1は、本発明を適用した実施の形態に係るMEMSレゾネータを示す概略平面図である。図2は、本発明を適用した実施の形態に係るMEMSレゾネータの断面図である。本実施の形態に係るMEMSレゾネータ2は、図1に示すように、基板10と、基板10上に形成されたMEMS構造体部4と、半導体デバイスとしてのONOキャパシタ部6及びCMOS回路部8と、によって構成されている。基板10は、単結晶半導体基板、例えば、シリコンSi、ガリウム砒素GaAsなどの基板を用いることができる。特に、単結晶シリコン基板であることが望ましい。基板10の厚さは、100~1000μmである。基板10の表面上には、図2に示すように、素子分離酸化膜12が形成されている。素子分離酸化膜12は、熱酸化膜である。素子分離酸化膜12は、LOCOSLocaloxidationofsilicon法で形成したフィールド絶縁膜である。素子分離酸化膜12の膜厚は、0.1~2μmである。素子分離酸化膜12の上には、MEMS構造体部4及びONOキャパシタ部6が配置されている。素子分離酸化膜12の表面上には、ベース窒化膜14が形成されている。ベース窒化膜14は、SiN膜である。ベース窒化膜14の膜厚は、0.1~2μmである。ベース窒化膜14は、MEMS構造体部4の下に必要である。ベース窒化膜14は、ONOキャパシタ部6の下にあってもよい。ベース窒化膜14の表面上のMEMS構造体部4の領域には、MEMS構造体部4の下部構造体16とMEMS構造体部4の上部構造体18とが形成されている。MEMS構造体部4の下部構造体16は、第2シリコン層52図4A参照を用いて、形成されている。MEMS構造体部4の下部構造体16とONOキャパシタ部6の上部電極30とは、第2シリコン層52を用いて、同時に形成されている。MEMS構造体部4の上部構造体18は、第3シリコン層54図4C参照を用いて、形成されている。MEMS構造体部4の上部構造体18とCMOS回路部8のゲート電極34とは、第3シリコン層54を用いて、同時に形成されている。MEMS構造体部4の下部構造体16の材質は、Poly-Si及びアモルファスSiなどである。MEMS構造体部4の下部構造体16の厚さは、0.05~100μmである。MEMS構造体部4の上部構造体18の材質は、Poly-Si及びアモルファスSiなどである。MEMS構造体部4の上部構造体18の厚さは、0.05~100μmである。MEMS構造体部4の下部構造体16の上部には、第2フィールド層間膜22が形成されている。MEMS構造体部4の下部構造体16の上部には、コンタクトホール24が形成されている。ベース窒化膜14の表面上のONOキャパシタ部6の領域には、ONOキャパシタ部6の下部電極26が形成されている。ONOキャパシタ部6の下部電極26は、第1シリコン層26図3A参照を用いて、形成されている。ONOキャパシタ部6の下部電極26の材質は、Poly-Si及びアモルファスSiなどである。ONOキャパシタ部6の下部電極26の厚さは、0.05~100μmである。ONOキャパシタ部6の下部電極26の上部には、ONOキャパシタ層間絶縁膜28が形成されている。ONOキャパシタ層間絶縁膜28は、下部層間絶縁膜28Aと中間層間絶縁膜28Bと上部層間絶縁膜28Cとの3層で構成されている図3D参照。ONOキャパシタ層間絶縁膜28の材質は、下部層間絶縁膜28Aの箇所がSiO2/中間層間絶縁膜28Bの箇所がSi3N4/上部層間絶縁膜28Cの箇所がSiO2である。ONOキャパシタ層間絶縁膜28の膜厚は、下部層間絶縁膜28Aの箇所が1~50nm/中間層間絶縁膜28Bの箇所が1~50nm/上部層間絶縁膜28Cの箇所が1~50nmである。ONOキャパシタ層間絶縁膜28の上部には、ONOキャパシタ部6の上部電極30が形成されている。ONOキャパシタ部6の上部電極30は、第2シリコン層52図4A参照を用いて、形成されている。ONOキャパシタ部6の上部電極30とMEMS構造体部4の下部構造体16とは、第2シリコン層52を用いて、同時に形成されている。ONOキャパシタ部6の上部電極30の材質は、Poly-Si及びアモルファスSiなどである。ONOキャパシタ部6の上部電極30の厚さは、0.05~100μmである。ONOキャパシタ部6の上部電極30の上部には第2フィールド層間膜22が形成されている。ONOキャパシタ部6の上部電極30の上部には、コンタクトホール24が形成されている。基板10の表面上のCMOS回路部8の領域には、ゲート酸化膜32、ゲート電極34等を有するトランジスタが形成されている。CMOS回路部8のゲート電極34は、第3シリコン層54図4C参照を用いて、形成されている。CMOS回路部8のゲート電極34とMEMS構造体部4の上部構造体18とは、第3シリコン層54を用いて、同時に形成されている。CMOS回路部8のゲート電極34の材質は、Poly-Si及びアモルファスSiなどである。CMOS回路部8のゲート電極34の厚さは、0.05~100μmである。CMOS回路部8の上部には第2フィールド層間膜22が形成されている。CMOS回路部8の拡散層ソース、ドレイン36の上部には、コンタクトホール24が形成されている。各領域4,6,8のコンタクトホール24の内部には、窒化チタン膜とタングステン膜とからなるプラグ38が形成されている。第2フィールド層間膜22の表面上には、プラグ38に接続される第1金属配線層40が形成されている。第1金属配線層40の材質は、AL、Cu、Ti、TiN、及びWなどである。第1金属配線層40の層間は、0.1~3μmである。第1金属配線層40の上部には、ヴィアホール42を介して第1金属配線層40に接続される第2金属配線層44が形成されている。第2金属配線層44の材質は、AL、Cu、Ti、TiN、及びWなどである。第2金属配線層44の層間は、0.1~3μmである。第1金属配線層40と第2金属配線層44とは、酸化シリコン系の配線層層間膜46によって互いに絶縁されている。配線層層間膜46は、CVD酸化膜などである。配線層層間膜46の膜厚は、0.2~1μmである。本実施の形態の半導体装置の製造に当たっては、要所でCMPChemicalMechanicalPolishingを用いている。このため、第1金属配線層40と第2金属配線層44とは、概ね平坦に形成されている。第2金属配線層44の表面上には、パッシベーション膜48が形成されている。パッシベーション膜48は、CVD酸化膜、CVD-SiN膜、及びポリイミド膜などである。パッシベーション膜48の膜厚は、酸化膜=0.1~2μm、窒化膜=0.1~5μm、及びポリイミド膜=0.5~20μmである。MEMS構造体部4の開口部20は、下部構造体16の一部及び上部構造体18の可動部分にほぼ対応する領域で、下部構造体16と上部構造体18との間に所定の間隙が確保されるように開口されている。本実施の形態によれば、MEMS構造体部とCMOS回路部とONOキャパシタ部とを1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にする。なお、MEMS構造体部4は、スイッチ、加速度センサ、およびアクチュエータなどであってもよい。CMOS回路部8は、温度補償のための温度センサ、アナログデジタル変換回路、論理回路、クロック、および電源制御回路等のアナログデジタル混載回路であってもよい。次に、本発明を適用した実施の形態に係るMEMSレゾネータの製造方法について図面を参照して説明する。図3から図5は、本発明を適用した実施の形態に係るMEMSレゾネータの製造方法ついて説明するための図である。本実施の形態に係るMEMSレゾネータの製造方法は、先ず、図3Aに示すように、第1シリコン層26を形成する。具体的には、基板10に素子分離酸化膜Locos、トレンチなど12を形成後、リリース時のアンカーとなる第1窒化シリコン膜14を形成する。第1窒化シリコン膜14は、ベース窒化膜14図2参照である。その後、第1窒化シリコン膜14に第1シリコン層26を形成する。第1シリコン層26の材質は、Poly-Si及びアモルファスSiなどである。第1シリコン層26の層間は、0.05~100μmである。第1シリコン層26は、ONOキャパシタ部6図2参照の下部電極26である。第1シリコン層26を用いることにより、ONOキャパシタ部6の下部電極26は、形成される。次に、図3Bに示すように、下部層間絶縁膜28Aを形成する。具体的には、第1シリコン層26の表面を酸化することにより、ONOキャパシタ部6のONOキャパシタ層間絶縁膜28図2参照の下部層間絶縁膜28Aを形成する。次に、図3Cに示すように、第2窒化シリコン膜28Bを形成する。具体的には、下部層間絶縁膜28A及びベース窒化膜14の一部に第2窒化シリコン膜28Bを形成する。第2窒化シリコン膜28Bは、中間層間絶縁膜28Bになる。中間層間絶縁膜28Bは、ONOキャパシタ層間絶縁膜28の一層である。次に、図3Dに示すように、上部層間絶縁膜28Cを形成する。具体的には、中間層間絶縁膜28Bの表面を酸化し、上部層間絶縁膜28Cを形成する。上部層間絶縁膜28Cは、ONOキャパシタ層間絶縁膜28の一層である。次に、図4Aに示すように、第2シリコン層52を形成する。具体的には、ベース窒化膜14及び上部層間絶縁膜28Cに第2シリコン層52を形成する。第2シリコン層52の材質は、Poly-Si及びアモルファスSiなどである。第2シリコン層52の層間は、0.05~100μmである。第2シリコン層52は、不純物を導入してもよい。例えば、イオン注入、熱拡散などである。第2シリコン層52は、MEMS構造体部4図2参照の下部構造体16及びONOキャパシタ部6の上部電極30である。第2シリコン層52を用いることにより、MEMS構造体部4の下部構造体16及びONOキャパシタ部6の上部電極30は、同時に形成される。本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を実現している。次に、図4Bに示すように、ゲート酸化膜32を形成する。具体的には、今まで形成されていた酸化膜は一度剥いで新しく酸化しなおす。ゲート酸化膜32を形成することにより、第2シリコン層52の表面も同時に酸化される。第2シリコン層52の表面を酸化することは、MEMS構造体部4の下部構造体16とONOキャパシタ部6の上部電極30との表面を酸化することになる。MEMS構造体部4の下部構造体16の表面の酸化は、MEMS構造体部4のギャップ厚みとなる。酸化工程は、Lv、Hv用などとゲート酸化膜を作り分ける場合、必要に応じて、複数回行ってもよい。その場合、CMOS回路部8の2nd-ゲート酸化とMEMS構造体部4のギャップ酸化、また、CMOS回路部8の2nd以降のゲート酸化とMEMS構造体部4のギャップ酸化が兼用される工程になる。また、EEPROMなどのトンネル酸化膜形成も兼用が可能である。上記シリコン膜のデポだけでなく、リソグラフィー工程も当然兼用である。本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を実現している。次に、図4Cに示すように、第3シリコン層54を形成する。具体的には、CMOS回路部8図2参照のゲート酸化膜32、ONOキャパシタ部6の上部電極30、及びMEMS構造体部4の下部構造体16に第3シリコン層54を形成する。第3シリコン層54の材質は、Poly-Si及びアモルファスSiなどである。第3シリコン層54の層間は、0.05~100μmである。第3シリコン層54は、MEMS構造体部4の上部構造体18及びCMOS回路部8のゲート電極34である。第3シリコン層54を用いることにより、MEMS構造体部4の上部構造体18及びCMOS回路部8のゲート電極34は、同時に形成される。本実施の形態によれば、上記のように、兼用することで工程数増加を防ぎ、同時形成を実現している。次に、図4Dに示すように、サリサイド領域56を形成する。具体的には、サリサイドする領域配線箇所を分けて、酸化膜を除去する。その後、全体にTiを堆積させ、熱処理を行うと、酸化膜が除去された部分がサリサイド化される。この工程は、リリースエッチングに体制のあるシリサイドの場合、第3シリコン層54をデポした後に全面シリサイドしてもよい。サリサイドされていないTiの領域は、RCA洗浄などで除去する。サリサイド領域56の材質は、Ti、W、Mo、Co、Ni、Ta、Pt、及びPdなどである。サリサイド領域56の厚さは、0.01~1μmである。本実施の形態のMEMSレゾネータの製造方法は、それぞれのシリコン層は不純物注入または熱拡散を行ったり、シリサイド化したりして、抵抗を下げてもよい。ただし、MEMS構造体部4はシリサイドの選択が可能リリースで溶けるなどの場合により選択するである。次に、図5Aに示すように、第2フィールド層間膜22を形成する。具体的には、MEMS構造体部4の下部構造体16の上部、ONOキャパシタ部6の上部電極30の上部、及びCMOS回路部8の上部に第2フィールド層間膜22を形成する。薄膜成膜加工法は、LTO、HTO、PSG、BPSG、及びSOGなどを用いる。このため、第2フィールド層間膜22は、概ね平坦に形成される。次に、図5Bに示すように、第1金属配線層40、配線層層間膜46、第2金属配線層44、及びパッシベーション膜48を形成する。具体的には、第2フィールド層間膜22のMEMS構造体部4の下部構造体16の上部、ONOキャパシタ部6の上部電極30の上部、及びCMOS回路部8の拡散層ソース、ドレイン36の上部にコンタクトホール24を形成する。コンタクトホール24の内部にプラグ38を形成する。サリサイド領域の表面上には、プラグ38が形成される。第2フィールド層間膜22の表面上にプラグ38に接続される第1金属配線層40を形成する。第1金属配線層40の上部にヴィアホール42を介して第1金属配線層40に接続される第2金属配線層44を形成する。第1金属配線層40と第2金属配線層44とは、配線層層間膜46によって互いに絶縁されるように形成する。本実施の形態の半導体装置の製造に当たっては、要所でCMPChemicalMechanicalPolishingを用いている。このため、第1金属配線層40と第2金属配線層44とは、概ね平坦に形成される。配線層は、複数層形成してもよい。第2金属配線層44の表面上にパッシベーション膜48を形成する。次に、図2に示すように、リリースエッチングを行う。具体的には、MEMS構造体部以外は、レジスト、ポリイミドなどの耐性有機膜で保護し、リリースエッチングを行う。本実施の形態によれば、MEMS構造体をシリコン基板表面にトランジスタ等の半導体デバイスと同時に作成するプロセスにおいて、MEMS構造体部4とONOキャパシタ部6とCMOS回路部8とを同時形成的に作成することができる。また、MEMS構造体部4やCMOS回路部8のゲート電極34、ONOキャパシタ部6の電極26,30は全てシリコンの堆積層で構成されている。さらに、MEMS構造体部4とONOキャパシタ部6とCMOS回路部8との電極形成や層間絶縁膜の形成をそれぞれの工程で兼用しながら、工程数を大幅に増やすことなく、効率的に作成するフローが実現できる。これにより、3つのデバイスが、それぞれ不具合が出ることなく、1チップ上に作成できる。また、MEMS構造体部4-CMOS回路部8のチップ上にONOキャパシタ部6が搭載できることにより、CMOS回路部8の設計バリエーションが広がり検出、増幅、演算、AD変換など様々、製品の利便性が向上する。本実施の形態によれば、MEMS構造体部とCMOS回路部とONOキャパシタ部とを1チップ化できる。これにより、プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にする。本実施の形態は、シリコン材料を使ったMEMS構造体でMEMS構造体部と半導体デバイスCMOS、ONOキャパシタを1チップ化したい製品に活用できる。MEMS構造体部の適用分野は、センサ類、RF関係、スイッチ、映像関係などに活用できる。"