"オペアンプと、第1のキャパシタと、スイッチと、第2のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの1つの入力トランジスタがCMOSイメージセンサ画素セルの読み出しトランジスタであることを特徴とするCMOSイメージセンサ画素読み出し回路構造。前記CMOSイメージセンサ画素セルの読み出しトランジスタは、もう1つの入力トランジスタと前記オペアンプの入力差動対トランジスタを構成することを特徴とする請求項1に記載のCMOSイメージセンサ画素読み出し回路構造。前記CMOSイメージセンサ画素セルの読み出しトランジスタのゲートは、オペアンプの正入力端子であり、前記もう1つの入力トランジスタのゲートは、オペアンプの負入力端子であることを特徴とする請求項2に記載のCMOSイメージセンサ画素読み出し回路構造。前記スイッチの制御端子は、phi信号と接続し、前記スイッチのその他の両端は、それぞれ前記オペアンプの出力端子および負入力端子に接続し、前記第1のキャパシタの両端はそれぞれオペアンプの出力端子および負入力端子に接続し、前記第2のキャパシタの両端は、それぞれオペアンプの負入力端子および固定レベルノードに接続することを特徴とする請求項3に記載のCMOSイメージセンサ画素読み出し回路構造。前記第1のキャパシタおよび第2のキャパシタは、それぞれ可変キャパシタであることを特徴とする請求項4に記載のCMOSイメージセンサ画素読み出し回路構造。前記オペアンプは、一段オペアンプまたは多段オペアンプであることを特徴とする請求項1~5のいずれか一項に記載のCMOSイメージセンサ画素読み出し回路構造。読み出し回路の動作モードは、デジタル回路によって制御し、該読み出し回路の動作モードは、ゲインが1である動作モードおよび/またはゲインが1を超えるゲイン可変の動作モードを含むことを特徴とする請求項6に記載のCMOSイメージセンサ画素読み出し回路構造。画素構造に請求項1~5のいずれか1項に記載のCMOSイメージセンサ画素読み出し回路構造が接続されていることを特徴とするCMOSイメージセンサ画素構造。画素構造に請求項6に記載のCMOSイメージセンサ画素読み出し回路構造が接続されていることを特徴とするCMOSイメージセンサ画素構造。画素構造に請求項7に記載のCMOSイメージセンサ画素読み出し回路構造が接続されていることを特徴とするCMOSイメージセンサ画素構造。本発明の目的は、高感度、高SN比およびダイナミックレンジで、転送中に画質に影響を及ぼさず、ゲインを調節可能なCMOSイメージセンサ画素読み出し回路構造および画素構造を提供することである。本発明の目的は、次の技術手法により実現される。本発明のCMOSイメージセンサ画素読み出し回路構造は、オペアンプと、第1のキャパシタと、スイッチと、第2のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの1つの入力トランジスタがCMOSイメージセンサ画素セルの読み出しトランジスタである。本発明のCMOSイメージセンサ画素構造は、前記画素構造に前記CMOSイメージセンサ画素読み出し回路構造が接続されている。上述した本発明で提供する技術手法から分かるように、本発明の実施例で提供するCMOSイメージセンサ画素読み出し回路構造および画素構造は、オペアンプと、第1のキャパシタと、スイッチと、第2のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの1つの入力トランジスタがCMOSイメージセンサ画素セルの読み出しトランジスタであるため、感度、SN比およびダイナミックレンジを高めることができ、転送中に画質に影響を及ぼさず、ゲイン調製を実現することができる。図面の簡単な説明本発明の実施例の技術手法を明晰に説明するため、次に実施例の記述において用いる必要のある図面を簡単に紹介する。明らかなことではあるが、以下の記述における図面は、本発明のいくつかの実施例でしかなく、当業者は、創造的労働なしに、これらの図面に基づき、さらに他の図面を得ることができる。次に本発明の実施例における図面と合わせ、本発明の実施例における技術手法について、明晰かつ完全に記述するが、当然のことながら、記述される実施例は、本発明の実施例の一部でしかなく、すべての実施例ではない。本発明の実施例に基づき、当業者の創造的労働なしに得られたその他すべての実施例は、いずれも本発明の保護範囲に属す。本発明のCMOSイメージセンサ画素読み出し回路構造の好ましい具体的な実施形態は、オペアンプと、第1のキャパシタと、スイッチと、第2のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの1つの入力トランジスタがCMOSイメージセンサ画素セルの読み出しトランジスタである。前記CMOSイメージセンサ画素セルの読み出しトランジスタは、もう1つの入力トランジスタと、前記オペアンプの入力差動対トランジスタを構成する。前記CMOSイメージセンサ画素セルの読み出しトランジスタのゲートは、オペアンプの正入力端子であり、前記もう1つの入力トランジスタのゲートは、オペアンプの負入力端子である。前記スイッチの制御端子は、phi信号と接続し、前記スイッチのその他の両端は、それぞれ前記オペアンプの出力端子および負入力端子に接続する。前記第1のキャパシタの両端は、それぞれオペアンプの出力端子および負入力端子に接続する。前記第2のキャパシタの両端は、それぞれオペアンプの負入力端子および固定レベルノードに接続する。前記第1のキャパシタおよび第2のキャパシタは、それぞれ可変キャパシタである。前記オペアンプは、一段オペアンプまたは多段オペアンプである。この読み出し回路の動作モードは、デジタル回路によって制御し、この読み出し回路の動作モードは、ゲインが1である動作モードおよび/またはゲインが1を超えるゲイン可変の動作モードを含む。本発明のCMOSイメージセンサ画素構造の好ましい具体的な実施形態では、この画素構造に、上述したCMOSイメージセンサ画素読み出し回路構造が接続されている。本発明のCMOSイメージセンサ画素読み出し回路は、感度、SN比およびダイナミックレンジを向上させることができ、転送中に画質に影響を及ぼさず、ゲインは調節可能である。次に、具体的な実施例と図面とを合わせ、本願について詳細に説明する。具体的な実施例1図2に示すように、画素セル215は典型的な4T画素構造であり、フォトダイオード201、転送トランジスタ202、リセットトランジスタ203,読み出しトランジスタ205、行選択トランジスタ204からなる。フォトダイオード201のカソードは転送トランジスタ202のソースに接続され、転送トランジスタのゲートはTXにより制御され、転送トランジスタのドレインはFDノード214に接続される。リセットトランジスタ203のソースはFDノード214に接続され、リセットトランジスタ203のドレインはノードReset_vddに接続される。読み出しトランジスタ205のゲートはFDノード214に接続され、読み出しトランジスタ205のドレインはMOSトランジスタ206のゲートおよびドレインに接続され、読み出しトランジスタ205のソースは行選択トランジスタ204のドレインに接続される。行選択トランジスタ204のゲートは行選択信号により制御され、行選択トランジスタ204のソースはMOSMetalOxideSemiconductorトランジスタ208のドレインおよび電流源207に接続される。電流源207の他端はグランドに接続される。MOSトランジスタ208のゲートは読み出しイネーブル信号ENにより制御され、MOSトランジスタ208のドレインはMOSトランジスタ211のソースに接続される。MOSトランジスタ211のゲートはノードIN-に接続される。MOSトランジスタ211のドレインはノードOUTに接続される。スイッチの制御端子はphi信号に接続され、その他の両端はそれぞれノードOUTおよびノードIN-に接続される。可変キャパシタ212静電容量はCap1で示すの両端は、それぞれノードOUTおよびノードIN-に接続される。可変キャパシタ213静電容量はCap2で示すの両端は、それぞれノードIN-および固定レベルノードに接続される。MOSトランジスタ206のゲートおよびドレインは一緒に接続されるとともに、MOSトランジスタ205のドレインおよびMOSトランジスタ210のゲートに接続される。MOSトランジスタ206のソースおよびMOSトランジスタ210のソースは、いずれもノードVDDに接続される。キャパシタ212およびキャパシタ213の静電容量は可変である。MOSトランジスタ204、205、206、208、209、210および電流源207は、差動入力シングルエンド出力のオペアンプを構成し、そのうちMOSトランジスタ211および画素セル読み出しトランジスタ205は一緒に差動オペアンプの入力差動対トランジスタを構成する。このオペアンプは、第1のキャパシタ212、スイッチ211、第2のキャパシタ213とともに画素セルの読み出し回路を構成し、この読み出し回路のゲインは可変であり、可変ゲインアンプをなす。ノードOUTは、読み出し回路の信号出力端子である。スイッチ211の異なる動作方式の制御の下で、この読み出し回路は、ゲインが1である動作モードと、ゲインが1Cap2/Cap1である読み出しモードの2つの動作モードを有する。キャパシタ212およびキャパシタ213は可変であるため、この動作モードでは、ゲインが1を超える可変ゲインを実現でき、以下、このモードを増幅動作モードという。ゲインが1である動作モード:図2に示す読み出し回路は、ゲインが1である動作モードで動作するときに、phiの制御の下で、スイッチ211はずっと閉じたままであり、その他の制御信号の波形は図3に示すとおりである。リセット信号Resetの電位は、低から高に変わり、画素215におけるリセットトランジスタ203のオンを制御し、画素215におけるFD点の電位を高電位とする。TX信号の電位は、低から高に変わり、画素215における転送トランジスタ202のオンを制御し、画素215におけるフォトダイオード201が完全に空乏化され、フォトダイオードのリセットが完了する。光子はフォトダイオードに吸収され、光電子を生成し、フォトダイオードが光電子を収集し、露光を開始する。露光が完了し、画素215が画素信号読み出し周期に入る。リセット信号Resetが再び低レベルから高レベルに変わり、FDがリセットされる。行選択信号Rowselectおよび読み出しイネーブル信号ENが低レベルから高レベルに変わる。FDのリセットが完了し、リセット信号が高レベルから低レベルに変わり、ノードFDレベルが安定した後、読み出し回路の出力端子OUTからノードFDリセット後の電圧Vrstが出力される。このときの出力端子OUTの出力電圧は、Vout1=VrstVoffsetであり、Voffsetは読み出し回路のオフセット電圧である。ノードFDリセット後の信号を読み出し後に、TX信号は低レベルから高レベルに変わり、転送トランジスタ202のオンを制御する。フォトダイオード201に累積された光電子がFD点に移り、光電子の移動が完了した後、TX信号が高レベルから低レベルに変わる。FD点のレベルが安定した後、読み出し回路の出力端子OUTから光電子がノードFDに移動した後の電圧Vsigが出力される。このときの出力端子OUTの出力電圧は、Vout2=VsigVoffsetであり、Voffsetは読み出し回路のオフセット電圧である。最終画素215出力信号は、Vout1-Vout2=Vrst-Vsigであり、画素215信号の1倍のゲイン読み出しを実現する。増幅動作モード:図2に示す読み出し回路が増幅動作モードで動作するときの制御信号の波形は、図4に示すとおりである。リセット信号Resetの電位は、低から高に変わり、画素215におけるリセットトランジスタ203のオンを制御し、画素215におけるFD点の電位を高電位とする。TX信号の電位は、低から高に変わり、画素215における転送トランジスタ202のオンを制御し、画素215におけるフォトダイオード201が完全に空乏化され、フォトダイオードのリセットが完了する。光子はフォトダイオードに吸収され、光電子を生成し、フォトダイオードが光電子を収集し、露光を開始する。露光が完了し、画素215が画素信号読み出し周期に入る。リセット信号Resetが再び低レベルから高レベルに変わり、FDがリセットされる。行選択信号Rowselectおよび読み出しイネーブル信号ENが低レベルから高レベルに変わる。FDのリセットが完了し、リセット信号が高レベルから低レベルに変わった後、信号phiが高レベルから低レベルに変わり、スイッチ211がオフになる。ノードFD電圧信号が安定した後、読み出し回路の出力端子OUTからノードFDリセット後の電圧Vrstが出力される。このときの出力端子OUTの出力電圧は、Vout1=VrstVoffsetであり、Voffsetは読み出し回路のオフセット電圧である。ノードFDリセット後の信号読み出し後に、TX信号は低レベルから高レベルに変わり、転送トランジスタ202のオンを制御する。フォトダイオード201に累積された光電子がFD点に移り、光電子の移動が完了した後、TX信号が高レベルから低レベルに変わる。FD点のレベルが安定した後、読み出し回路の出力端子OUTから光電子がノードFDに移動した後の電圧Vsigが出力される。このときの出力端子OUTの出力電圧は、Vout2=1Cap2/Cap1×Vsig-Cap2/Cap1×VrstVoffsetであり、Voffsetは読み出し回路のオフセット電圧である。最終画素215出力信号は、Vout1-Vout2=1Cap2/Cap1×Vrst-Vsigであり、画素215信号1Cap2/Cap1倍のゲイン読み出しを実現する。キャパシタ212、213の静電容量Cap1、Cap2は調節可能であるため、画素215の読み出し信号のゲインは可変である。画素信号読み出し後に、phiが高レベルに変わり、スイッチ211が閉じる。複数の画素セルが画素アレイの列を構成するときの読み出し回路接続方式は、図5に示すとおりである。画素514、515、516のうちの読み出しトランジスタのドレインを同じノードに接続し、MOSトランジスタ506のドレインおよびゲートと接続する。画素514、515、516のうちの行選択トランジスタのソースを同じノードに接続し、MOSトランジスタ509のソースおよび電流源507と接続する。図5では、3つの画素セルを列としたときの読み出し回路接続方式を例としたが、実際には、1つ以上の画素セルにより列を構成することができる。具体的な実施例2前記CMOSイメージセンサ画素読み出し回路構造を有する画素の構造は、図2に示す画素215の構造に限られるものではなく、画素が読み出しトランジスタを有するものであれば、本発明における構造を採用することができる。図6に示す画素614は、図2に示す画素215に比べ、行選択トランジスタが減っている。画素614の読み出しトランジスタ605のソースは、MOSトランジスタ608のドレイン、MOSトランジスタ609のソースに直接接続されている。MOSトランジスタ608のゲートは、イネーブル信号ENにより制御され、MOSトランジスタ608のソースは電流源607と接続される。図7に示すものは、読み出し回路がゲインが1である動作モードで動作するときの制御信号波形図であり、このときにphiはずっと高レベルであり、スイッチ611はずっと閉じている。図8に示すものは、読み出し回路が増幅動作モードで動作するときの制御信号波形図である。具体的な実施例3図9に示す前記CMOSイメージセンサ画素読み出し回路構造を有する画素714は、図2に示す画素215に比べ、転送トランジスタが減っている。図10に示すものは、前記CMOSイメージセンサ読み出し回路がゲインが1である動作モードで動作するときの制御信号波形図であり、このときにphiはずっと高レベルであり、スイッチ711はずっと閉じている。図11に示すものは、読み出し回路が増幅動作モードで動作するときの制御信号波形図である。具体的な実施例4本発明の読み出し回路におけるオペアンプの構造は、図2に示す構造に限るものではない。画素セルの読み出しトランジスタをオペアンプの1つの入力トランジスタとし、オペアンプがスイッチ、キャパシタと接続して図2に示す構造をなすものであれば、いずれも本発明の範疇に属す。図12に示すように、画素810のフォトダイオードは転送トランジスタ802のソースに接続され、転送トランジスタのゲートはTX信号により制御され、転送トランジスタのドレインはFDノードに接続される。画素810のリセットトランジスタのゲートはリセット信号Resetにより制御され、ドレインはReset_vddに接続され、ソースはFDノードに接続される。オペアンプの正入力端子IN画素810の読み出しトランジスタ804のゲートはFDノードに接続される。画素810の読み出しトランジスタ804はオペアンプの1つの入力トランジスタをなす。オペアンプの負入力端子IN-はキャパシタ808、キャパシタ809およびスイッチ806の一端に接続される。キャパシタ808の他端は固定レベルに接続される。キャパシタ809およびスイッチ806の他端は一緒にオペアンプの出力端子Oに接続され、読み出し回路の出力端子OUTを形成する。1つのオペアンプの構造には、多種の形式一段オペアンプ、多段オペアンプ、gain-boostオペアンプなどがある。図13に示す回路は、もう1種のオペアンプ形式を本発明の読み出し回路構造に応用したものである。上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。そのため、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。"