基板と、前記基板内に設けられ、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第1の導電型である不純物領域部と、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層と、前記第2不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第1の導電型である第3不純物層と、前記第3不純物層を覆うように前記第3不純物層上に形成されたゲート電極とを備える固体撮像装置。前記光電変換部及び前記不純物領域部間を導通状態する際に前記ゲート電極に印加する電圧を第1電圧とし、前記光電変換部及び前記不純物領域部間を非導通状態する際に前記ゲート電極に印加する電圧を第2電圧とした場合、前記光電変換部の光電変換期間中に、前記ゲート電極に前記第1電圧より小さく、かつ、前記第2電圧より大きい第3電圧が印加される請求項1に記載の固体撮像装置。前記ゲート電極の仕事関数が、4.6eV以下である請求項1に記載の固体撮像装置。さらに、前記光電変換部で生成された前記信号電荷を電圧に変換する浮遊拡散領域部と、前記光電変換部で生成された前記信号電荷を前記浮遊拡散領域部に転送する転送トランジスタとを備え、前記不純物領域部が、前記浮遊拡散領域部であり、前記ゲート電極が、前記転送トランジスタの転送ゲートである請求項2に記載の固体撮像装置。前記ゲート電極が、前記基板の厚さ方向に沿って延在した縦型ゲート電極部を有し、前記縦型ゲート電極部が、前記光電変換部及び前記不純物領域部間の一部の領域に形成される請求項4に記載の固体撮像装置。さらに、前記光電変換部、前記第2不純物層、前記第3不純物層、及び、ゲート電極を含む画素を複数備え、前記不純物領域部が、互いに隣り合う画素間の分離領域に形成され、該互いに隣り合う画素間で共有される請求項2に記載の固体撮像装置。前記光電変換部が、前記基板の他方の表面側から受光する請求項1に記載の固体撮像装置。前記第1の導電型がN型であり、前記第2の導電型がP型である請求項1に記載の固体撮像装置。基板と、前記基板内に設けられ、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第1の導電型である不純物領域部と、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層と、前記第2不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第1の導電型である第3不純物層と、前記第3不純物層を覆うように前記第3不純物層上に形成されたゲート電極とを有する固体撮像装置と、前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える電子機器。キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成するステップと、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層を、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成するステップと、キャリア極性が前記第1の導電型である第3不純物層を、前記第2不純物層上に接して形成するステップと、ゲート電極を、前記第3不純物層を覆うように前記第3不純物層上に形成するステップと、キャリア極性が前記第1の導電型である不純物領域部を、前記第3不純物層と接続されるように前記基板内に形成するステップとを含む固体撮像装置の製造方法。上述のように、従来、固体撮像装置において、フォトダイオードの余剰電子を画素の外部に排出する技術が種々提案されている。しかしながら、この技術分野では、フォトダイオードの余剰電子余剰電荷をより確実に排出して、例えばブルーミングや混色などの発生をより一層抑制するための技術の開発が望まれている。本開示は、上記状況に鑑みなされたものであり、本開示の目的は、例えばブルーミングや混色などの発生をさらに抑制することのできる固体撮像装置、それを備える電子機器、及び、固体撮像装置の製造方法を提供することである。上記課題を解決するために、本開示の固体撮像装置は、基板と、光電変換部と、不純物領域部と、第2不純物層と、第3不純物層と、ゲート電極とを備える構成とし、各部の構成及び機能を次のようにする。光電変換部は、基板内に設けられ、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する。不純物領域部は、基板内に設けられ、キャリア極性が第1の導電型である。第2不純物層は、第1不純物層の基板の一方の表面側の表面上に接して形成され、キャリア極性が第1の導電型とは逆の第2の導電型である。第3不純物層は、第2不純物層上に接して形成され、不純物領域部に接続され、かつ、キャリア極性が第1の導電型である。そして、ゲート電極は、第3不純物層を覆うように第3不純物層上に形成される。また、本開示の電子機器は、上記本開示の固体撮像装置と、固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える構成とする。さらに、本開示の固体撮像装置の製造方法は、次の手順で行う。まず、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成する。次いで、キャリア極性が第1の導電型とは逆の第2の導電型である第2不純物層を、第1不純物層の基板の一方の表面側の表面上に接して形成する。次いで、キャリア極性が第1の導電型である第3不純物層を、第2不純物層上に接して形成する。次いで、ゲート電極を、第3不純物層を覆うように第3不純物層上に形成する。そして、キャリア極性が第1の導電型である不純物領域部を、第3不純物層と接続されるように基板内に形成する。上述のように、本開示の固体撮像装置では、キャリア極性が第1の導電型である第1不純物層を含む光電変換部上に、キャリア極性が第2の導電型である第2不純物層、及び、キャリア極性が第1の導電型である第3不純物層をこの順で形成する。さらに、本開示の固体撮像装置では、第3不純物層を不純物領域部と接続し、かつ、第3不純物層を覆うようにゲート電極を形成する。このような構成の固体撮像装置では、光電変換部から第2不純物層を介して第3不純物層に向かう方向基板の厚さ方向に、光電変換期間中に光電変換部で溢れた余剰電荷のオーバーフロー経路を形成することができる。そして、第3不純物層に流れ込む余剰電荷は、第3不純物層に接続された不純物領域部に排出される。上述のように、本開示の固体撮像装置では、光電変換中に光電変換部で溢れた余剰電荷を、第2不純物層、第3不純物層、及び、不純物領域部を介して画素の外部に確実に排出することができる。それゆえ、本開示によれば、例えばブルーミングや混色などの発生をより一層抑制することができる。以下に、本開示の実施形態に係る固体撮像装置の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。1.第1の実施形態:基本構成例2.第2の実施形態:転送ゲートの仕事関数を調整する構成例3.第3の実施形態:転送ゲートを縦型の転送ゲートで構成する例4.第4の実施形態:オーバーフロードレインを別途設ける構成例5.各種変形例<1.第1の実施形態>[固体撮像装置の全体構成]本開示の第1の実施形態に係る固体撮像装置の単位画素の内部構成を説明する前に、固体撮像装置の全体構成について、図面を参照しながら具体的に説明する。1固体撮像装置の構成図1に、第1の実施形態に係る固体撮像装置の概略ブロック構成を示す。なお、本実施形態では、固体撮像装置として、裏面照射型のCMOSイメージセンサを例に挙げ説明する。CMOSイメージセンサ100は、画素アレイ部101と、垂直駆動部102と、カラム処理部103と、水平駆動部104と、システム制御部105とを備える。なお、画素アレイ部101、垂直駆動部102、カラム処理部103、水平駆動部104、及び、システム制御部105は、図1には示さない一枚の半導体基板チップ上に形成される。さらに、CMOSイメージセンサ100は、信号処理部108、及び、データ格納部109を備える。なお、信号処理部108、及び、データ格納部109は、CMOSイメージセンサ100とは別の基板に設けられた、例えばDSPやソフトウェアにより処理を行う外部信号処理部で構成されてもよい。また、信号処理部108、及び、データ格納部109を、例えば画素アレイ部101等が形成される半導体基板と同じ半導体基板上に搭載してもよい。画素アレイ部101は、行列状に2次元配置された複数の単位画素以下、単に画素というを備える。なお、各画素には、入射光量に対応した電荷量の光電荷以下、単に電荷というを発生して内部に蓄積する光電変換素子本実施形態ではフォトダイオードが設けられる。画素アレイ部101は、さらに、行列状に2次元配置された複数の画素の行毎に、行方向図1では左右方向に沿って形成された画素駆動線106と、列毎に、列方向図1では上下方向に沿って形成された垂直信号線107とを備える。なお、各画素駆動線106は対応する行の画素に接続され、各垂直信号線107は対応する列の画素に接続される。また、画素駆動線106の一端は、該画素駆動線106に対応する垂直駆動部102の行の出力端に接続され、垂直信号線107の一端は、該垂直信号線107に対応するカラム処理部103の列の入力端に接続される。なお、図1では、説明を簡略化するため、行毎の画素駆動線106を1本の信号線で示すが、後述のように、通常、画素を構成する各種トランジスタをそれぞれ駆動する複数の信号線が行毎に設けられる。垂直駆動部102は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、画素アレイ部101の各画素に各種駆動信号を出力して、各画素を駆動する。この際、垂直駆動部102は、例えば、全画素同時に、又は、行単位で画素を駆動する。なお、図1では、説明を簡略化するため、垂直駆動部102の具体的な構成の図示を省略するが、垂直駆動部102は、一般に、読出し走査系、及び、掃出し走査系の2つの走査系を有する。読出し走査系は、画素から信号を読み出す際に、行単位で、画素アレイ部101の画素を順次、選択走査する。なお、垂直駆動部102の読出し走査系により選択走査された行の各画素から出力される画素信号は、対応する垂直信号線107を介してカラム処理部103に供給される。掃出し走査系は、画素中の光電変換素子に蓄積された電荷の掃出し走査を行う。この掃出し操作は、読出し走査系により読出し走査が行われる行読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して行う。この掃出し走査系の掃出し走査により、読出し行の画素の光電変換素子から不要な電荷が掃き出されるリセットされる。すなわち、掃出し走査系における不要電荷の掃出し動作リセット動作により、いわゆる電子シャッタ動作が行われる。なお、ここでいう、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する電荷の蓄積を開始する動作のことである。読出し走査系の動作読み出し動作により読み出される信号は、その直前の読出し動作、又は、電子シャッタ動作以降に画素アレイ部101に照射された光量に対応する信号である。そして、直前の読出し動作における読出しタイミング、又は、電子シャッタ動作における掃出しタイミングから、今回の読出し動作における読出しタイミングまでの期間が、画素における電荷の蓄積時間露光時間となる。カラム処理部103は、画素アレイ部101の画素列毎に、選択行の各画素から垂直信号線107を介して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、カラム処理部103は、信号処理として少なくとも、例えばCDSパネル等のパネルを備える表示装置で構成され、CMOSイメージセンサ100で撮像された動画又は静止画を表示する。記録部115は、CMOSイメージセンサ100で撮像された動画又は静止画を、例えば、ビデオテープ、DVD等の記録媒体に記録する。操作部116は、ユーザの所定操作に基づいて、撮像装置110が有する各種機能を動作させるための操作指令信号を出力する。電源部117は、DSP回路112、フレームメモリ113、表示部114、記録部115、及び、操作部116の動作電源となる各種電源を、それぞれ対応する各部に適宜供給する。なお、図12に示す撮像装置110において、CMOSイメージセンサ100は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。<2.第2の実施形態>上記第1の実施形態では、フォトダイオード11の電子蓄積期間中に、転送ゲート3に印加するゲート電圧VTGを調整することにより、余剰電子のオーバーフロー経路を画素10内に形成する例を説明した。第2の実施形態では、別の手法により、余剰電子のオーバーフロー経路を画素内に形成する構成例を説明する。図13に、本実施形態のCMOSイメージセンサにおける画素の内部構成を示す。図13は、フォトダイオード付近の概略構成断面図である。なお、図13では、説明を簡略化するため、フォトダイオード11の余剰電子の排出動作オーバーフロー動作に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のCMOSイメージセンサと同様の構成にすることができる。また、図13に示す本実施形態のCMOSイメージセンサ200において、図3に示す第1の実施形態のCMOSイメージセンサ100の構成と同様の構成には、同じ符号を付して示す。本実施形態のCMOSイメージセンサ200は、半導体基板1と、半導体基板1の基板表面1aの所定領域に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成された転送トランジスタ12の転送ゲート203TGとを備える。なお、フォトダイオード11周辺の各種回路各種トランジスタ、及び、CMOSイメージセンサ200の全体構成は、上記第1の実施形態図1及び2参照と同様の構成である。また、本実施形態では、半導体基板1及びゲート絶縁膜2は、上記第1の実施形態のそれらと同様の構成とする。すなわち、本実施形態のCMOSイメージセンサ200においても、半導体基板1のPウエル4中に形成されたフォトダイオード11のN層5上に接して、低不純物濃度のP層6を設ける。さらに、本実施形態においても、P層6上に接して、余剰電子の排出先となる低不純物濃度の表面N層7を形成する。ただし、この際、表面N層7は、上記第1の実施形態と同様に、半導体基板1の基板表面1aに露出するように形成され、かつ、浮遊拡散領域16FDに接続される。そして、ゲート絶縁膜2は、表面N層7を覆うように、基板表面1a上に形成される。転送ゲート203は、上記第1の実施形態と同様に、ゲート絶縁膜2上に接して形成される。ただし、本実施形態では、転送ゲート203を、半導体基板1N型のSi基板の仕事関数より小さな仕事関数を有する導電性材料で形成する。具体的には、仕事関数が4.6eV以下、より好ましくは4.3eV以下である導電性材料で、転送ゲート203を形成する。上述のような仕事関数を有する導電性材料としては、例えば、Ti、V、Ni、Zr、Ni、Mo、Ru、Hf、Ta、W、Pt等の金属、これらの金属を含む合金、又は、これらの金属の化合物を用いることができる。これらの導電性材料の中でも、本実施形態では、特に、Hf、Ta等の金属、これらを含む合金、又は、これらの金属の化合物を用いることが好ましい。なお、例えば、HfSiハフニウムシリケートの仕事関数は、約4.1~4.3eV程度である。上述した構成の転送ゲート203にグランド電圧0Vを印加すると、転送ゲート203の仕事関数と半導体基板1のそれとの関係から、電子に対する表面N層7のポテンシャル障壁をP層6のオーバーフロー障壁より低くすることができる。すなわち、本実施形態において転送ゲート203にグランド電圧を印加した場合には、例えば、上記第1の実施形態において転送ゲート3に正のバイアス電圧VMを印加した場合の状態と同等の状態を得ることができる。この場合、フォトダイオード11の余剰電子は、上記第1の実施形態と同様に、フォトダイオード11のN層5から、P層6オーバーフロー障壁を越えて、表面N層7に排出される。それゆえ、本実施形態では、転送ゲート203の形成材料仕事関数を適宜選択することにより、転送ゲート203に別途、正のバイアス電圧VMを印加することなく、フォトダイオード11の余剰電子を排出することができる。なお、本実施形態では、フォトダイオード11の信号電荷の完全転送時には、上記第1の実施形態と同様に、転送ゲート203に例えば電源電圧Vdd等のハイレベル電圧VHを印加して、P層6のオーバーフロー障壁を消失させる。上述のように、本実施形態のCMOSイメージセンサ200では、転送ゲート3の形成材料の仕事関数を適宜設定することにより、フォトダイオード11の余剰電子のオーバーフロー動作を制御することができる。また、オーバーフロー動作の際、フォトダイオード11の余剰電子のオーバーフロー経路は、上記第1の実施形態と同様に、半導体基板1の厚さ方向に形成される。それゆえ、本実施形態のCMOSイメージセンサ200においても、上記第1の実施形態と同様の効果が得られる。<3.第3の実施形態>第3の実施形態では、上記第1の実施形態のCMOSイメージセンサ100において、転送ゲートの構造を変えた構成例を説明する。図14~16に、本実施形態のCMOSイメージセンサの画素の内部構成を示す。なお、図14は、フォトダイオード、転送トランジスタ及び浮遊拡散領域間の配置関係を示す概略平面図である。また、図15及び16は、それぞれ、図14中のB-B断面及びC-C断面を示す図であり、ともに、フォトダイオード付近の概略構成断面図である。なお、図14~16では、説明を簡略化するため、フォトダイオードの余剰電子の排出動作に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のCMOSイメージセンサと同様の構成にすることができる。また、図14~16に示す本実施形態のCMOSイメージセンサ300において、図3及び4に示す第1の実施形態のCMOSイメージセンサ100の構成と同様の構成には、同じ符号を付して示す。本実施形態のCMOSイメージセンサ300は、半導体基板301と、半導体基板301の基板表面301aの所定領域に形成されたゲート絶縁膜302と、ゲート絶縁膜302上に形成された転送トランジスタ12の転送ゲート303TGとを備える。なお、フォトダイオード11周辺の各種回路各種トランジスタ、及び、CMOSイメージセンサ300の全体構成は、上記第1の実施形態図1及び2参照と同様の構成である。半導体基板301は、例えばN型のSi基板で構成され、Pウエル4と、Pウエル4内に埋め込むようにして形成されたN層5、P層6、表面N層7及び浮遊拡散領域16とを有する。なお、Pウエル4、N層5、P層6、表面N層7、及び、浮遊拡散領域16の構成例えば、不純物濃度、厚さ等は、上記第1の実施形態の対応するそれらと同様に構成することができる。また、本実施形態の半導体基板301では、図15に示すように、フォトダイオード11及び浮遊拡散領域16間の表面N層7の一部の領域に、基板表面301aから所定の深さ位置まで、半導体基板301の厚さ方向に延在した縦孔301cが形成される。なお、図15に示す例では、縦孔301cは、N層5の底部付近基板裏面301b側の面付近まで延在して形成される。ゲート絶縁膜302は、表面N層7の表面上、及び、縦孔301cを画成する半導体基板301の壁面上に形成される。なお、ゲート絶縁膜302は、上記第1の実施形態と同様に、例えばSiO2膜等の絶縁膜で構成される。転送ゲート303は、ゲート絶縁膜302上に接して形成され、基板表面301a上に形成された上面ゲート電極部303aと、縦孔301c内に埋め込まれた柱状の縦型ゲート電極部303bとで構成される。また、転送ゲート303は、上記第1の実施形態と同様に、任意の導電性材料で形成することができ、例えば、不純物がドープされたポリシリコン等の材料で形成することができる。なお、本実施形態では、図14~16に示すように、縦型ゲート電極部303bの周囲は、表面N層7及びPウエル4で覆われた構成を示すが、本開示はこれに限定されない。例えば、縦型ゲート電極部303bの周囲を、表面N層7で覆うような構成にしてもよい。本実施形態のCMOSイメージセンサ300では、上記第1の実施形態と同様に、フォトダイオード11の電子蓄積期間光電変換期間中に転送ゲート303に印加するゲート電圧VTGを適宜調整して、オーバーフロー動作を行う。具体的には、フォトダイオード11の電子蓄積期間中、転送ゲート303には、P層6のオーバーフロー障壁を消失させるハイレベル電圧VHと、オーバーフロー障壁を非導通状態とするローレベル電圧VLとの間の正のバイアス電圧VMを印加する。より具体的には、例えば、フォトダイオード11の電子蓄積期間光電変換期間中に、0<VM<Vddの範囲内のバイアス電圧VMを転送ゲート303に印加する。この場合、フォトダイオード11の上部は、上面ゲート電極部303aで覆われているので、電子に対する表面N層7のポテンシャル障壁がP層6のオーバーフロー障壁より低くなる。この結果、フォトダイオード11の電子蓄積期間光電変換期間中には、フォトダイオード11の余剰電子が、P層6及び表面N層7を介して浮遊拡散領域16に排出される。上述のように、本実施形態のCMOSイメージセンサ300においても、上記第1の実施形態と同様にして、光電変換期間中に、フォトダイオード11の余剰電子を画素の外部に排出することができる。また、この際、フォトダイオード11の余剰電子のオーバーフロー経路は、上記第1の実施形態と同様に、半導体基板301の厚さ方向に形成される。それゆえ、本実施形態のCMOSイメージセンサ300のように、転送ゲート303を縦型の転送ゲートで構成した場合においても、上記第1の実施形態と同様の効果が得られる。また、本実施形態では、転送ゲート303に縦型ゲート電極部303bを設けているので、フォトダイオード11内の信号電荷を浮遊拡散領域16に完全転送する際には、縦型ゲート電極部303bの延在方向に沿って転送チャネルが形成される。すなわち、本実施形態では、フォトダイオード11内の信号電荷を浮遊拡散領域16に完全転送する際には、信号電荷を、半導体基板1の厚さ方向に沿って転送することができる。それゆえ、本実施形態では、画素の微細化が図られた場合でも、フォトダイオード11の飽和電荷量や感度の向上を図ることができ、かつ、信号電荷の転送効率を向上させることができる。<4.第4の実施形態>上記第1~第3の実施形態では、フォトダイオードの余剰電子を浮遊拡散領域に排出する例を説明したが、本開示はこれに限定されず、余剰電子の排出領域を浮遊拡散領域とは別の領域に設けてもよい。第4の実施形態では、その一構成例を説明する。図17及び18に、本実施形態のCMOSイメージセンサのフォトダイオード付近の概略構成を示す。図17は、フォトダイオード付近の概略構成断面図であり、図18は、フォトダイオード及びオーバーフロードレイン間の配置関係を示す概略平面図である。ただし、図17は、図18中のD-D断面に対応する。なお、図17及び18では、説明を簡略化するため、フォトダイオードの余剰電子の排出動作オーバーフロー動作に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のCMOSイメージセンサと同様の構成にすることができる。さらに、図17及び18に示す本実施形態のCMOSイメージセンサ400において、図3及び4に示す第1の実施形態のCMOSイメージセンサ100の構成と同様の構成には、同じ符号を付して示す。本実施形態のCMOSイメージセンサ400は、半導体基板401と、半導体基板401の基板表面401aの所定領域に形成されたゲート絶縁膜402とを備える。さらに、CMOSイメージセンサ400は、ゲート絶縁膜402上に形成された、転送トランジスタ12の転送ゲート3TG、及び、制御ゲート403CGを備える。なお、転送ゲート3は、上記第1の実施形態のそれと同様に構成することができるので、ここでは、その構成の説明は省略する。半導体基板401は、例えばN型のSi基板で構成され、Pウエル4と、Pウエル4内に埋め込むようにして形成されたN層5、浮遊拡散領域16、P層404、表面N層405及びオーバーフロードレイン406OFDとを有する。なお、フォトダイオードのN層5、及び、浮遊拡散領域16は、上記第1の実施形態の対応するそれらと同様に構成することができる。P層404は、N層5の基板表面401a側の表面の一部に接して形成される。本実施形態では、P層404が、フォトダイオード11の余剰電子に対するオーバーフロー障壁として作用する。なお、P層404の不純物濃度は、上記第1の実施形態のP層6と同様に、例えば約1×1017cm-3~1×1018cm-3程度とすることができる。表面N層405は、上記第1の実施形態の表面N層7と同様に構成することができる。すなわち、表面N層405は、P層404の基板表面401a側の表面上に接して形成され、かつ、表面N層405の基板表面401a側の表面が、基板表面401aに露出するように形成される。また、表面N層405のN型不純物濃度も、例えば約1×1017cm-3~1×1018cm-3程度とし、表面N層405の深さも、例えば約10~50nm程度とすることができる。ただし、本実施形態では、表面N層405は、図17及び18に示すように、P層6の領域上、及び、フォトダイオード11及びオーバーフロードレイン406間のPウエル4の領域上に形成される。すなわち、本実施形態では、フォトダイオード11の余剰電子の排出先となる表面N層405がオーバーフロードレイン406に接続される。オーバーフロードレイン406は、キャリア極性がN型の不純物層で構成され、その不純物濃度は、例えば約1×1020cm-3程度とすることができる。また、図17及び18には示さないが、オーバーフロードレイン406は、コンタクトを介して電源電圧Vddの供給端子に接続される。さらに、本実施形態では、オーバーフロードレイン406を、互いに隣り合う画素間の分離部分離領域に形成し、互いに隣り合う画素間でオーバーフロードレイン406を共有する。図17及び18には、2次元方向に互いに隣り合う4つの画素N層5又はフォトダイオード11のそれぞれから略等距離に位置する分離領域にオーバーフロードレイン406を形成し、該4つの画素で一つのオーバーフロードレイン406を共有する例を示す。なお、本開示はこれに限定されず、画素毎に一つのオーバーフロードレイン406を設けてもよい。ただし、CMOSイメージセンサ400の小型化等の観点では、本実施形態のように、複数の画素で一つのオーバーフロードレイン406を共有することが好ましい。ゲート絶縁膜402は、表面N層405の領域上、及び、転送トランジスタ12のチャネル部上に形成される。また、ゲート絶縁膜402は、上記第1の実施形態のゲート絶縁膜2と同様に、例えばSiO2膜等の絶縁膜で構成される。制御ゲート403は、表面N層405の領域に形成されたゲート絶縁膜402上に接して形成される。すなわち、制御ゲート403は、ゲート絶縁膜402を介して表面N層405の領域を覆うように形成される。なお、制御ゲート403は、転送ゲート3と同様に、任意の導電性材料で形成することができ、例えば、不純物がドープされたポリシリコン等の材料で形成することができる。また、制御ゲート403の厚さは、転送ゲート3と同様に、約100~300nm程度とすることができる。上記構成の本実施形態のCMOSイメージセンサ400では、上記第1の実施形態と同様に、フォトダイオード11の電子蓄積期間光電変換期間中に制御ゲート403に印加するゲート電圧VTGを適宜調整して、オーバーフロー動作を行う。具体的には、フォトダイオード11の電子蓄積期間中には、制御ゲート403に、P層404のオーバーフロー障壁を消失させるハイレベル電圧VHと、P層404を非導通状態とするローレベル電圧VLとの間の正のバイアスVMを印加する。より具体的には、例えば、フォトダイオード11の電子蓄積期間光電変換期間中に、0<VM<Vddの範囲内のバイアスVMを制御ゲート403に印加する。この場合、フォトダイオード11の上部に形成された表面N層405は、制御ゲート403で覆われているので、表面N層405のポテンシャル障壁がP層404のオーバーフロー障壁より低くなる。この結果、フォトダイオード11の電子蓄積期間中には、フォトダイオード11の余剰電子が、P層404及び表面N層405を介してオーバーフロードレイン406に排出される。なお、このオーバーフロー動作時に、制御ゲート403に印加する電圧信号は、例えば、CMOSイメージセンサ400の垂直駆動部102図1参照から供給される。上述のように、本実施形態のCMOSイメージセンサ400においても、上記第1の実施形態と同様にして、光電変換期間中に、フォトダイオード11の余剰電子を画素の外部に排出することができる。また、この際、フォトダイオード11の余剰電子のオーバーフロー経路は、上記第1の実施形態と同様に、半導体基板401の厚さ方向に形成される。それゆえ、本実施形態のCMOSイメージセンサ400においても、上記第1の実施形態と同様の効果が得られる。<5.各種変形例>次に、上記各種実施形態のCMOSイメージセンサの変形例について説明する。[変形例1]上記第3及び第4の実施形態では、フォトダイオードの電子蓄積期間中に、表面N層のポテンシャル障壁を転送ゲート又は制御ゲートに印加する電圧で制御する例を説明したが、本開示はこれに限定されない。例えば、上記第3及び第4の実施形態の各構成に、上記第2の実施形態の構成を適用してもよい。すなわち、上記第第3及び第4の実施形態の各構成において、転送ゲート又は制御ゲートを、半導体基板N型のSi基板の仕事関数より小さな仕事関数4.6eV以下、より好ましくは4.3eV以下を有する導電性材料で形成してもよい。この場合も、上記各種実施形態と同様の効果が得られる。[変形例2]上記第1~3の実施形態では、表面N層のポテンシャル障壁を転送ゲートで制御する例を説明したが、本開示はこれに限定されない。表面N層のポテンシャル障壁を制御するための制御ゲートを、転送ゲートと併設し、制御ゲート及び転送ゲートの両方により表面N層のポテンシャル障壁を制御してもよい。この場合、例えば、半導体基板の基板表面において、転送ゲートをフォトダイオード及び浮遊拡散領域間のチャネル部上に形成し、制御ゲートをフォトダイオードのN層又はP層を覆うように形成すればよい。この例の構成を例えば第1又は第3の実施形態に適用した場合には、フォトダイオードの電子蓄積期間中に、転送ゲート及び制御ゲートに印加する電圧をともに、正のバイアス電圧VM例えば0<VM<Vddに設定して、オーバーフロー動作を制御する。また、この例の構成を例えば第2の実施形態に適用した場合には、制御ゲート及び転送ゲートの両方を半導体基板N型のSi基板の仕事関数より小さな仕事関数4.6eV以下、より好ましくは4.3eV以下を有する導電性材料で形成する。そして、フォトダイオードの電子蓄積期間中には、制御ゲート及び転送ゲートの両方にグランド電圧を印加することにより、オーバーフロー動作を制御することができる。上述のような構成にすることにより、画素内に、上記各種実施形態と同様に、オーバーフロー経路を形成することができ、上記各種実施形態と同様の効果が得られる。なお、この例の構成は、余剰電子の排出動作だけでなく、例えば、フォトダイオードのピンニング効果、信号電荷の完全転送動作等の各種動作を、個別にきめ細やかに制御する必要がある用途に好適である。[変形例3]上記各種実施形態では、フォトダイオードのN層上に形成されたP層の基板表面側の表面を全て覆うように、表面N層を形成する例を説明したが、本開示はこれに限定されない。表面N層が余剰電子の転送先となる浮遊拡散領域又はオーバーフロードレインに接続されていれば、P層の表面の一部を覆うように表面N層を形成してもよい。この場合にも、オーバーフロー動作時には、上記各種実施形態と同様に、半導体基板の厚さ方向にオーバーフロー経路を形成することができ、最終的には、該オーバーフロー経路を介して浮遊拡散領域又はオーバーフロードレインに余剰電子を排出することができる。それゆえ、この例の構成においても、上記各種実施形態と同様の効果が得られる。[変形例4]上記各種実施形態のCMOSイメージセンサにおいて、半導体基板内の各種層及び各種領域の導電型N型又はP型を反転してもよい。具体的には、上記各種実施形態のCMOSイメージセンサでは、信号電荷を電子とする例を説明したが、N型の半導体基板内にフォトダイオードをP型の不純物層で構成し、信号電荷として正孔を用いてもよい。なお、上記第4の実施形態図17及び18参照において、半導体基板内の各種層及び各種領域の導電型N型又はP型を反転した場合には、オーバーフロードレイン406は、グランド電圧0Vの端子に接続される。このように、半導体基板内の各種層及び各種領域の導電型N型又はP型を反転しても、上述した各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、同様に適用可能であり、同様の効果が得られる。[変形例5]上記各種実施形態では、裏面照射型のCMOSイメージセンサに、本開示のフォトダイオードの余剰電荷の排出技術を適用する例を説明したが、本開示はこれに限定されない。本開示のフォトダイオードの余剰電荷の排出技術は、表面照射型のCMOSイメージセンサにも適用可能である。この場合、N型シリコン基板を介する経路、並びに、P層及び表面N層を介する厚さ方向の経路の2つのオーバーフロー経路が画素内に形成される。それゆえ、この場合にも、フォトダイオードの余剰電荷をより確実に画素の外部に排出することができ、例えばブルーミングや混色などの発生をより一層抑制することができる。なお、この場合には、転送ゲートを、例えばITOIndiumTinOxide等の透明電極で形成することが好ましい。[変形例6]上記各種実施形態では、複数の画素が行列状に2次元配置されたCMOSイメージセンサを例に挙げて説明したが、本開示はこれに限定されない。上述した各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、例えば、画素アレイ部の列毎にカラム処理部を配置するカラム方式の固体撮像装置全般に対しても適用可能であり、同様の効果が得られる。[変形例7]上記各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、可視光の入射光量の分布を検知して画像を撮像する固体撮像装置に限らず、他の波長域の光線を検知する固体撮像装置にも適用可能である。例えば、赤外線やX線、又は、粒子等の入射量の分布を画像として撮像する固体撮像装置にも、上記各種実施形態における余剰電荷の排出技術は適用可能である。さらに、上記各種実施形態における余剰電荷の排出技術は、例えば、広義の意味では、圧力や静電容量など、他の物理量の分布を検知して、その分布を画像として撮像する指紋検出センサ等の固体撮像装置物理量分布検知装置全般にも適用可能である。なお、本開示は、以下のような構成を取ることもできる。1基板と、前記基板内に設けられ、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第1の導電型である不純物領域部と、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層と、前記第2不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第1の導電型である第3不純物層と、前記第3不純物層を覆うように前記第3不純物層上に形成されたゲート電極とを備える固体撮像装置。2前記光電変換部及び前記不純物領域部間を導通状態する際に前記ゲート電極に印加する電圧を第1電圧とし、前記光電変換部及び前記不純物領域部間を非導通状態する際に前記ゲート電極に印加する電圧を第2電圧とした場合、前記光電変換部の光電変換期間中に、前記ゲート電極に前記第1電圧より小さく、かつ、前記第2電圧より大きい第3電圧が印加される1に記載の固体撮像装置。3前記ゲート電極の仕事関数が、4.6eV以下である1に記載の固体撮像装置。4さらに、前記光電変換部で生成された前記信号電荷を電圧に変換する浮遊拡散領域部と、前記光電変換部で生成された前記信号電荷を前記浮遊拡散領域部に転送する転送トランジスタとを備え、前記不純物領域部が、前記浮遊拡散領域部であり、前記ゲート電極が、前記転送トランジスタの転送ゲートである1~3のいずれか一項に記載の固体撮像装置。5前記ゲート電極が、前記基板の厚さ方向に沿って延在した縦型ゲート電極部を有し、前記縦型ゲート電極部が、前記光電変換部及び前記不純物領域部間の一部の領域に形成される4に記載の固体撮像装置。6さらに、前記光電変換部、前記第2不純物層、前記第3不純物層、及び、ゲート電極を含む画素を複数備え、前記不純物領域部が、互いに隣り合う画素間の分離領域に形成され、該互いに隣り合う画素間で共有される1~3のいずれか一項に記載の固体撮像装置。7前記光電変換部が、前記基板の他方の表面側から受光する1~6のいずれか一項に記載の固体撮像装置。8前記第1の導電型がN型であり、前記第2の導電型がP型である1~7のいずれか一項に記載の固体撮像装置。9基板と、前記基板内に設けられ、キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第1の導電型である不純物領域部と、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層と、前記第2不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第1の導電型である第3不純物層と、前記第3不純物層を覆うように前記第3不純物層上に形成されたゲート電極とを有する固体撮像装置と、前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える電子機器。10キャリア極性が第1の導電型である第1不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成するステップと、キャリア極性が前記第1の導電型とは逆の第2の導電型である第2不純物層を、前記第1不純物層の前記基板の一方の表面側の表面上に接して形成するステップと、キャリア極性が前記第1の導電型である第3不純物層を、前記第2不純物層上に接して形成するステップと、ゲート電極を、前記第3不純物層を覆うように前記第3不純物層上に形成するステップと、キャリア極性が前記第1の導電型である不純物領域部を、前記第3不純物層と接続されるように前記基板内に形成するステップとを含む固体撮像装置の製造方法。