"コンピュータプロセッサで融合命令を実行する方法であって:前記融合命令をフェッチするステップであり、前記融合命令は、書込マスクオペランド、デスティネーションオペランド、第1のソースオペランド、及び第2のソースオペランドを含む、ステップ;前記フェッチされた融合命令をデコードするステップ:前記デコードされた融合命令を実行して、前記第1及び第2のソースオペランドのデータ要素のデータ要素毎の選択を、前記書込マスクの対応するビット位置を前記第1及び第2のソースオペランド間のセレクタとして用いて実行するステップ;及び前記選択されたデータ要素を、前記デスティネーション内の対応する位置にて、前記デスティネーションに格納するステップ;を有する方法。前記書込マスクは16ビットレジスタである、請求項1に記載の方法。前記書込マスクは16ビットレジスタであり、8個の最下位ビット位置のみがセレクタとして使用され、前記データ要素は64ビットサイズである、請求項1に記載の方法。前記第1のソースは512ビットレジスタであり、前記第2のソースはメモリである、請求項1に記載の方法。前記第2のソースのデータ要素は16ビットから32ビットにアップコンバートされる、請求項4に記載の方法。前記第1及び第2のソースは512ビットレジスタである、請求項1に記載の方法。前記選択は、前記書込マスクの各ビット位置に対して並行して行われる、請求項1に記載の方法。前記第1及び第2のソースオペランドは512ビットレジスタである、請求項1に記載の方法。前記第2のソースオペランドは512ビットメモリロケーションであり、前記第1及び第2のソースの融合に先立って、前記メモリロケーションからのデータ要素が512ビットの一時レジスタにロードされる、請求項1に記載の方法。前記データ要素は32ビットである、請求項1に記載の方法。第1及び第2のソースオペランドと、デスティネーションオペランドと書込マスクオペランドとを含む融合命令に応答して、第1のビット位置の前記書込マスクの値を評価し、前記第1のビット位置の前記値が、前記第1のソースの対応する第1のデータ要素が前記デスティネーション内の対応する第1のデータ要素位置に保存されるべきであることを指し示しているか、あるいは前記第2のソースの対応する第1のデータ要素が前記デスティネーション内の前記対応する第1のデータ要素位置に保存されるべきであることを指し示しているか、を決定し、且つ前記第1のビット位置の前記値によって指し示された第1のデータ要素を、前記デスティネーション内の前記第1のデータ要素位置に格納する、ことを有する方法。第2のビット位置の前記書込マスクの値を評価し、前記第2のビット位置の前記値が、前記第1のソースの対応する第2のデータ要素が前記デスティネーション内の対応する第2のデータ要素位置に保存されるべきであることを指し示しているか、あるいは前記第2のソースの対応する第2のデータ要素が前記デスティネーション内の前記対応する第2のデータ要素位置に保存されるべきであることを指し示しているか、を決定し、且つ前記第2のビット位置の前記値によって指し示された第2のデータ要素を、前記デスティネーション内の前記第2のデータ要素位置に格納する、ことを更に有する請求項11に記載の方法。前記書込マスクの全てのビット位置が評価されて、前記融合命令の終了を指し示していることを決定する、ことを更に有する請求項12に記載の方法。を有する方法。前記書込マスクは16ビットレジスタである、請求項11に記載の方法。前記書込マスクは16ビットレジスタであり、8個の最下位ビット位置のみがセレクタとして使用され、前記データ要素は64ビットサイズである、請求項11に記載の方法。前記第1のソースは512ビットレジスタであり、前記第2のソースはメモリである、請求項11に記載の方法。前記第2のソースのデータ要素は16ビットから32ビットにアップコンバートされる、請求項14に記載の方法。前記第1及び第2のソースは512ビットレジスタである、請求項11に記載の方法。前記第1及び第2のソースオペランドは512ビットレジスタである、請求項11に記載の方法。前記第2のソースオペランドは512ビットメモリロケーションであり、前記第1及び第2のソースの融合に先立って、前記メモリロケーションからのデータ要素が512ビットの一時レジスタにロードされる、請求項11に記載の方法。融合命令をデコードするハードウェアデコーダであり、前記融合命令は、書込マスクオペランド、デスティネーションオペランド、第1のソースオペランド、及び第2のソースオペランドを含む、ハードウェアデコーダ;及び前記第1及び第2のソースオペランドのデータ要素のデータ要素毎の選択を、前記書込マスクの対応するビット位置を前記第1及び第2のソースオペランド間のセレクタとして用いて実行し、且つ、前記選択されたデータ要素を、前記デスティネーション内の対応する位置にて、前記デスティネーションに格納する実行ロジック;を有する装置。前記書込マスクを格納する16ビット書込マスクレジスタ;及び前記第1及び第2のソースのデータ要素を格納する少なくとも2つの512ビットレジスタ;を更に有する請求項21に記載の装置。コンピュータプロセッサで融合命令を実行するシステム、装置及び方法の実施形態が開示される。一部の実施形態において、融合命令の実行は、第1及び第2のオペランド間のセレクタとして書込マスクの対応するビット位置を用いた、第1及び第2のソースオペランドのデータ要素毎の選択と、選択されたデータ要素の、デスティネーション内の対応する位置での前記デスティネーションへの格納とを生じさせる。以下の記載においては、数多くの具体的詳細事項が説明される。しかしながら、理解されるように、本発明の実施形態はそれらの具体的詳細事項を用いずに実施されてもよい。また、本明細書の理解を曖昧にしないよう、周知の回路、構造及び技術については詳細に示していない。本明細書における一実施形態、或る実施形態、一実施形態例などへの言及は、記載される実施形態が特定の機構、構造又は特徴を含み得ることを指し示すものであるが、必ずしも全ての実施形態がその特定の機構、構造又は特徴を含むわけではない。さらに、そのような言い回しは必ずしも同じ実施形態に言及しているわけではない。また、或る特定の機構、構造又は特徴が或る実施形態に関連して説明されるとき、明示的に記載されていようといなかろうと、そのような機構、構造又は特徴を他の実施形態とともに実現することは、当業者の知識の範囲内である。融合以下は、一般的に融合と呼ばれる実施形態と、そのような命令を実行するために使用され得るシステム、アーキテクチャ、命令フォーマットなどの実施形態であり、背景技術に記載したものを含む様々な分野で有益なものである。融合命令の実行は、要素のベクトルの比較の結果からの真/偽ビットを格納する1つのマスクレジスタを用い、それらのビットに基づいて、2つの特徴的なベクトルソースの要素間で選択を行うことができるので、先述の問題の第2の部分に効率的に対処する。換言すれば、融合命令の実行は、2つのソース間の要素毎の融合を、これらのソース間のセレクタとして書込マスクライトマスクを用いて、プロセッサに実行させる。その結果がデスティネーションレジスタに書き込まれる。一部の実施形態において、これらのソースのうちの少なくとも一方は、例えば128ビット、256ビット、512ビットのベクトルレジスタなどのレジスタである。一部の実施形態において、それらソースオペランドの少なくとも一方は、開始メモリロケーションに関連する複数のデータ要素の集合である。さらに、一部の実施形態において、一方又は双方のソースのデータ要素は、如何なる融合にも先立って、例えばスウィズル、ブロードキャスト、コンバージョンなどここで例を述べるのデータ変換を経る。書込マスクレジスタの例については詳細に後述する。この命令の典型的な1つのフォーマットはVBLENDPSzmm1{k1},zmm2,zmm3/m512,offsetであり、オペランドzmm1、zmm2及びzmm3はベクトルレジスタ例えば、128ビット、256ビット、512ビットのレジスタなどであり、k1は書込マスクオペランド例えば、詳細に後述するもののような16ビットレジスタなどであり、m512はレジスタ内に格納されるか即値immediateとして格納されるかの何れかであるメモリオペランドである。ZMM1はデスティネーションオペランドであり、ZMM2及びZMM3/m512はソースオペランドである。offsetオフセットは、存在する場合、レジスタ内の値又は即値からメモリアドレスを決定するために使用される。メモリから取り出されるものは、メモリアドレスから開始する集合的な連続したビットであり、デスティネーションレジスタのサイズに応じて複数のサイズ128ビット、256ビット、512ビットなどのうちの1つとなり得るこのサイズは一般にデスティネーションレジスタと同じサイズである。一部の実施形態において、書込マスクは異なるサイズ8ビット、32ビットなどを有する。また、一部の実施形態において、詳細に後述するように、命令は書込マスクの全てではないビットを使用する。VBLENDMPSは、この命令のオペコードである。典型的に、各オペランドは命令によって明示的に規定される。データ要素のサイズは、例えば後述のWのようなデータ粒度ビットが指し示すものインジケーションを使用して、命令のプレフィックス内で規定され得る。殆どの実施形態において、Wは、各データ要素が32ビット又は64ビットの何れであるかを指し示すことになる。データ要素が32ビットサイズであり、ソースが512ビットサイズである場合、ソース当たり16個のデータ要素が存在する。融合命令の実行の一例を図1に示す。この例においては、各々が16個のデータ要素を有する2つのソースが存在している。殆どのケースにおいて、これらのソースのうちの一方はレジスタであるこの例では、ソース1が、16個の32ビットデータ要素を有する例えばZMMレジスタなどの512ビットレジスタとして取り扱われているが、例えばXMMレジスタ及びYMMレジスタと16ビット又は64ビットのデータ要素など、その他のサイズのデータ要素及びレジスタも使用され得る。他方のソースは、レジスタ又はメモリロケーションの何れかであるこの例においては、ソース2が他方のソースである。第2のソースがメモリロケーションである場合、殆どの実施形態において、それは、これらのソースの融合に先立って、一時レジスタ内に置かれる。また、メモリロケーションのデータ要素は、一時レジスタ内にそれを置くことに先立って、データ変換を受けてもよい。図示したマスクパターンは0x5555である。この例において、値1を有する書込マスクの各ビット位置は、第1のソースソース1の対応するデータ要素がデスティネーションレジスタの対応するデータ要素位置に書き込まれるべきであることが指し示す。従って、ソース1の1番目、3番目、5番目などのビット位置A0、A2、A4などが、デスティネーションの1番目、3番目、5番目などのデータ要素位置に書き込まれる。書込マスクが値0を有するところでは、第2のソースのデータ要素がデスティネーションの対応するデータ要素位置に書き込まれる。当然ながら、1及び0の使用法は実装に応じて反転され得る。また、この図及び以上の説明はそれぞれの1番目の位置が最下位の位置であると見なしているが、一部の実施形態においては一番目の位置は最上位の位置である。図2は、融合命令の実行の他の一例を示している。この図と図1との間の違いは、各ソースが8個のデータ要素のみを有していることである例えば、これらのソースは各々が8個の64ビットデータ要素を有する512ビットレジスタである。この状況において、16ビットの書込マスクの場合、書込マスクの全てではないビットが使用される。この例においては、融合されるべき各ソースのデータ要素は16個もないので、最下位側のビットのみが使用されている。図3は、融合命令の擬似コードの一例を示している。図4は、プロセッサにおける融合命令の使用の一実施形態を示している。ステップ401にて、デスティネーションオペランドと、2つのソースオペランドと、オフセットあればと、書込マスクとを有する融合命令がフェッチされる。一部の実施形態において、デスティネーションオペランドは512ビットベクトルレジスタ例えばZMM1などであり、書込マスクは16ビットレジスタ例えば、詳細に後述するk書込マスクレジスタなどである。これらのソースオペランドのうちの少なくとも一方はメモリソースオペランドとし得る。ステップ403にて、融合命令がデコードされる。命令のフォーマットに応じて、この段階で、例えば、データ変換があるか、どのレジスタに書き込み及び取り出しを行うべきか、どのメモリアドレスにアクセスすべきかなど、多様なデータが解釈インタープリットされ得る。ステップ405にて、ソースオペランド値の取り出し/読み出しが行われる。双方のソースがレジスタである場合、それらのレジスタが読み出される。ソースオペランドの一方又は双方がメモリオペランドである場合、そのオペランドに関するデータ要素が取り出される。一部の実施形態において、メモリからのデータ要素は一時レジスタに格納される。何らかのデータ要素変換例えば、後述するアップコンバージョン、ブロードキャスト、スウィズルなどが実行されるべき場合、ステップ407でそれが実行され得る。例えば、メモリからの16ビットデータ要素が32ビットデータ要素へとアップコンバーとされたり、データ要素が1つのパターンから別の1つのパターンへ例えば、XYZWXYZWXYZWXYZWからXXXXXXXXYYYYYYYYZZZZZZZZWWWWWWWWへスウィズルされたりし得る。ステップ409にて、融合命令又は、例えば複数のマイクロオペレーションなどの命令を有する処理が、実行リソースによって実行される。この実行は、2つのソース間のセレクタとして書込マスクを用いて2つのソース間の要素毎の融合を生じさせる。例えば、第1のソースのデータ要素と、第2のソースのデータ要素とが、書込マスクの対応するビット値に基づいて選択される。このような融合の例が図1及び2に示されている。ステップ411にて、ソースオペランドのこれら適切なデータ要素がデスティネーションレジスタに格納される。この例もやはり図1及び2に示されている。ステップ409及び411を別々に説明したが、一部の実施形態において、これらのステップはともに命令の実行の一部として実行される。以上のことは、一種類の実行環境について示されているが、例えば詳述するインオーダー環境及びアウトオブオーダー環境など、その他の環境に適合するように容易に変更され得る。図5は、融合命令を処理する方法の一実施形態を示している。この実施形態においては、ステップ401-407のうち、全てではないが一部は前もって実行されていると仮定するが、以下にて提示する細部を不明瞭にしないよう、それらは図示していない。例えば、フェッチ及びデコードは図示しておらず、またオペランドソース及び書込マスクの取り出しも図示していない。ステップ501にて、書込マスクの第1のビット位置の値が評価される。例えば、書込マスクにおける値k1[0]が決定される。一部の実施形態において第1のビット位置は最下位ビット位置であり、他の実施形態において第1のビット位置は最上位ビット位置である。以降の説明は、第1のビット位置が最下位であるとして説明するが、それが最上位である場合に為される変更も当業者に容易に理解されるであろう。ステップ503にて、書込マスクのこのビット位置の値が、第1のソースの対応するデータ要素第1のデータ要素がデスティネーションの対応する位置に保存されるべきであることを指し示しているか、の決定が為される。第1のビット位置が、第1のソースの第1位置のデータ要素がデスティネーションレジスタの第1位置に格納されるべきであることを指し示している場合、ステップ507にて、それが格納される。図1を再び参照するに、そのマスクはこれが当てはまることを指し示しており、第1のソースの第1データ要素がデスティネーションレジスタの第1データ要素位置に格納されている。第1のビット位置が、第1のソースの第1位置のデータ要素がデスティネーションレジスタの第1位置に格納されるべきでないことを指し示している場合、ステップ507で、第2のソースの第1位置のデータ要素が格納される。図1を再び参照するに、そのマスクはこれが当てはまらないことを指し示している。ステップ509にて、評価された書込マスク位置が書込マスクの最後であるか、あるいはデスティネーションのデータ要素位置の全てが充たされたか、の決定が為される。そうである場合、処理は終了する。そうでない場合には、ステップ511にて、書込マスクの次のビット位置が評価されて、その値が決定される。ステップ503にて、書込マスクのこの後続ビット位置の値が、第1のソースの対応するデータ要素第2のデータ要素がデスティネーションの対応する位置に保存されるべきであることを指し示しているか、の決定が為される。マスクの全ビットが使い尽くされるか、あるいはデスティネーションのデータ要素の全てが充たされるかまで、これが繰り返される。後者のケースは、例えば、データ要素サイズが64ビットであり、デスティネーションオペランドが512ビットであり、且つ書込マスクが16ビットを有するときに起こり得る。その場合、書込マスクのうちの8ビットを必要とするのみで融合命令が完了されることになる。換言すれば、使用する書込マスクのビット数は、書込マスクサイズと各ソース内のデータ要素数とに依存する。図6は、融合命令を処理する方法の一実施形態を示している。この実施形態においては、ステップ401-407のうち、全てではないが一部はステップ601に先立って実行されていると仮定する。ステップ601にて、使用すべき書込マスクの各ビット位置について、そのビット位置の値が、第1のソースの対応するデータ要素がデスティネーションレジスタの対応する位置に保存されるべきであることを指し示しているか、の決定が為される。第1のソースのデータ要素がデスティネーションレジスタに保存されるべきであることを指し示している書込マスクの各ビット位置について、ステップ605にて、それが適切な位置に書き込まれる。第2のソースのデータ要素がデスティネーションレジスタに保存されるべきであることを指し示している書込マスクの各ビット位置については、ステップ603にて、それが適切な位置に書き込まれる。一部の実施形態において、ステップ603及び605は並行して実行される。図5及び6は第1のソースに基づいて決定を行うとしているが、どちらのソースが決定に使用されてもよい。また、明確に理解されるように、一方のソースのデータ要素が書き込まれないときには、他方のソースの対応するデータ要素がデスティネーションに書き込まれることになる。インテル社のAVXは、即値に基づくVBLENDPSか、第3のベクトルソースの要素の符号ビットに基づくVBLENDVPSかの何れかである別バージョンのBLENDベクトル命令を導入している。最初のものは、融合情報が静的であるという欠点を有し、第2のものは、動的な融合情報が他のベクトルレジスタに由来することで、余分なレジスタ読み出しプレッシャー、ストレージの無駄ブール表現に実際に有用なのは32ビット毎に1つのみである及び余分なオーバーヘッド叙述情報が真データベクトルレジスタにマッピングされる必要があるためを生じさせるという欠点を有する。VBLENDMPSは、真トゥルーマスクレジスタに格納される叙述プレディクション情報を用いて2つのソースからの値を融合するという概念を導入するものである。これは以下の利点を有する:可変的な融合を可能にし、減結合された算術的な叙述ロジックコンポーネント計算はベクトル上で実行され、叙述はマスク上で実行され、マスクを用いて算術データが制御フロー情報に基づいて融合されるを用いた融合を可能にし、ベクトルレジスタファイル上での読み出しプレッシャーを軽減しマスク読み出しは安価であり、且つ分離されたレジスタファイル上である、且つ無駄なストレージを回避する実際には要素当たり32ビット/64ビットのうち1ビットのみが必要なので、ブール代数をベクトルで格納することは非常に非効率的である。以上にて詳述した命令の実施形態は、以下に詳述する一般的ベクトルフレンドリー命令フォーマットにて具現化され得る。他の実施形態においては、そのようなフォーマットは使用されずに別の命令フォーマットが使用されるが、書込マスクレジスタ、様々なデータ変換スウィズル、ブロードキャストなど、アドレシングなどの以下の説明は、一般的に、上述の命令の実施形態の説明に適用可能である。また、典型的なシステム、アーキテクチャ及びパイプラインを以下にて説明する。上述の命令の実施形態は、そのようなシステム、アーキテクチャ及びパイプライン上で実行され得るが、詳述するものに限定されない。ベクトルフレンドリー命令フォーマットとは、ベクトル命令に適した命令フォーマットである例えば、ベクトル演算に特有の特定のフィールドが存在する。ベクトルフレンドリー命令フォーマットを介してベクトル演算とスカラー演算との双方がサポートされる実施形態を説明するが、他の実施形態はベクトルフレンドリー命令フォーマットを介してベクトル演算のみを使用する。典型的な一般的ベクトルフレンドリー命令フォーマット―図7A-7B図7A-7Bは、本発明の実施形態に従った一般的ベクトルフレンドリー命令フォーマット及びその命令テンプレートを例示するブロック図である。図7Aは、本発明の実施形態に従った一般的ベクトルフレンドリー命令フォーマット及びそのクラスA命令テンプレートを例示するブロック図であり、図7Bは、本発明の実施形態に従った一般的ベクトルフレンドリー命令フォーマット及びそのクラスB命令テンプレートを例示するブロック図である。具体的には、どちらもノーメモリアクセス705命令テンプレートとメモリアクセス720命令テンプレートとを含むクラスA命令テンプレート及びクラスB命令テンプレートが規定される一般的ベクトルフレンドリー命令フォーマット700が示されている。ベクトルフレンドリー命令フォーマットの文脈における一般的なる用語は、特定の命令セットに結び付けられていない命令フォーマットを意味する。ベクトルフレンドリー命令フォーマットの命令がレジスタノーメモリアクセス705命令テンプレート又はレジスタ/メモリメモリアクセス720命令テンプレートの何れかをソースとするベクトル上で動作する実施形態を説明するが、本発明の他の実施形態は、これらの一方のみをサポートしてもよい。また、ベクトル命令フォーマットのロード格納命令が存在する本発明の実施形態を説明するが、他の実施形態は、それに代えて、あるいは加えて、ベクトルをレジスタの内/外に例えば、メモリからレジスタに、レジスタからメモリに、レジスタ間で移動させる異なる命令フォーマットの命令を有する。さらに、2つのクラスの命令テンプレートをサポートする本発明の実施形態を説明するが、他の実施形態はこれらのうちの一方のみ、又は3つ以上をサポートしてもよい。ベクトルフレンドリー命令フォーマットが以下:32ビット4バイト若しくは64ビット8バイトのデータ要素幅すなわちサイズを有する64バイトのベクトルオペランド長すなわちサイズ故に、64バイトのベクトルは16個の2倍長ワードサイズの要素若しくは8個の4倍長ワードサイズの要素で構成される;16ビット2バイト若しくは8ビット1バイトのデータ要素幅すなわちサイズを有する64バイトのベクトルオペランド長すなわちサイズ;32ビット4バイト、64ビット8バイト、16ビット2バイト若しくは8ビット1バイトのデータ要素幅すなわちサイズを有する32バイトのベクトルオペランド長すなわちサイズ;及び32ビット4バイト、64ビット8バイト、16ビット2バイト若しくは8ビット1バイトのデータ要素幅すなわちサイズを有する16バイトのベクトルオペランド長すなわちサイズ、をサポートする本発明の実施形態を説明するが、他の実施形態は、より大きい、小さい、あるいは異なるデータ要素幅例えば、128ビット16バイトデータ要素幅を有した、より大きい、小さい、且つ/或いは異なるベクトルオペランドサイズ例えば、256バイトのベクトルオペランドをサポートしてもよい。図7AのクラスA命令テンプレートは:1ノーメモリアクセス705命令テンプレート内に示された、メモリアクセスなしフルラウンド制御型演算710命令テンプレートと、メモリアクセスなしデータ変換型演算715命令テンプレート;及び2メモリアクセス720命令テンプレート内に示された、メモリアクセスありテンポラル725命令テンプレートと、メモリアクセスあり非テンポラル730命令テンプレート、を含んでいる。図7BのクラスB命令テンプレートは:1ノーメモリアクセス705命令テンプレート内に示された、メモリアクセスなし書込マスク制御パーシャルラウンド制御型演算712命令テンプレートと、メモリアクセスなし書込マスク制御vサイズvsize型演算717命令テンプレート;及び2メモリアクセス720命令テンプレート内に示された、メモリアクセスあり書込マスク制御727命令テンプレート、を含んでいる。フォーマット一般的ベクトルフレンドリー命令フォーマット700は、図7A-7Bに例示した順に以下のフィールドを含む。フォーマットフィールド740―このフィールド内の具体値命令フォーマット識別値は、ベクトルフレンドリー命令フォーマット、ひいては、命令ストリーム内でのベクトルフレンドリー命令フォーマットの命令の出現を一意的に識別する。故に、フォーマットフィールド740のコンテンツは、第1の命令フォーマットの命令の出現を、他の命令フォーマットの命令の出現から区別し、それにより、他の命令フォーマットを有する命令セット内にベクトルフレンドリー命令フォーマットを導入することを可能にする。従って、このフィールドは、一般的ベクトルフレンドリー命令フォーマットのみを有する命令セットには必要とされないという意味で、オプション的なものである。基本演算フィールド742―このフィールドのコンテンツは相異なる基本演算を区別する。後述するように、基本演算フィールド742は、オペコードフィールドを含んでいてもよいし、オペコードフィールドの一部であってもよい。レジスタインデックスフィールド744―このフィールドのコンテンツは、直接的に、あるいはアドレス生成を介して、レジスタ内又はメモリ内であるソースオペランド及びデスティネーションオペランドの位置を指定する。これらは、PxQ例えば、32x512レジスタファイルからN個のレジスタを選択するのに十分なビット数を含む。一実施形態において、Nは最大で3つのソースレジスタ及び1つのデスティネーションレジスタであるが、他の実施形態は、より多くの、あるいは、より少ないソース及びデスティネーションのレジスタをサポートしてもよい例えば、最大で2つのソースをサポートし、これらソースのうちの1つがデスティネーションとしても機能してもよく、最大で3つのソースをサポートし、これらソースのうちの1つがデスティネーションとしても機能してもよく、最大で2つのソースと1つのデスティネーションとをサポートしてもよい。一実施形態においてP=32であるが、他の実施形態は、より多くの、あるいは、より少ないレジスタ例えば、16をサポートしてもよい。一実施形態においてQ=512ビットであるが、他の実施形態は、より多くの、あるいは、より少ないビット例えば、128、1024をサポートしてもよい。モディファイアmodifierフィールド746―このフィールドのコンテンツは、メモリアクセスを指定する一般的ベクトル命令フォーマットの命令の出現を、メモリアクセスを指定しないものから区別し、すなわち、ノーメモリアクセス705命令テンプレートとメモリアクセス720命令テンプレートとの間で区別する。メモリアクセス演算は、レジスタ内の値を用いてソースアドレス及び/又はデスティネーションアドレスを指定する一部のケースにおいてメモリ階層への読出し及び/又は書込みを行うが、非メモリアクセス演算はそうではない例えば、ソース及びデスティネーションがレジスタである。一実施形態において、このフィールドはまた、メモリアドレス計算を実行するための3つの手法間での選択を行うが、他の実施形態は、メモリアドレス計算を実行するための、より多くの、より少ない、あるいは異なる手法をサポートしてもよい。増補augmentation演算フィールド750―このフィールドのコンテンツは、多様な異なる演算のうちの何れのものが基本演算に加えて実行されるべきかを識別する。このフィールドはコンテキストスペシフィックである。本発明の一実施形態において、このフィールドは、クラスフィールド768と、アルファフィールド752と、ベータフィールド754とに分割される。増補演算フィールドは、共通グループの複数の演算を、2つ、3つ又は4つといった命令ではなく、単一の命令にて実行することを可能にする。下の表は、必要な命令の数を削減するために増補フィールド750を使用する命令群その命名については、より詳細に後述するの幾つかの例を示している。ここで、[rax]は、アドレス生成に使用されるベースポインタであり、{}はデータ操作フィールド更に詳細に後述するによって指定される変換演算を指し示す。スケールscaleフィールド760―このフィールドのコンテンツは、メモリアドレス生成のため例えば、2scaleindexbaseを使用するアドレス生成のためのインデックスフィールドのコンテンツのスケーリングを可能にする。変位displacementフィールド762A―このフィールドのコンテンツは、メモリアドレス生成の一部として使用される例えば、2scaleindexbasedisplacementを使用するアドレス生成のため。変位係数フィールド762Bなお、変位係数フィールド762Bの真上に変位フィールド762Aが並置されていることは、一方又は他方が使用されることを指し示す―このフィールドのコンテンツは、アドレス生成の一部として使用され、メモリアクセスにおけるバイト数をNとして、メモリアクセスNのサイズによってスケーリングされる変位係数を指定する例えば、2scaleindexbaseスケーリングされたdisplacementを使用するアドレス生成のため。冗長な低次ビットは無視され、故に、変位係数フィールドのコンテンツにメモリオペランドのトータルサイズNが乗算されて、実際のアドレスを計算する際に使用される最終的な変位が生成される。Nの値は、実行時に、フルオペコードフィールド774後述とデータ操作フィールド754C後述とに基づいて、プロセッサハードウェアによって決定される。変位フィールド762A及び変位係数フィールド762Bは、ノーメモリアクセス705命令テンプレートでは使用されず、且つ/或いは他の実施形態はこれら2つのうちの一方のみを実装したり何れをも実装しなかったりし得る、という意味で、変位フィールド762A及び変位係数フィールド762Bはオプション的なものである。データ要素幅フィールド764―このフィールドのコンテンツは、数多くある要素幅のうちの何れが使用されるかを識別する一部の実施形態においては全ての命令についてであり、他の実施形態においては一部の命令についてのみであるこのフィールドは、1つのデータ要素幅のみがサポートされ、且つ/或いはデータ要素幅がオペコードの何らかの側面によってサポートされる場合には必要とされないという意味で、オプション的なものである。書込マスクフィールド770―このフィールドのコンテンツは、データ要素位置毎を基礎にして、デスティネーションベクトルオペランド内のそのデータ要素位置が基本演算及び増補演算の結果を反映するか制御する。クラスA命令テンプレートは融合化書込マスキングをサポートし、クラスB命令テンプレートは融合化及びゼロ化の双方の書込マスキングをサポートする。融合化のとき、ベクトルマスクは、デスティネーション内の要素の組要素セットを基本演算及び増補演算によって指定される演算の実行中に更新から保護することを可能にし、他の一実施形態において、対応するマスクビットが0を有するところのデスティネーションの各要素の古い値を保存する。対照的に、ゼロ化のとき、ベクトルマスクは、デスティネーション内の要素の組を基本演算及び増補演算によって指定される演算の実行中にゼロ化することを可能にし、一実施形態において、対応するマスクビットが値0を有するとき、デスティネーションの要素が0に設定される。この機能のサブセットは、実行されている演算のベクトル長すなわち、最初のものから最後のものまで、変更されている要素のスパンを制御する能力である。しかし、変更される要素が連続していることは必要ない。故に、書込マスクフィールド770は、ロード、格納、算術、論理などを含め、部分的なベクトル演算を可能にする。また、このマスキングは、誤り抑圧フォールトサプレッションに使用されることができるすなわち、誤りを生じるかもしれない、あるいは生じることになる演算の結果を受け取ることを防止するよう、デスティネーションのデータ要素位置をマスキングすることにより、例えば、メモリ内のベクトルがページ境界を跨ぎ、第2ページはそうではないが第1ページがページ誤りを生じさせると仮定すると、第1ページ上にあるベクトルのデータ要素の全てが書込マスクによってマスクされる場合には、そのページ誤りを無視することができる。また、書込マスクは、特定種類の条件文を含むベクトル化ループを可能にする。書込マスクフィールド770のコンテンツが、多数の書込マスクレジスタのうち使用する書込マスクを含むものを選択する故に、書込マスクフィールド770のコンテンツが間接的に、実行されるマスキングを特定する本発明の実施形態が説明されるが、他の実施形態は、それに代えて、あるいは加えて、書込マスクフィールド770のコンテンツが直接的に、実行されるマスキングを指定することを可能にする。また、ゼロ化は:1それが有するデスティネーションオペランドがソースでもある命令非3変数命令とも呼ぶでない命令上でレジスタリネーミングが使用されるとき、レジスタリネーミングパイプラインステージにおいてデスティネーションはもはや暗示的なソースでない演算の結果でないデータ要素マスクされたデータ要素はゼロ化されることになるので、現在のデスティネーションレジスタからの如何なるデータ要素も、リネーミング後のデスティネーションレジスタに複製されたり、演算とともに何らかのかたちで運ばれたりする必要がないので;及び2ライトバック段階において、ゼロが書き込まれているので;性能向上を可能にする。即値フィールド772―このフィールドのコンテンツは即値を詳述することを可能にする。このフィールドは、即値をサポートしない一般的ベクトルフレンドリー命令フォーマットの実装には存在せず、また、即値を使用しない命令には存在しないという意味で、オプション的なものである。命令テンプレートクラス選択クラスフィールド768―このフィールドのコンテンツは、異なるクラスの命令間で区別を行う。図7A-7Bを参照するに、このフィールドのコンテンツは、クラスA命令とクラスB命令との間で選択を行う。図7A-7Bでは、フィールド内に特定の値が存在することを指し示すために、角を丸めた四角を使用している例えば、図7A-7Bそれぞれのクラスフィールド768のクラスA768A及びクラスB768B。クラスAのノーメモリアクセス命令テンプレートクラスAのノーメモリアクセス705命令テンプレートの場合、アルファフィールド752はRSフィールド752Aとして解釈され、そのコンテンツが、様々な増補演算種類のうちのどれが実行されるべきかを識別し例えば、メモリアクセスなしラウンド型演算710命令テンプレート及びメモリアクセスなしデータ変換型演算715命令テンプレートに対して、それぞれ、ラウンド752A.1及びデータ変換752A.2が指定される、ベータフィールド754は、指定された種類の演算のうちのどれが実行されるべきかを識別する。図7において、角を丸めたブロックは、特定の値が存在することを指し示すために使用されている例えば、モディファイアフィールド746内のメモリアクセスなし746A;アルファフィールド752/rsフィールド752A内のラウンド752A.1及びデータ変換752A.2。ノーメモリアクセス705命令テンプレートには、スケールフィールド760、変位フィールド762A及び変位係数フィールド762Bは存在しない。ノーメモリアクセス命令テンプレート―フルラウンド制御型演算メモリアクセスなしフルラウンド制御型演算710命令テンプレートにおいて、ベータフィールド754はラウンド制御フィールド754Aとして解釈され、そのコンテンツは静的ラウンディングを提供する。本発明の記載の実施形態において、ラウンド制御フィールド754Aは抑圧全浮動小数点例外suppressallfloatingpointexceptions;SAEフィールド756とラウンド演算制御フィールド758とを含んでいるが、他の実施形態は、これらの概念の双方を同一フィールドにエンコードしたり、これらの概念/フィールドの一方若しくは他方のみを有したりしてもよい例えば、ラウンド演算制御フィールド758のみを有し得る。SAEフィールド756―このフィールドのコンテンツは、例外イベント報告を無効にすべきか否かを識別し、SAEフィールド756のコンテンツが、抑圧が有効にされることを指し示すとき、所与の命令は如何なる種類の浮動小数点例外フラグをも報告せず、如何なる浮動小数点例外ハンドラをも呼び出さない。ラウンド演算制御フィールド758―このフィールドのコンテンツは、一群の丸め演算例えば、切り上げ、切り下げ、ゼロ方向への丸め、及び最も近いものへの丸めのうちの何れを実行すべきかを識別する。故に、ラウンド演算制御フィールド758は、命令毎を基礎にした丸めモードの変更を可能にし、故に、それが要求されるときに特に有用である。丸めモードを指定するための制御レジスタをプロセッサが含む本発明の一実施形態において、ラウンド演算制御フィールド758のコンテンツはそのレジスタ値を無効にするそのような制御レジスタ上でセーブ-モディファイ-リストアを実行する必要なく丸めモードを選択可能なことは有利である。ノーメモリアクセス命令テンプレート―データ変換型演算メモリアクセスなしデータ変換型演算715命令テンプレートにおいて、ベータフィールド754はデータ変換フィールド754Bとして解釈され、そのコンテンツは、数多くのデータ変換例えば、データ変換なし、スウィズル、ブロードキャストのうちの何れが実行されるべきかを識別する。クラスAのメモリアクセス命令テンプレートクラスAのメモリアクセス720命令テンプレートにおいて、アルファフィールド752は退去ヒントevictionhint;EHフィールド752Bとして解釈され、そのコンテンツは、複数の退去ヒントのうちの何れが使用されるべきかを識別し図7Aでは、メモリアクセスありテンポラル725命令テンプレート及びメモリアクセスあり非テンポラル730命令テンプレートに対して、それぞれ、テンポラル752B.1及び非テンポラル752B.2が指定されている、ベータフィールド754はデータ操作フィールド754Cとして解釈され、そのコンテンツは、数多くのデータ操作演算プリミティブとしても知られる例えば、操作なし、ブロードキャスト、ソースのアップコンバージョン、及びデスティネーションのダウンコンバージョンのうちの何れが実行されるべきかを識別する。メモリアクセス720命令テンプレートは、スケールフィールド760を含むとともに、必要に応じて変位フィールド762A又は変位スケールフィールド762Bを含む。ベクトルメモリ命令は、コンバージョンサポートを用いて、メモリからのベクトルのロード及びメモリへのベクトルの格納を実行する。通常のベクトル命令と同様に、ベクトルメモリ命令は、データ要素的にメモリから/へデータを転送し、実際に転送される要素は、書込マスクとして選択されるベクトルマスクのコンテンツによって指示される。図7Aにおいて、角を丸めた四角は、フィールド内に特定の値が存在することを指し示すために使用されている例えば、モディファイアフィールド746のメモリアクセス746B;アルファフィールド752/退去ヒントフィールド752Bのテンポラル752B.1及び非テンポラル752B.2。メモリアクセス命令テンプレート―テンポラルテンポラルデータとは、キャッシュすることの恩恵を受けるのに十分な早期に再使用されそうなデータである。これはヒントであるが、異なるプロセッサは、ヒントを完全に無視することを含めて、それを異なるように実装してもよい。メモリアクセス命令テンプレート―非テンポラル非テンポラルデータとは、第1レベルキャッシュでキャッシュすることの恩恵を受けるのに十分な早期に再使用されそうになく、退去の優先度を与えられるべきデータである。これはヒントであるが、異なるプロセッサは、ヒントを完全に無視することを含めて、それを異なるように実装してもよい。クラスBの命令テンプレートクラスBの命令テンプレートの場合、アルファフィールド752は書込マスク制御Zフィールド752Cとして解釈され、そのコンテンツは、書込マスクフィールド770によって制御される書込マスキングが融合化又はゼロ化の何れであるかを識別する。クラスBのノーメモリアクセス命令テンプレートクラスBのノーメモリアクセス705命令テンプレートの場合、ベータフィールド754の一部はRLフィールド757Aとして解釈され、そのコンテンツは、様々な増補演算種類のうちの何れが実行されるべきかを識別し例えば、メモリアクセスなし書込マスク制御パーシャルラウンド制御型演算712命令テンプレート、及びメモリアクセスなし書込マスク制御VSIZE型演算717命令テンプレートに対して、それぞれ、ラウンド757A.1、及びベクトル長VSIZE757A.2が指定される、ベータフィールド754の残部は、指定された種類の複数の演算のうちの何れが実行されるべきかを識別する。図7において、角を丸めたブロックは、特定の値が存在することを指し示すために使用されている例えば、モディファイアフィールド746内のメモリアクセスなし746A;RLフィールド757Aのラウンド757A.1及びVSIZE757A.2。ノーメモリアクセス705命令テンプレートには、スケールフィールド760、変位フィールド762A及び変位スケールフィールド762Bは存在しない。ノーメモリアクセス命令テンプレート―書込マスク制御パーシャルラウンド制御型演算メモリアクセスなし書込マスク制御パーシャルラウンド制御型演算712命令テンプレートにおいて、ベータフィールド754の前記残部はラウンド演算フィールド759Aとして解釈され、且つ例外イベント報告が無効にされる所与の命令は、如何なる種類の浮動小数点例外フラグをも報告せず、如何なる浮動小数点例外ハンドラをも呼び出さない。ラウンド演算制御フィールド759A―ラウンド演算制御フィールド758と同じように、このフィールドのコンテンツは、一群の丸め演算例えば、切り上げ、切り下げ、ゼロ方向への丸め、及び最も近いものへの丸めのうちの何れを実行すべきかを識別する。故に、ラウンド演算制御フィールド759Aは、命令毎を基礎にした丸めモードの変更を可能にし、故に、それが要求されるときに特に有用である。丸めモードを指定するための制御レジスタをプロセッサが含む本発明の一実施形態において、ラウンド演算制御フィールド759Aのコンテンツはそのレジスタ値を無効にするそのような制御レジスタ上でセーブ-モディファイ-リストアを実行する必要なく丸めモードを選択可能なことは有利である。ノーメモリアクセス命令テンプレート―書込マスク制御VSIZE型演算メモリアクセスなし書込マスク制御VSIZE型演算717命令テンプレートにおいて、ベータフィールド754の前記残部はベクトル長フィールド759Bとして解釈され、そのコンテンツは、数多くのデータベクトル長変換例えば、128バイト、256バイト、又は512バイトのうちの何れが実行されるべきかを識別する。クラスBのメモリアクセス命令テンプレートクラスBのメモリアクセス720命令テンプレートの場合、ベータフィールド754の一部はブロードキャストフィールド757Bとして解釈され、そのコンテンツは、ブロードキャスト型データ操作演算が実行されるべきか否かを識別し、ベータフィールド754の残部はベクトル長フィールド759Bとして解釈される。メモリアクセス720命令テンプレートは、スケールフィールド760を含むとともに、必要に応じて変位フィールド762A又は変位スケールフィールド762Bを含む。フィールドに関する付言一般的ベクトルフレンドリー命令フォーマット700に関し、フォーマットフィールド740と、基本演算フィールド742と、データ要素幅フィールド764とを含むフルオペフィールド774が示されている。フルオペコードフィールド774がこれらのフィールドの全てを含む一実施形態を示したが、フルオペコードフィールド774は、これらのフィールドの全てをサポートしない実施形態において、これらのフィールドの全てより少ないフィールドを含む。フルオペコードフィールド774はオペレーションコードを提供する。増補演算フィールド750、データ要素幅フィールド764、及び書込マスクフィールド770は、これらの特徴が、一般的ベクトルフレンドリー命令フォーマットにて、命令毎を基礎として指定されることを可能にする。書込マスクフィールドとデータ要素幅フィールドとの組合せは、異なるデータ要素幅に基づいてマスクを適用することを可能にするタイプの命令を作り出す。この命令フォーマットは、異なる目的の異なるフィールドを他のフィールドのコンテンツに基づいて再利用するので、比較的少ない数のビットを必要とする。例えば、1つの見方は、モディファイアフィールドのコンテンツが図7A-7Bのノーメモリアクセス705命令テンプレートと図7A-7Bのメモリアクセス720命令テンプレートとの間で選択を行い、クラスフィールド768のコンテンツが、図7Aの命令テンプレート710/715と図7Bの命令テンプレート712/717との間で、ノーメモリアクセス705命令テンプレート内での選択を行い、また、クラスフィールド768のコンテンツが、図7Aの命令テンプレート725/730と図7Bの命令テンプレート727との間で、メモリアクセス720命令テンプレート内での選択を行う、というものである。別の見方からは、クラスフィールド768のコンテンツが、図7A及び7BそれぞれのクラスA命令テンプレートとクラスB命令テンプレートとの間での選択を行い、モディファイアフィールドのコンテンツが、図7Aの命令テンプレート705と720との間で、クラスA命令テンプレート内での選択を行い、また、モディファイアフィールドのコンテンツが、図7Bの命令テンプレート705と720との間で、クラスB命令テンプレート内での選択を行う。クラスフィールドのコンテンツがクラスA命令テンプレートを指し示す場合、モディファイアフィールドのコンテンツがrsフィールド752AとEHフィールド752Bとの間でアルファフィールド752の解釈を選択する。関連した手法において、モディファイアフィールド746及びクラスフィールド768のコンテンツが、アルファフィールドがrsフィールド752A、EHフィールド752B又は書込マスク制御Zフィールド752Cの何れであるかを選択する。クラスフィールド及びモディファイアフィールドがクラスAのノーメモリアクセス命令を指し示す場合、増補演算フィールドのベータフィールドの解釈はrsフィールドのコンテンツに基づいて変化し、クラスフィールド及びモディファイアフィールドがクラスBのノーメモリアクセス命令を指し示す場合、ベータフィールドの解釈はRLフィールドのコンテンツに依存する。クラスフィールド及びモディファイアフィールドがクラスAのメモリアクセス命令を指し示す場合、増補演算フィールドのベータフィールドの解釈は基本演算フィールドのコンテンツに基づいて変化し、クラスフィールド及びモディファイアフィールドがクラスBのメモリアクセス命令を指し示す場合、増補演算フィールドのベータフィールドのブロードキャストフィールド757Bの解釈は、基本演算フィールドのコンテンツに基づいて変化する。故に、基本演算フィールド、モディファイアフィールド及び増補演算フィールドの組合せは、更に多様な増補演算が指定されることを可能にする。クラスA及びクラスB内に見出される様々な命令テンプレートは、様々な状況で有益である。クラスAは、性能上の理由によりゼロ化書込マスキング又は小さいベクトル長が望まれるときに有用である。例えば、ゼロ化は、リネーミングが使用されるとき、我々が人為的にデスティネーションと融合することはもはや必要ないで、偽の依存性を回避することを可能する。他の一例として、ベクトル長制御は、ベクトルマスクを用いて、より短いベクトルサイズを競うとき、格納-ロード転送問題を容易にする。クラスBは、1丸めモード制御を同時に用いながら浮動小数点例外を可能にするすなわち、SAEフィールドのコンテンツがnoノーを指し示すときこと;2アップコンバージョン、スウィズル、スワップ及び/又はダウンコンバージョンを使用できること;3グラフィックデータタイプ上で動作すること;が望ましいときに有用である。例えば、アップコンバージョン、スウィズル、スワップ、ダウンコンバージョン、及びグラフィックデータタイプは、異なるフォーマットのソースと協働するときに必要な命令数を削減し、他の一例として、例外を可能にできることは、指示される丸めモードとの完全なるIEEE準拠を提供する。典型的な具体的ベクトルフレンドリー命令フォーマット図8A-8Cは、本発明の実施形態に従った具体的なベクトルフレンドリー命令フォーマットを例示している。図8A-8Cは、フィールドの位置、サイズ、解釈及び順序と、それらのフィールドの一部の値とを詳述しているという意味で具体的なベクトルフレンドリー命令フォーマット800を示している。具体的なベクトルフレンドリー命令フォーマット800は、x86命令セットを拡張するために使用されることができ、故に、フィールドの一部は既存のx86命令セット及びそのエクステンション例えば、AVXで使用されているものと同様あるいは同じである。このフォーマットは、拡張を有する既存のx86命令セットのプレフィックスエンコーディングフィールド、リアルオペコードバイトフィールド、MODR/Mフィールド、SIBフィールド、変位フィールド及び即値フィールドと一貫性を有するままである。図8A-8Cからのフィールドがマッピングされる図7からのフィールドが例示される。理解されるように、例示目的で一般的ベクトルフレンドリー命令フォーマット700の文脈にて具体的なベクトルフレンドリー命令フォーマット800を参照して本発明の実施形態を説明するが、本発明は、請求項に記載されるところを除いて、この具体的なベクトルフレンドリー命令フォーマット800に限定されるものではない。例えば、一般的ベクトルフレンドリー命令フォーマット700は様々なフィールドに多様な可能性あるサイズを企図するものであるが、具体的なベクトルフレンドリー命令フォーマット800は特定のサイズのフィールドを有するものとして示される。具体例として、データ要素幅フィールド764は具体的なベクトルフレンドリー命令フォーマット800においては1ビットのフィールドとして示されるが、本発明はそのように限定されるものではないすなわち、一般的ベクトルフレンドリー命令フォーマット700はその他のサイズのデータ要素幅フィールド764をも企図するものである。フォーマット―図8A-8C一般的ベクトルフレンドリー命令フォーマット700は、図8A-8Cに例示する順序にて以下のフィールドを含む。EVEXプレフィックス802バイト0-3EVEXプレフィックス802は4バイトの形態でエンコードされる。フォーマットフィールド740EVEXバイト0、ビット[7:0]―最初のバイトEVEXバイト0はフォーマットフィールド740であり、0x62を含んでいる本発明の一実施形態においてベクトルフレンドリー命令フォーマットを区別するために使用される固有値。2-4番目のバイトEVEXバイト1-3は、特定の能力を提供する多数のビットフィールドを含んでいる。REX805EVEXバイト1、ビット[7:5]は、EVEX.RビットフィールドEVEXバイト1、ビット[7]-R、EVEX.XビットフィールドEVEXバイト1、ビット[6]-X、及びEVEX.BビットフィールドEVEXバイト1、ビット[5]-Bからなる。これらEVEX.R、EVEX.X、及びEVEX.Bビットフィールドは、対応するVEXビットフィールドと同じ機能を提供し、1s相補形態を用いてエンコードされる。すなわち、ZMM0は1111Bとしてエンコードされ、ZMM15は000Bとしてエンコードされる。命令のその他のフィールドは、技術的に知られたレジスタインデックスの下位側の3ビットrrr、xxx及びbbbをエンコードし、故に、EVEX.R、EVEX.X、及びEVEX.Bを追加することによってRrrr、Xxxx及びBbbbが形成され得る。REX’フィールド810-これはREX’フィールド810の最初の部分であり、拡張32レジスタセットの上位16又は下位16の何れかをエンコードするために使用されるEVEX.R’ビットフィールドEVEXバイト1、ビット[4]-R’である。本発明の一実施形態において、このビットは、以下に示すその他のビットとともにビット反転形態で格納されて、周知のx8632ビットモードにおいてそのリアルオペコードバイトが62であるBOUND命令から区別されるが、MODR/Mフィールド後述内にMODフィールドの11の値を受け入れない。本発明の他の実施形態は、このビット、及び以下に示すその他のビットを反転形態では格納しない。下位16レジスタをエンコードするために1の値が使用される。換言すれば、EVEX.R’、EVEX.R、及びその他のフィールドからのその他のRRRを結合することによって、R’Rrrrが形成される。オペコードマップ815EVEXバイト1、ビット[3:0]-mmmm―このフィールドのコンテンツは、暗黙のリーディングオペコードバイト0F、0F38、又は0F3をエンコードする。データ要素幅フィールド764EVEXバイト2、ビット[7]-W―これはEVEX.Wなる表記によって表される。EVEX.Wはデータタイプの粒度サイズを定義するために使用される32ビットデータ要素又は64ビットデータ要素の何れか。EVEX.vvvv820EVEXバイト2、ビット[6:3]-vvvv―EVEX.vvvvの役割は、以下を含み得る:1EVEX.vvvvは、反転1s相補形態で指定される第1のソースレジスタオペランドをエンコードし、2つ以上のソースオペランドを有する命令に有効である;2EVEX.vvvvは特定のベクトルシフトに関して1s相補形態で指定されるデスティネーションレジスタオペランドをエンコードする;あるいは3EVEX.vvvvは如何なるオペランドをもエンコードせず、このフィールドはリザーブされて1111bを格納する。故に、EVEX.vvvvフィールド820は、反転1s相補形態で格納される第1のソースレジスタスペシファイアの4つの低次ビットをエンコードする。命令に依存して、スペシファイアサイズを32レジスタまで拡張するために追加の異なるEVEXビットフィールドが使用される。EVEX.Uクラスフィールド768EVEXバイト2、ビット[2]-U―EVEX.U=0の場合、これはクラスA又はEVEX.U0を指し示し、EVEX.U=1の場合、これはクラスB又はEVEX.U1を指し示す。プレフィックスエンコーディングフィールド825EVEXバイト2、ビット[1:0]-pp―これは、基本演算フィールドのための追加ビットを提供する。EVEXプレフィックスフォーマットのレガシーSSE命令のサポートを提供することに加えて、これはまた、SIMDプレフィックスをコンパクトにするという利益を有するSIMDプレフィックスを表現するのに1バイトを必要とするのと異なり、EVEXプレフィックスは2ビットのみを必要とする。一実施形態において、レガシーフォーマット及びEVEXプレフィックスフォーマットの双方でSIMDプレフィックス66H、F2H、F3Hを使用するレガシーSSE命令をサポートするため、それらのレガシーSIMDプレフィックスがSIMDプレフィックスエンコーディングフィールドにエンコードされ、実行時に、デコーダのPLAに提供されるのに先立って、レガシーSIMDプレフィクスへと展開される故に、PLAは、レガシーフォーマット及びEVEXフォーマットの双方のこれらレガシー命令を変更なしで実行することができる。より新しい命令は、EVEXプレフィックスエンコーディングフィールドのコンテンツを直接的にオペコード拡張として使用し得るが、特定の実施形態は、一貫性のために同様にして展開し、しかし、異なる意味がこれらレガシーSIMDプレフィックスによって指定されることを可能にする。他の実施形態は、2ビットSIMDプレフィックスエンコーディングをサポートするように再設計し、故に展開を必要としない。アルファフィールド752EVEXバイト3、ビット[7]-EH;EVEX.EH、EVEX.rs、EVEX.RL、EVEX.書込マスク制御、及びEVEX.Nとしても知られており、また、αを用いて示される―先述のように、このフィールドはコンテキストスペシフィックである。更なる説明は後に行う。ベータフィールド754EVEXバイト3、ビット[6:4]-SSS;EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLBとしても知られており、また、βββを用いて示される―先述のように、このフィールドはコンテキストスペシフィックである。更なる説明は後に行う。REX’フィールド810-これは上記REX’フィールドのリマインダであり、拡張32レジスタセットの上位16又は下位16の何れかをエンコードするために使用され得るEVEX.V’ビットフィールドEVEXバイト3、ビット[3]-V’である。このビットはビット反転形態で格納される。下位16レジスタをエンコードするために1の値が使用される。換言すれば、EVEX.V’とEVEX.vvvvとを結合することによって、V’VVVVが形成される。書込マスクフィールド770EVEXバイト3、ビット[2:0]-kkk―このフィールドのコンテンツは、先述のように、複数の書込マスクレジスタ内の1つのレジスタのインデックスを指定する。本発明の一実施形態において、具体値EVEX.kkk=000は特別に振る舞い、特定の命令に対して書込マスクが使用されないことを意味するこれは、全て1に接続された書込マスクの使用、又はマスキングハードウェアを迂回するハードウェアの使用を含む多様な手法にて実現され得る。リアルオペコードフィールド830バイト4これはオペコードバイトとしても知られる。オペコードの部分がこのフィールドで指定される。MODR/Mフィールド840バイト5モディファイアフィールド746MODR/M.MOD、ビット[7:6]-MODフィールド842―先述のように、MODフィールド842のコンテンツは、メモリアクセス演算と非メモリアクセス演算との間の区別を行う。このフィールドについては更に後述する。MODR/M.regフィールド844、ビット[5:3]―ModR/M.regフィールドの役割は、2つの状況にまとめることができる:ModR/M.regはデスティネーションレジスタオペランド又はソースレジスタオペランドの何れかをエンコードし、あるいはModR/M.regはオペコード拡張として扱われて、命令オペランドをエンコードすることには使用されない。MODR/M.r/mフィールド846、ビット[2:0]―ModR/M.r/mフィールドの役割は以下を含み得る:ModR/M.r/mは、メモリアドレスを参照する命令オペランドをエンコードし、あるいはModR/M.r/mは、デスティネーションレジスタオペランド又はソースレジスタオペランドの何れかをエンコードする。スケール、インデックス、ベースSIBバイトバイト6スケールフィールド760SIB.SS、ビット[7:6]―先述のように、スケールフィールド760のコンテンツはメモリアドレス生成に使用される。このフィールドについては更に後述する。SIB.XXX854ビット[5:3]及びSIB.bbb856ビット[2:0]―これらのフィールドのコンテンツについては、レジスタインデックスXxxx及びBbbbに関して上述した。変位バイトバイト7又はバイト7-10変位フィールド762Aバイト7-10―MODフィールド842が10を格納するとき、バイト7-10は変位フィールド762Aであり、レガシー32ビット変位disp32と同じに作用し、バイトの粒度にて作用する。変位係数フィールド762Bバイト7―MODフィールド842が01を格納するとき、バイト7は変位係数フィールド762Bである。このフィールドの位置は、バイトの粒度で作用するものであるレガシーx86命令セットの8ビット変位disp8と同じである。disp8は符号拡張されているので、-128と127との間のバイトオフセットのみをアドレスすることができ、64バイトキャッシュラインに関して、disp8は、-128、-64、0及び64という4つの実際に有用な値のみに設定されることが可能な8ビットを使用する。より広い範囲がしばしば必要であるのでdisp32が使用されるが、disp32は4バイトを必要とする。disp8及びdisp32とは異なり、変位係数フィールド762Bはdisp8の再解釈であり、変位係数フィールド762Bを使用するとき、実際の変位は、変位係数フィールドのコンテンツにメモリオペランドアクセスNのサイズを乗じたものによって決定される。このタイプの変位は、disp8Nとして参照される。これは、平均命令長を短縮する1バイトのみが変位に使用されるが遙かに広い範囲を有する。このような圧縮変位は、実効的な変位はメモリアクセスの粒度の倍数であり、故にアドレスオフセットの冗長な低次ビットはエンコードされる必要がないという仮定に基づく。換言すれば、変位係数フィールド762Bは、レガシーx86命令セットの8ビット変位の代用となる。故に、変位係数フィールド762Bは、disp8がdisp8Nへとオーバーロードされることのみを除いて、x86命令セットの8ビット変位と同様にエンコードされる故に、ModRM/SIBエンコーディングルールに変更はない。換言すれば、エンコーディングルール又はエンコーディング長に変更はなく、ハードウェアによる変位値の解釈に変更があるのみであるハードウェアは、バイトに関してのアドレスオフセットを取得するために、メモリオペランドのサイズによって変位をスケーリングする必要がある。即値即値フィールド772は上述のように作用する。典型的なレジスタアーキテクチャ―図9図9は、本発明の一実施形態に従ったレジスタアーキテクチャ900のブロック図である。レジスタアーキテクチャのレジスタファイル及びレジスタを以下に列挙する。ベクトルレジスタファイル910―図示した実施形態には、512ビット幅の32個のベクトルレジスタが存在する。これらのレジスタをzmm0-zmm31として参照する。下位16個のzmmレジスタの低次256ビットは、レジスタymm0-16上にオーバーレイされている。下位16個のzmmレジスタの低次128ビットymmレジスタの低次128ビットは、xmmレジスタ0-15上にオーバーレイされている。具体的なベクトルフレンドリー命令フォーマット800は、下の表に例示するようなこれらオーバーレイされたレジスタファイル上で作用する。換言すれば、ベクトル長フィールド759Bが、最大長と、1つ以上のその他の、より短い長さとの間で選択を行い、そのような短い長さの各々は、先行する長さの半分の長さであり、ベクトル長フィールド759Bを有しない命令テンプレートは最大ベクトル長で作用する。また、一実施形態において、具体的なベクトルフレンドリー命令フォーマット800のクラスB命令テンプレートは、パックト若しくはスカラー単精度/倍精度浮動小数点データ、及びパックト若しくはスカラー整数データ上で作用する。スカラー演算は、zmm/ymm/xmmレジスタ内の最も低次のデータ要素位置で実行される演算であり、より高次のデータ要素位置は、実施形態に応じて、命令前と同じままに残されるか、ゼロ化されるかの何れかである。書込マスクレジスタ915―図示した実施形態には、各々64ビットサイズの8個の書込マスクレジスタk0-k7が存在する。先述のように、本発明の一実施形態において、ベクトルマスクレジスタk0は書込マスクとして使用されることができず、k0を通常は指し示すエンコーディングが書込マスクに使用されるとき、0xFFFFのハードワイヤード書込マスクを選択して、その命令に対する書込マスキングを実効的に無効にする。マルチメディアエクステンションズコントロールステータスレジスタMXCSR920―図示した実施形態において、この32ビットレジスタは、浮動小数点演算に使用されるステータス制御ビットを提供する。汎用レジスタ925―図示した実施形態には、メモリオペランドをアドレス指定するために既存のx86アドレシングモードとともに使用される16個の64ビット汎用レジスタが存在する。これらのレジスタは、RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及びR8-R15という名称で参照される。拡張フラグEFLAGSレジスタ930―図示した実施形態において、この32ビットレジスタは、多数の命令の結果を記録するために使用される。浮動小数点ステータスワードFSWレジスタ935及び浮動小数点コントロールワードFCWレジスタ940―図示した実施形態において、これらのレジスタは、丸めモード、例外マスク、及びFCWの場合のフラグを設定するため、また、FSWの場合に例外を追跡するために、x87命令セットエクステンションによって使用されるMMXパックト整数INTフラットレジスタファイル950が上にエイリアスされたスカラー浮動小数点FPスタックレジスタファイルx87スタック945―図示した実施形態において、x87スタックは、x87命令セットエクステンションを用いて32/64/80ビット浮動小数点データについてスカラー浮動小数点演算を実行するために使用される8要素スタックであり、MMXレジスタは、64ビットパックト整数データについて演算を実行することと、MMXレジスタとXMMレジスタとの間で実行される演算に関するオペランドを保持することとのために使用される。セグメントレジスタ955―図示した実施形態には、セグメント化アドレス生成に使用されるデータを格納するために使用される6個の16ビットレジスタが存在する。RIPレジスタ965―図示した実施形態において、この64ビットレジスタは命令ポインタを格納する。本発明の他の実施形態は、より広い、あるいは狭いレジスタを使用してもよい。また、本発明の他の実施形態は、より多い、少ない、あるいは異なるレジスタファイル及びレジスタを使用してもよい。典型的なインオーダープロセッサアーキテクチャ―図10A-10B図10A-10Bは、典型的なインオーダー型のプロセッサアーキテクチャのブロック図を示している。これらの例示実施形態は、ワイドベクトルプロセッサVPUで増強されるインオーダーCPUコアの複数のインスタンス化にのっとって設計されている。コアは、e12tアプリケーションに応じて、高帯域インターコネクトネットワークを介して、固定機能ロジック、メモリI/Oインタフェース、及びその他の必要なI/Oロジックと通信する。例えば、スタンドアローンGPUとしてのこの実施形態の実装は、典型的に、PCIeバスを含むことになる。図10Aは、本発明の実施形態に従った、シングルCPUコアを、ダイ上インターコネクトネットワーク1002へのその接続、及びそのレベル2L2キャッシュのサブセット1004とともに示すブロック図である。命令デコーダ1000は、具体的なベクトル命令フォーマット800を含むエクステンションを備えたx86命令セットをサポートしている。本発明の一実施形態においては、設計を単純化するためスカラーユニット1008とベクトルユニット1010とが別々のレジスタセットそれぞれ、スカラーレジスタ1012、ベクトルレジスタ1014を使用し、且つそれらの間で転送されるデータがメモリに書き込まれてレベル1L1キャッシュ1006から読み戻されるが、本発明の他の実施形態は、異なるアプローチを使用してもよい例えば、単一のレジスタセットを使用する、あるいは、書き込まれて読み戻されることなくデータが2つのレジスタファイル間で転送されることを可能にする通信パスを含む。L1キャッシュ1006は、スカラーユニット及びベクトルユニットへのメモリのキャッシュのための低レイテンシアクセスを可能にする。ベクトルフレンドリー命令フォーマットのload-op命令と一緒になり、これは、L1キャッシュ1006が拡張レジスタファイルのように取り扱われ得ることを意味する。これは、数多くのアルゴリズム、特に退去ヒントフィールド752Bを有するアルゴリズムの性能を有意に向上させる。L2キャッシュのローカルサブセット1004は、CPUコア毎に1つの別々のローカルサブセットに分割されるグローバルL2キャッシュの一部である。各CPUは、それ自身のL2キャッシュローカルサブセット1004への、直接アクセス経路を有する。CPUコアによって読み出されたデータはそのL2キャッシュサブセット1004に格納され、その他のCPUがそれら自身のL2キャッシュローカルサブセットにアクセスするのと並行して、迅速にアクセスされることが可能である。CPUによって書き込まれたデータはそれ自身のL2キャッシュサブセット1004に格納され、必要に応じて、その他のサブセットからフラッシュされる。リングネットワークは共有データのコヒーレンシーを確実にする。図10Bは、本発明の実施形態に従った図10A内のCPUコアの部分の分解図である。図10Bは、L1キャッシュ1006のL1データキャッシュ部分1006Aと、ベクトルユニット1010及びベクトルレジスタ1014に関する更なる細部とを含んでいる。具体的には、ベクトルユニット1010は、16ワイドのベクトルプロセッシングユニットVPU16ワイドのベクトルALU1028参照であり、これが整数命令、単精度浮動小数点命令、及び倍精度浮動小数点命令を実行する。このVPUは、スウィズルユニット1020を用いてレジスタ入力をスウィズルすること、数値化ユニット1022A-Bを用いた数値化、及びメモリ入力についての複製ユニット1024を用いた複製をサポートしている。書込マスクレジスタ1026が、結果のベクトル書込を決定することを可能にする。レジスタデータは、例えば行列乗算を支援するためなどのために、多様な手法でスウィズルされることができる。メモリからのデータは複数のVPUレーンに複製されることができる。これは、グラフィックス及び非グラフィックスの双方の並列データ処理で一般的な処理であり、キャッシュ効率を有意に高めるものである。リングネットワークは双方向であり、例えばCPUコア、L2キャッシュ及びその他の論理ブロックなどのエージェントがチップ内で相互に通信することを可能にする。各リングデータパスは方向当たり512ビット幅である。典型的なアウトオブオーダーアーキテクチャ―図11図11は、本発明の実施形態に従ったアウトオブオーダーアーキテクチャを例示するブロック図である。具体的には、図11は、周知の代表的なアウトオブオーダーアーキテクチャが、ベクトルフレンドリー命令フォーマット及びその実行を組み込むように変更されたものを示している。図11において、矢印は2つ以上のユニット間の結合を表しており、矢印の向きはそれらのユニット間のデータフローの向きを指し示している。図11は、実行エンジンユニット1110とメモリユニット1115とに結合されたフロントエンドユニット1105を含んでいる。実行エンジンユニット1110は更にメモリユニット1115に結合されている。フロントエンドユニット1105は、レベル2L2分岐予測ユニット1122に結合されたレベル1L1分岐予測ユニット1120を含んでいる。L1及びL2の分岐予測ユニット1120及び1122は、L1命令キャッシュユニット1124に結合されている。L1命令キャッシュユニット1124は命令トランスレーションルックアサイドバッファTLB1126に結合されており、さらに、命令TLBユニット1126は命令フェッチプレデコードユニット1128に結合されている。命令フェッチプレデコードユニット1128は命令キュー待ち行列ユニット1130に結合されており、さらに、命令キューユニット1130はデコードユニット1132に結合されている。デコードユニット1132は、複合デコーダユニット1134と、3つの単純デコーダユニット1136、1138及び1140とを有している。デコードユニット1132は、マイクロコードROMユニット1142を含んでいる。デコードユニット1132は、デコード段階のセクションで上述したように動作し得る。L1命令キャッシュユニット1124は更に、メモリユニット1115内のL2キャッシュユニット1148に結合されている。命令TLBユニット1126は更に、メモリユニット1115内の第2レベルTLBユニット1146に結合されている。デコードユニット1132、マイクロコードROMユニット1142、及びループストリーム検出ユニット1144は各々、実行エンジンユニット1110内のリネーム/アロケータユニット1156に結合されている。実行エンジンユニット1110は、リタイアメントユニット1174と統合ユニファイドスケジューラユニット1158とに結合されたリネーム/アロケータユニット1156を含んでいる。リタイアメントユニット1174は、更に実行ユニットに結合されるとともに、リオーダーバッファユニット1178を含んでいる。統合スケジューラユニット1158は更に、実行ユニット1160に結合された物理レジスタファイルユニット1176に結合されている。物理レジスタファイルユニット1176は、ベクトルレジスタユニット1177A、書込マスクレジスタユニット1177B及びスカラーレジスタユニット1177Cを有しており、これらのレジスタユニットが、ベクトルレジスタ910、ベクトルマスクレジスタ915及び汎用レジスタ925を提供し得る。物理レジスタファイルユニット1176は、図示されない更なるレジスタファイル例えば、MMXパックト整数フラットレジスタファイル950がエイリアスされたスカラー浮動小数点スタックレジスタファイル945を含んでいてもよい。実行ユニット1160は、3つの混合スカラーベクトルユニット1162、1164及び1172と、ロードユニット1166と、アドレス格納ユニット1168と、データ格納ユニット1170とを含んでいる。ロードユニット1166、アドレス格納ユニット1168及びデータ格納ユニット1170の各々は更に、メモリユニット1115内のデータTLBユニット1152に結合されている。メモリユニット1115は、データTLBユニット1152に結合された第2レベルTLBユニット1146を含んでいる。データTLBユニット1152はL1データキャッシュユニット1154に結合されている。L1データキャッシュユニット1154は更にL2キャッシュユニット1148に結合されている。一部の実施形態において、L2キャッシュユニット1148は更に、メモリユニット1115の内部及び/又は外部のL3及び更なる階層のキャッシュユニット1150に結合される。例として、例示のアウトオブオーダーアーキテクチャは、以下のようなプロセスパイプラインを実装し得る:1命令フェッチプレデコードユニット1128がフェッチ長さデコード段階を実行し;2デコードユニット1132がデコード段階を実行し;3リネーム/アロケータユニット1156が割当て段階及びリネーム段階を実行し;4統合スケジューラ1158がスケジュール段階を実行し;5物理レジスタファイルユニット1176、リオーダーバッファユニット1178及びメモリユニット1115が、レジスタ読出し/メモリ読出し段階を実行し;実行ユニット1160が実行/データ変換段階を実行し;6メモリユニット1115及びリオーダーバッファユニット1178が書戻し/メモリ書込み段階を実行し;7リタイアメントユニット1174がROB読出し段階を実行し;8様々なユニットが例外ハンドリング段階で関与し;そして9リタイアメントユニット1174及び物理レジスタファイルユニット1176がコミット段階を実行する。典型的なシングルコアプロセッサ及びマルチコアプロセッサ図16は、本発明の実施形態に従った、集積化メモリコントローラ及びグラフィックスを備えたシングルコアプロセッサ及びマルチコアプロセッサのブロック図である。図16内の実線のボックスは、単一のコア1602Aと、システムエージェント1610と、一組の1つ以上のバスコントローラユニット1616とを有するプロセッサ1600を示し、必要に応じての破線のボックスの追加は、複数のコア1602A-Nと、システムエージェント1610内の一組の1つ以上の集積メモリコントローラユニット1614と、集積グラフィックロジック1608とを有する代替的なプロセッサ1600を示す。メモリ階層は、コア内の1つ以上のレベルのキャッシュと、一組又は1つ以上の共有キャッシュユニット1606と、一組の集積メモリコントローラユニット1614に結合された外部メモリ図示せずとを含む。一組の共有キャッシュユニット1606は、例えばレベル2L2、レベル3L3、レベル4L4若しくはその他のレベルのキャッシュなどの1つ以上の中間レベルのキャッシュ、最終レベルのキャッシュLLC、及び/又はこれらの組合せを含み得る。一実施形態において、リングベースのインターコネクトユニット1612が、集積グラフィックスロジック1608、一組の共有キャッシュユニット1606、及びシステムエージェントユニット1610を相互接続するが、他の実施形態は、これらのユニットを相互接続するために如何なる周知技術を用いてもよい。一部の実施形態において、コア1602A-Nのうちの1つ以上はマルチスレッド処理を行うことが可能である。システムエージェント1610は、コア1601A-Nを連携させて動作させるコンポーネントを含んでいる。システムエージェントユニット1610は、例えば、電力制御ユニットPCU及び表示ユニットを含んでいてもよい。PCUはコア1602A-N及び集積グラフィックスロジック1608の電力状態を安定化させるのに必要なロジック及びコンポーネントであるか、それらを含むかし得る。表示ユニットは、1つ以上の外部接続されたディスプレイを駆動する。コア1602A-Nは、アーキテクチャ及び/又は命令セットの観点で同種あるいは異種とし得る。例えば、コア1602A-Nのうちの一部は、インオーダー例えば、図10A及び10Bに示したようなものであり、他の一部はアウトオブオーダー例えば、図11に示したようなものであってもよい。他の一例として、コア1602A-Nのうちの2つ以上は同じ命令セットを実行することができ、その他はその命令セットのうちのサブセットのみ又は異なる命令セットのみを実行することができてもよい。複数のコアのうちの少なくとも1つは、ここに記載のベクトルフレンドリー命令フォーマットを実行することができる。プロセッサは、例えばインテル社から入手可能な、Core登録商標i3、i5、i7、2Duo及びQuad、Xeon登録商標、若しくはItanium登録商標プロセッサなどの汎用プロセッサとし得る。他の例では、プロセッサはその他の会社からのものであってもよい。プロセッサは、例えばネットワークプロセッサ若しくは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、コプロセッサ、埋込プロセッサ、又はこれらに類するものなどの特殊用途のものであってもよい。プロセッサ1600は、例えばBiCMOS、CMOS又はNMOSなどの数多くあるプロセス技術のうちの何れかを用いて1つ以上の基板上に実装され得る。典型的なコンピュータシステム及びプロセッサ図12-14は、プロセッサ1600を含めるのに適した典型的なシステムであり、図15は、コア1602のうちの1つ以上を含み得る典型的なシステムオンチップSoCである。ラップトップPC、デスクトップPC、手持ち式PC、携帯情報端末、エンジニアリングワークステーション、サーバ、ネットワーク装置、ネットワークハブ、スイッチ、内蔵プロセッサ、デジタル信号プロセッサDSP、グラフィックス装置、ビデオゲーム装置、セットトップボックス、マイクロコントローラ、携帯電話、ポータブルメディアプレイヤ、手持ち式装置、及び様々なその他の電子機器に関して技術的に知られたその他のシステム設計及び構成も適し得る。一般に、ここに開示されるようなプロセッサ及び/又はその他の実行ロジックを組み込むことが可能な多様なシステム又は電子機器は概して適している。図12を参照するに、本発明の一実施形態に従ったシステム1200のブロック図が示されている。システム1200は、グラフィックメモリコントローラハブGMCH1220に結合された1つ以上のプロセッサ1210、1215を含み得る。図12では、更なるプロセッサ1215のオプション性が破線で示されている。各プロセッサ1210、1215は、プロセッサ1600の何らかのバージョンとし得る。しかしながら、集積グラフィックスロジック及び集積メモリコントローラユニットはプロセッサ1210、1215内に存在しなくてもよい。図12は、GMCH1220が、例えばダイナミックランダムアクセスメモリDRAMとし得るメモリ1240に結合され得ることを示している。DRAMは、少なくとも1つの実施形態において、不揮発性のキャッシュと結合され得る。GMCH1220はチップセット又はその一部とし得る。GMCH1220は、プロセッサ1210、1215と通信し、プロセッサ1210、1215とメモリ1240との間のインタラクションを制御し得る。GMCH1220はまた、プロセッサ1210、1215とシステム1200のその他の要素との間の加速バスインタフェースとして機能し得る。少なくとも1つの実施形態において、GMCH1220は、例えばフロントサイドバスFSB1295などのマルチドロップバスを介してプロセッサ1210、1215と通信する。また、GMCH1220はディスプレイ1245例えば、フラットパネルディスプレイなどに結合されている。GMCH1220は更に、様々な周辺装置をシステム1200に結合するために使用され得る入力/出力I/OコントローラハブICH1250に結合されている。例えば、図12の実施形態には、ICH1250に結合される個別グラフィックス装置とし得る外部グラフィックス装置1260が、別の周辺装置1270とともに示されている。他の例では、システム1200内に、更なるプロセッサ又は異なるプロセッサが存在していてもよい。例えば、更なるプロセッサ1215は、プロセッサ1210と同じ更なるプロセッサ、プロセッサ1210とは異種あるいは非対称な更なるプロセッサ、アクセラレータ例えば、グラフィックスアクセラレータ又はデジタル信号処理DSPユニットなど、フィールドプログラマブルゲートアレイ、又は何らかのその他のプロセッサを含み得る。物理リソース1210、1215間には、アーキテクト的特徴、マイクロアーキテクト的特徴、熱的特性、電力消費特性などを含む利点の指標の範囲に関して、様々な相違が存在し得る。それらの相違は実効的に、処理要素1210、1215間の非対称性及び異種性として現れ得る。少なくとも1つの実施形態において、同一のダイパッケージ内に様々な処理要素1210、1215が存在し得る。次に図13を参照するに、本発明の一実施形態に従った第2のシステム1300のブロック図が示されている。図13に示されるように、マルチプロセッサシステム1300は、二点間ポイントツーポイントインターコネクトシステムであり、二点間インターコネクト1350を介して結合された第1のプロセッサ1370及び第2のプロセッサ1380を含んでいる。図13に示されるように、プロセッサ1370及び1380の各々はプロセッサ1600の何らかのバージョンとし得る。他の例では、プロセッサ1370及び1380のうちの1つ以上は、例えばアクセラレータ又はフィールドプログラマブルゲートアレイなど、プロセッサ以外の要素であってもよい。2つのプロセッサ1370、1380のみが示されるが、理解されるように、本発明の範囲はそのように限定されるものではない。他の実施形態において、1つ以上の更なる処理要素が所与のプロセッサ内に存在し得る。プロセッサ1370は更に、集積メモリコントローラハブIMC1372と、二点間P-Pインタフェース1376及び1378とを含み得る。同様に、第2のプロセッサ1380は、IMC1382とP-Pインタフェース1386及び1388とを含み得る。プロセッサ1370、1380は、PtPインタフェース回路1378、1388を用いて、二点間PtPインタフェース1350を介してデータを交換し得る。図13に示されるように、IMC1372及び1382はプロセッサをそれぞれのメモリ、すなわち、メモリ1332及びメモリ1334に結合する。メモリ1332及びメモリ1334は、それぞれのプロセッサにローカルに取り付けられたメインメモリの部分であってもよい。プロセッサ1370、1380は各々、チップセット1390と、二点間インタフェース回路1376、1394、1386、1398を用いて、個々のP-Pインタフェース1352、1354を介してデータを交換し得る。チップセット1390はまた、高性能グラフィックス回路1338と高性能グラフィックスインタフェース1339を介してデータを交換し得る。何れかのプロセッサ内又は双方のプロセッサの外側に、P-Pインターコネクトを介してこれらのプロセッサに接続されて、共有キャッシュ図示せずが含められてもよく、それにより、プロセッサが低電力モードに置かれる場合に、何れか又は双方のプロセッサのローカルキャッシュ情報が共有キャッシュに格納され得る。チップセット1390は、インタフェース1396を介して第1のバス1316に結合され得る。一実施形態において、第1のバス1316は、ペリフェラルコンポーネントインターコネクトPCIバス、又は例えばPCIExpressバス若しくはその他の第3世代I/Oインターコネクトバスなどのバスとし得るが、本発明の範囲はそのように限定されるものではない。図13に示されるように、第1のバス1316には、第1のバス1316を第2のバス1320に結合するバスブリッジ1318とともに、様々なI/O装置1314が結合され得る。一実施形態において、第2のバス1320はローピンカウントlowpincount;LPCバスとし得る。第2のバス1320には、一実施形態において、例えばキーボード/マウス1322、通信装置1326及びデータストレージユニット1328を含む様々な装置が結合され得る。データストレージユニット1328は、例えばディスクドライブ若しくはその他の大容量記憶装置などであり、コード1330を含み得る。また、音声I/O1324が第2のバス1320に結合されてもよい。なお、その他のアーキテクチャも可能である。例えば、図13のポイントツーポイントアーキテクチャに代えて、システムはマルチドロップバス又はその他のそのようなアーキテクチャを実装してもよい。次に図14を参照するに、本発明の一実施形態に従った第3のシステム1400のブロック図が示されている。図13及び14における同様の要素は似通った参照符号を付されており、図13の特定の側面は、図14のその他の側面を不明瞭にしないよう、図14から省かれている。図14は、処理要素1370、1380がそれぞれ、集積メモリI/OコントロールロジックCL1372、1382を含み得ることを示している。少なくとも1つの実施形態において、CL1372、1382は、上述したもののようなメモリコントローラハブロジックIMCを含み得る。さらに、CL1372、1382はまたI/Oコントロールロジックを含み得る。図14は、メモリ1332、1334だけでなくI/O装置1414もCL1372、1382に結合されることを示している。レガシーI/O装置1415はチップセット1390に結合されている。次に図15を参照するに、本発明の一実施形態に従ったSoC1500のブロック図が示されている。その他の図と同様の要素は似通った参照符号を付されている。また、破線のボックスは、より先端的なSoCにおけるオプション機能である。図15において、インターコネクトユニット1502が、一組の1つ以上のコア1602A-Nと共有キャッシュユニット1606とを含むアプリケーションプロセッサ1510;システムエージェントユニット1610;バスコントローラユニット1616;集積メモリコントローラユニット1614;集積グラフィックスロジック1608と、スチルカメラ及び/又はビデオカメラの機能を提供する画像プロセッサ1524と、ハードウェア音声アクセラレーションを提供する音声プロセッサ1526と、ビデオエンコード/デコードアクセラレーションを提供するビデオプロセッサ1528とを含み得る一組若しくは1つ以上のメディアプロセッサ1520;スタティックランダムアクセスメモリSRAMユニット1530;ダイレクトメモリアクセスDMAユニット1532;及び1つ以上の外部ディスプレイを結合するための表示ユニット1540;に結合されている。ここに開示される機構の実施形態は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの実装手法の組合せにて実装され得る。本発明の実施形態は、少なくとも1つのプロセッサと、ストレージシステム揮発性メモリと不揮発性のメモリ及び/又は記憶素子を含むと、少なくとも1つの入力装置と、少なくとも1つの出力装置とを有するプログラム可能なシステム上で実行されるコンピュータプログラム又はプログラムコードとして実装され得る。プログラムコードが入力データに適用されて、ここに記載の機能が実行されて出力情報が生成され得る。出力情報は既知のように1つ以上の出力装置に与えられ得る。この適用の目的で、処理システムは、例えばデジタル信号プロセッサDSP、マイクロコントローラ、特定用途向け集積回路ASIC又はマイクロプロセッサなどのプロセッサを有する何らかのシステムを含んでいる。プログラムコードは、処理システムとの伝達のため、ハイレベルの手続き型又はオブジェクト指向のプログラミング言語で実装され得る。プログラムコードはまた、必要に応じて、アセンブリ言語又は機械語で実装されてもよい。実際、ここに記載の機構は、範囲的に、如何なる特定のプログラミング言語にも限定されない。何れの場合も、その言語はコンパイルあるいはインタープリットされた言語であってもよい。少なくとも1つの実施形態の1つ以上の態様は、機械読み取り可能媒体に格納され、プロセッサ内で様々なロジックを表す表現命令であって、機械によって読み出されるときに該機械にここに記載の技術を実行するロジックを作成させる表現命令によって実装され得る。そのような表現物は、IPコアとして知られるものであり、有形の機械読み取り可能媒体に格納されて様々な顧客又は製造設備に供給され、実際にロジック又はプロセッサを作成する製造機械にロードされる。そのような機械読み取り可能記憶媒体は、限定ではなく、機械又は装置によって製造あるいは形成される、非一過性の、有形構成の品目を含み得る。そのような品目は、例えばハードディスクなどの記憶媒体、フロッピーディスク登録商標、光ディスクコンパクトディスク読み出し専用メモリCD-ROM、書換可能コンパクトディスクCD-RW、磁気光ディスクを含むその他の種類のディスク、例えば読み出し専用メモリROM、ダイナミックランダムアクセスメモリDRAMやスタティックランダムアクセスメモリSRAMのようなランダムアクセスメモリRAM、消去可能プログラム可能読み出し専用メモリEPROM、フラッシュメモリ、電気的消去可能プログラム可能読み出し専用メモリEEPROMなどの半導体デバイス、磁気カード若しくは光カード、又は電子的な命令を格納するのに適したその他の種類の媒体を含む。従って、本発明の実施形態はまた、ベクトルフレンドリー命令フォーマットの命令、又はここに記載の構成、回路、装置、プロセッサ及び/又はシステムの機能を規定する例えばハードウェア記述言語HDLなどの設計データを格納した、非一過性の有形の機械読み取り可能媒体をも含む。このような実施形態はプログラム製品とも呼ばれている。一部のケースにおいて、命令をソース命令セットからターゲット命令セットへと変換するために命令コンバータが使用され得る。例えば、命令コンバータは、命令を、コアによって処理される1つ以上のその他の命令へと、翻訳し例えば、静的なバイナリトランスレーションや、動的コンパイルを含む動的なバイナリトランスレーションを用いて、変形し、エミュレートし、あるいはその他の方法で変換し得る。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、又はこれらの組合せにて実装され得る。命令コンバータは、onプロセッサ、オフプロセッサ、又は部分的にオンプロセッサ且つ部分的にオフプロセッサとし得る。図17は、本発明の実施形態に従った、ソース命令セット内のバイナリ命令をターゲット命令セット内のバイナリ命令に変換するソフトウェア命令コンバータの使用と対比するブロック図である。図示した実施形態において命令コンバータはソフトウェアの命令コンバータであるが、他の例では命令コンバータはソフトウェア、ファームウェア、ハードウェア、又はこれらの様々な組合せにて実装され得る。図17は、ハイレベル言語1702のプログラムが、x86コンパイラ1704を用いてコンパイルされて、少なくとも1つのx86命令セットコアを有するプロセッサ1716によって実行され得るx86バイナリコード1706が生成され得ることを示しているコンパイルされた命令の一部はベクトルフレンドリー命令フォーマットでのものであると仮定する。少なくとも1つのx86命令セットコアを有するプロセッサ1716とは、少なくとも1つのx86命令セットコアを有するインテルプロセッサと実質的に同じ結果を達成するために、1インテルx86命令セットコアの命令セットの実質的部分、又は2少なくとも1つのx86命令セットコアを有するインテルプロセッサ上で実行するターゲットのアプリケーション若しくはその他のソフトウェアのオブジェクトコード版、を互換的に実行あるいはその他の方法で処理することによって、少なくとも1つのx86命令セットコアを有するインテルプロセッサと実質的に同じ機能を実行することが可能な如何なるプロセッサをも意味する。x86コンパイラ1704とは、更なるリンケージ処理を用いて、あるいは更なるリンケージ処理を用いずに少なくとも1つのx86命令セットコアを有するプロセッサ1716上で実行されることができるx86バイナリコード1706例えば、オブジェクトコードを生成するよう動作可能なコンパイラを意味する。同様に、図17は、ハイレベル言語1702が、他の命令セットコンパイラ1708を用いてコンパイルされて、x86命令セットコアを1つも有しないプロセッサ1714例えば、MIPSテクノロジ社のMIPS命令セットを実行し且つ/或いはARMホールディング社のARM命令セットを実行するコアを有するプロセッサによって実行され得る他の命令セットバイナリコード1710が生成され得ることを示している。命令コンバータ1712は、x86バイナリコード1706を、x86命令セットコアを有しないプロセッサ1714によって実行され得るコードへと変換するために使用される。この変換を為されたコードは、他の命令セットバイナリコード1710とは同じにならない可能性がある。それが可能な命令コンバータは製造困難である。しかしながら、変換されたコードは全体的な処理を達成するとともに、他の命令セットからの命令で構成されることになる。故に、命令コンバータ1712とは、x86命令セットプロセッサ若しくはコアを有しないプロセッサ又はその他の電子装置がx86バイナリコード1706を実行することを、エミュレーション、シミュレーション又はその他の処理を介して可能にするソフトウェア、ファームウェア、ハードウェア、又はこれらの組合せを意味する。ここに開示されるベクトルフレンドリー命令フォーマットの命令の特定の演算は、ハードウェアコンポーネントによって実行されてもよく、また、その演算を実行する命令でプログラムされた回路又はその他のハードウェアコンポーネントを生じさせる、あるいは少なくとももたらすように機械実行可能命令にて具現化され得る。回路は、数例を挙げれば、汎用若しくは特殊用途のプロセッサ又はロジック回路を含み得る。演算はまた、場合により、ハードウェアとソフトウェアとの組合せによって実行され得る。実行ロジック及び/又はプロセッサは、機械命令又はそれから得られる1つ以上の制御信号に応答して、命令により指定される結果オペランドを格納する具体的あるいは特定の回路又はその他のロジックを含み得る。例えば、ここに開示される命令の実施形態は、図12-15の1つ以上のシステムで実行され、ベクトルフレンドリー命令フォーマットの命令の実施形態は、システムにて実行されるプログラムコード内に格納され得る。また、これらの図の処理要素は、ここに詳述されるパイプライン及び/又はアーキテクチャ例えば、インオーダーアーキテクチャ及びアウトオブオーダーアーキテクチャのうちの1つを利用し得る。例えば、インオーダーアーキテクチャのデコードユニットは、命令をデコードし、デコードした命令をベクトルユニット又はスカラーユニットに渡すことなどを行い得る。以上の説明は、本発明の好適実施形態を例示することを意図したものである。以上の説明から、明らかなように、特に成長が速く更なる前進が容易に予測できないこのような技術分野において、本発明は、添付の請求項の範囲及びその均等範囲内で、本発明の原理を逸脱することなく、当業者によって構成及び細部を変更され得るものである。例えば、方法の1つ以上の処理は、結合されることもあるし、更に細分化されることもある。代替実施形態ベクトルフレンドリー命令フォーマットを生来的に実行し得る実施形態を説明してきたが、本発明の他の実施形態は、異なる命令セットを実行するプロセッサ例えば、MIPSテクノロジ社のMIPS命令セットを実行するプロセッサ、ARMホールディング社のARM命令セットを実行するプロセッサ上で動作するエミュレーション層を介して、ベクトルフレンドリー命令フォーマットを実行してもよい。また、図面のフロー図は本発明の特定の実施形態によって実行される特定の順序の処理を示しているが、理解されるように、そのような順序は例示である例えば、他の実施形態は、異なる順序でそれらの処理を実行したり、特定の複数の処理を結合したり、特定の複数の処理を重ね合わせたり、等々し得る。以上の説明においては、本発明の実施形態の完全なる理解を提供するために、説明目的で、数多くの具体的詳細事項を説明した。しかしながら、当業者に明らかなように、それらの具体的詳細事項の一部を用いずに、1つ以上のその他の実施形態が実施され得る。記載された具体的な実施形態は、本発明を限定するためではなく、本発明の実施形態を例示するために提供されたものである。本発明の範囲は、以上にて提供された具体例によって決定されるべきものではなく、請求項によってのみ決定されるものである。"