"複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの個数をmn≧m>2としたときに、前記センサ制御部は、各前記単位リニアセンサにおける前記n画素加算の電気信号の出力周期をnpとし、m個の前記単位リニアセンサの前記出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を前記信号処理部に出力させるリニアセンサ。複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの数をmn≧m>2としたときに、各前記単位リニアセンサの前記出力部から出力される前記n画素加算の電気信号の出力周期はnpであり、m個の前記単位リニアセンサの各前記出力部から出力されるm個の前記n画素加算の電気信号は、信号相互の出力間隔がn/mp以下であり、各信号の出力時間が前記出力間隔未満であるように前記センサ制御部が制御するリニアセンサ。前記信号電荷の加算数である前記nと、前記並列に読み出す単位リニアセンサの数である前記mとが等しい請求項1に記載のリニアセンサ。前記複数の単位リニアセンサにおける前記水平転送部は、各々、前記光電変換部から読み出された信号電荷を前記水平転送パルスに応じて列方向に転送する水平転送レジスタと、前記水平転送レジスタにより転送されてきた信号電荷を前記出力部に転送する最終転送レジスタとを有し、前記n画素加算モードにおいて各前記単位リニアセンサの最終転送レジスタを駆動する最終転送パルスは、信号相互のパルス間隔がn/mp以下であり、転送時間が前記パルス間隔未満である請求項1に記載のリニアセンサ。前記複数の単位リニアセンサにおける前記出力部は、各々、前記水平転送部により転送された信号電荷を電気信号に変換する電荷検出部と、前記電荷検出部により変換された前記電気信号を前記処理部に出力するための出力スイッチとを有し、前記n画素加算モードにおいて各前記単位リニアセンサの出力スイッチをオン/オフする出力スイッチ信号は、信号相互のスイッチ間隔がn/mp以下であり、オン時間が前記スイッチ間隔以下である請求項1に記載のリニアセンサ。リニアセンサと、前記リニアセンサを移動するセンサ駆動機構と、前記リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備え、前記リニアセンサは、複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの数をmn≧m>2としたときに、前記センサ制御部は、各前記単位リニアセンサにおける前記n画素加算の電気信号の出力周期をnpとし、m個の前記単位リニアセンサの前記出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を前記信号処理部に出力させ、前記信号処理部により処理された時系列のn画素加算データに基づいて前記画像処理部において前記画像データを生成させる画像読み取り装置。上記のように、リニアセンサの動作モードを低解像度モードに設定した場合、水平転送パルスH1の周波数を一定とすると、出力部940から出力される信号の単位時間当たりのデータ数以下、データレートというは1/3になる。一方、各単位リニアセンサ91a,91b等、及びこれらの単位リニアセンサ91a,91b、91c...91iからなる1ラインの読み取り時間は同一である。このことは、データ数が少ない低解像度モードに設定しても、読み取り時間の高速化は実現されないことを意味する。そこで、リニアセンサの動作モードが低解像度モードのときには、水平転送パルスH1の周波数を高く設定し、水平転送速度を高速化する手法が考えられる。例えば、上記事例において、高解像度モードにおける水平転送パルスの周波数が10MHzであるとしたときに、低解像度モードにおける水平転送パルスの周波数を30MHzに切り換えれば、出力信号のデータレートは同一で、読み取り時間を1/3に高速化できる。しかしながら、水平転送速度の高速化水平転送パルスの高周波化には、以下のような問題がある。すなわち、水平転送パルスを生成するタイミングジェネレータの回路規模の拡大及び消費電力の増大、高周波ノイズ等の不要輻射の増大、水平転送レジスタの高速動作に伴う発熱量の増大及びこれに起因する熱的ノイズの増加などの問題である。本開示は、上記のような問題に鑑みてなされたものであり、水平転送レジスタの動作速度を増加させずに、データレートの高速化を実現可能なリニアセンサを提供することを目的とする。また、このようなリニアセンサを備えることにより高速で画像読み取りが可能な画像読み取り装置を提供することを目的とする。本開示に係るリニアセンサは、単位リニアセンサが1次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。前記単位リニアセンサは、複数の光電変換部が1次元方向に配列されたセンサ列と、各光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する。そして、個々の単位リニアセンサにおいて隣接するnn>2個の光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を出力部から信号処理部に出力させるn画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す単位リニアセンサの個数をmn≧m>2としたときに、センサ制御部は、各単位リニアセンサにおけるn画素加算の電気信号の出力周期をnpとし、m個の単位リニアセンサの出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を信号処理部に出力させる、ように構成される。このような構成のリニアセンサでは、n画素加算モードにおいて、各単位リニアセンサからn画素加算の電気信号が出力周期npで出力され、m個の単位リニアセンサ相互間では、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号が信号処理部に出力される。また、本開示に係るリニアセンサは、単位リニアセンサが1次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。前記単位リニアセンサは、複数の光電変換部が1次元方向に配列されたセンサ列と、各光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する。そして、個々の単位リニアセンサにおいて、隣接するnn>2個の光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を出力部から信号処理部に出力させるn画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す単位リニアセンサの数をmn≧m>2としたときに、各単位リニアセンサの出力部から出力されるn画素加算の電気信号の出力周期はnpであり、m個の単位リニアセンサの各出力部から出力されるm個のn画素加算の電気信号は、信号相互の出力間隔がn/mp以下であり、各信号の出力時間が前記出力間隔未満であるようにセンサ制御部が制御する。このような構成のリニアセンサでは、n画素加算モードにおいて、各単位リニアセンサから出力されるn画素加算の電気信号の出力周期はnpであり、m個の単位リニアセンサの各出力部から出力されるm個のn画素加算の電気信号は、信号相互の出力間隔がn/mp以下であり、各信号の出力時間が前記出力間隔未満になっている。本開示に係る画像読み取り装置は、リニアセンサと、リニアセンサを移動するセンサ駆動機構と、リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備える。前記リニアセンサは、単位リニアセンサが1次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。そして、個々の単位リニアセンサにおいて、隣接するnn>2個の光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を出力部から信号処理部に出力させるn画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す単位リニアセンサの数をmn≧m>2としたときに、センサ制御部は、各単位リニアセンサにおけるn画素加算の電気信号の出力周期をnpとし、m個の単位リニアセンサの出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を信号処理部に出力させ、信号処理部により処理された時系列のn画素加算データに基づいて画像処理部において画像データを生成させるように構成される。この画像読み取り装置のリニアセンサでは、n画素加算モードにおいて、各単位リニアセンサからn画素加算の電気信号が出力周期npで出力され、m個の単位リニアセンサ相互間では、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号が信号処理部に出力される。そして、画像処理部において信号処理部により処理された時系列のn画素加算データに基づいて画像データが生成される。本開示に係るリニアセンサにおいては、n画素加算モードにおいて、各単位リニアセンサからn画素加算の電気信号が出力周期npで出力され、m個の単位リニアセンサ相互間では、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号が信号処理部に出力される。視点をこれらの信号に向けると、n画素加算モードにおいて、各単位リニアセンサの出力部から出力されるn画素加算の電気信号の出力周期はnpであり、m個の単位リニアセンサの各出力部から出力されるm個のn画素加算の電気信号は、信号相互の出力間隔がn/mp以下であり、各信号の出力時間が前記出力間隔未満である。CCD電荷転送方式のリニアセンサにおいて、n画素加算モード従来技術における低解像度モードに相当するでは、個々の単位リニアセンサから出力されるn画素加算の電気信号は、水平転送パルスの周期をpとしたときに出力周期がnpになる図13を参照。本開示に係るリニアセンサでは、m個の単位リニアセンサ相互間でn/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号以下、n画素加算信号というが信号処理部に出力される。端的には、m個のn画素加算信号がn/mp以下の時間だけずれて順次出力される。そのため、m個のn画素加算信号は、時間的に重なり合うことがなく、相互に分離して信号処理部に出力される。このことは、n画素加算モードにおけるデータレートが従来のm倍になることを意味する。従って、本開示に係るリニアセンサによれば、水平転送レジスタの動作速度を増加させずに、データレートの高速化を実現することができる。本開示に係る画像読み取り装置にあっては、上記説明したリニアセンサを有して構成される。従って、本開示の画像読み取り装置によれば、高速で画像読み取りが可能な画像読み取り装置を提供することができる。以下、発明を実施するための形態について説明する。なお、説明は以下の順序で行う。1.画像読み取り装置の概要構成2.リニアセンサの構成3.リニアセンサの作用A、高解像度モードでの読み取り作動4.リニアセンサの作用B、低解像度モードでの読み取り作動[1.画像読み取り装置の概要構成]まず、本技術に係る画像読み取り装置について説明する。図1は本技術の適用例として示す画像読み取り装置Sの概略構成図、図2は密着型リニアセンサによる画像読み取りのメカニズムを説明するための説明図である。なお、図1及び図2中に付記した座標系をもってX方向,Y方向,Z方向と称して説明する。図1に示すように、画像読み取り装置Sは、リニアセンサ1と、センサ駆動機構2と、ガラス台3と、画像処理部4と、インターフェイスI/F回路5と、システム制御部6とを備えている。リニアセンサ1には、図11及び図12を参照して説明したリニアセンサ90と同様に、各々複数の光電変換部を有する単位リニアセンサが、センサ列方向であり主走査方向であるY方向に一列に並んで複数配置されている。なお、リニアセンサ1の構成及び作用については後に詳述する。センサ駆動機構2は、リニアセンサ1を主走査方向と直交する副走査方向X方向に移動させる機構である。また、図示しないが画像読み取り装置Sには、原稿8を連続的にガラス台3上に配置する自動給紙機構を備えている。画像読み取り装置Sには、パーソナルコンピュータPC7が接続ケーブルを介して接続されている。画像読み取り装置SはPC7からの要求に応じてガラス台3に載置された原稿8の読み取りを行う。I/F回路5は、PC7との接続を可能にするものである。本実施形態では、I/F回路5としては、画像読み取り装置SからPC7にデータを高速で転送するため、IEEE1394に対応したものが用いられる。ただし、I/F回路5としては、USBに対応したものなどを用いてもよい。PC7は、画像読み取り装置Sを制御するためのドライバソフトと、画像読み取り装置SからPC7に対して転送される画像データを記憶し、当該画像データに基づき、画像を表示するためのアプリケーションソフトが予めインストールされている。そして、画像読み取り装置Sを利用するユーザは、PC7を用いてあるいは画像読み取り装置に設けられた操作ボタン等を用いて次のように原稿8を画像読み取り装置Sによって読み取る。まず、画像読み取り装置Sが備える自動給紙機構に、読み取り対象である原稿8を入れる。その後、PC7を操作して、PC7から画像読み取り装置Sへ制御信号を出力させ、画像読み取り装置Sに読み取り動作を開始させる。システム制御部6は、自動給紙機構を制御して、原稿台であるガラス台3上に原稿8を載置する。また、システム制御部6は、リニアセンサ1に制御信号を出力して主走査方向Y方向に読み取りスキャンを行わせ、さらにセンサ駆動機構2によりリニアセンサ1を副走査方向X方向に移動させて同様に読み取りスキャンを行わせる。これにより、リニアセンサ1から主走査方向のライン以下、水平ラインというの画像信号が出力される。リニアセンサ1から出力された画像信号は、画像処理部4に順次入力される。画像処理部4は、入力された複数ラインの画像信号に基づいて、画像データを生成する。画像処理部4により生成された画像データは、I/F回路5を介してPC7へ入力される。なお、リニアセンサ1から出力される水平ラインごとの画像信号は、1次元的な画像情報を時系列的な電気信号に処理したものであり、リニアセンサ1の各光電変換部の信号電荷に応じた電気信号が1水平ライン分連続したものである。そして、リニアセンサ1は、図2に示すように、副走査方向X方向にt1,t2,t3という様に移動しながら、水平ラインごとに信号電荷の蓄積、転送、出力という動作を繰り返して、原稿8全体の画像情報を取得する。画像読み取り装置Sがカラーの画像読み取り装置である場合には、リニアセンサ1は、RRed、GGreen、BBlueの各色に対応した分光感度を有する3つのリニアセンサからなり、これらが副走査方向に3列並列に設けられて構成される。そして、同時並列で読み込まれた各色の水平ラインの画像信号が画像処理部4に出力され、画像処理部4においてカラーの画像データが生成される。このとき、RGB各色のリニアセンサの構成及び作用は、分光感度特性を除いて基本的にモノクロ単色のリニアセンサと同様である。そこで、説明簡明化のため、リニアセンサ1をモノクロ、またはRGB中のいずれか一色であるとして、以降の説明を続ける。このように、画像読み取り装置Sは、密着型のリニアセンサ1を副走査方向に移動させつつ多数の水平ラインの画像信号を取得することで、ガラス台3に載置された原稿8の読み取りを行う。ここで、画像読み取り装置Sは、読み取り動作時の解像度を高解像度モードと低解像度モードとに切り換え可能に構成されている。そして本開示に係るリニアセンサ1は、低解像度モードにおける出力データレートが、高解像度モードにおける出力データレートと同等になるように構成されている。以下では、リニアセンサ1の構成、及び各モードにおける読み取り動作について、詳細に説明する。[2.リニアセンサの構成]リニアセンサ1の模式的な概要構成図を図3に、リニアセンサ1を構成する単位リニアセンサの模式的な概要構成図を図4に示す。図3に示すように、リニアセンサ1は、複数の単位リニアセンサ1111a、11b...11lが主走査方向に一列に並んで設けられたセンサユニット12と、これらの単位リニアセンサ11の作動を制御するセンサ制御部13と、各単位リニアセンサから出力された電気信号を処理する信号処理部15とを備える。本実施形態では、リニアセンサ1は、12個の単位リニアセンサ1111a,11b、11c...11lによりセンサユニット12を構成する。図4に示すように、単位リニアセンサ11は、画素を構成する多数の光電変換部111、111、...が1次元方向主走査方向に一列に並んで形成されたセンサ列110と、各光電変換部111に蓄積された信号電荷を読み出す読み出しゲート部120と、読み出しゲート部120を介して各光電変換部111から読み出された信号電荷を列方向に転送する水平転送部130と、水平転送部130により転送された信号電荷を電気信号に変換して出力する出力部140とを有する。センサユニット12は、各単位リニアセンサ11のセンサ列が主走査方向と一致するように、一列に並んで設けられる。すなわち、センサユニット12には、12個の単位リニアセンサ11のセンサ列110が主走査方向に直線状に並んで配設される。水平転送部130は、各光電変換部111から読み出された信号電荷を列方向に転送する水平転送レジスタ131と、水平転送部の終段に設けられ水平転送レジスタ131により転送されてきた信号電荷を出力部140に転送する最終転送レジスタ135とを有する。出力部140は、フローティングディフュージョン以下、FD部と表記する141と、FD部141の電荷をアナログ電圧の電気信号に変換する電荷検出部142と、FD部141の電荷をドレインするリセットゲート143と、電荷検出部142の出力をON/OFFする出力スイッチ145とを有する。このような単位リニアセンサ11では、センサ列110の光電変換部111、111...に蓄積された電荷が、読み出しゲート部120を介して水平転送部130に読み出される。水平転送部130に読み出された信号電荷は、水平転送レジスタ131により終端部まで順送り転送され、最終転送レジスタ135によって出力部140のFD部141に転送される。FD部141に転送された信号電荷は、電荷検出部142においてアナログ電圧の電気信号に変換され、出力スイッチ145を介して信号処理部15に出力される。すなわち、画素を構成する各光電変換部111、111...で検出された信号電荷が水平転送部130により順送り転送され、出力部140から時系列の電気信号として出力される。各単位リニアセンサ11の出力部140から出力された電気信号は、信号処理部15に入力される。信号処理部AFE:アナログフロントエンド15には、相関2重化サンプリング回路、ゲインコントロールアンプ、AD変換回路等が設けられている。そのため、各単位リニアセンサ11、11...から出力された時系列のアナログ電気信号は、信号処理部15において相関2重サンプリング、ゲイン調整、AD変換等の処理を受け、信号処理部15からデジタル化された時系列の電気信号である画像信号として出力される。このように構成されるリニアセンサ1の解像度最大解像度は、基本的には、主走査方向に一列に並んで配設された光電変換部111、111...の密度、すなわち画素の密度によって規定される。本実施形態では、リニアセンサ1の解像度を600dpiとし、高解像度モードでの読み取り動作時の解像度を600dpi、低解像度モードでの読み取り動作時の解像度を200dpiとする。高解像度モード及び低解像度モードのモード選択はPC7において行われ、選択された解像度モードを表すモード信号が、画像読み取り装置のシステム制御部6を介してセンサ制御部13に入力される。センサ制御部13は、システム制御部6から入力されたモード信号に応じた制御信号をセンサユニット12に出力して、高解像度モードでの読み取り作動、及び低解像度モードでの読み取り作動を実行する。[3.リニアセンサの作用A、高解像度モードでの読み取り作動]高解像度モードにおいて、センサ制御部13は、下記A1,A2のようにリニアセンサ1の作動を制御する。A1各単位リニアセンサ11において画素加算を行わず、個々の光電変換部111で検出された信号電荷をそのままアナログ電圧に変換して、各画素に1:1で対応する時系列の電気信号を、各単位リニアセンサの出力部140から信号処理部15に出力させる。A212個の単位リニアセンサ11a、11b、11c...11lを、主走査方向の先頭に位置する単位リニアセンサ11aから順に一つずつ駆動する。すなわち、単位リニアセンサ11a→11b→11c→...→11lの順に順次駆動する。なお、駆動方向は逆方向、すなわち終端に位置するリニアセンサ11lから順に行ってもよい。上記A1、A2を特徴とする高解像度モードの駆動制御は、従来のリニアセンサ90について説明した高解像度モードの制御と同様である。具体的には、A1については、水平転送レジスタ131を駆動する水平転送パルスH1と、最終転送レジスタ135を駆動する最終転送パルスLH及びリセットゲート143を駆動するリセットパルスRSとは、パルス周波数が1:1の関係に設定される。そのため、水平転送レジスタ131により順送り転送されてきた各光電変換部の信号電荷は、そのまま最終転送レジスタ135により出力部140のFD部141に転送され、電荷検出部142で信号電荷に対応したアナログ電圧に変換されて、1画素ごとの電気信号が出力される。A2については、センサ制御部13は、まず、主走査方向の先頭に位置する単位リニアセンサ11aの選択スイッチをON、他の単位リニアセンサ11b~11lの選択スイッチをOFFとして、単位リニアセンサ11aのみについてA1の駆動制御を行う。次に、2番目に位置する単位リニアセンサ11bの選択スイッチをON、他の単位リニアセンサ11a,11c~11lの選択スイッチをOFFとして、単位リニアセンサ11bのみについてA1の駆動制御を行う。以降同様に3番目、4番目...12番目の単位リニアセンサ11c、11d...11lを順次単独で駆動し、各単位リニアセンサの個々の光電変換部111から読み出された信号電荷を時系列の電気信号に変換して各出力部140から出力させる。このように、単位リニアセンサ11a、11b、11c...11lを、選択スイッチにより順次切り替える制御のタイミングチャートを図5に示す。図5において、図中にChip1、Chip2...Chip12と表記するものは、単位リニアセンサ11a、11b...11lであり、1chipSW、2chipSW...12chipSWと表記するものは、単位リニアセンサ11a、11b...11lの選択スイッチである。図示のように、A1の駆動制御では、単位リニアセンサ11a~11lの選択スイッチ1chipSW~12chipSWが、各々単独で順次ONになり、各選択スイッチのON時間内に、選択された単位リニアセンサからセンサ列の画素に対応した時系列信号が出力される。そのため、12個の単位リニアセンサ11のセンサ列からなる1ラインの読み取り時間は、これらの積算時間になる。以上のように、高解像度モードでは、主走査方向の先頭に位置する単位リニアセンサ11aの第1ビットの画素から、終端に位置する単位リニアセンサ11lの最終ビットの画素まで、各画素に対応した時系列の電気信号が、各出力部140から順に信号処理部15に出力される。[4.リニアセンサの作用B、低解像度モードでの読み取り作動]低解像度モードにおいて、センサ制御部13は、下記B1,B2,B3のようにリニアセンサ1の作動を制御する。B1各単位リニアセンサ11において画素加算を行い、加算数nに応じたn画素加算信号を、各単位リニアセンサの出力部140から順次信号処理部15に出力させる。加算数nは、高解像度モードでの読み取り動作時の解像度/低解像度モードでの読み取り動作時の解像度である。このとき、個々の単位リニアセンサ11の制御形態は、図13を参照して説明した3画素加算の場合と同様であり、水平転送パルスの周期をpとしたときに、各出力部から出力されるn画素加算信号の出力周期は各々np3画素加算において3pとなる。B212個の単位リニアセンサ11a,11b、11c...11lについて、並列に読み出す単位リニアセンサの個数をmn≧m>2としたときに、m個ずつ順に並列駆動する。B3並列駆動するm個の単位リニアセンサ11について、単位リニアセンサ相互間でn/mp以下の出力間隔、かつ当該出力間隔未満の出力時間で、順次n画素加算信号を出力させる。上記B1,B2,B3を特徴とする低解像度モードの駆動制御について、以下、実施例を交えて詳細に説明する。まず、本実施例において、画素の加算数n=600dpi/200dpi=3である。並列駆動する単位リニアセンサの数mを3とし、主走査方向の先頭側から順に3個を一組として並列駆動する場合について説明する。なお、本実施例において、低解像度モードは3つの画素の信号電荷を加算するモードであることから、低解像度モードを3画素加算モードとも称することにする。図6に3画素加算モードの作動を実現するリニアセンサ1のブロック図、図7に3画素加算モードにおける選択スイッチのタイミングチャート、図8に並列駆動される3つの単位リニアセンサの詳細なタイミングチャートをそれぞれ示す。各図において、図中にChip1、Chip2...Chip12と表記するものは、単位リニアセンサ11a、11b...11lであり、1chipSW,2chipSW...12chipSWと表記するものは、単位リニアセンサ11a、11b...11lの選択スイッチ、BitSWと表記するものは各単位リニアセンサの出力部に設けられた出力スイッチ145である。なお、図との対比説明上の便宜から、以降では、単位リニアセンサ11a、11b...11lをChip1,Chip2...Chip12と称して説明する。図6に示すように、リニアセンサ1のセンサユニット12には12個の単位リニアセンサがChip1,Chip2...Chip1211a,11b...11lの順に一列に並んで設けられている。読み取り装置のシステム制御部6図3から、リニアセンサ1に水平ラインの読み取り動作を開始すべき旨の指令信号ROGが入力されると、センサ制御部13は、図7に示すように、3つの単位リニアセンサを一組として、主走査方向の先頭側から順に並列駆動する。すなわち、まず、Chip1,Chip2,Chip3の選択スイッチである1chipSW,2chipSW,3chipSWをON、Chip4~Chip12の選択スイッチである4chipSW~12chipSWをOFFにして、Chip1,Chip2,Chip3をアクティブ、Chip4~Chip12を非アクティブにする。具体的には、Chip1,Chip2,Chip3のみ水平転送部130が駆動され、出力部140が動作状態に設定される。そのため、この期間以下、第1期間というには、Chip1,Chip2,Chip3の3つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。第1期間に次ぐ第2期間では、センサ制御部13は、Chip4,Chip5,Chip6の選択スイッチ4chipSW,5chipSW,6chipSWをON、他の選択スイッチをOFFにして、Chip4,Chip5,Chip6をアクティブ、Chip1~Chip3及びChip7~Chip12を非アクティブにする。そのため、第2期間には、Chip4,Chip5,Chip6の3つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。第2期間に次ぐ第3期間、第3期間に次ぐ第4期間についても同様である。すなわち、第3期間にはChip7,Chip8,Chip9の3つの出力部140からのみn画素加算信号が信号処理部15に出力され、第4期間にはChip10,Chip11,Chip12の3つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。図8におけるa~fは、上記、第1期間~第4期間の各期間内において、並列駆動される単位リニアセンサの駆動状況を表すタイミングチャートである。図8のaの3つのパルス信号RS1~RS3は、各々、並列駆動される3つの単位リニアセンサのリセットゲート143を駆動するリセットパルスである。例えば、第1期間においては、RS1はChip1のリセットパルス、RS2はChip2のリセットパルス、RS3はChip3のリセットパルスである。第2期間においては、RS1はChip4のリセットパルス、RS2はChip5のリセットパルス、RS3はChip6のリセットパルスである。第3期間、第4期間についても同様であり、図中にはこれを表すために、RS1の上にChip番号1,4,7,10、RS2の上にChip番号2,5,8,11、RS3の上にChip番号3,6,9,12を付記している。図8のbのパルス信号H1は、Chip1~Chip12の水平転送レジスタ131を駆動する水平転送パルスである。リニアセンサ1においては、12個全ての単位リニアセンサの水平転送パルスH1を共通にしている図6を併せて参照。3画素加算モードでは、図8のaのリセットパルスRS1~RS3は、それぞれパルス周期が水平転送パルスH1のパルス周期pの3倍、周波数では1/3になっている。例えば、水平転送パルスH1の周波数を10.0MHzとしたときに、各リセットパルスRS1~RS3のパルス周波数は3.33MHzである。図8のcの3つのパルス信号LH1~LH3は、各々、並列駆動される3つの単位リニアセンサの最終転送レジスタ135を駆動する最終転送パルスである。例えば、第1期間においては、LH1はChip1の最終転送パルス、LH2はChip2の最終転送パルス、LH3はChip3の最終転送パルスである。第2期間においては、LH1はChip4の最終転送パルス、LH2はChip5の最終転送パルス、LH3はChip6の最終転送パルスである。第3期間、第4期間についても同様であり、図中にはこれを表すために、LH1の上にChip番号1,4,7,10、LH2の上にChip番号2,5,8,11、LH3の上にChip番号3,6,9,12を付記している。図8のdの3つのパルス信号Vout1~Vout3は、各々、並列駆動される3つの単位リニアセンサの出力部140から各々出力される電気信号以下、チップ出力信号というである。例えば、第1期間においては、Vout1はChip1のチップ出力信号、Vout2はChip2のチップ出力信号、Vout3はChip3のチップ出力信号である。第2期間においては、Vout1はChip4のチップ出力信号、Vout2はChip5のチップ出力信号、Vout3はChip6のチップ出力信号である。第3期間、第4期間についても同様であり、図中にはこれを表すために、Vout1の上にChip番号1,4,7,10、Vout2の上にChip番号2,5,8,11、Vout3の上にChip番号3,6,9,12を付記している。図8のeの3つのBitSW1~BitSW3は、各々、並列駆動される3つの単位リニアセンサの出力部の出力スイッチ145であり、ON/OFF状態をチャートで示している。例えば、第1期間においては、BitSW1はChip1の出力スイッチのON/OFF状態、BitSW2はChip2の出力スイッチのON/OFF状態、BitSW3はChip3の出力スイッチのON/OFF状態を示している。第2期間においては、BitSW1はChip4の出力スイッチのON/OFF状態、BitSW2はChip5の出力スイッチのON/OFF状態、BitSW3はChip6の出力スイッチのON/OFF状態を示している。第3期間、第4期間についても同様である。図8のfに示す波形VoutALLは、Chip1~Chip12の全出力部140から信号処理部AFE15に出力される電気信号以下、ユニット出力信号というの波形である。以上の各信号のChip1~Chip12への入出力関係をブロック図として表したものが図6である。図8のb及び図6から理解されるように、水平転送パルスH1は、全ての単位リニアセンサに共通であり、Chip1~Chip12が同一の水平転送パルスH1によって駆動される。また、図8のa、c、e及び図6から理解されるように、リセットパルスRSと最終転送パルスLHとBitSWの組み合わせは、各々、RS1,LH1,BitSW1のセットからなる第1群と、RS2,LH2,BitSW2のセットからなる第2群と、RS3,LH3,BitSW3のセットからなる第3群に分けられる。そして、並列駆動される3つの単位リニアセンサは、それぞれ第1群、第2群、第3群の動作タイミングで駆動される。例えば、期間別に見ればChip1が第1群、Chip2が第2群、Chip3が第3群等であり、第1期間~第4期間の全体で見れば、Chip1,4,7,10は第1群、Chip2,5,8,11は第2群、Chip3,6,9,12は第3群である。また、図8f及び図6から分かるように、Chip1~Chip12の各出力部からの出力は1本にまとめられ、VoutALLで示される時系列のユニット出力信号が単一の信号処理部15により処理される。以上を前提として、3つの単位リニアセンサがどの様にして並列駆動されるのかについて、Chip1,Chip2,Chip3が並列駆動される第1期間を例として、図8のa~fを時系列で追いながら説明する。図7を参照して説明したように、第1期間には、Chip1,Chip2,Chip3のみがアクティブになり、これら3つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。そして、第1群の各信号、第2群の各信号、第3群の各信号が、Chip1,Chip2,Chip3の各部に順次作用する。まず、水平転送パルスH1が立ち下がる時刻t1に、Chip1のリセットパルスRS1がHiになり、それ以前にChip1のFD部141に蓄積されていた電荷がリセットドレインに掃き捨てられる。リセットパルスRSRS1,RS2,RS3は、水平転送パルスH1よりもHiの時間が短いパルス信号である。次に水平転送パルスH1がHiになる期間に、Chip1の最終転送パルスLH1がLowになり、最終転送レジスタ135に蓄積されていた信号電荷がChip1のFD部141に転送される。ここで、最終転送パルスLHLH1,LH2,LH3のパルス周波数は、水平転送パルスH1のパルス周波数の1/3になっている。例えば、図中に示すように、水平転送パルスH1のパルス周波数が10.0MHzの場合には、最終転送パルスLH1,LH2,LH3のパルス周波数は3.33MHzになっている。そのため、最終転送パルスLH1がLowに切り替わるときには、水平転送レジスタ131によって順送り転送されてきた3つの光電変換部画素111の信号電荷が、最終転送レジスタ135に蓄積されている。従って、Chip1の最終転送パルスLH1がLowになり、Chip1の最終転送レジスタ135からFD部141に転送される信号電荷は、Chip1の3つの光電変換部111の信号電荷が加算された3画素加算の信号電荷である。FD部141に転送された3画素加算の信号電荷は、電荷検出部142によりアナログ電圧の3画素加算信号に変換される。図示する構成例において、Chip1の出力スイッチ145であるBitSW1は、リセットパルスRS1がHiになる時刻t1から、最終転送パルスLH1がHiになる時刻t2までの期間だけONになるように設定されている。換言すれば、水平転送パルスH1が立ち下がる時刻t1から、次に水平転送パルスが立ち下がる時刻t2の期間、すなわち、水平転送パルスH1の1周期p分だけONになるように設定されている。そのため、電荷検出部142でアナログ電圧に変換された3画素加算信号を含んだチップ出力信号Vout1が、Chip1の出力部140から信号処理部AFE15に出力される。上記Chip1のチップ出力信号Vout1が出力される期間には、Chip2,Chip3の出力スイッチであるBitSW2,BitSW3はOFFになっている。そのため、この期間にセンサユニット12から信号処理部15に出力されるユニット出力信号VoutALLは、Chip1のチップ出力信号Vout1のみになる。このようにして、Chip1における第1の3画素加算信号の出力処理が完了する時刻t2に、Chip2における第1の3画素加算の出力処理が開始される。すなわち、時刻t1から水平転送パルスH1の周期p経過した時刻t2に、Chip2のリセットパルスRS2がHiになり、それ以前にChip2のFD部141に蓄積されていた電荷がリセットドレインに掃き捨てられる。次に水平転送パルスH1がHiになる期間に、Chip2の最終転送パルスLH2がLowになり、Chip2の最終転送レジスタ135に蓄積されていた信号電荷がFD部141に転送される。Chip1において説明したのと同様に、最終転送パルスLH2がLowに切り替わるときには、Chip2の水平転送レジスタ131によって順送り転送されてきた3つの光電変換部111の信号電荷が、最終転送レジスタ135に蓄積されている。そのため、Chip2の最終転送パルスLH2がLowになり、最終転送レジスタ135からFD部141に転送される信号電荷は、Chip2の3つの光電変換部111の信号電荷が加算された3画素加算の信号電荷である。FD部141に転送された3画素加算の信号電荷は、電荷検出部142によりアナログ電圧の3画素加算信号に変換される。Chip2の出力スイッチ145であるBitSW2は、リセットパルスRS2がHiになる時刻t2から、最終転送パルスLH2がHiになる時刻t3までの期間、換言すれば、水平転送パルスH1の1周期分だけONになるように設定されている。そのため、Chip2の電荷検出部142でアナログ電圧に変換された3画素加算信号を含むチップ出力信号Vout2が、Chip2の出力部140から信号処理部AFE15に出力される。上記Chip2のチップ出力信号Vout2が出力される期間には、Chip1,Chip3の出力スイッチであるBitSW1,BitSW3はOFFになっている。そのため、この期間にセンサユニット12から信号処理部15に出力されるユニット出力信号VoutALLは、Chip2のチップ出力信号Vout2のみになる。このようにして、Chip2における第1の3画素加算信号の出力処理が完了する時刻t3に、Chip3における第1の3画素加算の出力処理が開始される。すなわち、時刻t1から水平転送パルスH1の2周期分、時刻t2から水平転送パルスH1の1周期分経過した時刻t3に、Chip3のリセットパルスRS3がHiになり、それ以前にChip3のFD部141に蓄積されていた電荷がリセットドレインに掃き捨てられる。次に水平転送パルスH1がHiになる期間に、Chip3の最終転送パルスLH3がLowになり、Chip3の最終転送レジスタ135に蓄積されていた信号電荷がFD部141に転送される。最終転送パルスLH3がLowに切り替わるときには、Chip3の水平転送レジスタ131によって順送り転送されてきた3つの光電変換部111の信号電荷が、最終転送レジスタ135に蓄積されている。そのため、Chip3の最終転送パルスLH3がLowになり、最終転送レジスタ135からFD部141に転送される信号電荷は、Chip3の3つの光電変換部111の信号電荷が加算された3画素加算の信号電荷である。FD部141に転送された3画素加算の信号電荷は、電荷検出部142によりアナログ電圧の3画素加算信号に変換される。Chip3の出力スイッチ145であるBitSW3は、リセットパルスRS3がHiになる時刻t3から、最終転送パルスLH3がHiになる時刻t4までの期間、換言すれば、水平転送パルスH1の1周期分だけONになるように設定されている。そのため、Chip3の電荷検出部142でアナログ電圧に変換された3画素加算信号を含むチップ出力信号Vout3が、Chip3の出力部140から信号処理部AFE15に出力される。上記Chip3のチップ出力信号Vout3が出力される期間には、Chip1,、Chip2の出力スイッチであるBitSW1,BitSW2はOFFになっている。そのため、この期間にセンサユニット12から信号処理部15に出力されるユニット出力信号VoutALLは、Chip3のチップ出力信号Vout3のみになる。このようにして、Chip1,Chip2,Chip3における第1の3画素加算信号の出力処理が一巡する時刻t4には、再びChip1のリセットパルスRS1がHiになり、Chip1における第2の3画素加算の出力処理が開始される。すなわち、第2巡目の3画素加算の出力処理が開始され、Chip1,Chip2,Chip3における第2の3画素加算信号の出力処理が実行される。第3巡目以降も同様であり、各々Chip1,Chip2,Chip3チップ出力信号が、第1のVout1,Vout2,Vout3、第2のVout1,Vout2,Vout3、第3のVout1,Vout2,Vout3...のように、順次繰り返して出力される。以上のようにして、Chip1,Chip2,Chip3のみがアクティブになる第1期間に、これらの単位リニアセンサが並列駆動され、3画素加算信号を含むチップ出力信号Vout1,Vout2,Vout3が時系列に周期的に並んだユニット出力信号VoutALLが、センサユニット12から出力される。このとき、Chip1から出力される3画素加算信号の出力周期、Chip2から出力される3画素加算信号の出力周期、及びChip3から出力される3画素加算信号の出力周期は、各々水平転送パルスH1の周期pの3倍である。そして、これらの3画素加算信号の相互の出力間隔が各々水平転送パルスH1の周期pと同一であり、各信号の出力時間は各々水平転送パルスH1の周期pの1/2になっている。これは、Chip1の最終転送パルスLH1のパルス周期、Chip2の最終転送パルスLH2のパルス周期、Chip3の最終転送パルスLH3のパルス周期を、各々水平転送パルスH1の周期pの3倍としたこと。そして、最終転送パルスLH1LH2LH3の信号相互のパルス間隔を水平転送パルスH1の周期pと同一とし、転送時間を周期pの1/2にしたことによるものである。また、Chip1の出力スイッチであるBitSW1のスイッチ間隔、Chip2の出力スイッチであるBitSW2のスイッチ間隔、Chip3の出力スイッチであるBitSW3のスイッチ間隔を各々水平転送パルスH1の周期pの3倍としたこと。そして、BitSW1,BitSW2BitSW3相互のスイッチ間隔を水平転送パルスH1の周期pと同一とし、各スイッチのオン時間を周期pと同一にしたことによるものである。第1期間が終了すると、Chip4,Chip5,Chip6のみがアクティブな第2期間に切り替わり、第1期間と同様の3画素加算の出力処理が行われる。このとき、第1群の各信号がChip4、第2群の各信号がChip5、第3群の各信号がChip6の各部に順次作用し、各々の3画素加算のチップ出力信号が時系列に周期的に並んだユニット出力信号VoutALLが、センサユニット12から出力される。第2期間の後のChip7,Chip8,Chip9のみがアクティブになる第3期間、Chip10,Chip11,Chip12のみがアクティブになる第4期間についても同様である。このようなリニアセンサ1においては、第1期間にChip1,Chip2,Chip3、第2期間にChip4,Chip5,Chip6、第3期間にChip7,Chip8,Chip9、第4期間にChip10,Chip11,Chip12が、それぞれ並列に駆動される。そのため、図9にn画素加算モードにおけるChip1~Chip12の動作状態のタイミングチャートを示すように、1水平ラインの読み取り時間を1/3に低減することができる図5を併せて参照。また、センサユニット12から出力されるユニット出力信号VoutALLのデータレートは、3画素加算モードであるにも拘わらず、水平転送パルスH1の周波数と同一であり、水平転送レジスタの動作速度を増加させることなくデータレートの高速化を実現している。ここで、水平転送レジスタの動作速度を増加させることなくデータレートの高速化を行う他の手段として、図10に示すように、信号処理部を複数設けて並列処理する手法が考えられる。すなわち、センサユニット82に設けられた複数の単位リニアセンサ8181a、81b、81c...81iを3つの群に分けて各群ごとに信号処理部85を設け、3つの群で同時並列に読み取り動作を行う手法である。このような手法においても、水平転送レジスタの動作速度を増加させることなく、3画素加算モードにおける、リニアセンサ全体でのデータレートを従来の高解像度モードと同等にすることは可能である。しかしながら、このような構成では、センサユニットに設ける信号処理部の数が3倍に増加するため、センサユニットが大型化、複雑化するとともにコストアップを引き起こす。また、3つの信号処理部85から各々3分割された3画素加算信号が同時並列で出力されるため、画像読み取り装置側の画像処理部4での処理が、大幅に複雑化するという問題が生じる。本技術に係るリニアセンサ1においては、センサユニット12に設けられる信号処理部15は一つである。そして、この単一の信号処理部15から、3つの3画素加算信号が綺麗に分離された一つのユニット出力信号VoutALLとして、高解像度モードと同等のデータレートで出力される。そのため、本技術によれば、上記手法のような問題を生じることがなく、単一の信号処理部15からなる簡明な構成で、データレートの高速化を実現することができる。さらに、ユニット出力信号VoutALLは、第1のVout1,Vout2,Vout3、第2のVout1,Vout2,Vout3、第3のVout1,Vout2,Vout3...のようにVout1,Vout2,Vout3が周期的に繰り返して出力される。そして、第1のVout1,Vout2,Vout3は、Chip1,Chip2,Chip3の第1の3画素加算信号、第2のVout1,Vout2,Vout3は、Chip1,Chip2,Chip3の第2の3画素加算信号、第3のVout1,Vout2,Vout3は、Chip1,Chip2,Chip3の第3の3画素加算信号を各々有している。そのため、ユニット出力信号VoutALLを3データ間隔でサンプリングし、並べ直すことでChip1~Chip3の3画素加算信号を容易に抽出し、画像データを容易に生成することができる。そのため、信号処理部15自体も簡明な構成で、高速に画像データを生成することができる。なお、以上の説明では、n画素加算モードの例として、3画素加算の形態を例示したが、加算数nは2以上であれば良く、2画素加算や4画素加算等であっても良い。また、並列駆動する単位リニアセンサの数が3の場合を例示したが、画素の加算数n以下であればよい。以上、リニアセンサ1及び画像読み取り装置Sの実施形態について説明してきたが、本技術は以下のように構成することもできる。1複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの個数をmn≧m>2としたときに、前記センサ制御部は、各前記単位リニアセンサにおける前記n画素加算の電気信号の出力周期をnpとし、m個の前記単位リニアセンサの前記出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を前記信号処理部に出力させるリニアセンサ。2複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの数をmn≧m>2としたときに、各前記単位リニアセンサの前記出力部から出力される前記n画素加算の電気信号の出力周期はnpであり、m個の前記単位リニアセンサの各前記出力部から出力されるm個の前記n画素加算の電気信号は、信号相互の出力間隔がn/mp以下であり、各信号の出力時間が前記出力間隔未満であるように前記センサ制御部が制御するリニアセンサ3前記信号電荷の加算数である前記nと、前記並列に読み出す単位リニアセンサの数である前記mとが等しい1または2に記載のリニアセンサ。4前記複数の単位リニアセンサにおける前記水平転送部は、各々、前記光電変換部から読み出された信号電荷を前記水平転送パルスに応じて列方向に転送する水平転送レジスタと、前記水平転送レジスタにより転送されてきた信号電荷を前記出力部に転送する最終転送レジスタとを有し、前記n画素加算モードにおいて各前記単位リニアセンサの最終転送レジスタを駆動する最終転送パルスは、信号相互のパルス間隔がn/mp以下であり、転送時間が前記パルス間隔未満である1~3のいずれかに記載のリニアセンサ。5前記複数の単位リニアセンサにおける前記出力部は、各々、前記水平転送部により転送された信号電荷を電気信号に変換する電荷検出部と、前記電荷検出部により変換された前記電気信号を前記処理部に出力するための出力スイッチとを有し、前記n画素加算モードにおいて各前記単位リニアセンサの出力スイッチをオン/オフする出力スイッチ信号は、信号相互のスイッチ間隔がn/mp以下であり、オン時間が前記スイッチ間隔以下である1~4のいずれかに記載のリニアセンサ。6リニアセンサと、前記リニアセンサを移動するセンサ駆動機構と、前記リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備え、前記リニアセンサは、複数の光電変換部が1次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記1次元方向に複数並んで設けられたセンサユニットと、前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、個々の前記単位リニアセンサにおいて、隣接するnn>2個の前記光電変換部から読み出された信号電荷を加算してn画素加算の電気信号を前記出力部から前記信号処理部に出力させるn画素加算モードにおいて、各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をpとし、並列に読み出す前記単位リニアセンサの数をmn≧m>2としたときに、前記センサ制御部は、各前記単位リニアセンサにおける前記n画素加算の電気信号の出力周期をnpとし、m個の前記単位リニアセンサの前記出力部から、n/mp以下の出力間隔かつ前記出力間隔未満の出力時間で、順次n画素加算の電気信号を前記信号処理部に出力させ、前記信号処理部により処理された時系列のn画素加算データに基づいて前記画像処理部において前記画像データを生成させる画像読み取り装置。"