"主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、前記ジッタ信号の基となる信号を生成するジッタ信号生成部と、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅するバッファ回路と、前記電源線と前記バッファ回路との間および前記バッファ回路と接地線との間の少なくとも一方に介在し前記電源線から前記バッファ回路への供給電力を前記ジッタ信号の基となる信号の大きさに基づいて変化させることにより前記主信号に前記ジッタ信号を付加するジッタ信号付加部とを備えることを特徴とする半導体集積回路。前記バッファ回路は、第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタから構成される第1の直列回路と、第2のPチャネルMOSトランジスタおよび第2のNチャネルMOSトランジスタから構成される第2の直列回路とを有し、第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタのゲートに前記主信号が入力されるものであり、第1のPチャネルMOSトランジスタと第1のNチャネルMOSトランジスタとの間の接続点が第2のPチャネルMOSトランジスタと第2のNチャネルMOSトランジスタのゲートに共通接続され、第2のPチャネルMOSトランジスタと第2のNチャネルMOSトランジスタとの接続点に生じる電圧を出力し、前記ジッタ信号付加部は、前記第1の直列回路の電源線側および接地線側と前記第2の直列回路の電源線側および接地線側とに接続され、前記ジッタ信号生成部から出力される前記ジッタ信号の基となる信号の大きさに基づいてオンオフするMOSトランジスタから構成されることを特徴とする請求項1記載の半導体集積回路。前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部を備えることを特徴とする請求項1または請求項2記載の半導体集積回路。前記バッファ回路へ前記入力信号を送出する送信部と、前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する受信部とを備えることを特徴とする請求項1または請求項2記載の半導体集積回路。前記ジッタ信号生成部は、複数のシリアル出力型のシフトレジスタからなることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含むことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と前記送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と前記主信号に前記ジッタ信号を付加するジッタ信号付加部と前記主信号に前記ジッタ信号を付加してなる検査信号を受信する受信部と前記受信部で受信した前記検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、前記シフトレジスタに前記ジッタ信号の基となる信号を生成するためのデータを設定する工程と、前記ジッタ信号生成部が前記シフトレジスタを駆動して前記ジッタ信号の基となる信号を生成する工程と、前記バッファ回路が外部からの前記入力信号を増幅してなる前記主信号を出力する工程と、前記ジッタ信号付加部が前記主信号に前記ジッタ信号を付加する工程と、前記受信部が前記主信号に前記ジッタ信号を付加してなる前記検査信号を受信する工程と、前記受信部が受信した前記検査信号を前記検査対象回路が正しく解読するか否かを判定する工程とを含むことを特徴とする半導体集積回路のジッタ耐性を検査する検査方法。ところで、被検査対象の半導体集積回路の仕様が変わるとそれに応じて要求されるジッタ耐性が異なることがある。この場合、被検査対象の半導体集積回路それぞれに、各仕様に応じた検査信号を入力する必要がある。これに対して、特許文献1に記載された検査方法では、被検査対象の半導体集積回路の仕様の数に応じて、互いに異なる種類の検査信号を出力する信号発生回路を複数準備する必要があるので、検査コストの増大を招く虞がある。そこで、このような検査コストを増大を抑制できる検査方法の例として、被検査対象の半導体集積回路内に当該半導体集積回路の仕様に対応したジッタ信号を生成するジッタ信号生成部を設けるとともに、半導体集積回路内の信号伝送路上に主信号とジッタ信号とを加算して出力する加算器を設ける構成が考えられる。この構成によれば、準備すべき信号発生回路が、主信号を出力するもの1つだけでよいので、検査コストの低減を図ることができる。ところが、この検査方法では、検査終了後も半導体集積回路の信号伝送路上に加算器が残ることとなる。そうすると、半導体集積回路の通常使用時において、加算器自体がノイズ発生源となり、半導体集積回路に入力される主信号の特性劣化を招く虞がある。また、特許文献2に記載された検査方法では、半導体集積回路の耐電源ノイズ性能を検査することができるが、半導体集積回路が主信号にジッタ信号を付加してなる検査信号を正しく解読できるか否かを検査することはできない。本発明は、上記事由に鑑みてなされたものであり、ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化の抑制できる半導体集積回路を提供することを目的とする。本発明に係る半導体集積回路は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有する半導体集積回路であって、ジッタ信号の基となる信号を生成するジッタ信号生成部と、電源線と接地線との間に介在し、電源線からの電力供給を受けて外部から入力される主信号を増幅するバッファ回路と、電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在され、電源線からバッファ回路への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部とを備える。本構成によれば、ジッタ信号生成部が備わっていることにより、被検査対象の半導体集積回路の製造段階において当該半導体集積回路の仕様に対応したジッタ信号生成部を作り込むことができるので、当該半導体集積回路に対して検査信号を送信する信号発生源を半導体集積回路の仕様の数に応じて複数準備する必要がなくなるから、検査コストの低減を図ることができる。また、本構成によれば、ジッタ信号付加部が電源線とバッファ回路との間およびバッファ回路と接地線との間の少なくとも一方に介在し、半導体集積回路内の信号伝送路上に存在しないので、半導体集積回路の通常使用時において、半導体集積回路内の信号伝送路を伝送する主信号の特性がジッタ信号付加部で発生するノイズにより劣化してしまうことがない。また、本発明に係る半導体集積回路は、上記バッファ回路が、第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタから構成される第1の直列回路と、第2のPチャネルMOSトランジスタおよび第2のNチャネルMOSトランジスタから構成される第2の直列回路とを有し、第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタのゲートに上記主信号が入力されるものであり、第1のPチャネルMOSトランジスタと第1のNチャネルMOSトランジスタとの間の接続点が第2のPチャネルMOSトランジスタと第2のNチャネルMOSトランジスタのゲートに共通接続され、第2のPチャネルMOSトランジスタと第2のNチャネルMOSトランジスタとの接続点に生じる電圧を出力し、上記ジッタ信号付加部が、第1の直列回路の電源線側および接地線側と第2の直列回路の電源線側および接地線側とに接続され、上記ジッタ信号生成部から出力される上記ジッタ信号の基となる信号の大きさに基づいてオンオフするMOSトランジスタから構成されるものであってもよい。また、本発明に係る半導体集積回路は、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部を備えるものであってもよい。また、本発明に係る半導体集積回路は、上記バッファ回路へ上記入力信号を送出する送信部と、上記主信号に上記ジッタ信号を付加してなる上記検査信号を受信する受信部とを備えるものであってもよい。本構成によれば、主信号を出力する送信部を備えることにより、外部から主信号を取得する必要がなくなるので、検査システム100の簡素化を図ることができる。また、本発明に係る半導体集積回路は、上記ジッタ信号生成部が、複数のシリアル出力型のシフトレジスタからなるものであってもよい。本構成によれば、シフトレジスタに格納されたデータを変更するだけで所望のジッタ信号を生成することができるので、ジッタ耐性の検査を容易に行うことができるようになる。また、本発明は、複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と外部からの主信号を増幅して出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。また、本発明は、信号を送信する送信部と複数のシリアル出力型のシフトレジスタからなるジッタ信号生成部と送信部からの入力信号を増幅してなる主信号を出力するバッファ回路と主信号にジッタ信号を付加するジッタ信号付加部と主信号にジッタ信号を付加してなる検査信号を受信する受信部と受信部で受信した検査信号を解読する検査対象回路とを備える半導体集積回路のジッタ耐性を検査する検査方法であって、シフトレジスタにジッタ信号の基となる信号を生成するためのデータを設定する工程と、ジッタ信号生成部がシフトレジスタを駆動してジッタ信号の基となる信号を生成する工程と、バッファ回路が外部からの入力信号を増幅してなる主信号を出力する工程と、ジッタ信号付加部が主信号にジッタ信号を付加する工程と、受信部が主信号にジッタ信号を付加してなる検査信号を受信する工程と、受信部が受信した検査信号を検査対象回路が正しく解読するか否かを判定する工程とを含む半導体集積回路のジッタ耐性を検査する検査方法であってもよい。本構成によれば、シフトレジスタに所望のジッタ信号に対応したデータを設定しておくだけで、所望のジッタ信号を生成することができるので、ジッタ耐性の検査の容易化を図ることができる。<実施の形態1><1>構成<1-1>検査システム本実施の形態に係る検査システム100は、半導体集積回路101のジッタ耐性の検査を行うものであり、図1に示すように、通信機能を有する半導体集積回路101,102と、半導体集積回路101,102が搭載された検査ボード103と、検査ボード103に接続されたLSIテスタ104とから構成される。ここで、主信号とは、所定の周波数の搬送信号を送信したい所望のデータを示す信号で変調してなる信号を意味する。半導体集積回路101は、入力端子112を介して主信号を受信するインターフェース回路111と、インターフェース回路111から出力される信号を処理する信号処理回路113と、信号処理回路113で生成される検査結果信号を出力するための検査信号端子I2とを備える。この半導体集積回路101の詳細は、後述する。半導体集積回路102は、主信号を出力端子122を介して送信する送信回路121と、LSIテスタ104から制御信号が入力される制御信号端子I1とを備える。この送信回路121は、所定の周波数の搬送信号と、LSIテスタ104から半導体集積回路102に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。検査ボード103には、半導体集積回路101,102の各端子に電気的に接続する配線L1,L2,L3,L4が設けられている。ここで、半導体集積回路101の入力端子112と半導体集積回路102の出力端子122とは、検査ボード103上に設けられた配線L1を介して電気的に接続されている。LSIテスタ104は、電源図示せずと信号入出力部図示せずとを備える。そして、LSIテスタ104は、半導体集積回路101の電源端子Iccおよび半導体集積回路102の電源端子Iccに、検査ボード103の配線L2を介して電力供給する。また、LSIテスタ104は、半導体集積回路102の制御信号端子I1に検査ボード103の配線L3を介して制御信号を入力するとともに、半導体集積回路101の検査信号端子I2から検査ボード103の配線L4を介して検査結果信号を取得する。また、このLSIテスタ104は、テスト条件を変更するか否かを判定するためのテスト条件変更フラグ保持部図示せずを備えており、テスト条件変更フラグ保持部の設定内容が1であれば、テスト条件の変更を実施し、設定内容が0であれば、テスト条件の変更を行わない。この動作については、後述<2-1>で詳しく説明する。<1-2>半導体集積回路の詳細構成半導体集積回路101は、図2に示すように、クロック信号生成部114と、インターフェース回路111と、ジッタ信号情報記憶部115と、信号処理回路113とを備える。クロック信号生成部114は、PLL発振器を備えており、入力端子112に入力された信号を取得して、当該信号からクロック信号Clkを生成する。インターフェース回路111は、ジッタ信号生成部50と、バッファ回路10と、ジッタ信号付加部30と、受信部60とを備える。ジッタ信号生成部50は、6つのシリアル出力型シフトレジスタ51,52,,56と、各シフトレジスタ51,52,,56を制御するフラグ保持部57とから構成される。このシフトレジスタ51,52,,56は、クロック信号生成部114で生成されたクロック信号Clkにより駆動してジッタ信号を構成する6つの信号成分を出力する。そして、ジッタ信号生成部50は、6つのシフトレジスタ51,52,,56からジッタ信号の基となる信号を出力する。ここで、シフトレジスタ51,52,,56は、複数のフリップフロップ回路51aを縦続接続し、最終段のフリップフロップ回路51aの出力を初段のフリップフロップ回路51aの入力に接続してなるループ構成となっている。また、各シフトレジスタ51,52,,56には、セレクタ51bが設けられている。このセレクタ51bは、データ入力側に切り替えられているときは、シフトレジスタ51,52,,56がジッタ情報記憶部115に接続され、ジッタ信号出力側に切り替えられているときは、シフトレジスタ51,52,,56の最終段のフリップフロップ回路51aの出力側と初段のフリップフロップ回路51aの入力側とが接続される。また、このセレクタ51bは、フラグ保持部57の設定内容に基づいて切り替わるものであり、フラグ保持部57の設定内容が1であれば、データ入力側に切り替わり、設定内容が0であれば、ジッタ信号出力側に切り替わる。バッファ回路10は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する2段の増幅回路から構成されている。具体的には、バッファ回路10は、電源線Vccと接地線GNDとの間に介在する3つの第1の直列回路からなる1段目の増幅回路と、3つの第1の直列回路それぞれに接続される3つの第2の直列回路からなる2段目の増幅回路とからなる。ここで、第1の直列回路としては、入力端子112にゲートが接続されたPチャネルMOSトランジスタ第1のPチャネルMOSトランジスタ11およびNチャネルMOSトランジスタ第1のNチャネルMOSトランジスタ21から構成される直列回路、入力端子112にゲートが接続されたPチャネルMOSトランジスタ12およびNチャネルMOSトランジスタ22から構成される直列回路、入力端子112にゲートが接続されたPチャネルMOSトランジスタ13およびNチャネルMOSトランジスタ23から構成される直列回路の3つがある。また、第2の直列回路としては、PチャネルMOSトランジスタ11およびNチャネルMOSトランジスタ21の間の接続点にゲートが接続されたPチャネルMOSトランジスタ第2のPチャネルMOSトランジスタ14およびNチャネルMOSトランジスタ第2のNチャネルMOSトランジスタ24から構成される直列回路、PチャネルMOSトランジスタ12およびNチャネルMOSトランジスタ22の間の接続点にゲートが接続されたPチャネルMOSトランジスタ15およびNチャネルMOSトランジスタ25から構成される直列回路、PチャネルMOSトランジスタ13およびNチャネルMOSトランジスタ23の間の接続点にゲートが接続されたPチャネルMOSトランジスタ16およびNチャネルMOSトランジスタ26から構成される直列回路の3つがある。そして、PチャネルMOSトランジスタ14とNチャネルMOSトランジスタ24との接続点と、PチャネルMOSトランジスタ15とNチャネルMOSトランジスタ25との接続点と、PチャネルMOSトランジスタ16とNチャネルMOSトランジスタ26との接続点とが、受信部60に共通接続されている。ジッタ信号付加部30は、PチャネルMOSトランジスタ31,32,33と、NチャネルMOSトランジスタ41,42,43とから構成される。ここで、PチャネルMOSトランジスタ31,32,33は、バッファ回路10の第1の直列回路および第2の直列回路の高電位側と電源線Vccとの間に接続されている。また、NチャネルMOSトランジスタ41,42,43は、バッファ回路10の第1の直列回路および第2の直列回路の低電位側と接地線GNDとの間に接続されている。ここで、PチャネルMOSトランジスタ31,32,33は、それぞれシフトレジスタ51,52,53のゲートに接続され、NチャネルMOSトランジスタ41,42,43は、それぞれシフトレジスタ54,55,56のゲートに接続されている。受信部60は、通常使用時は、入力端子112からバッファ回路10を介して伝送してくる信号を受信し、信号処理回路113が処理できるリードデータに変換して出力する。そして、ジッタ耐性検査時においては、受信部60は、バッファ回路10から出力される検査信号を受信することになる。この受信部60は、例えば、可変利得増幅器、フィルタ、コンパレータ、復調回路、PLL回路およびデコーダ回路を備える。ここで、可変利得増幅器は、バッファ回路10から入力される信号を増幅してフィルタに出力する。すると、フィルタは、所定の周波数成分を抽出してコンパレータに出力する。そして、コンパレータは、フィルタから出力された信号の振幅としきい値とを比較して2値化し、デジタルパルス信号に変換して復調回路およびPLL回路に出力する。すると、PLL回路は、入力される信号の周波数に応じたクロック信号を生成し復調回路に出力する。復調回路は、コンパレータから入力される信号に対して、当該クロック信号に基づいて復調処理を行い、復調して得られた信号をデコーダ回路に出力する。すると、デコーダ回路が、復調回路から入力される信号をデコードして、リードデータとして出力する。ジッタ信号情報記憶部115は、メモリを備えており、ジッタ信号の内容を示すデータSig1,Sig2、、Sig6を、各シフトレジスタ51,52,,56に対応づけて保持している。このジッタ信号情報記憶部115は、6本の信号線から構成されるデータバスを介してジッタ信号生成部50に接続されている。信号処理回路113は、受信部60から入力されるリードデータを処理した結果を出力端子I2から出力する。<2>動作<2-1>検査フロー本実施の形態に係る半導体検査装置の検査フローを図3に示す。まず、LSIテスタ104が、半導体集積回路101,102に電力を供給し、互いに信号の送受信が可能な状態にするステップS1。次に、LSIテスタ104は、半導体集積回路102に対して信号送信コマンドを送信するとともに、半導体集積回路101に対して信号受信コマンドを送信する。そして、半導体集積回路102は、信号送信コマンドを受信すると、主信号の送信を開始する。また、半導体集積回路101の受信部60は、信号受信コマンドを受信すると、バッファ回路10から出力される検査信号の受信を開始するステップS2。このとき、半導体集積回路101のクロック信号生成部114は、入力端子112から入力される主信号に基づいてクロック信号Clkを生成し、生成したクロック信号Clkのジッタ信号生成部50への入力を開始する。そして、LSIテスタ104は、ジッタ信号情報記憶部115に各シフトレジスタ51,52,,56に格納するデータを書き込むステップS3。続いて、LSIテスタ104は、ジッタ信号生成部50のフラグ保持部57の設定内容を1に設定することにより、セレクタ51bをデータ入力側の経路に切り替えることにより、ジッタ信号情報記憶部115が保持するジッタ情報を示すデータSig1,Sig2、、Sig6がシフトレジスタ51,52,,56に格納するステップS4。このとき、ジッタ信号生成部50では、入力されるクロック信号Clkに同期して、ジッタ信号情報記憶部115が保持するジッタ情報を示すデータSig1,Sig2、、Sig6がシフトレジスタ51,52,,56に格納されていく。その後、LSIテスタ104は、フラグ保持部57の設定内容を0に変更することで、セレクタ51bをジッタ信号出力側に切り替えることにより、各シフトレジスタ51,52,,56から、対応するMOSトランジスタのゲートに、格納されたデータに応じた電圧が印加されるようにして、主信号にジッタ信号を付加してなる検査信号を生成するステップS5。そして、LSIテスタ104は、信号処理回路113から入力される検査結果信号に基づいて半導体集積回路101のジッタ耐性を判定するステップS6。ここにおいて、LSIテスタ104は、検査結果信号に基づいて、受信部60から出力されるリードデータが半導体集積回路102に入力したテストデータに一致するか否かを判定する。最後に、LSIテスタ104は、テスト条件を変更するか否かを判定するステップS7。ここにおいて、LSIテスタ104は、テスト条件変更フラグ保持部の設定内容が1であれば、テスト条件を変更するものとして、再びステップS3の処理に移行する。一方、テスト条件変更フラグ保持部の設定内容が0であれば、そのままテストを終了する。なお、ジッタ耐性の検査を終了して半導体集積回路101を出荷する際には、LSIテスタ104は、まず、検査ボード103を介して半導体集積回路101のジッタ信号情報記憶部115のメモリに格納されているデータのうち、シフトレジスタ51,52,53に対応するデータを全て000に書き換えるとともに、シフトレジスタ54,55,56に対応するデータを全て111に書き換える。その後、LSIテスタ104は、フラグ保持部57に対してジッタ設定モード通知信号を送信し、フラグ保持部57にセレクタ51bをデータ入力側の経路に切り替えさせる。以後、半導体集積回路101は、電源が投入される毎に、ジッタ信号情報記憶部115が保持するシフトレジスタ51,52,53に対応するデータ000とシフトレジスタ54,55,56に対応するデータ111とがシフトレジスタ51,52,,56に格納されることになる。これにより、半導体集積回路101では、通常使用時において、PチャネルMOSトランジスタ31,32,33およびNチャネルMOSトランジスタ41,42,43が常にオン状態で維持されることになる。<2-2>ジッタ信号と検査信号との関係本実施の形態に係るジッタ信号の経時変化と検査信号の経時変化との関係について説明する。図4に主信号、ジッタ信号が付加されていない場合に、受信部60が受信する信号のタイムチャート、シフトレジスタ51,52,,56それぞれから出力される信号成分のタイムチャートおよび検査信号のタイムチャートを示す。ここにおいて、主信号の周期とクロック信号の周期とが同じであるものであり、PチャネルMOSトランジスタ31,32,33およびNチャネルMOSトランジスタ41,42,43のオン抵抗は、大きさRで等しいとして説明する。図4aに示すように、所定の周期の矩形波状の主信号が入力される場合について説明する。ここにおいて、時刻T1では、PチャネルMOSトランジスタ11,12,,16およびNチャネルMOSトランジスタ21,22,,26のゲートに負バイアスが印加されるので、PチャネルMOSトランジスタ11,12,,16がオン状態となり、NチャネルMOSトランジスタ21,22,,26がオフ状態となる。従って、受信部60には、電圧V2が出力されることになる。一方、時刻T2では、PチャネルMOSトランジスタ11,12,,16およびNチャネルMOSトランジスタ21,22,,26のゲートに正バイアスが印加されるので、PチャネルMOSトランジスタ11,12,,16がオフ状態となり、NチャネルMOSトランジスタ21,22,,26がオン状態となる。従って、受信部60には、電圧V1が出力されることになる。従って、ジッタ信号を付加しないときは、図4bに示すように、入力される主信号に対して位相が半周期だけずれた信号が受信部60に入力されることになる。なお、本説明では簡単化のため、図4では位相を半周期だけずれた信号としているが、実際の位相のずれは、バッファ回路10の性能に依存する。そして、シフトレジスタ51,52,53の出力が、時間とともに図4cに示すような変化をする場合、時刻T0T1では、PチャネルMOSトランジスタ31,32,33の全てがオン状態であるから、オン抵抗はR/3となり、受信部60に入力される信号の立ち上がりの遷移時間はTa1となる。時刻T2T3では、PチャネルMOSトランジスタ31だけがオン状態であり、PチャネルMOSトランジスタ32,33がオフ状態であるから、オン抵抗はRとなるので、受信部60に入力される信号の遷移時間はTa3となる。時刻T4T5では、PチャネルMOSトランジスタ31,33がオン状態であり、PチャネルMOSトランジスタ32がオフ状態であるから、オン抵抗は2/3Rとなるので、受信部60に入力される信号の大きさはTa2となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ta1<Ta2<Ta3となる。また、シフトレジスタ54,55,56の出力が、時間とともに図4eに示すような変化をする場合、時刻T0T1では、NチャネルMOSトランジスタ41,42,43の全てがオン状態であるから、オン抵抗はR/3となり、受信部60に入力される信号の立ち下がりの遷移時間はTb1となる。時刻T2T3では、NチャネルMOSトランジスタ41だけがオン状態であり、PチャネルMOSトランジスタ42、43がオフ状態であるから、オン抵抗はRとなるので、受信部60に入力される信号の遷移時間はTb3となる。時刻T4T5では、NチャネルMOSトランジスタ41、43がオン状態であり、NチャネルMOSトランジスタ42がオフ状態であるから、オン抵抗は2/3Rとなるので、受信部60に入力される信号の遷移時間はTb2となる。なお、トランジスタのオン抵抗が小さいほど信号の遷移時間は短くなるため、Ta1<Ta2<Ta3となる。結局、検査信号は、図4gに示す時間波形を有することになる。即ち、主信号に同期してトランジスタのオン抵抗を変化させることで信号の立ち上がり、立下がりの遅延時間を変化させて、所望の条件のジッタを付加することができる。<実施の形態2>本実施の形態に係る検査システム200は、半導体集積回路201のジッタ耐性の検査を行うものであり、図5に示すように、検査対象となる半導体集積回路201と、半導体集積回路201が搭載された検査ボード103と、検査ボード103に接続されたLSIテスタ104とから構成される。ここで、半導体集積回路201は、LSIテスタ104との間で制御信号および検査結果信号の送受信を行うための信号端子I3を備えており、LSIテスタ104は、この信号端子I3と検査ボード103の配線L5とを介して制御信号の入力および検査結果信号の取得を行う。なお、実施の形態1と同様の構成については、図1および図2と同一の符号を付して適宜説明を省略する。また、検査システム200の動作は、実施の形態1と同様なので説明を省略する。半導体集積回路201は、図6に示すように、出力端子213と、クロック信号生成部114と、第1のインターフェース回路211と、ジッタ信号情報記憶部115と、第2のインターフェース回路212とを備える。第1のインターフェース回路211は、バッファ回路10と、ジッタ信号生成部50と、ジッタ信号付加部30と、送信部70とを備える。また、第2のインターフェース回路212は、バッファ回路10と、受信部60とを備える。ここで、受信部60の構成は実施の形態1と同様なので説明を省略する。ジッタ信号生成部50は、クロック信号生成部114から出力されるクロック信号Clkにより駆動してジッタ信号を構成する6つの信号成分を出力する。なお、ジッタ信号生成部50の構成は、実施の形態1と同様なので、説明を省略する。送信部70は、バッファ回路10に対して主信号を送信する。この送信部70は、所定の周波数の搬送信号と、LSIテスタ104から半導体集積回路102に入力されるテストデータを示すテスト信号とを生成して、搬送信号をテスト信号で変調してなる主信号を出力する。バッファ回路10は、電源線と接地線との間に介在し、前記電源線からの電力供給を受けて外部から入力される前記主信号を増幅する2段の増幅回路から構成されている。具体的には、バッファ回路10は、電源線Vccと接地線GNDとの間に介在する3つの第1の直列回路からなる1段目の増幅回路と、3つの第1の直列回路それぞれに接続される3つの第2の直列回路からなる2段目の増幅回路とからなる。ここで、第1の直列回路としては、送信部70にゲートが接続されたPチャネルMOSトランジスタ第1のPチャネルMOSトランジスタ11およびNチャネルMOSトランジスタ第1のNチャネルMOSトランジスタ21から構成される直列回路、送信部70にゲートが接続されたPチャネルMOSトランジスタ12およびNチャネルMOSトランジスタ22から構成される直列回路、送信部70にゲートが接続されたPチャネルMOSトランジスタ13およびNチャネルMOSトランジスタ23から構成される直列回路の3つがある。また、第2の直列回路としては、PチャネルMOSトランジスタ11およびNチャネルMOSトランジスタ21の間の接続点にゲートが接続されたPチャネルMOSトランジスタ第2のPチャネルMOSトランジスタ14およびNチャネルMOSトランジスタ第2のNチャネルMOSトランジスタ24から構成される直列回路、PチャネルMOSトランジスタ12およびNチャネルMOSトランジスタ22の間の接続点にゲートが接続されたPチャネルMOSトランジスタ15およびNチャネルMOSトランジスタ25から構成される直列回路、PチャネルMOSトランジスタ13およびNチャネルMOSトランジスタ23の間の接続点にゲートが接続されたPチャネルMOSトランジスタ16およびNチャネルMOSトランジスタ26から構成される直列回路の3つがある。そして、PチャネルMOSトランジスタ14とNチャネルMOSトランジスタ24との接続点と、PチャネルMOSトランジスタ15とNチャネルMOSトランジスタ25との接続点と、PチャネルMOSトランジスタ16とNチャネルMOSトランジスタ26との接続点とが、出力端子213と第2のインターフェース回路212のバッファ10とに共通接続されている。ジッタ信号付加部30は、PチャネルMOSトランジスタ31,32,33と、NチャネルMOSトランジスタ41,42,43とから構成される。ここで、PチャネルMOSトランジスタ31,32,33は、バッファ回路10の第1の直列回路および第2の直列回路の高電位側と電源線Vccとの間に接続されている。また、NチャネルMOSトランジスタ41,42,43は、バッファ回路10の第1の直列回路および第2の直列回路の低電位側と接地線GNDとの間に接続されている。ここで、PチャネルMOSトランジスタ31,32,33は、それぞれシフトレジスタ51,52,53のゲートに接続されている。また、NチャネルMOSトランジスタ41,42,43は、それぞれシフトレジスタ54,55,56のゲートに接続されている。なお、出力端子213は、第1のインターフェース回路211のバッファ回路10の出力を外部へ送出するためのものである。そして、この半導体集積回路201は、ジッタ信号生成部50のシフトレジスタ51,52,53にデータ000を格納し、シフトレジスタ54,55,56にデータ111を格納しておくことで、ジッタ成分が付加されていない信号を送出することができるので、実施の形態1で説明した主信号を送信する半導体集積回路として使用することができる。<変形例>1前述の実施の形態2では、第1のインターフェース回路211から出力される検査信号が、半導体集積回路201の内部に設けられた配線を介して第1のインターフェース回路212に入力される例について説明したが、これに限定されるものではない。例えば、図7に示すように、第1のインターフェース回路212それぞれに対応する入力端子144を設けて、第1のインターフェース回路211から出力端子213を介して出力される検査信号を、検査ボード103に形成された配線を経由して入力端子214に入力するようにしてもよい。2前述の実施の形態1および2では、バッファ回路10が第1の直列回路と第2の直列回路とを3つずつ備える例について説明したが、これに限定されるものではなく、第1の直列回路と第2の直列回路をそれぞれ4つ以上備えるものであってもよいし、2つ備えるものであってもよい。3前述の実施の形態1および2では、ジッタ信号情報記憶部115がシフトレジスタ51,52,,56に格納するデータを予め記憶しておくメモリを備えた例について説明したが、これに限定されるものではない。例えば、LSIテスタ104が、検査ボード103を介して直接、シフトレジスタ51,52,,56にデータを格納するようにしてもよい。4前述の実施の形態1および2では、クロック信号Clkが主信号に同期している例について説明したが、これに限定されるものではなく、クロック信号Clkが主信号に同期していないものであってもよい。5前述の実施の形態1および2では、半導体集積回路101,201のジッタ耐性の検査方法として説明したが、これに限定されるものではない。例えば、半導体集積回路100,141のジッタ耐性の検査結果に基づいて、PチャネルMOSトランジスタ31,32,33およびNチャネルMOSトランジスタ41,42,43それぞれのオンオフ状態を適宜変更するようにしてもよい。6前述の実施の形態1および2では、ジッタ耐性をLSIテスタ104が判定する例について説明したが、これに限定されるものではない。例えば、半導体集積回路101,201に搭載した比較回路図示せずにより判定するものであってもよい。この場合、比較回路に接続されたメモリやレジスタに予め主信号の論理値を格納しておき、当該主信号の論理値が検査信号の論理値と一致するか否かを確認するようにすればよい。7前述の実施の形態1および2において、第1の直列回路および第2の直列回路の容量成分の大きさおよびオン抵抗の大きさを、バッファ回路10に含まれる第1の直列回路および第2の直列回路の数に応じて適宜変更するようにしてもよい。例えば、第1の直列回路および第2の直列回路が3個の場合に、各入力容量をC、各オン抵抗をRとし、第1の直列回路および第2の直列回路が9個の場合に、各入力容量をC/3、各オン抵抗を3Rとしてもよい。8前述の実施の形態1および2では、バッファ回路10の高電位側と電源線Vccとの間にPチャネルMOSトランジスタ31,32,33が接続され、バッファ回路10の低電位側と接地線GNDとの間にNチャネルMOSトランジスタ41,42,43が接続されてなる例について説明したが、これに限定されるものではない。例えば、バッファ回路10の高電位側と電源線Vccとの間、または、バッファ回路10の低電位側と接地線GNDとの間のいずれか一方だけにPチャネルMOSトランジスタ或いはNチャネルMOSトランジスタが接続されてなるものであってもよい。"