"半導体基板と、前記半導体基板に形成された第1導電型半導体からなるベース領域と、前記ベース領域内に形成された第2導電型半導体からなるエミッタ領域と、第2導電型半導体領域からそれぞれ形成され、前記エミッタ領域に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のコレクタ領域と、前記複数のコレクタ領域間を所定の電気抵抗で接続する抵抗性接続部と、を有するトランジスタ型保護素子。前記抵抗性接続部は、前記複数のコレクタ領域の何れかに接合降伏が発生するバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている第2導電型半導体領域である請求項1に記載のトランジスタ型保護素子。前記複数のコレクタ領域の冶金学的接合深さは、前記抵抗性接続部である前記第2導電型半導体領域の冶金学的接合深さより大きい請求項2に記載のトランジスタ型保護素子。前記複数のコレクタ領域のうち、前記エミッタ領域に最も近いコレクタ領域には、当該コレクタ領域から前記エミッタ領域の側に延在し、エミッタ領域とは離間した、前記抵抗性接続部より低濃度な第2導電型の電界緩和領域が形成されている請求項3に記載のトランジスタ型保護素子。前記抵抗性接続部は、前記複数のコレクタ領域の各々に対してコンタクト部を介して接続された、少なくとも1つの薄膜抵抗を含む請求項1に記載のトランジスタ型保護素子。前記ベース領域より高濃度な第1導電型半導体からなるコンタクト領域が、前記エミッタ領域の、前記複数のコレクタ領域が配置される側と反対側で前記ベース領域に接触して形成されている請求項3,4または5に記載のトランジスタ型保護素子。第1の配線と第2の配線とに接続された回路と、前記第1の配線と前記第2の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、を同一の半導体基板に有し、前記トランジスタ型保護素子は、前記半導体基板に形成された第1導電型半導体からなるベース領域と、前記ベース領域内に形成された第2導電型半導体からなるエミッタ領域と、第2導電型半導体領域からそれぞれ形成され、前記エミッタ領域に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れた複数のコレクタ領域と、前記複数のコレクタ領域間を所定の電気抵抗で接続する抵抗性接続部と、を有する半導体集積回路。上記特許文献1に記載のMOSトランジスタ型保護素子では、自身が接合降伏を起こすときに抵抗層として機能するN型不純物領域抵抗性降伏領域が、ゲート電極とパターン上で重なっている。そのため、ドレイン耐圧に制約が多く、高耐圧化ができない。より詳細には、特許文献1の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、保護対象である内部回路の耐圧に対して適切な大きさのドレイン耐圧をMOSトランジスタ型保護素子で設定することは非常に困難である。特許文献1に記載の保護素子は、2つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、抵抗性降伏領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。また、特許文献1のように高濃度不純物領域と低濃度不純物領域とを交互に4つ形成した場合、エリアペナルティが大きい。本発明は、保護素子のターンオン電圧保護耐圧を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子を提供するためのものである。また、本発明は、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路を提供するためのものである。本発明に関わるトランジスタ型保護素子は、半導体基板と、半導体基板に形成された第1導電型半導体からなるベース領域と、ベース領域内に形成されるエミッタ領域、複数のコレクタ領域および抵抗性接続部とを有する。前記エミッタ領域は、前記ベース領域内に形成された第2導電型半導体からなる。前記複数のコレクタ領域は、第2導電型半導体領域からそれぞれ形成されている。前記複数のコレクタ領域は、エミッタ領域に対し、それぞれが所定の距離以上離れ、かつ、互いの間も離れている。前記抵抗性接続部は、前記複数のコレクタ領域間を所定の電気抵抗で接続する。本発明では好適に、前記抵抗性接続部は、前記複数のコレクタ領域の何れかに接合降伏が発生するバイアスの印加時に空乏化されない領域が残るように、冶金学的接合形状と濃度プロファイルが決められている第2導電型半導体領域である。このように抵抗性接続部が第2導電型半導体領域の場合を以下、好ましい形態1と呼ぶ。あるいは好適に、前記抵抗性接続部は、前記複数のコレクタ領域の各々に対してコンタクト部を介して接続された、少なくとも1つの薄膜抵抗を含む。この抵抗性接続部が薄膜抵抗を含む場合を以下、好ましい形態2と呼ぶ。上記構成によれば、エミッタ領域の電位ベース領域を同電位としても可を基準として、例えば、複数のコレクタ領域の1つに所定のバイアスを印加する。このバイアスを大きくしていくとすると、複数のコレクタ領域の各々とベース領域との間で、冶金学的接合位置から深さ方向の両側に空乏層が延びる。好ましい形態1では、このときさらに、抵抗性接続部である第2導電型半導体領域とベース領域間でも、その冶金学的接合位置から深さ方向の両側に空乏層が延びる。そして、あるバイアスで複数のコレクタ領域の何れかに接合降伏が発生する。接合降伏が一旦発生すると、当該接合降伏が発生したコレクタ領域からエミッタ領域に電流が流れる。これによりベース領域の電位が上昇し、ベース領域とエミッタ領域間のPN接合を順バイアスする。以後は、エミッタ領域、ベース領域、複数のコレクタ領域をそれぞれ、エミッタ、ベース、コレクタとするバイポーラトランジスタがオンする。バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したベース領域表面側を電流が流れるようになる。好ましい形態1では、この最初に接合降伏が発生するときに、抵抗性接続部となる第2導電型半導体領域で空乏化されない領域が残るように、その冶金学的接合形状と濃度プロファイルが決められている。よって、以後、バイアスが大きくなる過程で、今までと同様に抵抗層として抵抗性降伏領域が機能する。一方、好ましい形態2では薄膜抵抗を有するため、抵抗層として機能するか否かはバイアスの大きさに依存しない。つまり、好ましい形態2では薄膜抵抗が常に抵抗層として機能する。上記何れの形態でも、次の接合降伏が発生するときのキャリア通路が確保される。このため好ましい形態1では、接合降伏の発生可能箇所が複数のコレクタ領域と、その間を接続する抵抗性接続部の第2導電型半導体領域との広い範囲に及ぶ。一方、好ましい形態2では、接合降伏の発生可能箇所が複数のコレクタ領域に分散される。ここで最初に接合降伏ここでは雪崩降伏を接合降伏の一例とするが発生するコレクタ領域を、第1降伏領域と便宜的に呼ぶ。第1降伏領域で雪崩降伏が発生すると、バイポーラ動作で注入されるエミッタ電流は、エミッタ領域により近い側のコレクタ領域に集められる。バイポーラ動作によってデバイス特性がスナップバックすると、コレクタ電圧が下がる。そのため、第1降伏領域コレクタでの雪崩降伏は弱まる。代わりに、エミッタ領域から注入された電子が、第1降伏領域以外の他のコレクタ領域以下、第2降伏領域と呼ぶで加速されて雪崩降伏を起こす。そのため、当該第2降伏領域での雪崩降伏が強まる。電位はエミッタ領域を基準として決まるため、上記2段階の雪崩降伏に寄与する電流が、バラスト抵抗として機能する抵抗性接続部を通って流れる。そのため、その電流と抵抗値から計算される電圧降下分だけ第2降伏領域の電位が持ち上げられる。よって、電位が持ち上げられた第2降伏領域で再度、接合降伏が発生しやすくなる。結果として、第1降伏領域と第2降伏領域の両方で接合降伏が起きる。コレクタ領域が3個以上の場合、上記雪崩降伏が強まるコレクタ領域が、次々に連鎖的に変化する。このように接合降伏箇所が分散される結果として、電流による温度上昇箇所が広い範囲に分布するようになる。バイポーラ動作によって保護素子にノイズ除去に有効な大きい電流が流れ始めるターンオン電圧は、複数のコレクタ領域の接合形状や濃度プロファイルで決まる。特に好ましい形態1では、さらに、抵抗性接続部としての第2導電型半導体の接合形状や濃度プロファイルによっても、上記ターンオン電圧が決まる。したがって、そのターンオン電圧に対する制約条件はできる限り少ないほうが汎用的で使いやすい保護素子が実現できる。各コレクタ領域のエミッタ側端が、エミッタ領域から所定の距離以上、離れている。よって、耐圧を確保しながらターンオン電圧を決める際に、当該耐圧による制約がなく、その分、自由にターンオン電圧を決める設計が可能である。このバイポーラトランジスタ型の保護素子は、集積回路にも適用される。本発明によれば、保護素子のターンオン電圧保護耐圧を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子が提供される。また、本発明によって、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路が提供される。本発明の実施形態を、図面を参照して説明する。以下、次の順で説明を行う。1.第1の実施形態MOS型:電界緩和領域を有するドレイン構造...製造方法ならびに比較例との対比を含む2.第2の実施形態MOS型:第1の実施形態のドレイン構造から電界緩和領域を省略3.第3の実施形態バイポーラ型:第1の実施形態の構造からゲート電極を省略4.第4の実施形態MOS型:第1の実施形態の構造に、ソース側の低濃度領域を追加5.第5の実施形態MOS型:抵抗性接続部を配線層により形成6.変形例<1.第1の実施の形態>[保護回路の適用例]図1Aと図1Bに、第1~第5の実施形態に関わる保護素子を用いた保護回路の適用例を示す。図1Aと図1Bに図解する保護回路破線で囲む部分は、内部回路を保護するための回路であり、本例では1つのNMOSトランジスタから構成されている。保護回路を構成するトランジスタはPMOSトランジスタでもよい。ただし、NMOSトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。このようなMOSトランジスタ型の保護素子を符号TRmで表記している。なお、保護素子は内部回路を含む集積回路に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図1Aと図1Bに示す構成は、本発明の半導体集積回路の一実施例に該当する。また、MOSトランジスタ型保護素子TRmは、本発明のトランジスタ型保護素子の一実施例に該当する。MOSトランジスタ型保護素子TRmは、そのドレインが電源電圧VDDの供給線に接続され、そのソースがGND線に接続されている。MOSトランジスタ型保護素子TRmのゲートはGND線に接続されている。このため、かかる接続形態のMOSトランジスタはGGMOSトランジスタと呼ばれる。電源電圧VDDの供給線とGND線との間には内部回路が接続されている。このため内部回路は、電源電圧VDDで駆動される。図1Aと図1Bには、符号I/Oにより表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線以後、総称して信号線と呼ぶが内部回路に接続されている。この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧VDDの供給線との間に、信号線側をアノードとする保護ダイオードD1が接続されている。また、信号線とGND線との間に、GND線側をアノードとする保護ダイオードD2が接続されている。なお、保護ダイオードD1D2に代えて本発明が適用されたGGMOSトランジスタを追加してもよい。図1Aは、電源端子に正電荷のサージが入った場合の保護回路の動作説明図である。電源電圧VDDの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧VDDの供給線の電位が上昇する。電源電圧VDDの供給線の電位が内部回路の破壊電圧に達する前に、MOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。図1Bは、I/O端子に正電荷のサージが入った場合の保護回路の動作説明図である。I/O端子に正電荷のサージが入ると、保護ダイオードD1が順方向にバイアスされてターンオンし、サージを電源電圧VDDの供給線に流す。次に、電源電圧VDDの供給線が所定の電位に達するとMOSトランジスタ型保護素子TRmがターンオンして導通状態に移行する。そのためサージが、MOSトランジスタ型保護素子TRmを通してGND線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードD1がオンする必要がある。また、内部回路のトランジスタのドレイン耐圧を超える前に、MOSトランジスタ型保護素子TRmがオンする必要がある。これにより、内部回路は、高電圧による破壊を免れる。以上より、MOSトランジスタ型保護素子TRmは、以下の要件を備えている必要がある。サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。ターンオン後のインピーダンスが十分低い。ターンオンしていないときのインピーダンスは十分高い。[素子構造]図2は、第1の実施形態に関わるMOSトランジスタ型保護素子TRmの断面構造図である。MOSトランジスタ型保護素子TRmは半導体基板1に形成されている。半導体基板1は、高濃度に不純物を導入されたP型シリコン結晶方位面100のの基板である。半導体基板1内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたP型のウェル以下、Pウェル2が形成されている。Pウェル2の表面には、半導体基板1の表面を熱酸化して得られたSiO2よりなるゲート絶縁膜3が形成されている。ゲート絶縁膜3の上に、N型またはP型の不純物がドーピングされたポリシリコンにより構成されたゲート電極4が形成されている。特に平面図を示さないが、ゲート電極4は細長いフィンガー部を有する。そのフィンガー部の幅方向の一方側がソース、他方側がドレインとなる。より詳細には、ゲート電極4厳密にはフィンガー部の一方側のPウェル2部分に、高濃度にN型不純物が導入されてソース領域5が形成されている。ゲート電極4フィンガー部の他方側のPウェル2部分に、ソース領域5と同様に高濃度にN型不純物が導入されて第1ドレイン領域6と第2ドレイン領域8が互いに離れて形成されている。ここでソース領域5のエッジが、不純物の横方向拡散によってゲート電極4のエッジ下方にまで到達している。ゲート電極4とソース領域5は平面パターン上で一部重なっている。これに対し、第1ドレイン領域6と第2ドレイン領域8は、それぞれ、ゲート電極4から所定の距離以上、離れて形成されている。そのため、第1ドレイン領域6と第2ドレイン領域8は、ゲート電極4と平面パターンで重なっていない。より詳細に、ゲート電極4と第1ドレイン領域6との間に電界緩和領域7、第2ドレイン領域8および抵抗性接続領域9が形成されている。電界緩和領域7は、ソース領域5と同様にゲート電極4と平面パターンで一部重なるN型不純物領域である。電界緩和領域7は、その導入された不純物濃度が第1および第2ドレイン領域68のそれより十分低く、いわゆるLDD領域やエクステンションなどと同様に横方向の電界を緩和する目的で形成されている。電界緩和領域7は、後述するように動作時に深さ方向で全域が空乏化するとよい。そのため、この場合の電界緩和領域7では接合降伏が起きない。言い換えると、ソースとドレインの離間方向で電界緩和領域7が有する長さと、電界緩和領域7の不純物濃度は、ゲート端付近で接合降伏が起きないように決められている。第2ドレイン領域8は、第1ドレイン領域6と電界緩和領域7の間に形成されている。抵抗性接続領域9は、第1ドレイン領域6と第2ドレイン領域8との間に形成されている。抵抗性接続領域9の不純物濃度分布濃度プロファイルは、ピンチオフ電圧がドレイン降伏電圧より高くなるように定められる。ここで抵抗性接続領域9のピンチオフ電圧とは、ドレインバイアスを変化させたときに、抵抗性接続領域9において空乏層が深さ方向で拡がり電気的中性領域が消滅オフするときの、第1ドレイン領域6への印加電圧を言う。ここで言う電気的中性領域の消滅オフは、第2ドレイン領域8の1箇所または複数個所で最初に生じた場合を意味する。また、ドレイン降伏電圧とは、本例では第1ドレイン領域6または第2ドレイン領域8で、最初に接合降伏が生じるときの、ドレインバイアス電圧を言う。この要件は、第1ドレイン領域6または第2ドレイン領域8に接合降伏が発生するときのドレインバイアス例えば、ドレイン電圧の印加時に抵抗性接続領域9に空乏化されない電気的中性領域が残ることと等価である。電気的中性領域が残ると抵抗性接続領域9が適度なシート抵抗を有する抵抗層として機能する。ソースとドレインの離間方向における抵抗性接続領域9の長さや深さなどを含む冶金学的接合形状と濃度プロファイルは、電気的中性領域が残存した状態で抵抗性接続領域9が所定の抵抗値を持つように定める。ここで所定の抵抗値は、第1ドレイン領域6、第2ドレイン領域8の順で接合降伏が発生する場合、次のように、その上限が定義できる。ドレイン印加電圧を上げていったときに、第1ドレイン領域6で接合降伏が発生し、第1ドレイン領域6の電位上昇が飽和した時点で抵抗性接続領域9に電気的中性領域が残り、所定の抵抗値を持つ。このときの所定の抵抗値が余りに高いと、さらにドレイン印加電圧を上げて、飽和しているが僅かに上昇した電位で次に接合降伏が起こる前に電気的中性領域が消滅することもある。すると以後、有効な電流経路が断たれるため、第2ドレイン領域8では接合降伏が生じない。このようなことがないように、所定の抵抗値の上限が抵抗性接続領域9の冶金学的接合形状と濃度プロファイルによって決められている。所定の抵抗値の下限は、第2ドレイン領域8、第1ドレイン領域6の順で接合降伏が発生する場合で、次のように規定される。上記したように最初に第1ドレイン領域6に接合降伏が発生すると、ドレイン印加電圧を上げても、第1ドレイン領域6の電位は殆ど上がらず飽和する。これに対し、最初に第2ドレイン領域8に接合降伏が発生すると、直後のドレイン電流と抵抗性接続領域9の全長にわたる抵抗値とにより、抵抗性接続領域9に電圧降下を発生させる。正のノイズがドレイン側に印加される場合、各不純物領域の電位はソース側の電位が基準となる。そのため、抵抗性接続領域9に電圧降下が発生すると、ソース側の電位を基準に第1ドレイン領域6の電位が持ち上がる。このとき抵抗性接続領域9の所定の抵抗値が小さすぎると、電圧降下量も小さすぎて、第1ドレイン領域6の一部で接合降伏が発生するための電位まで第1ドレイン領域6の電位が上昇しない。つまり、所定の抵抗値の下限は、先に第2ドレイン領域8で降伏が発生した後、第1ドレイン領域6で次の降伏を引き起こさせるに足る抵抗値以上である必要がある。なお、抵抗性接続領域9の抵抗値は、抵抗性接続領域9のシート抵抗と長さの積で決まる。これらの構造パラメータは、互いに従属する設計因子であり、抵抗性接続領域9の抵抗値の最適な値は一意に決まるものではない。さらに、抵抗性接続領域9の接合深さは、第1ドレイン領域6および第2ドレイン領域8の接合深さよりも浅くする。これにより、抵抗性接続領域9と第1ドレイン領域6との境界付近、抵抗性接続領域9と第2ドレイン領域8との境界付近に、それぞれ、冶金学的接合面の段差ができる。そのため、第2ドレイン領域8のソース側端の基板深部側と、第1ドレイン領域6のソース側端の基板深部側に、それぞれ、ドレイン領域のコーナー曲面が形成される。このコーナー曲面を、以下、凸面部分と呼ぶ。Pウェル2には、P型不純物を高濃度に導入したウェルコンタクト領域10が形成されている。Pウェル2表面を含む、半導体基板1の表面には、半導体基板1と上層配線図示せずとの間の電気的絶縁を図るための層間絶縁膜11が形成されている。ソース領域5、第1ドレイン領域6、ウェルコンタクト領域10の上には、層間絶縁膜11を貫通する接続孔を通してそれぞれのN型不純物領域拡散層との間にオーミック接触をなすソース電極12、ドレイン電極13、ウェル電極14が形成されている。[ESD動作によるサージ除去]図2の構造にサージが入ったときの各部の作用を、図3を用いて説明する。なお、ここでは、第1ドレイン領域6、第2ドレイン領域8の順で接合降伏が発生する場合を一例として動作を説明する。サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなせる場合を考える。このような電流源接続と等価とみなせるサージ印加実質的なドレインバイアスの印加によって、オフ状態のMOSトランジスタ型保護素子TRmのドレイン電極13に電流が流れ込む。このドレイン電流が増加すると、次第にドレイン電位が上昇する。ドレイン電位の上昇にともなって、まず電界緩和領域7がPウェル2からの空乏層によって空乏化する。これにより、ゲート端にかかる電界が緩和され、ゲート端での接合降伏が回避される。さらにドレイン電圧が増加すると、抵抗性接続領域9がある程度、空乏化する。抵抗性接続領域9のピンチオフ電圧がドレイン降伏電圧より高くなるように不純物濃度等を定めているため、抵抗性接続領域9に電気的中性領域9iが残る。図3では、符号9vにより第2ドレイン領域8の基板深部側の空乏層を示している。なお、第1ドレイン領域6や第2ドレイン領域8の空乏化は、電界緩和領域7や抵抗性接続領域9に比べて程度が小さい。そのため、第1ドレイン領域6や第2ドレイン領域8の空乏化は言及しないし、図3でも図示していない。本動作例では、第1ドレイン領域6のコーナー曲面凸面部分6Aに電界が集中し、ここで最初の雪崩降伏接合降伏が起きるように不純物分布を定めた場合について説明する。雪崩降伏によって生じた正孔電流は、パスP1に沿ってウェル中を流れ、ウェル電極14から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。そのため、ソース領域5からPウェル2に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸面部分6Aでの雪崩降伏による衝突電離は相対的に弱まる。一方、注入された電子電流は、ソース領域5から第1ドレイン領域6への最短経路であるパスP2に沿って流れ、第2ドレイン領域8、抵抗性接続領域9、第1ドレイン領域6を通って、ドレイン電極13から取り出される。これにより、抵抗性接続領域9内に電位勾配が生じる。これと同時に、パスP2を通ってきた電子が凸面部分8Aの高電界に加速されて衝突電離を引き起こし、相対的に凸面部分8Aでの雪崩降伏が強まる。凸面部分8Aで生成された正孔電流は、パスP3を通って主にソース領域5に流れ込み、一部はパスP3aを通ってウェル電極14から取り出される。さらにサージ電流が増加すると、パスP2を通る電流によって抵抗性接続領域9に生じる電圧降下によって、第1ドレイン領域6の電位が再度、上昇する。その結果、電界が集中する第1ドレイン領域6の凸面部分6Aで雪崩降伏の臨界電界に達し、接合降伏雪崩降伏が凸面部分6Aで再度、強まる。凸面部分6Aで再度、強まった接合降伏で発生した正孔電流は、電位が高い抵抗性接続領域9を避けて、電位の低いPウェル2に向かって下方向に流れ、パスP1aを通って、主にソース電極12から取り出される。その結果、Pウェル2の深い領域に、パスP1aに沿った電位勾配が発生する。その電位に、ソース領域5から注入された電子電流が引き込まれ、パスP4に沿った電子電流が形成される。この一連の過程において、最初の発熱は、最初の接合降伏が起きて電流と電界が集中する凸面部分6Aの近傍に集中する。その後、パスP2で電子電流が増加すると、発熱の中心は凸面部分8Aに移る。しかし、凸面部分8Aで破壊が起きる前に、第1ドレイン領域6の一部であり凸面部分8Aから離れた凸面部分6Aで再び、雪崩降伏が強まる。その結果、高電流域の発熱領域は、凸面部分8Aと凸面部分6A、および、電気的中性領域9iの3つの領域に分散される。さらに、パスP4を通って第1ドレイン領域6に流れ込む電子電流は、第2ドレイン領域8から広がる電位勾配によって、第1ドレイン領域6の底面に広がって流れるため、電流密度の集中が緩和される。その結果、ESDサージの電力消費が、第2ドレイン領域8から第1ドレイン領域6の底面に渡る広い範囲に分散され、局所的な発熱が緩和され、より高いサージ電流まで素子のESD破壊を免れる。なお、最初の接合降伏が凸面部分8Aで起きるように不純物濃度を定めた場合は、雪崩降伏によって生じた正孔電流は、パスP3aに沿ってウェル中を流れ、ウェル電極14から取り出される。このとき、Pウェル2中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。その後は、上昇したウェル電位によってソース領域5とPウェル2間のPN接合が順方向にバイアスされる。の一文で始まる上述した記載と同様に動作する。[製造方法]次に、MOSトランジスタ型保護素子TRmの作製方法を、図4A~図7ならびに図2を参照して説明する。図4Aの工程1において、高濃度P型シリコンからなる半導体基板1に、Pウェル2を形成するために、低濃度のP型シリコン層をエピタキシャル成長する。半導体基板1の不純物濃度は、例えば1E19cm-3以上とし、エピタキシャル成長層1Eの不純物濃度は、例えば1E15cm-3以下とする。続いて、半導体基板1表面を熱酸化し、イオン注入のスルー膜として用いる犠牲酸化膜21を形成する。続いて、犠牲酸化膜21を通して硼素イオンを半導体基板1に注入し、活性化アニールを行って、P型半導体からなるPウェル2を形成する。硼素イオンのドーズ量や注入エネルギーは、所望のドレイン耐圧やPウェル2のシート抵抗、同一基板に形成するMOSFETのしきい値電圧が得られるように定める。次に、図4Bの工程2において、犠牲酸化膜21を、弗酸系溶液を用いてエッチング除去した後、再度、半導体基板1表面を熱酸化してゲート絶縁膜3を形成する。ゲート絶縁膜3となるシリコン酸化膜の厚さは、同一基板に形成するMOSFETで、所望のゲート耐圧やしきい値電圧が得られるように定める。続いて、熱CVD法を用いてゲート絶縁膜3の上にポリシリコン層図示せずを堆積し、燐イオンをポリシリコン層に高濃度にイオン注入する。続いて、レジスト図示せずを半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極4を得る。次に、図5Aの工程3において、半導体基板1をレジストPR1で被覆し、光学リソグラフィを行ってゲート電極4から第1ドレイン領域6図2参照となる領域までを開口する。続いて、電界緩和領域7を形成するための燐イオンを半導体基板1表面に注入する。燐のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜3の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストPR1を除去する。次に、図5Bの工程4において、半導体基板1をレジストPR2で被覆し、光学リソグラフィを行って第2ドレイン領域8から第1ドレイン領域6図2参照となる領域までを開口する。続いて、抵抗性接続領域9を形成するための燐イオンを半導体基板1表面に注入する。燐ドーズ量と注入エネルギーは、抵抗性接続領域9のピンチオフ電圧がドレイン耐圧よりも高くなるように定められる。その後、アッシング等によりレジストPR2を除去する。次に、図6Aの工程5において、半導体基板1をレジストPR3で被覆し、光学リソグラフィを行ってソース領域5、第1ドレイン領域6、第2ドレイン領域8の領域を開口する。続いて、砒素イオンと燐イオンを、順次、半導体基板1の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、抵抗性接続領域9よりも深い接合深さが得られるように定める。その後、レジストPR3を除去する。次に、図6Bの工程6において、半導体基板1をレジストPR4で被覆し、光学リソグラフィを行ってウェルコンタクト領域10を形成する領域を開口する。続いて、硼素イオン、または弗化硼素イオンを半導体基板1の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストPR4を除去する。次に、図7の工程7において、基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。続いて、基板表面にプラズマCVD法によりSiO2を厚く堆積し、CMPを用いて表面を平坦化し、これにより層間絶縁膜11を得る。続いて、基板全面にレジスト膜図示せずを形成し、光学リソグラフィを行って、ソース領域5、第1ドレイン領域6、およびウェルコンタクト領域10に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。次に、工程8において、接続孔にタングステンなどの金属をスパッタリングやCVD法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、図2に示すように、ソース電極12、ドレイン電極13、および、ウェル電極14を得る。以上の方法によって、第1の実施形態に関わるMOSトランジスタ型保護素子TRmが得られる。なお、ここでは、Nチャネル型GGMOSとして用いることができるMOSトランジスタ型保護素子TRmの製造方法を説明した。しかしながら、Pチャネル型保護素子も、各工程で導入する不純物の導電型を上記説明と反対にすることにより、同様の手順によって作製できる。また、開始基板は、高濃度P型基板である必要はなく、高抵抗P型基板やN型基板でもよい。なお、第1の実施形態および他の実施形態において、半導体基板1というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では半導体基板の範疇に属するものと定義する。したがって、基板と絶縁分離されたSOI層を有するSOI基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。次に、第1の実施形態で、第2ドレイン領域8をゲート電極4から所定距離だけ離した利点と、抵抗性接続領域9に関する利点を説明する。例えば特許文献1のように、自身が接合降伏を起こすときに抵抗層として機能するN型不純物領域が、ゲート電極4とパターン上で重なるような場合、ドレイン耐圧に制約が多く、高耐圧化ができない。つまり、特許文献1の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、内部回路図1の耐圧に対して適切な大きさのドレイン耐圧を、MOSトランジスタ型保護素子で設定することは非常に困難である。これに対し、第1の実施形態によれば、第2ドレイン領域8が、ゲート電極4直下のウェル領域部分から離れているため、ドレイン間耐圧の設定の自由度が高い。よって、内部回路の耐圧が大きい場合でも、それを上回るESD保護耐圧が設定可能である。また、シリサイド層がないため、シリサイド形成時の加熱によって不純物濃度が低下するなどのバラツキ要因が少ない。特に、抵抗性接続領域9は、第1ドレイン領域6、第2ドレイン領域8およびPウェル2の濃度プロファイルに対して、第1ドレイン領域6または第2ドレイン領域8が最初に降伏した時以後の所定の抵抗値に最適範囲が存在する。そのため、抵抗性接続領域9を形成後に、当該抵抗性接続領域9および隣接する他のドレイン領域でシリサイド化加熱などのプロセスで不純物が吸い出され、あるいは加熱自身で濃度プロファイルが大きく変化することは極力避ける必要がある。特許文献1は、2つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、ドレイン領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。第1の実施形態のMOSトランジスタ型保護素子TRmでは、そのような不具合が生じるシリサイド層が形成されていない。つぎに、一般的なDE-MOSFETに対する利点を説明する。最初にDE-MOSFETについて詳細に説明し、本実施形態に関わるトランジスタ構造との差異が、どのような利点をもたらすかをシミュレーションにより明らかにする。[比較例1DEMOSFET]図8は、ドレイン耐圧を高めるための電界緩和領域を備えたドレイン拡張型MOSトランジスタDE-MOSFETの断面構造図である。図8に示す構造は、半導体基板101にPウェル102が形成されている。半導体基板101厳密にはPウェル102の表面に、ゲート絶縁膜103が熱酸化等により形成されている。Pウェル102は、図2のPウェル2と同様、所定のしきい値電圧やウェルのシート抵抗などが得られるように不純物分布を定められている。ゲート絶縁膜103上にゲート電極104が形成されている。ゲート電極104を構成するフィンガー部の幅方向の一方側がソース側であり、他方側がドレイン側である。ゲート電極104の一方端と一部重なるように、Pウェル102内にソース領域105が形成されている。また、ゲート電極104の他方端から離れたPウェル102内に、ドレイン領域106が形成されている。ソース領域105とドレイン領域106は、N型不純物が高濃度の導入されている。ドレイン領域106とゲート電極104直下のウェル領域部分との間に、ドレイン領域106より低濃度なN型の電界緩和領域107が形成されている。電界緩和領域107は、その一方端部がゲート電極104の端部と重なっている。電界緩和領域107は、一般に、いわゆるLDD領域やエクステンション領域と同様に、動作時に深さ方向の全長が空乏化する。そのため、接合降伏が生じるドレインバイアス例えば、ドレイン電圧の印加時に電界緩和領域107に電気的中性領域が残ることはない。Pウェル102には、高濃度なP型のウェルコンタクト領域110が形成されている。このウェルコンタクト領域110、ソース領域105、ドレイン領域106にそれぞれプラグ等を介して接続するウェル電極114、ソース電極112、ドレイン電極113が層間絶縁膜111上の配線として形成されている。ここで、電界緩和領域107は、ドレイン耐圧を増加させるために設けられている。ドレインとゲート間の電界の大部分を電界緩和領域107が担うことによってゲート端に生じる電界が緩和され、ゲート端の破壊を引き起こすドレイン電圧が引き上げられる。電界緩和領域107で十分な電圧を担うために、電界緩和領域107の濃度は十分低く、長さは十分長く設計される。その結果、ドレイン耐圧は、ほぼドレイン領域106とPウェル102との接合耐圧で決定される。[TLP測定]図8に示す構造のDE-MOSFETでGGMOSを構成し、これに対してTLPサージが保護素子のドレインに入力される。このとき保護素子の振る舞いは、あるモデルによれば、電流が時間にとともに単調増加する電流源が、あたかも保護素子のドレインに接続されている場合と等価とみなしてよい。ドレインに入力されたサージに起因した電流によってドレイン電位が上昇し、ある電圧で、ドレイン幅のどこか弱い1点、即ちホットスポットから雪崩降伏が起きる。その降伏点で生成した正孔は、正孔電流として基板を通って基板コンタクトに流れ、基板電位を持ち上げる。正孔電流がある程度になると、基板電位がPN接合のターンオン電圧に達し、ソース領域から基板に電子が注入される。電子電流は、基板バイアスに対して指数的に増加するため、ソースとドレイン間のインピーダンスが急激に下がる。インピーダンスが下がった結果、上記降伏点近傍の電位が下がる。5-1比較例の場合:このとき、比較例では、降伏点がシリサイドと近接していてほぼ同電位であるため、降伏点の電位が下がることによってシリサイド領域全体の電位が、ドレイン全幅にわたって、ドレイン降伏電圧以下まで低下する。その結果、すでに降伏している点以外の領域では、接合降伏が起きなくなり、降伏電流は最初に降伏した1点上記ホットスポットに集中して流れる。そのため、ここでは局所的な電流密度が極めて高くなる。さらに、比較例では、発熱消費電力密度がドレイン領域の短部に集中する。その結果、この発熱集中箇所で基板のシリコンが熱的に損傷を受け、ソフトリークの原因となる結晶欠陥が発生する。5-2本実施形態の場合:一方、本実施形態の構造でも、一旦は、降伏点の電位が下降し、そこに降伏電流が集中して流れる。しかし、本実施形態の構造では、降伏電流密度が高くなったときの発熱箇所が、第2ドレイン領域8から第1ドレイン領域6の底面までの広い領域に分布する。このため、比較例では破壊が起こる電流を入力しても、発熱集中による損傷を受けにくくなる。降伏点第2ドレイン領域8の先端と第1ドレイン領域6との間に抵抗性接続領域9が存在する。抵抗性接続領域9は、バラスト抵抗として機能する。そのため、降伏電流が増えると、抵抗性接続領域9での電圧降下も増加し、第1ドレイン領域6の電位が上昇に転じる。その結果、ドレイン電圧が再度、ドレイン降伏電圧以上の電圧を回復するため、別の箇所でも、接合降伏が始まり、最終的には、ゲート幅全幅にわたって接合降伏するようになる。これにより、ゲート幅辺りの電流密度が下がり、サージ電流の1点集中が回避される。これらの結果、本実施形態では、ソフトリークの原因となる結晶欠陥が発生せず、しかも高いIt22次降伏電流、破壊電流が得られる。以上を纏めると、本実施形態では、まず、1点で接合降伏が始まっても、発熱集中の分散によって、その1点での熱的損傷を免れる。そこでがんばって耐えているうちに、サージ電流が増加し、ドレイン電圧が再度持ち上がる。すると、別の点でもドレイン降伏電圧に達し、接合降伏が始まる。さらにサージ電流が増えると、最終的にドレイン全幅にわたって接合降伏が起きる。このような過程によって、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流It2まで素子全体の破壊を免れることが可能となる。<2.第2の実施の形態>図12は、第2の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。図12に示す構造は、図2の構造から電界緩和領域7を取り除いた構造である。図12に示すMOSトランジスタ型保護素子は、第1の実施形態と同様に、最初の接合降伏が凸面部分8Aまたは凸面部分6Aで発生するときに、抵抗性接続領域9がバラスト抵抗として機能する。このためドレイン電圧が抵抗性接続領域9の電圧降下によって逆に上昇する作用が得られる。その結果、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流It2まで素子全体の破壊を免れることが可能となる。また、第1ドレイン領域6と第2ドレイン領域8のそれぞれがゲート電極4下方のウェル領域部分から所定距離だけ離れているので、ドレインとゲート間の耐圧の制約なしに、保護素子の耐圧を設定することができる。<3.第3の実施の形態>上記した第1の実施形態の動作から明らかなように、MOSトランジスタ型保護素子TRmは本質的にはバイポーラトランジスタ動作を行うため、ゲート電極4は不要である。図13に、第3の実施形態に関わるバイポーラトランジスタ型保護素子の断面図を示す。図13に示す構造は、図2の構造からゲート電極4とゲート絶縁膜3を取り除いた構造である。図13に示すバイポーラトランジスタ型保護素子TRbは、図1のMOSトランジスタ型保護素子TRmに置き換えて用いることができる。図13においては、ソース領域5に代えてエミッタ領域5Bの名称を用いている。第1ドレイン領域6に代えて第1コレクタ領域6Bの名称を用いている。第2ドレイン領域8に代えて第2コレクタ領域8Bの名称を用いている。また、Pウェル2がベース領域として機能し、ウェルコンタクト領域10がベースコンタクト領域として機能する。製造方法、材料その他の構造パラメータは、第1の実施形態と同様にできる。図13に示すバイポーラトランジスタ型保護素子TRbは、第2の実施形態で要約した第1の実施形態と同様な効果を得ることができる。ゲート電極がないので、さらに制約が緩和されて、自由に保護素子としての耐圧を決めることができる。<4.第4の実施の形態>図14は、第4の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。図14に示す構造は、図2の構造のソース領域5とゲート電極4との間に、電界緩和領域7と同一工程で形成される低濃度領域7aを追加した構造である。追加された低濃度領域7aのチャネル長方向の長さによって、スナップバックカーブのオン抵抗を所望の値に調整することができる。その他、第2の実施形態で要約した第1の実施形態と同様な効果が、本第4の実施形態でも得られる。<5.第5の実施の形態>図15は、第5の実施形態に関わるMOSトランジスタ型保護素子TRmの断面図である。第5の実施形態では、図15Aに示すように、層間絶縁膜11内に、第1ドレイン領域6と第2ドレイン領域8にそれぞれ接続する2つのプラグ11Aを形成している。2つのプラグ11A上に接触する薄膜抵抗層9Fを層間絶縁膜11上に形成している。図15Aにおいてはドレイン電極13を薄膜抵抗層9Fの上に形成している。薄膜抵抗層9Fは、たとえば、ドーピングされたポリシリコンやWSi2などの材料から形成し得る。薄膜抵抗層9Fは、抵抗性接続部に含まれ、第1ドレイン領域6と第2ドレイン領域8を所定の電気抵抗で接続する部材の一例である。ただし、ドレイン電極13の加工時に薄膜抵抗層9Fがダメージを受けやすい場合、例えば図15B2に示すように、絶縁膜15を薄膜抵抗層9F上に成膜してよい。薄膜抵抗層9Fを開口する開口部を絶縁膜15に形成し、この開口部を介してドレイン電極13と薄膜抵抗層9Fを接続している。あるいは、薄膜抵抗層9Fによる段切れの懸念がない場合、図15B1に示すように、ドレイン電極13を覆って薄膜抵抗層9Fを形成してもよい。この場合、プラグ11Aの形成は必須ではない。薄膜抵抗層9Fは、最初に接合降伏が生じた後、次の箇所に接合降伏が発生可能に電流を流すバラスト抵抗として機能することは、第1~第4の他の実施形態と同様である。上述した第1~第5の実施形態においては、排他的でない限り、つまり、1つの実施形態と他の実施形態の適用が同時に行えないことが明らかな場合を除くと、自由に組み合わせて実施できる。例えば、第5の実施形態が開示する薄膜抵抗層9Fの利用は、第1の実施形態との組み合わせに限らず、第2~第4の実施形態の何れに対しても組み合わせることができる。また、これらの第1~第5の実施形態とその組み合わせによる実施形態は、以下に述べる種々の変形が可能である。なお、以下の変形例同士も任意に組み合わせることができる。<変形例1>第1~第5の実施形態に関わるトランジスタ型保護素子の構造的特徴は、複数のドレイン領域と、当該複数のドレイン領域間を所定の電気的抵抗で接続する抵抗性接続部とを有することである。第1~第5の実施形態では、2つのドレイン領域間を、抵抗性接続部半導体領域または薄膜抵抗によって接続する場合を例示する。ドレイン領域は3つ以上でもよく、その場合、隣接する2つのドレイン領域それぞれを1つの抵抗性接続部で接続してよい。あるいは、3つ以上の任意の数のドレイン領域を1つの抵抗性接続部で接続してもよい。したがって、全てのドレイン領域を1つの抵抗性接続部で接続してもよい。ソースまたはエミッタから最も遠い側にドレインバイアスを印加することが望ましい。平面パターンにおける2次元的な配置によっては、複数のドレイン領域がソースからの距離を等しく配置してもよい。その場合、複数のドレイン領域のどのドレイン領域にドレインバイアスを印加するかは任意である。<変形例2>第1~第4の実施形態に関わる抵抗性接続領域9の不純物濃度は全長に渡って均一である必要はなく、部分的に濃度や接合深さが変調されていてもよい。また、ドレイン電極13と第1ドレイン領域6との界面に、CoSi2などの材料からシリサイドを形成し、接触抵抗を下げても良い。ただし、この場合は、シリサイド層は、第1ドレイン領域の周縁部から01μm以上内側に形成することが望ましい。<変形例3>第1~第5の実施形態において、半導体基板1をP型の高濃度半導体基板としてもよい。その場合、Pウェル2を低濃度のエピタキシャル成長層で形成するとよい。Pウェル2には、所望のシート抵抗やMOSFETのしきい値電圧が得られるように不純物が追加されてもよい。このような構造でもESD耐性の向上を得ることができる。また、特に図示しないが、半導体基板1とPウェル2をともに低濃度とし、かつ、Pウェル2の所定の深さに、高濃度のP型埋め込み層を設けてもよい。<その他の変形例>上述した第1~第5の実施形態およびそれらの組み合わせ、ならびに、変形例1~3では、各部の不純物の導電型を入れ替えて作製した逆導電型のトランジスタや保護素子でも同様の効果を得ることができる。逆導電型のトランジスタや保護素子は、上記の製造方法の説明において各工程で導入する不純物の導電型を逆にすることにより、同様の手順によって作製できる。低電圧MOSFETの動作電圧電源電圧は、12V18V33V5Vなどのいずれでも良く、高耐圧MOSFETは、その定電圧の動作電圧より高い耐圧を有する。本発明の技術思想は、プレーナ型MOSFETだけでなく、LDMOSや、DMOSVMOSUMOSなどの縦型MOSFET構造などにも適用できる。本発明の技術思想は、基板構造として低濃度P型エピタキシャル層を有する高濃度P型基板に限定されるものではなく、高抵抗P型基板やN型基板、SOI基板などにも適用できる。本発明の技術思想は、素子の材料としてSiに限定されるものではない。Siに代えて、SiGeSiCGeなどの他の半導体材料、ダイヤモンドなどのIV族半導体、GaAsやInPをはじめとするIIIV族半導体、ZnSeやZnSをはじめとするIIVI族半導体などでもよい。本発明の技術思想は、半導体集積回路に限定されるものではない。当該技術思想は、ディスクリート半導体素子にも適用される。半導体集積回路は、ロジックIC、メモリIC、撮像デバイスなど、用途は任意である。上述した第1~第5の実施形態、および、変形例1~3に関わる保護素子によれば、ESDサージが印加されることにより発生する接合降伏を、複数の箇所に分散して、あるいは、ある広がりのある領域で広く発生させる。これにより、サージ電流によって引き起こされる発熱の集中を緩和し、これによりスナップバック時の発熱集中による保護素子の破壊を免れることができる。また、高いドレイン耐圧を維持しつつ、低電圧保護素子に匹敵する高い静電破壊耐性電流を得ることができる。"