チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第1方向に延伸する第1の電極層および第2の電極層と、前記第1方向と交差する第2方向に延伸し、前記第1方向と前記第2方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層と、を有し、前記酸化物半導体層の膜厚がチャネル長になることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記第1の電極がソース電極層又はドレイン電極層であり、前記第2の電極がドレイン電極層又はソース電極層であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記酸化物半導体層の膜厚は、5nm以上であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記酸化物半導体層の膜厚は、25nm以上であることを特徴とする酸化物半導体装置。チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第1方向に延伸する第1の電極層および第2の電極層と、前記第1方向と交差する第2方向に延伸し、前記第1方向と前記第2方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層とを備えた第1と第2の電界効果型トランジスタを有し、前記酸化物半導体層の膜厚は、前記第1の電極層の膜厚未満であり、前記第1の電界効果型トランジスタのチャネル長は、前記酸化物半導体層の膜厚で調整され、前記第2の電界効果型トランジスタのチャネル長は、前記第1と第2の電極層との間の距離で調整されていることを特徴とする酸化物半導体装置。請求項5記載の酸化物半導体装置において、前記第1の電界効果型トランジスタのチャネル長は、前記第2の電界効果型トランジスタのチャネル長未満であることを特徴とする酸化物半導体装置。基板を準備する第1の工程と、前記基板上に所望の形状を有する第1の電極層を形成する第2の工程と、前記第1の電極層の一端部および前記第1の電極層上と、前記基板上に、所望の形状で前記第1の電極層の膜厚未満の膜厚を有する酸化物半導体層を形成する第3の工程と、前記第1の電極層の一端部および前記基板の上に形成された前記酸化物半導体層上と、前記基板の上に、所望の形状を有する第2の電極層を形成する第4の工程と、を有することを特徴とする酸化物半導体装置の製造方法。請求項7記載の酸化物半導体装置の製造方法において、前記第4の工程は、前記第1の電極層上に前記酸化物半導体層を介して前記第2の電極層を形成後、前記第1の電極層上の前記酸化物半導体層と前記第2の電極層とを除去する工程を含むことを特徴とする酸化物半導体装置の製造方法。請求項8記載の酸化物半導体装置の製造方法において、前記第3の工程において、前記酸化物半導体層は前記第1の電極層を覆って形成されており、前記第4の工程において、前記第2の電極層は前記酸化物半導体層を覆って形成されていることを特徴とする酸化物半導体装置の製造方法。請求項7記載の酸化物半導体装置の製造方法において、前記第1の電極層の前記一端部の端面の傾斜は、前記基板の主表面に対して90度以下であることを特徴とする酸化物半導体装置の製造方法。請求項7記載の酸化物半導体装置の製造方法において、前記第2の工程の前に、前記基板上に所望の形状を有するゲート電極層を形成する工程と、前記ゲート電極層を覆ってゲート絶縁層を形成する工程とを有することを特徴とする酸化物半導体装置の製造方法。請求項7記載の酸化物半導体装置の製造方法において、前記第4の工程の後に、前記絶縁物半導体層と前記第1と第2の電極層との上に所望の形状を有するゲート絶縁層を形成する工程と、前記ゲート絶縁膜を介して前記絶縁物半導体層の上に所望の形状を有するゲート電極層を形成する工程と、を有することを特徴とする酸化物半導体装置の製造方法。酸化物TFTを用いた各種回路の高速動作には、チャネル長の微細化によるTFT特性の向上が必要となる。従来は、フォトリソグラフィー技術や電子線描画技術などで、チャネル長の微細化が行われてきた。しかしながら、従来技術では高価な装置を必要とし、製造コストの増加無しに微細化を実現することが困難であった。チャネル長の微細化を実現する技術として特許文献1では、基板上に第1の電極と、その一部が第1の電極層上に存在する酸化物半導体層と、酸化物半導体層の側面を覆うゲート絶縁層と、ゲート絶縁層の開口部において、酸化物半導体層と電気的に接続した第2の電極層と、ゲート絶縁層を介して酸化物半導体層の側面に電圧を印加する第3の電極層を有する構造により実現しようとしている。半導体装置の構造上、第1の電極層と第2の電極層との間で十分なドレイン電流を得るために、酸化物半導体層と電極層との間に低抵抗半導体層を導入している。特許文献1では、低抵抗半導体層を導入する必要があり工程が複雑になる。また、有機半導体層を用いて微細化と低コスト化を実現しようとした特許文献2では、基板上のゲート電極線を覆うようにゲート絶縁層を形成し、その絶縁層上に、ゲート電極線と交差するように第1の電極線を配置し、ゲート電極線と第1の電極線の交差領域を覆うように半導体層を形成し、その半導体層上に交差領域を乗り越えるように第2の電極線を形成することで、第1の電極線と第2の電極線の交差点で短いチャネル長を実現している。特許文献2では、電極線が交差する構造であるため、回路を構成する際に工夫が必要となり、回路サイズの縮小化が困難である。本発明の目的は、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。上記目的を達成するための一実施形態として、チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第1方向に延伸する第1の電極層および第2の電極層と、前記第1方向と交差する第2方向に延伸し、前記第1方向と前記第2方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層と、を有し、前記酸化物半導体層の膜厚がチャネル長になることを特徴とする酸化物半導体装置とする。また、チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第1方向に延伸する第1の電極層および第2の電極層と、前記第1方向と交差する第2方向に延伸し、前記第1方向と前記第2方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層とを備えた第1と第2の電界効果型トランジスタを有し、前記酸化物半導体層の膜厚は、前記第1の電極層の膜厚未満であり、前記第1の電界効果型トランジスタのチャネル長は、前記酸化物半導体層の膜厚で調整され、前記第2の電界効果型トランジスタは、前記第1と第2の電極層との間の距離で調整されていることを特徴とする酸化物半導体装置とする。また、基板を準備する第1の工程と、前記基板上に所望の形状を有する第1の電極層を形成する第2の工程と、前記第1の電極層の一端部および前記第1の電極層上と、前記基板上に、所望の形状で前記第1の電極層の膜厚未満の膜厚を有する酸化物半導体層を形成する第3の工程と、前記第1の電極層の一端部および前記基板の上に形成された前記酸化物半導体層上と、前記基板の上に、所望の形状を有する第2の電極層を形成する第4の工程と、を有することを特徴とする酸化物半導体装置の製造方法とする。本発明によれば、酸化物半導体層の膜厚をチャネル長とすることにより、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施例において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施例において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施例で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施例1以下、図面を参照しながら本実施例の酸化物半導体装置の構成と製造方法について詳細に説明する。[構造説明]図1A、図1Bには、本実施例に係る酸化物半導体装置の構成の一例を示す。図1Aは上面図であり、図1Bは図1AのA-A’における断面図を表すものである。なお、上面図においては、簡単のため一部の構成を省略している。図1A、図1Bに示す酸化物半導体装置は、基板SUと、基板SU上のゲート電極GEと、ゲート電極GEを覆うように配置されたゲート絶縁層GIと、第1の電極層LEと、酸化物半導体層CH、第2の電極層UEと、を有する電界効果トランジスタである。ここで、第1の電極層LEはソース電極またはドレイン電極として機能し、第2の電極層UEはドレイン電極またはソース電極として機能する。トランジスタの構造などにより、キャリアの流れる方向が異なるため、ソース電極およびドレイン電極の称呼は便宜的なものに過ぎない。つまり、第1の電極層LEおよび第2の電極層UEの機能が、上記称呼に限定して解釈されるものではない。図1Bでは、第2の電極層UEが第1の電極層LEと垂直方向で一部重なる構成の一例について示しているが、開示する発明はこれに限定されるものではない。例えば、第1の電極層LEの上面部に、酸化物半導体層CHおよび第2の電極層UEが存在しない構成でも良い。これは、電界効果トランジスタのチャネル領域が、第1の電極層LEの側面部分と第2の電極層UEの側面部分との間に挟まれた酸化物半導体層CHに形成され、半導体装置の機能を確保できるため、適宜変更することが可能である。また、第1の電極層LEの側面部分と第2の電極層UEの側面部分との間に挟まれた酸化物半導体層CHにチャネル領域が形成されることから、酸化物半導体層CHの膜厚で電界効果トランジスタのチャネル長を変更でき、容易に短いチャネル長を有する電界効果トランジスタを実現できる。図1Aでは、第1の電極層LEと第2の電極層UEの幅を同じ長さになる構成の一例を示しているが、開示する発明はこれに限定されるものではない。例えば、第1の電極層LEの幅に対し、第2の電極層UEの幅を短くする構成でも良い。これは、合せ精度の裕度を緩和し、印刷やインクジェット技術を用いた製造方法での歩留り向上を可能とする。このとき、電界効果トランジスタのチャネル幅は、第1の電極層LEの幅と、第2の電極層の幅を比較して、狭い方の電極幅により規定される。[製造方法説明]次いで、本実施例の酸化物半導体装置の製造工程を示す断面図図2A~図2Eを参照しながら、本実施例の酸化物半導体装置の製造工程を説明するとともに、当該酸化物半導体装置の構成をより明確にする。まず、基板SUとして、例えばガラス基板を準備する。ガラス基板の他、Si基板、サファイア基板、石英基板、フレキシブルな樹脂製シートいわゆるプラスチックフィルムでなども用いることができる。プラスチックフィルムとしては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネイト、セルローストリアセテート、セルロースアセテートプロピオネート等がある。また、必要に応じて、ゲート電極層GEが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。次いで、基板SU上に、ゲート電極層GEを、例えば、スパッタリング法などで堆積し、所定の形状にパターニングすることによりゲート電極層GEを形成する図2A。ゲート電極材料としては、例えば、モリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズ、In-Sn-O、IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア電子、ホールが多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。このゲート電極GEの成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長、ChemicalVaporDeposition法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。ここでは、例えば、スパッタリング法により、厚さ70nm程度のモリブデンMo膜を成膜し、反応性イオンエッチングRIE、ReactiveIonEtchingによりパターニングすることにより、基板SU上にゲート電極GEを形成する。このゲート電極GEの形状は、例えば、図2Aに示すように、略矩形状をなす。側壁が垂直か順テーパー形状となるように加工し、逆テーパー形状とならないようにする。次いで、ゲート電極GE上にゲート絶縁層GIとして、酸化シリコンSiOx膜をCVD法などにより100nm程度堆積する図2B。酸化シリコン膜の他、酸化アルミニウムAlOx膜やY2O3、YSZ、HfO2などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコンSiNx膜や窒化アルミニウムAlN膜などの無機絶縁膜や、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネイト誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂などの有機絶縁膜を用いてもよいが、上記の酸化物膜を用いることがより好ましい。また、成膜方法としては、上記CVD法の他、スパッタリング法や塗布法などを用いてもよい。次いで、ゲート絶縁層GI上に、第1の電極層LEを、例えば、スパッタリング法などで堆積し、所定の形状にパターニングすることにより第1の電極層LEを形成する図2C。第1の電極材料としては、例えば、モリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズ、In-Sn-O、IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア電子、ホールが多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。この第1の電極LEの成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長、ChemicalVaporDeposition法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。ここでは、例えば、スパッタリング法により、厚さ120nm程度のTiN膜を成膜し、反応性イオンエッチングRIE、ReactiveIonEtchingによりパターニングすることにより、ゲート絶縁層GI上に第1の電極層LEを形成する。この第1の電極層の形状は、例えば、図2Cに示すように、略矩形状をなす。ただし、ゲートからの電界効果を有効に現すためには、第1の電極層パターン側面の傾斜が90度以下垂直又は順テーパー形状であることが好ましい。次いで、酸化物半導体層CHを形成する図2D。ここでは、例えば、酸化インジウムガリウム亜鉛In-Ga-Zn-O膜を、RFスパッタリング法を用いて5nm以上の膜厚で堆積する。ここでの酸化物半導体層CHの膜厚は、作製した半導体装置のチャネル長となる。また、リーク電流抑制の理由から膜厚は、25nm以上がより好ましい。電界効果トランジスタのチャネル長は、酸化物半導体層CHの膜厚によって決定されるため、必要に応じて適宜設定することができる。酸化物半導体層CHの厚さは、第1の電極層LEの厚さ未満とすることによりチャネル長を制御することができるが、実用的には第1の電極層LEの厚さの2/3以下が望ましく、1/3以下が好適である。チャンネル材料としては、上記、酸化インジウムガリウム亜鉛In-Ga-Zn-Oの他、酸化亜鉛Zn-O、酸化亜鉛すずZn-Sn-O、酸化インジウムIn-O、酸化ガリウムGa-O、ITOIn-Sn-O、酸化すずSn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-OなどのIn、Ga、Zn、Sn、Alのいずれか、または複数を含有する酸化物、およびそれらと他の金属の複合酸化物を用いることができる。酸化物半導体層CHはアモルファスまたは多結晶構造を有する。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLDPulsedLaserDeposition法、塗布法、印刷法などを用いることができる。なお、上記チャネル材料は、スパッタリング法などにより成膜する際に、酸素分圧を制御することで、形成した膜において導電性と半導体特性のどちらを顕在化させるかを制御することができる。すなわち、酸素分圧を増加させることで膜中の酸素量が増えしたがってキャリア電子量が減り、連続的に導電性から半導体特性に移行する。酸素分圧を減少させ導電性を高めた場合、前述のゲート電極GEや第1の電極層LE、後述する第2の電極層UEの材料として使用可能となる。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電成膜であれば、導電性を有する組成比であればよい。次いで、酸化物半導体層CHをパターニングする図2D。例えば、酸化物半導体層CH上にフォトレジスト膜を形成した後、露光、現像処理フォトリソグラフィーを施し、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、チャネル層酸化物半導体層CHをウェットエッチングまたはドライエッチングすることにより、所望の形状の酸化物半導体層CHを残存させ、酸化物半導体層CHを形成する。この酸化物半導体層CHは、図1Aに示すように、第1の電極層LEの一部を覆うように形成する。また、上記酸化物半導体層CHは、ゲート電極層GEと重なる領域が存在するように形成される。次いで、酸化物半導体層CHの一部とゲート絶縁層GIの一部を覆うように、第2の電極層UEを、スパッタリング法などで堆積し、所定の形状にパターニングすることにより形成する図2E。第2の電極材料としては、例えば、モリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズ、In-Sn-O、IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア電子、ホールが多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。この第2の電極層UEの成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長、ChemicalVaporDeposition法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。ここでは、例えば、スパッタリング法により、厚さ120nm程度のモリブデン膜を成膜し、反応性イオンエッチングRIE、ReactiveIonEtchingによりパターニングすることにより、チャネル層CHの一部とゲート絶縁層GI上の一部に第2の電極層UEを形成する。この第2の電極層の形状は、例えば、図2Eに示すように、第1の電極層LE上に一部重なりを有しても良いが、寄生容量の低減理由から重なりを持たないほうがより好ましい。必要に応じて、第1の電極層LE、第2の電極層UE、酸化物半導体層CHに保護膜を形成しても良い。この保護膜には、例えば、CVD法などにより形成した厚さ200nm程度の酸化シリコン膜SiOxを用いる。酸化シリコン膜の他、酸化アルミニウムAlOx膜などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコンSiNx膜や窒化アルミニウムAlN膜などの無機絶縁膜や、パリレンなどの有機絶縁膜を用いてもよいが、上記の酸化膜を用いることがより好ましい。また、成膜方法としては、上記CVD法の他、スパッタリング法や蒸着法、塗布法などを用いてもよい。その後、電界効果トランジスタの特性向上を目的に200°C~450°Cの熱処理を施すことができる。但し、フレキシブル基板を用いる場合には350°C以下が望ましい。この熱処理はトランジスタの特性向上を目的印しているため、チャネル層CH形成後であれば、いつでも熱処理を行い同様な効果を得ることができる。以上の工程により本実施の形態の薄膜トランジスタが略完成する。本実施例に示すように、第1方向に、酸化物半導体層CHを介して延伸する第1の電極層LEおよび第2の電極層UEと、第1方向と交差する第2方向に延伸し、酸化物半導体層CHと基板SUに垂直な方向においてゲート絶縁層GIを介して重なるゲート電極層GEとを有する構造にすることで、そのチャネル長が酸化物半導体層CHの膜厚になるため、容易に短いチャネル長を実現できる。これにより、微細加工プロセス無しに短いチャネル長を実現し、電界効果トランジスタの特性を向上させ、とりわけチャネル長の短縮によるオン電流の向上を可能とした。具体的な例を図3に示す。図3は作製した電界効果トランジスタのゲート電圧VGとドレイン電流IDの関係を示すものである。なお、ドレイン電圧VDは1Vとした。図3中の結果1は、図1A、図1Bに示した構造を用い酸化物半導体層CH膜厚5nm、25nm、50nmで作製したものである。図3中の結果2は、図4に示したボトムゲート/ボトムコンタクト型の従来構造を用いて、チャネル長2μm~10μmで作製したものである。ここで、符号SEはソース電極、符合DEはドレイン電極を示す。図3の結果からわかるように、図1A、図1Bの構造を採用することでオン電流が向上し、微細加工を用いることなく短いチャネル長を実現可能としている。以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、電流のオン/オフ比を大きくすることができる。なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。実施例2以下、図5A~図7Cを参照しながら第2の実施例の酸化物半導体装置の構成について詳細に説明する。図5A、図5Bは、それぞれ本実施例の酸化物半導体装置を用いた飽和負荷型インバータの構成の上面図および断面図、図6は、リングオシレータのチャネル長と遅延時間TDの関係図、図7A~図7Cは、遅延時間の短縮を図った酸化物半導体装置の製造工程の断面図を示したものである。まず、図5A、図5Bを用いて本実施例の論理ゲートの基本構成である飽和負荷型インバータにすいて説明する。論理ゲートは、負荷トランジスタLTFTと駆動トランジスタDTFTにより構成される。負荷側のトランジスタLTFTにおいて、基板SU上に配置されたゲート電極層GEと、ゲート電極層GE上にゲート絶縁層GIを介して配置された酸化物半導体層CHと、その上に配置されたソース電極SEおよびドレイン電極DEとを有する。ソース電極SEおよびドレイン電極DEは、ゲート電極GEと酸化物半導体層CHとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の長さが負荷トランジスタLTFTのチャネル長となる。駆動側のトランジスタDTFTにおいて、基板SU上に配置されたゲート電極層GEと、ゲート電極層GEを覆うように配置されたゲート絶縁層GIと、ゲート絶縁層GI上に酸化物半導体層CHを挟むように配置された第1の電極層LEと第2の電極層UEとを有する。駆動トランジスタDTFTは、第1の電極層LEと第2の電極層UEに、酸化物半導体層CHの膜厚方向に挟み込まれた領域をチャネル領域とするため、酸化物半導体層CHの膜厚がチャネル長となる。ここでは、電界効果トランジスタの酸化物半導体層CHに酸化インジウムガリウム亜鉛In-Ga-Zn-Oを用いた一例について説明する。例えば、飽和負荷型インバータの方式では、負荷トランジスタLTFTのゲート電極GEとを接続し、両電極の電位は電源電圧のVDDと等しくなる。駆動トランジスタの第1の電極層LEをグランドGNDに接続し、ゲート電極層GEを入力電圧VINに接続する。第2の電極層UEと負荷トランジスタのドレイン電極DEを接続し、それを出力電圧VOUT端子に接続する。ここで、第1の電極層LEと第2の電極層UEは、構造により接続する箇所が異なるため、上記に限定されない。図4で示した従来のトランジスタで構成した飽和負荷インバータでは、負荷トランジスタLTFTのチャネル幅と駆動トランジスタDTFTのチャネル幅を同一とした場合、入力電圧VINを印加しも出力電圧VOUTを0Vとすることができず、緩やかなインバータ特性VIN-VOUT特性しか得られない。急峻なインバータ特性を得るためには、駆動トランジスタのチャネル幅を負荷トランジスタのチャネル幅の25倍以上に大きくする必要がある。すなわち、トランジスタのチャネル長を最小の2μm、負荷トランジスタのチャネル幅を最小寸法の4μmとしても、駆動トランジスタのチャネル幅は100μm以上になってしまう。そのため、回路の縮小化の点では、トランジスタのチャネル長の微細化が必要となっている。図5A、図5Bで示したインバータでは、負荷トランジスタのチャネル長を2μm、チャネル幅を4μmとした場合、駆動トランジスタのチャンネル長を80nm、チャネル幅を4μmとすることで、急峻なインバータ特性を得ることができる。また、チャネル長の幅を100μmと大きくすることなく、特性向上が可能となるため回路の縮小化には有効な半導体装置となる。図6では、図5A、図5Bに示す飽和負荷インバータを5段接続して構成したリングオシレータにおけるチャネル長と1段当たりの遅延時間との関係を示したものである。駆動トランジスタDTFTと負荷トランジスタLTFTの両方を従来のトランジスタで構成した時の結果を図6中の結果3に示す。チャネル長の縮小に伴い遅延時間が短くなることがわかる。駆動トランジスタDTFTと負荷トランジスタLTFTの両方を図1A、図1Bに示すトランジスタで構成し、酸化物半導体層の膜厚を50nmとした時の結果を、図6中の結果4に示す。遅延時間は8×10-9秒となり、120MHz以上での動作が可能となる。図7A~図7Cは、酸化物半導体層CHと第2の電極層UEが第1の電極層LE上に乗り上げた部分を除去する除去工程を説明するための酸化物半導体装置の概略断面図である。図7Aでは、第1の電極層LE上に乗り上げた酸化物半導体層CHと第2の電極層UEが存在するため、寄生容量が大きく、回路動作の速度を制限している。そこで、図7Bで示すように第1の電極層LE上に乗り上げた第2の電極層UEを除去した構造により寄生容量の低減を図る。除去の方法としては、CMPを用いることができる。この構造を用いて酸化物半導体層CHの膜厚50nmで5段のリングオシレータを構成し、その結果を図6中の結果5に示す。第1の電極層LEに乗り上げた第2の電極層UEを除去することで、遅延時間は6×10-9秒となり、150MHz以上の動作が可能となる。さらに、図7Cでは、第1の電極層LE上に乗り上げた酸化物半導体層CHと第2の電極層UEを除去した構造を示している。この構造を用いて酸化物半導体層CHの膜厚50nmで5段のリングオシレータを構成した。その結果、図7Bの構造と同じ遅延時間となった。以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、高速動作が可能となる。なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。実施例3図8A~図8Fは、第3の実施例における酸化物半導体装置の構成および製造方法を示す図である。酸化物半導体装置としていわゆるトップゲート型TFTを挙げている。ここでいうトップゲートとは、酸化物半導体層CHよりも上層にゲート電極GEが形成されている構造のことである。製造方法以外は、実施例1と同様な材料、プロセスを用いた。本実施例3における酸化物半導体装置の製造方法は以下の通りである。まず、図8Aに示すように、絶縁体基板SU上に第1の電極層LEを形成する。この際、第1の電極層LEの端部は基板SUに対し90度以下垂直又は順テーパー形状である。第1の電極層LEの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。次に、図8Bに示すように、第1の電極層LEの一部を覆うように酸化物半導体層CHを形成する。ここでは第1の電極層LEの厚さを1μmとした。本実施例では、例えば、酸化物半導体層CHとしてInGaZnOをスパッタリング法により膜厚5~800nm程度形成すればよいが、これに限定する必要はない。本実施例のトランジスタのチャネル長は、酸化物半導体層CHの膜厚で決定されるため、目的により適宜変更することができる。次に、図8Cに示すように、第1の電極層LEの端部と重なるように、酸化物半導体層CH上に第2の電極層UEを形成する。第2の電極層UEの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。次に、図8Dに示すように、第1の電極層LEの上面領域に存在するチャネル層酸化物半導体層CHと第2の電極層UEを除去する。除去の方法としては、CMPを用いることができる。この際、第1の電極層の上面が一部エッチングされても良く、チャネル層酸化物半導体層CH上に第2の電極層UEが存在している範囲であれば、本実施例3による半導体装置の性能を低下させることはない。次に、図8Eに示すように、ゲート絶縁層GIを第1の電極層LE、チャネル層CH、第2の電極層UE上に形成する。ゲート絶縁層GIの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。その後、図8Fに示すようにゲート絶縁層GI上にゲート電極GEを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。作製したTFTのチャネル長5nm~800nm、チャネル幅20μmとし、実施例1で作製したTFTと同様、チャネル長の縮小に伴いトランジスタのオン電流が増加した。チャネル長が酸化物半導体層CHの膜厚により制御できるため、短いチャネル長が精度良く実現できる。以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、電流のオン/オフ比を大きくすることができる。なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。実施例4本実施例4では、ロールツーロールプロセスによる表示装置のアクティブマトリックスへの適用例について説明する。図9A~図9Dは、本実施例4における酸化物半導体装置の構成および製造方法を示す図である。図9Aの左図は上面図を示し、右図は、左図の領域Bの断面図を示している。図9B、図9C、図9Dも同様に上面図と断面図をそれぞれ示している。図9A~図9Dに示す酸化物半導体装置としていわゆるトップゲート型TFTを挙げている。製造方法以外は、実施例1と同様な材料、プロセスを用いた。本実施例4における酸化物半導体装置の製造方法は以下の通りである。まず、図9Aに示すように、例えば、プラスチックや薄板ガラス基板などのフレキシブルなロール状の絶縁体基板SU上にデータ配線DLを兼ねた第1の電極層LEを形成する。データ配線DL形成の際、図9Aの右図に示すようにデータ配線DLの端部は90度以下垂直又は順テーパー形状の傾斜に加工する。次に、図9Aの左図中の上下の点線で挟まれた堆積領域成膜領域DAに、酸化物半導体層CHと画素電極層TCを成膜する。ここでの画素電極層TCは、第2の電極層UEを兼ねる。堆積領域DAだけの成膜は、シャドウマスク等を利用することで連続的に行った図9B。次に、データ配線DL上に積層された酸化物半導体層CHおよび画素電極層TCを、取り除くように加工した図9C。次に、ゲート配線GLを形成する領域に、ゲート絶縁層GIを、シャドウマスクを利用することで連続的に堆積した。上記ゲート絶縁層GI上にゲート電極層GEを兼ねたゲート配線GLを印刷やインクジェット技術を用いて形成した図9D。図9Dの左図中に丸で囲んだTFT領域は、データ配線DLとゲート配線GLが交差することでトランジスタを形成している。交差する領域で合せれば良いため、合わせ精度の裕度が大きく、プロセスに伴うプラスチック基板などの歪み等によるパターン合わせの問題を解決することができる。これにより、短いチャネル長を低コストで実現し、歩留りを大幅に向上することを可能とした。以上のことから、本実施例で示した製造方法を用いることで、ロールツーロール技術への転換も可能となり、ロール基板上へのTFTアレイ作製が容易となる。以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、合わせ精度の裕度が大きく、製造歩留まりを向上できる。また、ロールツーロールプロセスを用いることが可能となり、ロール基板上へのTFTアレイの作製を容易に行うことができる。なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。実施例5上記実施例1から実施例4で説明した電界効果トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板アレイ基板に適用することができる。図10は、本実施例5におけるアクティブマトリクス基板の構成を示す要部回路図である。また、図11は、本実施例5におけるアクティブマトリクス基板の平面構成を示す模式図である。本実施例では、前記実施例1と実施例3に示す構造を有するTFTを構成要素とする素子が基板SU上にアレイ状に配置されている。TFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このTFTのゲート電極層GEと接続されるゲート配線GLに信号を送るゲート線駆動回路GDや、このTFTのソース電極ドレイン電極SDと接続されるデータ配線DLに信号を送るデータ線駆動回路DDを構成するトランジスタに用いてもよい。この場合、各素子のTFTとゲート線駆動回路GDあるいはデータ線駆動回路DD内のTFTを並行して形成することができる。アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図11に示すような構成になる。図中x方向に延在するゲート配線GLに走査信号が供給されると、TFTがオンし、このオンされたTFTを通して、図中y方向に延在するデータ配線DLからの映像信号が画素電極TCに供給される。なお、ゲート配線GLは図中y方向に並設され、データ配線DLは図中x方向に並設され、隣接する一対のゲート配線GLと隣接する一対のデータ配線DLで囲まれる領域画素領域に画素電極TCが配置されている。この場合、例えば、データ配線DLがソース電極SEと電気的に接続され、画素電極TCがドレイン電極DEと電気的に接続される。あるいは、データ配線DLがソース電極SEを兼ねてもよい。また、液晶表示装置に限らず有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにTFTを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにTFTを適用してもよい。上記アクティブマトリクス基板をアクティブマトリクス型液晶表示装置に適用したところ、良好な結果が得られた。以上、本実施例によれば、短いチャネル長の酸化物半導体装置を各種表示装置に適用することにより、それらの性能を向上することができる。実施例6上記実施例1から実施例5で説明した電界効果トランジスタの適用例に制限はないが、例えば、RFIDRadioFrequencyIDentificationタグに適用することができる。図12は本実施例6におけるRFIDタグの回路システム構成を示すブロック図である。RFIDタグは、アンテナ共振回路11、整流器12、変調器13、デジタル回路14などにより構成されている。このRFIDタグは、リーダ15とライタ16との間で無線通信を行うことができるようになっている。また、酸化物半導体は透明材料であるため、ほとんど透明な回路が形成できる。例えば、電極および配線部分をITOなどの透明導電膜を用い、TFT部分には本発明の構造を用いることで実現可能となりうる。従来のRFIDタグのように、Siのチップや金属によるアンテナ等の構造が見える形態ではないため、フィルムやカード上に記載されている意匠を損なうことなく後付することが可能である。このRFIDタグの特にデジタル回路14を上記実施の形態1と実施の形態3で説明した電界効果トランジスタを用いて構成する。その結果、デジタル回路14が小面積、高速になり、RFIDタグの特性向上を図ることができる。本実施例によれば、短いチャネル長の酸化物半導体装置をRFIDタグに適用することにより、その性能を向上することができる。以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが、本発明は上記実施例に示した構成に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。