"半導体基板と、前記半導体基板上に形成された島構造と、当該島構造内に積層されたpnpn構造の半導体層を含む発光部サイリスタと、前記島構造内に形成された電流狭窄構造とを有し、前記電流狭窄構造は、高抵抗領域と導電領域とを含み、前記導電領域内にキャリアを狭窄する、発光素子。前記高抵抗領域は、前記島構造の少なくとも1つの側面から選択的に酸化された酸化領域である、請求項1に記載の発光素子。前記電流狭窄構造は、p型のAlを含む半導体層であり、前記電流狭窄構造は、前記発光部サイリスタのp型のアノード層内に形成される、請求項1または2に記載の発光素子。前記電流狭窄構造は、p型のAlAsまたはAlGaAsから構成され、前記高抵抗領域は、AlAsまたはAlGaAsの酸化領域である、請求項1ないし3いずれか1つに記載の発光素子。前記島構造はさらに、同一の半導体基板上にpnpn構造の半導体層を含むシフト部サイリスタを含み、前記シフト部サイリスタの最上のカソード層は、前記発光部サイリスタの最上のカソード層から分離され、前記発光部サイリスタおよび前記シフト部サイリスタのゲートは共通である、請求項1ないし4いずれか1つに記載の発光素子。前記シフト部サイリスタのカソード層の直下には、前記電流狭窄構造の導電領域が位置する、請求項5に記載の発光素子。前記島構造はさらに、同一の半導体基板上のpnpn構造の最上pn層によって形成されたダイオードおよびその直下のpnpn構造の半導体層を含む寄生サイリスタを含み、前記寄生サイリスタの最上のカソード層は、前記発光部サイリスタおよび前記シフト部サイリスタのカソード層から分離され、前記寄生サイリスタのカソード層の直下には、前記電流狭窄構造の高抵抗領域が位置する、請求項1ないし6いずれか1つに記載の発光素子。前記寄生サイリスタは、最上のカソード層とpn接合されたダイオードを含み、前記ダイオードのアノード電極はp型の半導体層上に形成され、前記ダイオードのカソード電極はカソード層上に形成され、前記アノード電極は、前記発光部サイリスタおよび前記シフト部サイリスタのゲート電極と共通である、請求項1ないし7いずれか1つに記載の発光素子。前記寄生サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比は、前記シフト部サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比および前記発光部サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比よりも大きい、請求項1ないし8いずれか1つに記載の発光素子。前記島構造には、前記寄生サイリスタのカソード層に隣接して平行に延在する溝が形成され、当該溝は、少なくとも前記電流狭窄構造に至る深さを有し、前記電流狭窄構造は、前記溝によって露出された側面から選択的に酸化される、請求項7ないし9いずれか1つに記載の発光素子。前記島構造は、前記溝によって第1および第2の島構造に分離され、第1の島構造には、前記ダイオードのアノード電極が形成され、第2の島構造には、前記発光部サイリスタおよび前記シフト部サイリスタの共通のゲート電極が形成される、請求項10に記載の発光素子。前記寄生サイリスタのカソード層の直下は、すべて高抵抗領域である、請求項1ないし11いずれか1つに記載の発光素子。請求項1ないし12いずれか1つに記載の発光素子を複数含み、奇数番目に位置する島構造の前記シフト部サイリスタのカソード層には、第1の転送信号が印加され、偶数番目に位置する島構造の前記シフト部サイリスタのカソード層には、第1の転送信号と異なる第2の転送信号が印加され、隣接する島構造の前記シフト部サイリスタのゲートは、前記ダイオードを介して電気的に接続される、自己走査型発光素子アレイ。請求項13に記載の発光素子アレイを用いた光書込みヘッド。請求項14に記載の光書込みヘッドを備えた画像形成装置。本発明は、高出力化を図る発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。請求項1は、半導体基板と、前記半導体基板上に形成された島構造と、当該島構造内に積層されたpnpn構造の半導体層を含む発光部サイリスタと、前記島構造内に形成された電流狭窄構造とを有し、前記電流狭窄構造は、高抵抗領域と導電領域とを含み、前記導電領域内にキャリアを狭窄する、発光素子。請求項2は、前記高抵抗領域は、前記島構造の少なくとも1つの側面から選択的に酸化された酸化領域である、請求項1に記載の発光素子。請求項3は、前記電流狭窄構造は、p型のAlを含む半導体層であり、前記電流狭窄構造は、前記発光部サイリスタのp型のアノード層内に形成される、請求項1または2に記載の発光素子。請求項4は、前記電流狭窄構造は、p型のAlAsまたはAlGaAsから構成され、前記高抵抗領域は、AlAsまたはAlGaAsの酸化領域である、請求項1ないし3いずれか1つに記載の発光素子。請求項5は、前記島構造はさらに、同一の半導体基板上にpnpn構造の半導体層を含むシフト部サイリスタを含み、前記シフト部サイリスタの最上のカソード層は、前記発光部サイリスタの最上のカソード層から分離され、前記発光部サイリスタおよび前記シフト部サイリスタのゲートは共通である、請求項1ないし4いずれか1つに記載の発光素子。請求項6は、前記シフト部サイリスタのカソード層の直下には、前記電流狭窄構造の導電領域が位置する、請求項5に記載の発光素子。請求項7は、前記島構造はさらに、同一の半導体基板上のpnpn構造の最上pn層によって形成されたダイオードおよびその直下のpnpn構造の半導体層を含む寄生サイリスタを含み、前記寄生サイリスタの最上のカソード層は、前記発光部サイリスタおよび前記シフト部サイリスタのカソード層から分離され、前記寄生サイリスタのカソード層の直下には、前記電流狭窄構造の高抵抗領域が位置する、請求項1ないし6いずれか1つに記載の発光素子。請求項8は、前記寄生サイリスタは、最上のカソード層とpn接合されたダイオードを含み、前記ダイオードのアノード電極はp型の半導体層上に形成され、前記ダイオードのカソード電極はカソード層上に形成され、前記アノード電極は、前記発光部サイリスタおよび前記シフト部サイリスタのゲート電極と共通である、請求項1ないし7いずれか1つに記載の発光素子。請求項9は、前記寄生サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比は、前記シフト部サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比および前記発光部サイリスタのカソード層と前記電流狭窄構造の高抵抗領域とが重複する面積比よりも大きい、請求項1ないし8いずれか1つに記載の発光素子。請求項10は、前記島構造には、前記寄生サイリスタのカソード層に隣接して平行に延在する溝が形成され、当該溝は、少なくとも前記電流狭窄構造に至る深さを有し、前記電流狭窄構造は、前記溝によって露出された側面から選択的に酸化される、請求項7ないし9いずれか1つに記載の発光素子。請求項11は、前記島構造は、前記溝によって第1および第2の島構造に分離され、第1の島構造には、前記ダイオードのアノード電極が形成され、第2の島構造には、前記発光部サイリスタおよび前記シフト部サイリスタの共通のゲート電極が形成される、請求項10に記載の発光素子。請求項12は、前記寄生サイリスタのカソード層の直下は、すべて高抵抗領域である、請求項1ないし11いずれか1つに記載の発光素子。請求項13は、請求項1ないし12いずれか1つに記載の発光素子を複数含み、奇数番目に位置する島構造の前記シフト部サイリスタのカソード層には、第1の転送信号が印加され、偶数番目に位置する島構造の前記シフト部サイリスタのカソード層には、第1の転送信号と異なる第2の転送信号が印加され、隣接する島構造の前記シフト部サイリスタのゲートは、前記ダイオードを介して電気的に接続される、自己走査型発光素子アレイ。請求項14は、請求項13に記載の発光素子アレイを用いた光書込みヘッド。請求項15は、請求項14に記載の光書込みヘッドを備えた画像形成装置。請求項1によれば、発光素子の高出力化を図ることができる。請求項2によれば、島構造の側面にキャリアがトラップされるのを抑制することができる。請求項3によれば、電子に比べて移動度の遅い正孔のキャリア密度を増加させることができる。請求項4によれば、化合物半導体層により酸化領域を形成することができる。請求項5によれば、発光部サイリスタのスイッチングを行うことができる。請求項6によれば、電流狭窄構造が形成されない島構造の場合と比較して、スイッチング速度を維持することができる。請求項7によれば、寄生サイリスタがオン状態に遷移することを抑制することができる。請求項8によれば、シフト部サイリスタおよび発光部サイリスタのゲートに自己走査型可能な電位を供給することができる。請求項9によれば、寄生サイリスタ、シフト部サイリスタおよび発光部サイリスタに要求される特性に応じた高抵抗領域を形成することができる。請求項10によれば、溝を持たない島構造と比較して、寄生サイリスタのカソード層直下に高抵抗領域を容易に形成することができる。請求項11によれば、島構造を分離しない場合と比較して、寄生サイリスタの発生を完全に遮断することができる。請求項12によれば、寄生サイリスタのオン状態への遷移を抑制することができる。請求項13によれば、高出力化、高転送速度の発光素子アレイを提供することができる。多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてLEDプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオードLEDを1次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのLEDに供給しなければならないため、各LEDに給電するためのボンディングパッドがLEDと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、1つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。例えば、A3対応のプリンタの1200dpiプリントヘッドでは、1次元配列されたLEDの数は14000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。3端子構造の発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のn層をカソードとし、カソード層の直下のp層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノードカソード間に電流が流れない。自己走査型発光装置以下、SLEDSelfscanningLightEmittingDeviceと呼ぶは、このような性質をもつサイリスタをスイッチ素子として1次元的にアレイ化したシフト部サイリスタと、さらにサイリスタを発光素子として1次元的にアレイ化した発光部サイリスタとを同一基板上に集積したものである。SLEDでは、1つ1つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧自己走査させることができる。従って、SLEDにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。以下、本発明の実施の形態について図面を参照して説明する。本実施の態様では、pnpn構造の発光サイリスタを有するSLEDを例示する。pnpnを構成する半導体層は、III-V族化合物半導体によって構成されるが、本実施の形態では、化合物半導体として、GaAs、AlGaAs、AlAsを用いる。なお、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。図1は、本発明の第1の実施例に係るSLEDの一部の平面図、図2は、図1に示すSLEDの1つの島のA1-A1線、A2-A2線およびA3-A3線断面図、図3は、図1に示すSLEDの等価回路である。先ず、図3を参照すると、ここには、SLED10の一部として4つの発光素子に関する等価回路が示されている。Ln1、Ln、Ln1、Ln2は発光部サイリスタ、Tn1、Tn、Tn1、Tn2はシフト部サイリスタ、Gn1、Gn、Gn1、Gn2は発光部サイリスタおよびシフト部サイリスタの共通のゲート、RGはゲート負荷抵抗、Dn2、Dn1、Dn、Dn1は結合ダイオード、PTn1、PTn、PTn1、PTn2は結合ダイオードのカソード電極直下に形成される寄生サイリスタ、Φ1は奇数ビット転送ライン、Φ2は偶数ビット転送ライン、ΦIは発光信号ライン、VGAはゲートラインである。ここで、nは、正の整数である。また、以下の説明において、発光部サイリスタ、シフト部サイリスタ、寄生サイリスタを総称するときは、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiと称する。SLEDの転送機能について、簡単に説明する。今、シフト部サイリスタTnがオン状態にあるとする。このときのシフト部サイリスタTnのゲートGnの電位は、02V程度まで引き上げられ、結合ダイオードDnの両端には、拡散電位分の約15Vの電位差が発生する。このため、Gn1=Gn-15V=-17V、Gn2=Gn1-15V=-32Vとなる。シフト部サイリスタTnが点弧しているときの、ゲートの電位分布を図4に示す。また、図5に、ゲートに供給されるゲートラインVGAの電圧波形と、奇数ビット転送ラインΦ1、偶数ビット転送ラインΦ2、および発光信号ラインΦIに供給される周期Tの矩形電圧を示す。奇数ビット転送ラインΦ1と偶数ビット転送ラインΦ2がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。ゲートラインVGAの電圧と、転送ラインΦ1、Φ2、ΦIに供給される電圧を-33Vとすると、シフト部サイリスタTn2のゲートカソード間には、01V程度しか印加されない。サイリスタをオンさせるためには、少なくともゲートカソード間に拡散電位以上の電圧が印加され、かつカソードアノード間に保持電流以上の電流が流される必要がある。このため、シフト部サイリスタTn2は点弧できない。一方、ゲートGnよりも左側にあるダイオードDn1には、逆バイアスがかかるので、ゲートDn1の電位はゲートラインVGAの電圧程度約-33Vとなるため、シフト部サイリスタTn1はオンすることはできない。こうして、奇数ビット転送ラインΦ1が-33Vで、シフト部サイリスタTnがオンしている際に、偶数ビット転送ラインΦ2を0Vから-33Vに下げると、隣のシフト部サイリスタTn1のみが点弧する。その後、奇数ビット転送ラインΦ1を0Vに上昇させると、シフト部サイリスタTnはオフされ、シフト部サイリスタTnからTn1へのオン状態の転送が可能となる。シフト部サイリスタTnがオンているとき、ゲート電位Gnが最も高い電圧に引き上げられている。従って、奇数ビット転送ラインΦ1を0Vから33Vに下げると、発光部サイリスタLnのみがオンして発光する。すなわち、シフト部サイリスタの列が左から右側へ順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光部サイリスタのみ、外部からの発光信号ラインΦIに入力された0、1データにしたがって、オンするか否かが決まる。これによって、0、1データが発光または非発光の情報に変換される。図1には、図3に示す4ビットの素子に対応する素子アレイの平面図が示されている。SLEDは、p型のGaAs半導体基板上に、これと格子整合するようにpnpn構造の半導体層をエピタキシャル成長することにより形成される。半導体基板上には、半導体層をエッチングすることで、各素子に対応する島すなわちメサが形成される。図1には、図3の回路に対応して、4つの島Sn1、Sn、Sn1、Sn2が形成され、これらの島Sn1、Sn、Sn1、Sn2が線形に配列されている。1つの島には、発光部サイリスタLiと、シフト部サイリスタTiと、結合ダイオードDi直下の寄生サイリスタPTiが形成される。図2A、B、Cは、島Sn1に形成された発光部サイリスタLn1、シフト部サイリスタTn1、結合ダイオードDn1直下の寄生サイリスタPTn2の断面構造をそれぞれ示している。図2Aに示すように、p型のGaAs基板20上には、所定の膜厚、所定のドーパント濃度を有するp型のAlGaAsを含むアノード層22、所定の膜厚、所定のドーパント濃度を有するn型のAlGaAsからなるゲート層24、所定の膜厚、所定のドーパント濃度を有するp型のAlGaAsからなるゲート層26、および所定の膜厚、所定のドーパント濃度を有するn型のGaAsまたはAlGaAsからなるカソード層28Lが形成される。島Sn1、すなわちメサMは、p型のゲート層26からアノード層22の一部もしくは基板20に至るまで半導体層をエッチングすることことにより矩形状に加工され、島Sn1の最上層であるカソード層は、発光部サイリスタLn1、シフト部サイリスタTn1、寄生サイリスタPTn2においてそれぞれ個別に分離されている。発光部サイリスタLn1のカソード層28Lは、島Sn1の底部側に形成され、このカソード層28L上には、これと電気的に接続されるカソード電極32Lが形成される。カソード電極32Lは、好ましくは枠状に加工され、カソード電極32Lの中央には、光を出射する矩形状の光出射口34が形成される。また、基板20の裏面には、グランド電位を供給する共通のアノード電極40が形成される。島Sn1において、アノード層22の一部には、p型のAlAsまたはAl組成比が例えば98以上のp型のAlGaAsから成る電流狭窄層30が挿入される。好ましくは、電流狭窄層30は、アノード層22内において、相対的にAl組成が小さいAlGaAs層によってサンドイッチされている。さらに電流狭窄層30を構成するAlAsまたはAlGaAsのAl組成は、他の半導体層24、26、28LのAl組成よりも著しく大きい。こうすることで、電流狭窄層30を酸化したとき、電流狭窄層30に選択的に酸化された酸化領域30Aと非酸化領域30Bとが形成される。電流狭窄層30の酸化は、例えば水蒸気酸化アニールを用いて行われ、これにより、メサMの側面において露出された電流狭窄層30の一部が酸化される。例えば、図1に示す矩形状のメサMの全ての側面から電流狭窄層30が酸化されると、メサMの側面から一定距離だけ酸化が進行し、メサMの外形を反映した酸化領域30Aと、酸化領域30Aによって囲まれた非酸化領域30Bとが形成される。各島において破線で示す線Kは、酸化領域30Aと非酸化領域30Bとの境界を表している。発光部サイリスタLnのカソード層28Lの直下には、非酸化領域30Bが重複される。ここでの重複とは、カソード層28Lを基板の真上方向から投影して見たとき、カソード層28Lが非酸化領域30Bと重なり合う関係にあることを意味である。カソード層28Lは、非酸化領域30Bの全部と重複し、かつ酸化領域30Aの一部と重複するものであってもよい。但し、好ましくは、カソード層28Lと非酸化領域30Bとが重複する面積比は、カソード層28Lと酸化領域30Aとが重複する面積比よりも大きい。酸化領域30Aは、電気的に高抵抗領域であり、非酸化領域30Bは導電領域であるため、アノード電極40から注入された電子より移動度の低いキャリア正孔は、非酸化領域30B内に閉じ込められ、高密度な状態でn型のゲート層24に注入される。図2Aに示すように、メサMの外周に酸化領域30Aを形成することで、キャリアがメサMの側面の表面準位にトラップされることが抑制され、リーク電流が抑制される。この結果、ゲート層24、26における正孔と電子との再結合確率が増加され、発光効率が改善され高出力化が可能になる。シフト部サイリスタTn1は、図2Bに示すように、発光部サイリスタLn1と半導体層22、24、26を共通にし、最上層のカソード層28Tが発光部サイリスタLn1のカソード層28Lから分離されている。ここでは、カソード層28Tは、島Sn1のほぼ中央に矩形状に形成され、カソード層28T上には、矩形状のカソード電極32Tが形成される。カソード層28Tの直下には、電流狭窄層30の非酸化領域30Bが重複され、より好ましくは、カソード層28Tの直下には、酸化領域30Aが形成されない。カソード層28Tの直下に酸化領域30Aが形成されると、アノードカソード間の抵抗が高くなるため好ましくない。このため、非酸化領域30Bと重複させるようにし、電流狭窄層30による酸化領域30Aの影響がシフト部サイリスタTn1に生じないようにする。結合ダイオードDn1は、島Sn1の上部に形成される。図2Cに示すように、結合ダイオードDn1は、ゲート層26とカソード層28PTとのPN接合によって構成される。また、結合ダイオードDn1のアノードは、発光部サイリスタLn1とシフト部サイリスタTn1に共通のゲートGn1に接続される。結合ダイオードDn1の直下には、さらにn型のゲート層24とp型のアノード層22が形成されるため、そこには、pnpn構造の寄生サイリスタPTn2が形成される。寄生サイリスタPTn2のカソード層28PTの直下には、酸化領域30Aが重複され、より好ましくは、その直下において酸化領域30Aが完全に重複する。カソード層28PTの直下に電流経路が生じないようにすることで、寄生サイリスタPTn2を高抵抗化し、寄生サイリスタPTn2が容易に点弧できないようにする。奇数ビットの島Sn、Sn2のシフト部サイリスタのカソード電極32Tには、奇数ビット転送ラインΦ1が接続され、偶数ビットの島Sn1、Sn1のシフト部サイリスタのカソード電極32Tには、偶数ビット転送ラインΦ2が接続される。発光部サイリスタのカソード電極32Lには、発光信号ラインΦIが接続される。また、基板上には、ゲートラインVGAに接続する島SRが形成される。ゲートラインVGAは、この島SRのp型のゲート層26にコンタクト電極CTを介して電気的に接続され、ゲート負荷抵抗RGは、p型のゲート層26を利用して形成される。ゲート負荷抵抗RGの出力端は、コンタクトCT1を介して共通のゲート電極に接続されるとともに、隣接する結合ダイオードのカソード電極32PTに接続される。発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiの最上層であるn型のカソード層は、大きさが異なり、また、電流狭窄層30が露出しているメサの側面からの距離が異なるため、それぞれのサイリスタの位置によって、電流狭窄層30の酸化領域30Aとの面積比カソード層と酸化領域との重複する面積比が異なる。好ましくは寄生サイリスタPTiは、カソード層の直下において大部分が酸化領域30Aに重複され、寄生サイリスタPTiがオンするためには、キャリアが酸化領域30Aを迂回するような電流経路を通らなければならず、その分、抵抗値が増大する。これに対して、シフト部サイリスタTiでは、好ましくはカソード層の直下において大部分が酸化領域30Aと重複しないため、電流狭窄層30を持たない従来構造と変わらず、スイッチング動作上の相違が生じない。また、発光部サイリスタLiは、矩形状の島の3つの側面から酸化されても、カソード層の直下においてその周辺部のみが酸化領域30Aに重複され、残りの中央部分が非酸化領域30Bとして残っているので、発光動作上の問題は生じないばかりか、電流狭窄構造によりキャリアが発光部の中央に集中するため、メサ側面の界面準位での非発光再結合が抑制され、発光サイリスタの高出力化が図られる。このように本実施例では、発光部サイリスタLi、シフト部サイリスタTi、結合ダイオードDiを含む島内に電流狭窄構造を設けることで、自己走査機能を変化させることなく、結合ダイオード部のカソード直下の寄生サイリスタのカソード電位降下の時定数を増加させることで、自己走査中に寄生サイリスタが点弧しないようにすることができ、同時に、シフト部サイリスタのスイッチング速度を低下させることなく、発光部サイリスタの高出力化を図ることができる。上記の例では、矩形状のメサMの4辺から電流狭窄層を酸化させるようにしたが、必ずしもこれに限らず、他の酸化であってもよい。図6は、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiを含む1つの島Siを例示し、図6Aは、電流狭窄層30が島Siの1つの側面50のみから酸化される例を示している。寄生サイリスタPTiのカソード層の縁から側面50までの距離をd1、シフト部サイリスタTiのカソード層の縁から側面50までの距離をd2としたとき、酸化領域30Aの側面50からの酸化距離Dは、d1<D≦d2であり、より好ましくは、D≒d2である。これにより、寄生サイリスタPTiのオン抵抗を大きくすることができ、他方、シフト部サイリスタTiのオン抵抗を大きくすることなくスイッチング速度を維持することができる。また、発光部サイリスタLiにおいても側面50における発光に寄与しないキャリアのトラップが抑制される。図6Bは、島Siの対向する2つの側面50、52から電流狭窄層30を同時に酸化させた例である。この場合にも、好ましくは、酸化領域30Aの酸化距離Dは、シフト部サイリスタTiのカソード層の距離d2以下D≦d2であることが望ましい。同時に酸化することで酸化時間の短縮を図ることができる。また、発光部サイリスタLiでは、図6Aの場合よりも、キャリアを中央に閉じ込めることができる。図6Cは、島S1の上部の側面54から電流狭窄層30を酸化させた例である。寄生サイリスタPTiのカソード層の縁から側面54までの距離をd1、カソード層の側面50に延びる方向の幅をd3としたとき、酸化領域30Aの側面54からの酸化距離Dは、D≧d1d3であることが望ましい。これにより、寄生サイリスタPTiのオン抵抗を大きくすることができる。図6Dは、島Siの側面54と対向する側面56の2辺から電流狭窄層30を酸化させた例である。この場合には、酸化領域30Aの酸化距離Dは、少なくとも寄生サイリスタPTiのカソード層の縁から側面54までの距離d1よりも大きくされる。他方、側面58から発光サイリスタLiに向けて酸化領域30Aが形成されることになるので、酸化距離Dの上限は、電流狭窄層30が形成されないときと比較して発光部サイリスタLiの光出力が向上する範囲で決定される。さらに、ここに図示しないが、島Siの3つの側面から同時に酸化をするようにしてもよい。例えば、側面50、52、54から同時に酸化を行うものであってもよい。なお、電流狭窄層30を酸化するとき、電流狭窄層30は、メサMの側面において露出されている必要がある。したがって、メサMは、酸化される側面において電流狭窄層30に至る深さまでエッチングされる必要がある。また、上記の例では、電流狭窄層30をアノード層22内に形成する例を示したが、電流狭窄層30は、これと異なる位置に形成されるものであってもよい。例えば、n型のゲート層24とアノード層22との境界に形成するようにしてもよい。さらに本実施例では、島Siの平面形状を矩形状としたが、これは一例であって、他の形状、例えば、円形状、楕円状、台形状、他の多角形状であってもよい。次に、本発明の第2の実施例について説明する。第1の実施例では、島メサの側面から電流狭窄層を酸化させるものであるが、第2の実施例は、寄生サイリスタの近傍にエッチングによる溝を形成することで、寄生サイリスタのアノード。カソード間に高抵抗領域を形成するものである。図7Aは、第2の実施例に係るSLEDに用いられる1つの島の平面図を示し、図7Bは、そのB-B線断面図である。第2の実施例では、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiを有する島Siには、側面50から内部に向けて1つの細長い溝60が形成されている。この溝60は、寄生サイリスタPTiのカソード層28PTに隣接してこれとほぼ平行に延在し、より好ましくは、寄生サイリスタPTiのカソード層28PTの側面50からの距離をd4としたき、溝60は、d4と等しいかそれ以上の長さを有する。溝60は、図7Bに示すように、少なくとも電流狭窄層30に至るまで半導体層をエッチングすることにより形成される。第2の実施例では、少なくとも溝60を利用して島Siを選択的に酸化する。この酸化により、電流狭窄層30は、溝60から内部に向けて酸化される。酸化領域30Aは、図7Aの破線Kで示されるような矩形状を有し、酸化時間を適切に選択することで、酸化領域30Aは、寄生サイリスタPTiのカソード層直下の全体に形成される。これにより、寄生サイリスタPTiのアノードカソード間の電流経路のほぼ全体が酸化領域30Aによって遮断されるため、寄生サイリスタPTiのオン抵抗が増加する。なお、第2の実施例において、島Siの酸化は、溝60と、溝60と対向する側面54とから同時に行うことで、酸化時間の短縮を図るようにしてもよい。また、発光部サイリスタLiが形成された島Siの側面50、52、56からの酸化を妨げるものではない。次に、本発明の第3の実施例について説明する。第1および第2の実施例の構造では、結合ダイオードDiのアノード電極と、シフト部サイリスタおよび発光部サイリスタのゲート電極を共通としていたが、第3の実施例では、アノード電極とゲート電極とを分離するものである。図8は、第3の実施例に係るSLEDに用いられる1つの島の平面図を示している。同図に示すように、島Siは、溝62によって実質的に2つの島SiaとSibに分離されている。溝62は、少なくとも電流狭窄層30に至る深さを有するようにエッチングにより形成される。一方の島Siaには、結合ダイオードDiが形成され、結合ダイオードのアノード電極64は、ゲートGiに接続される。他方の島Sibには、シフト部サイリスタTiと発光部サイリスタLiとが形成され、これらに共通のゲート電極66が形成され、ゲート電極66は、アノード電極64に接続される。第3の実施例では、島Siaの電流狭窄層30の全体が酸化される。この酸化は、溝62から行われてもよいし、島Siaの4つの側面から同時に行われても良い。また、島Sibの電流狭窄層30は、島Sibの外周から一定距離だけ酸化されるようにしても良く、この場合、第1の実施例のときと同様に、シフト部サイリスタTiでは、カソード層直下の電流狭窄層30は非酸化領域であり、発光部サイリスタLiでは、島Sibの周囲の一部が酸化される。第3の実施例によれば、島Siaの結合ダイオードDiのカソード電極70の直下に形成されているpnpn構造は、電流狭窄層30の酸化領域30Aによって完全に遮断されるため、この寄生サイリスタPTiがオンすることはない。次に、寄生サイリスタPTiのオン条件について検討する。図1に示すように、シフト部サイリスタTn、発光部サイリスタLn、結合ダイオードDnを同一ゲートの島の中に形成し、結合ダイオードDnをサイリスタ構造pnpnの上部のpn接合から構成した場合には、結合ダイオードDnのカソード電極の直下に、寄生サイリスタPTn1が形成される。寄生サイリスタPTn1は、本来、転送機能において必要はない素子ではあるが、ゲートGn、Gn1の電圧値によってはオンする可能性がある。そこで、次に寄生サイリスタPTiのオン条件について考える。Gn1-Gn≒-15Vなので、電圧値については、すべてのサイリスタPTiは点弧可能である。しかしながら、点弧のためには、図9に示すように、保持電流以上の電流が流れなければならない。ここで、Φ1=Φ2=ΦI=VGA=-33Vで、シフト部サイリスタTnがオンしているとき、ゲートGn=-02V、Gn1=-17Vである。このとき、図9の動作点解析の結果から、寄生サイリスタPTn1は、ゲート負荷抵抗RG=15kΩにおいて点弧することが可能である。サイリスタPTn1が点弧すると、そのカソード電位Gn1は、-15Vまで引き上げられる。その隣の寄生サイリスタPTn2は、ゲート電位が-15Vであるから、図10の動作点解析の結果から、点弧することができないと考えられるしきい電流値IBO以下の領域から直線部分へ遷移できない。ただし、図中のVn1、Vn2は、それぞれ寄生サイリスタPTn1、PTn2のカソードアノード間電圧で、In1、In2とはそれらを流れる電流で、図3に破線の矢印で示した方向に流れる電流である。シフト部サイリスタTiのONOFFの速度は、SLEDの転送速度に影響する。また、ONOFFの速度とは、ON信号を受けてからサイリスタのカソード電位が点弧可能なレベルに下がるまでの時間で決まり、その過渡特性の時定数は、回路上の抵抗値と容量によって決まる。そこで、転送速度を上げる改善のために、例えば、図3の電流経路においてゲート負荷抵抗RGを低くすることが考えられる。しかし、ゲート負荷抵抗RGをRG’に低くすると、図11の動作点解析に示すように、動作点が保持電流以上の電流値、もしくは、負性抵抗領域に位置することとなり、サイリスタPTn2はONしてしまう。ON状態では、ゲートGn2は、ほぼ拡散電位-15V程度まで引き上げられるから、オンしているシフト部サイリスタTnの2個隣のTn2もオン条件を満たす。同様のことが、同じ転送ラインに繋がっているTn2mついて起こり、オンしているシフト部サイリスタの隣のサイリスタのみオン条件を満足するという自己走査機能が発現できなくなる。そのため、速度向上のためにゲート負荷抵抗値RGを低くすると、転送不良が起こり得る。シフト部サイリスタTnがオンしているとき、2つ隣のシフト部サイリスタTn2もオンしてしまう可能性は、寄生サイリスタPTn2がオン状態に遷移してしまうことによる。これを防止することを検討する。まず、シフト部サイリスタTn1がオンするときの、カソード電位の時間変化について考える。図12に、カソード電位と時間変化との関係を示す。ゲート電位が-15Vのとき、カソード電位を-30V以上とすることで、このサイリスタは点弧できるが、但しそれは、カソード電位が-30Vに達する瞬間が、その前のシフト部サイリスタTnがオン状態にあり、シフト部サイリスタTn1のゲート電位が15Vに保たれている重なり時間taになければならない図12参照。重なり時間ta内に、カソード電位が-30Vに到達するかどうかは、カソード電位降下の時定数と、抵抗RIよりも外側に印加される電圧値に依存する。寄生サイリスタPTn2がオン状態に遷移してしまわないようにするために、結合ダイオードDiのカソード電極直下に存在するサイリスタPTiのカソード電位降下の時定数を大きくする、すなわち、このサイリスタのオン抵抗を大きくする。但し、寄生サイリスタPTiと直列に抵抗器を入れるとき、図1の結合ダイオードの列のどこかに挿入しなくてはならないが、横方向に電流が流れる抵抗器を配置させるためのスペースを確保することは困難である。他方、エピタキシャルの構成を変更し、抵抗値を上昇させることも考えられるが、そのようなことをすれば、発光部サイリスタのオン抵抗が上がってしまい、同じ光量を得るための電圧値が増加し、電力消費量が大きくなるので好ましくない。発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiの各pnpn領域n型の最上層が存在するところは、大きさが異なり、また、電流狭窄層が露出しているメサ面からの距離が異なるため、それぞれのサイリスタLi、Ti、PTiにおいて、カソード層に対する電流狭窄層の酸化される面積比が異なる。寄生サイリスタPTiは、pnpn構造の大部分が酸化領域30Aによって覆われているため、これがオンするためには、キャリアは酸化領域30Aを迂回するような電流経路を通らなければならない。その分、抵抗値は増大する。こうして本実施例では、転送動作速度向上のためにゲート負荷抵抗RGを小さくするとき、シフト部サイリスタが順次点弧できない、すなわち、シフト部サイリスタTnがオンしているとき、Tn1だけでなく、2つ隣のシフト部サイリスタTn2もオンしてしまう可能性がある、という不具合を解消することができる。以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図13に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板70上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ71が、主走査方向に実装され、発光素子アレイチップ71の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ72が、樹脂ハウジング73により固定されている。ロッドレンズアレイ72の光軸上には、感光ドラム74が設けられる。また、チップ実装基板70の下地には発光素子アレイチップ71の熱を放出するためのヒートシンク75が設けられ、ハウジング73とヒートシンク75は、チップ実装基板70を間に挟んで止め金具76により固定されている。図13に示す光書込みヘッドを用いた光プリンタを図14に示す。光プリンタには、光書込みヘッド100が設置される。円筒形の感光ドラム102の表面に、アモルファスSi等の光導電性を持つ材料感光体が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器104で一様に帯電させる。そして、光書込みヘッド100で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器106で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器108でカセット110中から送られてきた用紙112上に、トナーを転写する。用紙は、定着器114にて熱等を加えられ定着され、スタッカ116に送られる。一方、転写の終了したドラムは、消去ランプ118で帯電が全面にわたって中和され、清掃器120で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ,複写機などの画像形成装置にも利用することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"