メモリセル部と周辺回路部とを有する半導体基板と、前記メモリセル部の前記半導体基板内の素子領域上に形成された第1のゲート電極と、前記第1のゲート電極の端部下の前記素子領域内に形成された第1の拡散層と、前記第1のゲート電極に隣接して形成され、前記第1の拡散層に接続された第1のコンタクトと、前記第1のコンタクト上に形成され、前記第1のコンタクトを介して前記第1の拡散層に接続された第1の下部電極層と、前記第1の下部電極層上に形成された第1の抵抗変化層と、前記第1の抵抗変化層上に形成された第1の上部電極層と、前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第2乃至第4の拡散層と、前記周辺回路部における前記半導体基板内に形成された素子分離領域と、前記第2の拡散層に接続された第2のコンタクトと、前記第3の拡散層に接続された第3のコンタクトと、前記第4の拡散層に接続された第4のコンタクトと、前記素子分離領域上に形成された第2のゲート電極と、前記周辺回路部に前記第1の下部電極層と同じ高さに形成された第2の下部電極層と、前記第1の抵抗変化層と同じ高さで前記第2の下部電極層上に形成された第2の抵抗変化層と、前記第1の上部電極層と同じ高さで前記第2の抵抗変化層上に形成された第2の上部電極層と、を具備し、前記第2の下部電極層は、前記第2のコンタクトと前記第3のコンタクトとを接続する第1のローカル配線として機能する層、及び、前記第2のゲート電極と前記第4のコンタクトとを接続する第2のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリ。前記周辺回路部において、前記第2の上部電極層の上方に形成された上部配線と、前記上部配線と前記第2の上部電極層とを接続する第5のコンタクトと、をさらに具備し、前記第2の抵抗変化層は、第2の絶縁層を含み、前記第2の絶縁層を有する容量素子と、前記第2乃至第5の素子領域のうちの1つからなる抵抗素子とで、前記周辺回路部にRC回路を形成する、ことを特徴とする請求項1に記載の抵抗変化メモリ。前記第1の抵抗変化層は、第1の絶縁層を含み、前記第2の絶縁層は、前記第1の絶縁層よりも厚い、ことを特徴とする請求項2に記載の抵抗変化メモリ。前記第1の下部電極層の側面は、前記第1の抵抗変化層及び前記第1の上部電極層の側面よりも外側に突出し、前記第2の下部電極層の側面は、前記第2の抵抗変化層及び前記第2の上部電極層の側面よりも外側に突出する、ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。前記第2の抵抗変化層及び前記第2の上部電極層内に、前記第2の抵抗変化層の側面を露出する溝が形成されている、ことを特徴とする請求項3又は4に記載の抵抗変化メモリ。メモリセル部と周辺回路部とを有する半導体基板内に複数の素子領域を形成する工程と、前記周辺回路部の前記半導体基板内に素子分離領域を形成する工程と、前記メモリセル部の前記素子領域上に第1のゲート電極を形成し、前記周辺回路部の前記素子分離領域上に第2のゲート電極を形成する工程と、前記メモリセル部の前記素子領域内に第1の拡散層を形成し、前記周辺回路部の互いに異なる前記素子領域内に第2乃至第4の拡散層を形成する工程と、前記第1の拡散層に接続する第1のコンタクトを形成し、前記第2の拡散層に接続する第2のコンタクトを形成し、前記第3の拡散層に接続する第3のコンタクトを形成し、前記第4の拡散層に接続する第4のコンタクトを形成する工程と、前記第1乃至第4のコンタクト上に下部電極層、抵抗変化層及び上部電極層を順に形成する工程と、前記下部電極層、前記抵抗変化層及び前記上部電極層を加工することにより、第1の下部電極層、第1の抵抗変化層及び第1の上部電極層からなる第1の積層構造と、第2の下部電極層、第2の抵抗変化層及び第2の上部電極層からなる第2の積層構造とを形成する工程と、を具備し、前記第1の下部電極層は、前記第1のコンタクトを介して前記第1の拡散層に接続され、前記第2の下部電極層は、前記第2のコンタクトと前記第3のコンタクトとを接続する第1のローカル配線として機能する層、及び、前記第2のゲート電極と前記第4のコンタクトとを接続する第2のローカル配線として機能する層の少なくとも一方である、ことを特徴とする抵抗変化メモリの製造方法。チップ面積の縮小を図ることが可能な抵抗変化メモリ及びその製造方法を提供する。実施形態による抵抗変化メモリは、メモリセル部と周辺回路部とを有する半導体基板と、前記メモリセル部の前記半導体基板内の素子領域上に形成された第1のゲート電極と、前記第1のゲート電極の端部下の前記素子領域内に形成された第1の拡散層と、前記第1のゲート電極に隣接して形成され、前記第1の拡散層に接続された第1のコンタクトと、前記第1のコンタクト上に形成され、前記第1のコンタクトを介して前記第1の拡散層に接続された第1の下部電極層と、前記第1の下部電極層上に形成された第1の抵抗変化層と、前記第1の抵抗変化層上に形成された第1の上部電極層と、前記周辺回路部の前記半導体基板内の互いに異なる素子領域内に形成された第2乃至第4の拡散層と、前記周辺回路部における前記半導体基板内に形成された素子分離領域と、前記第2の拡散層に接続された第2のコンタクトと、前記第3の拡散層に接続された第3のコンタクトと、前記第4の拡散層に接続された第4のコンタクトと、前記素子分離領域上に形成された第2のゲート電極と、前記周辺回路部に前記第1の下部電極層と同じ高さに形成された第2の下部電極層と、前記第1の抵抗変化層と同じ高さで前記第2の下部電極層上に形成された第2の抵抗変化層と、前記第1の上部電極層と同じ高さで前記第2の抵抗変化層上に形成された第2の上部電極層と、を具備し、前記第2の下部電極層は、前記第2のコンタクトと前記第3のコンタクトとを接続する第1のローカル配線として機能する層、及び、前記第2のゲート電極と前記第4のコンタクトとを接続する第2のローカル配線として機能する層の少なくとも一方である。以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[1]第1の実施形態第1の実施形態は、磁気ランダムアクセスメモリの周辺回路部において、MTJ素子の下部電極層をローカル配線LocalInterconnectとして用いる。尚、ローカル配線は、グローバル配線やセミグローバル配線と異なり、デバイスのソース/ドレイン間、ソース/ドレインとゲート間等をつなぐ配線である。[1-1]構造図1a及びbを用いて、第1の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図1aはメモリセル部を示し、図1bは周辺回路部を示す。メモリセル部及び周辺回路部では、図1a及びbに示すように、シリコン基板半導体基板11内に素子分離領域12が形成されている。この素子分離領域12は、トランジスタのソースチャネルドレイン領域を形成する素子領域10a、10b及び10cを分離している。シリコン基板11上にゲート絶縁膜13を介してゲート電極14が形成され、このゲート電極14上に絶縁膜15が形成されている。ゲート電極14及び絶縁膜15の側面に側壁絶縁膜16が形成され、ゲート電極14の両側のシリコン基板11内にソース/ドレイン拡散層17a、17b、17c、17d、17e及び17fが形成されている。メモリセル部では、図1aに示すように、隣接するゲート電極14間にビット線コンタクトCB1及びCB2が形成されている。このビット線コンタクトCB1及びCB2は、隣接するゲート電極14間に導電材19が埋め込まれることで、ゲート電極14に対して自己整合的に形成されている。ソース/ドレイン拡散層17aに接続するビット線コンタクトCB1上には、下部電極層21a、MTJ素子22a及び上部電極層23aが順に積層されている。上部電極層23aは、コンタクト25を介して上部配線例えば、ビット線28に接続されている。一方、ソース/ドレイン拡散層17bに接続するビット線コンタクトCB2は、コンタクト26を介して別の上部配線例えば、ソース線図示せずに接続されている。例えば、ソース線は、ビット線と同一配線レベルに配置されている。周辺回路部では、図1bに示すように、層間絶縁膜18内にサポートコンタクトCS1、CS2及びCS3が形成されている。このサポートコンタクトCS1、CS2及びCS3は、ソース/ドレイン拡散層17d、17e及び17fにそれぞれ接続されている。サポートコンタクトCS1及びCS2と層間絶縁膜18上には、下部電極層21b、MTJ素子22b及び上部電極層23bが順に積層されている。ここで、周辺回路部の下部電極層21bは、メモリセル部の下部電極層21aと同一電極層21で同じ高さ同一層レベルに形成されている。周辺回路部のMTJ素子22bは、メモリセル部のMTJ素子22aと同一MTJ膜22で同じ高さ同一層レベルに形成されている。周辺回路部の上部電極層23bは、メモリセル部の上部電極層23aと同一電極層23で同じ高さ同一層レベルに形成されている。紙面右端におけるソース/ドレイン拡散層17fに接続するサポートコンタクトCS3は、コンタクト27を介して上部配線28に接続されている。このような本実施形態では、周辺回路部においても、メモリセル部と同様、下部電極層21b/MTJ素子22b/上部電極層23bの積層構造を形成している。そして、周辺回路部の下部電極層21bを、ローカル配線L1として活用する。具体的には、周辺回路部では、下部電極層21bがローカル配線L1として用いられる。つまり、ある素子領域10b上のソース/ドレイン拡散層17bと別の素子領域10c上のソース/ドレイン拡散層17aとが、下部電極層21bローカル配線L1を介して電気的に接続されている。尚、本実施形態におけるMTJ素子22a及び22bは、少なくとも、固定層ピン層、記録層フリー層、固定層及び記録層に挟まれたトンネル絶縁層トンネルバリア層を有している。[1-2]製造方法図1a及びbを用いて、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。まず、STIShallowTrenchIsolationプロセスを用いて、シリコン基板11内に素子領域10a、10b及び10cを分離する素子分離領域12が形成される。シリコン基板11上にゲート絶縁膜13を介してゲート電極14が形成され、このゲート電極14上に絶縁膜15が形成される。そして、ゲート電極14及び絶縁膜15の側面に側壁絶縁膜16が形成される。次に、ゲート電極14の両側のシリコン基板11内にソース/ドレイン拡散層17a、17b、17c、17d、17e及び17fが形成される。このようにして、トランジスタTrが形成される。次に、成膜プロセスと平坦化プロセスを用いて、例えばSiO2系の層間絶縁膜18が形成される。これにより、周辺回路部では、ゲート電極14間が層間絶縁膜18で埋め込まれる。次に、層間絶縁膜18内に、ソース/ドレイン拡散層17a、17b、17c、17d、17e及び17fを露出するコンタクトホールが形成される。次に、コンタクトホールが導電材19で埋め込まれ、平坦化される。これにより、メモリセル部では、ゲート電極14に対する自己整合プロセスによって、ビット線コンタクトCB1及びCB2が形成され、周辺回路部では、サポートコンタクトCS1、CS2及びCS3が形成される。次に、例えばスパッタ法などの技術を用いて、ビット線コンタクトCB1及びCB2、サポートコンタクトCS1、CS2及びCS3、絶縁膜15及び層間絶縁膜18上に、下部電極層21、MTJ膜抵抗変化層22、上部電極層23及びハードマスク図示せずが順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク図示せずがハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。次に、エッチング技術を用いて、下部電極層21、MTJ膜22及び上部電極層23が一括加工される。これにより、メモリセル部には、ビット線コンタクトCB1に接続する下部電極層21a、MTJ素子22a及び上部電極層23aが形成される。一方、周辺回路部には、ソースコンタクトCS1及びCS2に接続する下部電極層21b、MTJ素子22b及び上部電極層23bが形成される。次に、上部電極層23a及び23bを覆う層間絶縁膜24が形成され、平坦化される。次に、層間絶縁膜24内にコンタクトホールが形成され、上部電極層23aハードマスク、ビット線コンタクトCB2及びソースコンタクトCS3の上面が露出される。その後、コンタクトホールが導電材で埋め込まれ、コンタクト25、26及び27が形成される。最後に、コンタクト25、26及び27に接続する上部配線M128が形成される。[1-3]MTJ素子の材料MTJ素子22a及び22bは、以下のような材料で構成される。[1-3-1]面内磁化型面内磁化型のMTJ素子22a及び22bは、例えば以下の材料を用いて形成される。固定層及び記録層の材料には、例えば、Fe、Co、Ni又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2、RXMnO3-yR;希土類、X;Ca、Ba、Srなどの酸化物の他、NiMnSb、PtMnSbなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nbなどの非磁性元素が多少含まれていてもよい。固定層の一部を構成する反強磁性層の材料には、Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO、Fe2O3などを用いることが好ましい。トンネル絶縁層としては、スピン注入用のMTJ素子22a及び22bの場合、コヒーレントトンネリング効果を有する酸化マグネシウムMgO又はマグネシウムMgと酸化マグネシウムMgOを積層し、アニールなどによって形成したトンネルバリアを用いることが望ましい。これらの材料以外にも、Al2O3、SiO2、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。[1-3-2]垂直磁化型垂直磁化型のMTJ素子22a及び22bは、例えば以下の材料を用いて形成される。尚、トンネル絶縁層に関しては、面内磁化型と同じである。[A]高い保磁力を持つ磁性材料は、1×106erg/cc以上の高い磁気異方性エネルギー密度を持つ材料により構成される。以下、その材料例について説明する。例1Fe鉄、Coコバルト、Niニッケルのうちの少なくとも1つと、Crクロム、Pt白金、Pdパラジウムのうちの少なくとも1つとを含む合金からなるもの規則合金としては、Fe50Pt50、Fe50Pd50、Co50Pt50などがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、CoCrNb合金などがある。例2Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つもの例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などがある。Co/Pt人工格子を使用した場合及びCo/Pd人工格子を使用した場合においては、抵抗変化率MR比は、約40、という大きな値を実現できる。例3希土類金属のうちの少なくとも1つ、例えば、Tbテルビウム、Dyジスプロシウム、又は、Gdガドリニウムと、遷移金属のうちの少なくとも1つとからなるアモルファス合金例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどがある。[B]記録層は、上述のような高い保磁力を持つ磁性材料から構成することもできる。さらに、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。以下、その材料例について説明する。例1Fe、Co、Niのうちの少なくとも1つと、Cr、Pt、Pdのうちの少なくとも1つとを含む合金に、不純物を添加したもの規則合金としては、Fe50Pt50、Fe50Pd50、又は、Co50Pt50に、Cu、Cr、Agなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、又は、CoCrNb合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。例2Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したものFe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金についての厚さの最適値と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。例3希土類金属のうちの少なくとも1つ、例えば、Tbテルビウム、Dyジスプロシウム、又は、Gdガドリニウムと、遷移金属のうちの少なくとも1つとからなるアモルファス合金の組成比を調整したもの例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。記録層として、例えば、Co/Pt人工格子を用いる場合、CoとPtの厚さを調節することにより、MTJ素子22a及び22bの保磁力を調節できる。固定層として、例えば、FePt、CoPtなどの規則合金を用いる場合、垂直磁気異方性を発生させるためには、fct001面を配向させるとよい。このため、結晶配向制御層として、数nm程度のMgOからなる極薄下地層を用いるとよい。MgOの他にも、格子定数が2.8Å、4.0Å、5.6Å程度のfcc構造、bcc構造をもつ元素、化合物、例えば、Pt、Pd、Ag、Au、Al、Cu、Cr、Feなど、あるいはそれらの合金などを用いることができる。ボトムピン構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていてもよい。トップピン構造の場合には、トンネル絶縁層にfcc100面が配向したMgOを用いるとよい。この場合、MRが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。記録層として、FePt、CoPtなどの規則合金を用いる場合にも、同様にfct001面を配向させるとよい。トップピンボトムフリー構造の場合には、ヨーク材と固定層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていてもよい。ボトムピントップフリー構造の場合には、トンネル絶縁層にfcc100面が配向したMgOを用いるとよい。この場合、MRが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。また、固定層及び記録層の垂直磁化性を高めるために、固定層及び記録層とトンネル絶縁層との間に、CoFeB、Fe単層などの軟磁性層を挿入してもよい。[1-4]効果上記第1の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層21b/MTJ素子22b/上部電極層23bの積層構造が形成される。そして、ローカル配線L1として機能する下部電極層21bにより、サポートコンタクトCS1及びCS2を接続する。このように、異なる素子領域10b及び10c同士の接続には、ローカル配線L1を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線M1とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトCS1、CS2及びCS3を用いることができる。これにより、ローカル配線L1に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。また、浅いサポートコンタクトCS1、CS2及びCS3を形成することによって、コンタクト抵抗を低減できる。このため、寄生抵抗及び寄生容量の両方を低減させることができ、回路動作の高速化が可能となる。[2]第2の実施形態第2の実施形態は、第1の実施形態の変形例であり、周辺回路部において、MTJ素子のトンネル絶縁層を含む領域をキャパシタC容量素子として使用し、配線層や素子領域を抵抗素子Rとして使用し、RやCの所望値を予め設計した値となるようにウェハ上で作りこむことでRC回路を形成する。尚、ここでは、第1の実施形態と異なる点について主に説明する。[2-1]構造図2a及びbを用いて、第2の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図2aはメモリセル部を示し、図2bは周辺回路部を示す。図2a及びbに示すように、第2の実施形態において、第1の実施形態と異なる点は、周辺回路部において、RC回路を形成していることである。具体的には、周辺回路部における上部電極層23bと上部配線28とをコンタクト30で接続する。この周辺回路部のコンタクト30は、メモリセル部のコンタクト25と同時に形成してもよい。そして、MTJ素子22bのトンネル絶縁層を含む領域をキャパシタCとして用い、配線層例えば、サポートコンタクトCS1及びCS2等や素子領域10b及び10cを抵抗素子Rとして用いる。これにより、周辺回路部にRC回路が形成される。[2-2]効果上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態によれば、特別な配線層やキャパシタ層を追加することなくすなわち、プロセスや構造を殆ど追加することなく、アナログ素子の形成に必須であるRC回路を周辺回路部に搭載することができる。このため、チップ面積及びコストを増大させることなく、チップの高性能化を実現できる。[3]第3の実施形態第3の実施形態は、第2の実施形態の変形例であり、周辺回路部におけるMTJ素子の絶縁層を厚膜化し、キャパシタCの容量を大きくする。尚、ここでは、第2の実施形態と異なる点について主に説明する。[3-1]構造図3a及びb、図4を用いて、第3の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図3aはメモリセル部を示し、図3bは周辺回路部を示す。図4に示すように、第3の実施形態において、第2の実施形態と異なる点は、周辺回路部のMTJ素子22b’の絶縁層110の膜厚が、メモリセル部のMTJ素子22aのトンネル絶縁層103aの膜厚よりも厚くなっていることである。ここで、MgOをトンネル絶縁層103bとして有するMTJ素子22bにおいて、MgOを挟む介在層は、記録層や固定層、又は、それらとMgOの間に存在する非磁性層、磁性層である金属層、あるいは部分的に酸素を含む酸化金属層である。このMTJ素子22bを側面から酸化させた場合、MgOのトンネル絶縁層103bが安定した結晶状態でストイキオメトリ化学量論的組成に達している場合、MgOそのものは、殆ど変化せず、MgOの上下に位置する金属又は酸化金属である介在層が酸化され、結果的にMTJのMIMMetalInsulatorMetal構造を形成する絶縁体部分が厚膜化することになる。つまり、図4に示すように、周辺回路部におけるトンネル絶縁層103bの周囲を選択酸化することにより、トンネル絶縁層103bに隣接する第1及び第2の介在層102b及び104bが第1及び第2の酸化層102b’及び104b’となり、MTJ素子22b’内の絶縁層110が厚くなっている。尚、選択酸化される層は、トンネル絶縁層103bに直接接する第1及び第2の介在層102b及び104bに限定されない。例えば、第1及び第2の介在層102b及び104bに隣接するトンネル絶縁層103bと反対側の層例えば、固定層101b及び記憶層105bの一部、固定層101b及び記憶層105bの全部がさらに酸化されてもよい。[3-2]製造方法図3a及びb、図4を用いて、第3の実施形態に係る磁気ランダムアクセスメモリの主な工程の製造方法について説明する。まず、第1の実施形態と同様、メモリセル部には、下部電極層21a、MTJ素子22a及び上部電極層23aが形成される。一方、周辺回路部には、下部電極層21b、MTJ素子22b及び上部電極層23bが形成される。次に、メモリセル部には、MTJ素子22aを覆うように酸化防止膜31が形成される。この酸化防止膜31としては、例えば、SiN、AlOx等が挙げられる。次に、酸化防止膜31で覆われていない周辺回路部において、MTJ素子22bのトンネル絶縁層103bの周囲が選択的に酸化される。これにより、周辺回路部のMTJ素子22b’の絶縁層110の膜厚が、メモリセル部のトンネル絶縁層103aの膜厚よりも厚くなる。ここで、図4を用いて、周辺回路部の絶縁層110の膜厚化の具体例を示す。まず、酸化前において、メモリセル部及び周辺回路部のMTJ素子22a及び22bの構造は、固定層101a及び101b、第1の介在層102a及び102b、トンネル絶縁層103a及び103b、第2の介在層104a及び104b、記録層105a及び105bであったとする。そして、周辺回路部のMTJ素子22bに酸化処理を行った場合、酸化後の周辺回路部のMTJ素子22b’の構造は、固定層101b、第1の酸化層102b’、トンネル絶縁層103b、第2の酸化層104b’、記録層105bとなる。つまり、酸化後は、第1の酸化層102b’、トンネル絶縁層103b、第2の酸化層104b’の3層が絶縁層110として機能する。このように、トンネル絶縁層103bに隣接する介在層102b及び104bが酸化され、酸化層102b’及び104b’が形成されることで、周辺回路部のMTJ素子22b’内の絶縁層110として機能する膜厚が厚くなる。[3-3]MTJ素子の材料第3の実施形態のMTJ素子として、上記第1の実施形態における[1-3]の欄において説明した材料を用いることも可能であるが、特に、以下のような材料が好ましい。但し、以下の材料に限定されるわけではない。トンネル絶縁層103a及び103bは、例えば、MgOからなる。介在層102a、102b、104a及び104bは、例えば、Mg、Fe、Co、Ni、B、Cu、Ru、Al、W、Mn、Si、Ta、Ti等からなる群のうち少なくとも1つを含む材料からなる。特に、介在層102a、102b、104a及び104b、例えば、Mg、Fe、Co、Ni、Bからなる群のうち少なくとも1つを含む材料からなることが望ましい。尚、上記において、介在層102a、102b、104a及び104bは、説明の便宜上、固定層、トンネル絶縁層及び記録層と別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層102a、102b、104a及び104bは、多層からなるトンネル絶縁層の一部であってもよい。介在層102a及び102bは、多層からなる固定層の一部であってもよい。介在層104a及び104bは、多層からなる記録層の一部であってもよい。[3-4]効果上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、周辺回路部のキャパシタCの一部である絶縁層110を厚くする。これにより、周辺回路部のキャパシタCの容量を大きくすることができ、RC回路の性能を最適化できる。このため、高性能なRC素子を搭載したチップの実現を可能とする。[4]第4の実施形態第4の実施形態は、第1乃至第3の実施形態の変形例である。第1乃至第3の実施形態では、下部電極層、MTJ素子及び上部電極層を一括加工していたが、第4の実施形態では、下部電極層をMTJ素子及び上部電極層と別に加工する。尚、ここでは、第1乃至第3の実施形態と異なる点について主に説明する。[4-1]構造図5a及びb乃至図7a及びbを用いて、第4の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。ここで、図5a及びbは第1の実施形態の変形例、図6a及びbは第2の実施形態の変形例、図7a及びbは第3の実施形態の変形例を示す。図5a及びb乃至図7a及びbに示すように、第4の実施形態において、第1乃至第3の実施形態と異なる点は、下部電極層21が、MTJ膜22及び上部電極層23と別々に加工されていることである。従って、下部電極層21a及び21bの側面は、MTJ素子22a、22b及び22b’の側面、上部電極層23a及び23bの側面よりも外側に突出している。また、下部電極層21a及び21bは、MTJ素子22a、22b及び22b’、上部電極層23a及び23bと平面形状が異なり、面積が大きくなっている。[4-2]製造方法図5a及びbを用いて、第4の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。尚、図6a及びb、図7a及びbの製造方法も同様である。まず、第1の実施形態と同様、下部電極層21、MTJ膜22、上部電極層23及びハードマスク図示せずが順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク図示せずがハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。次に、エッチング技術を用いて、下部電極層21をエッチングストッパ層として用い、MTJ膜22及び上部電極層23が一括加工される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、MTJ膜22及び上部電極層23と別に、下部電極層21が加工される。[4-3]効果上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、下部電極層21を、MTJ膜22及び上部電極層23と別々に加工することで、次のような効果が得られる。MTJ膜22は、物理エッチングを含む加工手法を用いるため、下部電極層21の下部のシリコン酸化膜等の材料とエッチングの選択比を大きく取ることが難しい場合がある。このため、MTJ膜22の加工の際、下部電極層21の下層が大きく削られる恐れがある。しかし、第4の実施形態によれば、MTJ膜22の加工の際に、下部電極層21をエッチングストッパ層として用いることで、下部電極層21の下層が大きく削られることを防止することができる。[5]第5の実施形態第5の実施形態は、第3の実施形態の変形例であり、周辺回路部のMTJ素子の側面をより多く露出し、トンネル絶縁層をより酸化できるようにした構造である。尚、ここでは、第3の実施形態と異なる点について主に説明する。[5-1]構造図8a及びbを用いて、第5の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の構造について説明する。図8a及びbに示すように、第5の実施形態において、第3の実施形態と異なる点は、MTJ素子22b’及び上部電極層23b内に、下部電極層21bの上面を露出する溝40が複数個設けられていることである。つまり、溝40により、MTJ素子22b’の側面が露出されている。[5-2]製造方法図8a及びbを用いて、第5の実施形態に係る磁気ランダムアクセスメモリの周辺回路部の製造方法について説明する。まず、第1の実施形態と同様、下部電極層21、MTJ膜22、上部電極層23及びハードマスク図示せずが順に形成される。次に、フォトリソグラフィ技術を用いて、フォトレジストマスク図示せずがハードマスク上に形成され、エッチング技術を用いて、フォトレジストマスクのパターンがハードマスクに転写される。その後、残ったフォトレジストマスクが除去される。次に、エッチング技術を用いて、下部電極層21をエッチングストッパ層として用い、MTJ膜22及び上部電極層23がパターニングされる。これにより、下部電極層21の上面を露出する溝40が形成される。その後、再度フォトリソグラフィ及びドライエッチング法を用いて、下部電極層21が加工される。次に、第3の実施形態と同様、メモリセル部には、MTJ素子22aを覆うように酸化防止膜31が形成される。次に、酸化防止膜31で覆われていない周辺回路部において、溝40等からMTJ素子22bのトンネル絶縁層の周囲が選択的に酸化される。これにより、周辺回路部のMTJ素子22b内の絶縁層の膜厚が、メモリセル部のトンネル絶縁層の膜厚よりも厚くなる。[5-3]効果上記第5の実施形態によれば、第3の実施形態と同様の効果を得ることができる。さらに、第5の実施形態では、下部電極層21b/MTJ素子22b’/上部電極層23bの積層構造に対して、溝40を複数個設け、MTJ素子22b’の側面をより多く露出している。これにより、周辺回路部の選択酸化において、MTJ素子22b’内の絶縁層をより酸化でき、より膜厚を厚くし易くなる。尚、本実施形態において、溝40は、MTJ素子22b’及び上部電極層23bを貫通し、下部電極層21bを貫通していないが、下部電極層21b、MTJ素子22b’及び上部電極層23bの3層を貫通して形成することも可能である。[6]第6の実施形態上記第1乃至第5の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第6の実施形態は、抵抗変化メモリとしてReRAMを例に挙げる。[6-1]構造図9a及びb乃至図12を用いて、第6の実施形態に係るReRAMの構造について説明する。ここで、図9a及びbは第1の実施形態に対応し、図10a及びbは第2の実施形態に対応し、図11a及びb、図12は第3の実施形態に対応する。図9a及びb乃至図12に示すように、第6の実施形態において、第1乃至第3の実施形態と異なる点は、下部電極層21a及び21bと上部電極層23a及び23bとに挟まれた抵抗変化素子が遷移金属酸化物素子50a、50b及び50b’になっていることである。図10a及びbに示すように、第6の実施形態では、下部電極層21b及び上部電極層23bがキャパシタCの電極として機能し、遷移金属酸化物素子50bがキャパシタCの絶縁層として機能している。図11a及びb、図12に示すように、第6の実施形態では、第3の実施形態と同様、選択酸化により、周辺回路部のキャパシタCの絶縁層210を厚くする。具体的には、以下の通りである。図12に示すように、第6の実施形態では、下部電極層21a及び21b、第1の介在層201a及び201b、遷移金属酸化物素子50a及び50b、第2の介在層202a及び202b、上部電極層23a及び23bが順に積層されている。そして、周辺回路部おいて、第1及び第2の介在層201b及び202bを選択酸化することで、第1及び第2の酸化層201b’及び202b’が形成される。これにより、第1及び第2の酸化層201b’及び202b’、遷移金属酸化物素子50bからなる絶縁層210が形成される。これにより、周辺回路部のキャパシタの絶縁層210は、メモリセル部のキャパシタの絶縁層遷移金属酸化物素子50aより厚くなる。尚、上記において、介在層201b及び202bは、説明の便宜上、下部電極層21b、遷移金属酸化物素子50b及び上部電極層23bと別の層として名称を付けているが、この名称の付け方に限定されるわけではない。例えば、介在層201b及び202bは、下部電極層21b、遷移金属酸化物素子50b及び上部電極層23bの一部に含まれてもよい。[6-2]効果上記第6の実施形態によれば、第1乃至第3の実施形態と同様の効果を得ることができる。尚、第6の実施形態は、上記第4及び第5の実施形態に適用することも可能である。[7]第7の実施形態上記第1乃至第5の実施形態では、抵抗変化メモリとして磁気ランダムアクセスメモリを例に挙げたが、第7の実施形態は、抵抗変化メモリとしてPRAM相変化メモリを例に挙げる。[7-1]構造図13a及びbを用いて、第7の実施形態に係るPRAMの構造について説明する。尚、図13a及びbは、第1の実施形態に対応する。図13a及びbに示すように、第7の実施形態において、第1の実施形態と異なる点は、下部電極層21a及び21bと上部電極層23a及び23bとに挟まれた抵抗変化素子が相変化素子60a及び60bになっていることである。尚、相変化素子60a及び60bと下部電極層21a及び21bとの間には、ヒータ層が形成されるが、本図では省略する。周辺回路部のサポートコンタクトCS1及びCS2は、メモリセル部のビット線コンタクトCB1及びCB2よりも太く形成してもよい。周辺回路部では、メモリセル部のように、細いコンタクトを用いて相変化素子60bを発熱させなくてよいからである。[7-2]効果上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。[8]第8の実施形態第8の実施形態は、上記第1乃至第7の実施形態における周辺回路部の変形例である。[8-1]構造図14乃至図23を用いて、第8の実施形態における周辺回路部の構造について説明する。ここで、図14は第1の実施形態図1、図15は第2の実施形態図2、図16は第3の実施形態図3、図17乃至図19は第4の実施形態図5乃至図7、図20乃至図22は第6の実施形態図9乃至図11、図23は第7の実施形態図13の周辺回路部の変形例に対応する。図14乃至図23に示すように、第8の実施形態では、周辺回路部におけるローカル配線L2に接続する対象が、上記第1乃至第7の実施形態と異なる。例えば、図14の構造を例に挙げると、素子分離領域12上に形成されたゲート電極14とソース/ドレイン拡散層17hとが、下部電極層21cローカル配線L2を介して電気的に接続されている。このような接続を行う場合、ゲート電極14上には導電層20ゲートコンタクトCGが形成されている。[8-2]製造方法図24a乃至cを用いて、第8の実施形態における周辺回路部の製造方法について説明する。まず、図24aに示すように、第1の実施形態と同様、素子分離領域12上にゲート電極配線14が形成される。その後、ゲート電極14の周囲及び上部が層間絶縁膜18で埋め込まれる。その後、CMP等の手法を用いて、層間絶縁膜18がエッチング除去され、ゲート電極14の上部のキャップ絶縁膜15が露出される。次に、図24bに示すように、通常のリソグラフィ及び異方性エッチング技術を用いて、キャップ絶縁膜15及び層間絶縁膜18が選択的に除去され、ゲート電極14と電気的にコンタクトするコンタクトホールCG’とソース/ドレイン拡散層17hを露出するコンタクトホールCS4’が同時に形成される。尚、上記2種類のコンタクトホールCG’及びCS4’は、別々に開口してもよい。次に、図24cに示すように、コンタクトホールCS4‘及びCG’が導電材19で埋め込まれ、平坦化される。これにより、周辺回路部では、サポートコンタクトCS4及び導電層20が形成される。[8-3]効果上記第8の実施形態によれば、周辺回路部には、メモリセル部と同様、下部電極層21c/抵抗変化素子MTJ素子22c及び22c’、遷移金属酸化物素子50c及び50c’、相変化素子60c及び60c’/上部電極層23cの積層構造が形成される。そして、ローカル配線L2として機能する下部電極層21cにより、サポートコンタクトCS4及びゲート電極14を接続する。このように、素子分離領域12上に形成されたゲート電極14とソース/ドレイン拡散層17hの接続は、ローカル配線L2を用いることができる。つまり、このような接続において、従来のように素子領域と上部配線M1とを接続する深いコンタクトを用いる必要がなく、浅いサポートコンタクトCS4及びゲートコンタクトCG導電層20を用いることができる。これにより、ローカル配線L2に必要なデザイン縮小が可能となり、チップ面積の縮小を図ることができ、コストの低減が可能となる。また、第8の実施形態の各変形例では、上記各実施形態の他の効果も同様に得ることができる。以上のように、上述した実施形態の抵抗変化メモリ及びその製造方法によれば、メモリセル部と同様、周辺回路部に下部電極層/抵抗変化層/上部電極層の積層構造を形成し、この周辺回路部の下部電極層をローカル配線として使用することで、深いビアを形成する必要がなくなるため、チップ面積の縮小を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。