"ディジタル入力信号をビット毎に保持する複数のラッチ回路と、各ラッチ回路のビット毎の出力に応じてオン/オフする複数のスイッチと、入力端子に第1の電源電位が与えられるR-2R抵抗ラダーと、一端が前記スイッチの出力端子に接続され、他端に第2の電源電位が与えられる複数の電流源とから構成され、前記複数の電流源は、NビットNは3以上の整数のディジタル入力信号のうち上位MビットMは2以上の整数で、M<Nに対応する各電流源の電流値Iに対して、残りのM-Nビットに対応する各電流源の電流値が、対応するビットに応じて重み付けされ、前記R-2R抵抗ラダーは、上位Mビットに対応するM個の出力端子がそれぞれのビットに対応する前記スイッチの入力端子に接続され、さらにMSBに対応する出力端子がアナログ出力端子に接続され、上位Mビットのうちの最下位ビットに対応する出力端子が前記M-Nビットに対応する前記スイッチの入力端子に接続されることを特徴とするディジタル/アナログ変換器。請求項1記載のディジタル/アナログ変換器において、前記複数の電流源のうち、前記M-Nビットに対応する電流源は、それぞれ対応するビットの位置KKはLSBからの順番に応じた個数2K1の単位電流源で構成されることを特徴とするディジタル/アナログ変換器。請求項1または2記載のディジタル/アナログ変換器において、前記R-2R抵抗ラダーは、R-2R抵抗ラダーの入力端子とR-2R抵抗ラダーのM個の出力端子との間に設けられたM個の第1の抵抗と、R-2R抵抗ラダーの隣り合う出力端子間に設けられたM-1個の第2の抵抗とからなることを特徴とするディジタル/アナログ変換器。図5、図6に示したDACは、どちらも12N1-1/2N1IR≒2IRの出力フルスケールを確保できる。図5に示したバイナリウェイト型カレントステアリングDACは、各電流源4D0~4DN1にバイナリの重み付けを施し、各電流源4D0~4DN1を流れる電流を加算して単一の負荷である抵抗2に流すため、I11/21/41/81/2N1、つまりは2I未満のDACコア回路消費電流で上記出力フルスケールを確保できる。したがって、バイナリウェイト型カレントステアリングDACは、大きな出力振幅を低消費電力で生成できる有効な構成であると言える。しかしながら、このDACの構成では電流源そのものにバイナリの重み付けを施すため、その電流値の絶対精度を確保すること、すなわち電流の絶対値が異なる多数の電流源を精度よく実現することが非常に難しく、DACとしての線形性確保が難しいという問題があった。特に上位ビット側の電流値のバラツキは、DACのアナログ出力レベルに大きな誤差を生みだし、DACの線形性を大きく劣化させる要因となる。また、アナログ出力レベルの精度を合わせるために、図7に示すようなバイナリウェイト型カレントステアリングDACが提案されている。このDACは、差動構成となっており、D-FF1D0~1DN1と、スイッチ3D0~3DN1と、電流源8D0~8DN1と、抵抗9,10とを有する。このDACでは、LSB側の電流値1/2N1Iを有する単位電流源を用い、上位ビット側にいくにつれて単位電流源を多数並列に接続してバイナリの重みを実現している。すなわち、各電流源8D0~8DN1は、それぞれ対応するビットの位置KKはLSBを1番として数えたときのLSBからの順番に応じた個数2K1の単位電流源からなる。しかしながら、図7に示したDACの構成では、上位ビット側の並列数単位電流源の数が膨大になってしまい、回路面積の増大を招くという問題がある。また、図7に示したDACでは、スイッチ3D0~3DN1をトランジスタで実現している。このようにスイッチ3D0~3DN1をトランジスタで構成する場合、各スイッチ3D0~3DN1のスイッチング速度を合わせるために、電流密度を全てのトランジスタで同一値にする必要があり、単位電流源の並列数と同数のトランジスタが必要となる。図7の例では、各スイッチ3D0~3DN1は、正相側と逆相側の各々が、それぞれ対応するビットの位置Kに応じた個数2K1のトランジスタからなる。したがって、これらの多数のトランジスタも回路面積増大の原因となる。例えば、6ビットのDACの場合、LSBとMSBの比は、1:32であるため、MSB側には32並列の単位電流源とスイッチ用トランジスタが必要になる。さらに、回路面積の増大を許容したとしても、スイッチ3D0~3DN1を構成するトランジスタの数が各ビットによって異なり、リタイミング用に設けたD-FF1D0~1DN1の負荷条件に大きなバラツキ、すなわち上位ビット側のD-FFほど大きな負荷を駆動しなければならないというバラツキが生じるため、スイッチ3D0~3DN1を駆動する波形品質にもバラツキが生じ、最終的なアナログ出力に歪みをもたらしてしまうという問題がある。以上のように、図5に示したDACの構成では、低消費電力で出力振幅を確保できるという利点があるが、素子のバラツキの影響を非常に受けやすく、静的な線形性劣化を招きやすい。また、図7に示したように、線形性劣化を回避する手段を講じると、回路面積が増大すると共に、動的な線形性劣化が生じるという問題点があった。一方、図6に示したR-2R型カレントステアリングDACでは、各電流源5D0~5DN1の電流値が全て単一の値となっているため、電流源5D0~5DN1に関しては相対精度さえ確保できていればよい。また、各スイッチ3D0~3DN1をトランジスタで構成する場合、全て単一のトランジスタで構成することができる。また、図6に示したDACの構成では、バイナリの重み付けは抵抗6D0~6DN1,7D0~7DN2からなるR-2R抵抗ラダーで実現される。このR-2R抵抗ラダーは、単一の抵抗値Rの抵抗を用いて実現することが可能であり、精度の確保が比較的容易である。したがって、R-2R型カレントステアリングDACは、バイナリウェイト型カレントステアリングDACよりも素子バラツキ耐性が高く、出力の線形性を確保しやすい構成であると言える。ただし、R-2R型カレントステアリングDACでは、バイナリウェイト型に比べ、同様の出力フルスケールを達成するためにはDACコア回路部の消費電流が約N/2倍のNIとなってしまうという問題点があった。本発明は、上記課題を解決するためになされたもので、出力の線形性と低消費電力性をバランスよく達成しながら大出力振幅のアナログ信号が生成可能な高速のカレントステアリング型のDACを提供することを目的とする。本発明のディジタル/アナログ変換器は、ディジタル入力信号をビット毎に保持する複数のラッチ回路と、各ラッチ回路のビット毎の出力に応じてオン/オフする複数のスイッチと、入力端子に第1の電源電位が与えられるR-2R抵抗ラダーと、一端が前記スイッチの出力端子に接続され、他端に第2の電源電位が与えられる複数の電流源とから構成され、前記複数の電流源は、NビットNは3以上の整数のディジタル入力信号のうち上位MビットMは2以上の整数で、M<Nに対応する各電流源の電流値Iに対して、残りのM-Nビットに対応する各電流源の電流値が、対応するビットに応じて重み付けされ、前記R-2R抵抗ラダーは、上位Mビットに対応するM個の出力端子がそれぞれのビットに対応する前記スイッチの入力端子に接続され、さらにMSBに対応する出力端子がアナログ出力端子に接続され、上位Mビットのうちの最下位ビットに対応する出力端子が前記M-Nビットに対応する前記スイッチの入力端子に接続されることを特徴とするものである。また、本発明のディジタル/アナログ変換器において、前記複数の電流源のうち、前記M-Nビットに対応する電流源は、それぞれ対応するビットの位置KKはLSBからの順番に応じた個数2K1の単位電流源で構成されることを特徴とするものである。また、本発明のディジタル/アナログ変換器において、前記R-2R抵抗ラダーは、R-2R抵抗ラダーの入力端子とR-2R抵抗ラダーのM個の出力端子との間に設けられたM個の第1の抵抗と、R-2R抵抗ラダーの隣り合う出力端子間に設けられたM-1個の第2の抵抗とからなることを特徴とするものである。本発明によれば、上位Mビット側のバイナリの重み付け加算の演算をR-2R抵抗ラダーで行い、残りのM-Nビット側の演算をバイナリウェイト型と同様の電流源の電流値で行うような構成にすることで、バイナリウェイト型DACよりも素子バラツキ耐性が高く出力の線形性に優れ、かつR-2R型DACよりも低消費電力性に優れ、大出力振幅のアナログ信号が生成可能な高速DACを実現することができる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るDACの構成を示すブロック図である。本実施の形態のDACは、N=6ビットのディジタル入力信号バイナリ信号D0~D5を入力とするものであり、ラッチ回路であるD-FF1D0~1D5と、制御端子にD-FF1D0~1D5の出力が入力されるスイッチ3D0~3D5と、一端がスイッチ3D0~3D5の出力端子に接続され、他端が接地された電流源11D0~11D5と、R-2R抵抗ラダー12とから構成される。D-FF1D0~1D5は、ディジタル入力信号D0~D5のデータレート周波数と同一周波数のクロック信号CLKの立ち上がりに同期してディジタル入力信号D0~D5を保持して出力し、クロック信号CLKの次の立ち上がりまで出力を維持する。スイッチ3D0~3D5は、D-FF1D0~1D5の出力が1のときにオンとなり、D-FF1D0~1D5の出力が0のときにオフとなる。ただし、D-FF1D0~1D5の出力が0のときにオンとなり、D-FF1D0~1D5の出力が1のときにオフとなるようにしても構わない。上位2ビットに対応する電流源11D4,11D5は、電流値Iの電流を流す。一方、電流源11D0~11D3は、それぞれ対応するビットの位置LLはMSBを1番として数えたときのMSBからの順番に応じた電流値1/2L2Iの電流を流す。R-2R抵抗ラダー12は、一端がR-2R抵抗ラダー12の入力端子12aに接続され、他端がR-2R抵抗ラダー12の第2の出力端子12cに接続された抵抗13D4と、一端が入力端子12aに接続され、他端がR-2R抵抗ラダー12の第1の出力端子12bに接続された抵抗13D5と、一端が第1の出力端子12bに接続され、他端が第2の出力端子12cに接続された抵抗14D5とから構成される。抵抗13D4,14D5の抵抗値はR、抵抗13D5の抵抗値は2Rである。R-2R抵抗ラダー12の入力端子12aには電源電圧VCCが与えられ、第1の出力端子12bはスイッチ3D5の入力端子およびDACのアナログ出力端子に接続され、第2の出力端子12cはスイッチ3D0~3D4の入力端子に接続される。以上のDACの構成において、下記の式2のとおり節点方程式を立て、Voutについて解くと、一般的なバイナリウェイト型やR-2R型と同様の入出力伝達特性を実現できることが確認できる。つまり、本実施の形態の構成を用いれば、バイナリの重み付け加算の演算を、D4,D5の上位2ビットについてのみR-2R抵抗ラダー12で行い、残りの下位ビットD0~D3についてはバイナリウェイト型と同様に、電流源11D0~11D3の電流値で行うことが可能になる。式2におけるV1はR-2R抵抗ラダー12の第2の出力端子12cの電圧である。本実施の形態の構成により、アナログ出力に最も大きな誤差をもたらす最上位2ビット分の演算を素子バラツキ耐性の高い構成で行うことが可能となり、バイナリウェイト型に比べ出力の線形性の改善を図ることができる。また、本実施の形態では、下位ビットD0~D3側について図7で説明したような精度向上の手法を適用することができる。つまり、各電流源11D0~11D3をそれぞれ対応するビットの位置KKはLSBを1番として数えたときのLSBからの順番に応じた個数2K1の単位電流源で構成し、各スイッチ3D0~3D3をそれぞれ対応するビットの位置Kに応じた個数2K1のトランジスタで構成してもよい。このような精度向上の手法を適用したとしても、その素子数面積の増加は、バイナリウェイト型のDACに精度向上の手法を適用した場合の半分以下に抑えることができる。また、本実施の形態のDACの消費電流は、一般式としてI11/21/41/81/2N2となり、3I未満で前述の出力フルスケールを確保することができる。この消費電流は、バイナリウェイト型と比べるとやや増加はするものの、R-2R型と比べると大幅な低減が可能となることを示している。以上のように、本実施の形態では、バイナリウェイト型のDACおよびR-2R型のDACのそれぞれの欠点を緩和することが可能となり、出力の線形性と低消費電力性のバランスが良く、大出力振幅が達成可能な高速DACを実現することができる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図2は本発明の第2の実施の形態に係るDACの構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のDACは、D-FF1D0~1D5と、スイッチ3D0~3D5と、一端がスイッチ3D0~3D5の出力端子に接続され、他端が接地された電流源15D0~15D5と、R-2R抵抗ラダー16とから構成される。上位3ビットに対応する電流源15D3,15D4,15D5は、電流値Iの電流を流す。一方、電流源15D0~15D2は、それぞれ対応するビットの位置Lに応じた電流値1/2L3Iの電流を流す。R-2R抵抗ラダー16は、一端がR-2R抵抗ラダー16の入力端子16aに接続され、他端がR-2R抵抗ラダー16の第3の出力端子16dに接続された抵抗17D3と、一端が入力端子16aに接続され、他端がR-2R抵抗ラダー16の第2の出力端子16cに接続された抵抗17D4と、一端が入力端子16aに接続され、他端がR-2R抵抗ラダー16の第1の出力端子16bに接続された抵抗17D5と、一端が第2の出力端子16cに接続され、他端が第3の出力端子16dに接続された抵抗18D4と、一端が第1の出力端子16bに接続され、他端が第2の出力端子16cに接続された抵抗18D5とから構成される。抵抗17D3,18D4,18D5の抵抗値はR、抵抗17D4,17D5の抵抗値は2Rである。R-2R抵抗ラダー16の入力端子16aには電源電圧VCCが与えられ、第1の出力端子16bはスイッチ3D5の入力端子およびDACのアナログ出力端子に接続され、第2の出力端子16cはスイッチ3D4の入力端子に接続され、第3の出力端子16dはスイッチ3D0~3D3の入力端子に接続される。以上のDACの構成において、下記の式3のとおり節点方程式を立て、Voutについて解くと、第1の実施の形態と同様の入出力伝達特性を実現できることが確認できる。つまり、本実施の形態の構成を用いれば、バイナリの重み付け加算の演算を、D3~D5の上位3ビットについてのみR-2R抵抗ラダー16で行い、残りの下位ビットD0~D2についてはバイナリウェイト型と同様に、電流源15D0~15D2の電流値で行うことが可能になる。本実施の形態によれば、第1の実施の形態に比べて出力の線形性の更なる改善が期待できる。また、本実施の形態のDACの消費電流は、一般式としてI31/21/41/81/2N3となり、4I未満で前述の出力フルスケールを確保することができる。なお、第1、第2の実施の形態の構成に限らず、任意の上位ビットM側Mは2以上の整数で、M<Nのバイナリの重み付け加算の演算をR-2R抵抗ラダーで行い、残りの下位ビット側の演算をバイナリウェイト型と同様の電流源の電流値で行うようにしてもよいことは言うまでもない。ここで、第1、第2の実施の形態で用いたR-2R抵抗ラダーの構成法について説明する。図3A~図3CはR-2R抵抗ラダーの構成法を説明する図である。第1の実施の形態のR-2R抵抗ラダー12は、図1および図3Aに示すように、入力端子12aと2個の出力端子12c,12bとの間に設けられた2個の第1の抵抗13D4,13D5と、隣り合う出力端子間に設けられた1個の第2の抵抗14D5とからなる。第2の実施の形態のR-2R抵抗ラダー16は、図2および図3Bに示すように、入力端子16aと3個の出力端子16d,16c,16bとの間に設けられた3個の第1の抵抗17D3,17D4,17D5と、隣り合う出力端子間に設けられた2個の第2の抵抗18D4,18D5とからなる。つまり、上位Mビットについてのバイナリの重み付け加算の演算をR-2R抵抗ラダーで行う場合、R-2R抵抗ラダーは、M個の第1の抵抗と、M-1個の第2の抵抗とから構成される。このとき、上位Mビットのうちの最下位ビットに対応する第1の抵抗の抵抗値はR、残りの第1の抵抗の抵抗値は2Rである。したがって、第1の実施の形態の場合、抵抗13D4の抵抗値がR、抵抗13D5の抵抗値が2Rとなっており、第2の実施の形態の場合、抵抗17D3の抵抗値がR、抵抗17D4,17D5の抵抗値が2Rとなっている。また、第2の抵抗の抵抗値は全てRである。なお、上位Mビットに対応するR-2R抵抗ラダーのM個の出力端子が、それぞれのビットに対応するスイッチの入力端子に接続され、さらに上位Mビットのうちの最下位ビットに対応する出力端子が、残りのM-Nビットに対応するスイッチ、すなわちバイナリウェイト型の演算を行う電流源と繋がっているスイッチの入力端子に接続される。以上の構成法によるR-2R抵抗ラダーを、一般的に表すと、図3Cのような構成となる。また、第1、第2の実施の形態では、単相入出力型のDACを例に挙げて説明しているが、本発明を差動構成のDACに適用してもよいことは言うまでもない。"