電流経路の一端でビット線に接続され、列及び行毎に形成された複数のメモリセルと、前記メモリセルが保持する前記データに応じて前記ビット線に流れる第1電流と、この第1電流の比較電流とされリファレンス信号線に流れる第2電流とを比較することで、前記データを読み出すセンスアンプとを備え、前記センスアンプは、電流経路の一端に第1電圧が供給され、他端が第1ノードに接続され、ゲートに第1信号が供給された第1MOSトランジスタと、電流経路の一端が前記第1ノードに接続され、他端において前記リファレンス信号線が接続された第2ノードと接続され、前記メモリセルが保持する前記データに応じて第1供給能力またはこの第1供給能力よりも大きな第2供給能力のいずれか供給能力を備える第2MOSトランジスタと、電流経路の一端が前記第1ノードに接続され、他端が前記ビット線に接続された第3ノードに接続され、前記リファレンス信号線に流れる電流に応じて第3供給能力またはこの第3供給能力よりも大きな第4供給能力のいずれか供給能力を備える第3MOSトランジスタと、第2信号が供給されると、前記第2MOSトランジスタ、第3MOSトランジスタのゲートをそれぞれ接地可能とするスイッチ部と、を具備し、前記センスアンプは、前記メモリセルから読み出した前記データを前記データラッチに転送した後、前記第1MOSトランジスタをオフ状態にし、次いで、前記スイッチ部に前記第2信号を供給することで、前記第2、第3MOSトランジスタのゲートを接地電位とすることを特徴とする半導体記憶装置。前記メモリセルから読み出した前記データを外部に転送するタイミングを制御するクロック信号に基づき、前記データをデータラッチに格納させるための第3信号及び前記第1、第2信号を生成し、且つ前記第3信号よりも遅延した第4信号を生成するタイミング生成回路を更に備えることを特徴とする請求項1記載の半導体記憶装置。前記第4信号に基づき、前記第1信号及び前記第2信号を生成する制御部を更に備え、前記制御部は、前記第1信号に対し前記第2信号を遅延させるディレイ回路を含むことを特徴とする請求項2記載の半導体記憶装置。前記データに応じて、前記第2MOSトランジスタが前記第2供給能力を有している場合、前記第3MOSトランジスタは前記第2供給能力よりも小さな前記第3供給能力を有することを特徴とする請求項1記載の半導体記憶装置。前記データラッチは、前記データが転送されてきたタイミングで、前記第3信号により前記データを受け取り、前記第3信号を反転させることで、受け取った前記データを格納させ、前記データラッチに格納させる前記データの保持期間は、前記第3信号が前記反転した期間に応じることを特徴とする請求項1記載の半導体記憶装置。例えばセンスアンプにおいて動作安定性を向上する半導体記憶装置を提供する。実施形態によれば半導体記憶装置は、電流経路の一端でビット線に接続され、列及び行毎に形成された複数のメモリセルと、前記メモリセルが保持する前記データに応じて前記ビット線に流れる第1電流と、この第1電流の比較電流とされリファレンス信号線に流れる第2電流とを比較することで、前記データを読み出すセンスアンプとを備え、前記センスアンプは、電流経路の一端に第1電圧が供給され、他端が第1ノードに接続され、ゲートに第1信号が供給された第1MOSトランジスタと、電流経路の一端が前記第1ノードに接続され、他端において前記リファレンス信号線が接続された第2ノードと接続され、前記メモリセルが保持する前記データに応じて第1供給能力またはこの第1供給能力よりも大きな第2供給能力のいずれか供給能力を備える第2MOSトランジスタと、電流経路の一端が前記第1ノードに接続され、他端が前記ビット線に接続された第3ノードに接続され、前記リファレンス信号線に流れる電流に応じて第3供給能力またはこの第3供給能力よりも大きな第4供給能力のいずれか供給能力を備える第3MOSトランジスタと、第2信号が供給されると、前記第2MOSトランジスタ、第3MOSトランジスタのゲートをそれぞれ接地可能とするスイッチ部と、を具備し、前記センスアンプは、前記メモリセルから読み出した前記データを前記データラッチに転送した後、前記第1MOSトランジスタをオフ状態にし、次いで、前記スイッチ部に前記第2信号を供給することで、前記第2、第3MOSトランジスタのゲートを接地電位とする。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。第1の実施形態図1を用いて、第1の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、外部のホスト機器から供給される信号クロックCLKに基づき、複数の信号を生成し、これら生成した信号のタイミングを互いに調整遅延させることでセンス及びデータのラッチを行う。このデータのセンス後、次のプリチャージが始まるまでの期間において、センスアンプを構成するMOSトランジスタのゲートへの印加電圧を0Vとし、MOSトランジスタに負荷が掛からないようにするものである。<全体構成について>図1は、本実施形態に係るフラッシュメモリの概略構成図である。図示するように、本実施形態に係るフラッシュメモリは、メモリセルアレイ1図中、MCAと表記、ワード線制御回路2、センスアンプ3、カラムデコーダ4、入出力制御回路5、データ入出力バッファ6、アドレスデコーダ7、制御信号発生回路8、制御電圧発生回路9、及びパラメータ記憶部10を備える。メモリセルアレイ1は、例えば2値以上のデータを保持可能な不揮発性のメモリセルトランジスタMTを備えた半導体メモリである。メモリセルトランジスタMTの制御ゲートはワード線WLに接続され、該メモリセルトランジスタMTの電流経路の一端はビット線BLに接続され、他端はソース線SLに接続される。このメモリセルアレイ1の構成の詳細は後述する図2を用いて説明する。ワード線制御回路2はロウデコーダとして機能する。すなわち、ワード線制御回路2は、メモリセルアレイ1のロウ方向を選択し、選択されたメモリセルトランジスタMTに対して、制御電圧発生回路9が発生した必要とされる電圧を転送する。センスアンプ3はメモリセルアレイ1のビット線BLに接続される。センスアンプ3は、メモリセルトランジスタMTへのデータの読み出し及び書き込み機能を有する。またセンスアンプ3は、データ入出力バッファ6から供給された書き込みデータをメモリセルトランジスタMTに転送する。カラムデコーダ4は、アドレスデコーダ7の出力信号に応じて、メモリセルアレイ1のビット線を選択するカラム選択信号を出力する。すなわち、カラムデコーダ4は、データをメモリセルトランジスタMTに書き込む際、アドレスデコーダ7の出力信号に応じて、対応するビット線BLを選択する。入出力制御回路5は、図示せぬホストhost機器から供給される各種コマンドCMD、アドレス信号ADD、書き込みデータDT、及び読み出しデータを受ける。次いで、例えばデータ書き込み時、入出力制御回路5は書き込みデータを、データ入出力バッファ6を介してセンスアンプ3に供給する。また、入出力制御回路5は、データ入出力バッファ6を介してアドレス信号をアドレスデコーダ7に供給する。更に、入出力制御回路5はデータ入出力バッファ6を介して制御信号発生回路8にコマンドを供給する。また、データ読み出し時、センスアンプ3に読み出され、その後データ入出力バッファ6に転送されたデータを一時保持する。その後、この入出力制御回路5は図示せぬホスト機器へと読み出しデータを出力する。データ入出力バッファ6は、センスアンプ3から供給されたデータLSAOUTを受け、これをDoutとして入出力制御回路5へと出力する。また、データ入出力バッファ6は、入出力制御回路5から書き込みデータ、及びアドレス信号を受け、書き込みデータをセンスアンプ3に、アドレス信号をアドレスデコーダ7に供給する。アドレスデコーダ7は、データ入出力バッファ6からアドレス信号を受け取る。アドレスデコーダ7は、このアドレス信号をデコードし、このデコード結果をワード線制御回路2、及びカラムデコーダ4に供給する。制御信号発生回路8には図示せぬホストからチップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、及びコマンドラッチイネーブル信号CLE等の外部制御信号が供給される。また制御信号発生回路8は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号後述するを発生する。これら制御信号は、外部のホスト機器から供給される信号クロックCLKに基づいて生成される。制御信号発生回路8は、この制御信号をセンスアンプ3、制御電圧発生回路9、及びアドレスデコーダ7に供給する。なお、制御信号発生回路8の詳細な構成については後述する。制御電圧生成回路9は、制御信号生成回路8から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイ1やセンスアンプ回路3、カラムデコーダ4の各種動作に必要な電圧を生成する。パラメータ記憶部10は、入出力制御回路5、制御信号発生回路8に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。<メモリセルアレイ1及びセンスアンプ3の詳細について>次に図2を用いて、上記メモリセルアレイ1及びセンスアンプ3の構成の詳細について説明する。図2は、メモリセルアレイ1及びセンスアンプ3のブロック図である。図示するように、ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMT及びこのメモリセルトランジスタMTと直列接続された選択トランジスタSTとが1組のメモリセルMCを構成する、すなわち2Trを複数備えている図中は、1つのみ。このメモリセルMCは格子状に行及び列方向に形成され、メモリセルトランジスタMTと選択トランジスタSTとで、例えば1ビットデータを保持可能とする。以下、このメモリセルMCをメモリセルストリング11と呼ぶことがある。メモリセルMCを構成するメモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲート電極とを有するMONOS構造である。また、メモリセルトランジスタMTはFG型であっても良い。。なお、ブロックBLK0乃至BLKsの各々には、例えば32個に限られず、64個や128個、256個等のメモリセルMCが形成されていても良く、その数は限定されるものではない。またメモリセルトランジスタMTの電流経路の一端側のドレイン領域は、選択トランジスタSTのソース領域に接続され、他端側のソース領域はソース線SLに共通接続されている。同一行にあるメモリセルトランジスタMTの制御ゲート電極は複数形成されたワード線WLのいずれか1本に共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタSTのゲート電極は、セレクトゲート線SGDによって共通接続されている。なおワード線WLの数は、行方向に沿って形成されるメモリセルMCの数に依存し、その数は16本、32本等であっても良く、それ以上の数でも良い。また、メモリセルアレイ1において同一列にある選択トランジスタSTのドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。次にセンスアンプ3について説明する。センスアンプ3は、複数のLSAコア図中、LSAと記載3aと、このLSAコア3aと同数のデータ制御ユニット図中、DCUと記載3bを有している。例えばLSAコア3a及びデータ制御ユニット3bを介して、メモリセルトランジスタMTから読み出されたデータLSAOUTが入出力バッファ6へと転送される。データの読み出し時、各LSAコア3aはメモリセルトランジスタMTからビット線BLに読み出されたデータを検知し、該データを一旦保持する。その後、データ制御ユニット3bを介してデータ入出力バッファ6へと転送する。具体的には、後述するプリチャージがなされ、その後センスされたビット線BLの電圧電流の値に応じて、LSAコア3aは0データ、1データを判断し、そのデータを、データ制御ユニット3bを介してデータ入出力バッファ6へと転送する。また、LSAコア3aはデータ制御ユニット3bから供給されたデータを一旦保持し、このデータに応じた電圧をビット線BLに転送する。LSAコア3aの各々は、ビット線BL0~ビット線BL7、ビット線BL8~ビット線BL15、...、ビット線BLn-7~ビット線BLnに接続される。すなわち、ある1つのLSAコア3aは、ビット線BL0~ビット線BL7を選択可能とし、またあるLSAコア3aは、ビット線BL8~ビット線BL15の中を選択可能とする。これは、例えばビット線BLn-7~ビット線BLnに対応するLSAコア3aにおいても同様である。換言すれば、データの読み出し時、書き込み時において、これら複数のLSAコア3aは対応する、例えばビット線BLn-7~ビット線BLnの中からいずれか1本のビット線BLを選択する。また、データ制御ユニット3bには、信号CLKDLATが後述するタイミング設定回路81から供給される。この信号CLKDLATが供給されると、データ制御ユニット3bは、LSAコア3aから転送された新たな読み出しデータを保持する。すなわち、データ制御ユニット3bは保持データを更新する。具体的には、信号CLKDLATがLレベルとされると、データ制御ユニット3bの保持データが確定する。次にMOSトランジスタTR0~MOSトランジスタTRnについて説明する。MOSトランジスタTR0~MOSトランジスタTRnの電流経路の一端はデータ制御ユニット3bに接続され、電流経路の他端は、データ入出力バッファ6に接続される。なお、MOSトランジスタTR0~MOSトランジスタTRnを区別しない場合は、単にMOSトランジスタTRと呼ぶ。MOSトランジスタTR0~MOSトランジスタTRnのゲートにはカラム選択信号SEL0~SELnが与えられる。またなお、選択信号SEL0~SELnを区別しない場合には、端にカラム選択信号SELと呼ぶ。データの読み出し時において、カラム選択信号SELによりMOSトランジスタTRがオン状態とされると、データ制御ユニット3bが保持するデータが、データ入出力バッファ6へと転送される。また、データの書き込み時において、カラム選択信号SELによりMOSトランジスタTRがオン状態とされると、データ入出力バッファ6から供給された書き込みデータが、一端データ制御ユニット3bに保持された後、LSAコア3aを経てメモリセルトランジスタMTに書き込まれる。上記書き込み動作プログラム動作と呼ぶことがある、読み出し動作プログラムベリファイ動作ベリファイ動作と呼ぶことがあるを含むにおいて、LSAコア3aに接続されている複数のビット線BLのうちいずれか1本が選択されるとともに、ワード線WL0~31のいずれか1つが選択される。この選択されたワード線WLに接続されている全てのメモリセルトランジスタMTに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。なお上述したが、図2において1つのLSAコア3aに対し、例えば8本のビット線BLが接続されている。この場合、8つのビット線BLから1つのビット線BLを選択する選択回路図示せぬが必要とされる。つまり、LSAコア3aは、図示せぬ選択回路により選択されたビット線BLと電気的に接続され、データの書き込み、読み出しを行う。また、LSAコア3aに対するビット線BLの本数は上記場合に限られるものではなく、例えば2つのビット線BLに1つのLSAコア3aが設けてもよい。更には例えば1つのビット線BLに1つのLSAコア3aが設けられていてもよい。また、データ制御ユニット3bは、LSAコア3aに接続されているが、これに限定されるものではなく、例えば8つのLSAコア3aに対して1つのデータ制御ユニット3bを設け、このデータ制御ユニット3bがLSAコア3aに選択的に接続されるような構成とすることも可能である。次に上記説明したメモリセルトランジスタMTの閾値分布について図3を用いて説明する。図3は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に1及び0の2種のデータを保持できる。メモリセルトランジスタMTにおける1データの閾値電圧Vth0は、Vth0<V01である。1データを保持する場合を消去状態とする。0データの閾値電圧Vth1は、V01<Vth1である。0データを保持する場合を、プログラム状態とする。このようにメモリセルトランジスタMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタMTは4値以上のデータを保持可能とされても良い。<制御信号発生回路8の詳細な構成例について>次に図4を用いて制御信号発生回路8内の構成例について説明する。制御信号発生回路8は、図示せぬ外部のホスト機器から転送されたクロックCLKに基づいて以下説明する制御信号を生成する。この信号クロックCLKはLまたはHレベルいずれかの値とされ、信号クロックCLKがHレベルからLレベルとされ、再度Hレベルとされるまでの期間を1サイクルと呼び、この1サイクルがデータを読み出す基準となる。制御信号発生回路8は、読み出しタイミング設定回路81、SAリセットディレイ回路82、及びリセット制御付SA制御回路83を備える。読み出しタイミング設定回路81はホスト機器から転送されたクロックCLKに基づき信号/LSARST及び信号CLKDLATを生成する/は、反転信号を示す。以下他の信号も同様。次いで、生成した信号/LSARSTをSAリセットディレイ回路82に供給し、また生成した信号CLKDLATをデータ制御ユニット3bに供給する。図5を用いて上記読み出しタイミング設定回路81の構成例について説明する。<読み出しタイミング設定回路81の構成例について>図5に示すように、読み出しタイミング設定回路81は読み出し時間ディレイ回路81-1及びタイミング論理設定回路81-2を備える。読み出し時間ディレイ回路81-1は、クロックCLKに基づいて遅延信号以下、信号DLYOUTを出力する。出力された信号DLYOUTは、タイミング論理設定回路81-2に供給される。タイミング論理設定回路81-2は、この信号DLYOUTに基づいて信号CLKDLAT及び信号/LSARSTを出力する。図6を用いてこのタイミング論理設定回路81-2の詳細な構成例について説明する。<タイミング論理設定回路81-2の構成例について>図6に示すように、タイミング論理設定回路81-2はAND回路90、OR回路91、及びインバータ92~94を備える。直列接続されたインバータ93、94は信号DLYOUTを受け、信号/LSARSTとしてSAリセットディレイ回路82に供給する。また、インバータ92は、上記信号DLYOUTを受け、これを反転した信号信号/DLYOUTをOR回路91の一端に供給する。AND回路90は、信号CLKPAD及び信号ASPADの論理演算を行い、この結果をOR回路91に供給する。ここで、信号CLKPADとは、図示せぬホストから転送されたアドレスを、例えば入出力制御回路5が取り込むラッチタイミングを設定するための信号である。また信号ASPADとは、供給されたアドレスに対応するメモリセルトランジスタMTからデータを読むか否かを示す信号である。つまり、ホスト機器からの命令に従って、データを読み出す場合において、入出力制御回路5に供給されたアドレスを読み込む際、信号CLKPAD及び信号ASPADがそれぞれHレベルとされる。OR回路91は、AND回路90及びインバータ92から供給されたそれぞれ信号をOR演算し、この演算結果を信号CLKDLATとして、データ制御ユニット3bに供給する。<LSAリセットディレイ回路82について>また、LSAリセットディレイ回路82は、後述するLSAコア3aに対するリセット動作とこのLSAコア3aから読み出したデータをラッチするデータ制御ユニット3bとのタイミングを設定する。具体的には、信号/SEを信号/LSARSTよりも遅延させる。<リセット制御付SA制御回路LSA制御回路83の構成例について>次に図7を用いてLSA制御回路83の構成例について説明する。図7に示すように、LSA制御回路83は、OR回路100、104、AND回路101、ディレイ回路102、及びインバータ103を備える。OR回路100は信号LSARST及び信号/SEDLYをOR演算し、この結果をAND回路101の一端に供給する。OR回路100は、信号LSARSTまたは信号SE/DLYのいずれか一方がHレベルとされると、AND回路101にHレベルの信号を供給する。なお、信号SE/DLYとは、外部のホスト機器から供給された読み出すべきメモリセルトランジスタMTのアドレスに基づいて生成された信号であり、この信号SE/DLYに基づきLSAコア3aが読み出したデータを増幅する。AND回路101は信号ZBLK及び上記OR回路100からの演算結果をAND演算し、この演算結果を信号ACCとしてLSAコア3aに供給する。つまり、AND回路101は上記信号ZBLK及びOR回路100からの演算結果がそれぞれHレベルとされることで、Hレベルの信号ACCを出力する。なお、この信号ZBLKとは、読み出し対象とされるメモリセルトランジスタMTが設けられたブロックBLKを選択するための信号であり、センスアンプ3によるプリチャージとセンスの際にHレベルとされる。また、LSA制御回路83において、ディレイ回路102は、SAリセットディレイ回路82から供給された遅延信号/LSARSTを更に遅延させ、その信号をインバータ103に供給する。次いで、インバータ103は、ディレイ回路102から供給された遅延信号/LSARSTを反転させた信号LSARSTをOR回路104に供給する。OR回路104は、上記インバータ103からの信号LSARST、信号SE/DLY、及び信号ZBLKをOR演算し、この結果を信号/SEとしてLSAコア3aに出力する。つまり、信号LSARST、信号SE/DLY、及び信号ZBLKのいずれか1つがHレベルとなると、信号/SEはHレベルとされる。<LSAコア3aの構成について>次に、図8を用いて上記図5~図7で説明した信号に基づいて動作するLSAコア3aの構成例について説明する。図8に示すように、LSAコア3aは、pチャネル型MOSトランジスタ110~116、nチャネル型MOSトランジスタ120~128、及び選択回路140を備える。MOSトランジスタ110の電流経路の一端には電圧VDDが供給され、他端はノードN1に接続され、ゲートには信号ACCが供給される。このMOSトランジスタ110が信号ACCによってオン状態とされると、後述するノードN4、N5に電流が流れ込み、これらノードの電位が充電される。ここでノードN4、N5がそれぞれLレベルである必要がある。MOSトランジスタ111の電流経路の一端はノードN1でMOSトランジスタ110の他端と共通接続され、他端はノードN2に接続され、ゲートはノードN5に接続される。つまり、ノードN5の電位がMOSトランジスタ111の閾値電圧以下になると、このMOSトランジスタ111はオン状態とされ、ノードN1とノードN2とが導通する。すなわち、MOSトランジスタ111は、ノードN5の電位に応じて電流供給能力が可変とされる。更に、MOSトランジスタ112は、電流経路の一端がノードN2でMOSトランジスタ111の他端と共通接続され、他端はノードN4に接続され、ゲートは接地される。すなわち、MOSトランジスタ112は常にオン状態とされる。なお、ノードN4の電位を電圧SAOUTとする。このノードN4は図示せぬ論理回路EXOR回路の一端に接続される。また、MOSトランジスタ113の電流経路の一端はノードN1でMOSトランジスタ110の他端と共通接続され、他端はノードN3に接続され、ゲートはノードN4に接続される。つまり、ノードN4の電位がMOSトランジスタ113の閾値電圧以下になると、このMOSトランジスタ113はオン状態とされ、ノードN1とノードN3とが導通する。すなわち、MOSトランジスタ113は、ノードN4の電位に応じて電流供給能力が可変とされる。更に、MOSトランジスタ114の電流経路の一端はノードN3でMOSトランジスタ113の他端と共通接続され、他端はノードN5に接続され、ゲートは接地される。つまり、MOSトランジスタ114は常にオン状態とされる。なお、ノードN5の電位を/電圧SAOUTとする。すなわち、ノードN5の電位は、ノードN4における電位が反転した値とされる。このノードN5は図示せぬ論理回路EXOR回路の他端に接続される。また、MOSトランジスタ120の電流経路の一端はノードN4に接続され、他端はノードN6を介して接地され、ゲートはノードN5に接続される。MOSトランジスタ122の電流経路の一端はノードN5に接続され、他端はノードN4に接続され、ゲートは信号SE/EQが供給される。つまり、信号SE/EQがオン状態とされると、ノードN4とN5とが等電位とされる。MOSトランジスタ123の電流経路の一端はノードN5でMOSトランジスタ122の一端と共通接続され、他端はノードN6を介して接地され、ゲートには信号/SEが供給される。更に、MOSトランジスタ124の電流経路の一端はノードN4に接続され、他端はノードN6を介して接地され、ゲートには信号/SEが供給される。つまり、信号/SEの値に応じてMOSトランジスタ123及び124がオン状態とされると、ノードN4、N5は接地電位とされ、MOSトランジスタ111の電流供給能力に応じた電流がノードN2、MOSトランジスタ112、ノードN4、及びMOSトランジスタ124を介してこのノードN6に流入する。同様に、MOSトランジスタ113の電流供給能力に応じた電流がノードN3、MOSトランジスタ114、ノードN5、及びMOSトランジスタ123を介してこのノードN6に流入する。ここで、ノードN4、MOSトランジスタ124を経由してノードN6に流れる電流をIbとし、ノードN5、MOSトランジスタ123を経由してノードN6に流れる電流をIaとする。更に、MOSトランジスタ125の電流経路の一端がノードN2に接続されゲートに信号ACCTが供給される。また、MOSトランジスタ115の電流経路の一端には、例えばVDD1<電圧VDDが供給され、他端はノードN7でMOSトランジスタ125の他端と共通接続され、ゲートに信号/PRCHが供給される。更に、MOSトランジスタ126の電流経路の一端は、ノードN7でMOSトランジスタ115及びMOSトランジスタ125の電流経路の他端と接続され、ゲートには信号Refinenが供給される。すなわち、信号/PRCH、及び信号REFINENによってMOSトランジスタ115、及び126がオン状態とされることにより、MOSトランジスタ115によるソース電流がMOSトランジスタ126のソース端に流れ込む。その後、MOSトランジスタ126のソース端の電圧が飽和すると、信号ACCTによってオン状態とされたMOSトランジスタ125により、MOSトランジスタ115によるソース電流がこのMOSトランジスタ125を介してノードN2に流れ込む。なお、MOSトランジスタ126のソース端には信号線REFINが接続される。また、MOSトランジスタ127は、電流経路の一端がノードN3に接続され、ゲートに信号ACCTが供給される。また、MOSトランジスタ116の電流経路の一端には電圧VDD1<電圧VDDが供給され、他端はノードN8でMOSトランジスタ127の電流経路の他端と共通接続され、ゲートには信号/PRCHが供給される。つまり、信号INENに応じてMOSトランジスタ128はオン状態とされ、このMOSトランジスタ128は、ビット線BLに電流IINを流す。また、信号ACCTに応じてMOSトランジスタ127はオン状態とされ、このMOSトランジスタ127は、ノードN3にMOSトランジスタ127のソース電流を転送する。MOSトランジスタ128の電流経路の一端は、ノードN8においてMOSトランジスタ116の電流経路の他端と接続され、MOSトランジスタ128の電流経路の他端は、選択回路140を介して複数のビット線BLが接続される。選択回路140は、例えば制御信号発生回路8から供給されるビット線BL選択信号に従ってこれら複数のビット線BLからある1本を選択する。これによって、選択されたビット線BLが所定の電圧にまで充電される。なお、上述した図示せぬEXOR回路は、ノードN4及びN5から出力された電圧をEXOR演算し、この結果を図示せぬ検知回路に供給する。つまり、LSAコア3aが正常動作していれば、ノードN4、N5の電圧がHレベル、またはLレベルのいずれかとされる。従って、LSAコア3aが正常動作をしていれば、EXOR回路は、ノードN4SAOUT、N5/SAOUTの演算結果としてHレベルを出力する。図示せぬ検知回路はこのEXOR回路からの演算結果を検知し、LSAコア3aが正常動作をしているかを検知する。<LSAコア3aの動作について>次に、図9を用いて上記LSAコア3aの動作について説明する。図9はLSAコア3aの動作を示したタイムチャートであり、縦軸に、信号PREH、信号ACCT、信号ZBLK、信号/SE、信号クロックCLK、信号LSARST、ノードN4、N5の電位、信号CLKDLAT、及びLSAOUTデータ入出力バッファ6に出力されるデータを取り、横軸に時間を取る。図9に示すように、まず時刻t1においてクロック信号CLKがHレベルとされる。これにより、メモリセルによるデータの読み出し動作が開始される。次いで、図8に示す信号SE/EQを一旦Hレベルとし、MOSトランジスタ122をオン状態としノードN4、N5を等電位とする。その後、信号ACCをHレベルにした状態で、時刻t2において信号/PRCHがLレベル、信号INEN及び信号REFINENがHレベルとされる。これによって、MOSトランジスタ115、116、120、及び128がオン状態とされ、選択回路140によって選択された選択ビット線BL及び参照入力線REFINが充電される。この際、データをセンスするメモリセルトランジスタMTが接続された選択ワード線に読み出し電圧VCGRを、それ以外のメモリセルトランジスタMTが接続された非選択ワード線WLに電圧VREADを転送する。ここで、読み出し電圧VCGRの値が選択メモリセルトランジスタMTの閾値電圧よりも大きい場合、2Trは導通とされる。ここで、メモリセルストリング11に流れる電流を電流Iinとする。次いで、時刻t3において信号ACCTがHレベルとされると、MOSトランジスタ125及び127はオン状態とされ、このMOSトランジスタ125及び126を介してノードN2及びN3に電流が流れる。この結果、ノードN2及び3の電位が上昇する。なお、ノードN3の電位は、ノードN2の電位よりも小さい値とされる。また参照信号線REFINに流れる電流をIrefとする。この際、メモリセルストリング11が導通していることから、IinとIrefとの間にIin>Irefの関係が成立するものとする。その後、時刻t4において信号ZBLKに伴い信号ACCがLレベルとされる図7参照。従って、MOSトランジスタ110にから流れ出るソース電流によってノードN1が、例えば電圧VDDにまで充電される。この際、信号ACCの電圧は、例えば電圧VDDMOSトランジスタ110の閾値電圧とされる。更に、時刻t5において信号LSARSTがLレベルとされる。なお、信号LSARSTがLレベルとされても信号ZBLKの値はLレベルとされる。このため、時刻t5以降もAND回路101の出力はLレベルを維持する。次いで、時刻t6において信号CLKDLATがHレベルとされる。また上述したように時刻t5において信号LSARSTがLレベルとされることから、時刻t7において信号/SEがHレベルとされる図7参照。従って、MOSトランジスタ123、124がそれぞれオン状態とされ、ノードN4、N5が接地電位とされる。ここで、センス動作初期においては、MOSトランジスタ111とMOSトランジスタ113とに流れる電流は等しいため、Iin>Iref及び、IaIin>IbIrefの関係から、Ia<Ibとなる。その後時刻t8において、MOSトランジスタ123とMOSトランジスタ124とにより電流センスが行われ、信号/SEのレベルが下がるにつれ、SAOUT>/SAOUTとなる。以降、SAOUTの電位がMOSトランジスタ121の閾値電圧に近づくと、次いで電圧センスが行われ、SAOUTと/SAOUTとの電位差が急激に開き、センス動作が終了する。すなわち、時刻を追って説明すると、前述したようにノードN4の電位がノードN5よりも大きいことから、ノードN4の電圧の上昇に伴い、MOSトランジスタ113の電流供給能力が小さくなり電流Iaが流れなくなる図9中、/SAOUT。これに対し、MOSトランジスタ113が電流を流さなくなるため、ノードN5の電位は減少し、MOSトランジスタ111による電流Ibを流す電流供給能力は上昇する。従って、時刻t11において、ノードN4の電位は増幅されV1まで上昇する図9中、SAOUT。その後、ノードN4の電位が上昇し、MOSトランジスタ113はオフ状態とされる。次いで、時刻t12において、信号CLKがLレベルとされる。また、時刻t13において信号/PRCHがHレベル、信号ACCTがLレベルとされ、選択ビット線BL及びノードN3、並びに参照入力線REFIN及びノードN2へのプリチャージが終了する。その後、時刻t14において信号CLKDLATがLレベルとされる。すなわち、ノードN4から電圧SAOUTがデータ制御ユニット3bに読み出しデータが格納される。この結果、メモリセルトランジスタMTから読み出されたデータ0がデータ制御ユニット3bに格納される。その後、時刻t15で信号LSARST及び信号ZBLKをそれぞれHレベルとすることで、信号ACCをHレベルとする。これによってMOSトランジスタ110によるノードN1への充電を停止させる。その後、時刻t16において信号/SEがHレベルとされる図7参照。すなわち、MOSトランジスタ123、124がそれぞれオン状態とされ、ノードN4、N5の電位が接地電位とされる。すなわち、時刻t17においてノードN4、N5の電位SAOUT、/SAOUTの電位が0Vとされる。時刻t9以降、メモリセルトランジスタMTから読み出されたデータLSAOUTが、データ制御ユニット3bからデータ入出力バッファ6、及び入出力制御回路5を介して図示せぬ外部のホスト機器に転送される。なお、上記LSAコア3aにおいて、メモリセルストリング11が導通した場合を例に挙げて説明したが、当然この逆の形態であってもよい。すなわちメモリセルストリング11が非導通である場合ノードN4とN5との電位の大小関係が逆とされる。換言すれば電圧SAOUT</電圧SAOUTとされる。この結果、読み出し対象とされたメモリセルトランジスタMTから1データがデータ制御ユニット3bに格納される。<本実施形態に係る効果>本実施形態に係る半導体記憶装置であると、動作信頼性の向上を図ることが出来る。すなわち、上記動作で説明したように、センスコア3aのノードN4、N5の電圧SAOUT、/SAOUTを検知し、その検知結果をデータ制御ユニット3bにラッチさせた後、このノードN4、N5の電位を接地電位とする。すなわち、MOSトランジスタ111、及び113に電圧が印加されなくなる。従って、MOSトランジスタ111、及び113への負荷が軽減され、NBTInegativebiasinstabilityによるこれらMOSトランジスタ111、及び113のトランジスタ特性の劣化を防止することが出来る。これに対し、仮にデータ制御ユニット3bで読み出したデータのラッチ後も、ノードN4、N5の電位が、接地されず、次のプリチャージ動作が始まるまで、ある所定の電圧に維持されたままとする。つまり、このNBTI期間が長くなると、MOSトランジスタ111、及び113への負荷が大きくなり、トランジスタ特性が劣化してしまう恐れがある。トランジスタ特性の劣化は、正確なデータ読み出しが出来なくなる、つまり信頼性の低下に繋がるといった問題がある。これに対し、上記説明したように本実施形態に係るセンスコア3aであると、上記NBTI期間を短く出来、センスコア3aの不安定動作を回避することが出来る。[第2の実施形態]次に、図10~図14を用いて第2の実施形態に係る半導体記憶装置について説明する。図10は上記図2におけるデータ制御ユニット3bの詳細を示した構成図であって、具体的にはデータ制御ユニット3bが備えるデータラッチ回路の構成図である。図10に示すように、データ制御ユニット3bは、インバータ130、133、及びNAND回路131、132を備える。ここで、NAND回路132の一方に入力される信号Dinは、LSAコア3aから供給されたデータLSAOUTである。なお、データ制御ユニット3bは信号CLKDLATに基づいて、リセット動作、データ転送動作、及びラッチ動作の順で動作を行う。このデータ転送動作が行われることで、データ制御ユニット3bは、リセット状態HレベルまたはLレベルからラッチ状態HレベルまたはLレベルへと遷移する。すなわち、リセット状態もいわゆるデータを保持する状態を指し、データ制御ユニット3bの保持データとは、配線Bまたは配線Cの保持電位で決まる。次に、図11を用いて本実施形態に係るタイミング論理設定回路81-2の構成例について説明する。図示するように、タイミング論理設定回路81-2は、上記第1の実施形態におけるAND回路90、91を除き、新たにインバータ95を加えた構成を備える。インバータ92は信号DLYOUTを反転した信号、すなわち信号/DLYOUTをインバータ95に供給する。次いで、インバータ95はインバータ92から供給された信号/DLYOUTを更に反転し、これを信号CLKDLATとしてデータ制御ユニット3bに供給する。また、インバータ93、94については、上記第1の実施形態と同一であることから説明を省略する。以上から、タイミング論理設定回路81-2は、上記第1の実施形態で説明した信号CLKPAD及び信号ASPADを用いない構成であってもよい。次に、図12~図14を用いて、データ制御ユニット3bのデータをラッチするまでの動作について説明する。<リセット動作>図12を用いてリセット動作について説明する。リセット状態において、信号CLKDLATはLレベルとされる。したがって、インバータ130は信号CLKDLATを反転したHレベルをNAND回路131に転送する。また、信号DinはHレベルとされることから、配線B及び配線Cの電位は互いの電位によって確定する。すなわち、配線Bの電位が、例えばHレベルの場合、この配線BとNAND回路132は信号DinとのNAND演算の結果、配線CはLレベルとされる。一方、配線Bの電位が、例えばLレベルの場合、この配線BとNAND回路132は信号DinとのNAND演算の結果、配線CはHレベルとされる。また、逆を言えば、配線Bの電位は配線Cの電位によって確定する。<データ転送動作>次に、図13を用いてデータ転送動作について説明する。このデータ転送動作によって、データ制御ユニット3bが格納するデータが更新される。つまり、それまで格納していたデータから新しい読み出しデータがこのデータ制御ユニット3bに転送される動作について説明する。データ転送時、信号CLKDLATがHレベルとされる。したがって、インバータ130は信号CLKDLATを反転したLレベルをNAND回路131に転送する。NAND回路131は、インバータ130から供給された信号と、配線Cの電位とをNAND演算する。ここで、インバータ130から供給された信号は、Lレベルとされることから、NAND回路131による演算結果は信号Cの値に関わらず、Hレベルとされる。また信号Dinの値は、このデータ制御ユニット3bにラッチさせるデータの値で設定される。すなわち信号Dinの値がHレベルであれば、この信号Dinと配線Bの電位とのNAND演算の結果、NAND回路132は配線Cの電位をLレベルとする。これに対し、信号Dinの値がLレベルであれば、配線Bの電位とのNAND演算の結果、NAND回路132は配線Cの電位をHレベルとする。<ラッチ動作>更に図14を用いてラッチ動作について説明する。図13に示すようにラッチ動作に入ると、信号CLKDLATがHレベルからLレベルへと遷移する。すると、インバータ130はこの信号CLKDLATを反転した値をNAND回路131に転送する。次いで、NAND回路131は、反転された信号CLKと上記配線Cの値とをNAND演算する。つまり、配線CがLレベルであると、配線BはHレベルとされ、これに対し、配線CがHレベルとされると、配線BはLレベルとされる。ここで、信号Dinの値がHレベル、すなわち上記リセット動作を行っても、配線B、Cの値は変化しない。すなわち、データがラッチされた状態とされ、配線Cの値がインバータ133によって反転され、これがLSAOUTとしてデータ入出力バッファ6に転送される。<第2の実施形態に係る効果>本実施形態に係る半導体記憶装置であっても、上記第1の実施形態と同様の効果を得ることが出来る。しかも、本実施形態であると、第1の実施形態における図2におけるDCUには、フリップフロップ等が用いられる。第2の実施形態としては、図10のDCUを用いる。このDCUは、ラッチ動作時にDinがいったんLになると、配線CがHレベルに確定し、LSAOUTがLレベルに確定する。すなわち、データ確定時間はLSAリセットディレイ回路82からのデータ読み出し時間で決まっているこの読み出し時間は図5における遅延回路で設定されている。従って、図4におけるLSAリセットディレイ回路82が不要になる。なお、上記第1、第2実施形態では、一例としてメモリセルトランジスタMT及びこのメモリセルトランジスタMTと直列接続された選択トランジスタSTから形成されるメモリセルMC2Trを挙げたが、これに限られない。例えば、NAND型やNOR型フラッシュメモリにおいてメモリセルトランジスタ数を1個にした3Tr-NAND型フラッシュメモリにも適用出来る。また、更にNAND型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。