テスト入力にテストデータが入力するフリップフロップと、一方の入力が前記フリップフロップの前記テスト入力と接続され、他方の入力が前記フリップフロップの出力と接続される排他的論理和ブロックと、前記排他的論理和ブロックの出力とクロック信号とが入力し、前記排他的論理和ブロックの前記出力の値に応じて前記フリップフロップへの前記クロック信号の出力を制御する制御回路と、を備える、半導体集積回路。前記制御回路は、前記排他的論理和ブロックの前記出力の値が1である場合に前記クロック信号を出力し、前記排他的論理和ブロックの前記出力の値が0である場合に前記クロック信号の出力を停止することを特徴とする、請求項1に記載の半導体集積回路。前記制御回路は、一方の入力が前記排他的論理和ブロックの前記出力と接続され、他方の入力に前記クロック信号が入力する論理積ブロックを備えることを特徴とする、請求項2に記載の半導体集積回路。前記制御回路は、外部からの制御信号により制御され、通常動作時には一方の入力に入力する前記クロック信号を前記フリップフロップに出力し、テスト動作時には他方の入力と接続される前記論理積ブロックの前記出力からの信号を前記フリップフロップに出力するマルチプレクサを更に備えることを特徴とする、請求項3に記載の半導体集積回路。前記フリップフロップ、前記排他的論理和ブロック及び前記制御回路は、1つのテスト用フリップフロップを構成することを特徴とする、請求項1乃至4のいずれか一項に記載の半導体集積回路。従属接続された複数の前記テスト用フリップフロップを備え、前記テスト用フリップフロップの前記フリップフロップの出力が後段の前記テスト用フリップフロップの前記フリップフロップの前記テスト入力と接続されることにより、シフトレジスタが構成されることを特徴とする、請求項5に記載の半導体集積回路。前記シフトレジスタはスキャンチェーンを構成し、前記シフトレジスタには前記テストデータとしてスキャンテストパターンが入力することを特徴とする、請求項6に記載の半導体集積回路。テスト入力に入力する信号をラッチし、ラッチした信号を出力するフリップフロップと、前記フリップフロップの前記テスト入力の値と、前記フリップフロップの出力の値との排他的論理和を出力する排他的論理和ブロックと、前記排他的論理和ブロックの出力の値に応じて、前記フリップフロップへの前記クロック信号の出力を制御する制御回路と、を備える、半導体集積回路。前記制御回路は、前記排他的論理和ブロックの前記出力の値が1である場合に前記クロック信号を出力し、前記排他的論理和ブロックの前記出力の値が0である場合に前記クロック信号の出力を停止することを特徴とする、請求項8に記載の半導体集積回路。前記制御回路は、前記排他的論理和ブロックの前記出力と前記クロック信号との論理積を出力する論理積ブロックを備えることを特徴とする、請求項9に記載の半導体集積回路。前記制御回路は、外部からの制御信号により制御され、通常動作時には前記クロック信号を前記フリップフロップに出力し、テスト動作時には前記論理積ブロックの出力からの信号を前記フリップフロップに出力するマルチプレクサを更に備えることを特徴とする、請求項10に記載の半導体集積回路。前記フリップフロップ、前記排他的論理和ブロック及び前記制御回路は、1つのテスト用フリップフロップを構成することを特徴とする、請求項8乃至11のいずれか一項に記載の半導体集積回路。従属接続された複数の前記テスト用フリップフロップを備え、前記テスト用フリップフロップの前記フリップフロップの出力が後段の前記テスト用フリップフロップの前記フリップフロップの前記テスト入力と接続されることにより、シフトレジスタが構成されることを特徴とする、請求項12に記載の半導体集積回路。前記シフトレジスタはスキャンチェーンを構成し、前記シフトレジスタにはテストデータとしてスキャンテストパターンが入力することを特徴とする、請求項13に記載の半導体集積回路。ところが発明者は、上述の手法には、以下に示す問題点が有ることを見出した。上述のように、クロックドメインの動作タイミングが分散するように制御することは可能であるが、近年の大規模化した半導体集積回路では多数のクロックドメインが存在する。よって、多数のクロックドメインのそれぞれの動作タイミングをずらすように制御をすることがそもそも困難である。また、同一のクロックドメイン内の複数のフリップフロップが同一のタイミングで動作することは避けられない。よって、大規模な半導体集積回路において、同一のクロックドメイン内のフリップフロップ数が多い場合には、スキャンシフト時の瞬間的な電力消費が大きくなってしまう。すなわち、上述の手法では、今後進展する半導体集積回路の大規模化に対応したスキャンテスト時の消費電力低減を実現することはできない。本発明の一態様である半導体集積回路は、テスト入力にテストデータが入力するフリップフロップと、一方の入力が前記フリップフロップの前記テスト入力と接続され、他方の入力が前記フリップフロップの出力と接続される排他的論理和ブロックと、前記排他的論理和ブロックの出力とクロック信号とが入力し、前記排他的論理和ブロックの前記出力の値に応じて前記フリップフロップへの前記クロック信号の出力を制御する制御回路と、を備えるものある。この半導体集積回路によれば、フリップフロップに同じテストデータが連続して入力する場合に、フリップフロップへのクロック信号の供給を停止できる。その結果、フリップフロップを個別に停止し、消費電力の低減を図ることができる。本発明の一態様である半導体集積回路は、テスト入力に入力する信号をラッチし、ラッチした信号を出力するフリップフロップと、前記フリップフロップの前記テスト入力の値と、前記フリップフロップの出力の値との排他的論理和を出力する排他的論理和ブロックと、前記排他的論理和ブロックの出力の値に応じて、前記フリップフロップへの前記クロック信号の出力を制御する制御回路と、を備えるものである。この半導体集積回路によれば、フリップフロップに同じテストデータが連続して入力する場合に、フリップフロップへのクロック信号の供給を停止できる。その結果、フリップフロップを個別に停止し、消費電力の低減を図ることができる。本発明によれば、テスト時の消費電力を低減することができる半導体集積回路を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、実施の形態1にかかる半導体集積回路100について説明する。図1は、実施の形態1にかかる半導体集積回路100の要部の構成を示すブロック図である。半導体集積回路100は、フリップフロップFF、制御回路10及び排他的論理和ブロック20を有する。なお、フリップフロップFF、制御回路10及び排他的論理和ブロック20は、一体として1つのテスト用フリップフロップTFFを構成する。フリップフロップFFは、外部から与えられる制御信号CONにより、入力の切替えが可能なフリップフロップである。以下では、通常動作時のデータ入力と、テスト動作時のテスト入力と、を切り替え可能な場合について説明する。フリップフロップFFは、データ入力D、テスト入力T、制御信号入力Con、クロック信号入力Clk及び出力Qを有する。データ入力Dには、通常動作時に外部からデータ信号が入力する。テスト入力Tは、テストデータ端子Ttと接続され、テスト動作時にテストデータ信号TINが入力する。制御信号入力Conは、制御信号端子Tconと接続され、制御信号CONが入力する。出力Qは、出力端子Toutと接続される。排他的論理和ブロック20の一方の入力はフリップフロップFFのテスト入力Tと接続され、他方の入力はフリップフロップFFの出力Qと接続される。排他的論理和ブロック20の出力は、制御回路10と接続される。これにより、排他的論理和ブロック20は、テストデータ信号TINと出力データOUTとの排他的論理和に対応する出力XORを、制御回路10に出力する。制御回路10の入力は、制御信号端子Tcon、クロック信号端子Tclk及び排他的論理和ブロック20の出力XORと接続される。制御回路10の出力は、フリップフロップFFのクロック信号入力Clkと接続される。これにより、制御回路10は、制御信号端子Tcon及び出力XORに基づいて、フリップフロップFFにクロック信号CLKを供給する。次に、半導体集積回路100の動作について説明する。上述のように、半導体集積回路100の動作は、通常動作とテスト動作とに大別される。通常動作とテスト動作との切り替えは、制御信号CONにより制御される。本実施の形態では、制御信号CONが0の場合は通常動作、制御信号CONが1の場合がテスト動作となる。フリップフロップFFは、通常動作時にはデータ入力Dに入力するデータ信号を選択し、テスト動作時にはテスト入力Tに入力するテストデータ信号TINを選択する。まず、通常動作を行う場合について説明する。通常動作では、制御信号CONである0がフリップフロップFFの制御信号入力Con及び制御回路10に入力する。フリップフロップFFは、制御信号CONの値0に応じて、データ入力Dに入力するデータ信号を入力データとして使用する。また、制御回路10は、制御信号CONの値0に応じて、クロック信号CLKをそのまま通過させる。よって、フリップフロップFFのクロック信号入力Clkには、クロック信号CLKが入力する。フリップフロップFFは、例えばクロック信号CLKの立ち上がりで、データ信号をラッチする。そして、一定の遅延ののち、ラッチしたデータを出力データOUTとして出力する。次いで、テスト動作を行う場合について説明する。図2は、実施の形態1にかかる半導体集積回路100のテスト動作を示すタイミングチャートである。テスト動作では、制御信号CONである1がフリップフロップFFの制御信号入力Con及び制御回路10に入力する。フリップフロップFFは、制御信号CONの値1に応じて、テスト入力Tに入力するテストデータ信号TINを入力データとして使用する。排他的論理和ブロック20は、テストデータ信号TINの値及び出力データOUTの値が共に0又は1である場合には、出力XORとして0を出力する。つまり、フリップフロップFFのテスト入力T及び出力Qの論理値が同じである場合には出力XORは0となる。また、排他的論理和ブロック20は、テストデータ信号TIN及び出力Qの一方の値が0で、他方の値が1である場合には、出力XORとして1を出力する。つまり、フリップフロップFFのテスト入力T及び出力Qの論理値が異なる場合には出力XORは1となる。制御回路10は、制御信号CONの値1と出力XORの値とに応じて、クロック信号CLKを出力する。具体的には、出力XORの値が1である場合には、通常動作時と同様、クロック信号CLKをそのまま通過させる。すなわち、フリップフロップFFのテスト入力T及び出力Qの論理値が異なる場合には、フリップフロップFFのクロック信号入力Clkには、クロック信号CLKが入力する。フリップフロップFFは、例えばクロック信号CLKの立ち上がり図2のタイミングT1で、テストデータ信号TINをラッチする。そして、一定の遅延ののち、ラッチしたデータを出力データOUTとして出力する図2のタイミングT2。一方、出力XORの値が0である場合には、クロック信号CLKの出力を停止する。すなわち、フリップフロップFFのテスト入力T及び出力Qの論理値が同じである場合には、フリップフロップFFへのクロック信号CLKの供給が停止する図2のタイミングT3。よって、フリップフロップFFでのラッチ動作は発生せず、データはそのまま保持される。そして、出力XORの値が0から1に変化したら、上述のように制御回路10は、クロック信号に同期したラッチ動作を再開する図2のタイミングT4。よって、半導体集積回路100は、フリップフロップFFのテスト入力Tと出力Qの論理値が異なる場合にラッチ動作を行い、テスト入力Tと出力Qの論理値が同じ場合、すなわち同じ値のデータが2回以上連続して与えられる場合には、ラッチ動作が停止する。これにより、トグルが生じないデータが供給された場合にラッチ動作を停止し、消費電力を低減することができる。なお、クロック信号CLKの供給停止時には、フリップフロップFFには同じ信号が連続して与えられているので、そもそも出力Qの論理値は変化しない。よって、フリップフロップの動作が停止しても、同様の結果が得られる。従って、半導体集積回路100によれば、フリップフロップにおける消費電力を低減することが可能となる。続いて、制御回路10の構成例について説明する。図3は、実施の形態1にかかる半導体集積回路100の要部のより詳細な構成を示すブロック図である。図3に示すように、制御回路10は、マルチプレクサMUX及び論理積ブロックANDを有する。論理積ブロックANDの一方の入力はクロック信号端子Tclkと接続され、他方の入力は排他的論理和ブロック20の出力XORと接続される。マルチプレクサMUXの一方の入力は論理積ブロックANDの出力と接続され、他方の入力はクロック信号端子Tclkと接続される。マルチプレクサMUXの出力は、フリップフロップFFのクロック信号入力Clkと接続される。また、マルチプレクサMUXの制御端子は、制御信号端子Tconと接続される。制御回路10以外の構成は、図1と同様であるので説明を省略する。次いで、制御回路10の動作について説明する。通常動作では、制御信号CONである0がマルチプレクサMUXに入力する。マルチプレクサMUXは、制御信号CONの値0に応じて、クロック信号CLKを選択し、クロック信号CLKをそのまま通過させる。よって、フリップフロップFFのクロック信号入力Clkには、クロック信号CLKが入力する。テスト動作では、制御信号CONである1がマルチプレクサMUXに入力する。マルチプレクサMUXは、制御信号CONの値1に応じて、論理積ブロックANDの出力を選択し、論理積ブロックANDの出力値を出力する。よって、フリップフロップFFのクロック信号入力Clkには、論理積ブロックANDの出力値が入力する。論理積ブロックANDは、クロック信号CLKと排他的論理和ブロック20の出力XORとの論理積に対応する値を出力する。具体的には、出力XORの値が1である場合には、通常動作時と同様、クロック信号CLKの値がそのまま出力される。すなわち、フリップフロップFFのテスト入力T及び出力Qの論理値が異なる場合には、フリップフロップFFのクロック信号入力Clkには、クロック信号CLKが入力する。一方、出力XORの値が0である場合には、クロック信号CLKの値にかかわりなく、論理積ブロックANDの出力は0となる。すなわち、フリップフロップFFのテスト入力T及び出力Qの論理値が同じである場合には、フリップフロップFFへのクロック信号CLKの供給が停止する。半導体集積回路100のその他の構成は、図1の場合と同様であるので、説明を省略する。よって、制御回路10を図3に示す構成とすることで、図1に示す制御回路10の機能を具体的に実現することが可能である。但し、図3に示す制御回路10の構成は例示にすぎない。同様の動作を実現できるならば、制御回路10は別の構成とすることが可能である。実施の形態2次に、実施の形態2にかかる半導体集積回路200について説明する。実施の形態1にかかる半導体集積回路100は1つのテスト用フリップフロップを有しているが、半導体集積回路200は、複数のテスト用フリップフロップ回路を有している。図4は、実施の形態2にかかる半導体集積回路200の要部の構成を示すブロック図である。半導体集積回路200は、従属接続された複数のテスト用フリップフロップを有する。以下では、3つのテスト用フリップフロップTFF1~TFF3が従属接続されている例について説明する。テスト用フリップフロップTFF1~TFF3は、それぞれ実施の形態1にかかるテスト用フリップフロップTFFに相当する。排他的論理和ブロック21~23の出力は、それぞれXOR1~XOR3と表示している。テスト用フリップフロップTFF1~TFF3は、それぞれフリップフロップFF1~FF3、制御回路11~13及び排他的論理和ブロック21~23を有する。フリップフロップFF1~FF3は、テスト用フリップフロップTFFのフリップフロップFFに相当する。制御回路11~13は、テスト用フリップフロップTFFの制御回路10に相当する。排他的論理和ブロック21~23は、テスト用フリップフロップTFFの排他的論理和ブロック20に相当する。テスト用フリップフロップTFF1~TFF3のそれぞれの内部構成は、テスト用フリップフロップTFFと同様であるので、説明を省略する。フリップフロップFF1のテスト入力Tは、テストデータ端子Ttと接続される。フリップフロップFF1の出力Qは、フリップフロップFF2のテスト入力Tと接続される。フリップフロップFF2の出力Qは、フリップフロップFF3のテスト入力Tと接続される。フリップフロップFF3の出力Qは、出力端子Toutと接続される。これにより、フリップフロップFF1~FF3は従属接続され、1つのシフトレジスタを構成する。続いて、半導体集積回路200の動作について説明する。半導体集積回路200の動作は、半導体集積回路100と同様に、通常動作とテスト動作とに大別される。制御信号CONが0の場合は通常動作、制御信号CONが1の場合がテスト動作となる。通常動作時のテスト用フリップフロップTFF1~TFF3の動作は、半導体集積回路100のテスト用フリップフロップTFFと同様であるので、説明を省略する。次いで、テスト動作を行う場合について説明する。図5は、実施の形態2にかかる半導体集積回路200のテスト動作を示すタイミングチャートである。図5では、フリップフロップFF1~FF3のそれぞれのクロック信号入力をFF1_Clk~FF3_Clkと表示している。また、フリップフロップFF1~FF3のそれぞれの出力をFF1_Q~FF3_Qと表示している。テスト動作では、制御信号CONである1がフリップフロップFF1~FF3の制御信号入力Con及び制御回路11~13に入力する。まず、テスト用フリップフロップTFF1の動作を説明する。テスト用フリップフロップTFF1の動作は、実施の形態1におけるテスト用フリップフロップTFFと同様である。フリップフロップFF1は、制御信号CONの値1に応じて、テスト入力Tに入力するテストデータ信号TINを入力データとして使用する。排他的論理和ブロック21は、テストデータ信号TINの値及び出力データOUT1の値が共に0又は1である場合には、出力XOR1として0を出力する。つまり、フリップフロップFF1のテスト入力T及び出力Qの論理値が同じである場合には出力XOR1は0となる。また、排他的論理和ブロック21は、テストデータ信号TIN及び出力データOUT1の一方の値が0で、他方の値が1である場合には、出力XOR1として1を出力する。つまり、フリップフロップFF1のテスト入力T及び出力Qの論理値が異なる場合には出力XOR1は1となる。制御回路11は、出力XOR1の値が1である場合には、通常動作時と同様、クロック信号CLKをそのまま通過させる。すなわち、フリップフロップFF1のテスト入力T及び出力Qの論理値が異なる場合には、フリップフロップFF1のクロック信号入力Clkには、クロック信号CLKが入力する。フリップフロップFF1は、例えばクロック信号CLKの立ち上がり図5のタイミングT11で、テストデータ信号TINをラッチする。そして、一定の遅延ののち、ラッチしたデータを出力データOUT1として、後段のフリップフロップFF2へ出力する図5のタイミングT12。一方、出力XOR1の値が0である場合には、クロック信号CLKの出力を停止する。すなわち、フリップフロップFF1のテスト入力T及び出力Qの論理値が同じである場合には、フリップフロップFF1へのクロック信号CLKの供給が停止する図5のタイミングT3。よって、フリップフロップFF1でのラッチ動作は発生せず、データはそのまま保持される。そして、出力XOR1の値が0から1に変化したら、フリップフロップFF1は、クロック信号CLKに同期したラッチ動作を再開する図5のタイミングT14。次いで、テスト用フリップフロップTFF2の動作を説明する。テスト用フリップフロップTFF2の動作は、テスト用フリップフロップTFF1と同様である。上述のように、テスト用フリップフロップTFF2のフリップフロップFF2のテスト入力Tには、テスト用フリップフロップTFF1からの出力信号が入力する。よって、テスト用フリップフロップTFF2は、テスト用フリップフロップTFF1よりも1サイクル遅れて動作する。フリップフロップFF2は、制御信号CONの値1に応じて、テスト入力Tに入力するフリップフロップFF1の出力Qからの出力データOUT1を入力データとして使用する。排他的論理和ブロック22は、出力データOUT1の値及び出力データOUT2の値が共に0又は1である場合には、出力XOR2として0を出力する。つまり、フリップフロップFF2のテスト入力T及び出力Qの論理値が同じである場合には出力XOR2は0となる。また、排他的論理和ブロック22は、出力データOUT1及び出力データOUT2の一方の値が0で、他方の値が1である場合には、出力XOR2として1を出力する。つまり、フリップフロップFF2のテスト入力T及び出力Qの論理値が異なる場合には出力XOR2は1となる。制御回路12は、出力XOR2の値が1である場合には、通常動作時と同様、クロック信号CLKをそのまま通過させる。すなわち、フリップフロップFF2のテスト入力T及び出力Qの論理値が異なる場合には、フリップフロップFF2のクロック信号入力Clkには、クロック信号CLKが入力する。フリップフロップFF2は、例えばクロック信号CLKの立ち上がり図5のタイミングT21で、出力データOUT1をラッチする。そして、一定の遅延ののち、ラッチしたデータを出力データOUT2として、後段のフリップフロップFF3へ出力する図5のタイミングT22。一方、出力XOR2の値が0である場合には、クロック信号CLKの出力を停止する。すなわち、フリップフロップFF2のテスト入力T及び出力Qの論理値が同じである場合には、フリップフロップFF2へのクロック信号CLKの供給が停止する図5のタイミングT23。よって、フリップフロップFF2でのラッチ動作は発生せず、データはそのまま保持される。そして、出力XOR2の値が0から1に変化したら、フリップフロップFF2は、クロック信号CLKに同期したラッチ動作を再開する図5のタイミングT24。図5に示すように、フリップフロップFF2の動作のタイミングT21~T24は、フリップフロップFF1の動作のタイミングT11~T14に対して1サイクル遅れる。よって、フリップフロップFF2へのクロック信号CLKの供給が停止される期間も1サイクル遅れる。しかし、テスト入力T及び出力Qの論理値が同じ場合には、フリップフロップFF1と同様に、クロック信号CLKの供給を停止し、消費電力を低減することができる。次いで、テスト用フリップフロップTFF3の動作を説明する。テスト用フリップフロップTFF3の動作は、テスト用フリップフロップTFF1及びTFF2と同様である。上述のように、テスト用フリップフロップTFF3のフリップフロップFF3のテスト入力Tには、テスト用フリップフロップTFF2からの出力信号が入力する。よって、テスト用フリップフロップTFF3は、テスト用フリップフロップTFF2よりも1サイクル遅れて動作する。フリップフロップFF3は、制御信号CONの値1に応じて、テスト入力Tに入力するフリップフロップFF2の出力Qからの出力データOUT2を入力データとして使用する。排他的論理和ブロック23は、出力データOUT2の値及び出力データOUT3の値が共に0又は1である場合には、出力XOR3として0を出力する。つまり、フリップフロップFF3のテスト入力T及び出力Qの論理値が同じである場合には出力XOR3は0となる。また、排他的論理和ブロック23は、出力データOUT2及び出力データOUT3の一方の値が0で、他方の値が1である場合には、出力XOR3として1を出力する。つまり、フリップフロップFF3のテスト入力T及び出力Qの論理値が異なる場合には出力XOR3は1となる。制御回路13は、出力XOR3の値が1である場合には、通常動作時と同様、クロック信号CLKをそのまま通過させる。すなわち、フリップフロップFF3のテスト入力T及び出力Qの論理値が異なる場合には、フリップフロップFF3のクロック信号入力Clkには、クロック信号CLKが入力する。フリップフロップFF3は、例えばクロック信号CLKの立ち上がり図5のタイミングT31で、出力データOUT2をラッチする。そして、一定の遅延ののち、ラッチしたデータを出力データOUT3として、出力端子Toutへ出力する図5のタイミングT32。一方、出力XOR3の値が0である場合には、クロック信号CLKの出力を停止する。すなわち、フリップフロップFF3のテスト入力T及び出力Qの論理値が同じである場合には、フリップフロップFF3へのクロック信号CLKの供給が停止する図5のタイミングT33。よって、フリップフロップFF3でのラッチ動作は発生せず、データはそのまま保持される。そして、出力XOR3の値が0から1に変化したら、上フリップフロップFF3は、クロック信号CLKに同期したラッチ動作を再開する図5のタイミングT34。図5に示すように、フリップフロップFF3の動作のタイミングT31~T34は、フリップフロップFF2の動作のタイミングT21~T24に対して1サイクル遅れる。よって、フリップフロップFF3へのクロック信号CLKの供給が停止される期間も1サイクル遅れる。しかし、テスト入力T及び出力Qの論理値が同じ場合には、フリップフロップFF1及びFF2と同様に、クロック信号CLKの供給を停止し、消費電力を低減することができる。よって、半導体集積回路200では、シフトレジスタを構成する従属接続されたフリップフロップのテスト入力及び出力の論理値が同じ場合、各フリップフロップへのクロック信号CLKの供給を独立して停止することができる。これにより、同一のクロックドメイン内においても、半導体集積回路の消費電力を効率的に低減することが可能となる。また、本実施の形態では、シフトレジスタを用いてスキャンチェーンを構成する場合に、特に有効である。この場合、半導体集積回路200には、テストデータTINとして、スキャンテストパターンが入力する。また、制御信号CONは、スキャンイネーブル信号となる。すなわち、半導体集積回路200では、同一のスキャンチェーン内における従属接続されたフリップフロップのそれぞれを、個別に停止することができる。よって、一般的なスキャンチェーンでは実現できない、同一スキャンチェーン内での効率的な消費電力低減を実現できる。その結果、同一のクロックドメイン内でのフリップフロップ動作が同期することによる、スキャンシフト時の瞬間的な消費電力の増大を抑制することができる。さらに、半導体集積回路200は、制御回路及び排他的論理和ブロックを設けるだけで、自動的にフリップフロップを停止できる。従って、特許文献1のようにクロック信号を反転させる必要がない。また、特許文献2のようにフリップフロップに入力するデータを加工する必要もない。さらに、半導体集積回路200では、テストデータ信号を参照してフリップフロップを停止するので、フリップフロップを停止させるための信号を別途生成する必要もない。従って、通常のテストデータ信号及びクロック信号を用いた一般的なテスト実施と消費電力の低減とを両立することができる。実施の形態3次に、実施の形態3にかかるフリップフロップセル300について説明する。本実施の形態では、実施の形態1及び2におけるテスト用フリップフロップを、1つのセルとして扱うことを特徴とする。図6は、実施の形態3にかかるフリップフロップセル300の構成を示すブロック図である。フリップフロップセル300は、半導体集積回路の設計時において、ライブラリに格納されたセルの1つとして取り扱われる。図6に示すように、フリップフロップセル300は、図1のテスト用フリップフロップTFFと同様の構成を有する。フリップフロップFF、制御回路10及び排他的論理和ブロック20の構成及び接続関係については、図1と同様であるので、説明を省略する。半導体集積回路の設計時に通常のフリップフロップの代わりにフリップフロップセル300を配置することで、容易に半導体集積回路100又は200を設計することが可能となる。つまり、ライブラリに登録されているセル情報を変更するだけで、半導体集積回路の設計ツールを変更することなく、テスト時の消費電力を低減できる半導体集積回路を容易に設計することが可能となる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態2にかかる制御回路11~13は、図3に示す制御回路10と同一の構成とすることができる。同様に、実施の形態3にかかるフリップフロップセル300の制御回路10も、図3に示す制御回路10と同一の構成とすることができる。実施の形態2では、3つのテスト用フリップフロップが従属接続される例について説明したが、当該構成は例示に過ぎない。すなわち、2つ以上の任意の個数のテスト用フリップフロップが従属接続された半導体集積回路を構成できることは勿論である。