"抵抗素子と、容量素子と、前記抵抗素子と前記容量素子とのCR積の偏差を検出する検出回路と、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックと、前記検出回路により検出された偏差に応じて、前記回路ブロックのCR積を補正する補正回路とを備える、半導体集積回路。前記補正回路は、前記回路ブロックの抵抗値又は容量値を可変して、前記回路ブロックのCR積を補正する、請求項1に記載の半導体集積回路。前記補正回路は、前記検出回路によりホイートストンブリッジの原理に基づき検出された偏差に応じて、前記回路ブロックのCR積を補正する、請求項1又は2に記載の半導体集積回路。前記補正回路は、前記検出回路により検出された偏差に対応するデジタル値に応じて、前記回路ブロックのCR積を補正する、請求項1から3のいずれか一項に記載の半導体集積回路。前記回路ブロックは、フィルタである、請求項1から4のいずれか一項に記載の半導体集積回路。請求項1から5のいずれか一項に記載の半導体集積回路を備え、該半導体集積回路に基づくオートキャリブレーション機能を有する受信モジュール。請求項6に記載の受信モジュールと、復調器とを備える受信装置。抵抗素子と容量素子とのCR積の偏差を検出する検出ステップと、前記検出ステップにより検出された偏差に応じて、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックのCR積を補正する補正ステップとを備える、半導体集積回路の調整方法。CR積によって特性が変化する回路ブロックをオンチップ化した場合、CR積が製造ばらつき等によってずれてしまうため、その特性を調整する工程が製品検査に必要となり、検査工数が増大する。そこで、本発明は、CR積で変化する回路ブロックの特性を調整する工程を製品検査から削減できる、半導体集積回路、受信モジュール及び受信装置、並びに半導体集積回路の調整方法の提供を目的とする。上記目的を達成するため、本発明に係る半導体集積回路は、抵抗素子と、容量素子と、前記抵抗素子と前記容量素子とのCR積の偏差を検出する検出回路と、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックと、前記検出回路により検出された偏差に応じて、前記回路ブロックのCR積を補正する補正回路とを備える、ことを特徴とするものである。上記目的を達成するため、本発明に係る受信モジュールは、該半導体集積回路を備え、該半導体集積回路に基づくオートキャリブレーション機能を有するものである。上記目的を達成するため、本発明に係る受信装置は、該受信モジュールと、復調器とを備えるものである。上記目的を達成するため、本発明に係る半導体集積回路の調整方法は、抵抗素子と容量素子とのCR積の偏差を検出する検出ステップと、前記検出ステップにより検出された偏差に応じて、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックのCR積を補正する補正ステップとを備えるものである。本発明によれば、CR積で変化する回路ブロックの特性を調整する工程を製品検査から削減できる。以下、図面を参照しながら、本発明の実施形態について説明する。本発明の一実施形態として高周波受信装置が挙げられる。図1は、高周波受信装置7の構成例を示したブロック図である。高周波受信装置7は、テレビ放送波等の電波を受信するアンテナ1が接続又は搭載されている。高周波受信装置7の具体例として、テレビ、ラジオ、携帯電話等の携帯端末、ゲーム機、コンピュータなどの電子機器が挙げられる。高周波受信装置7は、受信モジュール4と、復調器5と、出力装置6とを備える。受信モジュール4は、アンテナ1からの高周波信号RF信号を周波数変換して中間周波信号IF信号を生成可能な信号処理装置である。受信モジュール4は、例えば、水晶振動子3及びチューナ用半導体集積回路2が実装されたプリント基板を搭載するチューナである。チューナ用半導体集積回路以下、チューナICという2には、水晶振動子3を共振器として使用する発振器が内蔵されている。受信モジュール4は、チューナIC2によってRF信号がダウンコンバートされたIF信号を出力する。復調器5は、受信モジュール4から出力されたIF信号を復調する。出力装置6は、復調器5により復調されて得られた情報を出力する。出力装置6の具体例として、復調器5により復調されて得られた画像を出力するディスプレイ、復調器5により復調されて得られた音声を出力するスピーカなどが挙げられる。図2は、オートキャリブレーション機能を有するチューナIC2の構成例を示したブロック図である。チューナIC2は、発振部と、RF信号処理部と、イメージリジェクションミキサと、IF信号処理部と、キャリブレーション処理部とを一つのICチップ上に備える。発振部は、発振器23と、PLL回路15とを備える。発振器23は、チューナIC2に外付けされた水晶振動子3を共振器として使用し、一定の周波数のクロック信号CLKを生成する。PLL回路15は、発振器23から供給されるクロック信号CLKに基づいて、互いに直交する複素信号対LO信号を生成する。RF信号処理部は、可変増幅器11と、バンドパスフィルタ12とを備える。可変増幅器11は、RF信号の増幅率を可変する機能を有する。バンドパスフィルタ12は、可変増幅器11によって増幅されたRF信号が入力される。イメージリジェクションミキサは、ポリフェーズフィルタ13と、Iミキサ14と、Qミキサ16と、ポリフェーズフィルタ17とを備える。ポリフェーズフィルタ13は、RF信号処理部のバンドパスフィルタ12でフィルタ処理されたRF信号が入力される。Iミキサ14は、ポリフェーズフィルタ13から出力された第1の信号とPLL回路15から出力された第1のLO信号とを乗算する。Qミキサ16は、ポリフェーズフィルタ13から出力された第2の信号とPLL回路15から出力された第2のLO信号とを乗算する。ポリフェーズフィルタ17は、Iミキサ14の出力信号とQミキサ16の出力信号に基づいて、IF信号を生成する。IF信号処理部は、ローパスフィルタ18と、ハイパスフィルタ19と、可変増幅器20と、バッファ21とを備える。ローパスフィルタ18は、イメージリジェクションミキサのポリフェーズフィルタ17でフィルタ処理されたIF信号が入力される。ハイパスフィルタ19は、ローパスフィルタ18で処理されたIF信号が入力される。可変増幅器20は、ハイパスフィルタ19で処理されたIF信号の増幅率を可変する機能を有する。バッファ21は、可変増幅器20によって増幅されたRF信号を所定の変換処理をして復調器5図1参照に出力する。キャリブレーション処理部は、キャリブレーション回路22を備える。キャリブレーション回路22は、チューナIC2に内蔵されるフィルタのフィルタ特性を自動的に調整する。キャリブレーション回路22は、例えば、IF信号処理部内のIF信号が入力されるIFフィルタのフィルタ特性を調整する。具体的には、ローパスフィルタ18のフィルタ特性を調整してもよいし、ハイパスフィルタ19のフィルタ特性を調整してもよい。次に、IFフィルタのフィルタ特性の調整方法について説明する。図3は、所定の回路ブロックの回路特性を補正するためのキャリブレーション回路22の構成例を示した回路図である。図3には、キャリブレーション回路22によって生成されたデジタルデータのビット信号に基づいて、IFローパスフィルタ18のフィルタ特性を定めるCR積を補正する可変抵抗が例示され、その可変抵抗を含むローパスフィルタ回路37が例示されている。IFフィルタのフィルタ特性であるカットオフ周波数fcは、fc11で与えられる。式1内のRは、IFフィルタ内の抵抗素子の抵抗値を表し、式1内のCは、IFフィルタ内の容量素子の容量値を表し、式1内のRCは、IFフィルタのCR積を表す。CR積とは、抵抗素子の抵抗値と容量素子の容量値との積時定数である。抵抗素子は、一つでも複数でもよい。容量素子も同様である。プロセスばらつきがあっても、カットオフ周波数fcが一定に保たれるためには、式1内のRCを理論値設計値に保つ必要がある。図3において、スイッチトキャパシタ回路32の抵抗値Crefは、Cref12で表される。Fclkは、発振器23図2参照から供給されるクロック信号CLKのクロック周波数である例えば、16MHz。クロック周波数Fclkは、PLL回路15にも供給される。式2内のCは、スイッチトキャパシタ回路32内のキャパシタの容量値である。図4は、スイッチトキャパシタ回路32の構成例を示した回路図である。スイッチトキャパシタ回路32は、クロック信号CLKが入力される反転回路45と、クロック信号CLKに従ってオン/オフするスイッチ素子41,44と、反転回路45の出力信号に従ってオン/オフするスイッチ素子42,43と、スイッチ素子41~44のオン/オフに従って充放電されるキャパシタ46とを備える。また、図3において、可変抵抗33は、その抵抗値Rcalが可変する抵抗素子回路である。可変抵抗33の抵抗値Rcalは、ロジック回路36から出力されるカウンタ値を表すビット信号に従って変化する。図5は、可変抵抗33の構成例を示した回路図である。図5の可変抵抗33は、抵抗値がそれぞれrfixr2r4r8r16r32r64rの複数の抵抗素子が並列に配置され、並列に接続される抵抗素子の数がスイッチ素子51等のオン/オフによって可変する回路である。抵抗素子65の抵抗値は、抵抗素子61の抵抗値の8倍であることを表す。他の抵抗素子についても同様である。図3のロジック回路36は、可変抵抗33内のスイッチ素子毎に供給するビット信号によってそれらのスイッチ素子をオン/オフすることにより、可変抵抗33の抵抗値Rcalを変化させることができる。図3において、可変抵抗33の抵抗値Rcalの初期理論値は、可変抵抗33と、スイッチトキャパシタ回路32と、2つの抵抗素子34,35とによって、ホイートストンブリッジの原理が成り立つように設定されている。すなわち、製造ばらつき等がなければ、VCとVRの電位差は0となる。VCは、スイッチトキャパシタ回路32と抵抗素子34との間の接続点の電圧であり、VRは、可変抵抗33と抵抗素子35との間の接続点の電圧である。ホイートストンブリッジの原理から、抵抗値Rcalと抵抗値Crefの関係は、Cref×RRcal×R3となる。同一ICチップ上では、ホイートストンブリッジ回路のCR積のずれ量とIFフィルタのCR積のずれ量は、プロセスばらつき等によって同じであると考えることができる。したがって、ICチップ上の回路におけるCR積の理論値については、式2,3により、RcalC15で与えられる。例えば8MHz帯域のアナログテレビ受信機の場合、イメージリジェクションの要求値は、IRR60dBとなる。これを実現するには、7段のポリフェーズフィルタが必要となる。しかしながら、イメージリジェクション帯域もプロセス及び温度特性によってばらつくので、何ら対策をしない場合、所望の帯域幅よりも広い帯域幅にするために、ポリフェーズフィルタの段数を増やす必要がある。プロセスによって±25程度ずれると考えた場合、2段以上増やす必要がある。そこで、ノッチの周波数が式5で与えられることに着目する。ポリフェーズフィルタもRC一定であればノッチの周波数がばらつくことは無いため、イメージリジェクション帯域がばらつくことは無い。したがって、上述のIFフィルタの場合と同様に、キャリブレーション回路22によって生成されたキャリブレーションコードを使って、ポリフェーズフィルタ内の可変抵抗素子の抵抗値を変化させることにより、ポリフェーズフィルタ内の容量素子の容量値のばらつきを相殺することができる。これにより、イメージリジェクション帯域のばらつきを抑えることができる。つまり、帯域幅を広げる必要が無くなり、ポリフェーズフィルタの段数も必要最低限で設計できるので、回路面積の削減が可能となる。このように、チューナIC2は、可変抵抗33とスイッチトキャパシタ回路32とのCR積の理論値との偏差を検出する検出回路として、キャリブレーション回路22を備えている。そして、キャリブレーション回路22は、その偏差に対応するキャリブレーションコードを生成するビット生成回路72を有している。また、チューナIC2は、そのキャリブレーションコードに応じて、可変抵抗33とスイッチトキャパシタ回路32と同一チップ上のフィルタのCR積を補正する機能を備えている。したがって、チューナIC2によれば、CR積で変化するフィルタのフィルタ特性を調整する工程を製品検査から削減できる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。例えば、キャリブレーション回路22によって検出されたCR積の偏差に対応するキャリブレーションデータは、フィルタ内の可変容量素子の容量値を変化させることにより、フィルタ内の抵抗素子の抵抗値のばらつきを相殺することで、フィルタのCR積を補正するものでもよい。また、CR積が補正される回路ブロックは、周波数軸を基準に動作するフィルタに限らず、時間軸を基準に動作する遅延回路でもよい。"