連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分回路と、前記積分回路の出力を量子化した量子化信号を出力する量子化回路と、前記量子化回路によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分回路に入力する差分回路と、前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別回路と、を備え、前記積分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔が経過した後で差分信号を積分して出力し、前記差分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分回路に入力することを特徴とする信号変調回路。前記積分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔で前記差分信号を積分するとともに、当該差分信号を積分した信号を当該延長した時間間隔が経過した後で出力し、前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記所定の時間間隔で前記差分信号を積分するとともに、当該差分信号を積分した信号を当該時間間隔が経過した後で出力することを特徴とする請求項1に記載の信号変調回路。前記積分回路は、前記差分回路から入力された差分信号を用いて、前記所定の時間間隔で新たな積分信号を算出する加算回路と、前記加算回路によって新たな積分信号が算出された場合には、当該算出された積分信号を一時的に保持し、前記所定の時間間隔が経過した後で、該保持した積分信号を出力する第一保持回路と、前記加算回路によって新たな積分信号が算出された場合には、当該算出された積分信号を一時的に保持し、前記所定の時間間隔が経過した後で前記延長した時間間隔が経過するまでの間、該保持した積分信号を出力する第二保持回路と前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記第一保持回路によって出力された積分信号を加算器に伝達し、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記第二保持回路によって出力された積分信号を加算器に伝達する伝達回路と、を備え、前記加算回路は、前記伝達回路から取得した積分信号と前記差分信号とを加算することで、新たな積分信号を算出することを特徴とする請求項1に記載の信号変調回路。前記差分回路は、前記量子化回路によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔が経過した後で出力する第一差分回路と、前記量子化回路によって量子化信号が出力された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で出力する第二差分回路と、前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記第一差分回路によって出力された差分信号を前記積分回路に入力し、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記第二差分回路によって出力された差分信号を前記積分回路に入力する入力回路と、を有することを特徴とする請求項1または3に記載の信号変調回路。前記信号変調回路は、前記第二保持回路と前記第二差分回路に対して、前記所定の時間間隔を延長した時間間隔で信号を出力する出力回路をさらに有し、前記第二保持回路は、前記出力回路によって出力された信号を受信した場合には、次に出力された信号を受信するまでの間、前記保持した積分信号を出力し、前記第二差分回路は、前記出力回路によって出力された信号を受信した場合には、次に出力された信号を受信するまでの間、前記算出した差分信号を出力することを特徴とする請求項4に記載の信号変調回路。連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分部と、前記積分部の出力を量子化した量子化信号を出力する量子部と、前記量子部によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分部に入力する差分部と、前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別部と、を備え、前記積分部は、前記判別部によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔で差分信号を積分して出力し、前記差分部は、前記判別部によって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分部に入力することを特徴とする信号変調装置。連続して入力される入力値をデジタル信号に変調する信号変調装置によって実行される方法であって、連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分ステップと、前記積分ステップの出力を量子化した量子化信号を出力する量子化ステップと、前記量子化ステップによって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分ステップに入力する差分ステップと、前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別ステップと、を備え、前記積分ステップは、前記判別ステップによって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔が経過した後で、差分信号を積分して出力し、前記差分ステップは、前記判別ステップによって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分ステップに入力することを特徴とする信号変調方法。しかしながら、上述したΔΣデジタル変調器のサンプリング周波数を下げる技術では、入力されたアナログ信号の値にかかわらず、PDM信号のパルスを出力する周波数を下げてしまう。このため、ΔΣデジタル変調器は、電力素子回路が行う電力のスイッチングに最低周波数が設定されている場合には、電力素子回路が適切な動作を行う事ができる範囲が狭くなるという問題があった。例えば、サーボ系の制御を行う場合には、入力されたアナログ信号に対する応答性を保持するため、図23中のDに示すように、電力をスイッチングする最低周波数があらかじめ定められる。しかし、ΔΣデジタル変調器は、図23中の実線で示すように、サンプリング周波数を二分の一に下げた場合には、入力されたアナログ信号の値に係らず、PDM信号の周波数を二分の一に下げる。このため、ΔΣデジタル変調器は、最低周波数よりも低い周波数のPDM信号を出力する範囲を広くする結果、図23中のEに示すように、電力素子回路が適切な動作を行う事ができる範囲を狭めてしまう。なお、図23は、ΔΣデジタル変調器の問題を説明するための図である。本願に開示の技術は、一側面では、電力素子回路が適切な動作を行う事ができる範囲を広くする。本願に開示の技術は、一つの側面では、連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分回路を有する信号変調回路である。また、信号変調回路は、積分回路の出力を量子化した量子化信号を出力する量子化回路を有する。また、信号変調回路は、量子化回路によって量子化信号が出力された場合には、量子化信号が出力されてから所定の時間間隔が経過した後に、量子化信号と入力値とに応じた差分信号を算出し、算出した差分信号を積分回路に入力する差分回路を有する。また、信号変調回路は、入力値を監視し、入力値が所定の範囲内に含まれるか否かを判別する判別回路を有する。また、信号変調回路が有する積分回路は、判別回路によって入力値が所定の範囲内に含まれると判別された場合には、所定の時間間隔を延長した時間間隔が経過した後で差分信号を積分して出力する。また、信号変調回路が有する差分回路は、判別回路によって入力値が所定の範囲内に含まれると判別された場合には、量子化信号と入力値とに応じた差分信号を算出し、算出した差分信号を所定の時間間隔を延長した時間間隔が経過した後で、積分回路に入力する。一側面では、電力素子回路が適切な動作を行う事ができる範囲を広くする。以下に添付図面を参照して本願に係る信号変調回路、信号変調装置および信号変調方法について説明する。以下の実施例1では実施例1に係る信号変調回路を説明する。まず、図1を用いて、実施例1に係る信号変調回路を説明する。図1は、実施例1に係る信号変調回路を説明するための図である。図1に示す例では、信号変調回路10は、差分回路11、積分回路15、XORexclusiveorexclusivedisjunction:排他的論理和回路20、カウンタ21、量子化回路23、遅延回路24を有する。また、信号変調回路10は、アナログ信号をサンプリングすることで取得された入力値を保持するメモリであるDin22と接続される。また、差分回路11は、第一差分器12、第二差分器13、スイッチ14を有する。また、積分回路15は、加算器16、第一フリップフロップ17、第二フリップフロップ18、スイッチ19を有する。なお、以下の説明では、信号変調回路10は、入力分解能を10bit、サンプリング周波数を100MHzとして、入力されたアナログ信号をPDMPulseDensityModulation信号に変調するものとする。また、信号変調回路10が有する各部11~21は、サンプリング周波数と同一の周波数を有する同期信号Fsに合わせて動作するものとする。つまり、信号変調回路10が有する各部11~24が実行する処理のタイミングは、同期しているものとする。また、量子化回路23の後段に設置される電力素子回路のFETFieldEffectTransistorは、25MHz以下の周波数で適切に動作することができるものとする。差分回路11は、量子化回路23によってPDM信号が出力された場合には、PDM信号が出力されてから同期信号一つ分の時間が経過した後に、PDM信号とDin22に保持された値とに応じた差分値を算出する。そして、差分回路11は、算出した差分値を積分回路15に入力する。また、差分回路11は、XOR20によってDin22に保持された値が所定の範囲内に含まれると判別された場合には、同期信号一つ分よりも長い時間間隔が経過した後で、算出した差分値を積分回路15に入力する。積分回路15は、差分回路11によって入力された差分値を同期信号一つ分の時間間隔で積分した積分値を算出し、算出した積分値を出力する。また、積分回路15は、XOR20によってDin22に保持された値が所定の範囲内に含まれると判別された場合には、同期信号一つ分よりも長い時間間隔で差分値を積分して出力する。XOR20は、Din22に保持された値を監視し、Din22に保持された値が所定の範囲内に含まれるか否かを判別する。カウンタ21は、同期信号よりも長い時間間隔でカウンタ信号を出力する。量子化回路23は、積分回路15の出力を量子化したPDM信号を出力する。遅延回路24は、量子化回路23から出力されたフィードバック信号を同期信号一つ分遅延させて差分回路11へ入力する。以下、信号変調回路10が有する差分回路11と積分回路15が有する各部について説明する。まず、差分回路11が有する各部について説明する。第一差分器12は、量子化回路23によってPDM信号が出力された場合には、PDM信号が出力されてから所定の時間間隔が経過した後に、PDM信号とDin22に保持された値とに応じた差分信号を算出する。そして、第一差分器12は、算出した差分信号を所定の時間間隔が経過した後で出力する。具体的には、第一差分器12は、Din22に保持された値から、後述する遅延回路24から取得されるフィードバック信号が示す値を減算した値を算出する。そして、第一差分器12は、算出した値をスイッチ14へ送信する。ここで、遅延回路24は、同期信号一つ分だけフィードバック信号を遅延させる。つまり、第一差分器12は、PDM信号が出力されてから同期信号一つ分の時間が経過した後に、PDM信号に応じたフィードバック信号とDin22に保持された値とに応じた差分信号を算出する。第二差分器13は、量子化回路23によってPDM信号が出力された場合には、PDM信号が出力されてから所定の時間間隔が経過した後に、PDM信号とDin22に保持された値とに応じた差分信号を算出する。そして、第二差分器13は、算出した差分信号を同期信号一つ分よりも長い時間間隔が経過した後で出力する。つまり、第二差分器13は、第一差分器12よりも遅い周波数で動作し、アナログ信号をサンプリングして取得された値であるDin22に保持された値と後述する遅延回路24から受信するフィードバック信号が示す値との差分を算出する。具体的には、第二差分器13は、後述するカウンタ21からカウンタ信号を受信しなかった場合には、Din22に保持された値から、後述する遅延回路20より取得されたフィードバック信号が示す値を減算した値を算出する。そして、第二差分器13は、算出した値をスイッチ14へ送信する。また、第二差分器13は、算出した値を自装置に保持する。また、第二差分器13は、後述するカウンタ21からカウンタ信号を受信した場合には、直前に算出し、保持した値をスイッチ14へ送信する。つまり、第二差分器13は、カウンタ21によって出力されたカウンタ信号を受信した場合には、次に出力された信号を受信した後で、算出した差分信号を出力する差分器である。例えば、第二差分器13は、カウンタ21が同期信号を2回受信した際にカウンタ信号を第二差分器13と第二フリップフロップ18へ送信する場合には、第一差分器12の半分の周波数で動作する差分器である。スイッチ14は、後述するXOR20によってDin22に保持された値が所定の範囲内に含まれないと判別された場合には、第一差分器12によって出力された差分信号を積分回路15の加算器16に入力する。また、スイッチ14は、XOR20によってDin22に保持された値がが所定の範囲内に含まれると判別された場合には、第二差分器13によって出力された差分信号を積分回路15の加算器16に入力する。具体的には、スイッチ14は、第一差分器12によって算出された値と第二差分器13によって算出された値とを受信する。また、スイッチ14は、後述するXOR回路20から第一差分器12を選択する信号、または、第二差分器13を選択する信号を受信する。そして、スイッチ14は、XOR回路20から第一差分器12を選択する信号を受信した場合には、第一差分器12から受信した値を後述する積分回路15の加算器16へ送信する。また、スイッチ14は、XOR回路20から第二差分器13を選択する信号を受信した場合には、第二差分器13から受信した値を後述する積分回路15の加算器16へ送信する。つまり、差分回路11は、第一差分器12によって算出された値を出力する場合には、従来のΔΣデジタル変調器が有する差分回路と同じ周波数で動作する差分回路である。また、差分回路11は、第二差分器13によって算出された値を出力する場合には、従来のΔΣデジタル変調器が有する差分回路の二分の一の周波数で動作する差分回路である。次に、積分回路15が有する各部について説明する。加算器16は、スイッチ14から受信した値と後述するスイッチ19から受信した値とを加算した値を所定の時間間隔で算出する。そして、加算器16は、算出した値を第一フリップフロップ17、第二フリップフロップ18、量子化回路23へ送信する。つまり、加算器16は、差分回路11によって算出された差分の積分値を算出し、算出した積分値を第一フリップフロップ17、第二フリップフロップ18、量子化回路23へ送信する。第一フリップフロップ17は、加算器16によって新たな積分値が算出された場合には、算出された積分値を一時的に保持し、所定の時間間隔が経過した後で、保持した積分信号を出力する。具体的には、第一フリップフロップ17は、同期信号を受信した場合には、加算器16によって算出された値を受信する。そして、第一フリップフロップ17は、再度同期信号を受信した場合には、受信した値をスイッチ19へ送信するとともに、加算器16によって新たに算出された値を取得する。つまり、第一フリップフロップ17は、加算器16によって算出された値を示す信号を受信し、受信された信号を同期信号一つ分だけ遅延させてから加算器16へフィードバックする遅延回路である。第二フリップフロップ18は、加算器16によって新たな積分値が算出された場合には、算出された積分値を一時的に保持し、所定の時間間隔が経過し、所定の時間間隔を延長した時間間隔が経過した後で、保持した積分値を出力する。具体的には、第二フリップフロップ18は、加算器16によって算出された値を取得する。そして、第二フリップフロップ18は、カウンタ21からカウンタ信号を受信しなかった場合には、加算器16から取得した値をスイッチ19へ送信するとともに、送信した値を保持する。また、第二フリップフロップ18は、カウンタ信号を受信した場合には、直前に保持した値をスイッチ19へ送信するとともに、加算器16によって新たに算出された値を取得する。つまり、第二フリップフロップ18は、カウンタ21からカウンタ信号を受信した場合には、保持した値を出力し、次に出力された信号を受信するまでの間、加算器16から取得した値を保持する保持回路である。スイッチ19は、XOR20によって入力値が所定の範囲内に含まれないと判別された場合には、第一フリップフロップ17が出力した積分値を加算器16に伝達する。また、スイッチ19は、XOR20によって入力値が所定の範囲内に含まれると判別された場合には、第二フリップフロップ18によって出力された積分値を加算器16に伝達する。具体的には、第一フリップフロップ17から送信された値を受信する。また、スイッチ19は、第二フリップフロップ18から送信された値を受信する。また、スイッチ19は、後述するXOR回路20から第一フリップフロップ17を選択する信号、又は、第二フリップフロップ18を選択する信号を受信する。そして、スイッチ19は、XOR回路20から第一フリップフロップ17を選択する信号を受信した場合には、第一フリップフロップ17から受信した値を加算器16へ送信する。また、スイッチ19は、XOR回路20から第二フリップフロップ18を選択する信号を受信した場合には、第二フリップフロップ18から受信した値を加算器16へ送信する。つまり、積分回路15は、第一フリップフロップ17を用いて積分値を算出した場合には、従来のΔΣデジタル変調器が有する積分回路と同様の周波数で動作する積分回路である。また、積分回路15は、第二フリップフロップ18を用いて積分値を算出した場合には、従来のΔΣデジタル変調器が有する積分回路の二分の一の周波数で動作する積分回路である。次に、信号変調回路10が有するXOR20、カウンタ21、量子化回路23、遅延回路24について詳しく説明する。XOR回路20は、Din22に保持された値を監視し、Din22に保持された値が所定の範囲内に含まれるか否かを判別する。具体的には、XOR20は、Din22に保持された値のうち、最上位の二つのビットを比較し、二つのビットが両方とも同じ値であるか否かを判別する。そして、XOR回路20は、最上位の二つのビットが両方とも同じ値であると判別した場合には、スイッチ14に対して、第一差分器12を選択する信号を送信する。また、XOR回路20は、最上位の二つのビットが両方とも同じ値であると判別した場合には、スイッチ19に対して、第一フリップフロップ17を選択する信号を送信する。また、XOR回路20は、最上位の二つのビットの値が異なると判別した場合には、スイッチ14に対して、第二差分器13を選択する信号を送信する。また、XOR回路20は、最上位の二つのビットの値が異なると判別した場合には、スイッチ19に対して、第二フリップフロップ18を選択する信号を送信する。ここで、Din22に保持された値のうち、最上位の二つのビットが同じ場合とは、アナログ信号を10bitでサンプリングした値が1~255又は768~1023の範囲内であることを示す。また、Din22に保持された値のうち、最上位の二つのビットが異なる場合とは、アナログ信号を10bitでサンプリングした値が256~767の範囲内であることを示す。つまり、信号変調回路10は、アナログ信号をサンプリングした値が1~255又は768~1023の範囲に含まれる場合には、第一差分器12と第一フリップフロップ17とを用いて、アナログ信号の変調を実行する。また、信号変調回路10は、アナログ信号をサンプリングした値が256~767の範囲に含まれる場合には、第二差分器13と第二フリップフロップ18とを用いて、アナログ信号の変調を実行する。ここで、従来のΔΣデジタル変調回路は、入力分解能を10bit、サンプリング周波数を100MHzとした場合には、式1より、アナログ信号をサンプリングした値が256~767の範囲で、25MHz以上のPDM信号を送信する。一方、信号変調回路10は、アナログ信号をサンプリングした値が256~767の範囲に含まれる場合には、第一差分器12の半分の周波数で動作する第二差分器13を用いて、差分回路11を動作させる。また、信号変調回路10は、アナログ信号をサンプリングした値が256~767の範囲に含まれる場合には、第一フリップフロップ17の半分の周波数で動作する第二フリップフロップ18を用いて、積分回路15を動作させる。つまり、信号変調回路10は、アナログ信号をサンプリングした値が256~767の範囲に含まれる場合には、従来のΔΣデジタル変調器が出力するPDM信号の半分の周波数でPDM信号を出力する。また、信号変調回路10は、アナログ信号をサンプリングした値が1~255又は768~1023の範囲内である場合には、従来のΔΣデジタル変調器が出力するPDM信号と同じ周波数でPDM信号を出力する。このため、信号変調回路10は、出力するPDM信号の周波数がFETを適切に動作させることができる周波数の範囲を超えてしまう場合には、PDM信号の周波数を二分の一に抑えて出力する。また、信号変調回路10は、出力するPDM信号の周波数がFETを適切に動作させることができる周波数の範囲に含まれる場合には、従来のΔΣデジタル変調器と同じ周波数でPDM信号を出力する。この結果、信号変調回路10は、サーボ系の制御を行う場合にも、入力されたアナログ信号に対する応答性を保持し、かつ、出力するPDMの周波数をFETが適切に動作することができる周波数に収めることができる。このため、信号変調回路10は、電力素子回路が適切な動作を行う事ができる範囲を広くすることができる。カウンタ21は、第二差分器13と第二フリップフロップ18に対して、同期信号よりも長い時間間隔で信号を出力する。つまり、カウンタ21は、第二差分器13と第二フリップフロップ18に対して、サンプリング周波数よりも低い周波数でカウンタ信号を出力する。具体的には、カウンタ21は、利用者があらかじめ設定した任意の初期値mを取得する。また、カウンタ21は、カウンタ値を初期値mに設定し、同期信号Fsを受信するたびに、カウンタ値をカウントダウンする。そして、カウンタ21は、カウンタ値が0になった場合には、第二差分器13と第二フリップフロップ18に対して、カウンタ信号を送信するとともに、カウンタ値をリセットする。例えば、カウンタ21は、m=1とした場合には、同期信号Fsを2回受信するたびに、第二差分器13と第二フリップフロップ18に対して、カウンタ信号を送信する。つまり、第二差分器13と第二フリップフロップ18は、m=1とした場合には、第一差分器12と第一フリップフロップ17の半分の周波数で動作する。量子化回路23は、積分回路15によって算出された積分値が所定の値よりも大きい場合には、所定の長さのパルスをPDM信号として出力する。また、量子化回路23は、積分回路15によって算出された積分値が所定の値よりも大きい場合には、遅延回路24に対して、フィードバック信号を送信する。具体的には、量子化回路23は、積分回路15によって算出された積分値を取得する。そして、量子化回路23は、取得した積分値が1024以上である場合には、0.1×10-7秒の波長を有し、値1を示すパルスを出力する。また、量子化回路23は、取得した積分値が1024以上である場合には、1024を示すフィードバック信号を遅延回路24へ送信する。また、量子化回路23は、取得した積分値が1024未満である場合には、フィードバック信号を遅延回路24へ送信しない。遅延回路24は、量子化回路23からフィードバック信号を受信した場合には、受信したフィードバック信号を同期信号一つ分遅延させて差分回路11へ送信する遅延回路である。信号変調装置の処理次に、図2~14を用いて、信号変調回路10が実行する処理の具体例を説明する。まず、図2、4を用いて、アナログ信号の値が1~255及び768~1023の範囲に含まれる場合に、信号変調回路10が実行する処理について説明する。なお、図2は、出力するPDM信号の周波数が所定の周波数を超えない範囲を説明するための図である。また、図3は、従来と同様の処理を実行する回路を説明するための図である。図2に示すように、信号変調回路10は、入力されるアナログ信号の値が1~255及び768~1023に含まれる場合には、出力するPDM信号の周波数が25MHz以下であるので、従来のΔΣデジタル変調器と同様の処理を行う。つまり、信号変調回路10は、入力されるアナログ信号の値が1~255及び768~1023の範囲に含まれる場合には、図3中の実線で示すように、第一差分器12、スイッチ14を含む回路を用いて、入力されたアナログ信号の差分を算出する。また、信号変調回路10は、アナログ信号の値が1~255及び768~1023の範囲に含まれる場合には、図3中の実線で示すように、加算器16、第一フリップフロップ17、スイッチ19を含む回路を用いて、算出された差分の積分値を算出する。そして、信号変調回路10は、算出された積分値に基づいて、量子化回路23からPDM信号としてのパルスを出力する。つまり、信号変調回路10は、従来のΔΣデジタル変調器が出力するPDM信号と同じ周波数のPDM信号を出力する。次に、図4、6を用いて、アナログ信号の値が256~767の範囲に含まれる場合に、信号変調回路10が実行する処理を説明する。なお、図4は、出力するPDM信号の周波数を下げる範囲を説明するための図である。また、図5は、PDM信号の周波数を下げる処理を実行する回路を説明するための図である。図4に示すように、信号変調回路10は、入力されるアナログ信号の値が256~767の範囲に含まれる際に、従来のΔΣデジタル変調器と等価な回路で処理を実行した場合には、出力するPDM信号の周波数が25MHzを超えてしまう。このため、信号変調回路10は、図3中の点線で示した回路と比較して、二分の一の周波数で動作する回路を用いて、アナログ信号をPDM信号に変調する。具体的には、信号変調回路10は、入力されるアナログ信号の値が256~767の範囲に含まれる場合には、図5中の実線で示すように、第二差分器13、スイッチ14を含む回路を用いて、入力されたアナログ信号の差分を算出する。また、信号変調回路10は、入力されるアナログ信号の値が256~767の範囲に含まれる場合には、図5中の点線で示すように、加算器16、第二フリップフロップ18、スイッチ19を含む回路を用いて、算出された差分の積分値を算出する。つまり、信号変調回路10は、図3中の実線で示すように、アナログ信号をPDM信号に変調し、変調後のPDM信号を出力する第一の変調回路を有する。また、信号変調回路10は、図5中の実線で示すように、第一の変調回路が出力するPDM信号よりも低い周波数のPDM信号に変調し、変調後のPDM信号を出力する第二の変調回路を有する。そして、信号変調回路10は、Din22に保持された値が256~767の範囲内であるか否かを判別する。その後、信号変調回路10は、Din22に保持された値が256~767の範囲内であると判別した場合には、第二の変調回路を用いて、アナログ信号をPDM信号に変調する。また、信号変調回路10は、Din22に保持された値が256~767の範囲外であると判別した場合には、第一の変調回路を用いて、アナログ信号をPDM信号に変調する。次に、図6を用いて、入力されるアナログ信号の値が256~767の範囲に含まれる場合に、従来のΔΣデジタル変調器と信号変調回路10が算出する積分値について説明する。なお、図6は、従来のΔΣデジタル変調器が算出する積分値と実施例1に係る信号変調回路が算出する積分値とを比較するための図である。なお、図6に示す例では、入力値として256が従来のΔΣデジタル変調器と信号変調回路10に入力されたものとする。また、従来のΔΣデジタル変調器が有する量子化回路、および、信号変調回路10が有する量子化回路23は、1024以上の積分値が算出された場合には、PDM信号のパルスを出力するものとする。図6に示すように、従来のΔΣデジタル変調器が有する積分回路は、ΔΣデジタル変調気に入力値256が入力された場合には、0.1×10-7秒ごとに、積分値256、512、768、1024を繰り返し算出する。一方、第二差分器13と第二フリップフロップ18は、図6中のFに示すように、クロック信号が1の場合には、直前に出力した値と同じ値を出力する。このため、信号変調回路10の積分回路15は、図6中のGに示すように、直前に出力した値と同じ1024を出力する。また、第二差分器13と第二フリップフロップ18は、図6中のHに示すように、クロック信号を受信しなかった場合には、新たな値を出力する。このため、信号変調回路10の積分回路15は、図6中のIに示すように、新たな積分値256を出力する。つまり、信号変調回路10の積分回路15は、0.2×10-7秒ごとに、積分値256、512、768、1024を繰り返し算出する。次に、図7を用いて、従来のΔΣデジタル変調器が出力するPDM信号を説明する。なお、図7は、従来のΔΣデジタル変調器が出力するPDM信号を説明するための図である。図7に示すように、従来のΔΣデジタル変調器は、0.1×10-7秒ごとに、積分値256、512、768、1024を繰り返し算出する。このため、従来のΔΣデジタル変調器は、0.1×10-7秒の波長を有するパルスを0.4×10-7秒の周期で出力する。次に、図8を用いて、信号変調回路10が出力するPDM信号を説明する。なお、図8は、実施例1に係る信号変調回路が出力するPDM信号を説明するための図である。図8に示すように、信号変調回路10は、0.2×10-7秒ごとに、積分値256、512、768、1024を繰り返し算出する。このため、信号変調回路10は、0.2×10-7秒の波長を有するパルスを0.8×10-7秒の周期で出力する。つまり、信号変調回路10は、従来のΔΣデジタル変調器が出力するPDM信号よりも低い周波数のPDM信号であって、従来のΔΣデジタル変調器が出力するPDM信号とデューティー比が同じPDM信号を出力する。この結果、図7中の斜線部分と図8中の斜線部分とに示すように、信号変調回路10が出力するPDM信号を積分した値は、従来のΔΣデジタル変調器が出力するPDM信号を積分した値と同じ値を保つことができる。この結果、信号変調回路10は、従来の二分の一の周波数でPDM信号を出力した場合にも、電力素子回路が供給する電力量を従来と同じ電力量に保つことができる。ここで、図9は、実施例1に係る信号変調回路が出力するPDM信号の周波数を示す図である。図9中のJに示すように、信号変調回路10は、入力されるアナログ信号の値が256~767の範囲に含まれる場合には、出力するPDM信号の周波数を二分の一に抑える。このため、信号変調回路10は、PDM信号の周波数をFETが適切に動作する周波数以下に抑える結果、適切に電力素子回路を動作させることができる。また、信号変調回路10は、入力されるアナログ信号の値が1~255及び768~1023の範囲に含まれる場合には、従来のΔΣデジタル変調器と同じ周波数を有するPDM信号を出力する。つまり、信号変調回路10は、PDM信号の周波数を下げる必要がない範囲では、従来のΔΣデジタル変調器と同じ周波数を有するPDM信号を出力するので、入力されたアナログ信号に対する応答性を保持することができる。この結果、信号変調回路10は、図9中のKに示すように、PDM信号の周波数を適切な範囲内に収める範囲を広くすることができる。また、図10は、実施例1に係る信号変調回路が出力するPDM信号の周波数と従来のΔΣデジタル変調器が出力するPDM信号の周波数とを比較するための図である。図10中の点線で示すように、従来のΔΣデジタル変調器は、サンプリング周波数を二分の一にした場合には、PDM信号の周波数を一律で二分の一に下げてしまうため、図10中のLで示すように、電力素子回路が適切な動作を行うことができる範囲を狭くする。一方、図10中の実線で示すように、信号変調回路10は、アナログ信号の値が256~767の範囲に含まれる場合にのみ、PDM信号の周波数を二分の一に抑えることができる。この結果、信号変調回路10は、図10中のMに示すように、電力素子回路が適切な動作を行う事ができる範囲を広くすることができる。次に、図11を用いて、信号変調回路10が出力するPDM信号の積分値について詳しく説明する。なお、図11は、実施例1に係る信号変調回路が出力するPDM信号の積分値と従来のΔΣデジタル変調器が出力するPDM信号の積分値とを比較するための図である。図11に示すように、従来のΔΣデジタル変調器は、入力値が256である場合には、0.4×10-7秒の周期で0.1×10-7秒の波長を有するパルスを出力する。一方、信号変調回路10は、入力値が256である場合には、0.8×10-7秒の周期で0.2×10-7秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが0.8×10-7秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するPDM信号のパルスを積分した値と信号変調回路10が出力するPDM信号のパルスを積分した値とは同じ値となる。また、図11に示すように、従来のΔΣデジタル変調器は、入力値が512である場合には、0.2×10-7秒の周期で0.1×10-7秒の波長を有するパルスを出力する。一方、信号変調回路10は、入力値が512である場合には、0.4×10-7秒の周期で0.4×10-7秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが0.2×10-7秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するPDM信号のパルスを積分した値と信号変調回路10が出力するPDM信号のパルスを積分した値とは同じ値となる。また、図11に示すように、従来のΔΣデジタル変調器は、入力値が768である場合には、0.4×10-7秒の周期で0.3×10-7秒の波長を有するパルスを出力する。一方、信号変調回路10は、入力値が768である場合には、0.8×10-7秒の周期で0.6×10-7秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが0.8×10-7秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するPDM信号のパルスを積分した値と信号変調回路10が出力するPDM信号のパルスを積分した値とは同じ値となる。このように、信号変調回路10は、入力値の値にかかわらず、従来のΔΣデジタル変調器が出力するPDM信号のパルスと同じ積分値を有し、かつ、従来のΔΣデジタル変調器が出力するPDM信号よりも低い周波数のPDM信号を出力する。このため、信号変調回路10は、図12に示すように、入力されたアナログ信号の値にかかわらず、電力素子回路に適切な電力の供給を実行させることができる。なお、図12は、出力されるPDM信号の積分値を説明するための図である。次に、図13を用いて、信号変調回路10を有するΔΣデジタル変調回路について説明する。図13は、実施例1に係る信号変調回路を有するΔΣデジタル変調回路を説明するための図である。従来のΔΣデジタル変調回路は、差分回路と積分回路とを入力値によらず動作させていた。一方、図13中点線で示す範囲を実施例1に係る信号変調回路10に置き換えたΔΣデジタル変調回路は、入力値に応じて、デューティー比を保ったまま低い周波数のPDM信号を送信することができる。このようなΔΣデジタル変調回路は、後段の電力素子回路が適切に動作する範囲の周波数でPDM信号を送信するので、電力素子回路が適切な動作を行う事ができる範囲を広くする。信号変調器の処理の流れ次に、図14を用いて、信号変調回路10が実行する処理の流れを説明する。図14は、信号変調回路が実行する処理の流れを説明するためのフローチャートである。なお、図14に示す例では、信号変調回路10は、電源が入力されたことを契機として、処理を開始する。まず、信号変調回路10は、出力するPDM信号の周波数の最大値であるFcyc_maxを1/2とするように利用者によって定められるステップS101。次に、信号変調回路10は、出力するPDM信号の周波数を1/2とする範囲を識別するステップS102。次に、信号変調回路10は、Din22に入力値が保持されているか否かを判別するステップS103。そして、信号変調回路10は、Din22に入力値が保持されていると判別した場合にはステップS103肯定、PDM信号の周波数を1/2とする範囲に入力値が含まれているか否かを判別するステップS104。次に、信号変調回路10は、PDM信号の周波数を1/2とする範囲に入力値が含まれていると判別した場合にはステップS104肯定、カウンタ初期値に1を設定するステップS105。次に、信号変調回路10は、カウントダウンを実行するステップS106。そして、信号変調回路10は、カウンタの値が0であるか否かを判別するステップS107。また、信号変調回路10は、カウンタの値が0であると判別した場合にはステップS107肯定、図5中の実線で示した回路を用いて、差分演算と積分演算とを実行するステップS108。その後、信号変調回路10は、演算結果に応じてパルスを出力するステップS109。一方、信号変調回路10は、カウンタの値が0ではないと判別した場合にはステップS107否定、直前のステップでの演算結果に応じて、パルスを出力するステップS110。また、信号変調回路10は、PDM信号の周波数を1/2とする範囲に入力値が含まれていないと判別した場合にはステップS104否定、図3中の実線で示した回路を用いて、差分演算と積分演算とを実行するステップS108。また、信号変調回路10は、パルスを出力した場合にはステップS109、S110、再度Din22に入力値が保持されているか否かを判別するステップS103。そして、信号変調回路10は、Din22に入力値が保持されていないと判別した場合にはステップS103否定、処理を終了する。実施例1の効果上述したように、実施例1に係る信号変調回路10は、Din20に保持された入力値が256~767の範囲内に含まれるか否かを判別するXOR20を有する。そして、信号変調回路10は、入力値が1~255及び767~1023の範囲内に含まれる場合には、同期信号に従って差分回路11と積分回路15とを動作させ、入力値をPDM信号に変調する。また、信号変調回路10は、Din20に保持された入力値が256~767の範囲内に含まれる場合には、同期信号よりも長い時間間隔で差分回路11と積分回路15とを動作させ、入力値をPDM信号に変調する。このため、信号変調回路10は、アナログ信号に対する応答を保持したまま、出力するPDM信号の周波数をFETが適切に動作することができる範囲に抑えることができ、電力素子回路が適切な動作を行う事ができる範囲を広くする。また、実施例1に係る積分回路15は、入力値が1~255及び767~1023の範囲内に含まれる場合には、算出した積分値を同期信号と同じ時間間隔で量子化回路23に出力する。また、積分回路15は、入力値が256~767の範囲内に含まれる場合には、算出した積分値を同期信号よりも長い時間間隔で量子化器23に出力する。このため、信号変調回路10は、量子化回路23に出力させるPDM信号のデューティー比を保持しつつ、PDM信号の周波数を下げる結果、電力素子回路に適切な電力の供給を実行させることができる。また、実施例1に係る積分回路15は、同期信号と同じ時間間隔で動作する第一フリップフロップ17と同期信号よりも長い時間間隔で動作する第二フリップフロップ18を有する。そして、積分回路15は、入力値が1~255及び767~1023の範囲内に含まれる場合には、第一フリップフロップ17に保持された値を用いて積分を実行する。また、積分回路15は、入力値が256~767の範囲内に含まれる場合には、第二フリップフロップ18に保持された値を用いて積分を実行する。このため、差分回路15は、同期信号よりも長い時間間隔で動作した場合にも、適切な積分値を算出することができる。結果として、信号変調回路10は、サンプリング周波数を下げることなく、出力するPDM信号の周波数を適切に抑えることができる。また、実施例1に係る差分回路11は、同期信号と同じ時間間隔で動作する第一差分器12と同期信号よりも長い時間間隔で動作する第二差分器13とを有する。そして、差分回路11は、入力値が1~255及び767~1023の範囲内に含まれる場合には、第一差分器12によって算出された差分値を積分回路15に入力する。また、差分回路11は、入力値が256~767の範囲内に含まれる場合には、第二差分器13によって算出された差分値を積分回路15に入力する。このため、差分回路11は、同期信号よりも長い時間間隔で動作した場合にも、適切な差分値を算出することができる。結果として、信号変調回路10は、サンプリング周波数を下げることなく、出力するPDM信号の周波数を適切に抑えることができる。また、実施例1に係る信号変調回路10は、カウンタ21を有し、カウンタ21が出力するクロック信号に合わせて第二差分器13と第二フリップフロップ18を動作させる。このため、信号変調回路10は、出力するPDM信号の周波数を任意の割合で低くすることができる。例えば、信号変調回路10は、カウンタ21に初期値m=1が設定された場合には、出力するPDM信号の周波数を1/2とし、カウンタ21に初期値m=3が設定された場合には、出力するPDM信号の周波数を1/4とすることができる。これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例2として本発明に含まれる他の実施例を説明する。1パラメータについて上述した信号変調回路10は、入力分解能を10bit、サンプリング周波数を100MHzとして、アナログ信号をPDM信号に変調した。しかし、実施例は、これに限定されるものではなく、例えば、サンプリング周波数を1000Hzとしてもよい。また、上述した量子化回路23は、1024を示すフィードバック信号を送信した。しかし、実施例はこれに限定されるものではなく、例えば、入力分解能をNbitと設定する場合には、量子化回路は、2Nを示すフィードバック信号を送信する。また、上述した量子化回路23は、1024以上の積分値が出力された際にPDM信号のパルスを送信したが、実施例はこれに限定されるものではなく、例えば、512以上の積分値が出力された場合にPDM信号のパルスを送信してもよい。また、上述した信号変調回路10は、カウンタ21に初期値mとして1を入力した。しかし、実施例は、これに限定されるものではない。例えば、信号変調回路10は、出力するPDM信号の最大値を1/4に抑える場合には、初期値mとして3を入力すればよい。ここで、信号変調回路10は、カウンタ21とXOR回路20とを連携し、入力値を判別し、PDM信号の最大値を制御する。また、入力値を判別する判別回路はXOR回路20に限定されない。2差分回路と積分回路の動作について上述した信号変調回路10では、第二差分器13と第二フリップフロップ18は、カウンタ信号が1の場合には、直前に出力した値と同じ値を出力していた。しかし、実施例は、これに限定されるものではない。上述したように、入力値の範囲が所定の範囲に含まれる場合に、PDM信号の周波数を低くすることができれば、電力素子回路を適切に動作させる範囲を広くすることができる。