"第1、第2電極と、前記第1電極と前記第2電極との間に配置され、導電性ドットと隣接する第1トラップ層と、前記第1電極と前記第1トラップ層との間に配置された第1トンネル層と、前記第2電極と前記第1トラップ層との間に配置された第2トンネル層と、を具備することを特徴とする抵抗変化型メモリ素子。前記第1トラップ層は、シリコン窒化膜、シリコン酸窒化膜、酸化ハフニウム、酸化チタニウム、ハフニウムシリケート及びチタンシリケートの少なくともいずれかを含むことを特徴とする請求項1に記載の抵抗変化型メモリ素子。前記第2電極は、Pt、PtSi、W、Ru、Rh、WC、TaC、TiC、TiN、TaNの少なくともいずれかを含むことを特徴とする請求項1または2に記載の抵抗変化型メモリ素子。前記第2トンネル層と前記第2電極との間に配置され、導電性ドットと隣接する第2トラップ層と、前記第2トラップ層と前記第2電極との間に配置された第3トンネル層と、をさらに具備することを特徴とする請求項1乃至3のいずれかに記載の抵抗変化型メモリ素子。第1、第2電極と、前記第1電極と前記第2電極との間に配置され、元素が添加されると共に、導電性ドットを有するトンネル層と、を具備し、前記トンネル層は前記元素の濃度分布のピークを厚さ方向に有し、前記ピークの近傍に前記導電性ドットが配置されていることを特徴とする抵抗変化型メモリ素子。オン/オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができる抵抗変化型メモリ素子を提供する。一実施態様の抵抗変化型メモリ素子は、第1、第2電極と、前記第1電極と前記第2電極との間に配置され、導電性ドットと隣接する第1トラップ層と、前記第1電極と前記第1トラップ層との間に配置された第1トンネル層と、前記第2電極と前記第1トラップ層との間に配置された第2トンネル層とを具備することを特徴とする。実施形態を説明する前に、まず、本願の発明者らがイオン伝導メモリのメカニズムについて導電型原子間力顕微鏡法CAFMConductiveAtomicForceMicroscopyを用いて微視的に調べた実験結果及び得られた新しい知見について述べる。イオン伝導メモリの素子構造は、シリコン基板/a-Si層/Ag電極の積層構造において、Ag電極の代りにCAFM測定用のAgナノプローブを用いた、シリコン基板/a-Si層/Agナノプローブの積層構造とした。すなわち、シリコン基板上にa-Si層を積層し、このa-Si上にAgのナノプローブを接触させた構造を用いた。この構造において、Agナノプローブを接地させ、シリコン基板側に負の電圧を印加することにより、CAFMを用いて局所箇所の電流-電圧特性以下、I-V特性を求めた。図1は、シリコン基板/a-Si層/Agナノプローブの積層構造を持つイオン伝導メモリにおけるI-V特性を示す図である。図1に示されたI-V特性では、マクロ的なデバイスでは見られないような、ステップ式に増加する電流の増加が観察された。この電流増加の特徴は以下のように説明できる。まず、電圧が-4V付近で電流が一桁以上垂直に上昇するのは、以下のような理由によりa-Si層の抵抗が低抵抗へ変化するからである。Agナノプローブから供給されたAg原子は、基板に印加された負の電圧によってイオン化されてAgイオンとなり、a-Si層中へマイグレーションする。そして、a-Si層中のAgイオンは、a-Si層中のトラップサイトでトラップされた電子と出会い、Agドットに還元され、トラップサイトで析出される。この析出されたAgドットは、導電パスを形成し、a-Si層の抵抗が低抵抗へ変化する。ここで、電圧が-4から-4.5Vの電圧領域では、電圧が増加しているにもかかわらず、電流が一定である現象が起きている。これは、電子がAgドットを導電パスとしてトンネルリングする際、Agドットのサイズが極めて小さいため、電流におけるクーロンブロッケード現象、所謂、単電子トンネルリング現象が起きていることの表れである。すなわち、電子が導電パスをトンネルリングするために、ΔEc=e2/2C分のエネルギーを蓄える必要がある。Agドットのサイズが極めて小さいとき、容量Cが小さく、ΔEcが無視できない程度に大きくなる。図1から、クーロンブロッケード現象と見られる、電流が増えない領域が観察されていることから、Agドットのサイズが極めて小さいことが言える。本願発明者らは、以上のI-V特性から、イオン伝導メモリの書き込み過程は、AgイオンのトラップサイトへのマイグレーションとAgの析出現象と単電子トンネルリング現象の複合現象であることを見出した。また、電圧をさらに増加させると、新しいトラップサイトへ電子がトラップされ、AgイオンもトラップされることによりAgドットに還元される。そして、前述したように、イオンのマイグレーションとAgの析出現象と単電子トンネルリング現象の繰り返しになることも実験的に見出した。以上の実験結果から、Agナノプローブを用いた場合のa-Si層の抵抗減少の過程は、以下のように考えられる。まず、電子が電圧印加によりa-Si層のトラップサイトにトラップされる。次に、中性のAg粒子が電圧印加によりイオン化される。次に、イオン化されたAgイオンが、a-Si層中でトラップされた電子サイトにトラップされ、電子によって中性のAgドットに還元される。そして、a-Si層中にAgドットの島が形成され、これが導電パスを形成し、a-Si層の抵抗を高抵抗状態から低抵抗状態へスイッチングする。しかし、図1のI-V特性カーブから、-4.5から-5Vの電圧領域では、電流値はフラットではなくばらつきが大きく、電流値が上下する不安定な振る舞いになっていることが観察されている。これは、導電パスになっているAgドットは膜中に安定した状態ではなく、スイッチング動作中に動いていることを示唆している。本願発明者らは、このAgドットのa-Si層中の位置の不安定さが、Agドットをトラップするトラップサイトのトラップ機能が不十分であるためと見出した。つまり、安定した書き込みや記憶保持特性を得るためには、Agドットが移動しないようなトラップサイトの設計が必要である。本願発明者らは、従来のイオン伝導メモリでは、a-Si層が用いられ、金属イオンのa-Si層内へのマイグレーションを利用して抵抗をスイッチングするが、課題として以下の3点が挙げられることを見出した。1オン状態低抵抗状態において、イオン化可能な導電性ドット以下、導電性ドットも電子も移動しやすく、記憶保持特性が不十分。そのため、オン状態で電子と導電性ドットの動きをブロックする膜構造が必要。2リセット動作時は、導電性ドットの移動はデバイスの動作スピードを高めるには好ましくない。そのために、リセット動作時に導電性ドットの動きをブロックでき、電子のみ移動させる構造が必要。3導電性ドットの配置はランダムであり、スイッチング抵抗がばらつくため、多値化制御が困難である。従って、膜の積層方向に導電性ドットを同間隔に制御する必要がある。以降に説明する実施形態は、前記問題点に鑑みてなされたもので、オン/オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができ、さらにメモリ素子の三値以上の多値化が実現できる。以下、図面を参照して実施形態の抵抗変化型メモリ素子について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1実施形態]第1実施形態の抵抗変化型メモリ素子について、メモリ素子構造、スイッチング動作原理、及び製造方法の順で説明する。[1]メモリ素子構造まず、抵抗変化型メモリ素子の構造について説明する。図2は、第1実施形態の抵抗変化型メモリ素子の構造を示す断面図である。抵抗変化型メモリ素子は、下部電極第1電極11、上部電極第2電極12、及び下部電極11と上部電極12との間に配置された可変抵抗部16を備えている。可変抵抗部16は、高抵抗トラップ層13、第1の高抵抗トンネル層14、及び第2の高抵抗トンネル層15を備える。下部電極11と上部電極12との間には、トラップ層13が配置されている。トラップ層13は、導電性ドット13aを含む。下部電極11とトラップ層13との間には、第1のトンネル層14が配置されている。上部電極12とトラップ層13との間には、第2のトンネル層15が配置されている。すなわち、下部電極11と上部電極12との間には、下部電極11側から、第1のトンネル層14、トラップ層13、及び第2のトンネル層15の順に積層された構造が配置されている。下部電極11は、半導体層、例えばホウ素がドープされたシリコン層から形成される。上部電極12は、例えばPt、W、Ru、Rhなどの金属単体、あるいはPtSi、WSiなどの金属シリサイド、WxC、TaC、TiCなどの金属炭化物、TiN、TaNなどの金属窒化物から形成される。トラップ層13は、導電性ドット13aをトラップできる膜、例えば高誘電率を有する膜High-k絶縁膜から形成される。トラップ層13中には、導電性ドット13aが配置されている。High-k絶縁膜は、例えばシリコン窒化膜あるいはシリコン酸窒化膜、酸化ハフニウム、酸化チタニウム、ハフニウムシリケート、チタニウムシリケートから形成される。導電性ドットは、複数の原子あるいは分子が凝集されたものであり、導電性の微粒子あるいはクラスターを含む。第1のトンネル層14及び第2のトンネル層15は、電子をトンネリングでき、さらに導電性ドット13aの移動をブロックできる層である。第1、第2のトンネル層14、15は、例えばシリコン酸化膜から形成される。前記構造を有する可変抵抗型メモリ素子では、下部電極11と上部電極12との間に印加する電圧の大きさや極性を制御することにより、イオン性金属のイオン化と還元現象に基づいて導電性ドット13aの荷電状態を選択的に制御できる。これにより、下部電極11と上部電極12間の可変抵抗部16の抵抗値をスイッチングすることができる。[2]スイッチング動作原理以下に、抵抗変化型メモリ素子における低抵抗状態と高抵抗状態間のスイッチング動作原理を述べる。図3及び図4は、第1実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。図5及び図6は、前記抵抗変化型メモリ素子の書き込み特性及び読み出し特性を示す図である。抵抗変化型メモリ素子の初期状態では、図2に示すように、導電性ドット13aは中性であり、導電性ドット13aとして導電パスを形成する。このため、可変抵抗部16が低抵抗状態となり、メモリ素子が低抵抗状態となる。この低抵抗状態をオン状態ここでは0とし、高抵抗状態をオフ状態ここでは1とする。メモリ素子を高抵抗状態にするためには、つまり、オフ状態にするためには、下部電極11と上部電極12との間に、消去リセットとも呼ぶするための電圧を印加する。すなわち、図3に示すように、下部電極11に対して負極性のバイアス電圧V1を上部電極12に印加する。つまり、V1<0Vを印加する。このような消去動作によって下部電極11と上部電極12間に電界が生じ、この電界印加によってトラップ層13中に配置された導電性ドット13aはイオン化される。導電性ドット13aがイオン化されると、電子がトンネル層14をトンネルリングして下部電極11へ流れ、イオン化された導電性ドット13aがトラップ層13中に残り、荷電粒子13bとなる。このキャリアを失った荷電粒子13bは導電パスにならず、可変抵抗部16は高抵抗状態、つまりオフ状態となる。消去動作の閾値電圧をVaとすると、バイアス電圧V1は、V1≦Va<0Vとなる。本実施形態のメモリ素子による消去特性の特徴として、導電性ドット13aは可変抵抗部16におけるトラップ層13にトラップされているため、位置が固定されている。図3に示したように、消去動作における電圧印加の際には、電子のみが下部電極11へ流れ、荷電粒子13bとなったイオンはトラップ層から移動しない。また、消去動作における電圧印加の際、荷電粒子13bの荷電状態を保つためには、電子が上部電極12から供給されないようにする必要がある。このために、以下の構造上の工夫をしている。トンネル層14より、トンネル層15の厚さを厚くしている。この工夫により、消去動作時には、荷電粒子13bの荷電状態を保つことができ、高抵抗状態を安定して保持することができる。さらに、消去動作における電圧印加の際、電子のみトンネルリングでき、一方、荷電粒子13bが移動しないように、トンネル層14とトラップ層13の構造の組み合わせに工夫をしている。すなわち、消去電圧の印加時には、電子がトラップ層13からデトラップされ、トンネル層14をトンネルリングできる。一方、荷電粒子13bは、トラップ層13にトラップされたままでデトラップが生じることなく、さらにはトンネル層14も荷電粒子13bの移動をブロックするのに十分に大きいバンドギャップを有する。次に、メモリ素子を低抵抗状態にする書き込み動作では、図4に示すように、下部電極11に対して正極性のバイアス電圧V2を上部電極12に印加する。ここで、荷電粒子13bを導電性ドット13aへ還元できる最小電圧、つまり高抵抗状態から低抵抗状態へスイッチングできる最小電圧をVbとすると、V2≧Vbである。電子が下部電極11から供給され、トンネル層14をトンネルリングして荷電粒子13bへ到達し、荷電粒子13bが還元されて導電性ドット13aに戻る。この書き込み動作によって可変抵抗部16が低抵抗状態オン状態となる。以上の消去動作と書き込み動作における印加電圧と抵抗の関係を図5に示す。また、メモリ素子に記憶されたデータの読み出し動作は、図6に示すように、正極性の電圧V3を印加し、得られた抵抗値Rとオフ状態の抵抗値R1とを比較して判断する。得られた抵抗値Rが抵抗値R1より小さい場合、つまりR<R1の場合はオン状態と判断し、それ以外の場合はオフ状態であると判断する。なお、電圧V3は、0V<V3<Vbとする。以上に説明したように、図3及び図4に示したメモリ素子の動作原理は、可変抵抗部16のトラップ層13に配置されたイオン化可能な導電性ドット13aの荷電状態を制御することにより、メモリ素子の抵抗値がスイッチングすることである。導電性ドット13aが中性金属粒子である場合は低抵抗となり、導電パスに寄与するが、導電性ドット13aがイオン化された場合は電荷としてトラップ層13中に存在して、高抵抗になり、導電パスを形成しない。つまり、導電性ドット中性金属粒子13aとイオン化された荷電粒子13bの二つの状態間でスイッチングすることにより、可変抵抗部16の抵抗をスイッチングすることができる。本実施形態の不揮発性メモリ素子によれば、オン状態では、導電性ドットと電子はトラップ層13にトラップされるため、オン状態の記憶保持時間を長く保つことができる。また、オフ状態では、導電性ドット13aがイオン化され、電荷として膜中に存在するため、導電パスがなくなり、高抵抗状態を長く保つことができる。さらに、書き込み時は導電性ドットが高抵抗ワイドバンドギャップのトンネル膜にブロックされるため、導電性ドットの移動が生じることなく、電子のみトンネルリングすることができる。これにより、オン状態とオフ状態間の安定した高速スイッチング動作が可能である。以上説明したように本実施形態によれば、オン/オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができる抵抗変化型メモリ素子を提供できる。[3]製造方法及び材料次に、第1実施形態の抵抗変化型メモリ素子の製造方法について説明する。ここでは、可変抵抗部16の材料に、例えば、高抵抗トンネル層14としてシリコン酸化膜SiOxを、高抵抗トラップ層13としてシリコン窒化膜SiNxを、高抵抗トンネル層15としてシリコン酸化膜SiOxを用い、シリコン窒化膜13中に導電性ドット13aとしてAgドットを配置したメモリ素子の製造方法を例として述べる。可変抵抗部16は、シリコン酸化膜14/シリコン窒化膜Agドット13aを含む13/シリコン酸化膜15の積層構造からなる。図7及び図8は、第1実施形態の抵抗変化型メモリ素子の製造方法を示す断面図である。図7aに示すように、まず、シリコン半導体基板10に、例えば、ホウ素をドープして下部電極11を形成する。この場合は、下部電極11の抵抗率が10~0.0001Ωcmの範囲であれば、下部電極として使用できる。ホウ素のドーピングには、例えばイオン注入法、または液体拡散源による塗布法を用いることができる。次に、図7bに示すように、下部電極11上に、一層目の高抵抗トンネル層14として、例えばシリコン酸化膜を形成する。シリコン酸化膜14の厚さは、例えば1~3nmとする。シリコン酸化膜14の形成方法は、通常の熱酸化法でも良いし、CVDなどのガス源を用いた堆積法でも良い。また、これらの方法に限らない。次に、図7cに示すように、シリコン酸化膜14上に、トラップ層13として、例えばAgドット13aを含むシリコン窒化膜を成膜する。シリコン窒化膜13の膜厚は、例えば2nm程度である。Agドット13aを含むシリコン窒化膜13の成膜方法は、シリコン窒化膜を形成した後、Agを含有する薄膜を堆積して凝集する方法でも良いし、シリコン窒化膜を形成する際にAgドットを添加する方法を用いても良い。また、シリコン窒化膜を形成した後、イオン注入法を用いてAgをシリコン窒化膜中に導入しても良い。前記シリコン窒化膜13を形成後、Agを含有する薄膜を堆積して凝集する方法は以下のように行われる。シリコン酸化膜14上にシリコン窒化膜13を形成する。シリコン窒化膜13の形成方法は、CVD法でも良いし、スパッタ法などターゲットを用いた方法でも良い。また、これらの方法に限らない。続いて、シリコン窒化膜13上にAgを含有する有機膜として、例えばAgナノコーティング液を塗布する。その後、Agドット13aが、粒径Φが2nm程のナノドットとして凝集し、面内においてAgドット13a間の距離は3nm以上となるような適正なアニール温度にて熱処理を加える。ナノコーティング液の成分によって、熱処理の温度と時間が異なり、常にその材料にあった最適な熱処理条件にてシリコン窒化膜13中にAgドット13aを配置する。この熱処理によって、Agドット13aはシリコン窒化膜13中にトラップされる形になる。別の作り方として、シリコン窒化膜13を形成する際に、Agドット13aを添加する方法は以下のように行われる。シリコン窒化膜13とAgドット13aを同時に形成する場合、例えばスパッタ法を用いることができる。シリコン窒化膜のターゲットとAgを含有するターゲットを用いて、Agドット13aがシリコン窒化膜13中にトラップされるようにスパッタ条件を最適化する。これにより、Agドット13aを含有するシリコン窒化膜13を形成することができる。次に、図8aに示すように、シリコン窒化膜13上に、2層目の高抵抗トンネル層15として、例えばシリコン酸化膜を形成する。シリコン酸化膜15の膜厚は、シリコン酸化膜14より厚くする。例えば、シリコン酸化膜15の膜厚はシリコン酸化膜14の膜厚より1nm程度厚くする。シリコン酸化膜14の膜厚が1nmときはシリコン酸化膜15の膜厚を2nmとし、シリコン酸化膜14の膜厚が3nmときはシリコン酸化膜15の膜厚を4nmとする。上記シリコン酸化膜15の形成方法は1層目のシリコン酸化膜14と同じである。次に、図8bに示すように、シリコン酸化膜15上に、上部電極12として例えばAg層を真空蒸着法などにより形成する。以上の工程により、第1実施形態の抵抗変化型メモリ素子が製造される。次に、第1実施形態の抵抗変化型メモリ素子を構成する材料について詳述する。まず、下部電極11を構成する電極材料について説明する。書き込み動作時に、電子を下部電極11からトンネル層14を経てトラップ層13へ注入し、消去動作時は下部電極11からプラスキャリアのホールをトラップ層13のトラップサイトへ注入することが要求される。このことから、下部電極11は、例えばホウ素がドーピングされたp導電型シリコン半導体基板から形成できる。なお、前記書き込みと消去動作が実現できれば、下部電極11はシリコンに限らず、他の半導体材料または金属電極材料を用いても良い。次に、1層目の高抵抗トンネル層14を構成する材料について説明する。書き込み時には電子が下部電極11から提供され、トンネル層14をトンネルリングすることが要求される。このため、電圧印加時にトンネル層14に1×10-13A以上の電流を流せることが要求される。トンネル層14として、例えばシリコン酸化膜を用いた場合はFNトンネルリングに基づいて電流が流れ、シリコン酸化膜14の膜厚は5nm以下とすることが望ましい。また、記憶保持状態でリーク電流を十分小さく保つため、ダイレクトトンネルリングと呼ばれるトンネルリングが生じないように、シリコン酸化膜14の膜厚は1.5nm以上とする。すなわち、トンネル層14として、例えばシリコン酸化膜を用いた場合、シリコン酸化膜の膜厚は1.5~5nmであることが望ましい。また、本実施形態ではトンネル層14にシリコン酸化膜を用いているが、トラップ層13との組み合わせにより、シリコン酸化膜より誘電率が高いHigh-k絶縁膜を用いることも可能である。High-k絶縁膜としては、シリコン酸窒化膜、シリコン窒化膜、金属酸化膜、金属酸窒化膜等が挙げられる。High-k絶縁膜を用いた場合は、等価酸化膜厚EOTを、シリコン酸化膜を用いた場合と同じにすれば良い。次に、高抵抗トラップ層13を構成する材料について説明する。トラップ層13は、書き込み及び消去動作時に導電性ドット13aがトラップされたままで移動できないように、トラップにおけるエネルギー準位が十分に深いことが要求される。一方、書き込み及び消去動作時に電子をトラップまたはデトラップするエネルギー準位が妥当なレベルにある必要がある。トラップ層13として例えばシリコン窒化膜を用いた場合は、シリコン窒化膜13中のトラップ準位および密度は、シリコン窒化膜の組成比及び形成時のガス添加量によって調整でき、またシリコン酸化膜14の厚さやAgドット13aの大きさに合わせて調整することも可能である。また、本実施形態では、トラップ層13として、シリコン窒化膜を用いたが、トラップ機能を果たすことができれば、他のトラップ機能を持つ材料、例えば酸化ハフニウムなどの金属酸化物、または酸窒化ハフニウムなどの金属酸窒化物、シリコン酸窒化物、アモルファスシリコンなどを用いても良い。さらに、本実施形態の原理によれば、可変抵抗部にトラップになりうるサイトを形成できれば、導電性ドット13aがこれらのトラップサイトへトラップされて導電パスを形成する。従って、トラップサイトはレイヤーに限定されるものではなく、可変抵抗部に導電性ドット13aによる導電パスが形成されれば、トラップサイトの配置は離散していてもよく、可変抵抗部への元素添加により実現することも可能である。次に、導電性ドット13aを構成する材料について説明する。書き込み時には、イオン化された導電性ドットは電子をもらい、導電性ドット13aへ還元できる必要がある。一方、消去時には、導電性ドット13aはイオン化され、荷電粒子13bとしてトラップ層13中に残ることが要求される。このため、導電性ドット13aは、イオン化が可能な導電性ドットである必要性がある。このため、導電性ドット13aとして、例えばAgドットを用いたが、これに限定されるものではなく、電圧印加または電流を流すことにより、イオン化及び還元できる金属ドットであれば良く、例えば、Al、Au、Cr、Cu、Ti、Niのうちの1つ、またはこれらを含む合金やこれらを含むシリサイドなどの化合物でも良い。次に、2層目の高抵抗トンネル層15を構成する材料について説明する。書き込み時には、電子が下部電極11から提供され、トンネル層15をトンネルリングすることが要求される。このため、電圧印加時にトンネル層15に1×10-13A以上の電流を流せることが要求される。トンネル層15として、例えばシリコン酸化膜を用いた場合はFNトンネルリングに基づいて電流が流れ、シリコン酸化膜15の膜厚は5nm以下とすることが望ましい。一方、消去時には、イオン化された導電性ドットを荷電粒子13bのままキープするために、上部電極12からトラップ層13へ電子を供給しないように、シリコン酸化膜15の膜厚を十分厚くする必要がある。そのため、例えば、シリコン酸化膜15の膜厚は、シリコン酸化膜14より厚く、5nmより薄い、4nm近傍の厚さが適正である。また、本実施形態ではトンネル層15にシリコン酸化膜を用いているが、トラップ層13との組み合わせにより、シリコン酸化膜以外の例えば、High-k絶縁膜を用いることも可能である。High-k絶縁膜を用いた場合は、等価酸化膜厚EOTをシリコン酸化膜を用いた場合と同じにすれば良い。また、本実施形態では、トンネル層14、15としてシリコン酸化膜を用いた例を示し、シリコン酸化膜14の膜厚がシリコン酸化膜15より薄いことが望ましいことを述べたが、トンネル層14のバリアハイトがトンネル層15のバリアハイトよりも低ければ、他の材料を用いても良い。例えば、トンネル層14が酸化ハフニウム膜から形成され、トンネル層15がシリコン酸化膜から形成されていても良い。この場合、酸化ハフニウム膜の厚さをシリコン酸化膜以上にしても良い。次に、上部電極12を構成する電極材料について説明する。上部電極12は導電性ドットを構成する材料でなくても良い。すなわち、導電性ドット13aとしてAgドットを用いた場合でも、上部電極12はAgでなくても良く、例えばTa、Al、Au、Cr、Cu、Ti、Ni、Cu、Ti、Co、Nb、W、Crのうちの一つ、またはこれらを含む合金やこれらを含むシリサイドなどの化合物を用いても良い。次に、第1実施形態の変形例の抵抗変化型メモリ素子について説明する。図9は、第1変形例の抵抗変化型メモリ素子の構造を示す断面図である。前述した第1実施形態では、トラップ層13が導電性ドット13aを含む例を示したが、第1変形例では高抵抗トラップ層17の厚さが導電性ドット13aの粒径より薄い場合の構造を示す。なおここでは、トラップ層17が層を形成している場合を示すが、トラップ層17は必ずしも層を形成していなくても良い。図9に示すように、抵抗変化型メモリ素子は、下部電極11、上部電極12、トンネル層14,15、トラップ層17、及び導電性ドット13aを備えている。トラップ層17は、トンネル層14とトンネル層15との間に配置されている。導電性ドット13aはトラップ層17に近接して配置されている。すなわち、導電性ドット13aはトラップ層17中に配置されていなくても良く、トラップ層17と導電性ドット13aが近接していれば良い。トラップ層17は、第1実施形態と同様に、例えばシリコン窒化膜、または酸化ハフニウムなどの金属酸化物、酸窒化ハフニウムなどの金属酸窒化物、シリコン酸窒化物、アモルファスシリコンなどから形成される。トラップ層17の膜厚は2nmより薄く、導電性ドット13aの粒径は1nmから4nm程度である。その他の構成及び効果は前述した第1実施形態と同様である。図10は、第2変形例の抵抗変化型メモリ素子の構造を示す断面図である。前述した第1実施形態では、トラップ層13、トンネル層14,15が別々の層として形成された例を示したが、第2変形例ではこれらが1つの層で形成された例を示す。図10aに示すように、抵抗変化型メモリ素子は、下部電極11、上部電極12、高抵抗トンネル層18、及び導電性ドット13aを備えている。トンネル層18は、下部電極11と上部電極12との間に配置されている。導電性ドット13aは、トンネル層18中に配置されている。トンネル層18は、例えばシリコン酸窒化膜18から形成されている。シリコン酸窒化膜18中の窒素の濃度分布を図10bに示す。横軸が窒素の濃度を、縦軸がシリコン酸窒化膜18の厚さ方向の位置を示している。シリコン酸窒化膜18中の窒素の濃度ピークは厚さ方向の中央よりやや下側にある。導電性ドット13aは、窒素の濃度ピークの近傍に配置されている。シリコン酸化膜に添加された窒素はトラップサイトとして機能する。なお、第2変形例では、トンネル層18として、シリコン酸化膜に窒素が添加されたシリコン酸窒化膜を用いたが、シリコン酸化膜にフッ素やシリコン、金属元素が添加された膜を用いても良い。これらの元素は例えばイオン注入法で添加する。その他の構成及び効果は前述した第1実施形態と同様である。[第2実施形態]第2実施形態では、多値のメモリ素子を形成するために、可変抵抗部を複数積層した例を述べる。第2実施形態の抵抗変化型メモリ素子について、メモリ素子構造、スイッチング動作原理、及び製造方法の順で説明する。なお、第2実施形態の抵抗変化型メモリ素子を構成する材料は、第1実施形態と同様であるため記載を省略する。[1]メモリ素子構造まず、抵抗変化型メモリ素子の構造について説明する。図11は、第2実施形態の抵抗変化型メモリ素子の構造を示す断面図である。抵抗変化型メモリ素子は、下部電極11、上部電極12、及び下部電極11と上部電極12との間に配置された可変抵抗部26を備える。可変抵抗部26は、高抵抗トンネル層14-nと高抵抗トラップ層13-nとが交互に積層された構造を有する。nは1以上の自然数を示す。トラップ層13-nは、イオン化が可能な導電性ドット13a-nを含む。すなわち、トラップ層13-n中には、イオン化が可能な導電性ドット13a-nが配置されている。上下のトンネル層14-n,14-間にトラップ層13-nが挟まれた構造、すなわちトンネル層14-n、トラップ層13-n、トンネル層14-の積層構造を一つの可変抵抗部16-nとする。可変抵抗部26は、可変抵抗部16-nをn層分積層した構造、すなわち、図11に示すように、可変抵抗部16-1、16-2、...、16-nを下部電極11から上部電極12に向かって積層した構造を有する。前記構造を有する可変抵抗型メモリ素子では、下部電極11と上部電極12との間に印加する電圧の大きさや極性を制御することにより、イオン性金属のイオン化と還元現象に基づいて導電性ドット13a-nの荷電状態を選択的に制御できる。これにより、下部電極11と上部電極12間を、n1通りの抵抗値にスイッチングすることができ、n1値を有する多値のメモリ素子を実現できる。また、第2実施形態では、可変抵抗部が一層の第1実施形態と比べて、下部電極11と上部電極12間に大きな電圧をかける必要がある。このため、導電性ドット13aがトラップ層13-nから抜け出ないように、トラップ層13-nにはトラップ機能が高い、例えばシリコン窒化膜を用いるのがよく、また上部電極12にはイオン源を出さない金属、例えばPtを用いるのがよい。[2]スイッチング動作原理第1実施形態では、前述したように、導電性ドット13aのイオン化と還元現象のメカニズムに基づき、可変抵抗部が一層、つまり、n=1の場合のメモリ素子の動作原理を説明した。第2実施形態においても、同じ導電性ドット13a-nのイオン化と還元現象のメカニズムに基づき、n層に積層された抵抗可変部から構成されたメモリ素子において、各トラップ層13-nに配置された導電性ドット13a-nのイオン化と還元状態をそれぞれ選択的に制御することにより、オン状態をn1通りの抵抗値に制御できる。これにより、下部電極11と上部電極12間を、n1通りの抵抗値にスイッチングすることができ、n1値を有する多値のメモリ素子を実現できる。以下に、可変抵抗部16-nが2層以上n>1の場合のメモリ素子の動作原理を説明する。ここでは、説明を解り易くするために、n=2の場合のメモリ素子の動作原理について述べる。図12~図15は、第2実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。図16及び図17は、前記抵抗変化型メモリ素子の書き込み特性及び読み出し特性を示す図である。可変抵抗部16-nが2層の場合のメモリ素子は、図12に示すように、下部電極11上に、高抵抗トンネル層14-1、導電性ドット13a-1を含む高抵抗トラップ層13-1、高抵抗トンネル層14-2、導電性ドット13a-2を含む高抵抗トラップ層13-2、高抵抗トンネル層14-3、及び上部電極12が順に積層された構造を有する。下部電極11と上部電極12との間に挟まれた積層構造は可変抵抗部26として働き、可変抵抗部26は2層の可変抵抗部16-1,16-2から構成される。前記構造を有する抵抗変化型メモリ素子の初期状態では、トラップ層13-1,13-2中に配置された導電性ドット13a-1,13a-2は中性であり、金属性ドットとして導電パスを形成する。このため、2層の可変抵抗部16-1,16-2が共に低抵抗状態となる。つまり、可変抵抗部26が低抵抗状態となる。この低抵抗状態をn=2の場合の00と定義する。消去動作時の原理は、n=1の場合と同様に、図13に示すように、下部電極11に対して負極性のバイアス電圧V4を上部電極12に印加する。つまり、V4<0Vを印加する。このような消去動作によって下部電極11と上部電極12間に電界が生じ、この電界印加によってトラップ層13-1,13-2中に配置された導電性ドット13a-1,13a-2が全てイオン化される。このため、電子がトンネル層14-1,14-2をトンネルリングして下部電極11へ流れる。一方、イオン化された導電性ドットはトラップ層13-1,13-2中に残り、これらが荷電粒子13b-1,13b-2となる。このとき、キャリアを失った荷電粒子13b-1,13b-2は導電パスにならず、可変抵抗部26は高抵抗状態、つまりオフ状態となる。このオフ状態を11とする。なお、消去動作の閾値電圧をVcとすると、バイアス電圧V4は、V4≦Vc<0Vとなる。一方、低抵抗状態にする書き込み動作では、可変抵抗部が一層分の場合、つまりn=1の場合と異なり、オン状態が二値となるように動作させる。まず、図14に示すように、下部電極11に対して正極性のバイアス電圧V5を上部電極12に印加する。ここで、一層目のトラップ層13-1に、荷電粒子13b-1を導電性ドット13a-1へ還元できる最小電圧、つまり高抵抗状態オフ状態から第1の低抵抗状態第1のオン状態へスイッチングできる閾値電圧を印加する。閾値電圧をVdとすると、バイアス電圧V5は、V5≧Vdとなる。また、二層目の高抵抗トラップ層13-2中に配置された荷電粒子13b-2が導電性ドット13a-2に還元できる閾値電圧をVeと定義すると、Ve>V5≧Vdが成り立つ。つまり、二層目のトラップ層13-2に配置された荷電粒子13b-2は導電性ドットに還元されず、荷電粒子のままでトラップ層13-2に存在する状態となる。この状態を第1の低抵抗状態と定義し、01とする。このスイッチングでは、電子が下部電極11から供給され、一層目のトンネル層14-1をトンネルリングして一層目のトラップ層13-1中の荷電粒子13b-1へ供給される。そして、荷電粒子13b-1が還元されて中性の導電性ドット13a-1に戻る。次に、第2の低抵抗状態第2のオン状態への書き込み動作を説明する。この第2の低抵抗状態を00とする。図15に示すように、下部電極11に対して正極性のバイアス電圧V6を上部電極12に印加する。ここで、バイアス電圧V6は、二層目のトラップ層13-2中の荷電粒子13b-2を導電性ドット13a-2へ還元できる最小閾電圧Veより大きい、つまり、V6>Veとする。バイアス電圧V6を印加することにより、二層目のトラップ層13-2に配置された荷電粒子13b-2も導電性ドット13a-2へ還元され、二層の可変抵抗部はすべて低抵抗状態になり、可変抵抗部26は第2の低抵抗状態に戻る。以上の消去動作と書き込み動作における印加電圧と抵抗との関係を図16に示す。データの読み出し動作は、図17に示すように、上部電極12に正極性のバイアス電圧V7を印加する。このとき、電圧V7は書き込み動作の閾値電圧Vdを超えないようにする。つまり、0V<V7<Vdの範囲で電圧印加を行い、オフ状態の抵抗値R11、第1のオン状態の抵抗値R01、第2のオン状態の抵抗値R00と、得られた抵抗値Rとを比較して、メモリ素子に記憶されているデータを判断する。得られた抵抗値Rがオフ状態の抵抗値R11より小さく、第1のオン状態の抵抗値R01以上、つまりR01≦R<R11の場合は、第1の低抵抗状態と判断する、つまり、01と判断する。また、得られた抵抗値Rが第1のオン状態の抵抗値R01より小さく、第2のオン状態の抵抗値R00以上、つまりR00≦R<R01の場合は、第2の低抵抗状態と判断する、つまり、00と判断する。一方、得られた抵抗値Rがオフ状態の抵抗値R11以上である場合、つまり、R≧R11の場合は、高抵抗状態、つまり、11と判断する。以上のように、本実施形態によれば、多値における書き込み、消去及び読み出し動作を行うことができる。[3]製造方法次に、第2実施形態の抵抗変化型メモリ素子の製造方法について説明する。製造方法は、図7cに示したように、下部電極11上にトンネル層14とトラップ層13を形成し、その後、トンネル層14とトラップ層13の形成を交互に行えば良い。その他の製造方法は第1実施形態と同様である。[第3実施形態]次に、第1及び第2実施形態の抵抗変化型メモリ素子を適用した不揮発性半導体メモリについて説明する。図18は、第3実施形態の不揮発性半導体メモリの構成を示す回路図である。メモリセルアレイは、クロスポイント型を有している。ワード線WLi-1,WLi,WLi1は、X方向に延伸し、ビット線BLj-1,BLj,BLj1は、Y方向に延伸している。ワード線WLi-1,WLi,WLi1の一端は、選択スイッチとしてのMOSトランジスタRSWを経由してワード線ドライバデコーダ31に接続される。ビット線BLj-1,BLj,BLj1の一端は、選択スイッチとしてのMOSトランジスタCSWを経由してビット線ドライバデコーダ読み出し回路32に接続される。MOSトランジスタRSWのゲートには、1本のワード線ロウを選択するための選択信号Ri-1,Ri,Ri1が入力される。MOSトランジスタCSWのゲートには、1本のビット線カラムを選択するための選択信号Cj-1,Cj,Cj1が入力される。メモリセル33は、ワード線WLi-1,WLi,WLi1とビット線BLj-1,BLj,BLj1との交差部に配置され、いわゆるクロスポイント型セルアレイ構造を構成する。メモリセル33として、例えば第1,第2実施形態の抵抗変化型メモリ素子が用いられる。また、メモリセル33には、記録/再生時における回り込み電流を防止するためのダイオード34が付加される。図19は、図18に示したメモリセルアレイの構造を示している。半導体基板10上には、ワード線WLi-1,WLi,WLi1とビット線BLj-1,BLj,BLj1が配置され、これら配線の交差部にメモリセル33及びダイオード34が直列接続される。このようなクロスポイント型セルアレイ構造の特長は、メモリセル33に個別にMOSトランジスタを接続する必要がないため、高集積化に有利な点である。例えば、メモリセル33を積み重ねて、メモリセルアレイを三次元構造にすることも可能である。メモリセル33は、前述したように、第1実施形態またはその変形例、第2実施形態の可変抵抗型メモリ素子である。従って、1つのメモリセル33は、2値または3値以上の多値データを記憶可能である。また、ダイオード34は、PN接合ダイオードの他、PINSISダイオード、MISダイオード、MIMダイオードなどを用いることができる。尚、ダイオード34は、電圧の向き大きさのみによってセットリセットを変える場合には省略することも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"