"半導体基板と、前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加する電圧を制御する制御回路と、を具備し、前記各メモリストリングは、前記半導体基板上に積層された複数のワード線と、前記複数のワード線の積層方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、前記複数のワード線と前記半導体層との交差部に形成され、電流経路が前記半導体層に沿って直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、を含み、前記制御回路は、読み出し動作において、読み出し対象のメモリセルに接続された第1ソース線を第1電圧にプリチャージすると同時に非読み出し対象に接続された第2ソース線を前記第1電圧より大きい第2電圧にプリチャージし、前記第1ソース線および前記第2ソース線のプリチャージと同時に、読み出し対象のメモリセルに接続された第1ビット線および非読み出し対象のメモリセルに接続された第2ビット線を前記第1電圧にプリチャージし、前記第1ビット線を前記第1電圧にプリチャージする際、前記第1ビット線と前記第1ソース線との間に配置され、前記第1ビット線と前記第1ソース線との電位をイコライズし、電流経路の一端が前記第1ビット線に接続され、他端が前記第1ソース線に接続されたトランジスタであるイコライザスイッチをオン状態にし、前記第2ソース線のプリチャージの後に、前記第1ビット線を前記第2電圧にプリチャージすることを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加する電圧を制御する制御回路と、を具備し、前記各メモリストリングは、前記半導体基板上に積層された複数のワード線と、前記複数のワード線の積層方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、前記複数のワード線と前記半導体層との交差部に形成され、電流経路が前記半導体層に沿って直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、を含み、前記制御回路は、読み出し動作において、読み出し対象のメモリセルに接続された第1ソース線を第1電圧にプリチャージすると同時に非読み出し対象に接続された第2ソース線を前記第1電圧より大きい第2電圧にプリチャージし、前記第2ソース線のプリチャージの後に読み出し対象のメモリセルに接続された第1ビット線を前記第2電圧にプリチャージすることを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記第1ソース線および前記第2ソース線のプリチャージと同時に前記第1ビット線を前記第1電圧にプリチャージすることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記制御回路は、前記第1ビット線を前記第1電圧にプリチャージする際、前記第1ビット線と前記第1ソース線との間に配置され、前記第1ビット線と前記第1ソース線との電位をイコライズするイコライザスイッチをオン状態にすることを特徴とする請求項3に記載の不揮発性半導体記憶装置。前記イコライザスイッチは、電流経路の一端が前記第1ビット線に接続され、他端が前記第1ソース線に接続されたトランジスタであることを特徴とする請求項4に記載の不揮発性半導体記憶装置。前記制御回路は、前記第1ソース線および前記第2ソース線のプリチャージと同時に非読み出し対象のメモリセルに接続された第2ビット線を前記第1電圧にプリチャージすることを特徴とする請求項2乃至請求項5のいずれか1項に記載の不揮発性半導体記憶装置。読み出し動作の信頼性の向上を図る不揮発性半導体記憶装置を提供する。本実施形態による不揮発性半導体記憶装置よれば、半導体基板と、前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加する電圧を制御する制御回路と、を具備する。前記各メモリストリングは、前記半導体基板上に積層された複数のワード線と、前記複数のワード線に直交して垂直方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、前記複数のワード線と前記半導体層との交差部に形成され、前記半導体層に沿って電流経路が直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、を含む。前記制御回路は、読み出し動作において、読み出し対象のメモリセルに接続された第1ソース線を第1電圧にプリチャージすると同時に非読み出し対象に接続された第2ソース線を前記第1電圧より大きい第2電圧にプリチャージし、前記第2ソース線のプリチャージの後に読み出し対象のメモリセルに接続された第1ビット線を前記第2電圧にプリチャージする。3次元積層型メモリでは、NANDストリングがU字型のシリコンピラーに沿って形成される。このため、ソース線SLおよびビット線BLがともに上部側に位置する。すなわち、平面型の2次元NAND型フラッシュメモリよりも、ソース線SLとビット線BLとの距離が近くなる。また、3次元積層型メモリでは、選択ゲートの閾値が負である。このため、読み出し動作プリチャージ時において、ネガティブセンスを行う必要がある。より具体的には、ソース線SLに正の電圧を印加することで、擬似的に選択ゲートの閾値を正にする。この際、平面型の2次元NAND型フラッシュメモリでは、逆バイアス電流が生じても基板に流れるため、ビット線BL-ソース線SL間にリーク電流は流れない。しかし、3次元積層型メモリでは、基板がないため、逆バイアス電流がリーク電流としてBL-SL間に流れてしまう。このリーク電流を低減するため、ソース線SLソース線駆動回路を複数に分割している。より具体的には、読み出し対象メモリセルに接続されたソース線SLを選択ソース線SLとし、それ以外を非選択ソース線SLとする。そして、図1に示すように、選択ソース線SLに選択ビット線BLに印加される電圧Vblよりも小さい電圧Vsrcを印加し、非選択ソース線SLに電圧Vblが印加される。このように、非選択ソース線SLの電圧を選択ビット線BLと同程度にすることにより、リーク電流を最小限に低減することができる。しかし、ソース線SLとビット線BLとの距離が近いことにより、同時に、ビット線BL-ソース線SL間の容量カップリングの影響も大きくなる。すなわち、図1の比較例に示すように、同じタイミングで選択ビット線BLおよび非選択ソース線SLに電圧Vblを印加した場合、これらの容量カップリングにより、選択ビット線BLに電圧Vblααは正が印加されてしまう。このような選択ビット線BLのオーバープリチャージにより、読み出し動作の信頼性が低下してしまう。これに対し、本実施形態は、読み出し動作時におけるビット線BLおよびソース線SLのプリチャージのタイミングを調整することにより、上記問題を解決するものである。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<第1の実施形態>図2乃至図10を用いて、第1の実施形態に係る不揮発性半導体記憶装置について説明する。第1の実施形態は、読み出し動作におけるプリチャージにおいて、非選択ソース線SLをプリチャージした後に選択ビット線BLのプリチャージをする例である。これにより、非選択ソース線SLとのカップリングによる選択ビット線BLのオーバープリチャージを抑制することができる。以下に、第1の実施形態に係る不揮発性半導体記憶装置について詳説する。[全体構成例]以下に、図2および図3を用いて、第1の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。図2は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。図2に示すように、不揮発性半導体記憶装置は、制御回路10、センスアンプ4、メモリセルアレイ5、カラムデコーダ6、ロウデコーダ7、ワード線駆動回路13、選択ゲート線駆動回路ソース側選択ゲート線駆動回路14およびドレイン側選択ゲート線駆動回路15、ソース線駆動回路17、およびバックゲート線駆動回路18を備える。メモリセルアレイ5は、複数のブロックBLKを備える。複数のブロックBLKはそれぞれ、複数のワード線WLおよびビット線BLと、マトリクス状に配置された複数のNANDストリングメモリストリング40とを備える。制御回路10は、書き込み動作時、読み出し動作時および消去動作時において、メモリセルアレイ5内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、カラムデコーダ6、ロウデコーダ7、選択ゲート線駆動回路、ソース線駆動回路17、およびバックゲート線駆動回路18を制御する。カラムデコーダ6は、制御回路10の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ビット線BLを選択する。センスアンプ4は、カラムデコーダ6に接続され、書き込み動作時、読み出し動作時および消去動作時において、カラムデコーダ6によって選択および非選択されたビット線BLに対して電圧を供給する。なお、センスアンプ4は、カラムデコーダ6と一体であってもよい。ロウデコーダ7は、制御回路10の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ワード線WLを選択する。ワード線駆動回路13は、ロウデコーダ7に接続され、書き込み動作時、読み出し動作時および消去動作時において、ロウデコーダ7によって選択および非選択されたワード線WLに対して電圧を供給する。なお、ワード線駆動回路13は、ロウデコーダ7と一体であってもよい。選択ゲート線駆動回路は、制御回路10の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、選択ゲートSGに対して電圧を供給する。ソース線駆動回路17は、制御回路10の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ソース線SLに対して電圧を供給する。バックゲート線駆動回路18は、制御回路10の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートBGに対して電圧を供給する。図3は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。図3に示すように、メモリセルアレイ5には、複数のワード線WLコントロールゲートCG、複数のビット線BL、複数のソース線SL、複数のバックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートSGDが設けられる。このメモリセルアレイ5において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差部に、データを記憶するメモリセルトランジスタMTrが配置される。積層された複数のワード線WLのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートCGはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートCGはロウ方向の他端で互いに接続される。なお、図1において、ワード線WLが4層積層された例を示しているが、これに限らない。また、ソース線SL、バックゲートBG、ソース側選択ゲートSGS、およびドレイン側選択ゲートSGDのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ワード線駆動回路13は、上部に形成された配線およびコンタクトを介してワード線WLに接続される。ソース側選択ゲート線駆動回路14は、上部に形成された配線およびコンタクトを介してソース側選択ゲートSGSに接続される。ドレイン側選択ゲート線駆動回路15は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートSGDに接続される。バックゲート駆動回路18は、上部に形成された配線およびコンタクトを介してバックゲートBGに接続される。ソース線駆動回路17は、上部に形成された配線およびコンタクトを介してソース線SLに接続される。このソース線駆動回路17は、複数配置される。各ソース線駆動回路17は、所定個のソース線SLに対して共通に接続され、制御回路10によってそれぞれ独立して制御される。センスアンプ4は、ビット線BLのカラム方向における端部の下面に接続されるコンタクトを介して接続される。本実施形態に係るセンスアンプ4の詳細については、後述する。また、図3において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、1つのゲートに対して1つの駆動回路が接続されてもよいし、所定個のゲートに対して1つ接続されてもよい。[メモリセルアレイの構成例]以下に、図4および図5を用いて、第1の実施形態に係るメモリセルアレイ5の構成例について説明する。図4は、第1の実施形態に係るメモリセルアレイ5を示すブロック図である。図4に示すように、メモリセルアレイ5は、複数のブロックここでは、ブロックBLK0~3を有する。各ブロックBLKは、複数のメモリグループここでは、メモリグループGP0~3を有する。各メモリグループGPは、複数のNANDストリング40を有する。消去動作は、メモリセル5内においてブロックBLK毎に行われる。なお、以下の説明において、特に区別しない場合は、ブロックBLK0~3を単にブロックBLKと称し、メモリグループGP0~3を単にメモリグループGPと称する場合がある。図5は、第1の実施形態に係るブロックBLKを示す回路図である。図5に示すように、ブロックBLKは、例えばカラム方向に並ぶ4つのメモリグループGP0~3を有する。また、各メモリグループGPは、ロウ方向に並ぶn個nは自然数のNANDストリング40を有する。NANDストリング40は、例えば8個のメモリセルトランジスタMTr0~7、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTr、およびバックゲートトランジスタBGTrで構成される。これらメモリセルトランジスタMTr0~7、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTr、およびバックゲートトランジスタBGTrは、電流経路が直列に接続される。ソース側選択トランジスタSSTrの一端はこの電流経路の一端側ここでは、メモリセルトランジスタMTr0の一端に接続され、ドレイン側選択トランジスタSDTrの一端はこの電流経路の他端側ここでは、メモリセルトランジスタMTr7の一端に設けられる。また、バックゲートトランジスタBGTrは、メモリセルトランジスタMTr3とメモリセルトランジスタMTr4との間に設けられる。なお、メモリセルトランジスタMTrの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。また、図5において、NANDストリング40の電流経路がカラム方向に並行するように示しているが、本実施形態では後述するように積層方向に並行する。同一のメモリグループGP内におけるソース側選択トランジスタSSTrのゲートはソース側選択ゲートSGSに共通接続され、ドレイン側選択トランジスタSDTrのゲートはドレイン側選択ゲートSGDに共通接続される。また、同一のブロックBLK内におけるメモリセルトランジスタMTr0~MTr7の制御ゲートはワード線WL0~WL7に共通接続され、バックゲートトランジスタBTの制御ゲートはバックゲートBGに共通接続される。すなわち、ワード線WL0~WL7およびバックゲートBGは同一ブロックBLK内の複数のメモリグループGP0~GP3間で共通に接続されているのに対し、ソース側選択ゲートSGSおよびドレイン側選択ゲートSGDは同一ブロックBLK内であってもメモリグループGP0~GP3毎に独立している。メモリセルアレイ5内においてマトリクス状に配置されたNANDストリング40のうち、カラム方向に並ぶNANDストリング40のドレイン側選択トランジスタSDTrの電流経路の他端は、いずれかのビット線BLBL0~BLn、nは自然数に共通接続される。すなわち、ビット線BLは、複数のブロックBLK間において、NANDストリング40を共通に接続する。ビット線BL0~BLnはそれぞれ、メモリセルアレイ5外においてセンスアンプ4-0~4-nに接続される。このため、ビット線BL0~BLnの電圧レベルは、独立して制御される。メモリグループGP内におけるソース側選択トランジスタSSTrの電流経路の他端は、ソース線SLに共通に接続される。ブロックBLK内において、複数のソース線SLここでは、ソース線SL0,SL1が配置される。ソース線SL0はメモリグループGP0,GP1内におけるソース側選択トランジスタSSTrの電流経路の他端に共通接続され、ソース線SL1はメモリグループGP2,GP3内におけるソース側選択トランジスタSSTrの電流経路の他端に共通接続される。すなわち、ソース線SLは、隣接する2つのメモリグループGP間において、NANDストリング40を共通に接続する。ソース線SL0,SL1はそれぞれ、メモリセルアレイ外においてソース線駆動回路17-0,17-1に接続される。このため、ソース線SL0,SL1の電圧レベルは、独立して制御される。なお、ソース線SLの数は、これに限らず、ブロックBLK内におけるメモリグループGPの数に応じて決定される。上述したように、同一のブロックBLK内にあるメモリセルトランジスタMTrのデータは、一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックBLKのいずれかのメモリグループGPにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTrにつき、一括して行われる。この単位をページと呼ぶ。[NANDストリングの構成例]以下に、図6乃至図8を用いて、第1の実施形態に係るNANDストリング40の構成例について説明する。図6は、第1の実施形態に係るNANDストリング40を示す斜視図である。図7は、図6におけるNANDストリング40を拡大した断面図である。図6に示すように、NANDストリング40は、半導体基板30上に形成され、U字状シリコンピラー半導体層SP、バックゲートBG、複数のワード線WL、および2つの選択ゲートSGソース側選択ゲートSGSおよびドレイン側選択ゲートSGDを有する。U字状シリコンピラーSPは、バックゲートBG、複数のワード線WL、および2つの選択ゲートSGを貫通するメモリホール内に形成される。このU字状シリコンピラーSPは、カラム方向の断面においてU字状に形成される。すなわち、U字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成された連結部を有する。U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置される。また、複数のU字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置される。また、図7に示すように、U字状シリコンピラーSPの周囲にはメモリ膜155が形成される。このメモリ膜155は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜152、電荷蓄積膜151、およびブロック絶縁膜150で構成される。言い換えると、メモリ膜155は、複数のワード線を貫通するメモリホールの内面上から順に形成されたブロック絶縁膜150、電荷蓄積膜151、およびトンネル絶縁膜152で構成される。U字状シリコンピラーSPの内部には、中空構造156が形成される。この中空構造156内は、絶縁材、または金属が充填されるか、もしくは空洞となっている。バックゲートBGは、半導体基板30上に図示せぬ絶縁膜を介して形成され、最下方のワード線WLの下方に設けられる。バックゲートBGは、U字状シリコンピラーSPの連結部を覆うように形成される。このバックゲートBGは、例えばポリシリコンで構成される。バックゲートBGとU字状シリコンピラーSPとの交差部にバックゲートトランジスタBGTrが構成される。複数のワード線WLは、バックゲートBGの上方に、図示せぬ層間絶縁膜を介して積層され、U字状シリコンピラーSPの柱状部に直交するように配置される。各ワード線WLは、ロウ方向に平行に延びる。また、各ワード線WLは、カラム方向に隣接する2つのU字状シリコンピラーSPにおける4つの柱状部のうちの隣接する2つの柱状部中央側の2つの柱状部に共有されて直交するように形成される。なお、各ワード線WLは、U字状シリコンピラーSPにおける各柱状部に直交するように形成されてもよい。このワード線WLとU字状シリコンピラーとの交差部にメモリセルトランジスタMTrが形成される。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方でかつ同レベルに設けられる。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びる。また、ドレイン側選択ゲートSGDはU字状シリコンピラーSPの一方の柱状部に直交するように形成され、ソース側選択ゲートSGSは他方の柱状部に直交するように形成される。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。ドレイン側選択ゲートSGDとU字状シリコンピラーとの交差部にドレイン側選択トランジスタSDTrが形成され、ソース側選択ゲートSGSとU字状シリコンピラーとの交差部にソース側選択トランジスタSSTrが形成される。図6においてロウ方向に沿って配列された複数のNANDストリング40の集合が、図5で説明したメモリグループGPに相当する。また、ソース線SLは、ソース側選択ゲートSGSの上方に設けられる。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。ソース線SLは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部に共有されるように形成される。すなわち、ソース線SLは、カラム方向に隣接するNANDストリング40に共通接続される。このため、図5に示すように、ソース線SLは、隣接する2つのメモリグループGP間でNANDストリング40を共通に接続する。ビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成される。図8は、図6におけるNANDストリング40を示す回路図である。図8に示すように、NANDストリング40は、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTr、メモリセルトランジスタMTr0~MTr7、およびバックゲートトランジスタBGTrを備える。上述したように、メモリセルトランジスタMTr0~MTr7は、ソース側選択トランジスタSSTrとドレイン側選択トランジスタSDTrとの間に電流経路が直列に接続される。バックゲートトランジスタBGTrは、メモリセルトランジスタMTr3とMTr4との間に電流経路が直列に接続される。より具体的には、メモリセルトランジスタMTr0~MTr3の電流経路、およびメモリセルトランジスタMTr4~MTr7の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタBGTrがメモリセルトランジスタMTr3とMTr4との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図6に示すU字状シリコンピラーに沿って、NANDストリング40として、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTr、メモリセルトランジスタMTr0~MTr7、およびバックゲートトランジスタBGTrの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタBGTrは常にオン状態とされる。また、メモリセルトランジスタMTr0~MTr7の制御ゲートはワード線WL0~WL7に接続され、バックゲートトランジスタBGTrの制御ゲートはバックゲートBGに接続される。また、ソース側選択トランジスタSSTrのゲートはソース側選択ゲートSGSに接続され、ドレイン側選択トランジスタSDTrのゲートはドレイン側選択ゲートSGDに接続される。[センスアンプの構成例]以下に、図9を用いて、第1の実施形態に係るセンスアンプ4の構成例について説明する。図9は、第1の実施形態に係るセンスアンプ44-0~4-nを示す回路図である。センスアンプ4は、対応する接続されるビット線BLに動作に応じた電圧を印加する。本例では、センスアンプ4は、読み出し動作時において、対応するビット線BLに電圧Vss、Vsrc、Vblのいずれかを印加することができる。なお、各電圧Vss、Vsrc、Vblは、Vss<Vsrc<Vblの関係を有する。図9に示すように、センスアンプ4は、書き込みデータまたは読み出しデータを保持する内部ラッチ回路90を有する。内部ラッチ回路90は、pチャネルMOSトランジスタ以下、PMOSトランジスタと称すPM11,PM12,PM13、およびnチャネルMOSトランジスタ以下、NMOSトランジスタと称すNM11,NM12,NM13で構成される。PMOSトランジスタPM11の電流経路の一端はセンスアンプ4の電源電圧に接続され、他端はNMOSトランジスタNM11の電流経路の一端に接続される。NMOSトランジスタNM11の電流経路の他端は、接地電圧Vssに接続される。PMOSトランジスタPM12の電流経路の一端は電源電圧に接続され、他端はPMOSトランジスタPM13の電流経路の一端に接続される。PMOSトランジスタPM13の電流経路の他端は、NMOSトランジスタNM12の電流経路の一端に接続される。NMOSトランジスタNM12の電流経路の他端は、NMOSトランジスタNM13の電流経路の一端に接続される。NMOSトランジスタNM13の電流経路の他端は、接地される。PMOSトランジスタPM11およびNMOSトランジスタNM11の各ゲートには、PMOSトランジスタPM13の電流経路の他端とNMOSトランジスタNM12の電流経路の一端との接続点に共通に接続され、信号INVが与えられる。PMOSトランジスタPM13および上記NMOSトランジスタNM12の各ゲートには、PMOSトランジスタPM11の電流経路の他端とNMOSトランジスタNM11の電流経路の一端との接続点に共通に接続され、信号INVとは逆相の信号LATが与えられる。PMOSトランジスタPM12のゲートには信号RST_Pが与えられ、NMOSトランジスタNM13のゲートには信号STBnが与えられる。また、PMOSトランジスタPM11およびNMOSトランジスタNM11の各ゲートは、PMOSトランジスタPM21の電流経路の一端とNMOSトランジスタNM21の電流経路の一端との接続点にも共通に接続される。PMOSトランジスタPM21の電流経路の他端は、PMOSトランジスタPM22を介して、センスアンプ4の電源電圧に接続される。NMOSトランジスタNM21の電流経路の他端は、NMOSトランジスタSETトランジスタNM22の電流経路の一端に接続されるとともに、データバスSBUS線に接続される。これにより、NMOSトランジスタNM21の電流経路の他端、およびNMOSトランジスタNM22の電流経路の一端には、信号BUSが与えられる。NMOSトランジスタNM21のゲートには信号RST_Nが与えられ、PMOSトランジスタPM22のゲートには信号STBnが与えられる。PMOSトランジスタPM21のゲートには、キャパシタCaの一方の電極が接続されて、ノードSENの電位信号SENが与えられる。キャパシタCaの他方の電極には、クロックである信号CLKが与えられる。また、NMOSトランジスタNM22のゲートには、信号SETが与えられる。NMOSトランジスタNM22の電流経路の他端は、ノードCOM2に接続される。すなわち、NMOSトランジスタNM22の電流経路の他端は、NMOSトランジスタNM23の電流経路の一端とPMOSトランジスタPM23の電流経路の一端との接続点、および、NMOSトランジスタNM24の電流経路の一端とNMOSトランジスタNM25の電流経路の一端との接続点に、それぞれ接続される。NMOSトランジスタNM23の電流経路の他端は、PMOSトランジスタPM21のゲート、および、NMOSトランジスタNM26の電流経路の一端に、それぞれ接続される。NMOSトランジスタNM26の電流経路の他端は、ノードCOM3に接続される。すなわち、NMOSトランジスタNM26の電流経路の他端は、NMOSトランジスタNM25の電流経路の他端とPMOSトランジスタPM25の電流経路の一端との接続点、および、PMOSトランジスタPM26の電流経路の一端に、それぞれ接続される。PMOSトランジスタPM25の電流経路の他端およびPMOSトランジスタPM26の電流経路の他端には、電源電圧が共通に接続される。NMOSトランジスタNM23のゲートには信号XXLが、PMOSトランジスタPM23のゲートには信号INVが、NMOSトランジスタNM24のゲートには信号LATが、NMOSトランジスタNM25のゲートには信号BLXが、NMOSトランジスタNM26のゲートには信号HLLが、PMOSトランジスタPM25のゲートには信号QSWが、PMOSトランジスタPM26のゲートには信号SENが、それぞれ与えられる。PMOSトランジスタPM23の電流経路の他端とNMOSトランジスタNM24の電流経路の他端との共通接続点には、NMOSトランジスタクランプトランジスタNM29の電流経路の一端、NMOSトランジスタNM30の電流経路の一端、NMOSトランジスタNM31の電流経路の一端、および、PMOSトランジスタPM24の一端がそれぞれ接続される。NMOSトランジスタNM29の電流経路の他端には、NMOSトランジスタNM30の電流経路の他端、およびトランジスタ90の電流経路の一端に接続され、ゲートには信号BLCが与えられる。NMOSトランジスタNM30のゲートには、信号ACCが与えられる。NMOSトランジスタNM31の電流経路の他端は、PMOSトランジスタPM24の他端、および共通ソース線ソース線電圧SRCGNDに接続され、ゲートには信号INVが与えられる。PMOSトランジスタPM24のゲートには、信号LATが与えられる。トランジスタ90の電流経路の他端はビット線BLに接続され、ゲートに信号BLSが与えられる。また、トランジスタ90は、高耐圧型である。なお、上記各信号は、対応するカラムデコーダ6または制御回路10よりそれぞれ供給される。[センスアンプの動作]以下に、第1の実施形態に係るセンスアンプ4の動作について説明する。なお、ここでは、特に‘1’データの読み出し動作について説明する。まず、メモリセルの読み出しを行う前に、内部ラッチ回路90のデータをリセットする。より具体的には、NMOSトランジスタNM21およびPMOSトランジスタPM12のゲートに、リセット信号RST_N,RST_Pとして電圧Vddを与える。これにより、NMOSトランジスタNM21がオンし、PMOSトランジスタPM12がオフする。また、PMOSトランジスタPM22、およびNMOSトランジスタNM13のゲートに、信号STBnとして電圧Vddが与えられ、PMOSトランジスタPM22はオフ状態になり、NMOSトランジスタNM13はオン状態となる。このとき、NMOSトランジスタNM21がオンし、SBUS線には電圧Vssが与えられているため、ノードINV信号INVの電位は低下する。このため、ノードINVがゲートに接続されているPMOSトランジスタPM11はオン状態となり、NMOSトランジスタNM11はオフ状態となる。電源電圧から、PMOSトランジスタPM11の電流経路を介して、ノードLAT信号LATに電圧Vddが与えられる。ノードLATの電位が上昇し、ノードLATがゲートに接続されているPMOSトランジスタPM13はオフ状態となり、NMOSトランジスタNM12がオン状態となる。これにより、ノードINVに、NMOSトランジスタNM21,NM12およびNM13を介して接地電位が接続され、電圧Vssが印加される。すなわち、ノードINVの電位をリセット状態にする。このように、ビット線BLの充電を行う前に、内部ラッチ回路90をリセットしておく。その後、NMOSトランジスタNM21がオンしないようにリセット信号RST_Nの電位を下げる電圧Vssにする。次に、ビット線BLのプリチャージが行われる。ノードINVに電圧Vssが印加されているため、PMOSトランジスタPM23のゲートに信号INVとして‘L’レベル、NMOSトランジスタNM24のゲートに信号LATとして‘H’レベルが与えられる。そして、PMOSトランジスタPM25のゲートに信号QSWとして‘L’レベル、NMOSトランジスタNM25のゲートに信号BLXとして‘H’レベルの信号が与えられる。また、クランプトランジスタNM29のゲートに信号BLCとして‘H’レベルの信号が与えられる。これにより、PMOSトランジスタPM23、NMOSトランジスタNM24、PMOSトランジスタPM25、NMOSトランジスタNM25、およびNMOSトランジスタNM29がそれぞれオン状態となる。また、トランジスタ90のゲートに、トランジスタ90がオンとなるような十分な高電圧が与えられ、トランジスタ90はオン状態となる。本実施形態に係る読み出し動作におけるプリチャージの詳細については、後述する。このとき、PMOSトランジスタPM25、NMOSトランジスタNM25、PMOSトランジスタPM23、NMOSトランジスタNM24、NMOSトランジスタNM29、およびトランジスタ90の電流経路を介して、ビット線BLが所定の電位に充電される。後述するように、ビット線BLの所定の電位は、NMOSトランジスタNM29のゲートに与えられる信号BLCの電位によって決められる。また、NMOSトランジスタNM26のゲートに信号HLLとして‘H’レベルが与えられ、NMOSトランジスタNM26がオン状態とされる。これにより、キャパシタCaが充電され、ノードSENに電圧Vddが印加される。PMOSトランジスタPM22は、オフ状態である。次に、ノードSENの放電が行われる。すなわち、NMOSトランジスタNM26をオフ状態にし、NMOSトランジスタNM23をオン状態にする。すると、ノードSENからビット線BLに流れる電流によって、ノードSENの放電が行われる。所定の時間経過後、NMOSトランジスタNM23をオフ状態にすることで、ノードSENの放電が終了する。放電終了後、ノードSENの電位は、ビット線BLを流れる電流に依存した電位まで低下する。メモリセルに流れる電流を電流Icellとし、オンとみなされるメモリセルの電流とオフとみなされるメモリセルの電流の間のオン/オフを区別するための参照電流を電流Irefとする。また、電流IrefでノードSENを放電した時のノードSENに与えられる電圧を電圧Vrefとする。このとき、メモリセルがオンしている場合Icell>Iref、ノードSENには電圧Vref以下の電圧が与えられ、メモリセルがオフしている場合Icell<Iref、ノードSENには電圧Vref以上の電圧が与えられる。電圧Vrefは、電圧Vddと電圧Vrefの差がPMOSトランジスタPM21の閾値電圧の絶対値と等しくなるように設定されるVdd-Vref=|Vtp|。次に、メモリセルのデータのセンス読み出しが行われる。PMOSトランジスタPM22のゲートに信号STBとして電圧Vssが与えられ、PMOSトランジスタPM22をオン状態とする。また、セル電流Icell>Irefとなる場合、ノードSENに電圧Vref以下の電圧が与えられる。このため、PMOSトランジスタPM21がオン状態となる。したがって、PMOSトランジスタPM22およびPMOSトランジスタPM21を介して、ノードINVに電圧VDDが与えられる。その結果、PMOSトランジスタPM11およびNMOSトランジスタNM11のゲートに電圧Vddが与えられ、PMOSトランジスタPM11がオフ状態になり、NMOSトランジスタNM11がオン状態になる。したがって、ノードLATに、NMOSトランジスタNM11を介して接地電位が接続され、電圧Vssが印加される。このとき、PMOSトランジスタPM12のゲートには電圧Vssが与えられているため、PMOSトランジスタPM12はオン状態である。PMOSトランジスタPM13のゲートには電圧Vssが与えられているため、PMOSトランジスタPM13はオン状態である。また、NMOSトランジスタNM12のゲートには電圧Vssが与えられるため、NMOSトランジスタNM12はオフ状態である。また、NMOSトランジスタNM21のゲートには電圧Vssが与えられているため、NMOSトランジスタNM21はオフ状態である。このように、内部ラッチ回路90は電圧Vddを維持し続ける。すなわち内部ラッチ回路90は‘1’データを保持し続ける。そして、NMOSトランジスタNM31のゲートには電圧Vddが与えられ、NMOSトランジスタNM31はオン状態となり、ビット線BLを接地電位に落とす。以上のように、データの読み出し動作は、メモリセルの電流により、ノードSENを放電した後のノードSENの電位をセンスすることによって行われる。言い換えると、ビット線BLに流れる電流をセンスすることによってデータの読み出し動作が行われる。なお、電圧Vrefの値は、キャパシタCaの値やNMOSトランジスタNM26をオフ状態にしてから、NMOSトランジスタNM23をオフ状態にするまでの時間により変化させることができる。内部ラッチ回路90が保持するデータが‘1’データである場合、ノードINVは‘H’レベルとなる。これにより、ゲートに‘H’レベルの電圧が与えられるNMOSトランジスタNM31はオン状態となる。このため、NMOSトランジスタNM31の電流経路を介してビット線BLは接地電位に接続される。また、内部ラッチ回路90が保持するデータが‘0’データである場合、ノードINVは‘L’レベルとなる。これにより、ゲートに‘L’レベルの電圧が与えられるNMOSトランジスタNM31はオフ状態となる。このため、ビット線BLは接地電位に接続されない。[読み出し動作におけるプリチャージ]以下に、図9および図10を用いて、第1の実施形態に係る読み出し動作におけるプリチャージについて説明する。図10は、第1の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャートである。なお、ここでは、読み出し対象のメモリセルに接続された選択ソース線SL例えば、ソース線SL0および選択ビット線BL例えば、ビット線BL0、それ以外の非読み出し対象のメモリセルに接続された非選択ソース線SL例えば、ソース線SL1および非選択ビット線BL例えば、ビット線BL1~BLnに対するプリチャージについて説明する。また、本実施形態では、選択ソース線SL0および非選択ソース線SL1に印加される電圧はそれぞれに接続されたソース線駆動回路17-0,17-1によって独立して制御され、選択ビット線BL0および非選択ビット線BL1~BLnに印加される電圧はそれぞれに接続されたセンスアンプ4-0~4-nによって独立して制御される。なお、以下のタイミングチャートにおいて常に、選択ビット線BL0および非選択ビット線BL1~BLnのそれぞれに接続されたセンスアンプ4-0~4-nのトランジスタ90のゲートに、トランジスタ90がオン状態になるように十分な高電圧が印加されている。また、選択ビット線BL0および非選択ビット線BL1~BLnには、事前にNMOSトランジスタNM31を介して電圧Vssが印加されている接地されている。また、選択ビット線BL0に電圧Vsrc,Vblが印加される場合、PMOSトランジスタPM25、NMOSトランジスタNM25、およびPMOSトランジスタPM23を介して電圧Vsrc,Vblが印加され、電圧Vssが印加される場合、NMOSトランジスタNM31を介して電圧Vssが印加される。一方、非選択ビット線BL1~BLnにVsrc,Vssが印加される場合、NMOSトランジスタNM31を介して電圧Vss,Vsrcが印加される。図10に示すように、まず、時刻T0において、選択ソース線SL0および非選択ソース線SL1に電圧Vssが印加される。また、選択ビット線BL0および非選択ビット線BL1~BLnに電圧Vssが印加される。次に、時刻T1において、選択ソース線SL0に電圧Vsrcが印加され、非選択ソース線SL1に電圧Vblが印加される。この電圧Vblは、後に選択ビット線BL0に印加される電圧と同程度の大きさであり、電圧Vsrcよりも大きい。一方、選択ビット線BL0に接続されたセンスアンプ4-0のNMOSトランジスタNM29のゲートに、信号BLC以下、選択信号BLCと称すとして電圧VthVsrcVthは、NMOSトランジスタNM29の閾値電圧が与えられる。これにより、選択ビット線BL0に電圧Vsrcが印加される。また、非選択ビット線BL1~BLnに接続されたセンスアンプ4-1~4-nのNMOSトランジスタNM29のゲートに、信号BLC以下、非選択信号BLCと称すとして電圧VthVsrcが与えられる。これにより、非選択ビット線BL1~BLnに電圧Vsrcが印加される。次に、時刻T2において、選択信号BLCとして電圧VthVblが与えられる。これにより、選択ビット線BL0に電圧Vblが印加される。すなわち、選択ビット線BL0に印加される電圧が電圧Vsrcから電圧Vblに上昇する。このように、プリチャージにおいて、選択ビット線BL0に電圧Vblを印加し、選択ソース線0に電圧Vsrcを印加することで、これらに電位差を設ける。これにより、選択ビット線BL0および選択ソース線SL0に接続されたメモリセルの読み出しを可能にする。また、非選択ソース線SL1に選択ビット線BL0と同程度の電圧Vblを印加する。これにより、選択ビット線BL0と非選択ソース線SL1との間のリーク電流を低減することができる。次に、時刻T3において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。その後、時刻T4において、選択ソース線SL0、非選択ソース線SL0の電圧が電圧Vssに下降する。一方、選択信号BLCおよび非選択信号BLCがそれぞれ電圧Vthに下降することで、選択ビット線BL0および非選択ビット線BL1~BLnの電圧がそれぞれ電圧Vssに下降する。このようにして、本実施形態に係る読み出し動作におけるプリチャージが終了する。[効果]上記第1の実施形態によれば、3次元NANDフラッシュメモリにおける読み出し動作時のプリチャージにおいて、非選択ソース線SLのプリチャージ後に、選択ビット線BLのプリチャージを行う。より具体的には、時刻T1において非選択ソース線SLに電圧Vblを印加した後に、時刻T2において選択ビット線BLに非選択ソース線SLと同程度の電圧Vblを印加する。これにより、選択ビット線BLのプリチャージにおいて、非選択ソース線SLによるカップリングの影響を抑制することができ、オーバープリチャージを抑制することができる。その結果、読み出し動作の信頼性の向上を図ることができる。また、第1の実施形態では、選択ビット線BLのプリチャージは、2段階以下、第1プリチャージおよび第2プリチャージと称すで行われる。より具体的には、時刻T1において選択ソース線SLおよび非選択ソース線SLのプリチャージと同時に選択ビット線BLの第1プリチャージが行われ、その後、時刻T2において選択ビット線BLの第2プリチャージが行われる。これにより、1段階でプリチャージを行う場合と比較して、消費電流を抑制することができる。ここで、第1プリチャージにおいて、選択ソース線SLおよび非選択ソース線SLとのカップリングによって、選択ビット線BLが第1プリチャージの所望の電圧電圧Vsrcよりも上昇してしまうことがある。しかし、第1プリチャージにおいて選択ビット線BLが電圧Vsrc以上に昇圧されても、第2プリチャージにおける所望の電圧電圧Vblよりも昇圧されなければ問題ない。なお、第1の実施形態において、選択ビット線BLのプリチャージを2段階で行ったが、これに限らない。すなわち、ビット線BLのオーバープリチャージを抑制する観点から非選択ソース線SLのプリチャージ完了後であればよく、1段階または3段階以上で選択ビット線BLを電圧Vblまでプリチャージしてもよい。<第2の実施形態>図11乃至図13を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態は、第1の実施形態の変形例であり、選択ビット線BLと選択ソース線SLとの間にイコライザを設けることにより、選択ビット線BLの第1プリチャージ時に選択ビット線BLと選択ソース線SLとの電位をイコライズする等しくする例である。なお、第2の実施形態において、第1の実施形態と同様の点については説明を省略し、特に異なる点について説明する。[メモリセルアレイの構成例]以下に、図11を用いて、第2の実施形態に係るメモリセルアレイ5の構成例について説明する。図11は、第2の実施形態に係るブロックBLKを示す回路図である。図11に示すように、第2の実施形態において、第1の実施形態と異なる点は、ソース線SLがセンスアンプ4に接続される点である。より具体的には、ソース線SL0は、スイッチとなる高耐圧型のトランジスタ1-0の電流経路を介して、センスアンプ4-0~4-nに接続される。また、同様に、ソース線SL1は、スイッチとなる高耐圧型のトランジスタ1-1の電流経路を介して、センスアンプ4-0~4-nに接続される。すなわち、ソース線SL0は、トランジスタ1-0をオン状態にすることにより、後述するセンスアンプ4-0~4-nのトランジスタ50を介してビット線BL-0~BL-nに接続可能である。また、ソース線SL1は、トランジスタ1-1をオン状態にすることにより、センスアンプ4-0~4-nのトランジスタ50を介してビット線BL-0~BL-nに接続可能である。[センスアンプの構成例および動作]以下に、図12を用いて、第2の実施形態に係るセンスアンプ4の構成例および動作について説明する。図12は、第2の実施形態に係るセンスアンプ4を示す回路図である。図12に示すように、センスアンプ4センスアンプ4-0~4-nは、ビット線BLとソース線SLとの間に配置された高耐圧型のトランジスタ50を有する。トランジスタ50の電流経路の一端はトランジスタ90の他端およびビット線BLに接続され、ゲートには信号BIASが与えられる。トランジスタ50の電流経路の他端はノードBLBIASに接続され、スイッチとなるトランジスタ1-0,1-1を介してそれぞれ、ソース線SL0,SL1に接続される。読み出し動作において、トランジスタ50のオン/オフタイミングを制御することにより、ビット線BLとソース線SLとの電位のイコライズを制御する。すなわち、トランジスタ50は、イコライザスイッチとして機能する。図12では、読み出し動作において、ビット線BL例えば、ビット線BL0およびソース線SL0が選択であり、ビット線BL例えば、ビット線BL1~BLnおよびソース線SL1が非選択である場合を示す。このとき、トランジスタ1-0は、読み出し動作において常にゲートに十分な高電圧が印加されてオン状態である。このため、選択であるビット線BL0に接続されるセンスアンプ4-0のトランジスタ50のオン/オフのタイミングを制御することにより、ビット線BL0とソース線SL0との電位のイコライズを制御することができる。一方、トランジスタ1-1は、読み出し動作において常にオフ状態である。このため、ビット線BL0に接続されるセンスアンプ4-0のトランジスタ50のオン/オフに限らず、ビット線BL0とソース線SL1との電位はイコライズされない。すなわち、読み出し動作において、ソース線SL0に接続されたトランジスタ1-0のオン/オフ状態を設定したうえで、センスアンプ4-0のトランジスタ50のオン/オフタイミングを制御することで、ビット線BL0とソース線SL0との電位のイコライズを制御することができる。また、ソース線SL1に接続されたトランジスタ1-1のオン/オフ状態を設定したうえで、センスアンプ4-0のトランジスタ50のオン/オフタイミングを制御することで、ビット線BL0とソース線SL1との電位のイコライズを制御することができる。[読み出し動作におけるプリチャージ]以下に、図12および図13を用いて、第2の実施形態に係る読み出し動作におけるプリチャージについて説明する。図13は、第2の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャートである。なお、ここでは、読み出し対象のメモリセルに接続された選択ソース線SL例えば、ソース線SL0および選択ビット線BL例えば、ビット線BL0、それ以外の非選択ソース線SL例えば、ソース線SL1および非選択ビット線BL例えば、ビット線BL1~BLnに対するプリチャージについて説明する。なお、以下のタイミングチャートにおいて常に、選択ビット線BL0および非選択ビット線BL1~BLnのそれぞれに接続されたセンスアンプ4-0~4-nのトランジスタ90のゲートに、トランジスタ90がオン状態になるように十分な高電圧が印加されている。また、以下のタイミングチャートにおいて常に、選択ソース線SL0と各センスアンプ4-0~4-nとの間に接続されたトランジスタ1-0のゲートには、オン状態になるように十分な高電圧が印加されている。より具体的には、電圧Vsrcを通すために必要な十分な高電圧が印加されている。一方、非選択ソース線SL1と各センスアンプ4-0~4-nとの間に接続されたトランジスタ1-1は、オフ状態となっている。図13に示すように、まず、時刻T0において、選択ソース線SL0および非選択ソース線SL1に電圧Vssが印加される。また、選択ビット線BL0および非選択ビット線BL1~BLnに電圧Vssが印加される。次に、時刻T1において、選択ソース線SL0に電圧Vsrcが印加され、非選択ソース線SL1に電圧Vblが印加される。一方、選択信号BLCとして電圧VthVsrcが与えられる。これにより、選択ビット線BL0に電圧Vsrcが印加される。また、非選択信号BLCとして電圧VthVsrcが与えられる。これにより、非選択ビット線BL1~BLnに電圧Vsrcが印加される。さらに、選択ビット線BL0に接続されたセンスアンプ4-0のトランジスタ50のゲートに、信号BIAS以下、選択信号BIASと称すとして電圧VX4が印加される。この電圧VX4は、トランジスタ50をオン状態にし、電圧Vsrcを転送するために十分な大きさである。このとき、上述したように、選択ソース線SL0に接続されたトランジスタ1-0は、オン状態である。これにより、選択ビット線BL0の電位と選択ソース線SL0の電位とがイコライズされる。すなわち、選択ビット線BL0と選択ソース線SL0との間に位置するノードBLBIASの電位が電圧Vsrcとなる。また、非選択ソース線SL1に接続されたトランジスタ1-1は、オフ状態である。これにより、選択ビット線BL0の電位と非選択ソース線SL1の電位とはイコライズされない。一方、非選択ビット線BL1~BLnに接続されたセンスアンプ4-1~4-nのトランジスタ50のゲートに、信号BIAS以下、非選択信号BIASと称すとして選択信号BIASと同様に電圧VX4が印加される。これにより、非選択ビット線BL1~BLnの電位と選択ソース線SL0の電位とがイコライズされる。すなわち、非選択ビット線BL1~BLnと選択ソース線SL0との間に位置するノードBLBIASの電位が電圧Vsrcとなる。また、非選択ソース線SL1に接続されたトランジスタ1-1は、オフ状態であるため、非選択ビット線BL1~BLnの電位と非選択ソース線SL1の電位とはイコライズされない。すなわち、全ビット線BL選択ビット線BL0、非選択ビット線BL1~BLnの電位と選択ソース線SL0の電位とがイコライズされる一方、全ビット線BLの電位と非選択ソース線SL1の電位とはイコライズされない。次に、時刻T2において、選択信号BLCとして電圧VthVblが与えられる。これにより、選択ビット線BL0に電圧Vblが印加される。すなわち、選択ビット線BL0に印加される電圧が電圧Vsrcから電圧Vblに上昇する。また、選択信号BIASおよび非選択信号BIASとして電圧Vssが印加される。これにより、選択ビット線BL0に接続されたセンスアンプ4-0、および非選択ビット線BL1~BLnに接続されたセンスアンプ4-1~4-nのトランジスタ50がオフ状態となる。すなわち、選択ビット線BL0および非選択ビット線BL1~BLnと、ノードBLBIASおよび選択ソース線SL0とが導通せず、電位がイコライズされなくなる。次に、時刻T3において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。このとき、選択信号BIASおよび非選択信号BIASとして電圧VX4が印加される。これにより、全ビット線BLの電位と選択ソース線SL0の電位とがイコライズされる。すなわち、全ビット線BLの電圧および選択ソース線SL0の電圧が下降する際、これらの電位はイコライズされる。その後、時刻T4において、選択ソース線SL0、非選択ソース線SL1の電圧が電圧Vssに下降する。このとき、選択信号BIASとして電圧Vssが印加される。これにより、トランジスタ50がオフ状態となる。すなわち、選択ビット線B0Lと、ノードBLBIASおよび選択ソース線SL0とが導通せず、電位がイコライズされなくなる。一方、選択信号BLCおよび非選択信号BLCがそれぞれ電圧Vthに下降することで、選択ビット線BL0および非選択ビット線BL1~BLnの電圧がそれぞれ電圧Vssに下降する。このようにして、本実施形態に係る読み出し動作におけるプリチャージが終了する。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、選択ビット線BLと選択ソース線SLとの間にイコライザとして機能するトランジスタ50を設ける。これにより、選択ビット線BLの第1プリチャージ時において、選択ビット線BLと選択ソース線SLとを導通させて選択ビット線BLの電位と選択ソース線SLの電位とをイコライズする。これにより、選択ビット線BLおよび選択ソース線SLの電位を安定させることができる。すなわち、選択ソース線SLの発振を抑制することができ、読み出し動作の信頼性をより向上させることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"