"ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてON/OFFが切り換わり、ONとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有することを特徴とする半導体ウェハ。前記チップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子が、当該チップ領域とその隣のチップ領域との間のスクライブ領域のうちダイシング線と当該隣のチップ領域との間の領域に配置されており、前記ヒューズ素子を断線させる電流路が前記ダイシング線を横切って前記スイッチング素子に接続されていることを特徴とする請求項1に記載の半導体ウェハ。前記スクライブ領域を挟んで隣接する2つのチップ領域のうち一方のチップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子と他方のチップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子とが当該スクライブ領域内に当該スクライブ領域の長手方向に沿って交互に配置されていることを特徴とする請求項1または2に記載の半導体ウェハ。断線状態または非断線状態であるヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とをチップ領域に有するとともに、前記ヒューズ素子に接続され、かつ、前記チップ領域とスクライブ領域との境界線に至る配線が前記チップ領域に形成されたことを特徴とする半導体装置。ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてON/OFFが切り換わり、ONとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有する半導体ウェハを製造する工程と、前記スイッチング素子に制御信号を与えて前記ヒューズ素子を断線状態/非断線状態のうち所望の状態にする工程と、前記半導体ウェハを前記スクライブ領域の中心のダイシング線に沿って複数のチップに分離する工程とを具備することを特徴とする半導体装置の製造方法。上述したように、この種の半導体ウェハの各半導体チップ内のヒューズメモリは、ヒューズに流す電流を発生するために、Nチャネル電界効果トランジスタ等のスイッチング素子を補正データのビット数相当の個数だけ必要とする。しかしながら、これらのスイッチング素子は、ヒューズを溶断するに足る大きな電流を流すことができるものでなくてはならないため、素子サイズの大きなものとなり、半導体チップ内において大きな面積を占有する。このため、図4に示すような構成を持ったヒューズメモリを半導体ウェハにおける各半導体チップ内に設けると、各半導体チップの面積が大きくなり、1枚の半導体ウェハから得ることができる半導体チップの個数が減るという問題があった。本発明は、このような背景の下に案出されたものであり、ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくすることを目的とする。本発明は、ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてON/OFFが切り換わり、ONとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有することを特徴とする半導体ウェハを提供する。本発明では、半導体ウェハにおけるチップ領域内にヒューズ素子を形成し、このヒューズ素子のON/OFFを切り換えるスイッチング素子をチップ領域を囲むスクライブ領域に形成する。よって、本発明によると、チップ領域内にスイッチング素子を形成する従来技術に比べて、各半導体チップの回路面積を小さくすることができる。また、本発明は、ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてON/OFFが切り換わり、ONとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有する半導体ウェハを製造する工程と、前記スイッチング素子に制御信号を与えて前記ヒューズ素子を断線状態/非断線状態のうち所望の状態にする工程と、前記半導体ウェハを前記スクライブ領域の中心のダイシング線に沿って複数のチップに分離する工程とを具備する半導体装置の製造方法を提供する。この製造方法によれば、半導体装置の電気的特性を理想的な特性に近づけるための補正データが上記ヒューズ素子からなる補正データメモリに書き込まれており、かつ、ヒューズ素子の溶断に用いられたスイッチング素子をチップ領域内に含まず、その分だけチップ面積の小さな半導体装置を得ることができる。また、本発明は、上記製造方法により製造される半導体装置を提供する。すなわち、断線状態または非断線状態であるヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とをチップ領域に有するとともに、前記ヒューズ素子に接続され、かつ、前記チップ領域とスクライブ領域との境界線に至る配線が前記チップ領域に形成されたことを特徴とする半導体装置である。以下、図面を参照しつつ本発明の一実施形態について説明する。図1は、本発明の一実施形態である半導体装置の製造方法の手順を示すフローチャートである。図1に示すように、本実施形態における製造方法は、ウェハ処理工程、トリミング工程、及びダイシング工程の3つの工程を有する。ウェハ処理工程は、円盤状のシリコン基板に電界効果トランジスタなどの複数の素子とそれらの素子間を接続する配線とを形成して半導体ウェハを製造する工程である。トリミング工程は、半導体ウェハ内の各半導体チップにおけるトリミング対象となる回路以下、トリミング対象回路というの電気的特性を測定し、測定結果に基づいて補正データを作成し、補正データを当該半導体チップのヒューズメモリに書き込む工程である。ダイシング工程は、半導体ウェハをダイシングソーにより切断して複数の半導体チップに分離する工程である。以下、各工程の内容について順に説明する。図2は、ウェハ処理工程において製造された半導体ウェハ10の構成を示す図である。この半導体ウェハ10では、シリコン基板上に、幅W例えば、W=80μmのスクライブ領域SARを互いの間に挟んで複数個のチップ領域TARが形成されている。そして、半導体ウェハ10は、スクライブ領域SARの幅方向中心を通るダイシング線LNに沿って切断され、複数の半導体チップに分離されるようになっている。図2に示す例では、各チップ領域TAR内に、トリミング対象回路11とこの回路11を挟んで対向するヒューズメモリ12D及び12Uとが形成されている。ヒューズメモリ12Dは、高電位電源電圧VDDを供給するための高電位電源線と低電位電源電圧GNDこの例では接地電位を供給するための低電位電源線との間に直列に介挿されたM組のヒューズ素子F1及び定電流源IP1,ヒューズ素子F2及び定電流源IP2...ヒューズ素子FM及び定電流源IPMと、それらM組のヒューズ素子及び定電流源間の共通接続点P1,P2...PMに各々接続されたM個のインバータIN1,IN2...INMとを有する。ヒューズメモリ12Uは、高電位電源線及び低電位電源線間に直列に介挿されたM組のヒューズ素子FM1及び定電流源IPM1,ヒューズ素子FM2及び定電流源IPM2...ヒューズ素子F2M及び定電流源IP2Mと、それらM組のヒューズ素子及び定電流源間の共通接続点P1M1,P1M2...P2Mに各々接続されたM個のインバータINM1,INM2...IN2Mとを有する。以降は、ヒューズメモリ12Dにおけるヒューズ素子F1~FMとヒューズメモリ12Uにおけるヒューズ素子FM1~F2Mの各々を適宜ヒューズ素子Fmm=1~2Mと記し、ヒューズメモリ12Dにおける定電流源IP1~IPMとヒューズメモリ12Uにおける定電流源IPM1~IP2Mの各々を適宜定電流源IPmm=1~2Mと記し、ヒューズメモリ12DにおけるインバータIN1~INMとヒューズメモリ12UにおけるインバータINM1~IN2Mの各々を適宜インバータINmm=1~2Mと記す。また、この半導体ウェハ10では、各チップ領域TARについて、当該チップ領域TARと隣のチップ領域TARとの間のスクライブ領域SARのうちダイシング線LNと当該隣のチップ領域TARとの間の領域に、ダイシング線LNを跨いで当該チップ領域TAR内に至る配線を有するNチャネル電界効果トランジスタTSmm=1~2Mが形成されている。以上説明した各素子のうちヒューズ素子Fmm=1~2Mは、各々の非断線/断線によってトリミング対象回路11の出力特性の補正データ2Mビットのビットデータの第0ビット~第2M-1ビットを各々記憶する補正データメモリとしての役割を果たす。定電流源IPmm=1~2M及びインバータINmm=1~2Mは、ヒューズ素子Fmm=1~2Mが断線状態であるか否かを検出する検出回路としての役割を果たす。Nチャネル電界効果トランジスタTSmm=1~2Mは、制御信号に応じてON/OFFが切り換わり、ONとなることによりヒューズ素子Fmm=1~2Mを断線させる電流を発生するスイッチング素子としての役割を果たす。チップ領域TAR内における定電流源IP1~IPM及び低電位電源線の共通接続点R1~RMと上述した共通接続点P1~PMとからはヒューズメモリ12Dの外側のスクライブ領域SARに向かって2本の金属配線が伸びている。共通接続点R1~RMと共通接続点P1~PMからスクライブ領域SARに向かって伸びた2本の金属配線は、そのスクライブ領域SARのダイシング線LNを横切って同線LNと隣のチップ領域TARとの間にあるNチャネル電界効果トランジスタTS1~TSMのソース及びドレインに各々接続されている。また、チップ領域TAR内における定電流源IPM1~IP2M及び低電位電源線の共通接続点RM1~R2Mと上述した共通接続点PM1~P2Mとからはヒューズメモリ12Uの外側のスクライブ領域SARに向かって2本の金属配線が伸びている。共通接続点RM1~R2Mと共通接続点PM1~P2Mからスクライブ領域SARに向かって伸びた2本の金属配線は、そのスクライブ領域SARのダイシング線LNを横切って同線LNと隣のチップ領域TARとの間にあるNチャネル電界効果トランジスタTSM1~TS2Mのソース及びドレインに各々接続されている。そして、図2の拡大図に示すように、スクライブ領域SARを挟んで隣り合う2つのチップ領域TARのうち一方のチップ領域TAR内の共通接続点P1及びR1,P2及びR2...PM及びRMに接続されたNチャネル電界効果トランジスタTS1,TS2...TSMと他方のチップ領域TAR内の共通接続点PM1及びRM1,PM2及びRM2...P2M及びR2Mに接続されたNチャネル電界効果トランジスタTSM1,TSM2...TS2Mは、当該スクライブ領域SARの長手方向に沿って交互に配置されている。また、スクライブ領域SAR内には、Nチャネル電界効果トランジスタTS1,TS2...TS2Mの各ゲートに接続された針立て用電極PAD1、PAD2...PAD2Mが各々配置されている。これらの針立て用電極PAD1、PAD2...PAD2Mは、プローブ針を立てることが可能な十分な大きさの面積を有している。図1におけるトリミング工程では、半導体ウェハ10の各半導体チップを順次選択し、LSIテスタ等の測定装置に接続されたプローブカードのプローブ針を、選択した半導体チップのチップ領域TAR内に形成されたボンディングパッドと、スクライブ領域SARに形成された針立て用電極PAD1~PAD2Mに接触させる。そして、この状態において、測定機がプローブカードを介してチップ領域TAR内のトリミング対象回路11の電気的特性を測定し、当該チップ領域TAR内のトリミング対象回路11の電気的特性と理想特性とのずれを補正するための補正データ2Mビットのビットデータを作成し、補正データをチップ領域TAR内のヒューズメモリ12D及び12Uへ書き込む。この補正データの書き込みは次のようにして行われる。補正データにおける第iビット第0ビット~第2N-1ビットのうちの何れかのビットとして1を書き込む場合には、針立て用電極PADi1に対してNチャネル電界効果トランジスタTSi1をONにするゲート電圧を供給し、Nチャネル電界効果トランジスタTSi1をONにする。すると、高電位電源線→ヒューズ素子Fi1→Nチャネル電界効果トランジスタTSi1→低電位電源線という電流路が形成される。Nチャネル電界効果トランジスタTSi1のON抵抗は充分に小さいため、このような電流路が形成されると、ヒューズ素子Fi1に非常に大きな電流値の電流が流れる。この電流のジュール熱により、ヒューズ素子Fi1が焼き切れて断線状態になる。この状態でNチャネル電界効果トランジスタTSi1をOFFにすると、上記共通接続点Pi1の電位は低電位電源線の電位すなわち、Lレベルと等しくなり、インバータINi1からトリミング対象回路11に第iビットとして与えられる電圧は1を示すHレベルとなる。これに対して、補正データにおける第iビットとして0を書き込む場合には、針立て用電極PADi1に対してNチャネル電界効果トランジスタTSi1をOFFにするゲート電圧を供給し、Nチャネル電界効果トランジスタTSi1をOFFにする。このNチャネル電界効果トランジスタTSi1がOFF状態である状態すなわち、ヒューズ素子Fi1が切れていない状態では、上記共通接続点Pi1の電位は高電位電源線の電位すなわち、Hレベルと略等しくなり、インバータINi1からトリミング対象回路11に第iビットとして与えられる電圧は0を示すLレベルとなる。以上のようにして、ヒューズメモリ12D及び12Uへの補正データの書き込みが行われる。ダイシング工程では、ダイシング線LNに沿って切り込みを入れ、半導体ウェハ10を複数個の半導体チップに分離する。図3は、ダイシング工程によって分離された半導体チップ20の構成を示す図である。この半導体チップ20は、四方を切断面21U,21L,21D,21Rによって囲まれている。この半導体チップ20のチップ領域TARには、トリミング対象回路11と、トリミング工程において断線状態または非断線状態とされたヒューズ素子Fmm=1~2Mと、ヒューズ素子Fmm=1~2Mが断線状態であるか否かを検出する検出回路である定電流源IPmm=1~2M及びインバータINmm=1~2Mとが形成されている。また、この半導体チップ20のチップ領域TARには、チップ領域TAR内のヒューズ素子Fmm=1~2Mに直接接続され、チップ領域TARとその外側のスクライブ領域SARとの間の境界線に至る配線がある。また、半導体チップ20のスクライブ領域SARには、当該半導体チップ20の分離前に隣の半導体チップ20のヒューズ素子Fmm=1~2Mに接続されていたNチャネル電界効果トランジスタTSmm=1~2Mがある。以上説明した本実施形態では、半導体ウェハ10におけるチップ領域TAR内にヒューズ素子Fmm=1~2Mが形成されている。そして、トリミング工程後にはチップ領域TAR内の回路の電気的機能に対して不要となる素子であるNチャネル電界効果トランジスタTSmm=1~2Mが、チップ領域TARではなくその外のスクライブ領域SARに配置されている。よって、本実施形態によると、各半導体チップ20の回路面積を小さくして、半導体ウェハから得ることができる半導体チップの個数を増やし、半導体チップのコストを低減することができる。以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。1上記実施形態では、チップ領域TARにトリミング対象回路11とこの回路11を挟んで対向する2つのヒューズメモリ12D及び12Uがあった。しかし、チップ領域TARに設けるヒューズメモリ12D及び12Uの個数を1つにしてもよいし、3つ以上にしてもよい。2上記実施形態では、スクライブ領域SARの両側のチップ領域TARと接続されたNチャネル電界効果トランジスタTS1,TS2...TSMとNチャネル電界効果トランジスタTSM1,TSM2...TS2Mが当該領域SARの長手方向に沿って交互に配置されていた。しかし、Nチャネル電界効果トランジスタTS1,TS2...TSMとNチャネル電界効果トランジスタTSM1,TSM2...TS2Mとをスクライブ領域SARの延在方向の両側に分けて纏めて配置してもよい。3上記実施形態では、Nチャネル電界効果トランジスタTS1,TS2...TS2Mの各ドレインを金属配線によりチップ領域内の共通接続点P1~P2Mに各々接続するとともに、Nチャネル電界効果トランジスタTS1,TS2...TS2Mの各ソースを金属配線によりチップ領域TAR内の共通接続点R1~R2Mに各々接続した。しかし、半導体基板が低電位電源電圧GNDに固定されており、スクライブ領域SAR内においてNチャネル電界効果トランジスタTS1,TS2...TS2Mの各ソースが半導体基板に接続されている場合には、Nチャネル電界効果トランジスタTS1,TS2...TS2Mの各ソースとチップ領域TAR内の共通接続点R1~R2Mとを各々接続する金属配線を省略してもよい。4上記実施形態では、トリミング工程においてNチャネル電界効果トランジスタTS1~TS2MのON/OFF切り換えを可能にするために、各Nチャネル電界効果トランジスタTS1~TS2Mのゲートに接続された針立て用電極PAD1~PAD2Mをスクライブ領域SAR内に設け、測定機が補正データの各ビットに対応したゲート電圧を各針立て用電極PAD1~PAD2Mに与えた。しかし、このような針立て用電極PAD1~PAD2Mをスクライブ領域SAR内に設ける代わりに、例えばチップ領域TAR内に測定機から補正データを受け取って、補正データの各ビットに対応したゲート電圧を各Nチャネル電界効果トランジスタTS1~TS2Mのゲートに与える補正データ書き込み回路を設けてもよい。または、半導体チップ20内に配置した外部ピン接続用電極に各Nチャネル電界効果トランジスタTS1~TS2Mのゲートを接続してもよい。この場合、補正データ書き込み回路が出力する各ゲート電圧をスクライブ領域SAR内の各Nチャネル電界効果トランジスタTS1~TS2Mの各ゲートに伝達する金属配線を追加すればよい。5上記実施形態では、ヒューズを溶断する電流を発生するためのスイッチング素子としてNチャネル電界効果トランジスタを用いたが、他のスイッチング素子を用いてもよい。例えばスイッチング素子としてPチャネル電界効果トランジスタを使用してもよい。あるいはスイッチング素子として、バイポーラトランジスタを使用してもよい。"