"半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、前記半導体層内において、形成された第1のMOSトランジスタと、前記半導体層内において前記第1のMOSトランジスタに隣接して形成された第2のMOSトランジスタとを備え、前記第1のMOSトランジスタの前記半導体層は前記第2のMOSトランジスタの前記半導体層より厚い半導体装置。前記第1の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されている請求項1に記載の半導体装置。前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜を備え、前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されている請求項1に記載の半導体装置。前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されている第3の分離絶縁膜は、前記第1のMOSトランジスタの形成領域上の第1の領域と前記第2のMOSトランジスタ形成領域上の第2の領域と前記第1の領域と前記第2の領域の間で前記絶縁層に接する第3の領域が連続して成っている請求項1に記載の半導体装置。前記第2のMOSトランジスタのソースドレイン領域が前記絶縁層の上面に達する請求項2から請求項4のいずれか一項に記載の半導体装置。前記第1のMOSトランジスタのソースドレイン領域が前記絶縁層の上面に達しない請求項5に記載の半導体装置。前記第1のMOSトランジスタは高電圧部を構成し、前記第2のMOSトランジスタは低電圧部を構成する請求項5または請求項6に記載の半導体装置。前記第1のMOSトランジスタはメモリセルトランジスタを構成し、前記第2のMOSトランジスタはロジック回路を構成する請求項5または請求項6に記載の半導体装置。前記第1のMOSトランジスタは前記ソース領域と前記ドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成されたゲート電極を備え、前記ボディ領域の電位が外部より固定される請求項5から請求項8のいずれか一項に記載の半導体装置。前記第1のMOSトランジスタはフラッシュメモリを構成する請求項1から請求項9のいずれか一項に記載の半導体装置。しかし、このような従来の不揮発性半導体記憶装置には、以下のような問題があった。図47を参照して、この問題を説明する。上記の通り、データの書き込み動作においては、ソース領域102sに接地電位を印加した状態で、ドレイン領域102d及びコントロールゲート106に高電圧を印加する。このとき、衝突イオン化現象によって、チャネル領域及びドレイン領域102dの近傍に多数の電子-正孔対が発生する。SOI基板を用いた従来の不揮発性半導体記憶装置においては、ボディ領域は電気的にフローティングな状態であるため、正孔はボディ領域内に蓄積される。そのため、ボディ電位が上昇することによって、ソース領域102s、ドレイン領域102d、及びボディ領域から成る寄生バイポーラトランジスタが駆動し、その結果、ソース領域102sからドレイン領域102dに向かって寄生バイポーラ電流が流れて、誤動作が生じる。このように従来の不揮発性半導体記憶装置によると、ボディ領域が電気的にフローティングな状態であることに起因して、ボディ領域内に正孔が蓄積されることによって寄生バイポーラトランジスタが駆動して、誤動作が生じるという問題があった。本発明は、かかる問題を解決するために成されたものであり、ボディ領域内に正孔が蓄積されることを回避することにより、寄生バイポーラトランジスタの駆動に起因する誤動作が生じることのない不揮発性半導体記憶装置を得ること、並びに、定電圧ロジック回路部のMOSトランジスタのソースドレイン領域が構成するpn接合容量の増大に伴う、半導体装置の動作速度の低下および消費電力の増大を回避することを主な目的とするものである。本発明に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、半導体層の主面内に形成された、絶縁層との間に半導体層を有する第1の分離絶縁膜と、半導体層内において、形成された第1のMOSトランジスタと、半導体層内において第1のMOSトランジスタに隣接して形成された第2のMOSトランジスタとを備える。第1のMOSトランジスタの半導体層は第2のMOSトランジスタの半導体層より厚い。本発明によれば、第2のMOSトランジスタの半導体層が薄いため、第1のMOSトランジスタのソースドレイン領域を絶縁層の上面に達しないように形成することと、第2のMOSトランジスタのソースドレイン領域を絶縁層の上面に達するように形成することを、同一のイオン注入工程によって行うことができる。第2のMOSトランジスタのソースドレイン領域が絶縁層の上面に達するとそれが構成するpn接合容量の増大が抑えられ、半導体装置の動作速度の低下および消費電力の増大を回避することができる。実施の形態1.図1は、本発明の実施の形態1に係るフラッシュメモリの、メモリセルトランジスタの構造を示す断面図である。SOI基板1は、シリコン基板2、BOX層3、及びシリコン層4がこの順に積層された積層構造を成している。シリコン層4の上面内には、底面がBOX層3の上面に達しない、部分トレンチ分離型以下、単に部分分離型と称するの素子分離絶縁膜5が、選択的に形成されている。また、素子分離絶縁膜5によって規定される素子形成領域において、シリコン層4の上面内には、ボディ領域70を挟んで対を成すソース領域及びドレイン領域図1には現れないが形成されている。また、ボディ領域70が形成されている部分のシリコン層4の上面上には、ゲート酸化膜6、フローティングゲート7、絶縁膜8、及びコントロールゲート9がこの順に積層された積層構造が形成されている。該積層構造の側面に、絶縁膜から成るサイドウォール11図1には現れないが形成されることにより、ゲート電極構造が構成される。このように、互いに隣接するメモリセル同士を分離するための素子分離絶縁膜として、完全分離型の素子分離絶縁膜ではなく、部分分離型の素子分離絶縁膜5を採用することにより、素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4を介して、ボディ領域70の電位を外部から固定することができる。従って、ボディ領域70内に正孔が蓄積されることに起因する上記誤動作を回避することができ、ソース-ドレイン間の耐圧を高めることができる。その結果、高電圧を用いてデータの書き込み動作及び読み出し動作を実行し得るメモリセルトランジスタを得ることができる。また、メモリセルが形成されているメモリセルアレイ部のみならず、センスアンプ等の周辺回路が形成されている周辺回路部においても、部分分離型の素子分離絶縁膜5を採用することにより、同様にソース-ドレイン間の耐圧を高めることができる。図2は、フラッシュメモリのメモリセルアレイの構成の一部を抜き出して示す回路図である。図2では、5行×3列分の、合計15個のメモリセルの構成のみを示している。ここで、メモリセルアレイの行とは、後述の図3を参照してメモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向に垂直な方向を行方向と規定した場合の行を意味する。また、メモセルアレイの列とは、後述の図3を参照してメモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向を列方向と規定した場合の列を意味する。各メモリセルは、図1に示したメモリセルトランジスタをそれぞれ備えている。同一行に属するメモリセルに関しては、各メモリセルトランジスタのコントロールゲートCGが、共通のワード線に接続されている。例えば、メモリセルMC11~MC13が備える各メモリセルトランジスタのコントロールゲートCGは、ワード線WL1に共通に接続されている。また、同一行に属するメモリセルに関して、各メモリセルトランジスタのソースSは、共通のソース線に接続されている。例えば、メモリセルMC11~MC13が備える各メモリセルトランジスタのソースSは、ソース線SL1に共通に接続されている。また、各行のソース線SL1~SL5は、共通のソース線SL0に接続されている。また、同一列に属するメモリセルに関しては、各メモリセルトランジスタのドレインDが、共通のビット線に接続されている。例えば、メモリセルMC11~MC51が備える各メモリセルトランジスタのドレインDは、ビット線BL1に共通に接続されている。図3は、図2に示したメモリセルアレイの構成を有する、本実施の形態1に係る不揮発性半導体記憶装置の構造を示す上面図である。但し図3では、フローティングゲート、ワード線コントロールゲートを兼ねている、ソース線、及び素子分離絶縁膜の配置関係を模式的に示している。例えば、図3に示したフローティングゲート711,712,721は、図2に示したメモリセルMC11,MC12,MC21がそれぞれ備えるメモリセルトランジスタの各フローティングゲートFGに対応する。また、例えば、図3に示したソース領域Saは、図2に示したメモリセルMC11,MC21がそれぞれ備えるメモリセルトランジスタの各ソースSに対応し、図3に示したソース領域Sdは、図2に示したメモリセルMC31,MC41がそれぞれ備えるメモリセルトランジスタの各ソースSに対応する。また、例えば、図3に示したドレイン領域Daは、図2に示したメモリセルMC21,MC31がそれぞれ備えるメモリセルトランジスタの各ドレインDに対応し、図3に示したドレイン領域Ddは、図2に示したメモリセルMC41,MC51がそれぞれ備えるメモリセルトランジスタの各ドレインDに対応する。図3を参照して、ソース線SL1,SL2はソース領域Sa~Scを含み、ソース線SL3,SL4はソース領域Sd~Sfを含み、ソース線SL5はソース領域Sg~Siを含む。素子分離絶縁膜5は、異なる列に属するメモリセル同士を分離するように、各列間に帯状に延在して形成されている。図3においては、素子分離絶縁膜5が形成されている領域に、斜線のハッチングを施している。同一行に属する全てのソース領域は、素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4を介して、互いに電気的に接続されている。例えば、ソース領域Sa~Scは、上記部分のシリコン層4を介して電気的に接続されており、これにより、行方向に延在する帯状のソース線SL1,SL2が構成されている。このように本実施の形態1に係る不揮発性半導体記憶装置によれば、行方向に互いに隣接するソース領域同士は、部分分離型の素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4を介して、互いに電気的に接続され、これによりソース線SL1~SL5が構成される。そのため、ソース線SL1~SL5を形成するにあたって、素子分離絶縁膜5が形成されていない領域を各行間に設ける必要がないため、図49に示した従来の不揮発性半導体記憶装置と比較すると、メモリセルアレイ部の面積を削減することができる。図4は、図3に対応させて、本発明の実施の形態1の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。図4に示した不揮発性半導体記憶装置は、図3に示した不揮発性半導体記憶装置を基礎として、行方向に互いに隣接するソース領域同士例えばソース領域Saとソース領域Sbの間の素子分離絶縁膜5を除去し、その部分を不純物導入のための窓として使用することにより、素子分離絶縁膜5の除去により露出した部分のシリコン層4内に、後述する不純物導入領域10を形成したものである。図5~8は、それぞれ図4に示した線分X1~X4に沿った位置における断面構造を示す断面図である。図5を参照して、ボディ領域B11とボディ領域B12とは、素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4を介して、互いに電気的に接続されている。その結果、外部からシリコン層4に電圧を印加することにより、ボディ領域B11,B12の電位を同一の電位に固定することができる。図6を参照して、ソース領域Sdとソース領域Seとの間に位置するシリコン層4の上面内には、素子分離絶縁膜5を除去したことによって生じる凹部が形成されている。そして、素子分離絶縁膜5の除去により露出した部分の、ソース領域Sdとソース領域Seとの間に位置するシリコン層4内には、ソース領域Sd,Seと同一導電型の不純物導入領域10が形成されている。また、図8を参照して、ワード線WL3とワード線WL4との間の素子分離絶縁膜5が除去されている。そして、素子分離絶縁膜5の除去により露出した部分のシリコン層4内には、不純物導入領域10が形成されている。不純物導入領域10は、メモリセルトランジスタを形成した後、素子分離絶縁膜5を除去して上記凹部を形成し、その後、ソース領域と同一導電型の不純物を、イオン注入法によって上記凹部の底面からシリコン層4内に導入することによって形成される。なお、素子分離絶縁膜5を除去するにあたっては、図6,8に示したように、その下のシリコン層4が露出するまで完全に除去してもよく、あるいは一部のみを除去してもよい。図6,8に示すように、不純物導入領域10は、その底面がBOX層3の上面に達するように形成することが望ましい。これにより、不純物導入領域10の底面とシリコン層4との間にpn接合容量が生じることを回避することができ、ソース線の寄生容量を低減できるため、動作の高速化及び消費電力の低減を図ることができる。図7を参照して、ソース領域Sa,Sd,Sg及びドレイン領域Da,Ddは、BOX層3の上面に達している。ここで、ソース領域及びドレイン領域がBOX層の上面に達するとは、ソース領域及びドレイン領域の不純物拡散領域自体がBOX層の上面にそれぞれ到達する態様図7と、ソース領域及びドレイン領域とシリコン層とのpn接合部に生じる空乏層がBOX層の上面にそれぞれ到達する態様との両者を含む。この点に関しては、本明細書において以下同様である。BOX層3の上面に達するようにソース領域及びドレイン領域を形成することにより、ソース領域及びドレイン領域とシリコン層4との間に生じるpn接合容量を低減することができ、ソース線の寄生容量を低減できるため、動作の高速化及び消費電力の低減を図ることができる。このように本実施の形態1の変形例に係る不揮発性半導体記憶装置によれば、行方向に互いに隣接するソース領域同士の間に位置するシリコン層4内に、ソース領域と同一導電型の不純物導入領域10を形成した。そのため、ソース線SL1~SL5の抵抗を低減することができる。実施の形態2.上記実施の形態1に係る不揮発性半導体記憶装置では、図7に示したように、メモリセルトランジスタのソース領域及びドレイン領域は、BOX層3の上面に達するように深く形成されていた。しかしながら、図7に示すように、例えばボディ領域B21はソース領域Saとドレイン領域Daとによって左右から挟まれるため、チャネル長方向のボディ領域Daの幅は狭くなり、その結果、図7において紙面に垂直な方向に関してボディ抵抗が上昇するBulkLayoutCompatible018μmSOICMOSTechnologyUsingBodyFixedPartialTrenchIsolationYHiranoetal1999IEEEInternationalSOIConferenceOct1999pp131参照。本実施の形態2では、かかる不都合を回避し得る不揮発性半導体記憶装置を提案する。図9は、本発明の実施の形態2に係る不揮発性半導体記憶装置の構造を示す断面図である。図9は、図7に対応させて、一つのメモリセルトランジスタのみを拡大して示したものに相当する。メモリセルトランジスタのソース領域S及びドレイン領域Dは、BOX層3の上面に達しないように浅く形成されている。このようにBOX層3の上面に達しないソース領域S及びドレイン領域Dは、例えばシリコン層4の膜厚が150nmである場合、注入エネルギーが8keV、ドーズ量が4×1015/cm2の条件でAsNMOSの場合をイオン注入することによって形成することができる。また、図10は、図6に対応させて、本発明の実施の形態2に係る不揮発性半導体記憶装置の構造を示す断面図である。ソース領域SはBOX層3の上面に達しないように形成されているのに対して、不純物導入領域10は、上記実施の形態1と同様に、BOX層3の上面に達するように形成されている。このように本実施の形態2に係る不揮発性半導体記憶装置によれば、メモリセルトランジスタのソース領域S及びドレイン領域Dを、BOX層3の上面に達しないように形成したため、図9において紙面に垂直な方向に関してボディ抵抗が上昇することを回避することができる。また、図3,4を参照して、上記実施の形態1に係る不揮発性半導体記憶装置では、行方向に互いに隣接するメモリセル同士の間の領域を通してしかボディ電位を固定することができなかった。これに対して、本実施の形態2に係る不揮発性半導体記憶装置によれば、ソース領域S及びドレイン領域Dの各底面とBOX層3の上面との間にシリコン層4が存在するため、列方向に互いに隣接するメモリセル同士の間の領域を通しても、ボディ電位を固定することができる。その結果、ボディ電位の固定能力が高まり、ソース-ドレイン間の耐圧をさらに高めることができる。しかも、図10に示したように、不純物導入領域10はBOX層3の上面に達するように形成されているため、不純物導入領域10とシリコン層4との間にpn接合容量が生じることを回避することができる。従って、ソース領域及びドレイン領域をBOX層3の上面に達しないように形成することに伴うソース線の寄生容量の増大を、最小限に抑えることができる。実施の形態3.上記実施の形態1に係る不揮発性半導体記憶装置においては、ドレイン側のpn接合容量は、ランダムにアクセスされる、データの読み出し動作及び書き込み動作に対して影響を及ぼす。また、ソース側のpn接合容量は、一括に行われる、データの消去動作に対して影響を及ぼす。但し、これらの関係は、セル構造、書き込みや消去の方式、及びメモリセルアレイの構成によって異なる日経マイクロデバイス、2000年3月号、pp7475参照。図11は、本発明の実施の形態3に係る不揮発性半導体記憶装置の構造を示す断面図である。図11は、図7に対応させて、メモリセルMC31,MC41がそれぞれ備えるメモリセルトランジスタを拡大して示したものに相当する。ドレイン領域Da,Ddは、上記実施の形態1と同様に、BOX層3の上面に達するように深く形成されている。このようにBOX層3の上面に達するドレイン領域Da,Ddは、例えばシリコン層4の膜厚が150nmである場合、注入エネルギーが50keV、ドーズ量が4×1015/cm2の条件でAsNMOSの場合をイオン注入することによって形成することができる。一方、ソース領域Sdは、上記実施の形態2と同様に、BOX層3の上面に達しないように浅く形成されている。なお、本実施の形態3に係る不揮発性半導体記憶装置においても、メモリセルアレイの構成としては、図4に示したレイアウト構成をとることができる。この場合、ソース線の構造は図10に示した構造となる。このように本実施の形態3に係る不揮発性半導体記憶装置によれば、ドレイン領域をBOX層3の上面に達するように形成することによって、データの読み出し動作及び書き込み動作に関しては高速かつ低消費電力の動作を維持しつつ、ソース領域をBOX層3の上面に達しないように形成することによって、ボディ電位の固定能力を高めることができる。図12は、本実施の形態3の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。但し図12では、フローティングゲート、ワード線コントロールゲートを兼ねている、ソース線、及び素子分離絶縁膜の配置関係を模式的に示している。図49に示したメモリセルアレイのレイアウトと同様に、素子分離絶縁膜5が形成されていない領域が各行間に設けられており、ソース線SL1~SL5は、この領域内に形成されている。このとき、ソース線SL1~SL5は、BOX層3の上面に達しないように浅く形成されている。即ち、ソース線SL1~SL5の底面とBOX層3の上面との間には、シリコン層4が存在している。本実施の形態3の変形例に係る不揮発性半導体記憶装置によれば、ソース線SL1~SL5を挟んで列方向に互いに隣接するボディ領域の電位を、ソース線SL1~SL5の底面とBOX層3の上面との間に位置する部分のシリコン層4を介して、互いに固定することができる。従って、図3,4に示したレイアウトと比較すると、メモリセルアレイ部の面積を削減するという観点からは劣っているが、ボディ電位の固定能力に関しては非常に優れている。そのため、書き換え回数が多い等、ソース-ドレイン間に高耐圧が要求されるフラッシュメモリにおいては、図12に示したレイアウトを採用することが望ましい。なお、図12に示したレイアウトを採る不揮発性半導体記憶装置であっても、ドレイン領域はBOX層3の上面に達するように形成されているため、データの読み出し動作及び書き込み動作に関しては、高速かつ低消費電力の動作を維持することが可能である。実施の形態4.図13は、本発明の実施の形態4に係る半導体集積回路の構造を示す断面図である。SOI基板1は、フラッシュメモリのメモリセルアレイが形成されたメモリセルアレイ部と、フラッシュメモリの動作電圧よりも低い電圧で動作する低電圧ロジック回路が形成された、低電圧ロジック回路部とを有している。具体的に低電圧ロジック回路部には、フラッシュメモリ自体の周辺回路と、フラッシュメモリと組み合わせて使用される他のロジック回路とが形成されている。メモリセルアレイ部と低電圧ロジック回路部とは、シリコン層4の上面内に形成された、部分分離型の素子分離絶縁膜5によって互いに分離されている。また、メモリセルアレイ部におけるシリコン層4の膜厚と、低電圧ロジック回路部におけるシリコン層4の膜厚とは互いに等しい。メモリセルアレイ部に関して、シリコン層4の上面内には、互いに離間して対を成すソースドレイン領域12が形成されている。また、ソースドレイン領域12同士に挟まれる部分のシリコン層4の上面上には、ゲート酸化膜6、フローティングゲート7、絶縁膜8、及びコントロールゲート9がこの順に積層された積層構造が形成されている。また、該積層構造の側面にサイドウォール11が形成されて、ゲート電極構造が構成されている。ソースドレイン領域12は、上記実施の形態2と同様に、いずれもBOX層3の上面に達していない。但し、上記実施の形態3と同様に、ドレイン領域はBOX層3の上面に達し、ソース領域のみBOX層3の上面に達しないように構成してもよい。一方、低電圧ロジック回路部に関して、シリコン層4の上面内には、互いに離間して対を成すソースドレイン領域14が形成されている。また、ソースドレイン領域14同士に挟まれる部分のシリコン層4の上面上には、ゲート酸化膜6及びゲート電極13がこの順に積層された積層構造が形成されている。また、該積層構造の側面にサイドウォール11が形成されて、ゲート電極構造が構成されている。ソースドレイン領域14は、いずれもBOX層3の上面に達して形成されている。このように本実施の形態4に係る半導体集積回路によれば、メモリセルアレイ部においては、上記実施の形態2と同様にソースドレイン領域12が、あるいは上記実施の形態3と同様にソース領域のみが、BOX層3の上面に達しないように形成されているのに対して、低電圧ロジック回路部においては、ソースドレイン領域14はいずれもBOX層3の上面に達するように形成されている。従って、メモリセルアレイ部に関して上記実施の形態2,3に係る不揮発性半導体記憶装置よる効果を得ながら、低電圧ロジック回路部においては、ソースドレイン領域14とシリコン層4とによって構成されるpn接合容量の増大に伴う、動作速度の低下及び消費電力の増大を回避することができる。実施の形態5.図14は、本発明の実施の形態5に係る半導体集積回路の構造を示す断面図である。上記実施の形態4と同様に、SOI基板1は、メモリセルアレイ部と低電圧ロジック回路部とを有している。低電圧ロジック回路部におけるシリコン層4の膜厚は、メモリセルアレイ部におけるシリコン層4の膜厚よりも薄い。また、メモリセルアレイ部と低電圧ロジック回路部とは、シリコン層4の上面内に形成された、部分分離型の素子分離絶縁膜15によって互いに分離されている。メモリセルアレイ部には、上記実施の形態4と同様のメモリセルトランジスタが形成されている。また、低電圧ロジック回路部におけるシリコン層4の上面上には、上記実施の形態4と同様のゲート電極構造が構成されている。また、低電圧ロジック回路部におけるシリコン層4内には、BOX層3の上面に達するソースドレイン領域36が形成されている。シリコン層4の上面からソースドレイン領域12の底面までの深さは、シリコン層4の上面からソースドレイン領域36の底面までの深さに等しい。図14に示した構造は、aシリコン層4の膜厚が例えば200nmのSOI基板1を準備する工程と、b低電圧ロジック回路部におけるシリコン層4を、100nmの膜厚だけ上面からエッチングする工程と、c素子分離絶縁膜15を形成する工程と、dメモリセルアレイ部及び低電圧ロジック回路部において、ゲート電極構造をそれぞれ形成する工程と、e注入エネルギーが50keV、ドーズ量が4×1015/cm2の条件でAsNMOSの場合をイオン注入する工程とを、この順に実行することによって得られる。このように本実施の形態5に係る半導体集積回路によれば、上記実施の形態4と同様に、メモリセルアレイ部に関して上記実施の形態2,3に係る不揮発性半導体記憶装置よる効果を得ながら、低電圧ロジック回路部においては、ソースドレイン領域36とシリコン層4とによって構成されるpn接合容量の増大に伴う、動作速度の低下及び消費電力の増大を回避することができる。しかも、低電圧ロジック回路部におけるシリコン層4が予め薄膜化されているため、BOX層3の上面に達しないソースドレイン領域12と、BOX層3の上面に達するソースドレイン領域36とを、同一のイオン注入工程eによって形成することができる。実施の形態6.図15は、本発明の実施の形態6に係る半導体集積回路の構造を示す断面図である。本実施の形態6に係る半導体集積回路は、図13に示した上記実施の形態4に係る半導体集積回路を基礎として、メモリセルアレイ部と低電圧ロジック回路部との境界部分において、素子分離絶縁膜5の代わりに素子分離絶縁膜16を形成したものである。素子分離絶縁膜16は、BOX層3の上面に達する完全分離部40を、底面の一部に有している。図16~19は、素子分離絶縁膜16の第1の製造方法を工程順に示す断面図である特願平10-367265号。まず、シリコン層4の上面上に、酸化膜17及び窒化膜18をこの順に全面に形成する。次に、素子分離絶縁膜16の形成予定領域の上方に開口パターンを有するフォトレジスト19を、窒化膜18の上面上に形成する。次に、フォトレジスト19をマスクに用いて、窒化膜18、酸化膜17、及びシリコン層4をこの順にエッチングすることにより、凹部20を形成する。このとき、凹部20の底面とBOX層3の上面との間には、シリコン層4の一部が残っている図16。次に、凹部20の側面に、絶縁膜から成るサイドウォール21を形成する図17。図17に示すように、凹部20の底面の中心部分は、サイドウォール21から露出している。次に、サイドウォール21及びフォトレジスト19をマスクに用いて、BOX層3の上面が露出するまでシリコン層4をエッチングすることにより、凹部22を形成する図18。次に、凹部20,22内を絶縁膜によって充填した後、窒化膜18の底部が残る程度に、CMP法によって全体を研磨し、その後、残りの窒化膜18及び酸化膜17を除去することにより、完全分離部40を有する素子分離絶縁膜16を形成する図19。図20,21は、素子分離絶縁膜16の第2の製造方法を工程順に示す断面図である特願平10-367265号。まず、図16に示す構造を得た後、フォトレジスト19を除去する。次に、完全分離部40の形成予定領域の上方に開口パターンを有するフォトレジスト23を形成する図20。次に、フォトレジスト23をマスクに用いて、BOX層3の上面が露出するまでシリコン層4をエッチングすることにより、凹部24を形成する図21。次に、フォトレジスト23を除去した後、凹部20,24内を絶縁膜によって充填する。次に、窒化膜18の底部が残る程度に、CMP法によって全体を研磨し、その後、残りの窒化膜18及び酸化膜17を除去することにより、図19と同様に、完全分離部40を有する素子分離絶縁膜16を形成する。図22~24は、素子分離絶縁膜16の第3の製造方法を工程順に示す断面図である特願平11-177091号。まず、シリコン層4の上面上に、酸化膜17及び窒化膜18をこの順に全面に形成する。次に、完全分離部40の形成予定領域の上方に開口パターンを有するフォトレジスト25を、窒化膜18の上面上に形成する。次に、フォトレジスト25をマスクに用いて、BOX層3の上面が露出するまで、窒化膜18、酸化膜17、及びシリコン層4をこの順にエッチングすることにより、凹部26を形成する図22。次に、フォトレジスト25を除去した後、素子分離絶縁膜16の形成予定領域の上方に開口パターンを有するフォトレジスト27を、窒化膜18の上面上に形成する図23。次に、フォトレジスト27をマスクに用いて、窒化膜18、酸化膜17、及びシリコン層4をこの順にエッチングすることにより、凹部28を形成する。このとき、凹部28の底面とBOX層3の上面との間には、シリコン層4の一部が残っている。その後、フォトレジスト27を除去する図24。次に、凹部26,28内を絶縁膜によって充填した後、窒化膜18の底部が残る程度に、CMP法によって全体を研磨し、その後、残りの窒化膜18及び酸化膜17を除去することにより、図19と同様に、完全分離部40を有する素子分離絶縁膜16を形成する。図25~29は、素子分離絶縁膜16の第4の製造方法を工程順に示す断面図である特願2000-39484号。まず、シリコン層4の上面上に、酸化膜17、ポリシリコン膜29、及び窒化膜18をこの順に全面に形成する。次に、素子分離絶縁膜16の形成予定領域の上方に開口パターンを有するフォトレジスト30を、窒化膜18の上面上に形成する図25。次に、フォトレジスト30をマスクに用いて、窒化膜18、ポリシリコン膜29、酸化膜17、及びシリコン層4をこの順にエッチングすることにより、凹部31を形成する。このとき、凹部31の底面とBOX層3の上面との間には、シリコン層4の一部が残っている。その後、フォトレジスト30を除去する図26。次に、上記第2の製造方法と同様に、完全分離部40の形成予定領域の上方に開口パターンを有するフォトレジスト23をマスクに用いて、BOX層3の上面が露出するまでシリコン層4をエッチングすることにより、凹部32を形成する。その後、フォトレジスト23を除去する図27。次に、700~900°C程度の温度条件でウェット酸化することにより、凹部31,32の側面に酸化膜33を形成する図28。酸化膜33は、ポリシリコン膜29と酸化膜17との間、及び酸化膜17とシリコン層4との間に深く侵入する。そのため、酸化膜33のバーズビーク形状は顕著となる。次に、凹部31,32内を酸化膜34によって充填した後、酸化膜34の上面が窒化膜18の上面よりも低くなり過ぎない程度に、CMP法によってシリコン酸化膜34を研磨する図29。次に、窒化膜18、ポリシリコン膜29、及び酸化膜17を除去することにより、図19と同様に、完全分離部40を有する素子分離絶縁膜16を形成する。以上の説明では、図13に示した上記実施の形態4に係る半導体集積回路を基礎として、本実施の形態6に係る発明を適用する場合について説明したが、図14に示した上記実施の形態5に係る半導体集積回路を基礎として、本実施の形態6に係る発明を適用することもできる。図30は、上記実施の形態5に係る半導体集積回路を基礎とした場合の、本発明の実施の形態6に係る半導体集積回路の構造を示す断面図である。図30に示した半導体集積回路は、メモリセルアレイ部と低電圧ロジック回路部との境界部分において、図14に示した素子分離絶縁膜15の代わりに素子分離絶縁膜35を形成したものである。素子分離絶縁膜35は、BOX層3の上面に達する完全分離部41を、底面の一部に有している。図31~34は、図30に示した半導体集積回路の製造方法を工程順に示す断面図である。まず、シリコン基板2、BOX層3、及びシリコン層4がこの順に積層された積層構造を有するSOI基板1を準備する図31。次に、低電圧ロジック回路部におけるシリコン層4の上面を熱酸化して、シリコン酸化膜図示しないを形成する。熱酸化はシリコン層4の内部にも進行するため、シリコン酸化膜の底面は、メモリセルアレイ部におけるシリコン層4の上面よりも低い位置に存在することになる。次に、熱酸化によって形成した上記シリコン酸化膜を、エッチングによって除去する。これにより、低電圧ロジック回路部におけるシリコン層4の上面が、メモリセルアレイ部におけるシリコン層4の上面よりも低くなる図32。次に、素子分離絶縁膜16を形成する場合と同様の方法によって、メモリセルアレイ部と低電圧ロジック回路部との境界部分に素子分離絶縁膜35を形成する。また、メモリセルアレイ部及び低電圧ロジック回路部内において、部分分離型の素子分離絶縁膜5を形成する図33。次に、メモリセルアレイ部及び低電圧ロジック回路部において、シリコン層4の上面上に、ゲート電極構造をそれぞれ形成する図34。具体的には、メモリセルアレイ部にフローティングゲート材を予め形成しておき、例えばポリシリコンとタングステンシリサイドとのポリサイド構造を全面に形成した後、パターニングしてゲート電極構造とする。その後、ゲート電極構造及び素子分離絶縁膜5,35をマスクに用いて、シリコン層4内に不純物をイオン注入することによって、ソースドレイン領域12,36を形成し、図30に示した構造を得る。図13,14を参照すると、メモリセルアレイ部と低電圧ロジック回路部との境界部分には、部分分離型の素子分離絶縁膜5,15が形成されており、素子分離絶縁膜5,15の底面とBOX層3の上面との間には、シリコン層4が存在する。従って、メモリセルアレイ部及び低電圧ロジック回路部において発生したノイズが、この部分のシリコン層4を介して相互に伝搬しやすく、メモリセルトランジスタ及び低電圧ロジック回路は、相互にノイズの影響を受けやすかった。これに対して、本実施の形態6に係る半導体集積回路によれば、メモリセルアレイ部と低電圧ロジック回路部との境界部分には、完全分離部40,41を有する素子分離絶縁膜16,35が形成されている。従って、メモリセルアレイ部及び低電圧ロジック回路部におけるノイズが相互に伝搬し合うことを抑制することができ、ノイズの影響を受けにくい半導体集積回路を得ることができる。なお、以上の説明では、底面の一部に完全分離部40,41を有する素子分離絶縁膜16,35を形成する場合について説明したが、素子分離絶縁膜16,35を形成する代わりに、BOX層3の上面に到達する底面を有する完全分離型の素子分離絶縁膜を形成することによっても、上記と同様の効果が得られる。実施の形態7.図35は、本発明の実施の形態7に係る半導体集積回路の構成を模式的に示す上面図である。また、図36は、本発明の実施の形態7に係る半導体集積回路の断面構造を模式的に示す断面図である。図35,36に示すように、本実施の形態7に係る半導体集積回路は、上記低電圧ロジック回路部等を含む低電圧部と、低電圧部よりも高電圧を扱う高電圧部とを備えている。高電圧部は高電圧回路部とメモリセルアレイ部とを有しており、高電圧回路部と低電圧部とは、メモリセルアレイ部を挟んで基板の反対側に配置されている。高電圧回路部は、素子分離絶縁膜45によってメモリセルアレイ部と分離されている。また、低電圧部は、素子分離絶縁膜45によってメモリセルアレイ部と分離されている。図36に示すように、素子分離絶縁膜45は、底面の一部に完全分離部47を有している。但し、素子分離絶縁膜45の代わりに、完全分離型の素子分離絶縁膜を形成してもよい。メモリセルアレイ部には、部分分離型の素子分離絶縁膜5によって互いに分離された複数のメモリセルトランジスタが、行列状に形成されている。ここで、メモリセルアレイ部には、上記実施の形態1~3に係る発明を適用してもよい。また、低電圧部には、メモリセルトランジスタの駆動電圧よりも低い電圧で駆動される複数の低電圧トランジスタが形成されている。互いに隣接する低電圧トランジスタ同士は、素子分離絶縁膜5によって分離されている。ここで、メモリセルアレイ部及び低電圧部には、上記実施の形態4,5に係る発明を適用してもよい。また、高電圧回路部には、低電圧トランジスタの駆動電圧よりも高い電圧で駆動される複数の高電圧トランジスタが形成されている。互いに隣接する高電圧トランジスタ同士は、素子分離絶縁膜5によって分離されている。このように本実施の形態7に係る半導体集積回路によれば、高電圧回路部と低電圧部とを、メモリセルアレイ部を挟んで基板の反対側に配置したため、低電圧部が、ノイズの発生源となりやすい高電圧回路部の影響を受けることを抑制することができる。また、低電圧部とメモリセルアレイ部、及びメモリセルアレイ部と高電圧回路部とが、完全分離部47を有する素子分離絶縁膜45、あるいは完全分離型の素子分離絶縁膜によって互いに分離されているため、各領域で発生したノイズがシリコン層4を介して相互に伝搬し合うことを抑制でき、ノイズの影響を受けにくい半導体集積回路を得ることができる。図37は、本発明の実施の形態7の第1の変形例に係る半導体集積回路の構成を模式的に示す上面図である。高電圧回路部は、複数の回路ブロック42a~42dに分割されており、低電圧部は、複数の回路ブロック44a~44fに分割されている。そして、互いに隣接する回路ブロック同士は、素子分離絶縁膜45によって分離されている。本実施の形態7の第1の変形例に係る半導体集積回路によれば、高電圧回路部及び低電圧部において、回路ブロック間でのノイズの相互影響をそれぞれ抑制することができる。図38は、本発明の実施の形態7の第2の変形例に係る半導体集積回路の構成を模式的に示す上面図である。上記第1の変形例に係る半導体集積回路と同様に、高電圧回路部、メモリセルアレイ部、及び低電圧部の各領域間には素子分離絶縁膜45が形成されており、また、高電圧回路部及び低電圧部内の回路ブロック間にも素子分離絶縁膜45が形成されている。本実施の形態7の第2の変形例に係る半導体集積回路においては、レイアウトの都合上、高電圧回路部の一部と低電圧部の一部とが互いに隣接して配置されており、互いに隣接する部分の高電圧回路部と低電圧部との間には、素子分離絶縁膜45よりも幅広の素子分離絶縁膜46aが形成されている。素子分離絶縁膜46aは、素子分離絶縁膜45と同様に完全分離部47を有する素子分離絶縁膜、あるいは完全分離型の素子分離絶縁膜である。本実施の形態7の第2の変形例に係る半導体集積回路によれば、互いに隣接する部分の高電圧回路部と低電圧部との間に、素子分離絶縁膜45よりも分離性能の高い幅広の素子分離絶縁膜46aを形成したため、隣接部分の高電圧回路部と低電圧部との間でのノイズの相互影響を抑制することができる。また、本実施の形態7の第1,2の変形例に係る半導体集積回路において、低電圧部に、高周波のアナログ微小信号を扱う高周波RF:RadioFrequency回路を形成する場合は、高電圧回路部から最も離れて配置されている回路ブロック44f,44jに、高周波回路を形成することが望ましい。これにより、高電圧回路部で発生したノイズによって高周波回路が受ける影響を緩和することができる。さらに、図38を参照して、回路ブロック44jに高周波回路が形成されている場合に、回路ブロック44jと、これに隣接する回路ブロック44g,44iとの間に、分離性能の高い幅広の素子分離絶縁膜46bを形成してもよい。素子分離絶縁膜46bは、素子分離絶縁膜45と同様に完全分離部47を有する素子分離絶縁膜、あるいは完全分離型の素子分離絶縁膜である。これにより、回路ブロック44j以外の領域で発生したノイズによって高周波回路が受ける影響を、さらに緩和することができる。実施の形態8.図39は、本発明の実施の形態8に係る半導体集積回路の構成を模式的に示す断面図である。図39に示すように本実施の形態8に係る半導体集積回路は、図36に示した上記実施の形態7に係る半導体集積回路を基礎として、高電圧回路部及びメモリセルアレイ部における素子分離絶縁膜48,49を、低電圧部における素子分離絶縁膜5,45よりも深く形成したものである。素子分離絶縁膜48は部分分離型の素子分離絶縁膜であり、高電圧回路部内において、互いに隣接する高電圧トランジスタ同士、及びメモリセルアレイ部内において、互いに隣接するメモリセルトランジスタ同士の間に形成されている。また、素子分離絶縁膜49は、底面の一部に完全分離部50を有する素子分離絶縁膜であり、高電圧回路部とメモリセルアレイ部との間に形成されている。このように本実施の形態8に係る半導体集積回路によれば、高電圧回路部及びメモリセルアレイ部における素子分離絶縁膜48,49を、低電圧部における素子分離絶縁膜5,45よりも深く形成したため、低電圧部よりも高い電圧を扱う高電圧部において、素子分離絶縁膜48,49の分離耐圧を高めることができる。実施の形態9.図40は、本発明の実施の形態9に係る半導体集積回路の構成を模式的に示す断面図である。図40においては、上記実施の形態8における高電圧回路部及びメモリセルアレイ部をまとめて、高電圧部として記載している。後述の図41~43においても同様である。低電圧部において、素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4内には、チャネルカット層52が形成されている。また、高電圧部において、素子分離絶縁膜5の底面とBOX層3の上面との間に位置する部分のシリコン層4内には、チャネルカット層52よりも不純物濃度が高いチャネルカット層51が形成されている。このように本実施の形態9に係る半導体集積回路によれば、高電圧部に形成されるチャネルカット層51の不純物濃度を、低電圧部に形成されるチャネルカット層52の不純物濃度よりも高くしたため、高電圧部において素子間の分離耐圧を高めることができる。実施の形態10.図41~43は、本発明の実施の形態10に係る半導体集積回路の構造を示す断面図である。図41を参照して、SOI基板1の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。また、低電圧部におけるシリコン層4内には、チャネルドープ領域54が形成されており、高電圧部におけるシリコン層4内には、チャネルドープ領域54よりも不純物濃度が高いチャネルドープ領域53が形成されている。図42を参照して、SOI基板1の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。高電圧部に形成されているトランジスタのゲート酸化膜55の膜厚は、低電圧部に形成されているトランジスタのゲート酸化膜6の膜厚よりも厚い。図43を参照して、SOI基板1の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。高電圧部に形成されているトランジスタのゲート長は、低電圧部に形成されているトランジスタのゲート長よりも長い。図41~43に示した構造は、任意に組み合わせて使用してもよい。このように本実施の形態10に係る半導体集積回路によれば、高電圧部に形成されているトランジスタのしきい値電圧を、低電圧部に形成されているトランジスタのしきい値電圧よりも高く設定できるため、高電圧部において、トランジスタのパンチスルー耐性を高めることができる。実施の形態11.本発明の実施の形態11は、図7に示したように、ソース領域及びドレイン領域がともにBOX層3の上面に達する構造の不揮発性半導体記憶装置を対象とする。図44は、本発明の実施の形態11に係る、フラッシュメモリのメモリセルアレイの構成の一部を抜き出して示す回路図である。図44では、3行×3列分の、合計9個のメモリセルの構成のみを示している。同一行に属するメモリセルトランジスタは、共通のボディ線に接続されている。例えば、メモリセルMC11~MC13が備える各メモリセルトランジスタは、ボディ線BDL1に共通に接続されている。ワード線WL1~WL3は、ワード線の駆動回路601~603にそれぞれ接続されている。また、ボディ線BDL1~BDL3は、ボディ線の駆動回路611~613にそれぞれ接続されている。このとき、図44に示すように、駆動回路601~603と駆動回路611~613とは、メモリセルアレイを挟んで基板の反対側に配置するのが望ましい。一般的なフラッシュメモリにおいては、例えば、ソースSに0V、ドレインDに5V、コントロールゲートCGに12Vの電圧をそれぞれ印加して、フローティングゲートFG内にホットエレクトロンを注入することによって、データの書き込みを行う。本実施の形態11では、データの書き込み動作を行う際、ボディ線BDL1~BDL3にも電圧を印加する。図45は、データの書き込み時に、ワード線及びボディ線にそれぞれ印加されるワード線WL駆動信号及びボディ線BDL駆動信号の波形を示すタイミングチャートである。WL駆動信号は、時刻t1に、LレベルからHレベルに遷移している。このとき、BDL駆動信号がt1よりも早い時刻t2にLレベルからHレベルに遷移するように、ボディ線BDLを駆動するのが望ましい。即ち、ボディ線BDLをワード線WLに先立って駆動するのが望ましい。シリコンによって構成されるボディ線BDLは、シリサイド等によって構成されるワード線WLよりも抵抗が高く、信号の伝達速度が遅い。しかしながら、ワード線WLに先立ってボディ線BDLを駆動することにより、WL駆動信号に対してBDL駆動信号が遅延することを回避することができる。このように本実施の形態11に係る不揮発性半導体記憶装置によれば、データの書き込み動作を行う際に、ワード線WLとともにボディ線BDLも駆動する。これにより、メモリセルトランジスタのソースSからドレインDにバイポーラ電流も流すことができるため、書き込み効率の向上を図ることができる。例えば、ボディ線BDLに0.3Vの電圧を印加することにより、ワード線WLに印加する電圧を10Vに下げることが可能となる。これにより、消費電力の低減を図ることができる。また、駆動回路601~603と駆動回路611~613とは、メモリセルアレイを挟んで基板の反対側に配置されているため、ワード線WL及びボディ線BDLの各抵抗に起因する電圧降下の影響を相殺することができる。これにより、同一行に属する複数のメモリセルに関して、書き込み特性の均一化を図ることができる。なお、非選択のボディ線BDLには、駆動回路611~613から0Vの電圧を印加するか、あるいは、選択されたボディ線BDLとは逆極性の電圧例えば-0.3Vを印加するのが望ましい。これにより、ディスターブ不良の発生を回避することができる。"