"第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。前記接続導電層の形成工程では、前記第1プラグと前記第2プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成する、請求項1に記載の半導体装置の製造方法。前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、前記パッシベーション膜の形成工程では、前記接続導電層の上面において前記薄膜化処理によって露出された凹部を被覆するように、前記パッシベーション膜を形成する、請求項4に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成する際に、前記第1配線を当該第1配線層の内部に設け、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成する際に、前記第2配線を当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記第1の開口および前記第2の開口の形成工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、請求項1に記載の半導体装置の製造方法。前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、請求項1に記載の半導体装置の製造方法。前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、請求項1に記載の半導体装置の製造方法。前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、請求項8に記載の半導体装置の製造方法。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって形成されている、電子機器。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって形成されている、電子機器。第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって形成されている、電子機器。しかしながら、上記の固体撮像装置などの半導体装置においては、装置の信頼性や、製品の歩留まりなどを十分に向上することが困難な場合がある。したがって、本技術は、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供する。本技術の半導体装置の製造方法は、第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する。本技術の半導体装置の製造方法は、第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する。本技術の半導体装置の製造方法は、第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する。本技術の半導体装置および電子機器は、第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって形成されている。本技術の半導体装置および電子機器は、第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって形成されている。本技術の半導体装置および電子機器は、第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって形成されている。本技術においては、第1の開口と第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、第1プラグと第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する。そして、接続導電層において接続配線の上面を被覆するようにパッシベーション膜を形成する。このパッシベーション膜の形成工程では、高密度プラズマCVD法などのように埋め込み性に優れた成膜法で、SiO2などの絶縁膜を成膜することによって、パッシベーション膜を形成する。本技術によれば、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供することができる。実施形態について、図面を参照して説明する。なお、説明は、下記の順序で行う。1.実施形態1HDPCVD法でパッシベーション膜としてSiO2膜を形成する場合2.実施形態2塗布法でパッシベーション膜としてSiO2膜を形成する場合3.実施形態3ALD法でパッシベーション膜としてSiN膜を形成する場合4.その他<1.実施形態1>[A.装置構成]A-1カメラの要部構成図1は、実施形態1にかかるカメラの構成を示す図である。図1に示すように、カメラ40は、固体撮像装置1と、光学系42と、制御部43と、信号処理部44とを有する。各部について、順次、説明する。固体撮像装置1は、光学系42を介して被写体像として入射する入射光Hを、撮像面PSで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置1は、制御部43から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出し、電気信号として出力する。光学系42は、結像レンズや絞りなどの光学部材を含み、入射光Hを、固体撮像装置1の撮像面PSへ集光するように配置されている。制御部43は、各種の制御信号を固体撮像装置1と信号処理部44とに出力し、固体撮像装置1と信号処理部44とを制御して駆動させる。信号処理部44は、固体撮像装置1から出力された電気信号について信号処理を実施することによって、カラーデジタル画像を生成する。A-2固体撮像装置の全体構成固体撮像装置1の全体構成について説明する。図2,図3は、実施形態1にかかる固体撮像装置の全体構成を示す図である。図2は、ブロック図を示し、図3は、断面図を示している。図2に示すように、固体撮像装置1は、画素領域PAが設けられている。画素領域PAは、図2に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに並んで配置されている。すなわち、画素Pがマトリクス状に並んで配列されている。この画素領域PAが設けられた面は、図1に示した撮像面PSに相当する。この他に、固体撮像装置1は、図2に示すように、垂直駆動回路3と、カラム回路4と、水平駆動回路5と、外部出力回路7と、タイミングジェネレータ8とが、周辺回路として設けられている。垂直駆動回路3は、図2に示すように、画素領域PAにおいて水平方向xに並ぶ複数の画素Pの行ごとに電気的に接続されている。カラム回路4は、図2に示すように、列単位で画素Pから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路4は、CDSCorrelatedDoubleSampling;相関二重サンプリング回路図示なしを含み、固定パターンノイズを除去する信号処理を実施する。水平駆動回路5は、図2に示すように、カラム回路4に電気的に接続されている。水平駆動回路5は、たとえば、シフトレジスタを含み、カラム回路4で画素Pの列ごとに保持されている信号を、順次、外部出力回路7へ出力させる。外部出力回路7は、図2に示すように、カラム回路4に電気的に接続されており、カラム回路4から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路7は、AGCAutomaticGainControl回路7aとADC回路7bとを含む。外部出力回路7においては、AGC回路7aが信号にゲインをかけた後に、ADC回路7bがアナログ信号からデジタル信号へ変換して、外部へ出力する。タイミングジェネレータ8は、図2に示すように、垂直駆動回路3、カラム回路4、水平駆動回路5,外部出力回路7のそれぞれに電気的に接続されている。タイミングジェネレータ8は、各種パルス信号を生成し、垂直駆動回路3、カラム回路4、水平駆動回路5,外部出力回路7に出力することで、各部について駆動制御を行う。図3に示すように、固体撮像装置1は、センサ基板100と、ロジック基板200とを含み、ロジック基板200の上面にセンサ基板100が積層して貼り合わされている積層体である。センサ基板100と、ロジック基板200とのそれぞれは、図3に示すように、対面しており、その対面した面で互いに接合されている。このように、固体撮像装置1は、3次元積層構造であって、センサ基板100とロジック基板200とが積み重なっている。そして、詳細については後述するが、センサ基板100とロジック基板200とのそれぞれが、互いに電気的に接続されている。固体撮像装置1において、センサ基板100には、上述の図2で示した画素領域PAが設けられている。また、センサ基板100には、上述の図2で示した周辺回路の一部が設けられている。たとえば、上述の図2で示した垂直駆動回路3とタイミングジェネレータ8とが、画素領域PAの周辺に設けられている。固体撮像装置1において、ロジック基板200には、上述の図2で示した周辺回路のうち、センサ基板100に設けられなかった他の回路が設けられている。たとえば、上述の図2で示したカラム回路4と、水平駆動回路5と、外部出力回路7とが設けられている。なお、センサ基板100に周辺回路を設けず、ロジック基板200に、図2で示した周辺回路の全てを設けるように、構成しても良い。その他、ロジック基板200に代えて、配線基板を設けても良い。すなわち、機能が異なる複数の半導体チップを積み重ねて、固体撮像装置を構成しても良い。A-3固体撮像装置1の要部構成固体撮像装置1の要部構成について説明する。図4~図7は、実施形態1にかかる固体撮像装置の要部構成を示す図である。ここでは、図4は、上面図であり、センサ基板100側の面を示している。また、図5,図6は、断面図である。図5は、図4のP1-P2部分を示している。これに対して、図6は、図4のS1-S2部分を示している。図7は、画素Pの回路構成を示している。A-3-1上面構成の概要図4に示すように、固体撮像装置1は、チップ領域CAと、スクライブ領域LAとが、面xy面に設けられている。チップ領域CAは、図4に示すように、水平方向xと垂直方向yにおいて区画された矩形形状であって、上述した画素領域PA図2参照を含む。この他に、チップ領域CAは、周辺領域SAを含む。チップ領域CAにおいて、画素領域PAは、図4に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに並んで配置されている。チップ領域CAにおいて、周辺領域SAは、図4に示すように、画素領域PAの周囲に位置している。この周辺領域SAにおいては、図4に示すように、パッド部PADと、周辺回路部SKとが設けられている。スクライブ領域LAは、図4に示すように、チップ領域CAの周りを囲うように位置している。ここでは、スクライブ領域LAは、水平方向xと垂直方向yとのそれぞれに延在する部分を含み、チップ領域CAの周りで矩形を描くように設けられている。ダイシング前のウエハ図示無しには、チップ領域CAが複数並んで設けられており、スクライブ領域LAは、その複数のチップ領域CAの間において格子状に設けられている。このスクライブ領域LAでは、ブレードが当てられてダイシングが行われ、上述したチップ領域CAを備える固体撮像装置1に分割される。A-3-2断面構成の概要図5,図6に示すように、上記の固体撮像装置1は、センサ基板100と、ロジック基板200とを含み、それぞれが対面して貼り合わされている。センサ基板100は、図5,図6に示すように、半導体基板101を含む。半導体基板101は、たとえば、単結晶シリコンからなる。図5,図6に示すように、センサ基板100は、半導体基板101においてロジック基板200に対面する側の表面下面に、配線層110と絶縁膜120とが、順次、設けられている。配線層110と絶縁膜120とのそれぞれは、半導体基板101の表面下面の全体に渡って設けられている。図5に示すように、画素領域PAにおいては、半導体基板101の内部にフォトダイオード21が設けられている。センサ基板100において、半導体基板101の裏面上面には、図5,図6に示すように、絶縁膜102が設けられている。絶縁膜102は、半導体基板101の裏面上面の全体に渡って設けられている。また、半導体基板101の裏面上面側には、図5,図6に示すように、絶縁膜102を介して、パッシベーション膜401,遮光膜500,平坦化膜501が設けられている。そして、図5に示すように、画素領域PAにおいては、平坦化膜501上に、カラーフィルタCFとオンチップレンズOCLが設けられている。これに対して、パッド部PADでは、図6に示すように、平坦化膜501上に、レンズ材膜601が設けられている。図示を省略しているが、センサ基板100において、配線層110が設けられた下面側には、半導体回路素子図示無しが設けられている。具体的には、半導体回路素子図示無しは、画素領域PAにおいては、図7に示す画素トランジスタTrを構成するように設けられている。また、周辺領域SAにおいては、たとえば、図2に示した、垂直駆動回路3、タイミングジェネレータ8を構成するように、半導体回路素子図示無しが設けられている。ロジック基板200は、図5,図6に示すように、半導体基板201を含む。半導体基板201は、たとえば、単結晶シリコンからなる。ロジック基板200は、半導体基板201が、センサ基板100の半導体基板101に対面している。ロジック基板200の半導体基板201は、支持基板としても機能して、固体撮像装置1の全体の強度が確保される。ロジック基板200は、図5,図6に示すように、半導体基板201においてセンサ基板100に対面する側の表面上面に、配線層210と絶縁膜220とが、順次、設けられている。配線層210と絶縁膜220とのそれぞれは、半導体基板201の表面上面の全体に渡って設けられている。図示を省略しているが、ロジック基板200において、半導体基板201の表面上面側には、MOSトランジスタなどの半導体回路素子図示無しが設けられている。半導体回路素子図示無しは、たとえば、図2に示した、カラム回路4、水平駆動回路5、外部出力回路7を構成するように設けられている。そして、固体撮像装置1は、図5,図6に示すように、センサ基板100の絶縁膜120と、ロジック基板200の絶縁膜220とが接合面SMで接合されており、これにより、センサ基板100と、ロジック基板200との両者が貼り合わされている。固体撮像装置1は、図5に示すように、センサ基板100の半導体基板101において、配線層110が設けられた表面下面側とは反対側の裏面上面から入射する入射光Hを、フォトダイオード21が受光するように構成されている。つまり、固体撮像装置1は、裏面照射型CMOSイメージセンサである。A-3-3各部の詳細構成固体撮像装置1を構成する各部の詳細について、順次、説明する。aフォトダイオード21についてフォトダイオード21は、図5に示すように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。フォトダイオード21は、センサ基板100において、たとえば、厚みが1~30μmに薄膜化された半導体基板101に設けられている。フォトダイオード21は、被写体像として入射する入射光Hを受光して光電変換することによって、信号電荷を生成し蓄積するように形成されている。ここでは、図5に示すように、半導体基板101の裏面上面側であって、フォトダイオード21の上方には、カラーフィルタCF,マイクロレンズMLなどの各部が設けられている。このため、フォトダイオード21は、これらの各部を順次介して入射した入射光Hを、受光面JSで受光して光電変換が行われる。フォトダイオード21は、たとえば、信号電荷電子を蓄積するn型電荷蓄積領域図示なしを含み、そのn型電荷蓄積領域図示なしが、半導体基板101のp型半導体領域図示なしに設けられている。そして、そのn型電荷蓄積領域において、半導体基板101の表面側には、不純物濃度が高いp型半導体領域図示なしが、正孔蓄積層として設けられている。つまり、フォトダイオード21は、HADHoleAccumulationDiode構造で形成されている。図7に示すように、各フォトダイオード21は、アノードが接地されており、蓄積した信号電荷が、画素トランジスタTrによって読み出され、電気信号として垂直信号線27へ出力される。b画素トランジスタTrについて画素トランジスタTrは、上述したように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。画素トランジスタTrは、図7に示すように、転送トランジスタ22と、増幅トランジスタ23と、選択トランジスタ24と、リセットトランジスタ25とを含み、各画素Pにおいて、フォトダイオード21から信号電荷を電気信号として出力する。上述したように、図5では、画素トランジスタTrについて図示を省略しているが、画素トランジスタTrは、半導体基板101の表面下面に設けられている。具体的には、画素トランジスタTrを構成する各トランジスタ22~25は、たとえば、半導体基板101において画素Pの間を分離する領域に、活性化領域図示なしが形成されており、各ゲートがn型不純物を含むポリシリコンを用いて形成されている。画素トランジスタTrにおいて、転送トランジスタ22は、図7に示すように、フォトダイオード21で生成された信号電荷を、フローティングディフュージョンFDに転送するように構成されている。具体的には、転送トランジスタ22は、フォトダイオード21のカソードと、フローティングディフュージョンFDとの間に設けられている。そして、転送トランジスタ22は、ゲートに転送線26が電気的に接続されている。転送トランジスタ22では、転送線26からゲートに送信される転送信号TGに基づいて、フォトダイオード21において蓄積された信号電荷を、フローティングディフュージョンFDに転送する。画素トランジスタTrにおいて、増幅トランジスタ23は、図7に示すように、フローティングディフュージョンFDにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ23は、ゲートが、フローティングディフュージョンFDに電気的に接続されている。また、増幅トランジスタ23は、ドレインが電源供給線Vddに電気的に接続され、ソースが選択トランジスタ24に電気的に接続されている。増幅トランジスタ23は、選択トランジスタ24がオン状態になるように選択されたときには、定電流源Iから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ23では、選択トランジスタ24に選択信号が供給されることによって、フローティングディフュージョンFDにおいて、電荷から電圧へ変換された電気信号が増幅される。画素トランジスタTrにおいて、選択トランジスタ24は、図7に示すように、選択信号に基づいて、増幅トランジスタ23によって出力された電気信号を、垂直信号線27へ出力するように構成されている。具体的には、選択トランジスタ24は、選択信号が供給されるアドレス線28にゲートが接続されている。そして、選択トランジスタ24は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ23によって増幅された出力信号を、垂直信号線27に出力する。画素トランジスタTrにおいて、リセットトランジスタ25は、図7に示すように、リセットトランジスタ25は、増幅トランジスタ23のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ25は、リセット信号が供給されるリセット線29にゲートが電気的に接続されている。また、リセットトランジスタ25は、ドレインが電源供給線Vddに電気的に接続され、ソースがフローティングディフュージョンFDに電気的に接続されている。そして、リセットトランジスタ25は、リセット線29から送信されたリセット信号に基づいて、フローティングディフュージョンFDを介して、増幅トランジスタ23のゲート電位を、電源電圧にリセットする。各トランジスタ22,24,25の各ゲートは、水平方向xに並ぶ複数の画素Pからなる行単位で接続されており、その行単位で並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路図示なしによって供給される選択信号によって、水平ライン画素行単位で垂直な方向に順次選択される。そして、タイミングジェネレータ図示なしから出力される各種タイミング信号によって各画素Pのトランジスタが制御される。これにより、各画素Pにおける出力信号が垂直信号線27を通して画素Pの列毎にカラム回路図示なしに読み出される。そして、カラム回路で保持された信号が、水平駆動回路図示なしによって選択されて、外部出力回路図示なしへ順次出力される。cセンサ基板100の配線層110,絶縁膜120についてセンサ基板100において、配線層110は、図5,図6に示すように、半導体基板101のうち、カラーフィルタCF、マイクロレンズMLなどの各部が設けられた裏面上面とは反対側の表面下面に設けられている。つまり、センサ基板100において、配線層110は、半導体基板101のうち、ロジック基板200に対面する側の面下面に設けられている。配線層110は、図5に示すように、配線110Hと絶縁膜110Zとを含み、絶縁膜110Z内において、配線110Hが設けられている。配線層110は、いわゆる多層配線層であり、絶縁膜110Zを構成する層間絶縁膜と、配線110Hとが、交互に、複数回、積層されて形成されている。絶縁膜110Zは、絶縁材料を用いて形成されている。また、配線110Hは、導電性の金属材料を用いて形成されている。配線層110において、配線110Hは、図7で示した、転送線26,アドレス線28,垂直信号線27,リセット線29などの各配線として機能するように、複数が積層して形成されている。そして、図5,図6に示すように、配線層110において半導体基板101側とは反対側の表面下面には、絶縁膜120が設けられている。dロジック基板200の配線層210,絶縁膜220についてロジック基板200において、配線層210は、図5,図6に示すように、半導体基板201のうち、センサ基板100に対面する側の面上面に設けられている。配線層210は、図5に示すように、配線210Hと絶縁膜210Zとを含み、絶縁膜210Z内に配線210Hが設けられている。配線層210は、いわゆる多層配線層であり、絶縁膜210Zを構成する層間絶縁膜と、配線210Hとが、交互に、複数回、積層されて形成されている。絶縁膜210Zは、絶縁材料を用いて形成されている。また、配線210Hは、導電性の金属材料を用いて形成されている。配線層210において、配線210Hは、ロジック基板200の半導体基板201に設けられた半導体回路素子図示無しに電気的に接続する配線として機能するように、複数が積層して形成されている。そして、図5,図6に示すように、配線層210において半導体基板201側とは反対側の表面上面には、絶縁膜220が設けられている。eパッド部PADについてパッド部PADは、図4に示すように、周辺領域SAに設けられている。パッド部PADには、図6に示すように、パッド配線110P,210Pと、接続導電層301とが設けられている。パッド部PADに設けられた各部について順次説明する。e-1パッド配線110P,210Pについてパッド部PADには、図6に示すように、センサ基板100にパッド配線110Pが設けられている。これと共に、パッド部PADには、ロジック基板200にパッド配線210Pが設けられている。センサ基板100に設けられたパッド配線110Pは、他の配線110Hと同様に、図6に示すように、配線層110の内部に形成されている。また、センサ基板100のパッド配線110Pは、センサ基板100とロジック基板200との積層体において、ロジック基板200に設けられたパッド配線210Pよりも上方に設けられている。センサ基板100のパッド配線110Pは、他の配線110Hと電気的に接続されており、センサ基板100に設けた半導体回路素子図示無しや、その外部に設けた素子図示無しとの間を電気的に接続する。ロジック基板200に設けられたパッド配線210Pは、図6に示すように、配線層210を構成する他の配線210Hと同様に、絶縁膜210Z内に設けられている。ロジック基板200のパッド配線210Pは、他の配線210Hと電気的に接続されており、ロジック基板200に設けた半導体回路素子図示無しと、その外部に設けた素子図示無しとの間を電気的に接続する。そして、図6に示すように、センサ基板100のパッド配線110Pと、ロジック基板200のパッド配線210Pとの間は、接続導電層301によって電気的に接続されている。e-2接続導電層301についてパッド部PADには、図6に示すように、接続導電層301が設けられている。接続導電層301は、センサ基板100とロジック基板200とが貼り合わされた積層体の上面側に設けられている。接続導電層301は、導電性の金属材料によって形成されており、センサ基板100のパッド配線110Pと、ロジック基板200のパッド配線210Pとの間を電気的に接続している。接続導電層301は、たとえば、タンタルTaなどのバリアメタル層と、銅Cuをメッキすることで成膜した銅メッキ層とを順次積層することで設けられている。ここでは、接続導電層301は、図6に示すように、第1プラグ311と、第2プラグ321と、接続配線331とを含む。接続導電層301において、第1プラグ311は、図6に示すように、センサ基板100のパッド配線110Pの上方に設けられたパッド開口V1の内部に形成されている。また、第2プラグ321は、図6に示すように、ロジック基板200のパッド配線210Pの上方に設けられたパッド開口V2の内部に形成されている。具体的には、各パッド配線110P,210Pの上面から絶縁膜102の上面までの間を貫通するように、各パッド開口V1,V2が設けられている。各パッド開口V1,V2は、センサ基板100を構成する半導体基板101を貫通するように形成されている。つまり、第1プラグ311と第2プラグ321とのそれぞれは、TSVである。また、図示を省略しているが、各パッド開口V1,V2は、たとえば、上面が円形状になるように形成されている。各パッド開口V1,V2は、上側開口部V11,V21と下側開口部V12,V22とを含む。各パッド開口V1,V2において、上側開口部V11,V21と下側開口部V12,V22とのそれぞれは、深さ方向zにおいて積み重なるように設けられている。複数のパッド開口V1,V2のうち、センサ基板100のパッド配線110Pの上方に設けられたパッド開口V1は、上側開口部V11が、センサ基板100において配線層110の上部から、絶縁膜102の上面までの間を貫通するように設けられている。そして、パッド開口V1において、下側開口部V12は、パッド配線110Pの上面が露出するように設けられている。このパッド開口V1は、上側開口部V11の側面が絶縁膜102で被覆されており、第1プラグ311は、その絶縁膜102を介して、上側開口部V11、および、下側開口部V12の内部を埋め込むように設けられている。複数のパッド開口V1,V2のうち、ロジック基板200のパッド配線210Pの上方に設けられたパッド開口V2は、上側開口部V21が、ロジック基板200において、配線層210の上部から、絶縁膜102の上面までの間を貫通するように設けられている。この上側開口部V21は、他のパッド開口V1の上側開口部V11よりも深くなるように設ける点を除いて、同じ平面形状で形成されている。つまり、上側開口部V21の幅H21が、上側開口部V11の幅H11と同じになるように形成されている。そして、パッド開口V2において、下側開口部V22は、パッド配線210Pの上面が露出するように設けられている。パッド開口V2の下側開口部V22は、他のパッド開口V1の下側開口部V12よりも深い位置に設けられる点を除いて、同じ平面形状で形成される。つまり、下側開口部V22の幅H22が、下側開口部V12の幅H12と同じになるように形成される。このパッド開口V2は、上側開口部V21の側面が絶縁膜102で被覆されており、第2プラグ321は、その絶縁膜102を介して、上側開口部V21、および、下側開口部V22の内部を埋め込むように設けられている。接続導電層301において、接続配線331は、図6に示すように、センサ基板100においてロジック基板200に対面する下面とは反対側の上面側に設けられている。図6に示すように、センサ基板100を構成する半導体基板101の上面を被覆する絶縁膜102にトレンチTRが設けられている。トレンチTRは、複数のパッド開口V1,V2の上方に設けられており、接続配線331は、このトレンチTRの内部を埋め込むように形成されている。ここでは、接続配線331は、第1プラグ311と第2プラグ321との間を連結するように、第1プラグ311と第2プラグ321との上部に設けられている。接続配線331は、第1プラグ311および第2プラグ321と一体に形成されており、第1プラグ311および第2プラグ321を介して、各パッド配線110P,210Pの間を電気的に接続している。つまり、接続配線331は、再配線層RDLRe-DistributionLayerである。詳細については後述するが、図6に示すように、接続配線331は、上面に凹部331Cが設けられる場合がある。fパッシベーション膜401についてパッシベーション膜401は、図5,図6に示すように、半導体基板101において、配線層110が設けられた表面下面とは反対の裏面上面側にて、絶縁膜102を介して設けられている。ここでは、パッシベーション膜401は、センサ基板100とロジック基板200とが貼り合わされた積層体の上面側において、接続導電層301を被覆するように設けられている。パッシベーション膜401は、第1パッシベーション膜411と、第2パッシベーション膜412とを含む。第1パッシベーション膜411と、第2パッシベーション膜412とのそれぞれは、半導体基板101の裏面上面に順次積層されている。図6に示すように、パッド部PADでは、第1パッシベーション膜411は、接続配線331の上面に形成された凹部331Cの内面を被覆するように設けられている。第1パッシベーション膜411は、たとえば、SiN膜であって、接続配線331を構成する金属が外部へ拡散することを防止している。そして、第2パッシベーション膜412は、接続配線331の上面において、凹部331Cの内部を埋め込むように設けられている。g遮光膜500,平坦化膜501について遮光膜500は、図5に示すように、パッシベーション膜401の上面に設けられている。ここでは、遮光膜500は、半導体基板101の裏面上面において、画素Pの間に介在するように設けられている。つまり、遮光膜500は、フォトダイオード21の受光面JSに開口が設けられており、平面形状が格子状になるように形成されている。そして、図5,図6に示すように、遮光膜500が形成されたパッシベーション膜401の上面を被覆するように、平坦化膜501が設けられている。平坦化膜501は、光透過材料で形成されている。hカラーフィルタCFについてカラーフィルタCFは、図5に示すように、画素領域PAにおいて、半導体基板101の裏面上面側に設けられている。ここでは、半導体基板101の裏面上面には、図5に示すように、絶縁膜102,パッシベーション膜401,平坦化膜501が設けられており、カラーフィルタCFは、その平坦化膜501の上面に形成されている。カラーフィルタCFは、半導体基板101の裏面上面側からオンチップレンズOCLを介して入射する入射光Hが着色されて透過するように形成されている。たとえば、カラーフィルタCFは、入射光Hとして入射する可視光線のうち、所定の波長領域の光が選択的に透過するように形成されている。カラーフィルタCFは、たとえば、赤色フィルタ層図示なし、緑色フィルタ層図示なし、青色フィルタ層図示なしを含み、ベイヤー配列で、その3原色の各フィルタ層が、各画素Pに対応するように配置されている。iオンチップレンズOCL,レンズ材膜601についてオンチップレンズOCLは、図5に示すように、画素領域PAにおいて、複数の画素Pのそれぞれに対応して設けられている。オンチップレンズOCLは、半導体基板101の裏面上面側において、カラーフィルタCFの上面に設けられている。オンチップレンズOCLは、半導体基板101の裏面上面から上方に凸状に突き出た凸レンズであり、半導体基板101の裏面上面側から入射する入射光Hをフォトダイオード21へ集光する。詳細については後述するが、オンチップレンズOCLは、カラーフィルタCFを介して平坦化膜501の上面に成膜されたレンズ材層601図6参照を加工することで形成されている。レンズ材層601は、図6に示すように、パッド部601を含む周辺領域SAでは、オンチップレンズOCLに加工されずに、平坦化膜501の上面を被覆するように設けられている。[B]製造方法上記の固体撮像装置1を製造する製造方法の要部について説明する。図8~図17は、実施形態1において、固体撮像装置の製造方法の要部を示す図である。図8は、製造フロー図である。図9~図17は、図6と同様に、パッド部PADの断面を示す図である。図5と同様な断面については、図示を省略しているが、図9~図17と同様に、各部が形成される。本実施形態では、図9~図17に示すように、図8に示す各ステップを実施する。その後、スクライブ領域LAにおいて、ブレード図示なしを用いてダイシングすることによって、固体撮像装置1が製造される。下記より、固体撮像装置1を製造する際の各製造工程について、順次、説明する。B-1センサ基板100の形成まず、図8に示すように、センサ基板100を形成するST10。ここでは、図9に示すように、半導体基板101の表面上面に、配線層110、絶縁膜120などの各部を設けることで、センサ基板100を形成する。本ステップでは、センサ基板100を構成する半導体基板101の裏面図9では上面,図5,図6では下面側には、絶縁膜102などの各部を形成しない。本ステップでは、図9に示す工程に先立って、半導体基板101の画素領域PAに、フォトダイオード21を設ける図5参照。また、半導体基板101の表面図9では上面側に、画素トランジスタTr図7参照などの半導体回路素子図示無しを設ける。そして、図9に示すように、半導体基板101の表面上面の全体を被覆するように、配線層110を設ける。つまり、半導体基板101においてロジック基板200に対面する面に配線層110を形成する。具体的には、絶縁膜110Zを構成する層間絶縁膜と、パッド配線110Pを含む配線110H図5参照とを、交互に形成することで、配線層110を設ける。たとえば、アルミニウムなどの金属材料を用いてパッド配線110Pなどの配線110H図5参照を形成する。また、シリコン酸化物を用いて、絶縁膜110Z図5参照を形成する。つまり、パッド配線110Pを配線層110の内部に設ける。そして、配線層110を介して、半導体基板101の表面図9では上面、図5,図6では下面の全体を被覆するように、絶縁膜120を設ける。たとえば、シリコン酸化膜を、絶縁膜120として設ける。この他に、シリコン窒化膜を、絶縁膜120として設けてもよい。B-2ロジック基板200の形成つぎに、図8に示すように、ロジック基板200を形成するST20。ここでは、図10に示すように、半導体基板201の表面上面に、配線層210と絶縁膜220とを、順次、形成することで、ロジック基板200を設ける。本ステップでは、図10に示す工程に先立って、半導体基板201の表面上面側に、半導体回路素子図示無しを設ける。そして、図10に示すように、半導体回路素子図示無しが設けられた半導体基板201の表面上面全体を被覆するように、配線層210を設ける。つまり、半導体基板201においてセンサ基板100に対面する面に配線層210を形成する。具体的には、絶縁膜210Zを構成する層間絶縁膜と、パッド配線210Pを含む配線210H図5参照とを、交互に、複数回、積層することで、配線層210を設ける。たとえば、アルミニウムなどの金属材料を用いてパッド配線210Pなどの配線210H図5参照を形成する。つまり、パッド配線210Pを配線層210の内部に設ける。また、シリコン酸化物を用いて、絶縁膜210Z図5参照を形成する。この後、その配線層210の表面上面の全体を被覆するように、絶縁膜220を設ける。たとえば、シリコン酸化膜を、絶縁膜220として設ける。この他に、シリコン窒化膜を、絶縁膜220として設けてもよい。B-3センサ基板100とロジック基板200との貼り合わせつぎに、図8に示すように、センサ基板100とロジック基板200とを貼り合わせるST30。ここでは、図11に示すように、センサ基板100の配線層110と、ロジック基板200の配線層210とを対面させる。そして、センサ基板100の絶縁層120と、ロジック基板200の絶縁層220との間を接合することで、両者を貼り合わせる。たとえば、プラズマ接合によって、この貼り合わせを実施する。B-4センサ基板100の薄膜化つぎに、図8に示すように、センサ基板100を薄膜化するST40。ここでは、図12に示すように、センサ基板100を構成する半導体基板101において、ロジック基板200に対面する面下面に対して反対側の面上面について、たとえば、薄膜化処理を実施することで、センサ基板100を薄膜化する。たとえば、CMPChemicalMechanicalPolishing処理を、薄膜化処理として実施する。B-5トレンチTR,パッド開口V1,V2の形成つぎに、図8に示すように、トレンチTR,パッド開口V1,V2を形成するST50。ここでは、図13に示すように、センサ基板100を構成する半導体基板101の上面を被覆する絶縁膜102にトレンチTRを設ける。また、図13に示すように、センサ基板100のパッド配線110Pの上方にパッド開口V1を設ける。これと共に、ロジック基板200のパッド配線210Pの上方にパッド開口V2を設ける。各パッド開口V1,V2については、各パッド配線110P,210Pの上面から絶縁膜102の上面までの間を貫通するように設ける。つまり、各パッド開口V1,V2が、センサ基板100を構成する半導体基板101を貫通するように形成する。本実施形態においては、各パッド開口V1,V2について、上側開口部V11,V21と下側開口部V12,V22とが、深さ方向zで積み重なるように設ける。また、上側開口部V11,V21の内面を被覆するように絶縁膜102を設ける。具体的には、本工程では、まず、図13に示すように、センサ基板100の構成する半導体基板101の裏面上面に、絶縁膜102を構成する層として、たとえば、シリコン酸化膜を設ける。そして、そのシリコン酸化膜を加工することによってトレンチTRを設ける。そして、トレンチTRの底面について加工することによって、パッド開口V1,V2を構成する上側開口部V11,V21を設ける。ここでは、パッド開口V1を構成する上側開口部V11については、センサ基板100のパッド配線110Pの上面が露出しない位置から上方に位置する部分を除去することで形成する。つまり、センサ基板100に設けられたパッド配線110Pの手前まで開口することで、上側開口部V11を設ける。これに対して、パッド開口V2を構成する上側開口部V21については、ロジック基板200のパッド配線210Pの上面が露出しない位置から上方に位置する部分を除去して形成する。つまり、ロジック基板200に設けられたパッド配線210Pの手前まで開口することで、上側開口部V21を設ける。そして、絶縁膜102を構成する層として、上側開口部V11,V21の内面を被覆するように、シリコン酸化膜を設ける。そして、上側開口部V11,V21の底部を加工することで、下側開口部V12,V22を設ける。ここでは、センサ基板100のパッド配線110Pの上面が露出するように、下側開口部V12を設ける。すなわち、センサ基板100の配線層110においてパッド配線110Pの上面が露出して、その上部が貫通するように、下側開口部V12を形成する。これと共に、ロジック基板200のパッド配線210Pの上面が露出するように、下側開口部V22を設ける。すなわち、センサ基板100とロジック基板200との積層体において、ロジック基板200のパッド配線210Pの上面が露出して、その上部が貫通するように、下側開口部V22を形成する。たとえば、各パッド配線110P,210Pの上方に設けられた部分を同時に除去するように、エッチバック処理を実施することで、各下側開口部V12,V22を形成する。たとえば、下記の条件になるように、各部を形成する。トレンチTRについて深さDT...100nm~1μm長さL...10μm以上幅W...2μm以上パッド開口部V1について深さD1...3~7μmトレンチTRの底面からパッド配線110Pの上面までの距離上部開口部V11の幅H11...1.5~5.5μm下部開口部V12の幅H12...1~5μmパッド開口部V2について深さD2...5~15μmトレンチTRの底面からパッド配線210Pの上面までの距離上部開口部V21の幅H11...1.5~5.5μm下部開口部V22の幅H12...1~5μmなお、上記においては、トレンチTRの形成後に、パッド開口V1,V2を形成したが、上記と異なり、パッド開口V1,V2の形成を先に実施した後に、トレンチTRを形成してもよい。B-6センサ基板100とロジック基板200との接続つぎに、図8に示すように、センサ基板100とロジック基板200とを接続するST60。センサ基板100とロジック基板200とを接続する際には、図14~図17に示す各工程を順次実施する。これにより、パッド部PADに接続導電層301を設けて、センサ基板100のパッド配線110Pと、ロジック基板200のパッド配線210Pとの間を電気的に接続する。本ステップでは、図14に示すように、メタル層301Mを形成する。ここでは、バリアメタル層図示なしを介在して、金属材料をトレンチTR、パッド開口V1,V2の内部に埋め込むと共に絶縁層102の上面を被覆することで、メタル層301Mを形成する。図示を省略しているが、バリアメタル層図示なしについては、絶縁膜102を介して上側開口部V11,V21の側面を被覆すると共に、下側開口部V12,V22の側面および底面を被覆するように設ける。また、トレンチTRの側面および底面を被覆するように、バリアメタル層図示なしを設ける。たとえば、下記の条件でバリアメタル層図示なしを形成する。バリアメタル層の形成条件材料:Ta、または、TaとTaNとの積層体膜厚:10~200nm程度成膜方法:スパッタリング法そして、メタル層301Mについては、絶縁膜102,バリアメタル層図示なしを介して、上側開口部V11,V21と下側開口部V12,V22との内部を埋め込むように設ける。また、バリアメタル層図示なしを介して、トレンチTRの側面および底面を被覆するようにメタル層301Mを設ける。たとえば、下記の条件でメタル層301Mを形成する。メタル層301Mの形成条件材料...CuトレンチTRの底面からの厚みDT0...1~5μm成膜方法...電解メッキ法この電解メッキは、たとえば、2ステップデポジション法で行う。具体的には、1ステップ目では、電流を、たとえば、0.1~5Aアンペアに設定し、膜厚が50~200nm程度のCuを成膜する。次に、2ステップ目では、電流を、たとえば、1~8Aに設定し、膜厚が800nm~5μm程度のCuを成膜する。このとき、ウエハ回転数や添加材については、適宜調整する。つまり、第1プラグ311と第2プラグ321と接続配線331とを形成する部分図6参照を被覆するように、銅をメッキ法でメタル層301Mを成膜する。このとき、図14に示すように、メタル層301Mは、微細な空隙であるピットPITを含むように形成される。たとえば、サイズが1~20nmの空隙が、ピットPITとして複数形成される。ピットPITは、めっき装置のアノード側において酸素O2の気泡が発生し、めっき表面に付着して留まる事によって、メタル層301Mの内部に形成される。特に、メタル層301Mを形成するウエハよりもアノードが下方に位置する場合には、アノード電極で生ずる気泡が上方に移動するので、ピットPITが多く内包する場合がある。この他に、メッキ槽においてメッキ液を撹拌するときや、ウエハをメッキ液に入れるときに生じた気泡によって、ピットPITがメタル層301Mの内部に形成される場合がある。その後、熱処理を実施することによって、メタル層301Mを構成するCuについて結晶成長させて、配線の信頼性を向上させる。たとえば、下記の条件でメタル層301Mについて熱処理を実施する。熱処理条件熱処理温度...100°C~400°C熱処理時間...30秒~3分ホットプレートの場合、または、15分~2時間アニール炉の場合この熱処理の実施によって、図15に示すように、メタル層301Mにおいては、ピットPIT図14参照が集まって、ピットPITよりも大きな空隙であるボイドMVが形成される。たとえば、縦が140~500nm,横が100~250nmの空隙が、ボイドMVとして形成される。そして、図16に示すように、メタル層301Mの上面を除去することによって、接続導電層301を形成する。ここでは、メタル層301Mについて、たとえば、CMP処理などの薄膜化処理を実施して、絶縁膜102の上面を露出させるように加工することで、接続導電層301を形成する。これにより、図16に示すように、第1プラグ311と、第2プラグ321と、接続配線331とを含むように、接続導電層301が形成される。そして、接続導電層301において、接続配線331の上面には、ボイドMVの内部が露出されて、凹部331Cが上面に形成される。たとえば、縦が70~200nm,横が100~250nmのサイズの凹部331Cが、接続配線331の上面に設けられた状態になる。B-7パッシベーション膜401の形成つぎに、図8に示すように、パッシベーション膜401を形成するST70。ここでは、図17に示すように、接続配線331の上面を被覆するように、絶縁膜102の上面にパッシベーション膜401を形成する。本ステップでは、まず、パッシベーション膜401を構成する第1パッシベーション膜411を形成する。第1パッシベーション膜411については、接続配線331の上面に設けられた凹部331Cの内面、および、絶縁膜102の上面を被覆するように形成する。たとえば、下記の条件で第1パッシベーション膜411を形成する。第1パッシベーション膜411の形成条件材料...SiN膜厚...50~100nm成膜方法...平行平板型プラズマCVDChemicalVaporDeposition法詳細条件ガス流量比...SiH4:NH3:N2=1:1:20高周波パワー...300~1000W圧力...0.5~7.0Torr温度...250~400°C時間...30sec~1min膜厚...50-100nmそして、第2パッシベーション膜412を形成する。第2パッシベーション膜412については、接続配線331の上面において、凹部331Cの内部を埋め込むように設けられている。たとえば、下記の条件でSiO2の第2パッシベーション膜412を形成する。第2パッシベーション膜412の形成条件成膜方法...高密度プラズマHDPHighDensityPlasmaCVD法膜厚...100~150nm詳細条件ガス流量比...SiH4:O2=1:1.5ソースバイアス...5000~8000W基盤バイアス...5000~8000W圧力...7~11mTorr温度...300~350°C時間...1分なお、上記において、高密度プラズマCVD法とは、高密度プラズマ化したガスを用いて化学気相成長によって膜を堆積させて成膜する方法であり、1017m-3以上のプラズマ密度にガスを高密度プラズマ化するものを言う。B-8平坦化膜501などの形成つぎに、図8に示すように、平坦化膜501,カラーフィルタCF,オンチップレンズOCLを順次形成するST80。ここでは、図5に示すように、パッシベーション膜401の上面に遮光膜500を設ける。たとえば、遮光膜500については、下記の成膜条件で遮光材料を成膜する。その後、その遮光材料膜を、たとえば、下記のエッチング処理条件でパターン加工することによって、形成する。成膜条件材料...Wタングステン、Cu銅、Alアルミなどのメタル材料Tiとの積層でも良い膜厚...50~500nm程度成膜方法...スパッタ法などエッチング処理条件エッチングガス...SF6:Cl2=1:2圧力...5~20mTorrソースバイアス...100~1000W基盤バイアス...10~200W温度...常温時間...30~120秒なお、上記のエッチングガスについては、上記の他に、硝酸,酢酸,塩酸,硫酸系のエッチングガスを用いても良い。また、ドライエッチング処理の他に、ウェットエッチング処理を実施しても良い。そして、図5,図6に示したように、パッシベーション膜401の上面に平坦化膜501を形成する。そして、図5に示したように、画素領域PAにおいて、平坦化膜501の上面に、カラーフィルタCFを形成する。カラーフィルタCFについては、たとえば、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などの塗布法によって塗布して塗膜を形成する。その後、リソグラフィ技術によって、その塗膜をパターン加工することで形成する。このようにして、3原色の各フィルタ層のそれぞれを順次形成して、カラーフィルタCFを設ける。そして、図5に示したように、画素領域PAにおいて、カラーフィルタCFの上面にオンチップレンズOCLを形成する。オンチップレンズOCLについては、カラーフィルタCFを介して平坦化膜501の上面に成膜されたレンズ材層601図6参照を加工することで形成する。たとえば、平坦化膜501の上面に有機樹脂材料を成膜することで、レンズ材層601を設ける。そして、レンズ材層601上にフォトレジスト膜図示無しを設けた後に、そのフォトレジスト膜図示無しをレンズ形状にパターン加工する。そして、そのレンズ形状のレジストパターン図示無しをマスクとして、そのレンズ材層601についてエッチバック処理を実施する。このようにして、オンチップレンズOCLが形成される。なお、上記以外に、レンズ材層104をパターン加工後、リフロー処理することで、オンチップレンズOCLを形成しても良い。レンズ材層601は、図6に示すように、パッド部601を含む周辺領域SAでは、オンチップレンズOCLに加工されずに、平坦化膜501の上面を被覆するように設けられる。このように各ステップを経て、固体撮像装置が完成される。[C]まとめ以上のように、本実施形態では、パッド配線110Pが設けられたセンサ基板100を形成する。つぎに、パッド配線210Pが設けられたロジック基板200を形成する。つぎに、センサ基板100をロジック基板200の上面に対面させて積層し貼り合わせる。つぎに、センサ基板100とロジック基板200との積層体においてパッド配線110Pの上面にパッド開口V1を形成すると共に、パッド配線210Pの上面にパッド開口V2を形成する。つぎに、パッド開口V1とパッド開口V2との内部に金属材料を埋め込んで第1プラグ311と第2プラグ321とを設けると共に、第1プラグ311と第2プラグ321との間を接続する接続配線331を設けることで、接続導電層301を形成する。つぎに、接続導電層301において接続配線331の上面を被覆するようにパッシベーション膜401を形成する。この場合において、パッド部PADに設けた接続配線331の上面には、凹部331Cが設けられる場合がある図16参照。このため、接続配線331を形成した後に実施する工程で用いるプロセスガスや薬液などの反応物と、接続導電層301とが反応し、凹部331Cの部分が消失する場合や、異常結晶の生成が生ずる場合がある。そして、この結果、製品の歩留まりや装置の信頼性が低下する場合がある。このような不具合の発生を防止するために、接続導電層301の上面にパッシベーション膜401が被覆されている。しかしながら、本実施形態の場合と異なり、たとえば、下記の比較例の条件でSiO2膜の第2パッシベーション膜412を形成した場合には、上記の不具合の発生を十分に防止することが困難な場合がある。第2パッシベーション膜412比較例の形成条件成膜方法...平行平板型プラズマCVD法詳細条件膜厚...100~150nm詳細条件ガス流量比...SiH4:N2O=1:20高周波パワー...100~700W圧力...0.5~5Torr温度...300~400°C時間...1分これは、平行平板型プラズマCVD法の場合、段差被覆性が悪く、被覆率カバレッジが十分でないので、アスペクト比が高い凹部331Cの内部を好適に埋め込むことが困難であることに起因する。このため、第2パッシベーション膜412において、凹部331Cに対応する部分には、空隙スリットが設けられた状態になる場合がある。そして、上記の比較例の場合には、たとえば、下記の条件で洗浄処理を実施するときに、その空隙スリット部分で第2パッシベーション膜412が除去されて、その空隙の幅が広がる場合がある。具体的には、上記の洗浄処理の実施によって、片側が1~10nm程度、広がることが確認された。たとえば、下記の洗浄処理は、第2パッシベーション膜412の形成後、遮光膜500の形成前に実施され、その空隙の幅が広がる。この他に、下記の洗浄処理は、第2パッシベーション膜412の形成後であって、第2パッシベーション膜412上に、別途、他の再配線を形成する前に実施され、その空隙の幅が広がる場合がある。洗浄処理条件洗浄薬液...水:HF=100:1処理温度...10~30°C洗浄時間...30秒~2分よって、SiNからなる第1パッシベーション膜411のうち、凹部331Cが設けられた部分にピンホールが存在する場合には、その直下に位置する接続導電層301が露出された状態になる。この他に、たとえば、下記の条件でドライエッチング処理を実施するときに、パッシベーション膜401に設けられた空隙スリットでSiO2膜が除去されて、その空隙の幅が広がる場合がある。たとえば、下記のドライエッチング処理は、第2パッシベーション膜412の形成後であって、第2パッシベーション膜412上に、別途、他の再配線を形成する前に実施され、その空隙の幅が広がる場合がある。ドライエッチング処理条件エッチングガス...フッ化水素HF系のガス温度...常温圧力...10~70mTorrソースパワー...700~2000Wガス流量比...CF4/CHF3/Ar=3/1/10基板バイアス...300~1000W,30秒~2分程度このため、たとえば、上述した遮光膜500の形成工程ST80において遮光材料膜をドライエッチング処理でパターン加工するときに、接続導電層301の凹部331Cの部分でCuと反応する場合がある。よって、その接続導電層301の凹部331Cの一部が除去されて消失する場合や、異常結晶の生成が生ずる場合がある。図18,図19は、実施形態1において、比較例の様子を示す図である。ここで、図18は、断面についての電子顕微鏡写真を示している。図19は、比較例において、接続配線331の凹部331Cの部分が消失した様子、および、接続配線331との異常反応で生成物が生じた様子を示している。図19において、aは、比較例の上面を示す光学顕微鏡写真である。aでは、横方向へ延在する接続配線331が、縦方向に複数配置された部分を示している。bは、比較例において、接続配線331の凹部331Cの部分が消失した部分の断面を示す電子顕微鏡写真である。cは、比較例において、接続配線331との異常反応で生じた生成物を示す電子顕微鏡写真である。図18に示すように、比較例の場合に、凹部331Cが設けられた接続配線331の上面をパッシベーション膜401で被覆したときには、パッシベーション膜401において凹部331Cに対応する部分に、空隙Sスリットが形成される場合がある。このように、凹部331Cの内部を十分にパッシベーション膜401で埋め込むことが困難な場合がある。そして、図19aにおいて円形状で示されているように、各工程を実施後には、接続配線331の凹部331Cの部分が消失する場合がある。具体的には、図19bに示すように、パッシベーション膜401の下方が、空洞になる場合がある。また、図19cに示すように、接続配線331との異常反応によって、生成物Eが接続配線331上に形成される場合がある。このように、比較例においては、凹部331Cが設けられた部分の消失や、異常結晶の生成が生ずる結果、製品の歩留まりや装置の信頼性が低下する場合がある。特に、上記したように、半導体基板101を貫通したパッド開口V1,V2の内部を埋め込むようにメタル層301Mを形成することで、接続導電層301を設ける場合には、この不具合の発生が顕在化する場合がある。深いパッド開口V1,V2内にCuを埋め込んで、TSVである第1プラグ311,第2プラグ321を形成する場合には、電気分解によるCuなどのメッキ条件が限定される。このため、めっき装置のアノード側から発生するO2の気泡が、メタル層301Mのうち、最も近い接続配線331RDL部分に多く留まり、メタル層301Mは、ピットを含むように形成される。この他に、メッキ槽中でのメッキ液の撹拌や、メッキ液へウエハを入れるときに生ずる気泡によって、メッキ層であるメタル層301Mは、ピットを含むように形成される。そして、その後の熱処理の実施で、微細なピットが巨大なボイドへと成長する。接続配線331RDLの部分は、面積が大きいので、多くのピットが集まって大きなボイドが形成されやすい。よって、Cu研磨によって、複数のTSVを連結する接続配線331RDLの上面に大きな凹部331Cの欠陥が生じやすい。また、比較例の場合には、凹部331Cの内部を埋め込むために、パッシベーション膜401を厚膜化する必要が生じるたとえば、厚さが、300~500nm。このため、オンチップレンズOCLと、フォトダイオード21との間の距離が長くなり、画素の感度などの特性が低下する場合がある。よって、撮像画像の画像品質が低下する場合がある。また、厚膜化した場合であっても、成膜のプロセスのバラツキやレイアウトによっては、十分に埋め込むことができずに、図18に示す空隙Sが発生する場合がある。図20は、実施形態1において、接続導電層301の接続配線331を示す斜視図である。図20に示すように、接続配線331の厚みDTと、幅Wまたは長さLとの間が、下記の式1または式2の関係になっている場合に、上記の不具合が発生する場合がある。W≧10×DT1L≧10×DT2つまり、接続配線331について、幅Wまたは長さLが、厚みDTの10倍以上である場合に、上記の不具合が発生する場合がある。接続配線331の幅Wまたは長さLが、厚みDTの10倍以上である場合には、大面積中に点在するピットが各所で集中し、巨大なボイドになりやすいので、上記の不具合が発生しやすいことが、実際の結果からわかった。なお、接続配線331を形成過程では、図14に示すように、最大の厚みがDT0になるが、この最大厚みDT0と、凹部331Cの発生に関しては、特に考慮する必要がない。上記の比較例に対して、本実施形態の場合には、上述したように、HDPCVD法でSiO2を成膜することによって第2パッシベーション膜412を形成し、パッシベーション膜401を設けている。HDPCVD法の場合、プラズマ活性なイオンを用いて、溝の上部にオーバハングして堆積した膜を削りながら成膜が進むので、被覆率カバレッジが十分に高い。よって、膜厚を厚くしなくても、凹部331Cの内部を好適に埋め込むことが容易にできる。図21は、実施形態1において、接続配線331の凹部331Cが設けられた部分を示す図である。図21に示すように、本実施形態の場合において、凹部331Cが設けられた接続配線331の上面をパッシベーション膜401で被覆したときには、パッシベーション膜401において凹部331Cに対応する部分に、空隙Sが形成されない。このように、本実施形態では、凹部331Cの内部を十分にパッシベーション膜401で埋め込むことができる。このため、本実施形態では、上記の比較例の場合と異なり、薄膜のパッシベーション膜401によって、接続配線331において凹部331Cの部分の消失や、異常結晶の生成が生ずることを防止できる。つまり、本実施形態では、遮光膜500の形成工程ST80において遮光材料膜をドライエッチング処理でパターン加工する場合等において、パッシベーション膜401が接続配線331を効果的に保護することができる。したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。[D]変形例上記においては、HDPCVD法でSiO2を成膜することで、パッシベーション膜401を形成する場合について説明したが、これに限定されない。SiO2膜の他に、SiOC膜、SiOF膜を形成してもよい。また、埋め込み性が高い他のCVD法でパッシベーション膜401を形成してもよい。[D-1]変形例1-1たとえば、下記の条件のように、O3TEOSTetraethylorthosilicateCVD法でSiO2を成膜することによって、第2パッシベーション膜412を形成してもよい。SiO2膜の他に、SiOC膜、SiOF膜の第2パッシベーション膜412を形成してもよい。第2パッシベーション膜412の形成条件成膜法...O3TEOSCVD法膜厚...100~150nm詳細条件ガス流量比...TEOS/O3/He=1:30:10高周波パワー...なし圧力...30~100Torr温度...300~400°C時間...DR=10~50nm/min上記のO3TEOSCVD法とは、O3とTEOSとを用いて、CVD法で成膜する方法である。この成膜法は、高濃度オゾンにより、流動性が高くなる等の理由によって、被覆率カバレッジが十分に高いので、膜厚を厚くしなくても、凹部331Cの内部を好適に埋め込むことが容易にできる。[D-2]変形例1-2たとえば、下記の条件のように、ALDAtomicLayerDeposition法で、SiO2膜の第2パッシベーション膜412を形成してもよい。SiO2膜の他に、SiOC膜、SiOF膜の第2パッシベーション膜412を形成してもよい。第2パッシベーション膜412の形成条件成膜法...ALD法膜厚...30~50nm上記のALD法は、原子層を堆積する成膜法である。この成膜法は、原子層レベルでの均一な膜厚コントロールを可能であり、被覆率カバレッジが十分に高いので、膜厚を厚くしなくても、凹部331Cの内部を好適に埋め込むことが容易にできる。<2.実施形態2>[A]製造方法など本実施形態においては、第2パッシベーション膜412の形成条件が、実施形態1と異なっている。この点、および、これに関連する点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。本実施形態では、第2パッシベーション膜412については、下記の条件によって形成する。つまり、たとえば、スピンコート法などの塗布法で、無機SOGSpinonglass膜を成膜することによって、第2パッシベーション膜412を形成する。第2パッシベーション膜412の形成条件成膜方法...スピンコート法膜厚...50~100nm詳細条件材料...HSQ水素化シルセスキオキサン,HydrogenSilsesquioxane塗布回転数...1500~2500rpmベーク条件...80~150°C,60~180秒架橋のための熱処理条件...300~400°C,1~10分具体的には、HSQを含む塗布液を、上記の塗布回転数でスピンコートした後に、上記のベーク条件で、ベーク処理を実施する。その後、上記の熱処理条件で熱処理を実施して、架橋させる。これにより、屈折率が1~1.4程度の無機SOG膜が形成される。上記の塗布法は、塗膜材料を含む塗布液を面に塗布することで塗布膜を形成する成膜法である。この成膜方法は、塗布液が狭い配線間のスペースに流れ込んで塗布膜が形成されるため、被覆率カバレッジが十分に高い。よって、平行平板型CVD法の場合よりも、凹部331Cの内部を好適に埋め込むことが容易にできる。また、この成膜方法は、平坦性が高い為、薄膜化が可能である。よって、実施形態1で示したHDPCVD法などの堆積法よりも、被覆率カバレッジが高いので好適である。[B]まとめ以上のように、本実施形態では、塗布法で絶縁膜を成膜することによって、パッシベーション膜401を形成する。このため、上記したように、凹部331Cの内部を好適に埋め込むことができる。したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。なお、上記の実施形態では、HSQなどの無機材料で無機SOG膜を成膜することで第2パッシベーション膜412を設ける場合について説明したが、これに限定されない。有機材料で有機SOG膜を成膜することで、第2パッシベーション膜412を形成しても良い。たとえば、MSQメチルシルセスキオキサン,Methylsilsesquioxane,Parポリアリーレン,PAEポリアリールエーテル,BCBベンゾシクロブテン,Benzocyclobuteneを用いて形成しても良い。たとえば、下記の条件によって、上記の材料を用いて第2パッシベーション膜412を形成する。成膜方法...スピンコート法膜厚...50~100nm詳細条件塗布回転数...1500~2500rpmベーク条件...300~350°C,30~90秒架橋のための熱処理条件...300~350°C,5~60分<3.実施形態3>[A]装置構成など図22は、実施形態3にかかる固体撮像装置の要部構成を示す図である。ここでは、図22は、図6と同様に、図4のS1-S2部分を示している。図22に示すように、本実施形態においては、パッシベーション膜401の構成が、実施形態1の場合と異なる。この点、および、これに関連する点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。パッシベーション膜401は、図22に示すように、複数の層が積層された積層体でなく、単層で形成されている。このパッシベーション膜401については、接続配線331の上面に設けられた凹部331Cの内面を埋め込むとともに、絶縁膜102の上面を被覆するように形成する。たとえば、下記の条件でパッシベーション膜401を形成する。パッシベーション膜401の成膜条件材料...SiN成膜法...ALD法膜厚...30~50nm詳細条件ガス流量比...DCSジクロロシラン:NH3=1:2高周波パワー...30~700W圧力...90~600Pa温度...300~350°C時間...10秒~2分上記の成膜法は、原子層レベルでの均一な膜厚コントロールを可能とし、高膜質かつ段差被覆性の高い膜を形成する事ができる。よって、被覆率カバレッジが十分に高いので、平行平板型CVD法の場合のように膜厚を厚くしなくても、凹部331Cの内部を好適に埋め込むことが容易にできる。[B]まとめ以上のように、本実施形態では、パッシベーション膜401の形成工程では、ALD法で、SiNの絶縁膜を成膜することによって、パッシベーション膜401を形成する。このため、上記したように、凹部331Cの内部を好適に埋め込むことができる。したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。なお、上記の実施形態では、パッシベーション膜401として、ALD法でSiN膜を成膜する場合について説明したが、これに限定されない。ALD法によって、SiON膜,SiC膜,SiCN膜を成膜することで、パッシベーション膜401を形成しても良い。また、HDPCVD法で、SiN膜,SiON膜,SiC膜,SiCN膜を成膜することで、パッシベーション膜401を形成しても良い。また、これらを適宜積層することで、パッシベーション膜401を形成しても良い。<4.その他>実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。上記の実施形態では、上側開口部と、上側開口部よりも幅が狭い下部開口部とを深さ方向zで積み重なるように形成することで、パッド開口を設ける場合について説明したが、これに限定されない。3以上の幅が異なる開口部を深さ方向zで積み重なるように形成することで、パッド開口を設けてもよい。また、上側開口部と下部開口部との間に段差を有する場合以外に、段差がないように、パッド開口を設けてもよい。つまり、上部から下部に渡って、同じ幅になるように、パッド開口を設けてもよい。上記の実施形態では、センサ基板100とロジック基板200とをプラズマ接合で貼り合わせる場合について説明したが、これに限定されない。たとえば、接着剤を用いて両者を貼り合せても良い。上記の実施形態では、裏面照射型のCMOSイメージセンサであるセンサ基板100を、シリコン基板から製造する場合について説明したが、これに限定されない。いわゆるSOISilicononInsulator基板から、センサ基板100を製造しても良い。上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの4種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの3種を、画素トランジスタとして設ける場合に、本技術を適用しても良い。上記の実施形態では、1つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを1つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを1つずつ設ける場合に、本技術を適用しても良い。上記の実施形態においては、カメラに本技術を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器において、本技術を適用しても良い。上記の実施形態では、センサ基板100が裏面照射型のCMOSイメージセンサである場合について説明したが、これに限定されない。表面照射型の場合に、本技術を適用しても良い。また、CMOSイメージセンサの他に、CCD型イメージセンサの場合に、本技術を適用しても良い。上記の実施形態では、センサ基板100とロジック基板200とを貼り合せる場合について説明したが、これに限定されない。センサ基板100,ロジック基板200以外の半導体チップを貼り合わせる場合に、本技術を適用しても良い。上記の実施形態では、複数のパッド配線の上方部分をエッチング処理で同時に除去して、深さが異なる複数のパッド開口を同時に形成する場合について説明した。しかし、これに限定されない。この他に、エッチング処理によって、広さ幅,径が異なる複数のパッド開口を同時に形成してもよい。上記の実施形態では、銅Cuを電解メッキ法で成膜することで、接続導電層301を形成する場合について示したが、これに限定されない。電解メッキ法以外に、無電解メッキ法で成膜する場合にも、本技術を適用してもよい。無電解メッキ法の場合においても、メッキ液の撹拌や、ウエハのメッキ槽への投入によって、気泡が発生し、上記のような不具合が発生する場合がある。また、銅Cuの他に、金Au,銀Ag,ニッケルNi,インジウムIn,タングステンW,または、これらの合金を成膜して、接続導電層301を形成する場合に、本技術を適用してもよい。また、上記の実施形態においては、熱処理によって、微細なピットから、大きなボイドが生成され、その後、薄膜化処理の実施によってボイドの内部が露出して接続配線の上面に凹部が設けられる場合について説明したが、これに限定されない。他の方法によって、接続配線の上面に凹部が設けられる場合に、本技術を適用してもよい。その他、上記の各実施形態を、適宜、組み合わせても良い。たとえば、本技術は、下記のような構成も取ることができる。1第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。2第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。3第1配線が設けられた第1回路基板を形成する工程と、第2配線が設けられた第2回路基板を形成する工程と、前記第1回路基板を前記第2回路基板の上面に対面させて積層し貼り合わせる工程と、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に第1の開口を形成すると共に、前記第2配線の上面に第2の開口を形成する工程と、前記第1の開口と前記第2の開口との内部に金属材料を埋め込んで第1プラグと第2プラグとを設けると共に、前記第1プラグと前記第2プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、前記パッシベーション膜の形成工程では、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、半導体装置の製造方法。4前記接続導電層の形成工程では、前記第1プラグと前記第2プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成する、1から3のいずれかに記載の半導体装置の製造方法。5前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、前記パッシベーション膜の形成工程では、前記接続導電層の上面において前記薄膜化処理によって露出された凹部を被覆するように、前記パッシベーション膜を形成する、4に記載の半導体装置の製造方法。6前記第1回路基板の形成工程では、第1半導体基板において前記第2回路基板に対面する面に第1配線層を形成する際に、前記第1配線を当該第1配線層の内部に設け、前記第2回路基板の形成工程では、第2半導体基板において前記第1回路基板に対面する面に第2配線層を形成する際に、前記第2配線を当該第2配線層の内部に設け、前記第1回路基板と前記第2回路基板とを貼り合わせる工程では、前記第1配線層と前記第2配線層とを対面させて貼り合わせ、前記第1の開口および前記第2の開口の形成工程では、前記第1の開口と前記第2の開口とが前記第1半導体基板を貫通するように、前記第1の開口と前記第2の開口とを形成する、1から5のいずれかに記載の半導体装置の製造方法。7前記第1回路基板と前記第2回路基板との積層体に前記第1の開口と前記第2の開口とを形成する前に、前記第1回路基板について薄膜化する工程を含む、1から6のいずれかに記載の半導体装置の製造方法。8前記第1回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第1回路基板を形成し、前記第2回路基板の形成工程では、ロジック基板として前記第2回路基板を形成する、1から7のいずれかに記載の半導体装置の製造方法。9前記複数の画素のそれぞれにカラーフィルタを形成する工程と、前記複数の画素のそれぞれにオンチップレンズを形成する工程とを有する、8に記載の半導体装置の製造方法。10第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。11第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。12第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって形成されている、半導体装置。13第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、O3TEOSCVD法、または、ALD法で、SiO2,SiOC,SiOFのいずれかの絶縁膜を成膜することによって形成されている、電子機器。14第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、塗布法でHSQ、MSQ、Par、PAE、またはBCBのいずれかの絶縁膜を成膜することによって形成されている、電子機器。15第1配線が設けられた第1回路基板を、第2配線が設けられた第2回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第1配線と前記第2配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、前記接続導電層は、前記第1回路基板と前記第2回路基板との積層体において前記第1配線の上面に形成された第1の開口と、前記第2配線の上面に形成された第2の開口との内部に、金属材料を埋め込んで設けられた第1プラグおよび第2プラグと、前記第1プラグと前記第2プラグとの間を接続するように金属材料で形成された接続配線とを含み、前記パッシベーション膜は、高密度プラズマCVD法、または、ALD法で、SiN,SiON,SiC,SiCNのいずれかの絶縁膜を成膜することによって形成されている、電子機器。なお、上記の実施形態において、パッド配線110Pは、本技術の第1配線に相当する。上記の実施形態において、センサ基板100は、本技術の第1回路基板に相当する。上記の実施形態において、パッド配線210Pは、本技術の第2配線に相当する。上記の実施形態において、ロジック基板200は、本技術の第2回路基板に相当する。上記の実施形態において、パッド開口V1は、本技術の第1の開口に相当する。上記の実施形態において、パッド開口V2は、本技術の第2の開口に相当する。上記の実施形態において、第1プラグ311は、本技術の第1プラグに相当する。上記の実施形態において、第2プラグ321は、本技術の第2プラグに相当する。上記の実施形態において、接続配線331は、本技術の接続配線に相当する。上記の実施形態において、接続導電層301は、本技術の接続導電層に相当する。上記の実施形態において、パッシベーション膜401は、本技術のパッシベーション膜に相当する。"