バスを介して接続されるホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、前記バスに接続される複数の記憶装置のうちのmmは1以上の整数個の記憶装置に対する前記ホスト装置によるデータの書き込み期間の終了後に、前記ホスト装置からのID情報を受信し、且つ、自身の前記記憶部に前記ホスト装置からのデータが正常に書き込まれている場合に、前記ホスト装置に対してアクノリッジを返信することを特徴とする記憶装置。請求項1において、リセット端子を含み、前記制御部は、前記リセット端子に入力される前記ホスト装置からのリセット信号がリセット解除を表すレベルである第1のリセット解除期間~第mmは2以上の整数のリセット解除期間の各々において、前記m個の記憶装置に対応するm個のID情報のいずれか1つを受信し、受信された前記いずれか1つのID情報と自身のID情報とが一致する場合に、前記ホスト装置に対して前記アクノリッジを返信することを特徴とする記憶装置。請求項2において、クロック端子を含み、前記制御部は、前記クロック端子に入力される第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を受信し、前記第1のクロック期間の後に前記クロック端子に入力される第2のクロック期間のクロックに基づいて、前記アクノリッジを返信することを特徴とする記憶装置。請求項3において、前記制御部は、前記記憶制御部からの内部アクノリッジ信号に基づいて、前記記憶部に前記ホスト装置からのデータが正常に書き込まれたか否かを判断することを特徴とする記憶装置。請求項3又は4において、データ端子を含み、前記制御部は、前記第2のクロック期間のクロックに基づいて、前記アクノリッジを表す論理レベルの信号を前記データ端子から出力することを特徴とする記憶装置。請求項5において、前記制御部は、前記第2のクロック期間のクロックに基づいて、前記データ端子を高インピーダンス状態から第1の論理レベルに変化させ、次に前記第1の論理レベルから第2の論理レベルに変化させ、前記第2のクロック期間の終了後に、前記データ端子を高インピーダンス状態に戻すことを特徴とする記憶装置。バスを介して接続される複数の記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御する制御部とを含み、前記通信処理部は、前記複数の記憶装置のうちのmmは1以上の整数個の記憶装置に対するデータの書き込み期間の終了後に、前記m個の記憶装置に対応するm個のID情報を送信し、前記ID情報の送信後にアクノリッジ受信処理を行うことを特徴とするホスト装置。請求項7において、リセット端子を含み、前記通信処理部は、前記リセット端子から出力されるリセット信号がリセット解除を表すレベルである第1のリセット解除期間~第mmは2以上の整数のリセット解除期間の各々において、前記m個のID情報のいずれか1つを送信し、前記アクノリッジ受信処理を行うことを特徴とするホスト装置。請求項8において、クロック端子と、データ端子とを含み、前記通信処理部は、前記第1のリセット解除期間~前記第mのリセット解除期間の各リセット解除期間のうちの第1のクロック期間において、前記クロック端子から前記第1のクロック期間のクロックを出力し、前記第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を前記データ端子から出力し、前記各リセット解除期間のうちの、前記第1のクロック期間の後の第2のクロック期間において、前記アクノリッジを受信するための前記第2のクロック期間のクロックを前記クロック端子から出力することを特徴とするホスト装置。請求項9において、前記通信処理部は、前記第1のクロック期間の終了後に、前記データ端子を高インピーダンス状態に設定することを特徴とするホスト装置。請求項1乃至6のいずれかに記載の記憶装置を含むことを特徴とする回路基板。請求項1乃至6のいずれかに記載の記憶装置を含むことを特徴とする液体容器。請求項1乃至6のいずれかに記載の記憶装置と、請求項7乃至10のいずれかに記載のホスト装置とを含むことを特徴とするシステム。請求項13において、前記第1のクロック期間と前記第2のクロック期間との間において、前記記憶装置の前記データ端子及び前記ホスト装置の前記データ端子が共に高インピーダンス状態に設定されることを特徴とするシステム。本発明の幾つかの態様によれば、アクノリッジを送受信し、且つ、書き込み処理時間を短縮することができる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供できる。本発明の一態様は、バスを介して接続されるホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、前記バスに接続される複数の記憶装置のうちのmmは1以上の整数個の記憶装置に対する前記ホスト装置によるデータの書き込み期間の終了後に、前記ホスト装置からのID情報を受信し、且つ、自身の前記記憶部に前記ホスト装置からのデータが正常に書き込まれている場合に、前記ホスト装置に対してアクノリッジを返信する記憶装置に関係する。本発明の一態様によれば、記憶装置は、m個の記憶装置に対するデータの書き込み期間が終了した後に、ホスト装置からのID情報を受信し、ホスト装置からのデータが正常に書き込まれている場合に、ホスト装置に対してアクノリッジを返信することができる。こうすることで、ホスト装置は、m個の記憶装置に対するデータ書き込みの終了後に、各記憶装置からのアクノリッジを順次受け取ることができる。その結果、各記憶装置においてデータの書き込みが正常に行われたか否かをホスト装置が判断することができると共に、ホスト装置からm個の記憶装置への書き込み処理に要する時間を短縮することができる。さらに、記憶装置の電気的接続部分の接触不良等による通信エラーや書き込みエラーなどを低減することなどが可能になる。また本発明の一態様では、リセット端子を含み、前記制御部は、前記リセット端子に入力される前記ホスト装置からのリセット信号がリセット解除を表すレベルである第1のリセット解除期間~第mmは2以上の整数のリセット解除期間の各々において、前記m個の記憶装置にそれぞれ対応するm個のID情報のいずれか1つを受信し、受信された前記いずれか1つのID情報と自身のID情報とが一致する場合に、前記ホスト装置に対して前記アクノリッジを返信してもよい。このようにすれば、記憶装置は、受信したID情報と自身のID情報とが一致する場合にアクノリッジを返信することができるから、ホスト装置は、アクノリッジを返信した記憶装置及びアクノリッジを返信しない記憶装置を特定することができる。また本発明の一態様では、クロック端子を含み、前記制御部は、前記クロック端子に入力される第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を受信し、前記第1のクロック期間の後に前記クロック端子に入力される第2のクロック期間のクロックに基づいて、前記アクノリッジを返信してもよい。このようにすれば、記憶装置は、ホスト装置から送信されるクロックに同期してID情報を受信し、その後にホスト装置から送信される別のクロックに同期してアクノリッジを返信することができる。こうすることで、記憶装置がID情報を受信する期間とアクノリッジを返信する期間とを時間的に分離することができるから、ID情報とアクノリッジとを確実に送受信することができる。また本発明の一態様では、前記制御部は、前記記憶制御部からの内部アクノリッジ信号に基づいて、前記記憶部に前記ホスト装置からのデータが正常に書き込まれたか否かを判断してもよい。このようにすれば、記憶装置は、ホスト装置からのデータが記憶部に正常に書き込まれた場合に、アクノリッジを返信することができる。また本発明の一態様では、データ端子を含み、前記制御部は、前記第2のクロック期間のクロックに基づいて、前記アクノリッジを表す論理レベルの信号を前記データ端子から出力してもよい。このようにすれば、記憶装置は、アクノリッジを表す論理レベルの信号をデータ端子から適正なタイミングで出力することができるから、ホスト装置に対してアクノリッジを確実に返信することができる。また本発明の一態様では、前記制御部は、前記第2のクロック期間のクロックに基づいて、前記データ端子を高インピーダンス状態から第1の論理レベルに変化させ、次に前記第1の論理レベルから第2の論理レベルに変化させ、前記第2のクロック期間の終了後に、前記データ端子を高インピーダンス状態に戻してもよい。このようにすれば、記憶装置は、第2のクロック期間の後半期間において、データ端子の電圧レベルを第1の論理レベルから第2の論理レベルに急速に変化させることができるから、次のID情報が送信されるまでの待ち時間を短縮することができる。その結果、全体の書き込み処理に要する時間を短縮することなどが可能になる。本発明の他の態様は、バスを介して接続される複数の記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御する制御部とを含み、前記通信処理部は、前記複数の記憶装置のうちのmmは1以上の整数個の記憶装置に対するデータの書き込み期間の終了後に、前記m個の記憶装置に対応するm個のID情報を送信し、前記ID情報の送信後にアクノリッジ受信処理を行うホスト装置に関係する。本発明の他の態様によれば、ホスト装置は、m個の記憶装置に対するデータ書き込みの終了後に、各記憶装置からアクノリッジを順次受け取ることができる。その結果、各記憶装置においてデータの書き込みが正常に行われたか否かをホスト装置が判断することができると共に、ホスト装置からm個の記憶装置への書き込み処理に要する時間を短縮することができる。さらに、記憶装置の電気的接続部分の接触不良等による通信エラーや書き込みエラーなどを低減することなどが可能になる。また本発明の他の態様では、リセット端子を含み、前記通信処理部は、前記リセット端子から出力されるリセット信号がリセット解除を表すレベルである第1のリセット解除期間~第mmは2以上の整数のリセット解除期間の各々において、前記m個のID情報のいずれか1つを送信し、前記アクノリッジ受信処理を行ってもよい。このようにすれば、ホスト装置は、ID情報を送信することで、アクノリッジの返信を要求する記憶装置を特定することができる。その結果、ホスト装置は、どの記憶装置からアクノリッジが返信されたかを認識することができる。また本発明の他の態様では、クロック端子と、データ端子とを含み、前記通信処理部は、前記第1のリセット解除期間~前記第mのリセット解除期間の各リセット解除期間のうちの第1のクロック期間において、前記クロック端子から前記第1のクロック期間のクロックを出力し、前記第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を前記データ端子から出力し、前記各リセット解除期間のうちの、前記第1のクロック期間の後の第2のクロック期間において、前記アクノリッジを受信するための前記第2のクロック期間のクロックを前記クロック端子から出力してもよい。このようにすれば、ホスト装置は、クロック端子からクロックを出力し、そのクロックに同期してID情報を送信し、その後に出力する別のクロックに同期してアクノリッジを受信することができる。こうすることで、ホスト装置がID情報を送信する期間とアクノリッジを受信する期間とを時間的に分離することができるから、ID情報とアクノリッジとを確実に送受信することができる。また本発明の他の態様では、前記通信処理部は、前記第1のクロック期間の終了後に、前記データ端子を高インピーダンス状態に設定してもよい。このようにすれば、ホスト装置のデータ端子が、第1のクロック期間の後の第2のクロック期間に記憶装置から出力されるアクノリッジ信号に干渉することを防止できる。その結果、ホスト装置は記憶装置から返信されたアクノリッジを確実に受信することができる。本発明の他の態様は、上記いずれかに記載の記憶装置を含む回路基板に関係する。本発明の他の態様は、上記いずれかに記載の記憶装置を含む液体容器に関係する。本発明の他の態様は、上記いずれかに記載の記憶装置と、上記いずれかに記載のホスト装置とを含むシステムに関係する。また本発明の他の態様では、前記第1のクロック期間と前記第2のクロック期間との間において、前記記憶装置の前記データ端子及び前記ホスト装置の前記データ端子が共に高インピーダンス状態に設定されてもよい。このようにすれば、ID情報の送信終了後であって、アクノリッジ返信開始前である期間に、バスに接続されるデータ端子が高インピーダンス状態に設定されるから、ID情報の信号及びアクノリッジ信号の相互の干渉を防止し、両者を確実に送受信することができる。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.記憶装置及びホスト装置図1に本実施形態の記憶装置及びホスト装置の基本的な構成例を示す。本実施形態の記憶装置100は、制御部110、記憶部120、記憶制御部130を含む。また、本実施形態のホスト装置400は、通信処理部410、制御部420を含む。なお、本実施形態の記憶装置及びホスト装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。複数の記憶装置100-1~100-nnは2以上の整数は、バスBSを介してホスト装置400と接続される。バスBSは、例えば図1に示すように、クロック信号線SCK、データ信号線SDA、リセット信号線XRSTを含む。クロック信号線SCKを介して、ホスト装置400は、複数の記憶装置100-1~100-nに対してクロックを供給する。また、データ信号線SDAを介して、ホスト装置400と各記憶装置100との間でデータ等のやり取りが行われる。また、リセット信号線XRSTを介して、ホスト装置400は、複数の記憶装置100-1~100-nに対してリセット信号を出力する。複数の記憶装置100-1~100-nは各々ID情報を有し、ホスト装置400は、このID情報を指定することで、複数の記憶装置100-1~100-nのうちの1つの記憶装置に対してコマンドやデータを送信することができる。例えば図1では、第1の記憶装置100-1のID情報はID=1であり、第2の記憶装置100-2のID情報はID=2である。記憶装置100は、クロック端子TCK、データ端子TDA及びリセット端子TRSTを含む。クロック端子TCKにはクロック信号線SCKが接続され、データ端子TDAにはデータ信号線SDAが接続され、リセット端子TRSTにはリセット信号線XRSTが接続される。記憶装置100の制御部110は、バスBSを介して接続されるホスト装置400との通信処理を行う。具体的には、例えば図1に示すように、ホスト装置400からのクロック及びリセット信号に基づいて、データ信号線SDAを介してホスト装置400から送信されるコマンドや書き込みデータなどを受信し、またデータ信号線SDAを介してホスト装置400に対して記憶部120から読み出されたデータや後述するアクノリッジAcknowledgeなどを送信する。記憶部120は、例えばEEPROMや強誘電体メモリーなどの不揮発性メモリー装置であって、ホスト装置400からのデータが書き込まれる。記憶制御部130は、記憶部120のアクセス制御を行う。制御部110は、例えばIDコンパレーターID_COMP、I/OコントローラーI/O_CNTL、オペレーションコードデコーダーOPCDEC、アドレスカウンターADDR_COUNTを含む。IDコンパレーターID_COMPは、ホスト装置400から送信されたID情報が自分自身のID情報と一致するか否かを比較する。一致する場合には、オペレーションコードデコーダーOPCDECに対してイネーブル信号を出力し、オペレーションコードデコーダーOPCDECはホスト装置400から送信されたコマンドオペレーションコードをデコードする。一方、ホスト装置400から送信されたID情報が自分自身のID情報と一致しない場合には、送信されたコマンドは無視される。具体的には、ホスト装置400から送信されたコマンドが書き込みコマンドである場合には、I/OコントローラーI/O_CNTLは、ホスト装置400からの書き込みデータを受信し、受信した書き込みデータdataを記憶制御部130に出力する。記憶制御部130は、オペレーションコードデコーダーOPCDECからの書き込み命令wrに基づいて、メモリーデータm_dataを記憶部120に書き込む。この書き込む際のアドレス情報addrは、ホスト装置400からのクロックに基づいてアドレスカウンターADDR_COUNTにより生成され、書き込みデータはシーケンシャルに、すなわち送信された順番に記憶部120の連続するアドレスに書き込まれる。書き込みデータが記憶部120に正常に書き込まれた場合には、記憶制御部130は、内部アクノリッジAcknowledge信号i_ackをI/OコントローラーI/O_CNTLに出力する。制御部110は、記憶制御部130からの内部アクノリッジ信号i_ackに基づいて、記憶部120にホスト装置400からのデータが正常に書き込まれたか否かを判断することができる。そしてホスト装置400から自身のID情報と一致するID情報を受信した場合に、I/OコントローラーI/O_CNTLはホスト装置400に対してアクノリッジACKを返信する。ホスト装置400はアクノリッジACKを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。なお、アクノリッジACKの詳細については、後述する。ホスト装置400から送信されたコマンドが読み出しコマンドである場合には、記憶制御部130は、オペレーションコードデコーダーOPCDECからの読み出し命令rdに基づいて、記憶部120からメモリーデータm_dataを読み出す。この読み出す際のアドレス情報addrもホスト装置400からのクロックに基づいてアドレスカウンターADDR_COUNTにより生成され、シーケンシャルに読み出される。ホスト装置400は、通信処理部410、制御部420、クロック端子HCK、データ端子HDA、リセット端子HRSTを含む。通信処理部410は、バスBSを介して接続される複数の記憶装置100-1~100-nとの通信処理を行う。制御部420は、通信処理部410を制御する。通信処理部410は、バスBSに接続される複数の記憶装置100-1~100-nのうちのmmは1≦m≦nの整数個の記憶装置に対して書き込みデータをそれぞれ送信し、m個の記憶装置の各記憶部120に書き込みデータを書き込むことができる。通信処理部410は、複数の記憶装置100-1~100-nのうちのm個の記憶装置に対するデータの書き込み期間の終了後に、m個の記憶装置にそれぞれ対応するm個のID情報のいずれか1つを送信し、いずれか1つのID情報の送信後にアクノリッジ受信処理を行う。本実施形態の記憶装置及びホスト装置によれば、制御部110は、2つの条件が満足された場合に、ホスト装置400に対してアクノリッジを返信する。第1の条件は、複数の記憶装置100-1~100-nのうちのm個の記憶装置に対するデータの書き込み期間の終了後に、ホスト装置400からのID情報を受信し、受信したID情報が自身のID情報と一致することである。第2の条件は、自身の記憶部120にホスト装置400からのデータが正常に書き込まれていることである。このようにすることで、ホスト装置400はm個の記憶装置100に対するデータ書き込みが終了した後に、各記憶装置100からのアクノリッジを順次受け取ることができる。その結果、各記憶装置100においてデータの書き込みが正常に行われたか否かをホスト装置400が判断することができると共に、データ書き込みに要する時間を短縮することができる。図2は、本実施形態の記憶装置におけるアクノリッジの返信を説明するタイミングチャートである。図2には、リセット信号XRST、クロック信号SCK及びデータ信号SDAの各信号波形を示す。なお、図2ではn=4、m=4の場合、即ち4個の記憶装置がバスに接続され、それら4個の記憶装置に対してデータを書き込む場合を示してあるが、それ以外の個数であってもよい。例えばn=4、m=2の場合、即ち4個の記憶装置がバスに接続され、それら4個の記憶装置のうちの2個の記憶装置に対してデータを書き込む場合であっても同様である。各記憶装置100のID情報は、例えば図2に示すように8ビットで構成することができる。例えば、第1~第4の記憶装置のID情報は、ID=0x01、0x0F、0xE2、0xEFである。ここで0xは16進数であることを示す。なお、ID情報は図2に示すものに限定されず、8ビット以外のビット数で構成してもよい。リセット信号XRSTがHレベル高電位レベル、広義には第1の論理レベルである場合に、記憶装置100はリセット解除状態であり、リセット信号XRSTがLレベル低電位レベル、広義には第2の論理レベルである場合に、記憶装置100はリセット状態である。リセット信号XRSTがHレベルである期間、すなわちリセットが解除されている期間において、ホスト装置400から記憶装置100に対して書き込みデータが送信される。具体的には、図2に示すように、クロックSCKに基づいて、ID情報、書き込みコマンド、書き込みデータが順番に送信される。例えば図2のICD1は、第1の記憶装置100-1に対するID情報ID=0x01、書き込みコマンド及び書き込みデータが送信されるタイミングを示す。同様に、ICD2~ICD4は、それぞれ第2~第4の記憶装置100-2~100-4に対するID情報ID=0x0F、0xE2、0xEF、書き込みコマンド及び書き込みデータが送信されるタイミングを示す。第1~第4の記憶装置への送信が終了後、リセット信号XRSTがLレベルに設定されてアクノリッジ待ち期間TWが開始する。そしてアクノリッジ待ち期間TWの経過後であって、リセット端子HRSTから出力されるリセット信号XRSTがリセット解除を表すレベル例えばHレベルであるの第1~第4広義には第mのリセット解除期間の各々において、ホスト装置400の通信処理部410は、4個広義にはm個の記憶装置にそれぞれ対応する4個広義にはm個のID情報のいずれか1つを送信し、アクノリッジ受信処理を行う。具体的には、ホスト装置400の通信処理部410は、リセット信号XRSTを再びHレベルに設定し、第1のリセット解除期間TR1において、ID情報ID1例えばID=0x01を送信し、アクノリッジ受信処理を行う。そして順次、第2~第4のリセット解除期間TR2~TR4において、ID情報ID2~ID4例えばID=0x0F、0xE2、0xEFを送信し、アクノリッジ受信処理を行う。より具体的には、通信処理部410は、第1~第4のリセット解除期間TR1~TR4の各リセット解除期間のうちの第1のクロック期間TC1において、クロック端子HCKから第1のクロック期間TC1のクロックを出力する。そして第1のクロック期間TC1のクロックに基づいて、いずれか1つのID情報をデータ端子HDAから出力する。さらに通信処理部410は、各リセット解除期間のうちの、第1のクロック期間TC1の後の第2のクロック期間TC2において、アクノリッジACKを受信するための第2のクロック期間TC2のクロックをクロック端子HCKから出力する。各記憶装置100の制御部110は、自身の記憶部120に書き込みデータが正常に書き込まれた場合には、リセット端子TRSTに入力されるホスト装置400からのリセット信号XRSTがリセット解除を表すレベル例えばHレベルである第1~第4のリセット解除期間TR1~TR4の各々において、4個広義にはm個の記憶装置に対応する4個広義にはm個のID情報のいずれか1つを受信し、受信されたいずれか1つのID情報と自身のID情報とが一致する場合に、ホスト装置400に対してアクノリッジACKを返信する。具体的には、各記憶装置100の制御部110は、クロック端子TCKに入力される第1のクロック期間TC1のクロックに基づいて、いずれか1つのID情報を受信し、第1のクロック期間TC1の後にクロック端子TCKに入力される第2のクロック期間TC2のクロックに基づいて、アクノリッジACKを返信する。例えば図2に示すように、第1のリセット解除期間TR1の第2のクロック期間TC2において、第1の記憶装置例えばID=0x01がアクノリッジACKを返信する。続いて第2のリセット解除期間TR2の第2のクロック期間TC2において、第2の記憶装置例えばID=0x0FがアクノリッジACKを返信する。同様に第3、第4のリセット解除期間TR3、TR4の第2のクロック期間TC2において、第3、第4の記憶装置例えばID=0xE2、0xEFがアクノリッジACKを返信する。ホスト装置400は、第1~第4のリセット解除期間TR1~TR4の第2のクロック期間TC2において、各記憶装置100からのアクノリッジACKを受信する。アクノリッジACKは、アクノリッジ書き込み完了通知を表す論理レベルの信号であって、第2のクロック期間TC2のクロックに基づいて、各記憶装置100のデータ端子TDAから出力される。具体的には、例えば図2に示すように、第2のクロック期間TC2においてHレベルに設定され、第2のクロック期間TC2の終了後に緩やかにLレベルに降下する信号である。なお、アクノリッジACKを表す信号は、図2に示す信号波形に限定されない。ホスト装置400は、ID情報を送信した後に、送信したID情報を有する記憶装置からのアクノリッジACKの有無を判断することができるから、データが正常に書き込まれなかった記憶装置を特定することができる。そしてデータが正常に書き込まれなかった記憶装置に対しては、ホスト装置400は、再書き込みリトライを行うことができる。アクノリッジ待ち期間TWは、m個の記憶装置に対する書き込みデータの送信終了後に、ホスト装置400がアクノリッジの返信を要求するためのID情報を送信するまでの待ち期間である。すなわち、ホスト装置400は、アクノリッジ待ち期間TWの経過後に、アクノリッジの返信を要求するためのID情報を出力する。具体的には、記憶装置100において、記憶部120へのデータ書き込みに必要な期間書き込み必要期間の長さをtTMとした場合に、アクノリッジ待ち期間の長さtTWは、tTM≦tTW<2×tTMを満たす。こうすることで、ホスト装置400は、m個の記憶装置のうちの最後にデータが送信された記憶装置において、データの書き込みが完了し、その記憶装置のアクノリッジの返信が可能な状態になるまで待つことができる。例えば図2では、ホスト装置400は、アクノリッジ待ち期間TWを設けることで、最後にデータが送信された第4の記憶装置の記憶部120へのデータ書き込みが完了し、アクノリッジの返信が可能な状態になるまで待つことができる。図3に、比較例として、m個の記憶装置に対する書き込み終了後にアクノリッジを順次返信するのではなく、各記憶装置がそれぞれの書き込み終了後にアクノリッジを返信する構成のタイミングチャートを示す。図3の比較例では、例えば第1の記憶装置ID=1に対してID情報ID=1、書き込みコマンド及び書き込みデータが送信され図3のICD1、第1の記憶装置の記憶部にデータが書き込まれた後に、アクノリッジACKが返信される。そして次に、第2の記憶装置ID=2に対して同様にデータ等が送信され、データの書き込みが完了した後に、アクノリッジACKが返信される。図3に示すように、比較例では、記憶装置が書き込みデータを受信してから、データの書き込みが完了するまでの期間、すなわち書き込み必要期間TMの経過後に、記憶装置からアクノリッジACKが返信される。このために、例えば図3に示すように、4個の記憶装置が接続されている場合では、データ等の通信に要する時間の他に、さらに書き込み必要期間TMの4倍の長さ4×tTMが必要になる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えば1個の記憶装置に対するデータ等の通信に要する時間は約100μsであるが、書き込み必要期間TMの長さは約5msである。従って、図3の比較例では、全体の書き込み必要期間の長さは約20msになる。一方、本実施形態の記憶装置及びホスト装置によれば、図2に示したように、1つのアクノリッジ待ち期間TWを設けることでよく、このアクノリッジ待ち期間TWの長さtTWは、上述したようにtTM≦tTW<2×tTMを満たす。例えばtTM=5msの場合には、5ms≦tTW<10msとなるから、図3の比較例よりもデータ書き込み処理に要する時間を短縮することができる。また、比較例では記憶装置の個数に比例して全体の書き込み時間が増加するが、本実施形態の記憶装置及びホスト装置では、通信に要する時間は増加するが、アクノリッジ待ち期間TWの長さは増加しない。このように本実施形態の記憶装置及びホスト装置によれば、ホスト装置が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジACKを順次受け取ることができるから、全体の書き込み処理時間を短縮することができる。さらに記憶装置の個数が増加した場合でも、アクノリッジ待ち期間の長さは増加しないから、全体の書き込み処理時間の増加を抑えることができる。2.データ書き込み処理図4は、ホスト装置400から第1~第4の記憶装置100-1~100-4にデータが送信されてから、各記憶装置100の記憶部120にデータが書き込まれるまでの詳細なタイミングチャートである。最初に、ホスト装置400は、第1の記憶装置ID=0x01に対してID情報、書き込みコマンド及びデータを送信する。図4に示すように、例えばID情報はI0~I7の8ビットで構成され、これにパリティビットIPが付加される。また例えば書き込みコマンドはC0~Cjjは自然数のj1ビットで構成され、これにパリティビットCPが付加される。また例えばデータはD0~Dkのk1ビットで構成され、これにパリティビットDPが付加される。パリティビットIP、CP、DPは、パリティチェックのために付加されるビットであって、1の個数が常に偶数若しくは奇数となるように付加されるビットである。第1の記憶装置ID=0x01のIDコンパレーターID_COMPは、ID認識期間IDCにおいて、受信したID情報と自身のID情報とが一致することを認識する。続くコマンド認識期間CMDにおいて、オペレーションコードデコーダーOPCDECは、受信したコマンドが書き込みコマンドであることを認識する。そして次のデータ受信期間DATにおいて、I/OコントローラーI/O_CNTLは、データを受信して記憶制御部130に出力する。記憶制御部130は、次のメモリー書き込み期間MWRTにおいて、記憶部120にデータを書き込む。データが正常に書き込まれた場合には、記憶制御部130は、内部アクノリッジ信号i_ackをHレベルに設定する。その後、第1の記憶装置は、ホスト装置400からアクノリッジの返信を要求するためのID情報が送信されるのを待つ。一方、第2の記憶装置ID=0x0FのIDコンパレーターID_COMPは、最初のID認識期間IDCにおいて、受信したID情報と自身のID情報とが不一致であることを認識する。そして第2の記憶装置は、コマンド及びデータを受信せずに、アイドル期間IDLになる。その後のID認識期間IDCにおいて、受信したID情報と自身のID情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信する。なお、図4では、ID認識期間IDC、コマンド認識期間CMD及びデータ受信期間DATをまとめてIDCMDAと表記した。そしてメモリー書き込み期間MWRTにおいて、記憶部120にデータを書き込み、データが正常に書き込まれた場合には、内部アクノリッジ信号i_ackをHレベルに設定する。その後、第2の記憶装置は、ホスト装置400からアクノリッジの返信を要求するためのID情報が送信されるのを待つ。同様にして、第3、第4の記憶装置ID=0xE2、0xEFについても、受信したID情報と自身のID情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信し、メモリー書き込み期間MWRTにおいて、記憶部120にデータを書き込み、データが正常に書き込まれた場合には、内部アクノリッジ信号i_ackをHレベルに設定する。その後、第3、第4の記憶装置は、ホスト装置400からアクノリッジの返信を要求するためのID情報が送信されるのを待つ。図4に示すように、アクノリッジ待ち期間TWは、最後にデータ書き込みを実行する第4の記憶装置において、記憶部120にデータを書き込むために必要な期間である。図5は、各記憶装置100の記憶部120にデータが書き込まれた後、ホスト装置400からID情報が送信され、各記憶装置100がアクノリッジACKを返信するまでの詳細なタイミングチャートである。なお、図5には第1、第2の記憶装置のACK返信を示し、第3、第4の記憶装置のACK返信については第1、第2の記憶装置と同様であるから省略した。アクノリッジ待ち期間TWの経過後に、ホスト装置400はリセット信号XRSTをHレベルに設定し、このタイミングで第1のリセット解除期間TR1が開始される。この時点では、第4の記憶装置ID=0xEFがデータ書き込みを完了しているから、第1~第4の記憶装置はいずれもアクノリッジ返信が可能な状態にある。第1のリセット解除期間TR1では、ホスト装置400は、第1のクロック期間TC1においてクロックを送信し、そのクロックに基づいて第1の記憶装置のID情報ID=0x01を送信する。第1の記憶装置は、第1のクロック期間TC1のクロックに基づいてID情報を受信し、そのID情報が自身のID情報と一致することを認識するID認識期間IDC。そして内部アクノリッジ信号i_ackがHレベルに設定されているから、第1の記憶装置はACK返信待機期間ASBに移行する。ホスト装置400は、第1のクロック期間TC1の終了後に、第2のクロック期間TC2においてACKを受信するためのクロックを送信し、第1の記憶装置は、第2のクロック期間TC2のクロックに基づいてACKを返信するACK出力期間ASD。第2~第4の記憶装置は、ID認識期間IDCにおいてID情報を受信するが、そのID情報が自身のID情報と一致しないからアイドル期間IDLに移行する。第2のリセット解除期間TR2では、ホスト装置400は、第1のクロック期間TC1においてクロックを送信し、そのクロックに基づいて第2の記憶装置のID情報ID=0x0Fを送信する。第2の記憶装置は、第1のクロック期間TC1のクロックに基づいてID情報を受信し、そのID情報が自身のID情報と一致することを認識するID認識期間IDC。そして内部アクノリッジ信号i_ackがHレベルに設定されているから、第2の記憶装置はACK返信待機期間ASBに移行する。ホスト装置400は、第1のクロック期間TC1の終了後に、第2のクロック期間TC2においてACKを受信するためのクロックを送信し、第2の記憶装置は、第2のクロック期間TC2のクロックに基づいてACKを返信するACK出力期間ASD。第1、第3、第4の記憶装置は、ID認識期間IDCにおいてID情報を受信するが、そのID情報が自身のID情報と一致しないからアイドル期間IDLに移行する。同様にして、第3、第4のリセット解除期間TR3、TR4において、第3、第4の記憶装置がACKを返信する。図5では、各記憶装置は、ACK出力期間ASDにおいてデータ端子TDAをHレベルに設定し、それ以外の期間において高インピーダンス状態に設定する。こうすることで、データ信号線SDAの信号レベルは、ACK出力期間ASD即ち第2のクロック期間TC2においてHレベルに保持され、その後緩やかにLレベルに降下する。なお、後述するように、アクノリッジACKを表す信号は、図5に示す信号波形に限定されず、他の信号波形であってもよい。図6は、第1のリセット解除期間TR1における、ホスト装置400のデータ端子HDA及び第1の記憶装置100-1のデータ端子TDAの状態を説明する図である。なお、第2~第4のリセット解除期間TR2~TR4については、第1のリセット解除期間TR1と同様であるから説明を省略する。図6に示すように、ホスト装置400のデータ端子HDAは、第1のクロック期間TC1ではID情報を出力する出力状態OUTであり、それ以外の期間では高インピーダンス状態Hi-Zである。即ち、ホスト装置400の通信処理部410は、第1のクロック期間TC1の終了後に、データ端子HDAを高インピーダンス状態Hi-Zに設定する。一方、第1の記憶装置100-1のデータ端子TDAは、第2のクロック期間TC2ではACKを出力する出力状態OUTであり、それ以外の期間では高インピーダンス状態Hi-Zである。また、図示していないが、第2~第4の記憶装置の各データ端子TDAは、ACKを出力しないから、高インピーダンス状態Hi-Zである。このようにすることで、第1のクロック期間TC1においてホスト装置から出力されるID情報の信号が第1~第4の記憶装置により干渉を受けることを防止できる。また、第2のクロック期間TC2において、第1の記憶装置から出力されるACK信号がホスト装置400及び他の記憶装置により干渉を受けることを防止できる。さらに第1のクロック期間TC1と第2のクロック期間TC2との間において、記憶装置100のデータ端子TDA及びホスト装置400のデータ端子HDAが共に高インピーダンス状態Hi-Zに設定される。このように、バスBSのデータ信号線に接続される全てのデータ端子が高インピーダンス状態Hi-Zに設定される期間を設けることで、ID情報の信号及びACK信号の相互の干渉を防止し、両者を確実に送受信することができる。図7A、図7Bは、記憶装置100が出力するアクノリッジACK信号波形を説明する図である。図7Aに示すACK信号波形は、例えば図6に示したACK信号波形である。すなわち、記憶装置100は、第2のクロック期間TC2においてデータ端子TDAをHレベルVHに設定し、それ以外の期間において高インピーダンス状態Hi-Zに設定する。ホスト装置400のデータ端子HDAと第2の電源ノードVSS低電位電源ノードとの間には、抵抗素子終端抵抗素子が設けられている。この抵抗素子により電荷が放電されるから、データ信号線SDAの電圧レベルは、第2のクロック期間TC2の終了後に緩やかにLレベルに降下する。図7Bは、ACK信号波形の別の例である。図7Bに示すACK信号波形では、記憶装置100の制御部110は、第2のクロック期間TC2のクロックに基づいて、データ端子TDAの電圧レベルを高インピーダンス状態Hi-ZからHレベルVH広義には第1の論理レベルに変化させ、次にHレベルVHからLレベルVL広義には第2の論理レベルに変化させる。そして第2のクロック期間TC2の終了後に、データ端子TDAを高インピーダンス状態Hi-Zに戻す。具体的には、第2のクロック期間TC2の開始タイミングから第1の遅延時間TD1が経過するまで高インピーダンス状態Hi-Zに設定し、その後Hレベルに設定する。そして第2のクロック期間TC2の開始タイミングから第2の遅延時間TD2が経過するまでHレベルを保持した後、Lレベルに設定する。そして第2のクロック期間TC2の終了タイミングで、高インピーダンス状態Hi-Zに戻す。図7Bに示すACK信号波形では、第2のクロック期間TC2の後半期間において、データ端子TDAの電圧レベルをHレベルVHからLレベルVLに変化させることで、データ信号線SDAの電圧レベルを急速に降下させることができる。こうすることで、次のリセット解除期間までの待ち時間を短くすることができるから、全体の書き込み処理時間をさらに短縮することができる。以上説明したように、本実施形態の記憶装置及びホスト装置によれば、ホスト装置が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジACKを順次受け取ることができる。こうすることで、各記憶装置に対して各々アクノリッジ待ち期間を設ける必要がなくなり、1つのアクノリッジ待ち期間を設ければよいから、全体の書き込み処理時間を短縮することができる。さらに記憶装置の個数が増加した場合でも、アクノリッジ待ち期間の長さは増加しないから、全体の書き込み処理時間の増加を抑えることができる。図8に、記憶装置100及びホスト装置400のデータ端子TDA、HDAに接続される入出力バッファーの構成例を示す。図8の入出力バッファーは、記憶装置100の制御部110及びホスト装置400の通信処理部410に設けられる。入出力バッファーは、出力バッファーOBF、入力バッファーIBF及び2つのインバーターINV1、INV2を含む。出力バッファーOBFは、P型トランジスターTP1、TP2及びN型トランジスターTN1、TN2を含む。入力バッファーIBFは、P型トランジスターTP3、TP4及びN型トランジスターTN3、TN4を含む。制御信号VCNTは、入出力バッファーの動作モード入力モードと出力モードを設定するための信号である。入出力バッファーが入力モードに設定されている場合には、データ端子TDA又はHDAからの信号がバッファーされて、内部信号VAとして内部回路に供給される。また、入出力バッファーが出力モードに設定されている場合には、内部回路からの内部信号VAがバッファーされてデータ端子TDA又はHDAから出力される。制御信号VCNTがHレベルの場合には、TN2のゲートはHレベルに、TP2のゲートはLレベルに設定されるから、TN2、TP2は共にオン状態になる。一方、TN4のゲートはLレベルに、TP4のゲートはHレベルに設定されるから、TN4、TP4は共にオフ状態になる。従って、出力バッファーOBFは、内部信号VAをバッファーしてデータ端子TDA又はHDAから出力することができる。また、入力バッファーIBFは、第1、第2の電源VDD、VSSと非接続になるから動作しない。制御信号VCNTがLレベルの場合には、TN2のゲートはLレベルに、TP2のゲートはHレベルに設定されるから、TN2、TP2は共にオフ状態になる。一方、TN4のゲートはHレベルに、TP4のゲートはLレベルに設定されるから、TN4、TP4は共にオン状態になる。従って、入力バッファーIBFは、データ端子TDA又はHDAからの入力信号をバッファーして内部回路へ出力することができる。また、出力バッファーOBFは、第1、第2の電源VDD、VSSと非接続になるから動作せず、データ端子TDA又はHDAは高インピーダンス状態に設定される。このように図8の入出力バッファーを用いることで、図6に示したように、第1のクロック期間TC1では、データ端子HDAを出力状態に、データ端子TDAを高インピーダンス状態に設定することができる。また第2のクロック期間TC2では、データ端子TDAを出力状態に、データ端子HDAを高インピーダンス状態に設定することができる。そして第1のクロック期間TC1と第2のクロック期間TC2との間においては、データ端子HDAとデータ端子TDAとを共に高インピーダンス状態に設定することができる。3.システム、液体容器及び回路基板図9に本実施形態のシステムの基本的な構成例を示す。本実施形態のシステムは、例えばインクジェット方式のプリンターなどであって、第1の記憶装置100-1~第nnは2以上の整数の記憶装置100-n、記憶装置が実装されるn個の回路基板200-1~200-n、回路基板を備えるn個の液体容器300-1~300-n及びホスト装置400を含む。なお、本実施形態のシステムは図9の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。以下では、ホスト装置400がインクジェット方式のプリンター本体であり、液体容器300がインクカートリッジであり、回路基板200がインクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、回路基板は、他の装置、容器、回路基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー/ライターであってもよく、回路基板はメモリーカードに設けられた回路基板であってもよい。第1の記憶装置100-1~第nの記憶装置100-nは、それぞれリセット端子TRST、クロック端子TCK、データ端子TDA、第1の電源端子VDD及び第2の電源端子VSSを含む。これらn個の記憶装置100-1~100-nの各々は、記憶部120例えば不揮発性メモリー等を含み、それぞれの記憶部120にはn個の液体容器例えばインクカートリッジ等300-1~300-nを識別するためのIDIdentification情報例えばID=1、ID=2、ID=3などが記憶されている。IDは、液体容器が収容する液体の色などの種類毎に異なるものが付与される。ホスト装置400は、例えばプリンター本体などであって、ホスト側リセット端子HRST、ホスト側クロック端子HCK、ホスト側データ端子HDA、第1の電源端子VDD及び第2の電源端子VDDを含む。上述したように、本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置プリンター本体が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジACKを順次受け取ることができるから、全体の書き込み処理時間を短縮することができる。インクジェット方式のプリンターなどでは、インクカートリッジ液体容器は、通常交換可能な構造になっているために、電気的接続部分の接触不良が生じ易い。例えば通信中にデータ端子の接触不良が生じると通信エラーになり、誤ったデータが書き込まれるおそれがある。或いは、記憶部の書き込み動作中に電源端子の接触不良が生じると、書き込みエラーが発生するおそれがある。このような不具合の発生を抑えるためには、ホスト装置から各記憶装置への書き込み処理時間をできるだけ短縮することが望ましい。本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置から各記憶装置への書き込み処理時間を短縮することができるから、電気的接続部分の接触不良等による不具合の発生を低減することが可能になる。図10に、本実施形態の液体容器インクカートリッジ300の詳細な構成例を示す。液体容器300の内部には、インクを収容するための図示しないインク室が形成される。また、液体容器300には、インク室に連通するインク供給口340が設けられる。このインク供給口340は、液体容器300がプリンターに装着された時に、印刷ヘッドユニットにインクを供給するためのものである。液体容器300は、回路基板200を含む。回路基板200には、本実施形態の記憶装置100が設けられ、インク消費量などのデータの記憶やホスト装置400とのデータ送受信を行う。回路基板200は、例えばプリント基板により実現され、液体容器300の表面に設けられる。回路基板200には、第1の電源端子VDD等の端子が設けられる。そして、液体容器300がプリンターに装着された時に、それらの端子とプリンター側の端子が接触電気的に接続することで、電源やデータのやり取りが行われる。図11A、図11Bに、本実施形態の記憶装置100が設けられた回路基板200の詳細な構成例を示す。図11Aに示すように、回路基板200の表面プリンターと接続される面には、複数の端子を有する端子群が設けられる。この端子群は、第1の電源端子VDD、第2の電源端子VSS、リセット端子TRST、クロック端子TCK、データ端子TDAを含む。各端子は、例えば矩形状略矩形状に形成された金属端子により実現される。そして、各端子は、回路基板200に設けられた図示しない配線パターン層やスルーホールを介して、記憶装置100に接続される。図11Bに示すように、回路基板200の裏面プリンターと接続される面の裏側の面には、本実施形態の記憶装置100が設けられる。記憶装置100は、例えば、EEPROM、フラッシュメモリーや強誘電体メモリー等を有する半導体記憶装置により実現できる。この記憶装置100には、インク又は液体容器300に関連する種々のデータが格納され、例えば、液体容器300を識別するためのID情報やインクの消費量等のデータが格納される。インク消費量のデータは、液体容器300内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、液体容器300内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、ホスト装置、回路基板、液体容器及びシステムの構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。