"UP出力信号およびDOWN出力信号を与えるための位相検出器と、チャージポンプであって、電流源と、前記UP出力信号によって制御されるためにゲートが前記UP出力信号に接続するよう適合された制御トランジスタとを含み、正の電圧源と前記チャージポンプの出力ノードとの間に接続されたプルアップ回路と、電流源と、前記DOWN出力信号によって制御されるためにゲートが前記DOWN出力信号に接続するよう適合された制御トランジスタとを含み、接地電圧源と前記チャージポンプの出力ノードとの間に接続されたプルダウン回路と、前記プルアップおよびプルダウン回路の前記電流源の電流を制御するための基準電流源と、2つの入力および1つの出力を有し、位相誤差を減らすよう構成され、一方の前記入力は前記チャージポンプの出力ノードに接続された演算増幅器と、起動時に前記チャージポンプの出力ノードの所定の電圧レベルを定める起動回路と、前記チャージポンプの出力ノードに接続されたキャパシタとを含むチャージポンプとを備える、ロックループ。前記プルアップ回路および前記プルダウン回路の各々の前記電流源は、それぞれの前記制御トランジスタと直列に接続されたトランジスタを含む、請求項1に記載のロックループ。前記プルアップ回路の前記制御トランジスタは前記正の電圧源に接続され、前記プルアップ回路の電流源トランジスタは前記チャージポンプの出力ノードに接続される、請求項2に記載のロックループ。前記プルダウン回路の前記制御トランジスタは前記接地電圧源に接続され、前記プルダウン回路の電流源トランジスタは前記チャージポンプの出力ノードに接続される、請求項2に記載のロックループ。さらなるノードにおいて共に接続された、さらなるプルアップ回路およびさらなるプルダウン回路をさらに備える、請求項1に記載のロックループ。前記さらなるプルアップ回路および前記プルアップ回路は、ソースおよびドレイン端子が同様に接続された対応するトランジスタを有し、前記さらなるプルダウン回路および前記プルダウン回路は、ソースおよびドレイン端子が同様に接続された対応するトランジスタを有する、請求項5に記載のロックループ。前記さらなるプルアップ回路の制御トランジスタのゲートは第1の電圧源に接続され、前記さらなるプルダウン回路の制御トランジスタのゲートは第2の電圧源に接続される、請求項6に記載のロックループ。前記さらなるプルアップ回路および前記プルアップ回路は、対応する同じサイズのトランジスタを有し、前記さらなるプルダウン回路および前記プルダウン回路は、対応する同じサイズのトランジスタを有する、請求項6に記載のロックループ。前記演算増幅器の他方の前記入力は、前記さらなるノードに接続される、請求項5に記載のロックループ。前記演算増幅器の前記出力は、前記プルダウン回路の前記電流源および前記プルアップ回路の前記電流源のうち選択された1つに接続され、前記基準電流源は他方の前記回路の前記電流源に接続される、請求項9に記載のロックループ。前記演算増幅器は、実質的にレールトゥレールの出力範囲を有する、請求項1に記載のロックループ。前記演算増幅器は、2つの異なる入力ステージを含む、請求項1に記載のロックループ。前記異なる入力ステージは、1つのPMOS入力差動ステージおよび1つのNMOS入力差動ステージを含む、請求項12に記載のロックループ。前記起動回路は、ソースが電圧源に接続されてゲートが起動制御信号に接続されたMOS装置を含む、請求項1に記載のロックループ。前記MOS装置はNMOS装置である、請求項14に記載のロックループ。前記電圧源は前記接地電圧源である、請求項14に記載のロックループ。前記起動回路は、前記MOS装置と直列に接続されたソースフォロワトランジスタをさらに含む、請求項14に記載のロックループ。前記電圧源は前記接地電圧源であり、前記ソースフォロワトランジスタは前記チャージポンプの出力ノードに接続される、請求項17に記載のロックループ。位相ロックループ構成内の前記チャージポンプの出力ノードに接続された電圧制御オシレータをさらに備える、請求項1に記載のロックループ。遅延ロックループ構成内の前記チャージポンプの出力ノードに接続された電圧制御遅延線をさらに備える、請求項1に記載のロックループ。UP出力信号およびDOWN出力信号を与えるための位相検出器と、チャージポンプであって、電流源と、前記UP出力信号によって制御されるためにゲートが前記UP出力信号に接続するよう適合された制御トランジスタとを含み、正の電圧源と前記チャージポンプの出力ノードとの間に接続されたプルアップ回路と、電流源と、前記DOWN出力信号によって制御されるためにゲートが前記DOWN出力信号に接続するよう適合された制御トランジスタとを含み、接地電圧源と前記チャージポンプの出力ノードとの間に接続されたプルダウン回路と、基準電流源と、複数のプログラム可能トランジスタであって、前記基準電流源および前記複数のプログラム可能トランジスタは各々が前記プルアップおよびプルダウン回路の前記電流源の少なくとも一方の電流を制御するよう構成される、複数のプログラム可能トランジスタと、前記チャージポンプの出力ノードに接続されたキャパシタと、前記チャージポンプの出力ノードに接続され、ソースが電圧源に接続されてゲートが起動制御信号に接続されたMOS装置を有する起動回路とを含むチャージポンプと備える、ロックループ。前記電圧源は前記接地電圧源である、請求項21に記載のロックループ。前記起動回路は、前記MOS装置と直列に接続されたソースフォロワトランジスタをさらに含む、請求項21に記載のロックループ。前記電圧源は前記接地電圧源であり、前記ソースフォロワトランジスタは前記チャージポンプの出力ノードに接続される、請求項23に記載のロックループ。サブミクロン技術すなわち、0,13ミクロン以下では、トランジスタの出力インピーダンスはチャネル長さが縮小するにつれて低減するので、トランジスタはチャージポンプの出力トランジスタに必要な出力インピーダンスの必要条件を満たさない。スタティック位相誤差を最小限にするためにチャージポンプの出力インピーダンスを増加する1つの既知の方法は、カスケード電流源を使用することによるものである。しかしながら、カスケード電流源は電源電圧低下の傾向に十分に適さない。例えば、1Vの電源電圧および0.25Vから0.3Vの典型的な閾値電圧に関しては、1Vの電源電圧は直列の2つのカスケード電流源それぞれが2つの閾値電圧を有するを維持するには低すぎる。発明の開示チャージポンプにおけるスタティック位相誤差は、能動電流源の使用により最小限にされる。能動電流ミラーはまた、低電源電圧の影響を軽減する。本発明の実施形態により、チャージポンプはプルアップ回路、プルダウン回路および演算増幅器を含む。プルアップ回路はプルアップ電流を供給してチャージポンプ出力の電圧を増加させる。プルダウン回路はプルダウン電流を供給して、チャージポンプ出力の電圧を低下させる。演算増幅器は、第1の入力および第2の入力を有する。第1の入力はチャージポンプ出力に連結され、第2の入力はプルダウン回路に電流を供給するトランジスタのドレインに連結される。演算増幅器出力は、トランジスタとプルダウン回路とに連結される。演算増幅器入力間の電圧差が最小限にされ、プルダウン電流とプルアップ電流との間の差が低減されるように、演算増幅器は演算増幅器出力の電圧レベルを調節する。チャージポンプはまた、チャージポンプのパワーアップ時において第1の入力の電圧を電源電圧を下回る電圧レベルに設定する、演算増幅器の第1の入力に連結された起動回路を含み得る。本発明の実施形態において、チャージポンプに供給された電源電圧は約1ボルトであり得る。プルアップ回路は第1のPMOS装置と第2のPMOS装置とを含む。第1のPMOS装置のドレインは第2のPMOS装置のソースに連結され、第1のPMOS装置のソースは電源電圧ノードまたはレールに連結され、第2のPMOS装置のドレインはチャージポンプ出力に連結される。プルアップ回路は第1のPMOS装置がonの間はプルアップ電流を供給する。プルダウン回路は第1のNMOS装置と第2のNMOS装置とを含む。第1のNMOS装置のドレインは第2のNMOS装置のソースに連結され、第1のNMOS装置のソースは接地に連結され、第2のNMOS装置のドレインはチャージポンプ出力に連結される。プルダウン回路は第1のNMOS装置がonの間はプルダウン電流を供給する。チャージポンプはまたプルダウン回路およびプルアップ回路に電流を供給する基準電流源をさらに含む。1つの実施形態では、基準電流源はトランジスタのプログラム可能アレイを含む。演算増幅器は低電力レールトゥレール入力、レールトゥレール出力演算増幅器であり得る。本発明の前述および他の目的、特徴ならびに利点は、添付の図面に示されるように、本発明の好適な実施形態の以下のより詳細な説明から明らかになるであろう。図面においては、同じ参照文字は異なる図を通して同じ部分を指す。図面は必ずしも一定の縮尺でなく、代わりに本発明の原則を示すのに重点が置かれている。本発明の詳細な説明本発明の好適な実施形態の説明は以下の通りである。図4は本発明の原則によるチャージポンプ300の概略図である。チャージポンプ300は複数のトランジスタを含む。示される実施形態では、トランジスタは金属酸化物半導体MOSであり、また電界効果トランジスタFETとも称される。当業者には周知のように、nチャネルMOSトランジスタNMOSとpチャネルMOSトランジスタPMOSの2つのタイプのMOSトランジスタがある。チャージポンプ300はNMOSとPMOSトランジスタの両方を含む。PMOSトランジスタはゲートにおいて〇で図示される。チャージポンプ300は電流ミラーM1と能動電流ミラーM3とを含む。電流ミラーM1は図2に示される先行技術チャージポンプ200で説明された電流ミラーM1と同様である。能動電流ミラーM3は演算増幅器opamp323を含み、演算増幅器323は、能動的にノードOUT上の電圧を実質的にノードcrtl上の電圧と等しくして、トランジスタ315の出力ドレイン電流チャージポンププルダウン電流とトランジスタ310の出力ドレイン電流チャージポンププルアップ電流との間の差を最小限にすることにより、スタティック位相誤差を最小限にする。電流ミラーM1はバイアスPMOSトランジスタ314ならびにNMOSトランジスタ310および312を含む。電圧Vbnは電流ミラーM1に対するバイアス電圧を設定し、PMOSトランジスタ314を流れる電流を設定する。PMOSトランジスタ314および313はプルダウン回路およびプルアップ回路に電流を供給する基準電流源を提供する。PMOSトランジスタ314を通る電流はPMOSトランジスタ312および310においてミラーされる。電流ミラーにおける各トランジスタを流れる電流は、当業者には周知なようにこれらの装置の大きさ幅/長さ比を変化させることにより修正可能である。電流ミラーM1におけるPMOS装置314は、PMOS装置314のソース-ドレイン接続のノードにおけるバイアス電圧Vbnにより与えられる電圧に依存して、初期電流をチャージポンプに与える。チャージポンプがDLLシステムに使用される場合は、基準周波数とDLL帯域幅との間の比率が一定であるように、バイアス電圧は遅延チェーンの合計遅延に従ってチャージポンプの最大電流を調整する。PMOSトランジスタ314のゲートはPMOSトランジスタ314のドレインに連結される。PMOS装置312および310のゲートはPMOS装置314のゲートに連結され、この初期電流がPMOSトランジスタ312および310にミラー可能とする。NMOS装置316のドレインはPMOS装置312のドレインに連結される。従って、PMOS装置312にミラーされた電流は、電流ミラーM3におけるNMOS装置316に与えられた同一電流である。NMOS装置316のゲートはNMOS装置315のゲートに連結され、NMOS装置316のドレイン電流が、電流ミラーM3においてNMOS装置315にミラーされてプルダウン電流を与えることを可能とする。一般的に、チャージポンプがイネーブルされ信号ENABLEがアサートされるかまたは論理1に駆動される、信号UPがアサートされると、トランジスタ309は、NANDゲート301、インバータ302および304ならびにパスゲート303を介してトランジスタ309のゲートに印加された電圧によりonにされる。これにより、電流はプルアップ回路のPMOSトランジスタ309および310を流れる。この電流は、ループフィルタ206図1に連結されたOUTノード内に電荷を付加する。トランジスタ309がonの間のこの電荷の増加によりノードOUTの電圧の増加が生じ、これはチャージポンプ300が図1に示す先行技術DLL100に示すチャージポンプ105に置き換わった場合、電圧制御遅延線102により生成される遅延の増加を引き起こす。同様に、チャージポンプがイネーブルされENABLE高、信号DOWNがアサートされると、トランジスタ317はNANDゲート305ならびにインバータ306,307および308を介してゲートに印加された電圧によりonされる。これにより、電流はプルダウン回路のトランジスタ315および317を流れることが可能となる。ノードOUTからトランジスタ315、317を通って接地されるこの電流の流れは、ノードOUTから電荷を取り除く。トランジスタ315がonの間のこの電荷の低減により、ノードOUTの電圧が低下し、電圧制御遅延線102図1により生成される遅延が低減する。NANDゲート302、306の入力におけるUP/DOWN信号からインバータ303、304を通って、およびインバータ307、308を通ってトランジスタ310および315のゲートに至る経路は、同じ挿入遅延を提供するように整合される。パスゲート308は、DOWN信号からトランジスタ317のゲートまでの経路におけるインバータ307により付加される遅延を複写するように経路に含まれる。トランジスタ309がonの際のNMOSトランジスタ309のソースドレイン経路に亘る小さな電圧降下を補うために、PMOSトランジスタ311および313が付加されて、PMOSトランジスタ309を通る電流経路に対称性を与える。NMOSトランジスタ318はPMOSトランジスタ315を通る電流経路に対称性を与える。電流ミラーM3はプルダウン電流NMOSトランジスタ315を通り接地するとプルアップ電流VddからPMOSトランジスタ310を通るとの間の比率を制御する。プルダウン電流はノートOUTの電圧を低減し、プルアップ電流はノードOUTの電圧を増加させる。従って、M1電流ミラーは、PMOS装置310を通るチャージポンプの最大電流を設定し、M3電流ミラーはプルアップとプルダウン電流間の比率を制御する。電流ミラーM1およびM3は周知の技術を使用して調整可能またはプログラム可能であり得る。電流ミラーM3におけるトランジスタ315および316はより多くまたはより少ない電流を送るサイズにし得る。これにより、回路設計者は寄生抵抗およびキャパシタンスおよびパラメータ変化などの他の要因を補うことが可能である。しかしながら、かかる調整はスタティックであり、一旦チップがパッケージ化されると再調整できず、OUTノードにおける電圧変化を補うことはできない。本発明の1つの実施形態によると、図4に示すように電流ミラーの能動調節は演算増幅器の使用により提供される。能動電流ミラーM3における演算増幅器323の反転入力はノードOUTに連結され、演算増幅器323の非反転入力はノードn14に連結される。演算増幅器323の出力ノードは、ノードctrlおよびNMOS装置315、316のゲートに連結される。演算増幅器323は、ノードOUTとn14との間に電圧差がある場合、制御ノードctrl上の電圧を調整する。制御ノードctrl上の電圧の変化により、NMOS装置315、316を介してノードOUTおよびノードn14上の電圧において、それに対応する変化を生じる。チャージポンプの動作時において、演算増幅器323は、ノードn14上の電圧をノードOUT上の出力電圧に実質的に等しく能動的に保つことにより、スタティック位相誤差を最小限にする。DLLがロック状態のとき出力OUTにおいて同じプルアップおよびプルダウン電流パルスを生成可能であることが重要である。ロック状態を達成したDLLにおいては、ノードOUTは、UPおよびDOWNパルスが等しい期間であるのでほとんどの時間において能動的に充電も放電もされない。さらに、UPおよびDOWNパルスは図2で説明された先行技術チャージポンプよりも短い期間とすることが可能であり、その結果、装置において必要とされる電力の低減をもたらす。これにより、ノードOUTの電圧は実質的に一定のままである。ノードctrlにおける電圧の変化は、NMOSトランジスタ315、316に流れる電流においてこれに対応する変化を生じる。しかしながら、ノードn14のキャパシタンスはノードOUTに存在するキャパシタンスより小さいので、ノードctrlにおける電圧の変化はノードOUTよりノードn14に速やかに影響を及ぼす。演算増幅器323は、以下のようにノードOUTの電圧を能動的に制御する。すなわち、ノードn14上の電圧がノードOUTの電圧より高い場合、演算増幅器323はノードctrlの電圧を増加させる。ノードctrlの電圧の増加により、NMOSトランジスタ316およびNMOSトランジスタ315を流れる電流が増加し、これにより、ノードn14上の電圧がノードOUTの電圧と同じになるまで低減する。ノードn14上の電圧がノードOUTの電圧より低い場合は、演算増幅器323はノードctrl上の電圧を低下させる。ノードctrl上のこの電圧の低下により、NMOSトランジスタ316およびNMOSトランジスタ315を流れる電流が減少する。ノードctrlの電圧はノードn14上の電圧をノードOUT上の電圧より速く変化させるので、ノードn14上の電圧がノードOUT上の電圧に等しい状態の新しい均衡点に達する。ノードn14上の電圧と出力電圧OUTが実質的に同じである状態で、NMOS装置315を通るソース/ドレイン電流プルダウン電流はPMOS装置310を通るソース/ドレイン電流プルアップ電流に実質的に等しい。演算増幅器を含む能動電流ミラーをチャージポンプに設けることにより、NMOSトランジスタの対315、316およびPMOSトランジスタの対312および310のドレイン、ソースおよびゲートの電圧条件は実質的に等しく、図2に示す先行技術回路よりもはるかに密接であり、その結果、非常に正確なNMOSトランジスタ315およびPMOSトランジスタ310を通る整合電流を生じる。トランジスタ319および320は単純なバッファキャパシタンスであり、NMOS装置315およびPMOS装置310によって引き起こされるノイズを防止して、電流ミラーM1、M2の各バイアスノード内に連結する。演算増幅器323は、好適にはレールトゥレールVddからVss接地の入力範囲を有する。図4で示すようにトランジスタ315、316がNMOS装置である実施形態では、必要とされる出力範囲は、Vddから接地を上回るaboveground、それに近い所定の電圧、すなわち接地を上回るNMOSトランジスタの1つの閾値電圧Vtnまで下がる。この出力電圧範囲は、NMOSトランジスタ315および316が完全にoffされないことを確実にする。完全にoffされると、回路が動作不能となるからである。図9に示すようにトランジスタ315、316がPMOS装置である代替の実施形態では、必要とされる出力範囲はVssからVtpすなわちVddを下回るPMOSトランジスタの1つの閾値電圧である。従って、レールトゥレールの出力範囲を有する演算増幅器323が好適である。パワーアップフェーズ時において、ノードn14の電圧がノードOUTの電圧より低いと、演算増幅器すなわち、ノードctrlの出力は低く駆動される。ノードctrlはNMOS装置315に連結されているので、NMOS装置315はoffとなることがあり得る。回路はこの状態で停止するか、回復するのに長時間かかり得る。いずれの場合も望ましくない。NMOS装置321とNMOS装置322を含む起動回路は、パワーアップフェーズ時において動作基点に達する際にチャージポンプを支援する。起動回路は最初にノードOUTの電圧をVddより低い値に設定する。これにより、演算増幅器323はパワーアップフェーズ後に適切に動作することができる。パワーアップフェーズ時においてパワーアップ後所定期間の間アサートされる起動信号は、NMOS装置322のゲートに連結される。NMOS装置322はノードOUTに連結されるゲートとソースの両方に連結されるダイオードである。NMOS装置322のドレインはNMOS装置321のドレインに連結される。NMOS装置321のドレインに連結された起動信号がアサートされている間、NMOS装置322はonである。ノードOUTはほぼVddに等しい、従ってNMOS装置321およびNMOS装置322の両方がonの状態で、電流はNMOS装置321およびNMOS装置322を流れ、ノードOUTの電圧が低下する。このように、起動回路は、パワーアップフェーズ時においてノードOUTの電圧をノードn14の電圧より確実に低くし、その結果、演算増幅器323への異なる入力電圧は最初は正であり、NMOS装置315をonに保つ起動フェーズ時は演算増幅器323の出力におけるノードctrlは高に駆動される。これはノードOUTをこの所定期間の間、ほぼNMOSトランジスタの閾値電圧にする。パワーアップフェーズ後は、起動信号はアサート停止され、起動回路はもはやイネーブルされる必要がない。本発明は電流オフセット、すなわち、NMOSトランジスタ315とPMOSトランジスタ310間を流れる電流の差を約4に低減する。これにより、DLLシステム全体に対して高度に低減されたスタティック位相誤差を生じる。本実施形態においてチャージポンプの電流オフセットを20から4に低減することにより、PLL/DLLの全スタティック位相誤差は300psから60psへと低減される。図5はロック状態の前の図4に示されるチャージポンプにおけるソースおよびシンク電流パルスを示すグラフである。本実施例では、トレース154は、図4のトランジスタ309を通るソース電流に対応し、トレース156は図4のトランジスタ317を通るシンク電流に対応する。本発明による実施形態では、ソース電流およびシンク電流は実質的に大きさが等しい。図5はロック状態の前のパルスを示すので、ロック状態を求めて、ソースおよびシンクパルスのエッジを揃えるために、DLLはノードOUTの電圧を変化させ始める。ロック状態に達すると、各トレース154、156より下の領域は同じになりノードOUTの電圧の安定レベルを生じる。ソースおよびシンク電流が実質的に大きさが等しくなると、パルスのエッジの整合がより正確になり、スタティック位相誤差の原因となる最大の成分の1つを除去する。図6は、図4に示される演算増幅器323の実施形態の概略図である。演算増幅器は非常に低い電圧で動作する相補的な入力対に基づく。示される実施形態では、演算増幅器はVddからVssの1Vの合計電源電圧で動作可能であり、Vssは約0Vであるとされる接地に接続される。演算増幅器323は、2つの異なる増幅器442、444と、バイアス回路446と、出力ステージ440とを含む。差動増幅器442、444は、NMOSトランジスタ入力対411、412を有する第1の差動増幅器およびPMOSトランジスタ入力対404、405を有する第2の差動増幅器を備える相補的入力対を有する。第1の差動増幅器442はまた、PMOSトランジスタ403およびNMOSトランジスタ406、407を含む。第2の差動増幅器444はまた、PMOSトランジスタ409、410およびNMOSトランジスタ413を含む。出力ステージ440はトランジスタ401および402を含む。バイアス回路はトランジスタ414、415、416、417、418および419を含み、バイアス電圧を出力ステージ440のトランジスタ401、第1の差動増幅器442のトランジスタ403、および第2の差動増幅器444のトランジスタ413に与える。図4に示すノードOUTは、各差動増幅器の差動入力inmに連結され、図4に示すノードn14は各差動増幅器の差動入力inpに連結される。演算増幅器diff_outの出力ステージは図4に示すノードctrlに連結される。チャージポンプ300図4がイネーブルされる信号ENABLEがアサートされるかまたは論理1に駆動されると、トランジスタ419はonされ、電流はトランジスタ416、417、418および419を流れることが可能となる。第2の差動増幅器444におけるトランジスタ409の電流はトランジスタ408においてミラーされる。トランジスタ408は第2の差動増幅器の出力を与える。トランジスタ404からの電流第1の差動増幅器の出力を表すおよびトランジスタ408からの電流第2の差動増幅器の出力を表すは第1の差動増幅器440のトランジスタ406において合計され、出力ステージのトランジスタ402にミラーされる。チャージポンプ300がディスエーブルされる信号ENABLEがアサート停止されるか、論理0に駆動されると、トランジスタ419のゲートにおける論理0ゆえに、トランジスタ419はoffであり、演算増幅器はctrlノード上の電圧を修正しない。他の実施形態は、電流ミラーにおける基準電流ソース用のプログラム可能アレイマスタートランジスタを使用して、回路の動作を構成またはテストする。図7は、図4のトランジスタ313およびトランジスタ314両者を置き換えるのに適した、トランジスタ500のこのようなプログラム可能アレイの概略図である。4つのアクティブロー選択信号SEL0b、SEL1b、SEL2bおよびSEL3bは4つの選択PMOSトランジスタ501、502、503および504に連結される。各選択トランジスタは、異なる電流ミラーマスターPMOSトランジスタ505、506、507、508に連結される。SEL信号の1つ以上がアクティブローであり、これにより可変電流が流れることが可能となる。電流の大きさは、アクティブローであるSEL信号の数に依存して変化する。例えば、SEL0bだけがアクティブローの状態では、電流はPMOSトランジスタ505および選択トランジスタ501にだけ流れ、この電流は図4のトランジスタ312および310でミラーされる。電流はPMOSトランジスタ505、506、507および508ならびに選択トランジスタすべてを流れるので、4つの選択信号がすべてアクティブローの状態で電流の大きさは増加する。この電流は、トランジスタ310および312のドレインに連結される、Vbnノードを通ってトランジスタ312および310でミラーされる。SEL信号は、レジスタ、ヒューズプログラミング、マスクプログラミングまたは当業者には周知の他の任意の技術により制御可能である。4セットのプログラム可能マスタートランジスタが示されているが、任意の数が使用可能である。NMOSトランジスタを使用する同様の回路を使用して、図4のトランジスタ416および418を共にトランジスタのプログラム可能アレイと置き換えることによりプログラム可能性を付加し得る。本発明はDLLに使用されるチャージポンプに限定されない。例えば、本発明はまた、位相ロックループにおけるチャージポンプに使用可能である。位相ロックループPLLは、第1のクロック信号を第2のクロック信号に同期させるための別の周知の回路である。図8は先行技術のPLL600のブロック図である。外部から供給されたクロックCLKはクロックバッファ601によりバッファされ、位相検出器604に連結される基準クロックCLK_REFを与える。位相検出器604はCLK_REFとCLK_FBとの間の位相差に依存して位相制御信号UP、DOWNを生成する。位相検出器604の位相制御信号UP/DOWNは、チャージポンプ605およびループフィルタ606により結合され、可変バイアス電圧VCTRL110を与える。バイアス電圧VCTRLは、クロック信号CLK_OUTを出力する電圧制御オシレータVCO602を制御する。出力クロック信号CLK_OUTの周波数はバイアス電圧VCTRL610に比例する。VCOは当業者には周知である。CLK_OUT信号はオプションとして、分配器603に連結されてフィードバッククロック信号CLK_FBを生成する。位相検出器は、CLK_FBの立ち上がりエッジの前にCLK_REFの立ち上がりエッジを検出したら、VCTRLを増加させるUP信号をアサートし、これによりCLK_OUT信号の周波数を上げる。位相検出器が、CLK_REFの立ち上がりエッジの前にCLK_FBの立ちあたりエッジを検出したら、VCTRLを低下させるDOWN信号をアサートして、それによりCLK_OUT信号の周波数を下げる。図9は、図4の実施形態で示されるNMOSトランジスタの代わりのP-MOS装置を制御する演算増幅器を備えた、異なる構成を有するチャージポンプの別の実施形態の概略図である。本発明の同じ原則を適用することにより、演算増幅器323はトランジスタ310’、312’、315’および316’のドレインを図4に示される実施形態で説明されたのと同じ方法で等しくする。本発明はPLL/DLLシステムにおいてチャージポンプでの使用に対して説明されている。しかしながら、本発明はPLL/DLLシステムに限定されない。本発明は非常に精密な電流ミラーが必要とされ、電流ミラーの出力電圧が接地に達せず、それにより能動電流ミラーにおける演算増幅器が動作不能となるであろう、任意のシステムにおいて使用可能である。本発明は、その好適な実施形態を参照して詳細に示され、説明されているが、添付の請求項により包含される本発明の範囲から逸脱することなく形態および詳細において種々の変更が行われ得ることは当業者には理解されるであろう。"