時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号を出力するクロック生成部と、前記比較処理の間、前記クロック生成部から出力される前記クロック信号を通過させ、前記比較処理の終了に係るタイミングで前記クロック信号をラッチするラッチ部と、kkは、3以上の自然数ビットのカウンタ回路を含み、前記ラッチ部から出力される前記クロック信号に基づく第1の計数信号を前記カウンタ回路のjjは、j<kの自然数ビット目に入力し、前記ラッチ部にラッチされた前記クロック信号の論理状態に基づいて生成されたパルス信号である第2の計数信号を前記カウンタ回路のiiは、i<jの自然数ビット目に入力し、前記第1の計数信号および前記第2の計数信号を計数処理するカウント部と、を備え、前記ラッチ部は、第1のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチした後、第2のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチし、前記カウント部は、前記第1のアナログ信号に応じた第1の計数処理を行い、前記第1の計数処理により得られる計数値を構成する各ビットを反転した後、前記第2のアナログ信号に応じた第2の前記計数処理を行うことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力するAD変換回路。時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号を出力するクロック生成部と、前記比較処理の間、前記クロック生成部から出力される前記クロック信号を通過させ、前記比較処理の終了に係るタイミングで前記クロック信号をラッチするラッチ部と、kkは、3以上の自然数ビットのカウンタ回路を含み、前記ラッチ部から出力される前記クロック信号に基づく第1の計数信号を前記カウンタ回路のjjは、j<kの自然数ビット目に入力し、前記ラッチ部にラッチされた前記クロック信号の論理状態に基づいて生成されたパルス信号である第2の計数信号を前記カウンタ回路のiiは、i<jの自然数ビット目に入力し、前記第1の計数信号および前記第2の計数信号を計数処理するカウント部と、を備え、前記ラッチ部は、第1のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチした後、第2のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチし、前記カウント部は、ダウンカウントモードおよびアップカウントモードの何れか一方のモードで前記第1のアナログ信号に応じた第1の計数処理を行い、ダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記第2のアナログ信号に応じた第2の計数処理を行うことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力するAD変換回路。光電変換素子を有する複数の画素が配置され、前記複数の画素は、リセットレベルに応じた信号を第1の画素信号として出力し、入射された電磁波の大きさに応じた信号を第2の画素信号として出力する撮像部と、請求項1または請求項2に係るAD変換回路と、を備え、前記第1の画素信号に応じたアナログ信号を前記第1のアナログ信号とし、前記第2の画素信号に応じたアナログ信号を前記第2のアナログ信号とすることを特徴とする撮像装置。上述したAD変換処理の処理速度はカウントクロックによって制限されており、更に高速なAD変換を実現するには、更に高速のクロック信号を用意する必要がある。ここで、固体撮像装置として、画素数が800万画素、フレームレートが15fpsフレーム/秒の場合を例として課題を説明する。説明を容易にするため、800万画素の画素配列を縦横に2000行×4000列として、更に単純化のためにブランキング期間がないものとすると、1秒当りに画素信号を読み出す行の数は、以下のようになる。15フレーム/秒×2000行/フレーム=30K行/秒つまり、1行の読出しレートは30KHzとなる。実際は、OBOpticalBlack画素等からの読出しを考慮すると、1行の読出しレートは50KHz程度になるものと考えられる。この読出しレートで画素信号が読み出されるAD変換処理にランプ型AD変換を適用する場合、分解能が10ビットのAD変換であれば、1024回の比較をする必要があり、1行の読出しレートの約千倍である50MHz程度の周波数でカウンタの計数値を変化させる必要がある。仮に、AD変換の分解能が12ビットになると、カウンタの計数値の変化に必要な周波数は、分解能が10ビットである場合の4倍の200MHzとなる。フレームレートが60fpsとなると、更に4倍の800MHzの周波数が必要となる。現在、ランプ型AD変換を用いた固体撮像装置のカウントクロックの周波数は300~400MHz程度が一般的である。GHzオーダーに近いカウントクロックが必要となると、具体的には、以下の不具合が発生すると考えられる。チップ内であっても、GHzオーダーに近いカウントクロックの生成が困難である。もしGHzオーダーに近いカウントクロックを生成できたとしても、列数分の列カウント部が負荷となり、かつ、クロック生成部から遠くに配置されている画素列ほど配線が長く時定数が大きいため、カウンタ回路で正確な動作をすることが困難である。本発明は、上述した課題に鑑みてなされたものであって、カウントクロックの周波数によらず、AD変換により得られるデジタルデータの分解能を向上させることができるAD変換回路および撮像装置を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号を出力するクロック生成部と、前記比較処理の間、前記クロック生成部から出力される前記クロック信号を通過させ、前記比較処理の終了に係るタイミングで前記クロック信号をラッチするラッチ部と、kkは、3以上の自然数ビットのカウンタ回路を含み、前記ラッチ部から出力される前記クロック信号に基づく第1の計数信号を前記カウンタ回路のjjは、j<kの自然数ビット目に入力し、前記ラッチ部にラッチされた前記クロック信号の論理状態に基づいて生成されたパルス信号である第2の計数信号を前記カウンタ回路のiiは、i<jの自然数ビット目に入力し、前記第1の計数信号および前記第2の計数信号を計数処理するカウント部と、を備え、前記ラッチ部は、第1のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチした後、第2のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチし、前記カウント部は、前記第1のアナログ信号に応じた第1の計数処理を行い、前記第1の計数処理により得られる計数値を構成する各ビットを反転した後、前記第2のアナログ信号に応じた第2の前記計数処理を行うことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力するAD変換回路である。また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号を出力するクロック生成部と、前記比較処理の間、前記クロック生成部から出力される前記クロック信号を通過させ、前記比較処理の終了に係るタイミングで前記クロック信号をラッチするラッチ部と、kkは、3以上の自然数ビットのカウンタ回路を含み、前記ラッチ部から出力される前記クロック信号に基づく第1の計数信号を前記カウンタ回路のjjは、j<kの自然数ビット目に入力し、前記ラッチ部にラッチされた前記クロック信号の論理状態に基づいて生成されたパルス信号である第2の計数信号を前記カウンタ回路のiiは、i<jの自然数ビット目に入力し、前記第1の計数信号および前記第2の計数信号を計数処理するカウント部と、を備え、前記ラッチ部は、第1のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチした後、第2のアナログ信号に応じた前記比較処理の終了に係るタイミングで前記クロック信号をラッチし、前記カウント部は、ダウンカウントモードおよびアップカウントモードの何れか一方のモードで前記第1のアナログ信号に応じた第1の計数処理を行い、ダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記第2のアナログ信号に応じた第2の計数処理を行うことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力するAD変換回路である。また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、リセットレベルに応じた信号を第1の画素信号として出力し、入射された電磁波の大きさに応じた信号を第2の画素信号として出力する撮像部と、上記のAD変換回路と、を備え、前記第1の画素信号に応じたアナログ信号を前記第1のアナログ信号とし、前記第2の画素信号に応じたアナログ信号を前記第2のアナログ信号とすることを特徴とする撮像装置である。本発明によれば、ラッチ部から出力されるクロック信号に基づく第1の計数信号を計数処理することに加えて、ラッチ部にラッチされたクロック信号の論理状態に基づいて生成されたパルス信号である第2の計数信号を計数処理することによって、カウントクロックの周波数によらず、AD変換により得られるデジタルデータの分解能を向上させることができる。以下、図面を参照し、本発明の実施形態を説明する。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるCMOS撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、クロック生成部18、ランプ部19参照信号生成部、カラム処理部15、水平選択部14、出力部17、および制御部20で構成されている。撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC回路などを有する。クロック生成部18は所定の周波数のクロック信号を生成して出力する。ランプ部19は、時間の経過とともに増加または減少する参照信号ランプ波を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード/フォトゲート/フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログデジタル変換手段を構成している。このカラム処理部15、特に列AD変換部16の詳細については後述する。ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTGの機能ブロックと、このTGと通信を行うための機能ブロックとを備える。次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル基準レベルや信号レベルの各大きさに対応した時間軸方向の大きさパルス幅を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列毎に設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ部108、列カウント部103カウント部で構成される。ここで、列カウント部103は、ラッチ機能を合わせ持つバイナリカウンタ回路を想定している。比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波のランプ電圧とを比較することによって、画素信号の大きさを時間軸方向の情報パルス信号のパルス幅に変換する。比較部109の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベルHレベルになり、ランプ電圧が信号電圧以下のときにはLowレベルLレベルになる。ラッチ部108は、クロック生成部18から出力されたクロック信号をそのまま通過させ、比較部109の比較出力を受けて、この比較出力が反転するタイミングで、クロック生成部18から出力されたクロック信号をラッチ保持/記憶する。列カウント部103は、ラッチ部108を介して出力されるクロック信号に基づいて計数処理カウントを行い、更にラッチ部108にラッチされたクロック信号の論理状態に基づいて計数処理カウントを行う。ここで、列カウント部103は、3ビット以上のカウンタ回路、例えば8ビットのカウンタ回路で構成される。尚、これらは一例であって、これに限る必要はない。次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルの各電圧とランプ波ランプ電圧とが一致するまでの期間、ラッチ部108を介して出力されるクロック信号をカウントし、更にラッチ部108にラッチされたクロック信号の論理状態に基づく計数信号をカウントすることによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。ここでは、列カウント部103のカウントモードはダウンカウントモードであるものとし、列カウント部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、列カウント部103は、ラッチ部108を介して出力されるクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。尚、列カウント部103での計数動作開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はクロック生成部18から出力されたクロック信号を第1のクロック信号として保持する。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からのクロック信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。続いて、列カウント部103は、ラッチ部108に保持された第1のクロック信号の論理状態に応じて、所定の数のパルス信号からなる計数信号を生成し、生成した計数信号をカウントクロックとしてカウントを行う。その後、列カウント部103が保持している各ビットの値が反転される。これにより、2回目の読出しにおける列カウント部103の初期値が設定される。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、列カウント部103は、ラッチ部108を介して出力されるクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。尚、列カウント部103での計数動作開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はクロック生成部18から出力されたクロック信号を第2のクロック信号として保持する。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からのクロック信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。続いて、列カウント部103は、ラッチ部108に保持された第2のクロック信号の論理状態に応じて、所定の数のパルス信号からなる計数信号を生成し、生成した計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの減算CDS処理が行われる。上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、列カウント部103が保持しているデジタルデータを構成する各ビットの値が反転され、反転されたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記のように、列カウント部103は、1回目の読出し時および2回目の読出し時にラッチ部108を介して出力されるクロック生成部18からのクロック信号第1の計数信号をカウントクロックとしてカウントを行った後、ラッチ部108に保持されたクロック信号の論理状態に応じて生成された計数信号第2の計数信号をカウントクロックとしてカウントを行う。従来技術では、上記の第1の計数信号に基づくカウントによりデジタルデータを得ていたが、本実施形態では第1の計数信号に基づくカウントに加えて第2の計数信号に基づくカウントによりデジタルデータを得ている。この第2の計数信号に基づくカウントを行うことによって、デジタルデータの分解能を向上させることができる。次に、列AD変換部16の各構成の詳細について説明する。図2は、図1の列AD変換部16について更に説明するための詳細構成の一例を示している。以下では、図2に示す構成について説明する。図2に示す各構成は、図1に示した列AD変換部16内の各構成に対応しており、ラッチ部108を構成するラッチ回路D0、切換え部MUX、列カウント部103を構成するカウンタ回路C0~C7が設けられている。図1のランプ部19、クロック生成部18と図2に示す列AD変換部16が本発明のAD変換回路の一例である。ラッチ回路D0は、クロック生成部18から出力されたクロック信号CLKをそのまま出力し、比較部109の比較出力COに基づいて、クロック信号CLKをラッチする。カウンタ回路C0~C7は、前段から入力されるカウントクロックに基づいてカウントを行う。カウンタ回路C0のカウント値がデジタルデータの最下位ビット1ビット目を構成し、カウンタ回路C1~C6がそれぞれデジタルデータの2ビット目~7ビット目を構成し、カウンタ回路C7のカウント値がデジタルデータの最上位ビット8ビット目を構成する。切換え部MUXは、カウンタ回路C1にカウントクロックとして入力される信号を、ラッチ回路D0の出力とカウンタ回路C0の出力との間で切り換える。カウンタ回路C0~C7には、制御信号CNTEN0~CNTEN7、制御信号CMODE0~CMODE7、および制御信号REVが入力される。制御信号CNTEN0~CNTEN7は、前段から入力されるカウントクロックの有効/無効を制御する信号である。制御信号CMODE0~CMODE7は、カウンタ回路C0~C7の動作モードを、カウントを行うカウントモードと、カウントを停止しカウント値を保護するデータ保護モードとの間で切り換える信号である。制御信号REVは、カウンタ回路C0~C7のビット値をトグルする信号である。本例においては、列カウント部103に、正/負を判断するためのフラグ用カウンタ回路を設けても構わない。カウンタ回路C0~C7の詳細については、図7を参照して後述する。切換え部MUXには、制御信号SELが入力される。制御信号SELは、カウンタ回路C1に入力される信号の切換えを行うための信号である。制御信号SELがL状態に設定されている場合、カウンタ回路C1にはラッチ回路D0からの信号が入力され、制御信号SELがH状態に設定されている場合、カウンタ回路C1にはカウンタ回路C0からの信号が入力される。次に、図2に示した構成の動作について具体例を用いて説明する。本説明では、列カウント部103として8ビットのダウンカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は8’b000000000に相当となり、例えば7カウントであればカウント値は8’b111110017に相当となる。上記の計数値の表記について説明する。8’bはカウント値が8ビットの2進数であることを示す。00000000は列カウント部103カウンタ回路C0~C7の出力を示す。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はBAである。本例では、列カウント部103はダウンカウントモードでカウントを行うため、1回目の読出し時に列カウント部103が第1の画素信号に基づくカウントを行い、さらに反転を行った後のカウント値はデジタル値Aに対応する。ただし、2の補数を用いているため、カウント値に1加算が必要である。続いて、2回目の読出し時に列カウント部103が第2の画素信号に基づくカウントを行い、さらに反転を行った後のカウント値はデジタル値BAに対応する。ただし、2の補数を用いているため、カウント値に1加算が必要である。1回目の読出し時の反転後に必要な1加算と、2回目の読出し時の反転後に必要な1加算とによる値の変化が相殺されるため、反転後の1加算は行われない。図3~図6は、本例の動作に係る各信号の波形を示している。図3および図4は1回目の読出し時の各信号の波形を示し、図5および図6は2回目の読出し時の各信号の波形を示している。尚、clkは制御部20に入力されるマスタークロックを示し、clkenはクロック生成部18のイネーブル信号を示し、CLKはクロック生成部18から出力されるクロック信号を示す。また、Dはラッチ回路D0の出力を示し、Q0~Q7はカウンタ回路C0~C7の出力を示し、OUT70はデジタルデータを示す。本例の動作は、第1の画素信号を読み出してAD変換する1回目の読出し期間と、第2の画素信号を読み出してAD変換する2回目の読出し期間と、デジタルデータを転送する転送期間との各期間の動作で構成される。1回目の読出し期間は、ラッチ回路D0およびカウンタ回路C0~C7をリセットするリセット期間と、第1の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C7がクロック生成部18からのクロック信号をカウントする計数期間と、2回目の読出し時の初期値を設定する初期値設定期間とを含む。初期値設定期間では、カウンタ回路C0~C7がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントと、カウンタ回路C0~C7のカウント値を反転するデータ反転とが行われる。2回目の読出し期間は、ラッチ回路D0をリセットするリセット期間と、第2の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C7がクロック生成部18からのクロック信号をカウントする計数期間とを含む。2回目の読出し時の計数期間の後、カウンタ回路C0~C7がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントが行われる。ここで、第1の画素信号をカウントした場合のカウント値は31、第2の画素信号をカウントした場合のカウント値は42とし、第2の画素信号から第1の画素信号を減算CDS処理した値11を求める場合について説明する。制御信号SELがL状態、制御信号CNTEN0~CNTEN7がL状態、制御信号CMODE0~CMODE7がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE7がH状態となり、ラッチ回路D0およびカウンタ回路C0~C7のリセットが行われる。また、制御信号CNTEN1~CNTEN7がH状態となった後、制御信号CMODE0~CMODE7がL状態となる。制御信号SELはL状態に設定されているので、カウンタ回路C1のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C1に入力され、カウンタ回路C1はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は8’b00000000である。計数期間において、所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第1のクロック信号。同時に、カウンタ回路C1~C7はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b1H状態、列カウント部103が保持している値は8’b1110001030に相当である。続いて、初期値設定期間において、ラッチ回路D0に保持された第1のクロック信号に基づいてカウンタ回路C1がカウントを行う。制御信号CMODE0~CMODE7がL状態からH状態となった後、制御信号SELがL状態からH状態となり、さらに制御信号CMODE0~CMODE7がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり、更にL状態となる。制御信号SELはH状態に設定されているので、カウンタ回路C1のカウントクロックはカウンタ回路C0の出力に設定される。これにより、ラッチ回路D0に保持された第1のクロック信号の論理状態に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b1H状態であり、1パルスの計数信号が生成される。この時点で、列カウント部103が保持している値は8’b1110000131に相当である。その後、列カウント部103が保持している値が反転される。この時点で、列カウント部103が保持している値は8’b0001111030に相当である。制御信号SELがL状態、制御信号CNTEN0~CNTEN7がL状態、制御信号CMODE0~CMODE7がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE7がH状態となり、ラッチ回路D0のリセットが行われる。また、制御信号CNTEN1~CNTEN7がH状態となった後、制御信号CMODE0~CMODE7がL状態となる。尚、カウンタ回路C0~C7はリセットされない。制御信号SELはL状態に設定されているので、カウンタ回路C1のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C1に入力され、カウンタ回路C1はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は8’b0001111030に相当である。計数期間において、所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第2のクロック信号。同時に、カウンタ回路C1~C7はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b0L状態、列カウント部103が保持している値は8’b1111010012に相当である。続いて、ラッチ回路D0に保持された第2のクロック信号に基づいてカウンタ回路C1がカウントを行う。制御信号CMODE0~CMODE7がL状態からH状態となった後、制御信号SELがL状態からH状態となり、更に制御信号CMODE0~CMODE7がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり、更にL状態となる。制御信号SELはH状態に設定されているので、カウンタ回路C1のカウントクロックはカウンタ回路C0の出力に設定される。これにより、ラッチ回路D0に保持された第2のクロック信号に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b0L状態であり、生成される計数信号はない。この時点で、列カウント部103が保持している値は8’b1111010012に相当である。最後に、列カウント部103のカウント値が反転される図5および図6では省略。この時点で、列カウント部103が保持している値は8’b0000101111に相当である。2進数の減算では、値を反転した後、1を加算する必要があるが、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。転送期間において、減算CDS処理により得られたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。上記では列カウント部103がダウンカウントモードでカウントを行っているが、アップカウントモードでカウントを行ってもよい。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はBAである。列カウント部103がアップカウントモードでカウントを行う場合、1回目の読出し時に列カウント部103が第1の画素信号に基づくカウントを行い、さらに反転を行った後のカウント値はデジタル値Aに対応する。ただし、2の補数を用いているため、カウント値に1加算が必要である。続いて、2回目の読出し時に列カウント部103が第2の画素信号に基づくカウントを行った後のカウント値はデジタル値BAに対応する。列カウント部103がアップカウントモードでカウントを行う場合も、上記のように第1の画素信号と第2の画素信号との減算CDS処理を行うことができる。次に、列カウント部103に使用されるバイナリカウンタ回路の詳細を説明する。図7は、列カウント部103を構成する1ビット分のカウンタ回路C:0~7の構成の一例を示している。図7に示すカウンタ回路Cは、フリップフロップDFF、AND回路AND1、OR回路OR1、切換えスイッチSWで構成されている。フリップフロップ回路DFFはDフリップフロップで構成されている。AND回路AND1は、前段のカウンタ回路Cの出力信号CK1と制御信号CNTENのAND演算を行うことにより、カウントクロックを有効/無効にするためのパルスを出力する。OR回路OR1は、AND回路AND1の出力信号と制御信号REVのOR演算を行うことにより、ビットを反転するためのパルスを生成する。切換えスイッチSWは、ビット値を保護するため、制御信号CMODE図2~図6の制御信号CMODEに対応に基づいて、入力端子Dと出力端子Qが接続された状態と、入力端子Dと反転出力端子QBが接続された状態とを切り換える。カウンタ回路Cがn個接続されるとnビットのカウンタ回路が構成される。尚、この構成は一例であり、これに限らない。次に、カウンタ回路Cの動作、特にビットの反転動作について説明する。図8のタイミングチャートは、カウンタ回路Cの動作に係る各信号の波形、特にビットの反転動作を中心とした動作に係る各信号の波形を示している。尚、カウント動作時の制御信号CMODEはL状態、制御信号CNTENはH状態、制御信号REVはL状態である。カウント動作後に、制御信号CMODEがH状態となる。これにより、カウンタ回路Cの出力端子Qと入力端子Dが接続されるため、カウンタ回路Cの出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがL状態となる。これにより、カウントクロックの入力が無効となる。続いて、制御信号CMODEがL状態となり、カウンタ回路Cの反転出力端子QBと入力端子Dが接続される。これにより、入力端子Dに入力される信号の状態が反転する。その後、制御信号REVがL状態からH状態に変化し、さらにL状態に変化する。制御信号REVがH状態からL状態に変化した時点でフリップフロップ回路DFFは、入力端子Dに入力される信号を保持し、出力端子Qから出力する。上記のように、制御信号CMODEがL状態となった時点で入力端子Dに入力される信号の状態が反転しているため、制御信号REVがH状態からL状態に変化することにより、カウンタ回路Cの出力、即ち各ビット値が反転される。その後、制御信号CMODEがH状態となる。これにより、カウンタ回路Cの出力端子Qと入力端子Dが接続されるため、カウンタ回路Cの出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがH状態となる。これにより、カウントクロックの入力が有効となる。最後に、制御信号CMODEがL状態となり、カウンタ回路Cの反転出力端子QBと入力端子Dが接続される。上記の動作により、各ビット値を反転した値を初期値として、再びカウント動作を行うことが可能となる。上述したように、本実施形態によれば、列カウント部103は、クロック生成部18からのクロック信号をカウントすることに加えて、ラッチ回路D0にラッチされたクロック信号の論理状態に基づいて生成された計数信号をカウントする。上記のように、ラッチ回路D0にラッチされたクロック信号の論理状態をカウントした値を列カウント部103の最下位ビットの値とすることによって、カウントクロックの周波数を増加させることなく、AD変換により得られるデジタルデータの分解能を1ビット向上させることができる。また、本実施形態のAD変換回路を撮像装置に適用することによって、高画質な画像を得ることができる。第2の実施の形態次に、本発明の第2の実施形態を説明する。本実施形態によるCMOS撮像装置の構成は第1の実施形態と略同様であるが、列AD変換部16の列カウント部103の構成が異なる。それ以外は、第1の実施形態と略同様であるので説明を省略する。次に、列AD変換部16の各構成の詳細について説明する。図9は、列AD変換部16について更に説明するための詳細構成の一例を示している。以下では、図9に示す構成について説明する。図9に示す各構成は、列AD変換部16内の各構成に対応しており、ラッチ部108を構成するラッチ回路D0、切換え部MUX、列カウント部103を構成するカウンタ回路C0~C8が設けられている。ランプ部19、クロック生成部18と図9に示す列AD変換部16が本発明のAD変換回路の一例である。図9では、カウンタ回路の数と切換え部MUXの配置位置が図2と異なる。図2では8個のカウンタ回路が設けられていたが、図9では9個のカウンタ回路が設けられている。カウンタ回路C0~C8が保持するカウント値のうち上位8ビットに相当するカウンタ回路C1~C8が保持するカウント値で構成されるデジタルデータが減算CDS処理結果となる。切換え部MUXは、カウンタ回路C2にカウントクロックとして入力される信号を、ラッチ回路D0の出力とカウンタ回路C1の出力との間で切り換える。制御信号SELがL状態に設定されている場合、カウンタ回路C2にはラッチ回路D0からの信号が入力され、制御信号SELがH状態に設定されている場合、カウンタ回路C2にはカウンタ回路C1からの信号が入力される。上記以外は、図2の構成と略同様であるので説明を省略する。次に、図9に示した構成の動作について具体例を用いて説明する。本説明では、列カウント部103として9ビットのダウンカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は9’b0000000000に相当となり、例えば7カウントであればカウント値は9’b1111110017に相当となる。上記の計数値の表記について説明する。9’bはカウント値が9ビットの2進数であることを示す。000000000は列カウント部103カウンタ回路C0~C8の出力を示す。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。図10~図13は、本例の動作に係る各信号の波形を示している。図10および図11は1回目の読出し時の各信号の波形を示し、図12および図13は2回目の読出し時の各信号の波形を示している。尚、clkは制御部20に入力されるマスタークロックを示し、clkenはクロック生成部18のイネーブル信号を示し、CLKはクロック生成部18から出力されるクロック信号を示す。また、Dはラッチ回路D0の出力を示し、Q0~Q8はカウンタ回路C0~C8の出力を示し、OUT81はデジタルデータ上位8ビット分を示す。本例の動作は、第1の画素信号を読み出してAD変換する1回目の読出し期間と、第2の画素信号を読み出してAD変換する2回目の読出し期間と、デジタルデータを転送する転送期間との各期間の動作で構成される。1回目の読出し期間は、ラッチ回路D0およびカウンタ回路C0~C8をリセットするリセット期間と、第1の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C8がクロック生成部18からのクロック信号をカウントする計数期間と、2回目の読出し時の初期値を設定する初期値設定期間とを含む。初期値設定期間では、カウンタ回路C0~C8がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントと、カウンタ回路C0~C8のカウント値を反転するデータ反転とが行われる。2回目の読出し期間は、ラッチ回路D0をリセットするリセット期間と、第2の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C8がクロック生成部18からのクロック信号をカウントする計数期間とを含む。2回目の読出し時の計数期間の後、カウンタ回路C0~C8がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントが行われる。ここで、第1の画素信号をカウントした場合のカウント値は31、第2の画素信号をカウントした場合のカウント値は42とし、第2の画素信号から第1の画素信号を減算CDS処理した値11を求める場合について説明する。制御信号SELがL状態、制御信号CNTEN0~CNTEN8がL状態、制御信号CMODE0~CMODE8がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE8がH状態となり、ラッチ回路D0およびカウンタ回路C0~C8のリセットが行われる。また、制御信号CNTEN1~CNTEN8がH状態となった後、制御信号CMODE0~CMODE8がL状態となる。制御信号SELはL状態に設定されているので、カウンタ回路C2のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C2に入力され、カウンタ回路C2はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は9’b000000000である。計数期間において、所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第1のクロック信号。同時に、カウンタ回路C2~C8はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b1H状態、列カウント部103が保持している値は9’b111000100上位8ビットからなる値は30に相当である。続いて、初期値設定期間において、ラッチ回路D0に保持された第1のクロック信号に基づいてカウンタ回路C2がカウントを行う。制御信号CMODE0~CMODE8がL状態からH状態となった後、制御信号SELがL状態からH状態となり、さらに制御信号CMODE0~CMODE8がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり更にL状態となる動作が2回繰り返される。制御信号SELはH状態に設定されているので、カウンタ回路C2のカウントクロックはカウンタ回路C1の出力に設定される。これにより、ラッチ回路D0に保持された第1のクロック信号の論理状態に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b1H状態であり、2パルスの計数信号が生成される。この時点で、列カウント部103が保持している値は9’b111000010上位8ビットからなる値は31に相当である。その後、列カウント部103が保持している値が反転される。この時点で、列カウント部103が保持している値は9’b000111101上位8ビットからなる値は30に相当である。制御信号SELがL状態、制御信号CNTEN0~CNTEN8がL状態、制御信号CMODE0~CMODE8がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE8がH状態となり、ラッチ回路D0のリセットが行われる。また、制御信号CNTEN1~CNTEN8がH状態となった後、制御信号CMODE0~CMODE8がL状態となる。尚、カウンタ回路C0~C8はリセットされない。制御信号SELはL状態に設定されているので、カウンタ回路C2のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C2に入力され、カウンタ回路C2はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は9’b000111101上位8ビットからなる値は30に相当である。計数期間において、所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第2のクロック信号。同時に、カウンタ回路C2~C8はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b0L状態、列カウント部103が保持している値は9’b111101001上位8ビットからなる値は12に相当である。続いて、ラッチ回路D0に保持された第2のクロック信号に基づいてカウンタ回路C2がカウントを行う。制御信号CMODE0~CMODE8がL状態からH状態となった後、制御信号SELがL状態からH状態となり、更に制御信号CMODE0~CMODE8がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり更にL状態となる動作が2回繰り返される。制御信号SELはH状態に設定されているので、カウンタ回路C2のカウントクロックはカウンタ回路C1の出力に設定される。これにより、ラッチ回路D0に保持された第2のクロック信号に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b0L状態であり、生成される計数信号はない。この時点で、列カウント部103が保持している値は9’b111101001上位8ビットからなる値は12に相当である。最後に、列カウント部103のカウント値が反転される図12および図13では省略。この時点で、列カウント部103が保持している値は9’b000010110上位8ビットからなる値は11に相当である。2進数の減算では、値を反転した後、1を加算する必要があるが、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。転送期間において、減算CDS処理により得られたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。このとき、カウンタ回路C0~C8が保持しているカウント値のうち上位8ビットのカウンタ回路C1~C8が保持しているカウント値からなるデジタルデータを転送してもよいし、カウンタ回路C0~C8が保持しているカウント値からなるデジタルデータを転送し、上位8ビットのカウンタ回路C1~C8が保持しているカウント値に相当するビットのデータを後段の回路で取り出してもよい。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。上述したように、本実施形態によれば、列カウント部103は、クロック生成部18からのクロック信号をカウントすることに加えて、ラッチ回路D0にラッチされたクロック信号の論理状態に基づいて生成された計数信号をカウントする。上記のように、ラッチ回路D0にラッチされたクロック信号の論理状態をカウントすることによって、カウントクロックの周波数を増加させることなく、AD変換により得られるデジタルデータの分解能を1ビット向上させることができる。本実施形態では、ラッチ回路D0にラッチされたクロック信号の論理状態に基づく値を1~2ビット目のカウンタ回路C0~C1が保持するように構成しているが、これ以外の構成も可能である。ラッチ回路D0にラッチされたクロック信号の論理状態に基づく値を1~n1ビット目のカウンタ回路C0~Cnが保持するように構成する場合、切換え部MUXは、カウンタ回路Cn1にカウントクロックとして入力される信号を、ラッチ回路D0の出力とカウンタ回路Cnの出力との間で切り換える。また、ラッチ回路D0が保持している値が1’b1H状態の場合、2n-1個のパルスからなる計数信号が生成され、ラッチ回路D0が保持している値が1’b0L状態の場合、計数信号は生成されない。第3の実施の形態次に、本発明の第3の実施形態を説明する。本実施形態によるCMOS撮像装置の構成は第1の実施形態と略同様であるが、列AD変換部16の列カウント部103の構成が異なる。列カウント部103は、カウントモードとしてアップカウントモードおよびダウンカウントモードを有するアップダウンカウンタ回路で構成される。それ以外は、第1の実施形態と略同様である。次に、本例の動作について説明する。以下では、第1の実施形態と異なる動作を中心に、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。ここでは、列カウント部103のカウントモードは1回目の読出しではダウンカウントモード、2回目の読出しではアップカウントモードであるものとし、列カウント部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、列カウント部103は、ラッチ部108を介して出力されるクロック生成部18からのクロック信号をカウントクロックとしてダウンカウントモードでカウントを行う。比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はクロック生成部18から出力されたクロック信号を第1のクロック信号として保持する。所定の期間が経過すると、ランプ部19はランプ波の生成を停止する。続いて、列カウント部103は、ラッチ部108に保持された第1のクロック信号の論理状態に応じて、所定の数のパルス信号からなる計数信号を生成し、生成した計数信号をカウントクロックとしてカウントを行う。これにより、2回目の読出しにおける列カウント部103の初期値が設定される。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、列カウント部103は、ラッチ部108を介して出力されるクロック生成部18からのクロック信号をカウントクロックとしてアップカウントモードでカウントを行う。比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はクロック生成部18から出力されたクロック信号を第2のクロック信号として保持する。所定の期間が経過すると、ランプ部19はランプ波の生成を停止する。続いて、列カウント部103は、ラッチ部108に保持された第2のクロック信号の論理状態に応じて、所定の数のパルス信号からなる計数信号を生成し、生成した計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの減算CDS処理が行われる。上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、列カウント部103が保持しているデジタルデータを構成する各ビットの値が反転され、反転されたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。次に、本例の動作について具体例を用いて説明する。本説明では、列カウント部103として8ビットのアップダウンカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は8’b000000000に相当となり、例えば7カウントであればカウント値は8’b111110017に相当となる。アップカウントモードで計数した場合、例えば0カウントであればカウント値は8’b000000000に相当となり、例えば7カウントであればカウント値は8’b000001117に相当となる。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はBAである。本例では、1回目の読出し時に列カウント部103はダウンカウントモードでカウントを行うため、1回目の読出し時に列カウント部103が第1の画素信号に基づくカウントを行った後のカウント値はデジタル値Aに対応する。続いて、2回目の読出し時に列カウント部103はアップカウントモードでカウントを行うため、2回目の読出し時に列カウント部103が第2の画素信号に基づくカウントを行った後のカウント値はデジタル値BAに対応する。図14~図17は、本例の動作に係る各信号の波形を示している。図14および図15は1回目の読出し時の各信号の波形を示し、図16および図17は2回目の読出し時の各信号の波形を示している。尚、clkは制御部20に入力されるマスタークロックを示し、clkenはクロック生成部18のイネーブル信号を示し、CLKはクロック生成部18から出力されるクロック信号を示す。また、Dはラッチ回路D0の出力を示し、Q0~Q7はカウンタ回路C0~C7の出力を示し、OUT70はデジタルデータを示す。本例の動作は、第1の画素信号を読み出してAD変換する1回目の読出し期間と、第2の画素信号を読み出してAD変換する2回目の読出し期間と、デジタルデータを転送する転送期間との各期間の動作で構成される。1回目の読出し期間は、ラッチ回路D0およびカウンタ回路C0~C7をリセットするリセット期間と、第1の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C7がクロック生成部18からのクロック信号をカウントする計数期間と、2回目の読出し時の初期値を設定する初期値設定期間とを含む。初期値設定期間では、カウンタ回路C0~C7がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントが行われる。2回目の読出し期間は、ラッチ回路D0をリセットするリセット期間と、第2の画素信号を読み出す信号読出し期間と、カウンタ回路C0~C7がクロック生成部18からのクロック信号をカウントする計数期間とを含む。2回目の読出し時の計数期間の後、カウンタ回路C0~C7がラッチ回路D0に保持された値に基づくクロック信号をカウントするラッチデータカウントが行われる。ここで、第1の画素信号をカウントした場合のカウント値は32、第2の画素信号をカウントした場合のカウント値は43とし、第2の画素信号から第1の画素信号を減算CDS処理した値11を求める場合について説明する。制御信号SELがL状態、制御信号CNTEN0~CNTEN7がL状態、制御信号CMODE0~CMODE7がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE7がH状態となり、ラッチ回路D0およびカウンタ回路C0~C7のリセットが行われる。また、制御信号CNTEN1~CNTEN7がH状態となった後、制御信号CMODE0~CMODE7がL状態となる。制御信号SELはL状態に設定されているので、カウンタ回路C1のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C1に入力され、カウンタ回路C1はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は8’b00000000である。計数期間において、所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第1のクロック信号。同時に、カウンタ回路C1~C7はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b0L状態、列カウント部103が保持している値は8’b1110000032に相当である。続いて、初期値設定期間において、ラッチ回路D0に保持された第1のクロック信号に基づいてカウンタ回路C1がカウントを行う。制御信号CMODE0~CMODE7がL状態からH状態となった後、制御信号SELがL状態からH状態となり、さらに制御信号CMODE0~CMODE7がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり、更にL状態となる。制御信号SELはH状態に設定されているので、カウンタ回路C1のカウントクロックはカウンタ回路C0の出力に設定される。これにより、ラッチ回路D0に保持された第1のクロック信号の論理状態に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b0L状態であり、生成された計数信号はない。この時点で、列カウント部103が保持している値は8’b1110000032に相当である。制御信号SELがL状態、制御信号CNTEN0~CNTEN7がL状態、制御信号CMODE0~CMODE7がL状態に設定される。リセット期間において、制御信号CMODE0~CMODE7がH状態となり、ラッチ回路D0のリセットが行われる。また、制御信号CNTEN1~CNTEN7がH状態となった後、制御信号CMODE0~CMODE7がL状態となる。尚、カウンタ回路C0~C7はリセットされない。制御信号SELはL状態に設定されているので、カウンタ回路C1のカウントクロックはラッチ回路D0の出力に設定される。したがって、比較処理の終了時点まで、クロック生成部18からのクロック信号がカウンタ回路C1に入力され、カウンタ回路C1はクロック生成部18からのクロック信号をカウントクロックとしてカウントを行う。信号読出し期間に続く計数期間における比較処理の開始時点で、列カウント部103が保持している値は8’b1110000032に相当である。計数期間において、所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミングで、比較出力COが反転し、その時点のクロック生成部18からのクロック信号の論理状態が保持される第2のクロック信号。同時に、カウンタ回路C1~C7はカウント動作を停止する。この時点で、ラッチ回路D0が保持している値は1’b1H状態、列カウント部103が保持している値は8’b0000101010に相当である。続いて、ラッチ回路D0に保持された第2のクロック信号に基づいてカウンタ回路C1がカウントを行う。制御信号CMODE0~CMODE7がL状態からH状態となった後、制御信号SELがL状態からH状態となり、更に制御信号CMODE0~CMODE7がH状態からL状態となる。続いて、制御信号CNTEN0がL状態からH状態となり、更にL状態となる。制御信号SELはH状態に設定されているので、カウンタ回路C1のカウントクロックはカウンタ回路C0の出力に設定される。これにより、ラッチ回路D0に保持された第2のクロック信号に応じた計数信号が生成され、生成された計数信号をカウントしたカウント値が列カウント部103に保持される。本例の場合、ラッチ回路D0が保持している値は1’b1H状態であり、1パルスの計数信号が生成される。この時点で、列カウント部103が保持している値は8’b0000101111に相当である。転送期間において、減算CDS処理により得られたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。上述したように、本実施形態によれば、列カウント部103は、クロック生成部18からのクロック信号をカウントすることに加えて、ラッチ回路D0にラッチされたクロック信号の論理状態に基づいて生成された計数信号をカウントする。上記のように、ラッチ回路D0にラッチされたクロック信号の論理状態をカウントすることによって、カウントクロックの周波数を増加させることなく、AD変換により得られるデジタルデータの分解能を1ビット向上させることができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。