"半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を2層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第2のシリコン窒化膜を有し、前記第2のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させたことを特徴とする半導体装置。半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を2層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第2のシリコン窒化膜を有し、前記第2のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くしたことを特徴とする半導体装置。前記第2のシリコン窒化膜と前記制御電極層との間に膜厚が1nm以下のシリコン酸化膜を含むように構成したことを特徴とする請求項1または2記載の半導体装置。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備え、前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を2層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第2のシリコン窒化膜を形成し、前記第2のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化することを特徴とする半導体装置の製造方法。前記第2のシリコン窒化膜を局所集中酸化した後、前記電極間絶縁膜のうちの前記電荷蓄積層の側面上または素子分離絶縁膜の上面上の部分の最上部に形成されたシリコン酸化膜を等方性エッチングにより除去することを特徴とする請求項4記載の半導体装置の製造方法。そこで、高電界リークを低減して、書き込み特性を向上できる半導体装置および半導体装置の製造方法を提供する。本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を2層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第2のシリコン窒化膜を有し、前記第2のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くした。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程とを備える。そして、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備える。更に、前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を2層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第2のシリコン窒化膜を形成し、前記第2のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化するところに特徴を有する。以下、第1実施形態について、図面を参照して説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態図1は、本実施形態の不揮発性半導体記憶装置半導体装置のメモリセル領域の平面構造を模式的に示す平面図である。この図1に示すように、メモリセル領域M内には、多数のメモリセルトランジスタTrmがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタTrmに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、2つの選択トランジスタ間に複数のメモリセルトランジスタTrmを直列接続したセルユニット構造を備えたNAND型のフラッシュメモリ装置が挙げられる。図2aは、各メモリセルのワード線方向ゲート幅方向に沿う断面構造を模式的に示す図図1中のA-A線に沿う断面図であり、図2bは、各メモリセルのビット線方向ゲート長方向に沿う断面構造を模式的に示す図図1中のB-B線に沿う断面図である。この図2a、bを参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。図2a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図1中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STIshallowtrenchisolation2を構成している。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CG制御電極層とを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。ゲート絶縁膜トンネル絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極膜FGの上部側面、および、浮遊ゲート電極膜FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えば、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13/第2のシリコン窒化膜14の積層構造の膜、即ち、いわゆるONON膜を用いている。但し、電極間絶縁膜9の最上部の第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの上面上の部分は、消失し、シリコン酸化膜が形成され、このシリコン酸化膜は第2のシリコン酸化膜13の一部となっている。この構成の場合、第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの上面上の部分の膜厚寸法a1は、他の部分の膜厚寸法a2よりも厚くなるように構成されている。制御ゲート電極膜CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。この導電層ワード線WL10は、個々のメモリセルトランジスタTrmの制御ゲート電極膜CGを連結する。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイドNiSiで構成される。尚、導電層10をすべてシリサイド層即ち、シリサイド層単体で構成しても良い。また、図2bに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝15によって互いに電気的に分離されている。この溝15内にはメモリセル間絶縁膜16が形成されている。このメモリセル間絶縁膜16としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜16の上面、制御ゲート電極膜CGの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜17が形成されている。このライナー絶縁膜17上には、例えばシリコン酸化膜からなる層間絶縁膜18が形成されている。ライナー絶縁膜17は、シリコン酸化膜からなる層間絶縁膜18の形成時に酸化剤が制御ゲート電極膜CGへ到達することを防ぎ、特に導電層10のシリサイド層の酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜CG間はライナー絶縁膜17を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線WL及びシリコン基板1のPウェル間に高電界を印加すると共に、各電気的要素ソース/ドレインに適切な所定電圧を与えることによってメモリセルのデータを消去/書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線WL制御ゲート電極膜CGに高電圧を印加すると共に、シリコン基板1のPウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線WL制御ゲート電極膜CGに低電圧を印加すると共に、シリコン基板1のPウェルに高電圧を印加する。次に、上記構成の不揮発性半導体記憶装置の製造方法について、図3ないし図10を参照して説明する。尚、図3ないし図10は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図3ないし図9は図1中のA-A線に沿う断面図であり、図10は図1中のB-B線に沿う断面図である。まず、図3に示すように、不純物がドーピングされたシリコン基板1の上面にトンネル絶縁膜としてのゲート絶縁膜7を熱酸化法により例えば6nm程度の厚さ形成する。続いて、ゲート絶縁膜7の上にCVDchemicalvapordeposition法によって浮遊ゲート電極膜FG電荷蓄積層となるリンドープ多結晶シリコン層8を例えば100nm程度の厚さ形成する。次いで、CVD法によってマスク膜としてのシリコン窒化膜19を形成し、更に、CVD法によってマスク膜としてのシリコン酸化膜20を形成する。この後、シリコン酸化膜20上に、フォトレジスト図示しないを塗布し、露光現像することにより上記フォトレジストをパターニングする。次に、上記パターニングしたフォトレジストを耐エッチングマスク第1のレジストマスクにしてRIEreactiveionetching法によりシリコン酸化膜20をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜20をマスクにしてRIE法によりシリコン窒化膜19をエッチングし、次いで、RIE法により多結晶シリコン層8浮遊ゲート電極膜FG、ゲート絶縁膜7及びシリコン基板1をエッチングすることにより素子分離のための溝素子分離溝4を形成する図4参照。この場合、活性領域3の幅寸法及び素子分離溝4の幅寸法は、いずれも例えば50nm程度である。続いて、シリコン酸化膜20上および素子分離溝4内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜5としてシリコン酸化膜を形成することによって素子分離溝4を埋め込む。この後、図5に示すように、CMP法によってシリコン窒化膜19をストッパーにして平坦化を行うことにより、シリコン窒化膜19上のシリコン酸化膜20を除去し、素子分離溝4内にシリコン酸化膜素子分離絶縁膜5を残す。次いで、マスク材であるシリコン窒化膜19を化学薬液等でエッチングして除去剥離し、多結晶シリコン層8の上面を露出させる。続いて、シリコン酸化膜素子分離絶縁膜5の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層8の側面の上側部分が露出するまで素子分離絶縁膜5をエッチングし、露出させる側面の高さは、例えば50nm程度とする。これによって、図6に示すような構造を得る。次に、電極間絶縁膜9を全面即ち、素子分離絶縁膜5の上面、浮遊ゲート電極膜FG多結晶シリコン層8の上部側面、並びに、浮遊ゲート電極膜FGの上面に形成する。具体的には、まず、図7に示すように、例えばLP-CVDlowpressurechemicalvapordeposition法を用いて、第1のシリコン酸化膜11、第1のシリコン窒化膜12、第2のシリコン酸化膜13をこの順に積層形成する。続いて、例えばラジカル窒化法により、上記積層構造第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13の上に第2のシリコン窒化膜14を形成する。尚、第2のシリコン窒化膜14を形成する際に用いたラジカル窒化法は、窒化ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、窒素ラジカルと窒素イオンを発生させて、シリコン窒化膜を形成する方法である。次に、図8に示すように、局所集中酸化、即ち、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの頂部上面に対応する部分を局所集中的に酸化するプロセスを実行することにより、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの頂部に対応する部分を消失させて、シリコン酸化膜を形成する。この形成されたシリコン酸化膜は、第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの頂部に対応する部分の一部分上部部分となる。これにより、第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの上面上の部分13aの膜厚寸法a1は、他の部分13bの膜厚寸法a2よりも厚くなる。ここで、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの頂部に対応する部分を局所集中的に酸化するプロセスについて説明する。本実施形態では、局所集中酸化プロセスとして、例えばプラズマ酸化方法を用いた。具体的には、例えば10~300Pa程度の低圧において、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させて、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの頂部に対応する部分を局所集中的に酸化した。この場合、マイクロ波強度を500~5000W程度に設定し、シリコン基板温度を室温~800°C程度に設定した。また、成膜レートを向上させる目的で、水素ガスと酸素ガスとを反応させて発生した酸化剤により酸化する方法を用いても良い。この場合には、酸素ガスと水素ガスの混合ガスの流量の0.01~30程度を水素ガス比と設定して、酸化処理することが好ましい。尚、局所集中酸化の酸化量例えば第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの頂部に対応する部分13aの膜厚や、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの側面に対応する部分14bについて、どの程度の高さまで酸化消失させるかの高さ調整などは、プラズマ酸化方法の処理条件によって任意に調整可能である。さて、上記したようにして電極間絶縁膜9を形成した後は、図9に示すように、電極間絶縁膜9の上に、LPCVD法を用いて制御ゲート電極膜CGとなるリンドープ多結晶シリコン層10を例えば100nm程度の厚さ形成する。これにより、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの頂部に対応する部分では、電極間絶縁膜9の第2のシリコン酸化膜13が制御ゲート電極膜CG多結晶シリコン層10に接する。そして、電極間絶縁膜9のうちの素子分離絶縁膜5の上面に対応する部分では、電極間絶縁膜9の第2のシリコン窒化膜14が制御ゲート電極膜CG多結晶シリコン層10に接する。また、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの側面に対応する部分では、電極間絶縁膜9の第2のシリコン窒化膜14が制御ゲート電極膜CG多結晶シリコン層10に接する。次に、多結晶シリコン層10上にCVD法によりRIEのマスク膜としてのシリコン窒化膜21図10参照を形成する。続いて、シリコン窒化膜21上に、前記第1のレジストマスクのパターンと直交するパターンを有する第2のレジストマスク図示せずを形成する。この後、第2のレジストマスクをマスクにしてRIE法によりマスク膜シリコン窒化膜21、多結晶シリコン層導電層10、電極間絶縁膜9、多結晶シリコン層8及びゲート絶縁膜7を順次エッチングし、電極分離用の溝15を形成する図10参照。これにより、浮遊ゲート電極膜FG多結晶シリコン層8、電極間絶縁膜9および制御ゲート電極膜CG多結晶シリコン層10の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも50nm程度である。次いで、膜厚が例えば10nm程度のゲート側壁膜図示しないを、熱酸化法およびCVD法により形成する。続いて、イオン注入法と熱アニールによりソース/ドレイン領域となる不純物拡散層6図2b参照を形成する。次に、溝15内にメモリセル間絶縁膜16図2b参照を形成したあと、平坦化し、落とし込む。更に、多結晶シリコン層10の上部にニッケルシリサイド層を形成した後、図2bに示すように、ライナー絶縁膜17と層間絶縁膜18を形成する。この後、公知の技術を用いて配線等図示しないを形成する。以上のようにして、シリコン基板半導体基板上1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に形成された浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CGと、浮遊ゲート電極膜FG下のチャネル領域を挟む不純物拡散層6とを備えた不揮発性半導体記憶装置が得られる。このようにして得られた不揮発性半導体記憶装置の各メモリセルでは,シリコン基板1と制御ゲート電極膜CGとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜7に印加され、ゲート絶縁膜7にトンネル電流が流れる。その結果、浮遊ゲート電極膜FGの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するNAND型フラッシュメモリ装置がある。ここで、本実施形態の上記した構造の電極間絶縁膜9の作用効果について説明する。電極間絶縁膜9のうちの浮遊ゲート電極膜FGの頂部に対応する部分では、電極間絶縁膜9の第2のシリコン酸化膜13が制御ゲート電極膜CG多結晶シリコン層10に直接接し、電極間絶縁膜9のうちの素子分離絶縁膜5の上面に対応する部分では、電極間絶縁膜9の第2のシリコン窒化膜14が制御ゲート電極膜CG多結晶シリコン層10に直接接する。このように構成したので、データの書き込み時には、浮遊ゲート電極膜FGの頂部における電極間絶縁膜9の第2のシリコン酸化膜13の膜厚が厚いことから図10参照、電極間絶縁膜9のリーク電流を低減することができる。これと共に、電極間絶縁膜9のうちの素子分離絶縁膜5の上面に対応する部分では、電極間絶縁膜9の第2のシリコン窒化膜14が制御ゲート電極膜CGに直接接することから図9参照、データの消去時には、制御ゲート電極膜CGに接する第2のシリコン窒化膜14がバリアとなるため、素子分離絶縁膜5の上面上の電極間絶縁膜9の第1のシリコン窒化膜12中に電子が捕獲されることを抑制できる。このため、隣接セルの閾値変動誤書き込みを回避することができ、従って、書き込み特性を改善できる。ところで、不揮発性半導体記憶装置においては、微細化により浮遊ゲート電極頂部の形状が曲率の大きい曲がり具合がきつい凸形状に形成された場合、データの書き込み時に電圧を印加すると、浮遊ゲート電極頂部で電界集中が発生し、電極間絶縁膜のリーク電流高電界リークが増大する。また、浮遊ゲート電極頂部の形状が平面の場合であっても、エッジの部分で同様の問題が発生する。即ち、書き込み時に発生する電極間絶縁膜のリーク電流は、浮遊ゲート電極頂部のエッジ部分で増大する。図11は、電極間絶縁膜を構成する複数の絶縁膜のうちの制御ゲート電極に直接接するまたは膜厚が1nm程度以下の薄いシリコン酸化膜を介在させて近接するシリコン窒化膜の膜厚を変化させながら、電極間絶縁膜の浮遊ゲート電極側から制御ゲート電極側へ電子がリークする電流密度を測定した結果を示す特性図である。この図11から、制御ゲート電極に近接するシリコン窒化膜を薄膜化することにより、高電界リークを低減できることがわかる。従って、本実施形態では、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの頂部に対応する部分では、電極間絶縁膜9のシリコン酸化膜13が制御ゲート電極膜CG多結晶シリコン層10に直接接する、即ち、制御ゲート電極膜CGに接するシリコン窒化膜の膜厚を0とする消失させるように構成したので、浮遊ゲート電極頂部での高電界リークを低減することができ、書き込み特性を改善できる。しかし、単純に制御ゲート電極膜CGに接するシリコン窒化膜を形成しないように構成すると、書き込み時の高電界リークは低減できるが、隣接セルの閾値変動が発生し易くなる。このような閾値変動が発生する理由は、制御ゲート電極膜CGに接するシリコン窒化膜が形成されていないと、データの消去時に、電極間絶縁膜のうちのシリコン酸化膜に挟まれたシリコン窒化膜へのリーク電流が増加し、このシリコン窒化膜にトラップされる電子の量が増加するためである。ここで、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層形成した構造において、更にその上に第2のシリコン窒化膜制御ゲート電極に直接接し消去時は電子注入側となるシリコン窒化膜を形成した構成の電極間絶縁膜について、消去時における電極間絶縁膜への電子トラップ量を測定した結果を、図12に示す。この図12において、棒グラフA1は第2のシリコン窒化膜を形成した構成、棒グラフA2は第2のシリコン窒化膜を薄膜化した構成、棒グラフA3は第2のシリコン窒化膜を消失させた構成である。図12から、第2のシリコン窒化膜を薄膜化していくと、電子トラップ量が増加することがわかる。このようになる理由は、消去時に電界が電極間絶縁膜に印加された際に、シリコン酸化膜よりも誘電率が高い第2のシリコン窒化膜が薄膜化することに伴い、電子が直接トンネルする距離が減少し、シリコン酸化膜に挟まれたシリコン窒化膜へリークするトンネル電流が増加することから、シリコン酸化膜に挟まれたシリコン窒化膜にトラップされる電子量が増加するものと考えている。そして、シリコン窒化膜にトラップされる電子も、浮遊ゲート電極に書き込まれる電子と共に、書き込み特性に寄与する。このため、さらなる素子分離溝幅の縮小が進められると、素子分離絶縁膜上のシリコン窒化膜に溜まる電子が、隣接セルの書き込み閾値を変動させ、誤書き込みを発生させてしまう。これに対して、本実施形態では、電極間絶縁膜9のうちの浮遊ゲート電極頂部上では、第2のシリコン酸化膜13が制御ゲート電極膜CGに接し、素子分離絶縁膜5の上面上では、第2のシリコン窒化膜14が制御ゲート電極膜CGに接する構造とした。これにより、データの消去時には、素子分離絶縁膜5の上面上の電極間絶縁膜9に電子が捕獲されることを抑制しつつ、データの書き込み時には、浮遊ゲート電極頂部における電極間絶縁膜9のリーク電流を低減することができる。この結果、本実施形態によれば、隣接セルの閾値変動誤書き込みを抑制しつつ、書き込み特性を改善することができる。更に、本実施形態によれば、電極間絶縁膜9の第2のシリコン窒化膜14を、浮遊ゲート電極頂部で消失させ、素子分離絶縁膜5上で残すように構成した後、メモリセルを形成する工程図10参照まで実行し、その後、後酸化を行うと、電極間絶縁膜9のうちの最上部および最下部にシリコン窒化膜がないシリコン酸化膜の端部には、バーズビークが選択的に形成されることがある。具体的には、浮遊ゲート電極頂部上面においては、電極間絶縁膜9の最上部の第2のシリコン窒化膜14が消失しているため、バーズビークが形成されて第2のシリコン酸化膜13の膜厚が厚くなり、浮遊ゲート電極側面においては、第2のシリコン窒化膜14が残っているので、バーズビークが形成されず、第2のシリコン酸化膜13の膜厚は薄いままとなる。このような構成の場合、データの書き込み時には、電界集中が発生する浮遊ゲート電極頂部の電極間絶縁膜9を厚膜化させて電界を緩和することができるため、高電界リークを低減できる。その他の実施形態以上説明した第1実施形態に加えて以下のような構成を採用しても良い。第1実施形態では、電極間絶縁膜9の第2のシリコン窒化膜14を浮遊ゲート電極頂部で消失させるように構成したが、これに代えて、第2のシリコン窒化膜14の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜5の上面上で厚くするように構成しても良く、このように構成した場合も、第1実施形態とほぼ同様の効果が得られる。即ち、上記構成の場合、浮遊ゲート電極頂部では、制御ゲート電極膜CGに接する第2のシリコン窒化膜14の膜厚が薄いので、図11に示すように、データの書き込み時の高電界リークを低減でき、書き込み特性を改善できる。そして、素子分離絶縁膜5の上面上では、膜厚が厚い第2のシリコン窒化膜14が制御ゲート電極膜CGに接するから、データの消去時には第2のシリコン窒化膜14がバリアとなり第1、第2のシリコン酸化膜11、13に挟まれた第1のシリコン窒化膜12にトラップされる電子を減少させることができ図12参照、隣接セルの閾値変動誤書き込みを抑制できる。ここで、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの上面上の部分の膜厚を選択的に薄くした構造を形成する方法について簡単に説明する。この場合、好ましくは第2のシリコン窒化膜14を、LP-CVD法等の堆積シリコン窒化膜を形成する方法後述するを用いて形成する。この後、第2のシリコン窒化膜14のうちの浮遊ゲート電極膜FGの頂部上面に対応する部分を局所集中的に酸化することで、第2のシリコン窒化膜14の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜5の上面上で厚くする。このとき、浮遊ゲート電極膜FGの頂部では、膜厚を薄くした第2のシリコン窒化膜14の上にシリコン酸化膜が形成されるので、ウエットエッチング等により第2のシリコン窒化膜14上のシリコン酸化膜を除去する。このようにして電極間絶縁膜9を形成した後は、第1実施形態と同様にして、電極間絶縁膜9の上に導電層制御ゲート電極膜CG10を形成する。これにより、第2のシリコン窒化膜14が制御ゲート電極膜CGに接すると共に、浮遊ゲート電極頂部において第2のシリコン窒化膜14の膜厚が薄く、素子分離絶縁膜5の上面上において第2のシリコン窒化膜14の膜厚が厚く構成された構造が形成される。また、第1実施形態では、第2のシリコン窒化膜14を浮遊ゲート電極頂部で消失させ、且つ、第2のシリコン窒化膜14のうちの浮遊ゲート電極側面に対応する部分は消失させないで残し、浮遊ゲート電極側面上の第1のシリコン窒化膜12にトラップされる電子量を低減することで、隣接セルの閾値変動誤書き込みを抑制するように構成した。これに対し、浮遊ゲート電極側面上においても高電界リークを抑制することが要求されるデバイスの場合には、第2のシリコン窒化膜14のうちの浮遊ゲート電極側面に対応する部分も消失させるように構成することが好ましい。また、第2のシリコン窒化膜14のうちの浮遊ゲート電極側面に対応する部分について、残す部分の高さ位置を高低調整するように構成しても良い。具体的には、浮遊ゲート電極側面上において、第1のシリコン窒化膜12にトラップされる電子量の低減に対するデバイス上の要求の程度が、高電界リークの抑制に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を高くし、反対に、高電界リークの抑制に対するデバイス上の要求の程度が、第1のシリコン窒化膜12にトラップされる電子量の低減に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を低くするように調整することが好ましい。さらに、第1実施形態では、第2のシリコン窒化膜14の下部に、シリコン窒化膜12を2層の第1、第2のシリコン酸化膜11、13で挟んだ積層構造を形成したが、これに代えて、シリコン窒化膜よりも誘電率が高い高誘電率膜例えばアルミナや酸化ハフニウム等を2層のシリコン酸化膜で挟んだ積層構造を形成しても良い。また、高誘電率膜とシリコン酸化膜の積層構造、即ち、素子分離絶縁膜5の上面上で素子分離絶縁膜シリコン酸化膜5とシリコン酸化膜とで高誘電率膜を挟んだ構造を形成しても良い。このように構成した場合も、第2のシリコン窒化膜14を、浮遊ゲート電極頂部で消失させまたは膜厚を薄くし、素子分離絶縁膜5の上面上で残すように構成すれば、データの書き込み時に高電界リークを低減でき、データの消去時にシリコン酸化膜で挟まれた高誘電率膜にトラップされる電子量を低減することができる。また、第1実施形態の場合、浮遊ゲート電極側面および素子分離絶縁膜5の上面上においては、電極間絶縁膜9の第2のシリコン窒化膜14上に制御ゲート電極膜CGを直接接するように形成したが、このように構成することで、固定電荷の増加に伴う閾値の変動や、界面準位の増加などがデバイス上許容し難い場合には、第2のシリコン窒化膜14上に界面特性を調整する目的でシリコン酸化膜を1nm以下程度の膜厚で形成しても良い。尚、この1nm以下程度の膜厚のシリコン酸化膜は、局所集中酸化時条件によっては形成されるシリコン酸化膜であっても良い。さらに、第1実施形態では、電極間絶縁膜9として、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13/第2のシリコン窒化膜14の積層構造の膜、即ち、いわゆるONON膜を用いたが、これに限られるものではなく、例えば第1のシリコン酸化膜11の下面にシリコン窒化膜を形成したNONON積層構造の膜を用いても良いし、また、シリコン窒化膜/シリコン酸化膜/高誘電率膜/シリコン酸化膜/シリコン窒化膜の積層構造の膜を用いても良い。また、第1実施形態では、電極間絶縁膜9の第1、第2のシリコン酸化膜11、13や第1のシリコン窒化膜12の形成方法としてLPCVD法を用いたが、これに限られるものではなく、例えばALDatomiclayerdeposition法や酸化等を用いて第1、第2のシリコン酸化膜11、13を形成しても良いし、また、ラジカル窒化法やALD法等を用いて第1のシリコン窒化膜12を形成しても良い。更に、第1実施形態では、電極間絶縁膜9の第2のシリコン窒化膜14の形成方法としてラジカル窒化法を用いたが、これに代えて、LP-CVD法やALD法を用いても良い。Si原料としては、ジシラン、DCSDichlorosilane、SiH2Cl2、HCDHexachloroDisilane、Si2Cl6等の無機材料や、Siにアミノ基を結合させた有機Siソースを用い、N原料としては、NH3やラジカル窒素等を用いて窒化膜を堆積させることができる。このような堆積シリコン窒化膜を形成する方法を用いる場合には、ラジカル窒化法を用いる場合に比べて、局所集中酸化によって、浮遊ゲート電極側面や素子分離絶縁膜5の上面においても堆積シリコン窒化膜が酸化され易くなり、条件によっては電極間絶縁膜9の最上部に薄膜のシリコン酸化膜が形成されることもある。このシリコン酸化膜は、膜厚が1nm以下程度であればデバイスに対して大きな影響はないが、カップリング等の問題で、デバイス上許容し難い場合には、ウエットエッチング等の等方性エッチングを用いて上記薄膜のシリコン酸化膜を除去するように構成しても良い。また、第1実施形態では、局所集中酸化処理法として、プラズマ酸化方法を用いたが、永久磁石を用いて、永久磁石の磁力線とRF電極に印加した高周波電界との相互作用により発生したプラズマを利用して、酸化処理する方法も適用可能である。更に、局所集中酸化処理法は、ラジカル酸化法に限定されるものではなく、局所集中性をもった酸化処理法であれば、同様の効果が得られる。更にまた、酸化処理回数に制限は無く、浮遊ゲート電極頂部において第2のシリコン窒化膜14が所望の膜厚消失または所望の薄膜となる範囲で酸化処理回数や酸化量を調整すれば良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"