"キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタンからなる下部電極を形成する工程と、前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を少なくとも含む半導体装置の製造方法。少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法ALD法で成膜され、該成膜された誘電体膜上に、その成膜温度を70°C以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法ALD法によって成膜される、請求項1記載の半導体装置の製造方法。前記第一の保護膜が酸化チタンを主成分とする、請求項1又は2に記載の半導体装置の製造方法。前記第一の保護膜が窒化チタンを主成分とする、請求項1又は2に記載の半導体装置の製造方法。前記第一の保護膜は、その膜厚が0.4nm以上、5.0nm以下である、請求項1ないし4のいずれか1項に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項1ないし5のいずれか1項に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Zとアルミニウム原子数MとのZ/ZMで表される組成比が0.8以上である、請求項6に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が5.0~8.0nmである請求項1ないし7のいずれか1項に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法ALD法で成膜され、該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を70°C以上超える温度を付加することなく、前記第一の保護膜が原子堆積法ALD法によって成膜される、請求項1に記載の半導体装置の製造方法。前記第三の誘電体膜となる酸化ジルコニウムは、前記ALD法での成膜段階で微結晶状態であり、前記第一の保護膜を成膜した後の熱処理工程により2次的な結晶粒成長した多結晶状態となる請求項9に記載の半導体記憶装置の製造方法。キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタンからなる下部電極を形成する工程と、前記下部電極上に第二の保護膜を形成する工程と、前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を少なくとも含むことを特徴とする半導体装置の製造方法。前記第二の保護膜は、酸化チタンを主成分とする膜である請求項11記載の半導体装置の製造方法。前記第二の保護膜は、酸化チタンを主成分とする膜であり、その膜厚が0.4~2.0nmである請求項11記載の半導体装置の製造方法。少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法ALD法で成膜され、該成膜された誘電体膜上に、その成膜温度を70°C以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法ALD法によって成膜される、請求項11ないし13のいずれか1項に記載の半導体装置の製造方法。前記第一の保護膜が酸化チタンを主成分とする、請求項14に記載の半導体装置の製造方法。前記第一の保護膜が窒化チタンを主成分とする、請求項14に記載の半導体装置の製造方法。前記第一の保護膜は、その膜厚が0.4nm以上、5.0nm以下である、請求項11ないし16のいずれか1項に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項11ないし17のいずれか1項に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Zとアルミニウム原子数MとのZ/ZMで表される組成比が0.8以上である、請求項18に記載の半導体装置の製造方法。前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法ALD法で成膜され、該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を70°C以上超える温度を付加することなく、前記第一の保護膜が原子堆積法ALD法によって成膜される、請求項11に記載の半導体装置の製造方法。半導体基板と、前記半導体基板に接続される窒化チタンを含む下部電極と、前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方に、酸化チタンを主成分とする保護膜が挿入されているキャパシタを有する半導体装置。前記上部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第一の保護膜が挿入され、該第一の保護膜の膜厚が0.4nm~5nmである酸化チタン膜である請求項21に記載の半導体装置。前記第一の保護膜は、膜厚が1nm~5nmである多結晶質の酸化チタン膜であり、導電性を有する請求項22に記載の半導体装置。前記下部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第二の保護膜が挿入され、該第二の保護膜の膜厚が、0.4nm以上2nm以下である請求項21ないし23のいずれか1項に記載の半導体装置。前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項21ないし24のいずれか1項に記載の半導体装置。前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Zとアルミニウム原子数MとのZ/ZMで表される組成比が0.8以上である請求項25に記載の半導体装置。前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が5~8nmである請求項21ないし26のいずれか1項に記載の半導体装置。前記誘電体膜は、多結晶質の酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ非晶質の酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に設けられ多結晶質の酸化ジルコニウム膜からなる第三の誘電体膜の積層構造を含み、前記第三の誘電体膜上に前記酸化チタンを主成分とする第一の保護膜が形成されている請求項21ないし27のいずれか1項に記載の半導体装置。前記第一及び第三の誘電体膜の合計膜厚が5~7nmの範囲である請求項28に記載の半導体装置。前記誘電体膜のSiO2換算膜厚EOTが1.2nm以下である請求項21ないし29のいずれか1項に記載の半導体装置。前記下部電極は立体構造である請求項21ないし30のいずれか1項に記載の半導体装置。前記上部電極上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極をさらに有する請求項31に記載の半導体装置。前記キャパシタは、キャパシタ形成後の水素ガスの存在する還元雰囲気で400°C~450°Cのアニール処理後、±2Vの範囲の電圧印加時に1E-7A/cm2以下の電流密度のリーク電流特性を有する請求項21ないし32のいずれか1項に記載の半導体装置。実際のDRAMでは、キャパシタの誘電体膜形成後に行う上部電極形成プロセスに伴う熱処理や、トランジスタの界面準位を低減するために行う水素アニール等の熱処理を行う。ところが、ZAZ構造のように酸化ジルコニウムを主成分とする誘電体膜を形成後にこれらの熱処理を行うと、キャパシタのリーク電流が増大する場合があった。その結果、それが製造プロセス上の制約になる場合や、十分な水素アニールによって良好なトランジスタ特性を得るのが困難な場合があった。ここで、酸化ジルコニウムを主成分とする誘電体膜とは、ジルコニウム原子数をZr、ジルコニウムを除く誘電体中の酸化物の金属原子数をMとしたときに、Zr/ZrMで表される組成比が0.8以上であるような誘電体膜を指している。これらの熱処理に伴うキャパシタのリーク電流増大は1誘電体膜中の酸素欠損の増加や、窒素などの不純物が誘電体膜中に拡散することによって、誘電体膜自体が劣化する現象、2酸化ジルコニウムを主成分とする誘電体膜が、窒化チタンの電極から部分的に剥離する現象、3誘電体膜自体にクラックなどのダメージが発生する現象、などが複合的に起きている為であると、本発明者らによって推察された。これらは、特に還元雰囲気中での熱処理や、誘電体膜の2次的な結晶粒成長に伴う応力の変化に起因すると考えられる。本発明者らは、ZAZ構造など、酸化ジルコニウムを主成分とする誘電体膜を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、2次的な結晶粒成長を伴わない条件で酸化チタンなどのチタン化合物を主成分とする第一の保護膜を形成し、その後、上部電極を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できることを見出した。ここで、2次的な結晶粒成長とは、成膜中に形成される結晶の成長を1次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。上記に加えて、下部電極と酸化ジルコニウムを主成分とする誘電体膜の間に、さらに酸化チタンを主成分とする第二の保護膜を設けることで、DRAM製造プロセスに不可避の熱処理に対し、充分な耐性が得られることを見出した。すなわち、本発明の一実施形態によれば、キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタンからなる下部電極を形成する工程と、前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を少なくとも含む半導体装置の製造方法が提供される。また、本発明の別の一実施形態によれば、キャパシタを備える半導体装置の製造方法であって、前記キャパシタの形成方法が、半導体基板上に、窒化チタンからなる下部電極を形成する工程と、前記下部電極上に第二の保護膜を形成する工程と、前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を少なくとも含むことを特徴とする半導体装置の製造方法が提供される。さらに本発明のもう一つの実施形態によれば、半導体基板と、前記半導体基板に接続される窒化チタンを含む下部電極と、前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方、好ましくは両方に、酸化チタンを主成分とする保護膜が挿入されていることを特徴とするキャパシタを有する半導体記憶装置が提供される。本発明によれば、キャパシタを備えたDRAM等の半導体記憶装置において、酸化ジルコニウムを主成分とする誘電体膜と窒化チタンとの電極の界面に、チタン化合物からなる保護膜を挿入することにより、上部電極形成時の熱処理やトランジスタの界面準位を低減する水素アニールにおいて発生する誘電体膜へのダメージを抑制することが出来る。その結果、製造プロセス上の制約プロセス温度の上限などが緩和され、トランジスタ特性と、キャパシタ特性の両立が可能となり、高信頼、高歩留のデバイスを得ることが可能となる。以下、本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。実験例1まず、ZrO2膜以下、ZrO膜と称すの単層構造のキャパシタについて評価した。図1は、シリコン単結晶半導体基板101上に、窒化チタン膜TiN膜からなる下部電極102と、同じくTiN膜からなる上部電極104と、上下部電極に挟まれたZrO膜からなる誘電体膜103を有する平坦キャパシタの構造を示している。TiN膜からなる下部電極102は、立体構造への適用を考慮して、四塩化チタンTiCl4とアンモニアNH3を反応ガスとするCVDChemicalVaporDeposition法により形成した。堆積温度は450°C、膜厚は10nmとした。以下、CVD法により形成したTiN膜をCVD-TiN膜と記す。また、誘電体膜103となるZrO膜は、有機金属錯体であるTEMAZテトラキスエチルメチルアミノジルコニウム:Zr[NCH3CH2CH3]4をZrプリカーサとし、オゾンO3を反応ガスとするALDAtomicLayerDeposition法で形成した。成膜温度は250°C、膜厚は6nmとした。誘電体膜103は、半導体基板が設置された反応室にZrプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。TiN膜からなる上部電極104については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ZrO膜上面に平板マスクをセットし、その上からスパッタ法によりTiN膜以下PVD-TiN膜と記すを堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は10nmとした。図2の符号Bで示される特性は、上記構成のキャパシタにおいて、上部電極104に-3Vから3Vの電圧を印加した場合のリーク電流特性を示している。指標となる1E-7A/cm2レベルの電流密度となる印加電圧が2.3V、-2.2Vとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に1V以上であることを考慮すると、上記構成のキャパシタは充分マージンのあるリーク電流特性を示している。一方、図2に示した符号Aの特性は、上部電極として、PVD-TiN膜に代えて、下部電極と同じCVD-TiN膜を用いた場合の結果を示している。図から明らかなように、上部電極にCVD-TiN膜を用いた場合のリーク電流は、PVD-TiN膜の場合に比べて7桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なCVD法を用いて形成する必要がある。しかし、符号Aに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とCVD法の各々の条件の内、どの条件が誘電体膜となるZrO膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度とその雰囲気にあると推定した。つまり、スパッタ法では室温において、アルゴンAr等の不活性ガス雰囲気で形成しており、CVD法では450°Cにおいて、四塩化チタンTiCl4、アンモニアNH3の他に、これらのガスが反応して生成された塩化水素HClガス、や水素H2ガスを含む雰囲気で形成していることに主たる原因があると考えた。すなわち、結晶化した酸化ジルコニウム膜を誘電体とするキャパシタのリーク特性は、上部電極の形成方法に大きく依存することを見出した。CVD-TiNは、その成膜工程において、誘電体膜のZrO膜に、なんらかのダメージを与えていると考えられる。CVD-TiNの成膜には380°C~650°C程度の温度で四塩化チタンTiCl4とアンモニアNH3とそれらの反応生成ガスの雰囲気に暴露されることがPVD-TiNと異なるので、これらの成膜条件の差が特性に影響していると考えられる。しかし、PVD-TiNは段差被覆性に劣り、現在のDRAMで用いられている高アスペクト比の立体構造を有するキャパシタに適用することが出来ない。実験例2次に、ZAZ構造のキャパシタについて評価した。ZAZ構造とは、酸化ジルコニウムを主成分とする誘電体膜の構造の一つであって、誘電体膜中に酸化アルミニウムが含まれている誘電体膜の構造の一つである。ZAZ構造の誘電体膜を用いているキャパシタをZAZ構造のキャパシタと称している。図3は、シリコン単結晶半導体基板101上に、CVD-TiN膜からなる下部電極102と、同じくCVD-TiN膜からなる上部電極104と、下部電極102上に形成されたZrO膜からなる第一の誘電体膜105と、第一の誘電体膜105上に形成された酸化アルミニウム膜以下、AlO膜と称すからなる第二の誘電体膜106と、第二の誘電体膜106上に形成されたZrO膜からなる第三の誘電体膜107を有する平坦キャパシタの構造を示している。CVD-TiN膜からなる下部電極102は、立体構造への適用を考慮して、四塩化チタンTiCl4とアンモニアNH3を反応ガスとするCVD法により形成したものである。堆積温度は450°C、膜厚は10nmとした。また、第一の誘電体膜105となるZrO膜は、有機金属錯体であるTEMAZテトラキスエチルメチルアミノジルコニウム:Zr[NCH3CH2CH3]4をZrプリカーサとし、オゾンO3を反応ガスとするALDAtomicLayerDeposition法で形成した。成膜温度は250°C、膜厚は3nmとした。第一の誘電体膜105は、半導体基板が設置された反応室にZrプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾンO3と酸素O2の混合ガスや水H2Oが用いられる場合もある。第二の誘電体膜106となるAlO膜は、AlプリカーサとしてTMAトリメチルアルミニウムを用いた250°CのALD法で成膜を行っている。このサンプルはALDサイクルで5回約0.5nmの成膜を行っている。第二の誘電体膜106は、半導体基板が設置された反応室にAlプリカーサを導入して第一の誘電体膜105表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾンO3と酸素O2の混合ガスや水H2Oが用いられる場合もある。次に、第三の誘電体膜107のZrO膜を第一の誘電体膜105と同様に形成する。膜厚は3nmとした。なお、本実験例では第一の誘電体膜105と第三の誘電体膜107をそれぞれ3.0nmとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜105の膜厚を5.0nm、第三の誘電体膜を1.0nmというように、非対称になってもよい。CVD-TiN膜からなる上部電極104については、上記下部電極102と同様に450°CのCVD法により10nmの膜厚で形成した。このように形成したキャパシタについて、I-V特性を評価した。結果を図4に示す。図4において、符号Cは上部電極形成後、符号Dは上部電極を形成した後さらに450°Cで6hrの窒素アニール後、符号Eは同じく450°Cで6hrの窒素アニール450°Cで2hrの水素アニール後に測定したキャパシタのI-V特性を示す。符号Cでは指標となる1E-7A/cm2レベルの電流密度となる印加電圧が-1.8Vから2.0であり、図2に示す符号Aはもちろん、符号Bの場合より向上していることが分かる。符号Dでは、リーク電流特性がさらに向上し、1E-7A/cm2レベルの電流密度となる印加電圧が-2.8Vから2.4Vである。これは、熱処理によって誘電体膜がさらに緻密化したことによるものと考えられる。しかしながら、2時間の水素アニール後の符号Eでは、1E-7A/cm2レベルの電流密度を達成することができず、実用的なキャパシタが得られないことが分かる。上記実験例1及び2の結果から、ZAZ構造の誘電体膜において2時間の水素アニール後に大きくリーク電流特性が劣化する原因が、実験例1に示す単層ZrO膜と同様に上部電極成膜工程において、CVD-TiN膜が第三の誘電体膜のZrO膜になんらかのダメージを与えていると考えられる。ALD法で形成したZrO膜は250°Cで成膜した直後の段階で微結晶状態となっている。この微結晶状態のZrO膜を成膜温度より高い温度で熱処理すると2次的な結晶粒成長が生じる。2次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。なお、微結晶状態とは、X線回折XRDでは結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態である。ZrO膜の単層膜では相対的に膜厚が厚いために、大きな粒径を有する多結晶構造に変化し、図2の符号Aのようにリーク電流が劣化していると考えられる。一方、ZAZ構造ではZrO膜の間にAlO膜が介在することで、相対的に薄いZrO膜となり粒径の大きな多結晶構造とはならず、また、AlO膜自体は結晶化温度が比較的高いために、半導体工程のプロセス温度程度では結晶化せず非晶質のままとなっていることで、応力緩和によるクラックや界面剥離の防止作用を有するものと考えられる。このため、上部電極としてCVD-TiN膜成膜後及び不活性雰囲気でのアニールでは、ZrO膜の2次的な結晶粒成長によるダメージの進展が、非晶質のAlO膜の存在によって抑制されていると考えられる。しかしながら、水素ガス雰囲気において長時間アニールすることでAlO膜がダメージの進展を抑制する効果を喪失し、それがリーク電流の劣化につながっていると考えられる。そこで、ZrO膜の2次的な結晶粒成長に伴うダメージを防止するためには、ZrO膜の2次的な結晶粒成長の少ない温度、好ましくはほとんど生じない温度でZrO膜表面を保護膜で被覆し、その後上部電極としてのCVD-TiN膜を形成すれば良いと考えた。ここで、保護膜としてチタン化合物が有効であることを見出した。特に、酸化物である酸化チタンと、上部電極としても使用される窒化チタンが有望である。実験例3まず、保護膜として酸化チタン膜TiO膜と称すの効果について検証する。図5は、シリコン単結晶半導体基板101上に、CVD-TiN膜からなる下部電極102と、多結晶ZrO膜からなる誘電体膜103と、TiO膜からなる第一の保護膜110と、CVD-TiN膜からなる上部電極111を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。また、実験例1との比較のため、誘電体膜はZAZ構造ではなく、ZrO膜単層膜とした。実験例1と同様に、半導体基板101上にCVD-TiN膜からなる下部電極102を10nm厚に形成し、続いて、誘電体膜103となるZrO膜を成膜する。上記実験例1と同様に、TEMAZとオゾンを用いた250°CのALD法により、厚さ6nmのZrO膜を形成した。ALD法で成膜した段階のZrO膜は微結晶状態となっている。ZrプリカーサとしてTEMAZを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2O水蒸気を用いても良い。また、誘電体膜103の膜厚として6nmとしているが、これに限定されず、5~8nmの範囲とすることができる。さらに成膜温度は210°C~280°Cの範囲であることが好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中での分解反応が生じ、ALD成膜が困難となる。実験例1では、ZrO膜上にCVD-TiN膜を成膜していたが、本実験例ではZrO膜の結晶成長を伴わない温度でTiO膜からなる第一の保護膜を成膜する。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ1nmで形成した。ALD法による具体的成膜ステップは、1半導体基板が設置された反応室にTiプリカーサを導入して誘電体膜103となる微結晶ZrO膜の表面に原子層レベルでTiプリカーサ吸着させるステップと、2気相に残留するTiプリカーサを窒素パージするステップと、3オゾンを導入して吸着しているTiプリカーサを酸化するステップと、4気相に残留するオゾンを窒素パージするステップとした。上記4つのステップからなる基本シーケンスを1nmの膜厚となるまで繰り返すことにより成膜した。ALD法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ALD法で成膜した段階のTiO膜は非晶質状態となっている。ここではTiプリカーサとしてTTIPを用いたが、これに限定されるものではない。TTIPと同じ成膜条件が適用できるTiMCTAメチルシクロペンタジエニルトリスジメチルアミノチタン:MeCpTiNMe23を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、H2Oなどを用いても良い。さらに成膜温度は250°Cとしたが、210°C~280°Cの範囲であれば好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中での分解反応が生じ、ALD成膜が困難となる。次に、上部電極111となるCVD-TiN膜を形成した。上部電極111となるCVD-TiN膜は、上記下部電極102と同様に、立体構造への適用を考慮して380~600°C、好ましくは450°CのCVD法により、厚さ10nmで形成した。さらに、上部電極111を形成した後、面積が既知のマスク材料不図示を上部電極111上に形成し、マスク材料をマスクとして上部電極111をエッチング除去し、図5に示すキャパシタ構造を形成した。図6は、図5に示したキャパシタのリーク電流特性を示している。横軸は、上部電極に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Aで示される特性は、図2の符号Aで示したZrO膜厚6nmの場合のリーク電流特性である。これに対して符号Fは、厚さ1nmのTiO膜からなる第一の保護膜110を有する場合のリーク電流特性を示している。1Vの印加電圧における両者のリーク電流を比較すると、第一の保護膜110がない場合符号Aには2E-2A/cm2であり、第一の保護膜110がある場合符号Fには7E-8A/cm2となっている。図6の特性比較から明らかなように、厚さ1nmの多結晶TiO膜からなる第一の保護膜110を有するキャパシタでは、第一の保護膜110がない場合符号Aに比べて5桁もリーク電流は低減されており、劇的な改善が見られている。上記の結果は、450°Cの温度で上部電極111が成膜される工程において、TiO膜110が誘電体膜103となる微結晶ZrO膜の2次的な結晶粒成長や還元雰囲気での熱処理におけるダメージの発生を有効に防止する保護膜の役割を果たしていることを示唆している。また、発明者らの実験結果によれば、1nm以上の膜厚を有するTiO膜は、形成直後では非晶質であるが、450°Cの成膜温度でTiN膜を積層形成した後では、多結晶となっており、SiO2等価換算膜厚EOTEquivalentOxideThickness:電極単位面積当たりの静電容量をSiO2の誘電率3.9で等価換算した膜厚にも変化が見られないことから、誘電体というよりは導体としての振る舞いを示すことがわかった。したがって、1nm以上の膜厚を有するTiO膜を熱処理して得られる多結晶酸化チタン膜は、誘電体ではなく上部電極の一部として機能している。これは、1窒化チタンと酸化チタンの組み合わせではもともとショットキー障壁が小さいこと、2酸化チタン自体が酸素欠損や不純物の存在によって半導体的に振舞うこと、が原因と考えられる。また、第一の保護膜110を形成する前に誘電体膜を400°Cで数分間加熱処理してからTiO膜からなる第一の保護膜110を形成した場合は、図2の符号Aと同様にリーク電流が劣化することを確認している。350°Cでもリーク電流の増大が確認されている。しかし、300°Cで熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のALD法の成膜温度250°Cに対して、50°C高い300°Cでは、2次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、第一の保護膜110を形成する前に、誘電体膜のALD法の成膜温度より70°Cを超える高い温度が付加されなければ、実用上問題がないことが分かった。上記微結晶ZrO膜のALD法の温度範囲210°C~280°CとTiO膜からなる第一の保護膜110のALD法の温度範囲210°C~280°Cとは同等であることから、その範囲内であれば温度差70°Cの範囲内に収まることになる。もちろん、微結晶ZrO膜の成膜とTiO膜からなる第一の保護膜110の成膜の間には不要な熱処理が加わらないことが好ましい。このように、TiO膜からなる第一の保護膜110はZrO膜の多結晶化が進行する前に形成することが必要である。発明者の実験によれば、ZrO膜からなる誘電体上に形成されるTiO膜のリーク電流を低減する保護膜としての効果は、膜厚0.4nmから発現し、1nm以上の膜厚であることが好ましい。1nm以上の膜厚であれば、上部電極111の形成温度にて成膜時の非晶質状態から多結晶状態に変化し、結晶化に伴うバンドの形成と、酸素欠損等を起源とするバンドギャップ中の準位の形成により、導体すなわち電極として振る舞うためにEOTに変化が現れないと考えられる。第一の保護膜となるTiO膜は、また、5nm以下であることが好ましい。5nmを超える膜厚では、TiO膜自体の結晶化によりクラック等のダメージが発生する場合があり、このダメージが誘電体膜に伝搬する場合がある。したがって、ZrO膜からなる誘電体上に形成される第一の保護膜の好ましい膜厚範囲は0.4~5.0nmである。0.4nm未満の膜厚ではリーク電流低減効果が得られない。より好ましい膜厚範囲は1~2nmである。TiO膜からなる第一の保護膜110を形成した後、上部電極111の成膜温度で加熱されることにより、ZrO膜103の2次的な結晶粒成長に伴う緻密化が進み、より高誘電率の誘電体膜が得られるが、上部電極111の形成とは別に熱処理を施しても良い。また、前述のように、1nm以上の膜厚を有するTiO膜は上部電極111の成膜温度で多結晶化する。この結晶化を促進する手段として、還元性雰囲気で熱処理する方法も有効である。例えば、還元性雰囲気としてアンモニアNH3を用いれば、380~460°Cの温度範囲で2~20分の熱処理を行うことにより、非晶質TiO膜中に含有されている有機不純物の還元離脱及びTiO膜中の酸素欠損の導入低酸化状態TiOx:xは2未満の正の実数への移行、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極111となるTiN膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体103となる微結晶ZrO膜と第一の保護膜110となるTiO膜を予め多結晶状態に変換しておくことも有効である。なお、上部電極111となるTiN膜の形成には、原料ガスとしてTiCl4及びNH3を用いるので、TiN膜形成装置内に半導体基板を設置した後、TiN膜を形成する直前に前処理としてNH3雰囲気での熱処理を行う方法を実施することもできる。この場合には、TiN膜形成装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。また、第一の保護膜110となるTiO膜は、その一部が窒化されても良い。例えば、TiON膜の様に酸窒化物や窒素原子が不純物としてドープされた膜質となることで、より導電性が高まる。上記のようにNH3雰囲気での熱処理を行うことで、積極的に窒化を進めることができる。TiO膜中のN濃度は1E19[atoms/cc]から1E21[atoms/cc]とし、望ましくは1E20[atoms/cc]程度とすることが好ましいが、実際に形成されたキャパシタのC-V特性を見ながら、製造環境に合わせてドーピング量を調整する。言い換えれば、第一の保護膜としてのTiO膜は、酸化ジルコニウムを主成分とする誘電体膜が窒化チタンの電極を形成する際にNH3などの高温の還元雰囲気に直接暴露されるのを防ぐ働きをしているとも言える。1nm以上の膜厚を有する多結晶化されたTiO膜は誘電体のリーク電流を低減する保護膜として機能すると同時に上部電極の一部としても機能している。一方、0.4~1.0nm未満の膜厚範囲にあるTiO膜は、上部電極形成時の熱処理温度では多結晶化せず非晶質状態を維持する。したがって、上部電極としては機能しないが、リーク電流を低減する保護膜として機能する。実験例4次に、保護膜としてTiN膜について検証する。TiN膜は上部電極として使用されているが、ここでは、CVD法による成膜ではなく、微結晶ZrO膜の2次的な結晶粒成長を伴わず、また誘電体膜中の酸素欠損の増加や、誘電体膜中への窒素などの不純物の拡散もほとんど起こらない温度で成膜可能なALD法を採用する。キャパシタ構造は、図5に示す構造と同じであるが、上部電極は、第一の保護膜110と上部電極111が共にTiN膜であり、第一の保護膜110を構成するTiN膜は上部電極111の成膜段階で一体化するので、最終的な構造は、図1に示す構造と同等となる。まず、実験例3と同様に微結晶ZrO膜まで成膜した後、TiO膜の成膜に代えて、TiN膜からなる第一の保護膜110を成膜する。第一の保護膜110となるALD-TiN膜は、四塩化チタンTiCl4をTiプリカーサとし、アンモニアNH3を反応ガスとして、温度250°CのALD法により、厚さ1nmで形成した。アンモニアはプラズマ化した状態で供給した。ALD法による具体的成膜ステップは、1半導体基板が設置された反応室にTiプリカーサを導入して誘電体115の表面に原子層レベルでTiプリカーサを吸着させるステップと、2気相に残留するTiプリカーサを窒素パージするステップと、3プラズマ化したアンモニアを導入して吸着しているTiプリカーサを分解し、Tiを窒化するステップと、4気相に残留するアンモニアを窒素パージするステップとした。上記4つのステップからなる基本シーケンスを1nmの膜厚となるまで繰返すことにより成膜した。ALD法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。アンモニアをプラズマ化することにより、エネルギー準位の高い窒素ラジカルが生成され反応性が向上するので250°Cの低温でも窒化反応を促進することができる。また、ここではTiプリカーサとしてTiCl4を用いたが、これに限定されるものではない。TDMATテトラキスジメチルアミノチタン:TiNCH324やTDEATテトラキスジエチルアミノチタン:TiNC2H524を用いることができる。これらのTi原料ガスを単独もしくは混合状態で使用することができる。また、反応ガスとしてアンモニアを用いたが、これに限定されるものではなく、N2、N2NH3、N2H2などを用いても良い。TDMATやTDEATをTiプリカーサとして用いる場合も反応ガスはプラズマ化した状態で供給する。さらに成膜温度は250°Cとしたが、210°C~280°Cの範囲であれば好ましい。210°Cより低い場合は反応が進まなくなり、280°Cより高くなると気相中での分解反応が生じ、ALD成膜が困難となる。次に、上部電極111となるCVD-TiN膜を形成した。上部電極111となるCVD-TiN膜は、上記下部電極102と同様に、立体構造への適用を考慮して380~600°C、好ましくは450°CのCVD法により、厚さ10nmで形成した。上部電極を形成する際の熱処理により、第一の保護膜110となるALD-TiN膜は、膜中の残存する有機物の還元離脱及び結晶成長により上部電極111と一体化した上部電極となり、誘電体膜103の微結晶ZrO膜は多結晶質のZrO膜に変換される。図7は、本実験例のキャパシタのリーク電流特性を示している。横軸は、上部電極111に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Aで示される特性は、図2の符号Aで示したZrO膜厚6nmの場合のリーク電流特性である。これに対して符号Gは、厚さ1nmのTiN膜からなる第一の保護膜110を形成した場合のリーク電流特性を示している。1Vの印加電圧における両者のリーク電流を比較すると、第一の保護膜110を形成しなかった場合符号Aには2E-2A/cm2であり、第一の保護膜110を形成した場合符号Gには7E-8A/cm2となっている。図7の特性比較から明らかなように、厚さ1nmの多結晶TiN膜からなる第一の保護膜110を形成したキャパシタでは、第一の保護膜110を形成しなかった場合符号Aに比べて5桁もリーク電流は低減されており、劇的な改善が見られている。ALD―TiN膜からなる第一の保護膜は、0.4nm以上であることが好ましい。0.4nm未満では、ZrO膜の2次的な結晶粒成長に伴うクラック等のダメージを防止する効果がなくなる。また、ALD-TiN膜からなる第一の保護膜は、5nm以下であることが好ましい。5nmを超える膜厚では、上部電極111としてのCVD-TiN形成時の熱処理によって第1の保護膜110と上部電極111を構成するTiN膜全体のストレスが増大し始めることによって誘電体103のリーク電流が増大し、保護膜としての機能を消失する場合がある。以上の実験例3及び4から、チタンの化合物膜を第一の保護膜として形成することで、上部電極としてCVD-TiNを形成する際のZrO膜の2次的な結晶粒成長に伴うダメージが抑制され、リーク電流特性が改善されることが確認された。第一の保護膜となるチタンの化合物膜としては、上記のTiO膜及びTiN膜以外に、例えば、TiON膜を形成しても良い。さらに、TiO膜とTiN膜の積層構造としても良い。実験例5次に、ZAZ構造の誘電体膜に保護膜を適用する本発明の一実施形態について説明する。本実験例では、保護膜としてTiO膜を形成する場合について説明する。図8は、本実験例に係るキャパシタの構成を示す概略断面図であり、図3に示す構成とは、上部電極111と、誘電体107との間にTiO膜からなる第一の保護膜110が形成されている点で異なる。本実験例のキャパシタ構造は、ZAZ構造に第一の保護膜110である多結晶TiO膜が組み合わされていることからTZAZ構造と称す。まず、実験例2と同様に、ZAZ構造の誘電体膜まで成膜する。ZAZ構造の誘電体膜は下部電極102側から、第一の誘電体膜105となる厚さ3nmのZrO膜、第二の誘電体膜106となる厚さ0.5nmのAlO膜、第三の誘電体膜107となる厚さ3nmのZrO膜を成膜した。なお、本実験例では第一の誘電体膜105と第三の誘電体膜107をそれぞれ3.0nmとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜105の膜厚を5.0nm、第三の誘電体膜を1.0nmというように、非対称になってもよい。また、ZrO膜間に挿入されるAlO膜は、この例では1層のみ挿入しているが、2層以上の多層に挿入しても良い。但し、AlO膜間のZrO膜の膜厚が減少すると高誘電率を示す多結晶状態とならない場合があるため、ZrO膜の一層当たりの膜厚は1nm以上であることが好ましい。誘電体膜全体に占めるジルコニウム原子数をZとし、アルミニウム原子数をMとしたとき、Z/ZMで表される組成比は0.8以上が好ましい。次に、実験例3と同様に、ALD法により厚さ1nmのTiO膜からなる第一の保護膜110を成膜する。成膜段階のTiO膜は、前述の通り非晶質である。さらに、上記各実験例と同様に450°CのCVD法により、上部電極111となるCVD-TiN膜を10nm厚に形成し、同様に上部電極形状にパターン化した。上部電極111の成膜段階では、第三及び第一の誘電体膜のZrO膜は微結晶状態から2次的な結晶粒成長が進み、透過型電子顕微鏡下に結晶粒界が確認できる多結晶状態となっている。このように形成したキャパシタについて、I-V特性を評価した。結果を図9に示す。図9において、符号Hは上部電極111形成後、符号Iは上部電極111を形成した後にさらに450°Cで6hrの窒素アニールを施した後、符号Jは同じく450°Cで6hrの窒素アニール450°Cで2hrの水素アニールを施した後に測定したキャパシタのI-V特性を示す。符号Hでは指標となる1E-7A/cm2レベルの電流密度となる印加電圧が-2.0Vから2.1Vであり、図6に示す符号Fの場合より向上していることが分かる。符号Iでは、リーク電流特性がさらに向上し、1E-7A/cm2レベルの電流密度となる印加電圧が-2.5Vから2.4Vであり、図4に示す符号Dの場合より向上している。さらに、2時間の水素アニール後の符号Jでも、1E-7A/cm2レベルの電流密度となる印加電圧は-2.3Vから2.2Vであり、図4に示す符号Eと比較して劇的にリーク電流特性が改善されていることが分かる。このように、従来のZAZ構造に比べ、本発明に係るTZAZ構造では水素アニール耐性を向上させるという効果があり、DRAMにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。また、実験例4の結果から理解されるように、第一の保護膜110としてTiO膜に代えてTiN膜等の他のALD法で成膜可能なチタン化合物膜を使用しても同様の効果が得られる。本発明では、少なくとも第三の誘電体膜としてのZrO膜の成膜から第一の保護膜としてのチタン化合物膜の成膜まで、プロセス温度を300°C以下に保持することが好ましい。また、第一の誘電体膜105としてのZrO膜を成膜し、第二の誘電体膜106としてのAlO膜を成膜後、例えば、380°Cの酸素雰囲気で10分の熱処理と、450°Cの窒素雰囲気で10分の熱処理を行った後、第三の誘電体膜107としてのZrO膜を成膜しても良い。予め、第一の誘電体膜105としてのZrO膜に2次的な結晶粒成長を促し多結晶質に変換して緻密化しておくことで、さらにリーク電流が低減できる。この時、第二の誘電体膜106のAlO膜は第一の誘電体膜105に対して保護膜の役割を果たし、第一の誘電体膜105の2次的な結晶粒成長に伴うダメージを抑制する効果がある。また、多少クラック等のダメージが挿入されたとしても、第三の誘電体膜としてのZrO膜を形成することで、クラックを第三の誘電体膜で充填することができ、ダメージが解消される。もちろん全ての誘電体膜形成のプロセス温度を300°C以下とし、次いで、第一の保護膜110を形成しても良い。ALD法による各膜の成膜は、異なる成膜装置で実施しても良いが、1つの成膜装置内で連続して実施することが好ましい。なお、誘電体膜としてのZAZ構造は、所望のEOTが得られるように調整されるが、通常、第一及び第三の誘電体膜であるZrO膜の合計膜厚が5~7nmとなるように調整され、第二の誘電体膜であるAlO膜は、第一及び第三の誘電体膜であるZrO膜の合計膜厚に対してEOTが0.6nm以下となるように調整される。実験例6本実験例では、さらにリーク電流特性を改良するため、上記の実験例5の構成に加えて、下部電極102となるCVD-TiN膜と第一の誘電体膜105となるZrO膜の間に第二の保護膜となるTiO膜を形成するキャパシタの特性について説明する。図10は、本実験例に係る平坦キャパシタの構成を示す概略断面図である。図8との違いは、下部電極102のCVD-TiN膜と第一の誘電体膜105のZrO膜との間にTiO膜からなる第二の保護膜108が形成されている点である。まず、半導体基板101上に下部電極102となるCVD-TiN膜を実験例1と同様に10nm厚に形成する。次に、ALD成膜装置内に半導体基板101をセットし、実験例5に示した第一の保護膜110の場合と同様に、第二の保護膜108となるTiO膜を形成した。TTIPチタンテトライソプロポキシド:TiOCHMe24をTiのプリカーサとし、オゾンを反応ガスとして、温度250°CのALD法により、厚さ約0.5nmALDサイクルで5回で形成した。この膜厚では、ALD法で成膜した段階のTiO膜は非晶質状態となっている。その後、実験例5と同様に、酸化ジルコニウムを主成分とする誘電体膜として、ALD法により厚さ3nmのZrO膜からなる第一の誘電体膜105、厚さ0.5nmの酸化アルミニウム膜からなる第二の誘電体膜106、厚さ3nmのZrO膜からなる第三の誘電体膜107、厚さ1nmのTiO膜からなる第一の保護膜110を形成し、さらにCVD法により厚さ10nmのTiN膜からなる上部電極111を形成した。なお、本実験例では第一の誘電体膜105と第三の誘電体膜107をそれぞれ3.0nmとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜105の膜厚を5.0nm、第三の誘電体膜を1.0nmというように、非対称になってもよい。このように形成したキャパシタについて、I-V特性を評価した。結果を図11に示す。図11において、符号Kは上部電極111形成後、符号Lは上部電極111を形成した後にさらに450°Cで6hrの窒素アニールを施した後、符号Mは同じく450°Cで6hrの窒素アニール450°Cで2hrの水素アニールを施した後に測定したキャパシタのI-V特性を示す。図9と比較すると、低電界領域±2Vの範囲におけるリーク電流を低減する効果のあることがわかる。1Vの印加電圧で比較すると、第二の保護膜108がない場合、符号Hでは3E-8A/cm2、符号Iでは3E-9A/cm2、符号Jでは1E-8A/cm2となっていたのに対し、第二の保護膜108を設けた場合、符号Kでは2E-8A/cm2、符号Lでは6E-9A/cm2、符号Mでは9E-9A/cm2とそれぞれ向上している。第二の保護膜としてのTiO膜は、0.4nm以上の膜厚であればリーク電流特性の改善に寄与することができる。また、1nm以上の膜厚の場合は、熱処理によって非晶質状態から多結晶状態に変換される。第二の保護膜としてのTiO膜は上部電極形成時の熱処理後ではほとんどキャパシタ全体のEOTを大きくする要因とはならず、第一の保護膜と同様、導体として機能しているように見える。また、第二の保護膜としてのTiO膜は1nmの場合と、2nmとの場合とではほとんどリーク電流特性改善の効果が変わらないことから、リーク電流特性の改善効果が飽和するものと考えられる。したがって、第二の保護膜としてのTiO膜の膜厚は0.4~2nmの範囲が好ましく、0.4~1nmの範囲がより好ましい。上記のように、同じ1nm以上の膜厚で多結晶化したTiO膜であっても、形成される位置によって、一部異なった役割を果たす。すなわち、第一の保護膜110となるTiO膜は、酸化ジルコニウムを主成分とする誘電体膜の表面が露出した状態で、上部電極111となるCVD-TiN膜の形成に用いるTiCl4やNH3及び副次的に生成するHCl、H2雰囲気に直接晒されながら熱処理を受けるのを防ぐ働きがある。一方、第二の保護膜108となるTiO膜は、誘電体膜と下部電極の間に挿入されて、リーク電流をさらに抑制する働きの他に、下部電極102と誘電体膜105との密着性を改善し、熱処理に際して下部電極と誘電体膜の一部が剥離するのを抑制する働きがある。また、第二の保護膜となるTiO膜には、酸化ジルコニウムの結晶化を促す効果も認められ、わずかであるが、より高い誘電率の誘電体膜が得られることが判っている。図16、17に第二の保護膜となるTiO膜がある場合サンプル2と無い場合サンプル1について、酸化ジルコニウムを主成分とする6.6nmの誘電体膜のX線回折XRDの結果を示す。図16には成膜直後asdepo.のXRDの結果を示す。また、図17には窒素雰囲気中で450°C6時間の熱処理アニールを行った後のXRDの結果を示す。このアニールは後述するDRAMの製造プロセスで上部電極のCVD-TiN成長や、CVDによるボロンBドープした多結晶SiGe膜を成膜するときの熱負荷を想定している。図18には図16、図17で使用したサンプルの構造を示す。このサンプルでは、シリコン基板上図示せずに下部電極102に相当するTiN膜401を10nm形成し、続いて第二の保護膜108があるサンプル2図18bについては、TiMCTAをTiプリカーサとしてすでに述べたALD法によって約0.5nmALD回数で5回のTiO膜404を成膜した。その後、ZrOを主成分とする誘電体膜103として、Al/AlZrで示される組成比で、約3atのAlOを含む膜402を、すでに述べたALD法を用いて成膜した。その後、引き続き、第一の保護膜110となるTiO膜403をALD法で約1.0nmの膜厚ALD回数で10回に成膜した。一方、第二の保護膜108が無いサンプル1図18aについては、シリコン基板上図示せずに下部電極に相当するTiN膜401の上に、直接、上記のZrOを主成分とする誘電体膜103となる膜402と第一の保護膜110となるTiO膜403を同様に形成した。図16からは、熱処理を経ない成膜直後の膜では、第二の保護膜があるサンプル2の方が、酸化ジルコニウムの結晶を表す30.5°近傍のピーク強度が大きいのが判る。図17では、やはり第二の保護膜があるサンプル2の方がピーク強度は大きく、結晶性に優れているのが判る。特にアニール前後で、ピーク強度の変化率が第二の保護膜があるサンプル2の方が小さいピーク強度の絶対値は大きいことに注意されたい表1参照。これは第二の保護膜があるサンプル2の方が成膜直後にすでに充分に結晶化1次的な結晶粒成長が進み、上部電極形成時の2次的な結晶粒成長が抑制されていることを示している。表1は、図16、図17からXRDのピーク強度を読み取り、アニール前後の変化率を求めた結果を示す。本実験例6において第二の保護膜108となるTiO膜はALD法を用いて形成したが、酸化ジルコニウムを主成分とする誘電体膜の成膜に先立ち、窒化チタンからなる下部電極102の表面を酸化することによって酸化チタン膜を得た場合も、同様な効果が得られることが本発明者らの検討で判っている。下部電極の表面を酸化するには、温度250°Cで、O3雰囲気に10分から30分間程度晒すことで実施できる。また、下部電極の表面を酸化して得た酸化チタン膜の上に、さらにALD法によって成膜した酸化チタン膜を継ぎ足しても、同様な効果を示すことが本発明者らの検討により判っている。特に、ALD法を用いて第二の保護膜を形成する場合、注意しなければならないのは、その膜厚である。たとえば、後述する図13に示すDRAMデバイスにおいて、下部電極はセル単位で分離、絶縁されている。しかし、ALD法で成膜した第二の保護膜は表面全体に形成される。すなわち、隣接する下部電極間にも成膜される。この時、ALD法で成膜した第二の保護膜となるTiO膜の膜厚が1nm以上になると導体として振舞うため、隣接する下部電極間が短絡し、デバイスとして機能しなくなる。その為、図13のような構造のデバイスにおいては、ALD法で形成する第二の保護膜の膜厚は1.0nm未満、好ましくは0.5nm以下にする必要がある。しかし、前述のように、第二の保護膜の機能として、リーク電流特性の改善の飽和を示す膜厚が1nm以上であるので、全面に形成されるALD法では誘電体膜のリーク電流低減には寄与できるが、隣接キャパシタ間のリーク電流を抑制できないという問題が発生する。この問題を回避するために、前述のようにALD法による成膜に先立って、下部電極の酸化によって第二の保護膜として必要な膜厚を補うことが可能である。言うまでもないが、下部電極の酸化によるTiO膜は下部電極上にしか形成されないので、このようにして形成された第二の保護膜は隣接する下部電極間を短絡させることは無い。また、すでに述べたように酸化のみによって第二の保護膜を形成することも可能である。しかし、酸素は下部電極を構成する窒化チタン膜の結晶粒界に沿って拡散し、下部電極の抵抗を著しく上昇させる場合がある。この抵抗上昇の問題を回避する為に充分な酸化が出来ず、下部電極の酸化だけでは第二の保護膜として充分な酸化チタンの膜厚が得られない場合は、やはりALD法との併用が推奨される。第二の保護膜の形成酸化による成膜とALDによる成膜と誘電体膜の形成ALDによる成膜と第一の保護膜の形成ALDによる成膜は、同一の反応室で連続して実施できるので、工程を簡略化できる。図12に、実験例5に示すようなTZAZ構造α及び実験例6に示すようなTZAZT構造βの1Vにおけるリーク電流特性とEOTとの関係を示す。また、参照として実験例1に示すようなZrO膜単層構造γの場合を併記する。図12に示すように、TZAZ構造α及びTZAZT構造βでは、EOT0.9nm以上で1E-7A/cm2以下の特性を満足しており、F70nmクラスのDRAMにおいて、EOT1.2nm以下を十分に達成することが可能である。実施例本実施例では、上記実験例に示したTZAZ構造又はTZAZT構造を立体構造のキャパシタに適用した半導体記憶装置について図13~15を用いて説明する。初めに、半導体記憶装置となるDRAMの全体構成の概略について図13の断面模式図を用いて説明する。p型シリコン基板201にnウエル202が形成され、その内部に第一のpウエル203が形成されている。また、nウエル202以外の領域に第二のpウエル204が形成され、素子分離領域205で第一のpウエル203と分離されている。第一のpウエル203は複数のメモリセルが配置されるメモリセル領域MCを、第二のpウエル204は周辺回路領域PCを各々便宜的に示している。第一のpウエル203には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ206及び207が形成されている。トランジスタ206は、ドレイン208、ソース209とゲート絶縁膜210を介してゲート電極211で構成されている。ゲート電極211は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ207は、ソース209を共通としドレイン212、ゲート絶縁膜210を介してゲート電極211で各々構成されている。トランジスタは第一の層間絶縁膜213で被覆されている。ソース209に接続するように第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を多結晶シリコン214で充填している。多結晶シリコン214の表面には、金属シリサイド215が設けられている。金属シリサイド215に接続するように窒化タングステン及びタングステンからなるビット線216が設けられている。ビット線216は第二の層間絶縁膜219で被覆されている。トランジスタのドレイン208及び212に接続するように第一の層間絶縁膜213及び第二の層間絶縁膜219の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ220が形成されている。シリコンプラグ220の上部には金属からなる導体プラグ221が設けられている。導体プラグ221に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜222a、第四の層間絶縁膜222bが第二の層間絶縁膜219上に積層して設けられる。第四の層間絶縁膜222bを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極223を形成した後、メモリセル領域の第四の層間絶縁膜222bは除去されている。誘電体膜224が下部電極223の内壁及び第四の層間絶縁膜222bを除去して露出した外壁を覆うように設けられ、さらに上部電極225がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極223の上端部側面の一部には、支持膜222cが設けられている。支持膜222cは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜222cの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜224及び上部電極225が設けられている。図13には301と302の二つのキャパシタが示されている。下部電極223には段差被覆性に優れたCVD法で形成する窒化チタンTiNを用いる。キャパシタは、第五の層間絶縁膜226で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜224及び上部電極225の詳細な構成については後述する製造工程で説明する。一方、第二のpウエル204には周辺回路を構成するトランジスタがソース209、ドレイン212、ゲート絶縁膜210、ゲート電極211からなって設けられている。ドレイン212に接続するように、第一の層間絶縁膜213の所定の領域に設けられたコンタクト孔を金属シリサイド216及びタングステン217で充填している。タングステン217に接続するように、窒化タングステン及びタングステンからなる第一の配線層218が設けられている。該第一の配線層218の一部は、第二の層間絶縁膜219、第三の層間絶縁膜222a、第四の層間絶縁膜222b及び第五の層間絶縁膜226を貫通して設けられる金属ビアプラグ227を介してアルミニウム又は銅からなる第二の配線層230に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極225は、一部の領域で周辺回路領域に引き出し配線228として引き出され、第五の層間絶縁膜226の所定の領域に形成された金属プラグ229を介して、アルミニウム又は銅からなる第二の配線層230に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMを構成している。図14は、図13の断面模式図において、X-Xで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図14のY-Yで示した線分領域は、図13のX-X線分領域に相当している。個々の下部電極223の外側の全領域を覆う支持膜222cには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口231が設けられている。個々の下部電極223は、その外周の一部がいずれかの開口231に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦/横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦/横比アスペクト比が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図14ではキャパシタ301と302が対向する間の領域を中心にして6つの下部電極に跨るように開口231が設けられている例を示している。したがって、図13においても、図14に対応してキャパシタ301の上部、302の上部、及び301と302の間の上部には支持膜が設けられていない構成となっている。このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。以下、上記半導体記憶装置となるDRAMの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図15に、図13に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板201上のトランジスタや第一の層間絶縁膜等は省略している。まず、図15に示すように、単結晶シリコンからなる半導体基板201上に第二の層間絶縁膜219を形成した図15a。その後、所定の位置にコンタクトホールを開口後、バリヤメタル221a及びメタル221bを全面に形成した。次に、CMP法を用いて第二の層間絶縁膜上に形成されているバリヤメタル221a及びメタル221bを除去して、導体プラグ221を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜222a、酸化シリコン膜からなる第四の層間絶縁膜222b及び窒化シリコン膜からなる支持膜222cを全面に積層形成した。次に、図15bに示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜222c、第四の層間絶縁膜222b及び第三の層間絶縁膜222aにシリンダホール232を形成した。シリンダホールは平面視で直径60nmの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も60nmとなるように形成した。これによりシリンダホール底面には導体プラグ221の上面が露出する。次に、図15cに示すように、シリンダホール232の内面を含む全面に、キャパシタの下部電極材料となるTiN膜223aを形成した。TiN膜は、TiCl4とNH3を原料ガスとするCVD法により、形成温度380~650°Cの範囲で形成することができる。本実施例では450°Cで形成した。膜厚は10nmとした。なお、TiN膜は、上記原料ガスを用いてALD法により形成することもできる。TiN膜223aを形成することにより、新たなシリンダホール232aが形成される。次に、図15dに示すように、シリンダホール232aを埋設するように、シリコン酸化膜などの保護膜234を全面に形成した。その後、CMP法又はドライエッチング法により支持膜222cの上面に形成されている保護膜234及びTiN膜223aを除去して下部電極223を形成した。次に、支持膜222cに開口231を形成した図15e。図14の平面図に示したように、開口231のパターンは、下部電極の内側に残存している保護膜234の一部と、下部電極223の一部と、第四の層間絶縁膜222bの一部とに跨るように形成する。したがって、開口231を形成するドライエッチングでは、第四の層間絶縁膜222b上に形成されている支持膜222cの他、保護膜234及び下部電極223も上端の一部が除去される。次に、図15fに示すように、開口231内に露出した第四の層間絶縁膜222bを除去した。例えば、フッ化水素酸溶液HF液を用いてエッチングすると、支持膜222cは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜222b及び保護膜234は全て除去される。溶液エッチングなので開口231の直下のみならず、支持膜222cの下に位置する酸化シリコン膜も除去される。これにより、下部電極223と下部電極223を支持する支持膜222cが中空状態で残存し、下部電極223表面が露出している。このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜222aはエッチングストッパーとして機能し、第二の層間絶縁膜219がエッチングされるのを防止している。次に、図15gに示すように、誘電体膜224及び第一の保護膜225aを形成した。第一の保護膜225a及び誘電体膜224は、実験例5に記載したTZAZ構造、若しくは実験例6に記載した第二の保護膜を導入してTZAZT構造として、ALD法を用いて形成することができる。これらTZAZ構造及びTZAZT構造は、各パラメータを所望の特性が得られるように最適化される。ALD法で形成する膜は段差被覆性に優れているので、誘電体膜224及び第一の保護膜225aは中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、繰り返しになるが、TZAZやTZAZTのZAZとは、酸化ジルコニウムを主成分とする誘電体膜であって、その誘電体膜中に酸化アルミニウムを含むような誘電体膜を意味しており、Tはチタン化合物、特に酸化チタン又は上部のTについては低温で形成した窒化チタンを主成分とする保護膜を意味している。次に、図15hに示すように、上部電極225bとなるTiN膜を形成した。下部電極の場合と同様に、TiCl4とNH3を原料ガスとするCVD法により、温度450°Cで形成した。膜厚は10nmとした。CVD法で形成するTiN膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜225a表面のいずれの部位にも形成することができる。上部電極225bは、450°Cで形成しているが、誘電体膜224は第一の保護膜225aとなるTiO膜又はTiN膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜224にクラックや剥離や酸素欠損などのダメージが発生するのを抑制して、リーク電流が増大する問題を回避することができる。次に、図15iに示すように、第二の上部電極225cとなるボロンドープシリコンゲルマニウム膜B-SiGe膜を形成した。図15hの上部電極225bを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをPVD法で形成すると、PVD法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、B-SiGe膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。B-SiGe膜は、ゲルマンGeH4とモノシランSiH4と三塩化ホウ素BCl3を原料ガスとするCVD法により形成することができる。この方法により形成するB-SiGe膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このCVD法では形成温度として420~500°Cを必要とし、生産性を考慮してバッチ方式で形成する場合には6時間程度の熱処理がキャパシタに加えられることとなる。実験例5,6で説明した450°Cで6hの窒素アニールは、この工程における熱処理を想定したものである。第二の上部電極225cとなるB-SiGe膜を形成する工程において、最大500°Cの熱処理が加わったとしても、実験例5,6で述べた方法を採用することにより、低リーク電流のキャパシタを提供することができる。第二の上部電極225cとなるB-SiGe膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極225dとなるタングステン膜W膜を形成した。W膜は、温度が25~300°CのPVD法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図13に示したように、第五の層間絶縁膜226の形成工程及びその後の工程を実施してDRAMからなる半導体装置を製造する。上記のように、全体構成となる図13に示した上部電極225は、詳細構成となる図15-3に示したように、第一の保護膜225aとなる多結晶TiO膜又はTiN膜と、上部電極225bとなる多結晶TiN膜と、第二の上部電極となるB-SiGe膜と、第三の上部電極225dとなるW膜で構成される。第一の保護膜225aとしてTiN膜を形成した場合は、上部電極225bとなる多結晶TiN膜と一体化して区別がなくなる。なお、本実施例で説明したDRAMは、超高密度の最先端DRAMを形成する場合の構成とその製造方法であって、立体構造であっても倒壊防止用の支持膜222cを必要としないキャパシタを用いる場合には、上記のB-SiGeの形成工程は不要となる。さらに、このように形成したDRAMでは、実験例5,6に示したように、トランジスタの界面準位を低減するために行う水素アニールを行っても、リーク電流特性の劣化を従来のZAZ構造と比較して劇的に改善できることから、DRAMにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。水素アニールは、例えば、水素ガスの存在する還元雰囲気下に400~450°C、30分~5時間で実施することができる。水素アニールは少なくとも上部電極形成後に行えば良く、好ましくは、周辺回路部への配線等を形成した後に実施する。"