時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする請求項1に記載の半導体素子の検査方法。前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、前記複数の所定の時間は、相互に異なる時間であることを特徴とする請求項1に記載の半導体素子の検査方法。前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする請求項1から3のいずれかに記載の半導体素子の検査方法。経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする請求項1から4のいずれかに記載の半導体素子の検査方法。しかしながら、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定しようとした場合、発光反応は異常箇所のみならず正常動作している部分からも発生するため、正常箇所か異常箇所かを峻別することができない。よって、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定する場合には、半導体素子の設計者の見識に基づき判断する必要があり、このため、ラッチアップによる不良が発生している異常箇所を特定することは容易ではなかった。また、時間分解能を有するエミッション顕微鏡を通常の方法で用いた場合においても同様であり、ラッチアップによる異常箇所の特定には半導体素子の設計者の見識に基づく判断を必要としていた。よって、半導体素子においてラッチアップによる異常箇所を容易に特定することのできる半導体素子の検査方法が望まれている。本実施の形態の一観点によれば、時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。開示の半導体素子の検査方法によれば、時間分解能を有するエミッション顕微鏡を用いて、放出されたフォトンが所定の時間に検出されたか否かを調べることにより、半導体素子においてラッチアップによる不良が発生している異常箇所を容易に特定することができる。発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。時間分解能を有するエミッション顕微鏡検査装置最初に、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置について説明する。図1に示すように、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、本体部10、測定部20、表示部30、第1のパルスジェネレータ41、第2のパルスジェネレータ42、オシロスコープ43を有している。尚、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、ピコ秒の時間分解能を有するものである。本体部10は、測定部20及び表示部30と接続されており、各種の制御等を行なう制御部11及び検出されたフォトンの測定データ等を記憶するための記憶部12等を有している。測定部20は、暗室ボックス20aを有しており、図2に示すように、測定部20における暗室ボックス20a内には、ステージ21、プローブ22、検出器23等が設置されている。検査対象となる半導体素子50は、暗室ボックス20a内のステージ21上に、半導体素子50に図示した電極にプローブ22を接触させて、半導体素子50に電圧パルスを印加することができるように設置されている。また、ステージ21の半導体素子50が設置されている面の反対側には、半導体素子50より放出されたフォトンを検出するための検出器23が設けられている。検出器23は、赤外光を検出するためのIR-CCDChargeCoupledDeviceとレンズを含むものであり、半導体素子50においてフォトンが検出された領域を特定することができる。尚、ステージ21には、温度制御ユニット24に接続されており、半導体素子50が所定の温度に一定に保つことができる。表示部30は、測定部20において検出されたフォトンの情報に基づき、検出されるフォトンの時間的変化、具体的には、時間と検出されたフォトンの数の相関図等を表示させることができる。第1のパルスジェネレータ41は、測定のタイミング等を制御するものであり、本体部10及び第2のパルスジェネレータ42に接続されている。第2のパルスジェネレータ42は、測定部20及びオシロスコープ43に接続されており、測定部20の内部における半導体素子50に印加するための電圧パルスを発生させるものである。具体的には、接続されている第1のパルスジェネレータ41の波形をトリガとして、半導体素子50に印加するための所定の電圧パルスを発生させる。尚、第2のパルスジェネレータ42は、検査対象となる半導体素子50に十分な電流を流すことができるように作製されている。オシロスコープ43は、半導体素子50に印加される電圧パルスの波形及び電圧パルスを印加した際に流れる電流の波形等を表示させることができるものである。ところで、正常なCMOSComplementaryMetalOxideSemiconductor等の半導体素子に、電圧パルスを印加した場合には、オン-オフが切り替る瞬間に大きな電流が流れるため、オン-オフが切り替る瞬間に多くのフォトンが検出される。しかしながら、ラッチアップによる不良が発生した場合には、半導体素子内に構成している正規回路ではない部位が寄生バイポーラトランジスタとなりオン状態を引き起こすため、一度オン状態になってしまうと電源電圧がオフになるまで電流は流れ続けるため、オン状態において継続してフォトンが発生する。尚、ラッチアップが発生する原因としては、例えば、半導体基板に形成されるP型領域及びN型領域が意図しない接合を形成すること等が挙げられる。次に、図3に基づき発生するフォトンの時間的変化について説明する。図3は、時間とフォトン数との相関図であり、横軸に時間、縦軸に検出されるフォトン数を示すものである。図3aは、正常動作する領域、即ち、ラッチアップによる不良が生じていない領域において、発生するフォトンの時間的変化を示すものであり、図3bは、ラッチアップによる不良が生じている領域において、発生するフォトンの時間的変化を示すものである。図3aに示す波形は、オン-オフの切り替えの一瞬のタイミングにおいて多くのフォトンが発生しており、このような波形が検出された場合には、ラッチアップによる不良は発生しておらずトランジスタ等は正常に動作している。図3bに示す波形は、入力される電圧パルスの波形に近い波形であり、このような波形が検出された場合には、この領域においてはラッチアップによる不良が発生している。以上の知見は、発明者が検討を行なった結果得られたものであり、本実施の形態は、この知見に基づくものである。図4は、検出器23により半導体素子50を所定の時間撮像したものを示すものであり、半導体素子のレイアウトとフォトンの発生した箇所が示されている。図4に示す場合では、領域4A、4B及び4Cにおいて、多くのフォトンが検出されている。しかしながら、この画像のみからは、ラッチアップによる不良が発生しているか否か、また、領域4A、4B及び4Cのいずれの領域においてラッチアップによる不良が発生しているかを特定することはできない。ここで、領域4Aにおいて発生するフォトンの時間的変化を示す波形が、図3aのような波形である場合には、領域4Aにおいてトランジスタ等は正常に動作しているものと判断することができる。また、領域4Bにおいて発生するフォトンの時間的変化を示す波形が、図3bのような波形である場合には、領域4Bにおいてラッチアップによる不良が発生しているものと判断することができる。また、領域4Cにおいて発生するフォトンの時間的変化を示す波形が、図3bに示す波形に近似した波形である場合には、領域4Cにおいてラッチアップによる不良が発生しているものと判断することができる。このように、発生するフォトンの時間的変化を調べることにより、半導体素子においてラッチアップによる不良が発生しているか否かを判断することができる。また、フォトンの検出される領域を狭めることにより、ラッチアップによる不良がどの領域で発生しているのか特定することができる。即ち、正常に動作している領域では、電圧パルスのオン-オフが切り替る瞬間に、一時的にフォトンは発生するものの、その後のオン状態においては、殆どフォトンが発生しない。これに対し、ラッチアップによる不良が発生している領域では、ラッチアップが発生後の電圧パルスがオン状態の間はフォトンが発生し続けている。半導体素子に電源電圧の印加が、ラッチアップ発生のトリガ要因としている場合、外部からのラッチアップを発生させる要因トリガが入力された以降の電圧パルスがオン状態において、フォトンが発生し続けているか否かを判断することにより、ラッチアップによる不良が発生しているか否かを判断することができる。また、電圧パルスがオフからオンに切り替った後のオン状態において、フォトンが発生し続けている箇所を特定することにより、ラッチアップによる不良が発生している箇所を特定することができる。ラッチアップの発生要因は電圧印加以外にも様々な要因があるが、計測周期内においてラッチアップ発生となるトリガ要因を半導体素子に加えてラッチアップ現象が発生後、電源がオフ状態になるまでの間はフォトンが継続して発生し続ける。半導体素子の検査方法次に、本実施の形態における半導体素子の検査方法について説明する。本実施の形態における半導体素子の検査方法は、時間分解能を有するエミッション顕微鏡検査装置を用いるものであり、図5に基づき本実施の形態における半導体素子の検査方法について説明する。最初に、ステップ102S102において、検査対象となる半導体素子50に電圧パルスを印加する。具体的には、半導体素子50の電極端子に接触させたプローブ22を介し、第2のパルスジェネレータ42により発生させた電圧パルスを半導体素子50に印加する。次に、ステップ104S104において、半導体素子50の検査される領域におけるフォトンの検出を行なう。具体的には、検出器23により半導体素子50の検査される領域のフォトンを検出する。検出されたフォトンのデータは、時間に対応し検出されるフォトンの個数を示すものであり、このデータは本体部10における記憶部12等内に記憶される。図6には、検出器23により検出されるフォトンの発生位置と半導体素子50の検査される領域51を示す。次に、ステップ106S106において、半導体素子50の検査される領域51をN個の分割領域に分割する。例えば、図6に示されるように、3×4の分割領域に分割する。次に、ステップ108S108において、分割された分割領域ごとに、所定の時間にフォトンが検出されたか否かを順次判断するための初期化n=1を行なう。次に、ステップ110S110において、分割された分割領域のうち、選択された1つの分割領域において、第1の時間にフォトンが検出されたか否かを判断する。第1の時間は、電圧パルスがオン状態にある時間であり、例えば、図7に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の1/4の時間が経過した時間である。第1の時間において、フォトンが検出されていればステップ112に移行し、フォトンが検出されていなければステップ118に移行する。次に、ステップ112S112において、ステップ110における分割領域と同じ分割領域において、第1の時間とは異なる第2の時間にフォトンが検出されたか否かを判断する。第2の時間は、電圧パルスがオン状態にある時間であり、例えば、図7に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の1/2の時間が経過した時間である。第2の時間において、フォトンが検出されていればステップ114に移行し、フォトンが検出されていなければステップ118に移行する。次に、ステップ114S114において、ステップ110及びステップ112における分割領域と同じ分割領域において、第1の時間及び第2の時間とは異なる第3の時間にフォトンが検出されたか否かを判断する。第3の時間は、電圧パルスがオン状態にある時間であり、例えば、図7に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の3/4の時間が経過した時間である。第3の時間において、フォトンが検出されていればステップ116に移行し、フォトンが検出されていなければステップ118に移行する。次に、ステップ116S116において、N個に分割された分割領域のうち、この分割領域にはラッチアップによる不良が存在しているものと判断されるため、この分割領域にはラッチアップによる不良が存在している旨が記憶部12に記憶される。即ち、分割領域内にラッチアップによる不良が存在していない場合には、図8aに示すように、電圧パルスがオフからオンに切り替る瞬間8Aに示すタイミングにおいては多くのフォトンが検出される。しかしながら、電圧パルスがオン状態にある第1の時間、第2の時間、第3の時間においてはフォトンが検出されない。一方、分割領域内にラッチアップによる不良が存在している場合には、オン状態にある間はフォトンが検出されるため、図8bに示すように、電圧パルスがオン状態にある第1の時間、第2の時間及び第3の時間の全てにおいてフォトンが検出される。このように、第1の時間、第2の時間、第3の時間においてフォトンが検出されるか否かを判断することにより、検査の対象となる分割領域においてラッチアップによる不良が存在しているか否かを判断することができる。次に、ステップ118S118において、次の分割領域の検査を行なうため、nの値に1を加算する。次に、ステップ120S120において、N≧nであるか否かが判断される。N≧nであると判断された場合には、まだ検査のされていない分割領域が存在しているため、ステップ110に移行し、次の分割領域の検査を行なう。N≧nではないものと判断された場合には、N個に分割された分割領域の検査は、すべて終了しているためステップ122に移行する。次に、ステップ122S122において、ラッチアップによる不良が存在している分割領域等を視覚的に認識することができるように、検出器23により撮像された画像等を表示部30に表示する。また、この際、この分割領域等において検出されたフォトンの時間的変化についてもあわせて表示することが可能である。尚、第1の時間、第2の時間、第3の時間は時間帯としての幅を有しており、例えば、10ns以上の幅を有している。また、第1の時間と第2の時間、第2の時間と第3の時間の間隔は、ラッチアップによる不良が確実に存在している領域を特定するためには、所定の間隔を有していることが好ましく、例えば、1μs以上であることが好ましい。また、フォトンの検出の有無については、各々の時間の時間帯におけるフォトンのカウント数が所定の値以上であるか否かを基準として判断する。例えば、50フォトン以上であるか否かを基準として判断することができる。上記における説明では、第1の時間、第2の時間、第3の時間の3つの異なる時間においてフォトンが検出されたか否かにより判断する場合について説明したが、1つの時間においてフォトンが検出されたか否かにより判断することも可能である。この場合、電圧パルスがオフからオンに切り替った後であって、オン状態にある時間のうちの1の時間において、フォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。言い換えれば、電圧パルスがオフからオンに切り替る瞬間を除いた時間であって、オン状態にある時間のうちの1の時間においてフォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。しかしながら、ラッチアップによる不良が存在している領域をより高い精度で正確に特定するためには、2以上、更には3以上の異なる時間においてフォトンが検出されたか否かにより判断することがより好ましい。尚、ラッチアップによる不良が存在している分割領域を更に分割して同様のフォトンの検出を行なうことにより、ラッチアップによる不良が存在している領域の範囲をより狭めることができる。これにより、ラッチアップによる不良が発生している箇所をより狭い範囲で特定することも可能である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。付記2時間分解能を有するエミッション顕微鏡は、ピコ秒の時間分解能を有するエミッション顕微鏡であることを特徴とする付記1に記載の半導体素子の検査方法。付記3前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする付記1または2に記載の半導体素子の検査方法。付記4前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、前記複数の所定の時間は、相互に異なる時間であることを特徴とする付記1または2に記載の半導体素子の検査方法。付記5前記複数の所定の時間のすべてにおいて、前記フォトンが検出されていると判断された場合には、ラッチアップによる不良が発生しているものと判断することを特徴とする付記4に記載の半導体素子の検査方法。付記6前記複数の所定の時間における相互の間隔は、1μs以上であることを特徴とする付記4又は5に記載の半導体素子の検査方法。付記7前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする付記1から6のいずれかに記載の半導体素子の検査方法。付記8経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする付記1から7のいずれかに記載の半導体素子の検査方法。