"1次側の電圧系からの入力信号を、前記1次側の電圧系とは異なる2次側電圧系で動作する系に伝達するレベルシフト回路であって、前記2次側電圧系の高電圧側電源電圧と前記1次側電圧系の低電圧側電源電圧との間に接続された第1の抵抗および第1のスイッチ素子の直列回路と、前記2次側電圧系の高電圧側電源電圧と前記1次側電圧系の低電圧側電源電圧との間に接続された第2の抵抗および第2のスイッチ素子の直列回路と、前記2次側電圧系で動作し、前記第1の抵抗と前記第1のスイッチ素子との接続点である第1の接続点の電圧を入力するとともに、前記第2の抵抗と前記第2のスイッチ素子との接続点である第2の接続点の電圧を入力するラッチ誤動作保護回路と、前記2次側電圧系で動作し、前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、前記第1の抵抗に並列接続された第3のスイッチ素子と、前記第2の抵抗に並列接続された第4のスイッチ素子と、前記2次側電圧系で動作し、前記第1、第2の接続点の電圧が入力される論理ゲート回路と、を有し、前記第1のスイッチ素子には、該第1のスイッチ素子をオンオフ制御する前記1次側の電圧系の信号が入力され、前記第2のスイッチ素子には、該第2のスイッチ素子をオンオフ制御する前記1次側の電圧系の信号が入力され、前記ラッチ誤動作保護回路は、前記第1、第2のスイッチ素子のいずれか一方がオンした場合に、前記第1、第2の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達し、前記第1、第2のスイッチ素子が同時にオンした場合に、前記第1、第2の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達しないように構成され、前記論理ゲート回路は、前記第1、第2の接続点の電圧が共に前記論理ゲート回路の閾値より低い場合に前記第3、第4のスイッチ素子をオンさせることを特徴とするレベルシフト回路。前記ラッチ回路の出力に応じて、前記第1と第2の接続点の一方の電圧を前記2次側電圧系の高電圧側電源電圧にプルアップするとともに他方の電圧を前記2次側電圧系の低電圧側電源電圧にプルダウンするフィードバック回路を更に備えることを特徴とする請求項1に記載のレベルシフト回路。前記フィードバック回路は、一端が前記第1の接続点に接続され他端に前記ラッチ回路の出力信号の反転信号が印加される第3の抵抗と、一端が前記第2の接続点に接続され他端に前記ラッチ回路の出力信号の非反転信号が印加される第4の抵抗とを備えることを特徴とする請求項2に記載のレベルシフト回路。前記ラッチ誤動作保護回路は、前記第1、第2の接続点の電圧が共に前記ラッチ誤動作保護回路の閾値より低いときにその出力インピーダンスを高インピーダンスにするように構成されていることを特徴とする請求項1に記載のレベルシフト回路。前記ラッチ誤動作保護回路は、反転素子と、第1および第2のPチャネルMOSトランジスタが直列に接続されたPチャネルMOSトランジスタ直列回路と、第1および第2のNチャネルMOSトランジスタが直列に接続されたNチャネルMOSトランジスタ直列回路と、を有し、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路は、前記2次側電圧系の高電圧側電源電圧と低電圧側電源電圧の間に直列接続され、前記第1の接続点が前記第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタのゲートに接続され、前記第2の接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第2のPチャネルMOSトランジスタおよび前記第2のNチャネルMOSトランジスタのゲートに接続され、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路の接続点が前記ラッチ回路のデータ入力端子に接続されていることを特徴とする請求項1に記載のレベルシフト回路。前記論理ゲート回路の閾値は、前記ラッチ誤動作保護回路の閾値以下に設定されていることを特徴とする請求項5に記載のレベルシフト回路。前記ラッチ回路は、入力側と出力側との間に抵抗が接続されたバッファ回路からなることを特徴とする請求項4に記載のレベルシフト回路。前記バッファ回路は、直列に接続された2つの反転素子からなることを特徴とする請求項7に記載のレベルシフト回路。前記第1の抵抗に並列に接続された第3のPチャネルMOSトランジスタと、前記第2の抵抗に並列に接続された第4のPチャネルMOSトランジスタと、をさらに有し、前記第3のPチャネルMOSトランジスタのゲートが前記第2の抵抗と前記第4の抵抗の接続点に接続され、前記第4のPチャネルMOSトランジスタのゲートが前記第1の抵抗と前記第3の抵抗の接続点に接続されていることを特徴とする請求項3に記載のレベルシフト回路。前記ラッチ回路の出力信号の反転信号が前記2次側電圧系の低電圧側電源電圧を有するとともに、前記第1のスイッチ素子および前記第3のスイッチ素子がオフしているときの前記第1の接続点の電圧が、前記2次側電圧系の高電圧側電源電圧から前記第4のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記2次側電圧系の低電圧側電源電圧に前記第1の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第1の抵抗と前記第3の抵抗の分圧比を定め、前記ラッチ回路の出力信号の非反転信号が前記2次側電圧系の低電圧側電源電圧を有するとともに、前記第2のスイッチ素子および前記第4のスイッチ素子がオフしているときの前記第2の接続点の電圧が、前記2次側電圧系の高電圧側電源電圧から前記第3のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記2次側電圧系の低電圧側電源電圧に前記第2の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第1の抵抗と前記第3の抵抗の分圧比を定めたことを特徴とする請求項9に記載のレベルシフト回路。上記レベルシフト回路において、図5に示す従来のレベルシフト回路の動作を説明するためのタイミングチャートである図9に示すようにセット信号がHレベルになると、NチャネルMOSトランジスタHVN1がオンするので、レベルシフトドレイン信号setdrn1のレベルがLレベルに変化する。この場合、リセット信号は変化せずにラッチ誤動作保護回路22のラッチ誤動作保護機能が働かないので、ラッチ回路23が通常のラッチ動作を実行し、その結果、ハイサイドドライバ21の出力信号HO1が回路22、23とハイサイドドライバ21に固有の遅延時間taだけ遅れて立ち上がってスイッチング素子XD1がオンする。スイッチング素子XD1がオンすると、電圧VSの立ち上がりに伴って発生する前記dvdtノイズによって接続点P2からLレベルのレベルシフトドレイン信号resdrnが出力される。しかし、この信号resdrnはラッチ誤動作保護回路22によりブロックされる。従って、ラッチ回路23はラッチ動作を維持する。ところで、電圧VSは、通常、上記のようにスイッチング素子XD1をオフ状態からオン状態に切り替えるときこのとき、スイッチング素子XD2はオン状態からオフ状態に切り替えられる上昇するが、この他にも、例えば、スイッチング素子XD1XD2が共にオフするデッドタイム貫通電流が流れるのを防ぐために設定されるにおいても上昇することがある。すなわち、スイッチング素子XD2がオンされて、負荷RL誘導性負荷で急には電流が切れないものとするからコンバータの構成要素である出力回路1に電流が流れ込んでいる状態のときスイッチング素子XD2が電流吸い込み素子となっている状態のときにスイッチング素子XD2をオフすると、デッドタイムにおいて負荷RLから流れ込む電流の行き場が無くなるため、電圧VSのラインの浮遊容量がこの電流により充電されて急速に電圧VSが立ち上がることになる。なお、電圧VSがスイッチング素子XD1に並列接続されているダイオードDHをオンさせる電圧高電圧電源PSの出力電圧EダイオードDHの順方向電圧まで上昇すると、このダイオードDHがオンして、負荷RLからダイオードDHを介して電源PSに電流が流れるようになる。ここで、デッドタイム等に起因して電圧VSが立ち上がりつつあるときにセット信号のレベルがHレベルになる場合、つまり、電圧VSの立ち上がり期間とセット信号のレベルがHレベルになる時点とが重なっている場合について説明する。この場合、上記電圧VSの立ち上がりに伴って発生するdvdtノイズによって各レベルシフトドレイン信号がLレベルになっている状態、つまり、ラッチ誤動作保護回路22が保護動作している状態でセット信号のレベルがHレベルになる。このため、該ラッチ誤動作保護回路22の保護動作期間が終了するまでdvdtノイズが発生している期間が終了するまでこのset信号がラッチ回路23に伝達されず、そのため、ハイサイドドライバ21の出力信号HO2が長い空白期間をおいて立ち上がることになる。さらに、デッドタイム等による電圧VSの立ち上がりが終了した後にセット信号のレベルがHレベルになる場合には、ラッチ誤動作保護回路22のラッチ誤動作保護機能が働いていない状態でセット信号のレベルがHレベルになる。そこで、ハイサイドドライバ21の出力信号HO3が前記した回路22、23とハイサイドドライバ21に固有の遅延時間taだけ遅れて立ち上り、同時にスイッチング素子XD1がオンする。上記のように、デッドタイム期間等において電圧VSが立ち上がる場合、上記空白期間tbのためにスイッチング素子XD1のオン動作が大きく遅延するので、スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスが問題となる。そのため、一刻も早くスイッチング素子XD1をオンさせることができる技術が要望されている。そこで、本発明の目的は、ハーフブリッジ等の回路を構成するハイサイドのスイッチング素子のdvdtノイズを対策する回路によるオン動作の遅延を抑制することが可能なレベルシフト回路を提供することにある。上記の目的を達成するため、本発明に係るレベルシフト回路は、1次側の電圧系からの入力信号を、前記1次側の電圧系とは異なる2次側電圧系で動作する系に伝達するレベルシフト回路であって、前記2次側電圧系の高電圧側電源電圧と前記1次側電圧系の低電圧側電源電圧との間に接続された第1の抵抗および第1のスイッチ素子の直列回路と、前記2次側電圧系の高電圧側電源電圧と前記1次側電圧系の低電圧側電源電圧との間に接続された第2の抵抗および第2のスイッチ素子の直列回路と、前記2次側電圧系で動作し、前記第1の抵抗と前記第1のスイッチ素子との接続点である第1の接続点の電圧を入力するとともに、前記第2の抵抗と前記第2のスイッチ素子との接続点である第2の接続点の電圧を入力するラッチ誤動作保護回路と、前記2次側電圧系で動作し、前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、前記第1の抵抗に並列接続された第3のスイッチ素子と、前記第2の抵抗に並列接続された第4のスイッチ素子と、前記2次側電圧系で動作し、前記第1、第2の接続点の電圧が入力される論理ゲート回路と、を有する。前記第1のスイッチ素子には、該第1のスイッチ素子をオンオフ制御する前記1次側の電圧系の信号が入力され、前記第2のスイッチ素子には、該第2のスイッチ素子をオンオフ制御する前記1次側の電圧系の信号が入力され、前記ラッチ誤動作保護回路は、前記第1、第2のスイッチ素子のいずれか一方がオンした場合に、前記第1、第2の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達し、前記第1、第2のスイッチが同時にオンした場合に、前記第1、第2の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達しないように構成され、前記論理ゲート回路は、前記第1、第2の接続点の電圧が共に前記論理ゲート回路の閾値より低い場合に前記第3、第4のスイッチ素子をオンさせるように構成される。このレベルシフト回路は、前記ラッチ回路の出力に応じて、前記第1の接続点と前記第2の接続点の一方の電圧を前記2次側電圧系の高電圧側電源電圧にプルアップするとともに他方を前記2次側電圧系の低電圧側電源電圧にプルダウンするフィードバック回路を更に備えることができる。前記フィードバック回路には、例えば、一端が前記第1の接続点に接続され他端に前記ラッチ回路の出力信号の反転信号が印加される第3の抵抗と、一端が前記第2の接続点に接続され他端に前記ラッチ回路の出力信号の非反転信号が印加される第4の抵抗とが備えられる。前記ラッチ誤動作保護回路は、例えば、前記第1、第2の接続点の電圧が共に前記ラッチ誤動作保護回路の閾値より低いときにその出力インピーダンスを高インピーダンスにするように構成される。前記ラッチ誤動作保護回路は、例えば、反転素子と、第1および第2のPチャネルMOSトランジスタが直列に接続されたPチャネルMOSトランジスタ直列回路と、第1および第2のNチャネルMOSトランジスタが直列に接続されたNチャネルMOSトランジスタ直列回路と、を有するように構成される。この場合、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路は、前記2次側電圧系の高電圧側電源電圧と低電圧側電源電圧の間に直列接続され、前記第1の接続点が前記第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタのゲートに接続されるとともに、前記第2の接続点が前記反転素子の入力端子に接続される。そして、前記反転素子の出力端子が前記第2のPチャネルMOSトランジスタおよび前記第2のNチャネルMOSトランジスタのゲートに接続され、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路の接続点が前記ラッチ回路のデータ入力端子に接続される。前記論理ゲート回路の閾値は、前記ラッチ誤動作保護回路の閾値以下に設定される。また、前記ラッチ回路は、例えば入力側と出力側との間に抵抗が接続されたバッファ回路によって構成される。その場合、前記バッファ回路は、直列に接続された2つの反転素子によって構成することができる。本発明に係るレベルシフト回路は、前記第1の抵抗に並列に接続された第3のPチャネルMOSトランジスタと、前記第2の抵抗に並列に接続された第4のPチャネルMOSトランジスタと、をさらに有することができる。前記第3のPチャネルMOSトランジスタのゲートは、前記第2の抵抗と前記第4の抵抗の接続点に接続され、前記第4のPチャネルMOSトランジスタのゲートは、前記第1の抵抗と前記第3の抵抗の接続点に接続される。そして、前記ラッチ回路の出力信号の反転信号が前記2次側電圧系の低電圧側電源電圧を有するとともに、前記第1のスイッチ素子および前記第3のスイッチ素子がオフしているときの前記第1の接続点の電圧が、前記2次側電圧系の高電圧側電源電圧から前記第4のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記2次側電圧系の低電圧側電源電圧に前記第1の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第1の抵抗と前記第3の抵抗の分圧比が定められる。また、前記ラッチ回路の出力信号の非反転信号が前記2次側電圧系の低電圧側電源電圧を有するとともに、前記第2のスイッチ素子および前記第4のスイッチ素子がオフしているときの前記第2の接続点の電圧が、前記2次側電圧系の高電圧側電源電圧から前記第3のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記2次側電圧系の低電圧側電源電圧に前記第2の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第1の抵抗と前記第3の抵抗の分圧比が定められる。本発明によれば、ハーフブリッジ等の回路を構成するハイサイドのスイッチング素子のデッドタイム時等におけるオン動作の遅延を抑制することができるので、上記スイッチング素子に並列接続されるダイオードによる電力ロスを低減することが可能である。図1に本発明の一実施形態に係るレベルシフト回路を使用したハーフブリッジ駆動回路の回路図を示す。このハーフブリッジ駆動回路において、レベルシフト回路はハイサイド駆動ユニット2-1に設けられている。なお、図1においては、図5に示す従来のハーフブリッジ駆動回路の例の構成要素と共通する構成要素に同じまたは対応する符号を付して、その詳細な説明を省略する。本実施形態に係るレベルシフト回路は、図5に示す従来例のレベルシフト回路の構成要素にPチャネルMOSトランジスタPM1aPM2aと、論理ゲート回路である2入力論理和回路OR1とを追加した構成を有する。PチャネルMOSトランジスタPM1aPM2aは、それぞれ前記抵抗LSR1LSR2に並列接続されている。論理和回路OR1は、一方の入力端子が前記第1の接続点P1に、他方の入力端子が前記第2の接続点P2に、また、出力端子がPチャネルMOSトランジスタPM1aPM2aのゲート端子にそれぞれ接続されている。この論理和回路OR1の閾値は、論理和回路OR1の閾値の設定条件を説明する図2に示すように、ラッチ誤動作保護回路22の閾値以下に設定されている。以下、図9に対応するタイミングチャートである図3を参照して本実施形態に係るレベルシフト回路の動作について説明する。図3に示すように、セット信号のレベルがHレベルになると、NチャネルMOSトランジスタHVN1がオンするので、第1の接続点P1からLレベルのレベルシフトドレイン信号setdrn1が出力される。この場合、ラッチ誤動作保護回路22のラッチ誤動作保護機能が働かないので、ラッチ回路23がラッチ動作し、その結果、ハイサイドドライバ21の出力信号HO1が回路22、23とハイサイドドライバ21に固有の遅延時間taだけ遅れて立ち上がってハイサイドのスイッチング素子XD1がオンする。スイッチング素子XD1がオンすると、電圧VSの上昇に伴って発生する前記dvdtノイズによってレベルシフトドレイン信号resdrnの電圧が低下する。そして、レベルシフトドレイン信号resdrnの電圧が論理和回路OR1の閾値以下になると、論理和回路OR1に対するもう一つのレベルシフト信号setdrn1のレベルは以前からLレベルとなっているため、該論理和回路OR1の出力信号OROUTのレベルがLレベルとなる。これによりMOSトランジスタPM1aPM2aがオンし、これらの各MOSトランジスタPM1aPM2aのソース-ドレイン間のインピーダンスが低下する。このインピーダンスの低下は、レベルシフトドレイン信号の電圧降下をキャンセルする方向に働くので、該レベルシフトドレイン信号の電圧が上がる方向に変化する。ここで、図3は、各NチャネルMOSトランジスタHVN1,HVN2のオン抵抗をMOSトランジスタPM1aPM2aのオン抵抗より大幅に小さくなるよう設定して、セット信号によりNチャネルMOSトランジスタHVN1がオンしているときのレベルシフトドレイン信号が振動せず、Lレベルのままとなる場合について示している。レベルシフトドレイン信号の電圧が上がり、そのいずれか一方が論理和回路OR1の閾値を超えると、該論理和回路OR1の出力信号OROUTのレベルがHレベルとなる。その結果、このHレベルの出力信号OROUTをゲートに入力したMOSトランジスタPM1aPM2aが共にオフして、これらPチャネルMOSトランジスタPM1aとPM2aの各々のソース-ドレイン間のインピーダンスが大きくなるため、レベルシフトドレイン信号の電圧が低下方向に変化する。これにより、論理和回路OR1の出力信号OROUTのレベルはLレベルとなり、PチャネルMOSトランジスタPM1a、PM2aは再びオンする。dvdtノイズが発生している間、これらの動作が繰り返し行われるため、論理和回路OR1の出力信号およびレベルシフトドレイン信号は振動した波形となる。ところで、上述のように、NチャネルMOSトランジスタHVN1がオンするとレベルシフトドレイン信号の振動は停止する。次に、前記デッドタイム等に起因して電圧VSが立ち上がりつつあるときにセット信号のレベルがHレベルになる場合、つまり、電圧VSの立ち上がり期間とセット信号がHレベルになる時点とが重なっている場合について説明する。ここで、セット信号のレベルがHレベルになるまでは、2つのレベルシフトドレイン信号は共にLレベルであるか、共にHレベルであるかのいずれかであるため、ラッチ回路23に変化はない。すなわち、共にLレベルであればラッチ誤動作保護回路22によりラッチ回路23への入力信号がブロックされる。一方、共にHレベルであればラッチ回路23の入力が負論理であるため、ラッチ回路23は変化しない。この場合、上記電圧VSの立ち上がりに伴うdvdtノイズが発生しているときに、つまり、論理和回路OR1の出力信号およびレベルシフトドレイン信号が振動した波形を示している状態下でセット信号がHレベルに変化する。セット信号がHレベルになると、セット側のソース接地増幅回路を構成するNチャネルMOSトランジスタHVN1がオンするのでレベルシフトドレイン信号のレベルがLレベルになる。これにより、レベルシフトドレイン信号のレベルに振動によりHレベルになるタイミングで、dvdtノイズによる変化が起きている場合でもラッチ誤動作保護回路22によりブロックされることなく、セット信号をラッチ回路23に伝達することが可能となる。かくして、本実施形態によれば、図3に示す出力信号HO2と図9に示す出力信号HO2の比較から明らかなように、電圧VSが立ち上りつつあるときにセット信号のレベルがHレベルとなる状態における出力信号HO2の遅延を抑制することができる。従って、スイッチング素子XD1のオン動作の遅延を抑制して該スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスを低減することが可能になる。ところで、論理和回路OR1の出力信号OROUTが振動を開始すればどのようなタイミングでもset信号をラッチ回路23に伝達できるわけではない。すなわち、論理和回路OR1の出力信号値が最小値になると完全にLレベルになると、PチャネルMOSトランジスタPM1aPM2aが完全にオンするので、MOSトランジスタHVN1HVN2がオンしてもレベルシフトドレイン信号がLレベルになりきらず、そのため、ラッチ回路23にセット信号が伝わらないこともあり得る。また、上記とは逆に、論理和回路OR1の出力信号OROUTの値が最大値になると完全にHレベルになると、MOSトランジスタPM1aPM2aが完全にオフすることになるが、その場合、ラッチ誤動作保護回路22が本来のラッチ誤動作保護機能を発揮するように働くだけの状態になるので、ラッチ回路23にセット信号が伝達されないことになる。従って、実際は、論理和回路OR1の出力信号OROUTの振動波形の遷移領域最大値、最小値のいずれでもない領域でセット信号がラッチ回路23に伝達されることになる。但し、各MOSトランジスタのオン抵抗値の設定によっては、出力信号OROUTの値が最小のときであっても、セット信号をラッチ回路23に伝達することは可能である。なお、デッドタイム等による電圧VSの立ち上がりが終了した後にセット信号のレベルがHレベルになる場合には、ラッチ誤動作保護回路22のラッチ誤動作保護機能が働いていない。このため、ハイサイドドライバ21の出力信号HO3が前記した回路22、23とハイサイドドライバ21に固有の遅延時間taだけ遅れて立ち上り、同時にスイッチング素子XD1がオンする。また、今までセット信号がHレベルになる場合について説明を行ってきたが、リセット信号のレベルがHレベルに変化されるときも同様に、ラッチ回路23にこのリセット信号が伝達される。次に、本発明の他の実施形態に係るレベルシフト回路について該レベルシフト回路を用いたハーフブリッジ駆動回路を示す回路図である図4を参照して説明する。この他の実施形態に係るレベルシフト回路は、ハーフブリッジ駆動回路を構成するハイサイド駆動ユニット2-2に設けられている。本実施形態に係るレベルシフト回路は、PチャネルMOSトランジスタPM1PM2、抵抗LSR1bLSR2bおよびインバータINVを追加した点と、図示する構成のラッチ誤動作保護回路22およびラッチ回路23を使用する点において図1に示すレベルシフト回路と相違している。PチャネルMOSトランジスタPM1PM2は、それぞれ抵抗LSR1a,LSR2a図1に示す抵抗LSR1LSR2に対応に並列接続され、かつそれらのゲート端子が第2及び第1の接続点P2P1にそれぞれ接続されている。抵抗LSR1bは、一端が第1の接続点P1に接続され、他端がインバータINVの出力端子に接続されている。また、抵抗LSR2bは、一端が第2の接続点P2に接続され、他端がラッチ回路23の出力端子に接続されている。ラッチ回路23の出力端子には、インバータINVの入力端子も接続されている。上記抵抗LSR1bLSR2b、インバータINV、PチャネルMOSトランジスタPM1PM2は、フィードバック回路を構成している。なお、抵抗LSR1a,LSR2aは同じ抵抗値を有し、また、抵抗LSR1bLSR2bは同じ抵抗値を有する。本実施形態におけるラッチ誤動作保護回路22は、インバータ22aと、PチャネルMOSトランジスタ22b,22cおよびNチャネルMOSトランジスタ22d,22eの直列回路とを備えている。インバータ22aは、入力端子が接続点P2に接続されるとともに、出力端子がPチャネルMOSトランジスタ22cのゲートおよびNチャネルMOSトランジスタ22eのゲートに接続されている。PチャネルMOSトランジスタ22bのゲートとNチャネルMOSトランジスタ22dのゲートは接続点P1に接続され、PチャネルMOSトランジスタ22cとNチャネルMOSトランジスタ22dの接続点はラッチ回路23の入力端子に接続されている。上記トランジスタ22b~22eの直列回路およびインバータ22aには、電源PS1の出力電圧E1が電源電圧として印加されている。一方、本実施形態におけるラッチ回路23は、セットリセット型のフリップフロップではなく、直列接続されたインバータ23a,23bと、インバータ23aの入力端子ラッチ回路23の入力端子とインバータ23bの出力端子ラッチ回路23の出力端子との間に接続された抵抗23cとから構成されている。インバータ23a,23bには、電源PS1の出力電圧E1が電源電圧として印加されている。このラッチ回路23は、入力信号、すなわちラッチ誤動作保護回路22の出力信号のレベルがLレベルまたはHレベルであればその値を記憶して出力し、ラッチ誤動作保護回路22の出力信号が高インピーダンスになると、高インピーダンスになる直前に記憶した値を保持出力する機能を有する。ラッチ誤動作保護回路22は、dvdtノイズが発生してレベルシフトドレイン信号setdrnresdrnの電圧が共にLレベルになったときに、回路22の出力が高インピーダンスになるように動作する。すなわち、レベルシフトドレイン信号setdrnresdrnの電圧が共にLレベルになると、NチャネルMOSトランジスタ22dとPチャネルMOSトランジスタ22cが共にオフするので、その出力端子におけるインピーダンスが高インピーダンスとなる。ラッチ誤動作保護回路22の出力端子におけるインピーダンスが高インピーダンスなると、ラッチ回路23が以前の状態を保持するので、dvdtノイズの影響を免れることができる。セット信号およびリセット信号が共にLレベルであるとき、すなわち、レベルシフトドレイン信号setdrnresdrnの電圧レベルが共にHレベルであるときには、PチャネルMOSトランジスタ22bとNチャネルMOSトランジスタ22eがオフするので、やはりラッチ誤動作保護回路22の出力イピーダンスが高くなる。その結果、ラッチ回路23が以前の状態を保持し続けることになる。このように、本実施形態においては、dvdtノイズが発生した際にラッチ誤動作保護回路22の出力インピーダンスが高くなってdvdtノイズの影響が除去される。ラッチ誤動作保護回路22の構成は図4に示すものに限定されるわけではない。すなわち、各レベルシフトドレイン信号setdrnresdrnの電圧のレベルがLレベルになるとその出力インピーダンスが高くなり、それらの電圧の一方がLレベルになると、それに対応するレベルの電圧を出力する構成のものであればよい。次に、抵抗LSR1bLSR2bについて説明する。図4において、抵抗LSR1b、LSR2bが抵抗LSR1a、LSR2aと接続されている第1の接続点P1、第2の接続点P2それぞれの側と反対の側では、抵抗LSR1bはインバータINVを介して、抵抗LSR2bは直接にラッチ回路23の出力側に接続されている。このため、この側での抵抗LSR1b、LSR2bの端子のレベルは、ラッチ回路23の出力信号の論理レベルに応じて、例えば、一方のレベルがHレベルであれば他方のレベルはLレベルとなる。そこで、第1の接続点P1、第2の接続点P2のうち、接続点と反対側の端子のレベルがHレベルとなっている抵抗に接続されている一方の接続点をH接続点とし、接続点と反対側の端子のレベルがLレベルとなっている抵抗に接続されている他方の接続点をL接続点とする。ここで、抵抗LSR1bの第1の接続点P1と反対側の端がHレベル、抵抗LSR2bの第2の接続点P2と反対側の端がLレベルとなっているとすると、PチャネルMOSトランジスタPM1のゲートがLレベルとなるので、PチャネルMOSトランジスタPM1はオンしてプルアップ抵抗として機能する。その結果、第1の接続点P1は抵抗LSR1aLSR1BおよびPチャネルMOSトランジスタPM1によりプルアップされるのみで、プルダウンする要素はない状態となる。また、プルアップされるHレベルは電圧VSを基準とする電圧E1である。したがって、第1の接続点P1から出力されるレベルシフトドレイン信号setdrnの電圧のレベルは、電圧VSを基準とする電圧E1と等しくなる。一方、第2の接続点P2から出力されるレベルシフトドレイン信号resdrnの電圧の値は、電圧E1を抵抗LSR2aLSR2bで分圧した値となる。ただし、RLSR2a、RLSR2bは、それぞれ抵抗LSR2a、LSR2bの抵抗値である。このとき、この分圧値のレベルがラッチ誤動作保護回路22にとってHレベルであるように、すなわち信号resdrnの電圧に対するラッチ誤動作保護回路22の閾値電圧となるインバータ22aの閾値電圧より高くなるよう抵抗LSR2aLSR2bの分圧比をあらかじめ定めておく。抵抗LSR1bの第1の接続点P1と反対側の端のレベルがLレベル、抵抗LSR2bの第2の接続点P2と反対側の端のレベルがHレベルとなっている場合についても、電圧E1の抵抗LSR1aLSR1bによる分圧電圧のレベルがラッチ誤動作保護回路22にとってHレベルであるよう抵抗LSR1aLSR1bによる分圧比をあらかじめ定めておく。すなわち、第1の接続点P1から出力されるレベルシフトドレイン信号setdrnの電圧、つまり電圧E1を抵抗LSR1aLSR1bで分圧した電圧値が、ただし、RLSR1a、RLSR1bは、それぞれ抵抗LSR1a、LSR1bの抵抗値であり、ラッチ誤動作保護回路22のMOSトランジスタ22b,22dで構成されるインバータの閾値電圧、すなわち信号setdrnの電圧に対するラッチ誤動作保護回路22の閾値電圧より高くなるようにしておく。抵抗LSR1aLSR1bの分圧比および抵抗LSR2aLSR2bの分圧比をこのように定めておくことにより、ハイサイド駆動ユニット2-2への入力信号の端子の一方のみにLレベルの入力信号が入力されているときに、ラッチ誤動作保護回路22が入力信号をブロックしないということが保証される。次に、抵抗LSR1bLSR2b、インバータINVおよびPチャネルMOSトランジスタPM1PM2からなるフィードバック回路について説明する。抵抗LSR1a,LSR2aの抵抗値が等しく、抵抗LSR1b,LSR2bの抵抗値が等しいものとし、かつ、PチャネルMOSトランジスタPM1PM2のオン抵抗を一旦無視すると、ゲートが上記のH接続点第1、第2の接続点P1P2のうちのHレベルの接続点に接続されているPチャネルMOSトランジスタのゲートソース間電圧はゼロである。また、ゲートがL接続点接続点P1P2のうちのLレベルの接続点に接続されているPチャネルMOSトランジスタのゲートソース間電圧は、E1Raとなる。なお、Raは抵抗LSR1a,LSR2aのいずれかの抵抗値であり、Rbは抵抗LSR1bLSR2bのいずれかの抵抗値である。上記ゲートソース間電圧E1Raの値は、PチャネルMOSトランジスタPM1PM2の閾値電圧よりやや大きい値に設定される。これにより、ゲートがL接続点に接続されているMOSトランジスタは、有限のオン抵抗Ronをもち、このオン抵抗Ronを有するMOSトランジスタが抵抗LSR1aもしくはLSR2aに並列接続される構成となる。例えば、E1をE1=15V、PチャネルMOSトランジスタPM1PM2の各閾値電圧を25Vこの電圧は、VSを基準にすると125V15V25Vとなる、RLSR1aRLSR2aRa10kΩ、RLSR1bRLSR2bRb45kΩとすると、上記ゲートソース間電圧が閾値電圧より02Vだけ大きいE1Ra27Vとなる。このように、本実施形態では、ゲートがL接続点に接続されているPチャネルMOSトランジスタのゲートソース間電圧E1Raの値がこのPチャネルMOSトランジスタPM1PM2の閾値電圧に近い値となるように設定されるので、上記オン抵抗Ronの値がゼロでない有限の値となる。従って、H接続点に接続されているNチャネルMOSトランジスタHVN1もしくはHVN2がオンしても、電圧Vbにある箇所と接地電圧にある箇所の間に貫通電流が流れることが防止される。PチャネルMOSトランジスタPM1と抵抗LSR1aの並列接続とPチャネルMOSトランジスタPM2と抵抗LSR2aの並列接続とのうち、ゲートがL接続点接続点P1P2のうちのLレベルの接続点に接続され、上記オン抵抗Ronを有するPチャネルMOSトランジスタを有する並列接続は、H接続点接続点P1P2のうちのHレベルの接続点と電位Vbが印加された電源ラインL1との間に接続されるので、H接続点とラインL1間の合成抵抗値が図1に示す実施形態におけるH接続点と電源ラインL1間の合成抵抗値よりも小さくなる。一方、L接続点には上記オン抵抗Ronが関係しないことになる。前記したように、NチャネルMOSトランジスタHVN1HVN2のソースドレイン間には、寄生容量Cds1Cds2が存在するので、上記オン抵抗RonはH接続点に対する時定数とL接続点に対する時定数とに相違をもたらし、前者の時定数を後者の時定数よりも小さくさせる。この結果、dvdtノイズによってH接続点とL接続点の電圧が変化する場合、H接続点の電圧がL接続点の電圧よりも速く変化する。したがって、H接続点とL接続点両者の電圧がともに立ち上がるとき、H接続点の電圧がラッチ誤動作保護回路22のインバータの閾値電圧インバータ22aおよびMOSトランジスタ22b,22dで構成されるインバータの閾値電圧に到達する時間と、L接続点の電圧が同閾値電圧に到達する時間とに大きな差が生じる。ラッチ回路23は、この時間差によって結果的に元の値を保つようにセットもしくはリセットされる。それゆえ本実施形態によれば、dvdtノイズに対する誤動作防止をより確実にすることができる。以上のように、抵抗LSR1bLSR2b、インバータINVおよびPチャネルMOSトランジスタPM1PM2からなるフィードバック回路は、ラッチ回路23の出力信号に応じて、第1の接続点P1と第2の接続点P2の一方の電圧を2次側電圧系の高電圧側電源電圧にプルアップするとともに他方の電圧を2次側電圧系の低電圧側電源電圧にプルダウンし、それによって、dvdtノイズに対する誤動作防止をより確実にする。なお、本実施形態のレベルシフト回路においても、図1に示すレベルシフト回路と同様に、スイッチング素子XD1のオン動作の遅延を抑制してダイオードDHによる電力ロスを低減するという効果が得られる。上記においては、インバータ22aの閾値電圧とMOSトランジスタ22b,22dで構成されるインバータの閾値電圧が同一であるとしたが、これは説明の簡単化のためであり、同一である必要はない。また、本実施形態においても、ラッチ誤動作保護回路22として図8に示した構成のものを使用し、これに組み合わせるラッチ回路23としてセットリセット式のフリップフロップを使用することができる。また、論理和回路OR1は上述の動作を実現する回路論理ゲート回路であればよく、単純な論理和回路ORゲート回路に限定するものではない。"