a半導体基板の主面上に第1エッチングストッパ膜および第1層間絶縁膜を順次形成し、前記第1層間絶縁膜の上部に金属元素を含む第1メタルハードマスク層を形成する工程と、b第1フォトレジスト膜をマスクにして前記第1メタルハードマスク層をエッチングすることにより、前記第1メタルハードマスク層に複数の第1配線溝パターンを形成する工程と、c前記第1フォトレジスト膜を除去した後、前記複数の第1配線溝パターンが形成された前記第1メタルハードマスク層の上部に、第2フォトレジスト膜を形成する工程と、d複数の第1ビアホールがパターニングされた前記第2フォトレジスト膜および前記第1メタルハードマスク層をマスクにして前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜に前記複数の第1ビアホールを形成する工程と、e前記第2フォトレジスト膜を除去した後、前記第1メタルハードマスク層をマスクにして前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜に前記第1層間絶縁膜の膜厚よりも浅い深さを有する複数の第1配線溝を形成する工程と、f前記e工程において、または前記e工程の後、前記複数の第1ビアホールのそれぞれの底面に露出した前記第1エッチングストッパ膜を除去する工程と、g前記f工程の後、前記第1メタルハードマスク層の上部、前記複数の第1配線溝のそれぞれ内部、および前記複数の第1ビアホールの内部に第1バリアメタル膜およびCuを主成分とする第1金属膜を順次堆積する工程と、h前記第1層間絶縁膜の上部の前記第1金属膜、前記第1バリアメタル膜および前記第1メタルハードマスク層を化学的機械研磨法で研磨除去することにより、前記複数の第1配線溝のそれぞれの内部、および前記複数の第1ビアホールのそれぞれの内部に前記第1金属膜および前記第1バリアメタル膜からなる第1層配線を形成する工程と、i前記第1層間絶縁膜の上部および前記第1層配線の上部に、第2エッチングストッパ膜および第2層間絶縁膜を順次形する工程と、j複数の第2ビアホールがパターニングされた第3フォトレジスト膜をマスクにして前記第2層間絶縁膜をエッチングすることにより、前記第2層間絶縁膜に前記複数の第2ビアホールを形成する工程と、k前記第3フォトレジスト膜を除去した後、前記第2層間絶縁膜の上部に第4フォトレジスト膜を形成する工程と、l複数の第2配線溝がパターニングされた前記第4フォトレジスト膜をマスクにして前記第2層間絶縁膜をエッチングすることにより、前記第2層間絶縁膜に前記第2層間絶縁膜の膜厚よりも浅い深さを有する前記複数の第2配線溝を形成する工程と、m前記第4フォトレジスト膜を除去した後、前記複数の第2ビアホールのそれぞれの底面に露出した前記第2エッチングストッパ膜を除去する工程と、n前記m工程の後、前記第2層間絶縁膜の上部、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に金属窒化物膜からなる第2バリアメタル膜を堆積する工程と、o前記複数の第2ビアホールのそれぞれの底面の前記第2バリアメタル膜をスパッタエッチングにより除去し、前記複数の第2ビアホールのそれぞれの底面に前記第1層配線を露出させる工程と、p前記o工程の後、前記第2層間絶縁膜の上部、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に金属膜からなる第3バリアメタル膜およびCuを主成分とする第2金属膜を順次堆積する工程と、q前記第2層間絶縁膜の上部の前記第2金属膜、前記第3バリアメタル膜および前記第2バリアメタル膜を化学的機械研磨法で研磨除去することにより、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に前記第2金属膜および前記第3バリアメタル膜を含む第2層配線を形成する工程と、を有し、前記f工程において、前記複数の第1ビアホールのそれぞれの開口部の前記第1層間絶縁膜をリセスさせることにより、前記複数の第1ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、前記m工程において、前記複数の第2ビアホールのそれぞれの開口部の前記第2層間絶縁膜をリセスさせることにより、前記複数の第2ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、前記o工程において、前記複数の第2ビアホールのそれぞれの開口部の前記第2バリアメタル膜および前記第2層間絶縁膜をスパッタエッチングすることにより、前記複数の第2ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径よりもさらに大きくすることを特徴とする半導体装置の製造方法。前記複数の第1ビアホールは、回路の最小加工寸法と同一の径を有するビアホールと、前記回路の最小加工寸法よりも小さい径を有するビアホールとからなり、前記複数の第2ビアホールのそれぞれは、回路の最小加工寸法よりも大きい径を有することを特徴とする請求項1記載の半導体装置の製造方法。前記第1層間絶縁膜の比誘電率は、前記第2層間絶縁膜の比誘電率よりも小さいことを特徴とする請求項1記載の半導体装置の製造方法。前記第1層間絶縁膜の弾性率は、前記第2層間絶縁膜の弾性率よりも小さいことを特徴とする請求項1記載の半導体装置の製造方法。前記第2バリアメタル膜は、TaN膜、TiN膜またはWN膜からなり、前記第3バリアメタル膜は、Ta膜、Ti膜またはW膜からなることを特徴とする請求項1記載の半導体装置の製造方法。a半導体基板の主面上に絶縁膜を形成する工程と、b前記絶縁膜をエッチングすることにより、前記絶縁膜の第1領域に、第1配線溝と、第1の径を有し、前記第1配線溝の底面と上部とが連なるように形成された第1ビアホールとを形成し、前記絶縁膜の第2領域に、第2配線溝と、前記第1の径よりも大きい第2の径を有し前記第1配線溝の底面と上部とが連なるように形成された第2ビアホールを形成する工程と、c前記絶縁膜の上部、前記第1および第2配線溝のそれぞれの内部、前記第1および第2ビアホールのそれぞれの内部に第1バリアメタル膜を堆積する工程と、d前記c工程の後、前記絶縁膜の上部、前記第1および第2配線溝のそれぞれの内部、前記第1および第2ビアホールのそれぞれの内部にCuを主成分とする金属膜を堆積する工程と、e前記絶縁膜の上部の前記金属膜および前記バリアメタル膜を化学的機械研磨法で研磨除去することにより、前記第1および第2配線溝のそれぞれの内部、前記第1および第2ビアホールのそれぞれの内部に前記金属膜および前記バリアメタル膜からなる配線を形成する工程と、を有し、前記c工程において、スパッタリング法による前記第1バリアメタル膜の堆積と、前記第1バリアメタル膜のスパッタエッチングとを同時に行うことにより、前記第1ビアホールの開口部に第1の深さを有する第1リセス部を形成し、前記第2ビアホールの開口部に前記第1の深さよりも浅い第2リセス部を形成することを特徴とする半導体装置の製造方法。前記第1ビアホールは、回路の最小加工寸法よりも小さい径を有することを特徴とする請求項6記載の半導体装置の製造方法。前記c工程の後、前記d工程に先だって、前記絶縁膜の上部、前記第1および第2配線溝のそれぞれの内部、前記第1および第2ビアホールのそれぞれの内部に第2バリアメタル膜を堆積する工程をさらに含むことを特徴とする請求項6記載の半導体装置の製造方法。半導体基板の主面上に形成された第1絶縁膜と、前記第1絶縁膜に形成された第1銅配線と、前記第1絶縁膜上および前記第1銅配線上に形成された第2絶縁膜と、前記第2絶縁膜内に配置された第1ビアホールと、前記第2絶縁膜内に配置された第2ビアホールと、前記第1ビアホールの上部と連なるように配置され、前記第2絶縁膜に配置された第1溝と、前記第2ビアホールの上部と連なるように配置され、前記第2絶縁膜に配置された第2溝と、前記第1ビアホール内および前記第1溝内に銅が埋め込まれた第2銅配線と、前記第2ビアホール内および前記第1溝内に銅が埋め込まれた第3銅配線とを有し、前記第1ビアホールの上部に第1の深さを有する第1リセス部が存在し、前記第2ビアホールの上部に第1の深さよりも浅い第2リセス部が存在し、断面視において、前記第1ビアホールの上部の径よりも前記第2ビアホールの径の方が大きいことを特徴とする半導体装置。平面視において、前記第1ビアホールは、回路の最小加工寸法よりも小さい径であることを特徴とする請求項9記載の半導体装置。前記第1ビアホールの側面および底面、前記第1溝の側面および底面に配置された第1バリアメタルと、前記第1バリアメタル上に配置された第2バリアメタルと、前記第2ビアホールの側面および底面、前記第2溝の側面および底面に配置された第3バリアメタルと、前記第3バリアメタル上に配置された第4バリアメタルとを有し、前記第1バリアメタルは前記第1リセス部上では除去されており、前記第2バリアメタルは前記第1リセス部上にも配置されており、前記第3および前記第4バリアメタルは前記第2リセス部上にも配置されていることを特徴とする請求項9記載の半導体装置。断面視において、前記第1ビアホールの形状は円の一部が切り取られたような形であることを特徴とする請求項9記載の半導体装置。上記したデュアルダマシン法によって形成されるCu配線の微細化が進み、層間絶縁膜内に形成される配線溝の幅やビアホールの径が回路の最小加工寸法と同程度まで小さくなると、特に、配線溝の底部に位置するビアホールのアスペクト比が大きくなるため、ビアホール内に配線材料バリアメタル膜、Cu膜を良好に埋め込むことが困難となる。また、近年は、配線溝内に形成される配線の寄生容量を低減するために、配線溝の密度が高くなる下層の層間絶縁膜材料として、極低誘電率膜あるいは超低誘電率などと呼ばれるポーラスな絶縁膜が使用されるが、ポーラスな絶縁膜は、通常の絶縁膜に比べて硬度が低いために、加工が難しいという問題がある。金属膜をマスクにしたエッチングで絶縁膜に配線溝を形成するMHMMetalHardMaskプロセスにおいては、配線溝形成用のマスクパターンとビアホール形成用のマスクパターンとの間に合わせずれが発生したときには、ビアホールの径が回路の最小加工寸法以下となるので、配線材料の埋め込みがさらに困難となる。その結果、ビアホールの内部でCu配線の抵抗が上昇したり、抵抗がばらついたりする問題が顕著に発生するようになる。また、このCu配線に接続される上層のCu配線において、エレクトロマイグレーションやストレスマイグレーションが発生し、配線寿命が大幅に低下するようになる。本発明の目的は、デュアルダマシン法を用いて複数層の層間絶縁膜内にCu配線を形成する半導体装置において、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに形成されたビアホール内に配線材料を良好に埋め込むことのできる技術を提供することにある。本発明の他の目的は、デュアルダマシン法を用いて複数層の層間絶縁膜内にCu配線を形成する半導体装置において、同一の層間絶縁膜に形成された、直径が互いに異なる複数のビアホール内に配線材料を良好に埋め込むことのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願発明の好ましい一実施態様である半導体装置の製造方法は、a半導体基板の主面上に第1エッチングストッパ膜および第1層間絶縁膜を順次形成し、前記第1層間絶縁膜の上部に金属元素を含む第1メタルハードマスク層を形成する工程と、b第1フォトレジスト膜をマスクにして前記第1メタルハードマスク層をエッチングすることにより、前記第1メタルハードマスク層に複数の第1配線溝パターンを形成する工程と、c前記第1フォトレジスト膜を除去した後、前記複数の第1配線溝パターンが形成された前記第1メタルハードマスク層の上部に、第2フォトレジスト膜を形成する工程と、d複数の第1ビアホールがパターニングされた前記第2フォトレジスト膜および前記第1メタルハードマスク層をマスクにして前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜に前記複数の第1ビアホールを形成する工程と、e前記第2フォトレジスト膜を除去した後、前記第1メタルハードマスク層をマスクにして前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜に前記第1層間絶縁膜の膜厚よりも浅い深さを有する複数の第1配線溝を形成する工程と、f前記e工程において、または前記e工程の後、前記複数の第1ビアホールのそれぞれの底面に露出した前記第1エッチングストッパ膜を除去する工程と、g前記f工程の後、前記第1メタルハードマスク層の上部、前記複数の第1配線溝のそれぞれ内部、および前記複数の第1ビアホールの内部に第1バリアメタル膜およびCuを主成分とする第1金属膜を順次堆積する工程と、h前記第1層間絶縁膜の上部の前記第1金属膜、前記第1バリアメタル膜および前記第1メタルハードマスク層を化学的機械研磨法で研磨除去することにより、前記複数の第1配線溝のそれぞれの内部、および前記複数の第1ビアホールのそれぞれの内部に前記第1金属膜および前記第1バリアメタル膜からなる第1層配線を形成する工程と、i前記第1層間絶縁膜の上部および前記第1層配線の上部に、第2エッチングストッパ膜および第2層間絶縁膜を順次形する工程と、j複数の第2ビアホールがパターニングされた第3フォトレジスト膜をマスクにして前記第2層間絶縁膜をエッチングすることにより、前記第2層間絶縁膜に前記複数の第2ビアホールを形成する工程と、k前記第3フォトレジスト膜を除去した後、前記第2層間絶縁膜の上部に第4フォトレジスト膜を形成する工程と、l複数の第2配線溝がパターニングされた前記第4フォトレジスト膜をマスクにして前記第2層間絶縁膜をエッチングすることにより、前記第2層間絶縁膜に前記第2層間絶縁膜の膜厚よりも浅い深さを有する前記複数の第2配線溝を形成する工程と、m前記第4フォトレジスト膜を除去した後、前記複数の第2ビアホールのそれぞれの底面に露出した前記第2エッチングストッパ膜を除去する工程と、n前記m工程の後、前記第2層間絶縁膜の上部、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に金属窒化物膜からなる第2バリアメタル膜を堆積する工程と、o前記複数の第2ビアホールのそれぞれの底面の前記第2バリアメタル膜をスパッタエッチングにより除去し、前記複数の第2ビアホールのそれぞれの底面に前記第1層配線を露出させる工程と、p前記o工程の後、前記第2層間絶縁膜の上部、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に金属膜からなる第3バリアメタル膜およびCuを主成分とする第2金属膜を順次堆積する工程と、q前記第2層間絶縁膜の上部の前記第2金属膜、前記第3バリアメタル膜および前記第2バリアメタル膜を化学的機械研磨法で研磨除去することにより、前記複数の第2配線溝のそれぞれの内部、および前記複数の第2ビアホールのそれぞれの内部に前記第2金属膜および前記第3バリアメタル膜を含む第2層配線を形成する工程と、を有し、前記f工程において、前記複数の第1ビアホールのそれぞれの開口部の前記第1層間絶縁膜をリセスさせることにより、前記複数の第1ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、前記m工程において、前記複数の第2ビアホールのそれぞれの開口部の前記第2層間絶縁膜をリセスさせることにより、前記複数の第2ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、前記o工程において、前記複数の第2ビアホールのそれぞれの開口部の前記第2バリアメタル膜および前記第2層間絶縁膜をスパッタエッチングすることにより、前記複数の第2ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径よりもさらに大きくするものである。また、本願発明の好ましい一実施態様である半導体装置は、半導体基板の主面上に形成された第1絶縁膜と、前記第1絶縁膜に形成された第1銅配線と、前記第1絶縁膜上および前記第1銅配線上に形成された第2絶縁膜と、前記第2絶縁膜内に配置された第1ビアホールと、前記第2絶縁膜内に配置された第2ビアホールと、前記第1ビアホールの上部と連なるように配置され、前記第2絶縁膜に配置された第1溝と、前記第2ビアホールの上部と連なるように配置され、前記第2絶縁膜に配置された第2溝と、前記第1ビアホール内および前記第1溝内に銅が埋め込まれた第2銅配線と、前記第2ビアホール内および前記第1溝内に銅が埋め込まれた第3銅配線とを有し、前記第1ビアホールの上部に第1の深さを有する第1リセス部が存在し、前記第2ビアホールの上部に第1の深さよりも浅い第2リセス部が存在し、断面視において、前記第1ビアホールの上部の径よりも前記第2ビアホールの径の方が大きいことを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。上記した一実施態様によれば、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに配線材料を埋め込むためのビアホールを形成する際、各ビアホールの開口部に所望の後退量を有するリセス部を形成することができる。これにより、複数層の層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込むことができるので、多層配線を有する半導体装置の信頼性、製造歩留まりを向上させることができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。本発明は、本発明者らが初めて見出した以下のような知見に基づいてなされたものである。これを図39および図40を用いて説明する。図39は、層間絶縁膜に形成された配線溝とその下部のビアホールの断面形状を模式的に示している。ここで、図中の符号Aは、ビアホールの開口部の直径、Bは、層間絶縁膜をエッチングしてビアホールを形成する際に、ビアホールの開口部の層間絶縁膜が斜め下方に後退してできるリセス部の直径、Cは、リセス部を除いたビアホールの深さ、Dは、リセス部を含んだビアホールの深さをそれぞれ示している。また、符号Eで示す肩落ち量とは、深さDと深さCとの差、すなわちリセス部における層間絶縁膜の後退量の垂直成分を示している。従来、図39に示すような層間絶縁膜の肩落ち量Eは、大きい方が配線材料Cu膜およびバリアメタル膜の埋め込みに有利であり、バリアメタル膜のカバレージを向上させるために、肩落ち量Eを大きくすべきであると考えられていた。ところが、図40のグラフに示されるように、肩落ち量Eがあまり大きくなると、ビアホール内に埋め込まれる配線材料の抵抗値のばらつきが大きくなることが本発明者らによって見出された。この理由として、肩落ち量Eが大き過ぎる場合は、ビアホールの底部にCu膜よりも高抵抗のバリアメタル膜が厚く堆積され、さらに、肩落ち量Eを大きくした場合は、多数のビアホール間において肩落ちの大きさ自体のばらつきが大きくなる。その結果ビアホールの底部にバリアメタルが不均一に堆積され、抵抗値の高いビアホールも存在するようになり、複数のビアホール間の抵抗値のばらつきも大きくなる。なお、図40のグラフの横軸は規格化された抵抗値であり、グラフの縦軸は多数のビアホールを形成した場合の累積確率を表している。さらに、肩落ちの比率C/Dが大き過ぎた場合、およびリセス部の上部と下部との差の比率B/Aが大き過ぎた場合においても、肩落ち量Eが大き過ぎる場合と同じような問題が引き起こされることが本発明者らによって見出された。実施の形態1本実施の形態は、多層Cu配線を有する半導体装置に適用したものであり、以下、図面を参照しながら、その製造方法を工程順に説明する。まず、図1に示すように、単結晶シリコンからなる半導体基板1の主面に素子分離溝2、n型ウエル3およびp型ウエル4を形成した後、n型ウエル3およびp型ウエル4のそれぞれの表面に酸化シリコンからなるゲート絶縁膜5を形成する。素子分離溝2は、半導体基板1の主面に形成した溝の内部に酸化シリコン膜を埋め込むSTI法によって形成し、n型ウエル3およびp型ウエル4は、不純物のイオン注入によって形成する。また、ゲート絶縁膜5は、n型ウエル3およびp型ウエル4のそれぞれの表面を熱酸化することによって形成する。次に、図2に示すように、n型ウエル3にpチャネル型MISFETQpを形成し、p型ウエル4にnチャネル型MISFETQnを形成する。なお、図中の符号6は、pチャネル型MISFETQpのソース、ドレインを構成するp型半導体領域であり、符号7は、nチャネル型MISFETQnのソース、ドレインを構成するn型半導体領域である。また、符号8pは、pチャネル型MISFETQpのゲート電極であり、符号8nは、nチャネル型MISFETQnのゲート電極である。ゲート電極8pは、例えばp型の不純物がドープされた多結晶シリコン膜で構成され、ゲート電極8nは、例えばn型の不純物がドープされた多結晶シリコン膜で構成される。次に、図3に示すように、pチャネル型MISFETQpおよびnチャネル型MISFETQnの上部に絶縁膜10を形成した後、絶縁膜10の表面を化学的機械研磨法によって平坦化する。続いて、フォトレジスト膜をマスクにして絶縁膜10をドライエッチングすることにより、pチャネル型MISFETQpのソース、ドレインp型半導体領域6の上部、およびnチャネル型MISFETQnのソース、ドレインn型半導体領域7上部にコンタクトホール11を形成する。コンタクトホール11の直径は、このコンタクトホール11が設けられる絶縁層絶縁膜10においての、回路の最小加工寸法と同一であり、ここでは例えば70nmである。上記絶縁膜10は、例えばプラズマCVD法で堆積されたUSGUndopedSilicateGlass酸化膜で構成され、平坦化後の膜厚は400nm程度である。絶縁膜10は、USG酸化膜以外の酸化シリコン系絶縁膜、例えば熱CVD法あるいはプラズマCVD法で堆積したTEOStetraethylorthosilicate膜などで構成することもできる。次に、図4に示すように、上記絶縁膜10に形成されたコンタクトホール11の内部にメタルプラグ12を埋め込む。メタルプラグ12は、スパッタリング法で堆積されたバリアメタル膜と、このバリアメタル膜の内側に埋め込まれたWタングステン膜との積層膜で構成される。ここで、バリアメタル膜は、例えば膜厚5nmのTiチタン膜とこのTi膜上に形成された膜厚5nmのTiN窒化チタン膜との積層膜、または膜厚5nmのTaタンタル膜とこのTa膜上に形成された膜厚5nmのTaN窒化タンタル膜との積層膜で構成される。また、W膜の膜厚は、例えば200nmである。上記コンタクトホール11の内部にメタルプラグ12を埋め込むには、例えば絶縁膜10の上部およびコンタクトホール11の内部にスパッタリング法またはCVD法を用いてバリアメタル膜を堆積し、続いてCVD法を用いてW膜を堆積した後、絶縁膜10の上部のバリアメタル膜およびW膜を化学的機械研磨法で研磨除去する。次に、図5に示すように、上記絶縁膜10の上部に膜厚150nmの第1層間絶縁膜13を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール11の上部の第1層間絶縁膜13に配線溝14を形成する。第1層間絶縁膜13は、次の工程で配線溝14内に形成される配線の寄生容量を低減するために、極低誘電率膜または超低誘電率膜と呼ばれる比誘電率2.5未満の絶縁膜で構成される。極低誘電率膜としては、例えばCVD法や塗布法で堆積されたポーラスSiOC膜、ポーラスHSQ膜、ポーラスMSQ膜などが例示できる。上記したポーラスSiOC膜、ポーラスHSQ膜、ポーラスMSQ膜は、まず、CVD法や塗布法によってポロジェンPorogenを含む膜成分が堆積され、その後、UVキュア、プラズマキュア、熱処理、電子線によるキュアによってポロジェンが膜成分から脱離することにより形成される。従って、これらポーラスSiOC膜、ポーラスHSQ膜、ポーラスMSQ膜には、それぞれの膜に元々備わった平均径の小さい複数の空孔のみならず、ポロジェンの脱離によって形成された平均径の大きい複数の空孔も含まれている。次に、図6に示すように、第1層間絶縁膜13の上部および配線溝14の内部にバリアメタル膜15aおよびCu膜15bを堆積する。バリアメタル膜15aは、例えばスパッタリング法で堆積された膜厚5nmのTaN膜と、このTaN膜上にスパッタリング法で堆積された膜厚5nmのTa膜とで構成される。また、Cu膜15bは、例えばスパッタリング法で堆積された膜厚50nmのCuシード膜と電解メッキ法で堆積された膜厚500nmのCu膜とで構成される。Cuシード膜は、主成分であるCuに微量の元素、例えばAl、Si、Ge、Ga、Sn、Mnなどを添加したCu合金からなる。そのため、Cu膜15bを堆積した後の熱処理により、Cuシード膜内の微量の元素が電解メッキ法で堆積されたCu膜に拡散し、このCu膜がCu合金膜となる。バリアメタル膜15aは、配線材料であるCu膜15bが配線溝14の周囲の第1層間絶縁膜13中に拡散するのを防止するために形成される。次に、図7に示すように、第1層間絶縁膜13の上部のCu膜15bとバリアメタル膜15aを化学的機械研磨法で研磨除去することにより、配線溝14の内部にバリアメタル膜15aとCu膜15bとからなる複数の第1層配線15を形成する。これらの第1層配線15は、絶縁膜10に形成されたコンタクトホール11内のメタルプラグ12を介してpチャネル型MISFETQpのソース、ドレインp型半導体領域6、またはnチャネル型MISFETQnのソース、ドレインn型半導体領域7に電気的に接続される。図8は、上記配線溝14の内部に形成された第1層配線15を示す平面図である。ここで、第1層配線15の線幅L1、および互いに隣接する2本の第1層配線15、15のスペースS1は、第1層配線15が形成される配線層においての、回路の最小加工寸法ここでは例えば70nmと同一である。次に、図9に示すように、第1層間絶縁膜13および第1層配線15の上部に膜厚40nmのライナー膜16、膜厚230nmの第2層間絶縁膜17、膜厚20nmの絶縁膜18、および膜厚30nmのメタルハードマスク層19をこの順に堆積する。なお、図9および以下の工程を説明する図面では、絶縁膜10よりも上層の領域のみを図示し、絶縁膜10よりも下層の領域、すなわち半導体基板1、pチャネル型MISFETQp、nチャネル型MISFETQnなどの図示は省略する。上記ライナー膜16は、第1層配線15の主成分であるCuが第2層間絶縁膜17中に拡散するのを防ぐための絶縁性バリア膜であり、例えばCVD法で堆積されたSiC膜比誘電率=約4.8で構成される。このライナー膜16は、後述する工程で第2層間絶縁膜17にビアホールを形成する際のエッチングストッパ膜としても機能する。ライナー膜16は、SiC膜以外の絶縁膜、例えばプラズマCVD法で堆積したSiCN膜、SiN膜などで構成することもできる。上記ライナー膜16の上部の第2層間絶縁膜17は、後述する工程で第2層間絶縁膜17内に形成される第2層配線の寄生容量を低減するために、下層の第1層間絶縁膜13と同じく極低誘電率膜ELK膜で構成される。また、第2層間絶縁膜17の上部の絶縁膜18は、エッチング選択比が第2層間絶縁膜ELK膜17と異なる絶縁材料、例えばプラズマCVD法で堆積されたTEOS膜で構成される。また、絶縁膜18の上部のメタルハードマスク層19は、例えばスパッタリング法で堆積されたTiN膜で構成される。メタルハードマスク層19は、後述する工程で第2層間絶縁膜17に配線溝を形成する際のエッチングマスクとして使用される。なお、メタルハードマスク層19は、Ta、Ti、Ru、Mn、Wなどの金属膜や、これらの金属の窒化膜あるいは酸化膜などで構成することもできる。次に、図10に示すように、メタルハードマスク層19の上部に膜厚200nmの下層レジスト膜20、膜厚50nmの中間層21、および膜厚150nmの上層レジスト膜22をこの順に堆積する。続いて、上層レジスト膜22を露光現像することにより、上層レジスト膜22にフォトマスク図示せずの配線溝パターン23a、23b、23cを転写する。配線溝パターン23a、23b、23cは、後の工程で第2層間絶縁膜17内に形成される配線溝のマスクパターンである。図11のハッチングを付した領域は、上層レジスト膜22に転写された配線溝パターン23a、23b、23cの平面形状を示している。また、図11には、第1層配線15の平面形状が破線で示されている。なお、図10は、図11のA-A線に沿った断面図である。図11に示すように、上層レジスト膜22に転写された配線溝パターン23a、23b、23cのそれぞれは、第1層配線15の延在方向と直交する方向に延在している。ここで、配線溝パターン23a、23bのそれぞれの線幅L2、および互いに隣接する配線溝パターン23a、23b、23cのスペースS2は、配線溝パターン23a、23b、23cが形成される絶縁層においての、回路の最小加工寸法=70nmと同一である。一方、配線溝パターン溝23cの線幅L3は、配線溝パターン23a、23b、23cが形成される絶縁層においての、回路の最小加工寸法よりも大きく、ここでは例えば140nmである。次に、図12に示すように、上層レジスト膜22をマスクにして中間層21をドライエッチングし、続いて上層レジスト膜22および中間層21をマスクにして下層レジスト膜20をドライエッチングした後、中間層21および下層レジスト膜20をマスクにしてメタルハードマスク層19をドライエッチングする。これにより、上層レジスト膜22に転写された配線溝パターン23a、23b、23cがメタルハードマスク層19に転写される。なお、上層レジスト膜22は下層レジスト膜20をドライエッチングした後に消失し、中間層21はメタルハードマスク層19をドライエッチングした後に消失する。次に、下層レジスト膜20をアッシングで除去した後、図13に示すように、メタルハードマスク層19の上部に膜厚200nmの下層レジスト膜24、膜厚50nmの中間層25、および膜厚150nmの上層レジスト膜26をこの順に堆積し、続いて、上層レジスト膜26を露光現像することによって、上層レジスト膜26にフォトマスク図示せずのビアホールパターン27a、27b、27cを転写する。ビアホールパターン27a、27b、27cは、後の工程で第2層間絶縁膜17内に形成されるビアホールのマスクパターンであり、それらの直径は、後述するビアホールパターン28a、28b、28cが形成される絶縁層においての、回路の最小加工寸法=70nmと同一である。図14のハッチングを付した円形の領域は、上層レジスト膜26に転写されたビアホールパターン27a、27b、27cの平面形状を示している。また、図14には、第1層配線15の平面形状、および配線溝パターン23a、23b、23cの平面形状が破線で示されている。なお、図13は、図14のA-A線に沿った断面図である。ところで、実際の半導体装置の製造工程では、ビアホールのマスクパターンビアホールパターン27a、27b、27cと、配線溝のマスクパターン配線溝パターン23a、23b、23cとの間に合わせずれが生じることがある。例えば図13および図14は、配線溝のマスクパターン配線溝パターン23a、23b、23cに対して、ビアホールのマスクパターンビアホールパターン27a、27b、27cが第1層配線15の延在方向図の右方向にずれた例を示している。上記のようなマスクパターン同士の合わせずれが生じた場合、第1層配線15と配線溝パターン23aとが交差する領域に配置されたビアホールパターン27aは、図14に示すように、その一部が配線溝パターン23aの外側にはみ出す。同様に、第1層配線15と配線溝パターン23bとが交差する領域に配置されたビアホールパターン27bは、その一部が配線溝パターン23bの外側にはみ出す。一方、第1層配線15と配線溝パターン23cとが交差する領域に配置されたビアホールパターン27cは、その直径が配線溝パターン23cの線幅よりも小さいので、配線溝パターン23cの外側にはみ出すことはない。次に、図15に示すように、上層レジスト膜26をマスクにして中間層25をドライエッチングし、続いて上層レジスト膜26および中間層25をマスクにして下層レジスト膜24をドライエッチングする。このとき、ビアホールパターン27aおよび図15には示さないビアホールパターン27bの底面には、上記したマスクパターン同士の合わせずれに起因してメタルハードマスク層19の一部が露出する。しかし、メタルハードマスク層19は、下層レジスト膜24に対するエッチング選択比が大きい例えば20:1ので、ビアホールパターン27a、27bの底面に露出したメタルハードマスク層19は、ほとんどエッチングされない。なお、上層レジスト膜26は下層レジスト膜24をドライエッチングした後に消失する。次に、図16に示すように、上記2層レジスト膜中間層25、下層レジスト膜24をマスクにして、メタルハードマスク層19の下層の絶縁膜18および第2層間絶縁膜17をドライエッチングする。そして、第2層間絶縁膜17とその下層のライナー膜16のエッチング選択比が互いに異なることを利用し、ライナー膜16の表面でエッチングを停止する。これにより、ビアホールパターン27aが配置された領域の絶縁膜18および第2層間絶縁膜17にビアホール28aが形成され、ビアホールパターン27cが配置された領域の絶縁膜18および第2層間絶縁膜17にビアホール28cが形成される。図16には示さないが、このとき、ビアホールパターン27b図14参照が配置された領域の絶縁膜18および第2層間絶縁膜17にはビアホール28b図17参照が形成される。図17のハッチングを付した領域は、絶縁膜18および第2層間絶縁膜17に形成されたビアホール28a、28b、28cの平面形状を示している。また、図17には、第1層配線15の平面形状、および配線溝パターン23a、23b、23cの平面形状が破線で示されている。なお、図16は、図17のA-A線に沿った断面図である。前述した下層レジスト膜24をドライエッチングする工程では、マスクパターンの合わせずれに起因してビアホールパターン27a、27bの底面にメタルハードマスク層19の一部が露出した図15参照。そのため、メタルハードマスク層19の下層の絶縁膜18および第2層間絶縁膜17をドライエッチングする工程では、露出したメタルハードマスク層19もエッチングマスクとなる図16参照。その結果、絶縁膜18および第2層間絶縁膜17に形成されたビアホール28a、28bは、図17に示すように、マスクパターンの合わせずれ方向ここでは、第1層配線15の延在方向の直径が回路の最小加工寸法=70nmよりも小さくなる。ビアホールパターン28aや28bは円の一部が切り取られたような形であり、円弧状の箇所と直線状の箇所を両方持つ。半月状の形をしているとも言える。一方、ビアホールパターン27cが配置された領域では、中間層レジスト膜25および下層レジスト膜24をドライエッチングする工程でメタルハードマスク層19が露出しない図15参照。そのため、この領域に形成されたビアホール28cは、図16および図17に示すように、マスクパターンの合わせずれ方向に沿った直径がビアホール28a、28bの直径よりも大きくなる。なお、上記3層のレジスト膜上層レジスト膜26、中間層レジスト膜25、下層レジスト膜24をマスクにして絶縁膜18および第2層間絶縁膜17をエッチングする工程では、上層レジスト膜26、あるいはさらに中間層レジスト膜25がエッチングされて消失する場合もある。この場合でも、下層レジスト膜24が残っていれば、ビアホール28a、28b、28cを形成することができるので支障はない。次に、上層レジスト膜26、中間層レジスト膜25および下層レジスト膜24をアッシングで除去した後、図18に示すように、メタルハードマスク層19をマスクにして絶縁膜18および第2層間絶縁膜17をドライエッチングする。図18は、第2層間絶縁膜17のエッチングが途中まで進行し、ビアホール28a、28cの底面にライナー膜16が露出した状態を示している。このとき、図18には示さないビアホール28bの底面にもライナー膜16が露出する。続いて、図19に示すように、メタルハードマスク層19をマスクにした第2層間絶縁膜17のエッチングをさらに進行させると共に、ビアホール28a、28cの底面に露出したライナー膜16をエッチングし、第1層配線15の表面を露出させる。図19には示さないが、このとき、ビアホール28bの底面に露出したライナー膜16もエッチングされるので、ビアホール28bの底面に第1層配線15の表面が露出する。これにより、配線溝パターン23a、23b、23cが配置された領域の絶縁膜18および第2層間絶縁膜17に深さ120nm程度の配線溝30a、30b、30cが形成されると共に、ビアホール28a、28b、28cが完成する。第2層間絶縁膜17をエッチングして配線溝30a、30b、30cを形成する上記の工程では、ビアホール28a、28b、28cの底面にライナー膜16が露出した時点で一旦エッチングを停止し、次にエッチングガスを切り替えてライナー膜16をエッチングしてもよく、第2層間絶縁膜17のエッチングとライナー膜16のエッチングを連続して行ってもよい。また、上記した第2層間絶縁膜17のエッチング工程では、図19に示すように、ビアホール28a、28cのそれぞれの開口部上端部において第2層間絶縁膜17が斜め下方に後退リセスし、テーパ状の断面形状を有するリセス部31が形成される。また、図19には示さないが、ビアホール28bの開口部にも同様のリセス部31が形成される。この結果、ビアホール28a、28b、28cのそれぞれの開口部の直径は、開口部よりも下方の領域の直径に比べて大きくなる。このように、上記した製造方法によれば、ビアホールのマスクパターンビアホールパターン27a、27b、27cと、配線溝のマスクパターン配線溝パターン23a、23b、23cとの間に合わせずれが生じた場合でも、回路の最小加工寸法より微細な径を有するビアホール28a、28bをメタルハードマスク層19に対してセルフアラインで形成することができる。図20は、ビアホール28aの開口部近傍を示す拡大断面図である。図20に示すように、ビアホール28aの開口部に形成されたリセス部31のテーパ角θ、すなわち配線溝30aの底面に対するリセス部31の傾斜角は45°程度である。また、リセス部31の深さD、すなわちリセス部31の上端部から下端部までの垂直距離は35nm程度である。なお、リセス部31のテーパ角θは、20°~80°程度の範囲内で適宜変更することができる。また、リセス部31の断面形状はテーパ状でなくともよく、丸みを帯びた形状であってもよい。図21は、図19に示した配線溝30a、30b、30cの平面形状を示している。ここで、図中のハッチングを付した領域は、メタルハードマスク層19を示している。また、図21には、ビアホール28a、28b、28cおよびそれらの開口部に形成されたリセス部31の平面形状や、ビアホール28a、28b、28cの底面に露出した第1層配線15の表面も示されている。なお、図19は、図21のA-A線に沿った断面図である。次に、例えば水素ガス窒素ガスのような還元性ガス雰囲気中でプラズマ処理を行う。これにより、ビアホール28a、28b、28cの底面に露出した第1層配線15の表面に生成した酸化物が還元されるので、第1層配線15の表面が清浄化される。また、メタルハードマスク層19の表面に付着したエッチング残渣などの異物も除去される。なお、上記したビアホール28a、28b、28cの開口部のリセス部31は、このプラズマエッチング処理によって形成することもできる。また、上記した第2層間絶縁膜17のエッチングと、このプラズマエッチング処理とを併用してリセス部31を形成することもできる。次に、図22に示すように、絶縁膜18の上部、配線溝30a、30b、30cの底面と側面、およびビアホール28a、28cの底面と側面とにバリアメタル膜32aを堆積し、続いてバリアメタル膜32aの上部にCu膜32bを堆積する。このとき、図22には示さないビアホール28bの内部にもバリアメタル膜32aおよびCu膜32bが堆積される。上記バリアメタル膜32aは、スパッタリング法で堆積された膜厚5nmのTaN膜と、このTaN膜上にスパッタリング法で堆積された膜厚5nmのTa膜とで構成される。また、Cu膜32bは、スパッタリング法で堆積された膜厚50nmのCuシード膜と、このCuシード膜上に電解メッキ法で堆積された膜厚500nmのCu膜とで構成される。Cuシード膜は、主成分であるCuに微量の元素、例えばAl、Si、Ge、Ga、Sn、Mnなどを添加した合金膜からなる。そのため、Cu膜を堆積した後の熱処理により、下層のCuシード膜内の微量の元素が電解メッキ法で堆積されたCu膜に拡散し、このCu膜がCu合金膜となる。バリアメタル膜32aは、配線材料であるCu膜32bが配線溝30a、30b、30cの周囲の第2層間絶縁膜17中に拡散するのを防止するために形成される。前述したように、ビアホール28a、28b、28cのそれぞれの開口部には、リセス部31が形成されているので、これらの開口部は、下方の領域に比べて直径が大きくなっている。そのため、ビアホール28cの内部は勿論のこと、回路の最小加工寸法より微細な径を有するビアホール28a、28bの内部にもバリアメタル膜32aおよびCu膜32bを良好に埋め込むことができる。なお、前述した還元性ガス雰囲気中でのプラズマ処理を行った後、バリアメタル膜32aを堆積する工程に先立ち、アルゴンイオンArを用いたスパッタエッチング処理を行ってもよい。これにより、ビアホール28a、28b、28cの底面に露出した第1層配線15の表面に生成した酸化物や、第1層配線15の表面に付着したメタルハードマスク層19のエッチング残渣が除去されるので、第1層配線15の表面が清浄化される。また、このスパッタエッチング処理を利用して上記リセス部31を形成してもよい。さらに、前述した第2層間絶縁膜17のエッチングや、還元性ガス雰囲気中でのプラズマ処理とこのスパッタエッチング処理とを併用してリセス部31を形成することもできる。次に、図23に示すように、絶縁膜18の上部のCu膜32b、バリアメタル膜32aおよびメタルハードマスク層19を化学的機械研磨法で研磨除去する。これにより、配線溝30aおよびビアホール28aの内部にバリアメタル膜32aとCu膜32bからなる第2層配線32が形成される。また、配線溝30cおよびビアホール28cの内部にも同様の第2層配線32が形成される。さらに、配線溝30bおよび図23には示さないビアホール28bの内部にも同様の第2層配線32が形成される。次に、図24に示すように、絶縁膜18および第2層配線32の上部にライナー膜33を堆積し、続いてライナー膜33の上部に第3層間絶縁膜34を堆積する。ライナー膜33は、第2層配線32の主成分であるCuが第3層間絶縁膜34中に拡散するのを防ぐための絶縁性バリア膜であり、後述する工程で第3層間絶縁膜34にビアホールを形成する際のエッチングストッパ膜としても機能する。ライナー膜33は、下層のライナー膜16と同じく、SiC膜、SiCN膜、SiN膜などで構成されるが、下層のライナー膜16よりも厚い膜厚例えば50nm~80nm、より好ましくは50nm~70nmで堆積する。第3層間絶縁膜34は、比誘電率が3程度のSiOC膜などで構成される。下層の層間絶縁膜第1層間絶縁膜13、第2層間絶縁膜17は、配線の寄生容量を低減するために、ポーラスSiOC膜などの極低誘電率膜で構成したが、第3層間絶縁膜34内に形成される第3層配線後述は、第1層配線15や第2層配線32に比べて配線間スペースが広い。そこで、第3層間絶縁膜34は、膜質を考慮し、極低誘電率膜よりも緻密な低誘電率膜で構成する。また、第3層間絶縁膜34は、下層の第2層間絶縁膜17厚い膜厚例えば400nmで堆積する。次に、図25に示すように、第3層間絶縁膜34の上部に、ビアホールパターン35が転写されたフォトレジスト膜36を形成し、このフォトレジスト膜36をマスクにしたドライエッチングで第2層配線32の上部の第3層間絶縁膜34にビアホール37を形成する。このとき、ビアホール37の底部には、エッチングストッパ膜であるライナー膜33が露出する。次に、フォトレジスト膜36をアッシングで除去した後、図26に示すように、第3層間絶縁膜34の上部に、配線溝パターン38a、38bが転写されたフォトレジスト膜39を形成する。このとき、ビアホール37の内部には、有機膜47を埋め込んでおくことが望ましい。このようにすると、次の工程で第3層間絶縁膜34をエッチングする際、ビアホール37の底部に露出したライナー膜33の削れを防ぐことができるので、ビアホール37の底部における第2層配線32の不所望な削れを防ぐことができる。ここで、上記フォトレジスト膜39に転写された配線溝パターン38a、38bのそれぞれの幅、すなわち、次の工程で第3層間絶縁膜34内に形成される第3層配線の線幅は、第1層配線15の線幅よりも大きい。また、配線溝パターン38aと配線溝パターン39のスペース、すなわち、互いに隣接する第3層配線のスペースは、第1層配線15間の最小スペースよりも大きい。さらに、第3層間絶縁膜34に形成された前記ビアホール37の直径も、ビアホール28a、28b、28cの直径より大きい。一方、前述したように、前記第2層配線32内に形成された第2層配線32の線幅L2、および互いに隣接する配線間スペースS2は、いずれもそれらが形成される配線層においての、回路の最小加工寸法と同一である。また、第2層配線32の底面に形成されたビアホール28a、28b、28cの直径は、それらが形成される層においての、回路の最小加工寸法と同一、またはそれ以下である。本実施の形態では、上記第2層配線32のように、最小の線幅および最小の配線間スペースが他の配線層と比較して最も小さい配線層をファイン配線と呼び、以下の工程で第3層間絶縁膜34内に形成される第3層配線のように、最小の線幅および最小の配線間スペースがファイン配線よりも大きい配線をセミグローバル配線と呼ぶ。また、セミグローバル配線の上部に形成される最上層の配線後述をグローバル配線と呼ぶ。このグローバル配線は、最小の線幅および最小の配線間スペースがセミグローバル配線のそれよりもさらに大きく、通常は、Cu合金膜ではなく、Al合金膜で構成される。一般に、多層Cu配線を有する半導体装置では、上記ファイン層およびセミグローバル層は、それぞれ複数層設けられるが、本実施の形態では、図面を見易くするために、第1層配線13および第2層配線32をファイン層として例示している。また、以下の工程で形成される第3層配線をセミグローバル層として例示し、第3層配線の上部に形成される第4層配線を最上層の配線グローバル層として例示する。次に、図27に示すように、フォトレジスト膜39をマスクにして第3層間絶縁膜34を途中までドライエッチングすることにより、第3層間絶縁膜34に配線溝40a、40bを形成する。このとき、第3層間絶縁膜34の上部のフォトレジスト膜39およびビアホール37の内部に埋め込まれた有機膜47がそれぞれエッチングされて後退するので、配線溝40bの底部にビアホール37の開口部上端部が露出する。また、上記した第3層間絶縁膜34のエッチング工程では、ビアホール37の開口部の第3層間絶縁膜34も僅かに削られるが、その後退リセス量は極めて僅かである。すなわち、前述した第2層間絶縁膜17に配線溝30a、30b、30cを形成する工程では、ビアホール28a、28cのそれぞれの開口部の第2層間絶縁膜17が斜め下方に後退し、テーパ状の断面形状を有するリセス部31が形成された図19参照が、第3層間絶縁膜34に配線溝40a、40bを形成する工程でビアホール37の開口部に形成されるリセス部の大きさは、ビアホール28a、28cの開口部に形成されたリセス部31の大きさよりも小さい。これは、第2層間絶縁膜17が多孔性の極低誘電率膜で構成されているために、膜質が軟らかい例えば弾性率7.5GPa程度のに対し、SiOC膜などで構成された第3層間絶縁膜34は、極低誘電率膜に比べて膜質が硬い例えば弾性率20GPa程度ためである。次に、第3層間絶縁膜34の上部のフォトレジスト膜39およびビアホール37の内部の有機膜47をアッシングで除去した後、図28に示すように、ビアホール37の底部のライナー膜33をエッチバックにより除去し、第2層配線32を露出させる。このとき、ビアホール37の開口部において第3層間絶縁膜34が斜め下方に削られて後退し、テーパ状の断面形状を有するリセス部41が形成される。さらに、配線溝40a、40bの開口部において第3層間絶縁膜34が斜め下方に削られて後退し、テーパ状の断面形状を有するリセス部42が形成される。上記ライナー膜33のエッチバックを行った後のビアホール37内には、フォトレジスト膜39の残渣やライナー膜33の残渣が残留している。そこで、ライナー膜33のエッチバックを行った後、ビアホール37内の残渣を除去するためのウェット洗浄を行ってもよい。また、このウェット洗浄の他、必要に応じてArガス、またはヘリウムHeとアルゴンとの混合ガスなどを用いたスパッタエッチング、水素H2を数から100含有した雰囲気でのアニール例えば温度100°C~350°C、10秒~180秒、リモートプラズマ処理などによる洗浄を行なってもよい。次に、図29に示すように、第3層間絶縁膜34の上部、配線溝40a、40bの底面と側面、およびビアホール37の底面と側面とに第1バリアメタル膜43aを堆積する。第1バリアメタル膜43aは、例えばスパッタリング法で堆積された膜厚20nmのTaN膜からなる。第1バリアメタル膜43aは、TaN膜以外の金属窒化物膜、例えばTiN膜やWN膜で構成することもできる。図示は省略するが、上記第1バリアメタル膜43aの堆積により、ビアホール37の底面に露出した第2層配線32と第1バリアメタル膜43aとの界面には、高抵抗の反応層が形成される。この反応層は、第2層配線32を構成するCu合金膜に添加されている元素例えばAlと、第1バリアメタル膜43aを構成する金属窒化物膜ここではTaN膜中の窒素Nとの反応生成物である。そして、このような反応生成物が形成されると、後の工程でビアホール37内に形成される第3層配線と、ビアホール37の底面に露出した第2層配線32との界面における電気抵抗が上昇したり、この電気抵抗にばらつきが生じたりする。そこで、次に、上記第1バリアメタル膜43aの堆積を行ったスパッタリング装置のチャンバ内において、アルゴンイオンArなどを用いたスパッタエッチング処理を施す。これにより、図30に示すように、配線溝40a、40bの底面の第1バリアメタル膜43aが除去されて第3層間絶縁膜34が露出する。また、ビアホール43の底面の第1バリアメタル膜43aが除去されて第2層配線32が露出する。このとき、ビアホール37の側面に残った第1バリアメタル膜43aは、その下端部が第2層配線32と接続された状態になっている。なお、このスパッタエッチング処理において、配線溝40a、40bの底面の第3層間絶縁膜34の一部が削られ、配線溝40a、40bの深さが大きくなることもあり、ビアホール37の底部の第2層間絶縁膜32の一部が削られ、半円形状や円錐形状の溝が形成されることもある。上記のスパッタエッチング処理を行うことにより、第2層配線32と第1バリアメタル膜43aとの界面に形成された反応生成物が除去されるので、この界面における電気抵抗の上昇やばらつきを抑制することができる。また、上記反応生成物の形成をさらに抑制するため、第2層配線32を構成するCu膜32bに含まれる添加元素の濃度を0.04重量以下にすることも有効である。また、上記のスパッタエッチング処理を行うと、ビアホール37の開口部リセス部41を覆っていた第1バリアメタル膜43aも除去される。そのため、ビアホール37の開口部に露出した第3層間絶縁膜34の表面がスパッタエッチングされて後退する。その結果、ビアホール37の開口部には、下層のビアホール28a、28b、28cの開口部に形成されたリセス部31よりも後退量の大きいリセス部41Aが形成され、ビアホール43の開口部の径がさらに大きくなる。このように、本実施の形態では、ビアホール37の底部のライナー膜33をエッチバックにより除去する工程図28参照、および第2層配線32と第1バリアメタル膜43aとの界面の反応生成物をスパッタエッチングにより除去工程図30参照を利用し、ビアホール37の開口部に露出した硬い膜質の第3層間絶縁膜34をエッチングする。これにより、ビアホール37の開口部に後退量の大きいリセス部41Aを形成することができるので、ビアホール43の開口部の径を大きくすることができる。なお、通常、図29の工程において第3層間絶縁膜34の上部に堆積される第1バリアメタル膜43aは、配線溝40a、40bの内部やビアホール37の内部に堆積される第1バリアメタル膜43aに比べて膜厚が厚い。そのため、上記スパッタエッチング処理を行った後も、第3層間絶縁膜34の上部には第1バリアメタル膜43aが僅かに残る。そのため、上記スパッタエッチング処理を行ったとき、配線溝40a、40bの開口部リセス部42の第3層間絶縁膜34が削られて後退することはない。次に、図31に示すように、第3層間絶縁膜34の上部、配線溝40a、40bの底面と側面、およびビアホール37の底面と側面とに第2バリアメタル膜43bを堆積する。第2バリアメタル膜43bは、例えばスパッタリング法で堆積された膜厚20nmのTa膜からなる。第2バリアメタル膜43bは、Ta膜に代えてTi膜やW膜などで構成することもできる。前述したように、ビアホール37の開口部には後退量の大きいリセス部41Aが形成されている。そのため、ビアホール37の内部にも第2バリアメタル膜43bを良好に埋め込むことができる。これにより、配線溝40a、40bの側面、およびビアホール37の側面には、第1バリアメタル膜43aと第2バリアメタル膜43bとの積層膜からなるバリアメタル膜43が形成される。また、第3層間絶縁膜34の上部にも、第1バリアメタル膜43aと第2バリアメタル膜43bとの積層膜からなるバリアメタル膜43が形成される。他方、配線溝40a、40bの底面とビアホール37の底面では、前述したスパッタエッチング処理によって第1バリアメタル膜43aが除去されているので、第2バリアメタル膜43bのみからなるバリアメタル膜43が形成される。バリアメタル膜43は、次の工程で配線溝40a、40bの内部に堆積されるCu膜が配線溝40a、40bの周囲の第3層間絶縁膜34中に拡散するのを防止するために形成される。なお、前述したアルゴンイオンArなどを用いたスパッタエッチング処理と第2バリアメタル膜43bの堆積処理とを同一工程、同一チャンバで行ってもよく、ビアホール37の開口部リセス部41を覆っていた第1バリアメタル膜43aの除去と、後退量の大きいリセス部41Aの形成と、第2バリアメタル膜43bの堆積とを、プロセス条件を調節し、それぞれを適切な量だけ処理するようにしてもよい。次に、図32に示すように、バリアメタル膜43の上部にCu膜44を堆積する。Cu膜44は、スパッタリング法で堆積されたCuシード膜と電解メッキ法で堆積されたCu膜とで構成される。Cuシード膜は、主成分であるCuに微量の元素、例えばAl、Si、Ge、Ga、Sn、Mnなどを添加した合金膜である。そのため、Cu膜44を堆積した後の熱処理により、Cuシード膜内の微量の元素が電解メッキ法で堆積されたCu膜に拡散し、このCu膜がCu合金膜となる。前述したように、ビアホール37の開口部には後退量の大きいリセス部41Aが形成されているため、ビアホール37の内部にもCu膜44を良好に埋め込むことができる。次に、図33に示すように、第3層間絶縁膜34の上部のCu膜44とバリアメタル膜43を化学的機械研磨法で研磨除去する。これにより、配線溝40a、40bの内部およびビアホール37の内部にバリアメタル膜43とCu膜44からなる第3層配線45が形成される。上記配線溝40bおよびその下部のビアホール37の内部に形成された第3層配線45は、その下層に配置された配線溝30cおよびビアホール28cの内部に第2層配線32が良好に埋め込まれているので、エレクトロマイグレーションやストレスマイグレーションが発生し難くなる。次に、図34に示すように、第3層間絶縁膜34および第3層配線45の上部にライナー膜50、および第4層間絶縁膜51を堆積した後、フォトレジスト膜図示せずをマスクにして第4層間絶縁膜51およびライナー膜50をドライエッチングし、第3層配線45の上部にコンタクトホール52を形成する。ライナー膜50はSiC膜、SiCN膜などで構成され、第4層間絶縁膜51は、プラズマCVD法で堆積したTEOS膜などの酸化シリコン系絶縁膜で構成される。次に、図35に示すように、第4層間絶縁膜51の上部、およびコンタクトホール52の内部に堆積したAl合金膜をパターニングすることによって、最上層の配線グローバル配線である第4層配線53を形成する。その後、第4層配線53の上部に表面保護膜54を堆積した後、フォトレジスト膜図示せずをマスクにして表面保護膜54をドライエッチングし、第4層間絶縁膜51の一部を露出させることにより、電極パッド53Pを形成する。表面保護膜54は、例えば酸化シリコン膜と窒化シリコン膜の積層膜で構成される。ここまでの工程により、本実施の形態の半導体装置が完成する。このように、本実施の形態によれば、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに配線材料バリアメタル膜、Cu膜を埋め込むためのビアホールを形成する際、各ビアホールの開口部に所望の後退量を有するリセス部を形成することができる。すなわち、ファイン配線が形成される層間絶縁膜は、誘電率の低いポーラスな絶縁膜によって構成されるのでその硬度が低く、かつ厚さ薄い。そのため、この層間絶縁膜に形成されたビアホールの底部のライナー膜をエッチングする際に適切な後退リセスが発生する。一方、セミグローバル配線が形成される層間絶縁膜は、ポーラスな絶縁膜よりも硬度の高い低誘電率膜によって構成されており、それ自体の膜厚も大きく、かつ、この層間絶縁膜に形成されたビアホールの底部のライナー膜の膜厚もポーラスな絶縁膜の下層のライナー膜に比べて厚い。そのため、この層間絶縁膜に形成されたビアホールの底部のライナー膜をエッチングする際の後退リセスおよびパンチスルー処理の両方によって適切が後退リセス量が得られる。これにより、硬度が互いに異なる複数層の層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込むことができるので、多層配線を有する半導体装置の信頼性、製造歩留まりを向上させることができる。実施の形態2本実施の形態は、前記実施の形態1のファイン配線のビアホールに関して、以下に示す更なる工夫を行ったものである。前記実施の形態1では、硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込む方法について説明した。一方、同一の層間絶縁膜に直径の異なる複数のビアホールが同時に形成される場合、直径の大きいビアホールにおいて、リセス部の肩落ちが大きいと、ビアホールの開口部の直径に対するビアホールの深さの割合が小さくなる。その結果、ビアホールの底部にCu膜よりも高抵抗のバリアメタル膜が過剰に堆積されるので、ビアホールに埋め込まれた配線材料の抵抗値が高くなる。また、リセス部の肩落ちが大きくなると、リセス部自体の個々の深さのばらつきも大きくなり、ビアホールの底部や側壁におけるバリアメタル膜の厚さのばらつきが大きくなり、これに伴って、ビアホールに埋め込まれた配線材料の抵抗値のばらつきも大きくなる。他方、直径の大きいビアホールにおいては、ビアホールの開口部の直径に対するビアホールの深さの割合が小さくなるので、ビアホールの底部にバリアメタル膜が過剰に堆積されるという問題は抑制されるが、ビアホールの開口部の直径に対するビアホールの深さの割合が小さい場合は、ビアホール内への配線材料の埋め込みが不足する恐れがある。このように、ビアホールの開口部に形成されるリセス部の深さ図39にて説明を行ったD-CであるEには、ビアホールの直径に応じた最適な範囲がある。従って、直径の大きいビアホール例えば前記実施の形態1のビアホール28cと直径の小さいビアホール例えば前記実施の形態1のビアホール28a、28bを同時に形成する際には、直径の小さいビアホール28aでリセス部31の深さEが大きくなり、直径の大きいビアホール28cでリセス部31の深さEが小さくなるように、エッチング条件を最適化することが望ましい。直径の小さいビアホール28aでリセス部31の深さEを大きくし、直径の大きいビアホール28cでリセス部31の深さEを小さくする方法の一例を説明する。なお、ここでは、ビアホール28bについての説明は省略する。まず、図36に示すように、前記実施の形態1の図19に示した工程に従い、絶縁膜18および第2層間絶縁膜17に配線溝30a、30b、30cを形成すると共に、ビアホール28a、28b、28cの底面に露出したライナー膜16をエッチングすることによって、ビアホール28a、28cを完成させる。このとき、ビアホール28a、28b、28cのそれぞれの開口部にはリセス部31が形成されるが、直径の小さいビアホール28a、28bの開口部に形成されるリセス部31と、直径の大きいビアホール28cの開口部に形成されるリセス部31は、深さEがほぼ同一となる。次に、スパッタリング法を用いてバリアメタル膜32aを堆積する。前述したように、バリアメタル膜32aは、TaN膜と、このTaN膜上に堆積したTa膜との積層膜で構成される。図37は、バリアメタル膜32aの下層膜であるTaN膜46を通常のスパッタリング法で堆積した状態を示すビアホール28a、28cのそれぞれの近傍を示す拡大断面図である。図37に示すように、直径が異なる2つのビアホール28a、28cの内部に同時にTaN膜46を堆積すると、通常、直径の小さいビアホール28a内におけるTaN膜46の膜厚は、直径の大きいビアホール28c内におけるTaN膜46の膜厚よりも薄くなる。これは、ビアホールの径が小さくなる程、その内部に入り込むTaN膜46の量が少なくなるためである。ここで、本実施の形態では、TaN膜46をスパッタリング法で堆積する際、TaN膜46の堆積とスパッタエッチングとを同時に行う。すなわち、スパッタリング装置のチャンバ内にアルゴンのような不活性ガスを供給し、TaN膜46を成膜しながらアルゴンイオンArによるスパッタエッチングを行う。このときのスパッタ条件は、例えばスパッタターゲットに印加するDCパワー=500W、半導体基板1に印加するRFパワー=400W、RFコイルに印加するパワー=1200W、DCコイルに印加するパワー=0W、アルゴン流量=15sccmである。一般に、エッチング成分アルゴンイオンに対する成膜成分TaN膜46の割合が10~90の範囲であれば、スパッタターゲットに印加するDCパワー=500~1000W、半導体基板1に印加するRFパワー=300~1000W、RFコイルに印加するパワー=800~2000W、DCコイルに印加するパワー=0~1000Wの範囲でスパッタ条件を制御すればよい。これにより、図38に示すように、直径の小さいビアホール28aの開口部では、TaN膜46の堆積量が小さいために、開口部の第2層間絶縁膜17が削られて後退し、深さDの大きいリセス部31Aが形成される。他方、直径の大きいビアホール28cの開口部では、TaN膜46の堆積量が大きく、開口部にTaN膜46がより多く堆積されるので、リセス部31の深さEがあまり大きくなることはない。すなわち、TaN膜46の堆積とスパッタエッチングとを同時に行うと、径が小さいビアホール28aの内部ではTaN膜46の堆積量が相対的に減少するのに対し、TaN膜46のエッチング量は、直径の小さいビアホール28aの内部と直径の大きいビアホール28cの内部とでほぼ同一であるため、直径の小さいビアホール28aでリセス部31の深さDが相対的に大きくなり、直径の大きいビアホール28cでリセス部31の深さDが相対的に小さくなる。これは、エッチング成分アルゴンイオンと成膜成分TaN膜46では、半導体基板1に対する入射角の分布が異なっており、エッチング成分アルゴンイオンの方が半導体基板1に垂直に入射する成分が多いため、直径の小さいビアホール28aの内部にも直径の大きいビアホール28cの内部とほぼ同じ量のエッチング成分が入射するためであると考えられる。図示は省略するが、その後、バリアメタル膜32aの上層膜であるTa膜を通常のスパッタリング法で堆積し、続いてTa膜の上部にCu膜32bを堆積する。このように、本実施の形態の製造方法によれば、直径の大きいビアホール28cと直径の小さいビアホール28a、28bを同時に形成する際、直径の小さいビアホール28aでリセス部31の深さEを大きくし、直径の大きいビアホール28cでリセス部31の深さEを小さくすることができる。これにより、直径の小さいビアホール28aではCu膜32bの埋め込みが良好となり、直径の大きいビアホール28cでは第2層配線32の抵抗の上昇やばらつきが抑制される。すなわち、本実施の形態の製造方法によれば、同一の層間絶縁膜に形成された、互いに直径の異なる複数のビアホールのそれぞれの内部に配線材料Cu膜、バリアメタル膜を良好に埋め込むことができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施の形態1の製造方法と前記実施の形態2の製造方法を組み合わせて実施することも可能である。