バスマスタと、ネットワーク化された通信バスとの間に設けられ、前記通信バスに流れるパケットの送信経路を制御するバス制御装置であって、複数の送信経路および前記複数の送信経路の各々の送信状況を管理する経路表管理部と、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータを生成するパラメータ生成部と、前記複数の送信経路の各々の送信状況と前記パラメータとに基き、送信経路を決定する決定部と、前記通信バス上を流れるパケットの中継処理を行う中継部とを備えたバス制御装置。前記パケットの送信経路を、前記決定部によって決定された新たな送信経路に切り換える切換部をさらに備え、前記中継部は、前記切換部によって切り換えられた前記新たな送信経路を利用して前記パケットを送信する、請求項1に記載のバス制御装置。前記決定部は、前記パラメータが、前記送信状況を示す評価値に応じて算出される選択確率の範囲に含まれるか否かに応じて、前記選択確率に対応する送信経路に切り換えるか否かを決定する、請求項1記載のバス制御装置。前記決定部は、各経路の送信状況の良さに比例した確率分布を用いて経路の選択を行う、請求項1に記載のバス制御装置。前記決定部は、伝送レートが基準値よりも高いレートのパケットのフローに対しては、既に使用中の経路の選択確率を補正し、経路切換確率を制限する、請求項4に記載のバス制御装置。前記経路表管理部は、送信状況が予め定められた基準を下回った経路を切り換え対象の経路として特定し、前記パラメータ生成部は、熱雑音を基にした乱数、または、一様分布、ポアソン分布または正規分布に基づく疑似乱数を利用して前記パラメータを生成し、前記決定部は、前記切り換え対象の経路で伝送されるパケットのフローに関して、前記送信状況の悪化に応じて大きくなる評価値を算出し、前記パラメータが、前記評価値の範囲に含まれるか否かに応じて、前記評価値に対応する送信経路に切り換えるか否かを決定する、請求項3に記載のバス制御装置。前記経路表管理部は、送信状況が予め定められた基準を下回った経路を切り換え対象の経路として特定し、前記パラメータ生成部は、規則的に変化するカウンタを利用して前記パラメータを生成し、前記決定部は、前記切り換え対象の経路で伝送されるパケットのフローに関して、前記送信状況の悪化に応じて大きくなる評価値を算出し、前記パラメータが、前記評価値の範囲に含まれるか否かに応じて、前記評価値に対応する送信経路に切り換えるか否かを決定する、請求項3に記載のバス制御装置。バスマスタと、ネットワーク化された通信バスとの間に設けられたバス制御装置に指示を出力して、前記通信バスに流れるパケットの送信経路を制御する制御装置であって、複数の送信経路および前記複数の送信経路の各々の送信状況を管理する経路表管理部と、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータを生成するパラメータ生成部と、前記複数の送信経路の各々の送信状況と前記パラメータとに基き、送信経路を決定して、決定した前記送信経路に関する指示を前記バス制御装置に出力する決定部と、を備えた制御装置。従来技術である複数経路制御技術を用いる場合、送信元のバスマスタは、転送遅延時間の悪化を検出することでデータ転送経路の切り換えの必要性があると判定し、自らのデータ転送状態が最良となるよう経路の選択利己的な経路選択を行う。言い換えると、送信元のバスマスタは、高負荷な経路から低負荷な経路に使用経路を切り換えることで、転送遅延時間を改善しようとする。しかしながら、独立に動作する複数のバスマスタが存在するような一般的なNoCにおいて、各バスマスタが従来の方法によって経路切り換えを行っても、データ転送性能の改善は必ずしも達成できない。その理由は、独立に動作する複数のバスマスタが競合して最良経路を選択しようとすることで、データ転送経路及びリンク資源の奪い合いが生じ、いくつかのリンクに複数の送信元からの転送データが集中するためである。その結果、各経路間を流れる転送データ流量の偏りが拡大する。この転送データ流量の偏りに起因する転送遅延時間の悪化により、各バスマスタは繰返し経路の再選択を行うため、経路切り換えに要する遅延時間が増大する。またデータ転送に要するレイテンシも増大し、それによって各バスマスタの動作速度が律速される。例えばプロセッサとメモリ間のデータ転送の場合には、メモリアクセスレイテンシに対応したプロセッサのウエイトサイクル数が増大し、処理性能の低下に繋がる。また競合によるスループットの低下により、バスで消費される電力も増加する。バスの動作周波数を上げなければ所望のバス転送能力が得られなくなるためである。バスの消費電力は、バスを構成するトランジスタの消費電力Pで表され、スイッチングレートα、回路の容量C、電源電圧V、動作周波数fとすると、数1で表される。なお、ここでいうバスを構成するトランジスタとは、データを送信するネットワーク要素とそのデータを受信するネットワーク要素との間に存在するネットワーク要素たとえば中継ノードのトランジスタを含む。また、動作周波数を抑えることにより、電源電圧も数2に示す関係で低減することが可能となる。数2中のηはトランジスタの動作スレッショルド電圧と電源電圧の比であり、γはプロセスルールに依存する定数である。例えばγ=2とした場合、動作周波数の低減は、消費電力Pに3乗のオーダーで寄与するため、高い転送レートを収容するためのリンクでは、スループットの偏りによる消費電力が非常に大きくなる。本発明は、上記課題を解決するためになされたものであり、その目的は、経路切り換え時のバスのリソース競合を効率的に抑制することで経路切り換え遅延を短縮し、バスの平均利用効率を向上させることが可能なバス制御装置中継装置を提供することにある。本発明によるバス制御装置は、バスマスタと、ネットワーク化された通信バスとの間に設けられ、前記通信バスに流れるパケットの送信経路を制御するバス制御装置であって、複数の送信経路および前記複数の送信経路の各々の送信状況を管理する経路表管理部と、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータを生成するパラメータ生成部と、前記複数の送信経路の各々の送信状況と前記パラメータとに基き、送信経路を決定する決定部と、前記通信バス上を流れるパケットの中継処理を行う中継部とを備えている。前記バス制御装置は、前記パケットの送信経路を、前記決定部によって決定された新たな送信経路に切り換える切換部をさらに備え、前記中継部は、前記切換部によって切り換えられた前記新たな送信経路を利用して前記パケットを送信してもよい。前記決定部は、前記パラメータが、前記送信状況を示す評価値に応じて算出される選択確率の範囲に含まれるか否かに応じて、前記選択確率に対応する送信経路に切り換えるか否かを決定してもよい。前記決定部は、各経路の送信状況の良さに比例した確率分布を用いて経路の選択を行ってもよい。前記決定部は、伝送レートが基準値よりも高いレートのパケットのフローに対しては、既に使用中の経路の選択確率を補正し、経路切換確率を制限してもよい。前記経路表管理部は、送信状況が予め定められた基準を下回った経路を切り換え対象の経路として特定し、前記パラメータ生成部は、熱雑音を基にした乱数、または、一様分布、ポアソン分布または正規分布に基づく疑似乱数を利用して前記パラメータを生成し、前記決定部は、前記切り換え対象の経路で伝送されるパケットのフローに関して、前記送信状況の悪化に応じて大きくなる評価値を算出し、前記パラメータが、前記評価値の範囲に含まれるか否かに応じて、前記評価値に対応する送信経路に切り換えるか否かを決定してもよい。前記経路表管理部は、送信状況が予め定められた基準を下回った経路を切り換え対象の経路として特定し、前記パラメータ生成部は、規則的に変化するカウンタを利用して前記パラメータを生成し、前記決定部は、前記切り換え対象の経路で伝送されるパケットのフローに関して、前記送信状況の悪化に応じて大きくなる評価値を算出し、前記パラメータが、前記評価値の範囲に含まれるか否かに応じて、前記評価値に対応する送信経路に切り換えるか否かを決定してもよい。本発明による制御装置は、バスマスタと、ネットワーク化された通信バスとの間に設けられたバス制御装置に指示を出力して、前記通信バスに流れるパケットの送信経路を制御する制御装置であって、複数の送信経路および前記複数の送信経路の各々の送信状況を管理する経路表管理部と、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータを生成するパラメータ生成部と、前記複数の送信経路の各々の送信状況と前記パラメータとに基き、送信経路を決定して、決定した前記送信経路に関する指示を前記バス制御装置に出力する決定部とを備えている。本発明によれば、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータが生成され、そのパラメータと複数の送信経路の各々の送信状況とに基づき、新たな送信経路が決定される。これにより、独立して動作する複数のバスマスタが接続された一般的なネットワークバスに於いて、各バスマスタが利己的な判断のみで送信経路を変更することによって発生するリソース競合に伴うスループットの低下を防ぐことが可能となり、競合によるレイテンシの悪化を抑制することができる。またスループットの改善により、バス自体の動作周波数を低く設定できるため、バスにおける消費電力も低く抑えることが可能となる。以下、添付の図面を参照しながら、本発明によるバス制御装置の実施形態を説明する。実施形態1本実施形態によるバス制御装置を具体的に説明するに先立って、NoCNetworkonChipと呼ばれる通信バス、その通信バスで利用可能な送信経路、および、本実施形態によるバス制御装置の動作原理を説明する。図4は、組込機器に搭載されるシステム半導体のメモリ間インタフェースを、バタフライ形式の多段接続網であるNoCバスを用いて構成した例である。図4では、バスマスタにあたるCPU、DMAC、DSPと、メモリコントローラであるDRAM0、DRAM1が、2入力2出力の中継ノードRxyx=0、1、y=0、1、2によって多段接続されている。この構成は、バスマスタ側からメモリコントローラ側への一方向性のバスである。ただし実際には、バスマスタからメモリ側へのアクセスだけではなく、メモリ側からバスマスタへの逆方向の転送も存在する。しかしながら、その構成に関しては本例と同様のバタフライ網が往路と復路とで二重化されるだけであり、いずれの網も動作原理は同じとなる。そこで、ここではバスマスタからメモリへの往路の網を用いて説明を行い、復路の動作は省略する。図4では、各バスマスタからいずれのメモリコントローラにデータを転送するにも、異なる2つの転送経路を利用することができる。図5は、CPUからDRAM0にアクセスする経路として、経路000102と経路001102の2本があることを示している。図中では省略されているが、同様に、他のバスマスタからいずれのメモリに対しても、それぞれ2本の利用可能な経路が存在している。本実施形態の説明では、経路上の中継ノードに割り当てられた番号を連ねることによって、各経路を示す。例えば、図5のCPUからDRAM0に向かう経路のうち、中継ノードR00、R01、R02によって中継される経路は、経路000102と表現される。また、中継ノードR00、R11、R02によって中継される経路は、経路001102と表現される。図6は、CPUが実行するOSやアプリケーションが、経路000102を用いてDRAM0にアクセスしている状況を示している。同様にDSP上で動作するマイクロコードが、経路101102を用いてDRAM0にアクセスしている状況を示している。これらの状況においては、いずれのメモリアクセスフローによっても、許容される平均アクセスレイテンシの時間内でメモリアクセスが実現されるとする。図7は、図6の状況で、更にCPUのペリフェラルであるDMAC0が、経路000102を用いてDRAM0へのデータ転送を開始したことを示す。新たに発生したメモリアクセスフローの影響によって、CPU及びDMAC0の平均アクセスレイテンシが許容値を超えると、CPU及びDMAC0がデータ転送経路の切り換えを行う。いま、負荷が存在しない状態で、データ転送パケットがNoCバスを通過するために必要な固定的な転送遅延を12サイクルと仮定し、CPUまたはDMAC0からDRAM0にアクセスする際の平均レイテンシを、経路000102で112サイクル、経路001102で62サイクルとする。レイテンシは、流れるデータの量と中継ノードの出力段に於けるアクセスの競合の強さによって増大する。したがって、経路000102のレイテンシは、経路001102のレイテンシに比べて大きい。従来の経路切換方法によると、CPU、DMAC0共に、平均レイテンシが高い経路000102から、平均レイテンシが低い経路001102へ経路切り換えを一斉に行う。図8は、経路切り換えが行われた結果、中継ノードR11、R00に各バスマスタのメモリアクセス負荷が集中した様子を示している。中継ノードR11、R00において負荷の集中を招くことで、各フローに基づくメモリアクセス状況は更に悪化する。本実施形態においては、経路切換動作を行う際に、確率的な挙動を付加する経路の切り換えを確率的に行うことで、このような経路競合による問題点を解決する。たとえば図7の事例においては、経路000102の平均レイテンシ112サイクル、経路001102の平均レイテンシ62サイクルの比率に逆比例した割合により、確率的に経路を選択する。即ち、CPU及びDMAC0のいずれも、経路000102を選択する確率は0.4、経路001102を選択する確率は0.6となる。この結果、バスマスタが同時に経路切り換えを行おうとするときの、切り換え対象となる経路が確率的に分散されることになる。よって、図8に示されるような経路リソースの奪い合いによる競合状態に陥ることがなくなる。図9は、確率的な経路の切り換え処理によって、CPUが経路000102に留まり、DMAC0が経路001102への切り換えを行った様子を示す。CPUのアクセス経路000102は変化しないが、DMAC0のアクセスが経路001102に移動している。そのため、CPUからDRAM0への経路のレイテンシが112サイクルから62サイクルに向上する。またDMAC0のアクセス経路は、経路000102から、経路001102に移動することで、レイテンシが112サイクルから62サイクルに向上する。さらに、DSPも経路101102により、62サイクルのレイテンシでDRAM0にアクセスする。DRAM0に向かう経路上の中継ノード間リンクの全てにアクセスフローが分散され、効率的にデータ転送帯域が利用されていることが分かる。以下、図10を参照しながら、上述の動作を行うためのバス制御装置の構成例を説明する。図10は、本実施形態によるバス制御装置100の構成例を示す。バス制御装置は、中継部101と、経路表管理部102と、パラメータ生成部103と、経路切換部104とを備えている。以下、各構成要素の機能を説明する。中継部101ネットワークバス上でのメモリアクセスは、パケット単位で行われる。中継部101はパケットを受け取り、そのパケットに記述された宛先アドレスを参照して、そのパケットを隣接する中継装置やDRAM等のメモリに送信する。図11は、メモリへの書込アクセスを行うためのパケットの構成例を示す。本例のパケットは4つのフィールド、具体的にはFLOWID、ADDR、RW、DATAの各フィールドから構成されている。FLOWIDフィールドには、メモリへのアクセスを発行している主体を特定するための識別子が格納される。この値は、経路の切り換え単位を意味し、同一の値を持つパケット群は同じ経路で送信される。アプリケーション毎にメモリアクセスを管理する場合であれば、アプリケーションに固有のIDを格納してもよいし、アプリケーションを構成するプロセス毎に管理する場合であれば、プロセスIDを格納してもよい。更に細かいタスク単位で管理する場合であれば、タスクIDを格納してもよい。ADDRフィールドには、データの書込を行うメモリ番地の情報が格納される。RWフィールドには、読出命令か書込命令かを区別するための情報が格納される。DATAフィールドには、書き込むデータのビットパターンが格納される。パケットのサイズは、使用するメモリやアプリケーションが一度にアクセスするデータの長さなどに依存する。そのため、1パケットは、バスクロック毎に転送が可能なフリットと呼ばれるより小さい単位に分割される。一般的には、パケットはひとつのヘッダフリットと、複数のペイロードフリットとによって構成される。図12はヘッダフリットの構成例を示す。本例によるヘッダフリットは、4つのフィールドから構成されている。MARKERフィールドにはヘッダフリットであることを示す情報が格納される。LENGTHフィールドにはフリット数に関する情報が格納される。SRCフィールドには送信元のノードのID情報が格納される。DSTフィールドにはアクセス先のメモリを識別するための情報、および、使用する経路に関する情報が格納される。図13はペイロードフリットの構成例を示す。MARKERフィールドにはペイロードフリットであることを示す情報が格納される。PACKETPAYLOADフィールドには図11に示したパケットが適切な個数に分割されて格納される。物理的なアドレス空間と、パケットの送信先であるDRAM0またはDRAM1を識別するための情報との関係付けは、設計情報としてアドレスマップ上で定義される。図14は、物理アドレス空間とDRAM0およびDRAM1との対応関係を示す。また図15は、この対応関係を記述するアドレス対応表の例を示す。このアドレス対応表は、たとえばバスマスタの内部メモリ図示せずに保持され、管理されている。バスマスタは、このアドレス対応表を参照することにより、パケットの送信先を決定する。図15に示されるように、0x00000000から0x3FFFFFFFの範囲にあるアドレスが記述されたアクセスパケットには00のメモリIDが割り当てられ、DRAM0にパケットが送信される。また0x40000000から0x7FFFFFFFの範囲にあるアドレスが記述されたアクセスパケットには10のメモリIDが割り当てられ、DRAM1にパケットが送信される。図12のDSTフィールドには、経路切換部104が管理する経路番号と送信先のメモリの識別子とが格納される。例えばCPUから経路000102を用いてDRAM0にアクセスする場合には、DSTには000が格納される。またDMAC0から経路001102を用いてDRAM0にアクセスする場合には、100が格納される。各中継ノードは、ヘッダフリットに格納されたDSTフィールドの各ビットの値を読んで、フリットの転送先のポートを決定することで、パケットをDRAM0へと中継する。経路表管理部102図16は、バス制御装置R00上の経路表管理部102で管理される経路表の例を示す。中継ノードR00からDRAM0に向かう経路として、経路000102および経路001102が存在する。また、DRAM1に向かう経路として、経路000112および経路001112が存在する。したがって、経路表管理部102は、4本の経路の各々を経路表上で経路評価値と共に管理する。ここで、経路評価値とは各経路の伝送品質送信状況を表す値であり、たとえば経路の通信レイテンシを経路評価値として利用してもよい。各経路の通信レイテンシは、当該経路を通じたパケットの送受信にかかるサイクル数を計測することにより得ることができる。あるいは経路のレイテンシを計測するための計測用のパケットを送受信するプロトコルを備えてもよい。経路のレイテンシが予め定められた閾値を超えた場合、言い換えると、経路の伝送品質送信状況が閾値によって予め定められた基準を下回った場合には、経路表管理部102は、経路切換部104に対して、経路切換要求を発行する。レイテンシの閾値を50とした場合、経路000102と経路001102が切換対象経路となり、経路切換部104に通知される。パラメータ生成部103パラメータ生成部103は、所定の確率分布に従うパラメータ、または、予め定められた規則に従うパラメータを生成する。本実施形態においては、パラメータ生成部103は、0.0から1.0の範囲上の値をランダムに発生する。例えばパラメータ生成部103は、熱雑音を基にした乱数発生用のハードウェアで構成される。または、パラメータ生成部103は、一様分布、ポアソン分布または正規分布などの確率分布に基づく疑似乱数を発生するソフトウェアで構成されてもよい。また、上述の方法によって発生させた確率のテーブルを用意し、それを読み出してもよい。これらは確率分布に従うパラメータの生成例である。他方、パラメータ生成部103は予め定められた規則に従うパラメータを生成することもできる。ここでいう予め定められた規則とは、たとえば0.01から1まで規則的にインクリメントまたはデクリメントするカウンタを用意し、一定時間ごとに0.01単位で規則的にインクリメントさせる規則をいう。カウンタが示す各値をパラメータとして使うことにより、バスマスタが同時に経路切り換えを行おうとするときの切り換え対象となる経路が分散されることになる。よって、図8に示されるような経路リソースの奪い合いによる競合状態に陥ることがなくなる。経路切換部104経路切換部104は、決定部106および切換部108を有している。決定部106は、バスの負荷状況に合わせてどの経路を選択するかを決定する。切換部108は、これまで採用されていた経路を、データの伝送経路を決定部106によって決定された経路に切り換える。この経路を切り換えるとは、パケットまたはフリットを送信する中継装置を変更すること、または送信経路上で中継する中継装置を変更することをいう。決定部106および切換部108はハードウェアとして存在しなくてもよく、モジュール化されたプログラムとして実現されてもよい。決定部106は、図17に示すようなフロー表を管理している。決定部106は、経路表管理部102から経路切換要求を受けた経路でメモリにアクセスしている各フローに対し、どの経路に切り換えるかを決定する。切換部108は決定部106によって決定された経路への切換を実行する。図18は、フローIDが2のフローの経路を切り換えたときのフロー表を示す。以下、図19を参照しながら、フローの経路を切り換える処理の詳細を説明する。以下では、図17のフロー表で示される状態から、図18のフロー表で示される状態に書き換えられる例を説明する。図17では、フローIDが1および2の各フローは経路000102を使用し、フローIDが3のフローは経路101102を使用して伝送されるとする。図19は、経路切換部104の処理手順を示す。経路切換部104の決定部106は、経路表管理部102から、経路000102に対する経路切換要求を受信するステップS1。このとき、決定部106は、図17のフロー表を参照して、要求を受けた各経路に対するイテレーションを行うステップS2。その結果、図17で管理されるフロー1及びフロー2が経路切換対象のフローとして認識されるステップS3。決定部106は、各切り換え対象フローiに対するイテレーションを行うステップS4。決定部104は、経路表管理部102で管理される経路表から、メモリIDが00のDRAM0に対応する切換候補経路である経路000102と経路001102の経路評価値E1、E2を読み出すステップS5。図16に示すように、経路評価値がE1=112、E2=62であったとすると、決定部106は、それらの逆数の比率であるE1チルダ及びE2チルダを求めるステップS6。この例の場合は、E1チルダ=62/11262=0.4、E2チルダ=112/11262=0.6となる。次に経路切り換えの対象フローであるフロー1とフロー2それぞれに対応する確率値として、パラメータ生成部103から2つの確率値P1及びP2を取得するステップS7。いまそれぞれの確率値を、P1=0.2及びP2=0.7とすると、以下の関係を見て切り換え対象の経路を決定できるステップS8。即ち、フロー1については、以下の基準によって経路が切り換えられる。0<=P1<0.6→P1が0.6=E2チルダより小さければ経路000102に切り換え0.6<=P1<=1.0→P1が0.6E2チルダ以上であり、且つ1.0=E1チルダE2チルダ以下であれば経路001102に切り換えまたフロー2については、以下の基準によって経路が切り換えられる。0<=P2<0.6→P2が0.6=E2チルダより小さければ経路000102に切り換え0.6<=P2<=1.0→P2が0.6E2チルダ以上であり、且つ1.0=E1チルダE2チルダ以下であれば経路001102に切り換え上述の説明から理解されるとおり、上述のE2チルダは、選択確率として利用されているといえる。この結果、決定部106は図18に示すようにフロー表を更新する。すなわち、フロー1は経路000102に留まり、フロー2は経路001102に切り換えられるステップS11。この結果、切換部108はフロー2を経路001102に切り換える。その後、決定部106は、各切換対象フローiに対するイテレーションを行いステップS12、要求を受けた各経路に対するイテレーションを行うステップS13。以上の処理により、利用可能な複数の経路上にフローが確率的に分散されるため、経路の競合が抑制される。なお、上述した、フロー2を経路001102に切り換える処理は、パケットまたはフリットを送信する中継装置を図5に示すR00からR11に変更する処理に相当する。上述した処理は候補経路数が2本の場合の最も簡単な例である。そこで次に、候補経路が多いときの一般的な処理の例を示す。以下ではN本の候補経路が存在し、各候補経路の経路評価値がEiである場合、確率値の範囲判定の比率を算出するためにステップS6では次の数3にしたがって、正規化された値Eiチルダを求めてもよい。上述のEiチルダを用いて、ステップS8では生成した確率値Piが下記数4に示す確率範囲にあるとき、候補経路jを切り換え先の経路として選択する。但し下記数5の条件を満たすとする。また各フローの平均レートなどのレート情報が利用可能であれば、現在使用中の経路に対するEiチルダの値を次の数6ように補正してもよい。但しwは補正係数、uはステップ関数、rは当該フローの平均レート値、rthは補正を行うかどうかを示す閾値である。これによって、レートの大きなフローが他の経路に移動する確率が低くなり、レートの小さいフローが移動する確率が高まる。バスを流れる複数のメモリアクセスフローのレートのばらつきが大きく、高レートと低レートが混在するような用途においては、高レートのフロー同士が確率的に切り換え先経路で競合した場合の他のフローへの影響は大きいため、低レートのフローを優先的に経路切り換えしたほうがチップの動作をより安定させることができる。確率的な経路選択を行うことにより、低い負荷の経路が常に選択されるということが避けられる。したがって、従来行われていたような利己的な経路選択に起因する、リソース競合に伴うスループットの低下を防ぐことが可能となる。また補正に用いる式は、数6には限られない。例えばシグモイド関数を用いて、数7のように定義してもよい。それ以外のさらに複雑な方法によって重み付けを行っても良い。Kは、rth付近での補正の変化の度合いを調整するための係数である。またステップS6において、読み出した経路評価値EiからEiチルダに変換しているが、この部分は、予め変換テーブルとして準備しておいても良い。ステップS6は、ステップS5で読み出された経路評価値Eiを検索のキーとして、変換テーブルを探索し、予めテーブルに格納されているEiチルダの値を取得する。変換テーブルを用いることにより、変換処理に要する演算時間を削減することができる。以上、本発明の実施形態を説明した。本実施形態においては、経路を決定した後、決定された経路に切り換えて送信データを伝送するとしている。しかしながら本発明にかかる装置は、経路を実際に切り換える処理までを行う必要はなく、新たな経路を決定する処理までを行えればよい。経路を切り換える処理は、たとえば本発明の装置から指示を受けた既存のバス制御装置によって行われてもよい。そのため、たとえば図10に示される切換部108や、中継部101は省略されてもよい。上記変形例に関連して以下の点に留意されたい。本願明細書では、バス制御装置は中継ノードであるとして説明したため、中継部101が省略された場合には厳密にはバス制御装置には該当しない。しかしながら、これは単に表現の問題である。中継部101が省略された構成は、データ転送経路の切り換えを制御するという意味においてはバス制御装置の範疇である。または、当該構成は、一般的なバス制御装置に対して送信経路の切り換えを指示する制御装置として捉えることもできる。図20は、制御装置110の構成例を示す。制御装置110の経路切換部104は、一般的なバス制御装置111からパケット受信データを受け取り、上述の処理説明は省略する。を行うことによってそのパケットの出力経路を決定する。そして経路切換部104は、決定した送信経路で送信するよう、送信経路に関する指示を送信するとともに当該パケット送信データを一般的なバス制御装置111に送信する。上述の実施形態では、メモリはDRAMとしたが、SRAMなどのオンチップメモリやキャッシュメモリであってもよい。またバスマスタとメモリ間だけではなく、プロセッサ同士の通信網に適用してもよい。またトポロジーもメッシュ網やトーラス網、その他の多段接続網であっても良い。またチップ設計時に使用する伝送性能や消費電力などを見積もるためのソフトウェアシミュレータ上にアルゴリズムとして実装しても良い。設計ツールに本実施の形態を適用することで、マスキング前の評価段階でチップの性能向上を検証することができる。