プログラミングイネーブル信号に応答して第1設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第1書き込み制御コードのアップデートを活性化させる第1書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第2書き込み制御コードを生成する第2書き込み制御コード発生部と、アップデートされる前記第1書き込み制御コードのコード組合せに対応する大きさを有する第1プログラミング電流パルスを出力し、また、前記第2書き込み制御コードに対応する大きさを有する第2プログラミング電流パルスを出力するデータ書き込み部とを含むことを特徴とする、半導体メモリ装置。前記第1書き込み制御コードは、前記第2書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする、請求項1に記載の半導体メモリ装置。前記第1プログラミング電流パルスは、初期第1パルス区間の間所定の電流値を維持して、前記第1パルス区間以後の第2パルス区間の間前記所定の電流値より漸進的に小さくなることを特徴とする、請求項1に記載の半導体メモリ装置。前記区間制御信号発生部は、前記プログラミングイネーブル信号及びリセットパルス信号に応答してカウントイネーブル信号及びリセット信号を出力する入力ラッチ部と、前記カウントイネーブル信号に応答してクロック信号を生成するクロック発生部と、前記カウントイネーブル信号、前記リセット信号及び前記クロック信号の制御によってカウンティングされるカウンティングコードを出力するカウンター部と、前記カウンティングコードが所定の値に到達したときに前記区間制御信号を活性化させて出力する比較部と、前記区間制御信号を遅延させて前記リセットパルス信号を出力するリセットパルス発生部とを含むことを特徴とする、請求項1に記載の半導体メモリ装置。前記データ書き込み部は、書き込みイネーブル信号に応答して前記第1書き込み制御コード及び前記第2書き込み制御コードのコード組合せによって制御ノードの電圧レベルを調節する電流調節部と、前記制御ノードの電圧レベルに対応する大きさを有する前記第1プログラミング電流パルスまたは、前記第2プログラミング電流パルスを出力端に駆動する電流駆動部とを含むことを特徴とする、請求項1に記載の半導体メモリ装置。前記データ書き込み部は、前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインに出力する選択部をさらに含むことを特徴とする、請求項5に記載の半導体メモリ装置。設定コードを出力する設定コード出力部と、プログラミングイネーブル信号に応答して前記設定コードに対応する第1設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第1書き込み制御コードのアップデートを活性化させる第1書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第2書き込み制御コードを生成する第2書き込み制御コード発生部と、アップデートされる前記第1書き込み制御コードのコード組合せに対応する大きさを有する第1プログラミング電流パルスを出力し、また、前記第2書き込み制御コードに対応する大きさを有する第2プログラミング電流パルスを出力するデータ書き込み部とを含むことを特徴とする、半導体メモリ装置。前記第1書き込み制御コードは、前記第2書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする、請求項7に記載の半導体メモリ装置。前記第1プログラミング電流パルスは、初期第1パルス区間の間所定の電流値を維持して、前記第1パルス区間以後の第2パルス区間の間前記所定の電流値より漸進的に小さくなることを特徴とする、請求項7に記載の半導体メモリ装置。前記区間制御信号発生部は、前記プログラミングイネーブル信号及びリセットパルス信号に応答してカウントイネーブル信号及びリセット信号を出力する入力ラッチ部と、前記カウントイネーブル信号に応答してクロック信号を生成するクロック発生部と、前記カウントイネーブル信号、前記リセット信号及び前記クロック信号の制御によってカウンティングされるカウンティングコードを出力するカウンター部と、前記カウンティングコードと前記設定コードを比較して比較結果によって前記区間制御信号を活性化させて出力する比較部と、前記区間制御信号を遅延させて前記リセットパルス信号を出力するリセットパルス発生部とを含むことを特徴とする、請求項7に記載の半導体メモリ装置。前記データ書き込み部は、書き込みイネーブル信号に応答して前記第1書き込み制御コード及び前記第2書き込み制御コードのコード組合せによって制御ノードの電圧レベルを調節する電流調節部と、前記制御ノードの電圧レベルに対応する大きさを有する前記第1プログラミング電流パルスまたは、前記第2プログラミング電流パルスを出力端に駆動する電流駆動部とを含むことを特徴とする、請求項7に記載の半導体メモリ装置。前記データ書き込み部は、前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインに出力する選択部をさらに含むことを特徴とする、請求項11に記載の半導体メモリ装置。前記設定コード出力部は、前記設定コードを保存するラッチ部を含むことを特徴とする、請求項7に記載の半導体メモリ装置。前記設定コードは、モードレジスターセットから出力される信号であることを特徴とする、請求項7に記載の半導体メモリ装置。本発明はプログラミング時間を短縮させることができる半導体メモリ装置を提供する。また、本発明はプログラミング電流パルスの供給時間を調節できる半導体メモリ装置を提供する。本発明の一態様によると、プログラミングイネーブル信号に応答して第1設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第1書き込み制御コードのアップデートを活性化させる第1書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第2書き込み制御コードを生成する第2書き込み制御コード発生部と、アップデートされる前記第1書き込み制御コードのコード組合せに対応する大きさを有する第1プログラミング電流パルスを出力し、また、前記第2書き込み制御コードに対応する大きさを有する第2プログラミング電流パルスを出力するデータ書き込み部とを含む半導体メモリ装置が提供される。また、本発明の他の態様によると、設定コードを出力する設定コード出力部と、プログラミングイネーブル信号に応答して前記設定コードに対応する第1設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第1書き込み制御コードのアップデートを活性化させる第1書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第2書き込み制御コードを生成する第2書き込み制御コード発生部と、アップデートされる前記第1書き込み制御コードのコード組合せに対応する大きさを有する第1プログラミング電流パルスを出力し、また、前記第2書き込み制御コードに対応する大きさを有する第2プログラミング電流パルスを出力するデータ書き込み部とを含む半導体メモリ装置が提供される。本発明の一態様に係る半導体メモリ装置は、区間制御信号QSSETPのパルシング時点を調節すると初期第1プログラミング電流パルスI_PGMの駆動時間t1を調節できる。すなわち、初期第1プログラミング電流パルスI_PGMの駆動時間t1を調節してメモリセルの結晶特性を変化させることができるという効果を奏する。本発明の他の態様に係る半導体メモリ装置は、区間制御信号QSSETPの活性化時点を調節するためにカウンター部を利用する方式は回路の大きさを減少させることができる。また、第1プログラミング電流パルスの第1パルス区間の持続時間t1を調節することによってプログラミング動作をより正確に遂行することができる。第1パルス区間の持続時間t1は、図4の実施形態のように固定された時間を有するように構成されることができて、図5の実施形態のように設定コードSCODE<N:1>を通して調節できるように構成されることができるという効果を奏する。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度で詳細に説明するために、本発明の一実施形態を添付した図面を参照して説明する。参考として、図面及び詳細な説明で素子、ブロックなどを指し示す時に使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを指し示さないこともあることに留意する。図4は、本発明の一実施形態に係る半導体メモリ装置の構成図である。本発明の一実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するために簡略な構成だけを含んでいる。図4を参照すると、半導体メモリ装置は、区間制御信号発生部100と、第1書き込み制御コード発生部200と、第2書き込み制御コード発生部300と、データ書き込み部400とを含んでいる。前記のように構成される半導体メモリ装置の主要動作を注意してみると次の通りである。区間制御信号発生部100は、プログラミングイネーブル信号DPGMPに応答して第1設定時間以後に活性化される区間制御信号QSSETPを生成する。すなわち、区間制御信号QSSETPは、プログラミングイネーブル信号DPGMPの活性化時点で第1設定時間以後に活性化される。第1書き込み制御コード発生部200は、プログラミングイネーブル信号DPGMPに応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードSETP<N:1>を生成する。この時、第1書き込み制御コード発生部200は、区間制御信号QSSETPが活性化された時、第1書き込み制御コードSETP<N:1>のアップデートを活性化させる。第2書き込み制御コード発生部300は、プログラミングイネーブル信号DPGMPに応答して予定された時間の間、活性化される第2書き込み制御コードRESETPを生成する。データ書き込み部400は、アップデートされる第1書き込み制御コードSETP<N:1>のコード組合せに対応する大きさを有するプログラミング電流パルスI_PGMを出力し、また、第2書き込み制御コードRESETPに対応する大きさを有するプログラミング電流パルスI_PGMを出力する。この時、プログラミング電流パルスI_PGMは、第1書き込み制御コードSETP<N:1>に対応する第1プログラミング電流パルスと第2書き込み制御コードRESETPに対応する第2プログラミング電流パルスとに区分することができる。データ書き込み部400から出力されるプログラミング電流パルスI_PGMは、メモリ部500に伝えられて、複数のメモリセルのうち選択された該当メモリセルに供給される。図5は、本発明の他の実施形態に係る半導体メモリ装置の構成図である。本発明の他の実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するために簡略な構成だけを含んでいる。図5を参照すると、半導体メモリ装置は、設定コード出力部600Aと、区間制御信号発生部100Aと、第1書き込み制御コード発生部200Aと、第2書き込み制御コード発生部300Aと、データ書き込み部400Aとを含んでいる。前記のように構成される半導体メモリ装置の主要動作を注意してみると次の通りである。設定コード出力部600Aは、設定コードSCODE<N:1>を出力する。設定コードSCODE<N:1>は、モードレジスターセットModeRegisterSET、MRSに保存されたコードで定義できる。また、設定コードSCODE<N:1>は、フューズセットFUSESETまたは、ラッチ部に保存されたコードで定義することもできる。したがって、設定コードSCODE<N:1>は必要によって調節できる。区間制御信号発生部100Aは、プログラミングイネーブル信号DPGMPに応答して設定コードSCODE<N:1>に対応する第1設定時間以後に活性化される区間制御信号QSSETPを生成する。すなわち、区間制御信号QSSETPは、プログラミングイネーブル信号DPGMPの活性化時点で第1設定時間以後に活性化される。第1書き込み制御コード発生部200Aは、プログラミングイネーブル信号DPGMPに応答して第2設定時間の間、周期的にアップデートされる第1書き込み制御コードSETP<N:1>を生成する。この時、第1書き込み制御コード発生部200Aは、区間制御信号QSSETPが活性化された時、第1書き込み制御コードSETP<N:1>のアップデートを活性化させる。第2書き込み制御コード発生部300Aは、プログラミングイネーブル信号DPGMPに応答して予定された時間の間、活性化される第2書き込み制御コードRESETPを生成する。データ書き込み部400Aは、アップデートされる第1書き込み制御コードSETP<N:1>のコード組合せに対応する大きさを有するプログラミング電流パルスI_PGMを出力し、また、第2書き込み制御コードRESETPに対応する大きさを有するプログラミング電流パルスI_PGMを出力する。この時、プログラミング電流パルスI_PGMは、第1書き込み制御コードSETP<N:1>に対応する第1プログラミング電流パルスと第2書き込み制御コードRESETPに対応する第2プログラミング電流パルスとに区分することができる。データ書き込み部400Aから出力されるプログラミング電流パルスI_PGMは、メモリ部500Aに伝えられて、複数のメモリセルのうち選択された該当メモリセルに供給される。図6は、本発明の一実施形態に係る区間制御信号発生部の構成図、及びその内部動作を表したタイミングダイヤグラムである。図6を参照すると、区間制御信号発生部100は、入力ラッチ部110と、クロック発生部120と、カウンター部130と、比較部140と、リセットパルス発生部150とで構成される。前記のように構成される区間制御信号発生部100の主要動作を、タイミングダイヤグラム100_0を参照して説明する。入力ラッチ部110は、プログラミングイネーブル信号DPGMP及びリセットパルス信号RSTPに応答してカウントイネーブル信号EN及びリセット信号RSTを出力する。すなわち、プログラミングイネーブル信号DPGMPがハイレベルでパルシングする出力されるとカウントイネーブル信号ENがハイレベルで活性化され、リセットパルス信号RSTPがハイレベルでパルシングするとリセット信号RSTがハイレベルで活性化される。クロック発生部120は、カウントイネーブル信号ENに応答してクロック信号CKを生成する。すなわち、クロック発生部120は、カウントイネーブル信号ENがハイレベルで活性化されている間、トグリングするクロック信号CKを出力する。カウンター部130は、カウントイネーブル信号EN、リセット信号RST及びクロック信号CKの制御によってカウンティングされるカウンティングコードQ<0:3>を出力する。すなわち、カウンター部130は、カウントイネーブル信号ENがハイレベルで活性化された時、クロック信号CKの制御によってカウンティング動作を遂行するようになる。リセット信号RSTがハイレベルで活性化されると、カウンター部130で出力されるカウンティングコードQ<0:3>は初期化される。このようにカウンター部130を用いてカウンティングコードQ<0:3>を生成する場合、回路の大きさを減少させることができる。比較部140は、カウンティングコードQ<0:3>が所定の値に到達すると区間制御信号QSSETPを活性化させて出力する。参考として、比較部140は、カウンティングコードQ<0:3>と認可された設定コードを比較してカウンティングコードQ<0:3>が設定コードと同一になる時、区間制御信号QSSETPを活性化させるように構成されることができる。このような構成は設定コードを通して区間制御信号QSSETPの活性化時点を調節できる。このような例は設定コード出力部600Aを含んでいる図5の実施形態に係る半導体メモリ装置に適用されることができる。リセットパルス発生部150は、区間制御信号QSSETPを一定の時間遅延させてリセットパルス信号RSTPを出力する。リセットパルス発生部150は、遅延部で構成されることができて、遅延部の遅延値は規定されたタイミングマージンを満足させるように設定される。以下、区間制御信号発生部100の細部構成についてさらに注意してみる。図7は、図6の区間制御信号発生部での入力ラッチ部の構成図及びその内部動作を表したタイミングダイヤグラムである。図7を参照すると、入力ラッチ部110は、複数のナンドゲートNAND1、NAND2で構成されるRSラッチで構成される。タイミングダイヤグラム110_0を参照すると、入力ラッチ部110は、プログラミングイネーブル信号DPGMPがハイレベルでパルシングするとカウントイネーブル信号ENがハイレベルで活性化され、リセットパルス信号RSTPがハイレベルでパルシングするとリセット信号RSTがハイレベルで活性化される。図8は、図6の区間制御信号発生部でのクロック発生部の構成図及びその内部動作を表したタイミングダイヤグラムである。図8を参照すると、クロック発生部120は、ナンドゲートNAND1及び複数のインバータINV1~INV5を含むリングオシレーターで構成される。タイミングダイヤグラム120_0を参照すると、クロック発生部120は、カウントイネーブル信号ENがハイレベルで活性化されている間、トグリングするクロック信号CKを出力する。図9は、図6の区間制御信号発生部での比較部の構成図である。図9を参照すると、比較部140は、第1カウンティングコードQ<0>を入力とする第1インバータINV1と、第2カウンティングコードQ<1>を入力とする第2インバータINV2と、第1インバータINV1及び第2インバータINV2の出力信号を入力とする第1ナンドゲートNAND1と、第3カウンティングコードQ<2>、第4カウンティングコードQ<3>、クロック信号CKを入力とする第2ナンドゲートNAND2と、第1及び第2ナンドゲートNAND1、NAND2から出力される信号を入力として区間制御信号QSSETPを出力するノアゲートNORで構成される。本発明の一実施形態において比較部140は、第1及び第2カウンティングコードQ<0>、Q<1>が‘0’であり、第3及び第4カウンティングコードQ<2>、Q<3>が‘1’の時、クロック信号CKの制御により区間制御信号QSSETPを活性化させて出力する。図10は、図6の区間制御信号発生部でのリセットパルス発生部の構成図及びその内部動作を表したタイミングダイヤグラムである。図10を参照すると、リセットパルス発生部150は、区間制御信号QSSETPを遅延させる第1遅延部151と、第1遅延部151から出力される信号を遅延させてリセットパルス信号RSTPを出力する第2遅延部152で構成される。第1遅延部151及び第2遅延部152は抵抗R及びMOSキャパシターCP、CNで構成されてRC時常数によって遅延値が決定される。図11は、図6の区間制御信号発生部のカウンター部の構成図及びその内部動作を表したタイミングダイヤグラムである。図11は、カウンター部130を構成する複数の1ビットカウンター131~134のうち、最下位1ビットカウンター131を代表的に図示したものである。カウンター部130はアップカウンティング動作を遂行するように構成されている。図11を参照すると、1ビットカウンター131は、信号入力部131_1と、ラッチ部131_2で構成される。信号入力部131_1は、カウントイネーブル信号ENと第1カウンティングコードQ<0>に応答してラッチ部131_2の入力ノードAの信号レベルを決定する。ラッチ部131_2は、クロック信号CKの制御によってラッチ部131_2で出力される信号をラッチングし、第1カウンティングコードQ<0>及びキャリー信号EN1を出力する。この時、キャリー信号EN1は2つ目の1ビットカウンター132のカウントイネーブル信号EN1に利用される。一方、ラッチ部131_2はリセット信号RST及びセット信号SETに応答して内部ノードが初期化され、また、特定レベルに変化される。図12は、本発明の実施形態に係るデータ書き込み部の構成図である。図12を参照すると、データ書き込み部400は、電流調節部410と、電流駆動部420と、選択部430で構成される。電流調節部410は、書き込みイネーブル信号WDENが活性化された時、第1書き込み制御コードSETP<N:0>及び第2書き込み制御コードRESETPのコード組合せによって制御ノードN1の電圧レベルを調節する。この時、第1書き込み制御コードSETP<N:0>の制御を受ける複数のNMOSトランジスターMN1~MN6は、第1書き込み制御コードSETP<N:0>のコード組合せによって選択的にターンオンTurnOnされて制御ノードN1の電圧レベルを調節するようになる。また、第2書き込み制御コードRESETPの制御を受けるNMOSトランジスターMN7は第2書き込み制御コードRESETPが活性化された時、ターンオンTurnOnされて制御ノードN1の電圧レベルを調節するようになる。この時、第1書き込み制御コードSETP<N:0>は周期的にアップデートされる信号であり、第2書き込み制御コードRESETPはパルス形態で入力される信号である。電流駆動部420は、制御ノードN1の電圧レベルに対応する大きさを有するプログラミング電流パルスI_PGMを出力端N2に駆動する。この時、プログラミング電流パルスI_PGMは、第1書き込み制御コードSETP<N:0>に対応する第1プログラミング電流パルスと第2書き込み制御コードRESETPに対応する第2プログラミング電流パルスとに区分することができる。選択部430は、電流駆動部420から駆動されるプログラミング電流パルスI_PGMを複数の選択信号YSW<0:3>に対応する該当ビットラインBL0~BL3に出力する。図13は、図12のデータ書き込み部から出力されるプログラミング電流パルスを表した図面である。図13を参照すると、第2プログラミング電流パルスは短い時間の間、溶融化温度より高い形態で駆動され、第1プログラミング電流パルスは初期第1パルス区間t1の間、溶融化温度に近接するように駆動されるが、第2パルス区間t2の間漸進的に小さくなる。参考として、図面で第2プログラミング電流パルスは非晶質化パルスAmorphizingpulseとして図示されており、第1プログラミング電流パルスは結晶化パルスCrystallizingpulseとして図示されている。実施形態で説明した通り、区間制御信号QSSETPのパルシング時点を調節すると初期第1プログラミング電流パルスI_PGMの駆動時間t1を調節できる。すなわち、初期第1プログラミング電流パルスI_PGMの駆動時間t1を調節してメモリセルの結晶特性を変化させることができる。詳述した実施形態のように区間制御信号QSSETPの活性化時点を調節するためにカウンター部を利用する方式は回路の大きさを減少させることができる。また、第1プログラミング電流パルスの第1パルス区間の持続時間t1を調節することによってプログラミング動作をより正確に遂行することができる。第1パルス区間の持続時間t1は、図4の実施形態のように固定された時間を有するように構成されることができ、また、図5の実施形態のように設定コードSCODE<N:1>を通して調節できるように構成されることができる。以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接に関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を表すためのアクティブハイActiveHighまたは、アクティブローActiveLowの構成は実施形態によって変わることができる。また、本発明の技術的思想を明確に説明するために第1書き込み制御コードのビット数を限定したが、これは実施形態により調節できる。このような実施の変更による具体的な説明は非常に事例の数が多く、これに対する変更は通常の専門家ならば誰でも容易に類推できるのでそれに対する列挙は省略する。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。