"入力信号の反転信号を第1のノードに出力し、前記入力信号の非反転信号を第2のノードに出力する単相/差動変換回路と、前記第1のノードの信号を第3のノードの信号でマスキングして第4のノードに出力し、前記第2のノードの信号を第5のノードの信号でマスキングして第6のノードに出力するマスキング回路と、前記第4のノードの信号の変化又は前記第6のノードの信号の変化によって第7のノードの信号と第8のノードの信号を変化させるSRFFからなるラッチ回路と、前記第7のノードの信号を第1の時間だけ遅延させて前記第5ノードに出力し、且つ前記第8ノード信号を前記第1の時間だけ遅延させて前記第3のノードに出力する遅延回路とを具備し、前記第8のノード又は前記第7のノードの信号を出力信号としたことを特徴とするグリッジ処理回路。請求項1に記載のグリッジ処理回路において、前記遅延回路の前記第1の時間は、前記出力信号が入力する後段回路の貫通電流防止用のマスク時間と同じかそれより長いことを特徴とするグリッジ処理回路。請求項1又は2に記載のグリッジ処理回路において、前記マスキング回路は、前記第5のノードの信号が第1の論理のとき前記第2のノードの信号の如何に拘わらず第6のノードの信号を第2の論理にし、前記第3のノードの信号が第1の論理のとき前記第1のノードの信号の如何に拘わらず第4のノードの信号を第2の論理にすることを特徴とするグリッジ処理回路。請求項1、2又は3に記載のグリッジ処理回路において、前記ラッチ回路は、前記第4のノードが第2の論理から第1の論理に変化するとき前記第7のノードを第2の論理にするとともに前記第8のノードを第1の論理にし、前記第6のノードが第2の論理から第1の論理に変化するとき前記第7のノードを第1の論理にするとともに前記第8のノードを第2の論理にすることを特徴とするグリッジ処理回路。請求項1、2、3又は4に記載のグリッジ処理回路において、前記第7および第8のノードの一方にインピーダンス変換回路を接続し、他方に該インピーダンス変換回路の入力インピーダンスと等しい負荷容量発生回路を接続したことを特徴とするグリッジ処理回路。しかし、上記のような特許文献1に記載のものでは、遅延素子に取り込むタイミングを誤ると、誤ったデータをホールドする欠点があった。また、特許文献2~4に記載のものでは、信号線にローパスフィルタが入ることで、伝搬遅延が生じる欠点があった。特に負帰還の経路に入れる場合には、位相余裕度を損なう欠点となっていた。更に、特許文献5に記載のものは、信号よりも十分に高い周波数のクロックが必要となる欠点があった。本発明の目的は、上記したようなグリッジを除去するのではなく、そのパルス幅を十分に伸張させて後段回路で貫通電流が発生しないようにしたグリッジ処理回路を提供することである。上記目的を達成するために、請求項1にかかる発明のグリッジ処理回路は、入力信号の反転信号を第1のノードに出力し、前記入力信号の非反転信号を第2のノードに出力する単相/差動変換回路と、前記第1のノードの信号を第3のノードの信号でマスキングして第4のノードに出力し、前記第2のノードの信号を第5のノードの信号でマスキングして第6のノードに出力するマスキング回路と、前記第4のノードの信号の変化又は前記第6のノードの信号の変化によって第7のノードの信号と第8のノードの信号を変化させるSRFFからなるラッチ回路と、前記第7のノードの信号を第1の時間だけ遅延させて前記第5ノードに出力し、且つ前記第8ノード信号を前記第1の時間だけ遅延させて前記第3のノードに出力する遅延回路とを具備し、前記第8のノード又は前記第7のノードの信号を出力信号としたことを特徴とする。請求項2にかかる発明は、請求項1に記載のグリッジ処理回路において、前記遅延回路の前記第1の時間は、前記出力信号が入力する後段回路の貫通電流防止用のマスク時間と同じかそれより長いことを特徴とする。請求項3にかかる発明は、請求項1又は2に記載のグリッジ処理回路において、前記マスキング回路は、前記第5のノードの信号が第1の論理のとき前記第2のノードの信号の如何に拘わらず第6のノードの信号を第2の論理にし、前記第3のノードの信号が第1の論理のとき前記第1のノードの信号の如何に拘わらず第4のノードの信号を第2の論理にすることを特徴とする。請求項4にかかる発明は、請求項1、2又は3に記載のグリッジ処理回路において、前記ラッチ回路は、前記第4のノードが第2の論理から第1の論理に変化するとき前記第7のノードを第2の論理にするとともに前記第8のノードを第1の論理にし、前記第6のノードが第2の論理から第1の論理に変化するとき前記第7のノードを第1の論理にするとともに前記第8のノードを第2の論理にすることを特徴とする。請求項5にかかる発明は、請求項1、2、3又は4に記載のグリッジ処理回路において、前記第7および第8のノードの一方にインピーダンス変換回路を接続し、他方に該インピーダンス変換回路の入力インピーダンスと等しい負荷容量発生回路を接続したことを特徴とする。本発明のグリッジ処理回路によれば、グリッジのパルス幅を遅延回路の遅延時間だけ伸張できるので、そのグリッジ処理回路の出力信号を後段のプリドライバ回路に出力しても、そのプリドライバ回路での貫通電流発生を防止可能となる。また、信号線路内にローパスフィルタを必要としないため、負帰還の回路に入れた場合でも系を安定化できる。更に、クロックが不要であるため、別途発振回路を設ける必要もない。<本発明の原理>図1に本発明のグリッジ処理回路100の原理構成を示す。本発明のグリッジ処理回路100は、単相/差動変換回路10、マスキング回路20、ラッチ回路30、および遅延回路40を備える。単相/差動変換回路10は、入力端子INの入力信号を反転した反転信号をノードN1に出力し、非反転の信号をノードN2に出力する。マスキング回路20は、ノードN1の信号をノードN3の信号によりマスキングしてノードN4に出力し、ノードN2の信号をノードN5の信号によりマスキングしてノードN6に出力する。ラッチ回路30は、ノードN4の信号の変化又はノードN6の信号の変化によってノードN7の信号とノードN8の信号を変化させるSRFFセットリセットフリップフロップで構成されている。遅延回路40は、ノードN7の信号を時間T0だけ遅延してノードN5に出力し、ノードN8の信号を時間T0だけ遅延してノードN3に出力する。この遅延時間T0は、図9で説明したプリドライバ回路200の遅延素子DL3,DL4の遅延時間T1と同じか又はそれより長く設定されている。このグリッジ処理回路100では、入力端子INに遅延回路40における遅延時間T0よりも長い時間幅のパルスが入力したときは、ラッチ回路30のホールド期間中に信号が変化せず、ノードN8の出力信号は入力端子INの入力信号と同じ波形になり、ノードN7の出力信号の波形は入力端子INの入力信号を反転した波形となる。しかし、入力端子INに遅延回路40における遅延時間T0よりも短い時間幅のパルスが入力したときは、ラッチ回路30でホールドされた信号が出力するため、ノードN7,N8の出力信号の波形は遅延時間T0のパルス幅に整形されて出力する。これにより、遅延時間T0よりも短いパルス幅のグリッジが入力されても、そのグリッジはパルス幅が時間T0≧T1に伸張されて出力されることになるため、ノードN8の信号をプリドライバ回路に入力しても、そこで貫通電流を発生させる恐れはない。<第1の実施例>図2に本発明の第1の実施例のグリッジ処理回路100を示す。単相/差動変換回路10は、インバータINV1,INV2からなり、入力端子11に入力した信号がインバータINV1で反転され反転信号としてノードN1に出力し、インバータINV2で更に反転され非反転信号としてノードN2に出力する。このとき、入力信号INは、インバータINV1,INV2によってインピーダンス変換されてノードN1,N2に出力する。マスキング回路20は、ノードN2の信号をノードN5の信号でマスキングしてノードN6に出力するナンド回路NAND1と、ノードN1の信号をノードN3の信号でマスキングしてノードN4に出力するナンド回路NAND2とを備える。すなわち、ナンド回路NAND1はノードN5の信号がLのときはノードN2の信号如何に拘わらずHの信号をノードN6に出力するが、ノードN5の信号がHのときはノードN2の信号を反転させてノードN6に出力する。また、ナンド回路NAND2はノードN3の信号がLのときはノードN1の信号如何に拘わらずHの信号をノードN4に出力するが、ノードN3の信号がHのときはノードN1の信号を反転させてノードN4に出力する。ラッチ回路30は、ナンド回路NAND3,NAND4からなるSRFFで構成され、ノードN4の信号がH→Lに変化するとき、ノードN7の信号をHに、ノードN8の信号をLに変化させる。また、ノード6の信号がH→Lに変化するとき、ノードN7の信号をLに、ノードN8の信号をHに変化させる。遅延回路40は、ノードN8の信号を時間T0だけ遅延してノードN3に出力する遅延素子DL2と、ノードN7の信号を時間T0だけ遅延してノードN5に出力する遅延素子DL1とを備える。次に図8の波形図を使用して動作を説明する。1ノードの論理が、N7≠N5、N8≠N3の条件のとき、1-1N7=H、N8=Lの場合はN5=L、N3=Hであり、マスキング回路20はノードN2がいずれの論理になってもN6=Hに固定され、ノードN4はノードN1の信号の反転信号となるが、ラッチ回路30は、ノードN4がL、Hのいずれになっても、N7=H、N8=Lを保持する。1-2N7=L、N8=Hの場合はN5=H、N3=Lであり、マスキング回路20はノードN1がいずれの論理になってもN4=Hに固定され、ノードN6はノードN2の信号の反転信号となるが、ラッチ回路30は、ノードN6がL、Hのいずれになっても、N7=L、N8=Hを保持する。1-3この結果、ノードN1,N2に信号を生成する入力端子11の信号がH,Lのいずれに変化しても、ラッチ回路30のノードN7,N8はその論理が保持される。2ノードの論理が、N7=N5、N8=N3の条件のとき、2-1N7=H、N8=Lの場合は、N5=H、N3=Lであり、マスキング回路20はノードN1がいずれの論理であってもN4=Hに固定され、ノードN6は入力端子11の論理の反転信号となり、ラッチ回路30に書き込み可能となる。このときは、N6=HになってもN8=L→Lであるが、N6=LになればN8=L→Hに変化する。2-2N7=L、N8=Hの場合は、N5=L、N3=Hであり、マスキング回路20はノードN2がいずれの論理であってもN6=Hに固定され、ノードN4は入力端子11の論理の反転信号となり、ラッチ回路30に書き込み可能となる。このときは、N4=HになってもN7=L→Lであるが、N4=LになればN7=L→Hに変化する。2-3この結果、ノードN1,N2に信号を生成する入力端子11の信号を、ラッチ回路30に書き込む動作が行われる。以上により、ノードN7,N8には、図8に示すように、入力端子11に入力する入力信号のパルス幅が遅延素子DL1,DL2の遅延時間T0よりも長いパルス幅Taの信号はそのパルス幅Taで出力するが、遅延時間T0よりも短いパルス幅Tbの信号はその遅延時間T0にまで伸張されてから、出力する。<第2の実施例>図3に第2の実施例のグリッジ処理回路100Aを示す。ここでは、図2におけるグリッジ処理回路100のナンド回路NAND1~NAND4を、ノア回路NOR1~NOR4に置き換えて、マスキング回路20A、ラッチ回路30Aを構成している。全体の動作は、図2で説明したものと同じである。<第3の実施例>図4に、図2のグリッジ処理回路100のノードN8にインピーダンス変換回路50を接続して出力信号を取り出すようにした第3の実施例を示す。インピーダンス変換回路50は、インバータINV3と、マスキング回路20やラッチ回路30のナンド回路NAND1~4と同じナンド回路NAND5とで構成されていて、これにより立ち上がりと立ち下がりの伝播遅延を同一に近づけることができる。また、大きな容量の負荷を駆動可能となる。<第4の実施例>図5に、図3のグリッジ処理回路100AのノードN8にインピーダンス変換回路50Aを接続して出力信号を取り出すようにした第4の実施例を示す。インピーダンス変換回路50Aは、インバータINV4と、マスキング回路20Aやラッチ回路30Aのノア回路NOR1~4と同じノア回路NOR5とで構成されていて、これにより立ち上がりと立ち下がりの伝播遅延を同一に近づけることができる。また、大きな容量の負荷を駆動可能となる。<第5の実施例>図6に、図4のグリッジ処理回路100のノードN7に負荷容量発生回路60を接続して、ノードN7,N8の負荷容量をバランスさせた第6の実施例を示す。負荷容量発生回路60は、ナンド回路NAND6で構成されている。<第6の実施例>図7に、図5のグリッジ処理回路100AのノードN7に負荷容量発生回路60Aを接続して、ノードN7,N8の負荷容量をバランスさせた第7の実施例を示す。負荷容量発生回路60Aは、ノア回路NOR6で構成されている。"