"容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、第1の定電圧を供給する第1の定電位線と、前記出力端に一方の電流端子が接続され、前記第1の定電位線に他方の電流端子が接続された第1のトランジスタと、入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第1のトランジスタの制御端子に接続された第1の変圧器と、前記第1の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、前記第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、前記出力端に一方の電流端子が接続され、前記第2の定電位線に他方の電流端子が接続された第2のトランジスタと、入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第2のトランジスタの制御端子に接続された第2の変圧器と、前記第2の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端とを備え、前記第1及び第2のパルス電圧によって前記第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第1及び第2のトランジスタそれぞれの閾値電圧以上であることを特徴とする、容量性負荷駆動回路。容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、第1の定電圧を供給する第1の定電位線と、前記出力端と前記第1の定電位線との間に直列に接続されたM個Mは2以上の整数の第1のトランジスタと、入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記M個の第1のトランジスタそれぞれの制御端子に接続されたM個の第1の変圧器と、前記M個の第1の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、前記第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、前記出力端と前記第2の定電位線との間に直列に接続されたN個Nは2以上の整数の第2のトランジスタと、入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記N個の第2のトランジスタそれぞれの制御端子に接続されたN個の第2の変圧器と、前記N個の第2の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端と、を備え、前記第1及び第2のパルス電圧によって前記第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第1及び第2のトランジスタそれぞれの閾値電圧以上であることを特徴とする、容量性負荷駆動回路。前記M個の第1の変圧器及び前記N個の第2の変圧器の前記入力側コイルの他端が、互いに共通の第3の定電位線に接続されていることを特徴とする、請求項2に記載の容量性負荷駆動回路。請求項1~3の何れか一項に記載された容量性負荷駆動回路の構成を各々備える第1及び第2の駆動回路を備え、前記第1の駆動回路の前記出力端が前記容量性負荷の一方の電極に接続されており、前記第2の駆動回路の前記出力端が前記容量性負荷の他方の電極に接続されていることを特徴とする、容量性負荷駆動回路。前記第1及び第2の駆動回路が、互いに共通の前記第1の定電位線、及び互いに共通の前記第2の定電位線を備えていることを特徴とする、請求項4に記載の容量性負荷駆動回路。前記容量性負荷が、電気光学効果を利用する変調素子であることを特徴とする、請求項1~5のいずれか一項に記載の容量性負荷駆動回路。例えばピコ秒からフェムト秒程度のパルス幅を有する超短パルス光を増幅する光増幅装置として、再生増幅器がある。再生増幅器は、光増幅媒質を光路上に含む共振器内部に超短パルス光を閉じ込め、一定時間後に、光増幅媒質により増幅された超短パルス光を共振器から取り出すものである。このような再生増幅器においては、共振器内部に超短パルス光をタイミング良く閉じ込め、取り出すための仕組みが必要となる。この仕組みのために用いられるのが、結晶の電気光学効果によって超短パルス光の偏光状態を変化させる、ポッケルスセル等の電気光学変調素子である。このような電気光学変調素子と偏光ビームスプリッタとを共振器内の光路上に配置し、定常状態では種光の偏光が常時回転するようにしておく。種光シードレーザの入力タイミングに同期して電圧を印加すると、このタイミングで共振器内に入射していた種光の偏光が回転しなくなるため、共振器内部に閉じ込められる。また、一定時間後に印加した電圧を解除すると、光増幅媒質により増幅された超短パルス光の偏光が回転し、偏光ビームスプリッタを介して取り出される。通常、ポッケルスセル等の電気光学変調素子は、立ち上がり及び立ち下がり時間が数ナノ秒から数十ナノ秒である数kV程度の高電圧パルスによって駆動される。しかしながら、一般的な駆動回路では、一定形状の高電圧パルスしか発生させることができないため、再生増幅器に発生させるパルス光を様々な条件に適応させたいという要求に応えることが難しい。例えば、本発明者の研究によれば、高出力のレーザ光を用いた材料加工において、加工対象材料の種類に応じてパルス光の時間幅を任意に変更することにより、最適な加工結果を実現できる。そして、本発明者の研究によって、パルス光の時間幅を任意に変更するためには、電気光学変調素子に印加する高電圧パルスの波形を階段状とし、その段数や各段の電圧変化量、更には各段の時間幅を様々に変更すると良いことが判明した。しかし、従来の駆動回路では、高電圧パルスの波形に対してこのような様々な変更を行うことは難しい。なお、特許文献1に記載された階段波発生回路は、抵抗分圧によって階段波パルスを発生させるので、階段波パルスの各段の電圧レベルは抵抗の分圧比によって定まり、段数や各段の電圧変化量を変更することは困難である。また、特許文献2に記載された階段波発生回路は、増幅器によって階段波パルスを発生させるので、段数や各段の電圧変化量をポッケルスセル等の電気光学変調素子の駆動に要求されるような、数ナノ秒から数十ナノ秒の高速の立ち上がり及び立ち下がり時間で変更することは困難である。本発明は、このような問題点に鑑みてなされたものであり、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することが可能な容量性負荷駆動回路を提供することを目的とする。上述した課題を解決するために、本発明による第1の容量性負荷駆動回路は、容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを出力端から選択的に出力することにより容量性負荷を駆動する回路であって、1第1の定電圧を供給する第1の定電位線と、2出力端に一方の電流端子が接続され、第1の定電位線に他方の電流端子が接続された第1のトランジスタと、3入力側コイル及び出力側コイルを有し、出力側コイルが第1のトランジスタの制御端子に接続された第1の変圧器と、4第1の変圧器の入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、5第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、6出力端に一方の電流端子が接続され、第2の定電位線に他方の電流端子が接続された第2のトランジスタと、7入力側コイル及び出力側コイルを有し、出力側コイルが第2のトランジスタの制御端子に接続された第2の変圧器と、8第2の変圧器の入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端とを備える。そして、第1及び第2のパルス電圧によって第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、第1及び第2のトランジスタそれぞれの閾値電圧以上であることを特徴とする。また、本発明による第2の容量性負荷駆動回路は、容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを出力端から選択的に出力することにより容量性負荷を駆動する回路であって、1第1の定電圧を供給する第1の定電位線と、2出力端と第1の定電位線との間に直列に接続されたM個Mは2以上の整数の第1のトランジスタと、3入力側コイル及び出力側コイルを各々有し、出力側コイルがM個の第1のトランジスタそれぞれの制御端子に接続されたM個の第1の変圧器と、4M個の第1の変圧器それぞれの入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、5第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、6出力端と第2の定電位線との間に直列に接続されたN個Nは2以上の整数の第2のトランジスタと、7入力側コイル及び出力側コイルを各々有し、出力側コイルがN個の第2のトランジスタそれぞれの制御端子に接続されたN個の第2の変圧器と、8N個の第2の変圧器それぞれの入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端とを備える。そして、第1及び第2のパルス電圧によって第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、第1及び第2のトランジスタそれぞれの閾値電圧以上であることを特徴とする。これら第1及び第2の容量性負荷駆動回路は、次のように動作することができる。階段状の高電圧パルスを生成する際には、第1の入力端に対して第1のパルス電圧が複数回にわたって入力される。これにより、第1のトランジスタが複数回にわたって断続的にオン状態となり、第1のパルス電圧のピーク電圧値に比例する大きさの電流が、第1のパルス電圧の時間幅と同じ時間だけ容量性負荷例えばポッケルスセルといった電気光学変調素子などに供給され、容量性負荷の一方の電極に蓄積される。このとき、出力端から出力される電圧値すなわち容量性負荷の電極電位は、各電流の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初の第1のパルス電圧が入力されると、出力端における電圧値は、電流の大きさと時間幅との積に応じた値となる。次に、所定の時間間隔を置いて2回目の第1のパルス電圧が入力されると、出力端における電圧値は、電流の大きさと時間幅との積に応じた電圧値を先の電圧値に加えた値となる。このように、第1のパルス電圧が入力される毎に、出力端における電圧値が階段状に増加する。その後、第2の入力端に対して第2のパルス電圧が複数回にわたって入力される。これにより、第2のトランジスタが複数回にわたって断続的にオン状態となり、第2のパルス電圧のピーク電圧値に比例する大きさの電流が、第2のパルス電圧の時間幅と同じ時間だけ容量性負荷から流出する。このとき、出力端における電圧値は、電流の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初の第2のパルス電圧が入力されると、出力端における電圧値は、先に述べた電圧値から、電流の大きさと時間幅との積に応じた電圧値を差し引いた値となる。次に、所定の時間間隔を置いて2回目の第2のパルス電圧が入力されると、出力端における電圧値は、先の電圧値から、電流の大きさと時間幅との積に応じた電圧値を差し引いた値となる。このように、第2のパルス電圧が入力される毎に、出力端における電圧値が階段状に減少する。このように、第1及び第2の容量性負荷駆動回路では、第1及び第2の入力端に入力される第1及び第2のパルス電圧により、出力端において階段状の高電圧パルスが生成される。そして、第1及び第2のパルス電圧のピーク電圧や時間幅を変更することで階段状の高電圧パルスの各段の電圧変化量を任意に変更することができ、また、第1及び第2のパルス電圧の時間間隔を変更することで階段状の高電圧パルスの各段の時間幅を任意に変更することができる。すなわち、第1及び第2の容量性負荷駆動回路によれば、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することができる。なお、第1及び第2の容量性負荷駆動回路によれば、第1及び第2のパルス電圧を、第1及び第2のトランジスタのゲート閾値電圧以上の高い値に設定し、容量性負荷の充電及び放電をそれぞれ1回のパルスで完了させることにより、高速の立ち上がり立ち下がり特性を有する矩形波を生成することも可能である。また、第2の容量性負荷駆動回路において、M個の第1の変圧器及びN個の第2の変圧器の入力側コイルの他端は、互いに共通の第3の定電位線に接続されていてもよい。また、本発明による第3の容量性負荷駆動回路は、上述した何れかの容量性負荷駆動回路の構成を各々備える第1及び第2の駆動回路を備え、第1の駆動回路の出力端が容量性負荷の一方の電極に接続されており、第2の駆動回路の出力端が容量性負荷の他方の電極に接続されていることを特徴とする。このように、容量性負荷の一対の電極の双方に対して階段波状もしくは矩形波状の電圧を個別に与えることにより、容量性負荷の両端電圧の変化量を、より大きく例えば2倍にすることができる。また、第3の容量性負荷駆動回路において、第1及び第2の駆動回路は、互いに共通の第1の定電位線、及び互いに共通の第2の定電位線を備えてもよい。これにより、容量性負荷駆動回路を小型化することができる。また、第1~第3の容量性負荷駆動回路において、容量性負荷は、電気光学効果を利用する変調素子であってもよい。なお、本発明による各容量性負荷駆動回路は、ポッケルスセル等の電気光学変調素子のほか、一定の容量を有する様々な負荷の駆動に適用されることができる。本発明による容量性負荷駆動回路によれば、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することができる。以下、添付図面を参照しながら本発明による容量性負荷駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。第1の実施の形態図1は、本発明の第1実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。図1に示されるように、この容量性負荷駆動回路1Aは、容量性負荷52に接続される出力端11と、パルス電圧生成回路54に接続される第1の入力端12a及び第2の入力端12bとを備えている。容量性負荷駆動回路1Aは、入力端12a,12bから入力されたパルス信号に基づいて、階段波及び矩形波の何れかを出力端11から選択的に出力することによって、容量性負荷52を駆動する。容量性負荷52は、例えば電気光学効果を利用する変調素子であり、一例ではポッケルスセルである。本実施形態の容量性負荷駆動回路1Aは、第1のスイッチング回路20と、第2のスイッチング回路30と、第1の高電圧電源41と、第2の高電圧電源42とを備えている。第1の高電圧電源41は、本実施形態における第1の定電位線であって、例えば1000ボルト以上の定電圧を供給する。第1のスイッチング回路20は、パルス電圧生成回路54から入力端12aを介して入力される第1のパルス電圧VP1を受けるとともに、第1の高電圧電源41から第1の定電圧電圧VHの供給を受ける。第1のスイッチング回路20は、第1のパルス電圧VP1に応じて電流I1を流す。第1のスイッチング回路20を流れる電流I1は、第1のパルス電圧VP1のパルス時間幅に応じた時間幅を有し、且つ第1のパルス電圧VP1のパルス電圧に応じた大きさを有する。電流I1は、第1の高電圧電源41から第1のスイッチング回路20及び出力端11を介して容量性負荷52の一方の電極に入力され、該一方の電極において蓄積する。なお、本実施形態では、容量性負荷52の他方の電極は定電位線例えば基準電位線に接続されている。第2のスイッチング回路30は、パルス電圧生成回路54から入力端12bを介して入力される第2のパルス電圧VP2を受けるとともに、第2の高電圧電源42から第1の定電圧より低い第2の定電圧電圧VL<VHの供給を受ける。第2のスイッチング回路30は、第2のパルス電圧VP2に応じて電流I2を流す。第2のスイッチング回路30を流れる電流I2は、第2のパルス電圧VP2のパルス時間幅に応じた時間幅を有し、且つ第2のパルス電圧VP2のパルス電圧に応じた大きさを有する。電流I2は、容量性負荷52の一方の電極から出力端11及び第2のスイッチング回路30を介して第2の高電圧電源42へ流れる。なお、第2の高電圧電源42は、本実施形態における第2の定電位線である。図2は、本実施形態に係る容量性負荷駆動回路1Aの第1の具体例を示す回路図である。図2に示されるように、第1のスイッチング回路20は、高耐圧の第1のトランジスタ本実施形態ではFET21と、第1の変圧器22と、第1の容量素子コンデンサ23とを含んで構成されている。第1のFET21は、第1の高電圧電源41と出力端11との間に直列に接続されており、第1の高電圧電源41から出力端11を介して容量性負荷52へ流れる電流I1を制御する。具体的には、第1のFET21の一方の電流端子本実施形態ではソースは出力端11に接続されており、他方の電流端子本実施形態ではドレインは第1の高電圧電源41に接続されている。第1の変圧器22は、低電圧領域と高電圧領域とを相互に絶縁するためのものであり、例えば絶縁トランスによって構成される。第1の変圧器22は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、第1の容量素子23を介して第1の入力端12aに接続されており、入力側コイルの他端は基準電位線第3の定電位線40に接続されている。なお、ここでいう基準電位とは、例えば接地電位である。また、出力側コイルの一端は、第1のFET21の制御端子ゲートに接続されており、出力側コイルの他端は、第1のFET21のソースに接続されている。このような構成において、第1の入力端12aに第1のパルス電圧VP1が入力されると、第1の容量素子23を第1のパルス電圧VP1の成分のみが通過し、直流成分が除去される。そして、この第1のパルス電圧VP1により、第1の変圧器22を介して第1のFET21のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第1のパルス電圧VP1のパルス時間幅と同じ時間幅を有し、第1のパルス電圧VP1のパルス電圧に比例する電圧を有する。これにより、第1のFET21のドレイン-ソース間に、第1のパルス電圧VP1のパルス電圧に比例する大きさの電流I1が流れる。また、図2に示されるように、第2のスイッチング回路30は、第1のスイッチング回路20と同様に、高耐圧の第2のトランジスタ本実施形態ではFET31と、第2の変圧器32と、第2の容量素子コンデンサ33とを含んで構成されている。第2のFET31は、第2の高電圧電源42と出力端11との間に直列に接続されており、容量性負荷52から出力端11を介して第2の高電圧電源42へ流れる電流I2を制御する。具体的には、第2のFET31の一方の電流端子本実施形態ではドレインは出力端11に接続されており、他方の電流端子本実施形態ではソースは第2の高電圧電源42に接続されている。第2の変圧器32は、低電圧領域と高電圧領域とを相互に絶縁するためのものであり、例えば絶縁トランスによって構成される。第2の変圧器32は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、第2の容量素子33を介して第2の入力端12bに接続されており、入力側コイルの他端は基準電位線第3の定電位線40に接続されている。なお、この基準電位線40は、第1のスイッチング回路20において第1の変圧器22の入力側コイルが接続される基準電位線40と共通の配線とすることができる。また、出力側コイルの一端は、第2のFET31の制御端子ゲートに接続されており、出力側コイルの他端は、第2のFET31のソースに接続されている。このような構成において、第2の入力端12bに第2のパルス電圧VP2が入力されると、第2の容量素子33を第2のパルス電圧VP2の成分のみが通過し、直流成分が除去される。そして、この第2のパルス電圧VP2により、第2の変圧器32を介して第2のFET31のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第2のパルス電圧VP2のパルス時間幅と同じ時間幅を有し、第2のパルス電圧VP2のパルス電圧に比例する電圧を有する。これにより、第2のFET31のドレイン-ソース間に、第2のパルス電圧VP2のパルス電圧に比例する大きさの電流I2が流れる。なお、図2に示されるように、第1の高電圧電源41及び第2の高電圧電源42は、電荷供給用高耐圧コンデンサ41a及び42aをそれぞれ有しても良い。コンデンサ41aは、電圧VHを供給する配線と基準電位線との間に接続され、電流I1のための電荷を配線に提供する。また、コンデンサ42aは、電圧VLを供給する配線と基準電位線との間に接続され、電流I2のための電荷を配線に提供する。また、図2に示されるように、第2の高電圧電源42と出力端11との間には、高耐圧抵抗43が接続されても良い。この高耐圧抵抗43によって、第2の高電圧電源42の電圧VLを出力端11における基準電圧とすることができる。更に、パルス電圧VP1,VP2が入力端12a、12bに長時間入力されない場合に、出力端11の電圧がVLとなり、容量性負荷52にかかる電位差が0となるので、パルス電圧生成回路54図1参照の不調時に、容量性負荷駆動回路1Aや容量性負荷52を含む装置全体を安全に停止させることができる。図3は、本実施形態に係る容量性負荷駆動回路1Aの第2の具体例を示す回路図である。図3に示される構成例と図2に示される構成例との相違点は、スイッチング回路の構成である。本例において、第1のスイッチング回路20は、M個Mは2以上の整数の第1のFET21と、M個の第1の変圧器22と、M個の第1の容量素子23とを含んで構成されている。なお、図3には、M=4である場合の回路が示されている。M個の第1のFET21は、第1の高電圧電源41と出力端11との間に直列に接続されており、第1の高電圧電源41から出力端11を介して容量性負荷52へ流れる電流I1を制御する。具体的には、第1のFET21のドレイン及びソースのうち一方と、その第1のFET21と隣り合う第1のFET21のドレイン及びソースのうち他方とが互いに接続されている。また、この直列回路の一端に位置する第1のFET21のドレイン及びソースのうち一方本実施形態ではソースが出力端11に接続されており、他端に位置する第1のFET21のドレイン及びソースのうち他方本実施形態ではドレインが第1の高電圧電源41に接続されている。M個の第1の変圧器22は、例えば絶縁トランスによって構成され、M個の第1のFET21にそれぞれ一対一で対応して設けられている。各第1の変圧器22は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、M個の第1の容量素子23それぞれを介して第1の入力端12aに接続されており、入力側コイルの他端は共通の基準電位線40に接続されている。また、出力側コイルの一端は、当該第1の変圧器22と対応する第1のFET21のゲートに接続されており、出力側コイルの他端は、その第1のFET21のソースに接続されている。このような構成において、第1の入力端12aに第1のパルス電圧VP1が入力されると、この第1のパルス電圧VP1の成分のみがM個の第1の容量素子23それぞれを通過し、M個の第1の変圧器22それぞれを介してM個の第1のFET21のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第1のパルス電圧VP1のパルス時間幅と同じ時間幅を有し、第1のパルス電圧VP1のパルス電圧に比例する電圧を有する。これにより、M個の第1のFET21のドレイン-ソース間に、第1のパルス電圧VP1のパルス電圧に比例する大きさの電流I1が流れる。また、図3に示されるように、第2のスイッチング回路30は、N個Nは2以上の整数の第2のFET31と、N個の第2の変圧器32と、N個の第2の容量素子33とを含んで構成されている。なお、図3には、N=4である場合の回路が示されているが、Nの値は上述したMと異なっていてもよい。N個の第2のFET31は、出力端11と第2の高電圧電源42との間に直列に接続されており、容量性負荷52から出力端11を介して第2の高電圧電源42へ流れる電流I2を制御する。具体的には、第2のFET31のドレイン及びソースのうち一方と、その第2のFET31と隣り合う第2のFET31のドレイン及びソースのうち他方とが互いに接続されている。また、この直列回路の一端に位置する第2のFET31のドレイン及びソースのうち一方本実施形態ではドレインが出力端11に接続されており、他端に位置する第2のFET31のドレイン及びソースのうち他方本実施形態ではソースが第2の高電圧電源42に接続されている。N個の第2の変圧器32は、例えば絶縁トランスによって構成され、N個の第2のFET31にそれぞれ一対一で対応して設けられている。各第2の変圧器32は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、N個の第2の容量素子33それぞれを介して第2の入力端12bに接続されており、入力側コイルの他端は共通の基準電位線40に接続されている。また、出力側コイルの一端は、当該第2の変圧器32と対応する第2のFET31のゲートに接続されており、出力側コイルの他端は、その第2のFET31のソースに接続されている。このような構成において、第2の入力端12bに第2のパルス電圧VP2が入力されると、この第2のパルス電圧VP2の成分のみがN個の第2の容量素子33それぞれを通過し、N個の第2の変圧器32それぞれを介してN個の第2のFET31のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第2のパルス電圧VP2のパルス時間幅と同じ時間幅を有し、第2のパルス電圧VP2のパルス電圧に比例する電圧を有する。これにより、N個の第2のFET31のドレイン-ソース間に、第2のパルス電圧VP2のパルス電圧に比例する大きさの電流I2が流れる。以上の構成を備える容量性負荷駆動回路1Aの動作について説明する。本実施形態の容量性負荷駆動回路1Aは、以下に説明する2つの動作モード階段波生成モード、矩形波生成モードで動作することができる。<階段波生成モード>図4は、階段波生成モードにおける容量性負荷駆動回路1Aの動作を模式的に示す図である。また、図5aは入力端12aに入力される電圧の時間波形を示しており、図5bは入力端12bに入力される電圧の時間波形を示しており、図5cは出力端11における電圧の時間波形を示している。なお、図4において、一又は複数のFET21,31が模式的に一つのスイッチとして示されている。また、図5a~図5cにおいて、横軸は時間を示しており、そのスケールは各図において一致している。一方、縦軸は電圧を示しているが、そのスケールは各図において必ずしも一致していない。特に、図5cに示される出力端11の電圧は、図5a及び図5bに示される入力端12a,12bの電圧よりも格段に大きい。階段波生成モードでは、パルス電圧VP1及びVP2のピーク電圧を、第1及び第2のFET21,31のゲート閾値電圧以上の低い値に設定することにより、パルス1回当たりの電流量を制限する。そして、容量性負荷52の一方の電極に対し、複数回に分けて電荷を少量ずつ充放電することにより、階段波パルスを生成する。具体的には、図5aに示されるように、まずパルス電圧生成回路54からパルス電圧VP1が複数回図5aでは3回にわたって入力される。第1のスイッチング回路20では、これらのパルス電圧VP1に応じて、複数回にわたって第1のFET21がオン状態となり、パルス電圧VP1のピーク電圧値に比例する大きさの電流I11~I13が、パルス電圧VP1の時間幅と同じ時間だけ容量性負荷52に供給され、容量性負荷52の一方の電極に蓄積される。このとき、図5cに示されるように、出力端11から出力される電圧値すなわち容量性負荷52の電極電位は、電流I11~I13の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初のパルス電圧VP1が入力されると、出力端11における電圧値は、電流I11の大きさと時間幅との積に応じた電圧値を電圧値VLに加えた電圧値V1となる。次に、所定の時間間隔を置いて2回目のパルス電圧VP1が入力されると、出力端11における電圧値は、電流I12の大きさと時間幅との積に応じた電圧値を電圧値V1に加えた電圧値V2となる。そして、更に所定の時間間隔を置いて3回目のパルス電圧VP1が入力されると、出力端11における電圧値は、電流I13の大きさと時間幅との積に応じた電圧値を電圧値V2に加えた電圧値V3となる。なお、階段波パルスのピーク電圧である電圧値V3は、電圧VHと電圧VLとの電位差に近いすなわち、容量性負荷52が飽和していることが望ましい。その後、図5bに示されるように、パルス電圧生成回路54からパルス電圧VP2が複数回図5aでは2回にわたって入力される。第2のスイッチング回路30では、これらのパルス電圧VP2に応じて、複数回にわたって第2のFET31がオン状態となり、パルス電圧VP2のピーク電圧値に比例する大きさの電流I21,I22が、パルス電圧VP2の時間幅と同じ時間だけ容量性負荷52から流出する。このとき、図5cに示されるように、出力端11における電圧値は、電流I21,I22の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初のパルス電圧VP2が入力されると、出力端11における電圧値は、先に述べた電圧値V3から、電流I21の大きさと時間幅との積に応じた電圧値を差し引いた電圧値V4となる。次に、所定の時間間隔を置いて2回目のパルス電圧VP2が入力されると、出力端11における電圧値は、電圧値V4から、電流I22の大きさと時間幅との積に応じた電圧値を差し引いた電圧値例えばVLと同値となる。<矩形波生成モード>図6は、矩形波生成モードにおける容量性負荷駆動回路1Aの動作を模式的に示す図である。また、図7aは入力端12aに入力される電圧の時間波形を示しており、図7bは入力端12bに入力される電圧の時間波形を示しており、図7cは出力端11における電圧の時間波形を示している。なお、図6においても、一又は複数のFETが模式的に一つのスイッチとして示されている。また、図7a~図7cにおける横軸および縦軸の関係は、図5a~図5cと同様である。矩形波生成モードでは、パルス電圧VP1及びVP2のピーク電圧を、第1及び第2のFET21,31のゲート閾値電圧以上の高い値に設定することにより、容量性負荷52の充電及び放電をそれぞれ1回のパルスで完了させて、高速の立ち上がり立ち下がり特性を有する矩形波を生成する。具体的には、図7aに示されるように、まずパルス電圧生成回路54からパルス電圧VP1が1回のみ入力される。第1のスイッチング回路20では、このパルス電圧VP1に応じて、第1のFET21が1回だけオン状態となり、パルス電圧VP1のピーク電圧値に比例する大きさの電流I14が、パルス電圧VP1の時間幅と同じ時間だけ容量性負荷52に供給され、容量性負荷52の一方の電極に蓄積される。このとき、図7cに示されるように、出力端11における電圧値すなわち容量性負荷52の電極電位は、電流I14の大きさとその時間幅との積に応じた値を示すこととなる。具体的には、パルス電圧VP1が入力されると、出力端11における電圧値は、電流I14の大きさと時間幅との積に応じた電圧値を電圧値VLに加えた電圧値V5となる。その後、図7bに示されるように、パルス電圧生成回路54からパルス電圧VP2が1回のみ入力される。第2のスイッチング回路30では、このパルス電圧VP2に応じて、第2のFET31が1回だけオン状態となり、パルス電圧VP2のピーク電圧値に比例する大きさの電流I24が、パルス電圧VP2の時間幅と同じ時間だけ容量性負荷52から流出する。このとき、図7cに示されるように、出力端11における電圧値は、電流I24の大きさとその時間幅との積に応じた値を示すこととなる。具体的には、パルス電圧VP2が入力されると、出力端11における電圧値は、先に述べた電圧値V5から、電流I24の大きさと時間幅との積に応じた電圧値を差し引いた電圧値例えばVLと同値となる。以上に説明した階段波生成モード及び矩形波生成モードにおいて、第1のFET21及び第2のFET31には、入力されたパルス電圧VP1,VP2のピーク電圧に応じた大きさの電流が流れる。より正確には、パルス電圧VP1,VP2のピーク電圧の大きさが第1の変圧器22及び第2の変圧器32によって変圧されるので、それらの変圧されたパルス電圧のピークに応じた大きさの電流が、第1のFET21及び第2のFET31に流れる。そして、変圧されたパルス電圧の大きさが、第1のFET21及び第2のFET31それぞれのゲート閾値電圧以上となるように、パルス電圧VP1,VP2のピーク電圧及び第1の変圧器22及び第2の変圧器32の変圧比が設定される。ここで、図8は、一般的なFETのI-V出力特性を示す図である。図8において、横軸はドレイン-ソース間電圧値を示しており、縦軸はドレイン電流値を示している。また、図中において、グラフa~lは、ゲート-ソース間電圧値が図中に示される値である場合における動作特性を表すグラフである。図8に示されるように、ゲート-ソース間電圧値が比較的大きいグラフf~lでは、ドレイン電流値がドレイン-ソース間電圧値にほぼ比例している。このような動作領域は、線形領域と呼ばれる。一方、ゲート-ソース間電圧値が比較的小さいグラフa~eでは、ドレイン電流値が或る値に達すると、ドレイン-ソース間電圧値に拘わらずほぼ一定となり、飽和していることがわかる。このような動作領域は、飽和領域と呼ばれる。なお、図中の破線Aは、線形領域と飽和領域との境界を示している。本実施形態では、第1のFET21及び第2のFET31は常に飽和領域で動作する。すなわち、第1の高電圧電源41の電圧VHと第2の高電圧電源42の電圧VLとの電位差VH-VLがゲート-ソース間電圧より格段に大きいため、容量性負荷駆動回路1Aの動作中、ドレイン-ソース間電圧値は、図中の破線Aで示される値より常に大きくなる。したがって、第1のFET21及び第2のFET31では、ドレイン-ソース間電圧値に拘わらずゲート-ソース間電圧値のみに依存してドレイン電流の大きさが定まり、ゲート-ソース間電圧値が大きくなる程、ドレイン電流値が大きくなる図中のグラフa~eを参照。そして、このような飽和領域での動作が、上述した階段波生成モードを可能にする。以上に説明した容量性負荷駆動回路1Aによって得られる効果について説明する。図9は、図3に示された回路によって実際に生成された階段波パルスの計測結果を示すグラフである。なお、この計測では、第1の高電圧電源41の電圧VHを1.5kVとし、第2の高電圧電源42の電圧VLを-1.5kVとした。また、パルス電圧VP1,VP2の大きさピーク電圧値を5.5Vとし、時間幅を22ナノ秒とし、入力間隔を1マイクロ秒とした。図9において、グラフG11はパルス電圧VP1の波形を示しており、グラフG12はパルス電圧VP2の波形を示しており、グラフG13は出力電圧の波形を示している。なお、正電圧方向および負電圧方向の双方に振れて見えるパルスは、高電圧のスイッチングに伴う輻射ノイズである。図9に示されるように、本実施形態の容量性負荷駆動回路1Aによれば、各段が1マイクロ秒ずつ継続する高電圧の階段波パルスを好適に生成することができる。なお、パルス電圧VP1,VP2の大きさや時間幅を変更することによって、階段波パルスの各段における電圧変化量を変更することが可能である。また、パルス電圧VP1,VP2の入力間隔を変更することによって、階段波パルスの各段の持続時間を変更することも可能である。従って、パルス電圧VP1,VP2のピーク電圧値を小さくし、且つ、パルス電圧VP1,VP2の入力間隔を短くすることにより、十分に滑らかな高電圧波形を実現することも可能である。また、パルス電圧VP1,VP2のピーク電圧値を例えば24Vと大きくすることによって、矩形波生成モードにおいて、立ち上がり及び立ち下がりが極めて高速な高電圧の単パルスを生成することも可能となる。また、図3に示された容量性負荷駆動回路1Aでは、互いに直列に接続された複数の第1のFET21を第1のスイッチング回路20が有しており、互いに直列に接続された複数の第2のFET31を第2のスイッチング回路30が有している。これにより、第1及び第2のスイッチング回路の耐圧性能を高めることができるので、第1実施形態より更に高い出力電圧を容量性負荷52に印加することができる。なお、本実施形態では、階段波生成モードにおいて、出力端11からの出力電圧値の昇圧時および降圧時の双方において複数回のパルス電圧を入力し、電圧波形を階段状としている。本実施形態はこのような例に限られるものではなく、例えば昇圧時には第1のパルス電圧を複数回入力し、降圧時には第2のパルス電圧を1回のみ入力することにより、昇圧時のみ階段状の電圧波形としてもよい。或いは、昇圧時には第1のパルス電圧を1回のみ入力し、降圧時には第2のパルス電圧を複数回入力することにより、降圧時のみ階段状の電圧波形としてもよい。図10は、降圧時のみ階段状の電圧波形とした場合の階段波パルス出力の例を示すグラフである。また、本実施形態では第1の定電位線として第1の高電圧電源41を例示し、第1の定電位線として第1の高電圧電源41電圧VHを例示し、第2の定電位線として第2の高電圧電源42電圧VLを例示しているが、第1及び第2の定電位線のうち何れか一方は、基準電位線接地電位線であってもよい。第2の実施の形態図11は、本発明の第2実施形態に係る容量性負荷駆動回路1Cの構成を概略的に示す図である。図11に示されるように、本実施形態の容量性負荷駆動回路1Cは、第1の駆動回路10A及び第2の駆動回路10Bといった2つの駆動回路を備えている。これらの駆動回路10A及び10Bは、第1実施形態に係る容量性負荷駆動回路1Aと同じ構成を備えている。すなわち、駆動回路10A及び10Bの各々は、第1のスイッチング回路20、第2のスイッチング回路30、第1の高電圧電源41、及び第2の高電圧電源42を備えている。また、駆動回路10A及び10Bの各々は、出力端11と、入力端12a及び12bとを備えている。本実施形態では、駆動回路10Aの入力端12a及び12bに対し、パルス電圧生成回路図1を参照からパルス電圧VP11,VP21が入力される。また、これとは独立に、駆動回路10Bの入力端12a及び12bに対し、パルス電圧生成回路からパルス電圧VP12,VP22が入力される。駆動回路10Aの出力端11は容量性負荷52の一方の電極に接続されており、駆動回路10Bの出力端11は容量性負荷52の他方の電極に接続されている。駆動回路10Aは、パルス電圧VP11のピーク電圧に応じた大きさの電流I11を容量性負荷52の一方の電極へ供給し、また、パルス電圧VP21のピーク電圧に応じた大きさの電流I21を容量性負荷52の一方の電極から流出させることにより、階段波状もしくは矩形波状の出力電圧を容量性負荷52の一方の電極に与える。また、駆動回路10Bは、パルス電圧VP12のピーク電圧に応じた大きさの電流I12を容量性負荷52の他方の電極へ供給し、また、パルス電圧VP22のピーク電圧に応じた大きさの電流I22を容量性負荷52の他方の電極から流出させることにより、階段波状もしくは矩形波状の出力電圧を容量性負荷52の他方の電極に与える。このように、本実施形態では、容量性負荷52の一対の電極の双方に対して階段波状もしくは矩形波状の電圧を個別に与えることにより、容量性負荷52の全体に階段波状もしくは矩形波状の電圧を印加する。このような容量性負荷駆動回路1Cによれば、第1実施形態と同様の効果を奏することができるとともに、容量性負荷52の両端電圧の変化量を、第1実施形態や第2実施形態よりも大きく例えば2倍にすることができる。第3の実施の形態図12は、本発明の第3実施形態に係る容量性負荷駆動回路1Dの構成を概略的に示す図である。本実施形態に係る容量性負荷駆動回路1Dは、第3実施形態に係る容量性負荷駆動回路1Cと同様に、第1の駆動回路10C及び第2の駆動回路10Dといった2つの駆動回路を備えている。但し、本実施形態では、第2の駆動回路10Dが第1の高電圧電源41を備えておらず、第1の駆動回路10Cの第1の高電圧電源41を共用するように構成されている。また、第1の駆動回路10Cは第2の高電圧電源42を備えておらず、第2の駆動回路10Dの第2の高電圧電源42を共用するように構成されている。第1の高電圧電源41の電圧VH及び第2の高電圧電源42の電圧VLそれぞれを第1の駆動回路10Cと第2の駆動回路10Dとの間で一致させてもよい場合には、本実施形態の容量性負荷駆動回路1Dのように、第1の高電圧電源41及び第2の高電圧電源42を第1の駆動回路10C及び第2の駆動回路10Dにおいて共用してもよい。これにより、容量性負荷52の一対の電極の双方に対して階段波状もしくは矩形波状の電圧を与える容量性負荷駆動回路を、より小型に構成することができる。なお、電圧VH及びVLの大きさが第1の駆動回路10Cと第2の駆動回路10Dとの間で異なる場合であっても、抵抗分圧等の電圧シフトを行うことにより、第1の高電圧電源41及び第2の高電圧電源42の共用が可能である。また、本実施形態では第1の駆動回路10Cと第2の駆動回路10Dとが高電圧電源を共有しているが、共有する構成要素は高電圧電源に限られない。第1の駆動回路10Cと第2の駆動回路10Dとが他の様々の構成要素を共有することによって、第3実施形態と同じ作用効果を奏し、且つ小型化が可能な容量性負荷駆動回路を提供することができる。第4の実施の形態続いて、第4実施形態として、本発明の一実施形態に係る容量性負荷駆動回路を備える光増幅装置について説明する。図13は、第1実施形態の容量性負荷駆動回路1Aを備える光増幅装置100の構成図である。本実施形態に係る光増幅装置100は、光増幅部110と、パルス幅伸張部113と、シードレーザ種光源114と、パルス幅圧縮部116と、エネルギ供給部130と、容量性負荷駆動回路1Aと、パルス電圧生成回路54とを備える。光増幅部110は、光増幅媒質111、透明媒質112、ミラー131~134及び光取り出し手段121を含む。ミラー131は、被増幅光としてのパルス光を反射させ、かつエネルギ供給部130から出力される励起光を通過させる分光透過特性を有する。ミラー132は、パルス光を反射させる。ミラー131及びミラー132は、ファブリペロ型の光共振器を構成する。この光共振器は、被増幅光としてのパルス光を共振させる。光増幅媒質111は、この光共振器の共振光路上に配置され、励起光の供給を受けて、パルス光を増幅する。エネルギ供給部130は、光増幅媒質111に励起エネルギ例えば励起光を供給する。このような光共振器を含む構造によって、光を蓄積することができる。この場合、光増幅装置100は、光共振器内でレーザ発振が起きることによって、レーザ光を発生させることが可能なレーザ発振機能を有する構成となる。光増幅媒質111としては、レーザー媒質と呼ばれるHe-Neなどの気体、色素などを溶解した液体、Nd:YAG、Yb:YAG等の固体を用いることができる。ミラー131及びミラー132の間の共振光路上には、透明媒質112、光取り出し手段121、ミラー133及び134が更に配置されている。ミラー133及び134は、パルス光を反射させるものであり、透明媒質112に張り付けられるか、または透明媒質112にミラーを蒸着することにより構成され、透明媒質112内でパルス光をジグザグに伝播させる。透明媒質112は、パルス光を内部に入力して繰り返し内部反射させた後に出力する光学部品である。透明媒質112は、その内部でパルス光をジグザグに伝播させることができる。空気より屈折率の高い透明媒質112内で多重反射させることによって、限られた空間で被増幅光が伝播する光路長を長くすることができる。したがって、空気中で同様の距離を被増幅光が伝播する構成をとる場合と比べて、透明媒質112中をパルス光が伝播することで、安定に小型化を実現することができる。全反射条件を満たす角度でパルス光を伝播させることによって、透明媒質112の界面にミラーを形成せずに同様の作用を実現することも可能である。光取り出し手段121は、一定期間に亘って光共振器内において光増幅されたパルス光を光共振器の外部へ取り出す。なお、本実施形態の光取り出し手段121は、光共振器の外部のシードレーザ114からパルス状の種光を共振光路内に取り込む光取り込み手段としての機能も有する。本実施形態の光取り出し手段121は、波長板141及び143、光変調素子151、偏光ビームスプリッタ161及び163、並びにファラデローテータ170を含む。波長板141、光変調素子151及び偏光ビームスプリッタ161は、光増幅部110の光共振器の共振光路上に設けられている。波長板143及びファラデローテータ170は、偏光ビームスプリッタ161と偏光ビームスプリッタ163との間に設けられている。光変調素子151は、パルス光の偏光状態を制御するものであって、前述した第1~第3の実施形態における容量性負荷52に相当するものである。光変調素子151容量性負荷52としては、電気光学効果を有する光学結晶例えばポッケルスセルを用いることができる。偏光ビームスプリッタ161及び163は、パルス光をその偏光状態に応じて選択的に反射または透過する。光取り出し手段121は、光変調素子151容量性負荷52によりパルス光の偏光状態を制御することで、シードレーザ114からの種光を光増幅部110の光共振器内で増幅し、一定時間経過した後に光増幅部110から放出することで、増幅光を生成することを可能とする。定常状態では、偏光ビームスプリッタ161で反射された種光は、波長板141及び光変調素子151を往復することで、偏光が90°変化する。よって、波長板141及び光変調素子151を一往復した種光は、偏光ビームスプリッタ161を透過するため、透明媒質112を通過して光増幅媒質111へと到達し、ミラー131によって光路を逆向きに進んで、再び偏光ビームスプリッタ161へと戻ってくる。偏光ビームスプリッタ161を透過した種光は、波長板141及び光変調素子151を往復することで、偏光が90°変化するため、今度は偏光ビームスプリッタ161で反射され、光共振器の外部へと取り出されることとなる。ここで、或る種光が、偏光ビームスプリッタ161を透過し、透明媒質112を通過して光増幅媒質111へと到達し、ミラー131によって光路を逆向きに進んで、再び偏光ビームスプリッタ161へと戻ってくるまでのタイミングで、光変調素子151に変調を加え、波長板141及び光変調素子151を往復したときに偏光が変化しないように調整すると、このタイミングにおける種光を光増幅部110の光共振器内に取り込み、その後は、この種光を基にしたパルス光を光増幅部110の光共振器内で往復させることができる。なお、このとき他の種光は、偏光ビームスプリッタ161を常に反射することとなり、光増幅媒質111へは入射しない。光取り出し手段121は、光を取り込んでから一定時間経過した後の或るタイミングで、光変調素子151容量性負荷52の状態を元に戻すことで、パルス光が波長板141及び光変調素子151を往復することで、偏光が90°変化する構成とし、そのパルス光を光共振器の外部へ取り出す。これにより、種光と同等な質であって且つエネルギの大きな増幅光を生成することが可能であり、光を増幅するための再生増幅機能を好適に実現することができる。シードレーザ114は、光共振器の共振光路における光の往復時間より短いパルス幅を有するパルス状の種光を周期的に光増幅部110へ提供する。この種光は、光増幅媒質111において光増幅され得る波長のものである。シードレーザ114としては、例えばモードロックファイバレーザ光源が好適である。パルス幅伸張部113は、シードレーザ114からのパルス状の種光のパルス幅を伸長して、その伸長後の種光を光増幅部110の光共振器に入力させる。高強度パルス光による光学部品の損傷を抑えるため、パルス幅伸張部113により時間的に引き伸ばされた種光が光増幅部110内に取り込まれる。例えば、パルス幅伸張部113として、光ファイバなどの分散媒質が用いられ、また、回折格子やプリズムなどの波長分散素子も利用される。ここで、透明媒質112として分散媒質であるものを用いれば、この透明媒質112は、パルス幅伸張部と同様の機能を有するので、パルス幅伸張部113を省略することもできる。パルス幅圧縮部116は、光増幅部110から光増幅されて出力されるパルス光のパルス幅を圧縮して、その圧縮後のパルス光を出力する。このパルス幅圧縮部116から出力されるパルス光は、ピークパワーが高いものとなる。図14a及び図14bは、パルス幅圧縮部116の構成例を示す図である。図14aに示されるパルス幅圧縮部116aは、折り返しミラー117及び反射型回折格子118、119を含む。折り返しミラー117は、各々の反射面が互いに90度となるように2枚の平面ミラーが組み合わされたもので、入射した光を一方の平面ミラーで反射させた後に他方の平面ミラーで反射させて出射することができる。この折り返しミラー117への入射光及び出射光それぞれの光路は、互いに平行であるが、互いに重なってはいない。このパルス幅圧縮部116aに入力された光は、反射型回折格子118により分光され、反射型回折格子119により各波長成分が互いに平行にされ、折り返しミラー117により光路を折り返され、反射型回折格子119により各波長成分が反射型回折格子118に集光され、反射型回折格子118により合波されて出力される。このような構成のパルス幅圧縮部116aを用いれば、パルス光に対して実効的に負の群速度分散を与えることができる。図14bに示されるパルス幅圧縮部116bは、折り返しミラー117及び透過型回折格子128、129を含む。このパルス幅圧縮部116bに入力された光は、透過型回折格子128により分光され、透過型回折格子129により各波長成分が互いに平行にされ、折り返しミラー117により光路を折り返され、透過型回折格子129により各波長成分が透過型回折格子128に集光され、透過型回折格子128により合波されて出力される。このような構成のパルス幅圧縮部116bを用いれば、パルス光に対して実効的に負の群速度分散を与えることができる。また、パルス幅圧縮部116bでは、透過型回折格子を用いるので、反射型回折格子のように表面に金などの高反射コーティングを施す必要がない。容量性負荷駆動回路1Aは、光取り出し手段121の光変調素子151容量性負荷52に対し、光の偏光状態を制御するための駆動電圧Vdを供給する。駆動電圧Vdは、上記各実施形態において示された階段波パルス若しくは矩形波パルスである。容量性負荷駆動回路1Aは、光取り出し手段121がシードレーザ114からの種光をタイミング良く取り込むために、シードレーザ114が種光を出力したすなわち、光増幅部110に種光が入力したタイミングに同期した制御信号Scをパルス電圧生成回路54から受け、この制御信号Scに応じたタイミングで駆動電圧Vdを出力する。駆動電圧Vdが階段波パルスである場合、制御信号Scは、複数のパルス電圧VP1と、複数のパルス電圧VP2とによって構成される。また、駆動電圧Vdが矩形波パルスである場合、制御信号Scは、一つのパルス電圧VP1と、一つのパルス電圧VP2とによって構成される。駆動電圧Vdは、例えば種光の繰り返し周波数である数十メガヘルツが分周された数キロヘルツないし数百キロヘルツの繰り返し周波数を有する、例えば電圧4kV程度といった高電圧のパルスである。パルス電圧生成回路54は、種光の出力タイミングに同期したトリガ信号をシードレーザ114から受ける。なお、トリガ信号は、例えば、シードレーザ114から出力される種光の一部を光検出器等によって光電変換することにより得られる。パルス電圧生成回路54は、このトリガ信号に基づいて、光増幅部110への種光の入力タイミングに同期して駆動電圧Vdを出力させるための制御信号Scを生成し、容量性負荷駆動回路1Aに与える。以上の構成を備える光増幅装置100では、シードレーザ114から、数十メガヘルツ程度の繰り返し周波数でもってパルス状の種光が出力される。同時に、この種光に基づくトリガ信号がパルス電圧生成回路54に入力される。そして、数キロヘルツないし数百キロヘルツに分周された制御信号Scがパルス電圧生成回路54から容量性負荷駆動回路1Aへ送られ、この制御信号Scのタイミングに合わせて容量性負荷駆動回路1Aから階段波状または矩形波状の駆動電圧Vdが出力される。光増幅部110は、この駆動電圧Vdが光変調素子151容量性負荷52に印加されているときのみ、光共振器として動作する。また、駆動電圧Vdが光変調素子151に印加されていないときは、エネルギ供給部130からの励起光によって光増幅媒質111にエネルギが蓄積される。種光を光増幅部110の光共振器内に取り込むべきタイミングで、光変調素子151容量性負荷52に駆動電圧Vdを印加する。これにより、種光が光共振器内に取り込まれる。種光は共振しながら光増幅媒質111のエネルギを吸収し、徐々に増幅してピークパワーが高められたパルス光となる。パルス光が十分に増幅された一定期間の後、光変調素子151容量性負荷52への駆動電圧Vdの印加が停止される。これにより、パルス光が光共振器から取り出される。以上に説明した本実施形態の光増幅装置100では、光変調素子151を駆動する回路として、高電圧の階段状パルスを生成可能な第1実施形態に係る容量性負荷駆動回路1Aが用いられている。これにより、キャピティダンプ発振を生じさせるための光共振器のQ値を、時間的に緩やかに変更することが可能となる。そして、このような特性を利用して、光共振器内部の光パルスのエネルギー、及び光共振器外部へのエネルギー取り出し効率を制御することにより、光増幅装置100から出力される光パルスの波形を或る程度自由に変化させることが可能となる。図15は、種光を入射させない配置において、光増幅装置100から出力される光パルスの波形の一例を示すグラフである。図15において、横軸は時間100ns/divを示し、縦軸は光検出器から出力される信号電圧を示している。同図に示されるように、本実施形態の光増幅装置100によれば、時間幅がサブマイクロ秒例えば数百ナノ秒のパルス光を出力することも可能となる。また、光増幅装置100では、パルス状の種光が光共振器に入射されることにより、種光の波形に沿って光共振器内部において再生増幅動作を生じさせ、種光に基づく増幅されたパルス光を、光共振器によって定まる時間間隔でもってパルス列として出力することができる。そして、このパルス列の包絡線を、容量性負荷駆動回路1Aによって任意の形に制御することができる。図16は、このようなパルス列の一例を示すグラフである。図16において、横軸は時間40ns/divを示し、縦軸は光検出器から出力される信号電圧を示している。同図に示されるように、本実施形態の光増幅装置100によれば、時間幅が数ピコ秒の複数のパルス光を、数百ナノ秒といった長時間にわたってバースト状に出力し続けることも可能となる。なお、容量性負荷駆動回路1Aを矩形波生成モードで動作させることにより、矩形波パルスによる高速スイッチングを行うことも可能である。その場合、通常の光増幅装置の動作やキャピティダンプ発振を容易に実現することができる。以上に述べたように、本実施形態の光増幅装置100によれば、出力パルス波形を任意の形状に変更することができるので、例えば高出力レーザ加工における加工対象材料の種類に応じた適切な出力パルス波形を選択することが可能となる。特に、複数の材料から成る複合材料を加工する際には、各材料毎に適切な出力パルス波形に変更しながら加工を行うことによって、極めて精度良く加工することができる。第1実施例続いて、第1実施形態に係る容量性負荷駆動回路1Aにおいて、パルス電圧VP1,VP2の入力回数、ピーク電圧値および時間幅を種々変化させたときの、階段波パルスの例について説明する。図17は、-1.5kVから1.5kVまで階段状に立ち上がり、再び-1.5kVまで階段状に立ち下がる階段波パルスを生成するための6つの入力条件1~6を示す図表である。図17では、6つの入力条件1~6それぞれにおける、パルス電圧VP1,VP2のピーク電圧値および時間幅と、そのパルス電圧VP1,VP2に応じて出力された階段波パルス出力の最大上昇電位差及び最大降下電位差、並びに段数とが示されている。なお、図17において、V_ONはパルス電圧VP1のピーク電圧値を示しており、V_OFFはパルス電圧VP2のピーク電圧値を示している。また、W_ONはパルス電圧VP1の時間幅を示しており、W_OFFはパルス電圧VP2の時間幅を示している。また、ステップ電圧は階段波パルス出力の上昇時の各段のうち最大の電位差を、ステップ電圧-は階段波パルス出力の降下時の各段のうち最大の電位差をそれぞれ示しており、段数及び段数-は、階段波パルス出力の上昇時の段数及び降下時の段数をそれぞれ示している。なお、パルス電圧VP1,VP2の入力間隔は、いずれの条件においても1.35μsとした。図18~図23は、図17に示された6つの入力条件1~6での階段波パルス出力の計測波形を示すグラフである。図18~図23において、横軸は時間図18及び図21は5μs/div、その他の図は2μs/divを示し、縦軸は電圧を示している。これらのグラフから明らかなように、第1実施形態に係る容量性負荷駆動回路1Aによれば、階段波パルス出力の波形段数および各段の電位差を自在に設定することが可能となる。第2実施例続いて、第1実施形態に係る容量性負荷駆動回路1Aの消費電力を評価した実施例について説明する。図24は、本実施例において消費電力の評価の対象とした、階段波パルス出力の波形を示すグラフである。本実施例では、階段波パルス出力のピークと基準電位との電位差を3kVとし、昇圧時は7ns以下の時間内に一度に立ち上げ、降圧時はステップ電圧を200Vとして15段の階段状に変化させた。なお、階段波パルス出力のピーク時間は約100nsであった。例えば、第4実施形態に係る光増幅装置において時間幅がサブマイクロ秒のパルス光を出力する場合には、図24に示されるように、立ち上がりが高速<10nsであり、立ち下がりが階段的に緩やかに変化する波形が適している。そして、図24に示される階段波パルスを10kHz毎秒1万回の繰り返し周波数で発生させた場合、容量性負荷駆動回路全体での消費電力は2W程度であった。このような消費電力値は、従来の回路を用いて矩形波パルスを10kHzで発生させた場合と同等であり、容量性負荷駆動回路1Aが消費電力を増加させることなく階段波パルスを生成できることがわかる。このような消費電力値は、例えば前述した特許文献2に記載された階段波発生回路と比較しても、極めて小さいといえる。すなわち、増幅器の出力を利用して階段波パルスを生成する特許文献2の階段波発生回路では、高電圧を発生させている間は常に電流を流し続ける必要があるので、大きな消費電力が必要であると考えられる。特許文献2の階段波発生回路は本来このような高速且つ高繰り返し動作が要求される用途に使用されるものではないが、仮に、ピーク電圧が3kV、応答速度が10ns、継続時間が1μsである高電圧パルスを繰り返し周波数10kHzで発生させることができたとしても、その消費電力は約90Wと見積もられる。これは容量性負荷駆動回路1Aの消費電力の45倍に相当する値である。本発明による容量性負荷駆動回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、本発明に係る容量性負荷駆動回路では、回路全体の有効な動作を実現する為のあらゆる付加的な接続を行うことができる。また、上述した各実施形態では、第1及び第2のトランジスタとして電界効果トランジスタFETが例示されているが、第1及び第2のトランジスタは、例えば絶縁ゲートバイポーラトランジスタIGBTであってもよい。IGBTでは、FETと同様に、コレクタ-エミッタ電圧が高い場合にはゲート入力電圧に応じて電流量が増加するからである。その場合、上述した各実施形態において、ドレインはコレクタに置き換えられ、ソースはエミッタに置き換えられる。"