第1電極と第2電極の間に可変抵抗体を挟持してなり、前記第1電極と前記第2電極の間に電圧パルスを印加することにより前記可変抵抗体の電気抵抗を複数の状態間で遷移させて情報を記憶する可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイと、予め設定されたビット数単位で書き込みデータを受け付け、前記メモリセルアレイから読み出した読み出しデータを出力する入出力バッファと、前記メモリセルアレイに対する書き込み処理の制御を行う書き込み制御部、前記メモリセルアレイに対する読み出し処理の制御を行う読み出し制御部、並びに、所定方式の誤り訂正符号を生成する誤り訂正符号生成処理及び誤り訂正処理を実行するECC制御部を備えるメモリ制御部と、を備え、前記メモリセルアレイが、データを格納するための所定数のデータバンクと、前記誤り訂正符号生成処理で生成された前記誤り訂正符号の内の検査データを格納するECCバンクを備えて構成される不揮発性半導体記憶装置であって、前記メモリセルアレイに対する書き込み要求を受け付けると、前記入出力バッファが、受け付けた前記書き込みデータを前記書き込み制御部及び前記ECC制御部に出力し、前記書き込み制御部が、前記書き込みデータを前記所定数に分割して分割データを生成し、前記書き込み要求で指定された書き込みアドレスに基づいて、前記データバンクの夫々に前記分割データを書き込むデータ書き込み処理を行い、前記ECC制御部が、前記書き込み制御部における前記データ書き込み処理と並行して、前記書き込みデータまたは前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して第1誤り訂正符号を生成し、前記第1誤り訂正符号の内の第1検査データを前記書き込み制御部に転送し、前記書き込み制御部が、前記ECC制御部から前記第1検査データを受け付けて、前記ECCバンクに前記第1検査データを書き込む符号書き込み処理を実行することを特徴とする不揮発性半導体記憶装置。前記書き込み制御部が、前記誤り訂正符号生成処理を前記書き込みデータに対して実行した場合は、前記書き込みデータに対する前記第1誤り訂正符号の内の前記検査データを前記ECCバンクに書き込む第1符号書き込み処理を前記符号書き込み処理として実行し、前記誤り訂正符号生成処理を前記分割データの夫々に対して実行した場合は、前記分割データ別に生成された前記第1誤り訂正符号夫々の前記検査データを前記ECCバンクに書き込む第2符号書き込み処理を前記符号書き込み処理として実行することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記書き込み制御部が、複数の前記書き込み要求を連続的に実行するように構成され、所定の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理の終了前に、次の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理が可能になった時点で、次の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理の実行を開始することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記メモリセルアレイに対する読み出し要求を受け付けると、前記読み出し制御部が、前記読み出し要求で指定された読み出しアドレスに基づいて、前記データバンク夫々から前記分割データを夫々読み出して前記ECC制御部に転送するデータ読み出し処理を実行し、前記データ読み出し処理の実行後、前記データ読み出し処理で読み出された前記分割データからなる読み出しデータまたは前記分割データの夫々に対応する前記第1検査データを前記ECCバンクから読み出す符号読み出し処理を実行し、前記ECC制御部が、前記データ読み出し処理によって読み出された前記読み出しデータまたは前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して第2誤り訂正符号を生成し、前記読み出し制御部が読み出した前記第1検査データと前記第2誤り訂正符号の内の第2検査データを比較する符号比較処理を行い、前記符号比較処理の比較結果が不一致の場合に、前記読み出しデータまたは前記分割データの夫々に対する前記誤り訂正処理を実行し、前記入出力バッファが、前記ECC制御部における前記符号比較処理の比較結果が一致の場合は、前記読み出し制御部が読み出した前記読み出しデータを出力し、前記ECC制御部における前記符号比較処理の比較結果が不一致の場合は、前記ECC制御部による前記誤り訂正処理の実行後の前記読み出しデータを出力することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記ECC制御部が、前記誤り訂正符号生成処理を前記書き込みデータに対して実行した場合は、前記読み出しデータに対する前記誤り訂正符号生成処理を実行して前記第2誤り訂正符号を生成し、前記第1検査データと前記第2誤り訂正符号の内の前記第2検査データを比較する第1符号比較処理を前記符号比較処理として実行し、前記第1符号比較処理の比較結果が不一致の場合に、前記読み出しデータに対して前記誤り訂正処理を実行し、前記誤り訂正符号生成処理を前記分割データの夫々に対して実行した場合は、前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して前記第2誤り訂正符号を生成し、前記分割データ別に、前記第1検査データと前記第2誤り訂正符号の内の前記第2検査データを比較する第2符号比較処理を前記符号比較処理として実行し、前記分割データの夫々に対して前記誤り訂正処理を実行することを特徴とする請求項4に記載の不揮発性半導体記憶装置。前記読み出し制御部が、複数の前記読み出し要求を連続的に実行するように構成され、所定の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理の終了前に、次の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理が可能になった時点で、次の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理の実行を開始することを特徴とする請求項4または5に記載の不揮発性半導体記憶装置。ここで、RRAMをCPUが直接データの読み書きを行う主記憶メモリとして用いる場合、信頼性が非常に重要であることから、例えば、リードソロモン符号等、精度の高い誤り検出訂正処理を実行することが望ましい。しかしながら、リードソロモン符号のような精度の高い誤り検出訂正処理ほど、誤り検出訂正処理にかかる時間が長くなる傾向にあり、書き込み処理及び読み出し処理にかかる時間を増大させる可能性がある。特に、RRAMでは、他のメモリに比べてデータ書き込み処理の速度が速いため、誤り訂正検出処理にかかる時間が、書き込み処理全体の処理速度、読み出し処理全体の処理速度に与える影響が大きい。このため、誤り訂正検出処理にかかる時間の短縮がより望まれている。上記特許文献1のメモリ装置では、メモリ装置へのアクセス時間の短縮の観点から、データバンクとECCバンクの両方を同一メモリ装置内に構成して、処理時間の短縮を図っているが、更なる処理時間の短縮が求められている。本発明は上記の問題に鑑みてなされたものであり、その目的は、書き込み処理と読み出し処理に対する誤り検出訂正処理の実行タイミングを最適化し、処理時間の更なる短縮を図ることができる不揮発性半導体記憶装置を提供する点にある。上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第1電極と第2電極の間に可変抵抗体を挟持してなり、前記第1電極と前記第2電極の間に電圧パルスを印加することにより前記可変抵抗体の電気抵抗を複数の状態間で遷移させて情報を記憶する可変抵抗素子を備えるメモリセルを複数備えてなるメモリセルアレイと、予め設定されたビット数単位で書き込みデータを受け付け、前記メモリセルアレイから読み出した読み出しデータを出力する入出力バッファと、前記メモリセルアレイに対する書き込み処理の制御を行う書き込み制御部、前記メモリセルアレイに対する読み出し処理の制御を行う読み出し制御部、並びに、所定方式の誤り訂正符号を生成する誤り訂正符号生成処理、及び、誤り訂正処理を実行可能なECC制御部を備えるメモリ制御部と、を備え、前記メモリセルアレイが、データを格納するための所定数のデータバンクと、前記誤り訂正符号生成処理で生成された前記誤り訂正符号の内の検査データを格納するECCバンクを備えて構成される不揮発性半導体記憶装置であって、前記メモリセルアレイに対する書き込み要求を受け付けると、前記入出力バッファが、受け付けた前記書き込みデータを前記書き込み制御部及び前記ECC制御部に出力し、前記書き込み制御部が、前記書き込みデータを前記所定数に分割して分割データを生成し、前記書き込み要求で指定された書き込みアドレスに基づいて、前記データバンクの夫々に前記分割データを書き込むデータ書き込み処理を行い、前記ECC制御部が、前記書き込み制御部における前記データ書き込み処理と並行して、前記書き込みデータまたは前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して第1誤り訂正符号を生成し、前記第1誤り訂正符号の内の第1検査データを前記書き込み制御部に転送し、前記書き込み制御部が、前記ECC制御部から前記第1検査データを受け付けて、前記ECCバンクに前記第1検査データを書き込む符号書き込み処理を実行することを特徴とする。更に好ましくは、前記書き込み制御部が、前記誤り訂正符号生成処理を前記書き込みデータに対して実行した場合は、前記書き込みデータに対する前記第1誤り訂正符号の内の前記検査データを前記ECCバンクに書き込む第1符号書き込み処理を前記符号書き込み処理として実行し、前記誤り訂正符号生成処理を前記分割データの夫々に対して実行した場合は、前記分割データ別に生成された前記第1誤り訂正符号夫々の前記検査データを前記ECCバンクに書き込む第2符号書き込み処理を前記符号書き込み処理として実行する。更に好ましくは、前記書き込み制御部が、複数の前記書き込み要求を連続的に実行するように構成され、所定の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理の終了前に、次の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理が可能になった時点で、次の前記書き込み要求に対する前記データ書き込み処理及び前記符号書き込み処理の実行を開始する。更に好ましくは、前記メモリセルアレイに対する読み出し要求を受け付けると、前記読み出し制御部が、前記読み出し要求で指定された読み出しアドレスに基づいて、前記データバンク夫々から前記分割データを夫々読み出して前記ECC制御部に転送するデータ読み出し処理を実行し、前記データ読み出し処理の実行後、前記データ読み出し処理で読み出された前記分割データからなる読み出しデータまたは前記分割データの夫々に対応する前記第1検査データを前記ECCバンクから読み出す符号読み出し処理を実行し、前記ECC制御部が、前記データ読み出し処理によって読み出された前記読み出しデータまたは前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して第2誤り訂正符号を生成し、前記読み出し制御部が読み出した前記第1検査データと前記第2誤り訂正符号の内の第2検査データを比較する符号比較処理を行い、前記符号比較処理の比較結果が不一致の場合に、前記読み出しデータまたは前記分割データの夫々に対する前記誤り訂正処理を実行し、前記入出力バッファが、前記ECC制御部における前記符号比較処理の比較結果が一致の場合は、前記読み出し制御部が読み出した前記読み出しデータを出力し、前記ECC制御部における前記符号比較処理の比較結果が不一致の場合は、前記ECC制御部による前記誤り訂正処理の実行後の前記読み出しデータを出力する。更に好ましくは、前記ECC制御部が、前記誤り訂正符号生成処理を前記書き込みデータに対して実行した場合は、前記読み出しデータに対する前記誤り訂正符号生成処理を実行して前記第2誤り訂正符号を生成し、前記第1検査データと前記第2誤り訂正符号の内の前記第2検査データを比較する第1符号比較処理を前記符号比較処理として実行し、前記第1符号比較処理の比較結果が不一致の場合に、前記読み出しデータに対して前記誤り訂正処理を実行し、前記誤り訂正符号生成処理を前記分割データの夫々に対して実行した場合は、前記分割データの夫々に対する前記誤り訂正符号生成処理を実行して前記第2誤り訂正符号を生成し、前記分割データ別に、前記第1検査データと前記第2誤り訂正符号の内の前記第2検査データを比較する第2符号比較処理を前記符号比較処理として実行し、前記分割データの夫々に対して前記誤り訂正処理を実行する。更に好ましくは、前記読み出し制御部が、複数の前記読み出し要求を連続的に実行するように構成され、所定の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理の終了前に、次の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理が可能になった時点で、次の前記読み出し要求に対する前記データ読み出し処理及び前記符号読み出し処理の実行を開始する。上記特徴の不揮発性半導体記憶装置によれば、データバンクとECCバンクを同一メモリセルアレイ内に構成し、入力された書き込みデータを書き込み制御部とECC制御部の両方に転送し、データ書き込み処理と並行して誤り訂正符号生成処理を行うので、書き込み処理にかかる時間を、データ書き込み処理の処理時間符号書き込み処理の処理時間とすることができる。尚、上記特許文献1の場合は、書き込み処理にかかる時間は、データ書き込み処理の処理時間誤り訂正符号生成処理の処理時間符号書き込み処理の処理時間となることから、上記特徴の不揮発性半導体記憶装置では、誤り訂正符号生成処理にかかる時間を短縮できることになる。特に、RRAMでは、上述したように、他のメモリに比べてデータ書き込み処理の速度が速く、誤り訂正符号生成処理にかかる時間が書き込み処理全体の処理時間に与える影響が大きい。即ち、上記特徴の不揮発性半導体記憶装置では、書き込み処理全体の処理速度に与える影響が大きい誤り訂正符号生成処理の時間を短縮できる。また、上記特徴の不揮発性半導体記憶装置における読み出し処理において、通常の誤り検出処理を行う代わりに、読み出しデータまたは分割データの夫々に対する誤り訂正符号生成処理を行って第2誤り訂正符号を生成し、書き込み処理時に生成された第1検査データと第2誤り訂正符号の内の第2検査データを比較する符号比較処理を行い、符号比較処理の結果が一致の場合に誤り検出されなかったものと判定し、符号比較処理の結果が不一致の場合に誤り検出されたものと判定するように構成する、即ち、非常に処理時間の長い誤り検出処理または誤り検出訂正処理に代えて、比較的処理時間の短い符号化処理と符号比較処理を実行するように構成すれば、高い信頼性を維持しながら、読み出し処理にかかる時間を全体で短縮することが可能になる。より具体的には、読み出しデータまたは分割データに誤りがない場合は、従来の不揮発性半導体記憶装置では、処理時間が長い誤り検出処理または誤り検出訂正処理が実行されるのに対し、上記特徴の不揮発性半導体記憶装置では、処理時間の短い2つの処理、符号化処理と符号比較処理を実行するものであり、処理時間の大幅な時間短縮が期待できる。これに対し、読み出しデータまたは分割データに誤りがある場合は、従来の不揮発性半導体記憶装置では、誤り検出処理と誤り訂正処理が実行されるのに対し、上記特徴の不揮発性半導体記憶装置では、誤り訂正符号生成処理、符号比較処理、誤り検出処理及び誤り訂正処理または誤り検出訂正処理を実行することとなり、符号化処理と符号比較処理にかかる時間、処理時間が長くなる。このため、エラーが頻発する場合には、全体で処理時間の短縮は期待できないが、RRAMにおける通常のエラー発生率を考慮した場合、上記特徴の不揮発性半導体記憶装置において、非常に処理時間の長い符号語の計算誤り検出処理の代わりに、処理時間の短い符号化処理符号比較処理を実行することにより、全体では、処理時間の短縮が期待できる。以下、本発明に係る不揮発性半導体記憶装置以下、適宜本発明装置と略称するの実施形態を図面に基づいて説明する。第1実施形態本発明装置の第1実施形態について、図1~図4を基に説明する。先ず、本発明装置1の構成について、図1及び図2を基に説明する。尚、本実施形態では、本発明装置1は、CPU図示せずから書き込み要求を受け付けて書き込み処理SWを実行し、読み出し要求を受け付けて読み出し処理SRを実行するように構成され、更に、複数の書き込み要求または読み出し要求を連続的に実行するバースト機能を備えている。本発明装置1は、図1に示すように、データを格納するためのデータバンクBD1~BDxxは2以上の整数と誤り訂正符号を格納するECCバンクBEを備えたメモリセルアレイと、メモリセルアレイに対する各種制御を行うメモリ制御部2を備えて構成されている。メモリセルアレイは、図2に示すように、1つのトランジスタTと1つの可変抵抗素子Rを備え、トランジスタTのドレイン端子に可変抵抗素子Rの一端が接続されてなるメモリセルMRを複数備えて構成されている。メモリセルMRは、第1電極と第2電極の間に可変抵抗体を挟持してなり、第1電極と第2電極の間に電圧パルスを印加することにより可変抵抗体の電気抵抗を複数の状態間で遷移させて情報を記憶する図示せず。メモリセルアレイを構成する各バンクB、データバンクBD1~BDx及びECCバンクBEは、本実施形態では同じ構成となっている。バンクBは、図2に示すように、m×n個のメモリセルMRがマトリクス状に配置され、同一行のメモリセルMRを構成するトランジスタTのゲート端子が同一のワード線WLii=1~mに、同一列のメモリセルMRを構成する可変抵抗素子Rの他端が同一のビット線BLljl=1~x、j=1~nに、バンクBの全てのメモリセルMRを構成するトランジスタTのソース端子が共通のソース線SL1に、夫々接続されている。尚、ソース線は、ビット線BLlj毎に構成しても良い。また、バンクB毎に、バンク制御部9からの制御によりワード線WLii=1~mに電圧を印加する行デコーダと、バンク制御部9からの制御によりビット線BLljl=1~x、j=1~nに電圧を印加する列デコーダが設けられている。本実施形態のバンクBは、トランジスタTのゲート端子への電圧印加状態によって、メモリセルMRの選択非選択を切り替え、可変抵抗素子Rの他端への電圧印加状態によってメモリセルMRの動作書き込み動作、読み出し動作、消去動作を切り替えるように構成されている。尚、書き込み動作及び消去動作の切り替えは、極性の異なる電圧パルスを印加する方法、パルス幅の異なる電圧パルスを印加する方法、負荷回路の負荷抵抗特性を切り替える方法等があるが、何れの方法を利用するかは任意である。尚、本実施形態では、データバンクBDlには、アドレスACll-1、AC2l-1、が割り当てられている場合を想定しているが、アドレスの割り当ては、これに限るものではない。メモリ制御部2は、書き込みアドレス及び読み出しアドレスを受け付けるアドレスバッファ4と、予め設定されたビット数単位で書き込みデータを受け付け、メモリセルアレイから読み出した読み出しデータを出力する入出力バッファ5と、バンク制御部9を介してメモリセルアレイに対する読み出し処理SRの制御を行う読み出し制御部7と、バンク制御部9を介してメモリセルアレイに対する書き込み処理SWの制御を行う書き込み制御部8と、所定方式の誤り訂正符号を生成する符号化処理誤り訂正符号生成処理SE及び誤り訂正処理を実行するECC制御部6と、書き込み要求及び読み出し要求を受け付けて、読み出し制御部7、書き込み制御部8及びECC制御部6の制御を行う命令制御部3を備えて構成されている。尚、入出力バッファ5は、例えば、入力バッファ等からなるデータ入力部と、出力バッファ等からなるデータ出力部で構成されていても良い。書き込み処理本発明装置1の書き込み処理SWについて、図3を基に説明する。ここで、本実施形態では、誤り訂正符号を生成する符号化処理SWを書き込みデータDWに対して実行する場合について説明する。また、ここでは、バースト機能により複数の書き込み要求CW1~CWhを連続して実行する場合について説明する。命令制御部3は、CPUから発行されたメモリセルアレイに対する書き込み要求CW1~CWhを受け付けると、先ず、書き込み要求CW1に基づき、書き込み制御部8及びECC制御部6を制御して、書き込み処理SW1の実行を開始する。入出力バッファ5に書き込みデータDW1が入力されると、入出力バッファ5から書き込み制御部8とECC制御部6のECC部62に書き込みデータDW1が転送される。また、アドレスバッファ4に書き込みアドレスが入力されると、アドレスバッファ4から書き込み制御部8に書き込みアドレスが転送される。書き込み制御部8は、図3に示すように、書き込み処理SW1において、入出力バッファ5から転送された書き込みデータDW1を所定数に分割して分割データD11~D1xを生成するデータ分割処理を実行し、生成した分割データD11~D1xをバンク制御部9に転送する。尚、図3では、データ分割処理にかかる時間は、データ書き込み処理WD及び符号書き込み処理WEに比べて非常に短いことから、図示していない。書き込み制御部8は、図3に示すように、バンク制御部9を介して、書き込み要求で指定された書き込みアドレスに基づいて、データバンクBD1~BDxに分割データD11~D1xを順次書き込むデータ書き込み処理WD11~WD1xを実行する。ECC制御部6では、図3に示すように、書き込み制御部8によるバンク制御部9を介したデータ書き込み処理WD11~WD1xと並行して、ECC部62が、書き込みデータDW1に対する符号化処理SE1を実行して第1誤り訂正符号を生成し、第1誤り訂正符号の内の第1検査データDe1を書き込み制御部8に転送する。ここで、本実施形態では、ECC制御部6は、BCHBOSE-Chaudhuri-Hocquenghem符号による符号化処理SEを行うが、符号化処理SEとしては、リードソロモン符号やLDPCLowDensityParityCheck符号を利用しても良い。書き込み制御部8は、ECC制御部6から第1検査データDe1を受け付けると、バンク制御部9を介して、データ書き込み処理WD11~WD1xに続いて、ECCバンクBEに第1検査データDe1を書き込む符号書き込み処理WE1を実行する。命令制御部3は、符号書き込み処理が終了すると、書き込み処理SW1を終了する。命令制御部3は、本実施形態では、図3に示すように、書き込み処理SW1の終了を待たずに、次の書き込み要求CW2の書き込み対象である書き込みデータDW2の分割データD21~D2xのデータ書き込み処理WD21~WD2xが可能になった時点で、分割データD21~D2xのデータ書き込み処理WD21~WD2x及び符号化処理SE2の実行を開始する。同様にして、書き込み処理SW3~SWhを実行する。尚、書き込み制御部8において、書き込みデータDW1~DWhに対するデータ分割処理を連続して、他の処理と並行して実行するようにしても良い。また、ECC制御部6は、図3では、符号化処理SEkk=1~hをデータ書き込み処理WDk1と同時に開始しているが、符号化処理SE1~SEhを連続して、他の処理と並行して実行するようにしても良い。読み出し処理本発明装置1の読み出し処理SRについて、図4を基に説明する。尚、読み出し処理SRについても書き込み処理SWの場合と同様に、読み出し要求CR1~CRhを連続して実行する場合について説明する。命令制御部3は、CPUから発行されたメモリセルアレイに対する読み出し要求CR1~CRhを受け付けると、先ず、読み出し要求CR1に基づき、読み出し制御部7及びECC制御部6を制御して、読み出し処理SR1の実行を開始する。アドレスバッファ4に読み出しアドレスが入力されると、アドレスバッファ4から読み出し制御部7に読み出しアドレスが転送される。読み出し制御部7は、図4に示すように、読み出し処理SR1において、アドレスバッファ4から転送された読み出しアドレスに基づき、バンク制御部9を介して、データバンク夫々から分割データを夫々読み出してECC制御部6及び入出力バッファ5に転送するデータ読み出し処理RD11~RD1xを実行する。更に、読み出し制御部7は、データ読み出し処理RD11~RD1xの実行後、データ読み出し処理RD11~RD1xで読み出された分割データD11~1xからなる読み出しデータRD1に対応する第1検査データDe1を、バンク制御部9を介してECCバンクBEから読み出す符号読み出し処理RE1を実行する。ECC制御部6は、データ読み出し処理RD11~RD1xによって読み出された読み出しデータRD1に対する符号化処理SE1を実行して第2誤り訂正符号を生成する。ECC制御部6の比較部63は、読み出し制御部7が読み出した第1検査データDe1と第2誤り訂正符号の内の第2検査データDe1’を比較する符号比較処理SC1第1符号比較処理を行う。ここで、ECC制御部6は、比較部63における符号比較処理SC1の比較結果が不一致の場合、読み出しデータRD1及び第1検査データDe1からなる符号語を用いて、読み出しデータRD1に対する誤り検出処理及び誤り訂正処理を実行する。ECC制御部6は、出力制御部61が、符号比較処理SC1の比較結果が不一致の場合は、誤り訂正処理の実行後の読み出しデータRD1’を入出力バッファ5に転送して、読み出しデータRD1を読み出しデータRD1’に置き換える。命令制御部3は、符号比較処理SC1の比較結果が一致する場合、或いは、符号比較処理SC1の比較結果が不一致でECC制御部6における入出力バッファ5への読み出しデータの転送が終了した場合に、読み出し処理SR1を終了する。命令制御部3は、本実施形態では、図4に示すように、読み出し処理SR1の終了を待たずに、次の読み出し要求CR2の読み出し対象である読み出しデータDR2の分割データD21~D2xのデータ読み出し処理RD21~RD2xが可能になった時点で、分割データD21~D2xのデータ読み出し処理RD21~RD2x及び符号化処理SE2の実行を開始する。同様にして、読み出し処理SR3~SRhを実行する。第2実施形態本発明装置1の第2実施形態について、図1~図4を基に説明する。尚、上記第1実施形態では、書き込みデータDWに対して符号化処理SWを実行する場合について説明したが、本実施形態では、分割データDk1~Dkxk=1~hに対して符号化処理SWを実行する場合について説明する。書き込み処理本実施形態における書き込み処理SWについて、図3を基に説明する。尚、本実施形態では、第1実施形態と同様に、バースト機能により複数の書き込み要求CW1~CWhを連続して実行する場合について説明する。命令制御部3は、上記第1実施形態と同様に、CPUから発行されたメモリセルアレイに対する書き込み要求CW1~CWhを受け付けると、先ず、書き込み要求CW1に基づき、書き込み制御部8及びECC制御部6を制御して、書き込み処理SW1の実行を開始する。入出力バッファ5に書き込みデータDW1が入力されると、上記第1実施形態と同様に、入出力バッファ5から書き込み制御部8とECC制御部6のECC部62に書き込みデータDW1が転送される。また、アドレスバッファ4に書き込みアドレスが入力されると、アドレスバッファ4から書き込み制御部8に書き込みアドレスが転送される。書き込み制御部8は、上記第1実施形態と同様に、図3に示すように、書き込み処理SW1において、入出力バッファ5から転送された書き込みデータDW1を所定数に分割して分割データD11~D1xを生成するデータ分割処理を実行し、生成した分割データD11~D1xをバンク制御部9に転送し、バンク制御部9を介して、書き込み要求で指定された書き込みアドレスに基づいて、データバンクBD1~BDxに分割データD11~D1xを順次書き込むデータ書き込み処理WD11~WD1xを実行する。ECC制御部6は、本実施形態では、データ書き込み処理WD11~WD1xと並行して、ECC部62が、分割データD11~D1xの夫々に対する符号化処理SE11~SE1xを実行して第1誤り訂正符号を生成し、第1誤り訂正符号の内の第1検査データDe11~De1xからなる第1検査データ群De1を書き込み制御部8に転送する。書き込み制御部8は、ECC制御部6から第1検査データ群De1を受け付けると、バンク制御部9を介して、データ書き込み処理WD11~WD1xに続いて、ECCバンクBEに第1検査データ群De1を書き込む符号書き込み処理WE1を実行する。命令制御部3は、符号書き込み処理が終了すると、書き込み処理SW1を終了する。命令制御部3は、上記第1実施形態と同様に、書き込み処理SW1の終了を待たずに、次の書き込み要求CW2の書き込み対象である書き込みデータDW2の分割データD21~D2xのデータ書き込み処理WD21~WD2xが可能になった時点で、分割データD21~D2xのデータ書き込み処理WD21~WD2x及び符号化処理SE21~SE2xの実行を開始する。同様にして、書き込み処理SW3~SWhを実行する。読み出し処理本実施形態における読み出し処理SRについて、図4を基に説明する。尚、読み出し処理SRについても書き込み処理SWの場合と同様に、読み出し要求CR1~CRhを連続して実行する場合について説明する。命令制御部3は、上記第1実施形態と同様に、CPUから発行されたメモリセルアレイに対する読み出し要求CR1~CRhを受け付けると、先ず、読み出し要求CR1に基づき、読み出し制御部7及びECC制御部6を制御して、読み出し処理SR1の実行を開始する。アドレスバッファ4に読み出しアドレスが入力されると、アドレスバッファ4から読み出し制御部7に読み出しアドレスが転送される。読み出し制御部7は、上記第1実施形態と同様に、図4に示すように、読み出し処理SR1において、アドレスバッファ4から転送された読み出しアドレスに基づき、バンク制御部9を介して、データバンク夫々から分割データを夫々読み出してECC制御部6及び入出力バッファ5に転送するデータ読み出し処理RD11~RD1xを実行する。更に、本実施形態の読み出し制御部7は、データ読み出し処理RD11~RD1xの実行後、分割データD11~1xの夫々に対応する第1検査データ群De1を、バンク制御部9を介してECCバンクBEから読み出す符号読み出し処理RE1を実行する。ECC制御部6は、読み出し制御部7から分割データD11~1xを順次受け付け、分割データD11~1xを受け付ける毎に、分割データD11~1xに対する符号化処理SE11~SE1xを実行して第2誤り訂正符号を生成する。ECC制御部6の比較部63は、読み出し制御部7が読み出した第1検査データ群De1の第1検査データDe1ll=1~xと、対応する第2誤り訂正符号の内の第2検査データDe1l’を夫々比較する符号比較処理SC1l第2符号比較処理を行う。ここで、ECC制御部6は、比較部63における符号比較処理SC1lの比較結果が不一致の場合、分割データD1l及び第1検査データDe1l’からなる符号語を用いて、分割データD1lに対する誤り検出処理及び誤り訂正処理を実行する。ECC制御部6は、出力制御部61が、符号比較処理SC1lの比較結果が不一致の場合は、誤り訂正処理の実行後の分割データD1l’を入出力バッファ5に転送して、読み出しデータRD1の内の分割データD1lを分割データD1l’に置き換える。命令制御部3は、最後の分割データD1xに対する符号比較処理SC1xの比較結果が一致の場合、或いは、最後の分割データD1xに対する符号比較処理SC1xの比較結果が不一致で入出力バッファ5への分割データD1x’の転送が終了した場合に、読み出し処理SR1を終了する。命令制御部3は、上記第1実施形態と同様に、図4に示すように、読み出し処理SR1の終了を待たずに、次の読み出し要求CR2の読み出し対象である読み出しデータDR2の分割データD21~D2xのデータ読み出し処理RD21~RD2xが可能になった時点で、分割データD21~D2xのデータ読み出し処理RD21~RD2x及び符号化処理SE2の実行を開始する。同様にして、読み出し処理SR3~SRhを実行する。別実施形態1上記第1及び第2実施形態では、データバンクBD1~BDx及びECCバンクBEに対し共通のバンク制御部9を設けたが、データバンクBD1~BDxに対してデータバンク制御部9を、ECCバンクBEに対してECCバンクBE制御部を設けるように構成しても良い。この場合には、データバンクBD1~BDxに対するデータ書き込み処理WD11~WD1xとECCバンクBEに対する符号書き込み処理DE1を並行して実行できるので、第1検査データDekをECCバンクBEに書き込む符号書き込み処理WEkを、符号化処理SEk後、データ書き込み処理WDk1~WDkxの終了前の任意の時点で開始可能になる。また、データバンク制御部9についても、複数設けても良い。この場合には、データバンク制御部9の数に応じた数の書き込み処理WEまたは読み出し処理REが同時に実行可能になる。2上記第1実施形態及び第2実施形態では、メモリセルアレイが、1つのトランジスタTと1つの可変抵抗素子Rを備える1T1R構造のメモリセルMRで構成されている場合について説明したが、これに限られるものではない。メモリセルは、例えば、クロスポイント型のメモリセルや、可変抵抗素子とダイオードを直列接続した1D1R構造のメモリセル等であっても良い。