"2以上の出力端子を有する画像処理部と、前記画像処理部の前記2以上の出力端子からのデータを結合し、前記画像処理部の出力端子数未満の端子から結合データを出力するデータ結合部と、バスを調停するバス調停手段からの指示に応じて前記結合データの出力タイミングを調整する出力バッファと、前記出力バッファから出力された前記結合データを、外部からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部とを有する半導体装置。2以上の出力端子を有する画像処理部と、前記画像処理部の前記2以上の出力端子からのデータを結合した結合データを出力するデータ結合部と、バスを調停するバス調停手段からの指示に応じて前記結合データの出力タイミングを調整するバッファであって、前記画像処理部の出力端子数未満の数の出力バッファと、前記出力バッファから出力された前記結合データを、外部からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部とを有する半導体装置。前記出力バッファは、前記データ結合部の出力端子毎に設けられる請求項1又は2記載の半導体装置。前記データ分配部は、前記出力バッファからの結合データを分割するデータ分割部と、前記結合分配指示に基づき、前記結合データ又は前記データ分割部にて分割された分割データのいずれかを選択出力するセレクタとを有する請求項1乃至3のいずれか1項記載の半導体装置。前記データ分配部は、前記結合分配指示に基づき、前記結合データ又は前記分割データのアドレスを生成するアドレス生成部を有する請求項4記載の半導体装置。前記データ分配部は、前記データ分割部で分割されたデータを所定のサイズに調整するためのデータ配信調整部を有する請求項4又は5記載の半導体装置。前記アドレス生成部は、基準アドレスを生成する基準アドレス生成部と、前記基準アドレスに対してオフセットを付与するオフセット付与部と、前記基準アドレス生成部で生成された基準アドレスか、前記オフセット付与部でオフセットを付与されたオフセットアドレスのいずれか一方を選択出力する第1のセレクタとを有する請求項5記載の半導体装置。前記画像処理部は、1ピクセルに対して2以上の演算結果を算出し、前記アドレス生成部は、異なるオフセット値を付与する複数種類のオフセット付与部を有し、前記基準アドレス及び前記複数のオフセット付与部により生成された複数のオフセットアドレスを、前記分割データの分割アドレスとして出力するか、前記基準アドレスを前記結合アドレスとして出力するかを選択する第2のセレクタを有する請求項5又は7記載の半導体装置。画像処理部により2種以上の画像データを算出する画像データ算出工程と、前記画像データ算出工程で算出された2種以上の画像データを結合する結合工程と、前記結合工程にて結合された結合データを1つの出力バッファに入力し、バス調停手段により出力許可があるまで当該結合データをバッファリングするバッファリング工程と、前記出力バッファから出力許可された前記結合データについて、結合分配指示に基づき、当該結合データをそのまま、又は結合データを分配してバスへ出力するデータ分配工程とを有する画像処理方法。前記データ分配工程は、前記出力バッファからの結合データを分割するデータ分割工程と、前記結合分配指示に基づき、前記結合データ又は前記データ分割部にて分割された分割データのいずれかを選択出力する出力工程とを有する請求項9記載の画像処理方法。前記データ分配工程は、前記結合分配指示に基づき、前記結合データ又は前記分割データのアドレスを生成するアドレス生成工程を有する請求項10記載の画像処理方法。前記アドレス生成工程では、基準アドレスを生成し、当該基準アドレスに対してオフセットを付与してオフセットアドレスを生成し、前記基準アドレスか、前記オフセットアドレスのいずれか一方を選択出力することで、前記結合データ及び分割データのアドレスを生成する請求項11記載の画像処理方法。前記アドレス生成工程では、異なる値のオフセットを前記基準アドレスに付与して複数種類のオフセットアドレスを生成し、前記結合分配指示により、前記基準アドレス及び複数のオフセットアドレスを前記分割データの分割アドレスとして順次出力するか、前記基準アドレスを前記結合データの結合アドレスとして出力する請求項11又は12記載の画像処理方法。外部メモリと接続するメモリインターフェースと、前記メモリインターフェースとバスを介して接続する半導体装置と、前記バスの調停をするバス調停部と、前記半導体装置を制御する汎用演算装置とを有し、前記半導体装置は、2以上の出力端子を有する画像処理部と、前記画像処理部の前記2以上の出力端子からのデータを結合し、前記画像処理部の出力端子数未満の端子から結合データを出力するデータ結合部と、バスを調停するバス調停部からの指示に応じて前記結合データの出力タイミングを調整する出力バッファと、前記出力バッファからの前記結合データを、前記汎用演算装置からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部とを有する情報処理装置。外部撮像装置に接続されるカメラインターフェースを更に有する請求項14記載の情報処理装置。本願の発明者等は、画像処理機能を有する半導体装置の開発を行う際にさまざまな課題を見出した。本願で開示される各実施の形態は、良質な画像処理機能を有する半導体装置、及び画像処理方法を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。本明細書に開示される一つの態様は、半導体装置を含み、当該半導体装置は出力バッファを有する。本明細書に開示される他の態様は、出力バッファを有する半導体装置と、この半導体装置と外部又は内部のメモリとの間でデータのやりとりを行うバスを有する情報処理装置を含む。本発明においては、良質な画像処理機能を有する半導体装置及び画像処理方法を提供することができる。以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。<結合出力と分配出力>入力された画像に対して何らかの処理をする際、1つの画像入力に対して複数の画像出力を取得したい場合がある。例えば入力画像に対して、縦方向微分した画像と、横方向微分した画像の2つの画像を得たい場合がある。他にも、画像のコーナー検出法として知られるHarrisのコーナー検出奥富正敏,清水雅夫,他編著、ディジタル画像処理、財団法人画像情報教育振興協会CG-ARTS協会出版、2004年参照では、1つの入力画像に対して、縦微分の二乗、横微分の二乗、及び縦微分と横微分の積、のように1つの入力画像に対して3つの出力値が、演算の中間値として必要になる。図2は、1ピクセルにつき2以上のデータが算出された場合のメモリマッピングを説明する図である。このような場合、出力方式として図2に示すように、複数の出力値a、bを連続的に並べて1つの画素として出力する方式以下、この方式での出力を結合出力図2の201という。と、それぞれの画素を別の画像a、bとして出力する方式以下、この方式での出力を分配出力図2の202という。の2方式が考えられる。ここで、結合出力201の場合のメモリ203上のマッピングは204、分配出力202のメモリ203上のマッピングは205、206のようになる。結合出力形式で生成される画像の例としては、ビットマップ画像形式のように、画素値の色成分がメモリ上にBBlue、GGreen、RRedの順番で画素ごとに保存されているものがある。上述した図2に示す結合出力201、分配出力202にはそれぞれ以下のような長所短所がある。先ず、結合出力方式は複数ここでは、出力するデータを2つとする。の出力をまとめて演算する場合に有利である。図3は、画像処理装置、メモリ及び汎用演算装置を備えるシステムLSIの一例を示す図である。図3に示すように、システムLSI300は、画像処理ハードウェア301と、キャッシュ305を有する汎用演算装置302と、外部メモリ303とを有し、各ブロックがバス304を共有している。結合出力では2つのデータが連続しているため、図3に示す汎用演算装置302で演算する際はキャッシュ305のヒット率がよく、演算効率がよい。また、画像処理ハードウェア301で処理する場合も、結合されて1つのデータ領域に保存されているため、入力のアドレスを制御する機構が分配出力よりも簡便に済む。たとえば図2の例の場合、分配出力は、画像データが2つの異なるアドレス領域に保存されているため、2つのアドレス制御機構が必要になる。その反面、出力値の片方のみを順番に使いたい場合は、片方のみを扱いたいにも関わらず、メモリ空間に2つの出力が連続して配置されているため、一般に両方を読んでしまう。そのため、画像処理ハードウェア301や汎用演算装置302と、メモリ303との間のデータ転送の効率は悪化する。出力の数が増えるに従ってこの問題は大きくなる。ただし、このように、出力値の片方のみを扱いたい場合や、出力値を個別に扱いたい場合は分配出力方式の方がよいが、まとめて扱いたい場合は結合方式に比して効率が悪い。そこで、本願発明者等が鋭意研究した結果、使用者の用途によって使い分けることができるよう双方の機能を実現した画像処理機能を有する半導体装置を見出した。<画像処理装置比較例>ここでは、先ず本発明の理解を容易とするため、比較例である画像処理装置のデータ出力方法について説明しておく。以下、時刻tで同期して画像処理部から出力される2種類のデータをat、btと表記することとする。図13a乃至図13cは、画像処理部のデータ出力方法を説明する図であって、それぞれ複数のデータを出力する場合分配出力、複数のデータをまとめて出力する場合結合出力、及び分配及び結合出力のいずれにも対応可能な場合を示す図である。ここでは、画像処理部1301が1画素につき、2つの演算結果a、bを算出するものとして説明する。図13a乃至図13cに示す画像処理部1301は、例えば1画素につき、各8ビットの演算結果a、bを演算して出力する。出力バッファ1305、1307、1309の各出力バッファは、16ビットのバス幅を有するバスに接続され、出力データをそれぞれ16ビットの送信単位に揃えて出力するものとする。先ず、図13aに示すように、画像処理部1301が演算結果をそのまま出力する場合、すなわち分配出力とする場合は、各演算結果を出力するために2つの出力バッファ1305、1307が必要になる。これに対し、図13bに示すように、データ結合部1303を有する場合は、出力データがデータ結合部1303にて結合データa、bの16ビットとされるため、1つの出力バッファ1309とすることができる。ここで、各出力バッファ1305、1307、1309は、16ビットの同じバス幅のバスに出力するものであり、出力バッファのメモリ容量が同一、すなわち同一の大きさの出力バッファである。ここで、上述したように、画像処理の処理内容によっては、出力データを結合出力とした方がよい場合と分配出力とした方がよい場合があり得るため、両方の出力機能を有する画像処理装置とすることが理想的である。そこで、図13cに示すように、データ結合部1303を有し、画像処理部1301の2出力をそのまま出力バッファ1305、1307に出力する経路特許文献3と、データ結合部1303でデータを結合して出力バッファ1309に出力する経路とを備えるよう構成する。すなわち、分配出力に対応させるために出力の種類数毎にハードウェアとメモリとの間に出力バッファを設け、結合出力に対応させるために出力バッファに出力する前段に結合部を設けてデータを結合し、その後、出力バッファにその結合データを出力するような構成とすることができる。この構成により、画像処理置は、分配出力も、結合出力も可能となる。しかしながら、この場合、16ビットの同じバス幅の出力バッファを3つ必要とし、メモリ容量の増大、回路規模の増大及びコストの増大を招いてしまうという課題が生ずる。<本発明の実施の形態1>そこで、本願発明者等は、出力バッファを増やすことなく、結合出力方式と分配出力方式のいずれの方式であっても、処理結果を出力することができる画像処理機能を有する半導体装置を見出した。図1Aは、本発明の実施の形態1にかかる半導体装置を示す概念図である。図1Aに示すように、半導体装置は、画像処理部11、データ結合部12、出力バッファ13及びデータ分配部14を有する。上述の図13の画像処理部1101と同様に、画像処理部11は、1画素についてa、bの2つ8ビットの演算結果を出力する。データ結合部12は、画像処理部の2つの出力端子からのデータa、bを結合し、合わせて16ビットのデータとした結合データを出力バッファ13に出力する。出力バッファ13は、バスを調停するバス調停手段図示せずからの指示に応じて結合データの出力タイミングを調整し、バス調停部からの指示に応じたタイミングで、結合データをデータ分配部14に出力する。データ分配部14は、出力バッファ13からの結合データを、外部からの結合分配指示に応じて結合データのままの16ビットのデータ又は分配して16ビットに調整したデータをバス図示せずに出力する。このように、画像処理部画像処理ハードウェア11から出力された複数の出力結果を、一旦結合整列してハードウェアの後段の出力バッファ13に転送し、出力バッファ13からさらに後段のデータ分配部14に転送する。そして、その結合データを、データ分配部14により、必要に応じて結合データのまま、又は再度分割して分配データとし、バスに送出する。これにより、効率的なデータ長に調整することができ、またこれら一連の、結合バッファリング分割の処理を外部のメモリを仲介せずに行うため、バス帯域を使用しない。すなわち、本実施の形態においては、分配出力形式や結合出力形式に関わらず、一旦複数のデータを結合して出力バッファ13へ送出し、出力バッファ13の後段に出力形式に従って再度分配する手段を備えることで出力バッファ13の機構を小面積で実現することができる。さらにデータ分配部14を備えることで、双方の出力形式による処理結果の出力ができる。さらにまた、外部のメモリを経由しないため、メモリと画像処理ハードウェア間のデータ転送量処理時間を増大することなく、結合出力及び分割出力のいずれの形式でも出力することができる。<本発明の実施の形態2>次に、本発明の実施の形態2にかかる半導体装置について説明する。図1Bは、本発明の実施の形態2にかかる半導体装置を搭載したシステムLSIを示すブロック図である。このシステムLSI100は、例えば、カーナビゲーションAutomotivenavigationsystem等の画像処理装置に適用することができる。図1Bに示すように、システムLSI100は、画像処理装置113、汎用演算装置115、カメラ117と接続されるカメラインターフェース部116、メモリ108と接続される外部メモリインターフェース部107、及び他のモジュール群119がバス106と接続されることで、相互に接続されている。図1Bにおいては、画像処理装置113及び他のモジュール群119は、バス106とはバスインターフェース部105を介して接続されており、データ転送のタイミングが調整される。すなわち、バス調停手段として機能する。なお、汎用演算装置115、カメラインターフェース部116、及び外部メモリインターフェース部107にもバス106との間にバス調停手段を有しており、それぞれメモリ108へのアクセスタイミングが調停されるものとしてもよい。ここで、本実施の形態における画像処理装置113は、2つ出力端子を有する画像処理部101と、画像処理部101の2つの出力端子からのデータを結合し、1つの端子から結合データを出力するデータ結合部102と、バスを調停するバス調停手段ここでは、バスインターフェース部105からの送信許可信号D118に応じて結合データの出力タイミングを調整する出力バッファ103と、出力バッファ103からの結合データを、外部からの結合分配指示に応じて結合データのまま又は分配してバス106バスインターフェース部105に出力するデータ分配部104とを有する。ここで、画像処理部101の出力端子数、すなわち、演算結果として出力するデータ数は、2つに限らず、2以上であってもよい。データ結合部102は、画像処理部101からの出力データをまとめて、その出力端子数未満の結合データを生成して出力バッファ103に出力する。出力バッファ103は、データ結合部102の出力端子に個別に設けられるものであり、データ結合部102によって結合データを生成することで、その個数を削減することができる。例えば、画像処理部101が複雑な演算により、例えば1ピクセルに4つの処理結果を算出した場合、データ結合部102には4つのデータが入力されるが、これを1つの結合データとして出力すれば、出力バッファ103は1つでよく、2つの結合データとして出力する場合は出力バッファ103は2つでよく、また、3つの結合データとして出力する場合は出力バッファ103は3つでよくなり、いずれも、データ結合部102で結合データを生成することで、画像処理部101の4つの出力数より、出力バッファ103の個数を削減することができる。バスインターフェース部105は画像処理装置113以外の他のモジュール群119とも接続しており、各モジュールの優先度の高低等を参照してバスへのデータ転送の調停役を担う。近年、このバスインターフェース部105、バス106を介してメモリ108と接続するモジュール数が増大しており、バスインターフェース部105は、例えばリアルタイム性が要求される処理を実施するモジュールの優先度を上げるなどの処理を行う。ここで、このように近時のモジュールの増大に応じて、各モジュールがメモリ108へのデータ転送を待たされる時間も長くなっている。よって、画像処理装置113や他のモジュール群119などにおいては、この待ち時間に十分な出力バッファの容量が必要となり、回路の大型化に繋がるという課題が生ずる。しかしながら、上述したように、本実施の形態においては、データ結合部102が画像処理部101の出力データを結合して結合データとし、一の出力端子から出力するため、出力バッファ103は、1つでよい。さらに、これを後段のデータ分配部104により、データを分配又は結合のまま出力することで、結合出力形式であっても、分配出力形式であっても、出力バッファ103を1つ設けるのみで、出力が可能となる。更に、本実施の形態は、図1Bの構成に限らない。例えばカメラ117と画像処理装置113が直接つながる、又はカメラ117を搭載した構成としてもよいし、画像処理装置113はバスインターフェース部105を介さなくてもよい。その場合は、各モジュールのバスへのデータ出力タイミングを調停する調停手段を設ければよい。<画像処理装置113の構成>次に、画像処理装置113の内部の構成について説明する。画像処理装置113は、メモリ108内の画像データを読み込み、画像処理部101で何らかの演算を施す。ここでの演算で画像処理部101が複数の演算結果例えば図2のa1とb1を時間単位毎に毎回出力する時のことを考える。ここで時間単位は、例えば、画像処理部101の動作周波数で決まる。動作周波数が100MHzで毎サイクル出力が可能とすると、この時間単位は10ナノ秒である。ただし、本実施の形態の構成によれば必ずしも毎回出力しなくともよい。以下に続くデータ結合部102、出力バッファ103、データ分配部104を経て、画像処理装置113は処理結果をメモリ108上に結合出力形式、分配出力形式のいずれかで選択的に出力する。<データ結合部102の構成>後段のデータ結合部102は上記の複数の演算結果を受けとり、その複数の演算結果の集合を1つの送信単位として、さらに後段の出力バッファ103に出力する。例えば1出力あたり8bitとすると、時刻t=2では、a1,b1のデータが画像処理部101から出力され、データ結合部102がa1,b1を16bitにまとめて、出力バッファ103に送信する。図10はデータ結合部102の構成の一例を示す図である。図10に示すように、上記のように、8bitのデータを16bitにまとめて出力する場合、データ結合部102は、2つのフリップフロップ1001で構成することができる。つまり、複数のフリップフロップ1001で複数のデータを受け取り、それをまとめ、結合データとして後段の出力バッファ103に出力する。<出力バッファ103の構成>次に、出力バッファ103について説明する。本実施の形態における出力バッファ103は、以下の2つの役割を有する。1つ目はバス106が混雑している際にFIFO等の構成を取ることで、配信待ちをさせる役割である。この場合は、バスインターフェース部105からの送信許可信号D118を受信するなどして後段のデータ分配部104にデータを出力する。2つ目は、データ結合部102からの受け取ったデータ以下、結合データともいう。を、バス106のデータ送信単位に纏めなおす役割である。バス106へのデータ送信単位を32bitとすると、データ結合部102から受信した結合データを2回分まとめ、後段のデータ分配部104に送出する。例えば、a1,b1,a2,b2と受け取ったデータをa1,b1,a2,b2と32bit単位にまとめて後段のデータ分配部104に送出する。次に、この出力バッファ103について更に詳細に説明する。図11は、32bitのデータ送信単位でデータを送受する出力バッファの構成の一例を示す図である。この出力バッファ103は、例えば複数のFIFOから構成することができる。そして、データ結合部102から流れてきた結合データ1103を一時的に格納し、バス106に送出する単位にデータ長がそろい、かつバスインターフェース部105から送出を許可する送信許可信号D118を受信すれば、そろえたデータ長で後段のデータ分配部104にデータ1104を送出する。この出力バッファ103は、送信許可信号D118を受け取る結線でバスインターフェース部105とつながっている。そして、上記のように送信許可信号D118を受信すると、リードポインタ1101が指し示すところから32bitの信号を読み出し、この読みだしたデータ1104を後段のデータ分配部104に送出する。このように、出力バッファ103は、送信許可信号D118を受信するまでデータ結合部102から送られてくる16bitの結合データ1103を格納しておく必要がある。このため、出力バッファ103の容量は、バス自身のデータ転送能力、画像処理装置113が他のモジュールに対して有するデータ転送の優先度、バスインターフェース部105を共有する他のモジュール群119が必要とするデータ転送量、その先のバス106を共有する他モジュールである汎用演算装置115、カメラインターフェース部116、及び外部メモリインターフェース部107が必要とするデータ転送量等によって決定される。例えば、32bit×128のデータを蓄えておく必要がある場合、出力バッファ103の容量は512バイトとなる。一般的には、他のモジュール群がメモリ108にデータを転送したり、メモリ108からデータを受信する間、出力バッファ103はメモリ108にアクセスすることができない。通常は、メモリ108を共有するモジュール群に順次アクセス許可がまわってくる。このため、バスインターフェース部105を共有する他のモジュール群119、バス106を共有する他のモジュールが多ければ多いほど、必要とされる出力バッファ103の容量は大きくなる。なお、例えばリアルタイムにデータを処理する必要がある場合などは、そのモジュールのバス106を使用する優先度が高くなる。このように、図11に示す出力バッファ103は、リードポインタ1101とライトポインタ1102を有することにより、FIFOの役割を担う。リードポインタ1101は、データ1104が後段のデータ分配部104に送出されれば、その指し示す位置が32bit分移動する。ライトポインタ1102は、データ結合部102から結合データ1103を受け取れば、その指し示す位置が16bit分移動する。両ポインタ1101、1102は、バッファの終端まで読み出し又は書き込みを実施すると始端に戻るリングバッファの動きをする。図12は、出力バッファの動作を示すフローチャートである。図12に示すように、先ず、データ結合部102からの結合データ1103を蓄積するステップS1201。そして、出力バッファ103への送出単位まで蓄積すればステップS1202:Yes、送信許可信号D118を受信するまで待機する。その間、データ結合部102からの結合データ1103は順次蓄積されていく。そして、送信許可信号D118を受信するとステップS1203:Yes、出力バッファ103にデータ1104を送出するステップS1204。<データ分配部104の構成>次に、データ分配部104の構成について更に詳細に説明する。図1Bに戻って、データ分配部104は、アドレス生成部109、出力形式指定部110、データ分割部111及びデータ配信調整部112を有する。このデータ分配部104は、出力バッファ103からまとめられたデータを、出力形式指定部110で指定される出力形式、本実施の形態においては、分配出力形式又は結合出力形式、に従って整え、バスインターフェース部105に出力する機構を有する。より詳しくは、データ分配部104はデータ結合部102で結合された結合データを、データ分割部111で再分割し、データ配信調整部112でバス106に出力するために適当なデータ長に再調整してバスインターフェース部105に出力する。処理した画像データを画像処理装置113からメモリ108に出力する際は、出力先のメモリアドレスを指定する必要がある。結合出力の場合には1種類のアドレスを、また、分配出力の場合には2種類のアドレスをバスインターフェース部105に出力する必要がある。そのアドレスに従って、バスインターフェース部105は、バス106と外部メモリインターフェース部107を経由してメモリ108へのデータの転送をおこなう。このメモリのアドレスの生成は、アドレス生成部109が担う。結合出力形式の際は順次送られてくる出力データに対してアドレス生成部109が、1つの排他的に連続したアドレスを生成する。2つ以上の出力に分配出力する方式としては、2つ以上の排他的に連続したアドレスを生成する。2つ以上のアドレスを生成するために、2以上のアドレス生成部により個々のアドレスを生成する方式、又は一方のアドレスを生成し、当該一方のアドレスに対しオフセット値を加えることで他方のアドレスを生成する方式等がある。本実施の形態においては、後者のオフセット値により他方のアドレスを生成する方法を採用する。<データ分配部104の具体例>次に、データ分配部104の一具体例について詳細に説明する。図4は、データ分配部104の一具体例を示す図である。なお、図4の説明において、ブロック又は回路間を結ぶ線については、符号の先頭にDを付して示す。例えば、出力バッファ103とセレクタ411とを結ぶ線はD4121で示す。さらに、D4121で説明すると、D4121は、出力バッファ103とセレクタ411とを結ぶ結線、当該結線上を流れる信号又はデータのいずれも表わすものとして説明する先ず、出力形式指定部110が結合出力形式を指定する場合、出力バッファ103からのデータは、出力バッファ103から後段のセレクタ411に結線D4121を通して直接伝送される。<データ分割部111の具体例>データ分割部111は、内部にデータステップ分割部406を有する。このデータ分割部111は分配出力形式のための機構である。通常、データ結合部102のデータ、及び出力バッファ103で整列されたデータは、データの種類ごとに見ると飛び石ステップになっている。これを2出力とする場合には、入力されたデータ列を奇数番目のデータと偶数番目のデータに分割することと等しい。このことから、本明細書においては、ステップ分割とは、出力バッファ103からのデータを集めて、出力の種類ごとに分割することを示すもとする。次に、データ分割部111の動作について説明する。出力バッファ103から図5の501のように、データ列a1,b1,a2,b2が結合された1つの単位としてデータステップ分割部406へ入力された場合について説明する。501に示すデータは、結線D4121及びD4122を流れるデータである。後述するデータ配信調整部112との整合性の都合上、a1,b1,a2,b2はそれぞれ8bitのデータとし、合計で32bitのデータとする。データステップ分割部406はこのデータ列を受け取り、その入力データ列を奇数番目と偶数番目のデータに分割して、データ列a1,a2504とデータ列b1,b2505を出力する。それぞれの出力は結線D4121、D4122を流れてバッファ4091,4092、バッファ4093,4094に入力される。<データ配信調整部112の具体例>次に、データ配信調整部112について説明する。データ配信調整部112は、バス106に流す既定のビット長にデータを揃えなおしてバスインターフェース部105に出力する手段として機能する。ここでは、上述と同じく、バス106に流す既定のビット長が32bitであるとする。4091~4094はそれぞれ16bitデータを蓄えるバッファである。入出力切り替え制御部405は、切り替え制御信号D4081~D4084をバッファ4091~4094へ出力する。この場合、切り替え制御信号D4081、D4083の組か、切り替え制御信号D4082、D4084の組かが、いずれかのバッファ4091,4092又は1093,4094への入力を交互に許可する。4095、4096は、それぞれ32bitのデータを格納可能なバッファであり、それぞれ4091,4092の組と、4093,4094の組のデータを一旦保持する。セレクタ410は、バッファ4095,4096が保持する値のいずれかを出力するかを選択する。この選択も、入力切り替え信号D414にしたがい、これによりバッファ4095又は4096のいずれか一方からその保持する値がセレクタ410により選択出力される。本実施の形態においては、上述したように、出力データの種類ごとに出力バッファを有する構成に比べて、1つの出力バッファ103に、本バッファ4091~4094を追加するだけで済むため、実装に必要な記憶素子の容量が少なくて済む。具体的には、出力バッファ103の容量が例えば先に示した通り512バイトだとすると、従来の技術では、結合出力形式、分配出力形式に対して出力バッファをそれぞれ用意する必要があり、結果、出力バッファとしての容量が1024バイト必要となる。これに対し、本実施の形態においては、1つの出力バッファ103の容量512バイトに16bitのバッファを4つ合計8バイト加えた520バイトだけでよい。すなわち、本実施の形態においては、出力バッファ103として必要な記憶素子の容量を増大することなく、結合方式及び分配方式のいずれの出力も可能とすることができる。セレクタ411は、結合出力201か分配出力202のいずれをバスインターフェース部105に流すかを制御する。この制御は出力形式指定部110の設定に従う。つまり、出力形式指定部110により結合出力形式が指定された場合は、データD4121を結線D413に出力し、分配出力形式の場合は、セレクタ410から送出されたデータを結線D413に出力する。図6は、出力形式が結合出力201形式の場合のタイミングチャートである。行番号600は時刻τを表す。時刻τのとき、出力バッファ103から流れる信号を添え字i,jを用いてai,bi,aj,bjと表すこととする。結合出力201の場合は、出力バッファ103から出力されたデータ列がそのまま出力される。信号601は、結線D4121を流れるデータを示し、602は結線D413を流れるデータを示す。図7は、出力形式が分配出力202形式の場合のタイミングチャートである。700は時刻τを示し、701は結線D4122を流れる信号出力バッファ103の出力を示す。702及び703は、それぞれデータステップ分割部406からの出力D4071及びD4072を示す。704は入出力切り替え制御部405からバッファ4091への信号結線D4081を流れる信号、705は入出力切り替え制御部405からバッファ4092への信号結線D4082を流れる信号、709は入出力切り替え制御部405からバッファ4093への信号結線D4083を流れる信号、710は入出力切り替え制御部405からバッファ4093への信号結線D4083を流れる信号を示す。信号がHighであれば書き込み許可を、Lowであれば書き込み不許可を与える。706、707及び711、712は、順にバッファ4091乃至4094が保持する値に対応する。また、708、713は、バッファ4095、4096が保持する値に対応する。714は、入力切り替え制御部405からセレクタ410に流れる信号であり結線D414に該当する。信号がHighであればバッファ4095のデータを、Lowであればバッファ4096のデータをセレクタ410に出力する。時刻τ=1のとき、出力バッファ103からの32bitの信号列a1,b1,a2,b2はデータステップ分割部406で2つの16bitの信号列a1,a2,b1,b2に分割され、結線D4071702参照及びD4072703参照へそれぞれ出力される。データa1,a2はバッファ4091及び4092へ送られるが、このとき、入出力切り替え制御部405からは結線D4081を通して、バッファ4091にのみ入力許可信号が出力される704がHighため、データa1,a2は、バッファ4091にのみ格納される。図7上では、データa1,a2が時刻τ=1では、706バッファ4091に格納され、707には反映されない。同様にデータb1,b2がバッファ4093、4094に送られるが、709結線D4083、710結線D4084において入力が許可Highされているのは、709結線D4083であるため、データは、バッファ4093711に該当にのみ格納される。時刻τ=2のとき、データステップ分割部406は、a3,b3,a4,b4というデータ列を出力バッファ103から受け取る。このデータは上記と同様、データステップ分割部406でa3,a4,b3,b4に分割され、結線D4071、D4072にそれぞれ出力される。バッファ4091乃至4094への出力に関しては、入出力切り替え制御部405からの信号が、上記のときと反対になり、結線D4082、D4084に流れる信号がHighになるため、データa3,a4,b3,b4は、それぞれバッファ4092、4094に格納される。データがバッファ4091、4092の組、バッファ4093、4094の組の両方ともに更新された段階で、バッファ4095、4096が更新される。バッファ4095の値を708、バッファ4096の値を713に示す。バッファ4095には、a1,a2,a3,a4が、バッファ4096にはb1,b2,b3,b4が格納される。次に、この組が、順次バスインターフェース部105へ出力される。714は、入力切り替え制御部405からセレクタ410に入力する信号結線D414を流れる信号を示し、715は、セレクタ411からバスインターフェース部105に出力される信号結線D413を流れる信号を示す。入出力切り替え制御部405からの信号D414714参照の切り替えによって、分配出力202の場合は、順次a1,a2,a3,a4,b1,b2,b3,b4の32bitのデータが結線D413715参照経由でバスインターフェース部に出力される。具体的には、信号D414がHighの場合はバッファ4095のデータをセレクタ410からその後段のセレクタ411へ出力し、信号D414がLowであればバッファ4096のデータをセレクタ410からその後段のセレクタ411へ出力する。<アドレス生成部109の具体例>次に、アドレス生成部109について説明する。アドレス生成部109では、出力形式指定部110の設定に従って、アドレスの出力を変更する。具体的には、セレクタ404の選択により、結合出力201形式が選択された場合は、信号結線D4152を選択出力し、分配出力202形式が選択された場合は、出力形式指定部110により信号D4151を選択出力し、入出力切り替え制御部405によりD4151aとD4151bを交互に選択出力することで、両方式のアドレスを生成する。上述したように、本例においては、複数のアドレス出力を、ある基準となるアドレス以下、基準アドレスという。とその基準アドレスに対しオフセット値を与えたアドレスとで実現する。例えば、基準アドレスを1出力目の画像データのメモリアドレスとする。402は基準アドレス生成部であり、オフセット指定部401は基準アドレス生成部402で生成される基準アドレスに加算するオフセット値を出力する。このオフセット値を加算器411により基準アドレスに加算して、2出力目の画像データのアドレス以下、オフセットアドレスという。を生成する。ここで、オフセット指定部401及び加算器411によりオフセット付与部が構成される。一方、出力形式指定部110の設定が結合出力201形式であれば、基準アドレス生成部402から出力されるアドレスが、第2のセレクタとしてのセレクタ404を介してそのままバスインターフェース部105に出力される結線D4152。このアドレス出力は、データ配信調整部112からのデータ出力に同期して行われる。このような構成により、結合出力201形式ではデータがバスインターフェース部105、バス106を介して、メモリ108に、図2の204が示すようなマッピングで出力される。分配出力202形式の場合は、基準アドレス生成部402から出力される基準アドレスと、その基準アドレスに対してオフセット指定部401で指定されるオフセット値を加えたオフセットアドレスが、第1のセレクタとしてのセレクタ404により交互に選択出力されることで、2画像分のアドレスを生成する。例えば、上述の例ではa1,a2,a3,a4のデータ出力に対し、基準アドレスが同期してバスインターフェース部105に出力され、b1,b2,b3,b4のデータ出力に対し、基準アドレスにオフセット値を加えたオフセットアドレスが同期してバスインターフェース部105に出力される。この交互の制御は入出力切り替え制御部405が行う。このような構成により、分配出力202形式でデータがバスインターフェース部105、バス106を介して、メモリ108に、図2の205及び206が示すようなマッピングで出力される。以上、本実施の形態においては、画像処理部113は、分配出力202については、2種類のデータ出力を行う場合を例にとって説明したが、2種類以上のデータ出力がある場合であっても、画像処理部101から出力されるデータを結合して出力バッファ103に入力し、出力タイミングを調整した後、再度データを分配したり、又はそのままと出力する、本実施の形態と同様の構成とすることで、本実施の形態と同様の効果を奏する。また、データ分配部104で出力するデータが2種類以上であった場合、例えば1つの結合データと、2つの分割データであった場合であっても、オフセット指定部401は、値の異なる2種類のオフセット値を生成することで、2種類のオフセットアドレスを生成することができ、図4とほぼ同様の構成で、複数種類のデータを出力することも可能である。<本発明の実施の形態3>次に、本発明の実施の形態3について説明する。本実施の形態においては、実施の形態2におけるデータ分配部104の構成を変更したものである。なお、その他の構成は実施の形態2と同様であるので説明を省略する。本実施の形態においては、上述の実施の形態2の図4におけるバッファ4091乃至4096を、結合出力201形式と分配出力202形式で共有する。バッファを共有することにより、これらのバッファをバス106におけるデータ配信の緩衝とすることができる。図8は、本実施の形態にかかるデータ分配部104の詳細を示す図、図9はデータ分配部104における信号、及びバッファの値を示すタイミングチャートである。図4に示す実施の形態2と同様、図8に示すように、データ分配部104は、データステップ分割部804実施の形態2のデータステップ分割部406に対応、及び入出力切り替え制御部801実施の形態2の入出力切り替え制御部405に対応を有する。アドレス生成部109の構成は図4に示す実施の形態2の構成と同様である。ここで、本実施の形態においては、データ分割部111がデータ順次分割部802を有する。結合出力201形式の場合に、実施の形態2では出力バッファ103から出力されたデータをそのまま出力していたが、本実施の形態においては、出力バッファ103から出力されたデータは、データ順次分割部802に入力される。8061乃至8064は、データ順次分割部802とデータステップ分割部804の出力のいずれかを選択するセレクタである。セレクタ8061乃至8064は、出力形式指定部110からの出力形式指定信号でいずれのデータを選択するかが指定され、結合出力201形式の場合はデータ順次分割部802の出力を、分配出力202形式の場合はデータステップ分割部804からの出力を選択して出力する。バッファ8081乃至8084は、それぞれ図4に示すバッファ4091乃至4094に相当する。このバッファ8081乃至8084は、それぞれ16bitの容量を有し、入出力切り替え制御部801によって、バッファ8081乃至8084に対するデータの入出力が許可される。出力形式指定部110の設定が分配出力202の場合は、図4にて説明した制御と同様の制御が行われ、本実施の形態における信号D8071乃至信号D8074は、実施の形態2における信号D4081乃至D4084に該当する。また、本実施の形態におけるバッファ8085、8086は、実施の形態2における32bitのバッファ4095、4096に対応する。セレクタ809の動作も、図4にて説明したセレクタ410の動作と同様である。このため、分配出力202形式におけるタイミングチャートは、図7と同様である。タイミングチャートの各信号と、図8の対応を示すと、701:出力バッファ103からの信号D810702、703:データステップ分割部804からの出力D8051、D8052704、705:バッファ8081、8082への入出力切り替え制御部801からの信号D8071、D8072706、707、708:バッファ8081、8082、8085が保持するデータ709、710:バッファ8083、8084への入出力切り替え制御部801からの信号D8073、D8074711、712、713:バッファ8083、8084、8086が保持するデータ714:入出力切り替え制御部801からセレクタ809への信号D812715:データ分配部104からバスインターフェース部105への結線D811に流れるデータ次に、結合出力201形式の場合の構成を示す。結合出力201形式の場合には、データ順次分割部802の出力を用いる。データ順次分割部802では、例えばa1,b1,a2,b2と受け取ったデータをa1,b1,a2,b2とバッファ8081乃至8084の単位16bitに区切って、バッファ8081乃至8084へ送出する902、903参照。ここでの順次分割とは、上述したa1,b1,a2,b2の並びをそのまま順番に分割していることを示す。結合出力201形式の場合、バッファ8081乃至8084に対し、入出力切り替え制御部801から送られる書き込み許可信号の順番が、分配出力202形式のそれと異なる。書き込み許可信号は、D8071,D8072の組と、D8073,D8074の組のいずれかがHighとなる。つまり、セレクタ8061乃至8064からのデータは、D8071,D8072の組か、D8073,D8074の組のいずれかの組に同時に取り込まれる。バッファ8085は、バッファ8081,8082が両方更新された時点で、バッファ8086は、バッファ8083,8084が更新された時点でデータを保持する。本実施の形態における結合出力201形式のタイミングチャートを図9に示す。図8における各信号、又はバッファの値と図9との対応を以下に示す。900:時刻τ901:出力バッファ103の出力信号D810902、903:信号D8031、D8032904、905:信号D8071、D8072909、910:信号D8073、D8074906、907、911、912:バッファ8081、8082、8083、8084が保持する値908、913:バッファ8085、8086が保持する値914:入出力切り替え制御部801からセレクタ809への信号D812915:セレクタ809より出力される信号D811まず、時刻τ=1において、出力バッファ103からa1,b1,a2,b2の信号が送出される。その信号は、データ順次分割部802にてa1,b1,a2,b2に分割され、それぞれ結線D8031、D8032に出力される902、903を参照。{a1,b1}の信号は、バッファ8081、バッファ8083に送られるが、入出力切り替え制御部801からの信号D8071、D8073904、905を参照は、信号D8071のみ許可となっており、バッファ8081にのみ{a1,b1}が書き込みされる906のa1,b1を参照。また、{a2,b2}の信号も、同様にして、バッファ8082にのみ書き込まれる。バッファ8081、8082のデータは取り出され32bitデータ{a1,b1,a2,b2}としてバッファ8085に書き込まれる908を参照。図9の908に示すタイミングチャートでは、8081、8082の双方が更新された時点でのバッファ8085への書き出しにはなっていないが、これは、図7に示した分配出力202形式のタイミングに合わせているだけであって、双方の更新が揃った時点で書き出してもよい。時刻τ=2において、出力バッファ103からはa3,b3,a4,b4の信号が送出される。再びその信号はデータ順次分割部802でa3,b3,a4,b4に分割され、バッファ8081乃至8084に送出されるが、今度は入力切り替え制御部801からの信号がバッファ8083、8084にのみ書き込み許可を与えるため、バッファ8083、8084の値が更新される911、912を参照。その後、32bit長のバッファ8086に、バッファ8083、8084の中身a3,b3,a4,b4が書き出される913を参照。バッファ8085、8086に保持されたデータは、信号D812の制御によりセレクタ809にていずれか一方が選択出力され、バスインターフェース部105に結線D811を通して出力される。信号D812は914に、結線D811を流れるデータは915に示すが、信号D812が立っていればHighであれば、セレクタ809はバッファ8085のデータを選択して出力し、下がっていればLowであればセレクタ809はバッファ8086のデータを選択して出力する。本実施の形態においても、画像処理装置113が1枚の画像データに対し、複数枚の画像データを算出する場合に、実施の形態1と同様に、複数の演算結果を結合して出力バッファに入力することで、出力バッファの数の増大を抑制することができる。また、結合したデータは、出力バッファの後段にデータ分配部14を配置して分配分割する等すればよい。その場合、結合するデータを分割する手段、分割手段で分割したデータをバスの単位に調整するための調整手段等を設け、結合データを出力するか、分割データを出力するかをセレクタにより選択出力すればよい。また、結合データ、分割データのアドレスは、ドレス生成手段を設け、例えば基準アドレスに対しオフセットを与えてオフセットアドレスを生成し、基準アドレス及びオフセットアドレスを適宜選択出力することで、結合データや分割データを簡単に生成することができる。なお、本実施の形態においては、画像処理部101が2種類のデータを出力する構成について説明したが、画像処理部101が2種類以上のデータを出力する場合や、その場合はデータ結合部102の出力が1以上となる場合等も本願と同様の概念を適用することで、画像処理部101の出力数より少ない数の出力バッファ103出力を受け取る構成も同様の考え方で取ることができる。なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。"