"ゲートが第1配線に接続され、第1ソース/ドレインの一方が第2配線に接続された第1トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第2ソース/ドレインとを備え、前記ゲート電極が前記第1トランジスタの前記第1ソース/ドレインの他方に接続され、前記第2ソース/ドレインの一方が第3配線に接続され、前記第2ソース/ドレインの他方が第4配線に接続された第2トランジスタと、を備えていることを特徴とする半導体装置。前記第2配線と前記第4配線は同一の配線であることを特徴とする請求項1記載の半導体装置。前記しきい値変調膜は、電荷を捕獲するトラップ膜を備えていることを特徴とする請求項1または2記載の半導体装置。前記しきい値変調膜は、前記ゲート電極との界面に電荷の流出を防止するブロック絶縁膜を備えていることを特徴とする請求項3記載の半導体装置。前記しきい値変調膜は、強誘電体膜または遷移金属酸化膜を備えていることを特徴とする請求項1または2記載の半導体装置。前記第2配線および前記第4配線に接続され、前記第2トランジスタがオン状態であるかまたはオフ状態であるかを検出するセンスアンプを更に備えていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。前記センスアンプは、直列に接続された複数のインバータを備えていることを特徴とする請求項6記載の半導体装置。前記センスアンプの最終段のインバータの電源電圧が前記センスアンプの初段のインバータの電源電圧よりも大きいことを特徴とする請求項7記載の半導体装置。前記センスアンプは、少なくとも2つのインバータがクロスカップル接続されたラッチ回路を備えていることを特徴とする請求項6記載の半導体装置。前記第2配線および前記第4配線の少なくとも一方をプリチャージするプリチャージ回路を備えていることを特徴とする請求項6乃至9のいずれかに記載の半導体装置。しかし、この2トランジスタ型のDRAMでは、電荷を蓄えるキャパシタがトランジスタのゲートキャパシタであり容量が小さい。このため、リテンション時間が短く頻繁なリフレッシュ動作が必要となる。また、ノイズにより正常に読み出せないことがある。本実施形態は、頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる2トランジスタ型のDRAMを備えた半導体装置を提供する。本実施形態の半導体装置は、ゲートが第1配線に接続され、第1ソース/ドレインの一方が第2配線に接続された第1トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第2ソース/ドレインとを備え、前記ゲート電極が前記第1トランジスタの前記第1ソース/ドレインの他方に接続され、前記第2ソース/ドレインの一方が第3配線に接続され、前記第2ソース/ドレインの他方が第4配線に接続された第2トランジスタと、を備えていることを特徴とする。以下に、図面を参照して実施形態を説明する。第1実施形態第1実施形態による半導体装置を図1に示す。この実施形態の半導体装置は、2トランジスタ型DRAMであって、少なくとも1個のメモリセルを有している。このメモリセルの構成を示す図および回路図を図1および図2にそれぞれ示す。このメモリセルMCは、書き込みトランジスタM1と、読み出しトランジスタM2とを有している。書き込みトランジスタM1は、ソース/ドレインの一方が書き込みビット線WBLに接続され、他方が読み出しトランジスタM2のゲートに接続され、ゲートが書き込みワード線WWLに接続されている。読み出しトランジスタM2は、ソース/ドレインの一方が読み出しビット線RBLに接続され、他方が読み出しワード線RWLに接続されている。そして、書き込みトランジスタM1は通常のMOSFETであるが、読み出しトランジスタM2には書き込みトランジスタM1と異なり、しきい値変調膜以下、TMFともいうをゲート構造に備えている。なお、第1実施形態の変形例として、図3に示すように、書き込みビット線WBLと、読み出しビット線RBLを共通のビット線BLとし、このビット線BLを読み出しトランジスタM2と書き込みトランジスタM1が共有したメモリセルMCが挙げられる。次に、本実施形態における読み出しトランジスタM2のデバイス構造を図4に示す。読み出しトランジスタM2は半導体領域2に形成され、この半導体領域2に離間して形成され半導体領域2と反対の導電型の不純物領域からなるソース4aおよびドレイン4bを有している。なお、半導体領域とは、半導体基板、ウェル領域、SOI層等を意味する。更に、ソース4aとドレイン4bとの間の半導体領域2にゲート構造10が形成されている。このゲート構造10は、ゲート絶縁膜12と、しきい値変調膜14と、ゲート電極ゲート16とを備えている。しきい値変調膜14は電荷を捕獲することのできる電荷トラップ膜例えば、SiN膜等を含むか、分極を持つことができる強誘電体膜または遷移金属酸化膜例えばPbZr,TiO3PZT膜、SrBi2Ta2O9SBT膜、Bi,La4Ti3O12BLT膜等を含む膜で構成される。ゲート電極16にはn型ポリシリコン、p型のポリシリコン、または金属ゲート電極を用いることができる。このしきい値変調膜14にゲート電極16を介して電荷が注入されること、もしくは電界により分極を生じさせることにより、読み出しトランジスタM2のしきい値が変調される。しきい値変調膜14への電荷の注入はしきい値変調膜14と接したゲート電極を介して行うので、フラッシュメモリに比べて、書き込み電圧を低くすることができる。しきい値変調膜14としてSiN膜が用いられた場合の読み出しトランジスタM2の第1具体例を図5に示す。この第1具体例においては、SiNからなるしきい値変調膜14との界面における整合を考慮してゲート絶縁膜12としてSiON膜が用いられている。また、ゲート電極16としては、n型ポリシリコンが用いられている。また、しきい値変調膜14に強誘電体を用いて、分極により読み出しトランジスタM2のしきい値を変調させることも可能である。しきい値変調膜14として、強誘電体であるPZT膜が用いられた場合の読み出しトランジスタM2の第2具体例を図6に示す。この第2具体例においては、ゲート絶縁膜12としてHfO膜が用いられ、ゲート電極16として白金Ptが用いられている。また、しきい値変調膜14のゲート電極16との界面に電荷の流出を防ぐブロック絶縁膜を設けることで、よりリテンション時間を延ばすことが可能である。しきい値変調膜14が上記電荷の流出を防ぐブロック絶縁膜を含む場合の読み出しトランジスタM2の第3具体例を図7に示す。この第3具体例においては、しきい値変調膜14がSiN膜14aと、このSiN膜14a上に設けられたONOOxideNitrideOxide膜14bとを有している。なお、ONO膜とは窒化膜を酸化膜で挟んだ構成、すなわち酸化膜、窒化膜、酸化膜がこの順序で積層された積層構造を有している。そして、第3具体例においては、SiN膜14aとの界面における整合を考慮してゲート絶縁膜12としてSiON膜が用いられている。また、ゲート電極16としては、n型ポリシリコンが用いられている。次に、しきい値変調膜14として窒化膜を含む場合の特徴について、図8を参照して説明する。窒化膜を含むことによるリテンションの増幅率は、図8に示すように、窒化膜の膜厚が3nm以上から急激に立ち上がる。ここでリテンション増幅率とはしきい値変調膜を有する読み出しトランジスタのリテンション時間の、前記トランジスタと同じ等価酸化膜厚EOTEquivalentOxideThicknessを持ち、しきい値変調膜を有しない読み出しトランジスタのリテンション時間に対する増幅率である。これは、窒化膜の膜厚が3nmから厚くなるにつれて、窒化膜に捕らえられる電荷量が、急激に増加するためである。したがって,本実施形態の効果を享受するためには、しきい値変調膜14に含まれる窒化膜の膜厚が3nm以上であることが望ましい。第1実施例通常、メモリには、マトリクス状に配列された複数のメモリセルMCを有するセルアレイを備えている。このセルアレイは、少なくとも1本のビット線と、少なくとも1本のワード線を備えている。各ビット線および各ワード線には複数のメモリセルMCが接続される。そして、少なくとも1本のビット線もしくは少なくとも1本のワード線にはセンスアンプが設けられる。読み出しビット線RBLと、書き込みビット線WBLがセンスアンプSAに接続された第1実施形態によるメモリの第1実施例の回路図を図9に示す。図9は、第1実施例のメモリのii=1,列jj=1,行のメモリセルMCijと、i列j1行のメモリセルMCij1を示す回路図である。各メモリセルMCiji=1,、j=1,の書き込みトランジスタM1ijは、ゲートが書き込みワード線WWLjに接続され、ソース/ドレインの一方が書き込みビット線WBLiに接続され、ソース/ドレインの他方がメモリセルMCijの読み出しトランジスタM2ijのゲート電極に接続されている。各メモリセルMCiji=1,、j=1,の読み出しトランジスタM2ijは、ソース/ドレインの一方が読み出しワード線RWLjに接続され、ソース/ドレインの他方が読み出しビット線RBLiに接続されている。すなわち、図9に示すメモリのセルアレイにおいては、書き込みビット線WBLiにはメモリセルMCij、MCij1のそれぞれの書き込みトランジスタM1のソース/ドレインの一方が接続される。また、読み出しビット線RBLiにはメモリセルMCij、MCij1のそれぞれの読み出しトランジスタM2のソース/ドレインの他方が接続される。そして、書き込みビット線WBLii=1,および読み出しビット線RBLiには、センスアンプSAiが接続されている。第2実施例また、図9に示す第1実施例のメモリにおいて、読み出しビット線RBLii=1,と書き込みビット線WBLiを共通のビット線BLiにした場合のメモリの第2実施例の回路図を図10に示す。すなわち、図10に示す第2実施例においは、各メモリセルMCiji=1,、j=1,の書き込みトランジスタM1ijのソース/ドレインの一方と、読み出しトランジスタM2ijのソース/ドレインの一方がビット線BLiに接続され、このビット線BLiにセンスアンプSAiが接続された構成となっている。このように構成することにより、第1具体例に比べてビット線の本数を少なくすることができる。第3実施例次に、第1実施形態によるメモリの第3実施例の回路図を図11に示し、その動作を説明する波形図を図12に示す。なお、図12は、読み出しからリフレッシュ動作までの印加電圧の波形図である。この第3実施例のメモリは、第1実施例のメモリにおいて、センスアンプSAii=1,としてインバータチェイン型のセンスアンプを用いた構成となっている。このセンスアンプSAii=1,は、読み出し選択トランジスタ30a、30bと、2段に直列接続されたインバータ32a、32bと、を備えている。このセンスアンプSAii=1,の読み出し選択トランジスタ30a、30bはそれぞれ書き込みビット線WBLi、読み出しビット線RBLiに接続されている。なお、読み出しトランジスタ30a、30bのゲートには、読み出し制御電圧VSAが印加される。また、センスアンプSAii=1,においては、インバータ32aの出力端子が読み出し選択トランジスタ30aを介して書き込みビット線WBLiに接続され、インバータ32bの入力端子が読み出し選択トランジスタ30bを介して読み出しビット線RBLiに接続される。また、読み出しビット線RBLii=1,には、トランジスタ34のソース/ドレインの一方が接続される。このトランジスタ34のソース/ドレインの他方は接地され、ゲートに制御電圧Vpiが印加される。さらに、書き込みワード線WWLjj=1,には、トランジスタ36のソース/ドレインの一方が接続される。このトランジスタ36のソース/ドレインの他方は電位VDが印加され、ゲートに書き込み制御電圧VWjが印加される。また、読み出しワード線RWLjj=1,には、トランジスタ38のソース/ドレインの一方が接続される。このトランジスタ38のソース/ドレインの他方は電位VDが印加され、ゲートに読み出し制御電圧VRjが印加される。次に、図12を参照して第3実施例によるメモリのリフレッシュ動作を説明する。まず、制御電圧VpiをHレベルにしてトランジスタ34をオン状態にすることにより、読み出したい列、例えばii=1,列の読み出しビット線RBLiの電位を開放し、接地電位にする。その後、制御電圧VpiをLレベルにしてトランジスタ34をオフ状態にする。次に、読み出したい行、例えばjj=1,行のワード線RWLjに接続されているトランジスタ38のゲートに印加される読み出し制御電圧VRjをHレベルにしてトランジスタ38をオン状態にする。これにより、読み出したいjj=1,行の読み出しワード線RWLjの電位をVDまで持ち上げる。この際、メモリセルMCijに記憶されているデータが1の場合、すなわち読み出しトランジスタM2ijがオン状態の場合は、読み出しワード線RWLjの電位が読み出しビット線RBLiに伝わり読み出しビット線RBLiの電位もVDとなる。これに対して、メモリセルMCijに記憶されているデータが0の場合、すなわち読み出しトランジスタM2ijがオフ状態の場合は、読み出しワード線RWLjの電位は読み出しビット線RBLiに伝わらず、読み出しビット線RBLiの電位は0のままである。この読み出しビット線RBLiの電位を読み出すことで、メモリセルに記録されたデータの読み出しを行うことができる。この読み出しは、センスアンプSAiを作動させることにより行う。このセンスアンプSAiの作動は、制御電圧VSAをHレベルにしてトランジスタ30a、30bをオン状態にする。すると、インバータチェイン32a、32bを介して読み出しビット線RBLiの電位が書き込みビット線WBLiに伝わる。この状態で、書き込みを行いたい行、例えばjj=1,行の書き込み制御電圧VWjをHレベルにして、トランジスタ36をオン状態にする。これにより、書き込みワード線WWLjの電位レベルがVDになり、書き込みトランジスタM1ijがオンし、書き込みビット線WBLiの電位に応じたデータの書き込みがメモリセルMCijに行われる。これにより、リフレッシュ動作を行うことができる。なお上記説明では、メモリセルに記憶されているデータが0の場合を読み出しトランジスタのオフ状態に対応させ、データを1の場合を読み出しトランジスタのオン状態に対応させていたが、逆に対応させてもよい。すなわち、メモリセルに記憶されているデータが0の場合を読み出しトランジスタのオン状態に対応させ、データ1の場合を読み出しトランジスタのオフ状態に対応させてもよい。また、メモリセルへの書き込みまたは読み出し動作は、上記説明リフレッシュ動作の書き込み動作および読み出し動作と同様にして行う。書き込みの際は、読み出されたデータにかかわらず書込み回路から書き込みたいデータを入力することで可能となる。なお、読み出されたデータDOUTはインバータ32bの入力端子から外部に出力される。第4実施例次に、第4実施例によるメモリを図13に示す。この第4実施例のメモリは、図11に示す第3実施例のメモリにおいて、後段のインバータ32aの電源電圧Vddfを前段のインバータ32bの電源電圧Vddiより大きくした構成となっている。この第4実施例においては、書き込みビット線WBLiの電圧を高くすることでき、より多くの電荷を貯めることが可能となる。第5実施例次に、第5実施例によるメモリを図14に示す。この第5実施例のメモリは、図11に示す第3実施例のメモリにおいて、トランジスタ34の代わりにトランジスタ35a、35bを設け、センスアンプSAii=1,の代わりに、センスアンプSAaiを設けた構成となっている。トランジスタ35aはソース/ドレインの一方が書き込みビット線WBLiに接続され、ソース/ドレインの他方に電位VD/2が印加され、ゲートに制御電圧VPCを受ける。また、トランジスタ35bはソース/ドレインの一方が読み出しビット線RBLiに接続され、ソース/ドレインの他方に電位VDが印加され、ゲートに制御電圧VPCを受ける。センスアンプSAaii=1,は、トランジスタ30c、30dと、クロスカップル接続されたインバータ32c、32dからなるラッチ回路と、を備えている。トランジスタ30cはソース/ドレインの一方に電位VDが印加され、ソース/ドレインの他方がインバータ32cおよび32dの電源端子に接続され、ゲートに制御電圧VSAが印加される。トランジスタ30dはソース/ドレインの一方がインバータ32cおよび32dの電源端子に接続され、ソース/ドレインの他方が接地され、ゲートに制御電圧VSAが印加される。また、インバータ32cの入力端子およびインバータ32dの出力端子が読み出しビット線RBLiに接続され、インバータ32cの出力端子およびインバータ32dの入力端子が書き込みビット線WBLiに接続される。なお、図14において、D、Dバーはデータ読み出し線を表し、書き込み回路とデータ読み出し線D、Dバーは排他的に接続される。すなわち、読み出す時は書き込みイネーブル信号WEがLレベルとなり書き込み回路は遮断される。また、書き込みの時はデータ線D、Dバーが遮断される。このように構成された第5実施例のメモリにおいて、図15に示すシーケンスで電圧を印加することで、選択されたメモリ素子のリフレッシュ動作が可能となる。はじめに電位VPCをHとすることで読み出しビット線RBLiをVDに、書き込みビット線WBLiをVD/2にプリチャージする。次に電位VRjをHとすることで、メモリセルMCijに記憶されているデータが0の場合、読み出しビット線RBLiの電位は保持される。記憶されているデータが1の場合は読み出しワード線RWLjを介して電荷が抜け、読み出しビット線RBLiの電位は0となる。その後、電位VSAiをHとすることでセンスアンプの電源をつなぎ、読み出しビット線のデータをラッチする。書き込みビット線WBLiはメモリセルMCijに記憶されているデータが1であった場合はHに、0であった場合はLとなる。最後に電位VWjをHとしてメモリセルMCijに書き込むことでリフレッシュが完了となる。データの読み出しはクロスカップルしたインバータの2つの出力端子D、Dバーから読み出すことができる。また、書き込みの際は読み出したデータに関係なく、書込み回路より所望のデータを入力することで可能となる。なお、上記説明ではプリチャージの電位としてVDとVD/2のペアを用いているが、記憶されたデータが1の場合にビット線間の電位差が逆転し、センスアンプで差を増幅できればどのような電圧、例えばVD/2とVD/4のペアなどでも良い。この第5実施例では、読み出しビット線RBLiの電圧と書き込みビット線WBLiの電圧の差をセンスすることでデータの読み出しを行っている。直接ビットラインを充電し、かつインバータを駆動する必要のある第3実施例に比べて、センスアンプが値1を読み取る時間が短くなり、読み出し速度が向上する。第6実施例次に、第6実施例によるメモリを図16に示す。この第6実施例のメモリは、図11に示す第3実施例のメモリにおいて、トランジスタ34を削除するとともに、センスアンプSAiをセンスアンプSAbiに置き換えた構成となっている。センスアンプSAbiは、トランジスタ31a、31b、31c、31dと、インバータ32c、32dからなるラッチ回路と、を備えている。トランジスタ31aは、ソース/ドレインの一方が読み出しビット線RBLiに接続され、ソース/ドレインの他方がノードNBLRiに接続され、ゲートに制御電圧VSBLiを受ける。トランジスタ31bは、ソース/ドレインの一方が書き込みビット線WBLiに接続され、ソース/ドレインの他方がインバータ32cの出力端子に接続され、ゲートにセンスアンプ制御電圧VSAを受ける。トランジスタ31cは、ソース/ドレインの一方がインバータ32dの出力端子に接続され、ソース/ドレインの他方がノードNBLRiに接続され、ゲートにセンスアンプ制御電圧VSAを受ける。トランジスタ31dは、ソース/ドレインの一方がノードNBLRiに接続され、ソース/ドレインの他方に電位VDが印加され、ゲートに制御電圧VSPiを受ける。このように構成された第6実施例のメモリにおいて、図17に示すシーケンスで電圧を印加することで、選択されたメモリセルのリフレッシュ動作が可能となる。このシーケンスにおいては、まず、制御電圧VSPiおよび制御電圧VSBLiをHレベルにしてトランジスタ31a、31dをオン状態にする。すると、読み出しビット線RBLiの巨大な寄生容量が充電され、読み出しビット線RBLiの電位が上昇する。トランジスタ31a、31dをオフ状態にした後、電位VRjをHレベルにする。メモリセルMCijに保持されたデータが0の場合は読み出しトランジスタM2ijはオフの状態であり、読み出しビット線RBLiの電位は保持される。保持されたデータが1の場合は読み出しトランジスタM2ijはオンの状態であり、読み出しビット線RBLiの電位が降下する。その後、再度ノードNBLRiの寄生容量を充電し、トランジスタ31aをオン状態にし、読み出しビット線RBLiと接続させる。このノードNBLRの寄生容量は読み出しビット線RBLiの寄生容量に比べ小さく、ノードNBLRiの電位は読み出しビット線RBLiの電位が高ければ変わらず、低ければ大きく低下する。その後、電位VSAをHレベルにしてセンスアンプSAbiを駆動しノードNBLRiの電位を読み取る。先にデータの情報を読み出しビット線RBLiの巨大な容量の電位に変換し、そこに接続されたノードNBLRの小さな寄生容量を用いて電圧を読むことで、ノイズに強い読み出し方法を実現することができる。データの読み出しはインバータ32dの入出力端子から読むことが可能となる。また、読み出したデータにかかわらず、書込み回路からデータを入力することで行うことが可能となる。第7実施例次に、第7実施例によるメモリを図18に示す。この第7実施例のメモリは、図16に示す第6実施例のメモリにおいて、プリチャージ用のトランジスタ35bを新たに設けるとともに、センスアンプSAbiをセンスアンプSAciに置き換えた構成となっている。このセンスアンプSAciは、センスアンプSAbiからプリチャージ用のトランジスタ31a、31dを削除した構成となっている。したがって、第6実施例のメモリに比べて、各列に対して1個のプリチャージ用にトランジスタを削除した構成となっている。このように、第7実施例においては、読み出しビット線RBLiとセンスアンプSAciのラッチ回路との間のトランジスタを一つ減らすことができ、その間の抵抗を減らすことが可能となる。なお、第7実施例においては、トランジスタ31bのソース/ドレインの一方は読み出しビット線RBLiに接続される。また、トランジスタ35bは、ソース/ドレインの一方が読み出しビット線RBLiに接続され、ソース/ドレインの他方に電位VDが印加され、ゲートに制御電圧VSPiが印加される。以上説明したように、本実施形態および各実施例によれば、1リテンション時間の伸張2読み出し速度の向上3低消費電力化4ノイズ耐性の向上を得ることができる。すなわち、頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる半導体装置を提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"