"所定の遊技動作の発生を示すセンサ信号に起因して、CPUが抽選処理を実行して、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、前記抽選処理で使用される乱数値を生成する乱数生成回路は、計数クロックを受けて循環的に更新されるカウンタと、前記センサ信号を受けると、前記計数クロックのエッジに同期して、これを保持すると共に出力する検出記憶回路と、制御信号が許可レベルであることを条件に、前記検出記憶回路の出力信号のエッジに同期して、前記カウンタの出力データを前記乱数値として取得して保持するラッチ回路と、前記ラッチ回路が前記乱数値を取得した後、前記制御信号を許可レベルから禁止レベルに変化させる制御回路と、を有して構成されていることを特徴とする遊技機。前記制御回路は、前記ラッチ回路が保持する前記乱数値を前記CPUが取得すると、禁止レベルの制御信号を許可レベルに戻す請求項1に記載の遊技機。前記カウンタは、前記計数クロックの第1エッジに同期してカウンタ値を更新する一方、前記検出記憶回路は、前記計数クロックの第2エッジに同期して前記センサ信号を保持する請求項1又は2に記載の遊技機。前記計数クロックは、基礎クロックを二分周して生成される請求項1~3の何れかに記載の遊技機。前記検出記憶回路の出力信号と、前記制御回路が出力する前記制御信号を受ける論理ゲートを設け、前記論理ゲートの出力が前記ラッチ回路に供給されている請求項1~4の何れかに記載の遊技機。前記制御回路は、前記論理ゲートの出力信号を論理反転させて受け、前記出力信号のエッジに同期して固定値を記憶するフリップフロップで構成されている請求項5に記載の遊技機。前記制御回路には、その出力値を強制的にリセットするクリア端子が設けられている請求項5又は6に記載の遊技機。前記クリア端子は、前記ラッチ回路が保持する前記カウンタの出力データを前記CPUが取得する時に、活性化される請求項7に記載の遊技機。前記論理回路のクリア端子は、前記カウンタや前記検出記憶回路のクリア端子と共に、電源リセット時に、活性化される請求項7又は8に記載の遊技機。前記ラッチ回路の出力データは、3状態を有するバッファ回路を経由してCPUに取得される請求項1~9の何れかに記載の遊技機。前記乱数生成回路は、前記CPUと共にワンチップマイコンに内蔵されている請求項1~10の何れかに記載の遊技機。しかしながら、上記の発明では、入賞スイッチ信号SGのリンギングなどによって、繰返し大当り抽選処理が実行されるおそれがある。すなわち、図10cに示すように入賞スイッチ信号SGが振動すると、図柄始動口を一個の遊技球しか通過していないにも拘わらず、大当り抽選処理が二回実行されてしまうおそれがある。なお、このような事態を避けるため、検出スイッチSWの出力は、12Vにプルアップされてバッファ回路BUFに供給され、バッファ回路BUFに設定された比較電圧Vrを超えない限り、入賞スイッチ信号SGのレベルが変化しないよう構成されているが、それでも対策としては十分ではない。また、対策として、入力ポート70のデータが十分安定するまでステップST70の処理を繰返すことも考えられるが、その待機時間が無駄である。本発明は、上記の問題点に鑑みてなされたものであって、無駄な待機時間を設けることなく、誤動作による抽選処理を実行することがない遊技機を提供することを目的とする。上記の目的を達成するため、本発明は、所定の遊技動作の発生を示すセンサ信号に起因して、CPUが抽選処理を実行して、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、前記抽選処理で使用される乱数値を生成する乱数生成回路は、計数クロックを受けて循環的に更新されるカウンタと、前記センサ信号を受けると、前記計数クロックのエッジに同期して、これを保持すると共に出力する検出記憶回路と、制御信号が許可レベルであることを条件に、前記検出記憶回路の出力信号のエッジに同期して、前記カウンタの出力データを前記乱数値として取得して保持するラッチ回路と、前記ラッチ回路が前記乱数値を取得した後、前記制御信号を許可レベルから禁止レベルに変化させる制御回路と、を有して構成されている。本発明では、ラッチ回路がカウンタの出力データを取得した後、制御回路が制御信号を許可レベルから禁止レベルに変化させるので、仮にセンサ信号が振動しても、重複してカウンタの出力データが取得されるおそれがない。また、センサ信号の振動が終了するまでの待機時間を設ける必要もない。本発明は、弾球遊技機やスロットマシンに好適に適用される。前記制御回路は、前記ラッチ回路が保持する前記乱数値を前記CPUが取得すると、禁止レベルの制御信号を許可レベルに戻すのが好適である。このような構成を採ると、CPUが迅速にカウンタの出力データを取得するだけで、センサ信号の読み落としを解消することができる。前記カウンタは、前記計数クロックの第1エッジに同期してカウンタ値を更新する一方、前記検出記憶回路は、前記計数クロックの第2エッジに同期して前記センサ信号を保持するのが好適である。この場合には、ラッチ回路が取得するカウンタ値は、確実に更新が完了した後の安定した値となる。前記計数クロックは、基礎クロックを二分周して生成されるのが好適である。この場合には、計数クロックのデューティ比が50となるので、ラッチ回路の動作が、より安定化する。本発明は、前記検出記憶回路の出力信号と、前記制御回路が出力する前記制御信号を受ける論理ゲートを設け、前記論理ゲートの出力が前記ラッチ回路に供給されるよう構成するのが好適である。また、前記制御回路は、前記論理ゲートの出力信号を論理反転させて受け、前記出力信号のエッジに同期して固定値を記憶するフリップフロップで構成されるのが好適である。固定値は典型的にはHレベルであり、フリップフロップはD型フリップフロップであるのが好ましい。前記制御回路には、その出力値を強制的にリセットするクリア端子が設けられているのが好適である。前記クリア端子は、好ましくは、前記ラッチ回路が保持する前記カウンタの出力データを前記CPUが取得する時に、活性化される。また、前記論理回路のクリア端子は、前記カウンタや前記検出記憶回路のクリア端子と共に、電源リセット時に、活性化されるのが好適である。前記ラッチ回路の出力データは、3状態を有するバッファ回路を経由してCPUに取得されるのが効果的である。なお、3状態とは、Hレベル状態、Lレベル状態、及び、開放状態Hiインピーダンス状態である。また、前記乱数生成回路は、前記CPUと共にワンチップマイコンに内蔵されているのが効果的であり、この場合には、防犯上の効果が非常に高い。上記した本発明によれば、無駄な待機時間を設けることなく、抽選処理に関する誤動作を未然に防止することができる。以下、本発明の実施例について詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。前面板7には発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。図2に示すように、遊技盤5には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その内側の遊技領域5aの略中央には、液晶カラーディスプレイDISPが配置されている。また、遊技領域5aの適所には、図柄始動口15、大入賞口16、複数個の普通入賞口17大入賞口16の左右に4つ、通過口であるゲート18が配設されている。これらの入賞口15~18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。液晶ディスプレイDISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイDISPは、中央部に特別図柄表示部Da~Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da~Dcでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Da~Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。図柄始動口15は、左右1対の開閉爪15aを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪15aが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。図柄始動口15に遊技球が入賞すると、特別図柄表示部Da~Dcの表示図柄が所定時間だけ変動し、図柄始動口15への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da~Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da~Dcの図柄変動後の停止図柄が777などの大当り図柄のとき、大当りゲームと称する特別遊技が開始され、開閉板16aが開放されるようになっている。大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数例えば10個の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da~Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧やシステムリセット信号電源リセット信号SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて液晶ディスプレイDISPを駆動する液晶制御基板23と、主制御基板21から受けた制御コマンドCMDに基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インターフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インターフェイス基板27を経由して、液晶制御基板23に伝送され、主制御基板21が出力する制御コマンドCMDは、主基板中継基板28を経由して、払出制御基板24に伝送される。これら主制御基板21、演出制御基板22、液晶制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21~24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、液晶制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、液晶制御部23、及び払出制御部24の全部又は一部がサブ制御部である。ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新た盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、液晶制御基板23が、液晶ディスプレイDISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1~C4によって電気的に接続されている。電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。そして、主基板中継基板28は、電源基板20から受けたシステムリセット信号SYS、RAMクリア信号DEL、電圧降下信号、バックアップ電源、DC12V、DC32Vを、そのまま主制御部21に出力している。同様に、電源中継基板30も、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板27に出力している。なお、演出インターフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22と液晶制御部23に出力している。一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の、システムリセット信号SYS、RAMクリア信号DEL、電圧降下信号、バックアップ電源を、その他の電源電圧と共に直接的に受けている。ここで、電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部21~24のワンチップマイコンその他のIC素子が電源リセットされるようになっている。主制御部21及び払出制御部24が、電源基板20から受けるRAMクリア信号DELは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。主制御部21及び払出制御部24が、電源基板20から受ける電圧降下信号は、交流電源24Vが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部21、24では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源は、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部25は、電源遮断前の遊技動作を電源投入後に再開できることになる電源バックアップ機能。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。一方、演出制御部22と液晶制御部23には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部22と液晶制御部23には、電源中継基板30と演出インターフェイス基板27を経由して、システムリセット信号SYSが共通して供給されており、他の制御部21,24と、ほぼ同期したタイミングで電源リセット動作が実現される。図示の通り、主制御部21は、主基板中継基板28を経由して、払出制御部25に制御コマンドCMDを送信する一方、払出制御部25からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。また、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16~18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口15から主制御部21に伝送される入賞スイッチ信号SGが含まれる。図4は、主制御部21の回路構成のうち、特に、乱数生成回路を示す回路図である。この乱数生成回路は、遊技球が図柄始動口15に入賞した時に、遊技盤中継基板29から受ける入賞スイッチ信号SGに基づいて乱数値RNDを生成するが、この乱数生成回路は、主制御部21のワンチップマイコン21Aに内蔵されている。図示の通り、乱数生成回路は、周波数fのクロックパルスを生成する発振回路40と、発振回路40の出力パルスをクロック端子CKに受ける第1フリップフロップ41と、第1フリップフロップのQバー出力をクロック端子CKに受ける第2フリップフロップ42と、第1フリップフロップのQ出力を受けて計数動作を実行する2つのカウンタ43,44と、第1と第2のカウンタ43,44の出力を各々受ける第1と第2のラッチ回路45,46と、2つのラッチ回路45,46とCPUデータバスとの間に配置される第1と第2のバッファ回路47,48と、入賞スイッチ信号SGのON状態を入賞検出信号DETとして記憶する入賞記憶回路HITと、を中心に構成されている。ここで、入賞記憶回路HITは、第3フリップフロップ60と、第1と第2のANDゲート61,62と、NOTゲート63と、第3バッファ回路64とを中心に構成されている。第1~第3のフリップフロップ41,42,60は、全てD型フリップフロップで構成されており、クロック端子CKに供給される信号が立上ると、そのときのD入力端子のデータが記憶されてQ出力端子に出力される。また、クリア端子CLRに、Lレベルの信号が供給されると、Q出力が強制的にLレベルとなる一方、Qバー出力がHレベルとなる。第1と第2のフリップフロップ41,42のクリア端子CLRには、電源基板20から出力される電源リセット信号SYSが直接供給されているので、電源投入時に、Q出力端子は自動的にLレベルとなる。第1フリップフロップ41は、そのQバー出力が、自らのD入力端子に帰還されている。そのため、第1フリップフロップ41は、発振回路40に対する二分周回路として機能して、そのQ出力端子から、デューティ比50で周波数f/2のクロックパルスが出力される。本実施例において、このクロックパルスは、第1カウンタ43に供給される計数クロックΦとなる。なお、第1フリップフロップ41のQバー出力端子からは、論理反転された計数クロックΦバーが出力される。第2フリップフロップ42は、D入力端子に入賞スイッチ信号SGを受けている。また、クロック端子CKには、論理反転された計数クロックΦバーを受けている。そのため、計数クロックΦバーが立上ったタイミングで、入賞スイッチ信号SGが記憶されて、Q出力端子に出力される。この出力信号ラッチ信号LTは、入賞記憶回路HITに供給される。2つのカウンタ43,44は、Q0~Q7の8ビット出力端子を有するバイナリカウンタである。そして、第1カウンタ43は、第1フリップフロップ41が出力する計数クロックΦをクロック端子CKに受け、第2カウンタ44は、第1カウンタのQ7出力を、クロック端子CKに受けてカウント動作を実行している。したがって、2つのカウンタ43,44からは、計数クロックΦの立上りエッジに同期して更新される0000H~FFFFHの何れかの数値が出力される。ここで、Hは16進数を意味する。また、カウンタ43,44のクリア端子CLRには、電源基板20から出力される電源リセット信号SYSが直接供給されているので、電源投入時には、カウンタ43,44の出力が自動的に0000Hにリセットされる。第1と第2のラッチ回路45,46は、例えば、74825などと同等に構成され、D型フリップフロップを8個内蔵して構成されている。そして、ラッチ回路45,46のクロック端子CKに供給されている信号が立上ると、その時にカウンタ43,44から供給されている各8ビットデータを、乱数値RNDとして記憶して出力する。図示の通り、クロック端子CKには、第1ANDゲート61の出力が供給されている。第1と第2のバッファ回路47,48は、74244などの汎用のバスバッファと同等の回路構成であり、CPUからLレベルのチップセレクト信号CS1,CS2をOE端子に受けると、ラッチ回路45,46から受けている各8ビットデータ乱数値RNDを出力する。図示の通り、チップセレクト信号CS2は、バッファ回路48のOE端子と共に、第2ANDゲート62の入力端子にも供給されている。なお、バッファ回路47,48は、3状態バッファであり、OE端子がHレベルであると出力端子はHiZ状態となる。入賞記憶回路HITを構成する第1のANDゲート61の入力端子には、第2フリップフロップ42のQ出力と、第3フリップフロップ60のQバー出力が供給されている。第2フリップフロップ42のQ出力は、ラッチ信号LTであり、第3フリップフロップ60のQバー出力は、制御信号CTLである。なお、ラッチ信号LTと制御信号CTLは、Hレベルにプルアップされている。第1ANDゲート61の出力は、第1と第2のラッチ回路45,46のクロック端子CKに供給されると共に、NOTゲート63を経由して、第3フリップフロップ60のクロック端子CKに供給されている。ラッチ回路45,46及び第3フリップフロップ60は、自らのクロック端子CKに受ける信号が立上ると、各々の入力端子に供給されているデータを内部に記憶するラッチ動作をする。そのため、第1ANDゲート61の出力信号の立上りタイミングで、ラッチ回路45,46がラッチ動作を実行する一方、第1ANDゲート61の出力信号の立下がりタイミングで、第3フリップフロップ60がラッチ動作を実行する。但し、第3フリップフロップ60のクロック端子CKにはNOTゲート63を経由した反転ラッチ信号LTバーが供給されているので、ラッチ回路45,46のラッチ動作に遅れて、第3フリップフロップ60がラッチ動作する。第3フリップフロップ60のD入力端子には、Hレベルの電圧Vccが固定的に供給されている。また、第3フリップフロップ60のQ出力は、バッファ回路64に供給されている。なお、第3フリップフロップ60のQ出力は、入賞検出信号DETを意味する。バッファ回路64は、74244などの汎用のバスバッファと同等の回路構成であり、CPUからLレベルのチップセレクト信号CS3を、OE端子に受けると、第3フリップフロップ60から受けている1ビットデータ入賞検出信号DETを出力する。なお、バッファ回路64も3状態バッファである。第2ANDゲート62の入力端子には、チップセレクト信号CS2と電源リセット信号SYSとが供給されている。そして、第2ANDゲート62の出力は、第3フリップフロップ60のクリア端子CLRに供給されている。そのため、チップセレクト信号CS2と電源リセット信号SYSの何れか、又は双方がLレベルとなると、第3フリップフロップ60のQ出力はLレベルとなり、Qバー出力はHレベルとなる。もっとも、電源リセット信号SYSは、遊技機が正常に動作を開始した後は定常的にHレベルであり、チップセレクト信号CS2は、バッファ回路48のデータがCPUに取得されるデータリードタイミング以外はHレベルである。したがって、第3フリップフロップ60のQバー出力制御信号CTLは、電源投入時に、第3フリップフロップ60がクリアされてHレベルとなった後もHレベルを維持する。このような初期状態で、入賞スイッチ信号SGがON状態となると、ラッチ信号LTが立下るタイミングで、第3フリップフロップ60のQバー出力がLレベルに変わり、バッファ回路48のデータリードタイミングまで、その状態を維持する。一方、バッファ回路48のデータリードタイミングで、第3フリップフロップ60のQバー出力制御信号CTLがHレベルに戻った後は、Hレベルを維持する。図5は、上記した乱数生成回路の各部の波形を示すタイムチャートである。図5abに示す通り、計数クロックΦの立上りに同期して、カウンタ43,44の計数値が連続的に更新される。なお、第1カウンタ43が、乱数値RNDの下位8ビットを生成し、第2カウンタ44が、乱数値RNDの上位8ビットを生成する。このようなカウンタ値の更新動作中、遊技球が図柄始動口15を通過すると、入賞スイッチ信号SGが、Hレベルに立上った後にLレベルに立下がるON状態。なお、入賞スイッチ信号SGは、従来構成と同様、バッファ回路BUF図10参照を経由して主制御部21に供給されるが、この実施例では、図4に示す乱数生成回路がワンチップマイコン21Aに内蔵されている点が相違する。入賞スイッチ信号SGは、第2フリップフロップ42のD入力端子に供給されているので、計数クロックΦバーが立上ったタイミングで、入賞スイッチ信号SGが第2フリップフロップ42に記憶されて、そのQ出力端子に出力される。そして、この出力信号は、ラッチ信号LTとして、入賞記憶回路HITに供給される図5c~e参照。本実施例では、図10に示す従来回路のように、入賞スイッチ信号SGをそのままラッチ信号として使用するのではなく、入賞スイッチ信号SGを、計数クロックΦバーで整形してラッチ信号LTとしている。そのため、入賞スイッチ信号SGの立上り時や、立下り時にリンギングが生じても、そのような振動成分は、計数クロックΦバーによって自動的に吸収される。第2フリップフロップ42から出力されたラッチ信号LTは、第1ANDゲート61の入力端子を経由して、2つのラッチ回路45,46のクロック端子CKに供給されている。したがって、第1ANDゲート61に供給されている制御信号CTLがHレベルであれば、ラッチ信号の立上りタイミングで、カウンタ43,44の出力データが、乱数値RNDとしてラッチ回路45,46に取得される。図5hに示すように、通常のタイミングでは、制御信号CTLがHレベルであるので、入賞スイッチ信号SGに対応して、乱数値RNDがラッチ回路45,46に取得されることになる。但し、本実施例では、入賞スイッチ信号SGが生じる任意のタイミングで、ラッチ回路45,46を動作させるのではなく、計数クロックΦバーの立上りタイミングでラッチ回路45.46を動作させている。計数クロックΦバーは、デューティ比が50であり、その立上りタイミングは、計数クロックΦの立下りタイミングに一致する。そして、カウンタ43,44は、計数クロックΦの立上りタイミングで更新されるので、結局、本実施例の構成によれば、カウンタ43,44の更新タイミングから正確に1/2周期遅れて、カウンタ43,44の安定した出力データがラッチされるという利点がある。これに対して、例えば、図10の回路構成のように、ランダムなタイミングでラッチ回路を動作させたり、或いは、カウンタの更新タイミングとラッチ動作のタイミングとが十分に離れていないと、更新途中の不合理なカウンタ値を取得してしまう可能性がある。ところで、ラッチ信号LTは、NOTゲート63において論理反転されて、第3フリップフロップ60のクロック端子CKに供給されている図5f参照。そのため、ラッチ信号LTの立下りタイミングで、第3フリップフロップ60のQ出力がHレベルとなる。このHレベルは、入賞スイッチ信号SGがON状態となったことを示す入賞検出信号DETに他ならず、バッファ回路64を経由してCPUに把握可能となる。入賞検出信号DETがHレベルになると、第3フリップフロップ60のQバー出力がLレベルとなる。第3フリップフロップ60のQバー出力は、制御信号CTLとして、第1ANDゲート61に供給されているが、制御信号CTLがLレベルとなったことにより、その後、ラッチ信号LTが、改めてHレベルに立上っても、ラッチ回路45,46がラッチ動作をすることはない。したがって、例えば、入賞スイッチ信号SGの立下り時にリンギングが生じても、本回路では、その影響を受けることがない。後述するように、CPUは、2mS毎にバッファ64のデータを取得して、入賞検出信号がHレベルか否かを判定している。そして、入賞検出信号がHレベルになれば、CPUは、バッファ47とバッファ48を、この順番でアクセスして、ラッチ回路45,46にラッチされている乱数値16ビット長を8ビット毎に取得する。すなわち、チップセレクト信号CS1,CS2は、このデータリードタイミングだけ、この順番にLレベルとなる。チップセレクト信号CS2がLレベルとなると、第2ANDゲート62の出力がLレベルに変化するので、第3フリップフロップ60のQバー出力が、LレベルからHレベルに変化して、制御信号CTLがHレベルに戻る。したがって、それ以降は、入賞スイッチ信号SGに対応してラッチ信号LTが生成されて、新たなカウンタ値乱数値がラッチ回路45,46にラッチされる。以上の通り、実施例の乱数生成回路では、一旦、カウンタ43,44のカウンタ値乱数値RNDがラッチ回路45,46のラッチされた後は、CPUが、バッファ47,48を経由して乱数値RNDを取得しない限り、例え、入賞スイッチ信号SGが変化しても入賞検出信号DETが生成されることはない。したがって、入賞スイッチ信号SGや、ラッチ信号LTにリンギングが生じても、入賞検出信号DETが二重に生成されるおそれがない。このように、本実施例では、ラッチ回路45,46に乱数値RNDがラッチされてから、その乱数値RNDがCPUに取得されるまでは、入賞禁止区間となる。したがって、遊技球が連続して入賞した場合に、問題が生じる可能性もある。しかし、CPUは、2mS毎に入賞検出信号DETをチェックし、もし、入賞検出信号DETがON状態であれば、直ちに、バッファ47,48を経由して乱数値RNDを取得しているので、実際には、弊害が生じるおそれはない。すなわち、2mS程度の時間間隔で、遊技球が連続して入賞することは、遊技球の移動速度を考慮すれば生じ得ない。また、乱数値RNDが取得されると、入賞検出信号DETが自動的にOFFレベルに戻るので、次回のチェック処理において誤判定が生じることもない。続いて、遊技動作を統括的に制御する主制御部21のプログラムの概要を説明する。図6~図7は、主制御部21の制御プログラムを示すフローチャートである。主制御部21の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理図6と、所定時間毎2mSに起動されるマスク可能なタイマ割込み処理図7aとで構成されている。なお、これらの処理を実現するワンチップマイコン21Aには、Z80CPUZilog社相当品が内蔵されている。また、ワンチップマイコン21Aには、ウォッチドッグタイマも内蔵されており、これに対する定期的なクリア処理が途絶えるとCPUが強制的にリセットされるよう構成されている。以下、図6を参照しつつ、システムリセット処理プログラムメイン処理について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチSWがOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチSWがON操作されて電源がON状態になる場合とがある。なお、制御プログラムが暴走したことにより、ウォッチドッグタイマが起動してCPUが強制的にリセットされる場合もある。何れの場合でも、Z80CPUは、最初に自らを割込み禁止状態に設定すると共にST1、割込みモード2に設定するST2。また、CPU内部のスタックポインタSPの値を、スタック領域の最終アドレスに初期設定すると共にST3、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定するST4。続いて、入力ポートからRAMクリア信号DELを取得するST5。RAMクリア信号DELとは、ワンチップマイコン21Aの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。次にRAMクリア信号のレベルが判定されるがST6、RAMクリア信号がON状態であったと仮定すると、内蔵RAMの全領域がゼロクリアされるST10。したがって、図7bのステップST37の処理でセットされたバックアップフラグBFLの値は、他のチェックサム値などと共にゼロとなる。次に、RAM領域がゼロクリアされたことを報知するための電源投入コマンドが出力されST11、タイマ割込み動作図7aを起動する割込み信号INTを出力するCTCを初期設定するST12。そして、CPUを割込み禁止状態にセットした状態でST13、各種のカウンタついて更新処理を実行しST14、その後、CPUを割込み許可状態に戻してステップST13に戻る。なお、ステップST14で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図7aの特別図柄処理ST27における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。さて、ステップST6の判定処理に戻って説明すると、CPUがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、RAMクリア信号はOFF状態である。そして、このような場合には、ステップST6の判定に続いて、バックアップフラグBFLの内容が判定されるST7。バックアップフラグBFLとは、図7bの電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップST37の処理でバックアップフラグBFLが5AHとされ、電源復帰後のステップST33の処理でゼロクリアされる。電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH通常はBFL=00Hとなる場合には、ステップST7からステップST10の処理に移行させて遊技機の動作を初期状態に戻す。一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行するST8。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較をするST9。SUM番地には、電圧降下時に実行される電源監視処理図7bにおいて、同じチェックサム演算によるチェックサム値が記憶されているST38。そして、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST9の判定によって両者が一致する筈である。しかし、電源降下時にチェックサム演算ST38の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算ST8の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST9の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップST10の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST9の判定において、チェックサム演算ST8によるチェックサム値と、SUM番地の記憶値とが一致する場合には、ステップST12の処理に移行する。続いて、上記したメイン処理を中断させて、2mS毎に開始されるタイマ割込み処理プログラム図7aを説明する。タイマ割込みが生じると、CPUのレジスタを保存することなく、直ちに電源監視処理が実行されるST20。これは、タイマ割込み処理が起動されるタイミングが、ステップST15の直後に固定されているためである。電源監視処理ST20では、電源基板20から供給されている電圧降下信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理ST20が終わると、普通図柄処理ST26における抽選動作で使用される当り用カウンタRGの値が更新されるST21。なお、特別図柄処理ST27における抽選動作で使用される大当り判定用の乱数値RNDについては、図4の乱数生成回路で生成されるので、ステップST21の処理で更新されることはない。当り乱数更新処理ST21が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれるST22。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。続いて、大入賞口16の入賞検出スイッチを含む各種スイッチ類のON/OFF信号が入力され、ワーク領域にON/OFF信号が記憶されるST23。なお、図柄始動口15の入賞検出信号DETについては、乱数生成回路図4のバッファ回路64から取得され、もしHレベルであればワーク領域にON信号が記憶される。スイッチ入力処理ST23が終われば、次に、エラー管理処理が行われるST24。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。次に、払出制御部24から受けた賞球計数信号に基づく管理処理を実行した後ST25、普通図柄処理を行うST26。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップST23のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理ST21で更新された当り用カウンタRGを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。続いて、特別図柄処理を行うST27。特別図柄処理とは、大入賞口16など特別電動役物を作動させるか否かの判定である。先ず、ステップST23のスイッチ入力処理において、バッファ回路64からHレベルの入賞検出信号DETが取得されているか否かが判定される。そして、入賞検出状態であると判定された場合には、図4のバッファ47,48から、16ビット長の乱数値RNDを8ビット毎に取得する。なお、乱数値RNDの上位8ビットを取得した段階で、入賞検出信号DETはLレベルに戻り、制御信号CTLはHレベルに戻る図5参照。そして、取得した乱数値RNDに基づいて、大当り抽選処理を実行する。そして、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。このような特別図柄処理ST27の後、主制御部21で管理するLEDについて点灯動作を進行させると共にST28、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後ST29、CPUを割込み許可状態EIに戻してタイマ割込みを終えるST30。その結果、割込み処理ルーチンからメイン処理の無限ループ処理図6に戻り、ステップST17の処理が実行される。続いて、図7bに示す電源監視処理ST20について念のため説明する。電源監視処理ST20では、先ず、電源基板20から供給される電圧降下信号を、入力ポート不図示を通して取得しST31、それが異常レベルでないか判定するST32。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグBFLをゼロクリアして処理を終えるST33。一方、電圧降下信号が異常レベルである場合には、異常回数カウンタをインクリメント1してST34、計数結果が上限値MAXを超えていないかを判定するST35。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数例えば、上限値MAX=2連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。このように、本実施例では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、MAX×2mSだけ遅れる。しかし、1電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、2直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、3電源監視処理が高速度2mS毎で繰り返されること、4バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。ところで、ステップST35の判定の結果、異常回数カウンタの計数値が上限値MAXに一致した場合には、異常回数カウンタをゼロクリアした後ST36、バックアップフラグBFLに5AHを設定するST37。次に、メインルーチンのステップST7の場合と、全く同じ演算を、全く同じ作業領域ワークエリアに対して実行し、その演算結果を記憶するST38。なお、実行される演算は、典型的には8ビット加算演算である。そして、その後はワンチップマイコン21AをRAMアクセス禁止状態に設定すると共にST39、全ての出力ポートの出力データをクリアするST40。その結果、同種の電源監視処理を主制御部21より遅れて開始する払出制御部24に対して、不合理なデータが送信させることが防止される。以上のバックアップ処理が終われば、CTCに対する設定処理によって割込み信号INTの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つST41。なお、このタイミングでは、CPUは、もともと割込み禁止状態であるがST30参照、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施例では、CTCからの割込み信号INTの出力も禁止している。以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、実施例の説明では、入賞検出信号DETが、CPUによる入力処理によって取得されたが、図8に示すように、入賞検出信号DETをCPUの割込み端子INTに加えても良いのは勿論である。そして、入賞検出信号DETによる入賞割込み処理図9では、バッファ回路47,48から順番に乱数値を取得して、それをLOT番地とLOT1番地に格納するST50。なお、割込み処理は、CPUが割込み禁止状態で開始されるので、入賞検出信号DETによる多重割込みのおそれはない。ステップST50の処理を実行すると、バッファ回路48からのデータ取得処理時にチップセレクト信号CS2がLレベルになるので、その結果、入賞検出信号DETはLレベルに戻り、制御信号CTLも定常レベルのHレベルに戻る。次に、入賞検出フラグFLGを1にセットし、CPUを割込み許可状態にするST51~ST52。その結果、割込み処理の終了後は、割込み信号を受け付けることになるが、このタイミングでは入賞検出信号DETがLレベルに戻っているので、多重割込みのおそれはない。このようにしてLOT番地以下に取得された乱数値は、特別図柄処理で使用される。すなわち、図9bに示すように、特別図柄処理では、先ず、入賞検出フラグFLGが判定され、それがセット状態であれば、入賞検出フラグFLGをリセットした上で、大当り抽選処理が実行されるST62。"