自動試験装置において使用するシステムであって、自動試験装置において使用する試験パターンと、少なくとも1つの被試験デバイスDUTへのインタフェースとを提供するようプログラムした構成可能集積回路ICと、前記構成可能ICと前記少なくとも1つのDUTとの間に直接連結される、前記少なくとも1つのDUTへの接続と、を含む、システム。前記構成可能ICがフィールドプログラマブルゲートアレイFPGAである、請求項1に記載のシステム。前記構成可能ICが、1つ以上のプロセッサと、1つ以上の機能加速ブロックと、1つ以上のインタフェースコアと、を含む、請求項1に記載のシステム。前記構成可能ICが、1つ以上のプロセッサと、1つ以上の機能加速ブロックと、1つ以上のインタフェースコアと、を含み、各グループがプロセッサと、加速機能ブロックと、対応するインタフェースコアに十分に近接させて配置したインタフェースコアとを含み、前記1つ以上のプロセッサと前記1つ以上の加速機能ブロックを相互に連結させて、管理オーバヘッドを最少とするように、帯域幅を適合させるように、そしてボトルネックを回避し最大速度で前記DUTに試験パターンを提供するレイテンシで、接続を最適化することができる、請求項1に記載のシステム。前記構成可能ICを略完全に自動試験専用とした、請求項1に記載のシステム。前記構成可能ICを高速並列試験に対して最適化した、請求項1に記載のシステム。前記構成可能ICが、DUTインタフェースに対して、使用する前記ICの略最大速度で、接続した前記DUTに対する試験刺激を生成する、請求項1に記載のシステム。前記構成可能ICが複数の試験装置を含み、各試験装置が異なるDUTセットを試験する、請求項1に記載のシステム。前記構成可能ICが複数の試験装置を含み、各試験装置が異なるDUTセットを試験し、各DUTセットが1つ以上のDUTを含み、前記複数の試験装置が前記異なるDUTを並列に試験する、請求項1に記載のシステム。前記構成可能ICが1つ以上のプロセッサを含み、前記1つ以上のプロセッサが前記試験パターンを生成する、請求項1に記載のシステム。前記構成可能ICが1つ以上の機能加速ブロックを含み、前記1つ以上の機能加速ブロックが前記試験パターンを生成する、請求項1に記載のシステム。前記構成可能ICにおけるプログラマブル回路としてのアプリケーション特有機能を実装する1つ以上の機能加速ブロックをさらに含み、プロセッサの最低限の管理により又はプロセッサが全く管理せずに前記アプリケーション特有機能が実行される、請求項1に記載のシステム。前記プロセッサにおけるソフトウェアベースの機能よりも、より高速な機能性を可能にするアプリケーション特有機能を実装する1つ以上の機能加速ブロックをさらに含む、請求項1に記載のシステム。プロセッサにおけるソフトウェアベースの機能よりも、より低コストで実装可能となるアプリケーション特有機能を実装する1つ以上の機能加速ブロックをさらに含む、請求項1に記載のシステム。前記試験パターンがプロコトルベースの試験パターンである、請求項1に記載のシステム。前記DUTがストレージデバイスである、請求項1に記載のシステム。前記DUTがソリッドステートデバイスである、請求項1に記載のシステム。前記1つ以上の機能加速ブロックの各々が論理比較部として機能する、請求項1に記載のシステム。前記インタフェースプロコトルがUSB又はPCIeのいずれかであると共に、前記接続されるDUTがPCI又はUSBベースのWiFiモジュールである、請求項1に記載のシステム。自動試験装置において使用する試験パターンと、少なくとも1つの被試験デバイスDUTへのインタフェースとを提供するようプログラムした構成可能集積回路ICと、前記構成可能ICと前記少なくとも1つのDUTとの間に直接連結される、前記少なくとも1つのDUTへの接続と、を含む、装置。前記構成可能ICがフィールドプログラマブルゲートアレイFPGAである、請求項20に記載の装置。前記構成可能ICが、1つ以上のプロセッサと、1つ以上の機能加速ブロックと、1つ以上のインタフェースコアと、を含む、請求項20に記載の装置。前記構成可能ICが、1つ以上のプロセッサと、1つ以上の機能加速ブロックと、1つ以上のインタフェースコアと、を含み、各グループがプロセッサと、機能加速ブロックと、対応するインタフェースコアに十分に近接させて配置したインタフェースコアとを含み、前記1つ以上のプロセッサと前記1つ以上の機能加速ブロックを相互に連結させて、管理オーバヘッドを最少とするように、帯域幅を適合させるように、そしてボトルネックを回避し最大速度で前記DUTに試験パターンを提供するよう機能のグループ分けを行うレイテンシで、接続を最適化することができる、請求項20に記載の装置。前記構成可能ICを略完全に自動試験専用とした、請求項20に記載の装置。前記構成可能ICを高速並列試験に対して最適化した、請求項20に記載の装置。前記構成可能ICが、DUTインタフェースに対して、使用する前記ICの略最大速度で、接続した前記DUTに対する試験刺激を生成する、請求項20に記載の装置。前記構成可能ICが複数の試験装置を含み、各試験装置が異なるDUTセットを試験する、請求項20に記載の装置。構成可能集積回路ICを用いて試験パターンを提供することであって、前記試験パターンを自動試験装置において使用して少なくとも1つの被試験デバイスDUTを試験する、前記試験パターンを提供することと、前記構成可能ICを用いて前記少なくとも1つのDUTへのインタフェースを提供することと、前記構成可能ICと前記少なくとも1つのDUTとの間に直接連結される、前記少なくとも1つのDUTへの接続を提供することと、を含む、方法。現在、主な試験構造はPCベースの試験装置を使用する。PCはホストバスアダプタHBAとケーブルを通し試験レージデバイスに接続し得る。HBAとそのソフトウェアドライバは、物理的コネクタ、通信プロトコル、及び電気エンジンの両方を使用して、コンピュータからのオペレーティングシステム及びストレージプロコトルレベルのコマンドを、ストレージデバイスが理解できるコマンドに変換する。HBAはマザーボードに接続し得る。PCマザーボードは、中央処理装置CPU及びメモリを含むと共に、CPU、メモリ、及びホストアダプタを実行するためのバス及びコントローラチップを含み得る。オペレーティングシステム及びドライブは、PC上でプログラムを実行する必要がある。CPU及びメモリは、プログラムを実行することによって共有パターン生成手段として作用し、ストレージデバイスとデータを送受信する。PCベースの試験装置に関する問題は、使用する構成要素の性能に基づいた性能と並列処理の限界があるということである。さらに、性能を高めて並列処理を可能にする方法は高価であり得る。一実施形態では、システムは自動試験装置で使用する試験パターンを提供するようプログラムした構成可能集積回路ICと、少なくとも1つの被試験デバイスDUTに対するインタフェースとを含む。前記システムは、少なくとも1つのDUTへの接続も含み、前記接続は、前記構成可能ICと前記少なくとも1つのDUTとの間に直接連結される。本明細書に記載する実施形態は、自動試験装置で使用するシステムを提供する。実施形態はまた、DUTを試験するための対応する方法を提供する。該方法は開示するシステムを用いて使用することが可能である。一実施形態では、システムは試験パターンを提供するようプログラムしたFPGA等の構成可能ICと、少なくとも1つのDUTに対するインタフェースとを含む。構成可能ICは改良したPCベースの試験装置の機能を実装すると共に、コスト、性能、及び拡張性に関するPCベースの試験装置特有の欠陥を有さない。本明細書中に記載する実施形態は、フルスピードの並列DUT試験を提供し、プロトコルベースのインタフェースを使用して、自動試験装置をDUTと接続するその他のアプリケーションにも適用することができる。一実施形態において、インタフェースプロトコルはUSB又はペリフェラルコンポーネントインターコネクトエクスプレスPCIeかのいずれかであり得る。一実施形態において、接続されるDUTはPCI又はUSBベースのWiFiモジュールであり得る。本明細書に示す実施形態は、フルスピードで高い並列性の試験機能を維持したままコストと並列性を最適化する。一実施形態において、構成可能ICは、1つのDUTにつき1つ以上の専用パターン生成リソースを提供するが、これは記憶パターン加速ロジックを含み得る。一実施形態において、構成可能ICはDUTへの電気的及びプロトコルの接続に対してHBAの機能を提供するロジックを含む。このように、構成可能ICは少なくとも1つのDUTに直接的な接続を提供し得る。一実施形態において、構成可能ICは、パターン生成リソースをHBAロジックに隣接配置するように、ロジックのレイアウト及びバスを最適化することで、パターン生成手段とHBAの接続に用いるバスの数を最少化すると共に、HBAとパターン生成手段との間にDUT毎の専用リンクが可能となる。一実施形態において、構成可能ICとDUTの間の物理的接続は、DUTに対する信号及び電源と、DUT毎に制御可能な電流測定機能付の電源の両方を含む。一実施形態において、フルスピードストレージ試験システムは、所与のインタフェース規格例えばSATA6Gbps=最大600MB/sの実際の最大処理力で又は略最大処理力でストレージデバイスを試験するために使用されるパターンを生成及び受信することのできる解決策として定義し得る。一実施形態において、使用するDUTが試験装置の刺激を処理すると共にこれに応答できる場合には、測定される処理力は、インタフェースの実際の最大処理力に等しい。一実施形態において、DUTが試験装置の刺激を処理することもこれに応答することもできない場合には、測定される処理力は、DUTの最大処理力に限定される。フルスピード並列試験は、単一のプログラマブルチップに接続したDUTの数に関わらず、フルスピードの試験を実行する能力と定義し得る。1試験装置対1DUTの構造の各ポートは、接続したDUTをフルスピードで試験することができる。例えば、このアーキテクチャの現在のインスタンスは、1試験装置対1DUTの構造に2から8のポートを提供するが、ポートの数は、今後のログラマブルチップの生成と共に増大すると考えられる。図1は、一例のPCベースの試験システムのブロック図を示す。一般に、CPU100は高速インタフェース例えばPCIe105によって、一般に1から4つのポートを含み得るHBAカード110と接続する。HBAカード110は利用可能なHBAポートにつながるコネクタケーブル120によって1つ以上のSSD115と接続する。コンピュータベースのシステムコントローラ125は、1つ以上のPCベースの試験装置130と接続し、個々のPC試験装置を制御するよう使用される。それぞれがCPUと対応するHBAカードを含む、複数の試験装置片130が存在し得る。なお、CPUとプロセッサは同じ意味で使用する。SSDの生成試験及びベンチマークを行うには、CPUとメモリの性能は、共有パターンの生成手段として使用される場合、接続された被試験デバイスの総数の転送性能と使用される接続インタフェースの転送性能を整合させる必要がある。もしくはDUTはパターンの生成を待機することになる。これは、付加的又はより高い性能を有するCPU、付加的及び/又は高い性能のDRAMを購入して性能を高めることにより、是正され得る。これらの物理的要素はPCベースの試験装置の全体的なフットプリントとコストを増大させる。PCは、DUTをパターン生成手段に接続するために必要となる多数のバス例えばPCIe、クイックパスインターコネクトQPI、デスクトップマネージメントインタフェースDMI、並びにOS及びドライバ等のソフトウェア抽出層を有し得る。これらのバスとソフトウェア層は一般に、高速の並列ストレージ試験に対してではなく、パーソナルコンピュータに対して最適化される。これはDUTとパターン生成リソースこの逆もありとの間でデータを伝送するのに必要な時間にマイナスの影響を与える。図2は、PCベースの試験システムの一例の共有リソースアーキテクチャのブロック図を示す。パターンは、共有CPUとメモリ235によって生成され、QPI及びDMIバス240上で、PCIeスロットを介して接続された1つ以上のHBA245に送信される。SSD250はHBAの1つ以上のポートに接続している。600MB/s帯域幅を有する高速SSDは、共有バス240とパターン生成手段を圧迫し、これがボトルネックとなる。これらのボトルネックとして、aパターン生成に対する共有CPU/DRAMの処理力、b複数のバスを通した通信による効率の低下、cオペレーティングシステムのオーバヘッド等がある。ボトルネックが組み合わさると、最大で33長く試験時間がかかる可能性がある。試験装置として使用される場合、PCは1つ以上のCPUを使用することが多い、共有メモリにアクセスする、そしてドライブと通信するHBA等の周辺要素と通信するために共有バスにアクセスする、という点で共有リソースアーキテクチャであることが一般的である。所与のPCが1つのドライブにアクセスする場合には、PCは非共有リソースアーキテクチャ例えば、1試験装置対1DUTを有すると判断される。PCが複数のドライブを試験する又はアクセスする場合は、PCは共有リソースアーキテクチャを有すると判断される。PCが典型的に多目的コンピュータとして機能する際には、PCは高並列性ストレージ試験装置であることを意図したものではない。本明細書中に記載するように、1試験装置対1DUTは、特殊化したアーキテクチャを作成することによって、又は1ストレージデバイスあたり1つのPCを使用することによって達成できる。コスト、性能、及びサイズは主たる動機である。したがって、パワフルなPCを用いることで最高の性能を達成する。このようなPCはコスト及びサイズ/フットプリントを削減するべく、複数のドライブで共有される。典型的に、性能と省コストはトレードオフの関係にある。サイズ/フットプリントをより小さくすれば、基盤をカスタム化することとなり、コストが高くなる。より高速のプロセッサをより多く使用することである程度に性能の低下を補償し得るがコストは高くなる、PCのアーキテクチャにより、幾つかの要素を常に共有することになる例えば、メモリの共有、PCIe、DMI等の周辺バスの共有、HBAの共有等。ストレージデバイスを試験するためにPCを用いる主な理由は:1周知の多目的コンピュータアーキテクチャであること;2一般的により安価であること例えば高容量のPC要素に開発費や投資をほとんどかけずにすむこと;3試験したストレージデバイスを最終的にPC内で使用すること;等である。このように、最終用途に非常に近い試験環境を作り上げることができるという付加価値が生じる。出荷されるSSD製品の量が増えるにつれて、より効率的にこれらのストレージ製品を試験する必要がある。これには、以下のことを目的として、多数のインタフェースとフォームファクタを単一の試験装置で扱うことのできる装置が必要となろう:a複数の製品を試験する効率を上げるため;b1平方フィートあたりの密度/並列性を高めた試験環境を提供するため;c試験装置の速度/性能を高めて、試験時間を最適化し、共有リソースアーキテクチャの試験時間オーバヘッドに関する不利な点を回避するため。本明細書に記載する実施形態は、単一チップ内で1つ以上のPCベースの試験装置の機能を実装するカスタムファームウェア及びソフトウェアのイメージを有するプログラマブルIC例えばFPGAを使用する。一実施形態では、パターン生成手段、受信手段、パターンアクセラレータ、インタフェースプロトコルIPコア、IPコアバス専用のパターン生成手段等を含み得る、オンチッププログラマブルチップ論理回路によって、CPUのほかに、必要な電気的及びプロトコルベースの信号伝達が提供される。一実施形態では、専用のパターン生成手段及び受信手段を含み得る機能的アクセラレータブロックを1チップ上に実装することにより、DUT専用のリソースを、対象とするインタフェースの速度に合うよう最適化することが保証される。このような機能的アクセラレータブロックにより、試験装置チップ上に実装される他のものとは関係なく、DUTを決定的に刺激することが可能となる。一実施形態では、機能的なアクセラレータブロックはメインプロセッサの負担を軽減するよう機能し得る。一実施形態では、パターンを生成及び受信するアクセラレータによって、負担の軽減を達成することが可能である。一実施形態では、マルチステップ試験機能における複数のステップを単一のステップにまとめるアクセラレータによって、負担の軽減を達成し得る。例えば、一実施形態では、アクセラレータは、パターンの書き込み、書き込まれたパターンの再読取り、及びこれら2つのパターンの比較を行う比較機能を提供し得る。一実施形態では、加速は比較機能を書き込むことである。一実施形態では、インタフェースコアはHBAの機能を提供する。これにより、所定のインタフェース規格による適合及び整合が保証される。一実施形態では、適切なプログラマブルチップのスピードグレードを選択することによって、目標とするインタフェースの信号伝達スピードが可能となる。インタフェースコアはサードパーティーの業者から得ることができるが、本明細書に記載する実施形態と互換性を持たせるために一部カスタマイズすることが必要となり得る。一実施形態では、インタフェースコアHBAは次の2つの機能を提供する:1物理チャネル上での送信のために、ストレージコマンドを標準プロトコルにすること;2電気的信号生成手段及び受信手段となること。一実施形態では、パターン生成手段とマッチングIPインタフェースコアは、チップ上に隣同士に実装し、専用のバスリンクを用いて接続する。システム要素同士を近接させることで、目標とするインタフェース速度に適合するようリンクを最適化することができ、共有バス構造特有のボトルネックが回避され、バス転換オーバヘッドを絶対最小値に保つことができる。一実施形態では、ストレージパターンの加速を含み得る専用オンチップリソースと、システムロジック同士の近接配置と、専用バスリンクを組み合わせることにより、対象とする任意のインタフェース規格に対するフルスピード試験を保証する。プログラマブルICを使用することで、性能とコストの関係を最適化するよう十分に調整することができる。例えば、プログラマブルチップソリューションのCPUが複数のインタフェースをフルスピードで支持するのに十分に高速である場合には、専用のパターン生成手段リソースを省くことによってコストを削減することができる。一実施形態では、対象のインタフェースが3Gbps以上の速度を必要としない場合には、より低速でより低コストのプログラマブルチップを選択して、コストを削減することができる。一実施形態では、対象のインタフェースがさほど高速でないチャネルを使用して、DUTと通信する場合に、プログラマブルチップは、1試験装置対1DUTの構造のインスタンスをさらに生成して、並列性を高め、DUTあたりのコストを低下させるよう、再構成することができる。一実施形態では、対象とするストレージインタフェースに対して、単一のプログラマブルチップのチップ上にDUT試験装置の4から8つのインスタンスを生成することができると推定される。各インスタンス化は、本明細書に記載する実施形態のフルスピード及びフルスピード並列試験特徴を支持する。一実施形態では、DUT試験装置は、単一のプログラマブルチップ上に実装し得る。1プログラマブルチップあたり4から8のDUT試験装置という構成で、本明細書に記載するシステムは、同程度の価格の共有リソースPC試験装置では保証されない確定的なフルスピードの並列試験という利点を付加しながら、PCベースの試験装置と同程度又はそれより低いコストを達成することができる。一実施形態では、プログラマブルチップを使用することで、コスト、性能、及び並列性を最適化する大幅な柔軟性が生まれ、SSD、HDD等のストレージ試験アプリケーションに対する未発表のプロコトルインタフェースへのソフトウェアベースの更新方法が可能となる。図3は、一実施形態による一例のFPGAベースの試験装置システムのブロック図を示す。1つ以上のFPGA300の各々は、インタフェースプロトコルIPコア310に近接したCPU305を含む。IPコア310は、SSD又はその他のストレージデバイスであるDUT315に直接連結される。一部の実施形態では、他の種類のストレージデバイスは、ハードディスクドライブHDD、USBドライブ、フラッシュカード、及びDRAMベースのディスクを含み得る。接続は十分な帯域幅を提供するために1つ以上のリンクを有するバスパラレル又はシリアルであり得る。各DUTは、電流感知能力を含み得る専用の電源を有し、通信バスを通して試験装置により制御される。一実施形態では、ハンドラはグリッパ318を含み得る。該グリッパ318は、DUTを工場のコンベヤシステムから試験装置に移送し、試験装置リソースに対する物理的な接続と解放を開始する。DUT315を保持するベイ320は、試験の間に環境管理を行って、DUTにストレスを与える。一実施形態では、環境管理は、DUT毎に行う、複数のDUTに対して室を共有する、純粋な電気的機能の試験に対して熱的制御を行わない、という3つの方法で実行し得る。個々の試験装置の電気機器、電源、ハンドラ、及び環境管理を中央で調整するPCベースのシステムコントローラ325を、各FPGA、電源、及びハンドラに連結する。ハンドラ319は、ベルト/ローダ330からベイ320へとDUTを移送し得る。図4は、一実施形態によるFPGA400を使用する一例のシステムのブロック図を示す。FPGA400は、1つ以上の専用試験装置405を含み、その各々は一つのDUT410に接続する。一実施形態では、DUT410はストレージデバイスであり得る。一実施形態では、DUT410はSSDであり得る。各専用試験装置405は、DUT410に直接接続するインタフェースプロコトルコアIPコア、インタフェースコア、ソフトウェアHBAと同じ意味で記載するを含む。図4が示すように、各専用試験装置405はそれ自身のオンチップCPU430を有する。したがって、この構成は共有リソースを有していない。一実施形態では、FPGA400はまた、機能加速ブロック412とインタフェースコア415を含む。インタフェースプロトコルコアは、インタフェースコア、IPコア、又はソフトウェアHBAと同じ意味で使用し得る。一実施形態では、各機能加速ブロックは専用のパターン生成手段420と受信手段425を含む。一実施形態では、対応するメモリ435を有するオンチップCPU430によって制御されるパターン生成手段420と受信手段425によって提供される論理回路が、試験刺激例えば試験パターンを提供する。一実施形態では、機能加速ブロックは論理比較部として機能する。これにより、所定のストレージアドレスに対する書込みデータと、同一の再読取りデータを比較することができる。プロセッサにおいてそれらのソフトウェアアルゴリズムの実行を必要とするソフトウェアベースの比較アルゴリズムと比較すると、ハードウェアによる実行により非常に速くマイクロ秒対ミリ秒比較を行うことができる。ソフトウェアベースの比較アルゴリズムでは、書込みデータをメモリに記憶させて、複数のバス上でDUTに送信し、その後複数のバス上で比較のために再読取りする必要がある。これでは、複数のバス上でデータを送信するオーバヘッドが大きくなり、比較コードを実行するために高速のプロセッサが必要となる。一実施形態では、機能加速ブロックは、主要なプロセッサ例えばCPUの機能を補足するプロセッサとして使用されるという点で、コプロセッサとして機能する。一実施形態では、機能加速ブロックの実行するオペレーションは、浮動小数点演算、グラフィクス、信号処理、文字列処理、又は暗号化であり得る。プロセッサに負担のかかるタスクをメインプロセッサから取り除くことによって、機能加速ブロックは全体的なシステムの性能を速める。一実施形態では、機能加速ブロックは単一DUT試験と並列DUT試験の両方に対して使用され得る。一実施形態では、単一のFPGA400における複数の試験装置405は、イーサネットコネクタ445を介してリンクされ得る。複数のFPGA400はイーサネットGbEインタフェース又はスイッチ455を介してシステムコントローラ450に接続し得る。一実施形態では、システムコントローラ450はプロセッサによって実装され得ると共に、オペレーティングシステムOS、ドライバ、試験装置制御ソフトウェアと、コンパイラ、デバッガ、低レベルAPI、試験ライブラリ等のプログラム開発環境とを含み得る。図5、図6、及び図7は、別例の3つの実施形態による別の例のFPGAを示す。なお、これらの実施形態は構成の例であって、完全な構成又は構成の限定ではない。図5は、一実施形態によるFPGA500を使用する一例のシステムのブロック図を示す。FPGA500は、1つ以上の専用試験装置505を含み、その各々は1つのDUT510に接続する。一実施形態では、各試験装置505の専用部分は機能加速ブロック512とインタフェースプロトコルコア518を含む。一実施形態では、各機能加速ブロック512は、パターン生成手段520と受信手段525を含む。一実施形態では、CPU530と対応するメモリ535は、複数の試験装置505間で共有される。CPUの処理力がそれに接続した複数のDUTを支持するためにフルスピードで刺激を生成して受信することができる場合に、コストの点から望ましいこの構成を実用できる。この構成は、そのレイアウトと専用バスを最適化したチップ上に実装することにより、より低速のオンチッププロセッサを使用できるという点で、共有リソースPCアーキテクチャとは異なる。図6は、別の実施形態によるFPGA600を使用する一例のシステムのブロック図を示す。図6のシステムは、各専用試験装置605が複数のDUT610に接続していること以外は、図5のシステムと同様である。これはファンアウト構成とも称する。図7は、別の実施形態によるFPGA700を使用する一例のシステムのブロック図を示す。一実施形態では、パターン生成手段720と受信手段725はPCブレードに位置している。本明細書に記載する実施形態の重要な利点は、1つのプログラマブルチップ上にパターン生成手段とインタフェースロジックを統合し、それらを近接配置してボトルネックを最小化することにより、性能又はコストを最適にする柔軟性にある。一実施形態では、システムはインタフェースロジック毎に1つの専用CPUを有する構成であり得る、又は、CPUのスピードがインタフェースとDUTの必要なリソースと比較して十分に高い場合には、1つのCPUを複数のインタフェースで共有することができる。図8は一実施形態によるデータストレージデバイスを試験するための一例の方法を示すフローチャートである。一実施形態では、データストレージデバイスはSSDである。この方法は、構成可能ICが試験パターンを提供するブロック802で開始する。一実施形態では、試験パターンはDUTを試験するために使用されるものである。ブロック804でDUTに対するインタフェースを提供し、ブロック806でDUTへの接続を提供する。一実施形態では、構成可能ICのプロセッサ例えば図4のCPU430の各々が、試験パターンを生成する。一実施形態では、構成可能ICの機能加速ブロック例えば図4の機能加速ブロック412の各々が試験パターンを生成する。1つ以上のプロセッサが試験パターンを生成する一実施形態では、1つ以上の機能加速ブロックは、1つ以上のプロセッサが試験パターンを生成することを支援する。例えば一実施形態では、同一の構成可能IC内の所定の機能加速ブロックは、同一の構成可能ICにおけるプロセッサが試験パターンを生成することを支援する。一実施形態では、試験パターンを提供するために、構成可能ICはプロセッサとインタフェースの間のプロセッサ又は機能加速ブロックにおいてプログラムを実行し得る。一実施形態では、試験パターンはプロトコルベースの試験パターンである。図9は、一実施形態によるストレージプロコトルベースの試験パターンに対する一例の抽出層900を示すブロック図を示す。一実施形態では、プロトコルベースの試験パターンPBTPはオペレーティングシステムOSにおいて生成される試験刺激である。一実施形態では、PBTPが生成された後、それらはOSによって標準的プロトコルコマンドセットに変換され、その後低レベルパケットに変換される。これらの低レベルパケットをインタフェースコアが解釈し、電気信号に変換する。一実施形態では、PBTPはプロトコルコマンドセットと低レベルのパケットを直接使用して生成され得る。ストレージアプリケーションに対するOSレベルのコマンドの一例は、読取り又は書込みコマンドである。ストレージに関連したプロトコルコマンドセットの例は、シリアルアドバンスドテクノロジーアタッチメントSATAとシリアルアタッチドSCSISASインタフェースコアに対して使用されるアドバンスドテクノロジーアタッチメントATAとスモールコンピュータシステムインタフェースSCSIである。一実施形態では、低レベルパケットがコマンドヘッダ、ペイロード、コマンドフッタ等を操作し得る。ハードウェアに実装される機能加速ブロックは、非常に多様なソフトウェア試験機能を加速するために使用され得る。かかるソフトウェア試験機能には、例えば、プログラマブルバッファからの予め定義されたパターン、カウンタ、チェッカ等のアルゴリズム的パターン、ボードパターン、ランダムに生成されたデータの実行、単一の実行ステップにおいて書込みデータを復唱データと比較する比較部、プロトコルアナライザ、及びプロトコルレベルの通信へのアクセスを可能とすることによるインジェクタ等を含み得る。ブロック804で、構成可能ICはDUTへのインタフェースを提供する。ブロック806で、少なくとも1つのDUTに接続が提供され、接続は構成可能ICと少なくとも1つのDUTの間で直接連結される。本明細書に記載する実施形態又はその一部は、コンピュータによって実装され得る。コンピュータシステムはプロセッサ例えばプロセッサコア、マイクロプロセッサ、計算装置等、バスを介して相互通信するメインメモリ及びスタティックメモリを含み得る。マシンはタッチスクリーン、又は液晶ディスプレイLCD、又は発光ダイオードLEDディスプレイ、又はブラウン管CRTを含み得るディスプレイ部をさらに含み得る。示されるように、コンピュータシステムはまた、人間による入力/出力I/O装置例えばキーボード、英数字キーパッド等、ポインティングデバイス例えばマウス、タッチスクリーン等、ドライブユニット例えばディスクドライブユニット、CD/DVDドライブ、タンジブルコンピュータリーダブルリムーバブルメディアドライブ、SSDストレージデバイス等、信号生成装置例えばスピーカ、オーディオ出力等、及びネットワークインタフェースデバイス例えばイーサネットインタフェース、有線ネットワークインタフェース、ワイヤレスネットワークインタフェース、伝播信号インタフェース等を含み得る。ドライブユニットは、上述の方法の一部又は全てを実施する命令一式を記憶したマシンリーダブルメディアであり得る例えばソフトウェア、ファームウェア、ミドルウェア等。命令一式は、メインメモリ内及び/又はプロセッサ内で完全に又は少なくとも部分的に存在するよう示される。命令一式はさらに、ネットワークバス上でネットワークインタフェースデバイスを介して送受信され得る。本発明の実施形態は、プロセッシングコア例えばコンピュータのCPU等の一部の構造で実行される命令一式、又はマシンリーダブルメディア若しくはコンピュータリーダブルメティア上若しくは内で実装若しくは実現される命令一式として、又は命令一式を支持するものとして、使用され得ることを理解されたい。マシンリーダブルメディアは、マシン例えばコンピュータが読み取ることのできる形態で情報を記憶又は伝送する任意のメカニズムを含む。例えば、マシンリーダブルメディアは、リードオンリーメモリROM、ランダムアクセスメモリRAM、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイス、電気的、光学的、音響的等の形態で伝播される信号例えば搬送波、赤外線信号、デジタル信号等、又は情報の記憶若しくは伝送に適した任意のその他の種類の媒体を含み得る。本発明は本明細書に示した通りの実施形態に限定されないことを理解されたい。当業者であれば、本発明の概念を逸脱せずに変更と変形を実施できることを認識できよう。例えば、FPGA以外の構成可能集積回路を使用してもよい。本発明の範囲は特許請求の範囲を踏まえて理解できよう。