"入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された画素部と、入力信号を遅延させて出力する複数の遅延ユニットを有する遅延部と、前記複数の遅延ユニットのいずれかから出力されるクロックに基づいてカウントを行い、カウント結果をラッチするカウント部と、前記入力信号が前記複数の遅延ユニットを通過する数が前記画素信号のレベルに応じた数になるタイミングで制御信号を出力するラッチ制御部と、前記複数の遅延ユニットのいずれかの出力信号の論理状態をラッチするラッチ部と、を有し、前記ラッチ部は、前記複数の遅延ユニットのいずれかに接続され、前記複数の遅延ユニットのいずれかの出力信号に対して論理演算を行う第1の論理ゲートと、前記制御信号が出力される制御信号出力タイミングまでは停止しており、該制御信号出力タイミングの後は前記第1の論理ゲートの出力信号に対して論理演算を行い、該論理演算の結果を前記第1の論理ゲートに出力する第2の論理ゲートと、前記第1の論理ゲートの入力端子または出力端子と前記カウント部を接続する信号出力線と、前記制御信号出力タイミングまでは前記複数の遅延ユニットのいずれかの出力信号を、前記信号出力線を介して前記カウント部に出力し、前記制御信号出力タイミングから所定時間が経過した後のラッチタイミングで前記複数の遅延ユニットのいずれかの出力信号の論理状態を前記第1の論理ゲートおよび前記第2の論理ゲートがラッチするように接続の切替を行う切替回路と、を有し、前記遅延部、前記カウント部、前記ラッチ制御部、前記ラッチ部は、前記画素部を構成する前記画素の1列または複数列毎に配置されている、ことを特徴とする固体撮像装置。前記第1の論理ゲートはNAND回路で構成され、前記制御信号出力タイミングまでは停止しており、前記第2の論理ゲートはインバータ回路で構成され、前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第1の論理ゲートはインバータ回路で構成され、前記第2の論理ゲートはNAND回路で構成され、前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第1の論理ゲートはNOR回路で構成され、前記制御信号出力タイミングまでは停止しており、前記第2の論理ゲートはインバータ回路で構成され、前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第1の論理ゲートはインバータ回路で構成され、前記第2の論理ゲートはNOR回路で構成され、前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、ことを特徴とする請求項1に記載の固体撮像装置。前記切替回路は、一端が前記ラッチ部の入力端子に接続され、他端が前記第1の論理ゲートの入力端子に接続された第1のスイッチと、一端が前記第1の論理ゲートの入力端子に接続され、他端が前記第2の論理ゲートの出力端子に接続された第2のスイッチと、を有することを特徴とする請求項1~請求項5のいずれか一項に記載の固体撮像装置。前記切替回路は、前記第1のスイッチが前記ラッチ部の入力端子と前記第1の論理ゲートの入力端子との間を開放してから所定時間が経過した後に、前記第2のスイッチが前記第1の論理ゲートの入力端子と前記第2の論理ゲートの出力端子との間を接続するように前記第2のスイッチを制御するスイッチ制御回路をさらに有することを特徴とする請求項6に記載の固体撮像装置。前記ラッチ部の出力端子と前記カウント部の入力端子との間に、ヒステリシス特性を持つバッファを有することを特徴とする請求項1~請求項7のいずれか一項に記載の固体撮像装置。前記インバータ回路はヒステリシス特性を持つことを特徴とする請求項3または請求項5に記載の固体撮像装置。しかしながら、上記従来のAD変換回路には以下に示す課題がある。すなわち、ラッチ部103を構成するラッチ回路L0~L7がタイムインターバルの期間動作することにより、ラッチ部103で消費される電流値が大きくなり、AD変換回路の低消費電流化が困難である、という課題がある。従来例のAD変換回路では、第1のタイミングから第3のタイミングまでの期間、ラッチ部103を構成するラッチ回路L0~L7が常に動作している。遅延部101の出力信号φCK0~φCK7は、一般的に周波数が高いため、ラッチ部103を構成するラッチ回路L0~L7で消費される電流により、AD変換回路自体の低消費電流化が困難となっている。ここで、従来例のAD変換回路に用いた具体的デバイスの例として、デジタルスチルカメラDSC等に使用されるイメージャを考えてみる。具体的には、画素数は2000万画素、フレームレートは60framesecというスペックを仮定してみる。なお、AD変換回路は画素列ごとに配置するものとする。説明を容易にするため、2000万画素の画素配列を縦横に4000行×5000列とし、更に単純化のためにブランキング期間がないものとすると、1秒当りに画素信号を読み出す行の数は、以下のようになる。60framesec×4000行frame=240Klinesecつまり、1行の読出しレートは240KHzとなる。例えば10ビットのAD変換を、上位7ビットカウンタ回路104のカウント値と下位3ビットラッチ部103を構成するラッチ回路L0~L7のデータで構成したとすると、1行の読出しレートの12827倍、すなわち30MHz程度で遅延部101から出力信号CK0~φCK7が出力される必要がある。ここで、ラッチ部103を構成するラッチ回路1個当りの消費電流値を1uA個と仮定すると、1列当りのラッチ回路L0~L7での消費電流値は、1uA個×8個=8uAとなる。つまり、5000列での消費電流値は40mAとなる。この計算では、AD変換回路が画素からデータを受け取るまでの待機期間等の、AD変換としての比較動作ができない期間を考慮しておらず、また、上記画素以外にOBOpticalBlack画素から画素信号を読み出す期間やブランキング期間を除いているため、実際には、上記のように見積もった周波数30MHzよりも高い周波数になると考えられる。本発明は、上述した課題に鑑みてなされたものであって、消費電流を低減することができる固体撮像装置を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された画素部と、入力信号を遅延させて出力する複数の遅延ユニットを有する遅延部と、前記複数の遅延ユニットのいずれかから出力されるクロックに基づいてカウントを行い、カウント結果をラッチするカウント部と、前記入力信号が前記複数の遅延ユニットを通過する数が前記画素信号のレベルに応じた数になるタイミングで制御信号を出力するラッチ制御部と、前記複数の遅延ユニットのいずれかの出力信号の論理状態をラッチするラッチ部と、を有し、前記ラッチ部は、前記複数の遅延ユニットのいずれかに接続され、前記複数の遅延ユニットのいずれかの出力信号に対して論理演算を行う第1の論理ゲートと、前記制御信号が出力される制御信号出力タイミングまでは停止しており、該制御信号出力タイミングの後は前記第1の論理ゲートの出力信号に対して論理演算を行い、該論理演算の結果を前記第1の論理ゲートに出力する第2の論理ゲートと、前記第1の論理ゲートの入力端子または出力端子と前記カウント部を接続する信号出力線と、前記制御信号出力タイミングまでは前記複数の遅延ユニットのいずれかの出力信号を、前記信号出力線を介して前記カウント部に出力し、前記制御信号出力タイミングから所定時間が経過した後のラッチタイミングで前記複数の遅延ユニットのいずれかの出力信号の論理状態を前記第1の論理ゲートおよび前記第2の論理ゲートがラッチするように接続の切替を行う切替回路と、を有し、前記遅延部、前記カウント部、前記ラッチ制御部、前記ラッチ部は、前記画素部を構成する前記画素の1列または複数列毎に配置されている、ことを特徴とする固体撮像装置である。また、本発明の固体撮像装置において、前記第1の論理ゲートはNAND回路で構成され、前記制御信号出力タイミングまでは停止しており、前記第2の論理ゲートはインバータ回路で構成され、前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、ことを特徴とする。また、本発明の固体撮像装置において、前記第1の論理ゲートはインバータ回路で構成され、前記第2の論理ゲートはNAND回路で構成され、前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、ことを特徴とする。また、本発明の固体撮像装置において、前記第1の論理ゲートはNOR回路で構成され、前記制御信号出力タイミングまでは停止しており、前記第2の論理ゲートはインバータ回路で構成され、前記信号出力線は前記第1の論理ゲートの入力端子に接続されている、ことを特徴とする。また、本発明の固体撮像装置において、前記第1の論理ゲートはインバータ回路で構成され、前記第2の論理ゲートはNOR回路で構成され、前記信号出力線は前記第1の論理ゲートの出力端子に接続されている、ことを特徴とする。また、本発明の固体撮像装置において、前記切替回路は、一端が前記ラッチ部の入力端子に接続され、他端が前記第1の論理ゲートの入力端子に接続された第1のスイッチと、一端が前記第1の論理ゲートの入力端子に接続され、他端が前記第2の論理ゲートの出力端子に接続された第2のスイッチと、を有することを特徴とする。また、本発明の固体撮像装置において、前記切替回路は、前記第1のスイッチが前記ラッチ部の入力端子と前記第1の論理ゲートの入力端子との間を開放してから所定時間が経過した後に、前記第2のスイッチが前記第1の論理ゲートの入力端子と前記第2の論理ゲートの出力端子との間を接続するように前記第2のスイッチを制御するスイッチ制御回路をさらに有することを特徴とする。また、本発明の固体撮像装置は、前記ラッチ部の出力端子と前記カウント部の入力端子との間に、ヒステリシス特性を持つバッファを有することを特徴とする。また、本発明の固体撮像装置において、前記インバータ回路はヒステリシス特性を持つことを特徴とする。本発明によれば、ラッチ制御部から制御信号が出力される制御信号出力タイミングまでは、ラッチ部を構成する第2の論理ゲートが停止することによって、消費電流を低減することができる。以下、図面を参照し、本発明の実施形態を説明する。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、単位画素1を有する画素アレイ2画素部、垂直走査回路3、アナログ回路4アナログ回路41、アナログ回路42、アナログ回路43、アナログ回路44、アナログ回路45、アナログ回路46、参照信号生成回路5、AD変換回路6、クロック生成部7、エンコーダ回路8、水平走査回路9、および制御回路10で構成される。単位画素1は、少なくとも光電変換素子を有し、入射される電磁波の大きさに応じた画素信号を出力する。画素アレイ2は、2次元図示する例では6行6列に配置された単位画素1で構成されている。垂直走査回路3は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ2の行選択を行う。アナログ回路4は、所謂、CDS回路などで構成され、画素アレイ2から読み出された画素信号を処理して出力する。参照信号生成回路5は、時間の経過とともに増加または減少する参照信号ランプ波を生成する。クロック生成部7は遅延部71で構成されている。AD変換回路6は、単位画素1からアナログ回路4を通して読み出されたアナログの画素信号をデジタルデータに変換し、変換後のデジタルデータを出力信号φADOUTとして出力する。エンコーダ回路8は、AD変換回路6の出力信号φADOUTをバイナリ化2進化して出力する。水平走査回路9は、シフトレジスタあるいはデコーダなどによって構成され、AD変換回路6を制御し、AD変換回路6が保持するデジタルデータを列毎に出力させる。制御回路10は、固体撮像装置を構成する各々の回路に対して、各種制御信号を出力する。図2は遅延部71の構成を示している。遅延部71は、入力信号を遅延させて出力する複数の遅延ユニットDU0~DU7を有する。遅延ユニットDU0~DU7は、遅延ユニットDU0、遅延ユニットDU1、遅延ユニットDU2、、遅延ユニットDU7の順に直列に接続されており、先頭の遅延ユニットDU0にスタートパルスφStartPが入力される。遅延ユニットDU0は、入力されたスタートパルスφStartPを遅延させて出力し、遅延ユニットDU1~DU7はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力する。遅延部71として、図2に示す構成の代わりに、複数の遅延ユニットDU0~DU7をリング状に接続することで実現される円環遅延回路遅延部71aを用いても構わない。図2は遅延部71aの構成を示している。遅延部71aでは、遅延ユニットDU7の出力信号が遅延ユニットDU0に入力される。遅延部71aは、スタートパルスφStartPの論理状態がLowからHighに変化することで動作を開始する。次に、AD変換回路6の構成について説明する。AD変換回路6は画素列毎に設けられており、図1では6個のAD変換回路6ADC61,ADC62,ADC63,ADC64,ADC65,ADC66が設けられている。各列のAD変換回路6は同一の構成となっている。図3はAD変換回路6の構成を示している。AD変換回路6は、ラッチ制御部62、ラッチ部63、およびカウンタ回路64カウント部で構成される。ラッチ制御部62は、比較回路621、反転遅延回路622、およびAND回路AND1で構成され、比較回路621の出力信号φCOに基づいて、ラッチ部63を制御するための制御信号φRS,φxCOD,φHOLDを生成する。比較回路621は、単位画素1からアナログ回路4を通して出力されるアナログの画素信号φSignalに応じた信号電圧と、参照信号生成回路5から供給されるランプ波φRampに応じた信号電圧とを比較することによって、画素信号φSignalの大きさを、時間軸方向の情報であるタイムインターバルパルス幅に変換する。比較回路621の比較出力である出力信号φCOは、例えばランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きくなるとLowレベルになり、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下のときにはHighレベルになる。比較回路621の出力信号φCOは反転遅延回路622およびAND回路AND1に出力されると共に、出力信号φRSとしてラッチ部63に出力される。反転遅延回路622は、比較回路621の出力信号φCOを反転および遅延させる。反転遅延回路622の出力信号φxCODはAND回路AND1に出力されると共に、出力信号φHOLD7としてラッチ部63に出力される。AND回路AND1は、比較回路621の出力信号φCOと反転遅延回路622の出力信号φxCODとの論理積ANDをとった信号を出力信号φHOLDとしてラッチ部63に出力する。ラッチ部63は、ラッチ回路L0~L6およびラッチ回路L7を有する。スタートパルスφStartPが遅延部71に入力されたタイミング第1のタイミングの後、ラッチ制御部62の比較回路621の出力信号φCOが反転するタイミング第2のタイミングで、ラッチ部63のラッチ回路L0~L6がイネーブル有効状態となる。第2のタイミングから所定時間が経過した後のタイミング第3のタイミングで、ラッチ部63のラッチ回路L0~L7はディスエーブル無効状態となり、遅延部71で生成された信号の論理状態をラッチ保持記憶する。ラッチ部63のラッチ回路L7は、第3のタイミングまで常にイネーブル状態となっている。カウンタ回路64は、ラッチ部63のラッチ回路L7の出力端子Mの出力信号に基づいてカウントを行う。ここで、カウンタ回路64は、カウンタ回路64の論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。ラッチ部63の論理状態が示す下位データ信号は、例えば8ビットのデータである。また、カウンタ回路64のカウント結果が示す上位データ信号は、例えば10ビットのデータである。なお、この10ビットデータは一例であって、10ビット未満のビット数例えば8ビットや10ビットを越えるビット数例えば、12ビットなどであっても構わない。図4はラッチ回路L0~L6およびラッチ回路L7の構成を示している。図4はラッチ回路L0~L6の構成を示し、図4はラッチ回路L7の構成を示している。ラッチ回路L0~L6は、スイッチ回路SW1,SW2およびINV回路インバータ回路INV1,INV2で構成される。スイッチ回路SW1の一端は、信号線LN1を介して入力端子Dに接続されている。スイッチ回路SW2の一端およびINV回路INV1の入力端子は、信号線LN2を介してスイッチ回路SW1の他端に接続されている。INV回路INV2の入力端子は、信号線LN4を介してINV回路INV1の出力端子に接続されている。スイッチ回路SW2の他端およびINV回路INV2の出力端子は、信号線LN3を介して出力端子Qに接続されている。スイッチ回路SW1,SW2の制御端子は、信号線LN5を介して入力端子CKに接続されており、スイッチ回路SW1,SW2は、入力端子CKの入力信号によって制御される。スイッチ回路SW1は、入力端子CKの入力信号がHighのときONとなり、入力端子CKの入力信号がLowのときOFFとなる。スイッチ回路SW2は、入力端子CKの入力信号がLowのときONとなり、入力端子CKの入力信号がHighのときOFFとなる。INV回路INV1,INV2は、入力信号の論理状態を反転した信号を出力する。入力端子CKに入力される信号はラッチ制御部62の出力信号φHOLDであり、入力端子Dに入力される信号は、遅延部71を構成する遅延ユニットDU0~DU6の出力信号φCK0~φCK6である。出力端子Qから出力される信号は出力信号φADOUT0~φADOUT6を構成する。ラッチ回路L0~L6は、入力端子CKの入力信号がHighのときイネーブル状態となり、入力端子Dの入力信号をそのまま出力端子Qから出力信号として出力する。また、ラッチ回路L0~L6は、入力端子CKの入力信号がHighからLowに遷移するとディスエーブル状態となり、入力端子Dの入力信号の論理状態をラッチする。ラッチ回路L7は、スイッチ回路SW1,SW2切替回路、NAND回路NAND1第1の論理ゲート、およびINV回路インバータ回路INV2第2の論理ゲートで構成される。スイッチ回路SW1の一端は、信号線LN1を介して入力端子Dに接続されている。スイッチ回路SW2の一端およびNAND回路NAND1の第1の入力端子は、信号線LN2信号出力線を介して、スイッチ回路SW1の他端および出力端子Mに接続されている。NAND回路NAND1の第2の入力端子は入力端子RSに接続されている。INV回路INV2の入力端子は、信号線LN4を介してNAND回路NAND1の出力端子に接続されている。スイッチ回路SW2の他端およびINV回路INV2の出力端子は、信号線LN3を介して出力端子Qに接続されている。スイッチ回路SW1,SW2の制御端子は、信号線LN5を介して入力端子CKに接続されており、スイッチ回路SW1,SW2は、入力端子CKの入力信号によって制御される。スイッチ回路SW1は、入力端子CKの入力信号がHighのときONとなり、入力端子CKの入力信号がLowのときOFFとなる。スイッチ回路SW2は、入力端子CKの入力信号がLowのときONとなり、入力端子CKの入力信号がHighのときOFFとなる。NAND回路NAND1は、第1の入力端子に入力される信号と第2の入力端子に入力される信号との否定論理積NANDをとった信号を出力する。INV回路INV2は、入力信号の論理状態を反転した信号を出力する。入力端子CKに入力される信号はラッチ制御部62の出力信号φHOLD7であり、入力端子Dに入力される信号は、遅延部71を構成する遅延ユニットDU7の出力信号φCK7である。また、入力端子RSに入力される信号はラッチ制御部62の出力信号φRSである。出力端子Qから出力される信号は出力信号φADOUT7を構成する。また、出力端子Mから出力される信号は、カウンタ回路64のカウントクロックとしてカウンタ回路64に入力される。ラッチ回路L7は、入力端子CKの入力信号がHighのときイネーブル状態となり、入力端子Dの入力信号をそのまま出力端子Mから出力信号として出力する。また、ラッチ回路L7は、入力端子CKの入力信号がHighからLowに遷移するとディスエーブル状態となり、入力端子Dの入力信号の論理状態をラッチする。ラッチした入力信号は出力端子Qから出力信号として出力される。また、入力端子RSの入力信号がLowになると、ラッチ回路L7の論理素子NAND回路NAND1、INV回路INV2は動作を停止する。入力端子CKの入力信号がHighのとき、スイッチ回路SW1はONとなっており、遅延部71の遅延ユニットDU7の出力信号φCK7がNAND回路NAND1の第1の入力端子に入力されると共に出力端子Mからカウンタ回路64に出力される。このとき、NAND回路NAND1の第2の入力端子に入力される入力端子RSの入力信号をLowとすることで、NAND回路NAND1に遅延ユニットDU7の出力信号φCK7が入力されていても、NAND回路NAND1およびINV回路INV2の動作を停止することができ、消費電力を低減することができる。次に、本実施形態に係るAD変換回路6の動作について説明する。ここでは、単位画素1の具体的な動作については説明を省略するが、周知のように単位画素1ではリセットレベルと信号レベルとが出力される。出力されたリセットレベルと信号レベルは、アナログ回路4においてCDS処理された画素信号φSignalとして出力される。AD変換は、以下のようにして行われる。図5は、本実施形態に係るAD変換回路6の動作を示している。まず、ラッチ制御部62の比較回路621での比較開始に係るタイミング第1のタイミングで、スタートパルスφStartPとして、クロック生成部7の遅延部71の遅延時間に略一致する周期のクロックが入力される。これにより、遅延部71が動作を開始する。遅延部71を構成する遅延ユニットDU0は、スタートパルスφStartPを遅延させて出力信号φCK0として出力し、遅延部71を構成する遅延ユニットDU1~DU7はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力信号φCK1~φCK7として出力する。遅延ユニットDU0~DU7の出力信号φCK0~φCK7はラッチ部63のラッチ回路L0~L7に入力される。ラッチ回路L0~L6は、ラッチ制御部62の比較回路621の出力信号φCOがLowであり、ラッチ制御部62の出力信号φHOLDがLowであるため、ディスエーブル状態であり、動作を停止している。ラッチ回路L7は、ラッチ制御部62の出力信号φHOLD7がHighであるため、イネーブル状態であり、遅延ユニットDU7の出力信号φCK7を出力端子Mから出力信号としてそのまま出力する。このとき、ラッチ制御部62の出力信号φRS=比較回路621の出力信号φCOがLowであるため、ラッチ回路L7の論理素子NAND回路NAND1、INV回路INV2は動作を停止している。カウンタ回路64は、ラッチ回路L7の出力端子Mから出力される遅延部71の出力信号φCK7に基づいてカウント動作を行う。このカウント動作では、出力信号φCK7の立上りまたは立下りでカウント値が増加または減少する。第1のタイミング以降、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きい間、ラッチ制御部62の比較回路621の出力信号φCOはLowである。ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下になると、ラッチ制御部62の比較回路621の出力信号φCOがHighとなる。第1のタイミングからラッチ制御部62の比較回路621の出力信号φCOがHighとなるまでの期間が、検出の対象となるタイムインターバルである。この期間内にスタートパルスφStartPが、遅延部71を構成する遅延ユニットDU0~DU7を通過する数は、画素信号φSignalのレベルに応じた数になる。第1のタイミングから、検出の対象となるタイムインターバルが経過した後、ラッチ制御部62の比較回路621の出力信号φCOが反転することにより、ラッチ制御部62の出力信号φHOLDがHighとなる第2のタイミング。これにより、ラッチ回路L0~L6はイネーブル状態となる。このとき、ラッチ制御部62の出力信号φRS比較回路621の出力信号φCOはHighとなる。これにより、ラッチ回路L7の論理素子NAND回路NAND1、INV回路INV2は動作を開始する。第2のタイミングから、ラッチ制御部62の反転遅延回路622の遅延時間に一致する時間が経過した後第3のタイミング、ラッチ制御部62の反転遅延回路622の出力信号φxCODが反転し、ラッチ制御部62の出力信号φHOLD,φHOLD7φxCODがLowとなる。これにより、ラッチ回路L0~L7がディスエーブル状態となる。このとき、遅延ユニットDU0~DU7の出力信号φCK0~φCK7に応じた論理状態がラッチ部63のラッチ回路L0~L7にラッチされる。カウンタ回路64は、ラッチ回路L7が動作を停止することでカウント値をラッチする。ラッチ部63が保持している論理状態と、カウンタ回路64が保持しているカウント値とにより、タイムインターバルに対応したデータが得られる。その後、ラッチ回路L0~L7およびカウンタ回路64がラッチしているデジタルデータは、水平走査回路9により、水平信号線を介して出力され、エンコーダ回路8に転送される。エンコーダ回路8がバイナリ化処理を実施することで2進化データが得られる。なお、エンコーダ回路8をAD変換回路6に内蔵する構成でも構わない。上記の動作では、第2のタイミング制御信号出力タイミング~第3のタイミングラッチタイミングまでの期間のみ、ラッチ回路L0~L7の論理素子インバータ回路INV,INV2、NAND回路NAND1が動作するため、ラッチ部63の消費電力を低減することができる。したがって、本実施形態によれば、消費電力が低減された固体撮像装置を実現することができる。なお、本実施形態では、アナログ的にCDS処理された画素信号の信号レベルをAD変換することで、画素信号に応じたデジタルデータを得るように固体撮像装置が動作するが、固体撮像装置の動作はこの動作に限るものではない。例えば、1回目の読出し動作時に単位画素1から画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作時に単位画素1から信号レベルを読み出してAD変換し、その後、デジタル的にCDS動作をすることにより、画素信号に応じたデジタルデータを得るようにしても構わない。また、これに限る必要もない。なお、AD変換回路6のラッチ回路L0~L6の構成は図4の構成に限るものではなく、入力端子Dの入力信号を入力端子CKの入力信号に応じてラッチする回路であれば良い。また、ラッチ回路L7の構成は図4の構成に限るものではなく、図6に示すように、NAND回路NAND1の代わりにNOR回路NOR1を用いても良い。第2の実施形態次に、本発明の第2の実施形態を説明する。図7は、本実施形態に係るAD変換回路6のラッチ回路L7ラッチ回路L7aの構成を示している。本実施形態では、AD変換回路6を構成するラッチ回路L7aの構成以外は、第1の実施形態と同様であるので説明を省略する。図7に示すラッチ回路L7aは、図4のラッチ回路L7と比較して、ラッチ回路L7aのラッチ動作を制御するSW制御部31スイッチ制御回路が設けられていることが異なる。これ以外の構成は、図4のラッチ回路L7の構成と同様である。SW制御部31は、スイッチ回路SW1がONからOFFに切り替わった後、一定時間が経過したタイミングでスイッチ回路SW2をOFFからONに切り替える制御を行う。SW制御部31は、例えば遅延回路で構成される。次に、本実施形態に係るAD変換回路6の動作を説明する。なお、AD変換回路6の動作以外は、第1の実施形態と同様であるので説明を省略する。図8は、本実施形態に係るAD変換回路6の動作を示している。まず、ラッチ制御部62の比較回路621での比較開始に係るタイミング第1のタイミングで、スタートパルスφStartPとして、クロック生成部7の遅延部71の遅延時間に略一致する周期のクロックが入力される。これにより、遅延部71が動作を開始する。遅延部71を構成する遅延ユニットDU0は、スタートパルスφStartPを遅延させて出力信号φCK0として出力し、遅延部71を構成する遅延ユニットDU1~DU7はそれぞれ前段の遅延ユニットの出力を遅延させて出力信号φCK1~φCK7として出力する。遅延ユニットDU0~DU7の出力信号φCK0~φCK7はラッチ部63のラッチ回路L0~L6およびラッチ回路L7aに入力される。ラッチ回路L0~L6は、ラッチ制御部62の比較回路621の出力信号φCOがLowであり、ラッチ制御部62の出力信号φHOLDがLowであるため、ディスエーブル状態であり、動作を停止している。ラッチ回路L7aは、ラッチ制御部62の出力信号φHOLD7がHighであるため、イネーブル状態であり、遅延ユニットDU7の出力信号φCK7を出力端子Mから出力信号としてそのまま出力する。このとき、ラッチ制御部62の出力信号φRS=比較回路621の出力信号φCOがLowであるため、ラッチ回路L7aの論理素子NAND回路NAND1、INV回路INV2は動作を停止している。カウンタ回路64は、ラッチ回路L7aの出力端子Mから出力される遅延部71の出力信号φCK7に基づいてカウント動作を行う。このカウント動作では、出力信号φCK7の立上りまたは立下りでカウント値が増加または減少する。第1のタイミング以降、ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧よりも大きい間、ラッチ制御部62の比較回路621の出力信号φCOはLowである。ランプ波φRampに応じた信号電圧が画素信号φSignalに応じた信号電圧以下になると、ラッチ制御部62の比較回路621の出力信号φCOがHighとなる。第1のタイミングからラッチ制御部62の比較回路621の出力信号φCOがHighとなるまでの期間が、検出の対象となるタイムインターバルである。この期間内にスタートパルスφStartPが、遅延部71を構成する遅延ユニットDU0~DU7を通過する数は、画素信号φSignalのレベルに応じた数になる。第1のタイミングから、検出の対象となるタイムインターバルが経過した後、ラッチ制御部62の比較回路621の出力信号φCOが反転することにより、ラッチ制御部62の出力信号φHOLDがHighとなる第2のタイミング。これにより、ラッチ回路L0~L6はイネーブル状態となる。このとき、ラッチ制御部62の出力信号φRS比較回路621の出力信号φCOはHighとなる。これにより、ラッチ回路L7aの論理素子NAND回路NAND1、INV回路INV2は動作を開始する。第2のタイミングから、ラッチ制御部62の反転遅延回路622の遅延時間に一致する時間が経過した後第3のタイミング、ラッチ制御部62の反転遅延回路622の出力信号φxCODが反転し、ラッチ制御部62の出力信号φHOLDがLowとなる。これにより、ラッチ回路L0~L6がディスエーブル状態となる。このとき、遅延ユニットDU0~DU6の出力信号φCK0~φCK6に応じた論理状態がラッチ部63のラッチ回路L0~L6にラッチされる。また、このとき、ラッチ制御部62の出力信号φHOLD7φxCODがLowとなり、ラッチ回路L7aのスイッチ回路SW1がOFFとなることで、ラッチ回路L7aはディスエーブル状態となる。第3のタイミングからラッチ回路L7aのSW制御部31の遅延時間に応じた時間が経過した後第4のタイミング、ラッチ回路D7のスイッチ回路SW2がONとなる。これにより、ラッチ回路L7aは、遅延ユニットDU7の出力信号φCK7に応じた論理状態をラッチする。なお、第3のタイミングから第4のタイミングまでの間、ラッチ回路L7aは、遅延ユニットDU7の出力信号φCK7に応じた論理状態をNAND回路NAND1のゲート容量などの寄生容量にラッチしている。カウンタ回路64は、ラッチ回路L7aが動作を停止することでカウント値をラッチする。ラッチ部63が保持している論理状態と、カウンタ回路64が保持しているカウント値とにより、タイムインターバルに対応したデータが得られる。その後、ラッチ回路L0~L7aおよびカウンタ回路64がラッチしているデジタルデータは、水平走査回路9により、水平信号線を介して出力され、エンコーダ回路8に転送される。エンコーダ回路8がバイナリ化処理を実施することで2進化データが得られる。なお、エンコーダ回路8をAD変換回路6に内蔵する構成でも構わない。上記の動作では、第2のタイミング制御信号出力タイミング~第3のタイミングラッチタイミングまでの期間のみ、ラッチ回路L0~L6,L7aの論理素子インバータ回路INV,INV2、NAND回路NAND1が動作するため、ラッチ部63の消費電力を低減することができる。したがって、本実施形態によれば、消費電力が低減された固体撮像装置を実現することができる。上記の動作では、ラッチ回路L7aの出力端子Qの電圧は、ラッチ回路L7aの出力端子Mの電圧が変化した後、ラッチ回路L7aの論理素子NAND回路NAND1、INV回路INV2の遅延時間に応じた時間が経過したタイミングで変化する。そのため、図8に示すように、第3のタイミングで、ラッチ回路L7aの出力端子Qの電圧と出力端子Mの電圧が異なることがある。このとき、ラッチ回路L7aのスイッチ回路SW1とスイッチ回路SW2の接続を同時に切り替えると、図9に示すようなノイズが出力端子Mの電圧に重畳する。このノイズに基づいてカウンタ回路64が誤カウントを行うと、AD変換結果に上位1ビットの誤差が現れる。本実施形態では、スイッチ回路SW1が接続を切り替えた後、SW制御部31の遅延時間に応じた時間が経過したタイミングでスイッチ回路SW2が接続を切り替える。そのため、図9に示すような、ラッチ回路L7のスイッチング動作に起因してカウンタ回路64の入力信号に重畳するノイズを除去することができる。従って、本実施形態によれば、低消費電力化を実現し、且つ高精度なAD変換処理を実現することができる。なお、AD変換回路6のラッチ回路D0~D6の構成は図4の構成に限るものではなく、入力端子Dの入力信号を入力端子CKの入力信号に応じてラッチする回路であれば良い。また、ラッチ回路L7aの構成は図7の構成に限るものではなく、NAND回路の代わりにNOR回路を用いる構成でも良い。第3の実施形態次に、本発明の第3の実施形態を説明する。図10は、本実施形態に係るAD変換回路6のラッチ回路L7ラッチ回路L7bの構成を示している。本実施形態では、AD変換回路6を構成するラッチ回路L7bの構成以外は、第1の実施形態と同様であるので説明を省略する。図10に示すラッチ回路L7bでは、図4のラッチ回路L7と比較して、INV回路INV2とNAND回路NAND1の配置が交換されていること、およびINV回路INV2の出力端子とNAND回路NAND1の第1の入力端子を接続する信号線LN4信号出力線が出力端子Mに接続されていることが異なる。これ以外の構成は、図4のラッチ回路L7の構成と同様である。ラッチ回路L7bは、入力端子CKの入力信号がHighのときイネーブル状態となり、入力端子Dの入力信号をINV回路INV2が反転した信号を出力端子Mから出力信号として出力する。また、ラッチ回路L7bは、入力端子CKの入力信号がHighからLowに遷移するとディスエーブル状態となり、入力端子Dの入力信号の論理状態をラッチする。ラッチした入力信号は出力端子Qから出力信号として出力される。また、入力端子RSの入力信号がLowになると、NAND回路NAND1は動作を停止する。入力端子CKの入力信号がHighのとき、スイッチ回路SW1はONとなっており、遅延部71の遅延ユニットDU7の出力信号φCK7をINV回路INV2が反転した信号がNAND回路NAND1の第1の入力端子に入力されると共に出力端子Mからカウンタ回路64に出力される。このとき、NAND回路NAND1の第2の入力端子に入力される入力端子RSの入力信号をLowとすることで、NAND回路NAND1に遅延ユニットDU7の出力信号φCK7を反転した信号が入力されていても、NAND回路NAND1の動作を停止することができ、消費電力を低減することができる。本実施形態に係るAD変換回路6の動作は、ラッチ回路L7bの動作以外、第1の実施形態と同様であるので説明を省略する。本実施形態では、図5に示す第1のタイミングから第2のタイミングまでの期間、ラッチ回路L0~L6の論理素子インバータ回路INV,INV2およびラッチ回路L7bのNAND回路NAND1が動作を停止している。従って、ラッチ部63の消費電力を低減することができる。また、本実施形態では、ラッチ回路L7bのINV回路INV2の出力側がカウンタ回路64に接続されており、遅延ユニットDU7の出力信号φCK7を伝送する信号線LN2と、カウンタ回路64に接続される信号線LN4とがINV回路INV2によって隔てられている。従って、本実施形態では、第1の実施形態と比較して、信号線LN2の負荷が軽い。そのため、波形のなまりを抑制することができ、高精度なAD変換処理を実現することができる。従って、本実施形態によれば、低消費電力化を実現し、且つ高精度なAD変換処理を実現することができる。なお、ラッチ回路L7bの構成は図10の構成に限るものではなく、NAND回路の代わりにNOR回路を用いる構成でも良い。第4の実施形態次に、本発明の第4の実施形態を説明する。図11は、本実施形態に係るAD変換回路6のラッチ回路L7ラッチ回路L7cの構成を示している。本実施形態では、AD変換回路6を構成するラッチ回路L7cの構成以外は、第2の実施形態と同様であるので説明を省略する。図11に示すラッチ回路L7cでは、図7のラッチ回路L7aと比較して、INV回路INV2とNAND回路NAND1の配置が交換されていること、および出力端子MがINV回路INV2の出力側に接続されていることが異なる。これ以外の構成は、図7のラッチ回路L7aの構成と同様である。本実施形態に係るAD変換回路6の動作は、ラッチ回路L7cの動作以外、第2の実施形態と同様であるので説明を省略する。本実施形態では、図8に示す第1のタイミングから第2のタイミングまでの期間、ラッチ回路L0~L6の論理素子インバータ回路INV,INV2およびラッチ回路L7cのNAND回路NAND1が動作を停止している。従って、ラッチ部63の消費電力を低減することができる。また、本実施形態では、ラッチ回路L7cのINV回路INV2の出力側がカウンタ回路64に接続されており、遅延ユニットDU7の出力信号φCK7を伝送する信号線LN2と、カウンタ回路64に接続される信号線LN4とがINV回路INV2によって隔てられている。従って、本実施形態では、第2の実施形態と比較して、信号線LN2の負荷が軽い。そのため、波形のなまりを抑制することができ、高精度なAD変換処理を実現することができる。従って、本実施形態によれば、低消費電力化を実現し、且つ高精度なAD変換処理を実現することができる。なお、ラッチ回路L7cの構成は図11の構成に限るものではなく、NAND回路の代わりにNOR回路を用いる構成でも良い。第5の実施形態次に、本発明の第5の実施形態を説明する。図12は、本実施形態に係るAD変換回路6AD変換回路6aの構成を示している。本実施形態では、AD変換回路6aの構成以外は、第1の実施形態と同様であるので説明を省略する。図12に示すAD変換回路6aは、カウンタ回路64の入力端子とラッチ回路L7の出力端子Mとの間に、ヒステリシス特性を持つヒステリシスバッファ65が設けられている。これ以外の構成は、第1の実施形態のAD変換回路6と同様である。ヒステリシスバッファ65は、ラッチ回路L7の出力信号に重畳するノイズを除去した出力信号φBOをカウンタ回路64に出力する。本実施形態に係るAD変換回路6aの動作は、図5の第3のタイミングにおけるラッチ回路L7とカウンタ回路64の動作以外、第1の実施形態と同様であるので説明を省略する。図13は、ラッチ回路L7の出力端子Mの電圧とヒステリシスバッファ65の出力信号φBOの電圧を示している。第3のタイミングで、ラッチ回路L7が遅延回路DU7の出力信号φCKの論理状態をラッチするとき、ラッチ回路L7のスイッチング動作に起因したノイズがラッチ回路L7の出力端子Mの電圧に重畳すると考えられる。このとき、ヒステリシスバッファ65は、ノイズの重畳した信号を受けて、ノイズを除去して出力信号φBOをカウンタ回路64に出力する。従って、本実施形態では、カウンタ回路64がラッチ回路L7のスイッチング動作に起因したノイズを誤カウントすることがなく、高精度なAD変換処理を実現することができる。従って、本実施形態によれば、低消費電力化を実現し、且つ高精度なAD変換処理を実現することができる。なお、ラッチ回路L7の構成は、図4の構成に限るものではなく、図7のようにSW制御部31を設けた構成でも良いし、図10のようにINV回路INV2とNAND回路NAND1の配置を交換し、且つ出力端子MがINV回路INV2の出力側に接続されるような構成でも良いし、図11のように図7と図10の構成を組み合わせた構成でも良い。なお、本実施形態では、ヒステリシスバッファは、入力された信号と同相の信号を出力するように動作するが、これに限るものではなく、入力された信号を反転して出力しても構わない。第6の実施形態次に、本発明の第6の実施形態を説明する。図14は、本実施形態に係るAD変換回路6のラッチ回路L7ラッチ回路L7dの構成を示している。本実施形態では、AD変換回路6を構成するラッチ回路L7dとカウンタ回路64の構成以外は、第1の実施形態と同様であるので説明を省略する。ラッチ回路L7dでは、図4のラッチ回路L7と比較して、INV回路INV2とNAND回路NAND1の配置が交換され、且つINV回路INV2がヒステリシス特性を有していること、および出力端子MがINV回路INV2の出力側に接続されていることが異なる。これ以外の構成は、図4のラッチ回路L7の構成と同様である。本実施形態のカウンタ回路64は、第1の実施形態のカウンタ回路64とは逆の遷移タイミングでカウントを行うよう構成されている。例えば、第1の実施形態のカウンタ回路64が遅延部71の出力信号φCK7の立上りでカウントを行う構成であれば、本実施形態のカウンタ回路64は遅延部71の出力信号φCK7の立下りでカウントを行い、第1の実施形態のカウンタ回路64が遅延部71の出力信号φCK7の立下りでカウントを行う構成であれば、本実施形態のカウンタ回路64は遅延部71の出力信号φCK7の立上りでカウントを行う。本実施形態に係るAD変換回路6の動作は、ラッチ回路L7dの動作以外、第1の実施形態と同様であるので説明を省略する。本実施形態では、図5に示す第1のタイミングから第2のタイミングまでの期間、ラッチ回路L0~L6の論理素子インバータ回路INV,INV2およびラッチ回路L7bのNAND回路NAND1が動作を停止している。従って、ラッチ部63の消費電力を低減することができる。また、本実施形態では、ヒステリシス特性を有するINV回路INV2の出力信号がカウンタ回路64に入力される。そのため、カウンタ回路64が、ラッチ回路L7dのスイッチング動作に起因したノイズによって誤カウントを行うことがなく、高精度なAD変換処理を実現することができる。従って、本実施形態によれば、低消費電力化を実現し、且つ高精度なAD変換処理を実現することができる。さらに、本実施形態では、ラッチ回路L7dの論理素子INV回路INV2がヒステリシス特性を有することによって、第5の実施形態のAD変換回路6aと比較して、ヒステリシスバッファ65を削減することができるので、第5の実施形態のAD変換回路6aよりもAD変換回路6の消費電力を低減することができる。なお、ラッチ回路L7dは図14の構成に限るものではなく、NAND回路の代わりにNOR回路を用いる構成でも良い。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、図1ではAD変換回路6が画素アレイ2における単位画素1の1列に対応して配置されているが、AD変換回路6を複数列毎に配置し、複数列で1つのAD変換回路6を共有しても良い。"