"複数のパッド電極を有する半導体チップを備え、前記複数のパッド電極に複数のワイヤが接続された半導体装置であって、前記半導体チップは、第1電力増幅回路を有しており、前記複数のパッド電極は、前記第1電力増幅回路を構成する半導体素子の出力に接続された第1パッド電極を含み、前記第1パッド電極に、前記複数のワイヤのうちの複数の第1ワイヤが接続されており、前記第1パッド電極において、前記複数の第1ワイヤの接続領域の間に、プローブ痕が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1パッド電極における前記複数の第1ワイヤの接続領域は、一列に配列していることを特徴とする半導体装置。請求項2記載の半導体装置において、前記プローブ痕は、プローブ検査でプローブが当たることにより形成されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1パッド電極は、長方形状の平面形状を有し、前記第1パッド電極における前記複数の第1ワイヤの接続領域は、前記第1パッド電極の長辺方向に沿って一列に配列していることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1パッド電極において、前記プローブ痕は、前記複数の第1ワイヤの接続領域と重なっていないことを特徴とする半導体装置。請求項5記載の半導体装置において、前記半導体チップは、多段接続された複数の電力増幅回路を有しており、前記第1電力増幅回路は、前記複数の電力増幅回路のうちの最終段の電力増幅回路であることを特徴とする半導体装置。請求項1乃至6の何れか1項記載の半導体装置において、前記半導体素子は、LDMOSFETであり、前記第1パッド電極は、前記LDMOSFETのドレイン用パッド電極であることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第1パッド電極に前記第1ワイヤは3本以上接続され、かつ等間隔で接続されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第1パッド電極における前記複数の第1ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1パッド電極に前記第1ワイヤは3本以上接続されており、前記第1パッド電極における前記複数の第1ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在しており、前記第1パッド電極において、間に前記プローブ痕が配置されている前記接続領域の間隔は、間に前記プローブ痕が配置されていない前記接続領域の間隔よりも大きいことを特徴とする半導体装置。a半導体チップを準備する工程、b前記半導体チップを配線基板上に搭載する工程、c前記半導体チップの複数のパッド電極と前記配線基板の複数の端子とを複数のワイヤを介して電気的に接続する工程、を有する半導体装置の製造方法であって、前記半導体チップは、第1電力増幅回路を有しており、前記複数のパッド電極は、前記第1電力増幅回路を構成する半導体素子の出力に接続された第1パッド電極を含み、前記c工程では、前記第1パッド電極に、前記複数のワイヤのうちの複数の第1ワイヤが接続され、前記a工程は、a1前記半導体基板に対してプローブ検査を行う工程、a2前記a1工程後、前記半導体基板を切断して前記半導体チップを取得する工程、を有し、前記第1パッド電極において、前記a1工程でプローブが当てられる位置は、前記c工程で前記複数の第1ワイヤを接続する位置の間に位置することを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記第1パッド電極において、前記c工程で前記複数の第1ワイヤを接続する位置は、一列に配列していることを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記第1パッド電極は、長方形状の平面形状を有し、前記第1パッド電極において、前記c工程で前記複数の第1ワイヤを接続する位置は、前記第1パッド電極の長辺方向に沿って一列に配列していることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記a1工程で前記第1パッド電極にプローブ痕が形成されることを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記c工程では、前記第1パッド電極において、前記プローブ痕に重ならない位置に、前記複数の第1ワイヤが接続されることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、前記半導体チップは、多段接続された複数の電力増幅回路を有しており、前記第1電力増幅回路は、前記複数の電力増幅回路のうちの最終段の電力増幅回路であることを特徴とする半導体装置の製造方法。請求項11乃至16の何れか1項記載の半導体装置の製造方法において、前記半導体素子は、LDMOSFETであり、前記第1パッド電極は、前記LDMOSFETのドレイン用パッド電極であることを特徴とする半導体装置の製造方法。請求項17記載の半導体装置の製造方法において、前記c工程では、前記第1パッド電極に前記第1ワイヤは3本以上接続され、かつ、等間隔で接続されることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記c工程では、前記第1パッド電極に前記第1ワイヤは3本以上接続され、前記第1パッド電極における前記複数の第1ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在し、前記第1パッド電極において、間に前記プローブ痕が配置されている前記接続領域の間隔は、間に前記プローブ痕が配置されていない前記接続領域の間隔よりも大きいことを特徴とする半導体装置の製造方法。第1主面を有する配線基板と、第2主面と、前記第2主面とは反対側の第1裏面とを有し、前記第1裏面が前記配線基板の前記第1主面と対向するように前記配線基板の前記第1主面に搭載された半導体チップと、前記半導体チップの前記第2主面に形成された複数のパッド電極と前記配線基板の前記第1主面に形成された複数の端子とを電気的に接続する複数のワイヤと、を備えた半導体装置であって、前記半導体チップは、第1電力増幅回路を有しており、前記複数のパッド電極は、前記第1電力増幅回路を構成する半導体素子の出力に接続された第1パッド電極を含み、前記第1パッド電極に、前記複数のワイヤのうちの複数の第1ワイヤが接続されており、前記第1パッド電極において、前記複数の第1ワイヤの接続領域の間に、プローブ痕が形成されていることを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。半導体チップを配線基板に搭載しかつ半導体チップのパッド電極と配線基板の端子とをワイヤで電気的に接続することで、電力増幅モジュールなどの半導体装置が製造される。半導体チップを製造するには、半導体ウエハの主面上に種々の素子や配線層を形成し、表面保護膜およびパッド電極を形成した後、ウエハ状態でプローブ検査を行う。プローブ検査工程では、半導体ウエハの各チップ領域のパッド電極にプローブ探針を当てて、半導体ウエハの各チップ領域の電気的特性を検査する。その後、ダイシングにより半導体ウエハを切断して個片化チップ化し、取得された半導体チップは配線基板に搭載され、半導体チップのパッド電極と配線基板の端子との間がワイヤボンディングされる。プローブ検査の際に、検査用のプローブが押し当てられたパッド電極には、プローブが押し当てられた痕であるプローブ痕が形成される。配線基板に半導体チップを搭載した後に行うワイヤボンディングの際に、パッド電極のプローブ痕上にワイヤを接続しようとすると、平坦性が低下している領域にワイヤを接続することになるため、ワイヤの接続強度が低下する虞がある。ワイヤの接続強度の低下は、製造された半導体装置の信頼性を低下させる。一方、パッド電極において、ワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域プローブ痕とを分けることも考えられる。しかしながら、パッド電極において、ワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域プローブ痕とを単に分ける別々の領域にするだけでは、パッド電極の寸法増大により半導体チップの面積の増大を招く虞がある。半導体チップの面積の増大は、製造コストの増大を招き、また、半導体装置の小型化に不利となる。このため、ワイヤの接続強度の向上とチップサイズの抑制とを考慮した総合的な設計が望まれる。本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。また、本発明の目的は、半導体装置の小型化を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、複数のパッド電極を有する半導体チップを備え、前記複数のパッド電極に複数のワイヤが接続された半導体装置である。この半導体チップは、電力増幅回路を構成する半導体素子の出力に接続された第1パッド電極を有し、この第1パッド電極に複数の第1ワイヤが接続されており、第1パッド電極において、複数の第1ワイヤの接続領域の間にプローブ痕が形成されている。また、代表的な実施の形態による半導体装置の製造方法は、半導体チップを配線基板上に搭載してから、半導体チップの複数のパッド電極と配線基板の複数の端子とを複数のワイヤを介して電気的に接続する。この半導体チップは、電力増幅回路を構成する半導体素子の出力に接続された第1パッド電極を有しており、ワイヤボンディング工程において、この第1パッド電極には複数の第1ワイヤを接続する。第1パッド電極において、プローブ検査工程でプローブが当てられる位置は、ワイボンディング工程で複数の第1ワイヤを接続する位置の間に位置する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。また、半導体装置の小型化を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。本実施の形態は、例えば、GSM方式などのネットワークを利用して情報を伝送するデジタル携帯電話移動体通信装置に使用搭載されるRFRadioFrequencyパワーモジュールなどの電力増幅モジュール半導体装置およびそれに使用搭載される半導体チップ半導体装置である。ここで、GSMGlobalSystemforMobileCommunicationは、デジタル携帯電話に使用されている無線通信方式の1つまたは規格をいう。GSMには、使用する電波の周波数帯が3つある。このうち、900MHz帯824~915MHzをGSM900または単にGSM、1800MHz帯1710~1910MHzをGSM1800またはDCSDigitalCellularSystem1800若しくはPCN、1900MHz帯をGSM1900またはDCS1900若しくはPCSPersonalCommunicationServicesという。なお、GSM1900は主に北米で使用されている。北米ではその他に850MHz帯のGSM850を使用する場合もある。本実施の形態の電力増幅モジュールPA1は、例えば、これらの周波数帯高周波帯で使用される電力増幅モジュールである。<デジタル携帯電話機の構成について>図1は、標準的なデジタル携帯電話機デジタル携帯電話機システム、移動体通信装置DPSの一例を示すブロック図説明図である。図1に示されるデジタル携帯電話機DPSにおいては、アンテナANTより受信した信号は、アンテナスイッチANT-SWを通って低雑音アンプLNAにより増幅され、受信ミクサRX-MIXにより150~250MHz程度のIF周波数中間周波数に変換された後、IF回路IFCで更に周波数変換され、455kHz程度の第2IF周波数としてベースバンド部BBPへ導かれて復調回路DMDLで復調される。なお、図1において、符号COD1は音声CODECコーデック、符号SPはスピーカ、符号MICはマイク、符号COD2はチャネルCODECコーデック、符号MDLは変調回路である。また、音声をデジタル化した信号は、ベースバンド部BBPのD/A変換回路DACでD-A変換デジタル-アナログ変換され、I/Q信号としてRFブロック部RFBPへ導かれ、直交変調器QMDによりIF周波数へ変調され、送信ミクサTX-MIXにより送信信号に変換された後、電力増幅モジュールPA1で増幅され、アンテナスイッチANT-SWを通してアンテナANTから送信される。受信ミクサRX-MIXおよび送信ミクサTX-MIXへは、発振器とPLL位相同期回路により構成されたシンセサイザよりローカル信号が供給されている。なお、図1において、符号AGCAMPはAGCAutomaticGainControlアンプ、符号FPL1はRF-PLLRF周波数位相同期回路、符号FPL2はIF-PLLIF周波数位相同期回路である。また、デジタル携帯電話機DPSは、液晶表示部LCD、マイコンMCNおよびメモリMRYなどで構成された表示制御部CDPも備えている。<電力増幅モジュールの回路構成について>図2は、図1に示されるデジタル携帯電話機DPSのような移動体通信装置に用いられている電力増幅モジュール半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、RFパワーモジュールPA1の構成例を模式的に示した回路ブロック図説明図である。この図には、例えばGSM900とDCS1800との2つの周波数帯が使用可能デュアルバンド方式で、それぞれの周波数帯でGMSKGaussianfilteredMinimumShiftKeying変調方式とEDGEEnhancedDataGSMEnvironment変調方式との2つの通信方式を使用可能な電力増幅モジュールの回路ブロック図増幅回路が示されている。なお、GMSK変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、EDGE変調方式は、データ通信に用いる方式でGMSK変調の位相シフトにさらに振幅シフトを加えた方式である。図2に示されるように、電力増幅モジュールPA1の回路構成は、2系統の電力増幅回路高周波電力増幅回路LDML,LDMHと、周辺回路103と、整合回路105A,105B,107A,107Bと、ローパスフィルタローパスフィルタ回路108A,108Bと、スイッチ回路109A,109Bとを有している。電力増幅回路LDMLは、GSM900用の電力増幅回路であり、複数の増幅段増幅回路、ここでは3つの増幅段増幅回路LDML1,LDML2,LDML3、を多段接続した多段構成を有している。電力増幅回路LDMHは、DCS1800用の電力増幅回路であり、複数の増幅段増幅回路、ここでは3つの増幅段増幅回路LDMH1,LDMH2,LDMH3、を多段接続した多段構成を有している。整合回路入力整合回路105Aは、GSM900用の入力端子104aと電力増幅回路LDML1段目の増幅段LDML1の間に設けられ、整合回路入力整合回路105Bは、DCS1800用の入力端子104bと電力増幅回路LDMH1段目の増幅段LDMH1の間に設けられている。整合回路出力整合回路107Aは、GSM900用のスイッチ回路109Aと電力増幅回路LDML3段目の増幅段LDML3の間に設けられ、整合回路出力整合回路107Bは、DCS1800用のスイッチ回路109Bと電力増幅回路LDMH3段目の増幅段LDMH3の間に設けられている。GSM900用のローパスフィルタ108Aは、整合回路107AとGSM900用のスイッチ回路109Aの間に設けられ、電力増幅回路LDMLの出力が整合回路107Aを経て入力されるようになっている。DCS1800用のローパスフィルタ108Bは、整合回路107BとDCS1800用のスイッチ回路109Bの間に設けられ、電力増幅回路LDMHの出力が整合回路107Bを経て入力されるようになっている。また、GSM900用の電力増幅回路LDMLの増幅段LDML1と増幅段LDML2の間には段間用の整合回路102AM1が設けられ、増幅段LDML2と増幅段LDML3の間には段間用の整合回路102AM2が設けられている。また、DCS1800用の電力増幅回路LDMHの増幅段LDMH1と増幅段LDMH2の間には段間用の整合回路102BM1が設けられ、増幅段LDMH2と増幅段LDMH3の間には段間用の整合回路102BM2が設けられている。各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ108A,108Bは高調波電力増幅回路LDML,LDMHで発生した高調波成分を減衰させる回路である。このうち、GSM900用の電力増幅回路LDML増幅段LDML1~LDML3と、DCS1800用の電力増幅回路LDMH増幅段LDMH1~LDMH3と、周辺回路103とは、1つの半導体チップ半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置2内に形成されている。なお、電力増幅回路LDMLを構成する増幅段LDML1~LDML3と、電力増幅回路LDMHを構成する増幅段LDMH1~LDMH3とは、半導体チップCP1内に形成されるが、段間用の整合回路102AM1,102AM2,102BM1,102BM2は、半導体チップCP1内に形成しても、半導体チップCP1外に形成してもよい。周辺回路103は、電力増幅回路LDML,LDMHの増幅動作の制御や補佐あるいはスイッチ回路109A,109Bの制御などを行う回路であり、制御回路103A,103Cと、上記増幅段LDML1~LDML3,LDMH1~LDMH3にバイアス電圧を印加するバイアス回路103Bなどを有している。制御回路103Aは、上記電力増幅回路LDML,LDMHに印加する所望の電圧を発生する回路であり、電源制御回路103A1およびバイアス電圧生成回路103A2を有している。電源制御回路103A1は、上記増幅段LDML1~LDML3,LDMH1~LDMH3の各々の出力用の増幅素子ここではLDMOSFETのドレイン端子に印加される第1電源電圧を生成する回路である。また、上記バイアス電圧生成回路103A2は、上記バイアス回路103Bを制御するための第1制御電圧を生成する回路である。ここでは、電源制御回路103A1が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第1電源電圧を生成すると、バイアス電圧生成回路103A2が電源制御回路103A1で生成された上記第1電源電圧に基づいて、上記第1制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路LDML、LDMHの出力レベルを指定する信号で、携帯電話機と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。制御回路103Cは、スイッチ回路109A,109Bの制御を行う回路である。GSM900の送受信切り換え用のスイッチ回路109Aは、制御回路103Cからの切換信号に応じて、GSM900の送信時には端子出力端子106をローパスフィルタ108Aの出力側に接続し、GSM900の受信時には端子106を端子110aに接続する。また、DCS1800の送受信切り換え用のスイッチ回路109Bは、制御回路103Cからの切換信号に応じて、DCS1800の送信時には端子106をローパスフィルタ108Bの出力側に接続し、DCS1800の受信時には端子106を端子110bに接続する。電力増幅モジュールPA1のGSM900用の入力端子104aに入力されたRF入力信号は、整合回路105Aを経て半導体チップCP1に入力され、半導体チップCP1内の電力増幅回路LDML、すなわち3つの増幅段LDML1~LDML3で増幅されて半導体チップCP1から増幅されたRF信号GSM900のRF信号として出力される。この増幅されて半導体チップCP1から出力されたGSM900のRF信号は、整合回路107Aおよびローパスフィルタ108Aを経てスイッチ回路109Aに入力される。スイッチ回路109Aが、端子106をローパスフィルタ108Aの出力側に接続するように切り換えていると、ローパスフィルタ108Aを経てスイッチ回路109Aに入力されたRF信号は、端子106からGSM900のRF出力信号として出力され、上記アンテナANTから送信される。また、電力増幅モジュールPA1のDCS1800用の入力端子104bに入力されたRF入力信号は、整合回路105Bを経て半導体チップCP1に入力され、半導体チップCP1内の電力増幅回路LDMH、すなわち3つの増幅段LDMH1~LDMH3で増幅されて半導体チップCP1から増幅されたRF信号DCS1800のRF信号として出力される。この増幅されて半導体チップCP1から出力されたDCS1800のRF信号は、整合回路107Bおよびローパスフィルタ108Bを経てスイッチ回路109Bに入力される。スイッチ回路109Bが、端子106をローパスフィルタ108Bの出力側に接続するように切り換えていると、ローパスフィルタ108Bを経てスイッチ回路109Bに入力されたRF信号は、端子106からDCS1800のRF出力信号として出力され、上記アンテナANTから送信される。また、電力増幅モジュールPA1の入力端子104cに入力された入力信号例えば制御用信号などが周辺回路103に入力され、これに基づいて、周辺回路103は、電力増幅回路LDML,LDMHの制御やスイッチ回路109A,109Bの制御などを行うことができる。スイッチ回路109A,109Bは、上記図1の上記アンテナスイッチANT-SWに対応するものであり、図2に示される電力増幅モジュールPA1は、上記図1の上記アンテナスイッチANT-SWも、電力増幅モジュールPA1に内蔵させた場合に対応する。他の形態として、上記アンテナスイッチANT-SWを、電力増幅モジュールPA1の外部に設けることもでき、この場合、スイッチ回路109A,109Bは電力増幅モジュールPA1の外部に設けられることになる。また、更に、上記ローパスフィルタローパスフィルタ回路108A,108Bを、電力増幅モジュールPA1の外部に設けることもできる。上記電力増幅回路LDML,LDMHのそれぞれは、上記3段の増幅段LDML1~LDML3,LDMH1~LDMH3として、3個のnチャネル型のLDMOSFETLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistor、横方向拡散MOSFETを順次従属接続多段接続した回路構成を有している。すなわち、各増幅段LDML1,LDML2,LDML3,LDMH1,LDMH2,LDMH3がnチャネル型のLDMOSFET素子により形成されている。そして、3個のnチャネル型LDMOSFETすなわち増幅段LDML1を構成するnチャネル型LDMOSFETと増幅段LDML2を構成するnチャネル型LDMOSFETと増幅段LDML3を構成するnチャネル型LDMOSFETが順次接続多段接続されて電力増幅回路LDMLが形成されている。具体的には、GSM900用の入力端子104aが、整合回路105Aを介して、増幅段LDML1を構成するnチャネル型LDMOSFETのゲートに電気的に接続され、増幅段LDML1を構成するnチャネル型LDMOSFETのドレインが、整合回路102AM1を介して、増幅段LDML2を構成するnチャネル型LDMOSFETのゲートに電気的に接続されている。そして、増幅段LDML2を構成するnチャネル型LDMOSFETのドレインが、整合回路102AM2を介して、増幅段LDML3を構成するnチャネル型LDMOSFETのゲートに電気的に接続され、増幅段LDML3を構成するnチャネル型LDMOSFETのドレインが、整合回路107Aを介してローパスフィルタ108Aに電気的に接続されている。また、3個のnチャネル型LDMOSFETすなわち増幅段LDMH1を構成するnチャネル型LDMOSFETと増幅段LDMH2を構成するnチャネル型LDMOSFETと増幅段LDMH3を構成するnチャネル型LDMOSFETが順次接続多段接続されて電力増幅回路LDMHが形成されている。具体的には、DCS1800用の入力端子104bが、整合回路105Bを介して、増幅段LDMH1を構成するnチャネル型LDMOSFETのゲートに電気的に接続され、増幅段LDMH1を構成するnチャネル型LDMOSFETのドレインが、整合回路102BM1を介して、増幅段LDMH2を構成するnチャネル型LDMOSFETのゲートに電気的に接続されている。そして、増幅段LDMH2を構成するnチャネル型LDMOSFETのドレインが、整合回路102BM2を介して、増幅段LDMH3を構成するnチャネル型LDMOSFETのゲートに電気的に接続され、増幅段LDMH3を構成するnチャネル型LDMOSFETのドレインが、整合回路107Bを介してローパスフィルタ108Bに電気的に接続されている。なお、本実施の形態では、3段の増幅段が接続多段接続されて各電力増幅回路LDML,LDMHを形成しているが、他の形態として、2段の増幅段または4段以上の増幅段を接続多段接続して各電力増幅回路LDML,LDMHを形成することも可能であり、この場合、各電力増幅回路LDML,LDMHは2個または4個以上のnチャネル型LDMOSFETが従属接続した回路構成となる。<電力増幅モジュールの構造について>図3は、本実施の形態の電力増幅モジュールPA1の上面図平面図であり、図4は、電力増幅モジュールPA1の下面図であり、図5は、電力増幅モジュールPA1の平面透視図であり、封止樹脂13を透視した状態が示されている。図6は、本実施の形態の電力増幅モジュールPA1の断面図側面断面図である。なお、図6は断面図、図5は平面図に対応するが、いずれも電力増幅モジュールPA1の概念的な構造が示されており、図5の構造を所定の位置で切断した断面と図6の断面図とは完全には一致していない。図3~図6に示される本実施の形態の電力増幅モジュールPA1は、配線基板多層基板、多層配線基板、モジュール基板11と、配線基板11上に搭載実装された半導体チップ半導体素子、能動素子CP1と、配線基板11上に搭載実装された受動部品受動素子、チップ部品12と、半導体チップCP1および受動部品12を含む配線基板11の上面11aを覆う封止樹脂封止部、封止樹脂部13とを有している。半導体チップCP1および受動部品12は、配線基板11の導体層伝送線路に電気的に接続されている。また、電力増幅モジュールPA1は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。電力増幅モジュールPA1は、半導体チップCP1を有しているので半導体装置とみなすことができるが、電子装置とみなすこともできる。配線基板11は、例えば、複数の絶縁体層誘電体層14と、複数の導体層配線層とを積層して一体化した多層配線基板多層基板である。図6では、5つの絶縁体層14が積層されて配線基板11が形成されているが、積層される絶縁体層14の数はこれに限定されるものではなく種々変更可能である。配線基板11を構成する各導体層配線層15は、必要に応じて絶縁体層14に形成されたビアホールスルーホール16内の導体導体膜を通じて電気的に接続されている。配線基板11の絶縁体層14を形成する材料としては、例えばアルミナ酸化アルミニウム、Al2O3などのようなセラミック材料を用いることができる。この場合、配線基板11はセラミック多層基板である。配線基板11の絶縁体層14の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。配線基板11の上面表面11a上と下面裏面11b上と絶縁体層14間とには、配線形成用の導体層配線層、配線パターン、導体パターン15が形成されている。配線基板11の最上層の導体層15によって、配線基板11の上面11aに、導電体からなる基板側端子端子、電極TEおよびチップ搭載用導体パターン15cが形成され、配線基板11の最下層の導体層15によって、配線基板11の下面11bに、導電体からなる外部接続用端子端子、電極、モジュール電極15aおよび基準電位供給用端子15bが形成されている。外部接続用端子15aは、上記入力端子104a,104b,104cに対応する端子と上記端子出力端子106に対応する端子とを含んでいる。配線基板11の内部、すなわち絶縁体層14の間にも導体層配線層、配線パターン、導体パターン15が形成されている。また、配線基板11の導体層15により形成される配線パターンのうち、基準電位供給用の配線パターン例えば配線基板11の下面11bの基準電位供給用端子15bなどは、絶縁体層14の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。半導体チップCP1は、単結晶シリコンなどからなる半導体基板半導体ウエハに半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップCP1に分離したものである。半導体チップCP1の表面上面には、複数のパッド電極電極、ボンディングパッドPDが形成されており、各パッド電極PDは、半導体チップCP1内に形成された半導体素子または半導体集積回路に電気的に接続されている。半導体チップCP1の構成については、後でより詳細に説明する。なお、半導体チップCP1の互いに反対側に位置する2つの主面のうち、パッド電極PDが形成された側の主面を半導体チップCP1の表面と称し、パッド電極PDが形成された側の主面表面とは反対側の主面すなわち裏面電極BE1が形成された側の主面を、半導体チップCP1の裏面と称することとする。図6に示されるように、半導体チップCP1は配線基板11の上面11aにおけるチップ搭載用導体パターン15cに、例えば半田18などの接合材接着材によりフェイスアップでダイボンディング接合されている。半導体チップCP1のダイボンディングには、半田18の代わりに、銀ペーストなどの導電性ペースト型接着材を用いることもできる。半導体チップCP1の表面上面に形成されたパッド電極PDは、導電性のワイヤボンディングワイヤWAを介して配線基板11の上面11aの基板側端子TEに電気的に接続されている。また、半導体チップCP1の裏面全面には裏面電極BE1が形成されており、この半導体チップCP1の裏面電極BE1は、配線基板11の上面11aのチップ搭載用導体パターン15cに半田18などの導電性の接合材により接合されて電気的に接続され、更にビアホール1616a内の導体などを介して、配線基板11の下面11bの基準電位供給用端子15bに電気的に接続されている。なお、ビアホール16のうち、半導体チップCP1の下方に設けられたビアホール16aは、半導体チップCP1で生じた熱を配線基板11の下面11b側に伝導させるためのサーマルビアとして機能することもできる。受動部品12は、抵抗素子例えばチップ抵抗、容量素子例えばチップコンデンサまたはインダクタ素子例えばチップインダクタなどの受動素子からなり、例えばチップ部品からなる。受動部品12は、例えば上記整合回路105A,105B,107A,107B,102AM1,102AM2,102BM1,102BM2などを構成する受動部品である。受動部品12の電極は、配線基板11の上面11aの基板側端子TEに半田18などの導電性の接合材により接合されて電気的に接続されている。半導体チップCP1または受動部品12が電気的に接続された配線基板11の上面11aの基板側端子TEは、必要に応じて配線基板11の上面11aまたは内部の導体層配線層15やビアホール16内の導体などを介して結線され、また、必要に応じて配線基板11の下面11bの外部接続用端子15aまたは基準電位供給用端子15bに電気的に接続されている。また、配線基板11の上面11aおよび下面には、半田レジスト層図示せずが形成されているが、配線基板11の上面において、端子TEは半田レジスト層の開口部から露出され、配線基板11の下面において、外部接続用端子15aおよび基準電位供給用端子15bは半田レジスト層から露出されている。封止樹脂13は、半導体チップCP1、受動部品12およびワイヤWAを覆うように配線基板11の上面11a上に形成されている。封止樹脂13は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。<電力増幅モジュールの実装例について>図7は、本実施の形態の電力増幅モジュールPA1を実装基板配線基板、マザーボード、外部回路基板21に実装した状態を模式的に示す側面図である。図7に示されるように、実装基板21の上面21a上に電力増幅モジュールPA1や他の部品22例えば受動部品などが実装される。この際、電力増幅モジュールPA1の外部接続用端子15aは、実装基板21の端子23aに、半田24などの導電性の接合材を介して接合されて電気的に接続され、電力増幅モジュールPA1の基準電位供給用端子15bは、実装基板21の端子基準電位供給用端子23bに半田24などの導電性の接合材を介して接合されて電気的に接続される。また、部品22の電極は、実装基板21の端子23cに、半田24などの導電性の接合材を介して接合されて電気的に接続される。このため、実装基板21の端子基準電位供給用端子23bから、半田24および基準電位供給用端子15bを介して、電力増幅モジュールPA1に基準電位グランド電位、接地電位を供給することができる。<電力増幅モジュールの製造工程について>次に、電力増幅モジュールPA1の製造工程の一例を図面を参照して説明する。図8は、電力増幅モジュールPA1の製造工程を示す工程フロー図である。図9~図13は、本実施の形態の電力増幅モジュールPA1の製造工程中の断面図である。本実施の形態の電力増幅モジュールPA1は、例えば次のようにして製造することができる。まず、図9に示されるように、配線基板として配線基板母体配線基板25を準備する図8のステップS1。この配線基板母体25は、後述の切断工程後に配線基板11となるものであり、例えば、印刷法、シート積層法またはビルドアップ法などを用いて製造することができる。また、配線基板母体25の上面25aは、後述の切断工程後に配線基板11の上面11aとなる。また、半導体チップCP1を準備する図8のステップS2。ステップS2の半導体チップCP1の準備工程は、ステップS1の配線基板母体25の準備工程よりも先に行っても、後に行っても、あるいは同時に行ってもよい。ステップS2の半導体チップCP1の準備工程は、後述のステップS11,S12,S13を有している。次に、図10に示されるように、配線基板母体25の上面25aにおいて、半導体チップCP1を搭載予定のチップ搭載用導体パターン15cおよび受動部品12を搭載予定の基板側端子TEに、半田などの接合材を必要に応じて印刷または塗布する。それから、配線基板母体25の上面25a上に半導体チップCP1および受動部品12を搭載配置する図8のステップS3。この際、半導体チップCP1は、裏面側裏面電極BE1側が下方配線基板母体25側を向き、表面側パッド電極PD側が上方を向くようにフェイスアップボンディング、配線基板母体25の上面25aのチップ搭載用導体パターン15c上に搭載配置される。それから、半田リフロー処理などを行って、半導体チップCP1および受動部品12を配線基板母体25に半田18などの接合材を介して固着接合、接続、固定する図8のステップS4。半田リフローで溶融固化した半田が、半田18となる。また、他の形態として、配線基板母体25への受動部品12の実装工程と配線基板25への半導体チップCP1の実装工程とを、別々に行なうこともでき、この場合、例えば、配線基板母体25へ受動部品12を搭載して半田などの接合材で固定してから、配線基板母体25へ半導体チップCP1を搭載して接合材半田または導電性ペースト型接着材などで固定することができる。次に、図11に示されるように、ワイヤボンディング工程を行って、半導体チップCP1の表面の複数のパッド電極PDと配線基板母体25の上面25aの複数の基板側端子TEとを複数のワイヤボンディングワイヤWAを介してそれぞれ電気的に接続する図8のステップS5。次に、図12に示されるように、配線基板母体25の上面25a上に、半導体チップCP1、受動部品12およびワイヤWAを覆うように、封止樹脂封止部、封止樹脂部13を形成する。封止樹脂13は、例えば印刷法またはモールド用金型例えばトランスファモールドなどを用いて形成することができる図8のステップS6。次に、図13に示されるように、配線基板母体25と封止樹脂13をダイシングなどで切断することで、電力増幅モジュールPA1を製造することができる図8のステップS7。切断後の配線基板母体25が上記配線基板11となる。<半導体チップの構造について>図14は、上記図5の部分拡大平面図であり、配線基板11に搭載された半導体チップCP1とその周辺領域が拡大して示してある。図15は、図14からワイヤWAおよび基板側端子TEを省略した平面図であり、半導体チップCP1の平面図平面レイアウト図に対応している。図14および図15では、半導体チップCP1において、GSM900用の1段目の増幅段LDML1を構成するLDMOSFET素子が形成された領域を、符号REGL1を付してLDMOSFET形成領域REGL1として示し、GSM900用の2段目の増幅段LDML2を構成するLDMOSFET素子が形成された領域を、符号REGL2を付してLDMOSFET形成領域REGL2として示している。そして、GSM900用の3段目最終段の増幅段LDML3を構成するLDMOSFET素子が形成された領域を、符号REGL3を付してLDMOSFET形成領域REGL3として示している。また、DCS1800用の1段目の増幅段LDMH1を構成するLDMOSFET素子が形成された領域を、符号REGH1を付してLDMOSFET形成領域REGH1として示し、DCS1800用の2段目の増幅段LDMH2を構成するLDMOSFET素子が形成された領域を、符号REGH2を付してLDMOSFET形成領域REGH2として示している。そして、DCS1800用の3段目最終段の増幅段LDMH3を構成するLDMOSFET素子が形成された領域を、符号REGH3を付してLDMOSFET形成領域REGH3として示している。図14および図15は、平面図であるが、理解を簡単にするために、これらLDMOSFET形成領域REGL1~REGL3,REGH1~REGH3にハッチングを付して示してあるが、実際には、LDMOSFET形成領域REGL1~REGL3,REGH1~REGH3は、半導体チップCP1の最上層の保護膜後述の絶縁膜52に対応で覆われている。更に、半導体チップCP1は、容量素子、抵抗素子または制御用MOSFETなどの上記周辺回路103を構成する素子が形成された領域も有しているが、この領域については、図14および図15では図示を省略している。図14および図15に示されるように、半導体チップCP1の表面には、複数のパッド電極PDが形成されている。このパッド電極PDは、ドレイン用のパッド電極PDであるドレインパッドドレインパッド電極PDD1,PDD2,PDD3,PDD4,PDD5,PDD6およびゲート用のパッド電極PDであるゲートパッドゲートパッド電極PDG1,PDG2,PDG3,PDG4,PDG5,PDG6を含んでいる。また、それ以外に、パッド電極PDは、制御信号の入力や検出信号の出力などに用いるためのパッド電極PD1も含んでいる。このうち、ゲートパッドPDG1は、LDMOSFET形成領域REGL1のゲート電極に電気的に接続された入力用のパッド電極上記整合回路105Aを介してRF信号を入力するためのパッド電極である。ドレインパッドPDD1は、LDMOSFET形成領域REGL1のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGL1で増幅したRF信号を出力するためのパッド電極である。また、ゲートパッドPDG2は、LDMOSFET形成領域REGL2のゲート電極に電気的に接続された入力用のパッド電極上記整合回路102AM1を介してRF信号を入力するためのパッド電極である。ドレインパッドPDD2は、LDMOSFET形成領域REGL2のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGL2で増幅したRF信号を出力するためのパッド電極である。また、ゲートパッドPDG3は、LDMOSFET形成領域REGL3のゲート電極に電気的に接続された入力用のパッド電極上記整合回路102AM2を介してRF信号を入力するためのパッド電極である。ドレインパッドPDD3は、LDMOSFET形成領域REGL3のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGL3で増幅したRF信号を出力するためのパッド電極である。また、ゲートパッドPDG4は、LDMOSFET形成領域REGH1のゲート電極に電気的に接続された入力用のパッド電極上記整合回路105Bを介してRF信号を入力するためのパッド電極である。ドレインパッドPDD4は、LDMOSFET形成領域REGH1のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGH1で増幅したRF信号を出力するためのパッド電極である。また、ゲートパッドPDG5は、LDMOSFET形成領域REGH2のゲート電極に電気的に接続された入力用のパッド電極上記整合回路102BM1を介してRF信号を入力するためのパッド電極である。ドレインパッドPDD5は、LDMOSFET形成領域REGH2のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGH2で増幅したRF信号を出力するためのパッド電極である。また、ゲートパッドPDG6は、LDMOSFET形成領域REGH3のゲート電極に電気的に接続された入力用のパッド電極上記整合回路102BM2を介してRF信号を入力するためのパッド電極である。ドレインパッドPDD6は、LDMOSFET形成領域REGH3のドレインに電気的に接続された出力用のパッド電極LDMOSFET形成領域REGH3で増幅したRF信号を出力するためのパッド電極である。また、半導体チップCP1において、各LDMOSFET形成領域REGL1,REGL2,REGL3,REGH1,REGH2,REGH3が形成された領域および制御回路用の素子が形成された領域は、各領域間に形成された埋込酸化膜などからなる素子分離領域後述の素子分離領域32に対応によって、それぞれ他の領域から電気的に分離されている。また、LDMOSFET形成領域REGL1,REGL2,REGL3,REGH1,REGH2,REGH3および制御回路用の素子が形成された領域の間や、それらとパッド電極PDとの間は、必要に応じて半導体チップCP1の内部配線により電気的に接続されている。また、半導体チップCP1は、上記4つの辺チップ辺SD1,SD2,SD3,SD4を有する矩形の平面形状を有しており、辺SD1と辺SD3とは互いに平行でかつ対向し、辺SD2と辺SD4とは互いに平行でかつ対向し、辺SD1と辺SD2とは直交し、辺SD1と辺SD4とは直交し、辺SD3と辺SD2とは直交し、辺SD3と辺SD4とは直交している。複数のパッド電極PDは半導体チップCP1の表面の周辺部に配置されている。半導体チップCP1の表面において、ドレインパッドPDD3、ゲートパッドPDG3、ドレインパッドPDD2、ゲートパッドPDG2、ドレインパッドPDD1およびゲートパッドPDG1は、この順で辺SD1に沿って配置されている。また、半導体チップCP1の表面において、ドレインパッドPDD6、ゲートパッドPDG6、ドレインパッドPDD5、ゲートパッドPDG5、ドレインパッドPDD4およびゲートパッドPDG4は、この順で辺SD3に沿って配置されている。また、半導体チップCP1の表面において、LDMOSFET形成領域REGL3,REGL2,REGL1は、辺SD1側に配置され、LDMOSFET形成領域REGH3,REGH2,REGH1は辺SD3側に配置されている。平面的に見ると、LDMOSFET形成領域REGL3と辺SD1との間にドレインパッドPDD3が位置し、LDMOSFET形成領域REGL2と辺SD1との間にドレインパッドPDD2が位置し、LDMOSFET形成領域REGL1と辺SD1との間にドレインパッドPDD1が位置している。また、平面的に見ると、LDMOSFET形成領域REGH3と辺SD3との間にドレインパッドPDD6が位置し、LDMOSFET形成領域REGH2と辺SD3との間にドレインパッドPDD5が位置し、LDMOSFET形成領域REGH1と辺SD3との間にドレインパッドPDD4が位置している。<半導体チップにおけるLDMOSFET形成領域の構成について>図16~図20は、半導体チップCP1の要部断面図である。図16には、半導体チップCP1において、上記LDMOSFET形成領域REGL1,REGL2,REGL3,REGH1,REGH2,REGH3の要部断面図が示されている。図17は、図16とは異なる断面位置が示され、素子分離領域32上においてゲート電極35をゲート配線M1G,M2Gに引き上げている領域の断面図に対応する。図18は、図16および図17とは異なる断面位置が示され、ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6が形成された領域の断面図に対応する。図19は、図16~図18とは異なる断面位置が示され、ゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6が形成された領域の断面図に対応する。図20は、図16~図19とは異なる断面位置が示され、ドレインパッドPDD3,PDD6が形成された領域の断面図に対応する。図16~図20に示されるように、半導体チップCP1を構成する半導体基板以下、単に基板という31は、p型単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ31aと、基板本体31aの主面上に形成された、例えばp-型単結晶シリコンからなるエピタキシャル層半導体層31bと、を有している。このため、基板31は、いわゆるエピタキシャルウエハである。エピタキシャル層31bは、半導体層であるが、エピタキシャル層31bの不純物濃度は基板本体31aの不純物濃度よりも低く、エピタキシャル層31bの抵抗率は基板本体31aの抵抗率よりも高い。このエピタキシャル層31bには、絶縁体からなる素子分離領域32が形成されている。なお、図16は、素子分離領域32に囲まれた活性領域後述の活性領域AR1に対応を横切る断面図に対応するため、図16には素子分離領域32は示されておらず、図17~図20は、活性領域を囲む素子分離領域32を横切る断面図に対応するため、図17~図20には素子分離領域32が示されている。素子分離領域32は、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成されている。素子分離領域32により、基板本体31aの主面エピタキシャル層31bの主面に後述の活性領域AR1が規定され、この活性領域AR1にLDMOSFETのセル単位LDMOSFET素子が複数形成される。活性領域AR1は、周囲を素子分離領域32によって囲まれている。エピタキシャル層31bの主面の一部には、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するp型ウエル33が形成されている。p型ウエル33の表面には、酸化シリコンなどからなるゲート絶縁膜34を介してLDMOSFETのゲート電極35が形成されている。ゲート電極35は、例えばn型の多結晶シリコン膜の単体膜あるいはn型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極35の側壁には、酸化シリコンなどからなるサイドウォールスペーサ側壁絶縁膜36が形成されている。エピタキシャル層31bの内部のチャネル形成領域ゲート電極35の直下の領域を挟んで互いに離間する領域には、LDMOSFETのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第1のn-型ドレイン領域37と、第1のn-型ドレイン領域に接し、チャネル形成領域から離間して形成された第2のn-型ドレイン領域38と、第2のn-型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたn型ドレイン領域ドレイン高濃度領域、高濃度n型ドレイン領域39とからなる。これら第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39のうち、ゲート電極35に最も近い第1のn-型ドレイン領域37は不純物濃度が最も低く、ゲート電極35から最も離間したn型ドレイン領域39は不純物濃度が最も高い。また、第2のn-型ドレイン領域38の接合深さは、第1のn-型ドレイン領域37の接合深さとほぼ同じであるが、n型ドレイン領域39は、第2のn-型ドレイン領域38および第1のn-型ドレイン領域37に比べて浅く形成されている。第1のn-型ドレイン領域第1の低濃度n型ドレイン領域、第1のn型LDD領域37は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、第2のn-型ドレイン領域第2の低濃度n型ドレイン領域、第2のn型LDD領域38は、ゲート電極35のドレイン側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、ゲート電極35から離間して形成される。LDMOSFETのソースは、チャネル形成領域に接するn-型ソース領域40と、n-型ソース領域40に接し、チャネル形成領域から離間して形成され、n-型ソース領域40よりも不純物濃度が高いn型ソース領域41とからなる。n-型ソース領域40は、ゲート電極35に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極35の側壁下部で終端している。また、n-型ソース領域40の下部に、p型ハロー領域図示せずを形成することもでき、このp型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。n型ソース領域41は、ゲート電極35のソース側の側壁に形成されたサイドウォールスペーサ36に対して自己整合的に形成されているため、n型ソース領域41は、n-型ソース領域40に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ36の膜厚に相当する分、チャネル形成領域から離間して形成されている。n型ソース領域41の底部の位置は、n-型ソース領域40の底部の位置よりも深い。このように、ゲート電極35とn型ドレイン領域39との間に介在する低濃度n型ドレイン領域n型LDD領域を二重構造とし、ゲート電極35に最も近い第1のn-型ドレイン領域37の不純物濃度を相対的に低く、ゲート電極35から離間した第2のn-型ドレイン領域38の不純物濃度を相対的に高くしている。これにより、ゲート電極35とドレインとの間に空乏層が広がるようになる結果、ゲート電極35とその近傍の第1のn-型ドレイン領域37との間に形成される帰還容量Cgdは小さくなる。また、第2のn-型ドレイン領域38の不純物濃度が高いことから、オン抵抗Ronも小さくなる。第2のn-型ドレイン領域38は、ゲート電極35から離間した位置に形成されているために、帰還容量Cgdに及ぼす影響は僅かである。このため、オン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。なお、本願において、MOSFETまたはLDMOSFETというときは、ゲート絶縁膜に酸化膜酸化シリコン膜を用いたMISFETだけでなく、酸化膜酸化シリコン膜以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。ここで、LDMOSFETは、MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタ素子であるが、次のような特徴第1~第3の特徴を有するMISFET素子である。第1の特徴として、LDMOSFETは、短いチャネル長で高電圧動作を可能とするために、ゲート電極35のドレイン側にLDDLightlydopeddrain領域が形成されている。すなわち、LDMOSFETのドレインは、高不純物濃度のn型領域ここではn型ドレイン領域39と、それよりも低不純物濃度のLDD領域ここでは第1のn-型ドレイン領域37および第2のn-型ドレイン領域38とから構成され、n型領域n型ドレイン領域39はLDD領域を介してゲート電極35またはゲート電極35の下のチャネル形成領域から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量不純物濃度、およびゲート電極35の端部とn型ドレイン領域ドレイン高濃度領域39との間の平面エピタキシャル層31bの主面に沿った距離は、LDMOSFETのブレークダウン電圧が最大値となるように最適化しなければならない。第2の特徴として、LDMOSFETは、ソース側のソース形成領域n-型ソース領域40およびn型ソース領域41とチャネル形成領域とに、パンチスルーストッパ用のp型ウエルp型ベース領域33が形成されている。LDMOSFETのドレイン側ドレイン形成領域では、このp型ウエル33は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。第3の特徴として、LDMOSFETは、ソースここではn-型ソース領域40およびn型ソース領域41からなるソース領域とドレインここでは第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39からなるドレイン領域とが、ゲート電極35に対して非対称な構造を有している。n型ソース領域41の端部n-型ソース領域40と接する側とは反対側の端部には、n型ソース領域41と接するp型打抜き層p型半導体領域44が形成されている。p型打抜き層44の表面近傍には、p型打抜き層44よりも高不純物濃度のp型半導体領域45が形成されている。p型打抜き層44は、LDMOSFETのソースと基板本体31aとを電気的に接続するための導電層であり、例えばエピタキシャル層31bに形成した溝の内部に埋め込んだp型多結晶シリコン膜によって形成される。p型打抜き層44の先端部底部は、基板本体31aに達している。p型打抜き層44は、基板31に形成した溝に埋め込んだ金属層により形成することもできる。エピタキシャル層31bの主面上には、ゲート電極35およびサイドウォールスペーサ36を覆うように、絶縁膜層間絶縁膜46が形成されている。絶縁膜46は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜46の上面は平坦化されている。絶縁膜46には、コンタクトホール開口部、スルーホール、貫通孔47が形成され、コンタクトホール47内には、タングステンW膜を主体とするプラグ接続用埋込導体48が埋め込まれている。コンタクトホール47およびそれを埋め込むプラグ48は、p型打抜き層44p型半導体領域45、ソースn型ソース領域41、ドレインn型ドレイン領域39、およびゲート電極35のそれぞれの上部に形成されている。プラグ48が埋め込まれた絶縁膜46上には、タングステンWなどを主体とする導電体膜タングステン膜からなる配線第1層配線M1が形成されている。配線M1は、プラグ48が埋め込まれた絶縁膜46上に形成した導電体膜タングステン膜をパターニングすることにより形成されている。配線M1は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。配線M1は、プラグ48を介してn型ソース領域41およびp型半導体領域45の両者に電気的に接続するソース配線ソース電極M1Sと、プラグ48を介してn型ドレイン領域39に電気的に接続するドレイン配線ドレイン電極M1Dと、プラグ48を介してゲート電極35に電気的に接続するゲート配線M1Gとを有している。絶縁膜46上に、配線M1を覆うように、酸化シリコン膜などからなる絶縁膜層間絶縁膜49が形成されている。絶縁膜49には、底部で配線M1の一部を露出するスルーホール開口部、貫通孔50が形成されている。スルーホール50内を含む絶縁膜49上には、アルミニウムAlまたはアルミニウム合金などを主体とする導電体膜からなる配線M2が形成されている。配線M2は、例えば、スルーホール50内を含む絶縁膜49上に、バリア導体膜例えばチタン膜と窒化チタン膜の積層膜、アルミニウム膜またはアルミニウム合金膜およびバリア導体膜例えばチタン膜と窒化チタン膜の積層膜の積層膜からなる導電体膜を形成してから、この導電体膜をパターニングすることで形成されている。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。この積層膜におけるアルミニウム膜の下側のバリア導体膜は、アルミニウム膜と下層の配線M1との反応を抑制する機能や、配線M2と絶縁膜49との密着性を向上させる機能などを有している。一方、この積層膜におけるアルミニウム膜の上側のバリア導体膜は、配線M2と絶縁膜表面保護膜52との密着性を向上させる機能や、フォトリソグラフィ処理の露光時の反射防止膜としての機能などを有している。配線M2は、絶縁膜49上に延在するとともに、一部がスルーホール50内を埋め、スルーホール50の底部で配線M1と電気的に接続されている。従って、配線M2は、絶縁膜49上を延在する配線部と、スルーホール50内を埋めるビア部接続部とが一体的に形成されている。配線M2は、ビア部スルーホール50を埋める部分を介してドレイン配線M1Dに電気的に接続するドレイン配線M2Dと、ビア部スルーホール50を埋める部分を介してゲート配線M1Gに電気的に接続するゲート配線M2Gと、ビア部スルーホール50を埋める部分を介してソース配線M1Sに電気的に接続するソース配線M2Sとを有している。また、他の形態として、スルーホール50内に上記プラグ48と同様のプラグ埋め込み、このプラグが埋め込まれた絶縁膜49上に配線M2形成用の導電体膜を形成し、この導電体膜をパターニングして配線M2を形成することもでき、この場合、配線M2は、スルーホール50内を埋めるプラグを介して配線M1と電気的に接続されることになる。絶縁膜49上に、配線M2を覆うように、絶縁膜表面保護膜52が形成されている。この絶縁膜52は、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体チップCP1の最表面の保護膜として機能することができる。絶縁膜52には、パッド電極用の開口部スルーホール、貫通孔53が形成されており、開口部53の底部で配線M2が露出されている。すなわち、配線M2上に開口部53が形成され、その開口部53から配線M2の一部が露出されている。開口部53から露出する配線M2が、上記パッド電極PDに対応する。すなわち、開口部53から露出する配線M2によって、上記パッド電極PDが形成されている。開口部53のうち、ドレイン配線M2D上に形成されてドレイン配線M2Dの一部を露出する開口部53をドレインパッド用開口部53Dと称し、ゲート配線M2G上に形成されてゲート配線M2Gの一部を露出する開口部をゲートパッド用開口部53Gと称するものとする。従って、ドレインパッド用開口部53Dから露出するドレイン配線M2Dが、上記ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6に対応し、ゲートパッド用開口部53Gから露出するゲート配線M2Gが、上記ゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6に対応する。すなわち、ドレインパッド用開口部53Dから露出するドレイン配線M2Dによって、上記ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6が形成され、ゲートパッド用開口部53Gから露出するゲート配線M2Gによって、上記ゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6が形成されている。開口部53から露出する配線M2すなわち上記パッド電極PDには、上述のように、半導体チップCP1を上記配線基板11配線基板母体25に搭載してから上記ワイヤWAが接続される。なお、開口部53が配線M2に平面的に平面視で内包されるように、開口部53が形成された領域において、配線M2は、開口部53よりも大面積のパターンとされている。また、上述のように、配線M2を、バリア導体膜、アルミニウム膜およびバリア導体膜の積層膜からなる導電体膜をパターニングすることで形成した場合には、絶縁膜52に開口部53を形成する際のドライエッチングで、最上層のバリア導体膜を除去することもできる。この場合、配線M2のうち開口部53から露出する部分すなわちパッド電極PDとなる部分は、バリア導体膜とその上のアルミニウム膜との積層膜からなり、開口部53からは、配線M2パッド電極PDを構成するアルミニウム膜またはアルミニウム合金膜の表面が露出されており、一方、絶縁膜52で覆われている部分の配線M2は、バリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜からなる。基板31の裏面エピタキシャル層31bが形成されている側の主面とは反対側の主面には、ソース裏面電極裏面電極54が形成されている。ソース裏面電極裏面電極54は、半導体チップCP1を構成する基板31の裏面全体すなわち基板本体31aの裏面全体に形成されており、上記裏面電極BE1に対応するものである。エピタキシャル層31bに形成されたLDMOSFETのソースn-型ソース領域40およびn型ソース領域41は、プラグ48n型ソース領域41上に配置されたプラグ48、ソース配線M1S、プラグ48p型半導体領域45上に配置されたプラグ48、p型半導体領域45、p型打抜き層44および基板31を介して、ソース裏面電極54すなわち裏面電極BE1に電気的に接続されている。他の形態として、更に、n型ソース領域41およびp型半導体領域45の表面上部に金属シリサイド層例えばコバルトシリサイド層またはニッケルシリサイド層、図示せずを形成し、この金属シリサイド層を介して、n型ソース領域41とp型半導体領域45とを電気的に接続することもでき、これによりソース抵抗を更に低減することができる。エピタキシャル層31bに形成されたLDMOSFETのドレイン第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39は、プラグ48n型ドレイン領域39上に配置されたプラグ48、ドレイン配線M1Dおよびドレイン配線M2Dを介して、ドレインパッドドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6のいずれかに電気的に接続されている。エピタキシャル層31bに形成されたLDMOSFETのゲート電極35は、プラグ48ゲート電極35上に配置されたプラグ48、ゲート配線M1Gおよびゲート配線M2Gを介して、ゲートパッドゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6のいずれかに電気的に接続されている。<半導体チップの製造工程について>次に、半導体チップCP1の製造工程について簡単に説明する。図21は、半導体チップCP1の製造工程を示す工程フロー図である。半導体チップCP1を製造するには、まず、基板本体半導体基板、半導体ウエハ31aの主面上にエピタキシャル成長法を用いてエピタキシャル層半導体層31bを形成することにより、基板本体31aと基板本体31a上のエピタキシャル層31bとからなる基板半導体基板31を形成する。この段階の基板31は、後述のダイシング工程は行われていないため、略円盤状の半導体ウエハの状態である。次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層31bの一部をエッチングして、基板本体31aに達する溝を形成してから、この溝の内部を含むエピタキシャル層31b上にCVD法などを用いてp型多結晶シリコン膜を堆積した後、溝の外部のp型多結晶シリコン膜をエッチバック法などで除去することにより、溝内に埋め込まれたp型多結晶シリコン膜からなるp型打抜き層44を形成する。次に、STIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより、エピタキシャル層31bに素子分離領域32を形成する。次に、エピタキシャル層31bの一部にp型不純物をイオン注入することによって、p型ウエル33を形成する。それから、エピタキシャル層31bの表面にゲート絶縁膜34を形成し、ゲート絶縁膜34の上部にゲート電極35を形成する。次に、エピタキシャル層31bの一部にn型不純物をイオン注入することによって、第1のn-型ドレイン領域37を形成する。それから、p型ウエル33の一部にn型不純物をイオン注入することによって、n-型ソース領域40を形成する。次に、ゲート電極35の側壁にサイドウォールスペーサ36を形成する。それから、n型不純物のイオン注入により、第2のn-型ドレイン領域38を形成する。それから、n型不純物のイオン注入により、n型ドレイン領域39およびn型ソース領域41を形成する。それから、p型不純物のイオン注入により、p型半導体領域45を形成する。次に、基板31上にCVD法などを用いて絶縁膜層間絶縁膜46を形成し、必要に応じてその表面をCMPChemicalMechanicalPolishing:化学的機械研磨法などを用いて平坦化する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜46にコンタクトホール47を形成してから、このコンタクトホール47内にタングステンW膜を主体とするプラグ48を形成する。次に、プラグ48が埋め込まれた絶縁膜46上に導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、配線M1を形成する。次に、絶縁膜46上に、配線M1を覆うように絶縁膜49を形成する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜49にスルーホール50を形成する。次に、絶縁膜49上に、スルーホール50内を埋めるように、導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、配線M2を形成する。次に、絶縁膜49上に、配線M2を覆うように、絶縁膜表面保護膜52を形成してから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜49に開口部53を形成する。これにより、開口部53から配線M2が露出することで、上記ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6およびゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6を含むパッド電極PDが形成される。次に、基板31の裏面エピタキシャル層31bを形成した側とは逆側の主面を必要に応じて研磨してから、基板31の裏面の全面にソース裏面電極54をスパッタリング法などにより形成する。ここまでの工程により、半導体ウエハ基板31に対するウエハプロセスが完了する図21のステップS11。ここでウエハプロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ基板31の主面上に種々の素子ここではLDMOSFETなどや配線層を形成し、表面保護膜およびパッド電極を形成した後、半導体ウエハに形成された複数のチップ領域各チップ領域から半導体チップCP1が形成されるの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。次に、半導体ウエハ基板31に対してプローブ検査工程を行う図21のステップS12。このプローブ検査工程では、半導体ウエハ基板31の各チップ領域すなわち半導体チップCP1のパッド電極PDにプローブ探針を当てて押し当てて、半導体ウエハの各チップ領域すなわち半導体チップCP1の電気的特性を検査試験する。パッド電極PDに押し当てたプローブからパッド電極PDに所定の電圧が印加されることで、半導体ウエハの各チップ領域すなわち半導体チップCP1の電気的特性を検査することができる。半導体ウエハ基板31に形成された複数のチップ領域のうち、プローブ検査工程で不良と判別されたチップ領域は、ダイシング後に半導体チップCP1としては使用せず、プローブ検査工程で良品と判別されたチップ領域が、ダイシング後に半導体チップCP1として使用される。次に、半導体ウエハ基板31に対してダイシング工程を行い、半導体ウエハ基板31をスクライブ領域チップ領域の間の切断領域に沿って切断することにより、半導体ウエハ基板31を個々の半導体チップCP1に個片化する図21のステップS13。このステップS13は、半導体ウエハ基板31を切断して半導体チップCP1を取得する工程とみなすこともできる。上記ステップS2の半導体チップCP1の準備工程は、これらステップS11,S12,S13を有している。個片化された半導体チップCP1は、上記ステップS3でピックアップされて、上記図10に示されるように、上記配線基板母体25配線基板11に搭載実装、ダイボンディングされる。<LDMOSFET形成領域近傍のレイアウトについて>次に、上記LDMOSFET形成領域REGL1,REGL2,REGL3,REGH1,REGH2,REGH3およびその近傍における各構成要素の平面レイアウトについて説明する。以降の説明では、主としてLDMOSFET形成領域REGL3について説明するが、LDMOSFET形成領域REGL1,REGL2,REGH1,REGH2,REGH3についても、基本的には同様の説明を適用することができる。図22~図24は、半導体チップCP1の要部平面図であり、半導体チップCP1において、上記LDMOSFET形成領域REGL3の平面図が示されている。図22~図24は、互いに同じ領域の平面図が示されているが、図22には、活性領域AR1の平面レイアウトが示され、図23には、配線M1すなわちソース配線M1S、ドレイン配線M1Dおよびゲート配線M1Gの平面レイアウトが示され、図24には、配線M2すなわちソース配線M2S、ドレイン配線M2Dおよびゲート配線M2Gの平面レイアウトが示されている。また、図22~図24の平面位置を相互に比較しやすくするために、図22~図24では、ドレインパッド用開口部53Dおよびゲートパッド用開口部53Gを点線で示してある。また、図22は、平面図であるが、図面を見易くするために、図22においては、活性領域AR1にハッチングを付してある。なお、図24のA3-A3線の断面図が上記図18にほぼ対応し、図24のA4-A4線の断面図が上記図19にほぼ対応し、図24のA5-A5線の断面図が上記図20にほぼ対応する。また、図25~図28は、半導体チップCP1の要部平面図であり、図22の一点鎖線で囲まれた領域55の拡大図である。図25~図28は、互いに同じ領域すなわち図22の領域55の平面図が示されているが、図25には活性領域AR1の平面レイアウトが示され、図26には、ゲート電極35、n型ドレイン領域39、n型ソース領域41およびp型打抜き層44の平面レイアウトが示されている。また、図27には、配線M1すなわちソース配線M1S、ドレイン配線M1Dおよびゲート配線M1Gの平面レイアウトが示され、図28には、配線M2すなわちソース配線M2S、ドレイン配線M2Dおよびゲート配線M2Gの平面レイアウトが示されている。なお、図25~図28の平面位置を相互に比較しやすくするために、図25、図27および図28では、ゲート電極35を点線で示してある。また、図27では、配線M1すなわちソース配線M1S、ドレイン配線M1Dおよびゲート配線M1Gの下に位置するコンタクトホール47の位置も図示し、図28では、配線M2すなわちソース配線M2S、ドレイン配線M2Dおよびゲート配線M2Gの下に位置するスルーホール50の位置も図示している。また、図25~図28は、平面図であるが、図面を見易くするために、図25においては、活性領域AR1にドットのハッチングを付し、図26においては、ゲート電極35にドットのハッチングを付してある。また、図27においては、配線M1すなわちソース配線M1S、ドレイン配線M1Dおよびゲート配線M1Gにドットのハッチングを付し、図28においては、配線M2すなわちソース配線M2S、ドレイン配線M2Dおよびゲート配線M2Gにドットのハッチングを付してある。また、図25のA1-A1線の断面図が上記図16にほぼ対応し、図28のA2-A2線の断面図が上記図17にほぼ対応する。また、図22~図28などの平面図に示されるX方向は、半導体チップCP1において、LDMOSFET形成領域REGL3およびドレインパッドPDD3が形成された側の辺チップ辺SD1に平行な方向である。また、図22~図28の平面図に示されるY方向は、X方向に交差する方向であり、好ましくはX方向に直交する方向である。上記素子分離領域32によって、図22および図25に示されるような活性領域AR1が規定され、活性領域AR1は、周囲を上記素子分離領域32によって囲まれている。活性領域AR1にLDMOSFETのドレイン領域第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39およびソース領域n-型ソース領域40およびn型ソース領域41が形成され、また、ゲート絶縁膜34を介してゲート電極35が形成されている。図25に示されるように、LDMOSFETのゲート電極35はY方向に延在している。そして、LDMOSFETのドレイン領域第1のn-型ドレイン領域37、第2のn-型ドレイン領域38およびn型ドレイン領域39は、活性領域AR1において、隣り合うゲート電極35の間の領域に形成されてY方向に延在している。また、LDMOSFETのソース領域n-型ソース領域40およびn型ソース領域41は、活性領域AR1において、隣り合うゲート電極35の他の間の領域に形成されてY方向に延在している。また、p型打抜き層44は、隣り合うLDMOSFETのn型ソース領域41の間の領域に形成されている。また、LDMOSFET形成領域REGL3活性領域AR1では、図16および図26に示されるような単位セル繰り返し単位、繰り返しピッチ、基本セル、単位領域、LDMOSFETの単位セル60の構造レイアウトがX方向に繰り返されている。一つの単位セル60により2つの単位LDMOSFET単位LDMOSFET素子、LDMOSFETセル、単位MISFET素子60aが形成される。すなわち、繰り返しの単位は単位セル60であるが、各単位セル60は、n型ドレイン領域39を共通にしてX方向に対称な構造の2つの単位LDMOSFET60aにより構成されている。なお、LDMOSFETは、MISFET素子であるため、単位LDMOSFET60aを単位MISFET素子とみなすこともできる。LDMOSFET形成領域REGL3においては、単位セル60の構造レイアウトがX方向に繰り返されることで、多数複数の単位LDMOSFET60aが形成配列され、それら多数複数の単位LDMOSFET60aが並列に接続されている。すなわち、LDMOSFET形成領域REGL3においては、単位LDMOSFET60aがX方向に繰り返し配列し、LDMOSFET形成領域REGL3に配列したこれら複数の単位LDMOSFET60aが並列に接続されているのである。LDMOSFET形成領域REGL3に形成されている複数の単位LDMOSFET60aを並列に接続するために、LDMOSFET形成領域REGL3のそれら複数の単位LDMOSFET60aのゲート電極35同士は、プラグ48及びゲート配線M1G,M2Gを介して互いに電気的に接続され、ドレイン領域n型ドレイン領域39同士は、プラグ48及びドレイン配線M1D,M2Dを介して互いに電気的に接続されている。また、LDMOSFET形成領域REGL3に形成されている複数多数の単位LDMOSFET60aにおいて、ソース領域n型ソース領域41同士は、プラグ48、ソース配線M1S,M2S、p型半導体領域45、p型打抜き層44、基板31およびソース裏面電極54を介して互いに電気的に接続されている。LDMOSFET形成領域REGL3は、上記増幅段LDML3を構成するMISFET素子が形成された領域に対応しており、LDMOSFET形成領域REGL3に形成されている複数の単位LDMOSFET60aが並列に接続されて、上記増幅段LDML3が構成されている。従って、上記増幅段LDML3を構成するMISFET素子は、複数の単位LDMOSFET60aを並列に接続して構成されている。また、上述のように、活性領域AR1に形成されたLDMOSFETのドレイン領域n型ドレイン領域39上にドレイン配線M1Dが形成され、n型ドレイン領域39上に配置されたプラグ48を介して、ドレイン配線M1Dとその下方のLDMOSFETのドレイン領域n型ドレイン領域39とが電気的に接続されている。活性領域AR1において、ドレイン領域はY方向に延在しているので、ドレイン配線M1Dも活性領域AR1上をY方向に延在しているが、活性領域AR1の間の素子分離領域32上にはドレイン配線M1Dは形成されていない。このため、ドレイン配線M1Dは、各活性領域AR1上にのみ形成された孤立パターンであるが、図16、図27および図28などに示されるように、ドレイン配線M1Dの上部をY方向に延在する最上層のドレイン配線M2Dと、ドレイン配線M2Dのビア部スルーホール50を埋める部分を介して電気的に接続されている。図22、図24および図28に示されるように、最上層のドレイン配線M2Dは、Y方向に配列する複数の活性領域AR1ドレイン領域にまたがってY方向に延在する配線部ドレイン配線部M2D1と、X方向に延在して複数の配線部M2D1の一方の端部同士を連結する連結配線部ドレイン配線部M2D2とを有している。これら複数の配線部M2D1と連結配線部M2D2とが一体的に形成されてドレイン配線M2Dが構成されている。従って、ドレイン配線M2Dは、いわゆる櫛歯状のパターンとなっている。各配線部M2D1は、LDMOSFET形成領域REGL3に形成された複数の単位LDMOSFET60aの各ドレイン領域上に位置するようにY方向に延在し、かつドレイン配線M1Dおよびプラグ48を介して、複数の単位LDMOSFET60aの各ドレイン領域と電気的に接続されている。ドレイン配線M2Dの連結配線部M2D2の上部にドレインパッド用開口部53Dが形成されており、ドレインパッド用開口部53Dが連結配線部M2D2に平面的に平面視で内包されるように、連結配線部M2D2はドレインパッド用開口部53Dよりも大面積のパターンとされている。ドレインパッド用開口部53Dから露出するドレイン配線M2D、すなわち、ドレインパッド用開口部53Dから露出する連結配線部M2D2によって、ドレインパッドPDD3が形成されている。すなわち、LDMOSFET形成領域REGL3において、上記各単位セル60のドレイン領域n型ドレイン領域39を、プラグ48およびドレイン配線M1Dを介して、最上層のドレイン配線M2Dの配線部M2D1まで引き上げてから、ドレイン配線M2Dの連結配線部M2D2によって互いに電気的に接続させる。そして、このドレイン配線M2D連結配線部M2D2の一部をドレインパッド用開口部53Dから露出させることで、ドレインパッドPDD3を形成しているのである。また、上述のように、活性領域AR1に形成されたLDMOSFETのソース領域n型ソース領域41に電気的に接続されたソース配線M1Sが、活性領域AR1のソース領域n型ソース領域41およびp型半導体領域45上に形成されている。活性領域AR1において、ソース領域はY方向に延在しているので、ソース配線M1Sも活性領域AR1上をY方向に延在しているが、活性領域AR1の間の素子分離領域32上にはソース配線M1Sは形成されていない。このため、ソース配線M1Sは、各活性領域AR1上にのみ形成された孤立パターンであるが、図16、図27および図28などに示されるように、ソース配線M1Sの上部をY方向に延在する最上層のソース配線M2Sと、ソース配線M2Sのビア部スルーホール50を埋める部分を介して電気的に接続されている。図22、図24および図28に示されるように、最上層のソース配線M2Sは、Y方向に配列する複数の活性領域AR1ソース領域にまたがってY方向に延在しているが、各ソース配線M2S同士は連結されていない。また、ソース配線M2Sには、パッド電極PDは接続されていないが、これは、LDMOSFETのソースは、p型打抜き層44などを介して、基板31の裏面のソース裏面電極54から引き出しているためである。図17および図25~図28に示されるように、ゲート電極35はY方向に延在し、活性領域AR1の周囲または間の素子分離領32上に位置する部分で、コンタクトホール47に埋め込まれたプラグ48を介して、ゲート配線M1Gに電気的に接続されている。ゲート配線M1Gは、活性領域AR1の周囲および間の素子分離領域32上をX方向およびY方向に延在している。LDMOSFET形成領域REGL3において、Y方向に延在する各ゲート電極35は、ゲート配線M1GのX方向に延在する部分とプラグ48を介して電気的に接続され、ゲート配線M1GのX方向に延在する部分とY方向に延在する部分とが一体的に連結されていることで、各ゲート電極35は、ゲート配線M1Gを介して互いに電気的に接続されている。ゲート配線M1Gはドレイン配線M1Dおよびソース配線M1Sと同層の配線であるが、図23および図27に示されるように活性領域AR1の間の素子分離領域32上にはドレイン配線M1Dおよびソース配線M1Sが形成されておらず、そこでゲート配線M1GがX方向に延在している。従って、ゲート配線M1GのX方向に延在する部分同士の間に、Y方向に延在するドレイン配線M1Dおよびソース配線M1Sが配置された状態となっている。図17、図23、図27および図28に示されるように、ゲート配線M1Gは、ドレイン配線M2Dの連結配線部M2D2と反対側連結配線部M2D2から遠い側に位置しかつX方向に延在する部分において、素子分離領域32上をX方向に延在するゲート配線M2Gと、ゲート配線M2Gのビア部スルーホール50を埋める部分を介して電気的に接続されている。すなわち、X方向に延在するゲート配線M2Gの少なくとも一部が、X方向に延在する部分のゲート配線M1Gと平面的に重なっており、その重なり領域において、ゲート配線M2Gのビア部スルーホール50を埋める部分を介して上層のゲート配線M2Gと下層のゲート配線M1Gとが電気的に接続されている。このように、活性領域AR1の周囲または間の素子分離領域32上で、上記各単位LDMOSFET60aのゲート電極35を、プラグ48を介してゲート配線M1Gまで引き上げ、このゲート配線M1Gを最上層のゲート配線M2Gに接続し、このゲート配線M2Gをゲートパッド用開口部53Gまで延在させ、このゲートパッド用開口部53Gからゲート配線M2Gの一部を露出させることで、ゲートパッドPDG3を形成している。<課題について>図29は、半導体チップCP1の要部平面図であり、上記図22~図24と同じ領域が示されている。但し、図29では、LDMOSFET形成領域REGL3、ドレイン配線M2Dの連結配線部M2D2、ドレインパッド用開口部53D、ゲート配線M2G、およびゲートパッド用開口部53Gのレイアウト配置を示し、他の構成要素の図示を省略したものである。従って、図24に示されていたソース配線M2Sと、ドレイン配線M2Dの配線部M2D1とは、図29では図示を省略してある。なお、図29は、平面図であるが、図面を見やすくするために、LDMOSFET形成領域REGL3と、ゲート配線M2Gと、ドレイン配線M2Dの連結配線部M2D2とを、ハッチングを付して示してある。また、図29では、ゲートパッド用開口部53Gおよびドレインパッド用開口部53Dを点線で示してあり、ゲートパッド用開口部53Gから露出する部分のゲート配線M2GがゲートパッドPDG3であり、ドレインパッド用開口部53Dから露出する部分のドレイン配線M2D連結配線部M2D2がドレインパッドPDD3である。図30および図31は、電力増幅モジュールPA1の製造工程中の要部平面図であり、図30には、上記配線基板母体25配線基板11上に半導体チップCP1を搭載した後でかつステップS5のワイヤボンディング工程ワイヤWAの接続工程を行う直前の段階が示され、図31には、ステップS5のワイヤボンディング工程ワイヤWAの接続工程を行った直後の段階が示されている。図32は、電力増幅モジュールPA1の製造工程中の要部斜視図鳥瞰図であり、半導体チップCP1に対するステップS5のワイヤボンディング工程ワイヤWAの接続工程を行った直後の段階すなわち図31と同じ段階が示されている。なお、図30および図31には、上記図15において二点鎖線で囲まれた領域56に相当する領域が示されており、図32には、図31の一部が示されている。また、図33は、第1の比較例の半導体チップCP101の要部平面図であり、本実施の形態の図29に対応するものである。なお、図33に示されるLDMOSFET形成領域REGL103、ドレイン配線M2D101、ドレインパッド用開口部153D、ゲート配線M2G101、およびゲートパッド用開口部153Gは、それぞれ、本実施の形態におけるLDMOSFET形成領域REGL3、ドレイン配線M2D、ドレインパッド用開口部53D、ゲート配線M2G、およびゲートパッド用開口部53Gに相当するものである。図34および図35は、第1の比較例の電力増幅モジュールの製造工程中の要部平面図であり、本実施の形態の図30および図31にそれぞれ対応するものである。図34には、上記配線基板母体25上に第1の比較例の半導体チップCP101を搭載した後でかつワイヤボンディング工程ワイヤWA101の接続工程を行う直前の段階が示され、図35には、ワイヤボンディング工程ワイヤWA101の接続工程を行った直後の段階が示されている。図36は、第1の比較例の電力増幅モジュールの製造工程中の要部斜視図鳥瞰図であり、本実施の形態の図32に対応するものである。図36には、第1の比較例の半導体チップCP101に対するワイヤボンディング工程ワイヤWA101の接続工程を行った直後の段階すなわち図35と同じ段階が示されている。なお、図34~図36に示されるLDMOSFET形成領域REGL101,REGL102,REGL103は、本実施の形態におけるLDMOSFET形成領域REGL1,REGL2,REGL3にそれぞれ相当するものである。また、図34~図36に示されるゲートパッドPDG101,PDG102,PDG103、ドレインパッドPDD101,PDD102,PDD103およびワイヤWAボンディングワイヤ101は、それぞれ、本実施の形態におけるゲートパッドPDG1,PDG2,PDG3、ドレインパッドPDD1,PDD2,PDD3およびワイヤWAに相当するものである。図33~図36に示される第1の比較例の半導体チップCP101の場合、LDMOSFET形成領域REGL103に形成されたLDMOSFETのドレインに電気的に接続されたドレイン配線M2D101上には、複数図33の場合は7つのドレインパッド用開口部153Dが設けられ、各ドレインパッド用開口部153Dから露出するドレイン配線M2D101によってドレインパッドPDD103が形成されている。すなわち、第1の比較例の半導体チップCP101場合、LDMOSFET形成領域REGL103に対して、7つのドレインパッドPDD103が形成されており、これら7つのドレインパッドPDD103は、所定の間隔を空けてX方向に並んで配置されている。図35および図36に示されるように、第1の比較例の半導体チップCP101の場合、7つのドレインパッドPDD103のそれぞれに対して、一本のワイヤWA101が接続される。すなわち、一つのドレインパッドPDD103に接続されるワイヤWAの数は一本である。このため、第1の比較例の半導体チップCP101では、LDMOSFET形成領域REGL103に対して7つのドレインパッドPDD103が設けられ、これら7つのドレインパッドPDD103に合計7本のワイヤWA101が接続されている。ところで、半導体チップを製造するには、ウエハプロセスの後にプローブ検査を行うが、このプローブ検査の際に、検査用のプローブ探針が半導体ウエハの各チップ領域のパッド電極に押し当てられ、各チップ領域のパッド電極は、半導体ウエハのダイシング後に各半導体チップのパッド電極となる。プローブ検査でパッド電極にプローブが押し当てられると、プローブが押し当てられた接触した領域でパッド電極は変形するため、プローブ検査でプローブが押し当てられたパッド電極には、プローブが押し当てられた接触した痕であるプローブ痕後述のプローブ痕PRB,PRB101,PRB201がこれに対応しているが形成される。図33~図36の第1の比較例の半導体チップCP101の場合は、LDMOSFET形成領域REGL103に対して7つのドレインパッドPDD103が形成され、それぞれのドレインパッドPDD103に対してワイヤWA101が接続されるが、7つのドレインパッドPDD103のいずれかには、プローブ検査工程においてプローブが押し当てられたことで、プローブ痕PRB101が形成されている。図37は、第1の比較例の半導体チップCP101のドレインパッドPDD103に形成されたプローブ痕PRB101と、ドレインパッドPDD103におけるワイヤWA101の接続領域RGW101とを示す説明図平面図である。図37において、aには、プローブ検査前のドレインパッドPDD103が示され、bには、プローブ検査で7つのドレインパッドPDD103のうちの2つのドレインパッドPDD103に検査用のプローブ探針が押し当てられたことで、プローブ痕PRB101が形成された状態が模式的に示されている。図37において、cには、ワイヤボンディング工程でドレインパッドPDD103にワイヤWA101が接続されたときのワイヤWA101の接続領域RGW101が示されている。なお、本実施の形態の場合半導体チップCP1を用いた場合と第1の比較例の場合半導体チップCP101を用いた場合のいずれの場合も、ワイヤボンディング工程においては、ファーストボンディングは半導体チップCP1,CP101の各パッド電極PDD3,PDD103に対して行われ、セカンドボンディングは基板側端子TEに対して行われている。また、このワイヤボンディングには、好ましくはボールボンディングを用いている。このため、ワイヤボンディングの際には、半導体チップCP1,CP101の各パッド電極PDD3,PDD103にワイヤ先端の金属ボールワイヤが金線の場合は金ボールが接続される具体的には、押し潰されて接続または圧着される。ワイヤWA101の接続領域RGW101や後述のワイヤWA101の接続領域RGW201およびワイヤWAの接続領域RGWは、この金属ボールワイヤが金線の場合は金ボールが接続された領域である。また、ワイヤWA,WA101は好ましくは金からなるワイヤ金線であるが、アルミニウムAlを主体とするパッド電極PDD3,PDD103に金のワイヤWA,WA101を接続する場合は、ワイヤWA,WA101先端の金ボールがパッド電極PDD3,PDD103のアルミニウムと合金化することにより、ワイヤの先端の金ボールがパッド電極PDD3,PDD103に接続される。このため、ワイヤの先端の金属ボールをパッド電極PDD3,PDD103に接続する際には、下地となるパッド電極PDD3,PDD103の表面状態が均一であることが重要であり、下地となるパッド電極PDD3,PDD103の平坦性が高いことが好ましい。パッド電極の平坦面にワイヤの先端の金属ボールを接続すれば、パッド電極に対するワイヤの接続強度を高めることができる。しかしながら、半導体チップCP1,CP101は、電気的な良品のみを電力増幅モジュールのような半導体装置の製造に使用するため、プローブ検査によるパッド電極PDD3,PDD103へのプローブの接触は避けられず、ワイヤボンディングを行うべきパッド電極PDD3,PDD103にプローブ痕PRB,PRB101が発生してしまう。第1の比較例の半導体チップCP101の場合、ワイヤボンディング工程でドレインパッドPDD103にワイヤWA101を接続する際に、図37のようにワイヤWA101の接続領域RGW101がプローブ痕PRB101に重なることで、ドレインパッドPDD103とワイヤWA101との接続強度が低下してしまう。図37の場合、7つのドレインパッドPDD103のうちの2つのドレインパッドPDD103でワイヤWA101の接続領域RGW101がプローブ痕PRB101に重なり、この2つのドレインパッドPDD103において、ワイヤWA101の接続強度が低下する。これは、プローブ検査前にはドレインパッドPDD103の表面は平坦であっても、プローブ検査で形成されたプローブ痕PRB101により平坦性が崩れ、ワイヤボンディングの際にワイヤWA101の接続領域RGW101がプローブ痕PRB101に重なると、プローブ痕に起因して平坦でない領域にワイヤの先端の金属ボールが接続されることになるため、ワイヤWA101の接続強度が低下するためである。ワイヤWA101の接続強度の低下は、製造された電力増幅モジュールの信頼性を低下させる。なお、プローブ痕PRB101の面積の一例を挙げると、例えば、ワイヤWA101の接続領域RGW101の面積の40程度である。そこで、図38に示されるように、ドレインパッドPDD103のY方向の寸法を拡大することが考えられる。ここで、図38は、第2の比較例の半導体チップのドレインパッドPDD203に形成されたプローブ痕PRB201と、ドレインパッドPDD203におけるワイヤWA101の接続領域RGW201とを示す説明図平面図であり、上記図37に対応するものである。図38において、aには、プローブ検査前のドレインパッドPDD203が示され、bには、プローブ検査で7つのドレインパッドPDD203のうちの2つのドレインパッドPDD203に検査用のプローブ探針が押し当てられたことで、プローブ痕PRB201が形成された状態が模式的に示されている。図38において、cには、ワイヤボンディング工程でドレインパッドPDD203にワイヤWA101が接続されたときのワイヤWA101の接続領域RGW201が示されている。図38の第2の比較例の半導体チップのドレインパッドPDD203は、図37の第1の比較例の半導体チップCP101のドレインパッドPDD103のY方向の寸法を大きくしたものに対応している。図38に示される第2の比較例の半導体チップのドレインパッドPDD203は、第1の比較例の半導体チップCP101のドレインパッドPDD103に比べてY方向の寸法が大きい。このため、第2の比較例の半導体チップでは、プローブ検査でプローブが押し当てられたドレインパッドPDD203にワイヤボンディング工程でワイヤWA101を接続したとしても、図38に示されるように、ワイヤWA101の接続領域RGW201とプローブ痕PRB201とがY方向にずれるようにし、ワイヤWA101の接続領域RGW201とプローブ痕PRB201とが重ならないようにすることができる。このため、図38に示される第2の比較例のドレインパッドPDD203の場合は、同じドレインパッドPDD203に対してプローブ検査でプローブを押し当てかつワイヤボンディング工程でワイヤWA101を接続したとしても、ドレインパッドPDD203におけるプローブ痕PRB201とワイヤWA101の接続領域RGW201とが重ならないようにすることができる。これにより、ドレインパッドPDD203とワイヤWA101との接続強度を確保することができる。しかしながら、図38に示される第2の比較例の半導体チップのドレインパッドPDD203の場合、ドレインパッドPDD203におけるワイヤWA101の接続領域RGW201とプローブ痕PRB201との位置をY方向にずらすために、ドレインパッドPDD203のY方向の寸法を拡大する必要がある。このため、LDMOSFET形成領域REGL103とそれに接続されたドレインパッドPDD203およびゲートパッドとに要する面積は、ドレインパッドPDD203のY方向の寸法が大きい分、第1の比較例の半導体チップCP101よりも、ドレインパッドPDD203を適用した第2の比較例の半導体チップの方が大きくなってしまう。ドレインパッドPDD203を適用した第2の比較例の半導体チップは、ドレインパッドPDD203のY方向の寸法が大きい分、第1の比較例の半導体チップCP101よりもチップサイズ特にY方向寸法が大きくなってしまう。これは、1枚のウエハから取得できる半導体チップ数を少なくしてしまうため、製造コストの増大を招き、また、半導体チップを搭載した半導体装置ここでは電力増幅モジュールの小型化平面寸法の縮小には不利となる。従って、パッド電極においてワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域プローブ痕とを単に分ける別々の領域にするのではなく、ワイヤの接続強度の向上とチップサイズの抑制とを考慮した総合的な設計が望まれる。<本実施の形態の主要な特徴と効果について>本実施の形態では、図29~図32に示されるように、LDMOSFET形成領域REGL3に対して設けるドレインパッドすなわちLDMOSFET形成領域REGL3に形成されたLDMOSFETのドレインに電気的に接続されたドレインパッドとして、Y方向の寸法よりもX方向の寸法が大きなドレインパッドPDD3が形成されている。ドレインパッドPDD3のX方向の寸法は、ドレインパッドPDD3のY方向の寸法の2倍以上であり、ドレインパッドPDD3は略長方形状の平面形状を有している但し、長方形の角部に丸みを持たせることもできる。そして、この1つのドレインパッドPDD3に対して、ワイヤWAを複数接続していることが、本実施の形態の主要な特徴の一つである。ここで、ドレインパッドPDD3は、長方形の平面形状を有しているが、その長方形の長辺方向X方向は、半導体チップCP1の表面におけるそのドレインパッドPDD3を配置した側の辺チップ辺SD1に平行な方向であることが好ましい。すなわち、半導体チップCP1の4つの辺チップ辺SD1,SD2,SD3,SD4のうち、ドレインパッドPDD3の最も近傍に位置するチップ辺ここでは辺SD1に平行な方向に、ドレインパッドPDD3の長辺方向を設定することが好ましい。このため、半導体チップCP1の表面において、もしも辺SD1ではなく辺SD2に沿ってドレインパッドPDD1,PDD2,PDD3およびゲートパッドPDG1,PDG2,PDG3を配置し、LDMOSFET形成領域REGL1,REGL2,REGL3を、辺SD1側ではなく辺SD2側に配置した場合には、ドレインパッドPDD3の長辺方向X方向は、辺SD2に平行な方向になる。図29~図32と図33~図36とを比べると分かるように、図33~図36のX方向に並んだ7つのドレインパッドPDD103をつないだものが、図29~図32のドレインパッドPDD3に相当している。すなわち、図33~図36において、7つのドレインパッドPDD103と、X方向に隣接するドレインパッドPDD103間の領域とを足して全体を1つのドレインパッドにしたものが、図29~図32のドレインパッドPDD3に相当している。図33~図36の第1比較例の半導体チップCP101では、7つのドレインパッドPDD103のそれぞれに1本のワイヤWA101が接続されるため、7つのドレインパッドPDD103全体では、合計7本のワイヤWA101が接続される。このため、図33~図36の第1比較例の半導体チップCP101では、LDMOSFET形成領域REGL103に形成されたLDMOSFETのドレインからの出力電流は、7つのドレインパッドPDD103から合計7本のワイヤWA101を経て、配線基板11の基板側端子TEに出力される。一方、本実施の形態の半導体チップCP1では、図29~図32にも示される様に、1つのドレインパッドPDD3に7本のワイヤWAが接続されるため、LDMOSFET形成領域REGL3に形成されたLDMOSFETのドレインからの出力電流は、1つのドレインパッドPDD3から合計7本のワイヤWA101を経て、配線基板11の基板側端子TEに出力される。従って、図29~図32本実施の形態と図33~図36第1比較例とを比べると、LDMOSFET形成領域REGL3,REGL103に形成されたLDMOSFETのドレインからの出力電流が流れるワイヤWA,WA101の数は、同じここでは7本である。図39は、本実施の形態の半導体チップCP1のドレインパッドPDD3に形成されたプローブ痕PRBと、ドレインパッドPDD3におけるワイヤWAの接続領域RGWとを示す説明図平面図であり、上記図37および図38に対応するものである。図39において、aには、プローブ検査前のドレインパッドPDD3が示され、bには、プローブ検査上記ステップS12に対応でドレインパッドPDD3において2箇所に検査用のプローブ探針が押し当てられたことで、プローブ痕PRBが形成された状態が模式的に示されている。図39において、cには、ワイヤボンディング工程上記ステップS5に対応でドレインパッドPDD3にワイヤWAが接続されたときのワイヤWAの接続領域RGWが示されている。また、図40は、本実施の形態の半導体チップCP1のドレインパッドPDD3に形成されたプローブ痕PRBと、ドレインパッドPDD3におけるワイヤWAの接続領域RGWとを示す説明図であり、図40のaには、図39において二点鎖線で囲まれた領域57の拡大図が示されており、図40のbには、図40のaのB1-B1線の断面図が示されている。なお、図40のaは、平面図であるが、図面を見やすくするために、プローブ痕PRBとワイヤWAの接続領域RGWとにハッチングを付してある。また、図41は、プローブ検査上記ステップS12に対応でドレインパッドPDD3に検査用のプローブ探針58を押し当てる様子を示す断面図であり、図42は、図41でプローブ58をドレインパッドPDD3に押し当てたことで、ドレインパッドPDD3にプローブ痕PRBが形成された状態を示す断面図であり、いずれも上記図18に相当する断面が示されている。図41からも分かるように、プローブ検査前は、ドレインパッドPDD3の表面上面はほぼ平坦である。しかしながら、図41に示されるように、プローブ検査上記ステップS12でプローブ58をドレインパッドPDD3に押し当てると、図42に示されるように、ドレインパッドPDD3を構成する導電体膜すなわちソース配線M2Sを構成する導電体膜が変形して窪み凹部が形成され、場合によっては窪み凹部とともに凸部も形成される。ドレインパッドPDD3において、この平坦性が崩れた部分窪みが形成された部分または窪みと凸部とが形成された部分により、プローブ痕PRBが形成される。本実施の形態の主要な特徴の他の一つは、ドレインパッドPDD3に複数のワイヤWAを接続するとともに、図39および図40からも分かるように、ドレインパッドPDD3において、複数のワイヤWAの接続領域RGWの間に、プローブ痕PRBが形成されていることである。すなわち、パッド電極PDD3において、上記ステップS12のプローブ検査でプローブが当てられる接触する位置すなわちプローブ痕PRBが形成される位置は、上記ステップS5のワイヤボンディング工程で複数ここでは7本のワイヤWAを接続する位置の間に位置している。つまり、ドレインパッドPDD3において、あるワイヤWAの接続領域RGWとその隣のワイヤWAの接続領域RGWとの間に、プローブ検査においてプローブを押し当てた領域すなわちプローブ痕PRBが位置しているのである。具体的には、ドレインパッドPDD3のX方向の寸法はドレインパッドPDD3のY方向の寸法よりも大きくなっており、このドレインパッドPDD3に複数ここでは7本のワイヤWAが接続されているが、ドレインパッドPDD3におけるワイヤWAの接続領域RGWは、X方向に並んでいる配列している。そして、図39のcに示されるように、ドレインパッドPDD3において、ワイヤWAの接続領域RGW同士は、X方向に隣り合っており、X方向に隣り合う接続領域RGWの間に、プローブ痕PRBすなわち上記ステップS12のプローブ検査でプローブが当てられる位置が位置するようにしている。このため、ドレインパッドPDD3において、隣り合うワイヤWAの接続領域RGWと、その隣り合うワイヤWAの接続領域RGWの間にあるプローブ痕PRBとが、X方向に並んでいる。ドレインパッドPDD3に複数のワイヤWAを接続し、ドレインパッドPDD3における複数のワイヤWAの接続領域RGWの間に、プローブ検査工程においてプローブを押し当てた領域すなわちプローブ痕PRBが位置していることは、以下の利点を生じさせる。まず、半導体チップCP1のドレインパッドPDD3と配線基板11配線基板母体25の端子TEとの間を複数のワイヤWAを介して接続したことにより、LDMOSFET形成領域REGL3に形成されたLDMOSFETのドレインからの出力電流は、ドレインパッドPDD3から複数ここでは7本のワイヤWAを経て、配線基板11の基板側端子TEに出力される。これにより、LDMOSFET形成領域REGL3のドレインからの出力電流を、ドレインパッドPDD3から配線基板11の端子TEに出力するためのワイヤWAの数を増やすことができるため、ワイヤWAによる抵抗成分を低減し、電力損失を低減することができる。更に、ドレインパッドPDD3において、隣り合うワイヤWAの接続領域RGWの間にプローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBが位置していることで、ドレインパッドPDD3において、ワイヤWAの接続領域RGWとプローブ痕PRBとの重なりを小さくすることができ、好ましくはワイヤWAの接続領域RGWとプローブ痕PRBとが重ならない平面視で重ならないようにすることができる。これにより、ドレインパッドPDD3の平坦な部分プローブ痕PRBが形成されていない部分にワイヤWAを接続することができるため、ドレインパッドPDD3とワイヤWAとの接続強度を向上させることができる。このため、製造された電力増幅モジュールPA1の信頼性を向上させることができる。また、ドレインパッドPDD3において、隣り合うワイヤWAの接続領域RGWの間にプローブ検査においてプローブを押し当てた領域すなわちプローブ痕PRBを位置させるため、プローブ検査においてプローブを押し当てる領域すなわちプローブ痕PRBを確保するための平面領域が、半導体チップCP1のチップサイズの増大に寄与せず、半導体チップCP1の平面寸法平面積の縮小の点で有利である。すなわち、ワイヤボンディング工程を行う際には、ワイヤボンディング装置ボンディングツールなどに起因して、隣り合うワイヤWAの接続領域RGWの間に所定の間隔を空ける必要がある。ドレインパッドPDD3において、この隣り合うワイヤWAの接続領域RGWの間の空いたスペースを、プローブ検査においてプローブを押し当てる領域すなわちプローブ痕PRBが形成される領域に割り当てる。つまり、図33~図37の第1比較例の半導体チップCP101では、隣り合うドレインパッドPDD103の間の領域表面保護膜である上記絶縁膜52が形成されている領域であったところを、図29~図32、図39および図40の本実施の形態の半導体チップCP1ではドレインパッドPDD3の一部とし、そこをプローブ検査においてプローブを押し当てる領域すなわちプローブ痕PRBが形成される領域として使用できる。このため、図33~図37の第1比較例の半導体チップCP101ではパッド電極としても回路領域としても使用していなかった領域すなわち隣り合うドレインパッドPDD103の間の領域を、図29~図32、図39および図40の本実施の形態の半導体チップCP1では、プローブ検査でプローブを押し当てる領域すなわちプローブ痕PRBが形成される領域として使用することになる。このため、半導体チップCP1のチップサイズの増大を抑制することができる。従って、1枚のウエハから取得できる半導体チップCP1の数を増やすことができるため、製造コストを低減することができ、また、半導体チップCP1を搭載した半導体装置ここでは電力増幅モジュールPA1の小型化平面寸法の縮小を図ることができる。また、図38の第2の比較例の半導体チップのドレインパッドPDD203の場合は、ワイヤWA101の接続領域RGW201とプローブ痕PRB201とをY方向にずらしているため、ドレインパッドPDD203のY方向の寸法を、プローブ痕PRB201の分だけ大きくする必要がある。それに対して、本実施の形態の半導体チップCP1では、X方向に隣り合うワイヤWA101の接続領域RGWの間にプローブ痕PRBが配置されるため、ドレインパッドPDD3のY方向の寸法は、ワイヤWA101の接続領域RGWを確保できる寸法に設定すればよく、プローブ痕PRBの面積を考慮してドレインパッドPDD3のY方向の寸法を大きくする必要がない。すなわち、本実施の形態の半導体チップCP1のドレインパッドPDD3のY方向の寸法は、第1比較例の半導体チップCP101におけるドレインパッドPDD103のY方向の寸法と同程度とすることができ、図38の第2比較例の半導体チップにおけるドレインパッドPDD203のY方向の寸法よりも小さくすることができる。このため、本実施の形態では、図38のドレインパッドPDD203を適用した場合に比べて、半導体チップCP1の平面寸法平面積を小さくすることができ、製造コストの低減や、半導体チップCP1を搭載した半導体装置ここでは電力増幅モジュールPA1の小型化平面寸法の縮小を図ることができる。このように、上記第1の比較例の半導体チップCP101を用いた場合に比べて、本実施の形態では、ドレインパッドPDD3とワイヤWAとの接続強度を向上させることができ、製造された電力増幅モジュールPA1の信頼性を向上させることができる。また、図38のドレインパッドPDD203を適用した第2の比較例の半導体チップを用いた場合に比べて、本実施の形態では、半導体チップCP1の平面寸法平面積を小さくすることができ、製造コストの低減や、半導体チップCP1を搭載した半導体装置ここでは電力増幅モジュールPA1の小型化平面寸法の縮小を図ることができる。ここで、ドレインパッドPDD3の寸法の一例を挙げる。ドレインパッドPDD3は、このドレインパッドPDD3が配置された側のチップ辺ここでは辺SD1に沿って長い平面形状を有しているが、ドレインパッドPDD3の短辺方向Y方向の寸法長さL1は、接続するワイヤWAの先端の金属ボールの大きさにもよるが、例えば65μm程度とすることができる寸法L1は図40に示してある。ドレインパッドPDD3におけるワイヤWAの接続ピッチ接続間隔P1接続ピッチP1は図40に示してあるは、プローブ痕PRBの配置を考慮すると、ドレインパッドPDD3の短辺方向の寸法L1の1.2倍以上すなわちP1≧L1×1.2が好ましい。また、ドレインパッドPDD3の短辺方向Y方向にワイヤWAの接続領域RGWとプローブ痕PRBとが並ばないので、面積節約の観点から、ワイヤWAの接続領域RGWの直径L2直径L2は図40に示してあるが、ドレインパッドPDD3の短辺方向の寸法L1の60以上すなわちL2≧L1×0.6になるように、ドレインパッドPDD3の短辺方向の寸法L1を設定することが好ましい。また、ドレインパッドPDD3を構成する導電体膜上記ソース配線M2Sに対応の厚みは、例えば0.3~3μm程度とすることができる。また、ドレインパッドPDD3において、X方向に隣り合うワイヤWAの接続領域RGWの間にプローブ痕PRBが配置されていれば、プローブ痕PRBの一部がワイヤWAの接続領域RGWと重なっている場合であっても、プローブ痕PRBとワイヤWAの接続領域RGWとの重なり面積を縮小することができるため、ドレインパッドPDD3に対するワイヤWAの接続強度の向上効果を得ることができる。しかしながら、ドレインパッドPDD3に対するワイヤWAの接続強度をできるだけ高める上では、プローブ痕PRBとワイヤWAの接続領域RGWとの重なり面積をできるだけ小さくすることが望ましく、プローブ痕PRBとワイヤWAの接続領域RGWとが重ならないようにすることが、より好ましい。このため、本実施の形態では、ドレインパッドPDD3において、X方向に隣り合うワイヤWAの接続領域RGWの間にプローブ痕PRBが配置されるが、プローブ痕PRBは、ワイヤWAの接続領域RGWと重なっていない平面視で重なっていないことが、より好ましい。すなわち、上記ステップS5のワイヤボンディング工程では、ドレインパッドPDD3において、プローブ痕PRBに平面視で重ならない位置に、複数のワイヤWAが接続されることが、より好ましい。プローブ痕PRBとワイヤWAの接続領域RGWとが重ならない平面視で重ならないことにより、プローブ痕PRBが形成されていない平坦な部分のドレインパッドPDD3にワイヤWAが接続されることになるため、ドレインパッドPDD3に対するワイヤWAの接続強度を、より的確に向上させることができ、電力増幅モジュールPA1の信頼性を、より的確に向上させることができるようになる。また、ドレインパッドPDD3に複数のワイヤWAが接続されているが、ドレインパッドPDD3における複数のワイヤWAの各接続領域RGWは、一列に一直線上に配列していることが好ましい。すなわち、上記ステップS5のワイヤボンディング工程では、ドレインパッドPDD3において、複数のワイヤWAを接続する位置は、一列に一直線上に配列していることが好ましい。より具体的には、ドレインパッドPDD3における複数のワイヤWAの接続領域RGWは、ドレインパッドPDD3の長辺方向X方向に沿って一列に一直線上に配列していることが好ましい。つまり、Y方向寸法よりもX方向寸法が大きなドレインパッドPDD3において、ワイヤWAの接続領域RGWをいわゆる千鳥配列とはせずにY方向にずらさずに、図31、図32および図39に示されるように、X方向すなわちドレインパッドPDD3の長辺方向に一列に一直線上に複数のワイヤWAの各接続領域RGWが配列するようにすることが好ましい。これにより、ドレインパッドPDD3のY方向の寸法を縮小することができる。このため、半導体チップCP1の平面寸法平面積を小さくすることができ、製造コストの低減や、半導体チップCP1を搭載した半導体装置ここでは電力増幅モジュールPA1の小型化平面寸法の縮小を図ることができる。また、図31、図32および図39では、ドレインパッドPDD3に7本のワイヤWAを接続しているが、ドレインパッドPDD3に接続するワイヤWAの数は7本に限定されず、複数すなわち2本以上であればよい。また、図39では、プローブ検査工程においてドレインパッドPDD3にプローブを押し当てる領域の数すなわちドレインパッドPDD3に形成されたプローブ痕PRBの数、あるいはプローブ検査工程においてドレインパッドPDD3に押し当てるプローブの数を2つ2箇所としているが、これに限定されず、1つ以上1箇所以上であればよく、プローブ検査で的確な検査を行えるように設定すればよい。また、図39では、ドレインパッドPDD3におけるワイヤWAの接続領域RGWの間の領域には、プローブ痕PRBが配置されている領域と、プローブ痕PRBが配置されていない領域とが混在している。他の形態として、ドレインパッドPDD3におけるワイヤWAの接続領域RGWの間の領域の全てに対してドレインパッドPDD3に7本のワイヤWAを接続した場合は7つの接続領域RGWの間の6箇所に対して、プローブ検査においてプローブを押し当てる領域すなわちプローブ痕PRBを位置させることもできる。また、図30~図32では、ドレインパッドPDD3に一端が接続された複数のワイヤWAの他端は、配線基板11の1つの端子TEに接続されているが、他の形態として、複数のワイヤWAの一端をドレインパッドPDD3に接続し、その複数のワイヤの他端を複数の端子TEにそれぞれ接続することもできる。なお、ドレインパッドPDD3に接続するワイヤWAの数が3本以上の場合は、2本の場合よりもワイヤWAによる抵抗成分を更に低減できすなわち電力損失の低減効果をより大きくでき、また、プローブ検査工程においてドレインパッドPDD3にプローブを押し当てる領域の数すなわちドレインパッドPDD3に形成されたプローブ痕PRBの数が2つ以上の場合は、1つの場合よりもプローブ検査の信頼性を更に向上できる。また、本実施の形態では、LDMOSFET形成領域REGL3のドレインに電気的に接続されたドレインパッドPDD3について、ワイヤWAの接続領域RGWとプローブ検査においてプローブを押し当てた領域すなわちプローブ痕PRBとの関係を説明したが、LDMOSFET形成領域REGH3のドレインに電気的に接続されたドレインパッドPDD6についても、同様に適用することができる。すなわち、上記図14および図15に示されるように、ドレインパッドPDD6に複数のワイヤWAを接続しているが、図39および図40のドレインパッドPDD3と同様に、ドレインパッドPDD6においても、複数のワイヤWAの接続領域RGWの間に、プローブ検査においてプローブを押し当てた領域すなわちプローブ痕PRBが位置している。これにより、ドレインパッドPDD6とワイヤWAとの接続強度を向上させることができ、電力増幅モジュールPA1の信頼性を向上させることができる。また、半導体チップCP1のチップサイズを抑制することができ、製造コストの低減や、半導体チップCP1を搭載した半導体装置ここでは電力増幅モジュールPA1の小型化平面寸法の縮小を図ることができる。また、半導体チップCP1は、多段接続された複数の電力増幅回路ここでは増幅段LDML1,LDML2,LDML3および増幅段LDMH1,LDMH2,LDMH3を有しているが、このうち最終段の電力増幅回路ここでは増幅段LDML3,LDMH3を構成する半導体素子ここではLDMOSFETの出力に接続されたパッド電極PDが、ドレインパッドPDD3,PDD6である。最終段の電力増幅回路ここでは増幅段LDML3,LDMH3を構成する半導体素子ここではLDMOSFETの出力に接続されたパッド電極ドレインパッドPDD3,PDD6は、出力される電流が大きいため、接続するワイヤWAの本数を複数にする多くすることで、ワイヤWAによる抵抗成分を低減して電力損失を低減できる効果は極めて大きい。このため、図39および図40のドレインパッドPDD3のように、パッド電極PDにワイヤWAを複数本接続し、かつそのパッド電極PDにおける複数のワイヤWAの接続領域RGWの間に、プローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBを位置させる上記特徴は、最終段の電力増幅回路の出力に接続されたパッド電極ここではドレインパッドPDD3,PDD6に適用すれば、特に有効である。また、最終段の電力増幅回路ここでは増幅段LDML3,LDMH3は、前段の電力増幅回路に比べて面積が大きいため、出力に接続されたパッド電極ドレインパッドPDD3,PDD6を長方形状のパッド電極にしてそこに複数のワイヤWAを接続しても、半導体チップCP1の面積増大を招きにくい。また、最終段の増幅段LDML3,LDMH3よりも前の増幅段LDML1,LDML2,LDMH1,LDMH2を構成する半導体素子ここではLDMOSFETの出力に接続されたパッド電極PDここではドレインパッドPDD1,PDD2,PDD4,PDD5であっても、そのパッド電極PDにワイヤWAを複数本、接続する場合は、図39および図40のドレインパッドPDD3の特徴を適用できる。すなわち、そのパッド電極PDにおいても、複数のワイヤWAの接続領域RGWの間に、プローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。例えば、図14および図15のようにドレインパッドPDD2に複数図14の場合は2本のワイヤWAを接続し、かつ、このドレインパッドPDD2においても、上記図40のドレインパッドPDD3のように、複数のワイヤWAの接続領域RGWの間に、プローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。また、図14および図15のようにドレインパッドPDD5に複数図14の場合は2本のワイヤWAを接続し、かつ、このドレインパッドPDD5においても、上記図40のドレインパッドPDD3のように、複数のワイヤWAの接続領域RGWの間に、プローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。すなわち、本実施の形態では、電力増幅回路を有する半導体チップCP1のパッド電極PDのうち、電力増幅回路を構成する半導体素子ここではLDMOSFETの出力に接続されたパッド電極PDここではドレインパッドPDD1,PDD2,PDD3、PDD4,PDD5,PDD6のいずれかに複数のワイヤWAを接続している。そして、このパッド電極PDにおいて、複数のワイヤWAの接続領域RGWの間に、プローブ検査でプローブを押し当てた領域すなわちプローブ痕PRBを位置させているのである。<第1の変形例について>図43は、第1の変形例の説明図であり、上記図39に対応するものである。図43において、aには、プローブ検査前のドレインパッドPDD3が示され、bには、プローブ検査上記ステップS12に対応でドレインパッドPDD3において2箇所に検査用のプローブ探針が押し当てられたことで、プローブ痕PRBが形成された状態が模式的に示されている。図43において、cには、ワイヤボンディング工程上記ステップS5に対応でドレインパッドPDD3にワイヤWAが接続されたときのワイヤWAの接続領域RGWが示されている。上記図39の場合は、ドレインパッドPDD3にワイヤWAは3本以上接続され、かつ等間隔で接続されている。すなわち、ドレインパッドPDD3において、複数のワイヤWAが等ピッチ等間隔で接続されており、ワイヤWAの接続領域RGWとその隣のワイヤWAの接続領域RGWとの間の間隔X方向の距離、上記ピッチP1は、ドレインパッドPDD3に接続されたいずれのワイヤWAに対しても同じである。これは、上記ステップS5のワイヤボンディング工程で、ドレインパッドPDD3に3本以上のワイヤWAが接続され、かつそれら3本以上のワイヤWAがドレインパッドPDD3に等ピッチ等間隔で接続されたためである。ドレインパッドPDD3における複数のワイヤWAの接続領域RGWの間の領域には、プローブ痕PRBが配置されている領域と、プローブ痕PRBが配置されていない領域とが混在している。一方、図43の場合は、ドレインパッドPDD3にワイヤWAは3本以上接続され、かつ、ドレインパッドPDD3における複数のワイヤWAの接続領域RGWの間の領域には、プローブ痕PRBが配置されている領域と、プローブ痕PRBが配置されていない領域とが混在している。そして、このドレインパッドPDD3において、複数のワイヤWAは等ピッチ等間隔では接続されていない。すなわち、ドレインパッドPDD3において、間にプローブ痕PRBが配置されている接続領域RGW間の間隔ピッチ、距離P5は、間にプローブ痕PRBが配置されていない接続領域RGW間の間隔ピッチ、距離P6よりも大きくなっているすなわちP5>P6。ここで、間隔P5,P6は図43に示されており、間隔P5は、ドレインパッドPDD3に接続された複数のワイヤWAについて、プローブ痕PRBを間に挟んで隣り合うワイヤWAの接続領域RGWの間隔ピッチ、距離に対応している。また、間隔P6は、ドレインパッドPDD3に接続された複数のワイヤWAについて、プローブ痕PRBを間に挟まずに隣り合うワイヤWAの接続領域RGWの間隔ピッチ、距離に対応している。上記図39のようにパッド電極PDここではドレインパッドPDD3にワイヤWAが等間隔等ピッチで接続されている場合には、ワイヤWAの接続領域RGWの間隔をワイヤボンディング装置ボンディングツールに起因して設定する必要がある最小限の間隔ピッチに設定することができ、パッド電極PDここではドレインパッドPDD3に接続するワイヤWAの数を効率的に増やすことができる。このため、ワイヤWAによる抵抗成分を効率的に低減し、電力損失を効率的に低減することができる。また、パッド電極PDの長辺方向の寸法も抑制でき、半導体チップCP1のチップサイズの縮小も可能になる。一方、図43のように、パッド電極PDここではドレインパッドPDD3において、間にプローブ痕PRBが配置されているワイヤWAの接続領域RGW間の間隔P5を、間にプローブ痕PRBが配置されていないワイヤWAの接続領域RGW間の間隔P6よりも大きくP5>P6した場合には、以下の利点を得られる。すなわち、間隔P5が小さすぎると、ワイヤWAの接続領域RGWとプローブ痕PRBとが重なってワイヤWAの接続強度が低下しやすくなる。また、間隔P6を小さくしても、ワイヤWAの接続領域RGWとプローブ痕PRBとが重ることはなく、ワイヤWAの接続強度の低下は招かないが、間隔P6を大きくすると、パッド電極PDここではドレインパッドPDD3に接続できるワイヤWAの本数が少なくなり、あるいは、パッド電極PDここではドレインパッドPDD3の長辺方向ここではX方向の寸法が増大してしまう。このため、間隔P5を間隔P6よりも大きくP5>P6することで、ワイヤWAの接続領域RGWとプローブ痕PRBとが重なりをより的確に抑制または防止してワイヤWAの接続強度を向上することができるとともに、間隔P6を間隔P5よりも小さくP5>P6することで、パッド電極PDに接続できるワイヤWAの本数を増やすことができ、また、パッド電極PDの長辺方向の寸法も抑制できる。第1の変形例では、ワイヤWAの接続領域RGWとプローブ痕PRBとが重なりをより的確に抑制または防止しながら、パッド電極PDここではドレインパッドPDD3に接続できるワイヤWAの本数を増やすことで、ワイヤWAによる抵抗成分を効率的に低減し、電力損失を効率的に低減することができ、また、パッド電極PDの長辺方向の寸法も抑制することで、半導体チップCP1のチップサイズの縮小も可能になる。<第2の変形例について>図44~図46は、第2の変形例の説明図であり、上記図5、図14および図15にそれぞれ対応するものである。図44には、半導体チップCP1の代わりに第2変形例の半導体チップCP1aを用いた電力増幅モジュールPA1の平面透視図であり、封止樹脂13を透視した状態が示されている。図45は、図44の部分拡大平面図であり、配線基板11に搭載された半導体チップCP1aとその周辺領域が拡大して示してある。図46は、図45からワイヤWAおよび基板側端子TEを省略した平面図であり、半導体チップCP1aの平面図平面レイアウト図に対応している。上記半導体チップCP1は、2系統の電力増幅回路LDML,LDMHを有していたが、第2変形例の半導体チップCP1aは、2系統の電力増幅回路LDML,LDMHに加えて更に2系統の電力増幅回路が追加されており、合計で4系統の電力増幅回路を有している。すなわち、半導体チップCP1aは、4つの周波数帯にそれぞれ対応する4系統電力増幅回路を有しており、半導体チップCP1aを用いた図44の電力増幅モジュールPA1は、4つの周波数帯にそれぞれ対応する4系統電力増幅回路を有する電力増幅モジュールである。このため、半導体チップCP1aは、図45および図46に示されるように、LDMOSFET形成領域REGL1,REGL2,REGL3,REGH1,REGH2,REGH3に加えて、LDMOSFET形成領域REGM1,REGM2,REGN1,REGN2も有している。ここで、LDMOSFET形成領域REGL1,REGL2,REGL3にそれぞれ形成されたLDMOSFETにより、1系統目の電力増幅回路LDMLが形成され、LDMOSFET形成領域REGH1,REGH2,REGH3にそれぞれ形成されたLDMOSFETにより、2系統目の電力増幅回路LDMHが形成される点は、半導体チップCP1aも上記半導体チップCP1と同様である。そして、半導体チップCP1aでは、LDMOSFET形成領域REGM1に形成されたLDMOSFETにより構成される初段の増幅段と、LDMOSFET形成領域REGM2に形成されたLDMOSFETにより構成される2段目の増幅段とが接続されて3系統目の電力増幅回路が形成されている。更に、LDMOSFET形成領域REGN1に形成されたLDMOSFETにより構成される初段の増幅段と、LDMOSFET形成領域REGN2に形成されたLDMOSFETにより構成される2段目の増幅段とが接続されて4系統目の電力増幅回路が形成されている。このため、半導体チップCP1aは、パッド電極PDとして、ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6およびゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6に加えて、更に、ドレインパッドPDD7,PDD8,PDD9,PDD10およびゲートパッドPDG7,PDG8,PDG9,PDG10も有している。ここで、ゲートパッドPDG7は、LDMOSFET形成領域REGM1のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドPDD7は、LDMOSFET形成領域REGM1のドレインに電気的に接続された出力用のパッド電極である。また、ここで、ゲートパッドPDG8は、LDMOSFET形成領域REGM2のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドPDD8は、LDMOSFET形成領域REGM2のドレインに電気的に接続された出力用のパッド電極である。また、ゲートパッドPDG9は、LDMOSFET形成領域REGN1のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドPDD9は、LDMOSFET形成領域REGN1のドレインに電気的に接続された出力用のパッド電極である。また、ゲートパッドPDG10は、LDMOSFET形成領域REGN2のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドPDD10は、LDMOSFET形成領域REGN2のドレインに電気的に接続された出力用のパッド電極である。半導体チップCP1の代わりに、半導体チップCP1aを用いた場合には、ドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6だけでなく、ドレインパッドPDD7,PDD8,PDD9,PDD10のうちの1つ以上に対しても、図29~図32および図39を参照して説明したパッド電極、ワイヤWAの接続領域RGWおよびプローブ痕PRBの関係を適用することができる。すなわち、図44~図46では、ドレインパッドPDD7に複数のワイヤWAを接続しているが、上記図39または図43のドレインパッドPDD3と同様に、ドレインパッドPDD7においても、複数のワイヤWAの接続領域RGWの間に、プローブ検査工程においてプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。また、図44~図46では、ドレインパッドPDD8に複数のワイヤWAを接続しているが、上記図39または図43のドレインパッドPDD3と同様に、ドレインパッドPDD8においても、複数のワイヤWAの接続領域RGWの間に、プローブ検査工程においてプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。図44~図46では、ドレインパッドPDD9に複数のワイヤWAを接続しているが、上記図39または図43のドレインパッドPDD3と同様に、ドレインパッドPDD9においても、複数のワイヤWAの接続領域RGWの間に、プローブ検査工程においてプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。また、図44~図46では、ドレインパッドPDD10に複数のワイヤWAを接続しているが、上記図39または図43のドレインパッドPDD3と同様に、ドレインパッドPDD7においても、複数のワイヤWAの接続領域RGWの間に、プローブ検査工程においてプローブを押し当てた領域すなわちプローブ痕PRBを位置させることができる。また、本実施の形態では、本発明の好適な適用例として電力増幅モジュールを例に挙げて説明したが、増幅素子を有する半導体チップのパッド電極にワイヤを接続した種々の半導体装置およびその製造方法に適用することができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"