電圧源ノード及び接地ノードに接続された第1のナノワイヤと、前記第1のナノワイヤ上に配置されたゲートを有する第1のp型電界効果トランジスタpFETデバイスと、前記第1のナノワイヤ上に配置されたゲートを有する第1のn型電界効果トランジスタnFETデバイスとを含む、インバータデバイス。前記第1のpFETデバイスの前記ゲート及び前記第1のnFETデバイスの前記ゲートに接続された第3のノードをさらに含む、請求項1に記載のデバイス。前記電圧源ノード及び前記接地ノードに接続された第2のナノワイヤと、前記第2のナノワイヤ上に配置されたゲートを有する第2のp型電界効果トランジスタpFETデバイスと、前記第2のナノワイヤ上に配置されたゲートを有する第2のn型電界効果トランジスタnFETデバイスとをさらに含む、請求項1に記載のデバイス。前記第2のpFETデバイスの前記ゲート及び前記第2のnFETデバイスの前記ゲートに接続された第4のノードをさらに含む、請求項2に記載のデバイス。前記第4のノードと前記第1のpFETデバイスのドレイン領域及び前記第1のnFETデバイスのドレイン領域との間の接続を含む、請求項4に記載のデバイス。前記第1のナノワイヤは、シリコンナノワイヤである、請求項1に記載のデバイス。前記第1のナノワイヤは、基板の上に懸架される、請求項1に記載のデバイス。インバータデバイスを形成するための方法であって、第1のナノワイヤを形成することと、前記第1のナノワイヤ上に配置されたゲートを有する第1のp型電界効果トランジスタpFETデバイスを形成することと、前記第1のナノワイヤ上に配置されたゲートを有する第1のn型電界効果トランジスタnFETデバイスを形成することと、前記第1のpFETデバイスの前記ゲートを前記第1のnFETデバイスの前記ゲートに電気的に接続することとを含む方法。第2のナノワイヤを形成することと、前記第2のナノワイヤ上に配置されたゲートを有する第2のp型電界効果トランジスタpFETデバイスを形成することと、前記第2のナノワイヤ上に配置されたゲートを有する第2のn型電界効果トランジスタnFETデバイスを形成することと、前記第2のpFETデバイスの前記ゲートを、前記第2のnFETデバイスの前記ゲートと、前記第1のpFETデバイスのドレイン領域と、前記第1のnFETデバイスのドレイン領域とに電気的に接続することとをさらに含む、請求項8に記載の方法。前記第1のpFETデバイスのソース領域を電圧源ノードに接続することをさらに含む、請求項8に記載の方法。前記第1のnFETデバイスのソース領域を接地ノードに接続することをさらに含む、請求項8に記載の方法。第1のビット線ノード及び接地ノードに接続された第1のナノワイヤと、前記第1のナノワイヤ上に配置されたゲートを有する第1の電界効果トランジスタFETと、前記第1のナノワイヤ上に配置されたゲートを有する第2のFETと、電圧源ノード及び第1の入力ノードに接続された第2のナノワイヤと、前記第2のナノワイヤ上に配置されたゲートを有する第3のFETと、前記電圧源ノード及び第2の入力ノードに接続された第3のナノワイヤと、前記第3のナノワイヤ上に配置されたゲートを有する第4のFETと、第2のビット線ノード及び前記接地ノードに接続された第4のナノワイヤと、前記第4のナノワイヤ上に配置されたゲートを有する第5のFETと、前記第4のナノワイヤ上に配置されたゲートを有する第6のFETとを含む、メモリデバイス。前記第1のFETのゲート端子はワード線ノードに接続され、前記第2のFETのゲート端子は前記第2の入力ノードに接続され、前記第3のFETのゲート端子は前記第2の入力ノードに接続され、前記第4のFETのゲート端子は前記第1の入力ノードに接続され、前記第5のFETのゲート端子は前記第1の入力ノードに接続され、前記第6のFETのゲート端子は前記ワード線ノードに接続される、請求項12に記載のデバイス。前記第1のFETはn型FETデバイスnFETであり、前記第2のFETはnFETであり、前記第3のFETはp型FETデバイスpFETであり、前記第4のFETはpFETであり、前記第5のFETはnFETであり、前記第6のFETはnFETである、請求項12に記載のデバイス。前記第1のナノワイヤは、シリコンナノワイヤである、請求項12に記載のデバイス。前記第1のナノワイヤは、基板の上に懸架される、請求項12に記載のデバイス。前記第1のナノワイヤの一部が前記第1の入力ノードに接続され、前記第4のナノワイヤの一部が前記第2の入力ノードに接続される、請求項12に記載のデバイス。メモリデバイスを形成するための方法であって、第1のビット線ノード及び接地ノードに接続された第1のナノワイヤを形成することと、前記第1のナノワイヤ上に配置されたゲートを有する第1の電界効果トランジスタFETを形成することと、前記第1のナノワイヤ上に配置されたゲートを有する第2のFETを形成することと、電圧源ノード及び第1のストレージノードに接続された第2のナノワイヤを形成することと、前記第2のナノワイヤ上に配置されたゲートを有する第3のFETを形成することと、前記電圧源ノード及び第2のストレージノードに接続された第3のナノワイヤを形成することと、前記第3のナノワイヤ上に配置されたゲートを有する第4のFETを形成することと、第2のビット線ノード及び前記接地ノードに接続された第4のナノワイヤを形成することと、前記第4のナノワイヤ上に配置されたゲートを有する第5のFETを形成することと、前記第4のナノワイヤ上に配置されたゲートを有する第6のFETを形成することとを含む方法。前記第1のナノワイヤは、等方性エッチング工程を用いて形成されたシリコンナノワイヤである、請求項18に記載の方法。前記第1のナノワイヤは、基板の上に懸架される、請求項18に記載の方法。本発明の目的は、整合されたナノワイヤ電界効果トランジスタデバイスを提供することである本発明の1つの実施形態によれば、インバータデバイスは、電圧源ノード及び接地ノードに接続された第1のナノワイヤと、第1のナノワイヤ上に配置されたゲートを有する第1のp型電界効果トランジスタpFETデバイスと、第1のナノワイヤ上に配置されたゲートを有する第1のn型電界効果トランジスタnFETデバイスとを含む。本発明の代替的な実施形態によれば、インバータデバイスを形成するための方法は、第1のナノワイヤを形成することと、第1のナノワイヤ上に配置されたゲートを有する第1のp型電界効果トランジスタpFETデバイスを形成することと、第1のナノワイヤ上に配置されたゲートを有する第1のn型電界効果トランジスタnFETデバイスを形成することと、第1のpFETデバイスのゲートを第1のnFETデバイスのゲートに電気的に接続することとを含む。本発明の別の代替的な実施形態によれば、メモリデバイスは、第1のビット線ノード及び接地ノードに接続された第1のナノワイヤと、第1のナノワイヤ上に配置されたゲートを有する第1の電界効果トランジスタFETと、第1のナノワイヤ上に配置されたゲートを有する第2のFETと、電圧源ノード及び第1の入力ノードに接続された第2のナノワイヤと、第2のナノワイヤ上に配置されたゲートを有する第3のFETと、電圧源ノード及び第2の入力ノードに接続された第3のナノワイヤと、第3のナノワイヤ上に配置されたゲートを有する第4のFETと、第2のビット線ノード及び接地ノードに接続された第4のナノワイヤと、第4のナノワイヤ上に配置されたゲートを有する第5のFETと、第4のナノワイヤ上に配置されたゲートを有する第6のFETとを含む。本発明のさらに別の代替的な実施形態によれば、メモリデバイスを形成するための方法は、第1のビット線ノード及び接地ノードに接続された第1のナノワイヤを形成することと、第1のナノワイヤ上に配置されたゲートを有する第1の電界効果トランジスタFETを形成することと、第1のナノワイヤ上に配置されたゲートを有する第2のFETを形成することと、電圧源ノード及び第1のストレージノードに接続された第2のナノワイヤを形成することと、第2のナノワイヤ上に配置されたゲートを有する第3のFETを形成することと、電圧源ノード及び第2のストレージノードに接続された第3のナノワイヤを形成することと、第3のナノワイヤ上に配置されたゲートを有する第4のFETを形成することと、第2のビット線ノード及び接地ノードに接続された第4のナノワイヤを形成することと、第4のナノワイヤ上に配置されたゲートを有する第5のFETを形成することと、第4のナノワイヤ上に配置されたゲートを有する第6のFETを形成することとを含む。さらなる特徴及び利点は、本発明の技術を通して認識される。本発明の他の実施形態及び態様は、本明細書において詳細に説明され、特許請求される本発明の一部と見なされる。本発明を利点及び特徴と共により良く理解するために、説明及び図面を参照されたい。本発明と見なされる主題は、本明細書の結びの部分にある特許請求の範囲において個々に示され、明確に特許請求される。本発明の、前述及び他の特徴及び利点は、以下の詳細な説明を添付図面と関連して読めば明らかである。集積回路は、ナノワイヤチャネルFETから形成することができる多数の異なる型式の電界効果トランジスタFETデバイスを含むことができる。ナノワイヤチャネルFETは、ソース領域及びドレイン領域に接続するシリコンナノワイヤ、並びにナノワイヤを完全に又は部分的に囲むゲートを含む。チャネルは、ゲートの下のナノワイヤの表面に又は、直径約5nm未満のナノワイヤについてはナノワイヤのバルクの中に形成する。ゲートがナノワイヤを完全に囲む場合には、デバイスは、ゲートオールアラウンドGAAFETと呼ばれる。ナノワイヤが絶縁体に取り付けられている場合のように、ゲートがナノワイヤを部分的に囲む場合には、デバイスは、オメガゲートFETと呼ばれる。ナノワイヤFETは、例えばnFETデバイス及びpFETデバイスを形成するように製造することができる。nFETデバイスおよびpFETデバイスを接続して、例えばインバータ及び静的ランダムアクセスメモリSRAMといった様々な集積回路デバイスを形成することができる。回路デバイス内では、FETは、例えば同様の閾値電圧及び駆動電流を有することによって、整合されることが一般に望ましい。ウェハ上に形成されるナノワイヤFETデバイスは、任意の数のナノワイヤを含むことができる。製造プロセスは、例えば、等方性エッチングプロセスを用いて埋め込み酸化膜BOX基板上にシリコンナノワイヤを形成することを含むことができる。エッチングプロセスの結果、楕円円柱を含む形状のナノワイヤが得られ、これは、基板の上に懸架されることもあり、又は部分的に基板上に配置されることもある。金属又は多結晶シリコンのゲート構造がナノワイヤ上に形成される。ソース領域及びドレイン領域がゲート構造に隣接して形成され、ソース、ドレイン及びゲート構造体を他のデバイスに接続するためにコンタクトを形成することができる。製造プロセスの結果、異なる性質を有する個別のナノワイヤがもたらされることがあり、例えば、個々のナノワイヤのウェハ上での位置により、ウェハ上の1つのナノワイヤの直径が別のナノワイヤの直径と異なることがある。あるウェハ上の2つの異なるナノワイヤの直径は異なっていてもよいが、各々の個別のナノワイヤの直径は、典型的には一定であり、所望の許容差内に留まる。例えばSRAM及びインバータといった集積回路デバイスは、ウェハ上に配列されたナノワイヤ上に配置された多数のpFETデバイスおよびnFETデバイスを含む。ナノワイヤの性質例えば、ナノワイヤの直径がデバイスの動作に影響するので、ナノワイヤの性質における差異の影響が低減されるようにデバイスを配列することが望ましい。図1は、nFETデバイス103に接続されたpFETデバイス101を含むインバータの従来技術の例の線図を示す。デバイス101は、ソース電圧ノードVdd106と、入力ノードA102と、出力ノードQ104とに接続される。デバイス103は、接地ノードVss108と、Aと、Qとに接続される。図2は、静的ランダムアクセスメモリSRAM回路の従来技術の例の線図を示す。SRAMは、第1のビット線ノードBL202と、第1の出力ノードQ204と、ワード線ノードWL206とに接続された、第1のnFETデバイスM6201を含む。第2のnFETデバイスM3203は、Qノード204と、接地ノードVss208と、第2の出力ノード210とに接続される。は、以降Qバーとも記載する。第1のpFETデバイスM4205は、Qノード204と、Qバーノード210と、電圧源ノードVdd212とに接続される。第2のpFETデバイスM2207は、Vddノード212と、Qノード204と、Qバーノード210とに接続される。第3のnFETデバイスM1209は、Vssノード208と、Qノード204と、Qバーノード210とに接続される。第4のnFETデバイスM5211は、第2のビット線ノード212と、WLノード206と、Qバーノード210とに接続される。は、以降BLバーとも記載する。上述のように、ウェハ上のナノワイヤは、ナノワイヤ上に配置されたゲートの性能特性に影響を及ぼす、異なる直径を有することがある。例えば図1及び図2の先行技術の例を含む集積回路の性能は、デバイス内の個別のFETが同様の特性を有するときには、改善され得る。従って、個別のFETが共通のナノワイヤを共有するように集積回路を設計することで、共通のワイヤにおいてより良く整合したデバイスの使用を通じて回路の性能を改善することができる。図3は、上述のように基板上に形成されるシリコンナノワイヤデバイスを用いて製造されるナノワイヤ反転回路300の例示的な実施形態を示す。回路300は、ソース電圧ノードVdd306及び接地ノードVss308に接続された第1のナノワイヤ320を含む。pFETデバイス301及びnFETデバイス303は、第1のナノワイヤ320上に配置されたゲート領域Gを有する。デバイス301及びデバイス303のドレイン領域Dは、出力ノードQ304に接続される。デバイス301のソース領域Sは、Vdd306ノードに接続され、デバイス303のソース領域Sは、Vssノード308に接続される。デバイス301及びデバイス303のゲートは、入力ノードA302に接続される。図示された実施形態は、反転回路300と同様の第2の反転回路350を含む。反転回路350は、第2のナノワイヤ321上に形成される。第2の反転回路350のAノード302は、シリコン部材352でQノード304に接続される。第1のナノワイヤ320上の反転回路300の配列は、同じナノワイヤ上にFETデバイス301及び303を配置した結果として同様の性能特性を有するFETデバイス301及び303が得られることにより、回路300の性能を改善する。同様の利点が、第2の反転回路350の配列によって得られる。図4は、上記と同様の方法でシリコンナノワイヤデバイスを用いて製造されるナノワイヤSRAM回路400の例示的な実施形態を示す。回路400は、ビット線ノードBL402及び第1の接地ノードVss408aに接続された第1のナノワイヤ420を含む。第1のnFETデバイスM6401は、第1のナノワイヤ420上に形成され、BLノード402と、第1の出力ノードQ404と、第1のワード線ノードWL406aとに接続される。第2のnFETデバイスM3403は、第1のナノワイヤ420上に形成され、Qノード404と、第1のVss408aと、第2の出力ノードQバー410とに接続される。第2のナノワイヤ421は、Qノード404及び第1の電圧源ノードVdd412aに接続される。第1のpFETデバイスM4405は、第2のナノワイヤ421上に形成され、Qノード404と、Qバーノード410と、Vddノード412aとに接続される。第3のナノワイヤ422は、第2のVddノード412b及びQバーノード410に接続される。第2のpFETデバイスM2407は、第3のナノワイヤ422上に形成され、Vddノード412bと、Qノード404と、Qバーノード410とに接続される。第4のナノワイヤ423は、第2のVssノード408bと、ビット線ノードBLバー412とに接続される。第3のnFETデバイスM1409は、第2のVssノード408bと、Qノード404と、Qバーノード410とに接続される。第4のnFETデバイスM5411は、ビット線ノードBLバー412と、第2のWLノード406bと、Qバーノード410とに接続される。シリコン部材452を形成して、第1のナノワイヤ420をQノード404に接続することができ、シリコン部材453を形成して、第4のナノワイヤ423をQバーノード410に接続することができる。図示された実施形態は、集積回路における整合されたFETの実装の2つの例を含むが、上述の方法を任意の型式の集積回路に適用し、個別のFETデバイスをある特定のナノワイヤ上に配列して、同じナノワイヤ上のFETデバイスが同様の性能特性を有するようにすることによって、回路性能を改善することができる。本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられるとき、単数形1つのa、1つのan及びそのtheは、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図されている。本明細書で用いられるとき、含む及び/又は含んでいるという用語は、提示された特徴、整数、ステップ、動作、要素、及び/又は構成要素が存在することを特定するものであるが、1つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらのグループの存在又は追加を排除するものではないことがさらに理解されるであろう。以下の特許請求の範囲における全ての手段又はステップと機能との組み合わせミーンズ又はステッププラスファンクション要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の例示的な実施形態の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に適したものとして理解することを可能にするために、選択及び記載された。ここに示される図は、単なる例にすぎない。本発明の精神から逸脱することなく、ここに説明されるこれらの図又はステップ若しくは動作に対する多くの変形があり得る。例えば、ステップは、異なる順序で実行することができ、又はステップを付加し、削除し、若しくは変更することができる。これら変形の全てが、本発明の特許請求の範囲の一部と考えられる。本発明に対する好ましい実施形態を説明してきたが、当業者であれば、現在においても将来においても、以下の特許請求の範囲内に含まれる種々の改良及び強化を行ない得ることが理解されるであろう。これらの特許請求の範囲は、最初に記述された本発明に関する適正な保護を維持するように解釈されるべきである。