"集積回路であって、複数の入力/出力IOバッファ回路と、予備IOレジスタ回路を含む複数のIOレジスタ回路と、複数の選択回路であって、前記複数の選択回路のうちの選択回路は、IOレジスタ回路が、使用不可能である場合に、予備IOレジスタ回路が利用されてもよく、少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、第1のIOバッファ回路と第1のIOレジスタ回路との間の通常モードルーティングと、前記第1のIOバッファ回路と第2のIOレジスタ回路との間の冗長モードルーティングとに連結される、複数の選択回路とを含む、集積回路。前記IOバッファ回路、前記IOレジスタ回路、および前記選択回路は、前記集積回路の左側、右側、または内側の列に沿って、配設され、前記複数のIOレジスタ回路のうちのIOレジスタ回路は、前記集積回路のコア領域への水平ルーティングに連結される、請求項1に記載の集積回路。前記IOレジスタ回路のうちの少なくともいくつかは、前記複数のIOレジスタ回路の他のIOレジスタ回路に連結され、前記集積回路は、第2の複数の選択回路をさらに含み、前記第2の複数の選択回路のうちの選択回路は、前記第2の複数の選択回路のうちの少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、第1のIOレジスタ回路と第2のIOレジスタ回路との間の通常モードルーティングと、前記第1のIOレジスタ回路と第3のIOレジスタ回路との間の冗長モードルーティングとに連結される、請求項1に記載の集積回路。前記冗長モードルーティングは、第1の冗長モードルーティングであり、前記第2の複数の選択回路のうちの選択回路はまた、第2の冗長モードルーティングに連結され、前記第2の冗長モードルーティングは、前記第1のIOレジスタ回路と第4のIOレジスタ回路との間にあり、前記選択回路は、前記集積回路内のどの回路に欠陥があるかに応じて、前記第1の冗長モードルーティングと前記第2の冗長モードルーティングとの間で選択するように構成可能である、請求項3に記載の集積回路。第1の冗長モードルーティングと前記第2の冗長モードルーティングとの間の選択は、欠陥がある回路が、前記集積回路の第1の行内にあるかまたは第2の行内にあるかに依存する、請求項4に記載の集積回路。前記複数のIOレジスタ回路は、第1のタイプおよび第2のタイプを含む異なるタイプのIOレジスタ回路を含む、請求項2に記載の集積回路。前記第1のタイプは、DQレジスタ回路を含み、前記第2のタイプは、DQSレジスタ回路を含む、請求項6に記載の集積回路。第1の複数の水平ルーティングは、個別の第1のセットのIOレジスタ回路に連結され、第1のセットは、DQレジスタ回路と、少なくとも1つのDQSレジスタ回路とを含み、第2の複数の水平ルーティングは、個別の第2のセットのIOレジスタ回路に連結され、第2のセットは、DQレジスタ回路を含むが、いずれのDQSレジスタ回路も含まない、請求項7に記載の集積回路。特定の行に対するルーティングに連結されたいくつかのセットのIOレジスタ回路は、IO回路のあるブロックの少なくとも一部と、IO回路の別のブロックの一部とを含む、請求項8に記載の集積回路。第2の複数の選択回路をさらに含み、前記第2の複数の選択回路のうちの選択回路は、前記第2の複数の選択回路のうちの少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、DQSレジスタ回路と、第1の水平ルーティングへの通常モードルーティングと、第2の水平ルーティングへの冗長モードルーティングとに連結される、請求項8に記載の集積回路。前記IOバッファ回路、前記IOレジスタ回路、および前記選択回路は、前記集積回路の上側、下側、または内側の行に沿って配設され、前記複数のIOレジスタ回路のうちのIOレジスタ回路は、前記集積回路のコア領域または複数の領域への垂直ルーティングに連結される、請求項1に記載の集積回路。第2の複数の選択回路をさらに含み、前記第2の複数の選択回路のうちの選択回路は、IOレジスタ回路が、使用不可能である場合に、予備IOレジスタ回路が利用されてもよく、少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、第1の垂直ルーティングと第1のIOレジスタ回路との間の通常モードルーティングと、前記第1の垂直ルーティングと第2のIOレジスタ回路との間の冗長モードルーティングとに連結される、請求項11に記載の集積回路。第2の複数の入力/出力IOバッファ回路と、予備IOレジスタ回路を含む第2の複数のIOレジスタ回路と、第2の複数の選択回路であって、前記第2の複数の選択回路のうちの選択回路は、IOレジスタ回路が、使用不可能である場合に、予備IOレジスタ回路が利用されてもよく、少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、第1のIOバッファ回路と第1のIOレジスタ回路との間の通常モードルーティングと、前記第1のIOバッファ回路と第2のIOレジスタ回路との間の冗長モードルーティングとに連結される、第2の複数の選択回路とをさらに含み、前記第2の複数のIOバッファ回路、前記第2の複数のIOレジスタ回路、および前記第2の複数の選択回路は、前記集積回路の上側、下側、または内側の行に沿って配設され、前記第2の複数のIOレジスタ回路のうちのIOレジスタ回路は、前記集積回路のコア領域への垂直ルーティングに連結される、請求項2に記載の集積回路。第3の複数の選択回路であって、前記第3の複数の選択回路のうちの選択回路は、IOレジスタ回路が、使用不可能である場合に、予備IOレジスタ回路が利用されてもよく、前記第3の複数の選択回路のうちの少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、第1の垂直ルーティングと前記第2の複数のIOレジスタ回路のうちの第1のIOレジスタ回路との間の通常モードルーティングと、前記第1の垂直ルーティングと前記第2の複数のIOレジスタ回路のうちの第2のIOレジスタ回路との間の冗長モードルーティングとに連結される、第3の複数の選択回路をさらに含む、請求項13に記載の集積回路。第2の複数の選択回路であって、前記第2の複数の選択回路のうちの選択回路は、IOレジスタ回路が、使用不可能である場合に、予備IOレジスタ回路が利用されてもよく、前記第2の複数の選択回路のうちの少なくとも特定の選択回路が、通常モードルーティングではなく冗長モードルーティングを選択するように構成されることができるように、前記集積回路のコア領域への第1のルーティングと前記第2の複数のIOレジスタ回路の第1のIOレジスタ回路との間の通常モードルーティングと、前記第1のルーティングと前記第2の複数のIOレジスタ回路の第2のIOレジスタ回路との間の冗長モードルーティングとに連結される、第2の複数の選択回路をさらに含む、請求項1に記載の集積回路。請求項1に記載の集積回路を含む、プログラマブル論理素子。請求項3に記載の集積回路を含む、プログラマブル論理素子。請求項11に記載の集積回路を含む、プログラマブル論理素子。請求項13に記載の集積回路を含む、プログラマブル論理素子。請求項16に記載のプログラマブル論理素子を含む、データ処理システム。請求項17に記載のプログラマブル論理素子を含む、データ処理システム。請求項18に記載のプログラマブル論理素子を含む、データ処理システム。請求項19に記載のプログラマブル論理素子を含む、データ処理システム。集積回路を構成する方法であって、前記集積回路は、修復可能入力/出力IO回路を含み、前記方法は、複数のバッファ回路と複数のIOレジスタ回路との間の個別のルーティングに対して、第1のIOバッファ回路と第1のIOレジスタ回路との間の通常モードルーティングまたは前記第1のIOバッファ回路と第2のIOレジスタ回路との間の冗長モードルーティングのいずれかを選択するように、前記集積回路の複数の選択回路を構成することを含む、方法。IOレジスタ回路は、水平ルーティングに連結され、構成は、欠陥がある行と予備行との間にある前記複数の選択回路のうちの選択回路が、冗長モードルーティングを選択するように構成されるように行われる、請求項24に記載の方法。構成は、欠陥があるIOレジスタ回路から予備IOレジスタ回路までのIOレジスタ回路に連結される前記複数の選択回路のうちの選択回路が、冗長モードルーティングを選択するように構成されるように行われる、請求項24に記載の方法。IOレジスタ回路は、垂直ルーティングに連結され、前記方法は、前記複数のIOレジスタ回路と複数の垂直ルーティングとの間の個別のルーティングに対して、第1のIOレジスタ回路と第1の垂直ルーティングとの間の通常モードルーティングまたは前記第1のIOレジスタと第2の垂直ルーティングとの間の冗長モードルーティングのいずれかを選択するように、第2の複数の選択回路を構成することをさらに含む、請求項24に記載の方法。構成は、欠陥があるIO回路から予備IO回路までのIOレジスタ回路に連結される前記複数の選択回路のうちの選択回路が、冗長モードルーティングを選択するように構成されるように行われる、請求項27に記載の方法。前記IOレジスタ回路のうちの少なくともいくつかは、前記複数のIOレジスタ回路のうちの他のIOレジスタ回路に連結され、前記方法は、第1のIOレジスタ回路と第2のIOレジスタ回路との間の通常モードルーティングと、前記第1のIOレジスタ回路と第3のIOレジスタ回路との間の冗長モードルーティングとの間で選択するように、第2の複数の選択回路を構成することをさらに含む、請求項24に記載の方法。前記冗長モードルーティングは、第1の冗長モードルーティングであり、前記方法は、前記第1の冗長モードルーティングと第2の冗長モードルーティングとの間で選択するように、前記第2の複数の選択回路を構成することをさらに含み、前記第2の冗長モードルーティングは、前記第1のIOレジスタ回路と第4のIOレジスタ回路との間にある、請求項29に記載の方法。集積回路であって、複数の入力/出力IOバッファ手段と、複数のIOレジスタ手段と、前記IOバッファ手段と前記IOレジスタ手段との間で通常モードルーティング手段または冗長モードルーティング手段を選択するように構成可能である複数の選択手段とを含む、集積回路。前記IOレジスタ手段から前記集積回路のコア領域に信号をルーティングするためのコアルーティング手段と、前記コアルーティング手段と前記IOレジスタ手段との間で通常モードルーティング手段または冗長モードルーティング手段を選択するように構成可能な第2の複数の選択手段とをさらに含む、請求項31に記載の集積回路。前記IOレジスタ手段間で前記通常モードルーティング手段または冗長モードルーティング手段を選択するように構成可能な第2の複数の選択手段をさらに含む、請求項31に記載の集積回路。概要本発明の一実施形態は、集積回路ICの右側、左側、または内側列に沿って、修復可能入力/出力IO回路を含む。別の実施形態は、ICの上側、下側、または内側行に沿って、修復可能IO回路を含む。一実施形態では、通常および冗長モードルーティングが、IOバッファ回路とIOレジスタ回路との間に提供される。別の実施形態では、通常および冗長モードルーティングはまた、IOレジスタ回路とICのコア領域へのルーティングとの間に提供される。一実施形態は、2つ以上の行および/または2つ以上のIOブロックに及び得る、2つ以上のIOレジスタ間に通常および冗長モードルーティングを提供する。一実施形態は、異なるタイプのIOレジスタに対して、通常および冗長モードルーティングを提供する。いくつかの実施形態では、冗長モードIO接続は、ICのコア論理領域内の冗長モード接続に伴って、シフトする。他の実施形態では、冗長モードIO接続は、ICのコア領域内の任意の冗長方式から独立して、IO回路を修復するように動作する。これらおよび他の実施形態の種々の側面が、本明細書にさらに説明される。詳細な説明以下の説明は、当業者が、本発明を作製および使用可能となるように提示され、特定の用途およびその要件に照らして提供される。例示的実施形態への種々の修正は、当業者には容易に明白となるものであって、本明細書に定義される一般的原理は、発明の精神および範囲から逸脱することなく、他の実施形態および用途に適用されてもよい。したがって、本発明は、示される実施形態に限定されることが意図されるものではなく、本明細書に開示される原理および特徴と一致する最大限の範囲が認められる。図1は、本発明の2つの実施形態による、修復可能入力/出力IO回路を含む、集積回路IC部分1000を例証する、概略図である。第1の実施形態は、部分1000の左側周辺に沿った修復可能水平IO回路に関し、第2の実施形態は、部分1000の上側周辺に沿った修復可能垂直IO回路に関する。本明細書でより明確になるように、水平および垂直は、ルーティングおよびIC上ならびにそのルーティングに連結されたIO回路の異なる配向を区別するための単なる標識である。IC部分1000は、複数の水平IOバッファ回路ブロック101hと、複数の水平IOレジスタ回路ブロック102hと、予備水平IOレジスタ回路ブロック102hsと、通常モードルーティング11と、冗長モードルーティング11aここおよびその他において、破線によって参照される冗長モードルーティングと、を含む。IC部分1000はさらに、複数の垂直IOバッファ回路ブロック101vと、複数の垂直IOレジスタ回路ブロック102vと、予備垂直IOレジスタ回路ブロック102vsと、通常モードルーティング12および13と、冗長モードルーティング12aおよび13aと、を含む。本明細書に例証されるIO回路は、IC部分の外側領域上に示されるが、代替実施形態では、IO回路は、ICの内側部分に配設される場合があることが、当業者によって理解されるであろう。例えば、IO回路の内側行および/または内側列は、ICを内側IO領域に隣接する複数のコア論理領域に分割する場合がある。そのようなICはまた、ICの周辺上にIO領域を含む場合もあり、または含まない場合もある。IC部分1000のコアは、行ベースの冗長方式によって、一貫して、配設される。具体的には、回路は、行r0、r1、r2、r3、r4、r5、r6、r7、および予備行rsを含む、行内に配設される。そのような方式は、以下のように、修復を可能にする。IC部分の通常モードでは、行r0r7のみ、利用される。通常モードは、本明細書で使用されるように、修復が必要とされず、かつ予備回路が利用されない、IC部分の動作を指すための単なる標識である。しかしながら、行のうちの1つ内の回路が、欠陥がある場合、IC部分は、冗長モードで動作するように構成することができ、行へのルーティングは、各シフトされた行ならびに予備行が、その上の行の代わりに使用されるように、不良行から予備行にシフトされる。各IOレジスタ回路ブロック102hは、IC部分のコア内の特定の行に対応する、ルーティングインターフェース103hに信号をルーティングするように連結される。予備IO回路ブロック102hsは、予備行rsに対応する、予備ルーティングインターフェース103hsに信号をルーティングするように連結される。IOレジスタ回路ブロック102hのいずれかが、欠陥がある場合、そのブロックおよびブロックと関連付けられた行は、バイパスすることができる。具体的には、選択回路図2に照らして例証および説明されるは、欠陥があるIO回路ブロック102hと関連付けられた行から、予備IO回路ブロック102hsと関連付けられた予備行rsまで、冗長モードルーティング11aここおよびその他において、破線によって参照される冗長モードルーティングを利用するように構成することができ、したがって、欠陥がある水平IO回路の修復を可能にする。図1に例証される第2の実施形態では、IC部分1000はまた、欠陥がある垂直IO回路の修復を可能にする。IC部分1000の上側周辺に沿ったIOレジスタ回路ブロック102vは、IOバッファ回路ブロック101vと垂直ルーティングインターフェース103vとの間で信号を送信および受信する。垂直ルーティングインターフェース103vは、IC部分1000のコア内の回路の列c0、c1、c2、c3、c4、c5、c6、およびc7と関連付けられる。予備IOレジスタブロック102vsが、提供される。IOレジスタブロック102vのうちの1つが、欠陥がある場合、ブロック102vは、欠陥があるブロックから予備ブロック102vsへと、右側にシフトすることができる。欠陥があるブロックの直ぐ右側から予備ブロックへのそのようなモードでは、冗長モードルーティング12aは、IOバッファ101vとIOレジスタブロック102vとの間で信号をルーティングするように選択され、冗長モードルーティング13aは、IOレジスタブロック102vと垂直ルーティングインターフェース103vとの間で信号をルーティングするように選択される。代替ルーティング13aは、IOレジスタ回路ブロックを、部分1000内の回路の列および関連付けられた垂直ルーティングインターフェース103vが、シフトされない場合でも、右側にシフトさせる。図2は、図1のIC部分1000によって実装することができる、2つの異なる修復シナリオを例証する。例証される実施形態では、水平IOレジスタブロック102h4内の回路は、欠陥がある。レジスタブロック102h4は、行r4と関連付けられた水平ルーティングインターフェース103hに連結される。したがって、行ベースの冗長は、行r4から予備行に係合される。欠陥がある行から予備行への冗長モードルーティング11aは、バッファブロック101h4とレジスタブロック101h5との間と、バッファブロック101h5とレジスタブロック101h6との間と、バッファブロック101h6とレジスタブロック101h7との間と、バッファブロック101h7と予備レジスタブロック101hsとの間で信号をルーティングするように選択される。行r0からr3は、通常モードルーティング11を使用する。垂直レジスタブロック102v5内の回路もまた、欠陥がある。IC部分1000は、以下のように、冗長モードルーティング12aおよび13aを選択することによって、欠陥があるIOレジスタブロックを伴わずに、動作するように修復される。冗長モードルーティング12aは、バッファブロック101v5とレジスタブロック102v6との間と、バッファブロック101v6とレジスタブロック102v7との間と、バッファブロック101v7と予備レジスタブロック102vsとの間で信号をルーティングする。冗長モードルーティング13aは、レジスタブロック102v6と垂直ルーティングインターフェース103v5との間と、レジスタブロック102v7と垂直ルーティングインターフェース103v6との間と、予備レジスタブロック102vsと垂直ルーティングインターフェース103v7との間で信号をルーティングする。列c0からc4は、通常モードルーティング12および13を使用する。当業者は、本発明による、集積回路が、複数の修復可能領域を有してもよいことを理解するであろう。例えば、ある予備行から、次の予備行を含まない、それまでの行は、1つの修復可能領域を画定してもよく、その次の予備行から、さらに別の予備行までの行は、別の修復可能領域を画定してもよい等となる。また、複数の修復可能領域が、本発明のいくつかの実施形態による、集積回路のIO回路内に存在してもよく、素子のコアが、冗長方式およびコア内の関連付けられた修復可能領域を有するかどうかに依存してもよく、またはそうでなくてもよいことを理解されるであろう。例えば、図12の部分1000の上側周辺に沿った垂直IO回路内の回路の修復は、冗長性が、部分1000のコア内の接続をシフトさせるように係合されるかどうかに依存しないことを理解されるであろう。さらに、当業者は、他の実施形態では、図12に例証されるもの等の垂直修復可能IO回路が、行ベースの冗長方式を有してもよく、またはそうでなくてもよい、集積回路の右側または左側周辺に沿ったまたは、内側列に沿った水平修復可能IO回路として実装され得ることを理解するであろう。言い換えると、本発明のいくつかの実施形態は、集積回路のコア内の行ベースの冗長方式と連動して作用するが、他の実施形態は、集積回路のコア領域が、コア内の修復を可能にする冗長方式を実装するかどうかに関わらず、修復することができる、IO回路を提供する。図3は、さらなる詳細において、行r6と関連付けられた図1のIC部分1000のIO回路を例証する。例証されるように、IOバッファブロック101h6は、IOバッファ対回路101h6aおよび101h6bを含む。IOレジスタブロック102h6は、レジスタ回路DQ1、DQS、およびDQ2を含む。当業者によって理解されるように、あるデータ通信プロトコルでは、DQ1およびDQ2等のIOレジスタ回路は、典型的には、データ信号のために利用され、DQS等のIOレジスタ回路は、典型的には、いくつかの文脈では、データ送信および受信動作を記録するために使用され得る、ストローブ信号のために利用される。用語DQおよびDQSは、概して、ある通信プロトコルの文脈において使用されるが、それらの用語は、本明細書で使用されるように、異なるタイプの信号データ信号に関連するDQおよびクロック信号等の信号に関連するDQS、またはタイミング動作に関連し得る他の信号を処理する、IOレジスタを識別するための単なる標識として使用されるであろう。図3はさらに、本特定の実施例では、マルチプレクサ回路として実装される、選択回路21、22、23、および24を例証する。通常モード修復が必要ないでは、選択回路21、22、23、および24は、その個別のB入力を選択するように構成されるであろう。したがって、IOバッファ対101h6aは、レジスタブロック102h6内のIOレジスタ回路DQ1に信号を送信し、そこから信号を受信し、IOバッファ対101h6bは、レジスタブロック102h6内のIOレジスタ回路DQSおよびDQ2に信号を送信し、そこから信号を受信可能であろう。DQ2およびDQSからマルチプレクサ23への出力信号および、マルチプレクサ24からDQSおよびDQ2への出力信号は、ルーティング11に連結されるように示されるが、例証される実装はまた、便宜上、それらのうちの1つを選択するために、マルチプレクサまたは3ステートドライバ等の回路を含むであろう。便宜上、そのような回路は、略図に示されない。図2における行r5、r6、r7、およびrsに対して例証されるもの等の冗長モードでは、選択回路21、22、23、および24は、その個別のA入力を選択するように構成されるであろう。そのような実施例では、IOバッファ対101h6aは、冗長モードルーティング11aを介して、行7図2に示されるが、図3に別個に示されない、ブロック102h7におけるレジスタブロック102h7内のIOレジスタ回路DQ1に信号を送信し、そこから信号を受信するであろう。同様に、IOバッファ対101h6bは、行7におけるレジスタブロック102h7内のIOレジスタ回路DQSおよびIOレジスタ回路DQ2に信号を送信し、そこから信号を受信可能であろう。同時に、レジスタブロック102h6内のデータレジスタ回路DQ1は、行5図2に示されるが、図3に別個に示されない、ブロック101h5におけるIOバッファブロック101h5内のIOバッファ対に信号を送信し、そこから信号を受信し、レジスタブロック102h6内のレジスタ回路DQSおよびDQ2は、行5におけるIOバッファブロック101h5内の別のIOバッファ対に信号を送信し、そこから信号を受信可能であろう。図4は、さらなる詳細において、列c6と関連付けられた図1のIC部分1000のIO回路を例証する。例証されるように、IOバッファブロック101v6は、IOバッファ対回路101v6aおよび101v6bを含む。IOレジスタブロック102v6は、レジスタ回路DQ1、DQS、およびDQ2を含む。図4はさらに、本特定の実施例では、マルチプレクサ回路として実装される、選択回路30、31、32、33、34、35、36、37、38、および39を例証する。通常モード修復が必要ないでは、選択回路31、32、33、および34は、その個別のB入力を選択するように構成されるであろう。したがって、IOバッファ対101v6aは、レジスタブロック102v6内のIOレジスタ回路DQ1に信号を送信し、そこから信号を受信し、IOバッファ対101v6bは、レジスタブロック102v6内のIOレジスタ回路DQSおよびDQ2に信号を送信し、そこから信号を受信可能であろう。本モードでは、選択回路35、36、37、38、および39はまた、そのB入力を選択するように構成されるであろう。したがって、レジスタブロック102v6内のレジスタ回路DQ1、DQS、およびDQ2はそれぞれ、垂直ルーティングインターフェース103v6に信号を送信し、そこから信号を受信するであろう。図2におけるIOレジスタ102v6、102v7、および102vsに対して例証されるもの等の冗長モードでは、選択回路31、32、33、および34は、その個別のA入力を選択するように構成されるであろう。そのような実施例では、IOバッファ対101v6aは、冗長モードルーティング12aを介して、レジスタブロック102v7図2に示されるが、図4に別個に示されない、ブロック102v7内のIOレジスタ回路DQ1に信号を送信し、そこから信号を受信するであろう。同様に、IOバッファ対101v6bは、レジスタブロック102v7内のIOレジスタ回路DQSおよびIOレジスタ回路DQ2に信号を送信し、そこから信号を受信可能であろう。同時に、レジスタブロック102v6内のデータレジスタ回路DQ1は、IOバッファブロック101v5図2に示されるが、図4に別個に示されない、ブロック102v5内のIOバッファ対に信号を送信し、そこから信号を受信し、レジスタブロック102v6内のレジスタ回路DQSおよびDQ2は、IOバッファブロック101v5内の別のIOバッファ対に信号を送信し、そこから信号を受信可能であろう。本モードでは、選択回路35、36、37、38、および39はまた、その個別のA入力を選択するように構成されるであろう。したがって、レジスタ回路DQ1、DQS、およびDQ2は、垂直ルーティングインターフェース103v5図2に示されるが、図4に別個に示されない、インターフェース103v5に信号を送信し、そこから信号を受信し、垂直ルーティングインターフェース103v6は、レジスタブロック102v7内のレジスタ回路に信号を送信し、そこから信号を受信するであろう。図5は、本発明の別の実施形態による、IOレジスタ間の修復可能接続を例証する。図5に例証されるように、いくつかのIOレジスタ回路、例えば、DQSレジスタ回路は、他の行内の1つ以上のIOレジスタ回路に信号を送信してもよい。図5に例証される実施形態は、どの行が修復されているかに応じて、異なるルーティングを提供する、付加的冗長接続によって、修復を達成する、IOレジスタ行のシフトを可能にする、冗長接続を提供する。具体的には、図5は、それぞれ、行r4、r5、r6、r7、および予備行rsに対応する、水平IOレジスタブロック102h4、102h5、102h6、102h7、および102hs間のある接続のさらなる詳細を例証する。例証されるように、各IOレジスタブロックは、DQSレジスタと、DQ1およびDQ2と標識される2つのデータレジスタと、を有する。図5はさらに、選択回路51、52、および53と、通常モード経路15と、冗長モード経路15aと、を例証する。通常モード修復が必要ないでは、ルーティング経路は、以下の接続を利用するように構成される。ブロック102h4内のDQSレジスタは、通常モード経路15を介して、レジスタブロック102h5内のデータレジスタDQ2に接続する。ブロック102h7内のDQSレジスタは、通常モード経路15を介して、ブロック102h6内のデータレジスタDQ1に接続する選択回路52は、そのB入力を選択するように構成されるであろう。冗長モードでは、構成される接続は、どの行が欠陥があるかに依存するであろう。例証される特定の実施形態は、行境界を横断する、接続のための2つの代替冗長接続を提供する。例えば、行r4が、欠陥がある場合、冗長モードでは、冗長モード経路15aを介した、行r5内のDQSレジスタIOレジスタブロック102h5から、行r6内のデータレジスタDQ2IOレジスタブロック102h6への接続選択回路53は、そのA2入力を選択するように構成されるであろうは、行r4内のレジスタDQSIOレジスタブロック102h4から、行r5内のデータレジスタDQ2までの通常モード接続に代わる接続としての役割を果たす。また、行は、行r4から予備行rsにシフトするであろうため、冗長モード経路15aを介した、予備行rs内のDQSレジスタIOレジスタブロック102hsから、行r7内のデータレジスタDQ1IOレジスタブロック102h7への接続は、行r7内のレジスタDQSから、行r6内のデータレジスタDQ1への通常モード接続に代わる接続としての役割を果たす。しかしながら、r4以外の例証される行が、欠陥がある場合、いくつかの事例では、説明されたもの以外の異なる冗長接続が、提供および利用される必要がある。例えば、行r5が欠陥がある場合、冗長モードでは、異なる冗長モード経路15aを介した、行r4内のDQSレジスタから、行r6における行内のデータレジスタDQ2への接続選択回路53は、そのA1入力を選択するように構成されるであろうは、行r4内のレジスタDQSから、行r5内のデータレジスタDQ2への通常モード接続に代わる接続としての役割を果たす。別の実施例として、行r7が欠陥がある場合、異なる冗長モード経路15aを介した、予備行rs内のDQSレジスタから、行r6内のデータレジスタDQ1への接続選択回路52は、そのA入力を選択するように構成されるであろうは、行r7内のレジスタDQSから、行r6内のデータレジスタDQ1への通常モード接続に代わる接続としての役割を果たす。当業者が理解するように、図5の実施形態は、選択回路例証される実施形態では、マルチプレクサまたはmuxesとして実装されるの制御にさらなる複雑性を導入する。図5に示されるように、別の行内のDQレジスタへの単一DQS接続さえ、複数の冗長接続の必要性をもたらし得る。例えば、選択回路51および53は、冗長モードでは、どの行が欠陥があるかに応じて、2つの異なるDQS信号間で選択しなければならない。どの行が欠陥があるに従って、マルチプレクサのための構成情報を調節する、有線論理回路を構築することが可能であるが、これは、相当な複雑性を伴い得る。しかしながら、このような場合を処理するための比較的に単純な方法は、ソフトウェアに負荷を転送することである。素子をプログラミングするためのビットストリームを生成するソフトウェアは、欠陥がある行の各可能性に対して、あらゆる可能性のある場合を考慮し、ビットストリーム内にこれらのうちのすべてを提供することができる。本実施形態を実装するPLDは、どの行が欠陥があるかを識別する内部情報を備えてもよく、適切なビットのみロードするであろう。当業者は、ビットストリームが、各冗長領域内の欠陥のすべての組み合わせに対して、十分な情報を含有する必要があるため、DQS信号が、2つ以上の冗長領域に及ぶ時、本アプローチが、煩雑となり得ることを理解するであろう。これは、ビットストリームの数の急増につながり得る。例えば、それぞれ、25行を伴う、4つの領域が存在する場合、ビットストリームは、254、すなわち、390,625個の可能性のある組み合わせを考慮する必要があるであろう。これに対して、2つの合理的解決策が存在する。1つ目は、これらの信号が、典型的には、比較的に小さい範囲にのみ及ぶ必要があるため、単に、DQS信号が、実行可能な2つ以上の冗長領域に及ぶのを阻止することである。2つ目は、領域間のDQS信号が、欠陥に関わらず、固定セットのワイヤ上に伝送されるように、冗長領域間に余剰レベルの冗長多重化を導入することである。当業者はまた、図5に例証される実施例が、他の観点において簡略化されることを理解するであろう。例えば、選択回路51および53を通した通常モード接続がまた、存在してもよい例えば、関連DQレジスタが、通常モードにおいて、別のDQS信号を受信する場合が、別個に示されない。さらに、図5に例証される原理はまた、ICの上側、下側、または内側行に沿って整列されるIOレジスタがIOレジスタ間に類似ルーティングを有する別のものに適用されるであろう。具体的には、図12におけるIC部分1000の上側に沿った回路の文脈において、前述されたように、IOレジスタブロックは、そのシフトが、IOブロックが接続されるコア領域内の回路の類似シフトに対応しない場合でも、本発明の一実施形態に従って、IOレジスタブロック修復をもたらすおよび、予備レジスタブロックまたはブロックを利用するようにシフトしてもよい。これは、そのコア領域または複数の領域内において、列ベースの冗長方式を採用しない、ICの上側、下側、または内側行に沿って配設される、垂直IOレジスタブロックに対して生じてもよい。また、そのコア領域または複数の領域内において、行ベースの冗長方式を採用しない、ICの右側、左側、または内側列に沿って配設される、水平IOレジスタブロックに対して生じてもよい。図6は、本発明による、別の実施形態を例証する。図6は、行r2、r3、r4、r5、r6、および予備行rsを含む、ICの6つの行に対応する、IO接続を例証する。各行に対応するルーティングインターフェースは、それぞれ、水平ルーティングインターフェース603h2、603h3、603h4、603h5、603h6、および予備水平ルーティングインターフェース603hsを含む。以前に例証された実施形態と異なり、図6の実施形態では、行は、レジスタタイプの同一混合を含有しない。具体的には、各行は、3つのDQタイプIOブロックを含有するが、代替行r2、r4、およびr6のみ、DQSタイプIOブロックに連結される。具体的には、行r2に連結される場合、例証される実施形態は、DQレジスタ回路D2c、D2d、およびD2eと、DQS回路S2と、を含み、行r3に連結される場合、例証される実施形態は、DQレジスタD2f、D3a、およびD3bを含み、行r4に連結される場合、例証される実施形態は、DQレジスタD3c、D3d、およびD3eと、DQSレジスタS3と、を含み、行r5に連結される場合、例証される実施形態は、DQレジスタD3f、D4a、およびD4bを含み、行r6に連結される場合、例証される実施形態は、DQレジスタD4c、D4d、およびD4eと、DQSレジスタS4と、を含み、予備行rsに連結される場合、例証される実施形態は、DQレジスタD4f、D5a、およびD5bと、DQSレジスタS5と、を含む。例証される実施形態はまた、IOバッファ対回路6112c、6112d、6112e、6112f、6113a、6113b、6113c、6113d、6113e、6113f6114a、6114b、6114c、6114d、および6114eを含む。例証される実施形態はまた、通常モードルーティング経路61および62と、冗長モードルーティング経路61aおよび62aと、を含む。例証される配設は、いくつかの行ルーティングインターフェース本実施例では、行r3に対して603h3および行r5に対して603h5が、通常モードでは、3つのDQデータレジスタに連結されるが、いずれのDQSレジスタにも連結されず、他の行ルーティングインターフェース本実施例では、行r2に対して603h2、行r4に対して603h4、および行r6に対して603h6が、3つのDQデータレジスタおよび1つのDQSレジスタに連結される、パターンを提供する。言い換えると、通常モードでは、DQSレジスタは、1つおきの行にのみ存在する。より一般的には、少なくとも1つのタイプのレジスタが、通常モード行の全部ではないが、一部に存在する。冗長性は、例証される実施形態では、ある行内のバッファ回路から、別の行内のIOレジスタ回路DQまたはDQSに、冗長モード経路61aを提供し、ある行内のDQSレジスタ回路から、別の行内の行ルーティングインターフェースに、付加的冗長モード経路62aを提供することによって、処理される。例えば、行r2が欠陥がある場合、冗長モードは、以下のように実装される。選択回路他の図に示されるが、図6に別個に示されない、選択回路実施例は、ルーティングが、以下の6112cとD2fとの間と、6112dとD3aならびに6112dとS3との間と、6112eとD3bとの間と、6112fとD3cとの間と、6113aとD3dとの間と、6113bとD3eとの間と、6113cとD3fとの間と、6113dとD4aならびに6113dとS4との間と、6113eとD4bとの間と、6113fとD4cとの間と、6114aとD4dとの間と、6114bとD4eとの間と、6114cとD4fとの間と、6114dとD5aならびに6114dとS5と、6114eとD5bとの間におけるIOバッファ対回路とIOレジスタ回路との間で使用されるように、冗長モード経路61a通常モード経路61ではなくを選択するように構成される。このように、行r2欠陥がある行から予備行rsへの行は、各行が、その上の行に代わり、予備IOレジスタ回路D4f、D5a、D5b、およびS5が、冗長モードにおいて利用されるように、下方シフトする。さらに、DQSレジスタは、すべての行に存在しないため、付加的選択回路他の図に示されるが、図6に別個に示されない、選択回路実施例は、ルーティングインターフェース603h3とDQSレジスタS3との間と、ルーティングインターフェース603h5とDQSレジスタS4との間と、ルーティングインターフェース603hsとDQSレジスタS5との間におけるDQS回路と水平行ルーティングインターフェースとの間のルーティングに対して、冗長モード経路62a対応する通常モード経路62ではなくを選択するように構成される。関連DQ回路例えば、D2f、D3a、D3b、D3c、D3d、D3f、D4a、D4b、D4c、D4d、およびD4eと対応する行ルーティングインターフェース例えば、行ルーティング603h3、603h4、603h5、および603h6との間の接続に対して、DQ回路のパターンは、行から行各行は、3つ有するへと同一であるため、同一経路61が、通常および冗長モードで使用されることに留意されたい。したがって、行から行へと変化するDQS回路のパターンのみ、DQS回路と行ルーティングインターフェースとの間に余剰選択回路および冗長モード経路を必要とする。代替実施形態では、予備IOレジスタ回路は、効果的に、2行高くあって、したがって、IOレジスタを2行下方シフトさせ、修復を達成し、行から行へとDQおよびDQSレジスタのパターンを維持することを可能にするように提供されてもよい。しかしながら、そのような実施形態は、行ルーティングインターフェースへのDQSおよびDQ接続両方を関連する対応する行までシフトさせるために、付加的選択回路および冗長モード経路を要求するであろう。そのような代替は、概念的により単純である場合があるが、図6に例証される実施形態より多くのルーティングリソースを要求するであろう。本発明のいくつかの実施形態は、行ベースの冗長方式水平ルーティングは、概して、行の方向においてルーティングし、垂直ルーティングは、概して、複数の行に及ぶように配向される、および/または列の方向にルーティングするを有する、プログラマブル論理素子の文脈において説明されるが、本発明は、列ベースの冗長方式を使用するプログラマブル論理素子にも同等に適用可能である。行および列の用語は、素子の配向に相対的であるため、相互に垂直な行および列を有する典型的素子では、素子を単に90度ルーティングすることによって、用語行および列を互換してもよい。さらに、用語行および列は、典型的には、項目の直線配設と関連付けられるが、代替実施形態は、必ずしも、本発明の精神および範囲から逸脱することなく、湾曲または部分的に湾曲である、あるいは時折急激な方向転換または間隙を有する、あるいはICの領域全体に及ばない、行または列配設を採用してもよい。可変配向のそのような行を含む素子は、依然として、本発明の範囲内である、冗長方式を有してもよい。さらに、本発明のいくつかの実施形態は、素子のコア論理領域または複数の領域が、行ベースまたは、列ベースの冗長方式を有していない場合でも、周辺内または、内側IO領域内に、IO回路の修復のためのIO冗長性を提供する。図7は、本発明の実施形態による、修復可能IO回路を伴う、PLD701を含む、例示的データ処理システム700を例証する。PLD701は、少なくともいくつかの修復可能IO回路を含む、少なくとも1つの周辺IO領域702を含む。例証を簡単にするために、修復可能IO回路を伴う、単一周辺IO領域のみ、示される。しかしながら、PLD701等のPLDは、例えば、素子の左側、上側、および/または下側周辺または内側IO行および/またはIO列上に、付加的修復可能IO領域を有してもよい。データ処理システム700は、以下の付加的構成要素のうちの1つ以上を含んでもよい:プロセッサ740、メモリ750、入/出力I/O回路720、ならびに周辺素子730および/または他の構成要素。これらの構成要素は、システムバス765によってともに連結され、エンドユーザシステム770内に含有される、回路基板760上に装着される。システム700等のデータ処理システムは、エンドユーザシステム770等の単一エンドユーザシステムを含んでもよく、またはデータ処理システムとして、協働する複数のシステムを含んでもよい。システム700は、コンピュータネットワーキング、データコンピュータネットワーキング、計測手段、動画処理、デジタル信号処理、あるいはシステム設計内でプログラマブルまたは再プログラマブル論理を使用する利点が望ましい任意の他の用途等、様々な用途において使用可能である。PLD701を使用して、種々の異なる論理関数を行うことが可能である。例えば、PLD701は、プロセッサ740と協働するまたは、代替実施形態では、PLD自体が、単独システムプロセッサとして作用してもよい、プロセッサまたはコントローラとして構成可能である。また、PLD701は、システム700内の共有リソースへのアクセスを調整する、アービタとして使用されてもよい。さらに別の実施例では、PLD701は、プロセッサ740と、システム700内の他の構成要素のうちの1つとの間のインターフェースとして構成可能である。システム700は、例示にすぎないことに留意されたい。一実施形態では、システム700は、デジタルシステムである。本明細書で使用されるように、デジタルシステムは、単なるデジタルシステムに限定されることが意図されるものではなく、また、デジタルおよびアナログサブシステムの両方を含む、混合システムも包含する。本発明は、特に、例証される実施形態に関して説明されたが、本開示に基づいて、種々の代替、修正、および適応が成されてもよく、それらは、本発明の範囲内であることを理解されるであろう。本発明は、最も実用的かつ好ましい実施形態と現在考えられるものに関して説明されたが、本発明は、開示される実施形態に限定されるものではなく、以下の請求項によってのみ限定されることを理解されたい。"