それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、前記半導体ピラーの周囲に設けられた電荷蓄積層と、前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、を備えたことを特徴とする半導体記憶装置。前記半導体ピラーの側面における前記トレンチの側面に対向する領域は、前記トレンチの側面に対して平行な平面であることを特徴とする請求項1記載の半導体記憶装置。前記積層方向から見て、前記半導体ピラーの外縁は、一対の円弧及び一対の線分によって構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とが、前記一方向に沿って交互に配列されており、前記半導体ピラーは、前記広幅部に配置されていることを特徴とする請求項3記載の半導体記憶装置。前記積層方向から見て、前記半導体ピラーの形状は矩形であることを特徴とする請求項1または2に記載の半導体記憶装置。それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第1のブロック及び絶縁性の第2のブロックに相分離させる工程と、前記第1のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。前記相分離させる工程において、各前記第1のブロックの形状はシリンダー状となり、前記第2のブロックの形状は前記複数の第1のブロックを包む形状となることを特徴とする請求項6記載の半導体記憶装置の製造方法。前記ホールを介して前記第2のブロックをエッチングする工程をさらに備えたことを特徴とする請求項7記載の半導体記憶装置の製造方法。前記トレンチの前記一方向における長さを、前記トレンチの前記積層方向及び前記一方向の双方に対して直交する方向における長さよりも長くし、前記トレンチの前記積層方向における長さを、前記トレンチの前記一方向における長さよりも長くすることを特徴とする請求項7または8に記載の半導体記憶装置の製造方法。前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とを、前記一方向に沿って交互に配列させることを特徴とする請求項7または8に記載の半導体記憶装置の製造方法。前記相分離させる工程において、前記第1のブロック及び前記第2のブロックは前記一方向に沿って交互に配列されることを特徴とする請求項6記載の半導体記憶装置の製造方法。前記相分離させる工程は、前記ジブロックコポリマーを加熱する工程を有することを特徴とする請求項6~11のいずれか1つに記載の半導体記憶装置の製造方法。前記第1のブロックは有機材料からなり、前記第2のブロックは無機材料からなることを特徴とする請求項6~12のいずれか1つに記載の半導体記憶装置の製造方法。前記絶縁膜及び前記導電膜は親水性であり、前記ジブロックコポリマーとして、疎水性である第1の分子、及び、親水性である第2の分子の共重合体を使用することを特徴とする請求項6~13のいずれか1つに記載の半導体記憶装置の製造方法。前記ジブロックコポリマーとして、ポリスチレン及びポリエチレンオキサイドの共重合体を使用することを特徴とする請求項6~14のいずれか1つに記載の半導体記憶装置の製造方法。本発明の目的は、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、前記半導体ピラーの周囲に設けられた電荷蓄積層と、前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、を備える。実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第1のブロック及び絶縁性の第2のブロックに相分離させる工程と、前記第1のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1a及びbは、本実施形態に係る半導体記憶装置を例示する断面図であり、aはシリコン基板の上面に対して平行な断面を示し、bはシリコン基板の上面に対して垂直な断面を示し、図2は、本実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。なお、図1bは、図1aに示すA-A’線による断面図である。図1a及びb並びに図2に示すように、本実施形態に係る半導体記憶装置1においては、シリコン基板10が設けられている。シリコン基板10には、メモリセルが形成されるメモリセル領域と、駆動回路が形成される周辺回路領域図示せずとが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。メモリセル領域においては、シリコン基板10上に絶縁膜11が設けられており、その上に導電膜12が設けられている。導電膜12上においては、それぞれ複数の絶縁膜14と導電膜15とが交互に積層されて、積層体MLが構成されている。なお、図1bにおいては、絶縁膜14及び導電膜15がそれぞれ3枚しか描かれていないが、実際にはより多くの絶縁膜14及び導電膜15が積層されていてもよい。積層体ML上には、絶縁膜16、導電膜17及び絶縁膜18がこの順に成膜されている。導電膜12、15及び17は、導電性材料、例えば不純物を含有するポリシリコンによって形成されている。一方、絶縁膜11、14、16及び18は、絶縁性材料、例えばシリコン酸化物によって形成されている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板10の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち各層の積層方向をZ方向とする。積層体ML、絶縁膜16及び導電膜17には、Y方向に延びるトレンチ20及び21が交互に形成されている。トレンチ20は、絶縁膜18、導電膜17、絶縁膜16及び積層体MLを貫通し、導電膜12に到達している。トレンチ21は、絶縁膜18の下部、導電膜17、絶縁膜16及び積層体MLにおける最下層の絶縁膜14を除く部分を貫通しているが、絶縁膜18の上部及び最下層の絶縁膜14は貫通していない。導電膜15は、トレンチ20及び21により、Y方向に延びる複数本の制御ゲート電極CGに分断されている。導電膜17は、トレンチ20及び21により、Y方向に延びる複数本の選択ゲート電極SGに分断されている。トレンチ20の形状は略直方体であり、深さd、すなわち、Z方向における長さが最も長く、長手方向の長さl、すなわち、Y方向における長さが2番目に長く、幅w、すなわち、X方向における長さが最も短い。すなわち、d>l>wである。トレンチ20内には、Z方向積層方向に延びる複数本のシリコンピラーSPが設けられている。シリコンピラーSPは、不純物が導入されたポリシリコンによって形成されている。各トレンチ20内において、シリコンピラーSPはY方向に沿って一列に等間隔に配列されている。各トレンチ20内に設けられたシリコンピラーSPの本数は、例えば3本である。シリコンピラーSPの形状は、中心軸がZ方向に延びる円柱において、この円柱の側部のうち、トレンチ20の内面に対向する2ヶ所の部分が、YZ平面状に切り落とされた形状である。すなわち、シリコンピラーSPの側面におけるトレンチ20の内面に対向する領域25は、YZ平面に対して平行であり、トレンチ20の側面に対して平行である。従って、Z方向から見て、シリコンピラーSPの外縁は、一対の円弧及び一対の線分によって構成されている。導電膜12の上面には、長手方向をX方向とする略直方体形状の凹部12aが形成されており、凹部12aの内部には、不純物が導入されたポリシリコンからなる連結部材26が設けられている。連結部材26の形状はX方向を長手方向とする略直方体であり、その両端部は隣り合う2本のトレンチ20の底面において露出し、その中央部はトレンチ21の直下域に位置している。連結部材26の両端部の上面には、X方向において隣り合う2本のシリコンピラーSPの下端が連結されており、連結部材26は、この2本のシリコンピラーSPと一体的に形成されている。従って、この2本のシリコンピラーSPは、連結部材26を介して相互に接続されている。1本の連結部材26の両端に接続された2本のシリコンピラーSPのうちの一方はソース線図示せずに接続され、他方はビット線図示せずに接続されている。ソース線は選択ゲート電極SG上に設けられ、Y方向に延びている。ビット線はソース線上に設けられ、X方向に延びている。シリコンピラーSPの周囲、すなわち、側面の全領域上、及び連結部材26の周囲には、メモリ膜30が設けられている。メモリ膜30においては、内側、すなわち、シリコンピラーSP及び連結部材26側から順に、トンネル層31、電荷蓄積層32及びブロック層33が積層されている。トンネル層31は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えばシリコン酸化物により形成されている。電荷蓄積層32は、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。ブロック層33は、半導体記憶装置1の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。この場合、メモリ膜30はONOoxidenitrideoxide膜である。従って、制御ゲート電極CG、メモリ膜30及びシリコンピラーSPにより、MONOS構造が構成されている。シリコンピラーSPは、メモリ膜30によって、導電膜12、制御ゲート電極CG及び選択ゲート電極SGから絶縁されている。また、トレンチ20内におけるメモリ膜30の相互間には、絶縁部材28が設けられている。絶縁部材28は、主としてシリコン酸化物によって形成されているが、絶縁膜11、14、16及び18とは異なる方法で形成された部材である。従って、絶縁部材28の組成はこれらの絶縁膜の組成とは若干異なっており、シリコン酸化物の他に、微量の有機成分の残渣を含有している。後述するように、例えば絶縁部材28は、ポリスチレン及びポリエチレンオキサイドの共重合体であるジブロックコポリマーのうち、ポリエチレンオキサイドが熱処理を受けることにより形成されたものである。一方、トレンチ21内には、YZ平面に沿った板状の絶縁部材29が設けられている。絶縁部材29は、例えば、シリコン窒化物によって形成されている。そして、半導体記憶装置1においては、シリコンピラーSPがチャネルとして機能し、制御ゲート電極CGがゲート電極として機能し、電荷蓄積層32が電子を蓄積することにより、シリコンピラーSPと制御ゲート電極CGとの最近接部分毎に、縦型のメモリトランジスタMTが形成される。半導体記憶装置1においては、複数のメモリトランジスタMTが、X方向、Y方向、Z方向に沿って、3次元的に配列されている。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図3~図13は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図である。先ず、図3a及びbに示すように、シリコン基板10を用意する。次に、このシリコン基板10の周辺回路領域図示せずに、駆動回路を構成するトランジスタ及び配線等を形成する。次に、例えばCVDchemicalvapordeposition:化学気相成長法により、シリコン基板10上にシリコン酸化物からなる絶縁膜11を形成し、その上に、不純物を含むポリシリコンからなる導電膜12を形成する。次に、図4a及びbに示すように、導電膜12上にレジスト膜41を形成する。次に、リソグラフィー技術により、レジスト膜41にX方向を長手方向とする短冊状の開口部41aを複数本形成する。開口部41aは、X方向及びY方向に沿って、マトリクス状に配列させる。次に、図5a及びbに示すように、レジスト膜41図4参照をマスクとしてドライエッチングを施すことにより、導電膜12の上部に、X方向を長手方向とする直方体形状の凹部12aを形成する。その後、アッシングを行い、レジスト膜41を除去する。次に、CVD法により、全面にシリコン窒化物を堆積させる。次に、ドライエッチングを施して、堆積させたシリコン窒化物のうち、導電膜12の上面上に堆積された部分を除去する。これにより、凹部12a内にシリコン窒化物からなる犠牲材42が埋め込まれる。次に、図6a及びbに示すように、導電膜12及び犠牲材42上に、シリコン酸化物からなる絶縁膜14と、ポリシリコンからなる導電膜15とを交互に形成する。これにより、積層体MLが形成される。次に、積層体ML上に、シリコン酸化物からなる絶縁膜16、ポリシリコンからなる導電膜17及びシリコン酸化物からなる絶縁膜18aをこの順に堆積させる。次に、絶縁膜18a上にレジスト膜43を形成する。次に、リソグラフィー技術により、レジスト膜43にY方向に延びる溝状の開口部43aを複数本形成する。次に、図7a及びbに示すように、レジスト膜43図6参照をマスクとしてドライエッチングを施し、絶縁膜18a、導電膜17、絶縁膜16及び積層体MLを選択的に除去する。このとき、積層体MLの最下層の絶縁膜14はエッチングせずに残留させる。これにより、積層体MLにおける最下層の絶縁膜14を除く部分、絶縁膜16、導電膜17及び絶縁膜18aに、Y方向に延びるトレンチ21が形成される。トレンチ21は、開口部43aの直下域において、犠牲材42におけるX方向中央部の直上域をつなぐような位置に形成される。その後、アッシングを行い、レジスト膜43を除去する。次に、図8a及びbに示すように、CVD法によりシリコン窒化物を堆積させる。次に、ドライエッチングを施し、堆積されたシリコン窒化物のうち、絶縁膜18a上に堆積された部分を除去する。これにより、トレンチ21内に、シリコン窒化物からなる絶縁部材29が埋め込まれる。次に、CVD法によりシリコン酸化物を堆積させて、絶縁膜18a上に絶縁膜18bを形成する。絶縁膜18a及び18bにより、絶縁膜18が形成される。次に、図9a及びbに示すように、絶縁膜18上にレジスト膜44を形成する。次に、リソグラフィー技術により、レジスト膜44にY方向に延びる開口部44aを形成する。開口部44aは、犠牲材42のX方向両端部の直上域をつなぐ位置に形成する。次に、図10a及びbに示すように、レジスト膜44図9参照をマスクとしてドライエッチングを施し、絶縁膜18、導電膜17、絶縁膜16及び積層体MLを選択的に除去する。これにより、開口部44aの直下域に、Y方向の延びるトレンチ20が形成される。トレンチ20の形状は略直方体とし、トレンチ20の幅wよりも長さlを長くし、長さlよりも深さdを長くする。すなわち、d>l>wとする。トレンチ20の底面においては、導電膜12及び犠牲材42が露出し、Y方向に沿って交互に配列される。これにより、導電膜17がトレンチ20及び21によって、複数本の選択ゲート電極SGに分断される。また、各導電膜15がトレンチ20及び21によって、複数本の制御ゲート電極CGに分断される。その後、アッシングを行い、レジスト膜44を除去する。次に、自己組織化技術により、トレンチ20内にシリンダー状円柱状のホールを形成する。以下、この方法を具体的に説明する。先ず、図11a及びbに示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ20内に埋め込む。ジブロックコポリマーとは、適当な条件下で相分離する2種類の高分子の重合体である。ジブロックコポリマーとしては種々の材料が使用可能であるが、本実施形態においては、ポリスチレンPSとポリエチレンオキサイドPEOとの重合体以下、PS-PEO重合体というを使用する。PS-PEO重合体においては、ポリスチレンPS基とポリエチレンオキサイドPEO基とが直鎖状に結合している。次に、例えば熱処理を施すことにより、ジブロックコポリマーを相分離させる。これにより、トレンチ20内において、ジブロックコポリマーであるPS-PEO重合体が、ポリスチレンPS基に由来するブロック46aと、ポリエチレンオキサイドPEO基に由来するブロック46bとに分離する。ブロック46aは有機材料からなり、ブロック46bは少量の有機材料の残渣が残留したシリコン酸化物、すなわち、ほぼ無機材料からなる。トレンチ20の内面は、シリコン酸化物からなる絶縁膜14、16及び18、シリコンからなる導電膜12、15及び17、並びに、シリコン窒化物からなる犠牲材42によって構成されており、全体として親水性である。一方、ポリエチレンオキサイドPEOは親水性であり、ポリスチレンPSは疎水性である。従って、親水性のトレンチ20の内面と親水性のポリエチレンオキサイドPEOとの界面エネルギーは、親水性のトレンチ20の内面と疎水性のポリスチレンPSとの界面エネルギーよりも低い。このため、各PS-PEO重合体においては、ポリエチレンオキサイドPEO基がトレンチ20の内面に結合し、ポリスチレンPS基は、PEO基の長さ分だけ、トレンチ20の内面から離隔した位置に配置される。この結果、ポリエチレンオキサイドPEO基に由来するブロック46bは、トレンチ20の内面に沿って凝集し、ポリスチレンPS基に由来するブロック46aは、トレンチ20の内面から一定の距離だけ離隔した位置に凝集する。このとき、トレンチ20のサイズ及び形状、PS-PEO重合体の全体の分子量、PEO基とPS基との比率、並びに、相分離のための熱処理条件等を選択することにより、ブロック46a及び46bの形状及び位置を制御することができる。例えば、PS-PEO重合体におけるPS基とPEO基との比率を選択することにより、ブロック46aの形状を制御できる。例えば、PS基とPEO基との比率が1:1程度であれば、ブロック46aとブロック46bとが交互に配列されたラメラ構造となる。PS基の比率がより少ないと、ブロック46aの形状はシリンダー状円柱形となる。PS基の比率が更に少ないと、ブロック46aの形状は球状となる。また、トレンチ20のサイズ及び形状等を選択することにより、ブロック46aの形成位置を制御することができる。従って、これらのパラメータを適切に選択すれば、ブロック46aを犠牲材42のX方向両端部の直上域において、Z方向に延びるシリンダー状に凝集させることができる。例えば、PS基の比率をPEO基の比率よりも小さくすることにより、ブロック46aの形状をシリンダー状とすることができる。このとき、シリンダー状のブロック46aの直径は、PS-PEO重合体の分子構造、例えばPS基の長さに起因した一定の値となる。また、上下方向Z方向において、ブロック46aの直径は均一となる。そして、PS-PEO重合体の分子構造を調整することにより、ブロック46aの直径を任意の値に制御することができる。1ヶ所のトレンチ20内にブロック46aは複数本形成され、ブロック46bはこの複数本のブロック46aを包み込むようにブロック20内に充填される。従って、ブロック46aはトレンチ20の内面には接していない。一例を挙げると、トレンチ20の深さdが300nmナノメートルであり、長さlが70nmであり、幅wが20nmである場合、PS-PEO重合体における全体の分子量を10000程度とし、PS基とPEO基の比率を1:2程度とし、相分離のための熱処理の温度を150~250°C程度とし、この熱処理の時間を数分間とすれば、PS基に由来するブロック46aの形状を、直径が10nm程度のシリンダー状とすることができる。次に、図12a及びbに示すように、フッ酸を用いたウェットエッチング、又はドライエッチングを施すことにより、ポリエチレンオキサイドPEOに由来するブロック46bをエッチバックし、ブロック46a図11参照の上面を露出させる。このとき、シリコン酸化物からなる絶縁膜18の露出面もある程度エッチングされる。次に、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ポリエチレンオキサイドPEO及びシリコン酸化物に対してポリスチレンPSを選択的にエッチングし、ブロック46a図12参照を除去する。これにより、ブロック46aが除去された後に、ホール47が形成される。ホール47はZ方向に延び、その上面は開口され、その底面にはブロック46bが残留している。また、ホール47はブロック46a毎に形成されるため、ホール47は各トレンチ20内に複数本形成される。このとき、ホール47の形状はブロック46aの形状によって決まるため、ホール47は、内面が垂直で直径が均一なシリンダー状円柱状となる。次に、図13a及びbに示すように、フッ酸を用いたウェットエッチングを施すことにより、ホール47を介して、ブロック46bをエッチングする。これにより、各ホール47の側面が後退して、その一部がトレンチ20の内面に到達すると共に、ホール47の底面が低下してトレンチ20の底面に到達する。この結果、ホール47の直径及び深さが増加すると共に、ホール47の形状が変化する。すなわち、Z方向から見て、ホール47の形状は、ブロック46bの側面からなる一対の円弧と、トレンチ20の側面からなる一対の線分によって構成される。また、ホール47の底面は犠牲材42によって構成される。次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール47を介して、シリコン窒化物からなる犠牲材42を除去する。これにより、導電膜12の凹部12aの内部が中空になり、凹部12a及びホール47からなるU字孔48が形成される。各U字孔48は、1ヶ所の凹部12a及びその両端部に連通された2本のホール47によって構成される。次に、図1a及びb並びに図2に示すように、CVD法により、U字孔48の内面上に、シリコン酸化物からなるブロック層33、シリコン窒化物からなる電荷蓄積層32、シリコン酸化物からなるトンネル層31をこの順に堆積させる。ブロック層33、電荷蓄積層32及びトンネル層31からなる積層膜が、メモリ膜30となる。次に、全面にポリシリコンを堆積させる。次に、ドライエッチングを施して、堆積させたポリシリコンのうち、絶縁膜18の上面上に位置する部分を除去する。これにより、U字孔48内にポリシリコンが埋め込まれて、凹部12a内に連結部材26が形成されると共に、ホール47内にシリコンピラーSPが形成される。このとき、ブロック46bが絶縁部材28となる。次に、絶縁膜18上に、ソース線図示せず及びビット線図示せずを含む上部配線構造を形成する。このようにして、本実施形態に係る半導体記憶装置1が製造される。次に、本実施形態の作用効果について説明する。本実施形態においては、半導体記憶装置1を製造する際に、積層体MLにトレンチ20を形成し、トレンチ20内にジブロックコポリマーを埋め込み、相分離させることにより、トレンチ20内にシリンダー状のブロック46aと、ブロック46aを囲むブロック46bとを形成している。そして、ブロック46aのみを除去することにより、ホール47を形成し、ホール47の内面上にメモリ膜30を形成し、ホール47の内部にシリコンピラーSPを形成している。これにより、メモリトランジスタMTが形成される。このとき、ブロック46aの形状は、ジブロックコポリマーの分子構造によって決定されるため、ブロック46aの直径は上下方向全体にわたって均一になり、従って、ホール47の直径も上下方向全体にわたって均一になる。すなわち、ホール47の側面のテーパ角がほぼ90°となる。これにより、上下方向全体にわたって、シリコンピラーSPの直径が均一になり、メモリ膜30の曲率も均一になる。この結果、ホール47のアスペクト比を高くしても、ホール47の上端部に形成されたメモリトランジスタMTと、ホール47の下端部に形成されたメモリトランジスタMTとの間で、特性が均一になる。また、本実施形態においては、自己組織化技術によってホール47を形成しているため、ホール47の形状安定性が高い。これによっても、メモリトランジスタMTの特性が均一になる。また、相分離後のブロック46a及び46bの形状は、ジブロックコポリマーを組成する高分子の比率に依存する。本実施形態においては、ジブロックコポリマーとしてPS-PEO重合体を使用し、PS基の比率をPEO基の比率よりも小さくしているため、ブロック46aの形状はシリンダー状となる。また、ジブロックコポリマーの相分離はトレンチ20の内面の影響を受けるため、ブロック46aの形成位置はトレンチ20の形状に依存する。本実施形態においては、トレンチ20の形状を略直方体とし、トレンチ20の深さdを長さl及び幅wよりも大きくし、長さlを幅wよりも大きくしている。すなわち、d>l>wとしている。これにより、トレンチ20内に埋め込まれたジブロックコポリマーの相分離は、トレンチ20の底面の影響を受けにくくなり、上下方向Z方向においては構造を持たなくなる。この結果、シリンダー状のブロック46aは、上下方向に延びる。また、トレンチ20の幅wよりも長さlを長くしているため、ブロック46aはトレンチ20の長手方向Y方向に沿って一列に配列される。更に、凹部12aに対するトレンチ20の相対的な位置を適切に選択することにより、ブロック46aを犠牲材42の直上域に配置させることができる。更に、本実施形態に係る半導体記憶装置1においては、積層体MLにトレンチ20を形成することにより、導電膜15を複数本の制御ゲート電極CGに分断している。そして、トレンチ20内の一部をホール47とし、ホール47の内面上にメモリ膜30を形成し、メモリ膜30上にシリコンピラーSPを設けている。これにより、メモリ膜30がシリコンピラーSPと制御ゲート電極CG導電膜15との間に配置され、メモリトランジスタMTが構成される。この結果、各シリコンピラーSPと各導電膜15との交差部分毎に、2つのメモリトランジスタMTが配置され、少なくとも2ビットの情報の記憶が可能となる。また、これらの2つのメモリトランジスタMT間で、シリコンピラーSPは共通なので、メモリトランジスタMT毎にシリコンピラーSPを設ける場合と比較して、集積度を高くすることができる。更にまた、本実施形態に係る半導体記憶装置1においては、積層方向Z方向から見て、シリコンピラーSPの外縁が一対の円弧及び一対の線分によって構成されている。これにより、シリコンピラーSPの側面におけるトレンチ20の内面に対向する領域25が、トレンチ20の側面に対して平行な平面となる。このため、各メモリトランジスタMTにおいて、シリコンピラーSPと制御ゲート電極CGとの位置関係が平行平板状となり、電界が1ヶ所に集中しにくくなる。また、メモリ膜30内においても、膜厚方向において電界が均一に印加される。この結果、メモリトランジスタMTの動作が安定する。次に、本実施形態の比較例について説明する。図14及び図15は、本比較例に係る半導体記憶装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、図16a及びbは、本比較例に係る半導体記憶装置を例示する断面図であり、aはシリコン基板の上面に対して平行な断面を示し、bはaに示すA-A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。先ず、図3~図8に示す工程を実施する。次に、図14a及びbに示すように、絶縁膜18上にレジスト膜91を形成する。次に、リソグラフィ技術を用いて、レジスト膜91における犠牲材42のX方向両端部の直上域毎に、例えば円形の開口部91aを形成する。これにより、レジスト膜91にホールパターンを形成する。次に、図15a及びbに示すように、レジスト膜91図14参照をマスクとしてドライエッチングを施すことにより、絶縁膜18、導電膜17、絶縁膜16及び積層体MLを選択的に除去する。この結果、開口部41aの直下域に、犠牲材42図14参照まで到達するホール92が形成される。このエッチング工程においては、特にシリコン酸化物からなる絶縁膜18、16及び14を垂直に加工することが難しく、ホール92の側面は不可避的に傾斜してしまう。このため、ホール92は下方に向かうほど細くなる。その後、アッシングを行い、レジスト膜91を除去する。次に、高温の燐酸を用いてウェットエッチングを行い、ホール92を介して、犠牲材42図14参照を除去する。これにより、X方向において隣り合う2本のホール92が、導電膜12の凹部12aを介して連結され、U字孔93となる。次に、図16a及びbに示すように、前述の第1の実施形態と同様に、CVD法により、U字孔93の内面上に、ブロック層33、電荷蓄積層32及びトンネル層31を堆積させる。これにより、メモリ膜30が形成される。次に、U字孔93内にポリシリコンを埋め込んで、シリコンピラーSP及び連結部材26を形成する。このようにして、本比較例に係る半導体記憶装置が製造される。本比較例においては、図15a及びbに示す工程において、ドライエッチングによりホール92を形成している。しかしながら、この場合、ホール92の側面は不可避的に傾斜してしまい、ホール92の直径は、下方に向かうほど小さくなる。その理由の一つとして、ドライエッチングに用いるイオンの入射角度のばらつきが挙げられる。例えば、イオンの入射角度が垂直方向Z方向に対して5°傾斜している場合、ホール92のアスペクト比が11.5{=1/tan5°}を超えると、ホール92の底面にはイオンが直接到達しなくなり、一度ホール92の側面に衝突して反射されたイオンのみが到達するようになる。このため、以後のエッチングにおいては、ホール92の底面に直接到達するイオンの数が減少してしまい、垂直な加工が困難になる。例えば、レジスト膜91の開口部91aの直径を30nmナノメートルとし、深さが1μmミクロンのホール92を形成しようとすると、アスペクト比は30を超える。この場合は、上述の理由によってエッチングが困難になり、ホール92は下方に向かうほど細くなってしまう。この結果、積層体MLの下部に形成されたメモリトランジスタMTにおいては、上部に形成されたメモリトランジスタMTと比較して、シリコンピラーSPが細くなり、メモリ膜30の曲率が大きくなる。これにより、形成される位置によって、メモリトランジスタMTの電荷蓄積量に差が生じてしまう。従って、本比較例に係る半導体記憶装置においては、形成される位置に応じてメモリトランジスタMTの特性がばらついてしまい、半導体記憶装置全体の特性が低くなる。これに対して、前述の第1の実施形態に係る半導体記憶装置1においては、自己組織化技術によりホール47を形成しているため、ホール47のアスペクト比を高くしても、直径を均一にすることができる。この結果、メモリトランジスタMTの特性を均一にすることができ、半導体記憶装置1全体の特性が高くなる。なお、上述のような3次元構造の半導体記憶装置において要求されるホールのテーパー角のバラツキは、以下のように計算することができる。電荷蓄積層32の表面積のばらつきを10以下とするためには、ホールの直径のばらつきも10以下とする必要がある。従って、例えば、ホールの長短部の直径が30nmである場合には、下端部の直径は27nm以上とする必要がある。ホールの深さを1μmとすると、ホールの側面のテーパー角は、89.9°{=tan-11000/1.5}以上である必要があり、ほぼ垂直であることが必要である。このような加工をエッチングによって実現することは極めて困難であるが、自己組織化技術を用いれば容易である。また、本比較例においては、リソグラフィー及びドライエッチングによってホール92を形成しているため、Z方向から見たホール92の形状が、真円からずれる場合がある。ホール92の形状が真円からずれると、ホール92の内面、メモリ膜30及びシリコンピラーSPの外面において曲率が高い部分が発生し、この部分に電界が集中する可能性がある。この結果、データの書き込み時及び読み出し時における動作のばらつきが大きくなる。また、メモリ膜30が円筒状に形成されているため、外側のブロック層33と比較して、内側のトンネル層31に印加される電界が強くなる。これに対して、第1の実施形態においては、ホール47の形状はジブロックコポリマーの分子構造によって決まるため、分子レベルで均一になる。これにより、書き込み/読み出し時の動作のばらつきが抑えられる。また、メモリトランジスタMTにおいて電界が印加される部分の構造は平面状であるため、電界が集中しにくい。更に、本比較例においては、トレンチ20図1参照が形成されていないため、導電膜15がトレンチ20によってシリコンピラーSPの両側に分断されることがない。このため、各シリコンピラーSPと各導電膜15との交差部分毎に、1つのメモリトランジスタMTしか形成されない。この結果、前述の第1の実施形態と比較して、情報の記憶密度が半分になる。次に、第2の実施形態について説明する。図17a及びbは、本実施形態に係る半導体記憶装置を例示する断面図であり、aはシリコン基板の上面に対して平行な断面を示し、bはaに示すA-A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。図17a及びbに示すように、本実施形態に係る半導体記憶装置2は、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、トレンチ20の両側面において、トレンチ20の内部に向けて突出したガイド51が形成されている点が異なっている。ガイド51は、積層体ML、絶縁膜16、導電膜17及び絶縁膜18が残留することにより、形成されている。ガイド51は、Y方向に沿って周期的に配列されており、その配列の位相は、トレンチ20の両側面間で同一である。これにより、トレンチ20におけるガイド51が設けられている部分は、相対的に幅が狭い狭幅部52aとなっている。一方、トレンチ20におけるガイド51が設けられていない部分は、相対的に幅が広い広幅部52bとなる。各トレンチ20においては、Y方向に沿って、狭幅部52aと広幅部52bとが交互に配列されている。そして、シリコンピラーSP及びメモリ膜30は、広幅部52b内に配置されている。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図18は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、aは平面図であり、bはaに示すA-A’線による断面図である。先ず、図3~図10に示す工程を実施する。このとき、図18a及びbに示すように、レジスト膜44のパターンを調整して、トレンチ20の両側面に、トレンチ20の内部に向けて突出したガイド51を形成する。ガイド51は、トレンチ20の長手方向Y方向に沿って周期的に配列させ、且つ。トレンチ20の両側面間において、配列の位相を一致させる。これにより、トレンチ20においては、その長手方向Y方向に沿って、両側にガイド51が形成され相対的に幅が狭い狭幅部52aと、ガイド51が形成されておらず相対的に幅が広い広幅部52bとが、交互に配列される。次に、前述の第1の実施形態と同様に、トレンチ20の内部にジブロックコポリマーを埋め込み、相分離させる。このとき、親水性のブロック46bは、ガイド51を含むトレンチ20の内面に沿って形成され、疎水性のブロック46aは、ガイド51を含むトレンチ20の内面から所定の距離だけ離隔した位置に形成されるため、ブロック46aは、広幅部52bの中央部において、Z方向に延びるシリンダー状に形成される。以後、前述の第1の実施形態と同様に、図12及び図13に示す工程を実施する。これにより、シリコンピラーSP及びメモリ膜30は、トレンチ20の広幅部52b内に配置される。本実施形態によれば、トレンチ20の内面にガイド51を設けることにより、ブロック46aの形状及び位置を確実に制御することができる。これにより、シリコンピラーSP及びメモリ膜30の形状及び位置を、確実に制御することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図19a及びbは、本実施形態に係る半導体記憶装置を例示する断面図であり、aはシリコン基板の上面に対して平行な断面を示し、bはaに示すA-A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。図19a及びbに示すように、本実施形態に係る半導体記憶装置3は、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、Z方向から見て、シリコンピラーSPの形状が矩形であり、メモリ膜30の形状が枠状である点が異なっている。トレンチ20内におけるメモリ膜30の相互間には、例えばシリコン酸化物を含む絶縁部材28が設けられている。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図20及び図21は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、aは平面図であり、bはaに示すA-A’線による断面図である。先ず、図3~図10に示す工程を実施する。次に、図20a及びbに示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ20内に埋め込む。ジブロックコポリマーには、例えば、PS-PEO重合体を使用する。このとき、本実施形態においては、PS基とPEO基の比率を1:1程度とする。次に、加熱処理を行うことにより、PS-PEO重合体を相分離させる。このとき、分離後の相構造は、トレンチ20の長手方向Y方向に沿って、PS基に由来するブロック46aと、PEO基に由来するブロック46bとが交互に配列されたラメラ構造となる。ブロック46a及び46bの形状は、いずれも、Z方向に延びる四角柱形である。従って、Z方向から見て、ブロック46a及び46bの形状はいずれも矩形である。また、Z方向において、ブロック46a及び46bのそれぞれのサイズは均一である。更に、ブロック46a及び46bは、いずれもトレンチ20の側面及び底面に接しており、ブロック46a及び46bの上面は露出している。次に、図21a及びbに示すように、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ブロック46aを除去する。これにより、ブロック46aを除去した後に、ホール61が形成される。ホール61はZ方向に延び、その上面は開口され、その底面には犠牲材42が露出し、その側面の一部にはトレンチ20の側面が露出している。ホール61の形状はブロック46aの形状によって決まるため、ホール61は、内面が垂直で幅が均一な四角柱形となる。次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール61を介して、犠牲材42を除去する。これにより、導電膜12の凹部12aの内部が中空になり、凹部12a及びホール61からなるU字孔62が形成される。各U字孔62は、1ヶ所の凹部12a及びその両端部に連通された2本のホール61によって構成される。次に、図19a及びbに示すように、CVD法により、U字孔62の内面上に、ブロック層33図2参照、電荷蓄積層32図2参照、トンネル層31図2参照をこの順に堆積させて、メモリ膜30を形成する。Z方向から見て、メモリ膜30の形状は枠状となる。次に、U字孔62の内部にポリシリコンを埋め込むことにより、凹部12a内に連結部材26を形成すると共に、ホール61内にシリコンピラーSPを形成する。Z方向から見て、シリコンピラーSPの形状は矩形となる。また、残留したブロック46bが絶縁部材28となる。次に、絶縁膜18上に、ソース線図示せず及びビット線図示せずを含む上部構造を形成する。このようにして、本実施形態に係る半導体記憶装置3が製造される。本実施形態によれば、PS-PEO重合体の層分離後のブロック構造をラメラ構造とすることにより、ブロック46aを、トレンチ20の側面及び底面に接し、上面が露出するように形成することができる。これにより、ブロック46aを除去するだけでホール61を形成することができ、ブロック46aを除去する工程の前後において、ブロック46bをエッチングする必要がない。この結果、半導体記憶装置3の製造工程を簡略化することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。なお、前述の各実施形態においては、ジブロックコポリマーとして、ポリスチレンPS及びポリエチレンオキサイドPEOの共重合体を使用する例を示したが、これには限定されない。ジブロックコポリマーとしては、相分離させることにより2種類以上のブロックに分離し、少なくとも1種のブロックが均一な太さでZ方向に延びる形状となり、適当な方法により、このZ方向に延びるブロックを除去できるような材料であればよい。このとき、残留させるブロックが絶縁性であり、デバイス材料として安定であれば、このブロックをそのまま、メモリ膜同士を分離する絶縁部材として使用することができる。これらの点から言えば、除去されるブロックは有機材料からなり、残留させるブロックは無機材料からなることが好ましい。但し、残留させるブロックがデバイス材料として不適当なものである場合には、メモリ膜及びシリコンピラーを形成した後、このブロックを他の絶縁材料で置き換えることもできる。以上説明した実施形態によれば、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。