センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサ。前記稼働制御部は、前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御する請求項1に記載のセンサ。前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させる請求項1に記載のセンサ。前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させる請求項1に記載のセンサ。前記データ生成判定部は、前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定する請求項1に記載のセンサ。センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップを含むセンシング方法。しかしながら、上述の規格は、CPU間のインタフェースなど、より汎用的なインタフェース規格として作られていることもあって、イメージセンサ-DSP間のインタフェースとしては冗長な機能が多い。仮に、イメージセンサ-DSP間のインタフェースにこれらの規格を採用するとした場合、イメージセンサ-DSP間のインタフェースとしては不要な機能をも実装する必要があり、回路面積、消費電力、実装コストが増加してしまう。特に、伝送エラー対策用の回路を実装することの影響が大きい。例えば、伝送エラー対策用の回路の回路として、伝送エラーの訂正のための符号としてECCErrorCorrectingCode/CRCCyclicRedundancyCheckの生成を行う回路が設けられる場合、当該回路での消費電力が負担となる。本技術はこのような状況に鑑みて開示するものであり、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができるようにするものである。本技術の一側面は、センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサである。前記稼働制御部は、前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御するようにすることができる。前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させるようにすることができる。前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させるようにすることができる。前記データ生成判定部は、前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定するようにすることができる。本技術の一側面は、センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップを含むセンシング方法である。本技術の一側面においては、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報が生成され、前記データフォーマットに挿入される所定のデータを生成中であるか否かが判定され、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働が制御される。本技術によれば、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができる。以下、図面を参照して、ここで開示する技術の実施の形態について説明する。図1は、本技術を適用したCMOSイメージセンサの構成例を示すブロック図である。このCMOSイメージセンサ10は、例えば、デジタルカメラなどに設けられ、画像を撮像するものとされる。同図の例では、CMOSイメージセンサ10が、PLLPHYブロック21、センサデジタルブロック22、およびピクセルブロック23により構成されている。PLLPHYブロック21は、主に位相同期回路PLLPhaselockedloopと分周器によって構成され、センサデジタルブロック22の内部のクロック生成ユニットに供給される所定の周波数の信号を生成する。センサデジタルブロック22は、例えば、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成し、図示せぬDSPなどに供給するようになされている。センサデジタルブロック22により生成されるフレームは、例えば、CMOSイメージセンサにより撮像された画像を処理するDSPに供給される。ピクセルブロック23は、光電変換素子などを有して構成され、撮像した光に対応する信号をセンサデジタルブロック22に出力するようになされている。図2は、図1に示されるCMOSイメージセンサ10の一部をより詳細に説明する図である。すなわち、図2には、図1におけるPLLPHYブロック21、および、センサデジタルブロック22の詳細な構成が示されている。なお、図2に示される構成例は従来のものとされ、本技術に係る構成例については後述する。図2に示されるように、PLLPHYブロック21は、PLLユニット31、および、PHYアナログユニット32により構成されている。また、センサデジタルブロック22は、PHYロジックユニット34、および、センサコントロールユニット35により構成されている。この例では、PLLユニット31の発信器41x16から出力される信号が、分周器42Div124と、PHYアナログユニット32の分周器51Div14に供給されている。また、分周器42から出力される信号は、イネーブル43Enableを介して、PHYアナログユニット32の分周器52-1乃至分周器52-8Div15に供給されている。また、PHYアナログユニット32の分周器51から出力される信号は、クロック生成ユニット33の分周器61-1Div12に供給される。PHYアナログユニット32の分周器52-1乃至分周器52-8から出力される信号は、それぞれPHYロジックユニット34の端子74-1乃至端子74-8に供給される。さらに、PHYアナログユニット32の分周器52-1から出力される信号は、PHYロジックユニット34の端子73-3にも供給される。端子73-3に供給される信号は、PHYロジッククロックと称される。クロック生成ユニット33の分周器61-1から出力される信号は、分周器61-2に供給されるとともにイネーブル62-1を介してPHYロジックユニット34の端子73-1に供給される。端子73-1に供給される信号は、リンクロジッククロックと称される。クロック生成ユニット33の分周器61-2から出力される信号は、イネーブル62-2を介してPHYロジックユニット34の端子73-2に供給される。端子73-2に供給される信号は、ゲーテッドクロックと称される。PHYロジックユニット34のCRC回路71は、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成する際に、当該フレームに格納されるパケットのヘッダ情報に含まれるCRCCyclicRedundancyCheckの生成を行う回路とされる。PHYロジックユニット34のECC回路72は、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成する際に、当該フレームに格納されるパケットのヘッダ情報に含まれるECCErrorCorrectingCodeの生成を行う回路とされる。図3は、センサデジタルブロック22により生成されるフレームの構成例を示す図である。このフレームは、例えば、CMOSイメージセンサ10とDSPとの間で1フレームの画像データを伝送するのに用いられる。図3の左端に示されるStartCodeから、同図の右端に示されるIdleCodeまでのそれぞれのデータが当該フレームに格納される。そしてこのフレームには、パケット101が格納される。パケット101は、PacketHeader、DataPayload、およびFooterにより構成されている。PacketHeaderは、パケット101のヘッダ情報とされる。DataPayloadは、パケット101のペイロードとされる。パケット101のペイロードには、例えば、CMOSイメージセンサ10により撮像された画像のデータの1ラインを構成する画素のデータが格納される。例えば、1フレームの画像のデータ全体の伝送は、複数のパケットを用いて行われることになる。Footerは、パケット101のフッタ情報とされ、オプションで付加されるFooterが付加されない場合もある。図4は、図3に示されるパケット101の構成例を示す図である。同図に示されるように、パケット101のPacketHeaderは、6バイトのHeaderと2バイトのCRCの組み合わせが3回繰り返して挿入された24バイトのデータとして構成されている。そして、PacketHeaderの先頭の6バイトを除く18バイトのデータがECCとして用いられる。ここで、CRCは、例えば、DataPayloadとして挿入されたデータの誤り検出符号として演算された値とされる。また、Headerには、例えば、DataPayloadとして挿入されたデータに対応する画像のデータのラインの位置を識別するための情報などが含まれる。また、図4の例では、オプションであるFooterがパケット101に付加されており、2バイトのCRCがFooterとして挿入されている。図4に示されるCRCは、図2のCRC回路71により生成され、図4に示されるECCは、図2のECC回路72により生成される。図2のPHYロジックユニット34のCRC回路71およびECC回路72は、いずれも伝送エラー対策用の回路とされ、PHYロジッククロックによって動作する。すなわち、PHYロジックユニット34の端子73-3にPHYロジッククロックが供給されると、CRC回路71およびECC回路72がそれぞれ稼働するようになされている。また、図2において、端子74-1乃至端子74-8に対応して設けられた8つのイネーブルが示されている。そして、これら8つのイネーブルの出力とともに、端子74-1乃至端子74-8に供給されたクロックを出力する端子75-1乃至端子75-8が設けられている。例えば、PHYロジックユニット34の端子75-1乃至端子75-8に接続される信号線によって、CMOSイメージセンサ10とDSPとの間の伝送路が構成されることになる。この伝送路は、レーンLaneとも称される。図2のセンサコントロールユニット35は、例えば、図示せぬユーザインタフェースとの間での制御信号の送受信を制御するユニットとされる。3線シリアル通信回路81は、ユーザインタフェースから供給されるパラメータに対応する制御信号を出力してPHYロジックユニット34に供給するようになされている。上述したように、PHYロジックユニット34のCRC回路71およびECC回路72は、端子73-3にPHYロジッククロックが供給されると稼働する。しかしながら、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされない場合もある。図2に示される構成の場合、このような場合であっても、常に端子73-3にPHYロジッククロックが供給されることになる。CRC回路71およびECC回路72が稼働すると、スイッチング電流、リーク電流などが発生するため消費電力が増加することになる。このような消費電力を効果的に抑制する技術が期待されていた。そこで本技術では、CRCとECCが必要とされない場合、消費電力を効果的に抑制することができるようにする。図5は、本技術の一実施の形態に係る構成例を示す図であって、図1に示されるCMOSイメージセンサ10の一部をより詳細に説明する図である。図5において、図2と対応する部分には同一の符号が付されており、これらは図2の場合と同様の機能を有するものなので詳細な説明は省略する。図5の例では、図2の場合と異なり、PHYロジックユニット34にパワーセーブ制御回路76が設けられている。また、図5の例では、図2の場合と異なり、センサコントロールユニット35にクロック制御回路82が設けられている。さらに、図5の例では、図2の場合と異なり、クロック生成ユニット33にイネーブル62-3およびイネーブル62-4が設けられている。図5の構成の場合、CRC回路71は、イネーブル62-3を介して供給される制御クロックに基づいて稼働するようになされている。すなわち、イネーブル62-3によって制御クロックが供給されると、CRC回路71が稼働し、イネーブル62-3によって制御クロックの供給が停止されると、CRC回路71も停止する。また、図5の構成の場合、ECC回路72は、イネーブル62-4を介して供給される制御クロックに基づいて稼働するようになされている。すなわち、イネーブル62-4から制御クロックが供給されると、ECC回路72が稼働し、イネーブル62-4によって制御クロックの供給が停止されると、ECC回路72も停止する。パワーセーブ制御回路76は、3線シリアル通信回路81から供給される制御信号に基づいて、後述するように、PHYロジックユニット34での処理プロセスに対応する制御信号をクロック制御回路82に出力する。パワーセーブ制御回路76は、例えば、3線シリアル通信回路81から供給される制御信号に基づいて、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされるか否かを判定する。CRCとECCが必要ではないと判定された場合、パワーセーブ制御回路76は、次のように動作する。パワーセーブ制御回路76は、例えば、PHYロジックユニット34での処理プロセスを監視するようになされている。すなわち、パワーセーブ制御回路76は、PHYロジックユニット34において、例えば、図4に示されるパケット101の生成が完了したか否かを検出するようになされている。すなわち、図4に示されるCRCとECCの生成が完了し、パケット101の生成が完了したか否かが検出される。上述したように、図4に示されるCRCは、例えば、DataPayloadとして挿入されたデータの誤り検出符号として演算された値とされ、ECCは、3つのCRCと2つのHeaderを組み合わせて構成される。従って、CRC回路71およびECC回路72によって、図4に示されるCRCとECCが生成された場合、1つのパケット101に挿入すべきデータの生成はすべて完了したことになり、1つのパケットの生成が完了する。その後、次のパケットのDataPayloadとして挿入されるデータなどが全て取得されると、CRC回路71およびECC回路72は、次のパケットのCRCとECCの生成を開始することになる。パワーセーブ制御回路76は、例えば、パケット101を生成中であるか否かを検出し、パケット101を生成中である場合、その旨を表す制御信号制御信号Aをクロック制御回路82に出力するようになされている。また、パケット101を生成中ではない場合例えば、次のパケットに挿入すべきデータに対応する信号の供給を待っている状態、パワーセーブ制御回路76は、その旨を表す制御信号制御信号Bをクロック制御回路82に出力するようになされている。一方、例えば、3線シリアル通信回路81から供給される制御信号に基づいて、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要と判定された場合、パワーセーブ制御回路76は、次のように動作する。すなわち、CRCとECCが必要と判定された場合、パワーセーブ制御回路76は、CRCとECCが必要であることを表す制御信号制御信号Cをクロック制御回路82に出力するようになされている。クロック制御回路82は、パワーセーブ制御回路76から出力される制御信号に基づいて、イネーブル62-3およびイネーブル62-4を制御する。クロック制御回路82は、パワーセーブ制御回路76からパケット101を生成中であることを表す制御信号制御信号Aが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させる。また、クロック制御回路82は、パワーセーブ制御回路76からパケット101を生成中ではないことを表す制御信号制御信号Bが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72への制御クロックの供給を停止させる。さらに、クロック制御回路82は、パワーセーブ制御回路76からCRCとECCが必要であることを表す制御信号制御信号Cが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させる。このようにすることで、例えば、CRC回路71およびECC回路72が稼働している場合、3線シリアル通信回路81からCRCとECCが必要ではない旨の制御信号が供給されたとき、パケット101が生成されたことを待って、制御クロックの供給が停止されるようにすることができる。例えば、パケット101を生成中に制御クロックの供給を停止して、CRC回路71およびECC回路72を停止させると、パケット101に挿入されるデータに不整合が生じる。このような不整合が生じた場合、DSPにおける処理が正常に終了しないことになる。このため、パケット101が生成されたことを待って、制御クロックの供給が停止されるようにする必要がある。上述した例では、CRC回路71およびECC回路72が稼働している状態から、CRC回路71およびECC回路72を停止させることを前提としたものである。しかし、CRC回路71およびECC回路72が停止している状態から、CRC回路71およびECC回路72を稼働させる場合もある。例えば、CRC回路71およびECC回路72が停止している状態からCRC回路71およびECC回路72を稼働させる場合も、やはりパケット101が生成されたことを待って、制御クロックの供給が開始されるようにする必要がある。パケット101を生成中に制御クロックの供給を開始して、CRC回路71およびECC回路72を稼働させると、パケット101に挿入されるデータに不整合が生じ、DSPにおける処理が正常に終了しないことになるからである。例えば、CRC回路71およびECC回路72が既に停止している場合、パワーセーブ制御回路76は、例えば、3線シリアル通信回路81から供給される制御信号に基づいて、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされるか否かを判定する。CRCとECCが必要と判定された場合、パワーセーブ制御回路76は、次のように動作する。パワーセーブ制御回路76は、例えば、パケット101を生成中であるか否かを検出し、パケット101を生成中である場合、その旨を表す制御信号制御信号Dをクロック制御回路82に出力するようになされている。また、パケット101を生成中ではない場合、パワーセーブ制御回路76は、その旨を表す制御信号制御信号Eをクロック制御回路82に出力するようになされている。一方、例えば、3線シリアル通信回路81から供給される制御信号に基づいて、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要ではないと判定された場合、パワーセーブ制御回路76は、次のように動作する。すなわち、CRCとECCが必要と判定された場合、パワーセーブ制御回路76は、CRCとECCが必要ではないことを表す制御信号制御信号Fをクロック制御回路82に出力するようになされている。クロック制御回路82は、パワーセーブ制御回路76からパケット101を生成中であることを表す制御信号制御信号Dが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させないようにする。また、クロック制御回路82は、パワーセーブ制御回路76からパケット101を生成中ではないことを表す制御信号制御信号Eが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72への制御クロックの供給を開始させる。さらに、クロック制御回路82は、パワーセーブ制御回路76からCRCとECCが必要でないことを表す制御信号制御信号Fが出力されている場合、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させないようにする。このようにすることで、例えば、CRC回路71およびECC回路72が既に停止している場合に、3線シリアル通信回路81からCRCとECCが必要である旨の制御信号が供給されたとき、パケット101が生成されたことを待って、制御クロックの供給を開始させるようにすることができる。本技術によれば、上述のように適切なタイミングで制御クロックの供給を停止させることができ、例えば、DSPなどの動作に影響を与えることなく、CRC回路71およびECC回路72を停止させることができる。従って、本技術によれば、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができる。次に、図6のフローチャートを参照して、本技術を適用したCMOSイメージセンサにおけるクロック供給制御処理の例について説明する。この処理は、例えば、CRC回路71およびECC回路72が稼働しているとき実行される。ステップS21において、パワーセーブ制御回路76は、例えば、3線シリアル通信回路81から供給される制御信号をチェックする。ステップS22において、パワーセーブ制御回路76は、ステップS21の処理の結果、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされるか否かを判定する。ステップS22において、CRCとECCが必要ではないと判定された場合、処理は、ステップS23に進む。ステップS23において、パワーセーブ制御回路76は、パケット101を生成中であるか否かを判定する。ステップS23において、パケット101を生成中であると判定された場合、ステップS23の処理が繰り返される。なお、このとき、上述したように、パワーセーブ制御回路76は、パケット101を生成中であることを表す制御信号をクロック制御回路82に出力する。そして、パワーセーブ制御回路76からパケット101を生成中であることを表す制御信号が出力されている場合、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させる。ステップS23において、パケット101を生成中ではないと判定された場合、処理は、ステップS24に進む。なお、このとき上述したように、パワーセーブ制御回路76は、パケット101を生成中ではないことを表す制御信号をクロック制御回路82に出力する。ステップS24において、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72への制御クロックの供給を停止させる。これにより、ステップS25において、CRC回路71およびECC回路72が停止される。一方、ステップS22において、ステップS21の処理の結果、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされた場合、ステップS23乃至ステップS25の処理は、スキップされる。なお、このとき、上述したように、パワーセーブ制御回路76は、CRCとECCが必要であることを表す制御信号をクロック制御回路82に出力する。また、パワーセーブ制御回路76からCRCとECCが必要であることを表す制御信号が出力されている場合、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させる。このようにして、CRC回路71およびECC回路72が稼働しているときのクロック供給制御処理が実行される。次に、図7のフローチャートを参照して、本技術を適用したCMOSイメージセンサにおけるクロック供給制御処理の別の例について説明する。この処理は、例えば、CRC回路71およびECC回路72が既に停止しているとき実行される。ステップS41において、パワーセーブ制御回路76は、例えば、3線シリアル通信回路81から供給される制御信号をチェックする。ステップS42において、パワーセーブ制御回路76は、ステップS41の処理の結果、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要とされるか否かを判定する。ステップS42において、CRCとECCが必要であると判定された場合、処理は、ステップS43に進む。ステップS43において、パワーセーブ制御回路76は、パケット101を生成中であるか否かを判定する。ステップS43において、パケット101を生成中であると判定された場合、ステップS43の処理が繰り返される。なお、このとき、上述したように、パワーセーブ制御回路76は、パケット101を生成中であることを表す制御信号をクロック制御回路82に出力する。そして、パワーセーブ制御回路76からパケット101を生成中であることを表す制御信号が出力されている場合、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させないようにする。ステップS43において、パケット101を生成中ではないと判定された場合、処理は、ステップS44に進む。なお、このとき上述したように、パワーセーブ制御回路76は、パケット101を生成中ではないことを表す制御信号をクロック制御回路82に出力する。ステップS44において、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72への制御クロックの供給を開始させる。これにより、ステップS45において、CRC回路71およびECC回路72が稼働される。一方、ステップS42において、ステップS41の処理の結果、センサデジタルブロック22が出力するデータにおいて、CRCとECCが必要ないと判定された場合、ステップS43乃至ステップS45の処理は、スキップされる。なお、このとき、上述したように、パワーセーブ制御回路76は、CRCとECCが必要ではないことを表す制御信号をクロック制御回路82に出力する。また、パワーセーブ制御回路76からCRCとECCが必要ではないことを表す制御信号が出力されている場合、クロック制御回路82は、イネーブル62-3およびイネーブル62-4を制御して、CRC回路71およびECC回路72に制御クロックを供給させないようにする。このようにして、CRC回路71およびECC回路72が既に停止しているときのクロック供給制御処理が実行される。なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。なお、本技術は以下のような構成も取ることができる。1センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサ。2前記稼働制御部は、前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御する1に記載のセンサ。3前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させる1または2に記載のセンサ。4前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させる1乃至3のいずれかに記載のセンサ。5前記データ生成判定部は、前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定する1乃至4のいずれかに記載のセンサ。6センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップを含むセンシング方法。