入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路と、前記クロック信号をカウントする第1カウンタ回路と、前記第1カウンタ回路の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路と、を備える表示装置駆動回路。前記ソース出力回路は、前記画像データを保持するメモリ部と、前記画像データと前記第1カウンタ回路の出力信号とを比較する第1の比較回路と、前記第1の比較回路の比較結果に応じた所定の充電期間に充電を行い、前記充電期間に基づいたソース電圧を出力するスイッチ回路と、を備える、請求項1に記載の表示装置駆動回路。前記クロック周期制御回路は、前記基準クロックをカウントする第2カウンタ回路と、前記階調値に対応した複数のテーブル値を保持するテーブル値用メモリ部と前記複数のテーブル値のうち1つを選択して出力するセレクタとを有するテーブル値出力回路と、前記第2カウンタ回路の出力信号と前記テーブル値出力回路の出力テーブル値とを比較する第2の比較回路と、前記第2の比較回路の比較結果及び前記基準クロックに基づいて、前記クロック信号を出力する信号出力回路と、前記クロック信号に基づき、前記テーブル値出力回路の前記セレクタを制御する第3カウンタ回路と、を備える、請求項1又は2に記載の表示装置駆動回路。請求項3に記載の第2カウンタ回路は、フィードバックされた前記クロック信号によりリセットされる、表示装置駆動回路。前記クロック周期制御回路は、前記基準クロックをカウントする第2カウンタ回路と、前記階調値に対応した複数のテーブル値を保持するテーブル値用メモリ部と前記複数のテーブル値のうち1つを選択して出力するセレクタとを有するテーブル値出力回路と、フィードバックされた前記クロック信号に応じて、前記テーブル値出力回路の出力テーブル値を順次加算する加算回路と、前記第2カウンタ回路の出力信号と前記加算回路の出力信号とを比較する第2の比較回路と、前記第2の比較回路の比較結果及び前記基準クロックに基づいて、前記クロック信号を出力する信号出力回路と、前記クロック信号に基づき、前記テーブル値出力回路の前記セレクタを制御する第3カウンタ回路と、を備える、請求項1又は2に記載の表示装置駆動回路。前記テーブル値用メモリ部に保持される前記複数のテーブル値のビット数は、前記階調値のビット数よりも小さい、請求項4又は5に記載の表示装置駆動回路。入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、前記クロック信号をカウントし、前記クロック信号のカウント値と画像データとに基づき、ソース電圧を出力する、表示装置の駆動方法。前記クロック信号を生成する際、前記階調値に対応した複数のテーブル値から1つを選択し、選択した前記テーブル値と前記基準クロックのカウント値とを比較し、比較結果に基づいて、前記クロック信号を生成する、請求項7に記載の表示装置の駆動方法。前記クロック信号を生成する際、前記階調値に対応した複数のテーブル値から1つを選択し、フィードバックされた前記クロック信号に応じて、選択した前記テーブル値を順次加算し、加算結果と前記基準クロックのカウント値とを比較し、比較結果に基づいて、前記クロック信号を生成する、請求項7に記載の表示装置の駆動方法。しかしながら、特許文献1にかかる液晶表示装置のデータドライバでは、表示階調数の増加に伴って、回路規模が著しく増大するという問題がある。その理由は、当該データドライバは、CR時定数回路の充電期間を決定するために、画像データの種類に相当する選択用パルス信号線と、画像データに対応する選択用パルス信号線選択のためのデコーダ回路を有していることである。例えば、図13のデータドライバにおいて、画像データが2ビットから3ビットに増加すると、選択用パルス信号線の数及びデコーダ回路を構成するアンドゲートの数は、2の2乗=4から、2の3乗=8へと増加する。つまり、画像データのビット数が増加階調数が増加すると、回路に用いられる素子数は指数的に増加する。本発明にかかる表示装置駆動回路は、入力される基準クロックから階調値に応じた異なる周期のクロック信号を生成し出力するクロック周期制御回路と、前記クロック信号をカウントする第1カウンタ回路と、前記第1カウンタ回路の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路を備える。このような構成により、異なる周期のクロック信号によってソース電圧の値を変化させることができ、ガンマ補正が可能になる。また、表示階調ビット数が1増加することに伴う第1カウンタ回路の出力信号数の増大は1にとどまるため、表示階調数の増加に伴う回路規模の増大を抑制することができる。本発明にかかる表示装置の駆動方法は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成して出力し、前記クロック信号をカウントし、前記クロック信号のカウント値と画像データとに基づきソース電圧を出力する、表示装置の駆動方法である。このような構成により、異なる周期に生成された前記クロック信号によってソース電圧の値を変化させることができ、ガンマ補正が可能になる。また、表示階調ビット数が1増加することに伴う第1カウンタ回路の出力信号数の増大は1にとどまるため、表示階調数の増加に伴う回路規模の増大を抑制することができる。本発明により、ガンマ補正が可能で、かつ表示階調数の増加に伴う回路規模の増大を抑制することができる表示装置駆動回路及び表示装置の駆動方法を提供することができる。実施の形態1本実施形態にかかる表示装置駆動回路は、基準クロックに基づき、階調値に応じて異なる周期に調整したクロック信号を生成し出力するクロック周期制御回路と、そのクロック信号をカウントし、階調ビット数1本の信号をソース出力回路に出力するカウンタ回路を有する。以上より、本実施形態にかかる表示装置駆動回路は、ガンマ補正が可能であり、表示階調数の増加に伴う回路規模の増大を抑制できる。以下、図面を参照して本発明の実施の形態1について説明する。図1は、本実施形態にかかる表示装置駆動回路101階調電圧生成回路の構成例を示す全体図であり、図2は、図1中のクロック周期制御回路51の構成例を示した全体図である。以下、図1及び図2を用いて、本実施形態にかかる表示装置駆動回路101の構成を説明する。図1に示すように、本実施形態にかかる表示装置駆動回路101は、ソース出力回路6-1、6-2、6-3、6-4、カウンタ回路2第1カウンタ回路及びクロック周期制御回路51を備える。ソース出力回路6-1は、画像データ用メモリ部1、比較回路4及びCR時定数回路3スイッチ回路を有し、ソース出力数分必要となる回路である。ソース出力回路6-1は、カウンタ回路2の出力信号と画像データ用メモリ部1からの画像データとに基づき、ソース電圧OUT1を出力する。ソース出力回路6-2、6-3及び6-4も同様に、ソース電圧OUT2~4を出力する。図1では、ソース出力回路についてはソース出力回路6-1の1回路分のみを記載している。ソース出力回路6-2、6-3及び6-4は、ソース出力回路6-1とは画像データ用メモリ部1以外の構成が同一なので、図1では外形枠のみを表記し、内部構成については省略している。画像データ用メモリ部1は、デジタル値である画像データを保持し、出力するメモリ部である。本実施の形態における画像データ用メモリ部1は、2ビットのデジタル値を保持できる構成である。以降、ソース出力回路6-1~6-4の画像データ用メモリ部1を、それぞれMEM1~4とも記載する。画像データ用メモリ部1は、MEM1~4の順に、それぞれ10、01、11、00の画像データを保持している。つまり、画像データ用メモリ部1の出力は、MEM1~4の順に、10、01、11、00である。図1では、画像データ用メモリ部1が2ビットのデジタル値を有していることを、MEM[1:0]と表している。以下の図でも、同様にビット数を表記する。CR時定数回路3スイッチ回路は、充電用スイッチトランジスタ300、抵抗素子301、容量素子302、放電用スイッチトランジスタ303及び電圧アンプ304を有する。CR時定数回路3は、比較回路4の比較結果に基づいた所定の充電期間に充電を行い、その充電期間に基づいた電圧値でソース電圧OUT電圧アンプ出力信号を出力する。ソース出力回路6-1が出力する信号は、ソース電圧OUT1、ソース出力回路6-2が出力する信号はソース電圧OUT2と表記する。ソース出力回路6-3及び6-4についても同様である。充電用スイッチトランジスタ300及び放電用スイッチトランジスタ303は、トランジスタ例えば電界効果トランジスタから構成されているスイッチである。しかし、これらのスイッチはトランジスタに限らず、その他のスイッチング素子を用いてもよい。これは、その他のスイッチトランジスタについても同様である。抵抗素子301は、抵抗器等の抵抗素子であり、容量素子302は、コンデンサ等の容量素子である。比較回路4は、エクスクルーシブNOR論理素子400、401、402、AND論理素子403、404及びSRラッチ405を有する。比較回路4は、画像データ用メモリ部1が出力する画像データと、カウンタ回路2の出力信号とが、同一であるか否かを比較し、同一である際に、信号ECHGを出力する。ソース出力回路6-1~6-4における出力信号ECHGは、出力信号ECHG1~4と表記される。カウンタ回路2は、Dフリップフロップ200及び1加算器201を有する。カウンタ回路2は、クロック周期制御回路51が出力するクロック信号GCLKをカウントし、カウンタ出力信号CNTクロック信号GCLKのカウント値を出力する。本実施形態では、カウンタ回路2は3ビットカウンタの構成であり、3ビットのカウンタ出力信号CNTを出力する。図1では、カウンタ回路2が3ビットカウンタのデジタル値を有していることを[2:0]と表しており、以下の図でも同様にビット数を表記する。クロック周期制御回路51は、階調値に応じたクロック信号GCLKを生成し、カウンタ回路2に出力する回路である。クロック周期制御回路51は、階調値に応じたクロック信号GCLKの周期設定を行うことで、さまざまな液晶パネルの特性に合わせて階調電圧調整いわゆるγ調整をすることが可能である。クロック周期制御回路51の詳細については、図2の説明にて記す。以下、図1に示した各構成要素間の入出力について説明する。画像データ用メモリ部1の出力は、比較回路4のXNOR論理素子400、401の第1の入力端子に入力される。表示階調として、2ビットメモリの重みの小さい方のデータ図1中で[0]と記載されているデータがXNOR論理素子400の第1の入力端子に、2ビットメモリの重みの大きいほうのデータ図1中で[1]と記載されているデータがXNOR論理素子401の第1の入力端子に入力される。例えば、ソース出力回路6-1では、MEM1の出力が01であることから、論理レベル1のデータがXNOR論理素子400、論理レベル0のデータがXNOR論理素子401の第1の入力端子に入力される。ソース出力回路6-2では、MEM2の出力が10であることから、論理レベル0のデータがXNOR論理素子400、論理レベル1のデータがXNOR論理素子401の第1の入力端子に入力される。ソース出力回路6-3及び6-4に関しても同様である。カウンタ回路2において、Dフリップフロップ200のクロック端子には、クロック周期制御回路51からのクロック信号GCLKが接続される。Dフリップフロップ200の出力端子からのカウンタ出力信号CNTは、1加算器201に入力され、1加算器201からの出力信号は、Dフリップフロップ200の入力端子に入力される。Dフリップフロップ200のカウンタ出力信号CNTは、3ビットのカウンタ回路2の出力信号として、比較回路4に入力される。比較回路4において、カウンタ回路2のカウンタ出力信号CNTのうち最下位ビットの信号図1中で[0]と記載されている信号は、XNOR論理素子400の第2の入力端子に入力される。2番目に上位のビットの信号図1中で[1]と記載されている信号は、XNOR論理素子401の第2の入力端子に入力される。カウンタ回路2の最上位ビットの信号図1中で[2]と記載されている信号は、XNOR論理素子402の第1の入力端子に入力される。XNOR論理素子402の第2の入力端子には、論理0が入力される。XNOR論理素子400、401、402の出力は、AND論理素子403に入力される。AND論理素子403の出力は、SRラッチ405のリセット端子に入力され、さらにAND論理素子404の第1の入力端子に反転入力される。AND論理素子404の第2の入力端子には、クロック周期制御回路51から出力されるD/A変換開始トリガパルス信号STA_PULが入力される。AND論理素子404の出力は、SRラッチ405のセット端子に入力される。SRラッチ405の出力信号ECHGは、CR時定数回路3の充電用スイッチトランジスタ300のゲート端子に入力される。CR時定数回路3において、充電用スイッチトランジスタ300のドレイン端子は、定電圧線時定数回路充電用電源線VCHGに接続され、ソース端子は、抵抗素子301の第1の端子に接続される。ゲート端子には、上述の通りSRラッチ405の出力信号ECHGが入力される。定電圧線VCHGから出力される定電圧は、図示を省略した波形発生回路、発振器等の発生源から出力される。これらの発生源は、表示装置駆動回路101内に実装されてもよいし、外部にあってもよい。定電圧線VCHGは、容量素子302を充電させることができる任意の定電圧VH[V]を、CR時定数回路3に供給する。抵抗素子301の第1の端子は、上述の通り、充電用スイッチトランジスタ300のソース端子に接続され、第2の端子は、容量素子302の第1の端子に接続される。抵抗素子301の第2の端子は、放電用スイッチトランジスタ303のドレイン端子に接続されるほか、電圧アンプ304の入力端子にも接続される。容量素子302の第2の端子及び放電用スイッチトランジスタ303のソース端子は、0[V]の電位に接続される。放電用スイッチトランジスタ303のゲート端子は、クロック周期制御回路51から出力される放電制御信号DCHGに接続される。次に、図2を用いて、本実施形態にかかるクロック周期制御回路51の構成例を説明する。クロック周期制御回路51は、テーブル値出力回路500、比較回路501第2の比較回路、クロック信号出力回路502、テーブル選択用カウンタ回路503第3カウント回路、基準クロックカウンタ回路504第2カウンタ回路、AND論理素子505、506及びDフリップフロップ507図2ではFF1と記載を備える。テーブル値出力回路500は、テーブル値用メモリ部508及びテーブルセレクタ509を有する。テーブル値出力回路500テーブルセレクタ509は、テーブル値用メモリ部508が保持した複数のテーブル値の中から、1つのテーブル値を選択して出力する。テーブル値用メモリ部508は、階調値を複数のテーブル値として保持し、その複数のテーブル値をテーブルセレクタ509に出力する。テーブル値用メモリ部508の数は、画像データの2ビットのデジタル値に合わせて4階調分2の2乗の設定が可能である。階調値0に対応したテーブルはTBL0、階調値1に対応したテーブルはTBL1、階調値2に対応したテーブルはTBL2、階調値3に対応したテーブルはTBL3と表記する。テーブル値用メモリ部508に保持される複数のテーブルにより、画像データで表される階調数以上の階調が設定される必要がある。このため、複数のテーブル値には必然的に画像データのビット数以上のデータが設定される。本実施形態では、2ビットの画像データに対して、テーブル値用メモリ部508の保持する各テーブル値各階調値は、3ビットの値が設定される。テーブルセレクタ509は、テーブル値用メモリ部508から出力された複数のテーブル値のうちから、1個のテーブル値を選択して出力する。テーブルセレクタ509はセレクト信号端子を有し、テーブルセレクタ509の選択するテーブル値は、テーブル選択用カウンタ回路503がテーブルセレクタ509のセレクト信号端子に入力する信号によって制御される。比較回路501第2の比較回路は、基準クロックカウンタ回路504からの出力信号基準クロックCLKのカウント値とテーブルセレクタ509からの出力テーブル値とが同一であるか否かを比較して、同一である際に論理1の信号を出力する。クロック信号出力回路502は、Dラッチ510及びAND論理素子511を有する。クロック信号出力回路502は、比較回路501の出力信号と基準クロックCLKに基づいて、クロック信号GCLKを出力する。Dラッチ510は、比較回路501から論理レベル1の信号が出力されて基準クロックCLKの立下りがある際に、論理レベル1の信号を保持する。AND論理素子511は、Dラッチ510と基準クロックCLKが両方とも論理レベル1の際に、論理レベル1のクロック信号GCLKを出力する。テーブル選択用カウンタ回路503第3カウント回路は、クロック信号GCLKに基づき、テーブルセレクタ509を制御する。テーブル選択用カウンタ回路503は、Dフリップフロップ512図2ではFF3と記載及び1加算器513を有する。基準クロックカウンタ回路504第2カウンタ回路は、基準クロックCLKをカウントする。基準クロックカウンタ回路504は、Dフリップフロップ514図2ではFF2と記載、セレクタ回路515及び1加算器516を有する。セレクタ回路515は、セレクト信号端子を有する。以下、図2に示した各構成要素間の入出力について説明する。テーブル値出力回路500において、テーブル値用メモリ部508における複数の各テーブルは、テーブルセレクタ509に接続される。テーブルセレクタ509は、テーブル選択用カウンタ回路503の出力信号に応じ、テーブル値用メモリ部508のうちの1個のテーブルを選択して、選択されたテーブル値の3ビットの論理レベルを、テーブル値出力回路500の出力信号として出力する。テーブル選択用カウンタ回路503において、Dフリップフロップ512の出力は、1加算器513に入力される。1加算器513の出力は、Dフリップフロップ512のデータ端子に入力される。Dフリップフロップ512の出力信号は、テーブル選択用カウンタ回路503の出力信号であり、テーブルセレクタ509のセレクト信号端子に接続される。また、Dフリップフロップ512のクロック端子には、クロック信号GCLKが入力される。比較回路501においては、テーブルセレクタ509の出力と、基準クロックカウンタ回路504の出力が入力される。また、比較回路501は、Dラッチ510のデータ端子に信号を出力する。クロック信号出力回路502において、Dラッチ510のデータ端子には比較回路501の出力信号が、クロック端子には基準クロックCLKの反転論理信号が入力される。Dラッチ510は、AND論理素子511に信号を出力する。また、AND論理素子511においては、その第1及び第2の入力端子に、Dラッチ510の出力と、基準クロックCLKが入力される。AND論理素子511は、クロック信号GCLKを出力する。このクロック信号GCLKは、テーブル選択用カウンタ回路503が有するDフリップフロップ512のクロック端子に入力される。基準クロックカウンタ回路504において、Dフリップフロップ514のクロック端子には基準クロックCLKが入力される。Dフリップフロップ514の出力は、1加算器516及びセレクタ回路515の第1の入力端子に入力される。1加算器516の出力は、セレクタ回路515の第2の入力端子に入力される。セレクタ回路515のセレクト信号端子には、D/A変換開始信号ACTが入力される。また、Dフリップフロップ514の出力は、基準クロックカウンタ回路504の出力信号である。Dフリップフロップ507においては、そのデータ端子にD/A変換開始信号ACTが入力され、クロック端子に基準クロックCLKが入力される。また、Dフリップフロップ507の出力信号は、論理を反転されて、AND論理素子505、506に出力される。AND論理素子505においては、その第1の入力端子、第2の入力端子に、それぞれD/A変換開始信号ACT、Dフリップフロップ507の出力信号の論理が反転された信号が入力される。AND論理素子505は、出力信号として、D/A変換開始トリガパルス信号STA_PULを出力する。AND論理素子506においては、その第1及び第2の入力端子にD/A変換開始信号ACTの反転論理信号とDフリップフロップ507の出力信号の反転論理信号が入力される。AND論理素子506は、出力信号として、放電制御信号DCHGを出力する。以上より、図2に示した各構成要素間の入出力について説明した。なお、基準クロックCLK及びD/A変換開始信号ACTは、図示を省略した波形発生回路、発振器等の発生源から出力される。これらの発生源は、表示装置駆動回路101内に実装されてもよいし、外部にあってもよい。図3は、表示装置駆動回路101の動作タイミング例を示す図である。図3により、表示装置駆動回路101の基本原理が説明される。具体的には、CR時定数回路3の充電開始時から、カウンタ回路2の出力信号と画像データ用メモリ部1に保持された画像データ値とが一致するまでの時間が、CR時定数回路3の充電時間になることを説明している。以下、図3を参照しながら、各時刻における本実施形態の表示装置駆動回路101の動作を説明する。時刻T100初期状態では、カウンタ回路2の出力は、111であり、画像データ用メモリ部1の出力は、MEM1~4の順に、それぞれ10、01、11、00である。SRラッチ405の出力信号ECHG1~4は論理レベル0である。放電制御信号DCHGの出力は、論理レベル1であり、電圧アンプ304の入力は、放電状態である0[V]の電位である。なお、図3には示されていないが、図1に示した定電圧線VCHGには所定のレベルの電圧VH[V]が印加されている。時刻T101では、D/A変換開始トリガパルス信号STA_PULに論理レベル0→1→0のパルス信号が入力される。同時に、CR時定数回路3の放電制御信号DCHGが、論理レベル1→0に変化する。以上の入力信号の変化により、放電用スイッチトランジスタ303はオフ状態になって、CR時定数回路3の放電動作は終了する。また、カウンタ回路2の初期値は111であるから、XNOR論理素子402の出力は、論理レベル0である。そのため、画像データ用メモリ部1が保持する画像データ値によらず、AND論理素子403の出力は、論理レベル0となる。D/A変換開始トリガパルス信号STA_PULの論理レベル0→1→0の変化により、AND論理素子404の出力も論理レベル0→1→0に変化する。その結果、SRラッチ405がセット状態となり、出力信号ECHG1~4が論理レベル0→1に変化する。以上から、充電用スイッチトランジスタ300がオン状態になり、CR時定数回路3は充電を開始する。上述の動作は、全てのソース出力回路6-1~6-4に共通である。時刻T102では、カウンタ回路2にクロック信号GCLKが入力されることにより、カウンタ回路2が出力するカウンタ出力信号CNTが111→000に変化する。MEM4の出力が00であるソース出力回路6-4では、カウンタ出力信号CNT及びMEM4の出力が、共に000となる。このため、ソース出力回路6-4における比較回路4のXNOR論理素子400~402の出力が全て論理レベル1となり、AND論理素子403の出力が論理レベル1となる。従って、ソース出力回路6-4におけるSRラッチ405はリセット状態となり、出力信号ECHG4が論理レベル1→0に変化する。以上から、ソース出力回路6-4における充電用スイッチトランジスタ300はオフ状態になり、ソース出力回路6-4中のCR時定数回路3の充電が終了する。図3において、出力信号ECHG4が論理レベル1であり続ける期間が、ソース出力回路6-4のCR時定数回路3の充電期間に相当する。つまり、ソース出力回路6-4の充電期間はT101~T102の期間である。この充電期間にソース出力回路6-4の容量素子302には、定電圧線VCHGから充電用スイッチトランジスタ300を介して電荷が供給される。時刻T103において、カウンタ回路2にクロック信号GCLKが入力されると、カウンタ回路2のカウンタ出力信号CNTは000→001に変化する。MEM2の出力が01であるソース出力回路6-2では、カウンタ出力信号CNTとMEM2の出力が共に001となることから、比較回路4のXNOR論理素子400、401、402の出力が全て論理レベル1となる。このため、ソース出力回路6-2におけるAND論理素子403の出力は論理レベル1となり、SRラッチ405がリセット状態となる。以上から、出力信号ECHG2が論理レベル1→0に変化することで、充電用スイッチトランジスタ300がオフ状態になり、ソース出力回路6-2のCR時定数回路3の充電が終了する。図3において、出力信号ECHG2が論理1であり続ける期間が、ソース出力回路6-2のCR時定数回路3の充電期間に相当する。つまり、ソース出力回路6-2の充電期間は、T101~T103の期間である。この充電期間に、ソース出力回路6-2の容量素子302には、定電圧線VCHGから充電用スイッチトランジスタ300を介して電荷が供給される。時刻T104においても、同様にカウンタ回路2にクロック信号GCLKが入力され、カウンタ出力信号CNTは001→010に変化する。これにより、時刻T102、T103におけるソース出力回路6-2、6-4のCR時定数回路3と同様に、MEM1の出力が10であるソース出力回路6-1のCR時定数回路3の充電が終了する。図3において、出力信号ECHG1が論理レベル1であり続ける期間が、ソース出力回路6-1のCR時定数回路3の充電期間に相当する。つまり、ソース出力回路6-1の充電期間は、T101~T104の期間である。時刻T105においても、同様にカウンタ回路2にクロック信号GCLKが入力され、カウンタ出力信号CNTは010→011に変化する。MEM3の出力が11であるソース出力回路6-3のCR時定数回路3についても、ソース出力回路6-1、6-2、6-4のCR時定数回路3と同様に充電が終了する。図3において、出力信号ECHG3が論理1であり続ける期間が、ソース出力回路6-3のCR時定数回路3の充電期間に相当する。つまり、ソース出力回路6-3の充電期間は、T101~T105の期間である。時刻T106においては、カウンタ回路2にクロック信号GCLKは入力されない。そのため、カウンタ出力信号CNTは変化せず、ソース出力回路6-1~6-4は動作をしない。時刻T107においては、放電制御信号DCHGの出力が論理レベル0から1に戻る。そのため、ソース出力回路6-1~6-4において、放電用スイッチトランジスタ303はオン状態になり、CR時定数回路3は放電動作を開始する。この動作により、ソース出力回路6-1~6-4のCR時定数回路3は初期化される。以上の表示装置駆動回路101の動作の結果、ソース出力回路6-1~6-4の時刻T107までのソース電圧OUT1~OUT4の出力電圧値は、それぞれ図3に示したV1[V]、V2[V]、V3[V]、V4[V]になる。図3においてソース電圧OUT1~4として示された出力波形は、それぞれソース出力回路6-1~6-4のCR時定数回路3で充電された電圧が、電圧アンプ304で増幅されて出力された波形を示している。ソース電圧OUT1~OUT4のそれぞれの出力電圧値には、V3>V1>V2>V4の関係がある。これは、上述した通り、各ソース出力回路のCR時定数回路3における充電期間が異なるためである。以上、時刻T100~T105において説明した動作により、表示装置駆動回路101は、画像データに応じたカウンタ出力信号CNT、すなわちクロック信号GCLKの積算されたパルス数により、CR時定数回路3の充電期間を決定することができる。つまり、表示装置駆動回路101は、ソース出力回路6の出力電圧を決定することができる。クロック信号GCLKのパルス周期は、図3においては同じ周期だが、実際にはγ調整に応じて異なる周期をとることができる。CR時定数回路3の充電期間は、クロック周期制御回路51から出力されたD/A変換開始トリガパルス信号STA_PUL、放電制御信号DCHG及びクロック信号GCLKの出力タイミングにより決定される。以下、クロック周期制御回路51がこれらの出力信号を制御する詳細について説明する。図4は、クロック周期制御回路51の動作タイミングの例を示す図である。図4により、テーブル値出力回路500テーブルセレクタ509から出力されるテーブル値と画像データ用メモリ部1に保持された画像データ値とが一致するタイミングによって、ソース出力回路6-1~6-4におけるCR時定数回路3の充電時間が決定されることが説明される。時刻T200初期状態において、テーブル値用メモリ部508のテーブルTBL0、TBL1、TBL2、TBL3には、それぞれ001、010、100、111の値が設定されている。テーブルTBL0、TBL1、TBL2、TBL3に設定されているのは、それぞれ、0階調、1階調、2階調、3階調のテーブル値である。テーブル選択用カウンタ回路503の出力は00、基準クロックカウンタ回路504の出力は000、Dラッチ510クロック信号出力回路502の出力は0、Dフリップフロップ507の出力は0に初期化されている。テーブルセレクタ509ではテーブルTBL0が選択されているため、テーブル値出力回路500は、TBL0のテーブル値001を比較回路501に入力している。比較回路501には基準クロックカウンタ回路504の出力も入力されているが、基準クロックカウンタ回路504の出力は000なので、比較回路501は論理レベル0を出力している不一致判定。また、時刻T200において、D/A変換開始信号ACTは論理レベル0である。基準クロックカウンタ回路504におけるセレクタ回路515は、1加算器516の出力ではなく、Dフリップフロップ514の出力信号側を選択している。そのため、基準クロックCLKが入力されても、基準クロックカウンタ回路504は、インクリメント動作をしない。また、AND論理素子505の出力D/A変換開始トリガパルス信号STA_PULは論理レベル0であり、AND論理素子506の出力放電制御信号DCHGは論理レベル1である。時刻T201図3の時刻T100に対応において、基準クロックCLKが、クロック周期制御回路51に入力される。この際に、クロック周期制御回路51はまだ動作しない。時刻T202図3の時刻T101に対応においては、D/A変換開始信号ACTが論理レベル0→1に変化する。これにより、セレクタ回路515が1加算器516の出力を選択することで、基準クロックカウンタ回路504のインクリメント動作が可能となる。AND論理素子505の出力信号であるD/A変換開始トリガパルス信号STA_PULは、論理レベル0→1に変化する。AND論理素子506の出力信号である放電制御信号DCHGは、論理レベル1→0に変化する。これにより、ソース出力回路6-1~6-4におけるCR時定数回路3は、図3で説明した通り充電動作を開始する。時刻T203において基準クロックCLKがクロック周期制御回路51に入力されると、Dフリップフロップ507の出力が論理レベル0→1に変化する。D/A変換開始信号ACTが論理レベル1であるため、AND論理素子505の出力であるD/A変換開始トリガパルス信号STA_PULは、論理レベル1→0に戻ってパルス出力を終了する。時刻T203における基準クロックCLKの入力により、基準クロックカウンタ回路504の出力は000→001に変化する。比較回路501では、テーブル値出力回路500の出力値001と基準クロックカウンタ回路504の出力値001との一致判定が行われ、比較回路501の出力は論理レベル0→1に変化する。また当該基準クロックCLKの立下りエッジで、この一致判定結果の論理レベル1は、Dラッチ510に保持される。時刻T204図3の時刻T102に対応において基準クロックCLKが入力されると、Dラッチ510の出力が論理レベル1を保持しているので、AND論理素子511の出力には基準クロックCLKが出力される。すなわち、クロック信号出力回路502は、クロック信号GCLKとして、時刻T204の基準クロックCLKを出力する。時刻T204の基準クロックCLKの入力によって、基準クロックカウンタ回路504の出力は、001→010に変化する。同時に、クロック信号GCLKの出力によって、テーブル選択用カウンタ回路503の出力は、00→01に変化する。そのため、テーブルセレクタ509は次のテーブルTBL1を選択し、テーブル値出力回路500の出力は、001→010に変化する。以上の時刻T204での動作によって、比較回路501の出力は一致判定の論理レベル1の出力のまま変化しない。時刻T204の基準クロックCLKの立下りエッジによって、論理レベル1がDラッチ510に保持される。時刻T205図3の時刻T103に対応において次の基準クロックCLKが入力されると、時刻T204と同様に、AND論理素子511は、クロック信号GCLKとして、基準クロックCLKを出力する。この基準クロックCLKの入力により、基準クロックカウンタ回路504の出力は、010→011に変化する。同時にクロック信号GCLKの出力により、テーブル選択用カウンタ回路503の出力は、01→10に変化する。そのため、テーブルセレクタ509は次のテーブルTBL2を選択し、その出力は、010→100に変化する。以上の時刻T205での動作により、比較回路501の出力は、不一致判定で論理レベル1→0に変化する。時刻T205の基準クロックCLKの立下りエッジで、この論理レベル0がDラッチ510に保持される。時刻T206~T210において、クロック周期制御回路51は、同様の動作を繰り返す。基準クロックCLKが入力されると、基準クロックカウンタ回路504は、順に1ずつインクリメントされる。テーブル値出力回路500の出力値と基準クロックカウンタ回路504の出力値とが一致した際には、次の時刻の基準クロックCLKが、クロック信号GCLKとして出力される。テーブル値出力回路500の出力値と基準クロックカウンタ回路504の出力値とが不一致の際には、クロック信号GCLKは出力されない。クロック信号GCLKが出力される際には、テーブル選択用カウンタ回路503がインクリメントされることにより、テーブルセレクタ509は、次のテーブルを選択する。図4においてクロック信号GCLKが出力される時刻T207、T210は、それぞれ図3の時刻T104、T105に対応している。時刻T211において、基準クロックカウンタ回路504はMAX値本実施形態では111を超過して、000を出力している。クロック周期制御回路51はこれ以上の動作を行わず、D/A変換開始信号ACTの論理レベルの変化を待つ。時刻T212において、D/A変換開始信号ACTは論理レベル1→0に戻る。時刻T213図3の時刻T107に対応においては、D/A変換開始信号ACTの論理が0である状態で基準クロックCLKが出力されることにより、放電制御信号DCHGが論理レベル0→1に戻る。このため、図3の説明の通り、CR時定数回路3は放電動作を行い、初期状態に戻る。以上、図4で説明した通り、クロック周期制御回路51は基準クロックCLK及びD/A変換開始信号ACTに基づき、D/A変換開始トリガパルス信号STA_PUL、放電制御信号DCHG、クロック信号GCLKを出力する。これらの出力信号により、クロック周期制御回路51はCR時定数回路3の充電期間の設定γ調整を行う。特にγ調整において重要であるクロック信号GCLKの出力タイミングは、テーブル値用メモリ部508が保持するテーブル値により決定される。このタイミング設定が適切に行われることにより、クロック周期制御回路51は、CR時定数回路3の充電期間の設定γ調整を行うことが可能となる。つまり、テーブル値用メモリ部508が保持するテーブル値が適切な値であることにより、クロック周期制御回路51は適切なγ調整を行うことが可能となる。例えば図4においては、時刻T204、時刻T205、時刻T207、時刻T210において、クロック信号GCLKが出力されている。そのため、0階調に対応する充電期間はT202~T204、1階調に対応する充電期間はT202~T205、2階調に対応する充電期間はT202~T207、3階調に対応する充電期間はT202~T210である。これらの期間が、図3で説明したソース出力回路6-1~6-4の充電期間に対応する。図5、図6は、本実施形態の表示装置駆動回路101の動作例を示すフローチャートである。以下、図5、図6を用いて、表示装置駆動回路101の動作を改めて説明する。スタートの際、表示装置駆動回路101は、図3及び図4にて説明した通りの初期状態である。表示装置駆動回路101中のクロック周期制御回路51は、この初期状態からD/A変換開始信号ACTの論理が0→1に変化するか否かを判定するステップS100。ここで、D/A変換は、図3、図4にて示した表示装置駆動回路101の動作である。以上のステップS100の状態は、図3における時刻T100図4における時刻T200の状態に対応する。D/A変換開始信号ACTの論理が0のままである際ステップS100のNo、クロック周期制御回路51は、ステップS100に戻って動作を行う。つまり、クロック周期制御回路51は、D/A変換開始信号ACTの論理が1になるまで待機する。D/A変換開始信号ACTが論理レベル0→1に変化する際ステップS100のYes、表示装置駆動回路101は、D/A変換を開始する。まず、クロック周期制御回路51は、D/A変換開始信号ACTの論理レベルの変化に基づき、CR時定数回路3に出力される放電制御信号DCHGを、論理レベル1→0に変化させる。これにより、放電用スイッチトランジスタ303がオフになり、CR時定数回路3の放電動作が終了するステップS101。また、放電制御信号DCHGの変化によってD/A変換開始トリガパルス信号STA_PULが出力され、充電用スイッチトランジスタ300がオン状態になることで、CR時定数回路3は充電を開始するステップS102。以上の状態は、図3における時刻T101図4における時刻T202の状態に対応する。以降、基準クロックCLKの入力により、基準クロックカウンタ回路504の出力する値基準クロックのカウンタ値。以下、図6の説明中では階調カウンタ値とも記載は順次インクリメントされる図6のステップS103。この際、クロック周期制御回路51は、階調カウンタ値がMAX値本実施形態では111を超過しているか否かを判定するステップS104。なお、階調カウンタ値がMAX値を超過している際に、階調カウンタ値は000の値をとる。基準クロックカウンタ回路504が出力する階調カウンタ値がMAX値を超過しなければステップS104のNo、クロック周期制御回路51中の比較回路501は、階調カウンタ値とテーブルセレクタ509が出力するテーブル値が同じか否かを比較するステップS105。ステップS105において、階調カウンタ値とテーブル値とが一致しなければステップS105のNo、比較回路501は、ステップS103の動作に戻る。ステップS105において、階調カウンタ値とテーブル値とが一致していればステップS105のYes、クロック周期制御回路51は、次の時刻の基準クロックCLKをクロック信号GCLKとして出力するステップS106。以上の状態は、図4における時刻T204、T205、T207、T210の状態に対応する。ステップS106の後、表示装置駆動回路101中の比較回路4は、カウンタ回路2が出力するカウンタ出力信号CNT階調カウンタ値と画像データ用メモリ部1が保持する画像データ値とが、一致するか否かを比較するステップS107。ステップS107においてカウンタ出力信号CNTと画像データ値が一致した際ステップS107のYes、表示装置駆動回路101は、一致したカウンタ出力信号CNTを有するソース出力回路6のCR充電用スイッチトランジスタ300をオフ状態とし、充電を終了させるステップS108。以上の表示装置駆動回路101の状態は、図3における時刻T102、T103、T104、T105の状態に対応する。また、クロック周期制御回路51中のテーブル選択用カウンタ回路503は、前記クロック信号GCLKによりインクリメントされ、次のテーブルを選択するステップS109。ステップS107においてカウンタ出力信号CNTと画像データ値が一致しない際ステップS107のNo、表示装置駆動回路101中のテーブル選択用カウンタ回路503は、ステップS109の動作を行う。以降、表示装置駆動回路101は、ステップS104において階調カウンタ値がMAX値を超過するまで、上述のステップS103~S109の動作を繰り返す。ステップS104において、階調カウンタ値がMAX値を超過した際ステップS104のYes、クロック周期制御回路51は、D/A変換開始信号ACTの論理レベルが1から0に変化したか否かを判定するステップS110。つまり、D/A変換が終了したか否かを、クロック周期制御回路51は判定する。ステップS110においてD/A変換開始信号ACTの論理レベルが1のままである際ステップS110のNo、クロック周期制御回路51は、ステップS110に戻り、D/A変換開始信号ACTの論理レベルの変化を待つ。この表示装置駆動回路101の状態は、図4の時刻T211の状態に対応する。ステップS110においてD/A変換開始信号ACTの論理レベルが1→0に変化した際ステップS110のYes、次の時刻にて、クロック周期制御回路51は放電制御信号DCHGの論理レベルを0→1に変化させるステップS111。この表示装置駆動回路101の状態は、図3の時刻T107図4の時刻T212、T213の状態に対応する。ステップS111の動作を行うことで、表示装置駆動回路101は初期状態に戻る。以上、表示装置駆動回路101の動作について、図3~図6を用いて説明した。テーブル値用メモリ部508及び基準クロックカウンタ回路504は3ビットの構成として説明したが、これらのビット数は、画像データのビット数以上であれば任意の数でもよい。本実施形態にかかる表示装置駆動回路101においては、CR時定数特性を利用したD/Aコンバータを有するソース出力回路6が、画像データとカウンタ出力信号CNTとを比較する比較回路4を有している。またソース出力回路6は、クロック周期制御回路51が出力する、周期調整がされたクロック信号GCLKをカウンタするカウンタ回路2と接続されている。以上の構成により、表示装置駆動回路101は、CR時定数回路3の充電期間を設定することが可能である。また、この構成により、画像データのビット数表示階調数の増加に対する表示装置駆動回路101の回路規模の増加については、カウンタ回路2用の配線、比較回路4のXNOR論理素子及びAND論理素子を、それぞれ増加した画像データのビット数分だけ増加させることで十分である。特許文献1にかかる液晶表示装置では、画像データのビット数表示階調数の増加に対して、配線数およびAND論理素子は、2のべき乗規模で増加させる必要があった。以上から、本実施形態にかかる表示装置駆動回路101は、画像データのビット数表示階調数の増加に対し、特許文献1にかかる液晶表示装置と比較して回路規模の増大を抑制するのに、著しい効果がある。例えば、画像データが2ビットから3ビットに増加した際、すなわち階調数が42の2乗から82の3乗に増加した際を考慮する。その際に、特許文献1にかかる液晶表示装置では、選択用パルス信号線は4本から8本に増加させる必要がある。その選択用パルス信号線を選択するためのデコーダ回路を構成する2入力AND論理素子も、4素子から8素子に増加させる必要がある。しかしながら、本実施形態にかかる表示装置駆動回路101では、カウンタ回路2の出力が1ビット増加することに対応して、カウンタ回路2用の配線数は3本から4本への増加となり、1本のみの増加にとどまる。同様に、比較回路4のXNOR論理素子は3素子から4素子への増加、AND論理素子は、入力素子数が3入力から4入力に増加するにとどまる。すなわち、特許文献1にかかる液晶表示装置では配線数は4本増加、素子数は4素子増加となるが、本実施形態にかかる表示装置駆動回路101では配線数は1本増加、素子数は1素子増加で対応可能となる。また、上述の理由より、この効果は画像データのビット数が増加する程顕著である。実施の形態2以下、図面を参照して、本発明の実施の形態2について説明する。本実施形態にかかるクロック周期制御回路52のテーブル値用メモリ部508は、各階調値からの差分値をテーブル値として保持する。このため、実施の形態1のように、テーブル値用メモリ部508が階調値そのものをテーブル値として保持することと比較して、テーブル値用メモリ部508に記憶される情報のビット数の削減が可能である。この理由は、一般に各階調値間の差分値におけるビット数は、最大階調値のビット数より小さいからである。図7は、本実施形態にかかる表示装置駆動回路102の構成例を示す全体図であり、図8は、図7中のクロック周期制御回路52の構成例を示した全体図である。以下、図8及び図7を用いて、本実施形態にかかる表示装置駆動回路102の構成を説明する。図7に示した表示装置駆動回路102は、クロック周期制御回路52だけが、実施の形態1にかかる表示装置駆動回路101図1を参照と異なる。以下、クロック周期制御回路52の詳細について説明する。図8に示したクロック周期制御回路52には、実施の形態1にかかるクロック周期制御回路51図2を参照に、テーブル値加算回路517が追加されている。クロック周期制御回路51と異なる他の点として、テーブル値用メモリ部508には、3ビットの階調値でなく2ビットの階調値の差分値が設定されている。テーブルセレクタ509は、テーブル選択用カウンタ回路503の出力信号に応じ、テーブル値用メモリ部508のうちの1個のテーブルを選択して、テーブル値用メモリ部508が保持する2ビットの論理レベルを出力する。テーブル値加算回路517は、フィードバックされたクロック信号GCLKに応じて、テーブル値出力回路500が出力したテーブル値を順次加算した信号を出力する。テーブル値加算回路517は、Dフリップフロップ518と加算器519から構成されている。加算器519には、テーブル値出力回路500の出力が入力されている。加算器519の出力は、比較回路501と、Dフリップフロップ518のデータ端子に入力されている。Dフリップフロップ518のクロック端子にはクロック信号GCLKが入力され、出力信号は加算器519に入力されている。クロック周期制御回路52のその他の構成については、図2に示した実施の形態1のクロック周期制御回路51と同様である。表示装置駆動回路102の動作については、実施の形態1の表示装置駆動回路101の動作と同様であり図3を参照、説明を省略する。表示装置駆動回路102におけるCR時定数回路3の充電期間は、クロック周期制御回路52から出力されたD/A変換開始トリガパルス信号STA_PUL、放電制御信号DCHG及びクロック信号GCLKの出力タイミングにより決定される。以下では、クロック周期制御回路52がこれらの出力信号を制御する詳細について説明する。図9は、クロック周期制御回路52の動作タイミングの例を示す図である。時刻T300初期状態において、本実施形態のテーブル値用メモリ部508のテーブルTBL0、TBL1、TBL2、TBL3には、それぞれ01、01、10、11の値が設定されている。これらの値は、階調値0、階調値1、階調値2、階調値3の階調値である001、010、100、111の差分値である。時刻T300におけるクロック周期制御回路52の各構成要素の出力等は、図4の時刻T200におけるクロック周期制御回路51の各構成要素の出力等と同様に初期化されているため、説明を省略する。時刻T301において、基準クロックCLKがクロック周期制御回路52に入力される。この際、クロック周期制御回路51はまだ動作しない。時刻T302においては、D/A変換開始信号ACTの出力が論理レベル0→1に変化する。これにより、基準クロックカウンタ回路504の動作が可能な状態になる。AND論理素子505の出力信号であるD/A変換開始トリガパルス信号STA_PULは、論理レベル0→1に変化する。加算器519においては、一方の入力端子に入力される最初のテーブルTBL0の値01と、他方の入力端子に入力される論理レベル0とが加算される。これにより、テーブル値加算回路517は、001を加算値として保持し、出力する。AND論理素子506の出力信号である放電制御信号DCHGは、論理レベル1→0に変化する。これにより、ソース出力回路6中のCR時定数回路3は、図3で説明した通り、充電動作を開始する。時刻T303において基準クロックCLKが入力されると、Dフリップフロップ507の出力は、論理レベル0→1に変化する。D/A変換開始信号ACTの出力が論理レベル1であるため、AND論理素子505の出力であるD/A変換開始トリガパルス信号STA_PULは、論理レベル1→0に戻りパルス出力を終了する。時刻T303における基準クロックCLKの入力により、基準クロックカウンタ回路504の出力は、000→001に変化する。比較回路501では、基準クロックカウンタ回路504の出力値001とテーブル値加算回路517の出力値001との一致判定が行われ、比較回路501の出力は、論理レベル0→1に変化する。また当該基準クロックCLKの立下りエッジで、この一致判定結果の論理レベル1は、Dラッチ510に保持される。時刻T304において基準クロックCLKが入力されると、Dラッチ510の出力が論理レベル1を保持しているので、AND論理素子511の出力には、基準クロックCLKが出力される。すなわち、クロック周期制御回路52は、クロック信号GCLKとして、時刻T304の基準クロックCLKを出力する。また、時刻T304の基準クロックCLKの入力により、基準クロックカウンタ回路504の出力は、001→010に変化する。同時に、前述のクロック信号GCLKの出力により、テーブル選択用カウンタ回路503の出力は、00→01に変化する。そのため、テーブル選択用カウンタ回路503がインクリメントされ、テーブル値出力回路500は、次のテーブルTBL1のテーブル値01を出力する。テーブル値加算回路517は、これまでの加算値001と新しいテーブルTBL1の値01との加算を行い、加算値010を出力する。つまり、比較回路501では、基準クロックカウンタ回路504の出力値010とテーブル値加算回路517の出力値010との一致判定が行われるため、比較回路501の出力は、一致判定の論理1の出力のまま変化しない。また、この基準クロックCLKの立下りエッジにより、論理レベル1が、Dラッチ510に保持される。時刻T305以降においても同様に、比較回路501は、テーブル値加算回路517と基準クロックカウンタ回路504の出力値とを比較する。両出力値が一致した際には、クロック周期制御回路52は、その次の時刻における基準クロックCLKをクロック信号GCLKとして出力する。テーブルセレクタ509は、クロック信号GCLKに応じ、次のテーブルを選択して出力する。その他の動作は、図4に示した実施形態1にかかるクロック周期制御回路51の動作と同様である。以上、図7~9にて説明した通り、テーブル値加算回路517は、フィードバックされたクロック信号GCLKの出力により、選択されたテーブル値を順次加算して出力する。クロック信号出力回路502は、比較回路501が行ったテーブル値加算回路517の出力と基準クロックカウンタ回路504の出力との比較結果に基づいて、クロック信号GCLKを出力する。以上の構成により、本実施形態にかかるクロック周期制御回路52は、実施の形態1のようにテーブル値用メモリ部508に階調値そのものを設定することと比較して、テーブル値用メモリ部508に記憶される情報のビット数の削減が可能である。換言すれば、テーブル値用メモリ部508におけるテーブル値のビット数を、階調値のビット数よりも小さく設定することができる。なお、階調値及び差分値の最大値によっては、本実施の形態よりもさらに、テーブル値用メモリ部508の有する情報のビット数を削減することが可能である。以上のクロック周期制御回路52を備えた表示装置駆動回路102は、表示装置駆動回路101と同様に、γ調整が可能であり、多階調表示に対応する際の回路規模増加を抑制することができる。実施の形態3本実施形態にかかるクロック周期制御回路53のテーブル値用メモリ部508は、各階調値間の差分値に対応したテーブル値を有する。このため、実施の形態1のように、テーブル値用メモリ部508が階調値そのものをテーブル値として有することと比較して、テーブル値用メモリ部508に記憶される情報のビット数の削減が可能である。換言すれば、テーブル値用メモリ部508におけるテーブル値のビット数を、階調値のビット数よりも少なく設定することができる。この効果は、実施の形態2にかかるテーブル値用メモリ部508と同様である。さらに、本実施形態にかかるクロック周期制御回路53は、実施の形態2におけるテーブル値加算回路517が不要である。このため、クロック周期制御回路52と比較して、回路規模の削減ができる。以下、図面を参照して、本実施の形態について説明する。図10は、本実施形態にかかる表示装置駆動回路103の構成例を示す全体図であり、図11は、図10中のクロック周期制御回路53の構成例を示した全体図である。以下、図10及び図11を用いて、本実施形態にかかる表示装置駆動回路102の構成を説明する。図10に示した表示装置駆動回路103は、クロック周期制御回路53だけが、実施の形態1にかかる表示装置駆動回路101及び実施の形態2にかかる表示装置駆動回路102と異なる。以下、クロック周期制御回路53の詳細について説明する。図11に示したクロック周期制御回路53には、実施の形態1にかかるクロック周期制御回路51図2を参照と比べて、以下の点が異なる。クロック信号GCLKは、Dフリップフロップ512のクロック端子の他、基準クロックカウンタ回路504を構成するDフリップフロップ514のリセット端子に出力される。つまり、基準クロックカウンタ回路504は、フィードバックされたクロック信号GCLKによりリセットされる。なお、Dフリップフロップ514は、3ビットの論理レベルの出力ではなく、2ビットの論理レベルを出力する。クロック周期制御回路51と異なる点として、テーブル値用メモリ部508には、3ビットの階調値でなく、階調値の差分に対応する2ビットの値が設定されている。テーブルセレクタ509は、テーブル選択用カウンタ回路503の出力信号に応じ、テーブル値用メモリ部508のうちの1個のテーブルを選択して、2ビットの論理レベルを出力する。クロック周期制御回路53のその他の接続の構成については、図2に示した実施の形態1のクロック周期制御回路51と同様である。表示装置駆動回路103の動作については、実施の形態1の表示装置駆動回路101の動作と同様であり図3を参照、説明を省略する。表示装置駆動回路102におけるCR時定数回路3の充電期間は、クロック周期制御回路53から出力されたD/A変換開始トリガパルス信号STA_PUL、放電制御信号DCHG及びクロック信号GCLKの出力タイミングにより決定される。以下では、クロック周期制御回路53がこれらの出力信号を制御する詳細について説明する。図12は、クロック周期制御回路53の動作タイミングの例を示す図である。時刻T400初期状態において、本実施形態のテーブル値用メモリ部508のテーブルTBL0、TBL1、TBL2、TBL3には、それぞれ01、00、01、10の値が設定されている。これらの値は、それぞれ階調値001、010、100、111間の差分値に対応した値である。なお、本実施形態のテーブルTBL0の値は、実施の形態2におけるテーブルTBL0の値と同じであり、本実施形態のテーブルTBL1~TBL3の値は、実施の形態2におけるテーブルTBL1~TBL3の値から1を引いた値である。つまり、本実施形態のテーブルTBL1~TBL3の値は、各階調値間の差分値から1を引いた値である。また、時刻T400におけるクロック周期制御回路53の各構成要素の出力等は、図4の時刻T200におけるクロック周期制御回路51の各構成要素の出力等と同様に初期化されているため、説明を省略する。時刻T401以降で、クロック周期制御回路53において基準クロックCLKにより基準クロックカウンタ回路504がインクリメントされる動作は、図4に示すクロック周期制御回路51の動作と同様である。テーブル値出力回路500の出力値と基準クロックカウンタ回路504の出力値とが一致した際に、基準クロックCLKがクロック信号GCLKとして出力される動作も同様である。クロック周期制御回路53の動作が、実施の形態1、2にかかるクロック周期制御回路51、52と異なる点は、以下の通りである。クロック周期制御回路51又はクロック周期制御回路52では、D/A変換開始信号ACTが論理レベル1の期間中、基準クロックカウンタ回路504は、基準クロックCLKにより常にインクリメントする動作を行っていた。しかし、本実施形態にかかるクロック周期制御回路53では、テーブル値出力回路500の出力するテーブル値と基準クロックカウンタ回路504が出力する基準クロックのカウンタ値とが一致し、クロック信号GCLKが出力されると、基準クロックカウンタ回路504は、クロック信号GCLKにより初期状態に戻される。時刻T404、T405、T407、T410。同時に、テーブルセレクタ509は次のテーブルを選択する。以降、基準クロックカウンタ回路504は初期状態からの動作となり、クロック周期制御回路53は、テーブル値出力回路500が出力するテーブル値と基準クロックカウンタ回路504が出力するカウンタ値との比較処理を繰り返す。以上から、テーブル値用メモリ部508に設定された2ビットのテーブル値により、各階調におけるクロック信号GCLKの周期制御が可能となる。図10~12の説明より、本実施形態にかかるクロック周期制御回路53では、実施の形態2にかかるクロック周期制御回路52と比較して、テーブル値加算回路517が不要である。つまり、テーブル値用メモリ部508に設定された情報量の削減テーブル値のビット数を、階調値のビット数よりも小さく設定できることを、基準クロックカウンタ回路504のリセット信号としてクロック信号GCLKを用いるだけで実現できる。そのため、クロック周期制御回路53は、クロック周期制御回路52と比較して回路規模の削減が可能である。本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、画像データ用メモリ部1は、実施の形態1では2ビットのデジタル値を記憶できる構成としているが、ビット数は2ビット以外の値をとってもよい。同様に、カウンタ回路2は実施の形態1では3ビットカウンタの構成としているが、ビット数は3ビット以外の値を有してもよい。上記実施の形態においては、階調ビット数1本の信号がカウンタ回路から各ソース出力回路に出力されている。しかし、階調ビット数が1増加階調数が2倍になることで信号数及び付属する回路素子が1増加する構成になっているならば、信号の本数は他の数でもよい。