"表面および裏面を有するSiC半導体層と、前記SiC半導体層の前記裏面側に露出するように形成された第1導電型のコレクタ領域と、前記コレクタ領域に対して前記SiC半導体層の前記表面側に前記コレクタ領域に接するように形成された第2導電型のベース領域と、前記ベース領域に対して前記SiC半導体層の前記表面側に前記ベース領域に接するように形成された第1導電型のチャネル領域と、前記チャネル領域に対して前記SiC半導体層の前記表面側に前記チャネル領域に接するように形成され、前記SiC半導体層の前記表面の一部を形成する第2導電型のエミッタ領域と、前記SiC半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記SiC半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むSiC-IGBTInsulatedGateBipolarSemiconductorが形成された半導体チップと、前記エミッタ電極に電気的に接続された第2導電型のソース領域と、前記コレクタ電極に電気的に接続された第2導電型のドレイン領域とを含み、前記SiC-IGBTに対して並列に接続されたMOSFETMetalOxideSemiconductorFieldEffectTransistorとを含む、半導体装置。前記MOSFETは、前記半導体チップに設けられたSiC-MOSFETを含み、前記ソース領域は、前記SiC-IGBTの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記SiC-IGBTの前記コレクタ領域に隣接して前記SiC半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されている、請求項1に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されている、請求項2に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第1導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記コレクタ領域は、前記SiC基板を利用して形成され、前記ドレイン領域は、前記トレンチの底面に形成されている、請求項2に記載の半導体装置。前記トレンチは、ストライプ状に複数本形成されている、請求項3または4に記載の半導体装置。前記トレンチの最深部は、前記SiC基板と前記SiCベース層との界面に達している、請求項3~5のいずれか一項に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されている、請求項2に記載の半導体装置。前記SiC基板の前記第1導電型部分および前記第2導電型部分は、ストライプ状に交互に並ぶように複数形成されている、請求項7に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されている、請求項2に記載の半導体装置。前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、請求項2~9のいずれか一項に記載の半導体装置。前記ベース領域は、前記チャネル領域に接する第1不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第1不純物濃度よりも高い第2不純物濃度を有するバッファ領域とを含む、請求項1に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成する第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記SiC基板の前記裏面から前記SiC基板を貫通して前記SiCベース層に達するトレンチが選択的に形成されており、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記SiCベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含む、請求項11に記載の半導体装置。前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されており、前記SiCベース層は、前記SiC基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含む、請求項11に記載の半導体装置。前記エミッタ電極に電気的に接続された第1導電型領域と、前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC-IGBTに対して並列に接続されたpnダイオードをさらに含む、請求項1~13のいずれか一項に記載の半導体装置。前記pnダイオードは、前記半導体チップに設けられた前記MOSFETの前記チャネル領域と前記ベース領域との間のpn接合を利用して形成され、前記MOSFETに内蔵されたボディダイオードを含む、請求項2~10のいずれか一項に係る請求項14に記載の半導体装置。第2導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC-IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含む、請求項1~15のいずれか一項に記載の半導体装置。前記半導体チップにおいて、前記ベース領域は、前記SiC半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極は、前記ベース表面部にショットキー接合するショットキー接合部を含み、前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC-ショットキーバリアダイオードを含み、前記ドリフト領域は、前記SiC-IGBTの前記ベース領域を利用して形成され、前記アノード電極は、前記SiC-IGBTの前記エミッタ電極を利用して形成されている、請求項16に記載の半導体装置。前記SiC半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含む、請求項17に記載の半導体装置。前記SiC-IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含む、請求項16~18のいずれか一項に記載の半導体装置。前記ベース領域は、その一部が前記SiC半導体層の前記表面に露出しており、前記半導体チップは、前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記SiC半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含む、請求項1に記載の半導体装置。前記SiC半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第1導電型の電界緩和部を含む、請求項20に記載の半導体装置。前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチの前記側面との間に跨って形成されている、請求項21に記載の半導体装置。前記電界緩和部は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項22に記載の半導体装置。前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して90°を超える角度で傾斜した前記側面を有するテーパトレンチを含む、請求項20~23のいずれか一項に記載の半導体装置。前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有する、請求項21~23のいずれか一項または請求項21~23のいずれか一項に係る請求項24に記載の半導体装置。前記ベース領域は、第1不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第1不純物濃度に対して相対的に高い第2不純物濃度を有する低抵抗ドリフト領域とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されている、請求項20~25のいずれか一項に記載の半導体装置。前記ベースドリフト領域の前記第1不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項26に記載の半導体装置。前記低抵抗ドリフト領域の前記第2不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項26または27に記載の半導体装置。前記低抵抗ドリフト領域の前記第2不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項26または27に記載の半導体装置。前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第2不純物濃度に対して相対的に低い第3不純物濃度を有する表面ドリフト領域をさらに含む、請求項26~29のいずれか一項に記載の半導体装置。前記SiC-IGBTは、前記SiC半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型IGBTを含む、請求項1~30のいずれか一項に記載の半導体装置。前記SiC-IGBTは、前記SiC半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型IGBTを含む、請求項1~31のいずれか一項に記載の半導体装置。SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記SiC-MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、前記トレンチの前記底面に第2導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含む、請求項33または34に記載の半導体装置の製造方法。前記SiCベース層の形成に先立って行なわれ、前記SiC基板の前記表面近傍に第2導電型の不純物を注入する工程をさらに含む、請求項33~35のいずれか一項に記載の半導体装置の製造方法。前記SiCベース層を形成する工程は、前記SiC基板の前記表面に第1高濃度不純物層を形成する工程と、当該第1高濃度不純物層上に、前記第1高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記SiC基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第2導電型の不純物を注入し、当該底面に第2高濃度不純物層を形成することにより、当該第2高濃度不純物層と前記第1高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含む、請求項33~36のいずれか一項に記載の半導体装置の製造方法。SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記基板を除去することにより、前記SiCベース層の裏面を露出させる工程と、前記SiCベース層の前記裏面に第1導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記SiCベース層の前記裏面に第2導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。本発明の半導体装置は、表面および裏面を有するSiC半導体層と、前記SiC半導体層の前記裏面側に露出するように形成された第1導電型のコレクタ領域と、前記コレクタ領域に対して前記SiC半導体層の前記表面側に前記コレクタ領域に接するように形成された第2導電型のベース領域と、前記ベース領域に対して前記SiC半導体層の前記表面側に前記ベース領域に接するように形成された第1導電型のチャネル領域と、前記チャネル領域に対して前記SiC半導体層の前記表面側に前記チャネル領域に接するように形成され、前記SiC半導体層の前記表面の一部を形成する第2導電型のエミッタ領域と、前記SiC半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記SiC半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むSiC-IGBTInsulatedGateBipolarSemiconductorが形成された半導体チップと、前記エミッタ電極に電気的に接続された第2導電型のソース領域と、前記コレクタ電極に電気的に接続された第2導電型のドレイン領域とを含み、前記SiC-IGBTに対して並列に接続されたMOSFETMetalOxideSemiconductorFieldEffectTransistorとを含む。SiC-IGBTは、コレクタ領域からベース領域に電子もしくは正孔が注入され、ベース領域で伝導度変調が起きるので、ベース領域の低オン抵抗化を実現することができる。そのため、IGBTの耐圧を向上させるために、ベース領域の不純物濃度を低くし、当該不純物濃度に起因してベース領域本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC-MOSFETに比べて、高耐圧領域で使用する素子として有効である。一方、SiCはSiに比べてpn障壁が高いので、SiC-IGBTを低電流領域たとえば、4A以下の電流領域で使用する場合には、高いオン電圧が必要となる。これは、SiC-MOSFETに比べても非常に高い値である。SiC-MOSFETは、SiCを使用しているが、IGBTとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、1A程度の電流領域で使用する場合、SiC-MOSFETのオン電圧が約0.8V、Si-IGBTのオン電圧が約1.3Vであるのに対し、SiC-IGBTのオン電圧は、3.5Vとなり、約4倍程度の開きがある。そこで、本発明の半導体装置によれば、SiC-IGBTに対して、MOSFETが並列に接続されている。これにより、SiC-IGBTまたはMOSFETをオンさせることにより、半導体装置に電流を流すことができる。したがって、半導体装置を低電流領域で使用する際には、MOSFETのオン電圧で半導体装置を動作させることができるので、低電流領域でのオン電圧を低減することができる。なお、SiC-IGBTに接続されたMOSFETは、SiC-MOSFET、Si-MOSFET等のSi系MOSFETの他、GaN系MOSFET、GaAs系MOSFETであってもよい。これらのうち、SiC-MOSFETが好ましい。SiC-MOSFETであれば、SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに集約することができる。具体的には、本発明の半導体装置では、前記MOSFETは、前記半導体チップに設けられたSiC-MOSFETを含み、前記ソース領域は、前記SiC-IGBTの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記SiC-IGBTの前記コレクタ領域に隣接して前記SiC半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されていることが好ましい。この構成により、エミッタ領域、ベース領域、チャネル領域、エミッタ電極およびコレクタ電極を、SiC-IGBTとSiC-MOSFETとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。なお、SiC-IGBTおよびSiC-MOSFETは、SiC半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含む場合、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されていることが好ましい。このような構造の半導体装置は、たとえば、SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記SiC-MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。この方法によれば、SiC基板のエッチング、SiC基板もしくはSiCベース層への不純物注入という公知の半導体装置の製造技術を利用して、SiC半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。また、前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含んでいてもよい。これにより、トレンチの最深部を、SiC基板とSiCベース層との界面に到達させることができる。つまり、トレンチの最深部は、SiC基板とSiCベース層との界面位置にあってもよいし、当該界面に対してSiCベース層の表面側に位置していてもよい。この場合、トレンチの底面および側面の一部がSiCベース層で形成されることなり、側面の残りの部分がSiC基板で形成されることとなる。また、トレンチの最深部は、当該界面に対してSiC基板の裏面側に位置していてもよい。この場合、トレンチの底面および側面はSiC基板で形成されることとなる。また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第1導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板を利用して形成され、前記ドレイン領域は、前記トレンチの底面に形成されていることが好ましい。また、前記トレンチは、ストライプ状に複数本形成されていることが好ましい。また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されていてもよい。このような構造の半導体装置は、たとえば、SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、前記トレンチの前記底面に第2導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。この方法によっても、SiC基板のエッチング、SiC基板もしくはSiCベース層への不純物注入という公知の半導体装置の製造技術を利用して、SiC半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されていることが好ましい。この場合、前記SiC基板の前記第1導電型部分および前記第2導電型部分は、ストライプ状に交互に並ぶように複数形成されていることが好ましい。また、SiC-IGBTおよびSiC-MOSFETを1チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。メタルシリサイドがあることにより、SiCの導電型がp型およびn型であることを問わず、いずれの導電型のSiCに対してもコレクタ電極をオーミック接触させることができる。また、本発明の半導体装置では、前記ベース領域は、前記チャネル領域に接する第1不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第1不純物濃度よりも高い第2不純物濃度を有するバッファ領域とを含むことが好ましい。この構成により、SiC-IGBTのオフ時に、チャネル領域とドリフト領域との界面から発生する空乏層の伸びを、バッファ領域で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。そして、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成する第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記SiC基板の前記裏面から前記SiC基板を貫通して前記SiCベース層に達するトレンチが選択的に形成されている場合、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記SiCベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含むことが好ましい。また、前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されており、前記SiCベース層は、前記SiC基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含むことが好ましい。また、本発明の半導体装置は、前記エミッタ電極に電気的に接続された第1導電型領域と、前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC-IGBTに対して並列に接続されたpnダイオードをさらに含むことが好ましい。IGBTは、内部でpnダイオードのアノード同士もしくはカソードが接続されることとなるので、MOSFETのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。そこで、本発明の半導体装置によれば、SiC-IGBTに対してpnダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該pnダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がSiC-IGBTに印加されることを防止することができる。また、SiC-IGBTおよびSiC-MOSFETを1チップ化する場合には、前記pnダイオードは、前記半導体チップに設けられた前記MOSFETの前記チャネル領域と前記ベース領域との間のpn接合を利用して形成され、前記MOSFETに内蔵されたボディダイオードを含むことが好ましい。これにより、pnダイオードも、SiC-IGBTおよびSiC-MOSFETと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。また、本発明の半導体装置は、第2導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC-IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含むことが好ましい。この構成によれば、SiC-IGBTに対して、ショットキーバリアダイオードが並列に接続されており、逆回復リカバリ時間を短縮することができるので、高速リカバリを実現できる半導体装置を提供することができる。また、本発明の半導体装置では、前記半導体チップにおいて、前記ベース領域が、前記SiC半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC-ショットキーバリアダイオードを含み、前記ドリフト領域は、前記SiC-IGBTの前記ベース領域を利用して形成され、前記アノード電極は、前記SiC-IGBTの前記エミッタ電極を利用して形成されていることが好ましい。この構成により、ベース領域、エミッタ電極およびコレクタ電極を、SiC-IGBTとSiC-ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。また、前記半導体装置は、前記SiC半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記SiC-IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。また、本発明の半導体装置では、前記ベース領域の一部が前記SiC半導体層の前記表面に露出している場合、前記半導体チップは、前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記SiC半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含むことが好ましい。この構成により、ベース領域を、SiC-IGBTとSiC-ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。また、ショットキー接合部に隣り合う部分にトレンチが形成されているので、ベース領域とショットキー電極とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。この場合、前記SiC半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第1導電型の電界緩和部を含むことが好ましい。これにより、半導体装置全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、SiC半導体の耐圧性能を十分に活かすことができる。この場合、前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチ前記側面との間に跨って形成されていることが、さらに好ましく、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。また、前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して90°を超える角度で傾斜した前記側面を有するテーパトレンチを含むことが好ましい。テーパトレンチであれば、側壁が底壁に対して90°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第1導電型不純物をSiC半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。なお、テーパトレンチとは、側面の全部が底面に対して90°を超える角度で傾斜しているトレンチ、側面の一部たとえば、トレンチのエッジ部を形成する部分が底面に対して90°を超える角度で傾斜しているトレンチのいずれをも含む概念である。また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。この構成により、コンタクト部第1導電型とベース領域第2導電型とのpn接合を有するpnダイオードに対してショットキー電極をオーミック接合させることができる。このpnダイオードは、ショットキー電極とベース領域とのショットキー接合を有するショットキーバリアダイオードヘテロダイオードに対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵pnダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。また、本発明の半導体装置では、前記ベース領域は、第1不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第1不純物濃度に対して相対的に高い第2不純物濃度を有する低抵抗ドリフト領域とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されていることが好ましい。トレンチで区画された単位セルでは電流を流すことができる領域電流経路が制約されるので、SiC半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト領域に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト領域で形成することができる。そのため、当該低抵抗ドリフト領域が形成された部分では、電流経路がたとえ狭められても、比較的高い第2不純物濃度を有する低抵抗ドリフト領域により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。また、前記ベースドリフト領域の前記第1不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト領域の前記第2不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、本発明の半導体装置では、前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第2不純物濃度に対して相対的に低い第3不純物濃度を有する表面ドリフト領域をさらに含むことが好ましい。この構成により、SiC半導体層ベース領域の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時にSiC半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。また、前記SiC-IGBTは、前記SiC半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型IGBTを含んでいてもよいし、前記SiC半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型IGBTを含んでいてもよい。また、本発明の半導体装置の製造方法では、前記SiCベース層の形成に先立って行なわれ、前記SiC基板の前記表面近傍に第2導電型の不純物を注入する工程をさらに含むことが好ましい。この方法により、SiC基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がSiC基板の終端表面近傍に達したときに、SiC基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。また、本発明の半導体装置の製造方法では、SiCベース層を形成する工程は、前記SiC基板の前記表面に第1高濃度不純物層を形成する工程と、当該第1高濃度不純物層上に、前記第1高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記SiC基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第2導電型の不純物を注入し、当該底面に第2高濃度不純物層を形成することにより、当該第2高濃度不純物層と前記第1高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含むことが好ましい。この方法により、コレクタ領域がバッファ層で取り囲まれた構成を有する前述の半導体装置を製造することができる。また、本発明の半導体装置は、SiC-IGBTおよびSiC-MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記基板を除去することにより、前記SiCベース層の裏面を露出させる工程と、前記SiCベース層の前記裏面に第1導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記SiCベース層の前記裏面に第2導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC-MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含んでいてもよい。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の第1実施形態に係る半導体パッケージ1の外観斜視図である。図2は、図1の半導体チップ8内部の回路図である。半導体装置としての半導体パッケージ1は、扁平な直方体形状の樹脂パッケージ2と、当該樹脂パッケージ2に封止されたゲート端子3G、エミッタ端子4Eおよびコレクタ端子5Cとを含む。3つの端子3~5は、所定の形状に形成された金属板からなる。この実施形態では、コレクタ端子5が、正方形状のアイランド6および当該アイランド6の一辺から直線状に延びる細長い長方形状の端子部分7を含む形状に形成されている。ゲート端子3およびエミッタ端子4は、コレクタ端子5の端子部分7とほぼ同形状に形成されており、コレクタ端子5の端子部分7に対して一方側および他方側に、コレクタ端子5の端子部分7を挟むように互いに平行な状態で配置されている。コレクタ端子5アイランド6の中央部上には、半導体チップ8が設置されている。半導体チップ8には、IGBT9InsulatedGateBipolarSemiconductor、ボディダイオード10pn-Di内蔵のMOSFET11、およびショットキーバリアダイオード12SBDが搭載されている。すなわち、スイッチング機能を果たす、IGBT9、MOSFET11およびショットキーバリアダイオード12の3つの素子が、単一の半導体チップ8に搭載されており、当該半導体チップ8がコレクタ端子5のアイランド6で支持されている。半導体チップ8の内部では、図2に示すように、IGBT9に対して、MOSFET11、ボディダイオード10およびショットキーバリアダイオード12が並列に接続されている。具体的には、IGBT9のエミッタEに、MOSFET11のソースS、ボディダイオード10のアノードAおよびショットキーバリアダイオード12のアノードAがそれぞれ接続され、IGBT9のコレクタCに、MOSFET11のドレインD、ボディダイオード10のカソードKおよびショットキーバリアダイオード12のカソードKがそれぞれ接続されている。また、IGBT9のゲートGに、MOSFET11のゲートGが接続されている。また、IGBT9のゲートGは、ボンディングワイヤ13を用いてゲート端子3に接続され、IGBT9のエミッタEは、ボンディングワイヤ14を用いてエミッタ端子4に接続されている。IGBT9のコレクタCは、コレクタ端子5のアイランド6でコレクタ端子5に接続されている。そして、樹脂パッケージ2は、半導体チップ8、ボンディングワイヤ13,14、コレクタ端子5のアイランド6全体および端子部分7の一部、ゲート端子3の一部およびエミッタ端子4の一部を封止しており、樹脂パッケージ2の側面からは、コレクタ端子5の端子部分7、ゲート端子3およびエミッタ端子4それぞれの残りの部分が露出している。なお、IGBT9、ボディダイオード10内蔵のMOSFET11、およびショットキーバリアダイオード12は、図2の回路を構成可能な形態であれば、図1に実線で示した半導体チップ8単一チップに集約されていても同一のチップに存在していてもよいし、図1に破線で示したIGBTチップ15、MOSFETチップ16ボディダイオード10内蔵およびショットキーバリアダイオードチップ17として、それぞれ分散して設けられていてもよい。後者の場合、IGBTチップ15のコレクタC、MOSFETチップ16のドレインDおよびショットキーバリアダイオード12のカソードKを、コレクタ端子5のアイランド6でコレクタ端子5に接続し、IGBTチップ15のエミッタE、MOSFETチップ16のソースSおよびショットキーバリアダイオード12のアノードAを、それぞれボンディングワイヤ18~20を用いてエミッタ端子4に接続し、IGBTチップ15のゲートGおよびMOSFETチップ16のゲートGを、それぞれボンディングワイヤ21,22を用いてゲート端子3に接続することにより、図2に示すように、IGBT9に対して、MOSFET11、ボディダイオード10およびショットキーバリアダイオード12を並列に接続することができる。<半導体チップ8素子集約タイプの具体的な構成>図3は、図1の半導体チップ8の模式的な断面図である。半導体チップ8は、表面24および裏面25を有するSiC炭化シリコン半導体層と、SiC半導体層23の表面24に接続されたエミッタ電極26と、SiC半導体層23の裏面25に接続されたコレクタ電極27とを含み、エミッタ電極26を上方に向けた姿勢で、コレクタ電極27とコレクタ端子5アイランド6とを接合することにより、コレクタ端子5に支持されている。エミッタ電極26には、図1に示すボンディングワイヤ14が接続されている。SiC半導体層23には、IGBT9、MOSFET11およびショットキーバリアダイオード12を構成する複数の不純物領域が形成されており、これらの不純物領域がエミッタ電極26およびコレクタ電極27により上下両側から挟まれている。エミッタ電極26およびコレクタ電極27は、IGBT9、MOSFET11およびショットキーバリアダイオード12の間で共有されている。すなわち、エミッタ電極26およびコレクタ電極27は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、エミッタ電極26がソース電極28として機能し、コレクタ電極27がドレイン電極29として機能する。一方、ショットキーバリアダイオード12においては、エミッタ電極26がアノード電極30として機能し、コレクタ電極27がカソード電極31として機能する。これにより、エミッタ電極26とコレクタ電極27との間に、複数のSiC不純物領域で構成されたSiC-IGBT9、SiC-MOSFET11およびSiC-ショットキーバリアダイオード12が並列に接続されている。SiC半導体層23は、SiC半導体層23の裏面25を形成するn型たとえば、濃度が1.0×1019~1.0×1021atomscm-3である。以下同じ。のSiC基板32と、当該SiC基板32上に形成され、SiC半導体層23の表面24を形成するn-型たとえば、濃度が5.0×1016~1.0×1014atomscm-3である。以下同じ。のSiCベース層33SiCエピタキシャル層とを含む。n型のSiC基板32は、この実施形態では、MOSFET11のドレイン領域34およびショットキーバリアダイオード12のカソード領域35を形成している。また、SiCベース層33は、MOSFET11およびショットキーバリアダイオード12において、ドリフト領域として機能する。なお、n型不純物としては、たとえば、N窒素、Pリン、Asひ素などを使用できる。SiC半導体層23には、裏面25からSiCベース層33に達する複数のトレンチ36が形成されている。複数のトレンチ36は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチ36の形状は、ストライプ状に限らず、格子状などであってもよい。各トレンチ36の側面はSiC基板32で形成され、底面はSiCベース層33で形成されており、この底面SiCベース層33の裏面部にp型たとえば、濃度が1.0×1018~1.0×1020atomscm-3である。以下同じ。のコレクタ領域37IGBT9のコレクタ領域37が形成されている。なお、p型不純物としては、たとえば、Bホウ素、Alアルミニウムなどを使用できる。また、隣り合うトレンチ36の間隔トレンチピッチPは、好ましくは、1μm~500μmである。トレンチ36ピッチPが上記範囲であれば、コレクタ領域37とSiCベース層33との界面から広がる空乏層により、互いに隣り合うコレクタ領域37の間つまり、MOSFET11の電流路が形成される部分が閉ざされてしまうことを防止することができる。コレクタ電極27は、SiC基板32の裏面25を覆うように、すべてのトレンチ36に一括して入り込んでいて、各トレンチ36の側面でSiC基板32に接続され、各トレンチ36の底面でコレクタ領域37に接続されている。コレクタ電極27は、トレンチ36の内面側面および底面に接する部分にメタルシリサイド38たとえば、ニッケルNiシリサイド、チタンTiシリサイド等が形成されたAlCuアルミニウムと銅との合金電極からなる。これにより、n型のSiC基板32およびp型のコレクタ領域37のいずれの導電型の対象物に対しても、コレクタ電極27をオーミック接触させることができる。SiCベース層33の表面部には、複数のウェル状のp型たとえば、濃度が1×1016~1×1019atomscm-3である。以下同じ。のチャネル領域39が選択的に形成されている。複数のチャネル領域39は、SiCベース層33の表面24に露出して当該表面24の一部を形成している。一方、複数のチャネル領域39の各間には、SiCベース層33の一部が表面24にベース表面部40として露出している。各チャネル領域39の表面24部には、n型のエミッタ領域41IGBT9のエミッタ領域41が形成されている。エミッタ領域41は、SiCベース層33の表面24に露出して当該表面24の一部を形成している。このエミッタ領域41は、MOSFET11のソース領域42を兼ねている。各チャネル領域39の中央部には、SiCベース層33の表面24からエミッタ領域41を貫通してチャネル領域39に達するp型のチャネルコンタクト領域43が形成されている。SiCベース層33の表面24には、酸化シリコンSiO2からなるゲート絶縁膜44が形成されており、ゲート絶縁膜44上には、ポリシリコンからなるゲート電極45が形成されている。ゲート電極45は、エミッタ領域41とベース表面部40との間に跨っていて、ゲート絶縁膜44を挟んで、SiCベース層33の表面24に露出するチャネル領域39に対向している。また、SiCベース層33上には、ゲート電極45を覆うように、SiO2からなる層間絶縁膜46が積層されている。層間絶縁膜46には、各エミッタ領域41および各ベース表面部40の直上に、層間絶縁膜46を厚さ方向に貫通するコンタクトホール47,48が、それぞれ形成されている。エミッタ電極26は、層間絶縁膜46を覆うように、すべてのコンタクトホール47,48に一括して入り込んでいて、各コンタクトホール47,48で、エミッタ領域41、チャネルコンタクト領域43およびベース表面部40に接続されている。エミッタ電極26は、AlCu電極からなる。これにより、エミッタ電極26は、不純物濃度が高いn型のエミッタ領域41およびp型のチャネルコンタクト領域43に対してオーミック接触したオーミック接触部49と、不純物濃度が低いn-型のSiCベース層33に対してショットキー接合したショットキー接合部50とを有している。以上より、この半導体チップ8には、エミッタ電極26と、エミッタ電極26に接続されたエミッタ領域41と、エミッタ領域41に対してSiC半導体層23の裏面25側にエミッタ領域41に接して形成されたチャネル領域39と、チャネル領域39に対してSiC半導体層23の裏面25側にチャネル領域39に接して形成されたSiCベース層33と、SiCベース層33に対してSiC半導体層23の裏面25側にSiCベース層33に接して形成されたコレクタ領域37と、コレクタ領域37に接続されたコレクタ電極27とを含む、縦型のIGBT9が形成されている。そして、このIGBT9のエミッタ電極26およびコレクタ電極27は、MOSFET11およびショットキーバリアダイオード12との間で共有されており、MOSFET11は、これらの電極に接続される不純物領域として、エミッタ領域41ソース領域42、チャネル領域39、SiCベース層33およびSiC基板32を有している。また、ショットキーバリアダイオード12は、これらの電極26,27に接続される不純物領域として、SiCベース層33およびSiC基板32を有している。すなわち、半導体チップ8において、IGBT9、MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されている。また、MOSFET11に関しては、p型のチャネル領域39とn-型のSiCベース層33とのpn接合により形成されたpnダイオードボディダイオード10が内蔵されており、このボディダイオード10のp側アノード側には、アノード電極30としてエミッタ電極26が接続され、n側カソード側には、カソード電極31としてコレクタ電極27が接続されている。こうして、半導体チップ8には、IGBT9、ボディダイオード10内蔵のMOSFET11およびショットキーバリアダイオード12の3つの素子が一括して搭載されており、互いに並列に接続されている。<半導体チップ8素子集約タイプの製造方法>図4A~図4Fは、図3の半導体チップ8の製造工程の一部を工程順に示す図である。半導体チップ8を製造するには、図4Aに示すように、CVDChemicalVaporDeposition:化学気相成長法、LPELiquidPhaseEpitaxy:液相エピタキシ法、MBEMolecularBeamEpitaxy:分子線エピタキシ法などのエピタキシャル成長法により、ウエハ状態のSiC基板32の表面上に、n型不純物をドーピングしながらSiC結晶を成長させる。これにより、SiC基板32上に、n-型のSiCベース層33が形成される。次に、図4Bに示すように、SiC基板32の裏面25にハードマスク51を形成し、当該ハードマスク51をパターニングした後、SiC基板32を裏面25側から少なくともSiCベース層33が露出するまでドライエッチングする。これにより、SiC基板32が裏面25から選択的に掘り込まれて、トレンチ36が形成される。次に、図4Cに示すように、トレンチ36の形成に利用したハードマスク51を残したまま、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面にp型不純物を注入するイオンインプランテーションインプラ。次に、SiCベース層33をアニール処理する。これにより、トレンチ36の底面に注入されたp型不純物が活性化され、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。次に、図4Dに示すように、図4Cの工程と同様に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行った後、SiCベース層33をアニール処理する。これにより、SiCベース層33に注入されたn型不純物およびp型不純物が活性化され、SiCベース層33に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43が同時に形成される。次に、図4Eに示すように、たとえば、熱酸化法により、SiCベース層33の表面24に、ゲート絶縁膜44を形成する。次に、たとえば、CVD法により、ポリシリコンを、SiCベース層33の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極45が形成される。次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。次に、図4Fに示すように、たとえば、スパッタ法により、各コンタクトホール47,48を埋め尽くすように、AlCuを層間絶縁膜46上に堆積させる。これにより、エミッタ電極26が形成される。この後、トレンチ36の内面にメタルシリサイド38を形成した後、たとえば、スパッタ法により、メタルシリサイド38の内側を埋め尽くすように、AlCuをSiC基板32の裏面25に堆積させる。これにより、コレクタ電極27が形成される。以上の工程を経て、図3に示す半導体チップ8が形成される。半導体パッケージ1に搭載されるIGBT9は、p型のコレクタ領域37からn-型のSiCベース層33に正孔が注入され、SiCベース層33で伝導度変調が起きるので、SiCベース層33ドリフト層の低オン抵抗化を実現することができる。そのため、IGBT9の耐圧を向上させるために、SiCベース層33の不純物濃度を低くしたり厚さを大きくしたりして、当該不純物濃度に起因してSiCベース層33本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC-MOSFETに比べて、高耐圧領域で使用する素子として有効である。一方、SiCはSiに比べてpn障壁が高いので、IGBTを低電流領域たとえば、4A以下の電流領域で使用する場合には、高いオン電圧が必要となる。これは、SiC-MOSFETに比べても非常に高い値である。SiC-MOSFETは、SiCを使用しているが、IGBTとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、1A程度の電流領域で使用する場合、SiC-MOSFETのオン電圧が約0.8V、Si-IGBTのオン電圧が約1.3Vであるのに対し、SiC-IGBTのオン電圧は、3.5Vとなり、約4倍程度の開きがある。そこで、この半導体パッケージ1によれば、IGBT9に対して、MOSFET11が並列に接続されている。これにより、IGBT9またはMOSFET11をオンさせることにより、半導体パッケージ1に電流を流すことができる。したがって、半導体パッケージ1を低電流領域で使用する際には、MOSFET11のオン電圧で半導体パッケージ1を動作させることができるので、低電流領域でのオン電圧を低減することができる。また、この実施形態では、半導体チップ8において、IGBT9、ボディダイオード10内蔵MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されているので、半導体パッケージ1の小型化を図ることができ、素子間の容量を低減することもできる。一方、IGBT9は、その内部において、p型チャネル領域39とn-型SiCベース層33とのpn接合により形成されるpnダイオードのカソードと、p型コレクタ領域37とn-型SiCベース層33とのpn接合により形成されるpnダイオードのカソードとが接続されることとなるので、MOSFET11のようにボディダイオード10を内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。そこで、この半導体パッケージ1によれば、MOSFET11にボディダイオード10が内蔵されていて、ボディダイオード10がIGBT9に対して並列に接続されている。そのため、たとえ負荷に逆起電力が発生しても、ボディダイオード10の整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がIGBT9に印加されることを防止することができる。また、IGBT9に対してショットキーバリアダイオード12が並列に接続されており、逆回復リカバリ時間を短縮することができるので、高速リカバリを実現できる半導体パッケージ1を提供することができる。しかも、IGBT9およびMOSFET11を同一の半導体チップ8に集約するために、SiC半導体層23の裏面25に選択的に露出するコレクタ領域37およびドレイン領域34を形成する手法として、図4A~図4Cに示すように、SiC基板32のエッチングおよびSiCベース層33への不純物注入という公知の半導体装置の製造技術を利用することができる。そのため、SiC半導体層23の裏面25側にコレクタ領域37およびドレイン領域34を簡単に形成することができる。なお、トレンチ36の最深部は、図3に示すようにSiC基板32とSiCベース層33との界面に位置している必要はなく、たとえば、図5に示すように、当該界面に対してSiCベース層33の表面24側に位置していてもよい。この場合、トレンチ36の底面および側面の一部がSiCベース層33で形成されることなり、側面の残りの部分がSiC基板32で形成されることとなる。また、図6に示すように、当該界面に対してSiC基板32の裏面25側に位置していてもよい。この場合、トレンチ36の底面および側面はSiC基板32で形成されることとなる。また、ゲート電極45は、たとえば、図7に示すように、ベース表面部40を覆うように、隣り合うチャネル領域39の間に跨って形成されていてもよい。この場合、ベース表面部40が露出しないこととなり、エミッタ電極26ショットキー接合部50を接続できないので、ショットキーバリアダイオード12は省略されることとなる。また、IGBT9、MOSFET11およびショットキーバリアダイオード12は、SiC半導体層23においてそれぞれ独立した単位セルとして形成されていてもよい。そして、半導体パッケージ1は、たとえば、図8に示すように、インバータ回路に組み込んで使用することができる。なお、図8では図解し易くするために、IGBT9およびMOSFET11を集約した1つのトランジスタとして表している。このインバータ回路58は、三相モータ59に接続される三相インバータ回路であって、直流電源60およびスイッチ部61を備えている。直流電源60には、その高圧側に高圧側配線62が、また、その低圧側に低圧側配線63が接続されている。スイッチ部61は、三相モータ59のU相59U、V相59VおよびW相59Wのそれぞれの相に対応する3つの直列回路64~66を備えている。直列回路64~66は、高圧側配線62と低圧側配線63との間に並列に接続されている。直列回路64~66は、それぞれ高圧側のハイサイドトランジスタIGBT9MOSFET1167H~69Hと、低圧側のローサイドトランジスタIGBT9MOSFET1167L~69Lとを備えている。各トランジスタ67H~69Hおよび67L~69Lには、それぞれ回生ダイオード70H~72Hおよび70L~72Lが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。各トランジスタ67H~69Hおよび67L~69Lのゲートには、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、各トランジスタ67H~69Hおよび67L~69Lが、それぞれスイッチング動作する。これにより、三相モータ59に三相交流が流れて、三相モータ59が駆動される。<半導体パッケージ1の第2実施形態>図9は、本発明の第2実施形態に係る半導体チップの模式的な断面図である。図9において、図3に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。図9の半導体チップ71において、複数のトレンチ36は、SiC基板32を貫通してSiCベース層33に入り込むように形成されている。これにより、トレンチ36の底面とSiCベース層33との裏面との間に段差72が設けられている。SiCベース層33には、その段差72分だけSiCベース層33の裏面が選択的に突出することにより凸部73が形成されている。SiCベース層33は、コレクタ領域37を取り囲むように形成されたn型のバッファ層74と、バッファ層74上に形成され、SiC半導体層23の表面24を形成するn-型のドリフト層75とを含む。バッファ層74の不純物濃度はドリフト層75よりも高い。たとえば、バッファ層74の不純物濃度は1.0×1018~1.0×1015atomscm-3であり、ドリフト層75の不純物濃度は5.0×1016~1.0×1014atomscm-3である。バッファ層74は、凸部73の表面に沿ってSiC半導体層23の裏面25側へ凸になる第1部分76と、当該第1部分76とは反対側に凸になってコレクタ領域37を取り囲む第2部分77とが、トレンチ36のピッチPに合わせて交互に連続する葛折状に形成されている。ドリフト層75は、SiCベース層33の大部分を占めており、SiC半導体層23の表面24側においてチャネル領域39に接している。また、SiC基板32の表面近傍トレンチ36の底部近傍には、SiC基板32の他の部分よりも不純物濃度が高い高濃度不純物領域78が形成されている。高濃度不純物領域78は、SiCベース層33の凸部73と接している。図10A~図10Hは、図9の半導体チップの製造工程の一部を工程順に示す図である。半導体チップ71を製造するには、図10Aに示すように、ウエハ状態のSiC基板32の表面へ向かってn型不純物P、As等を注入することにより、高濃度不純物領域78を形成する。次に、図10Bに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板32の表面上に、n型不純物をドーピングしながらSiC結晶を成長させる。これにより、SiC基板32上に、バッファ層74のベースとなる第1高濃度不純物層79およびドリフト層75が順に積層されて、n-型のSiCベース層33が形成される。次に、図10Cに示すように、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層33に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43が同時に形成される。次に、図10Dに示すように、SiC基板32の裏面25にハードマスク51を形成し、当該ハードマスク51をパターニングした後、SiC基板32を裏面25側から少なくとも第1高濃度不純物層79を貫通してドリフト層75が露出するまでドライエッチングする。これにより、SiC基板32が裏面25から選択的に掘り込まれて、トレンチ36が形成される。この際、SiC基板32の表面近傍に高濃度不純物領域78が形成されているので、エッチング面がSiC基板32の終端表面近傍に達したときに、SiC基板32の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。そのため、エッチングの深さを、第1高濃度不純物層79が貫通する程度に精密に制御することができる。次に、図10Eに示すように、トレンチ36の形成に利用したハードマスク51を残したまま、当該ハードマスク51から露出するトレンチ36へ向けてn型不純物を加速させ、トレンチ36の底面にn型不純物を注入する。これにより、第2高濃度不純物層80と第1高濃度不純物層79とが一体化して、バッファ層74が形成される。次に、図10Fに示すように、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面バッファ層74の第2部分77にp型不純物を注入する。これにより、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。剥離後、SiCベース層33をアニール処理する。これにより、チャネル領域39、エミッタ領域41、チャネルコンタクト領域43、バッファ層74およびコレクタ領域37に注入されたn型不純物およびp型不純物が活性化する。次に、図10Gに示すように、たとえば、熱酸化法により、SiCベース層33の表面24に、ゲート絶縁膜44を形成する。次に、たとえば、CVD法により、ポリシリコンを、SiCベース層33の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極45が形成される。次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。次に、図10Hに示すように、たとえば、スパッタ法により、各コンタクトホール47,48を埋め尽くすように、AlCuを層間絶縁膜46上に堆積させる。これにより、エミッタ電極26が形成される。この後、トレンチ36の内面にメタルシリサイド38を形成した後、たとえば、スパッタ法により、メタルシリサイド38の内側を埋め尽くすように、AlCuをSiC基板32の裏面25に堆積させる。これにより、コレクタ電極27が形成される。以上の工程を経て、図9に示す半導体チップ71が形成される。以上のように、この半導体チップ71によっても、前述の半導体チップ8と同様の作用効果を達成することができる。さらに、この半導体チップ71では、バッファ層74が形成されているので、IGBT9のオフ時に、チャネル領域39とドリフト層75との界面から発生する空乏層の伸びを、バッファ層74で阻止してパンチスルーを防止することができる。そのため、半導体チップ71をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。また、本発明の半導体パッケージ1は、以下の図11~図14に示す形態で実施することもできる。なお、図11~図14において、前述の図1~図3に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。1SiC基板区画タイプ図11および図12たとえば、SiC基板52を、p型部分53とn型部分54とがストライプ状に交互に並ぶように複数部分に区画して、当該p型部分53およびn型部分54をSiC基板52の裏面25に露出させることにより、p型部分53をIGBT9のコレクタ領域37として利用し、n型部分54をMOSFET11のドレイン領域34として利用することもできる。また、このSiC基板区画タイプにおいても、図12に示すように、SiCベース層33を、バッファ層74とドリフト層75の2層構造にすることができる。この場合、バッファ層74は、SiC基板32の表面に沿って、p型部分53とn型部分54を一括して覆うように形成される。2トレンチゲートタイプ図13前述の実施形態では、IGBT9は、プレーナゲート型であったが、たとえば、トレンチゲート型であってもよい。トレンチゲート型IGBT9では、チャネル領域39の中央部において、SiCベース層33の表面24からエミッタ領域41およびチャネル領域39を貫通して、最深部がSiCベース層33に達するゲートトレンチ55が形成されている。ゲートトレンチ55の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜56が形成されている。そして、ゲート絶縁膜56の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ55にゲート電極57が埋め込まれている。また、チャネルコンタクト領域43は、チャネル領域39の中央部を取り囲む周縁部において、SiCベース層33の表面24からエミッタ領域41の周縁部を貫通してチャネル領域39に達するように形成されている。3素子分散タイプ図14前述の実施形態では、IGBT9、MOSFET11およびショットキーバリアダイオード12は、同一の半導体チップ8に集約されていたが、たとえば、それぞれ独立したIGBTチップ15、MOSFETチップ16およびショットキーバリアダイオードチップ17として分散して形成されていてもよい。この場合、MOSFETチップ16およびショットキーバリアダイオードチップ17は、SiCではなく、たとえば、Si、GaN、GaAs等、他の半導体材料を用いて形成することができる。また、本発明の半導体チップは、以下の第7~第9実施形態で実施することもできる。図15は、本発明の第7実施形態に係る半導体チップ101の模式的な平面図である。図16は、図15の半導体チップ101の模式的な底面図である。図17は、図16のコレクタ領域109のストライプ方向の変形例を示す図である。図18は、本発明の第7実施形態に係る半導体チップ101の模式的な断面図である。半導体チップ101は、たとえば、平面視正方形のチップ状である。チップ状の半導体チップ101は、図15および図16の紙面における上下左右方向の長さがそれぞれ数mm程度である。半導体チップ101は、n型のSiC基板102と、当該SiC基板102上に形成されたn-型のSiCベース層103とを含む。n型のSiC基板102は、MOSFET11のドレイン領域104およびショットキーバリアダイオード12のカソード領域105を形成している。また、SiCベース層103は、MOSFET11およびショットキーバリアダイオード12において、ドリフト領域116として機能する。SiC基板102の裏面からSiC基板102を貫通してSiCベース層103に入り込むように、複数の裏面側トレンチ106が形成されている。これにより、裏面側トレンチ106の底面とSiCベース層103との裏面との間に段差107が設けられている。SiCベース層103には、その段差107分だけSiCベース層103の裏面が選択的に突出することにより凸部108が形成されている。複数の裏面側トレンチ106は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチの形状は、ストライプ状に限らず、格子状などであってもよい。また、ストライプ状の場合、その方向は、図16に示すように、表面側トレンチ131後述と平行な方向であってもよいし、図17に示すように、表面側トレンチ131後述に交差する方向であってもよい。各裏面側トレンチ106の側面はSiC基板102で形成され、底面はSiCベース層103で形成されており、この底面SiCベース層103の裏面部にp型のコレクタ領域109IGBT9のコレクタ領域109が形成されている。そして、SiC基板102の裏面全域を覆うように、コレクタ電極110が形成されている。コレクタ電極110は、すべての裏面側トレンチ106に一括して入り込んでいて、各裏面側トレンチ106の側面でSiC基板102に接続され、各裏面側トレンチ106の底面でコレクタ領域109に接続されている。コレクタ電極110は、裏面側トレンチ106の内面側面および底面に接する部分にメタルシリサイド111が形成されたAlCu電極からなる。これにより、n型のSiC基板102およびp型のコレクタ領域109のいずれの導電型の対象物に対しても、コレクタ電極110をオーミック接触させることができる。このコレクタ電極110は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、コレクタ電極110がドレイン電極112として機能する。一方、ショットキーバリアダイオード12においては、コレクタ電極110がカソード電極113として機能する。また、SiC基板102の表面近傍裏面側トレンチ106の底部近傍には、SiC基板102の他の部分よりも不純物濃度が高い高濃度不純物領域114が形成されている。高濃度不純物領域114は、SiCベース層103の凸部108と接している。SiCベース層103は、バッファ領域115と、ドリフト領域116とを含む。バッファ領域115は、凸部108の表面に沿ってSiCベース層103の裏面側へ凸になる第1部分117と、当該第1部分117とは反対側に凸になってコレクタ領域109を取り囲む第2部分118とが、裏面側トレンチ106のピッチに合わせて交互に連続する葛折状に形成されている。ドリフト領域116は、ベースドリフト領域125、低抵抗ドリフト領域126および表面ドリフト領域127の3層構造を有しており、ベースドリフト領域125がバッファ領域115に接しており、表面ドリフト領域127がSiCベース層103の表面に露出している。ドリフト領域116の表面部にはp型のチャネル領域119が選択的に形成され、そのチャネル領域119の表面部にはn型のエミッタ領域120が形成されている。エミッタ領域120は、SiCベース層103の表面に露出して当該表面の一部を形成している。このエミッタ領域120は、MOSFET11のソース領域121を兼ねている。これらエミッタ領域120およびチャネル領域119により、IGBT9MOSFET11の単位セルが構成されている。互いに隣り合うIGBT9MOSFET11の単位セルの間では、ドリフト領域116の一部がSiCベース層103の表面に露出している。SiCベース層103には、その表面からエミッタ領域120およびチャネル領域119を貫通して最深部が低抵抗ドリフト領域126の途中部に達するゲートトレンチ122が形成されている。これにより、エミッタ領域120ソース領域121は、ゲートトレンチ122の側面の一部を形成している。チャネル領域119も同様に、ゲートトレンチ122の側面の一部を形成している。そして、ドリフト領域116は、ゲートトレンチ122の側面の一部および底面を形成している。ゲートトレンチ122の内面側面および底面には、その全域を覆うように、SiO2等の絶縁物からなるゲート絶縁膜123が形成されている。そして、ゲートトレンチ122には、ポリシリコン等の導電物からなるゲート電極124が埋設されている。ゲート電極124は、ゲート絶縁膜123を介してエミッタ領域120ソース領域121、チャネル領域119およびドリフト領域116に対向している。SiCベース層103の表面には、SiO2等の絶縁物からなるフィールド絶縁膜128が形成されている。フィールド絶縁膜128は、SiCベース層103の一部を活性領域129として露出させるコンタクトホールを有し、当該活性領域129を取り囲むフィールド領域130を覆っている。活性領域129において互いに隣り合うIGBT9MOSFET11の単位セルの間には、SiCベース層103の表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する表面側トレンチ131が形成されている。表面側トレンチ131は、ゲートトレンチ122と同じ深さ、同じ形状で形成されている。ゲートトレンチ122および表面側トレンチ131は、裏面側トレンチ106と平行なストライプ状であってもよいし図16参照、交差するたとえば直交するストライプ状であってもよい図17参照。各ゲートトレンチ122および各表面側トレンチ131は、SiCベース層103の表面に対して平行な底面と、当該底面に対して傾斜する側面とによって区画されている。側面の傾斜角θは、たとえば、90°~135°である。また、各表面側トレンチ131の深さSiCベース層103の表面から表面側トレンチ131の底面までの距離は、たとえば、3000Å~15000Åである。また、各表面側トレンチ131の長手方向に直交する幅最深部の幅は、0.3μm~10μmである。各ゲートトレンチ122および各表面側トレンチ131の具体的な形状としては、図18に示すように、傾斜角θ=約90°で、底面のエッジ部が外方へ向かって湾曲し、側面と底面とが曲面で連続することにより底部が断面視U字状に形成されたU字トレンチが例示されるが、これに限らない。たとえば、側面と底面とは、角張った面で連続していてもよい。また、各ゲートトレンチ122および各表面側トレンチ131は、たとえば、傾斜角θが90°を超え、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであってもよい。逆台形状のトレンチは、側面の全部が傾斜角θ>90°で傾斜していてもよいし、側面の一部側面の下部が選択的に傾斜角θ>90°で傾斜しており、側面の他の部分側面の上部は、底面に対して90°の角度を形成していてもよい。表面側トレンチ131の底面および側面には、表面側トレンチ131の内面に沿って電界緩和部としてのp型層132が形成されている。p型層132は、表面側トレンチ131の底面からエッジ部を経て、チャネル領域119およびエミッタ領域120ソース領域121に跨るように表面側トレンチ131の開口端に至るまで形成されている。また、p型層132は、n型のSiCベース層103との間にpn接合部を形成している。これにより、ショットキーバリアダイオード12と、p型層132およびn型SiCベース層103低抵抗ドリフト領域126によって構成されるpnダイオード133とが並列に接続されることとなる。また、p型層132には、p型のコンタクト層134が、表面側トレンチ131の底面の一部に形成されている。コンタクト層134は、表面側トレンチ131の長手方向に沿って直線状に形成されており、表面側トレンチ131の底面からp型層132の深さ方向途中までの深さたとえば、0.05μm~0.2μmを有している。一方、フィールド領域130には、当該表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する環状トレンチ135が形成されている。環状トレンチ135は、活性領域129を取り囲むように形成されている。また、環状トレンチ135の底面および側面には、環状トレンチ135の内面に露出するように当該内面に沿ってガードリング136が形成されている。ガードリング136は、p型層132と同一の工程で形成されるものであって、p型層132と同じ不純物濃度および厚さを有している。フィールド絶縁膜128上には、AlCuからなるエミッタ電極137が形成されている。エミッタ電極137は、フィールド絶縁膜128のコンタクトホール内でエミッタ領域120ソース領域121、表面ドリフト領域127およびコンタクト層134に接続されている。すなわち、エミッタ電極137は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、エミッタ電極137がソース電極138として機能する。一方、ショットキーバリアダイオード12においては、エミッタ電極137がアノード電極139として機能する。これにより、エミッタ電極137は、不純物濃度が高いn型のエミッタ領域120およびp型のコンタクト層134に対してオーミック接触したオーミック接触部140と、不純物濃度が低いn-型の表面ドリフト領域127に対してショットキー接合したショットキー接合部141とを有している。また、半導体チップ101の最表面には、SiN等の絶縁物からなる表面保護膜142が形成されている。表面保護膜142の中央部には、エミッタ電極137を露出させる開口が形成されている。図1のボンディングワイヤ14は、この開口を介してエミッタ電極137に接合される。以上より、この半導体チップ101には、エミッタ電極137と、エミッタ電極137に接続されたエミッタ領域120と、エミッタ領域120に対してSiCベース層103の裏面側にエミッタ領域120に接して形成されたチャネル領域119と、チャネル領域119に対してSiCベース層103の裏面側にチャネル領域119に接して形成されたドリフト領域116と、ドリフト領域116に対してSiCベース層103の裏面側にドリフト領域116に接して形成されたコレクタ領域109と、コレクタ領域109に接続されたコレクタ電極110とを含む、縦型のIGBT9が形成されている。そして、このIGBT9のエミッタ電極137およびコレクタ電極110は、MOSFET11およびショットキーバリアダイオード12との間で共有されており、MOSFET11は、これらの電極に接続される不純物領域として、エミッタ領域120ソース領域121、チャネル領域119、ドリフト領域116およびドレイン領域104を有している。また、ショットキーバリアダイオード12は、これらの電極に接続される不純物領域として、ドリフト領域116およびカソード領域105を有している。すなわち、半導体チップ101において、IGBT9、MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されている。こうして、半導体チップ101には、IGBT9、MOSFET11およびショットキーバリアダイオード12の3つの素子が一括して搭載されており、互いに並列に接続されている。<SiCベース層103の不純物濃度>次に、図19を参照して、SiC基板102およびSiCベース層103の不純物濃度の大きさについて説明する。図19は、SiC基板102およびSiCベース層103の不純物濃度を説明するための図である。図19に示すように、SiC基板102およびSiCベース層103は、いずれもn型不純物を含有するn型SiCからなる。それらの不純物濃度の大小関係は、SiC基板102>バッファ領域115>ドリフト領域116である。SiC基板102の濃度は、たとえば、その厚さ方向に沿って5×1018~5×1019cm-3でほぼ一定である。バッファ領域115の濃度は、たとえば、その厚さ方向に沿って、1×1017~5×1018cm-3で一定または表面に沿って濃度が薄い。ドリフト領域116の濃度は、ベースドリフト領域125、低抵抗ドリフト領域126および表面ドリフト領域127それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。ベースドリフト領域125の濃度は、たとえば、その厚さ方向に沿って、5×1014~5×1016cm-3で一定である。なお、ベースドリフト領域125の濃度は、図19の破線で示すように、SiCベース層103の裏面から表面へ向かうにしたがって、約3×1016cm-3から約5×1015cm-3まで連続的に減少していてもよい。低抵抗ドリフト領域126の濃度は、ベースドリフト領域125の濃度よりも高く、たとえば、その厚さ方向に沿って、5×1015~5×1017cm-3で一定である。なお、低抵抗ドリフト領域126の濃度は、図19の破線で示すように、SiCベース層103の裏面から表面へ向かうにしたがって、約3×1017cm-3から約1×1016cm-3まで連続的に減少していてもよい。表面ドリフト領域127の濃度は、ベースドリフト領域125および低抵抗ドリフト領域126の濃度よりも低く、たとえば、その厚さ方向に沿って、5×1014~1×1016cm-3で一定である。図18に示すように、互いに隣り合う表面側トレンチ131で挟まれたストライプ状の単位セルラインセルを有するショットキーバリアダイオード12では電流を流すことができる領域電流経路が、互いに隣り合う表面側トレンチ131の距離に制約されるので、SiCベース層103における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで図19に示すように、単位セルのベース部を形成する低抵抗ドリフト領域126の濃度をベースドリフト領域125よりも高くすることにより、電流経路が表面側トレンチ131の間隔に制約されていても、比較的高い濃度を有する低抵抗ドリフト領域126により単位セルの抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。一方、エミッタ電極137アノード電極139に接する単位セルの表層部には、比較的低い濃度を有する表面ドリフト領域127を設けることにより、逆方向電圧印加時にSiCベース層103の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。次に、図18の半導体チップ101の製造工程について説明する。図20A~図20Dは、図18の半導体チップ101の製造工程の一部を工程順に示す図である。まず、図20Aに示すように、図10Aおよび図10Bの工程に倣って、ウエハ状態のSiC基板102の表面に高濃度不純物領域114を形成し、バッファ領域115のベースとなる第1高濃度不純物領域143およびドリフト領域116を順にエピタキシャル成長させて、n-型のSiCベース層103を形成する。次に、図20Bに示すように、図10Cの工程に倣って、チャネル領域119、エミッタ領域120ソース領域121の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120ソース領域121を形成する。次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。次に、図20Cに示すように、図10Dの工程に倣って、SiC基板102の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、SiC基板102を裏面側から少なくとも第1高濃度不純物領域143を貫通してドリフト領域116ベースドリフト領域125が露出するまでドライエッチングする。これにより、SiC基板102が裏面から選択的に掘り込まれて、裏面側トレンチ106が形成される。次に、図20Dに示すように、図10Eの工程に倣って、裏面側トレンチ106の底面にn型不純物を注入することにより、バッファ領域115を形成する。次に、図10Fの工程に倣って、裏面側トレンチ106の底面バッファ領域115の第2部分118にp型不純物を注入することにより、SiCベース層103にコレクタ領域109を形成する。この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120ソース領域121、コンタクト層134、バッファ領域115およびコレクタ領域109に注入されたn型不純物およびp型不純物が活性化する。その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図18に示す半導体チップ101が得られる。以上のように、この半導体チップ101によっても、前述の半導体チップ8,71と同様の作用効果を達成することができる。さらに、この半導体チップ101によれば、ショットキー接合部141に隣り合う部分に表面側トレンチ131が形成されているので、SiCベース層103とアノード電極139とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。さらに、表面側トレンチ131の内面にp型層132が形成されているので、半導体チップ101全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、SiC半導体の耐圧性能を十分に活かすことができる。また、pnダイオード133とがショットキーバリアダイオード12とが並列に接続されているので、半導体チップ101にサージ電流が流れても、当該サージ電流の一部を内蔵pnダイオード133に流すことができる。その結果、ショットキーバリアダイオード12に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード12の熱破壊を防止することができる。次に、第8実施形態に係る半導体チップ151について説明する。図21は、本発明の第8実施形態に係る半導体チップ151の模式的な断面図である。図21において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。前述の第7実施形態の半導体チップ101では、活性領域129においてストライプ状に形成されて複数の裏面側トレンチ106が配置されていたが、この第8実施形態の半導体チップ151では、ストライプ状の複数の表面側トレンチ131に跨る単一の裏面側トレンチ152が形成されている。当該裏面側トレンチ152は、SiC基板102の裏面において活性領域129のほぼ全域を覆うように形成されている。裏面側トレンチ152の底面には、MOSFET11のドレイン領域153ショットキーバリアダイオード12のカソード領域154と、IGBT9のコレクタ領域155とが、交互にストライプ状に形成されている。図22A~図22Dは、図21の半導体チップ151の製造工程の一部を工程順に示す図である。まず、図22Aに示すように、図20Aの工程に倣って、ウエハ状態のSiC基板102の表面に高濃度不純物領域114を形成し、バッファ領域115のベースとなる第1高濃度不純物領域143およびドリフト領域116を順にエピタキシャル成長させて、n-型のSiCベース層103を形成する。次に、図22Bに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120ソース領域121の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120ソース領域121を形成する。次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。次に、図22Cに示すように、図20Cの工程に倣って、SiC基板102の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、SiC基板102を裏面側から少なくとも第1高濃度不純物領域143を貫通してドリフト領域116ベースドリフト領域125が露出するまでドライエッチングする。これにより、SiC基板102が裏面から選択的に掘り込まれて、裏面側トレンチ152が形成される。次に、図22Dに示すように、図20Dの工程に倣って、裏面側トレンチ152の底面にn型不純物を注入することにより、バッファ領域115を形成する。次に、裏面側トレンチ152の底面にp型不純物を注入することにより、SiCベース層103にコレクタ領域155を形成する。さらに、裏面側トレンチ152の底面にn型不純物を注入することにより、SiCベース層103にドレイン領域153カソード領域154を形成する。この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120ソース領域121、コンタクト層134、バッファ領域115、コレクタ領域155およびドレイン領域153カソード領域154に注入されたn型不純物およびp型不純物が活性化する。その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図21に示す半導体チップ151が得られる。以上のように、この半導体チップ151によっても、前述の半導体チップ8,71,101と同様の作用効果を達成することができる。次に、第9実施形態に係る半導体チップ161について説明する。図23は、本発明の第9実施形態に係る半導体チップ161の模式的な断面図である。図23において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。前述の第7および第8実施形態の半導体チップ101,151では、SiCベース層103を支持するSiC基板102が設けられていたが、この第9実施形態の半導体チップ161では、SiC基板102が省略されており、SiCベース層103の裏面全面が露出している。露出したSiCベース層103の裏面には、全体にわたってバッファ領域162が形成されている。そのバッファ領域162には、SiCベース層103の裏面に露出するように、MOSFET11のドレイン領域163ショットキーバリアダイオード12のカソード領域164と、IGBT9のコレクタ領域165とが、交互にストライプ状に形成されている。図24A~図24Fは、図23の半導体チップ161の製造工程の一部を工程順に示す図である。まず、図24Aに示すように、ウエハ状態の基板166の表面に、ベースドリフト領域125のみをエピタキシャル成長させて、n-型のSiCベース層103を形成する。用いる基板166は、SiC基板に限らず、種々の基板を使用することができる。次に、図24Bに示すように、グラインド、ドライエッチング、サンドブラスト等の方法により、SiCベース層103の裏面が露出するまで基板166を研削する。これにより基板166を取り除く。次に、図24Cに示すように、エピタキシャル成長もしくはイオン注入により、ベースドリフト領域125上に、低抵抗ドリフト領域126および表面ドリフト領域127を順に形成する。次に、図24Dに示すように、SiCベース層103の裏面全体にn型不純物を注入することにより、バッファ領域162を形成する。次に、図24Eに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120ソース領域121の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120ソース領域121を形成する。次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。次に、図24Fに示すように、図20Dの工程に倣って、SiCベース層103の裏面にp型不純物を注入することにより、SiCベース層103にコレクタ領域65を形成する。さらに、SiCベース層103の裏面にn型不純物を注入することにより、SiCベース層103にドレイン領域163カソード領域164を形成する。この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120ソース領域121、コンタクト層134、バッファ領域162、コレクタ領域165およびドレイン領域163カソード領域164に注入されたn型不純物およびp型不純物が活性化する。その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図23に示す半導体チップ161が得られる。以上のように、この半導体チップ161によっても、前述の半導体チップ8,71,101,151と同様の作用効果を達成することができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、IGBT9、ボディダイオード10、MOSFET11およびショットキーバリアダイオード12の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、IGBT9において、p型の部分がn型であり、n型の部分がp型であってもよい。また、第7~第9実施形態では、IGBT9およびMOSFET11の単位セルと、ショットキーバリアダイオード12の単位セルとが交互に配置されていたが、配置形態は特に制限されず、たとえば、前者の単位セルの間に、後者の単位セルが2つ以上配置されていてもよい。また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"