半導体基板と、当該半導体基板上に間隔をもって形成され且つ絶縁層からなる2つの段差部と、前記2つの段差部の間の前記半導体基板上に形成されるセンサ素子と、前記2つの段差部に跨がって配置される金属層と、前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、全体がモールド成型されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記金属層にエッチング溶液注入穴を有し、前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴とする請求項1記載の半導体装置。前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、前記段差部は前記絶縁層内に電子回路を有することを特徴とする請求項1又は請求項2記載の半導体装置。センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第1絶縁膜を形成する工程と、前記半導体基板上面からみて前記センサ素子と重なる領域の前記第1絶縁膜を除去し前記センサ素子の周囲に前記第1絶縁膜からなる段差部を形成する工程と、前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、前記金属配線を形成した後、前記半導体基板全面に第1保護膜を形成しさらに当該第1保護膜の上に第2絶縁膜を形成し、その後前記第1保護膜が露出するまで平坦化する工程と、前記第2絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第2絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第2保護膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、前記シリコン基板上に形成された前記電子回路全体を覆うように第1シリコン酸化膜を形成し当該第1シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板全体に第1シリコン窒化膜を形成し当該第1シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、前記第1シリコン酸化膜および前記第1シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、前記シリコン基板全体に第2シリコン窒化膜を形成した後、前記シリコン基板全体に第2シリコン酸化膜を形成し、その後前記第2シリコン窒化膜が露出するまで平坦化する工程と、前記第2シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第2シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第3シリコン窒化膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。しかしながら、前記モールド材料を変更する方法にあっては、線膨張係数が零となるモールド材料は存在せず、また、吸湿の程度の差はあれ、吸湿量が零となるモールド材料も存在しない。したがって、モールド材料を変更する方法を採用したとしても、特性変動の抑制には限界がある。また、前記ブロック層を挿入する方法にあっては、各種のバッファ層を用いることによりある程度の効果を得ることはできる。しかしながら、パッケージに作用する応力を完全に零にすることは困難である。例えば、超厚膜構造を採用すれば応力低減は可能ではあるが、近年の電子部品に求められている薄型化の流れに逆行するため採用は難しい。そのため、ストレス変化をより確実に抑制し、特性変動をより低減することの可能な方法が望まれていた。本発明は、上記未解決の問題に着目してなされたものであり、モールド成型によりパッケージ化される半導体装置において、モールドからの応力による半導体デバイスの特性変動を、より抑制することの可能な半導体装置および半導体装置の製造方法を提供することを目的としている。上記目的を達成するために、本発明の請求項1にかかる半導体装置は、半導体基板と、当該半導体基板上に間隔をもって形成され且つ絶縁層からなる2つの段差部と、前記2つの段差部の間の前記半導体基板上に形成されるセンサ素子と、前記2つの段差部に跨がって配置される金属層と、前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、全体がモールド成型されていることを特徴としている。請求項2にかかる半導体装置は、請求項1記載の半導体装置において、前記金属層にエッチング溶液注入穴を有し、前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴としている。請求項3にかかる半導体装置は、前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、前記段差部は前記絶縁層内に電子回路を有することを特徴としている。また、本発明の請求項4にかかるは半導体装置の製造方法は、センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第1絶縁膜を形成する工程と、前記半導体基板上面からみて前記センサ素子と重なる領域の前記第1絶縁膜を除去し前記センサ素子の周囲に前記第1絶縁膜からなる段差部を形成する工程と、前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、前記金属配線を形成した後、前記半導体基板全面に第1保護膜を形成しさらに当該第1保護膜の上に第2絶縁膜を形成し、その後前記第1保護膜が露出するまで平坦化する工程と、前記第2絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第2絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第2保護膜を形成する工程と、を備えることを特徴としている。また、本発明の請求項5にかかる半導体装置の製造方法は、化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、前記シリコン基板上に形成された前記電子回路全体を覆うように第1シリコン酸化膜を形成し当該第1シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板全体に第1シリコン窒化膜を形成し当該第1シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、前記第1シリコン酸化膜および前記第1シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、前記シリコン基板全体に第2シリコン窒化膜を形成した後、前記シリコン基板全体に第2シリコン酸化膜を形成し、その後前記第2シリコン窒化膜が露出するまで平坦化する工程と、前記第2シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第2シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第3シリコン窒化膜を形成する工程と、を備えることを特徴としている。本発明によれば、絶縁層からなる2つの段差部の間の半導体基板上にセンサ素子を設け、2つの段差部に跨がって金属層を形成し、前記センサ素子と前記金属層との間に中空部を設けたため、モールドからのストレス変化による影響がセンサ素子に伝達されることを抑制することができ、すなわち半導体装置の特性変化を抑制することができる。特に、金属層にエッチング溶液注入穴を設け、エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって中空部を形成するため、中空部を容易に形成することができる。また、半導体基板としてのシリコン基板上に、センサ素子として化合物半導体からなる感磁部を設け、段差部を形成する絶縁層内に電子回路を配置したため、感磁部と電子回路とから構成される半導体装置において、そのモールドからのストレス変化による特性変動を抑制することができるとともに、感磁部および電子回路を効率よく配置することができる。以下、本発明の実施形態について図面を参照しながら詳細に説明する。まず、第1の実施の形態を説明する。この第1の実施の形態は、半導体素子としてのホール素子と、ホール素子の周辺回路を構成するCMOSなどを有するLSIと、が1チップ化されたホールICに適用したものである。図1は、本発明の一実施形態にかかるホールIC1の構成を示す断面模式図である。図1において、201はSi基板、202a、202bはSi基板201上に形成されたSi-LSI、208は半導体素子としての化合物半導体デバイスからなるホール素子の感磁部以後、この感磁部をホール素子という、210はSi-LSI202用の金属配線204aとホール素子208とを電気的に接続するための金属配線、212は層間絶縁膜としてのシリコン酸化膜以下、SiO2膜ともいう、213はストレス低減用のメタル板としても機能する、Si-LSI用のAl配線、215はAl配線213の下部のSiO2膜212内に形成される中空部である。図2および図3は、図1のホールIC1の製造工程を示す図である。まず、Si基板201を用意し、このSi基板201上にSi-LSI202a、202bを形成し、各Si-LSI202a、202b用の、例えば、2層の金属配線のうちの下層の金属配線203a、203bを形成し、ついで上層の金属配線204a、204bを形成した後、SiO2膜205を形成する図2a。なお、金属配線は2層に限るものではなく任意数の金属配線を設けてよい。次に、リソグラフィー技術およびドライエッチング技術を用いて、後に化合物半導体デバイスとしてのホール素子208を形成するためのSi基板201表面の所望の領域に存在するSiO2膜205を除去し、Si-LSI202a、202bが形成されている場所以外の領域でSi基板201表面を露出させる図2b。例えば図4aに示すように、4つのSi-LSIが形成されている場合には、これらSi-LSIどうしの間の領域A1を露出させる。つまり、後の工程でホール素子208を形成したときに、ホール素子208の両側にSi-LSIが配置されるように、ホール素子208の形成領域を確保する。次に、Si-LSI202a、202bの保護膜となるSiN膜206を、プラズマCVD装置を用いて基板全面に形成する。そして、SiN膜206とSi基板201とが接するエリアのうち、所望のエリア上に存在するSiN膜206を、リソグラフィー技術およびドライエッチング技術を用いて除去する図2c。次に、このSi基板をフッ化水素HF溶液に浸漬し、基板表面の自然酸化膜を除去するとともに、露出している基板表面のSi原子を水素原子にて終端させる。次に、MBE装置の成長室内をAs雰囲気状態にした後に、基板をMBE成長室内へ導入し、露出したSi基板表面のSi原子を終端している水素原子が基板表面から脱離しない温度まで基板を昇温させた後、化合物半導体膜の成長を開始し、InSb膜207を形成する図2d。例えばInSb膜207のトータル膜厚を約0.7μmとした。その後、基板温度を低下させ、基板をMBE装置から取り出した。このInSb膜207は基板全面に形成されるため、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスを形成する図2e。ここでは、図4aに示すように、前記ホール素子208の形成領域として確保した領域A1に、基板上面からみて十字型形状に加工を行い、ホール素子208を形成する。次に、基板全面に保護膜としてSiN膜209を形成した後、リソグラフィー技術およびエッチング技術を用いて、Si-LSI202a、202bとホール素子208の上部を覆うように存在するSiN膜209のうち所望のエリアだけ除去し、Si-LSI202a、202bとホール素子208との電気的導通をとるためのコンタクト窓209a、209bをそれぞれ設ける図2f。次に、スパッタリング技術を用いて、例えばTi、Pt、Auなどからなる金属配線210を形成し、Si-LSI202a、202bとホール素子208とを電気的に接続する図2g。この金属配線210の形状加工は、例えば、露光現像後のレジストを基板上に形成した後、金属配線材料をスパッタリング技術により基板全面に形成し、その後、剥離液中にてリフトオフ法により、所望の金属配線パターンを形成する。なお、これに限るものではなく、一般的に行われる配線形成方法、すなわち、まずスパッタリング法により基板全面に金属配線を形成した後、リソグラフィー技術およびエッチング技術を用いて金属配線パターンを形成してもよい。次に、基板全面に保護膜としてSiN膜211を形成した後、さらに基板全面に層間絶縁膜としてのSiO2膜212を形成してCMP平坦化処理を行い、SiN膜211が露出するまで基板全面を平坦化する図3a。次に、CMP平坦化処理後のSiN膜211の上に、Si-LSI202a、202の駆動制御用のAl層からなるAl配線213を形成し、Si-LSI202a、202bのそれぞれの金属配線と接続する。なお、ここでは、Alからなる配線を形成した場合について説明したが、Alに限るものではなく、Cuなどその他の金属配線であっても適用できる。さらに、Al配線213を、図3b、図4bに示すように、基板上面からみて少なくとも前記ホール素子208を含む平面視方形領域AR1にも形成する。そして、図3b、図4cに示すように、Al配線213の、基板上面からみてホール素子208と重なる領域内に、リソグラフィー技術を用いて、後述のエッチング溶液注入用の円形の微細なエッチング溶液注入穴214を複数形成する。このエッチング溶液注入穴214の大きさは、溶液注入が可能な程度の穴であればよく例えば、直径0.5μm程度に形成される。また、エッチング溶液注入穴214の数は、後述の中空部215として十分な中空の領域が形成される程度の数であればよい。なお、図3bでは、エッチング溶液注入穴214は4つしかないが、実際には多数形成されている。次に、基板全面にレジスト膜を形成した後、Al配線213が形成された領域のレジスト膜を除去して、Al配線213を除く領域にマスクパターン図示せずを形成した後、Al配線213に形成したエッチング溶液注入穴214からHF系のエッチング溶液を注入してウェットエッチングを行う。つまり、Al配線213の下層に存在するSiO2膜212をウェットエッチングして中空部215を形成する図3c。ここで、図4cに示すようにエッチング溶液注入穴214を、ホール素子208と重なるAl配線213の領域に形成しているため、前記中空部215は、図4dに示すように、基板上面からみてホール素子208と重なる領域に形成されることになる。ウェットエッチング終了後、プラズマCVDによりAl配線213の上に保護膜としてのSiN膜216を形成する。例えばこのSiN膜216を1μm程度の膜厚に形成することによって、SiN膜216が横に成長し、Al配線213に形成されている直径0.5μm程度のエッチング溶液注入穴214は封止されることになる。さらに、SiN膜216上の基板全面に、高分子バッファ層としての感光性ポリイミドPIMEL登録商標旭化成イーマテリアルズ株式会社製からなるバッファ層217を例えば、スピン塗布、露光、現像により成膜しバッファ層217を形成する図3d。なお、バッファ層217は、感光性ポリイミドPIMELに限るものではなく、ポリアミド、感光性シリコンなどの有機性の高分子バッファ層であれば適用することができる。また、バッファ層217は、必ずしも基板全面に形成する必要はなく、基板上面からみて少なくともホール素子208と重なる領域に形成すればよい。そして、PAD開口用のパターニングを行い、例えば金属配線204a、204bに到達するまでエッチングを行ってPADを形成する。これにより、ウェハが完成する。ついで、Si基板201をダイシングしてチップに分割した後、ダイボンディングし、PADとリードフレームとをワイヤボンディングした後、図1に示すように、全体をトランスファモールド法によりモールドして樹脂パッケージ218を形成する。なお、図1において、220はリードフレーム、221はモールド樹脂である。以上によりホール素子208および複数のSi-LSIを備えた半導体チップからなるホールIC1が完成する。本実施形態におけるホールIC1は、図1に示すように、ホール素子208の上方にAl配線213によって中空部215が形成されている。このため、仮に、この樹脂パッケージ218にストレス変化が生じたとしても、Al配線213および中空部215によって、ストレス変化がホール素子208自体に伝達されることを抑制することができる。したがって、ストレス変化によりホール素子208の特性変化が生じることを抑制することができる。特に、化合物半導体デバイスとしてのホール素子と、複数のSi-LSIとを同一チップ内に形成した場合には、例えばSi-LSI202a、202bと、これらSi-LSI202a、202bの間に配置されるホール素子208とは、高さに差がある。このため、ホール素子208の上方に、高さを調整するための、SiO2膜212からなる厚い膜が形成されることになる。この比較的厚いSiO2膜212が形成される領域に中空部215を設けているため、中空部215を設けたことによりホールIC1の半導体チップの大きさが増大することはない。また、Al配線213は、本来、Si-LSI202a、202b用の金属配線として有しているものであって、Al配線213の形状をホール素子208に対応するように異ならせるだけでよいため、本来形成されるAl配線213を利用して中空部215を形成することによって、その分、処理工程の増加を抑制することができる。また、化合物半導体デバイスからなるホール素子は、シリコンホール素子に比較して感度が高いため、化合物半導体デバイスからなるホール素子208を用い、ホール素子208と周辺回路からなる複数のSi-LSIとを1チップ上に形成することによって、小型化且つ高感度のホールICを実現することができるとともに、さらに特性変化の少ないホールICを形成することができる。なお、上記第1の実施の形態においては、図4bおよびcに示すように、十字型形状のホール素子208を含む平面視方形領域AR1にAl配線213を形成し、ホール素子208と重なる領域にエッチング溶液注入穴214を形成した場合について説明したがこれに限るものではない。例えば、図5aに示すように、十字型形状のホール素子208のうち、出力短冊208outと、入力短冊208inおよび出力短冊208outが交差する部分とを含む平面視方形領域AR2にAl配線213を形成し、ホール素子208と重なる領域にエッチング溶液注入穴214を形成するようにしてもよい。また、図5bに示すように、入力短冊208inと出力短冊208outとが交差する領域を含む平面視方形領域AR3のみに形成するようにしてもよい。要は、入力短冊208inと出力短冊208outとが交差する領域を少なくとも含む平面視方形領域に形成すればよい。また、上記第1の実施の形態においては、Si-LSI202a、202b用の金属配線であるAl配線213を、ホール素子208を含む平面視方形領域AR1にも形成するようにした場合について説明したがこれに限るものではない。例えば、Al配線213とは別に、新たにホール素子208を含む平面視方形領域AR1に金属層を設けるようにしてもよく、要は、SiO2膜212の、基板上面からみてホール素子208と重なる領域に金属層を設けるようにすればよい。また、上記実施の形態においては、ホール素子を備えたホールICを形成する場合について説明したがこれに限るものではなく、ホール素子を備えた他の回路であっても適用することができる。ここで、上記第1の実施の形態において、シリコン基板201が半導体基板に対応し、前記Si-LSI202a、202bを内部に有するSiO2膜205が段差部に対応し、ホール素子208がセンサ素子および感磁部に対応し、Al配線213が金属層に対応し、Si-LSI202a、202bが電子回路に対応している。また、SiO2膜205が第1シリコン酸化膜に対応し、SiN膜206が第1シリコン窒化膜に対応し、SiN膜211が第2シリコン窒化膜に対応し、SiO2膜212が第2シリコン酸化膜に対応し、SiN膜216が第3シリコン窒化膜に対応している。次に、本発明の第2の実施の形態を説明する。この第2の実施の形態は、本発明を、半導体素子としてホール素子に適用したものである。図6は、本発明の一実施形態にかかる、ホール素子2からなる半導体チップの断面模式図である。図6において、401はSi基板、403はSi基板401上に形成された化合物半導体デバイスからなるホール素子の感磁部以後、この感磁部をホール素子という、405はシリコン酸化膜、407は金属配線、408は保護膜としてのシリコン窒化膜以下、SiN膜ともいう、409は層間絶縁膜としてのシリコン酸化膜以下、SiO2膜ともいう、410はストレス低減用のメタル板として機能するAl層、413はAl層410の下部のSiO2膜409内に形成される中空部、414は保護膜、421はPAD422を介して金属配線407とリードフレーム423とを接続するボンディングワイヤ、424は樹脂モールドされてなる樹脂パッケージである。図7から図9は、図6のホール素子2の製造工程を示す図である。まず、Si基板401を用意し、上記第1の実施の形態と同様の手順で、Si基板401上に化合物半導体膜を成長させInSb膜を形成する。そして、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスとしての十字型のホール素子403を形成する図7a。次に、基板全面に保護膜としてSiN膜404を形成し、リソグラフィー技術およびエッチング技術を用いてホール素子403を除く部分のSiN膜404を除去した後、基板全面に層間絶縁膜としてのSiO2膜405を形成する図7b。次に、基板上面からからみてホール素子403の形成領域と重なる領域のSiO2膜405を除去するためのマスクパターン406を形成する図7c。そして、このマスクパターン406を用いてホール素子403の上方のSiO2膜405を除去して、ホール素子403部分のSiN膜404を露出させ、SiN膜404をエッチングしてホール素子403のコンタクトホール404aを形成する図7d。次に、コンタクトホール404aと、ホール素子403を挟んで左右に残されたSiO2膜405の上部近傍までとを結ぶ金属配線407を形成する図7e。次に、基板全面に保護膜としてSiN膜408を形成した後、さらにSiO2膜409を形成し、CMP平坦化処理を行って、SiN膜408が露出するまで基板全面を平坦化する図8a。次に、CMP平坦化処理後のSiN膜408およびSiO2膜409の上に、Al層410を形成する。このAl層410は、上記第1の実施の形態と同様に、基板上面からみて少なくとも前記ホール素子403を含むように平面視略方形に形成し、Al層410の、基板上面からみてホール素子403と重なる領域に、リソグラフィー技術を用いてエッチング溶液注入用の直径0.5μm程度の円形の微細なエッチング溶液注入穴411を複数形成する。なお、Al層410は、上記第1の実施の形態と同様に、図5a、bに示すように、少なくとも、入力短冊208inと出力短冊208outとが交差する領域を含む平面視方形領域AR2、またはAR3に形成してもよく、要は、入力短冊208inと出力短冊208outとが交差する領域を含む領域に形成すればよい。次に、基板全面にレジスト膜を形成した後、Al層410が形成された領域のレジスト膜を除去して、Al層410を除く領域にマスクパターン412を形成する。そして、Al層410に形成したエッチング溶液注入穴411からHF系のエッチング溶液を注入してウェットエッチングを行い、Al層410の下層に存在するSiO2膜409をウェットエッチングして中空部413を形成する図8c。これにより、上記第1の実施の形態と同様に、基板上面からみてホール素子403上部の領域に中空部413が形成されることになる。ウェットエッチング終了後、マスクパターン412を除去し、プラズマCVDによりAl層410の上に保護膜としてのSiN膜414を形成する。このSiN膜414を1μm程度形成することによって、SiN膜414が横に成長し、Al層410に形成されている直径0.5μm程度のエッチング溶液注入穴411は封止されることになる。さらに、SiN膜414上の基板全面に、レジスト膜を形成して、PAD開口用のマスクパターン415を形成し、マスクパターン415を用いてエッチングを行い、SiN膜414およびSiO2膜409膜をエッチングしてPAD用の開口部を形成しPAD422を形成する図9a。そして、マスクパターン415を除去する図9b。これにより、ウェハが完成する。そして、Si基板401をダイシングしてチップに分割した後、ダイボンディングし、PADとリードフレーム423とをワイヤボンディングした後、全体を樹脂モールドして樹脂パッケージ424を形成することにより、図6に示すホール素子2の半導体チップが形成される。以上の構成とすることによって、この第2の実施の形態も上記第1の実施の形態と同様の作用効果を得ることができる。なお、上記第2の実施の形態においては、ホール素子403からなる半導体チップを形成する場合について説明したが、これに限るものではなく、ホール素子403の左右両側に形成される厚いSiO2膜405をLOCOS膜として用い、ホール素子403の他に素子を形成し、ホール素子および他の素子を一体にモールドして1チップ半導体装置を形成することも可能である。また、上記第1の実施の形態と同様に、SiN膜414の上に高分子バッファ層からなるバッファ層を形成してもよい。また、上記各実施の形態においては、センサ素子としてホール素子を適用した場合について説明したがこれに限るものではなく、例えば、圧力や加速度の検出を行う歪みセンサなど、他のセンサに適用することも可能である。ここで、上記第2の実施の形態において、Si基板401が半導体基板に対応し、ホール素子403の周囲に形成されたSiO2膜405が段差部に対応し、ホール素子403がセンサ素子に対応し、Al層410が金属層に対応している。また、SiO2膜405が第1絶縁膜に対応し、SiN膜408が第1保護膜に対応し、SiO2膜409が第2絶縁膜に対応し、SiN膜414が第2保護膜に対応している。