基板上にアモルファス半導体膜を形成し、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成し、前記多結晶半導体膜をチャネルとするトランジスタを形成する、半導体装置の製造方法。前記アモルファス半導体膜は、アモルファスシリコン膜であり、前記アニールは、550°Cから800°Cの基板温度で行う、請求項1に記載の半導体装置の製造方法。前記アモルファス半導体膜は、アモルファスシリコン膜であり、前記アニールは、550°Cから800°Cの基板温度で行う第1のアニール処理と、前記第1のアニール処理後に、300°Cから550°Cの基板温度で行う第2のアニール処理と、を含む請求項1に記載の半導体装置の製造方法。前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、前記アニールは、400°Cから550°Cの基板温度で行う、請求項1に記載の半導体装置の製造方法。前記アモルファス半導体膜は、アモルファスシリコンゲルマニウム膜であり、前記アニールは、400°Cから550°Cの基板温度で行う第1のアニール処理と、前記第1のアニール処理後に、200°Cから400°Cの基板温度で行う第2のアニール処理と、を含む請求項1に記載の半導体装置の製造方法。前記トランジスタは、前記基板上に交互に積層された複数の絶縁膜及び複数の半導体膜内にメモリホールが開口された構造を形成し、前記メモリホールの内壁面に、メモリ絶縁膜と前記アモルファス半導体膜とを順に形成し、前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成する、ことで形成される請求項1から5のいずれか1項に記載の半導体装置の製造方法。前記トランジスタは、前記基板上に前記アモルファス半導体膜を形成し、前記アニールにより、前記アモルファス半導体膜から前記多結晶半導体膜を形成し、前記多結晶半導体膜上に、ゲート絶縁膜を介してゲート電極を形成し、前記多結晶半導体膜内に、前記ゲート電極を挟むようにソース領域及びドレイン領域を形成する、ことで形成される請求項1から5のいずれか1項に記載の半導体装置の製造方法。基板と、前記基板上に形成された多結晶半導体膜と、前記多結晶半導体膜をチャネルとするトランジスタとを備え、前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の2倍以上である結晶粒を含む半導体装置。アモルファス半導体膜の結晶化を低温で短時間に行うことができ、大粒径の結晶粒を形成することが可能な半導体装置の製造方法、及び該方法により製造可能な半導体装置を提供する。一の実施形態による半導体装置の製造方法では、基板上にアモルファス半導体膜を形成する。さらに、前記方法では、前記基板上にマイクロ波を照射することにより、前記アモルファス半導体膜をアニールして、前記アモルファス半導体膜から多結晶半導体膜を形成する。さらに、前記方法では、前記多結晶半導体膜をチャネルとするトランジスタを形成する。また、別の実施形態による半導体装置は、基板と、前記基板上に形成された多結晶半導体膜と、前記多結晶半導体膜をチャネルとするトランジスタとを備える。さらに、前記多結晶半導体膜は、粒径が前記多結晶半導体膜の膜厚の2倍以上である結晶粒を含む。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す側方断面図である。図1の半導体装置は、BiCSフラッシュメモリである。図1の半導体装置は、半導体基板100と、電極膜101とを備えている。半導体基板100は例えば、Siシリコン基板であり、電極膜101は例えば、Si膜である。電極膜101は、半導体基板100上に絶縁膜図示せずを介して形成されている。本実施形態では、電極膜101が半導体基板100と別個に設けられているが、代わりに、半導体基板100の一部を電極として用いる構造を採用しても構わない。電極膜101上には、複数の絶縁膜102と、複数の半導体膜103が交互に積層されている。絶縁膜102は例えば、SiO2膜シリコン酸化膜であり、半導体膜103は例えば、Si膜である。半導体膜103は、BiCSフラッシュメモリのワードラインとして機能する。図1には、一例として、5層の絶縁膜1021~1025と、4層の半導体膜1031~1034が交互に積層された構造が示されている。絶縁膜1025上には、半導体膜103よりも膜厚の厚い半導体膜104が積層されている。半導体膜104は例えば、Si膜である。半導体膜104は、BiCSフラッシュメモリのセレクトゲートとして機能する。半導体膜104上には、絶縁膜1026が積層されている。絶縁膜1026は例えば、SiO2膜である。また、電極膜101、絶縁膜102、半導体膜103、及び半導体膜104が積層された構造内には、パイプ形状のメモリホールHが開口されている。メモリホールHは、絶縁膜102、半導体膜103、及び半導体膜104を貫通する2つの穴と、電極膜101内に形成され、これらの穴同士を繋ぐ1つの穴とで構成されている。メモリ絶縁膜111と、多結晶Si膜112は、メモリホールHの内壁面に順に形成されている。メモリ絶縁膜111は例えば、SiO2膜、SiN膜シリコン窒化膜、又はAl2O3膜アルミナ膜から構成される単層膜、又はこれらの膜のうちの1種類以上を含む積層膜である。メモリ絶縁膜111と多結晶Si膜112の合計膜厚は、メモリホールHを塞ぎ切らない厚さに設定されているのが望ましい。図1のBiCSフラッシュメモリでは、各半導体膜103と、メモリ絶縁膜111と、多結晶Si膜112は、メモリセルトランジスタを構成している。また、半導体膜104と、メモリ絶縁膜111と、多結晶Si膜112は、選択トランジスタを構成している。多結晶Si膜112は、これらのトランジスタのチャネルとして機能する。多結晶Si膜112は、本開示の多結晶半導体膜の例である。図1の半導体装置はさらに、ドープト多結晶Si領域113と、埋込絶縁膜114とを備えている。ドープト多結晶Si領域113は、多結晶Si膜112の一部に形成されており、具体的には、半導体膜104に囲まれた位置に形成されている。埋込絶縁膜114は、メモリ絶縁膜111、多結晶Si膜112、及びドープト多結晶Si領域113が形成されたメモリホールH内に埋め込まれている。埋込絶縁膜114は例えば、SiN膜である。なお、メモリ絶縁膜111、多結晶Si膜112、及びドープト多結晶Si領域113がメモリホールHを塞いでいる場合には、埋込絶縁膜114は不要である。本実施形態では、多結晶Si膜112内の領域のうち、ドープト多結晶Si領域113は、不純物半導体で形成された領域となっており、ドープト多結晶Si領域113以外の領域は、真性イントリンシック半導体で形成された領域となっている。1半導体装置の製造方法次に、図2~図4を参照し、図1の半導体装置の製造方法について説明する。図2~図4は、第1実施形態の半導体装置の製造方法を示す側方断面図である。まず、図2に示すように、電極膜101、絶縁膜102、半導体膜103、及び半導体膜104内にメモリホールHが開口された構造を形成する。電極膜101、絶縁膜102、半導体膜103、及び半導体膜104は、図1に示す半導体基板100上に積層されている。次に、図2に示すように、半導体基板100の全面に、メモリ絶縁膜111を形成する。これにより、メモリホールHの内壁面に、メモリ絶縁膜111が形成される。次に、図3に示すように、SiH4ガス、Si2H6ガス、又はこれらの両方のガスを用いて、半導体基板100の全面に、膜厚4~10nmのアモルファスSi膜121を堆積する。これにより、メモリホールHの内壁面に、メモリ絶縁膜111を介して、アモルファスSi膜121が形成される。アモルファスSi膜121は、本開示のアモルファス半導体膜の例である。次に、図3に示すように、半導体基板100上にマイクロ波を照射することで、半導体基板100上のアモルファスSi膜121をアニールする。本実施形態では、10W/cm2~10kW/cm2のパワーで、5.80GHzのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を600°C~800°Cまで上昇させ、この温度で2分間~1時間のマイクロ波アニールを行う。これにより、アモルファスSi膜121が多結晶Si膜112へと変化する。次に、図4に示すように、多結晶Si膜112の上部に不純物をドーピングし、多結晶Si膜112内に、ドープト多結晶Si領域113を形成する。次に、半導体基板100の全面に、埋込絶縁膜114を堆積する。これにより、メモリホールHの内部に埋込絶縁膜114が形成される。次に、図4に示すように、RIEReactiveIonEtchingにより、埋込絶縁膜114、多結晶Si膜112、及びメモリ絶縁膜111をリセスする。こうして、多結晶Si膜112をチャネルとするメモリセルトランジスタ及び選択トランジスタが形成される。その後、種々の配線層、プラグ層、層間絶縁膜等が形成される。こうして、図1に示す半導体装置が製造される。2炉アニールとマイクロ波アニールとの比較以上のように、本実施形態では、マイクロ波アニールにより、アモルファスSi膜121から多結晶Si膜112を形成する。以下、図5~図7を参照し、炉アニール赤外線アニールとマイクロ波アニールとの比較を行う。図5は、炉アニールにおける結晶化のメカニズムを示した図である。図5は、SiO2膜上に形成されたアモルファスSi膜を示す。アモルファスSi膜の炉アニールを開始すると、図5に示すように、アモルファスSi膜内に、Si結晶の核X1、X2が発生する。そして、この炉アニールを継続すると、図5に示すように、これらの結晶核X1、X2が成長していく。ここで、炉アニールによる結晶化には、結晶成長速度が遅いという性質がある。そのため、図5に示すように、初期に発生した結晶核X1、X2の成長中に、新たな結晶核X3が発生する頻度が高い。よって、最終的な結晶粒X1~X3の粒径は小さくなる。図5では、多結晶Si膜の膜厚がW、結晶粒X3の粒径がDAで示されている。図6は、マイクロ波アニールにおける結晶化のメカニズムを示した図である。図6は、図5と同様、SiO2膜上に形成されたアモルファスSi膜を示す。アモルファスSi膜のマイクロ波アニールを開始すると、図6に示すように、アモルファスSi膜内に、Si結晶の核Y1、Y2が発生する。そして、このマイクロ波アニールを継続すると、図6に示すように、これらの結晶核Y1、Y2が成長していく。ここで、マイクロ波アニールによる結晶化には、炉アニールによる結晶化に比べ、結晶成長速度が速いという性質がある。そのため、初期に発生した結晶核Y1、Y2の成長中に、新たな結晶核が発生する頻度は低い図6参照。よって、最終的な結晶粒Y1、Y2の粒径は大きくなる。図6では、多結晶Si膜の膜厚がW、結晶粒Y2の粒径がDBで示されている。本発明者らによる実験によれば、マイクロ波アニールでは、多結晶Si膜が真性半導体膜である場合であっても、最終的な結晶粒の粒径DBを、膜厚Wの2倍以上とすることができることが解った。一方、炉アニール等の赤外線アニールでは、多結晶Si膜がリンを含有する不純物半導体膜である場合には、最終的な結晶粒の粒径DBを膜厚Wの2倍以上とすることができたものの、多結晶Si膜が真性半導体膜や、リン以外の不純物を含有する不純物半導体膜である場合には、最終的な結晶粒の粒径DBを膜厚Wの2倍以上とすることができなかった。また、多結晶Si膜が、粒径DBが膜厚Wの2倍以上となる量のリンを含有する場合には、閾値電圧が大きくシフトすると同時に、不純物拡散により、結晶粒が大きくても移動度が小さくなることが判明した。本実施形態では、最終的な粒径DBが膜厚Wの2倍以上の結晶粒を含む多結晶Si膜112をマイクロ波アニールにより形成し、このような結晶粒を含む多結晶Si膜112をチャネルとして用いることで、キャリア移動度の高いチャネルを実現し、性能の良い半導体装置を提供することができる。図7は、Si結晶を核としてアモルファスSi膜を炉アニール、マイクロ波アニールで処理した場合のSi成長速度Si結晶の成長速度を示したグラフである。図7には、550°Cの炉アニールでのSi成長速度と、520°Cのマイクロ波アニールでのSi成長速度が示されている。図7に示すように、マイクロ波アニールでの結晶成長速度は、520°Cという低温でも速く、550°Cの炉アニールでの結晶成長速度よりも速い。同じ温度であれば、マイクロ波アニールでの結晶成長速度は、炉アニールでの結晶成長速度に比べ、10倍以上速いと予測できる。そのため、マイクロ波アニールでは、結晶核が形成されると、結晶成長が高速で進行する。よって、マイクロ波アニールによれば、炉アニールに比べ、大粒径の結晶粒を形成することができる。これは、炉アニール以外の赤外線アニールランプアニール等と比べた場合でも同様である。また、マイクロ波アニールによれば、アモルファスSi膜の結晶化を低温で短時間即ち高スループットに行うことができるため、例えば、周辺トランジスタの特性劣化等を抑制することができる。ただし、SiO2膜上のアモルファスSi膜をアニールする場合、550°C以下の基板温度では結晶核が発生しないため、本実施形態では、550°C以上具体的には600°C~800°Cの基板温度でマイクロ波アニールを行う。なお、基板温度を550°C以上ではなく600°C以上とする理由は、本実施形態のアモルファスSi膜121の膜厚が10nm以下と薄いためである。また、基板温度を800°C以下とする理由は、周辺トランジスタの特性劣化等の問題を抑制するためである。本発明者らが図2~図4に示す方法を実施したところ、膜厚10nmの多結晶Si膜112を構成するSi結晶粒の粒径は、30nm~70nmとなった。一方、炉アニールにて得られたSi結晶粒の粒径は、10nm程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。3マイクロ波アニールの詳細次に、本実施形態におけるマイクロ波アニールの詳細について説明する。本実施形態では、マイクロ波の導入は導波管を用いて行う。よって、マグネトロンや進行波管等のマイクロ波発振装置の出力を導波管の断面積で除した値が、マイクロ波の照射パワーとなる。また、複数のマイクロ波発振装置を使用する場合には、これらの装置のパワーの合計が、マイクロ波の照射パワーとなる。ここで、マイクロ波について詳細に説明する。マイクロ波は、200MHz~3THzの周波数100μm~1mの波長を有する電磁波と規定されている。マイクロ波の周波数に関しては、ISMIndustryScienceMedicalバンドとして、2.45GHz、5.80GHz、24.125GHzが世界共通のバンドと指定されている。そのため、これらの周波数のマイクロ波は、これらを発生させるためのマグネトロンが容易に入手可能である。よって、本実施形態のマイクロ波アニールは、2.45GHz~25.0GHzの周波数を中心とする周波数帯のマイクロ波を用いて行うことが望ましい。また、上記の世界共通のバンドの中で、周波数が高いほどアモルファスSi中の双極子が回転しやすくなるが、周波数が高すぎるとアモルファスSi中のフォノン振動が誘起されて温度が上昇してしまうという問題が有ることから、これらのバンドの中では、5.80GHzが、シリコンを結晶化させるのに適した周波数である。よって、本実施形態では、5.80GHzを用いている。ただし、5.80GHz付近の周波数例えば3GHz~8GHzを中心とする周波数帯のマイクロ波を用いても、大粒径のSi結晶を得ることができる。また、本実施形態では、アモルファス半導体膜121として、Si膜を用いているが、代わりにSiGeシリコンゲルマニウム膜を用いてもよい。アモルファスSiGe膜内での結晶核の最低発生温度は、Ge組成率Si1XGeXの値Xが大きくなるほど低くなる。よって、アモルファスSiGe膜を用いる場合には、600°C以下本実施形態では550°C以下の基板温度でマイクロ波アニールを行うことが可能である。例えば、Ge組成率が0.7~0.9で、膜厚が10nmの場合、結晶核の最低発生温度は、400°C程度である。よって、この場合には例えば、400°C~550°Cの基板温度でマイクロ波アニールを行う。これにより、アモルファスSi膜のマイクロ波アニールを550°C~800°Cの基板温度で行う場合と同様の効果を得ることができる。ただし、どのような基板温度が最適であるかは、Ge組成率だけでなく、アモルファスSiGe膜の膜厚にも依存する。なお、アモルファス半導体膜121としてSiGe膜を用いる場合、Ge組成率Xは、0<X<1のいずれの値でも構わない。また、アモルファス半導体膜121は、Ge膜であっても構わない。4第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、マイクロ波アニールによりアモルファス半導体膜121から多結晶半導体膜112を形成し、多結晶半導体膜112をチャネルとするトランジスタを形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜121の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。なお、本実施形態は、真性半導体で形成された多結晶半導体膜112をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜112をチャネルとするトランジスタにも適用可能である。以下、第1実施形態の変形例である第2及び第3実施形態について説明する。第2及び第3実施形態については、第1実施形態との相違点を中心に説明する。第2実施形態図8は、第2実施形態の半導体装置の構造を示す側方断面図である。図8の半導体装置は、液晶ディスプレイ駆動用のTFTThinFilmTransistorを備えている。図8の半導体装置は、TFTの構成要素として、ガラス基板200と、ガラス基板200上に形成された多結晶SiGe膜201と、多結晶SiGe膜201上にゲート絶縁膜202を介して形成されたゲート電極203と、多結晶SiGe膜201内にゲート電極203を挟むように形成されたソース領域204及びドレイン領域205を備えている。多結晶SiGe膜201は、本開示の多結晶半導体膜の例であり、TFTのチャネルとして機能する。本実施形態では、多結晶SiGe膜201内の領域のうち、ソース領域204及びドレイン領域205は、不純物半導体で形成された領域となっており、ソース領域204及びドレイン領域205以外の領域は、真性半導体で形成された領域となっている。図8の半導体装置はさらに、ガラス基板200上に、TFTを覆うように形成された絶縁膜206を備えている。図9は、第2実施形態の半導体装置の製造方法を示す側方断面図である。まず、図9に示すように、SiH4ガスとGeH4ガスを用いて、450°Cにて、ガラス基板200の全面に、膜厚50~100nmのアモルファスSiGe膜211を堆積する。アモルファスSiGe膜211は、本開示のアモルファス半導体膜の例である。次に、図9に示すように、ガラス基板200上にマイクロ波を照射することで、ガラス基板200上のアモルファス半導体膜211をアニールする。本実施形態では、10W/cm2~10kW/cm2のパワーで、5.80GHzのマイクロ波を照射する。そして、マイクロ波の照射によりアモルファス半導体膜211が加熱され、熱伝導によりガラス基板200が暖められることにより、基板温度を450°C~550°Cまで上昇させ、この温度で15分間~2時間のマイクロ波アニールを行う。これにより、アモルファスSiGe膜211が多結晶SiGe膜201へと変化する。次に、図9に示すように、多結晶SiGe膜201上に、ゲート絶縁膜202の材料であるゲート絶縁膜材料212と、ゲート電極203の材料であるゲート電極材料213とを順に形成する。次に、図9に示すように、ゲート電極材料213のエッチング加工を行い、ゲート電極材料213、ゲート絶縁膜材料212からそれぞれ、ゲート電極203、ゲート絶縁膜202を形成する。次に、図9に示すように、多結晶SiGe膜201内に、ゲート電極203を挟むようにソース領域204及びドレイン領域205を形成する。こうして、多結晶SiGe膜201をチャネルとするTFTが形成される。その後、TFTを覆う絶縁膜206等が形成される。こうして、図8に示す半導体装置が製造される。本発明者らが図9に示す方法を実施したところ、多結晶SiGe膜201を構成するSiGe結晶粒の粒径は、200nm~1μmとなった。一方、炉アニールにて得られたSiGe結晶粒の粒径は、50nm~100nm程度であった。このように、本実施形態によれば、大粒径の結晶粒を形成できることが解った。最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、第1実施形態と同様に、マイクロ波アニールによりアモルファス半導体膜211から多結晶半導体膜201を形成し、多結晶半導体膜201をチャネルとするトランジスタTFTを形成する。これにより、炉アニールやランプアニールに比べ、アモルファス半導体膜211の結晶化を低温で短時間に行うことが可能となる。その結果、本実施形態では、半導体装置を低コスト製造することができると共に、大粒径の結晶粒を形成することが可能となる。よって、本実施形態によれば、チャネル移動度の高いチャネルを実現し、性能の良い半導体装置を提供することが可能となる。なお、本実施形態は、真性半導体で形成された多結晶半導体膜201をチャネルとするトランジスタにも、不純物半導体で形成された多結晶半導体膜201をチャネルとするトランジスタにも適用可能である。第3実施形態第3実施形態では、図3のマイクロ波アニールとして、第1のアニール処理と、これに続く第2のアニール処理とを実施する。第2のアニール処理は、マイクロ波のパワーを変更せずに、第1のアニール処理よりも基板温度を下げて行われる。第1のアニール処理では、半導体基板100上に、10W/cm2~10kW/cm2のパワーで、5.80GHzのマイクロ波を照射する。そして、マイクロ波の照射により基板温度を550°C~800°C例えば、600°C~650°Cまで上昇させ、この温度で1分間~5分間のマイクロ波アニールを行う。次に、第2のアニール処理では、第1のアニール処理と同様、半導体基板100上に、10W/cm2~10kW/cm2のパワーで、5.80GHzのマイクロ波を照射する。ただし、第2のアニール処理では、基板温度を300°C~550°Cまで低下させ、この温度で10分間~30分間のマイクロ波アニールを行う。これにより、アモルファスSi膜121から多結晶Si膜112が形成される。基板温度を低下させる方法の例としては、図10に示す3種類の方法が挙げられる。図10は、第3実施形態における基板温度の低減方法を説明するための図である。図10では、ウエハ半導体基板が、符号300で示されている。図10及びには、複数本のピン301で支えていたウエハ300図10を、石英サセプター302に近づける図10方法が示されている。また、図10には、ウエハ300を石英サセプター302上に直接載せる方法が示されている。また、図10には、ウエハ300に冷却ガス例えばHeガス303を吹き付ける方法が示されている。なお、冷却ガス303のその他の例としては、N2ガス、Neガス、Arガス、Xeガス等が挙げられる。本発明者らが第3実施形態の方法を実施したところ、多結晶Si膜112を構成するSi結晶粒の粒径は、50nm~110nmとなった。このように、第3実施形態の方法によれば、第1実施形態の方法よりも大粒径の結晶粒を形成できることが解った。1第1及び第2のアニール処理の詳細ここで、第1及び第2のアニール処理の詳細について説明する。第1実施形態にて説明したように、SiO2膜上のアモルファスSi膜をアニールする場合、550°C以下の基板温度では結晶核が発生しない。そのため、第3実施形態では、第1のアニール処理中は結晶核が発生するのに対し、第2のアニール処理中は結晶核が発生しない。よって、第3実施形態によれば、図6を参照して説明したメカニズムから理解されるように、第1実施形態の場合よりもさらに大粒径の結晶粒を形成することが可能となる。第3実施形態では、第1アニール処理から第2アニール処理への切り替えにより、切り替え以降の結晶核の発生を抑制することができるからである。従って、第1のアニール処理は、結晶核の最低発生温度550°C以上の温度で、必要以上の個数の結晶核が発生しない時間だけ実施することが望ましい。この時間が長すぎると、必要以上の個数の結晶核が発生し、結晶粒の粒径が小さくなってしまう。逆に、この時間が短すぎると、アモルファスSi膜121が完全に多結晶Si膜112に変化する前に、結晶化が停止してしまう。本実施形態では、第1のアニール処理の実施時間を1分間~5分間に設定することで、必要以上の結晶核の発生を回避している。また、第2のアニール処理は、結晶核の最低発生温度550°C以下の温度で、アモルファスSi膜121が完全に多結晶Si膜112に変化するのに必要な時間の間実施することが望ましい。第2のアニール処理では、新たな結晶核の発生は抑制され、第1のアニール処理で発生した結晶核の結晶成長が進行することとなる。本実施形態では、第2のアニール処理は、10分間~30分間実施される。また、本実施形態では、アモルファス半導体膜121として、Si膜を用いているが、代わりにSiGe膜を用いてもよい。アモルファスSiGe膜内での結晶核の最低発生温度は、Ge組成率が大きくなるほど低くなる。よって、アモルファスSiGe膜を用いる場合には、600°C以下本実施形態では550°C以下の基板温度で第1のアニール処理を行うことが可能である。例えば、Ge組成率が0.7~0.9で、膜厚が10nmの場合、結晶核の最低発生温度は、400°C程度である。よって、この場合には例えば、400°C~550°Cの基板温度で10分間、第1のアニール処理を行い、350°C~400°Cの基板温度で1時間~2時間、第2のアニール処理を行う。これにより、第1実施形態の場合よりも大粒径の結晶粒を形成することができる。ただし、どのような基板温度が最適であるかは、Ge組成率だけでなく、アモルファスSiGe膜の膜厚にも依存する。なお、アモルファス半導体膜121としてSiGe膜を用いる場合、Ge組成率Xは、0<X<1のいずれの値でも構わない。また、アモルファス半導体膜121は、Ge膜であっても構わない。また、第3実施形態の方法は、第1実施形態のBiCSフラッシュメモリだけでなく、第2実施形態のTFTにも適用可能である。2第3実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、マイクロ波アニールとして、第1のアニール処理と、これに続く第2のアニール処理とを実施する。そして、第2のアニール処理は、第1のアニール処理よりも基板温度を下げて実施する。これにより、第1及び第2実施形態の場合よりも大粒径の結晶粒を形成することが可能となる。以上、本発明の具体的な態様の例を、第1から第3実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。