"導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記半導体装置を内在し、前記導体ベースプレート上に配置され、前記導体ベースプレートと接する面に複数の開放部を有する金属壁と、前記開放部を充填するブロックとを備えることを特徴とするパッケージ。前記ブロックは、前記導体ベースプレートと同種の金属によって形成されたことを特徴とする請求項1に記載のパッケージ。前記ブロックは、セラミック若しくは金属によって形成されたことを特徴とする請求項1に記載のパッケージ。前記金属壁と前記ブロック間に空隙を備え、前記空隙を銀ロウ材で充填することを特徴とする請求項1~3のいずれか1項に記載のパッケージ。前記金属壁の入出力部に設けられた貫通孔と、前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部とを備えたことを特徴とする請求項1~4のいずれか1項に記載のパッケージ。前記金属壁の入力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインと、前記金属壁の出力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された出力ストリップラインとを備えることを特徴とする請求項5に記載のパッケージ。前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤとを備えることを特徴とする請求項6に記載のパッケージ。前記金属壁上に配置されたメタルシールリングと、前記メタルシールリング上に配置されたメタルキャップとを備えることを特徴とする請求項7に記載のパッケージ。前記金属壁は、4角形、6角形、8角形、若しくは円形のいずれかを有することを特徴とする請求項1~8のいずれか1項に記載のパッケージ。前記半導体装置は、半絶縁性基板と、前記半絶縁性基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えることを特徴とする請求項1~9のいずれか1項に記載のパッケージ。前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項10に記載のパッケージ。従来のパッケージでは、導体ベースプレートは放熱性が高い銅Cu、CuとモリブデンMoのクラッド材、もしくはCuとMoのコンパウンド材などで構成される。一方、金属外壁は低価格で、硬度が高いコバールKOVALで形成されることが多い。ここで、金属外壁を構成するKOVALの熱膨張係数の典型的な値は、4.7×106/Kである。また、導体ベースプレートとしてCuを用いた場合、Cuの熱膨張係数の典型的な値は、18.8×106/Kである。このように、導体ベースプレートとコバールの熱膨張係数は異なるため、銀ロウ付けする際、導体ベースプレートに反りが生じる。金属外壁を導体ベースプレートと同じ材質で作成した場合には、導体ベースプレートの反りは発生しない。しかしながら、導体ベースプレートは、Cu若しくは同等の熱伝導率を持つことが必要であり、金属外壁もCuとしたパッケージに、セラミック基板や半導体装置を半田付け実装すると、パッケージに硬度がないためパッケージの反り、セラミック基板や半導体の割れを生じ易い。本発明が解決しようとする課題は、導体ベースプレートと金属外壁との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレートの反りを抑制したパッケージを提供することである。本実施の形態に係るパッケージは、導体ベースプレートと、半導体装置と、金属壁と、ブロックとを備える。半導体装置は、導体ベースプレート上に配置される。金属壁は、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートと接する面に複数の開放部を有する。ブロックは、開放部を充填する。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態パッケージ構造実施の形態に係るパッケージを説明する模式的鳥瞰構成は、図1に示すように表される。図1aはメタルキャップ10、図1bはメタルシールリング14a、図1cは金属壁16、図1dは、導体ベースプレート200、導体ベースプレート200上に銀ロウ材38を介して配置されたフィードスルー下層部20ブロック36、フィードスルー下層部20上に配置された入力ストリップライン19aおよび出力ストリップライン19b、フィードスルー下層部20上に配置されたフィードスルー上層部22、ブロック36上に配置された銀ロウ材38b、およびフィードスルー上層部22上に配置された銀ロウ材38aの模式的構成をそれぞれ表す。さらに、図1dの詳細な模式的鳥瞰構成は、図2に示すように表される。図2aは、ブロック36上に配置される銀ロウ材38bおよびフィードスルー上層部22上に配置される銀ロウ材38a、図2bは、導体ベースプレート200上に銀ロウ材38を介して配置されるフィードスルー下層部20ブロック36、フィードスルー下層部20上に配置された入力ストリップライン19aおよび出力ストリップライン19b、およびフィードスルー下層部20上に配置されるフィードスルー上層部22、図2cは、導体ベースプレート200上に配置される銀ロウ材38、図2dは、導体ベースプレート200の模式的構成をそれぞれ表す。実施の形態に係るパッケージは、図1および図2に示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置されたフィードスルー下層部20と、フィードスルー下層部20上に配置された入力ストリップライン19aおよび出力ストリップライン19bと、フィードスルー下層部20上に配置されたフィードスルー上層部22とを備える。実施の形態に係るパッケージにおいて、金属壁16は、銀ロウ材38を介して、導体ベースプレート200上に配置される。導体ベースプレート200上には、図1dおよび図2bに示すように、銀ロウ材38を介して、フィードスルー下層部20およびブロック36が配置される。フィードスルー下層部20上には、図1dおよび図2bに示すように、入力ストリップライン19aおよび出力ストリップライン19bが配置される。また、フィードスルー下層部20上には、図1dおよび図2bに示すように、フィードスルー上層部22が配置される。フィードスルー上層部22上には、図1dおよび図2aに示すように、銀ロウ材38aが配置され、ブロック36上には、銀ロウ材38bが配置される。また、金属壁16は、導体ベースプレート200と接する面に複数の開放部40を有する。さらに、開放部40には、開放部40を充填するブロック36図1d、図2bおよび図3参照が配置されている。実施の形態に係るパッケージにおいて、開放部40を充填するブロック36は、銀ロウ材38bを介して金属壁16に接続され、かつ銀ロウ材38を介して導体ベースプレート200に接続されている。導体ベースプレート200上には、図1d、図2cおよび図2dに示すように、銀ロウ材38が配置される。尚、図1cおよび図1dに示すように、フィードスルー上層部22の幅W1は、金属壁16の幅W2と同等もしくは厚く形成される。導体ベースプレート200実施の形態に係るパッケージの導体ベースプレート200は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート200の表面には、例えば、Au、Ni、Ag、Ag-Pt合金、Ag-Pd合金などのメッキ導体を形成してもよい。或いは、導体ベースプレート200は、CuとMoのクラッド材、もしくはCuとMoのコンパウンド材などで構成される。ここで、CuとMoのクラッド材とは、2種類以上の異なる金属、ここではCuとMoを張り合わせた材料をいう。一般的には異種金属の境界面が、拡散結合している合金層を持っているものである。金属壁16金属壁16は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。或いは、金属壁16は、硬度が高いコバールKOVALで形成される。金属壁16の上面には、メタルシールリング14aを介して、半田付けのためのハンダメタル層図示省略が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。また、実施の形態に係るパッケージにおいて、金属壁16は、銀ロウ材38を介して、導体ベースプレート200上に配置される。銀ロウ材のほかに適当な材料としては、セラミック基板や半導体装置を実装するときの温度で溶けない材料であることが必要である。セラミック基板や半導体装置を実装するとき、およびメタルキャップをシーリングするとき、AuSn半田融点290°Cを用いるなら、パッケージの接合には銀ロウ融点750°CのほかにAuGe融点360°Cを適用可能である。セラミック基板や半導体装置を実装するとき、およびメタルキャップをシーリングするとき、導電性接着剤融点200°Cを用いるなら、パッケージの接合にAuSn半田融点290°Cも適用可能である。メタルキャップ10メタルキャップ10は、図1に示すように、平板形状を備える。メタルキャップ10は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。金属壁16上にメタルシールリング14aを介してメタルキャップ10を配置する。結果として、実施の形態に係るパッケージは、図1に示すように、金属壁16と、金属壁16上に配置されたメタルシールリング14aと、金属壁16上にメタルシールリング14aを介して配置されたメタルキャップ10とを備える。平面パターン構成実施の形態に係るパッケージ1の模式的平面パターン構成は、図3に示すように表される。また、図3のI-I線に沿う模式的断面構造は、図4に示すように表される。また、図3のII-II線に沿う模式的断面構造は、図5に示すように表され、図3のIII-III線に沿う模式的断面構造は、図6に示すように表され、図3のIV-IV線に沿う模式的断面構造は、図7に示すように表される。実施の形態に係るパッケージ1の構成例は、図1~図7に示すように、導体ベースプレート200と、導体ベースプレート200上に配置された半導体装置24と、半導体装置24を内在し、導体ベースプレート200上に配置され、導体ベースプレート200と接する面に複数の開放部40を有する金属壁16と、開放部40を充填するブロック36とを備える。実施の形態に係るパッケージ1において、ブロック36は、セラミック若しくは金属などの任意の材料によって形成されていても良い。また、実施の形態に係るパッケージ1において、ブロック36は、導体ベースプレート200と同種の金属によって形成されていても良い。また、実施の形態に係るパッケージ1は、図4~図5に示すように、フィードスルー上層部22と金属壁16との間は、銀ロウ材38aで充填する。また、実施の形態に係るパッケージ1は、図5~図7に示すように、金属壁16とブロック36間に空隙を備え、空隙を銀ロウ材38bで充填する。実施の形態に係るパッケージにおいて、金属壁16の開放部40に挿入するブロック36間に銀ロウ材38bが溜まり込まない程度にブロックの幅WB、開放部40のピッチLBを選択した例は、図8に示すように表される。一方、比較例に係るパッケージにおいて、金属壁16の開放部40に挿入するブロック36間に銀ロウ材38bが溜まり込んだ例は、図9に示すように表される。実施の形態に係るパッケージにおいては、図8に示すように、金属壁16の開放部40に挿入するブロック36間に銀ロウ材38bが溜まり込まない程度にブロックの幅WB、開放部40のピッチLBを選択している。実施の形態に係るパッケージにおいて、ブロック36の形状が台形を有する例は、図10aに示すように表され、ブロック36の形状が三角形を有する例は、図10bに示すように表される。実施の形態に係るパッケージにおいて、ブロック36の形状が放物線形を有する例は、図11aに示すように表され、ブロック36の形状が側面が曲線の台形を有する例は、図11bに示すように表される。金属壁16に複数の開放部40を設ける際、開放部40の数は多いほど、導体ベースプレート200と金属壁16との熱膨張係数が異なることに伴う、銀ロウ付けする際の導体ベースプレート200の反りを抑制するクッションになるので、効果が大きくなる。しかしながら、開放部40のピッチLBの制約として、開放部40に挿入するブロック36間に銀ロウ材38bが溜まり込まない程度までにとどめるべきである。このため、ブロック36の幅WBの値は、例えば、約2~2.5mm程度、ピッチLBの値は、例えば、約1.5mm以上が適切である。また、開放部40は、導体ベースプレート200と同種の金属により充填することによって、導体ベースプレート200とブロック36との線熱膨張係数を揃えることができ、新たな応力源の発生を避けることができる。なお、ブロック36の材質は任意である。銀ロウ材38bがクッションの役割をするので、ブロック36と導体ベースプレート200とに線熱膨張係数の違いがあっても、導体ベースプレート200の反りを吸収できるからである。ブロック36の材質例としては、セラミック、KOVAL、Mo、Cu、Wなどを適用可能である。ブロック36と金属壁16間の空隙のスペースとしては、銀ロウ材38bの粘性で隙間を埋められることが上限となるので、例えば、0.1mm程度が望ましい。実施の形態に係るパッケージ1は、図1~図5に示すように、金属壁16の入出力部に設けられた貫通孔34と、貫通孔34にはめ込まれ、かつ導体ベースプレート200上に銀ロウ材38を介して配置されたフィードスルー下層部20と、貫通孔34にはめ込まれ、かつフィードスルー下層部20上に配置されたフィードスルー上層部22とを備える。ここで、フィードスルー下層部20とフィードスルー上層部22とから凸状フィードスルー25が形成される。また、実施の形態に係るパッケージ1は、図1~図5に示すように、金属壁16の入力部において、フィードスルー下層部20とフィードスルー上層部22の間に配置された入力ストリップライン19aと、金属壁16の出力部において、フィードスルー下層部20とフィードスルー上層部22の間に配置された出力ストリップライン19bとを備えていても良い。また、実施の形態に係るパッケージ1は、図3~図4に示すように、金属壁16に囲まれた導体ベースプレート200上にAuSn半田などを介して配置された半導体装置24と、導体ベースプレート200上にAuSn半田などを介して半導体装置24に隣接して配置された入力回路基板26および出力回路基板28と、入力回路基板26上に配置され、入力ストリップライン19aに接続された入力整合回路17と、出力回路基板28上に配置され、出力ストリップライン19bに接続された出力整合回路18と、半導体装置24と入力整合回路17を接続するボンディングワイヤ12と、半導体装置24と出力整合回路18を接続するボンディングワイヤ14とを備えていても良い。また、実施の形態に係るパッケージ1は、図1、図4~図6に示すように、金属壁16上に配置されたメタルシールリング14aと、メタルシールリング14a上に配置されたメタルキャップ10とを備えていても良い。変形例1実施の形態に係るパッケージ1において、金属壁16は、4角形、6角形、8角形、若しくは円形のいずれかを有していても良い。平面パターン構成実施の形態の変形例1に係るパッケージの模式的平面パターン構成は、図12に示すように表される。また、図12のI-I線に沿う模式的断面構造は、図4と同様に表される。実施の形態の変形例1に係るパッケージの構成は、例えば、図12および図4に示すように、導体ベースプレート200と、導体ベースプレート200上にAuSn半田などを介して配置された半導体装置24と、導体ベースプレート200上にAuSn半田などを介して半導体装置24の入力部に配置され、例えば、入力整合回路17を搭載する入力回路基板26と、導体ベースプレート200上にAuSn半田などを介して半導体装置24の出力部に配置され、例えば、出力整合回路18を搭載する出力回路基板28と、フィードスルー下層部20上に配置された入力ストリップライン19aと、フィードスルー下層部20上に配置された出力ストリップライン19bと、半導体装置24,入力整合回路17,出力整合回路18,入力ストリップライン19aおよび出力ストリップライン19bの一部を内包する円形の枠体形状を有する金属壁16とを備える。金属壁16は、導体ベースプレート200上に配置され、導体ベースプレート200と接する面に複数の開放部40を有する。さらに、開放部40には、開放部40を充填するブロック36図12参照が配置されている。実施の形態の変形例1に係るパッケージにおいて、開放部40を充填するブロック36は、銀ロウ材38bを介して金属壁16に接続され、かつ銀ロウ材38を介して導体ベースプレート200に接続されている。また、図12および図4に示すように、入力ストリップライン19aおよび出力ストリップライン19bには、それぞれ入力端子P1となる端子電極21aおよび出力端子P2となる端子電極21bが接続されている。また、図4に示すように、円形の枠体形状を有する金属壁16上にメタルシールリング14aを介して円形の板形状を有するメタルキャップ10が配置されるが、図12では、図示を省略している。半導体装置24と入力整合回路17間には、ボンディングワイヤ12が接続され、半導体装置24と出力整合回路18間には、ボンディングワイヤ14が接続されている。また、入力ストリップライン19aと入力整合回路17間には、ボンディングワイヤ11が接続され、出力ストリップライン19bと出力整合回路18間には、ボンディングワイヤ15が接続されている。導体ベースプレート200は、例えばCuで形成され、入力回路基板26および出力回路基板28はアルミナで形成されている。実施の形態の変形例1に係るパッケージにおいては、導体ベースプレート200と接する面に複数の開放部40を有し、かつ開放部40をブロック36で充填する金属壁16を、さらに円形の枠体形状とすることで、金属壁16の応力が緩和され、導体ベースプレート200の反りを低減化することができる。変形例2平面パターン構成実施の形態の変形例2に係るパッケージは、図13に示すように表される。また、図13のI-I線に沿う模式的断面構造は、図4と同様に表される。実施の形態の変形例2に係るパッケージの構成は、例えば、図13および図4に示すように、導体ベースプレート200と、導体ベースプレート200上に配置された半導体装置24と、半導体装置24の入力部に配置され、例えば、入力整合回路17を搭載する入力回路基板26と、半導体装置24の出力部に配置され、例えば、出力整合回路18を搭載する出力回路基板28と、フィードスルー下層部20上に配置された入力ストリップライン19aと、フィードスルー下層部20上に配置された出力ストリップライン19bと、半導体装置24,入力整合回路17,出力整合回路18,入力ストリップライン19aおよび出力ストリップライン19bの一部を内包する六角形の枠体形状を有する金属壁16とを備える。金属壁16は、導体ベースプレート200上に配置され、導体ベースプレート200と接する面に複数の開放部40を有する。さらに、開放部40には、開放部40を充填するブロック36図13参照が配置されている。実施の形態の変形例2に係るパッケージにおいて、開放部40を充填するブロック36は、銀ロウ材38bを介して金属壁16に接続され、かつ銀ロウ材38を介して導体ベースプレート200に接続されている。また、図13に示すように、入力ストリップライン19aおよび出力ストリップライン19bには、それぞれ入力端子P1となる端子電極21aおよび出力端子P2となる端子電極21bが接続されている。また、六角形の枠体形状を有する金属壁16上にメタルシールリング14aを介して六角形の板形状を有するメタルキャップ10が配置されるが、図13では、図示を省略している。半導体装置24と入力整合回路17間には、ボンディングワイヤ12が接続され、半導体装置24と出力整合回路18間には、ボンディングワイヤ14が接続されている。また、入力ストリップライン19aと入力整合回路17間には、ボンディングワイヤ11が接続され、出力ストリップライン19bと出力整合回路18間には、ボンディングワイヤ15が接続されている。導体ベースプレート200は、例えばCuで形成され、入力回路基板26および出力回路基板28はアルミナで形成されている。実施の形態の変形例2に係るパッケージにおいては、導体ベースプレート200と接する面に複数の開放部40を有し、かつ開放部40をブロック36で充填する金属壁16を、さらに六角形の枠体形状とすることで、金属壁16の応力が緩和され、導体ベースプレート200の反りを低減化することができる。変形例3平面パターン構成実施の形態の変形例3に係るパッケージは、図14に示すように表される。また、図14のI-I線に沿う模式的断面構造は、図4と同様に表される。実施の形態の変形例3に係るパッケージの構成は、例えば、図14および図4に示すように、導体ベースプレート200と、導体ベースプレート200上に配置された半導体装置24と、半導体装置24の入力部に配置され、例えば、入力整合回路17を搭載する入力回路基板26と、半導体装置24の出力部に配置され、例えば、出力整合回路18を搭載する出力回路基板28と、フィードスルー下層部20上に配置された入力ストリップライン19aと、フィードスルー下層部20上に配置された出力ストリップライン19bと、半導体装置24,入力整合回路17,出力整合回路18,入力ストリップライン19aおよび出力ストリップライン19bの一部を内包する八角形の枠体形状を有する金属壁16とを備える。金属壁16は、導体ベースプレート200上に配置され、導体ベースプレート200と接する面に複数の開放部40を有する。さらに、開放部40には、開放部40を充填するブロック36図14参照が配置されている。実施の形態の変形例3に係るパッケージにおいて、開放部40を充填するブロック36は、銀ロウ材38bを介して金属壁16に接続され、かつ銀ロウ材38を介して導体ベースプレート200に接続されている。また、図14に示すように、入力ストリップライン19aおよび出力ストリップライン19bには、それぞれ入力端子P1となる端子電極21aおよび出力端子P2となる端子電極21bが接続されている。また、八角形の枠体形状を有する金属壁16上にメタルシールリング14aを介して八角形の板形状を有するメタルキャップ10が配置されるが、図14では、図示を省略している。半導体装置24と入力整合回路17間には、ボンディングワイヤ12が接続され、半導体装置24と出力整合回路18間には、ボンディングワイヤ14が接続されている。また、入力ストリップライン19aと入力整合回路17間には、ボンディングワイヤ11が接続され、出力ストリップライン19bと出力整合回路18間には、ボンディングワイヤ15が接続されている。導体ベースプレート200は、例えばCuで形成され、入力回路基板26および出力回路基板28はアルミナで形成されている。実施の形態の変形例3に係るパッケージにおいては、導体ベースプレート200と接する面に複数の開放部40を有し、かつ開放部40をブロック36で充填する金属壁16を、さらに八角形の枠体形状とすることで、金属壁16の応力が緩和され、導体ベースプレート200の反りを低減化することができる。半導体素子構造実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24の模式的平面パターン構成の拡大図は、図15aに示すように表され、図15aのJ部分の拡大図は、図15bに示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置24の構成例1~4であって、図15bのIV-IV線に沿う模式的断面構成例1~4は、それぞれ図16~図19に示すように表される。実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24において、複数のFETセルFET1~FET10は、図15~図19に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤ12が接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤ14が接続され、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部には、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102が形成され、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介してソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極図示省略に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。構造例1実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24のFETセルの構成例1は、図16に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120、ゲートフィンガー電極G124およびドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。図16に示す構成例1では、高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。構造例2実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24のFETセルの構成例2は、図17に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極S120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極G124およびドレイン領域128上に配置されたドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極G124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図17に示す構成例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。構造例3実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24のFETセルの構成例3は、図18に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極G124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図18に示す構成例3では、HEMTが示されている。構造例4実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24のFETセルの構成例4は、図19に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図19に示す構成例4では、HEMTが示されている。また、上記の構成例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、実施の形態およびその変形例1~3に係るパッケージに搭載される半導体装置24において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。本実施の形態およびその変形例によれば、金属壁16の導体ベースプレート200と接する面に複数の開放部40を設けることで、導体ベースプレート200と金属壁16が接する面積を減らすことができる。本実施の形態およびその変形例によれば、開放部40には導体ベースプレート200に近い熱膨張率のブロック36を挿入することで導体ベースプレート200と金属壁16間の熱応力を緩和し、反りを低減することができる。本実施の形態およびその変形例において、反りはロウ付け時の冷却工程の収縮量の違いから生じる。ブロック36と金属壁16の間に十分な銀ロウ材38bを充填しておくことで、銀ロウ材3838bが硬化する温度までの冷却工程での収縮量の違いを銀ロウ材38bで吸収することができる。本実施の形態およびその変形例によれば、マイクロ波帯の半導体装置に適用可能で、導体ベースプレート面の反りの少ないパッケージを提供することができる。その他の実施の形態本発明の実施形態およびその変形例を説明したが、この実施形態およびその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態およびその変形例に係るパッケージに搭載される半導体装置としては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"