出力ノードに接続される第1のD/A変換部と、前記出力ノードと第1のノードとの間に設けられる第1の直列キャパシターと、前記第1のノードに接続される第2のD/A変換部と、スイッチ制御を行う制御回路と、を含み、前記第1のD/A変換部は、前記出力ノードに一端が接続される複数のキャパシターを有する第1のキャパシターアレイ部と、前記第1のキャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1のスイッチアレイ部を含み、前記第2のD/A変換部は、前記第1のノードに一端が接続される複数のキャパシターを有する第2のキャパシターアレイ部と、前記第2のキャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2のスイッチアレイ部を含み、前記制御回路は、前記入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を、前記第1のD/A変換部の前記第1のスイッチアレイ部に対して行うことを特徴とするD/A変換回路。請求項1において、前記出力ノードと第2のノードとの間に設けられる第2の直列キャパシターと、前記第2のノードに接続される第1のサブD/A変換部とを含み、前記第1のサブD/A変換部は、前記第2のノードに一端が接続される複数のキャパシターを有する第1のサブD/A用キャパシターアレイ部と、前記第1のサブD/A用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第1のサブD/A用スイッチアレイ部を含むことを特徴とするD/A変換回路。請求項2において、前記第1のキャパシターアレイ部から前記第1のスイッチアレイ部へと向かう方向を第1の方向とし、前記第1の方向に直交する方向を第2の方向とした場合に、前記第2のD/A変換部の前記第2のキャパシターアレイ部と、前記第1のD/A変換部の前記第1のキャパシターアレイ部と、前記第1のサブD/A変換部の前記第1のサブD/A用キャパシターアレイ部とが、前記第2のキャパシターアレイ部、前記第1のキャパシターアレイ部、前記第1のサブD/A用キャパシターアレイ部の順で、前記第2の方向に沿って配置されることを特徴とするD/A変換回路。請求項2又は3において、前記第1のノードと第3のノードとの間に設けられる第3の直列キャパシターと、前記第3のノードに接続される第3のD/A変換部と、前記第2のノードと第4のノードとの間に設けられる第4の直列キャパシターと、前記第4のノードに接続される第2のサブD/A変換部とを含み、前記第3のD/A変換部は、前記第3のノードに一端が接続される複数のキャパシターを有する第3のキャパシターアレイ部と、前記第3のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第3のスイッチアレイ部を含み、前記第2のサブD/A変換部は、前記第4のノードに一端が接続される複数のキャパシターを有する第2のサブD/A用キャパシターアレイ部と、前記第2のサブD/A用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第2のサブD/A用スイッチアレイ部を含むことを特徴とするD/A変換回路。請求項4において、前記第2のD/A変換部の前記第2のキャパシターアレイ部は、前記第3のD/A変換部の前記第3のキャパシターアレイ部と前記第1のD/A変換部の前記第1のキャパシターアレイ部の間に配置され、前記第1のサブD/A変換部の前記第1のサブD/A用キャパシターアレイ部は、前記第1のD/A変換部の前記第1のキャパシターアレイ部と前記第2のサブD/A変換部の前記第2のサブD/A用キャパシターアレイ部の間に配置されることを特徴とするD/A変換回路。請求項1乃至5のいずれかにおいて、前記第1のキャパシターアレイ部には、前記複数のキャパシターとして、第1型キャパシターと、前記第1型キャパシターとは容量値が異なる第2型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記第1のスイッチアレイ部に対して行うことを特徴とするD/A変換回路。請求項6において、前記制御回路は、第1のカウンターと、第2のカウンターと、前記第1のカウンターからの第1のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第1型キャパシターの割り当てを決定する第1の割り当て決定回路と、前記第2のカウンターからの第2のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第2型キャパシターの割り当てを決定する第2の割り当て決定回路を含むことを特徴とするD/A変換回路。請求項6又は7において、前記第1型キャパシターは、M個のユニットキャパシターにより構成されるキャパシターであり、前記第2型キャパシターは、N個MとNは異なる整数のユニットキャパシターにより構成されるキャパシターであることを特徴とするD/A変換回路。請求項6乃至8のいずれかにおいて、前記第1型キャパシターと前記第2型キャパシターを構成する複数のユニットキャパシターが、マトリクス状に配置され、前記マトリクス状の配置の第i列目iは自然数での前記第1型キャパシターを構成するユニットキャパシターの行配置位置と、前記マトリクス状の配置の第i1列目での前記第1型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になり、前記マトリクス状の配置の前記第i列目での前記第2型キャパシターを構成するユニットキャパシターの行配置位置と、前記マトリクス状の配置の前記第i1列目での前記第2型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になることを特徴とするD/A変換回路。請求項1乃至9のいずれかにおいて、前記第1のキャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第1の非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第1の反転側キャパシターアレイ部とが設けられ、前記第1のスイッチアレイ部として、前記第1の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1の非反転側スイッチアレイ部と、前記第1の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1の反転側スイッチアレイ部とが設けられ、前記第2のキャパシターアレイ部として、非反転側の前記第1のノードに一端が接続される複数のキャパシターを有する第2の非反転側キャパシターアレイ部と、反転側の前記第1のノードに一端が接続される複数のキャパシターを有する第2の反転側キャパシターアレイ部とが設けられ、前記第2のスイッチアレイ部として、前記第2の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2の非反転側スイッチアレイ部と、前記第2の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2の反転側スイッチアレイ部とが設けられることを特徴とするD/A変換回路。請求項1乃至10のいずれかに記載のD/A変換回路と、前記D/A変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むことを特徴とするA/D変換回路。請求項1乃至10のいずれかに記載のD/A変換回路を含むことを特徴とする電子機器。請求項11に記載のA/D変換回路を含むことを特徴とする電子機器。本発明の幾つかの態様によれば、見かけ上の容量比精度を高めて変換精度を向上できるD/A変換回路、及びこれを含むA/D変換回路、電子機器等を提供できる。本発明の一態様は、出力ノードに接続される第1のD/A変換部と、前記出力ノードと第1のノードとの間に設けられる第1の直列キャパシターと、前記第1のノードに接続される第2のD/A変換部と、スイッチ制御を行う制御回路とを含み、前記第1のD/A変換部は、前記出力ノードに一端が接続される複数のキャパシターを有する第1のキャパシターアレイ部と、前記第1のキャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1のスイッチアレイ部を含み、前記第2のD/A変換部は、前記第1のノードに一端が接続される複数のキャパシターを有する第2のキャパシターアレイ部と、前記第2のキャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2のスイッチアレイ部を含み、前記制御回路は、前記入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を、前記第1のD/A変換部の前記第1のスイッチアレイ部に対して行うD/A変換回路に関係する。本発明の一態様によれば、第1のキャパシターアレイ部及び第1のスイッチアレイ部を有する第1のD/A変換部と、第2のキャパシターアレイ部及び第2のスイッチアレイ部を有する第2のD/A変換部が設けられる。また第1のD/A変換回路が接続される出力ノードと第2のD/A変換回路が接続される第1のノードとの間に設けられる第1の直列キャパシターが設けられる。そして入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御が、第1のD/A変換部の第1のスイッチアレイ部に対して行われる。このようにすれば、容量比精度の要求が高い上位ビット側の第1のD/A変換部の第1のスイッチアレイ部に対して、入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御が行われるようになる。従って、容量比精度の要求が高い第1のキャパシターアレイ部でのキャパシターの見かけ上の容量比精度を高めることが可能になり、変換精度の向上を図れる。また本発明の一態様では、前記出力ノードと第2のノードとの間に設けられる第2の直列キャパシターと、前記第2のノードに接続される第1のサブD/A変換部とを含み、前記第1のサブD/A変換部は、前記第2のノードに一端が接続される複数のキャパシターを有する第1のサブD/A用キャパシターアレイ部と、前記第1のサブD/A用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第1のサブD/A用スイッチアレイ部を含んでもよい。このような第1のサブD/A変換部を設ければ、例えばメインの第1、第2のD/A変換部の変換精度を向上させるための処理等を、第1のサブD/A変換部を用いて実現することが可能になる。また本発明の一態様では、前記第1のキャパシターアレイ部から前記第1のスイッチアレイ部へと向かう方向を第1の方向とし、前記第1の方向に直交する方向を第2の方向とした場合に、前記第2のD/A変換部の前記第2のキャパシターアレイ部と、前記第1のD/A変換部の前記第1のキャパシターアレイ部と、前記第1のサブD/A変換部の前記第1のサブD/A用キャパシターアレイ部とが、前記第2のキャパシターアレイ部、前記第1のキャパシターアレイ部、前記第1のサブD/A用キャパシターアレイ部の順で、前記第2の方向に沿って配置されてもよい。このようにすれば、第1、第2のD/A変換部と第1のサブD/A変換部を有するD/A変換回路において、そのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、レイアウト面積の縮小化等を図れる。また本発明の一態様では、前記第1のノードと第3のノードとの間に設けられる第3の直列キャパシターと、前記第3のノードに接続される第3のD/A変換部と、前記第2のノードと第4のノードとの間に設けられる第4の直列キャパシターと、前記第4のノードに接続される第2のサブD/A変換部とを含み、前記第3のD/A変換部は、前記第3のノードに一端が接続される複数のキャパシターを有する第3のキャパシターアレイ部と、前記第3のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第3のスイッチアレイ部を含み、前記第2のサブD/A変換部は、前記第4のノードに一端が接続される複数のキャパシターを有する第2のサブD/A用キャパシターアレイ部と、前記第2のサブD/A用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第2のサブD/A用スイッチアレイ部を含んでもよい。このような第2のサブD/A変換部を設ければ、例えばメインの第1、第2のD/A変換部の変換精度を向上させるための補正処理等を、第2のサブD/A変換部を用いて実現することが可能になる。また本発明の一態様では、前記第2のD/A変換部の前記第2のキャパシターアレイ部は、前記第3のD/A変換部の前記第3のキャパシターアレイ部と前記第1のD/A変換部の前記第1のキャパシターアレイ部の間に配置され、前記第1のサブD/A変換部の前記第1のサブD/A用キャパシターアレイ部は、前記第1のD/A変換部の前記第1のキャパシターアレイ部と前記第2のサブD/A変換部の前記第2のサブD/A用キャパシターアレイ部の間に配置されてもよい。このようにすれば、第1、第2のD/A変換部と第1、第2のサブD/A変換部を有するD/A変換回路において、そのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、レイアウト面積の縮小化等を図れる。また本発明の一態様では、前記第1のキャパシターアレイ部には、前記複数のキャパシターとして、第1型キャパシターと、前記第1型キャパシターとは容量値が異なる第2型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記第1のスイッチアレイ部に対して行ってもよい。このようにすれば、第1型キャパシターと第2型キャパシターの組み合わせにより、割り当てパターンの数を増やすことができ、第1のキャパシターアレイ部でのキャパシターの見かけ上の容量比精度を、より高めることが可能になる。これにより変換精度の向上を図れる。また第1のキャパシターアレイ部を例えば第1型キャパシターと第2型キャパシターのいずれか一方のみにより構成する場合に比べて、スイッチアレイ部のレイアウト面積の縮小化等も実現することが可能になる。また本発明の一態様では、前記制御回路は、第1のカウンターと、第2のカウンターと、前記第1のカウンターからの第1のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第1型キャパシターの割り当てを決定する第1の割り当て決定回路と、前記第2のカウンターからの第2のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第2型キャパシターの割り当てを決定する第2の割り当て決定回路を含んでもよい。このようにすれば、例えば第1のカウント値と第2のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させることが可能になる。また本発明の一態様では、前記第1型キャパシターは、M個のユニットキャパシターにより構成されるキャパシターであり、前記第2型キャパシターは、N個MとNは異なる整数のユニットキャパシターにより構成されるキャパシターであってもよい。このように第1型キャパシター、第2型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第1型キャパシター、第2型キャパシターを実現できるようになる。また本発明の一態様では、前記第1型キャパシターと前記第2型キャパシターを構成する複数のユニットキャパシターが、マトリクス状に配置され、前記マトリクス状の配置の第i列目iは自然数での前記第1型キャパシターを構成するユニットキャパシターの行配置位置と、前記マトリクス状の配置の第i1列目での前記第1型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になり、前記マトリクス状の配置の前記第i列目での前記第2型キャパシターを構成するユニットキャパシターの行配置位置と、前記マトリクス状の配置の前記第i1列目での前記第2型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になってもよい。このように、第1型キャパシター、第2型キャパシターを構成するユニットキャパシターを分散してマトリクス状にレイアウト配置すれば、容量値のバラツキの位置依存性の影響等を低減することが可能になる。また本発明の一態様では、前記第1のキャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第1の非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第1の反転側キャパシターアレイ部とが設けられ、前記第1のスイッチアレイ部として、前記第1の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1の非反転側スイッチアレイ部と、前記第1の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第1の反転側スイッチアレイ部とが設けられ、前記第2のキャパシターアレイ部として、非反転側の前記第1のノードに一端が接続される複数のキャパシターを有する第2の非反転側キャパシターアレイ部と、反転側の前記第1のノードに一端が接続される複数のキャパシターを有する第2の反転側キャパシターアレイ部とが設けられ、前記第2のスイッチアレイ部として、前記第2の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2の非反転側スイッチアレイ部と、前記第2の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第2の反転側スイッチアレイ部とが設けられてもよい。このようにすれば、全差動型のD/A変換回路において、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御を実現できるようになる。また本発明の他の態様は、上記のいずれかに記載のD/A変換回路と、前記D/A変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むA/D変換回路に関係する。また本発明の他の態様は、上記のいずれかに記載のD/A変換回路を含む電子機器に関係する。また本発明の他の態様は、上記に記載のA/D変換回路を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.構成図1に本実施形態のD/A変換回路が用いられるA/D変換回路の構成例を示す。このA/D変換回路は、D/A変換回路DAC、比較回路10、制御回路20を含む。またS/Hサンプルホールド回路30を含むことができる。なお、以下では本実施形態のD/A変換回路を、逐次比較型のA/D変換回路に適用した場合を主に例とり説明するが、本実施形態はこれに限定されない。例えば本実施形態のD/A変換回路を、図1とは異なる構成のA/D変換回路に適用したり、A/D変換回路以外の回路例えばプログラマブルゲインアンプ回路等に適用するなどの種々の変形実施が可能である。また本実施形態のD/A変換回路を逐次比較型のA/D変換回路に適用した場合に、そのA/D変換回路の構成も図1の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。制御回路20は、比較回路10からの比較結果信号CPQによりレジスター値が設定される逐次比較レジスターSARSuccessiveApproximationRegisterを有し、逐次比較用データRDA入力デジタルデータを出力する。D/A変換回路DACは、制御回路20からの逐次比較用データRDAをD/A変換して、逐次比較用データRDAに対応するD/A変換信号DQを出力する。比較回路10は、コンパレーター例えばラッチ型コンパレーターにより実現され、例えば信号SINと信号DQの比較処理を行う。制御回路20は逐次比較レジスターSARを有する。そして比較回路10が、MSBのビットからLSBのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果1、0が、逐次比較レジスターSARの各レジスター値として記憶される。制御回路20は、A/D変換回路の各回路ブロックの制御処理も行う。例えば制御回路20は制御信号SSWを出力して、D/A変換回路DACに含まれるスイッチ素子スイッチアレイ部のスイッチ制御オンオフ制御を行う。D/A変換回路DACは、制御回路20からの逐次比較用データRDAのD/A変換を行う。そして逐次比較用データRDAに対応するD/A出力信号DQRDAをD/A変換したアナログ信号を出力する。S/Hサンプルホールド回路30は、A/D変換の対象となる入力信号VINをサンプルホールドする回路である。なお本実施形態では電荷再分配型のD/A変換回路DACを用いているため、図1のS/H回路30の機能は、実際にはD/A変換回路DACにより実現される。図2に本実施形態のD/A変換回路及びこれを含むA/D変換回路の詳細な第1の構成例を示す。図2のD/A変換回路DACは、第1のD/A変換部DAC1と、第1の直列キャパシターCS1と、第2のD/A変換部DAC2と、スイッチ制御を行う制御回路20を含む。またサンプリング期間においてノードNCをGNDAGNDに設定するためのスイッチ素子SS1を含むことができる。第1のD/A変換部DAC1は、出力ノードNC比較ノードに接続される。直列キャパシターCS1は、出力ノードNCと第1のノードN1との間に設けられる。第2のD/A変換部DAC2は、第1のノードN1に接続される。第1のD/A変換部DAC1は、第1のキャパシターアレイ部41と第1のスイッチアレイ部51を含む。第1のキャパシターアレイ部41は、出力ノードNCに一端が接続される複数のキャパシターCA1~CA6広義にはCA1~CAnを有する。これらのキャパシターCA1~CA6は、1:2:4:8:16:32というようにバイナリーに重み付けされている。また第1のキャパシターアレイ部41にはダミーキャパシターCDMが設けられている。第1のスイッチアレイ部51は、第1のキャパシターアレイ部41の複数のキャパシターCA1~CA6の他端に接続される複数のスイッチ素子SA1~SA6広義にはSA1~SAnを有する。またダミーキャパシターCDMに接続されるダミーキャパシター用のスイッチ素子SDMを含むことができる。スイッチ素子SA1~SA6は、DACの入力デジタルデータの上位側ビットD4~D9に応じてスイッチ制御される。即ち制御回路20からの制御信号SSW1に基づきスイッチ制御される。第2のD/A変換部DAC2は、第2のキャパシターアレイ部42と第2のスイッチアレイ部52を含む。第2のキャパシターアレイ部42は、第1のノードN1に一端が接続される複数のキャパシターCB1~CB4広義にはCB1~CBmを有する。これらのキャパシターCB1~CB4は、1:2:4:8というようにバイナリーに重み付けされている。第2のスイッチアレイ部52は、第2のキャパシターアレイ部42の複数のキャパシターCB1~CB4の他端に接続される複数のスイッチ素子SB1~SB4広義にはSB1~SBmを有する。スイッチ素子SB1~SB4は、DACの入力デジタルデータの下位側ビットD0~D3に応じてスイッチ制御される。即ち制御回路20からの制御信号SSW2に基づきスイッチ制御される。なおノードNC比較ノード、サンプリングノードは、比較回路10の第1の入力端子反転入力端子に接続されるノードであり、比較回路10の第2の入力端子非反転入力端子はGNDに設定される。そして本実施形態では、制御回路20は、DACの入力デジタルデータの各ビットビット5~ビット10、D4~D9に対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第1のスイッチアレイ部51に対して行う。即ち、DEMDynamicElementMatchingのスイッチ制御を行う。このようなDEMのスイッチ制御を行うことで、第1のキャパシターアレイ部41のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第1のキャパシターアレイ部41のキャパシターでの見かけ上の容量比精度を向上できる。図2のA/D変換回路では、サンプリング期間において、スイッチ素子SS1がオンになり、ノードNCがGNDに設定される。またスイッチ素子SA1~SA6、SB1~SB4を介して、キャパシターCA1~CA6、CB1~CB4の他端が入力信号VINの電圧レベルに設定される。これにより入力信号VINのサンプリングが行われる。そしてスイッチ素子SS1がオフすると、そのタイミングでの入力信号VINの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子SDMを介して、ダミーキャパシターCDMの他端がVINの電圧レベルに設定される。次に、A/D変換の逐次比較期間になると、ダミーキャパシターCDMの他端はGNDに設定され、入力デジタルデータ逐次比較用データの各ビットに基づいて、第1のスイッチアレイ部51のスイッチ素子SA1~SA6、第2のスイッチアレイ部52のスイッチ素子SB1~SB4がスイッチ制御され、キャパシターCA1~CA6、CB1~CB4の他端はVREF又はGNDに設定される。例えば、DACの分解能をp=mn=46=10ビットとする。するとp=10ビットの入力デジタルデータ逐次比較用データが1000000000である場合には、入力デジタルデータのMSBに対応するキャパシターCA6の他端は基準電圧VREFに設定される。また、他のキャパシターCA5~CA1、CB4~CB1の他端はGNDに設定される。また入力デジタルデータが1000001000である場合には、MSBに対応するキャパシターCA6と、ビット4に対応するCB4の他端はVREFに設定される。また、他のキャパシターCA5~CA1、CB3~CB1の他端はGNDに設定される。そして逐次比較期間では、最上位ビットであるMSBから順次、逐次比較処理が行われる。具体的には、キャパシターCA1~CA6、CB1~CB4の他端を、スイッチ素子SA1~SA6、SB1~SB4を用いて、DACの入力デジタルデータに応じて、基準電圧VREFもしくはGNDに接続されるかを切り替える。これより比較回路10の反転入力端子のノードNCの電圧は、DACの出力値からVINのサンプリング電圧を引いた電圧になる。そして比較回路10は、ノードNCの電圧とGNDを比較し、その結果を比較結果信号CPQとして制御回路20に出力する。これにより逐次比較によるA/D変換が実現される。そして本実施形態では図3に示すように、入力デジタルデータの上位ビット側のDAC1に対してDEMのスイッチ制御が行われる。具体的には、入力デジタルデータの上位ビット側のDAC1に対しては、DEMのスイッチ制御が、制御回路20からの制御信号SSW1に基づき行われる一方で、下位ビット側のDAC2に対しては、DEMのスイッチ制御ではない通常のスイッチ制御が、制御回路20からの制御信号SSW2に基づき行われる。このようにすることで、ICのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。例えば図2、図3の構成の容量型DACにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図2のように直列キャパシターCS1を設ける構成では、上位ビット側のDAC1のキャパシターCA1と、下位ビット側のDAC2のキャパシターCB1は例えば同じ容量値になっている。従って、キャパシターCA1についての容量比精度のバラツキとキャパシターCB1についての容量比精度のバラツキは同等となる。しかしながら、CA1は上位ビット側のキャパシターであるため、下位ビット側のCB1と同程度の容量比精度のバラツキがCA1に生じると、変換精度が著しく低下してしまう。この点、図2、図3では、上位ビット側のキャパシターCA1~CA6に対するスイッチ制御として、DEMのスイッチ制御が行われるため、キャパシターCA1~CA6についての見かけ上の容量比精度が、下位ビット側のキャパシターCB1~CB4に比べて高くなる。従って、ICのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。この場合に本実施形態の比較例の手法として、上位ビット側のDAC1のみならず下位ビット側のDAC2についても、DEMのスイッチ制御を行う手法も考えられる。しかしながら、この比較例の手法では、下位ビット側のDAC2についても、DEM制御のための制御回路が必要になってしまう。また、下位ビット側のDAC2のキャパシターアレイ部42において、後述するようなDEM用のキャパシター構成やレイアウト配置が必要になってしまう。このため、比較例の手法では、回路の大規模化や処理の繁雑化を招くおそれがある。この点、本実施形態では図2、図3に示すように、上位ビット側のDAC1に対してだけてDEMによるスイッチ制御が行われるため、比較例の手法に比べて、回路の大規模化や処理の繁雑化を抑制できるようになる。2.レイアウト配置次に本実施形態のレイアウト配置手法について説明する。まず、図4に本実施形態のD/A変換及びこれを含むA/D変換回路の第2の構成例を示す。図4の第2の構成例では、図2、図3の第1の構成例に対して、第2の直列キャパシターCS2、第1のサブD/A変換部SDAC1の構成要素が追加されている。第1の直列キャパシターCS2は、出力ノードNCと第2のノードN2との間に設けられる。第1のサブD/A変換部SDAC1は第2のノードN2に接続される。図2、図3で説明したように、上位ビット側の第1のD/A変換部DAC1は、第1のキャパシターアレイ部CAR1図2の41と、第1のスイッチアレイ部SAR1図2の51を有する。また下位ビット側の第2のD/A変換部DAC2は、第2のキャパシターアレイ部CAR2図2の42と、第2のスイッチアレイ部SAR2図2の52を有する。一方、第1のサブD/A変換部SDAC1は、第1のサブD/A用キャパシターアレイ部SCAR1と、第2のサブD/A用スイッチアレイ部SSAR1を有する。第1のサブD/A用キャパシターアレイ部SCAR1は、第2のノードN2に一端が接続される複数のキャパシターを有する。第2のサブD/A用スイッチアレイ部SSAR1は、第1のサブD/A用キャパシターアレイ部SCAR1の複数のキャパシターの他端に接続される複数のスイッチ素子を有する。第1のサブD/A変換部SDAC1は、例えば後述するコードシフト用のD/A変換部として使用される。なお第1のサブD/A変換部SDAC1を直列キャパシターのトリミング調整用のD/A変換部として使用してもよい。また図4の第2の構成例の詳細な構成については、後に詳述する。図5に、図4の第2の構成例でのキャパシターアレイ領域、スイッチアレイ領域のレイアウト配置例を示す。図5において、図4の第1のD/A変換部DAC1の第1のキャパシターアレイ部CAR1から、第1のスイッチアレイ部SAR1へと向かう方向を第1の方向DR1とし、第1の方向DR1に直交する方向を第2の方向DR2とする。また第1の方向DR1の反対方向を第3の方向DR3とし、第2の方向DR2の反対方向を第4の方向DR4とする。なお第1の方向DR1は、例えばCAR1の中央部の位置中心点からSAR1の中央部の位置へと向かう方向である。この場合に図5では、第2のD/A変換部DAC2の第2のキャパシターアレイ部CAR2と、第1のD/A変換部DAC1の第1のキャパシターアレイ部CAR1と、第1のサブD/A変換部SDAC1の第1のサブD/A用キャパシターアレイ部SCAR1は、第2の方向DR2に沿って配置される。具体的には第2のキャパシターアレイ部CAR2、第1のキャパシターアレイ部CAR1、第1のサブD/A用キャパシターアレイ部SCAR1の順で、第2の方向DR2に沿って配置される。即ちCAR1はCAR2とSCAR1の間に配置される。そしてCAR1とCAR2は隣接して配置され、CAR1とSCAR1も隣接して配置される。また第1のスイッチアレイ部SAR1は、第1のキャパシターアレイ部CAR1の第1の方向DR1側に配置される。同様にSAR2はCAR2の第1の方向DR1側に配置され、SSAR1はSCAR1の第1の方向DR1側に配置される。なお比較回路CPやその他の回路は、第1のキャパシターアレイ部CAR1の第3の方向DR3側に配置される。図5のレイアウト配置によれば、DACのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、DACのレイアウト面積の縮小化を図れる。即ち図4のようにノードNCを中心として左右対称な回路に最適なキャパシターアレイ部、スイッチアレイ部のレイアウト配置を実現できるため、レイアウト効率が高まり、回路面積の縮小化を図れる。また図5のレイアウト配置によれば、例えばスイッチアレイ部SAR1からキャパシターアレイ部CAR1への信号線を効率的に配線できるため、この信号線の配線領域がレイアウト面積の増大化に与える影響を低減できる。同様にスイッチアレイ部SAR2からキャパシターアレイ部CAR2への信号線やスイッチアレイ部SSAR1からキャパシターアレイ部SCAR1への信号線も効率的に配線でき、レイアウト面積の縮小化を図れる。また図3で説明したように、上位ビット側のDAC1のキャパシターアレイ部CAR1には、下位ビット側のDAC2に比べて、容量比精度の要求が高い。この点、図5のレイアウト配置では、高い容量比精度が要求される上位ビット側のキャパシターアレイ部CAR1が、容量比精度の要求が低い下位ビット側のキャパシターアレイ部CAR2や、キャパシターアレイ部SCAR1の間に配置される。これにより、キャパシターアレイ部CAR1の周囲に他のキャパシターがレイアウト配置されるようになり、製造プロセス変動によるキャパシターアレイ部CAR1の容量比精度のバラツキを抑えることが可能になる。従って、上位ビット側のキャパシターアレイ部CAR1に要求される高い容量比精度を、レイアウト配置の工夫とDEM制御の両方により、満たすことが可能になる。図6に本実施形態のD/A変換及びこれを含むA/D変換回路の第3の構成例を示す。図6の第3の構成例では、図4の第2の構成例に対して、第3の直列キャパシターCS3、第4の直列キャパシターCS4、第3のD/A変換部DAC3、第2のサブD/A変換部SDAC2の構成要素が追加されている。第3の直列キャパシターCS3は、第1のノードN1と第3のノードN3との間に設けられる。第4の直列キャパシターCS4は、第2のノードN2と第4のノードN4との間に設けられる。第3のD/A変換部DAC3は第3のノードN3に接続される。第2のサブD/A変換部SDAC2は第4のノードN4に接続される。第3のD/A変換部DAC3は、第3のキャパシターアレイ部CAR3と、第3のスイッチアレイ部SAR3を含む。第3のキャパシターアレイ部CAR3は、第3のノードN3に一端が接続される複数のキャパシターを有する。第3のスイッチアレイ部SAR3は、第3のキャパシターアレイ部CAR3の複数のキャパシターの他端に接続される複数のスイッチ素子を有する。これらの第3のキャパシターアレイ部CAR3、第3のスイッチアレイ部SAR3の構成は、図2の第2のキャパシターアレイ部42CAR2、第2のスイッチアレイ部52SAR2の構成と同様である。第2のサブD/A変換部SDAC2は、第2のサブD/A用キャパシターアレイ部SCAR2と、第2のサブD/A用スイッチアレイ部SSAR2を含む。第2のサブD/A用キャパシターアレイ部SCAR2は、第4のノードN4に一端が接続される複数のキャパシターを有する。第2のサブD/A用スイッチアレイ部SSAR2は、第2のサブD/A用キャパシターアレイ部SCAR2の複数のキャパシターの他端に接続される複数のスイッチ素子を有する。これらの第2のサブD/A用キャパシターアレイ部SCAR2、第2のサブD/A用スイッチアレイ部SSAR2の構成は、第1のサブD/A変換部SDAC1の第1のサブD/A用キャパシターアレイ部SCAR1、第1のサブD/A用スイッチアレイ部SSAR1の構成と同様である。図6では、高い容量比精度が要求される上位ビット側のDAC1に対してはDEMのスイッチ制御が行われる一方で、下位ビット側のDAC2、DAC3に対しては、DEMではない通常のスイッチ制御が行われる。例えばDACの分解能を14ビットとした場合には、DAC1は入力デジタルデータの上位のビット14~ビット9のD/A変換を行う。一方、DAC2は入力デジタルデータの下位のビット8~ビット5のD/A変換を行い、DAC3は更に下位のビット4~ビット1のD/A変換を行う。なおDAC3に対しては通常のスイッチ制御を行う一方で、DAC2に対してDEMのスイッチ制御を行う変形実施も可能である。また第1のサブD/A変換部SDAC1は、前述のように例えばコードシフト用のD/A変換部として使用される。一方、第2のサブD/A変換部SDAC2は直列キャパシターのトリミング調整用のD/A変換部として使用される。即ち図6のノードN1、N3に寄生容量が存在すると、メインDACDAC1、DAC2、DAC3のDNLやINLを劣化させる。これはバイナリーで重み付けされた容量比が、ノードN1、N3の寄生容量によって狂うことが原因である。メインDACの線形性が劣化すると、A/D変換回路の線形性も劣化して変換特性が非線形になる。第2のサブD/A変換部SDAC2は、A/D変換回路の入力信号と出力データの間の変換特性の非線形性を補正する。具体的には、A/D変換の変換特性の非線形性を補正するための補正用データを制御回路20から受け、この補正用データをD/A変換することで、A/D変換の変換特性の非線形性の補正を実現する。図7に、図6の第3の構成例でのキャパシターアレイ領域、スイッチアレイ領域のレイアウト配置例を示す。図7に示すように、第2のD/A変換部DAC2の第2のキャパシターアレイ部CAR2は、第3のD/A変換部DAC3の第3のキャパシターアレイ部CAR3と第1のD/A変換部DAC1の第1のキャパシターアレイ部CAR1の間に配置される。例えばCAR3、CAR2、CAR1は第2の方向DR2に沿って、CAR3、CAR2、CAR1の順で配置される。具体的にはCAR3とCAR2は隣接して配置され、CAR2とCAR1も隣接して配置される。また第1のサブD/A変換部SDAC1の第1のサブD/A用キャパシターアレイ部SCAR1は、第1のD/A変換部DAC1の第1のキャパシターアレイ部CAR1と第2のサブD/A変換部SDAC2の第2のサブD/A用キャパシターアレイ部SCAR2の間に配置される。例えばCAR1、SCAR1、SCAR2は第2の方向DR2に沿って、CAR1、SCAR1、SCAR2の順で配置される。具体的にはCAR1とSCAR1は隣接して配置され、SCAR1とSCAR2も隣接して配置される。またスイッチアレイ部SAR1はキャパシターアレイ部CAR1の第1の方向DR1側に配置される。同様に、スイッチアレイ部SAR3、SAR2、SSAR1、SSAR2は、各々、キャパシターアレイ部CAR3、CAR2、SCAR1、SCAR2の第1の方向DR1側に配置される。図7のレイアウト配置によれば、DACのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、DACのレイアウト面積の縮小化を図れる。即ち図6のように、ノードNCを中心として左右に対称な回路に最適なキャパシターアレイ部、スイッチアレイ部のレイアウト配置を実現できるため、レイアウト効率が高まり、回路面積の縮小化を図れる。また図7のレイアウト配置によれば、例えばスイッチアレイ部SAR3、SAR2、SAR1、SSAR1、SSAR2からキャパシターアレイ部CAR3、CAR2、CAR1、SCAR1、SCAR2への信号線を効率的に配線できるため、この信号線の配線領域がレイアウト面積の増大化に与える影響を低減でき、レイアウト面積の縮小化を図れる。また図7のレイアウト配置では、高い容量比精度が要求される上位ビット側のキャパシターアレイ部CAR1が、容量比精度の要求が低い下位ビット側のキャパシターアレイ部CAR3及びCAR2と、キャパシターアレイ部SCAR1及びSCAR2との間に配置される。これにより、キャパシターアレイ部CAR1の周囲に他のキャパシターがレイアウト配置されるようになり、製造プロセス変動によるキャパシターアレイ部CAR1の容量比精度のバラツキを抑えることが可能になる。3.DEM手法次に本実施形態のDEMダイナミックエレメントマッチング手法の詳細について説明する。図8に、図2の上位ビット側の第1のキャパシターアレイ部41、第1のスイッチアレイ部51と、制御回路20の詳細な構成例を示す。キャパシターアレイ部41は、第1型キャパシター1C1~1C15と、第2型キャパシター3C1~3C16を有する。第2型キャパシター3C1~3C16は、第1型キャパシター1C1~1C15とは容量値が異なっており、例えば第1型キャパシター1C1~1C15の3倍広義には整数倍の容量値になっている。そして第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の一端は出力ノードNCに接続される。スイッチアレイ部51は、スイッチ素子SWX1~SWX15、SWY1~SWY16を有する。これらのスイッチ素子SWX1~SWX15、SWY1~SWY16は、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端に接続される。そして、スイッチ素子SWX1~SWX15、SWY1~SWY16は、入力デジタルデータの上位ビット側ビット5~ビット10であるD4~D9により生成された信号DX1~DX15、DY1~DY16に基づいて、スイッチ制御される。具体的にはスイッチ素子SWX1~SWX15、SWY1~SWY16は、サンプリング期間においては、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端を、入力信号VINに接続する。またスイッチ素子SWX1~SWX15、SWY1~SWY16は、逐次比較期間変換期間変換期間においては、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端を、VREF又はGNDに接続する。例えば信号DX1~DX15、DY1~DY16の論理レベルが1である場合には基準電圧VREFに接続し、信号DX1~DX15、DY1~DY16の論理レベルが0である場合にはGNDに接続する。制御回路20は、第1、第2の割り当て決定回路21、22と、第1、第2のカウンター23、24を含む。第1のカウンター23は、カウント処理を行って、第1のカウント値CTXを第1の割り当て決定回路21に出力する。第1の割り当て決定回路21は、第1のカウンター23からの第1のカウント値CTXに基づいて、入力デジタルデータD4~D9の各ビットビット5~ビット10に対する第1型キャパシター1C1~1C15の割り当てを決定する処理を行う。第2のカウンター24は、カウント処理を行って、第2のカウント値CTYを第2の割り当て決定回路22に出力する。第2の割り当て決定回路22は、第2のカウンター24からの第2のカウント値CTYに基づいて、入力デジタルデータD4~D9の各ビットビット5~ビット10に対する第2型キャパシター3C1~3C16の割り当てを決定する処理を行う。このように第1、第2の割り当て決定回路21、22が、入力デジタルデータの各ビットへの第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の割り当て決定処理を行うことで、キャパシターアレイ部41のキャパシターのDEMが実現される。これらの第1、第2の割り当て決定回路21、22による割り当て決定処理は、例えば入力デジタルデータD4~D9を用いたビットローテーション処理により実現できる。なお、第1のカウンター23の総カウント数を第1の総カウント数とし、第2のカウンター24の総カウント数を第2の総カウント数とした場合に、第1、第2のカウンター23、24は、第1、第2の総カウント数が異なるカウンターである。具体的には、第1、第2のカウンター23、24は、第1、第2の総カウント数の最大公約数が1となるカウンターである。例えば第1のカウンター23の第1の総カウント数は15であり、第2のカウンター24の第2の総カウント数は16である。そして、第1の総カウント数=15と第2の総カウント数=16は、その最大公約数が1になっている。なお、第1、第2の総カウント数は15、16には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が1になる総カウント数であればよい。次に、本実施形態のDEM手法について図9A~図10Bを用いて詳細に説明する。なお以下では、第1型キャパシター1C1~1C15を、適宜、1Cと総称し、第2型キャパシター3C1~3C16を、適宜、3Cと総称する。図9Aに、入力デジタルデータの各ビット5~10への第1型キャパシター1C、第2型キャパシター3Cの割り当て数の例を示す。前述したように、第2型キャパシター3Cの容量値は、第1型キャパシター1Cの容量値の3倍になっている。例えば入力デジタルデータのビット5D4には、1個の第1型キャパシター1Cが割り当てられる。同様に、ビット6、7D5、D6には、各々、2個、4個の第1型キャパシター1Cが割り当てられる。これにより、1:2:4というようにバイナリーに重み付けされた図2のキャパシターCA1、CA2、CA3が実現される。即ち、キャパシターCA1、CA2、CA3は、図9Aのビット5、6、7に対応し、各々、1個、2個、4個の第1型キャパシター1Cにより実現される。入力デジタルデータのビット8D7には、2個の第1型キャパシター1Cと2個の第2型キャパシター3Cが割り当てられる。同様にビット9D8には、4個の第1型キャパシター1Cと4個の第2型キャパシター3Cが割り当てられ、ビット10D9には、2個の第1型キャパシター1Cと10個の第2型キャパシター3Cが割り当てられる。これにより、8:16:32というようにバイナリーに重み付けされたキャパシターCA4、CA5、CA6が実現される。即ち、キャパシターCA4、CA5、CA6は、各々、図9Aのビット8、9、10に対応し、CA4、CA5、CA6の各キャパシターは、2個と2個、4個と4個、2個と10個というような第1型キャパシター1Cと第2型キャパシター3Cのペアーにより実現される。なお図9Aでは、第2型キャパシター3Cが第1型キャパシター1Cの3倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図9Bでは、第2型キャパシター6Cは第1型キャパシター1Cの6倍の容量値を有するキャパシターになっており、図9Bには、この場合の入力デジタルデータの各ビット5~10への第1型キャパシター1C、第2型キャパシター6Cの割り当て数の例が示されている。図9Bの割り当てによっても、1:2:4:8:16:32というようにバイナリーに重み付けされたキャパシターアレイ部41のキャパシターCA1、CA2、CA3、CA4、CA5、CA6を実現できる。図10Aは、図8の第1の割り当て決定回路21の動作を説明する図である。第1の割り当て決定回路21は、0、1、214というように順次インクリメントされる第1のカウンター23からのカウント値CTXに基づいて、信号DX1~DX15を生成して、スイッチアレイ部51に出力する。例えばカウント値CTX=0の場合には、信号DX1によって、図8の第1型キャパシター1C1は、図10Aに示すように入力デジタルデータのビット5D4に割り当てられる。具体的には、信号DX1により制御されるスイッチ素子SWX1は、入力デジタルデータのビット5が1である場合には第1型キャパシター1C1の他端に基準電圧VREFを接続し、0である場合には1C1の他端にGNDを接続する。またカウント値CTX=0の場合に、信号DX2、DX3によって、図8の第1型キャパシター1C2、1C3は、図10Aに示すように入力デジタルデータのビット6D5に割り当てられる。具体的には、信号DX2、DX3により制御されるスイッチ素子SWX2、SWX3は、入力デジタルデータのビット6が1である場合には1C2、1C3の他端にVREFを接続し、0である場合には1C2、1C3の他端にGNDを接続する。同様に、カウント値CTX=0の場合に、信号DX4~DX7、DX8~DX9、DX10~DX13、DX14~DX15によって、第1型キャパシター1C4~1C7、1C8~1C9、1C10~1C13、1C14~1C15は、各々、入力デジタルデータのビット7、8、9、10に割り当てられる。以上のようにすることで、図9Aに示すようなビット5~10への第1型キャパシター1Cの割り当てが実現される。そして、カウント値CTXがインクリメントされると、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当て状態が変化する。即ち図10Aに示すように、カウント値CTXがインクリメントされるごとに、DX1~DX15による各ビットへの第1型キャパシター1Cの割り当て状態DX1~DX15の信号状態が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化するようになる。例えば図10Aに示すようにカウント値CTX=1の場合には、信号DX1、DX2によって、第1型キャパシター1C1、1C2は入力デジタルデータのビット6に割り当てられる。即ちカウント値CTX=0の場合には、1C1はビット5に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C1はビット6に割り当てられるようになる。またカウント値CTX=1の場合には、信号DX3~DX6によって、第1型キャパシター1C3~1C6は入力デジタルデータのビット7に割り当てられる。即ちカウント値CTX=0の場合には、1C3はビット6に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C3はビット7に割り当てられるようになる。そして、カウント値がCTX=1からCTX1=2にインクリメントされると、今度は、信号DX1によって1C1がビット6に割り当てられ、信号DX2~DX5によって1C2~1C5がビット7に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化し、DEMが実現されるようになる。即ち、第1型キャパシター1C1~1C15が入力デジタルデータの上位側のビット5~10に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。図10Bは、図8の第2の割り当て決定回路22の動作を説明する図である。第2の割り当て決定回路22は、0、1、215というように順次インクリメントされる第2のカウンター24からのカウント値CTYに基づいて、信号DY1~DY16を生成して、スイッチアレイ部51に出力する。例えばカウント値CTY=0の場合には、信号DY1、DY2によって、第2型キャパシター3C1、3C2は入力デジタルデータのビット8に割り当てられる。具体的には、信号DY1、DY2により制御されるスイッチ素子SWY1、SWY2は、入力デジタルデータのビット8が1である場合には第2型キャパシター3C1、3C2の他端に基準電圧VREFを接続し、0である場合には3C1、3C2の他端にGNDを接続する。そして、カウント値CTYがインクリメントされると、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当て状態が変化する。即ち図10Bに示すように、カウント値CTYがインクリメントされるごとに、DY1~DY16による各ビットへの第2型キャパシター3Cの割り当て状態DY1~DX16の信号状態が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化するようになる。例えば図10Bに示すようにカウント値CTY=1の場合には、信号DY1によって第2型キャパシター3C1はビット8に割り当てれ、信号DY2~DY5によって、第2型キャパシター3C2~3C5はビット9に割り当てられる。即ちカウント値CTY=0の場合には、3C2はビット8に割り当てられていたが、カウント値がCTY=1にインクリメントされると、3C2はビット9に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化し、DEMが実現されるようになる。図11に制御回路20の更に詳細な構成例を示す。図11では、第1、第2のカウンター23、24に対応して、第1、第2の素数カウンター25、26が更に設けられている。図11に示すように第1のカウンター23は、総カウント数が15のカウンターであり、第2のカウンター24は、総カウント数が16のカウンターである。一方、第1の素数カウンター25は、総カウント数が素数である11のカウンターであり、第2の素数カウンター26は、総カウント数が素数である13のカウンターである。そして第1のカウンター23は、第1の素数カウンター25からの更新信号SIXに基づいてカウント更新状態が変更される。例えば図10Aでは第1のカウンター23のカウント値CTXは1ずつインクリメントしており、インクリメント値=1になっている。これに対して、第1の素数カウンター25からの更新信号SIXがアクティブ例えば論理レベル1になると、カウント値CTXのインクリメント値が1から2に変更され、第1のカウンター23は、そのカウント更新状態が変更される。即ち、第1の素数カウンター25の総カウント数はI=11であるため、第1のカウンター23は、I=11カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第1のカウンター23は、I=11カウントごとにカウント値CTXのインクリメント値又はデクリメント値が変更される。また図10Bでは第2のカウンター24のカウント値CTYは1ずつインクリメントしており、インクリメント値=1になっている。これに対して、第2の素数カウンター26からの更新信号SIYがアクティブになると、カウント値CTYのインクリメント値が1から2に変更され、第2のカウンター24は、そのカウント更新状態が変更される。即ち、第2の素数カウンター26の総カウント数はJ=13であるため、第2のカウンター24は、J=13カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第2のカウンター24は、J=13カウントごとにカウント値のインクリメント値又はデクリメント値が変更される。ここで、素数カウンター25、26の総カウント数であるIとJは異なる整数である。更に望ましくはIとJは異なる素数に設定される。このようにすることで、DEMにおける割り当てパターンのランダム性を増すことが可能になる。なお図11では、第1のカウンター23のカウント更新状態をI=11カウントごとに変更し、第2のカウンター24のカウント更新状態をJ=13カウントごとに変更するために、第1、第2のカウンター23、24のカウント値CTX、CTYのインクリメント値又はデクリメント値をI、Jカウントごとに変更しているが、本実施形態はこれに限定されない。例えば更新状態の変更手法としては、I、Jカウントごとに第1、第2のカウンター23、24のカウント値CTX、CTYを0にリセットするなどの種々の変形実施が可能である。また図11では、I=11、J=13になっているが、本実施形態はこれに限定されない。例えばIとJは異なる整数であればよく、更に望ましくは異なる素数であればよい。図12A~図12Cに第1型キャパシター1C、第2型キャパシター3Cの構成例を示す。図12Aに示すように、第1型キャパシター1Cは、M=1個のユニットキャパシターUXにより構成される。一方、図12Bに示すように、第2型キャパシター3Cは、N=3個のユニットキャパシターUY1~UY3より構成される。そして半導体チップ上には例えば図12Cのような配置で、第1型キャパシター1C、第2型キャパシター3Cがレイアウト配置されることになる。このように第1型キャパシター1C、第2型キャパシター3Cをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第1型キャパシター、第2型キャパシターを実現できるようになる。例えば第1型キャパシターと第2型キャパシターの容量比を整数倍にすることなどが可能になる。なお、第1型キャパシター、第2型キャパシターのユニットキャパシター数M、Nは、異なる整数であれば十分であり、M=1、N=3には限定されない。以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第1型キャパシター1C、第2型キャパシター3Cの割り当てを動的に変化させるDEMのスイッチ制御が、図2の第1のスイッチアレイ部51に対して行われる。これにより第1型キャパシター1C、第2型キャパシター3Cが例えば全ビットに対して均等に使用されるようになるため、第1のキャパシターアレイ部41でのキャパシターの見かけ上の容量比精度を向上できる。また図8に示すように、キャパシターアレイ部41には、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cが設けられる。このようにすれば、例えば第1型キャパシター1Cだけを用いてDEMの割り当てを行う手法に比べて、DEMの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、DEMの効果を更に向上できる。例えば図10A、図10Bでは、第1型キャパシターC1についての15個の割り当てパターンと、第2型キャパシター3Cについての16個の割り当てパターンが設定され、15と16の最大公約数は1である。従って、第1型キャパシター1Cと第2型キャパシター3Cの組み合わせにより、15×16=240個の割り当てパターンを設定でき、DEMの割り当てパターン数が増えるため、DEMの効果を向上できる。この場合に、図11に示すような第1、第2の素数カウンター25、26を設けて、第1、第2のカウンター23、24の更新状態を変更すれば、割り当てパターンについてのランダム性が更に高まることを期待でき、DEMの効果の向上を期待できるようになる。特にオーバーサンプリングによるA/D変換を行った場合には、A/D変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。また、キャパシターアレイ部41を第1型キャパシター1Cだけにより構成した場合には、63個の第1型キャパシター1Cを設ける必要がある。従って、第1型キャパシター1Cに接続されるスイッチ素子についても63個分設ける必要が生じ、ICのレイアウト面積が大規模化してしまう。この点、キャパシターアレイ部41を、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cにより構成すれば、例えば図8に示すように1516=31個のスイッチ素子SWX1~SWX15、SWY1~SWY16を設けるだけで済む。従って、キャパシターアレイ部41を第1型キャパシター1Cだけにより構成した場合に比べて、ICのレイアウト面積を縮小できる。4.コードシフト次に本実施形態のコードシフト手法について説明する。図13にコードシフト手法を実現できるA/D変換回路の構成例を示す。図13では、図1の構成に対して、第1のサブD/A変換部SDAC1、補正部80、コードデータ生成部90の構成要素が追加されている。第1のサブD/A変換部SDAC1は、コードデータCDAをD/A変換する。そしてコードデータCDAに対応するコード信号SCDCDAをD/A変換した信号を出力する。ここでコードデータCDAは時間的に変化するデータ所定タイミング毎に変化するデジタルデータである。具体的には所定のデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータである。なおこの場合のデータ範囲は、第1のデジタルデータを上限値とし、第2のデジタルデータを下限値とする範囲である。A/D変換タイミングは、例えばデジタルデータをアナログ信号に変換する各A/D変換期間に対応するタイミングである。コードデータ生成部90は、コードデータCDAを生成してサブD/A変換部SDAC1に出力する。例えば所定データ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。補正部80は補正処理を行う。具体的には、コードデータCDAを用いたコードシフトによりダイナミックレンジが減少するのを防止するための補正処理を行う。この補正部80は情報レジスター84を有する。そして図13では、比較回路10は、入力信号VINのサンプリング信号SINVINをサンプルホールドした信号とコード信号SCDの加算信号SADDと、D/A出力信号DQとを比較する処理を行う。具体的には比較回路10は、第1の入力端子に入力される加算信号SADD加算電圧と第2の入力端子に入力されるD/A出力信号DQD/A変換電圧を比較する。なお、図13では説明を簡単にするために、電荷再分配型以外の場合に適用される構成例を示しているが、電荷再分配型の場合は、実際には、比較回路10は、サンプリング信号SINと、D/A出力信号DQとコード信号SCDの加算信号とを比較する処理を行うことになる。例えば信号SINのサンプリング電圧と、信号DQとSCDの加算電圧を比較する。そして制御回路20は、逐次比較レジスターSARからの逐次比較結果データQDA最終的なデータとコードデータCDAとに基づき求められる出力データDOUTを、入力信号VINのA/D変換データとして出力する。例えば制御回路20は、図13のようにサンプリング信号SINとコード信号SCDの加算信号SADDと、D/A出力信号DQとの比較処理が行われる場合には、逐次比較レジスターSARの逐次比較結果データQDAからコードデータCDAを減算する処理を行う。なお、電荷再分配型では、サンプリング信号SINと、D/A出力信号DQとコード信号SCDの加算信号との比較処理が行われるため、制御回路20は、逐次比較結果データQDAにコードデータCDAを加算する処理を行うことになる。また補正部80は、コードデータCDAを用いたコードシフトにより逐次比較結果データQDAがオーバーフローするのを補正防止する補正処理を行う。ここでコードデータによるコードシフトとは、入力信号のサンプリング信号とコード信号の加算処理を行うこと或いはD/A出力信号とコード信号の加算処理を行うことで、逐次比較結果データが、入力信号に対応するデータから高電位側又は低電位側にシフトすることである。例えば補正部80は、コードデータCDAを補正することで当該補正処理を行う。そして補正指示信号SDRをコードデータ生成部90に出力する。具体的には、前回のA/D変換での逐次比較結果データである前回逐次比較結果データに基づきコードデータCDA今回のコードデータを補正することで補正処理を行う。なお、この補正処理は、コードデータCDAを補正する処理には限定されず、逐次比較結果データQDAがオーバーフローするのを補正できるものであれば種々の変形実施が可能である。また前回逐次比較結果データに加えて、コードデータCDAの符号等を判定して、補正処理を行ってもよい。そして本実施形態では、入力信号VINの電圧とD/A出力信号DQの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データQDAが取得される。そして、取得された逐次比較結果データQDAからコードデータCDAを減算したデータが、入力信号VINをA/D変換したデータDOUTとして出力される。例えば図1のようにコードシフトを行わない構成のA/D変換回路では、図14Aに示すように、DNLの誤差等が原因で特定のコードでミッシングコードが発生する。例えばDNLが1LSBを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータCDAの信号SCDを、サンプリング信号SINに加算することで、図14Bに示すようなコードシフトが行われる。なお図14Bの実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。即ち、コードシフト手法では、1又は複数回のA/D変換タイミング毎にコードデータCDAを異なった値にすることで、図14Bに示すように、ミッシングコードが発生するコードの場所が1又は複数回のA/D変換タイミング毎に変化する。例えば00010000のコードでミッシングコードが発生したとしても、その場所が、00010001や00010010や00001111の場所にシフトする。この結果、長い時間範囲で見ると、図14Cに示すようにDNLやINLが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたDNL特性の悪化ミッシングコードを、時間的に変化するコードデータCDAにより周囲のコードに拡散させることで、特性の改善を図っている。図15に、図13~図14Cで説明したコードシフト手法を行う場合の詳細な構成例を示す。図15は、図4の第2の構成例の詳細な構成例である。図15では、図2の構成に加えて、第2の直列キャパシターCS2と、第1のサブD/A変換部SDAC1の構成要素が追加されている。なお図13のMDACが図15のDAC1、DAC2に相当する。第1のサブD/A変換部SDAC1は、第1のサブD/A用キャパシターアレイ部43と、第1のサブD/A用スイッチアレイ部53を有する。第1のサブD/A用キャパシターアレイ部43は、第2のノードN2に一端が接続される複数のキャパシターCC1~CC4を有する。これらのキャパシターCC1~CC4は、1:2:4:8というようにバイナリーに重み付けされている。第1のサブD/A用スイッチアレイ部53は、第1のサブD/A用キャパシターアレイ部43の複数のキャパシターCC1~CC4の他端に接続される複数のスイッチ素子SC1~SC4を有する。図13のコードデータ生成部90は、第1のサブD/A変換部SDAC1に対してコードデータCDAを出力し、このコードデータCDAに基づいてスイッチ素子SC1~SC4はスイッチ制御される。例えばコードデータ生成部90は、逐次比較用データRDA入力デジタルデータの下位ビットデータのデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータを、コードデータCDAとして出力する。具体的には8ビットのA/D変換の場合には、逐次比較用データRDAの下位の4ビットのデータ範囲内において、コードデータCDAを変化させる。例えば0000~1111のデータ範囲内或いは0000~1111よりも狭いデータ範囲内においてコードデータCDAをランダムに変化させて、サブD/A変換部SDAC1のスイッチアレイ部53のスイッチ素子SC1~SC4をスイッチ制御する。このときD/A変換部DAC2のスイッチアレイ部52のスイッチ素子SB1~SB4も、逐次比較用データRDAの下位の4ビットのデータによりスイッチ制御される。このように、コードデータCDAを変化させる範囲を、DAC2のスイッチ素子SB1~SB4をスイッチ制御する逐次比較用データRDAのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。なお、D/A変換回路DACの最小分解能LSBに相当する電圧、量子化電圧をRS1とし、サブD/A変換部SDAC1の最小分解能をRS2としたとする。この場合に図15ではRS2=RS1になっている。具体的には例えば直列キャパシターCS1とCS2の容量値は同一ほぼ同一になっており、DACのLSBに相当するキャパシターCB1の容量値と、SDAC1のLSBに相当するキャパシターCC1の容量値も同一ほぼ同一になっている。即ちサブD/A変換部SDAC1は、D/A変換回路DACの最小分解能RS1LSB未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図14Bに示すようなコードシフトを実現できる。なおRS2=RS1には限定されず、RS2≧RS1であってもよい。図16A~図17Bは本実施形態のDEM手法及びコードシフト手法の効果を説明するシミュレーション結果である。図16AはDEM及びコードシフトを共にオフ、図16BはDEMをオン、コードシフトをオフ、図17AはDEMをオフ、コードシフトをオン、図17BはDEM及びコードシフトを共にオンにした場合のシミュレーション結果である。図16BのFFTの結果に示すように、DEMをオンにすることで、高調波成分を大幅に低減できる。一方、コードシフトは高調波成分の低減にはあまり効果がない。また図17AのDNL、INLの結果に示すように、コードシフトをオンにすることで、DNL特性などの静特性を改善できる。即ちDEMはAC特性に対して改善効果が得られ、コードシフトはDNL等の静特性に対して改善効果が得られる。従って、図17Bに示すようDEM及びコードシフトの両方をオンにすることで、AC特性及び静特性の両方を改善することが可能になる。5.キャパシターのレイアウト配置図18にキャパシターアレイ部のキャパシターのレイアウト配置の詳細例を示す。図18には、図6のDAC1、DAC2、DAC3、SDAC1、SDAC2のキャパシターアレイ部CAR1、CAR2、CAR3、SCAR1、SCAR2の詳細なレイアウト配置例が示されている。図18に示すように、DAC1のキャパシターアレイ部CAR1は、DAC2、DAC3のキャパシターアレイ部CAR2、CAR3と、SDAC1、SDAC2のキャパシターアレイ部SCAR1、SCAR2の間に配置されている。またキャパシターアレイ部CAR1、CAR2、CAR3、SCAR1、SCAR2の周囲には、ダミーのキャパシターも配置されている。これにより、DEMのスイッチ制御が行われるキャパシターアレイ部CAR1の周囲には、必ず他のキャパシターが存在するようになり、キャパシターアレイ部CAR1のキャパシターの容量比精度を向上できる。また図18において、キャパシターアレイ部CAR1にレイアウト配置される1C1~1C15は、図8の第1型キャパシター1C1~1C15を構成するユニットキャパシターである。なお、ここでは、記載を簡略化するために、第1型キャパシター1C1~1C15を構成するユニットキャパシターを、同じ記号の1C1~1C15で表している。また図18のキャパシターアレイ部CAR1にレイアウト配置される3C1A~3C1C、3C2A~3C2C、3C3A~3C3C3C16A~3C16Cは、各々、図8の第2型キャパシター3C1、3C2、3C33C16を構成するユニットキャパシターである。例えば図8の第2型キャパシター3C1は、図18において3個のユニットキャパシター3C1A、3C1B、3C1Cにより構成される。また第2型キャパシター3C2は、3個のユニットキャパシター3C2A、3C2B、3C2Cにより構成される。第2型キャパシター3C3~3C16も同様である。このように図18では、第1型キャパシターと第2型キャパシターを構成する複数のユニットキャパシターが、マトリクス状に配置される。そして図18では、マトリクス状の配置の第i列目iは整数での第1型キャパシターを構成するユニットキャパシターの行配置位置と、マトリクス状の配置の第i1列目での第1型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になっている。例えば図18のマトリクス配置の1列目では、第1型キャパシターを構成するユニットキャパシター1C1、1C2は、1行目、8行目に配置される。一方、マトリクス配置の2列目では、第1型キャパシターを構成するユニットキャパシター1C3、1C4は、2行目、7行目に配置される。即ち1列目広義には第i列と2列目広義には第i1列とでは、第1型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。同様に、マトリクス配置の3列目では、第1型キャパシターを構成するユニットキャパシター1C5、1C6は、3行目、6行目に配置される。一方、マトリクス配置の4列目では、第1型キャパシターを構成するユニットキャパシター1C7、1C8は、4行目、5行目に配置される。即ち3列目広義には第i列と4列目広義には第i1列とでは、第1型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。また図18では、マトリクス状の配置の第i列目での第2型キャパシターを構成するユニットキャパシターの行配置位置と、マトリクス状の配置の第i1列目での第2型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になっている。例えば図18のマトリクス配置の1列目では、第2型キャパシターを構成するユニットキャパシター3C1A、3C1B、3C1Cは、2行目、4行目、6行目に配置され、ユニットキャパシター3C2A、3C2B、3C2Cは、3行目、5行目、7行目に配置される。一方、マトリクス配置の2列目では、第2型キャパシターを構成するユニットキャパシター3C3A、3C3B、3C3Cは、3行目、5行目、8行目に配置され、ユニットキャパシター3C4A、3C4B、3C4Cは、1行目、4行目、6行目に配置される。即ち1列目第i列と2列目第i1列とでは、第2型キャパシターを構成するユニットキャパシターの行配置位置行配置位置パターンが異なっている。同様にマトリクス配置の3列目では、第2型キャパシターを構成するユニットキャパシター3C5A、3C5B、3C5Cは、1行目、4行目、7行目に配置され、ユニットキャパシター3C6A、3C6B、3C6Cは、2行目、5行目、8行目に配置される。一方、マトリクス配置の4列目では、第2型キャパシターを構成するユニットキャパシター3C7A、3C7B、3C7Cは、2行目、6行目、8行目に配置され、ユニットキャパシター3C8A、3C8B、3C8Cは、1行目、3行目、7行目に配置される。即ち3列目第i列と4列目第i1列とでは、第2型キャパシターを構成するユニットキャパシターの行配置位置行配置位置パターンが異なっている。第1型キャパシター、第2型キャパシターを構成するユニットキャパシターをこのように分散してレイアウト配置すれば、容量値のバラツキの位置依存性の影響を低減できる。即ち、半導体製造プロセスでキャパシターを形成した場合に、キャパシターの容量値に位置依存性が生じる場合が多い。一例を挙げれば、図18においてキャパシターアレイ部CAR1の例えば左上側ではユニットキャパシターの容量値が小さくなり、例えば右下側ではユニットキャパシターの容量値が大きくなるなどの事態が生じる場合がある。このように容量値のバラツキに位置依存性があると、容量比精度にもバラツキが生じるおそれがある。この点、図18では、第i列と第i1列とで、第1型キャパシターや第2型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。従って、容量値のバラツキに位置依存性がある場合にも、このバラツキをランダムに分散させることが可能になる。この結果、容量比精度のバラツキも低減することができ、DEMのスイッチ制御による効果も合わさることで、容量比精度のバラツキを最小限に抑えることが可能になる。6.全差動型図19に本実施形態の全差動型のD/A変換回路及びこれを含むA/D変換回路の構成例を示す。図19の構成例は、比較回路10と、比較回路10の非反転入力端子に接続されるメインのD/A変換部DAC1P、DAC2Pと、反転入力端子に接続されるメインのD/A変換部DAC1N、DAC2Nを含む。また、比較回路10の非反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Pと、反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Nを含む。非反転側正側のメインのDAC1P、DAC2P及び反転側負側のメインのDAC1N、DAC2Nの構成は、図15のメインのDAC1、DAC2と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてDAC1P、DAC2Pには、差動信号を構成する非反転側正側の入力信号PINが入力され、DAC1N、DAC2Nには、差動信号を構成する反転側負側の入力信号NINが入力される。そしてサンプリング期間では、DAC1PのノードNCPは、スイッチ素子SS1Pによりコモン電圧中間電圧VCMに設定される。またDAC1NのノードNCNは、スイッチ素子SS1Nによりコモン電圧VCMに設定される。またサンプリング期間では、DAC1Pのスイッチ素子SA1P~SA6P、DAC2Pのスイッチ素子SB1P~SB4Pの一端は、差動信号の非反転側の信号PINに接続される。またDAC1Nのスイッチ素子SA1N~SA6N、DAC2Nのスイッチ素子SB1N~SB4Nの一端は、差動信号の反転側の信号NINに接続される。一方、逐次比較期間では、DAC1Pのスイッチ素子SA1P~SA6P、DAC2Pのスイッチ素子SB1P~SB4Pの一端は、逐次比較用データの対応するビットが1である場合にはVREFに接続され、0である場合にはGNDに接続される。これに対して、DAC1Nのスイッチ素子SA1N~SA6N、DAC2Nのスイッチ素子SB1N~SB4Nの一端は、逐次比較用データの対応するビットが1である場合にはGNDに接続され、0である場合にはVREFに接続される。非反転側のコードシフト用のサブD/A変換部SDAC1P及び反転側のコードシフト用のサブD/A変換部SDAC1Nは、図15のコードシフト用のSDAC1と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてサンプリング期間では、SDAC1Pのスイッチ素子SC1P~SC4P及びSDAC1Nのスイッチ素子SC1N~SC4Nの一端はVCMに接続される。一方、逐次比較期間では、SDAC1Pのスイッチ素子SC1P~SC4Pの一端は、コードデータの対応するビットが1である場合にはVREFに接続され、0である場合にはGNDに接続される。これに対して、SDAC1Nのスイッチ素子SC1N~SC4Nの一端は、コードデータの対応するビットが1である場合にはGNDに接続され、0である場合にはVREFに接続される。以上の図19の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノードNCPに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部CA1P~CA6P等が設けられる。また反転側の出力ノードNCNに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部CA1N~CA6N等が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部SA1P~SA6P等が設けられる。また反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部SA1N~SA6N等が設けられる。そしてこのような全差動型の構成においても、制御回路20は、入力デジタルデータの各ビットに対するキャパシター第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、非反転側スイッチアレイ部SA1P~SA6P等及び反転側スイッチアレイ部SA1N~SA6N等に対して行うことになる。更に具体的には全差動型の構成では、制御回路20は、非反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対するキャパシター第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行う。また制御回路20は、反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対するキャパシター第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行う。例えば図20に全差動型の場合の制御回路20の構成例を示す。図20では、非反転側の第1、第2の割り当て決定回路21P、22P、第1、第2のカウンター23P、24P、第1、第2の素数カウンター25P、26Pが設けられる。そして第1、第2の素数カウンター25P、26Pは、第1、第2のカウンター23P、24Pに対して非反転側用の更新信号SIXP、SIYPを出力する、また第1、第2のカウンター23P、24Pは、第1、第2の割り当て決定回路21P、22Pに対して、非反転側用のカウント値CTXP、CTYPを出力する。そして第1、第2の割り当て決定回路21P、22Pは、上位ビット側のD/A変換部DAC1Pに対して、非反転側用の割り当て信号DX1P~DX15P、DY1P~DY16Pを出力する。また図20では、反転側の第1、第2の割り当て決定回路21N、22N、第1、第2のカウンター23N、24N、第1、第2の素数カウンター25N、26Nが設けられる。そして第1、第2の素数カウンター25N、26Nは、第1、第2のカウンター23N、24Nに対して反転側用の更新信号SIXN、SIYNを出力する、また第1、第2のカウンター23N、24Nは、第1、第2の割り当て決定回路21N、22Nに対して、反転側用のカウント値CTXN、CTYNを出力する。そして第1、第2の割り当て決定回路21N、22Nは、上位ビット側のD/A変換部DAC1Nに対して、反転側用の割り当て信号DX1N~DX15N、DY1N~DY16Nを出力する。このように非反転側と反転側において、独立に、割り当て決定回路、カウンター、素数カウンターを設けることで、非反転側と反転側において、独立に、DEMのスイッチ制御を行うことが可能になる。これにより、非反転側においては、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行う一方で、反転側においては、第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行うことが可能になる。例えば非反転側では、図10A、図10Bに示すような第1の割り当てパターンでのDEMのスイッチ制御を行うようにする。一方、反転側では、図10A、図10Bとは異なる第2の割り当てパターンでのDEMのスイッチ制御を行うようにする。これは例えば図20において、非反転側の第1、第2の素数カウンター25P、26Pの総カウント数と、反転側の第1、第2の素数カウンター25N、26Nの総カウント数を異ならせることで実現できる。或いは、非反転側の第1、第2のカウンター23P、24Pの総カウント数と、反転側の第1、第2のカウンター23N、24Nの総カウント数を異ならせることで実現してもよい。このようにすることで、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性が高まり、DEMの効果の更なる向上を図ることが可能になる。図21に、図6の第3の構成例において全差動型を用いた場合の構成例を示す。図21では図20の構成に加えて、直列キャパシターCS3P、CS3N、CS4P、CS4Nと、第3のD/A変換部DAC3P、DAC3N、第2のサブD/A変換部SDAC2P、SDAC2Nの構成要素が追加されている。直列キャパシターCS3PはノードN1PとN3Pの間に設けられ、直列キャパシターCS3NはノードN1NとN3Nの間に設けられる。直列キャパシターCS4PはノードN2PとN4Pの間に設けられ、直列キャパシターCS4NはノードN2NとN4Nの間に設けられる。そして非反転側の第3のD/A変換部DAC3PはノードN3Pに接続され、反転側の第3のD/A変換部DAC3NはノードN3Nに接続される。また非反転側の第2のサブD/A変換部SDAC2PはノードN4Pに接続され、反転側の第2のサブD/A変換部SDAC2NはノードN4Nに接続される。図22に、第3の構成例において全差動型を用いた場合のキャパシターアレイ領域、スイッチアレイ領域のレイアウト配置例を示す。図22において、反転側のキャパシターアレイ部CAR3N、CAR2N、CAR1N、SCAR1N、SCAR2N、反転側のスイッチアレイ部SAR3N、SAR2N、SAR1N、SSAR1N、SSAR2Nのレイアウト配置は、図7のキャパシターアレイ部CAR3、CAR2、CAR1、SCAR1、SCAR2、スイッチアレイ部SAR3、SAR2、SAR1、SSAR1、SSAR2と同様になる。そして、例えば比較回路CP等の回路の配置領域において第2の方向DR2に沿った軸を対称軸としたとする。この場合に図22では、非反転側のキャパシターアレイ部CAR3P、CAR2P、CAR1P、SCAR1P、SCAR2Pの各々は、反転側のキャパシターアレイ部CAR3N、CAR2N、CAR1N、SCAR1N、SCAR2Nの各々に対して、上記の対称軸に対して線対称となる位置にレイアウト配置されている。同様に非反転側のスイッチアレイ部SAR3P、SAR2P、SAR1P、SSAR1P、SSAR2Pの各々は、反転側のスイッチアレイ部SAR3N、SAR2N、SAR1N、SSAR1N、SSAR2Nの各々に対して、上記の対称軸に対して線対称となる位置にレイアウト配置されている。このような線対称のレイアウト配置にすることで、レイアウト効率を向上することが可能になり、レイアウト面積の縮小化を実現できる。また、全差動型の回路において図22のような線対称のレイアウト配置を採用すれば、非反転側の回路特性と反転側の回路特性を揃えることが可能になり、全差動型を用いた場合の回路特性を最適化できる。7.電子機器図23に本実施形態のA/D変換回路D/A変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530D/A変換回路、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。図23の電子機器としては、例えば生体計測機器脈拍計、歩数計等、携帯型情報端末、映像機器デジタルカメラ、ビデオカメラ、時計などの種々の機器を想定できる。センサー510は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路520はセンサー510から出力されるセンサー信号を増幅して、所望信号を抽出する。またA/D変換回路530は検出回路520からの検出信号所望信号をデジタルデータに変換して、処理部540へ出力する。処理部540は、A/D変換回路530からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部540は、検出回路520のゲイン制御等を行ってもよい。ここで処理部540で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またD/A変換回路、A/D変換回路、電子機器の構成動作や、D/A変換手法、A/D変換手法、DEM手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。