"平行に配置された複数本の第1の配線、これら第1の配線と交差する平行に配置された複数本の第2の配線、及び前記第1の配線及び第2の配線の間に接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおける所定のメモリセルと接続され、書き込み禁止動作によって溶断されるフューズ、前記フューズの溶断に応じてオンオフ状態が切り替わるスイッチング素子、及び前記スイッチング素子のオンオフ状態の切り替わりによって前記第1の配線とグランド端子の間に接続されて前記第1の配線を前記制限された電圧に制限するツェナーダイオードを有し、書込み禁止動作によって前記所定のメモリセルに印加される電圧の最大値を、前記メモリセルの書込み電圧よりも小さく、且つ前記メモリセルの読み出し電圧よりも大きい値に制限するセキュリティー回路と、前記メモリセルの書き込み及び読み出しに必要な電圧を供給する電圧生成回路と、前記第1の配線を選択するデコーダとを備え、前記セキュリティー回路は、前記電圧生成回路と前記デコーダとの間に接続されていることを特徴とする不揮発性半導体記憶装置。平行に配置された複数本の第1の配線、これら第1の配線と交差する平行に配置された複数本の第2の配線、及び前記第1の配線及び第2の配線の間に接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおける所定のメモリセルと接続され、書込み禁止動作によって前記所定のメモリセルへの書き込みを不可逆的に不可能にするセキュリティー回路とを備えたことを特徴とする不揮発性半導体記憶装置。前記セキュリティー回路は、前記書込み禁止動作によって前記所定のメモリセルに印加される電圧の最大値を、前記メモリセルの書込み電圧よりも小さく、且つ前記メモリセルの読み出し電圧よりも大きい値に制限することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記セキュリティー回路は、前記書込み禁止動作によって前記メモリセルに流れる電流の最大値を前記メモリセルの書込み電流よりも小さく、且つ前記メモリセルの読み出し電流よりも大きい値に制限する事を特徴とする請求項2記載の不揮発性半導体記憶装置。前記セキュリティー回路は、前記書き込み禁止動作によって溶断されるフューズと、前記フューズの溶断に応じてオンオフ状態が切り替わるスイッチング素子と、前記スイッチング素子のオンオフ状態の切り替わりによって前記第1の配線とグランド端子の間に接続されて前記第1の配線を前記制限された電圧に制限するツェナーダイオードとを有することを特徴とする請求項3及び4記載の不揮発性半導体記憶装置。前記メモリセルの書き込み及び読み出しに必要な電圧を供給する電圧生成回路と、前記第1の配線を選択するデコーダとを有し、前記セキュリティー回路は、前記電圧生成回路と前記デコーダとの間に接続されていることを特徴とする請求項3~5のいずれか1項記載の不揮発性半導体記憶装置。本発明の実施形態は、書換え不能な記憶領域を有する不揮発性半導体記憶装置の提供を目的とする。実施形態に係る不揮発性半導体記憶装置は、平行に配置された複数本の第1の配線、これら第1の配線と交差する平行に配置された複数本の第2の配線、及び第1の配線及び第2の配線の間に接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおける所定のメモリセルと接続され、書込み禁止動作によって前記所定のメモリセルへの書き込みを不可逆的に不可能にするセキュリティー回路とを備える。[第1の実施の形態][全体構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子と電流整流素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BLには、カラムアドレスに基づいてメモリセルアレイ1のビット線BLを制御し、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、ロウアドレスに基づいてメモリ部1のワード線WLを選択し、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。これらカラム制御回路2及びロウ制御回路3には、メモリセルアレイ1の選択されたメモリセルに書き込み電圧及び読み出し電圧を供給する電圧パルス生成回路4が接続されている。[メモリセルアレイ]図2は、メモリセルアレイ1の構成を示す平面図である。メモリセルアレイ1は、複数のマトリクス配列されたメモリベイ10から構成されており、メモリベイ10は、更に複数のメモリブロック100により構成されている。特定のメモリベイ10を構成するメモリブロック100は、データの書換えを禁止することが可能なセキュリティーブロック110として構成されている。具体的には、セキュリティーブロック110は、後述するセキュリティ回路SCが接続されたメモリブロック100である。図3は、メモリブロック100及びセキュリティーブロック110の一部の斜視図、図4は、図3におけるI-I’線で切断して矢印方向に見たメモリセル1列分の断面図、図5は、メモリセル1つ分の断面図である。メモリブロック100及びセキュリティーブロック110はクロスポイント型のメモリブロックで、複数本のワード線WLが平行に配設され、これと交差して複数本のビット線BLが平行に配設される。ワード線WLとビット線BLとの各交差部には両配線に挟まれるように後述のメモリセルMCが配置される。このようなセルアレイ層MA0~MA4が、隣接するワード線WL及びビット線BLを共有して多層に形成されて、メモリブロック100及びセキュリティーブロック110を形成している。なお、ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステンW、チタンTi、窒化タングステンWN、窒化チタンTiN、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSi等を用いることができる。[メモリセル]メモリセルMCは、図5に示すように、ワード線WLとビット線BLの間に直列接続された可変抵抗素子VRと電流整流素子Diとを備える。図3のように三次元的に積層配列されたメモリセルアレイ1においては、ビット線BLがワード線WLの上部に位置する場合と、ビット線BLがワード線WLの下部に位置する場合とで電流整流素子Diの電流整流方向を逆にすることにより、選択されたメモリセルMCにおいては、常にビット線BLからワード線WLに向かって、又はワード線WLからビット線BLに向かって電流が流れるようにして、上下でビット線BL及びワード線WLを上下で共有することができる。[可変抵抗素子]可変抵抗素子VRは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるものPCRAM、金属陽イオンを析出させて電極間に架橋コンダクティングブリッジを形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるものCBRAM、電圧あるいは電流印加により抵抗値が変化するものReRAM電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。等を用いることができる。メモリセルMCに対するデータの書き込みは、可変抵抗素子VRを高抵抗状態から低抵抗状態へと変化させるセット動作と、可変抵抗素子VRを低抵抗状態から高抵抗状態へと変化させるリセット動作とを含む。セット動作は、選択されたメモリセルMCの可変抵抗素子VRに所定の電圧を所定時間印加することにより行う。一方、メモリセルMCに対するリセット動作は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、セット動作時よりも低い所定の電圧をセット動作よりも長い所定時間印加することにより行う。例えば、2値データの記憶であれば、選択メモリセルMCに対し、リセット動作、セット動作を行うことで、選択メモリセルMCの可変抵抗素子VRの抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。[カラム制御回路]図6は、カラム制御回路2のうち、特にセキュリティーブロック110を制御する部分の回路を示している。カラム制御回路2は、ビット線ドライバBDRV及びカラムデコーダCDに加え、それらの間に設けられたセキュリティー回路SCを備えている。ビット線ドライバBDRVは、書き込み用又は読み出し用の電圧パルスを入力してビット線BLを駆動する電圧パルスを出力する。セキュリティー回路SCは、ビット線ドライバBDRVの出力電圧パルスを、書き込み禁止動作によって不可逆的に一定の電圧値に制限し、メモリセルMCに書き込み電圧が加わらないようにしてメモリセルの書き換えを防止する。カラムデコーダCDは、カラムアドレスに従ってカラムデコーダCDによりビット線BL0~BLn-1の一部を選択し、選択されたビット線BLにセキュリティー回路SCから出力される電圧パルスを転送する。なお、カラム制御回路2のセキュリティーブロック110以外のメモリブロック100を制御する部分には、セキュリティー回路SCが設けられていない。セキュリティー回路SCは、例えば、図7に示す通り、ビット線BLにつながるノードn1とグランド配線との間に直列に接続されたPMOSトランジスタTr1及びツェナーダイオードZDiと、PMOSトランジスタTr1のゲートとノードn2との間に接続されたフューズF、及びPMOSトランジスタTr1のゲートとグランド配線との間に接続された抵抗Rを有している。ノードn2には、フューズFを介してPMOSトランジスタTr1のゲートにPMOSトランジスタTr1をオフ状態にする書き込み許可電圧Vfw又はフューズFを溶断するためのフューズ溶断電圧Vfmが供給される。尚、ツェナーダイオードZDiの降伏電圧Vzは、メモリセルMCの読み出し電圧Vreadよりも大きく、セット電圧Vset及びリセット電圧Vresetよりも小さい。すなわち、これらの電圧は、[数1]Vread<Vz<Vreset<Vsetの関係を有する。[動作]本実施形態に係る不揮発性半導体記憶装置は、一度書き込んだセキュリティーブロック110のメモリセルのデータを書き換え不能に保持することを可能としている。ここからは、引き続き図7を参照しながら本実施形態に係る不揮発性半導体記憶装置の動作について説明する。本実施形態において、まず、セキュリティーブロック110にデータを書き込む際の動作について説明する。この書込み動作はワード線WL、ビット線BL間にセット電圧Vset又はリセット電圧Vresetを印加することによって行うが、この際ノードn2には、電圧パルス生成回路4から書き込み許可電圧Vfwが印加される。従って、PMOSトランジスタTr1はオフ状態となり、ビット線BLとセキュリティー回路SCとは電気的に切り離され、正常に書込み動作が行われる。次に書き込み禁止状態での動作について説明する。書込み禁止動作は、ノードn2に書き込み許可電圧Vfwよりも大きなフューズ溶断電圧Vfmを印加し、フューズFを溶断することによって行う。フューズFが溶断されると、PMOSトランジスタTr1のゲートは接地され、PMOSトランジスタTr1は常にオン状態となる。PMOSトランジスタTr1がオン状態となるとビット線BLは常にツェナーダイオードZDiを介して接地される状態となり、ビット線BLにツェナーダイオードZDiの降伏電圧Vzよりも大きい電圧を印加することが出来なくなる。前述の通り、セット電圧Vset及びリセット電圧VresetはツェナーダイオードZDiの降伏電圧Vzよりも大きいので、フューズFの溶断後はセキュリティーブロック110内のメモリセルMCに対するセット動作及びリセット動作が禁止される。尚、本実施形態における書き込み禁止動作はフューズの溶断によって行われるため、その変化は不可逆的であり、一度書込み禁止動作を行った後には同じビット線BLに接続されているメモリセルMCに対する書き込みは不可能となる。尚、読み出し電圧VreadはツェナーダイオードZDiの降伏電流はよりも小さいため、フューズFの溶断後もセキュリティーブロック110内のメモリセルMCに読み出し電圧を印加することは可能であり、従って読み出し動作も問題なく実行する事が可能である。本実施形態に係る不揮発性半導体記憶装置によれば、フューズFの溶断によってセキュリティーブロック110のメモリセルMCに対する書き換え動作を不可逆的に禁止することが可能となる。この様な書換え禁止方法はソフトウエア等による回避がほぼ不可能と言っても良く、従ってソフトウエア等を使用した従来の書き換え禁止方法と比較しても強力なセキュリティー機能を発揮する。具体的には、例えばセキュリティーブロック110内に、記憶装置の固有のIDを記憶させておく。一般のメモリブロック100にデータを記憶する場合には、セキュリティーブロック110からIDを読み出し、記憶させるデータを読み出したIDを使用してエンコードする。このエンコードしたデータをメモリブロック100に記憶する。また、メモリブロック100からデータを読み出す場合には、セキュリティーブロック110に記憶されたIDを読み出してデコードする。このようにすれば、ある記憶装置から他の記憶装置にデータをコピーしたとしても、セキュリティーブロック110内に記憶されたIDは書き換えられないため、正しくデータを読み出すことができず、セキュリティー機能を発揮する。仮に、セキュリティーブロック110のデータを読み出してコピー製品を作成しても、IDからコピー元が判明するので、模造品を抑制することができる。また、本実施形態によれば、メモリセルMCとは異なる部分に設けられたフューズFを切る方式であるため、メモリセルMCへの影響が無い。また、本実施形態のように、セキュリティーブロック110のみから構成されるメモリベイ10を選択するカラムデコーダCDの上流にセキュリティー回路SCを設けることにより、1つのフューズFでメモリベイ10の単位で書き込み禁止を一括設定可能であり、回路構成も簡単になるという効果がある。[第2の実施形態]次に、第2の実施形態に係る不揮発性半導体記憶装置について説明する。第1の実施形態に係る不揮発性半導体記憶装置においては、フューズFの溶断後にメモリセルMCにかかる電圧が一定値以下となるように制限することによってセキュリティーブロック110内にあるメモリセルMCの書き換え動作を禁止していた。これに対し、メモリセルMCに対するデータの書き込み及び読み出しが電流制御によってなされることもある。本実施形態においては、メモリセルMCに流れる電流を制御することによって、メモリセルMCの書き換え動作を禁止する。図8は、本実施形態に係る不揮発性半導体記憶装置のセキュリティーブロック110の構成を示す回路図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第1の実施形態と同様であるが、セキュリティー回路SCの構成が一部異なっている。即ち、本実施形態においては、PMOSトランジスタTr1とビット線BLの間に抵抗Rcが挿入されている。本実施形態にかかるツェナーダイオードZDi及び抵抗Rcは、降伏電圧Vz及び抵抗値Rcによって決まる最大電流値Imax=Vz/Rcが次の関係を満たす様に選択する必要がある。[数2]Iread<Imax<Iset<Ireset尚、ここでIread読み出し動作時にメモリセルMCに流れる電流、Isetはセット動作時にメモリセルMCに流れる電流、Iresetはリセット動作時にメモリセルMCに流れる電流である。次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。本実施形態において、フューズF溶断前のメモリセルMCに対する書換え動作は、第1の実施形態と同様、PMOSトランジスタTr1のゲートにフューズFを介して書き込み許可電圧Vfwを与えて、PMOSトランジスタTr1をオフ状態にして行われる。ただし、セット動作は、セット電流IsetをメモリセルMCに供給し、リセット動作は、リセット電流IresetをメモリセルMCに供給することにより行われる。書込み禁止動作も第1の実施形態と同様に、書き込み許可電圧Vfwよりも大きなフューズ溶断電圧VfmをフューズFに印加し、フューズFを溶断することによって行われる。フューズFが溶断されるとPMOSトランジスタTr1は常にオン状態となる。従ってノードn1は常にツェナーダイオードZDiを介して接地されている状態となり、抵抗Rcに流れる電流は、Imax以下に制限される。従って、この様な構成によっても実施形態1と同様に、読み出し動作を可能にしつつ、セット動作及びリセット動作を禁止することが可能となる。[第3の実施形態]次に、第3の実施形態について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第1及び第2の不揮発性半導体記憶装置と同様であるが、以下の点において異なっている。即ち、第1及び第2の実施形態においてはセキュリティーブロック110のみからなるメモリベイ10が設けられていたが、本実施形態においては、図9に示す通り、メモリベイ10の一部のメモリブロック100にのみセキュリティーブロック110を構成している。この場合、図10に示すように、カラム制御回路2では、メインカラムデコーダMCDと、セキュリティーブロック110を選択するローカルカラムデコーダLCDとの間にセキュリティー回路SCを配置すればよい。この様な構成によっても、第1及び第2の実施形態と同様な効果を奏することが可能である。[第4の実施形態]次に、第4の実施形態について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第1~第3の実施形態と同様であるが、以下の点において異なっている。即ち、第1~第3の実施形態においては、セキュリティーブロック110単位で、共通のセキュリティー回路SCを設け、セキュリティーブロック110を構成しているビット線BL全てにセキュリティー回路SCが接続される構成となっていた。これに対し、本実施形態においては、図11に示す通り、セキュリティー回路SCがビット線BL毎に設けられており、セキュリティー回路SCに接続されているビット線BLと、セキュリティー回路SCに接続されていないビット線BLとが混在してセキュリティーブロック110を構成している。この様な構成によっても、第1~第3の実施形態と同様な効果を奏することが可能である。[第5の実施形態]次に、第5の実施形態について説明する。第1~第4の実施形態では、メモリセルMCの書き込み及び読み出し時の電流の流れる向きが同一のユニポーラ動作を前提としていたが、本実施形態では、セット動作時とリセット動作時とで電流の向きが異なるバイポーラ動作を前提とする。図12に示すように、メモリセルMCに直列に接続された電流整流素子Diは、第1~第4の実施形態とは逆向きに接続されている。メモリセルMCに対するセット動作は、電流整流素子Diの降伏電圧に達する逆方向のセット電圧Vsetを印加することにより行われる。リセット動作は、電流整流素子Diの順方向のリセット電圧-Vresetを印加することにより行われる。読み出し動作は、電流整流素子Diの順方向の読み出し電圧-Vreadを与えることにより行われる。セキュリティー回路SCには、ツェナーダイオードZDi1,ZDi2が互いに逆向きに直列接続されている。ツェナーダイオードZDi1,ZDi2のツェナー電圧をそれぞれVz1,Vz2、順方向電圧をVt1,Vt2とすると、これらの電圧は、[数3]Vz1Vt2<VsetVread<Vz2Vt1<Vresetの関係を有する。この実施形態においても、書き込み禁止状態では、メモリセルMCに印加可能な電圧範囲が、-Vz2Vt1~Vz1Vt2の範囲となり、メモリセルMCにセット電圧Vset及びリセット電圧-Vresetを印加することができないので、データの書き換えを制限することができる。[その他の実施形態]第1~第5の実施形態には、可変抵抗素子を用いた抵抗変化メモリを用いた不揮発性半導体記憶装置が記載されているが、本発明はNANDフラッシュメモリ等の他の種々のメモリに対して適用することが可能である。又、セキュリティー回路の回路構成も適宜変更可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"