セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第1の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第1の値と逆の第2の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第1のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。第1の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記第2の値に対応する電圧を印加する第2の電源端子と、前記ビット線対と前記第2の電源端子との間に接続され、前記テスト信号に応じて、前記前記ビット線対と前記第2の電源端子とを接続する第2のスイッチ手段と、を有する請求項1に記載の半導体記憶装置。前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、前記第1及び第2のスイッチ手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第1の領域と、を有し、前記第1のスイッチ手段が第1のトランジスタ、第2のスイッチ手段が第2のトランジスタからなり、前記ビット線対間に前記第1、第2のトランジスタがレイアウトされる請求項2に記載の半導体記憶装置。第1の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第1の値と逆の第2の値を印加させる書き込み回路と、を有する請求項1に記載の半導体記憶装置。第1の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第1の値と逆の第2の値を印加させる書き込み回路と、前記第1のスイッチ手段と並列接続され、前記第1のセルノードの値に応じた電圧信号を生成するリーク検出手段と、を有し、前記テスト制御回路は、前記電圧信号に応じて当該半導体記憶装置のセルリークを判定する請求項1に記載の半導体記憶装置。前記リーク検出手段が、前記第1の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子からなる請求項5に記載の半導体記憶装置。前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、前記第1のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第1の領域と、を有し、前記第1のスイッチ手段が第1のトランジスタからなり、前記ビット線対間に前記第1のトランジスタ及び前記抵抗素子がレイアウトされる請求項6に記載の半導体記憶装置。第1の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号に応じて前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記テスト制御回路からのテスト信号に応じて、前記ビット線対を選択する列選択回路と、前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第1の値と逆の第2の値を印加させる書き込み回路と、前記第1の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第1の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第3のトランジスタと、を備えるリーク検出手段と、を有する請求項1に記載の半導体記憶装置。前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、前記第1のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第1の領域と、を有し、前記第1のスイッチ手段が第1のトランジスタからなり、前記ビット線対間に前記第1のトランジスタ及び前記抵抗素子及び前記第3のトランジスタがレイアウトされる請求項8に記載の半導体記憶装置。第1の電源端子と前記メモリセルとの間に接続され、前記テスト制御回路からのテスト信号とプリライト信号に応じて、第1の期間に前記メモリセルに対して駆動電源の供給を停止し、前記第1の期間後の第2の期間に前記メモリセルに対して駆動電源の供給を行う第1のスイッチ手段と、前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第1、第2の期間、前記ビット線対を選択する列選択回路と、前記テスト制御回路からのテスト信号と遅延プリライト信号に応じて、前記第1、第2の期間、前記メモリセルを選択する行選択回路と、前記列選択回路により選択されたビット線対の一方に対して、前記テスト制御回路からの入力データ信号に応じて、前記第1の値と逆の第2の値を印加させる書き込み回路と、前記第1の電源端子と前記メモリセルへの駆動電源供給ノードとの間に接続される抵抗素子と、前記第1の電源端子と前記電圧信号の出力ノードとの間に接続され、前記駆動電源供給ノードの電位に応じて導通状態が変化する第3のトランジスタと、を備えるリーク検出手段と、を有する請求項1に記載の半導体記憶装置。前記メモリセルが複数マトリクス状にレイアウトされるセルアレイ形成領域と、前記第1のスイッチ手段及び前記リーク検出手段がレイアウトされ、前記セルアレイ形成領域から前記ビット線対の延在方向に配置される第1の領域と、を有し、前記第1のスイッチ手段が第1のトランジスタからなり、前記ビット線対間に前記第1のトランジスタ及び前記抵抗素子及び前記第3のトランジスタがレイアウトされる請求項10に記載の半導体記憶装置。相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第1の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第1の値と逆の第2の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第1のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する半導体記憶装置のセルリーク検出方法。前記半導体記憶装置が、更に、第1の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記ビット線対と前記第2の前記第2の値に対応する電圧を印加する第2の電源端子との間に接続される第2のスイッチ手段と、を有し、前記ストレス期間に、前記第1のスイッチ手段をオフし、前記第2のスイッチ手段をオンする請求項12に記載の半導体記憶装置のセルリーク検出方法。前記半導体記憶装置が、更に、第1の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段を有し、前記ストレス期間に、前記第1のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第1の値と逆の第2の値を印加させる請求項12に記載の半導体記憶装置のセルリーク検出方法。前記半導体記憶装置が、更に、第1の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記第1のスイッチ手段に並列される抵抗素子と、を有し、前記ストレス期間に、前記第1のスイッチ手段をオフし、選択した前記ビット線対の一方に対して、前記第1の値と逆の第2の値を印加させ、前記抵抗の電圧降下により前記半導体記憶装置のセルリークを判定する請求項12に記載の半導体記憶装置のセルリーク検出方法。前記抵抗素子の電圧降下により、導通状態が制御される第3のトランジスタを有し、前記第3のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する請求項15に記載の半導体記憶装置のセルリーク検出方法。前記半導体記憶装置は、更に、第1の電源端子と前記メモリセルとの間に接続され、前記メモリセルに対して駆動電源の供給を制御する第1のスイッチ手段と、前記第1のスイッチ手段に並列される抵抗素子と、前記抵抗素子の電圧降下により導通状態が制御される第3のトランジスタを有し、前記プリライト期間に、前記メモリセル、及び、前記ビット線を選択し、前記プリライト期間の第1の期間に前記第1のスイッチ手段をオフし、前記第1の期間後の第2の期間に前記第1のスイッチ手段をオンし、前記ストレス印加期間に、選択したビット線対の一方に対して、前記第1の値と逆の第2の値を印加させ、前記抵抗の電圧降下による第3のトランジスタの導通状態に応じて電圧が変化する電圧信号に基づき、前記半導体記憶装置のセルリークを判定する請求項12に記載の半導体記憶装置のセルリーク検出方法。以上のように、従来技術において、SRAMセルのセルノードリーク、ドライバトランジスタリークの両方が検出可能である。しかし、その2つのセルリークの他に、セルノードND1から接地電圧GND間のセルリークパスとして、更にアクセストランジスタである図30のNMOSトランジスタCN2、CN3の故障によるセルリークパスも考えられる。ここで、SRAM回路では、SRAMセルのデータ書き込み、読み出し動作において、そのSRAMセルに接続されるビット線が接地電圧GNDにバイアスされる期間がある。アクセストランジスタの故障によるセルリークパスがある場合では、この期間にビット線に向かってリークが起こり、ハイレベルのセルノードの電位が引き下げられる。そして、やはりSRAMセルに記憶されたデータが破壊され、値が反転する。従来技術では、このアクセストランジスタのリーク以後、アクセストランジスタリークと称すを検出することが出来ない。このため、SRAMセルの動作マージンが低下品質が低下したSRAM回路が出荷される虞がある。本発明の一態様は、セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第1の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第1の値と逆の第2の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第1のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置である。本発明の他の態様は、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、を有する半導体記憶装置のセルリーク検出方法であって、セルリークテスト期間において、プリライト期間に選択状態の前記メモリセルに対し、前記ビット線対の一方に第1の値を印加させ、前記プリライト期間後のストレス印加期間に非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第1の値と逆の第2の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第1のセルノードの値に応じて、前記半導体記憶装置のセルリークを判定する半導体記憶装置のセルリーク検出方法である。本発明は、セルノードリーク、ドライバトランジスタリークだけでなく、メモリセルが備えるアクセストランジスタから相補性ビット線対の一方にリークする、アクセストランジスタリークを検出することも可能となる。本発明は、半導体記憶装置のセルリークの検出漏れを低減し、製品の信頼性向上が可能である。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をSRAM回路に適用したものである。図1に本実施の形態にかかるSRAM回路100の構成を示す。図1に示すように、SRAM回路100は、ビット線BL0、/BL0、BL1、/BL1と、ワード線WL0、WL1と、セルVDD線CV0、CV1と、SRAMセルCELL00、CELL01、CELL10、CELL11と、列セレクタ11と、列選択回路12と、読出し回路13と、書き込み回路14と、行選択回路125と、スイッチ手段26第1のスイッチ手段と、プルダウン手段127第2のスイッチ手段とを有する。なお、図1に示された符号のうち、図29と同じ符号を付した構成は、図29と同じか又は類似の構成を示している。更に、SRAMセルCELL00、CELL01、CELL10、CELL11の構成は、図30と同様である。このため、本実施の形態1では、図29の構成と異なる部分であるプルダウン手段127、行選択回路125の説明を行い、図29と同様の部分の説明は省略する。プルダウン手段127は、NMOSトランジスタN21~N24を有する。NMOSトランジスタN21は、ビット線BL0と接地端子GNDとの間に接続される。NMOSトランジスタN22は、ビット線/BL0と接地端子GNDとの間に接続される。NMOSトランジスタN23は、ビット線BL1と接地端子GNDとの間に接続される。NMOSトランジスタN24は、ビット線/BL1と接地端子GNDとの間に接続される。NMOSトランジスタN21~N24のゲートには、それぞれテスト信号TESTが入力される。例えば、テスト信号TESTがハイレベル活性化となった場合、NMOSトランジスタN21~N24は、それぞれビット線BL0、/BL0、BL1、/BL1と接地端子GNDとを電気的に接続する。このため、ビット線BL0、/BL0、BL1、/BL1が接地電圧GNDにプルダウンされる。行選択回路125は、NAND回路NAND10、NAND11と、インバータ回路IV10、IV11とを有する。NAND回路NAND10、NAND11は、テスト信号TESTの反転信号以後、反転テスト信号と称す/TESTがハイレベルの場合、それぞれ入力したアドレス信号ADに応じてインバータ回路IV10、IV11を経由し、ワード信号WL0、WL1を活性化させる。また、NAND回路NAND10、NAND11は、反転テスト信号/TESTがロウレベルの場合、アドレス信号ADにかかわらず強制的に、ワード信号WL0、WL1を非活性化させる。非活性化されたワード信号WL0、WL1により、SRAMセルCELL00、CELL01、CELL10、CELL11は全て非選択状態となる。なお、反転テスト信号/TESTは、テスト信号TESTをインバータ回路により反転させることで容易に生成可能である。図2に、上記SRAM回路100が配置されるLSIの構成を示す。図2に示すように、SRAM回路100は、BIST回路102と同一のLSI101上に配置され、リークテストが行われる。BIST回路102からSRAM回路100に、テスト信号TEST、WRITE/READ信号等の制御信号、入力データDin、アドレス信号ADが印加される。また、SRAM回路100からBIST回路102に、出力データDoutが出力される。図3に、上記SRAM回路100の動作タイミングチャートを示す。図3に示すように、時刻t1~t2のプリライト期間において、SRAM回路100に、ロウレベルのテスト信号TEST反転テスト信号/TESTはハイレベル、値が0の入力データDinが入力される。そして、アドレス信号ADに応じて、SRAMセルCELL00、CELL01、CELL10、CELL11が、順に選択され、0のデータが書き込まれる。時刻t2~t3のストレス印加期間において、テスト信号TESTをハイレベル反転テスト信号/TESTはロウレベルとする。このとき、スイッチ手段26のPMOSトランジスタP20、P21がオフ状態となる。このことにより、電源端子VDDとセルVDD線CV0、CV1とが電気的に遮断される。このため、SRAMセルCELL00、CELL01、CELL10、CELL11への駆動電源の供給が停止され、全てのSRAMセルがフローティング状態となる。また、反転テスト信号/TESTがロウレベルであるため、強制的にワード信号WL0、WL1が非活性化される。よって、SRAMセルCELL00、CELL01、CELL10、CELL11は全て非選択状態となり、全てのSRAMセルのNMOSトランジスタCN2、CN3がオフ状態となる。これと同時に、プルダウン手段127のNMOSトランジスタN21~N24がオン状態となり、ビット線BL0、/BL0、BL1、/BL1の電圧が接地電圧GNDにプルダウンされる。ここで、このストレス印加期間において、もし何れかのSRAMセルにセルノードリークが存在している場合、セルノードND1の電位がセルリークにより引き下げられる。このため、SRAMセルに記憶されたデータ1が破壊され、データ0に反転する。更に、ドライバトランジスタであるNMOSトランジスタCN0、CN1にドライバトランジスタリークが存在する場合であっても、ソースが接地端子GNDに接続されているため、セルノードND1の電位が引き下げられる。このため、やはりSRAMセルに記憶されたデータ1が破壊され、データ0に反転する。また更に、アクセストランジスタであるNMOSトランジスタCN2、CN3にアクセストランジスタリークが存在する場合であっても、ビット線/BL0、/BL1が接地電圧GNDにプルダウンされているため、セルノードND1の電位が引き下げられる。このため、やはりSRAMセルに記憶されたデータ1が破壊され、データ0に反転する。これは、セルノードND1が保持しているデータの値と逆の値の電圧レベルをビット線/BL0、/BL1に印加することで引き起こされる現象である。以上から、もし何れかのSRAMセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つ存在する場合、セルノードND1の電位が引き下げられ、記憶されたデータ1が破壊され、データ0に反転する。次に、時刻t3~t4のデータチェック期間、通常の読み出し動作にて、順に各SRAMセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つよってデータが破壊されたSRAMセルからの読み出しデータDoutの値が1となっている。このため、このDoutの値により、セルノードND1のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、上記例では、時刻t1~t2のプリライト期間中、書き込みデータDinを0にセットしたが、書き込みデータDinを1にセットして、同様のテストを行うことが可能である。この場合、SRAMセルCELL00、CELL01、CELL10、CELL11のセルノードND0のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、SRAM回路100の動作フローチャートは、図33と同様であるため、ここでの説明は省略する。次に、図4に、SRAM回路100のレイアウト例を示す。なお、行選択回路12、列選択回路25、列セレクタ11、読出し回路13、書き込み回路14は通常のSRAM回路と同様であるため、レイアウトは省略し、図4には、図面の簡略化のためSRAMセルCELL00、CELL01、CELL10、CELL11と、スイッチ手段26と、プルダウン手段127とのみを記載する。図4に示すように、セルアレイを構成するSRAMセルCELL00、CELL01、CELL10、CELL11図30参照は、セルアレイエリアCA_AREAに形成される。スイッチ手段26とプルダウン手段127とは、第1の領域SP_AREAに形成される。図4に示すように、第1の領域SP_AREAは、ビット線対BL0、/BL0及びBL1、/BL1が延在する方向に、上記セルアレイエリアCA_AREAに隣接して形成される。また、図4に示すように、第1の領域SP_AREA内に形成されるプルダウン手段127のNMOSトランジスタN21~N24は、それぞれ対応するビット線に隣接して形成される。更に、スイッチ手段26のPMOSトランジスタP20はNMOSトランジスタN21とN22との間に、PMOSトランジスタP21はNMOSトランジスタN23とN24との間に形成される。NMOSトランジスタN21~N24、PMOSトランジスタP20、P21の向きを、図4に示すように同一方向にそろえることで、トランジスタの配置効率を上げることができる。また、図4に示すように、各SRAMセルのNMOSトランジスタCN0、CN1のソースに接続される接地端子GNDの配線を、プルダウン手段127のNMOSトランジスタN21~N24のソースに接続される接地端子GNDの配線と共用できる。また、NMOSトランジスタN21~N24のそれぞれのドレインが、対応するビット線に対して容易に接続することができる。また、各SRAMセルのPMOSトランジスタCP0、CP1のソースに接続されるセルVDD線CV0、CV1と、スイッチ手段26のPMOSトランジスタP20、P21のドレインとを容易に接続することができる。このため、接地端子GNDの配線、セルVDD線の配線や、各トランジスタの配置効率が上がるため、より小面積でSRAM回路をレイアウトすることが可能となる。なお、図4では第1の領域SP_AREAが、セルアレイエリアCA_AREAと隣接して配置されているが、ビット線対BL0、/BL0及びBL1、/BL1が延在する方向であれば隣接されなくてもよい。また、例えば、図5に示すように、ビット線の延在方向に、スイッチ手段26のPMOSトランジスタP20、P21と、プルダウン手段127のNMOSトランジスタN21~N24と隣接して配置してもよい。このようなレイアウトにより、各配線や各トランジスタの配置効率を図4と同様に保ったままスイッチ手段26やプルダウン手段127の駆動能力を向上させることが可能となる。以上のような本実施の形態1のSRAM回路100は、SRAMセルが非選択状態、且つ、電源端子VDDからフローティング状態となっているときに、セルノードが保持しているデータの値と逆の値となる電圧レベルを、対応するビット線に印加する。こうすることで、従来技術で検出できなかったアクセストランジスタリークを含め、セルノードリーク、ドライバトランジスタリークの少なくとも1つがSRAMセルに存在する場合、その不良を検出することが可能となる。このため、従来技術にあったSRAMセルの動作マージンが低下品質が低下したSRAM回路が出荷される問題を解決することが可能となる。また、スイッチ手段26、プルダウン手段127を、図4、図5に示すような、セルアレイ領域に隣接した第1の領域に形成することで、レイアウト面積の増加を抑制することが可能である。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2も、実施の形態1と同様、本発明をSRAM回路に適用したものである。図6に本実施の形態2にかかるSRAM回路200の構成を示す。図6に示すように、SRAM回路200は、ビット線BL0、/BL0、BL1、/BL1と、ワード線WL0、WL1と、セルVDD線CV0、CV1と、SRAMセルCELL00、CELL01、CELL10、CELL11と、列セレクタ11と、列選択回路212と、読出し回路13と、書き込み回路14と、行選択回路125と、スイッチ手段26とを有する。なお、図6に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。更に、SRAMセルCELL00、CELL01、CELL10、CELL11の構成は、図30と同様である。本実施の形態2は、実施の形態1からプルダウン手段127を削減し、列選択回路12を列選択回路212に変更した構成となっている。これに伴い実施の形態1から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態1と同様の部分は説明を省略する。列選択回路212は、NAND回路NAND20~NAND23を有する。列選択回路212は、反転テスト信号/TESTがハイレベルの場合、入力したアドレス信号ADに応じて列選択信号YS0、YS1の一方を活性化させる。反転テスト信号/TESTがロウレベルの場合、アドレス信号ADにかかわらず強制的に、列選択信号YS0、YS1全てを活性化させる。このため、反転テスト信号/TESTがロウレベルのとき、ビット線対BL0、/BL0、及び、BL1、/BL1が全て選択される。NAND回路NAND22、NAND23は、アドレス信号ADを入力する。NAND回路NAND20は、一方の入力にNAND回路NAND22の出力、他方の入力に反転テスト信号/TESTを入力し、列選択信号YS0を出力する。NAND回路NAND21は、一方の入力にNAND回路NAND23の出力、他方の入力に反転テスト信号/TESTを入力し、列選択信号YS1を出力する。図7に、SRAM回路200の動作タイミングチャートを示す。図7に示すように、時刻t1~t2のプリライト期間において、SRAM回路200に、ロウレベルのテスト信号TEST反転テスト信号/TESTはハイレベル、値が0の入力データDinが入力される。そして、アドレス信号ADに応じて、SRAMセルCELL00、CELL01、CELL10、CELL11が、順に選択され、0のデータが書き込まれる。時刻t2~t3のストレス印加期間において、テスト信号TESTをハイレベル反転テスト信号/TESTはロウレベルとする。このとき、スイッチ手段26のPMOSトランジスタP20、P21がオフ状態となる。このことにより、電源端子VDDとセルVDD線CV0、CV1とが電気的に遮断される。このため、SRAMセルCELL00、CELL01、CELL10、CELL11への駆動電源の供給が停止され、全てのSRAMセルがフローティング状態となる。また、反転テスト信号/TESTがロウレベルであるため、強制的にワード信号WL0、WL1が非活性化される。よって、SRAMセルCELL00、CELL01、CELL10、CELL11は全て非選択状態となり、全てのSRAMセルのNMOSトランジスタCN2、CN3がオフ状態となる。更に、反転テスト信号/TESTがロウレベルであるため、強制的に列選択信号YS0、YS1が活性化ハイレベルされる。よって、全ビット線対が選択され、書き込み回路14と接続される。これと同時に、入力データDinの値が1となるため、ビット線BL0及びBL1にはハイレベルVDD、ビット線/BL0及び/BL1にはロウレベルGNDが印加される。ここで、このストレス印加期間において、もし何れかのSRAMセルにセルノードリークが存在している場合、セルノードND1の電位がセルリークにより引き下げられる。このため、SRAMセルに記憶されたデータ1が破壊され、データ0に反転する。更に、ドライバトランジスタであるNMOSトランジスタCN0、CN1にドライバトランジスタリークが存在する場合であっても、ソースが接地端子GNDに接続されているため、セルノードND1の電位が引き下げられる。このため、やはりSRAMセルに記憶されたデータ1が破壊され、データ0に反転する。また更に、アクセストランジスタであるNMOSトランジスタCN2、CN3にアクセストランジスタリークが存在する場合であっても、ビット線/BL0、/BL1が接地電圧GNDとなっているため、セルノードND1の電位が引き下げられる。このため、やはりSRAMセルに記憶されたデータ1が破壊され、データ0に反転する。これは、セルノードND1が保持しているデータの値と逆の値の電圧レベルをビット線/BL0、/BL1に印加することで引き起こされる現象である。以上から、本実施の形態2も実施の形態1と同様、もし何れかのSRAMセルに、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つ存在する場合、セルノードND1の電位が引き下げられ、記憶されたデータ1が破壊され、データ0に反転する。次に、時刻t3~t4のデータチェック期間、通常の読み出し動作にて、順に各SRAMセルの記憶データを読み出す。このとき、セルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つよってデータが破壊されたSRAMセルからの読み出しデータDoutの値が1となっている。このため、このDoutの値により、セルノードND1のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、上記例では、時刻t1~t2のプリライト期間中、書き込みデータDinを0にセットしたが、書き込みデータDinを1にセットして、同様のテストを行うことが可能である。この場合、SRAMセルCELL00、CELL01、CELL10、CELL11のセルノードND0のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。図8に、図7で説明したリークテストの動作フローチャートを示す。図7に示すように、まず、書き込みデータDinを例えば0にセットするS101。次に、プリライトの初期アドレスを、例えばAD=0とするS102。そして、書き込みデータを各SRAMセルに順に書き込むS103~S105。なお、このステップS101~S105までがプリライト期間となる。全てのSRAMセルにデータを書き込んだ場合S105YES、プリライト期間が終了する。次に、テスト信号TESTの値を1ハイレベル、且つ、入力データDinの値を1とするS106。このことにより、全SRAMセルが非選択、且つ、全ビット線が選択され書き込み回路14に接続される。そして、書き込み回路14がビット線BL0及びBL1をハイレベルVDD、ビット線/BL0及び/BL1をロウレベルGNDとする。また、各SRAMセルがフローティング状態となる。そして、セルリークがある場合には該当SRAMセルのデータの値が破壊反転される。なお、このステップS106がストレス印加期間となる。次に、データチェックの初期アドレスを、例えばAD=0とするS107。そして、SRAMセルの保持データを、順に出力データDoutとして読み出すS108~S111。そして、そのデータ読み出しループにおいて、出力データDoutの値が入力データDinの値と異なるかをチェックするS109。そして、データが破壊され、Dout=Dinでない場合S109NO、セルリークを有する不良SRAMセルが存在すると判定されるS112。逆に、全てのSRAMセルからの出力データDoutが正常、つまり、Dout=Din=0である場合は、データ読み出しループ終了後、不良SRAMセルが存在せず良品と判定され、テストを終了する。なお、上記動作例でも、書き込みデータDinを0として説明したが、書き込みデータDinを1としてもよい。以上のような動作により、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセストランジスタの全てが検出可能となる。本実施の形態2のSRAM回路200が配置されるLSIは、SRAM回路100が200となる以外は、図2のものと基本的に同様である。但し、図7、図8で説明したように、ストレス印加期間にBIST回路102からSRAM回路200に、プリライト期間と逆の値の入力データDinが印加される点が異なる。以上のような本実施の形態2のSRAM回路200では、ストレス印加期間に、全ビット線が選択され、同時にプリライト期間と逆の値のデータが全てのビット線に印加される。このことにより、所望のビット線を接地電圧GNDにプルダウンすることができ、実施の形態1と同様、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態1のSRAM回路100と比較してプルダウン手段127が不要となるため、回路面積の削減が同時に可能となる。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3も、実施の形態2と同様、本発明をSRAM回路に適用したものである。図9に本実施の形態3にかかるSRAM回路300の構成を示す。図9に示すように、SRAM回路300は、ビット線BL0、/BL0、BL1、/BL1と、ワード線WL0、WL1と、セルVDD線CV0、CV1と、SRAMセルCELL00、CELL01、CELL10、CELL11と、列セレクタ11と、列選択回路212と、読出し回路13と、書き込み回路14と、行選択回路125と、スイッチ手段26と、リーク検出手段327とを有する。なお、図9に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。更に、SRAMセルCELL00、CELL01、CELL10、CELL11の構成は、図30と同様である。本実施の形態3は、実施の形態2のスにリーク検出手段327を追加した構成となっている。これに伴い実施の形態2から動作も変更されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態2と同様の部分は説明を省略する。リーク検出手段327は、SRAMセルCELL00、CELL01に、セルリークが存在する場合、ロウレベル、もしくは、少なくともハイレベルVDDとならない電圧信号Vout0を出力する。また、SRAMセルCELL10、CELL11に、セルリークが存在する場合も、ロウレベル、もしくは、少なくともハイレベルVDDとならない電圧信号Vout1を出力する。リーク検出手段327は、抵抗R30、R31を有する。抵抗R30は、電源端子VDDとセルVDD線CV0との間に接続される。抵抗R31は、電源端子VDDとセルVDD線CV1との間に接続される。抵抗R30、R31の抵抗値は、PMOSトランジスタP20、P21のオン抵抗に比べて十分大きい。このため、オン状態のPMOSトランジスタP20、P21は、SRAMセルに対する駆動電源の供給を行うことができるが、抵抗R30、R31経由によるSRAMセルに対する駆動電源の供給はできない。つまり、SRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか1つが存在する場合、PMOSトランジスタP20、P21がオフ状態では、SRAMセルへの駆動電源の供給が停止しているため、保持データの維持が不可能となり、データが破壊反転される。PMOSトランジスタP20、抵抗R30、セルVDD線CV0の接続ノードからはテスト結果信号Vout0が出力される。PMOSトランジスタP21、抵抗R31、セルVDD線CV1の接続ノードからはテスト結果信号Vout1が出力される。図10に、SRAM回路300が配置されるLSIの構成を示す。図10に示すように、SRAM回路300は、BIST回路102と同一のLSI101上に配置され、リークテストが行われる。BIST回路102からSRAM回路300に、テスト信号TEST、WRITE/READ信号等の制御信号、入力データDin、アドレス信号ADが印加される。また、SRAM回路300からBIST回路102に、出力データDout、テスト結果信号Vout0、Vout2が出力される。次に、図11に、SRAM回路300のレイアウト例を示す。なお、実施の形態1の図4との違いは、第1の領域SP_AREAのレイアウト構成であり、その他の部分は図4と同様であるため、ここでの説明は省略する。第1の領域SP_AREAには、スイッチ手段26とリーク検出手段327とが形成されている。図11に示すように、第1の領域SP_AREAは、ビット線対BL0、/BL0及びBL1、/BL1が延在する方向に、上記セルアレイエリアCA_AREAに隣接して形成される。この第1の領域SP_AREAに、図11に示すように、抵抗R30とPMOSトランジスタP20、及び、抵抗R31とPMOSトランジスタP21を隣接して形成することで、電源端子VDD線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。また、各SRAMセルのPMOSトランジスタCP0、CP1のソースに接続されるセルVDD線CV0、CV1と、スイッチ手段26のPMOSトランジスタP20、P21のドレインとを容易に接続することができる。こように、セルVDD線の配線や、各トランジスタの配置効率が上がるため、より小面積でSRAM回路をレイアウトすることが可能となる。図12に、SRAM回路300の動作タイミングチャートを示す。図12に示すように、時刻t1~t2のプリライト期間において、SRAM回路300に、ロウレベルのテスト信号TEST反転テスト信号/TESTはハイレベル、値が0の入力データDinが入力される。そして、アドレス信号ADに応じて、SRAMセルCELL00、CELL01、CELL10、CELL11が、順に選択され、0のデータが書き込まれる。時刻t2~t3のストレス印加期間において、テスト信号TESTをハイレベル反転テスト信号/TESTはロウレベルとする。このとき、スイッチ手段26のPMOSトランジスタP20、P21がオフ状態となる。このことにより、電源端子VDDとセルVDD線CV0、CV1とが電気的に遮断される。このため、SRAMセルCELL00、CELL01、CELL10、CELL11への駆動電源の供給が停止され、全てのSRAMセルがフローティング状態となる。また、反転テスト信号/TESTがロウレベルであるため、強制的にワード信号WL0、WL1が非活性化される。よって、SRAMセルCELL00、CELL01、CELL10、CELL11は全て非選択状態となり、全てのSRAMセルのNMOSトランジスタCN2、CN3がオフ状態となる。更に、反転テスト信号/TESTがロウレベルであるため、強制的に列選択信号YS0、YS1が活性化ハイレベルされる。よって、全ビット線対が選択され、書き込み回路14と接続される。これと同時に、入力データDinの値が1となるため、ビット線BL0及びBL1にはハイレベルVDD、ビット線/BL0及び/BL1にはロウレベルGNDが印加される。ここで、このストレス印加期間において、全てのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各SRAMセルがハイインピーダンス状態となっており、テスト結果信号Vout0、Vout1の電圧に変化が起きずハイレベル電源電圧VDDのまま維持される。しかし、このストレス印加期間において、もし何れかのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか1つが存在する場合、抵抗R30もしくはR31を経由してセルノードND1に電流が流れる。このため、抵抗R30、R31に電圧降下が生じ、テスト結果信号Vout0、Vout1の電圧が低下する。このため、時刻t2~t3のストレス印加期間と同時に、このテスト結果信号Vout0、Vout1の電圧低下により、セルノードND1のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、テスト結果信号Vout0、Vout1の電圧低下によるSRAMセルのセルリークのチェックを行う期間をリークチェック期間と称す。なお、上記例では、時刻t1~t2のプリライト期間中、書き込みデータDinを0にセットしたが、書き込みデータDinを1にセットして、同様のテストを行うことが可能である。この場合、SRAMセルCELL00、CELL01、CELL10、CELL11のセルノードND0のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。図13に、図12で説明したリークテストの動作フローチャートを示す。図13に示すように、まず、書き込みデータDinを例えば0にセットするS301。次に、プリライトの初期アドレスを、例えばAD=0とするS302。そして、書き込みデータを各SRAMセルに順に書き込むS303~S305。なお、このステップS301~S305までがプリライト期間となる。全てのSRAMセルにデータを書き込んだ場合S305YES、プリライト期間が終了する。次に、テスト信号TESTの値を1ハイレベル、且つ、入力データDinの値を1とするS306。このことにより、全SRAMセルが非選択、且つ、全ビット線が選択され書き込み回路14に接続される。そして、書き込み回路14がビット線BL0及びBL1をハイレベルVDD、ビット線/BL0及び/BL1をロウレベルGNDとする。また、各SRAMセルがフローティング状態となる。そして、このテスト結果信号Vout0、Vout1の電圧が電源電圧VDDハイレベルか否かをチェックするS307。ここで、セルリークがある場合には、対応するテスト結果信号Vout0、Vout1の電圧が低下し、電源電圧VDDハイレベルではなくなるS307NO。このため、セルリークを有する不良SRAMセルが存在すると判定されるS308。逆に、セルリークがない場合には、テスト結果信号Vout0、Vout1の電圧が電源電圧VDDハイレベルのままであるS307YES。このため、不良SRAMセルが存在せず良品と判定され、テストを終了する。なお、上記動作例でも、書き込みデータDinを0として説明したが、書き込みデータDinを1としてもよい。以上のような動作により、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。従って、上述したように全SRAMセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態1、2の1SRAMセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。以上のような本実施の形態3のSRAM回路300では、全SRAMセルのセルリーク有無をテスト結果信号Vout0、Vout1により、一度に同時判定できる。このため、実施の形態1、2と同様、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となり、更に、実施の形態1、2で必要だったデータ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。発明の実施の形態4以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。この実施の形態4も、実施の形態3と同様、本発明をSRAM回路に適用したものである。図14に本実施の形態4にかかるSRAM回路400の構成を示す。図14に示すように、SRAM回路400は、ビット線BL0、/BL0、BL1、/BL1と、ワード線WL0、WL1と、セルVDD線CV0、CV1と、SRAMセルCELL00、CELL01、CELL10、CELL11と、列セレクタ11と、列選択回路12と、読出し回路13と、書き込み回路14と、行選択回路125と、スイッチ手段26とを有する。なお、図14に示された符号のうち、図9と同じ符号を付した構成は、図9と同じか又は類似の構成を示している。更に、SRAMセルCELL00、CELL01、CELL10、CELL11の構成は、図30と同様である。本実施の形態4は、実施の形態3のリーク検出手段327をリーク検出手段427に変更した構成となっている。よって、その変更された構成と動作を中心に説明を行い、実施の形態3と同様の部分は説明を省略する。リーク検出手段427は、PMOSトランジスタP40、P41と、抵抗R30、R31とを有する。抵抗R30は、電源端子VDDとセルVDD線CV0との間に接続される。抵抗R31は、電源端子VDDとセルVDD線CV1との間に接続される。PMOSトランジスタP20、抵抗R30、セルVDD線CV0の接続ノードをノードN40とする。PMOSトランジスタP21、抵抗R31、セルVDD線CV1の接続ノードをノードN41とする。PMOSトランジスタP40は、電源端子VDDとノードN42との間に接続される。また、ゲートがノードN40に接続される。PMOSトランジスタP41は、電源端子VDDとノードN42との間に接続される。また、ゲートがノードN41に接続される。負荷抵抗R41が、ノードN42と接地端子GNDとの間に接続される。ノードN42の電圧がテスト結果信号Voutとなる。PMOSトランジスタP40、P41がオフ状態では、負荷抵抗R41によりノードN42の電圧が接地電圧GNDロウレベルにプルダウンされる。図15に、SRAM回路400の動作タイミングチャートを示す。図15に示すように、時刻t1~t2のプリライト期間において、SRAM回路400に、ロウレベルのテスト信号TEST反転テスト信号/TESTはハイレベル、値が0の入力データDinが入力される。そして、アドレス信号ADに応じて、SRAMセルCELL00、CELL01、CELL10、CELL11が、順に選択され、0のデータが書き込まれる。また、テスト信号TESTがロウレベルのため、スイッチ手段26のPMOSトランジスタP20、P21がオン状態となり、SRAMセルCELL00、CELL01、CELL10、CELL11と、電源端子VDDとが電気的に接続される。このため、PMOSトランジスタP40、P41がオフ状態となり、ノードN42が接地電圧GND、つまり、テスト結果信号Voutがロウレベルとなる。時刻t2~t3のストレス印加期間において、テスト信号TESTをハイレベル反転テスト信号/TESTはロウレベルとする。このとき、スイッチ手段26のPMOSトランジスタP20、P21がオフ状態となる。このことにより、電源端子VDDとセルVDD線CV0、CV1とが電気的に遮断される。このため、SRAMセルCELL00、CELL01、CELL10、CELL11への駆動電源の供給が停止され、全てのSRAMセルがフローティング状態となる。また、反転テスト信号/TESTがロウレベルであるため、強制的にワード信号WL0、WL1が非活性化される。よって、SRAMセルCELL00、CELL01、CELL10、CELL11は全て非選択状態となり、全てのSRAMセルのNMOSトランジスタCN2、CN3がオフ状態となる。更に、反転テスト信号/TESTがロウレベルであるため、強制的に列選択信号YS0、YS1が活性化ハイレベルされる。よって、全ビット線対が選択され、書き込み回路14と接続される。これと同時に、入力データDinの値が1となるため、ビット線BL0及びBL1にはハイレベルVDD、ビット線/BL0及び/BL1にはロウレベルGNDが印加される。ここで、このストレス印加期間において、全てのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各SRAMセルがハイインピーダンス状態となっており、ノードN40、N41の電圧が低下しない。このため、PMOSトランジスタP20、P21のオン状態とならず、ノードN42の電圧も変化しない。つまり、テスト結果信号Voutがロウレベルを維持される。しかし、もし何れかのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか1つが存在する場合、ノードN40、N41の一方、もしくは両方の電圧が低下する。そして、PMOSトランジスタP20、P21の一方、もしくは両方がオン状態となり、ノードN42の電圧が上昇する。つまり、テスト結果信号Voutがハイレベルとなる。このため、時刻t2~t3のストレス印加期間と同時に、このテスト結果信号Vout一つだけで、セルノードND1のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、テスト結果信号VoutによるSRAMセルのセルリークのチェックを行う期間をリークチェック期間と称す。なお、上記例では、時刻t1~t2のプリライト期間中、書き込みデータDinを0にセットしたが、書き込みデータDinを1にセットして、同様のテストを行うことが可能である。この場合、SRAMセルCELL00、CELL01、CELL10、CELL11のセルノードND0のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。図16に、図15で説明したリークテストの動作フローチャートを示す。図16に示すように、まず、書き込みデータDinを例えば0にセットするS401。次に、プリライトの初期アドレスを、例えばAD=0とするS402。そして、書き込みデータを各SRAMセルに順に書き込むS403~S405。なお、このステップS401~S405までがプリライト期間となる。全てのSRAMセルにデータを書き込んだ場合S405YES、プリライト期間が終了する。次に、テスト信号TESTの値を1ハイレベル、且つ、入力データDinの値を1とするS406。このことにより、全SRAMセルが非選択、且つ、全ビット線が選択され書き込み回路14に接続される。そして、書き込み回路14がビット線BL0及びBL1をハイレベルVDD、ビット線/BL0及び/BL1をロウレベルGNDとする。また、各SRAMセルがフローティング状態となる。そして、このテスト結果信号Voutがロウレベルか否かをチェックするS407。ここで、セルリークがある場合には、ノードN42の電圧が上昇し、テスト結果信号VoutがロウレベルではなくなるS407NO。このため、セルリークを有する不良SRAMセルが存在すると判定されるS408。逆に、セルリークがない場合には、テスト結果信号VoutがロウレベルのままであるS407YES。このため、不良SRAMセルが存在せず良品と判定され、テストを終了する。なお、上記動作例でも、書き込みデータDinを0として説明したが、書き込みデータDinを1としてもよい。以上のような動作により、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。従って、実施の形態3と同様、全SRAMセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態1、2の1SRAMセルごとに、全セル行っていたデータ読み出しループを行う期間が不要となる。更に、実施の形態3で、2個必要だったテスト結果信号が、一つだけでよくなり、図17に示すように、SRAM回路400の出力端子、BIST回路102の入力端子数、更には、SRAM回路400とBIST回路102とを接続する配線の数も削減することが可能となる。次に、図18に、SRAM回路400のレイアウト例を示す。なお、実施の形態3の図11との違いは、第1の領域SP_AREAのレイアウト構成であり、その他の部分は図11と同様であるため、ここでの説明は省略する。第1の領域SP_AREAには、スイッチ手段26とリーク検出手段427が形成されている。図18に示すように、第1の領域SP_AREAは、ビット線対BL0、/BL0及びBL1、/BL1が延在する方向に、上記セルアレイエリアCA_AREAに隣接して形成される。この第1の領域SP_AREAに、図18に示すように、抵抗R30とPMOSトランジスタP20、P40、及び、抵抗R31とPMOSトランジスタP21、P41を隣接して形成することで、電源端子VDD線を抵抗とトランジスタで共有でき、素子の配置効率を上げることができる。また、実施の形態3と同様、各SRAMセルのPMOSトランジスタCP0、CP1のソースに接続されるセルVDD線CV0、CV1と、スイッチ手段26のPMOSトランジスタP20、P21のドレインとを容易に接続することができる。こように、セルVDD線の配線や、各トランジスタの配置効率が上がるため、より小面積でSRAM回路をレイアウトすることが可能となる。以上のような本実施の形態4のSRAM回路400では、全SRAMセルのセルリーク有無をテスト結果信号Voutにより、一度に同時判定できる。このため、実施の形態3と同様、データ読み出しループを行う必要がなく、大幅なリークテスト時間の短縮が可能となる。更には、実施の形態3では、リーク検出手段327の抵抗とセルVDD線との接続ノードの電圧を直接テスト結果信号としていたが、本実施の形態4では、抵抗、セルVDD線の接続ノード図14のノードN40、N41の電圧を新たに追加したPMOSトランジスタP40、P41で検知している。そして、その検知結果であるノードN42の電圧を、1つのテスト結果信号Voutとして出力する。このため、SRAM回路400、BIST回路102の双方の端子数及びその接続配線の数を削減することができ、回路規模の削減が可能となる。発明の実施の形態5以下、本発明を適用した具体的な実施の形態5について、図面を参照しながら詳細に説明する。この実施の形態5も、実施の形態5と同様、本発明をSRAM回路に適用したものである。図19に本実施の形態5にかかるSRAM回路500の構成を示す。図19に示すように、SRAM回路500は、ビット線BL0、/BL0、BL1、/BL1と、ワード線WL0、WL1と、セルVDD線CV0、CV1と、SRAMセルCELL00、CELL01、CELL10、CELL11と、列セレクタ11と、列選択回路12と、読出し回路13と、書き込み回路14と、行選択回路525と、スイッチ手段26と、リーク検出手段427と、NOR回路NOR51と、OR回路OR52と、インバータ回路IV51とを有する。なお、図19に示された符号のうち、図14と同じ符号を付した構成は、図14と同じか又は類似の構成を示している。更に、SRAMセルCELL00、CELL01、CELL10、CELL11の構成は、図30と同様である。本実施の形態5は、実施の形態4の行選択回路125を行選択回路525に変更し、NOR回路NOR51と、OR回路OR52と、インバータ回路IV51を追加した構成となっている。また、入力信号として、テスト信号TESTの他に、プリライト信号PWと、遅延プリライト信号PWdelyが追加されている。よって、その変更された構成と動作を中心に説明を行い、実施の形態4と同様の部分は説明を省略する。NOR回路NOR51は、テスト信号TESTと遅延プリライト信号PWdelyを入力し、演算結果を制御信号S1として出力する。この制御信号S1は、列選択回路212のNAND回路NAND20、NAND21に入力される。つまり、実施の形態3の反転テスト信号/TESTの替わりに列選択回路212に入力される。よって、列選択回路212は、制御信号S1がハイレベルの場合、入力したアドレス信号ADに応じて列選択信号YS0、YS1の一方を活性化させる。制御信号S1がロウレベルの場合、アドレス信号ADにかかわらず強制的に、列選択信号YS0、YS1全てを活性化させる。このため、制御信号SIがロウレベルのとき、ビット線対BL0、/BL0、及び、BL1、/BL1が全て選択される。OR回路OR52は、テスト信号TESTとプリライト信号PWを入力し、演算結果を制御信号S2として出力する。この制御信号S2は、スイッチ手段26のPMOSトランジスタP20、P21のゲートに入力される。つまり、実施の形態3のテスト信号TESTの替わりにスイッチ手段26に入力される。インバータ回路IV51は、遅延プリライト信号PWdelyの反転信号である反転遅延プリライト信号/PWdelyを生成する。行選択回路525は、NAND回路NAND10、NAND11、NAND50、NAND51を有する。NAND回路NAND50、NAND51は、それぞれNAND回路NAND10、NAND11の出力と、反転遅延プリライト信号/PWdelyを入力し、演算結果をワード信号WL0、WL1として出力する。NAND回路NAND50、NAND51は、反転遅延プリライト信号/PWdelyがハイレベルの場合、NAND回路NAND10、NAND11の出力にかかわらず強制的に、ワード信号WL0、WL1を活性化させる。活性化されたワード信号WL0、WL1により、SRAMセルCELL00、CELL01、CELL10、CELL11は全て選択状態となる。NAND回路NAND10、NAND11は、反転遅延プリライト信号/PWdelyがロウレベルの場合、それぞれ入力したアドレス信号ADに応じて、NAND回路NAND50、NAND51を経由し、ワード信号WL0、WL1を活性化させる。図20に、SRAM回路500が配置されるLSIの構成を示す。図20に示すように、SRAM回路500は、BIST回路102と同一のLSI101上に配置され、リークテストが行われる。BIST回路102からSRAM回路500に、テスト信号TEST、プリライト信号PW、遅延プリライト信号PWdely、WRITE/READ信号等の制御信号、入力データDin、アドレス信号ADが印加される。また、SRAM回路300からBIST回路102に、出力データDout、テスト結果信号Vout0、Vout2が出力される。なお、遅延プリライト信号PWdelyは、プリライト信号PWを分周器等で、分周することにより容易に生成可能である。この分周器はBIST回路102側に配置しても、SRAM回路500側に配置してもかまわない。SRAM回路500側に配置する場合は、遅延プリライト信号PWdelyに対応するBIST回路102、SRAM回路500の端子、配線数を削減できる。図21に、SRAM回路500の動作タイミングチャートを示す。図21に示すように、プリライト期間の時刻t1~t2において、入力データDinの値が0にセットされ、プリライト信号PW及び遅延プリライト信号PWdelyがハイレベル、テスト信号TESTがロウレベル反転テスト信号/TESTがハイレベルとなる。このとき、制御信号S1、S2がハイレベルになる。制御信号S1がハイレベルとなるため、列選択回路212から出力される列選択信号YS0、YS1が活性化され、全ビット線対が選択される。また、遅延プリライト信号PWdelyがハイレベルとなるため、行選択回路525から出力されるワード線WL0、WL1が活性化され全SRAMセルが選択される。このとき、書き込み回路14には、値が0の入力データDinが入力されており、全SRAMセルにデータ0を書き込む。しかし、通常のSRAMセルに対するデータ書き込み動作において、書き込み回路14でセルアレイ全てのSRAMセルにデータを書き込むドライブ能力は想定されていない。このため、全SRAMセルの負荷素子本例ではPMOSトランジスタCP0に流れる電流を引き抜き、セルノードND0の電圧レベルを十分にロウレベルGNDにプルダウンすることができない。但し、この期間t1~t2において、制御信号S2がハイレベルとなるため、PMOSトランジスタP20、P21がオフ状態となっている。よって、セルVDD線VC0、VC1には抵抗R30、R31を介してしか電源端子VDDから電圧が供給されない。このため、全SRAMセルの負荷素子本例ではPMOSトランジスタCP0に流れる電流も小さくなっている。よって、書き込み回路14のドライブ能力でも、全SRAMセルの負荷素子に流れる電流を引き抜くことが可能となり、セルノードND0の電圧レベルを十分にロウレベルにプルダウンすることができる。よって、全SRAMセルが選択された状態であっても、データ0を全SRAMセルに書き込むことが可能となる。次に、プリライト期間の時刻t2~t3において、遅延プリライト信号PWdelyがハイレベルのままだが、プリライト信号PWがロウレベルとなる。このとき、制御信号S2がロウレベルになる。制御信号S2がロウレベルとなるため、PMOSトランジスタP20、P21がオン状態となり、セルVDD線VC0、VC1を介して、全SRAMセルに駆動電源が供給される。上述したプリライト期間の時刻t1~t2では、セルノードND1に関しても、書き込み回路14のドライブ能力では、全SRAMセルに対して十分ハイレベルにプルアップできていなかった。しかし、時刻t2~t3では、セルVDD線VC0、VC1に電源電圧VDDが印加されることで、十分でなかったセルノードND1の電圧レベルを十分ハイレベルVDDに上げることができる。全SRAMセルに対しデータ0を書き込んだプリライト期間を終了する。次に、時刻t3~t4のストレス印加期間において、テスト信号TESTをハイレベル反転テスト信号/TESTはロウレベル、遅延プリライト信号PWdelyをロウレベルとする。このため、ワード線WL0、WL1が非活性化され全SRAMセルが非選択となる。列選択信号YS0、YS1は活性化状態を保持し、全ビット線対は選択状態となる。また、制御信号S2が再びロウレベルとなる。このため、スイッチ手段26のPMOSトランジスタP20、P21がオフ状態となり、SRAMセルCELL00、CELL01、CELL10、CELL11と、電源端子VDDとが電気的に遮断される。このため、PMOSトランジスタP20、P21から、各SRAMセルへの電源供給が停止し、フローティング状態となる。これと同時に、入力データDinの値が1となるため、ビット線BL0及びBL1にはハイレベルVDD、ビット線/BL0及び/BL1にはロウレベルGNDが印加される。ここで、実施の形態4と同様、ストレス印加期間において、全てのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークが存在しなければ、各SRAMセルがハイインピーダンス状態となっており、ノードN40、N41の電圧が低下しない。このため、PMOSトランジスタP20、P21のオン状態とならず、ノードN42の電圧も変化しない。つまり、テスト結果信号Voutがロウレベルを維持される。しかし、もし何れかのSRAMセルにセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの何れか1つが存在する場合、ノードN40、N41の一方、もしくは両方の電圧が低下する。そして、PMOSトランジスタP20、P21の一方、もしくは両方がオン状態となり、ノードN42の電圧が上昇する。つまり、テスト結果信号Voutがハイレベルとなる。このため、実施の形態4と同様、時刻t3~t4のストレス印加期間と同時に、このテスト結果信号Vout一つだけで、セルノードND1のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。なお、上記例では、時刻t1~t2のプリライト期間中、書き込みデータDinを0にセットしたが、書き込みデータDinを1にセットして、同様のテストを行うことが可能である。この場合、SRAMセルCELL00、CELL01、CELL10、CELL11のセルノードND0のセルノードリーク、ドライバトランジスタリーク、アクセストランジスタリークの少なくとも1つが存在するか否か検出できる。図22に、図21で説明したリークテストの動作フローチャートを示す。図22に示すように、まず、書き込みデータDinを例えば0にセットするS501。次に、プリライト信号PWを1、遅延プリライト信号PWdelyを1として、全ビット線対が選択、全SRAMセルが選択され、データ0を書き込むS502。更に、プリライト信号PWを0、遅延プリライト信号PWdelyを1として、全SRAMセルに電源供給を行い、データ0を書き込むS503。次に、遅延プリライト信号PWdelyを0としS504、テスト信号TESTの値を1ハイレベル、且つ、入力データDinの値を1とするS505。このことにより、全SRAMセルが非選択、且つ、全ビット線対が選択され書き込み回路14がビット線BL0及びBL1をハイレベルVDD、ビット線/BL0及び/BL1をロウレベルGNDとする。また、各SRAMセルがフローティング状態となる。そして、このテスト結果信号Voutがロウレベルか否かをチェックするS506。ここで、セルリークがある場合には、実施の形態4と同様、ノードN42の電圧が上昇し、テスト結果信号VoutがロウレベルではなくなるS506NO。このため、セルリークを有する不良SRAMセルが存在すると判定されるS507。逆に、セルリークがない場合には、テスト結果信号VoutがロウレベルのままであるS506YES。このため、不良SRAMセルが存在せず良品と判定され、テストを終了する。なお、上記動作例でも、書き込みデータDinを0として説明したが、書き込みデータDinを1としてもよい。以上のような動作により、SRAMセルのセルノードリーク、ドライバトランジスタリーク、アクセルストランジスタリークの全てが検出可能となる。従って、実施の形態4と同様、全SRAMセルのセルリーク有無がリークチェック期間で同時判定できるため、実施の形態1、2の全SRAMセルに対するデータ読み出しループを行う期間が不要となる。更に、実施の形態1~4で必要だった全SRAMセルに対するデータの書き込みループを行う必要が無くなり、プリライト期間を大幅に短縮することができ、実施の形態3に対して更なるリークテスト期間の削減が可能である。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、高抵抗負荷素子を有する4トランジスタSRAMセルや、高抵抗負荷素子をPMOSトランジスタに置き換えた6トランジスタSRAMセルを想定して行った。しかし、図23、図24に示す8トランジスタSRAMセルにおいても、上記実施の形態と同様の効果が得られることは明らかであり、4トランジスタSRAMセルや、6トランジスタSRAMセルに限られない。図23の8トランジスタSRAMセルは、2系統のリード/ライトポートを有しており、アクセストランジスタNMOSトランジスタCN2、CN4がそれぞれ、ノードND0とビット線BLA、BLBとの間に接続され、アクセストランジスタNMOSトランジスタCN3、CN5がそれぞれ、ノードND1とビット線/BLA、/BLBとの間に接続される。なお、ビット線対BLA、/BLA、及び、ビット線対BLB、/BLBは相補性のビット線である。図23からも分かるように、セルノードND0、ND1には、それぞれ複数のアクセストランジスタが接続される。このため、4トランジスタSRAMセルや、6トランジスタSRAMセルよりもアクセストランジスタリークが発生しやすくなり、本発明が更に優れた効果を発揮することができる。また、図24の8トランジスタSRAMセルは、NMOSトランジスタCN6、CN7で構成された読み出しポートを有している。セルノードND1には、NMOSトランジスタCN7のゲートが接続されている。ここで、近年の微細化されたデバイスでは、ゲート電流によるセルノードリークが発生しやすくなっており、図24の例でも、NMOSトランジスタCN7のゲート電流によるセルノードリークが起こり易くなる。このため、やはり、図24の8トランジスタSRAMセルでも、本発明が更に優れた効果を発揮することができる。