"被加工材上に第1及び第2の芯材を形成する工程と、前記第1及び第2の芯材の上面及び側面を覆う第1及び第2の層を有する被覆材を形成する工程と、前記第1の芯材を覆う前記第2の層を除去する工程と、前記被覆材をエッチングすることにより、前記第1の芯材の側面に前記第1の層を有する第1の側壁マスクを形成し、前記第2の芯材の側面に前記第1及び第2の層を有する第2の側壁マスクを形成する工程と、前記第1及び第2の芯材を除去する工程と、前記第1及び第2の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つ第1及び第2のパターンを同時に形成する工程とを具備する半導体装置の製造方法。被加工材上に第1及び第2の部分を有する芯材を形成する工程と、前記芯材の上面及び側面を覆う第1及び第2の層を有する被覆材を形成する工程と、前記芯材の前記第1の部分を覆う前記第2の層を除去する工程と、前記被覆材をエッチングすることにより、前記芯材の前記第1の部分の側面に前記第1の層を有する第1の側壁マスクを形成し、前記芯材の前記第2の部分の側面に前記第1及び第2の層を有する第2の側壁マスクを形成する工程と、前記芯材を除去する工程と、前記第1及び第2の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つパターンを形成する工程とを具備する半導体装置の製造方法。フォトリソグラフィによる最小加工サイズを2Fとしたとき、前記第1の側壁マスクの幅W1は、1F、第2の側壁マスクの幅W2は、1F<W2<2Fである請求項1又は2に記載の製造方法。フォトリソグラフィによる最小加工サイズを2Fとしたとき、前記第1の側壁マスクの幅W1は、1F、第2の側壁マスクの幅W2は、2F≦W2である請求項1又は2に記載の製造方法。前記半導体装置は、メモリセルアレイ部、前記メモリセルアレイ部に隣接するコア部、及び、前記メモリセルアレイ部と前記コア部を取り囲む周辺回路部を有し、前記第1の側壁マスクは、前記メモリセルアレイ部のパターニングに使用され、前記第2の側壁マスクは、前記コア部のパターニングに使用される請求項1乃至4のいずれか1項に記載の製造方法。実施形態は、側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する技術について提案する。実施形態によれば、半導体装置の製造方法は、被加工材上に第1及び第2の芯材を形成する工程と、前記第1及び第2の芯材の上面及び側面を覆う第1及び第2の層を有する被覆材を形成する工程と、前記第1の芯材を覆う前記第2の層を除去する工程と、前記被覆材をエッチングすることにより、前記第1の芯材の側面に前記第1の層を有する第1の側壁マスクを形成し、前記第2の芯材の側面に前記第1及び第2の層を有する第2の側壁マスクを形成する工程と、前記第1及び第2の芯材を除去する工程と、前記第1及び第2の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つ第1及び第2のパターンを同時に形成する工程とを備える。以下、図面を参照しながら実施形態を説明する。図1A乃至図1Iは、参考例の製造方法を示している。ここでは、フォトリソグラフィによる最小加工サイズが2Fのときに、側壁マスクプロセスにより、ハーフピッチ1Fのラインスペースパターンを形成する例を説明する。まず、図1Aに示すように、半導体基板10上に被加工材11,12を形成する。続けて、被加工材11,12上に芯材13及び反射防止材14を形成する。そして、フォトリソグラフィにより、反射防止材14上にハーフピッチ2Fライン幅2F、スペース幅2Fのレジストパターン15を形成する。また、レジストパターン15をマスクにして反射防止材14及び芯材13をエッチングした後にレジストパターン15を除去し、さらに、反射防止材14を除去すると、レジストパターン15が芯材13に転写される。即ち、図1Bに示すように、芯材13は、ハーフピッチ2Fライン幅2F、スペース幅2Fのラインスペースパターンを有する。次に、図1Cに示すように、芯材13にスリミング処理を施し、芯材13のライン幅を1Fとし、芯材13間のスペース幅を3Fとする。次に、図1Dに示すように、芯材13の上面及び側面を覆う被覆材16を形成する。また、RIEにより、被覆材16をエッチングし、芯材13の側面に被覆材16を残存させる。この後、芯材13を除去すると、図1Eに示すように、ハーフピッチ1Fライン幅1F、スペース幅1Fのラインスペースパターンを有する側壁マスク16’が形成される。次に、図1Fに示すように、再び、被加工材11,12上にマスク材17,18を形成する。続けて、フォトリソグラフィにより、マスク材17,18上にライン幅2F,3Fのレジストパターン19を形成する。また、レジストパターン19をマスクにしてマスク材17,18をエッチングした後にレジストパターン19を除去すると、レジストパターン19がマスク材17,18に転写される。即ち、図1Gに示すように、マスク材17,18は、ライン幅2F,3Fを有する。そして、側壁マスク16’及びマスク材17,18をマスクにして、RIEにより、被加工材12をエッチングした後に、これら側壁マスク16’及びマスク材17,18を除去すると、図1Hに示すように、被加工材は、例えば、異なるライン幅1F,2F,3Fを有するハードマスク12’に加工される。最後に、図1Iに示すように、ハードマスク12’をマスクにして、RIEにより、被加工材11をエッチングする。以上の側壁マスクプロセスによれば、フォトリソグラフィによる最小加工サイズ2Fのときに、ハーフピッチ1Fのラインスペースパターンを形成できる。しかし、このプロセスにより形成可能なライン幅は、1Fのみである。例えば、ライン幅2F,3Fのパターンについては、側壁マスクプロセスが適用されない。この場合、図2に示すように、ライン幅2F,3Fのパターンについては、側壁マスクプロセス無しのために、フォトリソグラフィによるゆらぎに起因するライン幅例えば、ゲート幅のばらつきが発生する。これは、ライン幅ラフネスと称される。これに対し、側壁マスクプロセス有りのときは、芯材にライン幅ラフネスが発生したとしても、芯材の側面に形成される側壁マスクにライン幅ラフネスが発生することはない。従って、フォトリソグラフィによる最小加工サイズ2Fのときに、側壁マスクプロセスにより、ライン幅1Fのパターンとライン幅2F以上のパターンとを同時に形成できればさらに望ましい。また、近年では、フォトリソグラフィによる最小加工サイズ2Fによりハーフピッチ1Fのラインスペースパターンを形成するとき、これと同時に、ライン幅が、1Fを超え、2F未満であるパターン例えば、ライン幅1.5Fのパターンを形成なければならない、といった事態が発生している。例えば、図3に示すように、半導体基板チップエリア20上に複数のメモリセルアレイ部21が配置される半導体メモリでは、メモリセルアレイ部21のパターニングをライン幅W1=1Fのマスク材を用いて行い、メモリセルアレイ部21に隣接して配置されるコア部22のパターニングをライン幅W21F<W2<2Fのマスク材を用いて行う、ということがある。即ち、MRAM、ReRAM、NANDフラッシュメモリなどの半導体メモリでは、寄生容量や電圧ドロップなどに起因する特性劣化を防止するため、1チップ内にできるだけ多くのメモリセルアレイ部21を形成し、1つのメモリセルアレイ部21のサイズを小さくすることが望ましい。この場合、コア部22内に配置されるドライバのサイズFETのゲート幅は、周辺回路部23内のFETのサイズよりも小さくすることが可能であり、チップ面積の縮小の観点から、コア部22のパターニングをライン幅W2のマスク材を用いて行うことは非常に有効である。そこで、以下の実施形態では、側壁マスクプロセスにおいて、芯材の側面に複数の層から構成される被覆材を形成した後に、複数の層をそのまま側壁マスクとするか、又は、複数の層の少なくとも1つを選択的に除去してから側壁マスクとするか、により、側壁マスクの幅を可変とすることができる技術について提案する。例えば、第1及び第2の芯材の上面及び側面を覆う第1及び第2の層を有する被覆材を形成した後に、第1の芯材を覆う第2の層を選択的に除去すれば、RIEにより、第1の芯材の側面に第1の層第1の幅を有する第1の側壁マスクが形成され、第2の芯材の側面に第1及び第2の層第2の幅を有する第2の側壁マスクが形成される。また、芯材の上面及び側面を覆う第1及び第2の層を有する被覆材を形成した後に、芯材の第1の部分を覆う第2の層を選択的に除去すれば、RIEにより、芯材の第1の部分の側面に第1の層第1の幅を有する第1の側壁マスクが形成され、芯材の第2の部分の側面に第1及び第2の層第2の幅を有する第2の側壁マスクが形成される。このように、側壁マスクプロセスにより同時に異なる幅を持つ単一又は複数のパターンを形成可能なため、フォトリソグラフィによる最小加工サイズよりも小さい幅を複数種類同時に形成することにより、MRAM、ReRAMなどの次世代半導体メモリや、NANDフラッシュメモリに有効なプロセスを実現できる。例えば、図4に示すように、メモリセルアレイ部のラインスペースパターンハーフピッチ1Fと、コア部のパターンパターン幅1.5Fと、周辺回路部のパターンパターン幅2F,3Fとを、側壁マスクプロセスにより同時に形成可能である。尚、図3及び図4は、互いに対応している。また、図4のメモリセルアレイ部、コア部及び周辺回路部のパターンは、それぞれ、アクティブエリア、導電線、FETのゲート電極などである。また、フォトリソグラフィによる最小加工サイズ以上の幅についても、製造工程数の増加なく製造コストの増加なく、側壁マスクプロセスにより、フォトリソグラフィによる最小加工サイズよりも小さい幅と同時に形成可能なため、フォトリソグラフィによる最小加工サイズ以上のパターンにライン幅ラフネスが発生することもなく、寸法精度の向上による信頼性の向上を実現できる。図5A乃至図5Jは、第1の実施例の製造方法を示している。ここでは、フォトリソグラフィによる最小加工サイズ2Fのときに、側壁マスクプロセスにより、幅W1=1Fのパターンと幅W21F<W2<2Fのパターンとを同時に形成する例を説明する。まず、図5Aに示すように、半導体基板10上に被加工材11,12を形成する。本例では、被加工材11,12をパターニングする例を説明するが、被加工材11,12と共に半導体基板10を被加工材としてもよいし、また、被加工材11,12を省略して、半導体基板10を被加工材としてもよい。また、被加工材11,12は、導電物でも、絶縁物でも、いずれでも構わない。被加工材11,12は、抵抗体可変抵抗体を含むであってもよい。被加工材11,12の各々は、さらに、複数の層から構成されていてもよい。続けて、被加工材11,12上に芯材13及び反射防止材14を形成する。芯材13は、例えば、TEOSTetraethoxysilane、SiO2、SiN、Cなどから構成される。芯材13の材料及び厚さは、被加工材11,12及び後述する被覆材16a,16b図5D参照とのエッチング選択比を考慮して決定される。そして、フォトリソグラフィにより、反射防止材14上に、ライン幅2F及びスペース幅2Fのレジストパターン15、並びに、ライン幅2.5F及びスペース幅3.5Fのレジストパターン15を形成する。また、レジストパターン15をマスクにして反射防止材14及び芯材13をエッチングした後にレジストパターン15を除去し、さらに、反射防止材14を除去すると、レジストパターン15が芯材13に転写される。即ち、図5Bに示すように、第1の芯材13aは、ライン幅2F及びスペース幅2Fのパターンを有し、第2の芯材13bは、ライン幅2.5F及びスペース幅3.5Fのパターンを有する。次に、図5Cに示すように、第1及び第2の芯材13a,13bにスリミング処理を施し、第1の芯材13aのライン幅を1F、スペース幅を3Fとし、第2の芯材13bのライン幅を1.5F、スペース幅を4.5Fとする。ここで、スリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとの組み合わせにより行われる。本例では、図5Aの反射防止材14及びレジストパターン15は、スリミング処理前に除去するが、これらをスリミング処理後に除去しても構わない。また、図5Aの反射防止材14及びレジストパターン15は、例えば、O2プラズマエッチングにより除去される。図5Aの反射防止材14及びレジストパターン15は、同時に除去してもよいし、それぞれ別々に除去してもよい。次に、図5Dに示すように、第1及び第2の芯材13a,13bの上面及び側面を覆う被覆材16を形成する。被覆材16は、2つ以上の層から構成される。本例では、被覆材16は、第1の層下層側壁材16a及び第2の層上層側壁材16bから構成される。第1の層16aの厚さは、1Fであり、第2の層16bの厚さは、0.5Fである。また、第1の層16aと第2の層16bとは、エッチング選択比を有する異なる材料から構成される。また、既に述べたように、第1及び第2の層16a,16bは、芯材13及び被加工材11,12に対してもエッチング選択比を有することが必要である。例えば、第1及び第2の層16a,16bのうちの1つは、不純物例えば、ボロンを含む非晶質シリコンであり、他の1つは、不純物を含まない非晶質シリコンである。被覆材16が第1及び第2の層16a,16bを含む3層以上の積層構造を有するとき、積層構造の各層は、不純物を含む非晶質シリコン、不純物を含まない非晶質シリコン及び絶縁物から選択される1つであるのが望ましい。被覆層16の第2の層16bを、不純物を含まない非晶質シリコンとし、被覆層16の第1の層16aを、不純物を含む非晶質シリコンとしたとき、アルカリ溶液を用いることにより、第1及び第2の層16a,16bのエッチング選択比を大きくとることができるため、第2の層16bのみを選択的に除去できる。被覆層16の第2の層16bを、SiO2とし、被覆層16の第1の層16aを、不純物を含む非晶質シリコン又は不純物を含まない非晶質シリコンとしたとき、弗酸系溶液を用いることにより、第1及び第2の層16a,16bのエッチング選択比を大きくとることができるため、第2の層16bのみを選択的に除去できる。そして、第2の芯材13bを覆う被覆材16上にレジストパターン19aを形成する。また、レジストパターン19aをマスクにして第2の層16bをエッチングし、第1の芯材13aを覆う第2の層16bを選択的に除去し、さらに、レジストパターン19aを除去すると、図5Eに示すように、第1の芯材13aが第1の層16aにより覆われ、第2の芯材13bが第1及び第2の層16a,16bにより覆われた構造が得られる。この後、RIEにより、第1及び第2の芯材13a,13bの上面が露出するまで、被覆材16をエッチング全面エッチバックし、第1及び第2の芯材13a,13bの側面に被覆材16を残存させる。このエッチングは、第1及び第2の層16a,16bが同じ又はほぼ同じレートでエッチングされる条件で同時に行ってもよいし、第1及び第2の層16a,16bのエッチング選択比を確保したうえで、まず、第2の層16bを第1の層16aの側壁に残し、続けて、第1の層16aを第1及び第2の芯材13a,13bの側面に残してもよい。そして、第1及び第2の芯材13a,13bをウェットエッチング等により除去すると、図5Fに示すように、ハーフピッチ1Fライン幅1F、スペース幅1Fのラインスペースパターンを有し、第1の層16aから構成される側壁マスク16’と、ハーフピッチ1.5Fライン幅1.5F、スペース幅1.5Fのラインスペースパターンを有し、第1及び第2の層16a,16bから構成される側壁マスク16’とが形成される。次に、図5Gに示すように、再び、被加工材11,12上にマスク材例えば、絶縁物など17及びマスク材例えば、塗布系酸化物など18を形成する。続けて、フォトリソグラフィにより、マスク材17,18上にライン幅2Fのレジストパターン19bを形成する。また、レジストパターン19bをマスクにしてマスク材17,18をエッチングした後にレジストパターン19bを除去すると、レジストパターン19bがマスク材17,18に転写される。即ち、図5Hに示すように、マスク材17,18は、ライン幅2Fを有する。そして、側壁マスク16’及びマスク材17,18をマスクにして、RIEにより、被加工材12をエッチングした後に、これら側壁マスク16’及びマスク材17,18を除去すると、図5Iに示すように、被加工材は、例えば、異なるライン幅1F,1.5F,2Fを有するハードマスク12’に加工される。最後に、図5Jに示すように、ハードマスク12’をマスクにして、RIEにより、被加工材11をエッチングする。尚、上述の例は、被覆材16が第1及び第2の層16a,16bから構成されるが、被覆材16が3層から構成されるときの材料例として、例えば、最下層を、不純物を含む非晶質シリコンとし、中間層を、不純物を含まない非晶質シリコンとし、最上層をSiO2とすることが可能である。この場合、最上層のSiO2は、弗酸系溶液により選択的に除去し、中間層の不純物を含まない非晶質シリコンは、アルカリ溶液により選択的に除去することが可能である。図6A乃至図6Iは、第2の実施例の製造方法を示している。ここでは、フォトリソグラフィによる最小加工サイズ2Fのときに、側壁マスクプロセスにより、幅W1=1Fのパターンと幅W22F≦W2のパターンとを同時に形成する例を説明する。まず、図6Aに示すように、半導体基板10上に被加工材11,12を形成する。本例では、被加工材11,12をパターニングする例を説明するが、被加工材11,12と共に半導体基板10を被加工材としてもよいし、また、被加工材11,12を省略して、半導体基板10を被加工材としてもよい。また、被加工材11,12は、導電物でも、絶縁物でも、いずれでも構わない。被加工材11,12は、抵抗体可変抵抗体を含むであってもよい。被加工材11,12の各々は、さらに、複数の層から構成されていてもよい。続けて、被加工材11,12上に芯材13及び反射防止材14を形成する。芯材13は、例えば、TEOS、SiO2、SiN、Cなどから構成される。芯材13の材料及び厚さは、被加工材11,12及び後述する被覆材16a,16b図5D参照とのエッチング選択比を考慮して決定される。そして、フォトリソグラフィにより、反射防止材14上に、ライン幅2F及びスペース幅2Fのレジストパターン15、ライン幅3F及びスペース幅5Fのレジストパターン15、並びに、ライン幅2Fの単独のレジストパターン15を形成する。また、レジストパターン15をマスクにして反射防止材14及び芯材13をエッチングした後にレジストパターン15を除去し、さらに、反射防止材14を除去すると、レジストパターン15が芯材13に転写される。即ち、図6Bに示すように、第1の芯材13aは、ライン幅2F及びスペース幅2Fのパターンを有し、第2の芯材13bは、ライン幅3F及びスペース幅5Fのパターンを有し、第3の芯材13cは、ライン幅2Fのパターンを有する。次に、図6Cに示すように、第1、第2及び第3の芯材13a,13b,13cにスリミング処理を施し、第1の芯材13aのライン幅を1F、スペース幅を3Fとし、第2の芯材13bのライン幅を2F、スペース幅を6Fとし、第3の芯材13cのライン幅を1Fとする。ここで、スリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとの組み合わせにより行われる。本例では、図6Aの反射防止材14及びレジストパターン15は、スリミング処理前に除去するが、これらをスリミング処理後に除去しても構わない。また、図6Aの反射防止材14及びレジストパターン15は、例えば、O2プラズマエッチングにより除去される。図6Aの反射防止材14及びレジストパターン15は、同時に除去してもよいし、それぞれ別々に除去してもよい。次に、図6Dに示すように、第1、第2及び第3の芯材13a,13b,13cの上面及び側面を覆う被覆材16を形成する。被覆材16は、2つ以上の層から構成される。本例では、被覆材16は、第1の層16a及び第2の層16bから構成される。第1の層16aの厚さは、1Fであり、第2の層16bの厚さは、1Fである。また、第1の層16aと第2の層16bとは、エッチング選択比を有する異なる材料から構成される。また、既に述べたように、第1及び第2の層16a,16bは、芯材13及び被加工材11,12に対してもエッチング選択比を有することが必要である。例えば、第1及び第2の層16a,16bのうちの1つは、不純物例えば、ボロンを含む非晶質シリコンであり、他の1つは、不純物を含まない非晶質シリコンである。被覆材16が第1及び第2の層16a,16bを含む3層以上の積層構造を有するとき、積層構造の各層は、不純物を含む非晶質シリコン、不純物を含まない非晶質シリコン及び絶縁物から選択される1つであるのが望ましい。被覆層16の第2の層16bを、不純物を含まない非晶質シリコンとし、被覆層16の第1の層16aを、不純物を含む非晶質シリコンとしたとき、アルカリ溶液を用いることにより、第1及び第2の層16a,16bのエッチング選択比を大きくとることができるため、第2の層16bのみを選択的に除去できる。被覆層16の第2の層16bを、SiO2とし、被覆層16の第1の層16aを、不純物を含む非晶質シリコン又は不純物を含まない非晶質シリコンとしたとき、弗酸系溶液を用いることにより、第1及び第2の層16a,16bのエッチング選択比を大きくとることができるため、第2の層16bのみを選択的に除去できる。そして、第2の芯材13bを覆う被覆材16上にレジストパターン19aを形成する。また、レジストパターン19aをマスクにして第2の層16bをエッチングし、第1及び第3の芯材13a,13cを覆う第2の層16bを選択的に除去し、さらに、レジストパターン19aを除去すると、図6Eに示すように、第1及び第3の芯材13a,13cが第1の層16aにより覆われ、第2の芯材13bが第1及び第2の層16a,16bにより覆われた構造が得られる。この後、RIEにより、被覆材16をエッチング全面エッチバックし、第1、第2及び第3の芯材13a,13b,13cの側面に被覆材16を残存させる。また、図6Fに示すように、第3の芯材13c及びその側面の第1の層16aを覆うレジストパターン19cを形成する。そして、第1及び第2の芯材13a,13bをウェットエッチング等により除去すると共にレジストパターン19cを除去すると、図6Gに示すように、ハーフピッチ1Fライン幅1F、スペース幅1Fのラインスペースパターンを有し、第1の層16aから構成される側壁マスク16’と、ハーフピッチ2Fライン幅2F、スペース幅2Fのラインスペースパターンを有し、第1及び第2の層16a,16bから構成される側壁マスク16’とが形成される。また、ライン幅3Fを有し、第3の芯材13c及び第1の層16aから構成されるマスク材16’が形成される。本例では、ライン幅3Fのパターンマスク材16’を、新たなフォトリソグラフィプロセス例えば、図5G~図5Hなしに形成できる。即ち、ライン幅ラフネスが大きく影響するライン幅1F,2Fのパターンについては、側壁マスク16’とし、ライン幅ラフネスの影響が少ないライン幅3Fのパターンについては、第3の芯材13cと第1の層16aとを利用するマスク材16’とすることが可能である。そして、側壁マスク16’及びマスク材16’をマスクにして、RIEにより、被加工材12をエッチングした後に、これら側壁マスク16’及びマスク材16’を除去すると、図6Hに示すように、被加工材は、例えば、異なるライン幅1F,2F,3Fを有するハードマスク12’に加工される。最後に、図6Iに示すように、ハードマスク12’をマスクにして、RIEにより、被加工材11をエッチングする。尚、上述の例は、被覆材16が第1及び第2の層16a,16bから構成されるが、被覆材16が3層から構成されるときの材料例として、例えば、最下層を、不純物を含む非晶質シリコンとし、中間層を、不純物を含まない非晶質シリコンとし、最上層をSiO2とすることが可能である。この場合、最上層のSiO2は、弗酸系溶液により選択的に除去し、中間層の不純物を含まない非晶質シリコンは、アルカリ溶液により選択的に除去することが可能である。図7は、第3の実施例の製造方法を示している。この実施例は、異なる幅を持つ1つのパターン例えば、ラインパターンを形成する方法に関する。製造方法の具体的な手順については、第1の実施例図5A~図5J又は第2の実施例図6A~図6Iと同じである。まず、被加工材上に第1の部分メモリセルアレイ部及び第2の部分コア部を有する芯材13を形成する。また、芯材13の上面及び側面を覆う第1及び第2の層16a,16bを有する被覆材16を形成する。この後、芯材13の第1の部分を覆う第2の層16bを除去する。次に、被覆材16をエッチングすることにより、芯材13の第1の部分の側面に第1の層16aを有する第1の側壁マスクを形成し、芯材13の第2の部分の側面に第1及び第2の層16a,16bを有する第2の側壁マスクを形成する。この後、芯材13を除去する。最後に、第1及び第2の側壁マスクをマスクとして被加工材をエッチングすることにより、異なる幅を持つ1つのパターンを形成する。例えば、メモリセルアレイ部においては、ライン幅1Fを有し、コア部においては、ライン幅1.5Fを有するパターンが形成される。図8は、第1の適用例としての半導体装置の平面図を示している。この半導体装置は、MRAM、ReRAMなどの次世代半導体メモリに関する。このような半導体メモリでは、メモリセルアレイ部のメモリセルは、例えば、1つのFETT0と1つのメモリ素子MEとから構成される。実施形態に係わる側壁マスクプロセスを適用すれば、メモリセルアレイ部のアクティブエリア幅1FAA0、コア部のアクティブエリア幅1.5FAA0及び周辺回路部のアクティブエリア幅2FAA2を同時に形成することができる。また、メモリセルアレイ部からコア部に延びるビット線UBL,LBLについて、実施形態に係わる側壁マスクプロセスを適用することも可能である。さらに、メモリセルアレイ部のワード線FETT0のゲート電極G0、コア部のFETT1のゲート電極G1及び周辺回路部のFETT2のゲート電極G2について、実施形態に係わる側壁マスクプロセスを適用することも可能である。図9は、第2の適用例としての半導体装置の平面図を示している。この半導体装置は、NANDフラッシュメモリに関する。実施形態に係わる側壁マスクプロセスを適用すれば、メモリセルアレイ部のアクティブエリア幅1FAA0、コア部のアクティブエリア幅1.5FAA0及び周辺回路部のアクティブエリア幅2FAA2を同時に形成することができる。また、メモリセルアレイ部のワード線FETT0のゲート電極G0、コア部のFETT1のゲート電極G1及び周辺回路部のFETT2のゲート電極G2について、実施形態に係わる側壁マスクプロセスを適用することも可能である。以上、実施形態によれば、側壁マスクプロセスにより同時に異なる幅を持つパターンを形成することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"