"基準レイテンシの値を示す第1の複数のビットを格納する第1のレジスタと、前記基準レイテンシの値にオフセットを与えるオフセットレイテンシの値を示す第2の複数のビットを格納する第2のレジスタと、前記第1の複数のビットおよび前記第2の複数のビットを論理合成して第1の複数の制御信号を生成する第1の論理回路と、前記第1の複数の制御信号をデコードして第2の複数の制御信号を生成する第2の論理回路と、を備える半導体装置。前記第1の論理回路は、前記第1の複数のビットのそれぞれが示す値から、前記第2の複数のビットのそれぞれが示す値を減算する減算器を含む、請求項1に記載の半導体装置。前記第1の複数のビットはアドレス端子を介して外部から供給され、前記第2の複数のビットはデータ入出力端子を介して外部から供給される、請求項1又は2に記載の半導体装置。リードコマンドを受け、前記リードコマンドが供給されたタイミングを基準として、前記第2の複数の制御信号が示す調整レイテンシの数に対応してリードデータを出力する、請求項1乃至3のいずれか一項に記載の半導体装置。ライトコマンドを受け、前記ライトコマンドが供給されたタイミングを基準として、前記第2の複数の制御信号が示す調整レイテンシの数に対応してライトデータを受信する、請求項1乃至3のいずれか一項に記載の半導体装置。オンダイターミネーション信号を受け、前記オンダイターミネーション信号が供給されたタイミングを基準として、前記第2の複数の制御信号が示す調整レイテンシの数に対応してデータ入出力端子のインピーダンスを変化させる、請求項1乃至3のいずれか一項に記載の半導体装置。動作モードが設定される第3のレジスタと、前記第3のレジスタに第1の動作モードが設定されている場合には、リードコマンド、ライトコマンドおよびオンダイターミネーション信号の少なくとも一つを基準として、前記第2の複数の制御信号が示す調整レイテンシの値に対応してデータ入出力端子を制御し、前記第3のレジスタに第2の動作モードが設定されている場合には、前記リードコマンド、前記ライトコマンドおよび前記オンダイターミネーション信号の少なくとも一つを基準として、前記基準レイテンシの値に対応して前記データ入出力端子を制御するデータ入出力回路と、をさらに備えることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。外部から供給される外部クロック信号に基づいて位相制御されていない第1の内部クロック信号を生成するタイミング発生回路と、前記外部クロック信号に基づいて位相制御された第2の内部クロック信号を生成するクロック回路と、前記第3のレジスタに前記第1の動作モードが設定されている場合には、前記第1の内部クロック信号に基づいて前記調整レイテンシをカウントし、前記第3のレジスタに前記第2の動作モードが設定されている場合には、前記第2の内部クロック信号に基づいて前記基準レイテンシをカウントするレイテンシカウンタと、をさらに備える請求項7に記載の半導体装置。本発明者らは、CASレイテンシやCASライトレイテンシなどの基準レイテンシにオフセットを与えることが可能な半導体装置について検討を行った。基準レイテンシにオフセットを与える理由は、位相制御された内部クロック信号が得られない場合、位相制御されていない内部クロック信号に同期してデータの入出力タイミングを制御する必要があり、この場合、例えばリード動作においては、リードデータの出力タイミングが回路遅延の影響で遅れてしまうからである。これを補償すべく、基準レイテンシをオフセットさせることによって、基準レイテンシよりも値が1又はそれ以上小さい調整レイテンシを生成し、これに基づいてリードデータの出力タイミングを定めている。通常、CASレイテンシやCASライトレイテンシなどの基準レイテンシは、モードレジスタの設定値によって種々の値に設定することができる。そして、基準レイテンシをオフセットさせる場合、基準レイテンシのオフセット量、つまりオフセットレイテンシの値についても種々の値を取ることができるよう設計する必要がある。したがって、実際に調整レイテンシの値を得るためには、基準レイテンシの取り得る値とオフセットレイテンシの取り得る値の全ての組み合わせに対応した論理回路を設ける必要がある。このような論理回路を単純なデコーダ回路で構成すると回路規模が大きくなってしまうため、より小規模な論理回路によって調整レイテンシを算出可能な半導体装置が望まれる。本発明の一側面による半導体装置は、基準レイテンシの値を示す第1の複数のビットを格納する第1のレジスタと、前記基準レイテンシの値にオフセットを与えるオフセットレイテンシの値を示す第2の複数のビットを格納する第2のレジスタと、前記第1の複数のビットのそれぞれと、前記第2の複数のビットのそれぞれと、を論理合成して第1の複数の制御信号を生成する第1の論理回路と、前記第1の複数の制御信号をデコードして第2の複数の制御信号を生成する第2の論理回路と、を備えることを特徴とする。前記第2の複数の制御信号は調整レイテンシの値を示すことから、当該外部から供給されたコマンドを基準として、当該調整レイテンシの値に対応してデータ入出力端子を制御することができる。本発明の他の側面による半導体装置は、基準レイテンシの値をバイナリ形式で示す第1の複数のビットを格納する第1のレジスタと、オフセットレイテンシの値をバイナリ形式で示す第2の複数のビットを格納する第2のレジスタと、動作モードが設定される第3のレジスタと、前記基準レイテンシの値から前記オフセットレイテンシの値を減算することによって、調整レイテンシの値をバイナリ形式で示す第1の複数の制御信号を生成する第1の論理回路と、前記第1の複数の制御信号をデコードすることによって、前記調整レイテンシの値をデコード形式で示す第2の複数の制御信号を生成する第2の論理回路と、前記第3のレジスタに第1の動作モードが設定されている場合には、前記調整レイテンシの値に応じて第1の内部クロック信号に同期したカウント動作を行い、前記第3のレジスタに第2の動作モードが設定されている場合には、前記基準レイテンシの値に応じて第2の内部クロック信号に同期したカウント動作を行う、レイテンシカウンタ回路と、を備えることを特徴とする。本発明によれば、第1の複数のビットと第2の複数のビットをデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシを算出することが可能となる。以下、本発明の実施形態を詳細に説明するが、本発明はそれらに限定されず、当業者であれば本願の特許請求の範囲の記載に応じて適宜変更し得るものあることは言うまでもない。図1は、本発明の一実施形態を示すブロック図である。図1には、減算器2とデコーダ4を含む論理回路が示されている。減算器2には、基準レイテンシCLの値を示すバイナリ形式の信号CLbと、オフセットレイテンシSRLの値を示すバイナリ形式の信号SRLbが供給される。符号の末尾にbを付しているのは、当該信号がバイナリ形式の信号であることを意味する。減算器2はCL-SRLという演算を行い、その結果得られる信号ULPCLbを出力する。信号ULPCLbは、調整レイテンシULPCLの値を示すバイナリ形式の信号である。デコーダ4はバイナリ形式の信号ULPCLbを受け、これをデコードすることによって、デコード形式の信号ULPCLdを生成する。符号の末尾にdを付しているのは、当該信号がデコード形式の信号であることを意味する。デコード形式の信号ULPCLdはULPCLi~ULPCLnからなり、このうち1つが活性レベルとなる。このように、本発明においては、基準レイテンシCLの値とオフセットレイテンシSRLの値をバイナリ形式の状態で演算し、その結果得られたバイナリ形式の信号ULPCLbをデコードしている。このため、基準レイテンシCLの値及びオフセットレイテンシSRLの値をデコードした後に演算する場合と比べ、全体的な回路規模を低減することが可能となる。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はシンクロナスDRAMであり、1つのシリコンチップに集積された集積回路である。半導体装置10に備えられた外部端子には、クロック端子11a,11b、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b及び電源端子16a,16bなどが含まれる。クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,/CKは、クロック入力回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21の出力は、タイミング発生回路22及びDLL回路23に供給される。タイミング発生回路22は内部クロック信号ICLKを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、DLL回路23は出力用の内部クロック信号LCLKを生成し、これをデータ出力系の回路に供給する役割を果たす。本発明においては、内部クロック信号ICLKを第1の内部クロック信号、内部クロック信号LCLKを第2の内部クロック信号と呼ぶことがある。タイミング発生回路22が生成する内部クロック信号ICLKは、外部クロック信号CK,/CKに対して位相制御されていない信号である。これに対し、DLL回路23が生成する内部クロック信号LCLKは、外部クロック信号CK,/CKに対して位相制御された信号であり、リードデータDQ及びデータストローブ信号DQS,/DQSの位相が外部クロック信号CK,/CKの位相と一致するよう、外部クロック信号CK,/CKに対してやや位相が進められる。DLL回路23は、モードレジスタ56に設定された動作モードに応じて、使用の可否が選択される。つまり、モードレジスタ56にDLLオンモードが選択されている場合には、DLL回路23は活性状態とされ、位相制御された内部クロック信号LCLKが生成される。一方、モードレジスタ56にDLLオフモードが選択されている場合には、DLL回路23は非活性状態とされ、内部クロック信号LCLKが生成されなくなる。DLLオフモードは、低消費電力で動作する必要がある場合などに選択される動作モードであり、本発明においては第1の動作モードと呼ぶことがある。また、DLLオンモードを第2の動作モードと呼ぶことがある。これに対し、タイミング発生回路22については、DLLオンモード及びDLLオフモードのいずれか選択されている場合であっても活性化される。いずれの動作モードにおいても内部クロック信号ICLKは必要だからである。DLLオフモードが選択されている場合、データ出力系の回路は内部クロック信号LCLKの代わりに内部クロック信号ICLKを使用する。内部クロック信号ICLKは、内部クロック信号LCLKのように外部クロック信号CK,/CKに対して位相が進められた信号ではないことから、DLLオフモードが選択されている場合、DLLオンモードが選択されている場合と比べて、リードデータの出力タイミングはやや遅れる。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、コマンド入力回路31に供給される。コマンド入力回路31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロック信号ICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドは、ロウ系制御回路51、カラム系制御回路52、リード制御回路53、ライト制御回路54、レイテンシカウンタ55及びモードレジスタ56に供給される。各種内部コマンドICMDのうち、リードコマンドMDRDTは少なくともレイテンシカウンタ55に供給される。レイテンシカウンタ55は、リードコマンドMDRDTが発行されてから、あらかじめ設定されたCASレイテンシCLが経過した後にリードデータが出力されるよう、リードコマンドMDRDTを遅延させる回路である。その動作は、DLLオンモードが選択されている場合には内部クロック信号LCLKに同期して行われ、DLLオフモードが選択されている場合には内部クロック信号ICLKに同期して行われる。CASレイテンシCLの値は、モードレジスタ56の設定値によって指定される。図3は、モードレジスタ56に含まれるレジスタの一部を示す図である。図3に示すように、モードレジスタ56には少なくともレジスタ56a~56dが含まれている。レジスタ56aはCASレイテンシCLの値を保持するためのレジスタであり、単位レジスタA0~A3からなる4ビット構成である。本発明においてはレジスタ56aを第1のレジスタと呼び、単位レジスタA0~A3に設定された値を第1の複数のビットと呼ぶことがある。レジスタ56bはCASライトレイテンシCWLの値を保持するためのレジスタであり、単位レジスタB0~B3からなる4ビット構成である。レジスタ56cはオフセットレイテンシSRLの値を保持するためのレジスタであり、単位レジスタC0~C2からなる3ビット構成である。本発明においてはレジスタ56cを第2のレジスタと呼び、単位レジスタC0~C2に設定された値を第2の複数のビットと呼ぶことがある。レジスタ56dはDLLオンモード及びDLLオフモードのいずれかを選択するためのレジスタであり、単位レジスタDからなる1ビット構成である。本発明においてはレジスタ56dを第3のレジスタと呼ぶことがある。ここで、CASレイテンシCLとはリードコマンドが発行されてからリードデータDQが出力されるまでの期間を示すクロックサイクル数である。また、CASライトレイテンシCWLとはライトコマンドが発行されてからライトデータDQが入力されるまでの期間を示すクロックサイクル数である。オフセットレイテンシSRLとは、DLLオフモードが選択されている場合に使用される値であり、モードレジスタ56に設定されたCASレイテンシCL及びCASライトレイテンシCWLの値を何クロックサイクル減じるかを示す。したがって、DLLオフモードが選択されている場合、リードコマンドが発行されてからリードデータDQが出力されるまでの期間はCL-SRLで定義され、ライトコマンドが発行されてからライトデータDQが入力されるまでの期間はCWL-SRLで定義される。DLLオンモードが選択されている場合には、リードコマンドが発行されてからリードデータDQが出力されるまでの期間はCASレイテンシCLのそのままの値によって定義され、ライトコマンドが発行されてからライトデータDQが入力されるまでの期間はCASライトレイテンシCWLのそのままの値によって定義される。但し、アディティブレイテンシALが設定されている場合には、本来の発行タイミングから1又は2以上のクロックサイクル分だけ先行してリードコマンド又はライトコマンドが発行される。特に限定されるものではないが、これらレジスタ56a~56dのうち、レジスタ56a,56b,56dの設定値についてはアドレス端子13を介して外部から供給され、レジスタ56cの設定値についてはデータ入出力端子14を介して外部から供給される。アドレス端子13を介してモードレジスタ56の設定値を更新する方法は周知の通りであり、コマンド端子12a~12dを介してモードレジスタセットコマンドを発行するとともに、モードレジスタ56に設定すべき設定値をアドレス端子13に入力すればよい。図4は、データ入出力端子14を介してモードレジスタ56の設定値を更新する方法を説明するためのタイミング図である。図4に示す例では、モードレジスタセットコマンドMRSを発行するとともに、アドレス端子13を介してモードレジスタ56内の所定のビットA5,A6の論理レベルをそれぞれ1及び0に設定する。これにより、オフセットレイテンシのプログラムモードにエントリーされ、データ入出力端子14を介したモードレジスタ56の設定値の更新が可能となる。この状態でデータ入出力端子14を介してオフセットレイテンシSRLの値を外部から入力すると、入力された値はレジスタ56cを構成する3ビットの単位レジスタC2~C0に書き込まれる。オフセットレイテンシSRLの入力は、例えば3つのデータ入出力端子を用いて並列に実行すればよい。そして、モードレジスタセットコマンドMRSを発行するとともに、アドレス端子13を介してモードレジスタ56内の所定のビットA5,A6の論理レベルをそれぞれ0及び0に設定すれば、オフセットレイテンシのプログラムモードからイグジットする。このような手順により、レジスタ56cの設定値を更新することができる。これらのレジスタに設定された値は、モードレジスタ56に含まれる論理回路によって演算される。モードレジスタ56に含まれる論理回路の具体的な回路構成については後述する。図2に戻って、アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路41に供給される。アドレス入力回路41の出力は、アドレスラッチ回路42に供給される。アドレスラッチ回路42は、内部クロック信号ICLKに同期してアドレス信号ADDをラッチする回路である。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系救済回路61に供給され、カラムアドレスについてはカラム系救済回路62に供給される。また、ロウ系救済回路61には、リフレッシュカウンタ63によって生成されるロウアドレスも供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ADDはモードレジスタ56に供給される。ロウ系救済回路61は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路61の動作は、ロウ系制御回路51によって制御され、その出力はロウデコーダ71に供給される。ロウデコーダ71は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。但し、図2には、1本のワード線WL、1本のビット線BL及びその交点に配置された1個のメモリセルMCのみが図示されている。ビット線BLは、センス回路73に含まれるいずれかのセンスアンプSAに接続されている。カラム系救済回路62は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路62の動作は、カラム系制御回路52によって制御され、その出力はカラムデコーダ72に供給される。カラムデコーダ72は、センス回路73に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ72によって選択されたセンスアンプSAは、リード動作時にはリードアンプ74に接続され、ライト動作時にはライトアンプ75に接続される。リードアンプ74の動作はリード制御回路53によって制御され、ライトアンプ75の動作はライト制御回路54によって制御される。データ入出力端子14は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ出力回路81及びデータ入力回路82に接続されている。本発明においては、これらデータ出力回路81及びデータ入力回路82をデータ入出力回路と総称することがある。データ出力回路81は、FIFO回路83を介してリードアンプ74に接続されており、これにより、プリフェッチされた複数のリードデータDQがデータ入出力端子14からバースト出力される。また、データ入力回路82は、FIFO回路84を介してライトアンプ75に接続されており、これにより、データ入出力端子14からバースト入力された複数のライトデータDQがメモリセルアレイ70に同時に書き込まれる。図2においてはデータ入出力端子14が1個だけ記載されているが、複数のデータ入出力端子14を設けることが可能である。データストローブ端子15a,15bは、それぞれデータストローブ信号DQS,/DQSの入出力を行うための端子であり、データストローブ信号出力回路85及びデータストローブ信号入力回路86に接続されている。図2に示すように、データ出力回路81及びデータストローブ信号出力回路85には、DLL回路23によって生成される内部クロック信号LCLKと、レイテンシカウンタ55によって生成される出力制御信号DRCが供給される。また、出力制御信号DRCは、FIFO回路83にも供給される。但し、DLLオフモードが選択されている場合には、内部クロック信号LCLKが得られないため、その代わりに内部クロック信号ICLKが用いられる。電源端子16a,16bは、それぞれ電源電位VDD,VSSが供給される端子であり、内部電圧発生回路90に接続されている。内部電圧発生回路90は、各種内部電圧を生成する回路である。以上が本実施形態による半導体装置10の全体構成である。次に、モードレジスタ56に含まれる論理回路の具体的な回路構成について説明する。図5は、モードレジスタ56に含まれる論理回路のブロック図である。図5に示すように、モードレジスタ56には2つの論理回路100,200が含まれている。このうち論理回路100は、CASレイテンシCLの値をバイナリ形式で示す信号CLbと、オフセットレイテンシSRLの値をバイナリ形式で示す信号SRLbが入力される。信号CLbはビットA0~A3からなる4ビットの信号であり、レジスタ56aから出力される。信号SRLbはビットC0~C2からなる3ビットの信号であり、レジスタ56cから出力される。論理回路100は、これらの値をバイナリ形式のまま減算処理し、バイナリ形式の信号ULPCLbを生成する。バイナリ形式の信号ULPCLbは、E0~E3からなる4ビットの信号である。本発明においては、論理回路100を第1の論理回路と呼ぶことがある。また、信号ULPCLbを構成するビットE0~E3を第1の複数の制御信号と呼ぶことがある。論理回路200は、バイナリ形式の信号ULPCLbを受け、これをデコードすることによってデコード形式の信号ULPCLdを生成する。デコード形式の信号ULPCLdは、ULPCL4~ULPCL15からなる12ビットの信号であり、そのうちの1ビットのみが活性レベルとなる。活性レベルとなったビットは、オフセットされた調整レイテンシULPCLの値を示す。一例として、ビットULPCL10が活性化している場合、調整レイテンシULPCLの値が10であることを意味する。したがって、調整レイテンシULPCLの値は、4~15の範囲で選択される。本発明においては、論理回路200を第2の論理回路と呼ぶことがある。また、信号ULPCLdを構成するビットULPCL4~ULPCL15を第2の複数の制御信号と呼ぶことがある。図6は、ビットA0~A3が示すCASレイテンシCLの値及びビットC0~C2が示すオフセットレイテンシSRLの値を説明するための表である。図6に示すように、CASレイテンシCLの値は、ビットA0を最下位ビットとし、ビットA3を最上位ビットとしてバイナリ形式で示される。但し、ビットA0~A3の値が0001bである場合に、CASレイテンシCLの値は5を意味し、ビットA0~A3の値が1100bである場合に、CASレイテンシCLの値は16を意味する。つまり、通常のバイナリ信号とは表現する値が異なる点に注意が必要である。ビットA0~A3の値は、0001b=5~1100b=16までの値を取り、その他の値は無効な値となる。また、オフセットレイテンシSRLの値は、ビットC0を最下位ビットとし、ビットC2を最上位ビットとしてバイナリ形式で示される。但し、ビットC0~C2の値が000bである場合に、オフセットレイテンシSRLの値は1を意味し、ビットC0~C2の値が101bである場合に、オフセットレイテンシSRLの値は6を意味する。つまり、通常のバイナリ信号とは表現する値が異なる点に注意が必要である。ビットC0~C2の値は、000b=1~101b=6までの値を取り、その他の値は無効な値となる。そして、これらCASレイテンシCLの値とオフセットレイテンシSRLの値との組み合わせによって、最終的に得られる調整レイテンシULPCLの値が決まる。調整レイテンシULPCLの値はCL-SRLで与えられ、具体的な組み合わせは図6に示すとおりである。調整レイテンシULPCLの取り得る値は4~15の12種類である。図7は、論理回路100の回路図である。図7に示すように、論理回路100は、ビットA0とビットC0を論理合成することによってビットE0を生成する減算器110と、ビットA1とビットC1を論理合成することによってビットE1を生成する減算器120と、ビットA2とビットC2を論理合成することによってビットE2を生成する減算器130とを備えている。減算器110は、ビットA0とビットC0を受ける排他的論理和ゲート回路EXOR1を含み、その出力がビットE0として用いられる。これにより、ビットA0とビットC0の論理レベルが一致すればビットE0の論理レベルは0となる。逆に、ビットA0とビットC0の論理レベルが不一致であればビットE0の論理レベルは1となる。特に、ビットA0の論理レベルが0であり、且つ、ビットC0の論理レベルが1である場合には、減算によってマイナスが生じることから、ボロービットBRW0がハイレベルとなる。ボロービットBRW0は上位の減算器120に供給される。減算器120は、ビットC1とボロービットBRW0を受ける排他的論理和ゲート回路EXOR2と、ビットA1と排他的論理和ゲート回路EXOR2の出力を受ける排他的論理和ゲート回路EXOR3を含んでおり、排他的論理和ゲート回路EXOR3の出力がビットE1として用いられる。これにより、ボロービットBRW0がローレベルである場合、ビットA1とビットC1の論理レベルが一致すればビットE1の論理レベルは0となり、ビットA1とビットC1の論理レベルが不一致であればビットE1の論理レベルは1となる。これに対し、ボロービットBRW0がハイレベルである場合には、ビットC1が排他的論理和ゲート回路EXOR2によって反転されるため、得られるビットE1の値は上記と逆になる。また、減算によってマイナスが生じる場合には、ボロービットBRW1がハイレベルとなる。ボロービットBRW1はさらに上位の減算器130に供給される。減算器130は、基本的に減算器120と同じ回路構成を有しており、ビットC2とボロービットBRW1を受ける排他的論理和ゲート回路EXOR4と、ビットA2と排他的論理和ゲート回路EXOR4の出力を受ける排他的論理和ゲート回路EXOR5を含む。排他的論理和ゲート回路EXOR5の出力がビットE2として用いられる。これにより、ボロービットBRW1がローレベルである場合、ビットA2とビットC2の論理レベルが一致すればビットE2の論理レベルは0となり、ビットA2とビットC2の論理レベルが不一致であればビットE2の論理レベルは1となる。これに対し、ボロービットBRW1がハイレベルである場合には、ビットC2が排他的論理和ゲート回路EXOR4によって反転されるため、得られるビットE2の値は上記と逆になる。また、減算によってマイナスが生じる場合には、ボロービットBRW2がハイレベルとなる。ボロービットBRW2及びビットA3は、排他的論理和ゲート回路EXOR6に供給される。これにより、ボロービットBRW2がローレベルであれば、ビットE3の論理レベルはビットA3と一致し、ボロービットBRW2がハイレベルであれば、ビットE3の論理レベルはビットA3の反転レベルと一致する。以上の構成により、CL-SRLの演算がバイナリ形式のまま実行される。したがって、得られる信号ULPCLbもバイナリ形式の信号である。バイナリ形式の信号ULPCLbは、次段の論理回路200に供給される。図8は、論理回路200の回路図である。図8に示すように、論理回路200はいわゆるデコーダ回路であり、バイナリ形式の信号ULPCLbをデコード形式の信号ULPCLdに変換する役割を果たす。バイナリ形式の信号ULPCLbは4ビット構成であり、したがって最大で16通りの数値を表現可能であるが、上述の通り、調整レイテンシULPCLの取り得る値は12種類であるため、信号ULPCLbの取り得ない値に対応する回路部分は削除されている。これにより、バイナリ形式の信号ULPCLbが論理回路200に供給されると、デコード形式の信号ULPCLdを構成する12ビットの信号ULPCL4~ULPCL15の1ビットのみが活性レベルとなる。図9は、CASレイテンシCLの取り得る値とオフセットレイテンシSRLの取り得る値の全ての組み合わせを網羅した真理値表である。図9に示すように、CASレイテンシCLの取り得る値とオフセットレイテンシSRLの取り得る値の全ての組み合わせは、全部で57パターン存在する。しかしながら、本実施形態においては、論理回路100において予め減算処理を行ってから、論理回路200でデコードしているため、調整レイテンシULPCLを特定するための信号ULPCL4~ULPCL15を比較的簡単な回路構成で得ることが可能となる。このようにして得られた信号ULPCL4~ULPCL15は、図2に示したレイテンシカウンタ55に供給される。そして、DLLオフモードが選択されている場合、レイテンシカウンタ55は、信号ULPCL4~ULPCL15のうち活性化しているビットに応じてリードコマンドMDRDTを遅延させ、出力制御信号DRCとして出力する。例えば、信号ULPCL10が活性化している場合は、内部クロック信号ICLKに同期してリードコマンドMDRDTを10クロックサイクルだけ遅延させ、これを出力制御信号DRCとして出力する。これにより、データ入出力端子14からは、調整レイテンシULPCLの値に応じたタイミングでリードデータDQの出力が開始される。図10は、本発明者が本発明に至る前に考えたプロトタイプによる論理回路のブロック図である。図10に示す例では、CASレイテンシCLの値を示すバイナリ形式の信号CLbをデコードするデコーダ300と、オフセットレイテンシSRLの値を示すバイナリ形式の信号SRLbをデコードするデコーダ400とを備えている。デコーダ300,400から出力されるデコード形式の信号CLd,SRLdは論理回路500に供給され、減算処理が行われる。図11は、図10のデコーダ300の回路図である。図11に示すように、デコーダ300は、ビットA0~A3からなる4ビットの信号CLbをデコードし、デコード形式の信号CLdを構成する12ビットの信号CL5~CL16のいずれか1ビットを活性化させる。上述の通り、CASレイテンシCLの取り得る値は12種類であるため、信号CLbの取り得ない値に対応する回路部分は削除されている。図12は、図10のデコーダ400の回路図である。図12に示すように、デコーダ400は、ビットC0~C2からなる3ビットの信号SRLbをデコードし、デコード形式の信号SRLdを構成する6ビットの信号SRL1~SRL6のいずれか1ビットを活性化させる。上述の通り、オフセットレイテンシSRLの取り得る値は6種類であるため、信号SRLの取り得ない値に対応する回路部分は削除されている。図13は、図10の論理回路500の回路図である。図13に示すように、論理回路500はCASレイテンシCLの取り得る値とオフセットレイテンシSRLの取り得る値の全ての組み合わせに対応するNANDゲート回路を備えている。したがって、必要なNANDゲート回路の数は57個となる。さらに、これら57個のNANDゲート回路からの出力を集約するためのNANDゲート回路も必要となるため、比較的回路規模が大きくなる。これに対し、上述した本実施形態による半導体装置10では、比較的簡単な回路構成で調整レイテンシULPCLを得ることが可能となる。図14は、本実施形態による半導体装置10の動作を説明するためのタイミング図である。図14において、領域Xに表示しているのはDLLオンモードが選択されている場合の動作であり、領域Y,Zに表示しているのはDLLオフモードが選択されている場合の動作である。このうち、領域Yに表示しているのはオフセットレイテンシを利用しない場合の動作であり、領域Zに表示しているのはオフセットレイテンシを利用する場合の動作である。また、いずれの動作においてもCASレイテンシCLの値は11に設定されている。図14に示す例では、外部クロック信号CKのクロックエッジt0に同期してリードコマンドが発行されている。このため、DLLオンモードが選択されている場合には、外部クロック信号CKのクロックエッジt11に正確に同期して最初のリードデータDQの出力が開始される。したがって、同じモジュール基板に複数の半導体装置10が搭載されている場合であっても、各半導体装置10から出力されるリードデータDQの出力タイミングは同時となる。図14においてChipA~ChipCと表記しているのは、同じモジュール基板に搭載された個々の半導体装置10を指している。これに対し、DLLオフモードが選択されている場合には、位相制御された内部クロック信号LCLKが得られないため、最初のリードデータDQの出力が開始されるタイミングは、外部クロック信号CKに対して非同期となる。この場合、内部クロック信号LCLKの代わりに内部クロック信号ICLKに同期した動作が行われるが、内部クロック信号ICLKは外部クロック信号CKに対して位相が進められていないため、リードデータDQの出力タイミングはDLLオンモードが選択されている場合と比べて遅くなる。この点を考慮して、領域Yに示すように、DLLオフモードが選択されている場合には、設定されたCASレイテンシCLの値を1だけマイナスし、外部クロック信号CKのクロックエッジt10にてリードデータDQの出力動作を開始する。しかしながら、リードデータDQの出力動作を開始してから実際にリードデータDQが出力されるまでには、ある程度の時間が必要である。しかも、この時間は、製造条件のばらつき、環境温度、動作電圧などの影響を受けるため、同じモジュール基板に複数の半導体装置10が搭載されている場合、各半導体装置10から実際にリードデータDQが出力されるタイミングは、互いに一致しない。図14の領域Yに示す例では、ChipBが最も早くリードデータDQを出力し、ChipCが最も遅くリードデータDQを出力している。このように、DLLオフモードが選択されている場合、リードデータDQの出力タイミングは外部クロック信号CKに対して非同期となる。但し、DLL回路23が非活性化されるため、消費電力を削減することが可能となる。この場合、半導体装置10に接続されたコントローラは、データストローブ信号DQS,/DQSを用いてリードデータのラッチを行う。DLLオフモードが選択されている場合におけるリードデータDQの出力タイミングのばらつきは、オフセットレイテンシを利用することによって軽減することが可能である。つまり、領域Zに表示しているように、最も早くリードデータDQを出力するChipBについてはオフセットレイテンシSRLを1に設定し、次にリードデータDQを出力するChipAについてはオフセットレイテンシSRLを2に設定し、最も遅くリードデータDQを出力するChipCについてはオフセットレイテンシSRLを3に設定すれば、ChipA~ChipCは、それぞれ外部クロック信号CKのクロックエッジt9,t10,t8にてリードデータDQの出力動作を開始することになる。その結果、実際にリードデータDQの出力が開始されるタイミング差が縮小されるため、DLL回路23を非活性化しつつ、DLLオンモードが選択されている場合に近い動作を実現することが可能となる。各半導体装置10のオフセットレイテンシSRLをどの値に設定するかは、イニシャライズ時に行うライトレベリング動作によって判定すればよい。ライトレベリング動作は、図14の領域Yに示すリード動作を実行し、どのタイミングでコントローラにリードデータDQが届いたか測定する動作である。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、CASレイテンシCLにオフセットを与える場合を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、CASライトレイテンシCWLにオフセットを与える場合にも本発明の適用が可能である。さらには、ODTレイテンシにオフセットを与える場合にも本発明の適用が可能である。ODTレイテンシとは、コマンド端子12eにオンダイターミネーション信号ODTが供給された後、データ入出力端子のインピーダンスを変化させるまでの期間を示すクロックサイクル数である。例えば、本願のモードレジスタとしては、揮発性の回路、不揮発性の回路、及びそれらの混合回路のいずれを用いても構わない。また、DLL回路を用いて外部クロックに対する内部クロックの位相を制御したが、例えばPLL回路のような他の位相制御手段を採用しても構わない。本発明においては、DLL回路やPLL回路のようにクロック信号を制御する回路をクロック回路と呼ぶことがある。本願の技術思想は、データ通信に限られず信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理ゲート回路を構成するトランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内の一部にバイポーラ型トランジスタを用いても構わない。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本発明による半導体装置は、さらに下記の特徴を有する。[付記1]基準レイテンシの値をバイナリ形式で示す第1の複数のビットを格納する第1のレジスタと、オフセットレイテンシの値をバイナリ形式で示す第2の複数のビットを格納する第2のレジスタと、動作モードが設定される第3のレジスタと、前記基準レイテンシの値から前記オフセットレイテンシの値を減算することによって、調整レイテンシの値をバイナリ形式で示す第1の複数の制御信号を生成する第1の論理回路と、前記第1の複数の制御信号をデコードすることによって、前記調整レイテンシの値をデコード形式で示す第2の複数の制御信号を生成する第2の論理回路と、前記第3のレジスタに第1の動作モードが設定されている場合には、前記調整レイテンシの値に応じて第1の内部クロック信号に同期したカウント動作を行い、前記第3のレジスタに第2の動作モードが設定されている場合には、前記基準レイテンシの値に応じて第2の内部クロック信号に同期したカウント動作を行う、レイテンシカウンタ回路と、を備える半導体装置。[付記2]前記第1の内部クロック信号は外部から供給される外部クロック信号に対して位相制御されておらず、前記第2の内部クロック信号は前記外部クロック信号に対して位相制御されている、付記1に記載の半導体装置。[付記3]前記第1の内部クロック信号を生成するタイミング発生回路と、前記第2の内部クロック信号を生成するDLL回路と、をさらに備え、前記第3のレジスタに前記第1の動作モードが設定されている場合には、前記DLL回路が非活性化される、付記2に記載の半導体装置。[付記4]前記第3のレジスタに前記第1及び第2の動作モードのいずれが設定されている場合であっても、前記タイミング発生回路が活性化される、付記3に記載の半導体装置。[付記5]前記第1の複数のビットはアドレス端子を介して外部から供給され、前記第2の複数のビットはデータ入出力端子を介して外部から供給される、付記1乃至4のいずれかに記載の半導体装置。[付記6]前記第3のレジスタに設定される動作モードを示す信号は、前記アドレス端子を介して外部から供給される、付記5に記載の半導体装置。"