半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成するゲートパターン形成段階と、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する金属層形成段階と、前記絶縁層が露出するまで前記金属層を除去する金属層除去段階と、前記金属層をあらかじめ設定された目標の深さでエッチバックするエッチバック段階と、を含むことを特徴とする半導体装置の製造方法。前記絶縁層除去段階または前記金属層除去段階は、化学的機械的研磨法ChemicalMechanicalPolishingを利用して行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項1または4に記載の半導体装置の製造方法。前記ゲートパターン形成段階の後に、前記ゲートパターン両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項1に記載の半導体装置の製造方法。第1トランジスタ領域および第2トランジスタ領域を含む半導体基板を提供する基板提供段階と、前記第1トランジスタ領域の前記半導体基板上に第1ゲート絶縁膜および第2犠牲ゲート電極を含む第1ゲートパターンを形成し、前記第2トランジスタ領域の前記半導体基板上に第2ゲート絶縁膜および第2犠牲ゲート電極を含む第2ゲートパターンを形成するゲートパターン形成段階と、前記半導体基板、前記第1ゲートパターン、および第2ゲートパターン上にエッチング停止層および絶縁層を形成するエッチング停止層および絶縁層形成段階と、前記エッチング停止層が露出するまで前記絶縁層を除去する絶縁層除去段階と、前記第1犠牲ゲート電極および第2犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックするエッチング停止層エッチバック段階と、前記第1犠牲ゲート電極を除去し、結果物の全体構造の上面に第1金属層を形成する第1金属層形成段階と、前記絶縁層が露出するまで前記第1金属層を除去する第1金属層除去段階と、前記第2犠牲ゲート電極を除去し、結果物の全体構造の上面に第2金属層を形成する第2金属層形成段階と、前記絶縁層が露出するまで前記第2金属層を除去する第2金属層除去段階と、前記第1金属層をあらかじめ設定された目標の深さでエッチバックする第1金属層エッチバック段階と、を含むことを特徴とする半導体装置の製造方法。前記絶縁層除去段階、前記第1金属層除去段階、および前記第2金属層除去段階のうち少なくとも一つは、化学的機械的研磨法ChemicalMechanicalPolishingを利用して行われることを特徴とする請求項8に記載の半導体装置の製造方法。前記エッチング停止層は、シリコン窒化物を含み、前記絶縁層は、シリコン酸化物を含むことを特徴とする請求項8に記載の半導体装置の製造方法。前記ゲート絶縁膜は、シリコン酸化物より高い誘電率を有する高誘電率の誘電体を含むことを特徴とする請求項8に記載の半導体装置の製造方法。前記犠牲ゲート電極はポリシリコンを含むことを特徴とする請求項8または11に記載の半導体装置の製造方法。前記ゲートパターン形成段階の後に、前記第1ゲートパターンおよび前記第2ゲートパターンのうち少なくとも一つのゲートパターンの両側の前記半導体基板上にエピタキシャル成長工程によりシリコン合金を含むエピタキシャル層を形成するエピタキシャル層形成段階をさらに含むことを特徴とする請求項8に記載の半導体装置の製造方法。前記第1金属層エッチバック段階は、前記絶縁層を前記目標と同じ深さでエッチバックすることを特徴とする請求項8に記載の半導体装置の製造方法。前記第1トランジスタ領域がNMOSトランジスタ領域である場合、前記第2トランジスタ領域はPMOSトランジスタ領域であるか、または前記第1トランジスタ領域がPMOSトランジスタ領域である場合、前記第2トランジスタ領域はNMOSトランジスタ領域であることを特徴とする請求項8に記載の半導体装置の製造方法。本発明が解決しようとする課題は、置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供するものである。本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。上述した課題を解決するための本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、半導体基板およびゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、犠牲ゲート電極を除去し結果物の全体構造の上面に金属層を形成する段階、絶縁層が露出するまで金属層を除去する段階、および金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。また、上述した課題を解決するための本発明による半導体装置の製造方法は、第1トランジスタ領域および第2トランジスタ領域を含む半導体基板を提供する段階、第1トランジスタ領域および第2トランジスタ領域の半導体基板上に各々第1ゲート絶縁膜および第2犠牲ゲート電極を含む第1ゲートパターンと第2ゲート絶縁膜および第2犠牲ゲート電極を含む第2ゲートパターンとを形成する段階、半導体基板、第1ゲートパターン、および第2ゲートパターン上にエッチング停止層および絶縁層を形成する段階、エッチング停止層が露出するまで絶縁層を除去する段階、第1犠牲ゲート電極および第2犠牲ゲート電極が露出するまでエッチング停止層をエッチバックする段階、第1犠牲ゲート電極を除去し、結果物の全体構造の上面に第1金属層を形成する段階、絶縁層が露出するまで第1金属層を除去する段階、第2犠牲ゲート電極を除去し、結果物の全体構造の上面に第2金属層を形成する段階、絶縁層が露出されるときまで第2金属層を除去する段階、および第1金属層をあらかじめ設定された目標の深さでエッチバックする段階を含む。本発明のその他具体的な内容は詳細な説明および図面に含まれている。本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指す。一つの素子が、他の素子と接続されたまたはカップリングされたと参照されるときは、他の素子と直接連結またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と直接接続されたまたは直接カップリングされたと参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。および/またはは、言及されたアイテムの各々および一つ以上のすべての組合せを含む。第1、第2等が、多様な素子、構成要素および/またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および/またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第1素子、第1構成要素、または第1セクションは、本発明の技術的思想内で第2素子、第2構成要素、または第2セクションであり得ることはもちろんである。本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される含むcomprisesおよび/または含むcomprisingは、言及した構成要素、段階、動作、および/または素子は、一つ以上の他の構成要素、段階、動作、および/または素子の存在または追加を排除しない。他に定義されなければ、本明細書で使用されるすべての用語技術および科学的用語を含むは、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。一実施形態本発明の実施形態による半導体装置は以下の図を参照することによってよく理解できるであろう。図1A~図1Mは、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図1Aを参照すると、NMOS領域とPMOS領域を有する基板100内に素子分離膜110とp型ウェル103nおよびn型ウェル103pを形成し、NMOS領域およびPMOS領域それぞれの基板100上にゲート絶縁膜121n、121p、犠牲金属層123n、123p、犠牲ゲート電極125n、125p、ゲートハードマスク127n、127p、およびゲートスペーサ129n、129pを含むゲートパターン120n、120pを形成する。具体的には、基板100はSiなどの半導体材料からなるバルク基板であるかまたはSOI基板であってもよい。素子分離膜110は、基板100の活性領域を定義するためのものであって、例えばSTI工程を利用して形成されてもよい。NMOS領域の基板100内に形成されるp型ウェル103nは、フォトレジストパターンなどを利用してNMOS領域を露出させた状態で基板100内にp型不純物、例えばホウ素のイオン注入工程により形成されてもよく、PMOS領域の基板100内に形成されるn型ウェル103pはフォトレジストパターンなどを利用してPMOS領域を露出させた状態で基板100内にn型不純物、例えばリンまたはヒ素のイオン注入工程により形成されてもよい。ゲートパターン120n、120pは、基板100上にゲート絶縁膜121n、121p、犠牲金属層123n、123p、犠牲ゲート電極125n、125pおよびゲートハードマスク127n、127pを各々成す物質を順次に形成した後、この物質をパターニングすることによってゲート絶縁膜121n、121p、犠牲金属層123n、123p、犠牲ゲート電極125n、125pおよびゲートハードマスク127n、127pが順次に積層された構造物を形成し、この積層構造物の両側壁にゲートスペーサ129n、129pを形成する一連の過程によって形成される。ここで、ゲート絶縁膜121n、121pは、シリコン酸化物より誘電率が高い高誘電率の誘電体で形成されてもよいがこれに限定されるものではなく、シリコン酸化物で形成されてもよい。高誘電率の誘電体は、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、または鉛亜鉛ニオブ酸塩を含む。このようなゲート絶縁膜121n、121pは、蒸着方式、例えば、化学気相成長法ChemicalVaporDeposition、物理気相成長法PhysicalVaporDeposition、または原子層堆積法AtomicLayerDepositionを利用して形成されてもよく、例えば60Å以下の厚さを有する。犠牲金属層123n、123pは、自身の上面に置かれた材料と反応せず、高温に耐えられる金属物質、例えば、チタン窒化物で形成されてもよい。犠牲金属層123n、123pは、スパッタリング法または原子層堆積法により形成されてもよい。犠牲ゲート電極125n、125pは、ポリシリコンでなされてもよく、蒸着方式を利用して形成されてもよく、例えば500~2000Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。このような犠牲ゲート電極125n、125pは、あとで金属ゲート電極に置換される。ゲートハードマスク127n、127pは、シリコン窒化物で成されてもよく、例えば100~1000Åの厚さを有してもよいが、このような数値は例示的に提示されたものであり、本発明の技術的思想を限定するものではない。ゲートスペーサ129n、129pは、ゲート絶縁膜121n、121p、犠牲金属層123n、123p、犠牲ゲート電極125n、125pおよびゲートハードマスク127n、127pが順次に積層された構造物、および基板100の全面上にゲートスペーサ129n、129pを成す絶縁物質を実質的に同一の厚さで蒸着した後、この絶縁物質を異方性エッチングすることによって形成されることができる。このようなゲートスペーサ129n、129pはシリコン窒化物で形成されてもよい。本図面には図示していないが、ゲートパターン120n、120pを形成した後、ゲートパターン120n、120p両側の基板100内に図示しない低濃度ソース/ドレーン領域を形成してもよい。低濃度ソース/ドレーン領域はNMOS領域にはn型不純物、例えばリンまたはヒ素をイオン注入して、PMOS領域にはp型不純物、例えばホウ素をイオン注入した後、適切なアニーリング段階を実行することによって形成されることができる。続いて、図1Bを参照すると、PMOS領域のゲートパターン120p両側の基板100を所定の深さでエッチングして第1トレンチT1を形成する。具体的には、NMOS領域を絶縁物質やフォトレジストパターンで覆い、PMOS領域を露出させた状態で基板100を等方性エッチングまたは異方性エッチングすることによって第1トレンチT1を形成する。このような第1トレンチT1は後述するエピタキシャル層を形成するためのものであって、第1トレンチT1の様々なサイズ深さ、幅または図1Bの断面図に垂直する方向の幅はPMOS素子の動作を考慮して調節することができる。続いて、図1Cを参照すると、第1トレンチT1内にシリコン合金を含むエピタキシャル層107を形成する。具体的には、NMOS領域を絶縁物質などで覆い、PMOS領域を露出させた状態で第1トレンチT1の内表面に対し、プレクリーニングを行った後、エピタキシャル成長工程を利用してシリコン合金を含むエピタキシャル層107を形成する。エピタキシャル成長工程を利用すれば露出された基板100領域でのみ選択的にエピタキシャル層107が成長するからPMOS領域のゲートパターン120pは保護される。シリコン合金を含むエピタキシャル層107は例えばシリコンゲルマニウム層であってもよい。また、エピタキシャル層107は高濃度のp型不純物、例えばホウ素がドーピングされた層であってもよく、これはエピタキシャル層107を成長させながらp型不純物を同時にinsituドーピングするか、またはドーピングされないエピタキシャル層107を成長させた後、p型不純物をドーピングする方式によって形成されてもよい。ここで、高濃度とは、前述した低濃度ソース/ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。このようにPMOS領域の第1トレンチT1内にシリコン合金を含むエピタキシャル層107を形成する理由は、PMOS素子のチャネル領域にストレスを与え、圧縮変形を誘発することによってPMOS素子の動作特性を改善するためである。このとき、エピタキシャル成長工程の特性から、エピタキシャル層107の表面は基板100の表面よりは上にあり、犠牲ゲート電極125pの表面より若干低い程度の高さに位置する。例えば、エピタキシャル層107の表面の高さと犠牲ゲート電極125pの表面の高さとの差は1000Å以下であってもよい。本図面には図示していないが、エピタキシャル層107の形成段階前または形成段階後において、NMOS領域のみを露出させた状態でNMOS領域のゲートパターン120n両側に高濃度のn型不純物、例えばリンまたはヒ素をイオン注入して適切なアニーリング段階を行うことによって図示しない高濃度のソース/ドレーン領域を形成することができる。ここで、高濃度とは、前述したように低濃度ソース/ドレーン領域の濃度に比べて相対的に濃度が高いことを意味する。また、本図面には図示していないが、NMOS領域のソース/ドレーン領域上面またはPMOS領域のソース/ドレーン領域の上面、すなわち、エピタキシャル層107の上面にシリサイド層をさらに形成してもよい。続いて、図1Dを参照すると、図1Aから図1Cまでの工程により形成された結果物の全面にエッチング停止層130を形成し、エッチング停止層130の上面に第1絶縁層140を形成する。エッチング停止層130は、ゲートハードマスク127n、127pおよび/またはゲートスペーサ129n、129pと同一の物質、例えば、シリコン窒化物で形成されてもよく、蒸着工程、例えば、化学気相成長法を利用して形成されてもよい。第1絶縁層140は、エッチング停止層130と異なる絶縁物質、例えば、シリコン酸化物で形成されてもよく、蒸着工程、例えば、高密度プラズマ蒸着工程により形成されてもよい。続いて、置換ゲート工程、すなわち、犠牲ゲート電極125n、125pを金属ゲート電極に置換させるため、犠牲ゲート電極125n、125pを露出させる工程を行う。置換ゲート工程は以下の図1Eおよび図1Fの2段階の工程により行われる。すなわち、図1Eを参照すると、第1絶縁層140を研磨する。このとき、第1エッチング停止層130の上面で研磨が停止するようにする。第1絶縁層140の研磨は化学的機械的研磨法ChemicalMechanicalPolishingによって行われることができる。このように第1エッチング停止層130の上面で研磨が停止するようにすることは次のような理由があるからである。前述したようにエピタキシャル層107の表面の高さと犠牲ゲート電極125pの表面の高さとの差は、1000Å以下程度であるため、犠牲ゲート電極125n、125pを露出させるために犠牲ゲート電極125n、125pが露出するまで研磨を行えば、過度の研磨によってPMOS領域のエピタキシャル層107にまでアタックattackが加えられる可能性がある。したがって、エピタキシャル層107にアタックが加えられることを防止するため、先に第1エッチング停止層130で研磨を停止させる。続いて、図1Fを参照すると、エッチング停止層130とエッチング停止層130の下にあるゲートハードマスク127n、127pおよびゲートスペーサ129n、129pをエッチバックすることによって犠牲ゲート電極125n、125pを露出させる。すなわち、第1エッチング停止層130で第1絶縁層140の研磨を先に停止し、犠牲ゲート電極125n、125pの上面に残っている物質はエッチバックにより除去する。ここで、エッチング停止層130、ゲートハードマスク127n、127pおよびゲートスペーサ129n、129pは前述したように同一の物質、例えば、シリコン窒化物で成され得るため、エッチング停止層130、ゲートハードマスク127n、127pおよびゲートスペーサ129n、129pに対するエッチバック工程は一つのステップとして行われてもよい。このようなエッチバック工程の結果、犠牲ゲート電極125n、125pの両側壁のゲートスペーサ129n、129pおよびエッチング停止層130が過度にエッチングされ、凹状の陥没部Wが形成される。陥没部Wの形成によって不良が発生する。これについての詳細な説明は後述する。続いて、図1Gを参照すると、NMOS領域の犠牲ゲート電極125nおよび犠牲ゲート電極125nの下にある犠牲金属層123nを除去する。これにより、ゲートスペーサ129nとゲート絶縁膜121nとによって区画されるトレンチTnが形成される。犠牲ゲート電極125nおよび犠牲金属層123nの除去は、NMOS領域を露出させた状態で湿式エッチングまたは乾式エッチングによって行われてもよい。例えば、湿式エッチングを利用する場合、水酸化物を含む水溶液に犠牲ゲート電極125nおよび犠牲金属層123nを露出させることによって犠牲ゲート電極125nおよび犠牲金属層123nを除去することができる。本実施形態では、犠牲金属層123nまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層123nを除去せずゲート絶縁膜121n上に残留するようにすることもできる。続いて、図1Hを参照すると、図1Aから図1Gまでの工程により形成された結果物の上面にトレンチTnを埋める厚さで第1金属層150nを形成する。ここで、第1金属層150nはNMOS領域のゲート電極を形成するためのものであって、例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第1金属層150nは、アルミニウム-チタンの合金からなる単一層であってもよいが、本発明がこれに限定されるものではない。このような第1金属層150nは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。続いて、図1Iを参照すると、第1金属層150nを研磨する。このとき、第1絶縁層140の上面で研磨が停止するようにする。すなわち、第1絶縁層140が前述したエッチング停止層130と同一の役割を果たす。この工程の結果、第1トレンチTnの内部に第1金属層150nが残留するようになり、これを第1金属ゲート電極160nとする。すなわち、前述したように犠牲ゲート電極125nが第1金属ゲート電極160nに置換される。このような第1金属層150nの研磨は化学的機械的研磨法によって行われることができる。このとき、前述した図1Fのエッチバック工程により生成された陥没部Wの底面は、第1絶縁層140の上面に比べて低いため、第1絶縁層140をエッチング停止層として第1金属層150nを研磨する場合、陥没部Wに第1金属層150nと同じ金属物質が残留する図1Iの丸表示部分参照。続いて、図1Jを参照すると、PMOS領域の犠牲ゲート電極125pおよび犠牲ゲート電極125pの下にある犠牲金属層123pを除去する。これにより、ゲートスペーサ129pとゲート絶縁膜121pとによって区画されるトレンチTpが形成される。犠牲ゲート電極125pおよび犠牲金属層123pの除去方法は、PMOS領域を露出させた状態で行われる以外にはNMOS領域の犠牲ゲート電極125nおよび犠牲金属層123nの除去方法と実質的に同様であってもよい。すなわち、湿式エッチングや乾式エッチングを利用して除去することができる。本実施形態では、犠牲金属層123pまで除去する場合を図示しているが、本発明がこれに限定されるものではなく、犠牲金属層123pを除去せずゲート絶縁膜121p上に残留するようにすることもできる。続いて、図1Kを参照すると、図1Jの工程により形成された結果物の全体構造の上面にトレンチTpを埋める厚さで第2金属層150pを形成する。ここで、第2金属層150pは、PMOS領域のゲート電極を形成するためのものであって、前述した第1金属層150nと同一の物質であるかまたは異なる物質であってもよい。第2金属層150pは例えば、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、およびこれらの合金を含む単一層または多重層で形成されてもよい。本実施形態では第2金属層150pはチタン窒化物とアルミニウム-チタン合金が積層された二重層であってもよいが、本発明がこれに限定されるものではない。このような第2金属層150pは、蒸着工程、例えば、化学気相成長法、物理気相成長法、原子層堆積法またはスパッタリング法によって形成されてもよい。続いて、図1Lを参照すると、第2金属層150pを研磨する。このとき、第1絶縁層140の上面で研磨が停止するようにする。すなわち、第1絶縁層140が前述したエッチング停止層130と同一の役割を果たす。この結果、第2トレンチTpの内部に第2金属層150pが残留するようになり、これを第2金属ゲート電極160pとする。すなわち、前述したように犠牲ゲート電極125pが第2金属ゲート電極160pに置換される。このような第2金属層150pの研磨は化学的機械的研磨法によって行われることができる。このような図1Lの工程により形成された構造物を調べれば、NMOS領域に第1金属ゲート電極160nが形成され、PMOS領域に第2金属ゲート電極160pが形成され、所望する素子すなわち、金属ゲート電極を有するCMOS素子を得ることができる。さらに、PMOS領域とNMOS領域で互いに異なる物質からなる金属ゲート電極を得ることもできる。一方、このように第1金属ゲート電極160nおよび第2金属ゲート電極160pを有するCMOS素子を形成した後、後述するようにコンタクト形成工程をさらに行うことができる。コンタクトは要求される部分、例えば、PMOS領域のソース/ドレーン領域であるエピタキシャル層107やNMOS領域のソース/ドレーン領域と連結するように形成されてもよい。コンタクトが連結される部分は具現しようとする半導体装置によって異なる。しかし、前述したように陥没部Wに金属物質が残留しているため図1Lの丸表示参照、このようなコンタクトと陥没部Wの金属物質の間にブリッジbridgeが発生するようになり、これにより第1金属ゲート電極160nおよび/または第2金属ゲート電極160pとコンタクトとが電気的にショートする不良が発生する。図2の写真には、金属ゲート電極とコンタクトとの間にブリッジが形成されていることが示されている。したがって、図1Lの工程後に、以下の図1Mの工程を追加して行わなければならない。続いて、図1Mを参照すると、第1金属ゲート電極160nを所定の目標の深さでエッチバックすることによって陥没部Wに残留する金属物質を除去する。本実施形態ではこのような陥没部Wに第1金属ゲート電極160nと同一の金属物質が残留しているため、第1金属ゲート電極160nに対してエッチバックを行う。このようなエッチバック工程では、陥没部Wに残留する金属物質を除去できる程度の深さ、例えば、100Å以下の深さを目標としてエッチバックを行うことができる。第1金属ゲート電極160nが前述したようにアルミニウム-チタン合金で形成される場合、すなわち、陥没部Wに残留する金属物質がアルミニウム-チタンの合金である場合には、例えばCl2またはBCl3のエッチングガスを利用し、エッチバックを行うことができるが、本発明がこれに限定されるものではなく、陥没部Wに残留する金属物質を考慮してエッチングガスは多様に変形されてもよい。上述したような第1金属ゲート電極160nのエッチバックに加え、同じ深さで第1絶縁層140に対するエッチバックを行うこともできる。第1絶縁層140が例えばシリコン酸化物で形成される場合には、例えばCF系列のエッチングガスを利用してエッチバックを行うことができる。このように第1絶縁層140に対するエッチバックを行う理由は図1Mでの工程の結果、生成される構造物の表面を平坦化して後続工程を容易にするためである。このようなエッチバック工程の結果、陥没部Wに残留する金属物質が除去されるため、後述するようにコンタクト形成工程を行っても金属ゲート電極とブリッジが発生するなどの不良が発生する余地がない。続いて、本図面には図示していないが、コンタクト形成工程を行う。具体的には、図1Mの工程の結果として形成された構造物の上部に図示しない第2絶縁層を形成し、第2絶縁層、第1絶縁層140およびエッチング停止層130を選択的にエッチングし、所望する領域、例えば、NMOS領域のソース/ドレーン領域またはPMOS領域のエピタキシャル層107を露出させるコンタクトホールを形成する。続いて、このコンタクトホールに導電物質を埋めることによってNMOS領域のソース/ドレーン領域またはPMOS領域のエピタキシャル層107に連結されるコンタクトを形成する。本実施形態では半導体装置の一例としてCMOS素子を製造する方法について説明するが、本発明がこれに限定されるものではなく、本発明は置換ゲート工程を利用するすべての半導体装置に製造方法に適用されてもよい。また、本実施形態ではPMOS領域のソース/ドレーン領域にエピタキシャル層を成長させたが、本発明がこれに限定されるものではなく、NMOS領域にもエピタキシャル層を成長させるか、またはNMOS領域およびPMOS領域すべてにエピタキシャル層を成長させなくてもよい。またはNMOS領域またはPMOS領域にトレンチを形成しない状態でエピタキシャル層を成長させてもよい。また、本実施形態では第1金属ゲート電極160nを先に形成して第2金属ゲート電極160pを後に形成したが、本発明がこれに限定されるものではなく、その順序は変わってもよい。さらに、第1金属ゲート電極160nと第2金属ゲート電極160pとが同一の物質からなる場合には同時に形成されてもよい。すなわち、トレンチTn、Tpを同時に形成し、このトレンチTn、Tpを同時に埋める金属層を形成することもできる。以上、添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。