増幅部およびバイアス制御部を有する高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備してなる高周波回路であって、前記高周波電力増幅回路の前記増幅部を構成する増幅トランジスタの増幅ゲインは、前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされ、前記プロセスモニタ回路は、第1素子特性検出部と第2素子特性検出部と電圧比較器とを含み、前記第1素子特性検出部の第1レプリカトランジスタと前記第2素子特性検出部の第2レプリカトランジスタと前記増幅部の前記増幅トランジスタとは、同一の半導体製造プロセスによって形成されたものであり、前記第1素子特性検出部は、前記第1レプリカトランジスタの第1出力電流を第1検出電圧に変換して、前記第2素子特性検出部は、前記第2レプリカトランジスタの第2出力電流を第2検出電圧に変換して、前記電圧比較器は前記第1検出電圧と前記第2検出電圧とを比較して、前記電圧比較器の比較出力信号は前記サーチ制御部に供給され、前記サーチ制御部は、前記クロック生成部から生成されるクロック信号と前記電圧比較器の前記比較出力信号とに応答して、所定のサーチアルゴリズムに従って前記第1検出電圧と前記第2検出電圧との差を最小とするためのマルチビットのデジタル誤差補償値を生成するものであり、前記所定のサーチアルゴリズムに従って前記サーチ制御部に最終的に格納される前記デジタル誤差補償値に応答して、前記第2素子特性検出部と前記バイアス制御部とがフィードバック制御されることを特徴とする高周波回路。請求項1において、前記高周波電力増幅回路を形成するための半導体製造プロセスの変動が実質的に無視することが可能な理想的な状態では、前記第1素子特性検出部の前記第1検出電圧と前記第2素子特性検出部の前記第2検出電圧とは実質的に同一の電圧レベルに設定されることを特徴とする高周波回路。請求項2において、前記理想的な状態では、前記第1レプリカトランジスタの前記第1出力電流よりも前記第2レプリカトランジスタの前記第2出力電流が大きな電流値に設定され、前記第1素子特性検出部は前記第1レプリカトランジスタの前記第1出力電流を前記第1検出電圧に変換するための第1電流電圧変換抵抗を含み、前記第2素子特性検出部は前記第2レプリカトランジスタの前記第2出力電流を前記第2検出電圧に変換するための第2電流電圧変換抵抗を含むものであり、前記理想的な状態において前記第1検出電圧と前記第2検出電圧とを実質的に同一の電圧レベルとするために、前記第1電流電圧変換抵抗は前記第2電流電圧変換抵抗よりも大きな抵抗値に設定されることを特徴とする高周波回路。請求項3において、前記第1素子特性検出部は、前記第1レプリカトランジスタとカレントミラー接続された第1バイアストランジスタと、前記第1バイアストランジスタに第1電流を流すための第1電流源とを含み、前記第2素子特性検出部は、前記第2レプリカトランジスタとカレントミラー接続された第2バイアストランジスタと、前記第2バイアストランジスタに第2電流を流すための第2電流源とを含み、前記増幅部は、前記増幅トランジスタとカレントミラー接続された第3バイアストランジスタを含み、前記増幅部の前記第3バイアストランジスタに流れる第3電流は、第3電流源として構成された前記バイアス制御部によって設定可能とされ、前記サーチ制御部に最終的に格納される前記デジタル誤差補償値に応答して、前記第2素子特性検出部の前記第2電流源に流れる前記第2電流の値と前記増幅部の前記第3電流源に流れる前記第3電流の値とが制御可能とされること特徴とする高周波回路。請求項4において、前記第1素子特性検出部は、第1基準電圧源と、第1演算増幅器と、第1入力PチャネルMOSFETと第1出力PチャネルMOSFETとを有する第1カレントミラートランジスタ対とを含み、前記第2素子特性検出部は、第2基準電圧源と、第2演算増幅器と、第2入力PチャネルMOSFETと第2出力PチャネルMOSFETとを有する第2カレントミラートランジスタ対とを含み、前記第1基準電圧源の第1基準電圧は前記第1演算増幅器の非反転入力端子に供給され、前記第1演算増幅器の出力端子は前記第1カレントミラートランジスタ対の前記第1入力PチャネルMOSFETのソースと前記第1出力PチャネルMOSFETのソースに接続され、前記第1入力PチャネルMOSFETのゲートと前記第1出力PチャネルMOSFETのゲートとが接続され、前記第1入力PチャネルMOSFETの前記ゲートは前記第1入力PチャネルMOSFETのドレインと前記第1レプリカトランジスタの出力電極と前記第1演算増幅器の反転入力端子とに接続され、前記第1出力PチャネルMOSFETのドレインは、前記第1電流電圧変換抵抗と前記電圧比較器の一方の入力端子とに接続され、前記第2基準電圧源の第2基準電圧は前記第2演算増幅器の非反転入力端子に供給され、前記第2演算増幅器の出力端子は前記第2カレントミラートランジスタ対の前記第2入力PチャネルMOSFETのソースと前記第2出力PチャネルMOSFETのソースに接続され、前記第2入力PチャネルMOSFETのゲートと前記第2出力PチャネルMOSFETのゲートとが接続され、前記第2入力PチャネルMOSFETの前記ゲートは前記第2入力PチャネルMOSFETのドレインと前記第2レプリカトランジスタの出力電極と前記第2演算増幅器の反転入力端子とに接続され、前記第2出力PチャネルMOSFETのドレインは、前記第2電流電圧変換抵抗と前記電圧比較器の他方の入力端子とに接続され、前記第1基準電圧源の前記第1基準電圧よりも前記第2基準電圧源の前記第2基準電圧は、大きな電圧に設定されることを特徴とする高周波回路。請求項5において、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたNチャネルMOSFETであることを特徴とする高周波回路。請求項5において、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とする高周波回路。請求項5において、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって化合物半導体チップに形成されたヘテロ接合バイポーラトランジスタであることを特徴とする高周波回路。請求項5において、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、単一の半導体チップに形成されることを特徴とする高周波回路。請求項5において、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、共通の高周波電力モジュール内に搭載され、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部とは、単一の半導体チップに形成されることを特徴とする高周波回路。請求項5において、前記高周波回路は、制御回路と電源回路と制御データ保持部とを更に具備して、前記制御回路および前記電源回路には、外部電源電圧が供給可能とされ、前記制御回路は、前記電源回路に制御開始信号を供給可能とされ、前記制御開始信号に応答して、前記電源回路はキャリブレーション電源電圧を、前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給可能とされ、前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と前記サーチ制御部と前記クロック生成部とは前記キャリブレーション電源電圧を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部に前記デジタル誤差補償値が最終的に格納されるものであり、前記サーチ制御部に前記デジタル誤差補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路に制御終了信号が前記サーチ制御部から供給可能とされ、前記制御終了信号に応答して、前記電源回路は高周波増幅電源電圧を、前記増幅部と前記バイアス制御部とに供給可能とされ、前記増幅部と前記バイアス制御部とは前記高周波増幅電源電圧を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給される前記キャリブレーション電源電圧は低電圧に設定されることを特徴とする高周波回路。請求項11において、前記キャリブレーション動作の期間中では、前記増幅部と前記バイアス制御部とに供給される前記高周波増幅電源電圧は低電圧に設定されることを特徴とする高周波回路。請求項12において、前記制御回路は、前記外部電源電圧の電源投入を検出可能なパワーオン検出回路として構成され、前記パワーオン検出回路として構成された前記制御回路は、パワーオンリセット信号である前記制御開始信号を前記電源回路に供給可能とされたものであり、前記クロック生成部への前記キャリブレーション電源電圧の供給開始の後に前記クロック生成部から生成される前記クロック信号の発振周波数が実質的に安定化されたタイミングで、キャリブレーション開始信号が前記サーチ制御部に前記パワーオン検出回路として構成された前記制御回路から供給可能とされることを特徴とする高周波回路。請求項13において、前記高周波回路は、利得制御回路と利得制御可変電流源とを更に具備して、自動電力制御電圧に実質的に比例した利得制御可変電流が前記利得制御可変電流源に流れるように、前記利得制御回路は前記利得制御可変電流源を制御するものであり、前記利得制御可変電流源に流れる前記利得制御可変電流が、前記増幅部に供給され、前記高周波増幅動作の前記期間中に、前記利得制御回路と前記利得制御可変電流源とに、前記高周波増幅電源電圧が前記電源回路から供給されることを特徴とする高周波回路。高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備してなる高周波モジュールであって、前記高周波電力増幅回路は増幅部とバイアス制御部とを含み、前記増幅部の増幅トランジスタの増幅ゲインは前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされ、前記プロセスモニタ回路は前記増幅部の前記増幅トランジスタと同一の半導体製造プロセスによって形成されたレプリカトランジスタを含むことにより、前記プロセスモニタ回路は前記レプリカトランジスタの特性をモニタしたモニタ出力を生成するものであり、前記サーチ制御部は、前記クロック生成部のキャリブレーションクロック信号と前記プロセスモニタ回路の前記モニタ出力とに応答して、所定のサーチアルゴリズムに従って前記増幅トランジスタの前記増幅ゲインをチューニングするためのマルチビットのデジタル補償値を生成するものであり、前記所定のサーチアルゴリズムに従って前記サーチ制御部に格納される前記デジタル補償値に応答して、前記プロセスモニタ回路と前記バイアス制御部とがフィードバック制御されることを特徴とする高周波モジュール。請求項15において、前記増幅部の前記増幅トランジスタと前記プロセスモニタ回路の前記レプリカトランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたNチャネルMOSFETであることを特徴とする高周波モジュール。請求項15において、前記増幅部の前記増幅トランジスタと前記プロセスモニタ回路の前記レプリカトランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とする高周波モジュール。請求項15において、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、単一の半導体チップに形成され、前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とを含むキャリブレーション回路が構成されることを特徴とする高周波モジュール。請求項15において、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部とは、単一の半導体チップに形成され、前記クロック生成部からクロック信号の供給を受けるキャリブレーション回路が前記プロセスモニタ回路と前記サーチ制御部とを含んで構成されることを特徴とする高周波モジュール。請求項15において、前記高周波モジュールは、制御回路と電源回路と制御データ保持部とを更に具備して、前記制御回路および前記電源回路には、外部電源電圧が供給可能とされ、前記制御回路は、前記電源回路に制御開始信号を供給可能とされ、前記制御開始信号に応答して、前記電源回路はキャリブレーション電源電圧を、前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とに供給可能とされ、前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部は前記キャリブレーション電源電圧を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部に前記デジタル補償値が格納されるものであり、前記サーチ制御部に前記デジタル補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路に制御終了信号が前記サーチ制御部から供給可能とされ、前記制御終了信号に応答して、前記電源回路は高周波増幅電源電圧を、前記増幅部と前記バイアス制御部とに供給可能とされ、前記増幅部と前記バイアス制御部とは前記高周波増幅電源電圧を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とに供給される前記キャリブレーション電源電圧は低電圧に設定されることを特徴とする高周波モジュール。本発明者等は本発明に先立って、半導体製造プロセスに変動に対して耐性を有する高周波増幅器の研究開発に従事した。この研究開発において、本発明者等は上記背景技術の上記特許文献1に記載された技術と上記特許文献2に記載された技術に関して検討を行った。本発明者等による検討の結果、この2つの技術は、半導体製造プロセスの変動による高周波増幅器の回路誤差を検出して、この回路誤差を補償するようにアナログ方式のフィードバックループを構成するので、アナログ回路動作の消費電力が大きいと言う問題が明らかとされた。一方、本発明者等は本発明に先立って、半導体チップに増幅器複製トランジスタを有するゲート長モニタ回路を具備した高周波電力増幅回路を検討した。バイアス電界効果トランジスタと電力増幅電界効果トランジスタとはカレントミラー接続されて、バイアス電界効果トランジスタにはバイアス制御回路から生成されるバイアス電流が供給される。ゲート長モニタ回路はゲート長に依存する検出電圧を生成して、検出電圧に従ってバイアス制御回路がバイアス電流の値を制御して電力増幅電界効果トランジスタのトランスコンダクタンスのゲート長の依存性を補償する。より詳細に説明すると、ゲート長モニタ回路のアナログ検出電圧はA/D変換器によってデジタル信号に変換され、デジタル信号に応答してバイアス制御回路がバイアス電流の値をオープンループ制御する。更に詳細に説明するとA/D変換器のデジタル信号は変換テーブルに供給され、変換テーブルからバイアスデジタル情報が生成されバイアス制御回路に供給される。その結果、第3の技術では、デジタル信号によってバイアス制御回路がバイアス電流の値を制御するので、上記2つの技術の欠点であったアナログ回路動作の消費電力を削減することが可能である。本発明に先立って本発明者等が、上記第3の技術を詳細に検討したところ、以下のような結論に到達した。すなわち、上記第3の技術はデジタル信号によってバイアス制御回路がバイアス電流の値をオープンループ制御することでトランスコンダクタンスのゲート長の依存性を補償するため、補償動作が不足もしくは過剰となる可能性を有している。その理由は、ゲート長モニタ回路の検出電圧はゲート長に依存するだけでなくゲート酸化膜圧やチャネル移動度等のパラメータが半導体製造プロセスに依存して変化することが本発明に先立った本発明者等による検討によって明らかとされた。従って、この問題を解決するためには、半導体製造プロセスパラメータ等の変化に対応する変換テーブルを変更する必要がある。すなわち、半導体製造プロセスパラメータが変化しても、A/D変換器からのデジタル信号に応答して変換テーブルから生成されるバイアスデジタル情報が変換テーブルの変更によって適切に変更されるので、補償動作を適度とすることが可能となるものである。更に上記第3の技術では、変換テーブルを高周波パワーモジュールに内蔵するのではなく、RFICに内蔵する場合には、高周波パワーモジュールではA/D変換器とバイアス制御回路に制御ロジック回路を接続する必要がある。また更に、高周波パワーモジュールの制御ロジック回路とRFICの変換テーブルとの間では、A/D変換器からのデジタル信号と変換テーブルからのバイアスデジタル情報を転送する必要があり、高周波パワーモジュールの制御ロジック回路にRFICから動作クロックを供給する必要があると言うことが本発明に先立った本発明者等の検討によって明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することにある。また、本発明の他の目的とするところは、高周波パワーモジュールとその外部のRFICとの間で補償動作に関係するデジタル信号やデジタル情報の転送を不必要とし、更に外部からの動作クロックの供給を不必要とすることにある。また、本発明の更に他の目的とするところは、高周波電力増幅トランジスタの増幅特性の変動を補償するキャリブレーション回路の消費電力を削減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態による高周波回路は、増幅部およびバイアス制御部を有する高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備する。前記増幅部の増幅トランジスタの増幅ゲインは、前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされる。前記プロセスモニタ回路は、第1素子特性検出部と第2素子特性検出部と電圧比較器とを含む。前記第1素子特性検出部の第1レプリカトランジスタと前記第2素子特性検出部の第2レプリカトランジスタと前記増幅部の前記増幅トランジスタとは、同一の半導体製造プロセスによって形成されたものである。前記第1素子特性検出部は、前記第1レプリカトランジスタの第1出力電流を第1検出電圧に変換する。前記第2素子特性検出部は、前記第2レプリカトランジスタの第2出力電流を第2検出電圧に変換する。前記電圧比較器は前記第1検出電圧と前記第2検出電圧とを比較して、前記電圧比較器の比較出力信号は前記サーチ制御部に供給される。前記サーチ制御部は、前記クロック生成部から生成されるクロック信号と前記電圧比較器の前記比較出力信号とに応答して、所定のサーチアルゴリズムに従って前記第1検出電圧と前記第2検出電圧との差を最小とするためのマルチビットのデジタル誤差補償値を生成するものである。前記所定のサーチアルゴリズムに従って前記サーチ制御部に最終的に格納される前記デジタル誤差補償値に応答して、前記第2素子特性検出部と前記バイアス制御部とがフィードバック制御されることを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態による高周波回路は、増幅部およびバイアス制御部を有する高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備する。前記増幅部の増幅トランジスタの増幅ゲインは、前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされる。前記プロセスモニタ回路は、第1素子特性検出部と第2素子特性検出部と電圧比較器とを含む。前記第1素子特性検出部の第1レプリカトランジスタと前記第2素子特性検出部の第2レプリカトランジスタと前記増幅部の前記増幅トランジスタとは、同一の半導体製造プロセスによって形成されたものである。前記第1素子特性検出部は、前記第1レプリカトランジスタの第1出力電流を第1検出電圧に変換する。前記第2素子特性検出部は、前記第2レプリカトランジスタの第2出力電流を第2検出電圧に変換する。前記電圧比較器は前記第1検出電圧と前記第2検出電圧とを比較して、前記電圧比較器の比較出力信号は前記サーチ制御部に供給される。前記サーチ制御部は、前記クロック生成部から生成されるクロック信号と前記電圧比較器の前記比較出力信号とに応答して、所定のサーチアルゴリズムに従って前記第1検出電圧と前記第2検出電圧との差を最小とするためのマルチビットのデジタル誤差補償値を生成するものである。前記所定のサーチアルゴリズムに従って前記サーチ制御部に最終的に格納される前記デジタル誤差補償値に応答して、前記第2素子特性検出部と前記バイアス制御部とがフィードバック制御されることを特徴とするものである。前記実施の形態によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。好適な実施の形態は、前記高周波電力増幅回路を形成するための半導体製造プロセスの変動が実質的に無視することが可能な理想的な状態では、前記第1素子特性検出部の前記第1検出電圧と前記第2素子特性検出部の前記第2検出電圧とは実質的に同一の電圧レベルに設定されることを特徴とするものである。他の好適な実施の形態は、前記理想的な状態では、前記第1レプリカトランジスタの前記第1出力電流よりも前記第2レプリカトランジスタの前記第2出力電流が大きな電流値に設定される。前記第1素子特性検出部は前記第1レプリカトランジスタの前記第1出力電流を前記第1検出電圧に変換するための第1電流電圧変換抵抗を含み、前記第2素子特性検出部は前記第2レプリカトランジスタの前記第2出力電流を前記第2検出電圧に変換するための第2電流電圧変換抵抗を含むものである。前記理想的な状態において前記第1検出電圧と前記第2検出電圧とを実質的に同一の電圧レベルとするために、前記第1電流電圧変換抵抗は前記第2電流電圧変換抵抗よりも大きな抵抗値に設定されることを特徴とするものである。更に他の好適な実施の形態では、前記第1素子特性検出部は、前記第1レプリカトランジスタとカレントミラー接続された第1バイアストランジスタと、前記第1バイアストランジスタに第1電流を流すための第1電流源とを含む。前記第2素子特性検出部は、前記第2レプリカトランジスタとカレントミラー接続された第2バイアストランジスタと、前記第2バイアストランジスタに第2電流を流すための第2電流源とを含む。前記増幅部は、前記増幅トランジスタとカレントミラー接続された第3バイアストランジスタを含む。前記増幅部の前記第3バイアストランジスタに流れる第3電流は、第3電流源として構成された前記バイアス制御部によって設定可能とされる。前記サーチ制御部に最終的に格納される前記デジタル誤差補償値に応答して、前記第2素子特性検出部の前記第2電流源に流れる前記第2電流の値と前記増幅部の前記第3電流源に流れる前記第3電流の値とが制御可能とされること特徴とするものである。より好適な実施の形態では、前記第1素子特性検出部は、第1基準電圧源と、第1演算増幅器と、第1入力PチャネルMOSFETと第1出力PチャネルMOSFETとを有する第1カレントミラートランジスタ対とを含む。前記第2素子特性検出部は、第2基準電圧源と、第2演算増幅器と、第2入力PチャネルMOSFETと第2出力PチャネルMOSFETとを有する第2カレントミラートランジスタ対とを含む。前記第1基準電圧源の第1基準電圧は前記第1演算増幅器の非反転入力端子に供給され、前記第1演算増幅器の出力端子は前記第1カレントミラートランジスタ対の前記第1入力PチャネルMOSFETのソースと前記第1出力PチャネルMOSFETのソースに接続される。前記第1入力PチャネルMOSFETのゲートと前記第1出力PチャネルMOSFETのゲートとが接続され、前記第1入力PチャネルMOSFETの前記ゲートは前記第1入力PチャネルMOSFETのドレインと前記第1レプリカトランジスタの出力電極と前記第1演算増幅器の反転入力端子とに接続される。前記第1出力PチャネルMOSFETのドレインは、前記第1電流電圧変換抵抗と前記電圧比較器の一方の入力端子とに接続される。前記第2基準電圧源の第2基準電圧は前記第2演算増幅器の非反転入力端子に供給され、前記第2演算増幅器の出力端子は前記第2カレントミラートランジスタ対の前記第2入力PチャネルMOSFETのソースと前記第2出力PチャネルMOSFETのソースに接続される。前記第2入力PチャネルMOSFETのゲートと前記第2出力PチャネルMOSFETのゲートとが接続され、前記第2入力PチャネルMOSFETの前記ゲートは前記第2入力PチャネルMOSFETのドレインと前記第2レプリカトランジスタの出力電極と前記第2演算増幅器の反転入力端子とに接続される。前記第2出力PチャネルMOSFETのドレインは、前記第2電流電圧変換抵抗と前記電圧比較器の他方の入力端子とに接続される。前記第1基準電圧源の前記第1基準電圧よりも前記第2基準電圧源の前記第2基準電圧は、大きな電圧に設定されることを特徴とするものである。他のより好適な実施の形態では、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたNチャネルMOSFETであることを特徴とするものである。更に他のより好適な実施の形態では、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とするものである。別のより好適な実施の形態では、前記第1レプリカトランジスタと前記第2レプリカトランジスタと前記増幅トランジスタと前記第1バイアストランジスタと前記第2バイアストランジスタと前記第3バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって化合物半導体チップに形成されたヘテロ接合バイポーラトランジスタであることを特徴とするものである。更に別のより好適な実施の形態では、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、単一の半導体チップに形成されることを特徴とするものである。具体的な実施の形態では、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、共通の高周波電力モジュール内に搭載され、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部とは、単一の半導体チップに形成されることを特徴とするものである。他の具体的な実施の形態では、前記高周波回路は、制御回路と電源回路と制御データ保持部とを更に具備する。前記制御回路および前記電源回路には、外部電源電圧が供給可能とされる。前記制御回路は、前記電源回路に制御開始信号を供給可能とされる。前記制御開始信号に応答して、前記電源回路はキャリブレーション電源電圧を、前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給可能とされる。前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と前記サーチ制御部と前記クロック生成部とは前記キャリブレーション電源電圧を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部に前記デジタル誤差補償値が最終的に格納されるものである。前記サーチ制御部に前記デジタル誤差補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路に制御終了信号が前記サーチ制御部から供給可能とされる。前記制御終了信号に応答して、前記電源回路は高周波増幅電源電圧を、前記増幅部と前記バイアス制御部とに供給可能とされる。前記増幅部と前記バイアス制御部とは前記高周波増幅電源電圧を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路の前記第1素子特性検出部と前記第2素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給される前記キャリブレーション電源電圧は低電圧に設定されることを特徴とするものである。より具体的な実施の形態では、前記キャリブレーション動作の期間中では、前記増幅部と前記バイアス制御部とに供給される前記高周波増幅電源電圧は低電圧に設定されることを特徴とするものである。他のより具体的な実施の形態では、前記制御回路は、前記外部電源電圧の電源投入を検出可能なパワーオン検出回路として構成される。前記パワーオン検出回路として構成された前記制御回路は、パワーオンリセット信号である前記制御開始信号を前記電源回路に供給可能とされたものである。前記クロック生成部への前記キャリブレーション電源電圧の供給開始の後に前記クロック生成部から生成される前記クロック信号の発振周波数が実質的に安定化されたタイミングで、キャリブレーション開始信号が前記サーチ制御部に前記パワーオン検出回路として構成された前記制御回路から供給可能とされることを特徴とするものである。最も具体的な実施の形態では、前記高周波回路は、利得制御回路と利得制御可変電流源とを更に具備する。自動電力制御電圧に実質的に比例した利得制御可変電流が前記利得制御可変電流源に流れるように、前記利得制御回路は前記利得制御可変電流源を制御するものである。前記利得制御可変電流源に流れる前記利得制御可変電流が、前記増幅部に供給される。前記高周波増幅動作の前記期間中に、前記利得制御回路と前記利得制御可変電流源とに、前記高周波増幅電源電圧が前記電源回路から供給されることを特徴とするものである。2本発明の別の観点の代表的な実施の形態による高周波モジュールは、高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備する。前記高周波電力増幅回路は増幅部とバイアス制御部とを含み、前記増幅部の増幅トランジスタの増幅ゲインは、前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされる。前記プロセスモニタ回路は前記増幅部の前記増幅トランジスタと同一の半導体製造プロセスによって形成されたレプリカトランジスタを含むことにより、前記プロセスモニタ回路は前記レプリカトランジスタの特性をモニタしたモニタ出力を生成するものである。前記サーチ制御部は、前記クロック生成部のキャリブレーションクロック信号と前記プロセスモニタ回路の前記モニタ出力とに応答して、所定のサーチアルゴリズムに従って前記増幅トランジスタの前記増幅ゲインをチューニングするためのマルチビットのデジタル補償値を生成するものである。前記所定のサーチアルゴリズムに従って前記サーチ制御部に格納される前記デジタル補償値に応答して、前記プロセスモニタ回路と前記バイアス制御部とがフィードバック制御されることを特徴とするものである。前記実施の形態によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。好適な実施の形態では、前記増幅部の前記増幅トランジスタと前記プロセスモニタ回路の前記レプリカトランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたNチャネルMOSFETであることを特徴とするものである。他の好適な実施の形態では、前記増幅部の前記増幅トランジスタと前記プロセスモニタ回路の前記レプリカトランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とする。より好適な実施の形態では、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、単一の半導体チップに形成され、前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とを含むキャリブレーション回路が構成されることを特徴とするものである。他のより好適な実施の形態では、前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部とは、単一の半導体チップに形成され、前記クロック生成部からクロック信号の供給を受けるキャリブレーション回路が前記プロセスモニタ回路と前記サーチ制御部とを含んで構成されることを特徴とするものである。具体的な実施の形態では、前記高周波モジュールは、制御回路と電源回路と制御データ保持部とを更に具備する。前記制御回路および前記電源回路には、外部電源電圧が供給可能とされる。前記制御回路は、前記電源回路に制御開始信号を供給可能とされる。前記制御開始信号に応答して、前記電源回路はキャリブレーション電源電圧を、前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とに供給可能とされる。前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部は前記キャリブレーション電源電圧を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部に前記デジタル補償値が格納されるものである。前記サーチ制御部に前記デジタル補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路に制御終了信号が前記サーチ制御部から供給可能とされる。前記制御終了信号に応答して、前記電源回路は高周波増幅電源電圧を、前記増幅部と前記バイアス制御部とに供給可能とされる。前記増幅部と前記バイアス制御部とは前記高周波増幅電源電圧を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とに供給される前記キャリブレーション電源電圧は低電圧に設定されることを特徴とするものである。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《高周波パワーモジュールの基本的な構成》図1は、本発明の実施の形態1による高周波パワーモジュール1の基本的な構成を示す図である。図1に示したように、高周波パワーモジュール1は、キャリブレーション回路10と高周波電力増幅回路20とによって構成されている。高周波電力増幅回路20は増幅部21とバイアス制御部22によって構成され、増幅部21はRF入力端子のRF入力信号Pinを電力増幅することによって、RF出力端子にRF出力信号Poutを生成する。RF入力端子のRF入力信号Pinは図示しないRFICの送信信号処理ユニットから供給されて、RF出力端子のRF出力信号Poutは図示しない出力整合回路とアンテナスイッチとデュプレックサ等を介して携帯電話のアンテナに供給される。増幅部21の増幅ゲインは、バイアス制御部22によって設定される増幅部21の電力増幅トランジスタのバイアス電流の電流値によって可変制御可能とされる。《キャリブレーション回路》図1に示した高周波パワーモジュール1のキャリブレーション回路10は、半導体製造プロセスが変動しても増幅部21の電力増幅トランジスタの増幅特性の変動を補償するための回路である。キャリブレーション回路10は、プロセスモニタ回路100とサーチ制御部104とクロック生成部105と制御データ変換テーブル106と制御データ保持部107とによって構成されている。プロセスモニタ回路100は、半導体製造プロセスの変動による増幅部21の電力増幅トランジスタの増幅特性の変動をモニタする回路である。すなわち、プロセスモニタ回路100は、第1素子特性検出部101と第2素子特性検出部102と電圧比較器103によって構成されている。第1素子特性検出部101の第1検出トランジスタと第2素子特性検出部102の第2検出トランジスタと増幅部21の電力増幅トランジスタとは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Wgは同一の製造目標サイズとされ、またこれらのトランジスタのゲート長Lgは同一の製造目標サイズとされる。また、これらのトランジスタがバイポーラトランジスタである場合には、これらのトランジスタは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのベース幅Wbは同一の製造目標サイズとされる。半導体製造プロセスの変動が理想的な状態のゼロの状態では、第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号とは同一となる。従って、クロック生成部105から生成されるクロック信号に応答して電圧比較器103の複数ビットの比較出力信号が格納されるサーチ制御部104のデジタル誤差補償値も、ゼロの状態となる。従って、この理想的な状態では、サーチ制御部104のデジタル誤差補償値に応答してプロセスモニタ回路100の第2素子特性検出部102と高周波電力増幅回路20の増幅部21およびバイアス制御部22がフィードバック制御されても、半導体製造プロセスの変動による増幅部21の電力増幅トランジスタの増幅特性の変動を補償しないときと同等のバイアスの状態となる。しかし、実際には半導体製造プロセスの変動が発生するので、第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号とは相違するので、電圧比較器103の比較出力信号は第1検出出力信号と2検出出力信号との大小関係に応じて出力がハイレベルとローレベルに変化する。サーチ制御部104は、クロック生成部105から生成されるクロック信号に応答して第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号の差が最小となるようなデジタル誤差補償値を、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部104にサーチ動作により最終的に格納されたデジタル誤差補償値に従って、プロセスモニタ回路100の第2素子特性検出部102と高周波電力増幅回路20の増幅部21およびバイアス制御部22がフィードバック制御される。従って、プロセスモニタ回路100の第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号の差が最小となるような実質的に理想的な状態に、フィードバック制御が実行される。更に、サーチ制御部104に格納された理想的なデジタル誤差補償値に従って、高周波電力増幅回路20の増幅部21およびバイアス制御部22では、半導体製造プロセスの変動に対応する電力増幅トランジスタの増幅特性のデジタルフィードバック制御による補償動作が実行される。具体的には、サーチ制御部104に格納されたデジタル誤差補償値は、制御データ変換テーブル106によってバイアス電流設定情報に変換される。このバイアス電流設定情報は、高周波電力増幅回路20のバイアス制御部22が増幅部21の電力増幅トランジスタのバイアス電流の電流値を設定する際に使用される。制御データ変換テーブル106によって変換されたバイアス電流設定情報は制御データ保持部107に格納され、制御データ保持部107からバイアス電流設定情報がバイアス制御部22に供給される。《プロセスモニタ回路および増幅部の構成》図2は、図1に示した本発明の実施の形態1による高周波パワーモジュール1のプロセスモニタ回路100の第1素子特性検出部101と第2素子特性検出部102の構成と増幅部21の構成を示す図である。図2に示したように、第1素子特性検出部101は、固定電流源1013と、レプリカトランジスタ1015と、バイアストランジスタ1014と、カレントミラートランジスタ対1016と、基準電圧源1012と、演算増幅器1011と、電流電圧変換抵抗1018と、比較電圧調整抵抗1017を含んでいる。NチャネルMOSFETのバイアストランジスタ1014とレプリカトランジスタ1015とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ1014に流れる固定電流源1013の定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしてのレプリカトランジスタ1015に流れるものである。尚、バイアストランジスタ1014のソースとレプリカトランジスタ1015のソースとは接地電圧GNDに接続され、バイアストランジスタ1014のゲートとドレインとが接続され、バイアストランジスタ1014のゲートとレプリカトランジスタ1015のゲートとが接続され、バイアストランジスタ1014のドレインと電源電圧VDDとの間には固定電流源1013が接続されている。演算増幅器1011の非反転入力端子には基準電圧源1012の基準電圧VREF1が供給され、演算増幅器1011の出力端子はカレントミラートランジスタ対1016の2個のPチャネルMOSFET10161、10162のソースに接続されている。PチャネルMOSFET10161のゲートとドレインとはPチャネルMOSFET10162のゲートと接続され、更に演算増幅器1011の反転入力端子とレプリカトランジスタ1015のドレインに接続されている。またPチャネルMOSFET10162のドレインは、比較電圧調整抵抗1017と電流電圧変換抵抗1018との直列接続を介して接地電圧GNDに接続され、更に電圧比較器103の反転入力端子に接続されている。図2に示したように、第2素子特性検出部102は、可変電流源1023と、レプリカトランジスタ1025と、バイアストランジスタ1024と、カレントミラートランジスタ対1026と、基準電圧源1022と、演算増幅器1021と、電流電圧変換抵抗1028とを含んでいる。NチャネルMOSFETのバイアストランジスタ1024とレプリカトランジスタ1025とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ1024に流れる可変電流源1023の可変定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしてのレプリカトランジスタ1025に流れるものである。尚、バイアストランジスタ1024のソースとレプリカトランジスタ1025のソースとは接地電圧GNDに接続され、バイアストランジスタ1024のゲートとドレインとが接続され、バイアストランジスタ1024のゲートとレプリカトランジスタ1025のゲートとが接続され、バイアストランジスタ1024のドレインと電源電圧VDDの間には可変電流源1023が接続されている。演算増幅器1021の非反転入力端子には基準電圧源1022の基準電圧VREF2が供給され、演算増幅器1021の出力端子はカレントミラートランジスタ対1026の2個のPチャネルMOSFET10261、10262のソースに接続されている。PチャネルMOSFET10261のゲートとドレインとはPチャネルMOSFET10262のゲートと接続され、更に演算増幅器1021の反転入力端子とレプリカトランジスタ1025のドレインに接続されている。またPチャネルMOSFET10262のドレインは、電流電圧変換抵抗1028を介して接地電圧GNDに接続され、更に電圧比較器103の非反転入力端子に接続されている。図2に示したように、増幅部21は、バイアストランジスタ211と、RF信号入力端子214と、直流成分カットコンデンサ215と、交流成分減衰抵抗213と、増幅トランジスタ212と、負荷素子216と、RF信号出力端子217とを含んでいる。NチャネルMOSFETのバイアストランジスタ211と増幅トランジスタ212とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ211に流れるバイアス制御部22の可変定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしての増幅トランジスタ212に流れるものである。尚、バイアストランジスタ211のソースと増幅トランジスタ212のソースとは接地電圧GNDに接続され、バイアストランジスタ211のゲートとドレインとが接続され、バイアストランジスタ211のゲートと増幅トランジスタ212のゲートとが交流成分減衰抵抗213を介して接続され、バイアストランジスタ211のドレインと電源電圧VDDの間にはバイアス制御部22の可変電流源が接続されている。図2では、第1素子特性検出部101の第1検出トランジスタ1015と第2素子特性検出部102の第2検出トランジスタ1025と増幅部21の電力増幅トランジスタ212とは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Wgは同一の製造目標サイズとされ、またこれらのトランジスタのゲート長Lgは同一の製造目標サイズとされる。更に第1素子特性検出部101の第1バイアストランジスタ1014と第2素子特性検出部102の第2バイアストランジスタ1024と増幅部21のバイアストランジスタ211は同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Wgは同一の製造目標サイズとされて、またこれらのトランジスタのゲート長Lgは同一の製造目標サイズとされる。演算増幅器1011のフィードバック動作によって、反転入力端子に接続された第1検出トランジスタ1015のドレインソース電圧VDS1は非反転入力端子に接続された基準電圧源1012の基準電圧VREF1と実質的に同一の電圧レベルに制御される。同様に、演算増幅器1021のフィードバック動作によって、反転入力端子に接続された第2検出トランジスタ1025のドレインソース電圧VDS2は非反転入力端子に接続された基準電圧源1022の基準電圧VREF2と実質的に同一の電圧レベルに制御される。第1素子特性検出部101の第1検出トランジスタ1015のドレイン電流IDS1と第2素子特性検出部102の第2検出トランジスタ1025のドレイン電流IDS2との間にIDS1<IDS2の関係を成立させるために、VREF1<VREF2の関係とVDS1<VDS2の関係とを事前に設定する。従って、第1素子特性検出部101の第1検出トランジスタ1015のドレイン電流IDS1と第2素子特性検出部102の第2検出トランジスタ1025のドレイン電流IDS2とは、それぞれ次式で与えられる。ここで、μはMOSFETのチャネル移動度で、COXはMOSFETのゲート酸化膜容量で、VGSはMOSFETのゲートソース電圧で、VTHはMOSFETのしきい値電圧で、λはMOSFETのチャネル長変調係数である。VDS1<VDS2の関係を事前に設定することによって、上記式と上記式で与えられるドレイン電流IDS1、IDS2にIDS1<IDS2の関係を成立させることが可能となる。第1素子特性検出部101のカレントミラートランジスタ対1016の2個のPチャネルMOSFET10161、10162の素子サイズを同一に設定することによって、第1素子特性検出部101の第1検出トランジスタ1015のドレイン電流IDS1と同一の電流値の電流を比較電圧調整抵抗1017と電流電圧変換抵抗1018の直列接続に流すことが可能となる。同様に、第2素子特性検出部102のカレントミラートランジスタ対1026の2個のPチャネルMOSFET10261、10262の素子サイズを同一に設定することによって、第2素子特性検出部102の第2検出トランジスタ1025のドレイン電流IDS2と同一の電流値の電流を電流電圧変換抵抗1028に流すことが可能となる。比較電圧調整抵抗1017の抵抗値をRcontとし、電流電圧変換抵抗1018の抵抗値をR1とし、電流電圧変換抵抗1028の抵抗値をR2とすると、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とは、それぞれ次式で与えられる。半導体製造プロセスの変動が理想的な状態のゼロの状態では、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とが実質的に同一となるように、比較電圧調整抵抗1017の抵抗値Rcontを設定する。上記式と上記式が等しい条件から、比較電圧調整抵抗1017の抵抗値Rcontは、次式で与えられる。例えば、抵抗値R1、R2が等しい抵抗値Rであって、ドレイン電流IDS1、IDS2にIDS2=2IDS1の関係が成立すると、比較電圧調整抵抗1017の抵抗値Rcontは抵抗値Rとして算出される。半導体製造プロセスの変動が理想的な状態では、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とは同一となる。従って、クロック生成部105から生成されるクロック信号に応答して電圧比較器103の複数ビットの比較出力信号が格納されるサーチ制御部104のデジタル誤差補償値も、ゼロの状態となる。従って、この理想的な状態では、サーチ制御部104のデジタル誤差補償値に応答してプロセスモニタ回路100の第2素子特性検出部102と高周波電力増幅回路20の増幅部21およびバイアス制御部22がフィードバック制御されても、半導体製造プロセスの変動による増幅部21の電力増幅トランジスタの増幅特性の変動を補償しないときと同等のバイアスの状態となる。しかし、実際には半導体製造プロセスの変動が発生するので、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2は相違するので、電圧比較器103の比較出力信号は第1検出電圧VOUT1と第2検出電圧VOUT2との大小関係に応じて出力がハイレベルとローレベルに変化する。サーチ制御部104は、クロック生成部105から生成されるクロック信号に応答して第1検出電圧VOUT1と第2検出電圧VOUT2との差が最小となるようなデジタル誤差補償値を、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部104にサーチ動作により最終的に格納されたデジタル誤差補償値に従って、プロセスモニタ回路100の第2素子特性検出部102と高周波電力増幅回路20の増幅部21およびバイアス制御部22がフィードバック制御される。従って、プロセスモニタ回路100の第1検出電圧VOUT1と第2検出電圧VOUT2との差が最小となるような実質的に理想的な状態に、フィードバック制御が実行される。更に、サーチ制御部104に格納された理想的なデジタル誤差補償値に従って、高周波電力増幅回路20の増幅部21およびバイアス制御部22では、半導体製造プロセスの変動に対応する電力増幅トランジスタの増幅特性のデジタルフィードバック制御による補償動作が実行される。具体的には、サーチ制御部104に格納されたデジタル誤差補償値は、制御データ変換テーブル106によってバイアス電流設定情報に変換される。このバイアス電流設定情報は、高周波電力増幅回路20のバイアス制御部22が増幅部21の電力増幅トランジスタのバイアス電流の電流値を設定する際に使用される。制御データ変換テーブル106によって変換されたバイアス電流設定情報は制御データ保持部107に格納され、制御データ保持部107からバイアス電流設定情報がバイアス制御部22に供給される。《第1と第2の素子特性検出部の動作》図3は、図2に示した第1素子特性検出部101と第2素子特性検出部102とにおいてカレントミラー接続されたバイアストランジスタ1014、1024とレプリカトランジスタ1015、1025の動作を説明する図である。図3に示すように、カレントミラーの入力トランジスタQINとしてのバイアストランジスタに流れる入力電流IREFと比例した出力電流IDがカレントミラーの出力トランジスタQOUTとしてのレプリカトランジスタに流れる。出力トランジスタQOUTのドレインソース電圧VDSの値がそれぞれVDS2とVDS1の場合の出力電流IDのそれぞれ値IDS2、IDS1は上記式と上記式で与えられる。図4は、図3に説明したカレントミラーの出力トランジスタQOUTの出力電流IDS2、IDS1がMOSFETのゲート長Lgの大小によって変化する様子を示す図である。図4は、MOSFETのゲート長Lgが大の場合におけるカレントミラーの出力トランジスタQOUTの出力電流IDS2、IDS1を示している。ゲート長Lgが大の場合には、MOSFETのチャネル長変調係数λが小さいので、出力トランジスタQOUTのドレインソース電圧VDSの値がそれぞれVDS2とVDS1と変化することに応答する出力トランジスタQOUTの出力電流IDS2、IDS1の差は小さいものである。図4は、MOSFETのゲート長Lgが小の場合におけるカレントミラーの出力トランジスタQOUTの出力電流ID2、ID1を示している。ゲート長Lgが小の場合には、MOSFETのチャネル長変調係数λが大きいので、出力トランジスタQOUTのドレインソース電圧VDSの値がそれぞれVDS2とVDS1と変化することに応答する出力トランジスタQOUTの出力電流IDS2、IDS1の差は大きいものである。図5は、図2に示した本発明の実施の形態1によるプロセスモニタ回路100の第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とがMOSFETのゲート長Lgの変動によって変化する様子を示す図である。図5は、半導体製造プロセスの変動が理想的なゼロの状態で、ゲート長Lgのバラツキがない場合を示している。この場合には、上述したように、プロセスモニタ回路100の第1素子特性検出部101の第1検出電圧VOUT1の値と第2素子特性検出部102の第2検出電圧VOUT2の値とは、実質的に同一となる。図5は、半導体製造プロセスの変動が発生して、ゲート長Lgが製造目標サイズよりも大きい場合を示している。図5の場合には、図5の場合よりもMOSFETのチャネル長変調係数λが小さいので、プロセスモニタ回路100では第2素子特性検出部102の第2検出電圧VOUT2の値は第1素子特性検出部101の第1検出電圧VOUT1の値よりも小さくなる。図5は、半導体製造プロセスの変動が発生して、ゲート長Lgが製造目標サイズよりも小さい場合を示している。図5の場合には、図5の場合よりもMOSFETのチャネル長変調係数λが大きいので、プロセスモニタ回路100では第2素子特性検出部102の第2検出電圧VOUT2の値は第1素子特性検出部101の第1検出電圧VOUT1の値よりも大きくなる。一方、MOSFETのトランスコンダクタンスgmは、次式で与えられる。従って、上記式より、半導体製造プロセスの変動によりゲート長Lgが製造目標サイズよりも大きくなった場合には、ドレイン電流IDSを初期値より増大させることによって、MOSFETのトランスコンダクタンスgmのゲート長Lgの依存性を補償することが可能なことが理解できる。同様にして、上記式より、半導体製造プロセスの変動によりゲート長Lgが製造目標サイズよりも小さくなった場合には、ドレイン電流IDSを初期値より減少させることによって、MOSFETのトランスコンダクタンスgmのゲート長Lgの依存性を補償することが可能なことが理解できる。一方、図5のゲート長Lgが大でVOUT2<VOUT1の状態と図5のゲート長Lgが小でVOUT2>VOUT1の状態とは、電圧比較器103の比較出力信号のローレベルとハイレベルによってそれぞれ判定されることが可能である。すなわち、図5のゲート長Lgが大でVOUT2<VOUT1の状態は、電圧比較器103の比較出力信号がローレベルになることによって判定可能である。サーチ制御部104は、クロック生成部105から生成されるクロック信号に応答してVOUT2≒VOUT1となるデジタル誤差補償値を、例えば、バイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部104のデジタル誤差補償値は可変電流源1023の可変定電流を初期値よりも増大させて、VOUT2≒VOUT1の理想的な状態にフィードバック制御される。サーチ制御部104に格納されたデジタル誤差補償値は制御データ変換テーブル106によってバイアス電流設定情報に変換される。バイアス電流設定情報は制御データ保持部107に格納され、制御データ保持部107からバイアス電流設定情報がバイアス制御部22に供給され、高周波電力増幅回路20のバイアス制御部22が増幅部21の電力増幅トランジスタ212のバイアス電流の電流値を設定する。すなわち、増幅部21の電力増幅トランジスタ212のドレイン電流IDSを初期値よりも増大させることによって、電力増幅トランジスタ212のMOSFETのトランスコンダクタンスgmのゲート長Lgの依存性を補償することが可能なる。同様に、図5のゲート長Lgが小で、VOUT2>VOUT1の状態は、電圧比較器103の比較出力信号がハイレベルになることによって判定可能である。サーチ制御部104は、クロック生成部105から生成されるクロック信号に応答してVOUT2≒VOUT1となるデジタル誤差補償値を、例えば、バイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部104のデジタル誤差補償値は可変電流源1023の可変定電流を初期値よりも減少させて、VOUT2≒VOUT1の理想的な状態にフィードバック制御される。サーチ制御部104に格納されたデジタル誤差補償値は制御データ変換テーブル106によってバイアス電流設定情報に変換される。バイアス電流設定情報は制御データ保持部107に格納され、制御データ保持部107からバイアス電流設定情報がバイアス制御部22に供給され、高周波電力増幅回路20のバイアス制御部22が増幅部21の電力増幅トランジスタ212のバイアス電流の電流値を設定する。すなわち、増幅部21の電力増幅トランジスタ212のドレイン電流IDSを初期値よりも減少させることによって、電力増幅トランジスタ212のMOSFETのトランスコンダクタンスgmのゲート長Lgの依存性を補償することが可能なる。図6は、図2に示した本発明の実施の形態1によるプロセスモニタ回路100の第2素子特性検出部102の第2検出電圧VOUT2が可変電流源1023の可変定電流によって制御可能なことを示す図である。図6に示すように、可変電流源1023の可変定電流を増加することで、第2素子特性検出部102の第2検出電圧VOUT2が増加して、可変電流源1023の可変定電流を減少することで、第2素子特性検出部102の第2検出電圧VOUT2が減少する。すなわち、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とが実質的に同一となるように、可変電流源1023の可変定電流の値が設定される。《バイアス制御部と可変電流源の構成》図7は、図2に示した本発明の実施の形態1による高周波パワーモジュール1のバイアス制御部22と第2素子特性検査部102の可変電流源1023との構成を示す図である。図7に示したように、バイアス制御部22と可変電流源1023とは、基準電圧源301と、演算増幅器302と、2個のPチャネルMOSFET303、304と、調整抵抗305と、複数の制御スイッチ311、312、313、314、315と、複数の抵抗321、322、323、324、325とを含んでいる。演算増幅器302の非反転入力端子には基準電圧源301の基準電圧VREFが供給され、演算増幅器302の出力信号は2個のPチャネルMOSFET303、304のゲートに供給され、2個のPチャネルMOSFET303、304のソースには電源電圧VDDが供給される。調整抵抗305の一端はPチャネルMOSFET303のドレインと演算増幅器302の反転入力端子とに接続され、調整抵抗305の他端は制御スイッチ311の一端と抵抗321の一端に接続され、制御スイッチ311の他端と抵抗321の他端は制御スイッチ312の一端と抵抗322の一端に接続される。制御スイッチ312の他端と抵抗322の他端は制御スイッチ313の一端と抵抗323の一端に接続され、制御スイッチ313の他端と抵抗323の他端は制御スイッチ314の一端と抵抗324の一端に接続される。制御スイッチ314の他端と抵抗324の他端は制御スイッチ315の一端と抵抗325の一端に接続され、制御スイッチ315の他端と抵抗325の他端は接地電圧GNDに接続されている。特に、抵抗321は抵抗値Rに設定され、抵抗322は抵抗値R/2に設定され、抵抗323は抵抗値R/4に設定され、抵抗324は抵抗値R/8に設定され、抵抗325は抵抗値R/16に設定されている。制御スイッチ311にはプロセスモニタ回路100の電圧比較器103の比較出力信号に応答したサーチ制御部104のデジタル誤差補償値の最上位ビットのデジタル値D0が供給され、制御スイッチ312にはデジタル誤差補償値の第2ビットのデジタル値D1が供給されて、制御スイッチ313にはデジタル誤差補償値の第3ビットのデジタル値D2が供給される。制御スイッチ314にはサデジタル誤差補償値の第4ビットのデジタル値D3が供給されて、制御スイッチ315にはサーチ制御部104のデジタル誤差補償値の最下位ビットのデジタル値D4が供給される。従って、サーチ制御部104のデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4によってPチャネルMOSFET303のドレイン電流IDが決定され、PチャネルMOSFET304にはPチャネルMOSFET303のドレイン電流IDに比例した出力電流IOUTが流れる。PチャネルMOSFET304の出力電流IOUTによって、バイアス制御部22のバイアス電流と可変電流源1023のバイアス電流とが決定される。尚、図7に示した回路によってバイアス制御部22と可変電流源1023とを実現する場合に、バイアス制御部22を実現する可変電流回路と可変電流源1023を実現する可変電流回路とにおいて複数の抵抗321、322、323、324、325の抵抗値を相互に相違させることにより、制御データ変換テーブル106を省略することも可能である。《デジタル誤差補償値の決定と差電圧の収束》図8は、図2に示した本発明の実施の形態1による高周波パワーモジュール1のキャリブレーション回路10のサーチ制御部104のバイナリーサーチによってデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4が決定されるとともに第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2との差電圧が最小の状態に収束する様子を示す図である。図8に示すキャリブレーション回路10のキャリブレーション動作が開始された直後では、サーチ制御部104はデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4を10000に制御することで、制御スイッチ311のみがオフ状態に制御され、その他の制御スイッチ312、313、314、315は全てオン状態に制御される。その結果、制御スイッチ311、312、313、314、315による可変抵抗は、抵抗321の抵抗値Rに設定される。キャリブレーション動作の開始の直後では半導体製造プロセスの変動によって、第1素子特性検出部101の第1検出電圧VOUT1と第2素子特性検出部102の第2検出電圧VOUT2とは相違する。デジタル誤差補償値の最上位ビットのデジタル値D0を決定するための電圧比較器103の最初の第1回目の電圧比較では、第1検出電圧VOUT1よりも第2検出電圧VOUT2が低レベルである。その結果、サーチ制御部104は、デジタル誤差補償値の最上位ビットのデジタル値D0をハイレベル1からローレベル0へ変更して、デジタル誤差補償値の第2ビットのデジタル値D1をローレベル0からハイレベル1へ変更する。従って、デジタル誤差補償値の第2ビットのデジタル値D1を決定するための電圧比較器103の第2回目の電圧比較に先立って、制御スイッチ311がオフ状態からオン状態に変更され、制御スイッチ312がオン状態からオフ状態に変更されて、制御スイッチ311~315による可変抵抗は抵抗322の抵抗値R/2に変更される。その結果、PチャネルMOSFET303のドレイン電流IDとPチャネルMOSFET304の出力電流IOUTが増加する。従って、可変電流源1023のバイアス電流が増加して、第2素子特性検出部102の第2検出電圧VOUT2が増加する。デジタル誤差補償値の第2ビットのデジタル値D1を決定するための電圧比較器103の第2回目の電圧比較では、第1検出電圧VOUT1よりも第2検出電圧VOUT2が高レベルである。その結果、サーチ制御部104は、デジタル誤差補償値の第2ビットのデジタル値D1をハイレベル1に維持して、デジタル誤差補償値の第3ビットのデジタル値D2をローレベル0からハイレベル1へ変更する。従って、デジタル誤差補償値の第3ビットのデジタル値D2を決定するための電圧比較器103の第3回目の電圧比較に先立って、制御スイッチ312がオフ状態に維持され、制御スイッチ313がオン状態からオフ状態に変更されて、制御スイッチ311~315による可変抵抗は抵抗322の抵抗値R/2と抵抗323の抵抗値R/4との加算抵抗に変更される。その結果、PチャネルMOSFET303のドレイン電流IDとPチャネルMOSFET304の出力電流IOUTが減少する。従って、可変電流源1023のバイアス電流が増加して、第2素子特性検出部102の第2検出電圧VOUT2が減少する。デジタル誤差補償値の第3ビットのデジタル値D2を決定するための電圧比較器103の第3回目の電圧比較では、第1検出電圧VOUT1よりも第2検出電圧VOUT2が高レベルである。その結果、サーチ制御部104は、デジタル誤差補償値の第2ビットのデジタル値D1をハイレベル1に維持して、デジタル誤差補償値の第3ビットのデジタル値D2をハイレベル1へ維持し、デジタル誤差補償値の第4ビットのデジタル値D3をローレベル0からハイレベル1へ変更する。従って、デジタル誤差補償値の第4ビットのデジタル値D3を決定するための電圧比較器103の第4回目の電圧比較に先立って、制御スイッチ313がオフ状態に維持され、制御スイッチ314がオン状態からオフ状態に変更されて、制御スイッチ311~315による可変抵抗は抵抗322の抵抗値R/2と抵抗323の抵抗値R/4と抵抗324の抵抗値R/8との加算抵抗に変更される。その結果、PチャネルMOSFET303のドレイン電流IDとPチャネルMOSFET304の出力電流IOUTが減少する。従って、可変電流源1023のバイアス電流が増加して、第2素子特性検出部102の第2検出電圧VOUT2が減少する。デジタル誤差補償値の第4ビットのデジタル値D3を決定するための電圧比較器103の第4回目の電圧比較では、第1検出電圧VOUT1よりも第2検出電圧VOUT2が低レベルである。その結果、サーチ制御部104は、デジタル誤差補償値の第3ビットのデジタル値D2をハイレベル1に維持して、デジタル誤差補償値の第4ビットのデジタル値D3をハイレベル1からローレベル0へ変更し、デジタル誤差補償値の第5ビットのデジタル値D4をローレベル0からハイレベル1へ変更する。従って、デジタル誤差補償値の最下位ビットのデジタル値D4を決定するための電圧比較器103の最後の第5回目の電圧比較に先立って、制御スイッチ314がオフ状態からオン状態に変更され、制御スイッチ315がオン状態からオフ状態に変更され、制御スイッチ311~315による可変抵抗は抵抗322の抵抗値R/2と抵抗323の抵抗値R/4と抵抗325の抵抗値R/16の加算抵抗に変更される。その結果、PチャネルMOSFET303のドレイン電流IDとPチャネルMOSFET304の出力電流IOUTとが増加する。従って、可変電流源1023のバイアス電流が増加して、第2素子特性検出部102の第2検出電圧VOUT2が増加する。デジタル誤差補償値の最下位ビットのデジタル値D4を決定するための電圧比較器103の最後の第5回目の電圧比較では、第1検出電圧VOUT1よりも第2検出電圧VOUT2が高レベルである。その結果、サーチ制御部104は、デジタル誤差補償値の第4ビットのデジタル値D3をローレベル0に維持して、デジタル誤差補償値の最下位ビットのデジタル値D4をハイレベル1に維持する。《キャリブレーション動作クロック生成部》図9は、図2に示した本発明の実施の形態1による高周波パワーモジュール1のキャリブレーション回路10のサーチ制御部104の動作クロックを生成するためのクロック生成部105の構成を示す図である。図9に示すように、図2のキャリブレーション回路10のサーチ制御部104のサーチ制御動作クロックを生成するためのクロック生成部105は、奇数段、例えば、3段の直列接続されたインバータInv1、Inv2、Inv3によって構成される。初段インバータInv1の入力端子は最終段インバータInv3の出力端子に接続され、初段インバータInv1の出力端子は中間段インバータInv2の入力端子に接続され、中間段インバータInv2の出力端子は最終段インバータInv3の入力端子に接続される。最終段インバータInv3の出力端子からは、クロック出力信号が生成される。図9に示したクロック生成部105の3段の直列接続されたインバータInv1、Inv2、Inv3の各インバータは、PチャネルMOSFETとNチャネルMOSFETとを含むCMOSインバータによって構成されることが可能である。このCMOSインバータは、図2に示したPチャネルMOSFET10161、10162、10261、10262とNチャネルMOSFET1014、1015、1024、1025、211、212とを形成するCMOS半導体製造プロセスと同時に形成されることが可能である。図10は、図9に示した本発明の実施の形態1による3段の直列接続されたCMOSインバータInv1、Inv2、Inv3のリング発振器によって構成されたクロック生成部105が高周波電力増幅回路20とキャリブレーション回路10とともにCMOSシリコン半導体チップChipに形成された様子を示す図である。図10に示したように、本発明の実施の形態1による高周波パワーモジュール1は、高周波電力増幅回路20とキャリブレーション回路10とクロック生成部105とを含むCMOSシリコン半導体チップChipを搭載するとともに、高周波電力増幅回路20のRF信号入力端子とRF信号出力端子とにそれぞれ接続された入力整合回路108と出力整合回路109とを同一モジュール上に搭載するものである。図11は、本発明の実施の形態1による高周波パワーモジュール1の他の例を示すものであり、水晶発振器によって構成されたクロック生成部105とCMOSシリコン半導体チップChipと入力整合回路108と出力整合回路109とが共通のモジュール内に搭載された様子を示す図である。図11に示したように、CMOSシリコン半導体チップChipには、高周波電力増幅回路20とキャリブレーション回路10とが形成されている。[実施の形態2]図12は、本発明の実施の形態2による高周波パワーモジュール1の構成を示す図である。図12に示す本発明の実施の形態2による高周波パワーモジュール1が図1に示した本発明の実施の形態1による高周波パワーモジュール1と相違するのは、下記の点である。すなわち、図12に示した本発明の実施の形態2による高周波パワーモジュール1には、パワーオン検出回路110とパワーマネージメント回路111と利得制御回路112と利得制御可変電流源113とが追加されている。自動電力制御電圧Vapcに実質的に比例した可変電流が利得制御可変電流源113に流れるように、利得制御回路112は利得制御可変電流源113を制御する。その結果、増幅部21の増幅ゲインは、自動電力制御電圧Vapcに実質的に比例するものとなる。パワーオン検出回路110とパワーマネージメント回路111とには、高周波パワーモジュール1の外部から例えば、携帯電話等の無線通信端末の電池等から外部電源電圧VDDが供給される。従って、パワーオン検出回路110は、外部電源電圧VDDの電圧レベルの上昇によって電源投入を検出することが可能である。図13は、図12に示した本発明の実施の形態2による高周波パワーモジュール1の動作を示す波形図である。図13に示すように、電源投入によって外部電源電圧VDDの電圧レベルの上昇が開始されると、パワーオン検出回路110はパワーオンリセット信号Pon_Resetをパワーマネージメント回路111に供給する。パワーマネージメント回路111はパワーオンリセット信号Pon_Resetに応答してキャリブレーション動作電源電圧VDDCALを生成して、キャリブレーション動作電源電圧VDDCALはキャリブレーション回路10のプロセスモニタ回路100の第1素子特性検出部101と第2素子特性検出部102と電圧比較器103とに供給され、更にサーチ制御部104とクロック生成部105と制御データ変換テーブル106と制御データ保持部107とに供給される。クロック生成部105へのキャリブレーション動作電源電圧VDDCALの供給によって、キャリブレーション回路10のサーチ制御部104に供給されるべき動作クロック信号CLKがクロック生成部105から生成される。動作クロック信号CLKの発振周波数が略安定化されたタイミングで、キャリブレーション動作開始信号CAL_Startがパワーオン検出回路110から生成されサーチ制御部104に供給される。動作クロック信号CLKとキャリブレーション動作開始信号CAL_Startとに応答してサーチ制御部104は、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号の差が最小となるようなデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4を逐次算出する。このように算出されたサーチ制御部104のデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4に従って、バイアス制御部22のバイアス電流と第2素子特性検出部102の内部の可変電流源1023の可変定電流とが決定される。サーチ制御部104のデジタル誤差補償値のデジタル値D0、D1、D2、D3、D4の算出動作が完了したタイミングでキャリブレーション動作終了信号CAL_Endがサーチ制御部104から生成され、キャリブレーション動作終了信号CAL_Endがパワーマネージメント回路111に供給される。キャリブレーション動作終了信号CAL_Endに応答して、パワーマネージメント回路111はキャリブレーション動作電源電圧VDDCALの電圧レベルを略ゼロに設定する。その結果、第1素子特性検出部101と第2素子特性検出部102と電圧比較器103とサーチ制御部104とクロック生成部105と制御データ変換テーブル106との消費電力の低減が可能である。キャリブレーション動作終了信号CAL_Endに応答してパワーマネージメント回路111はRF動作電源電圧VDDRFを生成して、RF動作電源電圧VDDRFは増幅部21とバイアス制御部22と利得制御回路112と利得制御可変電流源113に供給される。その結果、増幅部21とバイアス制御部22と利得制御回路112と利得制御可変電流源113と制御データ保持部107とは、RF動作電源電圧VDDRFによって動作状態となる。従って、高周波電力増幅回路20の増幅部21およびバイアス制御部22では、半導体製造プロセスの変動に対応するデジタルフィードバック制御による補償動作が実行されるものである。また、キャリブレーション動作終了信号CAL_Endが生成される以前では、RF動作電源電圧VDDRFの電圧レベルは略ゼロに設定される。その結果、増幅部21とバイアス制御部22と利得制御回路112と利得制御可変電流源113との消費電力の低減が可能である。[実施の形態3]図14は、本発明の実施の形態3によるキャリブレーション回路10のプロセスモニタ回路100の第1素子特性検出部101と第2素子特性検出部102の構成と増幅部21の構成を示す図である。図14に示す本発明の実施の形態3によるキャリブレーション回路10と増幅部21とが図2に示した本発明の実施の形態1によるキャリブレーション回路10と増幅部21と相違するのは、下記の点である。すなわち、図2に示した本発明の実施の形態1によるキャリブレーション回路10と増幅部21のNチャネルMOSFET1014、1015、1024、1025、211、212とは、図14に示す本発明の実施の形態3によるキャリブレーション回路10と増幅部21ではシリコンNPNバイポーラトランジスタ1014、1015、1024、1025、211、212に置換されている。従って、図14に示す本発明の実施の形態3では、BiCMOS半導体製造プロセスが適用される。すなわち、BiCMOS半導体製造プロセスのバイポーラプロセスによって、シリコンNPNバイポーラトランジスタ1014、1015、1024、1025、211、212が形成可能とされる。また、BiCMOS半導体製造プロセスのCMOSプロセスによって、PチャネルMOSFET10161、10162、10261、10262とクロック生成部105の3段直列接続のCMOSインバータが形成可能とされる。尚、このシリコンNPNバイポーラトランジスタは、好適な実施の形態では、ベース領域がエミッタ領域のシリコンのバンドギャップよりも小さなシリコンゲルマニュームとされたヘテロ接合バイポーラトランジスタとされる。一方、図14に示す本発明の実施の形態3では、BiCMOS半導体製造プロセスのバイポーラプロセスの変動によってバイポーラトランジスタのベース幅Wbが変動してアーリー効果により実効ベース幅が変動する場合にも対応が可能となる。すなわち、半導体製造プロセスが変動して実効ベース幅が変動したとしても、プロセスモニタ回路100の第1素子特性検出部101の第1検出出力信号と第2素子特性検出部102の第2検出出力信号との差が最小となるようなフィードバック制御がサーチ制御部104のデジタル誤差補償値により実行される。更に、バイポーラプロセスの変動によってバイポーラトランジスタのベースエミッタ不純物濃度が変動してベースやエミッタの直列抵抗成分が変動してコンダクタンスが変動する場合にも、図14に示す本発明の実施の形態3によるデジタル誤差補償値によるフィードバック制御を適用することが可能である。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれらに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、図14に示す本発明の実施の形態3において、バイポーラトランジスタ1014、1015、1024、1025、211、212をシリコントランジスタではなく、GaAs、InGaP等の化合物半導体を使用したヘテロ接合バイポーラトランジスタとすることも可能である。この場合は、化合物半導体ヘテロ接合バイポーラトランジスタ1014、1015、1024、1025、211、212を化合物半導体チップに集積化する一方、PチャネルMOSFET10161、10162、10261、10262とクロック生成部105の3段直列接続のCMOSインバータと演算増幅器1011、1021と電圧比較器103とをシリコン半導体チップに集積化するものである。また、図2に示すMOSFET1014、1015、1024、1025、211、212は、LDMOSプロセスを使用したMOSFETであってもよい。更に、図7に示す可変電流源の構成は、抵抗321、322、323、324、325をそれぞれ並列に接続し、かつ、抵抗321、322、323、324、325とGNDの間のそれぞれにスイッチ311、312、313、314、315を直列に接続し、抵抗321、322、323、324、325の他端を調整抵抗305に接続するといった他の構成を用いても良い。更にサーチ制御部104におけるサーチアルゴリズムは、バイナリーサーチ以外にも、リニアサーチ等の他のアルゴリズムも適用することが可能である。また更に本発明による高周波電力増幅回路は、携帯電話端末の送信機に搭載可能な高周波電力増幅回路に限定されるものではなく、無線LAN通信端末に搭載可能な高周波電力増幅回路に適応可能であることは言うまでもない。