"半導体基板上に形成されたフィンと、前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、前記ゲート電極を挟み込むようにして前記フィンに形成されたソース/ドレイン層とを備えることを特徴とする半導体記憶装置。半導体基板に形成されたウェルと、前記ウェル上に形成されたフィンと、前記フィンの両側にゲート絶縁膜を介して設けられたゲート電極と、前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを前記フィン内に形成する空乏層と、前記ゲート電極を挟み込むようにして前記フィンに形成されたソース/ドレイン層とを備えることを特徴とする半導体記憶装置。前記フィンに形成された第1導電型不純物拡散層と、前記第1導電型不純物拡散層に接合されることで前記空乏層が形成された第2導電型不純物拡散層とを備えることを特徴とする請求項1または2に記載の半導体記憶装置。前記第2導電型不純物拡散層はビルトインポテンシャルにより完全空乏化されていることを特徴とする請求項3に記載の半導体記憶装置。前記ウェルに埋め込まれ、前記第2導電型不純物拡散層をフィン間で分離する埋め込み絶縁層をさらに備えることを特徴とする請求項3または4に記載の半導体記憶装置。本発明の一つの実施形態の目的は、フィンに閉じ込められたホールの保持特性を向上させることが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、空乏層と、ソース/ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられている。空乏層は、前記フィンのチャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース/ドレイン層は、前記ゲート電極を挟み込むようにして前記フィンに形成されている。以下、実施形態に係る半導体記憶装置および半導体記憶装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1aは、第1実施形態に係る半導体記憶装置の概略構成を示す斜視図、図1bは、図1aの半導体記憶装置のA-A線で切断した断面図、図1cは、図1bのフィン3の高さ方向のP型不純物濃度分布およびポテンシャル分布を示す図である。図1a~図1cにおいて、半導体基板1にはフィン3が形成され、フィン3上にはキャップ層4が形成されている。なお、半導体基板1の材料は、例えば、Si、Ge、SiGe、GaAs、InP、GaP、InGaAs、GaN、SiCなどから選択することができる。キャップ層4の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板1およびフィン3の導電型はP型に設定することができる。このP型不純物としては、例えば、Bを用いることができる。そして、半導体基板1上にはフィン3間が埋め込まれるように埋め込み絶縁層2が形成されている。なお、埋め込み絶縁層2の高さは、フィン3の上部が突出するように設定することができる。また、埋め込み絶縁層2の材料は、例えば、シリコン酸化膜を用いることができる。そして、埋め込み絶縁層2上には、ゲート絶縁膜5を介してフィン3の両側に設けられたゲート電極Gが形成されている。なお、ゲート電極Gは、フィン3に跨るように形成し、フィン3の両側のゲート電極Gが一体化されていてもよい。なお、ゲート絶縁膜5の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Gの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Gの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。そして、ここではn型フィンFETを使うため、フィン3の先端と根元との中間程度の位置にはP型不純物拡散層6およびN型不純物拡散層7が設けられている。そして、P型不純物拡散層6とN型不純物拡散層7とでPN接合が形成されることで、P型不純物拡散層6とN型不純物拡散層7との界面に空乏層KUが形成され、フィン3のチャネル領域間のボディ領域にホールhを閉じ込めるポテンシャルバリアBPをフィン3内に形成することができる。なお、P型不純物拡散層6のP型不純物としては、例えば、BまたはInを用いることができる。N型不純物拡散層7のN型不純物としては、例えば、PまたはAsを用いることができる。ここで、P型不純物拡散層6のP型不純物濃度はフィン3のP型不純物濃度より大きくなるように設定されている。また、N型不純物拡散層7のN型不純物濃度はP型不純物拡散層6のP型不純物濃度より小さくなるように設定され、空乏層KUがN型不純物拡散層7側に伸びるように構成されている。なお、N型不純物拡散層7は、ビルトインポテンシャルにより完全空乏化されていることが好ましい。なお、N型不純物拡散層7は、ゲート電極Gにてフィン3に形成されるチャネル領域と重ならないように配置することが好ましい。また、N型不純物拡散層7は、埋め込み絶縁層2にて両側が挟まれる位置に形成し、フィン3の外部にはみ出さないようにすることが好ましい。また、フィン3には、ゲート電極Gにてフィン3に形成されるチャネル領域を互いに挟み込むようにドレイン層Dおよびソース層Sが形成されている。ここで、N型不純物拡散層7は、空乏層KUを介してドレイン層Dおよびソース層Sと電気的に分離されていることが必要である。なお、ドレイン層Dおよびソース層Sの導電型はN型に設定することができる。このN型不純物としては、例えば、PまたはAsを用いることができる。図2は、図1の半導体記憶装置の等価回路図である。図2において、図1のゲート電極G、ドレイン層Dおよびソース層SにてフィントランジスタFTが構成されている。そして、ゲート電極Gはワード線WLに接続され、ドレイン層Dはビット線BLに接続され、ソース層Sはソース線SLに接続され、半導体基板1は基板バイアス線ULに接続されている。なお、ワード線WLにはゲート電圧Vg、ビット線BLにはドレイン電圧Vd、ソース線SLにはソース電圧Vs、基板バイアス線ULには基板バイアス電圧Vbを与えることができる。以下、図1の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン3のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘1’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘0’が書き込まれた状態とする。この半導体記憶装置にデータ‘1’が書き込まれる場合、ゲート電圧Vgが負電位かつドレイン電圧Vdが正電位かつ基板バイアス電圧Vbおよびソース電圧Vsがグランド電位に設定される。この時、ゲート電圧Vgが負電位に設定されると、フィントランジスタFTはオフし、ドレイン層D近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はGIDLを発生させる。図3aは、図1の半導体記憶装置のバンド間トンネル電流が発生する時のドレインD近傍の空乏層の状態を示す図、図3bは、図1の半導体記憶装置のバンド間トンネル電流が発生する時のドレインD近傍のエネルギーバンド図である。図3aにおいて、ゲート電圧Vgが負電位かつドレイン電圧Vdが正電位に設定されると、ドレイン層D近傍の空乏層KUが曲げられ強電界がかかる。このため、図3bに示すように、空乏層KUにバンド間トンネル電流TNが流れ、ホールhと電子e-のペアが発生する。このうちホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められ、GIDLによってデータ‘1’が書き込まれる。一方、この半導体記憶装置にデータ‘0’が書き込まれる場合、ゲート電圧Vg、基板バイアス電圧Vbおよびソース電圧Vsがグランド電位に設定され、ドレイン電圧Vdが負電位に設定される。このため、フィン3のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Dに排出され、データ‘0’が書き込まれる。フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタFTがオン状態になり始めるゲート電圧Vgしきい値Vtが低くなり、同じゲート電圧Vgを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図1の半導体記憶装置に記憶されたデータが‘0’か‘1’かを判別することができる。ここで、GIDLによってデータ‘1’を書き込む方法では、ゲート電圧Vgが負電位に設定されるため、図1cに示すように、チャネル領域のホールhに対するポテンシャルが引き下げられる。このため、ホールhが半導体基板1側に逃げ出し難くすることができ、書き込み効率を向上させることができる。また、フィン3のSTI上端部の高さ近傍から根元との間にKUを形成することにより、フィン3内で空乏層KUが半導体基板1と電気的に分離されている場合においても、ポテンシャルバリアBPを高くすることができる。このため、フィン3のチャネル領域間のボディ領域にホールhを効率よく閉じ込めることが可能となるとともに、N型不純物拡散層7に電圧を印加するためのコンタクトが不要になり、レイアウト面積を縮小することができる。また、N型不純物拡散層7がチャネル領域と重ならないように配置することで、空乏層KUがフィントランジスタFTのしきい値、ゲート容量およびSファクタなどに影響を与えるのを抑制することができる。このため、素子設計が困難になるのを防止することが可能となるとともに、空乏層KUの位置や厚さを精密に制御する必要がなくなり、製造プロセスを汎用化することができる。また、電界効果トランジスタの蓄積状態におけるゲート電流Igとドレイン電流Idは以下の1式および2式で表すことができる。IgL,Vg,Vb=IgchL,Vg,VbIgsIgd1IdL,Vg,Vb=IgdIGIDLVg,VbIJL21式において、IgsIgdはゲート電極Gとソース層Sおよびドレイン層Dとが重なっている部分で生じるゲートリーク電流である。また、Igchはチャネル領域とゲート電極Gとの間に発生するゲートリーク電流で、一般的にはゲート長Lとゲート電圧Vgと基板バイアス電圧Vbの関数になる。2式において、ドレイン電流Idとして観測される成分はゲートリーク電流Igd、接合リーク電流IJLおよびGIDLによって発生した分IGIDLVg,Vbである。ここで、このバンド間トンネル電流TNは、空乏層KUの幅と電界に依存するので、ドレイン層Dの不純物プロファイルに影響される。ドレイン層Dの不純物濃度が大きすぎると、ゲート電圧Vgによって空乏層KUが曲がらなくなるし、ドレイン層Dの不純物濃度が低すぎると、空乏層KUの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Dおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Vgを固定した時のGIDLを増大させることができる。また、フィントランジスタFTはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。また、フィントランジスタFTは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Vbを印加してもVtしきい値特性に変動は生じない。特に、バルク基板を用いたフィントランジスタFTについてはボックス層がなく、基板バイアス電圧Vbを印加すると、その基板バイアス電圧Vbがフィン3に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域チャネル領域に少数キャリアの反転層が形成される状態におけるゲート電圧範囲のId-Vg特性は、フィン3の形状フィン幅とゲート電極Gの仕事関数でほぼ決まる。図4は、図1の半導体記憶装置の基板バイアス電圧を変化させた時の反転状態における深さ方向のポテンシャル分布を示す図、図5は、図1の半導体記憶装置の基板バイアス電圧を変化させた時の蓄積状態における深さ方向のポテンシャル分布を示す図である。図4において、フィン3にPNP接合を設け、空乏層KUを形成すると、反転状態においても0.25~0.3V程度のポテンシャルバリアBPが生成される。また、空乏層KUにて形成されるポテンシャルバリアBPは、基板バイアス電圧Vbにほとんど依存しない。すなわち、半導体基板1の電位が変化しても、その電位変動はn領域で吸収される。このため、半導体基板1の電位がなんらかの原因ノイズやα線によるソフトエラーで変動しても、ホールにh対するポテンシャルバリアBPの高さやチャネル領域中のポテンシャルはほとんど変動することがないので、ばらつき耐性の大きい素子を実現することができる。図6aは、データ‘1’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vbおよび基板バイアス電圧Vbの波形の一例を示すタイミングチャート、図6bは、データ‘0’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vbおよび基板バイアス電圧Vbの波形の一例を示すタイミングチャートである。図6aにおいて、データ‘1’のライト期間では、例えば、ゲート電圧Vgが-2V、ドレイン電圧Vdが2V、基板バイアス電圧Vbおよびソース電圧Vsが0Vに設定される。この時、GIDLにて発生されたホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められ、データ‘1’が書き込まれる。データ‘1’のライト後のホールド期間では、例えば、ゲート電圧Vg、ドレイン電圧Vd、基板バイアス電圧Vbおよびソース電圧Vsが0Vに設定される。この時、GIDLにて発生されたホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められたままになる。データ‘1’のホールド後のリード期間では、例えば、ゲート電圧Vgが-0.05V、ドレイン電圧Vdが-1V、ソース電圧Vsおよび基板バイアス電圧Vbが0Vに設定される。この時、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べて、しきい値Vtが低くなり、フィントランジスタFTの電流量が大きくなる。一方、図6bにおいて、データ‘0’のライト期間では、例えば、ゲート電圧Vg、基板バイアス電圧Vbおよびソース電圧Vsが0V、ドレイン電圧Vdが-2Vに設定される。この時、フィン3のチャネル領域間のボディ領域に蓄積されたホールhがドレイン層Dに排出され、データ‘0’が書き込まれる。データ‘0’のライト後のホールド期間では、例えば、ゲート電圧Vg、ドレイン電圧Vd、基板バイアス電圧Vbおよびソース電圧Vsが0Vに設定される。この時、フィン3のチャネル領域間のボディ領域からは、ホールhが排出されたままになる。データ‘0’のホールド後のリード期間では、例えば、ゲート電圧Vgが-0.05V、ドレイン電圧Vdが-1V、基板バイアス電圧Vbおよびソース電圧Vsが0Vに設定される。この時、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められていない時は、閉じ込められていない時に比べて、しきい値Vtが高くなり、フィントランジスタFTの電流量が小さくなる。なお、上述した実施形態では、半導体基板1から直接フィン3を形成する方法について説明したが、半導体基板1にウェルを形成し、このウェルからフィン3を形成するようにしてもよい。この場合、基板バイアス電圧Vbの代わりにウェルバイアス電圧をウェルに印加すればよい。第2実施形態図7は、第2実施形態に係る半導体記憶装置の製造方法を示す断面図である。図7aにおいて、CVDなどの方法にて半導体基板1上にキャップ層4を形成した後、フォトリソグラフィ技術および異方性エッチング技術を用いて半導体基板1を加工することにより、半導体基板1にフィン3を形成する。次に、図7bに示すように、CVDなどの方法にてフィン3間が埋め込まれるようにして半導体基板1上に埋め込み絶縁層2を形成する。そして、埋め込み絶縁層2をエッチバックすることにより、埋め込み絶縁層2を薄膜化し、フィン3の先端部を埋め込み絶縁層2上に突出させる。次に、図7cに示すように、イオン注入IP1にてInなどのP型不純物を埋め込み絶縁層2に垂直に入射させる。この時、垂直入射されたP型不純物イオンは、埋め込み絶縁層2の表層である一定の確率で大角散乱ID1が起こされ、そのP型不純物イオンをフィン3に入り込ませることで、埋め込み絶縁層2の表層近傍に配置されたP型不純物拡散層6をフィン3に形成する。次に、図7dに示すように、埋め込み絶縁層2をさらにエッチバックすることにより、埋め込み絶縁層2をさらに薄膜化する。この時、埋め込み絶縁層2表面の位置はP型不純物拡散層6の下面の位置に一致させることが好ましい。次に、図7eに示すように、イオン注入IP2にてAsなどのN型不純物を埋め込み絶縁層2に垂直に入射させる。この時、垂直入射されたN型不純物イオンは、埋め込み絶縁層2の表層である一定の確率で大角散乱ID2が起こされ、そのN型不純物イオンをフィン3に入り込ませることで、埋め込み絶縁層2の表層近傍に配置されたN型不純物拡散層7をフィン3に形成する。これにより、PNP接合がフィン3に形成され、空乏層KUがフィン3に形成される。この時、このPNP接合をフィン3の先端と根元との間に形成し、半導体基板1に到達しないようにすることで、隣接するフィントランジスタFT間で電気的に分離することができる。その後、図1bに示すように、フィン3の側面にゲート絶縁膜5を形成した後、フィン3が挟み込まれるようにゲート電極Gを形成する。第3実施形態図8は、第3実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図8では3行3列の場合を示した。図8において、この半導体記憶装置では、フィントランジスタFTがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線WLはワード線デコーダ12に接続され、ビット線BLはビット線デコーダ11に接続され、基板バイアス線ULおよびソース線SLはグランド電位GNDに接続されている。ビット線デコーダ11は、選択ロウのビット線BLにドレイン電圧Vgを印加することができる。ワード線デコーダ12は、選択カラムのワード線WLにゲート電圧Vgを印加することができる。そして、ビット線デコーダ11およびワード線デコーダ12にて選択された選択セルのゲート電極Gにワード線WLを介してゲート電圧Vgが印加され、ドレイン層Dにビット線BLを介してドレイン電圧Vgが印加されることで、ライト動作およびリード動作が行われる。第4実施形態図9は、第4実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。なお、図9では4行4列の場合を示した。図9において、半導体基板1には複数のフィン3が形成されている。また、フィン3と交差するように複数のゲート電極Gが形成されている。また、フィン3には、ゲート電極Gにてフィン3に形成されるチャネル領域を互いに挟み込むようにドレイン層Dおよびソース層Sが形成されている。ここで、ドレイン層Dおよびソース層Sは、同一フィン3上で隣接するフィントランジスタFT間で共有されている。ここで、図1のN型不純物拡散層7を空乏化させることにより、N型不純物拡散層7に接続されるコンタクトをフィントランジスタFTごとに個別に形成する必要がなくなり、メモリセルMCの面積を小さくすることができる。例えば、ゲート電極Gの幅および間隔をFとすると、隣接するフィントランジスタFT間でドレイン層Dおよびソース層Sを共有できるので、メモリセルMCの面積は2F×3F=6F2とすることができ、6F2-8F2のDRAMと同等以下にすることができる。一方、N型不純物拡散層7に接続されるコンタクトをフィントランジスタFTごとに個別に形成すると、メモリセルMCの面積は2F×5F=10F2となり、6F2~8F2のDRAMより大きくなる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"