主表面を有する半導体基板と、前記主表面上に形成された第1のゲート電極と、前記主表面上において前記第1のゲート電極と隣接するように形成された第2のゲート電極と、前記第2のゲート電極と前記半導体基板とに挟まれた領域から、前記第1のゲート電極と前記第2のゲート電極とに挟まれた領域に連なるように延びる第1の絶縁膜とを備える半導体装置であって、前記第2のゲート電極の最上面は前記第1のゲート電極の最上面より低くなっており、前記第2のゲート電極の最上面は前記主表面に沿うように形成されている、半導体装置。前記第1の絶縁膜は第1のシリコン酸化膜と、シリコン窒化膜と、第2のシリコン酸化膜とがこの順に積層された構成を有する、請求項1に記載の半導体装置。前記主表面上において、前記第1および第2のゲート電極と隣接するように形成された容量素子をさらに備えており、前記容量素子は、前記主表面上に形成された前記第1のゲート電極と同一の層からなる半導体層と、前記半導体層の側面および上面を覆うように形成された前記第1の絶縁膜と同一の層からなる第2の絶縁膜と、前記第2の絶縁膜の側面および上面を覆うように形成された前記第2のゲート電極と同一の層からなる第3のゲート電極とを有している、請求項1または2に記載の半導体装置。主表面を有する半導体基板を準備する工程と、前記主表面上に第1のゲート電極を形成する工程と、前記第1のゲート電極の側面および上面を覆うように、絶縁膜と第1の導電膜とをこの順に積層する工程と、前記第1の導電膜の上面を、前記第1のゲート電極と平面的に重なる領域において前記絶縁膜の上面が露出するように研磨する工程と、前記第1のゲート電極と隣接する前記第1の導電膜の最上面と前記第1のゲート電極の最上面との間で段差を形成するように前記第1の導電膜をエッチングすることにより1対の第2のゲート電極を形成する工程と、1対の前記第2のゲート電極のうち一方の前記第2のゲート電極と、一方の前記第2のゲート電極と前記半導体基板とに挟まれた領域における前記絶縁膜とを除去する工程と、1対の前記第2のゲート電極のうち一方の前記第2のゲート電極とは異なる他方の前記第2のゲート電極と、前記第1のゲート電極とをマスクにして、前記半導体基板の内部に不純物を注入する工程とを備える、半導体装置の製造方法。前記絶縁膜と第1の導電膜とをこの順に積層する工程においては、前記絶縁膜として、第1のシリコン酸化膜と、シリコン窒化膜と、第2のシリコン酸化膜とをこの順に積層する工程を含み、前記研磨する工程においては、前記絶縁膜のうち前記第2のシリコン酸化膜の上面が露出するように前記第1の導電膜の上面が研磨される、請求項4に記載の半導体装置の製造方法。前記主表面上において、前記第1および第2のゲート電極と隣接するように形成された容量素子を形成する工程をさらに備えており、前記容量素子を形成する工程は、前記主表面上に、前記第1のゲート電極と同一の層からなる半導体層を形成する工程を含み、前記絶縁膜と第1の導電膜とをこの順に積層する工程では、前記絶縁膜および前記第1の導電膜を、前記第1のゲート電極および前記半導体層の側面および上面を覆うように同時に積層し、前記研磨する工程では、前記第1のゲート電極および前記半導体層上の前記第1の導電膜の上面を、前記第1のゲート電極および前記半導体層と平面的に重なる領域において前記絶縁膜の上面が露出するように同時に研磨し、前記第1のゲート電極および前記半導体層上の前記絶縁膜の上面を覆うように前記第1の導電膜と同一材質を有する第2の導電膜を同時に形成する、請求項4または5に記載の半導体装置の製造方法。FMONOS型メモリセルに情報を書き込む際には通常、選択用MOSトランジスタを構成するいわゆるコントロールゲート電極に1V程度、記憶用MOSトランジスタを構成するいわゆるメモリゲート電極に11V程度の電圧が印加される。このためコントロールゲート電極とメモリゲート電極との間には、両者の間に配置される絶縁膜を介して10V程度の高い電位差が生じる。このため上記絶縁膜には10Vを超える耐圧が要求される。特開2005-259843号公報に開示されるスプリットゲート構造には、上記の耐圧を確保するための考慮がなされていないが、一般には、コントロールゲート電極とメモリゲート電極との最上面の高さに段差を設けることにより、上記の耐圧を確保する。すなわちメモリゲート電極はコントロールゲート電極に比べて上下方向の高さ厚みが薄くなるように形成される。このためメモリゲート電極の最上面は、コントロールゲート電極の最上面に比べて低い位置に配置されるように形成される。上記の段差を大きくすることにより、両ゲート電極間の耐圧を容易に確保することができる。しかしながら、上記段差を大きくすれば、たとえば両ゲート電極をマスクとしてFMONOS型メモリセルのソース/ドレイン領域を形成する際に、通常の注入技術により注入される不純物イオンが、特にメモリゲート電極の真下の半導体基板内に入り込む可能性がある。これは以下の理由による。メモリゲート電極は製造プロセス時にその外周部メモリゲート電極の、コントロールゲート電極と対向する側面と反対側の側面の近傍において、最上面がより低くなり厚みが薄くなるように形成される。これに加えて、コントロールゲート電極との段差によりメモリゲート電極全体の厚みがコントロールゲート電極よりも薄くなれば、特に外周部において、メモリゲート電極が非常に薄くなる。このため特に外周部において、本来注入時にメモリゲート電極によりブロックされるはずの不純物イオンが、メモリゲート電極を貫通して半導体基板の内部に達する可能性があるためである。このようにしてメモリゲート電極の真下の半導体基板内に不純物イオンが注入されると、形成されるソース領域とドレイン領域とに挟まれた領域に意図せず不純物イオンが導入される。その結果、形成されるFMONOS型メモリセルの閾値電圧Vthが低下するなど、形成されるFMONOS型メモリセルの電気的特性に影響を与える可能性がある。特開2005-259843号公報のFMONOS型メモリセルは、そもそも上記の段差が形成されておらず、スプリットゲート構造の形状が不純物イオンの注入に与える影響について考慮されていない。本発明は、上記の問題に鑑みなされたものである。その目的は、選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたMONOS型メモリセル、およびその製造方法を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された第1のゲート電極と、主表面上において第1のゲート電極と隣接するように形成された第2のゲート電極と、第2のゲート電極と半導体基板とに挟まれた領域から、第1のゲート電極と第2のゲート電極とに挟まれた領域に連なるように延びる第1の絶縁膜とを備える半導体装置である。上記第2のゲート電極の最上面は第1のゲート電極の最上面より低くなっている。上記第2のゲート電極の最上面は主表面に沿うように形成されている。本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。まず主表面を有する半導体基板が準備される。上記主表面上に第1のゲート電極が形成される。上記第1のゲート電極の側面および上面を覆うように、絶縁膜と第1の導電膜とがこの順に積層される。上記第1の導電膜の上面が、第1のゲート電極と平面的に重なる領域において絶縁膜の上面が露出するように研磨される。上記第1のゲート電極と隣接する第1の導電膜の最上面と第1のゲート電極の最上面との間で段差を形成するように第1の導電膜をエッチングすることにより1対の第2のゲート電極が形成される。1対の第2のゲート電極のうち一方の第2のゲート電極と、一方の第2のゲート電極と半導体基板とに挟まれた領域における絶縁膜とが除去される。1対の上記第2のゲート電極のうち一方の第2のゲート電極とは異なる他方の第2のゲート電極と、第1のゲート電極とをマスクにして、半導体基板の内部に不純物が注入される。本発明によれば、第2のゲート電極の最上面が水平に形成されることにより、第2のゲート電極の外周部においても第2のゲート電極の外周部以外の領域と同じ厚みが確保される。このため、第1のゲート電極に対して最上面に段差を有する第2のゲート電極の外周部において、注入される不純物イオンが第2のゲート電極を貫通して半導体基板に到達する可能性を低減することができる。したがって、形成される半導体装置の閾値電圧の変動を抑制することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1図1を参照して、本実施の形態の半導体装置DVは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板SUBの主表面上に複数種類の回路が形成されている。一例として、半導体装置DVを構成する回路として、信号入出力回路、DA-ADコンバータ、電源回路、CPU、Flashメモリ、およびSRAMStaticRandomAccessMemoryが挙げられる。半導体装置DVを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置DVの外部に配置される回路との電気信号の入出力などがなされる。DA-ADコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置DVの駆動に必要な電力の供給や、当該電力の制御がなされる。CPUでは論理回路による論理演算が行なわれる。またFlashメモリやSRAMではデータの格納が行なわれる。これらのうち、特にFlashメモリを構成する半導体素子としてはたとえばFMONOS型メモリセルが用いられる。図2を参照して、特に図1のFlashメモリの領域に形成されるFMONOS型メモリセルは、1対の不純物領域であるソース領域SRとドレイン領域DRと、ゲート絶縁膜GIと、コントロールゲート電極CG第1のゲート電極とを有している。ソース領域SRとドレイン領域DRとの各々は、半導体基板SUBの主表面SBSに形成されている。ゲート絶縁膜GIは、ソース領域SRおよびドレイン領域DRに挟まれる半導体基板SUBの主表面SBS上に形成されている。コントロールゲート電極CGはゲート絶縁膜GI上に形成されている。またFMONOS型メモリセルは、コントロールゲート電極CGと隣接するように積層絶縁膜ONO第1の絶縁膜とメモリゲート電極MG第2のゲート電極とを有している。積層絶縁膜ONOは、主表面SBS上のうち、メモリゲート電極MGと半導体基板SUBとに挟まれた領域から、コントロールゲート電極CGとメモリゲート電極MGとに挟まれた領域に連なるように延びている。言い換えれば、積層絶縁膜ONOは、半導体基板SUBの主表面SBS上においてコントロールゲート電極CGおよびメモリゲート電極MGに隣接するように形成されている。そして積層絶縁膜ONOは、メモリゲート電極MGの下面に接しながら主表面SBSに沿うように図の左右方向に延びる領域と、コントロールゲート電極CGとメモリゲート電極MGとに挟まれながら主表面SBSに交差するように図の上下方向に延びる領域とを有している。またメモリゲート電極MGは、積層絶縁膜ONOのうち主表面SBSに沿うように延びる領域と、主表面SBSに交差するように延びる領域との両方に接するように形成される。さらにコントロールゲート電極CGも、積層絶縁膜ONOのうち主表面SBSに交差するように延びる領域と接するように配置される。コントロールゲート電極CGおよびメモリゲート電極MGの側壁には側壁絶縁膜SWが形成されている。側壁絶縁膜SWは、たとえばシリコン酸化膜とシリコン窒化膜との組合せが好ましいが、シリコン酸化膜のみからなるものであってもよい。また側壁絶縁膜SWは、図2のコントロールゲート電極CGの左側の側壁と積層絶縁膜ONOの最上面とを覆うように形成されてもよい。図2のFMONOS型メモリセルのうち、ゲート絶縁膜GIとコントロールゲート電極CGとの積層構造は、図1のFlashメモリの領域に複数形成されたFMONOS型メモリセルのうち所望のメモリセルを選択するための、いわゆる選択用MOSトランジスタを構成する。また図2のFMONOS型メモリセルのうち、積層絶縁膜ONOとメモリゲート電極MGとは、選択されたFMONOS型メモリセルに情報を記憶する、いわゆる記憶用MOSトランジスタを構成する。積層絶縁膜ONOは、シリコン酸化膜O1とシリコン窒化膜Nとシリコン酸化膜O2とがこの順に積層された構成を有している。このうちシリコン窒化膜Nが電荷を蓄積することにより、FMONOS型メモリセルに情報を記憶させることができる。本実施の形態においては、メモリゲート電極MGの最上面MGSは、コントロールゲート電極CGの最上面CGSよりも低い位置に形成されている。ここでメモリゲート電極の最上面MGSとは、メモリゲート電極MGのうち半導体基板SUBから最も遠い位置に配置される表面を意味する。同様にコントロールゲート電極の最上面CGSとは、コントロールゲート電極CGSのうち半導体基板SUBから最も遠い位置に配置される表面を意味する。言い換えればメモリゲート電極の最上面MGSはコントロールゲート電極の最上面CGSよりも、半導体基板SUB主表面SBSから近い位置に配置されている。本実施の形態においては、メモリゲート電極の最上面MGSは主表面SBSに沿うように、水平に形成されている。すなわちメモリゲート電極の最上面MGSは、図2の左側すなわち側壁絶縁膜SWに近い領域においても、図2の右側すなわち主表面SBSに交差する積層絶縁膜ONOに近い領域においても、主表面SBSからの距離高さはh2とほぼ等しい。またコントロールゲート電極の最上面CGSについても主表面SBSに沿うように水平に形成されることが好ましい。この場合、コントロールゲート電極の最上面CGSの任意の点の、主表面SBSからの距離高さはh1とほぼ等しくなる。このためコントロールゲート電極CGとメモリゲート電極MGとの境界部においては、高さがh1-h2の段差を有することが好ましい。なおこの段差は50nm以上であることが好ましい。ただしこの段差の大きさはコントロールゲート電極CGおよびメモリゲート電極MGの厚みに依存して変化するが、上記各ゲート電極の厚みによらず段差を50nm以上形成することが好ましい。たとえば微細化によってコントロールゲート電極CGの厚みが300nmから200nmに減少した場合でも当該段差の大きさは50nm以上であることが好ましい。側壁絶縁膜SWについては、その最上面が主表面SBSに沿うように水平に形成されていなくてもよく、たとえばメモリゲート電極MGまたはコントロールゲート電極CGから離れるにつれて主表面SBSからの高さ厚みが低くなる断面形状を有していてもよい。次に、本実施の形態の半導体装置として、図2に示すFMONOS型メモリセルの製造方法について、図3~図15を用いて説明する。なお図3~図15の各図において、Aは図2と同じ図1の半導体装置DVを構成するビット線が左右方向に延びる向きから見た断面図を示し、BはAに交差する図1の半導体装置DVを構成するワード線が左右方向に延びる向きから見た断面図を示す。図3ABを参照して、まずたとえばp型不純物を含むシリコン単結晶からなる半導体基板SUBが準備される。次に半導体基板SUBの一方上側の主表面SBS上に、たとえばシリコン酸化膜からなるパッド酸化膜OFと、シリコン窒化膜NFとが順に形成される。図4ABを参照して、次に、通常の写真製版技術およびエッチング技術により、後にトレンチ分離構造STIが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板SUBの一部が除去される。この処理によりトレンチ分離構造STIが形成される領域における半導体基板SUBの一部には溝部TRが形成される。図5ABを参照して、次に、図4に示すシリコン窒化膜NFおよび溝部TRを覆うように、たとえばCVDChemicalVaporDeposition法により、シリコン酸化膜が堆積される。このシリコン酸化膜が上記の溝部TRを充填することにより、溝部TRにはトレンチ分離構造STIが形成される。トレンチ分離構造STIが形成された後、半導体基板SUBの主表面上のパッド酸化膜OFを残して、たとえばウェットエッチング技術により、シリコン窒化膜NFおよび、トレンチ分離構造STIを形成したシリコン酸化膜が除去される。図6ABを参照して、次に、通常の写真製版技術を用いたパターニングがなされる。具体的には、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、たとえばp型ウェル領域WLを形成する領域における半導体基板SUBの内部に、ボロンBなどのp型不純物のイオンが注入される。具体的には、たとえばボロンなどのp型不純物が数kev以上数百keV以下、より具体的には10keV以上500keV以下のエネルギで、平面視において1×1011cm2以上5×1013cm2以下の照射密度で注入されることが好ましい。なおn型ウェル領域WLを形成する場合には、砒素やリンなどのn型不純物が数keV以上数百keV以下、より具体的には10keV以上500keV以下のエネルギで、平面視において1×1011cm2以上5×1013cm2以下の照射密度で注入されることが好ましい。なお図7以降においては、ウェル領域WLの図示は省略される。次に、パッド酸化膜OFが除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜GIが半導体基板SUBの主表面を覆うように形成される。ただしトレンチ分離構造STIの上には熱酸化法によるゲート絶縁膜GIが形成されなくてもよい。ゲート絶縁膜GIの厚みは0.5nm以上15nm以下であることが好ましい。ゲート絶縁膜GI上に、たとえばCVD法により、多結晶シリコンPS1の薄膜が形成される。ここで形成される多結晶シリコンPS1の厚みはたとえば10nm以上300nm以下であることが好ましい。図7ABを参照して、通常の写真製版技術およびエッチング技術により、多結晶シリコンPS1およびゲート絶縁膜GIがパターニングされる。これにより、ゲート絶縁膜GIおよび、これと平面的に重なるように配置されるコントロールゲート電極CGが形成される。図8ABを参照して、半導体基板SUBの主表面、ならびにコントロールゲート電極CGの側面および上面を覆うように、シリコン酸化膜O1、シリコン窒化膜Nおよびシリコン酸化膜O2がこの順に積層されることにより、積層絶縁膜ONO絶縁膜が形成される。具体的には、厚みが1nm以上10nm以下であるシリコン酸化膜O1がたとえば熱酸化法により形成された後、シリコン酸化膜O1の上面に接するように厚みが1nm以上10nm以下であるシリコン窒化膜NがCVD法により形成される。その後、シリコン窒化膜Nの上面に接するように、厚みが1nm以上10nm以下であるシリコン酸化膜O2がたとえばCVD法により形成される。図9ABを参照して、シリコン酸化膜O2の形成に引き続き、シリコン酸化膜O2の上面を覆うように、たとえばCVD法により、厚みが10nm以上100nm以下である多結晶シリコンPS2第1の導電膜の薄膜が形成される。図10ABを参照して、多結晶シリコンPS2に化学的機械研磨処理を施すことにより、多結晶シリコンPS2が研磨除去される。ここではコントロールゲート電極CGと平面的に重なる領域においてすなわちコントロールゲート電極CGの真上において半導体基板SUBの主表面に沿う方向に延びる積層絶縁膜ONOの最上面つまりシリコン酸化膜O2の上面が露出するまで、化学的機械研磨処理がなされることが好ましい。すなわちシリコン酸化膜O2をストッパ膜として、多結晶シリコンPS2の化学的機械研磨処理が施される。この処理により、シリコン酸化膜O2の上面が、半導体基板SUBの主表面に沿うように露出されるように、多結晶シリコンPS2が略水平方向に化学的機械研磨処理がなされることが好ましい。この処理により、多結晶シリコンPS2の最上面は半導体基板SUBの主表面に沿うように略水平方向に延びるように、平坦化される。図11ABを参照して、多結晶シリコンPS2が、たとえば通常の異方性ドライエッチング技術により、主に図の上側から除去される。この処理によりコントロールゲート電極CGの近傍における多結晶シリコンPS2は、その最上面MGSがコントロールゲート電極CGの最上面CGSよりも図の下側半導体基板SUBに近い側になるようにエッチングされる。またコントロールゲート電極CGから離れた上下方向の厚みの薄い多結晶シリコンPS2は、エッチングにより除去される。ここでは異方性エッチング技術を用いているため、多結晶シリコンPS2は、図の左右方向に関するエッチング速度は非常に遅い。このため上記処理によりコントロールゲート電極CGの左右に1対形成される、多結晶シリコンPS2としてのメモリゲート電極MGの幅図の左右方向の寸法は、上記エッチング処理を行なう前後でほとんど変化しないことが好ましい。上記エッチング処理により、メモリゲート電極MGの最上面MGSとコントロールゲート電極CGの最上面CGSとの間には段差が形成される。上記エッチング処理がなされた後における、コントロールゲート電極CGの最上面CGSと半導体基板SUBの主表面SBSとの距離高さをh1、メモリゲート電極MGの最上面MGSと半導体基板SUBの主表面SBSとの距離高さをh2とすれば、h1とh2との差段差がたとえば50nm以上となるように形成されることが好ましい。ただしこの段差の大きさはコントロールゲート電極CGおよびメモリゲート電極MGの厚みに依存して変化するが、上記各ゲート電極の厚みによらず段差を50nm以上形成することが好ましい。たとえば微細化にコントロールゲート電極CGの厚みが300nmから200nmに減少した場合でも当該段差の大きさは50nm以上であることが好ましい。図12ABを参照して、図11ABの工程において形成された、メモリセルを形成するための構造を覆うように、半導体基板SUBの主表面に感光材料としてのフォトレジストPHRが塗布される。次に、通常の写真製版技術により、各メモリセルを形成するための構造に含まれる1対のメモリゲート電極MGのうち一方を覆い、他方を露出する平面形状となるように、フォトレジストPHRがパターニングされる。図13ABを参照して、図12ABの工程において形成されたフォトレジストPHRのパターンを用いて通常のエッチング技術による処理がなされる。この処理により、各メモリセルを形成するための構造に含まれる1対のメモリゲート電極MGのうち、フォトレジストPHRに覆われず露出した一方が除去される。また当該メモリゲート電極MGの除去に引き続き、通常のエッチング技術により、除去されたメモリゲート電極MGと半導体基板SUBとに挟まれた領域における積層絶縁膜ONOが除去される。積層絶縁膜ONOは、除去されずに残ったメモリゲート電極MGとコントロールゲート電極CGとに挟まれた領域、および除去されずに残ったメモリゲート電極MGと半導体基板SUBとに挟まれた領域において維持され、それ以外の領域において除去されることが好ましい。しかしたとえば積層絶縁膜ONOの最上面ONSがメモリゲート電極MGの最上面MGSよりも低くなるように形成されてもよいエッチングされてもよい。図14ABを参照して、図13ABの工程において形成された、メモリセルを形成するための構造を覆うように、半導体基板SUBの主表面に絶縁膜SNが形成される。この絶縁膜SNはたとえば形成するメモリセルの側壁絶縁膜を構成するシリコン酸化膜とシリコン窒化膜との組合せとすることが好ましい。ただしたとえばシリコン酸化膜のみが形成されてもよい。図15ABを参照して、通常のエッチング技術により、コントロールゲート電極CGおよびメモリゲート電極MGの側壁には、絶縁膜SNの残渣としてたとえばシリコン酸化膜とシリコン窒化膜との組合せからなる側壁絶縁膜SWが形成される。次に、図15AB中に矢印で示すように、通常のイオン注入技術により、半導体基板SUBの主表面SBSの上方から、たとえば砒素やリンなどの不純物イオンが注入される。この不純物イオンは、形成されたコントロールゲート電極CGおよび1対形成されたメモリゲート電極MGのうち除去されずに残ったメモリゲート電極MGなどの構造をマスクとして、半導体基板SUBの内部に注入される。この処理により、図2に示すように、半導体基板SUBの内部のうち、コントロールゲート電極CGおよびメモリゲート電極MGなどの構造が形成された真下を除く領域に不純物イオンが注入される。その結果、半導体基板SUBの内部に不純物イオンが注入された領域は、コントロールゲート電極CGおよびメモリゲート電極MGが構成するFMONOS型メモリセルのソース領域SRおよびドレイン領域DRとして形成される。以上により、図2に示すnチャネル型のFMONOS型メモリセルが形成される。以上においてはp型不純物を含む半導体基板を用いてnチャネル型のFMONOS型メモリセルを形成する方法について述べたが、たとえばn型不純物を含む半導体基板を用いてpチャネル型のFMONOS型メモリセルが形成されてもよく、p型不純物を含む半導体基板を用いてpチャネル型のFMONOS型メモリセルが形成されてもよい。次に、図16~図17に示す比較例を参照しながら、本実施の形態の作用効果について説明する。図16には、本実施の形態の製造方法における図9ABの工程がなされた後、図10ABの研磨処理がなされずに図11ABに示すエッチング処理がなされた場合の、図11Aに対応する態様を示している。図16を参照して、図10の研磨処理がなされずに図11のエッチング処理がなされれば、当該エッチング処理後のメモリゲート電極MGの上面は、図9の工程において形成される多結晶シリコンPS2の最上面の形状の影響を受ける。すなわち、コントロールゲート電極CGの側壁近傍における多結晶シリコンPS2は、図9に示すようにコントロールゲート電極CGから離れるにつれて厚みが薄くなるように、最上面が滑らかな曲面曲線を描くように形成される。図16においては、多結晶シリコンPS2は、この最上面の滑らかな曲面の形状を引き継いだままエッチングされている。このため図16においては、メモリゲート電極MGの上面が曲面を描いている。図17を参照して、図16に示す構造に対して、本実施の形態の図12~図15に示す工程と同様の処理がなされれば、形成されるメモリゲート電極MG、およびメモリゲート電極MGの側壁に形成される側壁絶縁膜SWはその厚みが非常に薄くなる。ここでたとえば図17に示すコントロールゲート電極CGの最上面と半導体基板SUBの主表面との距離h1が図2に示す本実施の形態における当該距離h1とほぼ等しく、図17に示すメモリゲート電極MGの最もコントロールゲート電極CGに近い領域における半導体基板SUBの主表面との距離h2が図2に示す本実施の形態の当該h2とほぼ等しいとする。このとき、メモリゲート電極MGの側壁に接する側壁絶縁膜SWの厚みの最大値h3は、h2に比べて非常に小さくなる。つまり図17の比較例においては、メモリゲート電極MGおよびこれに接する側壁絶縁膜SWが、図2に示す本実施の形態のメモリゲート電極MGおよびこれに接する側壁絶縁膜SWに比べて非常に薄くなる。図17に示す状態で、図15と同様のイオン注入がなされれば、当該不純物イオンは、マスクとして機能するはずのメモリゲート電極MGおよびこれに接する側壁絶縁膜SWを貫通して半導体基板SUBの内部に注入される。すると半導体基板SUBの内部のうち、メモリゲート電極MGの真下など意図しない領域に不純物イオンが注入される。すると形成されるソース/ドレイン領域は、半導体基板SUBの主表面に沿う方向に関して所望する長さよりも長くなる。その結果、形成されるFMONOS型メモリセルの閾値電圧Vthが低下する可能性がある。以上のように、FMONOS型メモリセルにおいて、コントロールゲート電極CGとメモリゲート電極MGとの耐圧を確保するために両電極の最上面の間に設ける段差が、メモリゲート電極MGを非常に薄くし、形成されるFMONOS型メモリセルの電気的特性を変化させる可能性がある。そこで、本実施の形態に示すように、多結晶シリコンPS2を形成した後、これをエッチングしてメモリゲート電極MGを形成する前に、多結晶シリコンPS2の上面を研磨して、当該上面を半導体基板SUBの主表面に沿うように水平にすることが好ましい。このようにすれば、続く工程において多結晶シリコンPS2をエッチングしてメモリゲート電極MGを形成する際には、多結晶シリコンPS2の最上面の形状が引き継がれる。このため、形成されるメモリゲート電極MGの最上面は、端部において多少エッチングされ小さい曲面が形成されることはあるものの、おおむね半導体基板SUBの主表面に沿う略平面となる。したがって形成されるメモリゲート電極MGは、その全体にわたって半導体基板SUBとの距離をほぼ一定値であるh2とすることができる。本実施の形態においては比較例よりもメモリゲート電極MGの厚みが確保されるため、不純物イオンを注入する際に、メモリゲート電極MGが、当該不純物イオンがメモリゲート電極MGを貫通して真下の半導体基板SUBに注入される現象が抑制される。したがって本実施の形態によれば、コントロールゲート電極CGとメモリゲート電極MGとの段差を確保しつつ、意図しない閾値電圧Vthの変動を抑制することにより、高性能を有するFMONOS型メモリセルを提供することができる。実施の形態2本実施の形態は、実施の形態1に示すFMONOS型メモリセルと容量素子とを有する点において、実施の形態1と異なっている。以下、本実施の形態の半導体装置について、図18を参照しながら説明する。図18を参照して、本実施の形態の半導体装置は、半導体基板SUBに、図2に示す実施の形態1のFMONOS型メモリセルと、キャパシタ容量素子とが形成されている。図18の左側には図2と同様の構成を有するFMONOS型メモリセルが、図18の右側にはキャパシタが図示されている。より具体的には、FMONOS型メモリセルのコントロールゲート電極CGおよびメモリゲート電極MGと隣接するように、キャパシタの半導体層SS、積層絶縁膜ONO第2の絶縁膜およびキャパシタゲート電極CPG第3のゲート電極が形成されている。半導体層SSはFMONOS型メモリセルのコントロールゲート電極CGと同一の層からなる。すなわち半導体層SSはコントロールゲート電極CGと同一の材質からなり、コントロールゲート電極CGとほぼ同一の厚みを有することが好ましい。半導体層SSの側面および上面を覆うように形成される積層絶縁膜ONOは、FMONOS型メモリセルの積層絶縁膜ONOと同一の層からなる。すなわちキャパシタを構成する積層絶縁膜ONOは、FMONOS型メモリセルを構成する積層絶縁膜ONOと同様に、たとえばシリコン酸化膜O1とシリコン窒化膜Nとシリコン酸化膜O2とがこの順に積層された構成を有することが好ましい。さらにキャパシタゲート電極CPGは、積層絶縁膜ONOの側面および上面を覆うように、FMONOS型メモリセルを構成するメモリゲート電極MGと同一の層からなるように形成されることが好ましい。すなわちキャパシタゲート電極CPGは、メモリゲート電極MGと同一の材質からなり、メモリゲート電極MGとほぼ同一の厚みを有することが好ましい。図18に示すように、本実施の形態におけるキャパシタは、半導体基板SUBの表面に形成されたトレンチ分離構造STIの表面上に半導体層SS、積層絶縁膜ONOおよびキャパシタゲート電極CPGがこの順に積層された構成を有していてもよい。本実施の形態の構成は、実施の形態1の構成と比較して、以上の点において異なっており、他の点においては実施の形態1と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、図18に示す本実施の形態の半導体装置の製造方法について、図19~図23を用いて説明する。なお図19~図23の各図の左側にはFMONOS型メモリセルを形成するための構造が、図19~図23の各図の右側にはキャパシタを形成するための構造が図示されている。また図19~図23の各図の左側に示すFMONOS型メモリセルの構造は、実施の形態1における図3A~図15Aと同一の方向から見た態様を示す。図19を参照して、実施の形態1の図3~図9の工程と同様の処理がなされる。これによりFMONOS型メモリセルを形成するための図9Aと同様の構造および、キャパシタを形成するための構造が形成される。キャパシタを形成するための構造は、まず図3~図5の工程において、半導体基板SUBの表面における所望の領域にトレンチ分離構造STIが形成された後、図6~図7の工程において、コントロールゲート電極CGを形成する多結晶シリコンPS1が、たとえばトレンチ分離構造STIの表面の一部に残るようにパターニングされる。このパターニングにより、コントロールゲート電極CGと同一の層からなる半導体層SSが形成される。なおこの半導体層SSは、トレンチ分離構造STI以外の、半導体基板SUBの主表面上の領域に形成されてもよい。その後、図8~図9の工程において、コントロールゲート電極CGの側面および上面、ならびに半導体層SSの側面および上面を覆うように、積層絶縁膜ONOおよび多結晶シリコンPS2がこの順に積層形成される。すなわちコントロールゲート電極CGおよび半導体層SSの両者の上に同時に、積層絶縁膜ONOおよび多結晶シリコンPS2が形成されることが好ましい。なお図19の工程においては、図9の工程に比べて、多結晶シリコンPS2の厚みが薄いことが好ましく、具体的には、図19の工程において形成される多結晶シリコンPS2の厚みは、図9の工程において形成される多結晶シリコンPS2の厚みの1/2程度、より具体的には30以上70以下の厚みであることが好ましい。図20を参照して、図10の工程と同様の、化学的機械研磨処理がなされる。この処理により、コントロールゲート電極CGおよび半導体層SSのそれぞれと平面的に重なる領域において積層絶縁膜ONOシリコン酸化膜O2の上面が露出するように、同時に研磨される。図21を参照して、コントロールゲート電極CGおよび半導体層SSのそれぞれの真上において露出された積層絶縁膜ONOシリコン酸化膜O2の上面を覆うように、既に形成されている多結晶シリコンPS2と同一材質である多結晶シリコンPS2第2の導電膜が再度、たとえばCVD法により形成される。図22を参照して、通常の写真製版技術により、キャパシタが形成される領域における、半導体層SSと積層絶縁膜ONOと多結晶シリコンPS2とが積層された領域を覆うようにフォトレジストPHRのパターンが形成される。図23を参照して、図22の工程で形成されたフォトレジストPHRのパターンを用いて、フォトレジストPHRで覆われない領域における多結晶シリコンPS2の一部が、通常の異方性ドライエッチング技術により主に上方から除去される。このエッチング処理は基本的に図11の工程と同様であるため、FMONOS型メモリセルを形成するための領域には図11Aと同様の、コントロールゲート電極CG上の積層絶縁膜ONOの上面が露出し、1対のメモリゲート電極MGを有する構造が形成される。またキャパシタが形成される領域には、半導体層SS、積層絶縁膜ONOおよびキャパシタゲート電極CPGがこの順に積層された構造が形成される。このキャパシタゲート電極CPGは、図19および図21の各工程において2度形成された多結晶シリコンPS2により構成される。その後、フォトレジストPHRは除去される。以後、図12~図15と同様の処理がなされることにより、図18に示すFMONOS型メモリセルとキャパシタとを有する半導体装置が形成される。次に、本実施の形態の作用効果について説明する。本実施の形態においては、FMONOS型メモリセルを形成する領域において、コントロールゲート電極CGと平面的に重なる多結晶シリコンPS2がすべてエッチングにより除去される。このため同一の半導体基板に、FMONOS型メモリセルの構造と同時に図18の構造を有するキャパシタを形成しようとすれば、図20の工程に示すように、キャパシタを形成しようとする領域においてもFMONOS型メモリセルを形成する領域と同様に、半導体層SS、積層絶縁膜ONOと平面的に重なる多結晶シリコンPS2が除去される。そこで本実施の形態のように、図21の工程において再度、特にキャパシタを形成しようとする領域における半導体層SSおよび積層絶縁膜ONOの重なる領域上に多結晶シリコンPS2を形成することにより、図18に示すキャパシタ構造が容易に形成される。なお、図21の工程においてはキャパシタを形成する領域のみならず、FMONOS型メモリセルを形成する領域においても再び多結晶シリコンPS2が形成される。このため形成されるメモリゲート電極MGの厚みが過剰にならないよう制御する観点から、上記のように、図19の工程において形成される多結晶シリコンPS2の厚みを、実施の形態1図9の工程において形成される多結晶シリコンPS2の厚みよりも薄くすることが好ましい。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。