"第1の面に、n個の第1の外部データ端子及びn個の第2の外部データ端子を有する第1の配線基板と、前記n個の第1の外部データ端子、及び前記n個の第2の外部データ端子のそれぞれと電気的に接続される2n個の第1のデータパッドを有する第1の半導体チップと、前記n個の第1の外部データ端子のそれぞれと電気的に接続されるn個の第2のデータパッドを有する第2の半導体チップと、前記n個の第2の外部データ端子のそれぞれと電気的に接続されるn個の第3のデータパッドを有する第3の半導体チップと、を備え、前記第1乃至第3の半導体チップは、前記第1の面の反対側に位置する前記第1の配線基板の第2の面に、前記第2の半導体チップ、前記第1の半導体チップ、前記第3の半導体チップの順で搭載されており、前記第1の半導体チップを、前記第2の半導体チップと前記第3の半導体チップとの間に配置したことを特徴とする半導体装置。前記n個の第2のデータパッドは、前記n個の第2の外部データ端子とは電気的に独立した構成とされており、前記n個の第3のデータパッドは、前記n個の第1の外部データ端子とは電気的に独立した構成であることを特徴とする請求項1記載の半導体装置。前記nは、2以上の整数であって、前記第1の配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、前記中央領域には、前記第1の外部データ端子と電気的に接続される一方のn個の前記第1のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続されるn個の第1の内部データ端子と、前記n個の第2のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第2の内部データ端子と、が設けられており、前記n個の第1の内部データ端子は、前記第1の方向に延在する第1の直線上に配列され、前記n個の第2の内部データ端子は、前記第1の方向に延在し、かつ前記第1の直線と並走する第2の直線上に配列されており、前記第1及び第2の周辺領域には、他方のn個の前記第1のデータパッドのうち、n/2個の第1のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第1の線上に配列されるn/2個の第3の内部データ端子と、前記n個の第3のデータパッドのうち、n/2個の第3のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第1の線と並走し、前記第2の線との間に前記第1の線を配置する第3の線上に配列されるn/2個の第4の内部データ端子と、がそれぞれ設けられていることを特徴とする請求項1または2記載の半導体装置。前記nは、2以上の整数であって、前記第1の配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、前記中央領域と対向するように、前記第1の方向に延在する第4の線上に配列されたn個の第1のパッドと、前記第4の線上であって前記n個の第1のパッドの両側にn/2個ずつ配列された第2のパッドと、前記第1のパッドと前記第2のパッドとを電気的に接続する配線と、が主面に設けられた第2の配線基板を有し、前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、前記中央領域には、前記第1の外部データ端子と電気的に接続される一方のn個の前記第1のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第1の内部データ端子と、前記n個の第1のパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第2の内部データ端子と、が設けられており、前記n個の第1の内部データ端子は、前記第1の方向に延在する第1の直線上に配列され、前記n個の第2の内部データ端子は、前記第1の方向に延在し、かつ前記第1の直線と並走する第2の直線上に配列されており、前記第1及び第2の周辺領域には、他方のn個の前記第1のデータパッドのうち、n/2個の第1のデータパッドのそれぞれと、ボンディングワイヤを介して電気的に接続され、かつ前記第1の線上に配列されるn/2個の第3の内部データ端子と、前記n/2個の第2のパッドのそれぞれとボンディングワイヤを介して電気的に接続され、前記第1の線と並走し、かつ前記第2の線との間に前記第1の線を配置する第3の線上に配列されるn/2個の第4の内部データ端子と、がそれぞれ設けられており、ボンディングワイヤを介して、前記n個の第1のパッドのそれぞれと前記n個の第3のデータパッドとを電気的に接続したことを特徴とする請求項1または2記載の半導体装置。前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、前記第3の半導体チップのうち、前記中央領域と対向する部分に前記n個の第3のデータパッドを配置したことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、前記第3の半導体チップのうち、前記第1の周辺領域と対向する部分に、一方のn/2個の前記第3のデータパッドを配置し、前記第2の周辺領域と対向する部分に、他方のn/2個の前記第3のデータパッドを配置したことを特徴とする請求項4記載の半導体装置。前記第1の半導体チップには、第1のチップセレクト信号が入力され、前記第2及び第3の半導体チップには、前記第1のチップセレクト信号とは異なる共通の第2チップセレクト信号が入力されることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。前記第1の配線基板は、前記第1の内部データ端子、前記第2の内部データ端子、及び前記第1の外部データ端子を電気的に接続する第1の配線パターンと、前記第3の内部データ端子、前記第4の内部データ端子、及び前記第2の外部データ端子を電気的に接続する第2の配線パターンと、を有し、前記第1及び第2の配線パターンは、実質的に分岐していないことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。前記第1の配線パターンは、第1の貫通電極と、前記第2の面に設けられ、前記第1の内部データ端子、前記第2の内部データ端子、及び前記第1の貫通電極の一端と接続された第1の配線と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第1の貫通電極の他端と接続された第2の配線と、を有することを特徴とする請求項8記載の半導体装置。前記第2の配線パターンは、第2の貫通電極と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第2の貫通電極の一端と接続された第3の配線と、前記第2の面に設けられ、前記第3の内部データ端子、前記第4の内部データ端子、及び前記第2の貫通電極の他端と接続された第4の配線と、を有することを特徴とする請求項8または9記載の半導体装置。第1の面に配置されたn個の第1の外部データ端子及びn個の第2の外部データ端子、前記第1の面の反対側に位置する第2の面に設けられ、かつ前記n個の第1の外部データ端子のぞれぞれと電気的に接続されたn個の第1の内部データ端子、及び前記第2の面に設けられ、かつ前記n個の第2の外部データ端子のぞれぞれと電気的に接続されたn個の第2の内部データ端子を有する配線基板と、2n個の第1のデータパッドを有する第1の半導体チップと、n個の第2のデータパッドを有する第2の半導体チップと、n個の第3のデータパッドを有する第3の半導体チップと、を備え、前記第1乃至第3の半導体チップは、前記第1の配線基板の第2の面に、前記第1の半導体チップ、前記第2の半導体チップ、前記第3の半導体チップの順で搭載されており、ボンディングワイヤを介して、前記n個の第2のデータパッドのそれぞれと一方のn個の前記第1のデータパッドとを電気的に接続し、ボンディングワイヤを介して、前記n個の第3のデータパッドのそれぞれと他方のn個の前記第1のデータパッドとを電気的に接続し、ボンディングワイヤを介して、前記n個の第1の内部データ端子のぞれぞれと前記一方のn個の第1のデータパッドを電気的に接続し、ボンディングワイヤを介して、前記n個の第2の内部データ端子のぞれぞれと前記他方のn個の第1のデータパッドを電気的に接続したことを特徴とする半導体装置。前記配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、前記中央領域に前記n個の第1の内部データ端子を設け、前記第1及び第2の周辺領域のそれぞれにn/2個の前記第2の内部データ端子を設け、前記n個の第1の内部データ端子、及び前記n個の第2の内部データ端子を、前記第1の方向に延在する第1の直線上に配列させたことを特徴とする請求項11記載の半導体装置。前記中央領域と対向するように、前記一方のn個の第1のデータパッドを配置し、前記第1及び第2の周辺領域と対向するように、前記他方のn個の第1のデータパッドを配置することを特徴とする請求項12記載の半導体装置。前記配線基板は、前記第1の内部データ端子、及び前記第1の外部データ端子を電気的に接続する第1の配線パターンと、前記第2の内部データ端子、及び前記第2の外部データ端子を電気的に接続する第2の配線パターンと、を有し、前記第1及び第2の配線パターンは、実質的に分岐していないことを特徴とする請求項11ないし13のうち、いずれか1項記載の半導体装置。前記第1の配線パターンは、第1の貫通電極と、前記第1の面に設けられ、前記第1の外部データ端子、及び前記第1の貫通電極の一端と接続された第1の配線と、前記第2の面に設けられ、前記第1の内部データ端子、及び前記第1の貫通電極の他端と接続された第2の配線と、を有することを特徴とする請求項14記載の半導体装置。前記第2の配線パターンは、第2の貫通電極と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第2の貫通電極の一端と接続された第3の配線と、前記第2の面に設けられ、前記第2の内部データ端子、及び前記第2の貫通電極の他端と接続された第4の配線と、を有することを特徴とする請求項14または15記載の半導体装置。前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、前記第3の半導体チップのうち、前記第1及び第2の周辺領域と対向する部分に前記n個の第3のデータパッドを配置したことを特徴とする請求項11ないし16のうち、いずれか1項記載の半導体装置。そこで、半導体装置の高さを低くする要求と、半導体装置の抵コスト化及び大容量化の要求と、を満たすために、配線基板上に3個のメモリ用半導体チップを積み重ねて実装する場合がある。この場合、例えば、2つのメモリ用半導体チップのI/O入出力数を32bitモードから16bitモードに変更し、該2つのメモリ用半導体チップを制御信号CS0でコントロールすることで、I/O32bitとして機能させて、メモリ容量を単体の2倍にすると共に、別の制御信号CS1でコントロールされるI/O32bitのメモリ用半導体チップを積み重ねて実装することで、メモリ容量を単体のチップの3倍とする。しかしながら、上記MCP型半導体装置を設計する際、配線基板上に2つのI/O16bitのメモリ用半導体チップを積み重ねて実装し、最上層に配置されたI/O16bitのメモリ用半導体チップ上に、I/O32bitのメモリ用半導体チップを実装するか、或いは、配線基板上に、I/O32bitのメモリ用半導体チップを実装し、該I/O32bitのメモリ用半導体チップ上に2つのI/O16bitのメモリ用半導体チップを積み重ねて実装していた。一般的に、MCP型半導体装置に使用される配線基板は、基板本体と、基板本体の一方の面に配置され、ボンディングワイヤを介して、メモリ用半導体チップと電気的に接続される第1の配線パターンと、基板本体の他方の面に配置され、外部接続端子例えば、はんだボールが配置される第2の配線パターン配線及びラウンド部等により構成されるパターンと、基板本体を貫通し、第1及び第2の配線パターンと接続される貫通電極と、を有する。このような構成とされた配線基板上に、複数のメモリ用半導体チップを積み重ねて実装した場合、I/O等の信号用の配線を分岐する必要がある。このため、多重反射等の影響により、データ信号の波形の品質が劣化する。つまり、上記説明したMCP型半導体装置では、配線基板に対する半導体チップの積層順や配線基板の配線トポロジによって、データ信号の品質劣化が生じてしまうという問題があった。本発明の一観点によれば、第1の面に、n個の第1の外部データ端子及びn個の第2の外部データ端子を有する第1の配線基板と、前記n個の第1の外部データ端子、及び前記n個の第2の外部データ端子のそれぞれと電気的に接続される2n個の第1のデータパッドを有する第1の半導体チップと、前記n個の第1の外部データ端子のそれぞれと電気的に接続されるn個の第2のデータパッドを有する第2の半導体チップと、前記n個の第2の外部データ端子のそれぞれと電気的に接続されるn個の第3のデータパッドを有する第3の半導体チップと、を備え、前記第1乃至第3の半導体チップは、前記第1の面の反対側に位置する前記第1の配線基板の第2の面に、前記第2の半導体チップ、前記第1の半導体チップ、前記第3の半導体チップの順で搭載されており、前記第1の半導体チップを、前記第2の半導体チップと前記第3の半導体チップとの間に配置したことを特徴とする半導体装置が提供される。本発明の半導体装置の製造方法によれば、第1の面に、n個の第1の外部データ端子及びn個の第2の外部データ端子を有する第1の配線基板と、n個の第1の外部データ端子、及びn個の第2の外部データ端子のそれぞれと電気的に接続される2n個の第1のデータパッドを有する第1の半導体チップと、n個の第1の外部データ端子のそれぞれと電気的に接続されるn個の第2のデータパッドを有する第2の半導体チップと、n個の第2の外部データ端子のそれぞれと電気的に接続されるn個の第3のデータパッドを有する第3の半導体チップと、を備え、第1乃至第3の半導体チップを、第1の面の反対側に位置する第1の配線基板の第2の面に、第2の半導体チップ、第1の半導体チップ、第3の半導体チップの順で搭載して、第2の半導体チップと第3の半導体チップとの間に第1の半導体チップを配置することにより、ワイヤボンディングを介して、第2のデータパッドと電気的に接続される第2データパッド用内部データ端子と第1の外部データ端子とを電気的に接続する第1の配線パターン上に、ワイヤボンディングを介して、一方の第1のデータパッドと電気的に接続される内部データ端子を配置することが可能になると共に、ワイヤボンディングを介して、第3のデータパッドと電気的に接続される第3データパッド用内部データ端子と第2の外部データ端子とを電気的に接続する第2の配線パターン上に、ワイヤボンディングを介して、他方の第1のデータパッドと電気的に接続される内部データ端子を配置することが可能となる。これにより、上記第1及び第2の配線パターンが実質的に分岐しないように配線基板に設けることが可能となり、スタブがほとんどなくなるため、半導体装置のデータ信号の品質劣化を抑制できる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示す断面図である。図1に示す第1の実施の形態の半導体装置10の切断面は、後述する図2に示すB-B線断面に対応している。図1を参照するに、第1の実施の形態の半導体装置10は、第1の配線基板11と、第2の半導体チップ13-1と、第1の半導体チップ14と、第3の半導体チップ13-2と、第1のスペーサー15-1と、第2のスペーサー15-2と、封止樹脂17と、を有する。図2は、図1に示す配線基板をA視した平面図である。図2に示す方向Dは、第1の方向を示している。図2において、図1に示す半導体装置10と同一構成部分には、同一符号を付す。図1及び図2を参照するに、第1の配線基板11は、基板本体18と、n2以上の整数個の第1の内部データ端子21と、n個の第2の内部データ端子22と、n個の第3の内部データ端子23と、n個の第4の内部データ端子24と、第1の配線パターン26と、第2の配線パターン27と、n個の第1の外部データ端子29と、n個の第2の外部データ端子31と、複数の内部CAコマンド/アドレス端子33と、第3の配線パターン34と、外部CA端子36と、外部接続端子37と、を有する。第1の実施の形態では、一例として、上記nが8の場合を例に挙げて、以下の説明を行う。図1を参照するに、基板本体18は、板状とされた絶縁基板である。基板本体18は、第1の面18a第1の配線基板11の第1の面に相当する面と、第1の面18aの反対側に設けられた第2の面18b第1の配線基板11の第2の面に相当する面と、を有する。図2を参照するに、基板本体18の第2の面18bは、チップ搭載領域Cと、中央領域Eと、第1の周辺領域F1と、第2の周辺領域F2と、を有する。チップ搭載領域Cは、第2の面18bの中央部に配置された矩形の領域である。チップ搭載領域Cは、第1乃至第3の半導体チップ14,13-1,13-2が積み重ねられて搭載される領域である。中央領域E、及び第1及び第2の周辺領域F1,F2は、チップ搭載領域Cの一方の側に、D方向に並んで配置されている。第1及び第2の周辺領域F1,F2は、中央領域Eを挟むように配置されている。上記基板本体18としては、例えば、ガラスエポキシ基板を用いることができる。図3は、図1に示す封止樹脂を取り除いた状態の第1の実施の形態の半導体装置をA視した平面図である。図3では、図2に示す第1及び第2の配線パターン26,27の図示を省略する。また、図3において、図1及び図2に示す構造体と同一構成部分には、同一符号を付す。図3を参照するに、n個の第1の内部データ端子21は、中央領域Eに設けられている。n個の第1の内部データ端子21は、中央領域Eを通過し、かつD方向に延在する第1の直線L1上に配列されている。図3を参照するに、n個の第2の内部データ端子22は、中央領域Eに設けられている。n個の第2の内部データ端子22は、D方向に延在し、かつ第1の直線L1と並走する第2の直線L2上に配列されている。第2の直線L2は、第1の直線L1と第3の半導体チップ13-2との間に位置する第2の面18b上に配置されている。図3を参照するに、n個の第3の内部データ端子23のうち、一方のn/2個の第3の内部データ端子23は、第1の周辺領域F1に設けられており、他方のn/2個の第3の内部データ端子23は、第2の周辺領域F2に設けられている。上記n個の第3の内部データ端子23は、第1の直線L1上に配列されている。図3を参照するに、n個の第4の内部データ端子24のうち、一方のn/2個の第4の内部データ端子24は、第1の周辺領域F1に設けられており、他方のn/2個の第4の内部データ端子24は、第2の周辺領域F2に設けられている。上記n個の第4の内部データ端子24は、第1の線L1と並走し、第2の線L2との間に第1の線L1を配置する第3の線L3上に配列されている。図2を参照するに、第1の配線パターン26は、n個設けられており、第1の貫通電極41と、第1の配線42と、第2の配線44と、を有する。第1の貫通電極41は、基板本体18を貫通するように配置されている。第1の配線42は、基板本体18の第2の面18bに設けられている。第1の配線42は、第1の内部データ端子21、第2の内部データ端子22、及び第1の貫通電極41の一端と接続されている。これにより、第1の配線42は、第1の内部データ端子21、第2の内部データ端子22、及び第1の貫通電極41を電気的に接続している。第2の配線44は、第1の外部データ端子29が配置されるランド部を有しており、基板本体18の第1の面18aに設けられている。第2の配線44は、第1の貫通電極41の他端と接続されている。これにより、第2の配線44は、第1の貫通電極41を介して、第1の配線42と電気的に接続されている。図4は、図2に示す第1の外部データ端子、第1の配線パターン、第1の内部データ端子、及び第2の内部データ端子を模式的に示す図である。図4を参照するに、上記構成とされた第1の配線パターン26は、実質的に分岐していない配線パターンである。よって、第1の配線パターン26を用いることで、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。図2を参照するに、第2の配線パターン27は、n個設けられており、第2の貫通電極46と、第3の配線47と、第4の配線49と、を有する。第2の貫通電極46は、基板本体18を貫通するように設けられている。第3の配線47は、基板本体18の第2の面18bに設けられている。第3の配線47は、第3の内部データ端子23、第4の内部データ端子24、及び第2の貫通電極46の一端と接続されている。これにより、第3の配線47は、第3の内部データ端子23、第4の内部データ端子24、及び第2の貫通電極46を電気的に接続している。第4の配線49は、第2の外部データ端子31が配置されるランド部を有しており、基板本体18の第1の面18aに設けられている。第4の配線49は、第2の貫通電極46の他端と接続されている。これにより、第4の配線49は、第2の貫通電極46を介して、第3の配線47と電気的に接続されている。上記構成とされた第2の配線パターン27は、実質的に分岐していない配線パターンである。図2を参照するに、n個の第1の外部データ端子29は、第2の配線44のランド部に設けられている。これにより、第1の外部データ端子29は、第1の配線パターン26を介して、それぞれ1つの第1及び第2の内部データ端子21,22と電気的に接続されている。第1の外部データ端子29としては、例えば、はんだボールを用いることができる。図2を参照するに、n個の第2の外部データ端子31は、第4の配線49のランド部に設けられている。これにより、第2の外部データ端子31は、第2の配線パターン27を介して、それぞれ1つの第3及び第4の内部データ端子23,24と電気的に接続されている。第2の外部データ端子31としては、例えば、はんだボールを用いることができる。図2を参照するに、複数の内部CA端子33は、チップ搭載領域Cの他方の側に位置する第2の面18bに設けられている。複数の内部CA端子33は、D方向に対して1列で配列されている。図2を参照するに、第3の配線パターン34は、n個設けられており、第3の貫通電極52と、第5の配線53と、第6の配線55と、を有する。第3の貫通電極52は、基板本体18を貫通するように設けられている。第5の配線53は、基板本体18の第2の面18bに設けられている。第5の配線53は、内部CA端子33、及び第3の貫通電極52の一端と接続されている。これにより、第5の配線53は、内部CA端子33と第3の貫通電極52とを電気的に接続している。図1を参照するに、第6の配線55は、外部CA端子36が配置されるランド部を有しており、基板本体18の第1の面18aに設けられている。図2を参照するに、第6の配線55は、第3の貫通電極52の他端と接続されている。これにより、第6の配線55は、第3の貫通電極52を介して、第5の配線53と電気的に接続されている。図1及び図2を参照するに、外部CA端子36は、第6の配線55のランド部に設けられている。これにより、第2の外部データ端子31は、第3の配線パターン34を介して、内部CA端子33と電気的に接続されている。外部CA端子36としては、例えば、はんだボールを用いることができる。図2に示す外部接続端子37は、基板本体18の第1の面18a図2には図示せずに複数設けられている。外部接続端子37は、電源やクロック等が入力される端子である。外部接続端子37としては、例えば、はんだボールを用いることができる。図1を参照するに、第2の半導体チップ13-1は、エッジパッド構造とされており、半導体基板58と、回路素子層59と、n個の第2のデータパッド61と、複数のCA用パッド63と、を有する。第2の半導体チップ13-1は、第2のデータパッド61及びCA用パッド63が上側となるようにチップ搭載領域Cに接着されている。回路素子層59は、半導体基板58例えば、シリコン基板の表面58aに設けられており、図示していない回路素子例えば、トランジスタ等を有する。図5は、図1に示す第2の半導体チップに設けられた第2のデータパッドの配設位置を説明するための平面図である。図5では、説明の便宜上、第1の実施の形態の半導体装置10を構成する第2の半導体チップ13-1、及び第1の配線基板11の構成要素の一部具体的には、基板本体18及び第2の内部データ端子22のみを図示する。また、図5において、図1及び図3に示す構造体と同一構成部分には、同一符号を付す。図5を参照するに、n個の第2のデータパッド61は、回路素子層59の表面59aの一方の側に設けられており、D方向に配列されている。n個の第2のデータパッド61は、平面視した状態において、中央領域Eと対向するように配置されている。第2のデータパッド61は、回路素子層59に設けられた図示していない回路素子と電気的に接続されている。図1及び図5を参照するに、n個の第2のデータパッド61は、第2の内部データ端子22と接続されたボンディングワイヤ64とそれぞれ接続されている。これにより、第2のデータパッド61は、ボンディングワイヤ64及び第1の配線パターン26を介して、第1の外部データ端子29と電気的に接続されている図2参照。また、図2を参照するに、n個の第2のデータパッド61は、n個の第2の外部データ端子31とは電気的に独立した構成電気的に絶縁された構成とされている。図1を参照するに、複数のCA用パッド63は、回路素子層59の表面59aの他方の側第2のデータパッド61が配列された側とは反対側に設けられている。図示してはいないが、複数のCA用パッド63は、図5に示すD方向に配列されている。CA用パッド63は、回路素子層59に設けられた図示していない回路素子と電気的に接続されている。複数のCA用パッド63は、内部CA端子33と接続されたボンディングワイヤ66とそれぞれ接続されている。これにより、CA用パッド63は、ボンディングワイヤ66及び第3の配線パターン34を介して、外部CA端子36と電気的に接続されている図2参照。上記構成とされた第2の半導体チップ13-1としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、PRAM相変化メモリ、フラッシュメモリ等を用いることができる。第1の実施の形態では、第2の半導体チップ13-1の一例として、I/O数16bitのDRAM容量値2Gbitを用いた場合を例に挙げて以下の説明を行う。図1を参照するに、第1の半導体チップ14は、エッジパッド構造とされており、第2の半導体チップ13-1に設けられた回路素子層59、n個の第2のデータパッド61、及び複数のCA用パッド63の替わりに、回路素子層68、2n個の第1のデータパッド69、及び複数のCA用パッド71を備えた以外は、第2の半導体チップ13-1と同様に構成される。回路素子層68は、図示していない回路素子例えば、トランジスタ等を有する。第1の半導体チップ14は、第2の半導体チップ13-1を構成する回路素子層59の表面59aに接着された第1のスペーサー15-1上に、第1のデータパッド69及びCA用パッド71が上側となるように接着されている。第1のスペーサー15-1は、第1の半導体チップ14とボンディングワイヤ64,66とが接触しないようにするための部材である。第1の半導体チップ14は、第2の半導体チップ13-1と第3の半導体チップ13-2との間に配置されている。図6は、図1に示す第1の半導体チップに設けられた第1のデータパッドの配設位置を説明するための平面図である。図6では、説明の便宜上、第1の実施の形態の半導体装置10を構成する第1の半導体チップ14、及び第1の配線基板11の構成要素の一部具体的には、基板本体18、第1の内部データ端子21、及び第3の内部データ端子23のみを図示する。また、図6において、図1及び図3に示す構造体と同一構成部分には、同一符号を付す。図6を参照するに、2n個の第1のデータパッド69は、回路素子層68の表面68aの一方の側に設けられており、D方向に配列されている。2n個の第1のデータパッド69のうち、一方のn個の第1のデータパッド69は、中央領域Eと対向するように配置されており、他方のn個の第1のデータパッド69は、第1及び第2の周辺領域E1,E2と対向するように配置されている。第1のデータパッド69は、回路素子層59に設けられた図示していない回路素子と電気的に接続されている。図1及び図6を参照するに、一方のn個の第1のデータパッド69は、第1の内部データ端子21と接続されたボンディングワイヤ73とそれぞれ接続されている。これにより、一方の第1のデータパッド69は、ボンディングワイヤ73及び第1の配線パターン26を介して、第1の外部データ端子29と電気的に接続されている図2参照。図1及び図6を参照するに、他方のn個の第1のデータパッド69は、第3の内部データ端子23と接続されたボンディングワイヤ74とそれぞれ接続されている。これにより、他方の第1のデータパッド69は、ボンディングワイヤ74及び第2の配線パターン27を介して、第2の外部データ端子31と電気的に接続されている図2参照。図1を参照するに、複数のCA用パッド71は、回路素子層68の表面68aの他方の側に設けられている。図示してはいないが、複数のCA用パッド71は、図6に示すD方向に配列されている。CA用パッド71は、回路素子層68に設けられた図示していない回路素子と電気的に接続されている。複数のCA用パッド71は、内部CA端子33と接続されたボンディングワイヤ75とそれぞれ接続されている。これにより、CA用パッド71は、ボンディングワイヤ75及び第3の配線パターン34を介して、外部CA端子36と電気的に接続されている図2参照。上記構成とされた第1の半導体チップ14としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、DRAM、SRAM、PRAM、フラッシュメモリ等を用いることができる。第1の実施の形態では、第1の半導体チップ14の一例として、I/O数32bitのDRAM容量値2Gbitを用いた場合を例に挙げて以下の説明を行う。図1を参照するに、第3の半導体チップ13-2は、エッジパッド構造とされており、第1の半導体チップ13-1に設けられたn個の第2のデータパッド61、及び複数のCA用パッド63の替わりに、n個の第3のデータパッド77、及び複数のCA用パッド78を設けた以外は、第1の半導体チップ13-1と同様に構成される。第3の半導体チップ13-2は、第1の半導体チップ14を構成する回路素子層68の表面68aに接着された第2のスペーサー15-2上に、第3のデータパッド77及びCA用パッド78が上側となるように接着されている。第2のスペーサー15-2は、第3の半導体チップ13-2とボンディングワイヤ73,74,75とが接触しないようにするための部材である。図7は、図1に示す第3の半導体チップに設けられた第3のデータパッドの配設位置を説明するための平面図である。図7では、説明の便宜上、第1の実施の形態の半導体装置10を構成する第3の半導体チップ13-2、及び第1の配線基板11の構成要素の一部具体的には、基板本体18及び第4の内部データ端子24のみを図示する。また、図7において、図1及び図3に示す構造体と同一構成部分には、同一符号を付す。図7を参照するに、n個の第3のデータパッド77は、回路素子層59の表面59aの一方の側に設けられており、D方向に配列されている。n個の第3のデータパッド77は、平面視した状態において、中央領域Eと対向するように配置されている。第3のデータパッド77は、回路素子層59に設けられた図示していない回路素子と電気的に接続されている。図1及び図7を参照するに、n個の第3のデータパッド77は、第4の内部データ端子24と接続されたボンディングワイヤ81とそれぞれ接続されている。これにより、第3のデータパッド77は、ボンディングワイヤ81及び第2の配線パターン27を介して、第2の外部データ端子31と電気的に接続されている図2参照。また、図2を参照するに、n個の第3のデータパッド77は、n個の第1の外部データ端子29とは電気的に独立した構成電気的に絶縁された構成とされている。図1を参照するに、複数のCA用パッド78は、回路素子層59の表面59aの他方の側に設けられている。図示してはいないが、複数のCA用パッド78は、図7に示すD方向に配列されている。CA用パッド78は、回路素子層59に設けられた図示していない回路素子と電気的に接続されている。複数のCA用パッド78は、内部CA端子33と接続されたボンディングワイヤ82とそれぞれ接続されている。これにより、CA用パッド78は、ボンディングワイヤ82及び第3の配線パターン34を介して、外部CA端子36と電気的に接続されている図2参照。上記構成とされた第3の半導体チップ13-2としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、DRAM、SRAM、PRAM、フラッシュメモリ等を用いることができる。第1の実施の形態では、第3の半導体チップ13-2の一例として、第2の半導体チップ13-1と同じI/O数16bitのDRAM容量値2Gbitを用いた場合を例に挙げて以下の説明を行う。図1を参照するに、封止樹脂17は、基板本体18の第2の面18bに設けられており、第1乃至第3の半導体チップ14,13-1,13-2、第1及び第2のスペーサー15-1,15-2、及びボンディングワイヤ64,66,73,74図1には図示せず,75,81,82を封止している。封止樹脂17としては、例えば、モールド樹脂を用いることができる。図8は、図1に示す第1の実施の形態の半導体装置に入力されるチップセレクト信号を説明するための図である。図8において、図1及び図2に示す構造体と同一構成部分には同一符号を付す。図8を参照するに、第1の半導体チップ14には、第1のチップセレクト信号CS1が入力され、第2及び第3の半導体チップ13-1,13-2には、第1のチップセレクト信号CS1とは異なる共通の第2チップセレクト信号CS0が入力される。つまり、第1の実施の形態の半導体装置10では、第1のチップセレクト信号CS1で第1の半導体チップ14が選択され、第2チップセレクト信号CS0で第2及び第3の半導体チップ13-1,13-2が選択される。つまり、第1の実施の形態の半導体装置10は、2n個の第1のデータパッド69を有し、かつ第1のチップセレクト信号CS1が入力される第1の半導体チップ14と、n個の第2のデータパッド61を有する第2の半導体チップ13-1と、第2の半導体チップ13-1と共通の第2チップセレクト信号CS0が入力され、かつn個の第3の半導体チップ13-2と、を備える。図9は、図4に示す構造体におけるDQ信号のシミュレーション結果を示す図である。図9に示す波形はアイパターンと呼ばれる波形表示手法で信号波形の遷移を多数サンプリングし、重ね合わせてグラフィカルに表示したものである。波形が同じ位置で複数重ね合っていれば、品質の良い波形であり、逆に、波形の位置がずれている場合は、品質の悪い波形であり、ジッターが悪くなる。アイパターンを確認することにより、縦軸電圧や横軸時間からタイミングマージンや電圧マージンを一度に評価できる。図9を参照するに、第1の実施の形態図2におけるデータ信号のアイパターンは、複数のデータ信号の波形がずれることなく、重なり合っているため、信号品質が良好であることを示している。第1の実施の形態の半導体装置によれば、第1の面18aに、n個の第1の外部データ端子29及びn個の第2の外部データ端子31を有する第1の配線基板11と、n個の第1の外部データ端子29、及びn個の第2の外部データ端子31のそれぞれと電気的に接続される2n個の第1のデータパッド69を有する第1の半導体チップ14と、n個の第1の外部データ端子29のそれぞれと電気的に接続されるn個の第2のデータパッド61を有する第2の半導体チップ13-1と、n個の第2の外部データ端子31のそれぞれと電気的に接続されるn個の第3のデータパッド77を有する第3の半導体チップ13-2と、を備え、第1乃至第3の半導体チップ13,14-1,14-2を、第1の面18aの反対側に位置する第1の配線基板11の第2の面18bに、第2の半導体チップ13-1、第1の半導体チップ14、第3の半導体チップ13-2の順で搭載して、第1の半導体チップ14を、第2の半導体チップ13-1と第3の半導体チップ13-2との間に配置する。これにより、ワイヤボンディング64を介して、第2のデータパッド61と電気的に接続される第2の内部データ端子22と第1の外部データ端子29とを電気的に接続する第1の配線パターン26上に、ワイヤボンディング73を介して、一方のn個の第1のデータパッド69と電気的に接続される第1の内部データ端子21を配置することが可能になる。また、ワイヤボンディング81を介して、第3のデータパッド77と電気的に接続される第4の内部データ端子24と第2の外部データ端子31とを電気的に接続する第2の配線パターン27上に、ワイヤボンディング74を介して、他方のn個の第1のデータパッド69と電気的に接続される第3の内部データ端子23を配置することが可能となる。したがって、第1の内部データ端子21、及び第2の内部データ端子22、及び第1の外部データ端子29を電気的に接続する第1の配線パターン26、及び第3の内部データ端子23、第4の内部データ端子24、第2の外部データ端子31を電気的に接続する第2の配線パターン27を、実質的に分岐しないように配線基板11に設けることが可能となる。これにより、スタブがほとんどなくなるため、半導体装置10のデータ信号の品質劣化を抑制できる。図10は、本発明の第1の実施の形態の変形例に係る半導体装置の概略構成を示す断面図である。図11は、図10に示す封止樹脂を取り除いた状態の第1の実施の形態の変形例に係る半導体装置の主要部をA視した平面図である。図12は、図10に示す第2の半導体チップに設けられた第2のデータパッドの配設位置を説明するための平面図である。図13は、図10に示す第1の半導体チップに設けられた第1のデータパッドの配設位置を説明するための平面図である。図14は、図10に示す第3の半導体チップに設けられた第3のデータパッドの配設位置を説明するための平面図である。図10乃至図14において、先に説明した図1乃至図7に示す構造体と同一構成部分には、同一符号を付す。図10乃至図14を参照するに、第1の実施の形態の変形例に係る半導体装置90は、第1の実施の形態の半導体装置10に設けられた第3の半導体チップ13-2のn個の第3のデータパッド77の配設位置を変えた以外は、半導体装置10と同様に構成される。図14を参照するに、第3の半導体チップ13-2では、第3の半導体チップ13-2のうち、第1の周辺領域F1と対向する部分に一方のn/2個の第3のデータパッド77を配置し、第2の周辺領域F2と対向する部分に他方のn/2個の第3のデータパッド77が配置されている。このように、第1及び第2の周辺領域F1,F2と対向するように第3のデータパッド77を配置することにより、第4の内部データ端子24と第3のデータパッド77とを電気的に接続するワイヤボンディング81の角度具体的には、平面視した状態において、方向Dと直交する線とワイヤボンディング81とが成す角度を、図7に示すワイヤボンディング81の角度と比較して小さくすることが可能となる。これにより、図示していないボンディング装置により、ワイヤボンディング81を容易に形成することができる。また、上記構成とされた第1の実施の形態の変形例に係る半導体装置90は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、半導体装置90のデータ信号の品質劣化を抑制できる。第2の実施の形態図15は、本発明の第2の実施の形態に係る半導体装置の概略構成を示す断面図であり、図16は、図15に示す封止樹脂を取り除いた状態の第2の実施の形態の半導体装置の主要部をA視した平面図である。図17は、図15に示す第2の半導体チップに設けられた第2のデータパッドの配設位置を説明するための平面図である。図18は、図15に示す第1の半導体チップに設けられた第1のデータパッドの配設位置を説明するための平面図である。図19は、図15に示す第3のデータパッド、第1のパッド、第2のパッド、及び配線を説明するための平面図である。図15において、図1に示す第1の実施の形態の変形例に係る半導体装置90と同一構成部分には、同一符号を付す。また、図15では、第2の配線基板101の構成要素である後述する図16に示す配線109の図示を省略する。また、図16~図19において、先に説明した図11~図14に示す構造体と同一構成部分には、同一符号を付す。図15~図19を参照するに、第2の実施の形態の半導体装置100は、第1の実施の形態の変形例に係る半導体装置90に設けられたボンディングワイヤ81を構成要素から除くと共に、第2の配線基板101、及びボンディングワイヤ102,103を設けた以外は、半導体装置90と同様に構成される。図15及び図19を参照するに、第2の配線基板101は、基板本体105と、n個nは2以上の整数の第1のパッド106と、n個の第2のパッド107と、n個の配線109と、を有する。第2の配線基板101は、第1のパッド106、第2のパッド107、及び配線109が上面側となるように、第3の半導体チップ13-2最上層に配置された半導体チップを構成する回路素子層59の上面59aに接着されている。基板本体105は、矩形とされた絶縁基板であり、第3の半導体チップ13-2最上層に配置された半導体チップに設けられた回路素子層59の上面59aに載置可能な大きさとされている。基板本体105の主面105a第2の配線基板101の主面の反対側の面105bは、第3の半導体チップ13-2を構成する回路素子層59の上面59aに接着されている。基板本体105としては、例えば、ガラスエポキシ基板を用いることができる。図19を参照するに、n個の第1のパッド106は、基板本体105の主面105aに設けられている。n個の第1のパッド106は、中央領域Eと対向するように、D方向に延在する第4の線L4上に配列されている。図19を参照するに、n個の第2のパッド107は、基板本体105の主面105aに設けられている。n個の第2のパッド107のうち、一方のn/2個の第2のパッド107は、第1の周辺領域F1と対向するように第4の線L4上に配列されており、他方のn/2個の第2のパッド107は、第2の周辺領域F2と対向するように第4の線L4上に配列されている。つまり、第2のパッド107は、第4の線L4上であってn個の第1のパッド106の両側にn/2個ずつ配列されている。図19を参照するに、n個の配線109は、基板本体105の主面105aに設けられている。配線109は、その一方の端が第1のパッド106と接続されており、他方の端が第2のパッド107と接続されている。これにより、配線109は、第1のパッド106と第2のパッド107とを電気的に接続している。図19を参照するに、ボンディングワイヤ102は、一方の端が第3のデータパッド77と接続されており、他方の端が第1のパッド106と接続されている。これにより、ボンディングワイヤ102は、第3のデータパッド77と第1のパッド106とを電気的に接続している。図19を参照するに、ボンディングワイヤ103は、一方の端が第4の内部データ端子24と接続されており、他方の端が第2のパッド107と接続されている。これにより、ボンディングワイヤ103は、第4の内部データ端子24と第2のパッド107とを電気的に接続している。第2の実施の形態の半導体装置によれば、中央領域Eと対向するn個の第3のデータパッド77を有する第3の半導体チップ13-2を最上層に配置する場合において、中央領域Eと対向するようにD方向に延在する第4の線L4上に配列されたn個の第1のパッド106と、第4の線L4上であってn個の第1のパッド106の両側にn/2個ずつ配列された第2のパッド107と、第1のパッド106と第2のパッド107とを電気的に接続する配線109と、が主面18bに設けられた第2の配線基板101を第3の半導体チップ13-2上に設け、ボンディングワイヤ102を介して、第3のデータパッド77と第1のパッド106とを電気的に接続すると共に、ボンディングワイヤ103を介して、第4の内部データ端子24と第2のパッド107とを電気的に接続することにより、第1の実施の形態の半導体装置10に設けられた図7に示すボンディングワイヤ81を形成する場合と比較して、容易にボンディングワイヤ102,103を形成することができる。また、上記構成とされた第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、具体的には、半導体装置100のデータ信号の品質劣化を抑制できる。第3の実施の形態図20は、本発明の第3の実施の形態に係る半導体装置の概略構成を示す断面図であり、図21は、図20に示す配線基板をA視した平面図である。図20に示す第3の実施の形態の半導体装置120の切断面は、図21に示すG-G線断面に対応している。また、図20において、先に説明した第1の実施の形態の変形例に係る半導体装置90と同一構成部分には、同一符号を付す。また、図21において、先に説明した図20に示す構造体と同一構成部分には同一符号を付す。図20及び図21を参照するに、第3の実施の形態の半導体装置120は、第1の実施の形態の変形例に係る半導体装置90に設けられた第1の配線基板11及びボンディングワイヤ64,73~75,81の替わりに、配線基板121及びボンディングワイヤ124~127を設けると共に、配線基板121上基板本体18の第2の面18bに、第1の半導体チップ14、第2の半導体チップ13-1、第3の半導体チップ13-2の順に搭載した以外は半導体装置90と同様に構成される。図20を参照するに、第2の半導体チップ13-1は、第1の半導体チップ14に対して内部CA端子33側に少しずらした状態で搭載されている。また、第3の半導体チップ13-2は、第2の半導体チップ13-1に対して内部CA端子33側に少しずらした状態で搭載されている。図20及び図21を参照するに、配線基板121は、第1の実施の形態で説明した第1の配線基板11に設けられた第1乃至第4の内部データ端子21~24の替わりに、n個の第1の内部データ端子131、及びn個の第2の内部データ端子132を設けた以外は、第1の配線基板11と同様な構成とされている。図22は、図21に示す封止樹脂を取り除いた状態の第3の実施の形態の半導体装置の主要部をA視した平面図である。図22において、図11及び図20に示す構造体と同一構成部分には同一符号を付す。図22を参照するに、n個の第1の内部データ端子131は、中央領域Eに設けられており、D方向に延在する第1の直線L1上に配列されている。n個の第2の内部データ端子132は、第1及び第2の周辺領域のそれぞれにn/2個ずつ設けられている。n個の第2の内部データ端子132は、n個の第1の内部データ端子131を挟み込むように、第1の直線L1上に配列されている。図20及び図21を参照するに、第1の配線パターン26は、一方の端が第1の内部データ端子131と接続され、他方の端が第1の外部データ端子29と接続されている。これにより、第1の配線パターン26は、第1の内部データ端子131と第1の外部データ端子29とを電気的に接続している。上記構成とされた第1の配線パターン26は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。図21を参照するに、第2の配線パターン27は、一方の端が第2の内部データ端子132と接続され、他方の端が第2の外部データ端子31と接続されている。これにより、第2の配線パターン27は、第2の内部データ端子132と第2の外部データ端子31とを電気的に接続している。上記構成とされた第2の配線パターン27は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。図22を参照するに、ボンディングワイヤ124は、一方の端が第1の内部データ端子131と接続されており、他方の端が中央領域Eと対向配置された第1のデータパッド69一方のn個の第1のデータパッド69と接続されている。これにより、ボンディングワイヤ124は、第1の内部データ端子131と中央領域Eと対向配置された第1のデータパッド69とを電気的に接続している。図22を参照するに、ボンディングワイヤ125は、一方の端が第2の内部データ端子132と接続されており、他方の端が第1及び第2の周辺領域F1,F2と対向配置された第1のデータパッド69他方のn個の第1のデータパッド69と接続されている。これにより、ボンディングワイヤ125は、第2の内部データ端子132と第1及び第2の周辺領域F1,F2と対向配置された第1のデータパッド69とを電気的に接続している。図22を参照するに、ボンディングワイヤ126は、一方の端が第2のデータパッド61と接続されており、他方の端が中央領域Eと対向配置された第1のデータパッド69と接続されている。これにより、ボンディングワイヤ126は、第2のデータパッド61と中央領域Eと対向配置された第1のデータパッド69とを電気的に接続している。図22を参照するに、ボンディングワイヤ127は、一方の端が第3のデータパッド77と接続されており、他方の端が第1及び第2の周辺回路領域F1,F2と対向配置された第1のデータパッド69と接続されている。これにより、ボンディングワイヤ127は、第3のデータパッド77と、第1及び第2の周辺回路領域F1,F2と対向配置された第1のデータパッド69と、を電気的に接続している。第3の実施の形態の半導体装置によれば、第1の面18aに配置されたn個の第1の外部データ端子29及びn個の第2の外部データ端子31、第1の面18aの反対側に位置する第2の面18bに設けられ、かつn個の第1の外部データ端子29のぞれぞれと電気的に接続されたn個の第1の内部データ端子131、及び第2の面18bに設けられ、かつn個の第2の外部データ端子31のぞれぞれと電気的に接続されたn個の第2の内部データ端子132を有する配線基板121と、2n個の第1のデータパッド69を有する第1の半導体チップ14と、n個の第2のデータパッド61を有する第2の半導体チップ13-1と、n個の第3のデータパッド77を有する第3の半導体チップ13-2と、を備え、第1乃至第3の半導体チップ14,13-1,13-2は、第1の配線基板の第2の面に、第1の半導体チップ14、第2の半導体チップ13-1、第3の半導体チップ13-2の順で搭載されており、ボンディングワイヤ126を介して、n個の第2のデータパッド61のそれぞれと一方のn個の第1のデータパッド69とを電気的に接続し、ボンディングワイヤ127を介して、n個の第3のデータパッド77のそれぞれと他方のn個の第1のデータパッド69とを電気的に接続し、ボンディングワイヤ124を介して、n個の第1の内部データ端子131のぞれぞれと一方のn個の第1のデータパッド69を電気的に接続し、ボンディングワイヤ125を介して、n個の第2の内部データ端子132のぞれぞれと他方のn個の第1のデータパッド69を電気的に接続する。これにより、第1の内部データ端子131と第1の外部データ端子29とを電気的に接続する第1の配線パターン26、及び第2の内部データ端子132と第2の外部データ端子31とを電気的に接続する第2の配線パターン27を、実質的に分岐していない配線パターンにすることが可能となり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。例えば、第1乃至第3の実施の形態の半導体装置10,90,100,120では、第1の半導体チップ14の一例として、I/O数32bitのメモリ用半導体チップを用いた場合を例に挙げて説明したが、第1の半導体チップ14として、例えば、I/O数64bitのメモリ用半導体チップを用いてもよい。また、第1の半導体チップ14に設けられた第1のデータパッド69の配設位置、第2の半導体チップ13-1に設けられた第2のデータパッド61の配設位置、及び第3の半導体チップ13-2に設けられた第3のデータパッド77の配設位置は、第1乃至第3の実施の形態で説明した第1乃至第3のデータパッド69,61,77の配設位置に限定されない。"