"MISFETおよび抵抗素子を有する半導体装置であって、半導体基板と、前記半導体基板の主面上にゲート絶縁膜を介して形成された、前記MISFET用のメタルゲート電極と、前記半導体基板の主面上に第1積層膜を介して形成された、前記抵抗素子用のシリコン膜パターンと、を有し、前記メタルゲート電極は、前記ゲート絶縁膜上の第1金属膜と前記第1金属膜上の第1シリコン膜とを有し、前記第1積層膜は、第1絶縁膜と前記第1絶縁膜上の第2金属膜と前記第2金属膜上の第2絶縁膜とを有し、前記ゲート絶縁膜と前記第1絶縁膜とは、同層の絶縁膜により形成され、前記第1金属膜と前記第2金属膜とは、同層の金属膜により形成され、前記第1シリコン膜と前記シリコン膜パターンとは、同層のシリコン膜により形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記シリコン膜パターンは、平面視で、前記第2絶縁膜に内包されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記シリコン膜パターンは、前記第2絶縁膜に接し、前記第2金属膜には接していないことを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1積層膜は、前記半導体基板の活性領域上、前記半導体基板の素子分離領域上、あるいは、前記半導体基板の活性領域および素子分離領域上に形成されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記ゲート絶縁膜および前記第1絶縁膜は、高誘電率膜であることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第2絶縁膜の誘電率は、前記第1絶縁膜の誘電率よりも低いことを特徴とする半導体装置。請求項6記載の半導体装置において、前記第2絶縁膜は、前記第1絶縁膜よりも厚いことを特徴とする半導体装置。請求項7記載の半導体装置において、前記第2絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜、酸化炭化シリコン膜からなることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第1金属膜および前記第2金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜、炭化タングステン膜または窒化炭化タンタル膜であることを特徴とする半導体装置。請求項9記載の半導体装置において、前記第2絶縁膜は、酸化シリコン膜または窒化シリコン膜からなり、前記第1金属膜および前記第2金属膜は、窒化チタン膜からなることを特徴とする半導体装置。請求項10記載の半導体装置において、前記第2絶縁膜は、酸化シリコン膜からなることを特徴とする半導体装置。MISFETおよび抵抗素子を有する半導体装置の製造方法であって、a半導体基板の主面上に第1絶縁膜を形成する工程、b前記第1絶縁膜上に金属膜を形成する工程、c前記金属膜上に第2絶縁膜を形成する工程、d前記第2絶縁膜をパターニングして、絶縁膜パターンを形成する工程、e前記金属膜上に、前記絶縁膜パターンを覆うように、シリコン膜を形成する工程、f前記シリコン膜上に第1レジストパターン部分および第2レジストパターン部分を有するレジストパターンを形成する工程、g前記レジストパターンをエッチングマスクとして、前記シリコン膜および前記金属膜をエッチングする工程、を有し、前記g工程では、前記第1レジストパターン部分の下に残存する前記金属膜および前記金属膜上の前記シリコン膜により前記MISFET用のメタルゲート電極が形成され、前記第2レジストパターンの下に残存する前記シリコン膜により前記抵抗素子用のシリコン膜パターンが形成され、前記g工程で形成された前記シリコン膜パターンは、少なくとも一部が前記絶縁膜パターンと平面視で重なっていることを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記g工程では、前記絶縁膜パターンはエッチングストッパ膜として機能して前記絶縁膜パターンの下に前記金属膜および前記第1絶縁膜が残存することを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記g工程で形成された前記シリコン膜パターンは、平面視で、前記絶縁膜パターンに内包されることを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記メタルゲート電極の下の前記第1絶縁膜が、前記MISFET用のゲート絶縁膜となることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、前記第1絶縁膜は、高誘電率膜であることを特徴とする半導体装置の製造方法。請求項16記載の半導体装置の製造方法において、前記第2絶縁膜は、酸化シリコン膜または窒化シリコン膜からなり、前記金属膜は、窒化チタン膜からなり、前記d工程では、ウェットエッチングにより前記第2絶縁膜をパターニングして、前記絶縁膜パターンを形成することを特徴とする半導体装置の製造方法。請求項17記載の半導体装置の製造方法において、前記a工程前に、a1前記半導体基板に素子分離領域を形成する工程、を更に有し、前記d工程では、前記絶縁膜パターンは、前記半導体基板の活性領域上、前記半導体基板の前記素子分離領域上、あるいは、前記半導体基板の活性領域および前記素子分離領域上に位置するように形成されることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。ゲート電極としてメタルゲート電極を適用するに際して、ゲート電極全体を金属膜で形成すると、その金属膜の厚みが厚くなるため、金属膜が剥離しやすくなる問題や、あるいは金属膜をパターニングするゲート加工する際のオーバーエッチングによる基板ダメージの問題が生じる可能性がある。このため、ゲート絶縁膜上の金属膜とその金属膜上のシリコン膜との積層膜によりメタルゲート電極を形成することが好ましい。その場合、金属膜のみでメタルゲート電極を形成する場合に比べて金属膜の厚みを薄くすることができるため、金属膜が剥離しやすくなる問題や金属膜をパターニングする際のオーバーエッチングによる基板ダメージの問題を改善することができる。また、これまでのポリシリコンゲート電極の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。また、半導体基板にMISFETと他の素子、例えば抵抗素子とを混載することで、半導体基板に種々の回路を形成することができる。半導体基板に形成する抵抗素子としては、ポリシリコン抵抗素子がある。ポリシリコン抵抗素子は、半導体基板上に形成された、パターニングされたポリシリコン膜により形成することができる。ゲート電極にポリシリコンゲート電極を用いた場合には、このポリシリコンゲート電極と同層のポリシリコン膜を用いてポリシリコン抵抗素子を形成することができる。一方、ゲート電極に、ゲート絶縁膜上の金属膜とその金属膜上のポリシリコン膜との積層膜により形成したメタルゲート電極を用いた場合には、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用いて抵抗素子を形成することが考えられる。しかしながら、低抵抗率の金属膜と高抵抗率のポリシリコン膜との積層膜で抵抗素子を形成すると、抵抗素子の抵抗値が低抵抗の金属膜によって規定されてしまい、抵抗素子をうまく形成することが困難である。このため、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用い、かつ主としてこのポリシリコン膜により抵抗値を規定できるポリシリコン抵抗素子を形成することが望まれる。また、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用い、かつ主としてこのポリシリコン膜により抵抗値を規定できるポリシリコン抵抗素子を形成しようとすると、設計の自由度が低下したり、あるいは、半導体装置の大型化を招く虞がある。このため、メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載する上で、半導体装置の設計の自由度を向上させ、また、半導体装置の小型化を図れるようにすることが望まれる。本発明の目的は、メタルゲート電極と抵抗素子とを同じ半導体基板に形成する技術を提供することにある。また、本発明の他の目的は、半導体装置の設計の自由度を向上することができる技術を提供することにある。また、本発明の他の目的は、半導体装置の小型化を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、MISFETおよび抵抗素子を有する半導体装置であり、半導体基板の主面上に、ゲート絶縁膜を介してMISFET用のゲート電極が形成されるとともに、積層膜を介して抵抗素子用のシリコン膜パターンが形成されている。前記ゲート電極は、前記ゲート絶縁膜上の金属膜とその上に形成されたシリコン膜とを有している。前記積層膜は、前記ゲート絶縁膜と同層の絶縁膜と、その上に形成されかつ前記ゲート電極の金属膜と同層の金属膜と、その上に形成された他の絶縁膜とを有している。そして、シリコン膜パターンは、前記ゲート電極のシリコン膜と同層のシリコン膜により形成されている。ここで、前記シリコン膜パターンが、前記他の絶縁膜に平面視で内包されていれば、より好ましい。また、代表的な実施の形態による半導体装置の製造方法は、MISFETおよび抵抗素子を有する半導体装置の製造方法である。まず、半導体基板の主面上にゲート絶縁膜用の第1絶縁膜を形成し、第1絶縁膜上にメタルゲート電極用の金属膜を形成し、金属膜上に第2絶縁膜を形成し、この第2絶縁膜をパターニングして、絶縁膜パターンを形成する。それから、金属膜上に絶縁膜パターンを覆うように、メタルゲート電極用と抵抗素子用を兼ねたシリコン膜を形成し、このシリコン膜上に第1レジストパターン部分および第2レジストパターン部分を有するレジストパターンを形成し、このレジストパターンをエッチングマスクとして、シリコン膜および金属膜をエッチングする。これにより、第1レジストパターン部分の下に残存する金属膜およびシリコン膜によりメタルゲート電極が形成され、第2レジストパターンの下に残存するシリコン膜により抵抗素子用のシリコン膜パターンが形成される。絶縁膜パターンは、平面視で、このシリコン膜パターンの少なくとも一部と重なっている。ここで、前記シリコン膜パターンが、前記絶縁膜パターンに平面視で内包されていれば、より好ましい。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、製造工程数を抑制しながらメタルゲート電極と抵抗素子とを同じ半導体基板に形成することができる。また、半導体装置の設計の自由度を向上させることができる。また、半導体装置の小型化を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本発明の一実施の形態である半導体装置を図面を参照して説明する。図1および図2は、本発明の一実施の形態である半導体装置の要部断面図である。図3および図4は、本発明の一実施の形態である半導体装置の要部平面図である。本実施の形態の半導体装置は、抵抗素子およびMISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタ素子を有する半導体装置である。図3および図4には、抵抗素子形成領域1Bの同じ領域が示されている。このうち、図3では、活性領域AR2、絶縁膜5a積層パターンLP、シリコン膜パターンSPおよびコンタクトホールCNTの平面レイアウトが示されており、他の構成は図示を省略し、一方、図4は、図3と同じ領域の平面図であるが、理解を簡単にするために、活性領域AR2にハッチングを付し、シリコン膜パターンSPおよび絶縁膜5a積層パターンLPを点線で示したものである。図3のA-A線の断面図が、図1の抵抗素子形成領域1Bの断面図に対応し、図3のB-B線の断面図が、図2の抵抗素子形成領域1Bの断面図に対応している。MISFET形成領域1Aの平面図は、図示していない。図1および図2に示されるように、本実施の形態の半導体装置を構成する半導体基板1は、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる。半導体基板1は、MISFETが形成された領域であるMISFET形成領域1Aと、抵抗素子が形成された領域である抵抗素子形成領域1Bとを有している。図1には、MISFET形成領域1Aおよび抵抗素子形成領域1Bの要部断面図が示され、図2には、抵抗素子形成領域1Bの要部断面図が示されている。図1においては、理解を簡単にするために、MISFET形成領域1Aおよび抵抗素子形成領域1Bを互いに隣接して示しているが、半導体基板1におけるMISFET形成領域1Aおよび抵抗素子形成領域1Bの実際の位置関係は、必要に応じて変更することができる。また、図1において、MISFET形成領域1Aには、pチャネル型MISFETが形成された領域が示されているが、実際には、MISFET形成領域1Aには、pチャネル型MISFETだけでなく、nチャネル型MISFETも形成されている。図1のMISFET形成領域1Aの半導体基板1と図1の抵抗素子形成領域1Bの半導体基板1と図2の抵抗素子形成領域1Bの半導体基板1とは、同一の半導体基板1である。図1に示されるように、半導体基板1の主面には素子分離領域2が形成されている。素子分離領域2は、半導体基板1の主面に形成された素子分離溝溝2aに埋め込まれた絶縁体絶縁膜、例えば酸化シリコンなどからなり、STIShallowTrenchIsolation法により形成することができる。半導体基板1においては、素子分離領域2によって活性領域が規定画定され、MISFET形成領域1Aでは、その活性領域にMISFETQ1が形成され、抵抗素子形成領域1Bでは、その活性領域上に積層パターンLPを介して抵抗素子RSTが形成されている。活性領域は、半導体基板1の主面において、素子分離領域2が形成されていない領域基板領域に対応している。MISFET形成領域1Aにおいては、半導体基板1の主面から所定の深さにわたってn型ウエルn型半導体領域NWが形成されている。図1において、抵抗素子形成領域1Bでは、ウエル領域は形成されていないが、他の形態として、抵抗素子形成領域1Bの半導体基板1にp型またはn型のウエル領域を形成することもできる。MISFET形成領域1Aにおいて、半導体基板1の主面にMISFETQ1が形成され、抵抗素子形成領域1Bにおいて、半導体基板1の主面に抵抗素子RSTが形成されている。MISFET形成領域1Aに形成されたMISFETQ1の具体的な構成について説明する。MISFETQ1のゲート電極GEは、MISFET形成領域1Aにおいて、n型ウエルNWの表面上すなわち半導体基板1の主面上にゲート絶縁膜GIを介して形成されている。すなわち、ゲート電極GEとn型ウエルNWとの間に、ゲート絶縁膜GIが介在している。ゲート絶縁膜GIは、MISFET形成領域1Aに形成されるMISFETQ1のゲート絶縁膜として機能する絶縁膜である。ゲート絶縁膜GIは、好ましくは、窒化シリコンよりも誘電率比誘電率が高い絶縁材料膜、いわゆるHigh-k膜高誘電率膜である。なお、本願において、High-k膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率比誘電率が高い膜を意味する。ゲート絶縁膜GIとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、この金属酸化物膜が、窒素またはケイ素の一方または両方を含有する場合もあり得る。また、ゲート絶縁膜GIを上記のような高誘電率ゲート絶縁膜とした場合、ゲート絶縁膜GIを半導体基板1n型ウエルNWの表面シリコン面上に直接的に形成することもできるが、ゲート絶縁膜GIと半導体基板1n型ウエルNWとの界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層絶縁層、絶縁膜を設けることもできる。酸化シリコンまたは酸窒化シリコンからなる界面層を設けた場合には、ゲート絶縁膜と半導体基板のシリコン面の界面をSiO2/SiまたはSiON/Si構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。ゲート電極GEは、ゲート絶縁膜GI上に形成されてゲート絶縁膜GIに接する金属膜金属層4bと、この金属膜4b上のシリコン膜6bとの積層膜により形成されている。ゲート電極GEは、ゲート絶縁膜GIに接する金属膜4bを有しており、いわゆるメタルゲート電極金属ゲート電極である。なお、本願において、金属膜金属層とは、金属伝導を示す導電膜導電層を言い、単体の金属膜純金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含むものとする。このため、金属膜4bおよび後述の金属膜4a,4は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜4bとして特に好ましいのは、窒化チタンTiN膜、窒化タンタルTaN膜、窒化タングステンWN膜、炭化チタンTiC膜、炭化タンタルTaC膜、炭化タングステンWC膜または窒化炭化タンタルTaCN膜である。シリコン膜6bは、具体的には多結晶シリコン膜ポリシリコン膜からなり、不純物が導入されて低抵抗率とされている。すなわち、シリコン膜6bは、ドープトポリシリコン膜からなる。金属膜4bは、シリコン膜6bよりも低抵抗率である。MISFET形成領域1Aのn型ウエルNWには、pチャネル型のMISFETQ1のLDDLightlydopedDrain構造のソースドレイン領域として、p-型半導体領域エクステンション領域、LDD領域EXとそれよりも高不純物濃度のp型半導体領域ソースドレイン領域SDとが形成されている。p型半導体領域SDは、p-型半導体領域EXよりも不純物濃度が高くかつ接合深さが深い。ゲート電極GEの側壁上には、絶縁体絶縁膜からなるサイドウォールスペーササイドウォール、側壁スペーサ、側壁絶縁膜SW1が形成されている。MISFET形成領域1Aにおいて、p-型半導体領域EXはゲート電極GEに整合して形成され、p型半導体領域SDはゲート電極GEの側壁上に設けられたサイドウォールスペーサSW1に整合して形成されている。すなわち、p-型半導体領域EXは、ゲート電極GEの側壁上に形成されたサイドウォールスペーサSW1の下に位置して、pチャネル型のMISFETQ1のチャネル領域とp型半導体領域SDとの間に介在している。p型半導体領域SDの表面上と、ゲート電極GEを構成するシリコン膜6bの表面上とには、サリサイドSalicide:SelfAlignedSilicide技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層13が形成されている。ゲート電極GEを構成する金属膜4bおよびシリコン膜6bと、そのシリコン膜6bの上部の金属シリサイド層13とを合わせたものを、ゲート電極GEとみなすこともできる。また、ここでは、MISFET形成領域1Aにおいて形成されるMISFETQ1がpチャネル型のMISFETの場合を示しているが、各領域の導電型を反対にして、MISFET形成領域1Aにおいて形成されるMISFETQ1をnチャネル型のMISFETとすることもできる。また、MISFET形成領域1Aにおいて、pチャネル型のMISFETおよびnチャネル型のMISFETの両方を形成する、すなわちCMISFETComplementaryMetalInsulatorSemiconductorFieldEffectTransistorを形成することもできる。次に、抵抗素子形成領域1Bに形成されている抵抗素子RSTの具体的な構成について説明する。抵抗素子ポリシリコン抵抗素子RSTは、シリコン膜パターンパターニングされたシリコン膜SPにより形成されている。シリコン膜パターンSPは、具体的には多結晶シリコン膜ポリシリコン膜からなり、不純物が導入されて低抵抗率とされている。すなわち、シリコン膜パターンSPは、ドープトポリシリコン膜からなる。シリコン膜パターンSPは、MISFET形成領域1Aのゲート電極GEのシリコン膜6bと同層のシリコン膜からなり、同工程で形成されている。つまり、抵抗素子RSTを構成するシリコン膜パターンSPは、ゲート電極GEのシリコン膜6bと同工程で形成された同層のシリコン膜からなる。また、シリコン膜パターンSPとゲート電極GEのシリコン膜6bとは、同層のシリコン膜からなるが、不純物濃度場合によっては不純物の種類もが相違していてもよい。シリコン膜パターンSPとゲート電極GEのシリコン膜6bとで不純物濃度を相違させることで、ゲート電極GEのシリコン膜6bの導電型および不純物濃度は、MISFETを形成するのに相応しい導電型および不純物濃度とし、シリコン膜パターンSPの導電型および不純物濃度は、抵抗素子RSTを形成するのに相応しい導電型および不純物濃度とすることができる。また、シリコン膜パターンSPの側壁上には、上記サイドウォールスペーサSW1と同様のサイドウォールスペーササイドウォール、側壁スペーサ、側壁絶縁膜SW2が形成されている。サイドウォールスペーサSW2は、MISFET形成領域1AのサイドウォールスペーサSW1と同工程で形成されている。シリコン膜パターンSPは、半導体基板1の表面上に直接的に形成されているのではなく、半導体基板1の表面上に積層パターン積層膜、第1積層膜LPが形成され、この積層パターンLP上にシリコン膜パターンSPが形成されている。すなわち、シリコン膜パターンSPと半導体基板1との間に、積層パターンLPが介在しており、シリコン膜パターンSPは、半導体基板1上に、積層パターンLPを介して形成されている。積層パターンLPは積層膜である。具体的には、積層パターンLPは、絶縁膜3aと絶縁膜3a上の金属膜4aと金属膜4a上の絶縁膜5aとの積層膜により形成されている。積層パターンLPの絶縁膜3aは、MISFET形成領域1Aのゲート絶縁膜GIと同層の絶縁膜からなり、同工程で形成されている。つまり、積層パターンLPの絶縁膜3aは、MISFET形成領域1Aのゲート絶縁膜GIと同工程で形成された同層の絶縁膜からなる。このため、積層パターンLPの絶縁膜3aは、MISFET形成領域1Aのゲート絶縁膜GIと同じ材料絶縁材料からなる。このため、MISFET形成領域1Aのゲート絶縁膜GIを上記のような高誘電率膜High-k膜とした場合には、積層パターンLPの絶縁膜3aも高誘電率膜High-k膜となる。また、積層パターンLPの金属膜4aは、MISFET形成領域1Aのゲート電極GEの金属膜4bと同層の金属膜からなり、同工程で形成されている。つまり、積層パターンLPの金属膜4aは、MISFET形成領域1Aのゲート電極GEの金属膜4bと同工程で形成された同層の金属膜からなる。このため、積層パターンLPの金属膜4aは、MISFET形成領域1Aのゲート電極GEの金属膜4bと同じ材料金属材料からなる。積層パターンLPの金属膜4aは、シリコン膜パターンSPよりも低抵抗率である。また、積層パターンLPの側壁上には、上記サイドウォールスペーサSW1,SW2と同様のサイドウォールスペーササイドウォール、側壁スペーサ、側壁絶縁膜SW3が形成されている。サイドウォールスペーサSW3は、サイドウォールスペーサSW2やMISFET形成領域1AのサイドウォールスペーサSW1と同工程で形成されている。また、ゲート絶縁膜GIおよび絶縁膜3aを上記のような高誘電率膜High-k膜とした場合で、ゲート絶縁膜GIを半導体基板1n型ウエルNWの表面シリコン面上に直接的に形成した場合には、積層パターンLPの絶縁膜3aも、半導体基板1の表面シリコン面上に直接的に形成した状態となる。一方、ゲート絶縁膜GIおよび絶縁膜3aを上記のような高誘電率膜High-k膜とした場合で、ゲート絶縁膜GIと半導体基板1n型ウエルNWとの界面に薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層を設けた場合には、積層パターンLPの絶縁膜3aと半導体基板1との界面にも、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層が形成され得る。図3からも分かるように、平面視で、シリコン膜パターンSPは絶縁膜5aに内包されている。つまり、絶縁膜5aは、シリコン膜パターンSPよりも大きな平面形状として形成されており、平面視で、シリコン膜パターンSPは積層パターンLPからはみ出していない。このため、シリコン膜パターンSP全体が絶縁膜5a上にあり、シリコン膜パターンSPの下面全体が絶縁膜5aの上面に接している。シリコン膜パターンSPは、平面視で絶縁膜5aに内包されているため、シリコン膜パターンSP全体が絶縁膜5a上に位置しており、シリコン膜パターンSPは絶縁膜5aに接するが、金属膜4aには接していない。なお、平面視または平面的に見てという場合、半導体基板1の主面に平行な平面で見たときのことを意味している。また、積層パターンLPは、絶縁膜5aと同じ平面形状である。このため、平面視で、シリコン膜パターンSPは積層パターンLPに内包されている。つまり、積層パターンLPは、シリコン膜パターンSPよりも大きな平面形状として形成されており、平面視で、シリコン膜パターンSPは積層パターンLPからはみ出していない。また、抵抗素子形成領域1Bでは、半導体基板1の主面上にシリコン膜パターンSP、積層パターンLPおよびサイドウォールスペーサSW2,SW3を覆うように、酸化シリコン膜などからなる絶縁膜11が形成されている。この絶縁膜11は、サリサイドプロセスで金属シリサイド層13が形成されるのを防止するために設けた絶縁膜である。MISFET形成領域1Aでは、p型半導体領域SDの表面上とゲート電極GEのシリコン膜6bの表面上とに金属シリサイド層13を形成するために、絶縁膜11は除去されており、一方、抵抗素子形成領域1Bでは、シリコン膜パターンSPが絶縁膜11で覆われることで、シリコン膜パターンSPに対する金属シリサイド層13の形成が防止されている。絶縁膜11は、サイドウォールスペーサSW2,SW3上に形成されていてもよく、また、シリコン膜パターンSPおよびサイドウォールスペーサSW2で覆われていない部分の積層パターンLP上に形成されていてもよい。ここで、第1変形例として、図5に示されるように、シリコン膜パターンSPの上面のうち、プラグPGが接続される領域に、金属シリサイド層13を形成することもできる。この第1変形例図5の場合、金属シリサイド層13は、シリコン膜パターンSPの上面全体に形成されているのではなく、プラグPGが接続される部分領域のシリコン膜パターンSPの上面に形成されており、金属シリサイド層13が形成されていない部分のシリコン膜パターンSPの上面上には、絶縁膜11が形成された状態となっている。なお、図5は、本実施の形態の第1の変形例の半導体装置の要部断面図であり、上記図2に対応する断面図が示されている。また、後述の第2変形例や第3変形例において、第1変形例のように、シリコン膜パターンSPの上面のうち、プラグPGが接続される領域に、金属シリサイド層13を形成することもできる。このように、MISFET形成領域1AにMISFETQ1が形成され、抵抗素子形成領域1Bにシリコン膜パターンSPからなる抵抗素子RSTが形成されている。半導体基板1の主面全体上には、ゲート電極GEおよびシリコン膜パターンSPを覆うように、層間絶縁膜絶縁膜14が形成されている。層間絶縁膜14は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜窒化シリコン膜が下層側などからなり、層間絶縁膜14の上面は、MISFET形成領域1Aと抵抗素子形成領域1Bとでその高さがほぼ一致するように、平坦化されている。層間絶縁膜14にはコンタクトホール開口部、貫通孔、接続孔CNTが形成されており、コンタクトホールCNT内には、導電性のプラグ接続用導体部、導電性プラグPGが形成されている。プラグPGは、コンタクトホールCNTの底部および側壁上に形成された導電性バリア膜例えばチタン膜、窒化チタン膜あるいはそれらの積層膜と、導電性バリア膜上にコンタクトホールCNT内を埋め込むように形成されたタングステンW膜などからなる主導体膜とにより形成されているが、図面の簡略化のために、図1、図2および図5では、導電性バリア膜と主導体膜とを区別せずにプラグPGとして示してある。コンタクトホールCNTおよびそれを埋め込むプラグPGは、MISFET形成領域1Aのp型半導体領域SDおよびゲート電極GE上、抵抗素子形成領域1Bのシリコン膜パターンSP上などに形成されている。図1には、MISFET形成領域1Aのp型半導体領域SD上に形成されたプラグPGが図示されており、このプラグPGの底部は、p型半導体領域SDの表面上面に形成された金属シリサイド層13に接して電気的に接続されている。また、図2には、抵抗素子形成領域1Bのシリコン膜パターンSPの端部上に形成されたプラグPGが図示されており、このプラグPGの底部は、シリコン膜パターンSPの端部の上面に接して電気的に接続されている。なお、図5の第1変形例の場合は、シリコン膜パターンSPの端部の上面に形成された金属シリサイド層13にプラグPGの底部が接して電気的に接続されている。プラグPGが埋め込まれた層間絶縁膜14上には、例えば酸化シリコン膜などからなる絶縁膜15が形成されており、絶縁膜15に形成された配線溝開口部内に第1層配線としての配線配線層、第1配線層M1が形成されている。配線M1は、絶縁膜15に形成された配線溝の底部および側壁上に形成された導電性バリア膜例えばチタン膜、窒化チタン膜あるいはそれらの積層膜と、導電性バリア膜上に配線溝内を埋め込むように形成された銅の主導体膜とにより形成されているが、図面の簡略化のために、図1、図2および図5では、導電性バリア膜と主導体膜とを区別せずに配線M1として示してある。配線M1は、プラグPGを介して、MISFET形成領域1Aのp型半導体領域SD、ゲート電極GE、抵抗素子形成領域1Bのシリコン膜パターンSPなどと電気的に接続されている。配線M1は、ダマシン技術ここではシングルダマシン技術により形成されているが、他の形態として、パターニングされた導体膜例えばタングステン配線またはアルミニウム配線により形成することもできる。次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図6は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図7~図49は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図7~図49のうち、図7~図20、図22~図25、図27~図30および図32~図49が要部断面図であり、図21、図26および図31が要部平面図である。このうち、図7、図9、図11、図13、図15、図17、図19、図22、図24、図27、図29、図32、図34、図36、図38、図40、図42、図44、図46および図48は、上記図1に対応する領域の断面が示されている。また、図8、図10、図12、図14、図16、図18、図20、図23、図25、図28、図30、図33、図35、図37、図39、図41、図43、図45、図47および図49は、上記図2に対応する領域の断面が示されている。また、図21、図26および図31は、上記図3に対応する平面領域が示されている。なお、図21のB-B線の断面図が図20に対応し、図26のB-B線の断面図が図25に対応し、図31のB-B線の断面図が図30に対応している。まず、図7および図8に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する図6のステップS1。本実施の形態の半導体装置が形成される半導体基板1は、上述のように、MISFETが形成される領域であるMISFET形成領域1Aと、抵抗素子抵抗素子RSTが形成される領域である抵抗素子形成領域1Bとを有している。そして、半導体基板1の主面に、例えばSTIShallowTrenchIsolation法などにより、絶縁体溝に埋め込まれた絶縁体からなる素子分離領域2を形成する図6のステップS2。すなわち、エッチングなどにより半導体基板1の主面に素子分離溝溝2aを形成してから、酸化シリコン例えばオゾンTEOSTetraethoxysilane酸化膜などからなる絶縁膜を素子分離溝2aを埋めるように半導体基板1上に形成する。それから、この絶縁膜をCMPChemicalMechanicalPolishing:化学的機械的研磨法などを用いて研磨することで、素子分離溝2aの外部の不要な絶縁膜を除去し、かつ素子分離溝2a内に絶縁膜を残すことにより、素子分離溝2aを埋める絶縁膜絶縁体からなる素子分離領域2を形成することができる。素子分離領域2によって、半導体基板1の活性領域が規定される。MISFET形成領域1Aにおける素子分離領域2で規定された活性領域AR1に、後述するようにしてMISFETQ1が形成される。また、抵抗素子形成領域1における素子分離領域2で規定された活性領域AR2に、後述するようにして抵抗素子RSTが形成される。次に、半導体基板1の主面から所定の深さにわたってn型ウエルn型半導体領域NWを形成する図6のステップS3。n型ウエルNWは、MISFET形成領域1Aの半導体基板1に形成され、例えばリンPまたはヒ素Asなどのn型の不純物を半導体基板1にイオン注入することなどによって形成することができる。また、図7および図8には、抵抗素子形成領域1Bにはウエル領域を形成しない場合が示されているが、他の形態として、抵抗素子形成領域1Bの半導体基板1にp型またはn型のウエル領域を形成することもできる。次に、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面の自然酸化膜を除去することによって、半導体基板1の表面を清浄化洗浄する。これにより、半導体基板1MISFET形成領域1Aではn型ウエルNWの表面シリコン面が露出される。次に、図9および図10に示されるように、半導体基板1の主面上に、絶縁膜3を形成する図6のステップS4。絶縁膜3は、MISFET形成領域1Aおよび抵抗素子形成領域1Bの両方に形成されるが、MISFET形成領域1Aの絶縁膜3は、後で上記ゲート絶縁膜GIとなり、抵抗素子形成領域1Bの絶縁膜3は、後で上記絶縁膜3aとなる。絶縁膜3は、高誘電率膜High-k膜であり、使用可能な材料例はゲート絶縁膜GIについて上述した通りである。絶縁膜3は、スパッタリング法、ALDAtomicLayerDeposition:原子層堆積法またはCVDChemicalVaporDeposition:化学的気相成長法などを用いて形成することができる。絶縁膜3の膜厚は、例えば0.7~2.5nm程度とすることができる。また、絶縁膜3を形成する前に、半導体基板1の表面上に、酸化シリコン膜または酸窒化シリコン膜からなる界面層を熱酸化法などを用いて形成してから、この界面層上に絶縁膜3を形成することもできる図9および図10では界面層は図示されていない。この界面層を形成した場合、絶縁膜3はこの界面層上に形成されるが、素子分離領域2上にはこの界面層が形成されないので、素子分離領域2上には直接、絶縁膜3が形成される。界面層を形成してから、この界面層上に絶縁膜3を形成すれば、トラップなどの欠陥数を減らして、後で形成されるMISFETQ1の駆動能力や信頼性を向上させることができる。次に、図11および図12に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜3上に、メタルゲート金属ゲート電極用の金属膜金属層4を形成堆積する図6のステップS5。金属膜4として好適な材料例は、ゲート電極GEの金属膜4bに好適な材料として上述したのと同じである。金属膜4は、例えばスパッタリング法などにより形成することができ、金属膜4の膜厚形成膜厚は、例えば5~20nm程度とすることができる。次に、図13および図14に示されるように、半導体基板1の主面主面全面上に、すなわち金属膜4上に、絶縁膜5を形成堆積する図6のステップS6。絶縁膜5は絶縁膜5から形成される絶縁膜5aも、例えば、酸化シリコン膜代表的にはSiO2膜、窒化シリコン膜SiN膜、酸窒化シリコン膜SiON膜、炭化シリコン膜SiC膜、炭窒化シリコン膜SiCN膜、または酸化炭化シリコン膜SiCO膜からなる。このうち、酸化シリコン膜と窒化シリコン膜は、絶縁膜5として、より好ましい。これは、酸化シリコン膜と窒化シリコン膜はウェットエッチング酸化シリコン膜の場合はフッ酸によるウェットエッチング、窒化シリコン膜の場合は熱リン酸によるウェットエッチングで除去しやすいため、後述のステップS7で金属膜4に悪影響を与えずに絶縁膜5を除去しやすいからであり、この場合、金属膜4としては窒化チタンTiN膜がより好ましい。また、絶縁膜5として絶縁膜5から形成される絶縁膜5aとしても、酸化シリコン膜は更に好ましく、これは、酸化シリコン膜は誘電率が低いため、上記シリコン膜パターンSP、絶縁膜5aおよび金属膜4aで形成される寄生容量を抑えることができるからである。絶縁膜5は、CVD法などを用いて形成することができる。絶縁膜5の膜厚堆積膜厚は、例えば10~30nm程度とすることができる。次に、図15および図16に示されるように、レジストパターンとして、フォトレジストパターンレジストパターンPR1を絶縁膜5上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンPR1は、抵抗素子形成領域1Bの一部積層パターンLP形成予定領域に形成される。このフォトレジストパターンPR1の下地に反射防止膜BARC膜を形成することもできる。それから、図17および図18に示されるように、フォトレジストパターンPR1をエッチングマスクとして用いて、絶縁膜5をエッチングしてパターニングする図6のステップS7。ステップS7のエッチングの際には、フォトレジストパターンPR1に覆われた部分の絶縁膜5が残存し、他の領域の絶縁膜5が除去される。その後、図19および図20に示されるように、フォトレジストパターンPR1を除去する。このステップS7により、絶縁膜5は、パターニングされて絶縁膜絶縁膜パターン5aとなる。すなわち、絶縁膜5aは、パターニングされた絶縁膜5すなわち絶縁膜パターンからなる。ステップS6で絶縁膜5を形成した時点では、MISFET形成領域1Aおよび抵抗素子形成領域1Bの両方の全域に絶縁膜5が形成されていたが、ステップS7で絶縁膜5をパターニングして絶縁膜5aとする際に、抵抗素子形成領域1Bの一部積層パターンLP形成予定領域に絶縁膜5aが残され、他の領域MISFET形成領域1Aを含むの絶縁膜5は除去される。図21は、図19および図20と同じ段階の抵抗素子形成領域1Bの平面図であり、絶縁膜5aの平面レイアウトが示されている。図21のB-B線の断面図が、図20に対応している。ステップS7は、金属膜4に悪影響を与えずに絶縁膜5をエッチングすることが好ましい。これは、後で金属膜4をゲート電極用に使用するためである。この観点から、ステップS7で行うエッチングは、ウェットエッチングが好ましい。ステップS7において、絶縁膜5が酸化シリコン膜の場合は、フッ酸によるウェットエッチングを行い、絶縁膜5が窒化シリコン膜の場合は、熱リン酸によるウェットエッチングを行えば、絶縁膜5を選択的にエッチングすることができる。次に、図22および図23に示されるように、半導体基板1の主面主面全面上に、すなわち金属膜4上に、シリコン膜6を形成堆積する図6のステップS8。なお、MISFET形成領域1Aでは、金属膜4上にシリコン膜6が直接的に形成されるが、抵抗素子形成領域1Bでは、絶縁膜5aを覆うように、金属膜4上にシリコン膜6が形成される。シリコン膜6は、多結晶シリコン膜ポリシリコン膜からなり、CVD法などを用いて形成することができる。シリコン膜6の膜厚堆積膜厚は、例えば30~150nm程度とすることができる。成膜時はシリコン膜6をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜6は、不純物例えばリンPまたはヒ素Asなどのn型不純物またはホウ素Bなどのp型不純物を導入して低抵抗率とされる。不純物は、シリコン膜6の成膜時または成膜後に導入することができる。シリコン膜の成膜時に不純物を導入する場合には、シリコン膜6の成膜用のガスにドーピングガス不純物添加用のガスを含ませることで、不純物が導入されたシリコン膜6を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入されたシリコン膜6を形成することができる。また、シリコン膜の成膜後に不純物を導入する場合には、MISFET形成領域1Aをフォトレジストパターン図示せずで覆った状態で抵抗素子形成領域1Bのシリコン膜に不純物をイオン注入し、また、抵抗素子形成領域1Bをフォトレジストパターン図示せずで覆った状態でMISFET形成領域1Aのシリコン膜に不純物をイオン注入することができる。この場合、シリコン膜6の不純物濃度は、MISFET形成領域1Aと抵抗素子形成領域1Bとで相違し、MISFET形成領域1Aにおけるシリコン膜6の導電型および不純物濃度を後で形成されるゲート電極GEに相応しいものとし、また、抵抗素子形成領域1Bにおけるシリコン膜の導電型および不純物濃度を後で形成される抵抗素子RST用のシリコン膜パターンSPに相応しいものとすることができる。この場合、製造された半導体装置において、シリコン膜パターンSPとゲート電極GEのシリコン膜6bとで、不純物濃度は相違したものとなる。次に、図24および図25に示されるように、レジストパターンとして、フォトレジストパターンレジストパターンPR2をシリコン膜6上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンPR2は、MISFET形成領域1Aにおけるゲート電極GE形成予定領域と、抵抗素子形成領域1Bにおけるシリコン膜パターンSP形成予定領域とに形成される。ここで、フォトレジストパターンPR2のうち、MISFET形成領域1Aにおけるゲート電極GE形成予定領域に形成されたフォトレジストパターンPR2を、符号PR2aを付してフォトレジストパターンPR2aと称し、抵抗素子形成領域1Bにおけるシリコン膜パターンSP形成予定領域に形成されたフォトレジストパターンPR2を、符号PR2bを付してフォトレジストパターンPR2bと称することとする。従って、フォトレジストパターンPR2は、フォトレジストパターン第1レジストパターン部分PR2aおよびフォトレジストパターン第2レジストパターン部分PR2bを有している含んでいる。図26は、図24および図25と同じ段階の抵抗素子形成領域1Bの平面図であり、フォトレジストパターンPR2aの平面レイアウトが示され、シリコン膜6の下に位置する絶縁膜5aを点線で示してある。図26のB-B線の断面図が、図25に対応している。図26からも分かるように、抵抗素子形成領域1Bにおいて、フォトレジストパターンPR2bは、平面視で絶縁膜5aに内包される絶縁膜5aからはみ出さないように形成される。これは、後述する図31のように、後で形成されるシリコン膜パターンSPが平面視で絶縁膜5aに内包されるようにするためである。次に、図27および図28に示されるように、フォトレジストパターンPR2をエッチングマスクとして用いて、シリコン膜6および金属膜4を順にエッチング好ましくはドライエッチングする図6のステップS9。このステップS9のエッチング工程において、シリコン膜6のエッチングには、例えばフッ素系のガスなどを用いたドライエッチングを用いることができ、金属膜4のエッチングには、金属膜4の材料にもよるが、例えば金属膜4が窒化チタン膜の場合には、Cl2ガスおよびHBrガスなどを用いたドライエッチングを用いることができる。ステップS9のエッチング工程においては、MISFET形成領域1Aでは、フォトレジストパターンPR2aをエッチングマスクとして、シリコン膜6および金属膜4の積層膜がエッチングされてパターニングされることで、金属膜4と金属膜4上のシリコン膜6とからなるゲート電極GEが形成される。ゲート電極GEは、金属膜4とシリコン膜6との積層膜がパターニングされたものであり、フォトレジストパターンPR2aと同様の平面パターン平面形状を有している。すなわち、ステップS9のエッチング工程を行うと、MISFET形成領域1Aでは、フォトレジストパターンPR2aで覆われていない部分のシリコン膜6および金属膜4が除去され、フォトレジストパターンPR2aの下にシリコン膜6および金属膜4が残存してゲート電極GEが形成される。フォトレジストパターンPR2aの下に残存してゲート電極GEを形成するシリコン膜6および金属膜4が、それぞれシリコン膜6bおよび金属膜4bとなる。すなわち、ゲート電極GEは、金属膜4bおよび金属膜4b上のシリコン膜6bとからなり、金属膜4bおよびシリコン膜6bは、パターニングされた金属膜4およびシリコン膜6である。抵抗素子形成領域1Bでは、ステップS9のエッチング工程において、フォトレジストパターンPR2bで覆われていない部分のシリコン膜6がエッチングされて除去され、続いて、シリコン膜6を除去したことで露出された金属膜4がエッチングされて除去されるが、絶縁膜5aがエッチングストッパ膜エッチングマスク層として機能するため、絶縁膜5aの下に位置する部分の金属膜4と絶縁膜3はエッチングされずに残存する。つまり、ステップS9のエッチング工程では、まず絶縁膜5aよりもシリコン膜6がエッチングされやすいエッチング条件でシリコン膜6をエッチングして金属膜4の表面を露出させてから、絶縁膜5aよりも金属膜4がエッチングされやすいエッチング条件で金属膜4をエッチングする。このため、ステップS9のエッチング工程を行うと、抵抗素子形成領域1Bでは、フォトレジストパターンPR2bで覆われていない部分のシリコン膜6が除去され、フォトレジストパターンPR2bの下にシリコン膜6が残存してシリコン膜パターンSPが形成されるとともに、絶縁膜5aで覆われていない部分の金属膜4が除去され、絶縁膜5aで覆われている部分の金属膜4は除去されずに残存して、積層パターンLPが形成される。抵抗素子形成領域1Bにおいて、絶縁膜5aの下に残存する金属膜4が、金属膜4aとなる。すなわち、金属膜4aは、絶縁膜5aの下部に残存する金属膜4からなる。シリコン膜パターンSPは、シリコン膜6がパターニングされたものであり、フォトレジストパターンPR2bの下に残存するシリコン膜6からなり、フォトレジストパターンPR2aと同様の平面パターン平面形状を有している。MISFET形成領域1Aにおいて、ゲート電極GEで覆われない部分の絶縁膜3は、ステップS9で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。ゲート電極GEの下部に位置する絶縁膜3は、ステップS9のドライエッチングや、その後のウェットエッチングで除去されずに残存する。MISFET形成領域1Aにおいて、ゲート電極GEの下に残存する絶縁膜3が、ゲート絶縁膜GIとなる。従って、金属膜4bと金属膜4b上のシリコン膜6bとからなるゲート電極GEは、半導体基板1n型ウエルNW上にゲート絶縁膜GIすなわち絶縁膜3を介して形成された状態となる。抵抗素子形成領域1Bにおいて、絶縁膜5aで覆われない部分の絶縁膜3は、ステップS9で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。絶縁膜5aの下部従って金属膜4aの下部に位置する絶縁膜3は、ステップS9のドライエッチングや、その後のウェットエッチングで除去されずに残存して、絶縁膜3aとなる。すなわち、絶縁膜3aは、絶縁膜5aの下部従って金属膜4aの下部に残存する絶縁膜3からなる。これにより、抵抗素子形成領域1Bにおいて、絶縁膜5aと、絶縁膜5aの下に残存する金属膜4aおよび絶縁膜3aとにより、積層パターンLPが形成される。すなわち、積層パターンLPは、絶縁膜3aと絶縁膜3a上の金属膜4aと金属膜4a上の絶縁膜5aとの積層膜からなる。抵抗素子形成領域1Bにおいて、フォトレジストパターンPR2bは、平面視で絶縁膜5aに内包されるように形成されていたため、フォトレジストパターンPR2bの下に残存したシリコン膜6により形成されたシリコン膜パターンSPは、平面視で絶縁膜5aに内包されたものとなる。また、積層パターンLPは、絶縁膜5aと、その絶縁膜5a下に残存した金属膜4および絶縁膜3aとにより形成されるため、積層パターンLPは、絶縁膜5aと同様の平面形状および平面寸法を有している。このため、シリコン膜パターンSPは、半導体基板1上に積層パターンLPを介して形成された状態となる。MISFET形成領域1Aのゲート絶縁膜GIと抵抗素子形成領域1Bの絶縁膜3aすなわち積層パターンLPの絶縁膜3aとは、同層の絶縁膜3により形成されている。また、MISFET形成領域1Aの金属膜4bすなわちゲート電極GEの金属膜4bと抵抗素子形成領域1Bの金属膜4aすなわち積層パターンLPの金属膜4aとは、同層の金属膜4により形成されている。また、MISFET形成領域1Aのシリコン膜6bすなわちゲート電極GEのシリコン膜6bと抵抗素子形成領域1Bのシリコン膜パターンSPとは、同層のシリコン膜6により形成されている。ステップS9のエッチング工程の後、図29および図30に示されるように、フォトレジストパターンPR2を除去する。図31は、図29および図30と同じ段階の抵抗素子形成領域1Bの平面図であり、シリコン膜パターンSPの平面レイアウトと絶縁膜5aの平面レイアウトすなわち積層パターンLPの平面レイアウトが示されている。図31のB-B線の断面図が、図30に対応している。次に、図32および図33に示されるように、MISFET形成領域1Aにおいて、n型ウエルNWのゲート電極GEの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p-型半導体領域不純物拡散層EXを形成する図6のステップS10。このp-型半導体領域EX形成用のイオン注入時には、MISFET形成領域1Aにおける半導体基板1n型ウエルNWにゲート電極GEをマスクイオン注入阻止マスクとしてイオン注入する。p-型半導体領域EX形成用のイオン注入では、n型ウエルNWにおけるゲート電極GEの直下の領域には、ゲート電極GEに遮蔽されることでイオン注入されない。また、抵抗素子形成領域1Bにフォトレジストパターン図示せずを形成した状態でp-型半導体領域EX形成用のイオン注入を行うことにより、p-型半導体領域EX形成用のイオン注入時に抵抗素子形成領域1Bの半導体基板1やシリコン膜パターンSPにイオン注入されるのを防止することができる。次に、図34および図35に示されるように、ゲート電極GEの側壁上に、側壁絶縁膜絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサSWを形成する図6のステップS11。サイドウォールスペーサSWは、ゲート電極GEの側壁上だけでなく、シリコン膜パターンSPの側壁上と積層パターンLPの側壁上とにも形成され得る。ゲート電極GEの側壁上に形成されるサイドウォールスペーサSWをサイドウォールスペーサSW1と称し、シリコン膜パターンSPの側壁上に形成されるサイドウォールスペーサSWをサイドウォールスペーサSW2と称し、積層パターンLPの側壁上に形成されるサイドウォールスペーサSWをサイドウォールスペーサSW3と称することとする。例えば、半導体基板1上に、ゲート電極GE、シリコン膜パターンSPおよびシリコン膜パターンSPを覆うように、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって、サイドウォールスペーサSWを形成することができる。この場合、サイドウォールスペーサSWは、ゲート電極GEの側壁上とシリコン膜パターンSPの側壁上とに残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。次に、図36および図37に示されるように、MISFET形成領域1Aにおいて、n型ウエルNWのゲート電極GEおよびサイドウォールスペーサSW1の両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型半導体領域SDソース、ドレインを形成する図6のステップS12。このp型半導体領域SD形成用のイオン注入時には、MISFET形成領域1Aにおける半導体基板1n型ウエルNWに、ゲート電極GEおよびその側壁上のサイドウォールスペーサSW1をマスクイオン注入阻止マスクとしてイオン注入する。このため、p-型半導体領域EXは、ゲート電極GEに整合自己整合して形成され、p型半導体領域SDは、ゲート電極GEの側壁上のサイドウォールスペーサSW1に整合自己整合して形成される。p型半導体領域SD形成用のイオン注入では、n型ウエルNWにおけるゲート電極GEとその側壁上のサイドウォールスペーサSW1との直下の領域には、ゲート電極GEとその側壁上のサイドウォールスペーサSW1とに遮蔽されることで、イオン注入されない。また、抵抗素子形成領域1Bにフォトレジストパターン図示せずを形成した状態でp型半導体領域SD形成用のイオン注入を行うことにより、p型半導体領域SD形成用のイオン注入時に抵抗素子形成領域1Bの半導体基板1やシリコン膜パターンSPにイオン注入されるのを防止することができる。イオン注入後、導入された不純物の活性化のためのアニール処理活性化アニール、熱処理を行う図6のステップS13。これにより、p-型半導体領域EX、p型半導体領域SD、シリコン膜パターンSPおよびゲート電極GEのシリコン膜6bなどに導入された不純物を活性化することができる。このようにして、図36および図37に示されるような構造が得られ、MISFET形成領域1Aに電界効果トランジスタとしてpチャネル型のMISFETQ1が形成され、抵抗素子形成領域1Bに、シリコン膜パターンSPからなる抵抗素子RSTが形成される。p型半導体領域SDは、p-型半導体領域EXよりも不純物濃度が高くかつ接合深さが深い。これにより、pチャネル型のMISFETQ1のソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域SDおよびp-型半導体領域EXにより形成される。従って、pチャネル型のMISFETQ1のソースドレイン領域は、LDDLightlydopedDrain構造を有している。p型半導体領域SDは、pチャネル型MISFETQ1のソースまたはドレイン用の半導体領域ソースドレイン領域とみなすことができる。ゲート電極GEは、MISFETQ1のゲート電極として機能する。また、ここでは、MISFET形成領域1Aに形成されるMISFETQ1がpチャネル型のMISFETの場合について説明したが、各領域の導電型を反対にして、MISFET形成領域1Aにおいて形成されるMISFETQ1をnチャネル型のMISFETとすることもできる。また、MISFET形成領域1Aにおいて、pチャネル型のMISFETおよびnチャネル型のMISFETの両方を形成する、すなわちCMISFETを形成することもできる。次に、半導体基板1の主面全面上に酸化シリコン膜などからなる絶縁膜11を形成してから、この絶縁膜11をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、図38および図39に示されるように、金属シリサイド層13形成予定領域のシリコン面を露出し、金属シリサイド層13を形成すべきでないシリコン面を覆うようなパターンの絶縁膜11が形成される。具体的には、MISFET形成領域1Aにおけるp型半導体領域SDの上面とゲート電極GEのシリコン膜6bの上面とは、絶縁膜11で覆われずに露出され、一方、抵抗素子形成領域1Bにおけるシリコン膜パターンSPの上面は、絶縁膜11で覆われる。ここで、図38および図39は、MISFET形成領域1Aおよび抵抗素子形成領域1Bの両領域に絶縁膜11を形成してから、MISFET形成領域1Aの絶縁膜11を除去し、抵抗素子形成領域1Bの絶縁膜11が残された場合が示され、この場合、シリコン膜パターンSP全体が絶縁膜11で覆われるため、後述のサリサイドプロセスを行ってもシリコン膜パターンSPの上面に金属シリサイド層13は形成されない。一方、上記図5のようにシリコン膜パターンSPの上面のうち、プラグPGが接続される領域に金属シリサイド層13を形成したい場合は、MISFET形成領域1Aおよび抵抗素子形成領域1Bの両領域に絶縁膜11を形成してから、MISFET形成領域1Aの絶縁膜11だけでなく、抵抗素子形成領域1Bのシリコン膜パターンSPの両端部近傍上の絶縁膜11も除去する。これにより、MISFET形成領域1Aにおけるp型半導体領域SDの上面とゲート電極GEのシリコン膜6bの上面とに加えて、し、抵抗素子形成領域1Bのシリコン膜パターンSPの両端部近傍の上面も露出されるため、その露出面に後述のサリサイドプロセスで金属シリサイド層13を形成することができる。なお、この場合、シリコン膜パターンSPの上面のうち、後でプラグPGが接続される領域以外は、絶縁膜11で覆っておくことで、後述のサリサイドプロセスで金属シリサイド層13が形成されるのを防止する。次に、サリサイドプロセスにより、低抵抗の金属シリサイド層13を形成する。具体的には、図40および図41に示されるように、半導体基板1の主面全面上に、ゲート電極GE、p型半導体領域SDおよびシリコン膜パターンSPを覆うように、コバルトCo膜またはニッケルNi膜などの金属膜12をスパッタリング法などを用いて形成堆積する。それから、熱処理を行うことによって、金属膜12とゲート電極GEのシリコン膜6bおよびp型半導体領域SDの各上層部分と金属膜12とを反応させる。これにより、ゲート電極GEのシリコン膜6bおよびp型半導体領域SDの表面上面に、それぞれ金属シリサイド層13が形成される。金属膜12がコバルト膜の場合は、金属シリサイド層13はコバルトシリサイド層であり、金属膜12がニッケル膜の場合は、金属シリサイド層13はニッケルシリサイド層である。金属膜12にニッケル白金合金膜を用いれば、金属シリサイド層13はニッケル白金シリサイド層となる。その後、未反応の金属膜12は除去する。図42および図43には、未反応の金属膜12を除去した段階が示されている。金属シリサイド層13を形成したことで、ゲート電極GEのシリコン膜6bおよびp型半導体領域SDの拡散抵抗やコンタクト抵抗を、低抵抗化することができる。また、抵抗素子形成領域1Bのシリコン膜パターンSPの両端部近傍上の絶縁膜11も除去していた場合には、シリコン膜パターンSPの両端部近傍の上面にも金属シリサイド層13が形成され、この場合が上記図5に対応する。この場合、シリコン膜パターンSPのコンタクト抵抗を、低抵抗化することができる。なお、シリコン膜パターンSPの上面表面のうち、絶縁膜11で覆われていた部分は、金属膜12に接しないため、金属シリサイド層13が形成されない。次に、図44および図45に示されるように、半導体基板1上に層間絶縁膜14を形成する。すなわち、ゲート電極GE、シリコン膜パターンSPおよびサイドウォールスペーサSWを覆うように、半導体基板1上に層間絶縁膜14を形成する。層間絶縁膜14は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜窒化シリコン膜が下層側などからなる。層間絶縁膜14の形成後、CMP処理などにより層間絶縁膜14の上面を平坦化する。次に、フォトリソグラフィ法を用いて層間絶縁膜14上に形成したフォトレジストパターン図示せずをエッチングマスクとして、層間絶縁膜14をドライエッチングすることにより、図46および図47に示されるように、層間絶縁膜14にコンタクトホール開口部、貫通孔、接続孔CNTを形成する。この際、絶縁膜11が形成されている領域にコンタクトホールCNTを形成する場合には、層間絶縁膜14および絶縁膜11にコンタクトホールCNTが形成される。次に、コンタクトホールCNT内に、導電体部接続用導体部として、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部底部および側壁上を含む層間絶縁膜14上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCNTを埋めるように形成し、層間絶縁膜14上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図46および図47では、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、p型半導体領域SD、ゲート電極GEおよびシリコン膜パターンSPの上部などに形成される。コンタクトホールCNTの底部では、例えば、p型半導体領域SDの表面上の金属シリサイド層13の一部、ゲート電極GEの表面上の金属シリサイド層13の一部、およびシリコン膜パターンSPその表面に金属シリサイド層13を形成している場合にはその金属シリサイド層13のの一部などが露出される。次に、プラグPGが埋め込まれた層間絶縁膜14上に配線配線層M1を形成する。この配線M1を、ダマシン技術ここではシングルダマシン技術を用いて形成する場合について説明する。図48および図49に示されるように、まず、プラグPGが埋め込まれた層間絶縁膜14上に絶縁膜層間絶縁膜15を形成してから、この絶縁膜15に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝絶縁膜15において配線M1が埋め込まれる溝を形成する。それから、半導体基板1の主面上すなわち配線溝の底部および側壁上を含む絶縁膜15上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成し、続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。配線M1は、絶縁膜15の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、図48および図49では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線M1は、プラグPGを介して、MISFET形成領域1Aのp型半導体領域SD、ゲート電極GE、抵抗素子形成領域1Bのシリコン膜パターンSPなどと電気的に接続される。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線埋込配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。次に、本実施の形態の主要な特徴および効果について、より詳細に説明する。本実施の形態の半導体装置は、ゲート電極としてメタルゲート電極を適用したMISFETを有する半導体装置である。すなわち、本実施の形態の半導体装置は、半導体基板1の主面上にゲート絶縁膜GIを介して形成されたゲート電極GEを有しており、このゲート電極GEは、ゲート絶縁膜GI上に位置する金属膜4bを有し、いわゆるメタルゲート電極金属ゲート電極である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、MISFET素子の小型化ゲート絶縁膜の薄膜化も可能になる。また、本実施の形態では、MISFETQ1のゲート絶縁膜GIとして、高誘電率ゲート絶縁膜を用いている。このため、ゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜GIの物理的膜厚を増加させることができるため、リーク電流を低減することができる。また、本実施の形態では、ゲート電極GEは、ゲート絶縁膜GI上の金属膜4bと、金属膜4b上のシリコン膜6bとを有している。本実施の形態とは異なり、ゲート電極GE全体を金属膜で形成した場合には、その金属膜の厚みが厚くなるため、金属膜が剥離しやすくなる問題や、あるいは金属膜をパターニングするゲート加工する際のオーバーエッチングによる基板ダメージの問題が生じる可能性がある。それに対して、本実施の形態では、金属膜4bとシリコン膜6bとの積層膜でゲート電極GEを形成することで、金属膜4bのみでゲート電極を形成する場合に比べて金属膜4bの厚みを薄くすることができるため、上記問題金属膜が剥離しやすくなる問題や金属膜をパターニングする際のオーバーエッチングによる基板ダメージの問題を改善することができる。また、ゲート電極GEを金属膜4bと金属膜4b上のシリコン膜6bで形成した場合、これまでのポリシリコンゲート電極ポリシリコンからなるゲート電極の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。そして、本実施の形態の半導体装置は、MISFETおよび抵抗素子を有する半導体装置であり、金属膜4bおよびシリコン膜6bの積層構造のゲート電極GEを有するMISFETと、抵抗素子RSTとを、同じ半導体基板1に形成混載している。しかしながら、本実施の形態とは異なり、ゲート電極GEだけでなく抵抗素子についても金属膜4およびシリコン膜6の積層膜をパターニングして形成した場合、ゲート電極GEおよび抵抗素子の両者が金属膜4およびシリコン膜6の積層膜で形成されることになり、抵抗素子については、シリコン膜6ではなく低抵抗率の金属膜4の抵抗値で抵抗素子の抵抗値が規定されるため、所望の抵抗値の抵抗素子を上手く形成することが困難である。すなわち、抵抗素子全体が金属膜4およびシリコン膜6の積層膜で形成された場合には、ポリシリコン抵抗素子とはならない。それに対して、本実施の形態では、ゲート電極GEを金属膜4bおよびシリコン膜6bの積層構造としているが、抵抗素子RSTは、シリコン膜パターンSPパターニングされたシリコン膜で形成された抵抗素子いわゆるポリシリコン抵抗素子とされている。抵抗素子RSTを、シリコン膜パターンSPで形成することにより、抵抗素子RSTの抵抗値は、シリコン膜パターンSPの不純物濃度およびパターン形状により、所望の値に容易かつ的確に制御することができ、所望の抵抗値を有する抵抗素子RSTを的確に形成することができるようになる。また、本実施の形態では、抵抗素子RSTを構成するシリコン膜パターンSPは、ゲート電極GEのシリコン膜6bと同層のシリコン膜により形成している。このため、半導体装置の製造工程数を抑制しながら、シリコン膜パターンSPからなる抵抗素子RSTポリシリコン抵抗素子を形成することができる。また、本実施の形態では、金属膜4bおよびシリコン膜6bの積層構造のゲート電極GEを有するMISFETと、ゲート電極GEのシリコン膜6bと同層のシリコン膜により形成されたシリコン膜パターンSPからなる抵抗素子RSTポリシリコン抵抗素子とを、同じ半導体基板1に混載形成するために、シリコン膜パターンSPを積層パターンLP上に配置している。すなわち、抵抗素子RST用のシリコン膜パターンSPは、半導体基板1の主面上に積層パターンLPを介して形成されている。この積層パターンLPは絶縁膜3aと絶縁膜3a上の金属膜4aと金属膜4a上の絶縁膜5aとを有している。このため、シリコン膜パターンSPの下面は、積層パターンLPの絶縁膜5aの上面と接している。シリコン膜パターンSPの下面は、積層パターンLPの絶縁膜5aの上面と接しており、積層パターンLPの金属膜4aとシリコン膜パターンSPとの間には絶縁膜5aが介在し、シリコン膜パターンSPは金属膜4aと接触していないため、金属膜4aは抵抗素子RSTの抵抗値には寄与せず、抵抗素子RSTを、シリコン膜パターンSPで形成された抵抗素子いわゆるポリシリコン抵抗素子とすることができる。抵抗素子RSTの抵抗値は、金属膜4aの抵抗ではなく、シリコン膜パターンSPの抵抗により規定されるため、シリコン膜パターンSPの不純物濃度やパターン形状を調整することにより抵抗素子RSTの抵抗値を所望の値に容易かつ的確に制御することができ、所望の抵抗値を有する抵抗素子RSTを的確に形成することができる。積層パターンLPの金属膜4aとゲート電極GEの金属膜4bとは同層の金属膜4により形成されているが、この金属膜4aとシリコン膜パターンSPとの間に絶縁膜5aが介在することにより、金属膜4aとシリコン膜パターンSPとの接触を防止することができる。一方、ゲート電極GEにおいては、金属膜4bとシリコン膜6bとの間に絶縁膜5aを介在させないことで、金属膜4bの上面とシリコン膜6bの下面とを接触させ、ゲート電極GEを金属膜4bと金属膜4b上のシリコン膜6bとの積層構造とすることができる。つまり、ゲート電極GEにおいては、シリコン膜6bとその下の金属膜4bとの間に絶縁膜が介在しないことで、金属膜4bおよびシリコン膜6bの積層構造のゲート電極GEを形成し、一方、抵抗素子RSTにおいては、シリコン膜パターンSPとその下の金属膜4aとの間に絶縁膜5aが介在することで、シリコン膜パターンSPからなる抵抗素子RSTポリシリコン抵抗素子を形成することができる。積層パターンLPの絶縁膜3aは、ゲート絶縁膜GIと同層の絶縁膜により形成され、積層パターンLPの金属膜4aは、ゲート電極GEの金属膜4bと同層の金属膜により形成され、シリコン膜パターンSPは、ゲート電極GEのシリコン膜6bと同層のシリコン膜により形成され、積層パターンLPの最上層の絶縁膜5aにより金属膜4aとシリコン膜パターンSPとを電気的に絶縁している。このため、半導体装置の製造工程数を抑制しながら、金属膜4bおよびシリコン膜6bの積層構造のゲート電極GEを有するMISFETとシリコン膜パターンSPからなる抵抗素子RSTポリシリコン抵抗素子とを、同じ半導体基板1に形成混載することができる。このように、本実施の形態では、製造工程数を抑制しながらメタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に容易かつ的確に形成することができる。また、本実施の形態では、シリコン膜パターンSPは、平面視で絶縁膜5aに内包されている。すなわち、平面視でシリコン膜パターンSPは絶縁膜5aからはみ出していない。このため、絶縁膜5aの下方すなわち積層パターンLPの下地は、活性領域であっても、素子分離領域であってもよく、半導体装置の設計の自由度を向上させることができる。上記図2~図4には、積層パターンLPが半導体基板1の活性領域AR2上に形成された場合が示され、図50~図52には、積層パターンLPが素子分離領域2上に形成された場合が示され、図53~図55には、積層パターンLPが活性領域AR2および素子分離領域2上に形成された場合すなわち積層パターンLPが活性領域AR2および素子分離領域2の両領域上に跨って形成された場合が示されている。ここで、図50~図52は、本実施の形態の第2変形例の半導体装置の要部断面図図50または要部平面図図51および図52であり、図53~図55は、本実施の形態の第3変形例の半導体装置の要部断面図図53または要部平面図図54および図55である。MISFET形成領域1Aの構成については、第2変形例および第3変形例においても、上記図1で示したものと同じであるので、ここではその図示は省略している。なお、図50および図53は上記図2に対応するものであり、図51および図54は上記図3に対応するものであり、図52および図55は上記図4に対応するものである。図51および図54には、抵抗素子形成領域1Bにおける素子分離領域2、活性領域AR2、絶縁膜5a積層パターンLP、シリコン膜パターンSPおよびコンタクトホールCNTの平面レイアウトが示されている。図52および図55は、それぞれ図51および図54と同じ領域の平面図であるが、理解を簡単にするために、素子分離領域2および活性領域AR2にハッチングを付し、シリコン膜パターンSPおよび絶縁膜5a積層パターンLPを点線で示したものである。なお、図51のB1-B1線の断面図が、図50の抵抗素子形成領域1Bの断面図に対応し、図54のB2-B2線の断面図が、図54の抵抗素子形成領域1Bの断面図に対応している。本実施の形態では、シリコン膜パターンSPが平面視で絶縁膜5aに内包されているため、シリコン膜パターンSPの下地は絶縁膜5aであり、積層パターンLPの下地は、シリコン膜パターンSPからなる抵抗素子RSTの特性に影響を与えない。このため、本実施の形態では、積層パターンLPの下方下地が、上記図2~図4のように活性領域AR2であっても、図50~図52のように素子分離領域2であっても、あるいは、図53~図55のように活性領域AR2および素子分離領域2の両者であってもよい。すなわち、本実施の形態では、積層パターンLPの下方下地は、素子分離領域2か活性領域AR2かを問わない。このため、半導体装置の設計の自由度を向上させることができる。また、設計の都合などで素子分離領域を形成したくない領域があって、その領域にポリシリコン抵抗素子を配置したい場合でも、本実施の形態では、その領域上に積層パターンLPを介してシリコン膜パターンSPを形成すればよい素子分離領域の有無を気にしなくとも良い。このため、素子分離領域2が無い領域すなわち活性領域上にポリシリコン抵抗素子シリコン膜パターンSPを形成する場合上記図2~図4の場合または上記図53~図55の場合に対応に本実施の形態を適用すれば、その効果は大きい。また、本実施の形態では、半導体装置の設計の自由度を向上させることができるだけでなく、半導体装置の小型化小面積化を図ることもでき、その理由を図56~図69を参照しながら説明する。図56~図67は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図であり、金属膜104と金属膜104上のシリコン膜106との積層構造のゲート電極GE101を有するMISFETとポリシリコン抵抗素子RST101とを同じ半導体基板101に混載する製造工程が示されている。以下、図56~図67を参照して、検討例の半導体装置の製造工程について説明する。まず、図56および図57に示されるように、上記半導体基板1に相当する半導体基板101を準備し、半導体基板101の主面に、上記素子分離領域2と同様の手法で素子分離領域102を形成する。半導体基板101は、上記MISFET形成領域1Aに相当するMISFET形成領域101Aと、上記抵抗素子形成領域1Bに相当する抵抗素子形成領域101Bとを有しており、抵抗素子形成領域101Bにおけるポリシリコン抵抗素子RST101形成予定領域にも素子分離領域102が形成される。それから、MISFET形成領域101Aに上記n型ウエルNWに相当するn型ウエルNW101を形成し、図58および図59に示されるように、半導体基板101の主面上に上記絶縁膜3に相当する絶縁膜103を形成し、半導体基板101の主面上にすなわち絶縁膜103上に上記金属膜4に相当する金属膜104を形成する。それから、金属膜104上にフォトリソグラフィ技術を用いてフォトレジストパターンPR1を形成する。このフォトレジストパターンPR101は、MISFET形成領域101Aの金属膜104を覆い、抵抗素子形成領域101Bにおけるポリシリコン抵抗素子RST101形成予定領域の金属膜104を露出するようなパターン形状を有している。それから、図60および図61に示されるように、フォトレジストパターンPR101をエッチングマスクとして用いて、金属膜104をエッチング好ましくはウェットエッチングする。このエッチングにより、抵抗素子形成領域101Bにおけるポリシリコン抵抗素子RST101形成予定領域の金属膜104は除去され、一方、MISFET形成領域101Aの金属膜104は、フォトレジストパターンPR101で覆われていたため、除去されずに残存する。その後、フォトレジストパターンPR101を除去する。それから、図62および図63に示されるように、半導体基板1の主面主面全面上に上記シリコン膜6に相当するシリコン膜106を形成する。これにより、MISFET形成領域101Aでは、半導体基板101n型ウエルNW101上に、絶縁膜103、金属膜104およびシリコン膜106が下から順に積層された状態となり、抵抗素子形成領域101Bにおけるポリシリコン抵抗素子RST101形成予定領域では、素子分離領域102上に絶縁膜103およびシリコン膜106が下から順に形成された状態となる。それから、シリコン膜106上にフォトリソグラフィ技術を用いて上記フォトレジストパターンPR2に相当するフォトレジストパターンPR102を形成する。このフォトレジストパターンPR102は、MISFET形成領域101Aにおけるゲート電極GE101形成予定領域と、抵抗素子形成領域101Bにおけるシリコン膜パターンSP101形成予定領域とに形成される。ここで、フォトレジストパターンPR102のうち、MISFET形成領域101Aにおけるゲート電極GE101形成予定領域に形成されたフォトレジストパターンPR102を、フォトレジストパターンPR102aと称し、抵抗素子形成領域101Bにおけるシリコン膜パターンSP101形成予定領域に形成されたフォトレジストパターンPR102を、フォトレジストパターンPR102bと称することとする。それから、図64および図65に示されるように、フォトレジストパターンPR102をエッチングマスクとして用いて、シリコン膜106および金属膜104を順にエッチングし、フォトレジストパターンPR102で覆われていない領域のシリコン膜106および金属膜104を除去する。このエッチング工程においては、MISFET形成領域101Aでは、フォトレジストパターンPR102aをエッチングマスクとして、シリコン膜106および金属膜104の積層膜がエッチングされてパターニングされることで、金属膜104と金属膜104上のシリコン膜106とからなるゲート電極GE101が形成される。このゲート電極GE101は、上記ゲート電極GEに相当するものである。一方、抵抗素子形成領域1Bでは、このエッチング工程において、フォトレジストパターンPR102bをエッチングマスクとして、シリコン膜106がエッチングされてパターニングされることで、パターニングされたシリコン膜106からなるシリコン膜パターンSP101が形成される。このシリコン膜パターンSP101は、上記シリコン膜パターンSPに相当するものである。シリコン膜パターンSP101の下には金属膜104が存在しないが、これは、上記フォトレジストパターンPR101を用いたエッチング工程で金属膜104を除去した領域に、シリコン膜パターンSP101を形成したためである。その後、図66および図67に示されるように、フォトレジストパターンPR102を除去する。MISFET形成領域101Aにおいて、ゲート電極GE101で覆われない部分の絶縁膜103は、フォトレジストパターンPR102を用いたドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され、ゲート電極GE101の下部に位置する絶縁膜103は、除去されずに残存して上記ゲート絶縁膜GIに相当するゲート絶縁膜GI101となる。抵抗素子形成領域101Bにおいて、シリコン膜パターンSP101によりポリシリコン抵抗素子RST101が形成される。以降の工程は、上記ステップS10p-型半導体領域EX形成工程およびそれ以降の工程と基本的には同じであるので、ここではその図示および説明は省略する。図68および図69は、図56~図67に示される検討例の製造工程でシリコン膜パターンSP101を形成した場合の、抵抗素子形成領域101Bにおける素子分離領域102、活性領域AR102、シリコン膜パターンSP101およびコンタクトホールCNTの平面レイアウトが示されている。なお、図68は、上記図3、図51および図54に対応するものであり、図69は、上記図4、図52および図55に対応するものである。図69は、図68と同じ領域の平面図であるが、理解を簡単にするために、素子分離領域102および活性領域AR102にハッチングを付し、シリコン膜パターンSP101を点線で示してある。また、図68および図69では、上記図60および図61の工程で金属膜104を除去した領域130以下金属膜除去領域130と称するを、二点鎖線で示してある。金属膜除去領域130の平面レイアウトは、上記フォトレジストパターンPR101の開口部とほぼ同じであり、金属膜104のうち、フォトレジストパターンPR101の開口部から露出された部分が上記図60および図61の工程で除去されて、金属膜除去領域130となる。なお、図56~図67に示されている断面は、図68のB3-B3線の位置での断面に対応している。図56~図67に示される検討例の製造工程により、金属膜104および金属膜104上のシリコン膜106の積層構造のゲート電極GE101と、ポリシリコン抵抗素子RST101を構成するシリコン膜パターンSP101とを、同じ半導体基板101に形成することができる。しかしながら、図56~図67に示される検討例の製造工程の場合、半導体装置の設計の自由度が低下する可能性があり、また、半導体装置の小型化小面積化が阻害される可能性がある。すなわち、図56~図67に示される検討例の製造工程の場合、シリコン膜パターンSP101は、素子分離領域102上に配置する。もし半導体基板101の活性領域上にシリコン膜パターンSP101を配置しようとすると、半導体基板101とシリコン膜パターンSP101との間を絶縁膜103で絶縁する必要がある。しかしながら、この絶縁膜103はゲート絶縁膜用であるため、その厚みは薄く、上記図60および図61の工程で金属膜104をエッチングした際に絶縁膜103がオーバーエッチングされると、半導体基板101が露出してしまい、その露出部が、後で形成されるシリコン膜パターンSP101に接触し、シリコン膜パターンSP101と半導体基板101とが短絡してしまう虞がある。これを防ぐために、シリコン膜パターンSP101は素子分離領域102上に配置する。また、半導体基板101の活性領域上にシリコン膜パターンSP101を配置した場合に、半導体基板101とシリコン膜パターンSP101との間を絶縁膜103で絶縁できたとしても、シリコン膜パターンSP101と半導体基板101の活性領域との間に、絶縁膜103を容量絶縁膜誘電体膜とした寄生容量が形成されてしまう。この絶縁膜103はゲート絶縁膜GI101と同層の絶縁膜であるため、その厚みは薄く、また、絶縁膜103が高誘電率膜であることで、この寄生容量はますます大きくなってしまう。この観点からも、シリコン膜パターンSP101は素子分離領域102上に配置する。しかしながら、図56~図67に示される検討例の製造工程の場合、図68および図69に示されるように、平面視で素子分離領域102に内包されるように金属膜除去領域130を形成し、更にこの金属膜除去領域130に平面視で内包されるようにシリコン膜パターンSP101を形成することになる。このため、ポリシリコン抵抗素子RST101を設計するには、素子分離領域102形成時に素子分離溝を形成するためのフォトレジストパターン図示せずと、金属膜除去領域130形成用の上記フォトレジストパターンPR101と、シリコン膜パターンSP101形成用の上記フォトレジストパターンPR102とをそれぞれ形成する3つのフォトリソグラフィ工程について、合わせずれのマージンを確保することが要求される。従って、ある程度余裕を持ったレイアウトが、抵抗素子形成領域101Bの素子分離領域102、金属膜除去領域130およびシリコン膜パターンSP101の3者に対して必要となり、これは、半導体基板101においてポリシリコン抵抗素子RST101を配置するのに必要な面積を増大させ、半導体装置の小型化小面積化を阻害するように作用する。それに対して、本実施の形態では、シリコン膜パターンSPを平面視で絶縁膜5aに内包させればよく、積層パターンLPの下地は、活性領域であっても、素子分離領域2であっても、あるいは、活性領域および素子分離領域2の両者に跨っていてもよい。このため、素子分離領域2形成時に上記素子分離溝2aを形成するためのフォトレジストパターン図示せずの合わせずれ位置合わせのずれは、抵抗素子RSTの形成に影響しない。このため、抵抗素子RSTを設計するには、上記ステップS7で上記絶縁膜5aを形成するための上記フォトレジストパターンPR1と、上記ステップS9でシリコン膜パターンSPを形成するための上記フォトレジストパターンPR2とをそれぞれ形成するための2つのフォトリソグラフィ工程について、合わせずれ位置合わせのずれのマージンを確保すればよい。このため、図56~図67に示される検討例の製造工程に比べて、本実施の形態の方が、抵抗素子を設計するときのレイアウトのマージンを少なくすることができ、半導体基板1において抵抗素子RSTを配置するのに必要な面積を縮小させ、半導体装置の小型化小面積化を図ることができるようになる。また、図56~図67に示される検討例の製造工程の場合、シリコン膜パターンSP101を素子分離領域102上に配置するため、半導体装置の設計の自由度が低下するが、本実施の形態では、シリコン膜パターンSPの下方は、活性領域であっても、素子分離領域2であっても、あるいは、活性領域および素子分離領域2の両者に跨っていてもよい。たとえシリコン膜パターンSPの下方に活性領域が存在している場合であっても、シリコン膜パターンSPと半導体基板1との間の短絡は、絶縁膜5aによって的確に防止することができる。このため、半導体装置の設計の自由度を向上させることができる。また、本実施の形態では、シリコン膜パターンSPと積層パターンLPの金属膜4aとの間に積層パターンLPの絶縁膜5aが介在している。このため、シリコン膜パターンSPと積層パターンLPの金属膜4aとの間に、積層パターンLPの絶縁膜5aを容量絶縁膜誘電体膜とした寄生容量が形成されてしまう可能性がある。この寄生容量の抑制または防止の観点から、積層パターンLPの絶縁膜5aの誘電率は、積層パターンLPの絶縁膜3aこの絶縁膜3aは、ゲート絶縁膜GIと同層の絶縁膜であるため、ゲート絶縁膜GIと同様の誘電率を有しているの誘電率よりも低い小さい方が、より好ましい。絶縁膜5として、酸化シリコン膜を用いれば、酸化シリコン膜は他の絶縁膜に比べて誘電率が低いため、シリコン膜パターンSP、絶縁膜5aおよび金属膜4aで形成される寄生容量を、より的確に抑えることができる。また、絶縁膜5aはゲート絶縁膜と同層の絶縁膜ではなく、MISFETの特性を考慮せずに任意の厚みで形成することができるため、絶縁膜5aの厚みは所望の厚みに制御することが可能である。但し、シリコン膜パターンSP、絶縁膜5aおよび金属膜4aで形成される寄生容量の抑制の観点から、積層パターンLPの絶縁膜5aの厚みは、積層パターンLPの絶縁膜3aこの絶縁膜3aは、ゲート絶縁膜GIと同層の絶縁膜であるため、ゲート絶縁膜GIと同様の厚みを有しているの厚みよりも厚い方が、より好ましい。一方、ゲート絶縁膜GIの厚みは、MISFETQ1のゲート絶縁膜として相応しい厚みとすることが好ましい。また、絶縁膜5aを厚くすると、上記寄生容量を抑制できる一方で、絶縁膜5aが厚すぎると、積層パターンLPの側壁上に形成されるサイドウォールスペーサSW3の高さが高くなり、このサイドウォールスペーサSW3が剥がれて異物となる可能性が高くなる。この観点で、絶縁膜5aの厚みは、10~30nm程度が、より好ましい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"