"第1領域と第2領域とを有する半導体装置の製造方法であって、シリコン基板上に第1シリコン絶縁膜を形成する工程と、前記第1および前記第2領域における前記第1シリコン絶縁膜および前記シリコン基板に第1の溝を形成する工程と、前記第1領域に形成された前記第1の溝内および前記第1領域における前記第1シリコン絶縁膜上にマスク層を形成する工程と、前記マスク層および前記第1シリコン絶縁膜をマスクとして前記シリコン基板をエッチングすることにより、前記第2領域における前記第1の溝内に第2の溝を形成する工程と、前記マスク層を除去する工程と、前記第1および前記第2の溝を埋めるように、前記第1シリコン絶縁膜上に第2シリコン絶縁膜を形成する工程と、前記シリコン基板上の前記第1および前記第2シリコン絶縁膜を除去し、前記第1および前記第2の溝内に素子分離を形成する工程とを備え、前記第1領域における前記シリコン基板上に第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜上に絶縁膜を形成する工程と、前記第2領域における前記シリコン基板上に第2ゲート絶縁膜を形成する工程と、前記絶縁膜上および前記第2ゲート絶縁膜上に第2導電膜を形成する工程と、前記第1領域と前記第2領域との境界に存在する前記第2導電膜を少なくとも残すように前記第2導電膜をエッチングすることにより、前記第1領域における前記絶縁膜上に上部電極を形成し、かつ前記第2領域における前記第2ゲート絶縁膜上にゲート電極を形成し、かつ前記第1領域と前記第2領域との境界にゲート構造を構成する前記第2導電膜を形成する工程と、前記絶縁膜および前記第1導電膜をエッチングすることにより、前記第1ゲート絶縁膜上に下部電極を形成し、かつ前記境界付近の前記第1領域にゲート構造を構成する前記絶縁膜および前記第1導電膜を形成する工程とをさらに備える、半導体装置の製造方法。前記マスク層を形成する工程は、前記第1の溝内の一部に前記マスク層を形成する工程を含む、請求項1に記載の半導体装置の製造方法。前記第1シリコン絶縁膜を形成する工程の前に、前記シリコン基板上にシリコン窒化膜を形成する工程をさらに備える、請求項1または2に記載の半導体装置の製造方法。上述のように、従来のDual-STIの形成方法では、メモリセル領域をレジストで覆い、このレジストと、シリコン窒化膜とをマスクとして半導体基板を異方性エッチングして、周辺回路領域に深溝部を形成している。深溝部を形成する際、メモリセル領域に形成されたシリコン窒化膜はレジストで覆われるが、周辺回路領域に形成されたシリコン窒化膜はエッチングの際のマスクとなるのでレジストで覆われない。このため、周辺回路領域に形成されたシリコン窒化膜の一部が異方性エッチングにより削られ、周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さくなる。周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さくなることによって、半導体装置の信頼性が低下するという問題があった。これについて以下に説明する。周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さいと、シリコン窒化膜上の余分なシリコン酸化膜をCMPにより除去する際、特にメモリセル領域と周辺回路領域との境界の段差部分に余分なシリコン酸化膜が残る。その後、シリコン基板上に形成されたシリコン窒化膜などを除去する際に、残ったシリコン酸化膜がマスクとなり、シリコン酸化膜の下層のシリコン窒化膜やポリシリコン膜などを除去できなくなる。その結果、異物発生や、ショートや、形状不良などの素子不良が生じ、半導体装置の信頼性が低下するという問題があった。また、STIの分離高さはCMP時にストッパ膜となるシリコン窒化膜によって規定されるので、周辺回路領域のSTIの分離高さがメモリセル領域のSTIの分離高さよりも低くなってしまう。周辺回路領域のSTIの分離高さがメモリセル領域のSTIの分離高さよりも小さいと、その後、トランジスタなどの素子を形成するために電極となる導電膜を形成する際に、STI段差上の被エッチング膜の厚みが異なることになる。従って、この膜をパターニングする際には、STI段差部に導電膜が残ったり、下層の膜をも除去したりするおそれがある。その結果、半導体装置の信頼性が低下するという問題があった。ここで、特許文献1に開示された技術では、溝の幅に応じて一義的に深さが決まるので、深溝部と浅溝部との作り分けにレイアウト的制限を受けるという問題がある。また、分離高さについては触れられていないため、上記問題を解決することはできない。また、特許文献2に開示された技術は、互いに深さの異なる深溝部と浅溝部とを形成するDual-STIの製造を想定しておらず、上記問題を解決することはできない。さらに、非特許文献1に開示された技術は、浅溝部より深溝部の素子分離高さが低くなっており、上記問題を解決することはできない。また、メモリセル領域と周辺回路領域との境界の段差部分に余分なシリコン酸化膜が残るという問題を解決する手段について、何ら開示していない。したがって、本発明の目的は、信頼性を向上することのできる半導体装置の製造方法を提供することである。本発明の一実施例による半導体装置の製造方法は、第1領域と第2領域とを有する半導体装置の製造方法であって、以下の工程を備えている。まずシリコン基板上に第1シリコン絶縁膜が形成される。上記第1および第2領域における第1シリコン絶縁膜およびシリコン基板に第1の溝が形成される。上記第1領域に形成された第1の溝内および第1領域における第1シリコン絶縁膜上にマスク層が形成される。上記マスク層および第1シリコン絶縁膜をマスクとしてシリコン基板をエッチングすることにより、第2領域における第1の溝内に第2の溝が形成される。上記マスク層が除去され、第1および第2の溝を埋めるように、第1シリコン絶縁膜上に第2シリコン絶縁膜が形成される。上記シリコン基板上の第1および第2シリコン絶縁膜が除去され、第1および第2の溝内に素子分離が形成される。上記第1領域におけるシリコン基板上に第1ゲート絶縁膜が形成される。上記第1ゲート絶縁膜上に第1導電膜が形成される。上記第1導電膜上に絶縁膜が形成される。上記第2領域におけるシリコン基板上に第2ゲート絶縁膜が形成される。上記絶縁膜上および第2ゲート絶縁膜上に第2導電膜が形成される。上記第1領域と第2領域との境界に存在する第2導電膜を少なくとも残すように第2導電膜をエッチングすることにより、第1領域における絶縁膜上に上部電極が形成され、かつ第2領域における第2ゲート絶縁膜上にゲート電極が形成され、かつ第1領域と第2領域との境界にゲート構造を構成する第2導電膜が形成される。上記絶縁膜および第1導電膜をエッチングすることにより、第1ゲート絶縁膜上に下部電極が形成され、かつ境界付近の第1領域にゲート構造を構成する絶縁膜および第1導電膜がさらに形成される。その他、本発明の半導体装置は、第1領域と第2領域とを有する半導体装置であって、シリコン基板と、シリコン基板の表面に形成されたシリコン絶縁膜よりなる素子分離とを備えている。第1領域における素子分離の深さは、第2領域における素子分離の深さよりも浅く、第1領域における素子分離の分離高さと、第2領域における素子分離の分離高さとがほぼ同じである。本発明の半導体装置の製造方法は、第1領域と第2領域とを有する半導体装置の製造方法であって、シリコン基板上に第1シリコン絶縁膜を形成する工程と、第1および第2領域における第1シリコン絶縁膜およびシリコン基板に第1の溝を形成する工程と、第1領域に形成された第1の溝内および第1領域における第1シリコン絶縁膜上にレジストを形成する工程と、レジストおよび第1シリコン絶縁膜をマスクとしてシリコン基板をエッチングすることにより、第2領域における第1の溝内に第2の溝を形成する工程と、レジストを除去する工程と、第1および第2の溝を埋めるように、第1シリコン絶縁膜上に第2シリコン絶縁膜を形成する工程と、シリコン基板上の第1および第2のシリコン絶縁膜を除去し、第1および第2の溝内に素子分離を形成する工程とを備えている。なお、本明細書中において素子分離の分離高さとは、シリコン基板の表面から素子分離の最も高い位置までの素子分離の高さを意味している。なお、通常ゲート電極などの導電膜が素子分離の上に形成されると、その位置では後工程の処理で素子分離の高さは減少しない場合が多い。また、素子分離の深さとは、シリコン基板の表面から素子分離の最も深い位置までの素子分離の深さを意味している。本発明の半導体装置およびその製造方法によれば、第1領域における素子分離の分離高さと、第2領域における素子分離の分離高さとがほぼ同じとなるので、半導体装置の信頼性を向上することができる。以下、本発明の実施の形態について、図に基づいて説明する。実施の形態1図1は、本発明の実施の形態1における半導体装置の構造を示す断面図である。図1に示すように、本実施の形態の半導体装置は、第1領域としてのメモリセル領域と、第2領域としての周辺回路領域とを有している。本実施の形態の半導体装置は、シリコン基板1と、シリコン基板1の表面に形成された複数の素子分離6a,6bを備えている。メモリセル領域におけるシリコン基板1の表面には複数の素子分離6aが形成されており、周辺回路領域におけるシリコン基板1の表面には複数の素子分離6bが形成されている。素子分離6a,6bは、シリコン酸化膜よりなっている。素子分離6aの深さd1は、素子分離6bの深さd2よりも浅い。すなわち、本実施の形態の半導体装置はDual-STIの構造を有している。本実施の形態の半導体装置では、素子分離6aの分離高さh1と素子分離6bの分離高さh2とがほぼ同じである。また、平面的に見た場合に、素子分離6aの溝幅は、素子分離6bの溝幅よりも小さい。シリコン基板1上には、ゲート絶縁膜7を挟んで、たとえばトランジスタ9a~9gのゲート電極8が形成されている。トランジスタ9a~9gの各々は、複数の素子分離6a,6bの各々によって互いに電気的に絶縁されている。図示しないトランジスタ9a~9gのソース領域およびドレイン領域の各々は、トランジスタ9a~9gの各々のゲート電極8を挟んで両側のシリコン基板1の表面に形成されている。このように、たとえばトランジスタ9a~9gのような半導体素子が複数の素子分離6a,6bの各々によって分離されている。なお、ゲート電極8を覆うように層間絶縁膜9が形成されている。また、メモリセル領域と周辺回路領域との境界は活性領域上にあり、ダミーパターンとして平面的にメモリセル領域を取り囲むように形成されている。続いて、本実施の形態における半導体装置の製造方法について、図2~図8を用いて説明する。始めに、図2に示すように、シリコン基板1上に、たとえば熱酸化によりシリコン酸化膜よりなる下敷酸化膜2を5~30nm程度の厚さで形成する。そして、下敷酸化膜2上に、たとえばCVDによりポリシリコン膜3を100~300nm程度の厚さで形成する。続いて、ポリシリコン膜3上に、たとえばCVDによりシリコン窒化膜4を形成する。さらに、シリコン窒化膜4上に、たとえばTEOSよりなるシリコン酸化膜5第1シリコン絶縁膜を形成する。なお、本実施の形態では、ポリシリコン膜3を形成する場合について示したが、ポリシリコン膜3に代わってアモルファスシリコン膜を形成してもよいし、ポリシリコン膜3を形成しなくてもよい。また、本実施の形態においては、シリコン酸化膜5がTEOSよりなる場合について示したが、CMPの研磨レートが後述する溝に埋め込まれるシリコン酸化膜などの分離絶縁膜に近ければTEOS以外のシリコン絶縁膜でもよい。次に、図3に示すように、シリコン酸化膜5上に所定の形状を有するレジスト20aを形成する。そして、レジスト20aをマスクとして、シリコン酸化膜5、シリコン窒化膜4、ポリシリコン膜3、および下敷酸化膜2を異方性エッチングし、さらに、シリコン基板1を深さd1まで異方性エッチングする。深さd1はたとえば100~500nm程度である。これにより、シリコン基板1の表面に複数の溝15a,15b第1の溝が形成される。メモリセル領域におけるシリコン基板1の表面には複数の溝15aが形成され、周辺回路領域におけるシリコン基板1の表面に複数の溝15bが形成される。また、シリコン酸化膜5、シリコン窒化膜4、ポリシリコン膜3、および下敷酸化膜2には、溝15a,15bの各々の壁部と連続する側壁部17a,17bの各々が形成される。その後、レジスト20aは除去される。次に、図4に示すように、メモリセル領域に形成された溝15a内およびメモリセル領域におけるシリコン酸化膜5上にレジスト20bを形成する。そして、レジスト20bおよびシリコン酸化膜5をマスクとして、シリコン基板1を異方性エッチングする。これにより、周辺回路領域における溝15b内に深さd2の溝15cが形成される。シリコン基板1を異方性エッチングする際には、シリコン基板1をエッチングするのに最適な条件で行なわれるが、マスクとなるシリコン酸化膜5も多少エッチングされる。その結果、周辺回路領域におけるシリコン酸化膜5bの厚さt2は、メモリセル領域におけるシリコン酸化膜5aの厚さt1よりも薄くなる。その後、レジスト20bは除去される。次に、図5に示すように、溝15a,15cの各々の内壁を酸化し、溝15a,15cを埋めるようにシリコン酸化膜5a,5b上に、HDPなどのプラズマCVDにより第2シリコン酸化膜6を形成する。ここで、溝15a,15cの内壁を酸化する際にポリシリコン膜3が横方向から酸化されるので、素子分離のバーズビークを延ばすことができ、素子分離の特性を向上することができる。なお、本実施の形態においては、分離絶縁膜としてHDPによる第2シリコン酸化膜6を形成する場合について示したが、HDPによるシリコン酸化膜の代わりにNSGNondopedSilicateGlassなどの塗布法によるシリコン酸化膜を形成してもよい。要はシリコン酸化膜を形成すればよい。次に、図6に示すように、シリコン窒化膜4上のシリコン酸化膜5および余分な第2シリコン酸化膜6をCMPにより除去する。これにより、溝15a,15c内の各々に素子分離6a,6bの各々が形成される。メモリセル領域には複数の素子分離6aの各々が形成され、周辺回路領域には複数の素子分離6bの各々が形成される。ここで、シリコン酸化膜5a,5bの研磨速度と、第2シリコン酸化膜6の研磨速度とはほぼ等しいので、シリコン酸化膜5bの厚さt2がメモリセル領域におけるシリコン酸化膜5aの厚さt1よりも薄くても、メモリセル形成領域での研磨速度と周辺回路領域での研磨速度とはほぼ同じになる。また、シリコン酸化膜5a,5bおよび第2シリコン酸化膜6の研磨速度に比べて、シリコン窒化膜の研磨速度は300分の1程度であるため、シリコン窒化膜4がCMPのエッチングストッパ膜となる。これにより、シリコン窒化膜4上のシリコン酸化膜5a,5bおよび余分な第2シリコン酸化膜6を完全に除去することができる。また、シリコン窒化膜4の表面に露出した素子分離6a,6bの表面は、共にほぼ同じ高さとなり、シリコン窒化膜4の表面と同じ高さとなる。つまり、素子分離6a,6bの各々の上面と、シリコン窒化膜4の上面とはほぼ同一平面となる。次に、図7に示すように、素子分離6a,6bの各々の表面をたとえばフッ酸によりウエットエッチングし、素子分離6a,6bの各々を所定の分離高さh1,h2とする。ここで、前工程において素子分離6a,6bの表面は共にほぼ同じ高さとされているので、ウエットエッチング後において、素子分離6aの分離高さh1と、素子分離6bの分離高さh2とはほぼ同じになる。つまり、素子分離6aの上面と素子分離6bの上面とが同一平面となる。続いて、シリコン窒化膜4、ポリシリコン膜3、および下敷酸化膜2をエッチングにより除去し、シリコン基板1を露出させる。これにより、シリコン基板1の表面より上方に突出した複数の素子分離6a,6bが形成される。次に、図8に示すように、熱酸化によりシリコン基板1の表面にゲート絶縁膜7を形成する。そして、ゲート絶縁膜7および複数の素子分離6a,6bの各々を覆うように、ポリシリコン膜8をたとえばCVDにより形成する。ここで、CVDによって素子分離上に膜が形成される場合には、素子分離の分離高さが高いと素子分離近傍の膜も厚くなる。本実施の形態では、素子分離6aの分離高さh1と、素子分離6bの分離高さh2とはほぼ同じであるので、素子分離6a近傍のポリシリコン膜8の厚さa1と、素子分離6b近傍のポリシリコン膜8の厚さb1とはほぼ同じになる。次に、図1に示すように、ポリシリコン膜8を所定のパターンにエッチングすることにより、トランジスタ9a~9gの各々のゲート電極8が形成される。前述のように、素子分離6a近傍のポリシリコン膜8の厚さa1と、素子分離6b近傍のポリシリコン膜8の厚さb1とはほぼ同じであるので、エッチングの際に周辺回路領域のゲート絶縁膜7が突き抜けてシリコン基板がエッチングされたり、メモリセル領域にポリシリコン膜8が残ったりすることはない。その後、ゲート電極8を覆うように、層間絶縁膜9を形成する。以上の工程により本実施の形態の半導体装置が完成する。本実施の形態における半導体装置は、メモリセル領域と周辺回路領域とを有する半導体装置であって、シリコン基板1と、シリコン基板1の表面に形成された第2シリコン酸化膜6よりなる素子分離6a,6bとを備えている。メモリセル領域における素子分離6aの深さd1は、周辺回路領域における素子分離6bの深さd2よりも浅く、メモリセル領域における素子分離6aの分離高さh1と、周辺回路領域における素子分離6bの分離高さh2とがほぼ同じである。つまり、素子分離6aの上面と素子分離6bの上面とがほぼ同一平面となる。本実施の形態における半導体装置の製造方法は、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、以下の工程を備えている。シリコン基板1上にシリコン酸化膜5を形成する。メモリセル領域および周辺回路領域におけるシリコン酸化膜5およびシリコン基板1に溝15a,15bを形成する。メモリセル領域に形成された溝15a内およびメモリセル領域におけるシリコン酸化膜5上にレジスト20bを形成する。レジスト20bおよびシリコン酸化膜5をマスクとしてシリコン基板1をエッチングすることにより、周辺回路領域における溝15b内に溝15cを形成する。レジスト20bを除去する。溝15a,15cを埋めるように、シリコン酸化膜5a,5b上に第2シリコン酸化膜6を形成する。シリコン基板1上のシリコン酸化膜5a,5bおよび第2シリコン酸化膜6を除去し、溝15a,15c内の各々に素子分離6a,6bの各々を形成する。本実施の形態の半導体装置およびその製造方法によれば、メモリセル領域における素子分離6aの分離高さh1と、周辺回路領域における素子分離6bの分離高さh2とがほぼ同じとなる。具体的には、素子分離6aの深さd1を100nm以上200nm未満、素子分離6bの深さd2を200nm以上400nm以下とした場合には、素子分離6aの分離高さh1と素子分離6bの分離高さh2との差を20nm以下にすることができる。さらに、ダミーパターンを用いたり、半導体装置の平面レイアウトを適当な形状に設計したりすれば、素子分離6aの分離高さh1と素子分離6bの分離高さh2との差を5nm以下にすることができる。これにより、素子分離6a,6b上に形成されたポリシリコン膜8の厚みが均一になる。このため、ポリシリコン膜8をパターニングする際のマージンを向上することができる。その結果、半導体装置の信頼性を向上することができる。本実施の形態における半導体装置の製造方法では、溝15cを形成する際に、シリコン窒化膜4ではなくて、シリコン酸化膜5bをマスクとしている。シリコン酸化膜5a,5bの研磨速度と、第2シリコン酸化膜6の研磨速度とはほぼ等しいので、シリコン酸化膜5a,5bに段差ができても、シリコン窒化膜4上のシリコン酸化膜5a,5bおよび余分な第2シリコン酸化膜6を完全に除去することができる。また、シリコン窒化膜4の厚さは均一であるので、メモリセル領域における素子分離6aの分離高さh1と、周辺回路領域における素子分離6bの分離高さh2とをほぼ同じにすることができる。これにより、半導体装置の信頼性を向上することができる。ここで、シリコン窒化膜4上にシリコン酸化膜5を形成しない従来の場合に生じる問題について、図9~図11を用いて詳細に説明する。図9は、溝15cを形成する工程を示す断面図であり、本実施の形態の図4に対応している。図9に示すように、シリコン酸化膜5を形成しない場合には、レジスト20bおよびシリコン窒化膜204bをマスクとして、シリコン基板1を異方性エッチングする。このとき、周辺回路領域におけるシリコン窒化膜204bも多少エッチングされ、シリコン窒化膜204bの厚さt4は、メモリセル領域におけるシリコン窒化膜204aの厚さt3よりも薄くなる。つまり、メモリセル領域と周辺回路領域との境界に段差部分が生じる。具体的には、素子分離206aの深さd3を100nm以上200nm未満、素子分離206bの深さd4を200~400nmとした場合には、シリコン窒化膜204aの厚さt3とシリコン窒化膜204bの厚さt4との間に30nm~80nm程度の差が生じる。図10は、シリコン窒化膜204a,204b上の余分な第2シリコン酸化膜6を除去した状態を示す断面図であり、本実施の形態の図6に対応している。図10に示すように、メモリセル領域と周辺回路領域との境界に段差部分が生じると、段差部分に存在する第2シリコン酸化膜6はCMPにより除去されずに、余分な第2シリコン酸化膜206として残る。また、周辺回路領域の素子分離206bの表面がメモリセル領域の素子分離206aの表面よりも低くなる。図11は、ポリシリコン膜8を形成した状態を示す断面図であり、本実施の形態の図8に対応している。図11を参照して、段差部分に余分な第2シリコン酸化膜206が残ると、第2シリコン酸化膜206がマスクとなり、下層のシリコン窒化膜4やポリシリコン膜3などを除去できなくなり、余分なシリコン窒化膜204およびポリシリコン膜203が残る。その結果、異物発生や、ショートや、形状不良などの素子不良が生じ、半導体装置の信頼性が低下するという問題が起こる。また、素子分離206bの表面が素子分離206aの表面よりも低くなると、素子分離206bの分離高さh4が素子分離206aの分離高さh3よりも低くなる。具体的には、素子分離206aの深さd3を100nm以上200nm未満、素子分離206bの深さd4を200~400nmとした場合には、素子分離206aの分離高さh3と素子分離206bの分離高さh4との間に30nm~80nm程度の差が生じる。また、周辺回路領域のゲート酸化膜を敷き直す場合はさらにその差は広がることとなる。素子分離206bの分離高さh4が素子分離206aの分離高さh3よりも低い状態で、ポリシリコン膜8を形成すると、素子分離206b近傍のポリシリコン膜8の厚さb2が素子分離206a近傍のポリシリコン膜8の厚さa2よりも小さくなる。これにより、ポリシリコン膜8を均一にエッチングすることができなくなり、周辺回路領域のゲート絶縁膜7が突き抜けてシリコン基板がエッチングされたり、図12に示すように、メモリセル領域の素子分離206aの端部にポリシリコン膜208が残ったりする。その結果、半導体装置の信頼性が低下するという問題が起こる。また、この問題を避けるため、メモリセル領域の素子分離206aの高さh3を低く設定した場合、周辺回路領域の素子分離206bが基板面より低くなる。その結果、ゲート電極が活性領域端を取り囲むことにより逆ナローチャネル効果が起こり、閾値電圧が低下する。これによってトランジスタのリーク電流などの問題が起こる。本実施の形態における半導体装置の製造方法によれば、このような問題を防止でき、適切な高さの素子分離を形成できるので、半導体装置の信頼性および性能を向上することができる。本実施の形態における半導体装置によれば、平面的に見て、メモリセル領域における素子分離6aの溝幅は、周辺回路領域における素子分離6aの溝幅よりも小さいので、素子の微細化のためにメモリセル領域の素子分離6aの溝幅を小さくした場合に、素子分離6aを構成する絶縁膜の埋め込み不良を低減することができる。本実施の形態における半導体装置の製造方法においては、シリコン基板1上にシリコン窒化膜4を形成した後に、シリコン酸化膜5を形成する。これにより、シリコン酸化膜5を除去する際に平坦なシリコン窒化膜4をエッチングストッパとすることができる。また、シリコン窒化膜4で素子分離6a,6bの各々の分離高さh1,h2を規定することができる。なお、本実施の形態では、メモリセル領域と周辺回路領域のゲート絶縁膜を同時に形成したが、たとえば周辺回路領域に異なる膜厚のゲート絶縁膜を形成する場合は、ゲート絶縁膜を一旦除去して敷き直すため、ゲート絶縁膜の除去分相当はわずかに素子分離高さが低くなることがある。但し、容量素子など周辺回路領域においてもメモリセルのゲート絶縁膜と同時に形成された絶縁膜を用いる素子領域では、素子分離高さはほぼ同じとなる。また、本実施の形態における素子分離の高さは、0~60nm程度が好ましく、さらには20~40nm程度が好ましい。実施の形態2図13は、本発明の実施の形態2における半導体装置の構造を示す断面図である。図13を参照して、本実施の形態の半導体装置は、メモリセル領域と周辺回路領域との境界が素子分離6c上にある。素子分離6cは、メモリセル領域にある深さd1の部分と、周辺回路領域にある深さd2の部分とを有しており、深さd1の部分と深さd2の部分との境界が段差になっている。図14は、本発明の実施の形態2における半導体装置の製造工程を示す断面図である。図14を参照して、本実施の形態では、レジスト20bを形成する際に、メモリセル領域と周辺回路領域との境界に形成された溝15b内の一部にもレジスト20bを形成する。このレジスト20bをマスクとして異方性エッチングを行なう。その結果、メモリセル領域と周辺回路領域との境界に形成された溝15bにおいて、レジスト20bが形成された部分の深さは深さd1のままとなり、レジスト20bが形成されない部分には、深さd2の溝15cが形成される。このようにして形成された溝15bおよび溝15cを第2シリコン酸化膜6で埋めることにより図13に示す半導体装置が得られる。なお、これ以外の半導体装置およびその製造方法は、図1~図8に示す実施の形態1の半導体装置およびその製造方法とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。本実施の形態の半導体装置は、メモリセル領域と周辺回路領域との境界が素子分離6c上にある。本実施の形態における半導体装置の製造方法において、レジスト20bを形成する際には、溝15b内の一部にレジスト20bを形成する。本実施の形態の半導体装置およびその製造方法であっても、実施の形態1と同様の効果を得ることができる。また、実施の形態1の半導体装置では、メモリセル領域と周辺回路領域との境界の活性領域をダミーパターンとしているが、本実施の形態では、このダミーパターンが不要もしくは小さくできるため、さらに素子面積を低減することができる。なお、実施の形態1および2では、深さd1の素子分離6aと、深さd2の素子分離6bという2種類の深さの素子分離を形成する場合について示したが、本発明はこのような場合に限定されるものではなく、複数の深さの素子分離を形成すればよい。したがって、3種類あるいは4種類の深さの素子分離を形成してもよい。実施の形態3本実施の形態では、メモリセルを備えた半導体装置フラッシュメモリの一例について説明する。図15は、本発明の実施の形態3におけるフラッシュメモリのメモリセル領域と周辺回路領域との境界付近の構成を示す平面図である。図16は図15のXVI-XVI線に沿った断面図であり、図17は図15のXVII-XVII線に沿った断面図である。また、図18は図15のXVIII-XVIII線に沿った断面図であり、図19は図15のXIX-XIX線に沿った断面図である。さらに、図20は図15のXX-XX線に沿った断面図であり、図21は図15のXXI-XXI線に沿った断面図である。始めに図15~図21を用いて、本実施の形態における半導体装置の構造について説明する。特に図16および図17を参照して、シリコン基板101の表面には、所定のP型ウェル107と埋め込みN型ウェル106とが形成されている。そして、シリコン基板101の表面が素子分離105によってメモリセル領域と周辺回路領域とに区画されており、平面的に見て素子分離105内にメモリセル領域と周辺回路領域との境界がある。素子分離105は、メモリセル領域にある深さd1の部分105aと、周辺回路領域にある深さd2の部分105bとを有しており、深さd1の部分105aと深さd2の部分105bとの境界が段差になっている。また、メモリセル領域における素子分離105aの分離高さh101図18と、周辺回路領域における素子分離105bの分離高さh102図21とがほぼ同じである。メモリセル領域において素子分離105aによって規定された素子形成領域S1には、メモリセルトランジスタのゲート構造132、133第1ゲート構造が形成されている。メモリセルトランジスタのゲート構造132、133では、シリコン基板101上にシリコン酸化膜102第1ゲート絶縁膜を介在させて、ポリシリコン膜108第1導電膜よりなるフローティングゲート電極下部電極が形成されている。そのフローティングゲート電極上にONO膜109絶縁膜を介在させて、ポリシリコン膜111およびタングステンシリサイド膜112第2導電膜よりなるコントロールゲート電極上部電極が形成されている。タングステンシリサイド膜112上にはシリコン酸化膜113が形成されている。なお、ONO膜109は、シリコン酸化膜上にシリコン窒化膜を介在させてシリコン酸化膜が形成された積層膜である。また、シリコン基板101の表面には、メモリセルトランジスタのドレイン領域として低濃度不純物領域114aおよび高濃度不純物領域114bと、ソース領域115とが形成されている。一方、周辺回路領域において素子分離105bによって規定された素子形成領域S2には、周辺回路用のトランジスタのゲート構造134、135第2ゲート構造が形成されている。トランジスタのゲート構造134、135では、シリコン基板101上にシリコン酸化膜110第2ゲート絶縁膜を介在させて、ポリシリコン膜111およびタングステンシリサイド膜112よりなるゲート電極が形成されている。タングステンシリサイド膜112上にはシリコン酸化膜113が形成されている。また、シリコン基板101の表面には、そのトランジスタのソースドレイン領域116、117が形成されている。そして、素子分離105の上には、素子分離105の端部と所定の位置関係を有するダミーゲート構造131第3ゲート構造が形成されている。ダミーゲート構造131はメモリセル領域と周辺回路領域とに跨って形成されている。ダミーゲート構造131において、メモリセル領域のシリコン基板101上にはポリシリコン膜108が形成されており、ポリシリコン膜108の上部および側部を覆うようにONO膜109が形成されている。また、ONO膜109を覆うようにポリシリコン膜111およびタングステンシリサイド膜112が形成されている。ポリシリコン膜111およびタングステンシリサイド膜112はメモリセル領域および周辺回路領域に跨って形成されている。タングステンシリサイド膜112上にはシリコン酸化膜113が形成されている。メモリセルトランジスタのゲート構造132、133、トランジスタのゲート構造134、135、およびダミーゲート構造131のそれぞれの側面上にはサイドウォール酸化膜118が形成されている。また、メモリセルトランジスタのゲート構造132、133、トランジスタのゲート構造134、135、およびダミーゲート構造131を覆うように、シリコン基板101上に層間絶縁膜119が形成されている。なお、図17に示すように、層間絶縁膜119には、メモリセル領域の低濃度不純物領域114aおよび高濃度不純物領域114bと上部配線図示なしとを電気的に接続するコンタクト150と、周辺回路領域のソースドレイン領域116、117と上部配線図示なしとを電気的に接続するコンタクト151が形成されている。本実施の形態における半導体装置では、特に図15に示すように、メモリセル領域の素子分離105aの溝幅W1は、周辺回路領域の素子分離105bの溝幅W2よりも狭い。また、特に図16および図17に示すように、ダミーゲート構造131の各端部の位置と対応する素子分離105の各端部の位置とが一致しないように、ダミーゲート構造131および素子分離105が形成されている。さらに、メモリセル領域におけるポリシリコン膜108の膜厚とダミーゲート構造131のポリシリコン膜108の膜厚とはほぼ同じであり、メモリセル領域と周辺回路領域とダミーゲート構造131とにおけるポリシリコン膜111およびタングステンシリサイド膜112の各々の膜厚と周辺回路領域におけるポリシリコン膜111およびタングステンシリサイド膜112の各々の膜厚とはほぼ同じであり、シリコン酸化膜102の膜厚とシリコン酸化膜110の膜厚とは異なっている。続いて、本実施の形態における半導体装置の製造方法について、図22~図28を用いて説明する。なお、図22~図28は図17に対応する断面図である。始めに、図22に示すように、実施の形態1および2と同様の方法を用いて、シリコン基板101の表面における所定の領域に素子分離105を形成する。素子分離105の詳細な形成方法については繰り返さない。そして、シリコン基板101の主表面上にたとえば熱酸化法等により犠牲酸化膜102を形成する。次に、犠牲酸化膜102越しにシリコン基板101の表面における所定の領域に不純物イオンを注入し、熱処理を施すことにより、P型ウェル107および埋め込みのN型ウェル106を形成する。その後、犠牲酸化膜102を除去し、シリコン基板101の表面に酸化処理を施すことにより改めてシリコン酸化膜102が形成される。次に、シリコン酸化膜102上に、たとえばCVD法によりポリシリコン膜108を形成する。その後、メモリセルの活性領域上に残るようにポリシリコン膜108をエッチング除去した後図示せず、ポリシリコン膜108に酸化処理を施すことにより、ポリシリコン膜108の表面にシリコン酸化膜を形成する。そして、シリコン酸化膜上にシリコン窒化膜を介在させてシリコン酸化膜を形成することにより、ONO膜109が形成される。続いて、図23に示すように、メモリセル領域におけるONO膜109上にフォトレジストパターン104cを形成する。そしてフォトレジストパターン104cをマスクとして、ONO膜109およびポリシリコン膜108に異方性エッチングを施す。これにより、メモリセル領域にのみONO膜109およびポリシリコン膜108が形成される。さらに、露出したシリコン酸化膜102を除去する。これにより、周辺回路領域においてシリコン基板101の表面が露出され、メモリセル領域にのみゲート絶縁膜102が形成される。その後、フォトレジストパターン104cは除去される。続いて、図24に示すように、シリコン基板101の表面に酸化処理を施すことにより、周辺回路領域におけるシリコン基板101の表面にシリコン酸化膜110を形成する。次に、メモリセル領域および周辺回路領域を跨ぐように、ONO膜109およびシリコン酸化膜110上にたとえばCVD法を用いてポリシリコン膜111を形成する。そして、ポリシリコン膜111上にタングステンシリサイド膜112を形成し、タングステンシリサイド膜112上にシリコン酸化膜113を形成する。続いて、図25に示すように、シリコン酸化膜113上にフォトレジストパターン図示せずを形成し、このフォトレジストパターンをマスクとしてシリコン酸化膜113に異方性エッチングを施すことにより、シリコン酸化膜113がパターニングされる。その後、このフォトレジストパターンが除去される。次に、パターニングされたシリコン酸化膜113をマスクとして、タングステンシリサイド膜112およびポリシリコン膜111に異方性エッチングを施す。この異方性エッチングにより、メモリセル領域におけるONO膜109上にポリシリコン膜111およびタングステンシリサイド膜112よりなるコントロールゲート電極が形成される。また、周辺回路領域におけるシリコン酸化膜110上にポリシリコン膜111およびタングステンシリサイド膜112よりなるゲート電極が形成される。さらに、メモリセル領域と周辺回路領域との境界にダミーゲート構造131を構成するポリシリコン膜111およびタングステンシリサイド膜112が形成される。その後、所定のイオン注入処理を施すことにより、周辺領域において低濃度のN型のソースドレイン領域116図26参照を形成する。次に、図26に示すように、フォトレジストパターン104dを形成する。そのフォトレジストパターン104dおよびパターニングされたシリコン酸化膜113をマスクとして、ONO膜109およびポリシリコン膜108に異方性エッチングを施す。この異方性エッチングにより、メモリセル領域におけるシリコン酸化膜102上にポリシリコン膜108よりなるフローティングゲート電極が形成される。また、周辺回路領域との境界付近のメモリセル領域にダミーゲート構造131を構成するONO膜109およびポリシリコン膜108が形成される。その後、所定のイオン注入処理を施すことにより、メモリセル領域内の素子形成領域にドレイン領域として低濃度不純物領域114aを形成する。その後、フォトレジストパターン104dは除去される。続いて、図27に示すように、フォトレジストパターン104eを形成する。そしてフォトレジストパターン104eをマスクとして、露出したシリコン基板101にエッチングを施す。次に、シリコン基板101の表面に所定のイオン注入処理を施すことにより、メモリセル領域においてソース領域115が形成される。その後、フォトレジストパターン104eは除去される。これにより、メモリセル領域では、メモリセルトランジスタのゲート構造132、133が形成され、周辺回路領域では、周辺回路用のトランジスタのゲート構造134、135が形成される。また、メモリセル領域と周辺回路領域とを跨ぐように、素子分離105の上にはダミーゲート構造131が形成される。続いて、図28に示すように、メモリセルトランジスタのゲート構造132、133、トランジスタのゲート構造134、135、およびダミーゲート構造131の各々を覆うように、TEOS膜図示せずが形成される。そのTEOS膜にドライエッチング処理を施すことにより、サイドウォール酸化膜118の各々が形成される。次に、フォトレジストパターン104fを形成する。そしてフォトレジストパターン104fおよびサイドウォール酸化膜118をマスクとして、シリコン基板101の表面に所定のイオン注入処理を施す。これにより、周辺回路領域において高濃度のN型のソースドレイン領域117が形成される。その後、フォトレジストパターン104fは除去される。さらに、サイドウォール酸化膜118をマスクとして、メモリセル領域においてシリコン基板101の表面に所定のイオン注入処理を施す。これにより、メモリセル領域において高濃度不純物領域114bが形成される図17。続いて、図17を参照して、メモリセルトランジスタのゲート構造132、133、トランジスタのゲート構造134、135、およびダミーゲート構造131の各々を覆うように、TEOS膜およびBPTEOSBoroPhosphoTetraEthylOrthoSilicateglass膜を含む層間絶縁膜119が形成される。その後、メモリセル領域の低濃度不純物領域114aおよび高濃度不純物領域114bに接続するコンタクト150および周辺回路領域のソースドレイン領域116、117に接続するコンタクト151を形成し、図17に示す半導体装置が完成する。本実施の形態の半導体装置およびその製造方法によれば、実施の形態1および2において述べられた効果に加えて、以下の効果を得ることができる。すなわち、図25に示すように、メモリセル領域と周辺回路領域との境界上にダミーゲート構造131が設けられており、ダミーゲート構造131のメモリセル領域側はフローティングゲート電極を構成するポリシリコン膜108と、コントロールゲート電極を構成するポリシリコン膜111およびタングステンシリサイド膜112との積層構造になっている。ポリシリコン膜108の端部を覆うようにポリシリコン膜111およびタングステンシリサイド膜112が形成されている。このような構成にすることにより、フローティングゲート電極ポリシリコン膜108の端部を覆うように形成されているコントロールゲート電極部分をエッチングする必要がなくなる。すなわち、図25のa3に示すような厚い膜厚の部分をエッチングする必要がなくなる。よって、メモリセル領域のコントロールゲート電極および周辺回路領域のゲート電極となるポリシリコン膜111およびタングステンシリサイド膜112をエッチングする際に、ポリシリコン膜111およびタングステンシリサイド膜112がフローティングゲート電極の端部で残渣となるのを防ぐことができる。また、図26に示すように周辺回路領域のみをフォトレジストパターン104dで覆う場合にも、メモリセル領域と周辺回路領域との境界をダミーゲート構造131上に配置することで、シリコン基板101や素子分離105が不要なオーバーエッチングによって形状異常となることなどを防ぐことができる。さらに、素子分離105aの浅い溝と素子分離105bの深い溝との境界は、溝の底の段差に起因する結晶欠陥によって電流のリークなどの素子不良を引き起こすおそれがあるため、素子の形成に適さない。このため、浅い溝と深い溝との境界をダミーゲート構造131に重なるように配置することで、素子の形成に適さない領域を重ねることになり、素子を微細化することができる。また、実施の形態1のようにダミーの活性領域図1においてトランジスタ9a~9gの形成されていない活性領域上にメモリセル領域と周辺回路領域と境界を配置することも可能であるが、本実施の形態では素子分離105上にメモリセル領域と周辺回路領域と境界を配置することにより、図23に示すようにフローティングゲート電極ポリシリコン膜108の端部を素子分離105上に位置させている。これにより、フローティングゲートのエッチングの際にオーバーエッチングによるシリコン基板101のえぐれを防ぐことができる。すなわち、境界をダミーの活性領域と重ねる場合には、シリコン基板101のえぐれを防ぐため、境界とフローティングゲート電極の端部とを離して配置する必要があるため、素子面積が拡大する。よって素子の微細化のためには素子分離上に境界を配置することが好ましい。また、メモリセルトランジスタのゲート構造133、132はゲート絶縁膜102を介してシリコン基板101と対向している。そのため、ゲート電極の有する応力がメモリセル領域などに加わり易くなり、メモリセル領域などに結晶欠陥が発生しやすくなる。そこで本実施の形態では、ダミーゲート構造131のメモリセル領域側の端部は素子分離105aの対応する端部よりもメモリセル領域の側メモリセル領域内の素子形成領域上に位置し、周辺回路領域側の端部は素子分離105aの対応する端部よりもメモリセル領域の側素子分離105上に位置している。特に、ダミーゲート構造131を上記のように形成することによって、素子分離105の近傍に位置するシリコン基板101の部分において発生する結晶欠陥を、従来の半導体装置に比べて大幅に低減することができる。なお、本実施の形態では、ダミーゲート構造131の端部はどちらもメモリセル側にずれているが、周辺回路領域側にずれていてもよく、ダミーゲート構造の端部と素子分離領域の端部がどちらかにずれていれば同様の効果が得られる。また、本実施の形態では、メモリセル領域の素子分離深さを周辺回路領域の深さより浅くしたため、素子分離の埋め込み不良が起こりにくいことに加え、図20に示すように、素子分離を除去して形成するソース領域115を浅く形成することができるため、イオン注入時のシャドーイングの影響により所望の注入を行なえないという不具合を避けることができ、ソース領域115の抵抗を下げることができる。ここで、実施の形態1と同様に、シリコン窒化膜上にシリコン酸化膜を形成しない従来の場合に生じる問題について、図29~図32を用いて詳細に説明する。図29および図30は、従来の半導体装置の断面図および斜視図である。図29は本実施の形態の図18に対応している。従来の方法では、メモリセル領域の素子分離の高さと周辺回路領域の素子分離の高さとが大きく異なる。そこで、周辺回路領域の素子分離の高さをシリコン基板より低くならないように設定すると、図29および図30に示すように、メモリセル領域の素子分離305aの高さが非常に高くなる。素子分離305aの高さが非常に高いと、サイドウォール酸化膜118を形成する際に、シリコン基板101より突出した素子分離305aの側面にもサイドウォール酸化膜301が形成されてしまう。その結果、サイドウォール酸化膜301の存在によってコンタクト150がシリコン基板101と接触する面積が小さくなり、コンタクト150とシリコン基板101との接触抵抗が高くなるという問題が起こる。本実施の形態の半導体装置では、メモリセル領域の素子分離の高さと周辺回路領域の素子分離の高さとがほぼ同一であるので、上記のような問題は起こらない。ゆえに、半導体装置の信頼性および性能を向上することができる。また、周辺回路領域に高速のロジック回路などを形成する場合には、基板面をシリサイド化して低抵抗化する場合がある。この場合には、図31に示すように、サイドウォール酸化膜301をマスクとして、低濃度不純物領域114a内に高濃度不純物領域114bを形成した後、洗浄処理などでわずかにサイドウォール酸化膜301が後退した領域のシリコン基板面をシリサイド化し、シリサイド層30を形成する。このとき、シリサイド層30と低濃度不純物領域114aが接触することによってリークが発生するという問題が起こる。本実施の形態では、図32に示すように素子分離105の側面にサイドウォール酸化膜が形成されないため、シリサイド層30を形成しても上記のような問題は起こらない。以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。"