"外部電源の供給が行われる外部電源ラインと、電源供給の遮断が行われない第1電源ラインと、個々に電源供給の遮断および復帰が選択可能な複数の第2電源ラインと、前記第1電源ラインと前記複数の第2電源ラインを互いに接続する複数の電源スイッチと、前記複数の第2電源ラインのそれぞれの電圧レベルを判定する電圧判定回路とを含む半導体装置であって、前記第1電源ラインは、前記外部電源ラインによって駆動される第1レギュレータ回路によって電源が供給され、前記複数の第2電源ラインのそれぞれは、前記複数の第2電源ラインに対応して個々に設けられ、前記外部電源ラインによって駆動される第2レギュレータ回路によって電源が供給され、前記第2レギュレータ回路の個々の出力の状態を設定し、なおかつ前記複数の電源スイッチ内の所望の電源スイッチをオフにすることで、前記複数の第2電源ラインの中から電源供給の遮断を行う電源ラインが選択され、前記電源供給の遮断が行われた電源ラインを復帰する際は、前記電圧判定回路の判定結果をトリガとして、前記所望の電源スイッチをオンに設定することを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数の第2電源ラインの一つには、不揮発性メモリが接続されていることを特徴とする半導体装置。外部電源の供給が行われる外部電源供給ラインと、前記外部電源供給ラインに接続され、内部電源を生成可能な第1及び第2レギュレータ回路と、前記第1レギュレータ回路の出力が接続される第1内部電源供給ラインと、前記第2レギュレータ回路の出力が接続される第2内部電源供給ラインと、前記第1及び第2内部電源供給ラインとを接続する電源スイッチとを有し、前記電源スイッチがオフ状態にされ、前記第1及び第2内部電源供給ラインとが非接続状態に制御されているとき、前記第2内部電源供給ラインに供給される電圧レベルを検出可能な電圧検出回路を更に有することを特徴とする半導体装置。請求項3記載の半導体装置において、前記半導体装置は、第1動作モードと、第2動作モードとを有し、前記第1動作モードの時、前記電源スイッチはオン状態にされ、前記第1及び第2内部電源供給ラインが接続状態とされ、前記第1レギュレータ回路は動作状態とされ、前記第2動作モードの時、前記第2レギュレータ回路は非動作状態とされ、前記第2動作モードから前記第1動作モードへ遷移するとき、前記第2レギュレータ回路は動作を開始し、前記電圧検出回路は前記電圧レベルを検出することを特徴とする半導体装置。ところで、前記のような半導体装置の低消費電力技術について、本発明者が検討した結果、以下のようなことが明らかとなった。近年の微細化に伴い半導体装置の低電圧化が進んでいる。このような低電圧動作の半導体装置では、高速動作を実現するために、トランジスタのしきい値電圧を下げる必要がある。しかしながら、しきい値電圧の低下に伴い、トランジスタがオフ状態でのリーク電流サブスレッショルド電流が増加するため、スタンバイ時における消費電力の増大が問題となってきている。そこで、例えば、RAMブロックやCPUブロック等を含むシステムLSIなどの半導体装置においては、省電力モードを備え、このモードの間は各ブロック単位で電源供給を停止するような機能が必要となる。このような機能は、例えば、図35に示すような構成によって実現される。図35は、本発明の前提として検討した半導体装置において、その構成概略の一例を示すブロック図である。図35に示す半導体装置は、例えば、外部電源Vextから内部電源Vintを生成するレギュレータ回路VREGおよびスタンバイレギュレータ回路STBY_VREGと、内部電源Vintが供給される2つの回路ブロックBLK0,BLK1から構成される。回路ブロックBLK0は、例えば常にデータ保持が必要なRAMブロック等に該当し、省電力モード時においても常に内部電源Vintが供給される構成となっている。一方、回路ブロックBLK1は、例えば、CPUブロック等に該当する。省電力モード時において、このBLK1は、内部電源Vint側と接地電位接地電源、基準電源GND側に設けられたスイッチSW1,SW2のオフによって電源遮断が行われる。また、このスイッチSW1,SW2は、省電力モードから通常動作モードに復帰する際にオンとなる。なお、省電力モード時には、例えばVREGは停止され、STBY_VREGのみによって内部電源Vintが生成される。また、省電力モード時に、内部電源Vintに供給する電源を、特許文献1に示したような方法で切り替えることも可能である。しかしながら、このような半導体装置では、例えば次のような問題が考えられる。まず、電源が遮断される回路ブロックBLK1において、電源遮断後の通常動作モードへの復帰時に、電源の不安定によって誤動作が発生する恐れがある。すなわち、復帰命令に応じて回路ブロックBLK1が実際に動作を開始する際のタイミングは、一般的に、通常動作モードへのモード切り替え信号を基に、簡単なアナログまたはディジタルの遅延を持たせることで規定される。この遅延時間は、復帰を迅速化するためなるべく短く設定されるが、使用環境等に起因するばらつきによって、必ずしもBLK1への供給電源が安定レベルに達する時間と一致する訳ではない。つぎに、電源が遮断されない回路ブロックBLK0においても、電源遮断が行われた回路ブロックBLK1が復帰する際に、電源の不安定によって誤動作が発生する恐れがある。すなわち、半導体装置の微細化および低電圧化などにより、そのノイズマージンが益々低下してきている。こうした中、復帰時にSW1,SW2がオンすることによって、内部電源Vintの電圧変動が発生するため、回路ブロックBLK0内の例えばRAMブロックの記憶データなどが破壊される可能性がある。更に、スイッチSW1,SW2の挿入による回路面積の増大なども懸念される。なお、スイッチSW1,SW2のいずれか一方のみを用いて電源遮断を行う方法も考えられる。但し、この内のスイッチSW2側のみで電源遮断を行う場合は、遮断される回路内のとりわけラッチ系の回路における誤動作検証や誤動作を防止するための新規回路の設計、既存回路の設計変更等が必要となる場合がある。そこで、本発明の目的は、半導体装置の省電力化および信頼性の向上を実現することにある。また、本発明の他の目的は、半導体装置の小面積化を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の半導体装置は、遮断される電源ライン第2電源ラインと遮断されない電源ライン第1電源ラインと、遮断される電源ラインの電圧レベルを判定するための電圧判定回路を有するものとなっている。これによって、遮断された電源ラインが復帰する際に、当該電源ラインの電圧レベルを判定した上で、当該電源ラインに接続された回路ブロックの動作を再開させることが可能になるため、誤動作の恐れがなく、信頼性が向上する。また、本発明の半導体装置は、複数の電源ラインがあり、その内の少なくとも1つの電源ラインが電源遮断可能な構成において、この電源遮断可能な電源ラインが、レギュレータ回路によって駆動されるものとなっている。このような構成において、電源遮断を行う際には、レギュレータ回路の停止出力がオープンまたは出力を接地電位接地電源、基準電源電圧に固定することによって行う。これによって、従来技術で用いられていた電源電圧側のスイッチおよび接地電位側のスイッチが不要となるため小面積化が可能となる。また、この場合、更に、電源遮断が行われる電源ラインの電圧レベルを判定するための電圧判定回路を設け、この判定結果に基づいて、この電源ラインに接続される回路ブロックをイネーブルにする。これによって、前述したように当該回路ブロックの誤動作を防止でき、信頼性が向上する。また、このような構成に対して、更に複数の電源ライン間を接続する電源スイッチを設けることで、レギュレータ回路の数を効率化したり回路動作の信頼性を向上させることなどが可能となる。すなわち、例えば、省電力の電源供給を行うスタンバイレギュレータ回路を設けた場合などで、電源スイッチをオンにすることで、このスタンバイレギュレータ回路を複数の電源ラインで共通化することが可能となる。また、場合によっては、電圧判定回路も共通化することが可能となる。また、通常動作モードにおいても、電源スイッチを設けることで各電源ラインが精度よく同電位となるため、各回路における動作の信頼性が向上する。また、このような構成の場合、ある電源ラインを電源遮断する際は、その電源ラインに関連する所望の電源スイッチをオフにする必要がある。この際に、まず、電源スイッチをオフにした後で、電源遮断を行うレギュレータ回路をオフにし、その出力を接地すると、電源スイッチで互いに接続された電源ラインの電圧変動を防止でき、信頼性が向上する。一方、遮断された電源ラインを復帰する際には、まずレギュレータ回路を起動し、電圧判定回路によってレギュレータ回路の電圧が立ち上がったことを確認した上で電源スイッチをオンにする。また、これと共に、遮断された電源ラインに接続された回路ブロックをイネーブルにする。このようなシーケンスによって、電源遮断が行われた電源ラインおよびそれに電源スイッチで接続された電源ラインにおける電圧変動を防止できる。また、遮断された電源ラインに接続された回路ブロックを誤動作なく動作させることができる。したがって、信頼性を向上させることが可能となる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体装置の省電力化および信頼性の向上が実現可能となる。また、半導体装置の小面積化が実現できる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、図面において、PMOSトランジスタにはゲートに丸印の記号を付すことで、NMOSトランジスタと区別することとする。また、図面において、MOSトランジスタの基板電位の接続を明記していない箇所は、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。まず、本発明による半導体装置の主要な特徴の概要を、図1~図3を用いて説明する。図1は、本発明の一実施の形態による半導体装置において、その構成概要の一例を示すブロック図である。図2は、図1の半導体装置において、電源遮断時および復帰時のシーケンスの一例を示す説明図である。図3aおよび図3bは、図1の半導体装置において、図2とは異なるシーケンスの一例を示す説明図であり、a、bには、それぞれ異なるシーケンスの一例が示される。図1に示す半導体装置は、例えば、2つの回路ブロックBLK0,BLK1と、2つのレギュレータ回路第1レギュレータ回路STBY_VREG,第2レギュレータ回路VREGと、電源スイッチSWと、内部電圧判定回路VINTDETなどによって構成される。回路ブロックBLK0は、省電力モード時においても電源供給が必要な例えばRAMブロック等であり、内部電源内部電源ラインまたは内部電源電圧Vint0と接地電位接地電源、基準電源、基準電源ラインまたは基準電源電圧GNDの間に設けられる。回路ブロックBLK1は、省電力モード時に電源遮断が行われる例えばCPUブロック等であり、内部電源Vint1と接地電源GNDの間に設けられる。電源スイッチSWは、そのオン/オフによってVint0とVint1の接続または非接続を選択する。VREGで生成される内部電源Vint1及び、STBY_VREGで生成される内部電源Vint0は、電源スイッチSWが接続される時には同電位とされる。電源スイッチSWが非接続とされる場合には同電位であっても異電位であってもよく、個別に制御される構成であってよい。レギュレータ回路STBY_VREGは、外部電源外部電源ラインまたは外部電源電圧Vextと内部電源Vint0に接続され、Vextをもとに内部電源Vintの生成を行う。なお、STBY_VREGは、レギュレータ回路VREGに比べて電流供給能力を小さくすることで省電力に設計されている。レギュレータ回路VREGは、外部電源Vextと内部電源Vint1に接続され、Vextをもとに内部電源の生成を行う。また、VREGは、その出力電圧をオープン高インピーダンスにする機能やGNDにする機能を備えている。内部電圧判定回路VINTDETは、Vextによって動作し、電源遮断が行われる側であるVint1の電圧を検出することで、電源遮断後の復帰時に回路ブロックBLK1をイネーブルにするための制御信号ENを出力する機能を備えている。半導体装置は、通常動作モードアクティブモードと省電力モードパワーダウンモードとを有する。例えば通常動作モードとは、CPUブロックがプログラムを実行可能な状態である。省電力モードとは、回路ブロックBLK0,BLK1に含まれる一部若しくは全ての回路が一時停止状態になるモードや、通常動作モードで供給される動作クロック周波数よりも低いクロック周波数を供給されるモードが含まれる。このような構成において、電源遮断および復帰は、例えば図2に示すようなシーケンスによって行われる。まず、電源遮断時のシーケンスを説明する。通常動作モードから省電力モードに遷移するモード切り替え信号などに基づいて、図2に示すように、電源スイッチSWをオフにする。また、CPU等を含む回路ブロックBLK1に対して停止信号を出力し、回路ブロックBLK1を停止状態Disableにする。その後、レギュレータ回路VREGを停止オフする。VREGが停止すると、VREGの出力は例えばオープンとなり、内部電源Vint1の電圧が下がり始める。そして、この下がりだした電圧の所定電位を検出して、内部電圧判定回路VINTDETの出力信号ENが、例えば‘H’レベルから‘L’レベルへ遷移する。なお、内部電源Vint0は、電源スイッチSWによって分離されているため、電位を保持したままである。その後、VREGの出力ショート機能をオンにすると、VREGの出力と接地電源GNDとがショートされる。これによって、Vint1の電圧は、GNDの電圧に向けて急速に変化する。このような動作により、半導体装置が完全に省電力モードとなる。すなわち、回路ブロックBLK1では、電源遮断が行われ、Vint1がGNDの電圧になると、全くリーク電流が発生しない状態となる。一方、回路ブロックBLK0は、電力消費が小さいSTBY_VREGによって駆動され、例えばRAMの記憶データの保持などを行う。つぎに、復帰時のシーケンスを説明する。省電力モードから通常動作モードに遷移するモード切り替え信号などに基づいて、図2に示すように、レギュレータ回路VREGのショート機能をオフにする。すなわち、VREGの出力とGNDがショートされた状態が解除される。その後、VREGを起動すると、内部電源Vint1の電圧が上昇する。そして、Vint1の電圧が所望のレベルに達し、安定したレベルになるつまり、内部回路ブロックがその電位を受けて正常動作可能な内部電位に達すると、このレベルを検出して、VINTDETの出力信号ENが、‘L’レベルから‘H’レベルへ遷移する。回路ブロックBLK1は、このENの‘H’レベルへの遷移を受けてイネーブルとなり、再び動作を開始する。また、電源スイッチSWも、このENの‘H’レベルへの遷移を受けてオンとなり、Vint0とVint1がショートされる。このような動作により、半導体装置が完全に通常動作モードへと復帰する。すなわち、回路ブロックBLK1および回路ブロックBLK0は、双方共にレギュレータ回路VREG,STBY_VREGによって駆動された状態となる。レギュレータ回路VREG,STBY_VREGの出力が接続され、スイッチSWによって共通に接続された内部電源ラインVint0,Vint1から動作電圧を供給される状態となる。また、図2のシーケンスは、例えば図3a,図3bのようにすることも可能である。図3aのシーケンスは、図2と異なり、電源遮断時における電源スイッチSWをオフにするタイミングおよび回路ブロックBLK1をディスエーブルにするタイミングと、レギュレータ回路VREGをオフにするタイミングとが同時となっている。このシーケンスを用いると、図2と比べてタイミングの数が減るため、その制御が容易となる。なお、SWをオフにするタイミングよりもVREGをオフにするタイミングを早めた場合は、SWをオフにするまでの間STBY_VREGに過度の負担が生じるため、誤動作の発生が懸念される。図3bのシーケンスは、図2と異なり、電源遮断時にレギュレータ回路VREGの出力を接地電源GNDへ接続しないものとなっている。すなわち、VREGのオフによって、その出力をオープンにすることのみで電源遮断を行う。したがって、遮断された側の内部電源Vint1は徐々に低下していくため、リーク電流が全く発生しない完全な電源遮断状態になるのに若干時間を要するが、VREGの回路面積の低減などが可能となる。以上で述べたような構成および動作を用いると、例えば、次のような効果が得られる。1電源が遮断される、つまり電源供給が一時的に停止される内部電源ラインに内部電圧判定回路を設けることで、電源が遮断される回路ブロックの復帰時に、当該回路ブロックは、その供給電源の電圧レベルが実際に判定された上でイネーブルとなるため、誤動作が生じない。これによって、半導体装置の信頼性が向上する。2電源が遮断される内部電源ラインをレギュレータ回路によって駆動し、このレギュレータ回路の出力のオープンまたはGND接続によって電源遮断を行うことで、従来技術で述べたような電源側およびGND側のスイッチが不要となる。これによって、小面積化が可能となる。3前記2のようにレギュレータ回路によって所定電位レベルの内部電源の供給の停止電源供給の遮断を行うような構成の場合、各内部電源ライン間に電源スイッチを設けることで、小面積化および信頼性の向上が可能となる。すなわち、例えば、図1において電源スイッチSWがなく、Vint0とVint1を完全に分離した構成とすることも可能である。しかし、この場合、各内部電源Vint0,Vint1のそれぞれに、レギュレータ回路とスタンバイレギュレータ回路を設ける必要がある。さらに、この場合、Vint0とVint1が精度よく同電位になるとは限らない。そこで、電源スイッチSWを設けると、レギュレータ回路VREGや特にスタンバイレギュレータ回路STBY_VREGなどを各内部電源ライン間で共通して使用することが可能となる。これによって、小面積化が可能となる。さらに、Vint0とVint1を精度よく同電位にできるため、回路動作の信頼性が向上する。つまり、仮にVint0とVint1に誤差がある場合、例えばある一つの回路に対して、ある電圧レベルの信号が入力される場合と、その電圧レベルより若干ずれた電圧レベルの信号が入力される場合とがある。そうすると、例えばその回路の出力タイミングなどが異なってしまい誤動作に繋がる恐れがある。電源スイッチSWを設けることで、このようなことを防止できる。4前記3のようにレギュレータ回路によって内部電源の遮断を行い、なおかつ各内部電源が電源スイッチによって接続されているような構成の場合、遮断される内部電源ラインに接続される内部電圧判定回路を備えるとよい。これによって、復帰時に、前述したような遮断される回路ブロックの誤動作防止に加えてそれ以外の回路ブロックに対しても誤動作を防止することが可能となる。すなわち、復帰時に、その復帰した内部電源の電圧レベルを内部電圧判定回路によって実際に判定した上で、電源スイッチをオンにする。そうすると、復帰した内部電源や電源スイッチによる接続対象の内部電源における電圧変動が防止できる。これによって、半導体装置の信頼性が向上する。なお、単数の遮断されない内部電源と、複数の遮断される内部電源が存在する場合は、このような構成を応用した構成にするとよい。その一例としては、例えば、各内部電源を電源スイッチで接続し、遮断されない内部電源ラインにスタンバイレギュレータ回路を接続し、複数の遮断される内部電源ラインのそれぞれにレギュレータ回路および内部電圧判定回路を接続した構成などが挙げられる。つぎに、これまでに述べたような特徴を含めた、例えばシステムLSIやマイクロコンピュータといった半導体装置のより詳細な構成例について以下に説明する。図4は、本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。この半導体装置は、例えば、内部電源Vintを2系統の内部電源Vint0,Vint1に分けて、Vint1側を電源遮断する場合の構成例となっている。その構成は、基本的な回路ブロックとして、例えば、Vint1に接続された中央演算処理装置CPUと、Vint0に接続された揮発性メモリRAMと、Vint1および外部電源Vextに接続された入出力インタフェース回路I/Oなどを含んでいる。内蔵される回路ブロックは上記に限られることはなく、図示はしないが例えば、内部電源Vint1に接続されるタイマユニット、外部通信インタフェース回路、データ転送制御回路が含まれていても良い。また、それ以外の周辺回路ブロックとして、基準電圧発生回路BGRと、内部電源電圧設定回路VREFBUFと、レギュレータ回路VREG及びスタンバイレギュレータ回路STBY_VREGと、アップシフタレベルシフト回路LUなどを有している。更に、特徴的な回路ブロックとして、Vint0とVint1の間に設けられた電源スイッチSW0と、Vint1側に設けられた内部電圧判定回路VINTDETと、Vint0側に設けられたパワーオンリセット回路PONRSTと、電源制御回路PWR_CTLとを含んでいる。入出力インタフェース回路I/Oは、チップ外部の信号と内部信号の間の信号送受信を行う。I/Oは、例えば、CPUとの間をkビットの内部信号線内部バスで接続され、その内部には、信号電圧を変換するレベルシフト機能や、入出力信号のラッチ機能などを備えている。これによって、CPUとの間ではVint1の電圧で信号送受信を行い、チップ外部との間ではVextの電圧で信号送受信を行う。VREGおよびSTBY_VREGは、BGRからVREFBUFを介して入力された設定電圧に基づいて、外部電源電圧Vextから内部電源電圧Vintを生成する。なお、STBY_VREGは、VREGに比べて省電力に設計されている。LUは、Vint0とVextから電源が供給され、例えばCPUから内部電源電圧Vintで入力された電源制御信号pwctrliを、Vextの電源制御信号pwctrleに変換して電源制御回路PWR_CTLに出力する。また、このLUは、入出力信号のラッチ機能などを備えている。内部電圧判定回路VINTDETは、図1で述べたような機能を備えている。すなわち、例えば、Vint1の電圧の変動を検出し、その検出信号Vintdoを電源制御回路PWR_CTLに出力する。そして、PWR_CTLは、このVintdoに基づいて、例えばCPUのイネーブル信号encpuや、電源スイッチSW0のイネーブル信号enswなどを出力する。また、PWR_CTLは、その他にもI/Oの制御信号ioctrlや、RAMのイネーブル信号enramや、VREGおよびSTBY_VREGのイネーブル信号enreg,ensregや、VREGに対する出力ショート信号Short等を発生する。制御信号ioctrlは、例えば、I/Oへの入出力信号をラッチする際などで使用される。パワーオンリセット回路PONRSTは、例えば外部電源投入後のVextとVint0の供給状態などを監視し、それに応じて外部電源のパワーオンリセット信号vextrstや内部電源のパワーオンリセット信号vintrstをPWR_CTLに出力する。図5は、図4の半導体装置において、それが備える内部モードの一例を示すモード遷移図である。図6は、図4の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。この図に示すように、図4の半導体装置は、例えば、OFFモードOFFと、リセットモードRESETと、通常動作モードNORMALと、スタンバイモードSTANDBYと、RAM保持モードRAM_HOLDからなる5つの内部モードを備えている。OFFモードは、外部電源Vextを供給しないモードである。したがって、図6に示すように、外部電源ラインVextはGNDの状態、内部電源ラインVint0,Vint1および電源スイッチSW0は不定状態となる。また、レギュレータ回路VREG,STBY_VREGはオフ状態、Vint1のショートShort機能前述したようにVREGによってVint1をGNDにする機能はオフ状態、CPUおよびRAMは動作停止状態Stopとなる。リセットモードは、外部電源Vextの投入時に、CPU等が誤動作しないように一定期間動作開始を遅らせるためのモードである。したがって、図6に示すように、外部電源ラインVextは電圧Vextが供給された状態、内部電源ラインVint0,Vint1は内部電源電圧Vintが供給された状態または電圧Vintに向けて立ち上がっている状態となる。また、SW0、VREGおよびSTBY_VREGはオン状態、Vint1のショート機能はオフ状態、CPUおよびRAMはリセット入力状態RSTとなる。なお、クロック信号は停止状態となっている。通常動作モードは、電源およびクロック信号が供給され、半導体装置が通常の動作を行うモードである。したがって、図6に示すように、VextおよびVint0,1に電源が供給され、SW0、VREGおよびSTBY_VREGがオン状態、ショート機能がオフ状態であり、CPUおよびRAMが動作状態Activeとなる。スタンバイモードは、クロック供給を停止し、電源スイッチSW0がオンのままでSTBY_VREGによってCPUとRAMに給電を行うモードである。したがって、図6に示すように、VextおよびVint0,1に電源が供給され、SW0およびSTBY_VREGがオン状態、VREGおよびショート機能がオフ状態となる。そして、CPUおよびRAMは、スタンバイ動作状態STBYとなる。RAM保持モードは、クロック供給を停止し、かつCPU等の内部電源Vint1を接地電源GNDとショートするとともに、STBY_VREGの給電によって、RAMのデータ保持のみを行うモードである。したがって、図6に示すように、VextおよびVint0には電源が供給されるものの、Vint1はGNDの状態、SW0はオフ状態となる。また、VREGはオフ状態、STBY_VREGはオン状態であり、Vint1の出力ショート機能がオン状態となる。そして、CPUは、電源が遮断された動作停止状態であり、RAMは、電源が供給されデータ保持を行うスタンバイ動作状態となる。なお、このような内部モードを備えた半導体装置の自己消費電流は、外部電源Vextが供給されている限り、リセットモード及び通常動作モード>スタンバイモード>RAM保持モードとなる。一例として、通常動作モードでは、10mA~100mA、スタンバイモードでは、10μA~1mA、RAM保持モードでは、1μA~10μAの消費電流となる。さらに、図示はしないが、レギュレータ回路VREG,STBY_VREGが動作停止状態出力不定状態であって、外部電源Vextで動作される内部回路ブロックのみが動作可能な外部電圧動作モードが含まれていてもよい。図7は、図4の半導体装置において、その動作の一例を示す波形図である。図8は、図7の動作の中から、電源遮断時および復帰時の動作の一例のみを抽出した波形図である。図7に示すように、外部電源Vextの投入後、パワーオンリセット回路PONRSTは、Vextの電圧レベルを検知し、Vextで動作する回路が誤動作なく動作可能な電圧レベルに到達した時点で、外部電源のパワーオンリセット信号vextrstの極性を‘L’レベルGNDから‘H’レベルVextに反転させる。また、パワーオンリセット回路PONRSTは、Vextの投入時に、各回路をリセット動作状態にするため、内部電源のパワーオンリセット信号vintrstを‘H’レベルVextにする。その後、PONRSTは、Vintで動作する回路が誤動作なく動作可能な電圧レベルに到達し、かつVextで動作する回路とVintで動作する回路間の信号のやり取りに問題がない電圧レベルに到達した時点でvintrstを‘L’レベルGNDとし、リセットを解除する。これによって、例えばCPU等は動作状態Activeとなり、半導体装置は通常動作モードとなる。そして、通常動作モード時に、RAM保持モードへのモード切り替え信号が入力されると、例えば図8のように動作する。まず、電源制御回路PWR_CTLが、イネーブル信号enswを駆動して電源スイッチSW0をオフにする。また、同時に、イネーブル信号encpuを駆動してCPUの動作を停止する。なお、この際に、例えばCPU内のレジスタ値の待避なども行われる。次いで、PWR_CTLは、イネーブル信号enregを駆動し、レギュレータ回路VREGをオフにする。これによって、VREGの出力がオープンとなり、内部電源Vint1の電圧が低下する。一方、内部電源Vint0の電圧は保持される。なお、内部電圧判定回路VINTDETは、Vint1の電圧低下を検出し、その検出信号vintdoを‘L’レベルへと遷移させる。続いて、PWR_CTLが、出力ショート信号Shortをオンにすると、VREGの出力内部電源Vint1が接地電源GNDとショートされ、Vint1の電圧が急速に低下する。これによって、Vint1は、完全に電源遮断状態となる。一方、Vint0は、スタンバイレギュレータ回路STBY_VREGによって電源が供給されているため、RAMの記憶データは保持される。また、RAM保持モード時に、通常動作モードへのモード切り替え信号が入力されると、前述した電源遮断とは逆の手順で各種動作が行われる。すなわち、まず、出力ショート信号Shortをオフにし、次いでenregによってVREGをオンにする。これによって、Vint1の電圧が上昇する。VINTDETは、この電圧レベルを検出し、例えばVint1で動作する回路が誤動作なく動作可能な電圧レベルに到達し、かつVextで動作する回路とVint1で動作する回路間の信号のやり取りに問題がない電圧レベルに到達した時点で、検出信号vintdoを‘H’レベルへと遷移させる。この‘H’レベルへの遷移を受けて、PWR_CTLは、enswによってSW0をオンにし、encpuによってCPUを動作させる。なお、このvintdoの‘H’レベルへの遷移は、Vint1に接続される回路に対して、その動作開始の直接的または間接的なトリガとして機能する。すなわち、必ずしも‘H’レベルへの遷移から直接的にencpuが発生する訳ではなく、例えば、‘H’レベルへの遷移をCPU起動のための間接的なトリガとしてPLL回路を起動し、このPLL回路が発生するクロック信号の安定を待ってからencpuを発生する場合などもある。なお、図8で述べた動作は、前述した図2の動作と同様なものとなっているが、図3のような動作にすることも可能である。また、図4の構成および図7,図8の動作から判るように、内部電源電圧の上昇及び低下を含む電圧レベル検出機能も兼ね備えたパワーオンリセット回路PONRSTを、Vint0側に接続することで、PONRSTの正常動作を保証することができる。すなわち、PONRSTは、使用目的からすると、Vext投入時のみで動作させるのが望ましい。したがって、PONRSTは、Vextが規定の電圧レベルに到達している限り遮断されることのない内部電源Vint0に接続する必要があり、そうでない場合には、PONRST自身が初期化されるか誤動作する可能性がある。また、Vint0にPONRSTを接続した場合で、例えば、前述したような電源遮断および復帰のシーケンスを用いない場合には、SW0のタイミングに伴うVint0の電圧変動によってPONRSTが誤動作することも懸念される。一方、VINTDETは、単数または複数の電源遮断されるそれぞれの内部電源電圧レベルを検知するために必要であり、そうでない場合は、システム全体としてどの内部電源電圧が遮断しているか又復帰したのかを正確に判定不可能である。したがって、PONRSTは、電源遮断されない少なくとも一つの内部電源に接続し、VINTDETは、電源遮断される内部電源にそれぞれ接続する構成にするとよい。なお、図4では、PONRSTとVINTDETを個別の回路としてそれぞれ分けて配置しているが、これらを一つの回路に統合して配置することも勿論可能である。図9は、図4の半導体装置において、そのパワーオンリセット回路の構成の一例を示す回路図である。図9のパワーオンリセット回路PONRSTは、図4の半導体装置において、外部電源Vextと遮断されない内部電源Vint0に接続して使用される。図9の構成を説明する前に、まず通常のパワーオンリセット回路について説明を行う。一般に外部電源投入時において、外部電源電圧Vextの立ち上がり時間は、チップ内外のインピーダンスの影響や使用する外部電源の電源立ち上がり特性の違いにより一定ではない。したがって、図4のような内部電源回路を搭載するチップの内部電源電圧Vintの立ち上がり時間も一定とならないため、電源投入時から一定期間、チップをリセット状態にし、Vext及びVintが安定するまでCPU等の動作を停止しておく必要がある。そこで、電源投入時にチップ外部より一定期間リセット信号をもらうか、チップ内にパワーオンリセット回路PONRSTを設け、パワーオンリセット信号を生成させる場合が多い。パワーオンリセット回路PONRSTを使用する場合、外部電源投入時において電圧レベル判定のための正確なレファレンス電圧をもらうことやコンパレータ等の判定回路を安定動作させることが難しい。このため、PMOSトランジスタとNMOSトランジスタのしきい値の違いを利用する方法や、電圧レベルと直接関係のない抵抗と容量によるアナログ的なディレイのみを用いる方法などが考えられる。アナログ的なディレイを用いる場合、例えば、図34に示すような回路となる。図34は、図4の半導体装置において、そのパワーオンリセット回路の他の構成の一例を示す回路図である。図34に示すパワーオンリセット回路PONRSTは、外部電源Vextから抵抗と容量により遅延を持たせ、容量に蓄積された電圧でインバータ回路inv50内のMOSトランジスタのゲートを駆動する簡易な方式となっている。しかしながら、このような方式は、判定精度が低いため、チップの誤動作を恐れてディレイ期間を取りすぎるとチップの起動に時間がかかりすぎるといった問題を起こす場合がある。また、ディレイ期間を短くすると、電圧レベル判定後に未だVextやVintで動作する回路が動作可能な電圧レベルに十分到達していない場合や、Vextで動作する回路とVintで動作する回路間の信号の伝達が十分でない状態でリセットが解除されてしまう場合がある。したがって、図34のようなPONRSTを図4の半導体装置に適用してもよいが、図9のようなPONRSTを適用した方がより望ましい。図9に示すパワーオンリセット回路PONRSTは、例えば、2つのリングオシレータROSC_Vext,ROSC_Vintと、2つのチャージポンプ回路CP_Vext,CP_Vintと、アップシフタLU_Rと、ロジック回路LOGIC_Vextなどで構成される。ROSC_Vextは、外部電源Vextで動作する回路を代表したレプリカ回路として機能し、ROSC_Vintは、内部電源Vintで動作する回路を代表したレプリカ回路として機能する。チャージポンプ回路CP_Vext,CP_Vintは、これらのレプリカ回路が安定動作するまで一定期間ディレイをもたせるためのものである。アップシフタLU_Rは、Vextで動作する回路とVintで動作する回路間の信号送受信を行う回路を代表したレプリカ回路として機能する。したがって、各レプリカ回路が問題なく動作できるようになれば、Vextの電圧レベルに問題がなく、かつVintの電圧レベルや、VextとVint間の信号送受信にも問題がないと言える。そして、各レプリカ回路の動作可否は、パワーオンリセット信号vextrst,vintrstとして出力される。図9では、ROSC_VextおよびCP_Vextが、Vext用のパワーオンリセット信号vextrstを生成している。一方、ROSC_VintおよびCP_Vintによって生成された信号はアップシフタLU_Rに入力される。アップシフタLU_Rは、このVintレベルの入力信号をVextレベルの信号に変換し、ロジック回路LOGIC_Vextに出力する。LOGIC_Vextでは、アップシフタLU_Rの出力とvextrstとのAND演算等が行われ、これによってVint用のパワーオンリセット信号vintrstが生成される。このようなパワーオンリセット回路を用いることで電源投入時に誤動作の起こる可能性を低減出来る。図10は、図4の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。図10に示す内部電圧判定回路VINTDETは、図9と同様にアップシフタLU_R2を含み、このLU_R2は、Vextで動作する回路とVintで動作する回路間の信号送受信回路を代表したレプリカ回路として機能する。このVINTDETは、内部電源Vint1に接続されたvintdiを入力信号とし、Vint1の電圧判定結果をVextレベルの検出信号vintdoに変換して出力する。図10において、vintdiを自己の入力信号および電源としている回路は、そのvintdiの電圧レベルを反映した出力をLU_R2に対して入力する。この電圧レベルが所望のレベルに達していれば、LU_R2を正常に動作させることができる。すなわち、vintdiの電圧レベルを判定し、Vintの電圧レベルで動作される信号とVextの電圧レベルで動作される信号間の信号送受信の可否を判定することになる。また、自己リセット信号reslvsが入力され、Vextによって動作する回路は、LU_R2のPMOSトランジスタpm770およびpm750のゲートノードを、予め相補の電圧レベルに自己リセットするためのものである。この自己リセットを予め行うことで、LU_R2を用いたvintdiの判定を誤動作なく行うことが可能になる。LU_R2は、reslvsの‘H’レベル時にリセットされ、‘L’レベル時にvintdiの判定を行う。このような自己リセット信号reslvsは、例えば、vintdiの立ち上がりに対して立ち下がるように推移すればよいため、vintdiを基に論理しきい値を調整したインバータ回路などを介して生成することも可能である。図11は、図4の半導体装置において、その電源スイッチの構成の一例を示す回路図である。図11の電源スイッチSW0は、例えば、ゲート幅Wおよびゲート長Lgを備えたPMOSトランジスタpmsw0となっている。pmsw0は、ゲートgを‘L’レベルGNDにするとスイッチはオンし、ゲートgを‘H’レベルVextにするとスイッチはオフする。電源スイッチをPMOSにするとNMOSに比べキャリアの移動度の違いによりゲート幅Wは大きくなる。しかしながら、一般に外部電源Vextはある電圧範囲を持った電圧レベルである。したがって、例えば電源スイッチをNMOSにするとゲートgが‘H’レベルVextの時スイッチがオンとなるが、ソースドレイン間に流れる電流は、ゲートソース間の電圧に左右されすなわち外部電源Vextに依存し、一定とならない。一方PMOSの場合は、ゲートgを‘L’レベルGNDにすることで、スイッチがオンするため外部電源Vextの影響は受けない利点がある。また、ボディbをソースsと接続することで、ソースドレイン間に流れる電流へ影響する基板効果の影響をなくしているため、ボディbをVextに接続した場合に比べて、同じゲート幅Wでもより多くの電流を流すことが出来る。なお、このpmsw0を図4の電源スイッチSW0に適用する場合、ソースsは、遮断されることのないVint0側に接続し、ドレインdは、遮断されるVint1側に接続する必要がある。これを逆に接続すると、遮断時にドレインdからボディbへ電流が流れてしまう。図12は、図4の半導体装置において、その電源スイッチの各種構成例を比較した説明図である。図12では、電源スイッチSW0の構成例として、前述したPMOSトランジスタpmsw0を含む4通りの構成例が示されている。pmsw0以外の3通りは、ボディbとソースsが接続されたNMOSトランジスタnmsw0と、ボディbがGNDに接続されたNMOSトランジスタnmsw1と、ボディbがVextに接続されたPMOSトランジスタpmsw1となっている。それぞれのトランジスタにおけるゲート幅Wを比較すると、nmsw0<pmsw0、nmsw1<pmsw1、nmsw0<nmsw1、pmsw0<pmsw1となる。また、NMOSトランジスタnmsw0,nmsw1では、前述したように、PMOSトランジスタpmsw0,pmsw1と異なりゲート電圧のバイアス依存性が発生する。更に、ボディが固定電圧となったnmsw1,pmsw1の構成では、ボディとソースが接続されたnmsw0,pmsw0の構成と異なりボディ電圧のバイアス依存性が発生する。図13は、図4の半導体装置において、そのレギュレータ回路の構成の一例を示す回路図である。図14は、図4の半導体装置において、そのスタンバイレギュレータ回路の構成の一例を示す回路図である。図13のレギュレータ回路VREGは、外部電源電圧Vextを降圧して内部電源電圧Vintを供給する回路である。その構成は、アンプ回路Ampn500とPMOSトランジスタpm500と電流源i500からなる一般的な構成に加えて、前述したような出力ショート信号ShortによってVREGの出力VintをGNDに接続するNMOSトランジスタnm500が設けられている。アンプ回路Ampn500の出力は、PMOSトランジスタpm500のゲートに接続され、Ampn500の一方の入力には、リファレンス電圧Vrefが入力され、他方の入力は、pm500のドレインVintからフィードバックされている。なお、レギュレータ回路VREGをオフにする際は、例えば、出力ショート信号Shortをオフ‘L’レベルとし、Ampn500を停止してその出力を‘H’レベルVextとし、なおかつ電流源i550を遮断してオープン状態にする。これによって、VREGの出力Vintは、オープンとなる。一方、遮断されない側に使用されるスタンバイレギュレータ回路STBY_VREGは、図13とほぼ同様の図14に示すような回路構成となっている。図13の回路構成との違いは、ショート機能をもつNMOSトランジスタnm500が存在しないことである。また、これ以外の図示しない違いとして、アンプ回路Ampn600と電流源i600の消費電流が、Ampn500とi500の消費電流に比べ1桁以上小さく、PMOSトランジスタpm600の駆動能力も、pm500の駆動能力に比べて1桁以上小さいことが挙げられる。図15は、図4の半導体装置において、その内部電源電圧設定回路の構成の一例を示す回路図である。図16は、図4の半導体装置において、その基準電圧発生回路の構成の一例を示す回路図である。内部電源電圧設定回路VREFBUFは、前述したVREGおよびSTBY_VREG内のアンプ回路に入力されるリファレンス電圧Vrefを生成する。このVREFBUFは、例えば、図15に示すように、アンプ回路AmpnとPMOSトランジスタpm1000と複数の抵抗素子からなる一般的な構成となっている。リファレンス電圧Vrefは、アンプ回路Ampnに入力される基準電圧Vbgrと抵抗素子の分割比との関係によって設定することができる。そこで、図15では、この抵抗素子の分割比を任意に設定するための各種回路が設けられている。基準電圧Vbgrは、例えば、図16に示すようなパイポーラトランジスタのVbe特性を利用した、いわゆるバンドギャップリファレンスと呼ばれる基準電圧発生回路BGRによって生成される。これによって発生する基準電圧Vbgrは、温度依存性や外部電源電圧Vextの依存性が小さい例えば1.2V付近の安定した電圧となる。また、基準電圧発生回路BGRによって生成される基準電圧Vbgrは、その回路構成によって0.6~1.2V付近の何れかの電圧を生成することが可能である。以上、図4の半導体装置の構成例に基づき、その動作や各種詳細回路の説明などを行ったが、以降は、図4の構成の変形例について、主な相違点に着目して説明する。図17は、本発明の一実施の形態による半導体装置において、その構成の他の一例を示すブロック図である。図17に示す半導体装置では、図4の構成例に加えて不揮発性メモリNVMが搭載されている。不揮発性メモリNVMは、通常動作モードにおいて自己消費電流が大きいため、内部電源Vint0及びVint1にそれぞれレギュレータ回路VREG0及びVREG1を設け、CPU、RAMおよびNVMに電流を供給している。NVMは、Vint1に接続され、RAMおよびCPUは、Vint0に接続される。Vint1は、VREG1やSW0のオフなどによって電源遮断が可能となっている。NVMは、スタンバイモードにおいても自己消費電流が大きいため、この電源遮断によって、消費電流の低減を図ることが可能となる。また、このように両方の内部電源にレギュレータ回路を設け、この両方を用いて電源を供給することで、片方のみから電源を供給する際に起こり得るSW0のオン抵抗に伴う電圧降下を低減できる。図18は、図17の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図18においては、図6で述べたようなOFFモード、リセットモードおよび通常動作モードに加えて、スタンバイモード1STANDBY1とスタンバイモード2STANDBY2を備えたものとなっている。スタンバイモード1は、クロック信号が停止した状態で、STBY_VREGのみによってCPUおよびRAMに電源が供給されている状態である。この際、NVMの内部電源Vint1は、SW0のオフによりSTBY_VREGと分離され、オープンHizとなっている。一方、スタンバイモード2は、スタンバイモード1に対して、NVMの内部電源Vint1をVREG1の出力ショート機能によってGNDとした状態である。スタンバイモード1よりもスタンバイモード2の方が、より自己消費電流を低減できる。なお、リセットモードにおけるNVMの読み出しReadは、例えば、NVMの読み出しデータを用いて各種回路の初期設定を行うためのものである。図19は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図19に示す半導体装置は、図17において内部電源Vint0にCPUとRAMを接続した構成から、CPUとRAMをそれぞれ別の内部電源に分離した構成となっている。したがって、3系統の内部電源Vint0,Vint1,Vint2を備え、電源スイッチSW1が追加されている。図19では、Vint0にRAMが接続され、Vint1にCPUが接続され、Vint2にNVMが接続される。また、STBY_REGがVint0に接続され、VREG1がVint1に接続され、VREG2がVint2に接続される。そして、Vint0とVint1の間にはSW0が設けられ、Vint1とVint2の間にはSW1が設けられる。なお、SW1は、Vint0とVint2の間に設けることも可能である。このような構成において、Vint1およびVint2は、対応するレギュレータ回路の停止や電源スイッチの設定によって個別に電源遮断することが可能である。したがって、Vint1に対応して内部電圧判定回路VINTDET1が設けられ、Vint2に対応して内部電圧判定回路VINTDET2が設けられる。図20は、図19の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図20においては、図6で述べたようなOFFモード、リセットモードおよび通常動作モードに加えて、スタンバイモードSTANDBYとスタンバイモード1STANDBY1とRAM保持モードRAM_HOLDを備えたものとなっている。スタンバイモードは、図6と同様に、クロック信号が停止した状態で、STBY_VREGのみによってCPU、RAMおよびNVMに電源が供給されている状態である。スタンバイモード1は、クロック信号が停止した状態で、STBY_VREGのみによってCPUおよびRAMに電源が供給され、SW1のオフによってNVMの電源Vint2がオープンHizとなっている状態である。RAM保持モードは、図6と同様に、クロック信号が停止した状態で、STBY_VREGによってRAMのみに電源が供給された状態である。この際、CPUの内部電源Vint1およびNVMの内部電源Vint2は、SW0およびSW1のオフによりSTBY_VREGと分離され、なおかつVREG1およびVREG2の出力ショート機能によってGNDの状態となっている。図21は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図21に示す半導体装置は、3系統の内部電源Vint0,Vint1,Vint2を備え、Vint0にアップシフタLUが接続され、Vint1にCPUが接続され、Vint2にRAMが接続されている。また、スタンバイレギュレータ回路STBY_VREG0がVint0に接続され、レギュレータ回路VREGがVint1に接続され、スタンバイレギュレータ回路STBY_VREG1がVint2に接続される。Vint0とVint1の間にはSW0が設けられ、Vint1とVint2の間にはSW1が設けられる。なお、ここでは、STBY_VREG1とVREGに出力ショート機能が備わっているものとする。図22は、図21の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図22においては、図6で述べたようなOFFモード、リセットモードおよび通常動作モードに加えて、スタンバイモードSTANDBYとRAM保持モードRAM_HOLDとLU保持モードLU_HOLDを備えたものとなっている。スタンバイモードは、クロック信号が停止した状態で、2つのスタンバイレギュレータ回路STBY_VREG0,1によって、CPU、RAMおよびLUに電源が供給されている状態である。RAM保持モードは、クロック信号が停止した状態で、2つのスタンバイレギュレータ回路STBY_VREG0,1によって、RAMおよびLUに電源が供給されている状態である。この際に、CPUの内部電源Vint1は、SW0およびSW1のオフによってSTBY_VREG0,1と分離され、なおかつVREGの出力ショート機能によってGNDの状態となっている。つまり、内部電源Vintは電源遮断された状態となっている。LU保持モードは、クロック信号が停止した状態で、STBY_VREG0によって、LUのみに電源が供給されている状態である。この際に、CPUの内部電源Vint1やRAMの内部電源Vint2は、SW0のオフに加え、VREGおよびSTBY_VREG1の出力ショート機能によってGNDの状態となっている。このようなLU保持モードでは、RAMのデータ保持も行わずに、アップシフタLUの状態保持、またはそれに加えてI/Oの状態保持のみを行う。アップシフタLUの状態保持は、電源制御回路PWR_CTLが誤動作しないために必要となっている。ここで仮に、LUに信号入力を行うCPUの電源が遮断された場合でも、LUに電源が供給されていれば、LU内部のラッチ機能によって状態保持が可能である。また、I/Oも、Vextが供給されている限り、その内部のラッチ機能を制御信号ioctrlによって動作させることで状態保持が可能となっている。図23は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図23に示す半導体装置は、図4の半導体装置と比べて、その内部電圧判定回路VINTDETの構成例図10参照が異なったものとなっている。すなわち、図23の内部電圧判定回路VINTDET2は、基準電圧発生回路BGRからの出力電圧Vbgrが入力され、このVbgrを用いて内部電源Vint1の電圧判定を行う機能を備えている。このような機能は、具体的には、例えば図24に示すような回路で実現できる。なお、内部電圧判定回路VINDET2に入力される判定用の電圧は基準電圧発生回路BGRの出力電圧Vbgrに限られることなく、内部電源電圧設定回路VREFBUFの出力電圧Vrefを分圧した電圧であっても、外部から図示しない端子を介して入力される外部入力判定用電圧であってもよい。図24は、図23の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。図24の内部電圧判定回路VINTDET2は、外部電源電圧Vextによって動作し、2つの入力端子inn,inmの電圧比較を行うコンパレータ回路COMPと、この比較結果を出力するバッファとしてのインバータ回路を備えている。また、COMPは、MOSトランジスタや電流源からなる差動アンプ回路で構成されている。このような構成において、電圧判定レベルは任意に設定可能であるが、例えば、入力innにVbgrを入力し、入力inmにvintdiVint1を接続した場合、Vint1がVbgrの電圧レベルを横切る時点で遮断復帰の判定が可能である。図25は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図25に示す半導体装置は、図23の構成に対して、外部電圧判定回路VEXTDETを追加したものである。外部電圧判定回路VEXTDETは、外部電源電圧Vextが低下し始めた時、その低下によってチップが誤動作する前に、パワーオンリセット回路PONRST等を強制的に初期化させる目的で搭載するものである。このような構成は、例えばバッテリで駆動されるチップにおいて特に有益な構成となる。図26は、図25の半導体装置において、その外部電圧判定回路の構成の一例を示す回路図である。図26の外部電圧判定回路VEXTDETは、2つの入力端子の電圧比較を行うコンパレータ回路COMPと、この比較結果を出力するバッファとしてのインバータ回路を備えている。コンパレータ回路COMPの一方の入力には、Vbgrが印加され、他方の入力には、vextdiVextの電圧を例えば1/2等に分圧したものが印加される。図27は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図27に示す半導体装置は、図4の半導体装置と比べて、電源スイッチSW0が存在せず、Vint0とVint1が完全に分離された構成となっている。そして、Vint0には、レギュレータ回路VREG0およびスタンバイレギュレータ回路STBY_VREG0が接続され、Vint1には、レギュレータ回路VREG1およびスタンバイレギュレータ回路STBY_VREG1が接続されている。Vint1の電源遮断を行う際は、VREG1の出力ショート機能を用いることになる。一方、Vint0は電源遮断が行われないため、Vint0に接続されたVREG0は必ずしも出力ショート機能を備える必要はない。このような構成においては、例えばVint0とVint1をそれぞれ異なる内部電源電圧の値にすることもできる。また、Vint1に接続された内部電圧判定回路VINTDETは、Vint1の電源遮断時および復帰時に用いられるだけでなく、例えば外部電源投入時に用いることも可能である。すなわち、外部電源投入時、PONRSTによってVextとVint0を判定し、VINTDETによってVint1を判定し、この2つの判定結果のAND演算によって、外部および内部電源立ち上げの完了とすればよい。図28は、図27の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図28においては、OFFモード、リセットモードおよび通常動作モードに加えて、スタンバイモードSTANDBYとRAM保持モードRAM_HOLDを備えている。スタンバイモードでは、クロック信号やVREG0およびVREG1が停止され、STBY_VREG0およびSTBY_VREG1によってRAMおよびCPUに電源供給を行う。RAM保持モードでは、スタンバイモードから更に、STBY_VREG1が停止され、なおかつVREG1の出力ショート機能を用いることによって、Vint1が接地電位GNDと同電位の状態となり、CPUが停止される。図29は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図29に示す半導体装置は、図4の半導体装置と比べて、パワーオンリセット回路PONRSTを設けず、チップの外部から入力されるリセット信号reset0によってリセット期間が規定される構成となっている。この構成においては、PONRSTがないため、reset0によるリセット期間の確保に十分注意が必要となる。なお、Vint1の電源遮断時および復帰時は、図4と同様にVint1に接続された内部電圧判定回路VINTDETの検出信号を用いてシーケンス制御を行う。図30は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図30の半導体装置は、レギュレータ回路を搭載せず、チップの外部より、外部電源Vextと、保持される内部電源Vint0と、電源遮断される内部電源Vint1が供給されている。また、パワーオンリセット回路PONRSTも搭載しておらず、チップの外部よりVextレベルのリセット信号reset0を入力することで、CPU及びRAM等のリセットを行なう必要がある。このような構成において、Vint1の電源遮断および復帰は、外部からの電源供給のオフおよびオンによって制御される。そして、復帰時には、Vint1に接続された内部電圧判定回路VINTDETが、外部からVint1に供給された電源電圧レベルを検出することで、Vint1に接続されたCPU等の動作を復帰させる。図31は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図31の半導体装置は、内部電源Vint0がチップ外部より供給され、内部電源Vint1がVint0より電源スイッチSW0を介して供給される。このような構成において、Vint1は、SW0のオフによって電源遮断され、SW0のオンによって復帰する。なお、チップ外部から供給する内部電源Vint0には、このSW0のオンに伴うVint0の電圧変動を十分吸収可能な程度の電流供給能力が要求される。Vint1が復帰する際は、Vint1に接続された内部電圧判定回路VINTDETによって電圧レベルが検出され、その検出信号に基づいて、Vint1に接続されたCPU等の動作が復帰する。図32は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図32に示す半導体装置は、図30の半導体装置と比べて、パワーオンリセット回路PONRSTが搭載され、更に、Vint0とVint1の間に電源スイッチSW0を設けた構成となっている。電源投入時には、SW0がオンになるように設計されているため、PONRSTは、Vint0及びVint1の両方の電圧レベルを検出してリセット信号を生成する。また、Vint1の復帰時は、Vint1に接続された内部電圧判定回路VINTDETよって電圧レベルが検出され、その検出信号に基づいて、Vint1に接続されたCPU等の動作が復帰し、更にSW0がオンに駆動される。図33は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図33に示す半導体装置は、図31の半導体装置と比べて、外部電源Vextおよび内部電源Vint0にパワーオンリセット回路PONRSTが接続された構成となっている。この場合、図31の説明と同様に、Vint0の電圧変動によるPONRSTの誤動作などを防止するためにも、外部から供給する内部電源Vint0には、十分な供給能力が要求される。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、これまでの説明においては、一つの半導体基板上に形成されるシステムLSIやマイクロコンピュータを例として説明を行ったが、例えば、SIPSysteminPackageなどの構成に対しても適用することが可能である。すなわち、例えば、CPUチップや、RAMチップや、これらに電源を供給し、かつこれらのチップのイネーブル等を制御するチップなどを設け、このチップ内のCPUチップに対する電源系に電圧判定回路を設けることなども可能である。"