半導体基板上に薄膜抵抗体を有する半導体装置の製造方法であって、半導体基板上に設けられた第1の絶縁膜の上に薄膜抵抗体材料層を堆積する工程と、前記薄膜抵抗体材料層の一部をエッチングにより薄膜化して抵抗となる薄膜領域とコンタクト領域となる厚膜領域を形成する工程と、前記厚膜領域と前記薄膜領域を含む前記薄膜抵抗体を第2の絶縁膜で覆う工程と、前記厚膜領域を覆う前記第2の絶縁膜にコンタクトホールをドライエッチングにより形成する工程と、前記コンタクトホールを介して前記厚膜領域に接続される金属配線を形成する工程と、からなることを特徴とする半導体装置の製造方法。前記薄膜抵抗体材料層を堆積する工程はCVD法によりポリシリコンを堆積する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記薄膜抵抗体材料層を堆積する工程はCVD法またはスパッタ法によりタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタンのいずれかひとつを堆積する工程であることを特徴とする請求項1記載の半導体装置の製造方法。上記の従来技術のように、薄膜抵抗体の上にポリシリコン層を形成し薄膜抵抗体の過剰なエッチングを防ぐ方法を用いた場合、ポリシリコン層を形成する工程と、ポリシリコン層のコンタクトとなる部分にイオン注入を行う工程が必要になる。また、コンタクトホール形成をウェットエッチングで行うため微細化に向かず、金属配線のコンタクトホールと分けて形成する必要がある。このため、ドライエッチングによりコンタクトが形成でき、より少ない工程で製造できる、薄膜抵抗体の突き抜けを防ぐことが可能となる半導体装置の製造方法を提供することを課題とする。本発明は上記課題を解決するために、コンタクトとなる部分が厚く、抵抗となる部分が薄い薄膜となった薄膜抵抗体を用いる。これにより、ドライエッチング時にコンタクト部の薄膜抵抗体を突き抜けず、厚いコンタクト部分でエッチングが止まるようにする。本発明による薄膜抵抗体は、厚みのある抵抗体として一旦形成された後、コンタクト部分は残して、抵抗として使用する部分をドライエッチングで所望の厚さまで削ることで作製する。本発明によれば、薄膜抵抗上の絶縁膜をコンタクト形成のためドライエッチングする工程において薄膜抵抗体を突き抜けてコンタクトがとれなくなる問題に対し、従来の技術と比較し少ない工程で対処できる構造を作製することができる。薄膜抵抗体がタングステンシリサイド、クロムシリサイド等の金属の場合においては、薄膜抵抗上にポリシリコン層の形成を行う必要がなく、ポリシリコン層へのイオン注入工程を必要としないためこれらの工程を削減できる。また、本発明をポリシリコン薄膜抵抗体に対し適用した場合も同様に余計な追加工程を必要とせずコンタクトの突き抜けを防止できる。本発明による薄膜抵抗体を有する半導体の製造方法を実施例により説明する。図1は本発明の第1の実施例を示す模式断面図である。薄膜抵抗体を有する半導体装置にはさらにN型MOSトランジスタが形成されている。ここではさらに薄膜抵抗体が金属薄膜抵抗体の場合を示している。P型導電性の半導体基板1の表面に、LOCOSLocalOxidationofSilicon法によって形成された、素子分離のための厚い酸化膜であるフィールド酸化膜2が設けられている。また、薄い酸化膜であるゲート酸化膜3が設けられており、このゲート酸化膜上にポリシリコンからなるゲート電極4が設けられている。このゲート電極に隣接する半導体基板表面に、N型の高濃度のソース領域5、N型のドレイン領域6が設けられている。これらの構造上に第1の絶縁膜7が形成されており、この第1の絶縁膜を通して基板への第1の金属配線8が設けられている。第1の絶縁膜7上に、金属からなる薄膜抵抗体9が形成されており、この薄膜抵抗体9は第2の金属配線11とのコンタクト部分において厚い膜を有し、抵抗として使う部分において薄膜構造となっている。さらにその上に第2の絶縁膜10が設けられ、コンタクトを取るためにパターニングおよびエッチングがなされて第1の金属配線8へのコンタクトホールと薄膜抵抗体のコンタクトホールが形成され、第2の金属配線11が設けられた構造となっている。ここで、第1の金属配線8と薄膜抵抗体9は略同一高さの第1の絶縁膜7の上に形成され、薄膜抵抗体9の厚膜部分の厚さを第1の金属配線8より厚くすることで、第2の絶縁膜に設けられるコンタクトホール開口工程において薄膜抵抗体を突き抜けてしまうことなく、後の第2の金属配線11との電気的接合を十分にとることが可能になる。次に、薄膜抵抗体を有する半導体装置の第1の実施例の製造方法を説明する。本実施例においては、薄膜抵抗体は金属薄膜抵抗体であり、半導体装置はさらにN型MOSトランジスタを備えている。図3に示すように、P型導電性の半導体基板1の表面にLOCOSLocalOxidationofSilicon法によって素子分離のための厚いフィールド酸化膜2を膜厚約1000~5000Å程度で形成する。次に、ゲート酸化膜3を膜厚約50~1000Å程度で形成する。この上にCVD法を用いてポリシリコンの層を約2000~3000Å程度の膜厚で堆積し、例えばリンのプリデポにより高濃度にする。ここで、不純物のイオン注入によって高濃度にしても良い。続いて、フォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し膜厚約2000~3000Å程度のゲート電極4を形成する。その後、ゲート電極をマスクとして、ゲート電極に隣接する基板表面にイオン注入を行い、例えばリンの濃度1×1020cm3程度のN型の高濃度ソース領域5、N型の高濃度ドレイン領域6を形成する。次いで、絶縁体であるBPSG等をCVD法により5000Å程度の厚さで堆積し、熱処理によって平坦化を行って第1の絶縁膜7を形成する。次に、図4に示すように、レジストマスクを使用して基板表面とのコンタクトホールをドライエッチングにより形成し、スパッタにより配線金属を堆積して、ソース領域5やドレイン領域6と接合する第1の金属配線8を2000~5000Å程度の厚さで形成する。その後、後に薄膜抵抗体となる薄膜抵抗体材料層9を第1の金属配線8の膜厚よりも厚くなるようにCVD法またはスパッタ法により形成する。薄膜抵抗体材料層としてはタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタンのいずれかが好適である。続いて、図5に示すようにパターニングエッチングして薄膜抵抗体の平面的な外形を決定する。その後、レジストマスクを用い、図6で示すように薄膜抵抗体のコンタクト部分を厚いまま残すようにして厚膜領域とし、抵抗として使う部分を所望の厚さ、例えば500Åまでドライエッチングを行い薄膜領域とし、コンタクト部分が厚く形成された薄膜抵抗体を作製する。次に、図1に示すように、CVD法により第2の絶縁膜10を例えば5000Å程度の膜厚で堆積し、平坦化を行う。その後、第1の金属配線8へのコンタクトホールと薄膜抵抗体の厚膜領域へのコンタクトホールをドライエッチングにより同時に形成し、次いで、スパッタにより金属配線11を例えば2000~5000Å程度の厚さで堆積した後、第2の金属配線11を形成する。次に本発明の第2の実施例として、図2を用いて金属配線が一層の場合を説明する。P型導電性の半導体基板1の表面に、素子分離のための厚いフィールド酸化膜2が設けられており、これに連続した領域で、アクティブの部分にゲート酸化膜3が設けられている。このゲート酸化膜上にポリシリコンからなるゲート電極4が設けられている。このゲート電極に隣接する半導体基板表面に、N型の高濃度のソース領域5、N型のドレイン領域6が設けられている。フィールド酸化膜上にポリシリコンからなるポリシリコン薄膜抵抗体14が形成されており、ポリシリコン薄膜抵抗体14の両端のコンタクト部分において低抵抗の厚い膜を有し、抵抗として使う部分において高抵抗の薄膜構造となっている。この上に絶縁膜7が形成されおり、半導体基板表面のコンタクトホールとポリシリコン薄膜抵抗体14のコンタクトホールが形成されて、そこに第1の金属配線8が形成されている。上記構造により、ポリシリコン薄膜抵抗体の場合においても余計な追加工程を必要とせずコンタクトの突き抜けを防止できる。以上説明した手法によって、図1に示す金属薄膜抵抗体とN型MOSトランジスタを有する半導体装置を製造することができる。次に、薄膜抵抗体を有する半導体装置の第2の実施例の製造方法を説明する。薄膜抵抗体はポリシリコンからなる薄膜抵抗体であり、金属配線は1層の倍いである。図7に示すように、P型導電性の半導体基板1の表面を選択的に酸化し、素子分離のための厚い酸化膜であるフィールド酸化膜2を膜厚約1000~5000Å程度で形成する。次に、ゲート酸化膜3を膜厚約50~1000Å程度で形成する。この上にCVD法を用いてポリシリコンの層を約2000~3000Å程度の膜厚で堆積し、抵抗部分のポリシリコン層にはレジストマスクを用いて、コンタクトとなる部分にのみ不純物を導入する。これにより、ゲート電極と、抵抗体のコンタクト部分は導電性を持つ。続いて、図8に示すように、レジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し、ゲート電極4及びポリシリコン抵抗体14を形成する。このときポリシリコン抵抗体14はフィールド酸化膜の上に形成されているので、その上面はゲート電極4の上面よりも高い位置にある。次に、ゲート電極をマスクとしてイオン注入を行い、図8に示すように、例えばリンの濃度1×1020cm3程度のN型の高濃度ソース領域5、N型の高濃度ドレイン領域6を形成する。ここで、先述のコンタクトとなる部分にのみ不純物を導入する工程とソースドレイン領域への不純物注入工程が同種の不純物であれば両工程を同時に行なっても良い。次に、図9に示すように、レジストマスクを用いてポリシリコン抵抗体の薄膜抵抗とする部分へのイオン注入を行ない、例えば1×1019cm3~1×1020cm3程度の濃度にするなどして薄膜抵抗体の抵抗を所望の抵抗値になるように調整して高抵抗領域を形成する。本工程は、先述のポリシリコン層の堆積工程直後にマスク無しで不純物をイオン注入するという方法で行なっても良い。続いて、図10に示すように、上記と同じマスクを用いてポリシリコン抵抗体の薄膜抵抗として使う部分にドライエッチングを行い、薄膜の厚さを、例えば500Å程度まで薄膜化する。これによりコンタクト部分の厚い薄膜抵抗体を形成する。本説明では、薄膜抵抗の高抵抗領域への不純物導入を行ってから、薄膜化する方法を述べたが、工程順を代えて薄膜化してから高抵抗領域への不純物導入を行なっても良い。この後、図2に示すように、CVD法によりBPSGによる第1の絶縁膜7を例えば5000Å程度の膜厚で形成して熱処理により平坦化する。次に、ドライエッチングにより半導体基板表面へのコンタクトホールと薄膜抵抗体のコンタクトホールを同時に形成してスパッタにより金属配線8を例えば2000~5000Å程度の厚さで堆積した後、第1の金属配線8を形成する。以上説明した手法によって、図2に示すポリシリコン薄膜抵抗体とN型MOSトランジスタを有する半導体装置を製造することができる。