"メモリシステム用のコントローラであって、前記コントローラがデータストローブバス、相互接続部、およびクロックバスに接続されており、出力バッファが有効にされた場合に前記データストローブバス上の第一のデータストローブ信号をアサートすべく構成されていて、前記第一のデータストローブ信号は前記コントローラが生成したものである、出力バッファと、コントローラの動作モードを表す情報を記憶するレジスタと、を含み、前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、前記相互接続部経由で第一のデータ信号がコントローラから転送されている間は前記出力バッファが有効にされ、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記出力バッファが連続的に有効にされ、前記コントローラが、前記クロックバス経由でクロック信号を受信し、前記クロック信号により前記相互接続部経由で第二のデータ信号の受信を記録すべく構成されている、コントローラ。前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記コントローラが、前記相互接続部経由で前記第二のデータ信号を受信しながら、既存の較正に従って前記クロック信号の位相を調整すべく構成されている、請求項1に記載のコントローラ。前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記コントローラが、前記相互接続部経由で前記第二のデータ信号を受信しながら、位相基準として、前記データストローブバス上で遠隔的にアサートされた第二のデータストローブ信号を用いるべく構成されている、請求項1に記載のコントローラ。第一の入力として前記レジスタからコントローラの動作モードを受信すべく構成された回路であって、前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記第一の入力が第一の論理レベルにあり、前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記第一の入力が第二の論理レベルにある回路と、第二の入力として前記コントローラの動作状態を受信すべく構成された回路であって、前記コントローラから前記相互接続部経由で前記第一のデータ信号を転送する間は前記動作状態が前記第二の論理レベルに設定されている回路と、前記第一の入力または第二の入力のいずれかが前記第二の論理レベルに設定されている場合、前記回路により前記出力バッファが有効にされるように、前記出力バッファに接続された前記回路の出力と、を更に含む、請求項1に記載のコントローラ。メモリシステムコントローラを動作させる方法であって、コントローラの動作モードを維持するステップと、第一のデータストローブ信号を生成するステップと、前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、第一のデータ信号を転送しながら、前記第一のデータストローブ信号の送信を有効にするステップと、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第一のデータストローブ信号の連続的送信を有効にするステップと、クロック信号を受信するステップと、第二のデータ信号の受信を基準信号により計時するステップと、を含む方法。前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第二のデータ信号を受信しながら前記基準信号を生成すべく、既存の較正に従い前記クロック信号の位相を調整するステップを更に含む、請求項5に記載の方法。前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、メモリ素子により遠隔的に送信された第二のデータストローブ信号を基準信号として用い、前記第二のデータ信号を受信しながら前記基準信号を位相基準として用いるステップを更に含む、請求項5に記載の方法。メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、相互接続部、およびクロックバスに接続されていて、前記メモリ素子が、前記データストローブバス上で連続的かつ遠隔的にアサートされたデータストローブ信号を前記データストローブバス経由で受信すべく構成されていて、前記メモリ素子が、前記データストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第一のデータ信号の受信を計時すべく構成されていて、前記メモリ素子が、前記クロックバス経由でクロック信号を受信すべく構成されていて、前記メモリ素子が、前記クロック信号と共に第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記メモリ素子が更に、前記クロック信号により前記第二のデータ信号の送信を計時すべく構成されている、メモリ素子。メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、連続的データストローブ信号を受信するステップと、前記連続的データストローブ信号と共に第一のデータ信号を断続的に受信するステップと、前記第一のデータ信号の受信を前記データストローブ信号により計時するステップと、クロック信号を受信するステップと、前記クロック信号と共に第二のデータ信号を断続的に送信するステップと、前記第二のデータ信号の送信を前記クロックにより計時するステップと、を含む方法。メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、相互接続部、およびクロックバスに接続されていて、前記メモリ素子が、前記データストローブバス上で連続的かつ遠隔的にアサートされたデータストローブ信号を前記データストローブバス経由で受信すべく構成されていて、前記メモリ素子が、前記データストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第一のデータ信号の受信を計時すべく構成されていて、前記メモリ素子が、前記データストローブ信号と共に第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第二のデータ信号の送信を計時すべく構成されている、メモリ素子。メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、連続的データストローブ信号を受信するステップと、前記連続的データストローブ信号と共に記憶装置用の第一のデータ信号を断続的に受信するステップと、前記第一のデータ信号の受信を前記データストローブ信号により計時するステップと、前記データストローブ信号と共に第二のデータ信号を記憶装置から断続的に送信するステップと、前記第二のデータ信号の送信を前記データストローブ信号により計時するステップと、を含む方法。メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、および相互接続部に接続されていて、有効にされた場合、第一のデータストローブ信号を送信すべく構成されている出力バッファと、相互接続部経由で第一のデータ信号を送信する回路であって、前記出力バッファが有効にされた場合、前記第一のデータ信号が前記第一のデータストローブ信号と共に送信される回路と、メモリ素子の動作モードを記憶するレジスタであって、前記メモリ素子の動作モードが第一のメモリ素子動作モードに設定されている場合、前記メモリ素子が前記出力バッファを有効にすべく構成されていて、前記メモリ素子の動作モードが第二のメモリ素子動作モードに設定されている場合、前記メモリ素子が前記出力バッファを無効にすべく構成されているレジスタと、前記データストローブバス上で遠隔的にアサートされた第二のデータストローブ信号と共に、第二のデータ信号を前記相互接続部経由で受信すべく構成されている追加的な回路であって、前記第二のデータストローブ信号が前記第二のデータ信号の受信を計時する回路と、を含むメモリ素子。メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、第一のデータストローブ信号と共に第一のデータ信号を断続的に受信し、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時するステップと、第二のデータ信号を断続的に送信するステップと、メモリ素子の動作モードを記憶するステップと、記憶された前記メモリ素子の動作モードが第一のメモリ素子動作モードである場合、第二のデータ信号を送信しながら、出力を前記第二のデータストローブ信号に設定するステップと、前記メモリ素子の動作モードが第二のメモリ素子動作モードに設定されている場合、前記第二のデータストローブの出力を禁止するステップと、を含む方法。メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、相互接続部、クロックバス、並びに制御およびアドレスバスに接続されていて、前記メモリ素子が、前記クロックバス上で遠隔的にアサートされたクロック信号と共に、制御およびアドレス信号を前記制御およびアドレスバス経由で受信すべく構成されていて、前記クロック信号が前記制御およびアドレス信号の受信を計時し、前記メモリ素子が、前記データストローブバス上で遠隔的にアサートされた第一のデータストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時し、前記メモリ素子が、第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記第一のデータストローブ信号が前記第二のデータ信号の送信を計時する、メモリ素子。メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、クロック信号と共に、制御およびアドレス信号を断続的に受信して、前記クロック信号が前記制御およびアドレス信号の受信を計時するステップと、第一のデータストローブ信号と共に、第一のデータ信号を断続的に受信して、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時するステップと、第二のデータ信号を記憶装置から断続的に送信して、前記第一のデータストローブ信号が前記第二のデータ信号の送信を計時するステップと、を含む方法。メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、相互接続部、およびクロックバスに接続されていて、前記メモリ素子が、前記データストローブバス上で遠隔的にアサートされた第一のデータストローブ信号と共に、第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記第一のデータストローブ信号が、前記第一のデータ信号を受信しながら位相基準を提供し、前記メモリ素子が、基準モードを記憶するレジスタを含んでいて、前記メモリ素子が、前記クロックバス経由でクロック信号を受信すべく構成されていて、前記メモリ素子が、前記相互接続部経由で第二のデータ信号を送信すべく構成されていて、前記メモリ素子が、前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記第一のデータストローブ信号を用いるべく構成されていて、前記メモリ素子が、前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を用いるべく構成されている、メモリ素子。メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、遠隔的にアサートされた第一のデータストローブ信号と共に、第一のデータ信号を断続的に受信し、前記第一のデータストローブ信号が、前記第一のデータ信号を受信しながら位相基準を提供するステップと、基準モードを記憶するステップと、クロック信号を受信するステップと、第二のデータ信号を断続的に送信するステップと、前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記第一のデータストローブ信号を使用すするステップと、前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を使用するステップと、を含む方法。コントローラ、メモリ素子、およびクロック信号生成器と、前記コントローラを前記メモリ素子に接続するデータストローブバスと、前記コントローラを前記メモリ素子に接続する相互接続部と、を含み、前記クロック信号生成器が、前記コントローラへクロック信号を送信すべく構成されていて、前記コントローラが、既存の較正と共に前記クロック信号を用いて、前記相互接続部経由で前記メモリ素子から受信した第一のデータ信号を計時すべく構成されていて、前記コントローラが更に、前記データストローブバス上のデータストローブ信号を連続的にアサートすべく構成されていて、前記メモリ素子が、前記データストローブ信号を用いて、前記相互接続部経由で前記コントローラから受信した第二のデータ信号を計時すべく構成されている、メモリシステム。前記較正が前記クロック信号の状態遷移をオフセットすべく遅延素子を含み、オフセット動作以外では前記遅延素子が前記コントローラによる前記第一のデータ信号のサンプリングを計測する、請求項18に記載のメモリシステム。前記メモリ素子が更に、前記第二のデータ信号を送信しながら、位相基準として前記データストローブ信号を用いるべく構成されている、請求項18に記載のメモリシステム。前記クロック信号生成器が更に、前記クロック信号を前記メモリ素子に送信すべく構成されていて、前記メモリ素子が更に、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を用いるべく構成されている、請求項18に記載のメモリシステム。メモリシステム用のコントローラであって、前記コントローラがデータストローブバス、相互接続部、およびクロックバスに接続されていて、前記コントローラを前記データストローブバスに接続すべく構成されているバイモーダルデータストローブインタフェースと、コントローラの動作モードを表わす情報を記憶する手段と、を含み前記バイモーダルデータストローブインターフェースが、前記コントローラの動作モードが第一のモードに設定されている場合、前記データストローブバスを一方向性データストローブバスとして利用し、前記コントローラの動作モードが第二のモードに設定されている場合、前記データストローブバスを双方向データストローブバスとして利用する手段を含む、コントローラ。メモリシステム用のコントローラであって、前記コントローラがデータストローブバス、相互接続部、およびクロックバスに接続されていて、アサート手段であって、有効にされた場合、前記データストローブバス上の第一のデータストローブ信号をアサートする手段と、コントローラの動作モードを表わす情報を記憶する手段と、を含み、前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、前記相互接続部経由で第一のデータ信号を前記コントローラから転送する間は前記アサート手段が有効にされ、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記アサート手段が連続的に有効にされ、前記コントローラが、前記クロックバス経由でクロック信号を受信すべく構成されていて、前記コントローラが更に、前記クロック信号により前記相互接続部経由での第二のデータ信号の受信を計時すべく構成されている、コントローラ。データを記憶するメモリ素子であって、前記メモリ素子がデータストローブバス、相互接続部、およびクロックバスに接続されていて、前記メモリ素子を前記データストローブバスに接続すべく構成されているバイモーダルデータストローブインタフェースと、動作モードを表わす情報を記憶する記憶回路と、を含み前記バイモーダルデータストローブインターフェースが、動作モードが第一のモードに設定されている場合、前記データストローブバスを一方向性データストローブバスとして利用し、動作モードが第二のモードに設定されている場合、前記データストローブバスを双方向データストローブバスとして利用する手段を含む、メモリ素子。複数のダイナミックメモリランダムアクセスメモリ素子DRAMと、前記メモリ素子が、データストローブバスの組の利用に関してバイモーダルであるか否かを示す情報を記憶すべく構成されているシリアル配置された素子と、を含むメモリモジュールであって、前記メモリ素子の各々がバイモーダルである場合、前記メモリ素子がある動作モードでデータを送信する間は各々のデータストローブバスを駆動すべく設定し、前記メモリ素子が別の動作モードでデータを送信する間は前記データストローブバスを駆動しないよう設定する設定機構を含む、メモリモジュール。メモリバス速度が増すにつれて、メモリシステムにおいてソース同期データストローブを用いる利点が減少している。次第に、より高速で動作するシステムに対応すべくデータストローブを改良する必要があることは明らかである。製造コストおよびスケールメリットの観点から、データストローブに関する問題に対処する新規なシステム設計がソース同期データストローブを用いる製品と互換性を持つならば有益であろう。要約メモリシステム用のコントローラがデータストローブバス、データバスおよびクロックバスに接続されている。コントローラは、出力バッファが有効にされた際にデータストローブバス上の第一のデータストローブ信号をアサートすべく構成された出力バッファを含んでいる。コントローラはまた、コントローラの動作モードを記憶するレジスタを含んでいる。出力バッファが有効にされるのは、コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、データバス経由で第一のデータ信号がコントローラから転送されている期間だけである。しかし、出力バッファは、コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、連続的に有効にされる。更に、コントローラはクロックバス経由でクロック信号を受信し、クロック信号によりデータバス経由で第二のデータ信号の受信を計時すべく構成されている。別の態様においては、メモリ素子はデータストローブバス、データバス、およびクロックバスに接続されている。メモリ素子は、データストローブバス上で連続的かつ遠隔的にアサートされたデータストローブ信号をデータストローブバス経由で受信すべく構成されている。メモリ素子はまた、データバス経由でデータストローブ信号と共に第一のデータ信号を受信して、データストローブ信号により第一のデータ信号の受信を計時すべく構成されている。メモリ素子は更に、クロックバス経由でクロック信号を受信すべく構成されている。第一の動作モードにおいて、メモリ素子はデータバス経由でクロック信号と共に第二のデータ信号を送信し、クロック信号により第二のデータ信号の送信を計時すべく構成されている。第二の動作モードにおいて、メモリ素子はデータストローブ信号により第二のデータ信号の送信を計時すべく構成されている。本発明の態様は、添付の図面と共に、以下の記述および添付の請求項から容易に理解されよう。実施形態の説明本発明の多くの実施形態について以下に述べる。簡潔のため、現実の実装の全ての特徴を記述する訳ではない。そのような実施形態の開発において、システム関連および事業関連の制約の準拠等、実装毎に異なる開発者固有の目標に到達すべく、多くの実装に固有の決定を行なう必要がある点を理解されたい。更に、そのような開発の努力は複雑かつ時間を要するであろうが、それにもかかわらず本開示の利点を享受する当業者にとっては日常的であることを理解されたい。図1に、マスターシステムクロックまたはグローバルクロック140、クロックバッファ142、コントローラ110/425、1個以上のメモリモジュール120120-1、120-2、1個以上の制御およびアドレスC/A導線150、8個のデータDQ導線160160-1~160-8、8個のデータストローブDS導線170170-1~170-8を含むメモリシステム100を示す。いくつかの実施形態におけるメモリモジュール120-1は、8個のDRAM130/440/450130-1~130-8および設定記憶素子132を含むDIMMデュアルインラインメモリモジュールである。図1に示すメモリモジュール120-1は1列のDRAM群を備えていて、一方、システム100内の1個以上のメモリモジュールは2列以上のDRAM群ランクとも呼ぶを備えたマルチランクメモリモジュールであってよい。そのようなメモリモジュールにおいて、メモリモジュールを使用する各々のメモリが動作する間、1列またはランクのDRAMがアクセスされる。各メモリモジュール120はオプションとしてレジスタ152、および位相固定ループPLLクロックバッファ144を含んでいる。これらオプションの補助回路は、例えば大規模なファンアウトすなわち多数のDRAM対応型システムにおいて有用である。特に、これらオプションの回路は、DRAM130同士でクロック、制御、およびアドレス信号を分配しやすくする。いくつかの実施形態において、メモリモジュール設定記憶素子132モードレジスタまたは設定レジスタと呼ぶこともあるは、PROMプログラム可能読出専用メモリ等のシリアルプレゼンス検出SPD素子として実装されている。設定記憶素子132は通常、電源投入時またはシステムリセット時にコントローラが読んで、メモリモジュール120の能力および/または設定を決定する。いくつかの実施形態において、メモリモジュール設定記憶素子132内のビットは、メモリモジュール内のメモリ素子が他のモード値だけでなく、データストローブの駆動を無効にすべく設定可能か否かを表わすデータストローブモード値本明細書では方向モード値とも呼ぶを記憶する。メモリモジュール設定記憶素子132から読み込まれた情報をコントローラ110が用いて、コントローラ110およびDRAM130内のモードビットを設定する。いくつかの実施形態において、データ導線、データストローブ、およびDRAMの個数が増減してもよい。別途注記しない限り、コントローラ110に関して本明細書に記述する内容はまた、コントローラ425にも適用でき、DRAM130に関する記述はまた、DRAM440、450にも適用できる。C/A導線150はメモリシステム100で必要とする個数の並列信号経路を備えた制御およびアドレスバスとして機能する。同様に、各々のDQ導線160はメモリシステム100で必要とする個数の並列信号経路または信号経路1個のみを備えたデータバスとして機能する。メモリシステム100が2個以上のメモリモジュールを備えている場合、C/A導線150、DQ導線160、およびDS導線170はコントローラ110を各々のメモリモジュールに接続する。いくつかの実施形態において、DS導線170は、ソース同期双方向タイミング基準として機能するデータストローブを送信する。コントローラ110/425とメモリモジュール120を相互接続する導線150、160、170の組は、集合的にメモリバス、またはより一般的に、相互接続部と呼ばれることもある。DS導線170は、コントローラ110を個別にメモリモジュール120内の各DRAM130に接続する。コントローラ110が所与のDQ導線160経由でDRAM130へデータを送信した場合、当該データの送信および受信はコントローラ110が対応するDS導線170経由で送信したデータストローブにより計時される。同様に、いくつかの実施形態において、DRAM130が所与のDQ導線160経由でコントローラ110へデータを送信した場合、当該データの送信および受信はDRAM130が対応するDS導線170経由で送信したデータストローブにより計時される。他の実施形態において、メモリシステム100内のDS導線170は、一方向的に動作すべく設定されている。より具体的には、DS導線170が送信するデータストローブは一方向性である。すなわちコントローラ110だけが生成および送信する。従ってDRAM130は、データストローブの受信を行なっても、データストローブの生成および送信は行なわない。これらの実施形態において、DRAM130が所与のDQ導線160経由でコントローラ110へデータを送信した場合、データの送信および受信はクロックバッファ142から受信したクロック信号により計時される。以下に詳述するように、メモリシステム100は、双方向または一方向のDS導線170と協働して動作すべく設定可能なコントローラ110およびDRAM130を含んでいる。本明細書に述べる実施形態は、一方向的に動作するコントローラ110および/またはDRAM130に限定されない。メモリシステム市場の過去、現在、未来にわたるニーズを満たすべく、単一の部品例:コントローラ110、DRAM130/440/450、またはメモリモジュール120が設定可能であってよい。換言すれば、これらの素子は後方互換性を維持しながら、向上した性能を提供することができる。図示していないが、コントローラ110メモリコントローラと呼ばれる場合もあるは好適には、外部構成要素すなわち図1に示していない構成要素との間でデータを送受信する。また、コントローラ110はメモリモジュール120との間で同データを送受信し、メモリモジュール120がDQ導線160経由で当該データを記憶する。より具体的には、DQ導線160の各々がコントローラ110をメモリモジュール120内のDRAM130に接続している。図1に示すように、DQ導線160は双方向性である。より具体的には、コントローラ110はDQ導線160経由でDRAM130との間でデータを送受信する。コントローラ110は制御およびアドレス信号により、C/A導線150経由で、メモリモジュール120の、従ってDRAM130の動作を制御する。これらの信号によりコントローラ110は、コントローラ110が接続されている恐らく2個以上のメモリモジュール120のうちの1個を選択できるようになる。メモリモジュール120は、制御およびアドレスバス150経由で、クロックバス上のアサートされたクロック信号と共に、制御およびアドレス信号を受信すべく設定されており、クロック信号が制御およびアドレス信号の受信を計時する。DRAM130への制御およびアドレス信号の送信は同期していて、DQ導線160経由でデータ信号の同期送信と並列に動作する。グローバルクロック140は、クロックバッファ142へ送信されるクロックシステムクロックまたは基準クロックと呼ぶ場合があるを生成し、クロックバッファ142はコントローラ110およびメモリモジュール120へクロックを送る。クロックバッファは通常、クロックの位相を揃えるべくPLLに基づいている。本明細書に引用している米国特許第5,485,490号に示す構成等、システムまたは基準クロックを配信する他のバス構造を用いてもよい。メモリモジュール120内で、PLLクロックバッファ144は、クロックバッファ142からクロックを受信する。PLLクロックバッファ144は、モジュールクロックメモリモジュール内で内部的に使用の位相を、受信された基準クロックに揃えて、モジュールクロックをレジスタ152およびDRAM130へ送信する。メモリモジュール120へのデータおよび制御信号の送信は、このようにグローバルクロック140により生成されたクロックに同期している。方向モード制御機能を備えたコントローラ図2に、メモリシステム100のコントローラ110をより詳細に示す。図2が、典型的なコントローラの構成要素の小さいサブセットを概念的に表現したものである点に注意されたい。コントローラ110は、書込みインジケータ380、データ出力レジスタ388、出力バッファ390、別の書込みインジケータ392、出力バッファ394、データ入力レジスタ395、読出しインジケータ396、入力バッファ397、別の読出しインジケータ398、および入力バッファ399を含んでいる。いくつかの実装方式において、2個の読出しインジケータ396、398は同一の読出し制御信号であり、2個の書込みインジケータ380、392は同一の書込み制御信号である。いくつかの実施形態において、コントローラは更に、較正セレクタ382、較正アレイ384、クロック較正器386を含んでいる一方、他の実施形態では、これらの要素は含まれていない。これらの要素を含まない実施形態において、クロックバッファ142からのクロックは出力バッファ394に接続されている。コントローラ110はまた、モードレジスタ510、ORゲート515、較正セレクタ555、較正アレイ560、クロック較正器565、および計時マルチプレクサ570を含んでいる。追加的な制御ロジック580が図2に示す制御信号を生成し、更に本明細書の記述に関係しないコントローラ110の制御機能を実行する。モードレジスタ510は、方向モードを記憶する。一般に、当該モードは、DS導線170が一方向か双方向かを判定する。モードレジスタ510は好適には、1個以上の外部構成要素図示しないによりコントローラ110が動作する間、またはコントローラ110を製造する間に設定されてよい。モードレジスタ510により記憶された方向モードは、ORゲート515へ、次いで計時マルチプレクサ570へ送信される。上段に示したように、ORゲート515はモードレジスタ510から入力を受信する。ORゲート515はまた、書込みインジケータ380から入力も受信する。ORゲート515の出力は従って、方向モードが高、または書込みインジケータ380が高のいずれかであれば高である。好適には、コントローラ110がデータをDRAMに書き込んだ場合、書込みインジケータ380は高であり、コントローラ110が一方向モードコントローラ110がデータの書き込みや読み込みを行なっているか、あるいは停止中であるに無関係にで動作すべく設定されている場合、方向モードは高である。ORゲート515の出力は出力バッファ394に接続されていて、出力バッファ394を有効または無効にする。従って、コントローラ110がDRAMにデータを書き込んだ場合、またはコントローラ110が一方向モードで動作すべく設定されている場合に出力バッファ394は有効にされる。出力バッファ394が有効でない場合、その出力は3状態化されすなわち高インピーダンス状態に設定される、他のどの素子もDS導線上の信号をアサートしていなければDS導線170は浮動状態のままであり、より一般的には、別の素子例:メモリモジュール内のメモリ素子によりDS導線170を駆動してもよい。上に示したように、コントローラ110は、DRAM130へデータを送信する際に出力バッファ394の出力を有効にすべく書込みインジケータ380を設定する。また、コントローラ110は、コントローラ110が接続されている各メモリモジュール120用の較正データを記憶する。本出願で説明するメモリシステムにおいて、1個のメモリモジュール120だけを示す。しかし、メモリシステムは2つ以上のメモリモジュール120を含んでいてよい。メモリモジュール120へのコントローラ110の各種な接続は異なっていてよい。例えば、そのような接続の長さおよびインピーダンスは変わる場合がある。その結果、タイミング信号例:クロックまたはデータストローブを較正または調整してもよい。上に注記したように、いくつかの実施形態において、コントローラは、較正セレクタ382、較正アレイ384、およびメモリ素子にデータを書き込む際に用いるタイミング信号を調整するクロック較正器386を含んでいる。較正アレイ384は、この目的で較正データを記憶する。較正セレクタ382は、コントローラ110がどのメモリモジュール120に書き込むかに基づいて特定の較正を選択するコントローラ110により生成される信号を搬送する。較正セレクタ382は、例えば、較正アレイ384に記憶されている特定の較正値を選択するためのアドレスを送信することができる。選択された較正値は、較正アレイ384によりクロック較正器386へ送信され、当該クロック較正器はまた、クロックバッファ142からクロックを受信する。クロック較正器386は選択された較正値を用いることにより、受信したクロックの位相を調整する。いくつかの実施形態において、各々の記憶された較正値は、クロック信号の状態遷移をオフセットすべく遅延素子を指定する。いくつかの実施形態において、記憶された較正値は各々クロック位相を指定する。調整されたクロックは、コントローラ110が生成するデータストローブの基礎になる。当該データストローブはクロック較正器386により、データ出力レジスタ388および出力バッファ394へ送信される。上述のように、出力バッファ394はデータストローブをDS導線170へ送信する。データストローブは、データ出力レジスタ388から出力バッファ390へのデータの出力を計時し、当該出力バッファはDQ導線160に接続されていて、書込みインジケータ392により有効にされる。ある動作モードにおいて、コントローラ110のデータ入力レジスタ395は、入力バッファ397からデータストローブを、および入力バッファ399からデータを受信する。入力バッファ397は、読出しインジケータ396により有効にされ、入力バッファ399は読出しインジケータ398により有効にされる。入力バッファ397は、DS導線170から入力すなわちデータストローブを受信し、入力バッファ399はDQ導線160から入力すなわちデータを受信する。制御ロジック580コントローラ110は、DRAM130からデータを受信する際に、入力バッファ397、399を有効にすべく読出しインジケータ396、398を設定する。受信されたデータストローブは従って、データの受信を計時する。コントローラ110が、DS導線を双方向的に用いるべく設定されている場合、DRAMがデータを送信する間、データストローブはソース同期されていて、DRAMにより駆動される。このモードにおいて、コントローラ110は従来型DRAM例:DRAM130メモリモジュールと互換性を有する。しかし、コントローラがDS導線170を一方向的に用いるべく設定されている場合、データストローブはソース同期されておらず、DRAMにより駆動されない。このモードにおいて、データストローブは、コントローラ110により送信されたデータをサンプリングすべく自由継続クロックとしてDRAMにより用いることができる。上述のように、メモリモジュール120は複数のDRAM130を含んでいる。従って、コントローラ110はメモリモジュール120内で各DRAM130用のデータ出力レジスタ388しかし簡潔のため図示しないがを含んでいてよい。クロック較正器386の出力は、各々のデータ出力レジスタ388に接続されている。また、各データ出力レジスタ388用に出力バッファ390が含まれていて、これは次いで各々のDQ導線160に接続している。書込みインジケータ392は、好適にはこれらのデータ出力レジスタ388の各々に接続していることにより、各データ出力レジスタ388の出力が同一データストローブにより計時されて、同一書込みインジケータ392により有効にされる。また、メモリモジュール120内の各DRAM130用に出力バッファ394が含まれている。クロック較正器386の出力は各々のデータ出力バッファ394に接続しており、これは次いで各々のDS導線170に接続している。この構成により、コントローラはメモリモジュール120の各DRAM130に別々のデータを同時に送信することが可能になる。所与の較正値は、従って、データストローブにより同時に計時される各々のデータ出力レジスタ388に適用される。出力バッファ390、394の所与の組に接続されたDS170およびDQ導線160の各々の組はまた、2つ以上のメモリモジュール120に接続されていてよい。従って、較正値は通常、メモリモジュール120内の各DRAM130ではなく、各メモリモジュール120について導かれる。特定のメモリモジュール120が選択された場合、選択されたメモリモジュール120がデータを受信すべく設定するために、各メモリモジュール120へ送信された制御およびアドレス信号にこの選択を反映させる。同様に、コントローラ110は、簡潔のため図示しないがメモリモジュール120内の各DRAM130すなわちDS170およびDQ導線160の各組用にデータ入力レジスタ395、入力バッファ397、および入力バッファ399を含んでいてよい。この構成により、コントローラは、メモリモジュール120の各DRAM130から別々のデータを同時に受信可能になる。データをコントローラに送信するために特定のメモリモジュール120が選択された場合、データおよびデータストローブをDQ160とDS導線170の各々に配置するのはこのメモリモジュール120だけである。較正セレクタ555は、コントローラ110がどのメモリモジュールから読み出しているかに応じてすなわち、どのメモリモジュールがDQ導線160経由でコントローラ110へデータを送信しているかに応じて、コントローラ110の制御ロジック580により生成された信号を搬送する。較正セレクタ555は、較正アレイ560に記憶された特定の較正値を選択すべくアドレスを送信することができる。選択された較正値は、較正アレイ560によりクロック較正器565へ送信され、当該クロック較正器はまた、クロックバッファ142からクロックも受信する。クロック較正器565は選択された較正値を用いて、受信したクロックの位相を調整する。調整済みクロックは、クロック較正器565により計時マルチプレクサ570へ送信される。較正セレクタ555、較正アレイ560、およびクロック較正器565は、方向モードが一方向である場合にだけ使用され、データの送信元であるメモリ素子に従って調整または較正された位相調整済み受信クロックを生成すべく使用される点に留意されたい。いくつかの実施形態において、省電力のため、方向モードが双方向の場合はクロック較正器565の動作が無効になる。計時マルチプレクサ570は、クロック較正器565により送信された位相調整済みクロック、あるいはDS導線170経由で送信されたデータストローブを送信すべく構成されている。計時マルチプレクサ570の出力は、ある状況では当該信号は受信されたデータストローブから導かれる場合もあるが、クロック信号または基準信号と呼ばれる。計時マルチプレクサ570による信号出力の選択はモードレジスタ510により制御され、上述のように当該モードレジスタは計時マルチプレクサ570へ方向モードを出力する。計時マルチプレクサ570の出力は入力バッファ397へ送信され、上述のように当該入力バッファは読出しインジケータ396により有効にされてデータ入力レジスタ395に接続されている。データ入力レジスタ395により受信されたデータは、従って、クロック較正器565が生成した調整済みクロックか、またはDS導線170経由で送信されるデータストローブにより計時される。コントローラ110が双方向モードで動作すべく構成されている場合、計時マルチプレクサ570はDS導線170経由で送信されたデータストローブを入力バッファ397へ送信する。また、コントローラ110が一方向モードで動作すべく構成されている場合、計時マルチプレクサ570はクロック較正器565が生成した調整済みクロックを入力バッファ397に送信する。従って、コントローラ110が、DS導線を双方向的に用いるべく構成されている場合、コントローラ110がデータストローブを用いて、DRAMにより送信されたデータをサンプリングすることができる。しかし、一方向的に動作すべく構成されている場合、コントローラ110による読込みデータの取得は、較正済み内部タイミング基準例:調整済みクロックにより、計測または計時される。方向モード制御機能を備えたDRAM図3に、メモリシステム100のDRAM130を示す。図3に示すように、DRAM130は、モードレジスタ302、C/Aレジスタ310、送信Txインジケータ320、出力バッファ325、受信Rxインジケータ330、入力バッファ335、データ入力レジスタ340、受信インジケータ350、入力バッファ355、送信Txインジケータ360、出力バッファ365、データ出力レジスタ370、およびANDゲート304を含んでいる。いくつかの実施形態において、2個の受信インジケータ330、350は同一の受信制御信号であって、2個の送信インジケータ320、360は同一送信制御信号である。更に、送受信インジケータは互いに補完的であってよい。図3がDRAMチップの構成要素の小さいサブセットの概念的な表現である点に注意されたい。例えば、この図に示すデータ入力およびデータ出力レジスタ340、370は、DRAMの感度増幅器アレイ等、DRAMの記憶アレイへのインタフェースにおける回路であって、当該回路が例えばラッチその他のクロック制御された回路とは対照的に厳密にレジスタの定義を満たしていても、いなくてもよい。更に、図3ではデータ入力およびデータ出力レジスタ340、370を別々に示しているが、同一回路の一部または全体として実装されていてもよい。C/Aレジスタ310は、通常は図1のPLLクロックバッファ144からのクロックと、C/A導線150経由でコントローラ110から制御およびアドレス信号を受信する。クロックは、これらの制御およびアドレス信号の受信を計時または計測する。入力および出力バッファ335、325の第一の組は、DS導線170に接続されていて、各々データストローブの受信と送信を行なう。図に示すように、出力バッファ325が送信するデータストローブは、DRAM130がクロックから生成したものである。DRAMモードレジスタ302は、DRAM130または図4のDRAM440と連動して使われた場合に方向モードを記憶する。方向モードは、DS導線170が一方向または双方向のいずれであるかを判定する。モードレジスタ302は好適には、コントローラ110により、DRAM130が動作している間、またはDRAM130またはメモリモジュール120を製造する間に設定されてよい。いくつかの実施形態において、コントローラ110およびDRAM130は、コントローラが制御およびアドレス線150経由で、DRAMに対し特定のモード値をモードレジスタ302に記憶すべく指示するコマンドを送信可能なように構成されている。モードレジスタ302により記憶された方向モードは、ANDゲート304へ送信される。上段に示すANDゲート304は、DRAMモードレジスタ302から入力を受信する。ANDゲート304はまた、送信Txインジケータ320から入力を受信する。方向モードが高であって、送信Txインジケータ320が高である場合、ANDゲート304の出力は高である。好適には、DRAM130がコントローラへデータストローブを送信し、DRAM130が双方向モードで動作すべく構成されている場合、送信Txインジケータ320および方向モードは高である。ANDゲート304の出力は、出力バッファ325を有効または無効にすべく出力バッファ325に接続されている。従って、DRAM130がデータを送信し、さらに、DRAM130が双方向モードで動作すべく構成されている場合、出力バッファ325は有効にされて、データ用のデータストローブがデータ出力レジスタ370から送信されるにつれて、受信されたクロック信号をDS導線170へ送る。逆に、DRAM130が一方向モードで動作すべく構成されている場合、出力バッファ325が無効になるようANDゲート304の出力は低くなっている。出力バッファ325が有効でない場合、その出力が3状態すなわち高インピーダンス状態に設定にされ、他のどの素子もDS導線上の信号をアサートしていなければDS導線170は浮動状態のままであり、より一般的には、別の素子例:メモリコントローラ110、またはDRAM130が存在するメモリモジュール120と同一メモリバス上の別のメモリモジュール内の別のメモリ素子によりDS導線170を駆動してもよい。入力バッファ335が受信するデータストローブは、コントローラ110が生成および送信したものである。さらに、入力バッファ335は、受信Rxインジケータ330により有効にされるまたはDS導線170からデータ入力レジスタ340へデータストローブを送信すべく設定される。従って、DRAMがコントローラ110からデータを受信した場合、受信Rxインジケータ330は入力バッファ335を有効にすべく設定される。データ入力レジスタ340によるデータの受信は従って、DS導線170経由で受信されたデータストローブにより計時される。入力および出力バッファ355、365の第二の組は、各々データを送受信すべくデータ信号DQ導線160に接続されている。図3に示すように、出力バッファ365が送信するデータはデータ出力レジスタ370から送信されたものであり、当該データ出力レジスタはDRAM130内の記憶素子からデータを受信する。さらに、出力バッファ365は、送信Txインジケータ360により有効にされるまたはDQ導線160へデータを送信すべく設定されている。従って、DRAMがコントローラ110へデータを送信する場合、送信Txインジケータ360は出力バッファ365が有効にされるように設定されている。入力バッファ355が受信するデータは、コントローラ110が送信したものである。また、入力バッファ355は、DQ導線160からデータ入力レジスタ340へデータを送信すべく有効にされていて、当該データ入力レジスタは、受信Rxインジケータ350により、DRAM130内の記憶素子へデータを送信する。従って、DRAMがコントローラ110からデータを受信した場合、受信Rxインジケータ350は、入力バッファ355が有効にされるよう設定されている。データ出力レジスタ370によるデータの送信は従って、DS導線170経由で受信されたデータストローブではなくクロックにより計時される。上述のように、DRAM130が双方向的にDS導線を用いるべく構成されている場合、DRAM130がデータを送信する間、データストローブはソース同期されていて、DRAM130により駆動される。ストローブ出力バッファ325とデータ出力バッファ365に付随する送信遅延は好適には同一であるか、またはほぼ同一に近い。その結果、これらの信号がコントローラに到達した際に、送信されたデータとデータストローブの位相関係は記憶される。このモードでは、DRAM130は従来型コントローラ例:図1のコントローラ110と互換性を有する。しかし、DRAM130が一方向的にDS導線を用いるべく構成されている場合、データストローブはソース同期されておらず、DRAMにより駆動されない。このモードでは、DRAM130は本明細書に述べるコントローラ例:DRAM130からデータを受信すべく較正されたタイミングを有するコントローラと互換性を有する。図4に、メモリシステム100のDRAM440の別の実施形態を示す。図3に示すDRAM130と関連して上で述べた構成要素に加え、図4に示すDRAM440はマルチプレクサ410を含んでいる。マルチプレクサ410は通常はPLLクロックバッファ144からのクロックと、DS導線170により送信されたデータストローブを受信する。マルチプレクサの出力は、データ出力レジスタ370へ送信される。従って、マルチプレクサ410による選択に応じて、データ出力バッファによるデータの出力は、クロックまたはDS導線170により送信されたデータストローブにより計測または計時される。この選択はモードレジスタ302により行なわれ、方向モードを選択入力としてマルチプレクサ410へ送信する。上で示したように、DRAM440が一方向的にDS導線170を用いるべく構成されている場合、DRAM440が出力したデータはコントローラ例:コントローラ110が生成したデータストローブにより計時される。これが可能なのは、コントローラにより常にデータストローブが送信されるためである。また、データストローブは通常、クロックより位相シフトが小さい点が問題であり、その結果、メモリバス経由のデータ送信速度が従来型システムよりも増大してもよい。このモードでは、DRAM440はDRAM440へデータストローブを連続的に送信すべく構成されたコントローラ本明細書に述べるコントローラ等と互換性を有する。しかし、DRAM440が一方向的にDS導線170を用いるべく構成されている場合、DRAM440がデータを送信する間、データストローブは利用できない。その代わり、DRAM440が出力したデータは、クロックにより計時される。このモードでは、DRAM440は従来型コントローラ例:コントローラ110と互換性を有する。追加的な実施形態図5Aに、メモリシステム100で使用するコントローラ425の別の実施形態を示す。図2に示したコントローラ110とは異なり、図5Aに示すコントローラ425は双方向モードでは動作しない。従って、コントローラ425は、モードレジスタ510、書込みインジケータ380、ORゲート515、または計時マルチプレクサ570を含んでいない。これらの構成要素が不要なのは、クロック較正器386の出力がDS導線170に連続的に印加されるからである。あるいは、コントローラは、方向モード値以外の各種モード値を記憶するモードレジスタを含んでいてよい。コントローラ425の本実施形態は、オプションとして、データ出力レジスタ388および出力バッファ390に付随する送信遅延に一致またはほぼ一致する信号遅延を提供すべく、データストローブ出力バッファ394を含んでいてよい。さらに、データ入力レジスタへの入力は、クロック較正器565の出力により常に計時されている。コントローラ425は、本明細書に述べるDRAM例:DRAM130、DRAM440、およびDRAM450と互換性を有するが、従来型DRAMとは互換性を有しない。図5Bに、メモリシステム100で使用するDRAM450の別の実施形態を示す。図3、4のDRAM130、440とは異なり、DRAM450はANDゲート304または出力バッファ325を含んでいない。これは、DRAM450がDS導線170経由出でデータストローブを送信しないからである。さらに、データ出力レジスタ370の出力がクロックにより計時または計測されないため、DRAM450はマルチプレクサ410を含んでいない。その代わり、データ出力レジスタ370はデータ入力レジスタ340と同様に、DS導線170経由で送信されるデータストローブにより常に計時されている。好適には、C/A導線150経由で送信された制御およびアドレス信号だけがクロックにより計時される。DRAM450は、本明細書に述べるコントローラ例:コントローラ110およびコントローラ425と互換性を有するが、従来型コントローラとは互換性を有しない。特定の実施形態に関する上の記述は、例示および説明目的で提示されている。各実施形態は、本発明の原理および実際的な応用を最適に説明し、それにより他の当業者が本発明を最適に利用できるようにすべく選択および記述したものである。従ってこれらが全てではなく、開示した方式を以って本発明を限定するものでもない。本開示の利点を享受し得る当業者は、本明細書に述べた本発明の概念から逸脱することなく、各種の変更を想起することが可能であろう。例えば、上に述べた各種のデータストローブおよびクロックすなわちクロック信号は単一終端信号として提示されている。しかし、別の実施形態では、これらのデータストローブおよびクロックは差分信号である。差分信号を利用することにより、クロック速度およびデータ速度を向上させることが可能である。従って、単に上記の説明だけではなく、特許請求の範囲によって、本発明の排他的権利の規定を意図する。"