"行列状に配列され、各々が光電変換素子を含む複数の画素部と、前記複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される複数の水平信号線と、前記複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する複数の駆動回路と、前記複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、前記複数の駆動回路の各々に出力する制御回路とを備え、前記複数の駆動回路の各々は、前記行選択信号に基づいてセット状態になる第1のラッチ回路と、前記第1のラッチ回路の状態に基づいてセット状態になる第2のラッチ回路とを含み、前記駆動信号は、前記第2のラッチ回路の状態に基づいて出力される、固体撮像装置。前記制御回路は、前記複数の駆動回路で共通の信号として、第1のセット信号および第2のセット信号をさらに出力し、前記第1のラッチ回路は、前記行選択信号が活性状態でありかつ前記第1のセット信号が活性状態のときセット状態になり、前記第2のラッチ回路は、前記第1のラッチ回路がセット状態でありかつ前記第2のセット信号が活性状態のときにセット状態になる、請求項1に記載の固体撮像装置。前記固体撮像装置は、動作モードとして、前記複数の画素部を複数行ずつ同時に駆動する画素混合モードを有し、前記画素混合モードにおいて、前記制御回路は、駆動対象である複数の選択行用の駆動回路に出力する複数の前記行選択信号を順次活性化し、前記画素混合モードにおいて、前記制御回路は、複数の選択行に対応する複数の前記第1のラッチ回路が全てセット状態になった後に、前記第2のセット信号を活性化する、請求項2に記載の固体撮像装置。第1の選択行に含まれる各画素部を駆動状態にし、次に第2の選択行に含まれる各画素部を駆動状態にする場合に、前記制御回路は、前記第1の選択行に含まれる各画素部の駆動中に、前記第2の選択行用の駆動回路に対して出力する前記行選択信号を活性状態にする、請求項2に記載の固体撮像装置。前記制御回路は、前記複数の駆動回路で共通の信号として、第1のリセット信号および第2のリセット信号をさらに出力し、前記第1のラッチ回路は、前記行選択信号が活性状態でありかつ前記第1のリセット信号が活性状態のときリセット状態になり、前記第2のラッチ回路は、前記第1のラッチ回路がリセット状態でありかつ前記第2のリセット信号が活性状態のときにリセット状態になる、請求項2に記載の固体撮像装置。前記第1のラッチ回路は、第1のノードと、第2のノードと、前記第1のノードの論理レベルを反転した信号を前記第2のノードに出力する第1のインバータと、前記第2のノードの論理レベルを反転した信号を前記第1のノードに出力する第2のインバータと、前記第1のノードと基準電圧を与える基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記第1のセット信号が活性状態のとき導通状態になる第1のスイッチ部と、前記第2のノードと前記基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記第1のリセット信号が活性状態のとき導通状態になる第2のスイッチ部とを含み、前記第2のラッチ回路は、第3のノードと、第4のノードと、前記第3のノードの論理レベルを反転した信号を前記第4のノードに出力する第3のインバータと、前記第4のノードの論理レベルを反転した信号を前記第3のノードに出力する第4のインバータと、前記第3のノードと前記基準ノードとの間に接続され、前記第1のノードの電圧が前記基準電圧に等しくかつ前記第2のセット信号が活性状態のときに導通する第3のスイッチ部と、前記第4のノードと前記基準ノードとの間に接続され、前記第2のノードの電圧が前記基準電圧に等しくかつ前記第2のリセット信号が活性状態のときに導通する第4のスイッチ部とを含み、前記駆動信号は、前記第3または第4のノードの論理レベルに基づいて出力される、請求項5に記載の固体撮像装置。前記行選択信号、前記第1のセット信号、および前記第1のリセット信号の各々は、クロック信号に同期するとともに前記クロック信号の半周期のパルス幅を有する信号である、請求項5に記載の固体撮像装置。前記複数の画素部の各々は、さらに、制御電極が対応の水平信号線と接続され、前記光電変換素子で発生した電荷を転送する転送トランジスタと、前記転送トランジスタを介して前記光電変換素子と接続され、前記光電変換素子で発生した電荷を蓄積する電荷蓄積部と、列方向に配置される別の画素部の電荷蓄積部との間に設けられ、前記画素混合モード時に導通状態となる結合トランジスタとを含む、請求項3に記載の固体撮像装置。行列状に配列され、各々が光電変換素子を含む複数の画素部と、前記複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される複数の水平信号線と、前記複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する複数の駆動回路と、前記複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、前記複数の駆動回路の各々に出力する制御回路とを備え、前記制御回路は、前記複数の駆動回路で共通のセット信号をさらに出力し、前記行選択信号および前記セット信号の各々は、クロック信号に同期するともに前記クロック信号の半周期のパルス幅を有する信号であり、前記複数の駆動回路の各々は、前記行選択信号が活性状態でありかつ前記セット信号が活性状態のときセット状態になるラッチ回路を含み、前記駆動信号は、前記ラッチ回路の状態に基づいて出力される、固体撮像装置。前記制御回路は、前記複数の駆動回路で共通の信号であるリセット信号をさらに出力し、前記リセット信号は、クロック信号に同期するともに前記クロック信号の半周期のパルス幅を有する信号であり、前記ラッチ回路は、前記行選択信号が活性状態でありかつ前記リセット信号が活性状態のときリセット状態になる、請求項9に記載の固体撮像装置。前記ラッチ回路は、第1のノードと、第2のノードと、前記第1のノードの論理レベルを反転した信号を前記第2のノードに出力する第1のインバータと、前記第2のノードの論理レベルを反転した信号を前記第1のノードに出力する第2のインバータと、前記第1のノードと基準電圧を与える基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記セット信号が活性状態のとき導通状態になる第1のスイッチ部と、前記第2のノードと前記基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記リセット信号が活性状態のとき導通状態になる第2のスイッチ部とを含み、前記駆動信号は、前記第1または第2のノードの論理レベルに基づいて出力される、請求項10に記載の固体撮像装置。CMOSイメージセンサによる動画像の撮影では、通常、走査線ごとに順次シャッターを切るすなわち、行ごとにシャッター動作と信号の読出し動作を行なうローリング電子シャッター方式が用いられる。ローリング電子シャッター方式では、1垂直走査期間内に、画素内のフォトダイオードの蓄積電荷をリセットする画素リセット行と、蓄積電荷を読み出す読出行画素リセット行と異なるとを選択する必要がある。特に、画素混合を行なう場合には、複数の画素リセット行と複数の読出行とを同じ1垂直走査期間内に選択する必要がある。電荷の吐き出しを十分に行なうために画素リセットを複数回行なう場合にも、同じ1垂直走査期間内に複数の画素リセット行を選択する必要が生じる。このように動画像の撮影では、1垂直走査期間内に多くの画素リセット行および読出行の選択を行なう必要があるので、FULL-HDに対応した高フレームレートの撮影を行なうことは困難である。したがって、この発明の目的は、従来よりも高フレームレート化が可能な固体撮像装置を提供することである。この発明の実施の一形態による固体撮像装置は、複数の画素部と、複数の水平信号線と、複数の駆動回路と、制御回路とを備える。複数の画素部は、行列状に配列され、各々が光電変換素子を含む。複数の水平信号線は、複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される。複数の駆動回路は、複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する。制御回路は、複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、複数の駆動回路の各々に出力する。複数の駆動回路の各々は、行選択信号に基づいてセット状態になる第1のラッチ回路と、第1のラッチ回路の状態に基づいてセット状態になる第2のラッチ回路とを含む。駆動信号は、第2のラッチ回路の状態に基づいて出力される。上記の実施の形態によれば、対応の行に設けられた各画素部を第1および第2のラッチ回路を用いて駆動することにより、高フレームレートの固体撮像装置を実現することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[イメージセンサの基本構成]図1は、この発明の実施の形態1によるイメージセンサ固体撮像装置の構成を示すブロック図である。図1を参照して、イメージセンサは、画素アレイ1、垂直走査部2、水平走査部3、タイミングジェネレータ4、出力回路5、複数の水平信号線LR,LT1,LT0,LS,LF、および複数の垂直信号線LVを含む。画素アレイの構成図2は、画素アレイ1の構成を示すブロック図である。画素アレイ1は、複数行複数列に配置された複数の画素部10を含む。画素アレイ1を構成する複数の画素部10の行にそれぞれ対応して、水平信号線LR,LT1,LT0,LS,LFが設けられ、画素アレイ1を構成する複数の画素部10の列にそれぞれ対応して、垂直信号線LVが設けられる。図3は、図1の画素アレイ1に設けられた各画素部10の構成の1例を示す回路図である。図3を参照して、各画素部10は、2つのフォトダイオード光電変換素子11A,11Bと、2つの転送トランジスタ12A,12Bと、リセットトランジスタ13と、増幅トランジスタ14と、選択トランジスタ15と、FD連結トランジスタ16とを含む。フォトダイオード11A,11Bは、入射光の強度に応じた量の負電荷を蓄える。フォトダイオード11A,11Bのアノードは接地ノードGNDに接続され、そのカソードは転送トランジスタ12A,12Bを介してフローティングディフュージョンFDに接続される。フローティングディフュージョンFDは、画素から読み出された負電荷を電圧に変換する部分である。転送トランジスタ12A,12Bのゲートは、対応の水平信号線LT0、LT1に接続され、転送信号TX0、TX1をそれぞれ受ける。転送トランジスタ12A,12Bは、転送信号TX0,TX1によって選択的にオン状態になる。増幅トランジスタ14および選択トランジスタ15は、電源ノードVCCと対応の垂直信号線LVとの間に直列接続されるなお、電源ノードと電源電圧には同じ参照符号VCCを付す。増幅トランジスタ14のゲートはフローティングディフュージョンFDに接続される。選択トランジスタ15のゲートは、対応の水平信号線LSに接続され、選択信号SELを受ける。リセットトランジスタ13は、電源ノードVCCと増幅トランジスタ14のゲートとの間に接続される。リセットトランジスタ13のゲートは、対応の水平信号線LRに接続され、リセット信号RSTを受ける。FD連結トランジスタ16は、垂直方向に隣接する画素のフローティングディフュージョンFD間に接続される。FD連結トランジスタ16のゲートは、対応の水平信号線LFに接続され、FD連結信号FDSWを受ける。FD連結トランジスタ16を備えている理由は垂直画素混合を実現するためである。垂直方向のフローティングディフュージョンFDを所定数連結することによって、複数のフォトダイオードから読み出される負電荷を連結したFDで混合する。画素混合により1画素当たりの面積が増加したことと同等になり画質が向上する。上記の画素部10の構造は、転送トランジスタ12A,12Bを除く他の4つのトランジスタリセットトランジスタ13、増幅トランジスタ14、選択トランジスタ15、FD連結トランジスタ16を2つのフォトダイオード11A,11Bで共用する3Tr型である。3Tr型の係数3は、1つのフォトダイオードあたりのトランジスタ数を意味する。次に画素部10の動作について簡単に説明する。なお、以下の説明では、転送信号TX0をHハイレベルにして転送トランジスタ12Aをオン状態にすることによって、フォトダイオード11Aに発生した負電荷を読み出す場合について示す。転送信号TX1をHレベルにして転送トランジスタ12Bをオン状態にすることによって、フォトダイオード11Bに発生した負電荷を読み出す場合についても同様である。画素リセット動作時は、転送信号TX0およびリセット信号RSTをHレベルにしてトランジスタ12A,13をオンさせ、フォトダイオード11Aに蓄えられた負電荷をリセットする。転送信号TX0およびリセット信号RSTをLローレベルにしてトランジスタ12A,13をオフさせると、入射光の強度に応じた量の負電荷がフォトダイオード11Aに蓄えられる。読出動作時は、選択信号SELをHレベルにして選択トランジスタ15をオンさせる。次に、リセット信号RSTを所定時間だけHレベルにしてリセットトランジスタ13をオンさせ、フローティングディフュージョンFDを電源電圧VCCよりもリセットトランジスタ13のしきい値電圧だけ低い電圧にリセットする。このときトランジスタ14,15を介して暗信号基準信号が垂直信号線LVに生成される。次いで、転送信号TXを所定時間だけHレベルにして転送トランジスタ12Aをオンさせ、フォトダイオード11AのカソードをフローティングディフュージョンFDに接続する。このときトランジスタ14,15を介して光信号が垂直信号線LVに生成される。暗信号は光信号を補正するために使用される。その他の周辺回路の構成再び図1を参照して、タイミングジェネレータ4は、垂直走査部2にクロック、行選択アドレスおよび制御信号を与えるとともに、水平走査部3に列選択アドレスおよび制御信号を与える。垂直走査部2は、垂直走査回路および電圧レベルシフト回路の機能を有する。垂直走査部2は、行選択アドレスおよび制御信号に従って、画素アレイ1の複数行を順次選択し、選択した行の水平信号線LR,LT1,LT0,LS,LFを介して、その行の各画素部10にリセット信号RST、転送信号TX1、TX0、選択信号SELおよびFD連結信号FDSW以下、これらの信号を総称する場合、画素駆動信号と記載するを所定のタイミングで与える。図6~図9を参照して後述するように、垂直走査部2には、画素アレイ1の行ごとに、各画素駆動信号に個別に対応するラッチ回路マスタラッチ回路およびスレーブラッチ回路が設けられる。ある行に画素駆動信号を供給する場合には、その行に対応するラッチ回路をセット状態にする。水平走査部3は、水平走査回路およびカラム回路の機能を有する。水平走査部3は、垂直走査部2によって選択された行に含まれる複数の画素部10の各々から各垂直信号線LVに出力された複数の暗信号および光信号を受信する。カラム回路は、垂直信号線LVごとに受信した光信号を暗信号で補正する。出力回路5は、水平走査部3で生成された複数の補正後の光信号を外部に出力する。画素アレイ1とタイミングジェネレータ4などの周辺回路とでは電源電圧が異なる。画素アレイ1では性能に関係した飽和電子量を確保するため高い電源電圧が必要であり、周辺回路では電源電圧を低くすることで微細プロセスを使うことができる。これによって、消費電力および回路面積の削減が可能となる。このため、垂直走査部2には電圧レベルシフト回路が設けられている。[画素混合]図4は、垂直3画素混合を説明するための図である。図4Aを参照して、一般的なCMOSイメージセンサの画素配列はベイヤー配列となっている。ベイヤー配列では、各画素には赤R、緑G,青Bのうち1色が割り当てられる。そして、緑Gの画素が市松模様に配置され、これらの緑色の画素の間に赤Rの画素と青Bの画素とが配設される。図4において、赤Rの画素に対して水平方向に隣接する緑の画素をGrと記載し、青Bの画素に対して水平方向に隣接する緑の画素をGbと記載する。なお、垂直方向に隣接する2個の画素が、図2に示す1つの画素部10に含まれる。すなわち、図2において、画素部10の各行が2行の画素行に相当する。ベイヤー配列で3画素混合を実現するためには1画素おきに3画素を選択する必要がある。本実施の形態の画素部10は、垂直方向の2画素で1つのフローティングディフュージョンFDを共用している構造であるので、垂直方向のフローティングディフュージョンFDを複数個連続して接続することによって垂直画素混合を実現することができる。具体的に、図4の場合には、3つのフローティングディフュージョンFDの間に設けられた2つのFD連結トランジスタ16をオン状態にすることによって、垂直方向に3つのフローティングディフュージョンFDを連結する。そして、垂直走査部2より出力された画素駆動信号によって3行の同色の画素をアクティブ状態にする。この結果、図4Bに示すように、RおよびGrの各々について、垂直3画素に蓄積された電荷を3つの連結されたフローティングディフュージョンFDによって混合することができる。図5は、垂直3画素混合時のタイミング図である。図5Aには画素リセット動作時のタイミング図が示され、図5Bには読出動作時のタイミング図が示される。図5A、図5Bにおいて時刻t1から時刻t8までを1垂直走査期間1Hと記載すると称する。1垂直走査期間は、画素リセット動作および読出動作を行なうときの単位となっている。図5Aを参照して、画素リセット動作時には、選択信号SELは常にLレベルであるので、図3の選択トランジスタ15は常時オフ状態である。最初に、時刻t3から時刻t4の間でリセット信号RSTがHレベルになることによって、図3のリセットトランジスタ13がオン状態になる。次に、時刻t5から時刻t6の間で、たとえば、第1行目、第3行目および第5行目の画素行に対応する転送信号TX0が同時にオン状態になることによって、これらの画素行に対応する画素部に設けられた転送トランジスタ12Aがオン状態になる。通常、フォトダイオードのカソードとフローティングディフュージョンに蓄積された電荷電子を十分に吐き出すために、画素リセット動作は複数回たとえば、5回繰返される。図5Bを参照して、読出動作時には、選択信号SELがHレベルになることによって、図3の選択トランジスタ15は、時刻t2から時刻t7までの間、オン状態に維持される。最初に、時刻t3から時刻t4の間で、第1行目、第3行目および第5行目の画素行に対応するリセット信号RSTがHレベルになることによって、図3のリセットトランジスタ13がオン状態になる。次に、時刻t5から時刻t6の間で、たとえば、第1行目、第3行目および第5行目の画素行に対応する転送信号TX0が同時にオン状態になることによって、これらの画素行に対応する画素部に設けられた転送トランジスタ12Aがオン状態になる。[ローリング電子シャッター]図6は、ローリング電子シャッターによって動画を撮影するときの垂直走査部2の動作を説明するための図である。図6において、縦軸は画素アレイの行を示し、横軸は垂直走査期間の単位で表わした時間を示す。図中で画素リセット動作をRSで示し、読出動作をRDで表わす。CMOSイメージセンサでは、画素信号の読み出しは行ごとにしか実行できない。このため、CMOSイメージセンサによる動画像の撮影では、通常、走査線ごとに順次シャッターを切るすなわち、行ごとにシャッター動作と信号の読出し動作を行うローリング電子シャッター方式が用いられる。読出動作の前に行なわれる画素リセット動作も行ごとに行なう必要がある。さらに、高画素数のデジタルカメラで動画像を撮影するためには画素混合または画素間引きが必要となる。たとえば、1000万10M画素3600H×2800VのデジタルカメラでFull-HD1920H×1080Vの動画データを出力するためには、データ量を1/2以上削減する必要がある。画素混合は等価的に受光面の面積が増加するため、暗い場所での高感度撮影に有利であるが、空間解像度が低下する欠点がある。撮影場所が明るく低感度撮影で十分ではあるが、高い空間解像度が必要な場合には、画素間引きが行われる。撮影条件により画素混合と画素間引きを使い分けることが望ましい。図6では、垂直3画素混合によって読出動作を行なう場合が示される。図6を参照して、第1行目、第3行目、第5行目の各画素行に対応する画素部において、垂直走査期間T1からT5までの間に、画素リセット動作が5回連続して行なわれる。垂直走査期間T6からT10までの間の露光時間が経過した垂直走査期間T11に、読出動作が行なわれる。画素リセット動作を複数回行なう理由は、画素に蓄積された電荷を十分に吐き出すためである。第4行目、第6行目、第8行目の各画素行に対応する画素部についても同様に、垂直走査期間T2からT6までの間に、画素リセット動作がそれぞれ連続して5回行なわれる。垂直走査期間T7からT11までの間の露光時間が経過した垂直走査期間T12に、読出動作が行なわれる。従来の固体撮像装置では、画素リセット動作を行なう行画素リセット行と、読出動作を行なう行読出行とを垂直走査期間ごとにそのつど選択する必要あった。したがって、上記の場合には、第1行目、第3行目、第5行目だけでも、垂直走査期間T1~T5,T11で合計6回の行選択を行なう必要があり、動作時間および動作電流の点で無駄が多かった。本実施の形態による固体撮像装置では、図8、図9を参照して後述するように、垂直走査部2には、ラッチ回路マスタラッチ回路、スレーブラッチ回路が設けられる。このため、画素リセット動作の開始時にラッチ回路をセット状態にすることによってリセット行が選択される図6ではRSを太線の枠で囲むことによって行選択開始を表わす。画素リセット動作の終了時にラッチ回路をリセット状態にすることによってリセット行の選択が解除される図6では、行選択解除をULで表わす。読出動作RDについても同様である。なお、より正確には、図12を参照して後述するように、マスタラッチ回路とスレーブラッチ回路とを用いたパイプライン動作によって行選択の開始および解除が行なわれる。たとえば、第1行目、第3行目、第5行目の各画素行に対応する画素部に対して、垂直走査期間T0,T10にマスタラッチ回路がセット状態になり、垂直走査期間T1,T11にスレーブラッチ回路がセット状態になる。図7は、ローリング電子シャッター方式による画素リセット動作および読出動作を模式的に示すタイミング図である。図7の縦軸は画素アレイの行番号を示し、横軸は時間を示す。行番号の最大はNmaxであり、最小は1である。図7では、画素混合および画素間引きがいずれも行なわれない場合が示される。図7を参照して、ある垂直走査期間Thにおいて、第Na行から第Nb行の画素行に対して画素リセット動作が行なわれ、第Nc行の画素行に対して読出動作が行なわれる。この場合、画素リセット動作を開始するために第Na行の画素行のアドレス選択を行ない、画素リセット動作を終了するために第Nb-1行の画素行のアドレス選択を行なう。さらに、読出動作のために第Nc行の画素行のアドレス選択を行ない、読出動作の解除のために第Nc-1行の画素行のアドレス選択を行なう。図1のタイミングジェネレータ4は、行選択アドレスを順次出力するので、これらのアドレス選択はシリアルに行われる。したがって、垂直走査期間ごとに4回の行アドレス選択が必要になる。垂直3画素混合を行なう場合には、垂直走査期間ごとに12回の行アドレス選択が必要になる。[垂直走査部の概略構成]図8は、図1の垂直走査部2の構成を示すブロック図である。図8を参照して、垂直走査部2は、制御回路80および信号発生回路60を含む。制御回路80は、図1のタイミングジェネレータ4から、クロック信号CLK、行選択アドレスA12~A013ビットおよび制御信号を受ける。制御信号には、マスタラッチセット信号TX_SET,RST_SET,SEL_SET、FDSW_SET、マスタラッチリセット信号TX_RST,RST_RST,SEL_RST、FDSWRST、スレーブラッチセット信号TX_TR_SET,RST_TR_SET,SEL_TR_SET、FDSW_TR_SET、スレーブラッチリセット信号TX_TR_RST,RST_TR_RST,SEL_TR_RST、FDSW_TR_RST、および成形信号TX_DRV,RST_DRV,SEL_DRV、FDSWDRVが含まれる。制御回路80は、13ビットの行選択アドレスA12~A0をプリデコードして、プリデコード後のアドレス信号としてAG<3:0>~AB<3:0>、AA<1:0>を生成する。たとえば、AG<3:0>は行選択アドレスの上位の2ビットA12,A11を4つの1ビット信号AG<3>,AG<2>,AG<1>,AG<0>に変換したものである。したがって、A12,A11の値に応じて、1ビット信号AG<3>,AG<2>,AG<1>,AG<0>のうちのいずれか1つが1となり、残りが0となる。他の信号についても同様に、AF<3:0>~AB<3:0>は、行選択アドレスを2ビットずつすなわち、A10,A9、A8,A7、A6,A5、A4,A3、A2,A1それぞれプリデコードしたものである。アドレス信号AA<1:0>AA<1>,AA<0>の2信号は、行選択アドレスの最下位ビットA1をプリデコードすることによって得られたものである。プリデコード後のアドレス信号AG<3:0>~AB<3:0>は、制御回路80内に設けられたバッファ回路によって整形される図8では、信号の末尾に_Bを付加することによって表わされる。この明細書では、プリデコード後のアドレス信号を行選択信号とも称する。行選択アドレスのうちの上位6ビットA12~A7は128行ごとのブロック選択に使用される。プリデコード後のアドレス信号ではAGB<3:0>~AEB<3:0>に相当する。行選択アドレスのうちの中位6ビットA6~A1は128行ごとのブロック内の選択に使用される。プリデコード後のアドレス信号ではADB<3:0>~ABB<3:0>に相当する。プリデコード後のアドレス信号AA<1:0>行選択アドレスA0に対応するは、図3の2つの転送トランジスタ12A、12Bの選択に用いられる。制御回路80内に設けられたTX1およびTX0用信号生成回路は、マスタラッチセット信号TX_SETとマスタラッチリセット信号TX_RSTの各々と、プリデコード後のアドレス信号AA<1>およびAA<0>の各々との論理積を演算する。この結果、TX1およびTX0用の信号として、マスタラッチセット信号TX0_SETとTX1_SET、マスタラッチリセット信号TX1_RST,TX0_RSTが生成される。スレーブラッチセット信号TX_TR_SET、スレーブラッチリセット信号TX_TR_RSTおよび成形信号TX_DRVは、アドレス信号AA<1:0>と論理積をとらず、TX1およびTX0用の信号としてそのまま同じ信号波形を出力する。これらの制御信号は、制御回路80内に設けられたバッファ回路によって整形される図8では、信号の末尾に_Bをつけることによって表わされる。その他の制御信号、すなわち、マスタラッチセット信号RST_SET,SEL_SET,FDSW_SET、マスタラッチリセット信号RST_RST,SEL_RST,FDSWRST、スレーブラッチセット信号RST_TR_SET,SEL_TR_SET,FDSW_TR_SET、スレーブラッチリセット信号RST_TR_RST,SEL_TR_RST,FDSW_TR_RST、および成形信号RST_DRV,SEL_DRV,FDSWDRVも、制御回路80内に設けられたバッファ回路によって整形される図8では、信号の末尾に_Bをつけることによって表わされる。さらに、制御回路80は、一部の信号については電圧を変換して、デコード部61~65に供給する。具体的には、TX1およびTX0用の成形信号TX_DRVは、Hレベルを電源電圧VDDから電源電圧VTXHに、Lレベルを接地電圧GNDから接地電圧GNDよりも低い負電圧VTXLに、変換する。成形信号RST_DRV,SEL_DRV,FDSWDRVは、Hレベルを電源電圧VDDから電源電圧VDDより高い電源電圧に変換する。信号発生回路60は、TX1用デコード部61、TX0用デコード部62、RST用デコード部63、SEL用デコード部64、FDSW用デコード部65、およびブロック選択用ANDゲート36を含む。これらの各要素は、図1の画素アレイ1を構成する複数の画素部10の各行に対応して設けられる。各デコード部61~65は、対応の行の水平信号線に画素駆動信号を供給する駆動回路として機能する。ブロック選択用ANDゲート36は、ブロック選択に使用しているプリデコード後のアドレスAGB<3:0>~AEB<3:0>のうち各1信号を入力として、入力信号の論理積をブロック選択信号BSとして生成する。全てがHレベルの場合に、ブロック選択信号BSは、選択レベルを意味するHレベルになる。TX1用デコード部61は、ブロック選択信号BS、プリデコード後のアドレス信号AD_B<3:0>,AC_B<3:0>,AB_B<3:0>、マスタラッチセット信号TX1_SET_B、マスタラッチリセット信号TX1_RST_B、スレーブラッチセット信号TX_TR_SET_B、スレーブラッチリセット信号TX_TR_RST_Bおよび成形信号TX_DRV_Bを受ける。TX1用デコード部61は、これらの信号に基づいて、対応の行の水平信号線LT1に出力する転送信号TX1を生成する。TX1用デコード部61の詳細は次図9を参照して後述する。TX0用デコード部62は、ブロック選択信号BS、プリデコード後のアドレス信号AD_B<3:0>,AC_B<3:0>,AB_B<3:0>、マスタラッチセット信号TX0_SET_B、マスタラッチリセット信号TX0_RST_B、スレーブラッチセット信号TX_TR_SET_B、スレーブラッチリセット信号TX_TR_RST_Bおよび成形信号TX_DRV_Bを受ける。TX0用デコード部62は、これらの信号に基づいて、対応の行の水平信号線LT0に出力する転送信号TX0を生成する。RST用デコード部63は、ブロック選択信号BS、プリデコード後のアドレス信号AD_B<3:0>,AC_B<3:0>,AB_B<3:0>、マスタラッチセット信号RST_SET_B、マスタラッチリセット信号RST_RST_B、スレーブラッチセット信号RST_TR_SET_B、スレーブラッチリセット信号RST_TR_RST_Bおよび成形信号RST_DRV_Bを受ける。RST用デコード部63は、これらの信号に基づいて、対応の行の水平信号線LRに出力するリセット信号RSTを生成する。SEL用デコード部64は、ブロック選択信号BS、プリデコード後のアドレス信号AD_B<3:0>,AC_B<3:0>,AB_B<3:0>、マスタラッチセット信号SEL_SET_B、マスタラッチリセット信号SEL_RST_B、スレーブラッチセット信号SEL_TR_SET_B、スレーブラッチリセット信号SEL_TR_RST_Bおよび成形信号SEL_DRV_Bを受ける。SEL用デコード部64は、これらの信号に基づいて、対応の行の水平信号線LSに出力する選択信号SELを生成する。FDSW用デコード部65は、ブロック選択信号BS、プリデコード後のアドレス信号AD_B<3:0>,AC_B<3:0>,AB_B<3:0>、マスタラッチセット信号FDSW_SET_B、マスタラッチリセット信号FDSW_RST_B、スレーブラッチセット信号FDSW_TR_SET_B、スレーブラッチリセット信号FDSW_TR_RST_Bおよび成形信号FDSW_DRV_Bを受ける。FDSW用デコード部65は、これらの信号に基づいて、対応の行の水平信号線LFに出力するFD連結信号FDSWを生成する。[TX1用デコード部の詳細構成]図9は、TX1用デコード部61の構成を示す回路図である。他のデコード部62~65も同様の構成である。TX1用デコード部61は、行選択デコード回路71、電圧レベルシフト回路52、成形回路53、および出力バッファ54を含む。行選択デコード回路71は、マスタラッチ回路61Aとスレーブラッチ回路61Bとを含む。マスタラッチ回路61Aは、論理積回路AND1~AND3、NMOSNegativechannelMetalOxideSemiconductorトランジスタQ0~Q3、およびインバータINV1~INV4を含む。論理積回路AND1は、プリデコード後のアドレス信号ABB<3:0>のうち1信号とマスタラッチセット信号TX1_SET_Bとの論理積信号を出力する。論理積回路AND2は、ブロック選択信号BS、プリデコード後のアドレス信号ACB<3:0>のうち1信号、およびプリデコード後アドレスADB<3:0>のうち1信号の論理積信号を出力する。論理積回路AND3は、プリデコード後のアドレス信号ABB<3:0>のうち1信号とマスタラッチリセット信号TX1_RST_Bとの論理積信号を出力する。上記の論理積回路AND1,AND2,AND3の各々によって4つアドレス信号のうちのどの1信号が論理積演算されるかは、行アドレスに応じて異なる。NMOSトランジスタQ0,Q1は、ノードN1と接地ノードGNDとの間に直列接続され、それらのゲートはそれぞれ論理積回路AND1,AND2の出力信号を受ける。NMOSトランジスタQ2,Q3は、ノードN2と接地ノードGNDとの間に直列接続され、それらのゲートはそれぞれ論理積回路AND3,AND2の出力信号を受ける。インバータINV2は、ノードN1とN2の間に接続され、ノードN1に現れる信号の論理レベルを反転した信号をノードN2に出力する。インバータINV1は、ノードN2とN1の間に接続され、ノードN2に現れる信号の論理レベルを反転した信号をノードN1に出力する。インバータINV1,INV2の各々は、電源電圧VDDおよび接地電圧GNDによって駆動される。なお、接地電圧と接地ノードとを同じ参照符号GNDで表わす。NMOSトランジスタQ0~Q3、およびインバータINV0,INV1は、セット状態およびリセット状態に設定可能なラッチ回路を構成する。論理積回路AND1,AND2の出力信号がともにHレベルにされると、NMOSトランジスタQ0,Q1が導通してノードN1がLレベル接地電圧GNDにされる。これにより、マスタラッチ回路61Aがセットされ、ノードN2がHレベル電源電圧VDDになる。NMOSトランジスタQ0,Q1の少なくとも一方が非導通にされている場合に、論理積回路AND2,AND3の出力信号がともにHレベルにされると、NMOSトランジスタQ2,Q3が導通してノードN1がHレベルにされる。これにより、マスタラッチ回路61Aがリセットされ、ノードN2がLレベル接地電圧GNDになる。インバータINV3,INV4の入力ノードは、ノードN1,N2にそれぞれ接続される。インバータINV3,INV4は、スレーブラッチ回路61Bに設けられたNMOSトランジスタQ5,Q7のゲートをそれぞれ駆動する。なお、インバータINV3,INV4に代えて出力バッファがそれぞれ設けられる場合には、ノードN1は出力バッファを介してNMOSトランジスタQ7のゲートに接続され、ノードN2は出力バッファを介してNMOSトランジスタQ5のゲートに接続される。スレーブラッチ回路61Bは、NMOSトランジスタQ4~Q7およびインバータINV5,INV6を含む。インバータINV6は、ノードN3とN4の間に接続され、ノードN3に現れる信号の論理レベルを反転した信号をノードN4に出力する。インバータINV5は、ノードN4とN3の間に接続され、ノードN4に現れる信号の論理レベルを反転した信号をノードN3に出力する。インバータINV5,INV6の各々は、電源電圧VTXHおよび接地電圧GNDによって駆動される。したがって、スレーブラッチ回路61Bは、入力信号のHレベルを電源電圧VDDから電源電圧VTXHに変換する電圧レベルシフト回路を兼ねる。NMOSトランジスタQ4,Q5は、ノードN3と接地ノードGNDとの間に直列接続される。NMOSトランジスタQ6,Q7は、ノードN4と接地ノードGNDとの間に直列接続される。NMOSトランジスタQ4,Q6のゲートは、制御回路80より出力されたスレーブラッチセット信号TX_TR_SETBとスレーブラッチリセット信号TX_TR_RSTBとをそれぞれ受ける。NMOSトランジスタQ5,Q7のゲートは、インバータINV3,INV4の出力信号をそれぞれ受ける。マスタラッチ回路61Aがセット状態すなわち、ノードN1の電圧がLレベルであり、かつ、スレーブラッチセット信号TX_TR_SETBがHレベルにされると、NMOSトランジスタQ4,Q5が導通してノードN3がHレベル電源電圧VTXHになる。これにより、スレーブラッチ回路61Bがセットされ、ノードN4がHレベル電源電圧VTXHになる。NMOSトランジスタQ4,Q5の少なくとも一方が非導通にされている場合に、マスタラッチ回路61Aがリセット状態すなわち、ノードN2の電圧がLレベルであり、かつ、スレーブラッチリセット信号TX_TR_RST_BがHレベルにされると、NMOSトランジスタQ6,Q7が導通してノードN4がLレベル接地電圧GNDになる。これにより、スレーブラッチ回路61Bがリセットされ、ノードN4の電圧がLレベル接地電圧GNDになる。スレーブラッチセット信号TX_TR_SET_Bとスレーブラッチリセット信号TX_TR_RST_Bは、マスタからスレーブへのデータ転送のイネーブル信号であり、Hレベルの場合に、マスタラッチ回路61Aのデータがスレーブラッチ回路61Bに転送される。電圧レベルシフト回路52は、ノードN4のLレベルを接地電圧GNDから、接地電圧GNDよりも低い負電圧VTXLに変換する。電圧レベルシフト回路52で接地電圧GNDよりも低い負電圧VTXLに変換する理由は、転送信号TXがOFFのときにフォトダイオードとフローティングディフュージョンFD間にある転送トランジスタがリークしないようにするためである。TX0用デコード部62についても同様である。リセット信号RST、選択信号SELおよびFD連結信号FDSWの各々については負電圧にする必要がないので、RST用デコード部63、SEL用デコード部64、およびFDSW用デコード部65には電圧レベルシフト回路52が設けられていない。成形回路53は、論理積回路AND4を備える。論理積回路AND4は、電源電圧VTXHおよび負電圧VTXLによって駆動される。論理積回路AND4は、電圧レベルシフト回路52の出力信号ノードN4に現れる信号と成形信号TX_DRV_Bとの論理積信号を生成する。ノードN4がHレベルの場合、成形信号TX_DRV_BがHレベルかLレベルかによって、出力信号である転送信号TX1を制御することが可能となる。出力バッファ54は、バッファBUF1を備える。バッファBUF1は、電源電圧VTXHおよび負電圧VTXLによって駆動される。論理積回路AND4の出力信号は、バッファBUF1によって増強されて転送信号TX1となる。転送信号TX1は、対応の水平信号線LT1に与えられる。なお、図9に示すTX1用デコード部61において、各部分の駆動電圧は次のとおりである。マスタラッチ回路61Aは、電源電圧VDDおよび接地電圧GNDによって駆動される。スレーブラッチ回路61Bは、電源電圧VTXHおよび接地電圧GNDによって駆動される。電圧レベルシフト回路52、成形回路53、および出力バッファ54参照符号61Cは、電源電圧VTXHおよび負電圧VTXLによって駆動される。[効果]図10は、比較例による垂直走査部の動作を模式的に示すタイミング図である。図10では、仮に、図9で示したスレーブラッチ回路61Bが設けられておらず、1個のラッチ回路によって動作すると仮定した場合の動作が示されている言替えると、図9において、スレーブラッチセット信号TX_TR_SET_Bおよびスレーブラッチリセット信号TX_TR_RST_Bが常時Hレベルである場合の動作が示されている。図7で説明したように、ローリング電子シャッター方式で動画を撮影する場合には、各垂直走査期間1Hごとに、駆動パスルの出力時刻t2から時刻t3に先立って、ラッチへの書込時刻t1から時刻t2を4回行なう必要がある。3画素混合を行なう場合には、ラッチへの書込回数は12回になる。ところで、一般にイメージセンサでは、撮像用画素が大きいため、垂直走査部内のアドレスや制御信号は数mm以上の長距離配線となる。このため、信号間のスキューが行アドレスの選択ミスにつながりやすい。特に高画質な一眼レフカメラ用イメージセンサのサイズはフルサイズ36mm×24mmやAPS-Cサイズ23.6mm×15.8mmであるため、長距離配線が数十mm程度に及ぶ。スキューによる行選択ミスを防ぐためには、図11で後述するように、1回の行選択には3クロックサイクルが必要になる。3画素混合の場合には、1垂直走査期間当たり36クロックサイクルが必要になる。ラッチへの書込に時間がかかりすぎると、FULL-HD規格のような高フレームレート60fpsを実現するのが困難になる。図11は、比較例の垂直走査部による行選択動作を示すタイミング図である。行選択時には、アドレス信号とセット信号との論理積演算が行なわれる。スキューによる行選択ミスを防ぐためには、たとえば、図11に示すように、アドレス信号の周期をクロック信号の3周期3×Tcにする必要がある。図12は、本実施の形態による垂直走査部の動作を模式的に示すタイミング図である。本実施の形態では、図9で説明したように行選択デコード回路71に2つのラッチ回路を備えているため、マスタラッチ回路61Aへの書込みとスレーブラッチ回路61Bへの書込みをパイプライン動作で実現できる。このため、マスタラッチ回路61Aへの書込みの時間を隠すことが可能となる。以下、図12を参照して3画素混合を行なう場合について具体的に説明する。時刻t3から時刻t6までの現垂直走査期間に対して1つ前の垂直走査期間では、時刻t1から時刻t2までの間にマスタラッチ回路61Aへの12回の書込みが行なわれる。したがって、現垂直走査期間では、時刻t3から時刻t4までの間にマスタラッチ回路61Aからスレーブラッチ回路61Bへのデータ転送のみを行なえばよい。合計で12行の行選択は完了しているので、マスタからスレーブへのデータ転送は2クロックサイクルで済む。現垂直走査期間では、次の垂直走査期間時刻t6から時刻t8までのためのマスタラッチ回路61Aへの書込みも行なわれる時刻t4から時刻t5。書込まれたデータは、次の垂直走査期間の時刻t6から時刻t7の間にスレーブラッチ回路61Bへ転送される。このように、本実施の形態の場合には、各垂直走査期間において、駆動パルスの出力以外の時間は、マスタからスレーブへのデータ転送の2クロックサイクルとなり、図10の36クロックサイクルよりも削減することができる。このため、FULL-HD規格のような高フレームレート60fpsを容易に実現できる。<実施の形態2>実施の形態2によるイメージセンサでは、実施の形態1のようなマスタスレーブの2段構成のラッチ回路を設ける方法とは異なる方法を用いて、ラッチ回路への書込時間を短縮する。以下、具体的に説明する。[垂直走査部の概略構成]図13は、この発明の実施の形態2によるイメージセンサで用いられる垂直走査部2Aの構成を示すブロック図である。図13を参照して、垂直走査部2Aは、制御回路20および信号発生回路30を含む。制御回路20は、図1のタイミングジェネレータ4から、クロック信号CLK、行選択アドレスA12~A013ビットおよび制御信号を受ける。制御信号には、ラッチセット信号TX_SET,RST_SET,SEL_SET、FDSW_SET、ラッチリセット信号TX_RST,RST_RST,SEL_RST、FDSWRST、および成形信号TX_DRV,RST_DRV,SEL_DRV、FDSWDRVが含まれる。実施の形態1で説明した図8の場合と異なり、タイミングジェネレータ4から受ける制御信号には、スレーブラッチセット信号TX_TR_SET,RST_TR_SET,SEL_TR_SET、FDSW_TR_SET、スレーブラッチリセット信号TX_TR_RST,RST_TR_RST,SEL_TR_RST、FDSW_TR_RSTが含まれていない。制御回路20は、13ビットの行選択アドレスA12~A0をプリデコードして、プリデコード後のアドレス信号としてAG<3:0>~AB<3:0>、AA<1:0>を生成する。アドレス信号AA<1:0>行選択アドレスA0に対応するは、図3の2つの転送トランジスタ12A、12Bの選択に用いられる。その他のアドレス信号AG<3:0>~AB<3:0>の各々は、クロック信号がHレベル期間のみ有効な信号となるようにパルス幅が変更される。言替えると、アドレス信号AG<3:0>~AB<3:0>の各々は、クロック信号に同期するとともに、クロック信号の半周期以下のパルス幅を有するように変形される。以下、このパルス変形操作をクロック化と称する図13では、信号の末尾にCを付加することによって表わされる。さらに、アドレス信号AG<3:0>~AB<3:0>は、制御回路20内に設けられたバッファ回路によって整形される図13では、信号の末尾にBを付加することによって表わされる。制御回路20は、さらに、ラッチセット信号TX_SETおよびラッチリセット信号TX_RSTの各々と、プリデコード後のアドレス信号AA<1>およびAA<0>の各々との論理積を演算する。この結果、TX1およびTX0用の信号として、ラッチセット信号TX0_SET,TX1_SETおよびラッチリセット信号TX1_RST,TX0_RSTが生成される。成形信号TX_DRVについては、アドレス信号AA<1:0>との論理積をとらず、TX1用およびTX0用の信号としてそのまま同じ信号波形が出力される。制御回路20は、ラッチセット信号TX1_SET,TX0_SET,RST_SET,SEL_SET、FDSW_SETおよびラッチリセット信号TX1_RST,TX0_RST,RST_RST,SEL_RST、FDSWRSTに関しては、クロック化とバッファ回路による整形とを行なう図13では、信号の末尾に_CBが付加される。制御回路20は、成形信号TX_DRV,RST_DRV,SEL_DRV、FDSWDRVに関しては、バッファ回路による整形を行なうがクロック化は行なわない図13では、信号の末尾に_Bが付加される。さらに、制御回路80は、一部の信号については電圧を変換して、デコード部31~35に供給する。具体的には、TX1およびTX0用の成形信号TX_DRVは、Hレベルを電源電圧VDDから電源電圧VTXHに、Lレベルを接地電圧GNDから接地電圧GNDよりも低い負電圧VTXLに、変換する。成形信号RST_DRV,SEL_DRV,FDSWDRVは、Hレベルを電源電圧VDDから電源電圧VDDより高い電源電圧に変換する。なお、制御回路20のより詳しい動作は、図15~図18を参照して後述する。信号発生回路30は、TX1用デコード部31、TX0用デコード部32、RST用デコード部33、SEL用デコード部34、FDSW用デコード部35、およびブロック選択用ANDゲート36を含む。クロック選択ゲート36の動作は、図8の場合と同じであるので説明を繰返さない。TX1用デコード部31は、ブロック選択信号BS、プリデコード後のアドレス信号AD_CB<3:0>,AC_CB<3:0>,AB_CB<3:0>、ラッチセット信号TX1_SET_CB、ラッチリセット信号TX1_RST_CB、および成形信号TX_DRV_Bを受ける。TX1用デコード部31は、これらの信号に基づいて、対応の行の水平信号線LT1に出力する転送信号TX1を生成する。TX1用デコード部31の詳細は次の図14を参照して後述する。TX0用デコード部32は、ブロック選択信号BS、プリデコード後のアドレス信号AD_CB<3:0>,AC_CB<3:0>,AB_CB<3:0>、ラッチセット信号TX0_SET_CB、ラッチリセット信号TX0_RST_CB、および成形信号TX_DRV_Bを受ける。TX0用デコード部32は、これらの信号に基づいて、対応の行の水平信号線LT0に出力する転送信号TX0を生成する。RST用デコード部33は、ブロック選択信号BS、プリデコード後のアドレス信号AD_CB<3:0>,AC_CB<3:0>,AB_CB<3:0>、ラッチセット信号RST_SET_CB、ラッチリセット信号RST_RST_CB、および成形信号RST_DRV_Bを受ける。RST用デコード部33は、これらの信号に基づいて、対応の行の水平信号線LRに出力するリセット信号RSTを生成する。SEL用デコード部34は、ブロック選択信号BS、プリデコード後のアドレス信号AD_CB<3:0>,AC_CB<3:0>,AB_CB<3:0>、ラッチセット信号SEL_SET_CB、ラッチリセット信号SEL_RST_CB、および成形信号SEL_DRV_Bを受ける。SEL用デコード部34は、これらの信号に基づいて、対応の行の水平信号線LSに出力する選択信号SELを生成する。FDSW用デコード部35は、ブロック選択信号BS、プリデコード後のアドレス信号AD_CB<3:0>,AC_CB<3:0>,AB_CB<3:0>、ラッチセット信号FDSW_SET_CB、ラッチリセット信号FDSW_RST_CB、および成形信号FDSW_DRV_Bを受ける。FDSW用デコード部35は、これらの信号に基づいて、対応の行の水平信号線LFに出力するFD連結信号FDSWを生成する。[TX1用デコード部の詳細構成]図14は、TX1用デコード部31の構成を示す回路図である。他のデコード部32~35も同様の構成である。TX1用デコード部31は、行選択デコード回路51、電圧レベルシフト回路52、成形回路53、および出力バッファ54を含む。行選択デコード回路51は、論理積回路AND1~AND3、NMOSトランジスタQ0~Q3、およびインバータINV1,INV2を含む。論理積回路AND1は、プリデコード後のアドレス信号AB_CB<3:0>のうち1信号とラッチセット信号TX1_SET_CBとの論理積信号を出力する。論理積回路AND2は、ブロック選択信号BS、プリデコード後のアドレス信号AC_CB<3:0>のうち1信号、およびプリデコード後アドレスAD_CB<3:0>のうち1信号の論理積信号を出力する。論理積回路AND3は、プリデコード後のアドレス信号AB_CB<3:0>のうち1信号とラッチリセット信号TX1_RST_CBとの論理積信号を出力する。上記の論理積回路AND1,AND2,AND3の各々によって4つアドレス信号のうちのどの1信号が論理積演算されるかは、行アドレスに応じて異なる。論理積回路AND1~AND3は、電源電圧VDDおよび接地電圧GNDによって駆動される。NMOSトランジスタQ0,Q1は、ノードN1と接地ノードGNDとの間に直列接続され、それらのゲートはそれぞれ論理積回路AND1,AND2の出力信号を受ける。NMOSトランジスタQ2,Q3は、ノードN2と接地ノードGNDとの間に直列接続され、それらのゲートはそれぞれ論理積回路AND3,AND2の出力信号を受ける。インバータINV2は、ノードN1とN2の間に接続され、ノードN1に現れる信号の論理レベルを反転した信号をノードN2に出力する。インバータINV1は、ノードN2とN1の間に接続され、ノードN2に現れる信号の論理レベルを反転した信号をノードN1に出力する。インバータINV1,INV2の各々は、電源電圧VTXHおよび接地電圧GNDによって駆動される。NMOSトランジスタQ0~Q3、およびインバータINV0,INV1は、セット状態およびリセット状態に設定可能なラッチ回路31Bを構成する。論理積回路AND1,AND2の出力信号がともにHレベルにされると、NMOSトランジスタQ0,Q1が導通してノードN1がLレベル接地電圧GNDになる。これにより、ラッチ回路31Bがセットされ、ノードN2がHレベル電源電圧VTXHになる。NMOSトランジスタQ0,Q1の少なくとも一方が非導通にされている場合に、論理積回路AND2,AND3の出力信号がともにHレベルにされると、NMOSトランジスタQ2,Q3が導通してノードN1がHレベルになる。これにより、ラッチ回路31Bがリセットされ、ノードN2がLレベル接地電圧GNDになる。このように、ラッチ回路31Bは、信号のHレベルを電源電圧VDDから電源電圧VTXHに変換する電圧レベルシフト回路を兼ねている。電圧レベルシフト回路52は、ノードN2のLレベルを接地電圧GNDから、接地電圧GNDよりも低い負電圧VTXLに変換する。TX0用デコード部32についても同様である。リセット信号RST、選択信号SELおよびFD連結信号FDSWの各々については負電圧にする必要がないので、RST用デコード部33、SEL用デコード部34、およびFDSW用デコード部35には電圧レベルシフト回路52が設けられていない。成形回路53は、論理積回路AND4を備える。論理積回路AND4は、電源電圧VTXHおよび負電圧VTXLによって駆動される。論理積回路AND4は、電圧レベルシフト回路52の出力信号ノードN2に現れる信号と成形信号TX_DRV_Bとの論理積信号を生成する。ノードN2がHレベルの場合、成形信号TX_DRV_BがHレベルかLレベルかによって、出力信号である転送信号TX1を制御することが可能となる。出力バッファ54は、バッファBUF1を備える。バッファBUF1は、電源電圧VTXHおよび負電圧VTXLによって駆動される。論理積回路AND4の出力信号は、バッファBUF1によって増強されて転送信号TX1となる。転送信号TX1は、対応の水平信号線LT1に与えられる。なお、図13に示すTX1用デコード部31において、各部分の駆動電圧は次のとおりである。論理積回路AND1~AND3参照符号31Aは、電源電圧VDDおよび接地電圧GNDによって駆動される。ラッチ回路31Bは、電源電圧VTXHおよび接地電圧GNDによって駆動される。電圧レベルシフト回路52、成形回路53、および出力バッファ54参照符号31Cは、電源電圧VTXHおよび負電圧VTXLによって駆動される。[制御回路の詳細構成]図15は、制御回路20のうち転送信号TXの生成に関連する部分を示す回路ブロック図である。以下、制御回路20のうちTX信号に関連する部分のみを説明するが、他の信号RST、SEL、FDSWについても同様である。図15を参照して、制御回路20は、プリデコーダ21、電圧レベルシフト回路22、信号クロック化回路23、バッファ24、およびTX1とTX0用の信号生成回路25を含む。制御回路20の各出力信号はバッファ24を介してTX用デコード部31、32に供給される。プリデコーダ21は、行選択アドレスA12~A0をプリデコードして、アドレス信号AG<3:0>~AB<3:0>、AA<1:0>を生成する。プリデコード後のアドレス信号AA<1:0>は、行選択アドレスA0の1ビットをプリデコードしているため2信号となる。アドレス信号AA<1:0>は、2つの転送トランジスタ12A、12Bの選択に用いられる。他のアドレス信号AB<3:0>~AG<3:0>は、行選択アドレスを2ビットずつプリデコードしているため、それぞれ4信号になる。TX1とTX0用の信号生成回路25は、論理積回路25A,25Bを含む。論理積回路25Aは、ラッチセット信号TX_SETと、プリデコード後のアドレスAA<1:0>の各々との論理積演算を行なう。論理積回路25Aは、演算結果をラッチセット信号TX1_SET,TX0_SETとして出力する。同様に、論理積回路25Bは、ラッチリセット信号TX_RSTと、プリデコード後のアドレスAA<1:0>の各々との論理積演算を行なう。論理積回路25Bは、演算結果をラッチリセット信号TX1_RST,TX0_RSTとして出力する。電圧レベルシフト回路22は、成形信号TX_DRVのHレベルを電源電圧VDDから電源電圧VTXHに、Lレベルを接地電圧GNDから、接地電圧GNDよりも低い負電圧VTXLに変換する。信号クロック化回路23は、入力信号を、クロック信号CLKのHigh期間のみ有効な信号として出力する回路である。信号クロック化回路23は、プリデコード後のアドレスAG<3:0>~AB<3:0>と、ラッチセット信号TX1_SET、TX0_SETと、ラッチリセット信号TX1_RST、TX0_RSTとをクロック化する。図16は、図15の信号クロック化回路23の構成要素を示すブロック図である。図15の信号クロック化回路23には、各入力信号に対して図16の構成の回路が設けられる。図16を参照して、信号クロック化回路23は、フリップフロップFF41と、ラッチ回路LAT42と、ANDゲート43とを含む。フリップフロップ41は、クロック信号CLKのポジティブエッジにおいて、入力信号INの論理レベルを保持する。ラッチ回路42は、クロック信号CLKがLレベルの間、フリップフロップ41の出力信号S1を通過させる。ラッチ回路42は、クロック信号CLKがHレベルに切替わる直前の信号S1の論理レベルを、クロック信号CLKがHレベルの期間保持する。ANDゲート43は、ラッチ回路42の出力信号S2とクロック信号CLKとの論理積を、出力信号OUTとして出力する。図17は、図16の回路における各信号のタイミング図である。図17には上から順に、クロック信号CLK、入力信号IN、フリップフロップ41の出力信号S1、ラッチ回路の出力信号S2、および出力信号OUTの各々の電圧波形が示される。図17を参照して、クロック信号CLKと入力信号INとにスキューがない場合には、クロック信号CLKと入力信号INとの論理積を求めることによって、入力信号INをクロック化した信号を得ることができる。実際には、入力信号INの立上がりおよび立下がりは、クロック信号CLKが立上がるタイミングt1,t2よりもそれぞれ遅れる。そこで、そこで、図16に示す回路を用いた論理演算を行なうことによって、時刻t4から時刻t5の間にクロックの半周期のパルス幅を有する信号を生成することができる。図18は、読出時における図14の垂直走査部2Aの動作を示すタイミング図である。読出動作は、図14のラッチ回路31Bをセットする第1ステップと、転送信号TX1を成形する第2ステップと、ラッチ回路31Bをリセットする第3ステップから構成される。図18においては第1、第2ステップの動作が示される。ただし、簡単のために、成形信号TX_DRVは常にHレベルとしている。図18を参照して、図15に示す信号クロック化回路23には、プリデコード後のアドレス信号AB<3:0>~AG<3:0>と、ラッチセット信号TX1SETとが入力される。アドレス信号およびラッチセット信号は1クロックサイクルで切替えられるものとする。具体的に時刻t1から時刻t2の間に画素アレイを構成する画素部10の第n行に対応する信号が入力され、時刻t2から時刻t3の間に画素アレイを構成する画素部10の第n1行に対応する信号が入力される。時刻t3に、画素アレイを構成する画素部10の第n行に対応する信号クロック化回路23は、クロック化されたアドレス信号AB_C<3:0>~AG_C<3:0>と、クロック化されたラッチセット信号TX1_SET_C<n>を出力する。時刻t4に、画素部10の第n1行に対応する信号クロック化回路23は、クロック化されたアドレス信号AB_C<3:0>~AG_C<3:0>と、クロック化されたラッチセット信号TX1_SET_C<n1>を出力する。制御回路20から出力に応じて、画素部10の第n行に対応するラッチ回路31Bにおいて、ノードN2の電圧は、時刻t3にHレベルに切替わる。画素部10の第n1行に対応するラッチ回路31Bにおいて、ノードN2の電圧は、時刻t4にHレベルに切替わる。この結果、時刻t3に第n行の水平信号線LT<n>に供給される転送信号TX1<n>がHレベルに切替わり、時刻t4に第n1行の水平信号線LT<n1>に供給される転送信号TX1<n1>がHレベルに切替わる。[効果]上記のとおり、垂直走査部2Aにおいて、アドレス信号AB_C<3:0>~AG_C<3:0>、ラッチセット信号、およびラッチリセット信号がクロック化される。これらのクロック化された信号では、Hレベルとなる前後に必ずLレベルとなる期間が存在する。このため、信号のスキューによる行選択ミス選択していない行のラッチ回路に対してセット動作を行うミスが生じない。さらに、アドレス信号AB_C<3:0>~AG_C<3:0>、ラッチセット信号、およびラッチリセット信号をクロック化することによって、ラッチ回路のセット動作およびリセット動作を1クロックサイクルで行なうことができる。したがって、図10に示すタイミング図を参照すると、各垂直走査期間ごとに行選択に要する時間ラッチへの書込時間は、3画素混合の場合であっても、12クロックサイクルで済む。クロック化を行なわない場合には36クロックサイクルを要したので、ラッチへの書込時間を約1/3に削減できる。RC遅延素子により各アドレス信号とラッチセット信号とのタイミングを調整することによって行選択ミスを防止する方法もあるが、実施の形態2による方法信号のクロック化のほうが以下の点で有利である。まず、実施の形態2の方法をとれば、RC遅延素子を設けることによる面積の増加はない。イメージセンサ内の長距離配線でのスキューを考慮すると、RC遅延素子はかなり大きな面積を必要とする。さらに、実施の形態2では、クロックに同期した信号処理であるので、タイミングの合わせこみが容易である。RC遅延素子ではタイミングの調整に時間を要する。<実施の形態3>実施の形態1で説明したマスタラッチ回路およびスレーブラッチ回路を設ける方法と、実施の形態2で説明した信号のクロック化とを組み合わせてもよい。以下、具体的に説明する。図19は、この発明の実施の形態3によるイメージセンサで用いられる垂直走査部2Bの構成を示すブロック図である。図19を参照して、垂直走査部2Bは、制御回路81および信号発生回路60を含む。図19の信号発生回路60は図8の信号発生回路60と同じであるので、説明を繰返さない。制御回路81は、図8の制御回路80に図15、図16で説明した信号クロック化回路23を付加したものである。図20は、制御回路81のうち転送信号TXの生成に関連する部分を示す回路ブロック図である。以下、制御回路81のうちTX信号に関連する部分のみを説明するが、他の信号RST、SEL、FDSWについても同様である。図20を参照して、制御回路81は、プリデコーダ21、電圧レベルシフト回路22、信号クロック化回路23、バッファ24、およびTX1とTX0用の信号生成回路72を含む。制御回路81の各出力信号はバッファ24を介してTX用デコード部61,62に供給される。プリデコーダ21は、行選択アドレスA12~A0をプリデコードして、アドレス信号AG<3:0>~AB<3:0>、AA<1:0>を生成する。プリデコード後のアドレス信号AA<1:0>は、行選択アドレスA0の1ビットをプリデコードしているため2信号となる。アドレス信号AA<1:0>は、2つの転送トランジスタ12A、12Bの選択に用いられる。他のアドレス信号AB<3:0>~AG<3:0>は、行選択アドレスを2ビットずつプリデコードしているため、それぞれ4信号になる。TX1とTX0用の信号生成回路72は、論理積回路72A,72Bを含む。論理積回路72Aは、マスタラッチセット信号TX_SETと、プリデコード後のアドレスAA<1:0>の各々との論理積演算を行なう。論理積回路72Aは、演算結果をマスタラッチセット信号TX1_SET,TX0_SETとして出力する。同様に、論理積回路72Bは、マスタラッチリセット信号TX_RSTと、プリデコード後のアドレスAA<1:0>の各々との論理積演算を行ない、演算結果をマスタラッチリセット信号TX1_RST,TX0_RSTとして出力する。電圧レベルシフト回路22は、成形信号TX_DRVのHレベルを電源電圧VDDから電源電圧VTXHに、Lレベルを接地電圧GNDから、接地電圧GNDよりも低い負電圧VTXLに変換する。信号クロック化回路23は、入力信号を、クロック信号CLKのHigh期間のみ有効な信号として出力する回路である。信号クロック化回路23は、プリデコード後のアドレスAG<3:0>~AB<3:0>と、マスタラッチセット信号TX0_SET、TX1_SETと、マスタラッチリセット信号TX1_RST、TX0_RSTとをクロック化する。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"