"縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置において、第1導電型の第1半導体層と、前記第1半導体層の表面に設けられた、前記第1半導体層より不純物濃度が低い第1導電型の第2半導体層と、前記第2半導体層の前記第1領域に設けられた、前記第2半導体層より不純物濃度が高い第1導電型の第3半導体層と、前記第2半導体層より不純物濃度が高い第2導電型の第4半導体層とが前記第2半導体層の主面に対して水平方向に交互に配置されてなる並列pn層と、前記第2半導体層の前記第2領域に設けられ、かつ前記第3半導体層または前記第4半導体層と同じ不純物濃度を有する埋め込み分離層を含む前記分離構造と、を備えることを特徴とする半導体装置。前記第3半導体層は、前記第2半導体層に選択的に設けられた拡散層であり、前記第4半導体層は、前記第3半導体層に選択的に設けられた拡散層であり、前記分離構造は、前記第3半導体層または前記第4半導体層と同じ不純物濃度を有する拡散層であることを特徴とする請求項1に記載の半導体装置。前記第3半導体層および前記第4半導体層は、前記第2半導体層に選択的に設けられた拡散層であり、前記分離構造は、前記第3半導体層または前記第4半導体層と同じ不純物濃度を有する拡散層であることを特徴とする請求項1に記載の半導体装置。前記第3半導体層および前記分離構造は、同じエピタキシャル層からなり、前記第4半導体層は、前記第3半導体層に選択的に設けられた、前記第3半導体層よりも不純物濃度の高い拡散層であることを特徴とする請求項1に記載の半導体装置。前記縦型半導体素子は、絶縁ゲート型電界効果トランジスタであり、プレーナゲート構造またはトレンチゲート構造を有することを特徴とする請求項1に記載の半導体装置。前記第1領域の外側に前記第1領域を囲むように前記縦型半導体素子の耐圧構造が設けられていることを特徴とする請求項1~5のいずれか一つに記載の半導体装置。縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の前記第1領域の全域に第1導電型不純物の第1イオン注入を行う第2の工程と、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程と、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程と、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第1導電型不純物の第3イオン注入を行う第5の工程と、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程と、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程と、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程と、を含むことを特徴とする半導体装置の製造方法。縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の前記第1領域に第1導電型不純物の第1イオン注入を選択的に行う第2の工程と、前記第1エピタキシャル層の前記第1イオン注入箇所に挟まれた領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程と、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程と、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第1導電型不純物の第3イオン注入に行う第5の工程と、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を行う第6の工程と、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程と、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程と、を含むことを特徴とする半導体装置の製造方法。縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の前記第1領域の全域に第1導電型不純物の第1イオン注入を行う第2の工程と、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程と、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程と、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域に第1導電型不純物の第3イオン注入を行う第5の工程と、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程と、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程と、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程と、を含むことを特徴とする半導体装置の製造方法。縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の前記第1領域に第1導電型不純物の第1イオン注入を選択的に行う第2の工程と、前記第1エピタキシャル層の前記第1イオン注入箇所に挟まれた領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程と、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程と、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域に第1導電型不純物の第3イオン注入を行う第5の工程と、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程と、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程と、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程と、を含むことを特徴とする半導体装置の製造方法。縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の全域に第1導電型不純物の第1イオン注入を行う第2の工程と、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程と、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程と、前記第2エピタキシャル層の全域に第1導電型不純物の第3イオン注入を行う第5の工程と、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を行う第6の工程と、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程と、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成するとともに、前記第1半導体層から前記第3エピタキシャル層にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程と、を含むことを特徴とする半導体装置の製造方法。前記第2の工程から前記第4の工程を繰り返し行い、前記並列pn層の厚みを厚くすることを特徴とする請求項7~11のいずれか一つに記載の半導体装置の製造方法。前記第4の工程から前記第6の工程を繰り返し行い、前記第5半導体層の厚みを厚くすることを特徴とする請求項7~11のいずれか一つに記載の半導体装置の製造方法。前記第6の工程の後、前記第7の工程の前に、前記第2エピタキシャル層上にエピタキシャル成長で第1導電型の第4エピタキシャル層を形成する第9の工程と、前記第4エピタキシャル層の前記第1領域の全域に第1導電型不純物の第5イオン注入を行う第10の工程と、前記第10の工程の後、前記第4エピタキシャル層の、前記第4イオン注入箇所の直上に対応する領域に選択的に第2導電型不純物の第6イオン注入を行う第11の工程と、をさらに含むことを特徴とする請求項7~11のいずれか一つに記載の半導体装置の製造方法。前記第6の工程の後、前記第7の工程の前に、前記第2エピタキシャル層上にエピタキシャル成長で第1導電型の第4エピタキシャル層を形成する第9の工程と、前記第4エピタキシャル層の、前記第1領域の全域および前記第2領域の外周部に第1導電型不純物の第5イオン注入を行う第10の工程と、前記第10の工程の後、前記第4エピタキシャル層の、前記第4イオン注入箇所の直上に対応する領域に選択的に第2導電型不純物の第6イオン注入を行う第11の工程と、をさらに含むことを特徴とする請求項7~11のいずれか一つに記載の半導体装置の製造方法。前記第8の工程の後、前記第3エピタキシャル層の前記第1領域に、縦型半導体素子の素子構造を形成し、前記第3エピタキシャル層の前記第2領域の外周部に、前記第3エピタキシャル層の表面から前記第5半導体層に達する分離部を形成し、前記第3エピタキシャル層の、前記分離部と前記第5半導体層とで囲まれた領域に横型半導体素子の素子構造を形成することを特徴とする請求項7~11のいずれか一つに記載の半導体装置の製造方法。前記分離部は、前記第8の工程の後に前記第3エピタキシャル層の前記第2領域にイオン注入された不純物が熱拡散されることで形成された拡散層であることを特徴とする請求項16に記載の半導体装置の製造方法。前記分離部は、前記第8の工程の後に前記第3エピタキシャル層の前記第2領域に形成されたトレンチで構成されることを特徴とする請求項16に記載の半導体装置の製造方法。上述したように、縦型半導体素子の付加価値を向上させる手段として、超接合構造化とインテリジェントスイッチデバイス化という二つの手段を例に挙げて説明した。また、これら二つの手段の素子構造やその製造方法に関しては、上述した図31~33に示すインテリジェントスイッチデバイスに限らず数多くの提案がなされている。しかしながら、例えば、上述した特許文献1、2では、出力段に超接合構造の縦型半導体素子を用いて、この超接合構造の縦型半導体素子と同一の半導体基板に各種回路用例えば、制御用集積回路用などの横型半導体素子を集積することについては記載されていない。また、上述した特許文献3には、超接合構造の縦型半導体素子と同一の半導体基板に、横型半導体素子を集積することについては記載されていない。この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板に形成された素子間の寄生動作を抑制することができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減することができる半導体装置およびその製造方法を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置であり、次の特徴を有する。第1導電型の第1半導体層を備え、前記第1半導体層の表面には、前記第1半導体層より不純物濃度が低い第1導電型の第2半導体層が設けられている。そして、前記第2半導体層の前記第1領域には、前記第2半導体層より不純物濃度が高い第1導電型の第3半導体層と、前記第2半導体層より不純物濃度が高い第2導電型の第4半導体層とが前記第2半導体層の主面に対して水平方向に交互に配置されてなる並列pn層が設けられている。また、前記第2半導体層の前記第2領域には、前記第3半導体層または第4半導体層と同じ不純物濃度を有する埋め込み分離層を含む前記分離構造が設けられている。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体層は、前記第2半導体層に選択的に設けられた拡散層である。前記第4半導体層は、前記第3半導体層に選択的に設けられた拡散層である。前記分離構造は、前記第3半導体層または前記第4半導体層と同じ不純物濃度を有する拡散層である。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体層および前記第4半導体層は、前記第2半導体層に選択的に設けられた拡散層である。前記分離構造は、前記第3半導体層または前記第4半導体層と同じ不純物濃度を有する拡散層である。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体層および前記分離構造は、同じエピタキシャル層からなる。前記第4半導体層は、前記第3半導体層に選択的に設けられた、前記第3半導体層よりも不純物濃度の高い拡散層である。また、この発明にかかる半導体装置は、上述した発明において、前記縦型半導体素子は、絶縁ゲート型電界効果トランジスタであり、プレーナゲート構造またはトレンチゲート構造を有することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1領域の外側に前記第1領域を囲むように前記縦型超接合MOSトランジスタの耐圧構造が設けられていることを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程と、前記第1エピタキシャル層の前記第1領域の全域に第1導電型不純物の第1イオン注入を行う第2の工程。つぎに、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程。つぎに、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程。つぎに、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域の第2エピタキシャル層に第1導電型不純物の第3イオン注入を行う第5の工程。つぎに、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程。つぎに、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程。つぎに、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成する。このとき、並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程。つぎに、前記第1エピタキシャル層の前記第1領域に第1導電型不純物の第1イオン注入を選択的に行う第2の工程。つぎに、前記第1エピタキシャル層の前記第1イオン注入箇所に挟まれた領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程。つぎに、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程。つぎに、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第1導電型不純物の第3イオン注入に行う第5の工程。つぎに、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を行う第6の工程。つぎに、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程。つぎに、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成する。このとき、並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程。つぎに、前記第1エピタキシャル層の前記第1領域の全域に第1導電型不純物の第1イオン注入を行う第2の工程。つぎに、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程。つぎに、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程。つぎに、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域に第1導電型不純物の第3イオン注入を行う第5の工程。つぎに、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程。つぎに、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程。つぎに、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成する。このとき、並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、次の特徴を有する。第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程。つぎに、前記第1エピタキシャル層の前記第1領域に第1導電型不純物の第1イオン注入を選択的に行う第2の工程。つぎに、前記第1エピタキシャル層の前記第1イオン注入箇所に挟まれた領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程。つぎに、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程。つぎに、前記第2エピタキシャル層の、前記第1イオン注入箇所の直上に対応する領域に第1導電型不純物の第3イオン注入を行う第5の工程。つぎに、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域および前記第1イオン注入箇所の直上に対応する領域から離れた前記第2領域に第2導電型不純物の第4イオン注入を選択的に行う第6の工程。つぎに、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程。つぎに、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された前記第1導電型不純物と前記第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成する。このとき、並列pn層を形成するとともに、前記第2エピタキシャル層および前記第3エピタキシャル層の前記第2領域にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第1領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第2領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第1導電型の第1半導体層上にエピタキシャル成長で前記第1半導体層より不純物濃度が低い第1導電型の第1エピタキシャル層を形成する第1の工程。つぎに、前記第1エピタキシャル層の全域に第1導電型不純物の第1イオン注入を行う第2の工程。つぎに、前記第1エピタキシャル層の、前記第1イオン注入が行われた前記第1領域に第2導電型不純物の第2イオン注入を選択的に行う第3の工程。つぎに、前記第3の工程の後、前記第1エピタキシャル層上にエピタキシャル成長で前記第1エピタキシャル層と同一の不純物濃度を有する第1導電型の第2エピタキシャル層を形成する第4の工程。つぎに、前記第2エピタキシャル層の全域に第1導電型不純物の第3イオン注入を行う第5の工程。つぎに、前記第5の工程の後、前記第2エピタキシャル層の、前記第2イオン注入箇所の直上に対応する領域に第2導電型不純物の第4イオン注入を行う第6の工程。つぎに、前記第6の工程の後、前記第2エピタキシャル層上にエピタキシャル成長で前記第2エピタキシャル層と同一の不純物濃度を有する第1導電型の第3エピタキシャル層を形成する第7の工程。つぎに、前記第1エピタキシャル層および前記第2エピタキシャル層にイオン注入された第1導電型不純物および第2導電型不純物を熱処理によって拡散させて、前記第1エピタキシャル層から前記第3エピタキシャル層にわたってつながる第1導電型の第3半導体層および第2導電型の第4半導体層が交互に配置されてなる並列pn層を形成する。このとき、並列pn層を形成するとともに、前記第1半導体層から前記第3エピタキシャル層にわたってつながり、前記分離構造を構成する第5半導体層を形成する第8の工程。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第2の工程から前記第4の工程を繰り返し行い、前記並列pn層の厚みを厚くすることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4の工程から前記第6の工程を繰り返し行い、前記第5半導体層の厚みを厚くすることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、次の特徴を有する。前記第6の工程の後、前記第7の工程の前に、前記第2エピタキシャル層上にエピタキシャル成長で第1導電型の第4エピタキシャル層を形成する第9の工程。そして、前記第4エピタキシャル層の前記第1領域全域に第1導電型不純物の第5イオン注入を行う第10の工程。さらに、前記第10の工程の後、前記第4エピタキシャル層の、前記第4イオン注入箇所の直上に対応する領域に選択的に第2導電型不純物の第6イオン注入を行う第11の工程。また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、次の特徴を有する。前記第6の工程の後、前記第7の工程の前に、前記第2エピタキシャル層上にエピタキシャル成長で第1導電型の第4エピタキシャル層を形成する第9の工程。そして、前記第4エピタキシャル層の前記第1領域の全域および前記第2領域の外周部に第1導電型不純物の第5イオン注入を行う第10の工程。さらに、前記第10の工程の後、前記第4エピタキシャル層の、第4イオン注入箇所の直上に対応する領域に選択的に第2導電型不純物の第6イオン注入を行う第11の工程。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第8の工程の後、前記第3エピタキシャル層の前記第1領域に、縦型半導体素子の素子構造を形成する。また、前記第3エピタキシャル層の前記第2領域の外周部に、前記第3エピタキシャル層の表面から前記第5半導体層に達する分離部を形成し、前記第3エピタキシャル層の、前記分離部と前記第5半導体層で囲まれた領域に横型半導体素子の素子構造を形成する。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記分離部は、前記第8の工程の後に前記第3エピタキシャル層の前記第2領域にイオン注入された不純物が熱拡散されることで形成された拡散層であることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記分離部は、前記第8の工程の後に前記第3エピタキシャル層の前記第2領域に形成されたトレンチで構成されることを特徴とする。上述した発明によれば、埋め込み分離層第5半導体層を有する分離構造で囲まれた領域に横型半導体素子を形成することによって、同一の半導体基板に形成された横型半導体素子および超接合構造の縦型半導体素子間の寄生動作を抑制することができる。また、上述した発明によれば、超接合構造の縦型半導体素子を構成する並列pn層を形成するための多層のnエピタキシャル層とともに、横型半導体素子と縦型半導体素子とを電気的に分離する埋め込み分離層を形成する。これにより、分離構造で囲まれた横型半導体素子と超接合構造の縦型半導体素子とを同一基板に低コストで集積することができる。本発明にかかる半導体装置およびその製造方法によれば、同一の半導体基板に形成された素子間の寄生動作を抑制することができるという効果を奏する。また、本発明にかかる半導体装置およびその製造方法によれば、コストを低減することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。下記説明では、第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としてもよい。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、この発明の実施の形態1にかかる半導体装置の要部の構成を示す断面図である。図1に示すように、半導体装置100は、半導体基板を構成するn半導体層第2半導体層2の、第1領域S1に形成された超接合構造の縦型MOSFET縦型半導体素子、以下、縦型超接合MOSFETとする101と、第2領域S2に形成された横型MOSFET横型半導体素子102とで構成される。超接合構造とは、n層とp層とを交互に繰り返し配置してなるpn接合並列pn層をドリフト層に形成した構造である。縦型超接合MOSFET101は、nドレイン層となるn半導体層第1半導体層1と、n半導体層1に接するn半導体層2と、n半導体層2の内部に形成された並列pn層31とからなる。n半導体層1は、n半導体層2よりも高い不純物濃度を有するn低抵抗層である。n半導体層2は、n半導体層1の表面に設けられている。n半導体層2は、n半導体層1よりも低い不純物濃度を有するn高抵抗層である。並列pn層31は、超接合構造を構成するn層第3半導体層3とp層第4半導体層4とからなる。具体的には、n層3は、n半導体層2の内部に設けられている。p層4は、n層3に設けられている。p層4は、n半導体層2の主面2f,2gに対して垂直方向40に伸びており、n層3を貫通してn半導体層2に接する。また、p層4は、n半導体層2の主面2f,2gに対して水平方向に所定の周期で配置されている。このように、n層3およびp層4は、n半導体層2の主面2f,2gに対して水平方向41に交互に繰り返し配置された超接合構造を構成している。n層3は、n半導体層2よりも高い不純物濃度を有する。p層4は、n半導体層2よりも高い不純物濃度を有する。p層4の不純物濃度は、n層3の不純物濃度とほぼ等しいのが好ましい。並列pn層31は、縦型超接合MOSFET101に電圧が印加されたときに、p層4で挟まれたn層3およびp層4の全域に空乏層不図示が広がるように設計される。n半導体層2は、ノンドープのエピタキシャル成長層である。具体的には、n半導体層2は、例えば、n半導体層2a、n半導体層2b、n半導体層2cおよびn半導体層2dが積層されてなるエピタキシャル成長層である。n層3は、縦型超接合MOSFET101が形成されるn半導体層2の第1領域S1の全域に形成される。n層3は、n半導体層2の第1領域S1の全域にイオン注入された例えばリンPが熱処理によって拡散されることで形成された拡散層である。p層4は、n層3にイオン注入された例えばボロンBが熱処理によって拡散されることで形成された拡散層である。n半導体層2のn半導体層1側の主面2gに対して反対側の主面2f側の表面層には、p層4と接するpウェル領域5と、n層3に接するnドリフト領域6とが選択的に設けられている。pウェル領域5は、nドリフト領域6に接する。nドリフト領域6は、隣り合うpウェル領域5に挟まれている。n層3もまたnドリフト層を構成する。pウェル領域5の表面層には、nソース領域7およびpコンタクト領域8が選択的に設けられている。nソース領域7とnドリフト領域6とに挟まれたpウェル領域5の表面上には、ゲート酸化膜9を介してゲート電極10が設けられている。層間絶縁膜11は、ゲート電極10を覆う。ソース電極12は、nソース領域7に電気的に接続されている。ドレイン電極13は、nドレイン層となるn半導体層1と電気的に接続されている。ゲート電極10、ソース電極12およびドレイン電極13は、層間絶縁膜11によって互いに絶縁されている。このように、n半導体層2の第1領域S1には、プレーナゲート構造の縦型超接合MOSFET101が設けられている。n半導体層2の第2領域S2には、n埋め込み分離層第5半導体層15と、このn埋め込み分離層15に接するn拡散分離層16とからなる分離構造が設けられている。n埋め込み分離層15は、n半導体層2の内部に設けられている。n拡散分離層16は、n半導体層2のn半導体層1側の主面2gに対して反対側の主面2fからこのn埋め込み分離層15に達するように設けられている。n拡散分離層16は、例えば、n埋め込み分離層15の外周部に接するように設けられている。n埋め込み分離層15は、n半導体層2よりも高い不純物濃度を有する。また、n埋め込み分離層15は、n層3またはp層4とほぼ等しい不純物濃度を有する。n拡散分離層16は、熱拡散によってn埋め込み分離層15に達するように形成された拡散層である。n拡散分離層16は、例えば、n半導体層2よりも高い不純物濃度を有する。横型MOSFET102は、n半導体層2の、n埋め込み分離層15とn拡散分離層16とで囲まれた領域に設けられている。具体的には、n半導体層2の、n埋め込み分離層15およびn拡散分離層16で囲まれた領域には、横型MOSFET102を構成するpウェル領域17、nソース領域18およびnドレイン領域19が設けられている。pウェル領域17の表面層には、nソース領域18およびnドレイン領域19が互いに離れて選択的に設けられている。pウェル領域17の、nソース領域18とnドレイン領域19とに挟まれた領域の表面上には、ゲート酸化膜20を介してゲート電極21が設けられている。nソース領域18およびnドレイン領域19には、それぞれソース電極22およびドレイン電極23が電気的に接続されている。ゲート電極21、ソース電極22およびドレイン電極23は、ゲート電極21を覆う層間絶縁膜11によって互いに絶縁されている。このように、n半導体層2の第2領域S2には、プレーナゲート構造の横型MOSFET102が設けられている。層間絶縁膜11は、第1領域S1から第2領域S2にわたって、第1,2領域S1,S2を含むn半導体層2の表面の各電極が設けられていない部分を覆う。図1に示す半導体装置100では、n埋め込み分離層15とn層3とが同時に形成されるため、製造コストを低減することができる。半導体装置100の製造方法については後述する。また、図1に示す半導体装置100では、素子設計の自由度を高くすることができる。その理由は、次のとおりである。一般的に、不純物をドープした領域に他の領域を形成する場合、他の領域の不純物濃度は不純物をドープした領域よりも高くなる。このため、不純物をドープした領域に他の領域を形成する場合、他の領域の不純物濃度を選定する範囲が狭くなり、素子設計の自由度が低くなる。それに対して、図1に示す半導体装置100では、ノンドープで形成されたn半導体層2にn層3およびpウェル領域5,17を形成することができるので、n層3およびpウェル領域5,17の不純物濃度を選定する範囲が広くなる。したがって、素子設計の自由度を高くすることができる。また、横型MOSFET102は、n半導体層2よりも不純物濃度の高いn埋め込み分離層15およびn拡散分離層16により、縦型超接合MOSFET101と電気的に分離されている。すなわち、半導体装置100には、n半導体層2よりも不純物濃度の高いn埋め込み分離層15およびn拡散分離層16からなる分離構造が設けられている。そのため、縦型超接合MOSFET101と横型MOSFET102とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減を図ることができる。上述した図1に示す半導体装置100の例では、縦型超接合MOSFET101と同一の半導体基板n半導体層2に一つの横型MOSFET102のみが形成された集積回路を構成しているが、実際は複数の横型MOSFET102を形成して集積回路を構成している。縦型超接合MOSFET101と同一の半導体基板に複数の横型MOSFET102を形成する場合、複数の横型MOSFET102はそれぞれn埋め込み分離層15およびn拡散分離層16からなる分離構造によって囲まれ他の素子と電気的に分離される。以上、説明したように、実施の形態1によれば、半導体基板を構成するn半導体層2の、n埋め込み分離層15およびn拡散分離層16によって囲まれた領域に横型MOSFET102を配置する。これにより、横型MOSFET102は、同一の半導体基板に配置された縦型超接合MOSFET101と電気的に分離される。したがって、同一の半導体基板に形成された縦型超接合MOSFET101および横型MOSFET102間の寄生動作を抑制することができる。実施の形態2図2は、この発明の実施の形態2にかかる半導体装置の要部の構成を示す断面図である。図2に示すように、半導体装置110は、半導体基板を構成するn半導体層2の、第1領域S1に形成された縦型超接合MOSFET111と、第2領域S2に形成された横型MOSFET112とで構成される。縦型超接合MOSFET111は、nドレイン層となるn半導体層1と、n半導体層1に接するn半導体層2と、n半導体層2の内部に形成された並列pn層31とからなる。この並列pn層31は、超接合構造を構成するn層3とp層4とからなる。具体的には、n層3およびp層4は、半導体基板n半導体層2の主面2f,2gに対して垂直方向に伸びており、n半導体層2の主面2f,2gに対して水平方向に交互に繰り返し配置されている。並列pn層31は、縦型超接合MOSFET111に電圧が印加されたときに、p層4で挟まれたn層3およびp層4の全域に空乏層不図示が広がるように設計される。n半導体層2は、ノンドープのエピタキシャル成長層である。具体的には、n半導体層2は、例えば、n半導体層2a、n半導体層2b、n半導体層2cおよびn半導体層2dが順次積層されてなるエピタキシャル成長層である。n層3およびp層4は、n半導体層2の第1領域S1にそれぞれ選択的に形成される。n層3は、n半導体層2の第1領域S1にイオン注入された例えばリンが熱処理によって拡散されることで形成された拡散層である。p層4は、n半導体層2の第1領域S1にイオン注入された例えばボロンが熱処理によって拡散されることで形成された拡散層である。n半導体層2のn半導体層1側の主面2gに対して反対側の主面2f側の表面層には、p層4と接するpウェル領域5と、n層3に接するnドリフト領域6とが選択的に設けられている。pウェル領域5は、nドリフト領域6に接する。nドリフト領域6は、隣り合うpウェル領域5に挟まれている。n層3もまたnドリフト層を構成する。pウェル領域5の表面層には、nソース領域7およびpコンタクト領域8が選択的に設けられている。nソース領域7とnドリフト領域6とに挟まれたpウェル領域5の表面上には、ゲート酸化膜9を介してゲート電極10が設けられている。層間絶縁膜11は、ゲート電極10を覆う。ソース電極12は、nソース領域7に電気的に接続されている。ドレイン電極13は、nドレイン層となるn半導体層1と電気的に接続されている。ゲート電極10、ソース電極12およびドレイン電極13は、層間絶縁膜11によって互いに絶縁されている。このように、n半導体層2の第1領域S1には、プレーナゲート構造の縦型超接合MOSFET111が設けられている。n半導体層2の第2領域S2には、n埋め込み分離層15と、このn埋め込み分離層15に接するn拡散分離層16とからなる分離構造が設けられている。n埋め込み分離層15は、n半導体層2の内部に設けられている。n拡散分離層16は、n半導体層2のn半導体層1側の主面2gに対して反対側の主面2fからこのn埋め込み分離層15に達するように設けられている。n拡散分離層16は、例えば、n埋め込み分離層15の外周部に接するように設けられている。横型MOSFET112は、n半導体層2の、n埋め込み分離層15とn拡散分離層16とで囲まれた領域に設けられている。具体的には、n半導体層2の、n埋め込み分離層15およびn拡散分離層16で囲まれた領域には、横型MOSFET112を構成するpウェル領域17、nソース領域18およびnドレイン領域19が設けられている。pウェル領域17の表面層には、nソース領域18およびnドレイン領域19が互いに離れて選択的に設けられている。pウェル領域17の、nソース領域18とnドレイン領域19とに挟まれた領域の表面上には、ゲート酸化膜20を介してゲート電極21が設けられている。nソース領域18およびnドレイン領域19には、それぞれソース電極22およびドレイン電極23が電気的に接続されている。ゲート電極21、ソース電極22およびドレイン電極23は、ゲート電極21を覆う層間絶縁膜11によって互いに絶縁されている。このように、n半導体層2の第2領域S2には、プレーナゲート構造の横型MOSFET112が設けられている層間絶縁膜11は、第1領域S1から第2領域S2にわたって、第1,2領域S1,S2を含むn半導体層2の表面の各電極が設けられていない部分を覆う。縦型超接合MOSFET111および横型MOSFET112の各領域の不純物濃度は、実施の形態1にかかる半導体装置を構成する縦型超接合MOSFETおよび横型MOSFETの各領域の不純物濃度と同様である。図2に示す半導体装置110では、ノンドープで形成されたn半導体層2にn層3、p層4およびpウェル領域5,17を形成することができるので、n層3、p層4およびpウェル領域5,17の不純物濃度を選定する範囲が広くなる。したがって、素子設計の自由度を高くすることができる。以上、説明したように、実施の形態2によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。また、図2に示す半導体装置110では、エピタキシャル成長法によってノンドープで形成されたn半導体層2にn層3およびp層4がそれぞれ選択的に形成されるので、実施の形態1にかかる半導体装置に比べて素子設計の自由度を高くすることができる。実施の形態3図3は、この発明の実施の形態3にかかる半導体装置の要部の構成を示す断面図である。図3に示すように、半導体装置120は、半導体基板を構成するn半導体層2の、第1領域S1に形成された縦型超接合MOSFET121と、第2領域S2に形成された横型MOSFET122とで構成される。縦型超接合MOSFET121は、nドレイン層となるn半導体層1と、n半導体層1の表面に配置されたn半導体層2と、n半導体層2の内部に配置されたn層3と、このn層3を貫通して配置されたp層4とからなる。n層3は、n半導体層2の第1領域S1から第2領域S2にわたって設けられている。p層4は、n半導体層2の第1領域S1側のn層3に設けられている。n層3およびp層4は、超接合構造である並列pn層31を構成する。具体的には、p層4は、半導体基板n半導体層2の主面2f,2gに対して垂直方向に伸びており、n層3を貫通してn半導体層2に接する。また、p層4は、n半導体層2の主面2f,2gに対して水平方向に所定の周期で配置されている。このように、n層3およびp層4は、n半導体層2の主面2f,2gに対して水平方向に交互に繰り返し配置された超接合構造を構成している。並列pn層31は、縦型超接合MOSFET121に電圧が印加されたときに、p層4で挟まれたn層3およびp層4の全域に空乏層不図示が広がるように設計される。n半導体層2は、ノンドープのエピタキシャル成長層である。具体的には、n半導体層2は、例えば、n半導体層2a、n半導体層2b、n半導体層2cおよびn半導体層2dが順次積層されてなるエピタキシャル成長層である。n層3は、ノンドープのエピタキシャル成長層であるn半導体層2の、第1領域S1および第2領域S2を含む全域にイオン注入された例えばリンが熱処理によって拡散されることで形成された拡散層である。p層4は、n層3にイオン注入された例えばボロンが熱処理によって拡散されることで形成された拡散層である。n半導体層2のn半導体層1側の主面2gに対して反対側の主面2f側の表面層には、p層4と接するpウェル領域5と、n層3に接するnドリフト領域6とが選択的に設けられている。pウェル領域5は、nドリフト領域6に接する。nドリフト領域6は、隣り合うpウェル領域5に挟まれている。n層3もまたnドリフト層を構成する。pウェル領域5の表面層には、nソース領域7およびpコンタクト領域8が選択的に設けられている。nソース領域7とnドリフト領域6とに挟まれたpウェル領域5の表面上には、ゲート酸化膜9を介してゲート電極10が設けられている。層間絶縁膜11は、ゲート電極10を覆う。ソース電極12は、nソース領域7に電気的に接続されている。ドレイン電極13は、nドレイン層となるn半導体層1と電気的に接続されている。ゲート電極10、ソース電極12およびドレイン電極13は、層間絶縁膜11によって互いに絶縁されている。このように、n半導体層2の第1領域S1には、プレーナゲート構造の縦型超接合MOSFET121が設けられている。n半導体層2の第2領域S2には、n埋め込み分離層となるn層3と、このn埋め込み分離層となるn層3に接するn拡散分離層16とからなる分離構造が設けられている。n拡散分離層16は、n半導体層2のn半導体層1側の主面2gに対して反対側の主面2fからこのn埋め込み分離層となるn層3に達するように設けられている。n拡散分離層16は、熱拡散によってn埋め込み分離層となるn層3に達するように形成される。横型MOSFET122は、n半導体層2の、n埋め込み分離層となるn層3とn拡散分離層16とで囲まれた領域に設けられている。具体的には、n半導体層2の、n埋め込み分離層となるn層3とn拡散分離層16とで囲まれた領域には、横型MOSFET122を構成するpウェル領域17、nソース領域18およびnドレイン領域19が設けられている。pウェル領域17の表面層には、nソース領域18およびnドレイン領域19が互いに離れて選択的に設けられている。pウェル領域17の、nソース領域18とnドレイン領域19とに挟まれた領域の表面上には、ゲート酸化膜20を介してゲート電極21が設けられている。nソース領域18およびnドレイン領域19には、それぞれソース電極22およびドレイン電極23が電気的に接続されている。ゲート電極21、ソース電極22およびドレイン電極23は、ゲート電極21を覆う層間絶縁膜11によって互いに絶縁されている。層間絶縁膜11は、第1領域S1から第2領域S2にわたって、半導体基板n半導体層2の表面の、各電極が設けられていない部分を覆う。このように、n半導体層2の第2領域S2には、プレーナゲート構造の横型MOSFET122が設けられている。縦型超接合MOSFET121および横型MOSFET122の各領域の不純物濃度は、実施の形態1にかかる半導体装置を構成する縦型超接合MOSFETおよび横型MOSFETの各領域の不純物濃度と同様である。図3に示す半導体装置120では、埋め込み分離層として機能するn層3が、実施の形態1にかかる半導体装置よりも厚く形成される。このため、縦型超接合MOSFET121と横型MOSFET122とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を、実施の形態1にかかる半導体装置に比べてより一層向上することができる。以上、説明したように、実施の形態3によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態4図4は、この発明の実施の形態4にかかる半導体装置の要部の構成を示す断面図である。図4に示す半導体装置130と図1に示す半導体装置100との違いは、半導体装置100において分離構造を構成するn埋め込み分離層15およびn拡散分離層16を、半導体装置130においてp埋め込み分離層24およびp拡散分離層25に変更した点である。すなわち、半導体装置130においては、n半導体層2と導電型の異なるp埋め込み分離層24およびp拡散分離層25によって横型MOSFET132を囲むことにより、縦型超接合MOSFET131と横型MOSFET132とを電気的に分離する。半導体装置130のp埋め込み分離層24およびp拡散分離層25以外の構成は、図1に示す半導体装置100と同様である。半導体装置130においても、縦型超接合MOSFET131と横型MOSFET132とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を、図1に示す半導体装置100と同様に得ることができる。分離構造を構成するn埋め込み分離層15およびn拡散分離層16をp埋め込み分離層24およびp拡散分離層25に変更した構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110にも適用することができる。また、分離構造を構成するn拡散分離層16をp拡散分離層25に変更した構成は、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態4によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態5図5は、この発明の実施の形態5にかかる半導体装置の要部の構成を示す断面図である。図5に示す半導体装置140と図1に示す半導体装置100との違いは、半導体装置100においてnチャネル型とした横型MOSFET102を、半導体装置140においてpチャネル型の横型MOSFET142に変更した点である。半導体装置140において、符号18aおよび符号19aはpソース領域およびpドレイン領域である。また、n半導体層2の、n埋め込み分離層15とn拡散分離層16とで囲まれる領域はnウェル領域となる。縦型超接合MOSFET141の構成は、図1に示す半導体装置100の縦型超接合MOSFETと同様である。横型MOSFETをpチャネルとする構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態5によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態6図6は、この発明の実施の形態6にかかる半導体装置の要部の構成を示す断面図である。図6に示す半導体装置150と図5に示す半導体装置140との違いは、半導体装置140において分離構造を構成するn埋め込み分離層15およびn拡散分離層16を、半導体装置150においてp埋め込み分離層24およびp拡散分離層25に変更した点である。すなわち、半導体装置150においては、n半導体層2と導電型の異なるp埋め込み分離層24およびp拡散分離層25によって横型MOSFET152を囲むことにより、縦型超接合MOSFET151と横型MOSFET152とを電気的に分離する。半導体装置150のp埋め込み分離層24およびp拡散分離層25以外の構成は、図5に示す半導体装置140と同様である。このように、分離構造を構成する領域をp型に変更した場合においても、縦型超接合MOSFET151と横型MOSFET152とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を、図5に示す半導体装置140と同様に得ることができる。横型MOSFETをnチャネルからpチャネルに変更し、かつ分離構造を構成するn埋め込み分離層15およびn拡散分離層16をp埋め込み分離層24およびp拡散分離層25に変更した構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110にも適用することができる。また、横型MOSFETをnチャネルからpチャネルに変更し、かつ分離構造を構成するn拡散分離層16をp拡散分離層25に変更した構成は、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態6によれば、実施の形態5にかかる半導体装置と同様の効果を得ることができる。実施の形態7図7は、この発明の実施の形態7にかかる半導体装置の要部の構成を示す断面図である。図7に示す半導体装置160と図1に示す半導体装置100との違いは、半導体装置160において、n埋め込み分離層15とn拡散分離層16との間に分離構造の一部としてn層26を設けた点である。n層26は、例えば、n埋め込み分離層15の外周部に接するように形成される。半導体装置160は、分離構造の一部としてn層26を設けることで、pウェル領域17と接するn高抵抗層であるn半導体層2の厚さを半導体装置100よりも厚くしている。半導体装置160においては、n拡散分離層16、n埋め込み分離層15およびn層26によって分離構造が構成され、縦型超接合MOSFET161と横型MOSFET162を電気的に分離する。半導体装置160のn層26以外の構成は、図1に示す半導体装置100と同様である。半導体装置160の構成とすることで、n半導体層2の、n拡散分離層16、n埋め込み分離層15およびn層26で囲まれた領域において空乏層が広がる部分が増える。このため、分離構造で囲まれた部分、すなわち横型MOSFET162を高耐圧化することができる。n拡散分離層16、n埋め込み分離層15およびn層26で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110にも適用することができる。また、図示を省略するが、分離構造をp拡散分離層、p埋め込み分離層およびp層で構成してもよい。p拡散分離層、p埋め込み分離層およびp層で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態7によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態8図8は、この発明の実施の形態8にかかる半導体装置の要部の構成を示す断面図である。図8に示す半導体装置170と図1に示す半導体装置100との違いは、半導体装置170におけるn埋め込み分離層15を半導体装置100よりも厚く形成した点である。半導体装置170のn埋め込み分離層15の厚さ以外の構成は、図1に示す半導体装置100と同様である。分離構造を構成するn埋め込み分離層15を図1に示す半導体装置100よりも厚く形成することで、縦型超接合MOSFET171と横型MOSFET172とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を、より一層向上することができる。分離構造を構成するn埋め込み分離層15を図1に示す半導体装置100よりも厚く形成した構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110にも適用することができる。以上、説明したように、実施の形態8によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態9図9は、この発明の実施の形態9にかかる半導体装置の要部の構成を示す断面図である。図9に示す半導体装置180と図7に示す半導体装置160との違いは、半導体装置180において、半導体装置160におけるn層26を設けずに、n拡散分離層16aをn埋め込み分離層15に達するように深く形成した点である。すなわち、半導体装置180においては、n埋め込み分離層15およびn拡散分離層16aによって分離構造を構成し、pウェル領域17と接するn半導体層2の厚さを図1に示す半導体装置100よりも厚くしている。縦型超接合MOSFET181と横型MOSFET182は、n埋め込み分離層15およびn拡散分離層16aからなる分離構造によって電気的に分離されている。半導体装置180のn拡散分離層16aの深さ以外の構成は、図7に示す半導体装置160と同様である。半導体装置180の構成とすることで、図7に示す半導体装置160と同様に、横型MOSFET182を高耐圧化することができる。n埋め込み分離層15およびn拡散分離層16aによって分離構造を構成し、pウェル領域17と接するn半導体層2の厚さを図1に示す半導体装置100よりも厚く形成する構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110にも適用することができる。また、図示を省略するが、分離構造をp拡散分離層、p埋め込み分離層およびp層で構成してもよい。p拡散分離層、p埋め込み分離層およびp層で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態9によれば、実施の形態7にかかる半導体装置と同様の効果を得ることができる。実施の形態10図10は、この発明の実施の形態10にかかる半導体装置の要部の構成を示す断面図である。図10に示す半導体装置190と図1に示す半導体装置100との違いは、半導体装置100におけるn拡散分離層16を、半導体装置190においてトレンチ分離構造27に変更した点である。半導体装置190において、トレンチ分離構造27は、トレンチ27aの側壁および底面に絶縁膜を形成し、トレンチ27aの内部に絶縁膜を介してポリシリコンが埋め込まれた構成を有する。トレンチ分離構造27は、n埋め込み分離層15に達する深さで設けられている。トレンチ分離構造27は、トレンチ27aの内部をすべて絶縁材で埋め込んだ構成であってもよい。半導体装置190のトレンチ分離構造27以外の構成は、図1に示す半導体装置100と同様である。半導体装置190の構成とすることで、図1に示す半導体装置100と同様に、縦型超接合MOSFET191と横型MOSFET192とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を得ることができる。n埋め込み分離層15およびトレンチ分離構造27で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。また、図示を省略するが、分離構造をp拡散分離層、p埋め込み分離層およびp層で構成してもよい。p拡散分離層、p埋め込み分離層およびp層で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態10によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態11図11は、この発明の実施の形態11にかかる半導体装置の要部の構成を示す断面図である。図11に示す半導体装置200と図1に示す半導体装置100との違いは、半導体装置200において分離構造を構成するn埋め込み分離層28の不純物濃度をn層3より高くした点である。半導体装置200のn埋め込み分離層28の不純物濃度以外の構成は、図1に示す半導体装置100と同様である。半導体装置200の構成とすることで、縦型超接合MOSFET201と横型MOSFET202とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減という効果を、より一層向上することができる。n拡散分離層16およびn埋め込み分離層28で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。また、図示を省略するが、分離構造をp拡散分離層、p埋め込み分離層およびp層で構成してもよい。p拡散分離層、p埋め込み分離層およびp層で構成された分離構造は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態11によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態12図12は、この発明の実施の形態12にかかる半導体装置の要部の構成を示す断面図である。図12に示す半導体装置210と図1に示す半導体装置100との違いは、半導体装置210において、縦型超接合MOSFET211のゲート構造をプレーナゲート構造からトレンチゲート構造に変更した点である。図12中の符号10aはゲート部のトレンチであり、符号10bはゲート酸化膜である。すなわち、半導体装置210においては、隣り合うpウェル領域5の間に、pウェル領域5に接し、並列pn層31のn層3に達するトレンチ10aが設けられている。そして、トレンチ10aの内部に、ゲート酸化膜10bを介してゲート電極10が埋め込まれている。縦型超接合MOSFET211のゲート構造以外の構成は、図1に示す半導体装置100の縦型超接合MOSFETと同様である。横型MOSFET212の構成は、図1に示す半導体装置100の横型MOSFETと同様である。半導体装置210の構成は、J-FET効果を有していないため、オン抵抗の低減を図ることができるという効果を有する。縦型超接合MOSFET211をトレンチゲート構造とする構成は、並列pn層31のn層3およびp層4をn半導体層2に選択的に形成した図2に示す半導体装置110や、n層3をn半導体層2の全域に形成した図3に示す半導体装置120にも適用することができる。以上、説明したように、実施の形態12によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。実施の形態13図13~図15は、この発明の実施の形態13にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態13においては、図1に示す実施の形態1にかかる半導体装置100の製造方法を説明する。まず、n半導体層1となる支持基板を用意する。n半導体層1は、縦型超接合MOSFET101のnドレイン層となる図13a。つぎに、n半導体層1上に、n半導体層2aをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2aの、縦型超接合MOSFET101を形成する第1領域S1の全域にn型不純物例えば、リンなどのイオン注入53aを行い、n半導体層2aの第1領域S1の表面層にn型イオン注入層3aを形成する図13b。n半導体層2aへのイオン注入53aは、例えば、n半導体層2aの第1領域S1全域が露出する開口部を有するレジストマスク不図示をマスクとして行われる。すなわち、レジストマスクの開口部には、n半導体層2aのn型イオン注入層3a形成領域が露出する。イオン注入53aに用いるレジストマスクは、例えば、n半導体層2aへのイオン注入53aが行われる前に予めn半導体層2aの表面に形成され、後のn型イオン注入層3aへのイオン注入54aに用いるレジストマスクの形成前に除去される。以下、イオン注入時のレジストマスクについての説明および図示は省略するが、半導体層やイオン注入層にイオン注入が行われる際には、n半導体層2aへのイオン注入53aと同様にレジストマスクが用いられる実施の形態14~20においても同様に説明および図示を省略するが、イオン注入時にはレジストマスクが用いられる。具体的には、半導体層やイオン注入層にイオン注入が行われる際には、半導体層やイオン注入層の所望の領域が選択的に露出する開口部を有するレジストマスクが形成される。そして、このレジストマスクは、イオン注入のマスクとして用いられた後、つぎのイオン注入時のレジストマスクの形成前、またはエピタキシャル層の形成前に除去される。つぎに、n型イオン注入層3aにp型不純物例えば、ボロンなどのイオン注入54aを選択的に行い、n型イオン注入層3aの表面層に複数のp型イオン注入層4aを形成する図13c。n型イオン注入層3aへのイオン注入54aのp型不純物のドーズ量は、n半導体層2aにn型イオン注入層3aを形成する際のイオン注入53aのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2a上に、n半導体層2bをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2bの第1領域S1の全域にn型不純物のイオン注入53bを行い、n半導体層2bの第1領域S1の表面層にn型イオン注入層3bを形成する。そして、n型イオン注入層3bの、p型イオン注入層4aの直上にあたる領域にp型不純物のイオン注入54bを選択的に行い、n型イオン注入層3bの表面層に複数のp型イオン注入層4bを形成する図13d。n型イオン注入層3bへのイオン注入54bのp型不純物のドーズ量は、n半導体層2bにn型イオン注入層3bを形成する際のイオン注入53bのn型不純物のドーズ量より大きいドーズ量とする。図13dにおいては図示を省略するが、通常、n半導体層2b、n型イオン注入層3bおよびp型イオン注入層4bの形成工程図13dの工程を6,7回程度繰り返し行い、完成後の並列pn層31の厚さを厚くする。つぎに、n半導体層2b上に、n半導体層2cをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。そして、n半導体層2cの、第1領域S1の全域およびn埋め込み分離層15を形成する第2領域S2の全域に、n型不純物のイオン注入53cをそれぞれ行う。これにより、n半導体層2cの第1領域S1の表面層にn型イオン注入層3cが形成されるとともに、n半導体層2cの第2領域S2の表面層にn型イオン注入層15aが形成される。つぎに、n型イオン注入層3cの、p型イオン注入層4bの直上にあたる領域にp型不純物のイオン注入54cを選択的に行い、n型イオン注入層3cの表面層に複数のp型イオン注入層4cを形成する図14e。p型イオン注入層4a~4cは、n半導体層2を構成するn半導体層2a~2cからなる半導体基板の主面に対して垂直方向に並ぶように形成される。n型イオン注入層3cへのイオン注入54cのp型不純物のドーズ量は、n半導体層2cにn型イオン注入層3cを形成する際のイオン注入53cのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2c上に、n半導体層2dをノンドープでエピタキシャル成長させる図14f。つぎに、熱処理によって、各n半導体層2a~2cに形成されたn型イオン注入層3a~3c,15aおよびp型イオン注入層4a~4cを活性化させ、各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物を拡散させる。これにより、各n半導体層2a~2cの第1領域S1に形成されたn型イオン注入層3a~3c同士およびp型イオン注入層4a~4c同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。また、n半導体層2cの第2領域S2に形成されたn型イオン注入層15aがn半導体層2c,2d内に拡散し、n半導体層2c,2dにわたってn埋め込み分離層15が形成される図15g。n半導体層2の第1領域S1に形成された並列pn層31は超接合構造である。並列pn層31は、並列pn層31を構成するn層3とp層4との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列pn層31を構成するn層3とp層4との不純物濃度をほぼ等しくすることで、電圧印加時にn層3およびp層4の全域に空乏層が広がる。これにより、並列pn層31の厚さをドリフト層がn層のみからなる場合より薄くし、n層3の不純物濃度をドリフト層がn層のみからなる場合より高くすることで、耐圧とオン電圧オン抵抗とのトレードオフを改善することができる。n半導体層2c,2dの第2領域S2にイオン注入されたn型不純物は、活性化されることで2×1015cm3~7×1015cm3程度の不純物濃度を有するn埋め込み分離層15となる。各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物は、n半導体層2の最下層であるn半導体層2a内および、n半導体層2の最上層であるn半導体層2d内にも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2dにわたって形成される。つぎに、n半導体層2の最上層であるn半導体層2dの第1領域S1に、縦型超接合MOSFET101のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10、層間絶縁膜11およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET101のプレーナゲート構造を形成する。また、n半導体層2dの第2領域S2に、n埋め込み分離層15に達するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層15とn拡散分離層16とに囲まれた領域に、横型MOSFET102のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET102のプレーナゲート構造を形成する図15h。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図1に示す半導体装置100が完成する。n半導体層2dの第2領域S2に形成されるn拡散分離層16および横型MOSFET102の各領域は、n半導体層2dの第1領域S1に形成される縦型超接合MOSFET101の、例えば同導電型の領域と同時に形成されてもよい以下、実施の形態14~20においても同様に、縦型超接合MOSFETおよび横型MOSFETの各領域は同時に形成されてもよい。。上述したように、n埋め込み分離層15とn層3とを同時に形成することで、製造コストを低減することができる。n埋め込み分離層15を形成するためのn型不純物のイオン注入53cと、n層3を形成するためのn型不純物のイオン注入53cとを別々に行って、n埋め込み分離層15を形成するための不純物ドーズ量を、n層3を形成するための不純物ドーズ量よりも大きくしてもよい。このようにn埋め込み分離層15を形成するためのイオン注入53cを行うことで、n埋め込み分離層15の不純物濃度をn層3の不純物濃度よりも高くすることができる。これにより、横型MOSFET102は、図1に示す半導体装置100の横型MOSFETよりもドレイン電圧の悪影響を受けにくくなる。上述した図1に示す半導体装置100の製造方法において、n半導体層2b、n型イオン注入層3bおよびp型イオン注入層4bの形成工程図13dの工程を繰り返し行うことで、並列pn層31の厚さを厚くすることができる。また、上述した図1に示す半導体装置100の製造方法において、n拡散分離層16を形成する箇所にトレンチ分離構造27を形成することで、図10に示す半導体装置190を作製することができる。この場合、トレンチ分離構造27は、例えば、n半導体層2a~2bからなるn半導体層2の主面2fからn埋め込み分離層15に達するトレンチ27aを形成した後、トレンチ27aの内部に絶縁膜を介してポリシリコンを埋め込むことで形成される。上述した図1に示す半導体装置100の製造方法においては、4層のn半導体層2a~2dを積層した構成のn半導体層2を例に説明したが、n半導体層2を構成する層の積層数はこれに限るものではない。以上、説明したように、実施の形態13によれば、n半導体層2cへのイオン注入53cによって、n埋め込み分離層15となるn型イオン注入層15aと、n層3となるn型イオン注入層3cとが同時に形成される。このため、縦型超接合MOSFET101と横型MOSFET102とを電気的に分離する分離構造を構成するn埋め込み分離層15を、縦型超接合MOSFET101の並列pn層31を形成するための工程で形成することができる。したがって、n埋め込み分離層15を形成するためだけの工程を行う必要がない。これにより、製造コストを低減することができる。実施の形態14図16~図18は、この発明の実施の形態14にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態14においては、図2に示す実施の形態2にかかる半導体装置110の製造方法を説明する。まず、n半導体層1となる支持基板を用意する。n半導体層1は、縦型超接合MOSFET111のnドレイン層となる図16a。つぎに、n半導体層1上に、n半導体層2aをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2aの、縦型超接合MOSFET111を形成する第1領域S1にn型不純物例えば、リンなどのイオン注入53aを選択的に行い、n半導体層2aの第1領域S1の表面層に複数のn型イオン注入層3aを形成する図16b。つぎに、n半導体層2aの第1領域S1に形成されたn型イオン注入層3aに隣接してp型不純物例えば、ボロンなどのイオン注入54aを選択的に行い、n半導体層2aの第1領域S1の表面層に複数のp型イオン注入層4aを形成する図16c。すなわち、n半導体層2aの第1領域S1に形成されたn型イオン注入層3aの間に、n型イオン注入層3aに接するようにp型イオン注入層4aを形成する。つぎに、n半導体層2a上に、n半導体層2bをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2bの、n型イオン注入層3aの直上にあたる領域にn型不純物のイオン注入53bを選択的に行い、n半導体層2bの表面層に複数のn型イオン注入層3bを形成する。そして、n半導体層2bの、p型イオン注入層4aの直上にあたる領域にp型不純物のイオン注入54bを選択的に行い、n半導体層2bの表面層に複数のp型イオン注入層4bを形成する図16d。図16dにおいては図示を省略するが、通常、n半導体層2b、n型イオン注入層3bおよびp型イオン注入層4bの形成工程図16dの工程を6,7回程度繰り返して行い、並列pn層31の厚さを厚くする。つぎに、n半導体層2b上に、n半導体層2cをノンドープでエピタキシャル成長させる。そして、n半導体層2cのn型イオン注入層3bの直上にあたる領域、およびn半導体層2cの第2領域S2の全域にn型不純物のイオン注入53cを選択的に行う。これにより、n半導体層2cの第1領域S1の表面層に複数のn型イオン注入層3cが形成されるとともに、n半導体層2cの第2領域S2の表面層にn型イオン注入層15aが形成される。つぎに、n半導体層2cの、p型イオン注入層4bの直上にあたる領域にp型不純物のイオン注入54cを選択的に行い、n半導体層2cの第1領域S1の表面層に複数のp型イオン注入層4cを形成する図17e。n型イオン注入層3a~3cは、n半導体層2を構成するn半導体層2a~2cからなる半導体基板の主面に対して垂直方向に並ぶように形成される。p型イオン注入層4a~4cは、n半導体層2を構成するn半導体層2a~2cからなる半導体基板の主面に対して垂直方向に並ぶように形成される。つぎに、n半導体層2c上に、n半導体層2dをノンドープでエピタキシャル成長させる図17f。つぎに、熱処理によって、各n半導体層2a~2cに形成されたn型イオン注入層3a~3c,15aおよびp型イオン注入層4a~4cを活性化させ、各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物を拡散させる。これにより、各n半導体層2a~2cの第1領域S1に形成されたn型イオン注入層3a~3c同士およびp型イオン注入層4a~4c同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。また、n半導体層2cの第2領域S2に形成されたn型イオン注入層15aがn半導体層2c,2d内に拡散し、n半導体層2c,2dにわたってn埋め込み分離層15が形成される。n半導体層2の第1領域S1に形成された並列pn層31は超接合構造である。並列pn層31は、並列pn層31を構成するn層3とp層4との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列pn層31を構成するn層3とp層4との不純物濃度をほぼ等しくすることで、電圧印加時にn層3およびp層4の全域に空乏層が広がる。これにより、並列pn層31の厚さをドリフト層がn層のみからなる場合より薄くし、n層3の不純物濃度をドリフト層がn層のみからなる場合より高くすることで、耐圧とオン電圧オン抵抗とのトレードオフを改善することができる。また、n半導体層2c,2dの第2領域S2にイオン注入されたn型不純物は、活性化されることでn埋め込み分離層15となる。各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物は、n半導体層2の最下層であるn半導体層2a内および、n半導体層2の最上層であるn半導体層2d内にも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2dにわたって形成される図18g。つぎに、最上層のn半導体層2dの第1領域S1に、縦型超接合MOSFET111のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET111のプレーナゲート構造を形成する。また、n半導体層2dの第2領域S2に、n埋め込み分離層15に達するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層15とn拡散分離層16に囲まれた領域に、横型MOSFET112のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET112のプレーナゲート構造を形成する図18h。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図2に示す半導体装置110が完成する。上述したように、n埋め込み分離層15とn層3とを同時に形成することで、製造コストを低減することができる。また、第1領域S1に形成されるn層3とp層4はそれぞれが選択的に形成されるため不純物濃度が任意に設定できて設計の自由度が向上する。n埋め込み分離層15を形成するためのn型不純物のイオン注入53cと、n層3を形成するためのイオン注入とを別々に行って、n埋め込み分離層15を形成するための不純物ドーズ量を、n層3を形成するための不純物ドーズ量よりも大きくしてもよい。このようにn埋め込み分離層15を形成するためのイオン注入53cを行うことで、n埋め込み分離層15の不純物濃度をn層3の不純物濃度よりも高くすることができる。これにより、横型MOSFET112は、図1に示す半導体装置100の横型MOSFETよりもドレイン電圧の悪影響を受けにくくなる。また、上述した図2に示す半導体装置110の製造方法において、n拡散分離層16を形成する箇所にトレンチ分離構造27を形成することで、図10に示す半導体装置190を作製することができる。この場合、トレンチ分離構造27は、例えば、n半導体層2a~2bからなるn半導体層2の主面2fからn埋め込み分離層15に達するトレンチ27aを形成した後、トレンチ27aの内部に絶縁膜を介してポリシリコンを埋め込むことで形成される。上述した図2に示す半導体装置110の製造方法においては、4層のn半導体層2a~2dを積層した構成のn半導体層2を例に説明したが、n半導体層2を構成する層の積層数はこれに限るものではない。以上、説明したように、実施の形態14によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。すなわち、n半導体層2を構成する層の積層数は、4層よりも少なくてもよいし、多くてもよい。実施の形態15図19~図21は、この発明の実施の形態15にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態15においては、図3に示す実施の形態3にかかる半導体装置120の製造方法を説明する。まず、n半導体層1となる支持基板を用意する。n半導体層1は、縦型超接合MOSFET121のnドレイン層となる図19a。つぎに、n半導体層1上に,n半導体層2aをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2aの、縦型超接合MOSFET121を形成する第1領域S1およびn埋め込み分離層15を形成する第2領域S2を含む全域にn型不純物例えば、リンなどのイオン注入53aを行う。これにより、n半導体層2aの全域にわたって、n半導体層2aの表面層にn型イオン注入層3aが形成される図19b。つぎに、n半導体層2aの第1領域S1側のn型イオン注入層3aにp型不純物例えば、ボロンなどのイオン注入54aを選択的に行い、n半導体層2aの第1領域S1側のn型イオン注入層3aの表面層に複数のp型イオン注入層4aを形成する図19c。n型イオン注入層3aへのイオン注入54aのp型不純物のドーズ量は、n半導体層2aにn型イオン注入層3aを形成する際のイオン注入53aのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2a上に、n半導体層2bをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2bの第1領域S1および第2領域S2を含む全域にn型不純物のイオン注入53bを行う。これにより、n半導体層2bの全域にわたって、n半導体層2bの表面層にn型イオン注入層3bが形成される。そして、n型イオン注入層3bのp型イオン注入層4aの直上にあたる領域にp型不純物のイオン注入54bを選択的に行い、n型イオン注入層3bの表面層に複数のp型イオン注入層4bを形成する図19d。n型イオン注入層3bへのイオン注入54bのp型不純物のドーズ量は、n半導体層2bにn型イオン注入層3bを形成する際のイオン注入53bのn型不純物のドーズ量より大きいドーズ量とする。図19dにおいては図示を省略するが、通常、n半導体層2b、n型イオン注入層3bおよびp型イオン注入層4bの形成工程図19dの工程を6,7回程度繰り返し行い、完成後の並列pn層31の厚さを厚くする。つぎに、n半導体層2b上に、n半導体層2cをノンドープで例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2cの第1領域S1および第2領域S2を含む全域にn型不純物のイオン注入53cを行う。これにより、n半導体層2cの全域にわたって、n半導体層2cの表面層にn型イオン注入層3cが形成される。そして、n型イオン注入層3cのp型イオン注入層4bの直上にあたる領域にp型不純物のイオン注入54cを選択的に行い、n型イオン注入層3cの表面層に複数のp型イオン注入層4cを形成する図20e。上記p型イオン注入層4a~4cは、n半導体層2を構成するn半導体層2a~2cからなる半導体基板の主面に対して垂直方向に並ぶように形成される。n型イオン注入層3cへのイオン注入54cのp型不純物のドーズ量は、n半導体層2cにn型イオン注入層3cを形成する際のイオン注入53cのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2c上に、n半導体層2dをノンドープでエピタキシャル成長させる図20f。つぎに、熱処理によって、各n半導体層2a~2cに形成されたn型イオン注入層3a~3cおよびp型イオン注入層4a~4cを活性化させ、各n半導体層2a~2cにイオン注入されたn型不純物とp型不純物を拡散させる。これにより、各n半導体層2a~2cの第1領域S1に形成されるn型イオン注入層3a~3c同士およびp型イオン注入層4a~4c同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。また、n半導体層2の第2領域S2においても、n型イオン注入層3a~3c同士がn半導体層2の主面に対して垂直方向につながりn層3が形成される。n半導体層2の第1領域S1に形成された並列pn層31は超接合構造である。並列pn層31は、並列pn層31を構成するn層3とp層4との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列pn層31を構成するn層3とp層4との不純物濃度をほぼ等しくすることで、電圧印加時にn層3およびp層4の全域に空乏層が広がる。これにより、並列pn層31の厚さをドリフト層がn層のみからなる場合より薄くし、n層3の不純物濃度をドリフト層がn層のみからなる場合より高くすることで、耐圧とオン電圧オン抵抗とのトレードオフを改善することができる。一方、n半導体層2a~2cの第2領域S2に形成されたn層3は、並列pn層31と同じ厚さを有する厚いn埋め込み分離層となる。各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物は、n半導体層2の最下層であるn半導体層2a内および、n半導体層2の最上層であるn半導体層2d内にも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2dにわたって形成される図21g。つぎに、最上層のn半導体層2dの第1領域S1に、縦型超接合MOSFET121のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET121のプレーナゲート構造を形成する。また、n半導体層2dの第2領域S2に、n層3に達するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層となるn層3とn拡散分離層16とに囲まれた領域に、横型MOSFET122のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET122のプレーナゲート構造を形成する図21h。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図3に示す半導体装置120が完成する。上述したように、n層3によってn埋め込み分離層を形成し、n埋め込み分離層と並列pn層31を構成するn層3とを一体化して形成することで、並列pn層31と同じ厚さを有する厚いn埋め込み分離層を形成することができる。これにより、寄生トランジスタの誤動作の抑制や、この寄生トランジスタのpn接合部における漏れ電流の低減を図ることができる。また、pウェル領域やnソース領域が形成されるn半導体層2の最上層であるn半導体層2dは、n半導体層2の最下層であるn半導体層2aよりも厚く形成されるのが好ましい。以上、説明したように、実施の形態15によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。実施の形態16図22~図24は、この発明の実施の形態16にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態16においては、図4に示す実施の形態4にかかる半導体装置130の製造方法を説明する。まず、n半導体層1を用意する。n半導体層1は、縦型超接合MOSFET131のnドレイン層となる図22a。つぎに、n半導体層1上に、n半導体層2aをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2aの、縦型超接合MOSFET131を形成する第1領域S1の全域にn型不純物例えば、リンなどのイオン注入53aを行い、n半導体層2aの第1領域S1の表面層にn型イオン注入層3aを形成する図22b。つぎに、n型イオン注入層3aにp型不純物例えば、ボロンなどのイオン注入54aを選択的に行い、n型イオン注入層3aの表面層に複数のp型イオン注入層4aを形成する図22c。n型イオン注入層3aへのイオン注入54aのp型不純物のドーズ量は、n半導体層2aにn型イオン注入層3aを形成する際のイオン注入53aのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2a上に、n半導体層2bをノンドープで、例えば、7μm程度の厚さにエピタキシャル成長させる。つぎに、n半導体層2bの第1領域S1の全域にn型不純物のイオン注入53bを行い、n半導体層2bの第1領域S1の表面層にn型イオン注入層3bを形成する。そして、n型イオン注入層3bの、p型イオン注入層4aの直上にあたる領域にp型不純物のイオン注入54bを選択的に行い、n型イオン注入層3bの表面層に複数のp型イオン注入層4bを形成する図22d。n型イオン注入層3bへのイオン注入54bのp型不純物のドーズ量は、n半導体層2bにn型イオン注入層3bを形成する際のイオン注入53bのn型不純物のドーズ量より大きいドーズ量とする。図22dにおいては図示を省略するが、通常、n半導体層2b、n型イオン注入層3bおよびp型イオン注入層4bの形成工程図22dの工程を6,7回程度繰り返し行い、完成後の並列pn層31の厚さを厚くする。つぎに、n半導体層2b上に、n半導体層2cをノンドープでエピタキシャル成長させる。つぎに、n半導体層2cの、第1領域S1の全域にn型不純物のイオン注入53cを行う。これにより、n半導体層2cの第1領域S1の全域にわたって、n半導体層2cの表面層にn型イオン注入層3cが形成される。そして、n型イオン注入層3cのp型イオン注入層4bの直上にあたる領域、およびn半導体層2cの第2領域S2の全域にp型不純物のイオン注入54cを行う。これにより、n型イオン注入層3cの表面層に複数のp型イオン注入層4cが形成されるとともに、n半導体層2cの第2領域S2の表面層にp型イオン注入層24aが形成される図23e。n型イオン注入層3cおよびn半導体層2cへのイオン注入54cのp型不純物のドーズ量は、n半導体層2cにn型イオン注入層3cを形成する際のイオン注入53cのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2c上に、n半導体層2dをノンドープでエピタキシャル成長させる図23f。つぎに、熱処理によって、各n半導体層2a~2cに形成されたn型イオン注入層3a~3cおよびp型イオン注入層4a~4c,24aを活性化させ、各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物を拡散させる。これにより、各n半導体層2a~2cの第1領域S1に形成されたn型イオン注入層同士3a~3cおよびp型イオン注入層4a~4c同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。また、n半導体層2cの第2領域S2に形成されたp型イオン注入層24aがn半導体層2c,2d内に拡散し、n半導体層2c,2dにわたってp埋め込み分離層24が形成される。n半導体層2の第1領域S1に形成された並列pn層31は超接合構造である。並列pn層31は、並列pn層31を構成するn層3とp層4との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列pn層31を構成するn層3とp層4との不純物濃度をほぼ等しくすることで、電圧印加時にn層3およびp層4の全域に空乏層が広がる。これにより、並列pn層31の厚さをドリフト層がn層のみからなる場合より薄くし、n層3の不純物濃度をドリフト層がn層のみからなる場合より高くすることで、耐圧とオン電圧オン抵抗とのトレードオフを改善することができる。各n半導体層2a~2cにイオン注入されたn型不純物およびp型不純物は、最下層であるn半導体層2a内および、最上層であるn半導体層2d内にも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2dにわたって形成される図24g。つぎに、最上層のn半導体層2dの第1領域S1に、縦型超接合MOSFET131のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10、層間絶縁膜11およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET131のプレーナゲート構造を形成する。また、n半導体層2dの第2領域S2に、p埋め込み分離層24に達するp拡散分離層25を形成する。そして、n半導体層2の、p埋め込み分離層24とn拡散分離層16に囲まれたn半導体層2に横型MOSFET132のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET132のプレーナゲート構造を形成する図24h。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図4に示す半導体装置130が完成する。上述したように、p層4となるp型イオン注入層4cを形成する際のイオン注入54cによって、p埋め込み分離層24となるp型イオン注入層24aと、p層4となるp型イオン注入層4cとが同時に形成される。これにより、p埋め込み分離層24とp層4とを同時に形成することができ、実施の形態13にかかる半導体装置の製造方法と同様に製造コストを低減することができる。また、p埋め込み分離層24を形成するためのp型不純物のイオン注入54cと、p層4を形成するためのイオン注入54cとを別々に行って、p埋め込み分離層24を形成するための不純物ドーズ量を、p層4を形成するための不純物ドーズ量よりも大きくしてもよい。このようにp埋め込み分離層24を形成するためのイオン注入54cを行うことで、p埋め込み分離層24の不純物濃度をp層4の不純物濃度よりも高くすることができる。これにより、寄生トランジスタの誤動作の抑制や、この寄生トランジスタにおけるpn接合部における漏れ電流の低減という効果を、より一層図ることができる。以上、説明したように、実施の形態16によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。実施の形態17図25は、この発明の実施の形態17にかかる半導体装置の製造方法を示す断面図である。実施の形態17においては、図5に示す実施の形態5にかかる半導体装置140の製造方法を説明する。まず、実施の形態13にかかる半導体装置の製造方法の、熱処理によってn型不純物およびp型不純物を拡散させ、並列pn層31およびn埋め込み分離層15を形成する工程までを行う図13a~図15g参照。つぎに、並列pn層31およびn埋め込み分離層15の形成工程図15gの工程に続いて、n半導体層2の最上層であるn半導体層2dの第1領域S1に、縦型超接合MOSFET141のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10、層間絶縁膜11およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET141のプレーナゲート構造を形成する。また、n半導体層2dの第2領域S2に、n埋め込み分離層15に達するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層15とn拡散分離層16とに囲まれたn半導体層2をnウェル領域として、横型MOSFET142のpソース領域18a、pドレイン領域19a、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極などを形成する。すなわち、横型MOSFET142のプレーナゲート構造を形成する図25。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図5に示す半導体装置140が完成する。以上、説明したように、実施の形態17によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。実施の形態18図26および図27は、この発明の実施の形態18にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態18においては、図7に示す実施の形態7にかかる半導体装置の製造方法を説明する。まず、実施の形態13にかかる半導体装置の製造方法の、n半導体層2dを形成する工程までを行う図13a~図14f参照。つぎに、n半導体層2dの形成工程図14fの工程に続いて、n半導体層2dの第1領域S1の全域および、n半導体層2dの第2領域S2のn層26の形成領域にn型不純物のイオン注入53dを行う。n半導体層2dの第2領域S2へのイオン注入53dは、例えば、n半導体層2cの表面層に設けられたn型イオン注入層15aの外周部に対応する領域に行われる。これにより、n半導体層2dの第1領域S1の表面層にn型イオン注入層3dが形成されるとともに、n半導体層2dの第2領域S2に選択的にn型イオン注入層26aが形成される。そして、n型イオン注入層3dの、p型イオン注入層4cの直上にあたる領域にp型不純物のイオン注入54dを選択的に行い、n型イオン注入層3dの表面層に複数のp型イオン注入層4dを形成する図26a。n型イオン注入層3dへのイオン注入54dのp型不純物のドーズ量は、n半導体層2dにn型イオン注入層3dを形成する際のイオン注入53dのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2d上に、n半導体層2eをノンドープでエピタキシャル成長させる図26b。つぎに、熱処理によって、各n半導体層2a~2dに形成されたn型イオン注入層3a~3d,15a,26aおよびp型イオン注入層4a~4dを活性化させ、各n半導体層2a~2dにイオン注入されたn型不純物およびp型不純物を拡散させる図27c。これにより、各n半導体層2a~2dの第1領域S1に形成されたn型イオン注入層3a~3d同士およびp型イオン注入層4a~4d同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。n半導体層2の第1領域S1に形成された並列pn層31は超接合構造である。並列pn層31は、並列pn層31を構成するn層3とp層4との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列pn層31を構成するn層3とp層4との不純物濃度をほぼ等しくすることで、電圧印加時にn層3およびp層4の全域に空乏層が広がる。これにより、並列pn層31の厚さをドリフト層がn層のみからなる場合より薄くし、n層3の不純物濃度をドリフト層がn層のみからなる場合より高くすることで、耐圧とオン電圧オン抵抗とのトレードオフを改善することができる。また、並列pn層31が形成される上記熱処理によって、n半導体層2cの第2領域S2に形成されたn型イオン注入層15aがn半導体層2c,2d内に拡散し、n半導体層2c,2dにわたってn埋め込み分離層15が形成される。さらに、n半導体層2dの第2領域S2に形成されたn型イオン注入層26aが活性化されて,n埋め込み分離層15およびこのn埋め込み層15の外周部と接するn層26が形成される。各n半導体層2a~2dにイオン注入されたn型不純物およびp型不純物は、n半導体層2の最下層であるn半導体層2aおよび、n半導体層2の最上層であるn半導体層2eにも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2dにわたって形成される。つぎに、n半導体層2の最上層であるn半導体層2eの第1領域S1に、縦型超接合MOSFET161のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10、層間絶縁膜11およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET161のプレーナゲート構造を形成する。また、n半導体層2eの第2領域S2に、n層26に接するn拡散分離層16を形成する。そして、n半導体層2の、n層26、n埋め込み分離層15およびn拡散分離層16に囲まれた領域に、横型MOSFET162のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET162のプレーナゲート構造を形成する図27d。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図7に示す半導体装置160が完成する。以上、説明したように、実施の形態18によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。実施の形態19図28および図29は、この発明の実施の形態19にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態19においては、図8に示す実施の形態8にかかる半導体装置170の製造方法を説明する。まず、実施の形態13にかかる半導体装置の製造方法の、n半導体層2dを形成する工程までを行う図13a~図14f参照。つぎに、n半導体層2dの形成工程図14fの工程に続いて、n半導体層2dの、第1領域S1の全域におよびn埋め込み分離層15を形成する第2領域S2の全域にn型不純物のイオン注入53dを行う。これにより、n半導体層2dの第1領域S1の表面層にn型イオン注入層3dが形成されるとともに、n半導体層2dの第2領域S2の表面層にn型イオン注入層15bが形成される。つぎに、n型イオン注入層3dのp型イオン注入層4cの直上にあたる領域にp型不純物のイオン注入54dを選択的に行い,n型イオン注入層3dの表面層に複数のp型イオン注入層4dを形成する図28a。p型イオン注入層4a~4dは、n半導体層2を構成するn半導体層2a~2cからなる半導体基板の主面に対して垂直方向に並ぶように形成される。n型イオン注入層3dへのイオン注入54dのp型不純物のドーズ量は、n半導体層2dにn型イオン注入層3dを形成する際のイオン注入53dのn型不純物のドーズ量より大きいドーズ量とする。つぎに、n半導体層2d上に、n半導体層2eをノンドープでエピタキシャル成長させる図28b。つぎに、熱処理によって、各n半導体層2a~2dに形成されたn型イオン注入層3a~3d,15a,15bおよびp型イオン注入層4a~4dを活性化させ、各n半導体層2a~2dにイオン注入されたn型不純物とp型不純物を拡散させる。これにより、各n半導体層2a~2dの第1領域S1に形成されたn型イオン注入層3a~3d同士およびp型イオン注入層4a~4d同士が、それぞれn半導体層2の主面に対して垂直方向につながりn層3およびp層4となる。したがって、n半導体層2の第1領域S1に、n層3とp層4とが交互に繰り返し配置してなる並列pn層31が形成される。また、n半導体層2c,2dの第2領域S2に形成されたn型イオン注入層15a,15bがn半導体層2c~2e内に拡散してつながり、n半導体層2c~2eにわたってn埋め込み分離層15が形成される図29c。各n半導体層2a~2dにイオン注入されたn型不純物およびp型不純物は、n半導体層2の最下層であるn半導体層2aおよび、n半導体層2の最上層であるn半導体層2eにも拡散する。すなわち、n層3およびp層4は、n半導体層2a~2eにわたって形成される。つぎに、n半導体層2の最上層であるn半導体層2eの第1領域S1に、縦型超接合MOSFET171のpウェル領域5、nドリフト領域6、nソース領域7、pコンタクト領域8、ゲート酸化膜9、ゲート電極10、層間絶縁膜11およびソース電極不図示などを形成する。すなわち、縦型超接合MOSFET171のプレーナゲート構造を形成する。また、n半導体層2eの第2領域S2に、n埋め込み分離層15に達するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層15とn拡散分離層16とに囲まれた領域に、横型MOSFET172のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET172のプレーナゲート構造を形成する図29d。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図8に示す半導体装置170が完成する。以上、説明したように、実施の形態19によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。実施の形態20図30は、この発明の実施の形態20にかかる半導体装置の製造方法を示す断面図である。実施の形態20においては、図12に示す実施の形態12にかかる半導体装置210の製造方法を説明する。まず、実施の形態13にかかる半導体装置の製造方法の、熱処理によってn型不純物およびp型不純物を拡散させ、並列pn層31およびn埋め込み分離層15を形成する工程までを行う図13a~図15g参照。つぎに、並列pn層31およびn埋め込み分離層15の形成工程図15gの工程に続いて、n半導体層2の最上層のn半導体層2dの第1領域S1の表面層に、縦型超接合MOSFET211のpウェル領域5aを形成する。pウェル領域5aは、p層4の直上に、p層4に接するように形成される。つぎに、pウェル領域5aの表面層に選択的に、nソース領域7aを形成する。つぎに、n半導体層2の第1領域S1に、n層3に達するトレンチ10aを形成する。つぎに、このトレンチ10aにゲート酸化膜9を介してゲート電極10を埋め込みトレンチゲート構造を形成する。すなわち、縦型超接合MOSFET211のトレンチゲート構造を形成する。つぎに、n半導体層2の第2領域S2に、n埋め込み分離層15に接するn拡散分離層16を形成する。そして、n半導体層2の、n埋め込み分離層15とn拡散分離層16に囲まれた領域に、横型MOSFET212のpウェル領域17、nソース領域18、nドレイン領域19、ゲート酸化膜20、ゲート電極21、ソース電極不図示およびドレイン電極不図示などを形成する。すなわち、横型MOSFET212のプレーナゲート構造を形成する図30。つぎに、n半導体層1の裏面にドレイン電極13を形成することで、図12に示す半導体装置210が完成する。以上、説明したように、実施の形態20によれば、実施の形態13にかかる半導体装置の製造方法と同様の効果を得ることができる。以上の各実施の形態では、n半導体層2の第1領域S1の外側に第1領域S1を囲むように縦型超接合MOSFETの耐圧構造が形成されている。耐圧構造の構成や耐圧構造の製造方法は、公知の技術を適宜用いることができる。尚、上述した実施の形態1~実施の形態12にかかる半導体装置100~210によって、縦型超接合素子と制御用集積回路が同一の半導体基板に集積されたインテリジェント超接合半導体素子を実現することができる。以上において本発明では、縦型超接合MOSFETが形成された半導体基板に、1つの横型MOSFETを形成した半導体装置を例に説明しているが、上述した実施の形態に限らず、同一の半導体基板に縦型超接合MOSFETおよび複数の横型MOSFETが形成された半導体装置に適用することが可能である。"