データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第1検知ステップを実行する不良ブロック検知回路とを備えることを特徴とする不揮発性半導体記憶装置。前記不良ブロック検知回路は、前記第1検知ステップによって所定の前記ブロックグループに不良ブロックが含まれていることを検知した場合、当該所定のブロックグループ内の複数のブロックに対して、各ブロックが不良ブロックに該当するかを当該ブロックに対応する前記不良ブロック情報に基づいて順番に検知する第2検知ステップを実行することを特徴とする請求項1記載の不揮発性半導体記憶装置。第1検知ステップは、前記不良ブロック検知回路が前記ブロックグループに含まれるブロックのブロック選択信号と、前記不良ブロック情報を前記ロウデコーダから受け取ることにより検知することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記不良ブロック検知回路は、前記ブロック選択信号が入力される第1トランジスタと前記不良ブロック情報が入力される第2トランジスタが直列接続された組を複数有し、前記組が第1ノードと第2ノード間で並列接続されていることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記ブロックグループに属するブロック数を調整するブロック数調整回路を備えることを特徴とする請求項1~4のいずれか1項記載の不揮発性半導体記憶装置。製品テストの高速化を実現した不揮発性半導体記憶装置を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する前記不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第1検知ステップを実行する不良ブロック検知回路とを備える。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]図1は、第1の実施形態に係る不揮発性半導体記憶装置であるNAND型フラッシュメモリのブロック図であり、図2は、図1に示すメモリセルアレイ10の回路図及びその周辺回路のブロック図である。メモリセルアレイ10は、NAND型フラッシュメモリの基本単位である複数のNANDセルユニットNUを有する。これらNANDセルユニットNUは、直列接続された複数のメモリセルMC0~MC31とその両端に配置された2つの選択トランジスタSTD、STSからなる。また、NANDセルユニットNUは、その一端が選択トランジスタSTDを介してビット線BLBLe又はBLoに接続され、他端が選択トランジスタSTSを介して、メモリセルアレイ10内で共通のソース線CELSRCに接続される。通常、複数のNANDセルユニットNUは、図2に示すように、ワード線WLの延伸方向であるロウ方向に配列される。なお、図2ではメモリセルMCの数が一例として32個の場合で説明している。しかし、メモリセルMCの数は32個に限定されず、16個や64個、128個であってもよい。また、メモリセルMCと選択トランジスタSTD、STSの間にダミーメモリセルDMCが1個または複数個配置されていても良い。メモリセルMCは例えば、N型ソース/ドレイン拡散層と、電荷蓄積層である浮遊ゲート及び制御ゲートからなる積層ゲートとを有するMOSトランジスタからなる。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルMCの閾値電圧を変化させ、データを不揮発に記憶させる。NANDセルユニットNU内の各メモリセルMCの制御ゲートは、それぞれワード線WL0~WL31に接続され、選択トランジスタSTS、STDのゲートは、それぞれ選択ゲート線SGD、SGSに接続される。ワード線WL0~WL31及び選択ゲート線SGD、SGSを共有するNANDセルユニットNUの集合は、データ一括消去の単位となるブロックBLKを構成する。通常、複数のブロックBLK<0>、BLK<1>、、BLK<N-1>Nは、1以上の整数は、図2に示すように、ビット線BLの延伸方向であるカラム方向に配列される。なお、図2ではワード線WLの本数が一例として32個の場合で説明している。しかし、ワード線WLの本数もメモリセルMCと同様には32本に限定されない。ロウデコーダ20は、アドレスに従ってブロックBLKを選択し、選択ブロックBLK内のワード線WL0~WL31及び選択ゲート線SGD、SGSを選択し、駆動する。ビット線制御回路30は、1ページ分のセンスアンプSAを有する。ビット線制御回路30及びメモリセルアレイ10間では、1ページ単位で読み出し/書き込みデータが一括転送される。カラムデコーダ40は、書き込み/読み出しデータを1カラム分ずつ選択する。これにより、読み出し/書き込みデータについて、ビット線制御回路20と外部入出力端子の間で、シリアルデータ転送がなされる。制御回路50は、ロウデコーダ20、ビット線制御回路30、カラムデコーダ40、データ入出力バッファ60、アドレスレジスタ70及びウエル制御回路80を制御し、不揮発性半導体記憶装置の種々の動作を実現している。例えば、外部制御信号チップイネーブルCEn、書き込みイネーブルWEn、読み出しイネーブルREn、アドレスラッチイネーブルALE又はコマンドラッチイネーブルCLE等と、外部入出力端子から与えられるコマンドに基づいて、データの書き込み、消去及び読み出し時の動作もその一部となる。データ入出力バッファ60は、外部入力端子から与えられるコマンド、アドレスを受信すると共に、ビット線制御回路30から送信されたデータ或いは外部入出力端子から与えられたデータの送受信を行う。外部入出力端子から与えられたコマンド、アドレス及びデータは、それぞれ制御回路50、ビット線制御回路30及びアドレスレジスタ70に送信される。アドレスレジスタ70は、データ入出力バッファ60から受信したアドレスからロウアドレス及びカラムアドレスを生成し、それぞれロウデコーダ20及びカラムデコーダ40に送信する。ロウデコーダ20及びカラムデコーダ40は、これらロウアドレス及びカラムアドレスに基づいて、アクセス対象となるメモリセルMCを選択する。ウエル制御回路80は、データの消去、書き込み及び読み出しに必要な電圧をメモリセルMCのウエルに印加する。不良ブロック検知回路90は、製品テストの工程の1つであるウエハテストの後、不具合を持つブロックBLK以下、不良ブロックと呼ぶを特定する回路である。この特定された不良ブロックのアドレス以下、不良ブロックアドレスと呼ぶは、制御回路50によってメモリセルアレイ10のROMヒューズ領域に登録される。また不良ブロックの情報はROMヒューズ領域ではなくNANDチップ1外のコントローラCTLに保持してもよい。不良ブロック検知回路90は、制御回路50から送信されるブロック検知信号BLKCHK及びブロック選択信号SELをロウデコーダ20を介して受信する。不良ブロック検知回路90は、ブロック検知信号BLKCHKによって活性化し、ブロック選択信号SELによって選択されたブロックBLKが不良ブロックであるかを検知する。この検知結果は、ブロックフラグBLKFLAGとして制御回路50に送信される。ここで、ブロックフラグBLKFLAGは、検知対象のブロックBLKが不良ブロックでなかった場合或いは検知対象の複数のブロックBLKに不良ブロックが含まれていなかった場合に‘H’例えば、電源電圧Vdd、検知対象のブロックBLKが不良ブロックであった場合或いは検知対象の複数のブロックBLKに不良ブロックが含まれていた場合に‘L’例えば、接地電圧Vssとなる信号である。次に、ロウデコーダ20について詳細に説明する。ロウデコーダ20は、メモリセルアレイ10のブロックBLK毎に、図3に示す単位回路21を有する。この単位回路21は、PMOSのトランジスタQ1、NMOSのトランジスタQ2、Q3、インバータIV1、IV2及びIV3によって構成されている。このうちトランジスタQ1、Q2及びQ3は、電源電圧Vdd及び接地電圧Vss間で直列に接続されている。トランジスタQ1及びQ2のゲートは、共通に接続されており、ここからブロック選択信号SEL<i>iは、0~N-1の整数が入力される。また、トランジスタQ1及びQ2の接続ノードにはインバータIV1の入力が接続されている。そして、インバータIV1の出力がトランスファゲートイネーブル信号TE<i>となる。ここで、トランスファゲートイネーブル信号TE<i>は、図2に示すように、ロウデコーダ2と選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとの間にそれぞれ設けられトランスファゲートTGD、TG0~TG31及びTGSを活性化させる信号であり、この信号が‘H’になるとロウデコーダ20と選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとが電気的に接続されることになる。また、インバータIV2とインバータIV3は、入力及び出力を相互に接続してなるラッチ回路不良ブロック情報保持回路を構成している。そしてインバータIV2の出力がラッチ信号LAT<i>となり、インバータIV3の出力がラッチ信号LAT<i>を逆にしたインバータ信号INV<i>となる。このインバータ信号INV<i>は、トランジスタQ3のゲートに入力される。ここで、ラッチ信号LAT<i>は、ブロックBLK<i>が不良ブロックであることを示すもので、不良ブロックである場合‘H’、不良ブロックでない場合‘L’となる信号である。当然、インバータ信号INVは、これとは逆の状態をとる。以降、このラッチ信号LAT<i>及びインバータ信号INV<i>をブロックBLK<i>の不良ブロック情報と呼ぶこともある。続いて、単位回路21の動作について簡単に説明しておく。もし、ブロックBLK<i>が不良ブロックでなかった場合、ラッチ信号LAT<i>は‘L’、インバータ信号INV<i>は‘H’となっている。この状態において、制御回路50がブロックBLK<i>を選択すると、ブロック選択信号SEL<i>が‘H’であるため、インバータIV1の入力は‘L’となり、トランスファゲートイネーブル信号TE<i>は‘H’になる。その結果、トランスファゲートTGD、TG0~TG31及びTGSがオン状態となり、ロウデコーダ2とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとが電気的に接続される。逆に、制御回路50がブロックBLK<i>を選択しなかった場合、トランスファゲートTGD、TG0~TG31及びTGSがオフ状態となるため、ロウデコーダ20とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとは電気的に切断される。一方、もしブロックBLK<i>が不良ブロックであった場合、ラッチ信号LAT<i>は‘H’、インバータ信号INV<i>は‘L’となっており、トランジスタQ3はオフ状態となっている。そのため、ブロック選択信号SEL<i>が‘H’になっても、トランスファゲートイネーブル信号TEは‘H’にならない。その結果、ロウデコーダ20とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとは電気的に切断される。つまり、図3に示す単位回路21によれば、対応するブロックBLK<i>が選択されていない場合又は不良ブロックであった場合、ロウデコーダ20の出力電圧から選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSを遮断することができる。次に、不良ブロック検知回路90について詳細に説明する。不良ブロック検知回路90は、図4に示すように、PMOSのトランジスタQ1、M組Mは、N以下の整数のNMOSのトランジスタQ2<j>及びQ3<j>jは、0~M-1の整数、並びに、NMOSのトランジスタQ4によって構成されている。トランジスタQ2<j>及びQ3<j>は各組毎に直列接続されており、更にこれら直列接続された回路がノードN1及びN2間で並列接続されている。つまり、トランジスタQ2<j>及びQ3<j>が共にオン状態となる直列回路が1つでもあるとノードN1とノードN2は電気的に接続されることになる。また、トランジスタQ2<j>及びQ3<j>のゲートには、それぞれブロック選択信号SEL<j>及びラッチ信号LAT<j>が入力される。トランジスタQ1は、電源電圧Vdd及びノードN1間に接続されており、トランジスタQ4は、接地電圧Vss及びノードN2間に接続されている。これらトランジスタQ1及びQ4のゲートには、それぞれブロック検知信号BLKCHKが入力される。図4に示す構成によって、ノードN1には不良ブロック検知回路90の出力であるブロックフラグBLKFLAGが生成される。続いて、この不良ブロック検知回路90の動作について簡単に説明しておく。例えば、1つのブロックBLK<j>が不良ブロックであるかを検知する場合、不良ブロック検知回路90の動作は次のようになる。不良ブロック検知動作の際、制御回路5は、ブロック検知信号BLKCHKを‘H’にする。これによって、ノードNA1は電源電圧Vddに接続され、ノードNA2は接地電圧Vssに接続される。この状態において、ブロックBLK<j>を選択するブロック選択信号BLK<j>を‘H’、その他のブロック選択信号SEL<k>kは、jを除く0~M-1の整数を‘L’にする。これによって、トランジスタQ2<k>はオフ状態となり、トランジスタQ2<j>はオン状態となる。その結果、ノードN1とノードN2が導通するか否かは、トランジスタQ3<j>を制御するラッチ信号LAT<j>次第となる。換言すれば、ブロックフラグBLKFLGの状態は、検知対象となるブロックBLK<j>の不良ブロック情報に基づいて変化することになる。具体的には、ブロックBLK<j>が不良ブロックであった場合、ブロック選択信号SEL<j>及びラッチ信号LAT<j>が‘H’になるため、トランジスタQ2<j>及びがQ3<j>が共にオン状態になり、ノードNA1のレベルは、接地電圧Vssまで引き下げられる。つまり、ブロックフラグBLKFLAGは‘L’になる。一方、ブロックBLK<j>が不良ブロックでなかった場合、トランジスタQ2<j>がオフとなるため、ノードNA1のレベルは、電源電圧Vddのまま維持される。つまり、ブロックフラグBLKFLAGは‘H’になる。このように図4に示す不良ブロック検知回路90によれば、ブロック選択信号BLK<j>を‘H’にすることで、ブロックBLK<j>が不良ブロックであるかを検知することができる。したがって、jを1から順次インクリメントしていけば全てのブロックBLKに対する不良ブロック検知動作を実施することができる。以上は、1つのブロックBLK<j>に対する不良ブロック検知動作について説明したが、以下に本発明の実施形態における動作の説明を行う。図4に示す不良ブロック検知回路90は、同時に複数のブロックBLK<j>に対する不良ブロック検知動作も可能である。以下において、同時に不良ブロック検知動作の対象となるブロックBLK<j>のまとまりをブロックグループと呼ぶこともある。NANDチップ1には、このブロックグループが複数グループ存在し、それぞれのブロックグループに対応した不良ブロック検知回路90が配置されている。例えば、ブロックBLK<0>~<M-1>を1つのブロックグループとし、このブロックグループに不良ブロックが含まれるかを検知したい場合、ブロック検知信号BLKCHKを‘H’にし、ブロック選択信号SEL<0>~<M-1>を‘H’にする。この場合、トランジスタQ2<0>~<M-1>がオン状態になる。その結果、ブロックフラグBLKFLAGは、ブロックBLK<0>~<M-1>の不良ブロック情報であるラッチ信号LAT<0>~<M-1>のいずれか1つでも‘H’であれば‘L’に変化し、いずれも‘L’であれば‘H’のままとなる。つまり、ブロックフラグBLKFLAGの状態を参照することで、ブロックグループに不良ブロックが含まれているかを検知することができる。このように、ブロックグループ内の複数のブロックBLKに対応するラッチ信号LATを個別に参照するのではなく、同時に集約的に参照することで、1つのブロックBLKに対して個別に不良ブロック検知動作を順次実行する場合に比べて、処理時間を短縮することができる。但し、ブロックグループ単位で不良ブロック検知動作をした場合、ブロックグループに不良ブロックが含まれているかは検知できても、どのブロックBLKが不良ブロックであるかまでは検知することができない。そこで、本実施形態では、製品テストの不良ブロック検知登録の処理を図5のように進める。本実施形態の製品テストでは、始めのステップS1において、ウエハテストを実施する。このウエハテストによって、ロウデコーダ20の単位回路21が有するラッチ回路には、各単位回路21に対応するブロックBLKの不良ブロック情報がラッチ信号LAT<i>として保持される。続いて、第1検知ステップとしてブロックBLK<0>~<M-1>からなるブロックグループを選択し、このブロックグループに対する不良ブロック検知動作を実行するステップS2。具体的には、制御回路50が不良ブロック検知回路90のブロック確認信号BLKCHKを‘H’にすると共に、ロウデコーダ20からブロック選択信号と不良ブロック情報を受け取る。その結果不良ブロック検知回路90のブロック選択信号SEL<0>~<M-1>が全て‘H’になる。ここで、ブロックフラグBLKFLAGが‘H’電源電圧Vddであった場合、即ち、ブロックグループに不良ブロックが含まれていなかった場合、次のブロックグループに対する不良ブロック検知動作を実行するため、ステップS8に処理を移す。一方、ブロックフラグBLKFLAGが‘L’接地電圧Vssであった場合、即ち、ブロックグループに不良ブロックがあった場合、このブロックグループのブロックBLKが不良ブロックであるかを検知すべくステップS4に処理を移すステップS3。続いて、ステップS4~S7において、第2検知ステップとして、ブロックグループ内の各ブロックBLKを対象とした不良ブロック検知動作を実行する。ステップS4では、ブロックグループ内の1つ目のブロックBLK<0>に対する不良ブロック検知動作を実行する。具体的には、ブロック確認信号BLKCHKを‘H’にすると共に、ブロック選択信号SEL<0>を‘H’、ブロック選択信号SEL<1>~<M-1>を‘L’にする。その結果、ブロックフラグBLKFLAGが‘H’電源電圧Vdd、即ち、ブロックBLK<0>が不良ブロックではなかった場合、次のブロックBLK<1>に対する不良ブロック検知動作に処理を移す図示せず。一方、ブロックフラグBLKFLAGが‘L’接地電圧Vss、即ち、ブロックBLK<0>が不良ブロックであった場合、ステップS5に処理を移す。ステップS5では、ブロックBLK<0>のアドレスを不良ブロックアドレスとしてメモリセルアレイ10のROMヒューズ領域に登録すべく、ブロックBLK<0>のアドレスをビット線制御回路3のデータラッチDLにセットする。これらステップS4及びS5と同様に各ブロックBLKに対する不良ブロック検知動作をステップS6及びS7まで順次実行する。以上のステップS4~S7によってブロックグループ内のどのブロックBLKが不良ブロックであったかを検知することができる。以降、ステップS2~S7と同様の処理を、ブロックBLK<M>~<2M-1>からなるブロックグループステップS8、、ブロックBKL<N-M1>~<N-1>からなるブロックグループステップS9についても実行する。そして、最後に、ステップS10において、データラッチDLに保存された不良ブロックアドレスをROMヒューズ領域に登録記憶する。以上のフローによって、全てのブロックBLK<0>~<N-1>に対する不良ブロック検知検知動作が完了する。このように、本実施形態では、ブロックグループ単位で不良ブロックの有無を検知する第1検知ステップと、不良ブロックが存在するブロックグループについてのみ、ブロックBLK毎に不良ブロックに該当するかを検知する第2検知ステップと組み合わせることで、全てのブロックBLKを対象にブロックBLK単位で不良ブロック検知動作を実行する場合以下、このような不良ブロック検知登録処理を比較例に係る不良ブロック検知登録処理と呼ぶに比べ、不良ブロック検知登録処理を高速に実行することができる。図6は、全ブロックに占める不良ブロックの割合である不良率と、不良ブロック検知登録処理の時間との関係を示す表である。図6中の数字は、比較例に係る不良ブロック検知登録処理の時間を100とした場合の相対的な時間である。また、簡素化のため、1つのブロックグループには1つの不良ブロックしか出現しないことを条件に算出している。この点から、図6に示す本実施形態の処理時間は最悪値を示すものである。図6に示すように、不良率が0~5の間では、概ね本実施形態の方が比較例に比べて短時間で処理できることが分かる。なお、例えば、不良率が3.5以上ある場合にブロックグループのブロック数を32とした場合、本実施形態の方が比較例よりも多くの時間を要することになる。しかし、実際のNAND型フラッシュメモリを考えた場合、不良率はそれほど多くないため、実用上問題となることはない。仮に、不良率が高い場合であっても、ブロックグループのブロック数をある程度小さく設定することで、比較例よりも処理時間を短くすることができる。以上、本実施形態によれば、比較例に比べ、製品テストにおける不良ブロックの検知登録を短時間に処理できる不揮発性半導体記憶装置を提供することができる。[第2の実施形態]第1の実施形態に係る不揮発性半導体記憶装置では、ブロックグループのブロック数が固定されていたが、第2の実施形態では、ブロックグループのブロック数の設定が容易な不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、第1の実施形態に係る不揮発性半導体記憶装置と同様の構成に対し、更に、図7に示すブロック選択信号マスク回路91ブロック数調整回路を追加した構成となっている。このブロック選択信号マスク回路91は、制御回路50から送信されるブロック数設定信号BLKNUMに応じて、不良ブロック検知回路90のトランジスタQ2<j>に供給されるブロック選択信号SELをマスクするものである。例えば、ブロック数設定信号BLKNUMによって、ブロックグループのブロック数を8に指定した場合、ブロック選択信号マスク回路91は、不良ブロック検知回路90のトランジスタQ2に対して、ブロック選択信号SEL<0>~<7>については、自身に入力されたブロック選択信号SEL<0>~<7>をそのまま出力し、ブロック選択信号SEL<8>~<M-1>については、‘L’を出力する。その結果、不良ブロック検知回路90のトランジスタQ2<8>~<M-1>は、制御信号50から送信されたブロック選択信号SEL<8>~<M-1>の状態に拘わらずオフ状態になる。つまり、不良ブロック検知動作の対象をブロックBLK<0>~<7>の8個に限定することができる。このように、ブロック選択信号マスク回路91を付加することで、ブロックグループのブロック数を不良率に応じた最適な値に調整することができる。つまり、本実施形態によれば、第1の実施形態によってもたらされる効果がより大きくなるように、ブロックグループの規模を最適に且つ容易に調整することができる不揮発性半導体記憶装置を提供することができる。なお、ブロック選択信号マスク回路91は、不良ブロック検知回路90に含まれる構成であっても、不良ブロック検知回路90とは別の構成であっても良い。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。