第1の電圧を印加する第1の書込みドライバと、前記第1の電圧よりも高い第2の電圧を印加する第2の書込みドライバと、1つの端子で前記第1の書込みドライバに結合され、別の端子で前記第2の書込みドライバに結合される少なくとも1つの磁気トンネル接合構造体とを含み、前記MTJ構造体は、前記第1の電圧を受け取って第1の状態から第2の状態に変わり、前記第2の電圧を受け取って前記第2の状態から前記第1の状態に変わる、磁気ビットセル書込み回路。前記第1の電圧は、コアネットワーク電圧を含み、前記第2の電圧は、入力出力ネットワーク電圧を含む、請求項1に記載の磁気ビットセル書込み回路。複数の列であって、前記少なくとも1つのMTJ構造体は、前記複数の列の1つに存在する、複数の列と、前記複数の列の各追加の1つでの少なくとも1つの追加のMTJ構造体と、前記複数の列の各追加の1つに結合される少なくとも1つの追加の低電圧書込みドライバであって、前記第1の電圧を印加する前記少なくとも1つの追加の低電圧書込みドライバと、前記複数の列の各追加の1つに結合される少なくとも1つの追加の高電圧書込みドライバであって、前記第2の電圧を印加する前記少なくとも1つの追加の高電圧書込みドライバとをさらに含み、前記少なくとも1つの追加のMTJ構造体は、前記第1の電圧を受け取って前記第1の状態から前記第2の状態に変わり、前記第2の電圧を受け取って前記第2の状態から前記第1の状態に変わる、請求項1に記載の磁気ビットセル書込み回路。前記第1の書込みドライバおよび前記少なくとも1つの追加の低電圧書込みドライバ内の第1の選択回路構成であって、書込みコマンド中に受け取るアドレス情報に基づいて前記少なくとも1つのMTJ構造体および前記少なくとも1つの追加のMTJ構造体の1つを選択するように構成される前記第1の選択回路構成と、前記第2の書込みドライバおよび前記少なくとも1つの追加の低電圧書込みドライバ内の第2の選択回路構成であって、前記アドレス情報に基づいて前記少なくとも1つのMTJ構造体および前記少なくとも1つの追加のMTJ構造体の1つを選択するように構成される前記第2の選択回路構成とをさらに含む、請求項3に記載の磁気ビットセル書込み回路。携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステムユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項1に記載の磁気ビットセル書込み回路。半導体ダイに統合される、請求項1に記載の磁気ビットセル書込み回路。複数のメモリ列であって、前記複数のメモリ列の各々は、少なくとも1つの磁気ビットセルを有する、複数のメモリ列と、各々が前記複数のメモリ列の対応する列と関連する、複数のソース線であって、前記複数のソース線の各々は、前記対応する列の前記少なくとも1つの磁気ビットセルの1つの端子に結合される、複数のソース線と、各々が前記対応する列と関連する、複数のビット線であって、前記複数のビット線の各々は、前記対応する列の前記少なくとも1つの磁気ビットセルの別の端子に結合される、複数のビット線と、各々が前記複数のソース線の対応するソース線に結合される、複数の第1のドライバであって、前記複数の第1のドライバは、第1のドライバ電圧を印加して前記少なくとも1つの磁気ビットセルを第1の状態から第2の状態に変える、複数の第1のドライバと、各々が前記複数のビット線の対応するビット線に結合される、複数の第2のドライバであって、前記複数の第2のドライバは、第2のドライバ電圧を印加して前記少なくとも1つの磁気ビットセルを前記第2の状態から前記第1の状態に変える、複数の第2のドライバとを含む、磁気ランダムアクセスメモリ。前記少なくとも1つの磁気ビットセルは、磁気トンネル接合構造体と、前記MTJ構造体に結合されるトランジスタとを含む、請求項7に記載のMRAM。前記複数の第1のドライバの各々内の第1の選択回路構成であって、前記MRAMのワード線から受け取るアドレス信号に基づいて前記複数の第1のドライバの前記関連する1つによって前記複数のソース線の選択された対応する1つへの前記第1のドライバ電圧の印加を制御する前記第1の選択回路構成と、前記複数の第2のドライバの各々内の第2の選択回路構成であって、前記アドレス信号に基づいて前記複数の第2のドライバの前記関連する1つによって前記複数のビット線の選択された1つへの前記第2のドライバ電圧の印加を制御する前記第2の選択回路構成とをさらに含む、請求項7に記載のMRAM。前記第2のドライバ電圧は、前記第1のドライバ電圧よりも高い、請求項7に記載のMRAM。前記第1のドライバ電圧は、前記MTJ構造体の破壊を引き起こさないように選択され、前記第2のドライバ電圧は、前記MTJ構造体のスイッチングを確実にするように選択される、請求項8に記載のMRAM。半導体ダイに統合される、請求項7に記載のMRAM。携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステムユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項7に記載のMRAM。磁気ビットセル素子の磁気トンネル接合構造体に書き込むための方法であって、前記方法は、前記MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、前記書込み信号に応答して、前記MTJ構造体に書き込むべき書込みデータを検出するステップと、前記書込みデータが第1の値であることに応答して、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップであって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、ステップと、前記書込みデータが第2の値であることに応答して、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップであって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、ステップとを含む、方法。前記磁気ビットセル素子は、半導体ダイに統合される、請求項14に記載の方法。前記磁気ビットセル素子は、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステムユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項14に記載の方法。前記ビットセル素子は、磁気メモリと、磁気スピン論理デバイスとのうちの1つを含む、請求項14に記載の方法。磁気ビットセル素子の磁気トンネル接合構造体に書き込むための方法であって、前記方法は、前記MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、前記書込み信号に応答して、前記MTJ構造体に書き込むべき書込みデータを検出するステップと、前記書込みデータが第1の値であることに応答して、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップであって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、ステップと、前記書込みデータが第2の値であることに応答して、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップであって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、ステップとを含む、方法。前記磁気ビットセル素子は、半導体ダイに統合される、請求項18に記載の方法。前記磁気ビットセル素子は、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステムユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項18に記載の方法。前記磁気ビットセル素子は、磁気メモリと、磁気スピン論理デバイスとのうちの1つを含む、請求項18に記載の方法。磁気ビットセル素子の磁気トンネル接合構造体に書き込むためのシステムであって、前記システムは、前記MTJ構造体と関連するワード線上で書込み信号を受け取るための手段と、前記書込み信号に応答して実行可能な、前記MTJ構造体に書き込むべき書込みデータを検出するための手段と、前記書込みデータが第1の値であることに応答して実行可能な、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るための手段であって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、手段と、前記書込みデータが第2の値であることに応答して実行可能な、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るための手段であって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、手段とを含む、システム。半導体ダイに統合される、請求項22に記載のシステム。携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステムユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項22に記載のシステム。前記磁気ビットセル素子は、磁気メモリと、磁気スピン論理デバイスとのうちの1つを含む、請求項22に記載のシステム。本教示の様々な実施形態は、磁気ビットセルデバイスのための非同期スイッチング方式を対象にする。例となる磁気ビットセルは、STTMTJ構造体に結合されるトランジスタを含む。ビットセルの1つの端子では、ビット線が、STTMTJ構造体に結合される。ビットセルの別の端子では、ソース線が、トランジスタのソースドレイン端子に結合される。ビット線は、第1の電圧をビット線に提供するビット線ドライバによって駆動される。ソース線は、第2の電圧をソース線に提供するソース線ドライバによって駆動される。第2の電圧は、第1の電圧よりも大きい。MRAMアレイ構成では、ビットセルおよびSTTMTJ構造体のスイッチング特性は、より高い第2の電圧をソース線に印加することならびにまたはビット線およびソース線寄生抵抗全体を低減することの1つもしくは組合せによって改善され、より信頼できるようになる。本教示の代表的実施形態は、磁気ビットセル書込み回路を対象にする。そのような書込み回路は、第1の電圧を印加する第1の書込みドライバと、第1の電圧よりも高い第2の電圧を印加する第2の書込みドライバと、1つの端子で第1の書込みドライバに結合され、別の端子で第2の書込みドライバに結合される少なくとも1つのMTJ構造体とを含み、MTJ構造体は、第1の電圧を受け取って第1の状態から第2の状態に変わり、第2の電圧を受け取って第2の状態から第1の状態に変わる。本教示のさらなる代表的実施形態は、複数のメモリ列を含むMRAMデバイスを対象にする。これらのメモリ列の各々は、少なくとも1つの磁気ビットセルを有する。MRAMデバイスはまた、複数のソース線も有する。これらのソース線の各々は、メモリ列の対応する列と関連し、対応する列の磁気ビットセルの1つの端子に結合される。MRAMデバイスはまた、複数のビット線も有する。これらのビット線の各々は、対応する列と関連し、対応する列の磁気ビットセルの別の端子に結合される。MRAMデバイスはまた、複数の第1のドライバも有する。これらの第1のドライバの各々は、対応するソース線に結合され、第1のドライバ電圧を印加して磁気ビットセルを第1の状態から第2の状態に変える。MRAMデバイスはまた、複数の第2のドライバも有する。これらの第2のドライバの各々は、対応するビット線に結合され、第2のドライバ電圧を印加して磁気ビットセルを第2の状態から第1の状態に変える。本教示のなおさらなる代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むための方法を対象にする。これらの方法は、MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、書込み信号に応答してMTJ構造体に書き込むべき書込みデータを検出するステップと、書込みデータが第1の値であることに応答してMTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップとを含む。第1の電圧は、MTJ構造体を第1の状態から第2の状態に変えさせる。本方法はまた、書込みデータが第2の値であることに応答してMTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップも含む。第2の電圧は、第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる。本教示の追加の代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むための方法を対象にする。これらの方法は、MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、書込み信号に応答してMTJ構造体に書き込むべき書込みデータを検出するステップと、書込みデータが第1の値であることに応答してMTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップとを含む。第1の電圧は、MTJ構造体を第1の状態から第2の状態に変えさせる。本方法はまた、書込みデータが第2の値であることに応答してMTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップも含む。この第2の電圧は、第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる。本教示のさらなる代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むためのシステムを対象にする。これらのシステムは、MTJ構造体と関連するワード線上で書込み信号を受け取るための手段と、書込み信号に応答して実行可能な、MTJ構造体に書き込むべき書込みデータを検出するための手段と、書込みデータが第1の値であることに応答して実行可能な、MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るための手段であって、第1の電圧はMTJ構造体を第1の状態から第2の状態に変えさせる、手段と、書込みデータが第2の値であることに応答して実行可能な、MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るための手段であって、第2の電圧は第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる、手段とを含む。前述のものは、次に来る詳細な説明がより良く理解できるように、本開示の特徴および技術的利点をかなり広く概説した。追加の特徴および利点は、以下で述べることができ、それらは、本開示の特許請求の範囲の主題を形成する。開示される概念および具体的態様は、本開示の同じ目的を実行するために他の構造を変更するまたは設計するための基礎として容易に利用できることが当業者には理解されるはずである。そのような等価な構築物は、添付の特許請求の範囲で説明されるような本開示の技術から逸脱しないこともまた当業者には認識されるはずである。それの編成と動作方法の両方に関して、さらなる目的および利点と一緒に、本開示の特徴を示していると考えられる、新規特徴は、付随する図と併せて考えるとき次の説明からより良く理解できる。しかしながら、図の各々は、例示および説明の目的だけのために提供され、本開示の限界の定義のつもりでないことが明確に理解されるべきである。本教示のより完全な理解のために、付随する図面と併せて受け取られる次の説明が、今から参照される。MRAM、スピン論理デバイス、または同様のもので使用されるそれらなどの磁気ビットセル素子は、節電目的のために多重内部ネットワークを維持するシステムで使用されてもよい。これらのシステムは、モバイルデバイス、携帯電話、および同様のものなどのデバイスを含む。そのようなデバイスのコアネットワークは一般に、デバイスのコア機能性を動作させる回路構成と考えられる。デバイスはまた、入力出力ネットワークを有してもよく、それは、デバイスと外部の部品またはデバイスとの間のすべての外部通信を扱う。コアネットワークは、デバイスの外部に信号を送信するまたは外部から信号を受信するためにIOネットワークと通信することになる。しばしば、IOネットワークは、コアネットワークよりも高い、異なる電圧レベルで動作することになる。より高い電圧は、送信機、受信機、および同様のものなどの、より多くの電力を消費する部品を駆動するために使用されることもある。そのような事例では、コアネットワークは、2つのネットワーク間で電圧レベルをシフトする多重レベルシフタを通じてIOネットワークと通信する。そのようなデバイスでは、MRAMまたはおそらくスピン論理デバイスは、しばしばコアネットワークの一部である。それ故に、これらの素子に提供される電圧は、より低いコア電圧に基づいている。上で述べたように、STTMTJデバイスでのソース負荷効果は、しばしばメモリまたはセルのプログラマブル部分に0を書き込むことをより困難にする。動作中は、これらのSTTMTJデバイスはまた一般に、より低いコア電圧で電力を供給もされるので、0書込みの困難さは、より深刻にさえなり得る。図4は、図3の磁気メモリ30での列302のMTJ列等価回路40を例示する概略図である。MTJメモリユニット301などのメモリセルの適切な動作を確実にするために、ある電圧降下が、MTJ構造体309を横切って維持されることになる。特定の電圧降下は、平行な磁化方向と反平行の磁化方向との間で切り替わるMTJ構造体309を制御することになり、それ故にメモリ値を切り替える。しかしながら、動作中は、寄生抵抗が、不十分な電圧をMTJ構造体309の各端子に印加させることもあり、それの前にさえ、トランジスタ310の端子に印加させることもある。これらの寄生抵抗は、MTJ列等価回路40で例示される。列302の全長には、ソースおよびビット線ドライバ303から生じる等価寄生抵抗ドライバ抵抗400、列スイッチ304から生じる等価寄生抵抗スイッチ抵抗401、磁気メモリ30の導電配線での固有の抵抗から生じる等価寄生抵抗導電配線抵抗402、トランジスタ310から生じる等価寄生抵抗XTOR抵抗403、ならびに次いでMTJ構造体309それ自体から生じる等価寄生抵抗MTJ抵抗404がある。したがって、MTJ構造体309の各端子で見られる電圧は、実効抵抗の各々によって引き起こされる電圧降下だけ低減されることになる。MTJ構造体309に結果として生じるスイッチング条件は、様々なときに、適切な動作を確実にするには不十分なこともあり、それは、MTJメモリユニット301の全体の動作に影響を及ぼす。その上、トランジスタ310の端子に印加される電圧もまた、トランジスタ310をアクティブにするのに十分でないこともある。適切な動作は、この構成では保証されないので、磁気メモリ30の動作は、信頼できないことになる。図5は、ビットセルバイアス電圧501の関数としてSTTMRAMメモリセルを通る電流フロー500を例示するヒステリシスグラフ50である。図5で例示されるヒステリシスグラフ50は、MTJ自由層がSTTMRAMトランジスタのソース線に結合され、一方MTJ基準層がビット線に結合されるSTTMRAMでの電流フロー500を表す。ビットセルバイアス電圧501は、ビット線電圧を引いたソース線電圧によって表される。点503では、MTJを通って流れる電流は、約90μAから点502での約130μAにジャンプする。それ故に、抵抗が、MTJで減少して、MTJがより高い抵抗状態からより低い抵抗状態に切り替わったことを示す。このスイッチング点は、ソース線での約14Vおよびビット線での0Vの電圧に対応する。ビットセルバイアス電圧501が減少するにつれて、MTJを通って流れる電流は、最終的には方向を逆転させる。点505では、MTJを通って流れる電流は、約130μAに達する。それは次いで、点504で約90μAに下がる。したがって、MTJは、点505504でそれの低い抵抗状態からそれのより高い抵抗状態に切り替わる。点504505でのビットセルバイアス電圧501は、ビット線で約700mVであり、ソース線で0Vである。MTJのスイッチング特性を分析するとき、MTJスイッチングは、非対称電圧で生じることがヒステリシスグラフ50からわかる。それ故に、MTJスイッチングが完了するためには、VBLは、1Vよりも低くてもよく、VSLは、14Vよりも大きくすべきである。多くの応用では、非対称バイアスよりも対称バイアスを提供する方が、複雑さが少ない。しかしながら、MTJ構造体の制限が、そのような構成を阻止することになる。確かに、もしVBLおよびVSLが両方とも、700mVの値でバイアスをかけられるならば、MTJは、より低い抵抗状態からより高い抵抗状態に切り替わることができるが、しかし高抵抗状態からより低い抵抗状態に切り替わらないことになる。逆に、もしVBLおよびVSLが両方とも、14Vでバイアスをかけられるならば、MTJは、高抵抗状態から切り替わることができるが、しかしスペクトルのもう一方の端では、MTJ構造体は、状態を低抵抗から高抵抗に切り替えた後壊れることもある。点506は、MTJ構造体が壊れ始める点を表す。点506でMTJビットセル構造体を横切る電圧降下は、約14Vである。これらの動作条件は、より悪くさえなることもあり、破壊は、より早く生じ、またはスイッチングは、プロセス側の変動とともに異なる電圧降下で生じることもある。したがって、信頼できる動作を維持するために、対称バイアス機構は、使用できない。図6は、ビットセルバイアス電圧601の関数としてMTJ構造体を横切る電圧降下を例示するヒステリシスグラフ60である。MTJ構造体のスイッチングは、点602603および点604605で生じることが示される。この場合もやはり、ヒステリシスグラフ60で反映されるように、点602603でのスイッチングは、VSLが約14V、VBLが0Vで生じ、点604605でのスイッチングは、VBLが約700mV、VSLが0Vで生じる。点602603スイッチングでのVMTJ600は、点602では約450mVであり、点603では約520mVである。ビットセルバイアス電圧601が、15Vを超えて増加するにつれて、ヒステリシスグラフ60での傾向は、VMTJ600が、ゆっくり増加するだけであり、曲線の勾配が、600mVの電圧降下に達する前にゼロに近づくように見えることを示唆する。点604605でのスイッチングを考察すると、VMTJ600は、点604では約520mVであり、点605では約450mVである。点604605でのこのスイッチングを越えて、より大きな電圧が、VBLに印加されるにつれて、VMTJ600の対応する値は、安定した比率で増加し続ける。しかしながら、いったんVMTJ600が、点606で約1Vに達すると、MTJ構造体が壊れる危険性が、劇的に増大する。MTJ構造体が壊れるとき、それはもはや、その構造体が破壊条件から抜け出るまでメモリ回路として確実には使用できない。したがって、VMTJ600との関連でMTJについてスイッチング特性を分析するとき、回路は、VMTJ600を約1Vよりも低い量に制限するように努めるべきである。図5および図6ならびにこの出願で提供される他の図の各々に関して開示される電圧および電流値は、単に例であり、本教示の範囲および適用を任意のそのような値またはそれらの値を反映することもある材料に限定することを意図していないことに留意すべきである。本教示の様々な実施形態は、他の値を反映し、なおこの開示の範囲内に入る任意の様々な種類の材料で動作してもよい。MTJで経験するスイッチング問題に取り組むために、ビットソース線の1つがコアネットワーク電圧に結合され、もう一方のソースビット線がIOネットワーク電圧に結合される非対称スイッチング方式を提供する新しいメモリ構成が、提示される。この構成では、IO電圧は、コアネットワーク電圧よりも高い電圧を提供する。図7は、本教示の一実施形態に従って構成されるメモリセル70の代表的概略図である。メモリセル70は、磁気メモリの列で最も遠いビットセル700を例示する。ビットセル700は、MTJ構造体701およびトランジスタ702を含む。ソース線703は、トランジスタ702のソースドレイン端子に結合され、一方ビット線704は、MTJ構造体701の端子に結合される。ビット線704は、ビット線ドライバ705によって駆動される。ビット線ドライバ705は、コア電圧レベルをビット線704に提供するコアネットワーク内で動作する。ソース線703は、ソース線ドライバ706によって駆動される。ソース線ドライバ706は、IOネットワーク電圧をソース線703に提供するように動作する。コアネットワークバッファ707およびソース線ドライバ706は、レベルシフタ709によって提供されるインターフェースで通信し、そのレベルシフタは、コアおよびIOネットワークの2つの異なる電圧間で電圧レベルをシフトさせる能力がある。メモリセル70は、磁気メモリ30などの磁気メモリに存在してもよい。そのような例となる実装形態では、ソースおよびビット線ドライバ303は、ビット線ドライバ705およびソース線ドライバ706の構成に従うように変更されることになる。これは、ソース線307の各々がより高いIO電圧を備えることを可能にすることになる。メモリセル70の全回路では、寄生ソース抵抗711および寄生ビット抵抗712は、ソース線ドライバ706、ビット線ドライバ705、列スイッチ709および710、導電配線抵抗402、ならびにトランジスタ702によって追加される固有の抵抗のためになお存在する。しかしながら、より高いIO電圧が、ソース線703に印加されるので、より高いIO電圧に起因して寄生ソース抵抗711を横切る電圧降下がわずかに増加しても、トランジスタ702のソースドレイン端子にはそれをオンにするのに十分な電圧レベルおよびMTJ構造体701に状態を切り替えさせるのに十分な電圧があることになる。図8は、本教示の一実施形態に従って構成されるSTTMRAMセルについての性能記録80である。性能記録80に関係するSTTMRAMセルは、メモリセル70とそっくりに構成され、ソース線は、ビット線に提供されるそれよりも高い電圧を提供することを可能にするソース線ドライバに結合される。性能記録80は、MTJ構造体を通って流れる電流I800、ビット線バイアス電圧V801、ソース線バイアス電圧V802、およびワード線電圧V803のグラフを、各々同じ試験時間軸の関数として含む。点804から始まり、試験時間軸全体にわたって、V803は、それの高状態に設定される。図8で示される例のために、V803の高状態は、12Vである。それ故に、書込みコマンドは、試験時間軸の間存在している。V802は、それの高状態に設定される点805から始まる。図8で示される例のために、V802の高状態は、18Vである。この高状態は、V803に利用できる電圧よりも高い電圧レベルを反映する。V801は、それの低状態に設定される点807から始まる。図8で示される例のために、V803、V802、およびV801の各々についての低状態は、0Vである。その上、V801の高状態は、12Vである。V803が書込みコマンドでアクティブにされ、ソース線がV802でそれの高状態にバイアスをかけられ、ビット線がV801でそれの低状態にバイアスをかけられると、I800は、開始点809で100μAであると測定される。点810では、I800は、150μAの電流にジャンプする。I800での電流フローのこの突然の増加は、STTMTJ構造体での抵抗が減少する結果であり、それ故にMTJ構造体が状態を切り替えたことを示す。点806では、V802は、それの低状態に切り替わり、一方V801は、点808でそれの高状態に切り替わる。ビットセルバイアスのこの変化は、I800に電流方向を逆転させるが、しかしなお点811でそれの高状態にとどまる。点812では、I800は、高電流状態から低電流状態にジャンプする。I800での電流フローのこの突然の減少は、MTJ構造体での抵抗が増加する結果であり、それ故にMTJ構造体が再び状態を切り替えたことを示す。この電流痕跡は、試験時間軸の残りの期間I800で続く。より高い電圧レベルをV802に印加する際には、MTJ構造体は、より確実に切り替わることができる。期間813および814は、点809での高抵抗から点810でのより低い抵抗へ切り替わるための、および点811での低抵抗から点812でのより高い抵抗へ切り替わるためのスイッチング速度をそれぞれ表す。寄生抵抗711および712は、ビットセル700などの代表的ビットセルの端子に印加される電圧が、ソースおよびビット線ドライバによってソースおよびビット線に提供される全量未満となるような、電圧低減効果を有する。電圧のこの低減は、ビットセルの動作をより困難にさえする。上で例示されるように、ある電圧差が、MTJ構造体701などのMTJ構造体に状態を切り替えさせるために必要である。加えて、MTJ構造体が状態を切り替える前に、電圧関係は、トランジスタ702などのビットセルトランジスタをアクティブにするのに十分である必要があることになる。したがって、ビットセル端子に印加される電圧を増加させるための別の方法は、ソースおよびビット線ドライバとビットセル端子との間の全抵抗を低減することである。図9は、本教示の一実施形態に従って構成される磁気メモリ90を例示する概略図である。磁気メモリ90は、一連の列909で構成される多重メモリビットセル901のアレイ900を含む。メモリビットセル901の各々は、MTJ構造体902およびトランジスタ903を含み、ここでトランジスタ903のゲート端子は、ワード線910に結合される。ソース線905およびビット線906は、メモリビットセル901を駆動場所904に結合する。列スイッチ304ならびに単一の共用ソースおよびビット線ドライバ303を含む磁気メモリ30と対照的に、磁気メモリ90は、ソース線905およびビット線906の各1つについて高電圧ドライバ907および低電圧ドライバ908をそれぞれ備えて構成される。高電圧ドライバ907は、ソース線905に結合され、一方低電圧ドライバ908は、ビット線906に結合される。高電圧ドライバ907および低電圧ドライバ908はまた、選択論理も含み、それは、列スイッチ304によって以前に供給された機能性を提供する。列スイッチ304ならびに単一の共用ソースおよびビット線ドライバ303を取り除くことによって、個々の高電圧ドライバ907および低電圧ドライバ908の追加の正味の効果は、ドライバとメモリビットセル901との間の抵抗の著しい低減である。抵抗のこの低減は、メモリビットセル901の端子に印加されるより高い実効電圧に変わり、それは、メモリビットセル901のためのより信頼できる書込みプロセスをもたらす。高電圧ドライバ907および低電圧ドライバ908の各々の追加は、磁気メモリ90などの磁気メモリを統合するために使用されるチップ面積を増加させることもあることに留意すべきである。しかしながら、増加したチップ面積の負の効果は、メモリでの全抵抗を低減することによって実現される性能利益の増加によって相殺される。列スイッチ304は、任意の1つのスイッチでの抵抗に起因してメモリでのかなりの抵抗を提供するだけでなく、列スイッチ304の抵抗が並列で経験されるので、列302の各々での全抵抗もまた、単一スイッチの抵抗よりもかなり高い。さらに、列スイッチ304の場所のため、ソースおよびビット線ドライバ303は、列スイッチ304の追加された抵抗の責任を負うために、より堅固である必要がある。列スイッチがない場合には、個々の高電圧ドライバ907および低電圧ドライバ908の各々は、ソースおよびビット線ドライバ303ほど堅固である必要はなく、それ故により小さい抵抗を追加し、実質的により小さいチップ面積を個々に必要とする。図10は、本教示の一実施形態に従って構成されるSTTMRAMセルについての性能記録1000である。性能記録1000に関係するSTTMRAMセルは、磁気メモリ90とそっくりに構成され、ソース線は、ビット線に提供されるそれよりも高い電圧を提供することを可能にするソース線ドライバに結合される。性能記録1000は、MTJ構造体を通って流れる電流I1001、ビット線バイアス電圧V1002、ソース線バイアス電圧V1003、およびワード線電圧V1004のグラフを、各々同じ試験時間軸の関数として含む。点1005から始まり、試験時間軸全体にわたって、V1004は、それの高状態に設定される。図10で示される例のために、V1004の高状態は、12Vである。それ故に、書込みコマンドは、試験時間軸の間存在している。V1003は、それの高状態に設定される点1006から始まる。図10で示される例のために、V1003の高状態は、18Vである。この高状態は、V1004に利用できる電圧よりも高い電圧レベルを反映する。V1002は、それの低状態に設定される点1008から始まる。図10で示される例のために、V1004、V1003、およびV1002の各々の低状態は、0Vである。その上、V1002の高状態は、12Vであり、それは、V1004に利用できるのと同じ、より低い電圧である。V1004が書込みコマンドでアクティブにされ、ソース線がV1003でそれの高状態にバイアスをかけられ、ビット線がV1002でそれの低状態にバイアスをかけられると、I1001は、開始点1010で100μAであると測定される。点1011では、I1001は、150μAの電流にジャンプする。I1001での電流フローのこの突然の増加は、MTJ構造体での抵抗が減少する結果であり、それ故にMTJ構造体が状態を切り替えたことを示す。点1007では、V1003は、それの低状態に切り替わり、一方V1002は、点1009でそれの高状態に切り替わる。ビットセルバイアスのこの変化は、I1001に電流方向を逆転させるが、しかしなお点1012でそれの高電流状態にとどまる。点1013では、I1001は、高電流状態から低電流状態にジャンプする。I1001での電流フローのこの突然の減少は、MTJ構造体での抵抗が増加する結果であり、それ故にMTJ構造体が再び状態を切り替えたことを示す。この電流痕跡は、試験時間軸の残りの期間I1001で続く。より高い電圧レベルをV1002に印加するとき、MTJ構造体は、より確実に切り替わることができる。期間1014および1015は、点1010での高抵抗から点1011でのより低い抵抗に切り替わるための、および点1012での低抵抗から点1013でのより高い抵抗に切り替わるためのスイッチング速度をそれぞれ表す。期間1014および1015は、高電圧ドライバ907および低電圧ドライバ908などの線ドライバと、ビットセル901などの個々のビットセルとの間の全寄生抵抗の著しい低減の結果としてスイッチング速度期間813および814と比較して低減された。STTMRAM設計のスイッチング特性を考察するとき、状態のスイッチングは、特定の組のパラメータに従う。図11は、STTMRAM設計についてのスイッチング特性のグラフ1100である。スイッチング特性は、グラフ1100で例示される特性曲線T1に従う。特性曲線T1は、スイッチング時間t1102の関数として臨界スイッチング電流IC1101を扱う。メモリは最初に、特性曲線T1の点1103での特性に設計される。これらの機能特性の場合には、電流IC1をメモリ設計に印加することによって、磁気メモリは、時間t1の後切り替わることになる。メモリ設計のスイッチング速度を時間t2に増加させるためには、IC2の電流が、メモリに印加される必要があることになる。特性曲線T1に従ってt2のこの新しいスイッチング時間を提供することになるメモリシステムを設計するとき、設計者は、ある設計トレードオフに取り組む必要があることになる。たとえば、既存のデバイスは、電流IC1だけを供給するように制限される電力源を有することもある。それ故に、スイッチング速度を改善するために、電力供給装置が、交換されることになる。この交換は、より高い電力出力要件のためにより多く費用がかかることもあり、もしくはより多くの場所を取ることもあり、または動作中により多くの電力を使用する可能性が高いことになる。バッテリ電力で動作するモバイルデバイスでは、電力消費は、重大な考慮事項である。したがって、スイッチング時間の減少は、その減少が必要とすることもある追加の金銭的および電力コストを考慮するとコスト効率が高くないこともある。特定のメモリ設計の動作を変えようと努力する代わりに、本教示の様々な実施形態は、設計それ自体を変更した。設計の変更の場合には、全体の動作特性が、変更される。図12は、特性曲線T1によって表される第1のメモリ設計および本教示の一実施形態に従って構成される第2のメモリ設計のスイッチング特性のグラフ1200である。特性曲線T1は、図11で例示されるのと同じスイッチング特性を表す。点1103では、特性は、電流ICFの印加にともなうスイッチング時間t1を反映する。本教示の一実施形態に従って構成されるメモリ設計は、特性曲線T2で反映される動作特性を有する。T2メモリ設計は、図7および図9に関して述べられるように、関連するソース線に印加される電圧を増加することによってスイッチングを改善し、全体の寄生抵抗を低減する。特性曲線T2によって反映されるメモリ設計は、より高速のスイッチングメモリを作り出したので、特性曲線T2全体は、時間方向にシフトした。したがって、同じ臨界電流ICFを提供することによって、新しいメモリ設計は、時間t2で切り替わる。より速く切り替わることによって、ワード線は、より速く遮断することができ、それは、下にあるシステムのための電力を節約する。磁気メモリ90の高電圧ドライバ907を設計するとき、スイッチング論理は、列スイッチ304によって以前に提供されたスイッチング機能性を果たすために追加される。図13は、本教示の一実施形態に従って構成されるセル選択回路1300を例示する論理図である。セル選択回路1300は、本教示の一実施形態に従って構成されるより高い電圧ソース線ドライバのためのスイッチング機能性を提供する。3つの信号が、セル選択回路1300でスイッチング機能性を制御するときに使用される。write信号1305は、メモリ書込みがアクティブにされるときにワード線から受け取る信号を表す。列選択信号1306は、アドレス情報としてワード線から来る別の信号である。アドレス情報は、colsel信号1306を得るために復号化される。より高い電圧を扱うとき、レベルシフタ1301は、磁気メモリシステムのより低い電圧からの電圧変換を提供する。writedata信号1307は、メモリセルに書き込むべきデータを表す信号である。これらの3つの信号、write信号1305、colsel信号1306、およびwritedata信号1307を使用して、セル選択回路1300は、それのソース線にバイアスをかけるべきかそうでないかを決定する。write信号1305およびcolsel信号1306は、NANDゲート1302に入力される。NANDゲート1302から結果として生じる信号は、ORゲート1303への入力としてwritedata信号1307とともに使用される。ORゲート1303から結果として生じる信号は次いで、反転バッファ1304を通って処理される。反転バッファ1304は、ORゲート1303から結果として生じる信号が論理0であるときは、ソース線により高い電圧レベルでバイアスをかけることになり、またはORゲート1303から結果として生じる信号が論理1であるときは、ソース線を0Vのままにすることになる。それ故に、0をメモリセルに書き込もうとするときは、ソース線は、より高い電圧レベルでバイアスをかけられることになり、1をメモリセルに書き込もうとするときは、ソース線は、0Vでバイアスをかけられることになる。セル選択回路1300の動作特性全体は、以下にTable1で提供される。Table1でのXの記入は、信号が0かまたは1であるかにかかわらず結果が変わらないことになる事例を表す。図14は、本教示の一実施形態に従って構成されるセル選択回路1400を例示する論理図である。セル選択回路1400は、本教示の一実施形態に従って構成されるより低い電圧ビット線ドライバのためのスイッチング機能性を提供する。セル選択回路1400は、セル選択回路1300によって使用される同じ3つの信号を使用する。write信号1305およびcolsel信号1306は、NANDゲート1403への入力として使用される。NANDゲート1403から結果として生じる信号は、ORゲート1405への入力としてwritedata信号1307とともに使用される。ORゲート1405から結果として生じる信号は、相補型金属酸化物シリコン構成スイッチ1407のp型トランジスタ1408部分へのゲート入力として使用される。write信号1305およびcolsel信号1306はまた、NANDゲート1404への入力としても使用される。NANDゲート1404から結果として生じる信号は、ORゲート1406への入力としてwritedata信号1307と一緒に使用される。ORゲート1406から結果として生じる信号は、CMOS構成スイッチ1407のn型トランジスタ1409へのゲート入力として使用される。p型トランジスタ1408およびn型トランジスタ1409がどのようにバイアスをかけられるかに基づいて、セル選択回路1400は、ビット線により低い電圧レベルでバイアスをかけることになるかまたはビット線を0Vのままにすることになる。それ故に、1をメモリセルに書き込もうとするときは、ビット線は、より低い電圧レベルでバイアスをかけられることになり、0をメモリセルに書き込もうとするときは、ビット線は、0Vでバイアスをかけられることになる。セル選択回路1400の動作特性全体は、以下にTable2で提供される。Table2でのXの記入は、信号が0かまたは1であるかにかかわらず結果が変わらないことになる事例を表す。図13および図14に関して述べられ、例示されるセル選択回路は、より高い電圧ソース線ドライバおよびより低い電圧ビット線ドライバに組み込まれてもよい回路構成の単に例であることに留意すべきである。本教示の様々な追加の実施形態は、メモリビットセル選択を実装するために異なる論理構成を利用してもよい。図15は、本教示の一実施形態に従って構成される磁気ビットセルデバイス1500を例示するブロック図である。磁気ビットセルデバイス1500は、外部電力源1502によって電力を供給される内部デバイス区分1501を含む。内部デバイス区分1501は、ビットセル素子15031~1503Nなどのビットセル素子のアレイを含む。ビットセル素子15031~1503Nの各々は、ビット線、ソース線、およびワード線を有し、それぞれSLドライバ15041~1504N、BLドライバ15051~1505N、およびWLドライバ1509を通じて電力を供給される。本明細書で提示される教示に従って、図15で描写される実施形態は、SLドライバ15041~1504Nを通じてSLにより高い電圧を提供する。このより高い電圧は、電荷ポンプ1506を通じて外部電力源1502によって提供される。電荷ポンプ1506は、適切なより高い電圧をビットセル素子15031~1503NのSLに供給するために外部電力源1502から受け取る電圧を上げるまたは下げることができる。電荷ポンプ1506を利用することによって、磁気ビットセルデバイス1500は、外部電力源1502から供給される単一電圧を使用してソース線に使用される異なる電圧を発生させ、供給することができる。様々な代替実施形態では、電荷ポンプ1507および1508のどちらか1つまたは両方が、内部デバイス区分1501に実装されてもよい。たとえば、もしソース線が、第1の電圧を提供されることになり、ビット線とワード線の両方が、第2の電圧を提供されることになり、ここで第1の電圧が第2の電圧よりも高く、外部電力源1502によって供給される電圧が第1の電圧と第2の電圧の両方と異なるならば、電荷ポンプ1506および1507は、外部電力源1502から電圧を取り込み、第1の電圧および第2の電圧を生成することになる。別個の例では、もしワード線が第3の電圧を提供されることになるならば、そのとき第3の電圧は、外部電力源1502によって供給される電圧を使用して電荷ポンプ1508によって生成されることになる。ソース線、ビット線、またはワード線のいずれかに印加すべき電圧が、外部電力源1502によって供給される電圧に等しい、選択された代替実施形態では、電荷ポンプ1506~1508の対応する電荷ポンプは、内部デバイス区分に含まれなくてもよく、その場合には電圧は、SLドライバ15041~1504N、BLドライバ15051~1505N、およびまたはWLドライバ1509などの対応するドライバに外部電力源1502から直接供給されることになることに留意すべきである。具体的な回路構成が説明されたけれども、開示された回路構成のすべてが、本発明を実施するために必要とされるわけでないことは当業者には理解されよう。その上、ある周知の回路は、本発明に焦点を保つために述べられなかった。同様に、説明は、ある場所では論理1および論理0に言及するけれども、本発明の動作に影響を及ぼすことなく、論理値を入れ替えることができ、それに応じて回路の残りが調整されることを当業者なら理解する。改善されたビットセル素子は、携帯用コンピュータ、セルラー電話、手持ち式パーソナルコミュニケーションシステムユニットなどのモバイルデバイス、パーソナルデータアシスタントなどの携帯用データユニット、メーター読出し装置などの固定場所データユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、またはコンピュータに含まれてもよい。本教示およびそれらの利点が、詳細に述べられたけれども、様々な変形、置換、変更が、添付の特許請求の範囲によって定義されるような本教示の技術から逸脱することなく本明細書でなされてもよいことが理解されるべきである。その上、本出願の範囲は、本明細書で述べられるプロセス、機械、製造、物質組成、手段、方法およびステップの特定の態様に限定されることを意図していない。当業者なら本開示から容易に理解することになるように、本明細書で述べられる対応する態様と実質的に同じ機能を果たすまたは実質的に同じ結果を達成する、現在存在するまたは後で開発されることになる、プロセス、機械、製造、物質組成、手段、方法、またはステップは、本教示に従って利用されてもよい。それに応じて、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むことを意図している。