"互いに直列に接続された複数のインバータを備え、前記複数のインバータのうちの任意のインバータに入力された第1の信号と同相である第3の信号を出力するインバータの出力端子と、前記第1の信号を入力するインバータの入力端子との間に接続された第1の容量素子と、前記第1の信号と逆相である第2の信号を出力するインバータの出力端子と、前記第1の信号を入力するインバータの入力端子との間に接続された第2の容量素子と、前記第2の容量素子と並列に接続された第1の抵抗素子とを備え、前記第1の容量素子を介して供給された前記第3の信号と、前記第2の容量素子及び前記第1の抵抗素子を介して供給された前記第2の信号とを合わせた信号を前記第1の信号として帰還させることを特徴とする発振器。前記第1の容量素子の容量値と前記第2の容量素子の容量値との比は、3:1であることを特徴とする請求項1に記載の発振器。前記第1~第3の信号のうちの少なくとも1つの信号の波形を整形する波形整形回路を備えることを特徴とする請求項1又は2に記載の発振器。一方の端子が前記第3の信号を出力するインバータの出力端子に接続された第3の容量素子と、前記第2の信号を出力するインバータの出力端子と、前記第3の容量素子の他方の端子との間に接続された第4の容量素子と、前記第4の容量素子と並列に接続された第2の抵抗素子とを備え、前記第1の信号を第1の基準信号として出力すると共に、前記第3の容量素子を介して供給された前記第3の信号と、前記第4の容量素子及び前記第2の抵抗素子を介して供給された前記第2の信号とを合わせた信号を第2の基準信号として出力することを特徴とする請求項1~3のいずれか1項に記載の発振器。前記第1の容量素子、前記第2の容量素子及び第1の抵抗素子とからなるRC回路の時定数と、前記第3の容量素子、前記第4の容量素子及び第2の抵抗素子とからなるRC回路の時定数との比が1:nである時に、前記第3の容量素子の容量値と前記第4の容量素子の容量値との比は、1:1-2/12であることを特徴とする請求項4に記載の発振器。前記第1の基準信号及び前記第2の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする請求項4又は5に記載の発振器。請求項1~6のいずれか1項に記載の発振器を少なくとも1つ備えると共に、前記発振器と異なる種類の半導体回路を少なくとも1つ備えることを特徴とする半導体装置。しかしながら、インバータI1の入力端子側であるノードN1の電圧v1は、時間Tがt2Secになると、本来であればVDDVになるはずであるが、実際にはVDDVをVOVだけ上回っている。又、ノードN1の電圧v1は、時間Tがt4Secになると、本来であれば0Vになるはずであるが、実際には0Vを-VOVだけ下回っている。つまり、インバータI1の入力端子側であるノードN1の電圧v1は、VDDVから0Vまでの本来とるべき電圧範囲を越えてしまっている。例えば、インバータI1の入力側のトランジスタは、ノードN1の電圧v1が本来とるべき電圧範囲に基づいて、その耐圧を有するものが用いられている。しかしながら、ノードN1の電圧v1が、VDDVから0Vまでの本来とるべき電圧範囲を大きく越えて、インバータI1の入力端子側に、そのトランジスタの耐圧を超える電圧が入力されてしまう場合がある。すると、インバータI1のトランジスタが壊れてしまい、発振器100により生成されたクロック信号SOUTの周波数fCが本来の周波数とずれてしまう場合があった。仮に、発振器100を製造する際に、十分に余裕を持たせた耐圧のトランジスタを有するインバータI1を用いることもできる。しかしながら、その耐圧を超えるような電圧が瞬間的に入力される場合もある。すると、同様にトランジスタが壊れてしまい、発振器100により生成されたクロック信号SOUTの周波数fCが本来の周波数とずれてしまう場合があった。又、インバータの入力端子側に、回路を保護するための保護回路等を用いることも考えられる。しかしながら、保護回路を接続することによって、ノードN1の電圧v1が本来の最高電圧又は最低電圧にならないように押さえ込まれたり、保護回路に電流が流れ込んだりする場合がある。発振器100により生成されたクロック信号SOUTの周期TCは、インバータの出力が切り替わった直後のノードN1の最高電圧又は最低電圧と、その後の時間の経過に伴って変化する電圧v1とによって決まる。このため、ノードN1の電圧v1が所望の最高電圧又は最低電圧にならなかったり、時間の経過に伴って保護回路に流れ込む電流が大きく変化したりする場合がある。すると、発振器100により生成されたクロック信号SOUTの周波数fCが本来の周波数とずれてしまう場合があった。そこで、本発明は、上記の課題に鑑み、インバータとの接続点であるノードの最高電圧及び最低電圧が最適な電圧になるようにし、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることのできる発振器を提供することを目的とする。本発明による発振器は、上記の目的を達成するために、次のように構成される。まず、本発明による第1の発振器は、互いに直列に接続された複数のインバータを備え、前記複数のインバータのうちの任意のインバータに入力された第1の信号と同相である第3の信号を出力するインバータの出力端子と、前記第1の信号を入力するインバータの入力端子との間に接続された第1の容量素子と、前記第1の信号と逆相である第2の信号を出力するインバータの出力端子と、前記第1の信号を入力するインバータの入力端子との間に接続された第2の容量素子と、前記第2の容量素子と並列に接続された第1の抵抗素子とを備え、前記第1の容量素子を介して供給された前記第3の信号と、前記第2の容量素子及び前記第1の抵抗素子を介して供給された前記第2の信号とを合わせた信号を前記第1の信号として帰還させることを特徴とする。上記の第1の発振器によれば、第1の容量素子は、第1の信号と同相である第3の信号を第1の信号に帰還させ、第2の容量素子は、第1の信号と逆相である第2の信号を第1の信号に帰還させるようになっている。つまり、第1の容量素子と第2の容量素子と第1の抵抗素子とからRC回路が構成されている。従って、RC回路を構成している第1の容量素子の容量値と、第2の容量素子の容量値と、第1の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成されるクロック信号の周波数のずれを抑えることが可能となる。次に、本発明による第2の発振器は、前記第1の容量素子の容量値と前記第2の容量素子の容量値との比は、3:1であることを特徴とする。上記の第2の発振器によれば、第1の容量素子の容量値と第2の容量素子の容量値との比を3:1とすることで、例えば、最高電圧がVDDVになり、最低電圧が0Vにすることが可能となる。次に、本発明による第3の発振器は、前記第1~第3の信号のうちの少なくとも1つの信号の波形を整形する波形整形回路を備えることを特徴とする。上記の第3の発振器によれば、波形整形回路が、入力された信号を整形して、その信号をクロック信号として出力する。これにより、各ノードの信号をそのままクロック信号として出力せずに、信号を整形してからクロック信号として出力することが可能となる。次に、本発明による第4の発振器は、一方の端子が前記第3の信号を出力するインバータの出力端子に接続された第3の容量素子と、前記第2の信号を出力するインバータの出力端子と、前記第3の容量素子の他方の端子との間に接続された第4の容量素子と、前記第4の容量素子と並列に接続された第2の抵抗素子とを備え、前記第1の信号を第1の基準信号として出力すると共に、前記第3の容量素子を介して供給された前記第3の信号と、前記第4の容量素子及び前記第2の抵抗素子を介して供給された前記第2の信号とを合わせた信号を第2の基準信号として出力することを特徴とする。上記の第4の発振器によれば、第1の容量素子、第2の容量素子及び第1の抵抗素子と対になる第3の容量素子、第4の容量素子及び第2の抵抗素子とから別のRC回路が構成されている。従って、第1の容量素子と、第2の容量素子と、第1の抵抗素子とからなるRC回路と別のRC回路を構成している第3の容量素子の容量値と、第4の容量素子の容量値と、第2の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成される一組のクロック信号の周波数のずれを抑えることが可能となる。次に、本発明による第5の発振器は、前記第1の容量素子、前記第2の容量素子及び第1の抵抗素子とからなるRC回路の時定数と、前記第3の容量素子、前記第4の容量素子及び第2の抵抗素子とからなるRC回路の時定数との比が1:nである時に、前記第3の容量素子の容量値と前記第4の容量素子の容量値との比は、1:1-2/12であることを特徴とする。上記の第5の発振器によれば、上記の2つのRC回路の時定数の関係がある時に、第3の容量素子の容量値と第4の容量素子の容量値との比を1:1-2/12とすることで、例えば、最高電圧がVDDVになり、最低電圧が0Vになるような一組のクロック信号を生成することが可能となる。次に、本発明による第6の発振器は、前記第1の基準信号及び前記第2の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする。上記の第6の発振器によれば、波形整形回路の一例として、タイミング生成回路を用いることで、周波数のずれを抑えた任意のクロック信号を整形することが可能となる。具体的には、タイミング生成回路が、位相が互いに逆相であるノンオーバーラップクロック信号を生成することができる。次に、本発明による半導体装置は、上記で説明した第1~第6のいずれか1つの発振器を少なくとも1つ備えると共に、前記発振器と異なる種類の半導体回路を少なくとも1つ備えることを特徴とする。上記の半導体装置によれば、上記で説明した第1~第6の発振器のいずれか1つの発振器によって生成されたクロック信号を用いて、半導体装置上に同時に集積された半導体回路等を動作させることが可能となる。本発明によれば、RC回路部を構成する第1の容量素子の容量値と、第2の容量素子の容量値と、抵抗素子の抵抗値とによって、ノードの最高電圧及び最低電圧が任意の電圧になる。これにより、ノードの電圧を、本来の最高電圧又は最低電圧にすることができ、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。さらに、回路を保護するための保護回路等を同時に用いることができ、又、インバータのトランジスタに故障が生じるのを抑えられる。これにより、発振器の動作の安定性が向上し、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。以下に、本発明の好適な実施形態に係る発振器を、各図面を参照して説明する。なお、以下の説明における構成要部のうち、同等の構成要部については、各図面で同じ符号によって示している。第1実施形態最初に、本発明の第1実施形態に係る発振器10を説明する。発振器10の回路構成では、図1を参照して、本発明の第1実施形態に係る発振器10の回路構成を説明する。これより説明する図1に示す発振器10が少なくとも1つ、半導体装置として半導体基板上に集積されている。さらに発振器10以外の半導体回路が少なくとも1つ、半導体装置として同一の半導体基板上に集積されている。なお、発振器10以外の半導体基板や他の半導体回路等についての説明は、省略する。図1に示す発振器10は、図10に示した発振器100を構成する素子の他に、容量素子C2を備えて構成される。容量素子C2は、一方の端子がノードN2に接続され、他方の端子がノードN1に接続される。上記で説明したように、インバータI1,I2は、互いに直列に接続されている。従って、ノードN2の信号S2とノードN1の信号S1とは、逆相である。又、ノードN3の信号S3とノードN1の信号S1とは、同相である。このため、容量素子C2は、ノードN2の信号S2を、ノードN2の信号S2と逆相であるノードN1の信号S1に帰還させる。この発振器10においても、発振器100と同様に、複数のインバータI1,I2が互いに直列に接続され、インバータI1,I2と抵抗素子R1と容量素子C1,C2によって構成されたリング発振器である。従って、ノードN2の信号S2は、抵抗素子R1を介してノードN2の信号S2と逆相であるノードN1の信号S1に帰還される。又、ノードN3の信号S3は、容量素子C1を介して同相のノードN1の信号S1に帰還される。又、発振器10は、抵抗素子R1と容量素子C1,C2とからRC回路11が構成されている。よって、RC回路11の時定数は、抵抗素子R1の抵抗値r1と、容量素子C1,C2の容量値c1,c2とによって決まる。そして、発振器10は、その時定数によって決まる周波数fCのクロック信号SOUTを生成する。その際、発振器10は、発振器10のインバータI1の入力端子側となるノードN1の信号S1の最高電圧及び最低電圧が、任意の電圧になるように構成されている。なお、発振器10では、ノードN3を流れる信号S3をクロック信号SOUTとして出力しているが、勿論、別のノードを流れる信号をクロック信号SOUTとして出力しても良い。なお、ノードN1の信号S1をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。発振器10の電圧v1の最高電圧及び最低電圧を任意の電圧にする方法次に、図2及び図3を参照して、本発明の第1実施形態に係る発振器10のインバータI1の入力端子側となるノードN1の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。図2aは、発振器10のノードN2,N3の信号S2,S3の電圧v2,v3を示すグラフである。図2bは、発振器10のノードN1の信号S1の電圧v1を示すグラフである。図2a及び図2bの縦軸は各信号S1~S3の電圧v1~v3を示し、横軸は時間Tを示す。又、図3aは、ノードN2の電圧v2を基準とした時、時間Tがt3Secのときの各ノードの電圧を示す。図3bは、ノードN2の電圧v2を基準とした時、時間Tがt4Secのときの各ノードの電圧を示す。なお、発振器10の動作においても、インバータI1の入力端子側となるノードN1の最高電圧をVDDVにし、最低電圧を0Vにする場合について説明する。まず、図2aのグラフ中に実線で示すように、時間Tがt1Secになり、さらにt2Secになると、ノードN2の電圧v2は、VDDVから0Vに切り替わる。従って、図2aのグラフ中に破線で示すように、ノードN3の電圧v3は、0VからVDDVに切り替わる。すると、図2bに示すように、ノードN1の電圧v1は、0VからVDDVに向かって増加する。そして、図2aのグラフ中に実線で示すように、時間Tがt2Secになってからt3Secになるまでの間、ノードN2の電圧v2は0Vである。又、図2aのグラフ中に破線で示すように、ノードN3の電圧v3がVDDVになる。すると、図2bに示すように、ノードN1の電圧v1は、VDDVからVDD/2Vに向かって徐々に減少していく。このように、ノードN1の電圧v1を任意の最高電圧まで増加させ、ノードN1の電圧v1を任意の最高電圧から徐々に減少させるためには、容量素子C1,C2の容量値c1,c2を所定の値に変更すれば良い。一方で、図2aのグラフ中に実線で示すように、時間Tがt3Secになり、さらにt4Secになると、ノードN2の電圧v2は、0VからVDDVに切り替わる。従って、図2aのグラフ中に破線で示すように、ノードN3の電圧v3は、VDDVから0Vに切り替わる。すると、図2bに示すように、ノードN1の電圧v1は、VDD/2Vから0Vに向かって減少する。そして、図2aのグラフ中に実線で示すように、時間Tがt4Secになってからt5Secになるまでの間、ノードN2の電圧v2はVDDVである。又、図2aのグラフ中に破線で示すように、ノードN3の電圧v3が0Vになる。すると、図2bに示すように、ノードN1の電圧v1は、0VからVDD/2Vに向かって徐々に増加していく。このように、ノードN1の電圧v1を任意の最低電圧まで減少させ、ノードN1の電圧v1を任意の最低電圧から徐々に増加させるために、容量素子C1,C2の容量値c1,c2を所望の値に変更すれば良い。上記のようにして、ノードN1の最高電圧及び最低電圧を、任意の電圧、ここではVDDV、0Vとする時、図3a及び図3bに示した各ノードの電圧より、時間Tがt3Secからt4SecのときのノードN1の電圧の変位を、下記の数1-1に示す式のように表すことができる。上記の数1-1に示す式から、容量素子C1の容量値c1と容量素子C2の容量値c2との関係は、下記の数1-2に示す式のように表すことができる。上記の数1-2に示す式を展開すると、下記の数1-3に示す式のように表すことができる。つまり、容量素子C1の容量値c1と、容量素子C2の容量値c2の容量値との比は、3:1になる。このような時、インバータI1の入力端子側であるノードN1の最高電圧をVDDVにすることができると共に、最低電圧が0Vにすることができる。つまり、容量素子C1の容量値c1と、容量素子C2の容量値c2とによって、インバータI1の入力端子側であるノードN1の信号S1の最高電圧及び最低電圧を任意の電圧にすることができる。なお、容量素子C1の容量値c1と、容量素子C2の容量値c2とは、ノードN2の電圧v2を基準とした時であって時間Tがt3Secからt4SecのときのノードN1の電圧の変位を考慮して求めたが、時間Tがt1Secからt2Secのときから求めても同様の結果が得られる。又、発振器10により生成されるクロック信号SOUTの周期TCは、RC回路11の抵抗素子R1の抵抗値r1と容量素子C1,C2の容量値c1,c2との時定数によって決まる。従って、時間TがtSecの時のノードN1の電圧v1tを下記の数1-4に示す式のように表すことができる。又、ノードN1の電圧v1は、時刻t=0でVDDVならば、発振器10により生成されるクロック信号SOUTの周期TCの半分の時間、つまりTC/2Secで、VDD/2Vになる。このため、下記の数1-4に示す式を、下記の数1-5に示す式のように表すことができる。ノードN1の電圧v1を、上記の数1-5に示す式のように表すことができる時に、発振器10により生成されるクロック信号SOUTの周期TCを、下記の数1-6に示す式のように表すことができる。上記の数1-3に示した式で説明したように、容量素子C1の容量値c1と、容量素子C2の容量値c2の容量値との比は、3:1である。このため、上記の数1-6に示す式に数1-3に示した式を代入し、その式を展開する。すると、発振器10により生成されるクロック信号SOUTの周期TCを、数1-7に示す式のように表すことができる。よって、発振器10により生成されるクロック信号SOUTの周期TCについても、抵抗素子R1の抵抗値r1と容量素子C1,C2の容量値c1,c2とによって決まることがわかる。上記で説明したように、発振器10のノードv1の信号S1の最高電圧がVDDVになると共に、最低電圧が0Vになるように、RC回路11の容量素子C1,C2の容量値c1,c2を決めることができる。勿論、ノードv1の信号S1の最高電圧及び最低電圧は任意の電圧で良いため、上記で説明したようにRC回路11の容量素子C1,C2の容量値c1,c2を変更すれば良い。発振器10の動作続いて、図4を参照して、本発明の第1実施形態に係る発振器10の動作を説明する。図4aは、発振器10のノードN1の信号S1の電圧v1を示す。図4bは、発振器10のノードN2,N3の各信号の電圧v2,v3を示す。図4a及び図4bに示すグラフの縦軸は発振器10のノードN1~N3の電圧v1~v3を示し、又横軸は時間Tを示す。まず、図4bのグラフ中に実線に示すように、時間Tがt1Secである時に、インバータI1の出力端子側であるノードN2の電圧v2は、VDDVである。又、図4bのグラフ中に波線に示すように、インバータI2の出力端子側であるノードN3の電圧v3は、0Vである。図4aに示すように、インバータI1の入力端子側であるノードN1の電圧v1は、VDD/2Vである。そして、図4bのグラフ中に実線に示すように、時間Tがt1Secからt2Secになると、インバータI1の出力端子側であるノードN2の電圧v2は、VDDVから0Vに切り替わる。従って、図4bのグラフ中に波線に示すように、インバータI2の出力端子側であるノードN3の電圧v3は、0VからVDDVに切り替わる。すると、図4aに示すように、インバータI1の入力端子側であるノードN1の電圧v1は、VDD/2VからVDDVに向かって徐々に高くなる。そして、図4bのグラフ中に実線に示すように、時間Tがt2Secになった時に、インバータI1の出力端子側であるノードN2の電圧v2は、0Vになる。従って、図4bのグラフ中に波線に示すように、インバータI2の出力端子側であるノードN3の電圧v3は、VDDVになる。すると、図4aに示すように、インバータI1の入力端子側であるノードN1の電圧v1は、最高電圧であるVDDVになる。背景技術で説明したように、発振器100によりクロック信号SOUTを生成する動作では、インバータI1の入力端子側であるノードN1の信号S1の最高電圧は、VDDVより電圧VOVだけ高くなっていた。ところが、発振器10によりクロック信号SOUTを生成する動作では、上記で説明したように容量素子C1,C2の容量値c1,c2によって、インバータI1の入力端子側であるノードN1の信号S1の最高電圧が、丁度VDDVになる。このため、発振器10によりクロック信号SOUTを生成する動作では、ノードN1の信号S1の最高電圧がVDDVを上回ることがない。そして、図4aのグラフ中に実線に示すように、時間Tがt2Secを過ぎると、インバータI1の入力端子側であるノードN1の電圧v1は、VDDVからVDD/2Vに向かって徐々に低くなる。この時、図4aのグラフ中に示す破線のように、インバータI1の入力端子側であるノードN1の電圧v1は、RC回路11の時定数によって、漸近的に0Vに近づき、下側が凸になる凸曲線をたどりながら徐々に低くなっていく。そして、図4bのグラフ中に実線に示すように、時間Tがt3Secからt4Secになると、インバータI1の出力端子側であるノードN2の電圧v2は、VDDVになる。従って、図4bのグラフ中に波線に示すように、インバータI2の出力端子側であるノードN3の電圧v3は、0Vになる。すると、図4aに示すように、インバータI1の入力端子側であるノードN1の電圧v1は、最低電圧である0Vになる。背景技術で説明したように、発振器100によりクロック信号SOUTを生成する動作では、インバータI1の入力端子側であるノードN1の電圧v1は、0Vより電圧VOVだけ低くなっていた。ところが、発振器10では、容量素子C1,C2の容量値c1,c2によって、インバータI1の入力端子側であるノードN1の信号S1の最低電圧が、0Vになる。このため、発振器10によりクロック信号SOUTを生成する動作では、ノードN1の信号S1の最低電圧が0Vを下回ることがない。そして、図4aのグラフ中に実線に示すように、時間Tがt4Secを過ぎると、インバータI1の入力端子側であるノードN1の電圧v1は、0VからVDD/2Vに向かって徐々に高くなっていく。この時、図4aのグラフ中に示す破線のように、インバータI1の入力端子側であるノードN1の電圧v1は、RC回路11の時定数によって、漸近的にVDDVに近づき、上側が凸になる凸曲線をたどりながら徐々に高くなっていく。そして、図4a及び図4bのグラフに示すように、時間Tがt5Secになった時に、インバータI1の入力端子側であるノードN1の電圧v1、インバータI1の出力端子側であるノードN2の電圧v2、インバータI2の出力端子側であるノードN3の電圧v3は、時間Tがt1Secであった時と同じ電圧に戻る。なお、上記で説明した発振器10により生成されたクロック信号SOUTの周期TCについても、発振器100と同様に、RC回路11の時定数によって決まる。クロック信号の周期TCは、時間Tがt1Secになってからt3Secになるまでの時間TC/2Secと、時間Tがt3Secになってからt5Secになるまでの時間TC/2Secとの総和である。このように、発振器100は、上記の動作を繰り返しながらクロック信号SOUTを生成する。発振器10のまとめ上記で説明したように、第1実施形態に係る発振器10は、容量素子C1の容量値c1と、容量素子C2の容量値c2の容量値によって、インバータI1の入力端子側であるノードN1の信号S1の最高電圧及び最低電圧を任意に電圧にすることができる。第2実施形態上記で説明した第1の実施形態に係る発振器10は、任意のノードの信号をクロック信号として、そのまま出力するものであった。しかしながら、信号を整形した上で、その信号をクロック信号として出力することもできる。そこで、信号を整形するための波形整形回路を用いて構成される発振器を説明する。発振器20の回路構成まず、図5を参照して、本発明の第2実施形態に係る発振器20の回路構成を説明する。図5に示す発振器20は、図1に示した発振器10を構成する素子の他に、抵抗素子R2と、容量素子C3,C4とを備えて構成される。抵抗素子R2は、一方の端子がノードN2に接続され、他方の端子がノードN4に接続される。抵抗素子R2は、抵抗素子R1と同様に一方の端子がノードN2に接続され、接続関係の上で抵抗素子R1と対になるように接続されている。但し、抵抗素子R2は、抵抗素子R1のようにノードN4の信号S4を、ノードN1の信号S1に帰還させない。容量素子C3は、一方の端子がノードN3に接続され、他方の端子がノードN4に接続される。容量素子C3は、容量素子C1と同様に一方の端子がノードN3に接続されており、回路構成上、容量素子C1と対になるように接続されている。但し、容量素子C3は、容量素子C1のようにノードN4の信号S4を、ノードN1の信号S1に帰還させない。容量素子C4は、一方の端子がノードN2に接続され、他方の端子がノードN4に接続される。容量素子C4は、容量素子C2と同様に一方の端子がノードN2に接続され、回路構成上、容量素子C2と対になるように接続されている。但し、容量素子C4は、容量素子C2のようにノードN4の信号S4を、ノードN1の信号S1に帰還させない。さらに、発振器20は、タイミング生成回路30を備えて構成される。この発振器20は、ノードN1,N4と信号出力端子TOUT,TOUT-とが直接接続されておらず、タイミング生成回路30を介して接続されている。このタイミング生成回路30は、各ノードの信号の波形を整形するための波形整形回路の一つである。なお、タイミング生成回路30は、波形整形回路31と、AND演算回路L1と、NOR演算回路L2とを備えて構成される。波形整形回路31は、インバータI3,I4を備えて構成される。インバータI3,I4は、インバータI1,I2と同様に、入力端子から入力された信号の位相を反転させる反転増幅回路である。インバータI3は、入力端子がノードN4に接続され、出力端子がAND演算回路L1の2つの入力端子のうちの一方の入力端子に接続される。インバータI4は、入力端子がノードN1に接続され、出力端子がNOR演算回路L2の2つの入力端子のうちの一方の入力端子に接続される。AND演算回路L1は、一方の入力端子がノードN5に接続され、他方の入力端子がノードN6に接続され、出力端子が信号出力端子TOUTに接続される。AND演算回路L1は、2つの入力端子から入力された信号S5,S6の電圧v5,v6に基づいてAND演算を行う。そして、AND演算回路L1は、その演算結果に応じた電圧VOUTの信号を、クロック信号SOUTとして出力端子TOUTから出力する。NOR演算回路L2は、一方の入力端子がノードN5に接続され、他方の入力端子がノードN6に接続され、出力端子が信号出力端子TOUT-に接続される。NOR演算回路L2は、2つの入力端子から入力された信号S5,S6の電圧v5,v6に基づいてNOR演算を行う。NOR演算回路L2は、その演算結果に応じた電圧VOUT-の信号を、クロック信号SOUT-として出力端子TOUT-から出力する。この発振器20は、発振器10と同様に、抵抗素子R1と容量素子C1,C2との各素子によって、ノードN2の信号S2とノードN3の信号S3とを、ノードN1の信号S1に帰還させている。一方で、発振器20は、抵抗素子R1と容量素子C1,C2に対応する抵抗素子R2と容量素子C3,C4との各素子を備えているが、抵抗素子R2と容量素子C3,C4との各素子によっては、ノードN2の信号S2とノードN3の信号S3とを、ノードN1の信号S1に帰還させていない。その代わりに、発振器20は、ノードN4の信号S4をタイミング生成回路30に出力している。そして、タイミング生成回路30は、共に同相であるノードN1の信号S1と、ノードN4の信号S4とを入力し、周期が信号S1及び信号S4の周期と共に同じであって、位相が互いに逆相である一対のノンオーバーラップのクロック信号SOUT,SOUT-を生成する。なお、発振器20では、ノンオーバーラップのクロック信号SOUT,SOUT-を生成させるために、ノードN1の信号S1を第1の基準信号としてタイミング生成回路30に出力し、ノードN4の信号S4を第2の基準信号としてタイミング生成回路30に出力している。勿論、波形整形回路は、第1実施形態に係る発振器10のノードN1~N3の信号S1~S3のうちの少なくとも1つの信号を入力し、入力された信号の波形を整形して所望の波形を生成するような回路であれば良い。例えば、ノードN1の信号S1又はノードN4の信号S4と、それらと逆相であるノードN3の信号S3とをタイミング生成回路30に入力させて、タイミング生成回路30でノンオーバーラップのクロック信号SOUT,SOUT-を生成するように、発振器20を構成しても良い。又、タイミング生成回路30の代わりに、バッファ回路等を波形整形回路として用いることで、共に同相であるクロック信号を生成するように、発振器20を構成することもできる。発振器20の信号S4の最高電圧及び最低電圧を任意の電圧にする方法次に、図6及び図7を参照して、本発明の第2実施形態に係る発振器20のノードN4の信号S4の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。図6は、発振器20のノードN1~N3の信号S1~S3の電圧v1~v3を示すグラフである。図6a及び図6bに示すグラフの縦軸は各信号S1~S3の電圧v1~v3を示し、横軸は時間Tを示す。図7aは、ノードN4の電圧v4を基準とした時、時間Tがt3Secのときの各ノードの電圧を示す。図3bは、ノードN2の電圧v2を基準とした時、時間Tがt4Secのときの各ノードの電圧を示す。なお、発振器20によりクロック信号SOUT,SOUT-を生成する動作においても、発振器10によりクロック信号SOUTを生成する動作と同様に、ノードN4の信号S4の電圧v4の最高電圧をVDDVにし、最低電圧を0Vにする場合について説明する。まず、図6aのグラフ中に実線で示すように、時間Tがt2Secになってからt3Secになるまでの間、ノードN2の電圧v2は0Vである。従って、図6aのグラフ中に破線で示すように、ノードN3の電圧v3がVDDVになる。すると、図6bに示すように、時間Tがt2Secになってからt3 ́Secになるまでの間、ノードN4の電圧v4は、VDDVからVDD/2Vに向かって徐々に減少していく。さらに、時間Tがt3 ́Secになってからt3Secになるまでの間クロック信号SOUT,SOUT-のノンオーバーラップ区間である時間TNSec、ノードN4の電圧v4は、VDDVからVDD×21nVに向かって徐々に減少していく。このように、時間Tがt2Secになってからt3 ́Secになるまでの間で、ノードN4の電圧v4を、所望の最高電圧から徐々に減少させる場合には、容量素子C3,C4の容量値c3,c4を変更すれば良い。一方で、図6aのグラフ中に実線で示すように、時間Tがt3Secになると、ノードN2の電圧v2は、0VからVDDVに切り替わる。従って、図6aのグラフ中に破線で示すように、ノードN3の電圧v3は、VDDVから0Vに切り替わる。すると、図6bに示すように、ノードN4の電圧v4は、VDD×21nVから0Vに向かって徐々に減少していく。このように、ノードN4の電圧v4の所望の最低電圧まで減少させるために、容量素子C3,C4の容量値c3,c4を変更すれば良い。上記のようにして、ノードN4の電圧v4の最高電圧及び最低電圧を任意の電圧にすると共に、最高電圧と最低電圧との中間の電圧になるタイミングを時間TNSecだけずらす時を考える。時間tに対するノードN4の電圧v4tを、下記の数2-1に示す式のように表すことができる。ここで、抵抗素子R2の抵抗値をr2とし、容量素子C3,C4の容量値をc3,c4とする。そして、時間Tがt3 ́Sec、つまりTC/2Secになる時間TNSec前の電圧v4TC/2-TNは、VDD/2Vである。すると、電圧v4TC/2-TNを、下記の数2-2に示すように表すことができる。さらに、上記の数2-2に示した式は、下記の数2-3に示すように展開することができる。従って、時間TNSecを、下記の数2-4に示すように表すことができる。ここで、上記で説明した数1-7に示した式のように、抵抗素子R1の抵抗値をr1とし、容量素子C1,C2の容量値を3c2,c2として表わす。すると、ノードN4の信号S4の周期TCは、TC=8c2r1In2になる。よって、時間TNSecを、下記の数2-5に示すように展開することができる。ここで、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数を、抵抗素子R1と容量素子C1,C2とからなるRC回路11の時定数のn倍とする。すると、時間TNSecを、下記の数2-6に示す式のように表すことができる。なお、上記の数2-6に示した式の変数nは、1以下の値である。上記で説明したように、発振器10のノードv4の信号S4の時間TNSecを、RC回路11の時定数とRC回路21の時定数との比1:nと、ノードN1の信号S1の周期TCとの関係によって、任意の時間にすることができる。勿論、ノードv4の信号S4の時間TNSecは任意の時間で良いため、上記で説明したようにRC回路の各容量素子の容量値を変更すれば良い。又、時間Tがt3Secである時、つまりTC/2Secである時の電圧v4TC/2は、下記の数2-7に示す式のように表すことができる。さらに、図7a及び図7bに示した各ノードの電圧より、時間Tがt3Secからt4SecのときのノードN4の電圧の変位を、下記の数2-8に示す式のように表すことができる。上記の数2-8に示した式から、容量素子C3の容量値c3と容量素子C4の容量値c4との関係を、下記の数2-9に示す式のように表すことができる。そして、上記の数2-9に示した式を、下記の数2-10に示す式のように展開することができる。つまり、容量素子C3の容量値c3と、容量素子C4の容量値c4の容量値との比は、1:1-2/12であることがわかる。さらに、容量素子C3の容量値c3と容量素子C1の容量値c1との間の関係を、下記の数2-11に示す式のように表すことができる。従って、容量素子C3の容量値c3を、下記の数2-12に示す式のように表すことができる。同時に、容量素子C4の容量値c4を、下記の数2-13に示す式のように表すことができる。上記で説明したように、抵抗素子R1,R2の抵抗値r1,r2と、容量素子C1~C4の容量値c1~c4を変更することによって、時間TNSecだけずらして、ノードN1,N4の信号S1,S4の最高電圧をVDDVにすることができる。同時に、時間TNSecだけずらして、ノードN1,N4の信号S1,S4の最低電圧を0Vにすることができる。上記で説明したことをまとめると、発振器20においては、発振器10と同様に、容量素子C1の容量値c1とC2の容量値c2との比を3:1にする。さらに、容量素子C3の容量値c3とC4の容量値c4との比を、1-2/12:1にする。すると、時間TNSecだけずらして、ノードN1の信号S1の最高電圧をVDDVにし、最低電圧を0Vにすることができる。なお、さらに、抵抗素子R1の抵抗値r1と、抵抗素子R2の抵抗値r2との比を例えば10:9と変更することで、ノードN1を流れる信号S1とノードN4を流れる信号S4との周波数を変えずに、僅かに位相を変えることもできる。発振器20の動作続いて、図8を参照して、本発明の第2実施形態に係る発振器20の動作を説明する。図8aは、発振器10のノードN1,N4の信号S1,S4の電圧v1,v4を示す。図8bは、発振器10のノードN2,N3の信号S2,S3の電圧v2,v3を示す。図8cは、発振器10のノードN5,N6の信号S5,S6の電圧v5,v6を示す。図8dは、発振器10の信号出力端子TOUT,TOUT-から出力されたクロック信号SOUT,SOUT-の電圧VOUT,VOUT-を示す。図8a~dのグラフの縦軸は各信号の電圧を示し、横軸は時間Tを示している。なお、図8a及び図8bのグラフに示すノードN1~N3の電圧v1~v3の変化については、第1実施形態に係る発振器10のノードN1~N3の電圧v1~v3の変化と基本的に同じであるため、説明を省略する。まず、各時間TにおけるインバータI2の入力端子側であるノードN2の電圧v2の変化を説明する。図8bに示すように、時間Tがt1Secになると、インバータI2の入力端子側であるノードN2の電圧v2は、0VからVDDVに切り替わる。従って、インバータI2の出力端子側であるノードN3の電圧v3は、VDDVから0Vに切り替わる。すると、図8aに示すように、ノードN4の電圧v4は、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数によって、VDD/2Vより高い電圧から最高電圧であるVDDVに向かって徐々に高くなる。次に、図8bに示すように、時間Tがt2Secになると、インバータI2の入力端子側であるノードN2の電圧v2は、VDDVになる。従って、インバータI2の出力端子側であるノードN3の電圧v3は、0Vになる。すると、図8aに示すように、ノードN4の電圧v4は、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数によって、VDDVからVDD/2Vに向かって徐々に低くなる。この時、ノードN4の電圧v4は、漸近的に0Vに徐々に近づき、下側が凸になる凸曲線をたどるようにして低くなっていく。そして、時間Tがt3 ́Secになると、ノードN4の電圧v4はVDD/2Vになる。この時、ノードN1の電圧v1は、まだVDD/2Vになっていない。次に、図8aに示すように、時間Tがt3 ́Secになってから、さらに時間TNSecだけ経過したt3Secになるまでの間、ノードN4の電圧v4は、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数によって、漸近的に0Vに徐々に近づくと共に、下側が凸になる凸曲線をたどるようにして、さらに低くなっていく。次に、図8bに示すように、時間Tがt3Secになると、インバータI2の入力端子側であるノードN2の電圧v2は、VDDVから0Vに切り替わる。従って、インバータI2の出力端子側であるノードN3の電圧v3は、0VからVDDVに切り替わる。すると、図8aに示すように、ノードN1の電圧v1は、VDD/2Vになる。又、ノードN4の電圧v4は、VDD/2Vより低い電圧から最低電圧である0Vに向かって徐々に低くなる。次に、図8bに示すように、時間Tがt4Secになると、インバータI2の入力端子側であるノードN2の電圧v2は、VDDVから0Vに切り替わる。従って、インバータI2の出力端子側であるノードN3の電圧v3は、0VからVDDVに切り替わる。すると、図8aに示すように、ノードN4の電圧v4は、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数によって、最低電圧である0VからVDD/2Vまで徐々に高くなる。この時、ノードN4の電圧v4は、漸近的にVDDVに近づくと共に、上側に凸になる凸曲線をたどるようにして高くなっていく。そして、時間Tがt5 ́Secになると、ノードN4の電圧v4はVDD/2Vになる。この時、ノードN1の電圧v1は、まだVDD/2Vになっていない。次に、図8aに示すように、時間Tがt5 ́Secになってから、さらに時間TNSecだけ経過したt5Secになるまでの間、ノードN4の電圧v4は、抵抗素子R2と容量素子C3,C4とからなるRC回路21の時定数によって、漸近的にVDDVに徐々に近づくと共に、上側が凸になる凸曲線をたどるようにして、さらに高くなっていく。そして、時間Tがt5Secになった時に、ノードN1の電圧v1は、VDD/2Vになる。又、各グラフに示した各信号の電圧は、全て時間Tがt1Secであった時と同じ電圧に戻る。上記の動作が繰り返されながら、ノードN1,N4の信号S1,S4がタイミング生成回路30に入力される。タイミング生成回路30において、最初に、インバータI3がノードN4の信号S4を反転させる。又、インバータI4がノードN1の信号S1を反転させる。このため、図8cに示すように、ノードN5の信号S5は、ノードN4の信号S4と逆相になる。又、ノードN6の信号S6は、ノードN1の信号S1と逆相になる。つまり、ノードN5の信号S5の電圧v5は、時間Tがt3Secになってからt4Secになるまでの間で、0VからVDDVに立ち上がる。そして、信号S5の電圧v5は、時間Tがt1Secになってからt2Secになるまでの間で、VDDVから0Vに立ち下がる。又、ノードN6の信号S6の電圧v6は、時間Tがt3 ́Secになってからt3Secになるまでの間で、0VからVDDVに立ち上がる。そして、信号S6の電圧v6は、時間Tがt5 ́Secになってからt5Secになるまでの間で、VDDVから0Vに立ち下がる。さらに、タイミング生成回路30において、AND演算回路L1が、2つの信号S5,S6の電圧v5,v6に応じたAND演算することで、クロック信号SOUTを生成する。又、NOR演算回路L2が、2つの信号S5,S6の電圧v5,v6に応じたNOR演算することで、クロック信号SOUTを生成する。すると、図8dに示すように、クロック信号SOUTの電圧VOUTは、時間Tがt3Secになってからt3Secになるまでの間で、0VからVDDVに立ち上がる。そして、クロック信号SOUTの電圧VOUTは、時間Tがt5 ́Secになってからt5Secになるまでの間で、VDDVから0Vに立ち下がる。又、クロック信号SOUT-の電圧VOUT-は、時間Tがt1になってからt2Secになるまでの間で、0VからVDDVに立ち上がる。そして、クロック信号SOUT-の電圧VOUT-は、時間Tがt3 ́Secになってからt3Secになるまでの間で、VDDVから0Vに立ち下がる。つまり、タイミング生成回路30から出力されたクロック信号SOUTとクロック信号SOUT-とは、位相が互いに逆相である。さらに、クロック信号SOUTとクロック信号SOUT-とは、電圧の立ち上がり時間と立ち下がり時間との差が、時間TNSecになるようなノンオーバーラップの関係にある。上記で説明したように、発振器20は、上記で説明した動作を繰り返すことで、ノンオーバーラップクロック信号であるクロック信号SOUT,SOUT-を生成する。なお、上記で説明した発振器20により生成されたクロック信号SOUT,SOUT-の周期についても、発振器10と同様に、RC回路21の時定数によって決まる。クロック信号SOUT,SOUT-の周期は、時間Tがt1Secになってからt3Secになるまで時間と、時間Tがt3Secになってからt5Secになるまで時間との総和である。発振器20のまとめ上記で説明したように、第2実施形態に係る発振器20は、抵抗素子R1の抵抗値r1と、容量素子C1の容量値c1と、容量素子C2の容量値c2に加えて、抵抗素子R2の抵抗値r2と、容量素子C3の容量値c3と、容量素子C4の容量値c4の容量値によって、ノードN1,N4の信号S1,S4の電圧v1,v4の最高電圧及び最低電圧を、任意に電圧にする。又、発振器20は、ノードN1,N4の信号S1,S4が、最高電圧と最低電圧との中間の電圧VDD/2Vになるタイミングを時間TNSecだけずらす。さらに、発振器20は、タイミング生成回路30を用いて、互い逆相であるノンオーバーラップクロック信号を生成することができる。変形例上記で説明した各実施形態に係る発振器10,20は、インバータの数が2つであった。しかしながら、インバータの数はこれに限定されない。そこで、インバータの数を、発振器10,20のインバータの数より1つだけ多くし、3つのインバータを用いて構成された発振器について説明する。発振器30の回路構成まず、図9を参照して、本発明に係る第2実施形態に係る発振器20の変形例として、発振器30の回路構成を説明する。図9に示す発振器30は、図5に示した発振器20を構成する素子の他に、インバータI5を備えて構成される。インバータI5は、インバータI1,I2と同様に、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路である。インバータI5は、ノードN1とインバータI1の入力端子との間に接続される。つまり、図9に示す発振器30は、直列に接続されたインバータI1,I2の最前段に、さらにインバータI5が接続される。つまり、発振器30は、3つのインバータI1~I5が互いに直列に接続されている。従って、最後段のインバータI2の出力端子から出力された信号S2は、ノードN1の信号S1に帰還されるように構成されている。但し、発振器10,20ではインバータの数が偶数であったが、発振器30ではインバータの数が奇数である。このため、最後段のインバータI2の出力端子から出力された信号S2と、最前段のインバータI5の入力端子に入力された信号とは逆相になる。このため、発振器30のノードN2,N3の位置と、発振器20のノードN2,N3の位置とを入れ替えてある。従って、発振器30においても、ノードN2がインバータI2の出力端子と、容量素子C2及び抵抗素子R1との接続点である。又、ノードN3が、インバータI1の出力端子と容量素子C1との接続点である。要するに、発振器30においても、ノードN2の信号S2は、ノードN1の信号S1と逆相になる。又、ノードN3の信号S3は、ノードN1の信号S1と同相になる。容量素子C1は、ノードN3の信号S3を、ノードN3の信号S3と同相であるノードN1の信号S1に帰還させる。又、抵抗素子R1及び容量素子C2は、ノードN2の信号S2を、ノードN2の信号S2と逆相であるノードN1の信号S1に帰還させる。このように、発振器30は、インバータの数が偶数であるが、発振器20と同様に、抵抗素子R1及び容量素子C1,C2と、抵抗素子R2及び容量素子C3,C4とが互いに対になり、それらのインバータを共有しているように接続されている。さらに、発振器30は、発振器20と同様に、タイミング生成回路30を備えている。これにより、タイミング生成回路30は、ノードN1,N4から共に同相である信号を入力し、互いに逆相であるノンオーバーラップの関係があるクロック信号SOUT,SOUT-を出力するように構成されている。発振器30の動作上記で説明したように、第3実施形態に係る発振器30は、互いに直列に接続された複数のインバータの数が奇数である。しかしながら、発振器30は、各ノードを流れる信号の電圧や位相が、第2実施形態に係る発振器20と同じになるように構成されている。従って、図2に示す発振器30の各ノードN1~N4及びクロック信号SOUT,SOUT-の立ち上がり方及び立ち下がり方は、図示するまでもなく、図8に示した発振器20の各信号の立ち上がり方及び立ち下がり方と同じになる。発振器30のまとめ上記で説明したように、第3実施形態に係る発振器30は、互いに直列に接続された複数のインバータの数が、第2実施形態に係る発振器20と異なっている。しかしながら、発振器を構成する複数のインバータの数の関わらず、容量素子C1~C4の容量値c1~c4及び抵抗素子R1R2の抵抗値r1r2によって、各ノードの信号の最高電圧及び最低電圧を任意の電圧にすることができる。"