半導体基板の第1単位セル内に平行に順に位置し、前記第1単位セルの第1端部と接触する第1活性領域及び第2活性領域と、前記第1活性領域及び前記第2活性領域の間で前記第1活性領域及び前記第2活性領域に平行に順に位置し、前記第1単位セルの前記第1端部から互いに対向して延長する第3活性領域及び第4活性領域と、前記第1活性領域及び前記第2活性領域に直交しながら前記第1活性領域及び前記第2活性領域の上にそれぞれ位置し、互いに対角線に対向する第1ゲートパターン及び第2ゲートパターンと、前記第2活性領域及び前記第4活性領域に直交し、前記第2活性領域及び前記第4活性領域の上に前記第1ゲートパターンと同一直線の上に位置する第3ゲートパターンと、前記第1活性領域及び前記第3活性領域に直交し、前記第1活性領域及び前記第3活性領域の上に前記第2ゲートパターンと同一直線の上に位置する第4ゲートパターンと、前記第1ゲートパターン及び前記第2ゲートパターンとそれぞれ接触し、前記第1ゲートパターン及び前記第2ゲートパターンから延出して前記第1端部に直交する第2端部とそれぞれ接触し、互いに平行に配置される第1ダミーパターン及び第2ダミーパターンと、前記第1ダミーパターン及び前記第2ダミーパターンと接触しながら直線をなし、前記第1ダミーパターンから前記第4ゲートパターン間に配置される第1導電パターンと、を含むことを特徴とする半導体装置。前記第1単位セルの前記第1ダミーパターン及び前記第2ダミーパターンの上面は、前記第1ゲートパターンから前記第4ゲートパターンの上面と同じ高さに位置し、前記第1ダミーパターン及び前記第2ダミーパターンは前記第1ゲートパターン及び前記第2ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線に延長することを特徴とする請求項1に記載の半導体装置。前記第1単位セルと接触する第2単位セル及び第3単位セルをさらに含み、前記第2単位セル及び前記第3単位セルはそれぞれ前記第1単位セルと同一構成要素を有し、前記第2単位セルは前記第1単位セルの前記第2端部のうち1つに接して前記第1単位セルと同一位相を有し、前記第2単位セルの第1ゲートパターンまたは第2ゲートパターンと接触する前記第2単位セルの第1ダミーパターンまたは第2ダミーパターンは前記第1単位セルと第2単位セルとの間の第1セル境界線に前記第1単位セルの前記第2ゲートパターンまたは前記第1ゲートパターンと接触する前記第2または第1ダミーパターンと接触し、前記第3単位セルは前記第1単位セルの前記第1端部に対して前記第1単位セルとの鏡像関係の形状を有しながら前記第1単位セルの前記第1端部のうち1つに接し、前記第3単位セル内の第1活性領域、第2活性領域及び第3活性領域、または前記第1活性領域、前記第2活性領域及び第4活性領域は前記第1単位セルと前記第3単位セルとの間の第2セル境界線において前記第1単位セル内の前記第1活性領域、前記第2活性領域及び前記第3活性領域、または前記第1活性領域、前記第2活性領域及び第4活性領域と接触することを特徴とする請求項2に記載の半導体装置。前記第3単位セルに位置して前記第1導電パターンに平行に配置される第2導電パターンをさらに含み、前記第1導電パターンは前記第1単位セルから前記第2単位セルに延長して前記第2単位セルの前記第1ゲートパターンから前記第4ゲートパターンとの間に配置され、前記第2単位セルの前記第1ダミーパターン及び前記第2ダミーパターンと接触し、前記第2導電パターンは前記第1導電パターンと同一形状を有し、前記第3単位セルの第1ゲートパターンから第4ゲートパターンの間に位置して前記第3単位セルの第1ダミーパターン及び第2ダミーパターンと接触することを特徴とする請求項3に記載の半導体装置。前記第1単位セルの前記第1ダミーパターン及び前記第2ダミーパターンは、前記第1ゲートパターンから前記第4ゲートパターンの上に位置しながら前記第1ゲートパターン及び前記第2ゲートパターンとそれぞれ接触し、前記第1ダミーパターンは前記第1ゲートパターン及び前記第4ゲートパターンのうちから少なくとも1つの上に、前記第2ダミーパターンは前記第2ゲートパターン及び前記第3ゲートパターンのうちから少なくとも1つの上に配置されることを特徴とする請求項1に記載の半導体装置。前記第1単位セルと接触する第2単位セル及び第3単位セルをさらに含み、前記第2単位セル及び前記第3単位セルはそれぞれ前記第1単位セルと同一構成要素を有し、前記第2単位セルは前記第1単位セルの前記第2端部のうち1つに接して前記第1単位セルと同一位相を有し、前記第2単位セルの前記第1ゲートパターンまたは前記第2ゲートパターンと接触する前記第2単位セルの第1ダミーパターンまたは第2ダミーパターンは前記第1単位セルと前記第2単位セルとの間の第1セル境界線において前記第1単位セルの前記第2ゲートパターンまたは前記第1ゲートパターンと接触する前記第1単位セルの前記第2ダミーパターンまたは前記第1ダミーパターンと接触し、前記第3単位セルは、前記第1単位セルの前記第1端部に対して前記第1単位セルとの鏡像関係の形状を有しながら前記第1単位セルの前記第1端部のうち1つに接し、前記第3単位セル内の第1活性領域、第2活性領域及び第3活性領域、または前記第1活性領域、前記第2活性領域及び第4活性領域は前記第1単位セルと前記第3単位セルとの間の第2セル境界線において前記第1単位セル内の前記第1活性領域、前記第2活性領域及び前記第3活性領域、または前記第1活性領域、前記第2活性領域及び前記第4活性領域と接触することを特徴とする請求項5に記載の半導体装置。前記第3単位セルに位置して前記第1導電パターンに平行に配置される第2導電パターンをさらに含み、前記第1導電パターンは、前記第1単位セルから前記第2単位セルに延出して前記第2単位セルの前記第1ゲートパターンから前記第4ゲートパターンとの間に配置され、前記第2単位セルの前記第1ダミーパターン及び前記第2ダミーパターンと接触し、前記第2導電パターンは前記第1導電パターンと同一形状を有し、前記第3単位セルの第1ゲートパターンから第4ゲートパターンの間に位置して前記第3単位セルの第1ダミーパターン及び第2ダミーパターンと接触することを特徴とする請求項6に記載の半導体装置。前記第1単位セルの前記第1ダミーパターン及び前記第2ダミーパターンは、前記第1ゲートパターンから前記第4ゲートパターンの間に位置し、前記第1ダミーパターン及び前記第2ダミーパターンは、前記第1ゲートパターンから前記第4ゲートパターン間に前記半導体基板から前記第1ゲートパターンから前記第4ゲートパターンの上面を向けて延長し、前記第1ダミーパターン及び前記第2ダミーパターンは前記第1ゲートパターン及び前記第2ゲートパターンの周辺に前記第1ゲートパターン及び前記第2ゲートパターンの上面から突出し、前記第1ゲートパターン及び前記第2ゲートパターンの上面に向けて延出して前記第1ゲートパターン及び前記第2ゲートパターンとそれぞれ接触することを特徴とする請求項1に記載の半導体装置。前記第1単位セルと接触する第2単位セル及び第3単位セルをさらに含み、前記第2単位セル及び前記第3単位セルはそれぞれ前記第1単位セルと同一構成要素を有し、前記第2単位セルは前記第1単位セルの前記第1端部のうち1つに接して前記第1単位セルと同一位相を有し、前記第2単位セルの第1ゲートパターンまたは第2ゲートパターンと接触する第1ダミーパターンまたは第2ダミーパターンは前記第1単位セルと第2単位セルとの間の第1セル境界線で前記第1単位セルの前記第2ゲートパターンまたは前記第1ゲートパターンと接触する前記第2ダミーパターンまたは第1ダミーパターンと接触し、前記第3単位セルは前記第1単位セルの前記第1端部に対して前記第1単位セルとの鏡像関係の形状を有しながら前記第1単位セルの前記第1端部のうち1つに位置し、前記第3単位セル内の第1活性領域、第2活性領域及び第3活性領域、または前記第1活性領域、前記第2活性領域及び第4活性領域は前記第1単位セルと前記第3単位セルとの間の第2セル境界線で前記第1単位セル内の前記第1活性領域、前記第2活性領域及び前記第3活性領域、または前記第1活性領域、前記第2活性領域及び前記第4活性領域と接触することを特徴とする請求項8に記載の半導体装置。前記第3単位セルに位置して前記第1導電パターンに平行に配置される第2導電パターンをさらに含み、前記第1導電パターンは前記第1単位セルから前記第2単位セルに延出して前記第2単位セルの前記第1ゲートパターンから前記第4ゲートパターンとの間に配置され、前記第2単位セルの前記第1ダミーパターン及び前記第2ダミーパターンと接触し、前記第2導電パターンは前記第1導電パターンと同一形状を有し、前記第3単位セルの第1ゲートパターンから第4ゲートパターンとの間に位置して前記第3単位セルの第1ダミーパターン及び第2ダミーパターンと接触することを特徴とする請求項9に記載の半導体装置。これの従来技術の問題を解決するため、本発明は所定の整列関係を有する単位セルを含む半導体セル構造物を提供することにある。本発明は半導体セル構造物内の所定の整列関係を有する単位セルを利用して電気的特性を向上させるのに好適な半導体装置及び半導体モジュールを提供することにある。上記技術的課題を解決するために、本発明は単位セルを行及び列に沿って互いに突出しないように整列させて単位セルの上に細くて長い形状の導電パターンを含む半導体セル構造物、半導体装置及び半導体モジュールを提供することができる。本発明の半導体セル構造物は、第1単位セル内に平行に順に配置される第1から第4活性領域を含むことができる。上記第1、第3及び第4活性領域に直交する第1及び第2ゲートパターンが配置される。上記第1及び第2ゲートパターンは上記第1、第3及び第4活性領域の上に同一直線の上に位置することができる。上記第1及び第2ゲートパターンは上記第1活性領域の上に、上記第3及び第4活性領域の上にそれぞれ配置される。上記第1及び第2ゲートパターンに平行に対向しながら上記第1、第2及び第4活性領域に直交する第3及び第4ゲートパターンが配置される。上記第3及び第4ゲートパターンは上記第1、第2及び第4活性領域の上に同一直線の上に位置することができる。上記第3及び第4ゲートパターンは上記第1及び第2活性領域の上に、上記第4活性領域の上にそれぞれ配置されることができる。上記第1から第4ゲートパターンとの間に少なくともダミーパターンが配置される。上記ダミーパターンは第1及び第4ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状Substantiallyelongateshapeを有する導電パターンを含むことができる。上記導電パターンは上記第1から第4ゲートパターンとの間に配置される。本発明の半導体セル構造物では、上記ダミーパターンの上面は上記第1から第4ゲートパターンの上面と同じ高さに位置することができる。上記ダミーパターンは上記第1及び第4ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。本発明の半導体セル構造物では、上記ダミーパターンは上記第1から第4ゲートパターンと異なるレベルに位置しながら上記第1及び第4ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第1及び第3ゲートパターンのうちから少なくとも1つ、上記第2及び第4ゲートパターンのうちから少なくとも1つを部分的に覆うことができる。本発明の半導体セル構造物では、上記ダミーパターンは上記第1から第4ゲートパターンの間で上記第1から第4ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第1及び第4ゲートパターンの周辺で上記第1及び第4ゲートパターンの上面から突出しながら上記第1及び第4ゲートパターンの上面に向けてそれぞれ延長することができる。本発明の半導体セル構造物では、上記半導体セル構造物は上記第1単位セルと電気的に接続する第2及び第3単位セルをさらに含むことができる。上記第2及び第3単位セルのそれぞれは上記第1単位セルと同一構成要素を有することができる。上記第2単位セルは上記第1単位セルの下端部Lowerendportionまたは上端部に位置して上記第1単位セルと同一位相を有することができる。上記第2単位セルの第1または第4ゲートパターンと電気的に接続するダミーパターンは上記第1単位セルと第2単位セルとの間の第1セル境界線で上記第1単位セルの上記第4または第1ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。上記第3単位セルは上記第1単位セルとの鏡像関係を有しながら上記第1単位セルの左端部Leftendportionまたは右端部に位置することができる。上記第3単位セル内の第1、第3及び第4活性領域、または第1、第2及び第4活性領域は上記第1単位セルと第3単位セルとの間の第2セル境界線で上記第1単位セル内の上記第1、第3及び第4活性領域、または上記第1、第2及び第4活性領域と電気的に接続する。本発明の半導体装置は半導体基板の第1単位セル内に平行に順に位置する第1及び第2活性領域を含むことができる。上記第1及び第2活性領域は上記第1単位セルの第1端部firstendportionsと接触することができる。上記第1及び第2活性領域の間で上記第1及び第2活性領域に平行に順に位置する第3及び第4活性領域が配置される。上記第3及び第4活性領域は上記第1単位セルの上記第1端部から互いに対向して延長することができる。上記第1及び第2活性領域に直交しながら第1及び第2活性領域の上にそれぞれ位置する第1及び第2ゲートパターンが配置される。上記第1及び第2ゲートパターンは互いに対角線に対向することができる。上記第2及び第4活性領域に直交する第3ゲートパターンが配置される。上記第3ゲートパターンは上記第2及び第4活性領域上で上記第1ゲートパターンと同一直線の上に位置することができる。上記第1及び第3活性領域に直交する第4ゲートパターンが配置される。上記第4ゲートパターンは上記第1及び第3活性領域上で上記第2ゲートパターンと同一直線の上に位置することができる。上記第1及び第2ゲートパターンとそれぞれ接触する第1及び第2ダミーパターンが配置される。上記第1及び第2ダミーパターンは上記第1から第4ゲートパターンの間で上記第1端部に直交する第2端部とそれぞれ接触する。上記第1及び第2ダミーパターンと接触しながら直線Straightlineをなす第1導電パターンが配置される。上記第1導電パターンは上記第1から第4ゲートパターンとの間に配置される。選択された実施形態において、上記第1及び第2ダミーパターンは上記第1から第4ゲートパターンと同一レベルに位置することができる。上記第1及び第2ダミーパターンは上記第1及び第2ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線で延長される。上記半導体装置は上記第1単位セルと接触する第2及び第3単位セルをさらに含むことができる。上記第2及び第3単位セルのそれぞれは上記第1単位セルと同一構成要素を有することができる。上記第2単位セルは上記第1単位セルの上記第2端部のうち1つに位置して上記第1単位セルと同一位相を有することができる。上記第2単位セルの第1または第2ゲートパターンと接触する第1または第2ダミーパターンは上記第1単位セルと第2単位セルとの間の第1セル境界線で上記第1単位セルの上記第2または第1ゲートパターンと接触する上記第2または第1ダミーパターンと接触することができる。上記第3単位セルは上記第1単位セルの上記第1端部に対して上記第1単位セルとの鏡像関係を有しながら上記第1単位セルの上記第1端部のうちから選択された1つに位置することができる。上記第3単位セル内の第1、第2及び第3活性領域、または第1、第2及び第4活性領域は上記第1単位セルと第3単位セルとの間の第2セル境界線で上記第1単位セル内の上記第1、第2及び第3活性領域、または上記第1、第2及び第4活性領域と接触することができる。上記半導体装置は上記第3単位セルに位置して上記第1導電パターンに平行に配置される第2導電パターンをさらに含むことができる。上記第1導電パターンは上記第1単位セルか上記第2単位セルに延長して上記第2単位セルの第1から第4ゲートパターンとの間に配置される。上記第1導電パターンは上記第2単位セルの第1及び第2ダミーパターンと接触することができる。上記第2導電パターンは上記第1導電パターンと同一形状を有することができる。上記第2導電パターンは上記第3単位セルの第1から第4ゲートパターンとの間に位置して上記第3単位セルの第1及び第2ダミーパターンと接触することができる。選択された実施形態において、上記第1及び第2ダミーパターンは上記第1から第4ゲートパターンの上に位置しながら上記第1及び第2ゲートパターンとそれぞれ接触される。上記第1及び第2ダミーパターンは上記第1及び第4ゲートパターンのうちから少なくとも1つの上に、上記第2及び第3ゲートパターンのうちから少なくとも1つの上に配置される。上記半導体装置は上記第1単位セルと接触する第2及び第3単位セルをさらに含むことができる。上記第2及び第3単位セルのそれぞれは上記第1単位セルと同一構成要素を有することができる。上記第2単位セルは上記第1単位セルの上記第2端部のうちから選択された1つに位置して上記第1単位セルと同一位相を有することができる。上記第2単位セルの第1または第2ゲートパターンと接触する第1または第2ダミーパターンは上記第1単位セルと第2単位セルとの間の第1セル境界線で上記第1単位セルの上記第2または第1ゲートパターンと接触する上記第2または第1ダミーパターンと接触することができる。上記第3単位セルは上記第1単位セルの上記第1端部に対して上記第1単位セルの鏡イメージを有しながら上記第1単位セルの上記第1端部のうちから選択された1つに位置することができる。上記第3単位セル内の第1、第2及び第3活性領域、または第1、第2及び第4活性領域は上記第1単位セルと第3単位セルとの間の第2セル境界線で上記第1単位セル内の上記第1、第2及び第3活性領域、または上記第1、第2及び第4活性領域と接触することができる。上記半導体装置は上記第3単位セルに位置して上記第1導電パターンに平行に配置される第2導電パターンをさらに含むことができる。上記第1導電パターンは上記第1単位セルか上記第2単位セルに延長して上記第2単位セルの第1から第4ゲートパターンとの間に配置される。上記第1導電パターンは上記第2単位セルの第1及び第2ダミーパターンと接触することができる。上記第2導電パターンは上記第1導電パターンと同一形状を有することができる。上記第2導電パターンは上記第3単位セルの第1から第4ゲートパターンとの間に位置して上記第3単位セルの第1及び第2ダミーパターンと接触することができる。上記第1及び第2ダミーパターンは上記第1から第4ゲートパターンの間で上記半導体基板から上記第1から第4ゲートパターンの上面を向けて延長することができる。上記第1及び第2ダミーパターンは上記第1及び第2ゲートパターンの周辺で上記第1及び第2ゲートパターンの上面から突出される。上記第1及び第2ダミーパターンは上記第1及び第2ゲートパターンの上面に向けて延長して上記第1及び第2ゲートパターンとそれぞれ接触する。上記半導体装置は上記第1単位セルと接触する第2及び第3単位セルをさらに含むことができる。上記第2及び第3単位セルのそれぞれは上記第1単位セルと同一構成要素を有することができる。上記第2単位セルは上記第1単位セルの上記第1端部のうち1つに位置して上記第1単位セルと同一位相を有することができる。上記第2単位セルの第1または第2ゲートパターンと接触する第1または第2ダミーパターンは上記第1及び第2単位セルの間の第1セル境界線で上記第1単位セルの上記第2または第1ゲートパターンと接触する上記第2または第1ダミーパターンと接触することができる。上記第3単位セルは上記第1単位セルの上記第1端部に対して上記第1単位セルとの鏡像関係を有しながら上記第1単位セルの上記第1端部のうち1つに位置することができる。上記第3単位セル内の第1、第2及び第3活性領域、または第1、第2及び第4活性領域は上記第1及び第3単位セルの間の第2セル境界線で上記第1単位セル内の上記第1、第2及び第3活性領域、または上記第1、第2及び第4活性領域と接触することができる。上記半導体装置は上記第3単位セルに位置して上記第1導電パターンに平行に配置される第2導電パターンをさらに含むことができる。上記第1導電パターンは上記第1単位セルか上記第2単位セルに延長して上記第2単位セルの第1から第4ゲートパターンとの間に配置される。上記第1導電パターンは上記第2単位セルの第1及び第2ダミーパターンと接触することができる。上記第2導電パターンは上記第1導電パターンと同一形状を有することができる。上記第2導電パターンは上記第3単位セルの第1から第4ゲートパターンとの間に位置して上記第3単位セルの第1及び第2ダミーパターンと接触することができる。本発明による半導体モジュールは、モジュール基板、及び少なくとも1つの半導体パッケージ構造物を含むことができる。上記少なくとも1つの半導体パッケージ構造物は上記モジュール基板と電気的に接続される。上記少なくとも1つの半導体パッケージ構造物は少なくとも1つの半導体装置を有することができる。上記少なくとも1つの半導体装置は半導体基板に半導体セル構造物を有することができる。上記半導体セル構造物は第1単位セル内に平行に順に配置される第1から第4活性領域を含むことができる。上記第1、第3及び第4活性領域に直交する第1及び第2ゲートパターンが配置される。上記第1及び第2ゲートパターンは上記第1、第3及び第4活性領域上で同一直線の上に位置することができる。上記第1及び第2ゲートパターンは上記第1活性領域の上に、上記第3及び第4活性領域の上にそれぞれ配置されることができる。上記第1及び第2ゲートパターンに平行に対向しながら上記第1、第2及び第4活性領域に直交する第3及び第4ゲートパターンが配置される。上記第3及び第4ゲートパターンは上記第1、第2及び第4活性領域上で同一直線の上に位置することができる。上記第3及び第4ゲートパターンは上記第1及び第2活性領域の上に、上記第4活性領域の上にそれぞれ配置されることができる。上記第1から第4ゲートパターンとの間に少なくとも位置するダミーパターンが配置される。上記ダミーパターンは第1及び第4ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状を有する導電パターンが配置される。上記導電パターンは上記第1から第4ゲートパターンとの間に配置される。本発明による半導体モジュールでは、上記ダミーパターンは上記第1から第4ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第1及び第4ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。本発明による半導体モジュールでは、上記ダミーパターンは上記第1から第4ゲートパターンと異なるレベルに位置しながら上記第1及び第4ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第1及び第3ゲートパターンのうちから少なくとも1つ、上記第2及び第4ゲートパターンのうちから少なくとも1つを部分的に覆うことができる。本発明による半導体モジュールでは、上記ダミーパターンは上記第1から第4ゲートパターンの間で上記第1から第4ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第1及び第4ゲートパターンの周辺で上記第1及び第4ゲートパターンの上面から突出しながら上記第1及び第4ゲートパターンの上面に向けてそれぞれ延長することができる。本発明による半導体モジュールでは、上記半導体モジュールは上記第1単位セルと電気的に接続する第2及び第3単位セルをさらに含むことができる。上記第2及び第3単位セルのそれぞれは上記第1単位セルと同一構成要素を有することができる。上記第2単位セルは上記第1単位セルの下端部または上端部に位置して上記第1単位セルと同一位相を有することができる。上記第2単位セルの第1または第4ゲートパターンと電気的に接続するダミーパターンは上記第1単位セルと第2単位セルとの間の第1セル境界線で上記第1単位セルの上記第4または第1ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。上記第3単位セルは上記第1単位セルとの鏡像関係を有しながら上記第1単位セルの左端部または右端部に位置することができる。上記第3単位セル内の第1、第3及び第4活性領域、または第1、第2及び第4活性領域は上記第1及び第3単位セルの間の第2セル境界線で上記第1単位セル内の上記第1、第3及び第4活性領域、または上記第1、第2及び第4活性領域と電気的に接続される。以上説明したように本発明によれば、下記のように従来技術と異なる構造有する半導体セル構造物を提供することができる。上記半導体セル構造物は、従来技術に比べて、行及び列に沿って互いに突出しない単位セルを提供する。上記半導体セル構造物は、単位セルの整列関係のため、単位セルの間の境界線の周辺に位置する活性領域の間の距離を従来技術に比べて小さくすることができる。上記単位セル内の活性領域、ゲートパターン及びダミーパターンは対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。上記ダミーパターンは単位セルの間の境界線に位置することができる。上記ダミーパターンは単位セルの間の境界線の周辺でゲートパターンの一部と電気的に接続される。上記単位セルの上に位置する導電パターンは、半導体構造物の行または列に沿って従来技術に比べて実質的に細くて長い形状Substantiallyelongateshapeを有することができる。上記導電パターンは単位セルの間の境界線、及び/または単位セルの間の境界線の周辺でダミーパターンと電気的に接続される。上記導電パターンは単位セルの整列関係のため、対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。上記半導体セル構造物は半導体装置及び半導体モジュールに配置される。上記半導体装置及び半導体モジュールは互いに突出しない単位セルを有する半導体セル構造物を設けて従来技術に比べて電気的特性を向上させることができる。本発明の実施形態を、添付図面を参照しながらより詳しく説明する。しかしながら、本発明は多様な形態として具体化されることができ、ここに説明される実施形態に限定されるものとして解釈されない。むしろ、実施形態は本発明をより徹底的に、完全となるものとさせ、当業者に本発明の領域を十分伝達することができる。たとえば半導体基板、絶縁パターン、ゲートパターン、ダミーパターンなどを指称する用語が多様な構成要素を記述するために用いられるが、上記の構成要素はこのような用語に限定されない。但し、このような用語は、ある構成要素から他の構成要素を区別するために用いられるだけである。ここで、用いられるように、少なくとも1つを指称する用語は、1つ以上に関連を有しながら列挙される項目に対して類推可能なすべての組み合わせを含む。選択された、上端部、下端部、右端部、左端部及び上になどのように、特に相対的な用語は、選択された構成要素、他の構成要素とある形状との相対的な関係、または図示された形状を簡単に説明するために用いられる。ここにおいて、専門用語の使用は、特別な実施形態を説明するためであって発明を限定するのではない。まず、本発明の実施形態による半導体セル構造物は、添付図面を参照してより詳しく説明する。第1実施形態図1は、本発明の第1実施形態による半導体セル構造物内の単位セルを示す回路図である。図1に示すように、本発明の第1実施形態による単位セル100は、ワードラインWL、第1ビットラインBL1および第2ビットラインB2の交差点との間に回路的に限定される。上記ワードラインWLは第1ビットラインBL1および第2ビットラインB2と交差することができる。上記ワードラインWL、第1ビットラインBL1および第2ビットラインB2との間に第1から第6トランジスタT1、T2、T3、T4、T5、T6が配置される。上記第1トランジスタT1のソースまたはドレイン領域は第1ビットラインBL1と電気的に接続される。上記第2トランジスタT2のソースまたはドレイン領域は第2ビットラインBL2と電気的に接続される。上記第1及び第2トランジスタT1、T2は、N-channelMOSFETMetal-Oxide-SemiconductorFieldEffectTransistorとすることができる。上記第1及び第2トランジスタT1、T2間にフリップフロップ回路Flipflopcircuitが配置される。上記フリップフロップ回路は、第1及び第2電源Vss、Vccとの間に配置される。上記フリップフロップ回路は、第1及び第2インバータFirstandsecondinvertersで構成される。上記第1インバータは、第3及び第5トランジスタT3、T5を有することができる。上記第3及び第5トランジスタT3、T5の一端Oneendsは、第1インバータの出力端子OutputnodeN1を介して第1トランジスタT1のドレインまたはソース領域と電気的に接続される。上記第3及び第5トランジスタT3、T5の他端Theotherendsは、第1及び第2電源Vss、Vccとそれぞれ接続される。上記第2インバータは第4及び6トランジスタT4、T6を有することができる。上記第4及び6トランジスタT4、T6の一端は、第2インバータの出力端子N2を介して第2トランジスタT2のドレインまたはソース領域と電気的に接続される。上記第4及び6トランジスタT4、T6の他端は、第1及び第2電源Vss、Vccとそれぞれ接続される。この場合、上記第1及び第2インバータの出力端子N1、N2は、第1及び第2インバータの入力端子Inputnodesと電気的にそれぞれ接続される。上記第3及び第4トランジスタはN-channelMOSFETとすることができる。上記第5及び第6トランジスタはP-channelMOSFETとすることができる。図2は、図1の単位セルを複数個有する半導体セル構造物を示す概路図Schematicdiagramである。図2に示すように、本発明の第1実施形態による半導体セル構造物700は、行Columns及び列Rowsに沿って二次元に配列させた第1から第6単位セル100、200、300、400、500、600を有することができる。上記第1から第3単位セル100、200、300は、行及び選択された列Selectedrowによって第1から第3占有面積A1×B1、A1×B2、A1×B3をそれぞれ有することができる。上記第2及び第3単位セル200、300は、第1単位セル100と同一位相を有し半導体セル構造物700に配置される。上記第1単位セル100の縦長さB1は第2及び第3単位セル200、300の縦長さB2、B3のそれぞれと同一大きさを有することができる。上記第4から第6単位セル400、500、600は、行及び残り列Theremainingrowによって第4から第6占有面積A2×B1、A2×B2、A2×B3をそれぞれ有することができる。上記第4から第6単位セル400、500、600のそれぞれは、選択された列に対して第1から第3単位セル100、200、300の鏡像MirrorImage関係の形状を有することができる。上記第4単位セル400の横長さA2は、第1単位セル100の横長さA1と同一大きさを有することができる。この場合、上記第1及び第4単位セル100、400は、選択された列に沿って互いに突出せず、縦長さB1ほど十分に接触することができる。上記第2及び第5単位セル200、500、第3及び第6単位セル300、600は、残り列に沿って互いに突出せず、縦長さB2、B3ほど十分にそれぞれ接触することができる。さらに、上記第1及び第4単位セル100、400は、行に沿って第2及び第5単位セル200、500から突出せず、横長さA1A2ほど第2及び第5単位セル200、500と十分にそれぞれ接触することができる。上記第2及び第5単位セル200、500は、行に沿って第3及び第6単位セル300、600から突出せず、横長さA1A2ほど第3及び第6単位セル300、600と十分にそれぞれ接触することができる。これにより、上記第1から第6単位セル100、200、300、400、500、600は行及び列に沿って互いに突出せず整列することができる。上記第1から第6単位セル100、200、300、400、500、600は、半導体セル構造物700において行及び列に沿って繰り返し周期的に配置される。<第1の実施形態>図3は、図2の半導体セル構造物の配置を示す概略図である。この概略図では本発明の発明思想を忠実に開示するために半導体セル構造物を概略的に示す。図3に示すように、本発明の第1実施形態による半導体セル構造物700は図2の第1単位セル100を含むことができる。上記第1単位セル100は、半導体セル構造物700で所定の占有面積A1×B1を有することができる。上記第1単位セル100はSRAM用単位セルUnitcellforSRAMを含むことができる。上記第1単位セル100は互いに平行に順に位置する第1及び第2活性領域14、18を有することができる。上記第1及び第2活性領域14、18は第1単位セル100の第1端部firstendportionsと接触することができる。上記第1端部は横長さA1に平行に第1単位セル100の右端部Rightendportion及び左端部とすることができる。上記第1及び第2活性領域14、18との間に第3及び第4活性領域24、28が配置される。上記第3及び第4活性領域24、28は第1及び第2活性領域14、18に平行に順に配置される。上記第3及び第4活性領域24、28は、第1単位セル100の第1端部から互いに対向して延長することができる。上記第1活性領域14の上に第1ゲートパターン32が配置される。上記第1ゲートパターン32は第1活性領域14に直交する。上記第1活性領域14及び第1ゲートパターン32との間の交差点は図1の第1トランジスタT1のゲートG1を限定することができる。上記第2及び第4活性領域18、28の上に第2ゲートパターン34が配置される。上記第2ゲートパターン34は第2及び第4活性領域18、28に直交する。上記第2及び第4活性領域18、28と、第2ゲートパターン34との間の交差点は図1の第4及び6トランジスタT4、T6のゲートG4、G6をそれぞれ限定することができる。上記第2ゲートパターン34は第1ゲートパターン32と同一直線の上に配置される。上記第1及び第3活性領域14、24上に第3ゲートパターン36が配置される。上記第3ゲートパターン36は第1及び第3活性領域14、24に直交する。上記第1及び第3活性領域14、24と、第3ゲートパターン36との間の交差点は図1の第3及び第5トランジスタT3、T5のゲートG3、G5をそれぞれ限定することができる。上記第2活性領域18上に第4ゲートパターン38が配置される。上記第4ゲートパターン38は第2活性領域18に直交する。上記第2活性領域18及び第4ゲートパターン38との間の交差点は図1の第2トランジスタT2のゲートG2を限定することができる。上記第4ゲートパターン38は第3ゲートパターン36と同一直線上に配置される。上記第3及び第4ゲートパターン36、38は第1及び第2ゲートパターン32、34に対して平行に配置される。上記第1及び第4ゲートパターン32、38は互いに対角線に対向することができる。上記第2及び第3ゲートパターン34、36は互いに平行に部分的に対向することができる。上記ゲートG1、G2、G3、G4、G5、G6は半導体セル構造物700の駆動の間に第1から第6トランジスタT1、T2、T3、T4、T5、T6において電荷の流れを制御することができる。上記第1ゲートパターン32と接触する第1ダミーパターン42、44が配置される。上記第1ダミーパターン42、44は第1単位セル100の周りに配置される。上記第4ゲートパターン38と接触する第2ダミーパターン46、48が配置される。上記第2ダミーパターン46、48は、第1ダミーパターン42、44と対向する第1単位セル100の周りに配置される。上記第2ダミーパターン46、48は、第1ダミーパターン42、44に対して平行して対角線に延長される。上記第1及び第2ダミーパターン42、44、46、48は、第1から第4ゲートパターン32、34、36、38間に第1端部に直交する第2端部にそれぞれ接触することができる。上記第2端部は第1単位セル100の下端部Lowerendportion及び上端部とすることができる。上記第1単位セル100の下部に、図2のように第2及び第3単位セル200、300が順に配置される。上記第2及び第3単位セル200、300のそれぞれは第1単位セル100と同一位相を有することができる。上記第2及び第3単位セル200、300は第1単位セル100と同一構成要素を有することができる。上記第1単位セル100の第2ダミーパターン46、48及び第2単位セル200の第1ダミーパターン42、44は第1単位セル100の第4ゲートパターン38及び第2単位セル200の第1ゲートパターン32との間に配置される。上記第1単位セル100の第2ダミーパターン46、48及び第2単位セル200の第1ダミーパターン42、44は第1及び第2単位セル100、200との間の第1セルの境界線Firstcellboundarylineで第1方向F1に沿って対角線に接触することができる。上記第2単位セル200の第2ダミーパターン46、48及び第3単位セル300の第1ダミーパターン42、44は、第2単位セル200の第4ゲートパターン38と第3単位セル300の第1ゲートパターン32との間に配置される。上記第2単位セル200の第2ダミーパターン46、48及び第3単位セル300の第1ダミーパターン42、44は第2及び第3単位セル200、300間の第1セル境界線で第1方向F1に沿って対角線で接触される。上記第1から第3単位セル100、200、300は、第1セル境界線に沿って互いに突出せず、互いに完全に整列することができる。この場合、上記第1及び第2単位セル100、200、または第2及び第3単位セル200、300は、第1セル境界線の周辺に位置する第1及び第2活性領域14、18間の間隔S1の大きさを従来技術に比べて小さくすることができる。なぜなら、上記第1及び第2単位セル100、200、または第2及び第3単位セル200、300は第1セル境界線に沿って完全に整列しながら第1及び第2ダミーパターン42、44、46、48を第1から第4ゲートパターン32、34、36、38間に有するからである。上記第1から第3単位セル100、200、300は、図2と同様に、第1から第3単位セル100、200、300と、第4から第6単位セル400、500、600間の第2セル境界線で第4から第6単位セル400、500、600とそれぞれ接触される。上記第4から第6単位セル400、500、600は第2セル境界線を基準として第1から第3単位セル100、200、300に対して鏡像関係の形状を有することができる。上記第4から第6単位セル400、500、600は第1セル境界線に沿って互いに突出せず、互いに完全に整列することができる。上記第4から第6単位セル400、500、600のそれぞれは第1単位セル100と同一構成要素を有することができる。上記第4単位セル400の第1、第2及び第3活性領域14、18、24は第1及び第4単位セル100、400間の第2セル境界線で第1単位セル100の第1、第2及び第3活性領域14、18、24とそれぞれ接触される。上記第5単位セル500の第1、第2及び第3活性領域14、18、24は第2及び第5単位セル200、500間の第2セル境界線で第2単位セル200の第1、第2及び第3活性領域14、18、24とそれぞれ接触される。上記第6単位セル600の第1、第2及び第3活性領域14、18、24は第3及び第6単位セル300、600間の第2セル境界線で第3単位セル300の第1、第2及び第3活性領域14、18、24とそれぞれ接触される。上記第4単位セル400の第2ダミーパターン46、48及び第5単位セル500の第1ダミーパターン42、44は、第4及び5単位セル400、500間の第1セル境界線で第2方向F2に沿って対角線で接触される。上記第5単位セル500の第2ダミーパターン46、48及び第6単位セル600の第1ダミーパターン42、44は、第5及び第6単位セル500、600間の第1セル境界線で第2方向F2に沿って対角線で接触される。上記第1及び第2方向F1、F2の対角線は、第1及び第4単位セル100、400、または第2及び第5単位セル200、500の第4ゲートパターン38から延長して互いに実質的に離れる軌跡locuciをそれぞれ有することができる。上記第4及び5単位セル400、500、または第5及び第6単位セル500、600は、第1セル境界線の周辺に位置する第1及び第2活性領域14、18間の間隔S1の大きさを従来技術に比べて小さくすることができる。上記第4から第6単位セル400、500、600は、第1から第3単位セル100、200、300と共に、行及び列に沿って半導体セル構造物700で繰り返し周期的に配置される。上記第1から第4活性領域14、18、24、28は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1から第4ゲートパターン32、34、36、38は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1及び第2ダミーパターン42、44、46、48は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1から第6単位セル100、200、300、400、500、600上に第1及び第2導電パターン94、98が配置される。上記第1導電パターン94は第1から第3単位セル100、200、300上に配置される。上記第1導電パターン94は、第1から第3単位セル100、200、300の第1から第4ゲートパターン32、34、36、38間に配置される。上記第1導電パターン94は実質的に細くて長い形状を含むことができる。上記第1導電パターン94は直線とすることができる。上記第1導電パターン94は第1及び第2単位セル100、200間の第1セル境界線、そして上記第1セル境界線の周辺で接続ホール85を介して第1及び第2単位セル100、200の第1及び第2ダミーパターン42、44、46、48と電気的に接続される。上記第1導電パターン94は第2及び第3単位セル200、300間の第1セル境界線、そして上記第1セル境界線の周辺で接続ホール85を介して第2及び第3単位セル200、300の第1及び第2ダミーパターン42、44、46、48と電気的に接続される。上記第2導電パターン98は、第1導電パターン94に平行に第4から第6単位セル400、500、600上に配置される。上記第2導電パターン98は、第4から第6単位セル400、500、600の第1から第4ゲートパターン32、34、36、38間に配置される。上記第2導電パターン98は実質的に細くて長い形状を含むことができる。上記第2導電パターン98は直線とすることができる。上記第2導電パターン98は第4及び5単位セル400、500間の第1セル境界線、そして上記第1セル境界線の周辺で接続ホール85を介して第4及び5単位セル400、500の第1及び第2ダミーパターン42、44、46、48と電気的に接続される。上記第2導電パターン98は、第5及び第6単位セル500、600間の第1セル境界線、そして上記第1セル境界線の周辺で接続ホール85を介して第5及び第6単位セル500、600の第1及び第2ダミーパターン42、44、46、48と電気的に接続される。上記第1から第6単位セル100、200、300、400、500、600のそれぞれの接続ホール85は、第1または第2ダミーパターン42または44、及び第1または第2ダミーパターン42または44の周辺領域を露出させる。上記第1から第6単位セル100、200、300、400、500、600のそれぞれの接続ホール85は第1または第2ダミーパターン42または44だけを露出させることができる。上記第1及び第2導電パターン94、98の幅は、第1から第6単位セル100、200、300、400、500、600の第1及び第3ゲートパターン32、36、第2及び第3ゲートパターン34、36、及び第2及び第4ゲートパターン34、38間の間隔S2に比べて小さい。上記第1及び第2導電パターン94、98は、第1から第6単位セル100、200、300、400、500、600と共に、行及び列に沿って半導体セル構造物700で周期的であり、繰り返し配置される。上記第1及び第2導電パターン94、98は、第1から第6単位セル100、200、300、400、500、600上で従来技術に比べて電気抵抗を小さくすることができる。なぜなら、上記第1及び第2導電パターン94、98は、従来技術のジグザグ形状の代りに細くて長い形状を有するからである。さらに、上記第1及び第2導電パターン94、98は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係によって対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1及び第2導電パターン94、98は図1のワードラインWLとすることができる。図4から図6は、図3の切断線I-I’及びII-II’による半導体セル構造物の形成方法を説明するための断面図である。図4に示すように、実施形態において、半導体基板4上に不活性領域8を形成することができる。上記半導体基板4は、単結晶シリコン、多結晶シリコン、及び/または他の物質を含むことができる。上記不活性領域8は、少なくとも1つの絶縁物質を含むことができる。上記不活性領域8は活性領域14、18、28を限定するように形成することができる。上記不活性領域8は図3の活性領域24を限定するように形成することができる。上記不活性領域8及び活性領域14、18、28上に絶縁パターン30を形成することができる。上記絶縁パターン30は半導体基板4を露出したり露出しなかったりすることができる。上記絶縁パターン30は、半導体基板4及び/または不活性領域8と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁パターン30上に第1から第4ゲートパターン32、34、36、38を形成することができる。上記第2及び第3ゲートパターン34、36は互いに所定間隔S2だけ離れ、離隔するように形成することができる。上記第1から第4ゲートパターン32、34、36、38は不純物イオンを有するポリシリコンを含むことができる。上記第1から第4ゲートパターン32、34、36、38のそれぞれはドーピングされたポリシリコンと異なる導電物質を含むことができる。上記第1から第4ゲートパターン32、34、36、38のそれぞれは順に積層された導電物質及び絶縁物質を含むことができる。上記第1及び第4ゲートパターン32、38間に第1及び第2ダミーパターン42、44、46、48が形成されることができる。上記第1及び第2ダミーパターン42、44、46、48は第1から第4ゲートパターン32、34、36、38と同一レベルに形成されることができる。上記第1及び第2ダミーパターン42、44、46、48は第1から第4ゲートパターン32、34、36、38と同一物質や他の物質を含むことができる。上記第1及び第2ダミーパターン42、44、46、48はセルダミーパターンCDP;Celldummypatternを構成することができる。図5に示すように、実施形態において、上記絶縁パターン30、及び第1から第4ゲートパターン32、34、36、38の側壁にスペーサ55を形成することができる。上記スペーサ55が半導体基板4を露出させない場合に、上記スペーサ55は第1から第4ゲートパターン32、34、36、38の側壁だけに形成されることができる。上記スペーサ55は第1から第4ゲートパターン32、34、36、38と異なるエッチング率を有する絶縁物質を含むことができる。上記第1から第4ゲートパターン32、34、36、38、及びスペーサ55を覆うように半導体基板4上に保護膜80を形成することができる。上記保護膜80は、半導体基板4、不活性領域8、第1から第4ゲートパターン32、34、36、38、及びスペーサ55と異なるエッチング率を有する絶縁物質を含むことができる。上記保護膜80に接続ホール85を形成することができる。上記接続ホール85は、セルダミーパターンCDPを露出させるように形成されることができる。この場合、上記接続ホール85は、図3のように形成されるので、セルダミーパターンCDP及び保護膜80、またはセルダミーパターンCDP、保護膜80及び不活性領域8を露出することができる。図6に示すように、実施形態において、上記接続ホール80に第1導電パターン94を形成することができる。上記第1導電パターン94は接続ホール80を埋め込みながら保護膜80上に形成することができる。上記第1導電パターン94は図3の第2導電パターン98と共に半導体基板4上に同時に形成することができる。上記第1導電パターン94は少なくとも1つの導電物質を含むことができる。上記第1導電パターン94は半導体基板4及び第1から第4ゲートパターン32、34、36、38と共に半導体セル構造物700に含まれる。第2実施形態図7は本発明による第2実施形態における半導体セル構造物の配置を示す概略図である。図7は、図3と同一部材については同一符号を有する。図7に示すように、実施形態による半導体セル構造物700は図2の第1から第6単位セル100、200、300、400、500、600を含むことができる。上記第1から第6単位セル100、200、300、400、500、600は、半導体セル構造物700内に所定の占有面積A1×B1、A1×B2、A1×B3、A2×B1、A2×B2、A2×B3をそれぞれ有することができる。上記第1から第6単位セル100、200、300、400、500、600は、図3の第1から第6単位セル100、200、300、400、500、600と殆ど同一構成要素を有することができる。この場合、上記第1から第3単位セル100、200、300は互いに同一位相を有することができる。上記第4から第6単位セル400、500、600は互いに同一位相を有することができる。上記第4から第6単位セル400、500、600は第1から第3単位セル100、200、300に対して鏡像関係の形状を有することができる。しかし、上記第1から第6単位セル100、200、300、400、500、600のそれぞれの第1及び第2ダミーパターン72、74は図3の第1から第6単位セル100、200、300、400、500、600のそれぞれの第1及び第2ダミーパターン42、44、46、48と異なる形状を有することができる。上記第1単位セル100の第1ダミーパターン72は第1単位セル100の周りに配置される。上記第1単位セル100の第1ダミーパターン72は第1ゲートパターン32を部分的に覆いながら第3ゲートパターン36上に位置したり位置しなかったりすることができる。上記第1単位セル100の第1ダミーパターン72は貫通ホール64を介して第1ゲートパターン32と電気的に接続される。上記第1単位セル100の第2ダミーパターン74は第1ダミーパターン72と対向する第1単位セル100の周りに配置される。上記第1単位セル100の第2ダミーパターン74は、第4ゲートパターン38を部分的に覆いながら第2ゲートパターン34上に位置したり位置しなかったりすることができる。上記第1単位セル100の第1及び第2ダミーパターン72、74は互いに平行に配置される。上記第1単位セル100の第2ダミーパターン74は貫通ホール64を介して第4ゲートパターン38と電気的に接続される。上記第1単位セル100の第1及び第2ダミーパターン72、74は、第1単位セル100の第1端部を介して図3の第1単位セル100の第1及び第2ダミーパターン42、44、46、48に比べてより大きく露出することができる。上記第1及び第2ダミーパターン72、74は、貫通ホール64と共に第2から第6単位セル200、300、400、500、600のそれぞれに第1単位セル100と同一配置することができる。上記第1単位セル100の第2ダミーパターン74は、第1及び第2単位セル100、200間の第1セル境界線で第2単位セル200の第1ダミーパターン72と接触することができる。上記第1単位セル100の第4ゲートパターン38上に位置する貫通ホール64は、第2単位セル200の第1ゲートパターン32上に位置する貫通ホール64と第1方向F1に沿って対向することができる。上記第2単位セル200の第2ダミーパターン74は、第2及び第3単位セル200、300間の第1境界線で第3単位セル300の第1ダミーパターン72と接触することができる。上記第2単位セル200の第4ゲートパターン38上に位置する貫通ホール64は、第3単位セル300の第1ゲートパターン32上に位置する貫通ホール64と第1方向F1に沿って対向することができる。上記第4単位セル400の第2ダミーパターン74は、第4及び5単位セル400、500間の第1セル境界線で第5単位セル500の第1ダミーパターン72と接触することができる。上記第4単位セル400の第4ゲートパターン38上に位置する貫通ホール64は、第5単位セル500の第1ゲートパターン32上に位置する貫通ホール64と第2方向F2に沿って対向することができる。上記第5単位セル500の第2ダミーパターン74は、第5及び第6単位セル500、600間の第1セル境界線で第6単位セル600の第1ダミーパターン72と接触することができる。上記第5単位セル500の第4ゲートパターン38上に位置する貫通ホール64は、第6単位セル600の第1ゲートパターン32上に位置する貫通ホール64と第2方向F2に沿って対向することができる。上記第1及び第2ダミーパターン72、74は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1及び第2ダミーパターン72、74が第1から第4ゲートパターン32、34、36、38上に位置するため、上記第1から第6単位セル100、200、300、400、500、600内の第1及び第4ゲートパターン32、38間の間隔S3の大きさは第1から第4ゲートパターン32、34、36、38間の間隔S4に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。上記第1から第6単位セル100、200、300、400、500、600内の第1及び第2活性領域14、18間の間隔S1の大きさは従来技術に比べてさらに減少することができる。上記第1から第6単位セル100、200、300、400、500、600は、図3の第1及び第2導電パターン94、98は有することができる。上記第1導電パターン94は第1から第3単位セル100、200、300上に配置される。上記第1導電パターン94は接続ホール85を介して第1から第3単位セル100、200、300の第1及び第2ダミーパターン72、74と電気的に接続される。上記第2導電パターン98は第4から第6単位セル400、500、600上に配置される。上記第2導電パターン98は接続ホール85を介して第4から第6単位セル400、500、600の第1及び第2ダミーパターン72、74と電気的に接続される。上記第1及び第2導電パターン94、98のそれぞれは、図3のように第1から第6単位セル100、200、300、400、500、600の第1から第4ゲートパターン32、34、36、38に対して同一配置構造を有することができる。図8から10は、図7の切断線I-I’及びII-II’による半導体セル構造物の形成方法を説明するための断面図である。図8から図10は、図4から図6と同一部材について同一符号を用いることができる。図8に示すように、実施形態において、半導体基板4を準備することができる。上記半導体基板4上に不活性領域8及び活性領域14、18、28を形成することができる。上記半導体基板4上に絶縁パターン30を形成することができる。上記絶縁パターン30上に第1から第4ゲートパターン32、34、36、38をそれぞれ形成することができる。上記第2及び第3ゲートパターン34、36は互いに平行に対向するように所定間隔S2の大きさだけ離れることができる。上記第1及び第4ゲートパターン32、38は互いに対角線で対向するように所定間隔S3の大きさだけ離れることができる。図9に示すように、実施形態において、上記絶縁パターン30及び第1から第4ゲートパターン32、34、36、38の側壁にスペーサ55を形成することができる。上記第1から第4ゲートパターン32、34、36、38、及びスペーサ55を覆うように半導体基板4上に絶縁膜60を形成することができる。上記絶縁膜60は、不活性領域8、第1から第4ゲートパターン32、34、36、38、及びスペーサ55と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜60に貫通ホール64を形成することができる。上記貫通ホール64は、第1及び第4ゲートパターン32、38を露出させるように形成することができる。上記貫通ホール64に、第1及び第2ダミーパターン72、74をそれぞれ形成することができる。上記第1及び第2ダミーパターン72、74は貫通ホール64を埋め込みながら絶縁膜60上に形成することができる。上記第1及び第2ダミーパターン72、74は貫通ホール64の間の絶縁膜60上で互いに接触するように形成することができる。上記第1及び第2ダミーパターン72、74は、第1から第4ゲートパターン32、34、36、38と同一物質または他の物質を含むことができる。上記第1及び第2ダミーパターン72、74はセルダミーパターンCDPを構成することができる。図10に示すように、第2実施形態では、上記第1及び第2ダミーパターン72、74を覆うように絶縁膜60上に保護膜80を形成することができる。上記保護膜80に接続ホール85を形成することができる。上記接続ホール85はセルダミーパターンCDPを露出させるように形成することができる。上記接続ホール85に第1導電パターン94を形成することができる。上記第1導電パターン94は接続ホール85を埋め込みながら絶縁膜80上に形成することができる。上記第1導電パターン94は、半導体基板4及び第1から第4ゲートパターン32、34、36、38と共に半導体セル構造物700に含むことができる。第3実施形態図11は本発明の第3実施形態における半導体セル構造物の配置を示す概略図である。図11は図3と同一部材について同一符号を用いる。図11に示すように、実施形態による半導体セル構造物700は、図2の第1から第6単位セル100、200、300、400、500、600を含むことができる。上記第1から第6単位セル100、200、300、400、500、600は半導体セル構造物700内で所定の占有面積A1×B1、A1×B2、A1×B3、A2×B1、A2×B2、A2×B3をそれぞれ有することができる。上記第1から第6単位セル100、200、300、400、500、600は、図3の第1から第6単位セル100、200、300、400、500、600と殆ど同一構成要素を有することができる。この場合、上記第1から第3単位セル100、200、300は互いに同一位相を有することができる。上記第4から第6単位セル400、500、600は互いに同一位相を有することができる。上記第4から第6単位セル400、500、600は第1から第3単位セル100、200、300に対して鏡像関係を有することができる。しかし、上記第1から第6単位セル100、200、300、400、500、600のそれぞれの第1及び第2ダミーパターン76、78は、図3の第1から第6単位セル100、200、300、400、500、600のそれぞれの第1及び第2ダミーパターン42、44、46、48と異なる形状を有することができる。上記第1単位セル100の第1ダミーパターン76は第1単位セル100の周りに配置される。上記第1単位セル100の第1ダミーパターン76は、第1ゲートパターン32を部分的に覆いながら第3ゲートパターン36上に位置しないこともある。上記第1単位セル100の第1ダミーパターン76は貫通ホール68を介して第1ゲートパターン32と電気的に接続される。上記貫通ホール68は第1ゲートパターン32を露出させながら第1ダミーパターン76をモールディングすることができる。上記第1単位セル100の第2ダミーパターン78は第1ダミーパターン76と対向する第1単位セル100の周りに配置される。上記第1単位セル100の第2ダミーパターン78は第4ゲートパターン38を部分的に覆いながら第2ゲートパターン34上に位置しないこともある。上記第1単位セル100の第1及び第2ダミーパターン76、78は互いに平行に位置することができる。上記第1単位セル100の第2ダミーパターン78は貫通ホール68を介して第4ゲートパターン38と電気的に接続される。上記貫通ホール68は第4ゲートパターン38を露出しながら第2ダミーパターン78をモールディングすることができる。上記第1単位セル100の第1及び第2ダミーパターン76、78は、第1単位セル100の第1端部を介して図3の第1単位セル100の第1及び第2ダミーパターン42、44、46、48に比べてさらに大きく露出することができる。上記第1及び第2ダミーパターン76、78は、第2から第6単位セル200、300、400、500、600のそれぞれに第1単位セル100と同様に配置することができる。上記第1単位セル100の第2ダミーパターン78は、第1及び第2単位セル100、200間の第1セル境界線で第2単位セル200の第1ダミーパターン76と接触することができる。上記第1単位セル100の第4ゲートパターン38から延長する貫通ホール68は、第2単位セル200の第1ゲートパターン32から延長する貫通ホール68と第1方向F1に沿って対向することができる。上記第2単位セル200の第2ダミーパターン78は、第2及び第3単位セル200、300間の第1セル境界線で第3単位セル300の第1ダミーパターン76と接触することができる。上記第2単位セル200の第4ゲートパターン38から延長する貫通ホール68は、第3単位セル300の第1ゲートパターン32から延長する貫通ホール68と第1方向F1に沿って対向することができる。上記第4単位セル400の第2ダミーパターン78は、第4及び5単位セル400、500間の第1セル境界線で第5単位セル500の第1ダミーパターン76と接触することができる。上記第4単位セル400の第4ゲートパターン38から延長する貫通ホール68は、第5単位セル500の第1ゲートパターン32から延長する貫通ホール68と第2方向F2に沿って対向することができる。上記第5単位セル500の第2ダミーパターン78は、第5及び第6単位セル500、600間の第1セル境界線で第6単位セル600の第1ダミーパターン76と接触することができる。上記第5単位セル500の第4ゲートパターン38から延長する貫通ホール68は、第6単位セル600の第1ゲートパターン32から延長する貫通ホール68と第2方向F2に沿って対向することができる。上記第1及び第2ダミーパターン76、78は、第1から第6単位セル100、200、300、400、500、600の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第1または第2ダミーパターン76または78が貫通ホール68にモールディングされるため、上記第1から第6単位セル100、200、300、400、500、600内の第1及び第4ゲートパターン32、38間の間隔S3の大きさは、第1から第4ゲートパターン32、34、36、38間の間隔S4に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。上記第1から第6単位セル100、200、300、400、500、600内の第1及び第2活性領域14、18間の間隔S1の大きさは従来技術に比べてさらに減少することができる。上記第1から第6単位セル100、200、300、400、500、600は、第1及び第2導電パターン94、98は有することができる。上記第1導電パターン94は第1から第3単位セル100、200、300上に配置される。上記第1導電パターン94は接続ホール85を介して第1から第3単位セル100、200、300の第1及び第2ダミーパターン76、78と電気的に接続される。上記第2導電パターン98は第4から第6単位セル400、500、600上に配置される。上記第2導電パターン98は、接続ホール85を介して第4から第6単位セル400、500、600の第1及び第2ダミーパターン76、78と電気的に接続される。上記第1及び第2導電パターン94、98のそれぞれは、図3のように第1から第6単位セル100、200、300、400、500、600の第1から第4ゲートパターン32、34、36、38に対して同一配置構造を有することができる。図12及び13は、図11の切断線I-I’及びII-II’による半導体セル構造物の形成方法を説明するための断面図である。図12及び13は、図4から図6と同一部材について同一参照符号を用いる。図12に示すように、実施形態において、半導体基板4を準備することができる。上記半導体基板4上に不活性領域8及び活性領域14、18、28を形成することができる。上記半導体基板4上に絶縁パターン30を形成することができる。上記絶縁パターン30上に第1から第4ゲートパターン32、34、36、38をそれぞれ形成することができる。上記第2及び第3ゲートパターン34、36は互いに平行に対向するように所定間隔S2の大きさだけ離れることができる。上記第1及び第4ゲートパターン32、38は互いに対角線で対向するように所定間隔S3の大きさだけ離れることができる。上記絶縁パターン30及び第1から第4ゲートパターン32、34、36、38の側壁にスペーサ55を形成することができる。上記第1から第4ゲートパターン32、34、36、38及びスペーサ55を覆うように半導体基板4上に絶縁膜60を形成することができる。上記絶縁膜60は、不活性領域8、第1から第4ゲートパターン32、34、36、38及びスペーサ55と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜60に貫通ホール68を形成することができる。上記貫通ホール68は、不活性領域8、第1及び第4ゲートパターン32、34、36、38及びスペーサ55を露出させるように形成することができる。上記貫通ホール68に、第1及び第2ダミーパターン76、78を形成することができる。上記第1及び第2ダミーパターン76、78は、貫通ホール68を埋め込みながら貫通ホール64で互いに接触するように形成することができる。このために、上記第1及び第2ダミーパターン76、78は第1から第4ゲートパターン32、34、36、38の間で半導体基板4の上面から第1から第4ゲートパターン32、34、36、38の上面を向けて延長することができる。上記第1及び第2ダミーパターン76、78は、第1及び第4ゲートパターン32、38の周辺で第1及び第4ゲートパターン32、38の上面から突出する。さらに、上記第1及び第2ダミーパターン76、78は、第1及び第4ゲートパターン32、38の周辺から第1及び第4ゲートパターン32、38の上面に向けて延出して第1及び第4ゲートパターン32、38とそれぞれ接触する。上記第1及び第2ダミーパターン76、78の上面は絶縁膜60の上面と実質的に同一面を有することができる。上記第1及び第2ダミーパターン76、78は絶縁膜60の上面から突出して貫通ホール68の周辺で延長することができる。上記第1及び第2ダミーパターン76、78は、第1から第4ゲートパターン32、34、36、38と同一物質や他の物質を含むことができる。上記第1及び第2ダミーパターン76、78はセルダミーパターンCDPを構成することができる。図13に示すように、第3実施形態では、上記第1及び第2ダミーパターン76、78を覆うように絶縁膜60上に保護膜80を形成することができる。上記保護膜80に接続ホール85を形成することができる。上記接続ホール85はセルダミーパターンCDPを露出させるように形成することができる。上記接続ホール85に第1導電パターン94を形成することができる。上記第1導電パターン94は接続ホール85を埋め込みながら絶縁膜80上に形成することができる。上記第1導電パターン94は、半導体基板4及び第1から第4ゲートパターン32、34、36、38と共に半導体セル構造物700に含むことができる。第4実施形態図14は本発明の第4実施形態による半導体モジュールを示す平面図である。図14に示すように、本発明の第4実施形態による半導体モジュール720はモジュール基板710を含むことができる。上記モジュール基板710は、印刷回路基板、または電気回路を含むプレートPlateとすることができる。上記モジュール基板710は、図示しない内部回路、図示しない電気パッド及びコネクタ719を含むことができる。上記内部回路は電気パッド及びコネクタ719と電気的に接続される。上記モジュール基板710上に半導体パッケージ構造物SemiconductorPackageStructure、708、及び少なくとも1つの抵抗体713が配置される。上記モジュール基板710上に半導体パッケージ構造物708、少なくとも1つの抵抗体713、及び少なくとも1つのコンデンサ716が配置される。上記半導体パッケージ構造物708は少なくとも1つの抵抗体713及び/または少なくとも1つのコンデンサ716と共に電気パッドと電気的に接続される。上記半導体パッケージ構造物708のそれぞれは半導体装置SemiconductorDevice704を少なくとも1つ含むことができる。上記半導体装置704は、図3、図7または図11の半導体セル構造物700を少なくとも1つ有することができる。上記半導体セル構造物700は、第1から第6単位セル100、200、300、400、500、600を含むことができる。上記第1から第3単位セル100、200、300は、第4から第6単位セル400、500、600に対して図3、図7または図11と同じく、他の位相を有することができる。上記第1単位セル100は、第1から第4活性領域14、18、24、28、第1から第4ゲートパターン32、34、36、38を有することができる。上記第1から第4ゲートパターン32、34、36、38は第1から第4活性領域14、18、24、28上に位置して図3、図7または図11と同一配置構造を有することができる。上記第2から第6単位セル200、300、400、500、600は、第1単位セル100と同一構成要素を有することができる。上記第1から第6単位セル100、200、300、400、500、600は、図3の第1及び第2ダミーパターン42、44、46、48、図7の第1及び第2ダミーパターン72、74または図11の第1及び第2ダミーパターン76、78を有することができる。上記第1及び第2ダミーパターン42、44、46、48は第1及び第2単位セル100、200との間、第2及び第3単位セル200、300との間、第4及び5単位セル400、500との間、第5及び第6単位セル500、600との間に位置することができる。上記第1及び第2ダミーパターン42、44、46、48は、第1から第6単位セル100、200、300、400、500、600を電気的に接続することができる。図7の第1及び第2ダミーパターン72、74または図11の第1及び第2ダミーパターン76、78も第1から第6単位セル100、200、300、400、500、600で第1及び第2ダミーパターン42、44、46、48と同じ役割をすることができる。これにより、上記半導体モジュール720は従来技術に比べて向上した電気的特性を有することができる。上記半導体モジュール720は、モジュール基板710のコネクタ719を介して図15のプロセッサベースドシステムProcessor-basedsystem760と電気的に接続される。第5実施形態図15は、本発明の第5実施形態によるプロセッサベースドシステムを示す平面図である。図15に示すように、本発明の実施形態によるプロセッサベースドシステム760は少なくとも1つの図示しないシステムボードを含むことができる。上記少なくとも1つのシステムボードは少なくとも1つのバスライン755を有することができる。上記少なくとも1つのバスライン755上に第1モジュール装置FirstModuleUnitが配置される。上記第1モジュール装置は少なくとも1つのバスライン755と電気的に接続される。上記第1モジュール装置は、中央処理装置CentralProcessingUnit;CPU733、フロッピィーディスクドライブFloppy登録商標DiskDrive736及びコンパクトディスクROMドライブCompackDiskROMDrive739で構成される。さらに、上記少なくとも1つのバスライン755上に第2モジュール装置が配置される。上記第2モジュール装置は少なくとも1つのバスライン755と電気的に接続される。上記第2モジュール装置は、第1入/出力装置FirstI/ODevice742、第2入/出力装置SecondI/ODevice744、ROMRead-onlyMemory746及びRAMRandomAccessMemory748で構成される。上記RAM748は、本発明の実施形態による図14の半導体モジュール720、または単独で図3、図7または図11の半導体セル構造物700を含むことができる。上記第1または第2モジュール装置はRAM748の以外に、図14の半導体モジュール720、または単独で図3、図7または図11の半導体セル構造物700を含むことができる。これにより、上記プロセッサベースドシステム760は、従来技術に比べて向上した電気的特性を有することができる。上記プロセッサベースドシステム760は、コンピュータシステムComputerSystem、プロセス調節システムProcessControlSystem、またはこれとは異なるシステムを含むことができる。