"TFT基板のTFTアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してTFTアレイの欠陥を検出するTFTアレイの欠陥検出方法であって、TFTのソースおよび/又はゲートに印加する電圧において、当該印加電圧の電圧値および/又は印加時期により、TFTの内部リークによるリーク電流を増加させる特性パラメータに設定し、当該増加したリーク電流によるピクセルの電圧降下を検出することによって、TFTアレイの欠陥検出を行うことを特徴とするTFTアレイの欠陥検出方法。前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間において、当該TFTのゲートソース間電圧とドレイン電流との特性において、前記ソース電圧を前記ゲート電圧との電圧差を、ゲートソース間電圧の特性パラメータがゲートソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定することを特徴とする、請求項1に記載のTFTアレイの欠陥検出方法。前記TFTのオフ状態中のドレイン電圧の保持期間において、前記ソース電圧を、前記ゲート電圧よりも高く、かつ前記ゲート電圧に近似した電圧に設定する電圧設定することを特徴とする、請求項2に記載のTFTアレイの欠陥検出方法。前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間前において、前記ソース電圧の印加により前記TFTのゲートソース間電圧の特性パラメータを逆バイアスに設定し、前記ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、前記TFTの内部リークによるリーク電流を増加させることを特徴とする、請求項1に記載のTFTアレイの欠陥検出方法。前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間前において、前記ソース電圧と前記ゲート電圧との電圧差により前記ゲートソース間電圧の特性パラメータを逆方向バイアスに設定し、前記逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、前記TFTの内部リークによるリーク電流を増加させることを特徴とする、請求項1に記載のTFTアレイの欠陥検出方法。前記オフ状態のドレイン電圧の保持期間前における前記ソース電圧の印加時期において、前記ソース電圧の増加および/又は前記ゲートの低下によって、前記逆方向バイアスの電圧を増加させることを特徴とする、請求項5に記載のTFTアレイの欠陥検出方法。TFT基板のTFTアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、TFTアレイの欠陥を検査するTFTアレイの欠陥検出装置であって、TFT基板に電子線を照射する電子線源と、TFT基板から放出される二次電子を検出する検出器と、TFT基板のTFTアレイに印加する検査信号を生成する検査信号生成部と、前記検出器の検出信号に基づいてTFTアレイの欠陥を検出する欠陥検出部とを備え、前記検査信号生成部は、TFTのソースおよび/又はゲートに印加する電圧において、当該印加電圧の電圧値および/又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成し、前記検査信号は、TFTにおいてTFTの内部リークによるリーク電流を増加させる特性パラメータに設定し、前記欠陥検出部は、前記検出信号の印加によってピクセルに保持された保持電圧に基づいて、前記増加したリーク電流によるピクセルの電圧降下を検出することによってTFTアレイの欠陥検出を行うことを特徴とする、TFTアレイの欠陥検出装置。前記電圧パターンは、前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間において、当該TFTのゲートソース間電圧とドレイン電流との特性において、前記ソース電圧を前記ゲート電圧との電圧差を、ゲートソース間電圧の特性パラメータがゲートソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定することを特徴とする、請求項7に記載のTFTアレイの欠陥検出装置。前記電圧パターンは、前記TFTのオフ状態中のドレイン電圧の保持期間において、前記ソース電圧を、前記ゲート電圧よりも高く、かつ前記ゲート電圧に近似した電圧に設定する電圧設定することを特徴とする、請求項8に記載のTFTアレイの欠陥検出装置。前記電圧パターンは、前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間前において、前記ソース電圧の印加により前記TFTのゲートソース間電圧の特性パラメータを逆バイアスに設定し、前記ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、前記TFTの内部リークによるリーク電流を増加させることを特徴とする、請求項7に記載のTFTアレイの欠陥検出装置。前記電圧パターンは、前記TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、前記オフ状態中のドレイン電圧の保持期間前において、前記ソース電圧と前記ゲート電圧との電圧差により前記ゲートソース間電圧の特性パラメータを逆方向バイアスに設定し、前記逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、前記TFTの内部リークによるリーク電流を増加させることを特徴とする、請求項7に記載のTFTアレイの欠陥検出装置。前記電圧パターンは、前記オフ状態のドレイン電圧の保持期間前における前記ソース電圧の印加時期において、前記ソース電圧の増加および/又は前記ゲートの低下によって、前記逆方向バイアスの電圧を増加させることを特徴とする、請求項11に記載のTFTアレイの欠陥検出装置。TFTアレイに発生する電気的欠陥は、欠陥種によって電圧保持時間で検出される欠陥と-電圧保持時間で検出される欠陥があることが知られている。例えば、SD欠陥は電圧保持時間で検出され易く、DCs欠陥は-電圧保持時間で検出され易い。従来使用される駆動パターンでは、一ゲート周期内に電圧保持時間と-電圧保持時間を備え、電圧保持時間で検出されるピクセル電圧と-電圧保持時間で検出されるピクセル電圧とを加算することによって欠陥検出を行っている。TFTアレイ検査は、一ゲート周期内を複数のフレームに分割し、各フレームの時間を単位として全ピクセルを走査してピクセル電圧を検出する。通常、一ゲート周期は10フレームを含んでおり、各フレームにおいて全ピクセルを走査することによって全部で10個の検出データが取得される。このような駆動パターンを用いた欠陥検出では、欠陥検出に寄与しない駆動パターン部分がピクセル電圧に与える影響によって欠陥検出率が低下するという問題があり、また、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存することによって、欠陥検出率が低下するという問題がある。また、TFTアレイの欠陥種の中には、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する場合がある。このような欠陥種を検出する場合には、従来のように一ゲート周期内で電圧保持時間と-電圧保持時間を切り換えて電圧を印加すると、保持時間が短いため欠陥を検出するに十分な電圧変化が得られず、欠陥検出の検出効率が低下する。ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する欠陥種として、WeakSD欠陥と呼ばれる場合があるものがある。図7において、ピクセル12ooに接続されるTFTはWeakSD欠陥がある例を示している。このWeakSD欠陥は、ピクセルとソースラインとの間の短絡欠陥S-Dshortにおいて、ピクセルの画素電極とソースライン間が抵抗を介して導通状態にある欠陥種であり、抵抗によってリーク電流が小さいためピクセルの電圧降下が小さいため欠陥検出に長い時間を要する。したがって、このようなWeakSD欠陥は、保持時間が短い場合には欠陥検出が困難である。WeakSD欠陥を検出する方法として、保持時間を長くすることが知られている特許文献2参照。図9は、長い保持時間によってWeakSD欠陥を検出する例を説明するための信号パターンを示している。図9は、本発明の1ゲート周期内における検査信号の信号パターンを示している。図9に示す検査信号の信号パターンでは、例えば、ゲートライン1414o図8aのGo、14e図8bのGeのオンパルス信号を1ゲート周期に第1のフレームの初期段階で出力し、このときのソースライン1515o図8cのSo、15e図8dのSeに印加される電圧10Vを、各交差部分のピクセル画素1212oo,12oe,12eo,12eeに、各TFT1111oo,11oe,11eo,11eeを通して印加する。1ゲート周期図7の1~10で示すフレーム期間は任意の時間幅とすることができるが、一例として、例えば16msecとすることができる。図9の例では、説明の便宜から1ゲート周期を1~10の10個のフレームとし、この全フレームに亘ってピクセル画素に電圧10Vを保持させている。図9は全フレームに亘ってピクセル画素に電圧を保持させたときに、ピクセルで検出される信号波形例を示し、図10はピクセルの電圧状態を示している。図9fは正常ピクセルの場合のピクセル波形を示し、図10aはこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている電圧10Vが検出される。図9g,hは欠陥ピクセルの場合のピクセル波形を示し、図10b,cはこのときのピクセルの電圧状態を示している。図9gはピクセルの画素電極とソースライン間がショートしたSD欠陥の場合のピクセル波形を示している。このSD欠陥では、ソースラインの電圧-14Vによってピクセル波形電圧は-14Vとなる。図10bでは、正常ピクセルは10Vを示し、SD欠陥ピクセルは-14Vを示している。図9hはピクセルの画素電極とソースライン間の絶縁不良の欠陥がある場合のピクセル波形を示している。図10cでは、正常ピクセルは10Vを示し、絶縁不良ピクセルは10Vから-14Vの間の電圧を示している。この絶縁不良はWeakSD欠陥と称され、画素電極とソースライン間が抵抗を有して導通状態にある。このWeakSD欠陥のような絶縁不良欠陥では、ソースラインの電圧-14Vの影響によって、ピクセル波形電圧は10Vから徐々に-14Vに向かって電圧が降下する。全フレームに亘ってピクセル画素に電圧を保持させることによって、1ゲート周期の長い時間に亘る電圧変化を検出することによって、ピクセル波形電圧の変化が小さい場合であっても欠陥検出を行う。上記した、保持時間を長くすることによってWeakSD欠陥を検出する方法では、検出時間が長くなるという問題がある。また、TFTアレイに光照射を行い、TFTのトランジスタ部のアモルファスシリコンの光起電力効果を利用するものの知られている。この光起電力効果を利用する検出方法では、欠陥ピクセルが正常と判断される場合があるほか、光照射ユニットを別途設置する必要があるため実用に至っていない。また、本発明の出願人は、WeakSD欠陥の要因として、ソース側の配線とドレイン側のピクセルとの間の絶縁不良の他に、ソースとドレインとの間に設けられたTFTの内部欠陥があることを見出した。このTFTの内部欠陥を検出する方法は知られていない。そこで、本発明は前記した従来の問題点を解決し、TFTアレイのソースドレイン間の短絡検出、特に、WeakSD欠陥と呼ばれる抵抗を介して導通状態にある欠陥を検出することを目的とする。より詳細には、保持時間を長くすることなく、WeakSD欠陥を短時間で検出することを目的とする。また、TFTの内部欠陥に基づいて発生するWeakSD欠陥を検出することを目的とする。本発明は、TFT基板のTFTアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してTFTアレイの欠陥を検出するTFTアレイの欠陥検出において、TFTのソースおよび/又はゲートへの電圧を印加する電圧パターンにおいて、電圧値および/又は印加時期によってTFTの内部リークによるリーク電流を増加させる特性パラメータに設定する。この特性パラメータの設定によるリーク電流の増加によってピクセルの電圧降下が顕著となり、WeakSD欠陥の検出が容易となる。本発明のTFTアレイの欠陥検出は、特性パラメータの設定において電圧値および/又は印加時期を設定することによってTFTの内部リークによるリーク電流を増加させ、増加させたリーク電流によってTFTの内部欠陥を検出する。特性パラメータはTFTの電気的特性を表すパラメータである。第1の態様では、ゲートソース間電圧に対するドレイン電流特性であるFETの伝達特性においてゲートソース間電圧を特性パラメータとし、ゲートソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる。また、第2の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとする。第2の態様は第1の形態および第2の形態を含む。第1の形態は逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ、第2の形態は逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる。本発明の第1の態様および第2の態様は、TFTの電気的特性を特定する特性パラメータを設定することによって欠陥を検出するために測定するリーク電流を増加させることでTFT欠陥の検出を容易とするという技術的特徴において共通し、特に、ゲートソース間電圧を特性パラメータとして設定する技術的特徴を共通して備えるものである。[本発明のTFTアレイの欠陥検出方法]本発明の第1の態様によるTFTアレイの欠陥検出方法は、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間において、TFTのゲートソース間電圧とドレイン電流との特性において、ソース電圧をゲート電圧との電圧差を、ゲートソース間電圧の特性パラメータがゲートソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。TFTのゲートソース間電圧とドレイン電流との特性において、ドレイン電流はゲートソース間電圧を特性パラメータとして変化する。本発明の第1の態様は、正常なTFTの特性パラメータと、欠陥を有するTFTの特性パラメータとの相違を利用し、検出対象のTFTのゲートソース間電圧を、正常なゲートソース間のしきい値電圧ピンチオフ電圧あるいは零電圧に近似する電圧に設定することによって、TFTに内部リークがある場合に流れるドレイン電流を内部リークによるリーク電流として検出する。正常なTFTでは、FETの伝達特性において設定した特性パラメータではリーク電流は検出されないが、内部欠陥を有するTFTでは、特性パラメータのゲートソース間電圧をしきい値電圧ピンチオフ電圧あるいは零電圧に近似する電圧に設定することによって、リーク電流が流れる。リーク電流によってピクセルの電圧降下率を増大させることができるため、TFTの欠陥を短時間で検出することができる。なお、TFTアレイが備える各TFTのFETの伝達特性において、各しきい値電圧ピンチオフ電圧の個体差の偏差が少なく、一つのしきい値で定めることができる場合には、しきい値電圧ピンチオフ電圧によって特定パラメータであるゲートソース間電圧は設定することができる。また、各しきい値電圧ピンチオフ電圧の個体差の偏差が大きく、一つのしきい値で定めることができない場合には、ゲートソース間電圧差が零電圧によって特定パラメータであるゲートソース間電圧を設定することができる。本発明の第2の態様は、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、第1の形態は逆方向バイアス電圧の印加時間を増大させ、第2の形態は逆方向バイアス電圧の電圧値を増大させ、欠陥を検出するために測定するリーク電流を増加させる。本発明の第2の態様において、第1の形態によるTFTアレイの欠陥検出方法は、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加により前記TFTのゲートソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって逆方向バイアス状態の保持期間を延長させ、TFTの内部リークによるリーク電流を増加させる。また、第2の形態によるTFTアレイの欠陥検出方法は、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧とゲート電圧との電圧差によりゲートソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、TFTの内部リークによるリーク電流を増加させる。さらに、第2の形態において、オフ状態のドレイン電圧の保持期間前におけるソース電圧の印加時期において、ソース電圧の増加および/又はゲートの低下によって、逆方向バイアスの電圧を増加させる。TFTにおいて、ゲートソース間におけるダイオード特性において、ゲート電圧をソース電圧よりも低くすることによって逆方向バイアスが設定される。この逆方向バイアスでは、ゲートソース間電圧の印加時間に応じて逆方向電流であるリーク電流の総電流量が増大し、また、ゲートソース間電圧が大きいほど逆方向電流であるリーク電流が増大する。本発明の第2の態様において、第1の形態では逆方向バイアスの印加時間を長くすることでリーク電流を増大させ、第2の形態では逆方向バイアスの電圧差を大きくすることでリーク電流を増大させる。[本発明のTFTアレイの欠陥検出装置]本発明のTFTアレイの欠陥検出装置は、TFT基板のTFTアレイに対して電圧を印加し、電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、TFTアレイの欠陥を検査するTFTアレイの欠陥検出装置において、TFT基板に電子線を照射する電子線源と、TFT基板から放出される二次電子を検出する検出器と、TFT基板のTFTアレイに印加する検査信号を生成する検査信号生成部と、検出器の検出信号に基づいてTFTアレイの欠陥を検出する欠陥検出部とを備える。検査信号生成部は、TFTのソースおよび/又はゲートに印加する電圧において、印加電圧の電圧値および/又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成する。検査信号は、TFTにおいてTFTの内部リークによるリーク電流を増加させる特性パラメータに設定する。欠陥検出部は、検出信号の印加によってピクセルに保持された保持電圧に基づいて、増加したリーク電流によるピクセルの電圧降下を検出することによってTFTアレイの欠陥検出を行う。本発明のTFTアレイの欠陥検出装置は、検出方法と同様に、電圧値および/又は印加時期による特性パラメータの設定において、第1の態様では、ゲートソース間電圧に対するドレイン電流特性であるFETの伝達特性においてゲートソース間電圧を特性パラメータとし、ゲートソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させ、第2の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとする。第2の態様において、第1の形態では逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ、第2の形態では逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる。第1の態様および第2の態様は、TFTの電気的特性を特定する特性パラメータを設定することによって欠陥を検出するために測定するリーク電流を増加させることでTFT欠陥の検出を容易とするという技術的特徴において共通し、特に、ゲートソース間電圧を特性パラメータとして設定する技術的特徴を共通して備えるものである。本発明の第1の態様によるTFTアレイの欠陥検出装置において、電圧パターンは、TFTのソースに印加するソース電圧を前記TFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間において、ソース電圧を前記ゲート電圧との電圧差を、TFTのゲートソース間電圧とドレイン電流との特性において、ゲートソース間電圧の特性パラメータがゲートソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。第1の態様において、電圧パターンは、TFTのオフ状態中のドレイン電圧の保持期間において、ソース電圧を、ゲート電圧よりも高く、かつゲート電圧に近似した電圧に設定する電圧設定し、あるいは、ソース電圧よりも低く、かつソース電圧に近似した電圧に設定するように電圧設定し、ゲートソース間電圧の特性パラメータをゲートソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。第2の態様において、電圧パターンは、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧と前記ゲート電圧との電圧差によりゲートソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧以内の範囲で増加させ、TFTの内部リークによるリーク電流を増加させる。第2の態様のTFTアレイの欠陥検出装置において、第1の形態の電圧パターンは、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加によりTFTのゲートソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、TFTの内部リークによるリーク電流を増加させる。本発明の第2の態様のTFTアレイの欠陥検出装置において、第2の形態の電圧パターンは、オフ状態のドレイン電圧の保持期間前におけるソース電圧の印加時期において、ソース電圧の増加および/又は前記ゲートの低下によって、逆方向バイアスの電圧を増加させる。以上説明したように、本発明のTFTアレイの欠陥検出方法およびTFTアレイの欠陥検出装置によれば、TFTのソースおよび/又はゲートに印加する電圧値や印加時期によってTFTの内部リークによるリーク電流を増加させる特性パラメータに設定し、この設定によってリーク電流を増加させることによってピクセルの電圧降下を顕著として検出を容易とすることによって、WeakSD欠陥と呼ばれる抵抗を介して導通状態にある欠陥を、保持時間を長くすることなく検出することができ、また、TFTの内部欠陥に基づいて発生するWeakSD欠陥を検出することができる。以下、本発明の実施の形態について、図を参照しながら詳細に説明する。以下、本発明のTFTアレイの欠陥検出装置の構成例について図1を用いて説明し、本発明のTFTアレイの欠陥検出の各態様について図2~図6を用いて説明する。図2,3を用いて本発明の第1の態様を説明し、図4~図6を用いて本発明の第2の態様を説明する。第2の態様については、第1の形態を図4,5を用いて説明し、第2の形態を図6を用いて説明する。以下、本発明の実施の形態について、図を参照しながら詳細に説明する。図1は、本発明のTFTアレイの欠陥検出装置の概略図である。TFTアレイの欠陥検出装置1は、TFT基板10にアレイ欠陥検出用の検査信号を生成する検査信号生成部4と、検査信号生成部4で生成した検査信号をTFT基板10に印加するプローバ8と、TFT基板の電圧印加状態を検出する機構2,3,5と、検出信号に基づいてTFTアレイの欠陥を検出する欠陥検出部6を備える。プローバ8は、プローブピン図示していないが設けられたプローバフレームを備える。プローバ8は、TFT基板10上に載置する等によってプローブピンをTFT基板10上に形成した電極に接触させ、TFTアレイに検査信号を印加する。TFT基板の電圧印加状態を検出する機構は種々の構成とすることができる。図1に示す構成は、電子線による検出構成であり、TFT基板10上に電子線を照射する電子線源2、照射された電子線によってTFT基板10から放出される二次電子を検出する二次電子検出器3、二次電子検出器3の検出信号を信号処理してTFT基板10上の電位状態を検出する信号処理部5等を備える。電子線が照射されたTFTアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、TFTアレイの電位状態を検出することができる。欠陥検出部6は、信号処理部5で取得したTFTアレイの電位状態に基づいて、正常状態における電位状態と比較することによってTFTアレイの欠陥を検出する。なお、ここでは、TFT基板の電圧印加状態を検出する機構2,3,5を用いてTFTアレイの欠陥を検出する構成例を示しているが、TFT基板がTFTアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。検査信号生成部4は、TFT基板10上に形成されるTFTアレイを駆動する検査信号の電圧パターンを生成する。この電圧パターンは、TFT欠陥によるリーク電流を増加させるようなTFTの電気的特性の特性パラメータを設定するものである。本発明の第1の態様では、ゲートソース間電圧に対するドレイン電流特性であるFETの伝達特性においてゲートソース間電圧を特性パラメータとし、ゲートソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる電圧パターンを生成する。本発明の第2の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、第1の形態では逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ電圧パターンを生成し、第2の形態では逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる電圧パターンを生成する。走査制御部9は、TFT基板10上のTFTアレイにおいて電子線を走査させるために、ステージ7や電子線源2を制御する。ステージ7は、載置するTFT基板10をXY方向に移動し、また、電子線源2はTFT基板10に照射する電子線をXY方向に振ることで、電子線の照射位置を移動させる。電子線の照射位置が検出位置となる。なお、上記したTFTアレイの欠陥検出装置の構成は一例であり、この構成に限られるものではない。本発明の第1の態様本発明のTFTアレイの欠陥検出の第1の態様について図2,3を用いて説明する。本発明の第1の態様は、特性パラメータの設定において電圧値および/又は印加時期を設定することによってTFTの内部リークによるリーク電流を増加させることで行うTFTの内部欠陥検出において、特性パラメータとしてTFTの電気的特性を表すパラメータを用い、ゲートソース間電圧に対するドレイン電流特性であるFETの伝達特性においてゲートソース間電圧を特性パラメータとし、ゲートソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる。図2a,bは、TFTに印加する電圧パターンのソース電圧およびゲート電圧を表し、図2cはゲートソース間電圧Vgsを表している。また、図2dはFETの伝達特性を表す特性図であり、横軸をゲートソース間電圧Vgsとし、縦軸をドレイン電流Idとしている。なお、電圧パターンはTFTのドレインを通して画素電極に正の電圧Vsを印加する場合を示している。電圧パターンは、ゲート電圧をVgとしてゲートをオン状態とするとともにソース電圧をVとして画素電極に正の電圧Vsを印加する期間図中の符号Aで示すと、ソース電圧をVとしたままでゲート電圧-Vgとしてゲートをオフ状態とする期間図中の符号Bで示すと、ソース電圧を-Vとしゲート電圧-Vgとする期間図中の符号Cで示すを含む。期間Cは、ゲート電圧-Vgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。TFTに内部欠陥等によるWeak-SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあるため、期間Cにおいて、TFTを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak-SD欠陥を検出することができる。本発明の第1の態様は、この期間Cにおいて、ソース電圧-Vsをゲート電圧-Vgよりも低電圧としてゲートをオフ状態とすると共に、ソース電圧-Vsをゲート電圧-Vgに近づけることによって、あるいは、ソース電圧-Vsとゲート電圧-Vgの差分をしきい値電圧Vgsthに近づけることによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak-SD欠陥の検出時間を短縮する。なお、しきい値電圧Vgsthは、ピンチオフ電圧に相当する。図2a、cにおいて、期間C中のC1はソース電圧-Vsが高い電圧-Vshである場合を示し、期間C中のC2はソース電圧-Vsがゲート電圧-Vgに近い場合を示している。図2dに示すFETの伝達特性において、符号A,B,C1C2は、前記した各期間A,B,Cにおける動作点を示している。期間Aでは、ゲートソース間電圧Vgsはしきい値電圧Vgsthより大きいため図2c中のA、ゲートソース間電圧Vgsに対応したドレイン電流Idが流れ、画素電極はドレイン電流Idによって充電されソース電圧に応じた所定電圧となる。期間Bでは、ゲートソース間電圧Vgsはしきい値電圧Vgsthより小さいため図2c中のB、TFTはオフ状態となる。期間Cの電圧保持期間では、通常、TFTをオフ状態とするために、ソース電圧-Vsをゲート電圧-Vgよりも十分に大きくしてゲートソース間電圧Vgsをしきい値電圧Vgsthより小さくなるように設定する図2c中のC1。本発明の第1の態様では、TFTの伝達特性のしきい値電圧Vgsthの変動によってTFTの内部欠陥を検出する。TFTの伝達特性において、しきい値電圧Vgsthが設定されたゲートソース間電圧Vgsよりも大きい場合には、TFTはオフ状態にあるためドレイン電流Idは流れない。一方、しきい値電圧Vgsthが変動して、設定されたゲートソース間電圧Vgsよりも小さくなった場合には、ドレイン電流Idが流れる。図2dにおいて、符号C1はしきい値電圧Vgsthがゲートソース間電圧Vgsよりも十分に大きい場合を示しており、しきい値電圧Vgsthの変動幅が大きいときにドレイン電流が流れる。しきい値電圧Vgsthの変動による電流は、ゲートソース間電圧Vgsとしきい値電圧Vgsthとの差が小さいほど電流が流れ易くなる。図2dにおいて、符号C2はソース電圧-Vsがゲート電圧-Vgに近い場合のゲートソース間電圧Vgsを示している。また、図2dにおいて、破線はしきい値電圧Vgsthの変動したときの伝達特性を示している。本発明の第1の態様は、ゲートソース間電圧Vgsをしきい値電圧Vgsthに近づけることによって、しきい値電圧Vgsthの変動による電流検出を容易とする。また、TFTの特性のばらつきによってしきい値電圧Vgsthを特定することが困難である場合には、ゲート電圧とソース電圧の電圧差が零となるように、ゲート電圧およびソース電圧を設定することによって、しきい値電圧Vgsthの変動による電流検出を容易とすることもできる。ゲート電圧とソース電圧の電圧差はゲートソース間電圧Vgsであることから、上記した電圧設定は、ゲートソース間電圧Vgsを零に近づける場合と同様である。本発明の第1の態様では、ゲート電圧とソース電圧の何れか一方の電圧を他方の電圧に近づくように設定することによって、ゲート電圧とソース電圧の電圧差を零とすることができる。図3は本発明の第1の態様の電圧パターン例を示している。図3a,bは、ソース電圧をゲート電圧に近づける例であり、図3c,dは、ゲート電圧をソース電圧に近づける例である。図3aに示すソース電圧は、TFTをオフ状態とした電圧保持期間において、ソース電圧-Vsを図3bに示すゲート電圧-Vgよりも高電圧とした状態で、ゲート電圧-Vgに近い電圧に設定する例である。また、図3dに示すソース電圧は、TFTをオフ状態とした電圧保持期間において、ゲート電圧-Vgをソース電圧-Vsよりも低電圧とした状態で近い電圧に設定する例である。本発明の第2の態様本発明のTFTアレイの欠陥検出の第2の態様について図4~6を用いて説明する。本発明の第2の態様は、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、特性パラメータの設定によって欠陥を検出するために測定するリーク電流を増加させる。TFTのゲートソース間におけるダイオード特性において、ゲート電圧をソース電圧よりも低くすることによって逆方向バイアスが設定される。逆方向バイアスでは、ゲートソース間電圧の印加時間に応じて逆方向電流であるリーク電流の総電流量が増大し、また、ゲートソース間電圧が大きいほど逆方向電流であるリーク電流が増大する。第1の形態では逆方向バイアスの印加時間を長くすることでリーク電流を増大させ、第2の形態では逆方向バイアスの電圧差を大きくすることでリーク電流を増大させる。第1の形態第1の形態によるTFTアレイの欠陥検出は、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加によりTFTのゲートソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって逆方向バイアス状態の保持期間を延長させ、TFTの内部リークによるリーク電流を増加させる。図4a,bは、TFTに印加する電圧パターンのソース電圧およびゲート電圧を表し、図4cはゲートソース間電圧Vgsを表し、図4dはドレイン電圧を表している。また、図4eはFETのゲートソース間にダイオード特性を表す特性図であり、横軸をゲートソース間電圧Vgsとし、縦軸をゲート電流Ig電流としている。なお、電圧パターンはTFTのドレインを通して画素電極に正の電圧Vsを印加する場合を示している。電圧パターンは、ゲート電圧をVgとしてゲートをオン状態とするとともにソース電圧をVとして画素電極に正の電圧Vsを印加する期間図中の符号aで示すと、ソース電圧をVとしたままでゲート電圧-Vgとしてゲートをオフ状態とする期間図中の符号bで示すと、ソース電圧を-Vとしゲート電圧-Vgとする期間図中の符号cで示すを含む。期間b,cは、ゲート電圧-Vgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。TFTに内部欠陥等によるWeak-SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあり、期間b,cにおいて、TFTを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak-SD欠陥を検出することができる。期間b,cでは、図4cに示すように、TFTのゲートソース間に逆方向バイアスが印加される。ダイオード特性は、図4eに示すように、Vs<Vgとする順方向バイアスの電圧を印加した場合には順方向に電流が流れる。電圧パターンの期間aはこの順方向バイアスの場合を示している。一方、ダイオード特性において、Vs>Vgとする逆方向バイアスの電圧を印加した場合には逆方向電流となる。電圧パターンの期間b,cはこの逆方向バイアスの場合を示している。期間bに印加される電圧は、期間cに印加される電圧よりも逆方向に大きい電圧を印加する。図4eに示すように、ダイオード特性の逆方向電流は、逆方向バイアスの電圧が大きいほど増加し、さらに大きな逆方向電圧が印加されて降伏電圧を超えるとブレークダウンする。本発明の第1の形態は、逆方向バイアスの期間b,cの内、大きな逆方向バイアスを印加する期間bの時間幅を長く設定することによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak-SD欠陥の検出時間を短縮する。図4eにおいて、符号bは逆方向バイアスの期間bにおける動作点を示し、符号cは逆方向バイアスの期間cにおける動作点を示している。動作点bの逆方向電流は動作点cの逆方向電流よりも大きいため、期間bの時間幅を期間cの時間幅よりも長く設定することによって、逆方向電流によるリーク電流の総量が大きくなる。これによって、画素電極の電圧降下の降下率を大きくし、画素電極の電圧状態によって検出するWeak-SD欠陥の検出時間を短縮することができる。図4dに示すドレイン電圧は画素電極の電圧の降下状態を示し、期間bにおけるリーク電流による電圧降下を示している。図4f~hは、電圧パターンの各期間a,b,cにおけるTFTの状態を模式的に示している。図4fは、ゲート電圧をVg、ソース電圧をVsとした期間aの場合を示している。ゲートソース間電圧Vgsは10Vとなり、TFTはオン状態となる。図4gは、ゲート電圧を-Vg、ソース電圧をVsとした期間bの場合を示している。ゲートソース間電圧Vgsは25Vとなり、TFTはオフ状態となる。また、図4hは、ゲート電圧を-Vg、ソース電圧を-Vsとした期間cの場合を示している。ゲートソース間電圧Vgsは5Vとなり、TFTはオフ状態となる。期間bのゲートソース間には25Vの逆方向バイアスが印加され、期間cのゲートソース間には5Vの逆方向バイアスが印加される。この逆方向バイアスによって、期間bでは期間cよりも大きな逆方向電流によるリーク電流が流れる。第1の形態は、逆方向バイアス印加時において、大きな逆方向電圧を印加する期間bの時間幅を長く設定することによってリーク電流を増加させ、リーク電流の増加によって画素電極の電圧降下を速め、Weak-SD欠陥の検出時間を短縮する。図5は本発明の第2の態様の第1の形態の電圧パターン例を示している。図5a~cは第1の形態による電圧パターンを示し、図5d~fは従来の電圧パターン例を示している。第1の形態の電圧パターンのソース電圧図5aと従来の電圧パターンのソース電圧図5dとを比較すると、第1の形態による期間bの時間幅T1は従来の期間bの時間幅T2よりも長く設定される。この期間bの時間幅の設定によって、第1の形態のドレイン電圧図5cは、従来のドレイン電圧図5fよりも速く電圧降下する。第2の形態また、第2の形態によるTFTアレイの欠陥検出は、TFTのソースに印加するソース電圧をTFTのゲートに印加するゲート電圧よりも高電圧に設定してTFTをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧とゲート電圧との電圧差によりゲートソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、TFTの内部リークによるリーク電流を増加させる。図6a~dは、TFTに印加する電圧パターンのソース電圧およびゲート電圧を表し、図6eはゲートソース間電圧Vgsを表し、図6fはドレイン電圧を表している。また、図6gはFETのゲートソース間にダイオード特性を表す特性図であり、横軸をゲートソース間電圧Vgsとし、縦軸をゲート電流Ig電流としている。なお、電圧パターンはTFTのドレインを通して画素電極に正の電圧Vsを印加する場合を示している。電圧パターンは、ゲート電圧をVgとしてゲートをオン状態とするとともにソース電圧をVとして画素電極に正の電圧Vsを印加する期間図中の符号aで示すと、ソース電圧をVとしたままでゲート電圧-Vgとしてゲートをオフ状態とする期間図中の符号bで示すと、ソース電圧を-Vとしゲート電圧-Vgとする期間図中の符号cで示すを含む。期間b,cは、ゲート電圧-Vgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。TFTに内部欠陥等によるWeak-SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあり、期間b,cにおいて、TFTを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak-SD欠陥を検出することができる。期間b,cでは、図6eに示すように、TFTのゲートソース間に逆方向バイアスが印加される。ダイオード特性は、図6gに示すように、Vs<Vgとする順方向バイアスの電圧を印加した場合には順方向に電流が流れる。電圧パターンの期間aはこの順方向バイアスの場合を示している。一方、ダイオード特性において、Vs>Vgとする逆方向バイアスの電圧を印加した場合には逆方向電流となる。電圧パターンの期間b,cはこの逆方向バイアスの場合を示している。期間bに印加される電圧は、期間cに印加される電圧よりも逆方向に大きい電圧を印加する。図6gに示すように、ダイオード特性の逆方向電流は、逆方向バイアスの電圧が大きいほど増加し、さらに大きな逆方向電圧が印加されて降伏電圧を超えるとブレークダウンする。本発明の第2の形態は、逆方向バイアスの期間b,cの内、逆方向バイアスを印加する期間bにおける逆方向電圧を大きく設定することによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak-SD欠陥の検出時間を短縮する。図6gにおいて、符号bは逆方向バイアスの期間bにおける動作点を示し、符号cは逆方向バイアスの期間cにおける動作点を示している。逆方向電圧を大きく設定することによって、逆方向電流によるリーク電流の総量が大きくなる。これによって、画素電極の電圧降下の降下率を大きくし、画素電極の電圧状態によって検出するWeak-SD欠陥の検出時間を短縮することができる。期間bにおける逆方向電圧の設定は、ゲート電圧に負方向に大きな-Vgを設定する形態、ソース電圧に正方向に大きなVsを大きく設定する形態、あるいは、ソース電圧に正方向に大きなVsを大きく設定するとともに、ゲート電圧に負方向に大きな-Vgを設定する形態によって行うことができる。図6a,bに示す電圧パターンは、ゲート電圧に負方向に大きな-Vgを設定する例を示し、図6c,dに示す電圧パターンは、ソース電圧に正方向に大きなVsを大きく設定する例を示している。図6fに示すドレイン電圧は画素電極の電圧の降下状態を示し、期間bにおけるリーク電流による電圧降下を示している。図6h~jは、電圧パターンの各期間a,b,cにおけるTFTの状態を模式的に示している。図6hは、ゲート電圧をVg、ソース電圧をVsとした期間aの場合を示している。ゲートソース間電圧Vgsは10Vとなり、TFTはオン状態となる。図6iは、ゲート電圧を-Vg、ソース電圧をVsとした期間bの場合を示している。ゲートソース間電圧Vgsは30Vとなり、TFTはオフ状態となる。また、図6jは、ゲート電圧を-Vg、ソース電圧を-Vsとした期間cの場合を示している。ゲートソース間電圧Vgsは5Vとなり、TFTはオフ状態となる。期間bのゲートソース間には30Vの逆方向バイアスが印加される。この逆方向バイアスの電圧を大きくすることによって、期間bにおいて大きな逆方向電流によるリーク電流が流れる。第2の形態は、逆方向バイアス印加時において、期間bに印加する逆方向電圧を大きく設定することによってリーク電流を増加させ、リーク電流の増加によって画素電極の電圧降下を速め、Weak-SD欠陥の検出時間を短縮する。なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。"