奇数個のインバータをリング状に接続したリングオシレータと、入力された制御電圧を電圧-電流変換した制御電流を生成し、前記リングオシレータへ電源電流として供給する制御電流生成手段と、定電流を生成し、前記制御電流に重畳する電源電流として前記リングオシレータへ供給する定電流生成手段とを備えることを特徴とするVCO回路。前記定電流生成手段が、出力する定電流の電流値の大きさを切り替える定電流値切り替え手段を備えることを特徴とする請求項1に記載のVCO回路。前記制御電流生成手段が、前記制御電圧に対する出力電流値の大きさを切り替える制御電流値切り替え手段を備えることを特徴とする請求項2に記載のVCO回路。前記定電流値切り替え手段および前記制御電流値切り替え手段を制御して、前記制御電圧に対する発振特性を自動的に較正する発振特性較正手段を備えることを特徴とする請求項3に記載のVCO回路。前記発振特性較正手段が、前記リングオシレータの発振周波数をカウントするカウンタと、異なる値の2つの制御電圧が入力されたときの前記カウンタのそれぞれのカウント値およびその差分値をそれぞれ期待値と比較する比較手段と、前記比較手段による比較結果にもとづいて、前記定電流値切り替え手段および前記制御電流値切り替え手段の切り替えを制御する切り替え制御手段とを備えることを特徴とする請求項4に記載のVCO回路。そこで、本発明が解決しようとする課題は、位相雑音の発生や発振周波数のずれを低減させることのできるVCO回路を提供することにある。実施形態のVCO回路は、奇数個のインバータをリング状に接続したリングオシレータを備え、制御電流生成手段が、入力された制御電圧を電圧-電流変換した制御電流を生成し、前記リングオシレータへ電源電流として供給する。また、このVCO回路では、定電流生成手段が、定電流を生成し、前記制御電流に重畳する電源電流として前記リングオシレータへ供給する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態に係るVCO回路の構成の例を示す回路図である。本実施形態のVCO回路は、奇数個のインバータをリング状に接続したリングオシレータ1と、入力された制御電圧Vctを電圧-電流変換した制御電流Ictを生成し、リングオシレータ1へ電源電流として供給する制御電流生成部2と、定電流Iaを生成し、制御電流Ictに重畳する電源電流としてリングオシレータ1へ供給する定電流生成部3と、を備える。本実施形態では、リングオシレータ1が、3個のインバータIV1、IV2、IV3で構成されている例を示す。インバータIV1IV2、IV3は、電源端子VDDと接地端子との間に、PMOSトランジスタP11P12、P13とNMOSトランジスタN11N12、N13がコンプリメンタリ接続されている。リングオシレータ1の発振周波数OSCは、各インバータの信号伝搬遅延時間の合計によって決定される。したがって、所望の発振周波数に応じて、リングオシレータ1を構成するインバータの個数は異なってくる。制御電流生成部2は、ソース端子が電源端子VDDに接続され、ゲート端子がドレイン端子に接続されるPMOSトランジスタP21と、ドレイン端子がPMOSトランジスタP21のドレイン端子に接続され、ソース端子が抵抗R1を介して接地端子へ接続され、ゲート端子へ制御電圧Vctが印加されるNMOSトランジスタN21と、ソース端子が電源端子VDDに接続され、ゲート端子がPMOSトランジスタP21のドレイン端子に接続され、ドレイン端子がリングオシレータ1のPMOSトランジスタP11、P12、P13のソース端子に接続されるPMOSトランジスタP22と、を有する。制御電圧Vctの大きさに応じてNMOSトランジスタN21のオン抵抗が変化し、NMOSトランジスタN21のオン抵抗と抵抗R1の大きさに応じて、PMOSトランジスタP21に流れる電流が変化する。PMOSトランジスタP21とPMOSトランジスタP22はカレントミラー回路を構成するため、PMOSトランジスタP21に流れる電流に応じた電流がPMOSトランジスタP22から出力される。すなわち、リングオシレータ1の電源電流として、PMOSトランジスタP22のドレイン端子から出力される制御電流Ictは、制御電圧Vctの大きさに応じて変化する。この制御電流生成部2の電圧-電流変換率は、抵抗R1の大きさによって変化する。定電流生成部3は、ソース端子が電源端子VDDに接続され、ドレイン端子が定電流源I1に接続され、ゲート端子がドレイン端子に接続されるPMOSトランジスタP31と、ソース端子が電源端子VDDに接続され、ゲート端子がPMOSトランジスタP31のドレイン端子に接続され、ドレイン端子がリングオシレータ1のPMOSトランジスタP11、P12、P13のソース端子に接続されるPMOSトランジスタP32と、を有する。定電流源I1に接続されているため、PMOSトランジスタP31には定電流が流れる。PMOSトランジスタP32は、PMOSトランジスタP31とカレントミラー回路を構成するため、PMOSトランジスタP32のドレイン端子からは、定電流Iaが出力される。このように、本実施形態では、リングオシレータ1の電源電流には、制御電流生成部2から供給される制御電流Ictに、定電流生成部3から出力される定電流Iaが重畳される。したがって、定電流Iaが重畳される分、制御電流生成部2から供給する制御電流Ictを少なくすることができる。すなわち、制御電圧Vctに対する制御電流Ictの電圧-電流変換率を下げることができる。これにより、制御電圧Vctに対する発振周波数の変化の傾き変換感度Kvが小さくなる。図2に、定電流Iaの重畳による変換感度Kvの低下の様子を示す。図2は、横軸に制御電圧Vct、縦軸にリングオシレータ1の発振周波数foscをとって、制御電圧Vctに対する発振周波数foscの変化の様子を示したものである。ここで、fmin、fmaxは、リングオシレータ1に要求される最小発振周波数、最大発振周波数を、それぞれ示す。定電流Iaの重畳がない場合、fminからfmaxへ発振周波数を変化させるのに制御電圧Vctを急激に変化させる必要がある。すなわち、変換感度Kvを大きくする必要がある。それに対して、定電流生成部3により定電流Iaを重畳させた場合、発振周波数に定電流Iaによるオフセットがあるため、fminからfmaxへ発振周波数を変化させるのに必要な制御電圧Vctの変化を、緩やかにすることができる。すなわち、変換感度Kvを小さくすることができる。このような本実施形態によれば、リングオシレータ1の電源電流に定電流生成部3で生成した定電流Iaを重畳することにより、リングオシレータ1の変換感度Kvを低下させることができる。これにより、VCO回路の位相雑音を低減させることができる。第2の実施形態VCO回路を半導体集積回路として形成した場合、製造バラツキなどによりリングオシレータの発振周波数が当初仕様からずれてしまうことがある。そこで、本実施形態では、そのような発振周波数のずれを補正することのできるVCO回路の例を示す。図3は、本発明の第2の実施形態に係るVCO回路の構成の例を示す回路図である。本実施形態が第1の実施形態と異なる点は、定電流生成部3Aから出力される定電流Iaの大きさが、制御信号S1~S3によって切り替えられる点である。定電流生成部3Aは、第1の実施形態の定電流生成部3のPMOSトランジスタP32に並列に、ゲート端子がともにPMOSトランジスタP31のドレイン端子に接続されるPMOSトランジスタP33、P34が接続される。これにより、PMOSトランジスタP33、P34も、PMOSトランジスタP31とそれぞれカレントミラー回路を構成し、それぞれのドレイン端子から定電流が出力される。PMOSトランジスタP32、P33、P34のドレイン端子は、スイッチSW1、SW2、SW3を介して、リングオシレータ1のPMOSトランジスタP11、P12、P13のソース端子にそれぞれ接続される。スイッチSW1、SW2、SW3は、制御信号S1、S2、S3により、それぞれの導通が制御される。したがって、リングオシレータ1へ供給する定電流Iaの大きさを、制御信号S1、S2、S3により段階的に切り替えることができる。図4に、定電流Iaをパラメータとした本実施形態のVCO回路の発振特性を示す。定電流Iaを切り替えることにより周波数のオフセットが変化し、制御電圧Vctに対する発振周波数foscは、上下にシフトする。これにより、例えば製造バラツキなどにより制御電圧Vctに対する発振周波数foscが所望値からずれていても、定電流Iaの大きさを切り替えることにより、発振周波数foscを所望値に近づけることができる。このような本実施例によれば、リングオシレータ1へ供給する定電流Iaの大きさを切り替えることにより、制御電圧Vctに対する発振周波数foscのずれを補正することができる。第3の実施形態製造バラツキなどにより発振周波数がずれた場合、それとともに変換感度Kvもずれる傾向がある。例えば、発振周波数が上方へずれた場合、変換感度Kvも上がり、発振周波数が下方へずれた場合、変換感度Kvも下がる、という傾向がある。そこで、本実施形態では、発振周波数のずれの補正とともに、変換感度Kvの補正も行うことのできるVCO回路の例を示す。図5は、本発明の第3の実施形態に係るVCO回路の構成の例を示す回路図である。本実施形態が第2の実施形態と異なる点は、制御電流生成部2Aから出力される制御電流Ictの大きさが、制御信号S4、S5によって切り替えられる点である。制御電流生成部2Aは、第2の実施形態の制御電流生成部2の抵抗R1と接地端子との間に、抵抗R2と抵抗R3が直列に挿入されている点である。また、抵抗R1と抵抗R2の接続点と接地端子との間にスイッチSW4が接続され、抵抗R2と抵抗R3の接続点と接地端子との間にスイッチSW5が接続される。スイッチSW4、SW5は、制御信号S4、S5により、それぞれの導通が制御される。スイッチSW4、SW5のオン/オフの組み合わせを切り替えることにより、NMOSトランジスタN21のソース端子と接地端子との間に接続される抵抗この抵抗をRと称するの抵抗値が変化し、制御電圧Vctの大きさが同じであっても、NMOSトランジスタN21を流れる電流が変化する。例えば、スイッチSW4をオン、SW5をオフさせると抵抗Rの抵抗値はR1、スイッチSW4をオフ、SW5をオンさせると抵抗Rの抵抗値はR1R2、スイッチSW4をオフ、SW5をオフさせると抵抗Rの抵抗値はR1R2R3と、抵抗Rの抵抗値が順次増加し、NMOSトランジスタN21を流れる電流は順次減少する。NMOSトランジスタN21を流れる電流が変化すると、それに応じてPMOSトランジスタP22のドレイン端子から出力される制御電流Ictも変化する。すなわち、制御電圧Vctに対する制御電流Ictの電圧-電流変換率が変化する。このことは、制御電圧Vctに対する変換感度Kvが変化することを意味する。図6および図7に本実施形態における発振周波数および変換感度Kvの補正の様子を示す。図6aは、補正前の発振特性を示しており、制御電圧Vctに対して発振周波数foscが上方にずれ、変換感度Kvも高めにずれている例を示す。これに対して、図6bは、本実施形態における補正の例を示す。ここでは、定電流生成部3Aによる定電流Iaの切り替え、および制御電流生成部2Aによる制御電流Ictの切り替えを組み合わせて、1~3で示す3通りの補正を行った例を示す。この場合、最大周波数fmax、最小周波数fminの仕様を満たす3の補正を最適な補正として選択する。図7は、図6とは逆に、補正前の発振特性が、制御電圧Vctに対して発振周波数foscが下方にずれ、変換感度Kvが低めにずれている場合の補正例である。この場合も、図7aに示す補正前の発振特性に対して、図7bに、1~3で示す3通りの補正を行った例を示す。この場合、最大周波数fmax、最小周波数fminの仕様を満たす1の補正を最適な補正として選択する。このような本実施形態によれば、リングオシレータ1へ供給する定電流Iaの大きさの切り替えによる発振周波数foscのずれの補正に加えて、制御電圧Vctに対する制御電流Ictの電圧-電流変換率を切り替えることにより、制御電圧Vctに対する変換感度Kvのずれも補正することができる。第4の実施形態VCO回路の動作中、電源電圧の変動や周囲温度の変動により、制御電圧Vctに対して発振周波数foscや変換感度Kvが、本来の仕様範囲からずれてしまうことがある。そこで、本実施形態では、動作中に、制御電圧Vctに対する発振特性を自動的に補正することのできるVCO回路の例を示す。図8は、本発明の第4の実施形態に係るVCO回路の構成の例を示す回路図である。本実施形態のVCO回路は、第3の実施形態の構成に、発振特性較正部4を追加した構成をとる。本実施形態では、VCO回路の発振特性を較正するための較正モードが設けられ、発振特性較正部4は、較正モード時に入力される較正用制御電圧を用いて、リングオシレータ1の発振特性を較正する。図9に、発振特性較正部4の具体的な構成の例をブロック図で示す。発振特性較正部4は、リングオシレータ1の出力OSCの周波数をカウントするカウンタ41と、第1の較正用制御電圧Vct1および第2の較正用制御電圧Vct2が入力されたときのカウンタ41のそれぞれのカウント値fosc1、fosc2、およびその差分値fosc2-fosc1をそれぞれ期待値と比較する比較部42と、比較部42による比較結果にもとづいて、定電流生成部3Aに対する制御信号S1~S3および制御電流生成部2Aに対する制御信号S4、S5の信号値を決定する切り替え制御部43と、を備える。ここで、比較部42は、第1の較正用制御電圧Vct1が入力されたときのカウンタ41のカウント値fosc1を保存するレジスタ421と、第2の較正用制御電圧Vct2が入力されたときのカウンタ41のカウント値fosc2を保存するレジスタ422と、レジスタ421およびレジスタ422に保存された値から差分値fosc2-fosc1を算出する減算器423と、レジスタ421に保存されたカウント値fosc1を期待値f1と比較する比較器424と、レジスタ422に保存されたカウント値fosc2を期待値f2と比較する比較器425と、減算器423により算出された差分値fosc2-fosc1を期待値Δfと比較する比較器426と、を有する。差分値の期待値Δfは、Δf=f2-f1により求まる値であり、VCO回路の変換感度Kvに対する期待値である。差分値fosc2-fosc1が期待値Δfより大きければ、変換感度Kvが仕様よりも大きいことを示し、差分値fosc2-fosc1が期待値Δfより小さければ、変換感度Kvが仕様よりも小さいことを示す。切り替え制御部43は、比較器424、425、426からの出力にもとづいて、定電流生成部3Aに対する制御信号S1~S3および制御電流生成部2Aに対する制御信号S4、S5の信号値を決定する。図10に、発振特性較正部4における処理の流れをフロー図で示す。較正モードが開始されて、第1の較正用制御電圧Vct1が入力されるとステップS01、カウンタ41は、リングオシレータ1の出力OSCの周波数をカウントし、そのカウント値fosc1をレジスタ421に保存するステップS02。続いて、第2の較正用制御電圧Vct2が入力されるとステップS03、カウンタ41は、リングオシレータ1の出力OSCの周波数をカウントし、そのカウント値fosc2をレジスタ422に保存するステップS04。次に、減算器423が、レジスタ421およびレジスタ422に保存された値から差分値fosc2-fosc1を算出するステップS05。次に、比較器424、425、426により、カウント値fosc1、fosc2、および差分値fosc2-fosc1を、それぞれ期待値f1、f2およびΔfと比較するステップS06。この比較器424、425、426による比較結果にもとづいて、切り替え制御部43は、定電流生成部3Aから出力する定電流Iaの大きさ、および制御電流生成部2AのNMOSトランジスタN21のソース端子に接続される抵抗Rの抵抗値を決定するステップS07。このときの切り替え制御部43の処理について、図11を用いて説明する。図11には、較正用制御電圧Vct1、Vct2に対する5通りの発振特性の例が示されている。発振特性1は、fosc1>f1、fosc2>f2、fosc2-fosc1≒Δfの例である。この場合、変換感度Kvはほぼ仕様通りであるが、発振周波数が高めにずれている。そこで、切り替え制御部43は、定電流Iaを現在の設定よりも下げ、抵抗Rは現在の設定値のままとする。発振特性2は、fosc1>f1、fosc2>f2、fosc2-fosc1>Δfの例である。この場合、変換感度Kvも高めにずれているので、切り替え制御部43は、定電流Iaを現在の設定よりも下げるとともに、抵抗Rは現在の設定値よりも高くする。一方、発振特性3は、fosc1<f1、fosc2<f2、fosc2-fosc1≒Δfの例である。この場合、切り替え制御部43は、定電流Iaを現在の設定よりも上げ、抵抗Rは現在の設定値のままとする。また、発振特性4は、fosc1<f1、fosc2<f2、fosc2-fosc1<Δfの例である。この場合、切り替え制御部43は、定電流Iaを現在の設定よりも上げるとともに、抵抗Rは現在の設定値よりも低くする。これに対して、発振特性5は、fosc1>f1、fosc2<f2、fosc2-fosc1<Δfの例である。この場合、変換感度Kvを上げるだけで目標特性に近づくので、切り替え制御部43は、定電流Iaを現在の設定のままとして、抵抗Rを現在の設定値よりも低くする。最後に、切り替え制御部43は、決定された定電流Iaの大きさおよび抵抗Rの抵抗値となるよう、制御信号S1~S3による定電流生成部3AのスイッチSW1~SW3の設定、および制御信号S4、S5による制御電流生成部2AのスイッチSW4、SW5の設定を行いステップS08、一連の較正処理を終了する。このような本実施形態によれば、動作中に、発振特性較正部4による発振特性の較正を行うことができるので、電源電圧の変動や周囲温度の変動などにより発振特性にずれが生じても、そのずれを自動的に補正することができる。以上説明した少なくとも1つの実施形態のVCO回路によれば、位相雑音の発生や発振周波数のずれを低減させることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。