"遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための電気部品制御手段が搭載された電気部品制御基板と、前記電気部品制御手段の制御に応じて変動する制御データを記憶するための記憶手段と、遊技機の電源断時でも制御データを前記記憶手段に保持させるための保持用電源と、遊技機で用いられる電源電圧の低下にもとづいて検出信号を出力する電源監視手段と、前記保持用電源を含む複数種類の電圧の電源を作成するとともに、前記電気部品制御基板に所定電圧の電源を供給する電源基板と、を備え、前記電気部品制御手段は、前記電源監視手段からの前記検出信号の入力に応じて、バックアップフラグを前記記憶手段に設定する処理と、前記記憶手段に記憶されている複数のデータを対象として前記記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記記憶手段に記憶させる処理と、前記記憶手段へのアクセスを禁止する処理とを含む電源断処理を実行した後、待機状態に移行し、電力供給が開始されたときに、前記記憶手段に前記バックアップフラグが設定されていたことを条件に、前記記憶手段に記憶されている前記複数のデータを対象とする演算を行い演算結果にもとづいて前記記憶手段に記憶されているチェックデータが正常か否かを判定することによって前記記憶手段の記憶内容が正常か否かを判定する処理を実行し、前記記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、前記記憶手段に前記バックアップフラグが設定されていないときには、前記チェックデータにもとづいて前記記憶手段の記憶内容が正常か否かを判定する処理を実行せずに前記記憶手段の記憶内容を初期化する初期化処理を実行し、前記電源基板から前記電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るLC型ノイズフィルタを複数並設することにより構成されるノイズ除去回路を設けたことを特徴とする遊技機。以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータを含んだ構成とされる。電源基板から各電気部品制御手段に電源電圧を供給する構成とした場合には、各電気部品制御手段に供給する電源電圧が不安定になってしまい、各電気部品制御基板の内部機器に異常を来たしてしまう等の問題が生ずることがある。そのような問題が生じないようにするには、ノイズを除去するなどして電源ラインにノイズが乗らないようにすればよい。しかし、遊技機の稼動中に電源ラインに乗ってしまうノイズを遊技機を安全に稼動させることが可能な一定レベル以下に抑制できない場合があった。そこで、本発明は、電源ラインに発生したノイズを効果的に除去するなどして、電気部品制御基板の内部機器に異常が発生してしまうことを防止することが可能な遊技機を提供することを目的とする。本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための電気部品制御手段が搭載された電気部品制御基板と、電気部品制御手段の制御に応じて変動する制御データを記憶するための記憶手段と、遊技機の電源断時でも制御データを記憶手段に保持させるための保持用電源と、遊技機で用いられる電源電圧の低下にもとづいて検出信号を出力する電源監視手段と、保持用電源を含む複数種類の電圧の電源を作成するとともに、電気部品制御基板に所定電圧の電源を供給する電源基板と、を備え、電気部品制御手段は、電源監視手段からの検出信号の入力に応じて、バックアップフラグを記憶手段に設定する処理と、記憶手段に記憶されている複数のデータを対象として記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して記憶手段に記憶させる処理と、記憶手段へのアクセスを禁止する処理とを含む電源断処理を実行した後、待機状態に移行し、電力供給が開始されたときに、記憶手段にバックアップフラグが設定されていたことを条件に、記憶手段に記憶されている複数のデータを対象とする演算を行い演算結果にもとづいて記憶手段に記憶されているチェックデータが正常か否かを判定することによって記憶手段の記憶内容が正常か否かを判定する処理を実行し、記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、記憶手段にバックアップフラグが設定されていないときには、チェックデータにもとづいて記憶手段の記憶内容が正常か否かを判定する処理を実行せずに記憶手段の記憶内容を初期化する初期化処理を実行し、電源基板から電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るLC型ノイズフィルタを複数並設することにより構成されたノイズ除去回路例えば、入力段コンデンサ161aを含むことなく、ノイズフィルタ回路162aおよびコンデンサ163aで構成されるダブルL型のノイズ除去回路169aを設けたことを特徴とする。請求項1記載の本発明によれば、遊技機を、電源基板から電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るLC型ノイズフィルタを複数並設することにより構成されるノイズ除去回路を設けたことを特徴とするので、電気部品制御基板における電源ラインのノイズを低減することができ、基板に搭載される機器に対して安定した電圧を供給することができるという効果を得ることができる。従って、基板に搭載される機器において破損や誤動作などの障害が発生してしまうことを防止することが可能となる。以下、本発明の一実施形態を図面を参照して説明する。まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図1はパチンコ遊技機1を正面からみた正面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機やスロット機等であってもよい。図1に示すように、パチンコ遊技機1は、額縁状に形成されたガラス扉枠2を有する。ガラス扉枠2の下部表面には打球供給皿3がある。打球供給皿3の下部には、打球供給皿3からあふれた遊技球を貯留する余剰玉受皿4と打球を発射する打球操作ハンドル操作ノブ5が設けられている。ガラス扉枠2の後方には、遊技盤6が着脱可能に取り付けられている。また、遊技盤6の前面には遊技領域7が設けられている。遊技領域7の中央付近には、複数種類の図柄を可変表示するための可変表示部特別図柄表示装置9と7セグメントLEDによる普通図柄表示器普通図柄表示装置10とを含む可変表示装置8が設けられている。可変表示部9には、例えば左、中、右の3つの図柄表示エリアがある。可変表示装置8の側部には、打球を導く通過ゲート11が設けられている。通過ゲート11を通過した打球は、玉出口13を経て始動入賞口14の方に導かれる。通過ゲート11と玉出口13との間の通路には、通過ゲート11を通過した打球を検出するゲートスイッチ12がある。また、始動入賞口14に入った入賞球は、遊技盤6の背面に導かれ、始動口スイッチ17によって検出される。また、始動入賞口14の下部には開閉動作を行う可変入賞球装置15が設けられている。可変入賞球装置15は、ソレノイド16によって開状態とされる。可変入賞球装置15の下部には、特定遊技状態大当り状態においてソレノイド21によって開状態とされる開閉板20が設けられている。この実施の形態では、開閉板20が大入賞口を開閉する手段となる。開閉板20から遊技盤6の背面に導かれた入賞球のうち一方Vゾーンに入った入賞球はV入賞スイッチ22で検出される。また、開閉板20からの入賞球はカウントスイッチ23で検出される。可変表示装置8の下部には、始動入賞口14に入った入賞球数を表示する4個の表示部を有する始動入賞記憶表示器18が設けられている。この例では、4個を上限として、始動入賞がある毎に、始動入賞記憶表示器18は点灯している表示部を1つずつ増やす。そして、可変表示部9の可変表示が開始される毎に、点灯している表示部を1つ減らす。遊技盤6には、複数の入賞口19,24が設けられ、遊技球のそれぞれの入賞口19,24への入賞は、対応して設けられている入賞口スイッチ19a,19b,24a,24bによって検出される。遊技領域7の左右周辺には、遊技中に点滅表示される装飾ランプ25が設けられ、下部には、入賞しなかった打球を吸収するアウト口26がある。また、遊技領域7の外側の左右上部には、効果音を発する2つのスピーカ27が設けられている。遊技領域7の外周には、遊技効果LED28aおよび遊技効果ランプ28b,28cが設けられている。そして、この例では、一方のスピーカ27の近傍に、賞球残数があるときに点灯する賞球ランプ51が設けられ、他方のスピーカ27の近傍に、補給球が切れたときに点灯する球切れランプ52が設けられている。さらに、図1には、パチンコ遊技機1に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット50も示されている。カードユニット50には、使用可能状態であるか否かを示す使用可表示ランプ151、カード内に記録された残額情報に端数100円未満の数が存在する場合にその端数を打球供給皿3の近傍に設けられる度数表示LEDに表示させるための端数表示スイッチ152、カードユニット50がいずれの側のパチンコ遊技機1に対応しているのかを示す連結台方向表示器153、カードユニット50内にカードが投入されていることを示すカード投入表示ランプ154、記録媒体としてのカードが挿入されるカード挿入口155、およびカード挿入口155の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット50を解放するためのカードユニット錠156が設けられている。打球発射装置から発射された打球は、打球レールを通って遊技領域7に入り、その後、遊技領域7を下りてくる。打球が通過ゲート11を通ってゲートスイッチ12で検出されると、普通図柄表示器10の表示数字が連続的に変化する状態になる。また、打球が始動入賞口14に入り始動口スイッチ17で検出されると、図柄の変動を開始できる状態であれば、可変表示部9内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を1増やす。可変表示部9内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板20が、一定時間経過するまで、または、所定個数例えば10個の打球が入賞するまで開放する。そして、開閉板20の開放中に打球が特定入賞領域に入賞しV入賞スイッチ22で検出されると、継続権が発生し開閉板20の開放が再度行われる。継続権の発生は、所定回数例えば15ラウンド許容される。停止時の可変表示部9内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、普通図柄表示器10における停止図柄が所定の図柄当り図柄=小当り図柄である場合に、可変入賞球装置15が所定時間だけ開状態になる。さらに、高確率状態では、普通図柄表示器10における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置15の開放時間と開放回数が高められる。次に、パチンコ遊技機1の裏面に配置されている各基板について説明する。図2に示すように、パチンコ遊技機1の裏面では、枠体2A内の機構板の上部に玉貯留タンク38が設けられ、パチンコ遊技機1が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク38に供給される。球貯留タンク38内の遊技球は、誘導樋39を通って賞球ケース40Aで覆われる球払出装置に至る。遊技機裏面側では、可変表示部9を制御する可変表示制御ユニット29、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板主基板31が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板37、およびモータの回転力を利用して打球を遊技領域7に発射する打球発射装置が設置されている。さらに、装飾ランプ25、遊技効果LED28a、遊技効果ランプ28b,28c、賞球ランプ51および球切れランプ52に信号を送るためのランプ制御基板35、スピーカ27からの音声発生を制御するための音声制御基板70および打球発射装置を制御するための発射制御基板91も設けられている。さらに、DC30V、DC21V、DC12VおよびDC5Vを作成する電源回路が搭載された電源基板910が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板160が設置されている。ターミナル基板160には、少なくとも、球切れ検出スイッチの出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板31からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤34が設置されている。なお、図2には、ランプ制御基板35および音声制御基板70からの信号を、枠側に設けられている遊技効果LED28a、遊技効果ランプ28b,28c、賞球ランプ51および球切れランプ52に供給するための電飾中継基板A77が示されているが、信号中継の必要に応じて他の中継基板も設けられる。図3はパチンコ遊技機1の機構板を背面からみた背面図である。球貯留タンク38に貯留された玉は誘導樋39を通り、図3に示されるように、球切れ検出器球切れスイッチ187a,187bを通過して球供給樋186a,186bを経て球払出装置97に至る。球切れスイッチ187a,187bは遊技球通路内の遊技球の有無を検出するスイッチであるが、球タンク38内の補給球の不足を検出する球切れ検出スイッチ167も設けられている。以下、球切れスイッチ187a,187bを、球切れスイッチ187と表現することがある。球払出装置97から払い出された遊技球は、連絡口45を通ってパチンコ遊技機1の前面に設けられている打球供給皿3に供給される。連絡口45の側方には、パチンコ遊技機1の前面に設けられている余剰玉受皿4に連通する余剰玉通路46が形成されている。入賞にもとづく景品球が多数払い出されて打球供給皿3が満杯になり、ついには遊技球が連絡口45に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路46を経て余剰玉受皿4に導かれる。さらに遊技球が払い出されると、感知レバー47が満タンスイッチ48を押圧して満タンスイッチ48がオンする。その状態では、球払出装置97内のステッピングモータの回転が停止して球払出装置97の動作が停止するとともに打球発射装置の駆動も停止する。次に、機構板36に設置されている中間ベースユニットの構成について説明する。中間ベースユニットには、球供給樋186a,186bや球払出装置97が設置される。図4に示すように、中間ベースユニットの上下には連結凹突部182が形成されている。連結凹突部182は、中間ベースユニットと機構板36の上部ベースユニットおよび下部ベースユニットを連結固定するものである。中間ベースユニットの上部には通路体184が固定されている。そして、通路体184の下部に球払出装置97が固定されている。通路体184は、カーブ樋174図3参照によって流下方向を左右方向に変換された2列の遊技球を流下させる払出球通路186a,186bを有する。払出球通路186a,186bの上流側には、球切れスイッチ187a,187bが設置されている。球切れスイッチ187a,187bは、払出球通路186a,186b内の遊技球の有無を検出するものであって、球切れスイッチ187a,187bが遊技球を検出しなくなると球払出装置97における払出モータ図4において図示せずの回転を停止して球払出が不動化される。なお、球切れスイッチ187a,187bは、払出球通路186a,186bに27~28個程度の遊技球が存在することを検出できるような位置に係止片188によって係止されている。すなわち、球切れスイッチ187a,187bは、賞球の一単位の最大払出量この実施の形態では15個および球貸しの一単位の最大払出量この実施の形態では100円:25個以上が確保されていることが確認できるような位置に設置されている。通路体184の中央部は、内部を流下する遊技球の球圧を弱めるように、左右に湾曲する形状に形成されている。そして、払出球通路186a,186bの間に止め穴189が形成されている。止め穴189の裏面は中間ベースユニットに設けられている取付ボスがはめ込まれる。その状態で止めねじがねじ止めされて、通路体184は中間ベースユニットに固定される。なお、ねじ止めされる前に、中間ベースユニットに設けられている係止突片185によって通路体184の位置合わせを行えるようになっている。通路体184の下方には、球払出装置97に遊技球を供給するとともに故障時等には球払出装置97への遊技球の供給を停止する球止め装置190が設けられている。球止め装置190の下方に設置される球払出装置97は、直方体状のケース198の内部に収納されている。ケース198の左右4箇所には突部が設けられている。各突部が中間ベースユニットに設けられている位置決め突片に係った状態で、中間ベースユニットの下部に設けられている弾性係合片にケース198の下端がはめ込まれる。図5は球払出装置97の分解斜視図である。球払出装置97の構成および作用について図5を参照して説明する。この実施形態における球払出装置97は、ステッピングモータ払出モータ289がスクリュー288を回転させることによりパチンコ玉を1個ずつ払い出す。なお、球払出装置97は、入賞にもとづく景品球だけでなく、貸し出すべき遊技球も払い出す。図5に示すように、球払出装置97は、2つのケース198a,198bを有する。それぞれのケース198a,198bの左右2箇所に、球払出装置97の設置位置上部に設けられた位置決め突片に当接される係合突部280が設けられている。また、それぞれのケース198a,198bには、球供給路281a,281bが形成されている。球供給路281a,281bは湾曲面282a,282bを有し、湾曲面282a,282bの終端の下方には、球送り水平路284a,284bが形成されている。さらに、球送り水平路284a,284bの終端に球排出路283a,283bが形成されている。球供給路281a,281b、球送り水平路284a,284b、球排出路283a,283bは、ケース198a,198bをそれぞれ前後に区画する区画壁295a,295bの前方に形成されている。また、区画壁295a,295bの前方において、玉圧緩衝部材285がケース198a,198b間に挟み込まれる。玉圧緩衝部材285は、球払出装置97に供給される玉を左右側方に振り分けて球供給路281a,281bに誘導する。また、玉圧緩衝部材285の下部には、発光素子LED286と受光素子図示せずとによる払出モータ位置センサが設けられている。発光素子286と受光素子とは、所定の間隔をあけて設けられている。そして、この間隔内に、スクリュー288の先端が挿入されるようになっている。なお、玉圧緩衝部材285は、ケース198a,198bが張り合わされたときに、完全にその内部に収納固定される。球送り水平路284a,284bには、払出モータ289によって回転させられるスクリュー288が配置されている。払出モータ289はモータ固定板290に固定され、モータ固定板290は、区画壁295a,295bの後方に形成される固定溝291a,291bにはめ込まれる。その状態で払出モータ289のモータ軸が区画壁295a,295bの前方に突出するので、その突出の前方にスクリュー288が固定される。スクリュー288の外周には、払出モータ289の回転によって球送り水平路284a,284bに載置された遊技球を前方に移動させるための螺旋突起288aが設けられている。そして、スクリュー288の先端には、発光素子286を収納するように凹部が形成され、その凹部の外周には、2つの切欠部292が互いに180度離れて形成されている。従って、スクリュー288が1回転する間に、発光素子286からの光は、切欠部292を介して受光素子で2回検出される。つまり、発光素子286と受光素子とによる払出モータ位置センサは、スクリュー288を定位置で停止するためのものであり、かつ、払出動作が行われた旨を検出するものである。なお、発光素子286、受光素子および払出モータ289からの配線は、まとめられてケース198a,198bの後部下方に形成された引出穴から外部に引き出されコネクタに結線される。遊技球が球送り水平路284a,284bに載置された状態において、払出モータ289が回転すると、スクリュー288の螺旋突起288aによって、遊技球は、球送り水平路284a,284b上を前方に向かって移動する。そして、遂には、球送り水平路284a,284bの終端から球排出路283a,283bに落下する。このとき、左右の球送り水平路284a,284bからの落下は交互に行われる。すなわち、スクリュー288が半回転する毎に一方から1個の遊技球が落下する。従って、1個の遊技球が落下する毎に、発光素子286からの光が受光素子によって検出される。図4に示すように、球払出装置97の下方には、球振分部材311が設けられている。球振分部材311は、振分ソレノイド310によって駆動される。例えば、ソレノイド310のオン時には、球振分部材311は右側に倒れ、オフ時には左側に倒れる。振分ソレノイド310の下方には、近接スイッチによる賞球カウントスイッチ301Aおよび球貸しカウントスイッチ301Bが設けられている。入賞にもとづく賞球時には、球振分部材311は右側に倒れ、球排出路283a,283bからの玉はともに賞球カウントスイッチ301Aを通過する。また、球貸し時には、球振分部材311は左側に倒れ、球排出路283a,283bからの玉はともに球貸しカウントスイッチ301Bを通過する。従って、球払出装置97は、賞球時と球貸し時とで払出流下路を切り替えて、所定数の遊技媒体の払出を行うことができる。このように、球振分部材311を設けることによって、2条の玉流路を落下してきた玉は、賞球カウントスイッチ301Aと球貸しカウントスイッチ301Bとのうちのいずれか一方しか通過しない。従って、賞球であるのか球貸しであるのかの判断をすることなく、賞球カウントスイッチ301Aと球貸しカウントスイッチ301Bの検出出力から、直ちに賞球数または球貸し数を把握することができる。なお、この実施の形態では、電気的駆動源の駆動によって遊技球を払い出す球払出装置として、ステッピングモータの回転によって遊技球が払い出される球払出装置97を用いることにするが、その他の駆動源によって遊技球を送り出す構造の球払出装置を用いてもよいし、電気的駆動源の駆動によってストッパを外し遊技球の自重によって払い出しがなされる構造の球払出装置を用いてもよい。また、この実施の形態では、球払出装置97は賞球にもとづく景品球と貸出要求にもとづく貸し球の双方を払い出すが、それぞれについて払出装置が設けられていてもよい。図6は、主基板31における回路構成の一例を示すブロック図である。なお、図6には、主基板31以外の電気部品制御手段として、払出制御基板37、ランプ制御基板35、音声制御基板70、発射制御基板91および図柄制御基板80も示されている。主基板31には、プログラムに従ってパチンコ遊技機1を制御する基本回路53と、ゲートスイッチ12、始動口スイッチ17、V入賞スイッチ22、カウントスイッチ23、入賞口スイッチ19a,19b,24a,24b、満タンスイッチ48、球切れスイッチ187および賞球カウントスイッチ301Aからの信号を基本回路53に与えるスイッチ回路58と、可変入賞球装置15を開閉するソレノイド16、開閉板20を開閉するソレノイド21および大入賞口内の経路を切り換えるためのソレノイド21Aを基本回路53からの指令に従って駆動するソレノイド回路59とが搭載されている。なお、図6には示されていないが、カウントスイッチ短絡信号もスイッチ回路58を介して基本回路53に伝達される。また、基本回路53から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部9の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等の情報出力信号をホールコンピュータ等の外部機器に対して出力する情報出力回路64が搭載されている。基本回路53は、ゲーム制御用のプログラム等を記憶するROM54、ワークメモリとして使用される記憶手段の一例であるRAM55、プログラムに従って制御動作を行うCPU56およびI/Oポート部57を含む。この実施の形態では、ROM54,RAM55はCPU56に内蔵されている。すなわち、CPU56は、1チップマイクロコンピュータである。なお、1チップマイクロコンピュータは、少なくともRAM55が内蔵されていればよく、ROM54およびI/Oポート部57は外付けであっても内蔵されていてもよい。さらに、主基板31には、電源投入時に基本回路53をリセットするためのシステムリセット回路65が設けられている。遊技球を打撃して発射する打球発射装置は発射制御基板91上の回路によって制御される駆動モータ94で駆動される。そして、駆動モータ94の駆動力は、操作ノブ5の操作量に従って調整される。すなわち、発射制御基板91上の回路によって、操作ノブ5の操作量に応じた速度で打球が発射されるように制御される。なお、この実施の形態では、ランプ制御基板35に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器18、ゲート通過記憶表示器41および装飾ランプ25の表示制御を行うとともに、枠側に設けられている遊技効果ランプLED28a,28b,28c、賞球ランプ51および球切れランプ52の表示制御を行う。また、特別図柄を可変表示する可変表示部9および普通図柄を可変表示する普通図柄表示器10の表示制御は、図柄制御基板80に搭載されている表示制御手段によって行われる。図7は、払出制御基板37および球払出装置97の構成要素などの払出に関連する構成要素を示すブロック図である。図7に示すように、満タンスイッチ48からの検出信号は、中継基板71を介して主基板31のI/Oポート部57に入力される。満タンスイッチ48は、余剰球受皿4の満タンを検出するスイッチである。また、球切れスイッチ187187a,187bからの検出信号も、中継基板72および中継基板71を介して主基板31のI/Oポート部57に入力される。主基板31のCPU56は、球切れスイッチ187からの検出信号が球切れ状態を示しているか、または、満タンスイッチ48からの検出信号が満タン状態を示していると、払出禁止を指示する払出制御コマンドを送出する。払出禁止を指示する払出制御コマンドを受信すると、払出制御基板37の払出制御用CPU371は球払出処理を停止する。さらに、賞球カウントスイッチ301Aからの検出信号は、中継基板72および中継基板71を介して主基板31のI/Oポート部57に入力されるとともに、中継基板72を介して払出制御基板37の入力ポート372bに入力される。賞球カウントスイッチ301Aは、球払出装置97の払出機構部分に設けられ、実際に払い出された賞球払出球を検出する。入賞があると、払出制御基板37には、主基板31の出力ポートポート0,1570,571から賞球個数を示す払出制御コマンドが入力される。出力ポート出力ポート1571は8ビットのデータを出力し、出力ポート570は1ビットのストローブ信号INT信号を出力する。賞球個数を示す払出制御コマンドは、入力バッファ回路373Aを介してI/Oポート372aに入力される。INT信号は、入力バッファ回路373Bを介して払出制御用CPU371の割込端子に入力されている。払出制御用CPU371は、I/Oポート372aを介して払出制御コマンドを入力し、払出制御コマンドに応じて球払出装置97を駆動して賞球払出を行う。なお、この実施の形態では、払出制御用CPU371は、1チップマイクロコンピュータであり、少なくともRAMが内蔵されている。また、主基板31において、出力ポート570,571の外側にバッファ回路620,68Aが設けられている。バッファ回路620,68Aとして、例えば、汎用のCMOS-ICである74HC250,74HC14が用いられる。このような構成によれば、外部から主基板31の内部に入力される信号が阻止されるので、払出制御基板37から主基板31に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路620,68Aの出力側にノイズフィルタを設けてもよい。払出制御用CPU371は、出力ポート372cを介して、貸し球数を示す球貸し個数信号をターミナル基板160に出力する。さらに、出力ポート372dを介して、エラー表示用LED374にエラー信号を出力する。さらに、払出制御基板37の入力ポート372bには、中継基板72を介して球貸しカウントスイッチ301Bからの検出信号が入力される。球貸しカウントスイッチ301Bは、球払出装置97の払出機構部分に設けられ、実際に払い出された貸し球を検出する。払出制御基板37からの払出モータ289への駆動信号は、出力ポート372cおよび中継基板72を介して球払出装置97の払出機構部分における払出モータ289に伝えられ、振分ソレノイド310への駆動信号は、出力ポート372eおよび中継基板72を介して球払出装置97の払出機構部分における振分ソレノイド310に伝えられる。カードユニット50には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット50には、端数表示スイッチ152、連結台方向表示器153、カード投入表示ランプ154およびカード挿入口155が設けられている図1参照。残高表示基板74には、打球供給皿3の近傍に設けられている度数表示LED、球貸しスイッチおよび返却スイッチが接続される。残高表示基板74からカードユニット50には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が払出制御基板37を介して与えられる。また、カードユニット50から残高表示基板74には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が払出制御基板37を介して与えられる。カードユニット50と払出制御基板37の間では、接続信号VL信号、ユニット操作信号BRDY信号、球貸し要求信号BRQ信号、球貸し完了信号EXS信号およびパチンコ機動作信号PRDY信号が入力ポート372bおよび出力ポート372eを介してやりとりされる。パチンコ遊技機1の電源が投入されると、払出制御基板37の払出制御用CPU371は、カードユニット50にPRDY信号を出力する。また、カードユニット制御用マイクロコンピュータは、VL信号を出力する。払出制御用CPU371は、VL信号の入力状態により接続状態/未接続状態を判定する。カードユニット50においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板37にBRDY信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板37にBRQ信号を出力する。そして、払出制御基板37の払出制御用CPU371は、カードユニット50に対するEXS信号を立ち上げ、カードユニット50からのBRQ信号の立ち下がりを検出すると、払出モータ289を駆動し、所定個の貸し球を遊技者に払い出す。このとき、振分ソレノイド310は駆動状態とされている。すなわち、球振分部材311を球貸し側に向ける。そして、払出が完了したら、払出制御用CPU371は、カードユニット50に対するEXS信号を立ち下げる。その後、カードユニット50からのBRDY信号がオン状態でなければ、賞球払出制御を実行する。以上のように、カードユニット50からの信号は全て払出制御基板37に入力される構成になっている。従って、球貸し制御に関して、カードユニット50から主基板31に信号が入力されることはなく、主基板31の基本回路53にカードユニット50の側から不正に信号が入力される余地はない。また、カードユニット50で用いられる電源電圧AC24Vは払出制御基板37から供給される。なお、この実施の形態では、カードユニット50が遊技機とは別体として遊技機に隣接して設置されている場合を例にするが、カードユニット50は遊技機と一体化されていてもよい。また、コイン投入に応じてその金額に応じた遊技球が貸し出されるような場合でも本発明を適用できる。図8は、図柄制御基板80内の回路構成を、可変表示部9の一実現例であるLCD液晶表示装置82、可変表示器10、主基板31の出力ポートポート0,2570,572および出力バッファ回路620,62Aとともに示すブロック図である。出力ポート出力ポート2572からは8ビットのデータが出力され、出力ポート570からは1ビットのストローブ信号INT信号が出力される。表示制御用CPU101は、制御データROM102に格納されたプログラムに従って動作し、主基板31からノイズフィルタ107および入力バッファ回路105Bを介してINT信号が入力されると、入力バッファ回路105Aを介して表示制御コマンドを受信する。入力バッファ回路105A,105Bとして、例えば汎用ICである74HC540,74HC14を使用することができる。なお、表示制御用CPU101がI/Oポートを内蔵していない場合には、入力バッファ回路105A,105Bと表示制御用CPU101との間に、I/Oポートが設けられる。そして、表示制御用CPU101は、受信した表示制御コマンドに従って、LCD82に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をVDP103に与える。VDP103は、キャラクタROM86から必要なデータを読み出す。VDP103は、入力したデータに従ってLCD82に表示するための画像データを生成し、R,G,B信号および同期信号をLCD82に出力する。なお、図8には、VDP103をリセットするためのリセット回路83、VDP103に動作クロックを与えるための発振回路85、および使用頻度の高い画像データを格納するキャラクタROM86も示されている。キャラクタROM86に格納される使用頻度の高い画像データとは、例えば、LCD82に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。入力バッファ回路105A,105Bは、主基板31から図柄制御基板80へ向かう方向にのみ信号を通過させることができる。従って、図柄制御基板80側から主基板31側に信号が伝わる余地はない。すなわち、入力バッファ回路105A,105Bは、入力ポートともに不可逆性情報入力手段を構成する。図柄制御基板80内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板31側に伝わることはない。なお、出力ポート570,572の出力をそのまま図柄制御基板80に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路620,62Aを設けることによって、主基板31から図柄制御基板80への一方向性の信号伝達をより確実にすることができる。すなわち、出力バッファ回路620,62Aは、出力ポートともに不可逆性情報出力手段を構成する。また、高周波信号を遮断するノイズフィルタ107として、例えば3端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ107の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。なお、主基板31のバッファ回路620,62Aの出力側にもノイズフィルタを設けてもよい。図9は、主基板31およびランプ制御基板35における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域7の外側に設けられている遊技効果LED28a、遊技効果ランプ28b,28cと遊技盤に設けられている装飾ランプ25の点灯/消灯と、賞球ランプ51および球切れランプ52の点灯/消灯とを示すランプ制御コマンドが主基板31からランプ制御基板35に出力される。また、始動記憶表示器18およびゲート通過記憶表示器41の点灯個数を示すランプ制御コマンドも主基板31からランプ制御基板35に出力される。図9に示すように、ランプ制御に関するランプ制御コマンドは、基本回路53におけるI/Oポート部57の出力ポート出力ポート0,3570,573から出力される。出力ポート出力ポート3573は8ビットのデータを出力し、出力ポート570は1ビットのINT信号を出力する。ランプ制御基板35において、主基板31からの制御コマンドは、入力バッファ回路355A,355Bを介してランプ制御用CPU351に入力する。なお、ランプ制御用CPU351がI/Oポートを内蔵していない場合には、入力バッファ回路355A,355Bとランプ制御用CPU351との間に、I/Oポートが設けられる。ランプ制御基板35において、ランプ制御用CPU351は、各制御コマンドに応じて定義されている遊技効果LED28a、遊技効果ランプ28b,28c、装飾ランプ25の点灯/消灯パターンに従って、遊技効果LED28a、遊技効果ランプ28b,28c、装飾ランプ25に対して点灯/消灯信号を出力する。点灯/消灯信号は、遊技効果LED28a、遊技効果ランプ28b,28c、装飾ランプ25に出力される。なお、点灯/消灯パターンは、ランプ制御用CPU351の内蔵ROMまたは外付けROMに記憶されている。主基板31において、CPU56は、RAM55の記憶内容に未払出の賞球残数があるときに賞球ランプ51の点灯を指示する制御コマンドを出力し、前述した遊技盤裏面の払出球通路186a,186bの上流に設置されている球切れスイッチ187a,187b図3参照が遊技球を検出しなくなると球切れランプ52の点灯を指示する制御コマンドを出力する。ランプ制御基板35において、各制御コマンドは、入力バッファ回路355A,355Bを介してランプ制御用CPU351に入力する。ランプ制御用CPU351は、それらの制御コマンドに応じて、賞球ランプ51および球切れランプ52を点灯/消灯する。なお、点灯/消灯パターンは、ランプ制御用CPU351の内蔵ROMまたは外付けROMに記憶されている。さらに、ランプ制御用CPU351は、制御コマンドに応じて始動記憶表示器18およびゲート通過記憶表示器41に対して点灯/消灯信号を出力する。入力バッファ回路355A,355Bとして、例えば、汎用のCMOS-ICである74HC540,74HC14が用いられる。入力バッファ回路355A,355Bは、主基板31からランプ制御基板35へ向かう方向にのみ信号を通過させることができる。従って、ランプ制御基板35側から主基板31側に信号が伝わる余地はない。たとえ、ランプ制御基板35内の回路に不正改造が加えられても、不正改造によって出力される信号がメイン基板31側に伝わることはない。なお、入力バッファ回路355A,355Bの入力側にノイズフィルタを設けてもよい。また、主基板31において、出力ポート570,573の外側にバッファ回路620,63Aが設けられている。バッファ回路620,63Aとして、例えば、汎用のCMOS-ICである74HC250,74HC14が用いられる。このような構成によれば、外部から主基板31の内部に入力される信号が阻止されるので、ランプ制御基板70から主基板31に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路620,63Aの出力側にノイズフィルタを設けてもよい。図10は、主基板31における音声制御コマンドの信号送信部分および音声制御基板70の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域7の外側に設けられているスピーカ27の音声出力を指示するための音声制御コマンドが、主基板31から音声制御基板70に出力される。図10に示すように、音声制御コマンドは、基本回路53におけるI/Oポート部57の出力ポート出力ポート0,4570,574から出力される。出力ポート出力ポート4574からは8ビットのデータが出力され、出力ポート570からは1ビットのINT信号が出力される。音声制御基板70において、主基板31からの各信号は、入力バッファ回路705A,705Bを介して音声制御用CPU701に入力する。なお、音声制御用CPU701がI/Oポートを内蔵していない場合には、入力バッファ回路705A,705Bと音声制御用CPU701との間に、I/Oポートが設けられる。そして、例えばディジタルシグナルプロセッサによる音声合成回路702は、音声制御用CPU701の指示に応じた音声や効果音を発生し音量切替回路703に出力する。音量切替回路703は、音声制御用CPU701の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路704に出力する。音量増幅回路704は、増幅した音声信号をスピーカ27に出力する。入力バッファ回路705A,705Bとして、例えば、汎用のCMOS-ICである74HC540,74HC14が用いられる。入力バッファ回路705A,705Bは、主基板31から音声制御基板70へ向かう方向にのみ信号を通過させることができる。よって、音声制御基板70側から主基板31側に信号が伝わる余地はない。従って、音声制御基板70内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板31側に伝わることはない。なお、入力バッファ回路705A,705Bの入力側にノイズフィルタを設けてもよい。また、主基板31において、出力ポート570,574の外側にバッファ回路620,67Aが設けられている。バッファ回路620,67Aとして、例えば、汎用のCMOS-ICである74HC250,74HC14が用いられる。このような構成によれば、外部から主基板31の内部に入力される信号が阻止されるので、音声制御基板70から主基板31に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路620,67Aの出力側にノイズフィルタを設けてもよい。図11は、払出制御基板37および打球発射を制御する制御手段が搭載されている発射制御基板91を示すブロック図である。図11に示すように、発射制御信号が、払出制御基板37における出力ポート372dから発射制御基板91に出力される。発射制御基板91において、払出制御基板37からの発射制御信号は、バッファ回路815を介してモータ駆動回路813に入力する。モータ駆動回路813は、例えば、遊技球を発射する球打ち動作および次の遊技球を発射する準備である復旧球補給動作の各期間における駆動モータ94の回転速度を制御する電圧を発生する。球打ち動作期間では、操作ノブ5に対する回転操作角に対応して徐々に増加する電圧を発生し、復旧球補給動作期間では、あらかじめ定められた所定の電圧を発生する。タッチセンサ回路93は、操作ノブ5に取り付けられた人体検出用の電極に人体が接触している間、発射許可信号をモータ駆動回路813に出力する。また、モータ駆動回路813には、払出制御基板37からの発射制御信号が与えられる。モータ駆動回路813は、発射制御信号および発射許可信号がオンすると、球打ち動作期間および復旧球補給動作期間のシーケンス動作の切り替えを制御するとともに、駆動モータ94の駆動に必要な駆動パターン信号および駆動電圧切替信号を発生する。図12は、電源基板910から各基板に供給される直流電圧等を示すブロック図である。図12に示すように、電源基板910には各種直流電圧を生成する電源回路が搭載される。また、必要に応じて、AC24Vも各基板に供給される。この実施の形態では、主基板31には、DC30V、DC12V、DC5Vおよびバックアップ電源電圧VBBが供給される。ランプ制御基板35には、DC30V、DC21V、DC12VおよびDC5Vが供給される。払出制御基板37には、AC24V、DC30V、DC12V、DC5Vおよびバックアップ電源電圧VBBが供給される。そして、発射制御基板91には、DC30V、DC12VおよびDC5Vが供給される。また、音声制御基板70には、DC12およびDC5Vが供給される。図柄制御基板80には、DC12VおよびDC5Vが供給される。なお、図柄制御基板80への電源供給は、電源基板910から主基板31を介して供給してもよい。また、各電気部品制御基板は、第1種パチンコ遊技機や第2種パチンコ遊技機など遊技機の種類を問わず電源基板を共通して使用するように構成することができる。図12に示すように、各基板に供給される電圧のグラウンド側は電源基板910において共通にとられている。従って、各基板におけるグラウンドレベルは共通である。すると、ある基板から他の基板に伝達される信号として、電圧レベルをそのまま使用することができる。グラウンドレベルが共通化されていない基板があると、そのような基板に対する信号伝達を行う場合には、フォトカプラ等の非接触式の情報伝達手段を用いる必要がありコストアップの要因となる。しかし、この実施の形態のように、全ての基板のグラウンドレベルが共通化されている場合には、フォトカプラ等を用いる必要はない。図13は、主基板31における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。主基板31には、上述したように、DC30V、DC12V、DC5Vおよびバックアップ電源電圧VBBが供給されるが、ここではバックアップ電源電圧は示されていない。図13に示すように、主基板31に供給されるDC5Vラインには、後述するノイズフィルタ回路162aが設けられている。本例では、ノイズフィルタ回路162aの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ161aが配されている。この実施の形態では、入力段コンデンサ161aは、5Vライン導入口の近傍主基板31における入力段から分岐した所定の位置に配される他の入力段コンデンサも同様。なお、入力段コンデンサ161aは、後述する払出制御基板37における例えばコンデンサ381aと同様に、ノイズフィルタ回路162aの近傍に設けるようにしてもよい。ノイズフィルタ回路162aの出力側とグラウンドレベルとの間には、0.1[μF]のコンデンサ163aが配されている。このように、本例では、コンデンサ163aとノイズフィルタ回路162aとでダブルL型のノイズ除去回路169aが形成されている。さらに、本例では、ダブルL型のノイズ除去回路169aの後段の信号ラインとグラウンドレベルとの間に、大容量本例では1000[μF]の電圧安定用コンデンサ164aが配されている。図14は、ノイズフィルタ回路162aの回路構成の例を示す回路図である。図14に示すように、ノイズフィルタ回路162aは、入力側に配されるインダクタ162aaと、グラウンドレベルに接続され本例では0.022[μF]の容量を持つバリスタ162abと、出力側に配されるインダクタ162acとで構成される。インダクタ162aa,162acは、例えばコイルによって形成され、高周波損失を発生させてノイズを抑制する役割を果たす。バリスタ162abは、電圧に依存する非線形抵抗をもつ2電極半導体デバイスであり、供給電圧が増加すると抵抗が減少するため、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能ノイズ吸収機能を有する。図14に示すようにノイズフィルタ回路162aが形成されるため、コンデンサ163aとノイズフィルタ回路162aとで形成されるノイズ除去回路169aは、LC型ノイズフィルタを並設したダブルL型の回路となっている。このように、ノイズ除去回路169aは、入力側をインダクタ162aaで構成し、出力側をコンデンサ163aで構成するようにしている。すなわち、入力側に接続される回路電源基板910の回路のインピーダンスと比較して、出力側に接続される回路主基板31、表示制御基板80、ランプ制御基板35、音声制御基板70、払出制御基板37などの回路のインピーダンスが高い本実施例においては、ノイズ除去回路の入力側をインダクタとし出力側をコンデンサとすることで、ノイズ除去効果の向上を図っている。図15Aは、ノイズフィルタ回路162aの機能を有するノイズフィルタ素子171の外観の例を示す正面図である。図15Bは、ノイズフィルタ回路162aの機能を有するノイズフィルタ171の内部構造の例を示す断面図である。ノイズフィルタ171は、図15Bに示すように、入力側と出力側にインダクタ162aa,162acの機能を為すフェライト172,173が形成され、グラウンド側の端子が接続されたバリスタ174が中心部にほぼ円板状に形成された構造を為す。本例では、ノイズフィルタ171が主基板31等の所定の位置に搭載されることで、主基板31にフィルタ回路162aを形成する。なお、図15に示すノイズフィルタ171をグラウンドラインに接続する際には、ノイズフィルタ171のグラウンド側の端子ピンを接続するために、例えばグラウンドラインからグラウンド端子接続用のパターンを分岐させて引き出すことでT字状になるようなグラウンドラインを構成せずに、グラウンドライン上にグラウンド側の端子ピンを取付けるようにする。この場合、グラウンドライン上であれば、グラウンドラインを屈曲させた屈曲点に取付けるようにしてもよい。また、図13に示すように、主基板31に供給されるDC12Vラインには、ノイズフィルタ回路162bが設けられている。本例では、ノイズフィルタ回路162bの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ161bが配されている。また、ノイズフィルタ回路162bの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ163bが配されている。このように、本例では、コンデンサ163bとノイズフィルタ回路162bとでダブルL型のノイズ除去回路169bが構成されている。さらに、本例では、ダブルL型のノイズ除去回路169bの後段の信号ラインとグラウンドレベルとの間に、大容量本例では1000[μF]の電圧安定用コンデンサ164bが配されている。このように、本例では、DC12Vの入力部分は、DC5Vの入力部分と同じ構成とされている。さらに、主基板31に供給されるDC30Vラインには、インダクタ165が設けられている。インダクタ165の出力側には、インダクタ166およびバリスタ168が配されている。本例では、インダクタ165の入力側とグラウンドレベルとの間に、470[μF]の入力段コンデンサ161cが配されている。また、インダクタ166の出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ163cが配されている。このように、本例では、インダクタ165,166、バリスタ168およびコンデンサ163cによってダブルL型のノイズ除去回路169cが構成されている。さらに、本例では、ダブルL型のノイズ除去回路169cの後段の信号ラインとグラウンドレベルとの間に、大容量本例では470[μF]の電圧安定用コンデンサ164cが配されている。このように、本例では、DC30Vの入力部分は、電圧安定用コンデンサの静電容量や定格電圧などは異なるが、DC5Vの入力部分とほぼ同じ構成とされている。インダクタ165,166は、例えば信号ラインをフェライトビーズで覆った構成とされ、高周波損失を発生させてノイズを抑制する。バリスタ168は、例えば上述したバリスタ162abと同様の構成とされ、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能を有する。なお、バリスタ168などの本実施例における各バリスタは、高周波をバイパスさせる機能を有する一般的にバリスタと呼ばれているものの他、バリスタ機能を有するコンデンサであってもよく、また単なるコンデンサであってもよい。本例のように、ノイズフィルタ171を用いるか、インダクタ165,166やバリスタ168で構成される回路を用いるかについては遊技機の運用態様などによって適宜選択するようにすればよい。本例では、遊技機で使用される電圧のうち、比較的高電圧の30Vラインには、ノイズ除去回路169cバリスタ168の定格電圧が比較的高いのような回路を用いる構成としている。上述したように、入力段コンデンサ161a,161b,161cを配する構成としたことで、比較的長期間取り替えが行われない枠側基板遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。すなわち、図12で述べたように、電源基板910で生成された電圧は、各基板に分岐させて供給している。従って、入力段コンデンサ161a,161b,161cを設けることで他の基板の電源供給ラインのノイズの対策も可能となる。また、電圧安定用コンデンサ164a,164b,164cを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばCPU56等の動作の安定を図ることができる。入力段コンデンサ161a,161b,161cは、アルミ電解コンデンサとほぼ同じ構造をなす電解コンデンサであり、アルミ箔を巻き取った素子によって構成されている。本例では、電解コンデンサの電解質に、有機半導体多結晶からなる高電導体が用いられている。なお、封口においては、ゴム封口としてもよく、例えばエポキシ樹脂などの樹脂によって封口するようにしてもよい。この様な構成により、温度の変化に対するESR等価直列抵抗の変化が少ない等の効果がある。従って、パチンコ島遊技機設置島内は高温になるが、この様な条件でもノイズ除去効果能力の変化が少なく好適である。図16は、ランプ制御基板35における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。ランプ制御基板35には、上述したように、DC30V、DC21V、DC12VおよびDC5Vが供給されるが、図16にはDC21Vの入力部分の構成は示されていない。DC21Vの入力部分には、この実施の形態で示されたようなノイズフィルタ回路は構成されていない。DC21Vは、AC24Vを整流することで生成され、ランプを点灯させるために用いられるが、ノイズの発生による不都合があまりない。ただし、DC21Vの入力部分についてもノイズフィルタ回路を設ける構成としてもよい。図16に示すように、ランプ制御基板35に供給されるDC5Vラインには、ノイズフィルタ回路362aが設けられている。本例では、ノイズフィルタ回路362aの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ361aが配されている。また、ノイズフィルタ回路362aの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ363aが配されている。このように、本例では、コンデンサ363aとノイズフィルタ回路362aとでダブルL型のノイズ除去回路369aが形成されている。さらに、本例では、ダブルL型のノイズ除去回路369aの後段の信号ラインとグラウンドレベルとの間に、大容量本例では1000[μF]の電圧安定用コンデンサ364aが配されている。なお、本例では、ノイズフィルタ回路362aは上述したフィルタ回路162aと同一の構成であり、他の各部も主基板31に形成されている各部と同一の構成である。また、図16に示すように、ランプ制御基板35に供給されるDC12Vラインには、ノイズフィルタ回路362bが設けられている。本例では、ノイズフィルタ回路362bの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ361bが配されている。また、ノイズフィルタ回路362bの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ363bが配されている。このように、本例では、コンデンサ363bとノイズフィルタ回路362bとでダブルL型のノイズ除去回路369bが構成されている。さらに、本例では、ダブルL型のノイズ除去回路369bの後段の信号ラインとグラウンドレベルとの間に、大容量本例では1000[μF]の電圧安定用コンデンサ364bが配されている。このように、本例では、DC12Vの入力部分は、DC5Vの入力部分と同じ構成とされている。さらに、ランプ制御基板35に供給されるDC30Vラインには、インダクタ365が設けられている。インダクタ365の出力側には、インダクタ366およびバリスタ368が配されている。本例では、インダクタ365の入力側とグラウンドレベルとの間に、470[μF]の入力段コンデンサ361cが配されている。また、インダクタ366の出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ363cが配されている。このように、本例では、インダクタ365,366、バリスタ368およびコンデンサ363cによってダブルL型のノイズ除去回路369cが構成されている。さらに、本例では、ダブルL型のノイズ除去回路369cの後段の信号ラインとグラウンドレベルとの間に、大容量本例では470[μF]の電圧安定用コンデンサ364cが配されている。このように、本例では、DC30Vの入力部分は、電圧安定用コンデンサの静電容量や定格電圧などは異なるが、DC5Vの入力部分とほぼ同じ構成とされている。インダクタ365,366は、例えば信号ラインをフェライトビーズで覆った構成とされ、高周波損失を発生させてノイズを抑制する。バリスタ368は、例えば主基板31において説明したバリスタ162abと同様の構成とされ、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能を有する。上述したように、入力段コンデンサ361a,361b,361cを配する構成としたことで、比較的長期間取り替えが行われない枠側基板遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ364a,364b,364cを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばランプ制御用CPU351等の動作の安定を図ることができる。図17は、図柄制御基板80における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。図柄制御基板80には、上述したように、DC12VおよびDC5Vが供給される。図17に示すように、図柄制御基板80に供給されるDC5Vラインには、ノイズフィルタ回路802aが設けられている。本例では、ノイズフィルタ回路802aの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ801aが配されている。また、ノイズフィルタ回路802aの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ803aが配されている。このように、本例では、コンデンサ803aとノイズフィルタ回路802aとでダブルL型のノイズ除去回路809aが形成されている。さらに、本例では、ダブルL型のノイズ除去回路809aの後段の信号ラインとグラウンドレベルとの間に、大容量本例では470[μF]の電圧安定用コンデンサ804aが配されている。なお、フィルタ回路802aなどの各部は、本例では、主基板31に配されるフィルタ回路162aなどの対応する各部と同一の構成とされている。また、図17に示すように、図柄制御基板80に供給されるDC12Vラインには、ノイズフィルタ回路802bが設けられている。本例では、ノイズフィルタ回路802bの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ801bが配されている。また、ノイズフィルタ回路802bの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ803bが配されている。このように、本例では、コンデンサ803bとノイズフィルタ回路802bとでダブルL型のノイズ除去回路809bが構成されている。さらに、本例では、ダブルL型のノイズ除去回路809bの後段の信号ラインとグラウンドレベルとの間に、大容量本例では470[μF]の電圧安定用コンデンサ804bが配されている。このように、本例では、DC12Vの入力部分は、DC5Vの入力部分と同じ構成とされている。上述したように、入力段コンデンサ801a,801bを配する構成としたことで、比較的長期間取り替えが行われない枠側基板遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ804a,804bを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えば表示制御用CPU101等の動作の安定を図ることができる。また、主基板31を介して電源供給を受ける構成とした場合には、主基板31と図柄制御基板80とを接続するハーネスに乗ったノイズの主基板31への影響を抑制することができる。図18は、音声制御基板70における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。音声制御基板70には、上述したように、DC12VおよびDC5Vが供給される。図18に示すように、音声制御基板70に供給されるDC5Vラインには、フィルタ回路712aが設けられている。本例では、フィルタ回路712aの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ711aが配されている。また、フィルタ回路712aの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ713aが配されている。このように、本例では、コンデンサ713aとフィルタ回路712aとでダブルL型のノイズ除去回路719aが形成されている。さらに、本例では、ダブルL型のノイズ除去回路719aの後段の信号ラインとグラウンドレベルとの間に大容量本例では470[μF]の電圧安定用コンデンサ714aが配され、さらに後段の信号ラインとグラウンドレベルとの間に大容量本例では470[μF]の電圧安定用コンデンサ715aが配されている。なお、フィルタ回路712aなどの各部は、本例では、主基板31に配されるフィルタ回路162aなどの対応する各部と同一の構成とされている。また、電圧安定用コンデンサ714aと電圧安定用コンデンサ715aは、同一の構成とされている。本例では、基板70に設置スペースが十分確保されているため2つの電圧安定用コンデンサ714a,715aを設けているが、電圧安定用コンデンサを1つ設ける構成としてもよい。また、図18に示すように、音声制御基板70に供給されるDC12Vラインには、ノイズフィルタ回路712bが設けられている。本例では、ノイズフィルタ回路712bの入力側とグラウンドレベルとの間に、150[μF]の入力段コンデンサ711bが配されている。また、ノイズフィルタ回路712bの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ713bが配されている。このように、本例では、コンデンサ713bとノイズフィルタ回路712bとでダブルL型のノイズ除去回路719bが構成されている。さらに、本例では、ダブルL型のノイズ除去回路719bの後段の信号ラインとグラウンドレベルとの間に、大容量本例では470[μF]の電圧安定用コンデンサ714bが配されている。このように、本例では、DC12Vの入力部分は、図柄制御基板80のDC12Vの入力部分と同じ構成とされている。上述したように、入力段コンデンサ711a,711bを配する構成としたことで、比較的長期間取り替えが行われない枠側基板遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ714a,715a,714bを大容量5Vラインについては2つの電圧安定用コンデンサ714a,715aを搭載してさらに静電容量を大としているに構成したことで、供給電圧の振れを吸収して電圧が供給される例えば音声制御用CPU701等の動作の安定を図ることができる。図19は、払出制御基板37における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。払出制御基板37には、上述したように、AC24V、DC30V、DC12V、DC5Vおよびバックアップ電源電圧VBBが供給されるが、ここではAC24Vおよびバックアップ電源電圧ラインは示されていない。払出制御基板37は、本例では遊技機の枠側に搭載され、機構盤側に搭載されている各基板本例では、主基板31、ランプ制御基板35、図柄制御基板80、音声制御基板70と比較して長期間取り替えられることなく使用されるものである。従って、本例では、払出制御基板37における直流電圧等の入力部分の回路構成は、例えば全ての基板をダブルπ型のノイズ除去回路を用いた構成後述するが、この実施の形態の他の構成例の一つでもあるとしたあとに機構盤側のみの基板が入れ替えられた場合を想定して、後述するダブルπ型のノイズ除去回路389aを備えた構成としている。図19に示すように、払出制御基板37に供給されるDC5Vラインには、後述するノイズフィルタ回路382aが設けられている。本例では、ノイズフィルタ回路382aの入力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ381aが配されている。払出制御基板37においては、コンデンサ382aは、例えばノイズフィルタ回路382aの入力側の近傍から5Vラインを分岐した位置に設けられる。また、ノイズフィルタ回路382aの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ383aが配されている。このように、本例では、コンデンサ381aと、コンデンサ383aと、ノイズフィルタ回路382aとでダブルπ型のノイズ除去回路389aが形成されている。さらに、本例では、ダブルπ型のノイズ除去回路389aの後段の信号ラインとグラウンドレベルとの間に、220[μF]のコンデンサ384aが配されている。図20は、ノイズフィルタ回路382aの回路構成の例を示す回路図である。図20に示すように、ノイズフィルタ回路382aは、入力側に配されるインダクタ382aaと、グラウンドレベルに接続されるコンデンサ382abと、出力側に配される0.001[μF]の容量を持つインダクタ382acとで構成される。インダクタ382aa,382acは、例えばコイルによって形成され、高周波損失を発生させてノイズを抑制する役割を果たす。コンデンサ382abは、2端子コンデンサに比較して高周波ノイズのノイズを吸収することができる3端子コンデンサである。なお、図14のような例えば高電圧をグラウンドにバイパスさせる機能を有するコンデンサを用いてもよい。また、図19に示すように、払出制御基板37に供給されるDC12Vラインには、ノイズフィルタ回路382bが設けられている。本例では、ノイズフィルタ回路382bの入力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ381bが配されている。また、ノイズフィルタ回路382bの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ383bが配されている。このように、本例では、コンデンサ381bと、コンデンサ383bと、ノイズフィルタ回路382bとでダブルπ型のノイズ除去回路389bが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路389bの後段の信号ラインとグラウンドレベルとの間に、220[μF]のコンデンサ384bが配されている。このように、本例では、DC12Vの入力部分は、DC5Vの入力部分と同じ構成とされている。さらに、払出制御基板37に供給されるDC30Vラインには、ノイズフィルタ回路382cが設けられている。本例では、ノイズフィルタ回路382cの入力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ381cが配されている。また、ノイズフィルタ回路382cの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ383cが配されている。このように、本例では、コンデンサ381cと、コンデンサ383cと、ノイズフィルタ回路382cとでダブルπ型のノイズ除去回路389cが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路389cの後段の信号ラインとグラウンドレベルとの間に、220[μF]のコンデンサ384cが配されている。このように、本例では、DC30Vの入力部分は、DC5Vの入力部分とほぼ同じ構成とされている。図21は、発射制御基板91における電源基板910から供給される直流電圧等の入力部分の構成例を示す回路図である。発射制御基板91には、上述したように、DC30V、DC12VおよびDC5Vが供給されるが、図21にはDC12Vの入力部分の構成は示されていない。図21に示すように、発射制御基板91に供給されるDC5Vラインには、後述するフィルタ回路922aが設けられている。本例では、フィルタ回路922aの入力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ921aが配されている。また、ノイズフィルタ回路922aの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ923aが配されている。このように、本例では、コンデンサ921aと、コンデンサ923aと、ノイズフィルタ回路922aとでダブルπ型のノイズ除去回路929aが形成されている。さらに、本例では、ダブルπ型のノイズ除去回路929aの後段の信号ラインとグラウンドレベルとの間に、大容量の220[μF]のコンデンサ924aが配されている。なお、ノイズフィルタ回路922aの回路構成は、例えば図20に示したノイズフィルタ回路382aと同様の構成とされる。また、図21に示すように、発射制御基板91に供給されるDC30Vラインには、ノイズフィルタ回路922cが設けられている。本例では、ノイズフィルタ回路922cの入力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ921cが配されている。また、ノイズフィルタ回路922cの出力側とグラウンドレベルとの間に、0.1[μF]のコンデンサ923cが配されている。このように、本例では、コンデンサ921cと、コンデンサ923cと、ノイズフィルタ回路922cとでダブルπ型のノイズ除去回路929cが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路929cの後段の信号ラインとグラウンドレベルとの間に、220[μF]のコンデンサ924cが配されている。このように、本例では、DC30Vの入力部分は、DC5Vの入力部分とほぼ同じ構成とされている。なお、各基板における電圧のグラウンド側は、例えば各基板への導入側入力段コンデンサのグラウンド側および各機器への出力側電圧安定用コンデンサのグラウンド側においてそれぞれ共通にとられている。従って、各基板においてグラウンドレベルが共通であり、各基板においてグラウンド側のノイズを抑制することができる。図22は、遊技機の各部におけるノイズの測定結果を示す説明図である。ここでは、上述した本例の回路構成をなす各基板が搭載された遊技機と、全ての基板において図19に示したようなダブルπ型のノイズ除去回路389a~389cなどが搭載された回路構成この実施の形態の他の構成例でもあるをなす各基板が搭載された遊技機とで、実際に発生しているノイズの状態の比較を示す説明図である。ここでは、計測装置としてオシロスコープを用い、図22において後述する遊技機の所定の箇所で5Vラインを計測した結果得られた電圧値の最大値と最小値が示されている。図22に示すように、主基板31では、ノイズフィルタ回路162aの入力側5Vライン図13の1および出力側5Vライン図13の2において計測されている。また、CPU56の5V電源入力ライン図24の3、電源断信号の入力ライン図24の4およびリセット信号の入力ライン図24の5においても計測されている。また、主基板31では、出力ポート570における5V電源入力ライン図25の6において計測されている。また、出力ポート570のホールコンピュータに出力される信号である後述する特別図柄大当り信号の出力ライン図25の7、およびリセット信号の入力ライン図25の8においても計測されている。なお、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における主基板の対応箇所でも計測されている。また、図22に示すように、払出制御基板37では、ノイズフィルタ回路382aの入力側5Vライン図19の1および出力側5Vライン図19の2において計測されている。また、払出制御用CPU371の5V電源入力ライン図31の3、電源断信号の入力ライン図31の4およびリセット信号の入力ライン図31の5においても計測されている。さらに、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における払出制御基板の対応箇所でも計測されている。さらに、図22に示すように、図柄制御基板80では、表示制御用CPU101の5V電源入力ライン図8の1、ノイズフィルタ回路802aの入力側5Vライン図17の2においても計測されている。表示制御用CPU101の5V電源入力ラインおよびノイズフィルタ回路802aの入力側5Vラインのそれぞれにおいて、特別図柄および普通図柄それぞれについての試験用の図柄変動中信号が出力されているときの電圧の状態が、試験端子を試験装置に接続しているとき図22の図柄制御基板80に関する表示の左欄および接続していないとき図22の図柄制御基板80に関する表示の右欄のそれぞれの場合について計測されている。さらに、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における図柄制御基板の対応箇所においても、同様の条件で計測されている。各測定箇所において図22に示されている測定結果が得られた。図22に示すように、主基板31の1、2、5や、図柄制御基板80の1、2、3においては、ダブルL型のノイズ除去回路、ダブルπ型のノイズ除去回路ともにほぼ同様の測定結果が得られている。また、その他の測定場所においては、ダブルπ型のノイズ除去回路よりもダブルL型のノイズ除去回路の方が比較的ノイズ除去効果に優れている。以上のノイズ除去回路を用いることで、各基板に搭載される機器に対して安定した電圧を供給することができる。よって、従来の遊技機と比較した場合には、大幅にノイズが低減されることが期待できる。特に、CPU56の5V電源入力ライン図24の3や、電源断信号の入力ライン図24の4の最小値などにおいては顕著に現れている。なお、CPU56のリセット信号の入力ライン図24の5の最小値などにおいては、全ての基板においてダブルπ型のノイズ除去回路を設ける構成とした場合とで効果において差がない所もあるが、そのような箇所に重点を置く場合には、比較的安価に構成されるダブルπ型のノイズ除去回路を設ける構成とすればよい。このように、本例の遊技機では、各基板に搭載されている各機器において破損や誤動作などの障害が発生してまうことを防止することが可能となっている。なお、図22の測定結果は、測定結果のうちの一部を示すものであって、他の箇所でもノイズが低減されている。また、図22に示すように、ダブルπ型のノイズ除去回路を含む構成とされている払出制御基板37においても、全ての基板でダブルπ型のノイズ除去回路を含む構成とした他の実施の形態と比較してノイズの低減が図られている。すなわち、上述した実施の形態では、電源ラインが電源基板910から分岐して各基板に配される構成とし、何れかの基板例えば主基板31に入力段コンデンサを配するようにしているので、比較的長期間取り替えが行われない枠側基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。なお、本例では、主基板31などの複数の基板に入力段コンデンサを設ける構成としているが、任意の1つの基板に設けるようにしてもよい。なお、払出制御基板37などの枠側の基板に対しても、例えば上述した主基板31のように、入力段コンデンサおよびノイズ吸収機能を有するノイズフィルタ回路を配するようにしてもよい。また、払出制御基板37などの枠側の基板に、電圧安定用コンデンサを設ける構成としてもよい。さらに、主基板などを含む全ての基板において、上述した払出制御基板37のように、ダブルπ型のノイズ除去回路を搭載した構成図22において比較対象とした構成としてもよい。以上説明したように、ノイズ吸収機能を有するノイズフィルタ回路を設ける構成としたことで、各基板における各電源ラインにおけるノイズを低減することができ、各基板に搭載される機器に対して安定した電圧を供給することができるため、各機器において破損や誤動作などの障害が発生してまうことを防止することが可能となる。また、上述したように、各基板に設けられる電圧安定用コンデンサを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばCPU等の機器の動作の安定を図ることができる。なお、上述した図12においては省略しているが、遊技機において必要となる各電圧は、値の異なる電圧毎に後述する図23に示すようにして生成され、各電気部品制御基板に分岐されて供給される。例えば、DC5V電圧であれば、図23に示すDC-DCコンバータ913で生成され、DC5V供給ラインから各電気部品制御基板に分岐して供給される。従って、DC5V供給ラインのいずれかの部位でノイズが乗った場合、5V電源が供給されるすべての電気部品制御基板のDC5V電圧の供給に影響を与えてしまう。しかし、この実施の形態では、ノイズ吸収機能を有するノイズフィルタ回路、入力断コンデンサ、電圧安定用コンデンサを設ける構成としているため、ノイズを効果的に除去することができ、各電気部品制御手段に悪影響を及ぼすことが防止されている。図23は、遊技機の電源基板910の一構成例を示すブロック図である。電源基板910は、主基板31、図柄制御基板80、音声制御基板70、ランプ制御基板35および払出制御基板37等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、AC24V、VSLDC30V、DC21V、DC12VおよびDC5Vを生成する。また、バックアップ電源となるコンデンサ916は、DC5Vすなわち各基板上のIC等を駆動する電源のラインから充電される。トランス911は、交流電源からの交流電圧を24Vに変換する。AC24V電圧は、コネクタ915に出力される。また、整流回路912は、AC24Vから30Vの直流電圧を生成し、DC-DCコンバータ913およびコネクタ915に出力する。DC-DCコンバータ913は、21V、12Vおよび5Vを生成してコネクタ915に出力する。コネクタ915は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。ただし、電源基板910に各電気部品制御基板に至る各コネクタを設け、電源基板910から、中継基板を介さずにそれぞれの基板に至る各電圧を供給するようにしてもよい。また、図23には1つのコネクタ915が代表して示されているが、コネクタは、各電気部品制御基板対応に設けられている。DC-DCコンバータ913からの5Vラインは分岐してバックアップ5Vラインを形成する。バックアップ5Vラインとグラウンドレベルとの間には大容量のコンデンサ916が接続されている。コンデンサ916は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップRAM電源バックアップされているRAMすなわち記憶内容保持状態となりうる記憶手段に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、5Vラインとバックアップ5Vラインとの間に、逆流防止用のダイオード917が挿入される。なお、バックアップ電源として、5V電源から充電可能な電池を用いてもよい。電池を用いる場合には、5V電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。また、電源基板910には、電源監視用IC902が搭載されている。電源監視用IC902は、VSL電源電圧を導入し、VSL電源電圧を監視することによって電源断の発生を検出する。具体的には、VSL電源電圧が所定値この例では22V以下になったら、電源断が生ずるとして電源断信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧この例では5Vよりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるVSLが用いられている。電源監視用IC902からの電源断信号は、主基板31や払出制御基板37等に供給される。電源監視用IC902が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のCPUが暫くの間動作しうる程度の電圧である。また、電源監視用IC902が、CPU等の回路素子を駆動するための電圧この例では5Vよりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、CPUが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。さらに、監視電圧としてVSL30Vを用いる場合には、遊技機の各種スイッチに供給される電圧が12Vであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、30V電源の電圧を監視すると、30V作成の以降に作られる12Vが落ち始める以前の段階でそれの低下を検出できる。よって、12V電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、12Vより早く低下する30V電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。また、電源監視用IC902は、電気部品制御基板とは別個の電源基板910に搭載されているので、電源監視回路から複数の電気部品制御基板に電源断信号を供給することができる。電源断信号を必要とする電気部品制御基板が幾つあっても電源監視手段は1つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。なお、図23に示された構成では、電源監視用IC902の検出出力電源断信号は、バッファ回路918,919を介してそれぞれの電気部品制御基板例えば主基板31と払出制御基板37に伝達されるが、例えば、1つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電源断信号を必要とする基板数に応じたバッファ回路を設けてもよい。図24は、CPU56周りの一構成例を示すブロック図である。図24に示すように、電源監視回路電源監視手段からの電源断信号が、CPU56のマスク不能割込端子XNMI端子に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電源断信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では30Vである。従って、CPU56は、割込処理によって電源断の発生を確認することができる。なお、この実施の形態では、電源監視回路は、上述した電源基板に搭載されている。図24には、システムリセット回路65も示されているが、この実施の形態では、システムリセット回路65は、第2の電源監視回路電源監視手段も兼ねている。すなわち、リセットIC651は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立ち上げてCPU56を動作可能状態にする。また、リセットIC651は、電源基板に搭載されている電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を監視して電圧値が所定値電源監視回路が電源断信号を出力する電源電圧値よりも低い値以下になるとローレベルのリセット信号を発生する。従って、CPU56は、電源監視回路からの電源断信号に応じて所定の電力供給停止時処理を行った後、システムリセットされる。図24に示すように、リセットIC651からのリセット信号は、NAND回路947に入力されるとともに、反転回路NOT回路944を介してカウンタIC941のクリア端子に入力される。カウンタIC941は、クリア端子への入力がローレベルになると、発振器943からのクロック信号をカウントする。そして、カウンタIC941のQ5出力がNOT回路945,946を介してNAND回路947に入力される。また、カウンタIC941のQ6出力は、フリップフロップFF942のクロック端子に入力される。フリップフロップ942のD入力はハイレベルに固定され、Q出力は論理和回路OR回路949に入力される。OR回路949の他方の入力には、NAND回路947の出力がNOT回路948を介して導入される。そして、OR回路949の出力がCPU56のリセット端子に接続されている。このような構成によれば、電源投入時に、CPU56のリセット端子に2回のリセット信号ローレベル信号が与えられるので、CPU56は、確実に動作を開始する。そして、例えば、電源基板に搭載されている電源監視回路の検出電圧電圧低下信号を出力することになる電圧を22Vとし、主基板31に搭載されている電源監視回路の検出電圧を9Vとする。そのように構成した場合には、両方の電源監視回路が同一の電源VSLの電圧を監視するので、電圧監視回路が電源断信号を出力するタイミングと電圧監視回路がリセット信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電源断信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。この例では、電源基板に搭載されている電源監視手段が検出信号を出力することになる第1検出条件は30V電源電圧が22Vにまで低下したことであり、主基板31に搭載されている電源監視手段が検出信号を出力することになる第2検出条件は30V電源電圧が9Vにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。ただし、監視範囲が狭まるが、双方の電圧監視回路の監視電圧として5V電源電圧を用いることも可能である。その場合にも、電源基板に搭載されている電圧監視回路の検出電圧は、主基板31に搭載されている電圧監視回路の検出電圧よりも高く設定される。CPU56等の駆動電源である5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、5V電源が復旧すると、システムリセット回路65からリセット信号が発せられるので、CPU56は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップRAMに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。なお、図24では、電源投入時にCPU56のリセット端子に2回のリセット信号ローレベル信号が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが1回しかなくても確実にリセット解除されるCPUを使用する場合には、符号941~949で示された回路素子は不要である。その場合、リセットIC651の出力がそのままCPU56のリセット端子に接続される。この実施の形態で用いられるCPU56は、I/OポートPIOおよびタイマ/カウンタ回路CTCも内蔵している。PIOは、PB0~PB3の4ビットおよびPA0~PA7の1バイトのポートを有する。PB0~PB3およびPA0~PA7のポートは、入力/出力いずれにも設定できる。ただし、この実施の形態では内蔵PIOを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。なお、電源投入時に、PIOは自動的に入力モードに設定される。図25は、この実施の形態において電圧の状態を測定した箇所を説明するための出力ポート出力ポート0570周りの構成例を示すブロック図である。出力ポート570は、払出制御基板37などに対して1ビットのストローブ信号INT信号を出力するための出力ポートPO0~PO7の1バイトを有する。本例では、使用しないPO4~PO7は、グラウンドレベルに接続する。また、出力ポート570は、例えば特別図柄大当り信号などの各種情報をホール用として出力するための出力ポートPI0~PI7の1バイトを有する。この実施の形態では、PI0~PI7からは、特別図側大当り信号の他、例えば特別図柄始動口信号、特別図柄確定信号、大当り又は確変中信号、普通図柄確定信号、可変入賞球装置作動信号、賞球信号などの情報がホール用として出力される。なお、特別図柄大当り信号は、本例ではPI2から出力され、例えば特別図柄が大当り図柄で確定したときにオンとなり大当り動作終了時にオフとなる信号であり、ソフトウェアで作成される信号である。さらに、出力ポート570には、上述したリセットIC651の出力が接続されるリセット端子RESを有する。また、出力ポート570は、各種ソレノイドを駆動するためにソレノイド回路59に向けて駆動指令を行うための出力ポートP20~P22の3ビットを有する。ソレノイド回路59は、駆動指令に応じてソレノイド16,21を駆動し、可変入賞球装置15または開閉板20を開状態または閉状態とする。また、ソレノイド回路59は、駆動指令に応じて、ソレノイド21Aを駆動して大入賞口内の経路を切り換える。さらに、出力ポート570は、各種試験用信号を出力するための出力ポートP30~P34の5ビットを有する。この場合、出力ポート570は、試験用信号として、例えば特別電動役物作動中信号、普通電動役物作動中信号、役物連続作動装置作動信号、特別図柄大当り信号、普通図柄大当り信号などの信号を図示しない試験装置に向けて出力する。出力ポート570は、主基板31からのデータ入力部を備え、さらに図示しないアドレスデコード回路を内蔵している。主基板31は、CPU56から、1バイトの入力ポートD0~D7を介してデータを出力ポート570に入力するとともに、5ビットの入力ポートA0~A4を介して出力先のアドレスを指定することで、単一のICでありながら複数の出力先へデータを出力可能である。例えば、INT信号であれば、データを入力してPO0~PO7の何れかである出力先を指定する。次に遊技機の動作について説明する。図26は、主基板31におけるCPU56が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され、CPU56が起動すると、メイン処理において、CPU56は、まず、必要な初期設定を行う。初期設定処理において、CPU56は、まず、割込禁止に設定するステップS1。次に、割込モードを割込モード2に設定しステップS2、スタックポインタにスタックポインタ指定アドレスを設定するステップS3。そして、内蔵デバイスレジスタの初期化を行うステップS4。また、内蔵デバイス内蔵周辺回路であるCTCカウンタ/タイマおよびPIOパラレル入出力ポートの初期化ステップS5を行った後、RAMをアクセス可能状態に設定するステップS6。この実施の形態で用いられるCPU56は、I/OポートPIOおよびタイマ/カウンタ回路CTCも内蔵している。また、CTCは、2本の外部クロック/タイマトリガ入力CLK/TRG2,3と2本のタイマ出力ZC/TO0,1を備えている。この実施の形態で用いられているCPU56には、マスク可能な割込INTのモードとして以下の3種類のモードが用意されている。なお、マスク可能な割込が発生すると、CPU56は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。割込モード0:割込要求を行った内蔵デバイスがRST命令1バイトまたはCALL命令3バイトをCPUの内部データバス上に送出する。よって、CPU56は、RST命令に対応したアドレスまたはCALL命令で指定されるアドレスの命令を実行する。リセット時に、CPU56は自動的に割込モード0になる。よって、割込モード1または割込モード2に設定したい場合には、初期設定処理において、割込モード1または割込モード2に設定するための処理を行う必要がある。割込モード1:割込が受け付けられると、常に0038h番地に飛ぶモードである。割込モード2:CPU56の特定レジスタIレジスタの値1バイトと内蔵デバイスが出力する割込ベクタ1バイト:最下位ビット0から合成されるアドレスが、割込番地を示すモードである。すなわち、割込番地は、上位アドレスが特定レジスタの値とされ下位アドレスが割込ベクタとされた2バイトで示されるアドレスである。従って、任意の飛び飛びではあるが偶数番地に割込処理を設置することができる。各内蔵デバイスは割込要求を行うときに割込ベクタを送出する機能を有している。よって、割込モード2に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。さらに、割込モード1とは異なり、割込発生要因毎のそれぞれの割込処理を用意しておくことも容易である。上述したように、この実施の形態では、初期設定処理のステップS2において、CPU56は割込モード2に設定される。そして、電源断時にバックアップRAM領域のデータ保護処理例えばパリティデータの付加等の停電発生NMI処理が行われたか否か確認するステップS7。この実施の形態では、不測の電源断が生じた場合には、バックアップRAM領域のデータを保護するための処理が行われている。そのような保護処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、CPU56は初期化処理を実行する。この実施の形態では、バックアップRAM領域にバックアップデータがあるか否かは、電源断時にバックアップRAM領域に設定されるバックアップフラグの状態によって確認される。この例では、図27に示すように、バックアップフラグ領域に55Hが設定されていればバックアップありオン状態を意味し、55H以外の値が設定されていればバックアップなしオフ状態を意味する。バックアップありを確認したら、CPU56は、バックアップRAM領域のデータチェックこの例ではパリティチェックを行う。不測の電源断が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。チェック結果が正常であればステップS8、CPU56は、遊技制御手段の内部状態と表示制御手段等の電気部品制御手段の制御状態を電源断時の状態に戻すための遊技状態復旧処理を行うステップS9。そして、バックアップRAM領域に保存されていたPCプログラムカウンタの退避値がPCに設定され、そのアドレスに復帰する。初期化処理では、CPU56は、まず、RAMクリア処理を行うステップS11。また、所定の作業領域例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなどに初期値を設定する初期値設定処理も行われる。さらに、サブ基板ランプ制御基板35、払出制御基板37、音声制御基板70、図柄制御基板80を初期化するための処理を実行するステップS13。サブ基板を初期化する処理とは、例えば初期設定コマンドを送出する処理である。そして、2ms毎に定期的にタイマ割込がかかるようにCPU56に設けられているCTCのレジスタの設定が行われるステップS14。すなわち、初期値として2msに相当する値が所定のレジスタ時間定数レジスタに設定される。そして、初期設定処理のステップS1において割込禁止とされているので、初期化処理を終える前に割込が許可されるステップS15。この実施の形態では、CPU56の内蔵CTCが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は2msに設定される。そして、タイマ割込が発生すると、図28に示すように、CPU56は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットするステップS12。初期化処理の実行ステップS11~S15が完了すると、メイン処理で、タイマ割込が発生したか否かの監視ステップS17の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理ステップS16も実行される。CPU56は、ステップS17において、タイマ割込が発生したことを認識すると、ステップS21~S31の遊技制御処理を実行する。遊技制御処理において、CPU56は、まず、スイッチ回路58を介して、ゲートセンサ12、始動口センサ17、カウントセンサ23および入賞口スイッチ19a,19b,24a,24b等のスイッチの状態を入力し、それらの状態判定を行うスイッチ処理:ステップS21。次いで、パチンコ遊技機1の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられるエラー処理:ステップS22。次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行うステップS23。CPU56は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行うステップS24。さらに、CPU56は、特別図柄プロセス処理を行うステップS25。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行うステップS26。普通図柄プロセス処理では、7セグメントLEDによる可変表示器10を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。次いで、CPU56は、特別図柄に関する表示制御コマンドをRAM55の所定の領域に設定して表示制御コマンドを送出する処理を行う特別図柄コマンド制御処理:ステップS27。また、普通図柄に関する表示制御コマンドをRAM55の所定の領域に設定して表示制御コマンドを送出する処理を行う普通図柄コマンド制御処理:ステップS28。さらに、CPU56は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力する情報出力処理を行うステップS29。また、CPU56は、所定の条件が成立したときにソレノイド回路59に駆動指令を行うステップS30。ソレノイド回路59は、駆動指令に応じてソレノイド16,21を駆動し、可変入賞球装置15または開閉板20を開状態または閉状態とする。そして、CPU56は、各入賞口への入賞を検出するためのスイッチ17,23,19a,19b,24a,24bの検出出力にもとづく賞球数の設定などを行う賞球処理を実行するステップS31。具体的には、入賞検出に応じて払出制御基板37に払出制御コマンドを出力する。払出制御基板37に搭載されている払出制御用CPU371は、払出制御コマンドに応じて球払出装置97を駆動する。以上の制御によって、この実施の形態では、遊技制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理では例えば割込が発生したことを示すフラグのセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。また、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、CPU56の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセット等がなされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。以上に説明したように、この実施の形態では、CTCやPIOを内蔵するCPU56に対して、初期設定処理で割込モード2が設定される。従って、内蔵CTCを用いた定期的なタイマ割込処理を容易に実現できる。また、タイマ割込処理をプログラム上の任意の位置に設置できる。また、内蔵PIOを用いたスイッチ検出処理等を容易に割込処理で実現できる。その結果、プログラム構成が簡略化され、プログラム開発工数が低減する等の効果を得ることができる。図29は、電源基板910からの電源断信号に応じて実行されるマスク不能割込処理電力供給停止時処理の処理例を示すフローチャートである。電力供給停止時処理において、CPU56は、AFレジスタアキュミュレータとフラグのレジスタを所定のバックアップRAM領域に退避するステップS51。また、割込フラグをパリティフラグにコピーするステップS52。パリティフラグはバックアップRAM領域に形成されている。また、BCレジスタ、DEレジスタ、HLレジスタ、IXレジスタおよびスタックポインタをバックアップRAM領域に退避するステップS54~58。次に、バックアップあり指定値この例では55Hをバックアップフラグにストアする。バックアップフラグはバックアップRAM領域に形成されている。次いで、パリティデータを作成するステップS60~S67。すなわち、まず、クリアデータ00をチェックサムデータエリアにセットしステップS60、チェックサム算出開始アドレスをポインタにセットするステップS61。また、チェックサム算出回数をセットするステップS62。そして、チェックサムデータエリアの内容とポインタが指すRAM領域の内容との排他的論理和を演算するステップS63。演算結果をチェックサムデータエリアにストアするとともにステップS64、ポインタの値を1増やしステップS65、チェックサム算出回数の値を1減算するステップS66。ステップS63~S66の処理が、チェックサム算出回数の値が0になるまで繰り返されるステップS67。チェックサム算出回数の値が0になったら、CPU56は、チェックサムデータエリアの内容の各ビットの値を反転するステップS68。そして、反転後のデータをチェックサムデータエリアにストアするステップS69。このデータが、電源投入時にチェックされるパリティデータとなる。次いで、RAMアクセスレジスタにアクセス禁止値を設定するステップS70。以後、内蔵RAM55のアクセスができなくなる。RAMアクセスレジスタへのアクセス禁止値の設定が完了すると、CPU56は、待機状態ループ状態に入る。従って、システムリセットされるまで、何もしない状態になる。なお、この実施の形態では、NMIに応じて電力供給停止時処理が実行されたが、電源断信号をCPU56のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。また、電源断信号を入力ポートに入力し、入力ポートのチェック結果に応じて電力供給停止時処理を実行してもよい。以下、遊技状態復旧処理について説明する。図30は、図26のステップS9に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、CPU56は、バックアップRAMに保存されていた値を各レジスタに復元するステップS91。そして、バックアップRAMに保存されていたデータにもとづいて停電時の遊技状態を確認して復帰させる。すなわち、バックアップRAMに保存されていたデータにもとづいて、ソレノイド回路59を介してソレノイド16やソレノイド21を駆動し、始動入賞口14や開閉板20の開閉状態の復旧を行うステップS92,S93。また、電源断中でも保存されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、図柄制御基板80、ランプ制御基板35および音声制御基板70に送出するステップS94。以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行われるとともに、図柄制御基板80、ランプ制御基板35および音声制御基板70に対して、制御状態を電源断時の状態に戻すための制御コマンド電源断時の制御状態を生じさせるための制御コマンドが送出される。そのような制御コマンドは、一般に、電源断前に最後に送出された1つまたは複数の制御コマンドである。遊技状態を電源断時の状態に復帰させると、この実施の形態では、CPU56は、前回の電源断時の割込許可/禁止状態を復帰させるため、バックアップRAMに保存されていたパリティフラグの値を確認するステップS95。パリティフラグがオフ状態であれば、割込許可設定を行うステップS96。しかし、パリティフラグがオン状態であれば、そのままステップS1で設定された割込禁止状態のまま遊技状態復旧処理を終了する。パリティフラグがオン状態であるということは、図29におけるステップS52に示されたように、前回の電源断時に割込禁止状態であったことを意味する。従って、パリティフラグがオン状態である場合には、割込許可はなされない。次に、遊技制御手段以外の電気部品制御手段においてデータ保存処理および復旧処理が行われる場合の例として、払出制御手段においてデータ保存や復旧が行われる場合について説明する。図31は、払出制御用CPU371周りの一構成例を示すブロック図である。図31に示すように、電源監視回路電源監視手段からの電源断信号が、バッファ回路960を介して払出制御用CPU371のマスク不能割込端子XNMI端子に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電源断信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では30Vである。従って、払出制御用CPU371は、割込処理によって電源断の発生を確認することができる。この実施の形態で用いられる払出制御用CPU371も、主基板31のCPU56と同様に、PIOおよびCTCを内蔵している。ただし、この実施の形態では内蔵PIOを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。また、主基板31のCPU56と同様に、払出制御用CPU371も、割込モード0~2のいずれかに設定可能であり、CTCは、以下に説明するようなタイマモードまたはカウンタモードで動作可能である。また、CTCは4つのチャネルを有している。具体的には、4個のタイマカウンタレジスタCLK/TRG0~3チャネル0~3のカウンタを有する。動作モードは、チャネル毎に設定可能である。各タイマカウンタレジスタCLK/TRG0~3の値は、対応するCLK/TRG端子に入力されるクロック信号に応じてカウントダウンされ、カウント値が0になると割込を発生することができる。従って、CTCのチャネル0~3は、それぞれ割込発生部となることができる。チャネル0の優先順位が最も高く、以下、順次優先順位が下がる。すなわち、複数のタイマカウンタレジスタCLK/TRGのカウント値が同時に0になった場合には、番号が小さいチャネルが優先され、それらのチャネルが割込を発生するように設定されていれば、番号が小さいチャネルからの割込が先に受け付けられる。この実施の形態では、内蔵CTCのチャネル3がタイマモードで使用され、チャネル2がカウンタモードで使用される。また、チャネル3はタイマ割込の発生源として使用され、チャネル2は払出制御コマンド受信用として使用される。カウンタモード:払出制御用CPU371のCLK/TRG端子にクロック信号の立上がりまたは立下がりが入力されるとカウント値を-1する。そのチャネルに対して割込発生許可が設定されている場合には、カウント値が0になると割込を発生するとともに、初期値をカウンタに再ロードする。また、割込ベクタの設定がなされていれば、カウント値が0になったときに、内部データバス上に割込ベクタを送出する。タイマモード:システムクロック内部クロックを1/16分周または1/256分周したクロック信号にもとづいてカウント値を-1する。そのチャネルに対して割込発生許可が設定されている場合には、カウント値が0になると割込を発生するとともに、初期値をカウンタに再ロードする。また、割込ベクタの設定がなされていれば、カウント値が0になったときに、内部データバス上に割込ベクタを送出する。払出制御用CPU371のCLK/TRG2端子には、主基板31からのINT信号払出制御信号INTが接続されている。CLK/TRG2端子にクロック信号が入力されると、払出制御用CPU371に内蔵されているタイマカウンタレジスタCLK/TRG2CTCのチャネル2のカウンタの値がダウンカウントされる。そして、レジスタ値が0になると割込が発生する。従って、タイマカウンタレジスタCLK/TRG2の初期値を1に設定しておけば、INT信号の入力に応じてレジスタ値が0になって割込が発生することになる。払出制御基板37には、システムリセット回路975も搭載されているが、この実施の形態では、システムリセット回路975は、電源監視回路第2の電源監視手段も兼ねている。すなわち、リセットIC976は、電源投入時に、外付けのコンデンサに容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットIC976は、電源基板910に搭載されている電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を監視して電圧値が所定値例えば9V以下になるとローレベルのリセット信号を発生する。従って、電源断時には、リセットIC976からのリセット信号がローレベルになることによって払出制御用CPU371がシステムリセットされる。リセットIC976が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用CPU371が暫くの間動作しうる程度の電圧である。また、リセットIC976が、払出制御用CPU371が必要とする電圧この例では5Vよりも高い電圧を監視するように構成されているので、払出制御用CPU371が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。5V電源から電力が供給されていない間、払出制御用CPU371の内蔵RAMの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、5V電源が復旧すると、システムリセット回路975からリセット信号が発せられるので、払出制御用CPU371は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。以上のように、この実施の形態では、電源基板910に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視して、その電源の電圧が所定値を下回ったら電源断信号を発生する。電源断信号が出力されるタイミングでは、IC駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、IC駆動電圧で動作する払出制御基板37の払出制御用CPU371が所定の電力供給停止時処理を行うための動作時間が確保されている。なお、ここでも、電源基板に搭載されている電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、IC駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源VSLの電圧でなくてもよい。すなわち、少なくともIC駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。その場合、上述したように、監視対象電圧は、賞球カウントスイッチ301A等の遊技機の各種スイッチに供給される電圧が12Vであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧スイッチ電圧である12V電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。なお、図31に示された構成では、システムリセット回路975は、電源投入時に、コンデンサの容量で決まる期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット解除タイミングは1回だけである。しかし、図24に示された主基板31の場合と同様に、複数回のリセット解除タイミングが発生するような回路構成を用いてもよい。図32は、払出制御用CPU371が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され払出制御用CPU371が起動すると、メイン処理において、払出制御用CPU371は、まず、必要な初期設定を行う。すなわち、払出制御用CPU371は、割込禁止に設定するステップS701。次に、割込モードを割込モード2に設定しステップS702、スタックポインタにスタックポインタ指定アドレスを設定するステップS703。また、払出制御用CPU371は、内蔵デバイスレジスタの初期化を行いステップS704、CTCおよびPIOの初期化ステップS705を行った後に、RAMをアクセス可能状態に設定するステップS706。この実施の形態では、内蔵CTCのうちの一つのチャネルがタイマモードで使用される。従って、ステップS704の内蔵デバイスレジスタの設定処理およびステップS705の処理において、使用するチャネルをタイマモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。そして、そのチャネルによる割込がタイマ割込として用いられる。タイマ割込を例えば2ms毎に発生させたい場合は、初期値として2msに相当する値が所定のレジスタ時間定数レジスタに設定される。なお、タイマモードに設定されたチャネルこの実施の形態ではチャネル3に設定される割込ベクタは、タイマ割込処理の先頭番地に相当するものである。具体的は、Iレジスタに設定された値と割込ベクタとでタイマ割込処理の先頭番地が特定される。タイマ割込処理ではタイマ割込フラグがセットされ、メイン処理でタイマ割込フラグがセットされていることが検知されると、払出制御処理が実行される。すなわち、タイマ割込処理では、電気部品制御処理の一例である払出制御処理を実行するための設定がなされる。また、内蔵CTCのうちの他の一つのチャネルこの実施の形態ではチャネル2が、遊技制御手段からの払出制御コマンド受信のための割込発生用のチャネルとして用いられ、そのチャネルがカウンタモードで使用される。従って、ステップS704の内蔵デバイスレジスタの設定処理およびステップS705の処理において、使用するチャネルをカウンタモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。カウンタモードに設定されたチャネルチャネル2に設定される割込ベクタは、後述するコマンド受信割込処理の先頭番地に相当するものである。具体的は、Iレジスタに設定された値と割込ベクタとでコマンド受信割込処理の先頭番地が特定される。この実施の形態では、払出制御用CPU371でも割込モード2が設定される。従って、内蔵CTCのカウントアップにもとづく割込処理を使用することができる。また、CTCが送出した割込ベクタに応じた割込処理開始番地を設定することができる。CTCのチャネル2CH2のカウントアップにもとづく割込は、上述したタイマカウンタレジスタCLK/TRG2の値が0になったときに発生する割込である。従って、例えばステップS705において、特定レジスタとしてのタイマカウンタレジスタCLK/TRG2に初期値1が設定される。また、CTCのチャネル3CH3のカウントアップにもとづく割込は、CPUの内部クロックシステムクロックをカウントダウンしてレジスタ値が0になったら発生する割込であり、後述する2msタイマ割込として用いられる。具体的には、CH3のレジスタ値はシステムクロックの1/256周期で減算される。ステップS705において、CH3のレジスタには、初期値として2msに相当する値が設定される。CTCのCH2のカウントアップにもとづく割込は、CH3のカウントアップにもとづく割込よりも優先順位が高い。従って、同時にカウントアップが生じた場合に、CH2のカウントアップにもとづく割込、すなわち、コマンド受信割込処理の実行契機となる割込の方が優先される。そして、払出制御用CPU371は、払出制御用のバックアップRAM領域にバックアップデータが存在しているか否かの確認を行うステップS707。すなわち、例えば、主基板31のCPU56の処理と同様に、電源断時にセットされるバックアップフラグがセット状態になっているか否かによって、バックアップデータが存在しているか否か確認する。バックアップフラグがセット状態になっている場合には、バックアップデータありと判断する。バックアップありを確認したら、払出制御用CPU371は、バックアップRAM領域のデータチェックこの例ではパリティチェックを行う。不測の電源断が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。チェック結果が正常であればステップS708、払出制御用CPU371は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行うステップS709。そして、バックアップRAM領域に保存されていたPCプログラムカウンタの指すアドレスに復帰する。初期化処理では、払出制御用CPU371は、まず、RAMクリア処理を行うステップS711。そして、2ms毎に定期的にタイマ割込がかかるように払出制御用CPU371に設けられているCTCのレジスタの設定が行われるステップS712。すなわち、初期値として2msに相当する値が所定のレジスタ時間定数レジスタに設定される。そして、初期設定処理のステップS701において割込禁止とされているので、初期化処理を終える前に割込が許可されるステップS713。この実施の形態では、払出制御用CPU371の内蔵CTCが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は2msに設定される。そして、タイマ割込が発生すると、図33に示すように、払出制御用CPU371は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットするステップS721。なお、図33には割込を許可することも明示されているがステップS720、2msタイマ割込処理では、最初に割込許可状態に設定される。すなわち、2msタイマ割込処理中には割込許可状態になってので、INT信号の入力にもとづく払出制御コマンド受信処理を優先して実行することができる。払出制御用CPU371は、ステップS724において、タイマ割込フラグがセットされたことを検出するとステップS751以降の払出制御処理を実行する。以上の制御によって、この実施の形態では、払出制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。払出制御処理において、払出制御用CPU371は、まず、中継基板72を介して入力ポート372bに入力される賞球カウントスイッチ301A、球貸しカウントスイッチ301Bがオンしたか否かを判定するスイッチ処理:ステップS751。次に、払出制御用CPU371は、センサ例えば、払出モータ289の回転数を検出するモータ位置センサからの信号入力状態を確認してセンサの状態を判定する等の処理を行う入力判定処理:ステップS752。払出制御用CPU371は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行するコマンド解析実行処理:ステップS753。次いで、払出制御用CPU371は、主基板31から払出停止指示コマンドを受信していたら払出停止状態に設定し、払出開始指示コマンドを受信していたら払出停止状態の解除を行うステップS754。また、プリペイドカードユニット制御処理を行うステップS755。次いで、払出制御用CPU371は、球貸し要求に応じて貸し球を払い出す制御を行うステップS756。このとき、払出制御用CPU371は、振分ソレノイド310によって球振分部材311を球貸し側に設定する。さらに、払出制御用CPU371は、総合個数記憶に格納された個数の賞球を払い出す賞球制御処理を行うステップS757。このとき、払出制御用CPU371は、振分ソレノイド310によって球振分部材311を賞球側に設定する。そして、出力ポート372cおよび中継基板72を介して球払出装置97の払出機構部分における払出モータ289に対して駆動信号を出力し、所定の回転数分払出モータ289を回転させる払出モータ制御処理を行うステップS758。なお、この実施の形態では、払出モータ289としてステッピングモータが用いられ、それらを制御するために1-2相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、8種類の励磁パターンデータが繰り返し払出モータ289に出力される。また、この実施の形態では、各励磁パターンデータが4msずつ出力される。次いで、エラー検出処理が行われ、その結果に応じてエラー表示LED374に所定の表示を行うエラー処理:ステップS759。なお、出力ポートCは、払出制御処理における払出モータ制御処理ステップS758でアクセスされる。また、出力ポートDは、払出制御処理におけるエラー処理ステップS759でアクセスされる。そして、出力ポートEは、払出制御処理における球貸し制御処理ステップS756および賞球制御処理ステップS757でアクセスされる。図34は、払出制御用CPU371が内蔵するRAMの使用例を示す説明図である。この例では、バックアップRAM領域に、総合個数記憶例えば2バイトと貸し球個数記憶とがそれぞれ形成されている。総合個数記憶は、主基板31の側から指示された賞球払出個数の総数を記憶するものである。貸し球個数記憶は、未払出の球貸し個数を記憶するものである。このように、未払出の賞球個数と貸し球個数とが、所定期間はその内容を保持可能なバックアップRAM領域に記憶されるので、停電等の不測の電源断が生じても、所定期間内に電源復旧すれば、バックアップRAM領域に記憶される賞球処理および球貸し処理を続行できる。従って、遊技者に与えられる不利益を低減することができる。図35は、電源基板910からの電源断信号に応じて実行されるマスク不能割込処理電力供給停止時処理の処理例を示すフローチャートである。電力供給停止時処理において、払出制御用CPU371は、AFレジスタを所定のバックアップRAM領域に退避するステップS801。また、割込フラグをパリティフラグにコピーするステップS802。パリティフラグはバックアップRAM領域に形成されている。また、BCレジスタ、DEレジスタ、HLレジスタ、IXレジスタおよびスタックポインタをバックアップRAM領域に退避するステップS804~808。次に、バックアップあり指定値この例では55Hをバックアップフラグにストアする。バックアップフラグはバックアップRAM領域に形成されている。次いで、主基板31のCPU56の処理と同様の処理を行ってパリティデータを作成しバックアップRAM領域に保存するステップS810~S819。そして、RAMアクセスレジスタにアクセス禁止値を設定するステップS820。以後、内蔵RAMのアクセスができなくなる。RAMアクセスレジスタへのアクセス禁止値の設定が完了すると、払出制御用CPU371は、待機状態ループ状態に入る。従って、システムリセットされるまで、何もしない状態になる。なお、上記の各実施の形態では、払出制御基板37において、NMIに応じて電力供給停止時処理が実行されたが、電源断信号を払出制御用CPU371のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。また、上記の各実施の形態では、主基板31などの各基板にLC型ノイズフィルタを並設したダブルL型の回路を搭載する構成としていたが、例えば図36に示すような回路構成としてもよい。図36は、主基板31における電源基板910から供給される5V電圧の入力部分の他の構成例を示す回路図である。図36に示す回路は、LC型ノイズフィルタを並設して形成されるが、グラウンド側にコイルを設けた点が特徴部分である。この例では、主基板31において、5Vラインの入力部分に、鉄心入りコイル261,262が直列的に設けられ、それらの間から分岐してコンデンサ263が設けられる。鉄心入りコイル261,262は、高周波損失を発生させてノイズを抑制する役割を果たす。また、この実施の形態では、鉄心入りコイル262の出力側に、高周波ノイズを吸収させるための貫通コンデンサ264が設けられる。さらに、この実施の形態では、グラウンドレベルに接続される鉄心入りコイル265が設けられている。鉄心入りコイル265は、グラウンド経由で乗るノイズを阻止するものである。このように構成しても、基板内のノイズが低減され、基板に搭載される各機器の障害の発生を防止することができる。なお、上述した他の例では、5Vラインのみについて説明したが、他のラインについても同様に構成してもよい。また、主基板31以外の基板例えば、図柄制御基板80、払出制御基板37などを同様に構成するようにしてもよい。さらに、上述した回路で示される単一の素子を用いるようにしてもよい。なお、上記の各実施の形態のパチンコ遊技機1は、始動入賞にもとづいて可変表示部9に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第1種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第2種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第3種パチンコ遊技機であっても、本発明を適用できる。また、パチンコ遊技機に限られず、スロット機等においても、各部における電源供給ラインのノイズを低減しようとする場合には本発明を適用することができる。また、上記の実施の形態では、以下のような遊技機も開示されている。ノイズ除去回路の入力部にコイル部を構成する遊技機。そのような構成によれば、ノイズフィルタ回路の入力側に接続される回路より、出力側に接続される回路のインピーダンスが大きい場合に効果的にノイズを除去することが可能となる。ノイズ除去回路は、高電圧を印加すると抵抗が減少する機能を有するコンデンサ部例えばバリスタ162abを含む遊技機。そのような構成によれば、コンデンサ部によって高電圧をグラウンド側にバイパスすることが可能となり、高電圧が各基板に搭載される各機器に供給されてしまうことを防止することができる。電源基板は所定の電源電圧を供給するための一つの電源線を分岐して複数の電気部品制御基板にに供給し、少なくとも何れかの電気部品制御基板に設けられたノイズ除去回路への入力部の前段において入力段コンデンサを備える遊技機。そのような構成によれば、例えば、払出制御基板などの比較的長期間取り替えが行われない枠側基板の回路構成を改変することなく、機種変更に伴い交換される基板のみに入力段コンデンサを設けるだけで枠側基板のノイズの低減を実現することができる。従って、各遊技店は、コスト上の過大な負担を負うことなく、ノイズの低減を図ることができるようになる。ノイズ除去回路の出力部側に設けられるコンデンサ部と、入力段コンデンサの静電容量が異なるように構成されている遊技機。そのような構成によれば、入力段コンデンサによって、入力段コンデンサが設けられていない他の基板内のノイズを低減することが可能となる。ノイズ除去回路の出力部の後段に電圧安定用コンデンサ例えば、コンデンサ164aを設けた遊技機。そのような構成によれば、各基板上に設けられている各機器への供給電圧の振れを吸収して電圧が供給される機器の動作の安定を図ることができる。ノイズ除去回路は、コイル部およびコンデンサ部を有する単一の素子例えば、ノイズフィルタ171を少なくとも構成要素の一部に含む遊技機。そのような構成によれば、コイル部やコンデンサ部の全てを別個に構成することなく、ノイズ除去回路を部品点数の少ない簡単な構成とすることが可能となる。"