"半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側面に形成された側壁絶縁膜と、前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第1の窪みと、前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第2の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、を有するトランジスタと、を具備することを特徴とする不揮発性半導体記憶装置。前記トランジスタの前記ドレイン拡散層と隣接する第1の素子分離絶縁膜と、前記トランジスタの前記ソース拡散層と隣接する第2の素子分離絶縁膜と、をさらに具備し、前記第1の素子分離絶縁膜の上面の高さは、前記第2の素子分離絶縁膜の上面の高さよりも低いことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記トランジスタの前記ドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも低いことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記第1の素子分離絶縁膜の上面の高さは、前記第2の素子分離絶縁膜の上面の高さよりも10nmから100nmの深さ範囲で低いことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記トランジスタはエンハンスメント型のトランジスタであり、前記トランジスタのドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも0.5nmから30nm範囲で低いことを特徴とする請求項3記載の不揮発性半導体記憶装置。第1導電型の半導体基板上に形成され、複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚い第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、第1のゲート電極の両側面に形成された第1の側壁絶縁膜と、前記第1のゲート電極下方の前記半導体基板内に形成された第1導電型の第1の領域と、前記第1の領域内で前記ゲート電極の一方側に形成された第2導電型の第1のソース拡散領域と、前記第1のソース拡散領域内に形成された第2導電型の第2導電型のソース高濃度領域と、前記第1の領域内で前記ゲート電極の他方側に形成された第2導電型の第1のドレイン拡散領域と、前記第1のドレイン拡散領域内に形成された第2導電型の第1のドレイン高濃度領域と、を有する第1のトランジスタと、前記半導体基板上に形成され、前記第1のゲート絶縁膜と同等の膜厚の第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、第2のゲート電極の両側面に形成された第2の側壁絶縁膜と、前記第2のゲート電極下方の前記半導体基板内に形成された第1導電型の第2の領域と、前記第2の領域内で前記第2のゲート電極の一方側に形成された第2の導電型の第2のソース拡散領域と、前記第2のゲート電極の他方側に形成された前記第2の側壁絶縁膜の外側面直下で、前記第2のゲート絶縁膜の底面より低い位置に形成された第1の窪みと、前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、前記第2の領域内で前記第2のゲート電極の他方側に形成され、前記第2の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれたドレイン高濃度領域と、を有する第2の導電型の第2のドレイン拡散領域と、を有する第2のトランジスタと、を具備することを特徴とする不揮発性半導体記憶装置。前記第1のトランジスタの第1のドレイン高濃度領域、又は、第1のソース高濃度領域に接続されたコンタクトの一方は、前記メモリセルのワード線に接続され、前記第2のトランジスタの第2のゲート電極は、前記第1のトランジスタの第1のゲート電極に接続されることを特徴とする請求項6に記載の不揮発性半導体記憶装置。前記第1のゲート電極は、前記ゲート絶縁膜上に形成された第1の導電膜と、前記第1の導電膜上に形成され開口を有する第1の絶縁膜と、前記第1の絶縁膜上に形成され前記開口を介して前記第1の導電膜と電気的に接続される第2の導電膜を有し、前記第1の導電膜と同じ材料で形成された第3の導電膜と、前記第3の導電膜上に形成され開口を有する第2の絶縁膜と、前記第2の絶縁膜上に形成され前記開口を介して前記第3の導電膜と電気的に接続された第4の導電膜と、前記第3の導電膜上に形成された第3の絶縁膜と、前記第3の絶縁膜上に前記第4の導電膜と分離して形成された第5の導電膜と、を有する素子を具備することを特徴とする請求項6又は7に記載の不揮発性半導体記憶装置。半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極の両側面に形成された第1の側壁絶縁膜と、前記第1のゲート電極の両側に対応する前記半導体基板内に形成された第1の不純物濃度を有する第1の拡散層と、前記第1の側壁絶縁膜の両側の直下の前記第1の拡散層内に形成され、前記第1のゲート絶縁膜の底面より低い位置に形成された第1の窪みと、前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、前記第1の窪み内に形成され、第1の不純物濃度より高い第2の不純物濃度を有する第2の拡散層と、第2の拡散層内に形成され、前記第2の不純物濃度より高い第3の不純物濃度を有し、コンタクトが接合される第3の拡散層と、を有するエンハンスメント型の第1のトランジスタと、前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のゲート電極の両側に対応する前記半導体基板内に形成された第4の不純物濃度を有する第4の拡散層と、前記第2のゲート電極の両側面に形成された第2の側壁絶縁膜と、前記第2の側壁絶縁膜の両側の直下の前記第4の拡散層内に形成され、前記第2のゲート絶縁膜の底面より低く、前記第1の窪みと同等の深さの第3の窪みと、前記第3の窪み内に形成され、前記第4の不純物濃度より高く、コンタクトが接合される第5の拡散層とを有するデプレション型の第2のトランジスタとを具備することを特徴とする不揮発性半導体記憶装置。従来の構造の高耐圧トランジスタは、D型の高耐圧トランジスタと、E型の高耐圧トランジスタのLDD領域の濃度が異なる。このため、D型の高耐圧トランジスタと、E型の高耐圧トランジスタの双方において、接合耐圧と表面耐圧を最適化することが困難であった。したがって、トランジスタの接合耐圧と表面耐圧が劣化することにより、不揮発性半導体記憶装置の信頼性が低下するという問題点があった。本実施形態は、トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供しようとするものである。実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、トランジスタを含んでいる。メモリセルアレイは、半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含む。トランジスタは、前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側面に形成された側壁絶縁膜と、前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第1の窪みと、前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第2の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、を有する。図1は、実施形態に適用されるNAND型不揮発性半導体記憶装置の構成図を示している。NAND型不揮発性半導体記憶装置は、メモリセルアレイ401、データ制御線ドラバ402、ロウデコーダ403、データ転送線とセンスアンプとを接続するトランジスタ以下、接続トランジスタと称す404、センスアンプ/データラッチ461、カラムデコーダ481、データ入出力バッファ45、アドレスバッファ47、制御信号発生回路40、Vpgm発生回路41a、Vpass発生回路41b、Vread発生回路41c、Vr発生回路41d、基板電位制御回路42を含んでいる。メモリセルアレイ401は、複数のメモリセルがマトリクス状に配置され、カラムに配置された複数のメモリセルがソース側の選択トランジスタとドレイン側の選択トランジスタとともに直列接続され、NANDセルユニットを構成している。ロウに配置された複数のメモリセルの制御ゲート電極は、データ制御線としてのワード線にそれぞれ接続されている。ドレイン側の選択トランジスタは、データ転送線としてのビット線に接続され、ソース側の選択トランジスタは、ソース線に接続されている。NANDセルユニット内のメモリセルはビット線及びワード線により選択される。ワード線は、アドレスバッファ47、ロウデコーダ403、データ制御線ドラバ402により選択される。ワード線の電位は、制御信号発生回路40の動作に基づき、Vpgm発生回路41a、Vpass発生回路41b、Vread発生回路41c、Vr発生回路41dにより発生される。プログラム時、Vpgm発生回路41aによりプログラム電圧Vpgmが発生されるとともに、Vpass発生回路41bにより書き込まれたセルを導通可能とする電圧Vpassが発生される。また、データの読み出し時、Vr発生回路41dにより読み出し電圧Vrが発生されるとともに、Vread発生回路41cにより、最も高い閾値電圧を有するメモリセルをオンさせる電圧Vreadが発生される。これらの電圧は、データ制御線ドラバ402に供給される。また、基板電位制御回路42は、メモリセルアレイ401のウェル電圧を発生する。メモリセルアレイ401内のビット線は、アドレスバッファ47、カラムデコーダ481により選択され、センスアンプ/データラッチ461、及び接続トランジスタ404を介してデータ入出力バッファ45から供給されたデータに応じて、ビット線の電位が制御される。センスアンプ/データラッチ461、及び接続トランジスタ404は、制御信号発生回路40から供給される制御信号に応じて、データの書き込み、読み出しを制御する。図1において、例えばデータ制御線ドライバ402、ロウデコーダ403、接続トランジスタ404、及び基板電位制御回路42は、高耐圧トランジスタにより形成されている。ここで、高耐圧トランジスタとしては、閾値電圧が-4Vから0Vの範囲で負となるデプレション型高耐圧トランジスタ以下、D型高耐圧トランジスタと称すと、閾値電圧が正となるエンハンスメント型トランジスタ以下、E型高耐圧トランジスタと称すの少なくとも2種類が、NAND型フラッシュメモリにおいて用いられる。D型高耐圧トランジスタは、例えばソースドレイン電極の一方に、ゲート電極電圧と同じ電圧を与えても、閾値電圧分の電圧低下を生じることなくソースドレイン電極の他方に転送することができる。したがって、ゲート電極の電位を昇圧させる必要がないため、D型高耐圧トランジスタは、ロウデコーダ403などの電圧転送回路などで広く用いられている。一方、E型高耐圧トランジスタは、例えばデータ制御線ドライバ402や接続トランジスタ404や周辺回路において、ゲート電極に0Vを加えた状態で、2つのソースドレイン端子間を遮断状態とするために広く用いられている。図2は、一般的なD型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2の平面図を示している。尚、図2は、理解を容易とするため、コンタクト10より下側の平面構造を示しており、配線層は省略している。また、図3は、図2に示すA-A’線に沿った断面図を示し、図4は、図2に示すB-B’線に沿った断面図を示し、図5は、図2に示すC-C’線に沿った断面図を示している。各図において、同一部分には同一符号を付している。図5において、符号3は、例えばp型不純物濃度が1014cm-3から1015cm-3の範囲に設定されたp型半導体基板、符号10は、配線層15へのコンタクト、符号9は、例えば1019cm-3以上のN型不純物濃度を有する高濃度N拡散層、符号20は、例えば1015cm-3から1017cm-3の範囲の濃度を有するn型の不純物が添加されたD型不純物領域、符号22は、例えば1017cm-3から1019cm-3の範囲の濃度を有するn型の不純物が添加されたソースドレインLDDLightlyDopedDrain領域、符号21は、基板3よりも、高濃度、例えば1016cm-3から1018cm-3のp型不純物が添加された領域を示している。また、符号16は、高耐圧トランジスタのゲート絶縁膜、符号17は、例えば、リンを添加したポリシリコンからなる浮遊ゲート電極、符号12は、ブロック絶縁膜インターゲート絶縁膜、符号1は、制御ゲート電極を示している。ゲート絶縁膜16は、メモリセルトランジスタのゲート絶縁膜より、膜厚が厚く設定されている。D型、E型高耐圧トランジスタTr.1とTr.2を形成する際、ゲート絶縁膜16、浮遊ゲート電極17、インターポリ絶縁膜12、制御ゲート電極1が順次積層され、これらが異方性エッチングによって、同時にエッチングされる。この際、例えばシリコンからなる半導体基板1が、例えば1~10nmエッチングされることにより、ゲート電極構造の周囲に段差が形成される。この段差は、図5にaと記載している。また、符号25は、例えば、シリコン酸化膜からなる側壁絶縁膜を示している。この側壁絶縁膜25は、ゲート電極構造上に、例えばシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極構造の切り立った側壁に絶縁膜を選択的に残される。この際、シリコンからなる半導体基板3が、例えば1~10nmエッチングされることにより、段差ができる。この段差は、図5にbと記載している。以上により、図5に示すような2段階の段差が半導体基板3上に形成される。ここで、D型、E型高耐圧トランジスタTr.1とTr.2は、同時に加工されるため、E型高耐圧トランジスタTr.2が形成される半導体基板3上にも2段階の段差が形成される。この後、ソースドレイン電極のLDDLightlyDopedDrain領域22となる、例えば、リン又は砒素からなるn型不純物が、例えばピーク濃度を1017cm-3から1019cm-3として基板3内に添加される。さらに、配線のコンタクト領域及びソース/ドレインとしての高濃度N拡散層9は、ピーク濃度が1019cm-3から1021cm-3のn型不純物を添加することにより形成される。ここで、LDD領域22は、高濃度N拡散層9の端からゲート電極端までの領域に形成されたn型領域となる。D型高耐圧トランジスタTr.1のLDD領域は、D型不純物20として形成されている。また、D型、E型高耐圧トランジスタTr.2のLDD領域22は、E型不純物領域21内に形成される。このため、E型高耐圧トランジスタTr.2のLDD領域22のシート抵抗は、D型高耐圧トランジスタTr.1のLDD領域のシート抵抗よりも上昇する。ここで、D型、E型高耐圧トランジスタTr.1とTr.2のLDD領域22のシート抵抗が異なるため、トランジスタの接合耐圧及び表面耐圧の最適値が異なる。従来、E型高耐圧トランジスタTr.2のソースドレイン層の抵抗を下げるため、P又はAsの不純物注入を追加する必要があった。また、例えば、E型高耐圧トランジスタTr.2により構成されるデータ制御線ドライバ402やロウデコーダ403の面積を縮小するため、p型不純物、例えばボロンを、1016cm-3から1018cm-3の範囲でHALOを注入する必要があった。このように、E型高耐圧トランジスタTr.2のLDD領域22の濃度を適正化するため、E型高耐圧トランジスタTr.2だけ、追加のイオン注入が必要であるため、リソグラフィ工程が増加するという問題がある。また、追加のイオン注入を行わない場合、トランジスタの接合耐圧、又は表面耐圧が劣化して、信頼性が悪化する問題がある。特に、トランジスタのチャネル幅が狭いE型高耐圧トランジスタは、よりトランジスタの接合耐圧及び表面耐圧が劣化するため、より信頼性を保持するのが厳しくなる。尚、図3乃至図5において、符号13は、素子分離領域STIとしての素子分離絶縁膜、符号4、11は、パンチスルーストッパーチャネルストッパー、符号301、300、14は、絶縁膜である。図6は、例えば接続トランジスタ404に適用されるE型高耐圧トランジスタTr.3の平面図を示している。尚、図6は、理解を容易とするため、コンタクト10より下側の平面構造を示し、配線層は省略している。また、図7は、図6のA-A’線に沿った断面を示し、図8は、図6のB-B’線に沿った断面を示している。尚、図7に示すコンタクト10は、メモリセルに接続されるデータ転送線BL15に接続され、図8に示すコンタクト10は、センスアンプに接続される配線15に接続される。さらに、図9は、図6に示すC-C’線に沿った断面を示している。このトランジスタは、高密度に配置するため、例えばチャネル幅が、0.1μmから2μmの範囲に設定され、非常に狭い幅のトランジスタであることが要求される。このトランジスタの場合、ビット線BL側に接続された接合耐圧、及び表面耐圧の低下及び信頼性劣化が問題であった。以下、実施の形態について、図面を参照して説明する。第1の実施の形態本実施形態のNAND型不揮発性半導体記憶装置は、図1に示す通りである。図10は、第1の実施形態に係るD型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2の平面図を示している。以下、D型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2を、単にMOSトランジスタTr.1、Tr.2と呼ぶこともある。D型高耐圧トランジスタは、ロウデコーダ403などの電圧転送回路などに適用され、E型トランジスタは、例えばデータ制御線ドライバ402や接続トランジスタ404や周辺回路に適用される。図10は、理解を容易とするため、コンタクト10より下側の平面構造を示しており、配線層は省略してある。また、図11は、図10のA-A’線に沿った断面図、図12は、図10のB-B’線に沿った断面図、図13は、図10のC-C’線に沿った断面図を示している。図10乃至図13において、図2乃至図5と同一部分には同一符号を付している。第1の実施形態は、図12、13に示すように、E型高耐圧トランジスタTr.2のLDD領域22の表面に深さcの窪み領域RRが形成され、D型高耐圧トランジスタのTr.1のLDD領域20の表面には、窪み領域RRが形成されていないことに特徴がある。窪み領域RRの深さcは、例えば0.5~20nmに設定され、この窪み領域RRに対応してTr.2のソースドレイン拡散層が形成されている。具体的には、半導体基板3内に形成されたp型半導体領域21の表面にゲート絶縁膜16が形成され、このゲート絶縁膜16の上に浮遊ゲート電極17、ブロック絶縁膜12、制御ゲート電極1によりゲート電極構造が形成されている。このゲート電極構造の側壁に側壁絶縁膜25が形成されている。この側壁絶縁膜25の底部は、ゲート絶縁膜16上に位置されている。このため、図5に示す段差aが形成されておらず、側壁絶縁膜25の外側の直下に段差b第1の窪みが形成されている。窪み領域RR第2の窪みは、段差bよりさらに、深さcだけ窪んでいる。また、この窪み領域RRの下方には窪み領域RRに沿って、例えばリン又は砒素からなるn型不純物が注入される。この不純物のピーク濃度は、例えば1017cm-3から1019cm-3に設定されている。このため、LDD領域22の内部に、LDD領域22のn型不純物濃度よりも、高い領域23が形成されている。さらに、領域23内に、E型高耐圧トランジスタTr.2のドレイン高濃度領域9、又はソース高濃度領域9が形成されている。これらドレイン高濃度領域9、又はソース高濃度領域9に接続されたコンタクト10の一方は、配線15を介して、例えばメモリセルのデータ制御線ワード線に電気的に接続され、メモリセルの書き込み、消去、及び読み出しに必要なゲート電極電圧を転送する。また、D型高耐圧トランジスタTr.1のドレイン高濃度領域9、又はソース高濃度領域9に接続されたコンタクト10の一方は、図示せぬ高電圧供給ノードに接続される。さらに、D型高耐圧トランジスタTr.1のゲート電極は、例えばE型高耐圧トランジスタTr.2のゲート電極に電気的に接続され、E型高耐圧トランジスタTr.2の書き込み電圧転送に必要な高い電圧を転送する回路を形成する。尚、D型高耐圧トランジスタTr.1は、p型半導体基板3上に、少なくとも、ゲート電極下の半導体領域がn型半導体領域20として形成され、閾値電圧が負に設定されたD型高耐圧トランジスタを実現している。D型トランジスタは、閾値電圧による電圧低下無しに電圧を転送することができるため、例えばロウデコーダのレベルシフタ回路としても用いられる。一方、E型高耐圧トランジスタTr.2は、p型半導体基板3の少なくともゲート電極下の半導体領域がp型半導体領域21として形成され、閾値電圧が正に設定されたE型トランジスタを実現している。上記構成のE型高耐圧トランジスタTr.2は、ゲート絶縁膜16の下面より、段差b及び窪み領域cだけ下がった位置にn高濃度領域23が形成され、この領域23の内部に、n高濃度領域9が形成され、この領域9にコンタクト10が接合されている。このため、領域9は、ゲート絶縁膜16の下面からの沿面距離がD型高耐圧トランジスタTr.1よりも長く設定されている。したがって、表面耐圧を向上することが可能である。また、後述するように、本実施形態は、図2乃至図5に示すD型高耐圧トランジスタTr.1とE型高耐圧トランジスタTr.2の接合耐圧、及び、表面耐圧を向上させることができる。このため、高電圧をメモリセルの制御線に印加する場合、信頼性を向上した回路を実現することができる。また、ゲート絶縁膜16が、側壁絶縁膜25の下に、例えば1nmから40nmの厚みで残り、図5に示すような段差aがない。すなわち、側壁絶縁膜25下のゲート絶縁膜16の上面と、浮遊ゲート電極17下のゲート絶縁膜16の上面に上記厚みの段差が形成され、半導体基板3には段差aがない。この段差が無い構造は、浮遊ゲート電極17を加工する際、例えばHBrとO2の混合ガスなど、酸化膜と大きな選択比を確保できるエッチングを用い、ゲート絶縁膜16を半導体基板3上に残すことにより、形成することができる。E型高耐圧トランジスタを接続トランジスタ404に適用した例図14乃至図18は、上記構成のE型高耐圧トランジスタを、接続トランジスタ404に適用した場合を示している。図14乃至図18において、接続トランジスタ404は、Tr.3と表記している。尚、図14は、理解を容易とするため、コンタクト10より下側の平面構造を示し、配線層は省略している。図15は、図14のA-A’線に沿った断面を示し、図16は、図14のB-B’線に沿った断面を示し、図17は、図14のC-C’線に沿った断面を示している。また、図18は図17の変形例を示している。図15に示すコンタクト10は、配線15を介してメモリセルに接続されるビット線データ転送線に接続される。また、図16に示すコンタクト10は、配線15を介してセンスアンプに接続される。図17に示すように、E型高耐圧トランジスタTr.3のLDD領域22の表面には、図13と同様に、深さcの窪み領域RRが形成されている。窪み領域RRの深さcは、例えば0.5~20nmに設定され、この窪み領域RRに対応して領域23が形成されている。すなわち、ドレイン側のLDD領域22の内部に、LDD領域22のn型不純物濃度よりも、高い領域23が形成されている。さらに、領域23内に、領域23より不純物濃度が高いドレイン高濃度領域9が形成されている。また、E型高耐圧トランジスタTr.3のソース側には、LDD領域、窪み領域c、領域23が形成されていない。ソース側の高濃度領域9は、パンチスルーストッパー11内で、ゲート電極構造の側面に対応し、側壁絶縁膜25の下方から素子分離領域13の間に形成されている。尚、図18に示すように、LDD領域22の内部に、領域23を形成せず、LDD領域22内にE型高耐圧トランジスタTr.3のドレイン高濃度領域9、又はソース高濃度領域9を形成してもよい。また、図17に示すように、半導体基板3の素子分離領域STI13により区画された素子領域AA上には、ゲート絶縁膜16を介在してゲート電極17が形成されている。ゲート絶縁膜16は、例えば膜厚が13nm~40nmの範囲であり、シリコン酸化膜、又はシリコンオキシナイトライド膜により形成される。ゲート絶縁膜16の膜厚を13nm以上とすることで、ゲート電極17と素子領域AAとの間に高電圧が印加されても、トンネルリークの発生を抑制でき、トランジスタの信頼性劣化を抑えることができる。ゲート電極構造は、メモリセルと同様に積層構造とされ、メモリセルの積層ゲート電極と同時に形成される。すなわち、ゲート電極構造は、ゲート絶縁膜16上に形成された第1導電層浮遊ゲート電極17と、第1導電層17上に形成されたブロック絶縁膜12と、ブロック絶縁膜12上に形成された第2導電層1とを有している。ブロック絶縁膜12は開口を有し、この開口を介して第1導電層17と第2導電層1とが電気的に接続されている。第1導電層17は、メモリセルの浮遊ゲート電極と同時に同一材料を用いて形成される。すなわち、第1導電層17は、例えばリン又は砒素が、1018cm-3から1021cm-3の範囲の濃度で添加された、導電性の多結晶シリコンにより形成される。第1導電層17の膜厚は、例えば10nm~500nmである。浮遊ゲート電極と同様に、第1導電層17は、素子分離領域STI13により区画された素子領域AAに形成され、ゲート電極の幅方向に沿った両端部は、素子分離領域STIの絶縁膜13に接している。本ゲート電極構造は、例えば次のようにして形成される。D型、E型高耐圧トランジスタのゲート電極の製造方法1図10乃至図17を参照してD型、E型高耐圧トランジスタのゲート電極の製造方法の一例について説明する。すなわち、先ず、半導体基板3の表面で、D型高耐圧トランジスタTr.1の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えば砒素、又はリンのイオンが、例えば1011cm-2から1013cm-2の範囲で、10keVから100keVの加速電圧により半導体基板3内に注入される。これにより、D型不純物領域20が形成される。その後、例えば半導体基板3の表面上で、E型高耐圧トランジスタTr.2、Tr.3の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えばボロン又はインジウムのイオンが、例えば1011cm-2から1013cm-2の範囲で、10keVから200keVの加速電圧におり半導体基板3に注入される。こにより、E型不純物領域21が形成される。次に、MOSトランジスタTr.1、Tr.2、Tr.3のゲート絶縁膜16が形成され、これと同時に、メモリセル領域にメモリトランジスタのゲート絶縁膜が形成される。さらに、全面に、浮遊ゲート電極、及び第1導電層17となる多結晶シリコンが堆積される。この多結晶シリコン層、及びゲート絶縁膜がパターニングされ、更に半導体基板3が、例えば0.1μm~0.3μmの深さにエッチングしてトレンチが形成される。その後、トレンチ内に絶縁物、例えばシリコン酸化膜が埋め込まれ、素子分離領域STIが形成される。本製造方法によれば、段差の無い平面上に、浮遊ゲート電極及び第1導電層17を形成することが可能となる。ブロック絶縁膜12は、例えばメモリセルトランジスタのゲート電極間絶縁膜と同一材料により、同一工程で形成される。ブロック絶縁膜12の材料は、例えば膜厚が5nm~30nmのシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜である。あるいは、Al2O3、HfSix、AlSix、HfAlOx、HfOx、及びTiOxのいずれかの単層膜、又は、これらの少なくとも1つと、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜等の高誘電体膜との積層膜により構成される。第2導電層1は、例えばメモリセルトランジスタの制御ゲート電極16と同一材料により、同一工程で形成される。第2導電層1の材料は、例えばリン、砒素、又はボロンが、1017~1021cm-3の濃度で添加された導電性の多結晶シリコン層、又はWSiタングステンシリサイドと多結晶シリコン層とのスタック構造膜、又はW、WN、NiSi、MoSi、TiSi、CoSiと多結晶シリコン層とのスタック構造膜、又は、NiSi、MoSi、TiSi、CoSi膜である。第2導電層1の厚さは、例えば10nmから500nmである。なお、メモリセルトランジスタの制御ゲート電極と同様に、第2導電層1上にシリコン酸化膜、又はシリコン窒化膜が形成されても良い。また、ブロック絶縁膜12はその一部が除去され、除去された領域において第1導電層17と第2導電層1とが接続されている。第2導電層1は、図10の紙面左右方向に沿った方向において、素子領域AAを跨いで素子分離領域STI上にまで形成されている。図13に示すように、素子領域AAの表面領域内には、D型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2、Tr.3のソース及びドレインのLDD領域として機能するn型不純物拡散層22がそれぞれ設けられている。これら拡散層22は、例えばリン、砒素、又はアンチモンを、表面濃度が1017cm-3~1020cm-3となるように含み、基板表面からの接合深さは、例えば10nm~300nmである。拡散層22は、ゲート電極17に対して自己整合的に形成される。更に、拡散層22内に、n型不純物拡散層9が形成される。拡散層9は、拡散層22よりも高い濃度で不純物を含有する。すなわち拡散層9は、例えばリン、砒素、又はアンチモンを、表面濃度が1018cm-3~1022cm-3となるように含み、基板表面からの接合深さは、例えば40nm~500nmである。このように、拡散層9は、拡散層22よりも低抵抗となるように形成される。前述の通り拡散層9は、ソース及びドレインに対するコンタクト抵抗を低減するために必要であり、不純物濃度のピーク濃度が1020cm-3以上且つ1022cm-3である点が、1017cm-3以上且つ1019cm-3以下であるLDD領域22と異なっている。さらに、素子分離領域13直下の半導体基板3中には、p型ウェル領域11が形成されている。p型ウェル領域11は、直上に位置する素子分離領域によって分離される素子領域AA間のパンチスルーを防止するために設けられる。そのため、半導体基板3よりも十分に低抵抗とする必要がある。ウェル領域11の深さは、例えば半導体基板3の表面から0.5μm~1.6μmの深さであり、ウェル領域11に含まれる不純物のピーク濃度は1016cm-3~1018cm-3である。深さのピークの一例は、例えば、半導体基板3の表面から1μm程度で、0.5μmから3μmの範囲である。ウェル領域11の端部は、素子分離領域13の端部から離隔されている。また、素子分離領域13直下の半導体基板3中には、ウェル領域11に隣接してp型ウェル領域4が形成されている。p型ウェル領域4は、素子分離領域13の底部近傍においてパンチスルーリーク電流が流れることを防止するために設けられる。ウェル領域4の素子分離領域13底面からの深さは、例えば0μm~0.5μmであり、ウェル領域4に含まれる不純物のピーク濃度は1016cm-3~1018cm-3である。深さのピークの一例は、0.1μm程度である。ウェル領域4は、ウェル領域11よりも素子領域AAに近接して設けられる。ウェル領域11の端部は、素子分離領域STIの端部から離隔されて0.1μmから2μmの範囲で離隔されている。ここで、p型ウェル領域4はp型ウェル11が形成されており、素子領域AA間のパンチスルーを防止できる場合には、構造から省略してもよい。上記拡散層9、22、ゲート絶縁膜16、第1導電層1、第2導電層17、及びブロック絶縁膜により、MOSトランジスタTr,1、Tr.2、及びTr.3が形成されている。MOSトランジスタTr.1、Tr.2、及びTr.3を含む半導体基板3の全面上には、例えばTEOSやSiO2膜からなる絶縁膜301が、例えば1nmから30nmの範囲で堆積される。この後、例えばSiNやSiON,又はAl2O3からなる絶縁膜300が、例えば1nmから50nmの範囲で堆積される。さらに、この全面上に、例えばTEOSや、SiO2膜、PSG膜、又はBPSG膜からなる層間絶縁膜14が50nmから500nmの範囲で堆積される。絶縁膜300は、厚い層間絶縁膜14にコンタクトホールを形成する際のエッチングストッパとして機能する。このため、例えば層間絶縁膜14に対して絶縁膜300の選択比が大きいエッチング条件を用いることにより、絶縁膜300でエッチング高さを揃えることができる。この後、追加エッチングにより、絶縁膜301をエッチングすることにより、コンタクト10を形成するためのコンタクトホールを形成することができる。また、絶縁膜300は、上部のSiO2からなる層間絶縁膜14を通じてセル部に供給される水素、又は水、及びヒドロキシイオンを遮断し、セルの信頼性を保持する。また、層間絶縁膜14中には、拡散層9、第2導電層となるゲート電極1にそれぞれ達するコンタクト10が形成されている。コンタクト10は、層間絶縁膜14の表面からそれぞれ拡散層9、及び第2導電層となるゲート電極1に達するコンタクトホールを、導電物で埋め込むことにより形成される。コンタクトホールのサイズは、例えば直径が20nm以上且つ200nm以下である。また、コンタクトホールを埋め込む導電物は、例えばリンや砒素を添加した多結晶シリコン、又は、Ti及びTiN又はTaNのバリアメタル層と、WやCu等の金属層である。さらに、層間絶縁膜14の表面内には、金属配線層15が形成されている。金属配線層15は、コンタクト10に接続される。金属配線層15は、例えば次のような方法により形成される。すなわち、先ず、層間絶縁膜14の表面内に、金属配線層15となる、例えば50nm以上且つ500nm以下の溝が形成される。次に、溝内に例えばTi及びTiN又はTaNのバリアメタル層が形成される。次に、WやCuにより溝を埋め込むことで、金属配線層15が完成される。あるいは、層間絶縁膜14上に例えばWやCuを全面に堆積した後、反応性イオンエッチングRIEによって、所望のパターンにエッチングすることにより、金属配線層15を形成することも可能である。尚、本実施形態を、第2導電層1となるゲート電極をエッチングし、メモリセルの浮遊ゲート電極と同じ材質、及びプロセスで導電層となるゲート電極を残すプロセスを用いる浮遊ゲート電極型の不揮発性半導体装置に適用することも可能である、この場合、前記プロセスを用いることにより、本実施形態の形状を同時に形成することができ、それぞれ別々の工程で形成するよりも少ない工程数で形成することができる。このため、省略したリソグラフィやイオン注入工程での欠陥による不良増加を防ぎ、信頼性を向上させることができる。D型、E型高耐圧トランジスタのゲート電極の製造方法2図19乃至図17を参照してD型高耐圧トランジスタTr.1、E型高耐圧トランジスタTr.2、Tr.3のゲート電極の製造方法の他の例について説明する。本実施形態は、ゲート電極形成に特徴があるため、その部分の製造工程について説明する。図19は、図10のC-C’線に沿った断面図であり、MOSトランジスタTr.1、Tr.2の形成工程を示している。図20は、図15のA-A’線に沿った断面図であり、MOSトランジスタTr.3の図19と同一の製造工程を示している。さらに、図21は、ブロック絶縁膜12を挟んだ第1導電層17と第2導電層1との間で形成した容量素子Cを示すものであり、図19と同一製造工程を示している。この容量素子Cは、第1導電層17と第2導電層1とで電気的分離を形成するため、第2導電層1を選択的にエッチングし、第1導電層17を残すプロセスを用いる。図19、図20、図21において、第2導電層1は、製造過程において、ブロック絶縁膜12の開口と同様の開口を有している。すなわち、第2導電層1は、例えば多結晶シリコン膜からなる厚さ30nmから200nmの範囲の第1部分111と、第1部分111の上に形成された第2部分112とにより形成されている。第2部分112は、破線で示すように、ブロック絶縁膜12、及び第1部分111に設けられた開口を介して第1導電層17に接続される。すなわち、半導体基板3の素子分離領域13で分離された素子領域AA内に、n型半導体領域20、p型半導体領域21がそれぞれ形成されている。これらn型半導体領域20、p型半導体領域21上にゲート絶縁膜16、第1導電層17が形成される。この後、全面に、ブロック絶縁膜12が堆積された後、第2導電層1の第1部分111となる導電膜が全面に堆積される。この後、レジストが塗布された後、リソグラフィを行うことにより、第1部分111がエッチングされ、開口が形成される。さらに、第1部分111をマスクとして、ブロック絶縁膜12がエッチングされ、ブロック絶縁膜12に開口が形成されるとともに、第1導電層17が、例えば5nmから30nmの深さエッチングされる。次いで、レジストを除去した後、全面に、第2導電層1の第2部分112となる導電膜が堆積される。第2部分112の一部は第1の部分111と、ブロック絶縁膜12の開口を介して第1導電層17に電気的に接続される。これにより、図19、図20、図21の形状が形成される。次に、例えばシリコン酸化膜及びシリコン窒化膜からなる絶縁膜302が全面に堆積される。この絶縁膜302の膜厚は、例えば10nmから400nmである。その後、レジストが全面に堆積され、MOSトランジスタTr.1、Tr.2、Tr.3のゲート電極、及び容量素子に対応したレジストパターンが形成される。このレジストパターンをマスクとして、絶縁膜302、第2導電層1、ブロック絶縁膜12、及び第1導電層17が異方性エッチングされる。これにより、図22に示すように、MOSトランジスタTr.1、Tr.2のゲート電極が形成され、図23に示すように、MOSトランジスタTr.3のゲート電極が形成される。さらに、図24に示すように、容量素子Cが形成される。この際、ゲート電極Gの両側、及び容量素子Cの両側に対応するゲート絶縁膜16の表面もエッチングされる。このため、ゲート絶縁膜16は、例えば0.5nmから35nmの膜厚となる箇所が生じる。ついで、前記ゲート電極のエッチング工程の後に、浮遊ゲート電極としての第1導電層17はエッチングせず、制御ゲート電極1のみをエッチングする工程以下、この工程を工程Aと称するを行う。なお、工程Aは、本実施形態の要旨ではないため具体的な説明は省略する。次いで、上記レジストパターンを用いて、例えばボロンを20keVから200keVの範囲の加速電圧で、1011cm-2から1013cm-2の範囲となる注入量でイオン注入する。この注入された不純物は、高耐圧トランジスタのソースドレインのパンチスルーストッパー11となる。勿論、ボロンに代えてBF2を用いることも可能であり、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。この後、図25、図26、図27に示すように、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターン304が形成される。すなわち、図25に示すレジストパターン304は、MOSトランジスタTr.2の領域23に対応する箇所に開口が形成されている。図26に示すレジストパターン304は、MOSトランジスタTr.3の領域23に対応する箇所に開口が形成されている。図27に示すレジストパターン304は、容量素子Cの電極を分離する箇所に対応して開口が形成されている。ここで、図25のように、半導体基板3の領域23に対応するゲート絶縁膜16の表面がエッチングされる。なお、後に行うエッチング工程では、このゲート絶縁膜16に形成された窪みの形状に起因して、深さcの窪み領域RRが形成される。次いで、上記レジストパターン304の開口を用いて、例えば、リン、又は、砒素、アンチモンが、1keVから100keVの範囲の加速電圧で、1012cm-2から1014cm-2の範囲となる注入量でイオン注入される。この際、E型高耐圧トランジスタTr.2のソース/ドレイン領域にレジストが開口され、D型高耐圧トランジスタTr.1のソース/ドレイン領域にはレジストの開口が形成されていない。このため、イオン注入量を調整することにより、D型高耐圧トランジスタTr.1とE型高耐圧トランジスタTr.2のソース/ドレイン領域のn型濃度をより揃えることができる。この後、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。また、上記工程Aは、側壁加工で形成したゲート電極のループ状の端部を切断するための工程、又は、図21、図24、図27を用いて示した浮遊ゲート電極と制御ゲート電極間での容量素子を形成する工程で用いられる。しかし、これらの工程において処理される箇所は、イオンの注入量が1014cm-2以下と限定できるため、トランジスタのように閾値電圧が変わってしまう副作用がなく、正しく動作させることができる。なお、上記側壁加工とは、例えばリソグラフィの解像度の倍のピッチの配線を形成するために、レジストパターンを転写した犠牲膜の側壁にマスク材を堆積して異方性エッチングを行う加工プロセスを示す。しかし、この加工プロセスは、レジストパターンの周囲に閉じた側壁マスク材とゲート電極が形成される。これは図22から図24までのゲートエッチング工程と同じく、ゲート電極をエッチングする工程を用いるが、ゲート電極の端にループ状の端部が形成されることが異なっている。このため、例えばメモリセルのゲート電極のように、1つ1つ分離した配線を作成する場合、ゲート電極の端部をエッチングして分離するリソグラフィ、及び加工工程が必要となる。これには、ゲート電極の側壁を加工した工程の後に、浮遊ゲート電極としての第1導電層17はエッチングせず、制御ゲート電極1のみをエッチングする工程工程Aを行うことが必須となる。これに対して、本実施形態は、図19から図27に示すように、この工程Aと同じ工程を、Tr.2、および、Tr.3の23領域形成に共通に用いることができるため、それぞれ独立で工程を実施するよりも工程数を削減し、工程コストを削減することができる。尚、図28は、図27に続く工程を示し、容量素子に側壁絶縁膜25、及び絶縁膜301,300、層間絶縁膜14を形成した状態を示している。さらに、本願発明者は、図29に示すように、高耐圧トランジスタのLDD領域のシート抵抗により、トランジスタの表面耐圧が極大値を有し、LDD領域のシート抵抗とトランジスタの表面耐圧に強い相関があることを見出した。すなわち、図29に示すように、高耐圧トランジスタのLDD領域のシート抵抗は、4500Ω/□程度にピーク値を有する。ピーク値より低いシート抵抗では、ドレインに印加された電圧が、LDD領域を空乏化させて電圧が降下し、ゲート電極のエッジに達しない。このため、ゲート電極の端部とLDD領域の電界が増強されるため、耐圧が劣化する。一方、ピーク値より高いシート抵抗では、ソース/ドレインの不純物濃度が薄くなり、表面耐圧や接合耐圧が劣化する。また、ソース/ドレインの不純物濃度が薄いため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソースドレイン上部の絶縁膜に蓄積されるため、より抵抗値が高くなり、導通時の電流が減少する問題が生じる。よって、ソース/ドレイン領域のシート抵抗に対して表面耐圧又は接合耐圧を維持しようとする場合、ソース/ドレイン領域のシート抵抗の上限及び下限値をある範囲に制限する必要がある。具体的には、シート抵抗値は、例えば4kΩ/□~6.5kΩ/□の範囲に設定される。よって、本実施形態によれば、ソース/ドレイン領域のLDD領域のシート抵抗値をD型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2でより揃えることができるため、ソース/ドレイン電圧の耐圧を向上したトランジスタを形成することができる。また、LDD領域のシート抵抗値が適正な範囲に設定され、表面耐圧及び接合耐圧が高いトランジスタは、耐圧に余裕がある。このため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソースドレイン上部の絶縁膜に蓄積されることにより抵抗が高くなるという問題をより抑制することができる。この後、上記レジストパターン304を用いて、例えば、ボロンが20keVから200keVの範囲の加速電圧で、1011cm-2から1013cm-2の範囲となる注入量でイオン注入される。これはTr.2、およびTr.3のE型の高耐圧トランジスタのソースドレイン開口部分のパンチスルーストッパーとなる。勿論、ボロンに代えてBF2を代替に用いても良いし、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。また、これらボロン、又はBF2を注入する工程は、後述する側壁絶縁膜を形成した後に行っても良い。次いで、例えばリン、又は、砒素、アンチモンが、1keVから100keVの範囲の加速電圧で1012cm-2から1014cm-2の範囲となる注入量でイオン注入される。これにより、図25に示すように、E型高耐圧トランジスタTr.2、およびTr.3のソースドレインのLDD領域22が同時に形成される。これらリン、又は、砒素、アンチモンを注入する工程は、後述の側壁絶縁膜を形成した後に行っても良い。次に、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。この後、全面に例えばシリコン酸化膜が5nmから100nmの厚さ範囲で堆積され、この膜厚に相当するだけ、異方性エッチングされる。これにより、ゲート電極構造の側壁上に側壁絶縁膜25が形成される。この側壁絶縁膜25を形成するエッチングにより、半導体基板3上に残ったゲート絶縁膜16がエッチングされ、半導体基板3の表面が露出される。この際、半導体基板3が深さbだけ掘り下げられる。さらに、半導体基板3の領域23に対応する表面がエッチングされ、深さcの窪み領域RRが形成される。この後、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターンが形成される。すなわち、素子分離領域13に対応する箇所に開口が形成される。このレジスト塗布工程は、同じ半導体基板上に形成される低電圧トランジスタなど後述するイオン注入をされる場合には、省略しても良い。次いで、例えば、ボロンが20keVから200keVの範囲の加速電圧で、1011cm-2から1013cm-2の範囲の注入量でイオン注入される。これはD型、及びE型両方の高耐圧トランジスタのソースドレイン開口部分のパンチスルーストッパーとなる。勿論、これはボロンに代えてBF2を用いても良いし、十分パンチスルーを抑制できるのであれば、このイオン注入工程を省略することで工程数を削減することも可能である。また、これらボロン、又はBF2を注入する工程は、ゲート電極を加工しレジスト304を塗布する前に行っても良い。次いで、上記レジストパターンを用いて、例えばリン、又は、砒素、アンチモンが1keVから100keVの範囲の加速電圧で、1012cm-2から1014cm-2の範囲となる注入量でイオン注入される。これは高耐圧トランジスタのソースドレイン電極を形成する工程である。この際、E型高耐圧トランジスタTr.2、Tr.3のソース/ドレイン領域とD型高耐圧トランジスタTr.1のソース/ドレイン領域の両方にゲート電極の第2導電層1をマスクとして自己整合的に注入される。このため、D型高耐圧トランジスタTr.1のイオン注入量を調整することにより、最適な耐圧を選択することができる。また、これらリン、又は、砒素、アンチモンを注入する工程は、ゲート電極を加工しレジスト304を塗布する前に行っても良い。次いで、E型高耐圧トランジスタTr.2の領域23内に、ドレイン高濃度領域9、又はソース高濃度領域9が形成される。これと共に、D型高耐圧トランジスタTr.1のLDD領域22内にドレイン高濃度領域9、又はソース高濃度領域9が形成される。これには、例えば、全面にレジストが塗布した後、ドレイン高濃度領域9、又はソース高濃度領域9の箇所に開口を有するレジストパターンが形成される。この後、例えばリン、又は、砒素、アンチモンを5keVから100keVの範囲で、1014cm-2から1016cm-2の範囲となる注入量でイオン注入される。これはにより、コンタクトを良好に保つためのn形高濃度領域9を形成する。この後、全面に例えばTEOSやSiO2膜からなる絶縁膜301例えば1nmから30nmの範囲で堆積される。この後、例えばSiNやSiON,又はAl2O3からなる絶縁膜300が、例えば1nmから50nmの範囲で堆積される。さらに、全面に層間絶縁膜14が形成される。本実施形態のような構造とすることにより、例えば熱酸化膜やラジカル酸化膜で形成した、堆積絶縁膜よりもトラップの少ない良好な絶縁特性を有する膜を、浮遊ゲート電極17の下、及び、側壁絶縁膜25の下方に形成することができる。このため、ゲート電極端近傍のストレスによるゲート絶縁膜の劣化を抑制することができる。これにより、例えばゲート電極に0V、ドレイン電極に高電圧を印加した時、ゲート電極端部の電界の増加のため電子がゲート絶縁膜16や側壁絶縁膜17に蓄積され、高電圧トランジスタの閾値電圧上昇を生じる問題を抑制することができる。また、高電圧ゲート絶縁膜16が半導体基板3上で、例えば0.5nmから30nmの膜厚となる箇所が生じているが、この高電圧ゲート絶縁膜16の部分が側壁ゲート絶縁膜のエッチングの際にエッチングされ、半導体基板3に転写され、図13に示すような例えば0.5nmから30nmの深さの段差bが転写される。また、窪み領域RRについては、ゲート電極1から0.1μm以上離すことが必要である。この理由は、窪み領域RRを形成する際、リソグラフィの合わせズレにより、ゲート電極がエッチングを防止するためである。また、n高濃度領域9を囲むように領域23を形成することにより、領域9からLDD領域22へのn-濃度傾斜を緩やかにすることができる。したがって、接合電界が急峻に変化する箇所を防ぎ、接合耐圧を向上することができる。このため、領域23を形成するためのレジストパターンの開口は、マスクの合わせズレを考慮して、n領域9の外側に0.1μm程度離れて形成されることが望ましい。さらに、図18に示すように、E型高耐圧トランジスタTr.3のチャネル幅は、例えば0.1μmから2μmの範囲に設定されている。したがって、素子領域AAの幅が狭いE型高耐圧トランジスタTr.3の接合耐圧及び表面耐圧の劣化を防止するため、隣接するトランジスタTr.3同士のビット線BLに接続されるソース/ドレインに設けられた窪み領域RRが素子分離領域13上にも形成されている。尚、本実施形態において、素子分離幅は、例えば0.1μmから1.0μmの範囲に設定されている。このため、窪み領域RRを形成するためのリソグラフィの境界を設けることが困難となる。この場合、窪み領域RRは、ゲート電極から0.1μm以上離すことが、リソグラフィの合わせズレによりゲート電極をエッチングしないために必要である。また、n高濃度領域9を囲むように窪み領域RRを形成することにより、領域9より、LDD領域22へのn-濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域RRは、マスクあわせのズレを考慮して、0.1μm以上、領域9の外側に形成されることが望ましい。さらに、図18に示すように、ビット線BLに接続されたコンタクト10が接続されるソース/ドレイン領域の間の素子分離領域13の上面の高さをeとすると、この高さeは、センスアンプS/Aに接続されたコンタクト10が接続されるソース/ドレイン領域の間の素子分離領域13の上面の高さfよりも、窪み領域RRを形成するエッチングにより、例えば10nmから100nmの範囲で低くなる。このように、素子分離領域13の高さが低くなっても、ビット線BLに接続されたコンタクトに接続されたソース/ドレイン領域のn高濃度領域9は、半導体領域と素子分離領域13との境界から、例えば0.1μm以上1μmの範囲で離れて形成されているため、n高濃度領域9を形成するための不純物イオンが素子分離領域13に注入されることを防止できる。さらに、ビット線BLに接続されたコンタクト10に接続されたソース/ドレイン領域を囲む素子分離領域13の高さを小さくできる。このため、例えば絶縁膜としてHDPHighDensityPlasma-SiO2、NSGNonSilicateGlass、PSZPolysilazaneなどを用いた場合、半導体基板に生じる応力を減らすことができ、結晶欠陥の発生を抑制することができる。また、E型高耐圧トランジスタTr.3においても、E型高耐圧トランジスタTr.2と同様に、窪み領域RRは、ゲート電極がエッチングされることを防止するため、ゲート電極から0.1μm以上離すことが必要である。また、n高濃度領域9を囲むように窪み領域RRを形成することにより、領域9より、LDD領域22へのn-濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域RRは、マスクあわせのズレを考慮して、0.1μm以上、領域9の外側に形成されることが望ましい。接続トランジスタ404としてのE型高耐圧トランジスタTr.3は、ソース/ドレインLDD領域22のシート抵抗値を、D型高耐圧トランジスタTr.1とE型高耐圧トランジスタTr.2と等しく揃えることができる。このため、一層、ソース/ドレイン電圧の耐圧を向上したトランジスタを形成できる。また、ドレインに正の高電圧ストレスが印加されると、負の電荷がソースドレイン上部の絶縁膜に蓄積される。表面耐圧及び接合耐圧が高いトランジスタは、耐圧余裕があるため、この電荷蓄積によるLDD部の抵抗が高くなる問題を抑制することができる。尚、上記実施態様ではNAND型フラッシュメモリの場合を例に挙げて説明した。しかし、本実施形態を、例えばNAND型フラッシュメモリにおいてメモリセルトランジスタ数を1個にした3Tr-NAND型フラッシュメモリや、NOR型フラッシュメモリにも適用することができる。また、3Tr-NAND型フラッシュメモリにおいて、ドレイン側の選択トランジスタを除いた2Tr型フラッシュメモリにも適用でき、積層ゲート電極構造を備えた不揮発性半導体メモリ全般に広く適用可能である。また、本実施形態を用いることにより、側壁加工によって形成される制御ゲート電極を分離する工程を用いて、メモリセルのゲート絶縁膜より厚いゲート絶縁膜を有する高電圧トランジスタのゲート絶縁膜のソース/ドレイン電極上にn型不純物をイオン注入することにより、工程数を削減し、高電圧トランジスタのソース抵抗、又は、ドレイン抵抗を低減し、高電圧トランジスタの信頼性寿命を増大することができる。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。"