"基準電流を生成する定電流源と、この定電流源からの前記基準電流が供給される一対の差動入力トランジスタと、一対の差動出力電圧を出力する一対の出力端子と、一対の出力端子の間に直列に接続された第1及び第2の出力抵抗素子と、を備えた第1の差動増幅器と、前記第1の差動増幅器と同じ構成を有し、前記第1の差動増幅器の前記一対の差動出力電圧を受ける第2の差動増幅器と、利得制御電圧を当該利得制御電圧に対してリニアに変化する利得制御電流に変換する利得制御電圧電流変換回路と、前記基準電流の中、前記利得制御電流に相当する分がそれぞれ前記差動入力トランジスタをバイパスするようなバイパス路を形成する電流バイパス回路と、を備えることを特徴とする電圧可変利得増幅回路。前記電流バイパス回路は、前記差動入力トランジスタのソースにドレインが接続され、ソースが接地され、前記利得制御電流を、前記差動入力トランジスタをバイパスして接地に流し込む第1のバイパストランジスタを備えることを特徴とする請求項1に記載の電圧可変利得増幅回路。前記電流バイパス回路は、バイパスされた前記利得制御電流を前記差動入力トランジスタのドレイン電流経路に合流させる第2のバイパストランジスタと、を備えることを特徴とする請求項2に記載の電圧可変利得増幅回路。前記利得制御電圧電流変換回路は、前記利得制御電圧に応じた電圧が印加される抵抗素子を備え、この抵抗素子から前記利得制御電流を得ることを特徴とする請求項1に記載の電圧可変利得増幅回路。前記利得制御電圧電流変換回路は、第1の端子と第2の端子を有する抵抗素子と、前記抵抗素子の第1の端子に接続された第1の制御トランジスタと、前記利得制御電圧を第1の基準電圧に対して反転させて第2の利得制御電圧を生成する利得電圧制御回路と、反転入力端子に前記第2の利得制御電圧が印加され、非反転入力端子に前記抵抗素子の第1の端子の電圧が印加され、その出力電圧が前記第1の制御トランジスタのゲートに印加されたオペアンプと、前記抵抗素子の第2の端子に第2の基準電圧を印加する基準電圧源と、前記第1の制御トランジスタとカレントミラー回路を形成する第2の制御トランジスタと、を備え、前記第2の制御トランジスタから前記利得制御電流を得ることを特徴とする請求項1に記載の電圧可変利得増幅回路。前記利得制御電圧電流変換回路は、第1の端子と第2の端子を有する第1の抵抗素子と、前記抵抗素子の第1の端子に接続された第1の制御トランジスタと、前記利得制御電圧を第1の基準電圧に対して反転させて第2の利得制御電圧を生成する利得電圧制御回路と、反転入力端子に前記第2の利得制御電圧が印加され、非反転入力端子に前記第1の抵抗素子の第1の端子の電圧が印加され、その出力電圧が前記第1の制御トランジスタのゲートに印加されたオペアンプと、電源電圧に応じて、前記第1の抵抗素子の前記第2の端子の電圧を変化させることにより、前記第1の抵抗素子に流れる電流の電源電圧依存性を抑制する制御回路と、前記第1の制御トランジスタとカレントミラー回路を形成する第2の制御トランジスタと、を備え、前記第2の制御トランジスタから前記利得制御電流を得ることを特徴とする請求項1に記載の電圧可変利得増幅回路。前記制御回路は、第3の端子と第4の端子を有し、前記第3の端子に前記第1の抵抗素子の前記第2の端子が接続された第2の抵抗素子と、前記第2の抵抗素子の前記第4の端子に第2の基準電圧を印加する基準電圧源と、前記第2の抵抗素子の前記第3の端子と接地との間に接続され、電源電圧依存性を有しない電流を流す第1の電流発生回路と、前記第2の抵抗素子の前記第3の端子に、前記第1の基準電圧と前記第2の基準電圧の差に応じた電源電圧依存性を有する電流を流し込む第2の電流発生回路と、を備える請求項6に記載の電圧可変利得増幅回路。前記第2の電流発生回路は、第5の端子と第6の端子を有し、前記第5の端子に前記第1の基準電圧が印加され、前記第6の端子に前記第2の基準電圧が印加された第3の抵抗素子を備えることを特徴とする請求項7に記載の電圧可変利得増幅回路。前記第2の抵抗素子の抵抗値と前記第3の抵抗素子の抵抗値が同じであることを特徴とする請求項8に記載の電圧可変利得増幅回路。前記定電流源に前記の基準電流を供給する基準電流発生回路を備え、前記基準電流発生回路は、カレントミラー回路を形成する第1及び第2のミラートランジスタと、前記第1のミラートランジスタのソースに接続された基準抵抗素子と、を備え、前記第2のミラートランジスタから前記基準電流を得ることを特徴とする請求項1に記載の電圧可変利得増幅回路。そこで、本発明は、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路を提供することを目的とする。また、本発明は、そのような電圧可変利得増幅回路の利得の電源電圧依存性を抑制することを目的とする。さらに、本発明は、そのような電圧可変利得増幅回路の利得の半導体製造プロセスによるばらつき、並びに温度依存性を抑制することを目的とする。本発明の電圧可変利得増幅回路は、基準電流を生成する定電流源と、この定電流源からの前記基準電流が供給される一対の差動入力トランジスタと、一対の差動出力電圧を出力する一対の出力端子と、一対の出力端子の間に直列に接続された第1及び第2の出力抵抗素子と、を備えた第1の差動増幅器と、前記第1の差動増幅器と同じ構成を有し、前記第1の差動増幅器の前記一対の差動出力電圧を受ける第2の差動増幅器と、利得制御電圧を当該利得制御電圧に対してリニアに変化する利得制御電流に変換する利得制御電圧電流変換回路と、前記基準電流の中、前記利得制御電流に相当する分がそれぞれ前記差動入力トランジスタをバイパスするようなバイパス路を形成する電流バイパス回路と、を備えることを特徴とする。本発明によれば、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路を提供することができる。また、本発明によれば、そのような電圧可変利得増幅回路の利得の電源電圧依存性を抑制することができる。さらに、本発明によれば、そのような電圧可変利得増幅回路の利得の半導体製造プロセスによるばらつき、並びに温度依存性を抑制することができる。図1は、本発明の実施形態における電圧可変利得増幅回路100のブロック図である。電圧可変利得増幅回路100は、第1の差動増幅器1、第2の差動増幅器2、利得制御電圧電流変換回路3、及び基準電流発生回路4を含んで構成されている。図2は、第1の差動増幅器1の回路図である。第2の差動増幅器2は、第1の差動増幅器1の差動出力を受けて動作し、第2の差動増幅器2と同じ回路構成を有している。電圧可変利得増幅回路100は、半導体集積回路チップとして製造することができる。<本発明の基本原理>電圧可変利得増幅回路100は、利得制御電圧に対して利得がリニア線形に、かつ連続的に変化するように構成される。先ず、図1、図2に基づき、この電圧可変利得増幅回路100の基本原理を説明する。1段目の第1の差動増幅器1の利得G1は、差動入力トランジスタ11,12のトランスコンダクタンスgmgm1=gm2と、第1及び第2の出力抵抗素子22、23の抵抗値RO=RO1=RO2により、G1=gm×ROにより決定される。2段目の第2の差動増幅器2の利得G2も、G2=gm×ROにより決定される。電圧可変利得増幅回路100において、第1の差動増幅器1と第2の差動増幅器2を直列接続しているので、2段目の第2の差動増幅器2から得られる全体の利得Gは、G=G1×G2=gmRO2となる。後述するように、gm=√Id1であるから、全体の利得Gは、Id1に比例することになる。G∝Idここで、Id1は、第1の差動増幅器1の第1の差動入力トランジスタ11のドレイン電流である。第2の差動入力トランジスタ12のドレイン電流Id2は、Id1に等しい。Id1=Id2利得制御電圧電流変換回路3は、基本的には利得制御電圧VCを利得制御電圧VCに対してリニアに変化する利得制御電流ICに変換する。したがって、第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2が利得制御電流ICに対してリニアに変化するように構成すれば、利得Gは、図6に示すように、利得制御電圧VCに対してリニアに変化することになる。<第1の差動増幅器1の構成>第1の差動増幅器1の構成を図2に基づいて説明する。第2の差動増幅器2は、前述のように、第1の差動増幅器1と同じ構成を有している。第1の差動増幅器1は、Pチャネル型MOSトランジスタからなる第1の差動入力トランジスタ11、Pチャネル型MOSトランジスタからなる第2の差動入力トランジスタ12、Pチャネル型MOSトランジスタからなる定電流源トランジスタ13、14、15、Nチャネル型MOSトランジスタ16、17から成る第1のカレントミラー回路、Nチャネル型MOSトランジスタ18、19からなる第2のカレントミラー回路、位相補償用コンデンサと零点消去用抵抗からなる第1の位相補償回路20及び第2の位相補償回路21、第1の出力抵抗素子22、第2の出力抵抗素子23、第1のコンデンサC1、第2のコンデンサC2と、を含んで構成される。実際には、第1の差動増幅器1には、後述する図4の電流バイパス回路50が設けられるが、ここでは、電流バイパス回路50を除いた構成を説明する。定電流源トランジスタ13、14、15のソースには、電源電圧VDDが印加される。定電流源トランジスタ13のドレインには第1及び第2の差動入力トランジスタ11,12の共通ソースが接続される。定電流源トランジスタ13のゲートには基準電流発生回路4からのバイアス電圧が印加され、一定のドレイン電流2×Id1が基準電流として流れるように構成されている。第1及び第2の差動入力トランジスタ11,12には、それぞれドレイン電流Id1、Id2が流れるが、Id1=Id2となるように、第1及び第2の差動入力トランジスタ11、12は、同じサイズ及び電気的特性を有しているものとする。第1のカレントミラー回路は、第1の差動入力トランジスタ11のドレインに接続され、第2のカレントミラー回路は、第2の差動入力トランジスタ12のドレインに接続される。定電流源トランジスタ14、15のゲートには、共通のバイアス電圧が印加される。第1及び第2の差動入力トランジスタ11、12の各ゲートには、それぞれ差動入力電圧VIN、VIPが印加される。定電流源トランジスタ14とNチャネル型MOSトランジスタ16の第1の接続ノードに接続された第1の出力端子24と、定電流源トランジスタ15とNチャネル型MOSトランジスタ19の第2の接続のノードに接続された第2の出力端子25から、それぞれ差動出力電圧VOP,VONが出力される。第1の出力端子24と第2の出力端子25の間には、第1の出力抵抗素子22と第2の出力抵抗素子23が直列に接続されている。第1の出力抵抗素子22の抵抗値RO1と第2の出力抵抗素子23の抵抗RO2は、等しい抵抗値ROに設定されている。RO1=RO2=RO第1のコンデンサC1は、第1の出力抵抗素子22に並列に接続され、第2のコンデンサC2は、第2の出力抵抗素子23に並列に接続される。また、第1の出力抵抗素子RO1と第2の出力抵抗素子RO2の接続ノードは、一定のコモン電圧VCOM中心電圧に調整される。以下で、電圧可変利得増幅回路100の利得G1を求める。いま、VINがΔVINだけ変動し、それに応じて第1の差動入力トランジスタ11のドレイン電流Id1がΔId1だけ変動したとする。すると、ΔId1は、数式1で表わすことができる。gm1は、第1の差動入力トランジスタ11のトランスコンダクタンスであり、第2の差動入力トランジスタ12のトランスコンダクタンスgm2と等しい値gmであるとする。gm1=gm2=gmNチャネル型MOSトランジスタ16には、定電流源トランジスタ14からの定電流が流れるので、ドレイン電流Id1の変動分ΔId1は、第2の出力抵抗素子22に流れ込むことになる。そのため、差動出力電圧VONは、ΔVONだけ変動する。したがって、ΔVONは、数式2で表わすことができる。同様に、VIPがΔVIPだけ変動し、それに応じて第2の差動入力トランジスタ12のドレイン電流Id2がΔId2だけ変動したとする。すると、ΔId2は、数式3で表わすことができる。また、ΔId2による差動出力電圧VONの変動分ΔVONは、数式4で表わすことができる。したがって、利得G1は、数式5で表わすことができる。また、第1の差動入力トランジスタ11の飽和領域における電流式から、Id1は、数式6で表わされる。μpは移動度、Coxは単位面積当たりのゲート容量、S1はゲートサイズ比、Vgs1はゲートソース間電圧、Vtp1はしきい値電圧である。ゲートサイズ比とは、第1の差動入力トランジスタ11のチャネル幅をW、チャネル長をLとすると、W/Lの比のことである。以下においても同様である。すると、トランスコンダクタンスgmは数式7で表わされる。したがって、利得G1は、数式8で表わすことができる。利得G1は、√Id1に比例することになる。よって、電圧可変利得増幅回路100の全体の利得Gは、数式9で表わされる。ここで、β1は数10で与えられる。前述のように、利得制御電圧電流変換回路3は、利得制御電圧VCを利得制御電圧VCに対してリニアに変化する利得制御電流ICに変換する。また、電流バイパス回路50は、第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2が利得制御電流ICに対してリニアに変化するように構成される。以下に、利得制御電圧電流変換回路3、電流バイパス回路50の具体的な構成を説明する。<利得制御電圧電流変換回路3の構成>利得制御電圧電流変換回路3は、基本的には、抵抗素子34を用いて電圧電流変換を行う回路であって、利得制御電圧VCを利得制御電圧VCに対してリニアに変化する第1の利得制御電流IC1、第2の利得制御電流IC2に変換する。IC1、IC2はカレントミラー回路により、それぞれ第1の差動増幅器1、第2の差動増幅器2に供給される。図3aは、利得制御電圧電流変換回路3の回路図である。図示のように、利得制御電圧電流変換回路3は、利得電圧制御回路31、オペアンプ32、Pチャネル型MOSトランジスタからなる制御トランジスタ33、電圧電流変換用の抵抗素子34、バッファアンプ35、発振防止用の位相補償回路36、Pチャネル型MOSトランジスタからなる第1及び第2のミラートランジスタ37、38を含んで構成される。利得電圧制御回路31は、利得制御電圧VCを直流レベルの基準電圧VREFに対して反転して反転利得制御電圧VC2を作成する回路である。利得電圧制御回路31は、例えば、図3bに示すように、反転入力端子-に入力抵抗素子311を介して利得制御電圧VCが印加され、非反転入力端子に基準電圧VREFが印加されたオペアンプ310と、オペアンプ310の反転入力端子-と出力端子の間に接続された帰還抵抗素子312により構成される。入力抵抗素子311と帰還抵抗素子312の抵抗値をRxとする。利得電圧制御回路31から出力される反転利得制御電圧VC2は、オペアンプ32の反転入力端子-に印加される。制御トランジスタ33のゲートには、オペアンプ32の出力電圧が印加され、そのソースに電源電圧VDDが印加される。制御トランジスタ33のドレインには、抵抗値RC2を有する抵抗素子34の一方の端子が接続される。制御トランジスタ33と抵抗素子34の接続ノードは、オペアンプ32の非反転入力端子に接続される。抵抗素子34の他方の端子には、バッファアンプ35を介して最小基準電圧VREFMINが印加される。オペアンプ32は、抵抗素子34の一方の端子電圧がVC2になるように、制御トランジスタ33に制御電流IC0を流す。以下、この利得制御電圧電流変換回路3の動作を説明する。まず、ΔVC、ΔVC2を数式11、12のように定義する。ΔVCは、基準電圧VREFを基準とした利得制御電圧であり、ΔVC2は、基準電圧VREFを基準とした反転利得制御電圧である。反転利得制御電圧VC2は、利得制御電圧VCをVREFに対して反転したものなので、ΔVC2は、数式13のように、ΔVCの極性を反転したものである。また、ΔVC0を数式14のように定義する。-ΔVC0~ΔVC0の範囲は利得制御電圧ΔVCが変化する範囲である。また、制御トランジスタ33に制御電流IC0が流れ、第1及び第2のミラートランジスタ37、38にはそれぞれ第1及び第2の利得制御電流IC1、IC2が流れる。IC0、IC1、IC2は、各トランジスタサイズを等しくすることにより、同じ値に設定されることが好ましい。IC0=IC1=IC2制御電流IC0は、数式15で表わされる。数式12~14を用いて、数式15のIC0を変形すると、数式16が導かれる。数式16の-1/RC2ΔVCは、ΔVCについてリニアであり、ΔVC0/RC2は固定値である。つまり、IC0は、ΔVCに対してリニアに変化する。図5に、IC0とΔVCの関係を示す。この場合、ΔVC0/RC2を数17のように設定している。Id1は、上述のように、第1の差動入力トランジスタ11のドレイン電流である。Id1=Id2したがって、利得制御電流IC1は、数式18で表わされる。<電流バイパス回路50の構成>電流バイパス回路50は、第1及び第2の差動増幅器1、2における第1及び第2の差動入力トランジスタ11、12のドレイン電流Id1、Id2Id1=Id2が、利得制御電流IC1に対してリニアに変化するように構成される。図4aは、電流バイパス回路50の回路図である。図4bは、電流バイパス回路50と利得制御電圧電流変換回路3との接続関係を示す回路図である。電流バイパス回路50は、Nチャネル型MOSトランジスタからなる一対の第1のバイパストランジスタ51、52と、Pチャネル型MOSトランジスタからなる一対の第2のバイパストランジスタ53、54を含んで構成される。第1のバイパストランジスタ51は、第1の差動入力トランジスタ11と定電流源トランジスタ13との接続ノードにドレインが接続され、ソースが接地されている。もう1つの第1のバイパストランジスタ52は、第2の差動入力トランジスタ12と定電流源トランジスタ13との接続ノードにドレインが接続され、ソースが接地されている。また、第2のバイパストランジスタ53のドレインは、第1の差動入力トランジスタ11と第1のカレントミラー回路を構成するNチャネル型MOSトランジスタ17のドレインとの接続ノードに接続されている。第2のバイパストランジスタ53のソースには電源電圧VDDが印加される。もう1つの第2のバイパストランジスタ54のドレインは、第2の差動入力トランジスタ12と第2のカレントミラー回路を構成するNチャネル型MOSトランジスタ19のドレインとの接続ノードに接続されている。第2のバイパストランジスタ54のソースには電源電圧VDDが印加される。そして、一対の第2のバイパストランジスタ53、54の共通接続されたゲートには、利得制御電圧電流変換回路3のオペアンプ32の出力が印加される。また、第1のミラートランジスタ37にはNチャネル型MOSトランジスタ55が直列に接続されている。Nチャネル型MOSトランジスタ55のゲートとドレインは接続され、そのソースは接地される。Nチャネル型MOSトランジスタ55のゲートは、一対の第1のバイパストランジスタ51、52の共通接続されたゲートに接続される。Nチャネル型MOSトランジスタ55と第1のバイパストランジスタ51とはカレントミラー回路を形成し、Nチャネル型MOSトランジスタ55と第1のバイパストランジスタ52は、もう1つのカレントミラー回路を形成する。これにより、一対の第1のバイパストランジスタ51,52、及び一対の第2のバイパストランジスタ53、54には、それぞれ利得制御電圧電流変換回路3からの利得制御電流IC1が流れるようになっている。もし第1のバイパストランジスタ51が無ければ、第1の差動入力トランジスタ11には、定電流源トランジスタ13のドレイン電流2×Id1の半分のドレイン電流Id1が流れるが、第1のバイパストランジスタ51を設けることにより、利得制御電流IC1が第1の差動入力トランジスタ11をバイパスして接地に流れるバイパス路が形成される。これにより、第1の差動入力トランジスタ11に流れるドレイン電流Id1’は、数式19のように、元のドレイン電流Id1から利得制御電流IC1を差し引いた電流となる。第1のバイパストランジスタ52も、第2の差動入力トランジスタ12に関して同じ機能を発揮する。第2のバイパストランジスタ53は、第1のバイパストランジスタ52により、バイパスされた利得制御電流IC1を第1の差動入力トランジスタのドレインに接続されたNチャネル型MOSトランジスタ17のドレイン電流経路に合流させる。これにより、Nチャネル型MOSトランジスタ17には、一定のドレイン電流Id1が流れるようにしている。第2のバイパストランジスタ54も同じ機能を発揮する。そこで、数式9を用いて、全体の利得Gを求めると数式20が得られる。また、GのΔVCに関する偏微分は、数式21で導かれる。したがって、電圧可変利得増幅回路100の全体の利得Gは、利得制御電圧VCの基準電圧VREFからの差分ΔVCに対してリニアに変化することが分かる。つまり、ΔVCが増加すると、利得Gはリニアに増加する。なお、当然であるが、利得Gは、利得制御電圧VCに対してリニアに変化する。ΔVC=VC-VREFなお、本実施形態の利得制御電圧電流変換回路3では、利得電圧制御回路31を含んでいるが、この回路は、利得制御電圧VCの極性を基準電圧VREFに対して反転しているだけなので、利得Gのリニア特性には関係は無く、省略することもできる。この場合、ΔVCが増加すると、利得Gはリニアに減少することになる。<利得制御電圧電流変換回路の他の構成例>電圧可変利得増幅回路100の利得Gは、電源電圧依存性を持たないことが望まれる。基準電流発生回路4として電源電圧依存性を持たない回路例えば、後述するgm一定型基準電流発生回路を用いることで、利得Gの電源電圧依存性を改善することができる。しかしながら、上述の利得制御電圧電流変換回路3は、電源電圧依存性を持った回路である。通常、基準電圧VREF、最小基準電圧VREFMINは、電源電圧VDDを用いて作成される。例えば、VREF=0.5VDD、VREFMIN=0.4VDDVC=VC2=VREFという中心設定の場合を考えると、数式15より、IC1=VREF-VREFMIN/RC2=0.1VDD/RC2となり、利得制御電流IC1は電源電圧依存性を持つことになる。その結果、利得制御電流IC1によって制御される利得Gも電源電圧依存性を持つことになる。したがって、利得Gの電源電圧依存性を抑制するためには、利得制御電圧電流変換回路3は、電源電圧依存性を持たない回路で構成することが必要である。図7は、そのような利得制御電圧電流変換回路3Aの回路図である。利得制御電圧電流変換回路3Aは、図3aの利得制御電圧電流変換回路3に、利得制御電流IC1の電源電圧依存性を抑制するための制御回路を設けたものである。この制御回路は、抵抗素子65第2の抵抗素子、第1の電流発生回路、第2の電流発生回路を含んで構成される。抵抗素子65は抵抗値RC22を有し、抵抗素子34第1の抵抗素子に直列に接続されている。抵抗素子65は、バッファアンプ35と抵抗素子34の間に挿入される。この場合、抵抗素子34の抵抗値をRC21とする。また、制御トランジスタ33を介して抵抗素子34に流れる電流をI2とする。第1の電流発生回路は、2つの抵抗素子34、65の接続ノードと接地に間に接続されたNチャネル型MOSトランジスタ66と、Nチャネル型MOSトランジスタ66に電源電圧依存性を有しない電流Isが流れるように、Nチャネル型MOSトランジスタ66を制御する基準電圧発生回路4を含んで構成される。基準電圧発生回路4は、後述するgm一定型基準電流発生回路で構成することができる。なお、基準電圧発生回路4は、Nチャネル型MOSトランジスタ67にも電源電圧依存性を有しない電流IRAが流れるように、Nチャネル型MOSトランジスタ67を制御する。電流IRAは、不図示のカレントミラー回路を介して、第1及び第2の差動増幅器1,2の定電流トランジスタ13に一定のドレイン電流2×Id1を基準電流として供給する。第2の電流発生回路は、オペアンプ61、Pチャネル型MOSトランジスタからなる制御トランジスタ62,63、抵抗値RC1を有する抵抗素子64を含んで構成される。制御トランジスタ62と抵抗素子64は、電源電圧VDDとバッファアンプ35の出力端子の間に直列に接続される。制御トランジスタ63は、電源電圧VDDと抵抗素子34,65の接続のノードの間に接続される。制御トランジスタ62、63のゲートにはオペアンプ61の出力が印加される。また、オペアンプ61に反転入力端子-には、基準電圧VREFが印加され、非反転入力端子には、制御トランジスタ62と抵抗素子64の接続ノードの電圧が印加される。制御トランジスタ62と抵抗素子64の接続ノードの電圧は、基準電圧VREFになるので、抵抗素子64に流れる電流をI1とすると、I1は、数式22で表わすことができる。制御トランジスタ62、63のトランジスタサイズを同じにすると、制御トランジスタ63にも電流I1が流れる。電流I1は、制御トランジスタ63から抵抗素子34,65の接続ノードに流れ込む。抵抗素子34、65の接続ノードの電圧をVxとする。この制御回路は、電源電圧VDDが変動した場合に、電源電圧VDDの変動によるI1の電流変動分ΔI1が抵抗素子65に流れることにより、電圧Vxが変化し、抵抗素子34に流れる電流I2の電源電圧依存性を抑制する。例えば、電源電圧VDDが上昇すると、電圧Vxはそれに応じて上昇する。電流I2は、前述のように、第1及び第2のミラートランジスタ37、38に流れるIC1、IC2と等しく設定することができる。以下、この利得制御電圧電流変換回路3Aの動作を、数式を用いて説明する。この場合、VREF=0.5VDD、VREFMIN=0.4VDDとする。また、VC=VC2=VREFとする。すると、電流I1は、数式22に基づき、数式23で表わされる。また、電流保存則から数式24が成り立つ。一方、I2は数式25で表わされる。数式25からVxを求めると、数式26が得られる。数式24に数式26を代入すると、数式23のI1、VREF=0.5VDD、VREFMIN=0.4VDDを数式27に代入し、数式27をI2について解くと、数式28が得られる。数式28によれば、電流I2の電源電圧VDDに対する依存性が抑制されることが分かる。さらに、RC1=RC22と設定することにより、1/RC22-1/RC1=0となるので、電流I2は電源電圧VDDに依存しなくなる。前述のようにIC1=IC2=I2と設定することができる。図8は、改善前の利得制御電圧電流変換回路3において、電源電圧VDDが3.3Vと5Vの時の、利得Gの特性を示す図である。図9は、改善された利得制御電圧電流変換回路3Aにおいて、電源電圧VDDが3.3Vと5Vの時の、利得Gの特性を示す図である。改善された利得制御電圧電流変換回路3Aにおいては、利得Gの電源電圧依存性が大幅に改善されていることが分かる。<基準電圧発生回路4の構成>以下、gm一定型の基準電流発生回路4の構成を説明する。この基準電圧発生回路4は、前述のように、第1及び第2の差動増幅器1、2の定電流トランジスタ13に電源電圧VDDに依存しないドレイン電流2×Id1を基準電流として供給する。また、利得制御電圧電流変換回路3Aの電源電圧依存性を抑制するために用いられる。さらに、gm一定型の基準電流発生回路4は、電圧可変利得増幅回路100の利得Gの半導体製造プロセスによるばらつき、並びに温度依存性を抑制するために用いられる。図10は、gm一定型の基準電流発生回路4の回路図である。gm一定型の基準電流発生回路4は、抵抗値RBを有する抵抗70、Pチャネル型MOSトランジスタ71、72、73、74と、バイアス回路75と、Nチャネル型MOSトランジスタ76、77、78、79を含んで構成される。Pチャネル型MOSトランジスタ71、72は、ミラートランジスタであり、第1のカレントミラー回路を形成している。Pチャネル型MOSトランジスタ71のソースと電源電圧の間に抵抗素子70が接続されている。Pチャネル型MOSトランジスタ72のソースには電源電圧VDDが印加される。Nチャネル型MOSトランジスタ76、77は、ミラートランジスタであり、第2のカレントミラー回路を形成している。Nチャネル型MOSトランジスタ76、77のソースは接地される。第2のカレントミラー回路は、第1のカレントミラー回路に直列に接続されている。Pチャネル型MOSトランジスタ73、74は、Pチャネル型MOSトランジスタ71、72にそれぞれカスコード接続されている。Nチャネル型MOSトランジスタ78、79は、Nチャネル型MOSトランジスタ76、77にそれぞれカスコード接続されている。図11に示すように、カスコード接続を採用しない場合は、Pチャネル型MOSトランジスタ73、74と、Nチャネル型MOSトランジスタ78、79とは省略される。カスコード接続されたNチャネル型MOSトランジスタ80、81は基準電流発生回路4の出力トランジスタを構成している。バイアス回路75は、Pチャネル型MOSトランジスタ73、74のゲートに共通の第1のバイアス電圧を印加する。また、バイアス回路75は、Nチャネル型MOSトランジスタ76、77、80のゲートに共通の第2のバイアス電圧を印加する。Nチャネル型MOSトランジスタ76、81は第3のカレントミラー回路を形成する。図11に示すように、カスコード接続を採用しない場合、Nチャネル型MOSトランジスタ80は省略される。Pチャネル型MOSトランジスタ82と、Nチャネル型MOSトランジスタ80、81は電源電圧VDDと接地の間に直列に接続される。第1及び第2の差動増幅器1、2の定電流トランジスタ13とPチャネル型MOSトランジスタ82とは第4のカレントミラー回路を形成する。Pチャネル型MOSトランジスタ71のゲートソース間電圧をVgs3、Pチャネル型MOSトランジスタ72のゲートソース間電圧をVgs4、抵抗70及びチャネル型MOSトランジスタ71に流れる電流をIRO基準電流とすると、数式29が成り立つ。ここで、飽和領域の電流式数式6より、数式30が成り立つ。ただし、Pチャネル型MOSトランジスタ71のゲートサイズ比をS3とし、Pチャネル型MOSトランジスタ72のゲートサイズ比をS4とすると、S3=KS4の関係に設定されているとする。また、μpはPチャネル型MOSトランジスタ71、72の移動度、Coxは単位面積当たりのゲート容量である。Vt3,Vt4はそれぞれPチャネル型MOSトランジスタ71、72のしきい値電圧である。基板バイアス効果を無視し、Vt3=Vt4とすると、数式30は数式31のように整理することができる。したがって、数式31から電流IROは、数式32で表わすことができる。すなわち、基準電流IROは、抵抗値RBの2乗の逆数に比例する。また、IROは、電源電圧VDDの影響は受けないが、Pチャネル型MOSトランジスタ71の特性μpCoxの影響を受ける。また、抵抗値RBの温度依存性の影響も受ける。また、第4のカレントミラー回路により、PチャネルMOSトランジスタ82には、基準電流IROが流れる。ミラー比αを1とした場合これにより、第1及び第2の差動増幅器1、2の定電流トランジスタ13に電流IRO=2×Id1が流れる。ミラー比を1とした場合ここで、電流IROを2×Id1と置くと、図2の第1及び第2の差動入力トランジスタ11、12にはそれぞれId1=1/2IRが流れることになる。次に、gm一定型の基準電流発生回路4によって得られる基準電流IROに基づき、第1の差動増幅器1の利得G1を求める。利得G1は、数式8で表わされる。数式8において、Id1=1/2IROである。すると、利得G1は、数式33で表わされる。数式33に数式32のIROを代入すると、数式34が得られる。したがって、電圧可変利得増幅回路100の全体の利得Gは、数式9より、数式35で表わされる。数式35のγは数式36で表わされる。ここで、γは、第1の差動入力トランジスタ11とPチャネル型MOSトランジスタ72のサイズ比で決定される値であり、RO/RB2は、抵抗値の比で決定される値である。したがって、gm一定型の基準電流発生回路4を採用することにより、電圧可変利得増幅回路100の全体の利得Gは、電源電圧依存性、半導体製造プロセスによるばらつき、並びに温度依存性をそれぞれ抑制することができる。このように、gm一定型の基準電流発生回路4は、電圧可変利得増幅回路100に用いて好適であるが、図12に示すような2段構成の増幅回路100A、図13に示すような1段構成の増幅回路100Bにも用いることもできる。すなわち、数式34から分かるように、第1の差動増幅器1の利得G1についても、半導体製造プロセスによるばらつき、並びに温度依存性をそれぞれ抑制することができる。"