"第1のセルアレイ層とこの第1のセルアレイ層の上に積層された第2のセルアレイ層とを有し、前記第1のセルアレイ層は、第1の方向に直列接続された複数の第1のメモリセル及びその両端に接続された第1の選択ゲートトランジスタを有する第1のメモリユニットを、前記第1の方向と直交する第2の方向に配列させて構成され、前記複数の第1のメモリセルは、前記第1の方向に延びる第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に前記第1の方向に沿って複数配列された第1の浮遊ゲートと、前記第1の浮遊ゲートの前記第1の方向の両側にゲート間絶縁膜を介して形成された第1の制御ゲートとを備えて構成され、前記第1の制御ゲートは前記第2の方向に延び、前記第2の方向に配列された複数の第1のメモリユニットに共通に設けられ、前記第2のセルアレイ層は、前記第2の方向に直列接続された複数の第2のメモリセル及びその両端に接続された第2の選択ゲートトランジスタを有する第2のメモリユニットを、前記第1の方向に配列させて構成され、前記複数の第2のメモリセルは、前記第2の方向に延びる第2の半導体層と、前記第2の半導体層の上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に前記第2の方向に沿って複数配列された第2の浮遊ゲートと、前記第2の浮遊ゲートの前記第2の方向の両側にゲート間絶縁膜を介して形成された第2の制御ゲートとを備えて構成され、前記第2の制御ゲートは前記第1の方向に延び、前記第1の方向に配列された複数の第2のメモリユニットに共通に設けられ、前記第1の浮遊ゲートと、前記第2の半導体層との位置が整合しており、前記第2の浮遊ゲートの前記第2の方向のピッチは、前記第1の半導体層の前記第2の方向のピッチの偶数倍に設定されており、前記第2の浮遊ゲートは、前記第1の半導体層と積層方向に重ならない位置に形成されていることを特徴とする不揮発性半導体記憶装置。平行に配列された所定方向に延びる複数の半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され前記所定方向に配列された複数の浮遊ゲートと、前記浮遊ゲートに隣接するゲート間絶縁層と、前記ゲート間絶縁層を介して前記所定方向の両側から前記浮遊ゲートに対向し前記複数の半導体層と交差する方向に延びる複数の制御ゲートとを有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、積層方向に隣接する前記セルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合していることを特徴とする不揮発性半導体記憶装置。第1のセルアレイ層とこの第1のセルアレイ層の上に積層された第2のセルアレイ層とを有し、前記第1のセルアレイ層は、第1の方向に直列接続された複数の第1のメモリセル及びその両端に接続された第1の選択ゲートトランジスタを有する第1のメモリユニットを、前記第1の方向と直交する第2の方向に配列させて構成され、前記複数の第1のメモリセルは、前記第1の方向に延びる第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に前記第1の方向に沿って複数配列された第1の浮遊ゲートと、前記第1の浮遊ゲートの前記第1の方向の両側にゲート間絶縁膜を介して形成された第1の制御ゲートとを備えて構成され、前記第1の制御ゲートは前記第2の方向に延び、前記第2の方向に配列された複数の第1のメモリユニットに共通に設けられ、前記第2のセルアレイ層は、前記第2の方向に直列接続された複数の第2のメモリセル及びその両端に接続された第2の選択ゲートトランジスタを有する第2のメモリユニットを、前記第1の方向に配列させて構成され、前記複数の第2のメモリセルは、前記第2の方向に延びる第2の半導体層と、前記第2の半導体層の上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に前記第2の方向に沿って複数配列された第2の浮遊ゲートと、前記第2の浮遊ゲートの前記第2の方向の両側にゲート間絶縁膜を介して形成された第2の制御ゲートとを備えて構成され、前記第2の制御ゲートは前記第1の方向に延び、前記第1の方向に配列された複数の第2のメモリユニットに共通に設けられ、前記第1の浮遊ゲートと、前記第2の半導体層との位置が整合していることを特徴とする不揮発性半導体記憶装置。前記第2の浮遊ゲートの前記第2の方向のピッチは、前記第1の半導体層の前記第2の方向のピッチの偶数倍に設定されていることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記第2の浮遊ゲートは、前記第1の半導体層と積層方向に重ならない位置に形成されていることを特徴とする請求項3又は4記載の不揮発性半導体記憶装置。第1の半導体層、第1のゲート絶縁層、第1の浮遊ゲート層及び第1の層間絶縁層を順次積層し、得られた積層体を第1の方向に延びる溝によって前記第1の方向と直交する第2の方向に複数分離し、前記第1の方向に延びる溝に第2の層間絶縁層を埋め、前記積層体および前記第2の層間絶縁層上に第2の半導体層、第2のゲート絶縁層、第2の浮遊ゲート層及び第3の層間絶縁層を順次積層し、得られた積層体の前記第3の層間絶縁層から前記第1のゲート絶縁層の上面までを前記第2の方向に延びる溝によって前記第1の方向に複数分割することを特徴とする不揮発性半導体記憶装置の製造方法。本発明は、低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、平行に配列された所定方向に延びる複数の半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成され所定方向に配列された複数の浮遊ゲートと、浮遊ゲートに隣接するゲート間絶縁層と、ゲート間絶縁層を介して所定方向の両側から浮遊ゲートに対向し複数の半導体層と交差する方向に延びる複数の制御ゲートとを有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、積層方向に隣接するセルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合していることを特徴とする。以下、添付の図面を参照して実施の形態について説明する。[基本となるメモリセルアレイ構造]まず、第1の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるNAND型フラッシュメモリのメモリセル構造について説明する。本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。図38は、この構造を採用したNAND型フラッシュメモリのメモリセルアレイ100の構造を示す図、図39は同メモリセルアレイ100の回路図である。メモリセルアレイ100は、電気的書き換え可能なM個の不揮発性メモリセルMC0-MCM-1が直列接続されたNANDストリングと、このNANDストリングの両端に接続される選択ゲートトランジスタS1,S2を備えるNANDセルユニットNUが複数配列されている。NANDセルユニットNUの一端選択ゲートトランジスタS1側はビット線BLに、他端選択ゲートトランジスタS2側は共通ソース線CELSRCに接続される。選択ゲートトランジスタS1、S2のゲート電極は選択ゲート線SGD、SGSに接続される。また、メモリセルMC0~MCM-1の両側に配置された制御ゲート電極はそれぞれワード線WL0~WLMに接続されている。ビット線BLは、センスアンプ回路110に接続され、ワード線WL0~WLM及び選択ゲート線SGD、SGSは、ロウデコーダ回路120に接続されている。基板に形成されたp型ウェル101にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層102が形成されている。またウェル101の上にはトンネル絶縁層として機能するゲート絶縁層103を介して浮遊ゲートFG104が形成され、この浮遊ゲート104の両側面にはゲート間絶縁層IPD105を介して制御ゲートCG106が形成されている。制御ゲート106は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル101の上にゲート絶縁層103を介して選択ゲート107を有している。選択ゲート107は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形で直列接続されている。1つのメモリセルMCに1ビットのデータが記憶される1ビット/セルの場合、NANDセルユニットNUに交差するワード線WLに沿って形成されるメモリセルMCに1ページのデータが記憶される。また、1つのメモリセルMCに2ビットのデータが記憶される2ビット/セルの場合、ワード線WLに沿って形成されるメモリセルMCに、2ページ上位ページUPPER、下位ページLOWERのデータが記憶される。1つのブロックBLKは、ワード線WLを共有する複数のNANDセルユニットNUを含む。1つのブロックBLKは、データ消去動作の一単位を形成する。1つのメモリセルアレイ1において1つのブロックBLK中のワード線WLの数は、M1本であり、1ブロック中のページ数は、M=64、2ビット/セルの場合、M×2=128ページとなる。書き込み対象のメモリセルMCにデータを書き込む場合には、浮遊ゲート104の両側の制御ゲート106の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート106が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。[第1の実施形態のメモリセルアレイ構造]次に、第1の実施形態に係るメモリセルアレイ構造について説明する。図1は、第1の実施形態に係るメモリセルアレイ構造の斜視図、図2は図1のGCゲート方向から見た断面図、図3は図2のA-A′及びB-B′の各線で切断し、図1のAAアクティブエリア方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。又、図中にはAA方向、GC方向との記載があるが、AA方向は最下層のアクティブエリアAAが延びる向きを、GC方向は最下層の制御ゲートが延びる向きを指す。更に、図2においては、後述する第1の浮遊ゲート13と第2の浮遊ゲート23とが同一の断面上に記載されているが、これは説明の便宜のために同一断面上に記載したものに過ぎない。実際には図1に示す様に、第1の浮遊ゲート13と第2の浮遊ゲート23とは同一断面上には配置されていない。このメモリセルアレイ構造は、図38に示した複数のメモリセルアレイ構造を基板に対して平行な面内において90°回転させて積層したものである。即ち、図1に示すように、AA方向に延び、GC方向に配列された複数本の絶縁体のベース30の上に、第1のセルアレイ層10が配置され、第1のセルアレイ層10の上に、第2のセルアレイ層20が、第1のセルアレイ層20に対し基板と平行な面内において、90°回転して配置されている。第1のセルアレイ層10は、絶縁体のベース30の上面に沿って配置された、AA方向に延びるチャネルボディーとなる第1の半導体層11と、その上にトンネル絶縁層である第1のゲート絶縁層12を介して積層された複数の第1の浮遊ゲート13とを有している。第1の浮遊ゲート13のAA方向の両側面には第1のゲート間絶縁層14を介して第1の制御ゲート15が配置されている。第1の半導体層11,第1のゲート絶縁層12、第1の浮遊ゲート13、第1のゲート間絶縁層14及び第1の浮遊ゲート13の両側の第1の制御ゲート15によりメモリセルMCが構成され、複数のメモリセルがAA方向に直列接続されている。直列接続された複数のメモリセルのAA方向の両端には選択ゲートトランジスタS11,S12を形成する第1の選択ゲート16が配置されている。選択ゲート16は第1のゲート絶縁層12を介して半導体層11に対向している。第1の選択ゲート16にはGC方向に延びる第1の選択ゲート線17が埋め込まれている。直列接続された複数のメモリセルMC及び選択ゲートトランジスタS11,S12は第1のメモリユニットMU1を構成している。この第1のメモリユニットMU1は、第1の層間絶縁層18を介してGC方向に複数配列されている。又、GC方向に配列された複数のメモリユニットMU1の第1の制御ゲート15及び第1の選択ゲート線17は、GC方向に共通接続されている。第1の浮遊ゲート13の上には、第1の層間絶縁層19を介して第2の半導体層21が、長手方向が第1の制御ゲートの長手方向と一致し、第1の浮遊ゲート13及び第1の選択ゲート16と積層方向に重なる様に積層されている。第2の半導体層21は、第2のセルアレイ層20を構成するメモリセルのチャネルボディーとなる。第2の半導体層21の上には、トンネル絶縁層である第2のゲート絶縁層22を介して第2の浮遊ゲート23が形成されている。第2の浮遊ゲート23のGC方向の側面には第2のゲート間絶縁層24を介して第2の制御ゲート25が形成されている。第2の半導体層21、第2のゲート絶縁層22、第2の浮遊ゲート23、第2のゲート間絶縁層24及び浮遊ゲート23の両側の第2の制御ゲート25によりメモリセルMCが構成され、複数のメモリセルMCがGC方向に直列接続されている。直列接続された複数のメモリセルMCのGC方向の両端には、第1のセルアレイ層10と同様に、選択ゲートトランジスタS21,S22但し、S22は図示せず。を形成する第2の選択ゲート26が配置されている。選択ゲート26は第2のゲート絶縁層22を介して半導体層21に対向している。第2の選択ゲート26にはAA方向に延びる第2の選択ゲート線27が埋め込まれている。直列接続された複数のメモリセルMC及び選択ゲートトランジスタS21,S22は第2のメモリユニットMU2を構成している。この第2のメモリユニットMU2は、第2の層間絶縁層28を介してAA方向に複数配列されている。又、AA方向に配列された複数のメモリユニットMU2の第2の制御ゲート25及び第2の選択ゲート線27は、AA方向に共通接続されている。メモリユニットMU1の一端から延びる下層の半導体層11の上には、積層方向に延びるビット線コンタクト31が形成されている。ビット線コンタクト31は、その上端が図示しないビット線につながり、その下端が半導体層11に接続されている。また、メモリユニットMU1の他端から延びる下層の半導体層11の上には、積層方向に延びる図示しないソース線コンタクトが形成されている。ソース線コンタクトは、その上端が図示しないソース線につながり、その下端が半導体層11に接続されている。更に、制御ゲート15,25の端部には積層方向に延びるワード線コンタクト33の一端が接続され、選択ゲート線17,27の端部には積層方向に延びる選択ゲート線コンタクト34の一端が接続されている。図1及び図3に示す通り、第1のセルアレイ層10と第2のセルアレイ層20とはお互いに90°回転して形成され、下層の第1のセルアレイ層10の第1の制御ゲート15及び選択ゲート線17と、その上層の第2のセルアレイ層20の第2の制御ゲート25及び選択ゲート線27とが直交する。又、下層の第1のセルアレイ層10の第1の浮遊ゲート13及び第1の選択ゲート16と、その上層の第2のセルアレイ層20の第2の半導体層21とが積層方向に重なっている。この為、上下のセルアレイ層10,20の重なっている部分は、共通のエッチング加工が可能である。これにより、ビットコストを低減することができる。また、本実施形態によれば、第1のセルアレイ層10と第2のセルアレイ層20とはお互いに90°回転して形成されているので、上層の第2の制御ゲート25の延びる方向に下層のビット線コンタクト31が存在し、両者が干渉してしまう可能性がある。そこで、本実施形態では、図3に示すように、第2の制御ゲート25がビット線コンタクト31の間を抜けるように、第2の制御ゲート25と第1の半導体層11のGC方向の位置をずらして形成している。そのような理由から、第2の制御ゲート25のGC方向のピッチは、第1の半導体層11のGC方向のピッチの偶数倍であることが望ましい。図4に本実施形態に係るメモリセルアレイの等価回路を示す。本実施形態では、浮遊ゲート13,23の両側面の制御ゲート15,25で浮遊ゲート13,23の電位を持ち上げて書き込みを行う方法を採用しているので、従来型の浮遊ゲート型セルの様な加工難易度の高いEBエッチバック構造を持たず、加工難易度が低いため、積層化に向いたセル構造となる。上下のセルアレイ層では、ビット線BL及びワード線WLが、それぞれ平面内で90°異なる方向に延びる。さらに、メモリセルMCの書込み及び消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、浮遊ゲートを厚くする方法が考えられる。本実施形態によれば、浮遊ゲート13,23の両側にゲート間絶縁層14,24を介して制御ゲート15,25を配置しており、浮遊ゲートと制御ゲートとがスタック構造ではないため、浮遊ゲートの厚膜化が容易であり、ワードライン自身も低いアスペクト比のまま、カップリングを高くできる。このため、ゲート加工時のパターンヨレ倒壊等の問題に対しても有利である。ビットコストの課題に対しても、以降の形成フローにも示すが、上層セル下層セルのAA方向バターンを一括で加工できるため、工程数を削減でき、プロセス単価の高いクリティカルリソグラフィー工程を削減でき、ビットコストも抑制可能である。この様に、本提案構造は、積層化の各種課題に対して、優位な構造である。[第1の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にメモリセルユニットMU1、MU2を設けているため、シリコン基板上にメモリセルユニットMU1、MU2が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化層LowVoltage酸化層とHighVoltage酸化層の両者を形成、ゲート電極およびAAアクティブエリア加工マスク材を積層した後、STI溝を形成する。次にSTI溝を埋め込んだ後、GCゲート加工マスク材を積層し、GC電極加工、サイドウォール絶縁層の形成を行った後、ソースドレイン拡散層を形成、GC間絶縁層を埋め込み、平坦化する。周辺回路を形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図5~図22は、本実施形態に係るメモリセルアレイの形成方法を示す図である。まず、図5に示すように、図示しないシリコン基板上にSiO2を用いた絶縁層30Aを形成し、その上にポリシリコンを用いた第1の半導体層11A、SiO2を用いた第1のゲート絶縁層12A、ポリシリコンを用いた第1の浮遊ゲート形成層13A、絶縁層19aA、窒化層41A、マスク材42を順次積層する。チャネルボディとなる第1の半導体層11Aは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネルボディにポリシリコンを用い、SOI構造とすることにより、シリコン基板にSTIを形成する必要が無く、より積層化に向いたセル構造となる。第1のゲート絶縁層12Aの形成は、ポリシリコンを用いた半導体層11A上のため、熱酸化層ではなく、CVDChemicalVaporDepositionやALDatomiclayerdeposition酸化層を用いる。なお、第1の半導体層11Aは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。又、窒化層41Aの材料としてはSiN等が、マスク材42としてはSiNやSiO2等が使用可能である。次に、図6に示す通り、窒化層41A及びマスク材42を用いたRIEReactiveIonEtchingによって、積層体を絶縁層30Aの下まで選択的にエッチングし、AAパターンを加工し、マスク材42を除去する。これにより絶縁層19aB、浮遊ゲート形成層13B、第1のゲート絶縁層12、半導体層11及び絶縁層30が形成される。尚、エッチングはシングルプロセスでも良いし、2回又は複数回に分けて行うことも可能である。次に、図7に示すように、AAパターン加工により形成された溝を、SiO2を用いた層間絶縁層18Aで埋め、更に積層体の全面にCMPChemicalMechanicalPolishingによる平坦化を行う。次に、図8に示すように、層間絶縁層18A及び窒化層41Aの上に第1の選択ゲート線17形成のための溝加工用の例えばSiN、SiO2を用いたマスク材43をパターン形成する。そして、マスク材43を用いたRIEによって、積層体を浮遊ゲート形成層13Bが露出するまで選択的にエッチングし、図8に示すようなGC方向に延びる第1の選択ゲート線用の溝17aを形成する。これにより、溝17aが形成された浮遊ゲート形成層13C、絶縁層18C、19aC、窒化層41Cを形成する。続いて、図9に示すように、マスク材43を除去し、選択ゲート線用の溝17aに選択ゲート線形成層17Aを埋め込む。選択ゲート線形成層17Aとしては、ポリシリコン又はメタルWなどを用いることができる。次に、図10に示すように、全面エッチバックを行い、これによって窒化層41Cを除去し、GC方向に延びる選択ゲート線17を形成する。次に、図11に示す通り、層間絶縁層19aC及び選択ゲート線17の上に層間絶縁層19bA、第2の半導体層21となる半導体層21A、第2のゲート絶縁層である第2のゲート絶縁層22A、浮遊ゲート形成層23A、絶縁層29aA、及び窒化層Cap材45Aを順次積層し、続いて図12に示すように、更にマスク材46を積層し、AA方向のパターンを形成した後、図13に示すようにRIEによって、積層体を第1のゲート絶縁層12に達するまで選択的にエッチングし、マスク材46を除去する。これによって、上層と下層のセルアレイ層10,20のAA方向のパターンを同時に形成する。これにより、第1のセルアレイ層10では、第1の選択ゲート16及び第1の選択ゲート線17の積層構造、並びに第1の浮遊ゲート13及び第1の層間絶縁層19a,19bのAA方向パターンを形成し、第2のセルアレイ層20では、第2の半導体層21、第2のゲート絶縁層22、第2の浮遊ゲート形成層23B、第2の層間絶縁層29aB及び窒化層45BのAA方向の積層パターンを形成する。これらのパターンは、積層方向に重なることになる。このRIEにおいては、半導体層11がエッチングされないようにすることが望ましい。このためには、ゲート絶縁層12と、エッチングにより加工される部分との選択比を高くすると良い。次に、図14に示す通り、RIEによって形成されたAA方向の積層パターン全体をゲート間絶縁層14となる絶縁層14Aで覆った後、絶縁層14Aの間に第1の制御ゲート15となる第1の導電層15Aを埋め込み、更に、導電層15Aに対してエッチングを行って、図15に示すように、導電層15Aを、第1の浮遊ゲート13及び第1の選択ゲート16の側壁に対向する部分のみを残して除去する。これにより、第1の制御ゲート15を形成する。尚、導電層15Aの材料としては、ポリシリコン又はメタルWなどが使用可能である。次に、図16に示すように、第2の層間絶縁層28となる絶縁層28Bを埋め込み、CMP等の方法によって絶縁層28B及び絶縁層14Aの上面を除去し、平坦化する。次に、図17に示すように、絶縁層28C、絶縁層14C及び窒化層45Cの上面に第2の選択ゲート線27形成のための溝加工用のマスク材47をパターン形成する。そして、マスク材47をマスクとしてRIEによって、積層体を浮遊ゲート形成層23Cが露出するまで選択的にエッチングし、図17に示すようなAA方向に延びる第2の選択ゲート線用の溝27aを形成する。続いて、図18に示すように、第2の制御ゲート27を形成する。まず、マスク材47を除去し、溝27aに図示しない選択ゲート線形成層を埋め込む。選択ゲート線形成層としては、ポリシリコン又はメタルWなどを用いることができる。次に、全面エッチバックを行い、これによって溝27a内に選択ゲート線27を形成する。次に、図19に示す通り、絶縁層29bA及び窒化層Cap材36Aを順次積層し、図20に示すように、更にマスク材48を積層し、GC方向のパターンを形成した後、図21に示すようにRIEによって、積層体を第2のゲート絶縁層22に達するまで選択的にエッチングし、マスク材48を除去する。これにより、上層のセルアレイ層20のGC方向のパターン、すなわち第2の浮遊ゲート23、第2の選択ゲート26、第2の層間絶縁層29a,29b及び窒化層Cap材36からなる積層体のGC方向のパターンを形成する。このRIEにおいては、第2の半導体層21がエッチングされないようにすることが望ましい。このためには、第2のゲート絶縁層22と、エッチングにより加工される部分との選択比を高くすると良い。また、上層の積層体を形成する際には、上層の第2の浮遊ゲート23のGC方向のピッチが下層の第1の浮遊ゲート13のGC方向のピッチの偶数倍となり、GC方向に隣接する第2の浮遊ゲート23間の中央位置が、下層の第1の半導体層11と積層方向に重ならないように、つまり層間絶縁層18と積層方向に重なるようにする。その後、図22に示すように、RIEによって形成された構造全体を第2のゲート間絶縁層24で覆い、第2のゲート間絶縁層24の間に図示しない導電層を埋め込み、更にRIEにて導電層を全面エッチバックすることで、第2の制御ゲート25を形成する。なお、第2の制御ゲート25を形成する導電層としては、ポリシリコン又はメタルWなどが使用可能である。その後、積層体全体の上に保護層37を堆積することによって、図22に示す様な構造が形成される。次に、図1に示すように、チャネルボディーとなる半導体層11,21、制御ゲート15,25及び選択ゲート線17,27へのコンタクト31,33,34を形成する。コンタクト31,33,34は、ホール加工にて形成する。コンタクト材料としては、一般的なポリシリコンコンタクトやWコンタクトを用いる。また、本実施形態に係るメモリセルアレイの構造においては、下層のセルアレイ層10の第1の半導体層11と上層のセルアレイ層20の第2の半導体層21とが直交するため、ビット線コンタクト31を第2の制御ゲート25の間を通すように配置している。なお、このような構成においては、第2のセルアレイ層20のメモリセルMCのGC方向におけるピッチは、下層メモリセルアレイのメモリセルのピッチの2倍以上となる。以上述べたように、本実施形態においては、下層のセルアレイ層10の制御ゲート15を含むAA方向のパターンと上層のセルアレイ層20のチャネルボディー21を含むAA方向のパターンとを一括で加工している為、メモリセルアレイ製造の工程数を抑えることが可能となる。[第2の実施形態のメモリセルアレイ構造の製造方法]第1の実施形態に係るメモリセルアレイは、2層のセルアレイを積層した構造を有していたが、2層以上の複数層のメモリセルアレイを積層することも可能である。例えば、第2の実施形態に係るメモリセルアレイは4層のセルアレイを積層した構造を有する。以下、図23~図37を参照して、本発明の第2の実施形態に係るメモリセルアレイの構造の製造方法について説明する。本実施形態に係るメモリセルアレイの製造方法は、図5~図18に示す工程については、第1の実施形態と同様である。図18に示す構造が製造された後、絶縁層28D、14D、29aCの上面に、第2の層間絶縁層29bとなる絶縁層29bA、第3の半導体層51となる半導体層51A、第3のゲート絶縁層52となる絶縁層52A、第3の浮遊ゲート53となる浮遊ゲート形成層53A、第3の層間絶縁層59となる絶縁層59A、窒化層81Aを順次積層して図23に示す構造を形成する。なお、半導体層51A、絶縁層52A、浮遊ゲート形成層53A、層間絶縁層59A、窒化層81Aには、それぞれ半導体層11A、絶縁層12A、浮遊ゲート形成層13A、層間絶縁層19A、窒化層41Aと同様の材料や形成方法を適用することが可能である。次に、図24に示す通り窒化層81A上にマスク材83を積層し、図25に示す通りにRIEを行い、マスク材83を除去する。このエッチングによって、積層体を浮遊ゲート形成層23Cの下まで選択的にエッチングし、AAパターンを加工する。これにより第2の浮遊ゲート23、第2の選択ゲート26、第2の層間絶縁層28と29、第3の半導体層51、第3のゲート絶縁層52、浮遊ゲート生成層53B、絶縁層59aB及び窒化層81Bが形成される。尚、エッチングはシングルプロセスでも良いし、2回又は複数回に分けて行うことも可能である。また、上層の積層体を形成する際には、第1の実施形態と同様に、上層の第2の浮遊ゲート23のGC方向のピッチが下層の第1の浮遊ゲート13のGC方向のピッチの2倍となり、GC方向に隣接する第2の浮遊ゲート23間の中央位置が、下層の第1の半導体層11と積層方向に重ならないように、つまり層間絶縁層18と積層方向に重なるようにする。次に、RIEによって形成された構造全体を第2のゲート間絶縁層24Aで覆い、第2のゲート間絶縁層24Aの間を図示しない導電層によって埋め込む。次に、導電層に対してエッチングを行い、第2の浮遊ゲート層23及び第2の選択ゲートトランジスタ26に対向する部分のみを残して除去する。これにより、第2の制御ゲート25を形成する。尚、導電層の材料としては、ポリシリコン又はメタルWなどが使用可能である。次に、図26に示すように、絶縁層24A及び第2の制御ゲート25を、絶縁層58Aによって覆う。次に、図27に示す通り、絶縁層58A、絶縁層24A及び窒化層81Bの上面にマスク材84を積層し、RIEによって、積層体を浮遊ゲート形成層53Bが露出するまで選択的にエッチングし、GC方向に延びる第3の選択ゲート線用の溝57aを形成する。これにより、浮遊ゲート形成層53C、絶縁層59aC、窒化層81D、絶縁層58C及び絶縁層24Cが形成される。このRIEは、第3のゲート絶縁層52と高い選択比を有するエッチングにより行い、第3の半導体層51をエッチングしないようにする事が望ましい。続いて、図28に示すように、第3の選択ゲート56を形成する。まず、マスク材84を除去し、第3の選択ゲート線用の溝57aに図示しない制御ゲート線形成層を埋め込む。制御ゲート形成層としては、ポリシリコン又はメタルWなどを用いることができる。次に、全面エッチバックを行い、これによって窒化層81Dを除去し、選択ゲート線57、絶縁層24D、58Dを形成する。次に、図29に示す通り、図28に示した構造の上に絶縁層59bA、第4の半導体層61A、第4のゲート絶縁層62A、第4の浮遊ゲート形成層63A、絶縁層69aA、窒化層85A、マスク材86を順次積層する。材料等は、第1~第3の各層の対応する部分と同様である。次に、図30に示す通り、窒化層85A及びマスク材86を用いてRIEを行い、積層体を浮遊ゲート形成層53Cまで加工する。この工程により、第3の浮遊ゲート53、第3の選択ゲート56、第3の層間絶縁層59a、59b、第4の半導体層61、第4のゲート絶縁層62、浮遊ゲート形成層63B、絶縁層69aB、窒化層85Bが形成される。尚、エッチングはシングルプロセスでも良いし、2回又は複数回に分けて行うことも可能である。次に、RIEによって形成された構造全体を第3のゲート間絶縁層54Aで覆い、第3のゲート間絶縁層54Aの間を図示しない導電層によって埋め込む。次に、導電層に対してエッチングを行い、第3の浮遊ゲート層53及び第3の選択ゲートトランジスタ56に対向する部分のみを残して除去する。これにより、図31に示すような第3の制御ゲート55を形成する。尚、導電層の材料としては、ポリシリコン又はメタルWなどが使用可能である。次に、絶縁層54A及び第3の制御ゲート55を絶縁層によって覆い、絶縁層及び第3のゲート間絶縁層54A上面に対してCMPを行い、窒化層85Bが露出するまで加工し、図32に示す通り、絶縁層68B及び絶縁層54Bを形成する。次に、図33に示す通り、絶縁層68B、絶縁層54B及び窒化層85Bの上面にマスク材87を形成し、RIEによって、積層体を浮遊ゲート形成層63Bが露出するまで選択的にエッチングし、AA方向に延びる第4の選択ゲート線用の溝67aを形成する。これにより、浮遊ゲート形成層63C、絶縁層69C、窒化層85C、絶縁層54C、68Cが形成される。このGCパターン加工は、第4のゲート絶縁層62と高い選択比を有するエッチングにより行い、第4の半導体層61をエッチングしないようにする事が望ましい。続いて、図34に示すように、第4の選択ゲート線67を形成する。まず、マスク材87を除去し、第4の選択ゲート線用の溝67aに図示しない選択ゲート形成層を埋め込む。選択ゲート線形成層としては、ポリシリコン又はメタルWなどを用いることができる。次に、全面エッチバックを行い、これによって窒化層85Cを除去し、選択ゲート線67、絶縁層54D、68Dを形成する。次に図35に示す通り、図34に示した構造の上に絶縁層69bA及び窒化層76Aを積層する。続いて、図示しないマスク材を積層した後、図36に示すようにRIEを行い、第4の浮遊ゲート63、第4の選択ゲート66、第4の層間絶縁層69、及び窒化層76を形成する。このRIEにおいては、第4の半導体層61がエッチングされないようにすることが望ましい。このためには、第4のゲート絶縁層62と、エッチングにより加工される部分との選択比を高くすると良い。その後、RIEによって形成された構造全体を第4のゲート間絶縁層64で覆い、第4のゲート間絶縁層64の間を図示しない導電層によって埋め込み、更にエッチングを行うことで、第4の制御ゲート65を形成する。尚、導電層としては、ポリシリコン又はメタルWなどが使用可能である。その後、積層体全体の上に保護層77を堆積することによって、図37に示す様な構造が形成される。次に、制御ゲート15、25、55及び65、チャネルボディーとなる半導体層11、21、51及び61、選択ゲート線17、27、57及び67へのコンタクトを形成する。コンタクトは、第1の実施形態と同様に、それぞれの配線をホール加工にてぶち抜きで形成する。コンタクト材料としては、一般的なポリシリコンコンタクトやWコンタクトを用いる。本実施形態においては、メモリセルアレイが複数層にわたって形成されている。従って、制御ゲート、半導体層チャネルボディー及び選択ゲート線を、下層に行くほど長く、上層に行くほど短く形成し、上層の影になっていない下層に対してコンタクトを行うことが考えられる。本実施形態においては、第1の実施形態と同様に、下層メモリセルの制御ゲートと上層メモリセルのチャネルボディーとを一括で加工している為、メモリセルアレイ製造の工程数を抑えることが可能となる。又、本実施形態においては4層分のメモリセルアレイを積層しており、メモリセル1層当たりの単位工程数は第1の実施形態よりも減少している。[その他の実施形態]第1の実施形態においては2層、第2の実施形態においては4層のメモリセルアレイを積層していたが、これらの実施形態と同様の方法を用いることにより何層分のメモリセルを積層することも可能である。例えば4層以上の複数層のメモリセルを積層する場合には、第1及び第2の実施形態と同様に図18に示す構造を製造し、次に図23~図34を用いて説明を行った工程を複数回繰り返し、最後に図35~図37を用いて説明を行った工程を行えば良い。この様な方法によれば、メモリセルの積層数を増やすごとに、単位メモリセル層数当たりの製造工程数が減少する。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"