"書き換え可能な不揮発性メモリと、揮発性メモリと、中央処理装置と、外部インタフェース回路と、それらに接続する内部バスとを備え、前記外部インタフェース回路から入力された情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有するマイクロコンピュータであって、前記外部インタフェース回路は複数の外部インタフェースユニットとバイパス生成部とを有し、前記外部インタフェースユニットは対応する外部端子に接続して、前記外部端子からの入力信号を内部バスに、内部バスの信号を前記外部端子に供給する外部入出力動作を行い、前記バイパス生成部はレジスタで指定された一の外部端子を他の外部端子に接続すると共に、前記一の外部端子と前記他の外部端子にそれぞれ接続する外部インタフェースユニットの前記外部入出力動作を抑制するバイパス入出力動作を行う、マイクロコンピュータ。請求項1において、前記レジスタは前記CPUのアドレス空間に配置される、マイクロコンピュータ。請求項2において、前記レジスタは一の外部インタフェースユニットと共同で前記バイパス入出力動作を行う他の外部インタフェースユニットを指示する指示情報の記憶領域を有する、マイクロコンピュータ。請求項3において、前記記憶領域は暗黙的に前記一の外部インタフェースユニットを指定し、その記憶領域への指定情報が前記他の外部インタフェースユニットを指定する、マイクロコンピュータ。請求項4において、前記バイパス生成部は、前記指示情報の記憶領域で指定可能にされる前記複数の外部インタフェースユニットに対して所定の順番に割り当てられた優先レベルを持ち、前記レジスタの記憶領域に設定された指示情報で指定される前記外部インタフェースユニットが重複するとき、重複に係る記憶領域に暗黙的に指定されている外部インタフェースユニット相互間で最も優先度の高い前記外部インタフェースユニットの指示を有効として前記バイパス入出力動作を行う、マイクロコンピュータ。請求項5において、前記外部インタフェースユニットは外部端子との間でシリアル入出力を行うシリアルチャネルである、マイクロコンピュータ。請求項5において、前記外部インタフェースユニットは外部端子との間で信号入出力を行う入出力ポートである、マイクロコンピュータ。第1のマイクロコンピュータ及び第2のマイクロコンピュータを有するマルチマイクロコンピュータシステムであって、前記第1及び第2のマイクロコンピュータは、書き換え可能な不揮発性メモリと、揮発性メモリと、中央処理装置と、外部インタフェース回路と、それらに接続する内部バスとを備え、マイクロコンピュータの外部に接続するデバイス端子を介して前記外部インタフェース回路に入力した情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有し、前記第1のマイクロコンピュータの外部インタフェース回路と第2のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して接続され、前記第1のマイクロコンピュータの前記外部インタフェース回路は複数の外部インタフェースユニットとバイパス生成部とを有し、前記外部インタフェースユニットは対応するデバイス端子に接続して、前記デバイス端子からの入力信号を内部バスに、内部バスの信号を前記デバイス端子に供給する外部入出力動作を行い、前記バイパス生成部はレジスタで指定された一のデバイス端子を他のデバイス端子に接続すると共に、前記一のデバイス端子と前記他のデバイス端子にそれぞれ接続する外部インタフェースユニットの前記外部入出力動作を抑制するバイパス入出力動作を行い、前記複数の外部インタフェースユニットの内の第1の外部インタフェースユニットのデバイス端子は前記マルチマイクロコンピュータシステムの外部に接続可能なシステム端子に接続され、前記複数の外部インタフェースユニットの内の第2の外部インタフェースユニットのデバイス端子は前記第2のマイクロコンピュータの外部インタフェース回路に接続される、マルチマイクロコンピュータシステム。請求項8において、第3のマイクロコンピュータを更に有し、前記第3のマイクロコンピュータは、書き換え可能な不揮発性メモリと、揮発性メモリと、中央処理装置と、外部インタフェース回路と、それらに接続する内部バスとを備え、マイクロコンピュータの外部に接続するデバイス端子を介して前記外部インタフェース回路に入力した情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有し、前記第1のマイクロコンピュータの外部インタフェース回路と前記第3のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して接続され、前記複数の外部インタフェースユニットの内の第3の外部インタフェースユニットのデバイス端子は前記第3のマイクロコンピュータの外部インタフェース回路に接続される、マルチマイクロコンピュータシステム。請求項9において、前記第2のマイクロコンピュータの外部インタフェース回路と前記第3のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して入出力動作可能にされる、マルチマイクロコンピュータシステム。請求項8において、前記レジスタは前記第1のマイクロコンピュータが保有するCPUのアドレス空間に配置される、マルチマイクロコンピュータシステム。請求項11において、前記レジスタは一の外部インタフェースユニットと共同で前記バイパス入出力動作を行う他の外部インタフェースユニットを指示する指示情報の記憶領域を有する、マルチマイクロコンピュータシステム。請求項12において、前記記憶領域は暗黙的に前記一の外部インタフェースユニットを指定し、その記憶領域への指定情報が前記他の外部インタフェースユニットを指定する、マルチマイクロコンピュータシステム。請求項13において、前記バイパス生成部は、前記指示情報の記憶領域で指定可能にされる前記複数の外部インタフェースユニットに対して所定の順番に割り当てられた優先レベルを持ち、前記レジスタの記憶領域に設定された指示情報で指定される前記外部インタフェースユニットが重複するとき、重複に係る記憶領域に暗黙的に指定されている外部インタフェースユニット相互間で最も優先度の高い前記外部インタフェースユニットの指示を有効として前記バイパス入出力動作を行う、マルチマイクロコンピュータシステム。請求項8において、前記外部インタフェースユニットは外部端子との間でシリアル入出力を行うシリアルチャネルである、マルチマイクロコンピュータシステム。請求項8において、前記外部インタフェースユニットは外部端子との間で信号入出力を行う入出力ポートである、マルチマイクロコンピュータシステム。本発明者はマルチマイクロコンピュータシステムを構成するそれぞれのマイクロコンピュータに搭載されたフラッシュメモリのような不揮発性メモリに対するオンボード書込みについて検討した。すなわち、回路基板上に実装されたそれぞれのマイクロコンピュータに対して個別にユーザープログラムモード又はブートモードを設定できるようにするとともに、個別にユーザープログラムモード又はブートモードを設定したマイクロコンピュータに対して書き込みデータを供給して書き換えを行うことができるようにすることを検討した。例えばオンボード書込みを行うためのインタフェース経路と書き込みホスト装置に接続するインタフェースコネクタとをマイクロコンピュータ毎に回路基板に設けることが考えられる。或いは前記インタフェースコネクタを兼用にするためにインタフェース経路に対するマルチプレクサを設けたりすることが考えられる。そのような構成ではマルチマイクロコンピュータシステムを構成するマイクロコンピュータの数に応じてオンボード書込みのための構成が相違され、且つ、そのために構成が多くなってシステムコストが増加してしまう。そこで、本発明者は書き込みホスト装置を接続するためのインタフェース端子に一つの第1のマイクロコンピュータを接続し、このマイクロコンピュータにその他の第2のマイクロコンピュータを接続して、夫々のマイクロコンピュータに搭載されたフラッシュメモリに対するオンボード書込みを可能にする構成について検討した。例えば、書き込みホスト装置を用いて前記第2のマイクロコンピュータのフラッシュメモリにオンボード書込みを行う場合には書き込みホスト装置が第1のマイクロコンピュータに第2のマイクロコンピュータに対する書き換え開始コマンドを発行する。これを受けた第1のマイクロコンピュータが第2のマイクロコンピュータに当該書き換え開始コマンドを転送し、これによって第2のマイクロコンピュータが自らのフラッシュメモリに保有するフラッシュメモリ書き換え制御プログラムを内蔵RAMに転送してこれを実行する。この書き換え制御プログラムを実行することによって第2のマイクロコンピュータは例えばユーザープログラムモードによる書き換え動作を行う。例えば、第2のマイクロコンピュータは第1のマイクロコンピュータに書き込みデータの転送を要求し、これに応答して第1のマイクロコンピュータは予め書き込みホスト装置から受け取ってRAMに蓄積した書き込みデータを第2のマイクロコンピュータに転送し、第2のマイクロコンピュータは受け取った書き込みデータを用いて内蔵フラッシュメモリを書き換える。しかしながら、上述の如く、書き込みホスト装置に接続する第1のマイクロコンピュータのプログラム動作を介して第2のマイクロコンピュータに対するオンボード書込みを行う場合には、第1のマイクロコンピュータは第2のマイクロコンピュータに対するオンボード書込みのための開始コマンドや書き込みデータを受け取って第2のマイクロコンピュータに内部転送するためのプログラムを用意しなければならない。したがって、ユーザによるソフトウェア開発の負担が大きくなる。更に、第2のマイクロコンピュータに対するオンボード書込みに際して第1のマイクロコンピュータもプログラム制御を行わなければならず、電力消費も多くなる。本発明の目的は、一のマイクロコンピュータを介する他のマイクロコンピュータのオンボード書込みを行うためのソフトウェア開発の負担軽減とシステムコストの低減とに寄与することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、外部インタフェースユニットに接続する外部端子を、別の外部インタフェースユニットに接続する外部端子に選択的にスルーさせるとともに、当該外部インタフェースユニットのインタフェース機能を抑止する、バイパス生成部をマイクロコンピュータに採用する。マルチマイクロコンピュータシステムにそのマイクロコンピュータを第1のマイクロコンピュータとして採用し、第1のマイクロコンピュータにおける一の外部インタフェースユニットに書き込みホスト装置に接続するインタフェースコネクタを結合し、当該第1のマイクロコンピュータにおける他の外部インタフェースユニットを別の第2のマイクロコンピュータに接続する。この第2のマイクロコンピュータに搭載された不揮発性メモリにオンボード書込みを行うときは、第1のマイクロコンピュータのバイパス生成部に外部端子に対するスルー設定と外部インタフェースユニットのインタフェース機能抑止設定とを行うことにより、インタフェースコネクタに接続された書き込みホスト装置によって直接第2のマイクロコンピュータに対するオンボード書込み制御が可能にされる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、一のマイクロコンピュータを介する他のマイクロコンピュータのオンボード書込みを行うためのソフトウェア開発の負担軽減とシステムコストの低減とに寄与することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<外部インタフェース回路をバイパスして外部端子間のスルー経路を生成>本発明の代表的な実施の形態に係るマイクロコンピュータ1は、書き換え可能な不揮発性メモリ15と、揮発性メモリ11と、中央処理装置10と、外部インタフェース回路19、13と、それらに接続する内部バスMBUS,PBUSとを備え、前記外部インタフェース回路から入力された情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有する。前記外部インタフェース回路は複数の外部インタフェースユニット20,21,22とバイパス生成部23とを有する。前記外部インタフェースユニットは対応する外部端子60,61,62,63,64,65に接続して、前記外部端子からの入力信号を内部バスに、内部バスの信号を前記外部端子に供給する外部入出力動作を行う。前記バイパス生成部はレジスタ30で指定された一の外部端子を他の外部端子に接続すると共に、前記一の外部端子と前記他の外部端子にそれぞれ接続する外部インタフェースユニットの前記外部入出力動作を抑制するバイパス入出力動作を行う。これによれば、バイパス生成部がレジスタ設定にしたがって一の外部端子と他の外部端子との間に信号をスルーさせるバイパス入出力動作を選択することにより、一の外部端子に接続された書き込みホスト装置を用いて、他の外部端子に接続された別のマイクロコンピュータに搭載された不揮発性メモリに対するオンボード書込みを行うことができる。また、レジスタ設定にしたがってバイパス生成部がバイパス入出力動作を非選択とし、外部端子と内部バスとの間の信号入出力を可能にする外部入出力動作を可能にすることにより、一の外部端子に接続された書き込みホスト装置を用いて、当該マイクロコンピュータに搭載された不揮発性メモリに対するオンボード書込みを行うことができる。したがって、一のマイクロコンピュータを介して他のマイクロコンピュータのオンボード書込みを行うとき一のマイクロコンピュータを並列的にプログラム動作させることを要しないから、そのためのソフトウェア開発を要せず、オンボード書込みを行うためのソフトウェア開発の負担を軽減することができる。更に、オンボード書込みのためにマイクロコンピュータにオンボード書込み装置を接続するためのシステム端子及びインタフェースコネクタをマイクロコンピュータ毎に設ける必要がないからシステムコストの低減に寄与することができる。2<CPUのレジスタ設定>項1において、前記レジスタは前記CPUのアドレス空間に配置される。これによれば、バイパス入出力動作の対象とされる外部端子の組み合わせをCPUのプログラム制御によって容易に選択可能になる。3<外部インタフェースユニット単位でバイパスユニットを指定するレジスタ指定方式>項2において、前記レジスタは一の外部インタフェースユニットと共同で前記バイパス入出力動作を行う他の外部インタフェースユニットを指示する指示情報の記憶領域Ma0~Ma6を有する。これによれば、外部インタフェースユニット単位でバイパス入出力動作の対象とされる外部端子の組み合わせを選択可能になる。4<任意の接続>項3において、前記記憶領域は暗黙的に前記一の外部インタフェースユニットを指定し、その記憶領域への指定情報が前記他の外部インタフェースユニットを指定する。これによれば、バイパス入出力動作の対象とされる外部端子の組み合わせを指定するための記憶領域の記憶容量を小さくすることが可能になる。5<指定のプライオリティー>項4において、前記バイパス生成部は、前記指示情報の記憶領域で指定可能にされる前記複数の外部インタフェースユニットに対して所定の順番に割り当てられた優先レベルを持つ。前記レジスタの記憶領に設定された指示情報で指定される前記外部インタフェースユニットが重複するとき、重複に係る記憶領域に暗黙的に指定されている外部インタフェースユニット相互間で最も優先度の高い前記外部インタフェースユニットの指示を有効として前記バイパス入出力動作を行う。これによれば、前記レジスタに設定された指示情報で指定される前記外部インタフェースユニットが重複してもそれによる誤動作を未然に防止することができる。6<シリアルチャネル>項1乃至5の何れかにおいて、前記外部インタフェースユニットは外部端子との間でシリアル入出力を行うシリアルチャネル20~21である。これによれば、インタフェースの構成が比較的簡単なシリアルインタフェースを用いたオンボード書込みが可能になる。7<入出力ポート>項1乃至5の何れかにおいて、前記外部インタフェースユニットは外部端子との間で信号入出力を行う入出力ポートIOPh,IOPi,IOPj,IOPa,IOPb,IOPcである。これによれば、入出力ポートを用いたオンボード書込みにも対応可能になる。8<マルチマイクロコンピュータシステムにおけるバイパス入出力動作の適用>本発明の別の実施の形態に係るマルチマイクロコンピュータシステムは、第1のマイクロコンピュータ1_A及び第2のマイクロコンピュータ1_Bを有する。前記第1及び第2のマイクロコンピュータは、書き換え可能な不揮発性メモリ15と、揮発性メモリ11と、中央処理装置CPUと、外部インタフェース回路13,19と、それらに接続する内部バスMBUS,PBUSとを備え、マイクロコンピュータの外部に接続するデバイス端子60~65を介して前記外部インタフェース回路に入力した情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有する。前記第1のマイクロコンピュータの外部インタフェース回路と第2のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して接続される。前記第1のマイクロコンピュータの前記外部インタフェース回路は複数の外部インタフェースユニット20~22とバイパス生成部23とを有する。前記外部インタフェースユニットは対応するデバイス端子に接続して、前記デバイス端子からの入力信号を内部バスに、内部バスの信号を前記デバイス端子に供給する外部入出力動作を行う。前記バイパス生成部はレジスタBPREGで指定された一のデバイス端子を他のデバイス端子に接続すると共に、前記一のデバイス端子と前記他のデバイス端子にそれぞれ接続する外部インタフェースユニットの前記外部入出力動作を抑制するバイパス入出力動作を行う。前記複数の外部インタフェースユニットの内の第1の外部インタフェースユニットのデバイス端子は前記マルチマイクロコンピュータシステムの外部に接続可能なシステム端子に接続される。前記複数の外部インタフェースユニットの内の第2の外部インタフェースユニットのデバイス端子は前記第2のマイクロコンピュータの外部インタフェース回路に接続される。これによれば、第1のマイクロコンピュータにおけるバイパス生成部がレジスタ設定にしたがって一のデバイス端子と他のデバイス端子との間に信号をスルーさせるバイパス入出力動作を選択して、第1のマイクロコンピュータの一のデバイス端子を他のデバイス端子にスルーさせる。当該一のデバイス端子と結合するシステム端子に接続された書き込みホスト装置を用いて、前記他のデバイス端子に接続された第2のマイクロコンピュータに搭載された不揮発性メモリに対するオンボード書込みを行うことができる。また、レジスタ設定にしたがってバイパス生成部がバイパス入出力動作を非選択とし、デバイス端子と内部バスとの間の信号入出力を可能にする外部入出力動作を可能にすることにより、第1のマイクロコンピュータの一のデバイス端子に接続された書き込みホスト装置を用いて、当該第1のマイクロコンピュータに搭載された不揮発性メモリに対するオンボード書込みを行うことができる。したがって、第2のマイクロコンピュータに対するオンボード書込みのために第1のマイクロコンピュータを並列的にプログラム動作させることを要しないから第2のマイクロコンピュータのオンボード書込みを行うためのソフトウェア開発の負担を軽減することができる。更に、オンボード書込みのためのシステム端子及びインタフェースコネクタをマイクロコンピュータ毎に設ける必要がないからシステムコストの低減に寄与することができる。9<第3のマイクロコンピュータを搭載>項8において、マルチマイクロコンピュータシステムは第3のマイクロコンピュータ1_Cを更に有する。前記第3のマイクロコンピュータは、書き換え可能な不揮発性メモリと、揮発性メモリと、中央処理装置と、外部インタフェース回路と、それらに接続する内部バスとを備え、マイクロコンピュータの外部に接続するデバイス端子を介して前記外部インタフェース回路に入力した情報によって前記不揮発性メモリの記憶情報を書き換える書き換えモードを有する。前記第1のマイクロコンピュータの外部インタフェース回路と第3のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して接続される。前記複数の外部インタフェースユニットの内の第3の外部インタフェースユニットのデバイス端子は前記第3のマイクロコンピュータの外部インタフェース回路に接続される。これによれば、第2のマイクロコンピュータ及び第3のマイクロコンピュータの何れに対しても第1のマイクロコンピュータによるバイパス入出力動作を介してオンボード書込みを行う事ができる。10<バイパス入出力動作をサポートする第2及び第3のマイクロコンピュータ>項9において、前記第2のマイクロコンピュータの外部インタフェース回路と前記第3のマイクロコンピュータの外部インタフェース回路は相互にデバイス端子を介して入出力動作可能にされる。これによれば、前記第2のマイクロコンピュータと第3のマイクロコンピュータは夫々の外部インタフェース回路を介して直接通信を行う事ができる。11<CPUのレジスタ設定>項8において、前記レジスタは前記第1のマイクロコンピュータが保有するCPUのアドレス空間に配置される。これによれば、バイパス入出力動作の対象とされる外部端子の組み合わせをCPUのプログラム制御によって容易に選択可能になる。12<外部インタフェースユニット単位でバイパスユニットを指定するレジスタ指定方式>項11において、前記レジスタは一の外部インタフェースユニットと共同で前記バイパス入出力動作を行う他の外部インタフェースユニットを指示する指示情報の記憶領域を有する。これによれば、外部インタフェースユニット単位でバイパス入出力動作の対象とされる外部端子の組み合わせを選択可能になる。13<任意の接続>項12において、前記記憶領域は暗黙的に前記一の外部インタフェースユニットを指定し、その記憶領域への指定情報が前記他の外部インタフェースユニットを指定する。これによれば、バイパス入出力動作の対象とされる外部端子の組み合わせを指定するための記憶領域の記憶容量を小さくすることが可能になる。14<指定のプライオリティー>項13において、前記バイパス生成部は、前記指示情報の記憶領域で指定可能にされる前記複数の外部インタフェースユニットに対して所定の順番に割り当てられた優先レベルを持ち、前記レジスタの記憶領に設定された指示情報で指定される前記外部インタフェースユニットが重複するとき、重複に係る記憶領域に暗黙的に指定されている外部インタフェースユニット相互間で最も優先度の高い前記外部インタフェースユニットの指示を有効として前記バイパス入出力動作を行う。これによれば、前記レジスタに設定された指示情報で指定される前記外部インタフェースユニットが重複してもそれによる誤動作を未然に防止することができる。15<シリアルチャネル>項8において、前記外部インタフェースユニットは外部端子との間でシリアル入出力を行うシリアルチャネルである。これによれば、インタフェースの構成が比較的簡単なシリアルインタフェースを用いたオンボード書込みが可能になる。16<入出力ポート>項8において、前記外部インタフェースユニットは外部端子との間で信号入出力を行う入出力ポートである。これによれば、入出力ポートを用いたオンボード書込みにも対応可能になる。2.実施の形態の詳細実施の形態について更に詳述する。図1には本発明の一実施の形態に係るマイクロコンピュータが例示される。同図に示されるマイクロコンピュータMCU1は、特に制限されないが、CMOS集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。マイクロコンピュータ1は、メインバスMBUSに接続された中央処理装置CPU10及びRAM11などを有し、CPU10は命令を実行し、RAM11はCPU10のワーク領域もしくはデータの一時記憶領域などに用いられる。メインバスMBUSはCPU10が同期動作する基準クロック信号に同期して信号伝送を行う高速バスとされ、データ、アドレス及びコントロールの各信号線などを備えて構成される。メインバスMBUSにはバスブリッジBBRDG14を介して周辺バスPBUSが接続される。周辺バスPBUSはメインバスMBUSに比べて動作速度の遅いバスとされる。周辺バスPBUSには電気的に書き換え可能な不揮発性メモリの一例であるフラッシュメモリFLSH15、ダイレクトメモリアクセスコントローラDMAC16、割り込みコントローラINTC17、システムコントローラSYSCON12、外部インタフェース回路の一例であるシリアルインタフェース回路SCIF19、及び外部インタフェース回路の別の例である汎用の入出力ポートIOP13などが接続される。割り込みコントローラ17はマイクロコンピュータの内部又は外部で発生する図示を省略する割り込み要求信号が入力され、例えば入力された割り込み要求信号に対する優先制御や割り込みベクタの生成制御を行う。システムコントローラ12はマイクロコンピュータのリセット制御や動作モードの制御を行う。例えばリセット信号またはパワーオンリセットによるリセット解除タイミングにおけるモード端子図示せずの状態に応じてマイクロコンピュータの動作モードを決定する。シリアルインタフェース回路19は、他の半導体集積回路との間でシリアルデータの通信を行うための回路モジュールで、調歩同期式モードによる通信と、クロック同期式モードによる通信との選択が可能とされる。動作モードの指定や、データフォーマットの指定、ビットレートの設定及び送受信制御のための複数のコントロールレジスタと、送受信のコントロール回路、及びバスインタフェースなどを備える。フラッシュメモリ15は書き換え可能な不揮発性メモリの一例であり、電気的に記憶情報の消去と記憶情報の書き込みが可能にされ、CPU10の動作プログラムや制御データの保持に用いられる。フラッシュメモリに対する消去及び書き込みの動作モードとして、特に制限されないが、PROMモード、ブートモード、ユーザープログラムモード、及びユーザブートモードを備える。フラッシュメモリに対する消去及び書き込みの動作モードはシステムコントローラ12に与えられるモード端子の状態などに応じて決定される。PROMモードはPROMライタのような汎用書込み装置を用いる消去及び書込み動作モードであり、マイクロコンピュータが回路基板に実装される前の状態でオンチップのフラッシュメモリに対して消去及び書き君を可能とする動作モードである。リセット解除タイミングでシステムコントローラに12にPROMモードが指示されると、マイクロコンピュータ1は見かけ上フラッシュメモリ単体の半導体集積回路とされ、例えばIOP13を介して接続されたPROMライタによってフラッシュメモリ15に対する消去及び書込みが可能にされる。ブートモード、ユーザープログラムモード、及びユーザブートモードは、マイクロコンピュータ1が回路基板に実装された状態でオンチップのフラッシュメモリ15に対する消去及び書込みを可能とするオンボード書込みモードとしての3種類の消去及び書込みモードとされ、その動作モードに応じて、消去、書込み及びベリファイの各動作が可能にされる。ブートモードは消去及び書込み制御プログラムを例えばシリアルインタフェース回路19から取り込んでユーザマット及びユーザブートマットを消去してプログラムなどを書き込む動作モードである。即ち、ブートモードでは、フラッシュメモリ15の消去及び書き込み制御プログラム単に書き換え制御プログラムとも称する及び書き込みデータが図示されない書込みホスト装置などに予め用意される。ブートモードに設定されると、リセット解除後に、予めフラッシュメモリ15とは異なるブートROM図示せずにプログラムされているブートプログラムが起動される。そして、シリアルインタフェース回路19が上記書込みホスト装置との通信を確立すると、書き込みホスト装置は上記書き換え制御プログラムをシリアルインタフェース回路19に転送する。シリアルインタフェース回路19によって受信された書き換え制御プログラムはRAM11へ格納される。書き換え制御プログラムの書込みが終了した後、ブートプログラムの処理がRAM11に書き込まれた書き換え制御プログラムの先頭アドレスへ分岐される。それによって、内蔵RAM11に書込まれた書き換え制御プログラムがCPU10によって実行され、フラッシュメモリ15のユーザマット及びユーザブートマットに対する消去動作及びプログラムの書込み動作が実行されることになる。なお、上記ブートROMは、マスクROM等の不揮発性記憶回路から構成され、電源電位の低下があってもその記憶内容は消去されない。ユーザプログラムモードはフラッシュメモリ15に対する書き換え制御をフラッシュメモリ上のユーザマットに格納されたプログラムから起動する動作モードである。フラッシュメモリ15に対する書き換え制御プログラムはユーザマットに格納されている。CPU10がプログラムを実行可能な状態において、システムコントローラ12の設定または外部から供給されたコマンドなどに基づいてユーザプログラムモードが指定されると、これに応答して、CPU10はユーザマット上の転送制御プログラムを実行して上記書換え制御プログラムをRAM11に転送し、転送が終了した後、CPU10のプログラム処理がRAM11に書き込まれた書き換え制御プログラムの先頭アドレスへ分岐される。それによって、内蔵RAM11に書込まれた書き換え制御プログラムがCPU10によって実行され、フラッシュメモリ15のユーザマットに対する消去動作及びプログラムの書込み動作が実行されることになる。このときの書き込みデータはCPU10がシリアルインタフェース回路19を介して外部から取り込む。ユーザブートモードはフラッシュメモリ15に対する書き換え制御をフラッシュメモリ上のユーザブートマットに格納されたプログラムから起動する動作モードである。フラッシュメモリ15に対する書き換え制御プログラムはユーザブートマットに格納されている。CPU10がプログラムを実行可能な状態において、システムコントローラ12の設定または外部から供給されたコマンドなどに基づいてユーザブートモードが指定されると、これに応答して、CPU10はユーザブートマット上の転送制御プログラムを実行して上記書換え制御プログラムをRAM11に転送し、転送が終了した後、CPU10のプログラム処理がRAM11に書き込まれた書き換え制御プログラムの先頭アドレスへ分岐される。それによって、内蔵RAM11に書込まれた書き換え制御プログラムがCPU10によって実行され、フラッシュメモリ15のユーザマットに対する消去動作及びプログラムの書込み動作が実行されることになる。このときの書き込みデータはCPU10がシリアルインタフェース回路19を介して外部から取り込む。ユーザブートマットはユーザマットとは分離された書き換え可能な不揮発性メモリ領域であり、ユーザプログラムモード及びユーザブートモードの何れの動作モードにおいても消去及び書込みの対象にされない。上記ユーザプログラムモードによるユーザマットのプログラムの書き換えに失敗すると、書き換え前のプログラムも書き換え後のプログラムも動作できなくなり、ブートモードでユーザマットにプログラムを書き込まなければならなくなる場合がある。これに対し、ユーザブートモードによる書き換え途中で書き換えに失敗してもユーザブートマットはそのまま維持されているので、ブートモードを用いなくてもユーザブートモードを設定すれば後から何度でもユーザマットにプログラムの書込みを行うことができる。前記シリアルインタフェース回路19は複数の外部インタフェースユニットとして3個のシリアルチャネルS_Ch0~S_Ch220~22とバイパス生成部BPGNR23とを有する。シリアルチャネル20~22の夫々は他の半導体集積回路との間でシリアルデータの通信を行うための単位回路であって、調歩同期またはクロック同期で送信と受信を1ビット単位で通信を行う回路であって、動作モード、データフォーマット及びビットレートの夫々の指定と送受信制御のためのチャネルコントロールレジスタ図示せずを有する。シリアルチャネル20は出力バッファ50を介してデバイス端子として外部端子60に接続されると共に、入力バッファ51を介してデバイス端子として外部端子61に接続される。同様に、シリアルチャネル21は出力バッファ52及び入力バッファ53を介して外部端子62,63に接続され、シリアルチャネル22は出力バッファ54及び入力バッファ55を介して外部端子64,65に接続される。前記チャネルコントロールレジスタの設定は周辺バスPBUSを介してCPU10などが行う。シリアルチャネルS_Ch0~S_Ch220~22が受信したデータはCPU10などの制御に基づいて周辺バスPBUS経由でRAM11などに転送される。送信すべきデータはCPU10などの制御に基づいてRAM11からシリアルチャネルS_Ch0~S_Ch220~22に転送される。このようにしてシリアルチャネルS_Ch0~S_Ch220~22は外部端子61,63,65からの入力信号を周辺バスPBUSに、周辺バスPUBバスに与えられた信号を外部端子60,62,64に供給する外部入出力動作を行う。例えばシリアルチャネルS_Ch0~S_Ch220~22はフラッシュメモリ15に対するオンボード書込みでは書込みホスト装置とのインタフェースに用いることも可能である。前記バイパス生成部23は、バイパス制御レジスタBPREG30、バイパス制御回路BPCONT31、及びバイパスゲート回路40~45を備える。バイパスゲート回路40,41はシリアルチャネル20の外部端子60,61とシリアルチャネル21の外部端子62,63とをシリアルチャネル2021の手前で選択的に接続するゲート回路であって、バイパスイネーブル信号EN01によってゲートの開閉が行われる。例えば、バイパスゲート回路40は入力バッファ53の出力と出力バッファ50の入力とを結合し、バイパスゲート回路41は入力バッファ51の出力と出力バッファ52の入力とを結合し、バイパスゲート回路4041はバイパスイネーブル信号EN01の活性状態において入力を出力に伝達し、非活性状態において高出力インピーダンス状態にされる。バイパスゲート回路42,43はシリアルチャネル20の外部端子60,61とシリアルチャネル22の外部端子64,65とをシリアルチャネル2022の手前で選択的に接続するゲート回路であって、バイパスイネーブル信号EN02によってゲートの開閉が行われる。例えば、バイパスゲート回路42は入力バッファ55の出力と出力バッファ50の入力とを結合し、バイパスゲート回路43は入力バッファ51の出力と出力バッファ54の入力とを結合し、バイパスゲート回路42,43はバイパスイネーブル信号EN02の活性状態において入力を出力に伝達し、非活性状態において高出力インピーダンス状態にされる。バイパスゲート回路44,45はシリアルチャネル21の外部端子62,63とシリアルチャネル22の外部端子64,65とをシリアルチャネル2122の手前で選択的に接続するゲート回路であって、バイパスイネーブル信号EN12によってゲートの開閉が行われる。例えば、バイパスゲート回路44は入力バッファ53の出力と出力バッファ54の入力とを結合し、バイパスゲート回路45は入力バッファ55の出力と出力バッファ52の入力とを結合し、バイパスゲート回路44,45はバイパスイネーブル信号EN12の活性状態において入力を出力に伝達し、非活性状態において高出力インピーダンス状態にされる。バイパス制御回路31はバイパスイネーブル信号EN01,EN02,EN12を生成すると共に、シリアルチャネル20~22のインタフェース動作抑止信号IH0~IH2を生成する。インタフェース動作抑止信号IH0,IH1,IH2は対応するバイパスイネーブル信号EN01,EN02,EN12の活性状態によって形成されるバイパス経路のシリアルチャネルのインタフェース動作を禁止する状態に制御される。例えば、バイパスイネーブル信号EN01が活性状態バイパスイネーブルN02,EN12が非活性状態のときはインタフェース動作抑止信号IH0,IH1がインタフェース動作の禁止を指示する状態にされ、バイパスイネーブル信号EN02が活性状態バイパスイネーブルN01,EN12が非活性状態のときはインタフェース動作抑止信号IH0,IH2がインタフェース動作の禁止を指示する状態にされ、バイパスイネーブル信号EN12が活性状態バイパスイネーブルN01,EN02が非活性状態のときはインタフェース動作抑止信号IH1,IH2がインタフェース動作の禁止を指示する状態にされる。バイパス制御レジスタ30はどのシリアルチャネル間にバイパス経路を設定するかが指定されるレジスタであり、バイパス制御回路31はバイパス制御レジスタ30の設定値に従ってバイパスイネーブル信号EN01,EN02,EN12と、インタフェース動作抑止信号IH0~IH2を生成する。即ち、バイパス制御回路31はバイパス制御レジスタ30で指定された一の外部端子を他の外部端子に接続すると共に、前記一の外部端子と前記他の外部端子にそれぞれ接続するシリアルチャネルの前記外部入出力動作を抑制するバイパス入出力動作を制御する。図2にはバイパス制御レジスタ30によるバイパス経路の設定形態が例示される。バイパス制御レジスタ30は、一のシリアルチャネルと共同で前記バイパス入出力動作を行う他のシリアルチャネルを指示する指示情報の記憶領域として、例えば、8個のシリアルチャネルS_Ch0~S_Ch7がある場合を想定すると、シリアルチャネルの数よりも一つ少ない数の7個の記憶領域Ma0~Ma6を有する。00hはシリアルチャネルS_Ch0の指示情報、01hはシリアルチャネルS_Ch1の指示情報であり、以下02h~07hはシリアルチャネルS_Ch2~S_Ch7の指示情報である。記憶領域Ma0はシリアルチャネルS_Ch0と一緒にバイパス入出力動作に流用されるシリアルチャネルを指定する領域、記憶領域Ma1はシリアルチャネルS_Ch1と一緒にバイパス入出力動作に流用されるシリアルチャネルを指定する領域であり、他の記憶領域Ma2~Ma6についても同様の関係を持つ。換言すれば、記憶領域Ma0は、バイパス入出力動作の一方のシリアルチャネルとしてS_Ch0を暗黙的に示し、これと当該記憶領域Ma0の記憶情報で指定されたシリアルチャネルとの間でのバイパス入出力動作を行うことを指定する。他の記憶領域Ma1~Ma6についても同様である。これによれば、バイパス入出力動作の対象とされる外部端子の組み合わせを指定するための記憶領域の記憶容量を小さくすることが可能になる。特にここでは、指定の重複を極力排除するように考慮しており、例えば、全領域Ma1~Ma6に00hが設定されたときは全てのシリアルチャネルに関してバイパス入出力動作を非選択とし、記憶領域Ma1~Ma6には図2の夫々の横方向の欄に例示されるようにサフィックスよりも数の大きな指示情報を設定可能とする。例えば記憶領域Ma3には04h~07hの設定を許容する。例えば、記憶領域Ma0に03hを設定したときはシリアルチャネルS_Ch0とS_Ch3との経路にバイパス経路を設定することを意味し、記憶領域Ma4に06hを設定したときはシリアルチャネルS_Ch4とS_Ch6との経路にバイパス経路を設定することを意味する。図2の設定形態では指定の重複を極力排除するように設定の許容範囲を限定すると共にシリアルチャネルS_Ch7に対応する記憶領域を設けていないが、設定が許容された範囲で指定が重複したときに対処するために、前記指示情報の記憶領域で指定可能にされる前記複数の外部インタフェースユニットに対して所定の順番に優先レベルを割り当てる。例えば、左からS_Ch0>S_Ch1>S_Ch2>S_Ch3>S_Ch4>S_Ch5>S_Ch6>S_Ch7の順に高い優先レベルを割り当てる。前記バイパス制御レジスタ30に設定された指示情報で指定されるシリアルチャネルが重複するとき、最も優先度の高いシリアルチャネルを有効として前記バイパス入出力動作を行う。記憶領域Ma2とMa3に共に値04hが設定されたとすると、優先度の高いシリアルチャネルS_Ch2の記憶領域Ma2への設定を優先して、シリアルチャネルS_Ch2とシリアルチャネルS_Ch4との経路にバイパス経路を設定する。これによれば、前記レジスタに設定された指示情報で指定される前記外部インタフェースユニットが重複してもそれによる誤動作を未然に防止することができる。図3にはマイクロコンピュータ1を用いたマルチマイクロコンピュータシステムが例示される。マルチマイクロコンピュータシステムはプリント配線基板などによる回路基板70に第1のマイクロコンピュータ1_A、第2のマイクロコンピュータ1_B及び第3のマイクロコンピュータ1_Cが実装されて形成されている。第1乃至第3のマイクロコンピュータ1_A~1_Cは図1で説明したマイクロコンピュータ1と同じ回路構成を備えるものとする。第1のマイクロコンピュータ1_AのシリアルチャネルS_Ch121と第2のマイクロコンピュータ1_BのシリアルチャネルS_Chiはデバイス端子62とデバイス端子Piとを結合する配線L1によって接続される。第1のマイクロコンピュータ1_AのシリアルチャネルS_Ch222と第3のマイクロコンピュータ1_CのシリアルチャネルS_Chjはデバイス端子64とデバイス端子Pjとを結合する配線L2によって接続される。第1のマイクロコンピュータ1_AのシリアルチャネルS_Ch020はデバイス端子61を介して回路基板70のシステム端子71に接続される。システム端子71はインタフェースケーブル82のコネクタ83を介してホスト書込み装置80のシリアル出力端子81に接続される。尚、特に図示はしないが、マイクロコンピュータ1_A,1_B,1_Cからホスト書込み装置80へのシリアル経路についても同様に形成される。また、バイパス経路生成部23については便宜上スイッチによってその機能を代表させている。上記接続形態において、ホスト書込み装置80によってマイクロコンピュータ1_Aにユーザプログラムモードを設定してそのフラッシュメモリ15のプログラムを書き換える場合には、マイクロコンピュータ1_Aのバイパス制御レジスタ30の全ての記憶領域Ma0~Ma6に値00hを書き込む。これによってバイパス経路生成部23はバイパス経路を一切形成せず、CPU10はシリアルチャネル20を介してホスト書込み装置80からユーザプログラムモードの設定コマンド及び書込みデータを取得して、フラッシュメモリ15に対するプログラムの書き換えを行うことができる。一方、ホスト書込み装置80によってマイクロコンピュータ1_Bにユーザプログラムモードを設定してそのフラッシュメモリ15のプログラムを書き換える場合には、マイクロコンピュータ1_Aのバイパス制御レジスタ30の記憶領域Ma0に値01hを書き込む。これによってバイパス経路生成部23はデバイス端子61と62を結ぶバイパス経路を形成し、マイクロコンピュータ1_BのCPU10はデバイス端子Pi及びシリアルチャネルS_Chiを介してホスト書込み装置80からユーザプログラムモードの設定コマンド及び書込みデータを取得して、マイクロコンピュータ1_Bのフラッシュメモリ15に対するプログラムの書き換えを行うことができる。また、ホスト書込み装置80によってマイクロコンピュータ1_Cにユーザプログラムモードを設定してそのフラッシュメモリ15のプログラムを書き換える場合には、マイクロコンピュータ1_Aのバイパス制御レジスタ30の記憶領域Ma0に値02hを書き込む。これによってバイパス経路生成部23はデバイス端子61と64を結ぶバイパス経路を形成し、マイクロコンピュータ1_CのCPU10はデバイス端子Pj及びシリアルチャネルS_Chjを介してホスト書込み装置80からユーザプログラムモードの設定コマンド及び書込みデータを取得して、マイクロコンピュータ1_Cのフラッシュメモリ15に対するプログラムの書き換えを行うことができる。これによれば、第1のマイクロコンピュータ1_Aにおけるバイパス生成部がバイパス制御レジスタ30の設定にしたがって一のデバイス端子と他のデバイス端子との間に信号をスルーさせるバイパス入出力動作を選択して、第1のマイクロコンピュータ1_Aの一のデバイス端子61を他のデバイス端子62にスルーさせることにより、当該一のデバイス端子61と結合するシステム端子71に接続された書き込みホスト装置80を用いて、前記他のデバイス端子62に接続された第2のマイクロコンピュータ1_Bに搭載されたフラッシュメモリ15に対するオンボード書込みを行うことができる。また、バイパス制御レジスタ30の設定にしたがってバイパス生成部23がバイパス入出力動作を非選択とし、デバイス端子61と周辺バスPBUSとの間の信号入出力を可能にする外部入出力動作を可能にすることにより、第1のマイクロコンピュータ1_Aの一のデバイス端子61に接続された書き込みホスト装置80を用いて、当該第1のマイクロコンピュータ1_Aに搭載されたフラッシュメモリ15に対するオンボード書込みを行うことができる。したがって、第2のマイクロコンピュータ1_Bに対するオンボード書込みのために第1のマイクロコンピュータ1_Aを並列的にプログラム動作させることを要しないから第2のマイクロコンピュータ1_Bのオンボード書込みを行うためのソフトウェア開発の負担を軽減することができる。更に、オンボード書込みのためのシステム端子71及びインタフェースコネクタ83をマイクロコンピュータ1_A,1_B毎に設ける必要がないからシステムコストの低減に寄与することができる。第2のマイクロコンピュータ1_B及び第3のマイクロコンピュータ1_Cの何れに対しても第1のマイクロコンピュータ1_Aによるバイパス入出力動作を介してオンボード書込みを行う事ができる。図4には図3で説明したホスト書込み装置80からマイクロコンピュータ1_Aを経由するマイクロコンピュータ1_Bへのバイパス経路の送信経路と受信経路が示される。ここではシリアル通信として調歩同期を採用した場合が例示される。同様に、図5には図3で説明したホスト書込み装置80からマイクロコンピュータ1_Aを経由するマイクロコンピュータ1_Bへのバイパス経路の送信経路と受信経路が示される。ここではシリアル通信としてクロック同期を採用した場合が例示される。尚、図4及び図5においては、作図の便宜上、バイパス経路生成部の図示を省略し、且つ、バイパス経路がシリアルチャネル内を通過するように図示している。図6にはシリアルインタフェース回路19に代えて汎用入出力ポート13を用いる例が示される。汎用入出力ポート13を構成する汎用ポートユニットIOPh,IOPi,IOPj,IOPa,IOPb,IOPcについてもバイパス経路生成部23と同様の回路構成を追加することによって、上記同様のパイパス経路生成機能を得ることができる。汎用ポートユニットは、周辺バスと外部端子の間に配置されたラッチ回路をデータビット毎に備え、ポートレジスタの設定に従って、入力及び出力が制御されるようになっている。図7にはマルチマイクロコンピュータシステム上でマイクロコンピュータ1_Bとマイクロコンピュータ1_Cを選択的にシリアルチャネルを用いて接続する使用例が示される。バイパス経路生成部23については便宜上スイッチによってその機能を代表させている。これによれば、前記第2のマイクロコンピュータ1_Bと第3のマイクロコンピュータ1_Cは夫々のシリアルチャネルを介して直接通信を行う事ができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、外部インタフェース回路はシリアルインタフェース回路や汎用ポートに限定されず、適宜の入出力回路であってよい。シリアルインタフェースチャネルに代表される外部インタフェースユニットの数、レジスタによるバイパス経路指定方法なども適宜変更可能である。マイクロコンピュータがオンチップする回路モジュールについても適宜変更可能である。マイクロコンピュータはデータプロセッサなどのように別の呼称であってもよい。マルチマイクロコンピュータシステムはシステムオンチップとして単一の半導体基板に形成され、或いは複数チップが単一のパッケージに搭載されて形成されても良い。また、図3において1_B,1_Cはバイパス経路設定部を有しないマイクロコンピュータに置き換えても良い。また、3個以上のマイクロコンピュータ1を直列に接続してオンチップフラッシュメモリに対する消去及び書込みの経路を形成するようにマルチマイクロコンピュータシステムを構成してもよい。"