"スタティックランダムアクセスメモリを有する半導体装置であって、データを記憶する第1ストレージノードSNおよび第2ストレージノード/SNを含むストレージノードSN,/SNと、データの入出力を行うビット線対BL,/BLと、接地電位が印加される接地配線VSSと、半導体基板SUBの主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第1素子形成領域FRNおよび第2素子形成領域FRPと、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域SDBおよび第2ソースドレイン領域SDS、ならびに、前記第1ソースドレイン領域SDBと前記第2ソースドレイン領域SDSとによって挟まれた領域上に位置するアクセスゲート電極AG1,AG2を含むアクセストランジスタAT1,AT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域SDSおよび第4ソースドレイン領域SDE、ならびに、前記第3ソースドレイン領域SDSと前記第4ソースドレイン領域SDEとによって挟まれた領域上に位置するドライブゲート電極DG1,DG2を含むドライブトランジスタDT1,DT2とを有し、前記アクセストランジスタAT1,AT2は、前記アクセスゲート電極AG1,AG2の直下の領域において、前記ビット線対BL,/BLの所定のビット線に電気的に接続されている前記第1ソースドレイン領域SDBに隣接するように形成された、第1不純物濃度を有する第2導電型の第1ハロ領域AHBと、前記アクセスゲート電極AG1,AG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第2ソースドレイン領域SDSに隣接するように形成された、第2不純物濃度を有する第2導電型の第2ハロ領域AHSとを備え、前記ドライブトランジスタDT1,DT2は、前記ドライブゲート電極DG1,DG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第3ソースドレイン領域SDSに隣接するように形成された、第3不純物濃度を有する第2導電型の第3ハロ領域DHSと、前記ドライブゲート電極DG1,DG2の直下の領域において、前記接地配線VSSに電気的に接続されている前記第4ソースドレイン領域SDEに隣接するように形成された、第4不純物濃度を有する第2導電型の第4ハロ領域DHEとを備え、前記第2不純物濃度は、前記第1不純物濃度よりも高く、前記第3不純物濃度は、前記第4不純物濃度よりも高く、前記第1不純物濃度と前記第4不純物濃度とは異なる不純物濃度に設定された、半導体装置。前記第2ソースドレイン領域SDSと前記第3ソースドレイン領域SDSは、共通のソースドレイン領域として、前記第1素子形成領域FRNに形成された、請求項1記載の半導体装置。前記共通のソースドレイン領域は、屈曲するように形成され、前記アクセスゲート電極AG1,AG2は第1方向に沿って配置され、前記ドライブゲート電極DG1,DG2は、前記第1方向と交差する第2方向に沿って配置された、請求項2記載の半導体装置。スタティックランダムアクセスメモリを有する半導体装置であって、データを記憶する第1ストレージノードSNおよび第2ストレージノード/SNを含むストレージノードSN,/SNと、データの入出力をそれぞれ行う第1ビット線対BLA,/BLAおよび第2ビット線対BLB,/BLBと、接地電位が印加される接地配線VSSと、半導体基板SUBの主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第1素子形成領域FRNおよび第2素子形成領域FRPと、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域SDBおよび第2ソースドレイン領域SDS、ならびに、前記第1ソースドレイン領域SDBと前記第2ソースドレイン領域SDSとによって挟まれた領域上に位置する第1アクセスゲート電極AG1,AG2を含む第1アクセストランジスタAT1,AT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域SDSおよび第4ソースドレインSDE、ならびに、前記第3ソースドレイン領域SDSと前記第4ソースドレインSDEとによって挟まれた領域上に位置するドライブゲート電極DG1,DG2を含むドライブトランジスタDT1,DT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第5ソースドレインSDBおよび第6ソースドレインSDS、ならびに、前記第5ソースドレインSDBと前記第6ソースドレインSDSとによって挟まれた領域上に位置する第2アクセスゲート電極AG3,AG4を含む第2アクセストランジスタAT3,AT4とを有し、前記第1アクセストランジスタAT1,AT2は、前記第1アクセスゲート電極AG1,AG2の直下の領域において、前記第1ビット線対BLA,/BLAの所定のビット線に電気的に接続されている前記第1ソースドレイン領域SDBに隣接するように形成された、第1不純物濃度を有する第2導電型の第1ハロ領域AHBと、前記第1アクセスゲート電極AG1,AG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第2ソースドレイン領域SDSに隣接するように形成された、第2不純物濃度を有する第2導電型の第2ハロ領域AHSとを備え、前記ドライブトランジスタDT1,DT2は、前記ドライブゲート電極DG1,DG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第3ソースドレイン領域SDSに隣接するように形成された、第3不純物濃度を有する第2導電型の第3ハロ領域DHSと、前記ドライブゲート電極DG1,DG2の直下の領域において、前記接地配線VSSに電気的に接続されている前記第4ソースドレインSDEに隣接するように形成された、第4不純物濃度を有する第2導電型の第4ハロ領域DHEとを備え、前記第2アクセストランジスタAT3,AT4は、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記第2ビット線対BLB,/BLBの所定のビット線に電気的に接続されている前記第5ソースドレインSDBに隣接するように形成された、第5不純物濃度を有する第2導電型の第5ハロ領域AHBと、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第6ソースドレインSDSに隣接するように形成された、第6不純物濃度を有する第2導電型の第6ハロ領域AHSとを備え、前記第2不純物濃度は、前記第1不純物濃度よりも高く、前記第3不純物濃度は、前記第4不純物濃度よりも高く、前記第1不純物濃度と前記第4不純物濃度とは異なる不純物濃度に設定され、前記第5不純物濃度は前記第6不純物濃度よりも低く設定された、半導体装置。前記第1素子形成領域FRNは、前記素子分離絶縁膜によってそれぞれ規定された、第1部、第2部および第3部を含み、前記第1アクセストランジスタAT1,AT2は前記第1部に形成され、前記ドライブトランジスタDT1,DT2は前記第2部に形成され、前記第2アクセストランジスタAT3,AT4は前記第3部に形成された、請求項4記載の半導体装置。前記第1素子形成領域FRNでは、前記第2ソースドレイン領域SDS、前記第3ソースドレイン領域SDSおよび前記第6ソースドレインSDSは共通のソースドレイン領域として形成された、請求項4記載の半導体装置。前記第1素子形成領域FRNは、前記素子分離絶縁膜によってそれぞれ規定された第1部および第2部を含み、前記第1アクセストランジスタAT1,AT2は前記第1部に形成され、前記ドライブトランジスタDT1,DT2および前記第2アクセストランジスタAT3,AT4は、前記第2部に形成され、前記第3ソースドレイン領域SDSと前記第6ソースドレインSDSとは、共通のソースドレイン領域として形成された、請求項4記載の半導体装置。スタティックランダムアクセスメモリを有する半導体装置であって、データを記憶する第1ストレージノードSNおよび第2ストレージノード/SNを含むストレージノードSN,/SNと、データの入出力をそれぞれ行う第1ビット線対BLA,/BLAおよび第2ビット線対BLB,/BLBと、接地電位が印加される接地配線VSSと、半導体基板SUBの主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第1素子形成領域FRNおよび第2素子形成領域FRPと、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域SDBおよび第2ソースドレイン領域SDS、ならびに、前記第1ソースドレイン領域SDBと前記第2ソースドレイン領域SDSとによって挟まれた領域上に位置する第1アクセスゲート電極AG1,AG2を含む第1アクセストランジスタAT1,AT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域SDSおよび第4ソースドレインSDE、ならびに、前記第3ソースドレイン領域SDSと前記第4ソースドレインSDEとによって挟まれた領域上に位置する第1ドライブゲート電極DG1,DG2を含む第1ドライブトランジスタDT1,DT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第5ソースドレインSDBおよび第6ソースドレインSDS、ならびに、前記第5ソースドレインSDBと前記第6ソースドレインSDSとによって挟まれた領域上に位置する第2アクセスゲート電極AG3,AG4を含む第2アクセストランジスタAT3,AT4と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第7ソースドレインSDSおよび第8ソースドレインSDE、ならびに、前記第7ソースドレインSDSと前記第8ソースドレインSDEとによって挟まれた領域上に位置する第2ドライブゲート電極DG3,DG4を含む第2ドライブトランジスタDT3,DT4とを有し、前記第1アクセストランジスタAT1,AT2は、前記第1アクセスゲート電極AG1,AG2の直下の領域において、前記第1ビット線対BLA,/BLAの所定のビット線に電気的に接続されている前記第1ソースドレイン領域SDBに隣接するように形成された、第1不純物濃度を有する第2導電型の第1ハロ領域AHBと、前記アクセスゲート電極の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第2ソースドレイン領域SDSに隣接するように形成された、第2不純物濃度を有する第2導電型の第2ハロ領域AHSとを備え、前記第1ドライブトランジスタDT1,DT2は、前記第1ドライブゲート電極DG1,DG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第3ソースドレイン領域SDSに隣接するように形成された、第3不純物濃度を有する第2導電型の第3ハロ領域DHSと、前記第1ドライブゲート電極DG1,DG2の直下の領域において、前記接地配線VSSに電気的に接続されている前記第4ソースドレインSDEに隣接するように形成された、第4不純物濃度を有する第2導電型の第4ハロ領域DHEとを備え、前記第2アクセストランジスタAT3,AT4は、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記第2ビット線対BLB,/BLBの所定のビット線に電気的に接続されている前記第5ソースドレインSDBに隣接するように形成された、第5不純物濃度を有する第2導電型の第5ハロ領域AHBと、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第6ソースドレインSDSに隣接するように形成された、第6不純物濃度を有する第2導電型の第6ハロ領域AHSとを備え、前記第2ドライブトランジスタDT3,DT4は、前記第2ドライブゲート電極DG3,DG4の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第7ソースドレインSDSに隣接するように形成された、第7不純物濃度を有する第2導電型の第7ハロ領域DHSと、前記第2ドライブゲート電極DG3,DG4の直下の領域において、前記接地配線VSSに電気的に接続されている前記第8ソースドレインSDEに隣接するように形成された、第8不純物濃度を有する第2導電型の第8ハロ領域DHEとを備え、前記第2不純物濃度は、前記第1不純物濃度よりも高く、前記第3不純物濃度は、前記第4不純物濃度よりも高く、前記第1不純物濃度と前記第4不純物濃度とは異なる不純物濃度に設定され、前記第5不純物濃度は前記第6不純物濃度よりも低く、前記第7不純物濃度は前記第8不純物濃度よりも高く設定された、半導体装置。前記第1素子形成領域FRNは、前記素子分離絶縁膜によってそれぞれ規定された第1部および第2部を含み、前記第1アクセストランジスタAT1,AT2および前記第1ドライブトランジスタDT1,DT2は、前記第1部に形成されて、前記第2ソースドレイン領域SDSと前記第3ソースドレイン領域SDSとは共通のソースドレイン領域とされ、前記第2アクセストランジスタAT3,AT4および前記第2ドライブトランジスタDT3,DT4は、前記第2部に形成されて、前記第6ソースドレインSDSと前記第7ソースドレインSDSとは共通のソースドレイン領域とされた、請求項8記載の半導体装置。スタティックランダムアクセスメモリを有する半導体装置であって、データを記憶する第1ストレージノードSNおよび第2ストレージノード/SNを含むストレージノードSN,/SNと、データの入出力を行う第1ビット線対BL,/BLと、データの出力を行う読み出しビット線RBL,RBLA,RBLBと、接地電位が印加される接地配線VSSと、半導体基板SUBの主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第1素子形成領域FRNおよび第2素子形成領域FRPと、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域SDBおよび第2ソースドレイン領域SDS、ならびに、前記第1ソースドレイン領域SDBと前記第2ソースドレイン領域SDSとによって挟まれた領域上に位置する第1アクセスゲート電極AG1,AG2を含む第1アクセストランジスタAT1,AT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域SDSおよび第4ソースドレインSDE、ならびに、前記第3ソースドレイン領域SDSと前記第4ソースドレインSDEとによって挟まれた領域上に位置する第1ドライブゲート電極DG1,DG2を含む第1ドライブトランジスタDT1,DT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第5ソースドレインSDBおよび第6ソースドレインSDS、ならびに、前記第5ソースドレインSDBと前記第6ソースドレインSDSとによって挟まれた領域上に位置する第2ドライブゲート電極DG3,DG4を含む第2ドライブトランジスタDT3,DT4と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第7ソースドレインSDSおよび第8ソースドレインSDE、ならびに、前記第7ソースドレインSDSと前記第8ソースドレインSDEとによって挟まれた領域上に位置する第2アクセスゲート電極AG3,AG4を含む第2アクセストランジスタAT3,AT4と、を有し、前記第1アクセストランジスタAT1,AT2は、前記第1アクセスゲート電極AG1,AG2の直下の領域において、前記第1ビット線対BL,/BLの所定のビット線に電気的に接続されている前記第1ソースドレイン領域SDBに隣接するように形成された、第1不純物濃度を有する第2導電型の第1ハロ領域AHBと、前記第1アクセスゲート電極AG1,AG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第2ソースドレイン領域SDSに隣接するように形成された、第2不純物濃度を有する第2導電型の第2ハロ領域AHSとを備え、前記第1ドライブトランジスタDT1,DT2は、前記第1ドライブゲート電極DG1,DG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第3ソースドレイン領域SDSに隣接するように形成された、第3不純物濃度を有する第2導電型の第3ハロ領域DHSと、前記第1ドライブゲート電極DG1,DG2の直下の領域において、前記接地配線VSSに電気的に接続されている前記第4ソースドレインSDEに隣接するように形成された、第4不純物濃度を有する第2導電型の第4ハロ領域DHEとを備え、前記第2ドライブトランジスタDT3,DT4は、前記第2ドライブゲート電極DG3,DG4の直下の領域において、前記接地配線VSSに電気的に接続されている前記第5ソースドレインSDBに隣接するように形成された、第5不純物濃度を有する第2導電型の第5ハロ領域AHBと、前記第2ドライブゲート電極DG3,DG4の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第6ソースドレインSDSに隣接するように形成された、第6不純物濃度を有する第2導電型の第6ハロ領域AHSとを備え、前記第2アクセストランジスタAT3,AT4は、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第7ソースドレインSDSに隣接するように形成された、第7不純物濃度を有する第2導電型の第7ハロ領域DHSと、前記第2アクセスゲート電極AG3,AG4の直下の領域において、前記読み出しビット線RBL,RBLA,RBLBに電気的に接続されている前記第8ソースドレインSDEに隣接するように形成された、第8不純物濃度を有する第2導電型の第8ハロ領域DHEとを備え、前記第2不純物濃度は、前記第1不純物濃度よりも高く、前記第3不純物濃度は、前記第4不純物濃度よりも高く、前記第1不純物濃度と前記第4不純物濃度とは異なる不純物濃度に設定され、前記第5不純物濃度と前記第6不純物濃度とは同じ不純物濃度に設定され、前記第7不純物濃度と前記第8不純物濃度とは同じ不純物濃度に設定された、半導体装置。スタティックランダムアクセスメモリを有する半導体装置であって、データを記憶する第1ストレージノードSNおよび第2ストレージノード/SNを含むストレージノードSN,/SNと、データの入出力を行うビット線対BL,/BLと、接地電位が印加される接地配線VSSと、半導体基板SUBの主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定された、第1素子形成領域FRNおよび第2素子形成領域FRPと、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域SDBおよび第2ソースドレイン領域SDS、ならびに、前記第1ソースドレイン領域SDBと前記第2ソースドレイン領域SDSとによって挟まれた領域上に、第1方向に沿って位置するアクセスゲート電極AG1,AG2を含むアクセストランジスタAT1,AT2と、前記第1素子形成領域FRNに形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域SDSおよび第4ソースドレインSDE、ならびに、前記第3ソースドレイン領域SDSと前記第4ソースドレインSDEとによって挟まれた領域上に、前記第1方向と交差する第2方向に沿って位置するドライブゲート電極DG1,DG2を含むドライブトランジスタDT1,DT2と、を有し、前記アクセストランジスタAT1,AT2は、前記アクセスゲート電極AG1,AG2の直下の領域において、前記ビット線対BL,/BLの所定のビット線に電気的に接続されている前記第1ソースドレイン領域SDBに隣接するように形成された、第1不純物濃度を有する第2導電型の第1ハロ領域AHBと、前記アクセスゲート電極AG1,AG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第2ソースドレイン領域SDSに隣接するように形成された、第2不純物濃度を有する第2導電型の第2ハロ領域AHSとを備え、前記ドライブトランジスタDT1,DT2は、前記ドライブゲート電極DG1,DG2の直下の領域において、前記ストレージノードSN,/SNに電気的に接続されている前記第3ソースドレイン領域SDSに隣接するように形成された、第3不純物濃度を有する第2導電型の第3ハロ領域DHSと、前記ドライブゲート電極DG1,DG2の直下の領域において、前記接地配線VSSに電気的に接続されている前記第4ソースドレインSDEに隣接するように形成された、第4不純物濃度を有する第2導電型の第4ハロ領域DHEとを備え、前記第2不純物濃度は、前記第1不純物濃度よりも高く、前記第3不純物濃度と前記第4不純物濃度とは同じ不純物濃度にされ、前記第3不純物濃度および前記第4不純物濃度は、前記第1不純物濃度と同じ不純物濃度か、前記第1不純物濃度よりも低く設定された、半導体装置。スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、半導体基板SUBの主表面に素子分離絶縁膜を形成することにより、第1導電型のトランジスタAT1,AT2,DT1,DT2が形成されるべき第1素子形成領域FRNおよび第2導電型のトランジスタLT1,LT2が形成されるべき第2素子形成領域FRPをそれぞれ規定する工程と、前記第1素子形成領域FRNにおいて、互いに距離を隔てられた、ビット線対BL,/BLの所定のビット線に電気的に接続される第1ソースドレイン領域SDBが形成されることになる第1領域Bと、ストレージノードSN,/SNに電気的に接続される第2ソースドレイン領域SDSが形成されることになる第2領域Sとの間に挟まれた領域上に、アクセスゲート構造AG1,AG2を形成するとともに、互いに距離を隔てられた、前記ストレージノードSN,/SNに電気的に接続される第3ソースドレイン領域SDSが形成されることになる第3領域Sと、接地配線VSSに電気的に接続される第4ソースドレイン領域SDEが形成されることになる第4領域Eとの間に挟まれた領域上に、ドライブゲート構造DG1,DG2を形成する工程を含む、ゲート構造を形成する工程と、前記アクセスゲート構造AG1,AG2における、前記第2領域Sの側に位置する第1側面を露出するとともに、前記第2領域S、前記ドライブゲート構造DG1,DG2、前記第3領域Sおよび前記第4領域Eを露出し、前記アクセスゲート構造AG1,AG2における、前記第1領域Bの側に位置する第2側面、前記第1領域Bおよび前記第2素子形成領域FRPを覆う第1ハロ注入マスクRMH1を形成する工程と、前記第1ハロ注入マスクRMH1を介して、露出した前記半導体基板SUBの領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第2導電型の第1不純物を注入する工程と、前記ドライブゲート構造DG1,DG2における、前記第3領域Sの側に位置する第1側面を露出するとともに、前記第3領域S、前記アクセスゲート構造AG1,AG2、前記第1領域Bおよび前記第2領域Sを露出し、前記ドライブゲート構造DG1,DG2における、前記第4領域Eの側に位置する第2側面、前記第4領域Eおよび前記第2素子形成領域FRPを覆う第2ハロ注入マスクRMH2を形成する工程と、前記第2ハロ注入マスクRMH2を介して、露出した前記半導体基板SUBの領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第2導電型の第2不純物を注入する工程と、第1導電型の不純物を注入することにより、前記第1ソースドレイン領域SDB、前記第2ソースドレイン領域SDS、前記第3ソースドレイン領域SDSおよび前記第4ソースドレイン領域SDEを形成する工程と、を備え、第2導電型の前記第1不純物を注入し、第2導電型の前記第2不純物を注入し、前記第1ソースドレイン領域SDB~前記第4ソースドレイン領域SDEを形成することにより、前記アクセスゲート構造AG1,AG2の直下の領域では、前記第1ソースドレイン領域SDBに隣接するように、第1不純物濃度を有する第2導電型の第1ハロ領域AHBが形成されるとともに、前記第2ソースドレイン領域SDSに隣接するように、前記第1不純物濃度よりも高い第2不純物濃度を有する第2導電型の第2ハロ領域AHSが形成され、前記ドライブゲート構造DG1,DG2の直下の領域では、前記第3ソースドレイン領域SDSに隣接するように、第3不純物濃度を有する第2導電型の第3ハロ領域DHSが形成されるとともに、前記第4ソースドレイン領域SDEに隣接するように、前記第3不純物濃度よりも低く前記第1不純物濃度とは異なる第4不純物濃度を有する第2導電型の第4ハロ領域DHEが形成される、半導体装置の製造方法。前記第1ハロ注入マスクRMH1を形成する工程では、前記第1ハロ注入マスクRMH1のパターンとして、前記アクセスゲート構造AG1,AG2における、前記第2領域Sの側に位置する第1側面を露出するとともに、前記第2領域S、前記ドライブゲート構造DG1,DG2、前記第3領域Sおよび前記第4領域Eを露出する第1開口部が形成され、前記第2ハロ注入マスクRMH2を形成する工程では、前記第2ハロ注入マスクRMH2のパターンとして、前記ドライブゲート構造DG1,DG2における、前記第3領域Sの側に位置する第1側面を露出するとともに、前記第3領域S、前記アクセスゲート構造AG1,AG2、前記第1領域Bおよび前記第2領域Sを露出する第2開口部が形成される、請求項12記載の半導体装置の製造方法。前記第1素子形成領域FRNを規定する工程では、前記第2領域Sと前記第3領域Sとは共通の領域として規定される、請求項13記載の半導体装置の製造方法。スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、半導体基板SUBの主表面に素子分離絶縁膜を形成することにより、第1導電型のトランジスタAT1,AT2,AT3,AT4,DT1,DT2が形成されるべき第1素子形成領域FRNおよび第2導電型のトランジスタLT1,LT2が形成されるべき第2素子形成領域FRPをそれぞれ規定する工程と、前記第1素子形成領域FRNにおいて、互いに距離を隔てられた、第1ビット線対BLA,/BLAの所定のビット線に電気的に接続される第1ソースドレイン領域SDBが形成されることになる第1領域Bと、ストレージノードSN,/SNに電気的に接続される第2ソースドレイン領域SDSが形成されることになる第2領域Sとの間に挟まれた領域上に、第1アクセスゲート構造AG1,AG2を形成し、互いに距離を隔てられた、前記ストレージノードSN,/SNに電気的に接続される第3ソースドレイン領域SDSが形成されることになる第3領域Sと、接地配線VSSに電気的に接続される第4ソースドレイン領域SDEが形成されることになる第4領域Eとの間に挟まれた領域上に、第1ドライブゲート構造DG1,DG2を形成し、互いに距離を隔てられた、前記第1ビット線対BLA,/BLAとは異なる第2ビット線対BLB,/BLBの所定のビット線に電気的に接続される第5ソースドレイン領域SDBが形成されることになる第5領域Bと、前記ストレージノードSN,/SNに電気的に接続される第6ソースドレイン領域SDSが形成されることになる第6領域Sとの間に挟まれた領域上に、第2アクセスゲート構造AG3,AG4を形成する工程を含む、ゲート構造を形成する工程と、前記第1アクセスゲート構造AG1,AG2における、前記第2領域Sの側に位置する第1側面、前記第2領域S、前記第1ドライブゲート構造DG1,DG2、前記第3領域S、前記第4領域E、前記第2アクセスゲート構造AG3,AG4における、前記第6領域Sの側に位置する第1側面および前記第6領域Sを露出し、前記第1アクセスゲート構造AG1,AG2における、前記第1領域Bの側に位置する前記第2側面、前記第1領域B、前記第2アクセスゲート構造AG3,AG4における、前記第5領域Bの側に位置する第2側面、前記第5領域Bおよび前記第2素子形成領域FRPを覆う第1ハロ注入マスクRMH1を形成する工程と、前記第1ハロ注入マスクRMH1を介して、露出した前記半導体基板SUBの領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第2導電型の第1不純物を注入する工程と、前記第1ドライブゲート構造DG1,DG2における、前記第3領域Sの側に位置する第1側面、前記第3領域S、前記第1アクセスゲート構造AG1,AG2、前記第1領域B、前記第2領域S、前記第2アクセスゲート構造AG3,AG4、前記第5領域B、前記第6領域Sを露出し、前記第1ドライブゲート構造DG1,DG2における、前記第4領域Eの側に位置する第2側面、前記第4領域Eおよび前記第2素子形成領域FRPを覆う第2ハロ注入マスクRMH2を形成する工程と、前記第2ハロ注入マスクRMH2を介して、露出した前記半導体基板SUBの領域に対し、前記主表面に垂直な方向から傾斜した角度をもって、第2導電型の第2不純物を注入する工程と、第1導電型の不純物を注入することにより、前記第1ソースドレイン領域SDB、前記第2ソースドレイン領域SDS、前記第3ソースドレイン領域SDS、前記第4ソースドレイン領域SDE、前記第5ソースドレイン領域SDBおよび前記第6ソースドレイン領域SDSを形成する工程と、を備え、第2導電型の前記第1不純物を注入し、第2導電型の前記第2不純物を注入し、前記第1ソースドレイン領域SDB~前記第6ソースドレイン領域SDSを形成することにより、前記第1アクセスゲート構造AG1,AG2の直下の領域では、前記第1ソースドレイン領域SDBに隣接するように、第1不純物濃度を有する第2導電型の第1ハロ領域AHBが形成されるとともに、前記第2ソースドレイン領域SDSに隣接するように、前記第1不純物濃度よりも高い第2不純物濃度を有する第2導電型の第2ハロ領域AHSが形成され、前記第1ドライブゲート構造DG1,DG2の直下の領域では、前記第3ソースドレイン領域SDSに隣接するように、第3不純物濃度を有する第2導電型の第3ハロ領域DHSが形成されるとともに、前記第4ソースドレイン領域SDEに隣接するように、前記第3不純物濃度よりも低く前記第1不純物濃度とは異なる第4不純物濃度を有する第2導電型の第4ハロ領域DHEが形成され、前記第2アクセスゲート構造AG3,AG4の直下の領域では、前記第5ソースドレイン領域SDBに隣接するように、第5不純物濃度を有する第2導電型の第5ハロ領域AHBが形成されるとともに、前記第6ソースドレイン領域SDSに隣接するように、前記第5不純物濃度よりも高い第6不純物濃度を有する第2導電型の第6ハロ領域AHSが形成される、半導体装置の製造方法。前記第1素子形成領域FRNを規定する工程では、前記第1素子形成領域FRNとして、第1部、第2部および第3部が規定され、前記ゲート構造を形成する工程では、前記第1アスクセスゲート構造、前記第1領域Bおよび前記第2領域Sは、前記第1部に形成され、前記第1ドライブゲート構造DG1,DG2、前記第3領域Sおよび前記第4領域Eは、前記第2部に形成され、前記第2アクセスゲート構造AG3,AG4、前記第5領域Bおよび前記第6領域Sは、前記第3部に形成される、請求項15記載の半導体装置の製造方法。前記第1素子形成領域FRNを規定する工程では、前記第2領域S、前記第3領域Sおよび前記第6領域Sは共通の領域として規定された、請求項15記載の半導体装置の製造方法。前記第1素子形成領域FRNを規定する工程では、前記第3領域Sと前記第6領域Sとは共通の領域として規定された、請求項15記載の半導体装置の製造方法。前記ゲート構造を形成する工程は、互いに距離を隔てられた、前記ストレージノードSN,/SNしかしながら、上述したアクセストランジスタを備えたSRAMでは、次のような問題点があった。ハロ領域は、アクセストランジスタの他に、ドライブトランジスタやロードトランジスタにも形成される。ドライブトランジスタおよびロードトランジスタにそれぞれ形成される1対のハロ領域の不純物濃度は同じ不純物濃度対称とされる。アクセストランジスタとドライブトランジスタとしてNMISNchanneltypemetalInsulatorSemiconductorトランジスタが形成され、そのハロ領域はp型の不純物領域として形成される。一方、ロードトランジスタとしてPMISPchanneltypemetalInsulatorSemiconductorトランジスタが形成され、そのハロ領域はn型の不純物領域として形成される。上述したSRAMメモリセルでは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれに対して、それぞれ不純物濃度が同じ1対のハロ領域を形成するために、注入マスクとして3つのレジストマスクが形成される。そして、アクセストランジスタに対しては、1対のハロ領域のうちの一方のハロ領域の不純物濃度を他方のハロ領域の不純物濃度よりも高くするために、注入マスクとして、さらに1つのレジストマスクが形成される。こうして、従来のSRAMを備えた半導体装置では、SRAMメモリセルをなす各トランジスタのハロ領域を形成するために、少なくとも4つの注入マスクが必要とされる。本発明は、従来のSRAMを備えた半導体装置に対して改善を提案するものであり、その1つの目的は、注入マスクの低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。本発明の一実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第1素子形成領域および第2素子形成領域と、アクセストランジスタと、ドライブトランジスタと有している。ストレージノードは、データを記憶する第1ストレージノードおよび第2ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には接地電位が印加される。第1素子形成領域および第2素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域および第2ソースドレイン領域、ならびに、第1ソースドレイン領域と第2ソースドレイン領域とによって挟まれた領域上に位置するアクセスゲート電極を含む。ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域および第4ソースドレイン領域、ならびに、第3ソースドレイン領域と第4ソースドレイン領域とによって挟まれた領域上に位置するドライブゲート電極を含む。アクセストランジスタは、第1不純物濃度を有する第2導電型の第1ハロ領域と、第2不純物濃度を有する第2導電型の第2ハロ領域とを備えている。第1ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第1ソースドレイン領域に隣接するように形成されている。第2ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第2ソースドレイン領域に隣接するように形成されている。ドライブトランジスタは、第3不純物濃度を有する第2導電型の第3ハロ領域と、第4不純物濃度を有する第2導電型の第4ハロ領域とを備えている。第3ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第3ソースドレイン領域に隣接するように形成されている。第4ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第4ソースドレイン領域に隣接するように形成されている。第2不純物濃度は第1不純物濃度よりも高く設定されている。第3不純物濃度は第4不純物濃度よりも高く設定されている。第1不純物濃度と第4不純物濃度とは異なる不純物濃度に設定されている請求項1。本発明に係る他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第1ビット線対および第2ビット線対と、接地配線と、第1素子形成領域および第2素子形成領域と、第1アクセストランジスタと、ドライブトランジスタと、第2アクセストランジスタとを有している。ストレージノードは、データを記憶する第1ストレージノードおよび第2ストレージノードを含む。第1ビット線対および第2ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第1素子形成領域および第2素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第1アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域および第2ソースドレイン領域、ならびに、第1ソースドレイン領域と第2ソースドレイン領域とによって挟まれた領域上に位置する第1アクセスゲート電極を含む。ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域および第4ソースドレイン、ならびに、第3ソースドレイン領域と第4ソースドレインとによって挟まれた領域上に位置するドライブゲート電極を含む。第2アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第5ソースドレインおよび第6ソースドレイン、ならびに、第5ソースドレインと第6ソースドレインとによって挟まれた領域上に位置する第2アクセスゲート電極を含む。第1アクセストランジスタは、第1不純物濃度を有する第2導電型の第1ハロ領域と、第2不純物濃度を有する第2導電型の第2ハロ領域とを備えている。第1ハロ領域は、第1アクセスゲート電極の直下の領域において、第1ビット線対の所定のビット線に電気的に接続されている第1ソースドレイン領域に隣接するように形成されている。第2ハロ領域は、第1アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第2ソースドレイン領域に隣接するように形成されている。ドライブトランジスタは、第3不純物濃度を有する第2導電型の第3ハロ領域と、第4不純物濃度を有する第2導電型の第4ハロ領域とを備えている。第3ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第3ソースドレイン領域に隣接するように形成されている。第4ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第4ソースドレインに隣接するように形成されている。第2アクセストランジスタは、第5不純物濃度を有する第2導電型の第5ハロ領域と、第6不純物濃度を有する第2導電型の第6ハロ領域とを備えている。第5ハロ領域は、第2アクセスゲート電極の直下の領域において、第2ビット線対の所定のビット線に電気的に接続されている第5ソースドレインに隣接するように形成されている。第6ハロ領域は、第2アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第6ソースドレインに隣接するように形成されている。第2不純物濃度は、第1不純物濃度よりも高く設定されている。第3不純物濃度は、第4不純物濃度よりも高く設定されている。第1不純物濃度と第4不純物濃度とは異なる不純物濃度に設定されている。第5不純物濃度は第6不純物濃度よりも低く設定されている請求項4。本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第1ビット線対および第2ビット線対と、接地配線と、第1素子形成領域および第2素子形成領域と、第1アクセストランジスタと、第1ドライブトランジスタと、第2アクセストランジスタと、第2ドライブトランジスタとを有している。ストレージノードは、データを記憶する第1ストレージノードおよび第2ストレージノードを含む。第1ビット線対および第2ビット線対は、データの入出力をそれぞれ行う。接地配線には接地電位が印加される。第1素子形成領域および第2素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第1アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域および第2ソースドレイン領域、ならびに、第1ソースドレイン領域と第2ソースドレイン領域とによって挟まれた領域上に位置する第1アクセスゲート電極を含む。第1ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域および第4ソースドレイン、ならびに、第3ソースドレイン領域と第4ソースドレインとによって挟まれた領域上に位置する第1ドライブゲート電極を含む。第2アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第5ソースドレインおよび第6ソースドレイン、ならびに、第5ソースドレインと第6ソースドレインとによって挟まれた領域上に位置する第2アクセスゲート電極を含む。第2ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第7ソースドレインおよび第8ソースドレイン、ならびに、第7ソースドレインと第8ソースドレインとによって挟まれた領域上に位置する第2ドライブゲート電極を含む。第1アクセストランジスタは、第1不純物濃度を有する第2導電型の第1ハロ領域と、第2不純物濃度を有する第2導電型の第2ハロ領域とを備えている。第1ハロ領域は、第1アクセスゲート電極の直下の領域において、第1ビット線対の所定のビット線に電気的に接続されている第1ソースドレイン領域に隣接するように形成されている。第2ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第2ソースドレイン領域に隣接するように形成されている。第1ドライブトランジスタは、第3不純物濃度を有する第2導電型の第3ハロ領域と、第4不純物濃度を有する第2導電型の第4ハロ領域とを備えている。第3ハロ領域は、第1ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第3ソースドレイン領域に隣接するように形成されている。第4ハロ領域は、第1ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第4ソースドレインに隣接するように形成されている。第2アクセストランジスタは、第5不純物濃度を有する第2導電型の第5ハロ領域と、第6不純物濃度を有する第2導電型の第6ハロ領域とを備えている。第5ハロ領域は、第2アクセスゲート電極の直下の領域において、第2ビット線対の所定のビット線に電気的に接続されている第5ソースドレインに隣接するように形成されている。第6ハロ領域は、第2アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第6ソースドレインに隣接するように形成されている。第2ドライブトランジスタは、第7不純物濃度を有する第2導電型の第7ハロ領域と、第8不純物濃度を有する第2導電型の第8ハロ領域とを備えている。第7ハロ領域は、第2ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第7ソースドレインに隣接するように形成されている。第8ハロ領域は、第2ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第8ソースドレインに隣接するように形成されている。第2不純物濃度は、第1不純物濃度よりも高く設定されている。第3不純物濃度は、第4不純物濃度よりも高く設定されている。第1不純物濃度と第4不純物濃度とは異なる不純物濃度に設定されている。第5不純物濃度は第6不純物濃度よりも低く設定されている。第7不純物濃度は第8不純物濃度よりも高く設定されている請求項8。本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、第1ビット線対と、読み出しビット線と、接地配線と、第1素子形成領域および第2素子形成領域と、第1アクセストランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタと、第2アクセストランジスタとを有している。ストレージノードは、データを記憶する第1ストレージノードおよび第2ストレージノードを含む。第1ビット線対は、データの入出力を行う。読み出しビット線は、データの出力を行う。接地配線には接地電位が印加される。第1素子形成領域および第2素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。第1アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域および第2ソースドレイン領域、ならびに、第1ソースドレイン領域と第2ソースドレイン領域とによって挟まれた領域上に位置する第1アクセスゲート電極を含む。第1ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域および第4ソースドレイン、ならびに、第3ソースドレイン領域と第4ソースドレインとによって挟まれた領域上に位置する第1ドライブゲート電極を含む。第2ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第5ソースドレインおよび第6ソースドレイン、ならびに、第5ソースドレインと第6ソースドレインとによって挟まれた領域上に位置する第2ドライブゲート電極を含む。第2アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第7ソースドレインおよび第8ソースドレイン、ならびに、第7ソースドレインと第8ソースドレインとによって挟まれた領域上に位置する第2アクセスゲート電極を含む。第1アクセストランジスタは、第1不純物濃度を有する第2導電型の第1ハロ領域と、第2不純物濃度を有する第2導電型の第2ハロ領域とを備えている。第1ハロ領域は、第1アクセスゲート電極の直下の領域において、第1ビット線対の所定のビット線に電気的に接続されている第1ソースドレイン領域に隣接するように形成されている。第2ハロ領域は、第1アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第2ソースドレイン領域に隣接するように形成されている。第1ドライブトランジスタは、第3不純物濃度を有する第2導電型の第3ハロ領域と、第4不純物濃度を有する第2導電型の第4ハロ領域とを備えている。第3ハロ領域は、第1ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第3ソースドレイン領域に隣接するように形成されている。第4ハロ領域は、第1ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第4ソースドレインに隣接するように形成されている。第2ドライブトランジスタは、第5不純物濃度を有する第2導電型の第5ハロ領域と、第6不純物濃度を有する第2導電型の第6ハロ領域とを備えている。第5ハロ領域は、第2ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第5ソースドレインに隣接するように形成されている。第6ハロ領域は、第2ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第6ソースドレインに隣接するように形成されている。第2アクセストランジスタは、第7不純物濃度を有する第2導電型の第7ハロ領域と、第8不純物濃度を有する第2導電型の第8ハロ領域とを備えている。第7ハロ領域は、第2アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第7ソースドレインに隣接するように形成されている。第8ハロ領域は、第2アクセスゲート電極の直下の領域において、読み出しビット線に電気的に接続されている第8ソースドレインに隣接するように形成されている。第2不純物濃度は、第1不純物濃度よりも高く設定されている。第3不純物濃度は、第4不純物濃度よりも高く設定されている。第1不純物濃度と第4不純物濃度とは異なる不純物濃度に設定されている。第5不純物濃度と第6不純物濃度とは同じ不純物濃度に設定されている。第7不純物濃度と第8不純物濃度とは同じ不純物濃度に設定されている請求項10。本発明に係るさらに他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリを有する半導体装置であって、ストレージノードと、ビット線対と、接地配線と、第1素子形成領域および第2素子形成領域と、アクセストランジスタと、ドライブトランジスタとを有している。ストレージノードは、データを記憶する第1ストレージノードおよび第2ストレージノードを含む。ビット線対は、データの入出力を行う。接地配線には、接地電位が印加される。第1素子形成領域および第2素子形成領域は、半導体基板の主表面における所定の領域に素子分離絶縁膜によってそれぞれ規定されている。アクセストランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第1ソースドレイン領域および第2ソースドレイン領域、ならびに、第1ソースドレイン領域と第2ソースドレイン領域とによって挟まれた領域上に、第1方向に沿って位置するアクセスゲート電極を含む。ドライブトランジスタは、第1素子形成領域に形成され、互いに距離を隔てられた第1導電型の第3ソースドレイン領域および第4ソースドレイン、ならびに、第3ソースドレイン領域と第4ソースドレインとによって挟まれた領域上に、第1方向と交差する第2方向に沿って位置するドライブゲート電極を含む。アクセストランジスタは、第1不純物濃度を有する第2導電型の第1ハロ領域と、第2不純物濃度を有する第2導電型の第2ハロ領域とを備えている。第1ハロ領域は、アクセスゲート電極の直下の領域において、ビット線対の所定のビット線に電気的に接続されている第1ソースドレイン領域に隣接するように形成されている。第2ハロ領域は、アクセスゲート電極の直下の領域において、ストレージノードに電気的に接続されている第2ソースドレイン領域に隣接するように形成されている。ドライブトランジスタは、第3不純物濃度を有する第2導電型の第3ハロ領域と、第4不純物濃度を有する第2導電型の第4ハロ領域とを備えている。第3ハロ領域は、ドライブゲート電極の直下の領域において、ストレージノードに電気的に接続されている第3ソースドレイン領域に隣接するように形成されている。第4ハロ領域は、ドライブゲート電極の直下の領域において、接地配線に電気的に接続されている第4ソースドレインに隣接するように形成されている。第2不純物濃度は、第1不純物濃度よりも高く設定されている。第3不純物濃度と第4不純物濃度とは同じ不純物濃度に設定されている。第3不純物濃度および第4不純物濃度は、第1不純物濃度と同じ不純物濃度か、第1不純物濃度よりも低く設定されている請求項11。本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第1導電型のトランジスタが形成されるべき第1素子形成領域および第2導電型のトランジスタが形成されるべき第2素子形成領域をそれぞれ規定する。第1素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第1ソースドレイン領域が形成されることになる第1領域と、ストレージノードに電気的に接続される第2ソースドレイン領域が形成されることになる第2領域との間に挟まれた領域上に、アクセスゲート構造を形成するとともに、互いに距離を隔てられた、ストレージノードに電気的に接続される第3ソースドレイン領域が形成されることになる第3領域と、接地配線に電気的に接続される第4ソースドレイン領域が形成されることになる第4領域との間に挟まれた領域上に、ドライブゲート構造を形成する。アクセスゲート構造における、第2領域の側に位置する第1側面を露出するとともに、第2領域、ドライブゲート構造、第3領域および第4領域を露出し、アクセスゲート構造における、第1領域の側に位置する第2側面、第1領域および第2素子形成領域を覆う第1ハロ注入マスクを形成する。第1ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第2導電型の第1不純物を注入する。ドライブゲート構造における、第3領域の側に位置する第1側面を露出するとともに、第3領域、アクセスゲート構造、第1領域および第2領域を露出し、ドライブゲート構造における、第4領域の側に位置する第2側面、第4領域および第2素子形成領域を覆う第2ハロ注入マスクを形成する。第2ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第2導電型の第2不純物を注入する。第1導電型の不純物を注入することにより、第1ソースドレイン領域、第2ソースドレイン領域、第3ソースドレイン領域および第4ソースドレイン領域を形成する。第2導電型の第1不純物を注入し、第2導電型の第2不純物を注入し、第1ソースドレイン領域~第4ソースドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第1ソースドレイン領域に隣接するように、第1不純物濃度を有する第2導電型の第1ハロ領域が形成されるとともに、第2ソースドレイン領域に隣接するように、第1不純物濃度よりも高い第2不純物濃度を有する第2導電型の第2ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第3ソースドレイン領域に隣接するように、第3不純物濃度を有する第2導電型の第3ハロ領域が形成されるとともに、第4ソースドレイン領域に隣接するように、第3不純物濃度よりも低く第1不純物濃度とは異なる第4不純物濃度を有する第2導電型の第4ハロ領域が形成される請求項12。本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第1導電型のトランジスタが形成されるべき第1素子形成領域および第2導電型のトランジスタが形成されるべき第2素子形成領域をそれぞれ規定する。第1素子形成領域において、互いに距離を隔てられた、第1ビット線対の所定のビット線に電気的に接続される第1ソースドレイン領域が形成されることになる第1領域と、ストレージノードに電気的に接続される第2ソースドレイン領域が形成されることになる第2領域との間に挟まれた領域上に、第1アクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第3ソースドレイン領域が形成されることになる第3領域と、接地配線に電気的に接続される第4ソースドレイン領域が形成されることになる第4領域との間に挟まれた領域上に、第1ドライブゲート構造を形成する。互いに距離を隔てられた、第1ビット線対とは異なる第2ビット線対の所定のビット線に電気的に接続される第5ソースドレイン領域が形成されることになる第5領域と、ストレージノードに電気的に接続される第6ソースドレイン領域が形成されることになる第6領域との間に挟まれた領域上に、第2アクセスゲート構造を形成する。第1アクセスゲート構造における、第2領域の側に位置する第1側面、第2領域、第1ドライブゲート構造、第3領域、第4領域、第2アクセスゲート構造における、第6領域の側に位置する第1側面および第6領域を露出し、第1アクセスゲート構造における、第1領域の側に位置する第2側面、第1領域、第2アクセスゲート構造における、第5領域の側に位置する第2側面、第5領域および第2素子形成領域を覆う第1ハロ注入マスクを形成する。第1ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第2導電型の第1不純物を注入する。第1ドライブゲート構造における、第3領域の側に位置する第1側面、第3領域、第1アクセスゲート構造、第1領域、第2領域、第2アクセスゲート構造、第5領域、第6領域を露出し、第1ドライブゲート構造における、第4領域の側に位置する第2側面、第4領域および第2素子形成領域を覆う第2ハロ注入マスクを形成する。第2ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第2導電型の第2不純物を注入する。第1導電型の不純物を注入することにより、第1ソースドレイン領域、第2ソースドレイン領域、第3ソースドレイン領域、第4ソースドレイン領域、第5ソースドレイン領域および第6ソースドレイン領域を形成する。第2導電型の第1不純物を注入し、第2導電型の第2不純物を注入し、第1ソースドレイン領域~第6ソースドレイン領域を形成することにより、第1アクセスゲート構造の直下の領域では、第1ソースドレイン領域に隣接するように、第1不純物濃度を有する第2導電型の第1ハロ領域が形成されるとともに、第2ソースドレイン領域に隣接するように、第1不純物濃度よりも高い第2不純物濃度を有する第2導電型の第2ハロ領域が形成される。また、第1ドライブゲート構造の直下の領域では、第3ソースドレイン領域に隣接するように、第3不純物濃度を有する第2導電型の第3ハロ領域が形成されるとともに、第4ソースドレイン領域に隣接するように、第3不純物濃度よりも低く第1不純物濃度とは異なる第4不純物濃度を有する第2導電型の第4ハロ領域が形成さる。さらに、第2アクセスゲート構造の直下の領域では、第5ソースドレイン領域に隣接するように、第5不純物濃度を有する第2導電型の第5ハロ領域が形成されるとともに、第6ソースドレイン領域に隣接するように、第5不純物濃度よりも高い第6不純物濃度を有する第2導電型の第6ハロ領域が形成される請求項15。本発明のさらに他の実施の形態に係る半導体装置の製造方法は、スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面に素子分離絶縁膜を形成することにより、第1導電型のトランジスタが形成されるべき第1素子形成領域および第2導電型のトランジスタが形成されるべき第2素子形成領域をそれぞれ規定する。第1素子形成領域において、互いに距離を隔てられた、ビット線対の所定のビット線に電気的に接続される第1ソースドレイン領域が形成されることになる第1領域と、ストレージノードに電気的に接続される第2ソースドレイン領域が形成されることになる第2領域との間に挟まれた領域上に、第1方向に沿ってアクセスゲート構造を形成する。互いに距離を隔てられた、ストレージノードに電気的に接続される第3ソースドレイン領域が形成されることになる第3領域と、接地配線に電気的に接続される第4ソースドレイン領域が形成されることになる第4領域との間に挟まれた領域上に、第1方向と交差する第2方向に沿ってドライブゲート構造を形成する。アクセスゲート構造における、第2領域の側に位置する第1側面、第2領域、ドライブゲート構造における、第3領域の側に位置する第1側面および第3領域を露出する開口部を有し、アクセスゲート構造における、第1領域の側に位置する第2側面、第1領域、ドライブゲート構造における、第4領域の側に位置する第2側面、第4領域および第2素子形成領域を覆う第1ハロ注入マスクを形成する。第1ハロ注入マスクを介して、開口部に露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第1方向の一方と他方とから、および、第2方向の一方と他方とから、それぞれ第2導電型の第1不純物を注入する。アクセスゲート構造、第1領域、第2領域、ドライブゲート構造、第3領域および第4領域を露出し、第2素子形成領域を覆う第2ハロ注入マスクを形成する。第2ハロ注入マスクを介して、露出した半導体基板の領域に対し、主表面に垂直な方向から傾斜した角度をもって、第1方向の一方と他方とから、および、第2方向の一方と他方とから、それぞれ第2導電型の第2不純物を注入する。第1導電型の不純物を注入することにより、第1ソースドレイン領域、第2ソースドレイン領域、第3ソースドレイン領域および第4ソースドレイン領域を形成する。第2導電型の第1不純物を注入し、第2導電型の第2不純物を注入し、第1ソースドレイン領域~第4ソースドレイン領域を形成することにより、アクセスゲート構造の直下の領域では、第1ソースドレイン領域に隣接するように、第1不純物濃度を有する第2導電型の第1ハロ領域が形成されるとともに、第2ソースドレイン領域に隣接するように、第1不純物濃度よりも高い第2不純物濃度を有する第2導電型の第2ハロ領域が形成される。また、ドライブゲート構造の直下の領域では、第3ソースドレイン領域に隣接するように、第3不純物濃度を有する第2導電型の第3ハロ領域が形成されるとともに、第4ソースドレイン領域に隣接するように、第3不純物濃度よりも低い第4不純物濃度を有する第2導電型の第4ハロ領域が形成される請求項21。本発明の各実施の形態に係る半導体装置によれば、第1ハロ領域~第4ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。また、読み出しマージンと書き込みマージンの双方を向上させることができる。本発明の各実施の形態に係る半導体装置の製造方法によれば、第1ハロ領域~第4ハロ領域を含むハロ領域を形成するためのマスクを低減することができる。実施の形態1まず、メモリセルとしてSRAMを適用したSOCと称される半導体装置の一例について説明する。図1に示すように、半導体装置SCDでは、マイクロコントロールユニット、アナログデジタル変換器、デジタルアナログ変換器、バスコントローラなど、それぞれ特定の機能を実現する複数のロジック回路LC、そのロジック回路のいくつかに接続されてデータを一時記憶するSRAM部SR等が1つのチップに搭載されている。ロジック回路LCおよびSRAM部SRを取り囲むように、IO領域IOが形成されている。図2に示すように、SRAM部SRは、行列状に配置された複数のメモリセルを有したSRAMメモリセルアレイMA、XデコーダXD、YデコーダYD、センスアンプSA、ライトドライバWDおよび主制御回路MCを備えている。次に、SRAMメモリセルの等価回路について説明する。図3に示すように、SRAMメモリセルは、2つのインバータをクロスカップリングさせたフリップフロップと、2つのアクセストランジスタAT1,AT2とにより構成される。フリップフロップには、クロスカップリングさせた2つのストレージノードSN,/SNが設けられている。アクセストランジスタAT1,AT2は、ストレージノードSN,/SNとビット線BL,/BLとの間に接続されている。アクセストランジスタAT1,AT2のゲートは、ワード線WLに接続されている。フリップフロップでは、ストレージノードSN,/SNと接地配線VSSとの間にドライブトランジスタDT1,DT2が接続されている。また、ストレージノードSN,/SNと電源配線VDDとの間にロードトランジスタLT1,LT2が接続されている。ドライブトランジスタDT1のゲート、ロードトランジスタLT1のゲートおよびストレージノード/SNが互いに電気的に接続されている。また、ドライブトランジスタDT2のゲート、ロードトランジスタLT2のゲートおよびストレージノードSNが互いに電気的に接続されている。データの読み出しおよび書き込み前には、ビット線BL、/BLはともにHレベルにプリチャージされる。たとえば、ストレージノードSN、/SNにそれぞれHレベル、Lレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタDT2がビット線/BLにチャージされた電荷をアクセストランジスタAT2を介して引き抜き、ビット線/BLの電位を下げる。図示しないセンスアンプがビット線/BLの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがHレベルにチャージされたビット線BLおよびアクセストランジスタAT1を介してストレージノードN1にチャージされた電荷を引き抜く動作を行う。本半導体装置の複数のSRAMメモリセルのそれぞれにおいて、アクセストランジスタAT1,AT2では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されているソースドレイン領域に隣接するハロ領域AHSの不純物濃度が、ビット線BL,/BLに接続されているソースドレイン領域に隣接するハロ領域AHBの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT1,DT2では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されているソースドレイン領域に隣接するハロ領域DHSの不純物濃度が、接地配線VSSに接続されているソースドレイン領域に隣接するハロ領域DHEの不純物濃度よりも高く設定されている。さらに、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とは、こと名不純物濃度に設定され、ここでは、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも低く設定されている。次に、SRAMメモリセルの構造について説明する。図4は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。各SRAMメモリセルのトランジスタおよびコンタクトは、その隣接するメモリセルと鏡面対称に配置される。代表的にSRAMメモリセルMA1は、アクセストランジスタAT1,AT2、ドライブトランジスタDT1,DT2およびロードトランジスタLT1,LT2を有する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。素子形成領域FRNには、nチャネル型のMISトランジスタとして、アクセストランジスタAT1,AT2とドライブトランジスタDT1,DT2が形成されている。素子形成領域FRPはPMIS領域RPに形成されている。素子形成領域FRPには、pチャネル型のMISトランジスタとして、ロードトランジスタLT1,LT1が形成されている。アクセストランジスタAT1,AT2のアクセスゲート電極AG1,AG2と、ドライブトランジスタDT1,DT2のドライブゲート電極DG1,DG2は、素子形成領域FRNを横切るように形成されている。ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、素子形成領域FRPを横切るように形成されている。また、アクセスゲート電極AG1,AG2、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2は、いずれも一方向に延在するように形成されている。図5は、図4において互いに隣接するSRAMメモリセルMA1、MA2のドライブトランジスタDT1、アクセストランジスタAT1を通る断面線V-Vに沿った断面図である。図5に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLCされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。各ソースドレイン領域SDには、その表面から所定の深さにわたりエクステンション領域ERが形成され、さらに、金属シリサイド膜SCLが形成されている。アクセスゲート電極AG1およびドライブゲート電極DG1等を覆うように、シリコン窒化膜等のストレスライナー膜SLが形成されている。そのストレスライナー膜SLを覆うように、シリコン酸化膜たとえばTEOSTetraEthylOrthoSilicate膜等の層間絶縁膜IL1が形成されている。層間絶縁膜IL1およびストレスライナー膜SLを貫通して金属シリサイド膜SCLソースドレイン領域SDに電気的に接続されるプラグPGが形成されている。プラグPGは、TiN膜等のバリア金属膜BA1とタングステン膜TL1を含んでいる。ソースドレイン領域SDEに位置する金属シリサイド膜SCLに電気的に接続されるプラグPGは、コンタクトVSSCを構成する。また、ソースドレイン領域SDSに位置する金属シリサイド膜SCLに電気的に接続されるプラグPGは、コンタクトSNCまたはストレージノードを構成する。そして、ソースドレイン領域SDBに位置する金属シリサイド膜SCLに電気的に接続されるプラグPGは、コンタクトBLCを構成する。プラグPGを覆うように、層間絶縁膜IL1上にシリコン窒化膜等のエッチングストッパ膜ESが形成されている。そのエッチングストッパ膜ES上にシリコン酸化膜等の層間絶縁膜IL2が形成されている。層間絶縁膜IL2およびエッチングストッパ膜ESを貫通してプラグPGに電気的に接続される銅配線CW1が形成されている。銅配線CW1はTaN膜等のバリア金属膜BA2と銅膜CL1とを含み、第1金属配線を構成する。図5では図示されていないが、第1金属配線より上層にさらに多層の金属配線が形成される。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図6は、トランジスタと第1金属配線との接続構造を示す平面図である。図7は、第1金属配線と第2金属配線との接続構造を示す平面図である。図8は、第2金属配線と第3金属配線との接続構造を示す平面図である。図6~図8は、1つのメモリセルに対する多層配線構造を示すものであるが、その隣接するSRAMメモリセル上の多層配線構造は、図6~図8と鏡面対称に配線パターンが形成されるので、SRAMメモリセルMA1について主に説明する。アクセストランジスタAT1の1対のソースドレイン領域SDの一方ソースドレイン領域SDBは、コンタクトBLCプラグPG、第1金属配線BLM1銅配線CW1およびヴィアBLV1を介して、ビット線BLとしての第2金属配線BLM2に電気的に接続されている。アクセストランジスタAT1の1対のソースドレイン領域SDの他方ソースドレイン領域SDSは、コンタクトSNCプラグPG、第1金属配線SNM1銅配線CW1およびコンタクトLGCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方と、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1の1対のソースドレイン領域の他方ソースドレイン領域SDSは、ドライブトランジスタDT1の1対のソースドレイン領域の一方ソースドレイン領域SDSに電気的に接続されている。アクセストランジスタAT1のアクセスゲート電極AG1は、コンタクトWLCプラグPG、第1金属配線WLM1銅配線CW1、ヴィアBLV1、第2金属配線WLM2およびヴィアWLV2を介して、ワード線WLとしての第3金属配線WLM3に電気的に接続されている。ドライブトランジスタDT1の1対のソースドレイン領域の他方ソースドレイン領域SDEは、コンタクトVSSCプラグPG、第1金属配線VSSM1銅配線CW1、ヴィアVSSV1、第2金属配線VSSM2およびヴィアVSSV2を介して、接地電位が与えられる接地配線VSSとしての第3金属配線VSSM3に電気的に接続されている。ロードトランジスタLT1の1対のソースドレイン領域の他方は、コンタクトVDDC、第1金属配線VDDM1銅配線CW1およびヴィアVDDV1を介して、電源配線VDDとしての第2金属配線VDDM2に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域の一方は、コンタクト/BLCプラグPG、第1金属配線/BLM1銅配線CW1およびヴィア/BLV1を介して、ビット線/BLとしての第2金属配線/BLM2に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域の他方は、コンタクト/SCNプラグPG、第1金属配線/SNM1およびコンタクト/LGCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方と、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT2の1対のソースドレイン領域の他方は、ドライブトランジスタDT2の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2のアクセスゲート電極AG2は、コンタクトWLC、第1金属配線WLM1銅配線CW1、ヴィアWLV1、第2金属配線WLM2およびヴィアWLV2を介して、ワード線WLとしての第3金属配線WLM3に電気的に接続されている。ドライブトランジスタDT2の1対のソースドレイン領域の他方は、コンタクトVSSCプラグPG、第1配線VSSM1銅配線CW1、ヴィアVSSV1、第2金属配線VSSM2およびヴィアVSSV2を介して、接地電位が与えられる接地配線VSSとしての第3金属配線VSSM3に電気的に接続されている。ロードトランジスタLT2の1対のソースドレイン領域の他方は、コンタクトVDDC、第1金属配線VDDM1銅配線CW1およびヴィアVDDV1を介して、電源電位が与えられる電源配線Vddとしての第2金属配線VDDM2に電気的に接続されている。こうして、SRAMメモリセルMA1では、コンタクトWLCにはワード線WLが接続される。コンタクトVSSCには接地配線VSSが接続される。コンタクトVDDCには電源配線VDDが接続される。コンタクトBLCにはビット線BLが接続され、コンタクト/BLCにはビット線/BLが接続される。また、コンタクトSNCがストレージノードSNを構成し、コンタクト/SNCがストレージノード/SNを構成する。また、SRAMメモリセルMA1に隣接するSRAMメモリセルMA2では、コンタクトSNCはSRAMメモリセルMA2のストレージノードSNを構成する。コンタクトVSSCには接地配線VSSが接続される。ビット線BLに接続されるコンタクトBLCはSRAMメモリセルMA1とSRAMメモリセルMA2とで共有される。次に、アクセストランジスタの構造について詳しく説明する。なお、断面構造として、図4に示す断面線V-Vに対応する断面線に沿った断面構造を示す。図9に示すように、素子形成領域FRN図4参照を横切るように形成されたアクセストランジスタAT1AT2のアクセスゲート電極AG1は、SiON等の界面層InterLayerSF上に、それぞれLaを含有したHfO2、HfSiONなど所定の誘電率を有するHigh-k膜HK、TiNなど所定の仕事関数を有する金属膜MLおよびポリシリコン膜PSを積層させる態様で形成され、ポリシリコン膜PSの表面にはさらにニッケルシリサイド等の金属シリサイド膜SCLが形成されている。アクセスゲート電極AG1AG2の両側面上には、たとえばシリコン窒化膜等のオフセットスペーサOSが形成されている。そのオフセットスペーサOSの上には、シリコン酸化膜SOとシリコン窒化膜SNIからなるサイドウォールスペーサSWが形成されている。アクセスゲート電極AG1AG2を挟んで、アクセスゲート電極AG1AG1が延在する方向と直交ゲート長方向する一方の素子形成領域の部分には、ハロ領域AHS、エクステンション領域ER、ソースドレイン領域SDおよび金属シリサイド膜SCLが形成されている。一方、アクセスゲート電極AG1AG1が延在する方向と直交する他方の素子形成領域の部分には、ハロ領域AHB、エクステンション領域ER、ソースドレイン領域SDおよび金属シリサイド膜SCLが形成されている。図9に示すように、ハロ領域AHS,AHBは、一対のソースドレイン領域SDの互いに対向する部分にそれぞれ隣接した領域にあり、サイドウォールスペーサSWの直下の領域からアクセスゲート電極AG1AG2の直下の領域に達するように形成されている。ハロ領域HRの不純物濃度は1×1018/cm3~1×1019/cm3のオーダであるが、本半導体装置では、ハロ領域AHSの不純物濃度は、ハロ領域AHBの不純物濃度よりも高く設定されている。図10に、ハロ領域の不純物濃度プロファイルを示す。横軸は、アクセスゲート電極AG1AG2の側面下端部の半導体基板の表面の部分からの深さ矢印F1,F2を示し、縦軸はP型不純物の不純物濃度を示す。ハロ領域AHS,AHBでは、アクセスゲート電極AG1AG2の側面下端部の半導体基板の表面の部分において、ハロ領域AHSの不純物濃度は、ハロ領域AHBの不純物濃度よりも高い。また、それぞれ表面から所定の深さf1、f2において不純物濃度のピーク極大値が最初に現れる。ハロ領域AHSの不純物濃度のピークは、ハロ領域AHBの不純物濃度のピークよりも高く、ハロ領域AHSでは約6×1018/cm3であり、ハロ領域AHBでは約5×1018/cm3である。なお、SRAMメモリセルのエクステンション領域ER図5、図9参照の不純物濃度は5×1020/cm3~1×1021/cm3であり、ソースドレイン領域SD図5、図9参照の不純物濃度は約5×1021/cm3である。上述したように、本半導体装置では、ハロ領域として、アクセスゲート電極AG1,AG2の直下の領域に形成されるハロ領域AHS,AHBの他に、ドライブゲート電極DG1の直下の領域に形成されるハロ領域DHS,DHEがある図5参照。ハロ領域DHS,DHEでは、ハロ領域DHSの不純物濃度が、ハロ領域DHEの不純物濃度よりも高く設定されている。また、ハロ領域DHSの不純物濃度は、ハロ領域AHBの不純物濃度よりも高く設定され、ハロ領域DHEの不純物濃度は、ハロ領域AHBの不純物濃度よりも低く設定されている。後述するように、本半導体装置では、ハロ領域AHS,AHB,DHS,DHEのそれぞれの不純物濃度が当該高低関係を有することで、読み出しマージンおよび書き込みマージンの双方を上げることができる。次に、上述した半導体装置の製造方法について説明する。半導体装置には、SRAM回路の他にロジック回路等も含まれるが、ここでは、SRAMメモリセルのアクセストランジスタおよびドライブトランジスタを形成する方法を中心に説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図4参照。次に、図11に示すように、素子形成領域FRNにpウェルPWが形成される。次に、半導体基板SUBの表面上に、界面層SFを介在させて、所定の誘電率を有するHigh-k膜HK、所定の仕事関数を有する金属膜MLおよびポリシリコン膜PSを積層させる態様で、アクセスゲート電極AG1となるゲート構造Gと、ドライブゲート電極DG1となるゲート構造Gが形成される。次に、ゲート構造Gを覆うように半導体基板SUB上に、たとえばシリコン窒化膜図示せずが形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Gの両側面にオフセットスペーサOSが形成される。次に、図12および図13に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、SRAMメモリセル領域MA1図4参照では、アクセスゲート電極AG1AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うように形成される。また、レジストマスクRMH1は、SRAMメモリセルMA2図4参照では、アクセスゲート電極AG1AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、ドライブゲート電極DG1DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。すなわち、レジストマスクRMH1の個々の開口部は、互いに隣接する2つのSRAMメモリセルMA1,MA2等を跨いで形成され、一方のSRAMメモリセルMA1のアクセスゲート電極となるゲート構造Gにおける、領域Sの側に位置する側面から、他方のSRAMメモリセルMA2のアクセスゲート電極となるゲート構造Gにおける、領域Sの側に位置する側面までの領域を連続的に露出する。一方、レジストマスクRMH1は、SRAMメモリセルMA1のアクセスゲート電極となるゲート構造Gにおける、領域Bの側に位置する側面から、SRAMメモリセルMA2のアクセスゲート電極となるゲート構造における、領域Bの側に位置する側面までの領域を覆うとともに、PMIS領域RPを覆うように形成される。次に、図14に示すように、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR1が形成される。次に、図15に示すように、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR2が形成されるハロ注入A。なお、図14に示す工程の注入と図15に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。次に、図16に示すように、レジストマスクRMH1が除去される。このとき、素子形成領域FRNにおける領域Bには、不純物領域は形成されていない。次に、図17に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、一つのSRAMメモリセル領域では、ドライブゲート電極DG1DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、アクセスゲート電極AG1AG2となるゲート構造Gと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、図18に示すように、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出した領域pウェルPWの領域にp型不純物領域PIR3が形成される。次に、図19に示すように、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR4が形成されるハロ注入B。なお、図18に示す工程の注入と図19に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入A図14および図15とハロ注入B図18および図19とにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。こうして、図20に示すように、領域Bでは、p型不純物領域PIR3,PIR4が形成され、領域Eでは、p型不純物領域PIR1,PIR2が形成され、領域Sでは、p型不純物領域PIR1,PIR2,PIR3,PIR4が形成される。p型不純物領域PIR1,PIR2,PIR3,PIR4の一部がハロ領域となる。次に、図21に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、図22に示すように、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面にほぼ垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ERが形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、図23に示すように、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスクRME2が形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域PIR1,PIR2,PIR3,PIR4を形成する工程と同様にして、レジストマスクRME2を注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、レジストマスクRME2が除去される。次に、ゲート構造Gアクセスゲート電極AG1、AG2、ドライブゲート電極DG1、DG2等を覆うように、たとえばシリコン酸化膜とシリコン窒化膜図示せずが順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、図24に示すように、ゲート構造Gの両側面上に、シリコン酸化膜SOとシリコン窒化膜SNIからなるサイドウォールスペーサSWが形成される。次に、図25に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRMSD1が形成される。次に、図26に示すように、レジストマスクRMSD1図25およびサイドウォールスペーサSW等を注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりソースドレイン領域SDが形成される。その後、レジストマスクRMSD1が除去される。次に、図27に示すように、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスクRMSD2が形成される。次に、レジストマスクRMSD2およびサイドウォールスペーサSW等を注入マスクとして、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出した素子形成領域FRPの表面から所定の深さにわたりソースドレイン領域図示せずが形成される。その後、レジストマスクRMSD2が除去される。次に、図28に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースドレイン領域SD、エクステンション領域ERおよびハロ領域HRを活性化させる。このとき、不純物が熱拡散することで、ソースドレイン領域SD、エクステンション領域ERおよびハロ領域HRは、横方向と縦深さ方向に広がることになる。次に、図29に示すように、サリサイドプロセスにより、露出しているソースドレイン領域SDおよびアクセスゲート電極AG1およびドライブゲート電極DG1等のポリシリコン膜の表面に、たとえばニッケルシリサイド等の金属シリサイド膜SCLが形成される。次に、図30に示すように、アクセスゲート電極AG1およびドライブゲート電極DG1等を覆うように、たとえば、シリコン窒化膜等のストレスライナー膜SLが形成される。そのストレスライナー膜SLを覆うように、シリコン酸化膜たとえばTEOS膜等の層間絶縁膜IL1が形成される。次に、層間絶縁膜IL1に異方性エッチングを施すことにより、金属シリサイド膜SCLを露出するコンタクトホールCH図31参照が形成される。次に、コンタクトホールCHの内壁を覆うように、チタンナイトライドTiN等のバリア金属膜BA1図31参照が形成され、さらに、そのバリア金属膜BA1の上にコンタクトホールCH内を充填するようにタングステン膜TL1図31参照が形成される。次に、化学的機械研磨処理CMP:ChemicalMechanicalPolishingを施すことにより、層間絶縁膜IL1の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図31に示すように、コンタクトホールCH内に、バリア金属膜BA1とタングステン膜TL1を含むプラグPGが形成される。次に、図5に示すように、プラグPGを覆うように、シリコン窒化膜等のエッチングストッパ膜ESが形成される。そのエッチングストッパ膜ES上に、シリコン酸化膜等の層間絶縁膜IL2が形成される。次に、プラグPGの表面を露出する溝が形成される。次に、溝の内壁を覆うように、たとえばタンタルナイトライドTaN等のバリア金属膜BA2が形成され、さらに、そのバリア金属膜BA2の上に溝内を充填するように銅膜CL1が形成される。次に、化学的機械研磨処理を施すことにより、層間絶縁膜IL2の上面上に位置するバリア金属膜および銅膜の部分が除去されて、溝内に、バリア金属膜BA2と銅膜CL1を含む銅配線CW1が形成される。銅配線CW1は、第1金属配線に対応する。この後、銅配線CW1を覆うように層間絶縁膜図示せずが形成される。その層間絶縁膜に、プラグPGを形成する方法と同様の方法によって、ヴィアVSSV1,WLV1,BLV1,VDDV1,/BLV1図7参照が形成される。次に、ヴィアVSSV1,WLV1,BLV1,VDDV1,/BLV1を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、銅配線CW1を形成する方法と同様の方法によって、第2金属配線VSSM2,WLM2,BLM2,VDDM2,/BLM2図7参照が形成される。次に、第2金属配線VSSM2,WLM2,BLM2,VDDM2,/BLM2を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、プラグPGを形成する方法と同様の方法によって、ヴィアVSSV2,WLV2図8参照が形成される。次に、ヴィアVSSV2,WLV2を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、銅配線CW1を形成する方法と同様の方法によって、第3金属配線VSSM3,WLM3図8参照が形成される。こうして、SRAMメモリセルの主要部分が形成される。一般的に、SRAMメモリセルの読出しマージンを確保するためにはβ比を高くすることが望ましく、書込みマージンを確保するためにはγ比を高くすることが望ましいことが知られている。図32に示すように、読み出し動作においては、電流は、ビット線BL/BLからアクセストランジスタAT1AT2およびドライブトランジスタDT1DT2を経て接地配線へ流れる。一方、書き込み動作においては、電流は、電源配線からロードトランジスタLT1LT2およびアクセストランジスタAT1AT2を経てビット線BL/BLへ流れる。ここで、β比は、アクセストランジスタAT1AT2に対するドライブトランジスタDT1DT2の電流比ただし、アクセストランジスタとドライブトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一で表される。γ比は、ロードトランジスタLT1LT2に対するアクセストランジスタAT1AT2の電流比アクセストランジスタとロードトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一で表される。読出しマージンおよび書込みマージンの双方を確保する手段として、電流の流れる向きにより電流特性が異なるという非対称な性質をもつトランジスタをアクセストランジスタとドライブトランジスタに用いることが有効である。図33に示すように、本半導体装置では、1対のハロ領域AHS,AHBをもつアクセストランジスタAT1、AT2において、ハロ領域AHSの不純物濃度がハロ領域AHBの不純物濃度よりも高く設定されている。また、1対のハロ領域DHS,DHEをもつドライブトランジスタDT1,DT2において、ハロ領域DHSの不純物濃度がハロ領域DHEの不純物濃度よりも高く設定されている。さらに、本半導体装置では、ドライブトランジスタDT1,DT2のハロ領域DHEの不純物濃度は、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも低く設定されている。図34に示すように、アクセストランジスタAT1,AT2ドライブトランジスタDT1,DT2において、相対的に不純物濃度が高いハロ領域AHSDHSが形成された側に位置するソースドレイン領域から相対的に不純物濃度が低いハロ領域AHBDHEが形成された側に位置するソースドレイン領域に向かって流れる電流を電流IFとし、その逆方向に向かって流れる電流を電流IRとする。同一のソース対ドレイン電圧における、電流IF,IRとソース対ゲート電圧Vgsとの関係を図35に示す。図35に示すように、ハロ領域AHSDHS側のソースドレイン領域からハロ領域AHBDHE側のソースドレイン領域に電流が流れる際のトランジスタのしきい値電圧は、その逆のハロ領域AHBDHE側のソースドレイン領域からハロ領域AHSDHS側のソースドレイン領域に電流が流れる際のトランジスタのしきい値電圧よりも低くなる。図32および図33に示すように、上述した半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライブトランジスタDT1DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。このため、図36に示すように、読出し動作においては、ビット線側からストレージノード側へ向かってアクセストランジスタに流れる電流電流IRAを抑えやすくすることができ、ストレージノード側から接地配線側へ向かってドライブトランジスタに流れる電流電流IFDを増加させやすくすることができる。これにより、β比IFD/IRAを高くすることができて、読み出しマージンを上げることができる。また、書き込み動作においては、ストレージノード側からビット線側へ向かってアクセストランジスタに流れる電流電流IFA増加させやすくすることができる。これにより、γ比IFA/ロードトランジスタを流れる電流を高くすることができて、書き込みマージンを上げることができる。こうして、上述した半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。なお、本半導体装置では、ドライブトランジスタDT1,DT2のハロ領域DHEの不純物濃度は、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも低く設定されている場合について説明したが、ドライブトランジスタDT1,DT2のハロ領域DHEの不純物濃度が、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも高く設定されている場合には、読み出し動作時における、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。加えて本半導体装置では、このようなアクセストランジスタAT1,AT2およびドライブトランジスタDT1,DT2を含む各トランジスタのハロ領域を形成するための注入マスクとなるレジストマスクを削減することができる。このことについて比較例を交えて説明する。比較例に係る半導体装置では、まず、図37に示すように、半導体基板101の主表面に素子分離絶縁膜102を形成することによって、互いに電気的に分離された素子形成領域103a,103bが規定される。次に、素子形成領域103aを横切るように、アクセストランジスタALのアクセスゲート電極ALG、アクセストランジスタARのアクセスゲート電極ARG、ドライブトランジスタNLのドライブゲート電極NLGおよびドライブトランジスタNRのドライブゲート電極NRGが、それぞれ所定の位置に形成される。また、素子形成領域103bを横切るように、ロードトランジスタPLのロードゲート電極PLGおよびロードトランジスタPRのロードゲート電極PRGが、それぞれ所定の位置に形成される。なお、図37では、2つ分のSRAMメモリセル点線枠152a、152bが示されている。次に、ハロ領域等を形成する工程について説明する。図38に示すように、まず、アクセストランジスタAL,ARのハロ領域を形成するためのレジストマスク131が形成される。レジストマスク131は、点線枠152a内のSRAMメモリセルのアクセストランジスタARが形成される領域RARと、点線枠152b内のSRAMメモリセルのアクセストランジスタALが形成される領域RALを露出し、他の領域を覆うように形成される。次に、レジストマスク131を注入マスクとして、p型の不純物を斜めイオン注入によって露出した素子形成領域103aに注入することによりハロ領域が形成される。このとき、領域RALでは、アクセストランジスタALに対してドライブトランジスタNL側に位置する素子形成領域103aの部分に、より多くのp型の不純物が注入される。また、領域RARでは、アクセストランジスタARに対してドライブトランジスタNR側に位置する素子形成領域103aの部分に、より多くのp型の不純物が注入される。こうして、アクセストランジスタAL,ARでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク131が除去される。次に、図39に示すように、他のアクセストランジスタAL,ARのハロ領域を形成するためのレジストマスク132が形成される。レジストマスク132は、点線枠152a内のSRAMメモリセルのアクセストランジスタALが形成される領域RALと、点線枠152b内のSRAMメモリセルのアクセストランジスタARが形成される領域RARを露出し、他の領域を覆うように形成される。次に、レジストマスク132を注入マスクとして、p型の不純物を斜めイオン注入によって露出した素子形成領域103aに注入することによりハロ領域が形成される。このとき、領域RALでは、アクセストランジスタALに対してドライブトランジスタNL側に位置する素子形成領域103aの部分に、より多くのp型の不純物が注入される。また、領域RARでは、アクセストランジスタARに対してドライブトランジスタNR側に位置する素子形成領域103aの部分に、より多くのp型の不純物が注入される。こうして、アクセストランジスタAL,ARでは、不純物濃度が非対称のハロ領域が形成される。その後、レジストマスク132が除去される。次に、図40に示すように、ロードトランジスタPL,PRのハロ領域とエクステンション領域を形成するためのレジストマスク133が形成される。レジストマスク133は、点線枠152a内のSRAMメモリセルのロードトランジスタPL,PRが形成される領域と、点線枠152b内のSRAMメモリセルのロードトランジスタPL,PRが形成される領域を露出し、アクセストランジスタAL,ARおよびドライブトランジスタNL,NRが形成される領域を覆うように形成される。次に、レジストマスク133を注入マスクとして、n型の不純物を斜めイオン注入によって露出した素子形成領域103bに注入することによりハロ領域が形成される。また、レジストマスク133を注入マスクとして、p型の不純物を露出した素子形成領域103bに注入することによりエクステンション領域が形成される。その後、レジストマスク133が除去される。次に、図41に示すように、ドライブトランジスタNL,NRのハロ領域を形成するためのレジストマスク134が形成される。レジストマスク134は、点線枠152a内のSRAMメモリセルのロードトランジスタNL,NRが形成される領域RNL,RNRと、点線枠152b内のSRAMメモリセルのロードトランジスタNL,NRが形成される領域RNL,RNRとを露出し、他の領域を覆うように形成される。次に、レジストマスク134を注入マスクとして、p型の不純物を斜めイオン注入によって露出した素子形成領域103aに注入することによりハロ領域が形成される。その後、レジストマスク134が除去される。こうして、比較例に係る半導体装置では、非対称のハロ領域を備えたSRAMメモリセルが形成されることになる。このSRAMメモリセルにおいて、非対称のハロ領域を含むハロ領域を形成するための注入マスクとして、レジストマスク131、レジストマスク132、レジストマスク133およびレジストマスク134の少なくとも4つのレジストマスクが必要とされる。比較例に係る半導体装置に対して、上述した半導体装置では、アクセストランジスタAT1,AT2の非対称のハロ領域とドライブトランジスタDT1,DT2のハロ領域は、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスクRME2注入マスクDにより形成される。すなわち、SRAMメモリセルを構成する各トランジスタのハロ領域を形成するために、比較例に係る半導体装置では少なくとも4つの注入マスクレジストマスクが必要とされるのに対して、上述した半導体装置では3つの注入マスクレジストマスクによって各トランジスタのハロ領域を形成することができることになる。これにより、レジストマスクをパターニングするための写真製版マスクを少なくとも1枚削減することができ、その結果、生産コストの低減に寄与することができる。なお、上述した半導体装置のアクセストランジスタとドライブトランジスタでは、注入マスクAおよび注入マスクBを用いてそれぞれハロ注入Aとハロ注入Bを行った後に、注入マスクCを用いてエクステンション注入を行う場合を例に挙げて説明したが、エクステンション注入を行った後に、ハロ注入を行うようにしてもよい。この場合には、まず、注入マスクCを用いてエクステンション注入を行った後、注入マスクAを用いてハロ注入Aを行い、注入マスクBを用いてハロ注入Bを行うようにしてもよい。また、注入マスクA,Bとして形成されるレジストマスクRMH1,RMH2では、開口部抜きのパターンとして、隣接するアクセスドライブゲート電極間の間隔に比べて十分に大きい開口部が形成される。これにより、ボロンp型の不純物を斜めに注入しても、レジストマスクによってボロンが遮蔽されることなく、ボロンを注入すべき領域に確実に注入することができる。実施の形態2第1例前述した半導体装置では、SRAMメモリセルの書き込みと読み出しを行うために、1対のアクセストランジスタAT1,AT2を備えた場合について説明した。ここでは、書き込みおよび読み出しポートとして、さらに、1対のアクセストランジスタを備えた、デュアルポートのSRAMメモリセルを備えた半導体装置の第1例について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図42に示すように、デュアルポートのSRAMメモリセルでは、ワード線として、ワード線WLAとワード線WLBとが設けられている。また、ビット線対として、ビット線対BLA,/BLAとビット線対BLB,/BLBとが設けられている。1対のアクセストランジスタAT1,AT2は、ストレージノードSN,/SNとビット線BLA,/BLAとの間に接続されている。アクセストランジスタAT1,AT2のゲートは、ワード線WLAに接続されている。1対のアクセストランジスタAT3,AT4は、ストレージノードSN,/SNとビット線BLB,/BLBとの間に接続されている。アクセストランジスタAT3,AT4のゲートは、ワード線WLBに接続されている。アクセストランジスタAT1,AT2では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されているソースドレイン領域に隣接するハロ領域AHSの不純物濃度が、ビット線BLA,/BLAに接続されているソースドレイン領域に隣接するハロ領域AHBの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT1,DT2では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されているソースドレイン領域に隣接するハロ領域DHSの不純物濃度が、接地配線VSSに接続されているソースドレイン領域に隣接するハロ領域DHEの不純物濃度よりも高く設定されている。アクセストランジスタAT3,AT4では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されているソースドレイン領域に隣接するハロ領域AHSの不純物濃度が、ビット線BLB,/BLBに接続されているソースドレイン領域に隣接するハロ領域AHBの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図3に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図43は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT3,AT2,AT4と、ドライブトランジスタDT1,DT2とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、アクセストランジスタAT2が形成されている素子形成領域FRNと、ドライブトランジスタDT1が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。また、アクセストランジスタAT3が形成されている素子形成領域FRNと、アクセストランジスタAT4が形成されている素子形成領域FRNと、ドライブトランジスタDT2が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。アクセストランジスタAT1,AT2のアクセスゲート電極AG1,AG2は、共通の電極として、素子形成領域FRNを横切るように形成されている。また、アクセストランジスタAT3,AT4のアクセスゲート電極AG3,AG4は、共通の電極として、素子形成領域FRNを横切るように形成されている。ドライブトランジスタDT1,DT2のドライブゲート電極DG1,DG2は、素子形成領域FRNを横切るように形成されている。さらに、ドライブゲート電極DG1,DG2が形成される素子形成領域FNRは、ドライブゲート電極DG1,DG2のゲート幅は、たとえば、アクセストランジスタAT1,AT2AT3,AT4のゲート幅よりも長くなるように形成されている。一方、ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、素子形成領域FRPを横切るように形成されている。また、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2は、いずれも一方向に延在するように形成されている。図44は、図43において、SRAMメモリセルのドライブトランジスタDT1とアクセストランジスタAT1を通る断面線XLIV-XLIVに沿った断面図である。図44に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLACされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、図5実施の形態1に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。図44では図示されていないが、第1金属配線より上層にさらに多層の金属配線が形成されている。次に、その各トランジスタを電気的に接続する多層配線構造について説明する。図45は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図46は、第1金属配線と第2金属配線との接続構造を示す平面図である。図47は、第2金属配線と第3金属配線との接続構造を示す平面図である。アクセストランジスタAT1AT2の1対のソースドレイン領域の一方は、コンタクトBLAC/BLAC、第1金属配線BLAM1/BLAM1およびヴィアBLAV1/BLAV1を介して、ビット線BLA/BLAとしての第2金属配線BLAM2/BLAM2に電気的に接続されている。アクセストランジスタAT1AT2のゲート電極AG1AG2は、コンタクトWLAC、第1金属配線WLAM1、ヴィアWLAV1、第2金属配線WLAM2およびヴィアWLAV2を介して、ワード線WLAとしての第3金属配線WLAM3に電気的に接続されている。アクセストランジスタAT3AT4の1対のソースドレイン領域の一方は、コンタクトBLBC/BLBC、第1金属配線BLBM1/BLBM1およびヴィアBLBV1/BLBV1を介して、ビット線BLB/BLBとしての第2金属配線BLBM2/BLBM2に電気的に接続されている。アクセストランジスタAT3AT4のゲート電極AG3AG4は、コンタクトWLBC、第1金属配線WLBM1、ヴィアWLBV1、第2金属配線WLBM2およびヴィアWLBV2を介して、ワード線WLBとしての第3金属配線WLBM3に電気的に接続されている。アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNGCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに、それぞれ電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNGCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNCを介して、ドライブトランジスタDT1の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNCを介して、ドライブトランジスタDT2の1対のソースドレイン領域の一方に電気的に接続されている。さらに、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNLCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNLCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方に電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図43参照。次に、前述した図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図48参照。次に、ゲート構造Gの両側面にオフセットスペーサ図示せずが形成される。次に、図48に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図49に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、アクセスゲート電極AG1,AG2AG3,AG4となるゲート構造Gと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図50に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図44参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、前述した図28~図31に示す工程と同様の工程を経て、図44に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に、図46および図47に示される多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置では、アクセストランジスタAT1,AT2、AT3,AT3のそれぞれに、ハロ領域AHS,AHBが形成されている。アクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA/BLA側に形成されている。アクセストランジスタAT3AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLB/BLB側に形成されている。また、ドライブトランジスタDT1,DT2のそれぞれに、ハロ領域DHS,DHBが形成されている。不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。さらに、ドライブトランジスタDT1,DT2のゲート幅は、アクセストランジスタAT1,AT2AT3,AT4のゲート幅よりも長くなるように設定されている。このため、実施の形態1において説明したように、読出し動作においては、ビット線BLA/BLA,BLB/BLB側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1DT2に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BLA/BLA,BLB/BLB側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流電流IFA増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第1例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。一方、実施の形態1において説明したように、ドライブトランジスタDT1,DT2におけるハロ領域DHEの不純物濃度を、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。さらに、上述した半導体装置では、アクセストランジスタAT1,AT2,AT3,AT4のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。第2例ここでは、デュアルポートのSRAMメモリセルを備えた半導体装置の第2例について説明する。まず、SRAMメモリセルの等価回路図は、第1例に係る半導体装置におけるSRAMメモリセルの等価回路図42参照と同じなので、その説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図51は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT3,AT2,AT4と、ドライブトランジスタDT1,DT2とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、アクセストランジスタAT3が形成されている素子形成領域FRNと、ドライブトランジスタDT1が形成されている素子形成領域FRNとは互いに繋がっている。また、アクセストランジスタAT2が形成されている素子形成領域FRNと、アクセストランジスタAT4が形成されている素子形成領域FRNと、ドライブトランジスタDT2が形成されている素子形成領域FRNとは互いに繋がっている。さらに、ドライブゲート電極DG1,DG2が形成される素子形成領域FNRは、ドライブゲート電極DG1,DG2のゲート幅は、たとえば、アクセストランジスタAT1,AT2AT3,AT4のゲート幅よりも長くなるように形成されている。一方、ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、素子形成領域FRPを横切るように形成されている。また、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2は、いずれも一方向に延在するように形成されている。図52は、図51において、SRAMメモリセルのドライブトランジスタDT1とアクセストランジスタAT1を通る断面線LII-LIIに沿った断面図である。図52に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLACされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、第1例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図53は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図54は、第1金属配線と第2金属配線との接続構造を示す平面図である。図55は、第2金属配線と第3金属配線との接続構造を示す平面図である。アクセストランジスタAT1AT2の1対のソースドレイン領域の一方は、コンタクトBLAC/BLAC、第1金属配線BLAM1/BLAM1およびヴィアBLAV1/BLAV1を介して、ビット線BLA/BLAとしての第2金属配線BLAM2/BLAM2に電気的に接続されている。アクセストランジスタAT1AT2のゲート電極AG1AG2は、コンタクトWLAC、第1金属配線WLAM1、ヴィアWLAV1、第2金属配線WLAM2およびヴィアWLAV2を介して、ワード線WLAとしての第3金属配線WLAM3に電気的に接続されている。アクセストランジスタAT3AT4の1対のソースドレイン領域の一方は、コンタクトBLBC/BLBC、第1金属配線BLBM1/BLBM1およびヴィアBLBV1/BLBV1を介して、ビット線BLB/BLBとしての第2金属配線BLBM2/BLBM2に電気的に接続されている。アクセストランジスタAT3AT4のゲート電極AG3AG4は、コンタクトWLBC、第1金属配線WLBM1、ヴィアWLBV1、第2金属配線WLBM2およびヴィアWLBV2を介して、ワード線WLBとしての第3金属配線WLBM3に電気的に接続されている。アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNLCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに、それぞれ電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNLCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、ドライブトランジスタDT1の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、ドライブトランジスタDT2の1対のソースドレイン領域の一方に電気的に接続されている。さらに、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNLCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNLCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方に電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図52参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図56参照。次に、ゲート構造Gの両側面にオフセットスペーサ図示せずが形成される。次に、図56に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図57に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、アクセスゲート電極AG1,AG3AG2,AG4となるゲート構造Gと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、PMIS領域RPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図58に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図52参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図52に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に、図54および図55に示される多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA/BLA側に形成されている。アクセストランジスタAT3AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLB/BLB側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。さらに、ドライブトランジスタDT1,DT2のゲート幅は、アクセストランジスタAT1,AT2AT3,AT4のゲート幅よりも長くなるように設定されている。このため、実施の形態1において説明したように、読出し動作においては、ビット線BLA/BLA,BLB/BLB側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1DT2に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BLA/BLA,BLB/BLB側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流電流IFA増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第2例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。一方、実施の形態1において説明したように、ドライブトランジスタDT1,DT2におけるハロ領域DHEの不純物濃度を、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。さらに、上述した半導体装置では、アクセストランジスタAT1,AT2,AT3,AT4のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。第3例ここでは、デュアルポートのSRAMメモリセルを備えた半導体装置の第3例について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図59に示すように、このデュアルポートのSRAMメモリセルでは、ドライブトランジスタとして、4つのドライブトランジスタDT1A,DT1B,DT2A,DT2Bを備えている。ドライブトランジスタDT1A,DT1Bは、第1例あるいは第2例のドライブトランジスタDT1を2つのドライブトランジスタに分けたものである。また、ドライブトランジスタDT2A,DT2Bは、第1例あるいは第2例のドライブトランジスタDT2を2つのドライブトランジスタに分けたものである。ドライブトランジスタDT1A,DT1Bでは、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSNに接続されているソースドレイン領域に隣接するハロ領域DHSの不純物濃度が、接地配線VSSに接続されているソースドレイン領域に隣接するハロ領域DHEの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT2A,DT2Bでは、それぞれに形成される1対のハロ領域HRのうち、ストレージノード/SNに接続されているソースドレイン領域に隣接するハロ領域DHSの不純物濃度が、接地配線VSSに接続されているソースドレイン領域に隣接するハロ領域DHEの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図42に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図60は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT3,AT2,AT4と、ドライブトランジスタDT1,DT2とが形成されている。ドライブトランジスタDT1は、ドライブトランジスタDT1AとドライブトランジスタDT1Bとを並列接続させたものであり、ドライブトランジスタDT2は、ドライブトランジスタDT2AとドライブトランジスタDT2Bとを並列接続させたものである。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNとドライブトランジスタDT1Aが形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT3が形成されている素子形成領域FRNとドライブトランジスタDT1Bが形成されている素子形成領域FRNとは繋がっている。ドライブトランジスタDT1A等が形成されている素子形成領域FRNと、ドライブトランジスタDT1B等が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。アクセストランジスタAT2が形成されている素子形成領域FRNとドライブトランジスタDT2Aが形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT2が形成されている素子形成領域FRNとドライブトランジスタDT2Bが形成されている素子形成領域FRNとは繋がっている。ドライブトランジスタDT2A等が形成されている素子形成領域FRNと、ドライブトランジスタDT2B等が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。ドライブトランジスタDT1A,DT1Bのドライブゲート電極DG1は、ドライブトランジスタDT1の共通のドライブゲート電極として、素子分離領域ISRによって分離された2つの素子形成領域FRNを横切るように形成されている。また、ドライブトランジスタDT2A,DT2Bのドライブゲート電極DG2は、ドライブトランジスタDT2の共通のドライブゲート電極として、素子分離領域ISRによって分離された2つの素子形成領域FRNを横切るように形成されている。一方、ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、素子形成領域FRPを横切るように形成されている。また、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2は、いずれも一方向に延在するように形成されている。図61は、図60において、SRAMメモリセルのドライブトランジスタDT1AとアクセストランジスタAT1を通る断面線LXI-LXIに沿った断面図である。図61に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLACされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1Aのドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、第1例に係る半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図62は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図63は、第1金属配線と第2金属配線との接続構造を示す平面図である。図64は、第2金属配線と第3金属配線との接続構造を示す平面図である。アクセストランジスタAT1AT2の1対のソースドレイン領域の一方は、コンタクトBLAC/BLAC、第1金属配線BLAM1/BLAM1およびヴィアBLAV1/BLAV1を介して、ビット線BLA/BLAとしての第2金属配線BLAM2/BLAM2に電気的に接続されている。アクセストランジスタAT1AT2のゲート電極AG1AG2は、コンタクトWLAC、第1金属配線WLAM1、ヴィアWLAV1、第2金属配線WLAM2およびヴィアWLAV2を介して、ワード線WLAとしての第3金属配線WLAM3に電気的に接続されている。アクセストランジスタAT3AT4の1対のソースドレイン領域の一方は、コンタクトBLBC/BLBC、第1金属配線BLBM1/BLBM1およびヴィアBLBV1/BLBV1を介して、ビット線BLB/BLBとしての第2金属配線BLBM2/BLBM2に電気的に接続されている。アクセストランジスタAT3AT4のゲート電極AG3AG4は、コンタクトWLBC、第1金属配線WLBM1、ヴィアWLBV1、第2金属配線WLBM2およびヴィアWLBV2を介して、ワード線WLBとしての第3金属配線WLBM3に電気的に接続されている。アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNLCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2Bのドライブゲート電極DG2と、ドライブゲートトランジスタDT2Aのドライブゲート電極DG2とに、それぞれ電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNLCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1Aのドライブゲート電極DG1と、ドライブトランジスタDT1Bのドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、ドライブトランジスタDT1ADT1Bの1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、ドライブトランジスタDT2ADT2Bの1対のソースドレイン領域の一方に電気的に接続されている。さらに、アクセストランジスタAT1AT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトSNLCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方に電気的に接続されている。アクセストランジスタAT2AT4の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/SNLCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方に電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図60参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図65参照。次に、ゲート構造Gの両側面にオフセットスペーサ図示せずが形成される。次に、図65に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図66に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、アクセスゲート電極AG1,AG3AG2,AG4となるゲート構造Gと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、PMIS領域RPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図67に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図61参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図61に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に、図63および図64に示される多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置のアクセストランジスタAT1,AT3AT2,AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA、/BLABLB,/BLB側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。さらに、本半導体装置では、第2例に係る半導体装置と比較して、ドライブトランジスタDT1,DT2がそれぞれ形成される素子形成領域FRNが2つに分けられている。第2例に係る半導体装置では、図51に示すように、ドライブトランジスタDT1DT2、アクセストランジスタAT1AT2およびアクセストランジスタAT3AT4が形成される素子形成領域FRNは互いに繋がっており、その素子形成領域FRNのパターンには、屈曲した部分屈曲パターンがある。このような屈曲パターンは、半導体装置の微細化に伴って写真製版処理によるパターニングが難しくなるため、仕上がりパターン形状が丸みを帯びるようになる。第3例に係る半導体装置では、ドライブトランジスタDT1,DT2がそれぞれ形成される素子形成領域FRNが2つに分けられていることで、そのような屈曲パターンがなくなる。このため、仕上がりパターンとして丸みを帯びる部分がなくなり、マスクのずれ等に起因する特性のばらつきを抑えることができる。また、ドライブトランジスタDT1,DT2のゲート幅は、ドライブトランジスタDT1,DT2がそれぞれ形成される素子形成領域FRNが2つに分けられている分、第2例に係る半導体装置の場合に比べて短くなるが、ドライブトランジスタDT1DT2のゲート幅としては、アクセストランジスタAT1,AT3AT2,AT4のそれぞれのゲート幅よりも長い。このため、実施の形態1において説明したように、読出し動作においては、ビット線BLA/BLA,BLB/BLB側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1DT2に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BLA/BLA,BLB/BLB側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流電流IFA増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第3例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。一方、実施の形態1において説明したように、ドライブトランジスタDT1,DT2におけるハロ領域DHEの不純物濃度を、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。さらに、上述した半導体装置では、アクセストランジスタAT1,AT2,AT3,AT4のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態3ここでは、デュアルポートのSRAMメモリセルを備えた半導体装置の他の例について説明する。まず、SRAMメモリセルの等価回路は、図42に示される等価回路と同じなので、その説明を繰り返さないことする。次に、SRAMメモリセルの構造について説明する。図68は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT2,AT3,AT4と、ドライブトランジスタDT1,DT2が形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT1が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、アクセストランジスタAT2およびドライブトランジスタDT2が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。また、アクセストランジスタAT4が形成されている素子形成領域FRNと、アクセストランジスタAT3およびドライブトランジスタDT1が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。アクセストランジスタAT1,AT2のアクセスゲート電極AG1,AG2は、共通の電極として、素子形成領域FRNを横切るように形成されている。また、アクセストランジスタAT3,AT4のアクセスゲート電極AG3,AG4は、共通の電極として、素子形成領域FRNを横切るように形成されている。ドライブトランジスタDT1のドライブゲート電極DG1は、アクセストランジスタAT3が形成されている素子形成領域FRNを横切るように形成されている。ドライブトランジスタDT2のドライブゲート電極DG2は、アクセストランジスタAT2が形成されている素子形成領域FRNを横切るように形成されている。一方、ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、素子形成領域FRPを横切るように形成されている。また、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2は、いずれも一方向に延在するように形成されている。図69は、図68において、SRAMメモリセルのドライブトランジスタDT2とアクセストランジスタAT2を通る断面線LXIX-LXIXに沿った断面図である。図69に示すように、ストレージノードに電気的に接続コンタクト/SNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクト/BLACされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT2のアクセスゲート電極AG2が形成されている。アクセスゲート電極AG2の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクト/SNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT2のドライブゲート電極DG2が形成されている。ドライブゲート電極DG2の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、図5実施の形態1に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図70は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図71は、第1金属配線と第2金属配線との接続構造を示す平面図である。図72は、第2金属配線と第3金属配線との接続構造を示す平面図である。アクセストランジスタAT1AT2の1対のソースドレイン領域の一方は、コンタクトBLAC/BLAC、第1金属配線BLAM1/BLAM1およびヴィアBLAV1/BLAV1を介して、ビット線BLA/BLAとしての第2金属配線BLAM2/BLAM2に電気的に接続されている。アクセストランジスタAT1AT2のゲート電極AG1AG2は、コンタクトWLAC、第1金属配線WLAM1、ヴィアWLAV1、第2金属配線WLAM2およびヴィアWLAV2を介して、ワード線WLAとしての第3金属配線WLAM3に電気的に接続されている。アクセストランジスタAT3AT4の1対のソースドレイン領域の一方は、コンタクトBLBC/BLBC、第1金属配線BLBM1/BLBM1およびヴィアBLBV1/BLBV1を介して、ビット線BLB/BLBとしての第2金属配線BLBM2/BLBM2に電気的に接続されている。アクセストランジスタAT3AT4のゲート電極AG3AG4は、コンタクトWLBC、第1金属配線WLBM1、ヴィアWLBV1、第2金属配線WLBM2およびヴィアWLBV2を介して、ワード線WLBとしての第3金属配線WLBM3に電気的に接続されている。アクセストランジスタAT1の1対のソースドレイン領域の他方は、コンタクトSNCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに電気的に接続されている。アクセストランジスタAT3の1対のソースドレイン領域の他方は、コンタクトSNC、第1金属配線SNM1およびコンタクトLGCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域の他方は、コンタクト/SNC、第1金属配線/SNM1およびコンタクト/LGCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに電気的に接続されている。アクセストランジスタAT4の1対のソースドレイン領域の他方は、コンタクト/SNCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図68参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図73参照。次に、ゲート構造Gの両側面にオフセットスペーサ図示せずが形成される。次に、図73に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG2DG1となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図74に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sと、アクセスゲート電極AG1,AG2AG3,AG4となるゲート構造Gと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図75に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図69参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図69に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に、図71および図72に示される多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置では、アクセストランジスタAT1,AT2、AT3,AT3のそれぞれに、ハロ領域AHS,AHBが形成されている。アクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA/BLA側に形成されている。アクセストランジスタAT3AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLB/BLB側に形成されている。また、ドライブトランジスタDT1,DT2のそれぞれに、ハロ領域DHS,DHBが形成されている。不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。このため、実施の形態1において説明したように、読出し動作においては、ビット線BLA/BLA,BLB/BLB側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1DT2に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BLA/BLA,BLB/BLB側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流電流IFA増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。一方、実施の形態1において説明したように、ドライブトランジスタDT1,DT2におけるハロ領域DHEの不純物濃度を、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。さらに、上述した半導体装置では、アクセストランジスタAT1,AT2,AT3,AT4のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態4ここでは、デュアルポートのSRAMメモリセルを備えた半導体装置として、4つのアクセストランジスタ、4つのドライバトランジスタおよび2つのロードトランジスタを備えた半導体装置について説明する。まず、そのSRAMメモリセルの等価回路は、図59実施の形態2の第3例に示される等価回路と基本的に同じである。図76に示すように、デュアルポートのSRAMメモリセルでは、ドライブトランジスタDT1とドライブトランジスタDT3とは、ストレージノードSNと接地配線VSSとの間に並列に接続されている。ドライブトランジスタDT2とドライブトランジスタDT4とは、ストレージノード/SNと接地配線VSSとの間に並列に接続されている。ドライブトランジスタDT1,DT3DT2,DT4では、それぞれに形成される1対のハロ領域HRのうち、ストレージノードSN/SNに接続されているソースドレイン領域に隣接するハロ領域DHSの不純物濃度が、接地配線VSSに接続されているソースドレイン領域に隣接するハロ領域DHEの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図59に示される等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図77は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。素子形成領域FRPはPMIS領域RPに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT3,AT2,AT4と、ドライブトランジスタDT1,DT2、DT3,DT4とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNとアクセストランジスタAT3が形成されている素子形成領域FRNとは繋がっている。ドライブトランジスタDT1が形成されている素子形成領域FRNとドライブトランジスタDT3が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT1,AT3が形成されている素子形成領域FRNと、ドライブトランジスタDT1,DT3が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。アクセストランジスタAT2が形成されている素子形成領域FRNとアクセストランジスタAT4が形成されている素子形成領域FRNとは繋がっている。ドライブトランジスタDT2が形成されている素子形成領域FRNとドライブトランジスタDT4が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT2,AT4が形成されている素子形成領域FRNと、ドライブトランジスタDT2,DT4が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。ドライブトランジスタDT1,DT3のドライブゲート電極DG1,DG3は、共通のゲート電極ゲート構造を屈曲させて、それぞれ素子形成領域FRNを横切るように形成されている。また、ドライブトランジスタDT2,DT4のドライブゲート電極DG2,DG4は、共通のゲート電極ゲート構造を屈曲させて、それぞれ素子形成領域FRNを横切るように形成されている。図78は、図77において、SRAMメモリセルのアクセストランジスタAT3とアクセストランジスタAT3を通る断面線LXXVIII-LXXVIIIに沿った断面図である。また、図79は、図77において、ドライブトランジスタDT1とドライブトランジスタDT3を通る断面線LXXIX-LXXIXに沿った断面図である。図78に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLACされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLBCされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT3のアクセスゲート電極AG3が形成されている。アクセスゲート電極AG3の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。図79に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。また、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eとによって挟まれた領域上に、ドライブトランジスタDT3のドライブゲート電極DG3が形成されている。ドライブゲート電極DG3の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、これ以外の構成については、図61等に示される構造と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。また、図78および図79に示される第1金属配線より上層では、多層の金属配線等によって、図76に示されるSRAMメモリセルの等価回路に対応した多層配線構造図示せずが形成されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図77参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2,DG3,DG4およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図80参照。次に、ゲート構造Gの両側面にオフセットスペーサが形成される。次に、図80に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG3DG2,DG4となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sとを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG3AG2,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図81に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG3AG2,AG4となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG3DG2,DG4となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面と、その領域Sとを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG3DG2,DG4となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図82に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図78、図79参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図78または図79に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA/BLA側に形成されている。アクセストランジスタAT3AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLB/BLB側に形成されている。また、ドライバトランジスタDT1,DT3DT2,DT4では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。さらに、ドライブトランジスタDT1とドライブトランジスタDT3とは並列に接続され、ドライブトランジスタDT2とドライブトランジスタDT4とは並列に接続されている。このため、実施の形態1において説明したように、読出し動作においては、ビット線BLA/BLA,BLB/BLB側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1,DT3DT2,DT4に流れる電流をさらに増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンをさらに上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BLA/BLA,BLB/BLB側へ向かって、アクセストランジスタAT1AT2,AT3AT4に流れる電流電流IFA増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、第2例に係る半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT3DT2,DT4を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2DT2,DT4のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。一方、実施の形態1において説明したように、ドライブトランジスタDT1,DT3,DT2,DT4におけるハロ領域DHEの不純物濃度を、アクセストランジスタAT1AT3,AT2AT4のハロ領域AHBの不純物濃度よりも高く設定した場合には、読み出し動作時における、ドライブトランジスタDT1,DT3,DT2,DT4からのリーク電流を抑制することができる。さらに、上述した半導体装置では、アクセストランジスタAT1,AT2,AT3,AT4のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT3,DT2,DT4のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態5ここでは、デュアルポートのSRAMメモリセルを備えた半導体装置として、4つのアクセストランジスタ、4つのドライバトランジスタおよび2つのロードトランジスタを備えた半導体装置の他の例について説明する。まず、そのSRAMメモリセルの等価回路は、図76実施の形態4の等価回路と同じなので、その説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図83は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。素子形成領域FRPはPMIS領域RPに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT2,AT3,AT4と、ドライブトランジスタDT1,DT2、DT3,DT4とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、ドライブトランジスタDT1が形成されている素子形成領域FRNと、ドライブトランジスタDT2が形成されている素子形成領域FRNと、アクセストランジスタAT2が形成されている素子形成領域FRNとは繋がっている。また、アクセストランジスタAT3が形成されている素子形成領域FRNと、ドライブトランジスタDT3が形成されている素子形成領域FRNと、ドライブトランジスタDT4が形成されている素子形成領域FRNと、アクセストランジスタAT4が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT1,AT2およびドライブトランジスタDT1,DT2が形成されている素子形成領域FRNと、アクセストランジスタAT3,AT4およびドライブトランジスタDT3,DT4が形成されている素子形成領域FRNとは、素子分離領域ISRによって互いに電気的に分離されている。ドライブトランジスタDT1,DT3のドライブゲート電極DG1,DG3およびロードトランジスタLT1のロードゲート電極LG1は、共通のゲート電極ゲート構造によって形成されている。ドライブトランジスタDT1とドライブトランジスタDT3とは並列に接続されている。ドライブゲート電極DG1とドライブゲート電極DG3との間に、ロードゲート電極LG1が位置する。また、ドライブトランジスタDT2,DT4のドライブゲート電極DG2,DG4およびロードトランジスタLT2のロードゲート電極LG2は、共通のゲート電極ゲート構造によって形成されている。ドライブトランジスタDT2とドライブトランジスタDT4とは並列に接続されている。ドライブゲート電極DG2とドライブゲート電極DG4との間に、ロードゲート電極LG2が位置する。さらに、半導体基板の表面上には、アクセストランジスタAT1~AT4、ドライブトランジスタDT1~DT3およびロードトランジスタLT1,LT2を、等価回路に対応するように接続する多層配線構造図示せずが形成されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図83参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2,DG3,DG4およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図84参照。次に、ゲート構造Gの両側面にオフセットスペーサが形成される。次に、図84に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG2DG3,DG4となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2AG3,AG4となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図85に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2AG3,AG4となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG2DG3,DG4となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2DG3,DG4となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。次に、図86に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域図示せずが形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、第1金属配線図示せずが形成される。その後、第1金属配線の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。デュアルポートのSRAMメモリセルを備えた本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLA/BLA側に形成されている。アクセストランジスタAT3AT4では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BLB/BLB側に形成されている。また、ドライバトランジスタDT1,DT3DT2,DT4では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。さらに、ドライブトランジスタDT1とドライブトランジスタDT3とは並列に接続され、ドライブトランジスタDT2とドライブトランジスタDT4とは並列に接続されている。これにより、実施の形態4において説明した半導体装置のSRAMメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態6ここでは、読み出し専用ポートを備えた3ポートのSRAMメモリセルを有する半導体装置について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図87に示すように、3ポートのSRAMメモリセルでは、読み出し用のビット線として、ビット線RBLAとビット線RBLBとが設けられている。また、読み出し用のワード線として、読み出しワード線RWLAと、読み出しワード線RWLBとが設けられている。アクセストランジスタAT3のゲートは、読み出しワード線RWLAに接続され、アクセストランジスタAT3の1対のソースドレイン領域の一方は、ビット線RBLAに接続されている。アクセストランジスタAT4のゲートは、読み出しワード線RWLBに接続され、アクセストランジスタAT4の1対のソースドレイン領域の一方は、ビット線RBLBに接続されている。ドライブトランジスタDT3のゲートは、ドライブトランジスタDT1のゲートとロードトランジスタLT1のゲートとに接続されている。ドライブトランジスタDT3の1対のソースドレイン領域の一方は、アクセストランジスタAT3の1対のソースドレイン領域の他方に接続されている。ドライブトランジスタDT3の1対のソースドレイン領域の他方は、接地配線VSSに接続されている。ドライブトランジスタDT4のゲートは、ドライブトランジスタDT2のゲートとロードトランジスタLT2のゲートとに接続されている。ドライブトランジスタDT4の1対のソースドレイン領域の一方は、アクセストランジスタAT4の1対のソースドレイン領域の他方に接続されている。ドライブトランジスタDT4の1対のソースドレイン領域の他方は、接地配線VSSに接続されている。アクセストランジスタAT3,AT4の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3,DT4の1対のハロ領域DHT,DHTは、ドライブトランジスタDT1,DT2の1対のハロ領域HRハロ領域DHS,DHEのうち、ハロ領域DHEの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図3に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。読み出し専用ポートでは、アクセストランジスタAT3,AT4をオンしたときの読み出しビット線RBLA,RBLBの電位の変動を検知することによって、データが読み出される。まず、ストレージノードSN,/SNの電荷に対応して、ドライブトランジスタDT3,DT4では、一方がオンの状態で、他方がオフの状態になる。その状態でアクセストランジスタAT3,AT4をオンしたときに、ドライブトランジスタDT3DT4がオン状態のポートでは、読み出しビット線RBLARBLBにプリチャージされた電荷が、アクセストランジスタAT3AT4およびドライブトランジスタDT3DT4を経て接地配線へ引き抜かれて、読み出しビット線RBLARBLBの電位が下がる。一方、ドライブトランジスタDT3DT4がオフ状態のポートでは、読み出しビット線RBLARBLBにプリチャージされた電荷は引き抜かれず、読み出しビット線RBLARBLBの電位は変動しない。こうして、プリチャージされた読み出しビット線RBLARBLBの電位の変動を検知することによって、データが読み出されることになる。次に、SRAMメモリセルの構造について説明する。図88は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。素子形成領域FRPはPMIS領域RPに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT2,AT3,AT4と、ドライブトランジスタDT1,DT2、DT3,DT4とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、ドライブトランジスタDT1が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT3が形成されている素子形成領域FRNと、ドライブトランジスタDT3が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT1およびドライブトランジスタDT1とが形成されている素子形成領域FRNと、アクセストランジスタAT3およびドライブトランジスタDT3とが形成されている素子形成領域FRNとは、素子分離領域ISRによって電気的に分離されている。アクセストランジスタAT2が形成されている素子形成領域FRNと、ドライブトランジスタDT2が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT4が形成されている素子形成領域FRNと、ドライブトランジスタDT4が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT2およびドライブトランジスタDT2とが形成されている素子形成領域FRNと、アクセストランジスタAT4およびドライブトランジスタDT4とが形成されている素子形成領域FRNとは、素子分離領域ISRによって電気的に分離されている。図89は、図88において、SRAMメモリセルのアクセストランジスタAT1とドライブトランジスタDT1を通る断面線LXXXIX-LXXXIXに沿った断面図である。図89に示す断面構造は、図5に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図89に示される第1金属配線より上層では、多層の金属配線等によって、図87に示されるSRAMメモリセルの等価回路に対応した構造図示せずが形成されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図88参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2,DG3,DG4およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図90参照。次に、ゲート構造Gの両側面にオフセットスペーサが形成される。次に、図90に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、まず、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。さらに、レジストマスクRMH1は、アクセスゲート電極AG3,AG4となるそれぞれのゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3,DG4となるそれぞれのゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3AG4となるゲート構造Gとドライブゲート電極DG3DG4となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図91に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面とを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。さらに、レジストマスクRMH2は、アクセスゲート電極AG3,AG4となるそれぞれのゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3,DG4となるそれぞれのゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3AG4となるゲート構造Gとドライブゲート電極DG3DG4となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。また、アクセストランジスタAT3,AT4に形成されるハロ領域AHTおよびドライブトランジスタDG3,DG4に形成されるハロ領域DHTは、ハロ注入Aによって形成されることなり、ハロ領域AHT,DHTの不純物濃度は、ドライブトランジスタDG1,DG2のハロ領域DHEの不純物濃度と同じ不純物濃度になる。次に、図92に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図89参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図89に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタAT3,AT4およびドライブトランジスタDT3,DT4では、アクセストランジスタAT3,AT4の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3,DT4の1対のハロ領域DHT,DHTは、ドライブトランジスタDT1,DT2の1対のハロ領域HRハロ領域DHS,DHEのうち、ハロ領域DHEの不純物濃度と同じ不純物濃度となるように形成されている。本半導体装置では、このドライブトランジスタDT1,DT2のハロ領域DHEの不純物濃度は、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度よりも低く設定されている。このため、読み出しポートにおけるハロ領域AHT,DHTの不純物濃度は、ハロ領域AHBの不純物濃度よりも低くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。また、本半導体装置では、読み取りワード線RWLAと読み取りワード線RWLBとを共通にし、読み出しビット線RBLAと読み出しビット線RBLBとを差動読み出しとして使用する場合には、2ポートのSRAMとして使用することも可能になる。さらに、本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。これにより、実施の形態1において説明した半導体装置のSRAMメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態7ここでは、読み出し専用ポートを備えた3ポートのSRAMメモリセルを有する半導体装置の他の例について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図93に示すように、アクセストランジスタAT3,AT4の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3,DT4の1対のハロ領域DHT,DHTは、アクセストランジスタAT1,AT2の1対のハロ領域HRハロ領域AHS,AHBのうち、ハロ領域AHBの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図87に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。また、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトは、図88に示されるレイアウトと同じレイアウトである。また、図88に示す断面線に対応する断面線に沿った断面構造は、図89に示される断面構造と同じである。このため、レイアウトと断面構造について、その説明を繰り返さないこととする。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図94参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2,DG3,DG4およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図94参照。次に、ゲート構造Gの両側面にオフセットスペーサが形成される。次に、図94に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うように形成される。さらに、レジストマスクRMH1は、アクセスゲート電極AG3,AG4となるそれぞれのゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3,DG4となるそれぞれのゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3AG4となるゲート構造Gとドライブゲート電極DG3DG4となるゲート構造Gとによって挟まれた素子形成領域FRNの部分と、PMIS領域RPとを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図95に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面とを露出するように形成される。さらに、レジストマスクRMH2は、アクセスゲート電極AG3,AG4となるそれぞれのゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3,DG4となるそれぞれのゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3AG4となるゲート構造Gとドライブゲート電極DG3DG4となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。また、アクセストランジスタAT3,AT4に形成されるハロ領域AHTおよびドライブトランジスタDG3,DG4に形成されるハロ領域DHTは、ハロ注入Bによって形成されることなり、ハロ領域AHT,DHTの不純物濃度は、アクセストランジスタAG1,AG2のハロ領域AHBの不純物濃度と同じ不純物濃度になる。次に、図96に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図示せずが形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、第1金属配線として、銅配線CW1が形成される図89参照。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタAT3,AT4およびドライブトランジスタDT3,DT4では、アクセストランジスタAT3,AT4の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3,DT4の1対のハロ領域DHT,DHTは、アクセストランジスタAT1,AT2の1対のハロ領域HRハロ領域AHS,AHBのうち、ハロ領域AHBの不純物濃度と同じ不純物濃度となるように形成されている。本半導体装置では、このアクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度は、ドライブトランジスタDT1,DT2のハロ領域DHEの不純物濃度よりも高く設定されている。このため、読み出しポートにおけるハロ領域AHT,DHTの不純物濃度は、ハロ領域DHEの不純物濃度よりも高くなる。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタDT3,DT4からのリーク電流を抑制することができる。また、本半導体装置では、読み取りワード線RWLAと読み取りワード線RWLBとを共通にし、読み出しビット線RBLAと読み出しビット線RBLBとを差動読み出しとして使用する場合には、2ポートのSRAMとして使用することも可能になる。さらに、本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。これにより、実施の形態1において説明した半導体装置のSRAMメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態8第1例ここでは、読み出し専用ポートを備えた2ポートのSRAMメモリセルを有する半導体装置について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図97に示すように、2ポートのSRAMメモリセルでは、読み出し用のビット線として、ビット線RBLが設けられ、また、読み出し用のワード線として、読み出しワード線RWLが設けられている。アクセストランジスタAT3のゲートは、読み出しワード線RWLに接続され、アクセストランジスタAT3の1対のソースドレイン領域の一方は、ビット線RBLに接続されている。ドライブトランジスタDT3のゲートは、ドライブトランジスタDT2のゲートとロードトランジスタLT2のゲートとに接続されている。ドライブトランジスタDT3の1対のソースドレイン領域の一方は、アクセストランジスタAT3の1対のソースドレイン領域の他方に接続されている。ドライブトランジスタDT3の1対のソースドレイン領域の他方は、接地配線VSSに接続されている。アクセストランジスタAT3の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3の1対のハロ領域DHT,DHTは、ドライブトランジスタDT1,DT2の1対のハロ領域HRハロ領域DHS,DHEのうち、ハロ領域DHEの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図3に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。読み出し専用ポートでは、アクセストランジスタAT3をオンしたときの読み出しビット線RBLの電位の変動を検知することによって、データが読み出される。次に、SRAMメモリセルの構造について説明する。図98は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。この平面図において、点線で囲まれる領域のそれぞれが一つのSRAMメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNはNMIS領域RNに形成されている。素子形成領域FRPはPMIS領域RPに形成されている。nチャネル型のMISトランジスタとして、素子形成領域FRNには、アクセストランジスタAT1,AT2,AT3と、ドライブトランジスタDT1,DT2、DT3とが形成されている。一方、pチャネル型のMISトランジスタとして、素子形成領域FRPには、ロードトランジスタLT1,LT2が形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNと、ドライブトランジスタDT1が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT2が形成されている素子形成領域FRNと、ドライブトランジスタDT2が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT3が形成されている素子形成領域FRNと、ドライブトランジスタDT3が形成されている素子形成領域FRNとは繋がっている。アクセストランジスタAT1およびドライブトランジスタDT1とが形成されている素子形成領域FRNと、アクセストランジスタAT2およびドライブトランジスタDT2とが形成されている素子形成領域FRNと、アクセストランジスタAT3およびドライブトランジスタDT3とが形成されている素子形成領域FRNとは、素子分離領域ISRによって電気的に分離されている。図99は、図98において、SRAMメモリセルのアクセストランジスタAT1とドライブトランジスタDT1を通る断面線XCIX-XCIXに沿った断面図である。図99に示す断面構造は、図5に示す断面構造と同じである。このため、同一部材に同一符号を付して、その説明を繰り返さないこととする。また、図99に示される第1金属配線より上層では、多層の金属配線等によって、図97に示されるSRAMメモリセルの等価回路に対応した構造図示せずが形成されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離される素子形成領域FRN,FRPが規定される図98参照。次に、図11に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2,AG3,AG4、ドライブゲート電極DG1,DG2,DG3,DG4およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図100参照。次に、ゲート構造Gの両側面にオフセットスペーサが形成される。次に、図100に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、まず、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。さらに、レジストマスクRMH1は、アクセスゲート電極AG3となるゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3となるゲート構造Gとドライブゲート電極DG3となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図101に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面とを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。さらに、レジストマスクRMH2は、アクセスゲート電極AG3となるゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3となるゲート構造Gとドライブゲート電極DG3となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域pウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。また、アクセストランジスタAT3に形成されるハロ領域AHTおよびドライブトランジスタDG3に形成されるハロ領域DHTは、ハロ注入Aによって形成されることなり、ハロ領域AHT,DHTの不純物濃度は、ドライブトランジスタDG1,DG2のハロ領域DHEの不純物濃度と同じ不純物濃度になる。次に、図102に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図99参照が形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、図99に示すように、第1金属配線として、銅配線CW1が形成される。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタAT3およびドライブトランジスタDT3では、ハロ領域AHT,DHTの不純物濃度は、ハロ領域AHBの不純物濃度よりも低く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し速度を向上させることができる。また、本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。これにより、実施の形態1において説明した半導体装置のSRAMメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。第2例ここでは、読み出し専用ポートを備えた2ポートのSRAMメモリセルを有する半導体装置の他の例について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図103に示すように、アクセストランジスタAT3の1対のハロ領域AHT,AHTと、ドライブトランジスタDT3の1対のハロ領域DHT,DHTは、アクセストランジスタAT1,AT2の1対のハロ領域HRハロ領域AHS,AHBのうち、ハロ領域AHBの不純物濃度と同じ不純物濃度となるように形成されている。なお、これ以外の構成については、図97に示す等価回路と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、SRAMメモリセルの構造は、アクセストランジスタAT3のハロ領域AHTと、ドライブトランジスタDT3のハロ領域DHTの不純物濃度が、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度と同じ不純物濃度である点を除いて、第1例に係る半導体装置と同様なので、その説明を繰り返さないこととする。次に、上述した半導体装置の製造方法について説明する。第1例に係る半導体装置と同様に、ゲート構造Gが形成された後、図104に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うように形成される。さらに、レジストマスクRMH1は、アクセスゲート電極AG3となるゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3となるゲート構造Gとドライブゲート電極DG3となるゲート構造Gとによって挟まれた素子形成領域FRNの部分と、PMIS領域RPとを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH1を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入A。なお、このハロ注入Aでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。その後、レジストマスクRMH1が除去される。次に、図105に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるそれぞれのゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するとともに、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sが配置されている側に位置する側面とを露出するように形成される。さらに、レジストマスクRMH2は、アクセスゲート電極AG3となるゲート構造Gと、読み取りビット線に電気的に接続されるソースドレイン領域が形成されることになる領域RBと、ドライブゲート電極DG3となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、アクセスゲート電極AG3となるゲート構造Gとドライブゲート電極DG3となるゲート構造Gとによって挟まれた素子形成領域FRNの部分とを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eが配置されている側に位置する側面と、その領域Eと、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、たとえばボロンを、ゲート構造Gが延在する方向と略直交する一方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した領域にp型不純物領域図示せずが形成される。次に、同じレジストマスクRMH2を注入マスクとして、ボロンを、ゲート構造Gが延在する方向と略直交する一方と逆方向の他方から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出したpウェルの領域にp型不純物領域図示せずが形成されるハロ注入B。なお、このハロ注入Bでは、同じ注入量および同じ注入エネルギーをもってボロンが注入される。ハロ注入Aとハロ注入Bとにおいて、ここでは、ハロ領域AHBの不純物濃度がハロ領域DHEの不純物濃度よりも高くなるように、ハロ注入Bの注入量がハロ注入Aの注入量よりも高くように注入条件を設定する。なお、ハロ注入の注入量としては、ハロ領域AHBの不純物濃度とハロ領域DHEの不純物濃度とが異なってくるような注入量であればよく、ハロ注入Bの注入量がハロ注入Aの注入量よりも低くなるような注入条件に設定してもよい。また、アクセストランジスタAT3に形成されるハロ領域AHTおよびドライブトランジスタDG3に形成されるハロ領域DHTは、ハロ注入Bによって形成されることなり、ハロ領域AHT,DHTの不純物濃度は、アクセストランジスタAG1,AG2のハロ領域AHBの不純物濃度と同じ不純物濃度になる。次に、図106に示すように、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスクRME1が形成される注入マスクC。次に、そのレジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ER図示せずが形成されるエクステンション注入。その後、レジストマスクRME1が除去される。なお、エクステンション注入は、ハロ注入Aおよびハロ注入Bよりも前に行うこともできる。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、素子形成領域FRNにハロ領域となるp型不純物領域を形成する工程と同様にして、そのレジストマスクを注入マスクとして、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から露出した半導体基板SUB内に注入することにより、素子形成領域FRPにハロ領域図示せずが形成される。次に、ボロンを、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、第1金属配線として、銅配線CW1が形成される図99参照。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、読み出し専用ポートが設けられている。読み出し専用ポートを構成するアクセストランジスタAT3およびドライブトランジスタDT3では、ハロ領域AHT,DHTの不純物濃度は、ハロ領域DHEの不純物濃度よりも高く設定されている。これにより、読み出し専用ポートによる読み出し動作では、読み出し時におけるドライブトランジスタDT3からのリーク電流を抑制することができる。また、第1例に係る半導体装置におけるSRAMメモリセルと同様に、読み出しマージンと書き込みマージンとの双方を上げることができる。また、読み出し時における高速動作を可能にすることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。実施の形態9ここでは、縦型セルと称されるSRAMメモリセルを備えた半導体装置について説明する。図107に示すように、SRAMメモリセルSRMAは、半導体基板の主表面に複数行複数列の行列状に配置された複数のメモリセルを有する。この半導体装置のSRAMメモリセルでは、個々のSRAMメモリセルが、鏡面対称X反転になるように反転されて配置された配置パターンが形成されている。次に、SRAMメモリセルの等価回路について説明する。図108に示すように、SRAMメモリセルの等価回路は、図3に示される等価回路と同じであるため、同一部材には同一符号を付す。アクセストランジスタAT1,AT2では、1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域AHSの不純物濃度が、ビット線BL,/BLに接続されている側のハロ領域AHBの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT1,DT2では、1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域DHSの不純物濃度が、接地配線VSSに接続されている側のハロ領域DHEの不純物濃度よりも高く設定されている。また、ハロ領域DHEの不純物濃度は、ハロ領域AHBの不純物濃度よりも低く設定されている。次に、SRAMメモリセルの構造について説明する。図109は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNには、X方向に平行に延在する部分素子形成領域FRNXと、Y方向に平行に延在する部分素子形成領域FRNYとが設けられている。素子形成領域FRNには、nチャネル型のMISトランジスタとして、アクセストランジスタAT1,AT2とドライブトランジスタDT1,DT2が形成されている。アクセストランジスタAT1,AT2は素子形成領域FRNYに配置され、ドライブトランジスタDT1,DT2が素子形成領域FRNXに配置されている。アクセストランジスタAT1,AT2のアクセスゲート電極AG1,AG2は、X方向に平行に延在して素子形成領域FRNYを横切るように形成されている。ドライブトランジスタDT1,DT2のドライブゲート電極DG1,DG2は、Y方向に平行に延在して素子形成領域FRNXを横切るように形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNYFRNと、ドライブトランジスタD1が形成されている素子形成領域FRNXFRNとは繋がっている。アクセストランジスタAT2が形成されている素子形成領域FRNYFRNと、ドライブトランジスタD2が形成されている素子形成領域FRNXFRNとは繋がっている。アクセストランジスタAT1およびドライブトランジスタD1が形成されている素子形成領域FRNと、アクセストランジスタAT2およびドライブトランジスタD2が形成されている素子形成領域FRNとは、素子分離領域ISRによって電気的に分離されている。素子形成領域FRPは、X方向に平行に延在し、素子形成領域FRNFRNXと距離を隔てて配置されている。素子形成領域FRPには、pチャネル型のMISトランジスタとしてロードトランジスタLT1,LT2が形成されている。ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、Y方向に平行に延在して素子形成領域FRPを横切るように形成されている。図110は、ドライブトランジスタDT1のゲート電極とアクセストランジスタAT1を通る断面線CX-CXに沿った断面図である。図110に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLCされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、図5実施の形態1に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図111は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図112は、第1金属配線と第2金属配線との接続構造を示す平面図である。図113は、第2金属配線と第3金属配線との接続構造を示す平面図である。アクセストランジスタAT1の1対のソースドレイン領域SDの一方ソースドレイン領域SDBは、コンタクトプラグBLCプラグPG、第1金属配線BLM1銅配線CW1、ヴィアBLV1、第2金属配線BLM2およびヴィアBLV2を介して、ビット線BLとしての第3金属配線BLM3に電気的に接続されている。アクセストランジスタAT1の1対のソースドレイン領域SDの他方ソースドレイン領域SDSは、コンタクトSNCプラグPG、第1金属配線SNM1銅配線CW1およびコンタクトSNLCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタAT1のソースドレイン領域SDSは、第1金属配線SNM1銅配線CW1、ヴィアSNV1、第2金属配線SNM2、ヴィアSNV1、第1金属配線SNM1およびコンタクトSNGCを介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1のソースドレイン領域SDSは、ドライブトランジスタDT1の1対のソースドレイン領域の一方ソースドレイン領域SDSに電気的に接続されている。アクセストランジスタAT1のアクセスゲート電極AG1は、ワード線WLの一部として形成されている。ドライブトランジスタDT1の1対のソースドレイン領域の他方ソースドレイン領域SDEは、コンタクトVSSCプラグPGを介して、接地配線としての第1金属配線VSSM1銅配線CW1に電気的に接続されている。ロードトランジスタLT1の1対のソースドレイン領域の他方は、コンタクトVDDC、第1金属配線VDDM1銅配線CW1、ヴィアVDDV1、第2金属配線VDDM2およびヴィアVDDV2を介して、電源配線としての第3金属配線VDDM3に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域SDの一方ソースドレイン領域SDBは、コンタクトプラグ/BLCプラグ/PG、第1金属配線/BLM1銅配線CW1、ヴィア/BLV1、第2金属配線/BLM2およびヴィア/BLV2を介して、ビット線/BLとしての第3金属配線/BLM3に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域SDの他方ソースドレイン領域SDSは、コンタクト/SNCプラグPG、第1金属配線/SNM1銅配線CW1およびコンタクト/SNLCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタAT2のソースドレイン領域SDSは、第1金属配線/SNM1銅配線CW1、ヴィア/SNV1、第2金属配線/SNM2、ヴィア/SNV1、第1金属配線/SNM1およびコンタクト/SNGCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT2のソースドレイン領域SDSは、ドライブトランジスタDT2の1対のソースドレイン領域の一方ソースドレイン領域SDSに電気的に接続されている。アクセストランジスタAT2のアクセスゲート電極AG2は、ワード線WLの一部として形成されている。ドライブトランジスタDT2の1対のソースドレイン領域の他方ソースドレイン領域SDEは、コンタクトVSSCプラグPGを介して、接地配線としての第1金属配線VSSM1銅配線CW1に電気的に接続されている。ロードトランジスタLT2の1対のソースドレイン領域の他方は、コンタクトVDDC、第1金属配線VDDM1銅配線CW1、ヴィアVDDV1、第2金属配線VDDM2およびヴィアVDDV2を介して、電源配線としての第3金属配線VDDM3に電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定される図109参照。次に、図114に示すように、素子形成領域FRNにpウェルPWが形成される。次に、半導体基板SUBの表面上に、界面層SFを介在させて、所定の誘電率を有するHigh-k膜HK、所定の仕事関数を有する金属膜MLおよびポリシリコン膜PSを積層させる態様で、アクセスゲート電極AG1となるゲート構造Gと、ドライブゲート電極DG1となるゲート構造Gが形成される。次に、ゲート構造Gを覆うように半導体基板SUB上に、たとえばシリコン窒化膜図示せずが形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Gの両側面にオフセットスペーサOSが形成される。次に、図115に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、領域Sが配置されている側に位置する側面とを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bと、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eの側に位置する側面と、その領域Eと、第2素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、所定の方向からボロンが注入されるハロ注入A。まず、図116に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E1図115参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域PIR1が形成される。次に、図117に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E2図115参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR2が形成される。次に、図118に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E3図115参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR3が形成される。次に、図119に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E4図115参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR4が形成される。その後、レジストマスクRMH1が除去される。次に、図120に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、NMIS領域RNを露出し、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、所定の方向からボロンが注入されるハロ注入B。まず、図121に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E5図120参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域PIR5が形成される。次に、図122に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E6図120参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR6が形成される。次に、図123に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E7図120参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR7が形成される。次に、図124に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E8図120参照から、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域にp型不純物領域PIR8が形成される。こうして形成されるp型不純物領域PIR1,PIR2,PIR3,PIR4,PIR5,PIR6,PIR7,PIR8の一部がハロ領域となる。ここで、ハロ注入の注入条件について説明する。ハロ注入Aでは、方向E1と方向E2からの注入条件は同じ注入条件注入条件Aとされ、方向E3と方向E4からの注入条件は同じ注入条件注入条件Bとされる。また、ハロ注入Bでは、方向E5と方向E6からの注入条件は同じ注入条件注入条件Cとされ、方向E7と方向E8からの注入条件は同じ注入条件注入条件Dとされる。アクセストランジスタAT1,AT2のハロ領域AHSは、方向E2注入条件Aと方向E6注入条件Cからの注入によって形成され、ハロ領域AHBは、方向E5注入条件Cからの注入によって形成される。一方、ドライブトランジスタDT1,DT2のハロ領域DHSは、方向E3注入条件Bと方向E7注入条件Dからの注入によって形成され、ハロ領域DHBは、方向E8注入条件Dからの注入によって形成される。本半導体装置では、ハロ領域AHSの不純物濃度がハロ領域AHBの不純物濃度よりも高く、ハロ領域DHSの不純物濃度がハロ領域DHEの不純物濃度よりも高く、ハロ領域AHSの不純物濃度とハロ領域DHSの不純物濃度とは同じ不純物濃度となり、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも低くなるように、注入条件A~Dが設定される。次に、図125に示すように、レジストマスクREMH2を除去することなく、レジストマスクRMH2レジストマスクRME1を注入マスク注入マスクBとして、リン等が注入されるエクステンション注入。図126に示すように、レジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ERが形成される。その後、レジストマスクRME1が除去される。次に、図127に示すように、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスクRME2が形成される注入マスクC。次に、レジストマスクRME2を注入マスクとして、リンまたは砒素を半導体基板SUB内に注入することにより、素子形成領域RPにハロ領域図示せずが形成される。次に、ボロンを半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、レジストマスクRME2が除去される。次に、ゲート構造Gアクセスゲート電極AG1、ドライブゲート電極DG1等を覆うように、たとえばシリコン酸化膜とシリコン窒化膜図示せずが順次形成される。次に、そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Gの両側面上に、シリコン酸化膜SOとシリコン窒化膜SNIからなるサイドウォールスペーサSWが形成される図128参照。次に、NMIS領域RNを露出し、PMIS領域RPを覆うレジストマスク図示せずが形成される。次に、そのレジストマスクおよびサイドウォールスペーサSW等を注入マスクとして、リンまたは砒素を半導体基板SUB内に注入することにより、露出したpウェルPWの表面から所定の深さにわたりソースドレイン領域SD図128参照が形成される。その後、そのレジストマスクが除去される。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される。次に、そのレジストマスクを注入マスクとして、ボロンを半導体基板内に注入することにより、露出した素子形成領域FRPの表面から所定の深さにわたりソースドレイン領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図128に示すように、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、ソースドレイン領域SD、エクステンション領域ERおよびハロ領域HRを活性化させる。このとき、不純物が熱拡散することで、ソースドレイン領域SD、エクステンション領域ERおよびハロ領域HRは、横方向と縦深さ方向に広がることになる。次に、図129に示すように、サリサイドプロセスにより、露出しているソースドレイン領域SD、アクセスゲート電極AG1およびドライブゲート電極DG1のそれぞれのポリシリコン膜の表面に、ニッケルシリサイド等の金属シリサイド膜SCLが形成される。次に、図130に示すように、アクセスゲート電極AG1およびドライブゲート電極DG1を覆うように、シリコン窒化膜等のストレスライナー膜SLが形成される。そのストレスライナー膜SLを覆うように、TEOS等の層間絶縁膜IL1が形成される。次に、図131に示すように、層間絶縁膜IL1に異方性エッチングを施すことにより、金属シリサイド膜SCLを露出するコンタクトホールCHが形成される。次に、そのコンタクトホールCH内に、バリア金属膜BA1とタングステン膜TL1を含むプラグPGが形成される。次に、図110に示すように、プラグPGを覆うように、シリコン窒化膜等のエッチングストッパ膜ESおよびシリコン酸化膜等の層間絶縁膜IL2が形成される。次に、プラグPGの表面を露出する溝が形成される。次に、その溝内に、バリア金属膜BA2と銅膜CL2を含む銅配線CW1が形成される。銅配線CW1は第1金属配線に対応する。この後、銅配線CW1を覆うように層間絶縁膜図示せずが形成される。その層間絶縁膜に、プラグPGを形成する方法と同様の方法によりヴィアBLV1、/SNV1、VDDV1、/BLV1、/SNV1、SNV1図112参照が形成される。次に、ヴィアBLV1、/SNV1、VDDV1、/BLV1、/SNV1、SNV1を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、銅配線CW1を形成する方法と同様の方法によって、第2金属配線BLM2、/SNM2、SNM2、VDDM2が形成される。次に、第2金属配線BLM2、/SNM2、SNM2、VDDM2を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、プラグPGを形成する方法と同様の方法によって、ヴィアBLV2,/BLV2,VDDV2図113参照が形成される。次に、ヴィアBLV2,/BLV2,VDDV2を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、銅配線CW1を形成する方法と同様の方法によって、第3金属配線VDDM3、BLM3、/BLM3図113参照が形成される。こうしてSRAMメモリセルの主要部分が形成される。本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。これにより、実施の形態1において説明したように、読出し動作においては、ビット線BL/BL側からストレージノードSN/SN側へ向かって、アクセストランジスタAT1AT2に流れる電流を抑えやすくすることができるとともに、ストレージノードSN/SN側から接地配線VSS側へ向かって、ドライブトランジスタDT1DT2に流れる電流を増加させやすくすることができる。これにより、β比を高くすることができて、読み出しマージンを上げることができる。また、書き込み動作においては、ストレージノードSN/SN側からビット線BL/BL側へ向かって、アクセストランジスタAT1AT2に流れる電流増加させやすくすることができる。これにより、γ比を高くすることができて、書き込みマージンを上げることができる。こうして、本半導体装置では、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、ドライブトランジスタDT1,DT2を流れる電流は、読み出し動作時におけるストレージノード側から接地配線側へ向かって流れる電流だけである。このため、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。また、上述した半導体装置では、アクセストランジスタAT1,AT2のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクDにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを1枚削減することができる。なお、上述した半導体装置では、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも低い場合について説明した。ハロ領域DHE,AHBの不純物濃度としては、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも高くなるように、注入条件A~Dを設定してもよい。この場合には、実施の形態1において説明したように、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。また、ハロ領域DHEの不純物濃度とハロ領域AHBの不純物濃度とが同じ不純物濃度となるように、注入条件A~Dをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタAT1,AT2では、ハロ領域AHSの不純物濃度はハロ領域AHBの不純物濃度よりも高く、ドライブトランジスタDT1,DT2では、ハロ領域DHSの不純物濃度がハロ領域DHEの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。実施の形態10ここでは、縦型セルと称されるSRAMメモリセルを備えた半導体装置の他の例について説明する。まず、SRAMメモリセルの等価回路は、前述した図108または図3に示される等価回路と同じある。次に、SRAMメモリセルの構造について説明する。図132は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線太線によって囲まれた領域が一つのメモリセルを構成する。半導体基板SUBの主表面では、素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定されている。素子形成領域FRNには、X方向に平行に延在する部分素子形成領域FRNXと、Y方向に平行に延在する部分素子形成領域FRNYとが設けられている。素子形成領域FRNには、nチャネル型のMISトランジスタとして、アクセストランジスタAT1,AT2とドライブトランジスタDT1,DT2が形成されている。アクセストランジスタAT1,AT2は素子形成領域FRNYに配置され、ドライブトランジスタDT1,DT2が素子形成領域FRNXに配置されている。アクセストランジスタAT1,AT2のアクセスゲート電極AG1,AG2は、X方向に平行に延在して素子形成領域FRNYを横切るように形成されている。ドライブトランジスタDT1,DT2のドライブゲート電極DG1,DG2は、Y方向に平行に延在して素子形成領域FRNXを横切るように形成されている。アクセストランジスタAT1が形成されている素子形成領域FRNYと、ドライブトランジスタD1が形成されている素子形成領域FRNXと、ドライブトランジスタD2が形成されている素子形成領域FRNXと、アクセストランジスタAT2が形成されている素子形成領域FRNYとは繋がっている。ドライブトランジスタDT1のドライブゲート電極DG1とドライブトランジスタDT2のドライブゲート電極DG2とによって挟まれた素子形成領域FRNの部分ソースドレイン領域に、接地配線が電気的に接続されている。素子形成領域FRPは、X方向に平行に延在し、素子形成領域FRNFRNXと距離を隔てて配置されている。素子形成領域FRPには、pチャネル型のMISトランジスタとしてロードトランジスタLT1,LT2が形成されている。ロードトランジスタLT1,LT2のロードゲート電極LG1,LG2は、Y方向に平行に延在して素子形成領域FRPを横切るように形成されている。ロードトランジスタLT1のロードゲート電極LG1とロードトランジスタLT2のロードゲート電極LG2とによって挟まれた素子形成領域FRPの部分ソースドレイン領域に、電源配線が電気的に接続されている。図133は、ドライブトランジスタDT1のゲート電極とアクセストランジスタAT1を通る断面線CXXXIII-CXXXIIIに沿った断面図である。図133に示すように、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sと、ビット線に電気的に接続コンタクトBLCされているn型のソースドレイン領域SDBが形成されている領域Bとによって挟まれた領域上に、アクセストランジスタAT1のアクセスゲート電極AG1が形成されている。アクセスゲート電極AG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域AHSが形成され、また、ソースドレイン領域SDBに隣接するようにハロ領域AHBが形成されている。また、接地配線に電気的に接続コンタクトVSSCされているn型のソースドレイン領域SDEが形成されている領域Eと、ストレージノードに電気的に接続コンタクトSNCされているn型のソースドレイン領域SDSが形成されている領域Sとによって挟まれた領域上に、ドライブトランジスタDT1のドライブゲート電極DG1が形成されている。ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHSが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHEが形成されている。なお、図5実施の形態1に示す半導体装置と同じ部材については同一符号を付し、その説明を繰り返さないこととする。次に、各トランジスタを電気的に接続する多層配線構造について説明する。図134は、1つのメモリセルにおけるトランジスタと第1金属配線との接続構造を示す平面図である。図135は、第1金属配線と第2金属配線との接続構造を示す平面図である。アクセストランジスタAT1の1対のソースドレイン領域SDの一方ソースドレイン領域SDBは、コンタクトプラグBLCプラグPG、第1金属配線BLM1およびヴィアBLV1を介して、ビット線BLとしての第2金属配線BLM2に電気的に接続されている。アクセストランジスタAT1の1対のソースドレイン領域SDの他方ソースドレイン領域SDSは、コンタクトSNCプラグPG、第1金属配線SNM1銅配線CW1およびコンタクトSNLCを介して、ロードトランジスタLT1の1対のソースドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタAT1のソースドレイン領域SDSは、第1金属配線SNM1銅配線CW1を介して、ロードトランジスタLT2のロードゲート電極LG2と、ドライブトランジスタDT2のドライブゲート電極DG2とに、それぞれ電気的に接続されている。また、アクセストランジスタAT1のソースドレイン領域SDSは、ドライブトランジスタDT1の1対のソースドレイン領域の一方ソースドレイン領域SDSに電気的に接続されている。アクセストランジスタAT1のアクセスゲート電極AG1は、ワード線WLの一部として形成されている。ドライブトランジスタDT1の1対のソースドレイン領域の他方ソースドレイン領域SDEは、コンタクトVSSCプラグPG、第1金属配線VSSM1およびヴィアVSSV1を介して、接地配線としての第2金属配線VSSM2に電気的に接続されている。ロードトランジスタLT1の1対のソースドレイン領域の他方は、コンタクトVDDCを介して、電源配線としての第1金属配線VDDM1銅配線CW1に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域SDの一方ソースドレイン領域SDBは、コンタクトプラグ/BLCプラグ/PG、第1金属配線/BLM1銅配線CW1およびヴィア/BLV1を介して、ビット線/BLとしての第2金属配線/BLM2に電気的に接続されている。アクセストランジスタAT2の1対のソースドレイン領域SDの他方ソースドレイン領域SDSは、コンタクト/SNCプラグPG、第1金属配線/SNM1銅配線CW1およびコンタクト/SNLCを介して、ロードトランジスタLT2の1対のソースドレイン領域の一方と電気的に接続されている。さらに、アクセストランジスタAT2のソースドレイン領域SDSは、第1金属配線/SNM1銅配線CW1およびコンタクト/SNGCを介して、ロードトランジスタLT1のロードゲート電極LG1と、ドライブトランジスタDT1のドライブゲート電極DG1とに、それぞれ電気的に接続されている。また、アクセストランジスタAT2のソースドレイン領域SDSは、ドライブトランジスタDT2の1対のソースドレイン領域の一方ソースドレイン領域SDSに電気的に接続されている。アクセストランジスタAT2のアクセスゲート電極AG2は、ワード線WLの一部として形成されている。ドライブトランジスタDT2の1対のソースドレイン領域の他方ソースドレイン領域SDEは、コンタクトVSSCプラグPGを介して、接地配線としての第1金属配線VSSM1銅配線CW1に電気的に接続されている。ロードトランジスタLT2の1対のソースドレイン領域の他方は、コンタクトVDDCを介して、電源配線としての第1金属配線VDDM1銅配線CW1に電気的に接続されている。次に、上述した半導体装置の製造方法について説明する。まず、半導体基板SUBの主表面に素子分離絶縁膜による素子分離領域ISRを形成することによって、互いに電気的に分離された素子形成領域FRN,FRPが規定される図132参照。次に、素子形成領域FRNにpウェルPW図133参照が形成される。次に、図114に示す工程と同様の工程を経て、アクセスゲート電極AG1,AG2、ドライブゲート電極DG1,DG2およびロードゲート電極LG1,LG2となるゲート構造Gがそれぞれ形成される図136参照。次に、ゲート構造Gの両側面にオフセットスペーサ図示せずが形成される。次に、図136に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、まず、アクセスゲート電極AG1AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、ドライブゲート電極DG1DG2となるゲート構造Gにおける、領域Sの側に位置する側面と、その領域Sとを、開口パターンによって露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bとを覆うように形成される。さらに、レジストマスクRMH1は、ドライブゲート電極DG1,DG2となるゲート構造Gにおける、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eの側に位置する側面と、その領域Eとを覆うとともに、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、所定の方向からボロンが注入されるハロ注入A。ボロンの注入は、図115~図119実施の形態9に示されるボロンの注入と同じ要領で行われる。まず、図136に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E1から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E2から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E3から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E4から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。その後、レジストマスクRMH1が除去される。次に、図137に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、NMIS領域RNを露出し、PMIS領域RPを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、所定の方向からボロンが注入されるハロ注入B。ボロンの注入は、図120~図124実施の形態9に示されるボロンの注入と同じ要領で行われる。まず、図137に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E5から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E6から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E7から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。次に、ボロンを方向E8から、半導体基板SUBの主表面に垂直な方向に対し斜めに注入することにより、露出した素子形成領域FRNにp型不純物領域図示せずが形成される。こうして形成されるp型不純物領域の一部がハロ領域となる。ここで、ハロ注入の注入条件について説明する。ハロ注入Aでは、方向E1と方向E2からの注入条件は同じ注入条件注入条件Aとされ、方向E3と方向E4からの注入条件は同じ注入条件注入条件Bとされる。また、ハロ注入Bでは、方向E5と方向E6からの注入条件は同じ注入条件注入条件Cとされ、方向E7と方向E8からの注入条件は同じ注入条件注入条件Dとされる。アクセストランジスタAT1,AT2のハロ領域AHSは、方向E2注入条件Aと方向E6注入条件Cからの注入によって形成され、ハロ領域AHBは、方向E5注入条件Cからの注入によって形成される。一方、ドライブトランジスタDT1,DT2のハロ領域DHSは、方向E3注入条件Bと方向E7注入条件Dからの注入によって形成され、ハロ領域DHBは、方向E8注入条件Dからの注入によって形成される。本半導体装置では、ハロ領域AHSの不純物濃度がハロ領域AHBの不純物濃度よりも高く、ハロ領域DHSの不純物濃度がハロ領域DHEの不純物濃度よりも高く、ハロ領域AHSの不純物濃度とハロ領域DHSの不純物濃度とは同じ不純物濃度となり、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも低くなるように、注入条件A~Dが設定される。次に、レジストマスクREMH2を除去することなく、レジストマスクRMH2レジストマスクRME1を注入マスク注入マスクBとして、リン等が注入されるエクステンション注入。図138に示すように、レジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルPWの領域の表面から所定の深さにわたりエクステンション領域ERが形成される図133参照。その後、レジストマスクRME1が除去される。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクC。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板SUB内に注入することにより、素子形成領域RPにハロ領域図示せずが形成される。次に、ボロンを半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図128~図131実施の形態9に示す工程と同様の工程を経て、第1金属配線銅配線CW1が形成される図133参照。この後、銅配線CW1を覆うように層間絶縁膜図示せずが形成される。その層間絶縁膜に、プラグPGを形成する方法と同様の方法によりヴィアBLV1、/BLV1、VSSV1図135参照が形成される。次に、ヴィアBLV1、/BLV1、VSSV1を覆うように、層間絶縁膜図示せずが形成される。その層間絶縁膜に、銅配線CW1を形成する方法と同様の方法によって、第2金属配線BLM2、/BLM2,VSSM2図135参照が形成される。こうしてSRAMメモリセルの主要部分が形成される。本半導体装置では、SRAMメモリセルの各トランジスタは、第1金属配線と第2金属配線とによって電気的に接続されている。これにより、各トランジスタが、第1金属配線、第2金属配線および第3金属配線によって電気的に接続されている配線構造と比べると、製造コストを削減することができる。また、本半導体装置のアクセストランジスタAT1AT2では、不純物濃度が相対的に高いハロ領域AHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域AHBがビット線BL/BL側に形成されている。また、ドライバトランジスタDT1,DT2では、不純物濃度が相対的に高いハロ領域DHSがストレージノードSN/SN側に形成され、不純物濃度が相対的に低いハロ領域DHEが接地配線VSS側に形成されている。これにより、実施の形態1において説明したように、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、実施の形態1において説明したように、不純物濃度が相対的に高いハロ領域DHSをストレージノードSN/SN側に形成し、不純物濃度が相対的に低いハロ領域DHEを接地配線VSS側に形成することで、ドライブトランジスタDT1,DT2のしきい値電圧を相対的に低くして、読み出し時における高速動作を可能にすることができる。また、上述した半導体装置では、アクセストランジスタAT1,AT2のハロ領域AHB,AHSと、ドライブトランジスタDT1,DT2のハロ領域DHE,DHSは、レジストマスクRMH1注入マスクAとレジストマスクRMH2注入マスクBとにより形成される。また、ロードトランジスタLT1,LT2のハロ領域はレジストマスク注入マスクCにより形成される。これにより、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。なお、上述した半導体装置では、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも低い場合について説明した。ハロ領域DHE,AHBの不純物濃度としては、ハロ領域DHEの不純物濃度がハロ領域AHBの不純物濃度よりも高くなるように、注入条件A~Dを設定してもよい。この場合には、実施の形態1において説明したように、ドライブトランジスタDT1,DT2からのリーク電流を抑制することができる。また、ハロ領域DHEの不純物濃度とハロ領域AHBの不純物濃度とが同じ不純物濃度となるように、注入条件A~Dをすべて同じ注入条件に設定してもよい。この場合であっても、アクセストランジスタAT1,AT2では、ハロ領域AHSの不純物濃度はハロ領域AHBの不純物濃度よりも高く、ドライブトランジスタDT1,DT2では、ハロ領域DHSの不純物濃度がハロ領域DHEの不純物濃度よりも高くなる。これにより、読み出しマージンと書き込みマージンとの双方を上げることができる。実施の形態11ここでは、縦型セルと称されるSRAMメモリセルを備えた半導体装置について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図139に示すように、アクセストランジスタAT1,AT2では、1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域AHSの不純物濃度が、ビット線BL,/BLに接続されている側のハロ領域AHBの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT1,DT2の1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域DHTの不純物濃度と、接地配線VSSに接続されている側のハロ領域DHTの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域DHTの不純物濃度は、ハロ領域AHBの不純物濃度よりも低く設定されている。なお、これ以外の構成については、図3に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図140は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。点線太線によって囲まれた領域が一つのメモリセルを構成する。図140に示すように、ドライブトランジスタDT1,DT2のハロ領域として、ハロ領域DHTが形成されている。なお、これ以外の構成については、図109に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。図141は、ドライブトランジスタDT1のゲート電極とアクセストランジスタAT1を通る断面線CXLI-CXLIに沿った断面図である。図141に示すように、ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHTが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHTが形成されている。なお、これ以外の構成については、図110に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。次に、上述した半導体装置の製造方法について説明する。実施の形態9と同様に、ゲート構造Gが形成された後、図142に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sと、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bと、第2素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、所定の方向からボロンが注入されるハロ注入A。図142に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E1、方向E2、方向E3および方向E4のそれぞれから、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域図示せずが形成される。その後、レジストマスクRMH1が除去される。次に、図143に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sのうち、素子形成領域FRNYに位置する部分と、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するように形成される。一方、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sのうち、素子形成領域FRNXに位置する部分と、第2素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、所定の方向からボロンが注入されるハロ注入B。図143に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E5、方向E6、方向E7および方向E8のそれぞれから、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域図示せずが形成される。その後、レジストマスクRMH2が除去される。なお、方向E1,E2注入条件A、方向E3,E4注入条件B、方向E5,E6注入条件C、方向E7,E8注入条件Dからの注入条件は、ハロ領域DHTの不純物濃度とハロ領域DHTの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域DHTの不純物濃度がハロ領域AHBの不純物濃度よりも低くなるように設定される。次に、図144に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRME1が形成される注入マスクC。レジストマスクRME1は、NMIS領域RNを露出し、PMIS領域RPを覆うように形成される。次に、レジストマスクRME1を注入マスクとして、リン等が注入されるエクステンション注入。レジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルの領域の表面から所定の深さにわたりエクステンション領域ERが形成される図141参照。その後、レジストマスクRME1が除去される。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクD。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板SUB内に注入することにより、素子形成領域RPにハロ領域図示せずが形成される。次に、ボロンを半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、第1金属配線として、銅配線CW1が形成される図141参照。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度は、ドライブトランジスタDT1,DT2のハロ領域DHTの不純物濃度よりも高く設定されている。これにより、ハロ領域DHTの不純物濃度は、ハロ領域AHBの不純物濃度よりも低くなり、読み出し動作では、読み出し速度を向上させることができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。実施の形態12ここでは、縦型セルと称されるSRAMメモリセルを備えた半導体装置の他の例について説明する。まず、そのSRAMメモリセルの等価回路について説明する。図145に示すように、アクセストランジスタAT1,AT2では、1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域AHSの不純物濃度が、ビット線BL,/BLに接続されている側のハロ領域AHBの不純物濃度よりも高く設定されている。また、ドライブトランジスタDT1,DT2の1対のハロ領域HRのうち、ストレージノードSN,/SNに接続されている側のハロ領域DHTの不純物濃度と、接地配線VSSに接続されている側のハロ領域DHTの不純物濃度とは同じ不純物濃度に設定されている。また、そのハロ領域DHTの不純物濃度は、ハロ領域AHBの不純物濃度と実質的に同じ不純物濃度に設定されている。なお、これ以外の構成については、図3に示す等価回路と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。次に、SRAMメモリセルの構造について説明する。図146は、SRAMセルアレイのメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトのレイアウトを示す平面図である。図146に示すように、ドライブトランジスタDT1,DT2のハロ領域として、ハロ領域DHTが形成されている。なお、これ以外の構成については、図109に示すレイアウトと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。図147は、ドライブトランジスタDT1のゲート電極とアクセストランジスタAT1を通る断面線CXLVII-CXLVIIに沿った断面図である。図147に示すように、ドライブゲート電極DG1の直下の領域では、p型のハロ領域HRとして、ソースドレイン領域SDSに隣接するようにハロ領域DHTが形成され、また、ソースドレイン領域SDEに隣接するようにハロ領域DHTが形成されている。なお、これ以外の構成については、図110に示す構成と同様なので、同一部材については同一符号を付し、その説明を繰り返さないこととする。次に、上述した半導体装置の製造方法について説明する。実施の形態9と同様に、ゲート構造Gが形成された後、図148に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH1が形成される注入マスクA。レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sの側に位置する側面と、その領域Sのうち、素子形成領域FRNYに位置する部分とを露出するように形成される。一方、レジストマスクRMH1は、アクセスゲート電極AG1,AG2となるゲート構造Gにおける、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bの側に位置する側面と、その領域Bと、素子形成領域FRPとを覆うように形成される。さらに、レジストマスクRMH1は、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線が接続されるソースドレイン領域が形成されることになる領域Eと、領域Sのうち、素子形成領域FRNXに位置する部分を覆うように形成される。次に、レジストマスクRMH1を注入マスクとして、所定の方向からボロンが注入されるハロ注入A。図148に示すように、レジストマスクRMH1を注入マスクとして、ボロンを方向E1、方向E2、方向E3および方向E4のそれぞれから、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域図示せずが形成される。その後、レジストマスクRMH1が除去される。次に、図149に示すように、所定の写真製版処理を施すことにより、ハロ領域を形成するための注入マスクとなるレジストマスクRMH2が形成される注入マスクB。レジストマスクRMH2は、アクセスゲート電極AG1,AG2となるゲート構造Gと、ストレージノードに電気的に接続されるソースドレイン領域が形成されることになる領域Sと、ビット線に電気的に接続されるソースドレイン領域が形成されることになる領域Bとを露出するように形成される。さらに、レジストマスクRMH2は、ドライブゲート電極DG1,DG2となるゲート構造Gと、接地配線に電気的に接続されるソースドレイン領域が形成されることになる領域Eとを露出するように形成される。一方、レジストマスクRMH2は、素子形成領域FRPとを覆うように形成される。次に、レジストマスクRMH2を注入マスクとして、所定の方向からボロンが注入されるハロ注入B。図149に示すように、レジストマスクRMH2を注入マスクとして、ボロンを方向E5、方向E6、方向E7および方向E8のそれぞれから、半導体基板SUBの主表面に垂直な方向に対し斜めθ=約7度に注入することにより、露出したpウェルPWの領域に、p型不純物領域図示せずが形成される。なお、方向E1,E2注入条件A、方向E3,E4注入条件B、方向E5,E6注入条件C、方向E7,E8注入条件Dからの注入条件は、ハロ領域DHTの不純物濃度とハロ領域DHTの不純物濃度とが同じ不純物濃度になり、また、そのハロ領域DHTの不純物濃度とハロ領域AHBの不純物濃度とが同じ不純物濃度となるように設定される。次に、レジストマスクRMH2を除去することなく、レジストマスクRMH2レジストマスクRME1を注入マスク注入マスクBとして、リン等が注入されるエクステンション注入。図150に示すように、レジストマスクRME1を注入マスクとして、たとえば、リンまたは砒素を、半導体基板SUBの主表面に垂直な方向から半導体基板SUB内に注入することにより、露出したpウェルの領域の表面から所定の深さにわたりエクステンション領域ERが形成される図147参照。その後、レジストマスクRME1が除去される。次に、NMIS領域RNを覆い、PMIS領域RPを露出するレジストマスク図示せずが形成される注入マスクC。次に、そのレジストマスクを注入マスクとして、リンまたは砒素を半導体基板SUB内に注入することにより、素子形成領域RPにハロ領域図示せずが形成される。次に、ボロンを半導体基板SUB内に注入することにより、エクステンション領域図示せずが形成される。その後、そのレジストマスクが除去される。次に、図28~図31に示す工程実施の形態1と同様の工程を経て、第1金属配線として、銅配線CW1が形成される図147参照。その後、銅配線CW1の上に多層配線構造が形成されて、SRAMメモリセルの主要部分が形成される。上述したSRAMメモリセルを備えた半導体装置では、アクセストランジスタAT1,AT2のハロ領域AHBの不純物濃度と、ドライブトランジスタDT1,DT2のハロ領域DHTの不純物濃度とは実質的に同じ不純物濃度に設定されている。これにより、ハロ領域DHTの不純物濃度が、ハロ領域AHBの不純物濃度よりも低い場合に比べて、読み出し動作時のリーク電流を抑制することができる。また、読み出しマージンと書き込みマージンとの双方を上げることができる。さらに、比較例に係る半導体装置の場合よりも、ハロ領域を形成するための写真製版マスクを削減することができる。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。"