"1ビットのセルデータを記憶するユニットセルと、制御回路とを備え、前記ユニットセルは、n個nは2以上の整数の抵抗変化型記憶素子を備え、前記n個の抵抗変化型記憶素子のうち少なくとも1つが、前記セルデータが記録される有効素子であり、前記セルデータの読み出し時、前記制御回路は、少なくとも前記有効素子を選択し、前記有効素子に記録されているデータを前記セルデータとして読み出す半導体装置。請求項1に記載の半導体装置であって、前記n個の抵抗変化型記憶素子は、データ0が記録されている0状態素子と、データ1が記録されている1状態素子の両方を含んでおり、前記有効素子は、前記0状態素子と前記1状態素子のうち前記セルデータに応じたいずれか一方である半導体装置。請求項2に記載の半導体装置であって、前記セルデータの読み出し時、前記制御回路は、前記n個の抵抗変化型記憶素子に含まれる複数の読み出し対象素子を順番に選択し、前記複数の読み出し対象素子は、前記有効素子を含み、且つ、前記0状態素子と前記1状態素子の両方を含んでいる半導体装置。請求項3に記載の半導体装置であって、前記複数の読み出し対象素子は、前記n個の抵抗変化型記憶素子の全てである半導体装置。請求項1に記載の半導体装置であって、前記有効素子の数は2以上であり、前記セルデータの読み出し時、前記制御回路は、前記2以上の有効素子を同時に選択し、前記2以上の有効素子のそれぞれを流れる素子電流の和に基づいて前記セルデータの判定を行う半導体装置。請求項1乃至5のいずれか一項に記載の半導体装置であって、前記n個の抵抗変化型記憶素子の各々は、MOS型のアンチヒューズ素子である半導体装置。1ビットのセルデータを記憶するユニットセルと、ワード線と、ビット線と、ソース線とを備え、前記ユニットセルは、ゲートが前記ワード線に接続され、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方が第1ノードに接続された第1トランジスタと、前記第1ノードと前記ソース線との間に並列に接続されたn組nは2以上の整数の記憶ユニットとを備え、前記n組の記憶ユニットの各々は、第1端子と第2端子とを備え、前記第1端子が前記第1ノードに接続され、前記第2端子が第2ノードに接続された抵抗変化型記憶素子と、ゲートがサブワード線に接続され、ソース及びドレインの一方が前記第2ノードに接続され、ソース及びドレインの他方が前記ソース線に接続された第2トランジスタとを備える半導体装置。請求項7に記載の半導体装置であって、前記n組の記憶ユニットは、前記抵抗変化型記憶素子にデータ0が記録されている0状態ユニットと、前記抵抗変化型記憶素子にデータ1が記録されている1状態ユニットとを含んでいる半導体装置。請求項7又は8に記載の半導体装置であって、前記抵抗変化型記憶素子は、MOS型のアンチヒューズ素子であり、前記アンチヒューズ素子のゲート電極が、前記第1端子及び前記第2端子の一方であり、前記アンチヒューズ素子の拡散層が、前記第1端子及び前記第2端子の他方である半導体装置。請求項9に記載の半導体装置であって、前記アンチヒューズ素子の前記ゲート電極が、前記第1端子であり、前記ゲート電極は、前記n個の記憶ユニット間で共通である半導体装置。請求項9又は10に記載の半導体装置であって、前記アンチヒューズ素子の前記拡散層が、前記第2端子であり、且つ、前記第2トランジスタの前記ソース及びドレインの一方と共通である半導体装置。請求項7乃至11のいずれか一項に記載の半導体装置であって、前記第1トランジスタのゲート電極は、隣り合うユニットセル間で共通である半導体装置。請求項7乃至12のいずれか一項に記載の半導体装置であって、前記第2ノードは、分岐することなく、前記第2トランジスタの前記ソース及びドレインの一方と前記第2端子との間だけを電気的に接続する半導体装置。セルをアレイ状に配置するレイアウトにおいて、複数のセル列をつなぐ第1のビット線から第1のセルへ分岐する点と、前記複数のセル列をつなぐ第1のソース線から前記第1のセルへ分岐する点とを最短距離で結んだ際、その線分と前記第1のビット線とは異なる第2のビット線とは、平面視した場合に交差することを特徴とする半導体装置。近年、OTPメモリに対して、高い耐タンパ性tamperresistantが要求されている。図1で示されたようなアンチヒューズ素子は、一般には耐タンパ性が高いとされている。それは、破壊状態書き込み状態と非破壊状態未書き込み状態とを物理解析によって明確に区別することが難しいためである。しかしながら、本願発明者は、図1で示されたようなアンチヒューズ素子であっても耐タンパ性が高いとは限らないという可能性を認識した。上述の通り、第1端子T1と第2端子T2との間に素子電流が流れる記憶データ1の場合、Pウェル1中を基板電流Isubも流れる。ここで、上記の特許文献5US特許第5,940,545に記載されている解析技術を適用すれば、その基板電流Isubに起因する微弱な発光が検出されてしまう可能性がある。すなわち、発光が検出されるか否かに基づいて、記憶データが0か1かが判明してしまう可能性がある。このような問題は、アンチヒューズ素子の場合だけに限られない。同様の解析技術あるいは未知の解析技術により、抵抗変化型記憶素子に記録されているデータが外部から読み取られしまう可能性がある。本発明の1つの目的は、抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させることができる技術を提供することにある。本発明の他の目的は、抵抗変化型記憶素子を用いた半導体装置の新規な回路構成を提供することにある。以下に、[発明を実施するための形態]で使用される番号符号を用いて、[課題を解決するための手段]を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の1つの観点において、半導体装置が提供される。その半導体装置は、1ビットのセルデータを記憶するユニットセル10と、制御回路100とを備える。ユニットセル10は、n個nは2以上の整数の抵抗変化型記憶素子31を備える。それらn個の抵抗変化型記憶素子31のうち少なくとも1つが、セルデータが記録される有効素子40である。セルデータの読み出し時、制御回路100は、少なくとも有効素子40を選択し、有効素子40に記録されているデータをセルデータとして読み出す。本発明の他の観点において、半導体装置が提供される。その半導体装置は、1ビットのセルデータを記憶するユニットセル10と、ワード線WLと、ビット線BLと、ソース線SLとを備える。ユニットセル10は、第1トランジスタ20と、n組nは2以上の整数の記憶ユニット30とを備える。第1トランジスタ20のゲートは上記ワード線WLに接続され、ソース及びドレインの一方は上記ビット線BLに接続され、ソース及びドレインの他方は第1ノードN1に接続されている。n組の記憶ユニット30は、第1ノードN1と上記ソース線SLとの間に並列に接続されている。n組の記憶ユニット30の各々は、抵抗変化型記憶素子31と、第2トランジスタ32とを備える。抵抗変化型記憶素子31は、第1端子T1と第2端子T2とを備え、第1端子T1が上記第1ノードN1に接続され、第2端子T2が第2ノードN2に接続されている。第2トランジスタ32のゲートはサブワード線SWLに接続され、ソース及びドレインの一方は上記第2ノードN2に接続され、ソース及びドレインの他方は上記ソース線SLに接続されている。本発明によれば、抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させることが可能となる。本発明によれば、抵抗変化型記憶素子を用いた半導体装置の新規な回路構成が提供される。添付図面を参照して、本発明の実施の形態を説明する。1.ユニットセル本発明の実施の形態において、ユニットセルという概念が導入される。単一のユニットセルは、1ビットのデータの記憶に用いられる。ユニットセルに記録される1ビットデータは、以下、セルデータと参照される。図3は、本実施の形態に係るユニットセル10の構成例を示す回路図である。ユニットセル10は、セル選択トランジスタ20とn組の記憶ユニット30-1~30-nを備えている。ここで、nは2以上の整数である。セル選択トランジスタ20は、ユニットセル10の選択に用いられるトランジスタである。セル選択トランジスタ20のゲートは、ワード線WLに接続されている。セル選択トランジスタ20のソース/ドレイン拡散層の一方は、ビット線BLに接続されており、その他方は、ユニットセル10内の第1ノードN1に接続されている。尚、図3の例において、セル選択トランジスタ20は、PチャネルMOSトランジスタである。n組の記憶ユニット30-1~30-nは、上記第1ノードN1とソース線SLとの間に並列に接続されている。つまり、n組の記憶ユニット30-1~30-nは、同じ第1ノード共通ノードと同じ1本のソース線SL共通ソース線との間に接続されている。単一の記憶ユニット30-ii=1~nの構成は、次の通りである。単一の記憶ユニット30-iは、抵抗変化型記憶素子31-iと素子選択トランジスタ32-iを備えている。抵抗変化型記憶素子31-iは、抵抗値の変化を利用してデータを記憶する素子である。より詳細には、抵抗変化型記憶素子31-iは、第1端子T1と第2端子T2とを備える2端子素子であり、第1端子T1と第2端子T2との間の抵抗値を電気的に変化させることが可能である。そのような抵抗変化型記憶素子31としては、ヒューズ素子、アンチヒューズ素子、抵抗変化型メモリReRAMのメモリセルに用いられるもの、相変化メモリPRAMのメモリセルに用いられるもの、等が挙げられる。抵抗変化型記憶素子31-iの第1端子T1は、上記第1ノードN1共通ノードに接続されている。つまり、ユニットセル10内のn個の抵抗変化型記憶素子30-1~30-nのそれぞれの第1端子T1が、同じ第1ノードN1に共通に接続されている。一方、抵抗変化型記憶素子31-iの第2端子T2は、記憶ユニット30-i内の第2ノードN2に接続されている。素子選択トランジスタ32-iは、抵抗変化型記憶素子31-iの選択に用いられるトランジスタである。素子選択トランジスタ32-iのゲートは、サブワード線SWL-iに接続されている。素子選択トランジスタ32-iのソース/ドレイン拡散層の一方は、記憶ユニット30-i内の第2ノードN2に接続されており、その他方は、上記のソース線SL共通ソース線に接続されている。つまり、ユニットセル10内のn個の素子選択トランジスタ32-1~32-nは、同じソース線SLに共通に接続されている。尚、図3の例において、素子選択トランジスタ32は、NチャネルMOSトランジスタである。尚、記憶ユニット30-i内の第2ノードN2において、配線は分岐しない。つまり、各記憶ユニット30-iにおいて、第2ノードN2は、抵抗変化型記憶素子31-iの第2端子T2と素子選択トランジスタ32-iのソース/ドレイン拡散層との間だけを電気的に接続している。図4は、抵抗変化型記憶素子31-iがアンチヒューズ素子AF-iである場合のユニットセル10の構成例を示している。アンチヒューズ素子AF-iは、既出の図1で示されたようなMOS型ゲート絶縁膜破壊型のアンチヒューズ素子である。尚、MOS型のアンチヒューズ素子とは、MOSトランジスタ型とMOSキャパシタ型の両方を含む。アンチヒューズ素子AF-iは、第1端子T1と第2端子T2とを備える2端子素子である。より詳細には、アンチヒューズ素子AF-iのゲート電極が、第1端子T1と第2端子T2の一方であり、その拡散層ソース、ドレイン、ウェルが、第1端子T1と第2端子T2の他方である。例えば、アンチヒューズ素子AF-iのゲート電極が第1端子T1であり、その拡散層が第2端子T2である。以下、図4に示されるように抵抗変化型記憶素子31-iがアンチヒューズ素子AF-iである場合を例として用いて、説明を行う。2.半導体装置及び基本動作図5は、本実施の形態に係るユニットセル10を用いた半導体装置半導体記憶装置の構成の一例を示している。半導体装置は、セルアレイARRと制御回路100を備えている。セルアレイARRは、マトリックス状に配置された複数のユニットセル10を備えている。図5に示される例では、ワード線WL及びサブワード線SWLは、X方向に平行に設けられている。単一のワード線WLは、X方向に沿って配置された1列のユニットセル10に共通に接続されている。単一のサブワード線SWLiは、X方向に沿って配置された1列のユニットセル10のそれぞれの素子選択トランジスタ32-iに共通に接続されている。また、ビット線BL及びソース線SLは、X方向と直交するY方向に平行に設けられている。単一のビット線BLは、Y方向に沿って配置された1列のユニットセル10に共通に接続されている。単一のソース線SLは、Y方向に沿って配置された1列のユニットセル10に共通に接続されている。但し、セルアレイARRの構成は、図5に示されているものだけに限られない。セルアレイARRの構成の変形例は、後述される。制御回路100は、ユニットセル10に対するデータ書きこみ/データ読み出しを制御するための回路である。具体的には、制御回路100は、アドレス決定回路、Xデコーダ、Yデコーダ、センスアンプなどを含んでいる。制御回路100は、Xデコーダを通して、所望のワード線WLや所望のサブワード線SWLを選択することができる。また、制御回路100は、Yデコーダを通して、所望のビット線BLや所望のソース線SLを選択することができる。更に、制御回路100は、センスアンプを用いて、ユニットセル10に記録されているデータを判定することができる。アクセス対象データ書き込み対象あるいはデータ読み出し対象のユニットセル10は、以下、選択ユニットセル10sと参照される。選択ユニットセル10sにつながっているワード線WLは、選択ワード線WLsである。選択ユニットセル10sにつながっているビット線BLは、選択ビット線BLsである。選択ユニットセル10sにつながっているソース線SLは、選択ソース線SLsである。制御回路100は、選択ユニットセル10sのアドレス情報に基づいて、複数のワード線WLの中から選択ワード線WLsを選択し、複数のビット線BLの中から選択ビット線BLsを選択し、複数のソース線SLの中から選択ソース線SLsを選択することができる。また、制御回路100は、選択ユニットセル10sに含まれるn個のアンチヒューズ素子AF-1~AF-nのうち任意の1つにアクセスすることができる。アクセス対象データ書き込み対象あるいはデータ読み出し対象のアンチヒューズ素子AFは、以下、選択素子と参照される。以下、選択素子に対するデータ書き込み方法及びデータ読み出し方法を説明する。ここでは、例として、選択ユニットセル10sに含まれるアンチヒューズ素子AF-1が選択素子である場合を考える。この場合、選択ユニットセル10sに含まれる素子選択トランジスタ32-1につながっているサブワード線SWL-1が、選択サブワード線である。選択素子AF-1に対するデータ書き込み方法は、次の通りである。制御回路100は、選択ワード線WLsを選択し、その選択ワード線WLsにLowレベル電圧を印加する。その結果、選択ワード線WLsにつながっているセル選択トランジスタ20がONする。また、制御回路100は、選択サブワード線SWL-1を選択し、その選択サブワード線SWL-1にHighレベル電圧を印加する。その結果、選択サブワード線SWL-1につながっている素子選択トランジスタ32-1がONする。更に、制御回路100は、選択ビット線BLsと選択ソース線SLsとの間に書き込み用高電圧を印加する。これにより、選択素子AF-1のゲート絶縁膜が破壊され、選択素子AF-1が導通状態書き込み状態となる。すなわち、選択素子AF-1に、データ1が書き込まれる。選択素子AF-1に個別にアクセス可能であるため、良好な書き込み状態が実現される。選択素子AF-1からのデータ読み出し方法は、次の通りである。制御回路100は、選択ワード線WLsを選択し、その選択ワード線WLsにLowレベル電圧を印加する。その結果、選択ワード線WLsにつながっているセル選択トランジスタ20がONする。また、制御回路100は、選択サブワード線SWL-1を選択し、その選択サブワード線SWL-1にHighレベル電圧を印加する。その結果、選択サブワード線SWL-1につながっている素子選択トランジスタ32-1がONする。更に、制御回路100は、選択ビット線BLsと選択ソース線SLsとの間に所定の読み出し電圧を印加する。そして、制御回路100は、読み出し電圧印加時に選択ユニットセル10sを流れるセル電流の大きさに基づいて、選択素子AF-1の抵抗状態、すなわち、選択素子AF-1に記録されているデータを判定する。具体的には、セル電流が所定の閾値よりも大きい場合、制御回路100は、選択素子AF-1は導通状態書き込み状態であり、記録データは1であると判定する。一方、セル電流が所定の閾値よりも小さい場合、制御回路100は、選択素子AF-1は非導通状態未書き込み状態であり、記録データは0であると判定する。このように、ユニットセル10に含まれるn個のアンチヒューズ素子AF-1~AF-nに対して、1つずつ個別にデータ読み書きが可能である。その一方で、ユニットセル10に記録されるセルデータとして扱われるのは、1ビットデータである。そこで、本実施の形態では、ユニットセル10毎に有効素子40が指定される。有効素子40とは、ユニットセル10としてのセルデータが記録されるアンチヒューズ素子AFのことである。ユニットセル10に含まれるn個のアンチヒューズ素子AF-1~AF-nのうち少なくとも1つが、有効素子40として用いられる。有効素子40が複数である場合、それら複数の有効素子40の各々に同じセルデータが記録される。例えば、図5に示される選択ユニットセル10sでは、1つのアンチヒューズ素子AF-1が有効素子40である。セルデータの読み出し時、制御回路100は、少なくともその有効素子40を選択素子として選択し、当該有効素子40に記録されているデータをセルデータとして読み出す。一方、選択ユニットセル10s中の有効素子40以外のアンチヒューズ素子AF-2は、ダミー素子であると言える。制御回路100は、ダミー素子に記録されているデータを読み出してもよいが、そのデータをセルデータとしては扱わない。このようなダミー素子の存在は、ユニットセル10の耐タンパ性の向上に寄与する。以上のように構成された半導体装置の使用方法としては、様々考えられる。以下、本実施の形態に係る半導体装置の使用例をいくつか説明する。3.第1の使用例第1の使用例では、データ0が記録されている0状態素子未書き込み状態素子と、データ1が記録されている1状態素子書き込み状態素子とが、単一のユニットセル10内に混在している。つまり、単一のユニットセル10中のn個のアンチヒューズ素子AF-1~AF-nは、少なくとも1個の0状態素子と、少なくとも1個の1状態素子とを含んでいる。有効素子40は当然、0状態素子あるいは1状態素子のいずれかである。セルデータが0の場合、有効素子40は0状態素子であり、セルデータが1の場合、有効素子40は1状態素子である。図6は、第1の使用例におけるユニットセル10を示す概念図である。図6に示される例では、アンチヒューズ素子AF-1、AF-4が0状態素子であり、アンチヒューズ素子AF-2、AF-3が1状態素子である。記憶ユニット30の観点から言えば、記憶ユニット30-1、30-4が0状態ユニットであり、記憶ユニット30-2、30-3が1状態ユニットである。また、有効素子40はアンチヒューズ素子AF-3であり、セルデータは1である。3-1.データ書き込み動作選択ユニットセル10sにセルデータを書き込む際、制御回路100は、有効素子40がセルデータに応じた状態になり、且つ、0状態素子と1状態素子とが当該選択ユニットセル10sにおいて混在するように、データ書き込みを制御する。図7に示されるフローチャートを参照して、第1の使用例におけるデータ書き込み方法を説明する。ステップS10:まず、制御回路100は、選択ユニットセル10s内のn個のアンチヒューズ素子AF-1~AF-nのうちどれを有効素子40とするかを決定する。具体的には、制御回路100は、番号1~nのうちのいずれかを有効番号eとして決定し、アンチヒューズ素子AF-eを有効素子40とする。例えば、制御回路100は、選択ユニットセル10sのアドレス情報選択ワード線WLsの番号X、選択ビット線BLsの番号Yを用いた演算を実施し、それにより有効番号eを算出する。番号X、Yの他に、別の場所に記録したコードZあるいは外部から与えるコードZを、演算に組み込んでもよい。このようにして、制御回路100は、ユニットセル10毎に、有効番号eすなわち有効素子40を決定することができる。ステップS11、S12:次に、制御回路100は、データ1を書き込む対象である書き込み対象素子を、n個のアンチヒューズ素子AF-1~AF-nの中から決定する。書き込み対象素子は1つであってもよいし、複数であってもよい。但し、選択ユニットセル10s内に0状態素子と1状態素子とが混在しなければならないので、書き込み対象素子の数はn-1以下である。書き込み対象素子以外のアンチヒューズ素子AFは、非書き込み対象素子である。選択ユニットセル10sに記録されるセルデータが1の場合、制御回路100は、少なくとも有効素子40を含むように書き込み対象素子を決定するステップS11。一方、選択ユニットセル10sに記録されるセルデータが0の場合、制御回路100は、有効素子40を含まないように書き込み対象素子を決定する言い換えれば、少なくとも有効素子40を含むように非書き込み対象素子を決定するステップS12。ステップS13:制御回路100は、書き込み対象素子に対して上述のデータ書き込み処理を実施し、書き込み対象素子の各々を書き込み状態1状態にする。このようにして、有効素子40がセルデータに応じた状態になり、且つ、0状態素子と1状態素子とが選択ユニットセル10sにおいて混在するようになる。尚、書き込み対象素子が複数の場合、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の書き込み対象素子に対して1つずつ順番に書き込みを行うことが好適である。図6で示された例の場合、有効番号eは3であり、有効素子40はアンチヒューズ素子AF-3である。また、セルデータは1であり、書き込み対象素子は、アンチヒューズ素子AF-2、AF-3である。それらアンチヒューズ素子AF-2、AF-3に対して、データ1が順番に書き込まれる。尚、ここでは、データ1書き込みの場合だけ書き込み処理を行うアンチヒューズ素子AFを例に挙げたが、他の抵抗変化型記憶素子31の場合でも同様である。制御回路100は、有効素子40がセルデータに応じた状態になり、且つ、0状態素子と1状態素子とが選択ユニットセル10sにおいて混在するように、データ書き込みを制御すればよい。3-2.データ読み出し動作選択ユニットセル10sからセルデータを読み出す際の動作は、次の通りである。まず、制御回路100は、上述のデータ書き込み動作の場合と同様に、有効番号eすなわち有効素子40を決定する。次に、制御回路100は、n個のアンチヒューズ素子AF-1~AF-nの中から、複数の読み出し対象素子を決定する。その複数の読み出し対象素子は、有効素子40を含んでおり、且つ、少なくとも1つの0状態素子と少なくとも1つの1状態素子を含んでいる。最も単純には、制御回路100は、n個のアンチヒューズ素子AF-1~AF-nの全てを読み出し対象素子として決定すればよい。何故なら、アンチヒューズ素子AF-1~AF-nには、有効素子40と0状態素子と1状態素子とが必ず含まれているからである。そして、制御回路100は、それら複数の読み出し対象素子を1つずつ順番に選択素子として選択する。図8は、図6で示されたユニットセル10の場合のデータ読み出し例を示すタイミングチャートである。有効番号eは3であり、有効素子40はアンチヒューズ素子AF-3である。また、アンチヒューズ素子AF-1~AF-4の全てが読み出し対象素子である。この場合、制御回路100は、サブワード線SWL-1~SWL-4を1つずつ順番に選択する。但し、制御回路100は、サブワード線SWL-1、SWL-2、SWL-4を選択した場合にそれぞれ読み出されるデータは採用しない。制御回路100は、有効サブワード線SWL-3を選択した場合に読み出されるデータを、選択ユニットセル10sに記録されたセルデータとして採用し、そのセルデータを出力データOUTとして出力する。3-3.効果以上に説明されたように、第1の使用例によれば、選択ユニットセル10sからのデータ読み出し時、0状態素子と1状態素子の両方が選択される。従って、有効素子40が0状態素子か1状態素子か、すなわち、セルデータが0か1かは、外部から判別し難くなる。例えば、上記の特許文献5US特許第5,940,545に記載されている解析技術を適用すれば、1状態素子の選択時に微弱な発光が検出されてしまう可能性がある。しかし、発光が検出されたからといって、有効素子40が1状態素子であるとは限らない。逆に、発光が検出されなかったからといって、有効素子40が0状態素子であるとは限らない。すなわち、発光が検出されるか否かに基づいて、セルデータを特定することは不可能である。このように、本実施の形態に係るユニットセル10を用いることにより、耐タンパ性が向上する。読み出し対象素子の数が多くなるにつれて、その効果は大きくなる。4.第2の使用例第2の使用例では、有効素子40の数が2以上である。その一方で、0状態素子と1状態素子がユニットセル10内で混在している必要は必ずしもない。図9は、第2の使用例におけるユニットセル10を示す概念図である。図9に示される例では、3個のアンチヒューズ素子AF-1~AF-3が、有効素子40である。また、セルデータは1である。従って、アンチヒューズ素子AF-1~AF-3の各々にセルデータ1が記録されており、その他のアンチヒューズ素子AF-4にはデータ0が記録されている。4-1.データ書き込み動作選択ユニットセル10sにセルデータを書き込む際、制御回路100は、2以上の有効素子40の各々がセルデータに応じた状態になるように、データ書き込みを制御する。図10に示されるフローチャートを参照して、第2の使用例におけるデータ書き込み方法を説明する。ステップS20:まず、制御回路100は、選択ユニットセル10s内のn個のアンチヒューズ素子AF-1~AF-nの中から、2以上の有効素子40を決定する。有効番号eの決定方法は、第1の使用例の場合と同様である。ステップS21:選択ユニットセル10sに記録されるセルデータが1の場合、制御回路100は、有効素子40に対して上述のデータ書き込み処理を実施し、有効素子40の各々を書き込み状態1状態にする。尚、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の有効素子40に対して1つずつ順番に書き込みを行うことが好適である。ステップS22:一方、選択ユニットセル10sに記録されるセルデータが0の場合、制御回路100は、有効素子40以外のアンチヒューズ素子AFに対して上述のデータ書き込み処理を実施する。この場合、有効素子40の各々は、未書き込み状態0状態のままである。図9で示された例の場合、有効番号eは1、2、3であり、有効素子40はアンチヒューズ素子AF-1~AF-3であり、セルデータは1である。よって、それらアンチヒューズ素子AF-1、AF-2、AF-3に対して、データ1が順番に書き込まれる。尚、ここでは、データ1書き込みの場合だけ書き込み処理を行うアンチヒューズ素子AFを例に挙げたが、他の抵抗変化型記憶素子31の場合でも同様である。制御回路100は、2以上の有効素子40の各々がセルデータに応じた状態になるように、データ書き込みを制御すればよい。4-2.データ読み出し動作選択ユニットセル10sからセルデータを読み出す際の動作は、次の通りである。まず、制御回路100は、上述のデータ書き込み動作の場合と同様に、2以上の有効番号eすなわち2以上の有効素子40を決定する。そして、制御回路100は、それら2以上の有効素子を同時に選択素子として選択する。図11は、図9で示されたユニットセル10の場合のデータ読み出し例を示すタイミングチャートである。有効番号eは1、2、3であり、有効素子40はアンチヒューズ素子AF-1~AF-3である。従って、制御回路100は、有効サブワード線SWL-1~SWL-3を同時に選択する。この場合、有効素子AF-1~AF-3のそれぞれを素子電流が同時に流れる。そして、選択ユニットセル10s選択ビット線BLsを流れるセル電流は、有効素子AF-1~AF-3のそれぞれの素子電流の和となる。制御回路100は、そのセル電流素子電流の和に基づいて、セルデータが1であると判定する。4-3.効果図12を参照して、第2の使用例による効果を説明する。図12において、横軸は、データ読み出し時に選択ビット線BLsと選択ソース線SLsとの間に印加される読み出し電圧を表し、縦軸は、電流値を表す。Icell[1]は、セルデータが1である場合に選択ユニットセル10s選択ビット線BLsを流れるセル電流である。Icell_Thは、センスアンプにおいてデータ0、1を識別するために最低限必要なセル電流Icell[1]のレベルである。Isubは、データ読み出し時に、単一の1状態素子のPウェル1を流れる基板電流である。Isub_Thは、特許文献5US特許第5,940,545に記載されている解析技術によって検出可能な最低発光強度に対応する基板電流である。つまり、基板電流IsubがIsub_Thを超えると、発光強度が検出可能なレベルに達し、記憶データが判明してしまう可能性がある。基板電流IsubをIsub_Th未満に低減させるための1つの手段として、読み出し電圧を下げることが考えられる。しかしながら、何の工夫もせずにただ単に読み出し電圧を下げるだけでは、セル電流Icell[1]がIcell_Th未満となる恐れがある。セル電流Icell[1]がIcell_Th未満になると、センスアンプにおける正常な読み出しデータ判定が不可能となる。第2の使用例によれば、有効素子40の数は2以上であり、データ読み出し時には、それら2以上の有効素子40が同時に選択される。2以上の有効素子40は第1ノードN1共通ノードとソース線SLとの間に並列に接続されているため、セルデータが1である場合を考えると、それら2以上の有効素子40のそれぞれを貫通するように素子電流が並列に流れることになる。そのため、読み出し電圧を下げることにより、選択ユニットセル10s選択ビット線BLsに流れるセル電流Icell[2]を、有効素子40が1つだけ選択される場合と同じ程度に確保することが可能となる。つまり、Icell_Thを上回るだけの十分な大きさのセル電流Icell[2]が得られる。これに伴い、基板電流Isubも、有効素子40が1つだけ選択される場合と比較して減少することになる。更に、2以上の有効素子40が同時に選択される場合、選択ユニットセル10s選択ビット線BLsを流れるセル電流Icell[2]は、有効素子40が1つだけ選択される場合と比較して増加する傾向にある。従って、読み出し電圧を同じままに保っても、十分な大きさのセル電流Icell[2]が得られる。この場合、Icell_Thに対する余裕が大きくなるため、センスアンプの感度を落とす等のコスト削減施策を適用することも可能となる。このように、第2の使用例によれば、十分な大きさのセル電流Icell[2]を確保しながら、基板電流Isubを減少させることができる。つまり、十分なデータ読み出し感度を確保しながら、発光強度を低減することが可能となる。発光強度が検出可能なレベルに達しない限り、特許文献5に記載されている解析技術によってセルデータが判明することはない。従って、耐タンパ性が向上する。有効素子40の数が多くなるほど、基板電流Isubはより小さくなり、耐タンパ性向上の効果はより大きくなる。尚、第2の使用例では、単一のユニットセル10内で0状態素子と1状態素子が混在している必要はない。例えば、図13に示されるように、ユニットセル10内の全てのアンチヒューズ素子AF-1、AF-2が有効素子40として用いられてもよい。5.レイアウト図14は、既出の図4で示されたユニットセル10の平面レイアウトの一例を示している。ワード線WL及びサブワード線SWL-1~SWL-4は、X方向に平行に形成されている。ビット線BL及びソース線SLは、Y方向に平行に形成されている。セル選択トランジスタ20は、ゲート電極21、及びゲート電極21の両側に形成されたソース/ドレイン拡散層22、23を備えている。ゲート電極21ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料は、Y方向に沿って形成されている。また、ゲート電極21は、コンタクトを介して、ワード線WLに接続されている。ソース/ドレイン拡散層22は、コンタクトを介して、ビット線BLに接続されている。ソース/ドレイン拡散層23は、コンタクトを介して、第1ノードN1に接続されている。素子選択トランジスタ32は、ゲート電極34、及びゲート電極34の両側に形成されたソース/ドレイン拡散層35、36を備えている。ゲート電極34ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料は、Y方向に沿って形成されている。また、ゲート電極34は、コンタクトを介して、サブワード線SWLに接続されている。ソース/ドレイン拡散層36は、コンタクトを介して、ソース線SLに接続されている。アンチヒューズ素子AFは、ゲート電極51ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料とヒューズ拡散層52を備えている。ゲート電極51は、アンチヒューズ素子AFの第1端子T1であり、コンタクトを介して第1ノードN1に接続されている。ヒューズ拡散層52は、アンチヒューズ素子AFの第2端子T2であり、素子選択トランジスタ32のソース/ドレイン拡散層35に接続されている。図14の例において、アンチヒューズ素子AFのヒューズ拡散層52と素子選択トランジスタ32のソース/ドレイン拡散層35とは、共通の拡散層N型拡散層である。これにより、ユニットセル10のレイアウト面積が削減される。また、図14に示されるように、複数のアンチヒューズ素子AF-1~AF-4が、Y方向に沿って一列に形成されている。そして、それらアンチヒューズ素子AF-1~AF-4のゲート電極51は、共通化されている。つまり、1本のゲート電極51がY方向に沿って形成されており、その1本のゲート電極51がアンチヒューズ素子AF-1~AF-4によって共有されている。これにより、ユニットセル10のレイアウト面積が削減される。ゲート電極51がアンチヒューズ素子AF-1~AF-4間で共通であることにより、次のような効果も得られる。上述の第1の使用例の場合、0状態素子と1状態素子が混在している。従って、共通のゲート電極51は常に、基板シリコンと電気的に接続された状態にあり、基板シリコンと同電位となる。そのため、上層配線を取り除き、コンタクト部分まで露出してから実施するVCVoltageContrast法という解析手段を用いても、セルデータが0か1なのかを判別することは出来ない。図15は、本実施の形態に係るメモリセルアレイの構成の変形例を示している。図16は、図15で示されたメモリセルアレイの平面レイアウトの一例を示している。各ユニットセル10の平面レイアウトは、上記の図14で示されたものと同様であり、その説明は適宜省略される。図15及び図16で示される変形例では、X方向に隣り合うユニットセル10-A、10-Bに対して、異なるワード線WL-A、WL-Bがそれぞれ接続されている。その一方で、それらユニットセル10-A、10-B間で、1本のビット線BLが共有される。より詳細には、ユニットセル10-Aのセル選択トランジスタ20-Aとユニットセル10-Bのセル選択トランジスタ20-Bが、Y方向に隣接して形成されている。セル選択トランジスタ20-Aのゲート電極21は、コンタクトを介して、ワード線WL-Aに接続されている。セル選択トランジスタ20-Bのゲート電極21は、コンタクトを介して、ワード線WL-Bに接続されている。また、セル選択トランジスタ20-A、20-Bのそれぞれのソース/ドレイン拡散層22は、コンタクトを介して、共通のビット線BLに接続されている。図17は、本実施の形態に係るメモリセルアレイの構成の変形例を示している。図18は、図17で示されたメモリセルアレイの平面レイアウトの一例を示している。各ユニットセル10の平面レイアウトは、上記の図14で示されたものと同様であり、その説明は適宜省略される。図17及び図18で示される変形例では、X方向に隣り合うユニットセル10-A、10-B間で、セル選択トランジスタ20のゲート電極21が共有される。より詳細には、ユニットセル10-Aのセル選択トランジスタ20-Aとユニットセル10-Bのセル選択トランジスタ20-Bが、Y方向に隣接して形成されている。そして、セル選択トランジスタ20-A、20-Bのゲート電極21が、共通化されている。つまり、1本のゲート電極21がY方向に沿って形成されており、その1本のゲート電極21がセル選択トランジスタ20-A、20-Bによって共有されている。これにより、メモリセルアレイのレイアウト面積が削減される。ビット線BLに関しては、次の通りである。ユニットセル10-Aにつながるビット線BL-Aは、セル選択トランジスタ20-B近傍で折れ曲がり、ユニットセル10-Bのコンタクト部分を避けるように形成されている。また、ユニットセル10-Bにつながるビット線BL-Bは、セル選択トランジスタ20-A近傍で折れ曲がり、ユニットセル10-Aのコンタクト部分を避けるように形成されている。尚、第1のビット線BL-Aから第1のユニットセル10-Aへ分岐する点と、第1のソース線SL-Aから第1のユニットセル10-Aへ分岐する点とを最短距離で結んだ際、その線分と第2のビット線BL-Bとは平面視した場合に交差している。同様に、第2のビット線BL-Bから第2のユニットセル10-Bへ分岐する点と、第2のソース線SL-Bから第2のユニットセル10-Bへ分岐する点とを最短距離で結んだ際、その線分と第1のビット線BL-Aとは平面視した場合に交差している。6.その他の構成例図19は、本実施の形態に係るメモリセルアレイの更に他の構成例を示している。図19に示される例では、X方向に隣り合うユニットセル10-A、10-B間で、1本のソース線SLが共有されている。これにより、メモリセルアレイのレイアウト面積が削減される。図20は、本実施の形態に係るメモリセルアレイの更に他の構成例を示している。図20に示される例では、ビット線BL及びサブワード線SWLがX方向に平行に形成されており、ワード線WL及びソース線SLがY方向に平行に形成されている。サブワード線SWLを駆動するためのサブワードドライバSWDは、それぞれのサブワード線SWLに対して独立に設けられていてもよいし、2本以上のサブワード線SWLに対して共通に設けられていてもよい。例えば、図21に示される例では、ユニットセル10-Aのサブワード線SWL-iに対してサブワードドライバSWD-Aiがそれぞれ設けられており、ユニットセル10-Bのサブワード線SWL-iに対してサブワードドライバSWD-Biがそれぞれ設けられている。一方、図22に示される例では、ユニットセル10-Aのサブワード線SWL-iとユニットセル10-Bのサブワード線SWL-iに対して共通のサブワードドライバSWD-iが設けられている。ユニットセル10はワード線WLによって選択されるため、図22のような構成も可能である。サブワードドライバSWDの面積削減の観点から言えば、図21の構成よりも図22の構成の方が有利である。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"