"バイアス電流が流れるバイアスラインと、前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、前記制御信号が供給される制御ラインと、前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路と、を備えることを特徴とする半導体装置。前記相殺回路は、一端が前記バイアスラインに接続され、他端に前記制御信号の反転信号が供給されるバランス容量を含むことを特徴とする請求項1に記載の半導体装置。前記切り替えスイッチはMOSトランジスタからなり、前記寄生容量は前記切り替えスイッチを構成するMOSトランジスタのゲートドレイン間容量からなることを特徴とする請求項2に記載の半導体装置。前記バランス容量はソースとドレインが短絡されたMOSトランジスタからなることを特徴とする請求項3に記載の半導体装置。前記バランス容量を構成するMOSトランジスタのゲート面積は、前記切り替えスイッチを構成するMOSトランジスタのゲート面積の半分であることを特徴とする請求項4に記載の半導体装置。前記バイアス電流をバイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧が制御電極に供給されるバイアストランジスタとをさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。クロック信号を伝送するクロック伝送ラインをさらに備え、前記バイアストランジスタは前記クロック伝送ラインに接続され、これにより前記バイアス電圧に応じて前記クロック伝送ラインの伝送特性が変化することを特徴とする請求項6に記載の半導体装置。クロック信号を伝送するインバータ列をさらに備え、前記バイアストランジスタは前記インバータ列を構成するトランジスタと電源ラインとの間に挿入され、これにより前記バイアス電圧に応じて前記インバータ列の伝送特性が変化することを特徴とする請求項6に記載の半導体装置。バイアス電流が流れるバイアスラインと、ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のMOSトランジスタからなる切り替えスイッチと、前記複数のMOSトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量と、を備えることを特徴とする半導体装置。ゲートに所定の制御信号が供給されるMOSトランジスタのゲートドレイン間容量は、前記所定の制御信号の反転信号が供給されるバランス容量の容量値と等しいことを特徴とする請求項9に記載の半導体装置。しかしながら、バイアスラインに流すバイアス電流を変化させる際には、切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳することがある。このような場合、バイアス電流を変化させる度にノイズが発生することから、バイアス電流を例えばデューティ制御回路において用いると、クロック信号のデューティを所望の値とすることができないおそれが生じる。本発明の一側面による半導体装置は、バイアス電流が流れるバイアスラインと、前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、前記制御信号が供給される制御ラインと、前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路とを備えることを特徴とする。本発明の他の側面による半導体装置は、バイアス電流が流れるバイアスラインと、ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のMOSトランジスタからなる切り替えスイッチと、前記複数のMOSトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量とを備えることを特徴とする。本発明によれば、切り替えスイッチのオンオフに伴ってバイアスラインに生じるノイズを相殺することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。図1に示すように、本実施形態による半導体装置10は、主回路11と、主回路11から出力される内部データRDに基づいてデータ出力端子13を駆動する出力バッファ12とを備えている。半導体装置10の種類については特に限定されないが、一例としてDRAMDynamicRandomAccessMemoryを挙げることができる。半導体装置10がDRAMである場合、主回路11はメモリセルアレイ及びこれにアクセスするためのアクセス回路デコーダなどを含む。この場合、主回路11にはアドレス端子14及びコマンド端子15を介してアドレス信号ADD及びコマンド信号CMDが入力され、コマンド信号CMDがリードコマンドを示していることに応答して、アドレス信号ADDにより特定されるメモリセルのデータが読み出され、データ出力端子13からリードデータDQとして出力される。但し、本発明の対象がDRAMに限定されるものではなく、他の半導体メモリであっても構わないし、メモリ以外の半導体装置であっても構わない。出力バッファ12の動作は内部クロック信号LCLKに同期して行われる。内部クロック信号LCLKは、クロック端子16を介して外部から供給される外部クロック信号CKをDLL回路20によって遅延させることによって生成される。DLL回路20によって生成された内部クロック信号LCLKは、出力バッファ12と実質的に同じ回路構成を有するレプリカバッファ30に供給され、その出力であるレプリカクロックRepCLKがDLL回路20にフィードバックされる。レプリカバッファ30は出力バッファ12と実質的に同じ回路構成を有しているため、レプリカバッファ30から出力されるレプリカクロックRepCLKの位相は、出力バッファ12から出力されるリードデータDQの位相と正確に一致する。DLL回路20は、レプリカクロックRepCLKを受けて外部クロック信号CKの遅延量を決定するとともに、出力される内部クロック信号LCLKのデューティを50に制御する。図2は、DLL回路20の構成の一例を示すブロック図である。図2に示すDLL回路20は、外部クロック信号CKを遅延させるディレイライン21と、ディレイライン21から出力される内部クロック信号LCLKaのデューティを調整するデューティ調整回路22とを備えており、デューティ調整回路22の出力が内部クロック信号LCLKとして用いられる。さらに、DLL回路20には位相検出回路23、カウンタ回路24、デューティ検出回路25及びバイアス回路26が含まれている。位相検出回路23は、外部クロック信号CKとレプリカクロックRepCLKの位相を比較し、その結果に基づいて位相判定信号PDを生成する回路である。例えば、レプリカクロックRepCLKの位相が外部クロック信号CKに対して遅れている場合には位相判定信号PDをローレベルとし、レプリカクロックRepCLKの位相が外部クロック信号CKに対して進んでいる場合には位相判定信号PDをハイレベルとする。位相判定信号PDは、カウンタ回路24に供給される。カウンタ回路24は、位相判定信号PDに基づいてそのカウント値COUNTをカウントアップ又はカウントダウンする回路である。カウンタ回路24のカウント値COUNTはディレイライン21に供給され、ディレイライン21はカウント値COUNTに基づいて外部クロック信号CKの遅延量を変化させる。これにより、例えば、位相判定信号PDがローレベルを示している場合にはカウンタ回路24がカウントダウンされ、ディレイライン21による外部クロック信号CKの遅延量が減少する。これにより、外部クロック信号CKの位相と一致するまでレプリカクロックRepCLKの位相が進められる。逆に、位相判定信号PDがハイレベルを示している場合にはカウンタ回路24がカウントアップされ、ディレイライン21による外部クロック信号CKの遅延量が増加する。これにより、外部クロック信号CKの位相と一致するまでレプリカクロックRepCLKの位相が遅延される。一方、デューティ検出回路25は、レプリカクロックRepCLKのデューティを検出し、その結果に基づいてデューティ制御信号DDを生成する回路である。特に限定されるものではないが、本実施形態ではデューティ制御信号DDは3ビットのバイナリ信号である。デューティ制御信号DDはバイアス回路26に供給される。バイアス回路26は、デューティ制御信号DDに基づいてバイアス電圧Vbiasを生成する回路である。上述の通り、デューティ制御信号DDが3ビットのバイナリ信号である場合、バイアス回路26はバイアス電圧Vbiasのレベルを8段階=23に変化させる。バイアス回路26の詳細については後述する。バイアス回路26によって生成されるバイアス電圧Vbiasは、デューティ調整回路22に供給される。図3は、デューティ調整回路22の一例を示す回路図である。図3に示すデューティ調整回路22は、直列接続された3段のインバータ41~43を含む。初段のインバータ41には内部クロック信号LCLKaが供給され、最終段のインバータ43からは内部クロック信号LCLKが出力される。また、インバータ41とインバータ42を繋ぐクロック伝送ライン44にはバイアストランジスタ45が接続され、インバータ42とインバータ43を繋ぐクロック伝送ライン46にはバイアストランジスタ47が接続されている。これらバイアストランジスタ45,47のゲートにはいずれもバイアス電圧Vbiasが供給され、ソースはいずれも接地電位VSSDLに接続されている。このため、バイアス電圧Vbiasに応じてクロック伝送ライン44,46の伝送特性が変化する。図4は、デューティ調整回路22の動作を説明するための波形図である。図4には、内部クロック信号LCLKaのデューティが50を超えている状態が示されており、この場合、バイアス電圧Vbiasのレベルが高められる。つまり、バイアストランジスタ45,47による電荷の引き抜き量を増大させる。その結果、図4に示すように、クロック伝送ライン44,46を伝送するクロック信号LCLKb,LCLKcの立ち上がり時間がより長くなる。そして、最終段のインバータ43から出力される内部クロック信号LCLKは、クロック伝送ライン46上のクロック信号LCLKcがインバータ43のしきい値Vtを超える度に反転するため、最終的に得られる内部クロック信号LCLKのデューティは、内部クロック信号LCLKaのデューティよりも小さくなる。このような制御により、内部クロック信号LCLKのデューティが50となるよう制御される。図5は、バイアス回路26の一例を示す回路図である。図5に示すバイアス回路26は、カレントミラー回路の入力側を構成するバイアス源50と、カレントミラー回路の出力側を構成する電流源60と、電流源60とバイアスラインVLとの間に接続された切り替えスイッチ70とを備えている。バイアス源50は、電源電位VPERDと接地電位VSSDLとの間に直列接続されたPチャンネル型MOSトランジスタ51、抵抗52及びNチャンネル型MOSトランジスタ53を含んでいる。トランジスタ51のゲートとドレインは短絡されており、これによりカレントミラー回路の入力トランジスタを構成する。トランジスタ53はバイアス源50を活性化させるためのトランジスタであり、そのゲートには活性化信号ACTが入力される。これにより、活性化信号ACTがハイレベルになるとバイアス源50に定電流が流れ、ノードAの電位が所定の電位となる。電流源60は、ソースが電源電位VPERDに接続され、ゲートがノードAに接続された3つのPチャンネル型MOSトランジスタ61~63を備える。したがって、これらトランジスタ61~63はカレントミラー回路の出力トランジスタを構成する。トランジスタ61~63のチャネル幅は互いに相違しており、本実施形態では、トランジスタ61のチャネル幅をWaとした場合、トランジスタ62,63のチャネル幅がそれぞれ2Wa、4Waに設定されている。このため、トランジスタ61のドレイン電流をIaとした場合、トランジスタ62,63のドレイン電流はそれぞれ2Ia,4Iaとなる。切り替えスイッチ70は、電流源60とバイアスラインVLとの間に接続された3つのPチャンネル型MOSトランジスタ71~73を備える。トランジスタ71~73のソースは、それぞれ対応するトランジスタ61~63のドレインに接続されている。また、トランジスタ71~73のゲートには、デューティ制御信号DDを構成する各ビットDD1~DD3がそれぞれ供給される。これにより、トランジスタ71~73はデューティ制御信号DDの各ビットDD1~DD3に基づいて個別にオンオフ制御がされることになる。本実施形態では、オン抵抗を減らすため、トランジスタ71~73のチャネル幅についても互いに相違しており、トランジスタ71のチャネル幅をWbとした場合、トランジスタ72,73のチャネル幅がそれぞれ2Wb、4Wbに設定されている。WaとWbの値は同じであっても構わない。かかる構成により、電流源60からバイアスラインVLに流れるバイアス電流量は、デューティ制御信号DDの値に基づいて8段階に制御されることになる。図5に示すように、バイアスラインVLにはダイオード接続されたNチャンネル型MOSトランジスタからなる電流電圧変換回路80が接続されている。これにより、バイアスラインVLの電位は、バイアスラインVLに流れ込むバイアス電流量、すなわちデューティ制御信号DDの値に応じたレベルに制御される。さらに、本実施形態においては、バイアスラインVLにバランス容量91~93が接続されている。バランス容量91~93は、ソースとドレインが短絡されたPチャンネル型MOSトランジスタからなり、そのソース及びドレインがバイアスラインVLに接続され、ゲートにデューティ制御信号DDを構成する各ビットDD1~DD3の反転信号がそれぞれ供給される。本実施形態では、バランス容量91~93を構成する各トランジスタのチャネル幅についても互いに相違しており、バランス容量91を構成するトランジスタのチャネル幅をWcとした場合、バランス容量92,93を構成するトランジスタのチャネル幅がそれぞれ2Wc、4Wcに設定されている。Wcの値はWbの半分であることが好ましい。バランス容量91~93は、切り替えスイッチ70を構成するトランジスタ71~73がオンからオフ又はオフからオンに変化する際、バイアスラインVLに生じるノイズを相殺する役割を果たす。つまり、デューティ制御信号DDを構成する各ビットDD1~DD3の論理レベルが変化すると、各ビットDD1~DD3を伝送する制御ラインとバイアスラインVLとの間の寄生容量によってバイアスラインVLにノイズが重畳する。この寄生容量は、主にトランジスタ71~73に含まれるゲートドレイン間の寄生容量Cgdからなる。したがって、ビットDD1がローレベルからハイレベルに変化すると、トランジスタ71に含まれる寄生容量CgdによってバイアスラインVLのレベルが瞬間的に高くなる。逆に、ビットDD1がハイレベルからローレベルに変化すると、バイアスラインVLのレベルが瞬間的に低くなる。このようなノイズは、バイアスラインVLに接続する補償容量81の容量値を大きく設計することによってある程度緩和することができるが、この場合にはデューティ制御信号DDの値の変化に伴うバイアス電圧Vbiasの変化が遅くなる。この問題はバランス容量91~93によって解決される。つまり、バランス容量91~93には各ビットDD1~DD3の反転信号がそれぞれ供給されるため、各ビットDD1~DD3の変化によってトランジスタ71~73経由でバイアスラインVLに与えられるノイズは、各ビットDD1~DD3の変化によってバランス容量91~93経由でバイアスラインVLに与えられるノイズによって打ち消される。例えば、ビットDD1がローレベルからハイレベルに変化した場合、トランジスタ71経由のノイズによってバイアスラインVLのレベルは瞬間的に高くなろうとするが、同時に、バランス容量91経由のノイズによってバイアスラインVLのレベルは瞬間的に低くなろうとするため、結果的にバイアス電圧Vbiasにはノイズは現れない。このように、バランス容量91~93は、デューティ制御信号DDの変化時に生じるバイアスラインVLの電位変動を相殺する相殺回路として機能する。しかも、上述の通りWcの値をWbの半分に設計すれば、ノイズはほぼ完全に相殺される。これは、トランジスタ71~73経由のノイズはゲートドレイン間の寄生容量Cgdによるものであるのに対し、バランス容量91~93経由のノイズはゲートドレイン間の寄生容量Cgdとゲートソース間の寄生容量Cgsの両方によるものであるため、チャネル幅が同じであればバランス容量91~93の方が2倍の容量値となるためである。したがって、バランス容量91~93を構成するトランジスタのチャネル幅をトランジスタ71~73のチャネル幅の半分とすれば、ノイズをほぼ完全に相殺することが可能となる。尚、上記はチャネル長が一定である場合を前提とした説明であり、チャネル長を考慮する場合には上述したチャネル幅をゲート面積と読み替えればよい。図6は、バイアス回路26の動作を説明するための模式的な波形図である。バランス容量91~93を用いない比較例においては、図6の波形aに示すようにデューティ制御信号DDの値が変化2,3,4,5,6すると、変化の前後においてバイアス電圧Vbiasに大きなノイズが重畳する。特に、図3に示すデューティ調整回路22では、バイアスラインVLがバイアストランジスタ45,47のゲートに直接接続されているため、バイアス電圧Vbiasにノイズが重畳すると、バイアストランジスタ45,47が直接的に影響を受け、その結果、内部クロック信号LCLKのデューティが所望の値とは異なる値となる可能性がある。これに対し、本実施形態においては、図6の波形bに示すようにデューティ制御信号DDの値が変化すると、バイアス電圧Vbiasのレベルが正しく変化し、且つ、変化の前後においてノイズは生じない。これにより、バイアストランジスタ45,47による電荷の引き抜き量は所望の量となり、その結果、内部クロック信号LCLKのデューティを所望の値典型的には50とすることが可能となる。このように、本実施形態では、制御対象であるバイアストランジスタ45,47のゲートがバイアスラインVLに直接接続されており、このため、バイアスラインVLのノイズがデューティに大きく影響を与える回路構成であるにもかかわらず、バイアスラインVLのノイズが相殺されることから、デューティを所望の値に正しく制御することが可能となる。以上、デューティ調整回路22を制御するバイアス回路26に本発明を適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではない。例えば、本発明をディレイライン21に適用することも可能である。図7は、本発明を適用したディレイライン21の回路図である。図7に示すディレイライン21は、複数段本例では4段のインバータからなるインバータ列220と、インバータ列220を構成するPチャンネル型MOSトランジスタのソースに動作電流を与える定電流回路231と、インバータ列220を構成するNチャンネル型MOSトランジスタのソースに動作電流を与える定電流回路232と、定電流回路231,232の電流値Ibを決める電流調整回路240とを備えている。電流調整回路240は、並列接続された3つの選択トランジスタ241~243を含んでいる。選択トランジスタ241~243の電流供給能力には重み付けがされており、選択トランジスタ241のチャネル幅をWdとした場合、選択トランジスタ242のチャネル幅は2Wd、選択トランジスタ243のチャネル幅は4Wdに設計されている。また、選択トランジスタ241~243のゲートには、カウンタ回路24のカウント値COUNTを構成する各ビットC1~C3の反転信号がそれぞれ供給される。これにより、3ビットのカウント値COUNTに基づいて8種類の電流値のいずれかが選択されることになる。カウント値に基づいて電流調整回路240により生成される電流Ibは、定電流回路231,232に含まれるカレントミラー回路によって複製され、インバータ列220に動作電流として与えられる。そして、インバータ列220の遅延量を決める伝送特性は動作電流によって変化することから、カウント値によって内部クロック信号LCLKの位相を制御することが可能となる。さらに、本実施形態では、選択トランジスタ241~243のドレインにバランス容量291~293が接続されており、これらバランス容量291~293を構成するトランジスタのゲートには、カウント値COUNTを構成する各ビットC1~C3がそれぞれ供給される。バランス容量291~293を構成するトランジスタのチャネル幅は、それぞれWd/2、Wd、2Wdとすることが好ましい。その理由は既に説明したとおりである。これにより、カウント値COUNTの変化によって生じるノイズがバランス容量291~293によって相殺されるため、内部クロック信号LCLKの位相を正しく制御することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、デューティ制御信号DD及びカウント値COUNTをいずれも3ビットとしているが、これら信号のビット数についてはこれに限定されるものではない。また、上記実施形態では、バランス容量としてソースとドレインが短絡されたMOSトランジスタを用いているが、本発明においてこの点は必須でない。また、バランス容量としてソースとドレインが短絡されたMOSトランジスタを用いる場合であっても、上記実施形態のようにゲートに信号を入力し、ソース及びドレインをバイアスラインに接続することは必須でなく、その逆であっても構わない。"