"半導体基板に設けられたセンスラッチアレイと、前記センスラッチアレイ上に設けられたメモリセルアレイと、を有し、前記センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、前記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、及び酸化物半導体層を含むトランジスタと、容量素子と、を有し、前記センスラッチの第1の端子及び第2の端子の少なくとも一つは、前記センスラッチの上部に設けられた前記トランジスタの前記ソース電極または前記ドレイン電極と、電気的に接続される、半導体装置。半導体基板に設けられたセンスラッチアレイと、前記センスラッチアレイ上に積層された複数のメモリセルアレイと、を有し、前記センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、前記複数のメモリセルアレイのそれぞれは、マトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、及び酸化物半導体層を含むトランジスタと、容量素子と、を有し、前記センスラッチの第1の端子及び第2の端子の少なくとも一つは、前記複数のメモリセルアレイのそれぞれにおいて、前記センスラッチの上部に設けられたトランジスタそれぞれの前記ソース電極または前記ドレイン電極と、電気的に接続される、半導体装置。請求項1または2において、第1ワード線駆動回路と、第2ワード線駆動回路と、データ線駆動回路と、をさらに有し、前記第1ワード線駆動回路は、前記複数のメモリセルと第1ワード線を介して電気的に接続され、前記第2ワード線駆動回路は、前記複数のセンスラッチと第2ワード線を介して電気的に接続され、前記データ線駆動回路は、前記複数のセンスラッチと第1データ線及び第2データ線を介して電気的に接続される、半導体装置。半導体基板に設けられたセンスラッチアレイと、前記センスラッチアレイ上に積層された第1のメモリセルアレイ及び第2のメモリセルアレイと、を有し、前記センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、前記第1のメモリセルアレイ及び第2のメモリセルアレイのそれぞれは、マトリクス状に配置された複数のメモリセルを有し、前記第1のメモリセルアレイが有する前記複数のメモリセルのそれぞれは、第1のゲート電極、第1のソース電極、第1のドレイン電極、第1のゲート絶縁層、及び第1の酸化物半導体層を含む第1のトランジスタと、第1の容量素子と、を有し、前記第2のメモリセルアレイが有する前記複数のメモリセルのそれぞれは、第2のゲート電極、第2のソース電極、第2のドレイン電極、第2のゲート絶縁層、及び第2の酸化物半導体層を含む第2のトランジスタと、第2の容量素子と、を有し、前記センスラッチの第1の端子及び第2の端子の少なくとも一つは、前記センスラッチの上部に設けられた前記第1のトランジスタの前記第1のソース電極または前記第1のドレイン電極と、前記第2のトランジスタの前記第2のソース電極または前記第2のドレイン電極と、電気的に接続する、半導体装置。請求項4において、第1ワード線駆動回路と、第2ワード線駆動回路と、データ線駆動回路と、をさらに有し、前記第1ワード線駆動回路は、前記第1のメモリセルアレイ及び前記第2のメモリセルアレイが有する複数のメモリセルのそれぞれと第1ワード線を介して電気的に接続され、前記第2ワード線駆動回路は、前記複数のセンスラッチと第2ワード線を介して電気的に接続され、前記データ線駆動回路は、前記複数のセンスラッチと第1データ線及び第2データ線を介して電気的に接続される、半導体装置。請求項4又は5において、前記第1の酸化物半導体層と、前記第2の酸化物半導体層とは、同じ酸化物半導体材料を含む、半導体装置。請求項1乃至6のいずれか一において、前記半導体基板は、前記酸化物半導体層とは異なる半導体材料を含む、半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて記憶回路を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を記憶回路に用いることで、長期間にわたって記憶内容を保持することが可能である。また、酸化物半導体以外の半導体材料を用いて駆動回路や制御回路などの周辺回路を構成する。酸化物半導体材料よりも高速動作が可能な酸化物半導体以外の半導体材料を、周辺回路に用いることで、記憶回路を高速動作させることができる。本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチアレイ上に設けられたメモリセルアレイと、を有し、センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルのそれぞれは、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、及び酸化物半導体層を含むトランジスタと、容量素子と、を有し、センスラッチの第1の端子及び第2の端子の少なくとも一つは、センスラッチの上部に設けられたトランジスタのソース電極またはドレイン電極と、電気的に接続される、半導体装置である。また、本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチアレイ上に積層された複数のメモリセルアレイと、を有し、センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、複数のメモリセルアレイのそれぞれは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルのそれぞれは、ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、及び酸化物半導体層を含むトランジスタと、容量素子と、を有し、センスラッチの第1の端子及び第2の端子の少なくとも一つは、複数のメモリセルアレイのそれぞれにおいて、センスラッチの上部に設けられたトランジスタそれぞれのソース電極またはドレイン電極と、電気的に接続される、半導体装置である。上記各半導体装置において、第1ワード線駆動回路と、第2ワード線駆動回路と、データ線駆動回路と、をさらに有し、第1ワード線駆動回路は、複数のメモリセルと第1ワード線を介して電気的に接続され、第2ワード線駆動回路は、複数のセンスラッチと第2ワード線を介して電気的に接続され、データ線駆動回路は、複数のセンスラッチと第1データ線及び第2データ線を介して電気的に接続される。また、本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチアレイ上に積層された第1のメモリセルアレイ及び第2のメモリセルアレイと、を有し、センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、第1のメモリセルアレイ及び第2のメモリセルアレイのそれぞれは、マトリクス状に配置された複数のメモリセルを有し、第1のメモリセルアレイが有する複数のメモリセルのそれぞれは、第1のゲート電極、第1のソース電極、第1のドレイン電極、第1のゲート絶縁層、及び第1の酸化物半導体層を含む第1のトランジスタと、第1の容量素子と、を有し、第2のメモリセルアレイが有する複数のメモリセルのそれぞれは、第2のゲート電極、第2のソース電極、第2のドレイン電極、第2のゲート絶縁層、及び第2の酸化物半導体層を含む第2のトランジスタと、第2の容量素子と、を有し、センスラッチの第1の端子及び第2の端子の少なくとも一つは、センスラッチの上部に設けられた第1のトランジスタの第1のソース電極または第1のドレイン電極と、第2のトランジスタの第2のソース電極または第2のドレイン電極と、電気的に接続する、半導体装置である。上記半導体装置において、第1ワード線駆動回路と、第2ワード線駆動回路と、データ線駆動回路と、をさらに有し、第1ワード線駆動回路は、第1のメモリセルアレイ及び第2のメモリセルアレイが有する複数のメモリセルのそれぞれと第1ワード線を介して電気的に接続され、第2ワード線駆動回路は、複数のセンスラッチと第2ワード線を介して電気的に接続され、データ線駆動回路は、複数のセンスラッチと第1データ線及び第2データ線を介して電気的に接続される。また、上記半導体装置において、第1の酸化物半導体層と、第2の酸化物半導体層とは、同じ酸化物半導体材料を含むことが好ましい。また、上記半導体装置において、半導体基板は、酸化物半導体層とは異なる半導体材料を含むことが好ましい。なお、上記半導体装置において、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これを記憶回路に用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、酸化物半導体材料を用いたトランジスタを含む記憶回路は、情報の書き込みに高い電圧を必要とせず、記憶素子の劣化の問題もない。例えば、従来の不揮発性記憶装置のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、酸化物半導体材料を用いたトランジスタを含む記憶回路では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタを周辺回路制御回路、駆動回路などに用いることにより、高速動作を十分に確保した周辺回路を好適に実現することが可能である。したがって、これを、酸化物半導体材料を用いたトランジスタを含む記憶回路と組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作や書き込み動作などの高速動作を十分に確保することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた周辺回路と、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本発明の一態様に係る半導体装置の構成について、図1乃至図6を参照して説明する。半導体装置の構成図1は、本発明の一態様に係る半導体装置の構成の一例を示す概念図である。本発明の一態様に係る半導体装置は、上部に記憶回路を有し、下部に記憶回路を駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の半導体装置である。なお、駆動回路や制御回路は、論理回路であってもよいし、アナログ回路を有していても構わない。また、駆動回路や制御回路は、演算回路を有していてもよい。図1Aに示す半導体装置は、下部にマトリクス状に配置された複数のセンスラッチ190を有するセンスラッチアレイ201を有し、上部にマトリクス状に配置された複数のメモリセル170記憶素子とも記すを有するメモリセルアレイ202記憶回路とも記すを有する。また、下部には、センスラッチアレイ201の他、第1ワード線駆動回路203、データ線駆動回路204、第2ワード線駆動回路205等の周辺回路が設けられている。なお、センスラッチアレイ201以外の第1ワード線駆動回路203、データ線駆動回路204及び第2ワード線駆動回路205を外部回路とも記す。データ線駆動回路204は、読み出し回路、書き込み回路を有する。また、データ線駆動回路204は、センスラッチアレイ201が有する複数のセンスラッチ190と、n本の第1データ線DS1~DSn及び第2データ線DSB1~DSBnを介して接続される。また、データ線駆動回路204は、アドレス信号に従って、センスラッチアレイ201から、所定のセンスラッチ190の列を選択する。読み出し回路は、選択された列のセンスラッチ190の出力信号を入力信号として、センスラッチ190に格納された情報を読み出す。また、書き込み回路は、選択された列のセンスラッチ190へ書き込む情報に対応する信号を出力する。なお、データ線駆動回路204は、プリチャージ回路を有していてもよい。プリチャージ回路は、選択された列のセンスラッチの入出力端子に所定の電位プリチャージ電位Vpcを与える。第1ワード線駆動回路203は、メモリセルアレイ202が有する複数のメモリセル170と、m2本の第1ワード線WL1~WLm2を介して接続される。また、第1ワード線駆動回路203は、アドレス信号に従って、メモリセルアレイ202の所定のメモリセル170の行を選択する。選択する行は、一行であってもよいし、複数行であってもよい。第2ワード線駆動回路205は、センスラッチアレイ201が有する複数のセンスラッチ190と、m本の第2ワード線WS1~WSmを介して接続される。また、第2ワード線駆動回路205は、アドレス信号に従って、センスラッチアレイ201の所定のセンスラッチ190の行を選択する。選択する行は、一行であっても良いし、複数の行であってもよい。図1Bに、図1Aとは一部異なる半導体装置の例を示す。図1Bに示す半導体装置は、下部にマトリクス状に配置された複数のセンスラッチ190を有するセンスラッチアレイ201を有し、上部にマトリクス状に配置された複数のメモリセル170を有する複数のメモリセルアレイ2021~202kを有する。また、下部には、センスラッチアレイ201の他、第1ワード線駆動回路203、データ線駆動回路204、第2ワード線駆動回路205等の周辺回路が設けられている。なお、図1Bに示す半導体装置の1層目はセンスラッチアレイ201とし、2層目はメモリセルアレイ2021とし、k1層目はメモリセルアレイ202kとする。ここで、kは自然数とする。データ線駆動回路204は、読み出し回路、書き込み回路を有する。また、データ線駆動回路204は、センスラッチアレイ201が有する複数のセンスラッチ190と、n本の第1データ線DS1~DSn及び第2データ線DSB1~DSBnを介して接続される。また、データ線駆動回路204は、アドレス信号に従って、センスラッチアレイ201から、所定のセンスラッチ190の列を選択する。読み出し回路は、選択された列のセンスラッチ190の出力信号を入力信号として、センスラッチ190に格納された情報を読み出す。また、書き込み回路は、選択された列のセンスラッチ190へ書き込む情報に対応する信号を出力する。なお、データ線駆動回路204は、プリチャージ回路を有していてもよい。プリチャージ回路は、選択された列のセンスラッチの入出力端子に所定の電位プリチャージ電位Vpcを与える。第1ワード線駆動回路203は、メモリセルアレイ2021~202kのそれぞれが有する複数のメモリセル170と、k×m2本の第1ワード線WL1~WLk×m2を介して接続される。また、第1ワード線駆動回路203は、メモリセルアレイを有する層を選択するアドレス信号に従って、メモリセルアレイ2021~202kの所定のメモリセルアレイを選択し、行を選択するアドレス信号に従って、選択された層のメモリセルアレイの所定のメモリセル170の行を選択する。また、選択するメモリセル170の行は、一行であってもよいし、複数行であってもよい。第2ワード線駆動回路205は、センスラッチアレイ201が有する複数のセンスラッチ190と、m本の第2ワード線WS1~WSmを介して接続される。また、第2ワード線駆動回路205は、アドレス信号に従って、センスラッチアレイ201から所定のセンスラッチ190の行を選択する。選択するセンスラッチの行は、一行であってもよいし、複数の行であってもよい。メモリセル及びセンスラッチの構成図2に、図1における半導体装置において、iz1層目のメモリセルアレイ202izのix行iy列におけるメモリセル170ix、iy、izと、1層目のセンスラッチアレイ201のix行iy列におけるセンスラッチ190ix、iy、1の回路構成を示す。図2に示すメモリセル170ix、iy、izは、酸化物半導体材料を用いたトランジスタ162と、容量素子164とによって構成される。なお、図2において、酸化物半導体材料を用いたことを明示するために、OSの符号を合わせて付している。図2に示すメモリセル170ix、iy、izは、第1ワード線WLix、izとトランジスタ162のゲート電極とは電気的に接続され、容量線CPix、izと容量素子164の一方の端子とは電気的に接続され、容量素子164の他方の端子とトランジスタ162のソース電極又はドレイン電極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極とセンスラッチ190ix、iy、1のノードpとは電気的に接続されている。なお、第1ワード線WLix、izとは、メモリセルアレイ202izにおいて、ix行目の第1ワード線WLを表し、容量線CPix、izとは、メモリセルアレイ202izにおいて、ix行目の容量線CPを表す。また、図2に示すセンスラッチ190ix、iy、1は、酸化物半導体以外の半導体材料を用いたトランジスタ181~188によって構成される。なお、酸化物半導体以外の半導体材料として、例えば、シリコン等を用いることができる。また、トランジスタ181~183は、pチャネル型トランジスタであり、トランジスタ184~188は、nチャネル型トランジスタである。図2に示すセンスラッチ190ix、iy、1は、第1データ線DSiyとトランジスタ184のソース電極又はドレイン電極と電気的に接続され、第2データ線DSBiyとトランジスタ185のソース電極又はドレイン電極と電気的に接続されている。また、信号線Spixは、トランジスタ181のゲート電極と電気的に接続され、第2ワード線WSixは、トランジスタ184のゲート電極及びトランジスタ185のゲート電極と電気的に接続され、信号線Snixは、トランジスタ188のゲート電極と電気的に接続されている。また、pチャネル型トランジスタであるトランジスタ182と、nチャネル型トランジスタであるトランジスタ186とによって、CMOS回路Aが構成されている。同様に、pチャネル型トランジスタであるトランジスタ183と、nチャネル型トランジスタであるトランジスタ187とによって、CMOS回路Bが構成されている。CMOS回路Aの出力端子は、CMOS回路Bの入力端子と、トランジスタ185のソース電極又はドレイン電極と接続され、CMOS回路Aの入力端子は、CMOS回路Bの出力端子と、トランジスタ184のソース電極又はドレイン電極と接続されている。また、トランジスタ182のソース電極及びトランジスタ183のソース電極は、トランジスタ181のドレイン電極と接続され、トランジスタ186のソース電極及びトランジスタ187のソース電極は、トランジスタ188のドレイン電極と接続されている。ここで、CMOS回路Aの出力端子と、トランジスタ184のソース電極又はドレイン電極との間のノードをノードpとする。また、CMOS回路Bの出力端子と、トランジスタ185のソース電極又はドレイン電極との間のノードをノードqとする。図2においては、センスラッチ190ix、iy、1のノードpにメモリセル170ix、iy、izが接続される場合について説明したが、センスラッチ190ix、iy、1のノードqにメモリセル170が接続されてもよいし、センスラッチ190ix、iy、1のノードp及びノードqのそれぞれにメモリセル170が接続されてもよい。センスラッチ190ix、iy、1のノードp及びノードqのそれぞれにメモリセルが接続される場合には、メモリセルアレイ202の集積度を高めることができる。また、図2においては、センスラッチ190ix、iy、1のノードpに、メモリセル170ix、iy、izが接続される場合について示したが、本発明の一態様はこれに限定されない。センスラッチ190ix、iy、1のノードpに複数のメモリセルが接続されていてもよい。例えば、センスラッチアレイ201上に、複数のメモリセルアレイが積層されている場合、複数のメモリセルアレイが有するメモリセルのそれぞれと接続することができる。具体的には、メモリセルアレイがiz層積層されている場合、センスラッチ190ix、iy、1のノードpに、メモリセル170ix、iy、2~メモリセル170ix、iy、iz1のそれぞれを接続することができる。なお、ノードqにおいても同様である。次に、図2に示すメモリセル170ix、iy、izに、情報の書き込み及び保持を行う場合について説明する。まず、第1ワード線WLix、izの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、センスラッチ190ix、iy、1のノードpの電位が、容量素子164の第1端子に与えられる書き込み。その後、第1ワード線WLix、izの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子164の第1の端子の電位あるいは、容量素子164に蓄積された電荷が保持される保持。トランジスタ162のチャネル形成領域には、酸化物半導体材料が用いられている。チャネル形成領域に酸化物半導体材料が用いられたトランジスタは、オフ電流が極めて小さいという特徴を有している。これにより、トランジスタ162をオフ状態とすることで、容量素子164の第1の端子の電位あるいは、容量素子164に蓄積された電荷を極めて長時間にわたって保持することが可能となる。また、チャネル形成領域に酸化物半導体材料を用いたトランジスタ162では、短チャネル効果が現れにくいというメリットもある。次に、メモリセル170ix、iy、izに保持された情報の読み出しについて説明する。まず、第1ワード線WLix、izの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、浮遊状態であるノードpと、容量素子164とが導通し、ノードpと容量素子164の間で電荷が再分配される。その結果、ノードpの電位が変化する。ノードpの電位の変化量は、容量素子164の第1の端子の電位あるいは、容量素子164に蓄積された電荷によって、異なる値をとる。例えば、容量素子164の第1の端子の電位をV、容量素子164の容量をC、ノードpが有する容量成分以下、ノードpの容量とも呼ぶをCB、電荷が再分配される前のノードpの電位をVB0とすると、電荷が再分配された後のノードpの電位は、Vp=CB×VB0C×V/CBCとなる。したがって、メモリセル170ix、iy、izの状態として、容量素子164の第1の端子の電位が、V1とV0V1>V0の2状態をとるとすると、電位V1を保持している場合のノードpの電位Vp1=CB×VB0C×V1/CBCは、電位V0を保持している場合のノードpの電位Vp0=CB×VB0C×V0/CBCよりも高くなることがわかる。そして、ノードpの電位を所定の電位と比較することで、情報を読み出すことができる。センスラッチ190ix、iy、1においては、ノードpの電位Vpをノードqの電位Vqと比較する。ノードqの電位Vqは、ノードpの電位Vp0とVp1の間の値とすればよい。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これをメモリセルに用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。これにより、磁性材料や光学材料を利用した別の記憶装置が不要となるため、半導体装置の小型化を図ることができる。また、酸化物半導体材料を用いたトランジスタを含むメモリセルは、情報の書き込みに高い電圧を必要とせず、メモリセルの劣化の問題もない。例えば、従来の不揮発性記憶装置のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、酸化物半導体材料を用いたトランジスタを含むメモリセルでは、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタを含むセンスラッチと、酸化物半導体材料を用いたトランジスタを含むメモリセルとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作や書き込み動作などの高速動作を十分に確保することができる。半導体装置の駆動方法次に、図2に示す半導体装置において、メモリセルアレイからセンスラッチアレイへの情報の読み出し、センスラッチアレイからメモリセルアレイへの情報の書き込み、及びメモリセルアレイの情報の保持について、図3乃至図6を参照して説明する。なお、メモリセルは、容量素子の第1端子に電位VDDまたは電位VSSの2状態を保持するとし、電位VDDを保持している状態をデータ1、電位VSSを保持している状態をデータ0とする。図3に、データ線駆動回路204と、センスラッチアレイ201と、メモリセルアレイ202izと、を示す。また、図3は、図1Bに示す半導体装置の一部である。メモリセルアレイ202izは、m本の第1ワード線WL1、iz~WLm、iz及び容量線CP1、iz~CPm、izと、マトリクス状に配置された縦m個×横n個のメモリセル1701、1、iz~170m、n、izと、を有する。また、センスラッチアレイ201は、m本の信号線Sp1~Spm、信号線Sn1~Snm、及び第2ワード線WS1~WSmと、マトリクス状に配置された縦m個×横n個のセンスラッチ1901、1、1~190m、n、1と、を有する。なお、ここでは、第1ワード線の本数と第2ワード線の本数mとを等しい構成とした図1Bにおけるm2をmとした。なお、容量線CP1、iz~CPm、izは共通の信号線としてもよい。また、1iz層目のメモリセルアレイ202izにおいて、ix行iy列のメモリセル170ix、iy、izは、1層目のセンスラッチアレイ201において、ix行iy列のセンスラッチ190ix、iy、1のノードpと接続される。他のメモリセル及びセンスラッチにおいても同様である。また、データ線駆動回路204は、第1データ線DS1~DSn、第2データ線DSB1~DSBnを介してセンスラッチアレイ201と接続される。データ線駆動回路204は、信号線φpcと、n個の読み出し回路2411~241nと、n個の書き込み回路2421~242nと、n個のプリチャージ回路2431~243nと、を有する。例えば、iy列において、読み出し回路241iyと、書き込み回路242iyと、プリチャージ回路243iyと、センスラッチ1901、iy、1~190m、iy、1とは、第1データ線DSiy及び第2データ線DSBiyを介して電気的に接続される。ここでは、iz1層目のメモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz~170ix、n、izから、情報を読み出し、書き込み、及び保持を行う場合について、図4に示すタイミングチャートを参照して説明する。図4Aは、信号線φpc及び第2ワード線WSixのタイミングチャートであり、図4Bは、信号線Spix、信号線Snix及び第1ワード線WLix、izのタイミングチャートであり、図4Cは、データ1を読み出す、あるいは書き込む場合に、メモリセル170に接続されるノードp及びノードqのタイミングチャートであり、図4Dは、データ0を読み出す、あるいは書き込む場合に、メモリセル170に接続されるノードp及びノードqのタイミングチャートである。メモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz~170ix、n、izから、情報を読み出すためには、まず、信号線Spixに電位VDDを与え、信号線Snixに電位VSSを与えることで、ix行目のセンスラッチ190ix、1、1~190ix、n、1を非アクティブにする。また、ix行目のセンスラッチ190ix、1、1~190ix、n、1のそれぞれが有するノードp及びノードqに電位Vpcを与えることで、プリチャージを行う。例えば、信号線φpcに電位VDDを与え、第2ワード線WSixに電位VDDを与えることで、センスラッチ190ix、1、1~190ix、n、1のそれぞれが有するノードp及びノードqに、電位Vpcが与えられる。電位Vpcは、例えば、VDD/2とする。そして、信号線φpc及び第2ワード線WSixに与えられる電位をVSSとすることで、プリチャージを終了させる。次に、ix行目の第1ワード線WLix、izをアクティブにして、メモリセル170ix、1、iz~170ix、n、izのそれぞれが有するトランジスタをオン状態とする。ここでは、第1ワード線WLix、izに電位VDDより高い電位VDDHを与えることとする。その結果、メモリセル170ix、1、iz~170ix、n、izのうち、データ1が格納されたメモリセル170に接続されるノードpは、ノードpが有する容量成分とメモリセル170が有する容量素子との間で電荷が分配され、ノードpの電位はわずかに上昇する。また、メモリセル170ix、1、iz~170ix、n、izのうち、データ0が格納されたメモリセル170に接続されるノードpは、ノードpが有する容量成分とメモリセル170が有する容量素子との間で電荷が分配され、ノードpの電位はわずかに下降する。次に、ix行目のセンスラッチ190ix、1、1~190ix、n、1をアクティブにする。具体的には、信号線Snixに与えられる電位を、電位VSSから電位VDDとし、信号線Spixに与えられる電位を、電位VDDから電位VSSとする。その結果、ix行目のセンスラッチ190ix、1、1~190ix、n、1はアクティブとなり、ノードpとノードqとの電位差を増幅する。データ1が格納されたメモリセル170に接続されるセンスラッチ190のノードpは、電荷の再分配によりノードqと比較して電位がわずかに高い状態となっている。これにより、この電位差がセンスラッチにより増幅され、センスラッチに格納される。つまり、ノードpには電位VDDが、ノードqには電位VSSがそれぞれ与えられる。また、データ0が格納されたメモリセル170に接続されるセンスラッチ190のノードpは、電荷の再分配によりノードqと比較して電位がわずかに低い状態となっている。これにより、この電位差がセンスラッチにより増幅され、センスラッチに格納される。つまり、ノードpには電位VSSが、ノードqには電位VDDがそれぞれ与えられる。このようにして、メモリセル170ix、1、iz~170ix、n、izから、センスラッチ190ix、1、1~190ix、n、1へ、情報が読み出される。その後、第1ワード線WLix、izを、非アクティブここでは、電位VSSを与える。として、メモリセル170ix、1、iz~170ix、n、izのそれぞれが有するトランジスタをオフ状態とする。このとき、メモリセル170ix、1、iz~170ix、n、izには、もともと格納されていた情報が、再び格納されることになる。以上のようにして、メモリセル170ix、1、iz~170ix、n、izから、センスラッチ190ix、1、1~190ix、n、1に情報を読み出すことができる。次に、iz1層目のメモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz~170ix、n、izに、センスラッチ190ix、1、1~190ix、n、1に格納された情報を書き込む場合について、図4に示すタイミングチャートを参照して説明する。メモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz~170ix、n、izに、センスラッチ190ix、1、1~190ix、n、1に格納された情報を書き込むためには、ix行目の第1ワード線WLix、izをアクティブにすればよい。ここでは、第1ワード線WLix、izに電位VDDより高い電位VDDHを与えることとする。その結果、センスラッチ190にデータ1が格納されている場合には、ノードpにはVDDが、ノードqにはVSSがそれぞれ与えられる。これにより、データ1が格納されたセンスラッチ190のノードpと接続されたメモリセル170の容量素子の第1端子には、VDDが与えられる。また、センスラッチ190にデータ0が格納されている場合には、ノードpにはVSSが、ノードqにはVDDがそれぞれ与えられる。これにより、データ0が格納されたセンスラッチ190のノードpと接続されたメモリセル170の容量素子の第1端子には、VSSが与えられる。その後、第1ワード線WLix、izを非アクティブここでは、電位VSSを与える。にして、メモリセル170ix、1、iz~170ix、n、izのそれぞれが有するトランジスタをオフ状態とする。以上のようにして、センスラッチ190ix、1、1~190ix、n、1から、メモリセル170ix、1、iz~170ix、n、izへ情報を書き込むことができる。メモリセル170ix、1、iz~170ix、n、izに格納された情報を保持する場合には、メモリセル170ix、1、iz~170ix、n、izに接続される第1ワード線WLix、izを非アクティブここでは、電位VSSを与える。とすればよい。これにより、メモリセル170ix、1、iz~170ix、n、izのそれぞれが有するトランジスタがオフ状態となるため、容量素子の第1端子の電位あるいは、容量素子に蓄積された電荷は保持される。次に、iz1層目のメモリセルアレイ202izにおいて、1行目~m行目のメモリセル1701、1、iz~170m、n、izから、情報を読み出し、書き込み、及び保持を行う場合について、図5に示すタイミングチャートを参照して説明する。図5Aは、信号線φpc及び第2ワード線WS1~WSmのタイミングであり、図5Bは、信号線Sp1~Spm、信号線Sn1~Snm及び第1ワード線WL1、iz~WLm、izのタイミングであり、図5Cは、データ1が格納されたメモリセル170に接続されるノードp及びノードqのタイミングであり、図5Dは、データ0が格納されたメモリセル170に接続されるノードp及びノードqのタイミングである。メモリセルアレイ202izにおいて、1行目~m行目のメモリセル1701、1、iz~170m、n、izから、情報を読み出すためには、まず、信号線Sp1~Spmに電位VDDを与え、信号線Sn1~Snmに電位VSSを与えることで、1行目~m行目のメモリセル1701、1、iz~170m、n、izを非アクティブにする。次に、センスラッチ1901、1、1~190m、n、1のそれぞれが有するノードp及びノードqに電位Vpcを与えることで、プリチャージを行う。例えば、信号線φpcに電位VDDを与え、第2ワード線WS1~WSmに電位VDDを与えることで、センスラッチ1901、1、1~190m、n、1のそれぞれが有するノードp及びノードqに、電位Vpcが与えられる。電位Vpcは、例えば、VDD/2とする。そして、信号線φpc及び第2ワード線WS1~WSmに与えられる電位をVSSとすることで、プリチャージを終了させる。次に、1行目~m行目の第1ワード線WL1、iz~WLm、izをアクティブにして、メモリセル1701、1、iz~170m、n、izのそれぞれが有するトランジスタをオン状態とする。ここでは、第1ワード線WL1、iz~WLm、izに電位VDDより高い電位VDDHを与えることとする。その結果、メモリセル1701、1、iz~170m、n、izのうち、データ1が格納されたメモリセル170に接続されるノードpは、ノードpが有する容量成分とメモリセル170が有する容量素子との間で電荷が分配され、ノードpの電位はわずかに上昇する。また、メモリセル1701、1、iz~170m、n、izのうち、データ0が格納されたメモリセル170に接続されるノードpは、ノードpが有する容量成分とメモリセル170が有する容量素子との間で電荷が分配され、ノードpの電位はわずかに下降する。次に、1行目~m行目のセンスラッチ1901、1、1~190m、n、1をアクティブにする。具体的には、信号線Sn1~Snmに与えられる電位を、電位VSSから電位VDDとし、信号線Sp1~Spmに与えられる電位を、電位VDDから電位VSSとする。その結果、センスラッチ1901、1、1~190m、n、1はアクティブとなり、ノードpとノードqとの電位差を増幅する。データ1が格納されたメモリセル170に接続されるセンスラッチ190のノードpは、電荷の再分配によりノードqと比較して電位がわずかに高い状態となっている。これにより、この電位差がセンスラッチにより増幅され、センスラッチに格納される。つまり、ノードpには電位VDDが、ノードqには電位VSSがそれぞれ与えられる。また、データ0が格納されたメモリセル170に接続されるセンスラッチ190のノードpは、電荷の再分配によりノードqと比較して電位がわずかに低い状態となっている。これにより、この電位差がセンスラッチにより増幅され、センスラッチに格納される。つまり、ノードpには電位VSSが、ノードqには電位VDDがそれぞれ与えられる。このようにして、メモリセル1701、1、iz~170m、n、izから、センスラッチ1901、1、1~190m、n、1へ、情報が読み出される。その後、第1ワード線WL1、iz~WLm、izを、非アクティブここでは、電位VSSを与える。として、メモリセル1701、1、iz~170m、n、izのそれぞれが有するトランジスタをオフ状態とする。このとき、メモリセル1701、1、iz~170m、n、izには、もともと格納されていた情報が、再び格納されることになる。以上のようにして、メモリセル1701、1、iz~170m、n、izから、センスラッチ1901、1、1~190m、n、1に情報を読み出すことができる。次に、iz1層目のメモリセルアレイ202izにおいて、1行目~m行目のメモリセル1701、1、iz~170m、n、izに、センスラッチ1901、1、1~190m、n、1に格納された情報を書き込む場合について、図5に示すタイミングチャートを参照して説明する。メモリセルアレイ202izにおいて、1行目~m行目のメモリセル1701、1、iz~170m、n、izに、センスラッチ1901、1、1~190m、n、1に格納された情報を書き込むためには、1行目~m行目の第1ワード線WL1、iz~WLm、izをアクティブにすればよい。ここでは、第1ワード線WL1、iz~WLm、izに電位VDDより高い電位VDDHを与えることとする。その結果、センスラッチ190にデータ1が格納されている場合には、ノードpにはVDDが、ノードqにはVSSがそれぞれ与えられる。これにより、データ1が格納されたセンスラッチ190のノードpと接続されたメモリセル170の容量素子の第1端子には、VDDが与えられる。また、センスラッチにデータ0が格納されている場合には、ノードpにはVSSが、ノードqにはVDDがそれぞれ与えられる。これにより、データ0が格納されたセンスラッチ190のノードpと接続されたメモリセル170の容量素子の第1端子には、VSSが与えられる。その後、第1ワード線WL1、iz~WLm、izを非アクティブここでは、電位VSSを与える。にして、メモリセル1701、1、iz~170m、n、izのそれぞれが有するトランジスタをオフ状態とする。以上のようにして、センスラッチ1901、1、1~190m、n、1から、メモリセル1701、1、iz~170m、n、izへ情報を書き込むことができる。メモリセル1701、1、iz~170m、n、izに格納された情報を保持する場合には、メモリセル1701、1、iz~170m、n、izに接続される第1ワード線WL1、iz~WLm、izを非アクティブここでは、電位VSSを与える。とすればよい。これにより、メモリセル1701、1、iz~170m、n、izのそれぞれが有するトランジスタがオフ状態となるため、容量素子の第1端子の電位あるいは、容量素子に蓄積された電荷は保持される。次に、図6に、図1Bに示す半導体装置の一部を示す。図6に示すセンスラッチ190は、図3に示すセンスラッチ190と、一部異なる。つまり、図3に示すセンスラッチ190では、8個のトランジスタで構成されているのに対し、図6に示すセンスラッチ190では、6個のトランジスタで構成されている。また、図6に示すセンスラッチ190では、図2においてトランジスタ181、188に相当するトランジスタが、各行に設けられている構成となっている。このような構成とすることで、センスラッチアレイ201の占める面積を、図3と比較して、縮小することができる。また、図6に示すセンスラッチ190のノードp及びノードqそれぞれにメモリセルを設ける構成としている。これにより、メモリセルアレイ202を、図3と比較して、高集積化することができる。図6において、メモリセルアレイ202izは、ノードpに接続されるm本の第1ワード線WL1、iz、1~WLm、iz、1及びノードpに接続される容量線CP1、iz、1~CPm、iz、1と、ノードpに接続されるマトリクス状に配置された縦m個×横n個のメモリセル1701、1、iz、1~170m、n、iz、1と、を有する。また、ノードqに接続されるm本の第1ワード線WL1、iz、2~WLm、iz、2及びノードqに接続される容量線CP1、iz、2~CPm、iz、2と、ノードqに接続されるマトリクス状に配置された縦m個×横n個のメモリセル1701、1、iz、2~170m、n、iz、2と、を有する。つまり、メモリセルアレイ202izは、m×2本の第1ワード線WLと、m×2本の容量線CPと、縦m×2個×横n個のメモリセル170と、を有する。また、センスラッチアレイ201は、m本の信号線Sp1~Spm、信号線Sn1~Snm、及び第2ワード線WS1~WSmと、マトリクス状に配置された縦m個×横n個のセンスラッチ1901、1、1~190m、n、1と、を有する。つまり、ここでは、第1ワード線WLの本数は第2ワード線WSの本数の2倍である構成とした図1Bにおけるm2を2×mとする。なお、容量線CP1、iz、1~CPm、iz、1及びCP1、iz、2~CPm、iz、2は共通の信号線としてもよい。また、1iz層目のメモリセルアレイ202izにおいて、ix行iy列のメモリセル170ix、iy、iz、1は、1層目のセンスラッチアレイ201において、ix行iy列のセンスラッチ190ix、iy、1のノードpと接続される。また、ix行iy列のメモリセル170ix、iy、iz、2は、1層目のセンスラッチアレイ201において、ix行iy列のセンスラッチ190ix、iy、1のノードqと接続される。他のメモリセル及びセンスラッチにおいても同様である。また、データ線駆動回路204は、第1データ線DS1~DSn、第2データ線DSB1~DSBnを介してセンスラッチアレイ201と接続される。データ線駆動回路204は、n個の読み出し回路2411~241nと、n個の書き込み回路2421~242nと、n個のプリチャージ回路2431~243nと、を有する。例えば、iy列において、読み出し回路241iyと、書き込み回路242iyと、プリチャージ回路243iyと、センスラッチ1901、iy、1~190m、iy、1とは、第1データ線DSiy及び第2データ線DSBiyを介して電気的に接続される。図6に示す回路の動作については、図3に示す回路の動作と同様である。つまり、iz1層目のメモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz、1~170ix、n、iz、1から、情報を読み出し、書き込み、及び保持を行う場合については、図4に示すタイミングチャートにおいて、第1ワード線WLix、izを第1ワード線WLix、iz、1と置き換えることで、そのまま適用することができる。また、iz1層目のメモリセルアレイ202izにおいて、ix行目のメモリセル170ix、1、iz、2~170ix、n、iz、2から、情報を読み出し、書き込み、及び保持を行う場合については、図4に示すタイミングチャートにおいて、第1ワード線WLix、izを第1ワード線WLix、iz、2と置き換えることで、そのまま適用することができる。また、iz1層目のメモリセルアレイ202izにおいて、ノードpに接続された1行目~m行目のメモリセル1701、1、iz、1~170m、n、iz、1から、情報を読み出し、書き込み、及び保持を行う場合については、図5に示すタイミングチャートにおいて、第1ワード線WL1、iz~WLm、izを第1ワード線WL1、iz、1~WLm、iz、1と置き換えることで、そのまま適用することができる。また、iz1層目のメモリセルアレイ202izにおいて、ノードqに接続された1行目~m行目のメモリセル1701、1、iz、2~170m、n、iz、2から、情報を読み出し、書き込み、及び保持を行う場合については、図5に示すタイミングチャートにおいて、第1ワード線WL1、iz~WLm、izを第1ワード線WL1、iz、2~WLm、iz、2と置き換えることで、そのまま適用することができる。なお、本実施の形態では、第iz1層目のメモリセルアレイ202izとして、縦m個×横n個のメモリセルを有する場合と、縦m×2個×横n個のメモリセルを有する場合と、を示した。本発明の一態様に係る半導体装置はこれに限定されない。第iz1層目のメモリセルアレイ202izとして、各センスラッチのノードpにip個のメモリセルが接続され、各センスラッチのノードqにiq個のメモリセルが接続されていても構わないip、iqは自然数。この場合、第iz1層目のメモリセルアレイ202izに接続される第1ワード線WLの本数は第2ワード線WSの本数のipiq倍となる図1Bにおいてm2=ipiq×mとなる。以上のように、本発明の一態様に係る半導体装置は、1層目に酸化物半導体以外の半導体材料を用いたセンスラッチアレイと、2層目または2層目以上に酸化物半導体材料を用いたメモリセルアレイと、を有することにより、高速書き込み及び読み出し、かつ実質的に不揮発なメモリを実現できる。特に、上記のように、センスラッチの数縦m個×横n個のメモリセルから並列に情報を読み出すことや書き込むことが可能であるため、メモリセルからセンスラッチへのビットあたりの読み出し速度やビットあたりの書き込み速度は、非常に高速とすることができる。勿論、外部回路からセンスラッチアレイへの書き込み動作、センスラッチアレイから外部回路への読み出し動作においても高速動作を実現することができる。また、酸化物半導体を用いたトランジスタを含むメモリセルは、従来のフラッシュメモリと比較すると、動作原理の違いにより、1ビットあたりの書き込み動作が非常に高速である。例えば、従来のフラッシュメモリを記憶回路として用い、一つのメモリセルに着目すると、トンネル電流による書き込みを行う場合、微少な電流を用いて電荷の注入放出を行うため高速な動作は困難である。ホットエレクトロン書き込みを行う場合には、より高速な書き込みが可能であるが、消費電流が高く、一度に多くのビット数の書き込みを行うことは困難である。また、いずれの方式においても、書き込み動作では高電位が必要となるため、高電位を生成するための昇圧回路が必要となる。また、磁性材料を用いた記憶装置であるMRAMは、書き込み動作における消費電流が比較的高いといった問題がある。したがって、MRAMを記憶回路として用い、1度に多くのビット数の書き込みを行う場合、消費電流が非常に高くなるという問題が生じる。これに対し、酸化物半導体を用いたトランジスタを含むメモリセルでは、トンネル電流を流すような高電圧を必要とせず、消費電流も非常に低い。したがって、本発明の一態様に係る半導体装置は、1度に1層目のセンスラッチアレイ201と同じビット数を上層のメモリセルアレイ202に書き込むことが可能である。これにより、ビットあたりの書き込み速度が非常に速いメモリセルアレイを実現することができる。さらに、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、従来のDRAMのように、リフレッシュ動作なしでは1秒以下で記憶内容が失われるような揮発性ではなく、従来のDRAMより極めて長期にわたり記憶内容を保持することができる。したがって、酸化物半導体をも用いたトランジスタを、メモリセルとして用いることにより、実質的に不揮発なメモリセルを実現することができる。また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタをセンスラッチに用いることにより、高速動作を十分に確保したセンスラッチアレイ及びデータ線駆動回路などの周辺回路を好適に実現することが可能である。したがって、これを、酸化物半導体材料を用いたトランジスタを含むメモリセルアレイと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作や書き込み動作などの高速動作を十分に確保することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、本発明の一態様に係る半導体装置の構成及びその作製方法について、図7乃至図11を参照して説明する。半導体装置の断面構成図7に、本発明の一態様に係る半導体装置の断面図を示す。図7において、A1-A2は、トランジスタのチャネル長方向に垂直な断面図であり、B1-B2は、ノードpにおける断面図である。図7に示す半導体装置は下部にセンスラッチアレイ201を有し、上部にメモリセルアレイ2021~202kを有する。下部のセンスラッチアレイ201では、酸化物半導体以外の半導体材料を用いたトランジスタ180を有し、上部のメモリセルアレイ2021~202kでは、酸化物半導体材料を用いたトランジスタ162を有する。図7に示す半導体装置の1層目には、酸化物半導体以外の半導体材料を含むトランジスタ180を有する。トランジスタ180は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、金属化合物領域124と電気的に接続するソース電極又はドレイン電極130a、130bと、を有する。また、トランジスタ180を覆うように、絶縁層128が設けられている。ソース電極又はドレイン電極130a、130bは、絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。また、絶縁層128上には、ソース電極又はドレイン電極130aに接して導電層136aが形成され、ソース電極又はドレイン電極130bに接して導電層136bが形成されている。なお、トランジスタ180は、nチャネル型またはpチャネル型のいずれであってもよい。酸化物半導体以外の半導体材料を用いたトランジスタ180を含むセンスラッチ190をマトリクス状に設けることにより、センスラッチアレイ201を設けることができる。また、酸化物半導体以外の半導体材料を含むトランジスタ180を、複数組み合わせることによって、第1ワード線駆動回路203等の周辺回路も構成することができる。また、基板100上にはトランジスタ180を囲むように素子分離絶縁層106が設けられている。なお、高集積化を実現するためには、図7に示すようにトランジスタ180がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ180の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。メモリセルアレイ2021は、センスラッチアレイ201上に絶縁層140を介して設けられている。また、メモリセルアレイ2021はメモリセル170を有し、メモリセル170は、トランジスタ162及び容量素子164を用いて構成されている。トランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極又はドレイン電極142a、およびソース電極又はドレイン電極142bと、酸化物半導体層144、ソース電極又はドレイン電極142a、およびソース電極又はドレイン電極142b、を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。酸化物半導体材料を用いたトランジスタ162を含むメモリセル170をマトリクス状に設けることにより、メモリセルアレイ2021を設けることができる。また、メモリセルアレイ202kにおけるトランジスタ172の構成もトランジスタ162と同様である。ここで、メモリセル170のトランジスタに用いられる酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体材料をトランジスタトランジスタ162に用いることで、極めて優れたオフ電流特性を得ることができる。また、酸化物半導体層144は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。SIMS分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下、Liの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下、Kの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下とする。酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、p.621-633。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。容量素子164は、ソース電極又はドレイン電極142a、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ソース電極又はドレイン電極142aは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ソース電極又はドレイン電極142aと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。また、メモリセルアレイ202kにおける容量素子174の構成も、容量素子164と同様である。トランジスタ162および容量素子164の上には絶縁層150および絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層152などに形成された開口には、電極154a、電極154bが設けられ、絶縁層152上には、電極154a、電極154bと接続する配線156が形成される。配線156は、メモリセルの一と他のメモリセルとを接続する配線であり、1層目に形成されるセンスラッチ190のノードpと接続する配線である。また、配線156は、電極154bと、電極142cと、126と、を介して導電層136cと接続されている。これにより、下層のセンスラッチアレイ201と、上層のメモリセルアレイ2021とを接続することができる。なお、図7において、電極142cは、電極126を介して導電層136cと電気的に接続する場合について示したが、絶縁層140に開口を設け、電極142cと導電層136cとが直接接する構造としてもよい。なお、図7においては、ノードpの構造について説明したが、ノードqの構造についても同様である。また、図7では、配線156を介して、センスラッチ190のノードpと、メモリセル170とを接続する例について説明したが、図14に示すように、導電層136cと、電極126とソース電極又はドレイン電極142bとを接続することで、センスラッチ190のノードpと、メモリセル170とを接続することもできる。また、図7においては、メモリセルアレイを、k層積層した例を示している。酸化物半導体材料を用いたメモリセルアレイは、以下のように、従来のDRAMと比較して作製工程を簡略化することができる。従来DRAMは、ビット線に接続されるメモリセル数が多く、大きなビット線容量を有するために、メモリセルには大きな容量素子を作り込む必要がある。そのため、容量素子は高さ方向に大きいものとなり、作製工程も複雑なものとなる。一方、本発明の一態様に係る半導体装置は、ノードpあるいはノードqに接続されるメモリセル数が少なく例えば、64個以下、より好ましくは32個以下、ノードpあるいはノードqが有する容量成分が小さいという特徴を有する。ところで、読み出し動作では、メモリセルが有する容量素子とノードpあるいはノードqが有する容量との間で電荷再分配が行われることによる電位変動を検知する。このことは、ノードpあるいはノードqが有する容量が小さいほど、メモリセルが有する容量素子を小さくできることを意味する。従って、本発明の一態様に係る半導体装置は、従来のDRAMと比較して容量素子の作製工程を容易にすることが可能となる。さらに、メモリセルが有する容量を十分小さくすることで、容量素子を平面構造で作り込むことが可能となる。その結果、容量素子の作製工程が簡略化されるとともに、メモリセルを容易に積層することが可能となる。このように、酸化物半導体材料を用いてメモリセルアレイを形成することにより、メモリセルアレイを2層以上積層して形成することができる。これにより、半導体装置の高集積化を図ることができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ180の作製方法について図8及び図9を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図10及び図11を参照して説明する。下部のトランジスタの作製方法まず、基板100を用意する図8A参照。基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、基板100として、SOI基板も適用することができる。ここでは、基板100として、単結晶シリコン基板を用いる場合について示す。なお、一般にSOI基板は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、SOI基板が有する半導体層は、シリコン層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含む。なお、基板100は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料を含む基板100とも記す。基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、実施の形態1に示すセンスラッチアレイ201等の周辺回路の動作を高速化することができるため好ましい。次に、基板100上に、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図8A参照。保護層としては、例えば、酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。基板100がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとして、エッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより、他の半導体領域と分離された半導体領域104が形成される図8B参照。当該エッチングには、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図8C参照。当該絶縁層は、酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどを材料とする絶縁層を用いることができる。絶縁層の除去方法としては、化学的機械研磨CMP:ChemicalMechanicalPolishing、以下CMP処理というなどの研磨処理やエッチング処理などがあるが、そのいずれを用いてもよい。なお、半導体領域104の形成後、または素子分離絶縁層106の形成後には、上記保護層102を除去する。ここで、CMP処理とは、被加工物の表面を基準にし、それにならって表面を化学的機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸素または窒素を打ち込むことにより、絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は、後にゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行う。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とする。導電材料を含む層は、後にゲート電極となるものであり、例えば、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示す。次に、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図8C参照。次に、半導体領域104にリンや砒素などを添加して、チャネル形成領域116および不純物領域120を形成する図8D参照。ここで、n型のトランジスタを形成する場合には、リンや砒素を添加し、p型のトランジスタを形成する場合には、硼素やアルミニウムなどの不純物元素を添加すればよい。ここで添加する不純物元素の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成してもよい。次に、ゲート電極110、不純物領域120などを覆うように金属層122を形成する図8E参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図8E参照。なお、ゲート電極110として、多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図9A参照。絶縁層128は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好適である。なお、絶縁層128には、これらの材料を用いた多孔質の絶縁層を適用してもよい。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、図9Aでは、絶縁層128の単層構造を示すが、2層以上の積層構造としてもよい。次に、絶縁層128に金属化合物領域124にまで達する開口を形成し、当該開口を埋め込むように導電材料を含む層を形成する。導電材料を含む層は、後にソース電極又はドレイン電極130a、130bになるものであり、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成してもよい。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。次に、導電材料を含む層を選択的にエッチングして、導電層136a、136b、及び導電層136cを形成する図9C参照。以上により、酸化物半導体以外の半導体材料を含む基板100を用いたトランジスタ180が形成される図9C参照。また、このようなトランジスタ180を複数作製することにより、センスラッチアレイ201を含む周辺回路を作製することができる。トランジスタ180は、高速動作が可能であるという特徴を有する。このため、トランジスタ180をセンスラッチアレイ201等の周辺回路に適用することにより、センスラッチアレイ201等の周辺回路の動作を高速化することができるため好適である。次に、上記の工程により形成された各構成を覆うように、絶縁層140を形成する図9D参照。絶縁層140は、絶縁層128で示した材料及び形成方法を適用することができる。次に、絶縁層140に導電層136cにまで達する開口を形成し、当該開口を埋め込むように導電材料を含む層を形成する。導電材料を含む層は、ゲート電極110や、導電層136a、136bを形成する際に示した材料及び形成方法を適用することができる。その後、トランジスタ162及び容量素子164の形成前の処理として、絶縁層140にCMP処理を施して、絶縁層140表面を平坦化させる。これにより、絶縁層140に埋め込まれた電極126が形成される。このとき、電極126の上面を露出させることが好ましい図9D参照。絶縁層140の平坦化処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層140の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程も含んでいてもよい。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法まず、絶縁層140、電極126などの上に酸化物半導体層を成膜する。酸化物半導体層は、スパッタリング法等を用いて、少なくとも亜鉛を含む金属酸化物ターゲットを用い、得られる膜厚を5nm以上50μm以下となるように成膜する。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、下記数1を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図15乃至図17を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図15において丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図15Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15Aに示す小グループは電荷が0である。図15Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15Bに示す構造をとりうる。図15Bに示す小グループは電荷が0である。図15Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図15Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図15Cに示す小グループは電荷が0である。図15Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15Dに示す小グループは電荷が1となる。図15Eに、2個のZnを含む小グループを示す。図15Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図15Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図15Bに示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図15Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図16Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図16Bに、3つの中グループで構成される大グループを示す。なお、図16Cは、図16Bの層構造をc軸方向から観察した場合の原子配列を示す。図16Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図16Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図15Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図16Bに示した大グループが繰り返されることで、In-Sn-Zn系酸化物の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn系酸化物の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図17Aに、In-Ga-Zn系酸化物の層構造を構成する中グループのモデル図を示す。図17Aにおいて、In-Ga-Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図17Bに3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn系酸化物の層構造を構成する中グループは、図17Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。ターゲットとしては、四元系金属酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属酸化物であるIn-Ga-Zn系酸化物、In-Sn-Zn系酸化物、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、二元系金属酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物などを用いることができる。また、ターゲットの一例としては、In、Ga、及びZnを含むターゲットは、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比としたものを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。In、Ga、及びZnを含むターゲットを用いたスパッタ法で得られる酸化物半導体は、In-Ga-Zn-Oで表記され、その酸化物半導体材料は、InGaO3ZnOmm>0であり、mが自然数でないことは、ICP-MSInductivelyCoupledPlasmaMassSpectrometry,ICP質量分析や、ラザフォード後方散乱RBS:RutherfordBack-Scattering分析を用いて確認することができる。また、In-Sn-Zn系酸化物のターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなるターゲットを用いる。また、酸化物半導体層の成膜時に、スパッタリング装置の処理室の圧力を0.4Pa以下とすることで、被成膜面及び被成膜物へ、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。また、酸化物半導体層の成膜時に、ターゲットと基板との距離T-S間距離を40mm以上300mm以下好ましくは、60mm以上とする。また、スパッタリング法を用いて酸化物半導体層を成膜する場合、被成膜面の温度は250°C以上基板の熱処理上限温度以下とする。250°Cは、水素及び水などの不純物が被成膜物中へ混入することを防ぎ、チャンバー内の気相へ不純物を放出する温度である。また、スパッタリング法を用いて酸化物半導体層を成膜する場合、被成膜面の温度の上限は、基板の熱処理上限温度、あるいは成膜物の上限温度その温度を超えると、成膜物の成分が大きく変化する温度とする。成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボ分子ポンプTurboMolecularPump:TMPにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基、水素化物などの不純物炭素原子を含む化合物なども含むなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純物の濃度を低減することができる。また、酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを1×10-10Pam3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ例えば、クライオポンプなどを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。次に、酸化物半導体層を加工することによって、酸化物半導体層144を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることにより行うことができる。上述のマスクは、フォトリソグラフィ法などの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成してもよい。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせてもよい。酸化物半導体層の成膜後、または酸化物半導体層144の形成後、必要であれば、水素及び水等をほとんど含まない雰囲気下窒素雰囲気、酸素雰囲気、乾燥空気雰囲気例えば、水については露点-40°C以下、好ましくは露点-60°C以下などで加熱処理温度範囲200°C以上700°C以下を行ってもよい。この加熱処理は、酸化物半導体層中から、H、OHなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。以上の工程によって、不純物が低減され、i型真性半導体または実質的にi型の酸化物半導体層144を形成することができる図10A参照。次に、酸化物半導体層144などの上に、導電材料を含む層を形成する。導電材料を含む層は、後にソース電極およびドレイン電極となるものであり、アルミニウム、クロム、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形成することができる。また、上述した金属材料を成分とする合金等を用いて形成することもできる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて形成することもできる。導電材料を含む層は、単層構造であってもよいし、2層以上の積層構造であってもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電材料を含む層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極又はドレイン電極142a、142bへの加工が容易であるというメリットがある。また、導電材料を含む層は、酸化インジウム、酸化インジウム酸化スズITOともいう、酸化インジウム酸化亜鉛、酸化亜鉛、ガリウムを添加した酸化亜鉛、グラフェンなどを用いることができる。導電材料を含む層を選択的にエッチングしてソース電極又はドレイン電極142a、142b、及び電極142cを形成する図10B参照。導電材料を含む層のエッチングは、形成されるソース電極又はドレイン電極142a、142b、及び電極142cの端部がテーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とすることが好ましい。ソース電極又はドレイン電極142a、142b、及び電極142cの端部がテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層の被覆性が向上し、段切れを防止することができる。トランジスタのチャネル長Lは、ソース電極又はドレイン電極142a、及びソース電極又はドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、ソース電極又はドレイン電極142a、142b、及び電極142cを、かつ酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図10C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層例えば、絶縁層140に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。次に、上述の工程により形成された各構成を覆うように、導電材料を含む層を成膜する。導電材料を含む層は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。導電材料を含む層を選択的にエッチングしてゲート電極148aおよび導電層148bを形成する。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150及び絶縁層152を形成する図11A参照。絶縁層150及び絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成することができる。なお、絶縁層150及び絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150及び絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。例えば、絶縁層150に、無機材料を含む材料を用い、絶縁層152に有機材料を含む材料を用いることもできる。次に、ゲート絶縁層146、絶縁層150及び絶縁層152に、ソース電極又はドレイン電極142b、及び電極142cにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、ソース電極又はドレイン電極142b及び電極142cに接する導電材料を有する層を形成する。次に、導電材料を有する層にエッチング又はCMP処理することにより、電極154a、電極154bを形成する図11B参照。次に、絶縁層152を覆い、電極154a及び電極154bと接するように、配線156を形成する図11B参照。配線156は、PVD法や、CVD法を用いて導電材料を有する層を形成した後、当該導電材料を有する層をパターニングすることによって形成される。また、導電材料を有する層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、電極154a、電極154bを用いずに、配線156を形成してもよい。例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成し、PVD法によりチタン膜を薄く形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは、ソース電極又はドレイン電極142a、電極142cとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線156を形成することにより、センスラッチ190が有するノードpと、メモリセルが有するトランジスタ162のソース電極又はドレイン電極142bとを、接続することができる図11B参照。これにより、高純度化された酸化物半導体層144を用いたトランジスタ162および容量素子164を有するメモリセル170が完成する図11B参照。また、このようなメモリセル170を複数作製することにより、メモリセルアレイ2021を作製することができる。以上の工程により、酸化物半導体以外の半導体材料を用いたトランジスタを含む周辺回路と、酸化物半導体材料を用いたトランジスタを含む記憶回路とを、一体に備えた半導体装置を作製することができる。上述の作製方法を用いることにより、水素やアルカリ金属の不純物が極めて低減された酸化物半導体層144を得ることができる。このような酸化物半導体層144を用いてトランジスタ162を作製することにより、オフ電流が極めて小さいトランジスタを作製することができる。トランジスタ162は、オフ電流が極めて小さいため、メモリセル170として用いることにより、長期にわたり記憶内容を保持することができる。また、図7に示すメモリセルアレイ2021~202kは、簡易な素子構造であるため、メモリセルアレイの積層が容易である。例えば、従来のフラッシュメモリは、フローティングゲートに電荷を保持させるため、または、その電荷を除去するために高い電圧が必要である。これにより、膜質の良いゲート絶縁層が要求され、かつ記憶素子の構造が複雑であるため、記憶回路として積層することは困難であった。また、従来のDRAMは、高い集積度を得るためには、高さ方向に大きな容量素子の形成が必要であるため、やはり記憶回路として積層することは困難であった。これに対し、酸化物半導体を用いたトランジスタを含むメモリセルは、フラッシュメモリやDRAMと比較して、作製工程を簡略化することができる。また、酸化物半導体を用いたトランジスタを含むメモリセルは、オフ電流が極めて小さいために、電荷を保持する容量素子が小さくてもよい。これらの特徴から、酸化物半導体を用いたトランジスタを含むメモリセルメモリセルアレイを積層して作製することが可能であり、半導体装置を高集積化することができる。本実施の形態では、メモリセルアレイ2021まで作製する工程について説明したが、メモリセルアレイ2021の作製方法を用いることにより、メモリセルアレイ202を複数積層することができる。例えば、上述の作製方法を用いて、メモリセルアレイをk層積層することにより、図7に示す半導体装置を作製することができる。また、メモリセルアレイを複数積層する場合には、各メモリセルアレイに用いられる酸化物半導体材料は、それぞれ同じ材料を含むことが好ましい。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態3上記実施の形態において、トランジスタのチャネル形成領域として用いることのできる酸化物半導体層の一形態を、図12を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。次に、絶縁層140上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。本実施の形態では、絶縁層140として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層145aを形成する図12A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層140中の酸素を第1の結晶性酸化物半導体層145aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、第1の結晶性酸化物半導体層の下地絶縁層として用いられる絶縁層140は、絶縁層140中バルク中、第1の結晶性酸化物半導体層145aと絶縁層140の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層145a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層145bを形成する図12B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層145aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層145bが形成される。また、絶縁層140の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層140の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層145aと第2の結晶性酸化物半導体層145bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層145を形成する図12C参照。図12Cでは、第1の結晶性酸化物半導体層145aと第2の結晶性酸化物半導体層145bの界面を点線で示し、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成した後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。いずれにしても、CAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。その後、ソース電極又はドレイン電極142a、142b、ゲート絶縁層146、ゲート電極148a、導電層148bを形成することにより、トランジスタ372及び容量素子374が完成する。ソース電極又はドレイン電極142a、142b、ゲート絶縁層146、ゲート電極148a、導電層148bの材料及び形成方法は、実施の形態2を参酌できる。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層145を、本明細書に開示する半導体装置実施の形態2に示すトランジスタ162及びトランジスタ172に、適宜用いることができる。また、酸化物半導体層144として本実施の形態の酸化物半導体積層を用いたトランジスタ372においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層145のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、In-Sn-Zn系酸化膜を酸化物半導体層に用いたトランジスタの一例について、図30などを用いて説明する。図30は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図30Aにトランジスタの上面図を示す。また、図30Bは図30Aの一点鎖線A1-A2に対応する断面図である。図30Bに示すトランジスタは、基板500と、基板500上に設けられた下地絶縁層502と、下地絶縁層502の周辺に設けられた保護絶縁層504と、下地絶縁層502および保護絶縁層504上に設けられた高抵抗領域506aおよび低抵抗領域506bを有する酸化物半導体層506と、酸化物半導体層506上に設けられたゲート絶縁層508と、ゲート絶縁層508を介して酸化物半導体層506と重畳して設けられたゲート電極510と、ゲート電極510の側面と接して設けられた側壁絶縁層512と、少なくとも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化物半導体層506、ゲート電極510および一対の電極514を覆って設けられた層間絶縁層516と、層間絶縁層516に設けられた開口部を介して少なくとも一対の電極514の一方と接続して設けられた配線518と、を有する。なお、図示しないが、層間絶縁層516および配線518を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁層516の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。実施の形態5本実施の形態では、上記とは異なるIn-Sn-Zn系酸化物膜を酸化物半導体層に用いたトランジスタの他の一例について示す。図31は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図31Aはトランジスタの上面図である。また、図31Bは図31Aの一点鎖線B1-B2に対応する断面図である。図31Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体層606と、酸化物半導体層606と接する一対の電極614と、酸化物半導体層606および一対の電極614上に設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体層606と重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を覆って設けられた層間絶縁層616と、層間絶縁層616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁層616および配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体層606としてはIn-Sn-Zn系酸化物膜を、一対の電極614としてはタングステン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図31Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体層606に対する一対の電極614のはみ出しをdWと呼ぶ。実施の形態6酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数6の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数3および数4よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数7の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8eV、4.7eV、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5eV、4.6eV、4.6eVとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図18で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構造を図22に示す。図22に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1030aおよび半導体領域1030cを有する。半導体領域1030aおよび半導体領域1030cの抵抗率は2×10-3Ωcmとする。図22Aに示すトランジスタは、下地絶縁層1010と、下地絶縁層1010に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1020の上に形成される。トランジスタは半導体領域1030a、半導体領域1030cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1030bと、ゲート1050を有する。ゲート1050の幅を33nmとする。ゲート1050と半導体領域1030bの間には、ゲート絶縁層1040を有し、また、ゲート1050の両側面には側壁絶縁物1060aおよび側壁絶縁物1060b、ゲート1050の上部には、ゲート1050と他の配線との短絡を防止するための絶縁物1070を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1030aおよび半導体領域1030cに接して、ソース1080aおよびドレイン1080bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図22Bに示すトランジスタは、下地絶縁層1010と、酸化アルミニウムよりなる埋め込み絶縁物1020の上に形成され、半導体領域1030a、半導体領域1030cと、それらに挟まれた真性の半導体領域1030bと、幅33nmのゲート1050とゲート絶縁層1040と側壁絶縁物1060aおよび側壁絶縁物1060bと絶縁物1070とソース1080aおよびドレイン1080bを有する点で図22Aに示すトランジスタと同じである。図22Aに示すトランジスタと図22Bに示すトランジスタの相違点は、側壁絶縁物1060aおよび側壁絶縁物1060bの下の半導体領域の導電型である。図22Aに示すトランジスタでは、側壁絶縁物1060aおよび側壁絶縁物1060bの下の半導体領域はnの導電型を呈する半導体領域1030aおよび半導体領域1030cであるが、図22Bに示すトランジスタでは、真性の半導体領域1030bである。すなわち、図22Bに示す半導体層において、半導体領域1030a半導体領域1030cとゲート1050がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1060a側壁絶縁物1060bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図19は、図22Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁層の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図20は、図22Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁層の厚さを15nmとしたものであり、図20Bは10nmとしたものであり、図20Cは5nmとしたものである。また、図21は、図22Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁層の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図19では80cm2/Vs程度であるが、図20では60cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。また、In、SnおよびZnを含む酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、SnおよびZnを含む酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図23A乃至図23Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図23Aは基板を意図的に加熱せずにスパッタリング法でIn、SnおよびZnを含む酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、SnおよびZnを含む酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図23Bは基板を200°Cに加熱してIn、SnおよびZnを含む酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、SnおよびZnを含む酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図23Cは、In、SnおよびZnを含む酸化物半導体層を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、SnおよびZnを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、SnおよびZnを含む酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図23Aと図23Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体層を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。次に、実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。なお、試料1及び試料2のトランジスタの構造については、図31を参照すればよい。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図24Aに、マイナスBT試験の結果を図24Bに示す。また、試料2のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn系酸化物膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn系酸化物膜を100nmの厚さで成膜した。In-Sn-Zn系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図26に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、SnおよびZnを含む酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図27に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図27に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、SnおよびZnを含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体層成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体層に対する一対の電極のはみ出しをdWと呼ぶ。図28に、Id実線および電界効果移動度点線のVg依存性を示す。また、図29Aに基板温度としきい値電圧の関係を、図29Bに基板温度と電界効果移動度の関係を示す。図29Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで0.38V~-1.08Vであった。また、図29Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで37.4cm2/Vs~33.4cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、SnおよびZnを含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。実施の形態7本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図13を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図13Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図13Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図13Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図13Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図13Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図13Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図13Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780の内部には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"