可変容量素子を備える半導体装置において、前記可変容量素子は、半導体基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを備え、前記上部電極は、前記容量絶縁膜上に位置する低濃度不純物層と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有することを特徴とする半導体装置。請求項1の半導体装置において、前記上部電極は、前記低濃度不純物層と前記高濃度不純物層との間に位置すると共に、前記低濃度不純物層よりも不純物濃度が高く且つ前記高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有することを特徴とする半導体装置。請求項1又は2の半導体装置において、前記上部電極は、ポリシリコン膜からなり、前記上部電極上に形成されたシリサイド層を更に備えることを特徴とする半導体装置。請求項1~3のいずれか1つの半導体装置において、前記下部電極は、前記半導体基板上に絶縁膜を介して形成されていることを特徴とする半導体装置。請求項4の半導体装置において、前記下部電極は、ポリシリコン膜からなり、前記下部電極の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。請求項4の半導体装置において、前記下部電極は、金属膜又は金属含有膜からなることを特徴とする半導体装置。請求項4~6のいずれか1つの半導体装置において、前記絶縁膜は、前記半導体基板の上部に設けられた素子分離絶縁膜であることを特徴とする半導体装置。請求項1~3のいずれか1つの半導体装置において、前記下部電極は、前記半導体基板上部に設けられた不純物領域からなり、前記不純物領域の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。請求項8の半導体装置において、前記下部電極を構成する前記不純物領域は、前記半導体基板上部に設けられた素子分離領域に囲まれていることを特徴とする半導体装置。請求項1~9のいずれか1つの半導体装置において、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極の両側方下に形成されたソース/ドレイン領域とを有するMISトランジスタを更に備えることを特徴とする半導体装置。請求項10の半導体装置において、前記容量絶縁膜と、前記ゲート絶縁膜とは同じ膜からなることを特徴とする半導体装置。請求項10又は11の半導体装置において、前記上部電極と、前記ゲート電極とは同じ膜からなることを特徴とする半導体装置。請求項1~12のいずれか1つの半導体装置において、前記下部電極と、前記上部電極における前記高濃度不純物層との間に電圧を印加することにより、前記低濃度不純物層が空乏化することを特徴とする半導体装置。請求項1~13のいずれか1つの半導体装置において、前記低濃度不純物層の不純物濃度は、1×1015ions/cm3以上で且つ1×1018ions/cm3以下であり、前記高濃度不純物層の不純物濃度は、1×1019ions/cm3以上で且つ1×1021ions/cm3以下であることを特徴とする半導体装置。可変容量素子を備える半導体装置の製造方法において、半導体基板上に下部電極を形成する工程aと、前記下部電極上に容量絶縁膜を形成する工程bと、前記容量絶縁膜上に上部電極を形成する工程cとを備え、前記工程cは、前記容量絶縁膜上に位置する低濃度不純物層を設ける工程と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含むことを特徴とする半導体装置。請求項15の半導体装置の製造方法において、前記工程aの前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、前記工程aにおいて、前記素子分離絶縁膜上に前記下部電極を形成することを特徴とする半導体装置の製造方法。請求項15の半導体装置の製造方法において、前記工程aの前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、前記工程aにおいて、前記素子分離絶縁膜に囲まれた部分の前記半導体基板に、不純物領域からなる前記下部電極を形成することを特徴とする半導体装置の製造方法。可変容量素子について、容量値と、その変化量を大きくすることの要望がある。また、可変容量素子の周波数特性を示すQ値についても、より高くすることが要望されている。ここで、Q値は素子の寄生抵抗によって劣化するので、高Q値を実現するためには、寄生抵抗を下げる必要がある。しかしながら、前記の可変容量素子において、容量値の変化量を大きくするためには空乏層の厚さの変化を大きくする必要があり、このためには、絶縁膜103下方の低濃度拡散領域102の不純物濃度を下げる必要がある。不純物濃度を下げると寄生抵抗が高くなるので、Q値が劣化することになる。また、容量値を大きくするために容量素子の面積ゲート電極104の面積を大きくすると、ゲート電極104の中央部から高濃度拡散領域105までの距離が長くなる。つまり、抵抗の高い低濃度拡散領域102中をキャリアが移動しなければならない距離が長くなり、キャリア移動の際の寄生抵抗が大きくなる。従って、Q値が劣化する。このように、容量値及びその変化量を大きくしようとすると、Q値の劣化に繋がることになる。以上に鑑みて、本開示の目的は、容量値及びその変化量が大きく且つQ値の高い可変容量素子を備える半導体装置及びその製造方法を提供することである。前記の目的を達成するために、本開示の半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、上部電極は、容量絶縁膜上に位置する低濃度不純物層と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有する。このような半導体装置において、下部電極を基準電位に接続すると共に、上部電極の高濃度不純物層に電圧を印加すると、上部電極の低濃度不純物層に空乏層が形成される。下部電極と、上部電極の少なくとも高濃度不純物層とが、容量絶縁膜及び前記空乏層を挟んで容量素子を構成する。更に、空乏層の厚さは印加する電圧に依存して変化するので、可変容量素子として機能する。ここで、容量絶縁膜の下方に高抵抗の領域低濃度不純物領域を配置することは不要であり、キャリアは、主に下部電極内又は高濃度不純物層内を移動することができる。従って、容量の変化量を大きくするために、上部電極における低濃度不純物層の不純物濃度を小さくしたとしても、キャリアが移動する部分の抵抗は変わらないので、素子の寄生抵抗が大きくなることはない。同様に、容量値を大きくするために、容量面積上部電極と下部電極とが対向する部分の面積を大きくしたとしても、素子の寄生抵抗が大きくなることはない。つまり、寄生抵抗の増加によるQ値の劣化を避けながら、容量値及びその変化量を大きくすることができる。尚、上部電極は、低濃度不純物層と高濃度不純物層との間に位置すると共に、低濃度不純物層よりも不純物濃度が高く且つ高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有していても良い。また、上部電極は、ポリシリコン膜からなり、上部電極上に形成されたシリサイド層を更に備えていても良い。上部電極は、このような構造であっても良い。また、下部電極は、半導体基板上に絶縁膜を介して形成されていても良い。また、下部電極は、ポリシリコン膜からなり、下部電極の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。このようにすると、電圧印加により、下部電極ではなく、上部電極の低濃度不純物層に空乏層が形成される。また、下部電極は、金属膜又は金属含有膜からなっていても良い。この場合にも、可変容量素子として機能する。また、絶縁膜は、半導体基板の上部に設けられた素子分離絶縁膜であっても良い。つまり、下部電極、容量絶縁膜及び上部電極を含む可変容量素子は、素子分離絶縁膜上に形成されていても良い。また、下部電極は、半導体基板上部に設けられた不純物領域からなり、不純物領域の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。また、下部電極を構成する不純物領域は、半導体基板上部に設けられた素子分離領域に囲まれていても良い。下部電極の構成として、このようになっていても良い。このようにすると、半導体装置がMISトランジスタを更に備える場合に、上部電極の上面の高さをMISトランジスタのゲート電極における上面の高さと一致させることができる。これは、半導体装置の製造するためにリソグラフィ工程等を用いる場合に有利である。また、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の両側方下に形成されたソース/ドレイン領域とを有するMISトランジスタを更に備えていても良い。つまり、可変容量素子及びMISトランジスタを共に備える半導体装置としても良い。また、容量絶縁膜と、ゲート絶縁膜とは同じ膜からなっていても良い。また、上部電極と、ゲート電極とは同じ膜からなっていても良い。このようにすると、可変容量素子の構成要素とMISトランジスタの構成要素とを同時に形成することができ、製造工程の増加を抑制することができる。また、下部電極と、上部電極における高濃度不純物層との間に電圧を印加することにより、低濃度不純物層が空乏化するのであっても良い。このことにより、可変容量素子として機能する。また、低濃度不純物層の不純物濃度は、1×1015ions/cm3以上で且つ1×1018ions/cm3以下であり、高濃度不純物層の不純物濃度は、1×1019ions/cm3以上で且つ1×1021ions/cm3以下であっても良い。それぞれの不純物濃度の一例として、このような範囲の値であっても良い。次に、前記の目的を達成するために、可変容量素子を備える半導体装置の製造方法において、半導体基板上に下部電極を形成する工程aと、下部電極上に容量絶縁膜を形成する工程bと、容量絶縁膜上に上部電極を形成する工程cとを備え、工程cは、容量絶縁膜上に位置する低濃度不純物層を設ける工程と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含む。このようにすると、本開示の半導体装置を製造することができる。尚、工程aの前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程aにおいて、素子分離絶縁膜上に下部電極を形成するのであっても良い。また、工程aの前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程aにおいて、素子分離絶縁膜に囲まれた部分の半導体基板に、不純物領域からなる下部電極を形成するのであっても良い。本開示の技術によると、可変容量素子において、寄生抵抗の増加を抑えながら容量値及びその変化量を大きくすることができ、Q値の高い可変容量素子を備える半導体装置及びその製造方法を実現することができる。第1の実施形態以下、本開示の第1の実施形態について、図面を参照しながら説明する。図1a~cは、本実施形態の例示的半導体装置10について模式的に示す図である。より具体的に、半導体装置10が備える可変容量素子但し、一部構成要素のみを示す平面図が図1aに示され、そのIbIb線及びIcIc線に対応する半導体装置10の断面が図1b及び図1cに示されている。図1a~cに示す通り、半導体装置10は、半導体基板11を用いて形成されている。半導体基板11上には、絶縁膜からなる素子分離領域12が形成されている。素子分離領域12上には、下部電極13が形成されている。下部電極13上には、容量絶縁膜14を介して上部電極15が形成されている。図1aに示すように、下部電極13と上部電極15とは、それぞれの長手方向が直交するように交差した配置である。容量絶縁膜14を挟んだ下部電極13と上部電極15との対向部分40が、可変容量素子として機能する。対向部分40の面積が容量面積となり、所望の可変容量に応じて設定される。例えば、数十nm2~数十μm2である。ここで、下部電極13は、例えば、厚さ20nm程度のDPSdopedpolysiliconからなり、1×1019~1×1021ions/cm3程度のn型不純物を含有している。容量絶縁膜14は、例えば厚さ2~10nm程度のシリコン酸化膜からなり、同じ半導体基板11上に同時に形成されるMISトランジスタのゲート絶縁膜と同一の膜であり且つ同一の厚さを有する。図1cにおいて、素子分離領域12と上部電極15との間にも容量絶縁膜14が形成されているが、この部分に形成することは必須ではない。容量絶縁膜14は、下部電極13の上面及び側面を覆うように形成されていれば良い。容量絶縁膜14を熱酸化法によって形成した場合には、シリコンからなる下部電極13の上面及び側面上のみに形成される。CVDChemicalVaporDeposition法等を用いて堆積した場合、素子分離領域12と上部電極15との間にも形成されることになる。上部電極15は、例えば厚さが100nm~150nm程度のポリシリコン膜からなり、MISトランジスタのゲート電極と同程度である。また上部電極15は、容量絶縁膜14直上に位置し且つ空乏層が形成される低濃度不純物層15aと、低濃度不純物層15aの上方に位置する高濃度不純物層15bと、低濃度不純物層15a及び高濃度不純物層15bの間に位置する中間濃度不純物層15cとを有する。低濃度不純物層15aは、例えば、厚さが50~60nm程度であり、1×1015~1×1018ions/cm3程度のn型不純物を含有している。高濃度不純物層15bは、例えば、厚さが70~80nm程度であり、低濃度不純物層15aよりも高濃度である1×1019~1×1021ions/cm3程度のn型不純物を含有している。中間濃度不純物層15cは、例えば、厚さが10~20nm程度であり、低濃度不純物層15aよりも高濃度であり且つ高濃度不純物層15bよりも低濃度である1×1018~1×1019ions/cm3程度のn型不純物を含有している。但し、中間濃度不純物層15cを形成することは必須ではなく、低濃度不純物層15a上に直接、高濃度不純物層15bが形成されていても良い。下部電極13は、上部電極15の低濃度不純物層15aよりも高濃度である1×1019~1×1021ions/cm3程度のn型不純物を含有している。上部電極15の側面上には、例えば、厚さ数十nm程度の絶縁膜からなるサイドウォールスペーサ16aが形成されている。また、下部電極13の側面上にもサイドウォールスペーサ16bが形成されている。但し、下部電極13のサイドウォールスペーサ16bは、上部電極15のサイドウォールスペーサ16aを形成する際に同時に形成されるものであり、必須ではない。また、サイドウォールスペーサ16a及び16bは、例えば、シリコン酸化膜及びシリコン窒化膜のいずれか一方又はこれらの積層膜等が用いられる。上部電極15上及び下部電極13におけるサイドウォールスペーサ16aよりも外側の領域には、例えば厚さ10nm程度のシリサイド層17が形成されている。また、上部電極15及び下部電極13の両端部対向部分40よりも外側におけるコンタクト形成領域41上方において、それぞれシリサイド層17に接続するコンタクト図示省略が形成されている。但し、下部電極13及び上部電極15に対して2つずつ形成されることは必須ではなく、少なくとも1つずつ形成されていれば良い。尚、以上では、下部電極13及び上部電極15がいずれもn型不純物を含有するものとして説明したが、これに代えて、いずれもp型不純物を含有していても良いし、一方がn型不純物、他方がp型不純物を含有するのであっても良い。また、上部電極15と下部電極13aとが長手方向が直交するように交差する構造は必須ではない。上部電極15及び下部電極13aが容量絶縁膜14を挟んで対向する部分を有すると共に、それぞれに電気的接続を得られる構造になっていればよい。以上に説明した、下部電極13、容量絶縁膜14及び上部電極15を含む可変容量素子は、例えば数MHz~数百MHzにおいて動作する電圧制御発振回路に用いられる。この際、例えば、上部電極15に1.2Vの電圧を印加することにより、上部電極15の低濃度不純物層15aに、厚さ数十nmの空乏層が形成される。低濃度不純物層15a上の中間濃度不純物層15c及び高濃度不純物層15bと、容量絶縁膜14下の下部電極13とは、いずれも、低濃度不純物層15aよりも不純物濃度が高いことから低濃度不純物層15aよりも抵抗が小さい。従って、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きく増えることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Q値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、S/N比等の回路の性能を向上することができる。尚、空乏層が形成される低濃度不純物層15aの厚さは、上部電極15の厚さに関わらず、一定程度の厚さであることを要する。つまり、低濃度不純物層15aが薄くなりすぎると十分な厚さの空乏層が形成されない。従って、例えば、上部電極15の厚さが前記の100nm~150nm程度とは異なる場合にも、高濃度不純物層15b、中間濃度不純物層15cの厚さを調整し、低濃度不純物層15aの厚さについては50~60nm程度とするのが良い。また、下部電極13については、ポリシリコン膜に代えて、W、Al、TiN、TaN又はTaC等の金属膜又は金属含有膜によって形成されていても良い。――半導体装置の製造方法――次に、半導体装置10の製造方法について、図面を参照しながら説明する。ここでは、半導体装置10が、図1a~cに示す可変容量素子に加えて、MISトランジスタを備える場合の製造方法を説明する。図2a~d及び図3a~cは、半導体装置10の製造工程を模式的に示す工程断面図である。図2aの工程から順に説明する。まず、半導体基板11の所定領域の上部に、絶縁膜からなる素子分離領域12を形成する。例えば、STIShallowTrenchIsolation法を用いればよい。以下において、素子分離領域12上が可変容量素子形成領域、素子分離領域12に囲まれた半導体基板11の活性領域21がMISトランジスタ形成領域となる。次に、活性領域21において、必要に応じて、p型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なういずれも図示は省略。その後、素子分離領域12上を含む半導体基板11上に、例えば、CVD法により膜厚が20nm程度で且つ1×1019~1×1021ions/cm3程度のn型不純物を含有するポリシリコン膜を形成する。更に、当該ポリシリコン膜をリソグラフィ処理及びエッチング処理によりパターニングして、可変容量素子を形成する領域の素子分離領域12上に、下部電極13を選択的に形成する。尚、金属膜又は金属含有膜からなる下部電極13を設ける場合には、素子分離領域12上を含む半導体基板11上に金属膜又は金属含有膜を形成した後、エッチング処理等によりパターニングする。続いて、図2bの工程を行なう。まず、活性領域21上及び下部電極13上に、熱酸化法等を用いて、容量絶縁膜14及びゲート絶縁膜24となる膜厚2nm程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上に、例えば630°Cの条件のCVD法により、膜厚が例えば150nm程度のノンドープドポリシリコン膜意図的な不純物の導入が無いシリコン膜を形成する。次に、可変容量素子形成領域をマスクして図示せず、MISトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばn型不純物であるリンPを注入エネルギー15KeVで且つ注入ドーズ量5×1015ions/cm2の条件にてイオン注入する。更に、例えば700°Cで且つ40秒のRTARapidThermalAnnealing処理を行なう。これにより、MISトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられたことになる。次に、リソグラフィ処理及びエッチング処理により、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域21上にはシリコン酸化膜からなるゲート絶縁膜24を介してドープドポリシリコン膜からなるゲート電極25が形成される。これと共に、下部電極13上にはシリコン酸化膜からなる容量絶縁膜14を介してノンドープドポリシリコン膜からなる上部電極15が形成される。続いて、図2cの工程を行なう。まず、下部電極13及び上部電極15をレジスト等図示せずによって覆う。その後、ゲート電極25をマスクとして、活性領域21におけるゲート電極25の両側方にn型不純物である砒素Asをイオン注入し、n型エクステンション領域31を形成する。注入の条件は、例えば、注入エネルギー3KeVで且つ注入ドーズ量1×1015ions/cm2とする。この際、Asはゲート電極25にも注入されるが、レジスト等に覆われた下部電極13及び上部電極15には注入されない。続いて、図2dの工程を行なう。まず、半導体基板11上に、シリコン酸化膜及びシリコン窒化膜の一方、又は、これらの積層膜からなる膜厚50nm程度の絶縁膜を形成する。この後、当該絶縁膜を異方性エッチングすることにより、上部電極15の側面上にサイドウォールスペーサ16aを形成すると共に、ゲート電極25の側面上にサイドウォールスペーサ26を形成する。この際、下部電極13の側面上にもサイドウォールスペーサ16bが形成されるが、サイドウォールスペーサ16bの形成は必須ではない。続いて、図3aの工程を行なう。活性領域21におけるサイドウォールスペーサ26の外側の領域に、ゲート電極25及びサイドウォールスペーサ26をマスクとして、不純物のイオン注入を行なう。例えば、n型不純物である砒素Asを注入エネルギー30KeVで且つ注入ドーズ量1×1015ions/cm2の条件にて注入すると共に、n型不純物であるリンPを注入エネルギー10KeVで且つ注入ドーズ量1×1014ions/cm2の条件にて注入する。この際、ゲート電極25及び上部電極15についてもn型不純物が注入される。この後、イオン注入された不純物を活性化するために、例えば1050°Cで且つ10秒以下のRTA処理を行なう。これにより、活性領域21にn型ソース/ドレイン領域32を形成すると共に、上部電極15に低濃度不純物層15a、中間濃度不純物層15c及び高濃度不純物層15bを形成する。イオン注入による高濃度不純物層15bにおける不純物の濃度ピークは、上部電極15の表面から20~30nm程度に位置する。RTA処理による熱拡散の結果、上部電極15の表面から70~80nm程度の深さに高濃度不純物層15b不純物濃度1×1019~1×1021ions/cm3程度、上部電極15の下面から50~60nm程度の高さに低濃度不純物層15a不純物濃度1×1015~1×1018ions/cm3程度が形成され、高濃度不純物層15bと低濃度不純物層15aとの間に中間濃度不純物層15c不純物濃度1×1018~1×1019ions/cm3程度が形成される。尚、不純物濃度の違いによって3つの層を区別しているが、不純物濃度は、上部電極15内においてなだらかに変化している。電圧の印加によって空乏層が生じるためには、不純物濃度が1×1018ions/cm3程度以下であることが望ましい。また、濃度分布の変化が急峻であれば、中間濃度不純物層15cの厚さは十分に小さくなり、低濃度不純物層15a上に直接、高濃度不純物層15bが配置されている構造と考えることもできる。続いて、図3bに示すように、半導体基板11上に、例えば、スパッタ法によってニッケルNiからなる膜厚10nm程度の金属膜を形成した後、300°C~500°Cの熱処理を行なう。これにより、露出している部分のシリコンと金属とを反応させて、n型ソース/ドレイン領域32上及びゲート電極25上にシリサイド層27を形成すると共に、下部電極13上及び上部電極15上にシリサイド層17を形成する。続いて、図3cの工程を行なう。ここでは、半導体基板11上に、例えばシリコン酸化膜からなる層間絶縁膜18を形成する。次に、層間絶縁膜18を貫通し、シリサイド層17及びシリサイド層27にそれぞれ達するように、タングステン等の伝導膜からなるコンタクト19及びコンタクト29を形成する。以上により、容量絶縁膜14及びMISトランジスタを有する半導体装置10が製造される。ここで、容量絶縁膜14とゲート絶縁膜24、上部電極15とゲート電極25、サイドウォールスペーサ16aとサイドウォールスペーサ26等、各種の構成要素を同時に形成することができるので、工程数を削減することができる。尚、シリサイド層17及びシリサイド層27については、抵抗低減等のために形成することが望ましいが、本実施形態における可変容量素子が機能するためには必須ではない。また、以上では、中間濃度不純物層15cの下には必ず低濃度不純物層15aが配置されている。しかしながら、低濃度不純物層15aは、中間濃度不純物層15cと、下部電極13を覆う部分の容量絶縁膜14との間に形成されていれば良い。下部電極13が形成されていない部分の上部電極15において、中間濃度不純物層15c更には高濃度不純物層15bが、容量絶縁膜14にまで達していても構わない。第2の実施形態以下、本開示の第2の実施形態について、図面を参照しながら説明する。図4a~cは、本実施形態の例示的半導体装置10aについて模式的に示す図である。より具体的に、半導体装置10aが備える可変容量素子但し、一部構成要素のみを示す平面図が図4aに示され、そのIVbIVb線及びIVcIVc線に対応する半導体装置10aの断面が図4b及び図4cに示されている。尚、第1の実施形態の半導体装置10と同様の構成要素については、図1a~cと同じ符号を用い、以下には相違点について詳しく説明する。第1の実施形態では、下部電極13は、素子分離領域12上に形成されたポリシリコン膜により構成されている図1b等を参照。これに対し、本実施形態の半導体装置10aの下部電極13aは、半導体基板11が素子分離領域12に囲まれた基板領域11aにおいて、その上部に設けられた不純物領域により構成されている。下部電極13aは、例えば、基板領域11aの表面からの深さが20nm程度つまり、厚さが20nm程度であり、1×1019~1×1021ions/cm3程度の不純物濃度のn型不純物を含有している。容量絶縁膜14、上部電極15、サイドウォールスペーサ16a、サイドウォールスペーサ26及びシリサイド層17等については、第1の実施形態の半導体装置10の場合と同様である。下部電極13aの側面は半導体基板11上には出ていないので、当該側面にサイドウォールスペーサは形成されていない。可変容量素子としての動作についても、第1の実施形態において説明したのと同様である。つまり、下部電極13aを基準電位に接続すると共に上部電極15に対して電圧を印加すると、上部電極15の低濃度不純物層15aにおいて空乏層が形成される。空乏層の厚さは印加する電圧に依存し、可変容量素子の容量は容量絶縁膜14及び空乏層の厚さの合計に依存するので、可変容量素子として機能する。下部電極13aの不純物濃度例えば1×1019~1×1021ions/cm3程度は、低濃度不純物層15aの不純物濃度例えば1×1015~1×1018ions/cm3程度に比べて十分に高い。従って、電圧印加によって空乏化されることは無く、且つ、抵抗は十分に低い。以上から、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きくなることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Q値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、S/N比等の回路の性能を向上することができる。また、下部電極13aが半導体基板11中に形成されているので、上部電極15上面の高さと、半導体装置10aが備えるMISトランジスタのゲート電極上面の高さとを一致させることができる。これは、リソグラフィ工程におけるフォーカスずれに伴う寸法バラツキを防ぐために有利である。――半導体装置の製造方法――次に、半導体装置10aの製造方法について、図面を参照しながら説明する。ここでは、半導体装置10aが、図4a~cに示す可変容量素子に加えて、MISトランジスタを備える場合の製造方法を説明する。図5a~d及び図6a~cは、半導体装置10の製造工程を模式的に示す工程断面図である。図5aの工程から順に説明する。まず、半導体基板11の所定領域の上部に、例えばSTI法を用いて、絶縁膜からなる素子分離領域12を形成する。これにより、MISトランジスタ形成領域に、素子分離領域12に囲まれた部分の半導体基板11からなる活性領域21を構成する。これと同時に、可変容量素子形成領域に、素子分離領域12に囲まれた部分の半導体基板11からなる基板領域11aを構成する。ここで、基板領域11aは、可変容量素子の下部電極13aの形状となるように素子分離領域12によって囲まれている。次に、活性領域21及び基板領域11aにおいて、必要に応じて、p型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なう。その後、基板領域11aに、n型不純物であるAsのイオン注入を行なう。注入条件は、例えば、注入エネルギー30KeVで且つ注入ドーズ量1×1015ions/cm2とする。このような選択的なイオン注入により、基板領域11aの表面からの深さが20nm程度であり、不純物濃度が1×1019~1×1021ions/cm3程度のn型不純物を含有する不純物領域として、下部電極13aを形成する。続いて、図5bの工程を行なう。まず、活性領域21上及び下部電極13a上に、熱酸化法等を用いて、膜厚2nm程度のシリコン酸化膜を形成する。次に、当該シリコン酸化膜上に、例えば630°Cの条件のCVD法により、膜厚が例えば150nm程度のノンドープドポリシリコン膜を形成する。次に、可変容量素子形成領域をマスクして図示せず、MISトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばn型不純物であるリンPを注入エネルギー15KeVで且つ注入ドーズ量5×1015ions/cm2の条件にて選択的に注入する。更に、例えば700°Cで且つ40秒のRTA処理を行なうことにより、MISトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられた状態とする。この後、リソグラフィ処理及びエッチング処理等を用いて、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域21上にはシリコン酸化膜からなるゲート絶縁膜24を介してドープドポリシリコン膜からなるゲート電極25が形成される。これと共に、下部電極13上にはシリコン酸化膜からなる容量絶縁膜14を介してノンドープドポリシリコン膜からなる上部電極15が形成される。ここで、第1の実施形態の半導体装置10の場合、図2b等に示すように、上部電極15の上面は、ゲート電極25の上面よりも高い。つまり、同じポリシリコン膜から形成された上部電極15及びゲート電極25は同じ厚さを有しているので、素子分離領域12上に設けられた下部電極13の厚さに応じて高さに差が生じている。これに対し、本実施形態の半導体装置10aでは、上部電極15の上面は、ゲート電極25の上面と同じ高さである。これは、半導体装置10a下部電極13aが、半導体基板11内基板領域11aの上部に形成されているので、上部電極15の高さに影響しないことによる。上部電極15上面の高さとゲート電極25上面の高さが異なると、リソグラフィ処理によってこれらをパターニングする際に、フォーカスずれに伴う寸法バラツキの原因となる。本実施形態の半導体装置10aの場合、このような寸法バラツキを防ぐことができる。この後、図5c及びdと図6a~cとに示すようにして、半導体装置10aが製造される。これらの工程は、第1の実施形態において図2c及びdと図3a~cを参照して説明したのと同様に行なえばよい。本実施形態においても、可変容量素子及びMISトランジスタの構成部材を形成するために同一の工程を利用できるので、製造工程数を削減することができる。