グランド電位が印加されるグランド端子と、前記グランド電位と第1電源電位との間で電位が変動する入力信号が入力される入力端子と、入力が第1ノードに接続された第1インバータと、前記入力端子と前記第1ノードとの間に設けられ、前記入力信号の電位に応じて前記入力端子と前記第1ノードとの間の電気的接続を制御する第1パス制御回路と、前記グランド端子と前記第1ノードとの間に設けられ、前記入力信号の電位に応じて前記グランド端子と前記第1ノードとの間の電気的接続を制御する第2パス制御回路とを備え、前記第1インバータは、前記第1ノードの電位が第1反転電位より低い場合、前記第1電源電位より低い第2電源電位を出力し、前記第1ノードの電位が前記第1反転電位より高い場合、前記グランド電位を出力し、ターゲット反転電位は、前記第1反転電位よりも高く、前記第1パス制御回路は、前記入力信号の電位が前記ターゲット反転電位より低い場合、前記入力端子と前記第1ノードとの間の電気的接続を遮断し、一方、前記入力信号の電位が前記ターゲット反転電位より高い場合、前記入力端子と前記第1ノードとを電気的に接続し、前記第2パス制御回路は、前記入力信号の電位が前記ターゲット反転電位より低い第2反転電位より低い場合、前記グランド端子と前記第1ノードとを電気的に接続し、一方、前記入力信号の電位が前記第2反転電位より高い場合、前記グランド端子と前記第1ノードとの間の電気的接続を遮断する入力回路。請求項1に記載の入力回路であって、更に、リファレンス電位が印加されるリファレンス端子を備えており、前記ターゲット反転電位は、前記リファレンス電位に依存して決定される入力回路。請求項2に記載の入力回路であって、前記第1パス制御回路は、第1PMOSトランジスタを備えており、前記第1PMOSトランジスタのソース、ドレイン及びゲートは、それぞれ、前記入力端子、前記第1ノード及び前記リファレンス端子に接続されており、前記ターゲット反転電位は、前記リファレンス電位に前記第1PMOSトランジスタの閾値電圧を加えた電位に等しい入力回路。請求項3に記載の入力回路であって、前記第1パス制御回路は、更に、前記第1PMOSトランジスタの前記ドレインと前記第1ノードとの間に介在する第1NMOSトランジスタを備えており、前記第1NMOSトランジスタのゲートには、前記第2電源電位が印加される入力回路。請求項1乃至4のいずれか一項に記載の入力回路であって、前記第2パス制御回路は、入力が前記入力端子に接続され、出力が第2ノードに接続された第2インバータと、ゲートが前記第2ノードに接続され、ソースが前記グランド端子に接続され、ドレインが前記第1ノードに接続された第2NMOSトランジスタとを備え、前記入力信号の電位が前記第2反転電位より低い場合、前記第2インバータは前記第2電源電位を前記第2ノードに出力し、前記第2NMOSトランジスタはONし、前記入力信号の電位が前記第2反転電位より高い場合、前記第2インバータは前記グランド電位を前記第2ノードに出力し、前記第2NMOSトランジスタはOFFする入力回路。請求項5に記載の入力回路であって、前記第2パス制御回路は、更に、前記入力端子と前記第2インバータの前記入力との間に介在する第3NMOSトランジスタを備えており、前記第3NMOSトランジスタのゲートには、前記第2電源電位が印加される入力回路。請求項1乃至6のいずれか一項に記載の入力回路であって、前記入力回路で用いられるトランジスタの耐圧は、前記第1電源電位よりも低く、前記第2電源電位よりも高く、前記ターゲット反転電位以上であり、前記第1電源電位と前記第2電源電位との差より大きい入力回路。高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位VCCHHighであるとき、出力信号である低電位信号の電位レベルはグランド電位GNDLowである。一方、入力信号である高電位信号の電位レベルがグランド電位GNDLowであるとき、出力信号である低電位信号の電位レベルは低電源電位VCCLHighである。入力信号がLowレベルからHighレベルへ、あるいは、HighレベルからLowレベルへ徐々に変化する際、出力信号の電位レベル論理レベルは、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、ターゲット反転電位と参照される。グランド電位GNDと高電源電位VCCHとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル例えば、VCCH/2に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。以下に、[発明を実施するための形態]で使用される番号符号を用いて、[課題を解決するための手段]を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の1つの観点において、入力回路1が提供される。その入力回路1は、グランド電位GNDが印加されるグランド端子と、グランド電位GNDと第1電源電位VCCHとの間で電位が変動する入力信号が入力される入力端子INと、第1インバータ30と、第1パス制御回路10と、第2パス制御回路20と、を備える。第1インバータ30の入力は、第1ノード31に接続されている。第1ノード31の電位が第1反転電位Vtinv1より低い場合、第1インバータ30は、第1電源電位VCCHより低い第2電源電位VCCLを出力する。一方、第1ノード31の電位が第1反転電位Vtinv1より高い場合、第1インバータ30は、グランド電位GNDを出力する。ターゲット反転電位Vth_targは、この第1反転電位Vtinv1よりも高い。第1パス制御回路10は、入力端子INと第1ノード31との間に設けられ、入力信号の電位Vinに応じて入力端子INと第1ノード31との間の電気的接続を制御する。具体的には、第1パス制御回路10は、入力信号の電位Vinがターゲット反転電位Vth_targより低い場合、入力端子INと第1ノード31との間の電気的接続を遮断し、一方、入力信号の電位Vinがターゲット反転電位Vth_targより高い場合、入力端子INと第1ノード31とを電気的に接続する。第2パス制御回路20は、グランド端子と第1ノード31との間に設けられ、入力信号の電位Vinに応じてグランド端子と第1ノード31との間の電気的接続を制御する。具体的には、第2パス制御回路20は、入力信号の電位Vinがターゲット反転電位Vth_targより低い第2反転電位Vtinv2より低い場合、グランド端子と第1ノード31とを電気的に接続し、一方、入力信号の電位Vinが第2反転電位Vtinv2より高い場合、グランド端子と第1ノード31との間の電気的接続を遮断する。本発明に係る入力回路1は、更に、次のように構成されてもよい。本発明に係る入力回路1は、更に、リファレンス電位VREFPが印加されるリファレンス端子REFを備えていてもよい。この場合、ターゲット反転電位Vth_targは、リファレンス電位VREFPに依存して決定される。第1パス制御回路10は、第1PMOSトランジスタP10を備えていてもよい。その第1PMOSトランジスタP10のソース、ドレイン及びゲートは、それぞれ、入力端子IN、第1ノード31及びリファレンス端子REFに接続される。この場合、ターゲット反転電位Vth_targは、リファレンス電位VREFPに第1PMOSトランジスタP10の閾値電圧Vtpを加えた電位に等しい。第1パス制御回路10は、更に、第1PMOSトランジスタP10のドレインと第1ノード31との間に介在する第1NMOSトランジスタN10を備えていてもよい。その第1NMOSトランジスタN10のゲートには、第2電源電位VCCLが印加される。第2パス制御回路20は、第2インバータ22と第2NMOSトランジスタN24を備えている。第2インバータ22の入力及び出力は、それぞれ、入力端子IN及び第2ノード23に接続される。第2NMOSトランジスタN24は、ゲートが第2ノード23に接続され、ソースがグランド端子に接続され、ドレインが第1ノード31に接続される。入力信号の電位Vinが第2反転電位Vtinv2より低い場合、第2インバータ22は第2電源電位VCCLを第2ノードに出力し、第2NMOSトランジスタN24はONする。一方、入力信号の電位Vinが第2反転電位Vtintv2より高い場合、第2インバータ22はグランド電位GNDを第2ノードに出力し、第2NMOSトランジスタN24はOFFする。第2パス制御回路20は、更に、入力端子INと第2インバータ22の入力との間に介在する第3NMOSトランジスタN20を備えていてもよい。その第3NMOSトランジスタN20のゲートには、第2電源電位VCCLが印加される。入力回路1で用いられるトランジスタの耐圧Vbは、第1電源電位VCCHよりも低く、第2電源電位VCCLよりも高く、ターゲット反転電位Vth_targ以上であり、第1電源電位VCCHと第2電源電位VCCLとの差VCCH-VCCLより大きい。本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。添付図面を参照して、本発明の実施の形態を説明する。1.構成図1は、本発明の実施の形態に係る入力回路1の構成を示す回路図である。この入力回路1は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路1は、入力端子IN、出力端子OUT、リファレンス端子REF、第1パス制御回路10、第2パス制御回路20、及びインバータ30第1インバータを備えている。入力端子INには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位GNDと高電源電位VCCH第1電源電位との間で変動する。一方、出力端子OUTからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位GNDと低電源電位VCCL第2電源電位との間で変動する。高電源電位VCCHは、低電源電位VCCLよりも高いVCCH>VCCL。例えば、高電源電位VCCHは3.3Vであり、低電源電位VCCLは1.8Vである。リファレンス端子REFには、リファレンス電位VREFPが印加される。後に詳しく説明されるように、本実施の形態に係る入力回路1のターゲット反転電位Vth_targは、このリファレンス電位VREFPに依存して決定される。尚、ターゲット反転電位Vth_targとは、出力信号の電位レベル論理レベルの切り替わり反転が発生するタイミングでの入力信号の電位である。1-1.第1パス制御回路10第1パス制御回路10は、入力端子INとノード31第1ノードとの間に設けられている。後述されるように、このノード31は、インバータ30の入力に接続されている。つまり、第1パス制御回路10は、インバータ30の入力に到る1つ目の経路を形成している。また、第1パス制御回路10は、入力信号の電位に応じて、入力端子INとノード31との間の電気的接続を制御する機能を有する。より詳細には、第1パス制御回路10は、PMOSトランジスタP10、NMOSトランジスタN10、及びノード11を備えている。PMOSトランジスタP10のソース、ドレイン、ゲート及びバックゲートは、それぞれ、入力端子IN、ノード11、リファレンス端子REF及び入力端子INに接続されている。このPMOSトランジスタP10の閾値電圧がVtpである場合、ゲート-ソース電圧がその閾値電圧Vtp以上になると、PMOSトランジスタP10がONする。ここで、本実施の形態では、PMOSトランジスタP10のゲートの電位は、リファレンス電位VREFPに固定されている。よって、ソースすなわち、入力端子INの電位がVREFPVtp以上の場合に、PMOSトランジスタP10はONする。一方、入力端子INの電位がVREFPVtpより低い場合、PMOSトランジスタP10はOFFし、ソース-ドレイン間は絶縁される。つまり、PMOSトランジスタP10は、入力信号の電位に応じて入力端子INとノード31との間の電気的接続をON/OFFする役割を果たす。入力信号の電位がVREFPVtpより低い場合、PMOSトランジスタP10はOFFし、入力信号の電位がノード31の方へ伝搬することを防止する。一方、入力信号の電位がVREFPVtp以上の場合、PMOSトランジスタP10はONし、入力信号の電位がノード31の方へ伝搬することを許可する。尚、電位VREFPVtpは、グランド電位GNDよりも高く、且つ、高電源電位VCCHよりも低く設定されるVCCH>VREFPVtp>GND。後に説明されるように、この電位VREFPVtpが、本実施の形態におけるターゲット反転電位Vth_targとなる。つまり、ターゲット反転電位Vth_targは、リファレンス電位VREFPに応じて決定される。NMOSトランジスタN10のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード31、ノード11、VCCL端子及びグランド端子に接続されている。VCCL端子には低電源電位VCCLが印加され、グランド端子にはグランド電位GNDが印加される。このように、NMOSトランジスタN10は、ノード11とノード31との間に介在しており、そのゲートには低電源電位VCCLが印加される。このNMOSトランジスタN10の閾値電圧がVtnである場合、NMOSトランジスタN10のソース電位は、最大でもVCCL-Vtnに抑えられる。すなわち、NMOSトランジスタN10は、ノード31に高電位が伝搬することを防止する役割を果たす。1-2.第2パス制御回路20第2パス制御回路20は、グランド端子と入力端子INとノード31との間に設けられている。つまり、第2パス制御回路20は、インバータ30の入力に到る2つ目の経路を形成している。また、第2パス制御回路20は、入力信号の電位に応じて、グランド端子とノード31との間の電気的接続を制御する機能を有する。より詳細には、第2パス制御回路20は、NMOSトランジスタN20、ノード21、インバータ22第2インバータ、ノード23第2ノード、及びNMOSトランジスタN24を備えている。NMOSトランジスタN20のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード21、入力端子IN、VCCL端子及びグランド端子に接続されている。このように、NMOSトランジスタN20は、入力端子INとノード21との間に介在しており、そのゲートには低電源電位VCCLが印加される。このNMOSトランジスタN20の閾値電圧がVtnである場合、NMOSトランジスタN20のソース電位は、最大でもVCCL-Vtnに抑えられる。すなわち、NMOSトランジスタN20は、ノード21に高電位が伝搬することを防止する役割を果たす。インバータ22の入力及び出力は、それぞれ、ノード21及びノード23に接続されている。より詳細には、インバータ22は、PMOSトランジスタP22とNMOSトランジスタN22を備えている。PMOSトランジスタP22のソース、ドレイン、ゲート及びバックゲートは、それぞれ、VCCL端子、ノード23、ノード21及びVCCL端子に接続されている。NMOSトランジスタN22のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード23、ノード21及びグランド端子に接続されている。インバータ22の反転電位はVtinv2例えば、VCCL/2である。ノード21の電位が反転電位Vtinv2より低い場合、PMOSトランジスタP22がONし、NMOSトランジスタN22がOFFし、結果として、インバータ22は低電源電位VCCLをノード23に出力する。一方、ノード21の電位が反転電位Vtinv2より高い場合、PMOSトランジスタP22がOFFし、NMOSトランジスタN22がONし、結果として、インバータ22はグランド電位GNDをノード23に出力する。NMOSトランジスタN24のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード31、ノード23及びグランド端子に接続されている。ノード23の電位が低電源電位VCCLの場合、NMOSトランジスタN24はONし、ノード31はグランド端子に電気的に接続される。一方、ノード23の電位がグランド電位GNDの場合、NMOSトランジスタN24はOFFし、ノード31とグランド端子との間の電気的接続は遮断される。ノード23の電位はインバータ22の出力電位であり、そのインバータ22の出力電位は入力端子INの電位に依存する。従って、NMOSトランジスタN24は、入力信号の電位に応じて、グランド端子とノード31との間の電気的接続を制御すると言える。1-3.インバータ30インバータ30はバッファであり、その入力及び出力は、それぞれ、ノード31及び出力端子OUTに接続されている。より詳細には、インバータ30は、PMOSトランジスタP30とNMOSトランジスタN30を備えている。PMOSトランジスタP30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、VCCL端子、出力端子OUT、ノード31及びVCCL端子に接続されている。NMOSトランジスタN30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、出力端子OUT、ノード31及びグランド端子に接続されている。インバータ30の反転電位はVtinv1例えば、VCCL/2である。ノード31の電位が反転電位Vtinv1より低い場合、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、結果として、インバータ30は低電源電位VCCLを出力端子OUTに出力する。一方、ノード31の電位が反転電位Vtinv1より高い場合、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、結果として、インバータ30はグランド電位GNDを出力端子OUTに出力する。2.定常状態及び耐圧2-1.IN=Low図2は、入力信号がLowレベルである場合の状態を示している。この場合、入力信号の電位Vinはグランド電位GNDである。第1パス制御回路10の状態は、次の通りである。入力電位Vin=GNDは上記の電位VREFPVtpより低いため、PMOSトランジスタP10はOFFする。その結果、入力端子INとノード31との間の電気的接続は遮断される。一方、第2パス制御回路20の状態は、次の通りである。ノード21の電位は、グランド電位GNDであり、インバータ22の反転電位Vtinv2より低い。よって、PMOSトランジスタP22がONし、NMOSトランジスタN22がOFFし、インバータ22は低電源電位VCCLをノード23に出力する。ノード23の電位が低電源電位VCCLであるため、NMOSトランジスタN24はONする。つまり、第2パス制御回路20は、グランド端子とノード31とを電気的に接続する。インバータ30の状態は、次の通りである。ノード31の電位は、グランド電位GNDである。よって、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、インバータ30は低電源電位VCCLを出力端子OUTに出力する。つまり、出力端子OUTからは、Highレベルの出力信号が出力される。2-2.IN=High図3は、入力信号がHighレベルである場合の状態を示している。この場合、入力信号の電位Vinは高電源電位VCCHである。第1パス制御回路10の状態は、次の通りである。入力電位Vin=VCCHは上記の電位VREFPVtpより高いため、PMOSトランジスタP10はONする。これにより、入力端子INとノード31とが電気的に接続される。ノード11の電位は、高電源電位VCCHとなる。NMOSトランジスタN10のソース電位、すなわち、ノード31の電位は、VCCL-Vtnとなる。一方、第2パス制御回路20の状態は、次の通りである。ノード21の電位は、NMOSトランジスタN20のソース電位であり、VCCL-Vtnである。この電位VCCL-Vtnは、インバータ22の反転電位Vtinv2より高いとする。この場合、PMOSトランジスタP22がOFFし、NMOSトランジスタN22がONし、インバータ22はグランド電位GNDをノード23に出力する。ノード23の電位がグランド電位GNDであるため、NMOSトランジスタN24はOFFする。つまり、第2パス制御回路20は、ノード31とグランド端子との間の電気的接続を遮断する。インバータ30の状態は、次の通りである。ノード31の電位は、VCCL-Vtnである。この電位VCCL-Vtnは、インバータ30の反転電位Vtinv1より高いとする。この場合、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、インバータ30はグランド電位GNDを出力端子OUTに出力する。つまり、出力端子OUTからは、Lowレベルの出力信号が出力される。2-3.耐圧図4は、図2及び図3で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Vgdはゲート-ドレイン間の電圧電位差であり、Vgsはゲート-ソース間の電圧電位差であり、Vdsはドレイン-ソース間の電圧電位差である。各トランジスタの耐圧がVbである場合、その耐圧Vbは次の条件を満たせばよい。Vb>VREFPVb>VCCLVb>VCCH-VREFPVb>VCCH-VCCLVb>VCCH-VCCL-Vtn一例として、VCCH=3.3V、VCCL=1.8V、VREFP=1.5V、VCCL-Vtn=1.55Vである場合を考える。この場合、耐圧Vbは次の条件を満たせばよい。Vb>VREFP=1.5VVb>VCCL=1.8VVb>VCCH-VREFP=3.3V-1.5V=1.8VVb>VCCH-VCCL=3.3V-1.8V=1.5VVb>VCCH-VCCL-Vtn=3.3V-1.55V=1.75V従って、図2及び図3で示された状態を考えた場合、各トランジスタの耐圧Vbは、少なくとも1.8Vより高ければよい。逆に言えば、耐圧Vbとして、高電源電位VCCHほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Vbを、高電源電位VCCHより低くすることが可能であるVCCH>Vb。これは、入力回路1内のトランジスタを全て低耐圧トランジスタで構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位VCCHを扱う入力回路1を構成することが可能である。従って、製造コストが削減される。3.遷移状態次に、入力信号の電位Vinが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Vinがグランド電位GNDから高電源電位VCCHまで徐々に変化する場合を考える。図5は、入力信号の電位Vinがグランド電位GNDから高電源電位VCCHまで徐々に変化する場合の動作を示すチャートである。図5において、横軸は入力信号入力端子INの電位Vinを表し、縦軸はノード11、23、31、及び出力端子OUTのそれぞれの電位を表している。尚、各電位はSPICEシミュレーションにより得られた。そのSPICEシミュレーションにおいて、VCCH=3.3V、VCCL=1.8V、VREFPVtp=1.7V、Vtinv1=Vtinv2=VCCL/2=0.9Vに設定された。電位VREFPVtpは、インバータ30、22の反転電位Vtinv1、Vtinv2よりも高いことに留意されたいVREFPVtp>Vtinv1、Vtinv2。入力電位Vinの変化に伴い、状態の異なる次の3つの期間PA、PB、PCが順番に現れる。3-1.期間PA:Vin=GND~Vtinv2期間PAにおいて、入力電位Vinは、グランド電位GND以上であり、インバータ22の反転電位Vtinv2=0.9Vより低い。図6は、この期間PAにおける状態を示している。第1パス制御回路10の状態は、次の通りである。入力電位Vinは電位VREFPVtp=1.7Vより低いため、PMOSトランジスタP10はOFFする。つまり、第1パス制御回路10は、入力端子INとノード31との間の電気的接続を遮断する。一方、第2パス制御回路20の状態は、次の通りである。ノード21の電位は、入力電位Vinであり、インバータ22の反転電位Vtinv2より低い。よって、PMOSトランジスタP22がONし、NMOSトランジスタN22がOFFし、インバータ22は低電源電位VCCLをノード23に出力する。ノード23の電位が低電源電位VCCLであるため、NMOSトランジスタN24はONする。つまり、第2パス制御回路20は、グランド端子とノード31とを電気的に接続し、ノード31の電位をグランド電位GNDに維持する。インバータ30の状態は、次の通りである。ノード31の電位は、グランド電位GNDである。よって、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、インバータ30は低電源電位VCCL=1.8Vを出力端子OUTに出力する。つまり、出力端子OUTからは、Highレベルの出力信号が出力される。3-2.期間PB:Vin=Vtinv2~VREFPVtp期間PBにおいて、入力電位Vinは、インバータ22の反転電位Vtinv2=0.9V以上であり、電位VREFPVtp=1.7Vより低い。図7は、この期間PBにおける状態を示している。第1パス制御回路10の状態は、次の通りである。入力電位Vinは電位VREFPVtp=1.7Vより低いため、PMOSトランジスタP10はOFFする。つまり、第1パス制御回路10は、入力端子INとノード31との間の電気的接続を遮断する。一方、第2パス制御回路20の状態は、次の通りである。ノード21の電位は、入力電位Vinであり、インバータ22の反転電位Vtinv2以上である。よって、PMOSトランジスタP22がOFFし、NMOSトランジスタN22がONし、インバータ22はグランド電位GNDをノード23に出力する。つまり、期間PAから期間PBに遷移すると、ノード23の電位は、低電源電位VCCLからグランド電位GNDに変化する。これに応答して、NMOSトランジスタN24はOFFする。つまり、第2パス制御回路20は、ノード31とグランド端子との間の電気的接続を遮断する。このとき、ノード31は、フローティング状態となる。ノード31はフローティング状態になるが、ノード31に対する電位供給パスが他に無いため、ノード31の電位はグランド電位GNDに維持される。従って、出力端子OUTから出力される出力信号は変化せず、Highレベルのまま維持される。但し、図5に示されるSPICEシミュレーションの結果では、期間PBにおいてノード31の電位は0.2V程度となっている。この電位=0.2Vはインバータ30の反転電位Vtinv1=0.9Vを越えていないため、やはり出力信号は反転しない。3-3.期間PC:Vin=VREFPVtp~VCCH期間PCにおいて、入力電位Vinは、電位VREFPVtp=1.7V以上である。図8は、この期間PCにおける状態を示している。入力電位Vinが電位VREFPVtpになると、PMOSトランジスタP10がONする。このとき、PMOSトランジスタP10のソース-ドレイン間には、最大でVREFPVtpの電位差が印加される可能性がある。従って、PMOSトランジスタP10の耐圧Vbは、VREFPVtp以上であることが望ましい。PMOSトランジスタP10がONするため、入力端子INとノード11、31とが電気的に接続される。つまり、第1パス制御回路10は、入力端子INとノード31とを電気的に接続する。これにより、ノード11、31の電位が上昇する。ここで、電位VREFPVtpは、インバータ30の反転電位Vtinv1よりも高いVREFPVtp>Vtinv1。従って、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、インバータ30はグランド電位GNDを出力端子OUTに出力する。つまり、出力信号の電位レベル論理レベルが反転し、出力端子OUTからはLowレベルの出力信号が出力される。ノード11の電位は、入力電位Vinと等しくなった後、入力電位Vinに追随して上昇する。ノード31の電位も上昇するが、その上限はVCCL-Vtnである。この電位VCCL-Vtnも、インバータ30の反転電位Vtinv1よりも高いVCCL-Vtn>Vtinv1。第2パス制御回路20の状態は、次の通りである。ノード21の電位も、入力電位Vinに追随して上昇するが、その上限はVCCL-Vtnである。この電位VCCL-Vtnは、インバータ22の反転電位はVtinv2より高い。従って、PMOSトランジスタP22がOFFし、NMOSトランジスタN22がONし、インバータ22はグランド電位GNDをノード23に出力する。ノード23の電位がグランド電位GNDであるため、NMOSトランジスタN24はOFFする。つまり、第2パス制御回路20は、ノード31とグランド端子との間の電気的接続を遮断する。尚、NMOSトランジスタN24は、上述の期間PBの時点から、すなわち、PMOSトランジスタP10がONする前から、既にOFFしている。従って、PMOSトランジスタP10がONした時の貫通電流の発生が完全に防止される。このように、入力信号がLowレベルからHighレベルに変わる場合、入力電位VinがVREFPVtpまで上昇すると、出力信号の論理が反転する。すなわち、ターゲット反転電位Vth_targ第1ターゲット反転電位は、VREFPVtpである。このターゲット反転電位Vth_targ=VREFPVtpは、インバータ30の反転電位Vtinv1よりも高く、高電源電位VCCHよりも低い。好適には、ターゲット反転電位Vth_targは、VCCH/2に設定される。ターゲット反転電位Vth_targの設定は、リファレンス電位VREFPの調整により可能である。尚、入力信号がHighレベルからLowレベルに変わる場合は、入力信号VinがVtinv2まで下がると、出力信号の論理が反転する。すなわち、ターゲット反転電位Vth_targ第2ターゲット反転電位は、Vtinv2である。ターゲット反転電位Vth_targは、入力信号がLowレベルからHighレベルに変わる場合第1ターゲット反転電位と、入力信号がHighレベルからLowレベルに変わる場合第2ターゲット反転電位とで異なる、すなわちヒステリシス特性があるが、動作上、特に問題無い。また、それらの差電位VREFPVtp-Vtinv2分のノイズをフィルタすることができるため、ノイズ耐性はより向上する。4.効果以上に説明されたように、本実施の形態によれば、インバータ30の入力ノード31の電位を制御するために、2つのパス制御回路が設けられる。1つ目は、入力端子INとノード31との間に設けられた第1パス制御回路10である。2つ目は、グランド端子とノード31との間に設けられた第2パス制御回路20である。入力電位Vinがグランド電位GNDから高電源電位VCCHに遷移する場合、入力電位Vinがターゲット反転電位Vth_targより低い間は、第1パス制御回路10は、入力電位Vinがノード31に伝搬することを防止し、第2パス制御回路20は、ノード31の電位をグランド電位GNDあるいはその近傍に維持する。この場合、出力信号の論理反転は起こらない。入力電位Vinがターゲット反転電位Vth_targより高くなると、第1パス制御回路10は、ノード31への入力電位Vinの供給を開始し、第2パス制御回路20は、ノード31をグランド端子から絶縁する。これにより、出力信号の論理反転が起こる。このようにして、インバータ30の反転電位Vtinv1よりも高いターゲット反転電位Vth_targでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Vth_targで動作可能な入力回路1が実現される。その結果、入力端子INに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。また、本実施の形態によれば、ターゲット反転電位Vth_targは、VREFPVtpで与えられる。よって、リファレンス電位VREFPを適切に設定することにより、ターゲット反転電位Vth_targを所望の値に設定することが可能となる。例えば、ターゲット反転電位Vth_targをVCCH/2近傍に設定することができる。尚、リファレンス電位VREFP、すなわち、ターゲット反転電位Vth_targを、動作モードに応じて可変に設定することも考えられる。更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位VCCHを扱う入力回路1を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路1内の各トランジスタの耐圧Vbは、次の条件を満たせばよい。Vb>VREFPVb>VCCLVb>VCCH-VREFPVb>VCCH-VCCLVb>VCCH-VCCL-VtnVb≧VREFPVtp=Vth_targ一例として、VCCH=3.3V、VCCL=1.8V、VREFP=1.5V、VCCL-Vtn=1.55V、Vth_targ=1.7Vである場合を考える。この場合、耐圧Vbは次の条件を満たせばよい。Vb>VREFP=1.5VVb>VCCL=1.8VVb>VCCH-VREFP=3.3V-1.5V=1.8VVb>VCCH-VCCL=3.3V-1.8V=1.5VVb>VCCH-VCCL-Vtn=3.3V-1.55V=1.75VVb≧VREFPVtp=Vth_targ=1.7V従って、各トランジスタの耐圧Vbは、少なくとも1.8Vより高ければよい。逆に言えば、耐圧Vbとして、高電源電位VCCHほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Vbを、高電源電位VCCHより低くすることが可能であるVCCH>Vb。これは、入力回路1内のトランジスタを全て低耐圧トランジスタで構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Vbの条件を満足する。低耐圧トランジスタだけで入力回路1を構成することにより、製造コストが削減される。本実施の形態に係る入力回路1は、例えば、半導体集積回路の入力インターフェース等に適用可能である。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。