"テスト動作モードにおいて、第1のワード線の位置を示すロウアドレスを取り込み、当該ロウアドレスに基づいて、前記第1のワード線とビット線対を共有する第2のワード線を選択し、当該第2のワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第1の周波数に比べて高い第2の周波数で実行するロウアドレス制御部を備えることを特徴とする半導体装置。前記ロウアドレス制御部は、前記第2の周波数の信号を出力するオシレータを有する制御部と、メモリセルが接続されるワード線の位置を示すロウアドレスを取り込むロウアドレスバッファ部と、を有し、テスト動作モードにおいて、前記ロウアドレスバッファ部は、外部から半導体装置の活性化を指示するコマンドが入力されると、前記第1のワード線の位置を示す第1のロウアドレスを取り込み、取り込んだ前記第1のロウアドレスに基づいて、前記第2のワード線の位置を示す第2のロウアドレスを生成し、前記制御部が前記オシレータの出力に応じて出力する、ロウアドレス出力を指示する第1アクト信号が入力されると、生成した前記第2のロウアドレスを、前記第2のワード線を選択する際に用いる内部アドレス信号として出力する、ことを特徴とする請求項1に記載の半導体装置。前記ロウアドレスバッファ部は、前記第1のロウアドレスに所定の値を加算して、前記第2のロウアドレスを生成するロウアドレスバッファ部であって、前記所定の値は、前記第1ロウアドレスと、前記第2のロウアドレスとの差分である、ことを特徴とする請求項2に記載の半導体装置。前記制御部は、前記第2の周波数の信号のパルス数をカウントするカウンタを有し、前記第2のワード線は前記第1のワード線の両隣に位置する複数のワード線であって、前記ロウアドレスバッファ部は、前記カウンタのカウント値に基づいて、前記第2のアドレス信号を切り替えて出力する、ことを特徴とする請求項3に記載の半導体装置。前記第1のワード線、前記第2のワード線を含むメモリバンクであって、更に、前記ロウアドレスバッファ部が出力する前記内部ロウアドレスをラッチするロウアドレスラッチと、前記ロウアドレスラッチにラッチされた前記内部ロウアドレスに応じて、ワード線を選択するロウデコーダと、前記第1のワード線及び前記第2のワード線に接続されるメモリセルが共有する前記ビット線対の差電圧を増幅するセンスアンプと、前記ロウアドレスラッチ、前記ロウデコーダ、及び前記センスアンプを活性化させる活性化制御信号と、前記ロウアドレスラッチ、前記ロウデコーダ、及び前記センスアンプを非活性化させる非活性化制御信号とを、前記制御部が前記第2周波数のタイミングで発生する活性化及び非活性化信号に基づいてタイミング調整し、各回路に出力するタイミング制御回路と、を有するメモリバンクを備える、ことを特徴とする請求項2から請求項4のいずれか一項に記載の半導体装置。前記制御部は、前記タイミング制御回路のタイミング調整を開始させ、かつ、前記タイミング制御回路のタイミング調整を終了させる前記活性化及び非活性化信号、前記ロウアドレスバッファ部を活性化して内部アドレス信号を出力させる前記第1アクト信号、前記ロウアドレスバッファ部を非活性化して前記内部アドレス信号の出力を停止させる第1プリチャージ信号を出力する、アクトプリ動作制御回路と、活性レベルのテストモード信号が入力されると、前記第2の周波数で発振を開始する前記オシレータと、活性レベルのテストモード信号が入力されると、前記第2の周波数の信号のパルス数をカウントする前記カウンタと、を備えたアクトプリ周期発生回路と、を有し、前記アクトプリ周期発生回路は、前記オシレータの出力の立上りに応じて、前記活性化及び非活性化信号が活性レベルとなる時刻を規定する第2アクト信号と、前記オシレータの出力の立下りに応じて、前記活性化及び非活性化信号が非活性レベルとなる立下り時刻を規定する第2プリチャージ信号と、を出力し、かつ、前記カウンタの出力を前記ロウアドレスバッファ部に出力し、前記アクトプリ動作制御回路は、半導体装置にテスト動作の実行を指示するテスト動作モードが設定されている場合、前記アクトプリ周期発生回路が出力する前記第2アクト信号に応じて、前記第1アクト信号、及び前記タイミング制御回路のタイミング調整を開始させる活性化及び非活性化信号を出力し、前記アクトプリ周期発生回路が出力する第2プリチャージ信号に応じて、前記第1プリチャージ信号、及び前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力し、半導体装置にテスト動作の実行を指示するテスト動作モードが設定されていない場合、半導体装置の内部回路の活性化を指示するACTコマンドが外部から供給されると活性レベルとなる前記内部アクト信号に応じて、前記第1アクト信号、及び前記タイミング制御回路のタイミング調整を開始させる活性化及び非活性化信号を出力し、半導体装置の内部回路の非活性化を指示するPREコマンドが外部から供給されると活性レベルとなる内部プリチャージ信号に応じて、前記第1プリチャージ信号、及び前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力する、ことを特徴とする請求項5に記載の半導体装置。半導体装置に供給されるコマンドを解釈し、解釈結果である内部コマンド信号を前記アクトプリ動作制御回路に出力するコマンドデコーダと、前記コマンドデコーダが出力する前記内部コマンド信号に応じて半導体装置の動作モードが設定されるモードレジスタと、を備え、前記コマンドデコーダは、半導体装置をテスト動作モードへ移行させるテストモードコマンドが入力されると、前記モードレジスタにテストモードを設定し、前記モードレジスタは、テストモードが設定されると活性レベルの前記テストモード信号を出力し、前記コマンドデコーダは、半導体装置の内部回路の活性化を指示する前記ACTコマンドが供給されると、前記内部アクト信号を出力し、半導体装置の内部回路の非活性化を指示する前記PREコマンドが供給されると、前記内部プリチャージ信号を出力する、ことを特徴とする請求項6に記載の半導体装置。前記ロウアドレスバッファ部が演算に用いる前記所定の値、及び前記アクトプリ周期発生回路が有するカウンタの最大カウント値は、前記モードレジスタにテストモードが設定されるとき、前記テストモードとともに前記モードレジスタに設定され、前記モードレジスタは、前記テストモード信号とともに、これらの値を、前記ロウアドレスバッファ部及び前記アクトプリ周期発生回路に出力する、ことを特徴とする請求項7に記載の半導体装置。前記メモリバンクを複数備え、前記アクトプリ動作制御回路は、テスト動作モードにおいて、全てのメモリバンクの前記タイミング制御回路に前記活性化及び非活性化信号を出力する、ことを特徴とする請求項5から請求項8のいずれか一項に記載の半導体装置。前記タイミング制御回路は、出力する全ての非活性制御信号を非活性レベルにした後、活性レベルになり、かつ、前記活性及び非活性信号が活性レベルになると非活性レベルとなるプリチャージ終了信号を、前記アクトプリ周期発生回路及び前記アクトプリ動作制御回路に出力し、前記アクトプリ周期発生回路は、当該プリチャージ終了信号が非活性レベルにある間に前記テストモード信号が入力されたとき、前記オシレータの立下りに同期して前記第2プリチャージ信号を出力し、その後前記オシレータの動作を停止し、前記アクトプリ動作制御回路は、前記第2プリチャージ信号が入力されると、前記タイミング制御回路のタイミング調整を終了させる活性化及び非活性化信号を出力する、ことを特徴とする請求項6から請求項9のいずれか一項に記載の半導体装置。ところで、メモリセルを複数備えた同期式半導体装置において、メモリセルが接続される所定のワード線注目ワード線を中心に、例えば、注目ワード線に隣接するワード線を所定時間だけ連続的に駆動し、注目ワード線に接続されるメモリセルのデータが書き変わるような、隣接するワード線と注目ワード線との間の干渉の程度をテストするディスターブテストが行なわれている。このディスターブテストは、全てのワード線を、順番に注目ワード線とする必要があることから、テストに長時間を要する。そのため、多数の同期式半導体装置をバーンインテスト用テストボードにセットしてバーンインテストを行なうことにより、テストコストの低減化を図る必要がある。しかしながら、上述の様に、バーンインテストにおいてディスターブテストを実行する場合、クロック信号の周波数が低いため、バーンインテスト時間が伸びてしまい、テストの効率が低下して、テストコストの削減に支障を来たすという問題があった。なお、上記特許文献1は、テスト回路による自動試験において、ディスターブテストを行う構成を開示するものではない。本発明は、テスト動作モードにおいて、第1のワード線の位置を示すロウアドレスを取り込み、当該ロウアドレスに基づいて、前記第1のワード線とビット線対を共有する第2のワード線を選択し、当該第2のワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第1の周波数に比べて高い第2の周波数で実行するロウアドレス制御部を備えることを特徴とする半導体装置である。本発明の半導体装置によれば、低周波数第1の周波数のクロック信号しか供給できないバーンインテスタを用いた場合であっても、テスト動作モードにおいて、注目ワード線第1のワード線とビット線対を共有するワード線第2のワード線を選択するリフレッシュ動作を、高周波数第2の周波数で実行できる。よって、バーンインテストにおいてディスターブテストを実行する場合、高周波数でリフレッシュ動作を実行できるので、バーンインテスト時間を短縮でき、テストコストの削減を図ることができる。本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想を説明するための図である。図1において、ロウアドレス制御部は、制御部制御回路18a及びタイミング制御回路18bと、ロウアドレスバッファ部12dとから構成される。半導体装置100におけるコマンドデコーダ16は、制御回路18aの活性化制御動作アクティブ制御動作及び非活性化動作プリチャージ制御動作を定義するコマンドインタフェース機能の回路である。メモリバンクBANKは、行列状に配置され、ワード線WLにより選択されて対応するビット線BLと接続されるメモリセルMCの複数と、ワード線を駆動するロウデコーダ13と、ビット線に読み出されたデータを増幅するセンスアンプ15と、を備えている。また、メモリバンクBANKは、ロウアドレスバッファ部12dから入力される内部ロウアドレス信号XAddをラッチするロウアドレスラッチ13aと、メモリバンクBANK内における上記各回路の動作開始活性化、及び動作停止非活性化を指示する、各タイミング調整信号XLE、XAddE、SAP、SANを出力するタイミング制御回路18bを備えている。制御回路18aは、アクトプリ動作制御回路18cとアクトプリ周期発生回路18dを備える。アクトプリ動作制御回路18cは、コマンドデコーダ16が取り込んだ外部からのコマンドCommandに基づき、タイミング制御回路18bがタイミング調整を行う回路ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15の動作開始、動作停止を実行させる活性化及び非活性化信号BANKACTを、メモリバンクBANKにおけるタイミング制御回路18bに対して出力する。また、アクトプリ動作制御回路18cは、ロウアドレスバッファ部12dに対して、内部ロウアドレス信号XAddの出力の開始を指示する第1アクト信号ACT1、及び内部ロウアドレス信号XAddの出力の停止を指示する第1プリチャージ信号PRE1を出力する。アクトプリ周期発生回路18dは、オシレータ18fと、カウンタ18eとを備える。オシレータ18fは、テスト動作モードにおいて、活性レベルHレベルのテストモード信号TMが入力され、かつ、コマンドデコーダから内部アクト信号inACTが入力されると、自励発振する。アクトプリ周期発生回路18dは、オシレータ18fのオシレータ出力OSCの立ち上がりまたは立ち下がりの一方に応じて第2アクト信号ACT2を、オシレータ18fの出力の立ち上がりまたは立ち下がりの他方に応じて、第2プリチャージ信号PRE2を出力する。また、カウンタ18eは、テスト動作モードにおいて、オシレータ18fのオシレータ出力OSCのパルス数をカウントし、最下位のカウント値CNT[0]をロウアドレスバッファ部12dに出力する。アクトプリ動作制御回路18cは、テスト動作モードにおいて、第2アクト信号ACT2が入力されると、タイミング制御回路18bに対してタイミング調整を開始させるHレベル活性レベルの活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddを出力させる第1アクト信号ACT1を出力する。また、アクトプリ動作制御回路18cは、テスト動作モードにおいて、第2プリチャージ信号PRE2が入力されると、タイミング制御回路18bに対してタイミング調整を停止させるLレベル非活性レベルの活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddの出力を停止させる第1プリチャージ信号PRE1を出力する。アクトプリ動作制御回路18cは、通常動作モードにおいて、外部から半導体装置100の内部回路の活性化を示すACTコマンドが供給されると、コマンドデコーダ16から内部アクト信号inACTが入力され、タイミング制御回路18bに対してタイミング調整を開始させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddを出力させる第1アクト信号ACT1を出力する。また、アクトプリ動作制御回路18cは、通常動作モードにおいて、外部から半導体装置100の内部回路の非活性化を示すPREコマンドが供給されると、コマンドデコーダ16から内部プリチャージ信号inPREが入力され、タイミング制御回路18bに対してタイミング調整を停止させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddの出力を停止させる第1プリチャージ信号PRE1を出力する。つまり、テスト動作モードにおいて、活性化及び非活性化信号BANKACT、第1アクト信号ACT1、及び第1プリチャージ信号PRE1の出力タイミングは、アクトプリ周期発生回路18dが出力する第2アクト信号ACT2、及び第2プリチャージ信号PRE2により規定される。また、通常動作モードにおいて、活性化及び非活性化信号BANKACT、第1アクト信号ACT1、及び第1プリチャージ信号PRE1の出力タイミングは、コマンドデコーダ16が出力する内部アクト信号inACT、及び内部プリチャージ信号inPREにより規定される。ロウアドレスバッファ部12dは、外部から入力されるロウアドレス第1のロウアドレス信号と、演算部12eにおいて算出したロウアドレス第2のロウアドレスとのいずれか一方を、制御回路18aが出力する第1アクト信号ACT1が活性レベルになると、内部ロウアドレス信号XAddとして、メモリバンクBANK内のロウアドレスラッチ13aに出力する。ロウアドレスラッチ13aは、タイミング制御回路18bがタイミング調整して生成した制御信号XLEが入力されると、内部ロウアドレス信号XAddをロウデコーダ13に対して出力する。ロウデコーダ13は、内部ロウアドレス信号XAddが入力され、かつ、タイミング制御回路18bから制御信号XAddEが入力されると、メモリセルが接続されたワード線のいずれかを選択する。センスアンプ15は、タイミング制御回路18bから制御信号SAP、制御信号SANが入力されると、選択されたワード線からビット線に読み出されたデータを、当該ビット線と、それと対をなすビット線との差電圧を増幅し、メモセルのデータをリフレッシュする。図1において、ワード線として、メモリセルMC1が接続されるワード線WLm-1、メモリセルMC2が接続されるワード線WLm、及びメモリセルMC3が接続されるワード線WLm1を示している。ここで、上述したディスターブテストとして、ワード線WLmを注目ワード線とするディスターブテストを実行する場合を考える。ロウアドレスバッファ部12dは、テスト動作モードにおいて、このワード線WLmの半導体装置における位置を示すロウアドレス第1のロウアドレスを、半導体装置100の内部回路の活性化を指示するACTコマンドにより取り込む。また、ロウアドレスバッファ部12dは、取り込んだワード線WLmに対応するロウアドレスに基づき、ワード線WLm-1、ワード線WLm1各々に対応するロウアドレス第2のロウアドレスを生成する。このワード線WLm-1、ワード線WLm1は、メモリバンクBANKにおいて、例えば、注目ワード線WLmの両隣に位置する。ロウアドレスバッファ部12dは、テスト動作モードにおいて、制御回路18aが出力する第1アクト信号ACT1が活性レベルになると、アクトプリ周期発生回路18dにおけるカウンタ18eのカウント値CNT[0]の論理に基づき、第2のロウアドレスのうちの一つを、内部ロウアドレス信号XAddとして、上記ロウアドレスラッチ13aに出力する。なお、ロウアドレスバッファ部12dは、通常動作モードにおいて、制御回路18aが出力する第1アクト信号ACT1が活性レベルになると、第1のロウアドレスを、内部ロウアドレス信号XAddとして、上記ロウアドレスラッチ13aに出力する。つまり、テスト動作モードにおいて、ロウアドレスラッチ13aは、注目ワード線WLmに対してディスターブをかけるワード線ワード線WLm-1またはワード線WLm1のいずれかに対応する内部ロウアドレス信号XAddをラッチする。メモリバンクBANK内の各回路は、上述の通り動作し、ワード線WLm-1またはワード線WLm1の一方に接続されたメモリセルの1回目のリフレッシュ動作が行われる。また、2回目のリフレッシュ動作では、上記カウント値CNT[0]が1から0に変わることで、ロウアドレスラッチ13aは、ワード線WLm-1またはワード線WLm1の他方に対応する内部ロウアドレス信号XAddをラッチする。メモリバンクBANK内の各回路は、上述の通り動作し、ワード線WLm-1またはワード線WLm1の他方に接続されたメモリセルの1回目のリフレッシュ動作が行われる。以降、テスト動作モード期間において、アクトプリ周期発生回路18dにおけるカウンタ18eが出力するカウント値CNT[0]が1、0、1、0を繰り返すことで、ワード線WLm-1またはワード線WLm1が交互に選択され、それぞれのワード線に接続されたメモリセルのリフレッシュ動作が行われる。このように、半導体装置100は、テスト動作モードにおいて、第1のワード線の位置を示すロウアドレスを取り込み、第1のワード線とビット線対を共有する第1のワード線とは異なる第2のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第1の周波数に比べて高い第2の周波数で実行する、ことを特徴とする。第1のロウアドレスに基づく第2のロウアドレスの生成は、例えば、ロウアドレスバッファ部12dが備える演算部12eにおいて、以下の通り行われる。コマンドデコーダ16は、通常動作モードと同様に、ACTコマンドが入力されると、内部回路を制御回路18aに内部アクト信号inACTを出力するとともに、この内部アクト信号inACTをロウアドレスバッファ部12dの演算部12eに対しても出力する。ロウアドレスバッファ部12dは、テスト動作モードにおいてテストモード信号TMが活性レベルHレベル、内部アクト信号inACTが入力されると、ワード線WLmの半導体装置における位置を示すロウアドレス第1のロウアドレスを取り込み、演算部12eにおける第1レジスタ12r1にラッチする。第2レジスタ12r2は、第1のロウアドレスと第2のロウアドレスとの差分Δxが記憶されている。この差分Δxは、例えばテストモードへのエントリ時に、つまり、外部から半導体装置のテストモードへの移行を指示するMRSコマンドが供給されるとき、モードレジスタ17に取り込まれ、テストモード信号TMがHレベルになるとき、第2レジスタ12r2に書き込まれる。また、この差分Δxは、第1のロウアドレスと第2のロウアドレスの差分が、常に±1といった固定の値であれば、第2レジスタ12r2を、例えば不揮発性メモリで構成し、差分Δxを第2レジスタ12r2に記憶させる構成としてもよい。演算部12eにおける加算部12adは、第1レジスタ12r1に記憶した第1のロウアドレスと、第2レジスタ12r2に記憶した差分Δxとを加算し、ワード線WLm-1、ワード線WLm1の位置を示す第2のロウアドレスを生成し、生成した第2のロウアドレスを第3レジスタ12r3に記憶させる。ロウアドレスバッファ部12dにおけるスイッチ12s1は、制御回路18aにおけるアクトプリ周期発生回路が有するカウンタの出力であるカウント値CNT[0]によりオンオフ制御され、第3レジスタ12r3に記憶された複数の第2のロウアドレスの一つを、接続点n01と接続点n02を切り替えることで、接続点n02へ転送する。また、ロウアドレスバッファ部12dにおけるスイッチ12s2は、テストモード信号TMがHレベルの時、接続点n02と接続点n03とを接続し、第2のロウアドレスをバッファ12fに転送する。また、スイッチ12s2は、テストモード信号TMがLレベルの時通常動作モード、第1のロウアドレスをバッファ12fに転送する。このようにして、テスト動作モードにおいて、第1のロウアドレスに差分Δを加算して生成された第2のロウアドレスが生成される。ロウアドレスバッファ部12dにおけるバッファ12fは、制御回路18aから入力される第1アクト信号ACT1が入力されると、内部ロウアドレス信号XAddを出力する。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置100の概略構成を示す。なお、図2に示されている各回路ブロックは、全て単結晶シリコンのような1個の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。半導体装置100は、アドレスバッファ12、メモリバンクBANK0~BANK7、コマンドデコーダ16、モードレジスタ17、制御回路18a、データ入出力回路19、及びクロック生成回路21を備えている。クロック生成回路21は、外部から供給される一定周波数のクロック信号CLK、及びクロック信号CLKが有効であることを示すクロックイネーブル信号CKEに基づいて、内部回路コマンドデコーダ16、制御回路18a、データ入出力回路19を動作させる内部クロック信号を生成する。半導体装置100に外部から供給される制御信号としては、クロック信号CLK及びクロックイネーブル信号CKEの他に次の制御信号がある。制御信号は、チップを選択状態にするチップセレクト信号/CS以下、外部メモリ制御信号CSとする、行アドレスストローブ信号/RAS以下、外部メモリ制御信号RASとする、列アドレスストローブ信号/CAS以下、外部メモリ制御信号CASとする、データの書込み動作を指示するライトイネーブル信号/WE以下、外部メモリ制御信号WEとするなどである。これらの信号のうち符号の前に/が付されているものは、ロウレベルLレベルが有効レベルであることを意味している。コマンドデコーダ16は、これらの外部メモリ制御信号であるCS信号、RAS信号、CAS信号、WE信号と、バンクアドレス信号BA0~BA2及びアドレス信号A0~A13の全部または一部を受けて、外部から供給されるコマンドCommandを復号する。本実施例の半導体装置100に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するACTコマンドアクトコマンド、半導体装置100からのデータ読出しを指示するREADコマンド、半導体装置100へのデータ書込みを指示するWRコマンドがある。また、半導体装置100に供給されるコマンドとして、ACTコマンドにより活性化された内部回路の非活性化を指示するPREコマンドプリチャージコマンド、モードレジスタ17への動作モードの設定を指示するMRSコマンドなどがある。コマンドデコーダ16は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。コマンドデコーダ16は、復号したコマンドに対応して内部コマンド信号、例えば、ACTコマンド、WRコマンド、READコマンド、PREコマンド各々に対応して、内部アクト信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを内部コマンド信号として制御回路18aへ出力する。例えば、コマンドデコーダ16は、ACTコマンドを取りこむ際、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として復号し、内部アクト信号inACTを制御回路18a及びロウアドレスバッファ部12dへ出力する。また、コマンドデコーダ16は、プリチャージコマンドPREコマンドを取りこむ際、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として復号し、内部プリチャージ信号inPREを制御回路18aへ出力する。モードレジスタ17は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号の活性レベルの組み合わせ入力によりバンクアドレス信号BA0~BA2及びアドレス信号A0~A13の全部または一部を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。本実施形態において、モードレジスタ17は、外部から入力される、テスト動作モードへの移行を指示するMRSコマンドに応じて、テスト動作モードが設定された場合、活性レベルのテストモード信号TMを、制御回路18a、及びロウアドレスバッファ部12dに出力する。また、モードレジスタ17は、バンクアドレス信号BA0~BA2及びアドレス信号A0~A13の論理の組合せとして構成される、カウンタ18eの最大カウント値CNTmaxリフレッシュ回数、及びロウアドレスバッファ部12dが演算に用いる第1アドレス及び第2アドレスの差分Δxが入力され、これらの値を、それぞれの回路にテストモード信号TMとともに出力する。また、モードレジスタ17は、外部から入力される、テスト動作モードからスタンバイ状態の移行を指示するMRSEXITコマンドに応じて、上記テストモード信号TMを活性レベルHレベルから非活性レベルLレベルへ遷移させる。制御回路18aはモードレジスタに設定された各動作モード、コマンドデコーダ16からの内部コマンド信号に対応して、半導体装置100内の各回路アドレスバッファ12、メモリバンクBANK0~7、データ入出力回路19を制御する制御信号を発生する。制御回路18aは、アクトプリ動作制御回路18cとアクトプリ周期発生回路18dを備える。アクトプリ動作制御回路18cは、コマンドデコーダ16が出力する内部アクト信号inACT、内部プリチャージ信号inPREの論理レベルの変化に対応して、タイミング制御回路18bがタイミング調整を行う回路ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15の動作開始、動作停止を実行させる活性化及び非活性化信号BANKACTを、メモリバンクBANKにおけるタイミング制御回路18bに対して出力する。なお、アクトプリ動作制御回路18cは、通常動作モードにおいて、内部バンクアドレス信号BAddに応じて、活性化するメモリバンクBANKを選択して活性化及び非活性化信号BANKACTを出力するが、テスト動作モードにおいて、全バンクに対して、つまり、内部バンクアドレス信号BAddが示すメモリバンクBANKの位置に関らず、活性化及び非活性化信号BANKACTを出力する。つまり、テスト動作モードにおいて、全メモリバンクBANKにおいて、ワード線が選択され、メモリセルのリフレッシュ動作が行われる。また、アクトプリ動作制御回路18cは、ロウアドレスバッファ部12dに対して、内部ロウアドレス信号XAddの出力の開始を指示する第1アクト信号ACT1、及び内部ロウアドレス信号XAddの出力の停止を指示する第1プリチャージ信号PRE1を出力する。また、制御回路18aは、内部ライト信号または内部リード信号の論理レベルの変化に対応してタイミング調整された制御信号を生成して、カラムデコーダ14、データ入出力回路19に対して出力する。アクトプリ周期発生回路18dは、オシレータ18fと、カウンタ18eとを備える。オシレータ18fは、テスト動作モードにおいて、活性レベルHレベルのテストモード信号TMが入力され、かつ、内部アクト信号inACTが入力されると自励発振する。また、オシレータ18fは、テスト動作モードにおいて、非活性レベルLレベルのテストモード信号TMが入力され、かつ、メモリバンクBANK0~7全てのバンクにおけるタイミング制御回路18bが出力する活性レベルの制御信号RAS_OKが入力されると、自励発振を停止する。また、アクトプリ周期発生回路18dは、オシレータ18fの出力の立ち上がりに応じて第2アクト信号ACT2を、オシレータ18fの出力の立ち下がりに応じて、第2プリチャージ信号PRE2を出力する。アクトプリ動作制御回路18cは、テスト動作モードにおいて、つまり、活性レベルのテストモード信号TMが入力され、かつ、第2アクト信号ACT2が入力されると、タイミング制御回路18bに対してタイミング調整を開始させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddを出力させる第1アクト信号ACT1を出力する。また、アクトプリ動作制御回路18cは、テスト動作モードにおいて、つまり、活性レベルのテストモード信号TMが入力され、かつ、第2プリチャージ信号PRE2が入力されると、タイミング制御回路18bに対してタイミング調整を停止させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddの出力を停止させる第1プリチャージ信号PRE1を出力する。アクトプリ動作制御回路18cは、通常動作モードにおいても、外部から半導体装置100の内部回路の活性化を示すACTコマンドが供給されると、コマンドデコーダ16から内部アクト信号inACTが入力され、タイミング制御回路18bに対してタイミング調整を開始させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddを出力させる第1アクト信号ACT1を出力する。また、アクトプリ動作制御回路18cは、通常動作モードにおいても、外部から半導体装置100の内部回路の非活性化を示すPREコマンドが供給されると、コマンドデコーダ16から内部プリチャージ信号inPREが入力され、タイミング制御回路18bに対してタイミング調整を停止させる活性化及び非活性化信号BANKACTを、ロウアドレスバッファ部12dに対して内部ロウアドレス信号XAddの出力を停止させる第1プリチャージ信号PRE1を出力する。つまり、テスト動作モードにおいて、活性化及び非活性化信号BANKACT、第1アクト信号ACT1、及び第1プリチャージ信号PRE1の出力タイミングは、アクトプリ周期発生回路18dが出力する第2アクト信号ACT2、及び第2プリチャージ信号PRE2により規定される。また、通常動作モードにおいて、活性化及び非活性化信号BANKACT、第1アクト信号ACT1、及び第1プリチャージ信号PRE1の出力タイミングは、コマンドデコーダ16が出力する内部アクト信号inACT、及び内部プリチャージ信号inPREにより規定される。アドレスバッファ12は、アドレスレシーバ12a、バンクアドレスバッファ12b、カラムアドレスバッファ12c、及びロウアドレスバッファ部12dから構成される。アドレスレシーバ12aは、外部端子から入力されるバンクアドレス信号BA0~BA2及びアドレス信号A0~A13をマルチプレックス方式で内部に取り込む。マルチプレックス方式とは、まず、ACTコマンドにより活性化された状態で、つまり、コマンドデコーダ16から内部アクト信号inACTが入力された状態で、メモリセルのメモリバンクBANK内における位置を示すロウアドレス行アドレス、及びメモリセルが存在するBANKの位置を示すバンクアドレスBABAアドレスを取り込む。次に、READコマンドまたはWRコマンドによりメモリセルの位置を示すカラムアドレス列アドレスを、時系列に取り込む方式である。アドレスレシーバ12aは、取り込んだバンクアドレス信号BA0~BA2をバンクアドレスバッファ12bへ、取り込んだアドレス信号A0~A13を、カラムアドレスバッファ12c、及びロウアドレスバッファ部12dへ転送する。ロウアドレスバッファ部12dは、入力されるロウアドレス第1のロウアドレス信号と、演算部12eにおいて算出したロウアドレス第2のロウアドレスとのいずれか一方を、制御回路18aが出力する第1アクト信号ACT1が活性レベルになると、内部ロウアドレス信号XAddとして、メモリバンクBANK内のロウアドレスラッチ13aに出力する。また、カラムアドレスバッファ12cは、入力されるカラムアドレスを、制御回路18aが出力する内部ライト信号または内部リード信号が活性レベルになると、内部カラムアドレス信号YAddとして、メモリバンクBANK内のカラムデコーダ14に出力する。また、バンクアドレスバッファ12bは、入力されるバンクアドレスを、制御回路18aが出力する第1アクト信号ACT1が活性レベルになると、内部バンクアドレス信号BAddとして、制御回路18aにおけるアクトプリ動作制御回路18cに出力する。8つのバンクBANK0~7各々は、メモリセルアレイ111、タイミング制御回路18b、ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15、及びカラムデコーダ14から構成される。メモリセルアレイ111は、複数のメモリセルが行及び列のマトリックス状にワード線とビット線との交点に配置される。タイミング制御回路18bは、制御回路18aから活性レベルHレベルの活性化及び非活性化信号BANKACTが入力されると、ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15に、それぞれ活性レベルの制御信号XLE、制御信号XAddE、制御信号SAP及び制御信号SANを出力し、各々の回路の動作を開始させる。また、タイミング制御回路18bは、制御回路18aから非活性レベルLレベルの活性化及び非活性化信号BANKACTが入力されると、ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15に、それぞれ非活性レベルの制御信号XLE、制御信号XAddE、制御信号SAP及び制御信号SANを出力し、各々の回路の動作を停止させる。ロウアドレスラッチ13aは、タイミング制御回路18bが活性化及び非活性化信号BANKACTをタイミング調整して生成した制御信号XLEが入力されると、内部ロウアドレス信号XAddをロウデコーダ13に対して出力する。ロウデコーダ13は、ロウアドレスラッチ13aから内部ロウアドレス信号XAddが入力され、かつ、タイミング制御回路18bがタイミング調整して生成した制御信号XAddEが入力されると、内部ロウアドレス信号XAddをデコードし、メモリセルアレイ111内の対応するワード線WLを選択する。選択されたワード線WLに接続される複数のメモリセルは、それぞれのビット線BLと接続され、メモリセルMCのデータはビット線BLに読み出される。センスアンプ15は、タイミング制御回路18bがタイミング調整して生成した制御信号SAP、制御信号SANが入力されると、選択されたワード線からビット線に読み出された電圧を増幅する。また、センスアンプ15は、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びI/O線を介して、データ入出力回路19へ出力する。また、センスアンプ15は、半導体装置が書き込み動作にあるとき、データ入出力回路19からカラムスイッチ及びI/O線を介して入力されるデータをメモリセルへ書き込む。カラムデコーダ14は、ACTコマンドに続くWRコマンドまたはREADコマンドにより活性化された状態で、つまり、制御回路18aから制御信号が入力されて活性化された状態で、アドレスバッファ12におけるカラムアドレスバッファ12cが出力する内部カラムアドレス信号YAddをデコードし、メモリセルアレイ111内の対応するカラムビット線を選択する。データ入出力回路19は、半導体装置の読み出し動作において、メモリセルアレイ111からI/O線を介して読み出されたデータを、データ入出力端子DQ0~DQ15を介して外部に出力する。また、データ入出力回路19は、書き込み動作において外部からデータ入出力端子DQ0~DQ15を介して入力されるデータをラッチして、I/O線を介してセンスアンプ15へ供給する。なお、データ入出力回路19は、外部から供給される制御信号DQMに基づいて例えば16ビットのデータDQ0~DQ15をマスク有効するかしないかを決定するように構成されている。ここで、テスト動作モードにおいて、制御回路18a及びタイミング制御回路18bが、アクトプリ周期発生回路18dにおけるオシレータ18fのオシレータ出力OSCに基づいて行うリフレッシュ動作について、図面を参照して説明する。図3は、メモリバンクBANKにおけるリフレッシュ動作を説明するための回路図であり、図4は、リフレッシュ動作の説明に用いるタイミングチャートである。図3において、複数のメモリセルMCが配置され、それぞれのメモリセルMCがワード線及びビット線に接続されている。なお、図3において、複数のメモリセルとして、3×3=9個のメモリセルメモリセルMC1~メモリセルMC9を示している。また、ワード線として、3本のワード線ワード線WLm-1~ワード線WLm1、ビット線として、3対のビット線対ビット線BLTn-1とビット線BLBn-1とのビット線対、ビット線BLTnとビット線BLBnとのビット線対、ビット線BLTn1とビット線BLBn1とのビット線対を示している。なお、本セルアレイの方式は、所謂フォールディッドビットライン方式であるが、オープンビットライン方式であってもよい。図3に示すように、メモリセルMC1~メモリセルMC9各々は、ロウデコーダ13に接続されるワード線WLm-1~ワード線WLm1のうちのいずれか一本に接続されるとともに、3対のビット線対のうちのいずれか一本のビット線に接続されている。また、3対のビット線対各々は、イコライザEQn-1~イコライザEQn1のいずれかのイコライザに接続されている。イコライザEQn-1~イコライザEQn1各々は、いずれもタイミング制御回路18bから入力される制御信号BLEQが非活性レベルHレベルになるとビット線を非活性化し、それぞれに対応して設けられたビット線対間を短絡し、ビット線対を構成するビット線各々の電圧レベルをビット線プリチャージ電圧VBLPの電圧レベルと等しいレベルにする。ビット線の電圧レベルは、スタンバイ状態となる。なお、ビット線プリチャージ電圧VBLPは、半導体装置100内に設けられた降圧回路により生成され、例えば半導体装置100が動作する電圧VDDの半分の電圧である。また、イコライザEQn-1~イコライザEQn1各々は、タイミング制御回路18bから入力される制御信号BLEQが活性レベルLレベルになるとビット線を活性化するため、ビット線対間の短絡を停止し、ビット線各々をフローティング状態にする。図3において、3対のビット線対に対応して、センスアンプSAn-1~センスアンプSAn1が設けられている。なお、図1に示すセンスアンプ15は、これらのセンスアンプSAが複数個配置されて構成される。センスアンプSAn-1~センスアンプSAn1各々は、対応するビット線対の一方にメモリセルからのデータが読み出された後、ビット線対の間に生じる電圧差を増幅し、ビット線対をメモリセルのデータに応じて増幅する。例えば、センスアンプSAn-1~センスアンプSAn1各々は、対応するメモリセルにデータ0としてLレベルが記憶されている場合、ビット線対の一方をLレベルGNDレベルに、ビット線対の他方をHレベルVDDレベルに増幅する。また、センスアンプSAn-1~センスアンプSAn1各々は、メモリセルにデータ1としてHレベルが記憶されている場合、ビット線対の一方をHレベルに、ビット線対の他方をLレベルに増幅する。タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作開始を指示する活性レベルの活性化及び非活性化信号BANKACTが入力されると、制御信号SAPを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルHレベルに変化させ、制御信号SANを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルLレベルに変化させる。センスアンプSAn-1~センスアンプSAn1各々は、活性レベルの制御信号SAP及び制御信号SANが入力されると、対応するメモリセルが記憶するデータの増幅動作を開始する。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作停止を指示する非活性レベルの活性化及び非活性化信号BANKACTが入力されると、制御信号SAPを活性レベルから非活性レベルに変化させ、制御信号SANを活性レベルから非活性レベルに変化させる。センスアンプSAn-1~センスアンプSAn1各々は、非活性レベルの制御信号SAP及び制御信号SANが入力されると、対応するメモリセルが記憶するデータの増幅動作を終了する。このように、タイミング制御回路18bは、制御回路18aが出力する活性化及び非活性化信号BANKACTに基づいて、制御信号SAP及び制御信号SANの電圧レベルを遷移させ、センスアンプSAn-1~センスアンプSAn1各々の活性または非活性を制御する。タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作開始を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号BLEQを非活性レベルHレベルから活性レベルLレベルにし、イコライザEQn-1~イコライザEQn1を活性化するビット線を活性状態のフローティング状態にする。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作停止を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号BLEQを活性レベルLレベルから非活性レベルHレベルにし、イコライザEQn-1~イコライザEQn1を非活性化するビット線を非活性状態のスタンバイ状態にする。このように、タイミング制御回路18bは、制御回路18aが出力する活性化及び非活性化信号BANKACTに基づいて、制御信号BLEQの電圧レベルを遷移させ、イコライザEQn-1~イコライザEQn1の活性または非活性を制御する。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作開始を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号XLEを非活性レベルLレベルから活性レベルHレベルとする。ロウアドレスラッチ13aは、活性レベルの制御信号XLEが入力されると、ラッチしている内部ロウアドレス信号XAddをロウデコーダ13に出力する。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作停止を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号XLEを活性レベルHレベルから非活性レベルLレベルとする。ロウアドレスラッチ13aは、非活性レベルの制御信号XLEが入力されると、出力している内部ロウアドレス信号XAddを非活性レベルとする。このように、タイミング制御回路18bは、制御回路18aが出力する活性化及び非活性化信号BANKACTに基づいて、制御信号XLEの電圧レベルを遷移させ、ロウアドレスラッチ13aの活性または非活性を制御する。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作開始を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号XAddEを非活性レベルLレベルから活性レベルHレベルとする。ロウデコーダ13は、活性レベルの制御信号XAddEが入力されると、内部ロウアドレス信号XAddをデコーディングして、ワード線を選択しHレベルにし、ワード線に接続されたメモリセルを対応するビット線に接続する。また、タイミング制御回路18bは、制御回路18aが出力するタイミング調整動作停止を指示する活性化及び非活性化信号BANKACTが入力されると、制御信号XAddEを活性レベルHレベルから非活性レベルLレベルとする。ロウデコーダ13は、非活性レベルの制御信号XAddEが入力されると、ワード線を非選択としLレベルにし、ワード線に接続されたメモリセルを対応するビット線と非接続とする。このように、タイミング制御回路18bは、制御回路18aが出力する活性化及び非活性化信号BANKACTに基づいて、制御信号XAddEの電圧レベルを遷移させ、ロウデコーダ13の活性または非活性を制御する。なお、制御回路18aは、タイミング調整動作開始を指示する活性化及び非活性化信号BANKACTを出力し、引き続いて内部ライト信号または内部リード信号が入力される場合、制御信号SAP及び制御信号SANの活性レベルへの遷移時刻に対してタイミング調整し、活性レベルの制御信号YAddEをカラムデコーダ14に出力する。カラムデコーダ14は、活性レベルの制御信号YAddEが入力されると、内部カラムアドレス信号YAddをデコーディングして、カラムスイッチ信号YSn-1~カラムスイッチ信号YSn1のいずれかを出力する。これにより、カラムスイッチCSWn-1~カラムスイッチCSWn1のいずれかが選択され、選択されたカラムスイッチは、対応するビット線対とI/O線対IOT及びIOBとを接続する。半導体装置100のコマンドデコーダ16にACTコマンドに続いてREADコマンドが供給される場合、つまり、制御回路18aに内部リード信号が入力される場合、センスアンプが増幅したメモリセルのデータが、選択されたカラムスイッチ、及びIO線対を介してデータ入出力回路19に入力される。データ入出力回路19は、メモリセルのデータを、半導体装置100の外部へ出力する。また、半導体装置100のコマンドデコーダ16にACTコマンドに続いてWRコマンドが供給される場合、つまり、制御回路18aに内部ライト信号が入力される場合、データ入出力回路19は、半導体装置100の外部からのデータを、IO線対、選択されたカラムスイッチを介して、ビット線に書き込む。このように、センスアンプは、データ入出力回路19とともに、外部からのデータをメモリセルに書き込む。続いて、制御回路18a及びタイミング制御回路18bが、アクトプリ周期発生回路18dにおけるオシレータ18fのオシレータ出力OSCに基づいて行うリフレッシュ制御動作について、図4のタイミングチャートを用いて説明する。まず、コマンドデコーダ16にMRSコマンドが供給され、モードレジスタ17は、テストモード信号TMを、ロウアドレスバッファ部12d、アクトプリ動作制御回路18c、及びアクトプリ周期発生回路18dに出力する。このとき、ロウアドレスバッファ部12dにおける第2レジスタ12r2に、第1のロウアドレスと第2のロウアドレスとの差分Δxが、アクトプリ周期発生回路18dにおけるカウンタ18eに最大カウント値CNTmaxが設定される。コマンドデコーダ16は、MRSコマンドに続いて、ACTコマンドが供給されると、通常動作モードと同様に、内部アクト信号inACTを、アドレスレシーバ12a、ロウアドレスバッファ部12d、アクトプリ動作制御回路18c、及びアクトプリ周期発生回路18dに出力する。アドレスレシーバ12aは、内部アクト信号inACTが入力されると、第1のロウアドレスワード線WLmの半導体装置100における位置を示すロウアドレスを取り込み、ロウアドレスバッファ部12dに出力する。ロウアドレスバッファ部12dは、内部アクト信号inACTが入力されると、テストモード信号TMが活性レベルHレベルであるので、このロウアドレスを、演算部12eにおける第1レジスタ12r1に記憶させる。演算部12eは、第1レジスタ12r1に記憶された第1のロウアドレスに、第2レジスタ12r2から読み出した差分Δxを加算して、第2のロウアドレスを生成して、第3レジスタ12r3に記憶させる。アクトプリ周期発生回路18dは、内部アクト信号inACTが入力されると、テストモード信号TMが活性レベルHレベルであるので、内部のオシレータ18fを自励発振させる。また、アクトプリ周期発生回路18dにおけるカウンタ18eは、オシレータ18fのオシレータ出力OSCのパルス数をカウント開始する。アクトプリ動作制御回路18cは、内部アクト信号inACTが入力されても、テストモード信号TMが活性レベルHレベルであるので、通常動作モードとは相違して、第1アクト信号ACT1を出力せず、アクトプリ周期発生回路18dが出力する第2アクト信号ACT2が入力されると、第1アクト信号ACT1、及びタイミング制御回路18bにタイミング調整動作開始を指示する活性化及び非活性化信号BANKACTを出力する。まず、時刻t1以前の時刻において、外部からのクロック信号CLK第1の周波数のクロック信号の、例えば立ち上り時に、外部メモリ制御信号CS、RAS、WE、CASが全てLレベルであるときに、コマンドデコーダ16にMRSコマンドが供給される。モードレジスタ17にも、MRSコマンドが入力され、半導体装置100がテスト動作モードへ移行することを示すテストモード信号TMを、上述の通り、出力する。また、続く外部からのクロック信号CLKの立ち上り時に、例えば、外部メモリ制御信号CS、RASがLレベルであり外部メモリ制御信号CAS、WEがHレベルであるときに、コマンドデコーダ16にACTコマンドが入力される。このとき、コマンドデコーダ16が出力する内部コマンド信号のうち、内部アクト信号inACTが非活性レベルLレベルから活性レベルHレベルへと変化する。図4に示す時刻t1において、この内部アクト信号inACTのHレベルへの変化に対応して、アクトプリ周期発生回路18dにおけるオシレータ18fが発振を開始する。アクトプリ周期発生回路18dは、オシレータ18fが出力するオシレータ出力OSCの立ち上りに同期して、活性レベルの第2アクト信号ACT2をアクトプリ動作制御回路18cに出力する。また、アクトプリ周期発生回路18dにおけるカウンタ18eは、カウント値CNT[0]=1をロウアドレスバッファ部12dのスイッチ12s1に出力する。ロウアドレスバッファ部12dにおいて、演算部12eにおいて第2のアドレス信号生成が終了されており、CNT[0]が入力されるスイッチ12s1が、第2のロウアドレスのうちワード線WLm1の位置を示すロウアドレスを、スイッチ12s2へ転送する。スイッチ12s2は、活性レベルのテストモード信号TMが入力されているので、スイッチ12s1から入力されるワード線WLm1の位置を示すロウアドレスを、バッファ12fに出力する。アクトプリ動作制御回路18cは、活性レベルHレベルの第2アクト信号ACT2が入力されると、活性レベルHレベルの第1アクト信号ACT1をロウアドレスバッファ部12dのバッファ12fに出力する。これにより、ロウアドレスバッファ部12dは、ワード線WLm1の位置を示すロウアドレスを内部ロウアドレス信号XAddとして、全てのメモリバンクBANKにおけるロウアドレスラッチ13aに出力する。また、アクトプリ動作制御回路18cは、活性レベルHレベルの第2アクト信号ACT2が入力されると、第1アクト信号ACT1を活性レベルにした時刻から、遅延させて、タイミング調整動作開始を指示する活性化及び非活性化信号BANKACTをLレベルからHレベルへ遷移させる。アクトプリ動作制御回路18cは、タイミング制御回路18bに活性化及び非活性化信号BANKACTを出力する。なお、タイミング制御回路18bは、活性化及び非活性化信号BANKACTがLレベルからHレベルになると、活性化及び非活性化信号BANKACTの立ち上がり時刻に対して、各回路を制御する各制御信号を活性レベルにするタイミング調整を行う。また、タイミング制御回路18bは、活性化及び非活性化信号BANKACTがHレベルからLレベルになると、活性化及び非活性化信号BANKACTの立ち下がり時刻に対して、各回路を制御する各制御信号を非活性レベルにするタイミング調整を行う。また、アクトプリ動作制御回路18cは、テスト動作モードにおいて、入力される内部バンクアドレス信号BAddの論理に係らず、活性化及び非活性化信号BANKACT0~7を、活性レベル又は非活性レベルとする。つまり、テストモードにおけるリフレッシュ動作は、全てのメモリバンクBANKにおいて、第2のロウアドレスが示すワード線第2のワード線を選択して実行される。まず、タイミング制御回路18bは、活性化及び非活性化信号BANKACTが活性レベルHレベルになると、制御信号BLEQ及び制御信号XLEを、非活性レベルから活性レベルにする。タイミング制御回路18bは、制御信号BLEQを非活性レベルHレベルから活性レベルLレベルに変化させ、メモリセルアレイ111におけるイコライザEQの非活性動作であるビット線プリチャージ動作を停止させ、ビット線をフローティング状態に活性化させる。また、タイミング制御回路18bは、制御信号XLEを非活性レベルLレベルから活性レベルHレベルに変化させ、ロウアドレスラッチ13aがラッチするワード線WLm1に対応する内部ロウアドレス信号XAddをロウデコーダ13に出力させる。次に、タイミング制御回路18bは、制御信号BLEQ及び制御信号XLEを非活性レベルから活性レベルにする時刻に対して、タイミング調整した制御信号XAddEを、活性レベルHレベルにしてロウデコーダ13に出力し、ロウデコーダ13の活性化動作であるワード線選択動作を実行させる。これにより、ロウデコーダ13は、図3に示すワード線のうち、注目ワード線であるワード線WLmの隣のワード線であるワード線WLm1をLレベルからHレベルに変化させる。また、ワード線WLm1に接続されるメモリセルMC3、メモリセルMC6、及びメモリセルMC9が選択され、それぞれビット線BLTn-1、ビット線BLTn、及びビット線BLTn1にメモリセルのデータが読み出される。また、各ビット線対の間に差電圧が生じる。続いて、タイミング制御回路18bは、制御信号XAddEを非活性レベルから活性レベルにする時刻に対して、タイミング調整した制御信号SAP及び制御信号SANを出力する。タイミング制御回路18bは、制御信号SAPを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルHレベルに変化させ、制御信号SANを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルLレベルに変化させる。これにより、センスアンプSAn-1~センスアンプSAn1各々は、活性レベルの制御信号SAP及び制御信号SANが入力され、対応するビット線対の増幅動作を開始する。図4において、選択されたメモリセルのうちメモリセルMC6がHレベルを記憶している場合を示しており、ビット線BLTnがHレベルに、ビット線BLBnがLレベルへと増幅される。もちろん、この増幅動作に併せて、メモリセルMC6の記憶するデータはHレベルへリフレッシュされる。続いて時刻t1からオシレータ18fのオシレータ出力OSCの半周期後の時刻t2において、オシレータ出力OSCがHレベルからLレベルへ遷移する。アクトプリ周期発生回路18dは、この立ち下がりを受けて、第2アクト信号ACT2をHレベルからLレベルへ遷移させ、第2プリチャージ信号PRE2をLレベルからHレベルへと遷移させる。アクトプリ動作制御回路18cは、活性レベルHレベルの第2プリチャージ信号PRE2が入力されて、第1アクト信号ACT1をHレベルからLレベル非活性レベルへ遷移させ、第1プリチャージ信号PRE1をLレベルからHレベル活性レベルへと遷移させる。これにより、ロウアドレスバッファ部12dは、出力中の内部ロウアドレス信号XAddをHレベルからLレベルに遷移させる。また、アクトプリ動作制御回路18cは、活性レベルHレベルの第2プリチャージ信号PRE2が入力されて、タイミング調整動作停止を指示する活性化及び非活性化信号BANKACTをHレベルからLレベル非活性レベルへ遷移させる。タイミング制御回路18bは、Lレベル非活性レベルの活性化及び非活性化信号BANKACTが入力され、制御信号XLE及び制御信号XAddEを活性レベルHレベルから非活性レベルLレベルへと変化させ、ロウアドレスラッチ13aのロウデコーダ13への内部ロウアドレスの出力動作を停止するとともに、ロウデコーダ13のワード線選択動作を停止させる。ロウデコーダ13は、非活性レベルの制御信号XAddEが入力されると、選択しているワード線この場合ワード線WLmをLレベルに変化させる。これにより、メモリセルMC3、メモリセルMC6、及びメモリセルMC9は、それぞれビット線BLTn-1、ビット線BLTn、及びビット線BLTn1と非接続となり、リフレッシュ後のデータを記憶する。続いて、タイミング制御回路18bは、制御信号SAP及び制御信号SANを、制御信号XLE及び制御信号XAddEを活性レベルから非活性レベルにする時刻に対してタイミング調整して、活性レベルから非活性レベルにする。タイミング制御回路18bは、制御信号SAPを活性レベルHレベルから非活性レベルビット線プリチャージVBLPの電圧レベルへと変化させ、制御信号SANを活性レベルLレベルから非活性レベルビット線プリチャージVBLPの電圧レベルへと変化させる。これにより、センスアンプは増幅動作を終了する。続いて、タイミング制御回路18bは、制御信号BLEQを、制御信号SAP及び制御信号SANを活性レベルから非活性レベルにする時刻に対してタイミング調整して、活性レベルLレベルから非活性レベルHレベルへと変化させ、イコライザEQのビット線の非活性動作であるプリチャージ動作を開始させる。ビット線対各々の電圧は、ビット線プリチャージVBLPの電圧レベルにプリチャージされる非活性状態であるスタンバイ状態における電圧レベルとなる。続いて、タイミング制御回路18bは、プリチャージ終了信号RSAOKプリチャージ終了信号を、制御信号BLEQを活性レベルから非活性レベルにする時刻に対してタイミング調整して、LレベルからHレベルへと遷移させる。つまり、プリチャージ終了信号RSAOKは、メモリバンクBANKにおけるリフレッシュ終了後のプリチャージ動作が全て終了してから、Lレベル非活性レベルからHレベル活性レベルへと遷移する信号である。アクトプリ周期発生回路18dは、プリチャージ終了信号RSAOKが非活性レベルにある間にテストモード信号が入力されたとき、オシレータ18fのオシレータ出力OSCがHレベルであってもオシレータ18fの動作を停止せず、次のオシレータ出力OSCの立下りに同期して第2プリチャージ信号PRE2を出力し、その後オシレータ18fの動作を停止する。また、アクトプリ動作制御回路18cは、第2プリチャージ信号PRE2が入力されると、タイミング制御回路18bのタイミング調整を終了させる活性化及び非活性化信号BANKACTを出力する。これにより、ワード線がHレベルにあるとき、半導体装置100のテストモード解除を指示するMRSコマンドMRSEXITコマンドが供給され、テストモード信号TMがLレベル非活性レベルとなっても、メモリバンクBANK内におけるリフレッシュ動作及びその後のプリチャージ動作は最後まで実行される。なお、タイミング制御回路18bがプリチャージ終了信号RSAOKを、Hレベル活性レベルからLレベル非活性レベルへと遷移する時刻は、図4に示すようにワード線選択動作開始後であればよく、例えば、制御信号XAddEの活性化時刻からタイミング調整して、HレベルからLレベルへと遷移させればよい。以上のメモリバンクBANKにおけるリフレッシュ動作及びその後のプリチャージ動作は、カウンタ18eのカウント値CNTが最大カウント値CNTmaxになるまで実行される。また、カウンタ18eのロウアドレスバッファ部12dへの出力値はCNT[0]であるので、次にロウアドレスラッチ13aにラッチされる第2のロウアドレスは、ワード線WLm-1の位置を示すロウアドレスである。つまり、カウント値CNT[0]=1のときはワード線WLm1が、カウント値CNT[0]=0のときはワード線WLm-1が、それぞれ選択され、選択されたワード線に接続されたメモリセルのデータがリフレッシュされる。このように、本実施形態において、ロウアドレスバッファ部12dが取り込んだ第1のロウアドレスがその位置を示すワード線WLmに隣接するワード線ワード線WLm1及びワード線WLm-1が交互に選択され、ワード線WLm、及びワード線WLmに接続されたメモリセルがディスターブを受ける。ここで、メモリセルに対するディスターブテストについて説明する。例えば、ワード線WLmに接続されたメモリセルがディスターブを受けるディスターブテストを実行するには、メモリセルMC2、メモリセルMC5、及びメモリセルMC8に、データ0としてHレベルのデータを書き込む。また、ワード線WLmに隣接するワード線WLm-1に接続されるメモリセルMC1、メモリセルMC4、及びメモリセルMC7に、データ1としてHレベルのデータを書き込む。また、ワード線WLmに隣接するワード線WLm1に接続されるメモリセルMC3、メモリセルMC6、及びメモリセルMC9に、データ1としてHレベルのデータを書き込む。ワード線WLm1及びワード線WLm-1を交互に選択し、センスアンプSAn-1~センスアンプSAn1に増幅動作を実行させることで、各ビット線対において、リフレッシュ動作時に、ビット線のB側ビット線BLBn-1、ビット線BLBn、ビット線BLBn1が、Lレベルとなる。つまり、この状態では、注目ワード線WLmに接続されるメモリセル各々において、記憶しているHレベルの電圧レベルに対して、ビット線の電圧レベルはLレベルとなる。また、隣接ワード線が頻繁にHレベルとなることで、注目ワード線WLmが隣接ワード線との浮遊容量により0Vより浮き上がり、メモリセルを構成するセルトランジスタのゲート及びソースビット線側間が一時的に0Vより大きくなることで、メモリセルの蓄積電荷が、Lレベルのビット線へとリークしやすくなる。つまり、注目ワード線WLmがディスターブを受ける間に、注目ワード線に接続されたメモリセルが記憶する電圧レベルが、隣接ワード線の干渉により、変化する場合がある。最悪の場合、次のデータ読み出しの際、センスアンプがビット線対間の電圧差を増幅できないほど、メモリセルが記憶する電圧レベルが変化してしまい、リフレッシュ動作において書き込んだデータとは逆のデータが書き込まれることとなり、メモリセルからのデータ読み出しにおいて、書き込んだデータが読み出されず、逆のデータが読み出されてしまう。本実施形態において、低周波数第1の周波数のクロック信号しか供給されない場合であっても、高周波数第2の周波数でリフレッシュ動作を実行できることから、上述したディスターブ試験を、高周波数で実行でき、テスト時間の短縮を行うことができる。続いて、図5及び図6を用いて、本実施形態の半導体装置100に対して、バーンインテスタを用いて、ディスターブテストを行う場合の半導体装置100の動作について説明する。図5は、図2に示す半導体装置100のテスト動作モードに係る部分の回路ブロック図である。また、図6は、図5に示す回路ブロックを含む半導体装置100の動作タイミングチャートである。なお、以下の動作の説明において、上記ディスターブテストで説明した場合と同じく、図3に示すメモリセルMC1~MC9にHレベルのデータを通常動作モードを用いて書き込み、その後、テスト動作モードにおいてリフレッシュ動作、メモリセルからのデータ読み出し動作を行う場合を説明する。なお、図6において、時刻t1~時刻t3までの期間、及び時刻t6以降の期間が通常動作モードであり、時刻t4~時刻t5の期間がテスト動作モード、を示している。時刻t1において、バーンインテスタからクロック信号例えば300ns周期のクロック信号、ACTコマンド、及びロウアドレスワード線WLm-1の位置を示すロウアドレスとするを供給する。コマンドデコーダ16は、内部クロック信号クロック信号と同じ周波数に同期してACTコマンドを取り込み、これに応じて内部アクト信号inACTを、アドレスレシーバ12a、及びアクトプリ動作制御回路18cに出力する。アドレスレシーバ12aは、バンクアドレスBA0~BA2及び、ワード線WLm-1の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。アクトプリ動作制御回路18cは、活性レベルの第1アクト信号ACT1を、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。これを受けて、バンクアドレスバッファ12bは、内部バンクアドレス信号BAddをアクトプリ動作制御回路18cへ、ロウアドレスバッファ部12dは内部ロウアドレス信号XAddをロウアドレスラッチ13aへ出力する。アクトプリ動作制御回路18cは、内部バンクアドレス信号BAddの論理に基づき、メモリバンクBANK0~7のうちの一つのメモリバンクBANKに対して、活性化及び非活性化信号BANKACTを出力する。なお、アクトプリ動作制御回路18cは、活性化及び非活性化信号BANKACTを、第1アクト信号ACT1を活性化レベルにした時刻に対してタイミング調整して、出力する。メモリバンクBANKにおけるタイミング制御回路18bは、上述の図4を用いて説明した動作と同様に、ワード線WLm-1を選択して、接続されるメモリセルMC1、4,7と対応するビット線を接続する。時刻t2において、バーンインテスタからクロック信号、WRコマンドライトコマンド、及びカラムアドレスビット線BLTn-1及びビット線BLBn-1の位置を示すカラムアドレスとする、及びメモリセルへ書き込むべきデータを供給する。コマンドデコーダ16は、内部クロック信号に同期してWRコマンドを取り込み、これに応じて、活性レベルの内部ライト信号を、制御回路18aに出力する。制御回路18aは、内部ライト信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ12c、カラムデコーダ14、及びデータ入出力回路19に対して出力する。これを受けて、カラムアドレスバッファ12cは、内部カラムアドレス信号YAddをカラムデコーダ14へ、カラムデコーダ14は、カラムスイッチCSWn-1を選択し、ビット線対ビット線BLTn-1及びビット線BLBn-1とIO線対IO線IOT及びIO線IOBとを接続する。データ入出力回路19は、メモリセルに書き込むべきデータ1を外部から受け取り、IO線、及びカラムスイッチを介して、ビット線BLTn-1をHレベルへ、ビット線BLBn-1をLレベルへと、センスアンプSAn-1とともに駆動する。選択されたメモリセルMC1は、Hレベルに駆動され、データとして1が書き込まれる。時刻t3において、バーンインテスタからクロック信号、PREコマンドを供給する。コマンドデコーダ16は、内部クロック信号に同期してPREコマンドを取り込み、これに応じて内部プリチャージ信号inPREを、アクトプリ動作制御回路18cに出力する。アクトプリ動作制御回路18cは、活性レベルの第1プリチャージ信号PRE1を、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。これを受けて、バンクアドレスバッファ12bは、アクトプリ動作制御回路18cへの内部バンクアドレス信号BAdd出力を、ロウアドレスバッファ部12dは、ロウアドレスラッチ13aへの内部ロウアドレス信号XAddの出力を停止する。また、アクトプリ動作制御回路18cは、先に活性レベルの活性化及び非活性化信号BANKACTを出力しているメモリバンクBANK0~7のうちの一つのメモリバンクBANKの動作を停止するため、非活性レベルの活性化及び非活性化信号BANKACTを、当該メモリバンクBANKにおけるタイミング制御回路18bに、第1プリチャージ信号PRE1を活性化レベルにした時刻に対してタイミング調整して、出力する。メモリバンクBANKにおけるタイミング制御回路18bは、上述の図4を用いて説明したプリチャージ動作と同様に、ワード線WLm-1を非選択状態にして、接続されるメモリセルMC1、4,7と対応するビット線を非接続とする。このように、時刻t1~時刻t3において、ワード線WLm-1が選択され、選択されたワード線WLm-1に接続されたメモリセルのうちメモリセルMC1に、データ1としてHレベルの電圧が書き込まれる。この時刻t1~時刻t3におけるライト動作を、ワード線WLm-1、ワード線WLm、及びワード線WLm1に接続される全てのメモリセル本実施形態において、メモリセルMC1~メモリセルMC9に実行し、全てのメモリセルにHレベルの電圧を書き込む。このようにして、注目ワード線WLmと、その両隣に位置するワード線とに接続される全てのメモリセルは、Hレベルの電圧を記憶する。そして、次に説明するように、時刻t4においてテスト動作モードへ移行し、注目ワード線WLmの両隣に位置するワード線ワード線WLm-1及びワード線WLm1を選択して、リフレッシュ動作を実行する。時刻t4において、バーンインテスタからクロック信号、半導体装置100のテスト動作モードへの移行を指示するMRSコマンドを供給する。コマンドデコーダ16は、内部クロック信号に同期してMRSコマンドを取り込み、これに応じて、モードレジスタ17は、活性レベルHレベルのテストモード信号TMを、ロウアドレスバッファ部12d、アクトプリ動作制御回路18c、及びアクトプリ周期発生回路18dに出力する。また、モードレジスタ17は、ロウアドレスバッファ部12dにおける加算部12adが第2のロウアドレス生成に用いる差分Δxを、ロウアドレスバッファ部12dにおける第2レジスタ12r2に、最大カウント値CNTmaxを、アクトプリ周期発生回路18dにおけるカウンタ18eに出力する。時刻t5において、バーンインテスタからクロック信号、ACTコマンド、及びロウアドレスワード線WLmの位置を示すロウアドレスを供給する。コマンドデコーダ16は、内部クロック信号に同期してACTコマンドを取り込み、これに応じて内部アクト信号inACTを、アドレスレシーバ12a、ロウアドレスバッファ部12d、アクトプリ動作制御回路18c、及びアクトプリ周期発生回路18dに出力する。アドレスレシーバ12aは、バンクアドレスBA0~BA2及び、ワード線WLmの位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。ロウアドレスバッファ部12dにおいて、演算部12eが、ワード線WLmの位置を示すロウアドレス第1のロウアドレスに、第2レジスタ12r2に記憶された差分Δxを加算して、第3レジスタ12r3に記憶させる。アクトプリ周期発生回路18dにおいて、オシレータ18fが自励発振を開始し、外部から供給されるクロック信号の周期例えば300nsに対して、短い周期例えば50nsのオシレータ出力OSCを出力する。また、カウンタ18eは、オシレータ18fのオシレータ出力OSCのパルス数のカウントを開始する。また、アクトプリ周期発生回路18dは、オシレータ18fのオシレータ出力OSCの立ち上がりに同期して、活性レベルHレベルの第2アクト信号ACT2を、オシレータ出力OSCの立ち下がりに同期して、活性レベルHレベルの第2プリチャージ信号PRE2を、生成し、アクトプリ動作制御回路18cに出力する。アクトプリ動作制御回路18cは、活性レベルの第2アクト信号ACT2が入力されると、活性レベルの第1アクト信号ACT1を、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。これを受けて、バンクアドレスバッファ12bは、内部バンクアドレス信号BAddをアクトプリ動作制御回路18cへ、ロウアドレスバッファ部12dは、ワード線WLmの隣に位置するワード線WLm1の位置を示すロウアドレス第2のロウアドレスを、内部ロウアドレス信号XAddとして、ロウアドレスラッチ13aへ出力する。アクトプリ動作制御回路18cは、内部バンクアドレス信号BAddの論理に係わらず、メモリバンクBANK0~7の全てのメモリバンクBANKに対して、活性化及び非活性化信号BANKACTを出力する。なお、アクトプリ動作制御回路18cは、活性化及び非活性化信号BANKACTを、第1アクト信号ACT1を活性化レベルにした時刻に対してタイミング調整して、出力する。メモリバンクBANKにおけるタイミング制御回路18bは、ワード線WLm1を選択して、接続されるメモリセルMC3、6,9と対応するビット線を接続する。この後、上述の図4を用いて説明した動作と同様に、ワード線WLm1に接続されるメモリセルのデータのリフレッシュが各メモリバンクBANK内で実行される。オシレータ18fのオシレータ出力OSCが、LレベルからHレベルへ遷移した時刻から、オシレータ18fの半周期後HレベルからLレベルへ遷移する。アクトプリ周期発生回路18dは、これを受けて、第2プリチャージ信号PRE2を、非活性レベルLレベルから活性レベルHレベルへと遷移させる。アクトプリ動作制御回路18cは、活性レベルの第2プリチャージ信号PRE2が入力されると、活性レベルの第1プリチャージ信号PRE1を、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。これを受けて、バンクアドレスバッファ12bは、アクトプリ動作制御回路18cへの内部バンクアドレス信号BAdd出力を、ロウアドレスバッファ部12dは、ロウアドレスラッチ13aへの内部ロウアドレス信号XAddの出力を停止する。また、アクトプリ動作制御回路18cは、先に活性レベルの活性化及び非活性化信号BANKACTを出力している全てのメモリバンクBANK0~7の動作を停止するため、非活性レベルの活性化及び非活性化信号BANKACTを、第1プリチャージ信号PRE1を活性レベルに遷移させた時刻に対してタイミング調整して、当該メモリバンクBANKにおけるタイミング制御回路18bに出力する。メモリバンクBANKにおけるタイミング制御回路18bは、上述の図4を用いて説明したプリチャージ動作と同様に、ワード線WLm1を非選択状態にして、接続されるメモリセルMC3、6、9と対応するビット線を非接続とする。このように、ワード線WLm1に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ18fの一周期において実行される。そして、オシレータ18fの次の一周期において、ワード線WLm-1に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ18fの一周期において実行される。さらに、オシレータ18fの次の一周期において、ワード線WLm1に接続されるメモリセルのリフレッシュ動作、及びプリチャージ動作が、オシレータ18fの一周期において実行される。このように、時刻t5~時刻t6において、注目ワード線WLmに隣接するワード線WLm-1に接続されるメモリセルと、ワード線WLm1に接続されるメモリセルとのリフレッシュ動作、及び当該メモリセルを含むメモリバンクBANK0~BANK7のプリチャージ動作が、交互に実行されることになる。つまり、テスト動作モードへ移行後、ACTコマンドが供給されると、その後のディスターブサイクルにおいて、リフレッシュ動作ACT動作及びプリチャージ動作PRE動作が交互に、半導体装置100の内部で、外部からのクロック信号の周波数第1の周波数より高い周波数第2の周波数で実行される。時刻t6において、バーンインテスタからクロック信号、半導体装置100のテスト動作モードの停止を指示するMRSEXITコマンドを供給する。コマンドデコーダ16は、内部クロック信号クロック信号と同じ周波数に同期してMRSコマンドを取り込み、これに応じて、モードレジスタ17は、非活性レベルLレベルのテストモード信号TMを、ロウアドレスバッファ部12d、アクトプリ動作制御回路18c、及びアクトプリ周期発生回路18dに出力する。これにより、半導体装置100は、テスト動作モードから、スタンバイ状態通常動作モードにおいてPREコマンドを供給した場合のスタンバイ状態と同じ状態へ移行する。なお、ワード線を選択中に、テストモード信号TMが非活性レベルLレベルとなっても、アクトプリ周期発生回路18dは、活性レベルHレベルのプリチャージ終了信号RSAOKが入力されるまで、オシレータ18fの自励発信動作を停止させず、オシレータ18fの立下りに同期して、活性レベルHレベルの第2プリチャージ信号PRE2を出力する。そして、その後オシレータ18fの発振動作を停止する。アクトプリ動作制御回路18cは、それ以前のプリチャージ動作と同様に、活性レベルの第2プリチャージ信号PRE2が入力されると、この時刻からタイミング調整して、タイミング制御回路18bがタイミング調整を行う回路ロウアドレスラッチ13a、ロウデコーダ13、センスアンプ15の動作停止を実行させる活性化及び非活性化信号BANKACTを、メモリバンクBANKにおけるタイミング制御回路18bに対して出力する。タイミング制御回路18bは、上述の図4を用いて説明したプリチャージ動作と同様に、選択されているワード線を非選択状態にして、非選択とすべきワード線に接続されるメモリセルと対応するビット線を非接続とする。また、タイミング制御回路18bは、メモリバンクBANKにおけるプリチャージ動作を終了し、プリチャージ終了信号RSAOKを活性レベルHレベルとする。これにより、半導体装置100のテスト動作モードが終了し、半導体装置100の内部回路は、全てスタンバイ状態に移行する。時刻t7以降において、ディスターブテストの結果注目ワード線WLmに接続されたメモリセルが、時刻t1~時刻t3において書き込まれたデータを記憶しているか否かが検査される。時刻t7において、バーンインテスタからクロック信号、ACTコマンド、及びロウアドレスワード線WLmの位置を示すロウアドレスとするを供給する。コマンドデコーダ16は、内部クロック信号に同期してACTコマンドを取り込み、これに応じて内部アクト信号inACTを、アドレスレシーバ12a、及びアクトプリ動作制御回路18cに出力する。アドレスレシーバ12aは、バンクアドレスBA0~BA2及び、ワード線WLm-1の位置を示すロウアドレスを、それぞれ、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。アクトプリ動作制御回路18cは、活性レベルの第1アクト信号ACT1を、バンクアドレスバッファ12b、及びロウアドレスバッファ部12dに出力する。これを受けて、バンクアドレスバッファ12bは、内部バンクアドレス信号BAddをアクトプリ動作制御回路18cへ、ロウアドレスバッファ部12dは内部ロウアドレス信号XAddをロウアドレスラッチ13aへ出力する。アクトプリ動作制御回路18cは、内部バンクアドレス信号BAddに基づき、メモリバンクBANK0~7のうちの一つのメモリバンクBANKに対して、活性化及び非活性化信号BANKACTを出力する。なお、アクトプリ動作制御回路18cは、活性化及び非活性化信号BANKACTを、第1アクト信号ACT1を活性化レベルにした時刻に対してタイミング調整して、出力する。メモリバンクBANKにおけるタイミング制御回路18bは、上述の図4を用いて説明した動作と同様に、ワード線WLmを選択して、接続されるメモリセルMC2、5,8と対応するビット線を接続する。続いて、時刻t8において、バーンインテスタからクロック信号、READコマンドリードコマンド、及びカラムアドレスビット線BLTn-1及びビット線BLBn-1の位置を示すカラムアドレスを供給する。コマンドデコーダ16は、内部クロック信号に同期してREADコマンドを取り込み、これに応じて、活性レベルの内部リード信号を、制御回路18aに出力する。制御回路18aは、内部リード信号の論理レベルの変化に対応して、タイミング調整された制御信号を生成して、カラムアドレスバッファ12c、カラムデコーダ14、及びデータ入出力回路19に対して出力する。これを受けて、カラムアドレスバッファ12cは、内部カラムアドレス信号YAddをカラムデコーダ14へ、カラムデコーダ14は、カラムスイッチCSWn-1を選択し、ビット線対とIO線対とを接続する。データ入出力回路19は、IO線、及びカラムスイッチを介して、メモリセルが記憶するデータを受け取り、外部へ出力する。バーンインテスタにおいて、WRコマンドとともに半導体装置100に出力したデータ書き込みデータと、本READコマンドにより半導体装置100が出力したデータ読み出しデータとを比較する。バーンインテスタは、書き込みデータと読み出しデータが一致する場合、注目ワード線WLmに接続されたメモリセルMC2が、保持すべきデータを記憶していると判定し、書き込みデータと読み出しデータが一致しない場合、保持すべきデータがディスターブ期間中時刻t5~時刻t7において失われたと判定する。また、バーンインテスタは、供給するバンクアドレス、カラムアドレスを変化させながら、ACTコマンド、バンクアドレス、及びロウアドレスの組み合わせ、並びにREADコマンド及びカラムアドレスの組み合わせを供給する。これにより、ワード線WLmに接続された他のメモリセルMC5、MC8等についても、また、他のメモリバンクにおいてワード線WLmに接続されたメモリセルMC2、MC5、MC8等についても、ディスターブテストにおいて、これらのメモリセルが保持すべきデータを記憶しているか否かを検査する。以上説明したように、半導体装置100は、テスト動作モードへ移行し、ACTコマンドが供給された後、当該ACTコマンドとともに供給された、注目ワード線WLmの位置を示すロウアドレス第1のロウアドレスに基づいて、例えば隣接するワード線WLm-1及びワード線WLm1の位置を示すロウアドレスを生成する。そして、テスト動作モード期間時刻t4~時刻t5の期間において、ワード線WLm-1に接続されるメモリセル、及びワード線WLm1に接続されるメモリセルのリフレッシュ動作を、オシレータ18fの第2の周波数クロック信号の第1の周波数に比べて高周波数で、交互に実行することができる。従って、本発明の半導体装置100によれば、低周波数第1の周波数のクロック信号しか供給できないバーンインテスタを用いた場合であっても、テスト動作モードにおいて、注目ワード線第1のワード線とビット線対を共有するワード線第2のワード線を選択するリフレッシュ動作を、高周波数第2の周波数で実行できる。よって、バーンインテストにおいてディスターブテストを実行する場合、高周波数でリフレッシュ動作を実行できるので、バーンインテスト時間を短縮でき、テストコストの削減を図ることができる。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、本実施形態において、注目ワード線WLmに対して隣接するワード線を頻繁に選択し、注目ワード線WLmに接続されたメモリセルへ隣接ワードから干渉を与えたが、頻繁に選択するワード線は、注目ワード線に隣接する2本のワード線に限られない。例えば、テスト動作モード時に第3レジスタ12r3に記憶されるロウアドレスを3以上とし、カウンタ18eの出力をCNT[k]kは整数であってk≧1とし、スイッチ12s1による接続点n01第3レジスタ12r3の出力と接続点n02との接続または非接続を、CNT[k]により切り替えることで、注目ワード線とビット線を共有する隣接ワード線以外の他の複数のワード線を頻繁に選択する構成としてもよい。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。"