同調可能な共振回路であって、各々が第1および第2の電極を含む第1および第2のキャパシタを備え、前記第1および第2のキャパシタは、前記第1のキャパシタの前記第1および第2の電極と、前記第2のキャパシタの前記第1および第2の電極との間に整合の取れた容量を与え、前記共振回路は、さらに、集積回路の基板内に配置された第2の井戸内に配置された第1の井戸を含む少なくとも1つの深井戸配列を備え、前記第1および第2のキャパシタは各々、前記少なくとも1つの深井戸配列の前記第1の井戸に配置され、前記共振回路は、さらに、第1、第2および第3のトランジスタを備え、各トランジスタは前記集積回路に配置され、各々はゲート電極および2つのチャネル電極を含み、前記第1のトランジスタの前記2つのチャネル電極は、前記第1のキャパシタの前記第2の電極および前記第2のキャパシタの前記第2の電極にそれぞれ結合され、前記第2のトランジスタの前記2つのチャネル電極は、前記第1のキャパシタの前記第2の電極および接地にそれぞれ結合され、前記第3のトランジスタの前記2つのチャネル電極は、前記第2のキャパシタの前記第2の電極および接地にそれぞれ結合され、前記第1、第2および第3のトランジスタの前記ゲート電極は、同調信号に応答し、前記共振回路は、さらに、前記第1のキャパシタの前記第1の電極と前記第2のキャパシタの前記第1の電極との間に結合されたインダクタを備える、同調可能な共振回路。各深井戸配列の前記第1の井戸はp型井戸であり、各深井戸配列の前記第2の井戸はn型井戸であり、前記基板はp型基板である、請求項1に記載の同調可能な共振回路。前記少なくとも1つの深井戸配列は、1つの深井戸配列のみを含み、前記第1および第2のキャパシタは、当該1つの深井戸配列の前記p型井戸に配置される、請求項2に記載の同調可能な共振回路。前記少なくとも1つの深井戸配列は、第1および第2の深井戸配列を含み、前記第1のキャパシタは、前記第1の深井戸配列の前記p型井戸に配置され、前記第2のキャパシタは、前記第2の深井戸配列の前記p型井戸に配置される、請求項2に記載の同調可能な共振回路。前記集積回路は、誘電体層によって分離された2つの金属層を含み、前記第1および第2のキャパシタは各々、前記2つの金属層の一方において前記第1の電極を含み、前記2つの金属層の他方において前記第2の電極を含み、前記第1のキャパシタは、前記第1のキャパシタの前記第1および第2の電極間に整合された容量を与え、前記第2のキャパシタは、前記第2のキャパシタの前記第1および第2の電極間に整合された容量を与え、前記インダクタと前記第1および第2のキャパシタとの間の共振は、前記同調信号に応答して変化する、請求項1~4のいずれかに記載の同調可能な共振回路。前記第1のトランジスタは、前記同調信号の制御電圧と、前記第1のトランジスタの前記2つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、前記第1および第2のキャパシタと差動的に結合し、前記第2および第3のトランジスタは、前記バイアス電圧を接地に設定する、請求項1~5のいずれかに記載の同調可能な共振回路。同調可能な共振回路の寄生容量を低減させる方法であって、第1のキャパシタの第1および第2の電極と、第2のキャパシタの第1および第2の電極との間に整合の取れた容量を与えることと、少なくとも1つの深井戸配列の第1の井戸に第1および第2のキャパシタを配置することとを備え、前記少なくとも1つの深井戸配列は、集積回路の基板内に配置された第2の井戸内に配置された第1の井戸を含み、前記方法は、さらに、前記集積回路に第1、第2および第3のトランジスタを配置することを備え、各トランジスタは、ゲート電極および2つのチャネル電極を含み、前記第1のトランジスタの前記2つのチャネル電極は、前記第1のキャパシタの前記第2の電極および前記第2のキャパシタの前記第2の電極にそれぞれ結合され、前記第2のトランジスタの前記2つのチャネル電極は、前記第1のキャパシタの前記第2の電極および接地にそれぞれ結合され、前記第3のトランジスタの前記2つのチャネル電極は、前記第2のキャパシタの前記第2の電極および接地にそれぞれ結合され、前記第1、第2および第3のトランジスタの前記ゲート電極は、同調信号に応答し、前記方法は、さらに、前記第1のキャパシタの前記第1の電極と前記第2のキャパシタの前記第1の電極との間にインダクタを結合することを備える、方法。各深井戸配列の前記第1の井戸はp型井戸であり、各深井戸配列の前記第2の井戸はn型井戸であり、前記基板はp型基板である、請求項7に記載の方法。前記少なくとも1つの深井戸配列は、1つの深井戸配列のみを含み、前記第1および第2のキャパシタは、当該1つの深井戸配列の前記p型井戸に配置される、請求項8に記載の方法。前記少なくとも1つの深井戸配列は、第1および第2の深井戸配列を含み、前記方法は、さらに、前記第1の深井戸配列の前記p型井戸に前記第1のキャパシタを配置することと、前記第2の深井戸配列の前記p型井戸に前記第2のキャパシタを配置することとを備える、請求項8に記載の方法。前記集積回路は、誘電体層によって分離された2つの金属層を含み、前記第1および第2のキャパシタは各々、前記2つの金属層の一方において前記第1の電極を含み、前記2つの金属層の他方において前記第2の電極を含み、前記第1のキャパシタは、前記第1のキャパシタの前記第1および第2の電極間に整合された容量を与え、前記第2のキャパシタは、前記第2のキャパシタの前記第1および第2の電極間に整合された容量を与え、前記インダクタと前記第1および第2のキャパシタとの間の共振は、前記同調信号に応答して変化する、請求項7~10のいずれかに記載の方法。前記同調信号の制御電圧と、前記第1のトランジスタの前記2つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、前記第1および第2のキャパシタを差動的に結合することと、前記第2および第3のトランジスタを用いて前記バイアス電圧を接地に設定することとをさらに備える、請求項7~11のいずれかに記載の方法。概要同調可能な共振回路は、一実施例において与えられる。当該回路は、第1および第2のキャパシタを含むことができ、各々は第1および第2の電極を含むことができる。第1および第2のキャパシタは、第1のキャパシタの第1および第2の電極と、第2のキャパシタの第1および第2の電極との間に整合の取れた容量を与えることができる。少なくとも1つの深井戸配列は、集積回路の基板内に配置された第2の井戸内に配置された第1の井戸を含むことができる。第1および第2のキャパシタは各々、少なくとも1つの深井戸配列の第1の井戸に配置することができる。第1、第2および第3のトランジスタは、集積回路に配置することができ、各々はゲート電極および2つのチャネル電極を含むことができる。第1のトランジスタの2つのチャネル電極は、第1のキャパシタの第2の電極および第2のキャパシタの第2の電極にそれぞれ結合することができる。第2のトランジスタの2つのチャネル電極は、第1のキャパシタの第2の電極および接地にそれぞれ結合することができる。第3のトランジスタの2つのチャネル電極は、第2のキャパシタの第2の電極および接地にそれぞれ結合することができる。第1、第2および第3のトランジスタのゲート電極は、同調信号に応答することができ、インダクタは、第1のキャパシタの第1の電極と第2のキャパシタの第1の電極との間に結合することができる。この実施例において、各深井戸配列の第1の井戸はp型井戸とすることができ、各深井戸配列の第2の井戸はn型井戸とすることができ、基板はp型基板とすることができる。少なくとも1つの深井戸配列は、1つの深井戸配列のみを含むことができ、第1および第2のキャパシタは、当該1つの深井戸配列のp型井戸に配置することができる。少なくとも1つの深井戸配列は、第1および第2の深井戸配列を含むことができ、第1のキャパシタは、第1の深井戸配列のp型井戸に配置することができ、第2のキャパシタは、第2の深井戸配列のp型井戸に配置することができる。集積回路は、誘電体層によって分離された2つの金属層を含むことができ、第1および第2のキャパシタは各々、2つの金属層の一方において第1の電極を含むことができ、2つの金属層の他方において第2の電極を含むことができる。第1のキャパシタは、第1のキャパシタの第1および第2の電極間に整合された容量を与えることができ、第2のキャパシタは、第2のキャパシタの第1および第2の電極間に整合された容量を与えることができ、インダクタと第1および第2のキャパシタとの間の共振は、同調信号に応答して変化し得る。第1のトランジスタは、同調信号の制御電圧と、第1のトランジスタの2つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、第1および第2のキャパシタと差動的に結合することができ、第2および第3のトランジスタは、バイアス電圧を接地に設定することができる。他の一実施例では、同調可能な共振回路は、第1および第2のキャパシタの複数の対を含むことができる。各対の第1および第2のキャパシタの各々は、第1および第2の電極を含むことができる。各対の第1および第2のキャパシタは、第1のキャパシタの第1および第2の電極と、第2のキャパシタの第1および第2の電極との間に整合された容量を与えることができる。当該複数の対に対して複数の切替装置をそれぞれ与えることができる。各対に対するそれぞれの切替装置は、第1、第2および第3のトランジスタを含むことができる。第1、第2および第3のトランジスタの各々は、ゲート電極および2つのチャネル電極を含むことができる。各対に対するそれぞれの切替装置の第1のトランジスタの2つのチャネル電極は、当該対の第1のキャパシタの第2の電極および当該対の第2のキャパシタの第2の電極にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第2のトランジスタの2つのチャネル電極は、当該対の第1のキャパシタの第2の電極および接地にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第3のトランジスタの2つのチャネル電極は、当該対の第2のキャパシタの第2の電極および接地にそれぞれ結合することができる。各対に対するそれぞれの切替装置の第1、第2および第3のトランジスタのゲート電極は、複数の同調信号の1つとそれぞれ応答することができる。インダクタは、各対の第1のキャパシタの第1の電極および各対の第2のキャパシタの第1の電極にそれぞれ結合された2つの電極を含むことができる。この実施例において、第1および第2のキャパシタの各対の整合された容量は、第1および第2のキャパシタの他の各対のそれぞれの大きさの容量とは異なるそれぞれの大きさの容量とすることができ、第1および第2のキャパシタの複数の対は、複数の対の容量のそれぞれの大きさの最小の容量の大きさから最大の容量の大きさの範囲に対応する配置順に配置することができる。複数の対のキャパシタンスのそれぞれの大きさは、当該範囲を通じて2進で重み付けされる。同調可能な共振回路は、各々が第1および第2の電極を有する第1および第2のバラクタダイオードを含むことができ、第1および第2のバラクタダイオードの第2の電極はともに、もう1つの同調信号に結合することができ、インダクタの2つの電極は、第1のバラクタダイオードの第1の電極および第2のバラクタダイオードの第1の電極にそれぞれ結合することができ、第1および第2のバラクタダイオードは、最小の大きさの容量を有する対に近接して配置することができ、第1および第2のバラクタダイオードは、最大の大きさの容量を有する対から離れて配置される。この実施例において、インダクタは、最小の大きさのキャパシタを有する対に近接して配置することができるとともに、インダクタは、最大の大きさのキャパシタを有する対から離れて配置することができる。同調可能な共振回路は、第1および第2の複数の電流ミラーを含むバイアス回路を含むことができ、インダクタは、中央タップを有することができ、バイアス回路は、電流バイアスを与えるために中央タップに結合することができ、第1の複数の電流ミラーは、対応する複数のスケーリング信号に応答して動作点バイアスを生成するために基準バイアスをスケーリングすることができ、第2の複数の電流ミラーは、複数の同調信号に応答して電流バイアスを生成するために動作点バイアスをスケーリングすることができ、第2の複数の電流ミラーは、複数の対の各対のための電流ミラーをそれぞれ含むことができ、それぞれの電流ミラーは、上記対の第1のキャパシタ、当該対のためのそれぞれのスイッチ一式の第1のトランジスタ、および当該対の第2のキャパシタの直列組合せを通じた抵抗を補償することができる。同調可能な共振回路はさらに、集積回路のp型基板内に配置されたn型井戸内に配置されたp型井戸を含む少なくとも1つの深井戸配列を含むことができ、各対の第1および第2のキャパシタは、少なくとも1つの深井戸配列のp型井戸に配置することができる。可変発振器は、他の一実施例において与えられる。可変発振器は、第1および第2のキャパシタの複数の対を含むことができる。各対の第1および第2のキャパシタは、整合した容量を与えることができる。複数のそれぞれのスイッチ一式は、複数の対に対して与えることができる。各対に対するそれぞれのスイッチ一式は、当該対の第1および第2のキャパシタを選択的に結合および非結合する第1のトランジスタを含むことができる。各対に対するそれぞれのスイッチ一式の第1のトランジスタは、複数の同調信号のそれぞれの同調信号に応答することができる。複数の対の各対に対するインダクタは、上記対の第1のキャパシタ、当該対のためのそれぞれのスイッチ一式の第1のトランジスタ、および当該対の第2のキャパシタの直列組合せに対して結合することができる。2つの交差結合されたトランジスタは、インダクタに対して結合することができる。この実施例において、可変発振器はさらに、第1および第2の複数の電流ミラーを含むバイアス回路を含むことができ、第1の複数の電流ミラーは、複数のスケーリング信号に応じて動作点バイアスを生成するための基準バイアスをスケーリングすることができ、第2の複数の電流ミラーは、複数の同調信号に応じて電流バイアスを生成するための動作点バイアスをスケーリングすることができ、インダクタは、中央タップを有することができ、バイアス回路は、2つの交差結合されたトランジスタに電流バイアスを与えるために中央タップに結合することができる。第2の複数の電流ミラーは、複数の対のすべての第1および第2のキャパシタを選択的に分離する複数の同調信号に応じて、電流バイアスを動作点バイアスに設定するための電流ミラー、および複数の対に対する複数のそれぞれの電流ミラーを含むことができ、各対に対するそれぞれの電流ミラーは、当該対に対するそれぞれの同調信号に応じて、電流バイアスに動作点バイアスのスケーリングを加えることができ、動作点バイアスのスケーリングは、当該対の第1および第2のキャパシタを選択的に結合するそれぞれの同調信号に応じて、当該対に対する直列組合せを通じた抵抗を補償することができる。各対に対するそれぞれのスイッチ一式はさらに、それぞれのスイッチ一式の第1のトランジスタのバイアス電圧を設定する第2および第3のトランジスタを含むことができ、第1のトランジスタは、第1のトランジスタのしきい値電圧以上にバイアス電圧を上回るそれぞれの同調信号の制御電圧に応じて、対の第1および第2のキャパシタを選択的に結合することができる。複数の2進に重み付けされたキャパシタの大きさは、複数の対に関連付けることができ、各対の第1および第2のキャパシタの整合された容量は、当該対に関連した2進に重み付けされた大きさの容量を有することができ、第1および第2のキャパシタの複数の対は、当該複数の対に関連した複数の2進に重み付けされた容量の大きさの最小の容量の大きさから最大の容量の大きさの範囲に対応する配置順に配置することができ、インダクタは、最小の容量の大きさに関連する対に近接して配置できるとともに、インダクタは、最大の容量の大きさに関連する対から離れて配置することができる。可変発振器はさらに、直列組合せに結合された2つのバラクタダイオードを含むことができ、インダクタは、当該直列組合せに対して結合することができ、2つのバラクタダイオードは、当該直列組合せ内の2つのバラクタダイオード間に結合された他の同調信号に応答することができる。可変発振器はさらに、集積回路のp型基板内に配置されたn型井戸内に配置されたp型井戸を含む少なくとも1つの深井戸配列を含むことができ、各対の第1および第2のキャパシタは、少なくとも1つの深井戸配列のp型井戸上に配置することができる。同調可能な共振回路の寄生容量を低減させる方法の実施例は、第1のキャパシタの第1および第2の電極と、第2のキャパシタの第1および第2の電極との間に整合の取れた容量を与えることと、少なくとも1つの深井戸配列の第1の井戸に第1および第2のキャパシタを配置することとを含むことができ、少なくとも1つの深井戸配列は、集積回路の基板内に配置された第2の井戸内に配置された第1の井戸を含むことができ、上記方法はさらに、集積回路に第1、第2および第3のトランジスタを配置することを含むことができ、各トランジスタは、ゲート電極および2つのチャネル電極を含むことができ、第1のトランジスタの2つのチャネル電極は、第1のキャパシタの第2の電極および第2のキャパシタの第2の電極にそれぞれ結合することができ、第2のトランジスタの2つのチャネル電極は、第1のキャパシタの第2の電極および接地にそれぞれ結合することができ、第3のトランジスタの2つのチャネル電極は、第2のキャパシタの第2の電極および接地にそれぞれ結合することができ、第1、第2および第3のトランジスタのゲート電極は、同調信号に応答することができ、上記方法はさらに、第1のキャパシタの第1の電極と第2のキャパシタの第1の電極との間にインダクタを結合することを含むことができる。この実施例において、各深井戸配列の第1の井戸はp型井戸とすることができ、各深井戸配列の第2の井戸はn型井戸とすることができ、基板はp型基板とすることができる。少なくとも1つの深井戸配列は、1つの深井戸配列のみを含むことができ、第1および第2のキャパシタは、当該1つの深井戸配列のp型井戸に配置することができる。少なくとも1つの深井戸配列は、第1および第2の深井戸配列を含むことができ、上記方法は、さらに、第1の深井戸配列のp型井戸に第1のキャパシタを配置することと、第2の深井戸配列のp型井戸に第2のキャパシタを配置することとを備えることができる。集積回路は、誘電体層によって分離された2つの金属層を含むことができ、第1および第2のキャパシタは各々、2つの金属層の一方において第1の電極を含むことができ、2つの金属層の他方において第2の電極を含むことができる。第1のキャパシタは、第1のキャパシタの第1および第2の電極間に整合された容量を与えることができ、第2のキャパシタは、第2のキャパシタの第1および第2の電極間に整合された容量を与えることができ、インダクタと第1および第2のキャパシタとの間の共振は、同調信号に応答して変化させることができる。上記方法の実施例は、さらに、同調信号の制御電圧と、第1のトランジスタの2つのチャネル電極におけるバイアス電圧との間の電圧差に応じて、第1および第2のキャパシタを差動的に結合することと、第2および第3のトランジスタを用いてバイアス電圧を接地に設定することとをさらに含むことができる。種々の他の実施例は、次に続く発明の詳細な説明および特許請求の範囲において説明されることが明らかになるだろう。実施例の様々な局面および有利な点は、次の詳細な説明を考察し、以下の図面を参照することによって明らかとなる。図1は、1以上の実施例による同調可能な共振回路102を含む可変発振器100の回路図である。同調可能な共振回路102の共振周波数は、可変発振器100の周波数を設定する。このように、可変発振器100の周波数は、同調可能な共振回路102の共振周波数を同調することによって調整可能である。同調可能な共振回路102は、たとえば、一対のキャパシタ108および110を通じた一対のキャパシタ104および106のような複数対のキャパシタを含む。キャパシタ104がその電極112および114間に与える容量は、キャパシタ106がその電極116および118間に与える容量と整合する。同様に、一対のキャパシタ108および110は、整合した容量を有する。各キャパシタ対は、関連するスイッチ一式を有する。一対のキャパシタ104および106は、トランジスタ120、122および124を含む関連するスイッチ一式を有する。トランジスタ120、122および124のゲート電極は、同調信号126に結合されている。トランジスタ120のチャネル電極は、キャパシタ104の電極114とキャパシタ106の電極118との間に接続されている。トランジスタ122のチャネルチャネル電極は、キャパシタ104の電極114と接地との間に接続され、トランジスタ124のチャネル電極は、キャパシタ106の電極118と接地との間に接続されている。同調信号126は、トランジスタ120、122および124を制御する。同調信号126の制御電圧がトランジスタ122および124のしきい値電圧を超えるとき、トランジスタ122および124は、トランジスタ120のチャネル電極を接地のバイアス電圧に設定する。同調信号126の制御電圧がこのバイアス電圧をトランジスタ120のしきい値電圧以上に上回るとき、トランジスタ120は、キャパシタ104の電極114をキャパシタ106の電極118に結合する。対照的に、同調信号126の制御電圧がトランジスタ120、122および124のしきい値電圧を超えないとき、トランジスタ120は、キャパシタ104および106に結合しない。このように、トランジスタ120、122および124は、同調信号126の制御電圧に応じて、キャパシタ104および106を選択的に結合または分離する。同様に、トランジスタ130、132および134は、同調信号136に応答して、一対のキャパシタ108および110を選択的に結合または分離する。バラクタダイオード140および141は、同調信号142に応答して連続的に可変な整合された容量を与える。バラクタダイオード140および141の制御電極は、ともに同調信号142に結合され、インダクタ144は、バラクタダイオード140および141の一連の組合せに渡って結合される。スイッチ一式がキャパシタ108および110を通じたキャパシタ104および106のすべてを分離したとき、同調可能な共振回路102は、インダクタ144のインダクタンスと、特定の寄生容量をともなうバラクタダイオード140および141の容量との間で共振する。このように、スイッチ一式がキャパシタ108および110を通じたキャパシタ104および106のすべてを分離したとき、バラクタダイオード140および141は、可変発振器100の発振周波数を同調する。スイッチ一式が代わりにキャパシタ108および110を通じたキャパシタ104および106のいくつかまたはすべてを結合したとき、バラクタダイオード140および141は、同調可能な共振回路102の共振および可変発振器100の発振周波数を精密に同調する。同調可能な共振回路102は、差動動作を生成する対称性を有する。たとえば、キャパシタ104および106は整合した容量を有するため、同調可能な共振回路102の発振の間、電極118の電圧が低下するとき、電極114の電圧は同じ割合で上昇し、逆も成り立つ。同調信号126がトランジスタ122および124のしきい値電圧を超える間、トランジスタ122および124は、電極114および118の間の差動発振に対し、接地に共通モードを設定する。このように、トランジスタ120のチャネル電極にかかる差動電圧は、電極114および118の電圧それぞれの2倍であり、特定の量のチャネル抵抗に対し、抵抗120の大きさは、差動的に動作しないトランジスタ122および124のようなトランジスタに対して求められるであろう大きさの半分である。一実施例において、トランジスタ122および124は、トランジスタ120のチャネル電極のDCバイアス電圧を設定する小さなトランジスタであり、トランジスタ120は、差動伝導の間、目標チャネル抵抗に整合するチャネル抵抗を与えるために形成された比較的大きなトランジスタである。キャパシタ104および106は、電極114および118へのいかなるDC経路も遮断するため、トランジスタ122および124は、トランジスタ120のチャネル電極のバイアス電圧を設定するため、漏れ電流のみを導電する非常に小さなトランジスタにできる。LC同調可能な共振回路102のための性質因子Qは、その抵抗値に対するリアクタンスの比である。性質因子は、共振帯幅を与え、可変発振器100の周波数ジッタは、同調可能な共振回路102の性質因子の増加とともに減少する。一実施例において、トランジスタ120および130は、差動伝導の間、目標Qによって与えられる目標チャネル抵抗に整合したチャネル抵抗を有する大きさとなる。可変発振器100に対して、同調範囲は、最大到達可能な容量およびインダクタンスならびに最少到達可能な容量およびインダクタンスによって与えられる。最大到達可能な容量は、バラクタダイオード140および141ならびにキャパシタ108および110を通じたキャパシタ104および106の整合された容量である。同調信号126および136がトランジスタ130、132および134を通じてトランジスタ120、122および124をオフするとき、キャパシタ108および110を通じたキャパシタ104および106は、共振回路から切断されるものの、キャパシタ108および110を通じたキャパシタ104および106は、同調可能な共振回路102の実際の実装において存在する特定の寄生容量を通じて、最少到達可能な容量になお貢献している。たとえば、キャパシタ104は、接地に対して寄生容量を与え、キャパシタ104は、トランジスタ120の寄生容量と直列に存在する。種々の実施例は、共振回路102の同調範囲を広げ、それによって可変発振器100の周波数範囲を広げるために、最少到達可能な容量を減少させ、最大到達可能なインダクタンスを増大させる。同調可能な共振回路102の差動動作は、最少到達可能な容量を減らすのに役立つ。トランジスタ120は、キャパシタ104および106と差動的に結合するため、トランジスタ120は、差動的に動作しない実装に対して要求される大きさの半分となる。トランジスタ120の大きさを半分にすることで、トランジスタ120の寄生容量も半分に削減される。これは、最少到達可能な容量を減少させ、共振回路102の同調範囲を広げる。トランジスタ122および124は、小さなトランジスタであるため、トランジスタ122および124は、小さな寄生容量を有することに注目されたい。バイアス回路160は、交差結合されたトランジスタ146および148に対して電流バイアスを生成する。バイアス回路160は、インダクタ144の中心タップを通じて交差結合されたトランジスタ146および148に電流バイアスを送出する。交差結合されたトランジスタ146および148は、負抵抗が同調可能な共振回路102における抵抗値以上になったとき、発振を可能にする負抵抗を与える。バイアス回路160は、交差結合されたトランジスタ146および148が生成する負抵抗を調整する電流バイアスを生成する。バイアス回路160は、2組の電流ミラーを含む。第1の組の電流ミラー150、152、154、156および158は、ライン162上の動作点バイアスを生成するために基準信号161から基準バイアスをスケーリングし、第2の組の電流ミラー164、166、168...170は、交差結合されたトランジスタ146および148に対する電流バイアスを生成するために、動作点バイアスをスケーリングする。スケーリング信号172、174、176および178は、第1の組の電流ミラー150、152、154、156および158を制御する。スケーリング信号172は、電流ミラー150および152を可能化および不能化し、可能化された電流ミラー152は、基準バイアスに等しいまたはそのスケーリングで最少動作点バイアスを生成する。同様に、スケーリング信号174、176および178は、電流ミラー154、156および158をそれぞれ可能化および不能化する。一実施例において、電流ミラー154は、電流ミラー152と同じ大きさであり、電流ミラー156は、電流ミラー152の大きさの2倍であり、電流ミラー158は、電流ミラー152の大きさの4倍である。このように、電流ミラー152、154、156および158は、2の種々のべき乗でスケーリングされた基準電流である動作点バイアスを生成する。独立して、同調信号180および126...136は、第2の組の電流ミラー164、166、168および170を制御する。同調信号180は、電流ミラー164および166を可能化および不能化し、同調信号126...136は、電流ミラー168...170を可能化および不能化する。一実施例において、電流ミラー168を制御する同調信号126は、トランジスタ120、122および124を制御する同じ同調信号であり、電流ミラー170を制御する同調信号136は、トランジスタ130、132および134を制御する同じ同調信号である。同調信号126...136は、キャパシタ104および106...108および110のすべての対を選択的に分離するとき、可能化された電流ミラー166は、第1の組の電流ミラー150、152、154、156および158からの動作点バイアスに等しいまたはそのスケーリングの交差結合されたトランジスタ146および148に対する電流バイアスを設定する。同調信号126がキャパシタ104および106を結合したとき、電流ミラー168は可能化され、動作点バイアスのスケーリングを電流バイアスに付加する。電流ミラー168は、付加的な電流バイアスを生成する大きさにされ、これにより、交差結合されたトランジスタ146および148は、キャパシタ104、トランジスタ120およびキャパシタ106の直列組合せを通じた抵抗値を補完する負抵抗を生成する。同様に、電流ミラー170は、キャパシタ108、トランジスタ130およびキャパシタ110の直列組合せを通じた抵抗値を補完する付加的な電流バイアスを生成する大きさにされる。このようにして、電流ミラー166および168...170は、トランジスタ120...130のチャネル抵抗を含む抵抗値を補完するようにスケーリングされた動作点電流である、交差結合されたトランジスタ146および148のための電流バイアスを生成する。抵抗値は周波数で変化するため、共振回路の周波数を制御する制御126および136もまた、抵抗変化を補完するための電流バイアスを設定する。バイアス回路160からの電流バイアスもまた、同調可能な共振回路102のための到達可能な容量を変化させるのに役立つ。交差結合されたトランジスタ146および148は、それらのゲート電極が増大するにつれて増加する、ゲート電極から接地への寄生容量を有する。電流バイアスが増加するにしたがって、交差結合されたトランジスタ146および148のゲート電極は増大し、その結果、交差結合されたトランジスタ146および148のゲート電極から接地への寄生容量を増大させる。電流バイアスの増大はまた、発振振幅を増大させる交差結合されたトランジスタ146および148によって生成される負抵抗も増加させる。このように、電流バイアスは、発振を確実にするのに十分な負抵抗を与えるべきであるが、交差結合されたトランジスタ146および148の接地への寄生抵抗を増大させるため、電流バイアスは、より多くの負抵抗を与えるべきではない。一実施例において、同調信号126...136がキャパシタ104および106...108および110のすべての対を分離するとき、スケーリング信号172、174、176および178は、発振を確実にするのにちょうど十分な動作点バイアスを選択するのに用いられる。同調信号126...136がキャパシタ104および106...108および110のいくつかまたはすべての対を選択的に結合するとき、電流ミラー164、166、168および170は、結合したトランジスタ120...130のチャネル抵抗を補完することによって連続した発振を確実にするために、この動作点バイアスをスケーリングする。キャパシタ104および106...108および110のすべての対が共振回路102における最小周波数を得るためにオンされたとき、共振回路102における寄生抵抗はより高くなり、電流ミラー168...170は、電流バイアスが増加するように設定される。増大した電流バイアスは、共振回路102の共振周波数を減少させるために寄生容量を増大させる。同様に、キャパシタ104および106...108および110のすべての対が共振回路102における最大周波数を得るためにオフされたとき、共振回路102における寄生抵抗はより低くなり、電流ミラー168...170は、電流バイアスが減少するように設定される。低減した電流バイアスは、共振回路102の共振周波数をさらに増大させるために寄生容量を減少させる。最小の到達可能な容量を低減させるための付加的な方策は、図2および3の配置図に関連して下記で議論される。種々の実施例は、共振回路102の同調範囲を広げるために、最大の到達可能なインダクタンスもまた増大させる。一実施例において、インダクタ144のインダクタンスは、最大の到達可能なインダクタンスおよび最小の到達可能なインダクタンスの両方に含まれる。しかしながら、種々の容量および交差結合されたトランジスタ146および148にインダクタ144を接続する配線は、寄生インダクタ182および184...186および188によって表わされる寄生インダクタンスを有する。可変発振器の配置は、最大の到達可能なインダクタンスにおけるこれらの寄生インダクタンスを含む傾向があり、最小の到達可能なインダクタンスにおけるこれらの寄生インダクタンスを含まない。この配置は、下記で議論するように、共振回路102の同調範囲を広げる。図2は、1以上の実施例による同調可能な共振回路の配置図である。図2の上半分はインダクタ202を含み、図2の下半分はキャパシタ対204、206、208および210を含む。中央には2つのバラクタダイオード212および214がある。キャパシタ対204は、整合容量を与える等しい領域を有する2つの並列なプレートキャパシタ216および218を含む。キャパシタ216および218の間には、金属で覆われた3つのチャネル電極220、222および224を有するトランジスタのスイッチ一式がある。チャネル電極220、222は、下部の金属層上でキャパシタ216および218のそれぞれの電極に接続されており、チャネル電極224は、接地に接続されている。インダクタ202は、上部の金属層を両キャパシタ216および218のもう一方の電極と共有している。共有された電極226の制御電圧がしきい値電圧を超えたとき、チャネル電極220、222および224はともに結合される。これは、キャパシタ216および218の容量をインダクタ202のインダクタンスと共振する容量に付加する。キャパシタ対206のキャパシタ228および230も同様に接続されるが、キャパシタ228および230は、キャパシタ216および218の領域の2倍の領域を有する。このように、キャパシタ228および230は、キャパシタ216および218の2倍の容量を与える。単位セルの例は、キャパシタ228および230の対を与える。対206の大きさの2倍であるキャパシタ232および234の対208の代わりに、対208は、キャパシタ228および230の対206の2倍の容量を与える単位セルの2つの例を含む。同様に、対210は、容量を再び2倍にするために単位セルの4つの例を含む。上部の金属層は、下部の金属層の範囲を示すために、キャパシタ対210において部分的に切り取られて示されている。一実施例において、キャパシタ対204、206、208および210の整合容量の大きさは、2進で重み付けされる。加えて、バラクタダイオード212および214の対の可変容量は、少なくとも対204の容量にまで広がる範囲において調整可能である。このように、バラクタダイオード212および214ならびにキャパシタ対204、206、208および210は、対204の容量の約16倍から、バラクタダイオード212および214の最小容量と一定の寄生容量との和までの容量の連続的な範囲を与える。他の一実施例において、キャパシタは、並列なプレートキャパシタの代わりに、フィンガーキャパシタである。フィンガーキャパシタは、2以上の金属層で構成され、12の金属層での集積回路の製造工程のために、各フィンガーキャパシタは、12の金属層までで構成される。各金属層は、フィンガーキャパシタの2つの電極間で交代する交互配置されたフィンガーを含む。近接した金属層のフィンガーは、1つのキャパシタ電極の内部フィンガーが他のキャパシタ電極の複数フィンガーによって大きさおよび上下で取り囲まれるように相殺される。これは、特定の製造工程に対する所定の集積回路の領域において生成される容量を最大化する。すべてのキャパシタ対204、206、208および210が可能化されると、電流および電圧の発振は、インダクタ202とキャパシタ対204、206、208および210のすべてとの間で共振し、これは同調可能な共振回路のためのより低い共振周波数を選択させる。キャパシタ対204、206、208および210を通って流れる発振電流は、対の整合容量に比例する。よって、キャパシタ対210を通って流れる発振電流は、一実施例においてキャパシタ対204を通って流れる発振電流の8倍である。キャパシタ対210に到達するために、キャパシタ対210を通って流れる電流は、インダクタ202から垂直脚236および238を通って流れる。垂直脚236および238は、図1において寄生インダクタ182、184、186および188によって表わされる寄生インダクタンスを有する。すべてのキャパシタ対204、206、208および210が可能化されると、垂直脚236および238の寄生インダクタンスがインダクタ202のインダクタンスに付加され、これが最大の到達可能なインダクタンスを増大させ、同調可能な共振回路の共振周波数を低減させる。しかしながら、すべてのキャパシタ対204、206、208および210が可能化されると、全発振電流は、垂直脚236および238を通って平均して途中まで流れる。このように、最大の到達可能なインダクタンスは、インダクタ202のインダクタンスと垂直脚236および238の寄生インダクタンスの実質半分との和となる。キャパシタ対204、206、208および210がいずれも可能化されていないと、電流および電圧の発振は、インダクタ202とバラクタダイオード212および214の容量および種々の寄生容量との間で共振し、これは同調可能な共振回路のためのより高い共振周波数を選択させる。キャパシタ対204、206、208および210はすべて不能化されているため、発振電流はいずれも本質的には垂直脚236および238を通って流れない。このように、最小の到達可能なインダクタンスは、インダクタ202のインダクタンスと垂直脚236および238の寄生インダクタンスの実質ゼロとの和を含む。垂直脚236および238の寄生インダクタンスは、最小の到達可能なインダクタンスに影響を与えることなく最大の到達可能なインダクタンスを増加させるため、同調可能な共振回路の同調範囲は広がる。一例において、すべてのキャパシタ対204、206、208および210がオフされたとき、最大の共振周波数は、期間2π√LMINCMINの逆数である。ここで、LMINはインダクタ202のインダクタンスであり、CMINは全寄生容量である。すべてのキャパシタ対204、206、208および210がオンされたとき、最小の共振周波数は、期間2π√LMAXCMAXの逆数である。ここで、LMAXはインダクタ202のインダクタンスと垂直脚236および238の実効インダクタンスとの和であり、CMAXはキャパシタ対204、206、208および210の全容量である。このように、全寄生容量CMINは低減され、垂直脚236および238の実効インダクタンスはLMAXに付加されるため、共振回路の同調範囲は、種々の実施例において広がる。一実施例において、キャパシタ対204、206、208および210は、対の整合容量の最小の大きさから最大の大きさまでの範囲に対応した配置の次元で設けられる。これは、より大きなキャパシタ対のいくつかまたはすべてが可能化されたとき、共振の周波数を低減させるために、インダクタ202および垂直脚236および238の分布インダクタンスを用いる。このように、最小の大きさの容量を有するキャパシタ対204は、インダクタ202に近接して配置され、最大の大きさの容量を有するキャパシタ対210は、インダクタ202から離れて配置される。同様に、バラクタダイオード212および214は、最小の大きさの容量を有するキャパシタ対204に近接して配置され、最大の大きさの容量を有するキャパシタ対210から離れて配置される。図2が図1の交差結合されたトランジスタ146および148を示していないとき、それらは同調可能な共振回路の配置に容易に付加できる。同調可能な共振回路において共振する発振電流は、おおよそ、性質因子Qと交差結合されたトランジスタを通って流れる発振電流との積になる。このように、交差結合されたトランジスタを通って流れる発振電流もまた、特にQが高いとき、同調可能な共振回路の共振周波数を大きく変化させることなく、垂直脚236および238を通って流れ得る。一実施例において、交差結合されたトランジスタは、キャパシタ対210の下に配置される。他の一実施例において、交差結合されたトランジスタは、バラクタダイオード212および214の近くに配置される。一実施例において、キャパシタ216、228および232ならびに対210の対応するキャパシタは、深井戸240上に配置され、キャパシタ218、230および234ならびに対210の他のキャパシタは、深井戸242上に配置される。図3は、線3-3に沿って図2の同調可能な共振回路を通る断面図である。図3は、深井戸240および242の構造を説明する。キャパシタ232は、上部金属層においてプレート電極302、下部金属層においてプレート電極304を有し、プレート電極302および304は、誘電体層によって分離されている。電極302および304の配置を明確にするために、この誘電体層は、電極302および304間の余白として図3に示されている。キャパシタ232は、キャパシタ234がその電極306および308間で与える容量を整合する電極302および304間の容量を与える。キャパシタ232および234間には、チャネル電極310および312ならびにゲート電極314を有するトランジスタがある。ゲート電極314の制御電圧が、チャネル電極310および312のバイアス電圧をトランジスタのしきい値電圧以上に超えるとき、トランジスタは、キャパシタ232のプレート電極304およびキャパシタ234のプレート電極308を結合する。深井戸240は、集積回路のp型基板324内に配置されるn型井戸322内に配置されるp型井戸320を含むように設けられる。同様に、深井戸242は、p型基板324内に配置されるn型井戸328内に配置されるp型井戸326とともに設けられる。キャパシタ232は、深井戸240のp型井戸320上に配置され、キャパシタ234は、深井戸242のp型井戸326上に配置される。他の一実施例において、キャパシタはすべて、単一の深井戸のp型井戸上に配置される。井戸320および322ならびに井戸326および328は、それらのp-n接合に渡って空乏領域を生成するために逆バイアスがかけられる。これらの空乏領域は、図3に網掛けで示される。もし深井戸240が存在しなければ、キャパシタ232の寄生容量は、原理的に、電極304と基板324との間の寄生容量となる。深井戸240が所定の位置にあれば、キャパシタ232の電極304は、本質的に、p型井戸320と等しい寄生容量を有する。この寄生容量は、井戸320および322の間の空乏領域に渡る接合容量と、井戸322と基板324との間の空乏領域に渡る接合容量とに直列に存在する。網掛けされた空乏領域は厚く、接合容量は、井戸320および322ならびに基板324の制御されたドーピングおよび電圧バイアスにより、対応して小さくなる。このように、電極304から基板324への寄生容量は、電極304からp型井戸320への寄生容量、p型井戸320からn型井戸322への接合容量、およびn型井戸322からp型基板324への接合容量を直列に組合せた容量である。これらの3つの容量の直列組合せは、これら3つの容量の逆数の和の逆数である全容量を有する。この全容量は、3つの個々の容量の最小のものより小さい。深井戸242は、キャパシタ234の電極308から基板324への寄生容量を同様に低減させる。このように、深井戸240および242は、電極304および308の寄生容量を劇的に低減させる。ゲート電極314に印加される同調信号がそのトランジスタをオフするとき、キャパシタ232および234の対は、キャパシタ232および234の容量と、電極304および308から基板324への寄生容量とを原理的に直列に組合せた残余容量を有する。この残余容量は、電極304または308から深井戸240または242を通って基板324までの寄生容量の約半分となる。深井戸240および242は、キャパシタ232および234の対の残余容量を劇的に低減させるため、当該対がトランジスタのゲート電極314と結合しないとき、深井戸240および242は、同調可能な共振回路の最小の到達可能な容量を低減させる。これは、同調可能な共振回路の共振周波数のための同調範囲を広げる。図4は、1以上の実施例による同調可能な共振回路を実行する一例としてのプログラム可能な論理集積回路のブロック図である。プログラム可能な論理集積回路は、アレイにおいていくつかの異なる型のプログラム可能な論理ブロックを含むことができる。例えば、図4は、多ギガビットトランシーバMGT401と、構成可能な論理ブロックCLB402と、ランダムアクセスメモリブロックBRAM403と、入力/出力ブロックIOB404と、構成およびクロック論理CONFIG/CLOCKS405、ディジタル信号処理ブロックDSP406と、たとえばクロックポート等の特定の入力/出力ブロックI/O407と、ディジタルクロック管理部、アナログ-ディジタル変換器、システムモニタ論理等の他のプログラム可能な論理408とを含む多数の異なるプログラム可能なタイルを含むFPGA構成400を記載する。いくつかのFPGAは、専用の処理装置ブロックPROC410も含む。いくつかのFPGAにおいて、プログラム可能な各タイルは、隣接する各タイルにおける対応する配線素子への標準化された接続を有するプログラム可能な配線素子INT411を含む。それゆえ、一緒になったプログラム可能な配線素子は、図示されたFPGAに対するプログラム可能な配線構造を実現する。プログラム可能な配線素子INT411もまた、図4の上部に含まれる例によって示されるように、同じタイル内にプログラム可能な論理素子への接続を含む。たとえば、CLB402は、ユーザ論理および単一のプログラム可能な配線素子INT411を実現するようにプログラムされることが可能な構成可能な論理素子CLE412を含むことができる。BRAM403は、1以上のプログラム可能な配線素子に加えて、BRAM論理素子BRL413を含むことができる。一般に、タイルに含まれる配線素子の数は、当該タイルの高さに依存する。図示された実施例において、BRAMは、5つのCLBと同じ高さを有するが、他の数たとえば4もまた用いることができる。DSPタイル406は、適当な数のプログラム可能な配線素子に加えて、DSP論理素子DSPL414を含むことができる。IOB404は、プログラム可能な配線素子INT411の一例に加えて、たとえば入力/出力論理素子IOL415の2つの例を含むことができる。当業者には明らかなように、たとえばI/O論理素子415に接続される実際のI/Oパッドは、記載される種々の論理ブロックの上に積層された金属を用いて製造され、入力/出力論理素子415の領域に通常は閉じ込められない。図示された実施例において、図4に網掛けで示されるダイの中央近くの柱状領域は、構成、クロック、および他の制御論理のために用いられる。この柱状領域から伸びる水平領域409は、FPGAの横幅に渡ってクロック信号および構成信号を分配するのに用いられる。図4に記載された構成を利用したいくつかのFPGAは、FPGAの大部分を占める通常の柱状構造を分断する付加的な論理ブロックを含む。付加的な論理ブロックは、プログラム可能なブロックおよび/または専用の論理とすることができる。たとえば、図4に示される処理装置ブロックPROC410は、CLBおよびBRAMのいくつかの柱状領域にまで及ぶ。一実施例において、各MGT401は、プログラム可能なデータ速度の広範囲に渡ってデータを送受信するするようにプログラム可能である。各MGT401は、同調可能な共振回路を含む可変共振器を含む直列化回路/非直列化回路を有する。可変発振器の発振周波数は、そのMGT401のプログラム可能なデータ速度を定める。1以上の実施例において可変発振器の周波数同調範囲が広がるため、各MGTは、プログラム可能なデータ速度の拡張された範囲で動作可能である。図4は、ただ例示的なFPGA構成を記載する意図であることに留意する。柱状領域における論理ブロックの数、柱状領域の相対的な幅、柱状領域の数および次元、柱状領域に含まれる論理ブロックの型、論理ブロックの相対的な大きさ、および図4の上部に含まれる配線/論理の実装は、単なる例示である。たとえば、実際のFPGAにおいては、ユーザ論理の効率的な実行を容易にするために、どこにCLBがあっても、CLBに隣接する1以上の柱状領域は通常含まれる。