第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタの第1端子及び該第1のトランジスタの第3端子は第1の配線に接続され、前記第1のトランジスタの第2端子は第2のトランジスタの第1端子及び第3のトランジスタの第3端子に接続され、前記第2のトランジスタの第2端子は第2の配線に接続され、前記第2のトランジスタの第3端子はバッファ回路の入力部に接続され、前記第3のトランジスタの第1端子は前記第1の配線に接続され、前記第3のトランジスタの第2端子は第4のトランジスタの第1端子及び第5のトランジスタの第3端子に接続され、前記第4のトランジスタの第2端子は前記第2の配線に接続され、前記第4のトランジスタの第3端子はバッファ回路の前記入力部に接続され、前記第5のトランジスタの第1端子は前記第1の配線に接続され、前記第5のトランジスタの第2端子は第6のトランジスタの第1端子及び前記バッファ回路の出力部に接続され、前記第6のトランジスタの第2端子は前記第2の配線に接続され、前記第6のトランジスタの第3端子はバッファ回路の前記入力部に接続され、前記第1のトランジスタの第2端子は容量素子を介してバッファ回路の前記出力部に接続され、前記第1のトランジスタ乃至第6のトランジスタはすべてNチャネル型トランジスタであることを特徴とするバッファ回路。第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタの第1端子は第1の配線に接続され、前記第1のトランジスタの第2端子は第2のトランジスタの第1端子及び第4のトランジスタの第3端子に接続され、前記第1のトランジスタの第3端子はバッファ回路の入力部に接続され、前記第2のトランジスタの第2端子及び前記第2のトランジスタの第3端子は第2の配線に接続され、第3のトランジスタの第1端子は前記第1の配線に接続され、前記第3のトランジスタの第2端子は前記第4のトランジスタの第1端子及び第6のトランジスタの第3端子に接続され、前記第3のトランジスタの第3端子はバッファ回路の前記入力部に接続され、前記第4のトランジスタの第2端子は前記第2の配線に接続され、第5のトランジスタの第1端子は前記第1の配線に接続され、前記第5のトランジスタの第2端子は前記第6のトランジスタの第1端子及びバッファ回路の出力部に接続され、前記第5のトランジスタの第3端子はバッファ回路の前記入力部に接続され、前記第6のトランジスタの第2端子は前記第2の配線に接続され、前記第1のトランジスタの第2端子は容量素子を介してバッファ回路の前記出力部に接続され、前記第1のトランジスタ乃至第6のトランジスタはすべてPチャネル型トランジスタであることを特徴とするバッファ回路。請求項1に記載の前記Nチャネル型トランジスタが、酸化物半導体により設けられているバッファ回路。請求項1乃至請求項3のいずれか一において、前記第1の配線及び前記第2の配線の電位は一定であることを特徴とするバッファ回路。請求項1乃至請求項3のいずれか一において、前記第1の配線は高電位側電源線であり、前記第2の配線は低電位側電源線であることを特徴とするバッファ回路。本発明の一態様は、スルーレートが高いバッファ回路を提供することを課題とする。更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより構成することを課題とする。バッファ回路内のトランジスタを同一極性Nチャネル型トランジスタまたはPチャネル型トランジスタとすることで簡略な工程により作製することができ、生産性が高まるからである。そして、上記課題を解決することが可能なバッファ回路を構成するに際し、可能な限り単純な構成とし、バッファ回路の占有面積を小さくすることをも課題とする。本発明の一態様では、バッファ回路のスルーレートを高めるために、駆動能力を向上させ、高周波成分の利得を向上させる。本発明の一態様であるバッファ回路は、少なくとも複数のトランジスタと、容量素子と、を有し、該バッファ回路の利得が、前記複数のトランジスタのすべての利得により決定されることを特徴とする。本発明の一態様であるバッファ回路は、第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタの第1端子及び第1のトランジスタの第3端子は高電位側の電源線に接続され、第1のトランジスタの第2端子は第2のトランジスタの第1端子及び第3のトランジスタの第3端子に接続され、第2のトランジスタの第2端子は低電位側の電源線に接続され、第2のトランジスタの第3端子はバッファ回路の入力部に接続され、第3のトランジスタの第1端子は高電位側の電源線に接続され、第3のトランジスタの第2端子は第4のトランジスタの第1端子及び第5のトランジスタの第3端子に接続され、第4のトランジスタの第2端子は低電位側の電源線に接続され、第4のトランジスタの第3端子はバッファ回路の入力部に接続され、第5のトランジスタの第1端子は高電位側の電源線に接続され、第5のトランジスタの第2端子は第6のトランジスタの第1端子及びバッファ回路の出力部に接続され、第6のトランジスタの第2端子は低電位側の電源線に接続され、第6のトランジスタの第3端子はバッファ回路の入力部に接続され、前記第1のトランジスタの第2端子は容量素子を介してバッファ回路の出力部に接続され、前記第1のトランジスタ乃至第6のトランジスタはすべてNチャネル型トランジスタである。なお、高電位側の電源線は第1の配線と呼んでもよいし、低電位側の電源線は第2の配線と呼んでもよい。第1の配線及び第2の配線は一定の電位とするとよい。上記構成のバッファ回路において、前記第1のトランジスタ乃至第6のトランジスタはすべて酸化物半導体により設けられていることが好ましい。本発明の一態様であるバッファ回路は、第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタの第1端子は高電位側の電源線に接続され、第1のトランジスタの第2端子は第2のトランジスタの第1端子及び第4のトランジスタの第3端子に接続され、第1のトランジスタの第3端子はバッファ回路の入力部に接続され、第2のトランジスタの第2端子及び第2のトランジスタの第3端子は低電位側の電源線に接続され、第3のトランジスタの第1端子は高電位側の電源線に接続され、第3のトランジスタの第2端子は第4のトランジスタの第1端子及び第6のトランジスタの第3端子に接続され、第3のトランジスタの第3端子はバッファ回路の入力部に接続され、第4のトランジスタの第2端子は低電位側の電源線に接続され、第5のトランジスタの第1端子は高電位側の電源線に接続され、第5のトランジスタの第2端子は第6のトランジスタの第1端子及びバッファ回路の出力部に接続され、第5のトランジスタの第3端子はバッファ回路の入力部に接続され、第6のトランジスタの第2端子は低電位側の電源線に接続され、前記第1のトランジスタの第2端子は容量素子を介してバッファ回路の出力部に接続され、前記第1のトランジスタ乃至第6のトランジスタはすべてPチャネル型トランジスタである。なお、高電位側の電源線は第1の配線と呼んでもよいし、低電位側の電源線は第2の配線と呼んでもよい。第1の配線及び第2の配線は一定の電位とするとよい。なお、本明細書において第1端子は、ソース及びドレインの一方を指し、第2端子は、ソース及びドレインの他方を指す。そして、第3端子は、ゲートを指す。なお、本明細書において利得は、入力電圧に対する出力電圧の比である。なお、本明細書において駆動能力は、出力負荷に電流を出力する能力である。なお、本明細書において、Nチャネル型トランジスタとは、ゲート電圧ソースの電位に対するゲートの電位が閾値電圧よりも高いときにオンするすべてのトランジスタをいう。Pチャネル型トランジスタとは、ゲート電圧ソースの電位に対するゲートの電位が閾値電圧よりも低いときにオンするすべてのトランジスタをいう。従って、Nチャネル型またはPチャネル型という呼称は上記定義した事項以外の事柄を限定するものではない。なお、ここでスルーレートは、前記利得と前記駆動能力により決定されるものである。利得が大きくとも駆動能力が低いと、出力負荷容量素子に充電する時間を要する。一方で、駆動能力が高く、利得が小さい場合には、最終段のトランジスタのVgsを十分に大きくするために時間を要し、高い駆動能力を発揮するまでに時間を要することになる。従って、スルーレートを向上させるためには、利得を増大させ、且つ駆動能力を十分に高くする。駆動能力が高く、高周波成分における利得が大きいバッファ回路を得ることができる。このようなバッファ回路はスルーレートも高いものとなる。更には、このようなスルーレートが高いバッファ回路を同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させることを可能とする。そして、上記効果を有するバッファ回路を可能な限り単純な構成とし、バッファ回路の占有面積を小さくすることも可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、Nチャネル型トランジスタを用いて構成された本発明の一態様であるバッファ回路について説明する。図1は、本発明の一態様であるバッファ回路100を示す図である。図1に示すバッファ回路100は、第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタ101では、第1端子及び第3端子が高電位側の電源線Vddに接続され、第2端子が第2のトランジスタ102の第1端子及び第3のトランジスタ103の第3端子に接続され、第2のトランジスタ102では、第2端子が低電位側の電源線Vssに接続され、第3端子がバッファ回路100の入力部Vinに接続され、第3のトランジスタ103では、第1端子が高電位側の電源線Vddに接続され、第2端子が第4のトランジスタ104の第1端子及び第5のトランジスタ105の第3端子に接続され、第4のトランジスタ104では、第2端子が低電位側の電源線Vssに接続され、第3端子がバッファ回路100の入力部Vinに接続され、第5のトランジスタ105では、第1端子が高電位側の電源線Vddに接続され、第2端子が第6のトランジスタ106の第1端子及びバッファ回路100の出力部Voutに接続され、第6のトランジスタ106では、第2端子が低電位側の電源線Vssに接続され、第3端子がバッファ回路100の入力部Vinに接続され、第1のトランジスタ101の第2端子は、容量素子107を介して出力部Voutに接続されている。図1に示すバッファ回路100は、駆動能力が高く、高周波成分の利得を大きくすることができる。更には、図1に示すバッファ回路は、スルーレートも高いものとなる。更には、図1に示すバッファ回路100は、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを向上させることを可能とする。そして、6のトランジスタと1の容量素子で構成することができるため、バッファ回路の占有面積は小さい。ここで、第1のトランジスタ101の利得をg1、第2のトランジスタ102の利得をg2、第3のトランジスタ103の利得をg3、第4のトランジスタ104の利得をg4、第5のトランジスタ105の利得をg5、第6のトランジスタ106の利得をg6、入力信号の角周波数をs=2πffは周波数、容量素子107の静電容量をCで表すと、図1に示すバッファ回路100の利得は、以下の数式1で表される。すなわち、高周波成分ではsが極めて大きいg1、g5<<sCため、1/s=0とすると、高周波成分の利得は以下の数式2で表される。そして、低周波成分ではsが極めて小さいg1、g5>>sCため、s=0とすると、低周波成分の利得は以下の数式3で表される。ここで、上記数式1は次のように導出される。第1のトランジスタ101の第1端子と第2端子の間に流れる電流をI1とし、第3のトランジスタ103の第1端子と第2端子の間に流れる電流をI3とし、第5のトランジスタ105の第1端子と第2端子の間に流れる電流をI5とし、容量素子107の一方の電極と他方の電極の間に流れる電流をI7とすると、これらは以下の数式4~7で表される。なお、ここでVaは、第3のトランジスタ103の第3端子に接続されたノードの電位であり、Vbは、第5のトランジスタ105の第3端子に接続されたノードの電位である。上記数式4~7を、VaとVbを含まないように解くことで上記数式1が導出される。図1に示すバッファ回路100を用いることで、高周波成分の利得を大きくすることができる。これは、第5のトランジスタ105の利得を大きくすることで、高周波成分においてバッファ回路100の利得を増大させるためである。ここで、本発明の一態様である図1に示すバッファ回路の技術的特徴を説明するために、他のバッファ回路について検討する。図2は、バッファ回路200を示す図である。図2に示すバッファ回路200は、第1のトランジスタ乃至第4のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタ201では、第1端子及び第3端子が高電位側の電源線Vddに接続され、第2端子が第2のトランジスタ202の第1端子及び第3のトランジスタ203の第3端子に接続され、第2のトランジスタ202では、第2端子が低電位側の電源線Vssに接続され、第3端子がバッファ回路200の入力部Vinに接続され、第3のトランジスタ203では、第1端子が高電位側の電源線Vddに接続され、第2端子が第4のトランジスタ204の第1端子とバッファ回路200の出力部Voutに接続され、第4のトランジスタ204では、第2端子が低電位側の電源線Vssに接続され、第3端子がバッファ回路200の入力部Vinに接続され、第1のトランジスタ201の第2端子は、容量素子207を介して出力部Voutに接続されている。ここで、第1のトランジスタ201の利得をg1、第2のトランジスタ202の利得をg2、第3のトランジスタ203の利得をg3、第4のトランジスタ204の利得をg4、入力信号の角周波数をs=2πffは周波数、容量素子207の静電容量をCで表すと、図2に示すバッファ回路200の利得は、以下の数式8で表される。すなわち、高周波成分ではsが極めて大きいg1、g3<<sCため、1/s=0とすると、高周波成分の利得は以下の数式9で表される。そして、低周波成分ではsが極めて小さいg1、g3>>sCため、s=0とすると、低周波成分の利得は以下の数式10で表される。上記数式9には第3のトランジスタ203の利得が含まれず、図2のバッファ回路200では、第3のトランジスタ203の利得が高周波成分の利得の増大に寄与しない。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しない。更には、上記数式10から、第3のトランジスタ203の利得を増大させると、バッファ回路の低周波成分での利得を減少させる方向に作用する。一方で、図1に示すバッファ回路100では、高電位側の電源線Vddに接続された最終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大させることができる。図3は、バッファ回路300を示す図である。図3に示すバッファ回路300は、第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタ301では、第1端子及び第3端子が高電位側の電源線Vddに接続され、第2端子が第2のトランジスタ302の第1端子、第4のトランジスタ304の第3端子及び第5のトランジスタ305の第3端子に接続され、第2のトランジスタ302では、第2端子が低電位側の電源線Vssに接続され、第3端子は、バッファ回路300の入力部Vinに接続され、第3のトランジスタ303では、第1端子が高電位側の電源線Vddに接続され、第2端子が第4のトランジスタ304の第1端子と第6のトランジスタ306の第3端子に接続され、第3端子がバッファ回路300の入力部Vinに接続され、第4のトランジスタ304では、第2端子が低電位側の電源線Vssに接続され、第5のトランジスタ305では、第1端子が高電位側の電源線Vddに接続され、第2端子が第6のトランジスタ306の第1端子及びバッファ回路300の出力部Voutに接続され、第6のトランジスタ306では、第2端子が低電位側の電源線Vssに接続され、第1のトランジスタ301の第2端子は、容量素子307を介してバッファ回路300の出力部Voutに接続されている。ここで、第1のトランジスタ301の利得をg1、第2のトランジスタ302の利得をg2、第3のトランジスタ303の利得をg3、第4のトランジスタ304の利得をg4、第5のトランジスタ305の利得をg5、第6のトランジスタ306の利得をg6、入力信号の角周波数をs=2πffは周波数、容量素子307の静電容量をCで表すと、図3に示すバッファ回路300の高周波成分の利得は、以下の数式11で表される。一方で、低周波成分の利得は、以下の数式12で表される。上記数式11には第5のトランジスタ305の利得が含まれず、図3のバッファ回路300では、第5のトランジスタ305の利得が高周波成分の利得の増大に寄与しない。すなわち、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与しないことになる。一方で、上述したように、図1に示すバッファ回路100では、高電位側の電源線に接続された最終段のトランジスタが利得の増大に寄与するため、該トランジスタのチャネル長を大きくするなどして最終段のトランジスタの利得を増大させることでバッファ回路の利得を増大させることができる。以上本実施の形態にて説明したように、本発明の一態様である図1に示すバッファ回路は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上に形成することもできる。実施の形態2本実施の形態では、Pチャネル型トランジスタを用いて構成された本発明の一態様であるバッファ回路について説明する。図4は、本発明の一態様であるバッファ回路400を示す図である。図4に示すバッファ回路400は、第1のトランジスタ乃至第6のトランジスタ、容量素子、入力部及び出力部を有し、第1のトランジスタ401では、第1端子が高電位側の電源線Vddに接続され、第2端子が第2のトランジスタ402の第1端子及び第4のトランジスタ404の第3端子に接続され、第3端子がバッファ回路400の入力部Vinに接続され、第2のトランジスタ402では、第2端子及び第3端子が低電位側の電源線Vssに接続され、第3のトランジスタ403では、第1端子が高電位側の電源線Vddに接続され、第2端子が第4のトランジスタ404の第1端子及び第6のトランジスタ406の第3端子に接続され、第3端子がバッファ回路400の入力部Vinに接続され、第4のトランジスタ404では、第2端子が低電位側の電源線Vssに接続され、第5のトランジスタ405では、第1端子が高電位側の電源線Vddに接続され、第2端子が第6のトランジスタ406の第1端子及びバッファ回路の出力部Voutに接続され、第3端子がバッファ回路400の入力部Vinに接続され、第6のトランジスタ406では、第2端子が低電位側の電源線Vssに接続され、第1のトランジスタ401の第2端子は、容量素子407を介して出力部Voutに接続されている。図4に示すバッファ回路400は、駆動能力が高く、高周波成分の利得を大きくすることができる。更には、このようなバッファ回路は、スルーレートも高いものとなる。更には、同一極性のトランジスタにより構成することが可能なため、簡略な工程により作製することができる。言い換えると、従来は困難であった同一極性のトランジスタのみで構成されるバッファ回路のスルーレートを高くすることを可能とする。そして、6のトランジスタと1の容量素子で構成することができるため、バッファ回路の占有面積を小さくすることも可能である。以上本実施の形態にて説明したように、本発明の一態様である図4に示すバッファ回路は、新しく、従来のバッファ回路に対して有利な効果を有するものである。このバッファ回路は表示装置の駆動回路に用いることができ、バッファ回路と画素部とを同一の基板上に形成することもできる。