"複数の電界効果トランジスタ素子を備えた半導体装置であって、前記各電界効果トランジスタ素子は、半導体基板の主面上に形成され、前記主面を平面視したときにN角形Nは3以上の整数をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第1導電型の内側不純物拡散領域と、前記半導体基板の内部で前記N角形のN個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第1導電型のN個の外側不純物拡散領域と、前記半導体基板の内部で前記ゲート電極のN角形の頂点の外側に形成された、前記第1導電型とは逆の第2導電型のバックゲート領域とを有し、前記バックゲート領域は、前記N角形のN個の辺のうち当該頂点をなす2辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記バックゲート領域は、複数形成されており、前記各外側不純物拡散領域は、当該N角形の各辺の両端をなす2つの頂点の一方の外側に形成された当該バックゲート領域の1つと、当該2つの頂点の他方の外側に形成された当該バックゲート領域の他の1つとの間に形成されていることを特徴とする半導体装置。請求項1または2に記載の半導体装置であって、前記各電界効果トランジスタ素子は、前記N角形の中心を通る少なくとも1つの幾何学的対称軸を有することを特徴とする半導体装置。請求項3に記載の半導体装置であって、前記N角形は四角形であることを特徴とする半導体装置。請求項3または4に記載の半導体装置であって、前記内周端部は、前記N角形と相似形をなすことを特徴とする半導体装置。請求項1から5のうちのいずれか1項に記載の半導体装置であって、前記内側不純物拡散領域は、前記ドレイン領域であり、前記N個の外側不純物拡散領域は、前記ソース領域であることを特徴とする半導体装置。請求項1から6のうちのいずれか1項に記載の半導体装置であって、前記複数の電界効果トランジスタ素子は、前記半導体基板の当該主面に沿ってマトリクス状に配列されており、前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記外側不純物拡散領域のいずれかを共有することを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記バックゲート領域を共有することを特徴とする半導体装置。請求項7または8に記載の半導体装置であって、前記複数の電界効果トランジスタ素子は、複数のトランジスタ素子群に分類されており、前記複数のトランジスタ素子群の配置は、コモンセントロイド配置であることを特徴とする半導体装置。請求項9に記載の半導体装置であって、前記複数のトランジスタ素子群のうち同じトランジスタ素子群に属する2個以上の電界効果トランジスタ素子は、互いに並列に接続されていることを特徴とする半導体装置。請求項1から10のうちのいずれか1項に記載の半導体装置であって、前記ゲート電極よりも上方に形成された上層配線と、前記ゲート電極と前記上層配線との間に介在して前記ゲート電極の上面と前記上層配線との間に形成されたコンタクトホールを有する層間絶縁膜と、前記コンタクトホール内に埋設され、前記ゲート電極の上面と前記上層配線との間を電気的に接続する複数のコンタクトプラグとをさらに備え、前記複数のコンタクトプラグは、前記N角形のN個の頂点付近に形成されていることを特徴とする半導体装置。図1のFETは、バックゲート領域を持たないので、基板バイアス効果基板電位の変化に応じてFETの閾値電圧が変化する現象を利用してFETの特性を制御することができない。これに対し、図2のFETには、バックゲート領域131BGa~131BGdが形成されている。しかしながら、これらバックゲート領域131BGa~131BGdの配置では、基板電位を安定化させることに限界がある。特に、図2のFETの構造をマトリクス状に配列してなる半導体集積回路の場合、FET間の基板電位のばらつきを抑制することが難しいという問題がある。上記に鑑みて本発明の目的は、基板電位を十分に安定化させることができる半導体装置を提供することである。本発明の一態様による半導体装置は、複数の電界効果トランジスタ素子を備えた半導体装置であって、前記各電界効果トランジスタ素子は、半導体基板の主面上に形成され、前記主面を平面視したときにN角形Nは3以上の整数をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第1導電型の内側不純物拡散領域と、前記半導体基板の内部で前記N角形のN個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第1導電型のN個の外側不純物拡散領域と、前記半導体基板の内部で前記ゲート電極のN角形の頂点の外側に形成された、前記第1導電型とは逆の第2導電型のバックゲート領域とを有し、前記バックゲート領域は、前記N角形のN個の辺のうち当該頂点をなす2辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されていることを特徴とする。本発明の一態様によれば、各バックゲート領域は、N角形状のゲート電極の頂点をなす2辺の少なくとも一方の延長線上を外側不純物拡散領域に近接する方向へ跨るように形成されているので、バックゲート領域の占有面積を大きくすることができる。したがって、電界効果トランジスタ素子の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。実施の形態1.図3は、本発明に係る実施の形態1の半導体装置に含まれる電界効果トランジスタ素子FET素子1のレイアウトを概略的に示す平面図である。図3には、3次元直交座標系をなすX軸、Y軸及びZ軸が示されている。また、図4は、図3のFET素子1のIV-IV線における概略断面図を示し、図5は、図3のFET素子1のV-V線における概略断面図を示し、図6は、図3のFET素子1のVI-VI線における概略断面図を示している。図3のX軸及びY軸の方向は、図4~図6の半導体基板10の上面すなわち主面に平行であり、Z軸の方向は、半導体基板10の主面に垂直である。図4~図6には層間絶縁膜40の断面が示されているが、図3の平面図には、説明の便宜上、層間絶縁膜40は示されていない。なお、図4~図6に示される断面構造は一例であり、FET素子1の断面構造はこれに限定されるものではない。図3に示されるように、FET素子1は、正四角形状の外周端部30pと内周端部30iとを持つ環状のゲート電極30を有する。またFET素子1は、ゲート電極30の内周端部30iの内側でゲート電極30に囲まれるように形成された第1導電型のドレイン領域内側不純物拡散領域21と、ゲート電極30の外側に形成された第1導電型のソース領域外側不純物拡散領域22A,22B,22C,22Dと、第1導電型とは逆の第2導電型の不純物拡散領域であるバックゲート領域23A,23B,23C,23Dとを有する。これらバックゲート領域23A,23B,23C,23Dは、外周端部30pの頂点の外側にそれぞれ形成されている。ゲート電極30の上面には、当該ゲート電極30とZ軸方向上方のメタル配線との間を電気的に接続するコンタクトプラグ45A,45B,45C,45Dが形成されている。説明の便宜上、図3では、ゲート電極30は記号Gと、ドレイン領域21は記号Dと、ソース領域22A~22Dは記号Sと、バックゲート領域23A~23Dは記号BGとでそれぞれ表されている。他の図面でも同様の記号が使用される。本実施の形態のFET素子1は、ゲート電極30の直下にn型チャネルを形成するnチャネルFETであるため、第1導電型はn型、第2導電型はp型であるが、これに限定されるものではない。第1導電型をp型とし、第2導電型をn型としてpチャネルFETを構成してもよい。また、図3に示されるように、ソース領域22A,22B,22C,22Dの上面にはコンタクトプラグ42A,42B,42C,42Dがそれぞれ形成され、ドレイン領域21の上面にはコンタクトプラグ46が形成され、バックゲート領域23A,23B,23C,23Dの上面にはコンタクトプラグ43A,43B,43C,43Dがそれぞれ形成されている。これらコンタクトプラグ42A~42D,43A~43D,46は、Z軸方向上方のメタル配線パターン図示せずと不純物拡散領域22A~22D,23A~23D,46との間を電気的に接続するために形成されている。ただし、必ずしもこれらコンタクトプラグ42A~42D,43A~43Dの全てを形成する必要はなく、上層のメタル配線パターンに対応するコンタクトプラグのみを形成すればよい。本実施の形態のFET素子1は、図4~図6の断面図に示されるように、半導体基板10と第1半導体層11と第2半導体層20とからなる半導体構造を用いて作製される。本実施の形態では、半導体基板10として、たとえばp型の単結晶シリコン基板を使用することができる。第1半導体層11は、半導体基板10の上面を下地として形成されたn型のエピタキシャル成長層Si層であり、第2半導体層20は、第1半導体層11の上面を下地として形成されたp型のエピタキシャル成長層Si層である。埋め込み拡散領域12は、p型不純物拡散層である。この埋め込み拡散領域12は、たとえば、リソグラフィ工程とイオン注入工程とにより半導体基板10の上層部にボロンやフッ化ボロンなどのp型不純物を選択的にイオン注入した後に、半導体基板10上に第1半導体層11をエピタキシャル成長させ、その後、導入されたp型不純物を熱処理で拡散させることで形成することができる。また、ソース領域22A~22D及びドレイン領域21は、リソグラフィ工程とイオン注入工程とにより、第2半導体層20の上層部にリンや砒素などのn型不純物を選択的にイオン注入し、注入されたn型不純物を熱処理で活性化させることで形成される。バックゲート領域23A~23Dは、リソグラフィ工程とイオン注入工程とにより、第2半導体層20に対してボロンやフッ化ボロンなどのp型不純物をイオン注入し、注入されたp型不純物を熱処理で活性化させることで形成される。バックゲート領域23A~23Dは、図4及び図5に例示されるように、埋め込み拡散領域12の上面に到達する深さを有する。ゲート電極30は、図5及び図6に示されるように、シリコン酸化薄膜などのゲート絶縁膜25上に形成されている。ゲート絶縁膜25は、たとえば、第2半導体層20の表面を熱酸化することで形成することができる。ゲート電極30は、たとえば減圧CVDlow-pressureChemicalVaporDeposition法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層を成膜し、この導電性材料層をリソグラフィ工程とエッチング工程とでパターニングして形成され得る。図3を参照すると、ゲート電極30の外周端部30pは、X-Y平面でX軸方向に延在する2辺とY軸方向に延在する2辺と4つの頂点とを有する。ゲート電極30は、X-Y平面で矩形状正4角形状をなす外周端部30pを有し、また、この外周端部30pの形状と相似形をなす環状の内周端部30iを有する。この内周端部30iは、図3及び図6に示されるように、層厚方向Z軸方向の貫通孔30hをゲート電極30の中心部に形作るものである。ドレイン領域21は、この貫通孔30hの直下方に形成されており、ドレイン領域21の平面視形状は、図3に示されるように貫通孔30hの形状と略同じである。ソース領域22A~22Dとドレイン領域21との間にドレイン電圧が印加された状態で、ゲート電極30とソース領域22A~22Dとの間に所定のゲート電圧ゲートソース間電圧が印加されると、ソース領域22A~22Dとドレイン領域21との間でゲート電極30の直下領域にキャリアが誘起され、n型チャネルが形成される。この結果、ソース領域22A~22Dとドレイン領域21との間にドレイン電流が流れる。図3を参照すると、ソース領域22A,22B,22C,22Dは、ゲート電極30の外周端部30pの4辺の外側にそれぞれ形成されている。また、右方のソース領域22Aは、バックゲート領域23A,23B間に形成され、下方のソース領域22Bは、バックゲート領域23B,23C間に形成され、左方のソース領域22Cは、バックゲート領域23C,23D間に形成され、上方のソース領域22Dは、バックゲート領域23D,23A間に形成されている。さらに、ソース領域22AのY軸方向の幅は、これに対応するドレイン領域21のY軸方向の幅一辺の長さと略同じあり、ソース領域22BのX軸方向の幅は、これに対応するドレイン領域21のX軸方向の幅一辺の長さと略同じあり、ソース領域22CのY軸方向の幅は、これに対応するドレイン領域21のY軸方向の幅一辺の長さと略同じあり、ソース領域22DのX軸方向の幅は、これに対応するドレイン領域21のX軸方向の幅一辺の長さと略同じある。よって、ソース領域22A~22Dの形成範囲は、ゲート電極30の頂点を除く4辺を介してドレイン領域21と対向する範囲に限定される。このため、ソース領域22A~22Dとドレイン領域21との間に形成されるn型チャネルは、ゲート電極30の頂点付近には形成されない。それ故、FET素子1を実際に作製する前にチャネルの形成範囲を正確に予測することができる。したがって、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることが可能である。また、図3を参照すると、バックゲート領域23A,23B,23C,23Dは、これら4つの頂点の外側にそれぞれ形成されており、ゲート電極30の外周端部30pを取り囲むように配列されている。また、各バックゲート領域は、最も近い頂点をなす2辺の延長線を跨ぐように形成される。たとえば、右側上方のバックゲート領域23Aは、外周端部30pの頂点をなす2辺の延長線Ex,Eyをそれぞれ跨ぐように形成されている。このため、図2の従来のレイアウトと比べると、バックゲート領域23A~23Dの占有面積が大きく、FET素子1の基板電位の安定化と、ESDElectro-StaticDamage耐性静電気によるLSIの破壊耐性の向上とを実現することができる。また、図3を参照すると、n型チャネルは、ゲート電極30の直下において、ドレイン領域21とソース領域22A間の領域と、ドレイン領域21とソース領域22B間の領域と、ドレイン領域21とソース領域22C間の領域と、ドレイン領域21とソース領域22C間の領域とにそれぞれ形成されるので、n型チャネルは、ゲート電極30の外周端部30pの頂点付近には形成されない。よって、ゲート電極30を上層のメタル配線に接続するコンタクトプラグ45A,45B,45C,45Dは、n型チャネルが形成されない領域の直上に形成されている。このため、層間絶縁膜40にコンタクトホールを形成するためのエッチング工程でオーバエッチングによりゲート電極30とゲート絶縁膜25とがエッチングされた場合でも、チャネル形成領域がそのエッチングの影響を受けることを確実に回避することができる。また、仮に、ゲート電極30が薄く、コンタクトプラグ45A,45B,45C,45Dの構成材料がゲート電極30に拡散した場合でも、チャネル特性に影響を与えることを確実に回避することが可能である。また、FET素子1は、X-Y平面において幾何学的対称性を有している。すなわち、FET素子1は、図3のFET素子1の幾何学的中心すなわちゲート電極30の幾何学的中心を通るX軸方向に沿ったX0軸と、同じ中心を通るY軸方向に沿ったY0軸という2つの軸を幾何学的対称軸として有している。よって、FET素子1は、X0軸とY0軸とに関してそれぞれ線対称構造を有する。また、FET素子1は、X0軸とY0軸との交差点を通り且つZ軸方向に沿った回転対称軸を有している。この回転対称軸の周りにFET素子1を回転させると、90°回転ごとに元の形状が得られることが分かる。したがって、製造条件のばらつきが生じたとしても、FET素子1の特性のばらつきを抑制することができる。たとえば、ソース領域22A~22D及びドレイン領域21の不純物濃度の空間分布に或る方向の偏りがあったとしても、FET素子1は、その偏りを打ち消す幾何学的対称性を有している。このため、不純物濃度の空間分布に偏りを持つ場合とそれを持たない場合とでFET素子1の特性に差が生じることを抑制できる。以上に説明したように本実施の形態のFET素子1では、バックゲート領域23A~23Dの各々がゲート電極30の外周端部30pの頂点をなす2辺の延長線上をソース領域22A~22Dのいずれかに近接する方向へ跨るように形成されているので、バックゲート領域23A~23Dの占有面積が大きい。したがって、FET素子1の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。また、ソース領域22A~22Dの各々は、バックゲート領域23A~23Dのいずれか2つの領域間に形成されており、ソース領域22A~22Dの形成範囲は、ゲート電極30の四角形の4辺を介してドレイン領域21と対向する範囲に限定されている。よって、n型チャネルは、ゲート電極30の頂点付近には形成されないため、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることができ、設計コストの抑制と開発期間の短縮化とを実現することができる。このようにソース領域22A~22Dの形成範囲が限定されている構造であっても、バックゲート領域23A~23Dの各々がゲート電極30の外周端部30pの頂点をなす2辺の延長線上を跨るように形成されているので、FET素子1の基板電位の安定化と素子特性のばらつき抑制とを実現することが可能である。実施の形態2.次に、本発明に係る実施の形態2について説明する。図7は、実施の形態2の半導体装置に含まれるFET素子のレイアウトの一例を概略的に示す平面図である。図7に示されるように、各々が実施の形態1のFET素子1と同じ構造を有するFET素子1A,1B,1A,1Bがマトリクス状に配列されている。図8は、これらFET素子1A,1B,1A,1Bの配置を模式的に示す図である。図7に示されるように、互いに隣接するFET素子1A,1Bは、1つのソース領域Sを共有し、さらに、2つのバックゲート領域BGを共有している。このため、半導体装置におけるFET素子1A,1B,1A,1B全体の占有面積を小さくすることができる。また、同一符号を付されたFET素子1A,1Aは、同じFET素子群に属し、互いに並列に接続されている。すなわち、FET素子1A,1Aにおいて、ゲート電極Gは互いに接続され、ドレイン領域Dは互いに接続され、ソース領域Sは互いに接続され、バックゲート領域BGは互いに接続される。一方、FET素子1B,1Bも、同じFET素子群に属し、互いに並列に接続されている。さらに、FET素子1A,1Aからなるトランジスタ素子群の幾何学的重心は、FET素子1B,1Bからなるトランジスタ素子群の幾何学的重心と同じである。よって、本実施の形態のFET素子1A,1B,1A,1Bのレイアウトは、コモンセントロイド配置となるように構成されている。したがって、FET素子間の素子特性のばらつきを抑制することができる。図9A~図9Cは、他のコモンセントロイド配置を例示する図である。図9A,Bは、4つのFET素子1A,1A,1A,1AからなるFET素子群の幾何学的重心と4つのFET素子1B,1B,1B,1BからなるFET素子群の幾何学的重心とが一致する配置を示す図である。また、図9Cは、6つのFET素子1A,1A,1A,1A,1A,1AからなるFET素子群の幾何学的重心と4つのFET素子1B,1B,1B,1B,1B,1BからなるFET素子群の幾何学的重心とが一致する配置を示す図である。次に、図7のレイアウトを用いて図10のFET対を構成する場合の上層配線パターンについて説明する。図10は、一対のnチャネルFET2A,2Bからなる回路構成を示す図である。図11A,B,C及び図12A,Bは、図10の回路を作製するための上層配線パターンの一例の形成手順を示す図である。まず、図11Aに示されるように、図7のFET素子1A,1B,1A,1Bの全てのバックゲート領域BGとソース領域Sとに接続するメタル配線51を形成する。次に、図11Bに示されるように、メタル配線51よりも上方の上層配線として、右側上方のFET素子1Aのゲート電極Gと左側下方のFET素子1Aのゲート電極Gとに接続するメタル配線52が形成される。次に、図11Cに示されるように、メタル配線52よりも上方の上層配線として、左側上方のFET素子1Bのゲート電極Gと右側下方のFET素子1Bのゲート電極Gとに接続するメタル配線53が形成される。次に、図12Aに示されるように、メタル配線53よりも上方の上層配線として、左側上方のFET素子1Bのドレイン領域Dと右側下方のFET素子1Bのドレイン領域Dとに接続するメタル配線54が形成される。そして、図12Bに示されるように、メタル配線54よりも上方の上層配線として、右側上方のFET素子1Aのドレイン領域Dと右側下方のFET素子1Aのドレイン領域Dとに接続するメタル配線55が形成される。これにより、一対のFET素子1A,1AからなるnチャネルFET2Aと、一対のFET素子1B,1BからなるnチャネルFET2Bとを有する回路が作製される。図11A,B,C及び図12A,Bは、合計5層の上層配線51~55の形成手順を示すものであったが、合計3層の上層配線を形成して図10の回路を作製することも可能である。図13A,B,Cは、図10の回路を作製するための上層配線パターンの他の例の形成手順を示す図である。まず、図13Aに示されるように、図7のFET素子1A,1B,1A,1Bの全てのバックゲート領域BGとソース領域Sとに接続するメタル配線61が形成される。次に、図13Bに示されるように、メタル配線61よりも上方の上層配線として、右側上方のFET素子1Aのゲート電極Gと左側下方のFET素子1Aのゲート電極Gとに接続するメタル配線62Aと、左側上方のFET素子1Bのドレイン領域Dと右側下方のFET素子1Bのドレイン領域Dとに接続するメタル配線62Bとが形成される。次に、図13Cに示されるように、メタル配線62A,62Bよりも上方の上層配線として、左側上方のFET素子1Bのゲート電極Gと右側下方のFET素子1Bのゲート電極Gとに接続するメタル配線63Aと、右側上方のFET素子1Aのドレイン領域Dと右側下方のFET素子1Aのドレイン領域Dとに接続するメタル配線63Bとが形成される。これにより、一対のFET素子1A,1AからなるnチャネルFET2Aと、一対のFET素子1B,1BからなるnチャネルFET2Bとを有する回路が作製される。以上、合計4個のFET素子1A,1B,1A,1Bのコモンセントロイド配置に対する上層配線パターンを示したが、より多くのFET素子のコモンセントロイド配置に対して上層配線パターンを形成することもできる。図14は、多数のFET素子1,1,...をマトリクス状に配列してなるコモンセントロイド配置のレイアウトを概略的に示す平面図である。図15~図19は、図14のレイアウトを用いて図10の回路を作製するための上層配線パターンの一例の形成手順を示す図である。まず、図15に示されるように、図14のFET素子1,1,...の全てのバックゲート領域BGとソース領域Sとに接続するメタル配線71が形成される。次に、図16に示されるように、メタル配線71よりも上方の上層配線として、右斜め方向に互いに隣接するFET素子1,1のゲート電極Gに接続するメタル配線72が形成される。次に、図17に示されるように、メタル配線72よりも上方の上層配線として、左斜め方向に互いに隣接するFET素子1,1のゲート電極Gに接続するメタル配線73が形成される。次に、図18に示されるように、メタル配線73よりも上方の上層配線として、右斜め方向に互いに隣接するFET素子1,1のドレイン領域Dに接続するメタル配線74が形成される。そして、図19に示されるように、メタル配線74よりも上方の上層配線として、左斜め方向に互いに隣接するFET素子1,1のドレイン領域Dに接続するメタル配線75が形成される。以上に説明したように実施の形態1のFET素子1をマトリクス状に配列することで素子密度の高いコモンセントロイド配置を実現することができる。また、上述したように、図3のコンタクトプラグ45A,45B,45C,45Dは、チャネルが形成されない領域の直上に形成されている。よって、特許文献2に開示されている従来のレイアウト構造と比べると、バックゲート領域Gの占有面積を大きくすることができるので、基板電位の安定化と素子特性のばらつき抑制とを向上させることができる。図20は、特許文献2に開示されている従来のレイアウト構造を示す図である。図20に示されるように、バックゲート領域BGは、レイアウトの最外周部にのみ配置されており、レイアウトの内側領域には配置されていない。しかも、ゲート電極配線Gが格子状に形成されているのでバックゲート領域BGの占有面積を拡大することができない。また、バックゲート領域BGが最外周部よりも内側にないため、最外周部のトランジスタと内側特に中央部のトランジスタとの間で基板バイアス効果に差が生じ、これによりトランジスタ特性に差が生じるおそれがある。さらに、バックゲート領域BGが最外周部よりも内側にないため、外来ノイズによる過電圧サージにより内部のトランジスタ素子が静電破壊されてしまうおそれがある。これに対し、本実施の形態のレイアウト構造では、各FET素子が複数のバックゲート領域を有し、これらバックゲート領域が幾何学的対称性線対称性及び回転対称性を有する。したがって、本実施の形態のレイアウト構成は、回路規模が大きい場合にも、素子特性とESD耐性に優れている。また、FET素子間の特性のばらつきが抑制された大規模なトランジスタ群を作製することができる。実施の形態1,2の変形例.以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記ゲート電極30の外周端部30p及び内周端部30iの平面視形状は矩形状であったが、これに限定されるものではない。ゲート電極30の外周端部30p及び内周端部30iの形状がN個の辺Nは3以上の正整数を有する正多角形であってよい。また、ドレイン容量を低い値にする観点からは、図3に示されるように、環状のゲート電極30で囲まれる内側の領域にドレイン領域21を形成し、ゲート電極30の外側の領域にソース領域22A~22Dを形成することが好ましいが、これに限定されるものではない。ゲート電極30で囲まれる内側の領域にソース領域を形成し、ゲート電極30の外側の領域にドレイン領域を形成してもよい。そして、上記実施の形態1,2の構成は、全ての種類のFETに適用可能である。たとえば、nチャネルFETだけでなくpチャネルFETに適用することができ、エンハンスメント形FET、ディプレッション形FETなどの種類のFETにも適用可能である。"