"m個のページmは自然数を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、n番目のページ1≦n≦mを満たす自然数のメモリセルに書き込み動作で、n1番目からm番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力することを特徴とする半導体記憶装置。前記制御回路は、前記書き込み動作前に、前記n1番目から前記m番目のページのメモリセルが前記データを保持するか否かを検知する動作を行うことを特徴とする請求項1記載の半導体記憶装置。前記n番目のページのメモリセルに前記書き込み動作で、前記n1番目から前記m番目のページのメモリセルが前記データを保持しないとき、前記制御回路は、前記n番目のページのメモリセルに前記書き込み動作を行うことを特徴とする請求項1又は請求項2記載の半導体記憶装置。前記制御回路は、前記n1番目から前記m番目のページのうち複数のページを選択して、前記n1番目から前記m番目のページのメモリセルが前記データを保持するか否かを一括して検知する動作を行うことを特徴とする請求項3記載の半導体記憶装置。実施形態は、データの信頼性を向上可能な半導体記憶装置を提供する。本実施形態の半導体記憶装置によれば、m個のページmは自然数を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、n番目のページ1≦n≦mを満たす自然数のメモリセルに書き込み動作で、n1番目からm番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力することを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体記憶装置の構成]第1の実施形態に係る半導体記憶装置について、図1のブロック図を用いて説明する。1.全体構成図1に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ1、ロウデータ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線ドライバ回路7、センスアンプ8を有する。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルMTが直列接続された複数のNANDストリング11を備えている。NANDストリング11の各々は、例えば64個のメモリセルMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルMTは、nチャネルMOSトランジスタである。なお、メモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL1~BLn1に共通接続される。以下、ビット線BL1~BLn1についても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルMTの閾値分布について図2を用いて上記メモリセルMTの閾値分布について説明する。図2は、横軸に閾値分布電圧をとり、縦軸にメモリセルMTの数を示したグラフである。図示するように、各々のメモリセルMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。このブロックデコーダ20は、ブロックBLKごとに設けられる。図3に示すように、ブロックデコーダ20それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデコーダ20それぞれに対応するブロックBLKが不良ブロックであるか否かを示すデータを保持する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられるブロック選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。また、ロウデコーダ2は、制御部6から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。1-4.ドライバ回路3についてドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。1-4.電圧発生回路4について電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。1-5.データ入出力回路5についてデータ入出力回路5は、図示せぬI/O端子を介して外部のホストから供給されたアドレスロウアドレス、カラムアドレス、ブロックアドレス;ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、メモリセルアレイ1から読み出されたデータをホストに出力する際、データ入出力回路5は、制御部6の制御に基づき、センスアンプ8によって増幅されたデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストに出力する。1-6.制御部6について制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。制御部6は、前述したブロック選択信号、ロウ選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をカラムデコーダ図示略に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、半導体記憶装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、I/O端子を介してホストからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。1-7.センスアンプ8についてセンスアンプ8は、データの読み出し時にメモリセルMTからビット線BLに読み出されたデータをセンスして増幅する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング11によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ8でビット線BLの電圧を増幅してメモリセルMTの有するデータをセンスする。また、データの書き込み時には、対応するビット線BLに書き込みデータを転送する。1-8.カラムデコーダついてカラムデコーダ図示略は、制御部6から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ8に出力する。このカラム選択信号に基づいて、センスアンプ8内の所望のラッチ回路を選択する。1-9.アドレスバッファについてアドレスバッファ図示略は、制御部6に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部6を介してアドレスが供給されるが、これに限定されず、データ入出力回路5から直接アドレスが供給されるようにしてもよい。[半導体記憶装置の動作方法]次に、本実施形態の半導体記憶装置の書き込み動作について、図3を用いて説明する。本実施形態では、制御部6が例えばn番目nは自然数を示すのページにデータを書き込む動作を実行したのちに、制御部6は、消去状態とは異なる閾値電圧を有するメモリセルがn番目以降のページに存在するか否かを検知する。n番目以降のページに、消去状態と異なる閾値電圧を有するメモリセルが存在する場合に、制御部6は、ステータスフェイルを例えば外部のホストに出力し、書き込みができない不良セルであることを通知する。具体的な本実施形態の書き込み動作について、図3に沿って説明する。図3では、説明の便宜上、n番目のページのメモリセルに0データを書き込む例を示したフローチャート図である。まず、ステップS1で、制御部6は、n番目のページのメモリセルに対して0データをプログラムする。具体的には、例えばn番目のページのメモリセルがワード線WL2に接続された複数のメモリセルMTであるとき、ドライバ回路33は、図1におけるワード線WL2にロウデコーダ2を介して書き込み電圧VPGMを印加する。ドライバ回路33は、その他のワード線WL0、WL1、WL3~WL63にロウデコーダ2を介して書き込みパス電圧を印加する。制御部6は、センスアンプ8を制御して、ビット線BLにVss0データを書き込む場合を供給する。なお、書込み禁止の場合、すなわち1データを書き込む場合には、ビット線BLにVDDを供給する。このステップS1で、制御部6は、例えばRAM図示略に、検知ページ番号mmは自然数として、n1を保持する。この検知ページ番号mは、ステップS4、ステップS5で用いる、検知用のページ番号である。ステップS2で、制御部6は、ステップS1でプログラムされたメモリセルに対して、0データを保持するかベリファイを実行する。具体的には、制御部6は、このメモリセルの閾値電圧が所望の規定値を超えているか否かを判定する。具体的には、ワード線WLに所定の電圧例えば0Vを与え、NANDストリング11に電流が流れるか否かを検出する。制御部6が、ステップS2のベリファイでフェイルと判定した場合であってステップS2、Fail、プログラムの回数が半導体記憶装置内例えば、メモリセルアレイ1のROMFUSE領域に保持された最大ループ回数を超えないときステップS3、No、再度、ステップS2に戻り制御部6はプログラムを実行する。他方、制御部6が、ステップS2のベリファイでフェイルと判定した場合であってステップS2、Fail、プログラムの回数が半導体記憶装置内例えば、メモリセルアレイ1のROMFUSE領域に保持された最大ループ回数を超えるときステップS3、Yes、データ入出力回路5を介して、制御部6はステータスフェイルをホストに出力する。制御部6が、ステップS2のベリファイでパスと判定した場合ステップS2、Pass、制御部6は、検知ページ番号mに対応するm番目のページのメモリセルに1データが保持されているかベリファイするステップS4。具体的には、制御部6は、ワード線WLmに接続されたメモリセルMTに対して、1データを保持するかベリファイを実行する。具体的には、ワード線WLに所定の電圧例えば0Vを与え、NANDストリング11に電流が流れるか否かを検出する。制御部6が、ステップS4のベリファイでフェイルと判定した場合ステップS4、Fail、データ入出力回路5を介して、制御部6はステータスフェイルをホストに出力する。他方で、制御部6が、ステップS4のベリファイでパスと判定した場合ステップS4、Pass、制御部6は、検知ページ番号mがブロック内の最大ページ番号と一致するかを判定するステップS5。例えば、図1であれば、mが64かどうかm番目のワード線WLは、ワード線WL63を意味するを制御部6は判定する。制御部6は、検知ページ番号mがブロック内の最大ページ番号と一致しないと判定したときステップS5、No、RAMに保持する検知データ番号mをインクリメントしてステップS6、再度、ステップS4に戻る。制御部6が、検知ページ番号mがブロック内の最大ページ番号と一致すると判定したときステップS5、Yes、そのまま終了する。[第1実施形態の効果]実施形態は、データの信頼性を向上可能な半導体記憶装置を提供できる。例えばあるブロック内のページをランダムに選択して、データを書き込む半導体記憶装置を比較例として、本実施形態の半導体記憶装置の効果を説明する。比較例の半導体記憶装置では、ランダムにページを選択してデータを書き込むため、例えば選択されたページデータを書き込むページと隣接するページに既に0データが書き込まれたメモリセルを有する場合がある。このとき、選択されたページにデータを書き込む際に、隣接のページのメモリセルから受ける寄生容量によって、誤書込みが生じたり、メモリセルの閾値電圧のばらつきが大きくなったり場合がある。その結果、データの信頼性が低下する可能性がある。しかしながら、本実施形態の半導体記憶装置では、n番目のページにデータを書き込む動作を実行したのちに、制御部6は、消去状態とは異なる閾値電圧を有するメモリセルがn番目以降のページに存在するか否かを検知する。したがって、n番目以降のページに例えば0データを有するメモリセルは存在するか検知できる。n番目以降のページに0データを有するメモリセルが存在するときは、ステータスフェイルを出力し、それ以外はステータスパスと検知することで、n番目以降のページに0データを有するメモリセルから受ける寄生容量をなくすことができる。したがって、本実施形態の半導体記憶装置は、比較例の半導体記憶装置と比べて、データの信頼性を向上可能な半導体記憶装置を提供できる。なお、ページ番号を昇降順にデータの書き込みをする場合には、ステップS4,S5はステータスパスをする。第2実施形態次に、第2実施形態の半導体記憶装置について、図4を用いて説明する。半導体記憶装置の構成は、第1実施形態と同様であり、説明の詳細を省略する。第2実施形態の半導体記憶装置は、第1実施形態と比較して、書き込み動作が相違する。[半導体記憶装置の動作方法]具体的には、第1実施形態の書き込み動作において、ステップS4、ステップS5をステップS1~ステップS3よりも先に行う。ステップS1で、制御部6は書き込む対象のページを規定するnと、検知ページ番号mをセットする。ここで、制御部6は、検知ページ番号mを、n1に設定する。ステップS2とステップS3は、第1実施形態のステップS4、ステップS5に対応する。n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在しない場合には、ステップS4に進み、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在する場合には、制御部6はステータスフェイルを出力する。ステップ4からステップS6は、第1実施形態のステップS1からステップS3に対応する。[第2実施形態の効果]本実施形態の半導体記憶措置は、第1実施形態と同様の効果を奏する。本実施形態の半導体記憶装置は、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在するか否か検知する工程を、プログラムする工程よりも先に実行する。すなわち、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在する場合には、プログラムする工程を経ずに、制御部6はステータスフェイルを出力する。その結果、第2実施形態の半導体記憶装置では、ステータスフェイルの場合の書き込み動作時間を、第1実施形態よりも短縮できる。第3実施形態次に、第3実施形態の半導体記憶装置について、図5を用いて説明する。半導体記憶装置の構成は、第1実施形態と同様であり、説明の詳細を省略する。第3実施形態の半導体記憶装置は、第1実施形態及び第2実施形態と比較して、書き込み動作が相違する。[半導体記憶装置の動作方法]本実施形態は、第2実施形態のステップS2、ステップS3のみ相違する。その他の工程は、第2実施形態と同様である。第2実施形態のステップS2、ステップS3では、m番目のページのメモリセルは0データを保持するメモリセルを有するか検知したのち、ステップS3を経て、mをインクリメントして、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在するか検知していた。これに対して、本実施形態では、ステップS2で、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在するかを一括して検知する。具体的には、n番目以降のページに対応する複数のワード線WL例えば、図1において、書き込み対象のページが2番目のページワード線WL1であるとき、ワード線WL2からワード線WL63に所望の電圧Vverifyを印加する。1番目のページからn番目のワード線WLには、読み出しパス電圧Vreadを印加する。この場合、n番目以降のページのメモリセルに1個でも0データを有するメモリセルが存在する場合には、ソース線SLに電流が流れなくなる。したがって、ビット線BLの電位が保持される。ビット線BLの電位を検知することで、n番目以降のページ全てのメモリセルに0データを保持するメモリセルが存在するかを一括して検知できる。[第3実施形態の効果]本実施形態の半導体記憶措置は、第1実施形態、第2実施形態と同様の効果を奏する。本実施形態の半導体記憶装置は、n番目以降のページの全てのメモリセルに0データを保持するメモリセルが存在するかを一括して検知する。したがって、第2実施形態と比較して、書き込み動作の時間を短縮できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"