第1導電形の第1半導体層と、前記第1半導体層の主面上に、その主面に対して平行な方向に交互に周期的に設けられた第1導電形の第1のピラーおよび第2導電形の第2のピラーを含む第2半導体層と、前記第2のピラーの表面に選択的に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、前記第2半導体領域と前記第1のピラーとの間の前記第1半導体領域に絶縁膜を介して対向する制御電極と、前記第1半導体層に電気的に接続された第1主電極と、前記第1半導体領域と前記第2半導体領域とに電気的に接続された第2主電極と、を備え、前記第1のピラーおよび前記第2のピラーのいずれかにおいて、前記第2半導体層の表面から前記第1半導体層に向かって形成されたトレンチの内壁に沿って、前記トレンチの内部に設けられた第1の埋め込み層と、前記第1の埋め込み層に接して前記トレンチの内部に設けられ、前記トレンチの開口部から前記第1半導体層の方向に延在する第2の埋め込み層と、が設けられ、前記第2の埋め込み層の結晶構造および材料の少なくともいずれかは、前記第1の埋め込み層と異なることを特徴とする半導体装置。前記第2の埋め込み層は、前記第1の埋め込み層と同じ導電形を有する半導体層であることを特徴とする請求項1記載の半導体装置。前記第2の埋め込み層は、多結晶層であることを特徴とする請求項2記載の半導体装置。前記第2の埋め込み層は、絶縁層であることを特徴とする請求項1記載の半導体装置。前記トレンチは、前記開口部から前記第1半導体層の方向に幅が狭まるように設けられたことを特徴とする請求項1~4記載の半導体装置。前記第2の埋め込み層の前記第2半導体層の表面から前記第1半導体層へ向かう方向の深さは、前記トレンチの前記第2半導体層の表面から前記第1半導体層へ向かう方向の深さの2/3以下であることを特徴とする請求項1~5記載の半導体装置。第1導電形の第1半導体層と、前記第1半導体層の主面上において、その主面に平行な方向に交互に周期的に設けられた第1導電形の第1のピラーおよび第2導電形の第2のピラーを含む第2半導体層と、を有し、前記第1のピラーおよび前記第2のピラーのいずれかが、前記第2半導体層に形成されたトレンチの内部を埋め込んだ第1の埋め込み層および第2の埋め込み層を有する半導体装置の製造方法であって、前記第2半導体層の表面から前記第1半導体層へ向かう方向にトレンチを形成する工程と、前記トレンチの内部に前記第2半導体層と導電形が異なる第1の埋め込み層を形成する工程と、前記第1の埋め込み層に接し、前記トレンチの開口部から前記第1半導体層の方向に延在して前記トレンチの内部を埋め込んだ多結晶および絶縁層の少なくともいずれかである第2の埋め込み層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。本発明の実施形態は、スーパージャンクション構造の製造工程を短縮しコストを低減することが可能な半導体装置およびその製造方法を提供する。実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層の主面上に、その主面に対して平行な方向に交互に周期的に設けられた第1導電形の第1のピラーおよび第2導電形の第2のピラーとを含む第2半導体層と、前記第2のピラーの表面に選択的に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、を備える。前記第2半導体領域と前記第1のピラーとの間の前記第1半導体領域に絶縁膜を介して対向する制御電極と、前記第1半導体層に電気的に接続された第1主電極と、前記第1半導体領域と前記第2半導体領域とに電気的に接続された第2主電極と、をさらに備える。前記第1のピラーおよび前記第2のピラーのいずれかにおいて、前記第2半導体層の表面から前記第1半導体層に向かって形成されたトレンチの内壁に沿って、前記トレンチの内部に設けられた第1の埋め込み層と、前記第1の埋め込み層に接して前記トレンチの内部に設けられ、前記トレンチの開口部から前記第1半導体層の方向に延在する第2の埋め込み層と、が設けられ、前記第2の埋め込み層の結晶構造および材料の少なくともいずれかは、前記第1の埋め込み層と異なる。以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の実施形態では、第1導電形をn形、第2導電形をp形として説明するが、第1導電形をp形として第2導電形をn形とすることもできる。第1の実施形態図1は、本実施形態に係る半導体装置100の断面を示す模式図である。半導体装置100は、例えば、パワーMOSFETであり、スーパージャンクション構造を含んだドリフト層7を備えている。図1に示すように、半導体装置100は、例えば、n形シリコン基板2の上に設けられた第1半導体層であるn形ドレイン層3と、n形ドレイン層3の上に設けられた第2半導体層であるドリフト層7を備えている。ドリフト層7は、n形ドレイン層3を介さずにn形シリコン基板2の上に直接設けることもできる。ドリフト層7は、n形ドレイン層3の上に、その主面3aに平行な方向に交互に周期的に設けられたn形の第1のピラー6およびp形の第2のピラー5を含む。そして、p形ピラー5には、ドリフト層7の表面からn形ドレイン層3に向かって形成されたトレンチ23の内壁に沿って、トレンチ23の内部に設けられた第1の埋め込み層5aと、第2の埋め込み層5bとが設けられている。第2の埋め込み層5bは、第1の埋め込み層5aに接してトレンチ23の内部に設けられ、トレンチ23の開口部からn形ドレイン層3の方向に延在している。ここで、トレンチ23は、n形ドレイン層3を貫通してn形シリコン基板2に達する深さに設けても良い。そして、その内部に第1の埋め込み層5aと、第2の埋め込み層5bと、を設けることができる。p形ピラーの表面には、第1半導体領域であるp形ベース領域11が選択的に設けられている。そして、p形ベース領域11の表面には、第2半導体領域であるn形ソース領域13が選択的に設けられている。ドリフト層7の表面には、ゲート絶縁膜15を介して制御電極であるゲート電極17が設けられている。ゲート電極17は、n形ソース領域13とn形ピラー6との間のp形ベース領域にゲート絶縁膜15を介して対向している。例えば、ゲート電極17にプラスのゲートバイアスが印加された場合にp形ベース領域11とゲート絶縁膜15との界面に反転チャネルが形成され、n形ピラー6とn形ソース領域13の間を電気的に導通させて半導体装置100をオン状態とすることができる。本実施形態に示す半導体装置100では、ドリフト層7の表面にゲート電極17が設けられたプレーナゲート構造となっているが、ドリフト層7の表面に設けられたトレンチの中にゲート電極が設けられるトレンチゲート構造であっても良い。n形シリコン基板2の裏面には、第1主電極であるドレイン電極19が設けられ、n形ドレイン層3に電気的に接続されている。一方、ドリフト層7の表面側には、p形ベース領域11およびn形ソース領域13に電気的に接続された第2主電極であるソース電極18が設けられている。本実施形態に係る半導体装置100では、p形ピラー5に含まれる第1の埋め込み層5aの結晶構造および材料の少なくともいずれかは、第2の埋め込み層5bと異なる。例えば、第1の埋め込み層5aがシリコン単結晶である場合、第2の埋め込み層5bは、多結晶のポリシリコンとすることができる。また、炭化シリコンSiCなどの化合物半導体であっても良い。さらに、第2の埋め込み層5bに用いられるポリシリコンは、第1の埋め込み層5aと同じp形の導電形とすることができる。これにより、p形ピラー5とn形ピラー6との間のpn接合に逆バイアスが印加した場合に、ドリフト層7の全体を空乏化することができる。そして、ソースドレイン間の高耐圧化が可能となる。第2の埋め込み層5bは、例えば、シリコン酸化膜SiO2またはシリコン窒化膜Si3N4などの絶縁層であっても良い。この場合も、第1の埋め込み層5aに含まれるp形不純物の量と、n形ピラー6に含まれるn形不純物の量と、を釣り合わせることにより、p形ピラー5とn形ピラー6との間のpn接合に逆バイアスが印加した場合にドリフト層7の全体を空乏化させ高抵抗化することができる。そして、ソースドレイン間の耐圧を向上させることができる。さらに、半導体装置100は、n形シリコン基板2の導電形をp形とし、n形ドレイン層3をp形コレクタ層に置き換えれば、IGBTとして動作させることができる。次に、図2および図3を参照して、本実施形態に係る半導体装置100の製造過程を説明する。図2aは、n形ドレイン層3の上に設けられたドリフト層7にトレンチ23を形成した状態を模式的に示す断面図である。本実施形態に係るドリフト層7の導電形は、n形である。例えば、n形ドレイン層3およびドリフト層7は、n形シリコン基板2の上にエピタキシャル成長されたシリコン層である。トレンチ23は、ドリフト層7の表面に選択的に設けられたフォトレジスト膜あるいはSiO2膜21をマスクとして、例えば、RIE法を用いて形成することができる。トレンチ23は、例えば、図の奥行き方向に延在するストライプ状であって、ドリフト層7の表面からn形ドレイン層3に向かう方向に形成される。トレンチ23の幅W2は2~6μmであり、ソースドレイン間耐圧が600VのMOSFETであれば、n形ドレイン層3に向かう方向の深さd1は50~60μmである。すなわち、トレンチ23は、10以上の高アスペクト比深さd1/幅W2となる。次に、トレンチ23の内部を埋め込むために、例えば、n形のドリフト層7と導電形が異なるp形シリコン層を第1の埋め込み層5aとして形成する。図2bに示すように、本実施形態に係る半導体装置100では、トレンチ23の内部を完全に埋め込むことなく、間隙25を残して第1の埋め込み層5aの成長を完了する。続いて、トレンチ23の内部に残された間隙25を埋め込むために、第2の埋め込み層5bを形成する。第2の埋め込み層5bは、多結晶および絶縁層の少なくともいずれかである。例えば、減圧CVD法を用いて形成したポリシリコンまたはSiO2膜を用いることができる。第1の埋め込み層5aがシリコン層である場合、第1の埋め込み層5aを熱酸化したSiO2膜により間隙25を埋め込んでも良い。次に、例えば、CMP法を用いて、SiO2膜21、トレンチ23の外に成長された埋め込み層5aおよび5bを除去し、ドリフト層7の表面を平坦化する。図3bに示すように、第2の埋め込み層5bは、第1の埋め込み層5aに接し、トレンチ23の開口部23aからn形ドレイン層3の方向に延在した状態に設けられる。そして、ドリフト層7の中に、埋め込み層5aおよび5bを含むp形ピラー5と、隣り合うトレンチ23の間のn形領域であるn形ピラー6と、を含んだスーパージャンクション構造が形成される。例えば、第2の埋め込み層5bのドリフト層7の表面からn形ドレイン層3へ向かう方向の深さd2は、トレンチ23の深さd1の2/3以下とする。これにより、第1の埋め込み層5aにドープされるp形不純物の総量の制御が容易になる。例えば、第2の埋め込み層5bが絶縁層または高抵抗のポリシリコンである場合、n形ピラー6に含まれるn形不純物の総量と、第1の埋め込み層5aに含まれるp形不純物の総量が釣り合うほぼ同量となるように制御する。この際、p形ピラー5の内部における第2の埋め込み層5bの体積の割合が大きくなると、第1の埋め込み層5bの体積が小さくなりp形不純物の濃度を高くすることになる。そして、高濃度のp形不純物を含む第1の埋め込み層5aでは、その厚さの変化によるp形不純物の総量の変動が大きくなる。したがって、第2の埋め込み層5bの深さを制限することにより、p形ピラー5における第2の埋め込み層5bの体積の割合を制限し、第1の埋め込み層5aのp形不純物濃度が高くならないようにする。これにより、第1の埋め込み層5aの厚さの変化によるp形不純物の総量の変動を抑制し、その制御を容易にすることができる。第2の埋め込み層5bの深さd2は、第1の埋め込み層5aのエピタキシャル成長時における底部及び側面での成長速度に応じて、適切な値に制御することが可能である。次に、図1に示す半導体装置100を完成させるために、p形ピラー5の表面に、p形ベース領域11およびn形ソース領域13を形成し、さらに、ゲート絶縁膜15を介したゲート電極17、および、ソース電極18、ドレイン電極19を形成する。上記の通り、ドリフト層7に選択的にトレンチ23を形成し、トレンチ23の内部をp型シリコン層で埋め戻すプロセスを用いることにより、スーパージャンクション構造を有するMOSFETを形成することができる。この方式では、エピタキシャル成長が1回で済むことから、イオン注入とエピタキシャル成長とを複数回繰り返すマルチエピタキシャル方式に比べてTATを短縮でき、プロセスコストを低減することが可能となる。しかしながら、トレンチの内部をエピタキシャル層で充填する際に、ボイドが生じ易く、ストレス起因の結晶欠陥が発生し易くなるという問題がある。例えば、図6aおよび図6bは、p形シリコン層51をエピタキシャル成長し、トレンチ23の内部を埋め込む過程の一例を模式的に示している。図6aに示すエピタキシャル成長の最後の段階で、間隙55の開口部のシリコンの成長が早くなると、図6bに示すように、トレンチ23を埋め込んだp形シリコン層51の内部に空隙57、所謂ボイドが残る場合がある。このようなボイドの発生を防ぐため、例えば、エピタキシャル成長の原料ガスに塩素HClガスを混合させ、間隙55の開口部におけるP形シリコンの成長を抑制する成長方法が用いられる。しかし、HClガスの混合は成長速度を低下させるため、エピタキシャル成長の時間を伸ばすことになる。結果として、トレンチ23の埋め込み工程のTATの短縮が妨げられ、期待するほどの生産性の向上が見込めないことがある。これに対し、本実施形態に係る半導体装置100の製造過程では、ドリフト層7に選択的に設けられたトレンチ23の内部に、p形シリコン層である第1の埋め込み層5aを形成した後、最終的なトレンチ23の間隙25を、例えば、ポリシリコンまたはSiO2膜により埋め込む方法を用いる。例えば、第1の埋め込み層5aをエピタキシャル成長する際には、HClガスの混合比を下げて成長速度を速くすることができる。そして、ポリシリコン等の第2の埋め込み層5bの成長速度は、単結晶の成長速度よりも速くすることが可能であり、ボイド等の欠陥の発生を抑制してトレンチ23の内部を埋め込むことができる。これにより、トレンチ23の埋め込み工程のTATを短縮することができ、生産性を向上させたスーパージャンクション構造を提供することが可能となる。また、多結晶のポリシリコンおよび絶縁膜の成長温度は、単結晶の成長温度よりも低く、減圧CVD装置などの負荷を低減することができる。例えば、加熱ヒータの寿命を延ばす等、装置の管理コストを低減することも可能となる。次に、図4を参照して本実施形態の変形例に係る半導体装置100の製造過程を説明する。図4に示すように、本変形例におけるトレンチ43は、開口部43aからn形ドレイン層3の方向に幅が狭まるように設けられるW1<W2。このように、トレンチ43の開口部43aの幅W2を広くすることにより、第1の埋め込み層5aを形成した後における間隙45の開口部を広くすることができる。これにより、間隙45を埋め込む際のボイド等の発生を抑制することができる。さらに、トレンチの幅が均一な場合に比べて第2の埋め込み層5bの成長速度を速くすることも可能であり、トレンチ43の埋め込み工程のTATを短縮することもできる。第2の実施形態図5は、第2の実施形態に係る半導体装置200の断面を示す模式図である。図5aは、n形シリコン基板2の上にn形ドレイン層3を介して設けられたドリフト層57の断面を示しており、図5bは、半導体装置200の断面構造を示している。本実施形態では、n形ドレイン層3の上に設けられるドリフト層57は、p形不純物がドープされたp形シリコン層である。そして、ドリフト層57の表面からn形ドレイン層3に連通するトレンチ53が形成され、その内部にn形の第1の埋め込み層6aと第2の埋め込み層6bが形成されている。前述した第1の実施形態と同じように、第2の埋め込み層6bは、例えば、n形もしくは高抵抗のポリシリコンを用いて形成することができる。また、第2の埋め込み層6bは、SiO2等の絶縁層であっても良い。そして、ドリフト層57は、埋め込み層6aおよび6bを含むn形ピラー6と、隣り合うトレンチ53の間のp形領域であるp形ピラー5と、を含むスーパージャンクション構造を有している。図5bに示すように、半導体装置200では、p形ピラー5の表面にp形ベース領域11が選択的に設けられ、p形ベース領域11の表面にn形ソース領域13が選択的に設けられている。すなわち、半導体装置200では、電流経路であるn形ピラー6が、第1の埋め込み層6aおよび第2の埋め込み層6bを有する点で、半導体装置100と相違する。本実施形態においても、第1の埋め込み層6aおよび第2の埋め込み層6bによりトレンチ53の内部を埋め込むことにより、スーパージャンクション構造の製造工程のTATを短縮し製造コストを低減することができる。さらに、図5bに示すように、n形ピラー6の表面にゲート絶縁膜15を介してゲート電極17が設けられる。したがって、第2の埋め込み層6bをSiO2等の絶縁層とすることにより、ゲート絶縁膜15の耐圧を向上させることが可能であり、さらに、ゲートドレイン間容量Cgdを低減することもできる。以上、第1および第2の実施形態では、スーパージャンクション構造を有するプレーナーゲート型シリコンMOSFTEを例に説明したが、トレンチゲート構造を有するMOSFETに適用することもできる。そして、SiCやGaN等を材料とするMOSFET、および、MOSFET以外の素子、例えばDiodeやIGBT等に適用することができ、同様の効果が得られることは言及するまでもない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。