P型のIII族窒化物半導体からなる第1P型層と、前記第1P型層の一部上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第1P型層内のうち、前記ゲート電極の両脇に設けられたN型のソース領域およびドレイン領域と、前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、前記ソース領域および前記第1N型層と接するように設けられ、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、前記ドレイン領域および前記第1P型層と接するように設けられたドレイン電極と、を備える半導体装置。請求項1に記載の半導体装置において、前記ドレイン電極は、前記第1P型層と接している部分において、ショットキー接合を形成している半導体装置。請求項1または2に記載の半導体装置において、前記第1N型層は、前記オーミック接続部よりも前記ドレイン電極に近い位置に設けられている半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記第1N型層は、前記第1P型層よりも抵抗率が低い半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記オーミック接続部は、N型のIII族窒化物半導体からなる半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記オーミック接続部は、金属である半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記ゲート絶縁膜は、AlGaNである半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記第1N型層は、N型GaN層である半導体装置。P型のIII族窒化物半導体からなる第1P型層を形成する工程と、前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、前記第1P型層に、N型のソース領域およびドレイン領域を形成する工程と、前記第1P型層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程と、前記ドレイン領域および前記第1P型層と接するように、ドレイン電極を形成する工程と、を備え、前記ソース領域および前記第1N型層と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法。請求項9に記載の半導体装置の製造方法において、前記ソース領域およびドレイン領域と、前記オーミック接続部が形成されている状態で、前記ゲート絶縁膜を形成する工程を行い、前記オーミック接続部形成工程において、前記第1P型層にN型不純物をイオン注入することにより、前記オーミック接続部を形成する半導体装置の製造方法。請求項9に記載の半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記オーミック接続部形成工程を行い、前記オーミック接続部形成工程において、前記第1P型層を貫通して前記第1N型層まで至る第3開口部を形成するとともに、当該第3開口部に金属を埋設することにより、前記オーミック接続部を形成する半導体装置の製造方法。特許文献1に記載の技術では、横方向にデバイスが形成されているため、半導体装置全体としての面積が大きくなってしまう。また、特許文献2に記載の技術では、HFETのドレイン電極と、PNダイオードの裏面電極を素子の外部において形成しなければならない。そのため、III族窒化物半導体において、省スペースで保護素子を形成することは困難だった。本発明によれば、P型のIII族窒化物半導体からなる第1P型層と、前記第1P型層の一部上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第1P型層内のうち、前記ゲート電極の両脇に設けられたN型のソース領域およびドレイン領域と、前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、前記ソース領域および前記第1N型層と接するように設けられ、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、前記ドレイン領域および前記第1P型層と接するように設けられたドレイン電極と、を備える半導体装置が提供される。本発明によれば、P型のIII族窒化物半導体からなる第1P型層を形成する工程と、前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、前記第1P型層に、N型のソース領域およびドレイン領域を形成する工程と、前記第1P型層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程と、前記ドレイン領域および前記第1P型層と接するように、ドレイン電極を形成する工程と、を備え、前記ソース領域および前記第1N型層と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法が提供される。本発明によれば、NチャネルFETのドレイン電極は、N型のドレイン領域および第1P型層と接するように設けられている。一方、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部、またはソース領域は、第1P型層の下に位置するN型の第1N型層と接するように設けられている。これにより、ドレイン電極は、第1P型層と接する部分において、保護素子としてショットキーバリアダイオードを形成している。そのショットキーバリアダイオードの下には、第1P型層と第1N型層とにより、PN接合ダイオードを形成している。このように、半導体装置内には、FETと並列に保護回路が形成されている。このドレイン電極に降伏電圧以上の高い正電圧が印加された場合、電流は、上記した保護回路のショットキーバリアダイオードからPN接合ダイオードへと流れていく。このようにして、FETが破壊されることを防止することができる。したがって、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。本発明によれば、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置10の構成を示す図である。この半導体装置10は、以下のような構成を備えている。P型のIII族窒化物半導体からなる第1P型層200と、第1P型層200の一部上には、ゲート絶縁膜420およびゲート電極440とが設けられている。第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。基板内には、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部後述するN型GaN層520が、ソース領域340および第1N型層100と接するように設けられている。また、ドレイン電極600は、ドレイン領域320および第1P型層200と接するように設けられている。以下、詳細を説明する。図1のように、この半導体装置10は、ゲート絶縁膜420、ゲート電極440、ソース領域340およびドレイン領域320を含むNチャネルFETと、ドレイン電極600、第1P型層200、第1N型層100およびオーミック接続部N型GaN層520を含む保護回路と、を有している。ここで、基板は、たとえば、P型GaN基板である。したがって、第1の実施形態では、P型のIII族窒化物半導体からなる第1P型層200は、P型GaN基板の一部である。一方、基板がN型GaN基板の場合では、後述するN型の第1N型層100は、N型GaN基板の一部である。このとき、P型の第1P型層200は、基板上にエピタキシャル成長させたP型GaN層であってもよい。なお、第1P型層200のホール濃度は、たとえば、1×1017cm-3以上2×1018cm-3以下程度である。また、第1P型層200の一部上には、ゲート絶縁膜420およびゲート電極440が設けられている。ここでは、ゲート絶縁膜420としては、たとえば、SiO2膜である。また、ゲート電極440としては、たとえば、Ti/Auである。なお、ゲート絶縁膜420は、たとえば、AlGaNであってもよい。具体的には、アンドープのAlXGa1-xN0.15≦X≦0.3である。このように、ゲート絶縁膜420がAlGaNで形成されていることにより、チャネルのGaNとの間のヘテロ界面において、高密度の2次元電子ガスを発生させることができる。また、ゲート絶縁膜420およびゲート電極440を覆うように、ゲート電極保護膜700が設けられている。ゲート電極保護膜700としては、たとえば、Al2O3である。第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。ここでは、N型のソース領域340およびドレイン領域320は、たとえば、N型GaN層である。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。第1N型層100は、第1P型層200よりも抵抗率が低い。これにより、サージ電圧が印加されたときに流れる電流を、第1P型層200のチャネル領域ではなく、保護素子の一部である第1N型層100を通過させることができる。保護素子の機能については、詳細を後述する。なお、第1N型層100の電子濃度は、たとえば、5×1018cm-3以上1×1020cm-3以下程度である。また、第1N型層100としては、たとえば、N型GaN層である。ここで、基板がP型GaN基板である場合には、第1N型層100は、基板の裏面側にエピタキシャル成長させたN型GaN層である。一方、上述のように、基板がN型GaN基板の場合では、後述するN型のIII族窒化物半導体からなる第1N型層100は、N型GaN基板の一部である。このように、第1N型層100がN型GaN層であることにより、容易に第1P型層200と接するように形成することができる。オーミック接続部が、ソース領域340および第1N型層100と接するように設けられている。ここでいうオーミック接続部とは、N型のIII族窒化物半導体とオーミック接続する材料から構成される。また、N型のIII族窒化物半導体とオーミック接続する材料からなるとは、N型のIII族窒化物半導体とオーミック接続する材料であれば、半導体でも金属でもよい。広義として、N型のIII族窒化物半導体に対して、ショットキー障壁が小さい材料も含まれる。たとえば、200°C動作を仮定した場合、ショットキー障壁がボルツマン定数×絶対温度=40meV程度より低ければ、オーミック接続となる。また、ショットキー障壁がボルツマン定数×絶対温度の値より高くても、N型のIII族窒化物半導体の電子濃度が1×1019cm-3よりも大きい場合、オーミック接続しているものとみなせる。第1の実施形態では、オーミック接続部としては、N型のIII族窒化物半導体である。具体的には、オーミック接続部としては、たとえば、N型GaN層520である。これにより、オーミック接続部であるN型GaN層520は、ソース領域340および第1N型層100と接するとともに、オーミック接続することができる。また、少なくともオーミック接続部N型GaN層520と接するように、ソース電極540が設けられている。ここで、第1N型層100は、オーミック接続部N型GaN層520よりもドレイン電極600に近い位置に設けられている。逆に、第1N型層100がオーミック接続部N型GaN層520よりもドレイン電極600から離れている場合、サージ電圧が印加された時に、主な電流が第1P型層200を通過してしまい、保護素子としての機能が小さくなってしまう。一方、第1の実施形態のような配置であることにより、保護素子の動作時に、電流を第1N型層100からオーミック接続部N型GaN層520へと通過させることができる。また、ドレイン電極600は、ドレイン領域320および第1P型層200と接するように設けられている。これにより、ドレイン電極600は、第1P型層200と接している部分において、ショットキー接合を形成している。すなわち、ドレイン電極600は、FETのドレイン電極としてだけでなく、保護素子であるショットキーバリアダイオードのカソードとしても機能する。保護素子の機能については、詳細を後述する。ここで、ドレイン電極600は、第1P型層200と接している部分において、ショットキー接合を形成している。このショットキー障壁を制御することにより、降伏電圧を制御することができる。具体的には、ドレイン電極600の材料、または、第1P型層200のP型不純物濃度を制御することができる。また、上記したソース電極540およびドレイン電極600としては、たとえば、Ti/Alである。なお、この場合、Ti/Alのドレイン電極600は、P型GaN層の第1P型層200と接する部分において、上記したショットキー接合を形成している。以上のように、第1の実施形態に係る半導体装置10は、上記した構成を備えている。次に、図2から図5を用いて、第1の実施形態に係る半導体装置の製造方法について、説明する。図2から図5は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第1の実施形態に係る半導体装置10の製造方法は、以下のような工程を備えている。まず、P型のIII族窒化物半導体からなる第1P型層200を形成する。次いで、第1P型層200の下に位置するように、N型のIII族窒化物半導体からなる第1N型層100を形成する。次いで、第1P型層200に、N型のソース領域340およびドレイン領域320を形成する。次いで、第1P型層200上に、ゲート絶縁膜420を形成する。次いで、ゲート絶縁膜420上に、ゲート電極440を形成する。次いで、ドレイン領域320および第1P型層200と接するように、ドレイン電極600を形成する。さらに、ソース領域340および第1N型層100と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部上述したN型GaN層520を形成するオーミック接続部形成工程を備えている。以下詳細を説明する。まず、図2aのように、P型のIII族窒化物半導体からなる第1P型層200を形成する。上記したように、第1の実施形態では、P型のIII族窒化物半導体からなる第1P型層200は、P型GaN基板の一部である。第1の実施形態でいう第1P型層200を形成する工程とは、P型GaN基板を準備する工程を意味する。一方、基板がN型GaN基板の場合では、後述するN型のIII族窒化物半導体からなる第1N型層100は、N型GaN基板の一部である。このとき、P型の第1P型層200として、基板上にP型GaN層をエピタキシャル成長させる方法であってもよい。なお、III族窒化物半導体のエピタキシャル成長には、MOCVDMetalOrganicChemicalVaporDeposition法が用いられる。次いで、第1P型層200の下に位置するように、N型のIII族窒化物半導体からなる第1N型層100を形成する。P型GaN基板の裏面側に、第1N型層100として、N型GaN層をエピタキシャル成長させる。一方、上述のように、N型GaN基板の場合では、後述するN型の第1N型層100は、N型GaN基板の一部である。したがって、上記した第1P型層200を形成する工程と、第1N型層100を形成する工程は、基板の種類によって、逆の順に行っても良い。次いで、図2bのように、第1P型層200に、N型のソース領域340およびドレイン領域320を形成する。具体的には、まず、基板上にレジスト膜不図示を塗布する。次いで、露光および現像を行い、ソース領域340およびドレイン領域320となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、第1P型層200に、N型不純物としてSiをイオン注入する。次いで、レジスト膜を剥離する。次いで、N型不純物の活性化のために、アニール処理を行う。以上により、ソース領域340およびドレイン領域320を形成する。次いで、図3aのように、ソース領域340および第1N型層100と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部N型GaN層520を形成するオーミック接続部形成工程。このオーミック接続部形成工程において、以下のようにして、基板にN型不純物をイオン注入することにより、オーミック接続部N型GaN層520を形成する。まず、基板上にレジスト膜不図示を塗布する。次いで、露光および現像を行い、オーミック接続部となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、N型不純物としてSiをイオン注入する。次いで、レジスト膜を剥離する。次いで、N型不純物の活性化のために、アニール処理を行う。以上のようにして、オーミック接続部として、N型GaN層520を形成する。なお、前述のソース領域340およびドレイン領域320を形成する工程において、N型不純物を活性化させるために行うアニール処理は、このオーミック接続部形成工程におけるアニール処理と兼ねることができる。次いで、図3bのように、ソース領域340およびドレイン領域320と、オーミック接続部N型GaN層520が形成されている状態で、第1P型層200上に、ゲート絶縁膜420となる膜を成膜する。ここでは、ゲート絶縁膜420として、たとえば、SiO2膜をALDAtomicLayerDeposition法により成膜する。次いで、ゲート絶縁膜420上に、ゲート電極440となる膜を成膜する。ここでは、ゲート電極440として、たとえば、Ti/Auをスパッタ法により成膜する。次いで、上記したゲート電極440となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜420およびゲート電極440となる直上以外の領域に、レジスト膜の開口を形成する。すなわち、FETのソース領域340およびドレイン領域320で挟まれたチャネルとなる領域の直上を残して、レジスト膜の開口を形成する。次いで、RIEReactiveIonEtchingにより、ゲート絶縁膜420およびゲート電極440をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート絶縁膜420およびゲート電極440を形成する。次いで、図4aのように、基板上に、ゲート絶縁膜420およびゲート電極440を被覆するように、ゲート電極保護膜700となる膜を成膜する。ここでは、ゲート電極保護膜700として、Al2O3膜をALD法により成膜する。次いで、図4bのように、下記のようにして、ゲート電極保護膜700を形成する。上記したゲート電極保護膜700となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜420およびゲート電極440の周囲を残して、レジスト膜の開口を形成する。次いで、RIEReactiveIonEtchingにより、ゲート電極保護膜700をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート電極保護膜700を形成する。次いで、図5のように、ソース電極540およびドレイン電極600となる金属膜を成膜する。ここでは、ソース電極540およびドレイン電極600として、たとえば、Ti/Alをスパッタ法により成膜する。次いで、露光および現像により、ソース電極540およびドレイン電極600をパターニングする。このとき、ドレイン領域320および第1P型層200と接するように、ドレイン電極600を形成する。以上のようにして、第1の実施形態に係る半導体装置10を得る。次に、図6および図7を用い、第1の実施形態の効果について、保護素子の機能に関しても合わせて説明する。図6は、第1の実施形態の効果を説明するための図である。図6aは、第1の実施形態に係る半導体装置10のうち、ドレイン電極600に高い正電圧サージ電圧が印加された場合を示している。まず、第1の実施形態に係る半導体装置10の保護素子の構成について説明する。図6aのように、ドレイン電極600は、第1P型層200と接する部分において、保護素子として、ショットキーバリアダイオード後述する図6bのSBDを形成している。なお、ドレイン電極600は、上記ショットキーバリアダイオードSBDのカソードとなっている。さらに、そのショットキーバリアダイオードSBDの下には、第1P型層200と第1N型層100とにより、PN接合ダイオード後述する図6bのD1を形成している。このように、上記したショットキーバリアダイオードSBDとダイオードD1がアノードを合わせるような形態で、保護回路を形成している。図6bは、第1の実施形態に係る半導体装置10の等価回路を示している。図6bのように、通常の使用状態では、図6aにおけるゲート電極440G、ソース電極540またはオーミック接続部N型GaN層520S、およびドレイン電極600Dにより、NチャネルFETを形成している。先に述べたように、ドレイン電極600Dおよびソース電極540またはオーミック接続部N型GaN層520Sの間には、FETと並列に、上記した保護素子が形成されている。次に、図7を用いて、第1の実施形態に係る半導体装置10のうち、ドレイン電極600に降伏電圧以上の高い正電圧サージ電圧が印加された場合を説明する。図7は、第1の実施形態の効果を説明するための図である。図7中、ECは伝導帯の下端の準位を、EVは価電子帯の上端の準位を、EFとは、フェルミ準位を、それぞれ示している。また、図7中、黒丸印は電子を、白抜き丸印はホールを示している。図7aおよび図7bは、第1P型層200とドレイン電極600との接合におけるバンド図を示している。そのうち、図7aは、FETの駆動電圧の程度で通常の動作をしている場合を示している。この場合、FETを構成するドレイン電極600Dおよびソース電極540またはオーミック接続部N型GaN層520Sの間に電流が流れている状態である。このとき、FETの駆動電圧の程度の電圧が印加された状態では、ドレイン電極600から第1P型層200へのホールに対する障壁が高い。このため、ホールは、ドレイン電極600から、この障壁を乗り越えることができない。したがって、保護素子のショットキーバリアダイオードSBDには、ダイオードの逆バイアスが印加された状態となるため、電流は流れない。一方、図7bは、ドレイン電極600に降伏電圧以上の高い正電圧サージ電圧が印加された場合を示している。この場合、ドレイン電極600と第1P型層200とのショットキー障壁は、FETの通常動作時におけるショットキー障壁よりも、さらに急峻になる。このため、ショットキー障壁の距離が短くなる。したがって、ホールが、直接トンネルにより、ドレイン電極600から第1P型層200に注入される。これにより、半導体装置10における主電流は、FETを流れる経路から、SBDを含む保護回路を流れる経路へと変化する。なお、図7cは、比較例として、第1P型層200ではなく、半絶縁性GaN層がドレイン電極600と接合している場合のバンド図を示している。比較例において、ドレイン電極600にサージ電圧が印加された場合、半絶縁性GaN層の空乏層が広く延びる。このため、ショットキー障壁の距離が長いままとなる。したがって、ホールは、ドレイン電極600から第1P型層200にトンネル注入できない。一方、第1の実施形態では、上記したように、ドレイン電極600と第1P型層200とが接合している。これにより、サージ電圧が印加された際に、ショットキー障壁の距離が短くなり、ホールがドレイン電極600から第1P型層200へトンネル注入される。また、第1の実施形態では、保護素子のショットキーバリアダイオードSBDの下には、ダイオードD1が順方向に接続された状態となっている。したがって、サージ電圧が印加された場合、SBDを流れた電流は、ダイオードD1中の第1P型層200から第1N型層100へ流れていく。このとき、第1P型層200のうち、FETのチャネルを構成している部分には電流は流れない。または、FETのチャネルを構成している部分に、流れる電流は少ない。さらに、サージ電圧により生じた電流は、第1N型層100から、オーミック接続部であるN型GaN層520およびソース電極540へ、障壁で妨げられることなく流れていく。このようにして、ドレイン電極600に高い正電圧サージ電圧が印加された場合、FETが破壊されることを防止することができる。よって、本実施形態によれば、装置面積を増大させることなく、保護素子を有する半導体装置10を提供することができる。第2の実施形態図8は、第2の実施形態に係る半導体装置の構成を示す図である。第2の実施形態は、オーミック接続部が金属からなるソース電極540である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図8のように、第2の実施形態に係る半導体装置10は、第1の実施形態におけるオーミック接続部の位置に、金属からなるソース電極540が形成されている。すなわち、第2の実施形態では、オーミック接続部は、ソース電極540を兼ねている。したがって、オーミック接続部であるソース電極540は、ソース領域340に接しているとともに、第1N型層100にも接している。次に、図9から図11を用いて、第2の実施形態に係る半導体装置10の製造方法について説明する。図9から図11は、第2の実施形態に係る半導体装置10の製造方法を説明するための図である。第2の実施形態に係る製造方法は、以下の点を除いて、第1の実施形態の製造方法と同様である。ゲート電極440を形成する工程の後、オーミック接続部形成工程を行う。このとき、オーミック接続部形成工程において、第1P型層200を貫通して第1N型層100まで至る第3開口部560を形成するとともに、当該第3開口部560に金属を埋設することにより、オーミック接続部としてソース電極540を形成する。以下詳細を説明する。まず、図9aのように、第1の実施形態と同様にして、P型のIII族窒化物半導体からなる第1P型層200として、P型GaN基板を準備する。次いで、第1P型層200の下に位置するように、N型のIII族窒化物半導体からなる第1N型層100を形成する。さらに、第1P型層200に、N型のソース領域340およびドレイン領域320を形成する。次いで、図9bのように、FETのソース領域340およびドレイン領域320で挟まれたチャネルとなる領域の直上に、ゲート絶縁膜420およびゲート電極440を形成する。次いで、図10aのように、ゲート絶縁膜420およびゲート電極440を被覆するように、ゲート電極保護膜700を形成する。第2の実施形態では、まず、このようにゲート電極440を形成する工程を行った後に、下記のように、オーミック接続部形成工程を行う。次いで、図10bのように、第1P型層200を貫通して第1N型層100まで至る第3開口部560を形成する。具体的には、下記手順により、第3開口部560を形成する。まず、基板上に、レジスト膜不図示を塗布する。次いで、露光および現像を行い、オーミック接続部であるソース電極540となる領域に、レジスト膜の開口を形成する。次いで、RIEにより、第1P型層200を貫通して第1N型層100に至るまでエッチングすることにより、第3開口部560を形成する。このとき、第3開口部560は、基板を貫通しない限り、第1N型層100に入り込んでいても構わない。次いで、レジスト膜を剥離する。以上により、第3開口部560を形成する。次いで、図11のように、第3開口部560に金属を埋設することにより、オーミック接続部としてソース電極540をパターン形成する。上述のように、埋設する金属は、たとえば、Ti/Alである。このとき、同時に、ドレイン電極600を、ドレイン領域320および第1P型層200と接するように、ドレイン電極600を形成する。以上のようにして、第2の実施形態に係る半導体装置10を得る。第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、オーミック接続部として、抵抗の低い金属からなるソース電極540が、直接、第1N型層100と接している。これにより、第1の実施形態よりも、保護回路の電流経路が短くなる。したがって、ドレイン電極600に高い正電圧サージ電圧が印加された場合、より確実にFETが破壊されることを防止することができる。第3の実施形態図12は、第3の実施形態に係る半導体装置の構成を示す図である。この半導体装置10は、以下のような構成を備えている。P型のIII族窒化物半導体からなる第1P型層200が設けられている。第1P型層200上には、ゲート絶縁膜420が設けられている。ゲート絶縁膜420上には、ゲート電極440が設けられている。また、少なくとも第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。また、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600が設けられている。ここで、上述のソース領域340は、第1N型層100と接している。以下、第1の実施形態と同じ部分は説明を省略しながら、詳細を説明する。図12のように、この半導体装置10は、ゲート絶縁膜420、ゲート電極440、ソース領域340およびドレイン領域320を含むNチャネルFETと、ドレイン電極600、ゲート絶縁膜420、第1P型層200、第1N型層100およびソース領域340を含む保護回路と、を有している。基板は、たとえば、P型GaN基板である。したがって、第1の実施形態と同様に、P型のIII族窒化物半導体からなる第1P型層200は、P型GaN基板の一部である。また、第1P型層200上には、ゲート絶縁膜420が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。第3の実施形態では、ゲート絶縁膜420は、たとえば、AlGaNである。具体的には、アンドープのAlXGa1-xN0.15≦X≦0.3である。このように、ゲート絶縁膜420がAlGaNで形成されていることにより、チャネルのGaNとの間のヘテロ界面において、高密度の2次元電子ガスを発生させることができる。また、ゲート絶縁膜420上には、ゲート電極440が設けられている。また、ゲート絶縁膜420およびゲート電極440を覆うように、ゲート電極保護膜700が設けられている。少なくとも第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。第2の実施形態では、後述するように、ゲート絶縁膜420および第1P型層200に、第1開口部350および第2開口部330を形成することにより、それぞれの開口部において、ソース領域340およびドレイン領域320が形成されている。なお、少なくとも第1P型層200内とは、ソース領域340またはドレイン領域320が、第1P型層200の上面よりも上に突き出して形成されていても構わないことを意味している。また、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600が設けられている。第2の実施形態では、ドレイン領域320およびゲート絶縁膜420と接するように、ドレイン電極600が設けられている。これにより、ドレイン電極600は、ゲート絶縁膜420と接する部分において、保護素子として、ゲート絶縁膜420および第1P型層200を含むMISMetal-Insulator-Semiconductor型ダイオード以下、MISダイオードを形成している。なお、ドレイン電極600と接する部分だけ、ゲート絶縁膜420を除去することにより、ドレイン電極600は第1P型層200と接するように形成されていてもよい。この場合、保護素子は、第1の実施形態と同様のショットキーバリアダイオードとなる。ここで、上述のソース領域340は、第1N型層100と接している。これにより、ソース領域340は、FETの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。一方、ドレイン領域320は、第1P型層200内に形成されており、第1N型層100とは接していない。すなわち、ドレイン領域320は、第1N型層100から離間して形成されている。以上のように、第3の実施形態に係る半導体装置10は、上記した構成を備えている。次に、図13から図15を用いて、第3の実施形態に係る半導体装置の製造方法について、説明する。図13から図15は、第3の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施形態に係る半導体装置10の製造方法は、以下のような工程を備えている。まず、P型のIII族窒化物半導体からなる第1P型層200を形成する。次いで、第1P型層200の下に位置するように、N型のIII族窒化物半導体からなる第1N型層100を形成する。次いで、第1P型層200上に、ゲート絶縁膜420を形成する。次いで、ゲート絶縁膜420および第1P型層200を貫通して第1N型層100まで至る第1開口部350を形成するとともに、ゲート絶縁膜420を貫通して第1P型層200の一部に第2開口部330を形成する。次いで、第1開口部350と第2開口部330とにN型のIII族窒化物半導体を選択的に成長させて、それぞれ、第1N型層100に接するソース領域340と、ドレイン領域320とを形成する。次いで、ゲート絶縁膜420上に、ゲート電極440を形成する。次いで、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600を形成する。以下詳細を説明する。まず、図13aのように、第1の実施形態と同様にして、P型のIII族窒化物半導体からなる第1P型層200として、P型GaN基板を準備する。次いで、第1P型層200の下に位置するように、N型のIII族窒化物半導体からなる第1N型層100を形成する。次いで、図13bのように、第1P型層200上に、ゲート絶縁膜420を形成する。ここでは、MOCVD法により、AlGaNをエピタキシャル成長させる。次いで、マスク層として、たとえば、SiO2層800を成膜する。次いで、図14aのように、ゲート絶縁膜420および第1P型層200を貫通して第1N型層100まで至る第1開口部350を形成するとともに、ゲート絶縁膜420を貫通して第1P型層200の一部に第2開口部330を形成する。具体的には、下記手順により、第1開口部350および第2開口部330を形成する。まず、基板上に、レジスト膜不図示を塗布する。次いで、露光および現像を行い、第1開口部350となる領域に、レジスト膜の開口を形成する。次いで、RIEにより、SiO2層800、ゲート絶縁膜420および第1P型層200を貫通して第1N型層100に至るまでエッチングすることにより、第1開口部350を形成する。このとき、第1開口部350は、基板を貫通しない限り、第1N型層100に入り込んでいても構わない。次いで、レジスト膜を剥離する。同様にして、今度は第2開口部330となる領域に、レジスト膜の開口をパターン形成する。次いで、RIEにより、SiO2層800およびゲート絶縁膜420を貫通して第1P型層200の一部に、第2開口部330を形成する。このとき、第2開口部330を、第1N型層100まで到達しない範囲で形成する。次いで、レジスト膜を剥離する。以上により、第1開口部350および第2開口部330を形成する。次いで、図14bのように、第1開口部350と第2開口部330とにN型のIII族窒化物半導体を選択的に成長させて、それぞれ、第1N型層100に接するソース領域340と、ドレイン領域320とを形成する。このとき、MOCVD法により、たとえば、N型GaNをエピタキシャル成長させて、ソース領域340およびドレイン領域320を形成する。第3の実施形態では、ゲート絶縁膜420の上面と同一面を形成するように、ソース領域340およびドレイン領域320を形成する。具体的には、ドレイン領域320がゲート絶縁膜420の上面と同じ高さまで成長させた状態で、先に成膜したSiO2層800に加え、ドレイン領域320上のみにさらにSiO2層800を形成する。次いで、ソース領域340の残りの部分をエピタキシャル成長させて、ゲート絶縁膜420の上面と同一面を形成するように、ソース領域340を形成する。最後に、マスク層であるSiO2層800を剥離する。以上により、ソース領域340およびドレイン領域320を形成する。なお、ソース領域340またはドレイン領域320を、第1P型層200の上面よりも上に突き出して形成しても構わない。また、ドレイン領域320を、ソース領域340よりも高く形成してもよい。この場合、上記したように、マスク層であるSiO2層800を再度成膜する必要がない。次いで、図15aのように、ゲート絶縁膜420上に、ゲート電極440を形成する。次いで、ゲート絶縁膜420およびゲート電極440を被覆するように、ゲート電極保護膜700をパターン形成する。次いで、図15bのように、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600を形成する。ここでは、ドレイン領域320およびゲート絶縁膜420と接するように、ドレイン電極600を形成する。なお、ドレイン電極600と接する部分だけ、ゲート絶縁膜420を除去することにより、ドレイン電極600を第1P型層200と接するように形成してもよい。同時に、ドレイン電極600とともに、ソース電極540を形成する。以上のようにして、第3の実施形態に係る半導体装置10を得る。第3の実施形態によれば、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600が設けられている。これにより、保護素子として、ドレイン電極600、ゲート絶縁膜420および第1P型層200を含むMIS型ダイオード、またはドレイン電極600および第1P型層200を含むショットキーバリアダイオードが形成されている。したがって、第1の実施形態と同様の効果を得ることができる。さらに、FETを構成するソース領域340は、第1N型層100と接している。これにより、ソース領域340は、FETの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。以上の実施形態においては、MOCVD法によって、III族窒化物半導体をエピタキシャル成長させる方法を説明したが、MBEMolecularBeamEpitaxy法、またはガスソースMBE法であってもよい。以上の実施形態においては、バルクGaN基板を用いた場合を説明したが、サファイア基板上に、第1N型層100および第1P型層200を順に形成した基板を用いてもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。なお、以上において、第3の実施形態に係る以下の発明も開示されている。付記1P型のIII族窒化物半導体からなる第1P型層と、前記第1P型層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、少なくとも前記第1P型層内に設けられ、前記ゲート電極の両脇に位置するN型のソース領域およびドレイン領域と、前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、前記ドレイン領域および前記第1P型層もしくは前記ゲート絶縁膜と接するように設けられたドレイン電極と、を備え、前記ソース領域は、前記第1N型層と接している半導体装置。付記2P型のIII族窒化物半導体からなる第1P型層を形成する工程と、前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、前記第1P型層上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜および前記第1P型層を貫通して前記第1N型層まで至る第1開口部を形成するとともに、前記ゲート絶縁膜を貫通して前記第1P型層の一部に第2開口部を形成する工程と、前記第1開口部と前記第2開口部とにN型のIII族窒化物半導体を選択的に成長させて、それぞれ、前記第1N型層に接するソース領域と、ドレイン領域とを形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程と、前記ドレイン領域および前記第1P型層もしくは前記ゲート絶縁膜と接するように、ドレイン電極を形成する工程と、を備える半導体装置の製造方法。