"互いに貫通電極で接続された複数の半導体チップを備える積層型半導体装置において、第1の電源端子から前記複数の半導体チップにそれぞれ形成された回路素子を介して第2の電源端子に至る経路に含まれる貫通電極の本数が、互いに等しいことを特徴とする半導体装置。前記貫通電極を前記複数の半導体チップの積層方向に直列接続して、第1、第2及び第3の電源供給線を形成し、前記第1及び前記第2の電源供給線の間に前記複数の半導体チップにそれぞれ形成された回路素子を並列接続し、前記積層方向の一方の端側で前記第1及び前記第2の電源供給線のうちの一方の一端に前記第1の電源端子を接続し、前記積層方向の一方の端側で前記第3の電源供給線の一端に前記第2の電源端子を接続するとともに、前記積層方向の他方の端側で前記第3の電源供給線の他端に前記第1及び第2の電源供給線のうち他方の電源供給線の一端を接続した、ことを特徴とする請求項1に記載の半導体装置。前記複数の半導体チップの各々において、前記第1、前記第2及び前記第3の電源供給線が前記積層方向に直交する方向に一列に配列され、かつ前記第1及び前記第2の電源供給線のうちの一方と前記第3の電源供給線とが互いに隣り合うように、前記貫通電極が形成されていることを特徴とする請求項1又は2に記載の半導体装置。前記第1、前記第2及び前記第3の電源供給線からなる組を複数有し、これら複数の組の電源供給線が前記積層方向に直交する方向に一列に配列され、全ての組で前記第1、前記第2及び前記第3の電源供給線の配列順が同じであることを特徴とする請求項3に記載の半導体装置。積層された複数の半導体チップを備え、前記複数の半導体チップの各々は、回路素子と該回路素子に接続される第1及び第2の貫通電極と、第3の貫通電極とを含み、各半導体チップに形成された前記第1、前記第2及び前記第3の貫通電極は、積層方向に隣接する他の半導体チップに形成された前記第1、前記第2及び前記第3の貫通電極と接続されて第1、第2及び第3の電源供給経路を形成し、前記第1及び第2の電源供給経路のうちの一方は、前記積層方向の一方の端に位置する半導体チップに形成された第1の電源端子に接続され、前記第3の電源供給経路は、前記積層方向の一方の端に位置する半導体チップに形成された第2の電源端子に接続されるとともに、前記積層方向の他方の端に位置する半導体チップ側で前記第2の電源供給経路の一端に接続されている、ことを特徴とする半導体装置。前記第1、前記第2及び前記第3の貫通電極は、前記複数の半導体チップの各々において、前記第1、前記第2及び前記第3の電源供給線が前記積層方向に直交する方向に一列に配列され、かつ前記第1及び前記第2の電源供給線のうちの一方と前記第3の電源供給線とが互いに隣り合うように形成されていることを特徴とする請求項5に記載の半導体装置。前記複数の半導体チップの各々は、前記第1、前記第2及び前記第3の貫通電極からなる組を複数有し、これら複数の組の貫通電極が前記積層方向に直交する方向に一列に配列され、全ての組で前記第1、前記第2及び前記第3の貫通電極の配列順が同じであることを特徴とする請求項6に記載の半導体装置。特許文献1に記載された半導体装置は、ボンディングワイヤを配置するためのスペースを必要とするため、小型化及び薄型化が困難であるという問題点がある。また、特許文献2に記載された半導体装置は、積層される半導体チップの数に応じて中間電圧供給用の電源端子と貫通電極を必要とするため、積層される半導体チップの増加に伴って電源端子及び貫通電極の数が増加し、その構成が複雑になるという問題点がある。本発明は、ボンディングワイヤを用いることなく、また半導体チップの数に応じた数の電源端子及び貫通電極を設けることなく、積層された複数の半導体チップに実質上等しい電源電圧を供給することができる半導体装置を提供しようとするものである。本発明の一形態に係る半導体装置は、互いに貫通電極で接続された複数の半導体チップを備える積層型半導体装置であって、第1の電源端子から前記複数の半導体チップにそれぞれ形成された回路素子を介して第2の電源端子に至る経路に含まれる貫通電極の本数が、互いに等しいことを特徴とする。本発明によれば、第1の電源端子から回路素子を経て第2の電源端子へ至る経路の貫通電極の数を、積層された半導体チップの全てに関して等しくしたので、ボンディングワイヤや半導体チップの数に応じた数の電源端子及び貫通電極を設けることなく、比較的単純な構成で、積層された複数の半導体チップに実質的に等しい電源電圧を供給することができる半導体装置を提供することができる。以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示す模式図である。図示の半導体装置10は、図の上下方向積層方向に互いに積層されて積層体を構成する複数の半導体チップを有している。ここでは、3個の半導体チップ11,12,13が積層されている例を示すが、積層される半導体チップの数はこれに限らず2以上の任意の数とすることができる。また、好ましくは、3個の半導体チップ11,12,13は、互いに排他的に動作するものである。半導体装置10は、また、積層された半導体チップ11,12,13が搭載される配線基板14を有している。配線基板14は、回路基板やインターポーザーと呼ばれるものであってよい。半導体チップ11,12,13の各々は、半導体基板111,121,131と、これら半導体基板111,121,131上にそれぞれ形成されたデバイス配線層112,122,132とを有している。ここで、好ましくは、3個の半導体チップ11,12,13は、互いに動作時の電流が実質的に等しい構成のものである。さらに好ましくは、3個の半導体チップ11,12,13は、実質的に同一構成のチップである。半導体基板111,121,131は、例えばシリコン基板であってよい。半導体基板111,121,131の各々には、複数の貫通電極TSV:ThroughSiliconVia113,123,133が貫通して形成されている。ここでは、一対の電源端子に対応して、各シリコン基板に3個の貫通電極が形成される例を示している。電源端子が複数対存在する場合には、各電源端子対に対応して3個の貫通電極を形成することができる。また、信号端子には、それぞれ対応する貫通電極を形成することができる。デバイス配線層112,122,132は、それぞれ回路素子114,124,134と、それらと貫通電極との間を接続する配線とを含む。ここでは、回路素子として抵抗とスイッチを含む例を示しているが、任意の機能回路を構成することができる。機能回路には、種々のロジック回路やメモリ等が含まれてよい。また、回路素子114,124,134は、互いに同一の構成を有するものであっても、互いに異なる構成を有するものであってもよい。半導体チップ11,12,13の各々は、貫通電極の端部図の下端に設けられた半田バンプマイクロバンプを用いて、下層に位置する半導体チップ又は配線基板14に電気的に接続される。各半導体チップに形成された貫通電極は、積層方向に直列に接続され、例えば、図の右側から第1、第2及び第3の電源供給線を形成する。こうして、半導体チップ11,12,13と配線基板14とは、複数の貫通電極を介して互いに電気的に接続される。なお、図では、最下層の半導体チップ11から最上層の半導体チップ13まで、貫通電極113,123,133は同一位置に形成されているように見える。しかしながら、貫通電極は、必ずしも同一位置に形成されている必要はない。けれども、相互に接続される貫通電極が同一位置にあれば作成時に用いられるTSVマスクフォトマスクを共用できる。また、配線長を短くすることができる。最下層の半導体チップ11に設けられる2つの半田バンプは、一対の電極端子として用いられる。各半導体チップ1112,13に含まれる3つの貫通電極113123,133のうちの一つ図の右側の貫通電極は、一対の電極端子の一方に接続され、高電位側電源供給線第1の電源供給線を構成する。また、各半導体チップに含まれる貫通電極のうち別の一つ図の中央の貫通電極は、低電位側電源供給線第2の電源供給線を構成する。各半導体チップ11,12,13の回路素子114,124,134は、高電位側電源供給線と低電位側電源供給線との間に並列に接続される。各半導体チップに含まれる貫通電極のうち、残りの一つ図の中央の貫通電極は、最上層の半導体チップ13において低電位側電源供給線に接続されるとともに、一対の電源端子の他方に接続され、帰還用電源供給線第3の電源供給線を構成する。なお、第3の電源供給線は、転送用電源供給線として高電位側電源供給線に接続されてもよい。この場合、一対の電極端子の一方は、高電位側電源供給線ではなく転送用電源供給線に接続される。また、一対の電極端子の他方は、低電位側電源供給線に接続される。また、帰還用電源供給線と低電位側電源供給線の間又は、転送用電源供給線と高電位側電源供給線の間の接続は、必ずしも半導体チップ13のデバイス配線層で行う必要はない。即ち、これらの間の接続は、半導体チップ13の上に連結層又は半導体チップを設けることで行ってもよい。連結層を用いることで、半導体チップ13の構成を他の半導体チップ11,12と同じにすることができ、作成時に使用されるメタルマスク等を共用できる。配線基板14には、図示しない配線と複数の電極パッドとが形成されている。複数の電極パッドのうちの2個が一対の電源パッドとして用いられ、半導体チップ11に設けられた一対の電源端子に接続され、半導体装置10に電源電圧電源電位VDD及び接地電位VSSを供給する。以上の構成により、半導体チップ11,12,13の回路素子114,124,134は、実質的に等しい電源電圧の供給を受けることができる。その理由は、一方の電極端子から回路素子114,124,134を経て他方の電極端子に至る電源経路に含まれる貫通電極の数を、どの回路素子114,124,134を通る経路でも同じにしたからである。以下、詳述する。ここでは、積層された半導体チップ11,12,13は、選択的に動作するものとする。即ち、半導体チップ11,12,13は、それぞれ独立して動作し、2以上の半導体チップが同時に動作することはないものとする。この条件下で、半導体チップ11,12,13がそれぞれ動作するときの電源経路は、それぞれ、図2a,b,cに示すようになる。図2a,b,cにおいて、貫通電極は抵抗Rとして描かれている。また、高電位側電源供給線及び低電位側電源供給線はそれぞれLVDD及びLVSSとし、帰還用電源供給線はLVSSrとして描かれている。これらの図から容易に理解されるように、回路素子114,124,134のいずれを通る経路においても貫通電極の数は6個である。全ての貫通電極の抵抗値がδのとき、回路素子114,124,134にそれぞれ印加される電源電圧Vactは、層インデックスをnとして、Vact=VDD-nδ-VSS6-nδ=VDD-VSS-6δで表すことができる。即ち、回路素子114,124,134には、理論上等しい電源電圧が印加される。次に、各半導体チップにおける面内方向積層方向に直交する方向に関する貫通電極の配置面内配置について説明する。装置の小型化と動作速度の高速化等により、各貫通電極が有するLインダクタ成分を無視することができなくなってきている。この貫通電極が有するL成分による影響を、一対の電源端子に接続されている電源供給線を近接配置することでキャンセルすることができる。例えば、低電位側電源供給線LVSSに帰還用電源供給線LVSSrが接続されている場合は、図3aに示すように、高電位側電源供給線LVDDと帰還用電源供給線LVSSrとを隣り合わせに近接配置する。ここで、高電位側電源供給線LVDD、低電位側電源供給線LVSS及び帰還用電源供給線LVSSrからなる電源供給線の組を複数有している場合には、例えば、図3bに示すように、各半導体チップにおいて、低電位側電源供給線LVSSに含まれる貫通電極、帰還用電源供給線LVSSrに含まれる貫通電極及び高電位側電源供給線LVDDに含まれる貫通電極が、この順に繰り返し並ぶように、面内方向に一列に複数の貫通電極を配置する。図3bの構成において、動作中の半導体チップでは、破線に囲まれた高電位側電源供給線LVDDと帰還用電源供給線LVSSrには、大きさが同じで逆向きの電流が流れる。したがって、これらの電力供給線に含まれる貫通電極のL成分は相殺される。これにより、L成分に起因するノイズの発生を抑制することができる。一方、動作中の半導体チップの低電位側電源供給線LVSSには電流は流れない図2参照。そして、図3bに示すように複数組の電源供給線が一列に並んでいる場合、低電位側電源供給線LVSSは、それ自身が属する組の高電位側電源供給線LVDDと隣接する組の帰還用電源供給線LVSSrとの間に位置する。したがって、低電位側電源供給線LVSSrは、隣り合う組の電源供給線間を電磁的にシールドする役目を果たす。高電位側電源供給線LVDDに転送用電源供給線LVSSfが接続されている場合は、図4aに示すように、低電位側電源供給線LVSSと転送用電源供給線LVDDfとを隣り合わせに近接配置する。低電位側電源供給線LVSS、高電位側電源供給線LVDD及び転送用電源供給線LVDDfからなる電源供給線の組を複数有している場合には、例えば、図4bに示すように、各半導体チップにおいて、高電位側電源供給線LVDDに含まれる貫通電極、転送用電源供給線LVDDfに含まれる貫通電極及び低電位側電源供給線LVSSに含まれる貫通電極が、この順に繰り返し並ぶように、面内方向に一列に配置される。このときの半導体装置の縦断面図を図5に示す。なお、図5においては3個の半導体チップ11-1,12-1,13-1が、配線基板14-1上に積層されているものとし、回路素子や配線等は省略されている。図4b及び図5の構成においても、動作中の半導体チップでは、転送用電源供給線LVDDfと低電位側電源供給線LVSSには、大きさが同じで逆向きの電流が流れ、これらの電源供給線に含まれる貫通電極のインダクタ成分を相殺する。また、高電位側電源供給線LVDDは、隣り合う組の電源供給線間を電磁的にシールドする役目を果たす。なお、上記例では、複数の貫通電極が各半導体チップの面内方向に一列に並んで形成されるものとしたが、図6に示すように2列に並ぶように、或いは3列以上に並ぶように形成してもよい。また、上記例では各組に属する3つの電源供給線が等間隔で並んでいるものとしたが、一対の電源端子に接続された電源供給線を互いに近接配置し、残りの電源供給線を離れた位置に設けるようにしてもよい。例えば、図7a及びbに示すように、回路素子114,124,134の両側に高電位側電源供給線LVDDと低電位側電源供給線LVSSをそれぞれ配置するとともに、低電位側電源供給線LVSSに接続される帰還用電源供給線LVSSrを高電位側電源供給線LVDDの近傍に配置してよい。同様に、高電位側電源供給線LVDDに転送用電源供給線LVDDfが接続されている場合には、転送用電源供給線LVDDfを低電位側電源供給線LVSSの近傍に配置してもよい。このような構成においても、貫通電極が有するL成分の影響をキャンセルでき、ノイズの発生を抑制することができる。以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨を逸脱することなく種々の変更変形が可能である。"