半導体基板上に形成され所定方向にそれぞれ平行に延伸した複数の素子分離領域と、前記半導体基板上の隣接する前記素子分離領域に挟まれた素子領域上に形成された第1絶縁膜と、前記素子領域上の前記所定方向に所定間隔を空けて形成され、第1絶縁膜の上に順に積層された電荷蓄積層、第2絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記複数のワードラインの両側にそれぞれ1つずつ配置され、前記所定方向の幅が前記ワードラインより大きい選択トランジスタと、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われた第1空洞部と、前記選択トランジスタの前記ワードラインとは反対側の側壁部に形成され、上部が前記層間絶縁膜で覆われた第2空洞部と、を備え、互いに隣接する前記選択トランジスタ間の前記半導体基板表面に酸化膜が形成され、当該酸化膜下の前記所定方向に垂直方向の断面が凸型形状になっていることを特徴とする半導体記憶装置。第2空洞部が前記層間絶縁膜により閉塞されていることを特徴とする請求項1に記載の半導体記憶装置。前記ワードラインと前記選択トランジスタの間に位置し、上部を前記層間絶縁膜に覆われた第3空洞部をさらに備えることを特徴とする請求項1または2に記載の半導体記憶装置。半導体基板上に、第1絶縁膜、電荷蓄積層を順に積層する工程と、前記電荷蓄積層、前記第1絶縁膜、前記半導体基板の一部を除去して所定方向にそれぞれ平行に延伸した複数の素子分離領域を形成する工程と、前記電荷蓄積層および前記素子分離領域の上に第2絶縁膜、制御ゲート電極を順に積層する工程と、隣接する前記素子分離領域に挟まれた前記制御ゲート電極、前記第2絶縁膜、前記電荷蓄積層を前記所定方向に間隔を空けて除去することにより、複数のワードラインおよび当該複数のワードラインの両側にそれぞれ1つずつ前記所定方向の幅が前記ワードラインより大きい選択トランジスタを形成する工程と、前記ワードライン、前記選択トランジスタ、及び前記第1絶縁膜を覆うようにスペーサ酸化膜を形成する工程と、前記ワードラインおよび前記選択トランジスタの間隙を埋め込むように前記スペーサ酸化膜上に窒化膜を形成する工程と、前記ワードラインを挟まずに互いに隣接する前記選択トランジスタの間の前記半導体基板表面が露出するように前記窒化膜及び前記スペーサ酸化膜の一部を除去して、前記選択トランジスタの前記ワードラインとは反対側の側壁部に、前記スペーサ酸化膜及び前記窒化膜を含む側壁膜を形成する工程と、前記選択トランジスタ間の露出した前記半導体基板表面を熱酸化することにより、形成された熱酸化膜の下の前記所定方向に垂直方向の断面を凸型形状にする工程と、前記ワードライン、前記選択トランジスタ、前記窒化膜、前記熱酸化膜、および前記素子分離領域上にストッパ窒化膜を形成する工程と、前記選択トランジスタ間を埋め込むように前記ストッパ窒化膜上に層間酸化膜を形成する工程と、前記制御ゲート電極上面を露出させ、前記層間酸化膜の一部を除去するエッチング工程と、前記エッチング工程の後、前記窒化膜および前記ストッパ窒化膜の一部を除去する工程と、前記窒化膜の除去後に、前記ワードライン間および前記側壁部に空洞を形成してその上部を覆うように酸化膜を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。半導体基板上に、第1絶縁膜、電荷蓄積層を順に積層する工程と、前記電荷蓄積層、前記第1絶縁膜、前記半導体基板の一部を除去して所定方向にそれぞれ平行に延伸した複数の素子分離領域を形成する工程と、前記電荷蓄積層および前記素子分離領域の上に第2絶縁膜、制御ゲート電極を順に積層する工程と、隣接する前記素子分離領域に挟まれた前記制御ゲート電極、前記第2絶縁膜、前記電荷蓄積層を前記所定方向に間隔を空けて除去することにより、複数のワードラインおよび当該複数のワードラインの両端にそれぞれ1つずつ前記所定方向の幅が前記ワードラインより大きい選択トランジスタを形成する工程と、前記ワードライン、前記選択トランジスタ、及び前記第1絶縁膜を覆うようにスペーサ酸化膜を形成する工程と、前記ワードラインおよび前記選択トランジスタの間隙を埋め込むように前記スペーサ酸化膜上に窒化膜を形成する工程と、前記ワードラインを挟まずに互いに隣接する前記選択トランジスタの間の前記半導体基板表面が露出するように前記窒化膜及び前記スペーサ酸化膜の一部を除去して、前記選択トランジスタの前記ワードラインとは反対側の側壁部に、前記スペーサ酸化膜及び前記窒化膜を含む側壁膜を形成する工程と、前記選択トランジスタ間の露出した前記半導体基板表面を熱酸化することにより、形成された熱酸化膜の下の前記所定方向に垂直方向の断面を凸型形状にする工程と、前記ワードライン、前記選択トランジスタ、前記窒化膜、前記熱酸化膜、および前記素子分離領域上にストッパ窒化膜を形成する工程と、前記選択トランジスタ間を埋め込むように前記ストッパ窒化膜上に層間犠牲膜を形成する工程と、前記制御ゲート電極上面を露出させ、前記層間犠牲膜の一部を除去するエッチング工程と、前記エッチング工程の後、前記層間犠牲膜を除去する工程と、前記層間犠牲膜の除去後に、前記ストッパ窒化膜および前記窒化膜を除去する工程と、前記窒化膜の除去後に、前記ワードライン間に空洞を形成してその上部および前記熱酸化膜を覆うように酸化膜を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。しかしながら、従来のエアギャップ形成手法を適用した場合、選択ゲートトランジスタの側壁部にエアギャップが形成される。この構造では選択ゲートトランジスタとビット線コンタクトとの距離を短くした場合、ビット線コンタクトホール加工時にビット線コンタクトホールとエアギャップが接触してしまい、ビット線コンタクトホールに導電材料を埋め込む際に、エアギャップに導電材料が埋め込まれ、ビット線コンタクトホールとその隣接するビット線コンタクトホールが、エアギャップを介して短絡するおそれがある。そのため、選択ゲート間距離を短くすることができず、半導体装置面積を小さくすることができないという問題を有している。また、微細化に伴い、隣接する素子領域とコンタクトホールの間の耐圧確保により有利な構造が求められていた。本発明の一つの実施形態は、耐圧確保により有利な構造の半導体記憶装置およびその製造方法を提供することを目的とする。本発明の一つの実施形態の半導体記憶装置は、半導体基板上に形成され所定方向にそれぞれ平行に延伸した複数の素子分離領域と、前記半導体基板上の隣接する前記素子分離領域に挟まれた素子領域上に形成された第1絶縁膜と、前記素子領域上の前記所定方向に所定間隔を空けて形成され、第1絶縁膜の上に順に積層された電荷蓄積層、第2絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記複数のワードラインの両側にそれぞれ1つずつ配置され、前記所定方向の幅が前記ワードラインより大きい選択トランジスタと、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われた第1空洞部と、前記選択トランジスタの前記ワードラインとは反対側の側壁部に形成され、上部が前記層間絶縁膜で覆われた第2空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する前記選択トランジスタ間の前記半導体基板表面に酸化膜が形成され、当該酸化膜下の前記所定方向に垂直方向の断面が凸型形状になっている。以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態図1~図13に本実施形態にかかる半導体記憶装置の製造方法の各工程を示す。図1、図2、図3a、図4~図13は、紙面垂直方向が不揮発性半導体記憶装置のワード線方向となる断面図である。図1は、すでにワード線の加工を行った後の様子が示されている。ワード線の加工までは公知の方法で行うことができる。例えば、半導体基板1上にシリコン酸化膜からなるトンネル酸化膜2第1絶縁膜、ポリシリコン膜からなる浮遊ゲート電極3電荷蓄積層を形成する。図1のワード線方向紙面垂直方向に所定間隔を空けて浮遊ゲート電極3、トンネル酸化膜2、及び半導体基板1を除去してビット線方向所定方向である紙面横方向に沿って溝を形成する図示せず。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域図示せずを形成する。浮遊ゲート電極3及び素子分離領域を覆うようにインターポリ絶縁膜4第2絶縁膜を形成する。さらにインターポリ絶縁膜4上に第1のポリシリコン膜を形成する。選択トランジスタ及び周辺トランジスタが形成される領域、例えば図1のA領域においては、所定箇所の第1のポリシリコン膜及びインターポリ絶縁膜4の一部を除去して溝を形成する。この溝を埋め込むように第1のポリシリコン膜上に第2のポリシリコン膜を形成する。メモリセルアレイ部では制御ゲート電極5は第1のポリシリコン膜及び第2のポリシリコン膜からなる。また、選択ゲートトランジスタ及び周辺トランジスタではインターポリ絶縁膜4の上のポリシリコン膜制御ゲート電極5と下のポリシリコン膜浮遊ゲート電極3が接続されたエッチングインターポリ構造になっている例えば、A領域。制御ゲート電極5上にシリコン窒化膜6を形成する。そして、ビット線方向所定方向に所定間隔を空けてワード線方向紙面垂直方向に沿ってシリコン窒化膜6、制御ゲート電極5、インターポリ絶縁膜4、浮遊ゲート電極3を除去することでワードラインを加工することができる。ここで、A領域に示した選択トランジスタは複数のワードラインの両端にそれぞれ1つずつ配置される。一般に、選択トランジスタのビット線方向の幅はワードラインのビット線方向の幅より大きいが、ワードラインのビット線方向の幅の3倍以上であることが好ましい。図1に示すように、ワードライン加工を行った後、スペーサ酸化膜7シリコン酸化膜を形成し、不純物注入を行い半導体基板表面部に拡散層図示せずを形成する。そして、図2に示すようにスペーサ酸化膜7を覆い、ワードライン間を埋め込むように犠牲窒化膜8シリコン窒化膜を形成する。スペーサ酸化膜7及び犠牲窒化膜8はALDAtomicLayerDeposition法で形成することが好適である。犠牲窒化膜8はLP-CVD法やプラズマCVD法で形成してもよい。さらに、図2に示すように、犠牲窒化膜8をRIE反応性イオンエッチングによりエッチバックし、選択トランジスタの側壁部に側壁膜80を形成する。側壁膜80は犠牲窒化膜8及びスペーサ酸化膜7からなる。このエッチバックによりスペーサ酸化膜7およびトンネル酸化膜2も除去され、シリコン窒化膜6の上面、選択トランジスタ間の半導体基板1表面が露出される。次に、図3aに示すように、選択トランジスタ間の素子領域であるシリコン基板1表面を、熱酸化させ酸化膜9を形成する。このときの図3aのa部のワード線方向断面図を図3bに、図3aのb部のワード線方向断面図を図3cに示す。図3cに示すように、素子領域のシリコン基板1の表面に酸化膜9が形成される。素子分離領域10からまわりこむ酸化剤により、素子領域の形状はワード線方向断面に対し凸型形状となる。凸型形状とすることにより隣接素子領域およびコンタクトからの距離を離すことができる。次に、図4に示すように、コンタクト加工ストッパ窒化膜11シリコン窒化膜を形成する。次に、図5に示すように、選択トランジスタ間を埋め込むように層間酸化膜12を形成する。層間酸化膜12はワード線間の犠牲窒化膜8とウェットエッチング選択性が得られるシリコン酸化膜が好ましい。そしてシリコン窒化膜6をストッパとしてCMPChemicalMechanicalPolishing:化学的機械研磨により平坦化処理を行う図示せず。次に、図6に示すように、シリコン窒化膜6をRIEにより除去し、制御ゲート電極5の上面を露出させる。シリコン窒化膜6の除去の際、スペーサ酸化膜7、コンタクト加工ストッパ窒化膜11、及び層間酸化膜12も多少除去される。次に、図7に示すように、犠牲窒化膜8をウェットエッチング又はCDEChemicalDryEtchingで除去する。このとき、選択ゲートトランジスタ間の層間酸化膜12下方以外のコンタクト加工ストッパ窒化膜11も除去される。次に、図8に示すように、制御ゲート電極5の一部又はすべてをシリサイド13化する。シリサイド金属材料にはNi、Ti、Co、Pt、Pd、Ta、Moなど遷移金属4~11属の金属を用いることができる。次に、図9に示すように、プラズマCVD法によりシリコン酸化膜14を形成する。プラズマCVD法は埋め込み性が良くない堆積方法であるため、犠牲窒化膜8及びコンタクト加工ストッパ窒化膜11の除去された領域が埋め込まれず、その部分を空洞15-1、15-2エアギャップにすることができる。このようにしてワードライン間の空洞15-1、選択ゲートトランジスタの側壁部の空洞15-2を形成することができる。次に、図10に示すように、CMPストッパ窒化膜16シリコン窒化膜、層間絶縁膜17シリコン酸化膜を形成する。そしてCMPにより、層間絶縁膜17を研磨し、シリコン窒化膜16をストッパとして平坦化処理を行う。次に、図11に示すように、フォトレジスト膜18を塗布し、通常のリソグラフィ技術によってフォトレジス膜18を加工し、ビット線コンタクト形成用のホールパターン19を形成する。さらに、図12に示すように、フォトレジスト膜18をマスクとしてRIEにより、層間絶縁膜17のSiO2膜およびその下の層を貫通して半導体基板1に至るまでホールパターン19を加工する。アッシング処理等によりフォトレジスト18を除去する。最後に、図13に示すように、ビット線コンタクト部にタングステン等の配線金属20をCVD法により成膜し、ビット線コンタクトを形成する。図3の酸化膜9を形成する工程において、本実施形態とは異なりCVDなどを用いて犠牲窒化膜8の上にも全面に酸化膜を形成すると、図7の犠牲窒化膜8およびコンタクト加工ストッパ窒化膜11のエッチング除去において、支えのない酸化膜が残存することになる。この酸化膜が脱落したりすると、ゴミになって図8のシリサイド化における阻害要因となる。しかし以上説明した、本実施形態の半導体記憶装置の製造方法により、犠牲窒化膜8上を除いた選択ゲートトランジスタ間に熱酸化にて酸化膜9を形成することによりこの問題を解決することが可能となる。また、同時に本実施形態の半導体記憶装置は、隣接するワード線の間にエアギャップ15を形成し、かつ選択トランジスタ間の素子領域と隣接するコンタクトホールとの間の距離を広げることで、隣接する素子領域とコンタクトホールの間の耐圧確保に有利な構造を有する。第2の実施形態本実施形態にかかる半導体記憶装置の製造方法は、図4までの工程は第1の実施形態と同じである。図14~図23に図4に引き続く本実施形態にかかる半導体記憶装置の製造方法の各工程を示す。図14~図23は、紙面垂直方向が不揮発性半導体記憶装置のワード線方向となる断面図である。図4の後、図14に示すように、選択トランジスタ間を埋め込むように層間犠牲膜21を形成する。層間犠牲膜21はウェットエッチングで容易に溶解する、カーボン系塗布膜、BPSGBoronPhosphorusSiliconGlass膜が好ましい。そしてシリコン窒化膜6をストッパとしてCMPChemicalMechanicalPolishing:化学的機械研磨により平坦化処理を行う図示せず。次に、図15に示すように、シリコン窒化膜6をRIEにより除去し、制御ゲート電極5の上面を露出させる。シリコン窒化膜6の除去の際、スペーサ酸化膜7、コンタクト加工ストッパ窒化膜11、及び層間犠牲膜21も多少除去される。次に、図16に示すように、層間犠牲膜21をウェットエッチングで除去する。このとき、層間犠牲膜21がカーボン系塗布膜の場合は、アッシング処理等により除去する。BPSG膜の場合は、ウェットエッチングで除去する。次に、図17に示すように、犠牲窒化膜8をウェットエッチング又はCDEChemicalDryEtchingで除去する。このとき、選択ゲートトランジスタ間のコンタクト加工ストッパ窒化膜11も除去される。次に、図18に示すように、制御ゲート電極5の一部又はすべてをシリサイド13化する。シリサイド金属材料にはNi、Ti、Co、Pt、Pd、Ta、Moなど遷移金属4~11属の金属を用いることができる。次に、図19に示すように、プラズマCVD法によりシリコン酸化膜14を形成する。プラズマCVD法は埋め込み性が良くない堆積方法であるため、犠牲窒化膜8及びコンタクト加工ストッパ窒化膜11の除去されたワードライン間の領域が埋め込まれず、その部分を空洞15-1エアギャップにすることができる。ただし本実施形態においては、図19に示されるように選択トランジスタ間はシリコン酸化膜14で埋め込まれる。このようにしてワードライン間のみに空洞15を形成し、選択トランジスタの側壁部には空洞のない形状にすることができる。次に、図20に示すように、CMPストッパ窒化膜16シリコン窒化膜、層間絶縁膜17シリコン酸化膜を形成する。そしてCMPにより、層間絶縁膜17を研磨し、シリコン窒化膜16をストッパとして平坦化処理を行う。次に、図21に示すように、フォトレジスト膜18を塗布し、通常のリソグラフィ技術によってフォトレジス膜18を加工し、ビット線コンタクト形成用のホールパターン19を形成する。さらに、図22に示すように、フォトレジスト膜18をマスクとしてRIEにより、層間絶縁膜17のSiO2膜およびその下の層を貫通して半導体基板1に至るまでホールパターン19を加工する。アッシング処理等によりフォトレジスト18を除去する。最後に、図23に示すように、ビット線コンタクト部にタングステン等の配線金属20をCVD法により成膜し、ビット線コンタクトを形成する。本実施形態によれば、第1の実施形態と同様にシリサイド化の阻害要因を回避した上で、ワードライン間にエアギャップを形成して耐圧確保に有利な構造を備え、かつ選択トランジスタ間にエアギャップを形成しないことで選択トランジスタ間距離を縮めることができる。従って、例えば、千鳥パターンでビット線コンタクト配置するなどしてビット線コンタクト間隔を狭くした場合にも隣接ビット線コンタクト間の短絡の危険を回避してメモリ領域面積の縮小を図ることが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。