"光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む固体撮像装置。上記カラム入力部の上記複数のキャパシタは、上記1または複数の列信号線を転送されたアナログ信号を加算して上記カラム処理部に供給する請求項1記載の固体撮像装置。上記カラム入力部は、上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、キャパシタの容量値を変更可能である請求項1または2記載の固体撮像装置。上記カラム入力部は、上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、加算される画素信号の重み付けが可能である請求項2記載の固体撮像装置。上記カラム処理部は、入力段にキャパシタが配置され、上記カラム入力部は、上記複数のキャパシタを、上記カラム処理部の入力段のキャパシタと兼用している請求項1から4のいずれか一に記載の固体撮像装置。上記カラム処理部は、ランプ波である参照信号と当該列の読み出し信号電位とを比較する比較器と、上記比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持するカウンタラッチと、を含み、上記カラム入力部は、上記比較器の読み出し信号入力端子に対して並列に接続された複数の第1のキャパシタと、上記複数の第1のキャパシタと対応する列の上記複数の列信号線との接続状態を切替可能なスイッチと、上記比較器の参照信号入力端子および上記参照信号の供給ラインとの間に並列に接続された複数の第2のキャパシタと、を含む請求項1から5のいずれか一に記載の固体撮像装置。上記複数の第1のキャパシタと上記複数の第2のキャパシタは同数である請求項6記載の固体撮像装置。固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含むカメラシステム。しかしながら、特許文献1に開示された技術では、全ての画素を選択し、カラム処理部でのAD変換、および水平転送は間引きなしの動作と同様に行っている。そのため、これらAD変換時間、水平転送時間が律速しているような読み出しモードでは、高速化することができない。また、特許文献2に開示されている技術では、最終的に出力されるデータ信号量は間引いたものと同じになるが、実際の画素の読み出しは間引きなしと同じだけ行っている。すなわち、結局のところ、AD変換の回数は間引きなしと間引き加算では同じになっている。そのために、現状の大半のセンサにおいてAD期間がフレームレートに律速している状況では、加算を行っても高速化に寄与できない。本発明は、高速撮像やSN向上のために、画素信号を加算して読み出す場合において、AD変換の回数を減らすことが可能となり、その結果として、回路の低消費電力化や更なる高速撮像を実現することが可能な固体撮像装置およびカメラシステムを提供することにある。本発明の第1の観点の固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む。本発明の第2の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む。本発明によれば、高速撮像やSN向上のために、画素信号を加算して読み出す場合において、AD変換の回数を減らすことが可能となり、その結果として、回路の低消費電力化や更なる高速撮像を実現することができる。以下、本発明の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態固体撮像装置の第1の構成例2.カラム入力部の構成例3.第2の実施形態固体撮像装置の第2の構成例4.第3の実施形態カメラシステムの構成例<1.第1の実施形態>図3は、本実施形態に係る列並列ADC搭載固体撮像装置CMOSイメージセンサの構成例を示すブロック図である。図4は、本第1の実施形態に係る列並列ADC搭載固体撮像装置CMOSイメージセンサにおけるADC群およびその入力段をより具体的に示す図である。本実施形態の固体撮像装置100は、画素アレイ部から垂直信号線を介して読み出されるアナログ信号VSLに対して、アナログ信号をデジタル信号に変換するAD変換部やCDSやオートゼロなどのノイズキャンセル部を含むカラム処理部を列毎に有する。そして、固体撮像装置100において、1つのカラム処理部に対して、複数本の垂直信号線が、それぞれキャパシタCを介して接続されており、その接続を選択的に切断することができるスイッチを備えている。固体撮像装置100は、後述するように、キャパシタがAZやCDSに使われるキャパシタと兼用することが可能である。また、固体撮像装置100は、キャパシタの容量値がスイッチ等により変更可能である。そして、固体撮像装置100は、キャパシタによりカラム処理部へ送る信号値を加算することが可能である。また、固体撮像装置100は、キャパシタの容量を可変とすることで、加算される画素信号の重み付けが可能である。このように、本実施形態の固体撮像装置100は、高速撮像やSN向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を行うことにより、ADCの回数を減らすことが可能となっている。その結果として、回路の低消費電力化や更なる高速撮像を可能となっている。以下、固体撮像装置100の全体構成および各部の構成、特にカラム処理部ADCの比較器の入力段のキャパシタおよびスイッチの構成例について説明する。この固体撮像装置100は、図3および図4に示すように、撮像部としての画素アレイ部110、行垂直走査回路120、列水平転送走査回路130、およびタイミング制御回路140を有する。さらに、固体撮像装置100は、画素信号読み出し部としてのADC群であるカラム処理部群150、並びに参照信号RAMPを生成するDACデジタル-アナログ変換装置160を有する。固体撮像装置100は、アンプ回路S/A170、信号処理回路180、およびラインメモリ190を有する。これらの構成要素のうち、画素アレイ部110、行走査回路120、列走査回路130、カラム処理部群ADC群150、DAC160、並びにアンプ回路S/A170はアナログ回路により構成される。また、タイミング制御回路140、信号処理回路180、およびラインメモリ190はデジタル回路により構成される。画素アレイ部110は、フォトダイオード光電変換素子と画素内アンプとを含む複数の単位画素110Aがm行n列の2次元状マトリクス状に配列されている。[単位画素の構成例]図5は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。この単位画素110Aは、たとえばフォトダイオードにより形成される光電変換素子111を有している。単位画素110Aは、1個の光電変換素子111に対して、転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4トランジスタを能動素子として有する。光電変換素子111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタ112は、光電変換素子111と出力ノードとしてのフローティングディフュージョンFDとの間に接続されている。転送トランジスタ112は、転送制御線LTxを通じてそのゲート転送ゲートに駆動信号TGが与えられることで、光電変換素子である光電変換素子111で光電変換された電子をフローティングディフュージョンFDに転送する。リセットトランジスタ113は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続されている。リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して垂直信号線116に接続され、画素アレイ部外の定電流源とソースフォロアを構成している。そして、選択制御線LSELを通して制御信号アドレス信号またはセレクト信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理部群150に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。画素アレイ部110に配線されているリセット制御線LRST、転送制御線LTx、および選択制御線LSELが一組として画素配列の各行単位で配線されている。これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての行走査回路120により駆動される。本実施形態において、垂直信号線116は、1つのカラム処理部に対して、複数本の垂直信号線、図4の例では2本ずつ配線されている。すなわち、図5の例では、第1列に垂直信号線116-11,116-12が配線され、第2列に垂直信号線116-21,116-22が配線され、同様にして第n列に垂直信号線116-n1,116-n2が配線されている。そして、図5の例では、各列の図中右側に配線されている垂直信号線116-11,116-21,116-n1には奇数行の画素110Aが接続されている。各列の図中右側に配線されている垂直信号線116-12,116-22,116-n2には偶数行の画素110Aが接続されている。固体撮像装置100は、画素アレイ部110の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する行走査回路120、列アドレスや列走査を制御する列走査回路130が配置される。タイミング制御回路140は、画素アレイ部110、行走査回路120、列走査回路130、カラム処理部群150、DAC160、信号処理回路180、ラインメモリ190の信号処理に必要なタイミング信号を生成する。画素アレイ部110においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号VSLをカラム処理部群150の各カラム処理部151に出力する。本実施形態において、カラム処理部群150の各カラム処理部151の入力段にカラム入力部152が配置されている。カラム入力部152には、複数本の垂直信号線が、それぞれキャパシタCを介して接続されており、その接続を選択的に切断することができるスイッチSWを備えている。カラム入力部152は、高速撮像やSN向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を行うことにより、カラム処理AD変換の回数を減らすことが可能となっている。その結果として、固体撮像装置100は、全体の回路の低消費電力化や更なる高速撮像を可能となっている。カラム処理部群150では、各カラム処理部でそれぞれ、画素アレイ部110のアナログ出力をDAC160からの参照信号ランプ信号RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。[カラムADCの構成例]ここで、カラムADCの基本的な構成について説明した後、本実施形態の特徴的な構成であるカラム入力部152の構成について説明する。本実施形態のカラム処理部群150は、ADCブロックであるカラム処理部ADC151が複数列配列されている。すなわち、カラム処理部群150は、kビットデジタル信号変換機能を有し、カラム入力部152およびカラム処理部151ごとに各垂直信号線列線116-11,116-12~116-n1,116n2毎に配置され、列並列ADCブロックが構成される。各カラム処理部151は、DAC160により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMPと、行線毎に画素から垂直信号線を経由し得られるアナログ信号VSLとを比較する比較器コンパレータ151-1を有する。さらに、各カラム処理部151は、比較時間をカウントし、カウント結果を保持するカウンタラッチカウンタ151-2を有する。各カウンタチ151-2の出力は、たとえばkビット幅の水平転送線LTRFに接続されている。そして、水平転送線LTRFに対応したk個のアンプ回路170、および信号処理回路180が配置される。カラム処理部群150においては、垂直信号線116に読み出されたアナログ信号電位VSLは列毎カラム毎に配置された比較器151-1で参照信号RAMPと比較される。このとき、比較器151-1と同様に列毎に配置されたカウンタ151-2が動作している。各カラム処理部151は、ランプ波形のある参照信号RAMPとカウンタ値が一対一の対応を取りながら変化することで垂直信号線116の電位アナログ信号VSLをデジタル信号に変換する。カラム処理部ADC151は、参照信号RAMP電位Vslopの電圧の変化を時間の変化に変換するものであり、その時間をある周期で数えることでデジタル値に変換する。アナログ信号VSLと参照信号RAMPVslopが交わったとき、比較器151-1の出力が反転し、カウンタ151-2の入力クロックを停止し、または、入力を停止していたクロックをカウンタ151-2に入力し、AD変換を完了させる。以上のAD変換期間終了後、列走査回路130により、カウンタラッチ151-2に保持されたデータが、水平転送線LTRFに転送され、アンプ170を経て信号処理回路180に入力され、所定の信号処理により2次元画像が生成される。列走査回路130では、転送速度の確保のために数チャンネル同時並列転送を行う。タイミング制御回路140においては、画素アレイ部110、カラム処理部群150等の各ブロックでの信号処理に必要なタイミングを作成している。後段の信号処理回路180では、ラインメモリ190内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレルシリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。ラインメモリ190には、画素行毎に送信されるデジタル信号が格納される。本実施形態の固体撮像装置100においては、信号処理回路180のデジタル出力がISPやベースバンドbasebandLSIの入力として送信される。<2.カラム入力部152の構成例>図4の例では、各カラム入力部152は、第1のキャパシタC11,C12、第2のキャパシタC21,C22、およびスイッチSW11、SW12を含んで構成されている。本実施形態では、第1のキャパシタと第2のキャパシタの数は同数である。各カラム入力部152は、対応するカラム処理部151の比較器151-1の信号VSLの入力端子側にキャパシタC11の第1端子およびキャパシタC12の第1端子が並列に接続されている。キャパシタC11の第2端子はスイッチSW11を介して対応する列の図中左側の垂直信号線116-11~116-n1に接続されている。キャパシタC21の第2端子はスイッチSW12を介して対応する列の図中右側の垂直信号線116-12~116-n2に接続されている。各カラム入力部152は、比較器151-1の参照信号RAMPの入力端子側にキャパシタC21の第1端子およびキャパシタC22の第1端子が接続されている。キャパシタC21の第2端子およびキャパシタC22の第2端子は、参照信号RAMPの供給ラインLRAMPに共通に接続されている。このように、本実施形態では、画素からの信号を伝える垂直信号線を1カラム辺り2本持っており、それぞれがカラム入力部152においてキャパシタ容量を介して接続され、比較器151-1に入力されている。スイッチSW11,SW12は、全画素読み出し時、1対1加算時あるいは1対3加算時等により適宜選択的にオン、オフされる。カラム入力部152は、高速撮像やSN向上のために、画素信号を加算して読み出す場合において、容量を用いたアナログ加算を組み合わせることにより、AD変換の回数を減らすことが可能となっている。カラム入力部152は、その結果として、固体撮像装置100の回路の低消費電力化や更なる高速撮像を実現させている。[容量を用いたアナログ加算の原理]図6A,Bは、容量を用いたアナログ加算について原理をより具体的に説明するための図である。図6において、入力端子T1およびT2はキャパシタC11およびキャパシタC12を介して出力端子T3に接続されている。入力端子T1に入力電圧信号Vin1、入力端子T2に入力電圧信号Vin2に電圧信号が加わると出力端子T3には出力電圧信号Voutが生じる。その電圧Voutは次式で表される。ここで、C1はキャパシタC11の容量値を、C2はキャパシタC12の容量値を示している。図6Aは初期状態の容量加算動作を、図6Bは信号変化後の容量加算動作を説明するための図である。図6Aの初期状態でキャパシタC11,C12に蓄積されている電荷Q1,Q2は次式で与えられる。[数1]Q1=C1Vin1-VoutQ2=C2Vin2-Vout図6Bのように、信号が変化した後でキャパシタC11,C12に蓄積されている電荷Q1’,Q2’は次式で与えられる。[数2]Q1’=C1{Vin1ΔVin1-VoutΔVoutQ2’=C2{Vin2ΔVin2-VoutΔVout電荷保存則よりQ1Q2=Q1’Q2’の関係が成り立つので、上記の4式より次式が得られる。[数3]ΔVout=1/C1C2×C1ΔVin1C2ΔVin2これより容量比によって加算の重み付ができる。1:1加算の場合、C1=C2とすると、次のようになる。[数4]ΔVout=1/2×ΔVin1ΔViN21:3加算の場合、C1=3C2とすると、次のようになる。[数8]ΔVout=1/4×3ΔVin1ΔVin2なお、出力電圧Voutが単純な加算でなく、容量値に応じた加重平均となっていることにも注目が必要である。加算前と加算後の信号値の最大値は変わらず、後段の信号処理回路のダイナミックレンジの変更を必要としない。この容量によるアナログ加算をADCであるカラム処理部151の前入力段に用いた構成図が図4および図7に示すカラム入力部152である。[カラム入力部の第1の具体例]図7は、本実施形態に係るカラム入力部の第1の具体例を示す図であって、図4のカラム入力部をより具体的に示す図である。ここでは、第1列を例に説明する。図7において、カラム入力部152Aは、スイッチSW11,SW11、第1のキャパシタC11,C12、第2のキャパシタC21,C22、およびノードND11~ND15,ND21,ND22を含んで構成されている。ノードND11はアナログ信号VSL1が読み出される垂直信号線116-11に接続され、ノードND12はアナログ信号VSL2が読み出される信号線116-12に接続されている。ノードND13は比較器151-1の信号VLSの入力端子側、並びに、キャパシタC11の第1端子側およびキャパシタC12の第1端子側に接続されている。ノードND14はキャパシタC11の第2端子側に接続され、ノードND15はキャパシタC12の第2端子側に接続されている。ノードND21は参照信号RAMPの供給ラインLRAMおよびキャパシタC21の第2端子側およびキャパシタC22の第2端子側に接続されている。ノードND22は比較器151-1の参照信号RAMPの入力端子側、並びに、キャパシタC21の第1端子側およびキャパシタC22の第1端子側に接続されている。スイッチSW11は、切替信号VSLSW1に応じてノードND14をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW11は、切替信号VSLSW1に応じて、キャパシタC11を、垂直信号線116-11または垂直信号線116-12のいずれかに選択的に接続することができる。スイッチSW12は、切替信号VSLSW2に応じてノードND15をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW12は、切替信号VSLSW2に応じて、キャパシタC12を、アナログ信号VSL1が読み出される垂直信号線116-11またはアナログ信号VSL2が読み出される垂直信号線116-12のいずれかに選択的に接続することができる。なお、ここでは一例として、スイッチSW11は、切替信号VSLSW1がハイレベルのときは、キャパシタC11を垂直信号線116-11に接続し、キャパシタC11をローレベルのときは垂直信号線116-12に接続する。同様に、スイッチSW12は、切替信号VSLSW2がハイレベルのときは、キャパシタC12を垂直信号線116-11に接続し、ローレベルのときはキャパシタC12を垂直信号線116-12に接続する。ここで、図7のカラム入力部152Aにおける全画素読み出し時と1対1の加算読み出し時の動作について説明する。図8は、図7のカラム入力部の全画素読み出し時と1対1の加算読み出し時の2つのスイッチSW11、SW12によるアナログ信号の選択切替状態を示す図である。図9は、図7のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。図10は、図7のカラム入力部の1対1加算読み出し時のタイミングチャートを示す図である。なお、図9および図10において、HSYNCは水平同期信号を示す。全画素読み出し時は、切替信号VSLSW1およびVSLSW2が水平同期信号HSYNCに同期して同じレベルに切り替えられる。図9に示すように、切替信号VSLSW1およびVSLSW2が水平同期信号HSYNCに同期して同じハイレベルに設定される。これにより、キャパシタC11およびC12は垂直信号線116-11に接続され、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11とC12との並列キャパシタを介して、比較器151-1の読み出し信号の入力端子に入力される。次に、図9に示すように、切替信号VSLSW1およびVSLSW2が水平同期信号HYSNCに同期して同じローハイレベルに切り替えられる。これにより、キャパシタC11およびC12は垂直信号線116-12に接続され、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC11とC12との並列キャパシタを介して、比較器151-1の読み出し信号の入力端子に入力される。1対1加算読み出し時は、切替信号VSLSW1がハイレベルに固定され、およびVSLSW2が水平同期信号HSYNCに同期してローレベルに固定される。これにより、キャパシタC11は垂直信号線116-11に接続され、キャパシタC12は垂直信号線116-112に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパキャパシタを介してノードND13に供給され、アナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。[カラム入力部の第2の具体例]次に、2本の直信号線に接続されるキャパシタがスイッチで切り替えられ、垂直信号線116-11のアナログ信号VSL1と垂直信号線116-12のアナログ信号VSL2の加算の重み付けを変えられるカラム入力部の構成を第2の具体例として説明する。図11は、本実施形態に係るカラム入力部の第2の具体例を示す図であって、2本の直信号線に接続されるキャパシタがスイッチで切り替えられ、各垂直信号線のアナログ信号の加算の重み付けを変えられるカラム入力部の構成例を示す図である。ここでも、第1列を例に説明する。図11のカラム入力部152Bは、少なくとも全画素読み出し、1対1加算読み出し、1対3加算読み出しが可能であるように構成されている。図11のカラム入力部152Bは、アナログ信号側、参照信号側共に4個ずつの第1のキャパシタC11~C14、第2のキャパシタC21~C24、並びに、4個のスイッチSW11~SW14を有する。なお、図11においては、理解を容易にするために、図7と同一構成部分は同一符号をもって表している。図11のカラム入力部152Bは、スイッチSW11~SW14、第1のキャパシタC11~C14、第2のキャパシタC21~C24、およびノードND11~ND17,ND21,ND22を含んで構成されている。ノードND11はアナログ信号VSL1が読み出される垂直信号線116-11に接続され、ノードND12はアナログ信号VSL2が読み出される信号線116-12に接続されている。ノードND13は比較器151-1の信号VLSの入力端子側、並びに、ノードND13に対して並列に接続されたキャパシタC11~C14の第1端子側に接続されている。ノードND14はキャパシタC11の第2端子側に接続され、ノードND15はキャパシタC12の第2端子側に接続されている。ノードND16はキャパシタC13の第2端子側に接続され、ノードND17はキャパシタC14の第2端子側に接続されている。ノードND21は参照信号RAMPの供給ラインLRAM、およびノードND21とND22間に並列に接続されたキャパシタC21~C24の第2端子側に接続されている。ノードND22は比較器151-1の参照信号RAMPの入力端子側、並びに、キャパシタC21~C24の第1端子側に接続されている。スイッチSW11は、切替信号VSLSW1に応じてノードND14をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW11は、切替信号VSLSW1に応じて、キャパシタC11を、垂直信号線116-11または垂直信号線116-12のいずれかに選択的に接続することができる。スイッチSW12は、切替信号VSLSW2に応じてノードND15をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW12は、切替信号VSLSW2に応じて、キャパシタC12を、アナログ信号VSL1が読み出される垂直信号線116-11またはアナログ信号VSL2が読み出される垂直信号線116-12のいずれかに選択的に接続することができる。スイッチSW13は、切替信号VSLSW3に応じてノードND16をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW13は、切替信号VSLSW3に応じて、キャパシタC13を、アナログ信号VSL1が読み出される垂直信号線116-11またはアナログ信号VSL2が読み出される垂直信号線116-12のいずれかに選択的に接続することができる。スイッチSW14は、切替信号VSLSW4に応じてノードND17をノードN11またはノードND12のいずれかに接続する。すなわち、スイッチSW14は、切替信号VSLSW4に応じて、キャパシタC14を、アナログ信号VSL1が読み出される垂直信号線116-11またはアナログ信号VSL2が読み出される垂直信号線116-12のいずれかに選択的に接続することができる。なお、ここでは一例として、スイッチSW11は、切替信号VSLSW1がハイレベルのときは、キャパシタC11を垂直信号線116-11に接続し、キャパシタC11をローレベルのときは垂直信号線116-12に接続する。同様に、スイッチSW12は、切替信号VSLSW2がハイレベルのときは、キャパシタC12を垂直信号線116-11に接続し、ローレベルのときはキャパシタC12を垂直信号線116-12に接続する。スイッチSW13は、切替信号VSLSW3がハイレベルのときは、キャパシタC13を垂直信号線116-11に接続し、ローレベルのときはキャパシタC13を垂直信号線116-12に接続する。スイッチSW14は、切替信号VSLSW4がハイレベルのときは、キャパシタC14を垂直信号線116-11に接続し、ローレベルのときはキャパシタC14を垂直信号線116-12に接続する。ここで、図12のカラム入力部152Bにおける全画素読み出し時、1対1の加算読み出し時、および1対3加算読み出し時の動作について説明する。図12は、図11のカラム入力部の全画素読み出し時、1対1の加算読み出し時、および1対3加算読み出し時の4つのスイッチSW11~SW14によるアナログ信号の選択切替状態を示す図である。図13は、図12のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。図14は、図12のカラム入力部の1対1加算読み出し時のタイミングチャートを示す図である。図15は、図12のカラム入力部の1対3加算読み出し時のタイミングチャートを示す図である。全画素読み出し時は、図12および図13に示すように、切替信号VSLSW1~VSLSW4が水平同期信号HSYNCに同期して同じレベルに切り替えられる。たとえば、切替信号VSLSW1~VSLSW4が水平同期信号HSYNCに同期して同じハイレベルに設定される。これにより、キャパシタC11~C14は垂直信号線116-11に接続され、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11~C14の並列キャパシタを介して、比較器151-1の読み出し信号の入力端子に入力される。次に、切替信号VSLSW1~VSLSW4が水平同期信号HSYNCに同期して同じローハイレベルに切り替えられる。これにより、キャパシタC11~C14は垂直信号線116-12に接続され、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC11~とC14の並列キャパシタを介して、比較器151-1の読み出し信号の入力端子に入力される。1対1加算読み出し時は、図12および図14に示すように、切替信号VSLSW1およびVSLSW3が水平同期信号HYNCハイレベルに固定され、および切替信号VSLSW2およびVSLSW4が水平同期信号HSYNCに同期してローレベルに固定される。これにより、キャパシタC11およびC13は垂直信号線116-11に接続され、キャパシタC12およびC14は垂直信号線116-112に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11,C13を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12,C14を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。1対3加算読み出し時は、図12および図15に示すように、切替信号VSLSW1が水平同期信号HYNCハイレベルに固定され、および切替信号VSLSW2が水平同期信号HSYNCに同期してローレベルに固定される。これにより、キャパシタC11は垂直信号線116-11に接続され、キャパシタC12は垂直信号線116-112に接続される。また、切替信号VSLSW3,VSLSW4が水平同期信号HSYNCに同期して同じレベルに切り替えられる。たとえば、切替信号VSLSW3,VSLSW4が水平同期信号HSYNCに同期して同じハイレベルに設定される。これにより、キャパシタC13、C14は垂直信号線116-11に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11,C13、C14を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。次に、切替信号VSLSW3,VSLSW4が水平同期信号HSYNCに同期して同じローハイレベルに切り替えられる。これにより、キャパシタC13、C14は垂直信号線116-12に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12,C13,C14を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。[カラム入力部の具体的回路図例]次に、図11のカラム入力部のさらに具体的な回路図例について説明する。図16は、本実施形態に係るカラム入力部の第3の具体例を示す図であって、図12のカラム入力部をより具体的に示す図である。なお、図16においては、参照信号RAMPの入力部については省略してある。ここでも、第1列を例に説明する。図16のカラム入力部152Cは、少なくとも全画素読み出し、1対1加算読み出し、1対3加算読み出しが可能であるように構成されている。図16のカラム入力部152Cは、アナログ信号側、参照信号側共に4個ずつの第1のキャパシタC11~C14、第2のキャパシタC21~C24、並びに、5個のスイッチSW11C~SW15Cを有する。なお、図16においては、理解を容易にするために、図11と同一構成部分は同一符号をもって表している。図16のカラム入力部152Cは、スイッチSW11C~SW15C、スイッチSW16、SW17、キャパシタC11~C14、C21~C24、およびノードND11~ND17,ND21,ND22を含んで構成されている。ただし、カラム入力部152Cは、スイッチSW11C~SW15Cが転送ゲートCMOSスイッチにより形成され、その接続形態は図11と異なる部分がある。ノードND11はアナログ信号VSL1が読み出される垂直信号線116-11に接続され、ノードND12はアナログ信号VSL2が読み出される信号線116-12に接続されている。ノードND13は比較器151-1の信号VLSの入力端子側、並びに、ノードND13に対して並列に接続されたキャパシタC11~C14の第1端子側に接続されている。ノードND14はキャパシタC11の第2端子側に接続され、ノードND15はキャパシタC12の第2端子側に接続されている。ノードND16はキャパシタC13の第2端子側に接続され、ノードND17はキャパシタC14の第2端子側に接続されている。スイッチSW11Cは、切替信号VSLCUTSW1およびその反転信号XVSLCUTSW1Xは反転を示すに応じてノードND14をノードN11に選択的に接続する。スイッチSW11Cは、nチャネルMOSNMOSトランジスタNT11とpチャネルMOSPMOSトランジスタPT11のソースドレイン同士を接続した2つの端子を持つ転送ゲートにより形成されている。スイッチSW11Cの一方の端子がノードND11に接続され、他方の端子がノードND14に接続されている。スイッチSW11Cは、転送ゲートを形成するNMOSトランジスタNT11のゲートに切替信号VSLCUTSW1が供給され、PMOSトランジスタPT11のゲートに切替信号VSLSW1の反転信号XVSLCUTSW1が供給される。スイッチSW11Cは、切替信号VSLCUTSW1がハイレベルのとき導通状態オンとなりノードND14をノードND11垂直信号線116-11に接続し、ローレベルのとき非導通状態オフとなり、ノードND11とND14を非接続状態とする。スイッチSW12Cは、切替信号VSLCUTSW2およびその反転信号XVSLCUTSW2に応じてノードND15をノードN12に選択的に接続する。スイッチSW12Cは、NMOSトランジスタNT12とPMOSトランジスタPT12のソースドレイン同士を接続した2つの端子を持つ転送ゲートにより形成されている。スイッチSW12Cの一方の端子がノードND12に接続され、他方の端子がノードND15に接続されている。スイッチSW12Cは、転送ゲートを形成するNMOSトランジスタNT12のゲートに切替信号VSLCUTSW2が供給され、PMOSトランジスタPT12のゲートに切替信号VSLSW2の反転信号XVSLCUTSW2が供給される。スイッチSW12Cは、切替信号VSLCUTSW2がハイレベルのとき導通状態オンとなりノードND15をノードND12垂直信号線116-12に接続し、ローレベルのとき非導通状態オフとなり、ノードND12とND15を非接続状態とする。スイッチSW13Cは、切替信号VADDSW1およびその反転信号XVSLSW1に応じてノードND14とノードN16を選択的に接続する。スイッチSW13Cは、NMOSトランジスタNT13とPMOSトランジスタPT13のソースドレイン同士を接続した2つの端子を持つ転送ゲートにより形成されている。スイッチSW13Cの一方の端子がノードND14に接続され、他方の端子がノードND16に接続されている。スイッチSW13Cは、転送ゲートを形成するNMOSトランジスタNT13のゲートに切替信号VADDSW1が供給され、PMOSトランジスタPT13のゲートに切替信号VADDSW1の反転信号XVADDSW1が供給される。スイッチSW13Cは、切替信号VADDSW1がハイレベルのとき導通状態オンとなりノードND14とノードND16を接続し、ローレベルのとき非導通状態オフとなり、ノードND14とND16を非接続状態とする。スイッチSW14Cは、切替信号VADDSW2およびその反転信号XVSLSW2に応じてノードND16とノードN17を選択的に接続する。スイッチSW14Cは、NMOSトランジスタNT14とPMOSトランジスタPT14のソースドレイン同士を接続した2つの端子を持つ転送ゲートにより形成されている。スイッチSW14Cの一方の端子がノードND16に接続され、他方の端子がノードND17に接続されている。スイッチSW14Cは、転送ゲートを形成するNMOSトランジスタNT14のゲートに切替信号VADDSW2が供給され、PMOSトランジスタPT14のゲートに切替信号VADDSW2の反転信号XVADDSW2が供給される。スイッチSW14Cは、切替信号VADDSW2がハイレベルのとき導通状態オンとなりノードND16とノードND17を接続し、ローレベルのとき非導通状態オフとなり、ノードND16とND17を非接続状態とする。スイッチSW15Cは、切替信号VADDSW3およびその反転信号XVSLSW3に応じてノードND15とノードN17を選択的に接続する。スイッチSW15Cは、NMOSトランジスタNT15とPMOSトランジスタPT15のソースドレイン同士を接続した2つの端子を持つ転送ゲートにより形成されている。スイッチSW15Cの一方の端子がノードND15に接続され、他方の端子がノードND17に接続されている。スイッチSW15Cは、転送ゲートを形成するNMOSトランジスタNT15のゲートに切替信号VADDSW3が供給され、PMOSトランジスタPT15のゲートに切替信号VADDSW3の反転信号XVADDSW3が供給される。スイッチSW15Cは、切替信号VADDSW3がハイレベルのとき導通状態オンとなりノードND15とノードND17を接続し、ローレベルのとき非導通状態オフとなり、ノードND15とND17を非接続状態とする。スイッチSW16は、ノードND14と基準電位VSS間に接続され、ノードND14を所定のタイミングでリセットするために用いられる。スイッチSW16は、たとえばNMOSトランジスタNT16により形成されている。NMOSトランジスタNT16は、ドレインがノードND14に接続され、ソースが基準電位VSSに接続され、ゲートが制御信号CTL11の供給ラインに接続されている。スイッチSW17は、ノードND15と基準電位VSS間に接続され、ノードND15を所定のタイミングでリセットするために用いられる。スイッチSW17は、たとえばNMOSトランジスタNT17により形成されている。NMOSトランジスタNT17は、ドレインがノードND15に接続され、ソースが基準電位VSSに接続され、ゲートが制御信号CTL12の供給ラインに接続されている。ここで、図16のカラム入力部152Cにおける全画素読み出し時、1対1の加算読み出し時、および1対3加算読み出し時の動作について説明する。図17は、図16のカラム入力部の全画素読み出し時のタイミングチャートを示す図である。図18は、図16のカラム入力部の1対1加算読み出し時のタイミングチャートを示す図である。図19は、図16のカラム入力部の1対3加算読み出し時のタイミングチャートを示す図である。なお、本例の画素アレイ部110では、図17~図19に示すような、Gr,Gb,R,B画素を方形状に配列したベイヤー配列で形成されている。全画素読み出し時は、スイッチSW13C、SW14C、SW15Cの切替信号VADDSW1,VADDSW2,VADDSW3が水平同期信号HSYNCに同期してハイレベルに固定される。その結果、スイッチSW13C、SW14C、SW15Cは導通状態となり、ノードND14とノードND15は接続状態にある。また、全画素読み出し時は、切替信号VSLCUTSW1とVSLCUTSW2が水平同期信号HSYNCに同期して相補的レベルをとる。たとえば、切替信号VSLCUTSW1が水平同期信号HSYNCに同期して同じハイレベルに設定され、切替信号VSLCUTSW2がローレベルに設定される。これにより、キャパシタC11~C14は垂直信号線116-11に接続され、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11~C14を介して容量加算されて、比較器151-1の読み出し信号の入力端子に入力される。次に、切替信号VSLCUTSW1が水平同期信号HSYNCに同期して同じローレベルに切り替えられ、切替信号VSLCUTSW2がハイレベルに切り替えられる。これにより、キャパシタC11~C14は垂直信号線116-12に接続され、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC11~とC14を介して容量加算されて、比較器151-1の読み出し信号の入力端子に入力される。1対1加算読み出し時は、スイッチSW13C、SW15Cの切替信号VADDSW1,VADDSW3が水平同期信号HSYNCに同期してハイレベルに固定される。また、スイッチSW14Cの切替信号VADDSW2はローレベルに固定される。その結果、スイッチSW13C、SW15Cは導通状態となり、スイッチSW14Cは非導通状態となる。これにより、ノードND14とノードND16、ノードND15とノードND17は接続状態にあり、ノードND16とノードND17は非導通状態にある。また、1対1加算読み出し時は、切替信号VSLCUTSW1とVSLCUTSW2が水平同期信号HSYNCに同期してハイレベルに固定され、スイッチSW11C、SW12Cは導通状態となる。これにより、キャパシタC11およびC13は垂直信号線116-11に接続され、キャパシタC12およびC14は垂直信号線116-112に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11,C13を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12,C14を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。1対3加算読み出し時は、切替信号VSLCUTSW1とVSLCUTSW2が水平同期信号HSYNCに同期してハイレベルに固定され、スイッチSW11、SW12Cは導通状態に保持される。また、1対3加算読み出し時は、スイッチSW14Cの切替信号VADDSW2が水平同期信号HSYNCに同期してハイレベルに固定され、スイッチSW14Cが導通状態に保持される。そして、1対3加算読み出し時は、切替信号VADDSW1とVADDSW3が水平同期信号HSYNCに同期して相補的レベルをとる。たとえば、切替信号VADDSW3が水平同期信号HSYNCに同期して同じハイレベルに設定され、切替信号VADDSW1がローレベルに設定される。このとき、ノードND15とノードND16が導通状態となり、ノードND14とノードND16は非導通状態となる。これにより、キャパシタC11は垂直信号線116-11に接続され、キャパシタC12、C13、C14は垂直信号線116-112に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12,C13,C14を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。次に、切替信号VADDSW1が水平同期信号HSYNCに同期して同じハイレベルに設定され、切替信号VADDSW3がローレベルに切り替えられる。このとき、ノードND14とノードND17が導通状態となり、ノードND15とノードND17は非導通状態となる。これにより、キャパシタC11,C13,C14は垂直信号線116-11に接続され、キャパシタC12は垂直信号線116-112に接続される。その結果、垂直信号線116-11に読み出されたアナログ信号VSL1がキャパシタC11,C13、C14を介して、垂直信号線116-12に読み出されたアナログ信号VSL2がキャパシタC12を介してノードND13に供給されアナログ容量加算される。アナログ容量加算結果は容量値に応じた加重平均となっており、比較器151-1の読み出し信号の入力端子に入力される。なお、アナログ加算のためのキャパシタ容量は加算処理のために新たに用意する必要はなく、オートゼロやCDSのために用意された容量を用いることができる。オートゼロとは比較器151-1に用いられるアンプのオフセットをキャンセルするために、出力を入力端子に接続し、オフセット分の電荷を容量にチャージしておく技術である。また、CDSとは、リセットレベルと信号レベルを2回サンプリングすることで、オフセットノイズをキャンセルする技術である。現在のカラム並列処理を行うイメージセンサでは画素やカラムごとの特性差をなくすために、CDSやオートゼロ技術がほぼ全て使われているため、回路面積を増やすことなく加算処理を実現できる。たとえば、上記した図16のカラム入力部152Cにおいて、オートゼロ容量と組み合わせた回路として構成することが可能である。この回路では、オートゼロの容量が4分割され、それぞれをアナログ信号VSL1およびVSL2に配分するためのスイッチSW13C~SW15Cを有する。そして、上述したように、垂直信号線116-11,116-12を接続するためのスイッチSW11C、SW12Cを有する。以上説明したように、本実施形態の固体撮像装置によれば、画素加算時において、既存の方法に対して、およそ1/2の低消費電力化が可能になる。なお、この加算方法では、オートゼロ技術やCDS技術に使われている容量を利用することで、既存の構成に比べて回路規模の増大を必要としない。また、容量値をスイッチ等で切り替えることにより、任意の重み付けを施した加算を行うことができる。本実施形態では、読み出しラインと隣接するラインのデータが同時に選択され、AD変換を行うカラム処理部の前に容量により加算された後にAD変換される。すなわち、一般的な方法に比べてAD変換の回数は1/2に減っており、上側のカラム処理部のみが使われ、下側のカラム処理部は使わなくてもすむ。その結果、回路の低消費電力化につながる。<3.第2の実施形態>図20は、本第2の実施形態に係る列並列ADC搭載固体撮像装置CMOSイメージセンサを示す図である。この固体撮像装置10Aは、奇数列と偶数列とが別系統であるa系統第1系統とb系統第2系統で読み出す構造となっている。図20の構成では、第1系統と第2系統は画素アレイ部110を挟んで上下に分けられている両側カラム構造が採用されている。一般的には、加算処理を行う際には、1ラインの読み出し時間において、あるラインのデータを下のカラム処理部150bに、隣接する次のラインのデータを上のカラム処理部150aへ送る。続いて、次のラインの読み出し時間において、さらに次とその次のラインのデータを上下のカラム処理部へ送る。そして、カウンタや信号処理部により、読み出し信号の加算を行う。すなわち、最終的には加算により出力データレートは減ることになっても、全ての画素を読み出す場合と同じ回数のAD変換を行っている。これに対して、固体撮像装置10Aにおいては、上のカラム処理部150aに2つの画素信号を、下のカラム処理部150bにも2つの画素信号を伝送し、それぞれ容量加算を行うことにより、AD回数を1/2に減らしている。この構成では、加算により画素信号が間引かれた後の画素数だけのAD変換でよく、フレームレートを加算なしの状態の2倍にすることが可能となる。また、この構成では、加算処理を行う際に、1ラインの読み出し時間において、上のカラム処理部150aに2画素の信号を送り、容量加算し、次の読み出し時間においても、また2画素を送り、容量加算することもできる。この場合、加算処理モードにおいても、全画素の場合と同じフレームレートになるが、カラム処理部150bを使用する必要がなくなるので、カラム処理部150bの回路の電力を止めることができ、加算時の低消費電力化を行うこともできる。なお、本技術は、画素共有、たとえば2×2の単位で画素を共有してFDを持つ固体撮像装置についても適用することが可能である。以下に、画素加算における本実施形態の特徴的な効果を、一般的な方法と比較しつつ説明する。以下の説明では、両側カラム構造でなりカラム処理構造を片側カラム構造として説明する。図21は、本第1の実施形態に係る片側カラム構造における効果を説明するための図である。図22は、図21の比較例として示す図である。図22は、たとえば図11や図16のカラム入力部を採用した例を模式的に示しており、カラム入力部152Cの4つの容量はオートゼロ容量を用いている。この第1列のR画素およびG画素が垂直信号線116-11に接続され、他のR画素およびG画素が垂直信号線116-12に接続されている。これに対して、図22では第1列のR画素およびG画素が1本の垂直信号線116に接続されている。図21の本例の場合、1H水平同期期間に2画素同時に読み出し、容量加算を行ってからAD変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各H期間で順次画素読み出しが行われる。図22の比較例では、1H期間にR画素を読み出し、次に2H期間に他のR画素を読み出し、AD変換後のデジタル領域で加算を行うことから、高速化が困難である。図23は、本第2の実施形態に係る両側カラム構造における効果を説明するための図である。図24は、本第2の実施形態に係る両側カラム構造において、各列に4本の垂直信号線を配線した場合の効果を説明するための図である。図25は、図23の比較例として示す図である。図23および図24においても、たとえば図11や図16のカラム入力部を採用した例を模式的に示しており、カラム入力部152Cの4つの容量はオートゼロ容量を用いている。図23の本例の場合、1H水平同期期間に2画素同時に読み出し、容量加算を行ってからAD変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各H期間で順次画素読み出しが行われる。図23の例では、1H期間にR画素2つを同時に上側カラム処理部151aに読み出し、次の2H期間目にG画素2つを同時に上側カラム処理部151aに読み出している。下側カラム処理部151bが回路スタンバイ状態であり低消費電力化を実現可能である。また図24の例では、4本の垂直信号線116-11,116-12,116-13,116-14を配線してある。この場合、垂直信号線116-11,116-12でR画素2つを同時に上側カラム処理部151aに読み出し、垂直信号線116-13,116-14でG画素2つを同時に下側カラム処理部151bに読み出すことができる。すなわち、図24の例では4画素同時の加算読み出しを実現でき、高速化を実現することができる。図25の比較例では、1H期間にR画素を上側カラム処理部151aに読み出し、G画素を下側カラム処理部151bに読み出し、次に2H期間に他のR画を素上側カラム処理部151aに読み出し、他のG画素を下側カラム処理部151bに読み出す。そして、AD変換後のデジタル領域で加算を行うことから、高速化が困難である。図26は、本実施形態に係る片側カラム構造で2×2の画素共有における効果を説明するための図である。図27は、図26の比較例として示す図である。図26は、たとえば図11や図16のカラム入力部を採用した例を模式的に示しており、カラム入力部152Cの4つの容量はオートゼロ容量を用いている。この第1列において、所定行のR,Gr,Gb,Bの共有画素が垂直信号線116-11に接続され、他の行の共有画素が垂直信号線116-12に接続されている。これに対して、図27では第1列のR,Gr,Gb,Bの共有画素が1本の垂直信号線116に接続されている。図26の本例の場合、1H水平同期期間に2画素同時に読み出し、容量加算を行ってからAD変換を行うことが可能であり、高速化が可能である。図27の比較例では、1H期間に共有画素を読み出し、次に2H期間に他の共有画素を読み出し、AD変換後のデジタル領域で加算を行うことから、高速化が困難である。図28は、本第2の実施形態に係る両側カラム構造で2×2の画素共有における効果を説明するための第1図である。図29は、本第2の実施形態に係る両側カラム構造で2×2の画素共有における効果を説明するための第2図である。図30は、本第2の実施形態に係る両側カラム構造で2×2の画素共有において、各列に4本の垂直信号線を配線した場合の効果を説明するための図である。図31は、図28の比較例として示す図である。図28~図30においても、たとえば図11や図16のカラム入力部を採用した例を模式的に示しており、カラム入力部152Cの4つの容量はオートゼロ容量を用いている。図28の本例の場合、1H水平同期期間に2画素同時に読み出し、容量加算を行ってからAD変換を行うことが可能であり、高速化が可能である。なお、全画素読み出し時は、各H期間で順次画素読み出しが行われる。図28および図29の例では、1H期間にR画素2つを同時に上側カラム処理部151aに読み出し、次の2H期間目にG画素2つを同時に上側カラム処理部151aに読み出している。下側カラム処理部151bが回路スタンバイ状態であり低消費電力化を実現可能である。なお、図29の例は、画素ごとの容量比を変化させて容易に加重加算を実現可能である。また図30の例では、4本の垂直信号線116-11,116-12,116-13,116-14を配線してある。この場合、垂直信号線116-11,116-12でR画素2つを同時に上側カラム処理部151aに読み出し、垂直信号線116-13,116-14でG画素2つを同時に下側カラム処理部151bに読み出することができる。すなわち、図30の例では4画素同時の加算読み出しを実現でき、高速化を実現することができる。図31の比較例では、1H期間にR画素を上側カラム処理部151aに読み出し、G画素を下側カラム処理部151bに読み出し、次に2H期間に他のR画素上側カラム処理部151aに読み出し、他のG画素を下側カラム処理部151bに読み出す。そして、AD変換後のデジタル領域で加算を行うことから、高速化が困難である。また、図32は重み付け加算時の重み付けの概念を模式的に示す第1図である。図33は重み付け加算時の重み付けの概念を模式的に示す第2図である。図32および図33に示すように、加算読み出し時において、読み出す各画素間の飛び越し量行数の差が不均等の場合には、重心の調整を重み付け加算で行う必要がある。図30の例はその調整が必要な場合である。以上説明したように、本実施形態の固体撮像装置によれば、以下の効果を得ることができる。本実施形態によれば、画素加算時において、既存の方法に対して、およそ1/2の低消費電力化が可能になる。また、別の実施形態においては、2倍の高速な読み出しが可能となる。なお、この加算方法では、オートゼロ技術やCDS技術に使われている容量を利用することで、既存の構成に比べて回路規模の増大を必要としない。また、容量値をスイッチ等で切り替えることにより、任意の重み付けを施した加算を行うことができる。このような効果を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<4.第3の実施形態カメラシステムの構成例>図34は、本第3の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム200は、図34に示すように、本実施形態に係る固体撮像装置100,100Aが適用可能な撮像デバイス310を有する。カメラシステム200は、撮像デバイス210の画素領域に入射光を導く被写体像を結像する光学系として、たとえば入射光像光を撮像面上に結像させるレンズ220を有する。さらに、カメラシステム200は、撮像デバイス210を駆動する駆動回路230と、撮像デバイス210の出力信号を処理する信号処理回路240と、を有する。駆動回路230は、撮像デバイス210内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス210を駆動する。また、信号処理回路240は、撮像デバイス210の出力信号に対して所定の信号処理を施す。信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス210として、先述した固体撮像装置100,100Aを搭載することで、高速、高精度なカメラが実現できる。なお、本技術は以下のような構成もとることができる。1光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含む固体撮像装置。2上記カラム入力部の上記複数のキャパシタは、上記1または複数の列信号線を転送されたアナログ信号を加算して上記カラム処理部に供給する上記1記載の固体撮像装置。3上記カラム入力部は、上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、キャパシタの容量値を変更可能である上記1または2記載の固体撮像装置。4上記カラム入力部は、上記スイッチにより上記列信号線に接続するキャパシタ数を変更することにより、加算される画素信号の重み付けが可能である上記2記載の固体撮像装置。5上記カラム処理部は、入力段にキャパシタが配置され、上記カラム入力部は、上記複数のキャパシタを、上記カラム処理部の入力段のキャパシタと兼用している上記1から4のいずれか一に記載の固体撮像装置。上記6上記カラム処理部は、ランプ波である参照信号と当該列の読み出し信号電位とを比較する比較器と、上記比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持するカウンタラッチと、を含み、上記カラム入力部は、上記比較器の読み出し信号入力端子に対して並列に接続された複数の第1のキャパシタと、上記複数の第1のキャパシタと対応する列の上記複数の列信号線との接続状態を切替可能なスイッチと、上記比較器の参照信号入力端子および上記参照信号の供給ラインとの間に並列に接続された複数の第2のキャパシタと、を含む上記1から5のいずれか一に記載の固体撮像装置。7上記複数の第1のキャパシタと上記複数の第2のキャパシタは同数である上記6記載の固体撮像装置。8固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換素子を含む単位画素が行列状に配列され、当該画素配列の1列に対して複数の列信号線が配線され、当該複数の列信号線に、画素の位置する行に応じて規則的に接続さている画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、読み出し信号に対してカラム単位でカラム処理を行うカラム処理部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、1つの上記カラム処理部の入力に対して、並列に接続された複数のキャパシタを介して、当該カラムに対応する列に配線された1または複数の上記列信号線を接続可能なカラム入力部を含み、上記カラム入力部は、上記複数のキャパシタとカラムに対応する複数の列信号線との接続状態を変更可能なスイッチを含むカメラシステム。"