受信装置に伝送路を介して接続する送信装置において、前記受信装置に送信するデータを保持するエントリを備える保持部と、前記保持部のエントリに保持されたデータのうち、前記受信装置に送信する最後のデータである最終データを検出する最終データ検出部と、前記最終データ検出部が最終データを検出した場合、前記伝送路と前記受信装置を試験する試験データを生成する試験データ生成部と、最終データ検出部が最終データとして検出したデータを送信後、前記生成された試験データを前記受信装置に送信する送信部を有することを特徴とする送信装置。前記最終データ検出部は、データを書込む前記保持部のエントリを示すライトポインタと、データを読み出す前記保持部のエントリを示すリードポインタと、前記リードポインタが示すエントリから読み出した分割データを保持するリードレジスタと、前記ライトポインタと前記リードポインタを比較する比較部と、前記リードレジスタに保持したデータが最終データであるか否かを検出する検出部を有し、前記送信部は、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の一致を検出し、かつ、前記検出部が、前記リードレジスタに保持したデータが前記最終データであることを検出した場合、最終データ検出部が最終データとして検出したデータを送信後、前記生成された試験データを前記受信装置に送信することを特徴とする請求項1記載の送信装置。前記送信装置はさらに、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の一致を検出し、かつ、前記検出部が、前記リードレジスタに保持したデータが前記最終データであることを検出した場合、前記検出された最終データに試験データを送信する旨を示す試験データ送信情報を挿入する試験制御部を有することを特徴とする請求項2記載の送信装置。前記試験制御部は、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の不一致を検出した場合、試験停止を指示する試験停止情報が挿入されたデータを生成し、前記送信部は、前記生成された試験データを前記受信装置に送信後、前記試験制御部が生成した試験停止情報が挿入されたデータを前記受信装置に送信することを特徴とする請求項3記載の送信装置。前記送信装置は、前記受信装置に複数の伝送路を介して接続され、前記伝送路毎に、前記保持部と、前記最終分割データ検出部と、前記試験制御部と、前記試験データ生成部と、前記送信部を有することを特徴とする請求項1記載の送信装置。送信装置と、前記送信装置に伝送路を介して接続する受信装置を有する送受信システムにおいて、前記送信装置は、前記受信装置に送信するデータを保持するエントリを備える保持部と、前記保持部のエントリに保持されたデータのうち、前記受信装置に送信する最後のデータである最終データを検出する最終データ検出部と、前記最終データ検出部が最終データを検出した場合、前記伝送路と前記受信装置を試験する試験データを生成する試験データ生成部と、最終データ検出部が最終データとして検出したデータを送信後、前記生成された試験データを前記受信装置に送信する送信部を有し、前記受信装置は、前記送信装置からのデータを受信する受信部と、前記受信部が受信した前記送信装置からのデータのエラーを検出するエラー検出部を有することを特徴とする送受信システム。前記送受信システムにおいて、前記最終データ検出部は、データを書込む前記保持部のエントリを示すライトポインタと、データを読み出す前記保持部のエントリを示すリードポインタと、前記リードポインタが示すエントリから読み出した分割データを保持するリードレジスタと、前記ライトポインタと前記リードポインタを比較する比較部と、前記リードレジスタに保持したデータが最終データであるか否かを検出する検出部を有し、前記送信部は、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の一致を検出し、かつ、前記検出部が、前記リードレジスタに保持したデータが前記最終データであることを検出した場合、最終データ検出部が最終データとして検出したデータを送信後、前記生成された試験データを前記受信装置に送信することを特徴とする請求項6記載の送受信システム。前記送受信システムにおいて、前記送信装置はさらに、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の一致を検出し、かつ、前記検出部が、前記リードレジスタに保持したデータが前記最終データであることを検出した場合、前記検出された最終データに試験データを送信する旨を示す試験データ送信情報を挿入する試験制御部を有することを特徴とする請求項7記載の送受信システム。前記送受信システムにおいて、前記試験制御部は、前記比較部が、前記ライトポインタが示す値と前記リードポインタが示す値の不一致を検出した場合、試験停止を指示する試験停止情報が挿入されたデータを生成し、前記送信部は、前記生成された試験データを前記受信装置に送信後、前記試験制御部が生成した試験停止情報が挿入されたデータを前記受信装置に送信することを特徴とする請求項8記載の送受信システム。前記送受信システムにおいて、前記受信装置はさらに、前記エラー検出部が検出した前記送信装置からのデータのエラーを計数するエラー計数部を有することを特徴とする請求項6記載の送受信システム。前記送受信システムにおいて、前記受信装置はさらに、前記受信部が、前記送信装置からの試験データ送信情報を受信した場合、前記前記送信装置からの試験データを破棄する破棄部を有することを特徴とする請求項8記載の送受信システム。前記送受信システムにおいて、前記送信装置は、前記受信装置に複数の伝送路を介して接続されるとともに、前記伝送路毎に、前記保持部と、前記最終分割データ検出部と、前記試験制御部と、前記試験データ生成部と、前記送信部を有することを特徴とする請求項6記載の送受信システム。受信装置に伝送路を介して接続され、前記受信装置に送信するデータを分割した分割データを保持するエントリを複数備える保持部を有する送信装置の制御方法において、前記保持部のエントリに保持されたデータのうち、前記受信装置に送信する最後のデータである最終データを検出し、前記検出された最終分割データに、試験開始を指示する試験開始情報を挿入し、前記最終分割データに挿入された試験開始情報に基づき、前記伝送路と前記受信装置を試験する試験データを生成し、前記試験開始情報が挿入された最終分割データを送信後、前記生成された試験データを前記伝送路に送信することを特徴とする送信装置の制御方法。しかしながら、上述した伝送評価を実行する技術では、通常動作時とは異なる状態を意図的に作り出すため、質の良い伝送評価を行うことができない場合があるという問題がある。例えば、伝送装置は、シリアル変換用マクロの動作周波数を上昇させた場合には、伝送装置からのデータを受信する対向装置がデータを適切に取得することができるタイミングの幅を狭くしてしまう。すなわち、動作周波数を上昇させた場合には、基準タイミングとなるクロック信号に先だってデータ信号を確定しておかなければならない最小限の時間であるセットアップタイムと、タイミング信号を与えた後もデータ信号を保持しておかなければならない時間であるホールドタイムとの合計期間が短くなる。この結果、動作周波数を上昇させた場合、伝送装置は、伝送装置からのデータを受信する対向装置のシリアル変換用マクロが通常の動作周波数でデータを送信する場合よりも多くのエラーを検出してしまい、質の良い伝送評価を行う事ができない。また、伝送装置は、意図的にビットエラーを発生させた場合には、伝送経路において偶発的に発生するビットエラーをマスクしてしまう。つまり、伝送装置は、送信したデータから検出されるビットエラーが伝送経路において偶発的に発生したビットエラーであるのか、意図的に発生させたビットエラーであるのかを区別することができないので、質の良い伝送評価を行う事ができない。また、例えば、伝送装置は、PRBS出力器を用いて伝送評価を行った場合には、通常のデータ伝送を停止して、PRBS出力器が生成したパターンを伝送経路に出力する。この結果、伝送装置は、伝送経路を流すデータのパターンを安定させてしまうので、伝送経路を流れるデータのパターンが通常動作時とは異なる結果、質の良い伝送評価を行う事ができない。なお、伝送装置が複数の伝送経路を介してデータを送信する際に、所定のデータパターンの影響や、シリアル変換用マクロの設定値の影響を正確に判別するためには、各伝送経路の使用率が均一であることが望ましい。しかし、伝送装置は、複数の伝送経路を有するシステムの一部を用いて伝送経路の試験を行う場合には、内部資源がボトルネックとなり、各伝送経路の使用率を均一にできない。また、伝送装置は、各伝送経路の使用率を均一にできない場合は、検出されたエラーがデータパターンに依存するエラーであるのか、送信したデータ量に依存するエラーであるのか、伝送経路の位置に依存するエラーであるか否かの切り分けを困難にする。本願に開示の技術は、上述した問題に鑑みてなされたものであり、質の良い伝送評価を行う。1つの側面では、受信装置に伝送路を介して接続する送信装置である。送信装置は、受信装置に送信するデータを保持するエントリを備える保持部と、保持部のエントリに保持されたデータのうち、受信装置に送信する最後のデータである最終データを検出する最終データ検出部とを有する。また、送信装置は、最終データ検出部が最終データを検出した場合、伝送路と受信装置を試験する試験データを生成する試験データ生成部を有する。また、送信装置は、最終データ検出部が最終データとして検出したデータを送信後、生成された試験データを受信装置に送信する送信部を有する。1つの側面では、質の良い伝送評価を行う。以下に添付図面を参照して本願に係る送信装置、送受信システムおよび制御方法について説明する。以下の実施例1では、図1を用いて、伝送システムを有する情報処理システムの一例を説明する。図1は、実施例1に係る情報処理システムを説明するための図である。なお、情報処理システム1は、少なくとも、複数のCPUを有し、複数のシリアル伝送路を介して、各CPUが相互にデータの送受信を行うシステムである。図1に示すように、情報処理システム1は、CPU10、CPU10a、メモリ14、メモリ14aを有する。CPU10とCPU10aとは、複数のシリアル伝送路によって接続されている。また、メモリ14は、CPU10に接続されるメモリであり、メモリ14aは、CPU10aに接続されるメモリである。CPU10は、コア11、メモリコントローラ12、キャッシュ13、I/OInputOutputコントローラ20を有する。また、CPU10aは、コア11a、メモリコントローラ12a、キャッシュ13a、I/Oコントローラ20aを有する。なお、CPU10aが有するコア11a、メモリコントローラ12a、キャッシュ13a、I/Oコントローラ20aは、CPU10が有するコア11、メモリコントローラ12、キャッシュ13、I/OInputOutputコントローラ20と同様の処理を実行するものとして、以下の説明を省略する。コア11は、CPU10の主要部であり、キャッシュ13やメモリ14が記憶するデータを用いて、各種演算処理を実行し、各種演算処理の結果となるデータをキャッシュ13やメモリ14に格納する。また、コア11は、データをCPU10aに送信する場合には、送信するデータをキャッシュ13に格納し、キャッシュ13に格納したデータをCPU10aに送信するようI/Oコントローラ20に依頼する。また、メモリコントローラ12は、メモリ14に格納されたデータの読み出しや、メモリ14にデータの書き込みを行う制御装置である。I/Oコントローラ20は、CPU10aが有するI/Oコントローラ20aとの間でデータの送受信を行う入出力装置である。また、I/Oコントローラ20は、伝送経路の評価を行う場合には、各シリアル伝送経路の使用率を上げ、高速で各シリアル伝送経路の評価を行う。具体的には、I/Oコントローラ20は、キャッシュ13からI/Oコントローラ20aに送信するデータが途切れた場合には、ダミーデータをI/Oコントローラ20aに送信することで、伝送経路の利用率を100パーセントに近づける。また、I/Oコントローラ20は、キャッシュ13からI/Oコントローラ20aに送信するデータが発生した場合には、ダミーデータの送信を停止し、通常の送信処理を実行する。以下、図面を用いて、I/Oコントローラ20が実行する処理について、詳しく説明する。図2は、実施例1に係るI/Oコントローラの一例を説明するための図である。なお、図2には、I/Oコントローラ20のうち、データをCPU10aが有するI/Oコントローラ20aへ送信する部分について記載した。また、図2には、I/Oコントローラ20のうち、1つのシリアル伝送経路を用いて、データを送信する部分について記載した。図2に示す例では、I/Oコントローラ20は、上位層21、バッファ22、バッファ制御部23、ライトレジスタ27、リードレジスタ28、タグチェッカ29、制御部30、タグ編集部31、DLLPDataLinkLayerPacketジェネレータ32を有する。また、I/Oコントローラ20は、マルチプレクサ33、リードレジスタ34、フラグ記憶部35、PRBSPseudoRandomBitSequence生成器36、マルチプレクサ37を有する。また、I/Oコントローラ20は、CRCCyclicRedundancyCheck生成部38、SerDesSerializerDeserializerマクロ39を有する。また、バッファ制御部23は、ライトポインタ24、リードポインタ25、比較器26を有する。なお、図2に示す例では、バッファ22、バッファ制御部23、ライトレジスタ27、リードレジスタ28、タグチェッカ29、制御部30、タグ編集部31、DLLPジェネレータ32、マルチプレクサ33、リードレジスタ34、フラグ記憶部35及びPRBS生成器36は、I/Oコントローラ20の動作クロックに合わせてそれぞれ動作するものとする。上位層21は、キャッシュ13から送信するデータを取得した場合には、取得したデータ、すなわち、TLPTransactionLayerPacketをタグ付の8バイトのデータに分割し、分割した各データをライトレジスタ27に格納する。バッファ22は、対向装置であるI/Oコントローラ20aに送信するデータを記憶するバッファである。つまり、バッファ22は、I/Oコントローラ20aに送信するデータを保持するエントリを備える。具体的には、バッファ22は、記憶領域ごとに、タグ付の8バイトのデータに分割されたパケットのデータを記憶する。バッファ制御部23は、バッファ22に対するデータの格納や、バッファ22からのデータの読み出しを制御する。具体的には、バッファ制御部23は、ライトポインタ24とリードポインタ25とを有する。ライトポインタ24は、バッファ22が有する記憶領域のうち、新たなデータを格納する記憶領域のアドレスを示す。つまり、ライトポインタ24は、新たなデータを書き込むバッファ22のエントリを示す。バッファ制御部23は、ライトレジスタ27から分割されたデータがバッファ22に送信された場合には、送信されたデータをライトポインタ24が示すアドレスに対応する記憶領域に格納させる。また、バッファ制御部23は、バッファ22にデータを格納する度に、ライトポインタが示すアドレスを1インクリメントする。つまり、バッファ制御部23は、バッファ22が有する各格納領域に対して分割されたデータを順次格納する。リードポインタ25は、バッファ22が有する記憶領域のうち、次に読み出されるデータが格納された領域のアドレスを示す。つまり、リードポインタ25は、データを読み出すバッファ22のエントリを示す。バッファ制御部23は、リードレジスタ28が新たなバッファ22に格納されたデータを読み出す場合には、リードポインタ25が示すアドレスに対応する記憶領域に格納されたデータを読み出させる。また、バッファ制御部23は、リードレジスタ28がデータを読み出した場合には、リードポインタ25が示すアドレスを1インクリメントする。つまり、バッファ制御部23は、リードレジスタ28がバッファ22に格納されたデータを読み出す場合には、バッファ22に格納された各データを、格納された順に読み出させる。比較器26は、バッファ22が空か否かを判別する。具体的には、比較器26は、ライトポインタ24が示すアドレスと、リードポインタ25が示すアドレスとを比較する。そして、比較器26は、ライトポインタ24が記憶するアドレスとリードポインタ25が記憶するアドレスとが一致した場合には、バッファ22が空になった旨を制御部30に通知する。つまり、比較器26は、分割したデータを送信中のTLPと、次回送信するTLPとの間に隙間が存在する場合には、制御部30に、バッファ22が空になった旨を通知する。また、比較器26は、ライトポインタ24が示すアドレスとリードポインタ25が示すアドレスとが一致した状態から、ライトポインタ24が示すアドレスとリードポインタ25が示すアドレスとが一致しない状態へと遷移した場合には、新たなデータがバッファ22に格納された旨を制御部30に通知する。ここで、ライトポインタ24が示すアドレスとリードポインタ25が示すアドレスとが一致しない場合とは、例えば、バッファ22に書き込まれたデータに読み出されていないデータが存在する場合や、バッファ22に書き込まれたデータが全て読み出された後に、新たなデータがバッファ22に書き込まれた場合である。ライトレジスタ27は、上位層21から8バイトに分割されたデータを取得した場合には、取得したデータを記憶する。そして、ライトレジスタ27は、バッファ22が有する各格納領域のうち、リードポインタ25が記憶するアドレスが示す領域に、自身が記憶するデータを格納する。リードレジスタ28は、バッファ22が有する各格納領域のうち、リードポインタ25が記憶するアドレスが示す領域に格納されたデータを読み込む。そして、リードレジスタ28は、読み込んだデータをタグ編集部31へ送信する。タグチェッカ29は、リードレジスタ28がタグ編集部31に対して出力するデータに付与されたタグの種別を判別する。そして、タグチェッカ29は、判別したタグの種別を制御部30に通知する。例えば、タグチェッカ29は、リードレジスタ28がタグ編集部31に対して出力するデータに付与されたタグが、TLPの開始サイクルを表すタグであるSTPStartTLPである場合には、タグが開始サイクルを表す旨を制御部30に通知する。また、タグチェッカ29は、リードレジスタ28がタグ編集部31に対して出力するデータに付与されたタグがTLPの最終サイクルを表すタグであるENDタグである場合には、タグが最終サイクルを表す旨を制御部30に通知する。つまり、タググチェッカ29は、I/Oコントローラ20aに送信する最後のデータを検出した場合には、検出した旨を制御部30に通知する。制御部30は、バッファ22が空になったと比較器26が判別し、比較器26からバッファ22が空になった旨の通知を受付け、かつ、タグチェッカ29からタグがENDである旨の通知を受付けた場合は、以下の処理を実行する。すなわち、制御部30は、タグ編集部31に、当該ENDタグを、ダミーデータを送信する旨を示すDPSDummyPacketmodeStartタグに変換する旨の通知を行うと共に、フラグ記憶部35にダミーデータの生成を示すフラグを格納する。換言すると、制御部30は、フラグ記憶部35に、ダミーデータをI/Oコントローラ20aに送信するダミーモードである旨を示すフラグを格納する。また、制御部30は、タグ編集部31によってタグが変換されたデータがリードレジスタ34からCRC生成部38に出力されたタイミングで、マルチプレクサ37にPRBS生成器36からの出力をCRC生成部38に伝達する旨の信号を送信する。また、制御部30は、比較器26から、新たなデータがバッファ22に格納された旨の通知を受付けた場合には、以下の処理を実行する。すなわち、制御部30は、フラグ記憶部35に格納されたダミーデータの生成を示すフラグを消去するとともに、マルチプレクサ37にリードレジスタ34からの出力をCRC生成部38伝達する旨の信号を送信する。また、制御部30は、DLLPジェネレータ32に、DLLPパケットを生成する旨を通知するとともに、マルチプレクサ33に、DLLPジェネレータ32からの出力をリードレジスタ34へ伝達する旨の信号を送信する。タグ編集部31は、バッファ22が空になったと比較器26が判別した場合には、ダミーデータを送信する旨を示す情報を、バッファ22から最後に送信されるデータに付加する。具体的には、タグ編集部31は、制御部30からENDタグをDPSタグに変換する旨の通知を受付けた場合には、以下の処理を実行する。すなわち、タグ編集部31は、リードレジスタ28から受信した8バイトのデータのうち、TLPの最終サイクルを示すタグENDタグを、DPSタグに変換する。そして、タグ編集部31は、タグを変換したパケットをマルチプレクサ33に送信する。つまり、タグ編集部31は、ライトポインタ24とリードポインタ25が示す値が一致し、かつ、リードレジスタ28に記憶されたパケットにENDタグが格納されている場合には、ENDタグをDPSタグに変換する。DLLPジェネレータ32は、空のバッファ22に新たなデータが記憶されたと比較器26が判別した場合は、生成したダミーデータの送信を終了する旨を示すデータをマルチプレクサ33に送信する。例えば、DLLPジェネレータ32は、ダミーデータの送信を終了する旨を示す1バイトのDPEDummyPacketmodeEndタグを4つ生成し、生成したDPEタグをマルチプレクサ33に出力する。つまり、DLLPジェネレータ32は、ライトポインタ24とリードポインタ25の値とがずれた場合には、試験の終了を示すDPEタグを出力する。マルチプレクサ33は、タグ編集部31が送信したデータ、または、DLLPジェネレータ32が生成したDLLPをリードレジスタ34に伝達する。具体的には、マルチプレクサ33は、制御部30からタグ編集部31の出力をリードレジスタ34に伝達する旨の信号を受信した場合には、タグ編集部31からの出力をリードレジスタ34に伝える。また、マルチプレクサ33は、制御部30からDLLPジェネレータ32の出力をリードレジスタ34に出力する旨の信号を受信した場合には、DLLPジェネレータ32からの出力であるDLLPをリードレジスタ34に伝える。リードレジスタ34は、マルチプレクサ33から、データまたはDLLPを受信する。そして、リードレジスタ34は、受信したデータまたはDLLPをマルチプレクサ37に出力する。なお、リードレジスタ34は、タグ編集部31の出力が出力するデータ、DLLPジェネレータ32が出力するDLLPと、PRBS生成器36が生成するPRBSとをCRC生成部38に伝達するタイミングを制御するためのレジスタである。フラグ記憶部35は、ダミーデータの生成を示すフラグを記憶する記憶部である。例えば、フラグ記憶部35は1ビットのレジスタであり、制御部30がダミーデータの生成をPRBS生成器36に実行させる場合には、フラグ1が格納される。このような場合には、フラグ記憶部35は、PRBS生成器に1を出力し続ける。PRBS生成器36は、バッファ22が空になったと比較器26が判別した場合には、ダミーデータを生成する。また、PRBS生成器36は、空のバッファ22に新たなデータが記憶されたと比較器26が判別した場合には、ダミーデータの生成を停止する。具体的には、PRBS生成器36は、バッファ22が空になったと比較器26が判別した結果、制御部30がフラグ記憶部35にダミーデータの生成を示すフラグを格納した場合には、ダミーデータとしてPRBSをマルチプレクサ37に出力する。例えば、PRBS生成器36は、フラグ記憶部35からダミーデータの生成を示す1の出力を受付けている間、PRBSをマルチプレクサ37に出力する。また、PRBS生成器36は、空のバッファ22に新たなデータが記憶されたと比較器26が判別した結果、制御部30がフラグ記憶部35のフラグを消去した場合には、PRBSの出力を停止する。例えば、PRBS生成器36は、フラグ記憶部35からダミーデータの生成を示す1の出力が停止した場合には、PRBSの出力を停止する。つまり、PRBS生成器36は、I/Oコントローラ20aに送信する最終データが検出された場合には、伝送路とI/Oコントローラ20aとを試験する試験データを生成する。マルチプレクサ37は、マルチプレクサ33と同様、制御部30からリードレジスタ34の出力をCRC生成部38に伝達する旨の信号を受信した場合には、リードレジスタ34からの出力をCRC生成部38に出力する。また、マルチプレクサ37は、制御部30からPRBS生成器36からの出力をCRC生成部38に伝達する旨の信号を受信した場合には、PRBS生成器36が生成したPRBSをCRC生成部38に出力する。CRC生成部38は、SerDesマクロ39が送信するデータの冗長巡回検査に用いるCRCを算出し、算出したCRCをSerDesマクロ39に送信する。具体的には、CRC生成部38は、マルチプレクサ37から各データを受信し、受信したデータを解析した後に、SerDesマクロ39に送信する。また、CRC生成部38は、受信したデータにENDタグ、または、DPSタグ、又は、DPEタグが含まれる場合には、それまで解析したデータのCRCを生成し、生成したCRCをデータの後でSerDesマクロ39に送信する。SerDesマクロ39は、バッファ22が空でない場合は、バッファ22に記憶されたデータをI/Oコントローラ20aへ送信する。また、SerDesマクロ39は、バッファ22が空となった場合は、PRBS生成器36が生成したPRBSをI/Oコントローラ20aに送信する。また、SerDesマクロ39は、空のバッファ22に新たなデータが格納された場合には、ダミーデータの送信を終了する旨のデータをI/Oコントローラ20aに送信する。具体的には、SerDesマクロ39は、マルチプレクサ37から受信したデータをシリアルデータに変換し、変換後のシリアルデータを、シリアル伝送路を介してI/Oコントローラ20aに送信する。例えば、SerDesマクロ39は、バッファ22に分割されたデータが格納されている場合には、この分割されたデータを取得し、取得したデータをI/Oコントローラ20aに送信する。また、SerDesマクロ39は、バッファ22が空である場合には、ENDタグをDPSタグに変換したデータをI/Oコントローラ20aに送信する。また、SerDesマクロ39は、空のバッファ22に新たなデータが格納された場合には、DPEタグを有するDLLPをI/Oコントローラ20aに送信する。次に、図を用いて、送信側のI/Oコントローラ20が送信するデータの一例について説明する。まず、図3を用いてI/Oコントローラ20が送信する通常のデータについて説明する。図3は、実施例1に係るI/Oコントローラが送信するデータの一例を説明するための図である。図3に示す例では、パケットを8つの1バイトのデータに分割し、lane0からlane7までの8lane1バイト×8laneに分割した1バイトのデータをそれぞれ並べた例を示す。つまり、図3に示すデータのうち、行方向に並ぶ8バイトのデータ、1つのバスを介して1サイクル中にI/Oコントローラ20aへ送信されるデータを示す。換言するならば、行方向に並ぶ8バイトのデータ、つまり1サイクルのデータは、1サイクルでバッファ22に格納され、バッファ22から出力されるデータである。なお、図3には、1つのTLPをnサイクル分のデータに分割した例を示した。ここで、図3に示す各1バイトのデータのうち、STPは、TLPの開始サイクルを表すタグであり、HDHeaderは、TLPを制御するためのヘッダであり、パケットのサイズ情報やパケットの宛先情報等が格納される。また、図3中のDT0~7は、I/Oコントローラ20aに送信されるデータである。なお、図3に示す例では、CRCの一例として、32ビット幅のCRCが付加された例を示す。上位層21は、キャッシュ13から取得したデータを図3に示すように8バイトずつのデータに分割し、1サイクル毎に分割した8バイトのデータをライトレジスタ27に送信する。CRC生成部38は、0サイクル目のlane0に示すSTPタグから、nサイクル目のlane3に示すENDタグまでを解析し、解析したデータの32ビット幅のCRCを生成する。次に、図4を用いて、I/Oコントローラ20が、ダミーデータを送信する直前に送信するデータ、すなわち、タグ編集部31によってENDタグがDPSタグに変更された際に送信するデータの一例について説明する。図4は、実施例1に係るI/Oコントローラがダミーパケットを送信する直前に送信するデータの一例を説明するための図である。なお、図4には、図3と同様に1つのTLPを8バイト1バイト×8laneごとのnサイクルに分割した例を示す。例えば、タグ編集部31は、図3に示すnサイクル目の8バイトのデータを受信した際に、制御部30からENDタグをDPSタグに変換する旨の通知を受付ける。このような場合には、タグ編集部31は、図4中Aに示すように、nサイクル目のlane0~lane3のENDタグをDPSタグに変換する。その後、I/Oコントローラ20は、0サイクル目のlane0に示すSTPタグから、nサイクル目のlane3に示すDPSタグまでのCRCを変換後のデータに付加し、CRCを付加したデータをI/Oコントローラ20aへ送信する。次に、図5を用いて、I/Oコントローラ20が、ダミーデータの送信を終了する際に送信するデータについて説明する。図5は、実施例1に係るI/Oコントローラがダミーデータの送信終了時に送信するデータを説明するための図である。例えば、図5中Bに示すように、DLLPジェネレータ32は、0サイクル目のlane0~lane3に示すように、ダミーデータの送信を終了する旨を示すDPEを生成する。その後、I/Oコントローラ20は、DPEに、DPSからDPEまでの各サイクルを計算して算出したCRCを付したDLLPをI/Oコントローラ20aに送信する。次に、図6を用いて、受信側のI/Oコントローラ20aが実行する処理について説明する。図6は、実施例1に係る受信側のI/Oコントローラが実行する処理について説明するための図である。なお、図6には、I/Oコントローラ20aのうちI/Oコントローラ20から各データを受信する処理を実行する部分を示した。また、図6には、I/Oコントローラ20aが1つのシリアル伝送経路を介してデータを受信する部分について示した。すなわち、I/Oコントローラ20aは、図6に示すSerDesマクロ40、受信レジスタ41、タグチェッカ42、TLPチェッカ43、DLLPチェッカ44、フラグ記憶部45、マルチプレクサ46、CRCチェッカ47、性能評価用カウンタ48、上位層49の各部を、伝送経路ごとに有する。すなわち、I/Oコントローラ20aは、図6に示す各部40~49以外にも、図2に示す各部21~38と同様の機能を発揮する各部を有する。同様に、I/Oコントローラ20は、図6に示す各部40~49と同様の機能を発揮する各部を有するものとする。図6に示す例では、I/Oコントローラ20aは、SerDesマクロ40、受信レジスタ41、タグチェッカ42、TLPチェッカ43、DLLPチェッカ44、フラグ記憶部45、マルチプレクサ46、CRCチェッカ47、性能評価用カウンタ48、上位層49を有する。SerDesマクロ40は、シリアル伝送路を介して、I/Oコントローラ20が有するSerDesマクロ39からシリアルデータを受信する。そして、SerDesマクロ40は、受信したシリアルデータを8バイトのデータに変換し、変換したデータを受信レジスタ41に格納する。また、受信レジスタ41は、SerDesマクロ40から受信した8バイトのデータをタグチェッカ42、TLPチェッカ43、DLLPチェッカ44に出力する。タグチェッカ42は、受信レジスタ41から受信したデータを解析し、DPSタグを検出する。そして、タグチェッカ42は、DPSタグを検出した場合には、フラグ記憶部45にダミーデータが送信される旨を示すフラグを格納する。つまり、タグチェッカ42は、ダミーデータが送信されるダミーモードである旨のフラグを格納する。TLPチェッカ43は、受信レジスタ41からデータを受信した場合には、受信したデータに含まれるタグを解析し、受信したデータがTLPのデータであるか否かを判別する。そして、TLPチェッカ43は、受信したデータがTLPのデータである場合には、受信したデータをマルチプレクサ46に送信する。また、TLPチェッカ43は、ENDおよびDPSを有するデータを受信した場合には、ENDまたは、DPSに付されたCRCをCRCチェッカ47に通知する。DLLPチェッカ44は、受信レジスタ41からデータを受信した場合には、受信したデータに含まれるタグを解析し、受信したデータがDPEを有するDLLPであるか否かを判別する。そして、DLLPチェッカ44は、受信したデータがDPEを有するDLLPであると判別した場合には、フラグ記憶部45に記憶されたフラグを消去する。また、DLLPチェッカ44は、CRCチェッカ47に対して受信したデータを送信する。また、DLLPチェッカ44は、DPEを有するデータを受信した場合には、DPEに付されたCRCをCRCチェッカ47に通知する。フラグ記憶部45は、ダミーモードである旨を示すフラグが格納された場合には、マルチプレクサ46にデータの出力を停止する旨の信号を出力し、フラグが格納されていない場合には、TLPチェッカ43の出力を上位層49に出力する旨の信号を出力する。例えば、フラグ記憶部45は、1ビットのレジスタであり、ダミーモードである旨を示すフラグとして1が格納された場合には、ダミーモードである旨を示す1をマルチプレクサ46に出力し続ける。マルチプレクサ46は、TLPチェッカ43の出力を上位層49に出力する旨の信号を取得している際に、I/Oコントローラ20から受信したデータをTLPチェッカ43から受信した場合には、受信したデータを上位層49に伝達する。また、マルチプレクサ46は、データの出力を停止する旨の信号を取得している際に、I/Oコントローラ20から受信したデータをTLPチェッカ43から受信した場合には、受信したデータを上位層49に伝達せずに、破棄する。CRCチェッカ47は、TLPチェッカ43、または、DLLPチェッカ44からデータを受信した場合には、受信したデータを解析し、CRCのチェックを行うことで、I/Oコントローラ20から受信したデータのエラーを検出する。そして、CRCチェッカ47は、エラーを検出した場合には、エラーを検出した旨を性能評価用カウンタ48に通知する。具体的には、CRCチェッカ47は、TLPチェッカ43からデータを受信し、受信したデータのCRCを算出する。そして、CRCチェッカ47は、受信したデータに含まれるCRCと自身が算出したCRCとを比較し、各CRCが一致した場合には、エラーが検出されなかった旨を性能評価用カウンタ48に通知する。また、CRCチェッカ47は、各CRCが一致しなかった場合には、エラーが検出された旨を性能評価用カウンタ48に通知する。また、CRCチェッカ47は、DLLPチェッカ44からDPSを受信した旨の通知を受信した場合には、DLLPチェッカ44からDPEを受信するまでの間に受信したデータからエラーを検出する。そして、CRCチェッカ47は、検出したエラーの個数をエラーモード中に発生したエラーの数として性能評価用カウンタ48に通知する。性能評価用カウンタ48は、伝送中に発生したエラーの個数をカウントする。具体的には、性能評価用カウンタ48は、CRCチェッカ47から受信したエラーを検出した旨の通知をカウントし、上位層49に通知する。また、性能評価用カウンタ48は、CRCチェッカ47からエラーモード中に発生したエラーの数の通知を受信した場合には、受信したエラーの数を上位層49に通知する。上位層49は、I/Oコントローラ20が送信したデータのうち、通常のデータのみを取得し、ダミーデータ、すなわち、PRBSは受信しない。また、上位層49は、性能評価用カウンタ48から、通常時に発生したエラーおよびエラーモード中に発生したエラーの数を取得する。例えば、バッファ制御部23、タグチェッカ29、制御部30、タグ編集部31、DLLPジェネレータ32、マルチプレクサ33、PRBS生成器36、マルチプレクサ37、CRC生成部38、SerDesマクロ39とは、電子回路である。また、SerDesマクロ40、タグチェッカ42、TLPチェッカ43、DLLPチェッカ44、マルチプレクサ46、CRCチェッカ47、性能評価用カウンタ48とは、電子回路である。ここで、電子回路の例として、ASICApplicationSpecificIntegratedCircuitやFPGAFieldProgrammableGateArrayなどの集積回路、またはCPUCentralProcessingUnitやMPUMicroProcessingUnitなどを適用する。また、バッファ22、ライトレジスタ27、リードレジスタ28、リードレジスタ34、フラグ記憶部35、受信レジスタ41、フラグ記憶部45とは、記憶装置である。ここで、記憶装置の例として、RAMRandomAccessMemory、ROMReadOnlyMemory、フラッシュメモリflashmemoryなどの半導体メモリ素子を適用する。次に、図7を用いて、I/Oコントローラ20とI/Oコントローラ20aとがデータ送信中にダミーモードに遷移する処理について説明する。図7は、実施例1に係るI/Oコントローラがダミーモードに遷移する処理を説明するための図である。まず、図7中Cに示すように、通常時においては、I/Oコントローラ20は、バッファ22に格納された各データを、I/Oコントローラ20aに送信する。また、図7中Dに示すように、I/Oコントローラ20は、バッファ22が空になった場合には、ダミーモードをONにするとともに、ダミーモードのスタートを示すDPSタグが付されたデータをI/Oコントローラ20aに送信する。つまり、I/Oコントローラ20は、バッファ22が空になった場合には、最後に送信するデータにDPSタグを付してI/Oコントローラ20aに伝送経路の評価を開始する旨を通知する。次に、図7中Eに示すように、I/Oコントローラ20は、PRBSをダミーデータとしてI/Oコントローラ20aに送信する。I/Oコントローラ20aは、図7中Dにて伝送経路の評価を開始する旨の通知、つまり、ダミーモード開始の通知を受信しているため、PRBSのエラーチェックおよびエラーのカウントを行い、受信したPRBSは、上位層49に渡さずに破棄する。次に、図7中Fに示すように、I/Oコントローラ20は、バッファ22に新たなデータが格納された場合には、ダミーモードの終了を示すDLLPを送信する。I/Oコントローラ20aは、ダミーモードの終了を示すDLLPを受信した場合には、エラーカウントの結果のみを上位層49に伝達し、その後、通常の受信動作に戻る。次に、図8を用いて、I/Oコントローラ20を有するCPU10とI/Oコントローラ20aを有するCPU10aとが、複数のシリアル伝送経路を介してデータの送受信を行うと共に、各シリアル伝送経路の評価試験を通常時に実行する処理について説明する。図8は、実施例1に係るCPUが複数の伝送経路について、通常時に評価試験を行う処理を説明するための図である。図8に示す例では、CPU10とCPU10aとは、4つのシリアル伝送路で接続されているものとする。また、CPU10は、シリアル伝送路ごとにSerDesマクロ39~39cを有し、CPU10aは、シリアル伝送路ごとにSerDesマクロ40~40cを有するものとする。なお、CPU10は、各SerDesマクロ39~39cごとに、図2に例示したバッファ22、バッファ制御部23、ライトレジスタ27、リードレジスタ28、タグチェッカ29、制御部30、タグ編集部31、DLLPジェネレータ32、マルチプレクサ33、リードレジスタ34、フラグ記憶部35、PRBS生成器36、マルチプレクサ37、CRC生成部38と同様の機能を発揮する要素が設置されているものとする。また、CPU10aは、各SerDesマクロ40~40cごとに、図6に例示した受信レジスタ41、タグチェッカ42、TLPチェッカ43、DLLPチェッカ44、フラグ記憶部45、マルチプレクサ46、CRCチェッカ47、性能評価用カウンタ48と同様の機能を発揮する要素が設置されているものとする。このようなCPU10は、バッファが空であるか否かを判別することで、各シリアル伝送路がデータを送信中であるか否かをシリアル伝送路ごとに独立して判別する。図8に示す例では、CPU10は、SerDesマクロ39が1つのTLPを送信中であり、他のSerDesマクロ39a~39cがデータを送信していないと判別する。換言すると、CPU10は、各SerDesマクロ39a~39cが送信するデータを記憶するバッファが空であると判別する。このような場合には、CPU10は、SerDesマクロ39には通常のデータを送信させるとともに、SerDesマクロ39a~39cには、PRBSを送信させることで、各伝送経路の使用率を100に近づける。また、CPU10aは、SerDesマクロ40には、データを受信させ、受信したデータを、上位層を介してコア11aへ送信させる。また、CPU10aは、他のSerDes40a~40cが受信するPRBSについては、エラーの検出およびカウントのみを行い、PRBS自体については破棄してしまう。このように、CPU10およびCPU10aは、シリアル伝送路ごとに、送信するデータが存在するか否かを判別し、送信するデータが無いシリアル伝送路に関しては、PRBSを送信することで、伝送経路の評価を行う。このため、CPU10およびCPU10aは、通常のデータ伝送処理を実行しながら、各伝送経路の評価を短時間で行うことができる。次に、図9を用いて、I/Oコントローラ20およびI/Oコントローラ20aが実行する処理の流れについて説明する。図9は、実施例1に係るI/Oコントローラが実行する処理の流れを説明するための図である。なお、図9には、I/Oコントローラ20が実行する処理の流れおよびI/Oコントローラ20aが実行する処理の流れについて、時間の経過とともに、上から下へと示した。まず、I/Oコントローラ20が実行する処理の流れについて説明する。まず、I/Oコントローラ20は、バッファ22に送信すべきデータが無くなった場合、つまり、バッファ22が空になったと判別した場合には、以下の処理を実行する。すなわち、I/Oコントローラ20は、図9中Gに示すように、DPSを付したデータをI/Oコントローラ20aに送信するステップS101。次に、I/Oコントローラ20は、PRBSを生成し、図9中Hに示すように、PRBSをI/Oコントローラ20aに送信するステップS102。次に、I/Oコントローラ20は、新たなTLPのデータがバッファ22に格納されたと判別した場合には、図9中Iに示すように、ダミーモード終了を示すDLLPをI/Oコントローラ20aに送信するステップS103。その後、I/Oコントローラ20は、図9中Jに示すように、TLPのデータをI/Oコントローラ20aに送信するステップS104。次に、I/Oコントローラ20aが実行する処理の流れについて説明する。まず、I/Oコントローラ20aは、図9中の点線に示すように、ステップS101よりも前にI/Oコントローラ20が送信したTLPを受信するステップS201。また、I/Oコントローラ20aは、図9中Gに示すように、DPSを付したデータを受信した場合には、ダミーモードに遷移するステップS202。次に、I/Oコントローラ20aは、図9中Hに示すように、I/Oコントローラ20からPRBSを受信した場合には、エラーの検出を行うのみで、受信したPRBSを破棄するステップS203。次に、I/Oコントローラ20aは、図9中Iに示すように、DLLPを受信した場合には、通常の動作モードに遷移するとともに、受信したPRBSについてCRCの計算を行い、エラーの検出およびカウントを行うステップS204。その後、I/Oコントローラ20aは、図9中Jに示すように、I/Oコントローラ20が送信したTLPを受信するステップS205。[実施例1の効果]上述したように、I/Oコントローラ20は、I/Oコントローラ20aへ送信するデータを記憶するバッファ22を有し、バッファ22に記憶されたデータをI/Oコントローラ20aに送信する。また、I/Oコントローラ20は、バッファ22が空か否かを判別し、バッファ22が空であると判別した場合には、すなわち、バッファ22の各エントリに格納されたデータのうち、最終データが送信された場合には、ダミーデータとしてPRBSを送信する。このため、I/Oコントローラ20は、I/Oコントローラ20aと伝送経路との伝送評価を適切に行う事ができる。すなわち、I/Oコントローラ20は、I/Oコントローラ20aにTLPを送信してから、新たなTLPを送信するまでの間に隙間が存在する場合には、ダミーデータとしてPRBSを送信する。このため、情報処理システム1は、通常のデータ通信処理を実行しながら、伝送経路の使用率を約100に保つことができる。この結果、情報処理システム1は、伝送経路の評価を短時間で行う事ができる。また、I/Oコントローラ20は、データを書き込むバッファ22のエントリを示すライトレジスタ27と、データを読み出すバッファ22のエントリを示すリードポインタ25と、バッファ22から読み出したデータを保持するリードレジスタ28を有する。また、I/Oコントローラ20は、ライトポインタ24が示すエントリとリードポインタ25が示すエントリとを比較する比較器26と、リードレジスタ28に保持されたデータがI/Oコントローラ20aに送信する最後のデータであるか否かを検出するタグチェッカ29を有する。そして、I/Oコントローラ20aは、ライトポインタ24が示す値とリードポインタ25が示す値とが一致し、かつ、リードレジスタ28に記憶されたデータがI/Oコントローラ20aに送信する最後のデータであると検出した場合には、PRBS生成器36が生成したダミーデータをI/Oコントローラ20aに送信させる制御部30を有する。このため、I/Oコントローラ20aは、適切なタイミングで、ダミーデータを送信し、伝送経路の評価を適切に行う事ができる。また、I/Oコントローラ20aは、ライトポインタ24が示す値とリードポインタ25が示す値とが一致し、かつ、リードレジスタ28に記憶されたデータがI/Oコントローラ20aに送信する最後のデータであると検出した場合には、最後のデータに格納されたENDタグのかわりにDPSタグを挿入する。つまり、I/Oコントローラ20は、ダミーデータを送信する旨を示す情報を、バッファ22から最後に送信するデータに付加する。そして、I/Oコントローラ20aは、データにダミーデータを送信する旨を示す情報が付加されている場合には、ダミーモードに移行し、以後受信するデータ、すなわちダミーデータを破棄する。このため、I/Oコントローラ20は、TLPの送信終了から隙間を空けることなくPRBSを送信することができる。この結果、I/Oコントローラ20は、伝送経路の使用率をより100に近い値に保ち、適切に伝送経路の評価を行う事ができる。また、I/Oコントローラ20は、最後に送信するデータが有するENDタグをDPSタグに置き換える。このため、I/Oコントローラ20は、データの送信に要する時間を増やすことなく、I/Oコントローラ20aにダミーデータを送信する旨を通知することができる。この結果、I/Oコントローラ20は、伝送経路の使用率をより100に近い値に保ち、適切に伝送経路の評価を行うことができる。また、I/Oコントローラ20は、ライトポインタ24が示す値とリードポインタ25が示す値とが不一致となった場合には、試験停止を示すDPEタグをを挿入したダミーデータをI/Oコントローラ20aに送信する。つまり、I/Oコントローラ20は、空のバッファ22に新たなTLPのデータが格納された場合には、DPEを有するDLLPを生成し、生成したDLLPをI/Oコントローラ20aに送信する。また、I/Oコントローラ20aは、DPEを有するDLLPを受信した場合には、ダミーモードを終了し、通常の動作に移行する。このため、I/Oコントローラ20は、各伝送経路の状態を可能な限り通常の状態に保ったまま、伝送経路の評価を行うことができる。また、I/Oコントローラ20は、I/Oコントローラ20aと複数の伝送経路を介して接続され、バッファ22、ライトポインタ24、リードポインタ25、タグチェッカ29、制御部30、タグ編集部31、DLLPジェネレータ32、PRBS生成器36、SerDesマクロ39と同様の機能を発揮する要素を伝送経路ごとに有する。つまり、I/Oコントローラ20およびI/Oコントローラ20aは、複数の伝送経路で接続され、伝送経路ごとに上述した処理を独立で実行する。このため、I/Oコントローラ20は、マルチリンクで接続されたCPU10、10a間の伝送経路の評価を適切に行う事ができる。すなわち、I/Oコントローラ20は、TLPを送信する伝送経路に偏りが発生し、ボトルネックが発生した場合にも、他の伝送経路の利用率を約100に保つことができるので、適切に伝送経路の評価を行う事ができる。一方、I/Oコントローラ20aは、受信したデータおよびダミーデータであるPRBSからエラーの検出を行う。また、I/Oコントローラ20aは、データのみを上位層49に伝送し、ダミーデータであるPRBSを破棄する。このため、I/Oコントローラ20およびI/Oコントローラ20aを有する情報処理システム1は、適切に伝送評価を行う事ができる。また、情報処理システム1は、PRBSを送信し続けることで、伝送経路に負荷をかける。すなわち、情報処理システム1は、伝送経路における物理層への負荷に特化することで、回路規模を増大させることなく、伝送経路に負荷をかけることができる。また、情報処理システム1は、SerDesマクロ39の動作周波数を通常の動作時のまま、伝送経路の使用率を約100に保つので、I/Oコントローラ20aが適切にエラーの検出を行う事ができる。この結果、情報処理システム1は、質の良い伝送評価を行う事ができる。また、情報処理システム1は、通常のデータ通信処理の合間にPRBSの送信を行うので、各伝送経路を流れるデータのパターンを一定にしない結果、適切に伝送経路の評価を行うことができる。また、I/Oコントローラ20aは、ダミーデータであるPRBSを上位層49に伝達せずに破棄する。このため、情報処理システム1は、伝送評価時に上位層49の負担を軽くすることができる。また、情報処理システム1は、シリアル伝送経路において送信したデータにエラーが発生した場合の再送処理を防ぐ結果、伝送経路の使用率を約100に保つので、適切に伝送経路の評価を行うことができる。また、I/Oコントローラ20aは、ダミーデータであるPRBSにおいて発生したエラーを検出し、エラーを検出した回数を上位層49に伝達する。このため、情報処理システム1は、PRBSを送信した経路におけるエラーの発生頻度を適切に判別することができる。これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例2として本発明に含まれる他の実施例を説明する。1送信するパケットについて上述した情報処理システム1では、CPU10およびCPU10a間でTLPの送受信を行っていた。しかし、実施例はこれに限定されるものではなく、パケット形式以外のデータを送信することとしてもよい。すなわち、CPU10は、CPU10aに送信するデータを記憶するバッファを有し、バッファが空になった場合、すなわち、データを送信してから、新たなデータを送信するまでの間に間隔が存在する場合には、ダミーデータを送信すればよい。また、I/Oコントローラ20は、32ビットのCRCを付与したが、送信したデータからエラーを検出することができるのであれば、ハミング符号等の他のアルゴリズムや任意のビット数のCRCを適用することができる。2データの分割について上述したI/Oコントローラ20は、TLPを8バイトごとに分割した。しかし、実施例はこれに限定されるものではなく、データをI/Oコントローラ20aに送信する伝送経路、すなわちシリアル伝送経路、の数、状態、適用される送信アルゴリズム等の条件に応じて、適切な大きさのデータに分割することとしてよい。3DPSおよびDPEについて上述したI/Oコントローラ20は、ダミーデータであるPRBSを送信する場合には、ENDタグをDPSタグに変更して送信した。しかし、実施例は、これに限定されるものではなく、I/Oコントローラ20は、ダミーデータを送信する旨を示す情報を任意の方法でI/Oコントローラ20aに送信することとしてもよい。また、I/Oコントローラ20は、ダミーデータの送信を終了する場合には、DPEタグを付与したDLLPを送信したが、実施例はこれに限定されるものではなく、ダミーデータの送信の終了を示す任意の情報を送信することとしてもよい。4ダミーデータについて上述したI/Oコントローラ20は、ダミーデータとして、PRBS生成器36が生成したPRBSをI/Oコントローラ20aへ送信した。しかし、実施例は、これに限定されるものではない。例えば、I/Oコントローラ20は、ダミーデータを記憶する記憶部をさらに有し、バッファ22が空になった場合には、記憶部に記憶されたダミーデータを繰り返し送信することとしてもよい。