"第1の高電位電源又は低電位電源の電圧レベルの第1信号を出力する第1出力回路と、前記第1出力回路とワイヤードオア接続され、前記第1の高電位電源よりも低電位である第2の高電位電源又は前記低電位電源の電圧レベルの第2信号を出力する第2出力回路と、前記第1の高電位電源及び前記第2の高電位電源のうち前記第2の高電位電源のみが投入される場合に、前記第1出力回路の高電位側の第1出力トランジスタ及び前記第2出力回路の高電位側の第2出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第2の高電位電源の電圧レベルに設定する制御回路と、を有することを特徴とする出力バッファ回路。前記制御回路は、前記第2出力回路から前記第2信号が出力される場合に、前記第2出力トランジスタのバックゲート電圧を第2の高電位電源の電圧レベルに設定し、前記第1出力回路から前記第1信号が出力される場合に、前記第2出力トランジスタのバックゲート電圧を第1の高電位電源の電圧レベルに設定することを特徴とする請求項1に記載の出力バッファ回路。前記制御回路は、前記第1の高電位電源及び前記第2の高電位電源のうち前記第1の高電位電源のみが投入される場合に、前記第1出力トランジスタ及び前記第2出力トランジスタのゲート電圧及びバックゲート電圧を前記第1の高電位電源の電圧レベルに設定することを特徴とする請求項1又は2に記載の出力バッファ回路。前記第1の高電位電源及び前記第2の高電位電源のうち前記第1の高電位電源のみが投入される場合に、前記第1出力回路及び前記第2出力回路の何れか一方を選択動作させるための制御信号を設定する設定回路を有することを特徴とする請求項3に記載の出力バッファ回路。前記制御回路は、前記第1の高電位電源及び前記第2の高電位電源の投入を検出し、前記第1の高電位電源のみが投入される場合に前記第1の高電位電源の電圧レベルになり、前記第2の高電位電源のみが投入される場合に前記第2の高電位電源の電圧レベルになる第1制御電圧を生成する電源検出回路を有し、前記第1制御電圧を前記第1出力トランジスタ及び前記第2出力トランジスタの少なくとも一方のトランジスタのバックゲートに供給するとともに、前記少なくとも一方のトランジスタを駆動するバッファ回路に動作電源として前記第1制御電圧を供給することを特徴とする請求項1に記載の出力バッファ回路。前記制御回路は、前記第1の高電位電源及び前記第2の高電位電源の投入を検出し、前記第1の高電位電源のみが投入される場合に前記第1の高電位電源の電圧レベルになり、前記第2の高電位電源のみが投入される場合に前記第2の高電位電源の電圧レベルになる第1制御電圧を生成する電源検出回路と、前記第1出力回路及び前記第2出力回路の何れか一方を選択動作させるための制御信号に基づいて、前記第1出力回路が選択動作される場合に前記第1の高電位電源の電圧レベルの第2制御電圧を生成し、前記第2出力回路が選択動作される場合に前記第2の高電位電源の電圧レベルの前記第2制御電圧を生成する電圧切替回路と、前記第1の高電位電源及び前記第2の高電位電源のうち一方の電源のみが投入される場合に、前記電源検出回路の出力端子と前記電圧切替回路の出力端子とを短絡するスイッチ回路と、を有し、前記第2制御電圧を前記第2出力トランジスタのバックゲートに供給し、前記第1制御電圧を、前記第2出力トランジスタを駆動するバッファ回路に動作電源として供給する、又は、前記第1制御電圧を、前記第1出力トランジスタのバックゲートに供給するとともに前記第1出力トランジスタを駆動するバッファ回路に動作電源として供給することを特徴とする請求項2~4のいずれか1つに記載の出力バッファ回路。前記電源検出回路は、前記第1の高電位電源及び前記第2の高電位電源の双方が投入された場合に、前記第1の高電位電源の電圧レベルの前記第1制御電圧を生成することを特徴とする請求項5又は6に記載の出力バッファ回路。第1の高電位電源又は低電位電源の電圧レベルの第1信号を出力する第1出力回路と、前記第1出力回路とワイヤードオア接続され、前記第1の高電位電源よりも低電位である第2の高電位電源又は前記低電位電源の電圧レベルの第2信号を出力する第2出力回路と、前記第1の高電位電源及び前記第2の高電位電源のうち、いずれか先に投入された電源の電圧レベルを前記第2出力回路の高電位側の第2出力トランジスタのゲート電圧及びバックゲート電圧に設定する制御回路と、を有することを特徴とする出力バッファ回路。第1の高電位電源又は低電位電源の電圧レベルの第1信号を出力する第1出力回路と、前記第1出力回路の出力端子に入力端子が接続される第1入力回路とを有する第1入出力回路と、前記第1の高電位電源よりも低電位である第2の高電位電源又は前記低電位電源の電圧レベルの第2信号を出力する第2出力回路と、前記第2出力回路の出力端子に入力端子が接続される第2入力回路とを有し、前記第1入出力回路とワイヤードオア接続される第2入出力回路と、前記第1の高電位電源及び前記第2の高電位電源のうち前記第2の高電位電源のみが投入される場合に、前記第1出力回路の高電位側の第1出力トランジスタ及び前記第2出力回路の高電位側の第2出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第2の高電位電源の電圧レベルに設定する制御回路と、を有することを特徴とする入出力バッファ回路。しかしながら、第1の高電位電源VDD1よりも先に第2の高電位電源VDD2が投入されると、第1の高電位電源VDD1がオフ状態であるため、上述のように出力トランジスタT91のバックゲート電圧及びゲート電圧を制御できない。詳述すると、まず、この場合の第1の高電位電源VDD1は0Vであるため、出力トランジスタT91のゲートにはLレベルの信号が供給される。このとき、出力トランジスタT91のソースには第2の高電位電源VDD2が接続されているため、この出力トランジスタT91がオンされる。すると、第2の高電位電源VDD2レベルの信号が出力トランジスタT81にも加わり、その出力トランジスタT81のゲートにはLレベルの信号が供給されるため、その出力トランジスタT81もオンされる。これにより、第2の高電位電源VDD2から第1の高電位電源VDD1出力トランジスタT91のバックゲートに接続された第1の高電位電源VDD1及び出力トランジスタT81のソースに接続された第1の高電位電源VDD1に向かって流れる流入電流が発生し、電源電圧が変動するといった問題が生じる。本発明の一観点によれば、第1の高電位電源又は低電位電源の電圧レベルの第1信号を出力する第1出力回路と、前記第1出力回路とワイヤードオア接続され、前記第1の高電位電源よりも低電位である第2の高電位電源又は前記低電位電源の電圧レベルの第2信号を出力する第2出力回路と、前記第1の高電位電源及び前記第2の高電位電源のうち前記第2の高電位電源のみが投入される場合に、前記第1出力回路の高電位側の第1出力トランジスタ及び前記第2出力回路の高電位側の第2出力トランジスタの少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧を前記第2の高電位電源の電圧レベルに設定する制御回路と、を有する。本発明の一観点によれば、流入電流の発生を抑制することができるという効果を奏する。第1実施形態以下、第1実施形態を図1~図11に従って説明する。出力バッファ回路1は、出力端子Toに接続された第1出力回路10及び第2出力回路20を有している。第1出力回路10の出力端子と第2出力回路20の出力端子とは、ワイヤードオア接続されている。第1出力回路10は第1の高電位電源VDD1又は低電位電源VSSの電圧レベルにて信号の出力を行う回路であり、第2出力回路20は第1の高電位電源VDD1よりも低電圧である第2の高電位電源VDD2又は低電位電源VSSの電圧レベルにて信号の出力を行う回路である。第1及び第2の高電位電源VDD1,VDD2は、この出力バッファ回路1に接続される他の半導体装置の動作電源電圧詳しくは入力回路の動作電圧に応じた電圧値に設定されている。例えば第1の高電位電源VDD1は3.3Vであり、第2の高電位電源VDD2は1.8Vであり、低電位電源VSSは0Vである。出力バッファ回路1では、内部回路図示略から該内部回路の動作電圧に応じたレベルを持つ信号Doがバッファ回路30に供給される。本実施形態では、内部回路の動作電圧は、第2の高電位電源VDD2の電圧レベルと同じ電圧値もしくは第2の高電位電源VDD2よりも低い電圧値に設定されている。なお、第2の高電位電源VDD2よりも低い電圧は、第1の高電位電源VDD1もしくは第2の高電位電源VDD2から、例えば降圧レギュレータなどにより生成される電圧のことを指している。バッファ回路30の電源端子には、第1の高電位電源VDD1及び低電位電源VSSが接続されている。このバッファ回路30は、第2の高電位電源VDD2の電圧レベルもしくは第2の高電位電源VDD2よりも低い電圧レベルの信号Doが入力された場合に、第1の高電位電源VDD1の電圧レベルの信号Do1を出力する。また、バッファ回路30は、低電位電源VSSの電圧レベルの信号Doが入力された場合に、低電位電源VSSレベルの信号Doを出力する。以下、説明の便宜上、第1の高電位電源VDD1の電圧レベルを第1の高電位電源VDD1レベル又はH1レベル、第2の高電位電源VDD2の電圧レベルを第2の高電位電源VDD2レベル又はH2レベルとも言う。また、第2の高電位電源VDD2よりも低い電圧レベルを第3の高電位電源VDD3レベル又はH3レベル、低電位電源VSSの電圧レベルを低電位電源VSSレベル又はLレベルとも言う。また、上記内部回路から出力される制御信号SELがバッファ回路40に供給される。バッファ回路40の電源端子には、第1の高電位電源VDD1及び低電位電源VSSが接続されている。このバッファ回路40は、H2レベルもしくはH3レベルの制御信号SELが入力された場合にH1レベルの制御信号SEL1を出力する一方、Lレベルの制御信号SELが入力された場合にLレベルの制御信号SEL1を出力する。ここで、これら制御信号SEL,SEL1は、第1出力回路10及び第2出力回路20の何れか一方を選択動作させるための信号である。すなわち、制御信号SEL,SEL1に基づいて、第1及び第2出力回路10,20の何れか一方にて信号の出力が行われる。具体的には、Lレベルの制御信号SEL1に基づいて、第1出力回路10にて信号の出力が行われる一方、H1レベルの制御信号SEL1に基づいて、第2出力回路20にて信号の出力が行われる。また、バッファ回路40は、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入された場合に、制御信号SEL1をLレベルに設定するための初期値設定回路を有している。図2に、この初期値設定回路41の一例を示している。初期値設定回路41は、バッファ回路40の出力端子にドレインが接続されたNチャネルMOSトランジスタT41を有している。このトランジスタT41は、ソースが低電位電源VSSに接続され、ゲートにキャパシタ42の第1端子が接続されている。キャパシタ42の第2端子には第1の高電位電源VDD1が接続されている。トランジスタT41のゲートは、NチャネルMOSトランジスタT42のドレインにも接続されている。このトランジスタT42は、ドレインが低電位電源VSSに接続され、ゲートが第2の高電位電源VDD2に接続されている。この初期値設定回路41では、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入されると、第2の高電位電源VDD2が0V、つまりLレベルになるため、トランジスタT42がオフされる。すると、第2端子に第1の高電位電源VDD1が接続されるキャパシタ42の第1端子が第1の高電位電源VDD1レベルとなる。これにより、トランジスタT41がオンされるため、このトランジスタT41を通じて低電位電源VSSレベルLレベルの制御信号SEL1が出力される。なお、第2の高電位電源VDD2が投入された場合には、トランジスタT42がオンされ、トランジスタT41のゲートに低電位電源VSSが供給されるため、そのトランジスタT41がオフされ、バッファ回路40の出力端子から初期値設定回路41が切り離される。図1に示すように、上記制御信号SEL1は、制御回路50にも供給される。この制御回路50は、第1の高電位電源VDD1と第2の高電位電源VDD2との投入を検出し、それら電源VDD1,VDD2の投入順序に応じて、第1の高電位電源VDD1レベル又は第2の高電位電源VDD2レベルの第1制御電圧V1を生成する電源検出回路60を有している。この電源検出回路60は、第2の高電位電源VDD2が先に投入された場合には、第2の高電位電源VDD2レベルの第1制御電圧V1を生成する一方、第1の高電位電源VDD1が先に投入された場合には、第1の高電位電源VDD1レベルの第1制御電圧V1を生成する。なお、電源検出回路60は、第1及び第2の高電位電源VDD1,VDD2の双方が投入された後には、第1の高電位電源VDD1レベルの第1制御電圧V1を生成する。また、制御回路50は、上記制御信号SEL1に応じて第1の高電位電源VDD1レベル又は第2の高電位電源VDD2レベルの第2制御電圧V2を生成する電圧切替回路70を有している。この電圧切替回路70は、第1及び第2の高電位電源VDD1,VDD2の双方が投入された状態で、Lレベルの制御信号SEL1が入力される場合第1出力回路10が選択動作される場合には、第1の高電位電圧VDD1レベルの第2制御電圧V2を生成する。また、電圧切替回路70は、第1及び第2の高電位電源VDD1,VDD2の双方が投入された状態で、H1レベルの制御信号SEL1が入力される場合第2出力回路20が選択動作される場合には、第2の高電位電圧VDD2レベルの第2制御電圧V2を生成する。さらに、制御回路50は、電源検出回路60の出力端子と電圧切替回路70の出力端子とを短絡させるスイッチ回路SW1を有している。このスイッチ回路SW1は、投入された電源や制御信号SEL1に応じてオンオフ制御される。具体的には、スイッチ回路SW1は、第1及び第2の高電位電源VDD1,VDD2のうちの一方の電源のみが投入されている状態では常にオンされ、第1及び第2の高電位電源VDD1,VDD2の双方が投入されている状態では、H1レベルの制御信号SEL1に応じてオフされ、Lレベルの制御信号SEL1に応じてオンされる。次に、第1出力回路10の構成例を説明する。第1出力回路10は、バッファ回路11と、出力ドライバ16とを有している。まず、バッファ回路11の構成例を説明する。論理回路12,13には、バッファ回路30から信号Do1が供給されるとともに、バッファ回路40から制御信号SEL1が供給される。これら論理回路12,13の電源端子には、第1の高電位電源VDD1及び低電位電源VSSが接続されている。論理回路12は、信号Do1と制御信号SEL1の反転レベルとを論理積演算した結果を持つ出力信号S11を生成し、その出力信号S11をインバータ回路14に出力する。具体的には、論理回路12は、Lレベルの制御信号SEL1に応答して、信号Do1を出力信号S11として出力し、H1レベルの制御信号SEL1に応答して、信号Do1の信号レベルに関わらずにLレベルの出力信号S11を出力する。論理回路13は、信号Do1と制御信号SEL1とを論理和演算した結果を持つ出力信号S12を生成し、その出力信号S12をインバータ回路15に出力する。具体的には、論理回路13は、Lレベルの制御信号SEL1に応答して、信号Do1を出力信号S12として出力し、H1レベルの制御信号SEL1に応答して、信号Do1の信号レベルに関わらずにH1レベルの出力信号S12を出力する。インバータ回路14は、論理回路12の出力信号S11を論理反転した反転信号X11を、出力ドライバ16内の出力トランジスタT16のゲートに供給する。このインバータ回路14は、第1の高電位電源VDD1と低電位電源VSSとの間に直列に接続された、PチャネルMOSトランジスタT11とNチャネルMOSトランジスタT12を有している。これらトランジスタT11,T12のゲートには、上記論理回路12の出力信号S11が供給される。トランジスタT11のバックゲートには、第1の高電位電源VDD1が接続されている。また、トランジスタT12のバックゲートには、低電位電源VSSが接続されている。そして、これらトランジスタT11,T12間のノード、つまりインバータ回路14の出力端子は、出力トランジスタT16のゲートに接続されている。インバータ回路15は、論理回路13の出力信号S12を論理反転した反転信号X12を、出力ドライバ16内の出力トランジスタT17のゲートに供給する。このインバータ回路15は、第1の高電位電源VDD1と低電位電源VSSとの間に直列に接続された、PチャネルMOSトランジスタT13とNチャネルMOSトランジスタT14を有している。これらトランジスタT13,T14のゲートには、上記論理回路13の出力信号S12が供給される。トランジスタT13のバックゲートには、第1の高電位電源VDD1が接続されている。また、トランジスタT14のバックゲートには、低電位電源VSSが接続されている。そして、これらトランジスタT13,T14間のノード、つまりインバータ回路15の出力端子は、出力トランジスタT17のゲートに接続されている。次に、出力ドライバ16の構成例を説明する。出力トランジスタT16はPチャネルMOSトランジスタであり、出力トランジスタT17はNチャネルMOSトランジスタである。出力トランジスタT16は、ソースが第1の高電位電源VDD1に接続され、ドレインが出力トランジスタT17のドレインに接続され、バックゲートが第1の高電位電源VDD1に接続されている。出力トランジスタT17は、ソース及びバックゲートが低電位電源VSSに接続されている。これら出力トランジスタT16,T17間の出力ノードN1は出力端子Toに接続されている。この第1出力回路10では、制御信号SELがLレベルの場合に、信号Doのレベルに対応して出力トランジスタT16,T17の一方がオンされ、第1の高電位電源VDD1レベル又は低電位電源VSSレベルの出力信号OUT1が出力される。すなわち、上述したように、Lレベルの制御信号SELに基づいて、第1出力回路10にて信号の出力が行われる。なお、第1出力回路10は、制御信号SELがH2レベルもしくはH3レベルの場合に、出力トランジスタT16,T17の双方をオフ状態に制御し、それら出力トランジスタT16,T17間の出力ノードN1をハイインピーダンスに制御する。次に、第2出力回路20の構成例を説明する。第2出力回路20は、バッファ回路21と、出力ドライバ26とを有している。まず、バッファ回路21の構成例を説明する。論理回路22,23には、バッファ回路30から信号Do1が供給されるとともに、バッファ回路40から制御信号SEL1が供給される。これら論理回路22,23の電源端子は、第1の高電位電源VDD1及び低電位電源VSSに接続されている。論理回路22は、信号Do1と制御信号SEL1とを論理積演算した結果を持つ出力信号S21を生成し、その出力信号S21をインバータ回路24に出力する。具体的には、論理回路22は、H1レベルの制御信号SEL1に応答して、信号Doを出力信号S21として出力し、Lレベルの制御信号SEL1に応答して、信号Doの信号レベルに関わらずにLレベルの出力信号S21を出力する。論理回路23は、信号Do1と制御信号SEL1の反転レベルとを論理和演算した結果を持つ出力信号S22を生成し、その出力信号S22をインバータ回路25に出力する。具体的には、論理回路23は、H1レベルの制御信号SEL1に応答して、信号Doを出力信号S22として出力し、Lレベルの制御信号SEL1に応答して、信号Doの信号レベルに関わらずにH1レベルの出力信号S22を出力する。インバータ回路24は、論理回路22の出力信号S21を論理反転した反転信号X21を、出力ドライバ26内の出力トランジスタT26のゲートに供給する。具体的には、インバータ回路24は、Lレベルの出力信号S21に応答して第1制御電圧V1レベルの反転信号X21を出力し、H1レベルの出力信号S21に応答してLレベルの反転信号X21を出力する。このインバータ回路24は、直列に接続されたPチャネルMOSトランジスタT21とNチャネルMOSトランジスタT22を有している。これらトランジスタT21,T22のゲートには、上記論理回路22の出力信号S21が供給される。トランジスタT21は、ソースに上記制御回路50にて生成される第1制御電圧V1が供給され、ドレインにトランジスタT22のドレインが接続されている。トランジスタT21のバックゲートには、上記第1制御電圧V1が供給される。トランジスタT22は、ソース及びバックゲートが低電位電源VSSに接続されている。そして、これらトランジスタT21,T22間のノード、つまりインバータ回路24の出力端子は、出力トランジスタT26のゲートに接続されている。インバータ回路25は、論理回路23の出力信号S22を論理反転した反転信号X22を、出力ドライバ26内の出力トランジスタT27のゲートに供給する。このインバータ回路25は、第1の高電位電源VDD1と低電位電源VSSとの間に直列に接続された、PチャネルMOSトランジスタT23とNチャネルMOSトランジスタT24を有している。これらトランジスタT23,T24のゲートには、上記論理回路23の出力信号S22が供給される。トランジスタT23のバックゲートには、第1の高電位電源VDD1が接続されている。また、トランジスタT24のバックゲートには、低電位電源VSSが接続されている。そして、これらトランジスタT23,T24間のノード、つまりインバータ回路25の出力端子は、出力トランジスタT27のゲートに接続されている。次に、出力ドライバ26の構成例を説明する。出力トランジスタT26はPチャネルMOSトランジスタであり、出力トランジスタT27はNチャネルMOSトランジスタである。出力トランジスタT26は、ソースに上記制御回路50にて生成された第2制御電圧V2が供給され、ドレインが出力トランジスタT27のドレインに接続されている。出力トランジスタT26のバックゲートには、上記第2制御電圧V2が供給される。出力トランジスタT27は、ソース及びバックゲートが低電位電源VSSに接続されている。これら出力トランジスタT26,T27間の出力ノードN2は出力端子Toに接続されている。この第2出力回路20では、制御信号SELがH2レベルもしくはH3レベルの場合に、信号Doのレベルに対応して出力トランジスタT26,T27の一方がオンされ、第2制御電圧V2レベルここでは、第2の高電位電源VDD2レベル又は低電位電源VSSレベルの出力信号OUT2が出力される。すなわち、上述したように、H2レベルもしくはH3レベルの制御信号SELに基づいて、第2出力回路20にて信号の出力が行われる。なお、第2出力回路20は、制御信号SELがLレベルの場合に、出力トランジスタT26,T27の双方をオフ状態に制御し、それら出力トランジスタT26,T27間の出力ノードN2をハイインピーダンスに制御する。なお、インバータ回路14は第1出力トランジスタを駆動するバッファ回路の一例、出力トランジスタT16は第1出力トランジスタの一例、インバータ回路24は第2出力トランジスタを駆動するバッファ回路の一例、出力トランジスタT26は第2出力トランジスタの一例である。また、初期値設定回路41は設定回路の一例、出力信号OUT1は第1信号の一例、出力信号OUT2は第2信号の一例である。次に、制御回路50内の電源検出回路60の構成例を図3に従って説明する。インバータ回路61の入力端子には、第1の高電位電源VDD1が接続されている。インバータ回路61の電源端子には、第2の高電位電源VDD2及び低電位電源VSSが接続されている。このインバータ回路61の出力端子は、PチャネルMOSトランジスタT61のゲートに接続されている。このトランジスタT61は、第1端子例えばソースが第1の高電位電源VDD1に接続され、第2端子例えばドレインがPチャネルMOSトランジスタT62の第1端子例えばソースに接続され、バックゲートが同トランジスタT61の第2端子に接続されている。トランジスタT62は、ゲートが第1の高電位電源VDD1に接続され、第2端子例えばドレインが第2の高電位電源VDD2に接続され、バックゲートが同トランジスタT62の第1端子に接続されている。そして、これらトランジスタT61,T62間のノードが出力端子に接続され、その出力端子から上記第1制御電圧V1が出力される。この電源検出回路60では、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入されると、インバータ回路61からLレベルの信号が出力される。すると、この信号に応答してトランジスタT61がオンされるため、第1の高電位電源VDD1レベルの第1制御電圧V1が生成される。一方、第2の高電位電源VDD2が第1の高電位電源VDD1よりも先に投入されると、このときの第1の高電位電源VDD1が0V、つまりLレベルになるため、インバータ回路61から第2の高電位電源VDD2レベルの信号が出力される。すると、この信号に応答してトランジスタT61がオフされる。一方、Lレベルの第1の高電位電源VDD1がゲートに供給されると、トランジスタT62がオンされるため、第2の高電位電源VDD2レベルの第1制御電圧V1が生成される。また、第1及び第2の高電位電源VDD1,VDD2の双方が投入されると、インバータ回路61からLレベルの信号が出力される。すると、この信号に応答してトランジスタT61がオンされるため、第1の高電位電源VDD1レベルの第1制御電圧V1が生成される。次に、電圧切替回路70の構成例を図4に従って説明する。制御信号SEL1は、PチャネルMOSトランジスタT71のゲートと、インバータ回路71に供給される。トランジスタT71は、第1端子例えばソースが第1の高電位電源VDD1に接続され、第2端子例えばドレインがPチャネルMOSトランジスタT72の第1端子例えばソースに接続され、バックゲートが第1の高電位電源VDD1に接続されている。上記インバータ回路71の電源端子には、第1の高電位電源VDD1及び低電位電源VSSが接続されている。このインバータ回路71の出力端子は、トランジスタT72のゲートに接続されている。このトランジスタT72は、第2端子例えばドレインが第2の高電位電源VDD2に接続され、バックゲートが同トランジスタT72の第1端子に接続されている。そして、トランジスタT71,T72間のノードが出力端子に接続され、その出力端子から上記第2制御電圧V2が出力される。この電圧切替回路70では、Lレベルの制御信号SEL1が供給されると、トランジスタT71がオンされる。このため、第1の高電位電源VDD1レベルの第2制御電圧V2が生成される。なお、この場合、インバータ回路71からH1レベルの信号が出力されるため、トランジスタT72はオフされる。一方、H1レベルの制御信号SEL1が供給されると、トランジスタT71はオフされ、インバータ回路71からLレベルの信号が出力される。すると、その信号に応答してトランジスタT72がオンされるため、第2の高電位電源VDD2レベルの第2制御電圧V2が生成される。さらに、これら電源検出回路60及び電圧切替回路70と上記スイッチ回路SW1とを含む制御回路50の具体的な構成例を図5に従って説明する。バッファ回路40から出力される制御信号SEL1は、PチャネルMOSトランジスタT51のゲートと、インバータ回路51の入力端子とに供給される。トランジスタT51は、第1端子例えばソースが第1の高電位電源VDD1に接続され、第2端子例えばドレインがPチャネルMOSトランジスタT52の第1端子例えばソースに接続され、バックゲートが第1出力端子P1に接続されている。上記第1の高電位電源VDD1は、インバータ回路52の入力端子とPチャネルMOSトランジスタT53のゲートにも接続されている。インバータ回路52の電源端子には、第2の高電位電源VDD2及び低電位電源VSSが接続されている。このインバータ回路52の出力端子は、上記トランジスタT52のゲートと、PチャネルMOSトランジスタT54のゲートとに接続されている。トランジスタT52は、第2端子例えばドレインが上記トランジスタT53の第1端子例えばソースに接続され、バックゲートが同トランジスタT52の第2端子に接続されている。トランジスタT53は、第2端子例えばドレインが第2の高電位電源VDD2に接続され、バックゲートが同トランジスタT53の第1端子に接続されている。これらトランジスタT52,T53間のノードは第2出力端子P2に接続されている。上記トランジスタT54は、第1端子例えばソースが第1の高電位電源VDD1に接続され、第2端子例えばドレインがPチャネルMOSトランジスタT55の第1端子例えばソースに接続され、バックゲートが同トランジスタT54の第2端子に接続されている。トランジスタT55のゲートには、第1の高電位電源VDD1が接続されている。また、トランジスタT55は、第2端子例えばドレインがPチャネルMOSトランジスタT56の第1端子例えばソースに接続され、バックゲートが同トランジスタT55の第1端子に接続されている。これらトランジスタT54,T55間のノードが上記第1出力端子P1に接続され、その第1出力端子P1から第1制御電圧V1が出力される。一方、上記制御信号SEL1が供給されるインバータ回路51の電源端子には、第1の高電位電源VDD1及び低電位電源VSSが接続されている。このインバータ回路51の出力端子は、トランジスタT56のゲートに接続されている。このトランジスタT56は、第2端子例えばドレインが第2の高電位電源VDD2に接続され、バックゲートが同トランジスタT56の第1端子に接続されている。このトランジスタT56と上記トランジスタT55との間のノードが上記第2出力端子P2に接続され、その第2出力端子P2から第2制御電圧V2が出力される。この制御回路50において、インバータ回路52及びトランジスタT53,T54は、図3に示したインバータ回路61及びトランジスタT62,T61にそれぞれ相当し、電源検出回路60として機能する。また、インバータ回路51及びトランジスタT51,T56は、図4に示したインバータ回路71及びトランジスタT71,T72にそれぞれ相当し、電圧切替回路70として機能する。さらに、トランジスタT53,T54間に挿入接続されたトランジスタT55と、トランジスタT51,T56間に挿入接続されたトランジスタT52とは、スイッチ回路SW1として機能する。このような制御回路50では、図6に示すような組み合わせで上記第1及び第2制御電圧V1,V2が生成される。まず、第2の高電位電源VDD2が第1の高電位電源VDD1よりも先に投入された場合、つまり第1の高電位電源VDD1がオフ状態で、第2の高電位電源VDD2のみがオン状態の場合について説明する。この場合には、第1の高電位電源VDD1レベルが0V、つまりLレベルとなり、第2の高電位電源VDD2レベルが1.8Vとなる。このため、Lレベルである第1の高電位電源VDD1に応答して、インバータ回路52からH2レベルの信号が出力される。このH2レベルの信号に応答してトランジスタT52,T54がオフされる。また、トランジスタT53,T55は、Lレベルである第1の高電位電源VDD1がゲートに供給されるためオンされる。これにより、オンされたトランジスタT53を通じて第2の高電位電源VDD2レベルの第2制御電圧V2が第2出力端子P2から出力され、さらにトランジスタT53,T55を通じて第2の高電位電源VDD2レベルの第1制御電圧V1が第1出力端子P1から出力される。次に、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入された場合、つまり第1の高電位電源VDD1のみがオン状態で、第2の高電位電源VDD2がオフ状態の場合について説明する。この場合には、第1の高電位電源VDD1レベルが3.3Vとなり、第2の高電位電源VDD2レベルが0Vとなる。このとき、バッファ回路40からは上記初期値設定回路41の機能によりLレベルの制御信号SEL1が出力される。この制御信号SEL1に応答して、トランジスタT51がオンされ、このトランジスタT51を通じて第1の高電位電源VDD1がトランジスタT52の第1端子ここでは、ソースに接続される。一方、第1の高電位電源VDD1がゲートに接続されたトランジスタT53はオフされ、インバータ回路52からはLレベルの信号が出力される。すると、そのLレベルの信号に応答してトランジスタT54がオンされるため、そのトランジスタT54を通じて第1の高電位電源VDD1レベルの第1制御電圧V1が第1出力端子P1から出力される。また、インバータ回路52から出力されるLレベルの信号に応答してトランジスタT52がオンされるため、トランジスタT51,T52を通じて第1の高電位電源VDD1レベルの第2制御電圧V2が第2出力端子P2から出力される。次に、第1及び第2の高電位電源VDD1,VDD2の双方が投入された後に、第1出力回路10を選択動作させるためのLレベルの制御信号SELが供給された場合について説明する。この場合には、バッファ回路40からLレベルの制御信号SEL1が出力される。このLレベルの制御信号SEL1に応答して、インバータ回路51からH1レベルの信号が出力され、その信号に応答してトランジスタT56がオフされる。一方、Lレベルの制御信号SEL1に応答してトランジスタT51がオンされ、このトランジスタT51を通じて第1の高電位電源VDD1がトランジスタT52の第1端子ここでは、ソースに供給される。また、第1の高電位電源VDD1がゲートに接続されたトランジスタT53はオフされ、インバータ回路52からはLレベルの信号が出力される。すると、そのLレベルの信号に応答してトランジスタT54がオンされるため、そのトランジスタT54を通じて第1の高電位電源VDD1レベルの第1制御電圧V1が第1出力端子P1から出力される。また、インバータ回路52から出力されるLレベルの信号に応答してトランジスタT52がオンされるため、トランジスタT51,T52を通じて第1の高電位電源VDD1レベルの第2制御電圧V2が第2出力端子P2から出力される。次に、第1及び第2の高電位電源VDD1,VDD2の双方が投入された後に、第2出力回路20を選択するためのH2レベルもしくはH3レベルの制御信号SELが供給された場合について説明する。この場合には、バッファ回路40からH1レベルの制御信号SEL1が出力される。このH1レベルの制御信号SEL1に応答して、インバータ回路51からLレベルの信号が出力され、その信号に応答してトランジスタT56がオンされる。これにより、このトランジスタT56を通じて第2の高電位電源VDD2レベルの第2制御電圧V2が第2出力端子P2から出力される。一方、第1の高電位電源VDD1が入力端子に接続されたインバータ回路52からはLレベルの信号が出力され、その信号に応答してトランジスタT54がオンされる。これにより、このトランジスタT54を通じて第1の高電位電源VDD1レベルの第1制御電圧V1が第1出力端子P1から出力される。次に、上記出力バッファ回路1の動作を図7~図11に従って説明する。まず、第2の高電位電源VDD2が第1の高電位電源VDD1よりも先に投入され、第2の高電位電源VDD2のみが投入されている場合の動作を図7に従って説明する。この場合、制御回路50において、第2の高電位電源VDD2レベルの第1制御電圧V1と第2の高電位電源VDD2レベルの第2制御電圧V2が生成される。このため、第2出力回路20内の出力トランジスタT26のソース及びバックゲートに第2の高電位電源VDD2レベルの第2制御電圧V2が供給される。また、出力トランジスタT26を駆動するインバータ回路24の高電位側の電源端子に第2の高電位電源VDD2レベルの第1制御電圧V1が動作電源として供給される。なお、図7において、出力トランジスタT26等に供給される第1制御電圧V1及び第2制御電圧V2をVDD2と示し、オフ状態である第1の高電位電源VDD1をOFFと示している。第1の高電位電源VDD1で動作するバッファ回路11,30,40は全て動作不能である。このとき、第1出力回路10において、インバータ回路14,15から出力される反転信号X11,X12がLレベルとなるため、出力トランジスタT16がオンされ、出力トランジスタT17がオフされる。一方、第2出力回路20において、インバータ回路25からは常にLレベルの反転信号X22が出力されるため、出力トランジスタT27はオフされる。また、論理回路22からは常にLレベルの出力信号S21が出力されるため、インバータ回路24から第2の高電位電源VDD2レベルの反転信号X21が出力される。この反転信号X21が出力トランジスタT26のゲートに供給される。このとき、出力トランジスタT26のバックゲートにも第2の高電位電源VDD2レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタT26のゲート電圧及びバックゲート電圧が第2の高電位電源VDD2レベルに設定される。これにより、出力トランジスタT26が常にオフされるため、第2の高電位電源VDD2から出力トランジスタT26を通じて、第1の高電位電源VDD1に向かって電流が流れることを抑制することができる。次に、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入され、第1の高電位電源VDD1のみが投入されている場合の動作を図8に従って説明する。この場合、制御回路50において、第1の高電位電源VDD1レベルの第1制御電圧V1と第1の高電位電源VDD1レベルの第2制御電圧V2が生成される。このため、出力トランジスタT26のソース及びバックゲートに第1の高電位電源VDD1レベルの第2制御電圧V2が供給され、インバータ回路24の高電位側の電源端子に第1の高電位電源VDD1レベルの第1制御電圧V1が動作電源として供給される。そこで、図8において、出力トランジスタT26等に供給される第1制御電圧V1及び第2制御電圧V2をVDD1と示している。このとき、バッファ回路40からは上記初期値設定回路41図2参照の機能によりLレベルの制御信号SEL1が出力される。このLレベルの制御信号SEL1に応答して、論理回路22からLレベルの出力信号S21が出力されるため、インバータ回路24から第1の高電位電源VDD1レベルの反転信号X21が出力される。この反転信号X21が出力トランジスタT26のゲートに供給される。このとき、出力トランジスタT26のバックゲートにも第1の高電位電源VDD1レベルの電圧が供給されている。このように、この場合には常に、出力トランジスタT26のゲート電圧及びバックゲート電圧が第1の高電位電源VDD1レベルに設定される。これにより、出力トランジスタT26が常にオフされるため、第1出力回路10内の出力トランジスタT16がオンされても、第1の高電位電源VDD1から第2出力回路20内の出力ドライバ26の電源端子に向かって電流が流れることを抑制することができる。次に、第1及び第2の高電位電源VDD1,VDD2の双方が投入された状態で、Lレベルの制御信号SELが入力された場合の動作を図9に従って説明する。ここでは、H2レベルもしくはH3レベルの信号Doが入力された場合について説明する。この場合、制御回路50において、第1の高電位電源VDD1レベルの第1制御電圧V1と第1の高電位電源VDD1レベルの第2制御電圧V2が生成される。このため、出力トランジスタT26のソース及びバックゲートに第1の高電位電源VDD1レベルの第2制御電圧V2が供給され、インバータ回路24の高電位側の電源端子に第1の高電位電源VDD1レベルの第1制御電圧V1が動作電源として供給される。そこで、図9において、出力トランジスタT26等に供給される第1制御電圧V1及び第2制御電圧V2をVDD1と示している。Lレベルの制御信号SEL1及びH1レベルの信号Do1に応答して、論理回路12,13からH1レベルの出力信号S11,S12が出力され、インバータ回路14,15からLレベルの反転信号X11,X12が出力される。すると、出力トランジスタT16がオンされ、出力トランジスタT17がオフされる。これにより、出力トランジスタT16,T17間の出力ノードN1からH1レベルの出力信号OUT1が出力される。このとき、第2出力回路20では、H1レベルの制御信号SEL1に応答して、論理回路22からLレベルの出力信号S21が出力され、論理回路23からH1レベルの出力信号S22が出力される。これら出力信号S21,S22に応答して、インバータ回路24からH1レベルの反転信号X21が出力され、インバータ回路25からLレベルの反転信号X22が出力されるため、出力トランジスタT26,T27の双方がオフされる。さらに、このときの出力トランジスタT26のバックゲートには、同出力トランジスタT26のドレインに供給される電圧と同じ第1の高電位電源VDD1レベルの第2制御電圧V2が供給されている。このため、第1出力回路10の出力ノードN1から出力トランジスタT26を通じて電源端子に向かって電流が流れることを抑制することができる。また、本例の場合、第2出力回路20には動作電源として第1の高電位電源VDD1のみが供給されているために、高電位側の高電位電源ここでは、第1の高電位電源VDD1から低電位側の高電位電源ここでは、第2の高電位電源VDD2への電流パスが発生しない、とも言える。次に、第1及び第2の高電位電源VDD1,VDD2の双方が投入された状態で、H2レベルもしくはH3レベルの制御信号SELが入力された場合の動作を図10に従って説明する。ここでは、H2レベル又はH3レベルの信号Doが入力された場合について説明する。この場合、制御回路50において、第1の高電位電源VDD1レベルの第1制御電圧V1と第2の高電位電源VDD2レベルの第2制御電圧V2とが生成される。このため、出力トランジスタT26のソース及びバックゲートに第2の高電位電源VDD2レベルの第2制御電圧V2が供給され、インバータ回路24の高電位側の電源端子に第1の高電位電源VDD1レベルの第1制御電圧V1が動作電源として供給される。そこで、図10において、出力トランジスタT26等に供給される第1制御電圧V1をVDD1、第2制御電圧V2をVDD2と示している。H1レベルの制御信号SEL1に応答して、論理回路12からLレベルの出力信号S11が出力され、論理回路13からH1レベルの出力信号S12が出力される。これら出力信号S11,S12に応答して、インバータ回路14からH1レベルの反転信号X11が出力され、インバータ回路15からLレベルの反転信号X12が出力されるため、出力トランジスタT16,T17の双方がオフされる。一方、第2出力回路20では、H1レベルの制御信号SEL1及びH1レベルの信号Do1に応答して、論理回路22,23からH1レベルの出力信号S21,S22が出力され、インバータ回路24,25からLレベルの反転信号X21,X22が出力される。すると、出力トランジスタT26がオンされ、出力トランジスタT27がオフされる。これにより、出力トランジスタT26,T27間の出力ノードN2からH2レベルの出力信号OUT2が出力される。このとき、出力トランジスタT26のバックゲートには、同出力トランジスタT26のソース電位と同じ第2の高電位電源VDD2レベルの第2制御電圧V2が供給されている。これにより、出力トランジスタT26のソースバックゲート間電圧が0Vとなるため、第2出力回路20の動作時における出力トランジスタT26の特性ばらつきを小さく抑えることができる。詳述すると、図18に示した従来の出力バッファ回路2の出力トランジスタT91のように、ソース電位が第2の高電位電源VDD2レベルであり、バックゲート電圧が第1の高電位電源VDD1レベルである場合には、ソースバックゲート間電圧VbsがVDD1-VDD2となる。このソースバックゲート間電圧Vbsが大きくなるほど、つまり第1及び第2の高電位電源VDD1,VDD2の電位差が大きくなるほど、図11に示すように、当該出力トランジスタT91の出力インピーダンス特性が大きくなる。さらに、その出力インピーダンスの変動に伴って更に出力トランジスタT91の特性が悪化する。これに対し、本実施形態の出力トランジスタT26では、ソースバックゲート間電圧Vbsが0Vになるようにバックゲート電圧が第2の高電位電源VDD2に設定されている。このため、図11からも明らかなように、出力トランジスタT26の出力インピーダンスを最も小さくすることができ、出力トランジスタT26の特性が悪化することを抑制できる。なお、図11の縦軸は、ソースバックゲート間電圧Vbsが0Vの時の出力インピーダンスを基準にして、ソースバックゲート間電圧Vbsが変化したときの出力インピーダンスの増分を示している。以上説明した本実施形態によれば、以下の効果を奏することができる。1第1の高電位電源VDD1及び第2の高電位電源VDD2のうち第2の高電位電源VDD2のみが投入される場合に、第2出力回路20の出力トランジスタT26のゲート電圧及びバックゲート電圧を第2の高電位電源VDD2レベルに設定するようにした。これにより、PチャネルMOSトランジスタである出力トランジスタT26がオフされるため、第2の高電位電源VDD2から出力トランジスタT26を通じて、第1の高電位電源VDD1に向かって電流が流れることを抑制することができる。したがって、第2の高電位電源VDD2を第1の高電位電源VDD1よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。2第1の高電位電源VDD1及び第2の高電位電源VDD2のうち第1の高電位電源VDD1のみが投入される場合に、制御信号SEL1の信号レベルを、第2出力回路20を選択動作させるためのLレベルに設定するようにした。また、第1の高電位電源VDD1のみが投入される場合に、第2出力回路20の出力トランジスタT26のゲート電圧及びバックゲート電圧を第1の高電位電源VDD1レベルに設定するようにした。これにより、出力トランジスタT26がオフされるため、第1出力回路10内の出力トランジスタT16がオンされても、第1の高電位電源VDD1から第2出力回路20内の出力ドライバ26の電源端子に向かって電流が流れることを抑制することができる。したがって、第1の高電位電源VDD1を第2の高電位電源VDD2よりも先に投入しても電源変動などの問題が発生しないため、電源の投入順序の制約を緩和することができる。3さらに、上記1及び2の効果を併せると、出力バッファ回路1では、第1の高電位電源VDD1及び第2の高電位電源VDD2の何れが先に投入されても流入電流が発生しないため、電源の投入順序に制約が発生しない。このため、電源供給に関する特別な回路などを省略することができる。4H1レベルの制御信号SEL1に基づいて第2出力回路20が選択動作されるときに、出力トランジスタT26のバックゲート電圧を、同出力トランジスタT26のソース電圧と同じ第2の高電位電源VDD2レベルに設定するようにした。これにより、出力トランジスタT26のソースバックゲート間電圧Vbsが0Vになるため、出力インピーダンスを最も小さくすることができ、出力トランジスタT26の特性ばらつきを小さく抑えることができる。このため、更なる高速動作及び低電圧動作を実現することができる。他の実施形態なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。図12に示されるように、第1出力回路10の出力トランジスタT16のバックゲートに第1制御電圧V1を供給し、その出力トランジスタT16を駆動するインバータ回路14に動作電源電圧として第1制御電圧V1を供給するようにしてもよい。また、第2出力回路20の出力トランジスタT26のソースに第2の高電位電源VDD2を接続し、バックゲートに第2制御電圧V2を供給し、その出力トランジスタT26を駆動するインバータ回路24の高電位側の電源端子に第1の高電位電源VDD1を接続するようにしてもよい。このような構成であっても、第2の高電位電源VDD2が第1の高電位電源VDD1よりも先に投入された場合には、図13に示すように、出力トランジスタT16のゲート電圧及びバックゲート電圧が第2の高電位電源VDD2レベルに設定される。すなわち、Lレベルの出力信号S11に応答してインバータ回路14から第2の高電位電源VDD2レベルの反転信号X11が出力トランジスタT16のゲートに供給され、その第2の高電位電源VDD2レベルの第1制御電圧V1が出力トランジスタT16のバックゲートに供給される。これにより、その出力トランジスタT16がオフされるため、第2出力回路20の出力トランジスタT26がオンされても、第2の高電位電源VDD2から出力トランジスタT16を通じて、第1の高電位電源VDD1に向かって電流が流れることを抑制することができる。また、H1レベルの制御信号SEL1に応答して第2出力回路20が動作する場合には、図14に示すように、出力トランジスタT26のソース電圧及びバックゲート電圧が第2の高電位電源VDD2レベルに設定される。これにより、出力トランジスタT26の特性ばらつきを小さく抑えることができる。また、Lレベルの制御信号SEL1に応答して第1出力回路10が動作する場合には、出力トランジスタT16のソース電圧及びバックゲート電圧が第1の高電位電源VDD1レベルに設定される。これにより、出力トランジスタT16の特性ばらつきを小さく抑えることができる。図15に示されるように、第1出力回路10の出力トランジスタT16のバックゲートに第1制御電圧V1を供給し、その出力トランジスタT16を駆動するインバータ回路14の動作電源電圧として第1制御電圧V1を供給するようにしてもよい。また、第2出力回路20の出力トランジスタT26のソースに第2の高電位電源VDD2を接続し、バックゲートに第2制御電圧V2を供給し、その出力トランジスタT26を駆動するインバータ回路24の動作電源電圧として第1制御電圧V1を供給するようにしてもよい。このような構成であっても、第2の高電位電源VDD2が第1の高電位電源VDD1よりも先に投入された場合には、図16に示すように、出力トランジスタT16及び出力トランジスタT26のゲート電圧及びバックゲート電圧が第2の高電位電源VDD2レベルに設定される。これにより、出力トランジスタT16,T26の双方がオフされるため、第2の高電位電源VDD2から第1の高電位電源VDD1に向かって電流が流れることを抑制することができる。このように、第2の高電位電源VDD2のみが投入される場合に、出力トランジスタT16及び出力トランジスタT26の少なくとも一方のトランジスタのゲート電圧及びバックゲート電圧が第2の高電位電源VDD2レベルに設定されれば、上記実施形態の1と同様の効果を奏することができる。上記実施形態における初期値設定回路41は、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入された場合に、制御信号SEL1をLレベルに設定するようにしたが、例えば制御信号SEL1をH1レベルに設定するようにしてもよい。このとき、図1、図12及び図15に示した第1出力回路10のように、出力トランジスタT16のゲート電圧及びバックゲート電圧が第1の高電位電源VDD1レベルになるように設定する。この場合、上記H1レベルの制御信号SEL1に応答して、論理回路12からLレベルの出力信号S11が出力され、インバータ回路14からH1レベルの反転信号X11が出力される。これにより、出力トランジスタT16がオフされるため、第2出力回路20内の出力トランジスタT26がオンされても、第1の高電位電源VDD1から第1出力回路10内の出力ドライバ16の電源端子に向かって電流が流れることを抑制することができる。このように、制御信号SEL1の初期値に応じて選択動作される出力回路第1又は第2出力回路10,20内の高電位側の出力トランジスタ出力トランジスタT16又は出力トランジスタT26のゲート電圧及びバックゲート電圧が第1の高電位電源VDD1レベルに設定されれば、上記実施形態の2と同様の効果を奏することができる。上記実施形態において、第1の高電位電源VDD1が第2の高電位電源VDD2よりも先に投入された場合に、初期値設定回路41を省略した状態でも、制御信号SEL1がLレベル又はH1レベルに確定されるのであれば、上記初期値設定回路41を省略してもよい。この場合には、図1、図12及び図15に示した出力バッファ回路1のように、第1の高電位電源VDD1が先に投入された場合に、出力トランジスタT16,T26の双方のゲート電圧及びバックゲート電圧が第1の高電位電源VDD1レベルになるように設定する。これにより、制御信号SEL1がLレベル及びH1レベルの何れかに確定されれば、出力トランジスタT16,T26の一方がオフされるため、第1の高電位電源VDD1から第2の高電位電源VDD2へ向かって電流が流れることを抑制することができる。上記実施形態における制御回路50から電圧切替回路70やスイッチ回路SW1を省略してもよい。この場合には、制御回路50は図3に示した電源検出回路60を有し、その電源検出回路60では第1制御電圧V1のみが生成される。このため、例えば図1に示した出力バッファ回路1では、第2制御電圧V2に代えて、出力トランジスタT26のソースに第2の高電位電源VDD2を接続し、バックゲートに第1制御電圧V1を供給するようにしてもよい。このような構成であっても、上記実施形態の1と同様の効果を奏することができる。上記実施形態では、第1出力回路10及び第2出力回路20を有する出力バッファ回路1に具体化した。これに限らず、図17に示すように、例えば第1入出力回路10A及び第2入出力回路20Aを有する入出力バッファ回路1Aに具体化してもよい。具体的には、第1入出力回路10Aは、バッファ回路11及び出力ドライバ16を含む第1出力回路10と併せて、その第1出力回路10の出力ノードN1入出力端子Tioに入力端子が接続される第1入力回路17を有している。この第1入出力回路10Aでは、入力動作時に入出力端子Tioに入力される信号IN1が第1入力回路17を介して内部回路に出力される。また、第2入出力回路20Aは、バッファ回路21及び出力ドライバ26を含む第2出力回路20と併せて、その第2出力回路20の出力ノードN2入出力端子Tioに入力端子が接続される第2入力回路27を有している。この第2入出力回路20Aでは、入力動作時に入出力端子Tioに入力される信号IN2が第2入力回路27を介して内部回路に出力される。なお、このような入力動作時には、出力ノードN1,N2がハイインピーダンス状態になるため、出力トランジスタT16,T26のバックゲート電圧が第1の高電位電源VDD1レベルに設定されることが好ましい。"