"2つの上向き端及びその間の折畳み伝導路を有する第1の種類のドープ半導体ベースと、前記伝導路に沿って第1の及び第2のpn接合を形成するために前記第1の種類のドープ半導体ベースに垂直に連結される1対の第2の種類のドープ半導体構造と、前記伝導路に沿って第3のpn接合を形成するための第1の種類のドープ半導体頂上構造と、前記第1の及び第2のpn接合の間の前記第1の種類のドープ半導体ベースの少なくとも1つの側に隣接するゲートと、を含むメモリセル。前記第1の種類のドープ半導体がp型で、前記第2の種類のドープ半導体がn型である、請求項1のメモリセル。前記第1の種類のドープ半導体ベースが絶縁体領域の上に位置する、請求項1のメモリセル。前記第1の種類のドープ半導体ベースがシリコンオンインシュレータ基板の半導体領域から形成される、請求項1のメモリセル。前記メモリセルが約4F2の量の基板面積を使用する、請求項1のメモリセル。2つの上向き端及びその間の折畳み伝導路を有する第1の種類のドープ半導体ベースと、前記伝導路に沿って第1の及び第2のpn接合を形成するために前記第1の種類のドープ半導体ベースに垂直に連結される1対の第2の種類のドープ半導体構造と、前記伝導路に沿った第3のpn接合を形成するための第1の種類のドープ半導体頂上構造と、前記第1の及び第2のpn接合の間の前記第1の種類のドープ半導体ベースをほぼ囲むゲートと、を含むメモリセル。前記ゲートが金属ゲートを含む、請求項6のメモリセル。前記第1の種類のドープ半導体ベースがp型ベースを含む、請求項6のメモリセル。前記p型ベースが浮体p型ベースを含む、請求項8のメモリセル。前記メモリセルがシリコンオンインシュレータウエハ上に形成される、請求項6のメモリセル。前記第1の種類のドープ半導体ベースがU型内に形成される、請求項6のメモリセル。p型ベース構造が1対の上向き端及びその間の折畳み伝導路を有する、半導体基板上の前記p型ベース領域の形成と、前記伝導路に沿った第1の及び第2のpn接合を形成するための前記p型ベース構造の上向き端の上の1対のn型構造の形成と、前記伝導路に沿った第3のpn接合を形成するための前記n型構造の1つの上のp型構造の形成と、前記p型ベース構造をほぼ囲むゲートの形成と、前記p型ベース領域を前記半導体基板の残りから電気的に絶縁することと、を含む方法。半導体基板上の前記p型ベース領域の形成がシリコンオンインシュレータ基板の頂上シリコン領域から前記p型ベース領域を形成することを含む、請求項12の方法。前記p型ベース領域を半導体基板上の残りから電気的に絶縁することが、シャロートレンチアイソレーションアンダーカットプロセスを用いた前記バルクシリコン基板から前記p型ベース領域を電気的に絶縁することを含む、請求項12の方法。半導体基板上の前記p型ベース領域の形成が1対の上向き端を有する折畳みp型ベース領域を形成するためのp型領域の途中まで溝をエッチングすることを含む、請求項12の方法。本発明の以下の詳細な説明において、本明細書の一部をなす添付の図面が参照され、その中に例示として本発明が実施される具体的な実施形態が示される。こうした実施形態は当業者が本発明を実行可能にするように十分に詳細に記載される。その他の実施形態が用いられて良く、化学的、構造的、論理的、電子的変更等がされて良い。以下の記述に用いられるウエハ及び基板の用語は装置又は集積回路IC構造を形成する露出面を有するいかなる構造も包含する。基板という用語は半導体ウエハを包含すると理解されている。基板という用語はまた処理中の半導体構造をさすためにも用いられ、その上に製造されるシリコンオンインシュレータSOI等のような、その他の層を包含しうる。ウエハ及び基板の両方はドープ及び非ドープ半導体、ベース半導体又は絶縁体に支持されるエピタキシャル半導体層及び当業者に公知のその他の半導体構造を包含する。導体という用語は半導体を包含すると理解され、絶縁体又は誘電体という用語は導体と称される物質より電気伝導性が少ないいかなる物質も包含すると定義される。本出願で用いられる水平という用語はウエハ又は基板の方向に関わらず、ウエハ又は基板の従来の面又は表面に平行な面として定義される。垂直という用語は上記で定義される水平に垂直な方向をさす。上、側壁の中の側、より高い、より低い、上の及び下ののような前置詞はウエハ又は基板の方向に関わらず、ウエハ又は基板の天面に接している従来の面又は表面に関して定義される。以下の詳細な説明はそれゆえ限定的な意味で解されるべきでなく、本発明の範囲は付属の特許請求の範囲及びこうした特許請求の範囲が権利化されるところの均等物の全範囲によってのみ定義される。図1は本発明の実施形態に基づくメモリセル100を示す。メモリセル100は第1の種類のドープ半導体ベース110を包含する。第1の種類のドープ半導体ベース110が2つの上向き端106及び108とともに示される。上記のように、本明細書内の上向きという用語は製造中の半導体ウエハに関して定義される。製造されたメモリチップは使用中に複数の可能な方向の内どれを有しても良い。2つの上向き端106及び108の間にスペースが包含される。1つの実施形態において、スペースは伝導路140の一部をなし、以下により詳細に記される。図1は第1の上向き端106に連結される第2の種類のドープ半導体構造112及び第2の上向き端108に連結されるもう1つの第2の種類のドープ半導体構造114を更に示す。1つの実施形態において、第1の種類のドープ半導体はp型で、第2の種類のドープ半導体はn型であるが、本発明はそのように限定されるものではない。他の実施形態において、第1の種類のドープ半導体はn型で、第2の種類のドープ半導体はp型である。第2の種類のドープ半導体構造112より上に位置する第1の種類のドープ半導体頂構造116も示される。図1に示される構成は第1のpn接合122、第2のpn接合124、及び第3のpn接合126を形成する。pn接合122、124,126はサイリスタ装置を形成するために伝導路140に沿って直列に連結される。図示の構成において、第1の種類のドープ半導体ベース110が上向き端106及び108とともに折畳み構造をなす。折畳み構造は水平構造より設置面積においてよりコンパクトである。1つの実施形態において、設置面積は幅130及び長さ132を包含し、これは約4リソグラフィック加工寸法の面積4F2である。リソグラフィック加工寸法の面積は光学的リソグラフィによって製造されたときに基板上の所定の面積内にいくつの装置または装置の素子がフィット可能かを示す。実際の装置寸法はリソグラフィ及びエッチング条件を含むいくつかの要素に依存することがある。しかしながら、相対性能指数Fは波長に無関係で、空間的効率における互いのデバイス構造を比較するために半導体業界で頻繁に使用される。図1に示される折畳み構造では電気接点151及び152がメモリセル100の頂面にあることになる。これはメモリアレイのための後の配線がメモリセルの下の代わりにメモリセルの頂上に、もしくはメモリセルの頂面150の下に形成されることを可能にする。装置の頂面150の下に形成される導体線又はその他の配線は製造がより困難なことがある。例えば、埋設伝導線構造を形成するために深いイオン注入処理、又はエッチングされた溝内深くの沈着が必要となることがある。対照的に、頂面上の接点151及び152と共に、メモリセル100が深い溝又はイオン注入なしに導線のためのより信頼できる沈着加工を可能にする。図1は第1の種類のドープ半導体ベース110が絶縁体領域102上に位置する実施形態を更に示す。1つの実施例において、絶縁体領域102は絶縁材としての酸化物を包含する。絶縁体領域102付きの実施形態において、浮体領域160はメモリ装置100の基部で作られる。浮体領域160付きの実施形態は、絶縁体領域なしの半導体材料上に直接形成される実施形態より少ない電荷漏洩を示すことがある。1つの実施例において、絶縁体領域102はシリコンオンインシュレータSOIウエハ内の絶縁体領域である。SOIウエハの使用時に、第1の種類のドープ半導体ベース110はウエハ内の頂半導体領域から形成されて良い。1つの実施例において一番上の半導体領域はウエハ型内のpドープ領域として提供される。1つの実施例において一番上の半導体領域はメモリ装置100の製造中にドープされる。別の実施例において、絶縁体領域102はシャロートレンチアイソレーションSTIアンダーカット工程を用いて個々のメモリ装置100の下に形成される。STIアンダーカット工程の1つの実施例において、溝がメモリ装置100に隣接してエッチングされ。アンダーカット領域を形成するために異方性エッチングが使用され、これは続いて例えば沈着によってシリコンの酸化物のような、絶縁材で埋められる。図1は第1の種類のドープ半導体ベース110の少なくとも1つの側に隣接して形成されるゲート120を更に示す。図1に示される実施例は第1の種類のドープ半導体ベース110をほぼ囲むために第1の種類のドープ半導体ベース110の四方に隣接して形成されるゲート120を示す。1つの実施形態において、ゲート120と第1の種類のドープ半導体ベース110との間のインターフェース121にゲート絶縁膜が形成される。動作の際、閾値を越えるゲート120へのゲート電圧の印加は第1の種類のドープ半導体ベース110を反転させ第2の種類のドープ半導体構造114が第1の種類のドープ半導体ベース110のバリアを超えそして第2の種類のドープ半導体構造112に接続するようにする。ゲート反転のために、陽極陰極間電圧はアバランシェ発生を生じさせる程十分高い必要が無く、それゆえスナップバック電圧がダイオードターンオンに類似する。1つの実施形態において、ゲート結合ベース、例えばゲート120が示されるように、メモリ装置100の書き込み電圧条件を変調するために使用される。図2はゲート電圧VGスペクトル及び第2の種類のドープ半導体構造114での電流対印加電圧への効果を示す。図2の実施例に見られるように、ゲートトリガの助けなしに書き込み操作を行うためにより高い陽極陰極間電圧が必要である。図3は本発明の実施形態に基づくメモリセルの形成の実施例の方法を示す。操作310において、p型ベース領域が半導体基板上に形成される。操作310は1対の上向き端の間の折畳み伝導路付きの、p型ベース領域内の1対の上向き端の形成を更に記す。操作320は伝導路に沿った第1の及び第2のpn接合を形成するためのp型ベース構造の上向き端の上の1対のn型構造の形成を記す。上記のように、p型ベース構造及びベース構造に付いたn型構造が記されるが、代替のドープ配置が可能である。操作330は伝導路に沿った第3のpn接合を形成するためのn型構造の1つの上のp型構造の形成を記し、操作340はp型ベース構造をほぼ囲むゲートの形成を記す。操作350はp型ベース領域を半導体基板の残りから電気的に絶縁することを記す。1つの実施例において、SOI基板上のメモリ装置100の形成により電気的絶縁が行われる。この実施例において、SOI基板の絶縁体領域は電気的絶縁を提供し、少なくともベース領域がSOI基板の表面半導体領域から形成される。絶縁体領域は1対のウエハの一部で、製造過程中に作られる必要は無いので、この実施例は少数の処理手順を用いてよい。しかしながら、SOIウエハはシリコンウエハよりコストがかかることがある。別の実施例において、シリコンウエハが用いられ、メモリ装置を半導体基板から電気的に絶縁するためにSTIアンダーカット工程が用いられる。このプロセスは製造においてより多くの工程を用いることがあるが、ウエハはより廉価でありうる。本発明のためのハイレベル装置適用の実施形態を示すために図4にコンピューターのような情報処理システムの実施形態が包含される。図4は上記の本発明の実施形態に基づくメモリセルを包含する少なくとも1つのチップ又はチップ組立体404を含む情報処理システム400のブロック図である。情報処理システム400はその中で本発明が使用可能である電子機器システムの1つの実施形態にすぎない。他の実施例はネットブック、カメラ、携帯情報端末PDA、携帯電話、MP3プレーヤー、航空機、人工衛星、軍事車両を含むがそれらに制限されるものではない。この実施例において、情報処理システム400はシステムの様々な部分を連結するためのシステムバス402を包含するデータ処理システムを備える。システムバス402は情報処理システム400の様々な部分の間の通信リンクをもたらし単一バスとして、バスの組み合わせとして、又はいかなる他の適切なやり方で実施されて良い。チップ組立体404はシステムバス402に連結されて良い。チップ組立体404はいかなる回路又は操作可能に互換性のある回路の組み合わせを包含して良い。1つの実施形態において、チップ組立体404はいかなる種類でも良いプロセッサ406を包含して良い。本明細書で用いられる、プロセッサは例えばマイクロプロセッサ、グラフィックプロセッサ、デジタル信号プロセッサDSP又はいかなる種類のプロセッサや処理回路だがこれに限らないいかなる種類の計算回路を意味する。1つの実施形態において、メモリチップ407はチップ組立体404内に含まれる。1つの実施形態において、メモリチップ407は上記の実施形態に記載されるサイリスタメモリ装置を包含する。1つの実施形態において、プロセッサチップ以外の追加の論理チップ408がチップ組立体404内に含まれる。プロセッサ以外の論理チップ408の実施例はアナログデジタル変換機を包含する。カスタム回路、特定用途向け集積回路ASIC等のような論理チップ408上の他の回路も本発明の1つの実施形態内に含まれる。情報処理システム400はまた外部メモリ411も包含して良く、これは1つ以上のハードドライブ412のような、特定用途に適した1つ以上の記憶素子、及び/又はフロッピー登録商標ディスク、コンパクトディスクCD、フラッシュドライブ、デジタルビデオディスクDVD等のようなリムーバブルメディア413を扱う1つ以上のドライブを包含して良い。上記の実施例に記載されるように構成されるメモリは情報処理システム400に含まれる。情報処理システム400はまたモニターのような表示装置409、スピーカー等のような追加の周辺構成要素410、及びキーボード及び/又はマウス、トラックボール、ゲームコントローラ、音声認識装置又はシステム使用者が中に情報を入力し情報処理システム400から情報を受けることを可能にする他のいかなる装置を含んで良い、コントローラ414を包含して良い。本発明の複数の実施形態が記載されるが、上の表は包括的なものを意図するものではない。具体的な実施形態が図示され本明細書に記載されるが、記される具体的な実施形態の代わりに同じ目的を達成するために考えられるいかなる配置も用いられて良いことが当業者には理解いただけるであろう。本出願は本発明の任意の変形もしくは変更を包含することを意図する。上記の記載は例示を意図し制限を意図するものではないことをご理解いただきたい。上記の実施形態の組み合わせ、及びその他の実施形態は上記の記載を学べば当業者には明らかになるであろう。"