"第1電極と、該第1電極上に設けられた誘電体層と、該誘電体層上に設けられた第2電極とを備えた容量素子において、前記第1電極又は前記第2電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を備えていることを特徴とする容量素子。前記第2電極の前記誘電体層に接していない外表面にリフトオフにより形成された凹凸部を備えていることを特徴とする請求項1に記載の容量素子。前記第2電極の前記誘電体層に接していない外表面にエッチングにより形成された凹凸部を備えていることを特徴とする請求項1に記載の容量素子。前記第1電極の前記誘電体層に接していない外表面に凹凸部を備えていることを特徴とする請求項1に記載の容量素子。前記第1電極及び前記第2電極が金属で、前記誘電体が絶縁体であることを特徴とする請求項1乃至4のいずれかに記載の容量素子。前記凹凸部の高さが、前記第1電極又は前記第2電極の厚みの10以上90以下であることを特徴とする請求項1乃至5のいずれかに記載の容量素子。前記第1電極が、半導体基板上に設けられていることを特徴とする請求項1乃至6のいずれかに記載の容量素子。請求項1乃至7のいずれかに記載の容量素子を備えたことを特徴とする半導体集積回路。第1電極と、該第1電極上に設けられた誘電体層と、該誘電体層上に設けられた第2電極とを備えた容量素子の製造方法において、第1電極を形成する第1の工程と、該第1の工程により形成された前記第1電極上に誘電体層を形成する第2の工程と、該第2の工程により形成された前記誘電体上に第2電極を形成する第3の工程とを有し、前記第1電極又は前記第2電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を形成する工程を含むことを特徴とする容量素子の製造方法。前記第2電極の前記誘電体層に接していない外表面にリフトオフによる凹凸部を形成することを特徴とする請求項9に記載の容量素子の製造方法。前記第2電極の前記誘電体層に接していない外表面にエッチングによる凹凸部を形成することを特徴とする請求項9に記載の容量素子の製造方法。前記第1電極の前記誘電体層に接していない外表面に凹凸部を形成することを特徴とする請求項9に記載の容量素子の製造方法。前記第1電極及び前記第2電極が金属で、前記誘電体が絶縁体であることを特徴とする請求項9乃至12のいずれかに記載の容量素子の製造方法。前記凹凸部の高さが、前記第1電極又は前記第2電極の厚みの10以上90以下であることを特徴とする請求項9乃至13のいずれかに記載の容量素子の製造方法。前記第1電極又は前記第2電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、前記電極の一部の領域に電極材料を積層する工程とを含むことを特徴とする請求項9に記載の容量素子の製造方法。前記記第1電極又は前記第2電極の一部の領域が、複数の線状領域からなることを特徴とする請求項15に記載の容量素子の製造方法。前記記第1電極又は前記第2電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含むことを特徴とする請求項9に記載の容量素子の製造方法。前記積層された電極材料の一部が、複数の線状領域からなることを特徴とする請求項17に記載の容量素子の製造方法。前記第1電極が、半導体基板上に形成されることを特徴とする請求項9乃至18のいずれかに記載の容量素子の製造方法。しかしながら、近年では、トランジスタなどの能動素子の周波数特性が向上を続けており、それを用いた回路の動作周波数も高まる一方である。信号周波数が高くなるにつれ、抵抗が増加し、導体損失が増加する傾向にある。従って、低い周波数帯で低損失を実現できていた従来技術では、高い周波数帯ではその低損失化の効果が失われてしまうという問題があった。図8a,bは、従来の容量素子を説明するための構成図で、図8aは斜視図、図8bは図8aの実質的な伝導範囲を示す第2電極の断面図である。図中符号110は容量素子、111は第1電極、112は誘電体層、113は第2電極、113aは第2電極113の内部領域部、113bは第2電極113の表皮部を示している。なお、dは第2電極113の厚み、δは第2電極113の表皮部113bの厚みを示している。この従来の容量素子110は、第1電極111と、この第1電極111上に設けられた誘電体層112と、この誘電体層112上に設けられた第2電極113とから構成されている。つまり、容量素子110は、誘電体層112を第1電極111と第2電極113とにより挟むようにしたサンドイッチ構造になっている。また、第2電極113は、図8bに示すように、厚みdを有するとともに内部領域部113aを有し、第2電極113の表皮部113bは厚みδを有している。つまり、第2電極113は、信号の伝播が可能な表皮部113bと、信号の伝播が不可能な内部領域部113aとを備えている。信号の伝播方向を紙面に垂直な方向とすると、信号は導体の表面付近のみを伝わるようになる。容量素子の第2電極113の抵抗を下げるために第2電極113の厚みdを増しても、高い周波数では第2電極113の内部領域部113aに信号は伝わらず、低周波の場合に比べて抵抗は増加して信号損失が大きくなる。第2電極113の材質が金の場合、信号の周波数が60GHzでは、表皮部の厚みδは約0.32μmとなる。従って、第2電極113の厚みdが0.64μm以上ある場合には、60GHzの信号が伝導しない領域が生じ、上述したように、高周波信号に対する損失が大きくなってしまうという問題点がある。本発明は、このような問題に鑑みてなされたもので、その目的とするところは、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供することにある。本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、第1電極と、該第1電極上に設けられた誘電体層と、該誘電体層上に設けられた第2電極とを備えた容量素子において、前記第1電極又は前記第2電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を備えていることを特徴とする容量素子。図1;実施形態また、請求項2に記載の発明は、請求項1に記載の発明において、前記第2電極の前記誘電体層に接していない外表面にリフトオフにより形成された凹凸部を備えていることを特徴とする。図2;実施例1また、請求項3に記載の発明は、請求項1に記載の発明において、前記第2電極の前記誘電体層に接していない外表面にエッチングにより形成された凹凸部を備えていることを特徴とする。図4;実施例2また、請求項4に記載の発明は、請求項1に記載の発明において、前記第1電極の前記誘電体層に接していない外表面に凹凸部を備えていることを特徴とする。図6;実施例3また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記第1電極及び前記第2電極が金属で、前記誘電体が絶縁体であることを特徴とする。また、請求項6に記載の発明は、請求項1乃至5のいずれかに記載の発明において、前記凹凸部の高さが、前記第1電極又は前記第2電極の厚みの10以上90以下であることを特徴とする。また、請求項7に記載の発明は、請求項1乃至6のいずれかに記載の発明において、前記第1電極が、半導体基板上に設けられていることを特徴とする。また、請求項8に記載の発明は、請求項1乃至7のいずれかに記載の容量素子を備えたことを特徴とする半導体集積回路である。また、請求項9に記載の発明は、第1電極と、該第1電極上に設けられた誘電体層と、該誘電体層上に設けられた第2電極とを備えた容量素子の製造方法において、第1電極を形成する第1の工程と、該第1の工程により形成された前記第1電極上に誘電体層を形成する第2の工程と、該第2の工程により形成された前記誘電体上に第2電極を形成する第3の工程とを有し、前記第1電極又は前記第2電極の前記誘電体層に接していない外表面あるいは前記誘電体層に接している内表面に凹凸部を形成する工程を含むことを特徴とする。図1;実施形態また、請求項10に記載の発明は、請求項9に記載の発明において、前記第2電極の前記誘電体層に接していない外表面にリフトオフによる凹凸部を形成することを特徴とする。図3;実施例1また、請求項11に記載の発明は、請求項9に記載の発明において、前記第2電極の前記誘電体層に接していない外表面にエッチングによる凹凸部を形成することを特徴とする。図5;実施例2また、請求項12に記載の発明は、請求項9に記載の発明において、前記第1電極の前記誘電体層に接していない外表面に凹凸部を形成することを特徴とする。図7;実施例3また、請求項13に記載の発明は、請求項9乃至12のいずれかに記載の発明において、前記第1電極及び前記第2電極が金属で、前記誘電体が絶縁体であることを特徴とする。また、請求項14に記載の発明は、請求項9乃至13のいずれかに記載の発明において、前記凹凸部の高さが、前記第1電極又は前記第2電極の厚みの10以上90以下であることを特徴とする。また、請求項15に記載の発明は、請求項9に記載の発明において、前記第1電極又は前記第2電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、前記電極の一部の領域に電極材料を積層する工程とを含むことを特徴とする。また、請求項16に記載の発明は、請求項15に記載の発明において、前記記第1電極又は前記第2電極の一部の領域が、複数の線状領域からなることを特徴とする。また、請求項17に記載の発明は、請求項9に記載の発明において、前記記第1電極又は前記第2電極の表面に凹凸部を形成する工程が、前記電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含むことを特徴とする。また、請求項18に記載の発明は、請求項17に記載の発明において、前記積層された電極材料の一部が、複数の線状領域からなることを特徴とする。また、請求項19に記載の発明は、請求項9乃至18のいずれかに記載の発明において、前記第1電極が、半導体基板上に形成されることを特徴とする。本発明によれば、第1電極と、第1電極上に設けられた誘電体層と、誘電体層上に設けられた第2電極とを備えた容量素子において、第1電極又は第2電極の誘電体層に接していない外表面あるいは誘電体層に接している内表面に凹凸部を備えているので、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供することが可能となる。以下、図面を参照して本発明の各実施例について説明する。図1は、本発明に係る容量素子の実施形態を説明するための構成図で、図1aは斜視図、図1bは図1aの実質的な伝導範囲を示す第2電極の断面図である。図中符号10は容量素子、11は第1電極、12は誘電体層、13は第2電極、13aは第2電極13の内部領域部、13bは第2電極13の凸部表皮部、13cは第2電極13の凹部を示している。なお、δは第2電極13の表皮部13bの厚み、aは凸部幅、bは凸部高さ凹部の溝の深さ、cは凹部幅、dは第2電極13の厚みを示している。本発明の容量素子10は、第1電極11と、この第1電極11上に設けられた誘電体層12と、この誘電体層12上に設けられた第2電極13とから構成されている。つまり、容量素子10は、誘電体層12を第1電極11と第2電極13とにより挟むようにしたサンドイッチ構造になっており、第2電極13の外表面、つまり、誘電体層12に接していない表面に凹凸部が設けられている。また、第2電極13は、図1bに示すように、厚みdを有するとともに内部領域部13aを有し、第2電極13の表皮部13bは厚みδを有している。つまり、第2電極13は、信号の伝播が可能な表皮部13bと、信号の伝播が不可能な内部領域部13aとを備えている。さらに、第2電極13の表面外表面は、凹凸面になっており、凸部幅aと凹部幅cと凸部高さ凹部の溝の深さbを有している。つまり、本発明の実施例1の容量素子10は、第1電極11と第2電極13と、この第1電極11と第2電極13とに挟まれた誘電体層12とからなる容量素子であって、この2つの電極のうち一方の電極の誘電体層12とは接していない表面外表面に凹凸部を備えたものである。<凹凸の定義>第2電極13の表面の凹凸部は、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現するため、第2電極13の厚みdの10以上90以下の凹凸部であることが好ましく、30以上90以下であることがより好ましい。すなわち、凸部の頂部と凹部の底部の差である厚みbが、第2電極13の厚みdの10以上90以下であることが好ましく、30以上90以下であることがより好ましい。<凹凸の形状>凸部の形状としては、ドット状の頂部を有するものや、直線状の頂部を有するものや、格子状の頂部を有するものなのが挙げられる。高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現する観点から、電気伝導方向に対して平行な方向に直線状の頂部を有するものが好ましい。<凹凸の形成箇所>図1に示した容量素子は、一方の第2電極13の外表面が凹凸部を有しているが、他方の第1電極11の外表面にも凹凸部を有している形態や、少なくとも一方又は両方の電極の誘電体層と接している表面内表面に凹凸部を有している形態のものであってもよいし、それらの組み合わせの形態であってもよい。高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現するためには、2つの電極の内表面及び外表面に凹凸部を有している形態が好ましい。容量素子としての静電容量を制御する観点からは2つの電極の外表面に凹凸部を有している形態が好ましい。容易なプロセスで形成する観点からは一方の電極の外表面に凹凸を有している形態が好ましい。<電極の構成>電極としては、導電性を有するものであれば特に制限されないが、半導体基板上に本発明の容量素子を形成する場合、既存の半導体プロセスを使用することが可能な観点から、金属であることが好ましく、具体的には金,アルミニウム,銅,あるいはそれぞれを主成分とする合金などが挙げられるがこの限りではない。<誘電体層の構成>誘電体層としては、特に制限されないが、半導体基板上に本発明の容量素子を形成する場合、既存の半導体プロセスを使用することが可能な観点から、誘電率が高いものが好ましく、具体的にはSiNあるいはSiO2等が挙げられるがこの限りではない。<発明の作用効果>図1bは、図1aに示した容量素子の凹凸を有する一方の第2電極13の断面図であるが、この図1bを用いて本発明の容量素子の動作について以下に説明する。電気信号が導体を伝わる際、信号の周波数が高くなると、表皮効果により信号は導体内部まで伝わることができなくなる。このとき、信号を伝播することが可能な表皮の厚さδは次式で表される。ここで、δは信号を伝播することが可能な表皮の厚さ、ωは信号の角周波数、μは空間の透磁率、σは導体の導電率を示している。信号周波数が高くなるほど信号を伝播することが可能な表皮厚は薄くなる。図1bは、上述したように、図1aに示した容量素子の凹凸部を有する一方の第2電極13の断面図である。本発明の電極形状は、信号周波数が高くなり表皮厚が電極厚みに比べ薄くなった場合に、図1bに示すように、信号の伝播領域が減少しにくい、すなわち、抵抗が増加しにくい形状を取ることで、損失を低減することができる。図1bに示すように、凸部13bの幅をa、凸部の高さをb、凸部の間隔凹部の幅をc、電極全体の厚みをdとすると、信号が伝播する領域を広くする、信号が伝播することができない内部領域部13aを狭くするためには、主要信号周波数に対応する表皮厚をδとしたときに、凸部13bの幅aが2×δとほぼ等しくなり、凸部13bの高さbがd-2×δとほぼ等しくなり、凸部13bの間隔凹部の幅cができるだけ小さくなることが望ましい。本発明の容量素子は、実装基板上に外付け配置される素子単体の形態であってもよいし、半導体基板上に組み込まれたオンチップキャパシタの形態であっても良い。本発明の容量素子がオンチップキャパシタであれば、容量素子が使用される半導体集積回路の動作周波数に適した形状材料の容量素子を容易に設計が可能である。また、本発明の容量素子がオンチップキャパシタであれば、既存の半導体集積回路の製造プロセス上で作成することが可能である。<半導体集積回路の説明>本発明の容量素子を備える半導体集積回路は、高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能である。<容量素子の製造方法>上述した本発明の実施形態の容量素子の製造方法について説明する。本実施形態の容量素子10は、第1電極11を形成する工程と、この第1電極11上に誘電体層12を形成する工程と、この誘電体層12上に第2電極13を形成する工程とを有し、第1電極11及び第2電極13を形成する工程の少なくとも一方の工程が、電極の厚みの10以上90以下の凹凸部を電極の表面に形成する工程を含む容量素子の製造方法によって得ることが可能である。図2は、本発明に係る容量素子の実施例1を説明するための断面構成図である。図中符号20は容量素子、21は第1電極、22は誘電体層、23は第2電極、23aは第2電極23を構成する平板部、23bは第2電極23を構成する凸部、23cは第2電極23の凹部、24は半導体基板を示している。本発明の実施例1に係る容量素子20は、半導体基板24上に設けられた第1電極21と、この第1電極21上に設けられた誘電体層22と、この誘電体層22上に設けられた第2電極23を構成する平板部23a及び平板部23a上に設けられた凸部23bを有する第2電極23とから構成されている。つまり、容量素子20は、誘電体層22を第1電極21と第2電極23とにより挟むようにしたサンドイッチ構造になっており、第2電極23の外表面に凹凸部が設けられている。図3a乃至cは、本発明に係る容量素子の実施例1の製造方法を説明するための工程図である。本発明の実施例1に係る容量素子は、半導体基板24上に第1電極21を形成する工程と、この第1電極21上に誘電体層22を形成する工程と、この誘電体層22上に第2電極23を形成する工程とを有し、第2電極23を形成する工程が、第2電極23の厚みの10以上90以下の凹凸を第2電極23の外表面に形成する工程を含む容量素子の製造方法である。<リフトオフ>まず、半導体基板24上に第1電極21を形成し、この第1電極21上に誘電体層22を形成し、この誘電体層22上の全体に第2電極23を構成する平板部23aを形成する図3a。次に、平板部23a上にレジスト25を形成せしめた後に、第2電極の凸部を構成する電極23bを積層する図3b。最後にレジスト25を除去することにより、平板部23aの表面に凹凸部を有する第2電極23を有する容量素子が得られる図3c。つまり、第2電極23は、第2電極23を構成する凸部23bと第2電極23の凹部23cとを有している。このとき、レジスト25の厚みと平板部23a及び凸部23bの厚みを所望の大きさにすることにより、所望の凹凸を有する第2電極23を形成せしめることが可能である。また、記第1電極21又は第2電極23の表面に凹凸部を形成する工程が、電極全体の領域に電極材料を積層する工程と、電極の一部の領域に電極材料を積層する工程とを含んでいる。また、レジスト25を電気的伝播方向に対して平行な方向に延伸した複数の線形状ストライプ状に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。図4は、本発明に係る容量素子の実施例2を説明するための断面構成図である。図中符号30は容量素子、31は第1電極、32は誘電体層、33は第2電極、33aは第2電極23を構成する平板部、33bは第2電極33の凹部、34は半導体基板、35は平板部33aの領域、36はレジストを示している。本発明の実施例2に係る容量素子30は、半導体基板34上に設けられた第1電極31と、この第1電極31上に設けられた誘電体層32と、この誘電体層32上に設けられた第2電極を構成する平板部33a及び平板部33aに設けられた凹部33bを有する第2電極33とから構成されている。つまり、容量素子30は、誘電体層32を第1電極31と第2電極33とにより挟むようにしたサンドイッチ構造になっており、第2電極33の外表面に凹凸部が設けられている。図5a乃至cは、本発明に係る容量素子の実施例2の製造方法を説明するための工程図である。本発明の実施例2に係る容量素子は、半導体基板34上に第1電極31を形成する工程と、この第1電極31上に誘電体層32を形成する工程と、この誘電体層32上に第2電極33を形成する工程とを有し、第2電極33を形成する工程が、第2電極33の厚みの10以上90以下の凹凸部を第2電極33の外表面に形成する工程を含む容量素子の製造方法である。<エッチング>まず、半導体基板34上に第1電極31を形成し、この第1電極31上に誘電体層32を形成し、この誘電体層32上の全体に第2電極を構成する平板部33aを形成する図5a。次に、平板部33a上にレジスト36を形成せしめた後に、このレジスト36をマスクとして平板部33aが露出した領域35をエッチングする図4b。最後にレジスト36を除去することにより、平板部33aの表面に凹凸部を有する第2電極33を有する容量素子が得られる図4c。つまり、第2電極33は、第2電極33を構成する平板部33aに凹部33bを有している。このとき、平板部33aの厚み及びエッチング量を所望の大きさにすることにより、所望の凹凸部を有する第2電極33を形成せしめることが可能となる。また、第1電極31又は第2電極33の表面に凹凸部を形成する工程が、電極全体の領域に電極材料を積層する工程と、積層された電極材料の一部を除去する工程とを含んでいる。また、レジスト36を電気的伝播方向に対して平行な方向に延伸した複数の線形状ストライプ状に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。図6は、本発明に係る容量素子の実施例3を説明するための断面構成図である。図中符号40は容量素子、41は第1電極、41aは第1電極41を構成する平板部、41bは第1電極の凸部、42は誘電体層、43は第2電極、44は半導体基板、45は絶縁体を示している。本発明の実施例3に係る容量素子40は、半導体基板44上に設けられた第1電極41と、この第1電極41上に設けられた誘電体層42と、この誘電体層42上に設けられた第2電極43とから構成されている。つまり、容量素子40は、誘電体層42を第1電極41と第2電極43とにより挟むようにしたサンドイッチ構造になっており、半導体基板44と接する第1電極41の外表面に凹凸部が設けられている。図7a乃至cは、本発明に係る容量素子の実施例3の製造方法を説明するための工程図である。本発明の実施例3に係る容量素子は、半導体基板44上に第1電極41を形成する工程と、この第1電極41上に誘電体層42を形成する工程と、この誘電体層42上に第2電極43を形成する工程とを有し、第1電極41を形成する工程が、第1電極41の厚みの10以上90以下の凹凸部を第1電極41の外表面に形成する工程を含む容量素子の製造方法である。<第1電極の外表面に形成研磨>まず、半導体基板44上に絶縁体45を部分的に形成し、この絶縁体45及び半導体基板44上に第1電極41aを形成する図5a。次に、この第1電極41の半導体基板44と接していない表面の凸部41bを均一化する図5b。最後に誘電体層42及び第2電極43を積層することにより、半導体基板44と接する第1電極41の外表面に凹凸部を有する容量素子が得られる図5c。このとき、第1電極41の厚み及び均一化の際のエッチング量を所望の大きさにすることにより、所望の凹凸部を有する第1電極41を形成せしめることが可能となる。また、表面の均一化の工程を行わない場合、誘電体層42と接する第1電極41及び第2電極43の内表面及び誘電体層42と接しない外表面のいずれにも凹凸部を形成せしめることが可能である。容量素子の静電容量を制御する観点からは表面均一化の工程を有することが好ましい。また、絶縁体45を電気的伝播方向に対して平行な方向に延伸した複数の線形状ストライプ状に形成せしめることにより、高い周波数帯での導体損失の増加を効果的に抑え、幅広い周波数範囲で低損失な動作を効果的に実現することが可能になる。<その他の製造方法について>なお、第1電極の内表面に凹凸部を形成せしめるためには、図3及び図5に示した実施例1,2において第2電極に対して行った工程を第1電極に適用することで実現可能であり、また、第2電極の内表面に凹凸部を形成せしめるためには、図7に示した実施例3において第1電極に対して行った工程を第2電極に適用することで実現可能である。"