ドレイン端子に入力電圧が印加され、ソース端子にLC回路およびダイオードが接続される出力用NMOSトランジスタと、スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用NMOSトランジスタのゲート端子へ印加するPMOSトランジスタとを有する出力回路であって、前記出力用NMOSトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続された第1のNMOSトランジスタおよび第2のNMOSトランジスタと、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタの接続点と接地電位端子との間に接続された第3のNMOSトランジスタと、前記出力用NMOSトランジスタが非導通のときに前記出力用NMOSトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第1乃至前記第3のNMOSトランジスタの導通を制御する制御回路とを備えることを特徴とする出力回路。前記制御回路が、前記スイッチング制御信号を反転させた信号を前記第1のNMOSトランジスタのゲート端子へ印加する第1のインバータと、前記スイッチング制御信号を遅延させる遅延回路と、前記遅延回路の出力と前記スイッチング制御信号の論理和信号を前記第3のNMOSトランジスタのゲート端子へ印加するORゲートと、前記ORゲートの出力を反転させた信号を前記第2のNMOSトランジスタのゲート端子へ印加する第2のインバータとを備えることを特徴とする請求項1に記載の出力回路。前記遅延回路の遅延時間が、前記スイッチング制御信号の変化に対する前記PMOSトランジスタのスイッチング遅れ時間に応じて設定されることを特徴とする請求項2に記載の出力回路。そこで、本発明が解決しようとする課題は、貫通電流の発生を防止することのできる出力回路を提供することにある。実施形態の出力回路は、ドレイン端子に入力電圧が印加され、ソース端子にLC回路およびダイオードが接続される出力用NMOSトランジスタと、スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用NMOSトランジスタのゲート端子へ印加するPMOSトランジスタとを有する。この出力回路は、第1のNMOSトランジスタおよび第2のNMOSトランジスタが、前記出力用NMOSトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続され、第3のNMOSトランジスタが、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタの接続点と接地電位端子との間に接続され、制御回路が、前記出力用NMOSトランジスタが非導通のときに前記出力用NMOSトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第1乃至前記第3のNMOSトランジスタの導通を制御する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。実施形態図1は、本発明の実施形態に係る出力回路の構成の例を示す回路図である。本実施形態の出力回路は、ダイオード整流方式の降圧型スイッチングレギュレータの出力段を構成する回路であって、ドレイン端子に入力電圧VDINが印加され、ソース端子OUTにインダクタンスLおよびキャパシタCにより構成されるLC回路およびダイオードDが接続される出力用NMOSトランジスタN100と、スイッチング制御信号SWCを入力電圧VDINよりも高い電圧VDHへ昇圧して反転させた信号SWPを出力するレベルシフタ100により導通が制御され、高電圧VDHへ昇圧されたスイッチング制御信号SWCを出力用NMOSトランジスタN100のゲート端子へ印加するPMOSトランジスタP100と、を有している。出力用NMOSトランジスタN100は、スイッチング制御信号SWCが1となって、ゲート端子へPMOSトランジスタP100を介して高電圧VDHが印加されたときに導通し、LC回路へ充電電流を出力する。また、本実施形態の出力回路は、出力用NMOSトランジスタN100のソース端子OUTとゲート端子との間に直列に接続されたNMOSトランジスタN1およびNMOSトランジスタN2と、NMOSトランジスタN1とNMOSトランジスタN2の接続点と接地電位端子GNDとの間に接続されたNMOSトランジスタN3と、出力用NMOSトランジスタN100が非導通のときに出力用NMOSトランジスタN100のソース端子OUTとゲート端子との間に短絡経路が形成されるようNMOSトランジスタN1~N3の導通を制御する制御回路1と、を備える。制御回路1の構成の例として、図1では、スイッチング制御信号SWCを反転させた信号SW1をNMOSトランジスタN1のゲート端子へ印加するインバータIV1と、スイッチング制御信号SWCを遅延させる遅延回路11と、遅延回路11の出力信号DLYとスイッチング制御信号SWCの論理和信号SW3をNMOSトランジスタN3のゲート端子へ印加するORゲートORと、ORゲートORの出力信号SW3を反転させた信号SW2をNMOSトランジスタN2のゲート端子へ印加するインバータIV2と、を備える例を示す。制御回路1の制御により、スイッチング制御信号SWCが1となって出力用NMOSトランジスタN100が非導通となったときに、出力用NMOSトランジスタN100のソース端子OUTとゲート端子との間には、NMOSトランジスタN1およびNMOSトランジスタN2による短絡経路が形成される。これにより、出力用NMOSトランジスタN100が非導通となり、LC回路のインダクタLに蓄積されたエネルギーが回生電流としてダイオードDに流れ、出力用NMOSトランジスタN100のソース端子OUTが負電位になっても、出力用NMOSトランジスタN100のゲート端子も同じ負電位となる。したがって、出力用NMOSトランジスタN100のソース端子OUTとゲート端子の間に電位差が生じず、出力用NMOSトランジスタN100に入力電圧VDIN電源からの貫通電流が流れることがない。次に、図2に、本発明の実施形態に係る出力回路の動作の例を波形図で示す。スイッチング制御信号SWCが1から0へ変化すると、レベルシフタ100の動作遅延時間d1経過後に、レベルシフタ100の出力信号SWPが0から1へ変化し、PMOSトランジスタP100が非導通となる。これにより、出力用NMOSトランジスタN100は、導通状態から非導通状態へ変化する。このとき、LC回路のインダクタLに蓄積されたエネルギーが回生電流としてダイオードDに流れると、出力用NMOSトランジスタN100のソース端子OUTの電位は、入力電圧VDINから負電位Vmへと変化する。ここで、出力用NMOSトランジスタN100が非導通である期間をT1とする。一方、制御回路1では、遅延回路11の遅延時間をd2とすると、スイッチング制御信号SWCが1から0へ変化してからd2時間後に遅延回路11の出力信号DLYは0へ変化する。遅延回路11の出力信号DLYが0へ変化すると、ORゲートORの出力信号であるSW3も0へ変化する。これにより、信号SW3がゲート端子へ入力されるNMOSトランジスタN3は非導通となる。ここで、遅延時間d2は、レベルシフタ100の動作遅延時間d1よりも短くd2<d1設定されているものとする。したがって、NMOSトランジスタN3は、出力用NMOSトランジスタN100が非導通となるよりも早く非導通となる。一方、信号SW3の反転信号である信号SW2は、1へ変化し、NMOSトランジスタN2は導通状態となる。また、スイッチング制御信号SWCの反転信号である信号SW1は、スイッチング制御信号SWCが1から0へ変化すると1へ変化する。これにより、NMOSトランジスタN1が導通状態となる。したがって、信号SWPが0から1へ変化して、出力用NMOSトランジスタN100が非導通となった時点で、NMOSトランジスタN3は非導通状態であり、NMOSトランジスタN2およびN1は導通状態である。これにより、出力用NMOSトランジスタN100のソース端子OUTとゲート端子の間には、NMOSトランジスタN2およびN1による短絡経路が形成される。その結果、出力用NMOSトランジスタN100のゲート端子の電位SGは、ソース端子OUTと同じ負電位Vmとなる。この状態は、スイッチング制御信号SWCが1へ立ち上がるまでの期間T2の間、継続する。スイッチング制御信号SWCが1へ立ち上がると、信号SW1、SW2、SW3は、それぞれ変化する。これにより、出力用NMOSトランジスタN100のソース端子OUTとゲート端子間の短絡経路は形成されなくなるが、信号SWPが0へ立ち下がるまではPMOSトランジスタP100が非導通であるので、出力用NMOSトランジスタN100のゲート端子の電位SGは、負電位Vmが保持される。したがって、出力用NMOSトランジスタN100が非導通である期間T1の間、出力用NMOSトランジスタN100のソース端子OUTとゲート端子は、同電位に保たれる。そのため、出力用NMOSトランジスタN100のドレイン電流Inに、出力用NMOSトランジスタN100が非導通である期間、貫通電流が流れることはない。また、本実施形態では、高電位電源VDHと接地電位GNDとの間に、PMOSトランジスタP100、NMOSトランジスタN1、N3が直列に接続されており、ここに貫通電流経路が形成されうる。しかし、本実施形態では、PMOSトランジスタP100のスイッチング時にはNMOSトランジスタN1、N3のいずれかが非導通となるよう、制御回路1による制御が行われている。そのため、PMOSトランジスタP100のドレイン電流Ipに、貫通電流が流れることはない。このような本実施形態によれば、出力用NMOSトランジスタN100が非導通である期間、出力用NMOSトランジスタN100に貫通電流が流れることを防止することができる。また、高電位電源VDHに接続されて出力用NMOSトランジスタN100の導通を制御するPMOSトランジスタP100に貫通電流が流れることも防止することができる。これにより、スイッチングレギュレータの出力段として、スイッチング電力損失を大きく改善することができる。以上説明した実施形態の出力回路によれば、貫通電流の発生を防止することができる。また、説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。