窒化物半導体電子デバイスであって、ドリフト層及び電流ブロック層を含み、前記電流ブロック層を介して前記ドリフト層に至る開口部を有する半導体積層と、前記半導体積層を搭載する主面を有する支持基体と、前記開口部の側面に設けられ、窒化ガリウム系半導体からなるチャネル層と、前記開口部の前記側面に設けられ、III族窒化物からなるキャリア供給層と、前記開口部の前記側面に設けられたゲート電極と、前記半導体積層の上に設けられたソース電極と、前記開口部の前記側面の上において前記電流ブロック層と前記チャネル層との間に設けられ、窒化ガリウム系半導体からなるドープ半導体層と、を備え、前記ドープ半導体層はp型ドーパントを含み、前記ソース電極は前記チャネル層に接触を成し、前記ドリフト層及び前記電流ブロック層は、前記支持基体の前記主面の上に順に設けられ、前記ドリフト層は、第1窒化ガリウム系半導体からなり、前記電流ブロック層は、第2窒化ガリウム系半導体からなり、前記チャネル層は前記キャリア供給層と前記ドープ半導体層との間に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい、窒化物半導体電子デバイス。前記ドープ半導体層の厚さは、10nm以上であり、前記ドープ半導体層の厚さは、前記開口部の前記側面の法線軸の方向に規定される、請求項1に記載された窒化物半導体電子デバイス。前記ドープ半導体層の厚さは100nm以下である、請求項1又は請求項2に記載された窒化物半導体電子デバイス。前記ドープ半導体層のp型ドーパント濃度は、1×1018cm-3以上である、請求項1~請求項3のいずれか一項に記載された窒化物半導体電子デバイス。前記ドープ半導体層のp型ドーパント濃度は、1×1019cm-3以下である、請求項1~請求項4のいずれか一項に記載された窒化物半導体電子デバイス。前記ソース電極は、前記電流ブロック層に接続を成し、前記開口部の前記側面は、前記ドリフト層の側面及び前記電流ブロック層の側面を含み、前記ドープ半導体層は、前記ドリフト層の前記側面及び前記電流ブロック層の前記側面を覆う、請求項1~請求項5のいずれか一項に記載された窒化物半導体電子デバイス。前記チャネル層の厚さは、5nm以上であり、40nm以下であり、前記キャリア供給層の厚さは、20nm以上であり、400nm以下であり、前記ドープ半導体層はp型半導体層を含み、前記電流ブロック層は、前記ドープ半導体層とホモ接合を成す、請求項1~請求項6のいずれか一項に記載された窒化物半導体電子デバイス。前記ドープ半導体層は前記開口部の前記側面に接触するp型層と、該p型層と前記チャネル層との間に設けられるpドープi層とを含む、請求項1~請求項7のいずれか一項に記載された窒化物半導体電子デバイス。前記ドープ半導体層は、前記開口部の前記側面と前記チャネル層とに接合を成すp型半導体層を含む、請求項1~請求項8のいずれか一項に記載された窒化物半導体電子デバイス。前記ドリフト層の厚さは1μm以上であり、10μm以下であり、前記ドリフト層の前記第1窒化ガリウム系半導体のn型ドーパント濃度は1×1015cm-3以上であり、3×1016cm-3以下である、請求項1~請求項9のいずれか一項に記載された窒化物半導体電子デバイス。前記電流ブロック層の厚さは0.1μm以上であり、2μm以下であり、前記電流ブロック層の前記第2窒化ガリウム系半導体のp型ドーパント濃度は5×1016cm-3以上であり、5×1018cm-3以下である、請求項1~請求項10のいずれか一項に記載された窒化物半導体電子デバイス。前記支持基体の裏面の上に設けられたドレイン電極を更に備え、前記支持基体は導電性の自立III族窒化物支持体である、請求項1~請求項11のいずれか一項に記載された窒化物半導体電子デバイス。前記キャリア供給層と前記ゲート電極との間に設けられた絶縁膜を更に備える、請求項1~請求項12のいずれか一項に記載された窒化物半導体電子デバイス。前記ドリフト層はGaNからなり、前記チャネル層はアンドープGaNからなり、前記ドープ半導体層はp型GaNからなり、前記支持基体はn型GaNからなる、請求項1~請求項13のいずれか一項に記載された窒化物半導体電子デバイス。前記半導体積層は、前記電流ブロック層の上に設けられたn型半導体層を更に含み、前記ソース電極は前記n型半導体層に接触を成し、前記開口部の前記側面は前記n型半導体層の前記側面を更に含み、前記ドープ半導体層は前記n型半導体層の前記側面の上に設けられ、前記n型半導体層は前記ドープ半導体層にホモ接合を成し、前記n型半導体層は第3窒化ガリウム系半導体からなる、請求項1~請求項14のいずれか一項に記載された窒化物半導体電子デバイス。前記n型半導体層の厚さは0.1μm以上であり、1μm以下であり、前記n型半導体層の前記第3窒化ガリウム系半導体のn型ドーパント濃度は1×1016cm-3以上である、請求項15に記載された窒化物半導体電子デバイス。窒化物半導体電子デバイスを作製する方法であって、第1窒化ガリウム系半導体からなる第1半導体層、及び第2窒化ガリウム系半導体からなる第2半導体層を自立III族窒化物半導体基板の上に順にエピタキシャル成長して、エピタキシャル基板を形成する工程と、前記エピタキシャル基板の表面から前記第2半導体層を介して前記第1半導体層に至る側面をドライエッチングにより形成して、ドリフト層及び電流ブロック層並びに前記側面を有する半導体積層を形成する工程と、有機金属原料及びp型ドーパントを成長炉に供給して、窒化ガリウム系半導体からなるドープ半導体層を前記半導体積層の前記側面の上に成長する工程と、窒化ガリウム系半導体からなるチャネル層及びIII族窒化物からなるキャリア供給層を前記ドープ半導体層の上に順に成長する工程と、前記キャリア供給層の上にゲート電極を形成する工程と、を備え、前記ドリフト層は、前記第1窒化ガリウム系半導体からなり、前記電流ブロック層は、前記第2窒化ガリウム系半導体からなり、前記ドリフト層及び前記電流ブロック層は、前記自立III族窒化物半導体基板の主面の上に順に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい、窒化物半導体電子デバイスを作製する方法。前記ドープ半導体層はZn、Cd、Be、Mg、Ca、Baの少なくともいずれかのドーパントを含む、請求項17に記載された窒化物半導体電子デバイスを作製する方法。前記ドープ半導体層の厚さは、10nm以上であり、100nm以下であり、前記ドープ半導体層のp型ドーパント濃度は、1×1018cm-3以上であり、1×1019cm-3以下である、請求項17又は請求項18の窒化物半導体電子デバイスを作製する方法。前記エピタキシャル基板は、前記第1及び第2半導体層の上にエピタキシャル成長され第3窒化ガリウム系半導体からなる第3半導体層を含み、前記半導体積層は、前記電流ブロック層の上に設けられたn型半導体層を更に含み、前記n型半導体層は第3窒化ガリウム系半導体からなり、前記n型半導体層の厚さは0.1μm以上であり、1μm以下であり、前記n型半導体層の前記第3窒化ガリウム系半導体のn型ドーパント濃度は1×1016cm-3以上である、請求項17~請求項19のいずれか一項に記載された窒化物半導体電子デバイスを作製する方法。特許文献1のトランジスタ構造では、二次元電子ガスがGaNチャネル層とAlGaNキャリア供給層との界面に形成され、この二次元電子ガスが伝導を担う。このトランジスタの電流特性の測定において、ドレインリーク不良が観察されることがある。この大きめのリーク電流を示すトランジスタでは、この二次元電子ガスのチャネルと異なる別の電流経路が生じている。発明者らがこのリーク不良の原因となる別の電流経路を特定するために調査した結果、原因を見出している。発明者らのトランジスタでは、基板上にn型GaNドリフト層、p型GaN電流ブロック層、n型GaNキャップ層を順に成長して半導体積層を形成した後に、この半導体積層を反応性イオンエッチングして半導体積層に斜面を形成する。このエッチングで形成された半導体積層斜面には、ドナー性欠陥が存在する。この斜面上にHEMT構造の再成長を行う。ドナー性欠陥を含む半導体斜面上にチャネル層が形成されるので、半導体斜面とチャネル層との再成長界面がn導電性を示している。このn型伝導の経路が、トランジスタ形成後のチャネルリーク不良を引き起こす。本発明は、このような事情を鑑みて為されたものであり、チャネルリークを低減可能な窒化物半導体電子デバイスを提供することを目的とし、またチャネルリークを低減可能な窒化物半導体電子デバイスを作製する方法を提供することを目的とする。本発明に係る窒化物半導体電子デバイスは、aドリフト層及びp型電流ブロック層を含み、前記電流ブロック層を介して前記ドリフト層に至る開口部を有する半導体積層と、b前記半導体積層を搭載する主面を有する支持基体と、c前記開口部の側面に設けられ、窒化ガリウム系半導体からなるチャネル層と、d前記開口部の前記側面に設けられ、III族窒化物からなるキャリア供給層と、e前記開口部の前記側面に設けられたゲート電極と、f前記半導体積層上に設けられたソース電極と、g前記開口部の前記側面上において、前記電流ブロック層と前記チャネル層との間に設けられ、窒化ガリウム系半導体からなるドープ半導体層とを備えることができる。前記ドープ半導体層はp型ドーパントを含み、前記ソース電極は前記チャネル層に接触を成し、前記ドリフト層及び前記電流ブロック層は、前記支持基体の前記主面の上に順に設けられ、前記ドリフト層は、第1窒化ガリウム系半導体からなり、前記電流ブロック層は、第2窒化ガリウム系半導体からなり、前記チャネル層は前記キャリア供給層と前記ドープ半導体層との間に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい。この窒化物半導体電子デバイスによれば、ドープ半導体層が開口部の側面に設けられると共にドープ半導体層が電流ブロック層とチャネル層との間に設けられるので、チャネル層が、エッチングの際に形成されている可能性があるドナー性欠陥を含む開口部側面に直接に接触することがない。ドープ半導体層がp型ドーパントを含むと共に電流ブロック層とチャネル層との間に設けられるので、p型ドーパントからのキャリアがドープ半導体層と電流ブロック層側面との接合近傍において電流ブロック層側面におけるドナー性欠陥からのキャリアを補償できる。また、チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の配列は変更されることがない。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層の厚さは、10nm以上であり、前記ドープ半導体層の厚さは、前記開口部の前記側面の法線軸の方向に規定されることができる。この窒化物半導体電子デバイスによれば、ドープ半導体層の厚さは10nm以上であるとき、半導体積層の側面におけるドナー性欠陥の影響を低減できる。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層の厚さは100nm以下であることができる。この窒化物半導体電子デバイスによれば、厚すぎるドープ半導体層は、窒化物半導体電子デバイスのオン抵抗を増加させる。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層のp型ドーパント濃度は、1×1018cm-3以上であることができる。この窒化物半導体電子デバイスによれば、半導体積層の側面におけるドナー性欠陥による影響を低減できる。本発明の窒化物半導体電子デバイスでは、前記ソース電極は、前記電流ブロック層に接続を成し、前記開口部の前記側面は、前記ドリフト層の側面及び前記電流ブロック層の側面を含み、前記ドープ半導体層は、前記ドリフト層の前記側面及び前記電流ブロック層の前記側面を覆うことができる。この窒化物半導体電子デバイスによれば、ドープ半導体層がドリフト層の側面を覆っており、ドープ半導体層がp型ドーパントを含むので、p型ドーパントからのキャリアがドープ半導体層とドリフト層の側面との接合近傍において開口部側面におけるドナー性欠陥からのキャリアを補償できる。ドリフト層の側面上のドープ半導体層は電流ブロック層の側面上のドープ半導体層を介して電流ブロック層に接続される。また、ドープ半導体層はp型半導体層を含むとき、ドリフト層の側面上のチャネル層に対してバックゲートとして働く。本発明の窒化物半導体電子デバイスでは、前記第ドープ半導体層のp型ドーパント濃度は、1×1019cm-3以下であることができる。この窒化物半導体電子デバイスによれば、ドープ半導体層の高過ぎるp型ドーパント濃度は、窒化物半導体電子デバイスの耐圧を低下させる可能性がある。本発明の窒化物半導体電子デバイスでは、前記チャネル層の厚さは、5nm以上であり、40nm以下であり、前記キャリア供給層の厚さは、20nm以上であり、400nm以下であり、前記電流ブロック層は、前記ドープ半導体層とホモ接合を成すことができる。この窒化物半導体電子デバイスによれば、ドープ半導体層に係るホモ接合は、チャネル層に係る2つの接合が共にヘテロ接合からなることを避けることになり、キャリア供給層とチャネル層との界面に二次元電子ガスの生成を容易にする。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層17は前記開口部の前記側面に接触するp型薄層と、該p型薄層と前記チャネル層との間に設けられるpドープi層とを含むことができる。また、本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層は、前記開口部の前記側面と前記チャネル層とに接合を成すp型半導体層を含むことができる。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層、前記チャネル層及び前記キャリア供給層の材料の組み合わせは、前記第2導電型半導体層/前記チャネル層/前記キャリア供給層として記載したとき、p型GaN/GaN/AlGaN、p型AlGaN/AlGaN/AlGaN及びp型AlGaN/AlGaN/AlNのいずれか一つであることが好ましい。この窒化物半導体電子デバイスによれば、これらの組み合わせは、良好なpn接合が提供される。本発明の窒化物半導体電子デバイスでは、前記ドープ半導体層、前記ドリフト層及び前記電流ブロック層の材料の組み合わせは、前記ドープ半導体層/前記電流ブロック層/前記ドリフト層として記載したとき、p型GaN/p型GaN/n型GaNまたはp型AlGaN/p型AlGaN/n型GaNであることが好ましい。この窒化物半導体電子デバイスによれば、これらの組み合わせは、良好なキャリア生成及び良好なチャネル形成が提供される。本発明の窒化物半導体電子デバイスでは、前記ドリフト層の厚さは1μm以上であり、10μm以下であり、前記ドリフト層の前記第1窒化ガリウム系半導体のn型ドーパント濃度は1×1015cm-3以上であり、3×1016cm-3以下であることができる。この窒化物半導体電子デバイスによれば、n型ドリフト層において、オフ動作時のソース-ドレイン間における耐圧の向上と導通時のオン抵抗の低減とを両立できる。高すぎるドナー濃度は、ソース-ドレイン間における耐圧を低下させる。低すぎるドナー濃度は、オン抵抗を増加させる。本発明の窒化物半導体電子デバイスでは、前記電流ブロック層の厚さは0.1μm以上であり、2μm以下であり、前記電流ブロック層の前記第2窒化ガリウム系半導体のp型ドーパント濃度は5×1016cm-3以上であり、5×1018cm-3以下であることができる。この窒化物半導体電子デバイスによれば、n型ドリフト層直上に設けられたp型電流ブロック層において、上記の範囲におけるアクセプタ濃度は、窒化物半導体素子における非導通の際のソース-ドレイン間の耐圧として所望の値を提供できる。上記の範囲外のアクセプタ濃度は、ソース-ドレイン間における耐圧を低下させる。本発明の窒化物半導体電子デバイスは、前記支持基体の裏面の上に設けられたドレイン電極を更に備えることができる。前記支持基体は導電性の自立III族窒化物支持体であることが好ましい。この窒化物半導体電子デバイスによれば、ドレイン電極をソース電極から離すことができる。本発明の窒化物半導体電子デバイスは、前記キャリア供給層と前記ゲート電極との間に設けられた絶縁膜を更に備えることができる。この窒化物半導体電子デバイスによれば、ゲート電極からの電界が絶縁膜を介してキャリア供給層及びチャネル層に及ぶようにしてもよい。本発明の窒化物半導体電子デバイスでは、前記ドリフト層はGaNからなり、前記チャネル層はアンドープGaNからなり、前記ドープ半導体層はp型GaN層を含み、前記支持基体はn型GaNからなることができる。この窒化物半導体電子デバイスによれば、ソース電極からドリフト層までの電流経路における抵抗増加を避けることができる。本発明の窒化物半導体電子デバイスでは、前記半導体積層は、前記電流ブロック層の上に設けられたn型半導体層を更に含み、前記ソース電極は前記n型半導体層に接触を成し、前記開口部の側面は前記n型半導体層の前記側面を更に含み、前記ドープ半導体層は前記n型半導体層の前記側面の上に設けられ、前記n型半導体層は前記ドープ半導体層にホモ接合を成し、前記n型半導体層は第3窒化ガリウム系半導体からなる。本発明の窒化物半導体電子デバイスでは、前記n型半導体層の厚さは0.1μm以上であり、1μm以下であり、前記n型半導体層の前記第3窒化ガリウム系半導体のn型ドーパント濃度は1×1016cm-3以上であることができる。本発明は窒化物半導体電子デバイスを作製する方法に関する。この方法は、a第1窒化ガリウム系半導体からなる第1半導体層、及び第2窒化ガリウム系半導体からなる第2半導体層を自立III族窒化物基板上に順にエピタキシャル成長して、エピタキシャル基板を形成する工程と、b前記エピタキシャル基板の表面から前記第2半導体層を介して前記第1半導体層に至る側面をドライエッチングにより形成して、ドリフト層及び電流ブロック層並びに前記側面を有する半導体積層を形成する工程と、c有機金属原料及びp型ドーパントを成長炉に供給して、窒化ガリウム系半導体からなるドープ半導体層を前記半導体積層の前記側面上に成長する工程と、d窒化ガリウム系半導体からなるチャネル層を前記ドープ半導体層上に成長する工程と、eIII族窒化物からなるキャリア供給層を前記チャネル層上に成長する工程と、f前記キャリア供給層の上にゲート電極を形成する工程とを備えることができる。前記ドリフト層は、前記第1窒化ガリウム系半導体からなり、前記電流ブロック層は、前記第2窒化ガリウム系半導体からなり、前記ドリフト層及び前記電流ブロック層は、前記自立III族窒化物基板の前記主面の上に順に設けられ、前記キャリア供給層の前記III族窒化物のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きい。この窒化物半導体電子デバイスを作製する方法以下作製方法と記すによれば、ドープ半導体層及びチャネル層が開口部の側面に成長されて、ドープ半導体層が電流ブロック層とチャネル層との間に設けられる構造を形成できる。エッチングの際に開口部の側面にドナー性欠陥が形成されている可能性があるけれども、チャネル層が、このドナー性欠陥を含む半導体に直接に接触することがない。また、ドープ半導体層がp型ドーパントを含むと共にとチャネル層の形成に先立って電流ブロック層上に成長されるので、p型ドーパントからのキャリアがドープ半導体層と電流ブロック層側面との接合近傍において電流ブロック層側面におけるドナー性欠陥からのキャリアを補償できる。チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の成長順序が変更されることがない。この窒化物半導体電子デバイスによれば、ドープ半導体層が開口部の側面に設けられると共にドープ半導体層が電流ブロック層とチャネル層との間に設けられるので、チャネル層が、エッチングの際に形成されている可能性があるドナー性欠陥を含む開口部側面に直接に接触することがない。また、チャネル層はキャリア供給層とドープ半導体層との間に設けられるので、ドープ半導体層の追加により、チャネル層及びキャリア供給層の配列は変更されることがない。本発明に係る作製方法では、前記ドープ半導体層はZn、Cd、Be、Mg、Ca、Baの少なくともいずれかのドーパントを含むことができる。この作製方法によれば、上記のp型ドーパントをドープ半導体層に添加することができる。本発明に係る作製方法では、前記ドープ半導体層の厚さは、10nm以上であり、100nm以下であり、前記ドープ半導体層のp型ドーパント濃度は、1×1018cm-3以上であり、1×1019cm-3以下であることができる。この作製方法によれば、ドープ半導体層の厚さは10nm以上であるとき、半導体積層の側面におけるドナー性欠陥の影響を低減できる。厚すぎるドープ半導体層は、窒化物半導体電子デバイスのオン抵抗を増加させる。また、ドープ半導体層のp型ドーパント濃度が1×1018cm-3以上であるとき、半導体積層の側面におけるドナー性欠陥による影響を低減できる。ドープ半導体層の高過ぎるp型ドーパント濃度は、窒化物半導体電子デバイスのオン抵抗を増加させる。本発明に係る作製方法では、前記エピタキシャル基板は、前記第1及び第2半導体層の上にエピタキシャル成長され第3窒化ガリウム系半導体からなる第3半導体層を含み、前記半導体積層は、前記電流ブロック層の上に設けられたn型半導体層を更に含み、前記n型半導体層は第3窒化ガリウム系半導体からなり、前記n型半導体層の厚さは0.1μm以上であり、1μm以下であり、前記n型半導体層の前記第3窒化ガリウム系半導体のn型ドーパント濃度は1×1016cm-3以上であることが好ましい。以上説明したように、本発明によれば、チャネルリークを低減可能な窒化物半導体電子デバイスが提供される。また、本発明によれば、チャネルリークを低減可能な窒化物半導体電子デバイスを作製する方法が提供される。引き続いて、添付図面を参照しながら、窒化物半導体電子デバイス、及び窒化物半導体電子デバイスを作製する方法に係る本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。図1は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。窒化物電子デバイスの一例として、ヘテロ接合トランジスタ11を説明する。ヘテロ接合トランジスタ11は、支持基体13と、半導体積層15と、ドープ半導体層17と、チャネル層19と、キャリア供給層21と、ゲート電極23とを備える。支持基体13は、III族窒化物の主面13aを有すると共に、III族窒化物の裏面13bを有する。III族窒化物主面13aは好ましくはc面であり、良好な結晶成長のために、たとえば01~07度程度の僅かなオフ角を有することができる。支持基体13は導電性の自立III族窒化物支持体であることができる。半導体積層15は支持基体13の主面13a上に搭載される。半導体積層15は、支持基体13の主面13aの方向に向けて窪む開口部16を有する。開口部16は、例えば半導体積層15に形成されたメサ、凹部又は溝により規定されることができる。チャネル層19は、窒化ガリウム系半導体からなり、また半導体積層15の開口部16内に設けられる。キャリア供給層21は、III族窒化物半導体からなり、また半導体積層15の開口部16内に設けられると共に開口部16内のチャネル層19上に延在する。ゲート電極23はキャリア供給層21上に設けられ、開口部16内においてキャリア供給層21はチャネル層19とゲート電極23との間に位置する。キャリア供給層21のIII族窒化物のバンドギャップは、チャネル層19の窒化ガリウム系半導体のバンドギャップより大きく、チャネル層19とキャリア供給層21とはヘテロ接合20を成す。ゲート電極23はヘテロ接合20に沿った二次元電子ガスの生成を制御する。チャネル層19はキャリア供給層21とドープ半導体層17との間に設けられる。ドープ半導体層17は、成長の際に添加されたマグネシウムといったp型ドーパントを含んでいる。半導体積層15は、ドリフト層25及び電流ブロック層27を含む。ドリフト層25及び電流ブロック層27は、支持基体13の主面13aの上に順に設けられる。ドリフト層25は、n導電性を有し、例えば第1窒化ガリウム系半導体からなる。電流ブロック層27は、p導電性を有し、例えば第2窒化ガリウム系半導体からなる。また、ドリフト層25は、支持基体13の主面13aと電流ブロック層27との間に設けられる。ドープ半導体層17は、電流ブロック層27とチャネル層19との間に設けられ、p型窒化ガリウム系半導体からなる。電流ブロック層27の側面27aとゲート電極23との間には、キャリア供給層21、チャネル層19及びドープ半導体層17が延在する。このヘテロ接合トランジスタ11によれば、ドープ半導体層17が開口部16の側面16aに設けられると共にドープ半導体層17が電流ブロック層27とチャネル層19との間に設けられるので、チャネル層19が、エッチングの際に開口部16の側面16aに形成されている可能性があるドナー性欠陥を含む半導体に直接に接触することがない。また、ドープ半導体層がp型ドーパントを含むので、p型ドーパントからのキャリアがドープ半導体層と開口部側面との接合近傍において開口部側面におけるドナー性欠陥からのキャリアを補償できる。チャネル層19はキャリア供給層21とドープ半導体層17との間に設けられるので、ドープ半導体層17の追加により、チャネル層19及びキャリア供給層21の配列は変更されることがない。ドープ半導体層17は、成長の際に添加されたマグネシウムといったp型ドーパントを含んでいる。ドープ半導体層17のp型ドーパントが活性化されている場合には、ドープ半導体層17は、活性化されたキャリアからの正孔によりp導電性を示す。このとき、ドープ半導体層17はp型半導体層と記すことができる。このように生成された正孔は、エッチングの際に開口部16の側面16aに形成されている可能性があるドナー性欠陥に起因するキャリアを補償できる。一方、ドープ半導体層17のp型ドーパントが活性化されていない場合には、ドープ半導体層17は高抵抗例えばシート抵抗で50kΩ□以上、又はキャリア濃度で1×1015cm-3以下を示す。この高抵抗は、p型ドーパントと水素との結合例えばMg-H結合によりp型ドーパントの活性化が妨げられていることに起因する。ある系では、その系のエネルギが下がる方向に反応が進行し、ドナーを含む半導体では、p型ドーパントと水素との結合例えばMg-H結合を切断する反応が進行する。これ故に、ドープ半導体層17のp型ドーパントが活性化されていない場合にも、ドープ半導体層17がドナーを含む半導体領域例えばn型半導体領域に接合を成すとき、その接合及びその近傍では、p型ドーパントが活性化されて正孔を提供できる。このように生成された正孔は、エッチングの際に開口部16の側面16aに形成されている可能性があるドナー性欠陥に起因するキャリアを補償できる。このとき、ドープ半導体層17はpドープ高抵抗半導体層と記すことができる。ドープ半導体層17は開口部側面16aに接触するp型層と、このp型層とチャネル層19との間に設けられるpドープi層とを含む。pドープi層はp型ドーパントとドナー性欠陥の両方を含み、pドープi層の抵抗率はp型薄層の抵抗率より大きい。ドープ半導体層17の厚さは、10nm以上であり、ここでドープ半導体層17の厚さは開口部16の側面16aの法線軸の方向に規定される。ドープ半導体層17の厚さは10nm以上であるとき、半導体積層15の側面16aにおけるドナー性欠陥の影響を低減できる。また、ドープ半導体層17の厚さが100nm以下であることができる。厚すぎるドープ半導体層17は、窒化物半導体電子デバイスのオン抵抗を増加させる。ドープ半導体層17のp型ドーパント濃度は1×1018cm-3以上であるとき、半導体積層15の側面16aにおけるドナー性欠陥による影響を確実に低減できる。また、ドープ半導体層17のp型ドーパント濃度は1×1019cm-3以下であることができる。ドープ半導体層17の高過ぎるp型ドーパント濃度は、窒化物半導体電子デバイスの耐圧を低下させる可能性がある。チャネル層19の厚さは5nm以上であることができ、またチャネル層19の厚さは40nm以下であることができる。キャリア供給層21の厚さは20nm以上であることができ、キャリア供給層21の厚さは400nm以下であることができる、ドープ半導体層17がp導電性を示すとき、このp型半導体層は良好なバックゲート層として働くと共に、キャリア供給層21とチャネル層19との界面には、ゲート電極23の電位により制御可能な二次元電子ガスが生成される。また、電流ブロック層27はドープ半導体層17とホモ接合を成すことが好ましい。半導体積層15は、基板13の主面13a上に設けられるn型半導体層29を更に含むことができる。n型半導体層29は例えばn導電性を有し、また電流ブロック層27上に設けられる。n型半導体層29は第3窒化ガリウム系半導体からなり、例えばn型GaNからなり、n型半導体層29の第3窒化ガリウム系半導体のn型ドーパント濃度は例えば1×1016cm-3以上であることができる。n型半導体層29の厚さは0.1μm以上であり、1μm以下である。n型半導体層29は、半導体積層15の開口部16の側面16aに位置する側面29aを更に含む。開口部16の側面16aはn型半導体層29の側面29aを更に含むので、ドープ半導体層17はn型半導体層29の側面29aの上に設けられる。例えば、n型半導体層29はドープ半導体層17にホモ接合を成すことができ、これによりn型半導体層29とドープ半導体層17との界面にヘテロ障壁が形成されることを避けることができる。電流ブロック層27がn型半導体層29と支持基体13の主面13aとの間に設けられ、n型半導体層29の導電型と異なるp導電性を有する。図1に示されるように、本実施例では開口部16の底面16bはほぼc面c軸に直交する面に沿って延在している。図1においては、結晶座標系CRが示され、基準軸Cxはc軸の方向を示している。m面は結晶座標系CRのm軸に直交する面であり、a面は結晶座標系CRのa軸に直交する面である。開口部16の側面16aは、III族窒化物半導体のa面に対して傾斜し、II族窒化物半導体のm面に対して傾斜すると共に前記III族窒化物半導体のc面に対して傾斜している。本実施例では、開口部16の側面16aは、m軸又はa軸の方向に延在する。ヘテロ接合トランジスタ11は、ソース電極31を更に備えることができる。ソース電極31はチャネル層19に接触を成して、チャネル層19にキャリアを供給できる。また、ソース電極31は電流ブロック層27に接続されている。電流ブロック層27の電位はソース電極31から印加されて、これがバックバイアスとなる。このバックバイアスは、ドープ半導体層17が、チャネル層に接合を成すp型半導体層を含むとき、電流ブロック層27からドープ半導体層17に供給される。これは、ヘテロ接合トランジスタ11のノーマリオフ動作に好適である。ソース電極31はn半導体層29に電位を供給することができる。ソース電極31が電流ブロック層27だけでなくn半導体層29にも電位を供給するとき、ソース電極31より開口部16aに至るまでのキャリア供給層21とチャネル層19との界面に生成させた二次元電子ガスの濃度を、電流ブロック層27のバックバイアスで枯渇させることなく、デバイスのオン抵抗を低く維持することができるからである。ヘテロ接合トランジスタ11では、支持基体13の裏面13bに設けられたドレイン電極33を更に備えることができる。ドレイン電極33が支持基体13の裏面13bに設けられるので、ドレイン電極33をゲート電極23及びソース電極31から隔てることができる。これ故に、高耐圧の実現に有効である。ドレイン電極33は例えばTi/Alからなることができ、ソース電極31は例えばTi/Alからなることができる。ゲート電極23は、例えばNi/Au、Pt/Au、Pd/Au、Mo/Au等からなることができる。ドリフト層25は、半導体積層15の開口部16の側面16aに位置する端面25aを有する。電流ブロック層27は、半導体積層15の開口部16の側面16aに位置する側面27aを有する。チャネル層19は、電流ブロック層27の側面27a及びドリフト層25の側面25a及び上面25b上に設けられる。開口部16の側面16aは、ドリフト層25の側面25a及び電流ブロック層27の側面27aを含み、ドープ半導体層17はドリフト層25の側面25a及び電流ブロック層27の側面27aを覆う。このようにドープ半導体層17がドリフト層25の側面25aを覆っており、ドリフト層25の側面25a上のドープ半導体層17は、ソース電極31に接続された電流ブロック層27の側面27a上のドープ半導体層17を介して電流ブロック層27に接続される。ドリフト層25の第1の面25bは、電流ブロック層27の第2の面27cと接合を成す。ドリフト層25の第2の面25cは、支持基体13の主面13aと接合を成す。n型半導体層29の第1の面29bは、ドープ半導体層17又はチャネル層19と接合を成す。n型半導体層29の第2の面29cは、電流ブロック層27の第1の面27bと接合を成す。開口部16の側面16aでは、ドープ半導体層17の表面はチャネル層19の裏面に接合を成し、ドープ半導体層17の裏面は電流ブロック層27の側面27aと接合を成す。ドープ半導体層17の裏面はn型半導体層29の側面29aと接合を成すことができる。ドープ半導体層17の裏面はドリフト層25の側面25aと接合を成す。キャリア供給層21の裏面は、チャネル層19の表面に接合を成す。ゲート電極18は、キャリア供給層21にショットキ接合を成す。ドリフト層25の厚さは1μm以上であることができ、ドリフト層25の厚さは10μm以下であることができる。ドリフト層25の第1窒化ガリウム系半導体のn型ドーパント濃度は1×1015cm-3以上であることができ、第1窒化ガリウム系半導体のn型ドーパント濃度は3×1016cm-3以下であることができる。ドリフト層25は、オフ動作時のソース-ドレイン間における耐圧の向上と導通時のオン抵抗の低減とを両立を可能にする。高すぎるドナー濃度は、ソース-ドレイン間における耐圧を低下させる。低すぎるドナー濃度は、オン抵抗を増加させる。電流ブロック層27の厚さは0.1μm以上であることができ、ドレイン耐圧の維持に有利であるからである。電流ブロック層27の厚さは2μm以下であることができ、開口部側面に面した実効チャネル長短縮に有利であるからである。電流ブロック層27の第2窒化ガリウム系半導体のp型ドーパント濃度は5×1016cm-3以上であり、第2窒化ガリウム系半導体のp型ドーパント濃度は5×1018cm-3以下であることができる。ドリフト層25直上に設けられた電流ブロック層27において、上記の範囲におけるアクセプタ濃度は、窒化物半導体素子における非導通の際のソース-ドレイン間の耐圧として所望の値を提供できる。ヘテロ接合トランジスタ11の一実施例を以下に示す。支持基体13:n型GaNキャリア濃度:1×1019cm-3。ドープ半導体層17:p型GaNドーパント濃度:3×1018m-3、厚さ:50nm。チャネル層19:アンドープGaNキャリア濃度:1×1015m-3、厚さ:30nm。キャリア供給層21:アンドープAlGaN厚さ:30nm、Al組成比0.25。n型半導体層29:n型GaNキャリア濃度:1×1018m-3、厚さ:0.3μm。電流ブロック層27:p型GaNキャリア濃度:1×1018m-3、厚さ:0.5μm。ドリフト層25:アンドープGaNキャリア濃度:1×1015m-3、厚さ:5μm。このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。この窒化物半導体電子デバイスによれば、ソース電極31からドリフト層25までの電流経路における抵抗増加を避けることができる。なお、ヘテロ接合トランジスタ11は、キャリア供給層21とゲート電極23との間に設けられた絶縁膜を更に備えてもよい。この絶縁膜を介してキャリア供給層21及びチャネル層19に電界が及ぶ。ドープ半導体層17、チャネル層19及びキャリア供給層21の材料の組み合わせは、ドープ半導体層/チャネル層/キャリア供給層の表示で記載するとき、ヘテロ接合トランジスタ11において、以下の組み合わせのいずれか一つであることが好ましい:GaN/GaN/AlGaN;AlGaN/AlGaN/AlGaN;及びAlGaN/AlGaN/AlN。これらは良好なpn接合を提供できる。ドープ半導体層17、ドリフト層25及び電流ブロック層27の材料の組み合わせは、ドープ半導体層/電流ブロック層/ドリフト層の表示で記載したとき、ヘテロ接合トランジスタ11において、以下の組み合わせのいずれか一つであることが好ましい:p型GaN/p型GaN/n型GaN;p型AlGaN/p型AlGaN/n型GaN。これらの組み合わせは、良好なキャリア生成及び良好なチャネル形成が提供される。引き続き、本発明の実施の形態に係る窒化物電子デバイス、及び窒化物電子デバイスを作製する方法を説明する。図2~図5は、本発明の実施の形態に係る窒化物電子デバイス、エピタキシャル基板、及び窒化物電子デバイスを作製する方法における主要な工程を模式的に示す図面である。まず、最初の工程では、窒化物電子デバイスのための基板を準備する。基板は導電性を示し、例えば六方晶系のIII族窒化物からなることができる。自立III族窒化物半導体基板以下、図2のa部で示される参照番号51として参照するは、例えばGaN、AlN等からなることができる。基板51は主面51a及び裏面51bを有する。好適な実施例では、このIII族窒化物半導体基板51の主面51aはc面からなることができるが、基板のIII族窒化物のc軸に対して僅かなオフ、例えば-0.7度以上-0.1度以下又は0.1度以上0.7度以下の範囲のオフを有することができる。上記の角度範囲は、デバイスに有用である。図2のa部では、c軸方向を示すc軸ベクトルVCが示されている。次の工程では、エピタキシャル成長に先立って、III族窒化物半導体基板51の熱クリーニングを行う。基板を準備した後に、III族窒化物半導体基板51を成長炉図2のa部では参照番号10aとして示されるに配置する。熱クリーニングは、例えばアンモニア及び水素を含む雰囲気においてIII族窒化物半導体基板51の熱処理によって行われる。熱処理は、例えば10分間程度である。また、熱処理温度は、例えば摂氏1030度程度である。炉内圧力は例えば100Torrである。熱処理の後に、エピタキシャル基板を形成する。このエピタキシャル基板は、以下に一例として説明されるように、少なくとも第1半導体層、第2半導体層及び第3半導体層を含む。この工程では、図2のa部に示されるように、基板51の主面51aに半導体積層53を成長してエピタキシャル基板Eを形成する。半導体積層53の形成では、第1導電型窒化ガリウム系半導体からなるドリフト層55、第2導電型窒化ガリウム系半導体からなる電流ブロック層57、及び第1導電型窒化ガリウム系半導体のためのキャップ層59を基板51の主面51a上に順に成長する。この成長は、例えば有機金属気相成長法で行われる。ドリフト層55は例えば厚さ5μmのアンドープGaNからなり、電流ブロック層57は例えば厚さ0.5μmのMgドープp型GaNからなり、キャップ層59は例えば厚さ0.2μmのSiドープn型GaNからなる。半導体積層53における接合61a、61bの各々も、基板51の主面51aの面方位と同じ面方位を示す。このとき、半導体積層53の厚さは5.7μmである。エピタキシャル基板Eを形成した後に、エピタキシャル基板Eを成長炉10aから取り出す。この後の工程では、エピタキシャル基板の加工を行う。この加工により、半導体積層53に開口を形成する。まず、図2のb部に示されるように、第1工程では、フォトリソグラフィで半導体積層53の表面53aにマスク63を形成する。マスク63は、例えばレジスト又はシリコン酸化膜からなることができる。マスク63は、半導体積層53に形成される開口の形状及び位置を規定する開口63aを有する。フォトリソグラフィ法でマスク63を形成した後に、図3のa部に示されるエッチング装置10bにエピタキシャル基板Eを配置する。第2工程では、この装置10b及びマスク63を用いて半導体積層53のドライエッチングを行う。このドライエッチングは、例えば反応性イオンエッチングRIEであることができる。エッチャントとして塩素ガスを使用できる。マスク63を用いたエッチングにより、半導体積層53に開口65が形成される。開口形成の結果として、開口65を含む半導体積層53bが形成される。開口65は、表面53aのキャップ層59からドリフト層55に到達する。開口65は側面65d及び底面65eによって規定される。開口65の側面65dには、ドリフト層55の側面55a及び上面55b、電流ブロック層57の側面57a、及びキャップ層59の側面59aが現れている。開口65の底面65eには、ドリフト層55の上面55bが現れている。図3のb部に示されるように、マスク63が除去される。この結果、基板生産物SP1が形成される。基板生産物SP1では、開口65は、第1~第3部分65a、65b、65cを有する。第1の部分65aでは、ドリフト層55の上面55b底面65eが露出している。第2の部分65b及び第3の部分65cでは、開口65の側面65dが、ドリフト層55の上面55bから半導体積層53bの表面53aまで傾斜して延在する。図3のb部では、単一の開口65が描かれているけれども、基板51には多数の開口が配列されている。これ故に、半導体積層53bは、開口65の形状に応じて、メサ形状、或いは凹部例えば溝を含む形状を成す。側面65dは、基板51の主面51aに対して傾斜しており、また半導体積層53bの表面53aに対して傾斜している。側面65dの具体的な傾斜角は、エッチングにより制御されることができる。本実施例では、反応性イオンエッチングにより半導体積層15に斜面を形成する。側面65dの一方は、全体としては、基準面R11に沿って延在しており、側面65dの他方は、全体としては、基準面R12に沿って延在している。これらの基準面R11、R12はIII族窒化物基板51のc軸の方向を示す基準軸Cx及び基板51の主面51aに対して傾斜している。基準面R11、R12の法線はc軸に対して傾斜しており、半導体積層53bの主面53aは基準面R13に沿って延在している。基準面R11、R12の法線とc軸との成す角度は、基準面R13の法線とc軸との成す角度より大きい。好適な実施例では、半導体積層53bの主面53aは基板51の主面51aと実質的に平行であることができる。基準面R11、R12つまり、側面65dと基準面R13主面53a、51aとの成す角度は例えば5度から40度の範囲にあることができる。必要な場合には、チャネル層及びキャリア供給層の成長に先立って基板生産物SP1の前処理例えば、洗浄を行う。この後に、再成長のために基板生産物SP1を成長炉10aに配置する。再成長の工程では、開口65の側面65d及び底面65e上に、いくつかのIII族窒化物半導体層を成長する。まず、p型ドーパント、アンモニア及びIII族元素有機金属原料を含む原料ガスG1を成長炉10aに供給して、図4のa部に示されるように、半導体積層53bの主面53a、開口65の側面65d及び底面65e上に、ドープ半導体層69を成長する。ドープ半導体層69は窒化ガリウム系半導体からなる。ドープ半導体層69は例えばMgドープGaNからなり、その成長温度は例えば摂氏950度である。ドープ半導体層69は例えばZn、Cd、Be、Mg、Ca、Baの少なくともいずれかのドーパントを含むことができる。ドープ半導体層69は、第1の部分69a、第2の部分69b及び第3の部分69cを含む。第1の部分69aは、開口65の側面65d上に成長され、基準面R21に沿って延在する。基準面R21は、ドープ半導体層69の窒化ガリウム系半導体のc軸に直交する面及び基板51の主面51aに対して傾斜する。第2の部分69bは、半導体積層53bの主面53a上に成長され、c軸に直交する基準面R22に沿って延在する。第1の部分69aは、基準面R22に対して傾斜する。第3の部分69cは、開口65の底面65e上に成長され、基準面R23に沿って延在する。第1の部分69aは、基準面R23に対して傾斜する。好適な実施例では、基準面R23は基準面R22と実質的に平行であり、また基準面R23及び基準面R22は基板51の主面51aに平行である。次の再成長では、図4のb部に示されるように、ドープ半導体層69を成長した後に、アンモニア及びIII族有機金属原料を含む原料ガスG2を成長炉10aに供給して、半導体積層53bの主面53a、開口65の側面65d及び底面65e上にチャネル層71を成長する。チャネル層71はIII族窒化物半導体からなる。チャネル層71は例えばアンドープGaNからなり、その成長温度は例えば摂氏950度である。チャネル層71はドープ半導体層69と接合70aを形成する。チャネル層71は、第1の部分71a、第2の部分71b及び第3の部分71cを含む。第1の部分71aは、開口65の側面65d上に成長され、基準面R31に沿って延在する。基準面R31は、チャネル層71の窒化ガリウム系半導体のc軸基板51のc軸と同じ方向を向くに直交する面及び基板51の主面51aに対して傾斜する。第2の部分71bは、半導体積層53bの主面53a上に成長され、基準面R32に沿って延在する。第1の部分71aは、基準面R32に対して傾斜する。第3の部分71cは、開口65の底面65e上に成長され、基準面R33に沿って延在する。第1の部分71aは、基準面R33に対して傾斜する。本実施例では、基準面R33は基準面R32と実質的に平行であり、また基準面R33及び基準面R32は基板51の主面51aに平行である。基準面R31に直交する第1の軸とチャネル層71の窒化ガリウム系半導体のc軸との成す第1の角度は、基準面R32に直交する第2の軸とチャネル層71の窒化ガリウム系半導体のc軸との成す第2の角度より大きい。基板51の主面51aがc面及びc面から僅かなオフ角を有するとき、第2の角度はゼロ及び微少な角度である。第1の角度は、開口65の側面65dの傾斜に対応しており、第2の角度より大きな角度であり、これ故に、第1の部分69a、71aの傾斜は大きい。更なる次の再成長では、アンモニア及びIII族有機金属原料を含む原料ガスG3を成長炉10aに供給して、図5のa部に示されるように、半導体積層53bの主面53a、開口65の側面65d及び底面65e上に、キャリア供給層73を成長する。キャリア供給層73はチャネル層71とヘテロ接合70bを形成する。キャリア供給層73はIII族窒化物半導体からなる。キャリア供給層73は、第1の部分73a、第2の部分73b及び第3の部分73cを含む。第1の部分73aは、開口65の側面65d上に成長され、基準面R41に沿って延在する。基準面R41は、キャリア供給層73の窒化ガリウム系半導体のc軸基板51のc軸と同じ方向を向くに直交する面及び基板51の主面51aに対して傾斜する。第2の部分73bは、半導体積層53bの主面53a上に成長され、基準面R42に沿って延在する。第1の部分73aは、基準面R42に対して傾斜する。第3の部分73cは、開口65の底面65e上に成長され、基準面R43に沿って延在する。第1の部分73aは、基準面R43に対して傾斜する。本実施例では、基準面R43は基準面R42と実質的に平行であり、また基準面R43及び基準面R42は基板51の主面51aに平行である。キャリア供給層73のIII族窒化物半導体のバンドギャップは、チャネル層71の窒化ガリウム系半導体のバンドギャップより大きい。キャリア供給層73のIII族窒化物半導体のバンドギャップは、ドープ半導体層69の窒化ガリウム系半導体のバンドギャップより大きいことが好ましい。基準面R41に直交する第1の軸とキャリア供給層73の窒化ガリウム系半導体のc軸との成す第1の角度は、基準面R42に直交する第2の軸とキャリア供給層73の窒化ガリウム系半導体のc軸との成す第2の角度より大きい。基板51の主面51aがc面及びc面から僅かなオフ角を有するとき、第2の角度はゼロ及び微少な角度である。第1の角度は、開口65の側面65dの傾斜に対応しており、第2の角度より大きな角度であり、これ故に、第1の部分69a、71a、73aの傾斜は大きい。この方法によれば、図4のa部に示されるように、ドープ半導体層69の第1の部分69aは、その窒化ガリウム系半導体のc軸に直交する面及び基板51の主面51aに対して傾斜した基準面R21に沿って延在する。これ故に、ドープ半導体層69の第1及び第2の部分69a、69bは互いに異なる面方位を有する。チャネル層71の第1及び第2の部分71a、71bは、それぞれ、ドープ半導体層69の第1及び第2の部分69a、69b上に成長される。キャリア供給層73の第1及び第2の部分73a、73bは、それぞれ、チャネル層71の第1及び第2の部分71a、71b上に成長される。開口65の側面65dが傾斜しており、この開口65の側面65d上に、チャネル層71及びキャリア供給層73の第1の部分71a、73aの成長に先立って、ドープ半導体層69の第1及び第2の部分69a、69bが成長される。再成長の後に工程では、キャリア供給層73の成長が完了した後に、窒素N2を含むと共にアンモニアを含まない雰囲気で、キャリア供給層73の成長温度以下の温度へ基板温度を下げる。基板温度を下げた後に、成長炉10aから基板生産物SP2を取り出す。次の電極形成工程では、図5のb部に示されるように、キャリア供給層73上に電極を形成する。より具体的には、電極形成工程では、半導体積層53bの半導体層57、59に接触を成すソース電極74の形成、基板51の裏面51bに接触を成すドレイン電極75の形成、及びキャリア供給層73上へのゲート電極79の形成を行う。必要な場合には、ゲート電極79の形成に先立ってゲート絶縁膜77の形成を行うことができ、この形態ではゲート電極79はゲート絶縁膜77に接触を成す。例えば、ゲート絶縁膜77は、原子層堆積ALD法で成長されることができる。この作成方法によれば、ゲート絶縁膜77の堆積に際して、下地のキャリア供給層へのダメージが少なく、ゲートリークの更なる低減に寄与できる。本実施の形態では、キャリア供給層73の第1の部分73a上にゲート絶縁膜77を形成した後に、このゲート絶縁膜77上にゲート電極79を形成することができる。ゲート電極79はゲート絶縁膜77に接合を成す。この作製方法によれば、絶縁膜77を介してチャネルキャリアを制御するゲート電極79を有するトランジスタを提供できる。或いは、ゲート絶縁膜77を形成することなく、キャリア供給層73の第1の部分73aに接合を成すゲート電極を形成することができる。この作製方法によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。半導体積層53bの主面53a上にソース電極74を形成することができる。このソース電極74は、電流ブロック層57及びn型半導体層59に電位を供給する。ドープ半導体層69とチャネル層71とは接合70aを成し、チャネル層71とキャリア供給層73とは接合70bを成し、接合70bには二次元キャリアガス層が形成される。ソース電極74は、チャネル層71を流れるキャリアを供給し、キャリアは二次元キャリアガス層を介してドリフト層55に流れる。この作製方法によれば、ソース電極74が電流ブロック層57及びキャップ層59に電位を供給するので、電流ブロック層57がドープ半導体層69を介してチャネル層71に対してバックゲートとして働く。発明者らが特定したリーク不良の原因となる別の電流経路は、半導体積層に斜面を形成するエッチングの際に形成されるドナー性欠陥に起因する。上記の説明のように、半導体積層を反応性イオンエッチングして半導体積層に斜面を形成する。この斜面上にHEMT構造の再成長を行う。半導体積層に斜面を形成するエッチングの後に、ドナー性欠陥が半導体積層斜面に存在している場合がある。チャネル層71及びキャリア供給層73の成長に先立ってドープ半導体層69を成長しないとき、ドナー性欠陥を含む半導体積層斜面上に直接にチャネル層71が形成される。これ故に、半導体積層斜面とチャネル層との再成長界面がn導電性を示す場合がある。このn型導電性からなる経路が、トランジスタ形成後のチャネルリーク不良を引き起こす。本実施の形態では、チャネル層71及びキャリア供給層73の成長に先立ってドープ半導体層69を成長するので、チャネルリークを低減可能な窒化物半導体電子デバイスを作製できる。実施例1エピタキシャル基板の作製。窒化ガリウム膜をMOCVD法により成膜する。ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては、高純度アンモニアを用いる。キャリアガスとしては、純化した水素を用いる。高純度アンモニアの純度は、99.999以上であり、純化水素の純度は99.999995以上である。n型ドーパントとして水素ベースのシランを用い、p型ドーパントとしてビスシクロペンタジエニルマグネシウムを用いる。基板として導電性の窒化ガリウム基板を用い、この基板のサイズは2インチである。まず、摂氏1030度の温度及び100Torrの圧力で、アンモニアと水素雰囲気中で基板のクリーニングを行う。その後に、摂氏1050度に昇温した後に、200Torrの圧力、及び1500のV/IIIモル比で窒化ガリウム層を成膜する。窒化ガリウム基板上に、厚さ5μmのn型ドリフト層、厚さ0.5μmのp型電流ブロック層、厚さ0.2μmのn型キャップ層コンタクト層が順に成長される。ドリフト層のSi濃度は1×1016cm-3であり、バリア層のMg濃度は1×1018cm-3であり、キャップ層のSi濃度は1×1018cm-3である。この成膜により、窒化ガリウム基板上にnpn構造の半導体積層を有するエピタキシャル基板が作製される。デバイス構造の作製。このエピタキシャル基板に開口部を形成する。このためのマスクは、エピタキシャル膜表面にレジストを塗布した後にフォトリソグラフィによりレジストにパターンを形成して作製される。このマスクを用いて、例えばインダクティブカップリングプラズマ反応性イオンエッチングICP-RIEによりエピタキシャル基板に開口部を形成して、開口を有する基板生産物をする。レジストマスクの除去と基板洗浄を行った後に、MOCVD装置に基板を再び導入して、図6に示された温度変更シーケンスに従って再成長を行う。図6のa部のシーケンスでは、時刻t0で基板生産物を成長炉に配置した後に、水素を流しながら、摂氏400度まで基板温度を上昇する。時刻t1で基板温度が摂氏400度に到達する。さらに水素とアンモニアを流しながら、摂氏950度まで基板温度を上昇する。時刻t2で基板温度が摂氏950度に到達する。基板温度が十分に安定した時刻t3でトリメチルガリウム及びアンモニアを成長炉に供給して、アンドープGaNi-GaN膜を成長する。i-GaN膜の厚さは150nmである。時刻t4でトリメチルガリウムの供給を停止して、この成膜を停止する。次いで、水素とアンモニアを流しながら、摂氏1080度まで基板温度を上昇する。時刻t5で基板温度が摂氏1080度に到達する。基板温度が十分に安定した時刻t6でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、アンドープAlGaNi-AlGaN膜を成長する。i-AlGaN膜の厚さは25nmである。時刻t7でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して、この成膜を完了する。再成長エピ基板をMOCVD装置から取り出し、再成長エピ基板上に絶縁膜を成膜する。その後も、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に、ゲート電極を上記斜面に形成する。これらの工程によりヘテロ接合トランジスタ以下、このトランジスタをトランジスタCとして参照するを得る。図7は、ヘテロ接合トランジスタCのId-Vd特性を示す図面である。発明者らは、実験において多数のヘテロ接合トランジスタを測定しており、これらの測定結果において、特性改善を要する部類のトランジスタは、図7に示されるId-Vd特性を示す。Id-Vd特性では、電流ピンチオフを実現できていない。また、別の測定によれば、ゲートバイアスを変調しても、この変調に応答してドレイン電流の変調が生じない。ドライエッチングによりGaN系半導体からなる斜面が形成される。この傾斜上にHEMTエピの再成長を行う。GaN基板上にアンドープGaNバッファ層厚さ3μmを実施例1と同様の手法で成長した後に、ICP-RIE装置にAr/Cl2ガスを供給して、エピウエハ全面でアンドープGaN層の表面を1μm程度の厚さでエッチングする。次に、薬液処理例えばSPM処理を施した後に、再びMOCVD炉で、0.5μm厚のアンドープGaN層を成長する。この後に、エピ表面にショットキ電極を形成する。このエピ基板のエピ再成長界面の不純物を調査するために、C-V測定を行う。図8は、C-V測定によりキャリア濃度の測定を行った結果を示す図面であり、C-V測定によるキャリア濃度の測定値から、ドナー性欠陥の濃度は1018cm-3程度又はそれ以上であると見積もられる。このドナー性欠陥のポテンシャルによる二次元キャリアが電流ブロック層とチャネル層の背面との界面において狭窄されず、この結果、ドレインリーク不良が生じていると考えられる。図6のb部のシーケンスでは、時刻t3でトリメチルガリウム及びアンモニアを成長炉に供給してアンドープGaNi-GaN膜を成長するに先立って、時刻t2の後の時刻t10から時刻t11の期間に、基板温度が十分に安定した時刻t10で、ビスシクロペンタディエニルマグネシウムCp2Mg、トリメチルガリウム及びアンモニアを成長炉に供給して、MgドープGaNp-GaN膜を成長する。時刻t11でビスシクロペンタディエニルマグネシウム及びトリメチルガリウムの供給を停止する。MgドープGaN膜の厚さは50nmである。アクセプタ濃度は5×1018cm-3である。時刻t3でトリメチルガリウム及びアンモニアを成長炉に供給して、アンドープGaNi-GaN膜を成長する。i-GaN膜の厚さは100nmである。時刻t4でトリメチルガリウムの供給を停止して、この成膜を停止する。次いで、水素とアンモニアを流しながら、摂氏1080度まで基板温度を上昇する。時刻t5で基板温度が摂氏1080度に到達する。基板温度が十分に安定した時刻t6でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、アンドープAlGaNi-AlGaN膜を成長する。i-AlGaN膜の厚さは25nmである。時刻t7でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して、この成膜を完了する。再成長エピ基板をMOCVD装置から取り出し、再成長エピ基板上に絶縁膜を成膜する。その後も、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース、ドレイン電極をそれぞれエピタキシャル基板の表面と裏面に、ゲート電極を上記斜面に形成する。これらの工程によりヘテロ接合トランジスタAを得る。図9は、ヘテロ接合トランジスタAのId-Vd特性を示す図面である。Id-Vd特性では、電流ピンチオフを実現できている。また、別の測定によれば、ゲートバイアスを変調すると、この変調に応答してドレイン電流が変調される。これ故に、p型GaN層はドナー性欠陥補償層として働いている。発明者らの実験によれば、アクセプタ濃度が1×1018cm-3未満であるとき、充分なピンチオフ特性が得られないことがある。また、アクセプタ濃度が1×1018cm-3を越えるとき、キャリア供給層とチャネル層との界面の付近まで追加のp-GaN層からのMgドーパント拡散の影響が現れる。この拡散により、トランジスタにおいて二次元電子ガスによるドレイン電流の低下が観察され、またほとんどドレイン電流が流れないトランジスタも観察される。図10は、エッチングにより形成された再成長HEMTエピ構造におけるバンドダイアグラムを模式的に示す図面である。図10のa部を参照すると、pドープGaN層を含むHEMTエピ構造におけるバンドダイアグラムを示す。二次元電子ガスチャネルのためのポテンシャルがヘテロ接合の近傍に形成される。図10のb部を参照すると、p-GaN層を含まずドナー性欠陥の影響を受けたHEMTエピ構造におけるバンドダイアグラムを示す。ポテンシャルの曲がりがヘテロ接合の近傍からチャネル層内部に及んでいる。これ故に、ゲート電極からの電界だけでは、チャネル層の内部までポテンシャルを及ぼすことができず、ピンチオフが生じない。再成長の際に、開口部の傾面だけでなく、半導体積層の上面や開口部の底面上にも、Mgドープ窒化ガリウム系半導体層が成長される。これ故に、n型キャップ層及びドリフト層上にも、Mgドープ窒化ガリウム系半導体層が形成される。n型キャップ層上のMgドープ窒化ガリウム系半導体層については、ソース電極を形成する際に、p型電流ブロック層に至るコンタクト孔をエッチングにより形成し、この後にオーミック電極を形成するので、Mgドープ窒化ガリウム系半導体層がデバイス特性に影響を及ぼすことはない。また、開口部の傾斜面には、電流ブロック層の端面及びドリフト層の端面が現れる。これらの端面上にもMgドープ窒化ガリウム系半導体層が成長されるけれども、Mgドープ窒化ガリウム系半導体層内のMgの活性化の程度により例えばMgが活性化していないとき、Mgドープ窒化ガリウム系半導体層はp導電性を示さないと考える。このMgドープ窒化ガリウム系半導体層は、チャネル層のためのアンドープ窒化ガリウム系半導体層やn型窒化ガリウム系半導体層に対してポテンシャルバリアを形成せず、これ故に高抵抗化に寄与しない。一方、エッチングで形成された開口部傾斜面にはドナー性欠陥が存在し、この傾斜面上に再成長を行うとき、再成長界面が形成される。再成長界面には比較的大きな濃度のドナー性欠陥が導入されている。この場合、例えばp型ドーパント例えばCp2MgによりMgを添加する場合は、高濃度のドナー性欠陥を含む開口部傾面上にMgドープ窒化ガリウム系半導体層が成長される。ところが、n型窒化ガリウム系半導体層中では、水素-Mgの解離が系のエネルギを下げることになるので、Mgドープ窒化ガリウム系半導体層の一部ではMgから水素パッシベーションが解離する。その結果、再成長界面及びその近傍においてMgドープ半導体層のp型ドーパントはアクセプタとして機能し、界面ドナー性欠陥を補償する。このため、ドナー性欠陥を含む薄い層領域はわずかなp導電性の層領域に変化する。この構造及び作製方法つまり、開口部傾面上にpドープ窒化ガリウム系半導体層のドーパント活性化を行わない方法によれば、トランジスタのオン抵抗を損なわずにドレインリーク不良を低減することが可能である。ドリフト層、電流ブロック層及びn型半導体層を含むエピタキシャル基板の形成後であって再成長前にドーパント活性化を行い、且つ再成長後にドーパント活性化を行わないとき、pドープ半導体層はpドープi型層及びp型薄層を含む。再成長後にドーパント活性化を行うとき、pドープ半導体層はp型半導体層になる。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。