"化学気相蒸着装置のチェンバー内部に基板を装着する工程と,前記基板が装着されたチェンバー内部への,シリコン前駆体及び導電性を有するドーパントの注入による,前記基板上への,ドーピングされた非晶質シリコン層の形成と,前記基板が装着されたチェンバー内部への,シリコン前駆体及び反応ガスの注入による,前記基板上への,シリコンを含む絶縁層の形成とを交互に繰り返し,複数の前記ドーピングされた非晶質シリコン層及び複数の前記絶縁層が交互に積層された多層構造を形成する工程と,を含む半導体素子の製造方法。前記化学気相蒸着装置は,低圧化学気相蒸着装置であることを特徴とする請求項1記載の半導体素子の製造方法。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記基板の温度を一定に維持しながら行われることを特徴とする請求項1記載の半導体素子の製造方法。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記基板の温度を500°C乃至650°Cに維持しながら行われることを特徴とする請求項3記載の半導体素子の製造方法。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記チェンバー内部の圧力を一定に維持しながら行われることを特徴とする請求項1記載の半導体素子の製造方法。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記チェンバー内部の圧力を10Torr乃至300Torrに維持しながら行われることを特徴とする請求項5記載の半導体素子の製造方法。前記ドーピングされた非晶質シリコン層は,p型の導電性を有することを特徴とする請求項1記載の半導体素子の製造方法。前記導電性を有するドーパントは,B2H6又はBCl3ガスであることを特徴とする請求項7記載の半導体素子の製造方法。前記シリコンを含む絶縁層は,シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項1記載の半導体素子の製造方法。前記多層構造を形成する工程は,前記多層構造に積層された,複数の前記ドーピングされた非晶質シリコンが,非晶質状態を維持するように行われることを特徴とする請求項1記載の半導体素子の製造方法。前記シリコン前駆体は,SiH4,Si2H6,Si3H8及びSi4H10を含むガス群から選択された一つ以上のガスであることを特徴とする請求項1記載の半導体素子の製造方法。前記多層構造は,n個の前記ドーピングされた非晶質シリコン層及びn-1個の前記絶縁層を含み但し,nは2以上の正の整数,n個の前記ドーピングされた非晶質シリコン層それぞれの間に,1つの前記絶縁層が配置されるように形成されることを特徴とする請求項1記載の半導体素子の製造方法。前記多層構造は,m個の前記絶縁層及びm-1個の前記ドーピングされた非晶質シリコン層を含み但し,mは2以上の正の整数,m個の前記絶縁層それぞれの間に,1つの前記ドーピングされた非晶質シリコン層が配置されるように形成されることを特徴とする請求項1記載の半導体素子の製造方法。本発明の技術的課題は,上述した従来の問題点を解決するためのものであって,高集積化された半導体素子の製造方法を提供することにある。特に,高集積化のために多層構造を有する半導体素子の製造方法を提供することにある。本発明の更に他の目的は,以下の詳細な説明と添付した図面から,より明確になるはずである。本発明の一実施形態による半導体素子の製造方法は,化学気相蒸着装置のチェンバー内部に基板を装着する工程と,前記基板が装着されたチェンバー内部への,シリコン前駆体及び導電性を有するドーパントの注入による,前記基板上への,ドーピングされた非晶質シリコン層の形成と,前記基板が装着されたチェンバー内部への,シリコン前駆体及び反応ガスの注入による,前記基板上への,シリコンを含む絶縁層の形成とを交互に繰り返し,複数の前記ドーピングされた非晶質シリコン層及び複数の前記絶縁層が交互に積層された多層構造を形成する工程と,を含む。前記化学気相蒸着装置は,低圧化学気相蒸着装置であってもよい。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記基板の温度を一定に維持しながら行われてもよい。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記基板の温度を500°C乃至650°Cに維持しながら形成されてもよい。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記チェンバー内部の圧力を一定に維持しながら行われてもよい。前記ドーピングされた非晶質シリコン層の形成及び前記絶縁層の形成は,前記チェンバー内部の圧力を10Torr乃至300Torrに維持しながら行われてもよい。前記ドーピングされた非晶質シリコン層は,p型の導電性を有するものであってもよい。前記導電性を有するドーパントはB2H6又はBCl3ガスであってもよい。前記シリコンを含む絶縁層は,シリコン酸化膜又はシリコン窒化膜であってもよい。前記多層構造を形成する工程は,前記多層構造に積層された,複数の前記ドーピングされた非晶質シリコン層が非晶質状態を維持するように形成されてもよい。前記シリコン前駆体はSiH4,Si2H6,Si3H8及びSi4H10を含むガス群から選択された一つ以上のガスであってもよい。前記多層構造は,n個の前記ドーピングされた非晶質シリコン層及びn-1個の前記絶縁層を含み但し,nは2以上の正の整数,n個の前記ドーピングされた非晶質シリコン層それぞれの間に,1つの前記絶縁層が配置されるように形成されてもよい。前記多層構造は,m個の前記絶縁層及びm-1個の前記ドーピングされた非晶質シリコンを含み但し,mは2以上の正の大きい整数,m個の前記絶縁層それぞれの間に,一つの前記ドーピングされた非晶質シリコンが,配置されるように形成されてもよい。本発明の一実施形態による半導体素子の製造方法は,積層される高さが増加しても,一定の厚さを有することができる多層構造を形成することができる。特に,積層される高さが増加しても曲げが発生せず,厚さが薄くならない多層構造を形成することができる。また,多層構造を成す2種以上の層を,同じ処理装置のチェンバー内で,同一温度条件及び圧力条件で形成することができるため,工程時間及び工程コストを減らすことができる。多層構造を形成して,3次元のメモリセルを含む半導体素子を形成することができ,各メモリセルが積層された高さとは関係なく,有効な特性を有するようにすることができる。よって,同じ工程装置を利用して,更に高集積化された半導体素子を提供することができる。次に,本発明の実施形態について,添付した図面を参照して詳細に説明する。しかし,本発明の技術的思想による実施形態は様々な他の形に変更されてもよく,本発明の範囲が以下で詳述する実施形態によって限定されると解釈されてはならない。本発明の技術的思想による実施形態は,当業者に本発明をより完全に説明するために提供されるものである。添付した図面において,同じ符号は終始同じ要素を意味する。なお,添付した図面における多様な要素と領域は,概略的に描かれたものである。よって,本発明は添付した図面に描かれた相対的な大きさや間隔によって制限されない。図1は,本発明の第1実施形態による,多層構造を含む半導体素子の製造方法を示すフローチャートである。図1を参照すると,化学気層蒸着ChemicalVaporDepositionCVD装置のチェンバー内部に基板を装着するS100。前記チェンバー内部に装着された基板には,多層構造が形成されるS200。この多層構造を形成するために,非晶質シリコン層を形成する工程S210及びシリコンを含む絶縁層を形成する工程S220が共に行われてもよい。前記非晶質シリコン層は,導電性を有するドーピングされた非晶質シリコンで形成されてもよい。前記非晶質シリコン層を形成するために,ソースガスでシリコン系Siliconbasedガスをシリコン前駆体として使用してもよい。また,導電性を有するドーピングされた非晶質シリコンで形成される前記非晶質シリコン層を形成するために,導電性を有するドーパントが共に注入してもよい。前記シリコンを含む絶縁層は,シリコン酸化膜又はシリコン窒化膜で形成されてもよい。シリコン酸化膜又はシリコン窒化膜で形成される前記シリコンを含む絶縁層を形成するために,ソースガスとしてシリコン前駆体と共に酸素又は窒素を含む反応ガスを共に使用してもよい。非晶質シリコンを形成する工程S210及びシリコンを含む絶縁層を形成する工程S220は,形成しようとする多層構造の層数を考慮して,繰り返し行われてもよいS230。非晶質シリコン層を形成する工程S210及びシリコンを含む絶縁層を形成する工程S220を繰り返し行う多層構造を形成する工程S200は,前記非晶質シリコン層が非晶質状態を維持するように行われてもよい。前記多層構造を形成した後,前記基板は,化学気相蒸着装置の前記チェンバー内部から取り外されてもよいS900。よって,前記多層構造は,前記非晶質シリコン層及び前記シリコンを含む絶縁層が交互に積層された構造を有してもよい。前記化学気相蒸着装置は,低圧化学気相蒸着LowPressureCVDLPCVD装置であってもよい。前記多層構造は,低圧化学気相蒸着装置のチェンバー内部で,前記チェンバー内部の圧力を一定に維持しながら形成されてもよい。例えば,前記多層構造は,前記チェンバー内部の圧力を10Torr乃至300Torrに維持しながら形成されてもよい。すなわち,前記非晶質シリコン層を形成する工程S210及び前記シリコンを含む絶縁層を形成する工程S220は,前記チェンバー内部の圧力を一定に維持しながら行われてもよい。また,前記多層構造は,低圧化学気相蒸着装置のチェンバー内部で前記基板の温度を一定に維持しながら形成されてもよい。例えば,前記多層構造は前記基板の温度を500°C乃至650°Cに維持しながら形成されてもよい。即ち,前記非晶質シリコン層を形成する工程S210及び前記シリコンを含む絶縁層を形成する工程S220は,前記基板の温度を一定に維持しながら行われてもよい。図2は,本発明の第2実施例による,多層構造を含む半導体素子の製造方法を示すフローチャートである。図2を参照すると,化学気相蒸着装置のチェンバー内部に基板を装着するS102。前記チェンバー内部に装着された基板には,多層構造が形成されS202,シリコンを含む絶縁層を形成する工程S212及び多層構造を形成するために,非晶質シリコン層を形成する工程S222が共に行われてもよい。シリコンを含む絶縁層を形成する工程S212及び多層構造を形成するために非晶質シリコン層を形成する工程S222は,形成しようとする多層構造の層数を考慮して繰り返し行われてもよいS232。前記多層構造を形成した後,前記基板は化学気相蒸着装置の前記チェンバー内部から取り外されてもよいS902。よって,前記多層構造は,シリコンを含む絶縁層及び前記非晶質シリコン層が交互に積層された構造を有してもよい。すなわち,図2に示す発明の第2実施形態による半導体素子は,シリコンを含む絶縁層と非晶質シリコン層が交互に積層された構造を含むが,図1に示す本発明の第1実施形態による半導体素子は,これとは逆に非晶質シリコン層とシリコンを含む絶縁層が交互に積層された多層構造を含む。前記化学気相蒸着装置は,低圧化学気相蒸着装置であってもよい。前記シリコンを含む絶縁層を形成する工程S212及び前記非晶質シリコン層を形成する工程S222は,前記チェンバー内部の圧力を一定に維持しながら行われてもよい。また,前記シリコンを含む絶縁層を形成する工程S212及び前記非晶質シリコン層を形成する工程S222は,前記基板の温度を一定に維持しながら行われてもよい。図3は,本発明の第1実施形態の変更による,多層構造を含む半導体素子の製造方法を示すフローチャートである。図3を参照すると,化学気相蒸着装置のチェンバー内部に基板を装着するS104。前記チェンバー内部に装着された基板には多層構造が形成されS204,多層構造を形成するために,非晶質シリコン層を形成する工程S214及びシリコンを含む絶縁層を形成する工程S224が繰り返し行われた後S234,さらに非晶質シリコン層を形成する工程S244が行われてもよい。前記多層構造を形成した後,前記基板は,化学気相蒸着装置の前記チェンバー内部から取り外されてもよいS904。よって,前記多層構造は,前記非晶質シリコン層の間に前記シリコンを含む絶縁層が配置されるように積層された構造を有してもよい。前記化学気相蒸着装置は,低圧化学気相蒸着装置であってもよい。前記非晶質シリコン層を形成する工程S214,前記シリコンを含む絶縁層を形成する工程S224及び前記非晶質シリコン層を追加的に形成する工程S244は,前記チェンバー内部の圧力を一定に維持しながら行われてもよい。また,前記非晶質シリコン層を形成する工程S214,前記シリコンを含む絶縁層を形成する工程S224及び前記非晶質シリコン層を追加的に形成する工程S244は,前記基板の温度を一定に維持しながら行われてもよい。図4は,本発明の第2実施形態の変更による,多層構造を含む半導体素子を製造方法を示すフローチャートである。図4を参照すると,化学気相蒸着装置のチェンバー内部に基板を装着するS106。前記チェンバー内部に装着された基板には多層構造が形成されS206,多層構造を形成するために,シリコンを含む絶縁層を形成する工程S216及び非晶質シリコン層を形成する工程S226が繰り返し行われた後S236,さらにシリコンを含む絶縁層を形成する工程S246が行われてもよい。前記多層構造を形成した後,前記基板は,化学気相蒸着装置の前記チェンバー内部から取り外されてもよいS906。よって,前記多層構造は,前記シリコンを含む絶縁層の間に前記非晶質シリコン層が配置されるように積層された構造を有してもよい。前記化学気相蒸着装置は,低圧化学気相蒸着装置であってもよい。前記シリコンを含む絶縁層を形成する工程S216,前記非晶質シリコン層を形成する工程S226,シリコンを含む絶縁層を追加的に形成する工程S246は,前記チェンバー内部の圧力を一定に維持しながら行われてもよい。また,前記シリコンを含む絶縁層を形成する工程S216,前記非晶質シリコン層を形成する工程S226及び前記シリコンを含む絶縁層を追加的に形成する工程S246は,前記基板の温度を一定に維持しながら行われてもよい。図5は,本発明の実施形態による,多層構造を含む半導体素子を製造するための半導体製造装置を示す概略的な断面図である。図5を参照すると,半導体製造装置10のチェンバー11内に,反応ガスが導入されるための導入部12が形成される。導入部12によって導入された反応ガスは,シャワーヘッド13を介してチェンバー11の内部に噴射されてもよい。蒸着の対象となる基板100がチャック14上に置かれるようになるが,このようなチャック14は,チャック支持台16によって支持される。チャック14は,必要な場合,基板100に熱を加えて,基板100が所定の温度を有するようにしてもよい。このような装置によって蒸着が行われた後,前記反応ガスは排出部17によって排出される。半導体製造装置10内において,図1乃至図4で前述した多層構造が形成され得る。すなわち,半導体製造装置10によってチェンバー11内に基板100が装着された状態で,前記非晶質シリコン層を形成する工程S210,S222,S214,S244,S226及びシリコンを含む絶縁層を形成する工程S220,S212,S224,S216,S246が共に行われてもよい。この際,チェンバー11内の圧力は,一定に維持されてもよい。また,基板100の温度が一定に維持されるように,チャック14によって熱が加えられてもよい。図6は,本発明の第1実施形態による,半導体素子の多層構造を示す断面図である。詳しくは,図6は図1で示した本発明の第1実施形態による多層構造を含む半導体素子の製造方法により形成した多層構造である。図6を参照すると,基板100上に多層構造200が形成され得る。多層構造200は非晶質シリコン層220とシリコンを含む絶縁層240が交互に積層された構造であってもよい。すなわち,多層構造200は,同じ個数の非晶質シリコン層220と,シリコンを含む絶縁層240とが交互に積層された構造であってもよい。基板は,例えば,シリコン又は化合物半導体ウェハのような半導体基板を含んでもよい。又は,基板100はガラス,金属,セラミック,石英のような半導体とは異なる他の基板物質が含まれてもよい。非晶質シリコン層220を形成するために,シリコン系ガスであるシリコン前駆体をソースガスとして使用してもよい。前記シリコン系ガスはSiH4,Si2H6,Si3H8又はSi4H10を含んでもよい。非晶質シリコン層220は,導電性を有するドーピングされた非晶質シリコンで形成されてもよい。前記導電性を有するドーピングされた非晶質シリコンを形成するために,導電性を有するドーパントを共に注入してもよい。前記導電性はp型であってもよい。また,前記導電性を有するドーパントはB2H6又はBCl3ガスであってもよい。シリコンを含む絶縁層240は,例えば,シリコン酸化膜又はシリコン窒化膜で形成されてもよい。シリコンを含む絶縁層240を形成するために,シリコン前駆体及び酸素又は窒素を含む反応ガスを共に使用してもよい。前記反応ガスは,例えば,N2Oガスであってもよい。図7は,本発明の第2実施形態による,半導体素子の多層構造を示す断面図である。詳しくは,図7は,図2で示した本発明の第2実施形態による,多層構造を含む半導体素子の製造方法により形成した多層構造である。図7を参照すると,基板100上に多層構造202が形成され得る。多層構造202は,シリコンを含む絶縁層240と非晶質シリコン層220とが交互に積層された構造であってもよい。すなわち,多層構造202は,同じ個数のシリコンを含む絶縁層240と,非晶質シリコン層220とが交互に積層された構造であってもよい。図8は,本発明の第1実施形態の変更による,半導体素子の多層構造を示す断面図である。詳しくは,図8は,図3で示した本発明の第1実施形態の変更による,多層構造を含む半導体素子の製造方法により形成した多層構造である。図8を参照すると,基板100上に多層構造204が形成され得る。多層構造204は,複数の非晶質シリコン層220それぞれの間に,シリコンを含む絶縁層240が配置されるように積層された構造であってもよい。すなわち,多層構造204はn個の非晶質シリコン層220及びn-1個のシリコンを含む絶縁層240を含み,n個の非晶質シリコン層220それぞれの間に,1つのシリコンを含む絶縁層240が配置されるように積層された構造であってもよい但し,nは2以上の正の整数。図9は,本発明の第2実施形態の変更による,半導体素子の多層構造を示す断面図である。詳しくは,図9は,図4で示した本発明の第2実施形態の変更による,多層構造を含む半導体素子の製造方法により形成した多層構造である。図9を参照すると,基板100上に多層構造206が形成され得る。多層構造206は,複数のシリコンを含む絶縁層240それぞれの間に,非晶質シリコン層220が配置されるように積層された構造であってもよい。即ち,多層構造206は,m個のシリコンを含む絶縁層240及びm-1個の非晶質シリコン層220を含み,m個のシリコン層を含む絶縁層240それぞれの間に,1つの非晶質シリコン層220が配置されるように積層された構造であってもよい但し,mは2以上の正の整数。図6乃至図9より,本発明の実施例による多層構造200,202,204,206を開示した。しかし,本発明はこれに限られない。開示した本発明の実施例による多層構造200,202,204,206は,2種の薄膜が交互に積層されるが,本発明の技術的思想の範囲内で3種又はそれ以上の薄膜が積層されることも可能である。例えば,非晶質シリコン層,シリコン酸化層及びシリコン窒化層の3種の層が交互に積層されるか,非晶質シリコン層の間にシリコン酸化層とシリコン窒化層が交互に配置されるように積層することも可能である。又は,n型の非晶質シリコン層,p型の非晶質シリコン層とシリコン絶縁層の3種の層が交互に配置されるか,n型の非晶質シリコン層,p型の非晶質シリコン層,シリコン酸化層及びシリコン窒化層の4種の層が交互に又は必要に応じて配置されるように積層することも可能である。図10は,本発明の実施例による多層構造の断面試料1を,比較試料の断面試料2と比較する透過電子顕微鏡の写真である。図10を参照すると,本発明の実施例による多層構造試料1及び比較試料試料2の断面を,透過電子顕微鏡TransmissionElectronMicroscopeTEM写真で比較して見ることができる。詳しくは,本発明の実施例による多層構造試料1は,p型にドーピングされた非晶質シリコン層S1と,シリコン酸化層11とが交互に積層された多層構造を有する。また,比較試料試料2は,ポリシリコン層S2とシリコン酸化層I2とが交互に積層された多層構造を有する。本発明の実施例による多層構造試料1は,非晶質シリコン層S1とシリコン酸化層I1が一定の厚さを有するように形成されてもよい。特に,シリコン酸化層I1は,積層された高さとは関係なく一定の厚さを有するように形成されてもよい。ここで,一定の厚さを有するように形成するということは,非晶質シリコン層S1又はシリコン酸化層I1が,それぞれ同じ厚さを有するという意味に限らない。すなわち,非晶質シリコン層S1又はシリコン酸化層I1が一定の厚さを有するように形成されるということは,同じ工程条件例えば,チェンバー内部の圧力,基板の温度,ソースガス又は反応ガスの流量下で工程時間が同じ場合に,殆ど同じ厚さを有するように形成されるということを意味する。もちろん,工程時間に正比例して,非晶質シリコン層S1又はシリコン酸化層I1の厚さが増加することはないが,工程時間が経過するにつれて,非晶質シリコン層S1又はシリコン酸化層I1の厚さが徐々に増加し得る。よって,そのような点を考慮して,非晶質シリコン層S1又はシリコン酸化層I1が成す多層構造の個々の層の厚さは,必要に応じて異なるように形成されてもよい。しかし,比較試料試料2は,ポリシリコン層S2とシリコン酸化層I2が一定の厚さを有していないことが分かる。特に,シリコン酸化層I2は,積層された高さが上がるほど次第に薄くなり得る。比較試料試料2において,シリコン酸化層I2が,積層された高さが上がるほど次第に薄くなる現象は,ポリシリコン層S2の結晶化によって積層される層が増加するほど,膜によるストレスが累積されるため発生し得る。図5を共に参照すると,積層される層が増加すると,膜によるストレスのため基板10に曲げが発生し,基板10がチャック14と接触する面積が減少し得る。よって,基板10に十分な熱が加えられなくなり,基板10上に形成される個別の層の厚さが減少するようになる。特に,基板10に曲げが更に増加すると,基板10上に形成される個々の層は,工程時間を増加させても望みの厚さを形成することが難しくなる可能性がある。すなわち,比較試料試料2は,膜に累積されるストレスにより,多層構造を成す各層の厚さが薄くなり,また,基板1の多層構造に曲げ現象が発生し得る。しかし,本発明の実施例による多層構造試料1は,多層構造に含まれるシリコン層S1が非晶質であるため,シリコン層S1の結晶化によるストレスが発生しない。よって,積層される層が増加しても,シリコン酸化層I1が薄くなる減少が発生せず,基板1及び多層構造に曲げ現象が発生しないようにすることができる。よって,本発明の実施例による多層構造試料1は,多層構造を成す非晶質シリコン層S1が,非晶質状態を維持するように形成されてもよい。そのため,本発明の実施例による多層構造試料1は,基板100の温度を上述したように500°C乃至650°Cの相対的に低温で一定に維持しながら形成されてもよい。又は,本発明の実施例による多層構造試料1は,基板100の温度を570°C以下の温度で一定に維持しながら形成されてもよい。また,本発明の実施例による多層構造試料1は,上述したように低圧化学気相蒸着装置において,チェンバー11内部の圧力を一定に維持しながら形成されてもよい。この場合,プラズマ化学気相蒸着装置を利用した場合に発生し得る,シリコン層の表面粗さroughness特性及びシリコンを含む絶縁層のI-V特性の低下を防止することができる。図11は,本発明の実施形態による,多層構造を含む半導体素子の配列構造及び断面図である。図11を参照すると,本発明の実施形態による半導体素子1000は,シリコン層1220及びシリコン絶縁層1240を交互に積層させて,複数のNANDフラッシュセルFlashCellと上/下部選択トランジスタUpper/LowerSelectingTransistor;USTLSTを成す,非揮発性メモリ素子であってもよい。シリコン層1220及びシリコン絶縁層1240は,それぞれ図6乃至図9で示した非晶質シリコン層220及びシリコン層を含む絶縁層240であるか,それぞれを熱処理したものであってもよい。シリコン層1220は,例えば,導電性を有するドーピングされたシリコン層であってもよい。シリコン層1220は,ドーピングされた非晶質シリコン層又はドーピングされたポリシリコン層であってもよい。シリコン層1220がドーピングされたポリシリコン層である場合,シリコン層1220は,多層構造が全て形成されるまで非晶質状態で形成され,その後別途の熱処理を介して一体に多結晶状態に変化させてもよい。シリコン層1220は,例えば,p型のドーピングされたシリコン層であってもよい。半導体素子1000がNANDフラッシュセルを含む非揮発性メモリ素子である場合,プログラム/消去特性を向上させるために,シリコン層1220は,p型の導電性を有するように形成してもよい。シリコン層1220がp型の導電性を有する場合,n型の導電性を有する場合に比べ,仕事関数workfunctionが相対的に高いため,プログラム/消去特性を向上させることができる。半導体素子1000を形成するために,基板1100上にシリコン層1220とシリコン絶縁層1240が交互に積層される多層構造を形成する。前記多層構造を貫通して,基板1100を露出させる貫通ホール図示せずを形成した後,前記貫通ホールの表面に電荷貯蔵層1300を形成し,前記貫通ホールを埋めるように半導体柱1400を形成する。電荷貯蔵層1300は,トンネリング酸化膜,電荷トラップ層及びブロッキング絶縁層を含んでもよい。次に,半導体柱1400と電気的に連結される配線層1500を形成する。配線層1500は,半導体素子1000のビットライン配線であってもよい。シリコン層1220のうち最上部及び最下部に位置する層は,それぞれ上/下部選択トランジスタのゲート電極であってもよい。シリコン層1220のうち,最上部及び最下部に位置する層を除いた中間にある層は,それぞれNANDフラッシュセルのゲート電極であってもよい。よって,半導体素子1000が,より多くのNANDフラッシュセルを含むために,シリコン層1220とシリコン絶縁層1240がそれぞれ交互に積層される回数を更に増加させれば,基板1100に対して垂直方向により多くのNANDフラッシュセルが積層されるようにすることができる。各NANDフラッシュセルが,それぞれ有効にデータをプログラムするか,消去する特性を有するためには,シリコン層1220とシリコン絶縁層1240とが,基板1100から垂直方向に積層高さとは関係なく,一定の厚さ,特に所望の厚さを有するように形成しなければならない。本発明の実施形態による多層構造200,202,204,206を形成すると,半導体素子1000が,更に多くのNANDフラッシュセルを含み,有効な特性を有するようにすることができる。これにより,3次元のNANDフラッシュセルを含む半導体素子1000を形成することができる。本発明を,好ましい実施形態及び実施例を通じて詳細に説明したが,これとは異なる形の実施形態及び実施例も可能である。よって,以下に記載された請求項の技術的思想と範囲は,好ましい実施形態及び実施例に限らない。"