ソース線と、ビット線と、前記ソース線と前記ビット線との間に直列に接続された第1乃至第mのメモリセルと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、および第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、および第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、第kkは、1以上m以下を満たす自然数のメモリセルの第2のソース端子は隣接するメモリセルの第2のドレイン端子と接続され、または前記第kのメモリセルの第2のドレイン端子は隣接するメモリセルの第2のソース端子と接続され、前記第kのメモリセルの第1のゲート端子と、前記第kのメモリセルの第2のソース端子と、前記第kのメモリセルの容量素子の端子の一方と、は電気的に接続されて第kのメモリセルのノードを構成し、前記第2のゲート端子に前記第2のトランジスタがオフ状態となる電位が与えられる情報の保持期間において、前記第kのメモリセルのノードは前記第kのメモリセルの第2のゲート端子より高い電位が与えられた状態である半導体装置。前記第1のトランジスタと前記第2のトランジスタは、互いに異なる半導体材料を主成分とする半導体領域を含む請求項1に記載の半導体装置。前記第2のトランジスタは、金属酸化物を主成分とする半導体領域を含む請求項1または2に記載の半導体装置。前記情報の保持期間において、前記第kのメモリセルに隣接するメモリセルのノードは前記第kのメモリセルに隣接するメモリセルの第2のゲート端子より高い電位が与えられた状態である請求項1乃至3のいずれか一に記載の半導体装置。前記情報の保持期間において、前記第kのメモリセルの第2のゲート端子は接地電位が与えられた状態である請求項1乃至4のいずれか一に記載の半導体装置。前記情報の保持期間において、前記第kのメモリセルのノードは正の電位が与えられた状態である請求項1乃至5のいずれか一に記載の半導体装置。前記情報の保持期間において、前記第kのメモリセルの第2のゲート端子および前記第kのメモリセルのノードは、前記第kのメモリセルの前記第2のトランジスタを流れる電流が1zA以下となる電位が与えられた状態である請求項1乃至6のいずれか一に記載の半導体装置。前記第1のメモリセル、または前記第mのメモリセルをダミーセルとして用いる請求項1乃至7のいずれか一に記載の半導体装置。前記第1のメモリセル、または前記第mのメモリセルが有する容量素子の容量値は、第2乃至第m-1のメモリセルのいずれかが有する容量素子の容量値より大きい請求項1乃至8のいずれか一に記載の半導体装置。前記第1のメモリセル、または前記第mのメモリセルが有する第2のトランジスタのチャネル長は、第2乃至第m-1のメモリセルのいずれかが有する第2のトランジスタのチャネル長より大きい請求項1乃至9のいずれか一に記載の半導体装置。第kkは、1以上m以下を満たす自然数のメモリセルの第1のソース端子は隣接するメモリセルの第1のドレイン端子と接続され、または前記第kのメモリセルの第1のドレイン端子は隣接するメモリセルの第1のソース端子と接続された請求項1乃至10のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明の一態様では、オフ電流が十分に小さいトランジスタを用いて情報を保持する半導体装置であって、当該半導体装置の情報の保持期間において、当該トランジスタのソース端子またはドレイン端子にはゲート端子より高い電位が与えられた状態となる半導体装置である。より具体的には、例えば、次のような構成を採用することができる。開示する発明の一態様は、ソース線と、ビット線と、ソース線とビット線との間に直列に接続された第1乃至第mmは自然数のメモリセルと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、および第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、および第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、第kkは、1以上m以下を満たす自然数のメモリセルの第2のソース端子は隣接するメモリセルの第2のドレイン端子と接続され、または第kのメモリセルの第2のドレイン端子は隣接するメモリセルの第2のソース端子と接続され、第kのメモリセルの第1のゲート端子と、第kのメモリセルの第2のソース端子またはドレイン端子と、第kのメモリセルの容量素子の端子の一方と、は電気的に接続されて第kのメモリセルのノードを構成し、第2のゲート端子に第2のトランジスタがオフ状態となる電位が与えられる情報の保持期間において、第kのメモリセルのノードは第kのメモリセルの第2のゲート端子より高い電位が与えられた状態となる半導体装置である。ここで、第1のトランジスタと第2のトランジスタは、互いに異なる半導体材料を主成分とする半導体領域を含む場合がある。また、第2のトランジスタは、金属酸化物を主成分とする半導体領域を含む場合がある。なお、以下では、金属酸化物を主成分とする半導体を、酸化物半導体と記す場合がある。また、上記の情報の保持期間において、第kのメモリセルに隣接するメモリセルのノードは第kのメモリセルに隣接するメモリセルの第2のゲート端子より高い電位が与えられた状態となる場合がある。また、情報の保持期間において、第kのメモリセルの第2のゲート端子は接地電位が与えられた状態となる場合がある。また、情報の保持期間において、第kのメモリセルのノードは正の電位が与えられた状態となる場合がある。また、情報の保持期間において、第kのメモリセルの第2のゲート端子および第kのメモリセルのノードは、第kのメモリセルの第2のトランジスタを流れる電流が1zA以下となる電位が与えられた状態の場合がある。また、上記構成において、第1のメモリセル、または第mのメモリセルをダミーセルとして用いる場合がある。また、第1のメモリセル、または第mのメモリセルが有する容量素子の容量値は、第2乃至第m-1のメモリセルのいずれかが有する容量素子の容量値より大きい場合がある。また、第1のメモリセル、または第mのメモリセルが有する第2のトランジスタのチャネル長は、第2乃至第m-1のメモリセルのいずれかが有する第2のトランジスタのチャネル長より大きい場合がある。また、上記構成において、第kkは、1以上m以下を満たす自然数のメモリセルの第1のソース端子は隣接するメモリセルの第1のドレイン端子と接続され、または第kのメモリセルの第1のドレイン端子は隣接するメモリセルの第1のソース端子と接続される場合がある。なお、上記において、金属酸化物を主成分とする材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。金属酸化物と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを採用しても良い。また、上記において隣接とは、直列接続されたメモリセル同士の関係をいうものとする。つまり、直列接続の関係にないメモリセル同士の関係をいう場合には、たとえ最近接の関係にあっても、隣接の表現は使用しない。また、本明細書等において主成分の用語は、含有率原子が最大の成分をいう場合に用いる。これに従えば、例えば、シリコンウェハの主成分元素はシリコンであるということができ、炭化シリコン基板の主成分は炭化シリコンであるということができる。また、ダミーセルの用語は、情報の保持を目的としないメモリセル、またはこれに類似する構成を指す場合に用いる。ダミーセルの機能は、例えば、隣接するメモリセルの情報保持期間の延長などである。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含む構造を除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。なお、素子の構成によっては、明示的な電極を有しない構成の場合がある例えば、トランジスタとしては機能するものの、電極と呼べる構成がない場合など。そのような構成を含めるために、回路的な観点から、電極ではなく端子の用語を用いることがある。なお、端子は、電極や配線と同一物であることも多いから、相互に入れ替えて用いることができるものとする。また、トランジスタにおけるソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明に係る半導体装置では、情報の保持期間において、トランジスタのソース端子またはドレイン端子にゲート端子より高い電位が与えられた状態となる。これにより、極めて長期にわたる情報の保持が可能である。特に、金属酸化物を主成分とする半導体領域を有するトランジスタを用いる場合には、実質的な不揮発性記憶装置として用いることができる程度の長期間の情報の保持が可能である。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図5を参照して説明する。なお、回路図においては、酸化物半導体OxideSemiconductor:OSを用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース端子またはドレイン端子とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン端子またはソース端子とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のドレイン端子またはソース端子とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート端子とは、電気的に接続されている。そして、トランジスタ160のゲート端子と、トランジスタ162のソース端子またはドレイン端子は、容量素子164の端子の一方と電気的に接続され、第5の配線5thLineと、容量素子164の端子の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート端子の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート端子に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図1Bに示すように、容量素子164を設けない構成とすることも可能である。図1A-1に示す半導体装置では、トランジスタ160のゲート端子の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート端子、および容量素子164に与えられる。すなわち、トランジスタ160のゲート端子には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート端子に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート端子の電荷は長時間にわたって保持される。本明細書等においては、上述のように第4の配線つまりトランジスタ162のゲート端子にトランジスタ162がオフ状態となる電位を与え、情報の保持が実現する期間を情報の保持期間と呼ぶ場合がある。なお、第4の配線の電位をトランジスタ162がオフ状態となる電位にする場合であっても、その電位によってトランジスタ162のゲート-ソースまたはドレイン間に加わる電圧が、トランジスタ162のしきい値電圧と同程度の場合には、トランジスタ162のソース-ドレイン間に僅かな電流が流れる場合がある。これは、トランジスタの動作原理上、回避が難しい現象である。よって、情報の保持期間においては、トランジスタ162のオフ電流が十分に小さくなる電位の関係を実現するのが望ましい。例えば、トランジスタ162がnチャネル型の場合、トランジスタ160のゲート端子つまり、トランジスタ162のソース端子にはトランジスタ162のゲート端子より十分に高い電位が与えられた状態とする。または、例えば、トランジスタ160のゲート端子に正の電位が与えられ、トランジスタ162のゲート端子には接地電位が与えられた状態とする。なお、上述の十分に高い電位とは、例えば、トランジスタ162を流れる電流が1zA以下となる電位などを採用することができる。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート端子に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート端子にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート端子にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート端子に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ160がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。また、各メモリセル間でトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート端子および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート端子は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のソース端子またはドレイン端子は、トランジスタ160のゲート端子と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のソース端子またはドレイン端子とトランジスタ160のゲート端子が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値などによって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース端子とゲート端子の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROSR1はROS以上、およびR2≧ROSR2はROS以上の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、近接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、近接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S12S2はS1以上、望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、3≦εr2≦4εr2は3以上4以下とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート端子に与えることで、多値化を実現することができる。応用例次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2乃至図5を参照して説明する。図2は、縦m個行×横n個列のメモリセル190を有する半導体装置の回路図の一例である。図2中のメモリセル190の構成は、図1A-1と同様である。すなわち、図1A-1における第1の配線及び第3の配線が図2におけるビット線BLに相当し、図1A-1における第2の配線が図2におけるソース線SLに相当し、図1A-1における第4の配線が図2における信号線Sに相当し、図1A-1における第5の配線が図2におけるワード線WLに相当する。ただし、図2では、複数のトランジスタ162が列方向に直列に接続され、複数のトランジスタ160が列方向に直列に接続されることにより、複数のメモリセル190が直列に接続された構成を有する。また、第1行目のメモリセル190のみが他のメモリセル190を介することなくビット線BLと接続され、第m行目のメモリセル190のみが他のメモリセル190を介することなくソース線SLと接続される。つまり、他の行のメモリセル190は、同じ列の他のメモリセル190を介してビット線BLおよびソース線SLと電気的に接続される。図2に示す半導体装置は、m本mは2以上の整数のワード線WLと、m本の信号線Sと、n本nは2以上の整数のビット線BLと、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、ソース線SLと、選択線G_1および選択線G_2と、選択線G_1に沿ってビット線BLと第1行目のメモリセル190との間に配置され、選択線G_1とゲート端子において電気的に接続されたn個の選択トランジスタ180と、選択線G_2に沿って第m行目のメモリセル190とソース線SLとの間に配置され、選択線G_2とゲート端子において電気的に接続されたn個の選択トランジスタ182と、を有する。つまり、ビット線BLは、第1行目のメモリセル190のトランジスタ162のドレイン端子またはソース端子と電気的に接続され、且つ選択トランジスタ180を介して、第1行目のメモリセル190のトランジスタ160のソース端子またはドレイン端子と電気的に接続される。また、ソース線SLは、選択トランジスタ182を介して、第m行目のメモリセル190のトランジスタ160のドレイン端子またはソース端子と電気的に接続される。また、第k行目kは1以上m以下の自然数の信号線Sは、第k行目のメモリセル190のトランジスタ162のゲート端子と電気的に接続され、第k行目のワード線WLは、第k行目のメモリセル190の容量素子164の端子の一方と電気的に接続される。また、第l行目lは2以上m以下の自然数のメモリセル190のトランジスタ160のソース端子またはドレイン端子は、第l-1行目のメモリセル190のトランジスタ160のドレイン端子またはソース端子と電気的に接続される。また、第l行目のメモリセル190のトランジスタ162のドレイン端子またはソース端子は、第l-1行目のメモリセル190の、トランジスタ160のゲート端子と、トランジスタ162のソース端子またはドレイン端子と、容量素子164の端子の他方と電気的に接続される。つまり、第k行目のメモリセル190のトランジスタ162において、ソース端子は、隣接するメモリセル190のトランジスタ162のドレイン端子と接続され、またドレイン端子は、隣接するメモリセル190のトランジスタ162のソース端子と接続される。また、第k行目のメモリセル190の、トランジスタ160のゲート端子と、トランジスタ162のソース端子またはドレイン端子と、容量素子164の端子の他方とは電気的に接続されて、第k行目のメモリセルのノードFGを構成する。つまり、図2に示す半導体装置の第l-1行目のメモリセル190のノードFGには、図1A-1に示す構成に加えて、第l行目のメモリセル190のトランジスタ162のドレイン端子が電気的に接続されることになる。ここで、第l行目のメモリセル、第l-1行目のメモリセルのいずれにおいても、酸化物半導体を用いたトランジスタ162はオフ電流が極めて小さいため、図2に示す半導体装置においても、図1A-1に示す半導体装置と同様にトランジスタ162をオフ状態にすることで、ノードFGの電位を極めて長時間にわたって保持することが可能である。また、このように、メモリセル190のトランジスタ162を直列に接続する場合には、隣接するメモリセルにおいてトランジスタ162のソース電極またはドレイン電極を共通化することができるため、メモリセル190のトランジスタ162を並列に接続する場合と比較して、メモリセル190の占有面積を低減することが容易である。例えば、最小加工寸法をFとして、メモリセル190の占有面積を4F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、および選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1および選択トランジスタ180、または、選択線G_2および選択トランジスタ182の一組を省略することが可能である。例えば、図3に示すように、上記選択線G_2に相当する選択線Gと、選択トランジスタ182だけを有する構成とすることもできる。データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。ただし、データの書き込みは行単位で、かつ、行ごとに順を追ってビット線BLから遠いメモリセルから行われる。あるメモリセル190のノードFGは、トランジスタ162を介して、隣接するメモリセル190のノードFGと接続されており、メモリセル190ごとの書き込み動作が難しくなっているためである。具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードFGに電位V2電位GND0Vより高い電位または電位V4電位GND0Vより高く、電位V2より低い電位のいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V2を与えた場合に保持されるデータをデータ1、ノードFGに電位V4を与えた場合に保持されるデータをデータ0とする。まず、選択線G_1の電位をGND0Vとし、選択線G_2の電位をV1例えば、VDDとし、書き込み対象のメモリセル190に接続される信号線Sの電位をV3V2より高い電位としてメモリセル190を選択する。なお、書き込み対象のメモリセル190とビット線BLとの間に他のメモリセル190が存在する場合には、当該他のメモリセル190に接続される信号線Sの電位をV3として、ビット線BLの電位を、書き込み対象のメモリセル190に与えられる状態にする。メモリセル190にデータ0を書き込む場合には、ビット線BLには電位V4を与え、メモリセル190にデータ1を書き込む場合には、ビット線BLには電位V2を与える。ここでは信号線Sの電位をV3としているため、ノードFGにV2またはV4を与えることが可能である。データの保持は、保持対象のメモリセル190に接続される信号線Sの電位をGNDとすることにより行われる。信号線Sの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、ノードFGにデータ1であるV2が与えられている場合、ノードFGの電位はV2となり、ノードFGにデータ0であるV4が与えられていれば、ノードFGの電位はV4となる。また、信号線SにはGNDが与えられるため、データ1とデータ0のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート端子の電荷は長時間にわたって保持される。また、ここでは、データ1とデータ0のいずれを保持させる場合でも、GND0Vより高い電位であるV2もしくはV4を用い、信号線SにはGNDを与えている。このため、トランジスタ162において、ソース端子にはゲート端子より高い電位が与えられた状態となり、さらにオフ電流を低減することが可能である。例えば、データ0を保持させる場合にノードFGの電位としてGNDを用いる場合などには、トランジスタ162のオフ電流が無視できないことがあるが、上述の電位関係を採用することにより、このような場合に生じる保持期間短縮の問題を解消することができる。なお、この場合、電位V4としては、トランジスタ162のゲート端子にGNDが与えられることでトランジスタ162を流れる電流が1zA以下となる電位を採用することが望ましい。また、メモリに電源が供給されない場合においても、信号線SにはGND電位が与えられ、ノードFGにはGND0Vより高い電位であるV2もしくはV4が与えられるため、十分なオフ状態とすることが可能であり、オフ電流を低減することが可能である。なお、当該保持に係る動作の後に、隣接するメモリセル190ビット線BLにより近いメモリセル190への情報の書き込みが行われる。詳細は上述の通りである。データの読み出しは、読み出し対象のメモリセル190に接続されるワード線WLの電位をGNDとし、また、読み出し対象ではないメモリセル190に接続されるワード線WLの電位をV5例えば、VDDとし、かつ、選択線G_1及び選択線G_2の電位をV1とすることにより行われる。読み出し対象のメモリセル190に接続されるワード線WLの電位をGNDとすると、読み出し対象のメモリセル190のノードFGにデータ1であるV2が与えられている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ0であるV4が与えられていれば、トランジスタ160はオフ状態となる。ただし、電位V4は、トランジスタ160がオフ状態となる電位とする。なお、電位V4がトランジスタ160をオフ状態とする電位ではない場合には、ワード線WLに負電位を与えてもよい。その結果、ノードFGの電位をV4より下げることができ、トランジスタ160をオフ状態とすることが出来る。また、必要時には、当該ノードFGに接続されるトランジスタ162に接続される信号線Sを負電位としても良い。また、読み出し対象ではないメモリセル190に接続されるワード線WLの電位をV5とすると、読み出し対象ではないメモリセル190にデータ1が書き込まれている場合、および、データ0が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。なお、図2に係る構成では、ビット線BLから最も遠い行のメモリセル190から順番にデータを書き込むとよい。これは、各メモリセル190を構成するトランジスタ162を直列に接続するため、任意の行のデータのみを書き換えることは難しいためである。また、ビット線BLから最も遠い行のメモリセル190にデータ0を書き込むことで、ビット線BLと最も遠い行のメモリセル190の間のメモリセルにもデータ0が書き込まれ、これらのメモリセル全体からなるブロックに対する一括消去を行うことも可能である。図4には、図2に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のS、BL等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図4に示されるタイミングチャートは、第k行第1列のメモリセルにデータ1を書き込むと共に、第k行の他の列第2列乃至第n列のメモリセルにデータ0を書き込むk行目書込み場合と、k行目に書き込まれたデータを読み出すk行目読み出し場合の各配線の電位の関係を示すものである。読み出しでは、第k行第1列のメモリセルにデータ1が、第k行の他の列第2列乃至第n列のメモリセルにデータ0が格納されているとした。k行目書込みにおいては、S_1乃至S_kに電位V3を与えて、第1行乃至第k行のトランジスタ162をオン状態とし、S_k1乃至S_mをGNDとして、第k1行乃至第m行のトランジスタ162をオフ状態とする。また、BL_1に電位V2を与え、BL_2乃至BL_nに電位V4を与える。なお、G_1はGNDとして、選択トランジスタ180をオフ状態とし、G_2に電位V1を与えて、選択トランジスタ182をオン状態とする。また、WL_k1乃至WL_mに電位V5を与えてもよい。その結果、第k行第1列のメモリセルのノードFGには電位V2が与えられ、すなわちデータ1が書き込まれたこととなる。また、第k行の第2列乃至第n列のノードFGには電位V4が与えられ、すなわちデータ0が書き込まれたこととなる。このように、本実施の形態に示す半導体装置において、第k行目kは1以上m以下の自然数のメモリセル190に書込みを行う場合、第1行乃至第k行のトランジスタ162をオン状態とする必要があるため、メモリセルアレイへの書込みは、第m行目から順に行うのが好ましい。k行目読み出しにおいては、S_1乃至S_mをGNDとして全てのトランジスタ162をオフ状態とすると共に、選択線G_1及び選択線G_2に電位V1を与えて選択トランジスタ180及び選択トランジスタ182をオン状態とする。また、読み出し対象の第k行目のメモリセル190に接続されるWL_kをGNDとし、読み出し対象でないメモリセル190に接続されるWL_1乃至WL_k-1、およびWL_k1乃至WL_mに電位V5を与える。また、選択線G_1および選択トランジスタ180を省略し、図3に示すように、上記選択線G_2に相当する選択線Gと、選択トランジスタ182と、だけを設ける構成とする場合も、データの書き込み、保持、読み出し、及び複数行の一括消去は、基本的に上述の動作と同様に行うことができる。ただし、選択線Gについては、図2に係る半導体装置と若干動作が異なる。ここで、図3に係る半導体装置の詳細な動作に係るタイミングチャートである、図5を用いて、各動作における選択線Gの電位について説明する。図5に示されるタイミングチャートは、図4に示されるタイミングチャートと同様に、第k行第1列のメモリセルにデータ1を書き込むと共に、第k行の他の列第2列乃至第n列のメモリセルにデータ0を書き込むk行目書込み場合と、k行目に書き込まれたデータを読み出すk行目読み出し場合の各配線の電位の関係を示すものである。よって、図5に示されるタイミングチャートと、図4に示されるタイミングチャートとの相違点は、選択線Gの電位のみなので、当該相違点について以下で説明する。k行目書込みにおいては、選択線Gの電位はGNDとして、選択トランジスタ182をオフ状態とする。k行目読み出しにおいては、選択線Gに電位V1を与えて選択トランジスタ182をオン状態とする。図3に係る半導体装置の各動作において、このように選択線Gに電位を与えることにより、上述の図4に示されるタイミングチャートの動作と同様の動作を行うことができる。なお、上記構成においては、電位の関係を工夫することでデータ保持時間を延ばしているが、直列に接続された複数のメモリセル190のうちの端のメモリセル190では、データ保持時間が延びない場合がある。例えば、図2に示す半導体装置において、第1行目のメモリセル190のトランジスタ162はビット線BLと直接接続されているため、ビット線の電位次第でトランジスタ162にわずかな電流が流れる場合がある。このため、第1行目のメモリセル190では、他の行のメモリセルと比較してデータ保持時間が延びない場合がある。この問題を解決するためには、例えば、端のメモリセル190の容量素子164の容量値を、他のメモリセル190の容量素子164の容量値より大きくとる構成を採用することができる。容量値を大きくとることで、同じリーク電流に対しても、電位の変化を小さく抑えることが出来る。その結果、端のメモリセル190のデータ保持時間を延ばすことができ、メモリセル全体の保持時間全てのメモリセルがデータを保持できる時間を延ばすことができる。また、例えば、端のメモリセル190のトランジスタ162のチャネル長を、他のメモリセル190のトランジスタ162のチャネル長より大きくとる構成を採用しても良い。チャネル長を大きくとることで、短チャネル効果によるしきい値の低下を抑え、リーク電流を低減することができる。また、チャネル抵抗増大によるリーク電流の低減が期待される。その結果、端のメモリセル190のデータ保持時間を延ばすことができ、メモリセル全体の保持時間全てのメモリセルがデータを保持できる時間を延ばすことができる。また、例えば、直列に接続された複数のメモリセル190のうちの端のメモリセル190をダミーセルとして用いて、データ保持に用いない構成としても良い。このような構成を採用することで、メモリセル全体の保持時間全てのメモリセルがデータを保持できる時間を延ばすことができる。いずれの対策も、直列に接続されるメモリセルのうち、端のメモリセル上記構成では、第1行目のメモリセルにおいてのみ施せばよいことから、1ビットあたりの面積をほとんど増やさずに行うことが出来る。例えば、全てのメモリセルにおいて容量素子を大きくする場合、あるいはチャネル長を大きくする場合と比較して、面積の増分はごくわずかである。本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタを採用している。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣接するメモリセルにおいて、酸化物半導体を用いたトランジスタのソース端子またはドレイン端子をお互いに接続させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、上述の半導体装置において与えられる電位に所定の関係を持たせることで、酸化物半導体を用いたトランジスタを十分なオフ状態として、データ保持時間を延ばすことができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図12を参照して説明する。半導体装置の断面構成および平面構成図6は、図2の回路図で示した半導体装置の、メモリセル190および選択トランジスタ180の構成の一例である。図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのA1-A2における断面に相当する。また、図6Bにおいて、A1-A2に平行な方向が図2の回路図における列方向であり、A1-A2に垂直な方向が図2の回路図における行方向である。図6Aおよび図6Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160、選択トランジスタ180を有し、上部に第2の半導体材料を用いたトランジスタ162および容量素子164を有するものである。なお、図6では、第1行目のトランジスタ160およびトランジスタ162を表示しているが、図2の回路図に示すように、第1行目から第m行目までトランジスタ160とトランジスタ162は、ソース電極ソース領域とドレイン電極ドレイン領域が直列に接続されている。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116aと、チャネル形成領域116aを挟むように設けられた不純物領域120aおよび不純物領域120bと、不純物領域120aおよび不純物領域120bに接する金属化合物領域124aおよび金属化合物領域124bと、チャネル形成領域116a上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極110aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。なお、本明細書中において、不純物領域120a、不純物領域120bおよび後述する不純物領域120cをまとめて、不純物領域120と記載する場合がある。また、本明細書中において、金属化合物領域124a、金属化合物領域124b、および後述する金属化合物領域124cをまとめて、金属化合物領域124と記載する場合がある。ここで、トランジスタ160は、ソース領域またはドレイン領域として機能する不純物領域120および金属化合物領域124を共有して、第1行目から第m行目まで直列に接続される。つまり、第l-1行目lは2以上m以下の自然数のトランジスタ160のソース領域として機能する不純物領域120および金属化合物領域124は、第l行目のトランジスタ160のドレイン領域として機能することになる。このように、メモリセル190のトランジスタ160を直列に接続することによって、各メモリセル190間でトランジスタ160のソース領域およびドレイン領域を共有することができる。つまり、各メモリセル190において、トランジスタ160のソース領域またはドレイン領域の一方を、開口部を設けて、配線158に別途接続する必要がない。よって、トランジスタ160の平面レイアウトは、配線158と接続するための開口部を設ける必要がないので、後述するトランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、第1行目のトランジスタ160は、選択トランジスタ180を介してビット線と電気的に接続されるので、第1行目のトランジスタ160のドレイン領域として機能する、不純物領域120bおよび金属化合物領域124bは、選択トランジスタ180のソース領域として機能する。ここで、選択トランジスタ180は、上述のトランジスタ160と同様の構成とすることができる。つまり、選択トランジスタ180は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116bと、チャネル形成領域116bを挟むように設けられた不純物領域120bおよび不純物領域120cと、不純物領域120bおよび不純物領域120cに接する金属化合物領域124bおよび金属化合物領域124cと、チャネル形成領域116b上に設けられたゲート絶縁層108bと、ゲート絶縁層108b上に設けられたゲート電極110bと、を有する。なお、選択トランジスタ180のゲート電極110bは、図2に示す回路図における、選択線G_1として機能する。なお、本明細書中において、チャネル形成領域116aおよびチャネル形成領域116bをまとめて、チャネル形成領域116と記載する場合がある。また、本明細書中において、ゲート絶縁層108aおよびゲート絶縁層108bをまとめて、ゲート絶縁層108と記載する場合がある。また、本明細書中において、ゲート電極110aおよびゲート電極110bをまとめて、ゲート電極110と記載する場合がある。また、基板100上にはトランジスタ160および選択トランジスタ180を囲むように素子分離絶縁層106が設けられており、トランジスタ160および選択トランジスタ180上に、ゲート電極110の上面を露出させるように絶縁層128が設けられている。なお、高集積化を実現するためには、図6に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。ここで、絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。図6におけるトランジスタ162は、絶縁層128上に形成された絶縁層140に埋め込まれたソース電極142aおよびドレイン電極142bと、絶縁層140、ソース電極142aおよびドレイン電極142bの一部と接する酸化物半導体層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148と、を有する。なお、ゲート電極148は、図2に示す回路図における、信号線Sとして機能する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化されたi型に限りなく近い酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、絶縁層140の表面であって酸化物半導体層144と接する領域は、その二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。また、トランジスタ162は、ソース電極142aおよびドレイン電極142bをお互いに共有して、第1行目から第m行目まで直列に接続される。つまり、第l-1行目lは2以上m以下の自然数のトランジスタ162のソース電極142aと、第l行目のトランジスタ162のドレイン電極142bとは、同一の導電層で形成されることになる。このように、メモリセル190のトランジスタ162を直列に接続することによって、各メモリセル190間でトランジスタ162のソース電極142aおよびドレイン電極142bをお互いに接続させることができる。これにより、メモリセル190の平面レイアウトには、トランジスタ162のソース電極142aまたはドレイン電極142bの一方のみが含まれることになる。つまり、メモリセル190の平面レイアウトの列方向の長さを、ゲート電極148の最小限の配線幅と配線間隔の長さ程度まで小さくすることができる。それに対して、メモリセル190のトランジスタ162を並列に接続し、各メモリセル190においてトランジスタ162のソース電極142aおよびドレイン電極142bを個別に設ける場合は、各メモリセル190において、トランジスタ162のソース電極142aまたはドレイン電極142bの一方を、開口部を設けて、配線158などの配線に別途接続する必要がある。よって、メモリセル190の平面レイアウトには、トランジスタ162のソース電極142a及びドレイン電極142bの両方と、配線と接続するための開口部とが含まれることになる。よって、メモリセル190の平面レイアウトを図6に示すような構成にすることにより、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を4F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。図6における容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、ゲート絶縁層146上の絶縁層150および電極152、で構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極152は、容量素子164の他方の電極として機能することになる。なお、容量素子164は、ゲート絶縁層146を含まない構成としてもよい。このような構成とすることにより、容量素子164の誘電体層は、酸化物半導体層144と絶縁層150で構成されることになるので、誘電体層の膜厚が低減され、容量素子164の静電容量を増加させることができる。ここで、第l-1行目lは2以上m以下の自然数の容量素子164の一方の電極は、第l-1行目のトランジスタ162のソース電極142aなので、容量素子164の平面レイアウトは、トランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、電極152を絶縁層150上に形成することで、隣り合うメモリセル190のゲート電極148を最小限の配線間隔で形成し、且つ隣り合うメモリセル190のゲート電極148の間に電極152を形成することができる。これにより、メモリセル190の占有面積の低減を図ることができる。なお、電極152は、図2に示す回路図における、ワード線WLとして機能する。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150および容量素子164の電極152上には絶縁層154が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層154などに形成された開口には、電極156aが設けられ、絶縁層154上には電極156aと接続する配線158が形成される。また、ゲート絶縁層146、絶縁層150、絶縁層154などに形成された開口に設けられた電極156bと、絶縁層140に埋め込まれた電極142cと、絶縁層128に埋め込まれた電極126と、を介して配線158と選択トランジスタ180のドレイン領域として機能する金属化合物領域124cとが電気的に接続される。ここで、配線158は、図2に示す回路図における、ビット線BLとして機能する。以上のような構成とすることにより、トランジスタ160、トランジスタ162および容量素子164からなる、メモリセル190の平面レイアウトの大きさを低減することができる。メモリセル190の平面レイアウトは、行方向の長さを、ビット線BLとして機能する配線158の最小限の配線幅と配線間隔の長さ程度まで小さくすることができ、列方向の長さは、ゲート電極148の最小限の配線幅と配線間隔の長さ程度まで小さくすることができる。このような平面レイアウトを採用することにより、図2に示す回路の高集積化を図ることができ、例えば、最小加工寸法をFとして、メモリセルの占有面積を4F2~12F2とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。なお、開示する発明に係る半導体装置の構成は、図6に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。例えば、図3に示すように、選択線G_1および選択トランジスタ180を省略し、上記選択線G_2に相当する選択線Gと、選択トランジスタ182と、だけを設ける構成とする場合、ビット線BLと第1行目のメモリセル190の接続部分の構成の一例を、図7に示す。図7Aには、半導体装置の断面を、図7Bには、半導体装置の平面を、それぞれ示す。ここで、図7Aは、図7BのB1-B2における断面に相当する。図7に示す半導体装置と図6に示す半導体装置との相違点の一は、選択トランジスタ180が設けられているか否かである。よって、図7に示す半導体装置の詳細については、図6に示す半導体装置を参酌することができる。なお、図7に示す半導体装置の、図6に示す半導体装置と共通する部分については、同一の符号を用いている。ただし、図6に示す半導体装置とは異なり、配線158とトランジスタ160とは、ゲート絶縁層146、絶縁層150、絶縁層154に形成された開口に設けられた電極156aと、絶縁層140に埋め込まれたドレイン電極142bと、絶縁層128に埋め込まれた電極126と、を介して電気的に接続される。また、図6に示す半導体装置は、絶縁層140および、絶縁層140中に埋め込まれたソース電極142a、ドレイン電極142b上に酸化物半導体層144を設ける構成の半導体装置としたが、図8Aに示すように、絶縁層140および、絶縁層140中に埋め込まれたソース電極142a、ドレイン電極142bを設けず、ゲート電極110aおよび絶縁層128上に直接酸化物半導体層144を設けるような構成としても良い。ここで、図8Aには、半導体装置の断面図を示す。図8Aに示す半導体装置と図6に示す半導体装置の主な相違点は、上述の絶縁層140、ソース電極142aおよびドレイン電極142bの有無である。なお、図8Aに示す半導体装置の、図6に示す半導体装置と共通する部分については、同一の符号を用いている。ここで、図8Aに示す半導体装置においては、ゲート電極110aがトランジスタ162のソース電極またはドレイン電極として機能するということもできる。つまり、第l-1行目lは2以上m以下の自然数のトランジスタ160のゲート電極110aと、第l-1行目のトランジスタ162のソース電極と、第l行目のトランジスタ162のドレイン電極とは、同一の導電層で形成されることになる。図6に示す半導体装置において、コンタクトの都合上、ソース電極142aよりゲート電極110aの方が列方向の長さが小さくなるので、ソース電極142aを設けない構造の図8Aに示す半導体装置は、さらにメモリセル190の占有面積の縮小を図ることができる。また、図8Aに示す半導体装置においては、電極156aと酸化物半導体層144との間に電極159aを設けて、配線158と酸化物半導体層144とを電気的に接続するのが好ましい。このようにすることで、配線158と酸化物半導体層144とのコンタクトを容易且つ確実にとることができる。また、同様に、電極156bと電極126との間に電極159bを設けて、配線158と選択トランジスタ180の金属化合物領域124cとを電気的に接続してもよい。なお、電極159aおよび電極159bは、電極152と同時に形成することができる。また、図8Bに示すように、SOI基板上にトランジスタ160および選択トランジスタ180を形成するような構成としても良い。ここで、図8Bには、半導体装置の断面図を示す。図8Bに示す半導体装置と図6に示す半導体装置の相違点の一は、トランジスタ160および選択トランジスタ180のチャネル形成領域116および不純物領域120がSOI基板に設けられた半導体層で構成されている点である。なお、図8Bに示す半導体装置の、図6に示す半導体装置と共通する部分については、同一の符号を用いている。図8Bに示すSOI基板は、ベース基板170と、ベース基板170上に形成された窒素含有層172と、窒素含有層172上に形成された酸化膜174と、酸化膜174上に形成された半導体層からなる。該半導体層は、トランジスタ160および選択トランジスタ180のチャネル形成領域116および不純物領域120を構成する。ここで、ベース基板170としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、窒素含有層172としては、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>y等の窒素を含有する絶縁膜を含む層を用いることができる。また、酸化膜174は、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。また、チャネル形成領域116および不純物領域120を構成する半導体層としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いて形成された、膜厚が10nm以上500nm以下、好ましくは50nm以上200nm以下の半導体層とすればよい。また、図6に示す半導体装置は、ソース電極142aおよびドレイン電極142bを絶縁層140中に埋め込む構成としたが、図8Bに示すように、ソース電極142aおよびドレイン電極142bを絶縁層中に埋め込むことなく、ゲート電極110および絶縁層128上に設ける構成としても良い。ここで、ソース電極142aおよびドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160および選択トランジスタ180の作製方法について図9および図10を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図11および図12を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図9A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116aおよび選択トランジスタ180のチャネル形成領域116bとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160および選択トランジスタ180のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図9A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図9B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、基板100を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図9C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウムHe、アルゴンAr、クリプトンKr、キセノンXeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108ゲート絶縁層108a、ゲート絶縁層108bおよびゲート電極110ゲート電極110a、ゲート電極110bを形成する図9C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116チャネル形成領域116a、チャネル形成領域116bおよび不純物領域120不純物領域120a、不純物領域120b、不純物領域120cを形成する図9D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図10A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120不純物領域120a、不純物領域120b、不純物領域120cに接する金属化合物領域124金属化合物領域124a、金属化合物領域124b、金属化合物領域124cが形成される図10A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、選択トランジスタ180の金属化合物領域124c上に接するように電極126を形成する図10B参照。電極126は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、後述するソース電極142a、ドレイン電極142bなどと同様である。以上により、半導体材料を含む基板100を用いたトランジスタ160および選択トランジスタ180が形成される図10B参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図10C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110a、ゲート電極110bおよび電極126の上面を露出させる図10D参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142b、電極142cを形成する図11A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、ドレイン電極142bおよび電極142cへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極142a、およびドレイン電極142bがテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部のトランジスタ162のチャネル長Lは、ソース電極142a、およびドレイン電極142bの上端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極142a、ドレイン電極142bおよび電極142cを覆うように絶縁層140を形成した後、ソース電極142a、ドレイン電極142bおよび電極142cが露出されるように、CMP化学的機械的研磨処理によって絶縁層140を平坦化する図11A参照。絶縁層140は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層140には、後に酸化物半導体層144が接することになるから、例えば、酸化シリコンなどを用いたものにするのが好適である。なお、絶縁層140に、ガリウムやアルミニウムなど、酸化物半導体層144に含まれる可能性の高い13族元素を含ませる場合には、絶縁層140と酸化物半導体層144との界面特性を向上させて、水素のパイルアップなどを抑制し電気的特性を安定化することが可能になる。さらに、絶縁層140に酸化アルミニウムを用いる場合には、外部からの水の侵入を抑制することができるという効果もある。なお、酸化物半導体層144の酸素欠損に起因する欠陥の発生を抑制するという観点から、絶縁層140には、化学量論的組成より僅かに酸素が多く含まれる酸化物材料を用いると良い。このように、酸素を多く含む材料を酸化物半導体層144に接する層に用いることで、酸化物半導体層144に酸素を供給し、酸素欠損欠陥の発生を抑制して、トランジスタのノーマリーオン化を防ぐことができる。これにより、トランジスタを十分なオフ状態とするために必要な、ゲート端子とソース端子またはドレイン端子の電位差を小さくすることができるため、電位を変動させるために必要な消費電力を抑えることができる。または、半導体装置を適切に動作させることが容易になる。つまり、当該構成を適用する場合には、発明の一態様に係る効果は一層顕著になる。絶縁層140の形成方法に特に限定はないが、酸化物半導体層144と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。もちろん、プラズマCVD法をはじめとする他の成膜法を用いても良い。また、絶縁層140の形成方法や、絶縁層140に対する処理などを工夫して、絶縁層140中に酸素が多く含まれるようにしても良い。例えば、成膜雰囲気に酸素を添加することで、酸素を多く含む絶縁層140を実現することができる。または、絶縁層140に対して、酸素雰囲気における熱処理や、酸素プラズマ処理などを適用しても良い。いずれにしても、絶縁層140の水素を十分に低減し、絶縁層140に十分な酸素を含ませることで、優れた特性の半導体装置を実現することができる。また、CMP化学的機械的研磨処理は、ソース電極142a、ドレイン電極142bおよび電極142cの表面の少なくとも一部が露出する条件で行う。また、当該CMP処理は、絶縁層140表面の二乗平均平方根RMS粗さが1nm以下好ましくは0.5nm以下となる条件で行うのが好ましい。このような条件でCMP処理を行うことにより、後に酸化物半導体層144が形成される表面の平坦性を向上させ、トランジスタ162の特性を向上させることができる。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層140の表面の平坦性をさらに向上させることができる。次に、ソース電極142aの上面、ドレイン電極142bの上面、および絶縁層140の上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図11B参照。酸化物半導体層144は、少なくともIn、Ga、Sn、Zn、Al、Mg、Hf及びランタノイドから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属の酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体、In-Hf-Zn-O系酸化物半導体、In-La-Zn-O系酸化物半導体、In-Ce-Zn-O系酸化物半導体、In-Pr-Zn-O系酸化物半導体、In-Nd-Zn-O系酸化物半導体、In-Pm-Zn-O系酸化物半導体、In-Sm-Zn-O系酸化物半導体、In-Eu-Zn-O系酸化物半導体、In-Gd-Zn-O系酸化物半導体、In-Tb-Zn-O系酸化物半導体、In-Dy-Zn-O系酸化物半導体、In-Ho-Zn-O系酸化物半導体、In-Er-Zn-O系酸化物半導体、In-Tm-Zn-O系酸化物半導体、In-Yb-Zn-O系酸化物半導体、In-Lu-Zn-O系酸化物半導体や、二元系金属の酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物半導体、という意味であり、その組成比は問わない。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]x=1、y=0.5の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]x=1、y=2の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]x=0、y=1の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、1ppm以下望ましくは10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°C、15°C以上35°C以下としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層140を形成することにより、酸化物半導体層144のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図11Bに示すように、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層140の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素、水、水酸基などを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層144の形成後や後に形成するゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層144のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図11C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ガリウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。なお、ゲート絶縁層146に、ガリウムやアルミニウムなど、酸化物半導体層144に含まれる可能性の高い13族元素を含ませる場合には、ゲート絶縁層146と酸化物半導体層144との界面特性を向上させて、水素のパイルアップなどを抑制し電気的特性を安定化することが可能になる。さらに、ゲート絶縁層146に酸化アルミニウムを用いる場合には、外部からの水の侵入を抑制することができるという効果もある。なお、酸化物半導体層144の酸素欠損に起因する欠陥の発生を抑制するという観点から、ゲート絶縁層146には、化学量論的組成より僅かに酸素が多く含まれる酸化物材料を用いると良い。このように、酸素を多く含む材料を酸化物半導体層144に接する層に用いることで、酸化物半導体層144に酸素を供給し、酸素欠損欠陥の発生を抑制して、トランジスタのノーマリーオン化を防ぐことができる。これにより、トランジスタを十分なオフ状態とするために必要な、ゲート端子とソース端子またはドレイン端子の電位差を小さくすることができるため、電位を変動させるために必要な消費電力を抑えることができる。または、半導体装置を適切に動作させることが容易になる。つまり、当該構成を適用する場合には、発明の一態様に係る効果は一層顕著になる。なお、ゲート絶縁層146は、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層146の形成方法や、ゲート絶縁層146に対する処理などを工夫して、ゲート絶縁層146中に酸素が多く含まれるようにしても良い。例えば、成膜雰囲気に酸素を添加することで、酸素を多く含むゲート絶縁層146を実現することができる。または、ゲート絶縁層146に対して、酸素雰囲気における熱処理や、酸素プラズマ処理などを適用しても良い。いずれにしても、ゲート絶縁層146の水素を十分に低減し、ゲート絶縁層146に十分な酸素を含ませることで、優れた特性の半導体装置を実現することができる。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148を形成する図11D参照。ゲート電極148は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図11D参照。このようなトランジスタ162は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。次に、ゲート絶縁層146およびゲート電極148上に、絶縁層150を形成する図12A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、容量素子164に、ゲート絶縁層146を含まない構成とする場合は、絶縁層150を成膜する前に、ソース電極142a上の、容量素子164を形成する領域のゲート絶縁層146を除去すればよい。次に、ソース電極142aと重畳するように、絶縁層150上に電極152を形成する図12B参照。電極152は、ゲート電極148と同様の方法および材料で形成することができるので、詳細は、上記ゲート電極148の記載を参酌することができる。以上により、容量素子164が完成する。次に、絶縁層150および電極152上に、絶縁層154を形成する図12C参照。絶縁層154は、絶縁層150と同様に、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層154の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、上記絶縁層154は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層150、絶縁層154に、ドレイン電極142bにまで達する開口と、電極142cにまで達する開口とを形成した後、開口に電極156aおよび電極156bを形成し、絶縁層154上に、電極156aおよび電極156bに接する配線158を形成する図12D参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。電極156aおよび電極156bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。以上の工程より、図6に示すような構成の半導体装置を作製することができる。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタ162のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ162を用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣接するメモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図13を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図13Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図13Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図13Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図13Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図13Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図13Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図13Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780の内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。