"各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、前記容量値を低減可能な可変容量キャパシタを少なくとも1つ含む複数の重み付けキャパシタと、前記複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、前記複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、前記入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか1つと接続する複数のスイッチと、前記複数のスイッチを制御して、前記重み付けキャパシタに前記入力信号をサンプリングするとともに、前記参照電圧源を用いて前記入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、所定のタイミングで前記複数のスイッチを制御して、前記可変容量キャパシタの容量値を低減させる容量制御部と、を具備したことを特徴とするAD変換器。前記複数の重み付けキャパシタのうち、MSBの演算に用いる重み付けキャパシタが前記可変容量キャパシタからなることを特徴とする請求項1記載のAD変換器。前記複数の重み付けキャパシタは、それぞれ2のべき乗の比で重み付けされた容量値を有することを特徴とする請求項1記載のAD変換器。前記可変容量キャパシタは、一端が接続された複数のキャパシタを有し、前記容量制御部は、前記複数のスイッチを制御して前記複数のキャパシタの接続数を増減することを特徴とする請求項1記載のAD変換器。一端が前記重み付けキャパシタの互いに接続された一端と接続され、前記重み付けキャパシタのうち最小の容量値をもつキャパシタと同一の容量値を有する基準キャパシタをさらに備え、複数の前記重み付けキャパシタおよび前記基準キャパシタの容量値の合計が、AD変換の分解能をN、単位容量値をCとしたとき、2NCであることを特徴とする請求項1記載のAD変換器。前記重み付けキャパシタは、前記容量値を低減可能な可変容量キャパシタからなることを特徴とする請求項1記載のAD変換器。前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタは、固定された容量値を持つことを特徴とする請求項1記載のAD変換器。前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタおよび前記基準キャパシタは、固定された容量値を持つことを特徴とする請求項4記載のAD変換器。前記MSBの演算に用いる重み付けキャパシタは、冗長演算用キャパシタを含む3以上のキャパシタからなることを特徴とする請求項2記載のAD変換器。請求項1ないし9のいずれか1項記載のAD変換器を備えた情報処理装置。このように、従来のAD変換器、情報処理装置では、過大入力に対応する場合に速度低下や面積の増大、ノイズの増加を招くという問題がある。実施形態のAD変換器は、動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるAD変換器、情報処理装置を提供することを目的としている。上記課題を解決するため、実施形態のAD変換器は、各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも1つ含む複数の重み付けキャパシタを有する。このAD変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか1つと接続する複数のスイッチとを有する。また、このAD変換器は、複数のスイッチを制御して、重み付けキャパシタに入力信号をサンプリングするとともに、参照電圧源を用いて入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、所定のタイミングで複数のスイッチを制御して、可変容量キャパシタの容量値を低減させる容量制御部とを有する。実施形態の概要実施形態のAD変換器の動作原理を説明する。図7は、比較例としての一般的なSAR-AD変換器の等価回路図である。図7に示すように、代表的なSAR-AD変換器は、2のべき乗で重み付けされ一端が互いに接続された複数のキャパシタ、入力端に当該複数のキャパシタの一端が接続された比較器11a、当該複数のキャパシタの他端にそれぞれ接続された複数のスイッチ、比較器11aの入力端とグランドとの間に接続される調整キャパシタ、図示しない制御回路などを備えている。図7に示す例では、複数のキャパシタは、4:2:1:1の容量比をもつように設定されている。複数のスイッチは、当該複数のキャパシタの他端を入力端子Vin、参照電圧源Vref、グランドのいずれかと接続するように構成されている。図7に示す重み付けされた複数のキャパシタは、それぞれの一端が参照電圧源Vrefやグランドに接続されることで、容量DA変換器容量DACとして機能する。すなわち、比較器11aの出力を用いて次ビットのAD変換に必要な比較電圧キャパシタへの印加電圧を生成し、次ビットのAD変換を実現する。図8は、図7に示すSAR-AD変換器を応用した8ビットのAD変換器の回路例を示している。図8に示す例では、入力信号を差動信号とし、入力端子の正極側および負極側のそれぞれに図7に示すSAR-AD変換器を接続している。入力信号の正極側および負極側のそれぞれをAD変換処理した結果は比較器11bの出力端子に現れる。MSBの変換処理が終わると、比較器11bによるMSBの比較結果図中D7を用いて容量DACのキャパシタの一つC7を制御し、次ビットの比較処理を行う。以後、同様の処理によりD7~D0の全てのビットについて変換処理を終えたら、得られたビットを整列して図示しない演算部によりデジタル信号として出力する。ここで、図7に示すSAR-AD変換器の比較器11aの入力端子に入力される電圧VoutSAR-AD変換器の内部振幅は、数式1により表される。ただし、Vinは入力端子に入力される電圧、D[i]i123は各変換サイクルでのAD変換結果1または0、Vrefは参照電圧AD変換器の入力レンジである。数式1を整理すると、以下の式が得られる。数式2から、調整キャパシタCadjは、AD変換器の変換動作になんら影響しないことがわかる。また、調整キャパシタCadjの容量値を大きくすることで、SAR-AD変換器の内部振幅を小さくすることができることがわかる。この原理に基づき、容量DACの本体容量重み付けされたキャパシタの総容量に比べて十分大きいまたは比較的同程度の調整キャパシタCadjを比較器11aの入力端に付加することで、比較器への過大入力を防止する振幅調整が可能となる。しかし、調整キャパシタCadjによる振幅調整は、SAR-AD変換器の回路所要面積に直接的に影響する。すなわち、過大入力を大きく見積もり調整キャパシタの容量値を大きく取ると、それに比例して回路の所要面積も大きくなる。これは、図8に示すように入力信号を差動信号とした場合も同様である。実施形態に係るAD変換器では、調整キャパシタに依存することなく振幅調整を実現して、動作速度の低下や所要面積の増大を抑えつつノイズ増加を防ぐことを可能にする。すなわち、SAR-AD変換器の容量DACに可変容量キャパシタを具備することで、比較器に入力される入力電圧を低減可能としている。第1の実施形態の構成以下、図1~6を参照して、第1の実施形態に係るAD変換器を詳細に説明する。図1に示すように、この実施形態のAD変換器1は、各々の容量値が2のべき乗で重み付けされた複数の可変キャパシタ部VC11~VC13と、可変キャパシタ部VC11~VC13のうち最も容量値の小さい可変キャパシタ部VC13と同じ容量値の可変キャパシタ部VC14と、比較器11と、ANDゲート部IC11~IC14と、制御部21とを有している。可変キャパシタ部VC11~VC14は、AD変換器1の容量DACを構成している。可変キャパシタ部VC11~VC14の総容量は、単位容量値をCとしたとき、2nCである。可変キャパシタ部VC11は、キャパシタCN1およびCN2とスイッチSW11およびSW12とを有している。キャパシタCN1およびCN2は、同一の容量値を持ち一方の端子共通端子が互いに接続されたキャパシタである。キャパシタCN1およびCN2の他方の端子には、スイッチSW11およびSW12の共通端子がそれぞれ接続されている。スイッチSW11およびSW12は、外部からの制御により、共通端子に接続されたキャパシタCN1およびCN2の他方の端子を、入力端子Vin、参照電圧源Vref、グランド、および開放端のいずれか一つに接続する機能を有している。可変キャパシタ部VC12~VC14についても、可変キャパシタ部VC11と同様の構成を有している。すなわち、可変キャパシタ部VC12~VC14は、それぞれ、キャパシタCN-11およびCN-12~キャパシタC01およびC02と、スイッチSW13およびSW14~スイッチSW17およびSW18とを有している。ただし、可変キャパシタ部VC14のスイッチSW17およびSW18は、共通端子に接続されたキャパシタC01およびC02の他方の端子を参照電圧源Vrefに接続しなくてもよい。可変キャパシタ部VC11~VC13は、対となるキャパシタCN1およびCN2~C11およびC12の各容量値の和が、2のべき乗で重み付けられた値単位キャパシタの容量値をCとすると、2N-1C~20Cとなるように設定される。可変キャパシタ部VC14の対となるキャパシタC01およびC02の容量値の和は、可変キャパシタ部VC13と同様20Cとなる。比較器11は、入力端子間の電位差が所定の値以上かそれ未満かを判定して比較出力を出力する。例えば、入力端子間の電位差が所定の電位差以上であれば1を出力し、所定の電位差未満であれば0を出力する。図1に示す例では、比較器11の一方の入力端子には、可変キャパシタ部VC11~VC14のキャパシタCN-11およびCN-12~キャパシタC01およびC02のそれぞれの共通端子が接続され、他方の入力端子にはグランドが接続されている。なお、比較器11の入力端子間には、端子間を短絡するスイッチSW1が接続されている。制御部21は、逐次比較処理の動作を実行する演算装置である。制御部21は、比較器11の出力に応じて、可変キャパシタ部VC11~VC14に接続された逐次比較制御ラインSARcontrol、および、可変キャパシタ部VC11~VC14の総容量対となるキャパシタの容量値の和を制御する容量制御ラインPHIfに制御信号を送る。逐次比較制御ラインは、スイッチSW11~SW18と接続されている。すなわち、制御部21は、逐次比較制御ラインの制御信号を通じて、スイッチSW11~SW18のそれぞれの共通端子を入力端子Vin、参照電圧源Vref、およびグランドのいずれかと接続させる。ANDゲート部IC11~IC14は、可変キャパシタ部VC11~VC14が有する対となるキャパシタのうち一方の接続をオンオフする機能をもつ。図1に示すように、ANDゲート部IC11~IC14の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ANDゲート部IC11~IC14の出力端子は、可変キャパシタ部VC11~VC14それぞれの一方のキャパシタCN2,CN-12,~C02に接続されたスイッチSW12,SW14,~SW18と接続され、スイッチSW12~SW18の共通端子と開放端子とを接続切断する作用をする。すなわち、制御部21は、容量制御ラインの制御信号を通じて、可変キャパシタ部VC11~VC14それぞれの総容量を半減させることができる。図2は、このAD変換器1の動作と容量制御ラインの制御信号との関係を示している。図2に示すように、AD変換器1がMSBMostSignificantBit:最上位ビットの変換を行っている間、制御部21は、容量制御ラインPHIfの制御信号を0とする。すなわち、容量制御ラインの制御信号が0の間は、ANDゲート部IC11~IC14が0を出力するから、可変キャパシタ部VC11~VC14の対となるキャパシタ群のうち、キャパシタCN2~C02が切断され、キャパシタCN1~C01のみが接続された状態となる。これは、MSB変換の期間中、可変キャパシタ部VC11~VC14の総容量が半減することを意味している。ただし、可変キャパシタ部VC11~VC13それぞれの総容量の比は、当該総容量の半減前後で変らない。第1の実施形態の具体例と動作続いて、図3を参照して、第1の実施形態のAD変換器1の具体例と動作を説明する。図3は、図1のAD変換器1において分解能Nを3としたものであり、入力信号を3ビット信号に変換するAD変換器1aを示している。図3に示すように、この例のAD変換器1aは、可変キャパシタ部VC11~VC14を有している。可変キャパシタ部VC11~VC14は、単位容量をCとすると、それぞれ4C=2C2C,2C=1C1C,1C=1C/21C/2,および1Cの比を満たす容量を有している。なお、図3に示すAD変換器1aは、過大入力信号に対応するための調整キャパシタCadjを備えていない。比較器11の入力端子間のキャパシタCiは、比較器入力と配線自身に寄生する寄生容量である。第1の実施形態のAD変換器1AD変換器1aでは、AD変換サイクルのうち、MSBの変換サイクルから数えて、少なくとも1サイクル以上の期間、容量DACの総容量を小さくする。すなわち、容量DACの総容量を小さくし、寄生容量Ciと総容量との比を相対的に小さくすることで、比較器11の入力端子に入力される電圧の振幅内部振幅を減衰させている。具体的には、数式1におけるCを、C>C’となるC’と置き換えることで、SAR-AD変換動作に影響を与えずに、比較器11への過大入力をも防ぐことが可能となる数式3。このとき、MSBからLSBの容量値可変キャパシタ部VC11~VC13の容量値と最小容量同VC14との比は2のべき乗となるように設定すれば、SAR-AD変換に影響を与えることなく、過大入力を防ぐことができる。容量DACの総容量の低減、すなわちCのC’へ置き換えは、ANDゲート部IC11~IC14によるSW12,SW14,~SW18の制御により実現できる。すなわち、図4に示すSAR-AD変換サイクルのうち、MSB変換期間と同一かそれ以上の間、制御部21は、容量制御ラインに0の制御信号を送る。この制御信号に応じて、ANDゲート部IC11~IC14の出力は0となるから、SW12,SW14,~SW18は共通端子を開放端子に接続し、キャパシタC32,C22,~C02の一端を浮遊状態とする。その結果、可変キャパシタ部VC11~VC14の全容量図3では8Cを半減同4Cさせることができる。この実施形態のAD変換器では、比較器に入力される振幅内部振幅が大きくなるMSB変換期間あるいはそれ以上の期間に容量DACのキャパシタの容量値を低減するので、比較器の入力デバイスに高耐圧デバイスを用いる必要がなく、低消費電力で高速動作を実現することができる。また、容量DACの容量を小さくすることで、寄生容量Ciとの比を小さくすることができるから、調整キャパシタCadjに相当するキャパシタを付加する必要もなくなる。なお、図3に示す例では、AD変換器1aは、調整キャパシタCadjを具備していないが、これには限定されない。容量DACのキャパシタ容量に比べ十分小さいまたは比較的小さいキャパシタを付加しても構わない。次に、図5A~5Dおよび図6を参照して、第1の実施形態のAD変換器の動作を説明する。図5A~5Dは、AD変換器1aの動作状態を等価回路で示している。この実施形態のAD変換器のSAR-AD変換は、サンプリング図5A、MSB変換図5B、MSB-1変換図5C、LSB変換図5Dの4つのフェーズから構成され、振幅を減衰させる制御は、図4に示すようにMSB変換期間のみで行われる。まず、制御部21は、容量制御ラインに1の制御信号を送るとともに、逐次比較制御ラインを介してスイッチSW11~18を制御しキャパシタC31,C32,~C02それぞれの一端を入力端子Vinに接続させる。また、制御部21は、比較器11の入力端子間に接続されたスイッチSW1をオンにする。その結果、図5Aに示すように、キャパシタC31,C32,~C02の共通端子はグランドに接続され、他方の端子は入力端子Vinに接続されるステップ100。以下S100のように称する。。ステップ100のタイミングで入力端子Vinに入力信号が入力されると、全キャパシタは、入力信号をサンプリングするS102。サンプリングが終了すると、制御部21は、容量制御ラインに0の制御信号を送り、スイッチSW12,SW14,~SW18を制御してキャパシタC32,C22,~C02の一端を開放端に接続する。すなわち、可変キャパシタ部VC11~VC14それぞれの容量値を半減させ、AD変換器1の容量DACの総容量を低減させるS104。AD変換器1aの容量DACの総容量を低減させると、制御部21は、図5Bに示すように、逐次比較制御ラインに制御信号を送り、スイッチSW11を制御してキャパシタC31の一端を参照電圧源Vrefに接続させるとともに、スイッチSW13,15,17を制御してキャパシタC21,C11,C01の一端をグランドに接続させる。また、制御部21は、スイッチSW1を開放するS106。図5Bに示す動作状態で、制御部21は、比較器11を用いてMSBについての比較変換処理を実行するS108。このとき、比較器11の入力端子に現れる電圧Vout_MSBは、数式4により表される。例えば、Ciが2Cであるとすると、浮遊状態にすることで、通常のAD変換動作に比べ内部振幅を約20減衰させることができる。次に、制御部21は、容量制御ラインに1の制御信号を送り、スイッチSW12,SW14,~SW18を制御してキャパシタC32,C22,~C02の一端を開放端から切り離すS110。これにより、容量DACの総容量が復元される。容量DACの総容量を復元すると、図5Cに示すように、制御部21は、スイッチSW11およびSW12を制御してキャパシタC31およびC32の一端を参照電圧源Vrefまたはグランドのいずれかと接続するとともに、スイッチSW13およびSW14を制御してキャパシタC21およびC22の一端を参照電圧源に接続し、スイッチSW15~SW18を制御してキャパシタC11,C12,~C02の一端をグランドに接続するS112。ここで、図中D[2]Vrefは、MSB期間中に得られた比較器11の出力1または0と参照電圧Vrefとの積を示す。すなわち、MSBの変換サイクルにおいて比較器11が1を出力した場合、キャパシタC31C32の一端は参照電圧源Vrefと接続され、同じく0を出力した場合、キャパシタC31C32の一端はグランドと接続される。容量DACの総容量が復元され、所定のキャパシタが参照電圧源に接続されると、制御部21は、比較器11を用いてMSBの次位ビットMSB-1についての比較変換処理を実行するS114。このとき、比較器11の入力端子に現れる電圧は、数式5により表される。すなわち、通常のSARAD変換の2サイクル目と同様の動作が実現される。MSBの次位ビットの変換処理が終わると、図5Dに示すように、制御部21は、スイッチSW13およびSW14を制御してキャパシタC21およびC22の一端を参照電圧源Vrefまたはグランドのいずれかと接続するとともに、スイッチSW15およびSW16を制御してキャパシタC11C12の一端を参照電圧源Vrefに接続するS116。ここで、図中D[1]Vrefは、MSB-1期間中に得られた比較器11の出力と参照電圧Vrefとの積を示す。すなわち、MSB-1の変換サイクルにおいて比較器11が1を出力した場合、キャパシタC21C22の一端は参照電圧源Vrefと接続され、同じく0を出力した場合、キャパシタC21C22の一端はグランドと接続される。所定のキャパシタが参照電圧源に接続されると、制御部21は、比較器11を用いてLSBについての比較変換処理を実行するS118。このように、実施形態のAD変換器では、MSBの変換期間中あるいはそれよりも長い期間中、容量DACの総容量を低減するので、調整キャパシタCadjを具備せずとも、過大入力信号の影響を抑えることができる。また、実施形態のAD変換器では、容量DACを構成する総容量を、単位容量値をCとしたとき2nCとしたので、通常のSAR-ADCにおける総容量を変更することなく、また調整キャパシタCadjを備えることなく、容量DACの内部振幅を減衰させることができる。なお、図1~図5Dにて説明した例では、最小容量の分割比を1/2としているが、これには限定されない。例えば、かかる比を1/4,1/6...のように小さく設定すると、振幅減衰効果をより高めることができる。また、上記説明した例では、容量DACのキャパシタの容量値は2のべき乗で重み付けされているが、これにも限定されない。2以外のべき乗とすることも可能である。さらに、上記説明した例では、MSBの変換期間中のみ容量DACのキャパシタの一部を浮遊状態にしているが、LSBの変換期間以外であれば、振幅減衰期間をどのように設定してもかまわない。LSBの変換期間について全ての容量を使用するのは、容量DACの熱ノイズに関係している。熱雑音は、kT/Cただしkはボルツマン定数、Tは温度、Cは容量DACの総容量で計算され、容量の減少と共にノイズが上昇する。比較器は、LSBの判定の際、MSBと比較して極めて小さい信号振幅を処理することになるため、全ての容量を使うことが望ましい。第2の実施形態の構成続いて、第2の実施形態のAD変換器について詳細に説明する。第2の実施形態のAD変換器は、第1の実施形態のAD変換器のうち、一部のキャパシタ例えばLSBの変換処理に対応する可変キャパシタ部VC13および可変キャパシタ部VC13と同一の容量の可変キャパシタ部VC14については容量の低減機能を省略したものである。以下の説明において、第1の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。第1の実施形態のAD変換器のように容量DACをなす全てのキャパシタの容量値を低減する構成は、比較的簡易に実現することができる。一方、全てのキャパシタの容量値を低減する構成は、設計プロセスの制約等により、使用できる最小容量の値が制限される場合、信号振幅の低減効果が制限されてしまう。そこで、第2の実施形態のAD変換器では、容量DACのキャパシタのうち容量の小さいものについては低減せず、それ以外のキャパシタを分割して低減可能とすることで、最小容量を変更することなく振幅を減衰させている。SAR-ADCでは、AD変換する対象のキャパシタの数をmとすると、m-1からLSBまでのキャパシタの端子のうち比較器入力と接続されない一端共通端ではない一端は、すべてグランドに接続される。そこで、AD変換する対象のキャパシタと、それ以外のキャパシタの総容量の比を2のべき乗に設定することで、LSBと最小容量のキャパシタを容量分割しなくとも振幅の減衰が可能となる。図9に示すように、第2の実施形態のAD変換器2では、容量DACのMSB変換に対応する可変キャパシタ部VC11からMビット目の変換に対応する可変キャパシタ部VC15までについては、ANDゲート部IC11~IC24を備えて容量を低減可能としている。また、当該容量DACのM-1ビット目の変換からLSB変換に対応するキャパシタCN-M-1~C1およびLSB変換と同容量のキャパシタC0については、ANDゲートを備えずキャパシタの容量が固定されている。なお、MSB処理に対応する可変キャパシタ部VC11からLSBを処理するC1までのそれぞれの容量値は、2のべき乗の重み付けが付されており、可変キャパシタ部VC11~VC15が総容量を低減した場合でも、容量DACのキャパシタに付された重み付けの比は維持されるよう制御される。第2の実施形態の具体例と動作続いて、図10および図11を参照して、第2の実施形態のAD変換器2の具体例と動作を説明する。図10は、図9のAD変換器2において分解能Nを4としたものであり、入力信号を4ビット信号に変換するAD変換器2aを示している。図10に示すように、この例のAD変換器2aは、MSBおよびMSB-1の処理を担う2つの可変キャパシタ部と、MSB-2以下の処理を担う3つの固定キャパシタを有している。2つの可変キャパシタ部および3つの固定キャパシタC41C42,C31C32,C2,C1,C0は、それぞれ単位容量をCとすると、8C=4C4C,4C=2C2C,2C,1Cおよび1Cの比を満たす容量を有している。なお、図10に示すAD変換器2aにおいても、過大入力信号に対応するための調整キャパシタCadjを備えていない。比較器11の入力端子間のキャパシタCiは、比較器入力と配線自身に寄生する寄生容量である。図10に示すAD変換器2aは、4ビットのSAR-AD変換器であり、4ビット容量DACを構成するキャパシタのうち、MSBおよびMSB-1を処理するキャパシタC41C42およびC31C32のみが分割されている。すなわち、MSBを処理するキャパシタおよびMSB-1を処理するキャパシタのみが容量を低減可能に構成されている。図10に示すように、AD変換器2aは、MSB処理を担うキャパシタC41C42、2ビット目の処理を担うキャパシタC31C32、3ビット目の処理を担うC2、LSBの処理を担うC1、およびC1と同じ容量値を持つC0を備えている。それぞれのキャパシタの一端は、比較器11の一方の入力端子と接続され、同じく他端は、スイッチSW21~SW25,SW15,SW17の共通端子と接続されている。スイッチSW21およびSW25は、キャパシタC41およびC2の他端を入力端子Vin、参照電圧源Vref、グランドのいずれかに接続する。スイッチSW22~SW24は、キャパシタC42~C32の他端を、入力端子Vin、参照電圧源Vref、グランド、開放端のいずれかに接続する。SW15およびSW17は、キャパシタC1およびC0の他端を入力端子Vinまたはグランドに接続する。比較器11の入力端子相互間には、短絡するスイッチSW1が接続される。また、比較器11の他方の入力端子は、グランドに接続されている。制御部22は、比較器11の出力に応じて、逐次比較制御ラインSARcontrolおよび二つの容量制御ラインPHIf、PHIfに制御信号を送る。逐次比較制御ラインは、スイッチSW21、ANDゲート部IC21IC12IC22の一方の入力端、スイッチSW25、SW15およびSW17と接続されている。また、容量制御ラインのうち、ラインPHIfは、ANDゲート部IC12の他方の入力端と接続され、ラインPHIfは、ANDゲート部IC21およびIC22の他方の入力端と接続されている。図11は、AD変換器の動作状態と制御部22により容量制御ラインに送られる制御信号との関係を示している。図11に示すように、この実施形態の制御部22は、MSB処理の期間中、ラインPHIfに0の制御信号を送り、MSB処理およびMSB-1処理の期間中、ラインPHIfに0の制御信号を送る。すなわち、制御部22は、MSB処理の期間中にスイッチSW22~SW24を制御してキャパシタC42,C31,C32の一端を開放端に接続させる浮遊状態とする。また、制御部22は、MSB-1の処理期間中にSW22SW24を制御してキャパシタC42C32の一端を開放端に接続させる。次に、図12A~12Dおよび図13を参照して、第2の実施形態のAD変換器の動作を説明する。図12A~12Dは、AD変換器2aの動作状態を等価回路で示している。この実施形態のAD変換器のSAR-AD変換は、サンプリング図12A、MSB変換図12B、MSB-1変換図12C、MSB-2変換図12D、LSB変換図示せずの5つのフェーズから構成され、振幅を減衰させる制御は、図13に示すようにMSB変換期間およびMSB-1変換期間において行われる。まず、制御部22は、容量制御ラインに1の制御信号を送るとともに、逐次比較制御ラインを介してスイッチSW21~SW25,SW15,SW17を制御しキャパシタC41~C0それぞれの一端を入力端子Vinに接続させる。また、制御部22は、比較器11の入力端子間に接続されたスイッチSW1をオンにする。その結果、図12Aに示すように、キャパシタC41~C0の共通端子はグランドに接続され、他方の端子は入力端子Vinに接続されるS200。ステップ200のタイミングで入力端子Vinに入力信号が入力されると、全キャパシタは、入力信号をサンプリングするS202。サンプリングが終了すると、制御部22は、二つの容量制御ラインに0の制御信号を送り、スイッチSW22~SW24を制御してキャパシタC42,C31,C32の一端を開放端に接続する。すなわち、MSB処理のキャパシタ容量を半減させるとともにMSB-1処理のキャパシタを浮遊状態とすることで、AD変換器2aの容量DACの総容量を低減させるS204。AD変換器2aの容量DACの総容量を低減させると、制御部22は、図12Bに示すように、逐次比較制御ラインに制御信号を送り、スイッチSW21を制御してキャパシタC41の一端を参照電圧源Vrefに接続させるとともに、スイッチSW25,15,17を制御してキャパシタC2,C1,C0の一端をグランドに接続させる。また、制御部22は、スイッチSW1を開放するS206。図12Bに示す動作状態で、制御部22は、比較器11を用いてMSBについての比較変換処理を実行するS208。このとき、比較器11の入力端子に現れる電圧Vout_MSBは、数式6により表される。なお、浮遊状態がない場合の出力電圧は、数式7により表される。したがって、容量DACのキャパシタの一部を浮遊状態とすることで、内部振幅の低減に成功することがわかる。次に、制御部22は、容量制御ラインPHIfに1の制御信号を送り、スイッチSW23を制御してキャパシタC31一端を開放端から切り離すS210。これにより、容量DACの総容量の一部が復元される。キャパシタC31が開放端から切り離されると、図12Cに示すように、制御部22は、スイッチSW11を制御してキャパシタC41の一端を参照電圧源Vrefまたはグランドのいずれかと接続するとともに、ANDゲート部IC12を介してスイッチSW23を制御してキャパシタC31の一端を参照電圧源に接続するS212。ここで、図中D[3]Vrefは、MSB期間中に得られた比較器11の出力1または0と参照電圧Vrefとの積を示す。すなわち、キャパシタC41の一端は、参照電圧源Vrefまたはグランドのいずれかに接続される。続いて、制御部22は、比較器11を用いてMSBの次位ビットMSB-1についての比較変換処理を実行するS214。このとき、比較器11の入力端子に現れる電圧は、数式8により表される。すなわち、通常のSAR-AD変換の2サイクル目と同様の動作が実現される。MSBの次位ビットの変換処理が終わると、制御部22は、容量制御ラインPHIfに1の制御信号を送り、スイッチSW22SW24を制御してキャパシタC42C32の一端を開放端から切り離すS216。これにより、容量DACの総容量が全て復元される。続いて、図12Dに示すように、制御部22は、ANDゲート部IC12IC22を介してスイッチSW23SW24を制御しキャパシタC31およびC32の一端を参照電圧源Vrefまたはグランドのいずれかと接続するとともに、スイッチSW25を制御してキャパシタC2の一端を参照電圧源Vrefに接続する。また、制御部22は、ANDゲート部IC21を介してスイッチSW22を制御し、キャパシタC42の一端をキャパシタC41と共通の接続先に接続させるS218。ここで、図中D[2]Vrefは、MSB-1期間中に得られた比較器11の出力と参照電圧源Vrefとの積を示す。すなわち、キャパシタC31およびC32の一端は、参照電圧源Vrefまたはグランドのいずれかに接続される。所定のキャパシタが参照電圧源に接続されると、制御部22は、比較器11を用いてMSB-2についての比較変換処理を実行するS220。以下、同様にして、キャパシタ接続の切替S222、キャパシタの参照電圧源への接続S224およびLSBについての比較変換処理S226を実行して、制御部22は4ビット全てのAD変換結果を得ることができる。なお、図10および図12に示す例では、容量分割の比を1/2に設定しているが、これには限定されない。変換すべき容量容量DACの構成容量とそれ以外の容量LSB処理のキャパシタと同容量のキャパシタの容量との比が2のべき乗の関係を満たせば、例えば、1/4や1/6、1/8のような比に設定してもかまわない。このように、実施形態のAD変換器では、MSBおよびMSB-1の変換期間中、容量DACの総容量を低減するので、調整キャパシタCadjを具備せずとも、過大入力信号の影響を抑えることができる。また、この実施形態のAD変換器では、少なくともLSB処理に対応するキャパシタを分割せずにSAR-AD変換を実現するので、回路の設計プロセスの制約がある場合でも有効に過大入力信号の影響を抑えることができる。第3の実施形態の構成続いて、第3の実施形態のAD変換器について詳細に説明する。第3の実施形態のAD変換器は、第1の実施形態のAD変換器のうち、容量DACを構成するMSB処理のキャパシタ部のみ容量を低減可能としたものである。以下の説明において、第1および第2の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。図14に示すように、この実施形態のAD変換器3は、MSB処理を担う可変キャパシタ部VC11と、MSB-1以下のビットの処理を担うキャパシタCN-1~C1と、最小容量のC1と同一の容量値を持つキャパシタC0とを備えている。可変キャパシタ部VC11とキャパシタCN-1~C1とは、2のべき乗に重み付けされた容量値を有している。可変キャパシタ部VC11は、共通の容量値をもつキャパシタCN1およびCN2を有しており、ANDゲート部IC11によりキャパシタCN2を切り離し可能とされている。制御部23は、第1の実施形態の制御部21と同様の機能を有し、逐次比較制御ラインおよび容量制御ラインに制御信号を送る。制御部23は、第2の実施形態と同様に、可変キャパシタ部VC11の総容量を制御するとともに、可変キャパシタ部VC11、キャパシタCN-1~C0の一端の接続先を入力端子、参照電圧源Vref、グランド、開放端のいずれかに切替えることで、SAR-AD変換処理を実現することができる。また、少なくともMSB処理の期間中について可変キャパシタ部VC11の総容量を低減することで、調整キャパシタCadjを備えることなく過大入力信号を抑えることが可能となる。さらに、第2の実施形態と同様に、分割する容量をMSB処理のキャパシタ部に限定することで、内部振幅の減衰調整に自由度を持たせるだけでなく、最小容量の制約も緩和することができる。第4の実施形態の構成続いて、第4の実施形態のAD変換器について詳細に説明する。第4の実施形態のAD変換器は、第1の実施形態のAD変換器のうち、可変キャパシタ部VC11の構成を変更したものである。以下の説明において、第1の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。第1~第3の実施形態に係るAD変換器では、容量DACをなすキャパシタの一部を浮遊状態にすることで、比較器に入力される入力信号の電圧振幅内部振幅を低減させている。ここで、容量DACのキャパシタを浮遊状態とした場合、浮遊状態となったキャパシタの一端は、寄生容量を介した基板ノイズカップリングやスイッチに寄生する容量を介した電源ノイズカップリングなどにより、ノイズの混入源となるおそれがある。容量DACのキャパシタを介して混入したノイズは、比較器の判定エラーやミス判断ミスコードの原因となる。そこで、第4の実施形態のAD変換器では、信号振幅制御を適用している期間例えばMSB処理期間のAD変換アルゴリズムとして、冗長アルゴリズムを適用している。図15は、あるAD変換サイクルk番目におけるAD変換器の入力電圧および比較器への出力電圧を示す電圧特性であり、横軸が入力信号電圧、縦軸が比較器の入力ノードへの出力電圧を示している。図中実線は、実施形態のAD変換器で用いる冗長アルゴリズムを適用した電圧特性を示し、図中破線は、同じく非冗長アルゴリズムを適用した電圧特性を示している。図15の破線に示すように、非冗長アルゴリズムを適用したSAR-AD変換器では、k番目における0~VRの入力電圧の変化が-VR/4~VR/4の電圧変化として比較器に出力される。すなわち、比較器の入力ノードにおける電圧値は、入力信号電圧に対して、図15の回路構成の場合、1/4になることがわかる。これは変換アルゴリズムとして2ビットを基本としているためである。通常の1ビットを基本とするアルゴリズムでは、k1番目のAD変換サイクルの入力信号レンジは、k番目のAD変換サイクルの入力レンジの半分になる。また図15において、横軸の範囲は、k番目のAD変換がミスコードなくAD変換できる入力範囲を表し、縦軸の範囲は、k1番目のAD変換がミスコードなくAD変換できる入力範囲を表している。仮に、k番目の判断電圧の値がノイズにより変化して、比較器の入力ノードへの出力が-VR/4~VR/4の範囲を超えた場合、k1番目のAD変換の入力レンジを越えてしまう。これは、ミスコード発生の原因となる。一方、図15の実線に示すように、冗長アルゴリズムを用いたSAR-AD変換器では、比較器による入力信号の判定点閾値との比較点として2つの判断点を設定する。すなわち、比較器の入力信号電圧と閾値との比較点を1つのビットについて2つ設定することで図15中、3VR/85VR/8、比較器への出力電圧のピークが下がって判断電圧にマージンを与えることが可能となる。これにより、判断電圧に多少の誤差が生じたとしても正確なAD変換を実現することができる。冗長アルゴリズムの場合、非冗長アルゴリズムと比べ判断ポイントが複数存在するが、容量の制御のみで判断電圧を作成可能であるため、比較器を複数用意する必要はない。また、図15に示す例では、1ビットの判断に対し、0.5ビットの冗長性を加えているが、2ビットに対し0.5ビット等、冗長性を加える度合いは拡張することができる。以下、実施形態の構成を説明する。図16に示すように、この実施形態のAD変換器4は、図1に示すAD変換器1の可変キャパシタ部VC11を可変キャパシタ部VC41に置き換えたものである。可変キャパシタ部VC41は、キャパシタCN1,CN2,CN3およびCN4と、スイッチSW11,SW12およびSW43とを有している。キャパシタCN1~CN4は、一方の端子共通端子が互いに接続されている。キャパシタCN1~CN4の他方の端子には、スイッチSW11,SW12およびSW43の共通端子がそれぞれ接続されている。スイッチSW11,SW12およびSW43は、外部からの制御により、共通端子に接続されたキャパシタCN1~CN4の他方の端子を、入力端子Vin、参照電圧源Vref、グランド、および開放端のいずれか一つに接続する機能を有している。制御部24は、逐次比較処理の動作を実行する演算装置であり、図1に示す制御部21に対応する。制御部24は、比較器11の出力に応じて、可変キャパシタ部VC41に接続された逐次比較制御ラインSARcontrolおよび可変キャパシタ部VC41,VC12~VC14の総容量キャパシタの容量値の和を制御する容量制御ラインPHIfに制御信号を送る。逐次比較制御ラインは、スイッチSW11~SW18と接続されている。すなわち、制御部21は、逐次比較制御ラインの制御信号を通じて、スイッチSW11~SW18のそれぞれの共通端子を入力端子Vin、参照電圧源Vref、およびグランドのいずれかと接続することができる。ANDゲート部IC11~IC14は、可変キャパシタ部VC41,VC12~VC14が有するキャパシタのうち少なくとも1つの接続をオンオフする機能をもつ。図16に示すように、ANDゲート部IC11~IC14の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ANDゲート部IC11~IC14の出力端子は、可変キャパシタ部VC41,VC12~VC14それぞれについて一のキャパシタCN3,CN-12,~C02に接続されたスイッチSW43,SW14,~SW18と接続され、スイッチSW43,SW14~SW18の共通端子と開放端子とを接続切断する作用をする。すなわち、制御部24は、容量制御ラインの制御信号を通じて、可変キャパシタ部VC41,VC12~VC14それぞれの総容量を低減させることができる。図17は、このAD変換器4の動作と容量制御ラインの制御信号との関係を示している。図17に示すように、この実施形態のAD変換器4では、MSB処理について2つの判断点を設定しており、MSB変換を2つのステップMSBaMSBbで行っている。AD変換器4がMSBの変換を行っている間、すなわち、MSBaMSBbの処理を行っている間、制御部24は、容量制御ラインPHIfの制御信号を0とする。すなわち、容量制御ラインの制御信号が0の間は、可変キャパシタ部VC41,VC12~VC14のキャパシタ群のうち、キャパシタCN3~C02が切断され、キャパシタCN1CN2~C01のみが接続された状態となる。ただし、可変キャパシタ部VC41,VC12~VC13それぞれの総容量の比は、当該総容量の半減前後で変らない。第4の実施形態の具体例と動作続いて、図18を参照して、第4の実施形態のAD変換器の具体例と動作を説明する。図18に示すAD変換器4aは、図17のAD変換器4において分解能Nを3としたものであり、入力信号を3ビット信号に変換するAD変換器4aを示している。図18に示すように、この例のAD変換器4aは、可変キャパシタ部VC41,VC12~VC14を有している。可変キャパシタ部VC41,VC12~VC14は、それぞれ単位容量をCとすると、4C=1C1C/21C/22C,2C=1C1C,1C=1C/21C/2,および1Cの比を満たす容量を有している。第4の実施形態のAD変換器4AD変換器4aでは、AD変換サイクルのうち、MSBの変換サイクルの期間、容量DACの総容量を小さくする。すなわち、制御部24は、MSBaMSBbの処理の間、容量制御ラインに0の制御信号を送り、容量DACの総容量を小さくする図19。次に、図20A~20Dを参照して、第4の実施形態のAD変換器の動作を説明する。図20A~20Dは、AD変換器4aの動作状態を等価回路で示している。この実施形態のAD変換器のSAR-AD変換は、サンプリング図20A、MSBaMSBb変換図20B図20C、MSB-1変換図20D、LSB変換図示せずの5つのフェーズから構成され、振幅を減衰させる制御は、図19に示すようにMSBaMSBb変換期間のみで行われる。以下、第1の実施形態のAD変換器と動作が異なるMSBaMSBbの処理の動作について説明する。MSBa処理期間において、制御部24は、可変キャパシタ部VC41のキャパシタを2C,1C,1C/2,1C/2の4つに分割し、2Cのキャパシタを浮遊状態、1C/2の一方のキャパシタをグランド接続、残りの1Cと他方の1C/2のキャパシタを参照電圧源Vrefに接続する図20B。可変キャパシタ部VC12~VC14については、制御部24は、第1の実施形態と同様、対となるキャパシタのうち一方を浮遊状態とし、他方をグランドに接続する。この期間における比較器11の入力端子電圧は、数式9により表される。一方、MSBb処理期間において、制御部24は、可変キャパシタ部VC41について、2Cのキャパシタを浮遊状態、残りのキャパシタを参照電圧源Vrefに接続する。また、可変キャパシタ部VC13において浮遊状態ではない1C/2のキャパシタをグランドから切り離して参照電圧源Vrefに接続する図20C。この期間における比較器11の入力端子電圧は、数式10により表される。このように、MSBを冗長アルゴリズムに基づきAD変換した場合であっても、比較器の入力電圧を低減可能であることがわかる。なお、この例では、MSBに0.5ビット分の冗長性を持たせるものとして説明したが、MSBビットを同様に拡張することで、2ビット0.5ビット、4ビット0.5ビットの場合にも適用することが可能である。すなわち、1ビットに限らずNビットに拡張することが可能である。この実施形態では、容量DACのキャパシタ制御のみにより比較器の判断電圧を複数生成するので、比較器を複数用意せずとも冗長アルゴリズムを実現することができる。本発明のいくつかの実施形態を説明したが,これらの実施形態は,例として提示したものであり,発明の範囲を限定することは意図していない。これら新規な実施形態は,その他の様々な形態で実施されることが可能であり,発明の要旨を逸脱しない範囲で,種々の省略,置き換え,変更を行うことができる。これら実施形態やその変形は,発明の範囲や要旨に含まれるとともに,特許請求の範囲に記載された発明とその均等の範囲に含まれる。"