"第1の電源電圧および第1の基準電圧が供給されて動作する第1の回路ブロックと、前記第1の電源電圧および前記第1の基準電圧とは電源系が異なる電源電圧および基準電圧が供給されてそれぞれ動作し、前記第1の回路ブロックと相互に信号線により接続された複数の回路ブロックとを備えた半導体装置であって、前記第1の電源電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第1回路と、前記第1の基準電圧と前記複数の回路ブロックの電源電圧との間をそれぞれクランプする複数の第2回路と、前記第1の基準電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第3回路とを有することを特徴とする半導体装置。請求項1記載の半導体装置であって、前記複数の回路ブロックのそれぞれは、前記第1の回路ブロックよりも回路面積が小さく、前記複数の回路ブロックのそれぞれは、自身の電源電圧と基準電圧との間をクランプする第4回路を有することを特徴とする半導体装置。ところで、前記のようなESD保護回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。半導体デバイスが静電破壊する際のモデルとして、一般的に、人体モデル、マシンモデルおよびデバイス帯電モデルなどが知られている。人体モデルは、人体に帯電した電荷がデバイスに放電した際に発生する破壊モデルであり、マシンモデルは、人体より大容量を有し、放電抵抗が小さい金属製機器とデバイスが接触した際に発生する破壊モデルとなっている。デバイス帯電モデルは、CDMChargedDeviceModelと呼ばれ、デバイスのパッケージまたはリードフレームが摩擦などにより帯電し、この電荷がデバイスの端子を通して放電されることで発生する破壊モデルである。ここで、CDMに対する静電耐圧の試験は、例えば、図8に示すような試験装置を用いて行われる。図8は、CDM試験の概要について説明するための図である。CDMの耐圧試験に際しては、まず、半導体デバイス80を試験装置の検査板81に設置する。次いで、高圧電源82を抵抗を経由して半導体デバイス80の被試験端子に接続し、半導体デバイス80を充電する。この際に、半導体デバイス80の全端子は、試験装置の抵抗体83によって相互に接続されるため、実質的にこれら全端子が充電される。この充電電圧は、例えば1500V等となっている。充電完了後は、試験装置のリレー84を閉じることにより被試験端子をグラウンドに接続し、これによって、半導体デバイス80に帯電した電荷が被試験端子より放電される。ところで、近年においては、例えばSOC、システムLSI等のように、複数の動作電圧を備えた半導体デバイスが数多く存在している。このような半導体デバイスに対しては、特に、図9に示すように、前述したCDMによる静電破壊の可能性がより高くなっている。図9は、本発明の前提として検討した技術の半導体装置において、CDMによる静電破壊の現象を説明するための図である。図9に示す半導体装置は、電源電圧Vdd1および基準電圧Vss1によって動作する回路ブロック[1]90と、電源電圧Vdd2および基準電圧Vss2によって動作する回路ブロック[2]91を含み、回路ブロック[1]90の信号出力回路90aによる出力信号が、回路ブロック[2]91の信号入力回路91aに入力される構成となっている。なお、信号出力回路90aおよび信号入力回路91aは、例えば、CMOSインバータで構成され、その構成要素である各MOSトランジスタには、寄生ダイオード90b,91bが含まれている。電源電圧Vdd1および基準電圧Vss1は、それぞれパッド92,93によって外部から供給され、電源ラインおよびグラウンドラインGNDを介して回路ブロック[1]90に供給される。パッド92,93の近くの電源ラインおよびGNDラインには、それぞれクランプ回路92a,93aが設けられている。クランプ回路92a,93aは、例えばダイオードやMOSトランジスタ等により構成され、電源ラインおよびGNDラインを、例えば半導体装置の入出力バッファ用に設けられた共通のGNDラインVssqなどにクランプする機能を備えている。一方、電源電圧Vdd2および基準電圧Vss2も、同様に、それぞれパッド94,95によって供給され、電源ラインおよびGNDラインを介して回路ブロック[2]91に供給される。また、パッド94,95近くの電源ラインおよびGNDラインには、それぞれ、クランプ回路94a,95aが設けられている。このような構成において、例えば、回路ブロック[2]91が回路ブロック[1]90に比べて小面積であるとする。そうすると、図9に示す半導体装置全体が高電位に帯電した状態から、例えばどこかのパッドによって放電する際に、回路ブロック[1]90に比べ、それよりも配線容量等が小さい回路ブロック[2]91が時間的に早く放電される。そうすると、その放電過程において、回路ブロック[2]91の電源ラインおよびGNDラインが低電位となったにも関わらず、回路ブロック[1]90の電源ラインおよびGNDラインが高電位を保持している状態が起こり得る。そして、この電位差は、回路ブロック[2]の信号入力回路91aに印加され、これによって信号入力回路91aのゲート破壊等が発生する。また、回路ブロック[2]91内の電源ラインおよびGNDラインから電荷が放電される際に、電源ラインおよびGNDラインの放電経路が長くなると、それらの配線抵抗Rに起因する電圧の発生や放電の時間差が問題となり、場合によっては、回路ブロック[2]91内の電源ラインとGNDラインとの間に高電位差が発生することが起こり得る。そうすると、回路ブロック[2]91内の各回路が静電破壊される可能性が懸念される。そこで、このような静電破壊を防止するためには、第1の方法として異電源間の信号ラインにESD保護回路を挿入する方法、第2の方法として電源ライン間にESD保護回路を挿入する方法が考えられる。第1の方法は、例えば、回路ブロック[2]91の信号入力回路91aへの信号ライン96に、それぞれ電源ラインおよびGNDラインにクランプするダイオード等を設けることなどで実現される。ただし、この方法を用いると、信号ライン96の増加に比例して保護回路の数が増加し、回路面積が増大するといった問題が発生する。一方、第2の方法を用いる際の技術としては、例えば、前述した特許文献1~4の技術が挙げられる。しかしながら、特許文献1の技術では、図9で述べたような破壊に対して、十分に保護可能な構成が示されていない。また、特許文献2の技術は、クランプ電圧や配線抵抗による電圧が積み重なって生じる高電圧に対し、これを低減することを目的としており、図9で述べたような破壊の観点に対して、最適な位置に最適な数の保護回路が挿入されるものになるとは限らない。また、特許文献3の技術では、MOSトランジスタに基づくクランプ回路構成となっており、さらに、図9で述べたような破壊に対して、十分に保護可能な構成が示されていない。また、特許文献4の技術は、放電電流をコモンバスに流す構成となっており、コモンバスによってノイズが伝播するといった問題が懸念される。そこで、本発明の目的は、複数の電源系の間で生じる静電破壊を、少ない数の保護回路で防止することが可能な半導体装置を提供することにある。また、本発明の他の目的は、複数の電源系の間で生じる静電破壊の内、特にCDMによる破壊を防止することが可能な半導体装置を提供することにある。また、本発明の更に他の目的は、複数の電源系の間で生じる静電破壊に加え、それらの間のノイズの伝播を、少ない数の保護回路で防止することが可能な半導体装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体装置は、第1の電源電圧および第1の基準電圧によって動作する第1の回路ブロックと、第2の電源電圧および第2の基準電圧によって動作する第2の回路ブロックとを備えており、第1の回路ブロックと第2の回路ブロックとの間では、信号の送受信が行われ、そして、第1の電源電圧と第2の基準電圧との間をクランプする第1のクランプ回路と、第2の電源電圧と第1の基準電圧との間をクランプする第2のクランプ回路と、第1の基準電圧と第2の基準電圧との間をクランプする第3のクランプ回路とを有するものとなっている。この構成によって、第1の回路ブロックの電源系と第2の回路ブロックの電源系との間に高電位差が発生した際、第1の回路ブロックまたは第2の回路ブロックの入力初段の回路が破壊される前に、この高電位差をクランプすることが可能になる。また、第3のクランプ回路によって、第1の回路ブロックと第2の回路ブロック間の放電経路を強化すると共に、これらの回路ブロック間のノイズの伝播を防止することが可能になる。また、本発明による半導体装置は、第2の回路ブロックが、第1の回路ブロックよりも回路面積が小さい場合に、第2の電源電圧と第2の基準電圧との間をクランプする第4のクランプ回路を更に有するものとなっている。すなわち、通常、回路面積が小さい回路ブロックが時間的に早く放電されるため、回路ブロックが大きい回路から回路ブロックが小さい回路に向けてチャージが流入される場合、回路面積が小さい回路ブロックの配線抵抗等により、この回路ブロックの電源間に高電位差が発生する可能性が考えられるが、第4のクランプ回路を設けることでこれをクランプすることが可能になる。そして、第1~第4のクランプ回路といった最小限の数のクランプ回路を設けることによって、特にCDMに対する静電破壊の防止を十分に行うことが可能になる。また、本発明の半導体装置は、第1の電源電圧が供給される第1の電源端子に接続された第1の電源ラインと、第1の基準電圧が供給される第2の電源端子に接続された第2の電源ラインと、第2の電源電圧が供給される第3の電源端子に接続された第3の電源ラインと、第2の基準電圧が供給される第4の電源端子に接続された第4の電源ラインと、第1の電源ラインと第2の電源ラインに接続された第1の回路ブロックと、第3の電源ラインと第4の電源ラインに接続された第2の回路ブロックと、第1の回路ブロックと第2の回路ブロックとを接続する信号ラインとを備えている。そして、そのレイアウト構成において、前記半導体装置の外周に、第1、第2、第3、第4の電源端子および複数の入出力バッファを含むI/O領域が配置され、I/O領域の内側の領域に、第1の回路ブロックと第2の回路ブロックとを含むコア領域が配置され、コア領域内に、第1の電源ラインと第4の電源ラインとの間に接続された第1のクランプ回路と、第2の電源ラインと第3の電源ラインとの間に接続された第2のクランプ回路と、第2の電源ラインと第4の電源ラインとの間に接続された第3のクランプ回路とを有するものとなっている。すなわち、第1~第3のクランプ回路をコア領域内に配置することで、放電時の配線経路を短くし、配線抵抗による電圧の発生といった影響を低減することが可能になる。また、本発明の半導体装置は、第2の回路ブロックが、第1の回路ブロックよりも回路面積が小さい場合に、第2の回路ブロック内に、さらに、第3の電源ラインと第4の電源ラインとの間に接続された第4のクランプ回路を有するものとなっている。すなわち、第2の回路ブロック内に第4のクランプ回路を設けることで、放電先までの電源ラインの配線抵抗が小さくなるため、第2の回路ブロックの電源ライン間に高電位差が発生し難くなり、また、高電位差が発生した場合にも、これを瞬時にクランプすることが可能になる。また、本発明の半導体装置は、第1の電源電圧および第1の基準電圧によって動作する第1の回路ブロックと、第1の電源電圧および第1の基準電圧とは電源系が異なる電源電圧および基準電圧によってそれぞれ動作し、第1の回路ブロックとの間でそれぞれ信号の送受信が行われる複数の回路ブロックとを備え、第1の電源電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第1回路と、第1の基準電圧と前記複数の回路ブロックの電源電圧との間をそれぞれクランプする複数の第2回路と、第1の基準電圧と前記複数の回路ブロックの基準電圧との間をそれぞれクランプする複数の第3回路とを有するものとなっている。また、本発明の半導体装置は、前記複数の回路ブロックのそれぞれが、第1の回路ブロックよりも回路面積が小さい場合に、前記複数の回路ブロックのそれぞれが、自身の電源電圧と基準電圧との間をクランプする第4回路を有するものとなっている。このような構成によって、複数および多数の電源電圧を有する半導体装置においても、少ない数の保護回路で静電破壊を防止することが可能になる。なお、前記第3のクランプ回路および前記第3回路としては、例えば、双方向ダイオードが挙げられる。また、前記第1、第2および第4のクランプ回路としては、例えば、ダイオードやダイオード接続のMOSトランジスタ、またはGCNMOS回路などが挙げられる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。複数の電源系の各電源間に対し、必要最小限の箇所にクランプ回路を挿入することで、複数の電源系の間で生じる静電破壊を防止することが可能になる。また、その中でも特に、CDMによる破壊を防止することが可能になる。そして、更に、静電破壊の防止に加え、複数の電源系の間で生じるノイズの伝播を防止することが可能になる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図1は、本発明の一実施の形態による半導体装置において、その構成の一例を示す回路ブロック図である。図1に示す半導体装置は、電源系[1]によって動作する回路ブロック[1]10と、回路ブロック[2]11を含み、回路ブロック[1]10と回路ブロック[2]11との間で信号ライン12による信号の送受信が行われる構成において、電源系[1]と電源系[2]との間にクランプ回路[1]13a,[2]13b,[3]13cが設けられることを特徴としている。電源系[1]は、電源電圧Vdd1が供給される電源端子VD1図示せずと、基準電圧Vss1が供給される電源端子VS1図示せずと、各電源端子VD1,VS1からそれぞれ延伸する電源ラインVD1_L,VS1_Lなどによって構成され、また、同様に、電源系[2]は、電源電圧Vdd2が供給される電源端子VD2図示せずと、基準電圧Vss2が供給される電源端子VS2図示せずと、各電源端子VD2,VS2からそれぞれ延伸する電源ラインVD2_L,VS2_Lなどによって構成されている。クランプ回路[1]13aは、電源電圧Vdd1と基準電圧Vss2の間をクランプする機能を備え、クランプ回路[2]13bは、電源電圧Vdd2と基準電圧Vss1の間をクランプする機能を備え、クランプ回路[3]13cは、基準電圧Vss1と基準電圧Vss2の間をクランプし、さらに電源電圧Vdd1と電源電圧Vdd2を、クランプ回路[1]13a,クランプ回路[2]13bを介してクランプする機能を備える。なお、クランプ回路[1]13a~[3]13cは、例えば、ダイオード等であるが、詳細な構成例については、以降の説明で述べる。また、図10は、図1の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。図2は、図10の半導体装置において、その配置構成の一例を示すレイアウト概略図である。図10に示す半導体装置は、図1の構成に加えて更に、電源系[1]、電源系[2]の電源端子付近にクランプ回路を含み、回路ブロック[2]の内部又はその近傍に回路ブロック[2]の電源間をクランプするクランプ回路[4]を含むものとなっている。すなわち、図10に示す半導体装置は、電源系[1]によって動作する回路ブロック[1]10と、電源系[2]によって動作し、回路ブロック[1]10に比べて小さい回路面積である回路ブロック[2]11を含み、回路ブロック[1]10と回路ブロック[2]11との間で信号ライン12による信号の送受信が行われる構成において、電源系[1]と電源系[2]との間にクランプ回路[1]13a,[2]13b,[3]13cが設けられ、電源系[2]の中にクランプ回路[4]13dが設けられることを特徴としている。電源系[1]は、電源電圧Vdd1が供給される電源端子VD1と、基準電圧Vss1が供給される電源端子VS1と、各電源端子VD1,VS1からそれぞれ延伸する電源ラインVD1_L,VS1_Lなどによって構成され、さらにそれぞれの電源ライン上の電源端子VD1,VS1近辺にはクランプ回路14a,14bが設けられている。また、同様に、電源系[2]は、電源電圧Vdd2が供給される電源端子VD2と、基準電圧Vss2が供給される電源端子VS2と、各電源端子VD2,VS2からそれぞれ延伸する電源ラインVD2_L,VS2_Lなどによって構成され、さらにそれぞれの電源ライン上の電源端子VD2,VS2近辺にはクランプ回路15a,15bが設けられている。なお、これら電源端子近辺のクランプ回路14a,14b,15a,15bは、図9で述べたクランプ回路と同様のものであり、各電源ラインVD1_L,VD2_L,VS1_L,VS2_Lを、図示しない共通のグラウンドライン等にクランプする機能を備えたものとなっている。クランプ回路[1]13aは、電源電圧Vdd1と基準電圧Vss2の間をクランプする機能を備え、クランプ回路[2]13bは、電源電圧Vdd2と基準電圧Vss1の間をクランプする機能を備え、クランプ回路[3]13cは、基準電圧Vss1と基準電圧Vss2の間をクランプし、さらに、電源電圧Vdd1と電源電圧Vdd2を、クランプ回路[1]13aおよびクランプ回路[2]13bを介してクランプする機能を備える。また、クランプ回路[4]13dは、電源電圧Vdd2と基準電圧Vss2の間をクランプする機能を備える。なお、クランプ回路[1]13a~[4]13dは、例えば、ダイオード等であるが、詳細な構成例については、以降の説明で述べる。このような半導体装置は、例えば図2に示すようなレイアウトとなっている。図2においては、半導体装置の外周に、I/O領域20が配置され、このI/O領域20の中には、電源端子VD1~2,VS1~2や各種信号端子等となる複数のパッドと、前述した電源端子近辺のクランプ回路14a,14b,15a,15b図2では図示せずと、外部との信号入出力を行う入出力バッファ回路等が含まれている。一方、図2の半導体装置において、I/O領域20より内側の領域はコア領域21となっている。コア領域21の中には、前述した電源系[1]によって動作する回路ブロック[1]10と、電源系[2]によって動作し、回路ブロック[1]10に比べて小さい回路面積である回路ブロック[2]11が含まれている。回路ブロック[1]10には、I/O領域20の電源端子VD1,VS1からそれぞれ電源電圧Vdd1と基準電圧Vss1が供給され、これらの電圧は、それぞれ電源ラインVD1_Lと電源ラインVS1_Lを介して回路ブロック[1]10内の各回路に供給される。一方、回路ブロック[2]11には、I/O領域20の電源端子VD2,VS2からそれぞれ電源電圧Vdd2と基準電圧Vss2が供給され、これらの電圧は、それぞれ電源ラインVD2_Lと電源ラインVS2_Lを介して回路ブロック[2]11内の各回路に供給される。なお、これらの電源ラインVD1~2_L,VS1~2_Lは、実際には、樹枝状や環状等に形成される。また、コア領域21において、回路ブロック[1]10と回路ブロック[2]11の繋ぎ目の位置には、前述したクランプ回路[1]13a,[2]13b,[3]13cが設けられる。なお、このような位置にクランプ回路[1]13a~[3]13cを設けることで、I/O領域20等に設ける場合と比べて、各回路ブロック間の放電時の電流経路を短くし、配線抵抗等による電圧の発生といった影響を低減させている。クランプ回路[1]13aは、一端が電源ラインVD1_Lに他端が電源ラインVS2_Lに接続され、クランプ回路[2]13bは、一端が電源ラインVD2_Lに他端が電源ラインVS1_Lに接続され、クランプ回路[3]13cは、一端が電源ラインVS1_Lに他端が電源ラインVS2_Lに接続される。さらに、回路ブロック[2]11内には、一端が電源ラインVD2_Lに、他端が電源ラインVS2_Lに接続されたクランプ回路[4]13dが設けられている。なお、この繋ぎ目の位置には、回路ブロック[1]10と回路ブロック[2]11との間を接続する信号ライン12等も存在するが、図2では省略する。次に、図1に示した半導体装置の動作説明を含めて、図10および図2に示した半導体装置の動作について説明する。なお、ここでは、図9での説明と同様にCDMによる破壊モデルを想定して説明を行う。まず、半導体装置全体が高電位に帯電した状態で、半導体装置の任意の端子により放電が行われたものとする。そうすると、回路面積に伴い配線容量等が小さい回路ブロック[2]11の放電が、回路ブロック[1]10よりも時間的に早く行われる。これによって、回路ブロック[1]10の電源ラインVD1_L,VS1_Lが高電位であり、回路ブロック[2]11の電源ラインVD2_L,VS2_Lが低電位となる状態が発生する。ここで、クランプ回路[1]13a~[3]13cを用いることで、回路ブロック[1]10の電源ラインVD1_L,VS1_Lの高電位を、回路ブロック[2]11の入力初段のMOSトランジスタ等が破壊される前に、回路ブロック[2]11の電源ラインVD2_L,VS2_Lにクランプすることができる。そして、回路ブロック[1]10の電源ラインVD1_L,VS1_Lから回路ブロック[2]11の電源ラインVD2_L,VS2_Lに向けて電荷が流れ込むことになる。この際に、従来の技術では、放電先となるI/O領域20のクランプ回路15a,15bに到るまでの電源ラインVD2_L,VS2_Lの配線抵抗と、回路ブロック[2]11の小さい電源間容量によって、回路ブロック[2]11内の電源ラインVD2_Lと電源ラインVS2_Lの間でデバイス破壊に至る高電位差が発生する可能性があった。そこで、図2のように、クランプ回路[4]13dをI/O領域20ではなく回路ブロック[2]11の領域内に設け、この領域で回路ブロック[2]11の電源ラインVD2_L,VS2_L間をクランプする。これによって、前述した配線抵抗の影響が小さくなるため、回路ブロック[2]11の電源ライン間に高電位差が発生し難くなり、また、もし高電位差が発生した場合でも瞬時にクランプすることができるため、回路ブロック[2]11内の各回路の静電破壊を防止することが可能になる。また、別の効果として、クランプ回路[3]13cにより、回路ブロック[1]10と回路ブロック[2]11の間のグラウンドノイズの伝播を防止することもできる。なお、回路ブロック[1]10の電源ラインVD1_Lと回路ブロック[2]11の電源ラインVD2_Lの間に、より放電経路を強化するためにクランプ回路を設けることも可能である。ただし、この場合、各電源端子VD1,VD2に対して行う電圧印加の順番によっては不具合が発生する可能性があり、また、クランプ回路[1]13a~[3]13cによっても電源ラインVD1_L,VD2_L間のクランプを十分に行うことができ、更に回路面積低減の点からも、特に設けない方が望ましい。以上で述べたような動作をより具体的な例で説明すると、次のようになる。まず、回路ブロック[2]11の電源端子VD2に向けて、帯電した電荷が放電する場合を想定する。この場合、回路ブロック[1]10の電源ラインVD1_Lの電荷は、クランプ回路[1]13a、クランプ回路[3]13cおよびクランプ回路[2]13bを通る経路と、クランプ回路[1]13aおよびクランプ回路[4]13dを通る経路で放電される。一方、回路ブロック[1]10の電源ラインVS1_Lの電荷は、クランプ回路[2]13bを通る経路と、クランプ回路[3]13cおよびクランプ回路[4]13dを通る経路で放電される。次に、回路ブロック[2]11の電源端子VS2に向けて、帯電した電荷が放電する場合を想定する。この場合、回路ブロック[1]10の電源ラインVD1_Lの電荷は、クランプ回路[1]13aを通る経路で放電される。一方、回路ブロック[1]10の電源ラインVS1_Lの電荷は、クランプ回路[3]13cを通る経路と、クランプ回路[2]13bおよびクランプ回路[4]13dを通る経路で放電される。ここで、仮に、放電先が電源端子VD2,VS2の中のいずれか一方に偏った場合、すなわち、例えば一方の電源端子の接地によって放電する場合やレイアウト特性によって不均等が生じた場合などでは、従来技術では、前述したような回路ブロック[2]11の電源ラインVD2_L,VS2_L間の高電位差が顕著に発生する。しかしながら、本発明では、クランプ回路[4]13dが設けられているため、このような問題が発生しない。以上のように、図1および図2に示したような半導体装置を用いることで、例えば、次のような効果を得ることができる。1複数の電源系の間で生じる静電破壊を、クランプ回路[1]~[3]またはそれにクランプ回路[4]を加えたような少ない数の保護素子で防止することが可能になる。すなわち、小さい面積で静電破壊の保護が可能になる。また、その中でも特に、CDMによる静電破壊に対して、有益な効果を得ることができる。2前記1の効果に加えて、さらに、クランプ回路[3]により、複数の電源系の間で生じるノイズの伝播を防止することが可能になる。3前記1,2により、特に、マイクロコンピュータ、SOC、システムLSI、またはアナログ/ディジタルの混在回路などに適用して有益なESD保護回路を実現できる。つぎに、前述したクランプ回路[1]~[4]の具体的な構成例について、図3~図5を用いて説明する。図3は、図10の半導体装置において、クランプ回路の構成の一例を示す回路図である。図3においては、図10のクランプ回路[1]13a,[2]13b,[4]13dが、それぞれダイオード[1]30a,[2]30b,[4]30dで構成され、クランプ回路[3]13cが双方向ダイオード30cで構成されている。ダイオード[1]30aは、アノードが回路ブロック[2]11の電源ラインVS2_Lに接続され、カソードが回路ブロック[1]10の電源ラインVD1_Lに接続される。ダイオード[2]30bは、アノードが回路ブロック[1]10の電源ラインVS1_Lに接続され、カソードが回路ブロック[2]11の電源ラインVD2_Lに接続される。ダイオード[4]30dは、アノードが回路ブロック[2]11の電源ラインVS2_Lに接続され、カソードが回路ブロック[2]11の電源ラインVD2_Lに接続される。また、双方向ダイオード30cは、2つのダイオードを互いに逆方向に並列接続した構成となっており、回路ブロック[1]10の電源ラインVS1_Lに接続される一端には、一方のダイオードのアノードと他方のダイオードのカソードが接続され、回路ブロック[2]11の電源ラインVS2_Lに接続される他端には、一方のダイオードのカソードと他方のダイオードのアノードが接続される。ダイオード[1]30aは、回路ブロック[2]11の電源ラインVS2_Lに対して回路ブロック[1]10の電源ラインVD1_Lに高電圧が印加された際、逆方向電圧となり、アバランシェ破壊によってクランプを行う。この際のアバランシェ破壊の耐圧値は、回路ブロック[2]11の例えば入力初段のゲート破壊の耐圧値よりも低い値に設計する。逆に、電源ラインVD1_Lに対して電源ラインVS2_Lに高電圧が印加された際は、順方向電圧となり、例えば0.7V程度以上の電位差が発生した場合にクランプを行う。また、ダイオード[2]30b,[4]30dの動作も、信号ラインが異なることを除きこれと同様である。双方向ダイオード30cは、回路ブロック[1]10の電源ラインVS1_Lと回路ブロック[2]11の電源ラインVS2_Lとの間に、例えば0.7V程度以上の電位差が発生した場合に、クランプを行う。この際に、いずれか一方のダイオードが順方向となるため、大電流によって高速にクランプを行うことが可能である。一方、0.7V程度より小さい電位差の場合はクランプされないため、双方向ダイオード30cを用いることで、電源ラインVS1_Lと電源ラインVS2_Lの間に発生した0.7V程度より小さいノイズを伝播させずに分離することが可能になる。図4は、図10の半導体装置において、クランプ回路の他の構成例を示すものであり、aは、そのクランプ回路を含む回路図、bは、そのクランプ回路の動作特性を示すものである。図4aにおいては、図10のクランプ回路[1]13a,[2]13b,[4]13dが、それぞれダイオード接続のMOSトランジスタ[1]40a,[2]40b,[4]40dで構成され、クランプ回路[3]13cが、図3と同様の双方向ダイオード40cで構成されている。MOSトランジスタ[1]40a,[2]40b,[4]40dは、例えば、nチャネル型のMOSトランジスタであり、ゲート端子とドレイン端子が共通に接続されたダイオード接続となっている。そして、MOSトランジスタ[1]40aのソース端子は、回路ブロック[1]10の電源ラインVD1_Lに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック[2]11の電源ラインVS2_Lに接続される。また、MOSトランジスタ[2]40bのソース端子は、回路ブロック[2]11の電源ラインVD2_Lに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック[1]10の電源ラインVS1_Lに接続される。そして、MOSトランジスタ[4]40dのソース端子は、回路ブロック[2]11の電源ラインVD2_Lに接続され、ゲート端子と共通に接続されたドレイン端子は、回路ブロック[2]11の電源ラインVS2_Lに接続される。なお、ここでは、nチャネル型のMOSトランジスタでダイオード接続を行ったが、勿論、pチャネル型のMOSトランジスタでダイオード接続を行うことも可能である。MOSトランジスタ[1]40aは、回路ブロック[1]10の電源ラインVD1_Lに対して回路ブロック[2]11の電源ラインVS2_Lに高電圧が印加された際、ダイオードの順方向特性と同様な動作となり、しきい値電圧0.7V程度以上の電位差でクランプを行う。逆に、回路ブロック[2]11の電源ラインVS2_Lに対して回路ブロック[1]10の電源ラインVD1_Lに高電圧が印加された際には、例えば、図4bのような電圧-電流特性となる。すなわち、図4bの特性は、電圧が印加され、その値がMOSトランジスタのソース-ドレイン間の耐圧BVdsに達した際にクランプが開始され、その後、MOSトランジスタの寄生バイポーラトランジスタがONとなるスナップバック現象によってクランプを行いながらクランプ電圧がVholdに低下していくというものである。したがって、MOSトランジスタ[1]40aを設計する際には、その耐圧BVdsが回路ブロック[2]11の例えば入力初段のゲート破壊の耐圧値よりも低い値となるように設計すればよい。なお、MOSトランジスタ[2]40b,[4]40dの動作も、電源ラインが異なることを除きこれと同様である。図5は、図10の半導体装置において、クランプ回路の更に他の構成例を示すものであり、aは、そのクランプ回路を含む回路図、bは、そのクランプ回路の詳細回路図、cは、クランプ回路の動作を示すものである。図5aにおいては、図10のクランプ回路[1]13a,[2]13b,[4]13dが、それぞれGCNMOSGateCoupledNMOS回路[1]50a,[2]50b,[4]50dで構成され、クランプ回路[3]13cが、図3と同様の双方向ダイオード50cで構成されている。GCNMOS回路[1]50aは、そのH端子が回路ブロック[1]10の電源ラインVD1_Lに接続され、L端子が回路ブロック[2]11の電源ラインVS2_Lに接続される。GCNMOS回路[2]50bは、そのH端子が回路ブロック[2]11の電源ラインVD2_Lに接続され、そのL端子が回路ブロック[1]10の電源ラインVS1_Lに接続される。GCNMOS回路[4]50dは、そのH端子が回路ブロック[2]11の電源ラインVD2_Lに接続され、そのL端子が回路ブロック[2]11の電源ラインVS2_Lに接続される。GCNMOS回路[1]50a,[2]50b,[4]50dの詳細回路は、図5bに示すように、H端子からL端子に直列に接続された抵抗R1およびコンデンサCと、H端子およびL端子をそれぞれ電源電圧および基準電圧とし、前記抵抗R1とコンデンサCの接続点が信号入力端子に接続されたCMOSインバータ回路51と、前記CMOSインバータ回路51の出力端子がゲート端子と基板電位の端子に接続され、ソース端子およびドレイン端子の一方がH端子に、他方がL端子に接続されたnチャネル型のMOSトランジスタNMOSトランジスタ52と、H端子にカソードが接続され、L端子にアノードが接続されたダイオード53とを備えた構成となっている。このGCNMOS回路の動作概要は、図5cのようなものとなる。まず、H端子に比較的小さい正極性のサージ電圧例えば5.5V以下などが印加された場合、CMOSインバータ回路51の入力電圧が、抵抗R1とコンデンサCの時定数によって徐々に上昇する。この上昇している間で、CMOSインバータ回路51の入力電圧が‘L’と見なされる期間は、CMOSインバータ回路51の出力電圧NMOSトランジスタ52の入力電圧が‘H’となるため、これによりH端子からL端子に向けてサージ電流を流すことができる。また、H端子に比較的大きい正極性のサージ電圧例えば5.5Vより大きいなどが印加された場合には、前述した動作に加えて、NMOSトランジスタの寄生バイポーラトランジスタ図示せずのONも伴い、H端子からL端子に向けてサージ電流を流すことができる。一方、H端子に負極性のサージ電圧例えば-0.7V以下などが印加された場合は、ダイオードの順方向によってL端子からH端子に向けてサージ電流を流すことができる。このように、GCNMOS回路を用いることで、H端子に比較的小さい正極性のサージ電圧が印加された場合でもクランプを行うことが可能になるため、前述したダイオード接続のMOSトランジスタ等と比べ、デバイス破壊の保護を容易かつ十分に行うことが可能になる。ところで、これまでの説明では、電源系が2つの場合の構成を例に説明を行ったが、電源系を更に備え、例えば4つの電源系を備える場合には、図6および図7に示すような構成となる。図6は、図10の半導体装置において、その構成を拡張した構成の一例を示す回路ブロック図である。図7は、図6の半導体装置において、その配置構成の一例を示すレイアウト概略図である。なお、以下において、図1,図2と同様の事項に関しては、説明を省略する。図6に示す半導体装置は、電源系[1]によって動作する回路ブロック[1]60と、回路ブロック[1]60に比べてそれぞれ小さい回路面積であり、電源系[2],[3],[4]によってそれぞれ動作する回路ブロック[2]61,[3]62,[4]63を備え、回路ブロック[2]61~[4]63のそれぞれと回路ブロック[1]60との間で信号の送受信が行われる構成において、次のような位置にクランプ回路を備えたものとなっている。すなわち、電源系[1]と電源系[2]の間には、クランプ回路[1]61a,[2]61b,[3]61cが設けられ、電源系[1]と電源系[3]の間には、クランプ回路[5]62a,[6]62b,[7]62cが設けられ、電源系[1]と電源系[4]の間には、クランプ回路[9]63a,[10]63b,[11]63cが設けられている。そして更に、電源系[2]の中には、クランプ回路[4]61dが設けられ、電源系[3]の中には、クランプ回路[8]62dが設けられ、電源系[4]の中には、クランプ回路[12]63dが設けられている。電源系[1]は、電源電圧Vdd1が供給される電源端子VD1と、基準電圧Vss1が供給される電源端子VS1等によって構成され、電源系[2]は、電源電圧Vdd2が供給される電源端子VD2と、基準電圧Vss2が供給される電源端子VS2等によって構成され、電源系[3]は、電源電圧Vdd3が供給される電源端子VD3と、基準電圧Vss3が供給される電源端子VS3等によって構成され、電源系[4]は、電源電圧Vdd4が供給される電源端子VD4と、基準電圧Vss4が供給される電源端子VS4等によって構成される。なお、各電源系においては、図10と同様に、電源端子付近のクランプ回路64a~64hも含まれている。クランプ回路[1]61a~[4]61dは、図10等で説明したクランプ回路[1]13a~[4]13dと同様な構成および機能を備えており、クランプ回路[5]62a~[8]62dは、電源系[2]が電源系[3]となることを除き、クランプ回路[1]61a~[4]61dと同様な構成および機能を備えており、クランプ回路[9]63a~[12]63dは、電源系[2]が電源系[4]となることを除き、クランプ回路[1]61a~[4]61dと同様な構成および機能を備えている。このような半導体装置は、例えば図7に示すようなレイアウトとなっている。図7に示すレイアウトは、図2と同様に、I/O領域64とコア領域65が配置され、このI/O領域64の中には、電源端子VD1~4,VS1~4や各種信号端子等となる複数のパッドと、前述した電源端子近辺のクランプ回路64a~64h図7では図示せずと、外部との信号入出力を行う入出力バッファ回路等が含まれている。一方、コア領域65の中には、回路ブロック[1]60と、回路ブロック[1]60に比べて小さい回路面積である回路ブロック[2]61~[4]63が含まれている。そして、回路ブロック[1]60と回路ブロック[2]61の繋ぎ目の位置には、図2と同様に、前述したクランプ回路[1]61a,[2]61b,[3]61cが設けられ、回路ブロック[1]60と回路ブロック[3]62の繋ぎ目の位置には、クランプ回路[1]61a,[2]61b,[3]61cと同様に、クランプ回路[5]62a,[6]62b,[7]62cが設けられ、回路ブロック[1]60と回路ブロック[4]63の繋ぎ目の位置には、クランプ回路[1]61a,[2]61b,[3]61cと同様に、クランプ回路[9]63a,[10]63b,[11]63cが設けられている。更に、回路ブロック[2]61内には、図2と同様に、前述したクランプ回路[4]61dが設けられ、回路ブロック[3]62内には、クランプ回路[4]61dと同様に、前述したクランプ回路[8]62dが設けられ、回路ブロック[4]63内には、クランプ回路[4]61dと同様に、前述したクランプ回路[12]63dが設けられている。図6,図7に示した半導体装置の動作に関しては、図1,図2の半導体装置と同様である。すなわち、例えばCDMによる放電時、回路面積が大きい回路ブロック[1]60から回路面積が小さい回路ブロック[2]61、[3]62および[4]63に向けて放電が行われるが、各電源系間のクランプ回路[1]61a~[3]61c,[5]62a~[7]62c,[9]63a~[11]63c及び各回路ブロック[2]61,[3]62,[4]63に備わったクランプ回路[4]61d,[8]62d,[12]63dにより、各回路ブロック[2]61,[3]62,[4]63内のデバイス破壊を防止することができる。また、その他の効果に関しては、図10等で述べた事項と同様である。なお、これまでの説明においては、回路面積低減の観点から相対的に小面積側の回路ブロックにその電源間をクランプするクランプ回路[4]等を挿入した。ただし、例えば、大面積側の回路ブロックの電源端子が接地することで放電される場合を考慮し、この放電に対し、大面積側の電源容量の不足等により、その電源間に高電位差の発生が懸念されるような場合には、大面積側の回路ブロックにもクランプ回路[4]と同様なものを挿入することも可能である。また、これまでの説明においては、特に効果があるCDMに着目して説明を行ったが、これまでに説明した各電源ライン間をクランプする構成により電源容量が増加することから、人体モデルやマシンモデルに対しても静電耐圧向上の効果を得ることが可能である。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"