"第1及び第2の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、前記読み出し用ビット線に繋がったデータ増幅器と、前記書き込み用ビット線対に各々繋がったプルダウントランジスタとを備え、前記データ増幅器の出力が一方の前記プルダウントランジスタのゲート電極に接続されて、他方の前記プルダウントランジスタのゲート電極に前記書き込み用ビット線対の一方が接続されていることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記データ増幅器の出力が接続されるプルダウントランジスタのトランジスタサイズは、前記書き込み用ビット線対の一方に接続されているプルダウントランジスタのトランジスタサイズより大きいことを特徴とする半導体記憶装置。請求項2記載の半導体記憶装置において、前記それぞれのプルダウントランジスタと前記書き込み用ビット線対との間に直列に接続されたNチャネルトランジスタを更に備え、前記Nチャネルトランジスタのゲート電極は書き込み用制御回路の出力信号に接続されていることを特徴とする半導体記憶装置。請求項2記載の半導体記憶装置において、前記それぞれのプルダウントランジスタのソース線が電源線以外の信号線に接続されていることを特徴とする半導体記憶装置。請求項4記載の半導体記憶装置において、前記信号線は、ロウデコーダ内に配置された制御回路からの信号線であることを特徴とする半導体記憶装置。請求項3記載の半導体記憶装置において、前記書き込み用制御回路の出力信号は、前記メモリセルで配置された読み出し用及び書き込み用ワード線と同じ方向に配置されていることを特徴とする半導体記憶装置。請求項3記載の半導体記憶装置において、前記書き込み用制御回路の出力信号は、書き込み時に非選択となった書き込み用ビット線対と同じアドレスを選択する信号のみ活性化することを特徴とする半導体記憶装置。請求項3記載の半導体記憶装置において、前記直列に接続されたNチャネルトランジスタとプルダウントランジスタとのトランジスタサイズが同じであることを特徴とする半導体記憶装置。請求項2記載の半導体記憶装置において、前記プルダウントランジスタのトランジスタサイズは、前記書き込み用ビット線対に繋がったライトバッファのバッファサイズより小さいことを特徴とする半導体記憶装置請求項2記載の半導体記憶装置において、前記書き込み用ビット線対に2つのPチャネルトランジスタが、ゲート電極は前記書き込み用ビット線対の一方に、ソースは電源電圧に、ドレインは前記書き込み用ビット線対の他方にそれぞれ繋がっていることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、入力データを前記書き込み用ビット線対に転送するライトバッファ機能と、前記データ増幅器の出力を前記書き込み用ビット線対に転送するライトバック機能とを有するライトバッファを更に備えたことを特徴とする半導体記憶装置。請求項11記載の半導体記憶装置において、前記プルダウントランジスタのサイズは、前記ライトバッファを構成するNチャンネルトランジスタのサイズより小さいことを特徴とする半導体記憶装置。請求項11記載の半導体記憶装置において、前記ライトバック機能は、前記プルダウントランジスタの一方が活性化された後に活性化されることを特徴とする半導体記憶装置。請求項3記載の半導体記憶装置において、前記プルダウントランジスタ及び前記Nチャネルトランジスタを含む制御回路が、前記データ増幅器と同じ領域に配置され、かつ前記領域はメモリアレイ内に1つ以上存在するメモリアレイとメモリアレイとの間の境界領域であることを特徴とする半導体記憶装置。請求項14記載の半導体記憶装置において、前記境界領域上で前記メモリアレイとメモリアレイを接続するように配置されたNチャネルトランスファーゲートを更に備え、前記Nチャネルトランスファゲートのゲート電極が前記書き込み用制御回路からの選択信号に接続されていることを特徴とする半導体記憶装置。請求項15記載の半導体記憶装置において、前記Nチャネルトランスファーゲートに繋がる出力信号は、非選択となった書き込み用ビット線対と同じアドレスでかつ選択されたメモリセルを含む前記メモリセルアレイの境界領域にある出力信号のみ活性化することを特徴とする半導体記憶装置。請求項3記載の半導体記憶装置において、前記書き込み用制御回路の出力信号は、書き込み動作をマスクされた書き込み用ビット線対を示すアドレス信号を活性化することを特徴とする半導体記憶装置。第1及び第2の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、前記読み出し用ビット線に繋がったデータ増幅器とを備え、前記データ増幅器で増幅された前記メモリセルのデータによって前記書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない前記書き込み用ビット線対のプリチャージ電位を前記メモリセルの保持データに相当する電位関係に設定する機能を備えた半導体記憶装置。請求項18記載の半導体記憶装置において、前記メモリセルの保持データによって、選択されていない書き込み用ビット線対にそれぞれ設定したプリチャージ電位は、Lレベルがグランド電位ではないことを特徴とする半導体記憶装置。上記従来技術の半導体記憶装置における書き込み動作時のデータ破壊を解決する技術では、以下の課題があった。まず、書き込み動作時に非選択メモリセルへ一度読み出したデータを書き戻す動作を行うために、単純な書き込み動作及び読み出し動作に比べて動作時間が長いという課題があり、SRAMの動作を速くできないといった課題があった。次に、データを書き戻す動作を実現するために、従来の書き込み動作に使用していたライトバッファと同等の能力を持つ書き込み回路が必要であり、また正確な書き戻しタイミング制御が必要なために部品点数が増え、結果としてSRAMの回路面積が大きくなる課題があった。本発明は、上記課題を解決するものであって、書き込み用ビット線対のそれぞれのプリチャージ電位を、非選択メモリセルのデータに応じた電位レベルに設定する機能を備えることで、動作を高速化しつつメモリセルのデータ破壊を防止する半導体記憶装置を実現することを目的とする。上記課題を解決するために、本発明に係る半導体記憶装置は、第1及び第2の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、読み出し用ビット線に繋がったデータ増幅器と、書き込み用ビット線対に各々繋がったプルダウントランジスタとを備え、データ増幅器の出力が一方のプルダウントランジスタのゲート電極に接続されて、他方のプルダウントランジスタのゲート電極に書き込み用ビット線対の一方が接続されていることを特徴とする。また、本発明に係る半導体記憶装置は、第1及び第2の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、読み出し用ビット線に繋がったデータ増幅器とを備え、データ増幅器で増幅されたメモリセルのデータによって書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない書き込み用ビット線対のプリチャージ電位をメモリセルの保持データに相当する電位関係に設定する機能を備える。本発明により、書き込み用ビット線対のそれぞれのプリチャージ電位を、非選択メモリセルのデータに応じた電位レベルに設定する機能を備えることで、動作を高速化し、かつ小面積化を実現しつつ、メモリセルのデータ破壊を防止する半導体記憶装置を実現することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態及び変形例において、他の実施形態及び変形例と同様の機能を有する構成要素については同一の符号を付して説明を省略する。《実施形態1》本発明の実施形態1の半導体記憶装置に関して、具体的な例として図1、図2、図3、図4を用いながら説明する。図1に示す半導体記憶装置は、マトリックス状に配置された複数のメモリセル1と、各メモリセル1に繋がる読み出し用ビット線RBLU0/RBLL0/RBLU1/RBLL1のデータを増幅するデータ増幅器2と、読み出しデータを使ってメモリセル1に繋がる書き込み用ビット線対WBL0/NWBL0;WBL1/NWBL1のプリチャージ電位を再設定する機能を持つプリチャージ電位再設定回路3と、これらデータ増幅器2及びプリチャージ電位再設定回路3を含みメモリセル1とメモリセル1との間に配置されたローカルアンプ回路4と、書き込み用ビット線対WBL0/NWBL0;WBL1/NWBL1の電源電位VDDレベル又はHレベルを一方のグランド電位VSSレベル又はLレベルを使って保持するキーパー回路5と、書き込み用ビット線対WBL0/NWBL0;WBL1/NWBL1に入力データDIを転送するためのライトバッファ6と、データ増幅器2からの出力データ線GRBL0/GRBL1をドライブして出力データDOを出力するための出力バッファ7と、これらキーパー回路5、ライトバッファ6及び出力バッファ7を含むI/F回路8と、メモリセル1の書き込み用ワード線WWL0/WWL1及び読み出し用ワード線RWL0/RWL1並びにローカルアンプ回路4で制御信号として使われる読み出し制御信号SE0/SE1及びプリチャージ電位再設定制御信号CA0/CA1を生成するロウデコーダ9と、クロック信号CLKに加えてアドレス信号ADD、制御信号CTR等を入力してI/F回路8、ロウデコーダ9等を制御するための制御回路10とを備えている。図2、図3及び図4は、図1中のメモリセル1、ローカルアンプ回路4及びキーパー回路5の各々の詳細構成例を示す回路図である。ただし、図2、図3及び図4では、図1中の読み出し用ビット線RBLU0/RBLL0/RBLU1/RBLL1、書き込み用ビット線対WBL0/NWBL0;WBL1/NWBL1、出力データ線GRBL0/GRBL1、書き込み用ワード線WWL0/WWL1、読み出し用ワード線RWL0/RWL1、読み出し制御信号SE0/SE1、プリチャージ電位再設定制御信号CA0/CA1における末尾の0又は1を省略している。メモリセル1は、図2で示す2つのインバータ構成のトランジスタ21~24でラッチ回路を構成し、2つのNチャネルトランジスタ25,26で書き込み用ビット線対WBL/NWBLからラッチ回路へのデータ入力を書き込み用ワード線WWLで制御する、6つのトランジスタ21~26で構成されるデータ保持回路11と、2つのNチャネルトランジスタ27,28が直列に接続され、一方のNチャネルトランジスタ27のゲート電極がデータ保持回路11の内部ノードに接続され、他方のNチャネルトランジスタ28のゲート電極が読み出し用ワード線RWLで読み出し用ビット線RBLへデータ出力を制御するデータ読み出し回路12とを備えている。また、ローカルアンプ回路4は、図3で示すように、2本の読み出し用ビット線RBLU及びRBLL上の信号を2入力として受け取るAND回路31で構成されたシングルエンドアンプと、2つのNチャネルトランジスタ32,33が直列に接続され、一方のNチャネルトランジスタ33のゲート電極が読み出し制御信号SEで制御され、他方のNチャネルトランジスタ32がAND回路31の出力信号で出力データ線GRBLへのデータ転送を制御するデータ転送制御回路13とを含むデータ増幅器2と、2つのNチャネルトランジスタ34,35が直列に接続され、一方のNチャネルトランジスタ34のゲート電極がAND回路31の出力信号で制御され、他方のNチャネルトランジスタ35のゲート電極はプリチャージ電位再設定制御信号CAで制御され第1の書き込み用ビット線WBLに接続された第1のプリチャージ電位再設定回路14と、2つのNチャネルトランジスタ36,37が直列に接続され、一方のNチャネルトランジスタ36のゲート電極が第1の書き込み用ビット線WBLで制御され、他方のNチャネルトランジスタ37のゲート電極はプリチャージ電位再設定制御信号CAで制御され第2の書き込み用ビット線NWBLに接続された第2のプリチャージ電位再設定回路15とを備えている。また、キーパー回路5は、図4で示す2つのPチャネルトランジスタ41,42で構成され、一方のPチャネルトランジスタ41のゲート電極は第1の書き込み用ビット線WBLに繋がり、ドレイン電極は第2の書き込み用ビット線NWBLに繋がり、他方のPチャネルトランジスタ42のゲート電極は第2の書き込み用ビット線NWBLに繋がり、ドレイン電極は第1の書き込み用ビット線WBLに繋がり、それぞれのソース電極は電源電位VDDレベル又はHレベルに繋がる構成を備えている。以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作を、図5のタイミングチャートを使いながら説明する。なお、時刻TAから時刻TBまでのクロック信号CLKの1サイクルの間に書き込み動作が完了し、時刻TBから時刻TCまでのクロック信号CLKの1サイクルの間に読み出し動作が完了するものとする。まず、書き込み動作、特に、非選択メモリセル1のデータ破壊を防止することが目的のため、書き込み動作時の非選択メモリセル1、詳細には、選択された書き込み用ワード線WWLに繋がる、非選択メモリセル1、すなわち書き込み用ビット線対WBL/NWBLにデータが書き込まれないメモリセル1の書き込み動作時の制御動作に関して説明する。まず、時刻TA以前ではスタンバイ状態のため、書き込み用ビット線対WBL0/NWBL0及びWBL1/NWBL1はプリチャージ電位である電源電位VDD電位又はHレベルにプリチャージされている。次に、時刻TAで書き込み動作を示すWRITEコマンドが入力されると、メモリセル1内のデータ読み出し回路12に繋がる読み出し用ワード線RWL0が活性化される。このとき、書き込み用ビット線対WBL0/NWBL0に繋がるメモリセル1は選択されていないため、データ破壊を注意しなければならないメモリセルとなる。読み出し用ワード線RWL0の活性化によって、読み出し用ビット線RBLL0及びRBLL1にはデータが転送される。ただし、この場合、読み出し用ビット線RBLL1のデータは本発明の動作には関係がないので割愛している。非選択のメモリセル1に保持されたデータがHレベルの場合、読み出し用ビット線RBLL0にLレベルのデータが転送されローカルアンプ回路4内のAND回路31で増幅され、第1のプリチャージ電位再設定回路14にLレベル信号として転送される。次に、プリチャージ電位再設定制御信号CA0/CA1のうちCA0のみが活性化されるが第1のプリチャージ電位再設定回路14は前記Lレベル信号によって活性化されないため、第1の書き込み用ビット線WBL0はプリチャージ電位VDDレベル又はHレベルを保持する。この第1の書き込み用ビット線WBL0のHレベルによって第2のプリチャージ電位再設定回路15が活性化され、第2の書き込み用ビット線NWBL0をLレベルへ引き抜く。この動作により、書き込み用ビット線対WBL0/NWBL0に、非選択のメモリセル1に保持されたHレベルのデータと同じ電位関係、すなわち書き込み用ビット線対WBL0/NWBL0のうち第1の書き込み用ビット線WBL0にHレベル、第2の書き込み用ビット線NWBL0にLレベルのプリチャージ電位が再設定される。このとき、図5に示すように、第2の書き込み用ビット線NWBL0はグランド電位までプルダウンされないことが分かる。つまり、再設定されたプリチャージ電位のHレベル及びLレベルは論理値レベルで記述されるVDD電位及びグランド電位のみを言及しているわけでなく、相補の書き込み用ビット線対WBL0/NWBL0の電位レベルが一方より高い場合をHレベル、又は一方より低いレベルをLレベルという設定でよいことは言うまでもない。この機能の有効性は、メモリセル1のSNMスタティックノイズマージンの向上、すなわちデータ破壊防止には、ビット線対のそれぞれの電位を保持しているデータに依存した関係に電位差をつけるだけで劇的に改善することから裏付けられている。次に、書き込み用ワード線WWL0が活性化されるが、そのタイミングは読み出し用ワード線RWL0と同じタイミングにできる。これは、非選択のメモリセル1に書き戻す動作を主眼にしているのではなく、非選択のメモリセル1の保持データと同じ電位関係に書き込み用ビット線対WBL0/NWBL0のプリチャージ電位を再設定するためである。つまり、書き込み用ビット線対WBL0/NWBL0のHレベル及びLレベルが十分電源電位及びグランド電位にならなくてもよく、よって読み出し用ワード線RWL0が活性化されてから十分の時間経過後に書き込み用ワード線WWL0を活性化させる従来の発明ほどタイミングマージンを取る必要がないためである。一方で、非選択メモリセル1のSNM不足によるデータ破壊の防止には書き込み用ビット線対WBL0/NWBL0にプリチャージ電位を再設定できてからの方がよいのは言うまでもなく、読み出し用ワード線RWL0の活性化より少し遅いタイミングで、書き込み用ワード線WWL0を活性化してもよいことは言うまでもない。また、これと同時に、選択されたメモリセル1に繋がる書き込み用ビット線対WBL1/NWBL1は通常の書き込み動作と同様、入力データDIからライトバッファ6を通じてデータが転送され、所望のメモリセル1への書き込み動作が完了する。次に、時刻TBで読み出し動作を示すREADコマンドが入力されると、メモリセル1内のデータ読み出し回路12に繋がる読み出し用ワード線RWL0のみが活性化される。読み出し用ワード線RWL0の活性化によって、読み出し用ビット線RBLL0及びRBLL1には読み出しデータが転送される。次にローカルアンプ回路4内のデータ増幅器2がロウデコーダ9からの読み出し制御信号SE0が活性化していることを受けて、読み出し用ビット線RBLL0のデータを出力データ線GRBL0に転送し出力バッファ7によってデータ出力DOにデータDO1が出力される。同時に、読み出し用ビット線RBLL1は非選択状態のため出力データ線GRBL1に読み出されることはない。また、本動作は読み出し動作のため、プリチャージ電位再設定制御信号CA0/CA1が活性化されることもない。以上のように、書き込み動作中に非選択メモリセル1で保持しているデータを読み出して、そのデータに対応した電位関係に書き込み用ビット線対WBL/NWBLのプリチャージ電位を再設定することで、メモリセル1のSNMを飛躍的に向上させ、データ破壊を防ぐことができる。また、読み出したデータを書き戻すライトバック動作と比較しても、プリチャージ電位を再設定するだけなので読み出し用ワード線RWLの活性化と書き込み用ワード線WWLの活性化とのタイミング間隔を十分取る必要がないため書き込み動作を遅延させることなく実現できる。またメモリセル1とメモリセル1との境界領域に配置したローカルアンプ回路4内に本回路ブロックを配置し読み出し動作時に使うデータ増幅器2を使うことで、従来の一度周辺回路まで読み出してライトバックする動作と比較しても、高速にかつ小面積でプリチャージ電位再設定動作を実現できる。なお、本発明では書き込み動作時に仕様上十分な書き込み時間がある場合には、プリチャージ電位再設定動作が書き込み用ビット線対WBL/NWBLへのデータ再書き込み動作、すなわち書き込み用ビット線対WBL/NWBLの電位レベルが一方はVDD電位、他方がグランド電位になるライトバック動作に等しくなることは言うまでもない。また、第2のプリチャージ電位再設定回路15のNチャネルトランジスタ36のゲート電極の制御に一方の書き込み用ビット線WBLを使用する技術によって、読み出された論理値データをデコードする、すなわち論理ゲートを付加する必要がないため、特に素子数の増加が面積オーバーヘッドの原因になるローカルアンプ回路4内等に配置することは、面積削減効果として有効である。また、ここでは本発明を分かりやすくするためにメモリセル1はデータ保持回路11とデータ読み出し回路12との合計8個のトランジスタで構成されているが、違う構成のメモリセル、例えばデータ保持回路11しかない従来の6トランジスタで構成されたメモリセルに使用してもプリチャージ電位再設定機能として有効であることは言うまでもない。あわせてデータ増幅器2で使われているシングルエンドアンプに代えて差動アンプを使ってもよいことは言うまでもない。また、第1のプリチャージ電位再設定回路14内のNチャネルトランジスタ34のサイズ、例えばチャネル長が、第2のプリチャージ電位再設定回路15内のNチャネルトランジスタ36のサイズ、例えばチャネル長より大きいことを特徴とする。すなわち、第1のプリチャージ電位再設定回路14のトランジスタ能力が、第2のプリチャージ電位再設定回路15のトランジスタ能力より大きいことを特徴とする。このように、一方のプルダウントランジスタ34のトランジスタサイズが、他方のプルダウントランジスタ36のトランジスタサイズより大きい、つまり直接読み出しデータの信号によって活性化される第1のプリチャージ電位再設定回路14のトランジスタ能力を大きくすることで、データ増幅器2のデータがHデータVDD電位又は電源電位の場合に、書き込み用ビット線対WBL/NWBLのプリチャージ電位がHレベルVDD電位のためプリチャージ電位再設定制御信号CAが活性化されると、第2の書き込み用ビット線NWBLをLレベルに引き抜く以前に第1の書き込み用ビット線WBLをLレベルに引き抜くことができる。これによって、第2のプリチャージ電位再設定回路15内のゲート電極が第1の書き込み用ビット線WBLに繋がるNチャネルトランジスタ36を非活性状態にすることができ、誤ったプリチャージ電位を再設定することはない。なお、第1のプリチャージ電位再設定回路14のトランジスタ能力を第2のプリチャージ電位再設定回路15より大きくすることとしたが、第2のプリチャージ電位再設定回路15のトランジスタサイズを十分小さくする、例えばチャネル長を小さく、もしくはチャネル幅を太くすることでも、所定時間内にプリチャージ電位を再設定できる能力があれば十分であることは言うまでもない。また、図3に示したように、第1及び第2のプリチャージ電位再設定回路14,15内のNチャネルプルダウントランジスタ34,36と書き込み用ビット線対WBL/NWBLとの間に直列に接続されたNチャネルトランジスタ35,37とを備え、Nチャネルトランジスタ35,37のゲート電極は書き込み用制御回路の出力信号、すなわちプリチャージ電位再設定制御信号CAに接続されていることを特徴とする。これによって、第2の書き込み用ビット線NWBLをプリチャージするたびに、当該第2の書き込み用ビット線NWBLが勝手にプルダウン動作する誤動作を防ぐことができる。なお、第1及び第2のプリチャージ電位再設定回路14,15にはプリチャージ電位再設定制御信号CAで制御するNチャネルトランジスタ35,37を備えているが、それぞれのNチャネルトランジスタ35,37のゲート電極をプリチャージ電位再設定制御信号CAの論理を加味した制御信号に変えることで、直列に2段ならんだNチャネルトランジスタを1段にすることができるのは言うまでもない。又は、書き込み用ビット線対WBL/NWBLをHレベルVDD電位又は電源電位のプリチャージではなく、Lレベルグランド電位又はVSS電位のプリチャージとして、非選択メモリセル1に繋がる書き込み用ビット線対WBL/NWBLのみプリチャージ電位再設定制御信号CAの活性化後にHレベルへプリチャージする書き込み用ビット線対WBL/NWBLのプリチャージデコード方式でも直列に2段ならんだNチャネルトランジスタを1段にすることができるのは言うまでもない。なお、書き込み用ビット線対WBL/NWBLのプリチャージ電位がHレベルの場合に言及しているため、第1及び第2のプリチャージ電位再設定回路14,15はNチャネルトランジスタ34~37で構成されているが、書き込み用ビット線対WBL/NWBLのプリチャージ電位がLレベルグランド電位又はVSS電位の場合にはPチャネルトランジスタで構成すればよいことは言うまでもない。また、書き込み用制御回路の出力信号すなわちプリチャージ電位再設定制御信号CAはメモリセル1で配置された読み出し用ワード線RWL及び書き込み用ワード線WWLと同じ方向に配置されていることを特徴とする。これによって、特にローカルアンプ回路4を持つ場合は、ビット線方向に制御信号を配置するより効率的に配置できるため面積オーバーヘッドの削減として有効である。また、第1及び第2のプリチャージ電位再設定回路14,15内の直列に接続されたNチャネルトランジスタ35,37とNチャネルプルダウントランジスタ34,36とのトランジスタサイズが同じであることを特徴とする。これによって、プルダウン能力を一定にできるためトランジスタばらつき等の影響を受けにくいメリットがある。また、第1及び第2のプリチャージ電位再設定回路14,15のNチャネルプルダウントランジスタ34,36のトランジスタサイズ、すなわちトランジスタ能力は、書き込み用ビット線対WBL/NWBLに繋がったライトバッファ6のバッファサイズより小さいことを特徴とする。書き込み用ビット線対WBL/NWBLのプリチャージを再設定する能力があればよい第1及び第2のプリチャージ電位再設定回路14,15のトランジスタ能力を十分小さくすることで、ローカルアンプ回路4内の面積オーバーヘッドを小さくすることができる。また、書き込み用ビット線対WBL/NWBLに2つのPチャネルトランジスタ41,42からなる図4のキーパー回路5を備えることを特徴とする。これによって、プルダウン機能しかない第1及び第2のプリチャージ電位再設定回路14,15で誤動作、すなわちHデータVDD電位又は電源電位がLデータへ変化した場合に、一方のプルアップPチャネルトランジスタ41又は42でHデータへプルアップできる。また、ライトバッファ6がNチャネルトランジスタのみで構成されている、すなわちプルダウン機能しかない場合は、ライト動作を補助する機能としても併用できるため、動作の安定性と面積オーバーヘッドの削減を実現できる。また、プルダウントランジスタ34,36及びNチャネルトランジスタ35,37を含む制御回路、すなわち第1及び第2のプリチャージ電位再設定回路14,15が、データ増幅器2と同じ領域に配置され、かつ当該領域はメモリアレイ内に1つ以上存在する、メモリセル1とメモリセル1との間の境界領域であることを特徴とする。すなわち、ローカルアンプ回路4内のように、メモリセルアレイとメモリセルアレイとの境界に配置することで、本発明の対象となる非選択メモリセル1からの物理距離が周辺回路に配置されたライトバック回路と比較して短くなり、より高速にプリチャージ電位再設定動作を書き込み用ビット線対WBL/NWBLに実現できる。なお、ローカルアンプ回路4がI/F回路8にしか配置していない場合にも本発明はライトバック動作に比べて有効であることは言うまでもない。また、ロウデコーダ9からの書き込み用制御回路の出力信号は、書き込み動作をマスクされた書き込み用ビット線対WBL/NWBLを示すアドレス信号を活性化することを特徴とする。すなわち、図5で示す書き込み用ビット線対WBL1/NWBL1に繋がった選択メモリセル1へのライト動作にマスク機能が付加された場合、すなわち選択的に書き込みをマスクする場合に、対象アドレス、つまりプリチャージ電位再設定制御信号CA1が活性化されて書き込み用ビット線対WBL1/NWBL1のプリチャージを再設定する機能を有する。これによって、書き込み時にマスクされたことによって非選択となったメモリセル1のSNMの向上を実現することができる。《実施形態1の第1変形例》本発明の実施形態1の第1変形例は、基本的な形態及び効果が実施形態1と同じである。以下、実施形態1の第1変形例に関して図6の回路図を用いながら説明する。図6で示す半導体記憶装置は、図3で示す回路図に対して、Nチャネルトランジスタ35,37を削除し、Nチャンネルプルダウントランジスタ34,36の各々のソース電位をVSS電位又は接地電位から信号線NCAに変更した回路である。つまり、第1及び第2のプリチャージ電位再設定回路14,15がそれぞれ1段のNチャネルトランジスタ34,36で構成される。なお、図6でも、図3と同様に信号線及び信号における末尾の0又は1を省略している。以上の構成を備えた半導体記憶装置の書き込み動作時の選択動作に関して、図7のタイミングチャートは、図5のタイミングチャート中のプリチャージ電位再設定制御信号CAの論理値が反転して信号NCAになったものである。以上のように、Nチャネルトランジスタ35,37を削除し、Nチャンネルプルダウントランジスタ34,36のソース電位をVSS電位又は接地電位から信号線NCAに変更することで、上記実施形態1の効果に加えて、ローカルアンプ回路4内のトランジスタ数を削減できることで面積削減に有効である。また、信号線NCAの制御回路をロウデコーダ9内に配置することで、もともとローカルアンプ回路4に対応したデッドスペースとなるロウデコーダ9内の領域を有効利用できるため、面積の大きなオーバーヘッドなしに容易に回路動作を実現できて有効である。なお、信号NCAの制御回路はロウデコーダ9内に配置するとしているが、I/F回路8内に配置してもよいことは言うまでもない。《実施形態1の第2変形例》本発明の実施形態1の第2変形例は、基本的な形態及び効果が実施形態1と同じである。以下、実施形態1の第2変形例に関して図8のブロック図を用いながら説明する。図8で示す半導体記憶装置は、図1で示す半導体記憶装置のライトバッファ6がライトバック機能付ライトバッファ6aに置き換えられ、出力バッファ7からデータ出力信号DOに相当するライトバックデータWBがライトバッファ6aに入力される構成となっている。なお、図8でも、図2~4及び図6と同様に信号線及び信号における末尾の0又は1を省略している。以上の構成を備えた半導体記憶装置の書き込み動作時の、主として非選択メモリセル1の制御動作に関して、図9を用いて説明する。まず、時刻TAでWRITEコマンドが入力されると、読み出し用ワード線RWL0が活性化され、非選択メモリセル1の保持データが読み出され、そのデータに対応した電位関係に書き込み用ビット線対WBL0/NWBL0のプリチャージ電位が再設定される。この動作は、図3にて説明したものと同様である。次に、書き込み用ワード線WWL0が活性化されると、データ増幅器2は読み出し制御信号SE0が活性化されているため出力データ線GRBL0に非選択メモリセル1のデータを転送する。この信号を出力バッファ7で増幅したライトバックデータWBを使ってライトバッファ6aによりデータを書き込む、すなわちライトバック動作が実施される。また、これと同時に、選択されたメモリセル1に繋がる書き込み用ビット線対WBL1/NWBL1は通常の書き込み動作と同様、入力データDIからライトバッファ6aを通じてデータが転送され、所望のメモリセル1への書き込み動作が完了する。以上のように、書き込み動作中に非選択メモリセル1で保持しているデータを読み出して、そのデータに対応した電位関係に書き込み用ビット線対WBL/NWBLのプリチャージ電位を再設定し、その後ライトバッファ6aを使ってデータをライトバックすることで、メモリセル1のSNMを飛躍的に向上させ、データ破壊を防ぐことができる。また、読み出したデータを書き戻すライトバック動作しか持たない半導体記憶装置と比較しても、選択ワード線が活性化された直後にプリチャージ電位を再設定することで、ワード線活性化直後のSNM不良を改善できるとともに、その後ライトバックすることで確実にデータリストアを実現できるため、SNMの向上には有効である。なお、プリチャージ電位再設定回路3内のNチャネルプルダウントランジスタ34,36のサイズは、ライトバッファ6a内のNチャネルトランジスタのサイズより小さい、すなわちトランジスタ能力が小さいことを特徴とする。このように、ライトバッファ6a内のNチャネルトランジスタのサイズよりプリチャージ電位再設定回路3内のNチャネルプルダウントランジスタ34,36のサイズを小さくすることで、選択メモリセル1に場所として近い、すなわち配線負荷が軽く見えるプリチャージ電位再設定回路3内のNチャネルプルダウントランジスタ34,36によるドライブ能力を抑え、以てデータリストアの誤動作を防ぐとともに、ローカルアンプ回路4を小さくできるため省面積化に有効である。また、プリチャージ電位再設定回路3内のNチャネルプルダウントランジスタ34,36の一方が活性化した後にライトバッファ6a内のNチャネルトランジスタを活性化する、すなわちドライブ能力の小さなドライバで一定の電位レベルまで書き戻した後、ドライブ能力の大きなドライバで一気に書き戻すことで、データリストア動作の誤動作やピーク電流を抑制することができる。《実施形態2》本発明の実施形態2の半導体記憶装置を、図10のブロック図を用いながら説明する。図10に示す半導体記憶装置は、図1で示すブロック図に対して、書き込み用ビット線対WBL0/NWBL0及びWBL1/NWBL1に、NチャネルトランスファーゲートN0,N1,N2,N3,N4,N5,N6,N7,N8,N9,N10,N11,N12,N13,N14及びN15が付加され、書き込み制御用選択信号SEL0,SEL1,SEL2,SEL3,SEL4,SEL5,SEL6及びSEL7でスイッチ動作を制御する機能を備える。以上の構成を備えた半導体記憶装置の書き込み動作時の選択動作に関して、図11のタイミングチャートを使いながら説明する。なお、時刻TAから時刻TBまでのクロック信号CLKの1サイクルの間に書き込み動作が完了するものとする。時刻TAでWRITEコマンドの入力により書き込み動作が開始され、選択されたアドレスに対応する書き込み用ワード線WWL1及び読み出し用ワード線RWL1が活性化される。また、書き込まれるメモリセル1はセル5であるためにセル1が非選択メモリセルとなり、本発明の実施形態1のプリチャージ電位再設定動作が行われる。このとき、NチャネルトランスファーゲートN0~N7に繋がる選択信号SEL0~SEL3は、非選択となった書き込み用ビット線対WBL0/NWBL0と同じアドレスでかつ選択されたメモリセル1を含むメモリセルアレイの境界領域にある出力信号のみ活性化する、すなわち書き込み制御用選択信号SEL1のみが活性化のままで、他の書き込み制御用選択信号SEL0,SEL2,SEL3は非活性状態になる。また選択されたセル5に繋がる書き込み用ビット線対WBL1/NWBL1は入力データをセル5に転送する必要があるために、書き込み用ビット線対WBL1/NWBL1に繋がる全てのNチャネルトランスファーゲートN8~N15を制御する書き込み制御用選択信号SEL4,SEL5,SEL6及びSEL7は活性化状態を維持し、書き込み動作が行われる。以上のように、書き込み制御用選択信号SEL0~SEL3のうちSEL1のみが活性化されることによってセル1に繋がる書き込み用ビット線対WBL0/NWBL0の配線負荷が通常の場合と比べて小さくできるため、メモリセル1のデータ保持性能を阻害する外部からの負荷ノイズを軽減することができ、メモリセル1のSNM向上には有効である。また、書き込み用ビット線対WBL0/NWBL0の配線負荷が小さいことは、プリチャージ電位再設定動作に使われる第1及び第2のプリチャージ電位再設定回路14,15のトランジスタ能力を抑制しても高速にプリチャージ電位再設定動作を実現できるため、高速かつ小面積な半導体記憶装置を実現することができる。なお、書き込み用ビット線対WBL0/NWBL0に繋がるNチャネルトランスファーゲートN2及びN3のみの活性化を維持する制御の一例を示したが、例えば、NチャネルトランスファーゲートN4及びN5も活性化を維持する、すなわち前例より配線負荷が若干増えるが配線制御の複雑性を削減することで回路面積を削減する手段でもよいことは言うまでもない。また、書き込み用ビット線対WBL1/NWBL1に配置されたNチャネルトランスファーゲートN8~N15は活性化状態を維持する制御をしているが、書き込み用ビット線対WBL0/NWB0に繋がるNチャネルトランスファーゲートN0~N7と同じ制御にして、書き込み動作をローカルアンプ回路4に配置されたライトバッファもしくは第1及び第2のプリチャージ電位再設定回路14,15を使って書き込む機能を備えることで、書き込み動作時の配線負荷を軽減でき、かつI/F回路8からの書き込み動作時に負荷となるNチャネルトランスファーゲートN0~N15の影響を削減できるために高速書き込み動作を実現できることは言うまでもない。特に、第1及び第2のプリチャージ電位再設定回路14,15をライトバッファとして併用する制御を持つことは、I/F回路8内のライトバッファ6を削減できるので面積削減に有効である。なお、本実施形態と上記実施形態1又はその変形例とを組み合わせることで、より一層の効果を期待できることは言うまでもない。"