"キャリブレーション端子を駆動するレプリカバッファと、基準電位を生成する基準電位生成回路と、前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と、を備え、前記基準電位生成回路は、イネーブル信号に応答して活性化される第1の電位発生部と、前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み、前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されていることを特徴とする半導体装置。前記第2の電位発生部に流れる電流は、活性化時において前記第1の電位発生部に流れる電流よりも小さいことを特徴とする請求項1に記載の半導体装置。前記基準電位発生回路は、前記第1及び第2の電位発生部の出力ノードに接続されたローパスフィルタ回路をさらに含むことを特徴とする請求項1又は2に記載の半導体装置。前記第1及び第2の電位発生部はいずれも、第1の電源配線と第2の電源配線との間に直列接続された複数の抵抗素子を含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第1の電位発生部は、前記複数の抵抗素子に直列接続されたスイッチ素子をさらに備え、前記スイッチ素子の制御ノードに前記イネーブル信号が供給されることを特徴とする請求項4に記載の半導体装置。前記レプリカバッファは、プルアップ機能及びプルダウン機能のいずれか一方を有していることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。データ出力端子と、前記データ出力端子を駆動する出力バッファとをさらに備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記出力バッファの出力インピーダンスは、前記コントロール回路によって調整されることを特徴とする請求項7に記載の半導体装置。キャリブレーション回路には、基準電位を生成する基準電位生成回路が含まれる。基準電位生成回路は直列接続された複数の抵抗素子からなるため、基準電位を生成している間は常に電流が流れ続ける。ところが、キャリブレーション回路を用いたキャリブレーション動作は常時行われるのではなく、キャリブレーションコマンドが発行される度に行われる間欠動作であるため、基準電位生成回路についてもキャリブレーションコマンドに応答して活性化させれば、基準電位生成回路による消費電力を低減することが可能となる。しかしながら、キャリブレーションコマンドに応答して基準電位生成回路を活性化させる方式では、基準電位生成回路を活性化してから正しく基準電位が出力されるまでにある程度の時間がかかる。しかも、当該時間はチップごとにばらつくため、チップによっては正しく基準電位が出力される前に比較回路による比較動作が開始されてしまい、この場合にはレプリカバッファのインピーダンスが誤った値に設定されてしまう。本発明による半導体装置は、キャリブレーション端子を駆動するレプリカバッファと、基準電位を生成する基準電位生成回路と、前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と、を備え、前記基準電位生成回路は、イネーブル信号に応答して活性化される第1の電位発生部と、前記イネーブル信号に関わらず活性化される第2の電位発生部とを含み、前記第1の電位発生部の出力ノードと前記第2の電位発生部の出力ノードが前記比較回路に共通接続されていることを特徴とする。本発明によれば、イネーブル信号に応答して活性化される第1の電位発生部とイネーブル信号に関わらず活性化される第2の電位発生部を備えていることから、イネーブル信号が活性化する前に正しく基準電位を出力することができる。これにより、レプリカバッファのインピーダンスを正しい値に設定することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態によるキャリブレーション回路100の回路図である。図1に示すように、本実施形態によるキャリブレーション回路100は、レプリカバッファ110,120,130と、レプリカバッファ110,120,130のインピーダンスを制御するコントロール回路140と、コントロール回路140に比較信号COMP1,COMP2をそれぞれ供給する比較回路151,152とを備えている。レプリカバッファ110,120,130は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ110,120,130を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。これがキャリブレーション回路100の役割である。図2は、レプリカバッファ110の回路図である。図2に示すように、レプリカバッファ110は、電源電位VDDが供給される配線とキャリブレーション端子ZQとの間に並列接続された5つのPチャンネルMOSトランジスタ111~115と、一端がこれらトランジスタのドレインに接続され、他端がキャリブレーション端子ZQに接続された抵抗119によって構成されている。キャリブレーション端子ZQには、図1に示すように外部抵抗Reが接続される。外部抵抗Reは、レプリカバッファ110,120,130の目標となる抵抗値を有している。レプリカバッファ110はプルアップ機能のみを有し、プルダウン機能は有していない。トランジスタ111~115のゲートには、コントロール回路140よりインピーダンスコードDRZQP1~DRZQP5がそれぞれ供給されている。これにより、レプリカバッファ110に含まれる5個のトランジスタは、個別にオン/オフ制御を行うことができる。尚、図1及び図2においては、インピーダンスコードDRZQP1~DRZQP5を纏めてDRZQPと表記している。トランジスタ111~115からなる並列回路は、導通時に所定のインピーダンス例えば120Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを120Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのW/L比ゲート幅/ゲート長比を互いに異ならせることが好ましく、2のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ111のW/L比を1WLpとした場合、トランジスタ112~115のW/L比をそれぞれ2WLp、4WLp、8WLp、16WLpに設定している。これにより、インピーダンスコードDRZQP1~DRZQP5によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ120Ωに固定させることができる。また、抵抗119の抵抗値は例えば120Ωに設計されている。これにより、トランジスタ111~115からなる並列回路がオン状態となれば、キャリブレーション端子ZQからみたレプリカバッファ110のインピーダンスは240Ωとなる。抵抗119としては、例えばタングステンW抵抗を用いることができる。レプリカバッファ120についても、抵抗119の他端が接点Aに接続されている他は、図1に示すレプリカバッファ110と同一の回路構成を有している。したがって、レプリカバッファ120に含まれる5つのトランジスタのゲートには、インピーダンスコードDRZQP1~DRZQP5が供給される。図3は、レプリカバッファ130の回路図である。図3に示すように、レプリカバッファ130は、接地電位VSSが供給される配線と接点Aとの間に並列接続された5つのNチャンネルMOSトランジスタ131~135と、一端がこれらトランジスタのドレインに接続され、他端が接点Aに接続された抵抗139によって構成されている。レプリカバッファ130はプルダウン機能のみを有し、プルアップ機能は有していない。トランジスタ131~135のゲートには、コントロール回路140よりインピーダンスコードDRZQN1~DRZQN5がそれぞれ供給されている。これにより、レプリカバッファ130に含まれる5個のトランジスタは、個別にオン/オフ制御を行うことができる。尚、図1及び図3においては、インピーダンスコードDRZQN1~DRZQN5を纏めてDRZQNと表記している。トランジスタ131~135からなる並列回路についても、導通時に例えば120Ωとなるように設計されている。また、抵抗139の抵抗値も、例えば120Ωに設計されている。これにより、トランジスタ131~135からなる並列回路がオン状態となれば、接点Aからみたレプリカバッファ130のインピーダンスは、レプリカバッファ110,120と同様、240Ωとなる。トランジスタ131~135についても、トランジスタ111~115と同様、W/L比に2のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ131のW/L比を1WLnとした場合、トランジスタ132~135のW/L比をそれぞれ2WLn、4WLn、8WLn、16WLnに設定すればよい。図1に戻って、コントロール回路140にはキャリブレーション信号ZQC及び分周クロック信号CK0が入力される。キャリブレーション信号ZQCはコマンドデコーダ160によって生成される信号であり、分周クロック信号CK0は分周クロック生成回路170によって生成される信号である。コマンドデコーダ160は、半導体装置の外部から供給されるコマンド信号CMDがキャリブレーションコマンドである場合にキャリブレーション信号ZQCを活性化させる回路である。また、分周クロック生成回路170は、半導体装置の外部から供給される外部クロック信号CKを分周することにより分周クロック信号CK0を生成する回路である。コントロール回路140は、キャリブレーション信号ZQCが活性化すると、イネーブル信号ENをハイレベルに活性化させるとともに、分周クロック信号CK0に同期してインピーダンスコードDRZQP又はDRZQNの値を更新する。具体的には、比較回路151の出力である比較信号COMP1がハイレベルである場合には分周クロック信号CK0に同期してインピーダンスコードDRZQPをカウントダウンし、比較信号COMP1がローレベルである場合には分周クロック信号CK0に同期してインピーダンスコードDRZQPをカウントアップする。また、比較回路152の出力である比較信号COMP2がハイレベルである場合には分周クロック信号CK0に同期してインピーダンスコードDRZQNをカウントダウンし、比較信号COMP2がローレベルである場合には分周クロック信号CK0に同期してインピーダンスコードDRZQNをカウントアップする。比較回路151の非反転入力端子はキャリブレーション端子ZQに接続されており、反転入力端子-は基準電位生成回路200aに接続されている。基準電位生成回路200aは、電源電位VDDと接地電位VSSの中間である基準電位VREFを生成する回路である。これにより、比較回路151は、キャリブレーション端子ZQの電位と基準電位VREFとを比較し、前者の方が高ければその出力である比較信号COMP1をハイレベルとし、後者の方が高ければ比較信号COMP1をローレベルとする。このため、キャリブレーション動作が行われると、分周クロック信号CK0が活性化する度にキャリブレーション端子ZQの電位は基準電位VREFに近づく。比較回路152の反転入力端子-はレプリカバッファ120,130の出力端である接点Aに接続され、非反転入力端子は基準電位生成回路200bに接続されている。基準電位生成回路200bは、基準電位生成回路200aと同様、電源電位VDDと接地電位VSSの中間である基準電位VREFを生成する回路である。これにより、比較回路152は、接点Aの電位と基準電位VREFとを比較し、前者の方が高ければその出力である比較信号COMP2をローレベルとし、後者の方が高ければ比較信号COMP2をハイレベルとする。このため、キャリブレーション動作が行われると、分周クロック信号CK0が活性化する度に接点Aの電位は基準電位VREFに近づく。尚、本発明においては、基準電位生成回路200aと基準電位生成回路200bを共用しても構わない。しかしながら、キャリブレーション端子ZQと外部抵抗Reとの間に存在する寄生抵抗の影響などを考慮して、比較回路151,152に供給する基準電位VREFのレベルに若干差を設ける場合には、図1に示すように、比較回路151,152に対してそれぞれ異なる基準電位生成回路200a,200bを用いることが好ましい。図4は、基準電位生成回路200a,200bの回路図である。基準電位生成回路200a,200bは基本的に同じ回路構成を有しているため、以下の説明においては基準電位生成回路200と総称する。図4に示すように、基準電位生成回路200は、イネーブル信号ENに応答して活性化される第1の電位発生部210と、イネーブル信号ENに関わらず活性化される第2の電位発生部220とを含む。電位発生部210,220はいずれも、電源電位VDDが供給される電源配線と接地電位VSSが供給される電源配線との間に直列接続された複数の抵抗素子Rを含み、これらの間の電圧を抵抗分割することによって基準電位VREFを生成する。電位発生部210の出力ノードは、トランスファゲートTGを介して電位発生部220の出力ノードに短絡され、短絡された出力ノードはローパスフィルタ回路230に接続される。ローパスフィルタ回路230の出力は基準電位VREFとして用いられ、比較回路151又は比較回路152に供給される。このように、電位発生部210の出力ノードと電位発生部220の出力ノードは、ローパスフィルタ回路230を介して比較回路151又は152に共通接続されている。また、ローパスフィルタ回路230の入力ノードには補償容量240が接続されている。電位発生部210は、電源電位VDDが供給される電源配線と複数の抵抗素子Rとの間に直列接続されたスイッチ素子211と、接地電位VSSが供給される電源配線と複数の抵抗素子Rとの間に直列接続されたスイッチ素子212とを含んでいる。本実施形態ではスイッチ素子211がPチャンネル型のMOSトランジスタからなり、スイッチ素子212がNチャンネル型のMOSトランジスタからなる。スイッチ素子211を構成するトランジスタのゲート電極には反転されたイネーブル信号ENが供給され、スイッチ素子212を構成するトランジスタのゲート電極には反転されないイネーブル信号ENが供給される。このため、イネーブル信号ENがハイレベルに活性化している場合には電位発生部210,220の両方によって基準電位VREFが生成され、イネーブル信号ENがローレベルに非活性化している場合には電位発生部220のみによって基準電位VREFが生成される。ここで、電位発生部210を構成する直列回路の抵抗値は、キャリブレーション動作時において比較回路151,152に基準電位VREFを安定的に供給できるよう、相対的に低く設計される。これに対し、電位発生部220を構成する直列回路の抵抗値は、消費電流を十分に抑えるために、相対的に高く設計される。換言すれば、電位発生部220に流れる電流は、活性化時において電位発生部210に流れる電流よりも十分に小さい。このため、キャリブレーション動作が行われる期間においては、イネーブル信号ENの活性化により比較回路151,152に基準電位VREFを安定的に供給することができるとともに、キャリブレーション動作が行われていない期間においては、消費電流の少ない電位発生部220によって基準電位VREFのレベルを維持することができる。したがって、キャリブレーション信号ZQCが活性化した後すぐに比較回路151,152による比較動作を開始することが可能となる。尚、イネーブル信号ENが活性化すると、ハイインピーダンス状態であった電位発生部210から基準電位VREFの出力が開始されるため、過渡的に基準電位VREFのレベルが変動しうるが、この変動はローパスフィルタ回路230によって遮断される。また、本実施形態では、基準電位生成回路200からはイネーブル信号ENにかかわらず基準電位VREFが出力されるため、ローパスフィルタ回路230に含まれる容量や補償容量240の容量値を大きくすることが可能であり、基準電位VREFの安定化にも寄与する。以上が本実施形態によるキャリブレーション回路100の構成である。図5は、キャリブレーション回路100を備える半導体装置300の主要部を示すブロック図である。図5に示す半導体装置300は、キャリブレーション回路100の他、データ入出力端子DQに接続された出力バッファ310及び入力バッファ320を備えている。入力バッファ320の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。出力バッファ310の動作は、インピーダンス制御回路330より供給される動作信号DQP,DQNによって制御される。図5に示すように、インピーダンス制御回路330には、キャリブレーション回路100より供給されるインピーダンスコードDRZQP,DRZQNが供給されている。図6は、出力バッファ310の回路図である。図6に示すように、出力バッファ310は、並列接続された5つのPチャンネルMOSトランジスタ311p~315pと、並列接続された5つのNチャンネルMOSトランジスタ311n~315nとを備えている。これらトランジスタ311p~315pとトランジスタ311n~315nとの間には、抵抗318,319が直列に接続されており、抵抗318と抵抗319の接続点がデータ入出力端子DQに接続されている。トランジスタ311p~315pのゲートには、動作信号DQPを構成する5つの動作信号DQP1~DQP5が供給されている。また、トランジスタ311n~315nのゲートには、動作信号DQNを構成する5つの動作信号DQN1~DQN5が供給されている。これにより、出力バッファ310に含まれる10個のトランジスタは、10本の動作信号DQP1~DQP5,DQN1~DQN5によって、個別にオン/オフ制御がされる。動作信号DQP1~DQP5は動作信号DQPを構成する信号群であり、動作信号DQN1~DQN5は動作信号DQNを構成する信号群である。出力バッファ310のうち、PチャンネルMOSトランジスタ311p~315p及び抵抗318からなるプルアップ回路PUは、図2に示したレプリカバッファ110120と同じ回路構成を有している。また、NチャンネルMOSトランジスタ311n~315n及び抵抗319からなるプルダウン回路PDは、図3に示したレプリカバッファ130と同じ回路構成を有している。したがって、トランジスタ311p~315pからなる並列回路及びトランジスタ311n~315nからなる並列回路は、いずれも導通時に例えば120Ωとなるように設計されている。また、抵抗318,319の抵抗値は、いずれも例えば120Ωに設計されている。これにより、トランジスタ311p~315pからなる並列回路及びトランジスタ311n~315nからなる並列回路の一方がオン状態となれば、データ入出力端子DQからみた出力バッファのインピーダンスは240Ωとなる。実際の半導体装置においては、このような出力バッファ310が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをXとすると、n個の出力バッファを並列に使用することによって出力インピーダンスをX/nとすることが可能となる。図7は、インピーダンス制御回路330の回路図である。図7に示すように、インピーダンス制御回路330は、5つのOR回路331P~335Pと、5つのAND回路331N~335Nによって構成されている。OR回路331P~335Pには、出力制御回路340からの選択信号P0が共通に供給されているとともに、キャリブレーション回路100からのインピーダンスコードDRZQP1~DRZQP5がそれぞれ供給されている。一方、AND回路331N~335Nには、出力制御回路340からの選択信号N0が共通に供給されているとともに、キャリブレーション回路100からのインピーダンスコードDRZQN1~DRZQN5がそれぞれ供給されている。出力制御回路340の出力である選択信号P0,N0は、データ入出力端子DQから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子DQからハイレベルの信号を出力する場合には、選択信号P0,N0がローレベルに設定され、データ入出力端子DQからローレベルの信号を出力する場合には、選択信号P0,N0がハイレベルに設定される。また、出力バッファ310を終端抵抗として用いるODTOnDieTermination機能を使用する場合には、選択信号P0をローレベルとし、選択信号N0をハイレベルとする。OR回路331P~335Pの出力である動作信号DQP1~DQP5=DQPと、AND回路331N~335Nの出力である動作信号DQN1~DQN5=DQNは、図5に示すように、出力バッファ310に供給される。以上が半導体装置300の構成である。かかる構成により、キャリブレーション回路100によって生成されたインピーダンスコードDRZQP,DRZQNが出力バッファ310に反映されることから、出力バッファ310のインピーダンスを所望の値に調整することが可能となる。そして、本実施形態では、基準電位生成回路200a,200bに2つの電位発生部210,220が設けられており、駆動能力の大きい電位発生部210がキャリブレーション動作時において活性化されるとともに、駆動能力の小さい電位発生部220が常時活性化されることから、消費電力を抑制しつつ、正確なキャリブレーション動作を実行することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、レプリカバッファ110,120,130を構成するトランジスタのサイズとしては、出力バッファ310を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、5つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。"