入力したデジタル信号をエンコードしてエンコード信号を生成するエンコーダと、第1の入力端子および前記エンコーダと電気的に接続され、前記第1の入力端子を介して入力した第1の書き込み信号に基づいて前記エンコーダから出力された前記エンコード信号に基づいた情報を格納するメモリと、を備えた信号処理回路。第2の入力端子および前記エンコーダと電気的に接続され、前記第2の入力端子を介して入力したアナログ信号をデジタル信号に変換して前記エンコーダに出力するA/D変換部を備えた請求項1に記載の信号処理回路。前記A/D変換部と前記エンコーダとの間に設けられたスイッチと、第3の入力端子と電気的に接続され、前記第3の入力端子を介して入力した制御信号に応じて前記スイッチを制御し、前記A/D変換部と前記エンコーダとの電気的な接続を行うスイッチ制御部と、を備えた請求項2に記載の信号処理回路。前記スイッチ制御部は、前記メモリと電気的に接続され、前記第3の入力端子に入力した前記制御信号に基づいて前記メモリに第2の書き込み信号を出力し、前記メモリは、前記第2の書き込み信号に基づいて前記情報を格納する請求項3に記載の信号処理回路。しかし、従来のシステムによると、SPI方式のシリアル通信を行うため、シリアルEEPROMインターフェイス内に、上記のような構成が必要になり、回路面積が大きくなるという問題があった。従って、本発明の目的は、占有面積を低減することができる信号処理回路を提供することにある。本発明の一態様は、入力したデジタル信号をエンコードしてエンコード信号を生成するエンコーダと、第1の入力端子およびエンコーダと電気的に接続され、第1の入力端子を介して入力した第1の書き込み信号に基づいてエンコーダから出力されたエンコード信号に基づいた情報を格納するメモリと、を備えた信号処理回路を提供する。本発明によれば、占有面積を低減することができる。[実施の形態の要約]実施の形態に係る信号処理回路は、入力したデジタル信号をエンコードしてエンコード信号を生成するエンコーダと、第1の入力端子およびエンコーダと電気的に接続され、第1の入力端子を介して入力した第1の書き込み信号に基づいてエンコーダから出力されたエンコード信号に基づいた情報を格納するメモリと、を備える。第1の実施の形態信号処理回路1の構成図1は、第1の実施の形態に係る信号処理回路のブロック図である。図2aは、第1の実施の形態に係る信号処理回路に入力する入力信号と信号処理回路から出力される出力信号の関係を示す図であり、bは、電圧とデジタル値の対応表である。図1のモード切替部15に接続する矢印a、bおよびcは、モード切替部15が、第1のスイッチ11、第2のスイッチ13および第3のスイッチ19とそれぞれ電気的に接続していることを示している。図2aは、横軸が入力信号電圧V、縦軸が出力信号電圧Vを示している。また、図2aに示す実線は、補正後の入力と出力との関係を示し、点線は、補正前の入力と出力との関係を示す。この信号処理回路1は、シリアル通信に必要な高度な通信プロトコルを用いることなく、メモリ17に情報の書き込み処理を行うように概略構成されている。以下に、信号処理回路1の具体的な構成を説明する。信号処理回路1は、図1に示すように、主に、第2の入力端子21と電気的に接続され、第2の入力端子21に入力するアナログ信号をデジタル信号に変換するA/D変換部10と、A/D変換部10により変換されたデジタル信号に処理を行う処理部12と、出力端子23と電気的に接続され、処理部12により処理されたデジタル信号をアナログ信号に変換して出力端子23から出力するD/A変換部14と、A/D変換部10と処理部12との間に設けられた第1のスイッチ11と、処理部12とD/A変換部14との間に設けられた第2のスイッチ13と、第3の入力端子22と電気的に接続され、第3の入力端子22に入力する制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するモード切替部15と、補正データ170を格納するメモリ17と、処理部12とメモリ17との間に設けられ、モード切替部15と電気的に接続する第3のスイッチ19と、を備えて概略構成されている。また、信号処理回路1は、図1に示すように、一端が第1のスイッチ11と電気的に接続されると共に他端がメモリ17と電気的に接続され、第1のスイッチ11を介してA/D変換部10から入力するデジタル信号をエンコードしてエンコード信号を生成するエンコーダ16と、一端が第2のスイッチ13と電気的に接続されると共に他端がメモリ17と電気的に接続され、メモリ17から出力される補正データ170をデコードしてデコード信号を生成するデコーダ18と、を備えて概略構成されている。また、信号処理回路1は、図1に示すように、Vcc端子24と電気的に接続するレギュレータ26と、クロック源27と、GND接地に接続されたGND端子25と、を有する。A/D変換部10は、例えば、後述する供給されるクロック信号に同期して、入力するアナログ信号をデジタル信号に変換するように構成されている。具体的には、A/D変換部10は、例えば、3Vの電圧を有するアナログ信号が入力するとき、図2bに示すように、この信号を110のデジタル信号に変換する。本実施の形態に係る電圧とデジタル値との関係は、一例として、図2bの対応表に示すように、電圧0Vが000、電圧0.5Vが001、電圧1.0Vが010、電圧1.5Vが011、電圧2.0Vが100、電圧2.5Vが101、電圧3.0Vが110、電圧3.5Vが111、である。第1のスイッチ11は、モード切替部15による制御により、処理部12またはエンコーダ16をA/D変換部10に電気的に接続する。本実施の形態に係る処理部12は、例えば、A/D変換部10から出力されたデジタル信号を補正する補正処理を行うように構成されている。具体的には、処理部12は、例えば、A/D変換部10から出力された110のデジタル信号をメモリ17に格納された補正データ170に基づいて111のデジタル信号に補正するように構成されている。この補正処理は、例えば、補正データ170に基づくオフセット処理およびゲイン処理からなる。オフセット処理は、例えば、処理部12に入力したデジタル信号の変換前の電圧から予め定められた電圧分、上昇または下降させる処理である。本実施の形態に係るオフセット処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧から0.5V上昇させるような補正を行う。このオフセット処理は、例えば、信号処理回路1に入力する入力信号の中心値のずれを補正した出力信号を生成する処理である。ゲイン処理は、例えば、処理部12に入力したデジタル信号の変換前の電圧を予め定められた定数倍、上昇または下降させる処理である。本実施の形態に係るゲイン処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧を1倍するような補正を行う。このゲイン処理は、例えば、信号処理回路1に入力する入力信号の増幅倍率のずれを補正して出力信号を生成する処理である。上記に示すゲイン処理およびオフセット処理は、連続して行われ、この2つの処理により生成されたデジタル信号が処理部12から出力される。第2のスイッチ13は、モード切替部15による制御により、処理部12またはデコーダ18をD/A変換部14に電気的に接続する。D/A変換部14は、例えば、供給されるクロック信号に同期して、入力するデジタル信号をアナログ信号に変換するように構成されている。具体的には、D/A変換部14は、例えば、処理部12から111のデジタル信号が出力されたとき、図2bの対応表に示すように、この信号を3.5Vのアナログ信号に変換する。モード切替部15は、例えば、第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。モード切替部15は、入力する制御信号に基づいて第2の入力端子21に入力したアナログ信号を、第1の経路または第2の経路を経由したアナログ信号として出力端子23から出力させるものである。この第1の経路は、図1に示すように、第2の入力端子21、A/D変換部10、第1のスイッチ11、処理部12、第2のスイッチ13、D/A変換部14および出力端子23を経由する経路である。従って、第1の経路は、入力したアナログ信号を、信号処理回路1に予め定められた処理を行って出力する経路である。また、第2の経路は、図1に示すように、第2の入力端子21、A/D変換部10、第1のスイッチ11、エンコーダ16、メモリ17、デコーダ18、第2のスイッチ13、D/A変換部14および出力端子23を経由する経路である。従って、第2の経路は、入力したアナログ信号に基づいた補正データ170をメモリ17に格納する経路である。エンコーダ16は、例えば、供給されるクロック信号に同期して、A/D変換部10により変換されたデジタル信号を、メモリ17に格納できる形式を有するエンコード信号に変換するように構成されている。メモリ17は、例えば、上記の補正データ170を格納するように構成されている。メモリ17は、予め定められたしきい値例えば20V以上の電圧例えば、20~30Vが第1の入力端子20を介して印加されたとき、hiとなり、しきい値よりも小さい電圧が第1の入力端子20を介して印加されたとき、lowとなるように構成されている。メモリ17は、hiのとき、書き込み処理を行うものとする。デコーダ18は、例えば、供給されるクロック信号に同期して、メモリ17から取得した補正データ170をデコードするように構成されている。第3のスイッチ19は、モード切替部15による制御により、メモリ17を処理部12に電気的に接続する。第2の経路において、D/A変換部14は、デコーダ18によりデコードされた信号をアナログ信号に変換し、このアナログ信号を、出力端子23を介して出力する。レギュレータ26は、例えば、Vcc端子24を介して印加された電圧Vcc例えば24Vを用いて、信号処理回路1が動作するために必要な電圧例えば5Vを供給するように構成されている。クロック源27は、例えば、信号処理回路1が動作するために必要なクロック信号を供給するように構成されている。以下に、本実施の形態に係る信号処理回路1の動作について説明する。まず、第1の経路における動作について説明する。第1の実施の形態の動作第1の経路について信号処理回路1のモード切替部15は、第3の入力端子22を介して第1の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10、D/A変換部14およびメモリ17に電気的に接続される。次に、A/D変換部10は、第2の入力端子21を介して入力したアナログ信号をデジタル信号に変換する。次に、処理部12は、第3のスイッチ19を介してメモリ17から補正データ170を読出し、この補正データ170に基づいて第1のスイッチ11を介して入力したデジタル信号の補正処理を行う。次に、D/A変換部14は、第2のスイッチ13を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、出力端子23を介して出力する。この補正処理により、例えば、図2aの点線で示す直線が、図2aに実線で示す直線へと補正され、所望の入出力の関係を得ることができる。第2の経路について信号処理回路1のモード切替部15は、第3の入力端子22を介して第2の経路を指定する制御信号が入力すると、この第2の制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、エンコーダ16は、A/D変換部10およびメモリ17と電気的に接続され、デコーダ18は、D/A変換部14およびメモリ17に電気的に接続される。また、メモリ17は、処理部12との接続を解除される。次に、A/D変換部10は、第2の入力端子21を介して入力する補正データとなるアナログ信号をデジタル信号に変換する。次に、エンコーダ16は、第1のスイッチ11を介して入力したデジタル信号をエンコードしてエンコード信号を生成する。次に、メモリ17には、補正データ170を書き込むため、第1の入力端子20を介してしきい値以上の電圧が印加され、メモリ17は、エンコード信号に基づいて補正データ170を格納すると共に、格納した補正データ170をデコーダ18に出力する。次に、デコーダ18は、メモリ17から出力された補正データ170をデコードしてデコード信号を生成する。次に、D/A変換部14は、第2のスイッチ13を介して入力したデコード信号をアナログ信号に変換して、出力端子23から出力する。続いて、この信号処理回路1に接続された制御部図示せずは、出力されたアナログ信号に基づいてメモリ17に格納された補正データ170のチェックを行う。第3の経路についてなお、上記では、第1の経路および第2の経路について説明したが、信号処理回路1は、さらに、入力した信号をそのまま出力する第3の経路を備えていても良い。この場合、モード切替部15は、例えば、さらに処理部12に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部12に出力するように構成される。つまり、信号処理回路1のモード切替部15は、第3の入力端子22を介して第3の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11および第2のスイッチ13を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10およびD/A変換部14に電気的に接続される。次に、A/D変換部10は、第2の入力端子21を介して入力したアナログ信号をデジタル信号に変換する。次に、処理部12は、モード切替部15から入力した制御信号に基づいて、第1のスイッチ11を介して入力したデジタル信号を、補正処理を施さずに出力する。次に、D/A変換部14は、第2のスイッチ13を介して入力したデジタル信号をアナログ信号に変換し、出力端子23を介して出力する。この第3の経路により、信号処理回路1に入力した信号のチェックを行うことができる。第1の実施の形態の効果本実施の形態に係る信号処理回路1によれば、エンコーダおよびデコーダと比べて回路規模が大きくなるシリアル通信を用いてメモリに書き込み処理を行う場合と比べて、回路規模が小さくなるので、チップ上における占有面積が小さくなる。また、本実施の形態に係る信号処理回路1によれば、メモリとシリアル通信を行うことなく書き込み処理を行うことができるので、シリアル通信を用いて書き込み処理を行う場合と比べて、信号処理回路1で行う処理の時間を短縮することができる。[第2の実施の形態]第2の実施の形態は、経路の選択と、メモリへの書き込み処理の指示と、を1つのスイッチ制御部により行う点で、第1の実施の形態と異なっている。なお、以下において、第1の実施の形態と同じ機能および構成を有する部分は、第1の実施の形態と同じ符号を付し、その説明は省略するものとする。以下では、特に、第1の実施の形態とは異なる構成である電圧ディテクタ部28について説明する。図3は、第2の実施の形態に係る信号処理回路のブロック図である。ここで、図3の電圧ディテクタ部28に接続する矢印a、b、cおよびdは、電圧ディテクタ部28が、第1のスイッチ11、第2のスイッチ13、第3のスイッチ19およびメモリ17とそれぞれ電気的に接続していることを示している。本実施の形態に係る信号処理回路1は、図3に示すように、スイッチ制御部としての電圧ディテクタ部28を備える。電圧ディテクタ部28は、第3の入力端子22、第1のスイッチ11、第2のスイッチ13、第3のスイッチ19およびメモリ17に電気的に接続されている。なお、第1のスイッチ11は、例えば、電圧ディテクタ部28から出力されるスイッチ制御信号が入力することにより、エンコーダ16と電気的に接続するように構成されているものとする。また、第2のスイッチ13は、例えば、電圧ディテクタ部28から出力されるスイッチ制御信号が入力することにより、デコーダ18と電気的に接続するように構成されているものとする。さらに、第3のスイッチ19は、例えば、電圧ディテクタ部28から出力されるスイッチ制御信号が入力することにより、処理部12との電気的な接続が解除されるように構成されているものとする。つまり、本実施の形態に係る信号処理回路1は、電圧ディテクタ部28からスイッチ制御信号が出力されないときは、第1の経路が形成され、出力されたときは、第2の経路が形成されるように構成されているものとする。この電圧ディテクタ部28は、入力する制御信号の電圧に応じてスイッチ制御信号を出力するように構成されている。電圧ディテクタ部28は、例えば、しきい値以上の制御信号が入力したとき、スイッチ制御信号を出力するように構成されている。なお、メモリ17は、電圧ディテクタ部28から出力されたスイッチ制御信号を書き込み信号として補正データ170を格納する書き込み処理を行う。第2の実施の形態の動作第1の経路について信号処理回路1の電圧ディテクタ部28は、第3の入力端子22を介して第1の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10、D/A変換部14およびメモリ17に電気的に接続される。次に、A/D変換部10は、第2の入力端子21を介して入力したアナログ信号をデジタル信号に変換する。次に、処理部12は、第3のスイッチ19を介してメモリ17から補正データ170を読出し、この補正データ170に基づいて第1のスイッチ11を介して入力したデジタル信号の補正処理を行う。次に、D/A変換部14は、第2のスイッチ13を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、出力端子23を介して出力する。この補正処理により、例えば、図2aの点線で示す直線が、図2aに実線で示す直線へと補正され、所望の入出力の関係を得ることができる。第2の経路について信号処理回路1の電圧ディテクタ部28は、第3の入力端子22を介して第2の経路を指定する制御信号が入力すると、この第2の制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、エンコーダ16は、A/D変換部10およびメモリ17と電気的に接続され、デコーダ18は、D/A変換部14およびメモリ17に電気的に接続される。また、メモリ17は、処理部12との接続を解除される。次に、A/D変換部10は、第2の入力端子21を介して入力する補正データとなるアナログ信号をデジタル信号に変換する。次に、エンコーダ16は、第1のスイッチ11を介して入力したデジタル信号をエンコードしてエンコード信号を生成する。次に、メモリ17には、補正データ170を書き込むため、電圧ディテクタ部28を介してしきい値以上の電圧が印加され、メモリ17は、エンコード信号に基づいて補正データ170を格納すると共に、格納した補正データ170をデコーダ18に出力する。次に、デコーダ18は、メモリ17から出力された補正データ170をデコードしてデコード信号を生成する。次に、D/A変換部14は、第2のスイッチ13を介して入力したデコード信号をアナログ信号に変換して、出力端子23から出力する。続いて、この信号処理回路1に接続された制御部図示せずは、出力されたアナログ信号に基づいてメモリ17に格納された補正データ170のチェックを行う。第3の経路についてなお、上記では、第1の経路および第2の経路について説明したが、信号処理回路1は、さらに、入力した信号をそのまま出力する第3の経路を備えていても良い。この場合、電圧ディテクタ部28は、例えば、さらに処理部12に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部12に出力するように構成される。つまり、信号処理回路1の電圧ディテクタ部28は、第3の入力端子22を介して第3の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11および第2のスイッチ13を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10およびD/A変換部14に電気的に接続される。次に、A/D変換部10は、第2の入力端子21を介して入力したアナログ信号をデジタル信号に変換する。次に、処理部12は、電圧ディテクタ部28から入力した制御信号に基づいて、第1のスイッチ11を介して入力したデジタル信号を、補正処理を施さずに出力する。次に、D/A変換部14は、第2のスイッチ13を介して入力したデジタル信号をアナログ信号に変換し、出力端子23を介して出力する。この第3の経路により、信号処理回路1に入力した信号のチェックを行うことができる。第2の実施の形態の効果本実施の形態に係る信号処理回路1によれば、第1の実施の形態に係る信号処理回路の端子数よりも、端子数が1つ少ないので、さらに、占有面積を低減することができる。[第3の実施の形態]第3の実施の形態は、第3の入力端子22を必要としない点で、上記の各実施の形態と異なっている。図4は、第3の実施の形態に係る信号処理回路のブロック図である。本実施の形態に係る信号処理回路1は、Vcc端子24から入力した電圧がレギュレータ26と電圧ディテクタ部28とに供給されるように構成されている。レギュレータ26は、例えば、各実施の形態と同様に、Vcc端子24を介して印加された電圧Vccを用いて、信号処理回路1が動作するために必要な電圧を供給するように構成されている。電圧ディテクタ部28は、例えば、Vcc端子24を介して印加された電圧Vccに応じてスイッチ制御信号を出力するように構成されている。第3の実施の形態の動作第1の経路について信号処理回路1の電圧ディテクタ部28は、Vcc端子24を介して第1の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10、D/A変換部14およびメモリ17に電気的に接続される。続く動作は、第2の実施の形態と同様である。第2の経路について信号処理回路1の電圧ディテクタ部28は、Vcc端子24を介して第2の経路を指定する制御信号が入力すると、この第2の制御信号に基づいて第1のスイッチ11、第2のスイッチ13および第3のスイッチ19を制御するスイッチ制御信号を出力する。この制御により、エンコーダ16は、A/D変換部10およびメモリ17と電気的に接続され、デコーダ18は、D/A変換部14およびメモリ17に電気的に接続される。また、メモリ17は、処理部12との接続を解除される。続く動作は、第2の実施の形態と同様である。第3の経路についてなお、上記では、第1の経路および第2の経路について説明したが、信号処理回路1は、さらに、入力した信号をそのまま出力する第3の経路を備えていても良い。この場合、電圧ディテクタ部28は、例えば、さらに処理部12に電気的に接続され、入力した信号に対して補正処理を行わずに出力する制御信号を処理部12に出力するように構成される。つまり、信号処理回路1の電圧ディテクタ部28は、Vcc端子24を介して第3の経路を指定する制御信号が入力すると、この制御信号に基づいて第1のスイッチ11および第2のスイッチ13を制御するスイッチ制御信号を出力する。この制御により、処理部12は、A/D変換部10およびD/A変換部14に電気的に接続される。続く動作は、第2の実施の形態と同様である。第3の実施の形態の効果本実施の形態に係る信号処理回路1によれば、上記の各実施の形態に係る信号処理回路の端子数よりも、端子数が少ないので、さらに、占有面積を低減することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。