"P型ウェルおよびN型ウェルを有する半導体装置において、該P型ウェルおよび該N型ウェルよりも深い高濃度不純物領域の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部を有し、該第1溝分離部の深さが、該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深い半導体装置。前記N型ウェルと前記P型ウェルを有するCMOS構造の半導体装置であって、素子分離用の第2溝分離部を有し、該第1溝分離部が該N型ウェルと該P型ウェルとの境界にあり、該第1溝分離部の深さが該第2溝分離部の深さよりも深い請求項1に記載の半導体装置。素子分離用の第2溝分離部を有し、前記第1溝分離部が、平面視で、該P型ウェル内および該N型ウェル内の少なくとも一方において、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように配設され、該第1溝分離部の深さが該第2溝分離部の深さよりも深い請求項1または2に記載の半導体装置。半導体基板上にエピタキシャル層が設けられ、該エピタキシャル層の上部側に前記P型ウェルと前記N型ウェルが設けられ、前記第2溝分離部間の該P型ウェルにNMOSトランジスタが設けられ、該第2溝分離部間の該N型ウェルにPMOSトランジスタが設けられている請求項2または3に記載の半導体装置。前記半導体基板が前記高濃度不純物領域であるかまたは、該半導体基板に前記高濃度不純物領域が配設されている請求項4に記載の半導体装置。前記半導体基板から前記エピタキシャル層に熱拡散した前記エピタキシャル層の一部領域が前記高濃度不純物領域になっている請求項4に記載の半導体装置。前記第1溝分離部の深さが、前記半導体基板の領域に到達する深さ以上の深さであるかまたは、該半導体基板から熱拡散した前記エピタキシャル層の一部領域の深さ以上の深さである請求項5または6に記載の半導体装置。前記第1溝分離部の先端部または底面部は、前記高濃度不純物領域の少なくとも上限境界部に達している請求項1に記載の半導体装置。前記第1溝分離部の先端部または底面部が、前記高濃度不純物領域に対して0~2μmだけ接しているかまたは入っている請求項8に記載の半導体装置。前記高濃度不純物領域の不純物の濃度が1×1018cm-3から1×1019cm-3である請求項1に記載の半導体装置。前記高濃度不純物領域の不純物の濃度が5×1018cm-3から1×1019cm-3である請求項1に記載の半導体装置。前記不純物は、P型不純物またはN型不純物である請求項1に記載の半導体装置。前記P型不純物は、ホウ素またはインジウムであり、前記N型不純物はリン、砒素またはアンチモンである請求項12に記載の半導体装置。前記第1溝分離部は、前記第2溝分離部の底面部から更に深く形成されている請求項2から請求項4までのいずれか1項に記載の半導体装置。前記第1溝分離部が、前記P型ウェル内に形成されたNMOSトランジスタと、前記N型ウェル内に形成されたPMOSトランジスタとの間に配設されているかまたは、該PMOSトランジスタを囲むように配設されている請求項2に記載の半導体装置。N型ウェルとP型ウェルを有するCMOS構造の半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第1半導体基板または該第2半導体基板の高濃度不純物領域に届く深さで、該N型ウェルと該P型ウェルの境界部に第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程とを有する半導体装置の製造方法。N型ウェルとP型ウェルを有するCMOS構造の半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、該N型ウェルと該P型ウェルの境界部に第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程と、熱処理により該第1半導体基板または該第2半導体基板から該エピタキシャル層に不純物を拡散させて該第1溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有する半導体装置の製造方法。N型ウェルとP型ウェルを有する半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第1半導体基板または該第2半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれか、または、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程とを有する半導体装置の製造方法。N型ウェルとP型ウェルを有する半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれか、または、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程と、熱処理により該第1半導体基板または該第2半導体基板から該エピタキシャル層に不純物を拡散させて該第1溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有する半導体装置の製造方法。前記第1溝分離部の深さを、前記第1半導体基板または前記第2半導体基板の領域に到達する深さ以上の深さに形成するかまたは、該第1半導体基板または該第2半導体基板から熱拡散された前記エピタキシャル層の一部領域の深さ以上の深さに形成する請求項16から請求項19までのいずれか1項に記載の半導体装置の製造方法。前記第1溝分離部を、その先端部または底面部が前記高濃度不純物領域の少なくとも上限境界部に到達するように形成する請求項16から請求項19までのいずれか1項に記載の半導体装置の製造方法。前記第1溝分離部を、その先端部または底面部が前記高濃度不純物領域に対して0から2μmだけ接しているかまたは入るように形成する請求項21に記載の半導体装置の製造方法。前記高濃度不純物領域の不純物濃度が1×1018cm-3から1×1019cm-3である請求項16から請求項19までのいずれか1項に記載の半導体装置の製造方法。前記高濃度不純物領域の不純物濃度が5×1018cm-3から1×1019cm-3である請求項16から請求項19までのいずれか1項に記載の半導体装置の製造方法。前記不純物がP型不純物またはN型不純物である請求項16から請求項19までのいずれか1項に記載の半導体装置の製造方法。しかし、特許文献1に開示されている従来の半導体装置200では、深い溝分離部203を設けても、溝分離部203よりも更に深い領域を電子が通ってしまい、NPNトランジスタの増幅率hfeは大きいままで、あまり効果が得られない。本発明者らのシミュレーションによれば、溝深さを4μm~6μmエッチングしたとしても、増幅率hfeが半分程度であった。溝深さを6μmエッチングし、基板不純物濃度が1015程度の6μm溝深さでの実測値では、図2の実測点Aに示すように80パーセント程度、増幅率hfeが小さくなるに過ぎなかった。これでは、ラッチアップに強いCMOS構造を得ることができない。特許文献2に開示されている従来の半導体装置300では、N埋め込み層305とP埋め込み層306を設けたことにより、よりラッチアップに強いCMOS構造を得ることができるものの、予めフォトリソグラフィー工程が2工程、不純物注入工程が2工程を使って半導体基板304上のそれぞれのウェル領域内にN埋め込み層305とP埋め込み層306を基板深くに形成しなければならず、これに加えて、エピタキシャル成長させる必要もあり、元々、バイポーラトランジスタの埋め込み層を形成するBiCMOS構造なら工程増はないが、CMOS構造では、工程が増えて複雑になり工程増のために製造コストも増加してしまうという問題があった。しかも、CMOS構造の寄生サイリスタによるラッチアップとは別に、図7に示すようなP型ウェル内のNMOS構造においても寄生NPNトランジスタを形成して、外来のサージがトリガとなって寄生NPNトランジスタに大きな電流が流れることについては全く防ぐことができない。本発明は、上記従来の問題を解決するもので、工程が簡単で、よりラッチアップに強いCMOSやNMOS構造を得ることができる半導体装置およびその製造方法を提供することを目的とする。本発明の半導体装置は、P型ウェルおよびN型ウェルを有する半導体装置において、該P型ウェルおよび該N型ウェルよりも深い高濃度不純物領域の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部を有し、該第1溝分離部の深さが、ラッチアップを遮断するように、該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深いものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体装置において、前記N型ウェルと前記P型ウェルを有するCMOS構造の半導体装置であって、素子分離用の第2溝分離部を有し、該第1溝分離部が該N型ウェルと該P型ウェルとの境界にあり、該第1溝分離部の深さが該第2溝分離部の深さよりも深い。また、好ましくは、本発明の半導体装置において、素子分離用の第2溝分離部を有し、前記第1溝分離部が、平面視で、該P型ウェル内および該N型ウェル内の少なくとも一方において、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように配設され、該第1溝分離部の深さが該第2溝分離部の深さよりも深い。本発明の半導体装置は、N型ウェルとP型ウェルを有するCMOS構造の半導体装置において、該N型ウェルと該P型ウェルよりも深い高濃度不純物領域の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部および第2溝分離部を有し、該第1溝分離部が該N型ウェルと該P型ウェルとの境界にあり、該第1溝分離部の深さが該第2溝分離部の深さよりも深く、該第1溝分離部の深さが該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深いものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体装置において、半導体基板上にエピタキシャル層が設けられ、該エピタキシャル層の上部側に前記P型ウェルと前記N型ウェルが設けられ、前記第2溝分離部間の該P型ウェルにNMOSトランジスタが設けられ、該第2溝分離部間の該N型ウェルにPMOSトランジスタが設けられている。さらに、好ましくは、本発明の半導体装置における半導体基板が前記高濃度不純物領域であるかまたは、該半導体基板に前記高濃度不純物領域が配設されている。さらに、好ましくは、本発明の半導体装置における半導体基板から前記エピタキシャル層に熱拡散した前記エピタキシャル層の一部領域が前記高濃度不純物領域になっている。さらに、好ましくは、本発明の半導体装置における第1溝分離部の深さが、前記半導体基板の深さ以上の深さであるかまたは、該半導体基板から熱拡散した前記エピタキシャル層の一部領域の深さ以上の深さである。さらに、好ましくは、本発明の半導体装置における第1溝分離部の先端部または底面部は、前記高濃度不純物領域の少なくとも上限境界部に達している。さらに、好ましくは、本発明の半導体装置における第1溝分離部の先端部または底面部が、前記高濃度不純物領域に対して0~2μmだけ接しているかまたは入っている。さらに、好ましくは、本発明の半導体装置における高濃度不純物領域の不純物の濃度が1×1018cm-3から1×1019cm-3である。さらに、好ましくは、本発明の半導体装置における高濃度不純物領域の不純物の濃度が5×1018cm-3から1×1019cm-3である。さらに、好ましくは、本発明の半導体装置における不純物は、P型不純物またはN型不純物である。さらに、好ましくは、本発明の半導体装置において、前記P型不純物は、ホウ素またはインジウムであり、前記N型不純物はリン、砒素またはアンチモンである。さらに、好ましくは、本発明の半導体装置における第1溝分離部は、前記第2溝分離部の底面部から更に深く形成されている。さらに、好ましくは、本発明の半導体装置における第1溝分離部が、前記P型ウェル内に形成されたNMOSトランジスタと、前記N型ウェル内に形成されたPMOSトランジスタとの間に配設されているかまたは、該PMOSトランジスタを囲むように配設されている。本発明の半導体装置の製造方法は、N型ウェルとP型ウェルを有するCMOS構造の半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第1半導体基板または該第2半導体基板の高濃度不純物領域に届く深さで、該N型ウェルと該P型ウェルの境界部に第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程とを有するものであり、そのことにより上記目的が達成される。本発明の半導体装置の製造方法は、N型ウェルとP型ウェルを有するCMOS構造の半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、該N型ウェルと該P型ウェルの境界部に第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程と、熱処理により該第1半導体基板または該第2半導体基板から該エピタキシャル層に不純物を拡散させて該第1溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有するものであり、そのことにより上記目的が達成される。本発明の半導体装置の製造方法は、N型ウェルとP型ウェルを有する半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層と同じ深さかまたは、該エピタキシャル層を突き抜けて該第1半導体基板または該第2半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかまたは、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程とを有するものであり、そのことにより上記目的が達成される。本発明の半導体装置の製造方法は、N型ウェルとP型ウェルを有するCMOS構造の半導体装置の製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板上かまたは、該高濃度不純物領域を有する第2半導体基板上にエピタキシャル層を成長させるエピタキシャル成長工程と、該エピタキシャル層の厚さよりも浅い深さで、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、該電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかまたは、該電源電圧出力端につながったN型領域およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、該第1溝および該第2溝を同一または別々の絶縁物で充填するかまたは、該第1溝および該第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部および第2溝分離部を形成する溝分離部形成工程と、該N型ウェルと該P型ウェルを該第1溝よりも浅く、該第2溝よりも深く形成するウェル領域形成工程と、熱処理により該第1半導体基板または該第2半導体基板から該エピタキシャル層に不純物を拡散させて該第1溝分離部の先端部分を該高濃度不純物領域に到達させる熱処理工程とを有するものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体装置の製造方法における第1溝分離部の深さを、前記第1半導体基板または前記第2半導体基板の深さ以上の深さに形成するかまたは、該第1半導体基板または該第2半導体基板から熱拡散された前記エピタキシャル層の一部領域の深さ以上の深さに形成する。さらに、好ましくは、本発明の半導体装置の製造方法における第1溝分離部を、その先端部または底面部が前記高濃度不純物領域の少なくとも上限境界部に到達するように形成する。さらに、好ましくは、本発明の半導体装置の製造方法における第1溝分離部を、その先端部または底面部が前記高濃度不純物領域に対して0~2μmだけ接しているかまたは入るように形成する。さらに、好ましくは、本発明の半導体装置の製造方法における高濃度不純物領域の不純物濃度が1×1018cm-3から1×1019cm-3である。さらに、好ましくは、本発明の半導体装置の製造方法における高濃度不純物領域の不純物濃度が5×1018cm-3から1×1019cm-3cm-3である。さらに、好ましくは、本発明の半導体装置の製造方法における不純物がP型不純物またはN型不純物である。上記構成により、以下、本発明の作用を説明する。本発明においては、N型ウェルとP型ウェルを有するCMOS構造の半導体装置において、N型ウェルとP型ウェルよりも深い高濃度不純物領域の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部および第2溝分離部を有し、第1溝分離部がN型ウェルとP型ウェルとの境界にあり、第1溝分離部の深さが第2溝分離部の深さよりも深く、第1溝分離部の深さが高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深い。即ち、ウェル境界に深い第1溝分離部があり、その第1溝分離部の深さが、不純物の濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域に届く深さである。これによって、1×1017cm-3から1×1019cm-3の高不純物濃度の半導体基板が用いられ、CMOS構造のP型ウェルとN型ウェルの境界に設けられた第1溝分離部の先端部分がその高不純物濃度領域に届く深さに形成されて、従来のように第1溝分離部よりも更に深い領域を電子が通過することなく、従来のようにウェル領域内にN埋め込み層やP埋め込み層を新たに基板深く埋め込む必要もなく、より簡便な製造方法で、よりラッチアップに強いCMOS構造を得ることが可能となり、コスト性能の両方に優れた半導体装置が得られる。また、ウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、更に寄生NMOSトランジスタのオン状態をも防ぐことが可能となる。よって、工程が簡単で、よりラッチアップに強いCMOS構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いNMOS構造が得られる。以上により、本発明によれば、1×1017cm-3から1×1019cm-3の高不純物濃度の半導体基板を用い、CMOS構造のP型ウェルとN型ウェルの境界に設けられた第1溝分離部の先端部分がその高不純物濃度領域に達するように深く形成することにより、従来のように第1溝分離部よりも更に深い領域を電子が通過することなく、従来のようにウェル領域内にN埋め込み層やP埋め込み層を新たに基板深く埋め込む必要もなく、簡便な製造方法で、よりラッチアップに強いCMOS構造を得ることができ、コスト性能の両方に優れた本発明の半導体装置を得ることができる。また、ウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、更に寄生NMOSトランジスタのオン状態をも防ぐことができる。したがって、工程が簡単で、よりラッチアップに強いCMOS構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いNMOS構造を得ることができる。以下に、本発明の高耐圧な半導体装置およびその製造方法の実施形態1~3について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。実施形態1図1は、本発明の実施形態1における高耐圧な半導体装置の要部構成例を示す縦断面図である。図1において、本実施形態1の高耐圧な半導体装置1は、高不純物濃度の半導体基板2上にエピタキシャル層3がエピタキシャル成長されて形成されている。このエピタキシャル層3の上部側にP型ウェル4とN型ウェル5が設けられている。これらのP型ウェル4とN型ウェル5の境界上には、素子分離のための溝分離部6LOCOS領域が設けられている。溝分離部6LOCOS領域はその境界上の他にも、素子分離用に用いられている。このように、この半導体装置1は、P型ウェル4とN型のウェル5を持ったCMOS構造であり、左側の溝分離部6LOCOS領域間にはNMOSトランジスタ7が設けられ、右側の溝分離部6LOCOS領域間にはPMOSトランジスタ8が設けられている。NMOSトランジスタ7は、P型ウェル4上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてN領域11がそれぞれ設けられている。また、PMOSトランジスタ8は、N型ウェル5上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてP領域12がそれぞれ設けられている。高不純物濃度の半導体基板2は、不純物N型またはP型の濃度が1×1018cm-3よりも高く構成されている。半導体基板2の高濃度不純物領域はP型ウェル4とN型ウェル5よりも深い領域にある。P型ウェル4とN型ウェル5の境界にある溝分離部6LOCOS領域は、P型ウェル4とN型ウェル5の最も深い位置よりも浅い領域にある。溝分離部6LOCOS領域から更に深く溝分離部13が形成されている。この溝分離部13は、溝分離部6よりも深い位置に形成され、溝分離部13の深さが、1×1018cm-3より不純物濃度の高い半導体基板2の領域よりも深く形成されている。要するに、ウェル境界に深い溝分離部13があり、その溝分離部13の深さは、不純物濃度が1×1018cm-3以上の領域に届く深さである。上記のように、ウェル深さより深い部分の濃度、即ち、半導体基板2の不純物濃度が1×1018cm-3以上であり、ウェル境界の溝分離部13の深さが、不純物濃度が1×1018cm-3以上の半導体基板2の領域よりも深い溝構造であると、充分に増幅率hfeが小さくなって、よりラッチアップに強いCMOS構造を得ることができることを、本発明者らは見出した。図2は、不純物濃度と増幅率との関係を示す図であって、シミュレーションおよび実測の結果を示している。図2から分かるように、溝分離部13の先端部分の不純物濃度N型またはP型が、1×1018cm-3よりも高ければ、充分に増幅率hfeが小さくなって、よりラッチアップに強いCMOS構造を得ることができる。より好ましくは、その溝分離部13の先端部分の不純物濃度N型またはP型が、5×1018cm-3よりも高ければ、充分に増幅率hfeが小さくなって、よりラッチアップに強いCMOS構造を得ることができる。また、そのラッチアップに強いCMOS構造を実現するためには、1×1018cm-3以上、さらに好ましくは5×1018cm-3以上のウェハまたは半導体基板2を用い、その上に低濃度なエピタキシャル層3をエピタキシャル成長させることにより得ることができる。そのエピタキシャル層3の厚さはウェルを形成するのに充分な深さがあればよく、例えば5μm~7μmの厚さがあればよい。RIE反応性イオンエッチングを使ってエピタキシャル層3を抜けて半導体基板2まで届く溝分離部13になる溝13aを形成すればよく、特許文献2に比べれば、1×1018cm-3以上の不純物濃度の高い半導体基板2を用意するだけでよく、特許文献2の埋め込み層を形成するためのフォトリソグラフィとその不純物イオン注入工程の削減となり工程が簡略化でき、その分、製造コストも低くなる。さらに、不純物濃度N型またはP型の上限値としては、図2から分かるように、1×1019cm-3を超えても増幅率hfeが1以下になって意味がない。したがって、溝分離部13の先端部分の不純物濃度N型またはP型は、1×1018cm-3から1×1019cm-3、より好ましくは、5×1018cm-3から1×1019cm-3である。上記構成の高耐圧な半導体装置1の製造方法について説明する。図3a~図3cおよび図4d~図4fはそれぞれ、図1の半導体装置1の製造方法における各製造工程を説明するための要部縦断面図である。まず、図3aに示すように、不純物濃度が1×1018cm-3から1×1019cm-3の半導体基板2としてシリコンSi基板を用いて、シリコン基板上にエピタキシャル層3をエピタキシャル成長させる。シリコン基板にイオン注入されている不純物としては、P型として、ホウ素やインジウム、N型として、リンや、砒素、さらにはアンチモンなどが考えられる。このエピタキシャル層3の層厚としては、ウェル形成に充分な例えば4μm~8μmの厚さとする。次に、図3bに示すように、工程の後半でウェルの境界になる予定の位置に溝13aを形成する。このウェル境界の溝13aは、RIE法を用いてエッチングすることにより形成する。溝13aの深さは、エピタキシャル層3の深さが4μmならば、それ以上の4μm~5μmの溝深さ、エピタキシャル層3の深さが6μmならば、それ以上の6μm~7μmの溝深さにエッチングする。要するに、溝13aの深さは、その溝13aの先端部分がエピタキシャル層3を貫通してシリコンSi基板の不純物高濃度領域に至る深さであればよい。ここでは、溝13aの先端部分が1μmの深さ分だけシリコンSi基板の不純物高濃度領域に入っている。その溝13aの形成後、溝13a内に素子分離用の絶縁膜を充填するかまたは、熱酸化による酸化物またはCVD酸化物を溝13a内の側壁と底面に10μm~50μmの膜厚で形成した後に導電性物、例えば多結晶シリコンなどを充填してもよい。続いて、図3cに示すように、素子分離のためトランジスタ間などの各位置に溝分離部6を形成する。この溝分離部6は、従来の技術を用いて、エピタキシャル層3の表面側のシリコンをエッチング除去して所定領域に凹部を形成した後に、この所定領域の凹部内に絶縁膜を充填することにより形成される。また、この溝分離部6が形成されることにより、溝分離部13が溝分離部6の下部に完成する。この溝分離部6は、溝分離部13の代わりに、LOCOS法LocalOxidationofSiliconにより形成されてもよい。その後、図4dに示すように、エピタキシャル層3の上部に溝分離部13を境界としてP型ウェル4とN型ウェル5を形成する。これらのP型ウェル4とN型ウェル5の形成方法は、例えば、まず、フォトリソグラフを使ってP型ウェル4となる領域だけ開口したレジストマスクを用いてP型不純物のホウ素を200Kev~800KeVのエネルギーで1×1012cm2~1×1013cm2のドーズ量として、1~3種のエネルギーで複数回に分けてイオン注入する。これによって、P型ウェル4の領域を形成することができる。次に、N型ウェル5となる領域だけ開口したレジストマスクを用いてN型不純物のリンを400KeV~2MeVのエネルギーで1×1012cm2~5×1012cm2のドーズ量で、1~3種のエネルギーで複数回に分けてイオン注入する。これによって、N型ウェル5の領域を形成することができる。これらのイオン注入後、熱拡散処理により熱拡散させてP型ウェル4とN型ウェル5を形成する。この熱拡散処理は、摂氏950度で60分間の不活性ガス中で行うかまたは、後で説明するゲート絶縁膜を形成する熱酸化時の熱処理で兼ねてもよい。続いて、図4eに示すように、エピタキシャル層3上にゲート絶縁膜9を形成し、その上にゲート電極10を形成する。このゲート絶縁膜9は、エピタキシャル層3上に、例えば20nm~40nmの膜厚で熱酸化法を用いて形成する。ゲート電極10は、ゲート絶縁膜9上に、150nm~250nmの膜厚でCVD法を用いて多結晶を堆積した後に、所定形状にパターニングされたフォトレジストをマスクとしてRIEで、ゲート電極10およびゲート絶縁膜9をエッチングして所定形状に形成する。さらに、図4fに示すように、P型ウェル4におけるゲート電極10の両側領域にN領域11を形成すると共に、N型ウェル5におけるゲート電極10の両側領域にP領域12を形成する。これによって、P型ウェル4とN型ウェル5の境界に溝分離部13が形成され、その先端部分が不純物高濃度領域に達した状態で、CMOS構造のNMOSトランジスタ7とPMOSトランジスタ8が形成される。このNMOSトランジスタ7は、P型ウェル4上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてN領域11がそれぞれ設けられている。また、このPMOSトランジスタ8は、N型ウェル5上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてP領域12がそれぞれ設けられている。なお、N領域11およびP領域12は、図1では不純物濃度が一様な領域になっているが、不純物濃度の違う2種類の領域からなっている所謂LDDLightDopetDrain領域であっても構わない。その後の工程としては、従来の半導体装置の製造方法と同様に、配線層を形成して、CMOS構造のNMOSトランジスタ7とPMOSトランジスタ8に対して接続することによりCMOS回路が完成する。要するに、この半導体装置1の製造方法は、N型ウェル5とP型ウェル4を有するCMOS構造の半導体装置1の製造方法であって、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3のの高濃度不純物領域である第1半導体基板として半導体基板2上にエピタキシャル層3を成長させるエピタキシャル成長工程と、エピタキシャル層3と同じ深さかまたは、エピタキシャル層3を突き抜けて半導体基板2の高濃度不純物領域に届く深さで、N型ウェル5とP型ウェル4の境界部に第1溝13aを形成する第1溝形成工程と、第2溝を第1溝13aよりも浅く形成する第2溝形成工程と、第1溝13aおよび第2溝を同一または別々の絶縁物で充填するかまたは、第1溝13aおよび第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部としての溝分離部13および第2溝分離部としての溝分離部6を形成する溝分離部形成工程と、N型ウェル5とP型ウェル4を第1溝3aよりも浅く、第2溝よりも深く形成するウェル領域形成工程とを有している。以上により、本実施形態1によれば、1×1017cm-3から1×1019cm-3の高不純物濃度の半導体基板2を用い、CMOS構造のP型ウェル4とN型ウェル5の境界に設けられた溝分離部13の先端部分がその高不純物濃度領域に達するエピタキシャル層3を貫通して半導体基板2の領域に至るように深く形成することにより、従来のように溝分離部13よりも更に深い領域溝分離部13の下側を電子が通過することなく、従来のようにウェル領域内にN埋め込み層やP埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いCMOS構造を得ることができ、コスト性能の両方に優れた半導体装置1を得ることができる。なお、本実施形態1では、P型ウェル4とN型ウェル5の境界に形成された溝分離部13の先端部分が半導体基板2の高不純物濃度領域に達するように深く形成する場合について説明したが、これに限らず、P型ウェル4とN型ウェル5の境界に形成された溝分離部13の先端部分が半導体基板2の高不純物濃度領域に達しておらず、エピタキシャル層3の途中であっても、熱処理により半導体基板2の高不純物濃度領域が拡散拡大して、溝分離部13の先端部分がその拡散拡大した高不純物濃度領域に達していれば、上記実施形態1の場合と同様の効果を得ることができる。この場合の詳細を次の実施形態2として説明する。実施形態2図5は、本発明の実施形態2における高耐圧な半導体装置の要部構成例を示す縦断面図である。なお、図1の構成部材と同様の作用効果を奏する構成部材には同一の部材番号を付して説明する。図5において、本実施形態2の高耐圧な半導体装置1Aは、高不純物濃度の半導体基板2上にエピタキシャル層3が形成され、このエピタキシャル層3の上部側にP型ウェル4とN型ウェル5が設けられている。これらのP型ウェル4とN型ウェル5の境界上には、素子分離のための溝分離部6LOCOS領域が設けられ、溝分離部6LOCOS領域の底面から溝分離部13Aが形成されている。この溝分離部13Aの深さは、上記実施形態1の溝分離部13よりも浅く、この溝分離部13Aの先端部分が、1×1018cm-3から1×1019cm-3の不純物濃度領域、さらに好ましくは、5×1018cm-3から1×1019cm-3の不純物濃度領域の半導体基板2に到達しておらず、エピタキシャル層3の途中であってもよい。要するに、熱処理により半導体基板2の高不純物濃度領域がエピタキシャル層3側に拡散され、ウェル境界に深い溝分離部13Aがあり、その溝分離部13Aの先端部分が、拡散した1×1018cm-3から1×1019cm-3の不純物濃度領域、さらに好ましくは、拡散した5×1018cm-3から1×1019cm-3の不純物濃度領域に届いていれば、溝分離部13Aの下部を電子が通過することはない。このように、この半導体装置1Aは、P型ウェル4とN型のウェル5を持ったCMOS構造であり、NMOSトランジスタ7は、P型ウェル4上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてN領域11がそれぞれ設けられている。また、PMOSトランジスタ8は、N型ウェル5上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてP領域12がそれぞれ設けられている。上記構成の高耐圧な半導体装置1Aの製造方法について説明する。まず、不純物濃度が1×1018cm-3から1×1019cm-3の半導体基板2上にエピタキシャル層3を例えば4μm~8μmの膜厚で形成する。ウェル境界になる位置でエピタキシャル層3の途中までの深さの溝をエッチングにて形成する。このウェル境界の溝深さは、後の熱処理工程で、半導体基板2の高不純物濃度がエピタキシャル層3側に拡散してエピタキシャル層3の半導体基板2側領域が高不純物濃度になる場合に、エピタキシャル層3に拡散した高不純物濃度に溝の底部分が到達していることが必要である。もちろん、エピタキシャル層3に拡散した高不純物濃度領域3aの不純物濃度は、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3である。その溝の形成後、溝内に素子分離用の絶縁膜を充填する。素子分離のためトランジスタ間などの各位置に凹部を形成しその凹部内に絶縁膜を充填して溝分離部6を形成する。さらに、エピタキシャル層3の上部に溝分離部13Aを境界としてP型ウェル4となる領域とN型ウェル5となる領域にそれぞれの不純物イオンを注入する。これらのイオン注入後、熱拡散処理により熱拡散させてP型ウェル4とN型ウェル5を形成する。この熱拡散処理は、摂氏950度で60分間の不活性ガス中で行うかまたは、後で説明するゲート絶縁膜を形成する熱酸化時の熱処理で兼ねてもよい。このとき、半導体基板2の高不純物濃度領域もエピタキシャル層3側に拡散して、エピタキシャル層3の下部が高不純物濃度領域3aとなる。前述したが、高不純物濃度領域3aの不純物濃度は、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3である。溝分離部13Aの先端部分が高不純物濃度領域3aに到達している必要がある。続いて、エピタキシャル層3上にゲート絶縁膜9を形成し、その上にゲート電極10を形成する。さらに、P型ウェル4におけるゲート電極10の両側領域にN領域11を形成すると共に、N型ウェル5におけるゲート電極10の両側領域にP領域12を形成する。これによって、P型ウェル4とN型ウェル5の境界に溝分離部13Aが形成され、その先端部分が、熱処理により拡散した不純物高濃度領域に達した状態で、CMOS構造のNMOSトランジスタ7とPMOSトランジスタ8が形成される。その後の工程として、配線層を形成して、CMOS構造のNMOSトランジスタ7とPMOSトランジスタ8に対して接続することによりCMOS回路が完成する。要するに、この半導体装置1Aの製造方法は、N型ウェル5とP型ウェル4を有するCMOS構造の半導体装置1Aの製造方法であって、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板としての半導体基板2上にエピタキシャル層3を成長させるエピタキシャル成長工程と、エピタキシャル層3の厚さよりも浅い深さで、N型ウェル5とP型ウェル4の境界部に第1溝としての溝13aを形成する第1溝形成工程と、第2溝を第1溝13aよりも浅く形成する第2溝形成工程と、第1溝13aおよび第2溝を同一または別々の絶縁物で充填するかまたは、第1溝13aおよび第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部としての第1溝分離部13Aおよび第2溝分離部としての溝分離部6を形成する溝分離部形成工程と、N型ウェル5とP型ウェル4を第1溝13aよりも浅く、第2溝よりも深く形成するウェル領域形成工程と、半導体基板2からエピタキシャル層3に不純物を拡散させて溝分離部13Aの先端部分をその高濃度不純物領域に到達させる熱処理工程とを有している。以上により、本実施形態2によれば、1×1017cm-3から1×1019cm-3の高不純物濃度の半導体基板2を用い、これを熱処理することで、半導体基板2の高不純物濃度をエピタキシャル層3側に拡散させ、エピタキシャル層3の下部に高不純物濃度領域3aを形成するので、CMOS構造のP型ウェル4とN型ウェル5の境界に設けられる溝分離部13Aは上記実施形態1の溝分離部13よりも浅くてもよく、製造工程が容易化する。この場合、溝分離部13Aの先端部分がそのエピタキシャル層3の高不純物濃度領域3aに達するように形成することにより、従来のように溝分離部13よりも更に深い領域溝分離部13の下側を電子が通過することなく、従来のようにウェル領域内にN埋め込み層やP埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いCMOS構造を得ることができ、コスト性能の両方に優れた半導体装置1Aを得ることができる。なお、本実施形態1,2では、不純物濃度が1×1018cm-3から1×1019cm-3までの高不純物濃度領域、さらに好ましくは、不純物濃度が5×1018cm-3から1×1019cm-3までの高不純物濃度領域を用いて、P型ウェル4とN型ウェル5の境界の溝分離部13または13Aの先端部分がその高不純物濃度領域半導体基板2の高不純物濃度領域またはエピタキシャル層3の高不純物濃度領域3aに達するように形成する場合について説明したが、これに限らず、高不純物濃度領域の不純物濃度が1×1018cm-3よりも薄い場合、例えば、1×1017cm-3の場合であっても、ラッチアップ強度的に本実施形態1、2の場合よりも効果が落ちても、簡便な方法で、比較的ラッチアップに強いCMOS構造を得ることができ、コスト性能の両方に優れた半導体装置1または1Aを得ることができる。この不純物濃度範囲も含めれば、半導体基板2の不純物濃度またはエピタキシャル層3の高不純物濃度領域3aの不純物濃度は1×1017cm-3から1×1019cm-3とすることができる。なお、本実施形態1、2では、溝分離部を深くしてトラップする距離を稼ぐ従来手法だけではラッチアップに対して有効ではなく、これに加えてトラップする領域の不純物濃度を所定値以上に高くしている。即ち、半導体基板2の不純物濃度またはエピタキシャル層3の高不純物濃度領域3aの不純物濃度は1×1017cm-3から1×1019cm-3とするが、さらに詳細に説明すると、ホウ素やインジウムなどのP型の不純物を用いてもよく、リンや、砒素、さらにはアンチモンなどのN型の不純物を用いてもよい。これは、ラッチアップは、図2に示すようにpnpHfe×npnHfeで効いてくるため、pnpHfe×npnHfeの値が小さくなればラッチアップし難くなる。P型の不純物濃度が高いとnpnHfeが小さくなり、N型の不純物濃度が高いとpnpHfeが小さくなる。なお、本実施形態1,2では、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3の高濃度不純物領域の半導体基板2上にエピタキシャル層3を形成する場合について説明したが、これに限らず、第2半導体基板としての半導体基板の平面視の一部領域または一部層領域に、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3の高濃度不純物領域が配設されていてもよく、その上にエピタキシャル層3を形成しても、本発明の目的を達成することができる。なお、本実施形態1,2では、その具体例として、第1溝分離部としての溝分離部13または13Aの先端部または底面部が、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3の高濃度不純物領域に対して1μmだけ入っている場合について説明したが、これに限らず、溝分離部13または13Aの先端部または底面部がこの高濃度不純物領域の少なくとも上限境界部に達していればよく、具体的には、第1溝分離部としての溝分離部13または13Aの先端部または底面部が、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3の高濃度不純物領域に対して0~2μmだけ接しているかまたは入っていてもよい。なお、上記実施形態1,2では、特に説明しなかったが、上記実施形態1,2におけるP型ウェル4とN型ウェル5の境界の溝分離部13または13Aの平面視構造について説明する。図6は、図1または図5の高耐圧な半導体装置1または1Aの平面視構造を模式的に示す平面図である。図6の半導体装置1または1Aにおいて、前述したが、P型ウェル4とN型のウェル5を持ったCMOS構造であり、NMOSトランジスタ7は、P型ウェル4上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてN領域11がそれぞれ設けられている。また、PMOSトランジスタ8は、N型ウェル5上にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてP領域12がそれぞれ設けられている。この場合に、平面視において、N型ウェル5上に形成されたPMOSトランジスタ8の周囲を、溝分離部13または13Aが取り囲んで形成している。これによって、ラッチアップに強いCMOS構造を得ることができ、簡単な構成でコスト性能の両方に優れた半導体装置1または1Aを得ることができる。なお、図6では、平面視において、N型ウェル5上に形成されたPMOSトランジスタ8の周囲を、溝分離部13または13Aが取り囲んで形成している場合について説明したが、これに限らず、N型ウェル5上に形成されたPMOSトランジスタ8と、P型ウェル4上に形成されたNMOSトランジスタ7との間に直線状に、溝分離部13または13Aを形成してもよい。このように、上記実施形態1,2では、CMOS構造でP型ウェル4とN型ウェル5の境界に溝分離部13または13Aを高濃度不純物領域まで深く形成して、ウェル境界部の寄生サイリスタのラッチアップを防ぐことができるものの、P型ウェル4とN型ウェル5のうちの少なくともいずれかのウェル内の寄生トランジスタに大きな電流が流れることについては全く防ぐことはできない。即ち、本発明者は、ウェル境界の寄生サイリスタのラッチアップ以外に、例えば、P型ウェル4内の寄生NPNトランジスタにおいて外部からのサージでオンになり大きな電流が流れて、最悪破壊に至ることを見出した。次の図7の断面図に、寄生バイポーラトランジスタの寄生NPNトランジスタを等価的に示している。上記実施形態1,2のようなウェル境界のラッチアップ対策だけではなく、次の実施形態3に示す寄生NPNトランジスタのラッチアップ対策も必要である。図7は、P型ウェル4内に形成される寄生NPNトランジスタの等価回路例を示す半導体装置の要部縦断面図である。図7において、P型ウェル4内のNPN構造で、N領域11に電源電圧出力端が接続されている場合に、寄生NPNトランジスタの等価回路として、N領域11にコレクタが接続され、P領域12にベースが接続され、別のN領域11出力NMOSトランジスタ7AのN領域11にエミッタが接続された寄生NPNトランジスタが形成されて、外部からのサージで寄生NPNトランジスタがオンになり、この寄生NPNトランジスタに大きな電流が流れる虞がある。これを解決するために、P型ウェル4内のNPN構造で大きな電流が流れる可能性のある電源電圧出力端に直接つながったN領域11例えばESD保護用Nダイオードと出力NMOSトランジスタ7AのN領域11との間に、素子分離のための溝分離部6LOCOS領域よりも深い上記実施形態1,2の溝分離部13または13Aで左右を分離する場合を次の実施形態3に示している。この場合も、素子分離のための溝分離部6LOCOS領域よりも深い深い溝分離部13または13Aの先端部が1×1017cm-3から1×1019cm-3の不純物濃度の層に少なくとも届く深さを有していることは上記実施形態1,2の場合と同様である。実施形態3図8は、本発明の実施形態3における高耐圧な半導体装置の要部構成例を示す縦断面図である。なお、図1および図5の構成部材と同様の作用効果を奏する構成部材には同一の部材番号を付して説明する。図8において、本実施形態3の高耐圧な半導体装置1Bは、高不純物濃度の半導体基板2上にエピタキシャル層3がエピタキシャル成長されて形成されている。このエピタキシャル層3の上部側に一導電型ウェルとしてP型ウェル4が形成されている。このP型ウェル4内に、電源電圧出力端に直接つながったN領域11例えばESD保護用Nダイオードと出力用NMOSトランジスタ7AのN領域11との間を、素子分離のための溝分離部6LOCOS領域よりも深い溝分離部13または13Aで分離する構造となっている。素子分離のための溝分離部6LOCOS領域は、電源電圧出力端に直接つながったN領域11とP領域12との境界や、P領域12と出力NMOSトランジスタ7AのN領域11との境界などに素子分離のために設けられており、溝分離部13または13Aは、溝分離部6の底部から更に設けられている。右側の溝分離部6LOCOS領域間には、出力用NMOSトランジスタ7Aが設けられている。NMOSトランジスタ7Aは、P型ウェル4の上部にゲート酸化膜9を介してゲート電極10が設けられ、その両側にソース領域とドレイン領域としてN領域11がそれぞれ設けられている。要するに、本実施形態3の高耐圧な半導体装置1Bは、素子分離のための溝分離部6LOCOS領域と、これよりも深い溝分離部13または13Aとを有し、電源電圧出力端に直接つながったN領域11例えばESD保護用Nダイオードと出力用NMOSトランジスタ7Aとを有し、これらの電源電圧出力端に直接つながったN領域11と出力用NMOSトランジスタ7Aとの間に、溝分離部13または13Aが配設されている。この場合、溝分離部6よりも深い溝分離部13または13Aの先端部は、1×1017cm-3から1×1019cm-3の濃度の層に少なくとも届く深さを有しているのは、上記実施形態1,2の場合と同様である。本実施形態3の場合も、上記実施形態1,2の場合と同様に、溝分離部13または13Aの先端部または底面部は、不純物濃度が1×1017cm-3から1×1019cm-3、より好ましくは、1×1018cm-3から1×1019cm-3、さらに好ましくは、5×1018cm-3から1×1019cm-3の範囲の高濃度不純物領域に対して0~2μmだけ接しているかまたは入っている。本実施形態3の高耐圧な半導体装置1Bにおいて、P型ウェル4内の溝分離部13または13Aの平面視構造について図9~図12を用いて詳細に説明する。図9は、図8の高耐圧な半導体装置1Bの平面視構造の一例を模式的に示す平面図である。図10は、単一のNダイオードの平面視構造の一例を模式的に示す平面図である。図11は、二つ並列のNダイオードの平面視構造の一例を模式的に示す平面図である。図12aは、図10の単一のNダイオードの等価回路を示す回路図であり、図12bは、図11の二つ並列のNダイオードの等価回路を示す回路図である。図9に示すように、平面視において、例えば保護用の二つ並列のNダイオード電源電圧出力端に直接つながったN領域11とP領域12と、二つの出力用NMOSトランジスタ7Aとの間に、上記実施形態1、2の溝分離部13または13Aが直線状に形成されて、電源電圧出力端に直接つながったN領域11から出力用NMOSトランジスタ7AのN領域11に電流が流れないように遮断している。これによって、ラッチアップに強いNPN構造を得ることができ、簡単な構成でコスト性能の両方に優れた半導体装置1Bを得ることができる。また、図10および図11に示すように、単一のNダイオードまたは二つ並列のNダイオードを構成する、電源電圧出力端に直接つながったN領域11とP領域12の周りを、溝分離部13または13Aが4角形リング状に囲むように形成されて、電源電圧出力端に直接つながったN領域11から出力用NMOSトランジスタ7AのN領域11に電流が流れないように遮断している。この場合には、図9の直線状の溝分離部13または13Aのように、電源電圧出力端に直接つながったN領域11から出力用NMOSトランジスタ7AのN領域11に回り込んで流れる電流を無くすことができる。図12aでは、図10の単一のNダイオードの等価回路を示し、図12bでは、電流容量を稼ぐために、図11の二つ並列のNダイオードの等価回路を示しているが、二つ並列のNダイオードに限らず、電流容量を稼ぐために、三つ以上並列のNダイオードを形成してもよい。1個または複数個の電源電圧出力端に直接つながったN領域11の周りにP領域12を配置し、このP領域12の周りに溝分離部13または13Aを配置した構造とする。このように、N領域11の周りのP領域12の更に周囲を囲んだ場合は、出力用NMOSトランジスタ7AのN領域11がどの方向にあっても対応できる上に、ベース領域に注入されたキャリアが回り込んで大きな電流が流れることにも対応することができる。溝分離部13または13Aの深さは、上記実施形態1,2のようにウェル境界におく場合と同様、不純物濃度が1×1017cm-3から1×1019cm-3の範囲の半導体基板2に届くかまたはそれ以上の深さとする。これらの溝分離部13または13Aは、上記実施形態1,2のようにウェル境界部だけに置くこともできるが、ウェル境界部と、電源電圧出力端に直接つながったN領域11と出力用NMOSトランジスタ7AのN領域11間の両方に置くことも可能であり、いずれにしても同じ深さなので同じ工程で形成可能である。ここで、本発明の半導体装置1Bの製造方法について説明する。上記実施形態1の溝分離部13に関し、P型ウェル4とN型ウェル5を有する半導体装置1Bの製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板2上かまたは、高濃度不純物領域を有する第2半導体基板上にエピタキシャル層3を成長させるエピタキシャル成長工程と、エピタキシャル層3と同じ深さかまたは、エピタキシャル層3を突き抜けて第1半導体基板2または第2半導体基板の高濃度不純物領域に届く深さで、電源電圧出力端につながったN領域11とNMOSトランジスタ7AのN領域11との間および、電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかまたは、電源電圧出力端につながったN領域11およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を該第1溝よりも浅く形成する第2溝形成工程と、第1溝および第2溝を同一または別々の絶縁物で充填するかまたは、第1溝および第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部13および第2溝分離部6を形成する溝分離部形成工程と、N型ウェル5とP型ウェル4を第1溝よりも浅く、第2溝よりも深く形成するウェル領域形成工程とを有している。次は、上記実施形態2の溝分離部13Aに関し、P型ウェル4とN型ウェル5とを有する半導体装置1Bの製造方法において、不純物濃度が1×1017cm-3から1×1019cm-3の高濃度不純物領域である第1半導体基板2上かまたは、高濃度不純物領域を有する第2半導体基板上にエピタキシャル層3を成長させるエピタキシャル成長工程と、エピタキシャル層3の厚さよりも浅い深さで、電源電圧出力端につながったN領域11とNMOSトランジスタ7AのN領域11との間および、電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかまたは、電源電圧出力端につながったN領域11およびP型領域の少なくともいずれかを囲むように第1溝を形成する第1溝形成工程と、第2溝を第1溝よりも浅く形成する第2溝形成工程と、第1溝および第2溝を同一または別々の絶縁物で充填するかまたは、第1溝および第2溝の内側面および底面に絶縁膜を形成した後にその内部に導体を充填して素子分離用の第1溝分離部13Aおよび第2溝分離部6を形成する溝分離部形成工程と、N型ウェル5とP型ウェル4を第1溝よりも浅く、第2溝よりも深く形成するウェル領域形成工程と、熱処理により第1半導体基板2または第2半導体基板からエピタキシャル層に不純物を拡散させて第1溝分離部13Aの先端部分を高濃度不純物領域に到達させる熱処理工程とを有している。以上により、本実施形態3によれば、P型ウェル4内で、電源端子から直接つながっているN領域11例えば電源からグランドへサージを逃がすためのN/P-構造のESD保護用ダイオードと出力用NMOSトランジスタ7Aとの間に溝分離部13または13Aが形成されているかまたは、電源端子から直接つながっているN領域11とその周囲のP領域12の更に周りを溝分離部13または13Aで囲んでいる。溝分離部13または13Aの先端部は、1×1017cm-3から1×1019cm-3の不純物濃度の層に少なくとも届く深さを有している。これによって、上記実施形態1,2のウェル境界に寄生サイリスタのオン状態防止機能に加えてまたはこれとは別に、本実施形態3のように、更に寄生NMOSトランジスタのオン状態をも防ぐことができる。したがって、工程が簡単で、よりラッチアップに強いCMOS構造に加えてまたはこれとは別に、工程が簡単で、よりラッチアップに強いNMOS構造を得ることができる。なお、本実施形態3では、P型ウェル4を少なくとも有する半導体装置1Bにおいて、P型ウェル4よりも深い高濃度不純物領域例えば半導体基板2の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部としての溝分離部13または13A、および第2溝分離部としての溝分離部6を有し、溝分離部13または13Aが、平面視で、P型ウェル4内において、電源電圧出力端につながった他導電型領域としてのN領域11とNMOSトランジスタ7Aの他導電型領域としてのN領域11との間に直線状に配設されるかまたは、電源電圧出力端につながった他導電型領域としてのN領域11を囲むように配設され、溝分離部13または13Aの深さが溝分離部6の深さよりも深く、溝分離部13または13Aの深さが高濃度不純物領域の深さと同等かまたはその高濃度不純物領域の深さよりも深く形成されている場合について説明したが、これに加えてまたはこれとは別に、N型ウェル5よりも深い高濃度不純物領域例えば半導体基板2の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部としての溝分離部13または13A、および第2溝分離部としての溝分離部6を有し、溝分離部13または13Aが、平面視で、N型ウェル5内において、電源電圧出力端につながった他導電型領域としてのP領域12とPMOSトランジスタの他導電型領域としてのP領域12との間に直線状に配設されるかまたは、電源電圧出力端につながった他導電型領域としてのP領域12を囲むように配設され、溝分離部13または13Aの深さが溝分離部6の深さよりも深く、溝分離部13または13Aの深さが高濃度不純物領域の深さと同等かまたはその高濃度不純物領域の深さよりも深く形成されていてもよい。要するに、ここで、平面視で、P型ウェル4内において、電源電圧出力端につながったN領域11とNMOSトランジスタ7AのN領域11との間に直線状に配設されるかまたは、電源電圧出力端につながったN領域11の周りのP領域12を囲むように溝分離部13または13Aを配設したのは、P型ウェル4内において、例えばESD保護用NダイオードのN領域11と出力用NMOSトランジスタ7Aの間に電流が流れるのを防ぐためである。したがって、本実施形態3の半導体装置1Bは、P型ウェルおよびN型ウェルを有する半導体装置において、該P型ウェルおよびN型ウェルよりも深い高濃度不純物領域の不純物の濃度が1×1017cm-3から1×1019cm-3であり、素子分離用の第1溝分離部および第2溝分離部を有し、該第1溝分離部が、平面視で、該P型ウェル内および該N型ウェル内の少なくとも一方において、電源電圧出力端につながったN型領域とNMOSトランジスタのN型領域との間および、電源電圧出力端につながったP型領域とPMOSトランジスタのP型領域との間の少なくともいずれかに配設されるかまたは、該電源電圧出力端につながったN型領域とP型領域の少なくともいずれかを囲むように配設され、該第1溝分離部の深さが該第2溝分離部の深さよりも深く、該第1溝分離部の深さが該高濃度不純物領域の深さと同等かまたは該高濃度不純物領域の深さよりも深く形成されている。以上のように、本発明の好ましい実施形態1~3を用いて本発明を例示してきたが、本発明は、この実施形態1~3に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1~3の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。"