"半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子と、前記容量素子の形成領域内の前記半導体基体上に形成されている導体パターンと、前記導体パターンの電位を固定するための電位固定端子と、を備える半導体装置。前記電位固定端子は、前記容量素子の形成領域内に設けられている請求項1に記載の半導体装置。前記容量素子が、前記半導体基体側の前記配線層に形成された下部電極と、前記下部電極上に形成されたインシュレータ層と、前記インシュレータ層上に形成された上部電極とからなる請求項1に記載の半導体装置。前記導体パターンは、前記半導体基体上にゲート絶縁膜を介して形成されたゲート電極であり、前記容量素子の形成領域内の前記半導体基体の表面に形成された活性領域と、前記ゲート電極とが、前記電位固定端子により電気的に接続する請求項1に記載の半導体装置。前記活性領域は前記半導体基体の電位固定が可能な領域に電気的に接続されている請求項4に記載の半導体装置。前記活性領域の形成領域と異なる位置において、前記半導体基体上に前記ゲート電極が形成されている請求項4に記載の半導体装置。前記ゲート電極、前記ゲート絶縁膜、及び、前記活性領域から構成される第2の容量素子を備える請求項1に記載の半導体装置。前記配線層に形成された容量素子と、前記第2の容量素子とが並列接続されている請求項7に記載の半導体装置。上述の半導体基体上に混載されたMIM構造の容量素子では、外部回路からの干渉による静電容量の変動等の電気的特性の低下が問題となっている。このため、容量素子を搭載する半導体装置では、電気的特性の安定化が求められている。本技術においては、容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。本技術の半導体装置は、半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子を備える。そして、容量素子の形成領域内の半導体基体上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子とを備える。本技術の半導体装置によれば、半導体基体上の配線層に容量素子が形成される。さらに、この容量素子が形成される領域において、半導体基体上に電位固定端子によって電位が固定された導体パターンが形成されている。配線層に形成される容量素子の下部に形成される導体パターンの電位が固定されているため、容量素子と導体パターンとの間に形成される容量が安定する。このため、半導体基体上に、電気的特性が安定した容量素子を構成することができる。本技術によれば、容量素子を備え、電気的特性の安定化が可能な半導体装置を提供することができる。以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。なお、説明は以下の順序で行う。1.容量素子を備える半導体装置の概要2.容量素子を備える半導体装置の第1実施形態3.半導体装置の第1実施形態の変形例4.容量素子を備える半導体装置の第2実施形態5.半導体装置の第2実施形態の変形例1.容量素子を備える半導体装置の概要容量素子を搭載する半導体装置について説明する。図1に、配線間の寄生容量を利用した容量素子を備える半導体装置として、MIMmetalinsulatormetal容量素子を備える半導体装置の構成を示す。図1Aは、半導体装置のMIM容量素子の配線の配置を示す平面図である。また、図1Bは、図1に示す半導体装置のA-A線断面図である。図1A,Bに示す半導体装置は、第1電導型p型の半導体基体11と、半導体基体11上に形成された絶縁層13と、この絶縁層13上に形成された第1~第3配線層L1,L2,L3とから構成されている。第1~第3配線層L1,L2,L3には、層間絶縁層14,15,16内に第1電極17及び第2電極18が形成されている。そして、第1電極17及び第2電極18を電極とし、電極間に挟まれた層間絶縁層14,15,16を誘電体層とするMIM容量素子が構成されている。第1電極17及び第2電極18は、図1Aに示すように半導体基体11の主面に対して平行な方向に延在する平面に、互いに向き合い、交互に入り組んだ櫛形状に配線が配置されている。第1電極17と第2電極18とは、配線が延びる方向の直交方向に互いに等しい距離を隔てて並んでいる。また、第1電極17及び第2電極18は、図1Bに示すように半導体基体11の主面に垂直な方向厚み方向では、同一パターンの配線が第1~第3配線層L1,L2,L3において重なり合って配置されている。そして、第1~第3配線層L1,L2,L3に形成された第1電極17及び第2電極18が、層間の電気的接続を担うビア19によって電気的に並列接続されている。上述のMIM容量素子は、半導体基体11の素子分離領域STI:ShallowTrenchIsolation12の領域に形成することが一般的である。半導体装置に搭載される容量素子を、半導体基体上のゲート電極や配線等の導体パターンや、半導体基体に形成された活性領域アクティブ領域上に形成すると、外部回路からの干渉による静電容量の変動を引き起こす。このため、容量素子は、STI等の素子分離領域上のみに形成する。しかしながら、半導体装置の微細化が進むにつれ、半導体基体上に形成されるゲート電極やアクティブ領域のパターン密度の制限が厳しくなっている。例えば、65nm世代のCMOSComplementaryMetalOxideSemiconductorプロセスでは、50μm×50μm当たりのパターン密度を30以上にする必要がある。このパターン密度が低下すると、素子分離領域に埋め込んだ絶縁膜を平坦化するためのCMPChemicalMechanicalPolishing工程において、ディッシングによる絶縁層の消失等が起こる。また、エッチング後のゲート電極の線幅がそのパターン密度に依存して、MOSFETの電気的特性のバラツキが大きくなる問題が発生する。このように、MOSFETMetalOxideSemiconductorFieldEffectTransistor等の半導体装置の電気的特性を保障するため、半導体基体上のパターン密度を最適化する必要がある。加えて、半導体装置の製造過程で実施されるRTARapidThermalAnnealにおいて、基体上の熱分布とこれらのパターン密度との関係が問題となる。このため、半導体装置の特性バラツキを低減する上で、半導体基体上のパターン密度の最適化が必要である。上述のように、パターン密度の低下による半導体装置の特性の低下を防止するためには、素子分離領域上にも、他の領域と同様に、導体パターンと接続せず、電気的にフローティング状態のダミーゲート電極、ダミーアクティブ領域等のダミーパターンを形成する。ダミーパターンを形成することにより、CMP工程における平坦性を向上することができる。一般的に、CMP工程での平坦化を可能にするダミーパターンは、半導体装置の設計段階において、設計システムにより自動発生させている。しかし、素子分離領域上にダミーパターンを形成した場合には、上述のように外部回路からの干渉による静電容量の変動を引き起こす原因となる。特に、素子分離領域上に自動発生させるダミーゲート電極やダミーアクティブ領域のパターンは、電気的にフローティング状態となる。このため、ダミーゲート電極と第1電極及び第2電極との容量結合が無視できない場合には、ダミーゲート電極を介した第1電極及び第2電極へのノイズ信号の混入が問題となる。また、ゲート電極およびアクティブ領域のパターン密度が異なる領域では、自動発生させるダミーパターンの大きさや発生数が、それぞれのMIM容量素子の形成領域において異なる。このため、MIM容量素子の第1電極及び第2電極に寄生する対基板容量が、MIM容量素子ごとに大きく変動してしまう。上述のダミーパターンとMIM容量素子との間の寄生容量の変動を防ぐ方法として、図2に示すように、ダミーゲート電極及びダミーアクティブ領域を固定電位に電気的に接合することが考えられる。図2は、図示しない半導体基体上に形成されているMIM容量素子の第1電極17及び第2電極18の配置、並びに、MIM容量素子形成領域のダミーパターンとして、ダミーゲート電極21及びダミーアクティブ領域23の配置を示す。MIM容量素子の外周部図面上方に設けられた電位固定端子24に、接続用導体部25を介してダミーゲート電極21が電気的に接続されている。このような電位固定端子24との接続を行うことにより、フローティング状態であったダミーゲート電極21の電位が固定される。同様に、ダミーアクティブ領域23を、図示しない電位固定端子に電気的に接続することにより、ダミーアクティブ領域23の電位が固定される。しかし、図2に示す構成では、MIM容量素子の形成領域の外部、特に、第1電極17及び第2電極18による配線形成領域の外周部に電位固定端子24を形成しなければならない。この場合、MIM容量素子の面積が大きいと、電位固定端子24の形成面積が大きくなり、レイアウトの自由度が低下する。また、ダミーゲート電極21の面積を大きくした場合には、電位固定端子24から離れた位置、例えば、MIM容量素子の中央付近等の部分において、ダミーパターンの電位が不安定になる。従って、図2に示すようなMIM容量素子の外周に電位固定端子を形成し、ダミーパターンを電位固定端子に電気的に接続する構成では、MIM容量素子の電位を安定化することが困難である。2.容量素子を備える半導体装置の第1実施形態以下、容量素子を備える半導体装置の第1実施形態について説明する。図3に第1実施形態の半導体装置の構成を示す。図3Aに、配線間の寄生容量を利用した容量素子を備える半導体装置として、MIMmetalinsulatormetal容量素子を備える半導体装置の構成を示す。図3Aは、半導体装置のMIM容量素子の配線、及び、半導体基体上の導体パターンの配置を示す平面図である。図3Bは、図3Aに示す平面図のA-A線断面図であり、図3Cは、図3Aに示す平面図のB-B線断面図である。図3A~Cに示すように、半導体装置に搭載されるMIM容量素子10は、半導体基体11の主面に対して平行な方向に延在する配線である第1電極17及び第2電極18と、第1電極17と第2電極18との間に形成された絶縁層とから構成される。そして、MIM容量素子10が形成される領域の下部には、半導体基体に形成されたクティブ領域ゲート電極と、アクティブ領域上に形成されたゲート電極とを備える。ゲート電極は、CMP工程における平坦化を確保するための導体パターンとして形成されている。上述の導体パターンは、MIM容量素子10の形成領域外の導電体との接続を持たないためフローティング状態であり、通常のトランジスタ等におけるゲート電極及びアクティブ領域としては機能しない導体パターンである。以下、導体パターンゲート電極をダミーゲート電極21、アクティブ領域をダミーアクティブ領域23、導体パターン及びアクティブ領域のパターンをダミーパターン20とする。図3Bに示すようにMIM容量素子10は、第1導電型p型の半導体基体11上に形成される。半導体基体11の表面には、例えば、ダミーアクティブ領域23と、このダミーアクティブ領域23を分離するための素子分離領域STI12が形成されている。また、ダミーアクティブ領域23上にはゲート絶縁膜22を介してダミーゲート電極21が形成されている。そして、ダミーゲート電極21を覆って半導体基体11上に絶縁層13が形成されている。絶縁層13上には、下層から順に第1配線層L1、第2配線層L2、及び、第3配線層L3が形成されている。第1~第3配線層L1,L2,L3は、半導体基体11の主面に対して平行な方向に延在する平面に沿って形成されている。第1~第3配線層L1,L2,L3には、それぞれMIM容量素子10を構成する配線と層間絶縁層14,15,16とが形成されている。絶縁層13上の第1配線層L1は、第1電極17A、第2電極18A、及び、層間絶縁層14から形成されている。また、第1配線層L1に電位固定配線26が形成されている。第2配線層L2は、第1電極17B、第2電極18B、及び、層間絶縁層15から形成されている。第3配線層L3は、第1電極17C、第2電極18C、及び、層間絶縁層16から形成されている。従って、MIM容量素子10を構成する第1電極17及び第2電極18は、第1~第3配線層L1~3に形成された第1電極17A~Cと、第2電極18A~Cとから構成されている。MIM容量素子10を構成する第1電極17と、第2電極18は、第1~第3配線層L1,L2,L3の平面上に所定の方向に互いに等しい間隔を隔てて並列されている。また、第1電極17は、第1~第3配線層L1,L2,L3において、第1電極17A~Cが、それぞれ重なり合って配置された同一パターンからなる。第2電極18も同様に、第1~第3配線層L1,L2,L3において、第2電極18A~Cが、それぞれ重なり合って配置された同一パターンからなる。また、第1電極17と第2電極18は、同じ配線層内において、交互に入り組んだ櫛形状に配置された配線である。また、第1電極17と第2電極18は、互いに配線が延びる方向の直交方向に、等しい距離を隔てて向き合うように形成されている。第1電極17は、第1~第3配線層L1~3を貫通するビア19により、各配線層の第1電極17A~Cが電気的に接続されている。第2電極18は、第1~第3配線層L1~3を貫通するビア19により、各配線層の第2電極18A~Cが電気的に接続されている。ダミーパターン20は、ダミーゲート電極21とダミーアクティブ領域23とから形成されている。ダミーアクティブ領域23は、半導体基体11と同じ第1導電型p型の半導体領域からなる。そして、図3Aに示すように、ダミーゲート電極21とダミーアクティブ領域23とは、電位固定端子28により電気的に接続されている。図3Cに示すように、第1配線層L1に形成された電位固定配線26と、電位固定配線26からダミーゲート電極21とダミーアクティブ領域23に接続するプラグ27とにより、電気的な接続が形成されている。MIM容量素子10を構成する第1電極17、第2電極18及びビア19、並びに、電位固定端子28を構成する電位固定配線26及びプラグ27は、例えば、銅Cu及びアルミニウムAl等から形成されている。素子分離領域12及び層間絶縁層14~16を形成する絶縁体層は、例えば、TEOStetraethylorthosilicate及びHDPhighdensityplasma等により形成されたシリコン酸化物や、シリコン窒化物等から構成される。ダミーゲート電極21は、リンやボロンをドーピングしたポリシリコン等から構成される。ダミーパターン20は、半導体装置の設計において予め定められたパターン密度を維持できる大きさで形成する。つまり、MIM容量素子の形成領域において、ダミーパターン20により所定のパターン密度を維持することにより、半導体装置の設計段階において、設計システムによるダミーパターンの自動発生を防ぐ。また、ダミーパターン20は、素子分離領域に埋め込んだ絶縁膜の平坦化等のCMP工程において、ディッシング等の問題が発生しないパターン密度に、規模と密度を調整する。ダミーアクティブ領域23は、p型の半導体基体11上に形成されている。このため、半導体基体11の電位によりダミーアクティブ領域23の電位が固定されている。そして、電位固定端子28により、ダミーゲート電極21がダミーアクティブ領域23に電気的に接続されているため、ダミーアクティブ領域23の電位によってダミーゲート電極21の電位が固定される。従って、ダミーゲート電極21と第1電極17および第2電極18との間で容量結合していても、ダミーゲート電極21を介したノイズ信号の混入を防止できる。そして、ダミーパターンとMIM容量素子との間の寄生容量の変動を防ぐことができる。また、図3A~Cに示すように、MIM容量素子10の形成領域内の第1配線層L1を利用して電位固定端子28を形成することにより、上述の図2に示す構成に比べて、素子面積を小さくすることができる。従って、MIM容量素子の設計の自由度を向上することができる。さらに、MIM容量素子10の形成領域内に電位固定端子28が形成できるため、素子面積を変えずにダミーパターン20に対して複数の電位を固定することができる。この結果、ダミーパターン20の面積を大きくした場合にも、複数の電位固定端子を形成することにより、安定した電位の固定が可能である。また、ダミーパターン20のパターン密度を調整することにより、MIM容量素子の形成領域内における、フローティング状態のダミーパターンの自動発生を防ぐことができる。このため、MIM容量素子10の形成領域において、ダミーパターンの発生率及びダミーパターンの密度差に起因する、第1電極17及び第2電極18と基体11との寄生容量の変動を防ぐことができるなお、上述の実施の形態では、MIM容量素子の多層配線構造として、3層配線を例に記載したが、配線層の数は特に限定されず、3層以上の多層配線、又は、3層以下としてもよい。また、上述の半導体装置では、図示しない領域において半導体基体上に、公知の電界効果トランジスタFET等の能動素子が形成されている。MIM容量素子の形成領域のダミーパターンのゲート電極ダミーゲート電極は、上記能動素子のゲート電極と同じ層において、同じ材料及び同じ工程において形成することができる。また、MIM容量素子の形成領域のダミーパターンのアクティブ領域ダミーアクティブ領域は、上記能動素子のアクティブ領域と同じ材料及び同じ工程により形成することができる。さらに、電位固定端子も、配線形成工程において同じ材料により形成することができる。従って、従来の半導体装置の製造方法から工程を追加することなく、上述の第1実施形態のMIM容量素子を備える半導体装置を製造することができる。3.半導体装置の第1実施形態の変形例次に、上述の第1実施形態のMIM容量素子を備える半導体装置の変形例について説明する。なお、以下の説明では、上述の第1実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。[変形例1:ダミーアクティブ領域]図4に、第1実施形態の変形例1の半導体装置の構成を示す。図4は、上述の第1実施形態の図3Bに対応する半導体装置の断面図である。図4に示す半導体装置は、ダミーパターン20を構成するダミーアクティブ領域29が、半導体基体11と異なる導電型で形成されている。つまり、ダミーアクティブ領域29は、第2導電型n型の半導体領域から構成されている。また、n型の半導体領域により形成されているダミーアクティブ領域29は、素子分離領域12の下部において、隣接するダミーアクティブ領域29同士が連続して形成されている。なお、MIM容量素子10の構成は、上述の第1実施形態と同様である。また、ダミーゲート電極21とダミーアクティブ領域29を電気的に接続する電位固定端子28も上述の第1実施形態と同様に構成することができる。図4に示すように、ダミーアクティブ領域29の導電型が、半導体基体11と異なる導電型から形成されている場合でも、p型の半導体基体11により電位が固定される。そして、図示しない電位固定端子28によって、ダミーゲート電極21の電位がn型のダミーアクティブ領域29の電位により固定できる。このため、ダミーパターン20の電位を固定することができる。従って、上述の第1実施形態と同様に、ダミーゲート電極21を介したノイズ信号の混入や、ダミーパターンとMIM容量素子との間の寄生容量の変動を防ぐことができる。[変形例2~4:ダミーパターンの構成]次に、図5に、第1実施形態の変形例2の半導体装置の構成を示す。また、図6に、第1実施形態の変形例3の半導体装置の構成を示す。図7に、第1実施形態の変形例4の半導体装置の構成を示す。図5~7は、上述の第1実施形態の図3Aに対応する、半導体装置のMIM容量素子の配線、及び、ダミーパターンの配置を示す平面図である。図5に示す半導体装置は、MIM容量素子10の形成領域内において、ダミーアクティブ領域23が複数に分割されている。また、MIM容量素子10の形成領域内において、ダミーゲート電極21が、複数のダミーアクティブ領域23上に連続して形成されている。ダミーアクティブ領域23は、1個のダミーゲート電極21に対して、素子分離領域12により分割されている。そして、隣接する複数のダミーアクティブ領域23上及び素子分離領域12上に連続して、ダミーゲート電極21が形成されている。なお、電位固定端子28は、ダミーゲート電極21の電位が固定できればよい。このため、図5に示すように、電位固定端子28がダミーアクティブ領域23毎に形成されていてもよく、ダミーゲート電極21に対応して複数のダミーアクティブ領域23に1つの電位固定端子28を形成してもよい。また、ダミーアクティブ領域23内に複数の電位固定端子28を形成してもよい。図6に示す半導体装置は、MIM容量素子10の形成領域内において、ダミーアクティブ領域23とダミーゲート電極21とが、異なる位置に形成されている。このように、ダミーパターン20は、ダミーアクティブ領域23上にダミーゲート電極21が形成されない構成とすることができる。図6に示すダミーパターン20は、MIM容量素子10の形成領域内で複数に分離されたダミーゲート電極21と、ダミーゲート電極21が形成されている位置の周囲に形成されているダミーアクティブ領域23とからなる。この場合にも、ダミーゲート電極21の電位を固定するために、電位固定配線26を介して、ダミーゲート電極21とダミーアクティブ領域23とが電気的に接続される。図7に示す半導体装置は、MIM容量素子10の形成領域内において、ダミーゲート電極21とダミーアクティブ領域23とが、平行して一方向に延びる短冊状に、異なる位置に形成されている。図7に示す構成では、MIM容量素子10の第1電極17及び第2電極18と、ダミーゲート電極21とが直交配列した配置となる。このような構成とすることにより、MIM容量素子10の電極と、ダミーゲート電極21の重なりを最小限にして、電極とダミーゲート電極21との間の寄生容量を最適化することができる。変形例2~4に示すように、ダミーゲート電極21はゲート電極として機能しない導体パターンであり、ダミーアクティブ領域23は、ダミーゲート電極21の電位を固定するために形成された領域である。このため、通常のトランジスタのゲート電極及びアクティブ領域のように、配置や構成が限定されない。従って、ダミーゲート電極21の電位が固定され、さらに、所定のパターン密度を有していれば、半導体装置のダミーパターン20の構成は特に限定されない。[変形例5:配線層及び電位固定端子]次に、図8A、Bに、第1実施形態の変形例5の半導体装置の構成を示す。図8Aは、上述の第1実施形態の図3Aに対応する、半導体装置のMIM容量素子の配線、及びダミーパターンの配置を示す平面図である。また、図8Bは、図8AのA-A線断面図であり、上述の第1実施形態の図3Cに対応する半導体装置の断面図である。図8A、Bに示す半導体装置では、第1配線層L1に、電位固定端子28の電位固定配線26のみが形成されている。そして、第2配線層L2と第3配線層L3とに、MIM容量素子10を構成する第1電極17と第2電極18とが形成されている。このように、電位固定配線26とMIM容量素子10の電極を、それぞれ別の層に形成することも可能である。例えば、MIM容量素子10を形成するための配線層の数が限定されている場合には、電極と同じ配線層に電位固定配線26が形成されていると、電極用の配線を形成する面積が電位固定配線26の面積分減少する。この場合には、電位固定配線26とMIM容量素子10の電極とを、それぞれ別の層に形成することにより、電極用の配線を形成するための面積を減少させずに、MIM容量素子10を形成することができる。[変形例6:MIM容量素子の構成]次に、図9A~Cに、第1実施形態の変形例6の半導体装置の構成を示す。図9Aは、上述の第1実施形態の図3Aに対応する、半導体装置のMIM容量素子の配線、及びダミーパターンの配置を示す平面図である。また、図9Bは、上述の第1実施形態の図3Bに対応する半導体装置の断面図である。図9Cは、上述の第1実施形態の図3Cに対応する半導体装置の断面図である。図9に示す第1実施形態の変形例9の半導体装置は、上部電極、下部電極及びインシュレータ絶縁層33からなるMIM容量素子30を備える。図9Bに示すように、MIM容量素子30の上部電極は、第3配線層L3に形成される配線からなる第1電極31である。MIM容量素子30の下部電極は、第2配線層L2に形成される配線からなる第2電極32である。そして、第1電極31と第2電極32との間に、インシュレータ33が設けられている。また、図9Aに示すように、第1電極31、第2電極32及びインシュレータ絶縁層33は、第1~第3配線層L1,L2,L3において、それぞれ少なくとも一部が重なり合う位置に配置されている。インシュレータ33には、例えば、TEOS等により形成されたシリコン酸化物やTa2O5等が用いられる。上述のように半導体装置に搭載するMIM容量素子としては、図3に示す同じ配線層内において等距離で交互に入り組んだ櫛形状の配線による構成だけでなく、図9に示す厚み方向に容量素子を形成した構成も適用できる。なお、図9に示す第1実施形態の変形例6の半導体装置において、ダミーパターン20、及び、電位固定端子28は、上述の第1実施形態と同様の構成とすることができる。また、ダミーパターン20、及び、電位固定端子28は、第1実施形態の変形例1~5に示す構成と同様の構成とすることもできる。4.容量素子を備える半導体装置の第2実施形態次に、容量素子を備える半導体装置の第2実施形態について説明する。図10に第2実施形態の半導体装置の構成を示す。図10Aに、配線間の寄生容量を利用した容量素子を備える半導体装置として、MIMmetalinsulatormetal容量素子からなる第1の容量素子と、MOSMetalOxideSemiconductor容量素子からなる第2の容量素子を備える半導体装置の構成を示す。図10Aは、半導体装置のMIM容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。図10Bは、図10Aに示す平面図のA-A線断面図であり、図10Cは、図10Aに示す平面図のB-B線断面図である。図10A~Cに示すように、半導体装置に搭載されるMIM容量素子10は、上述の第1実施形態と同様の構成である。つまり、半導体基体11の主面に対して平行な方向に延在する配線である第1電極17及び第2電極と、第1電極17と第2電極18との間に形成された絶縁層とから構成される。MIM容量素子10は、第1~第3配線層L1~3に形成された第1電極17A~Cと、第2電極18A~Cと、層間絶縁層14,15,16とから構成されている。また、第1電極17と第2電極18は、同じ配線層内において、配線が延びる方向の直交方向に互いに等しい距離を隔てて向き合い、交互に入り組んだ櫛形状に配置された配線である。また、図10Bに示すように、半導体装置のMIM容量素子10が形成される領域の下部に、MOS容量素子37が形成されている。MOS容量素子37は、第1導電型p型の半導体基体11上に形成される。半導体基体11の表面には、第2導電型n型のアクティブ領域36と、このアクティブ領域36を分離するための素子分離領域STI12が形成されている。そして、アクティブ領域36上にはゲート絶縁膜35を介してゲート電極34が形成されている。そして、ゲート電極34を覆って半導体基体11上に絶縁層13が形成されている。図10Cに示すように、MOS容量素子37のアクティブ領域36と第1電極17とが、プラグ38を介して電気的に接続されている。そして、MOS容量素子37のゲート電極34と第2電極18とが、プラグ39を介して電気的に接続されている。このような構成により、MIM容量素子10とMOS容量素子37とが並列接続されている。上述の構成の半導体装置では、ゲート電極34がプラグ39に接続することにより、ゲート電極34の電位が固定される。つまり、第1電極17及び第2電極18が、ゲート電極34とアクティブ領域36を接続する電位固定配線となり、第1電極17及び第2電極18とプラグ38,39とにより電位固定端子が形成されている。MIM容量素子10を構成する第1電極17、第2電極18及びビア19、並びに、電位固定端子28を構成する電位固定配線26及びプラグ27は、例えば、銅Cu及びアルミニウムAl等から形成されている。素子分離領域12及び層間絶縁層14~16を形成する絶縁体層は、例えば、TEOStetraethylorthosilicate及びHDPhighdensityplasma等により形成されたシリコン酸化物や、シリコン窒化物等から構成される。また、ゲート電極34は、リンやボロンをドーピングしたポリシリコン等から構成される。MOS容量素子37は、半導体装置の設計において予め定められたパターン密度を維持できる大きさで形成する。つまり、MIM容量素子の形成領域において、ゲート電極34により所定のパターン密度を維持することにより、半導体装置の設計段階において、設計システムによるダミーパターンの自動発生を防ぐ。また、MOS容量素子37は、素子分離領域に埋め込んだ絶縁層の平坦化等のCMP工程において、ディッシング等の問題が発生しないパターン密度に、規模と密度を調整する。所定のパターン密度となるように、ゲート電極34と、アクティブ領域36を形成することにより、CMP工程における平坦性を確保することができる。上述の第2実施形態の半導体装置によれば、上述の第1実施形態でダミーパターンとして用いていたゲート電極及びアクティブ領域を、MOS容量素子37として用いている。このため、第1実施形態と同様の効果を有すると共に、配線層に形成するMIM容量素子10と半導体基体11上に形成するMOS容量素子37とにより、面積当たりの容量をさらに増加させることができる。なお、第2実施形態の半導体装置において、第1電極17及び第2電極18とアクティブ領域36との接続、及び、第1電極17とゲート電極34との接続は、MIM容量素子10の形成領域内において任意の位置に形成することができる。このため、ゲート電極やアクティブ領域の面積を大きくした場合にも、複数の電位固定端子を形成することにより、安定した電位固定が可能である。従って、半導体装置における容量素子の設計の自由度を向上することができる。5.半導体装置の第2実施形態の変形例次に、上述の第2実施形態のMIM容量素子を備える半導体装置の変形例について説明する。なお、以下の説明では、上述の第1実施形態及び第2実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。[変形例1,2:MOS容量素子のパターンの構成]図11に、第2実施形態の変形例1の半導体装置の構成を示す。また、図12に第2実施形態の変形例2の半導体装置の構成を示す。図11及び図12は、上述の第2実施形態の図10Aに対応する、半導体装置のMIM容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。図11に示す半導体装置は、MIM容量素子10の形成領域内において、アクティブ領域36上に、分割された複数のゲート電極34が形成されている。アクティブ領域36は、素子分離領域12により分割された領域に形成され、アクティブ領域36上にそれぞれゲート電極34が形成されている。また、図12に示す半導体装置は、MIM容量素子10の形成領域内において、分割された複数のアクティブ領域36とゲート電極34とが形成されている。アクティブ領域36は、素子分離領域12により分割されている。そして、隣接する複数のゲート電極34に対してアクティブ領域36が連続して半導体基体11に形成されている。なお、MIM容量素子10の構成は、第2実施形態と同様である。また、ゲート電極34とアクティブ領域36を電気的に接続するための第1電極17及び第2電極18からのプラグ38,39も、第2実施形態と同様に構成することができる。上述の変形例1,2に示すように、MOS容量素子がMIM容量素子と並列接続され、ゲート電極34の電位が固定され、さらに、所定のパターン密度を有していれば、ゲート電極34及びアクティブ領域36の配置や構成は特に限定されない。[変形例3:MIM容量素子の構成]図13A~Cに、第2実施形態の変形例3の半導体装置の構成を示す。図13Aは、上述の第2実施形態の図10Aに対応する、半導体装置のMIM容量素子の配線、導体パターン、及び、アクティブ領域の配置を示す平面図である。また、図13Bは、上述の第2実施形態の図10Bに対応する半導体装置の断面図である。図13Cは、上述の第2実施形態の図10Cに対応する半導体装置の断面図である。図13に示す第2実施形態の変形例3の半導体装置は、上部電極、下部電極及びインシュレータ絶縁層33からなるMIM容量素子30を備える。図13Bに示すように、MIM容量素子30の上部電極は、第2配線層L2に形成される配線からなる第1電極31である。MIM容量素子30の下部電極は、第1配線層L1に形成される配線からなる第2電極32である。そして、第1電極31と第2電極32との間に、インシュレータ33が設けられている。また、図13Aに示すように、第1電極31、第2電極32及びインシュレータ絶縁層33は、第1~第3配線層L1,L2,L3において、それぞれ少なくとも一部が重なり合う位置に配置されている。インシュレータ33には、例えば、TEOS等により形成されたシリコン酸化物やTa2O5等を用いる。さらに、図13Cに示すように、第2電極32とMOS容量素子37のアクティブ領域36とが、プラグ38により電気的に接続されている。そして、第1電極31とMOS容量素子37のゲート電極34とが、電位固定配線26及びビア19を介して、プラグ39により電気的に接続されている。このように、上述のMIM容量素子30の上部電極第1電極31及び下部電極第2電極33と、MOS容量素子37のゲート電極34及びアクティブ領域36とが接続することにより、MIM容量素子30とMOS容量素子37とが並列接続されている。上述の構成の半導体装置では、ゲート電極34がプラグ39に接続することにより、ゲート電極34の電位が固定される。つまり、第1電極及び第2電極が、ゲート電極34とアクティブ領域36を接続する電位固定配線となり、電位固定配線26、第1電極31及び第2電極32、プラグ38,39により電位固定端子が形成されている。上述のように半導体装置に搭載するMIM容量素子としては、図10に示す同じ配線層内において等距離で交互に入り組んだ櫛形状の配線による構成だけでなく、図13に示す厚み方向に容量素子を形成した構成も適用できる。なお、図13に示す第2実施形態の変形例3の半導体装置において、上部電極、下部電極及びインシュレータ絶縁層33からなるMIM容量素子30は、第2実施形態の変形例1,2に示す構成にも適用することができる。なお、上述の半導体撮像素子では、第1導電型をp型とし、第2導電型をn型として記載しているが、本技術においてn型とp型の導電型は逆でもよい。なお、本開示は以下のような構成も取ることができる。1半導体基体上の配線層に形成されている配線と絶縁層とからなる容量素子と、前記容量素子の形成領域内の前記半導体基体上に形成されている導体パターンと、前記導体パターンの電位を固定するための電位固定端子と、を備える半導体装置。2前記電位固定端子は、前記容量素子の形成領域内に設けられている1に記載の半導体装置。3前記容量素子が、前記半導体基体側の配線層に形成された下部電極と、前記下部電極上に形成されたインシュレータ層と、前記インシュレータ層上に形成された上部電極とからなる1に又は2に記載の半導体装置。4前記導体パターンは、前記半導体基体上にゲート絶縁膜を介して形成されたゲート電極であり、前記容量素子の形成領域内の前記半導体基体の表面に形成された活性領域と、前記ゲート電極とが、前記電位固定端子により電気的に接続する1から3のいずれかに記載の半導体装置。5前記活性領域は前記半導体基体の電位固定が可能な領域に電気的に接続されている1から4のいずれかに記載の半導体装置。6前記活性領域の形成領域と異なる位置において、前記半導体基体上に前記ゲート電極が形成されている1から5のいずれかに記載の半導体装置。7前記ゲート電極、前記ゲート絶縁膜、及び、前記活性領域からなる第2の容量素子を備える1から6のいずれかに記載の半導体装置。8前記配線層に形成された容量素子と、前記第2の容量素子とが並列接続されている7に記載の半導体装置。"