"上面、下面および4つの側面を有する本体と、前記本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備え、前記本体は、積層された第1および第2の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記複数のワイヤに電気的に接続された複数の第1の端子と、前記主要部分の下面に配置されて前記複数のワイヤに電気的に接続された複数の第2の端子とを有し、前記第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の電極とを含み、前記複数の電極は、前記半導体チップに対して前記第2の面とは反対側に配置され、前記第1の階層部分と第2の階層部分は、前記第2の面同士が対向するように接合され、前記複数の第1の端子は、前記第1の階層部分における前記複数の電極を用いて構成され、前記複数の第2の端子は、前記第2の階層部分における前記複数の電極を用いて構成されていることを特徴とする積層チップパッケージ。前記第1および第2の階層部分における前記複数の電極のレイアウトは同じであり、前記複数の電極は、前記第1の階層部分において前記複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、前記第2の階層部分において前記複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含むことを特徴とする請求項1記載の積層チップパッケージ。前記複数の電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含むことを特徴とする請求項2記載の積層チップパッケージ。前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、前記第1および第2の階層部分の少なくとも一方において、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項1記載の積層チップパッケージ。前記第1の階層部分における複数の電極は、前記複数の第1の端子を構成するために用いられない1つ以上の電極を含み、前記第2の階層部分における複数の電極は、前記複数の第2の端子を構成するために用いられない1つ以上の電極を含むことを特徴とする請求項1記載の積層チップパッケージ。前記本体の上面に垂直な方向から見たときに、前記複数の第2の端子は、前記複数の第1の端子とオーバーラップする位置に配置され、前記複数の第2の端子が、それぞれ対応する第1の端子に前記ワイヤを介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成され、前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項1記載の積層チップパッケージ。前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項6記載の積層チップパッケージ。前記複数のワイヤは、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続ワイヤと、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項6記載の積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項1記載の積層チップパッケージ。前記半導体チップは、4つの側面を有し、前記第1および第2の階層部分の各々は、更に、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含み、前記絶縁部は、前記複数のワイヤが配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有することを特徴とする請求項1記載の積層チップパッケージ。前記第1および第2の階層部分の一方は第1の種類の階層部分であり、前記第1および第2の階層部分の他方は第2の種類の階層部分であり、前記第1の種類の階層部分では、前記半導体チップは、前記複数のワイヤのうちの2つ以上のワイヤに電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されていないことを特徴とする請求項1記載の積層チップパッケージ。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項11記載の積層チップパッケージ。請求項1記載の積層チップパッケージを複数個製造する方法であって、各々が前記第1および第2の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数のチップ接続電極が前記半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では前記複数のチップ接続電極が前記半導体チップ予定部に接触しないように、前記複数のチップ接続電極を形成する工程とを含むことを特徴とする請求項13記載の積層チップパッケージの製造方法。積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、前記複数のサブパッケージの各々は、上面、下面および4つの側面を有する本体と、前記本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備え、前記本体は、積層された第1および第2の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面に配置されて前記複数のワイヤに電気的に接続された複数の第1の端子と、前記主要部分の下面に配置されて前記複数のワイヤに電気的に接続された複数の第2の端子とを有し、前記第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の電極とを含み、前記複数の電極は、前記半導体チップに対して前記第2の面とは反対側に配置され、前記第1の階層部分と第2の階層部分は、前記第2の面同士が対向するように接合され、前記複数の第1の端子は、前記第1の階層部分における前記複数の電極を用いて構成され、前記複数の第2の端子は、前記第2の階層部分における前記複数の電極を用いて構成され、上下に隣接する任意の2つのサブパッケージにおいて、上側のサブパッケージにおける複数の第2の端子は、下側のサブパッケージにおける複数の第1の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。前記第1および第2の階層部分における前記複数の電極のレイアウトは同じであり、前記複数の電極は、前記第1の階層部分において前記複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、前記第2の階層部分において前記複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含むことを特徴とする請求項15記載の複合型積層チップパッケージ。前記複数の電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含むことを特徴とする請求項16記載の複合型積層チップパッケージ。前記複数の電極は、前記半導体チップとの電気的接続のための複数のチップ接続電極を含み、前記第1および第2の階層部分の少なくとも一方において、前記複数のチップ接続電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項15記載の複合型積層チップパッケージ。前記第1の階層部分における複数の電極は、前記複数の第1の端子を構成するために用いられない1つ以上の電極を含み、前記第2の階層部分における複数の電極は、前記複数の第2の端子を構成するために用いられない1つ以上の電極を含むことを特徴とする請求項15記載の複合型積層チップパッケージ。前記本体の上面に垂直な方向から見たときに、前記複数の第2の端子は、前記複数の第1の端子とオーバーラップする位置に配置され、前記複数の第2の端子が、それぞれ対応する第1の端子に前記ワイヤを介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成され、前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項15記載の複合型積層チップパッケージ。前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項20記載の複合型積層チップパッケージ。前記複数のワイヤは、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続ワイヤと、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパスワイヤとを含むことを特徴とする請求項20記載の複合型積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項15記載の複合型積層チップパッケージ。前記複数のサブパッケージのうちの少なくとも1つにおいて、前記第1および第2の階層部分の一方は第1の種類の階層部分であり、前記第1および第2の階層部分の他方は第2の種類の階層部分であり、前記第1の種類の階層部分では、前記半導体チップは、前記複数のワイヤのうちの2つ以上のワイヤに電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれのワイヤにも電気的に接続されておらず、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備え、前記追加部分は、少なくとも1つの追加半導体チップと、前記少なくとも1つの追加半導体チップが前記少なくとも1つのサブパッケージの第2の種類の階層部分における半導体チップの代替となるように、前記複数のサブパッケージのうちのいずれかにおける複数の第1の端子または複数の第2の端子と前記少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする請求項15記載の複合型積層チップパッケージ。前記追加部分は、上面、下面および4つの側面を有する追加部分本体を備え、前記追加部分本体は、前記少なくとも1つの追加半導体チップを含み、前記追加部分配線は、前記追加部分本体の少なくとも1つの側面に配置された複数の追加部分ワイヤと、前記追加部分本体の上面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第1の追加部分端子と、前記追加部分本体の下面に配置されて前記複数の追加部分ワイヤに電気的に接続された複数の第2の追加部分端子とを含むことを特徴とする請求項24記載の複合型積層チップパッケージ。前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項24記載の複合型積層チップパッケージ。請求項15記載の複合型積層チップパッケージを製造する方法であって、前記複数のサブパッケージを作製する工程と、前記複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。請求項24記載の複合型積層チップパッケージを製造する方法であって、前記複数のサブパッケージを作製する工程と、前記追加部分を作製する工程と、前記複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。特許文献1に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeoWaferを作製するため、NeoWaferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。前述のように、特許文献2には、それぞれフレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献2には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する2方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。特許文献2に記載された多層モジュールでは、1つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、90~99である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。1つの積層チップパッケージに不良チップが含まれる可能性を低くするために、1つの積層チップパッケージに含まれるチップの数を少なくすることが考えられる。この場合、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージを電気的に接続するための配線が複雑になるという問題点がある。本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、その結果、所望の数の半導体チップを含むパッケージを低コストで実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。本発明の積層チップパッケージは、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された第1および第2の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて複数のワイヤに電気的に接続された複数の第1の端子と、主要部分の下面に配置されて複数のワイヤに電気的に接続された複数の第2の端子とを有している。第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の電極とを含んでいる。複数の電極は、半導体チップに対して第2の面とは反対側に配置されている。第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合されている。複数の第1の端子は、第1の階層部分における複数の電極を用いて構成されている。複数の第2の端子は、第2の階層部分における複数の電極を用いて構成されている。本発明の積層チップパッケージにおいて、第1および第2の階層部分における複数の電極のレイアウトは同じであってもよい。この場合、複数の電極は、第1の階層部分において複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、第2の階層部分において複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含んでいてもよい。また、複数の電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含んでいてもよい。また、本発明の積層チップパッケージにおいて、複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含み、第1および第2の階層部分の少なくとも一方において、複数のチップ接続電極は、半導体チップに接触してこれに電気的に接続されていてもよい。また、本発明の積層チップパッケージにおいて、第1の階層部分における複数の電極は、複数の第1の端子を構成するために用いられない1つ以上の電極を含み、第2の階層部分における複数の電極は、複数の第2の端子を構成するために用いられない1つ以上の電極を含んでいてもよい。また、本発明の積層チップパッケージにおいて、本体の上面に垂直な方向から見たときに、複数の第2の端子は、複数の第1の端子とオーバーラップする位置に配置されていてもよい。この場合、複数の第2の端子が、それぞれ対応する第1の端子にワイヤを介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成されていてもよい。複数の対は、複数の非オーバーラップ端子対を含んでいてもよい。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。上記複数の対が、複数の非オーバーラップ端子対を含んでいる場合、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。また、複数のワイヤは、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続ワイヤと、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパスワイヤとを含んでいてもよい。また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。また、本発明の積層チップパッケージにおいて、半導体チップは、4つの側面を有し、第1および第2の階層部分の各々は、更に、半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、複数のワイヤが配置された本体の少なくとも1つの側面に配置された少なくとも1つの端面を有していてよい。また、本発明の積層チップパッケージにおいて、第1および第2の階層部分の一方は第1の種類の階層部分であり、第1および第2の階層部分の他方は第2の種類の階層部分であってもよい。第1の種類の階層部分では、半導体チップは、複数のワイヤのうちの2つ以上のワイヤに電気的に接続され、第2の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであり、第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が第1および第2の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。本発明の積層チップパッケージの製造方法において、複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含んでいてもよい。この場合、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数のチップ接続電極が半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では複数のチップ接続電極が半導体チップ予定部に接触しないように、複数のチップ接続電極を形成する工程とを含んでいてもよい。本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された第1および第2の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面に配置されて複数のワイヤに電気的に接続された複数の第1の端子と、主要部分の下面に配置されて複数のワイヤに電気的に接続された複数の第2の端子とを有している。第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の電極とを含んでいる。複数の電極は、半導体チップに対して第2の面とは反対側に配置されている。第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合されている。複数の第1の端子は、第1の階層部分における複数の電極を用いて構成されている。複数の第2の端子は、第2の階層部分における複数の電極を用いて構成されている。上下に隣接する任意の2つのサブパッケージにおいて、上側のサブパッケージにおける複数の第2の端子は、下側のサブパッケージにおける複数の第1の端子に電気的に接続されている。本発明の複合型積層チップパッケージにおいて、第1および第2の階層部分における複数の電極のレイアウトは同じであってもよい。この場合、複数の電極は、第1の階層部分において複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、第2の階層部分において複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含んでいてもよい。また、複数の電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含んでいてもよい。また、本発明の複合型積層チップパッケージにおいて、複数の電極は、半導体チップとの電気的接続のための複数のチップ接続電極を含み、第1および第2の階層部分の少なくとも一方において、複数のチップ接続電極は、半導体チップに接触してこれに電気的に接続されていてもよい。また、本発明の複合型積層チップパッケージにおいて、第1の階層部分における複数の電極は、複数の第1の端子を構成するために用いられない1つ以上の電極を含み、第2の階層部分における複数の電極は、複数の第2の端子を構成するために用いられない1つ以上の電極を含んでいてもよい。また、本発明の複合型積層チップパッケージにおいて、本体の上面に垂直な方向から見たときに、複数の第2の端子は、複数の第1の端子とオーバーラップする位置に配置されていてもよい。この場合、複数の第2の端子が、それぞれ対応する第1の端子にワイヤを介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成されていてもよい。複数の対は、複数の非オーバーラップ端子対を含んでいてもよい。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。上記複数の対が、複数の非オーバーラップ端子対を含んでいる場合、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。また、複数のワイヤは、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続ワイヤと、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパスワイヤとを含んでいてもよい。また、本発明の複合型積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。また、本発明の複合型積層チップパッケージでは、複数のサブパッケージのうちの少なくとも1つにおいて、第1および第2の階層部分の一方は第1の種類の階層部分であり、第1および第2の階層部分の他方は第2の種類の階層部分であってもよい。第1の種類の階層部分では、半導体チップは、複数のワイヤのうちの2つ以上のワイヤに電気的に接続されている。第2の種類の階層部分では、半導体チップは、いずれのワイヤにも電気的に接続されていない。この場合、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備えていてもよい。追加部分は、少なくとも1つの追加半導体チップと、少なくとも1つの追加半導体チップが少なくとも1つのサブパッケージの第2の種類の階層部分における半導体チップの代替となるように、複数のサブパッケージのうちのいずれかにおける複数の第1の端子または複数の第2の端子と少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えていてもよい。追加部分は、上面、下面および4つの側面を有する追加部分本体を備えていてもよい。追加部分本体は、少なくとも1つの追加半導体チップを含んでいてもよい。追加部分配線は、追加部分本体の少なくとも1つの側面に配置された複数の追加部分ワイヤと、追加部分本体の上面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第1の追加部分端子と、追加部分本体の下面に配置されて複数の追加部分ワイヤに電気的に接続された複数の第2の追加部分端子とを含んでいてもよい。階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。本発明の第1の複合型積層チップパッケージの製造方法は、複数のサブパッケージを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えている。本発明の第2の複合型積層チップパッケージの製造方法は、複数のサブパッケージと追加部分とを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、追加部分を作製する工程と、複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。本発明の積層チップパッケージ、複合型積層チップパッケージまたはそれらの製造方法によれば、複数の第1の端子と複数の第2の端子とを利用して、複数の積層チップパッケージサブパッケージを積層し互いに電気的に接続することが可能になる。また、本発明では、第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合され、複数の第1の端子は、第1の階層部分における複数の電極を用いて構成され、複数の第2の端子は、第2の階層部分における複数の電極を用いて構成されている。これにより、本発明によれば、複数の積層チップパッケージサブパッケージ間の電気的接続を、簡単な構成で実現することができる。これらのことから、本発明によれば、簡単な構成で、複数の積層チップパッケージサブパッケージを積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップを含むパッケージを低コストで実現することが可能になるという効果を奏する。また、本発明の複合型積層チップパッケージまたはその製造方法によれば、複数のサブパッケージと追加部分とを積層し、追加部分を、複数のサブパッケージのうちのいずれかに電気的に接続することにより、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1ないし図5を参照して、本発明の第1の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図1は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図2は、本実施の形態に係る積層チップパッケージの斜視図である。図3は、下側から見た図2の積層チップパッケージを示す斜視図である。図4は、図2に示した積層チップパッケージに含まれる1つの階層部分を示す平面図である。図5は、図4に示した階層部分を示す斜視図である。図1に示したように、本実施の形態に係る複合型積層チップパッケージ1は、積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続されたものである。図1には、複合型積層チップパッケージ1が、上から順に配置された4つのサブパッケージ1A,1B,1C,1Dを備えた例を示している。以下、任意のサブパッケージに関しては、符号1Sを付して表す。サブパッケージ1Sは、本実施の形態に係る積層チップパッケージである。図2および図3に示したように、サブパッケージ1Sは、上面2a、下面2b、および4つの側面2c,2d,2e,2fを有する本体2を備えている。側面2c,2dは互いに反対側を向き、側面2e,2fは互いに反対側を向いている。サブパッケージ1Sは、更に、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。図2および図3に示した例では、複数のワイヤWは、側面2cにのみ配置されている。本体2は、上面2Maと下面2Mbを有する主要部分2Mを有している。主要部分2Mは、積層された第1の階層部分10S1と第2の階層部分10S2を含んでいる。第1の階層部分10S1は、第2の階層部分10S2の上に配置されている。以下、任意の階層部分に関しては、符号10を付して表す。本体2は、更に、主要部分2Mの上面2Maに配置されて複数のワイヤWに電気的に接続された複数の第1の端子4と、主要部分2Mの下面2Mbに配置されて複数のワイヤWに電気的に接続された複数の第2の端子5とを含んでいる。本体2は、更に、上面配線4Wと、下面配線5Wとを含んでいる。上面配線4Wは、主要部分2Mの上面2Maにおいて複数の第1の端子4と複数のワイヤWとを電気的に接続する。下面配線5Wは、主要部分2Mの下面2Mbにおいて複数の第2の端子5と複数のワイヤWとを電気的に接続する。本体2の上面2aに垂直な方向から見たときに、複数の第2の端子5は、複数の第1の端子4とオーバーラップする位置に配置されている。従って、複数のサブパッケージ1Sを積層した場合、上側のサブパッケージ1Sにおける複数の第2の端子5は、下側のサブパッケージ1Sにおける複数の第1の端子4に対向する。本実施の形態では、複数のサブパッケージ1Sを積層する場合、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sにおける複数の第2の端子5は、下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続される。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ1Sにおける複数の第2の端子5が下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続される。第1および第2の階層部分10S1,10S2は、主要部分2Mの上面2Maと下面2Mbの間において積層されている。第1および第2の階層部分10S1,10S2は、例えば接着剤によって接合されている。次に、図4および図5を参照して、階層部分10について説明する。階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、デバイスが形成された第1の面30aと、その反対側の第2の面30bと、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。階層部分10は、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、複数の電極とを含んでいる。絶縁部31は、複数のワイヤWが配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面を有している。図4および図5に示した例では、絶縁部31は、半導体チップ30の4つの側面30c,30d,30e,30fの全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31c,31d,31e,31fを有している。絶縁部31の4つの端面31c,31d,31e,31fは、それぞれ、半導体チップ30の4つの側面30c,30d,30e,30fの外側に位置している。複数の電極は、半導体チップ30に対して第2の面30bとは反対側に配置されている。本実施の形態では、第1および第2の階層部分10S1,10S2の外観上の構成は同じであり、いずれも図4および図5に示した通りである。ただし、主要部分2M内における姿勢は、階層部分10S1と階層部分10S2とで異なっている。すなわち、第1の階層部分10S1は、半導体チップ30の第1の面30aが上を向き、半導体チップ30の側面30c,30d,30e,30fが、それぞれ本体2の側面2c,2d,2e,2fに向く姿勢で配置されている。一方、第2の階層部分10S2は、半導体チップ30の第1の面30aが下を向き、半導体チップ30の側面30d,30c,30e,30fが、それぞれ、本体2の側面2c,2d,2e,2fに向く姿勢で配置されている。第1の階層部分10S1と第2の階層部分10S2は、第2の面30b同士が対向するように接合されている。1つのサブパッケージ1Sにおける第1および第2の階層部分10S1,10S2の少なくとも一方において、半導体チップ30は、複数の電極のうちの2つ以上の電極を介して、複数のワイヤWのうちの2つ以上のワイヤWに電気的に接続されている。以下、本実施の形態における複数の端子4,5、複数のワイヤWおよび複数の電極について詳しく説明する。本実施の形態では、複数の第2の端子5が、それぞれ対応する第1の端子4にワイヤWを介して電気的に接続されることによって、互いに電気的に接続された第1の端子4と第2の端子5の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。図2および図3に示した例では、複数の第1の端子4は、第1の種類の端子4A1,4A2,4A3,4A4と、第2の種類の端子4B11,4B12,4B13,4B21,4B22,4B23,4B31,4B32,4B33と、第3の種類の端子4C1,4C2,4C3とを含んでいる。同様に複数の第2の端子5は、第1の種類の端子5A1,5A2,5A3,5A4と、第2の種類の端子5B11,5B12,5B13,5B21,5B22,5B23,5B31,5B32,5B33と、第3の種類の端子5C1,5C2,5C3とを含んでいる。端子5A1~5A4,5B11~5B13,5B21~5B23,5B31~5B33,5C1~5C3は、それぞれ、端子4A1~4A4,4B11~4B13,4B21~4B23,4B31~4B33,4C1~4C3と対を形成している。端子の対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。端子の対4B11,5B11、4B12,5B12、4B13,5B13、4B21,5B21、4B22,5B22、4B23,5B23、4B31,5B31、4B32,5B32、4B33,5B33、4C1,5C1、4C2,5C2、4C3,5C3の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。本体2の上面2aに垂直な方向から見たときに、端子5B11,5B12,5B13,5C1,5B21,5B22,5B23,5C2,5B31,5B32,5B33,5C3は、それぞれ、端子4C1,4B11,4B12,4B13,4C2,4B21,4B22,4B23,4C3,4B31,4B32,4B33とオーバーラップする位置にある。複数のワイヤWは、第1の種類のワイヤWA1,WA2,WA3,WA4と、第2の種類のワイヤWB11,WB12,WB13,WB21,WB22,WB23,WB31,WB32,WB33と、第3の種類のワイヤWC1,WC2,WC3とを含んでいる。第1の種類のワイヤWA1,WA2,WA3,WA4は、それぞれ、オーバーラップ端子対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5を電気的に接続している。第1の種類の複数のワイヤWA1~WA4は、主要部分2M内の第1および第2の階層部分10S1,10S2に共通する用途を有するものである。第2の種類のワイヤWB11,WB12,WB13,WB21,WB22,WB23,WB31,WB32,WB33は、それぞれ、非オーバーラップ端子対4B11,5B11、4B12,5B12、4B13,5B13、4B21,5B21、4B22,5B22、4B23,5B23、4B31,5B31、4B32,5B32、4B33,5B33の各々における第1の端子4と第2の端子5を電気的に接続している。第2の種類のワイヤは、主要部分2M内の第1および第2の階層部分10S1,10S2における2つの半導体チップ30のいずれにも電気的に接続されていない。従って、第2の種類のワイヤは、本発明におけるバイパスワイヤである。第3の種類のワイヤWC1,WC2,WC3は、それぞれ、非オーバーラップ端子対4C1,5C1、4C2,5C2、4C3,5C3の各々における第1の端子4と第2の端子5を電気的に接続している。第3の種類のワイヤは、主要部分2M内の第1および第2の階層部分10S1,10S2の少なくとも一方における半導体チップ30との電気的接続に用いられる。従って、第3の種類のワイヤは、本発明におけるチップ接続ワイヤである。図2に示したように、主要部分2Mの上面2Maにおいて、第1の端子4A1~4A4,4B11~4B13,4B21~4B23,4B31~4B33,4C1~C3は、それぞれ、それらに最も近い位置にあるワイヤWA1~WA4,WB11~WB13,WB21~WB23,WB31~WB33,WC1~WC3に電気的に接続されている。また、図3に示したように、主要部分2Mの下面2Mbにおいて、複数の第2の端子5のうちの端子5A1~5A4は、それぞれ、それらに最も近い位置にあるワイヤWA1~WA4に電気的に接続されている。しかし、複数の第2の端子5のうちの端子5B11~5B13,5B21~5B23,5B31~5B33は、それぞれ、それらに最も近い位置にあるワイヤに隣接するワイヤWB11~WB13,WB21~WB23,WB31~WB33に電気的に接続されている。また、端子5C1,5C2,5C3は、それぞれ、端子5B11,5B21,5B31に最も近い位置にあるワイヤWC1,WC2,WC3に電気的に接続されている。後で詳しく説明するが、複数の第1の端子4は、第1の階層部分10S1における複数の電極を用いて構成され、複数の第2の端子5は、第2の階層部分10S2における複数の電極を用いて構成されている。本実施の形態では、第1の階層部分10S1と第2の階層部分10S2における複数の電極のレイアウトは同じである。複数の電極は、第1の階層部分10S1において複数の第1の端子4を構成するために用いられる複数の第1の端子構成部と、第2の階層部分10S2において複数の第2の端子5を構成するために用いられる複数の第2の端子構成部とを含んでいる。図4および図5に示したように、複数の電極は、以下の第1ないし第6の種類の電極を含んでいる。第1の種類の電極32A1,32A2,32A3,32A4は、半導体チップ30の側面30e,30fおよび絶縁部31の端面31e,31fに平行な方向に延びている。また、電極32A1,32A2,32A3,32A4は、それぞれ、絶縁部31の端面31cに配置された端面と、絶縁部31の端面31dに配置された端面とを有している。電極32A1は、第1の階層部分10S1において端子4A1を構成するために用いられる第1の端子構成部34A1と、第2の階層部分10S2において端子5A1を構成するために用いられる第2の端子構成部35A1と、端子構成部34A1,35A1を電気的に接続する接続部36A1とを含んでいる。電極32A2は、第1の階層部分10S1において端子4A2を構成するために用いられる第1の端子構成部34A2と、第2の階層部分10S2において端子5A2を構成するために用いられる第2の端子構成部35A2と、端子構成部34A2,35A2を電気的に接続する接続部36A2とを含んでいる。電極32A3は、第1の階層部分10S1において端子4A3を構成するために用いられる第1の端子構成部34A3と、第2の階層部分10S2において端子5A3を構成するために用いられる第2の端子構成部35A3と、端子構成部34A3,35A3を電気的に接続する接続部36A3とを含んでいる。電極32A4は、第1の階層部分10S1において端子4A4を構成するために用いられる第1の端子構成部34A4と、第2の階層部分10S2において端子5A4を構成するために用いられる第2の端子構成部35A4と、端子構成部34A4,35A4を電気的に接続する接続部36A4とを含んでいる。第1の階層部分10S1では、絶縁部31の端面31cに配置された電極32A1~32A4の端面に、それぞれ、第1の種類のワイヤWA1~WA4が電気的に接続されている。一方、第2の階層部分10S2では、絶縁部31の端面31dに配置された電極32A1~32A4の端面に、それぞれ、第1の種類のワイヤWA1~WA4が電気的に接続されている。第1および第2の階層部分10S1,10S2の少なくとも一方において、第1の種類の電極32A1~32A4は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32A1~32A4中の破線の四角は、電極32A1~32A4のうち半導体チップ30に接触している部分を表している。第2の種類の電極32B11~32B13,32B21~32B23,32B31~32B33は、それぞれ、絶縁部31の端面31cに配置された端面を有している。電極32B11~32B13,32B21~32B23,32B31~32B33は、それぞれ、第1の階層部分10S1において端子4B11~4B13,4B21~4B23,4B31~4B33を構成するために用いられる第1の端子構成部34B11~34B13,34B21~34B23,34B31~34B33を含んでいる。第1の階層部分10S1では、電極32B11~32B13,32B21~32B23,32B31~32B33は、それぞれ、第2の種類のワイヤWB11~WB13,WB21~WB23,WB31~WB33に電気的に接続されている。一方、第2の階層部分10S2では、電極32B11~32B13,32B21~32B23,32B31~32B33は、いずれのワイヤにも電気的に接続されていない。第2の種類の電極は、半導体チップ30に接触しない。第3の種類の電極32C1~32C3は、それぞれ、絶縁部31の端面31cに配置された端面を有している。電極32C1~32C3は、それぞれ、第1の階層部分10S1において端子4C1~4C3を構成するために用いられる第1の端子構成部34C1~34C3を含んでいる。第1の階層部分10S1では、電極32C1~32C3は、それぞれ、第3の種類のワイヤWC1~WC3に電気的に接続されている。一方、第2の階層部分10S2では、電極32C1~32C3は、いずれのワイヤにも電気的に接続されていない。第3の種類の電極は、半導体チップ30に接触しない。第4の種類の電極33B11~33B13,33B21~33B23,33B31~33B33は、それぞれ、絶縁部31の端面31dに配置された端面を有している。電極33B11~33B13,33B21~33B23,33B31~33B33は、それぞれ、第2の階層部分10S2において端子5B11~5B13,5B21~5B23,5B31~5B33を構成するために用いられる第2の端子構成部35B11~35B13,35B21~35B23,35B31~35B33を含んでいる。第2の階層部分10S2では、電極33B11~33B13,33B21~33B23,33B31~33B33は、それぞれ、第2の種類のワイヤWB11~WB13,WB21~WB23,WB31~WB33に電気的に接続されている。一方、第1の階層部分10S1では、電極33B11~33B13,33B21~33B23,33B31~33B33は、いずれのワイヤにも電気的に接続されていない。第4の種類の電極は、半導体チップ30に接触しない。第5の種類の電極33C1~33C3は、それぞれ、絶縁部31の端面31dに配置された端面を有している。電極33C1~33C3は、それぞれ、第2の階層部分10S2において端子5C1~5C3を構成するために用いられる第2の端子構成部35C1~35C3を含んでいる。第2の階層部分10S2では、電極33C1~33C3は、それぞれ、第3の種類のワイヤWC1~WC3に電気的に接続されている。一方、第1の階層部分10S1では、電極33C1~33C3は、いずれのワイヤにも電気的に接続されていない。第5の種類の電極は、半導体チップ30に接触しない。第6の種類の電極32D1,32D2は、端子4または端子5を構成するために用いられない電極である。電極32D1は、絶縁部31の端面31cに配置された第1の端面と、絶縁部31の端面31dに配置された第2の端面とを有している。電極32D1の第1の端面は、端面31cに配置された電極32C1の端面の近傍に配置されている。電極32D1の第2の端面は、端面31dに配置された電極33C1の端面の近傍に配置されている。電極32D2は、分岐した第1ないし第4の枝部を有している。第1および第2の枝部は、それぞれ絶縁部31の端面31cに配置された端面を有している。第1および第2の枝部の端面は、それぞれ、2つの電極32C2,32C3の端面の近傍に配置されている。第3および第4の枝部は、それぞれ絶縁部31の端面31dに配置された端面を有している。第3および第4の枝部の端面は、それぞれ、2つの電極33C2,33C3の端面の近傍に配置されている。第1および第2の階層部分10S1,10S2の少なくとも一方において、第6の種類の電極32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32D1,32D2中の破線の四角は、電極32D1,32D2のうち半導体チップ30に接触している部分を表している。第1の種類の電極32A1~32A4と第6の種類の電極32D1,32D2は、半導体チップ30との電気的接続のための電極であり、本発明におけるチップ接続電極に対応する。階層部分10S1,10S2において、ワイヤWC1が幅広に形成されることによって、ワイヤWC1は電極32D1の端面に接している。これにより、階層部分10S1,10S2の電極32D1は、ワイヤWC1に電気的に接続されている。また、階層部分10S1では、ワイヤWC2が部分的に幅広に形成されることによって、ワイヤWC2は電極32D2の第1の枝部の端面に接している。これにより、階層部分10S1の電極32D2は、ワイヤWC2に電気的に接続されている。また、階層部分10S2では、ワイヤWC3が部分的に幅広に形成されることによって、ワイヤWC3は電極32D2の第4の枝部の端面に接している。これにより、階層部分10S2の電極32D2は、ワイヤWC3に電気的に接続されている。階層部分10S1,10S2では、絶縁部31は、複数の電極のうちの複数の第1および第2の端子構成部を覆わずに、半導体チップ30の第1の面30aと複数の電極の他の部分を覆っている。絶縁部31によって覆われていない第1および第2の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。第1の階層部分10S1における第1の端子構成部および導体層は、第1の端子4を構成している。第2の階層部分10S2における第2の端子構成部および導体層は、第2の端子5を構成している。このように、本実施の形態では、複数の第1の端子4は、第1の階層部分10S1における複数の電極複数の第1の端子構成部を用いて構成されている。階層部分10S1の複数の電極における絶縁部31に覆われた部分のうちの一部は、上面配線4Wとなる。また、複数の第2の端子5は、第2の階層部分10S2における複数の電極複数の第2の端子構成部を用いて構成されている。階層部分10S2の複数の電極における絶縁部31に覆われた部分のうちの一部は、下面配線5Wとなる。図1ないし図3では、階層部分10S1,10S2における絶縁部31の一部を破線で表している。サブパッケージ1S内の第1および第2の階層部分10S1,10S2の少なくとも一方は、第1の種類の階層部分である。サブパッケージ1S内の第1および第2の階層部分10S1,10S2は、1つの第2の種類の階層部分を含んでいてもよい。すなわち、第1および第2の階層部分10S1,10S2の一方が第1の種類の階層部分であり、第1および第2の階層部分10S1,10S2の他方が第2の種類の階層部分であってもよい。第1の種類の階層部分における半導体チップ30は正常に動作するものであり、第2の種類の階層部分における半導体チップ30は正常に動作しないものである。以下、正常に動作する半導体チップ30を良品の半導体チップ30と言い、正常に動作しない半導体チップ30を不良の半導体チップ30と言う。以下、第1の種類の階層部分と第2の種類の階層部分とを区別する場合には、第1の種類の階層部分については符号10Aで表し、第2の種類の階層部分については符号10Bで表す。第1の種類の階層部分10Aでは、半導体チップ30は、複数のワイヤWのうちの2つ以上のワイヤWに電気的に接続されている。具体的には、第1の種類の階層部分10Aでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。これにより、第1の種類の階層部分10Aでは、半導体チップ30は、ワイヤWA1~WA4と、ワイヤWC1と、ワイヤWC2,WC3の一方に電気的に接続されている。第2の種類の階層部分10Bでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触していない。従って、第2の種類の階層部分10Bでは、半導体チップ30は、いずれのワイヤWにも電気的に接続されていない。複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合には、複数のサブパッケージ1Sに後で説明する追加部分を加えて、複合型積層チップパッケージ1を構成する。これについては、後で詳しく説明する。半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ30は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ30を含む複合型積層チップパッケージ1によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ1によれば、複合型積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GBギガバイト、128GB、256GB等の種々の容量のメモリデバイスを容易に実現することができる。半導体チップ30が複数のメモリセルを含んでいる場合、半導体チップ30が1つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ30は、良品の半導体チップである。半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージであるサブパッケージ1Sは、それぞれワイヤWによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ1Sを積層し互いに電気的に接続した場合に、複数のサブパッケージ1Sの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、サブパッケージ1S毎に容易に変えることができる。以下、本実施の形態に係る複合型積層チップパッケージ1を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ1について更に詳しく説明する。図11は、本実施の形態に係る複合型積層チップパッケージ1を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、8つのメモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8と、これらのメモリチップを制御するコントローラ90とを備えている。メモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8は、それぞれ、図1に示したサブパッケージ1Aにおける階層部分10S1,10S2、サブパッケージ1Bにおける階層部分10S1,10S2、サブパッケージ1Cにおける階層部分10S1,10S2、ならびにサブパッケージ1Dにおける階層部分10S1,10S2内の半導体チップ30である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ90は、複合型積層チップパッケージ1とは別に設けられ、サブパッケージ1Aの複数の第1の端子4またはサブパッケージ1Dの複数の第2の端子5に電気的に接続される。メモリデバイスは、更に、コントローラ90と8つのメモリチップを電気的に接続するデータバス91と、コントローラ90と8つのメモリチップを電気的に接続する1つ以上の共通線92とを備えている。8つのメモリチップは、それぞれ、データバス91が電気的に接続される複数の電極パッドと、1つ以上の共通線92が電気的に接続される1つ以上の電極パッドとを有している。データバス91は、アドレス、コマンド、データ等を伝達する。1つ以上の共通線92には、電源線や、データバス91が伝達する信号以外の信号であって8つのメモリチップで共通に利用される信号を伝達する信号線がある。8つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドCEと、レディー/ビジー信号を出力する電極パッドR/Bを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー/ビジー信号は、メモリチップの動作状態を示す信号である。図11に示したメモリデバイスは、更に、信号線93C1,93C2,93C3,93C4を備えている。信号線93C1は、コントローラ90とメモリチップMC1,MC2の電極パッドCEとを電気的に接続し、チップイネーブル信号CE1を伝達する。信号線93C2は、コントローラ90とメモリチップMC3,MC4の電極パッドCEとを電気的に接続し、チップイネーブル信号CE2を伝達する。信号線93C3は、コントローラ90とメモリチップMC5,MC6の電極パッドCEとを電気的に接続し、チップイネーブル信号CE3を伝達する。信号線93C4は、コントローラ90とメモリチップMC7,MC8の電極パッドCEとを電気的に接続し、チップイネーブル信号CE4を伝達する。このように、図11に示した例では、信号線93C1をメモリチップMC1,MC2で共用し、信号線93C2をメモリチップMC3,MC4で共用し、信号線93C3をメモリチップMC5,MC6で共用し、信号線93C4をメモリチップMC7,MC8で共用している。しかし、信号線93C1,93C2,93C3,93C4の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する8つの信号線を設けてもよい。図11に示したメモリデバイスは、更に、信号線93R1,93R2,93R3,93R4,93R5,93R6,93R7,93R8を備えている。信号線93R1~93R8の各一端はコントローラ90に電気的に接続されている。信号線93R1~93R8の他端は、それぞれ、メモリチップMC1~MC8の電極パッドR/Bに電気的に接続されている。信号線93R1~93R8は、それぞれ、レディー/ビジー信号R/B1~R/B8を伝達する。以下、図1に示したサブパッケージ1A~1Dにおける複数のワイヤWと、図11に示した複数の信号線との関係について説明する。サブパッケージ1A~1Dにおいて、端子4A1,5A1およびワイヤWA1は互いに電気的に接続され、端子4A2,5A2およびワイヤWA2は互いに電気的に接続され、端子4A3,5A3およびワイヤWA3は互いに電気的に接続され、端子4A4,5A4およびワイヤWA4は互いに電気的に接続されている。このようして形成されたサブパッケージ1Aの端子4A1~4A4からサブパッケージ1Dの端子5A1~5A4に至る複数の電気的経路は、データバス91と1つ以上の共通線92の一部を構成する。サブパッケージ1Aの端子4C1は、サブパッケージ1AのワイヤWC1を介して、サブパッケージ1Aの端子5C1に電気的に接続されている。サブパッケージ1Aの端子5C1は、サブパッケージ1Bの端子4B13に電気的に接続されている。サブパッケージ1Bの端子4B13は、サブパッケージ1BのワイヤWB13を介して、サブパッケージ1Bの端子5B13に電気的に接続されている。サブパッケージ1Bの端子5B13は、サブパッケージ1Cの端子4B12に電気的に接続されている。サブパッケージ1Cの端子4B12は、サブパッケージ1CのワイヤWB12を介して、サブパッケージ1Cの端子5B12に電気的に接続されている。サブパッケージ1Cの端子5B12は、サブパッケージ1Dの端子4B11に電気的に接続されている。サブパッケージ1Dの端子4B11は、サブパッケージ1DのワイヤWB11を介して、サブパッケージ1Dの端子5B11に電気的に接続されている。このようにして、サブパッケージ1Aの端子4C1、サブパッケージ1AのワイヤWC1、サブパッケージ1Aの端子5C1、サブパッケージ1Bの端子4B13、サブパッケージ1BのワイヤWB13、サブパッケージ1Bの端子5B13、サブパッケージ1Cの端子4B12、サブパッケージ1CのワイヤWB12、サブパッケージ1Cの端子5B12、サブパッケージ1Dの端子4B11、サブパッケージ1DのワイヤWB11およびサブパッケージ1Dの端子5B11を経由する電気的経路が形成される。この電気的経路は、図11に示した信号線93C1の一部を構成する。この電気的経路には、サブパッケージ1Aの端子4C1またはサブパッケージ1Dの端子5B11を介して、チップイネーブル信号CE1が与えられる。上記電気的経路は、サブパッケージ1A~1D内の全ての階層部分10内の半導体チップ30のうち、サブパッケージ1Aの階層部分10S1,10S2内の半導体チップ30すなわちメモリチップMC1,MC2にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ1Aでは階層部分10S1,10S2内の半導体チップ30に電気的に接続されたチップ接続ワイヤWC1を経由するが、サブパッケージ1B~1DではバイパスワイヤWB13,WB12,WB11を経由するからである。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1,MC2にのみチップイネーブル信号CE1を与えることのできる電気的経路が形成される。同様にして、メモリチップMC3,MC4にのみチップイネーブル信号CE2を与えることのできる電気的経路、メモリチップMC5,MC6にのみチップイネーブル信号CE3を与えることのできる電気的経路、ならびにメモリチップMC7,MC8にのみチップイネーブル信号CE4を与えることのできる3つの電気的経路も形成される。また、複合型積層チップパッケージ1では、サブパッケージ1Aの端子4C2、サブパッケージ1AのワイヤWC2、サブパッケージ1Aの端子5C2、サブパッケージ1Bの端子4B23、サブパッケージ1BのワイヤWB23、サブパッケージ1Bの端子5B23、サブパッケージ1Cの端子4B22、サブパッケージ1CのワイヤWB22、サブパッケージ1Cの端子5B22、サブパッケージ1Dの端子4B21、サブパッケージ1DのワイヤWB21およびサブパッケージ1Dの端子5B21を経由する電気的経路が形成される。この電気的経路は、図11に示した信号線93R1の一部を構成する。上記電気的経路は、サブパッケージ1A~1D内の全ての階層部分10内の半導体チップ30のうち、サブパッケージ1Aの階層部分10S1内の半導体チップ30すなわちメモリチップMC1にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1のみのレディー/ビジー信号を伝達して、サブパッケージ1Aの端子4C2またはサブパッケージ1Dの端子5B21より出力することのできる電気的経路が形成される。同様にして、メモリチップMC2~MC8のうちの1つにのみ電気的に接続され、そのメモリチップのみのレディー/ビジー信号を伝達し、出力することのできる7つの電気的経路も形成される。以上説明した例によれば、同じ構成のサブパッケージ1A~1Dの同じ階層にある半導体チップ30メモリチップに対応付けられるチップイネーブル信号またはレディー/ビジー信号を、サブパッケージ1A~1D毎に容易に変えることができる。次に、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ1Sに追加部分51を加えて、複合型積層チップパッケージ1を構成する。追加部分51は、少なくとも1つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも1つの追加半導体チップが少なくとも1つのサブパッケージ1Sの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、複数のサブパッケージ1Sのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップとの電気的接続関係を規定する。ここで、図6ないし図8を参照して、追加部分51の第1および第2の例について説明する。以下、第1の例の追加部分51を符号51S1で表し、第2の例の追加部分51を符号51S2で表す。図6は、追加部分51S1を示す斜視図である。図7は、下側から見た図6の追加部分51S1を示す斜視図である。図8は、追加部分51S2を示す斜視図である。追加部分51S1,51S2は、いずれも、上面、下面および4つの側面を有する追加部分本体60と、追加部分配線53とを備えている。追加部分本体60は、1つの追加半導体チップ80を含んでいる。追加半導体チップ80の構成は、良品の半導体チップ30と同じである。追加部分本体60は、1つの第1の種類の階層部分10Aに相当する。追加部分配線53は、追加部分本体60の少なくとも1つの側面に配置された複数の追加部分ワイヤAWと、追加部分本体60の上面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第1の追加部分端子54と、追加部分本体60の下面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第2の追加部分端子55とを含んでいる。複数の第1の追加部分端子54の形状および配置は、図2に示した複数の第1の端子4と同じである。複数の第2の追加部分端子55は、複数の第1の追加部分端子54とオーバーラップする位置に配置されている。複数の追加部分ワイヤAWは、互いにオーバーラップする位置にある第1の追加部分端子54と第2の追加部分端子55とを電気的に接続している。追加部分本体60は、更に、追加半導体チップ80の上面および下面と、4つの側面のうちの少なくとも1つの側面を覆う絶縁部81と、複数の追加部分ワイヤAWに電気的に接続された複数の電極82とを含んでいる。絶縁部81は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に配置された少なくとも1つの端面を有している。図6ないし図8に示した例では、絶縁部81は、追加半導体チップ80の4つの側面の全てを覆い、絶縁部81は、追加部分本体60の4つの側面に配置された4つの端面を有している。電極82は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に配置された端面を有し、この端面に追加部分ワイヤAWが電気的に接続されている。複数の第1の追加部分端子54と複数の第2の追加部分端子55は、絶縁部81から露出している。図6ないし図8では、絶縁部81の一部を破線で表している。複数の電極82は、図4および図5に示した複数の電極のうちの電極32A1~32A4,32B11~32B13,32B21~32B23,32B31~32B33,32C1~32C3に対応する複数の電極を含んでいる。これらの電極は、それぞれ、第1の追加部分端子54を構成する端子構成部と、この端子構成部と追加部分ワイヤAWとを電気的に接続する部分とを含んでいる。複数の電極82は、更に、電極32D1,32D2に対応する電極82D1,82D2を含んでいる。複数の第1の追加部分端子54は、電極82D1,82D2以外の複数の電極82を用いて構成されている。すなわち、電極82D1,82D2以外の複数の電極82における端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第1の追加部分端子54を構成している。電極32A1~32A4に対応する複数の電極82と、電極82D1,82D2は、追加半導体チップ80に接触してこれに電気的に接続されている。複数の追加部分ワイヤAWは、それぞれワイヤWA1~WA4,WB11~WB13,WB21~WB23,WB31~WB33,WC1~WC3に対応するワイヤAWA1~AWA4,AWB11~AWB13,AWB21~AWB23,AWB31~AWB33,AWC1~AWC3を含んでいる。図6および図7に示したように、追加部分51S1では、ワイヤAWC1,AWC2がそれぞれ部分的に幅広に形成されることによって、電極82D1がワイヤAWC1に電気的に接続され、電極82D2がワイヤAWC2に電気的に接続されている。追加部分51S1は、階層部分10S1と同等の構成および機能を有する。追加部分51S1は、階層部分10S1が第2の種類の階層部分10Bである場合に、階層部分10S1の代替となるものである。図8に示した追加部分51S2では、ワイヤAWC1,AWC3がそれぞれ部分的に幅広に形成されることによって、電極82D1がワイヤAWC1に電気的に接続され、電極82D2がワイヤAWC3に電気的に接続されている。追加部分51S2は、階層部分10S2と同等の構成および機能を有する。追加部分51S2は、階層部分10S2が第2の種類の階層部分10Bである場合に、階層部分10S2の代替となるものである。次に、図9および図10を参照して、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合における追加部分51を用いた対処方法について具体的に説明する。図9は、1つの追加部分51を含む複合型積層チップパッケージ1の第1の例を示す斜視図である。図10は、1つの追加部分51を含む複合型積層チップパッケージ1の第2の例を示す斜視図である。本実施の形態において、第2の種類の階層部分10Bでは、複数の電極は半導体チップ30に電気的に接続されていない。そのため、第2の種類の階層部分10Bにおける不良の半導体チップ30は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。本実施の形態では、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合、1つ以上の追加部分51を加えて、複合型積層チップパッケージ1を構成する。この複合型積層チップパッケージ1は、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する。図1に示した複合型積層チップパッケージ1において、サブパッケージ1Aの階層部分10S1が第2の種類の階層部分10Bである場合には、図9に示したように、階層部分10S1の代替となる追加部分51S1をサブパッケージ1Aの上に配置する。この場合、追加部分51S1における複数の第2の追加部分端子55がサブパッケージ1Aにおける複数の第1の端子4に電気的に接続される。追加部分51S1における電極82D1,82D2は、サブパッケージ1Aの階層部分10S1と同様に、それぞれサブパッケージ1AにおけるワイヤWC1,WC2に電気的に接続される。サブパッケージ1Aにおける階層部分10S2が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2をサブパッケージ1Aの上に配置すればよい。なお、サブパッケージ1Aの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Dの下に配置してもよい。図1に示した複合型積層チップパッケージ1において、サブパッケージ1Bの階層部分10S1が第2の種類の階層部分10Bである場合には、図10に示したように、階層部分10S1の代替となる追加部分51S1をサブパッケージ1Bの上、すなわちサブパッケージ1Aとサブパッケージ1Bの間に配置する。この場合、追加部分51S1における複数の第2の追加部分端子55がサブパッケージ1Bにおける複数の第1の端子4に電気的に接続され、追加部分51S1における複数の第1の追加部分端子54がサブパッケージ1Aにおける複数の第2の端子5に電気的に接続される。追加部分51S1における電極82D1,82D2は、サブパッケージ1Bの階層部分10S1と同様に、それぞれサブパッケージ1BにおけるワイヤWC1,WC2に電気的に接続される。サブパッケージ1Bにおける階層部分10S2が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2をサブパッケージ1Bの上に配置すればよい。同様に、サブパッケージ1Cの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Cの上に配置すればよい。また、サブパッケージ1Dの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Dの上に配置すればよい。サブパッケージ1A~1D内に2つ以上の第2の種類の階層部分10Bが含まれている場合には、上記の方針に従って、2つ以上の追加部分51を追加して、複合型積層チップパッケージ1を構成すればよい。上述のいずれの構成の複合型積層チップパッケージ1においても、追加部分51における追加半導体チップ80は、不良の半導体チップ30の代替となるように、追加部分配線53を介してサブパッケージ1A~1Dにおける複数のワイヤWに電気的に接続される。図11は、複合型積層チップパッケージ1が不良の半導体チップ30メモリチップを含まない場合を表している。図12は、一例として、サブパッケージ1Bの階層部分10S2の半導体チップ30すなわちメモリチップMC4が不良である場合における対処方法を示している。図12は、複数のメモリチップと信号線93C1~93C4,93R1~93R8との関係を表している。メモリチップMC4が不良である場合、サブパッケージ1Bの階層部分10S2では、複数の電極はメモリチップMC4に電気的に接続されていない。そのため、不良のメモリチップMC4は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分10S2の代替となる追加部分51S2を、サブパッケージ1Bの上に配置して、複合型積層チップパッケージ1を構成する。図12では、追加部分51S2における追加半導体チップ80であるメモリチップを記号AMCで表している。メモリチップAMCは、追加部分配線53を介してサブパッケージ1Bにおける複数のワイヤWに電気的に接続される。特に、追加部分51S2における電極82D1,82D2は、サブパッケージ1Bにおける階層部分10S2と同様に、それぞれサブパッケージ1BにおけるワイヤWC1,WC3に電気的に接続される。その結果、図12に示したように、メモリチップAMCの電極パッドCE,R/Bは、それぞれ、信号線93C2,93R4に電気的に接続される。これにより、複合型積層チップパッケージ1は、不良の半導体チップ30メモリチップを含まない複合型積層チップパッケージ1と同等の機能を有することになる。次に、図13を参照して、半導体チップ30メモリチップに含まれるメモリセルの構成の一例について説明する。図13に示したメモリセル40は、P型シリコン基板61の表面の近傍に形成されたソース62およびドレイン63を備えている。ソース62およびドレイン63は、共にN型の領域である。ソース62とドレイン63は、これらの間にP型シリコン基板61の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース62とドレイン63の間において基板61の表面上に順に積層された絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を備えている。メモリセル40は、更に、ソース62、ドレイン63、絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を覆う絶縁層68を備えている。この絶縁層68には、ソース62、ドレイン63、制御ゲート67のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース62、ドレイン63、制御ゲート67の上方の位置で絶縁層68上に形成されたソース電極72、ドレイン電極73、制御ゲート電極77を備えている。ソース電極72、ドレイン電極73、制御ゲート電極77は、それぞれ、対応するコンタクトホールを通して、ソース62、ドレイン63、制御ゲート67に接続されている。次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ1の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sにおける複数の第2の端子5を下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ1Sを複数個製造する方法である。複数のサブパッケージ1Sを作製する工程は、各サブパッケージ1Sを作製するための一連の工程として、各々が主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、サブパッケージ1Sを複数個作製する工程とを備えている。以下、図14ないし図27を参照して、積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する。図14は、基礎構造物前ウェハ101を示す平面図である。図15は、図14に示した基礎構造物前ウェハ101の一部を拡大して示す平面図である。図16は、図15における16-16線断面図である。基礎構造物前ウェハ101を作製する工程では、具体的には、互いに反対側を向いた2つの面を有する1つの半導体ウェハ100における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図14は、理解を容易にするために、半導体ウェハ100に比べて半導体チップ予定部30Pを大きく描いている。例えば、半導体ウェハ100が12インチウェハで、半導体チップ予定部30Pの上面の一辺の長さが8~10mmとすると、1枚の半導体ウェハ100を用いて、700~900個の半導体チップ予定部30Pを形成することが可能である。図16に示したように、半導体チップ予定部30Pは、半導体ウェハ100の一方の面の近傍に形成されたデバイス形成領域37を含んでいる。デバイス形成領域37は、半導体ウェハ100における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部30Pは、更に、デバイス形成領域37の上に配置された複数の電極パッド38と、デバイス形成領域37の上に配置されたパッシベーション膜39とを含んでいる。パッシベーション膜39は、PSGPhosphoSilicateGlass、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜39は、複数の電極パッド38の上面を露出させる複数の開口部を有している。複数の電極パッド38は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域37に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ101において、複数の電極パッド38およびパッシベーション膜39により近い面を第1の面101aと呼び、その反対側の面を第2の面101bと呼ぶ。積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部30Pの複数の電極パッド38に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部30Pが正常に動作するか否かをテストする。図14において、記号NGを付した半導体チップ予定部30Pは、正常に動作しない半導体チップ予定部30Pであり、他の半導体チップ予定部30Pは、正常に動作する半導体チップ予定部30Pである。この工程によって、基礎構造物前ウェハ101毎に、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜39は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。図17は、図15に示した工程に続く工程を示す平面図である。図18は、図17における18-18線断面図である。この工程では、まず、基礎構造物前ウェハ101の第1の面101aを覆うように、保護層103を形成する。保護層103は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ101に対して、複数の半導体チップ予定部30Pの各々の領域を画定するように、基礎構造物前ウェハ101の第1の面101aにおいて開口する複数の溝104を形成する。なお、図17では、保護層103を省略している。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば50~150μmの範囲内である。溝104の深さは、例えば20~80μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばKOHを用いた異方性ウェットエッチングが用いられる。エッチングによって溝104を形成する場合には、フォトレジストよりなる保護層103をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝104の形成後、保護層103を除去する。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。図19は、図18に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数の電極パッド38およびパッシベーション膜39を覆うように、絶縁膜106Pを形成する。この絶縁膜106Pは、後に絶縁部31の一部となるものである。絶縁膜106Pは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜106Pは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜106Pは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。絶縁膜106Pは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜106Pを形成することにより、後にダイシングソーによって絶縁膜106Pを切断する場合に、絶縁膜106Pの切断が容易になる。また、絶縁膜106Pは、透明であることが好ましい。絶縁膜106Pが透明であることにより、絶縁膜106Pの上に、絶縁膜106Pを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。また、絶縁膜106Pは、複数の溝104を埋める第1層と、この第1層、複数の電極パッド38およびパッシベーション膜39を覆う第2層とを含んでいてもよい。この場合、第1層と第2層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第1層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨CMP等によって第1層の上面を平坦化した後に、第1層の上に第2層を形成してもよい。ウェハソートテストを行う時点でパッシベーション膜39が形成されていない場合には、絶縁膜106Pの第2層をパッシベーション膜としてもよい。この場合、第2層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜106Pの第2層をパッシベーション膜とする場合には、第2層の形成当初、第2層には、複数の電極パッド38の上面を露出させる複数の開口部は形成されていない。次に、図20および図21を参照して、正常に動作する半導体チップ予定部30Pにおいて、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部を形成する工程について説明する。図20は、図19に示した工程に続く工程を示している。図21は、図20に示した工程に続く工程を示している。ここでは、まず、絶縁膜106Pの全体あるいは第2層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜106Pに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部30Pにおいて一括して、図20に示したマスク201Aを用いて、絶縁膜106Pを露光する。マスク201Aは、絶縁膜106Pのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜106Pのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部30Pにおいてのみ、選択的に、図20に示したマスク201Bを用いて、絶縁膜106Pを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報を用いる。図20では、左側の半導体チップ予定部30Pは正常に動作する半導体チップ予定部30Pであり、右側の半導体チップ予定部30Pは正常に動作しない半導体チップ予定部30Pである。マスク201Bは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部30Pでは、絶縁膜106Pの全体が現像液に対して不溶性になる。次に、絶縁膜106Pを、現像液によって現像する。これにより、図21に示したように、正常に動作する半導体チップ予定部30P左側では、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部106aが形成される。一方、正常に動作しない半導体チップ予定部30P右側では、絶縁膜106Pに複数の開口部106aは形成されない。現像後の絶縁膜106Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分は第1の種類の絶縁層106Aとなり、正常に動作しない半導体チップ予定部30Pに対応する部分は第2の種類の絶縁層106Bとなる。第1の種類の絶縁層106Aは、複数の電極パッド38を露出させる複数の開口部106aを有し、複数の電極パッド38の周囲に配置されている。第2の種類の絶縁層106Bは、複数の電極パッド38を露出させることなく覆っている。ここで、絶縁膜106Pの全体あるいは第2層が感光性を有しない材料によって形成されている場合に、絶縁膜106Pに複数の開口部106aを形成する方法の一例について説明する。この例では、まず、絶縁膜106Pの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜106Pに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部30Pでは、フォトレジスト層において、複数の電極パッド38に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部30Pでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜106Pを選択的にエッチングすることによって、絶縁膜106Pに複数の開口部106aを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層106A,106Bの一部としてもよい。図22および図23は、図21に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層106A,106Bの上に、複数の電極を形成する。正常に動作する半導体チップ予定部30Pでは、複数の電極のうちの第1の種類の電極32A1~32A4と第6の種類の電極32D1,32D2は、絶縁層106Aの複数の開口部106aを通して、それぞれ対応する電極パッド38に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部30Pにおいて、第1および第6の種類の電極以外の複数の電極は、半導体チップ予定部30Pに接触しない。一方、正常に動作しない半導体チップ予定部30Pでは、絶縁層106Bに複数の開口部106aが形成されていないので、いずれの電極も半導体チップ予定部30Pに接触しない。このようにして、図22および図23に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。電極は、Cu等の導電性材料によって形成される。また、電極をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に電極が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、電極の一部となるめっき層を形成する。めっき層の厚みは、例えば5~15μmの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極が形成される。図24は、図22に示した工程に続く工程を示している。この工程では、研磨前基礎構造物109の第1の面109aが、図24に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。図24において、符号113は、接着剤によって形成された絶縁層を示している。絶縁層113は、後に絶縁部31の一部となる。図25は、図24に示した工程に続く工程を示している。この工程では、治具112に張り付けられた状態の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図24において、破線は、研磨後の第2の面109bの位置を示している。研磨前基礎構造物109における第2の面109bを研磨することにより、研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の基礎構造物110が形成される。この基礎構造物110の厚みは、例えば20~80μmである。基礎構造物110は、研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。複数の溝104が露出するまで、研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。図26は、図25に示した工程に続く工程を示している。この工程では、それ治具112に張り付けられた状態の2つの基礎構造物110を、第2の面110b同士が向き合うように、絶縁性の接着剤によって張り合わせて、2つの基礎構造物110の積層体を作製する。図27は、図26に示した工程に続く工程を示している。この工程では、まず、2つの基礎構造物110の積層体から2つの治具112を分離する。次に、各基礎構造物110において、例えばエッチングによって、絶縁層113の一部を除去して、複数の電極における第1および第2の端子構成部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第1の端子4と複数の第2の端子5を形成する。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばAuSnが用いられる。半田層の厚みは、例えば1~2μmの範囲内である。半田層は、電極の表面に、直接または下地層を介して、例えばめっき法によって形成される。AuSnは、Auに対する接着性がよい。そのため、端子4,5の一方が、AuSnよりなる半田層を含む場合には、端子4,5の他方は、端子4または端子5の表面に露出するAu層を含むことが好ましい。このAu層は、例えばめっき法またはスパッタ法によって形成される。AuSnの融点は、AuとSnの比率によって異なる。例えば、AuとSnの重量比が1:9の場合、AuSnの融点は217°Cである。また、AuとSnの重量比が8:2の場合、AuSnの融点は282°Cである。このようにして、図27に示したように、積層された2つの基礎構造物110を含む第1の積層基礎構造物115が形成される。各基礎構造物110は、本体2の主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される。図27において、符号110Cは、基礎構造物110の切断位置を示している。第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。1つの分離前本体2Pは、2つの予備階層部分10Pを含んでいる。以下、図28ないし図38を参照して、第1の積層基礎構造物115を用いて、サブパッケージを複数個作製する工程について詳しく説明する。図28および図29は、図27に示した工程に続く工程を示している。この工程では、複数の第1の積層基礎構造物115を積層し且つ上下に隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する。図28および図29には、20個の第1の積層基礎構造物115を積層して第2の積層基礎構造物120を作製した例を示している。上下に隣接する2つの第1の積層基礎構造物115は、接着剤によって、容易に分離可能に接着される。この例では、図29に示したように、第2の積層基礎構造物120は、積層された20個の第1の積層基礎構造物115を含み、1つの第1の積層基礎構造物115は、積層された2つの基礎構造物110を含んでいる。従って、第2の積層基礎構造物120は、積層された40個の基礎構造物110を含んでいる。ここで、1つの基礎構造物110の厚みを50μmとし、2つの基礎構造物110を接着する接着剤の厚みと上下に隣接する2つの第1の積層基礎構造物115を接着する接着剤の厚みを無視すると、第2の積層基礎構造物120の厚みは、50μm×40、すなわち2mmとなる。図30は、図28および図29に示した工程に続く工程を示している。この工程では、第2の積層基礎構造物120を切断することによって、分離前本体2Pが、第1の積層基礎構造物115が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも1つのブロック121を形成する。図30は、ブロック121の一例を示している。図30に示したブロック121では、分離前本体2Pは、第1の積層基礎構造物115が積層された方向に20個並び、第1の積層基礎構造物115が積層された方向と直交する方向に4つ並んでいる。この例では、ブロック121は、80個の分離前本体2Pを含んでいる。図31は、図30に示した工程に続く工程を示している。この工程では、複数の治具122を用いて2つ以上のブロック121を並べて、ブロック集合体130を形成する。複数の治具122は、組み合わされて、ブロック集合体130を囲う枠を形成する。図31には、図30に示したブロック121を19個並べて、ブロック集合体130を形成した例を示している。この例では、ブロック集合体130は19個のブロック121を含み、1つのブロック121は80個の分離前本体2Pを含み、1つの分離前本体2Pは2つの予備階層部分10Pを含んでいる。従って、ブロック集合体130は、19×80個すなわち1520個の分離前本体2Pを含むと共に、19×80×2個すなわち3040個の予備階層部分10Pを含んでいる。ブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置されている。図32は、図31に示した工程に続く工程を示している。この工程では、複数の治具122を用いて、同一平面上に、複数のブロック集合体130を並べる。このとき、複数のブロック集合体130に含まれる全ての分離前本体2Pは、後に配線3が形成される面が同一方向、すなわち上方向に向くように配置される。図32には、16個のブロック集合体130を同一平面上に並べた例を示している。この場合、16個のブロック集合体130は、1520×16個すなわち24320個の分離前本体2Pを含むと共に、3040×16個すなわち48640個の予備階層部分10Pを含む。本実施の形態では、次に、図32に示したように並べられた複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成する。この配線3を形成する工程について、図33ないし図37を参照して説明する。図33に示したように、配線3を形成する工程では、図32に示した複数の治具122および複数のブロック集合体130を、平坦な上面を有する治具132の上面上に配置する。これにより、複数のブロック集合体130が同一平面上に並べられる。この状態で、治具122の上面は、ブロック集合体130の上面よりもわずかに低い位置にある。配線3を形成する工程では、次に、治具122の上面およびブロック集合体130の上面を覆うように、樹脂層133を形成する。樹脂層133は、硬化前の樹脂を塗布し、この樹脂を硬化させて形成してもよいし、ドライフィルムを用いて形成してもよい。図34は、図33に示した工程に続く工程を示している。この工程では、例えばCMPによって、複数のブロック集合体130の上面が露出するまで樹脂層133を研磨して、複数のブロック集合体130と樹脂層133の上面を平坦化する。図35は、図34に示した工程に続く工程を示している。この工程では、まず、複数のブロック集合体130および樹脂層133の上面の上に、めっき用のシード層134を形成する。次に、シード層134の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム135を形成する。フレーム135は、後に複数の分離前本体2Pに対応した複数の配線3が収容される複数の開口部を有する。なお、図35には示していないが、フレーム135は、複数のブロック集合体130に含まれる全ての分離前本体2Pにおける配線3が形成される面の上方に配置された複数の部分を含んでいる。そして、この複数の部分の各々が、後に配線3が収容される開口部を有している。図36は、図35に示した工程に続く工程を示している。この工程では、まず、めっき法によって、フレーム135の各開口部内に、各配線3の一部となるめっき層136を形成する。次に、フレーム135を除去する。なお、図36では、便宜上、めっき層136を、ブロック121毎に、矩形で表している。しかし、実際には、めっき層136は分離前本体2P毎に、配線3に対応した形状に形成される。図37は、図36に示した工程に続く工程を示している。この工程では、まずシード層134のうち、めっき層136の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層136およびその下に残ったシード層134によって配線3が形成される。配線3は分離前本体2P毎に形成される。次に、治具122と、その上に残っている樹脂層133を、取り除く。サブパッケージ1Sを作製する工程では、次に、複数個のサブパッケージ1Sが形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程が行われる。この工程について、図38を参照して説明する。この工程では、まず、ブロック121を、分離前本体2Pが積層された方向と直交する方向に隣接する2つの分離前本体2Pの境界の位置で切断する。これにより、図38におけるaに示した積層体が複数個形成される。この積層体は、積層された複数の分離前本体2Pを含んでいる。この積層体において、隣接する2つの分離前本体2Pは、図28および図29に示した工程で第2の積層基礎構造物120を作製する際に上下に隣接する2つの第1の積層基礎構造物115を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、aに示した積層体に含まれる複数の分離前本体2Pを互いに分離する。これにより、分離前本体2Pは本体2となり、この本体2と配線3とを備えたサブパッケージ1Sが複数個形成される。図38におけるbは、1つのサブパッケージ1Sを示している。以上、図14ないし図38を参照して説明した一連の工程により、サブパッケージ1Sが複数個作製される。また、本実施の形態では、第1の積層基礎構造物115の代りに、1つの基礎構造物110の下面に複数の第2の追加部分端子55が形成された構造物を作製し、この構造物を第1の積層基礎構造物115の代りに用いて、図28ないし図38を参照して説明した一連の工程により、階層部分10を1つだけ含むパッケージを複数個作製することにより、例えば図6ないし図8に示したような追加部分51を複数個作製することができる。複合型積層チップパッケージ1が追加部分51を含まない場合には、本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し且つ互いに電気的に接続する工程とを備えている。複合型積層チップパッケージ1が追加部分51を含む場合には、本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、追加部分51を作製する工程と、複数のサブパッケージ1Sと追加部分51とを積層し且つ互いに電気的に接続する工程とを備えている。以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ1Sは、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。本体2は、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5を有している。複数の第1の端子4と複数の第2の端子5は、いずれも複数のワイヤWに電気的に接続されている。このような構成のサブパッケージ1Sによれば、2つ以上のサブパッケージ1Sを積層して、上側のサブパッケージ1Sにおける複数の第2の端子5を、下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続することによって、2つ以上のサブパッケージ1Sを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ1を構成することが可能になる。また、本実施の形態では、複数の第1の端子4は、第1の階層部分10S1における複数の電極を用いて構成され、複数の第2の端子5は、第2の階層部分10S2における複数の電極を用いて構成されている。これにより、本実施の形態によれば、複数の積層チップパッケージサブパッケージ1S間の電気的接続を、簡単な構成で実現することができる。従って、本実施の形態によれば、簡単な構成で、複数の積層チップパッケージサブパッケージ1Sを積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップ30を含むパッケージを低コストで実現することが可能になる。また、本実施の形態では、第1の階層部分10S1と第2の階層部分10S2における複数の電極のレイアウトは同じである。複数の電極は、第1の階層部分10S1において複数の第1の端子4を構成するために用いられる複数の第1の端子構成部と、第2の階層部分10S2において複数の第2の端子5を構成するために用いられる複数の第2の端子構成部とを含んでいる。そのため、本実施の形態によれば、同じレイアウトの複数の電極の互いに異なる部分を用いて、異なるレイアウトの第1の端子4と第2の端子5とを構成することができる。これにより、サブパッケージ1Sおよび複合型積層チップパッケージ1の製造コストをより低減することができる。また、サブパッケージ1Sにおいて、第1の階層部分10S1と第2の階層部分10S2は、第2の面30b同士が対向するように接合されている。サブパッケージ1Sの製造過程で作製される第1の積層基礎構造物115では、2つの基礎構造物110が、第2の面110b同士が向き合うように張り合わされている。単独の状態では基礎構造物110を丸めるように作用する応力が存在する場合、第1の積層基礎構造物115では、2つの基礎構造物110の応力を相殺することができる。そのため、本実施の形態によれば、第1の積層基礎構造物115に含まれる2つの基礎構造物110の平坦性を維持することができる。また、サブパッケージ1Sは、それぞれワイヤWによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ1Sを積層し互いに電気的に接続した場合に、複数のサブパッケージ1Sの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、サブパッケージ1S毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ1Sを積層しながら、サブパッケージ1S毎にその機能を変えることができる。本実施の形態によれば、複数のサブパッケージ1Sを積層して、所定の数の半導体チップ30を含む1つの複合型積層チップパッケージ1を構成することにより、1つのサブパッケージ1Sに含まれる半導体チップ30の数を少なくすることができる。これにより、1つのサブパッケージ1Sに不良の半導体チップ30が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ30のみを含むサブパッケージ1Sを積層して、不良の半導体チップ30を含まない複合型積層チップパッケージ1を構成することが容易になる。特に、本実施の形態では、1つのサブパッケージ1Sに含まれる半導体チップ30の数が2つであることから、1つのサブパッケージ1Sに不良の半導体チップ30が含まれる可能性をより低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ30のみを含むサブパッケージ1Sを積層して、不良の半導体チップ30を含まない複合型積層チップパッケージ1を構成することが容易になる。また、本実施の形態では、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合、複数のサブパッケージ1Sに追加部分51を加えて、複合型積層チップパッケージ1を構成することができる。これにより、本実施の形態によれば、少なくとも1つのサブパッケージ1Sが不良の半導体チップ30を含んでいても、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージ1を容易に実現することができる。また、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。以下、この効果について、図39および図40を参照して説明する。図39は、上下に隣接する2つのサブパッケージ1Sの端子同士の接続部分を示す側面図である。図40は、上下に隣接する2つのサブパッケージ1Sの端子間の位置ずれについて説明するための説明図である。図39および図40に示した例では、端子4は、矩形の導体パッド4aと、この導体パッド4aの表面に形成されたAu層4bとを含んでいる。導体パッド4aは、電極の一部であり、例えばCuによって形成されている。端子5は、矩形の導体パッド5aと、この導体パッド5aの表面に形成された下地層5bと、この下地層5bの表面に形成された半田層5cとを含んでいる。導体パッド5aは、電極の一部であり、例えばCuによって形成されている。下地層5bはAuよりなり、半田層5cはAuSnよりなる。なお、この例とは逆に、端子4が導体パッドと下地層と半田層とを含み、端子5が導体パッドとAu層とを含んでいてもよい。また、端子4,5の両方が半田層を含んでいてもよい。ここで、導体パッド4aにおける直交する2つの辺の長さをL1,L2とする。L1,L2は、いずれも、例えば40~80μmである。導体パッド5aの形状は、導体パッド4aと同じである。図39に示した例では、上下に隣接する2つのサブパッケージ1Sの対応する端子4,5同士を電気的に接続する際には、対応する端子4,5のAu層4bと半田層5cを接触させ、これらを加熱および加圧して半田層5cを溶融させた後、固化させて、端子4,5を接合する。図40は、端子4,5の位置がずれている状態を示している。なお、端子4,5の位置がずれている状態というのは、導体パッド4a,5aの面に垂直な方向から見たときに、導体パッド4aの外縁の位置と導体パッド5aの外縁の位置が一致しない状態を言う。本実施の形態では、端子4,5の界面における抵抗が十分に小さくなるように端子4,5を接合することができれば、対応する端子4,5の位置がずれていても構わない。L1,L2が30~60μmの場合、許容される端子4,5の位置ずれの最大値は、L1,L2よりも小さいが、数十μmになる。このように、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、端子4,5間の位置ずれがある程度許容されるため、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ1の製造コストを低減することができる。また、本実施の形態では、上述のように複数のサブパッケージ1Sを積層する場合と同じ理由により、上下に隣接するサブパッケージ1Sと追加部分51の位置合わせや、上下に隣接する2つの追加部分51の位置合わせが容易になる。その結果、本実施の形態によれば、1つ以上の追加部分51を含む複合型積層チップパッケージ1の製造コストを低減することができる。図41は、積層された4つのサブパッケージ1Sを含む複合型積層チップパッケージ1の製造方法の一例を示している。図41に示した方法では、耐熱性の容器141を用いる。この容器141は、複数のサブパッケージ1Sを積み重ねて収容することの可能な収容部141aを有している。収容部141aは、収容部141a内に収容されたサブパッケージ1Sの側面と収容部141aの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器141の収容部141a内に複数のサブパッケージ1Sを積み重ねて収容し、半田層が溶融する温度例えば320°Cで、容器141および複数のサブパッケージ1Sを加熱する。これにより、半田層が溶融し、上下に隣接する2つのサブパッケージ1Sの端子4,5が接合される。この方法によれば、容器141の収容部141a内に複数のサブパッケージ1Sを積み重ねて収容することによって、簡単に複数のサブパッケージ1Sの位置合わせを行うことができるため、複合型積層チップパッケージ1を簡単に製造することが可能になる。図41には、4つのサブパッケージ1A~1Dを積層して、複合型積層チップパッケージ1を製造する例を示している。しかし、図41に示した方法は、1つ以上の追加部分51を含む複合型積層チップパッケージ1を製造する場合にも利用することができる。また、本実施の形態では、不良の半導体チップ30は配線3に電気的に接続されていない。そのため、不良の半導体チップ30は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ30が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ30を使用不能にすることができる。本実施の形態では、第1の階層部分10S1が第2の種類の階層部分10Bであっても、第1の階層部分10S1の複数の電極を用いて複数の第1の端子4を構成することができる。同様に、第2の階層部分10S2が第2の種類の階層部分10Bであっても、第2の階層部分10S2の複数の電極を用いて複数の第2の端子5を構成することができる。階層部分10Bの複数の電極は、半導体チップ30と配線3とを電気的に接続する機能は有さないが、1つのサブパッケージ1Sに、他のサブパッケージ1Sまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、階層部分10が第1の種類の階層部分10Aであるか第2の種類の階層部分10Bであるかに関わらず、第1および第6の種類の電極以外の複数の電極は、半導体チップ30と配線3とを電気的に接続する機能は有さないが、1つのサブパッケージ1Sに、他のサブパッケージ1Sまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、本実施の形態に係る複合型積層チップパッケージ1では、追加部分51は、少なくとも1つの追加半導体チップ80と、追加部分配線53とを備えている。追加部分配線53は、少なくとも1つの追加半導体チップ80が少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、複数のサブパッケージ1Sのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップ80との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ1Sにおける第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージ1を容易に実現することが可能になる。なお、サブパッケージ1Sにおける第2の種類の階層部分10Bの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報から知ることができる。ところで、本実施の形態では、積層された複数の半導体チップ30を含むサブパッケージ1Sにおいて、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3複数のワイヤWによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。また、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。また、本実施の形態では、配線3の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線3の微細化の要望にも容易に対応することができる。また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線3は例えばめっき法によって形成することができるため、より低温下で、配線3を形成することが可能である。また、本実施の形態では、2つの階層部分10の接合も低温下で行うことができる。そのため、半導体チップ30が熱によって損傷を受けることを防止することができる。また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ30間の電気的接続を、2つの階層部分10の界面では行わず、本体2の少なくとも1つの側面に配置された配線3によって行うため、2つの階層部分10の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。また、本実施の形態において、サブパッケージ1Sの製造方法は、複数の基礎構造物110を作製する工程と、複数の基礎構造物110を用いて、各々が積層された2つの基礎構造物110を含む複数の第1の積層基礎構造物115を作製する工程と、複数の第1の積層基礎構造物115を用いて、サブパッケージ1Sを複数個作製する工程とを備えている。各第1の積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。サブパッケージ1Sを複数個作製する工程は、複数の第1の積層基礎構造物115を積層し且つ隣接する2つの第1の積層基礎構造物115を接着して、第2の積層基礎構造物120を作製する工程と、第2の積層基礎構造物120を切断することによって、分離前本体2Pが、第1の積層基礎構造物115が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも1つのブロック121を形成する工程と、少なくとも1つのブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成する工程と、複数個のサブパッケージ1Sが形成されるように、それぞれ配線3が形成された複数の分離前本体2Pを互いに分離する工程とを含んでいる。このようなサブパッケージ1Sの製造方法によれば、第1の積層基礎構造物115を作製する工程において、複数のサブパッケージ1Sに対応する複数組の端子4,5を一括して形成することが可能になる。また、この製造方法によれば、1つ以上のブロック121に含まれる複数の分離前本体2Pに対して一括して配線3を形成することによって、複数のサブパッケージ1Sに対応する複数の配線3を一括して形成することが可能になる。その際、1つのブロック121に含まれる複数の分離前本体2Pの位置合わせは不要である。これらのことから、この製造方法によれば、複数のサブパッケージ1Sの電気的な接続を容易に行うことが可能なサブパッケージ1Sを、低コストで短時間に大量生産することが可能になる。また、上記の製造方法において、配線3を形成する工程では、2つ以上のブロック121に含まれる全ての分離前本体2Pにおける配線3が形成される面が同一方向に向くように、2つ以上のブロック121を並べて、2つ以上のブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。これにより、より多くの分離前本体2Pに対して配線3を一括して形成することが可能になる。また、上記のサブパッケージ1Sの製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、サブパッケージ1Sのコストを低減することができる。また、本実施の形態におけるサブパッケージ1Sの製造方法によれば、図24ないし図27を参照して説明した方法によって第1の積層基礎構造物115を作製することにより、第1の積層基礎構造物115を構成する2つの基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ1Sを、高い歩留まりで製造することが可能になる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。始めに、図42ないし図46を参照して、本実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図42は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図43は、本実施の形態に係る積層チップパッケージの斜視図である。図44は、下側から見た図43の積層チップパッケージを示す斜視図である。図45は、図43に示した積層チップパッケージに含まれる1つの階層部分を示す平面図である。図46は、図45に示した階層部分を示す斜視図である。図45および図46に示したように、本実施の形態に係る積層チップパッケージであるサブパッケージ1Sでは、階層部分10において、電極32D1は、第1の実施の形態における第1および第2の端面を有しておらず、電極32C1と電極33C1に電気的に接続されている。また、電極32D2は、第1の実施の形態における第1ないし第4の枝部を有しておらず、電極32C2と電極33C3とに電気的に接続されている。また、図43および図44に示したように、本実施の形態に係るサブパッケージ1Sでは、第1の階層部分10S1の電極32D1と、第2の階層部分10S2の電極32D1は、それぞれ、ワイヤWC1に直接には接続されてはいない。しかし、階層部分10S1の電極32D1は、電極32C1を介してワイヤWC1に電気的に接続されている。また、階層部分10S2の電極32D1は、電極33C1を介してワイヤWC1に電気的に接続されている。また、本実施の形態では、階層部分10S1の電極32D2は、ワイヤWC2に直接には接続されてはいない。しかし、階層部分10S1の電極32D2は、電極32C2を介してワイヤWC2に電気的に接続されている。また、本実施の形態では、階層部分10S2の電極32D2は、ワイヤWC3に直接には接続されてはいない。しかし、階層部分10S2の電極32D2は、電極33C3を介してワイヤWC3に電気的に接続されている。本実施の形態に係るサブパッケージ1Sのその他の構成は、第1の実施の形態におけるサブパッケージ1Sと同じである。本実施の形態に係るサブパッケージ1Sは、第1の実施の形態におけるサブパッケージ1Sと同じ機能を有する。図42に示した複合型積層チップパッケージ1は、上から順に配置された4つのサブパッケージ1A,1B,1C,1Dを備えている。サブパッケージ1A,1B,1C,1Dは、いずれも図43および図44に示したサブパッケージ1Sよりなる。本実施の形態に係る複合型積層チップパッケージ1では、第1の実施の形態に係る複合型積層チップパッケージ1における複数の電気的経路と同様の複数の電気的経路が形成される。次に、図47および図48を参照して、本実施の形態における追加部分51の第1および第2の例について説明する。以下、第1の例の追加部分51を符号51S1で表し、第2の例の追加部分51を符号51S2で表す。図47は、追加部分51S1を示す斜視図である。図48は、追加部分51S2を示す斜視図である。図47に示した追加部分51S1では、電極82D1は、ワイヤAWC1に直接には接続されておらず、ワイヤAWC1に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S1における電極82D1は、ワイヤAWC1に電気的に接続されている。また、追加部分51S1における電極82D2は、ワイヤAWC2に直接には接続されておらず、ワイヤAWC2に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S1における電極82D2は、ワイヤAWC2に電気的に接続されている。図47に示した追加部分51S1のその他の構成は、第1の実施の形態における追加部分51S1と同じである。図47に示した追加部分51S1は、第1の実施の形態における追加部分51S1と同じ機能を有する。図48に示した追加部分51S2では、電極82D1は、ワイヤAWC1に直接には接続されておらず、ワイヤAWC1に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S2における電極82D1は、ワイヤAWC1に電気的に接続されている。また、追加部分51S2における電極82D2は、ワイヤAWC3に直接には接続されておらず、ワイヤAWC3に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S2における電極82D2は、ワイヤAWC3に電気的に接続されている。図48に示した追加部分51S2のその他の構成は、第1の実施の形態における追加部分51S2と同じである。図48に示した追加部分51S2は、第1の実施の形態における追加部分51S2と同じ機能を有する。本実施の形態によれば、サブパッケージ1SにおけるワイヤWC1を幅広に形成したり、サブパッケージ1SにおけるワイヤWC2,WC3、追加部分51S1おけるワイヤAWC2および追加部分51S2おけるワイヤAWC3を、それぞれ部分的に幅広に形成したりする必要がなくなる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、複数のブロック121を並べてブロック集合体130を形成し、更に、複数のブロック集合体130を並べて、複数のブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成している。しかし、1つのブロック集合体130に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよいし、1つのブロック121に含まれる全ての分離前本体2Pに対して一括して配線3を形成してもよい。また、配線3が形成された複数の分離前本体2Pを互いに分離して複数の本体2を形成した後、本体2に、更に他の配線を形成してもよい。"