第1および第2の端子と、第1のデータを記憶する記憶素子と、データ読み出しの指示が入力されると、前記記憶素子から前記第1のデータを読み出して出力するデータ入出力制御部と、前記データ入出力制御部から出力される前記第1のデータを前記第1の端子に出力し、該第1のデータを前記第1の端子に出力するとき、前記第2の端子と他の半導体装置の前記第1の端子とを接続するプローブカードを介して該他の半導体装置から受信する第2のデータを保持し、その後、該第2のデータを前記第1の端子に出力するデータラッチ部と、を有する半導体装置。請求項1記載の半導体装置において、前記データラッチ部は、前記データ入出力制御部および前記第1の端子と接続され、前記第1のデータを一時的に保持するための第1のラッチ回路と、前記第1および第2の端子と接続され、前記第2のデータを一時的に保持するための第2のラッチ回路と、を有し、前記第2のラッチ回路は、前記第1のラッチ回路が前記第1のデータを前記第1の端子に出力するとき、前記プローブカードおよび前記第2の端子を介して前記他の半導体装置から受信する前記第2のデータを保持し、前記第1のラッチ回路が前記第1のデータを前記第1の端子に出力した後、前記第2のデータを該第1の端子に出力する、半導体装置。請求項2記載の半導体装置において、前記データラッチ部は、前記第2の端子と前記第2のラッチ回路とを接続する配線に設けられたスイッチと、前記第1のラッチ回路に前記第1のデータが入力されると、前記第1のラッチ回路に前記第1のデータを出力させるとともに前記スイッチをオフからオンに切り替え、続いて、前記第2のラッチ回路に前記第2のデータを出力させるカウンタと、をさらに有する半導体装置。請求項3記載の半導体装置において、前記第2のラッチ回路および前記スイッチがm個設けられ、前記カウンタは、予め決められた順に前記第2のラッチ回路に前記第2のデータを出力させる際、整数jを1からm-1まで1ずつ変化させる毎に、j番目の前記第2のラッチ回路に前記第2のデータを出力させる制御信号を送信する処理とj1番目の前記第2のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、m番目の前記第2のラッチ回路に前記第2のデータを出力させる制御信号を送信する、半導体装置。請求項3記載の半導体装置において、複数の前記記憶素子を含むメモリセルアレイを有し、前記第1のラッチ回路が読み出し対象となる前記第1のデータの数nに対応してn個設けられ、前記第2のラッチ回路および前記スイッチが前記第1のラッチ回路の数nに対応してn個設けられ、前記カウンタは、n個の前記第1のラッチ回路に前記第1のデータが入力されると、整数kを1からn-1まで1ずつ変化させる毎に、k番目の前記第1のラッチ回路に前記第1のデータを出力させる制御信号を送信する処理とk番目の前記第2のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、整数iを1からnまで1ずつ変化させる毎にi番目の前記第2のラッチ回路に前記第2のデータを出力させる制御信号を送信する、半導体装置。請求項4記載の半導体装置において、複数の前記記憶素子を含むメモリセルアレイを有し、前記第1のラッチ回路が読み出し対象の前記第1のデータの数に対応してn個設けられ、前記第2のラッチ回路および前記スイッチが1からnまでの値毎にm個設けられ、前記カウンタは、n個の前記第1のラッチ回路に前記第1のデータが入力されると、整数kを1からn-1まで1ずつ変化させる毎に、k番目の前記第1のラッチ回路に前記第1のデータを出力させる制御信号を送信する処理とk番目のm個の前記第2のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、整数iを1からnまで1ずつ変化させる毎にi番目のm個の前記第2のラッチ回路に前記第2のデータを出力させる制御信号を送信する、半導体装置。第1の半導体装置に第1のデータを書き込み、前記第1の半導体装置とは異なる第2の半導体装置に第2のデータを書き込み、前記第1および第2の半導体装置にデータ読み出しの指示を入力すると、前記第1の半導体装置は前記第1のデータを自装置の出力端子に出力し、前記第2の半導体装置は自装置の出力端子および前記プローブカードを介して前記第1の半導体装置に前記第2のデータを送信し、前記第1の半導体装置は、前記第2の半導体装置から受信する前記第2のデータを保持した後、該第2のデータを自装置の前記出力端子に出力する、半導体装置の検査方法。テスタは、特許文献1に開示された方法で複数の半導体チップに同時にデータを書き込むことができたとしても、書き込んだデータが正しく保存されていたか否かを検査する際、半導体チップ毎にデータの読み出しを行う必要がある。このことを、図15および図16を参照して説明する。図15は関連する複数の半導体装置に対してプローブカードを用いて検査を行う状態を示す模式図である。ここでは、説明を簡単にするために、検査対象の半導体チップがチップE~Hの4つの場合とし、アドレス信号およびコマンドを入力するための入力パッドが各チップに4つ設けられ、データを読み出すための入出力パッドが各チップに1つ設けられている場合とする。図15に示すように、チップE~Hを含むウエハ不図示がステージ不図示に搭載され、プローブカード201に設けられた複数のプローブピンがチップE~Hに設けられた複数のパッドに接触している。プローブカード201の複数のプローブピンは複数の配線不図示を介してテスタ不図示と接続されている。具体的には、チップE~Hに設けられた入出力パッド251e~251hのそれぞれが、プローブカード201の4つの入出力I/Oピンのそれぞれと接触している。4つのI/Oピンのそれぞれはテスタと配線で接続されている。また、チップEに設けられた入力パッド261e~261eのそれぞれが、プローブカード201の4つの入力ピンのそれぞれと接触している。チップF~Hについても、チップEと同様に、各チップの入力パッドがプローブカード201の入力ピンと接続されている。データ書き込みの際のアドレス信号およびコマンド、ならびにデータ読み出しの際のコマンドについては、チップE~Hに対して共通に供給することが可能である。そのため、図15に示すように、プローブカード201に設けられたプリント配線を介して、入力パッド261e~261hが接続される。入力パッド262e~262hと入力パッド263e~263hのそれぞれについても、入力パッド261e~261hと同様に、プローブカード201内のプリント配線を介してチップ間で共通の役割の入力パッドが接続される。次に、図15に示した状態でチップEおよびFの検査を行う際の手順を、図16を参照して簡単に説明する。ここでは、データの書き込みをチップ毎に行う場合で説明する。図16に示すように、テスタは、チップEに電源供給を開始した後、プローブカード201および入力パッド261e~263eを介してチップEにデータを書き込む。続いて、テスタはチップEにデータを一定時間保持させた後図16に示す手順ホールド、チップEの入出力パッド251eおよびプローブカード201を介してチップEからデータを読み出す。テスタは読み出したデータが書き込んだデータと一致するか否かを調べ、その結果を保存する。その後、テスタは、チップFに対してチップEと同様に、図16に示すように検査を行う。図15および図16を参照して説明したように、チップE~Hに対してテスタからアドレス信号とコマンドを送信するための配線を共通化することで、テスタとプローブカード201とを接続する配線だけでなく、テスタ側の出力端子の数を削減可能となる。一方、データ読み出しのためのI/OピンとI/Oピンをテスタに接続する配線との組み合わせは、同時に測定するチップE~Hの数に合わせて4組必要となる。I/Oピンの本数に伴って、テスタ側の入力端子の数も4つ必要となる。テスタ側の入力端子およびプローブカード201のI/Oピンの本数を増やすことで、同時に測定可能なチップの数を増やすことも考えられる。しかし、テスタ側の入力端子を増やすとテスタが高価になり、また、プローブカード201に設けられるI/Oピンの本数には制限がある。また、図15および図16では、チップE~Hの各チップの入出力パッドの数が1つの場合で説明したが、I/Oピンの本数に制限があるので、各チップの入出力パッドの数が2、4、8、と多くなるほど、同時に測定可能なチップの数が少なくなってしまう。同時に測定可能なチップの数を増やすには、1つのチップに必要なI/Oピンの本数を削減する必要がある。本発明の半導体装置は、第1および第2の端子と、第1のデータを記憶する記憶素子と、データ読み出しの指示が入力されると、前記記憶素子から前記第1のデータを読み出して出力するデータ入出力制御部と、前記データ入出力制御部から出力される前記第1のデータを前記第1の端子に出力し、該第1のデータを前記第1の端子に出力するとき、前記第2の端子と他の半導体装置の前記第1の端子とを接続するプローブカードを介して該他の半導体装置から受信する第2のデータを保持し、その後、該第2のデータを前記第1の端子に出力するデータラッチ部と、を有する構成である。本発明によれば、半導体装置が第1の端子を介して第1のデータを出力するとき、他の半導体装置からプローブカードを介して受信する第2のデータを保持し、その後、第2のデータを自装置の第1の端子から出力しているため、プローブカードに設けられた入出力ピン1本で少なくとも2つの半導体装置のデータをテスタに送信することが可能となる。本発明の半導体装置の検査方法は、第1の半導体装置に第1のデータを書き込み、前記第1の半導体装置とは異なる第2の半導体装置に第2のデータを書き込み、前記第1および第2の半導体装置にデータ読み出しの指示を入力すると、前記第1の半導体装置は前記第1のデータを自装置の出力端子に出力し、前記第2の半導体装置は自装置の出力端子および前記プローブカードを介して前記第1の半導体装置に前記第2のデータを送信し、前記第1の半導体装置は、前記第2の半導体装置から受信する前記第2のデータを保持した後、該第2のデータを自装置の前記出力端子に出力するものである。本発明によれば、第1の半導体装置が出力端子を介して第1のデータを出力するとき、第2の半導体装置からプローブカードを介して受信する第2のデータを保持し、その後、第2のデータを自装置の出力端子から出力しているため、プローブカードに設けられた入出力ピン1本で少なくとも2つの半導体装置のデータをテスタに送信することが可能となる。本発明によれば、ウエハ試験において、同時に測定可能な半導体チップの数を増やすことができ、検査にかかる時間を短縮できる。本発明の半導体装置およびその検査方法の実施形態を説明する。以下の実施形態では、半導体装置がDRAMDynamicRandomAccessMemoryの場合で説明するが、半導体装置は、DRAMに限らず他のメモリデバイスであってもよい。第1の実施形態本実施形態の半導体装置の構成を説明する。図1は本実施形態の半導体装置の一構成例を示すブロック図である。図1に示すように、半導体装置10は、複数のメモリ素子を含むメモリセルアレイ21と、アドレス信号にしたがって制御対象のメモリ素子を特定するロウデコーダ22およびカラムデコーダ23と、メモリ素子に蓄積された情報に対応する信号を増幅するセンスアンプ24と、メモリセルアレイ21へのデータの書き込みおよびメモリセルアレイ21からデータの読み出しを制御するデータ入出力制御部25と、テストモード時に動作するデータラッチ部26と、信号およびデータを入出力するための端子となる複数のパッドとを有する。半導体装置10には、複数のパッドとして、テスタからアドレス信号を受信するための複数の入力パッドを含むアドレス入力端子群31と、テスタからコマンドを受信するための複数の入力パッドを含むコマンド入力端子群32と、テスタとデータを送受信するための複数の入出力パッドを含むデータ入出力端子群33とが設けられている。アドレス入力端子群31は、電源電圧VDD、接地電位VSSおよびクロック信号をテスタから半導体装置10に供給するための入力パッドを有する。なお、コマンド入力端子群32およびデータ入出力端子群33のうち、少なくともいずれかにVDDおよびVSSをテスタから供給するための入力パッドが設けられていてもよい。以下では、チップA~Dが本実施形態の半導体装置10に相当し、チップA~Dは同様な構成であるものとする。図2はチップAに設けられた複数のパッドの一部を模式的に示す平面図である。図2に示す入力パッド41a~44aはアドレス入力端子群31またはコマンド入力端子群32に属するパッドである。入出力パッド51aはデータ入出力端子群33に属するパッドである。本実施形態では、説明を簡単にするために、データ入出力端子群33に設けられた入出力パッドが1つの場合とする。図2に示す入力パッド41a~44aは、アドレス入力端子群31またはコマンド入力端子群32に属する入力パッドの一部であり、他の入力パッドを図に示すことを省略している。次に、チップA~Dのそれぞれに設けられたデータラッチ部26の構成を説明する。ここでは、チップAのデータラッチ部26の場合で説明する。図3は図1に示したデータラッチ部の一構成例を示すブロック図である。図3に示すように、データラッチ部26は、自チップのメモリセルアレイ21内のメモリ素子から読み出されるデータを保持するラッチ回路61aと、隣り合うチップBから読み出されるデータを保持するラッチ回路71bと、ラッチ回路61a、71bのそれぞれに対して、保持されたデータの出力タイミングを指示するためのカウンタ信号を生成するカウンタ81と、を有する。ラッチ回路61aは、入力端子がデータ入出力制御部25と接続され、出力端子が入出力パッド51aに接続されている。ラッチ回路61aの制御端子がカウンタ81の出力端子と接続されている。ラッチ回路61aは、データ入出力制御部25から受信するデータを保持し、カウンタ81から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド51aに出力する。ラッチ回路71bは、入力端子がスイッチ91bを介して入力パッド44aと接続され、出力端子が入出力パッド51aに接続されている。本実施形態では、スイッチ91bはNch-MOSMetalOxideSemiconductorトランジスタであるが、Nch-MOSトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。スイッチ91bのゲート電極およびラッチ回路71bの制御端子がカウンタ81の出力端子と接続されている。ラッチ回路71bは、入力パッド44aからスイッチ91bを介して受信するデータを保持し、カウンタ81から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド51aに出力する。カウンタ81は、テスタからコマンド入力端子32を介してデータ読み出しの指示が入力されると、クロック信号にしたがってカウンタ0→1の順に、カウンタ信号<0>およびカウンタ信号<1>を生成してバスを介して出力する。具体的には、カウンタ81は、データ読み出しの指示が入力されると、ラッチ回路61aの制御端子とスイッチ91bのゲート電極にカウンタ信号<0>を送信し、続いて、ラッチ回路71bの制御端子にカウンタ信号<1>を送信する。これらのカウンタ信号はラッチ回路61a、71bおよびスイッチ91bの制御信号としての役目を果たす。次に、本実施形態の半導体装置10の検査方法のうち、データ読み出し方法を説明する。図4はチップA~Dに対してプローブカードを用いて検査を行う状態を示す模式図である。チップB~Dの各パッドに、図2に示したチップAの各パッドに対応して同様な符号を付しているが、符号に添付されるアルファベットがチップ毎に異なるようにしている。図4に示すプローブカード101について、図15に示したプローブカード201と異なる点について説明し、同様な構成についての説明を省略する。図4に示すプローブカード101には、隣り合う2つのチップのうち、一方のチップの入力パッドと他方のチップの入出力パッドとを電気的に接続するための、プローブピンおよびプリント配線が設けられている。本実施形態では、図4に示すように、チップBの入出力パッド51bがチップAの入力パッド44aとプローブカード101のプローブピンおよびプリント配線を介して接続される。チップDの入出力パッド51dがチップCの入力パッド44cとプローブカード101のプローブピンおよびプリント配線を介して接続される。チップAの入力パッド41a~43a、チップBの入力パッド41b~43b、チップCの入力パッド41c~43cおよびチップDの入力パッド41d~43dのそれぞれはプローブカード101および配線不図示を介してテスタ不図示と接続される。チップAおよびCの入出力パッド51a、51cのそれぞれはプローブカード101および配線不図示を介してテスタ不図示と接続される。ここでは、検査対象の半導体装置10がチップAおよびBの場合を説明し、チップCおよびDの場合の説明を省略する。図5はチップAおよびBの検査方法の手順の一例を示す図である。図6Aから図6Cは、チップAおよびBに対する、データの書き込みからデータの読み出しまでの手順を説明するための模式図である。図6Bおよび図6Cでは、テスト用のデータを符号d1で示す。図5に示すように、テスタがチップAおよびBに、VDD、VSSおよびクロック信号の供給を開始する。続いて、チップAおよびBのデータ入出力制御部25は、テスタからテストモードのコマンドが入力されると、データラッチ部26を起動し、メモリセルアレイ21から受信するデータの出力経路として、データ入出力端子群33と直接に接続される出力経路から、データラッチ部26を介してデータ入出力端子群33と接続される出力経路に切り替える。そして、図5に示すように、テスタがチップAおよびBにテスト用のデータを書き込む。その際、図6Aに示すように、テスタはアドレス入力端子群31の入力パッドを介してチップAおよびBにデータを入力する。チップAおよびBはテスタから受信したデータをメモリセルアレイ21のメモリ素子に書き込む。なお、テストモードでは、データ入出力端子群33の入出力パッドを用いなくても、上述のように、アドレス入力端子群31の入力パッドを用いてデータの書き込みを行うことが可能である。テストモードにおけるデータ書き込み方法については、アドレス入力端子群31の入力パッドを用いる方法は一例であり、この方法に限られない。データ書き込み終了後、テスタはチップAおよびBにデータを一定時間保持させた後図5に示す手順ホールド、データ読み出しを指示する旨のデータ読み出し信号を、チップAおよびBのコマンド入力端子32の入力パッド不図示に送信する。チップAおよびBのそれぞれのデータ入出力制御部25は、テスタからコマンド入力端子32を介してデータ読み出し信号を受信すると、メモリ素子からデータを読み出してデータラッチ部26のラッチ回路61aに送信する。チップAおよびBのそれぞれのラッチ回路61aは、データ入出力制御部25からデータを受信すると、そのデータを保持する。一方、チップAおよびBのカウンタ81は、データ読み出し信号をコマンド入力端子群32から受信すると、クロック信号にしたがってカウントし、カウンタ0のタイミングで、ラッチ回路61aの制御端子とスイッチ91bのゲート電極にカウンタ信号<0>を送信する。チップAのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、図6Bに示すように、保持しているデータを入出力パッド51aを介してテスタに出力する。また、チップBのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、図6Bに示すように、保持しているデータを入出力パッド51bおよびプローブカード101を介してチップAの入力パッド44aに出力する。チップAのスイッチ91bはゲート電極にカウンタ信号<0>が入力されると、オフからオンに切り替わり、チップBから出力されたデータがチップAのラッチ回路71bに入力される。チップAのラッチ回路71bは、チップBのデータが入力されると、そのデータを保持する。続いて、チップAのカウンタ81はカウンタ1のタイミングでラッチ回路71bの制御端子にカウンタ信号<1>を送信する。チップAのラッチ回路71bは、制御端子にカウンタ信号<1>が入力されると、図6Cに示すように、保持しているデータを入出力パッド51aを介してテスタに出力する。なお、チップBにおいても、カウンタ1のタイミングでラッチ回路71bが不定データを入出力パッド51bに出力するが、不定データの電位が入出力パッド51bに印加されるだけである。上述のようにして、テスタは、チップAおよびBに対してデータ読み出しを指示した後、クロック信号のカウントにしたがって、チップAのデータとチップBのデータを順次、チップAの入出力パッド51aから受信することが可能となる。チップCおよびDについても、チップAおよびBと同様に、テスタは、チップCのデータとチップDのデータを順次、チップCの入出力パッド51cから受信することが可能となる。図4に示すプローブカード101を、図15に示したプローブカード201と比べると、同じチップ数で、データの読み出しに必要なI/Oピンの本数が1/2で済むことがわかる。つまり、同時に測定可能なチップの数を2倍にできる。本実施形態では、本数に制限のあるI/Oピンに対して、同時に測定可能な半導体装置の数を増やすことが可能となる。その結果、検査にかかる時間を短縮することができ、検査にかかるコストを削減できる。また、図5に示した手順を、図16に示した手順と比較してみる。図16では、チップEおよびFに対して、データの書き込みと読み出しをチップ毎に行っているのに対し、図5では、チップAおよびBに対してデータの書き込みを同時に行った後、チップAに接触させたI/Oピンを介して、チップAおよびBのデータを順に読み出している。そのため、本実施形態では、図16に示した手順に比べて、検査にかかる時間を短縮することができる。なお、図16に示した手順において、特許文献1に開示された方法を用いて、複数の半導体装置に同時にデータを書き込んだとしても、データの読み出しはチップ毎に行わなければならないため、I/Oピンの本数に制限があると、同時測定可能なチップの数も制限されてしまうことになる。なお、チップAおよびBのデータをチップAの入出力パッドから出力し、チップCおよびDのデータをチップCの入出力パッドから出力することで、同時測定対象のチップ数を変えずに、データの読み出しに必要なI/Oピンの本数を1/2に削減する場合を説明したが、I/Oピンの削減方法はこの場合に限らない。以下に、同時測定対象のチップ数を変えずに、データの読み出しに必要なI/Oピンの本数を1/4に削減する場合を説明する。図7はチップAからチップDのデータをチップAから出力する場合のデータラッチ部の一構成例を示すブロック図である。図7に示すデータラッチ部26は、図3に示した構成に比べて、チップCから読み出されるデータを保持するラッチ回路71cと、チップDから読み出されるデータを保持するラッチ回路71dと、をさらに有する。ラッチ回路71cは、入力端子がスイッチ91cを介して入力パッド44aと接続され、出力端子が入出力パッド51aに接続されている。スイッチ91cのゲート電極およびラッチ回路71cの制御端子がカウンタ81の出力端子と接続されている。ラッチ回路71dは、入力端子がスイッチ91dを介して入力パッド44aと接続され、出力端子が入出力パッド51aに接続されている。スイッチ91dのゲート電極およびラッチ回路71dの制御端子がカウンタ81の出力端子と接続されている。図7では、スイッチ91c~91dはNch-MOSトランジスタであるが、スイッチ91bと同様に、Nch-MOSトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。カウンタ81は、テスタからコマンド入力端子32を介してデータ読み出し信号を受信すると、クロック信号にしたがってカウンタ0→1→2→3の順に、カウンタ信号<0>~<3>を生成してバスを介して出力する。図8は、図7に示したデータラッチ部26を有するチップA~Dに対してプローブカードを用いて検査を行う状態を示す模式図である。図8に示すプローブカード103では、図4に示したプローブカード101と同様に、チップBの入出力パッド51bがチップAの入力パッド44aとプローブピンおよびプリント配線を介して接続され、チップDの入出力パッド51dがチップCの入力パッド44cとプローブピンおよびプリント配線を介して接続される。プローブカード101ではチップCの入出力パッド51cがI/Oピンを介してテスタと接続されるが、プローブカード103では、図8に示すように、チップCの入出力パッド51cはプローブピンおよびプリント配線を介してチップBの入力パッド44bと接続される。次に、図7に示したデータラッチ部を有するチップA~Dについて図8に示した状態で、データを読み出す手順を説明する。図9はチップAからチップDのそれぞれのデータの測定手順を示すタイミングチャートである。図9では、テスト用データの符号をd1としている。テスタが、図6Aを参照して説明した方法と同様にしてデータ書き込みを行い、チップA~Dにデータを一定時間保持させた後、データ読み出し信号を、チップA~Dのコマンド入力端子32の入力パッド不図示に送信する。チップA~Dのそれぞれのデータ入出力制御部25は、テスタからデータ読み出し信号を受信すると、メモリ素子からデータを読み出してデータラッチ部26のラッチ回路61aに送信する。チップA~Dのそれぞれのラッチ回路61aは、データ入出力制御部25からデータを受信すると、そのデータを保持する。チップA~Dのカウンタ81は、データ読み出し信号をコマンド入力端子群32から受信すると、クロック信号にしたがってカウントし、カウンタ0のタイミングで、ラッチ回路61aの制御端子とスイッチ91bのゲート電極にカウンタ信号<0>を送信する。チップAのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、保持しているデータを入出力パッド51aを介してテスタに出力する。また、チップBのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、保持しているデータを入出力パッド51bおよびプローブカード103を介してチップAの入力パッド44aに送信する。チップCのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、保持しているデータを入出力パッド51cおよびプローブカード103を介してチップBの入力パッド44bに送信する。チップDのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、保持しているデータを入出力パッド51dおよびプローブカード103を介してチップCの入力パッド44cに送信する。チップA~Dのスイッチ91bはゲート電極にカウンタ信号<0>が入力されると、オフからオンに切り替わり、隣りのチップから出力されたデータが自チップのラッチ回路71bに入力される。チップA~Cのそれぞれのラッチ回路71bがチップB~Dのそれぞれから出力されたデータを保持する。続いて、チップA~Dのカウンタ81はカウンタ1のタイミングでラッチ回路71bの制御端子とスイッチ91cのゲート電極にカウンタ信号<1>を送信する。チップAのラッチ回路71bは、制御端子にカウンタ信号<1>が入力されると、保持しているデータチップBのデータを入出力パッド51aを介してテスタに出力する。チップBのラッチ回路71bは、制御端子にカウンタ信号<1>が入力されると、保持しているデータチップCのデータを入出力パッド51bおよびプローブカード103を介してチップAの入力パッド44aに送信する。チップCのラッチ回路71bは、制御端子にカウンタ信号<1>が入力されると、保持しているデータチップDのデータを入出力パッド51cおよびプローブカード103を介してチップBの入力パッド44bに送信する。その後、チップA~Dのカウンタ81が、クロック信号にしたがってカウントし、カウンタ2のタイミングでカウンタ信号<2>を出力し、カウンタ3のタイミングでカウンタ信号<3>を出力すると、図9に示すように、チップCおよびDのそれぞれのデータが順に隣りのチップに転送された後、チップAの入出力パッド51aからテスタに送信される。その結果、テスタ側では、チップA~Dのそれぞれのデータを順に読み出すバーストリードを行うことが可能となる。同時測定の対象となるチップの数が3つ以上であっても、チップの数をmとすると、上述の構成において、カウンタが、クロック信号にしたがって、整数jを1からm-1まで1ずつ変化させる毎に、j番目のラッチ回路71に制御信号を送信し、j1番目のスイッチ91のゲート電極に制御信号を送信した後、m番目のラッチ回路71に制御信号を送信することで、各チップのデータを順にチップAからテスタに出力することが可能となる。本実施形態では、同時測定の対象となるチップの数が2つと4つの場合を説明したが、チップの数が3つであっても、5つ以上であっても、上述した方法で、複数のチップのデータをテスタにバーストリードさせることが可能である。第2の実施形態第1の実施形態では、複数の半導体装置のそれぞれから1ビットのデータを読み出す場合を説明したが、本実施形態は、複数の半導体装置のそれぞれから複数のビットのデータを順に読み出すバーストリードを可能にしたものである。本実施形態の半導体装置は、図1に示した半導体装置10と一部を除いて同様な構成であるため、本実施形態では、第1の実施形態と同様な構成についての詳細な説明を省略し、第1の実施形態と異なる点を詳しく説明する。以下では、チップA~Dが本実施形態の半導体装置に相当し、チップA~Dは同様な構成であるものとする。図10はチップAに設けられた複数のパッドの一部を模式的に示す平面図である。図2に示す入力パッド41a~44aはアドレス入力端子群31またはコマンド入力端子群32に属するパッドである。入出力パッド51a、52aはデータ入出力端子群33に属するパッドである。本実施形態では、説明を簡単にするために、データ入出力端子群33に設けられた入出力パッドが2つの場合とする。図10に示す入力パッド41a~44aは、アドレス入力端子群31またはコマンド入力端子群32に属する入力パッドの一部であり、他の入力パッドを図に示すことを省略している。次に、チップA~Dのそれぞれに設けられたデータラッチ部26の構成を説明する。ここでは、チップAのデータラッチ部26の場合で説明する。図11は、チップAに設けられたデータラッチ部の一構成例を示すブロック図である。図11に示すように、データラッチ部26は、自チップのメモリセルアレイ21内のメモリ素子から読み出されるデータを保持するラッチ回路61a~64aと、隣り合うチップBから読み出されるデータを保持するラッチ回路71b~74bと、カウンタ81と、を有する。ラッチ回路61a~64aは、入力端子がデータ入出力制御部25と接続され、出力端子が入出力パッド51aに接続されている。ラッチ回路61a~64aの制御端子がカウンタ81の出力端子と接続されている。ラッチ回路61a~64aは、データ入出力制御部25から受信するデータを保持し、カウンタ81から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド51aに出力する。ラッチ回路71b~74bは、入力端子がスイッチ91b~94bを介して入力パッド43aと接続され、出力端子が入出力パッド51aに接続されている。スイッチ91b~94bのゲート電極およびラッチ回路71b~74bの制御端子がカウンタ81の出力端子と接続されている。ラッチ回路71b~74bは、入力パッド43aからスイッチ91b~94bを介して受信するデータを保持し、カウンタ81から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド51aに出力する。本実施形態では、スイッチ92b~94bはNch-MOSトランジスタであるが、スイッチ91bと同様に、Nch-MOSトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。カウンタ81は、テスタからコマンド入力端子32を介してデータ読み出し信号を受信すると、クロック信号にしたがってカウンタ0~7までカウントする毎に、カウンタ信号<0>~<7>を順に生成してバスを介して出力する。なお、入出力パッド52aおよび入力パッド44aにも、図11に示したラッチ回路61a~64a、71b~74bおよびスイッチ91b~94bと同様な構成が接続されているが、その詳細な説明を省略する。次に、チップA~Dに対する検査方法のうち、データ読み出し方法を説明する。図12はチップA~Dに対してプローブカードを用いて検査を行う状態を示す模式図である。図12に示すプローブカード105には、隣り合う2つのチップのうち、一方のチップの2つの入力パッドと他方のチップの2つの入出力パッドとを電気的に接続するための、プローブピンおよびプリント配線が設けられている。本実施形態では、図12に示すように、チップBの入出力パッド51b、52bがチップAの入力パッド43a、44aとプローブカード105のプローブピンおよびプリント配線を介して接続される。チップDの入出力パッド51d、52dがチップCの入力パッド43c、44cとプローブカード105のプローブピンおよびプリント配線を介して接続される。チップAの入力パッド41a~42a、チップBの入力パッド41b~42b、チップCの入力パッド41c~42cおよびチップDの入力パッド41d~42dのそれぞれはプローブカード105および配線不図示を介してテスタ不図示と接続される。本実施形態では、テスタからプローブカード105の2つの入力ピンを介して各チップにアドレス信号およびコマンドが入力され、テスト用のデータが書き込まれる。チップAの入出力パッド51a、52aとチップCの入出力パッド51c、52cのそれぞれはプローブカード105および配線不図示を介してテスタ不図示と接続される。ここでは、検査対象の半導体装置がチップAおよびBの場合を説明し、チップCおよびDの場合の説明を省略する。図13は、チップAおよびBのそれぞれのデータの読み出し方法を説明するための模式図である。図14はチップAおよびBのそれぞれのデータの測定手順を示すタイミングチャートである。図14では、テスト用データが4×2ビットであり、1つの入出力パッドから出力される4ビットのデータの符号をd1~d4としている。はじめに、第1の実施形態において図5を参照して説明した手順と同様にして、テスタがチップAおよびBに対して電源供給開始からデータ書き込みまでを行う。チップAのアドレス入力端子群31に属する入力パッドを介して、テスタからデータd1~d4がチップAに書き込まれ、チップBのアドレス入力端子群31に属する入力パッドを介して、テスタからデータd1~d4がチップBに書き込まれる。データ書き込みを行った後、テスタはチップAおよびBにデータを一定時間保持させ、続いて、データ読み出し信号をチップAおよびBのコマンド入力端子32の入力パッド不図示に送信する。チップAおよびBのそれぞれのデータ入出力制御部25は、テスタからコマンド入力端子32を介してデータ読み出し信号を受信すると、メモリ素子からデータd1~d4を読み出してデータラッチ部26のラッチ回路61a~64aに送信する。チップAおよびBのそれぞれのラッチ回路61a~64aは、データ入出力制御部25からデータd1~d4を受信すると、そのデータd1~d4を保持する。一方、チップAおよびBのカウンタ81は、テスタからデータ読み出し信号を受信すると、クロック信号にしたがってカウントし、カウンタ0のタイミングで、ラッチ回路61aの制御端子とスイッチ91bのゲート電極にカウンタ信号<0>を送信する。チップAのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、図13に示すように、保持しているデータd1を入出力パッド51aを介してテスタに出力する。その際、入出力パッド52aからも、入出力パッド51aと同様に、データd1がテスタに送信される。チップBのラッチ回路61aは、制御端子にカウンタ信号<0>が入力されると、図13に示すように、保持しているデータd1を入出力パッド51bおよびプローブカード105を介してチップAの入力パッド43aに出力する。その際、チップAの入力パッド44aにも、チップBの入出力パッド52bからデータd1が入力される。チップAのスイッチ91bはゲート電極にカウンタ信号<0>が入力されると、オフからオンに切り替わり、チップBから出力されたデータd1がチップAのラッチ回路71bに入力される。チップAのラッチ回路71bは、チップBのデータd1が入力されると、そのデータd1を保持する。続いて、チップAおよびBのカウンタ81はカウンタ1のタイミングでラッチ回路62bの制御端子にカウンタ信号<1>を送信する。チップAのラッチ回路72bは、制御端子にカウンタ信号<1>が入力されると、保持しているデータd2を入出力パッド51aを介してテスタに出力する。その際、入出力パッド52aからも、入出力パッド51aと同様に、データd2がテスタに送信される。その後、チップAおよびBのカウンタ81がクロック信号にしたがってカウントする毎にカウンタ信号<2>~<3>を順に出力すると、チップAの入出力パッド51a、52aのそれぞれを介して、ラッチ回路63a、64aからチップAのデータd3、d4が順にテスタに出力される。その際、チップAのラッチ回路73b、74bは、チップBから受信するデータd3、d4を保存する。続いて、チップAおよびBのカウンタ81がクロック信号にしたがってカウントする毎にカウンタ信号<4>~<7>を順に出力すると、チップAの入出力パッド51a、52aのそれぞれを介して、ラッチ回路71b~74bからチップBのデータd1~d4が順にテスタに出力される。図14は、チップAの入出力パッド51a、52aのそれぞれから、チップAのデータd1~d4が順にテスタに出力された後、チップBのデータd1~d4が順にテスタに出力される様子を示す。なお、チップBにおいても、カウンタ81がカウンタ信号<4>~<7>を出力するタイミングで、チップBのラッチ回路71b~74bから不定データが入出力パッド51b、52bに出力されるが、不定データの電位が入出力パッド51b、52bに印加されるだけである。各チップで同時測定の対象となるデータの数が2つ以上であっても、そのデータの数をnとすると、上述した構成において、カウンタが、クロック信号にしたがって、整数kを1からn-1まで1ずつ変化させる毎に、k番目のラッチ回路61に制御信号を送信し、k番目のスイッチのゲート電極に制御信号を送信した後、整数iを1からnまで1ずつ変化させる毎にi番目のラッチ回路71に制御信号を送信することで、各チップの複数のデータを順にチップAからテスタに出力することが可能となる。本実施形態では、テスタは、チップAおよびBに対してデータ読み出しを指示した後、クロック信号のカウントにしたがって、チップAのデータd1~d4とチップBのデータd1~d4を順次、チップAの入出力パッド51a、52aから受信することが可能となる。チップCおよびDについても、チップAおよびBと同様に、テスタは、チップCのデータd1~d4とチップDのデータd1~d4を順次、チップCの入出力パッド51c、52cから受信することが可能となる。本実施形態では、複数の半導体装置のそれぞれから複数のビットのデータを順に読み出すバーストリードを行う場合であっても、同時に測定可能な半導体装置の数を増やすことができる。なお、本実施形態では、テスタが2つのチップのそれぞれから複数のデータをバーストリードする場合を説明したが、バーストリードの対象となるチップの数が3つ以上であってもよい。例えば、バーストリードの対象となるチップの数が3つの場合、図12に示すプローブカード105において、チップDの入出力パッド51d、52dとチップCの入力パッド43c、44cとを接続する構成の代わりに、チップCの入出力パッド51c、52cとチップBの入力パッド43b、44bとを接続する構成にしてもよい。この場合、チップCのデータd1~d4をチップBを経由してチップAに転送するための、1組のラッチ回路71~74を、チップA~Cの図11に示したデータラッチ部26にさらに追加する。このような構成により、チップCのデータd1~d4もチップAからテスタに出力させることが可能となる。また、バーストリードの対象となるチップの数が4つの場合、図12に示すプローブカード105おいて、チップCの入出力パッド51c、52cをテスタに接続する構成の代わりに、チップCの入出力パッド51c、52cとチップBの入力パッド43b、44bとを接続する構成にしてもよい。この場合、チップDのデータd1~d4をチップBおよびCを経由してチップAに転送し、チップCのデータd1~d4をチップBを経由してチップAに転送するための、2組のラッチ回路71~74を、チップA~Dの図11に示したデータラッチ部26にさらに追加する。このように構成により、チップCおよびDのデータd1~d4もチップAからテスタに出力させることが可能となる。バーストリードの対象となるチップの数に応じて、ラッチ回路71~74の組が各チップに設けられる。バーストリードの対象となるチップの数が3つ以上の場合のデータ読み出し手順については、チップ間で転送されるデータの数が複数になることを除いて、第1の実施形態において図7から図9を参照して説明した手順と同様になるため、その詳細な説明を省略する。