"基板上に、[0001]又は[000-1]結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層をこの順にそれぞれIII族窒化物半導体を用いて形成してなる半導体層構造を備え、前記チャネル層と電気的に接続されたソース電極とドレイン電極と、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタであって、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のV族原子面側にある層よりもa軸長が大きく、且つ、前記電子供給層は、前記チャネル層よりもバンドギャップが大きい、電界効果トランジスタを備えた半導体装置。前記電界効果トランジスタにおいて、前記基板上に、[0001]結晶軸に平行なIII族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層がこの順に形成され、前記チャネル層のIII族原子面側にある前記電子供給層のa軸長が、前記チャネル層のV族原子面側にある前記バッファ層のa軸長よりも大きい、ことを特徴とする請求項1記載の半導体装置。前記電界効果トランジスタにおいて、前記基板上に、[000-1]結晶軸に平行なV族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層が、この順に形成され、前記チャネル層のV族原子面側にある前記電子供給層のa軸長が、前記チャネル層のIII族原子面側にある前記バッファ層のa軸長よりも小さい、ことを特徴とする請求項1記載の半導体装置。前記電界効果トランジスタにおいて、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するInxAl1-xN0.18<x<0.53からなる、ことを特徴とする請求項2記載の半導体装置。前記電界効果トランジスタにおいて、前記バッファ層がAlz1Ga1-z1N0<z1≦1からなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するAlz2Ga1-z2N0≦z2<1、z2<z1からなる、ことを特徴とする請求項2記載の半導体装置。前記電界効果トランジスタにおいて、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するInyAl1-yN0<y<0.17からなることを特徴とする請求項3記載の半導体装置。前記電界効果トランジスタにおいて、前記バッファ層がAlu1Ga1-u1N0≦u1<1からなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するAlu2Ga1-u2N0<u2≦1、u1<u2からなることを特徴とする請求項3記載の半導体装置。前記電子供給層が、a軸長が前記圧縮歪を有するInxAl1-xN0.19<x<0.25からなる、ことを特徴とする請求項4記載の半導体装置。前記電子供給層が、圧縮歪を有するAlz2Ga1-z2N0≦z2<1、z2<z1、0.05<z1-z2<0.15からなる、ことを特徴とする請求項5記載の半導体装置。前記電子供給層が、圧縮歪を有するInyAl1-yN0.1<y<0.16からなる、ことを特徴とする請求項6記載の半導体装置。前記電子供給層が、引張歪を有するAlu2Ga1-u2N0<u2≦1、u1<u2、0.05<u2-u1<0.15からなる、ことを特徴とする請求項7記載の半導体装置。前記電子供給層上に絶縁膜を備え、前記ゲート電極は、下部側が前記絶縁膜に設けられた開口部に埋め込まれ、上部側の前記ソース電極と前記ドレイン電極にそれぞれ対向する側部が、前記ソース電極と前記ドレイン電極側にそれぞれ突設されて前記絶縁膜を覆う構成とされてなる、ことを特徴とする請求項2又は3記載の半導体装置。以下に関連技術の分析を与える。図15は、図14に示した関連技術1のFETの電子供給層AlaGa1-aN83内の格子歪み量のドレイン電圧依存性の模式的に示す図である。横軸はドレイン電圧、縦軸は歪み量を示す。図16は、当該格子歪みの歪みエネルギーのドレイン電圧依存性の模式的に示す図である。横軸はドレイン電圧、縦軸は歪みエネルギーである。なお、図15、図16は、本明細書において以下の分析の理解を助けるためのものであり、非特許文献1等には開示されていない。図14のFETにおいて、電子供給層AlaGa1-aN83は、電圧ゼロドレイン電圧=0の熱平衡状態で引張り方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は、引張り方向のままドレイン電圧に対してほぼ比例して増加する。したがって、ドレイン電圧の増加により歪エネルギーは単調増加し、臨界値Ecritを超えると、結晶欠陥転位が発生する。図14の構造においては、この劣化開始電圧が例えば180V程度と比較的低いという問題があった。以下に、このような格子歪、歪エネルギーの振る舞いの原理を説明する。関連技術1のFETでは、電子供給層83を構成するAlaGa1-aNの格子定数a軸長がバッファ層81を構成するGaNの格子定数よりも小さいことに起因して、熱平衡状態で電子供給層83内には、格子不整合に伴う歪として、面内方向に、引張方向の歪ベクトルε1a,ε2a,0が存在しているε1a>0,ε2a>0。また、ゲート電極85に対してドレインが正電位となるような電圧をドレイン電極842に印加すると、電子供給層83には基板80から表面に向かう方向に、電界ベクトル0,0,F3が発生するF3<0。逆ピエゾ効果の理論によれば、誘電体に垂直方向Z方向電界F3を加えると、該電界強度に比例した水平方向X-Y面内の歪変化Δε1a,Δε2a,0逆ピエゾ効果による歪を生じる。ここで、Δεiai=1,2は次式1のように表される。Δεia=di3aF31ここで、di3ai=1,2は電子供給層AlGaN83の縦方向電界垂直方向電界F3と水平方向の歪Δεiai=1,2を関係付けるピエゾ電気成分である。歪変化の向きは、半導体層構造が[0001]結晶軸に平行なGa面成長で、電界F3が基板80から表面に向かう方向の場合、引張方向となる。したがって、電子供給層AlGaN83に発生する歪ベクトルεT1a,εT2a,0は次式2のように表される。εTia=εiadi3aF32格子不整合に伴う歪εiai=1、2が引張方向であり、逆ピエゾ効果による歪Δεiaも引張方向であるため、両者が強め合って、電子供給層AlGaN83の内部歪が増加する。歪量は、縦方向垂直方向の電界成分F3に比例して増加する。電界F3はドレイン電圧に比例するため、図15に示すような、歪み量と電圧ドレイン電圧の関係が得られる。フックの法則によれば、このときの歪エネルギーEaは次式3のように表される。Ea=EYahaε1ad13aF323上式3において、EYaは電子供給層AlGaN83のヤング率である。haはゲート電極85の下部における電子供給層AlGaN83の厚さである。なお、Ga面成長のため、面内方向i=1,2は等価であることを仮定した。歪エネルギーEaは、垂直方向電界成分F3の二乗に比例して増加するためF3の二乗の係数は正値、図16に示すような歪エネルギーと電圧の関係が得られる。このように、関連技術1によるFETでは、格子不整合に伴う内部歪ε1aと逆ピエゾ効果による歪Δε1aが強め合うため、歪エネルギーがドレイン電圧の増大と共に急激に増加してしまい、劣化開始電圧が低くなる、という問題があった。図18は、図17のような関連技術2のFETのInAlNからなる電子供給層93内の格子歪み量のドレイン電圧依存性を模式的に示す図である。横軸はドレイン電圧、縦軸は歪み量である。図19には、歪みエネルギーのドレイン電圧依存性が模式的に示されている。横軸はドレイン電圧、縦軸は歪みエネルギーである。なお、図18、図19は、本明細書において以下の分析の理解を助けるためのものであり、非特許文献2等には開示されていない。図17の電子供給層InAlN93は、電圧ゼロドレイン電圧=0の熱平衡では内部歪を有していない。しかしながら、ドレイン電圧の増加と共に、引張り方向の内部歪が発生して、その絶対値は電圧に対してほぼ比例して増加する。関連技術2のFETでは、熱平衡での内部歪が発生しない。このため、劣化開始電圧は、例えば240Vと、図14の関連技術1のFETよりも改善されている。しかしながら、いまだ十分ではなかった。以下に、このような格子歪、歪エネルギーの振る舞いの原理を説明する。関連技術2によるFETでは、図17の電子供給層93を構成するInbAl1-bNの格子定数a軸長がバッファ層91を構成するGaNとほぼ等しいことに起因して、熱平衡状態では、電子供給層InAlN93内には歪は存在しない。ゲートに対してドレイン電極942が正電位となるような電圧を印加すると、電子供給層InAlN93には基板90から表面に向かう方向に電界ベクトル0,0,F3が発生するF3<0。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界F3を加えると、電界強度に比例した水平方向の歪変化Δε1b,Δε2b,0を生じる。ここで、Δεibi=1,2は、次式4のように表される。Δεib=di3bF34ここで、di3bi=1,2は、電子供給層InAlN93の縦方向電界と水平方向歪を関係付けるピエゾ電気成分である。歪変化の向きは、半導体層構造が[0001]結晶軸に平行なGa面成長で、電界F3が基板90から表面に向かう方向の場合、引張方向となる。したがって、電子供給層InAlN93に発生する歪ベクトルεT1b,εT2b,0は、次式5のように表される。εTib=di3bF35歪量は縦方向電界成分F3に比例して増加するため、図18のような歪量と電圧の関係が得られる。フックの法則によれば、このときの歪エネルギーEbは次式6のように表される。Eb=EYbhbd13bF326ここで、EYbはInAlNのヤング率である。hbはゲート電極95の下部における電子供給層InAlN93の厚さである。なお、Ga面成長のため、面内方向i=1,2は等価であることを仮定した。歪エネルギーは、縦方向電界成分F3の二乗に比例して増加するため、図19に示すような歪エネルギーと電圧の関係が得られる。このように、関連技術2のFETでは、格子不整合に伴う内部歪は存在しないものの、逆ピエゾ効果による歪Δε1bが電界に比例するため、歪エネルギーが、電圧の増加に対して、単調に増加してしまい、劣化開始電圧が低くなる、という問題があった。以上のように、関連技術のFETでは、ゲート-ドレイン間に高電圧を印加すると、転位ミスフィット転位発生を伴う格子緩和が容易に発生し、素子特性が劣化し易いという問題があった。したがって、本発明は、III族窒化物半導体を主材料として含む電界効果トランジスタにおける上記問題点に鑑みて創案されたものであって、その主たる目的は、ゲート-ドレイン間に高電圧を印加した場合でも素子の劣化の発生を抑制し、信頼度を高くすることを可能とするFETを備えた半導体装置を提供することにある。本発明によれば、基板上に、[0001]又は[000-1]結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層をこの順にそれぞれIII族窒化物半導体を用いて形成され、前記チャネル層と電気的に接続されたソース電極とドレイン電極を有すると共に、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタであって、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のV族原子面側にある層よりa軸長が大きく、前記電子供給層は、前記チャネル層よりバンドギャップが大きい、電界効果トランジスタを備えた半導体装置が提供される。本発明によれば、III族窒化物半導体を主材料として含む電界効果トランジスタにおいて、ゲート-ドレイン間に高電圧を印加した場合でも素子の劣化の発生を抑制し、信頼度を高くすることができる。本発明の好ましい形態および実施形態を以下に説明する。いくつかの好ましい形態において、基板上に、[0001]又は[000-1]結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層がこの順にそれぞれIII族窒化物半導体を用いて形成され、前記チャネル層と電気的に接続されたソース電極、ドレイン電極を有し、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタにおいて、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のV族原子面側にある層より、a軸長が大きく、且つ、前記電子供給層は、前記チャネル層よりバンドギャップが大きい構成とする。いくつかの好ましい形態において、前記基板上に、[0001]結晶軸に平行なIII族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層がこの順に形成され、前記チャネル層のIII族原子面側にある前記電子供給層のa軸長が、前記チャネル層のV族原子面側にある前記バッファ層のa軸長よりも大きい。いくつかの好ましい形態において、前記基板上に、[000-1]結晶軸に平行なV族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層が、この順に形成され、前記チャネル層のV族原子面側にある前記電子供給層のa軸長が、前記チャネル層のIII族原子面側にある前記バッファ層のa軸長よりも小さい、ことを特徴とする。いくつかの好ましい形態において、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するInxAl1-xN0.18<x<0.53からなる。いくつかの好ましい形態において、前記バッファ層がAlz1Ga1-z1N0<z1≦1からなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するAlz2Ga1-z2N0≦z2<1、z2<z1からなる。いくつかの好ましい形態において、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するInyAl1-yN0<y<0.17からなる。いくつかの好ましい形態において、前記バッファ層がAlu1Ga1-u1N0≦u1<1からなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するAlu2Ga1-u2N0<u2≦1、u1<u2からなる。いくつかの好ましい形態において、前記電子供給層上に絶縁膜を備え、前記ゲート電極は、下部側が前記絶縁膜に設けられた開口部に埋め込まれ、上部側の前記ソース電極と前記ドレイン電極にそれぞれ対向する側部が、前記ソース電極と前記ドレイン電極側にそれぞれ突設されて前記絶縁膜を覆う構成フィールドプレート構造とされる。このような電界効果トランジスタにおいては、格子不整合に伴う熱平衡での内部歪と逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため、ドレイン電圧印加時の歪エネルギーが抑制される。このため、本発明によれば、関連技術による電界効果トランジスタと比べて劣化開始電圧を改善することができる。その結果、ゲート-ドレイン間に高電圧を印加した場合でも、素子劣化の発生を抑制し、信頼度を高くすることができる。以下添付図面を参照して例示的な実施形態を説明する。<実施形態1>図1は、本発明の例示的な第1の実施形態の半導体装置の断面構成を模式的に示す図である。図1において、10は基板であり、11は格子緩和したバッファ層、12はチャネル層、13は電子供給層である。半導体層構造は、[0001]結晶軸に平行なIII族原子面成長により形成され、電子供給層13のバンドギャップがチャネル層12より大きく、且つ、電子供給層13のa軸長がバッファ層11より大きくなっている。すなわち、電子供給層13には、電圧ゼロの熱平衡にて圧縮歪が生じている。ここで、バッファ層11と電子供給層13の内、チャネル層12のIII族原子面側にある層は、電子供給層13であり、チャネル層12のV族原子面側にある層は、バッファ層11であり、III族原子面側の層電子供給層13の方が、V族原子面側にある層バッファ層11よりa軸長が長くなっている。チャネル層12内には2DEG層16が形成され、2DEG層16と電気的に接続されたソース電極141、ドレイン電極142が対向して形成されている。ソース電極141とドレイン電極142に挟まれた部位の電子供給層13上にはゲート電極15が形成されている。図2は、図1のようなFETの電子供給層13内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図3は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図2、図3には、関連技術1、2によるFETの特性も併せて示した。電子供給層13は、ドレイン電圧ゼロの熱平衡で、圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は、圧縮から引張に転じる。このため、図3に示すように、ドレイン電圧のゼロからの電圧増加に伴い、歪エネルギーは一旦減少してから増加に転じる。このため、劣化開始電圧が、例えば360V程度と、関連技術1、2の180V、240Vと比べて大幅に改善される。本実施形態における、このような格子歪、歪エネルギーの振る舞いの原理を以下に説明する。本実施形態では、電子供給層13の格子定数a軸長がバッファ層11より大きいことに起因して、熱平衡状態では、電子供給層13内には、面内方向に圧縮方向の歪ベクトル-ε1x,-ε2x,0が存在しているただし、ε1x>0,ε2x>0。ゲートに対してドレインが正電位となるようなドレイン電圧を印加すると、電子供給層13には基板10から表面に向かう方向に電界ベクトル0,0,F3が発生するF3<0。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界F3を加えると、電界強度に比例した水平方向の歪変化Δε1x,Δε2x,0を生じる。Δεixi=1,2は次式7のように表される。Δεix=di3xF37ここで、di3xi=1,2は、電子供給層13を構成する材料の垂直方向電界成分F3と水平方向歪Δεixを関係付けるピエゾ電気成分である。歪変化の向きは、半導体層構造が[0001]結晶軸に平行なIII族原子面成長で、電界F3が基板10から表面に向かう方向の場合、引張方向となる。したがって、電子供給層13に発生する歪ベクトルεT1x,εT2x,0は次式8のように表される。εTix=-εixdi3xF38上式8において、格子不整合に伴う歪εixi=1,2が圧縮方向であり、逆ピエゾ効果による歪Δεix=di3xF3i=1,2は引張方向のため、両者が打ち消し合って、電子供給層13の内部歪εTixが減少する。上式8から、歪量は、垂直方向電界成分F3に比例して増加する。縦方向電界成分F3はドレイン電圧に比例するため、図2に示すような、歪量格子歪と電圧ドレイン電圧の関係が得られる。フックの法則によれば、このときの歪エネルギーExは次式9のように表される。Ex=EYxhx-ε1xd13xF329上式9において、EYxは電子供給層13を構成する材料のヤング率である。hxはゲート電極15の下部における電子供給層13の厚さである。なお、III族原子面成長のため、面内方向i=1,2は等価であることを用いた。上式9から、歪エネルギーExは、垂直方向電界成分F3の二乗に比例して増加するF3の二乗の係数は正値。このため、図3に示すような、歪エネルギーと電圧ドレイン電圧の関係が得られる。このように、本実施形態では、格子不整合に伴う内部歪-ε1xと、逆ピエゾ効果による歪Δε1xが打ち消し合うため、電子供給層13の内部歪は、熱平衡では圧縮で、電圧ドレイン電圧の増加にしたがって、圧縮から引張に転じる。このため、歪エネルギーは、電圧増加と共に一旦減少してから、増加に転じ、歪エネルギーが臨界値Ecritに達するときのドレイン電圧である劣化開始電圧は、図3に示す例では360Vとなり、関連技術1、2の劣化開始電圧180V、240Vと比べて大幅に改善される。また、電子供給層13のバンドギャップがチャネル層12より大きいため、2DEG層16は、チャネル層12内部に蓄積され、電子が高電子移動度のチャネル層12を走行するため、高速動作が可能になる。次に、このような構造を実現するための具体的な結晶構造について説明する。図4は、InxAl1-xNのa軸長縦軸:単位=Angstrom=10-10m=0.1nanometerのIn組成比横軸依存性と、バンドギャップ縦軸単位eVelectronvoltのIn組成比依存性特性1を示している。図4のIn組成比依存性特性1、2より、In組成比xを0.18<x<0.53に設定すれば、InxAl1-xNのa軸長はGaNのa軸長=3.19Angstromよりも大きく、且つ、InxAl1-xNのバンドギャップは、GaNのバンドギャップ=3.4eVよりも大きくできることが分かる。したがって、図1のような素子構造において、例えば、バッファ層11をGaN、チャネル層12をGaN、電子供給層13をInxAl1-xNInの組成比x:0.18<x<0.53によって構成すれば、電子供給層13のa軸長がバッファ層11より大きく、且つ、電子供給層13のバンドギャップがチャネル層12より大となる。図5は、図1に示した本実施形態のFETにおいて、InxAl1-xNからなる電子供給層13のIn組成比xを変えたときの歪エネルギー縦軸:J/m2の垂直方向電界強度横軸:Vcmの依存性の計算結果を示す図である。図5において、点線x=0.175は、InAlNからなる電子供給層13がGaNからなるバッファ層11と格子整合する場合の歪エネルギーのIn組成比依存性を示しており、関連技術2によるFETに対応している比較例。In組成比xが0.20、0.225、0.25の特性は2次関数の特性となっている。解析の結果、InxAl1-xNからなる電子供給層13のIn組成比xが、0.18<x<0.53を充たす場合、歪エネルギーの相殺の一応の効果が得られることが分かった。ただし、In組成比x>0.25では、格子不整合が大きくなって、図5に示すように、電界強度=0での熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、In組成比xは、0.19<x<0.25の範囲に設定するのが望ましい。更なる解析の結果、図5に示すとおり、In組成比xを0.2程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。In組成比x=0.20の場合、電界強度1.5×107V/cm付近で歪みエネルギーが最小=0となる2次関数の特性となっている。実用上は、In組成比xを、例えば0.19<x<0.21の範囲に設定することで、本発明の作用効果を十分に得ることが出来る。次に、上記した実施形態のFETの作製方法について図1を参照して説明するただし、In組成比xを0.2とする。111面珪素Si基板10上に、例えば有機金属気相成長MetalOrganicChemicalVaporDeposition:MOCVDと略記される法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層図示せずを層厚200nm、アンドープGaNからなるバッファ層11層厚:1μm、アンドープGaNからなるチャネル層12層厚:50nm、アンドープIn0.2Al0.8Nからなる電子供給層13層厚:20nmをこの順に成長する。ここで、上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成した。電子供給層InAlN13の層厚は、バッファ層GaN11上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。自発性分極効果とピエゾ分極効果に基づいて、InAlNからなる電子供給層13とGaNからなるチャネル層12の界面には、面密度として3×1013cm-2程度の正電荷が発生する。このため、電子供給層13、チャネル層12ともにアンドープであるが、GaNからなるチャネル層12内には2DEG層16が生成される。電子供給層13上に、例えば、チタニウムTi/アルミニウムAl/ニッケルNi/金Au等の金属を蒸着、アロイ処理することにより、ソース電極141、ドレイン電極142をそれぞれ形成し、2DEG層16とのオーム性接触をとる。次に、窒素Nなどのイオン注入により素子間分離を行なう。ソース電極141とドレイン電極142で挟まれた部位のInAlNからなる電子供給層13上には、Ni/Au等の金属を蒸着し、リフトオフすることにより、ゲート電極15を形成する。このようにして、図1のようなFETが作製される。<実施形態2>図6は、本発明の第2の実施形態のFETの断面構造を模式的に示す図である。図6において、20は基板であり、21は、格子緩和したAlz1Ga1-z1Nからなるバッファ層、22はGaNからなるチャネル層、23はAlz2Ga1-z2Nからなる電子供給層である。ここで、0≦z2<z1≦1である。上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成され、電子供給層23のバンドギャップがチャネル層22より大きく、電子供給層23のa軸長がバッファ層21のa軸長よりも大きくなっている。電子供給層23には、熱平衡にて圧縮歪が生じている。チャネル層22内には、2DEG層26が形成され、2DEG層26と電気的に接続されたソース電極241、ドレイン電極242が対向して形成されている。電子供給層23上に絶縁膜27を形成し、絶縁膜27に形成した開口部28に、ゲート電極25を埋め込むように形成してある。ゲート電極25は、そのソース側端部とドレイン側端部において絶縁膜27を覆うように形成され、庇型の形状を有している。この庇部が、所謂電界集中を緩和するフィールドプレート構造として機能する。本実施形態における半導体層構造は、[0001]結晶軸に平行なGa面成長とし、電子供給層23のバンドギャップがチャネル層22より大きく、且つ、電子供給層23のa軸長がバッファ層21より大きい歪層としている。このため、前記第1の実施形態と同様な原理に基づいて、熱平衡での電子供給層23の内部歪と、逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため上式8参照、ドレイン電圧印加時の歪エネルギーが抑制される。さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界F3が減少し、上式9にしたがって、逆ピエゾ効果による歪エネルギー増加が更に抑制される。図7は、図6のようなFET構造において、電子供給層Alz2Ga1-z2N23のAl組成比z2を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。バッファ層Alz1Ga1-z1N21のAl組成比z1は0.2に固定してある。図7において、点線z2=0.2、z1=0は、関連技術1によるFETに対応した歪エネルギーの垂直方向電界強度依存特性である。解析の結果、z2<z1を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。更なる解析の結果、図7のz2=0.1、z1=0.2の結果が示すとおり、z1-z2を0.1程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、0.05<z1-z2<0.15の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。次に、本発明の第2の実施形態のFETの作製方法について説明するz2=0.1、z1=0.2の場合。111面Si基板20上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層図示せずを層厚:200nm、アンドープAl0.2Ga0.8Nからなるバッファ層21層厚:1μm、アンドープGaNからなるチャネル層22層厚:50nm、n型Al0.1Ga0.9Nからなる電子供給層23層厚:20nmをこの順に成長する。ここで、上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成した。チャネル層GaN22、電子供給層AlGaN23の層厚は、バッファ層AlGaN21上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。電子供給層AlGaN23に添加するn型不純物としては、例えばSiを用い、不純物濃度としては、例えば5×1018cm-3程度に設定する。自発性分極効果とピエゾ分極効果に基づいてバッファ層AlGaN21と、チャネル層GaN22の界面には、面密度として1×1013cm-2程度の負電荷が発生する。また、電子供給層AlGaN23と、チャネル層GaN22の界面には、面密度として5×1012cm-2程度の正電荷が発生する。しかしながら、電子供給層AlGaN23に高濃度のn型不純物が添加されているため、チャネル層GaN22内には、2DEG層26が生成される。電子供給層23上に、例えば、Ti/Al/Ni/Au等の金属を蒸着し、アロイ処理することにより、ソース電極241、ドレイン電極242をそれぞれ形成し、2DEG層26とのオーム性接触をとる。次に、N等のイオン注入により素子間分離を行なう。その後、例えばプラズマ励起気相成長PlasmaEnhancedChemicalVaporDeposition:PECVDと略記する法により、窒化珪素Si3N4からなる絶縁膜27膜厚:60nmを成膜する。通常のフォトリソグラフィ法により開口パターンを形成した後、例えば、弗化硫黄SF6等の反応性ガスを用いたドライエッチング法で、絶縁膜27をエッチング除去して電子供給層23を露出することにより、開口部28を形成する。次に、例えばNi/Au等の金属を蒸着、リフトオフすることにより、開口部28に埋め込むようにして、ゲート電極25を形成する。このようにして、図6に示したFETが作製される。<実施形態3>図8は、本発明の第3の実施形態の断面構造を模式的に示す図である。図8において、30は基板であり、31は格子緩和したバッファ層、32はチャネル層、33は電子供給層である。ここで、上記半導体層構造は、[000-1]結晶軸に平行なV族原子面成長により形成され、電子供給層33のバンドギャップがチャネル層32より大きく、電子供給層33のa軸長がバッファ層31のa軸長よりも小さくなっている。すなわち、電子供給層33には熱平衡にて、引張歪が生じている。ここで、バッファ層31と電子供給層33の内、チャネル層32のIII族原子面側にある層はバッファ層31、チャネル層32のV族原子面側にある層は電子供給層33であり、III族原子面側の層バッファ層31の方がV族原子面側の層電子供給層33よりもa軸長が長くなっている。チャネル層32内には2DEG層36が形成され、2DEG層36と電気的に接続されたソース電極341、ドレイン電極342が対向して形成されている。ソース電極341とドレイン電極342に挟まれた部位の電子供給層33上にはゲート電極35が形成されている。図9は、図8のような、FETの電子供給層33内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図10は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図9、図10には、比較例として、関連技術1、2によるFETの特性も併せて示した。電子供給層33は、電圧ゼロドレイン電圧=0の熱平衡で圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は圧縮から引張に転じ、電圧増加と共に歪エネルギーが一旦減少してから増加に転じる。このため、劣化開始電圧が例えば360V程度と、関連技術1、2の180V、240Vと比べて大幅に改善される。本実施形態における格子歪、歪エネルギーの振る舞いの原理を以下に説明する。本実施形態では、電子供給層33の格子定数a軸長がバッファ層31の格子定数a軸長よりも小さいことに起因して、熱平衡状態では、電子供給層33内には面内方向に引張方向の歪ベクトルε1y,ε2y,0が存在しているε1y>0,ε2y>0。ゲートに対してドレインが正電位となるような電圧を印加すると、電子供給層33には基板30から表面に向かう方向に、電界ベクトル0,0,F3が発生するF3<0。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界F3を加えると、電界強度に比例した水平方向の歪変化Δε1y,Δε2y,0を生じる。ここで、Δεiyi=1,2は、次式10のように表される。Δεiy=-di3yF310上式10において、di3yi=1,2は電子供給層33を構成する材料の垂直方向電界成分F3と水平方向歪Δεiyを関係付けるピエゾ電気成分である。歪変化の向きは、半導体層構造が[000-1]結晶軸に平行なV族原子面成長で、電界が基板から表面に向かう方向の場合、圧縮方向となる。したがって、電子供給層33に発生する歪ベクトルεT1y,εT2y,0は次式11のように表される。εTiy=εiy-di3yF311格子不整合に伴う歪εiyが引張方向であり、逆ピエゾ効果による歪Δεiyは圧縮方向であるため、両者が打ち消しあって、電子供給層33の内部歪が減少する。歪量は、垂直方向電界成分F3に比例して増加するため、図9に示すような格子歪と電圧の関係が得られる。フックの法則によれば、このときの歪エネルギーEyは次式12で表される。Ey=EYyhyε1y-d13yF3212上式12において、EYyは電子供給層33を構成する材料のヤング率である。hyはゲート電極35の下部における電子供給層33の厚さである。なお、V族原子面成長のため、面内方向i=1,2は等価であることを用いた。歪エネルギーEyは、垂直方向電界成分F3の二乗に比例して増加するためF3の二乗の係数は正値、図10に示すような、歪エネルギーと電圧の関係が得られる。このように、本実施形態では、格子不整合に伴う内部歪ε1yと逆ピエゾ効果による歪Δε1yが打ち消し合うため、内部歪は、熱平衡では、引張で電圧増加にしたがって引張から圧縮に転じる。このため、歪エネルギーEyは、電圧ドレインの増加に伴い、一旦減少してから、増加に転じ、劣化開始電圧歪エネルギー=Ecritとなるドレイン電圧:360Vは、関連技術1、2と比べて大幅に改善される。また、電子供給層33のバンドギャップがチャネル層32より大きいため、2DEG層36は、チャネル層32内部に形成され、電子が高電子移動度のチャネル層32を走行するため、高速動作が可能になる。次に、第3の実施形態の構造を実現するための具体的な結晶構造について述べる。図4より、In組成比yを0<y<0.17に設定すれば、InyAl1-yNのa軸長はGaNより小さく、且つ、InyAl1-yNのバンドギャップはGaNより大きくなる。したがって、図8のような素子構造において、例えば、バッファ層31をGaN、チャネル層32をGaN、電子供給層33をInyAl1-yN0<y<0.17によって構成すれば、電子供給層33のa軸長がバッファ層31よりも小さく、且つ、電子供給層33のバンドギャップがチャネル層32より大となる。図11は、図8のようなFET構造においてInyAl1-yNからなる電子供給層33のIn組成比yを変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。図11において、点線y=0.175はInAlN電子供給層33がGaNバッファ層31と格子整合する場合で、関連技術2によるFETに対応している。解析の結果、InyAl1-yNからなる電子供給層33のIn組成比yが0<y<0.17を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。ただし、y<0.1では、格子不整合が大きくなって熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、0.1<y<0.16の範囲に設定するのが望ましい。更なる解析の結果、図11に示すとおり、yを0.15程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、0.14<y<0.16の範囲に設定すれば、目的とする効果を十分に得ることが出来る。第3の実施形態のFETの作製方法について説明するy=0.15の場合。111面Si基板30上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層図示せずを層厚:200nm、アンドープGaNからなるバッファ層31層厚:1μm、アンドープGaNからなるチャネル層32層厚:50nm、n型In0.15Al0.85Nからなる電子供給層33層厚:20nmをこの順に成長する。ここで、上記半導体層構造は[000-1]結晶軸に平行なN面成長により形成した。In0.15Al0.85Nからなる電子供給層33の層厚は、GaNからなるバッファ層31上において転位が発生する臨界膜厚よりも薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。In0.15Al0.85Nからなる電子供給層33に添加するn型不純物として、例えばSiを用い、不純物濃度は、例えば5×1019cm-3程度に設定する。自発性分極効果とピエゾ分極効果に基づいて電子供給層In0.15Al0.85N33とチャネル層GaN32の界面には、面密度として、3×1013cm-2程度の負電荷が発生する。しかしながら、電子供給層33に高濃度のn型不純物が添加されているため、チャネル層GaN32内に2DEG層36が生成される。電子供給層33上に、例えば、Ti/Al/Ni/Au等の金属を蒸着し、アロイ処理することにより、ソース電極341、ドレイン電極342をそれぞれ形成し、2DEG層36とのオーム性接触をとる。次に、N等のイオン注入により素子間分離を行なう。ソース電極341とドレイン電極342で挟まれた部位の電子供給層33上には、Ni/Auなどの金属を蒸着し、リフトオフすることにより、ゲート電極35を形成する。このようにして、図8のようなFETが作製される。<実施形態4>図12は、本発明の第4の実施形態の断面構造を模式的に示す図である。図12において、40は基板であり、41は格子緩和したAlu1Ga1-u1Nからなるバッファ層、42はGaNからなるチャネル層、43はAlu2Ga1-u2Nからなる電子供給層である。ここで、0≦u1<u2≦1である。上記半導体層構造は[000-1]結晶軸に平行なN面成長により形成され、電子供給層43のバンドギャップがチャネル層42よりも大きく、且つ、電子供給層43のa軸長がバッファ層41よりも小さくなっている。すなわち、電子供給層43には熱平衡にて引張歪が生じている。チャネル層42内には2DEG層46が形成され、2DEG層46と電気的に接続されたソース電極441、ドレイン電極442が対向して形成されている。電子供給層43上に、絶縁膜47を形成し、絶縁膜47に形成した開口部48にゲート電極45を埋め込むように形成してある。ゲート電極45はそのソース側端部とドレイン側端部において絶縁膜47を覆うように形成され、庇型の形状を有している。この庇部が所謂フィールドプレートとして機能する。本実施形態における半導体層構造は、[000-1]結晶軸に平行なN面成長とし、電子供給層43のバンドギャップがチャネル層42より大きく、且つ、電子供給層43のa軸長がバッファ層41より小さい歪層としている。このため、本実施形態は、前記第3の実施形態と同様な原理に基づいて、熱平衡での電子供給層43の内部歪と逆ピエゾ効果に伴う歪変化が打ち消し合うため、電圧印加時の歪エネルギーが抑制される。さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界成分F3が減少して、上式12にしたがって、逆ピエゾ効果による歪エネルギーの増加が更に抑制される。図13は、図12のようなFET構造において、Alu2Ga1-u2Nからなる電子供給層43のAl組成比u2を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。Alu1Ga1-u1Nからなるバッファ層41のAl組成比u1は0.1に固定してある。図13において、点線u2=0.2、u1=0は、関連技術1によるFETGa面成長の歪エネルギーの垂直方向電界強度依存特性に対応している。解析の結果、バッファ層のAl組成比u1と電子供給層43のAl組成比u2が、u1<u2を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。更なる解析の結果、図13において、u2=0.2、u1=0.1の結果が示すとおり、u2-u1を0.1程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、0.05<u2-u1<0.15の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。次に、本実施形態のFETの作製方法について説明するただし、u2=0.1、u1=0.0の場合。111面Si基板40上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層図示せずを200nm、アンドープGaNからなるバッファ層41層厚1μm、アンドープGaNからなるチャネル層42層厚50nm、n型Al0.1Ga0.9Nからなる電子供給層43層厚20nmをこの順に成長する。ここで、上記半導体層構造は、[000-1]結晶軸に平行なN面成長により形成した。Al0.1Ga0.9Nからなる電子供給層43の層厚は、GaNからなるバッファ層41上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。Al0.1Ga0.9Nからなる電子供給層43に添加するn型不純物としては、例えばSiを用い、不純物濃度としては例えば5×1018cm-3程度に設定する。自発性分極効果とピエゾ分極効果に基づいて、電子供給層AlGaN43とチャネル層GaN42の界面には面密度として5×1012cm-2程度の負電荷が発生する。しかしながら、電子供給層43には高濃度のn型不純物が添加されているため、GaNチャネル層42内には2DEG層46が生成される。電子供給層43上に、例えば、Ti/Al/Ni/Au等の金属を蒸着、アロイ処理することにより、ソース電極441、ドレイン電極442をそれぞれ形成し、2DEG層46とのオーム性接触をとる。次に、N等のイオン注入により素子間分離を行なう。その後、例えばPECVD法により、Si3N4からなる絶縁膜4760nmを成膜する。通常のフォトリソグラフィ法により、開口パターンを形成した後、例えばSF6等の反応性ガスを用いたドライエッチング法で、絶縁膜47をエッチング除去して電子供給層43を露出することにより、開口部48を形成する。次に、例えばNi/Au等の金属を蒸着、リフトオフすることにより、開口部48に埋め込むようにして、ゲート電極45を形成する。このようにして、図12に示したようなFETが作製される。以上、本発明を上記実施形態に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。例えば、前記実施形態では、基板として、Siを用いたが、炭化珪素SiC、サファイアAl2O3、GaN、ダイヤモンドC等、他の基板であっても良い。前記実施形態では、核生成層として、AlNとGaNの超格子を用いたが、AlN、AlGaN、GaN等の単層を用いても良い。前記実施形態では、バッファ層の材料として、GaN又はAlGaNを用いたが、AlN、窒化インジウムガリウムInGaN、InAlN、InAlGaN等他のIII窒化物半導体を用いても良い。前記実施形態では、チャネル層の材料として、GaNを用いたが、電子供給層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。例えば、AlGaN、InAlN、InAlGaN、InGaN、窒化インジウムInN等他のIII族窒化物半導体を用いても良い。前記実施形態では、電子供給層の材料として、InAlN又はAlGaNを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。例えば、AlN、GaN、InAlGaN、InGaN等であっても良い。また前記実施形態では、電子供給層は、アンドープ若しくはn型としたが、アンドープ層とn型層の二層構造や、アンドープ層とn型層とアンドープ層の三層構造等の多層構造で構成しても良い。前記実施形態では、絶縁膜として、Si3N4を用いたが、酸化アルミニウムAl2O3、酸化珪素SiO2等他の絶縁体を用いても良い。前記実施形態では、ソース電極、ドレイン電極の材料として、Ti/Al/Ni/Auを用いたが、Ti/Al、Ti/Al/モリブデンMo/Au、Ti/Al/ニオビウムNb/Au等他の材料を用いても良い。前記実施形態では、ゲート電極の材料として、Ni/Auを用いたが、Ni/パラディウムPd/Au、Ni/白金Pt/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Au等他の材料を用いても良い。また、前記実施形態では、電子供給層に接してゲート電極を形成したが、電子供給層とゲート電極の間に、例えば、AlN、AlGaN、GaN、InAlN、InAlGaN、InGaN、InN等III族窒化物半導体からなる厚さ数nmのキャップ層を挿入しても良い。前記実施形態では、電子供給層に接してチャネル層を形成したが、電子供給層とチャネル層の間に、例えば、AlN、AlGaN、GaN、InAlN、InAlGaN、InGaN、InN等III族窒化物半導体からなる厚さ数nmのスペーサ層を挿入しても良い。前記実施形態では、電子供給層に接してゲート電極を形成するショットキー型ゲートとしたが、電子供給層とゲート電極の間にAl2O3、SiO2、あるいはSi3N4等の絶縁膜を挿入した金属-絶縁膜-半導体MIS型ゲートを用いても良い。前記実施形態では、N等のイオン注入により素子間分離を行ったが、イオン注入には硼素B等他のイオンを用いても良い。あるいは、素子間分離として、メサエッチングにより素子間分離を行なっても良い。前記実施形態では、デバイス最表面に保護膜が設けられていないが、Si3N4、SiO2、Al2O3等の絶縁体からなる保護膜を形成しても良い。本発明によれば、劣化開始電圧の高い窒化物半導体からなるFETが得られ、携帯電話基地局、固定無線伝送装置、ディジタル放送地上局、レーダ装置、モータ制御、高周波発生装置、電源装置、インバータ照明等に用いられる電子機器の高性能化に寄与するところ大である。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"