第1導電型の半導体基板と、前記半導体基板上に配設された第1導電型の半導体層と、前記半導体層の上層部に選択的に複数配設された第2導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第1導電型のソース領域と、前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第1導電型のエクステンション領域と、互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第1導電型の半導体領域と、を備え、前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、前記エクステンション領域は、その平面視形状において、コーナー部が第1の曲率半径を有する円弧状をなし、前記半導体領域は、その平面視形状において、コーナー部が前記第1の曲率半径と中心を同じくする第2の曲率半径を有する円弧状をなす、半導体装置。前記ウェル領域の表面内に配設され、前記エクステンション領域を覆う第2導電型の第1のポケット領域と、前記半導体層の表面内および前記ウェル領域の表面内に配設され、前記半導体領域を覆う第2導電型の第2のポケット領域と、をさらに備える、請求項1記載の半導体装置。前記ウェル領域内の前記エクステンション領域の直下に配設され、前記エクステンション領域の底面を部分的に覆う第2導電型の第1のポケット領域と、少なくとも前記半導体層内の前記半導体領域の直下に配設され、前記半導体領域の底面を部分的に覆う第2導電型の第2のポケット領域と、をさらに備える、請求項1記載の半導体装置。互いに隣り合う前記ウェル領域にそれぞれ設けられた前記ソース領域間に渡るように、前記ソース領域、前記ウェル領域および前記半導体層上に設けられたゲート絶縁膜と、互いに隣り合う前記ウェル領域にそれぞれ設けられた前記エクステンション領域間に渡るように、前記ゲート絶縁膜を介して、前記エクステンション領域、前記ウェル領域および前記半導体層の上方に設けられたゲート電極と、を備える、請求項1記載の半導体装置。前記エクステンション領域および前記半導体領域の第1導電型の不純物濃度分布は、表面側より深い位置の方が濃度が高い分布を有する、請求項1記載の半導体装置。前記ウェル領域は、その平面視形状において、コーナー部が第3の曲率半径を有する円弧状をなし、前記第3の曲率半径は、前記第1および第2の曲率半径よりも小さな曲率半径である、請求項1記載の半導体装置。前記半導体領域内から直下の前記半導体層にかけて、前記第2のポケット領域を貫通するように設けられた第1導電型の第1電流制御領域をさらに備える、請求項2または請求項3記載の半導体装置。前記半導体領域の端部から、前記第1電流制御領域までの長さが前記半導体装置の1つのユニットの全ての部分で等しい、請求項7記載の半導体装置。前記ウェル領域内で、前記ソース領域を囲むように配設され、前記エクステンション領域および前記ソース領域と接する第1導電型の第2電流制御領域をさらに備える、請求項8記載の半導体装置。第1導電型の半導体基板と、前記半導体基板上に配設された第1導電型の半導体層と、前記半導体層の上層部に選択的に複数配設された第2導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第1導電型のソース領域と、前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第1導電型のエクステンション領域と、互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第1導電型の半導体領域と、を備えた半導体装置の製造方法であって、前記半導体基板を準備する工程と、前記半導体基板の一方の主面上に前記半導体層を形成する工程と、前記半導体層の上層部に前記ウェル領域を選択的に複数形成する工程と、前記半導体層上に、前記エクステンション領域および前記半導体領域に対応する部分より狭い開口部を有するとともに、前記ウェル領域において後にチャネル領域となる部分を、チャネル長より広い幅で覆う第1の注入マスクを形成する工程と、前記第1の注入マスクを等方的にエッチングして、その幅を前記チャネル長にまで減じて第2の注入マスクを形成する工程と、前記第2の注入マスクを用いて第1導電型不純物のイオン注入を行い、前記エクステンション領域および前記半導体領域を形成する工程と、前記第2の注入マスクを除去した後、前記半導体層上に、前記ソース領域に対応する部分が開口部となった第3の注入マスクを形成する工程と、前記第3の注入マスクを用いて第1導電型不純物のイオン注入を行い、前記ソース領域を形成する工程と、を備え、前記工程は、平面視形状における前記第1の注入マスクの内側を、フォトリソグラフィで生じる最小の曲率半径よりも大きい曲率半径とし、前記第1の注入マスクの外側の曲率半径を、内側の曲率半径に前記第1の注入マスクの幅を加え、かつ内側と中心を合わせたマスクを用いてフォトリソグラフィによって前記第1の注入マスクのパターニングを行う工程を含む、半導体装置の製造方法。前記工程ととの間に、前記第2の注入マスクを等方的にエッチングして、その幅を前記チャネル長よりも小さくなるまで減じて第4の注入マスクを形成する工程と、前記第4の注入マスクを用いて第2導電型不純物のイオン注入を行い、前記ウェル領域の表面内に、前記エクステンション領域を覆う第2導電型の第1のポケット領域を形成するとともに、前記半導体層の表面内および前記ウェル領域の表面内に、前記半導体領域を覆う第2導電型の第2のポケット領域を形成する工程と、前記第4の注入マスクを形成した状態の前記半導体層上全面に、シリコン酸化膜を形成し、異方性エッチングを行うことによって前記第4の注入マスクの周囲に、サイドウォール状の第5の注入マスクを形成する工程と、前記第4および第5の注入マスクで構成される第6の注入マスクを用いて第1導電型不純物のイオン注入を行い、前記半導体領域内から直下の前記半導体層にかけて、前記第2のポケット領域を貫通するように第1導電型の第1電流制御領域を形成するとともに、前記エクステンション領域内から直下のウェル領域にかけて、前記第1のポケット領域を貫通するように第1導電型の第2電流制御領域を形成する工程と、をさらに備える、請求項10記載の半導体装置の製造方法。前記工程ととの間に、前記第1の注入マスクを用いて第2導電型不純物のイオン注入を行い、前記ウェル領域の表面内に、前記エクステンション領域よりも深い第2導電型の第1のポケット領域を形成するとともに、前記半導体層の表面内から前記ウェル領域の表面内に及ぶ、前記半導体領域よりも深い第2導電型の第2のポケット領域を形成する工程と、前記工程ととの間に、前記第2の注入マスクを形成した状態の前記半導体層上全面に、シリコン酸化膜を形成し、異方性エッチングを行うことによって前記第2の注入マスクの周囲に、サイドウォール状の第4の注入マスクを形成する工程と、前記第2および第4の注入マスクで構成される第5の注入マスクを用いて第1導電型不純物のイオン注入を行い、前記半導体領域内から直下の前記半導体層にかけて、前記第2のポケット領域を貫通するように第1導電型の第1電流制御領域を形成するとともに、前記エクステンション領域内から直下のウェル領域にかけて、前記第1のポケット領域を貫通するように第1導電型の第2電流制御領域を形成する工程と、をさらに備える、請求項10記載の半導体装置の製造方法。しかしながら、特許文献1の図2に示される第1および第2不純物拡散層の平面図においては、それらのコーナー部が直角であり、JFET領域側から見たチャネル長、すなわち第1および第2不純物拡散層の離間距離が全ての部分において一定ではないため、ユニットセル内における全ての部分で均一にオン電流が流れるものではなく、特にコーナー部では電流集中によって半導体装置の信頼性を損なう可能性があるという問題があった。本発明は上記のような問題を解決するためになされたものであり、ユニットセル内において均一なオン電流分布を実現して、信頼性を高めた半導体装置を提供するとともに、制御された微細なチャネル長を実現して低チャネル抵抗を図ることができる半導体装置およびその製造方法を提供することを目的とする。本発明に係る半導体装置の態様は、第1導電型の半導体基板と、前記半導体基板上に配設された第1導電型の半導体層と、前記半導体層の上層部に選択的に複数配設された第2導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第1導電型のソース領域と、前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第1導電型のエクステンション領域と、互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第1導電型の半導体領域とを備え、前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、前記エクステンション領域は、その平面視形状において、コーナー部が第1の曲率半径を有する円弧状をなし、前記半導体領域は、その平面視形状において、コーナー部が前記第1の曲率半径と中心を同じくする第2の曲率半径を有する円弧状をなしている。本発明に係る半導体装置の態様によれば、チャネル領域全体のチャネル長が、第2の曲率半径と第1の曲率半径との差で決定されるチャネル長で均一となるので、半導体装置のオン動作時の電流分布が一定となり、信頼性が高くなる。<はじめに>MOSという用語は、古くは金属/酸化物/半導体の接合構造に用いられており、MetalOxideSemiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ以下、単にMOSトランジスタと称すにおいては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。例えばMOSトランジスタにおいては、主としてソースドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。従ってMOSという用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここではMOSとはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。また、以下の記載では、不純物の導電型に関して、n型を第1導電型、p型を第2導電型として一般的に定義するが、その逆の定義でも構わない。<実施の形態1><装置構成>図1は、本発明に係る実施の形態1の炭化珪素SiC半導体装置、より具体的には、SiC基板上に形成されたMOS構造を有する電界効果トランジスタ炭化珪素MOSトランジスタ1000の上面構成を模式的に示す平面図である。図1に示すように、炭化珪素MOSトランジスタ1000は矩形の外形を有するチップ5の主面の中央部に、ソースパッド41が設けられ、ソースパッド41の外方を囲むようにゲート配線44が設けられている。ソースパッド41の平面視形状は、一辺の中央部が内側に凹んだ矩形をなし、ソースパッド41の内側に凹んだ部分に入り込むように、周囲のゲート配線44から延在するゲートパッド45が設けられている。ゲートパッド45は、外部の制御回路図示せずからゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線44を通じてMOSトランジスタの最小単位構造であるユニットセルのゲート電極図示せずに供給される。ソースパッド41は、ユニットセルが複数配置された活性領域上に設けられ、各ユニットセルのソース電極図示せずが並列に接続される構成となっている。ソースパッド41の下方には、ユニットセルが形成された活性領域ARの端縁部に終端ウェル領域27が設けられ、さらに終端ウェル領域27を囲むように形成された終端低抵抗領域28、終端低抵抗領域28を囲むように形成されたJTEJunctionTerminationExtension領域50およびJTE領域50から離間してJTE領域50を囲むように形成されたフィールドストップ領域13が設けられているが、これらについては後に説明する。なお、通常の製品では、温度センサーおよび電流センサー用の電極が併せて形成されている場合が多いが、それらの電極の形成の有無は、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。また、ゲートパッド45の位置、個数、ゲート配線44の形状およびソースパッド41の形状、個数等もMOSトランジスタによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。図2は、炭化珪素MOSトランジスタ1000の、半導体基板の主面内に形成された各不純物領域を模式的に示す平面図であり、図1に示したソースパッド41、ゲート配線44およびゲートパッド45の下方の構成を示している。ユニットセルUCが複数配置された活性領域ARの端縁部には、第2導電型の終端ウェル領域27が設けられ、さらに終端ウェル領域27を囲むように第2導電型の終端低抵抗領域28が設けられ、終端低抵抗領域28を囲むように第2導電型のJTE領域50が設けられ、JTE領域50から離間してJTE領域50を囲むように第1導電型のフィールドストップ領域13が設けられている。ユニットセルUCは、正方形の外形を有し、その配列は、各ユニットセルUCの中心位置が、隣り合う配列における各ユニットセルUCの中心位置とは半周期ずれて互い違いとなるように配列されている。なお、上記は一例であり、ユニットセルUCの外形は正方形に限定されず、長方形や六角形でも良いし、縦方向、横方向ともに配設周期を同じとしても良い。次に、図1に示すA-A線での断面構成を、図3に示す断面図を用いて説明する。図3に示すように、炭化珪素MOSトランジスタ1000は、第1導電型の不純物を含む炭化珪素基板である半導体基板1の主面上に形成された第1導電型のドリフト層2と、半導体基板1の裏面側ソースパッド41が設けられる主面側とは反対側に形成された、オーミック電極42およびその上に形成されたドレイン電極43とを備えている。また、ドリフト層2の上層部には、選択的に複数形成された第2導電型のウェル領域20と、ウェル領域20と同じ深さであって、活性領域ARの端縁部を規定する第2導電型の終端ウェル領域27と、終端ウェル領域27の端面と接続し、終端ウェル領域27を囲むJTE領域50と、JTE領域50から離間してJTE領域50を囲むフィールドストップ領域13とが設けられている。ウェル領域20の表面内には、第1導電型のソース領域12と、ソース領域12の中央部上面側からソース領域12を貫通してウェル領域20内に達する第2導電型のウェルコンタクト領域21と、ソース領域12の端面と接続しMOS構造の一部をなすソースエクステンション領域10が設けられている。終端ウェル領域27の表面内にも、ソース領域12と、ソース領域12の中央部上面側からソース領域12を貫通して終端ウェル領域27に達するウェルコンタクト領域21と、ソース領域12の端面と接続するソースエクステンション領域10が設けられているが、これらは、終端ウェル領域27のウェル領域20と対向する側の端縁部にのみ設けられており、終端ウェル領域27の表面内の大部分には、第2導電型の終端低抵抗領域28が設けられ、JTE領域50は終端低抵抗領域28の端面にも接続している。ウェル領域20の上面側端縁部から終端ウェル領域27の上面側端縁部にかけて第1導電型のJFETエクステンション領域11が延在しており、JFETエクステンション領域11は、JFETエクステンション領域11とソースエクステンション領域10との間のウェル領域20および終端ウェル領域27の内部をチャネル領域として規定している。ここで、JFET領域とは隣り合うウェル間の領域であり、このJFET領域に比較的高濃度の第1導電型の不純物を注入することにより、オン状態の場合にチャネル領域から炭化珪素基板1に向けて形成される電流経路の抵抗値を低減することができ、縦型MOSFET全体のオン抵抗を低減できる。ドリフト層2の主面上には、JFETエクステンション領域11とソースエクステンション領域10との間のウェル領域20および終端ウェル領域27と、終端ウェル領域27の一部と、ソース領域12の端縁部上およびソースエクステンション領域10上およびJFETエクステンション領域11上を覆うように形成されたゲート絶縁膜30と、ゲート絶縁膜30が形成されていないドリフト層2上に形成されたフィールド酸化膜31とが形成されている。また、JFETエクステンション領域11上からチャネル領域上およびソースエクステンション領域10上に位置するゲート絶縁膜30の上にゲート電極35が形成され、ゲート電極35を覆うように層間絶縁膜32が形成されている。ゲート電極35は、ゲート絶縁膜30とフィールド酸化膜31とが接続する部分においても形成され、また、終端低抵抗領域28上のフィールド酸化膜31上にも形成されており、それらのゲート電極35も層間絶縁膜32によって覆われている。層間絶縁膜32を貫通して、終端低抵抗領域28上方のゲート電極35に到達するようにゲートコンタクトホールGCが設けられ、ゲートコンタクトホールGCを埋め込むようにゲート配線44が形成されている。また、層間絶縁膜32およびフィールド酸化膜31を貫通して、終端低抵抗領域28上に形成されたオーミック電極40に到達するようにウェルコンタクトホールWCが設けられ、層間絶縁膜32を貫通して、ウェルコンタクト領域21およびソース領域12上に形成されたオーミック電極40に到達するようにソースコンタクトホールSCが設けられ、ウェルコンタクトホールWCおよびソースコンタクトホールSCを埋め込むようにソースパッド41が形成されている。このような構成により、ソースパッド41は、ソース領域12と接続されたソース電極であるとともに、ソース領域12と終端ウェル領域27とを電気的に接続する部材でもある。次に、図1に示すB-B線での断面構成を、図4に示す断面図を用いて説明する。図4においては、1つのユニットセルUCを破線で囲んで示している。図4に示すように、ユニットセルUCは、1つのウェル領域20の表面内に形成された、ソース領域12と、ソース領域12の中央部上面側からソース領域12を貫通してウェル領域20内に達するウェルコンタクト領域21と、ソース領域12の端面と接続しMOS構造の一部をなすソースエクステンション領域10を含んでいる。互いに隣り合うウェル領域20の上面側端縁部間にはJFETエクステンション領域11が延在しており、JFETエクステンション領域11は、JFETエクステンション領域11とソースエクステンション領域10との間のウェル領域20の内部をチャネル領域として規定している。ソース領域12は、ソース電極であるソースパッド41とオーミック電極40を介して電気的に接続されている。ここで、ウェル領域20の断面形状は、底面側が広く上面側が狭い台形状をなしており、隣り合うウェル領域20間において、ウェル領域20の底面側の最も突出した部分頂点と呼称との間の距離で最小幅が規定される領域がJFET領域7であり、JFET領域7はウェル領域20を囲んでいる。次に、図4に示すC-C線での平面構成を、図5に示す平面図を用いて説明する。図5に示すように、外形が略四角形のオーミック電極40の周囲を層間絶縁膜32が囲み、さらにその外周はゲート電極35によって囲まれている。次に、図4に示すD-D線での平面構成を、図6に示す平面図を用いて説明する。図6に示すように、外形が略四角形のウェルコンタクト領域21の周囲をソース領域12が囲み、ソース領域12の周囲を、ソースエクステンション領域10とJFETエクステンション領域11が囲んでおり、ソースエクステンション領域10とJFETエクステンション領域11との間のウェル領域20の内部がチャネル領域となり、図中のL1で示される長さが、チャネル長に相当することとなる。次に、図4に示すE-E線での平面構成を、図7に示す平面図を用いて説明する。図7に示すように、外形が略四角形のウェルコンタクト領域21の周囲をソース領域12が囲み、ソース領域12の周囲をウェル領域20が囲んでおり、ウェル領域20の周囲をJFET領域7が囲んでいる。なお、図4に示されるようにJFET領域7は、隣り合うユニットセルUCとの間に渡るように存在するので、その幅をL2とした場合、1つのユニットセルUCではL2の半分の長さL2/2となる。本発明における特徴の1つは、ソースエクステンション領域10およびJFETエクステンション領域11のそれぞれのコーナー部の頂点を、写真製版処理で生じる曲率半径よりも大きな曲率半径をコーナー部に有するマスクを用いて、中心が等しい半径r1およびr2の曲率半径であるとともに、r2-r1=L1チャネル長の関係を満たすように形成することで、ユニットセルUC内におけるチャネル長が、コーナー部を含めたチャネル領域の全ての部分で一定となる。この結果、ユニットセルUC内において均一なオン電流分布を実現してMOSトランジスタ1000の信頼性を高めることが可能となる。<製造方法>次に、製造工程を示す図8~図22を参照して、実施の形態1の炭化珪素MOSトランジスタ1000の製造方法について説明する。なお、図8~図22に示す断面図は、素子終端部の構造を含まず、例えば図1のB-B線での位置のように、ユニットセルUCが配設された領域の任意の位置での1つのユニットセルUCに相当する部分での断面図を示したものである。先ず、半導体基板1として第1導電型の不純物を含む炭化珪素基板を準備する。ここで、半導体基板1の材料としては炭化珪素の他、珪素Siに比べてバンドギャップの大きなワイドバンドギャップ半導体を用いることが可能であり、他のワイドバンドギャップ半導体としては、例えば窒化ガリウム系材料、窒化アルミニウム系材料、ダイヤモンド等が挙げられる。このようなワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスやダイオードは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスやダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。また、半導体基板1の面方位は、c軸方向に対して8°以下に傾斜していても良いが、傾斜していなくても良く、また、どのような面方位を有していても良い。次に、図8に示す工程において、エピタキシャル結晶成長により半導体基板1の上部に第1導電型の炭化珪素エピタキシャル層を形成してドリフト層2とする。ここで、ドリフト層2の第1導電型の不純物濃度は、例えば1×1013cm3~1×1018cm3の範囲であり、厚みは4μm~200μmである。次に、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、ウェル領域20および終端ウェル領域27図3に対応する部分が開口部となった注入マスク100を形成する。その後、当該注入マスク100を用いて、第2導電型の不純物のイオン注入を行い、ウェル領域20および終端ウェル領域27図3を形成する。ここで、不純物イオンの注入時の半導体基板1は、積極的に加熱を行わなくても良いし、100°C~800°Cの温度に加熱してイオン注入を行っても良い。また注入不純物としては、第1導電型をn型とする場合には窒素NまたはリンPが好適であり、第1導電型をp型とする場合にはアルミニウムAlまたは硼素Bが好適である。また、ウェル領域20の深さは、ドリフト層2の底面を超えないように設定し、例えば0.3μm~2.0μmの範囲の深さとする。また、ウェル領域20の不純物濃度はドリフト層2の不純物濃度を超え、例えば1×1015cm3~1×1019cm3の範囲に設定される。ただし、ウェル領域20の最表面近傍に限っては、炭化珪素MOSトランジスタ1000のチャネル領域における導電性を高めるために、ウェル領域20の第2導電型の不純物濃度がドリフト層2の第1導電型の不純物濃度を下回っていても良い。すなわち、チャネル領域の第1導電型の不純物濃度が第2導電型の不純物濃度に比べて相対的に大きければ、それだけ第1導電型のキャリアがより多く存在することとなり、チャネルの導電性が高まる。このような構成とするには、ウェル領域20を形成する際の第2導電型の不純物のイオン注入を、ドリフト層2の深い部分において濃度ピークを持つプロファイルとすれば良い。炭化珪素半導体内では、不純物が熱処理によってもほとんど熱拡散しないので、このような方法が有効である。また、図8に示すようにウェル領域20の断面形状は、底面側が広く上面側が狭い台形状をなしている。これは、図8に示すような垂直性の高い注入マスク100を用いて不純物のイオン注入を行う場合でも、特に意図的に基板斜め方向から注入しなくても、不純物イオンの高加速エネルギー注入により、ドリフト層2中での横方向基板1の主面に水平な方向での散乱が増加し、端面がテーパー形状となって台形状のウェル領域20が形成されるからである。なお、図8に示す注入マスク100の端部から注入不純物の横方向への広がり距離L4は、0.3μm前後であり、この値を得るための不純物イオンの加速エネルギーは例えば500keV程度である。このように、端面がテーパー形状のウェル領域20を得ることで、炭化珪素MOSトランジスタ1000のターンオフ時に、テーパー形状の端面の頂点近傍から広がる空乏層によりJFET領域7の遮蔽効果が促進され、後に形成されるゲート絶縁膜30図4に、ターンオフ時に印加される電界が低減して、炭化珪素MOSトランジスタ1000の信頼性を向上させることができる。また、先に説明したように、ウェル領域20を形成する際の第2導電型の不純物のイオン注入を、ドリフト層2の深い部分において濃度ピークを持つプロファイルとするような不純物のイオン注入を行う場合、図8に示すような垂直性の高い注入マスク100を用いることで、以下のような効果が得られる。すなわち、垂直性の低い注入マスクでは、注入マスク100の側面のテーパー部を通して第2導電型の不純物のイオン注入が行われることとなり、不純物濃度の高い領域がウェル領域20の比較的浅い部分まで及ぶこととなる。この結果、チャネルの導電性を高めることができず、しきい値電圧が低く低チャネル抵抗を実現できないが、垂直性の高い注入マスク100を用いる場合は、不純物濃度の高い領域をウェル領域20の深い部分に形成でき、チャネルの導電性を高めて、しきい値電圧が低く低チャネル抵抗の炭化珪素MOSトランジスタ1000を実現できる。次に、注入マスク100を除去した後、図9に示す工程において、ドリフト層2の主面上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、ソースエクステンション領域10およびJFETエクステンション領域11に対応する部分より狭い開口部を有するとともに、ウェル領域20において後にチャネル領域となる部分を、チャネル長より広い幅で覆う注入マスク101を形成する。なお、注入マスク101および後に形成される注入マスク102の平面視形状については後述する。次に、図10に示す工程において、酸素プラズマによる気相中でのエッチング処理またはアセトンなどの有機溶媒による液相中でのエッチング処理によって、注入マスク101を等方的にエッチングして、所望の幅チャネル長と同じ長さを有する注入マスク102を形成する。この注入マスク102の幅によって、後に形成されるチャネル長が決定される。なお、注入マスク102は、ウェル領域20の表面上のみに形成され、ウェル領域20の端部を越えてドリフト層2の表面上には形成されないことが望ましい。このようにすることで、後に形成されるチャネル領域をウェル領域20内部に限定できる。なお、注入マスク102の形成には、酸素プラズマによる気相中でのエッチング処理以外のドライエッチングを用いても良いし、アセトンなどの有機溶媒による液相中でのエッチング処理以外のウエットエッチングを用いても良く、等方性エッチングであれば何でも良い。注入マスク101の幅をフォトリソグラフィでの解像限界の幅とした場合、注入マスク101を等方的にエッチングして得られる注入マスク102の幅は、フォトリソグラフィでの解像限界の幅よりも小さくできるため、チャネル長の微細化を実現して低チャネル抵抗を図ることができる。また、チャネル長の微細化を簡便に行うことができるので、コストを削減できる。次に、図11に示す工程において、注入マスク102を用いて第1導電型の不純物のイオン注入を行い、第1導電型のソースエクステンション領域10とJFETエクステンション領域11を同時に形成する。ソースエクステンション領域10とJFETエクステンション領域11の深さは、それらの底面がウェル領域20の底面を超えない深さに設定され、それらの第1導電型の不純物濃度はウェル領域20の表面近傍の第2導電型の不純物濃度を超え、例えば5×1016cm3~1×1018cm3の範囲内の値に設定される。すなわち、炭化珪素MOSトランジスタ1000の非動作時に上記領域の全体が空乏化することがない値に設定される。また、上記イオン注入時には、ウェル領域20中での横方向散乱によって、ソースエクステンション領域10とJFETエクステンション領域11が相互に接続しないような加速エネルギー、例えば30keV~180keVの範囲内の加速エネルギーでイオン注入が行われる。また、ソースエクステンション領域10とJFETエクステンション領域11の深さ方向の不純物分布については、均一な分布であっても良いし、表面側で低濃度、深くなるにつれて高濃度となるような分布であっても良い。特に後者の分布を採用した場合は、ゲート絶縁膜30とゲート電極35とで形成されるMOS構造において、イオン注入による表面側の結晶欠陥などの影響によるゲート絶縁膜30の品質低下を抑止することができ、高品質のMOS構造を実現できる。ソースエクステンション領域10は、ウェル領域20の内部にのみ形成され、JFETエクステンション領域11は、対向する2つのウェル領域20の間のドリフト層2内に形成されるとともに、対向する2つのウェル領域20の端部も包含するように形成されている。ここで、ソースエクステンション領域10とJFETエクステンション領域11との間の間隔L1は、炭化珪素MOSトランジスタのチャネル長に相当するが、これは注入マスク102の幅によってほぼ決定される。従来は、2度のフォトリソグラフィおよび注入プロセスによりチャネル長が決定されていたが、本発明の製造方法によれば、チャネル長の寸法のチップ内およびウェハ内均一性が格段に優れ、電気特性のバラツキが小さいデバイスを得ることができる。次に、図示は省略するが、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、JTE領域50図3に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いて第2導電型の不純物のイオン注入を行い、JTE領域50を形成する。次に、図12に示す工程において、ドリフト層2の主面上にレジスト材の塗布またはシリコン酸化膜を形成し、フォトリソグラフィによりパターニングして、ソース領域12およびフィールドストップ領域13図3に対応する部分が開口部となった注入マスク110を形成し、当該注入マスクを用いて第1導電型の不純物のイオン注入を行い、ソース領域12およびフィールドストップ領域13図3を形成する。ここで、ソース領域12の深さに関しては、その底面がウェル領域20の底面を超えない深さに設定され、第1導電型の不純物濃度の値は、ウェル領域20の不純物濃度の値を超え、例えば1×1017cm3~1×1021cm3の範囲に設定される。これは、フィールドストップ領域13についても同じである。続いて、注入マスク110を除去した後、図13に示す工程において、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、ウェルコンタクト領域21に対応する部分が開口部となった注入マスク111を形成し、当該注入マスクを用いて第2導電型の不純物のイオン注入を行い、ウェル領域20にウェルコンタクト領域21を形成する。ウェルコンタクト領域21は、ウェル領域20とソースパッド41図3との良好な金属接触を実現するための領域であり、ウェル領域20の不純物濃度よりも高い不純物濃度を有するように形成される。なお、このイオン注入に際しては、基板温度を150°C以上して実行されることが望ましい。このような温度にすることで、シート抵抗の低い第2導電型の領域が形成されることとなる。また、ウェルコンタクト領域21と同時に、終端ウェル領域27図3の表面内に終端低抵抗領域28図3を形成するようにしても良い。このようにすることで、ソースパッド41図3との良好な金属接触を実現できるとともに、終端ウェル領域27における寄生抵抗を減少させることができ、例えばdV/dtドレイン電圧Vの時間tに対する変動耐性に優れた構造とすることができる。なお、終端低抵抗領域28は、ウェルコンタクト領域21と同時に形成しなくても良いことは言うまでもない。以上の工程を経て、図14に示すように、ソースエクステンション領域10、JFETエクステンション領域11、ソース領域12およびウェルコンタクト領域21が得られることとなる。なお、この直後、もしくはこれまでの注入工程のどこかで、もしくはこれまでの注入工程よりも前に、ドリフト層2の全面に第1導電型の不純物をイオン注入して、図15に示すように、ドリフト層2の不純物濃度よりも高い不純物濃度を有する第1導電型の電流制御層8を形成しても良い。電流制御層8は、JFET領域7およびウェル領域20の下部において、ドリフト層2の不純物濃度よりも高い不純物濃度を有しており、JFET領域7の抵抗を低減することができる。このため、炭化珪素MOSトランジスタ1000のオン抵抗を低減する効果があるとともに、炭化珪素MOSトランジスタ1000への逆バイアス印加時におけるウェル領域20とドリフト層2との間のアバランシェ降伏を、ウェル領域20と電流制御層8で形成されるpn接合において起こさせることで、より安定にアバランシェ降伏を起こさせる効果もある。なお、電流制御層8の不純物濃度は、ウェル領域20内の第2導電型の不純物の最大濃度よりも低く、ドリフト層2内の第1導電型の不純物の濃度よりも高くなるように、例えば1×1016cm3~1×1018cm3の範囲に設定される。なお、その深さ方向の濃度分布は均一でも良いし、均一でなくても良い。また、電流制御層8は、ウェル領域20の形成前に、ドリフト層2上にエピタキシャル成長することで形成されたものであっても良い。その後、アルゴンまたは窒素等の不活性ガス雰囲気、もしくは、真空中において1500°C~2200°Cの範囲の温度で、0.5分~60分の範囲の時間で熱処理を行うことで、注入された不純物を電気的に活性化させる。この熱処理は、ドリフト層2の表面、もしくはドリフト層2の表面と半導体基板1の裏面と端面とを、炭素を含む膜で覆った状態で行っても良い。このようにすることで、熱処理時における、プロセス装置内の残留水分や残留酸素などによるエッチングによりドリフト層2の表面が曝されることが防止され、ドリフト層2の表面が荒れることを防止できる。次に、熱酸化によりドリフト層2の全面にシリコン酸化膜を形成した後、当該シリコン酸化膜をフッ酸により除去することによって、ドリフト層2上の表面変質層を除去して清浄な表面を得た後、CVD化学気相成長法等により、ドリフト層2の全面にシリコン酸化膜を堆積し、活性領域AR図2のみが開口部となるようにパターニングして、活性領域AR図2以外の領域を覆うフィールド酸化膜31を形成する。なお、フィールド酸化膜31の膜厚は、0.5μm~2μmとする。次に、図16に示す工程において、例えば熱酸化法またはCVD法により、ドリフト層2の上にシリコン酸化膜を形成した後、当該シリコン酸化膜に、NOやN2Oなどの窒化酸化ガス雰囲気やアンモニア雰囲気における熱処理およびアルゴンなどの不活性ガス中での熱処理を施して、ゲート絶縁膜30を形成する。次に、ゲート絶縁膜30上およびフィールド酸化膜31図3上に、ゲート電極材料となるポリシリコン層を、例えばCVD法により堆積し、当該ポリシリコン層上にレジスト材を塗布してフォトリソグラフィによりパターニングし、ゲート電極の形成領域以外が開口部となったエッチングマスク120を形成する図17。そして、エッチングマスク120を用いてポリシリコン層をエッチングすることで、ゲート電極35をパターニングする。なお、上記工程において、ソース領域12の直上にはゲート電極35が形成されないようにする。すなわち、炭化珪素MOSトランジスタ1000のオン抵抗を低減するためには、ソース領域12と後に形成されるオーミック電極40とは低コンタクト抵抗を有することが必要となり、そのためにはソース領域12中の第1導電型の不純物濃度を高めておく必要がある。一方、イオン注入によって形成された高不純物濃度の半導体層表面に、ゲート電極35およびゲート絶縁膜30で構成されるMOS構造を形成した場合、半導体層表面に形成されるゲート絶縁膜30には良質なものが得られないので、ゲート電極35からのゲートリーク電流の増加などの不具合が起きる可能性が高くなる。従って、ソース領域12の直上にはゲート絶縁膜30は形成しても、ゲート電極35は形成しないようにする。ソース領域12の上部はオーミック電極40または後に形成される層間絶縁膜32と接続されていることが望ましい。なお、上記ポリシリコン層には、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコン層の成膜中に取り込まれても良いし、イオン注入により導入し、その後の熱処理によって活性化しても良い。また、ゲート電極35は、ポリシリコンと金属および金属間化合物の多層膜であっても良い。次に、エッチングマスク120を除去した後、図18に示す工程においてドリフト層2の全面に、CVD法などによってシリコン酸化膜を堆積して層間絶縁膜32とする。その後、図19に示す工程において、例えばドライエッチング法によって、ソース領域12およびウェルコンタクト領域21上に達するソースコンタクトホールSCおよび終端低抵抗領域28上に達するウェルコンタクトホールWC図4を形成する。ここで、終端低抵抗領域28上のゲート電極35図4に達するゲートコンタクトホールGC図4を同時に形成しても良い。このようにすることでプロセス工程を簡略化でき、製造コストを削減できる。なお、ソースコンタクトホールSCは、後に、ソースパッド41が充填され、ゲートコンタクトホールGCは、後に、ゲート配線44が充填される。次に、図20に示す工程において、層間絶縁膜32上に金属膜MLを例えばスパッタ法により形成することで、層間絶縁膜32に開口されているソースコンタクトホールSCの底部およびウェルコンタクトホールWC図4の底部にも金属膜MLを形成する。この金属層MLは、後にオーミック電極40となるものであり、ニッケルNiを主材としている。その後、600~1100°Cでの熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜32上に残留した金属膜MLを、硝酸や硫酸あるいは塩酸、あるいはこれらと過酸化水素水との混合液などを用いたウェットエッチングにより除去することで、図21に示すように、ソースコンタクトホールSCの底部およびウェルコンタクトホールWCの底部にニッケルシリサイドのオーミック電極40を形成する。なお、層間絶縁膜32上に残留する金属膜MLを除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗のオーミック接触が形成される。また、オーミック電極40を形成する過程で、半導体基板1の裏面にも同様の金属膜MLを形成し、熱処理を行ってオーミック電極42を形成しても良い。このようなオーミック電極42を形成することで、炭化珪素の半導体基板1とドレイン電極43間で良好なオーミック接触が形成される。また、オーミック電極40は、何れの場所でも同一の金属間化合物シリサイドで構成されていても良いが、p型半導体層、n型半導体層のそれぞれに適した別々の金属間化合物で構成されていても良い。すなわち、オーミック電極40は第1導電型のソース領域12に対して十分低いオーミックコンタクト抵抗を有していることが、炭化珪素MOSトランジスタ1000のオン抵抗低減のためには重要であるが、同時に第2導電型のウェルコンタクト領域21に対しても、ウェル領域20のアース電位への固定や、炭化珪素MOSトランジスタ1000に内蔵されるボディーダイオードの順方向特性の改善のために低コンタクト抵抗であることが求められる。例えば、n型の半導体層にはニッケルとシリコンの金属間化合物、p型の半導体層にはチタンとアルミニウムとシリコンの金属間化合物が適している。このように、第1導電型のソース領域12と第2導電型のウェルコンタクト領域21とで、オーミック電極40の材質を変えるには、それぞれの上に、それぞれに適した金属膜をパターニングした後に、両方に対して熱処理を同時に加えることで、それぞれ異なるシリサイドを形成することができる。なお、先に説明したように、ソースコンタクトホールSCおよびウェルコンタクトホールWC図4の形成と同時に、ゲートコンタクトホールGC図4を形成した場合であって、ゲートコンタクトホールGCの底面に露出するゲート電極35がポリシリコンである場合は、ゲートコンタクトホールGCの底面にもシリサイドが形成される。また、ゲートコンタクトホールGCを別個に形成する場合は、オーミック電極40の形成後にフォトリソグラフィとエッチングによって、ゲートコンタクトホールGCを形成するので、ゲートコンタクトホールGCの底面にはシリサイドは形成されない。次に、層間絶縁膜32上に、Al、Ag銀、Cu銅、Tiチタン、Niニッケル、Moモリブデン、Wタングステン、Taタンタルおよびこれらの窒化物や積層膜およびこれらの合金で構成される配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、ゲート配線44図4、ゲートパッド45図1、ソースパッド41を形成する。また、半導体基板1の裏面のオーミック電極42上にTi、Ni、AgおよびAu金などの金属膜を形成してドレイン電極43を形成することにより、図22で示される炭化珪素MOSトランジスタ1000が完成する。なお、図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド45およびソースパッド41のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。<注入マスク101および102の平面視形状>次に、図9および図10に示す工程においてそれぞれ形成した、注入マスク101および102の平面視形状について説明する。図23~25は、図6のようなユニットセルの平面視における不純物領域の1つのコーナー部の形状を示す図である。特許文献1に開示されている、第1および第2不純物拡散層の平面図を本発明の構造にあてはめると、図23に示すようにJFETエクステンション領域11とソースエクステンション領域10のコーナー部が直角になる。この場合、炭化珪素MOSトランジスタ1000のオン動作時にはソースエクステンション領域10のコーナー部には、JFETエクステンション領域11のコーナー部近傍からの電流が流入して電流集中が発生する。この経路は本来のチャネル長L1よりも長くなっており、ユニットセル内でチャネル長が均一であるとは言えない。また、一般に、紫外光などを用いフォトリソグラフィによってフォトレジストで注入マスクを作製する場合、そのパターンのコーナー部で光の回折現象によって強度が落ちるために、直角のクロムマスクを用いたとしても、得られるレジストパターンはそのコーナー部で丸みを帯びることが知られている。従って、図23に示すような直角のコーナー部を形成しようとしても、実際には、図24に示すように、JFETエクステンション領域11のコーナー部では中心をF1とした曲率半径r1を有することとなり、ソースエクステンション領域10のコーナー部では中心をF0とした曲率半径r1を有することとなる。ここで、曲率半径r1はフォトリソグラフィに用いる露光装置やその光源の波長やフォトレジストの種類や光感度やその膜厚などによって異なる。この有限の曲率半径がMOSトランジスタのユニットセルにおけるチャネル幅へ与える影響を計算した結果を図26および図27に示す。図26は、ユニットセルの平面視形状が正方形の場合に、チャネル長L1が0.5μm、JFET長L2が2μmの場合に、ユニットセルのセルピッチμmを変化させた場合のユニットセルのチャネル幅に占めるラウンド部の割合を、ラウンド部の曲率半径を0.2μm、0.5μm、0.7μm、1.0μmと変化させた場合について示す図である。また、図27は、ユニットセルの平面視形状が正六角形の場合について、チャネル長L1が0.5μm、JFET長L2が2μmの場合に、ユニットセルのセルピッチμmを変化させた場合のユニットセルのチャネル幅に占めるラウンド部の割合を、ラウンド部の曲率半径を0.2μm、0.5μm、0.7μm、1.0μmと変化させた場合について示す図である。なお、セルピッチとは、ユニットセル間の中心間距離であり、上記においては、JFET長L2を2μmに固定しているので、セルピッチを小さくということは、各ユニットセルを全体的に小さくすることを意味している。ユニットセルが全体的に小さくなれば、チャネル幅に占めるラウンド部の割合も大きくなる。図26および図27より、ユニットセルが正方形、正六角形のどちらにおいても、微細化によるセルピッチの縮小によってラウンド部の占める割合が増加することが判り、それは、コーナー部の曲率半径が大きいほど顕著であることが判る。実際に発明者達が、i線ステッパーを用いてフォトレジストのパターニングを実施したところ、曲率半径は0.5~0.7μmなることが判った。例えばセルピッチを8μm程度まで微細化するとチャネル幅の20前後がラウンド部となり、これは、無視し得ない程度にチャネル抵抗に影響を及ぼすものである。特に炭化珪素基板を用いたMOSトランジスタの場合、珪素基板を用いたMOSトランジスタに比べてチャネル抵抗が大きいために、オン抵抗としても有意な差が現れることとなる。また、ラウンド部の割合が大きいほど、オン電流分布のバラツキが相対的に大きくなることは言うまでもない。そこで、本発明に係る実施の形態1の炭化珪素MOSトランジスタ1000においては、図25に示すように、ソースエクステンション領域10およびJFETエクステンション領域11のコーナー部を、曲率半径の中心F2を共通とし、曲率半径r1およびr2で、r2-r1=L1を満たすように製造する。これにより、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示すMOSトランジスタを得ることができる。次に、図9に示す工程において形成した注入マスク101のエッチングによって形成された注入マスク102の実例について図28~図32を用いて説明する。図28には、コーナー部に曲率を持たせず、すなわちコーナー部が直角のクロムマスクを用いてフォトリソグラフィを行って形成したフォトレジストで構成される注入マスク101のコーナー部の電子顕微鏡像を示している。また、図29には、図28の注入マスク101を、酸素プラズマエッチングによって縮小させて得られた注入マスク102のコーナー部の電子顕微鏡像を示している。図29より、フォトレジストの幾何学的、立体的な影響によって、酸素プラズマエッチング後のフォトレジストの形状が等方的なエッチングを反映しない構造となることが判る。具体的には、JFETエクステンション領域11側、すなわち注入マスク102の外側のコーナー部で曲率半径の縮小がおき、ソースエクステンション領域10側、すなわち注入マスク102の内側のコーナー部で曲率半径の増大がおき、結果としてコーナー部におけるチャネル長の不均一さが拡大する。図29では、直線部分では0.6μmのレジスト幅となっているが、コーナー部では対角方向に最大1.2μmにもなっている。そこで、本発明では、ソースエクステンション領域10側、すなわち注入マスク101の内側を、フォトリソグラフィで生じる最小の曲率半径よりも大きい曲率半径とし、JFETエクステンション領域11側、すなわち注入マスク101の外側の曲率半径を、内側の曲率半径にレジスト幅を加え、かつ内側と中心を合わせたクロムマスクを用いてフォトリソグラフィによってレジストパターニングを行う。その後、酸素プラズマエッチングによって注入マスク102を形成するが、注入マスク102の電子顕微鏡像を図30~図32に示す。図30は、コーナー部が直角のクロムマスクによって得られた注入マスク102を示し、図31は、ソースエクステンション領域10側、すなわちコーナー部内側の曲率半径を0.5μm、JFETエクステンション領域11側の曲率半径を、内側と中心を共通とし、直線部のレジストパターン幅に0.5μmを加えた曲率半径としたクロムマスクによって得られた注入マスク102を示し、図32は、ソースエクステンション領域10側、すなわちコーナー部内側の曲率半径を1.0μm、JFETエクステンション領域11側の曲率半径を、内側と中心を共通とし、直線部のレジストパターン幅に1.5μmを加えた曲率半径としたクロムマスクによって得られた注入マスク102を示している。図31および図32より、内側のコーナー部を例えば0.5μm以上としたクロムマスクを用いたフォトリソグラフィによって注入マスク101を形成し、それを等方的にエッチングすることで、内外のコーナー部においても等方的にエッチングが進行し、全ての部分で均一な幅を持った注入マスク102が形成されることが分かる。この結果、この注入マスク102を用いたイオン注入によって、ユニットセル内において全ての部分でチャネル長が均一なチャネル領域が得られることになる。次に、ウェル領域20とJFETエクステンション領域11の平面視について説明する。図33および図34には、図4に示すユニットセルのE-E線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図33は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示し、図34には正方形のユニットセルが、等間隔ではあるが、セルピッチが隣り合う配列とは半周期ずれて互い違いとなるように配列された例を示している。一般に、セル構造を有する縦型MOSトランジスタにおいては、隣り合うウェル領域20の離間距離L2が短いほど、トランジスタのターンオフ時にJFET領域7上に存在するMOS構造におけるゲート絶縁膜に印加される電界を低減できる。しかしながら、図33および図34に対角方向寸法L3として示すように、ユニットセルの対角線方向には本来のJFET長としての設計寸法L2よりも長くなっている部分が存在する。対角方向寸法L3が長いほど素子の信頼性の観点からは望ましくないが、対角方向寸法L3を極力短くするには、各ウェル領域20のコーナー部は直角に近いことが望ましい。しかし、これまで説明してきたように、実際のパターンとしてはコーナー部がある曲率半径を持ってラウンドしてしまう。つまり、ウェル領域20の外周部分のコーナー部についてはその曲率半径をr3とした場合、先に図25を用いて説明した、ソースエクステンション領域10およびJFETエクステンション領域11のコーナー部のように、曲率半径r1およびr2の中心に合わせたラウンド形状とすることは、対角方向寸法L3をより大きくすることになり好ましくない。図35には、ソースエクステンション領域10およびJFETエクステンション領域11のコーナー部の曲率半径r1およびr2と、ウェル領域20の外周部分のコーナー部の曲率半径r3とを併せて示しており、図35に示すように、r3をr2さらにはr1よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるJFET領域7上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。<効果>以上説明した実施の形態1に係る炭化珪素MOSトランジスタ1000によれば、ウェル領域20の表面内に設けられたソースエクステンション領域10とJFETエクステンション領域11との間の距離でチャネル長L1が規定されるチャネル領域を備えた構成において、ソースエクステンション領域10およびJFETエクステンション領域11の平面視形状において、JFETエクステンション領域11側のコーナー部の曲率半径をr2とし、ソースエクステンション領域10側のコーナー部の曲率半径をr1とし、曲率半径r1およびr2の中心を共通とし、r2-r1=L1となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いMOSトランジスタを得ることができる。また、実施の形態1に係る炭化珪素MOSトランジスタ1000においては、ソース領域12の直上にはゲート電極35が存在しない構成とすることで、ゲート電極35からのゲートリーク電流の増加を抑制できる。また、ソースエクステンション領域10およびJFETエクステンション領域11の第1導電型の不純物濃度は、少なくとも表面近傍においてはソース領域12の第1導電型の不純物濃度よりも低いため、ソースエクステンション領域10上およびJFETエクステンション領域11上のMOS構造におけるゲート絶縁膜30の信頼性が向上する。また、実施の形態1に係る炭化珪素MOSトランジスタ1000においては、ソースエクステンション領域10とJFETエクステンション領域11が同時に形成され、その際にチャネル領域も決定するが、チャネル領域を決定する注入マスク102の幅は、フォトリソグラフィでの解像限界の幅よりも小さくできるため、チャネル長の縮小化によるチャネル抵抗の低減が可能となる。また、実施の形態1に係る炭化珪素MOSトランジスタ1000においては、ウェル領域20の外周部分のコーナー部についてはその曲率半径をr3とし、ソースエクステンション領域10およびJFETエクステンション領域11のそれぞれのコーナー部の曲率半径r1およびr2よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるJFET領域7上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。<実施の形態2><装置構成>次に、図36を用いて、本発明に係る実施の形態2の炭化珪素MOSトランジスタ2000の特徴について説明する。図36は、炭化珪素MOSトランジスタ2000の断面構成を示す図であり、図22に示した炭化珪素MOSトランジスタ1000の断面構成と対応する部分の図である。なお、図22に示した炭化珪素MOSトランジスタ1000と異なるのは、ソースエクステンション領域14およびJFETエクステンション領域15を取り囲むようにそれぞれ第2導電型のソースポケット領域51およびJFETポケット領域52が形成される点と、JFETエクステンション領域15とJFET領域7とを電気的に接続するために、JFETエクステンション領域15の中央部から直下のドリフト層2にかけて、JFETポケット領域52を貫通するように設けられた第1導電型の電流制御領域9第1電流制御領域を備えている点である。なお、ソースエクステンション領域14およびJFETエクステンション領域15は、図22に示したソースエクステンション領域10およびJFETエクステンション領域11と実質的に同じであり、ウェル領域20の表面内に設けられたソースエクステンション領域14とJFETエクステンション領域15との間の距離でチャネル長L1が規定されるチャネル領域を備えた構成において、ソースエクステンション領域14およびJFETエクステンション領域15の平面視形状において、JFETエクステンション領域15側のコーナー部の曲率半径をr2とし、ソースエクステンション領域14側のコーナー部の曲率半径をr1とし、曲率半径r1およびr2の中心を共通とし、r2-r1=L1となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いMOSトランジスタが得られるという構成および効果は、炭化珪素MOSトランジスタ1000と同じである。炭化珪素MOSトランジスタ2000は、上記効果に加えて、JFETポケット領域52を有することで、JFETエクステンション領域15およびソースエクステンション領域14からチャネル領域に伸びる空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、短チャネル化や短セルピッチ化を促進して、オン抵抗の低減に寄与するという効果を有している。ここで、第1導電型の電流制御領域9は、JFETポケット領域52によって、JFETエクステンション領域15とJFET領域7との接続が断たれるのを防ぎ、JFET領域7の抵抗増加を防ぐために設けられている。なお、電流制御領域9はウェル領域20と接するように形成されていても良い。<製造方法>次に、図37~図39を用いて炭化珪素MOSトランジスタ2000の製造方法について説明する。なお、基本的には実施の形態1の炭化珪素MOSトランジスタ1000の製造方法と同じであるので、重複する工程の説明は省略する。実施の形態1において図8~図10を用いて説明した工程の後に、図37に示す工程において、注入マスク102を用いて第1導電型の不純物のイオン注入を行い、第1導電型のソースエクステンション領域14およびJFETエクステンション領域15を同時に形成する。ソースエクステンション領域14およびJFETエクステンション領域15の形成条件は、ソースエクステンション領域10およびJFETエクステンション領域11の形成条件と同じである。次に、図38に示す工程において、酸素プラズマによる気相中でのエッチング処理によって、注入マスク102を等方的にエッチングして、所望の幅を有する注入マスク103を形成する。そして、注入マスク103を用いて第2導電型の不純物のイオン注入を行い、ソースエクステンション領域14およびJFETエクステンション領域15の周囲に、それぞれ第2導電型のソースポケット領域51およびJFETポケット領域52を形成する。ソースポケット領域51およびJFETポケット領域52の深さは、それらの底面がソースエクステンション領域14およびJFETエクステンション領域15の底面を超える深さに設定される。なお、本工程では注入マスク102の縮小を行わず、イオン注入における横方向散乱を利用して、ソースポケット領域51およびJFETポケット領域52を形成しても良いし、不純物の斜めイオン注入や、基板を傾けて回転させながら行う回転注入もしくはステップ回転注入によって形成しても良い。次に、注入マスク103を除去した後、図39に示す工程において、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、電流制御領域9に対応する部分が開口部となった注入マスク104を形成し、当該注入マスクを用いて第1導電型の不純物のイオン注入を行い、JFETエクステンション領域15の底面からドリフト層2にかけて、電流制御領域9を形成する。電流制御領域9の深さは、JFETポケット領域52の底面を超えてドリフト層2中に達するものの、ウェル領域20の底面よりも浅くなるように設定する。また、第1導電型の不純物濃度は、JFETポケット領域52中の第2導電型の不純物濃度よりも高く設定する。電流制御領域9を形成した後は、図12~図22を用いて説明した工程と同様の工程を経て、図36に示す構成を得る。ここで、図40には、ユニットセルの平面視における不純物領域の1つのコーナー部の形状を示しており、ソースエクステンション領域14およびJFETエクステンション領域15のコーナー部のF2を中心とする曲率半径r1およびr2と、ウェル領域20の外周部分のコーナー部の曲率半径r3とを併せて示している。JFETポケット領域52は、等方的な酸素プラズマエッチングによって縮小された注入マスク103を用いて形成されるため、ソースエクステンション領域14の端部からソースポケット領域51の端部までの距離、およびJFETエクステンション領域15の端部からJFETポケット領域52の端部までの距離は、ユニットセル内の全ての部分で等しくなっており、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示すMOSトランジスタを得ることができる。また、ウェル領域20の外周部分のコーナー部の曲率半径r3をr2さらにはr1よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるJFET領域7上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。また、図41には図36に示すG-G線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図40は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示している。図41において、ウェル領域20のコーナー部は実施の形態1で示したようにラウンドしているが、電流制御領域9のコーナー部についてもラウンドしている。電流制御領域9は図41に示すようにウェル領域20の端部と距離が一定となるように、そのコーナー部でウェル領域20の曲率半径の長さとは異なるが中心が同じとなるようにしても良い。また、図示はしないが電流制御領域9のコーナー部の曲率半径がウェル領域20のコーナー部と同じであるが、中心は異なる構成としても良い。<効果>以上説明した実施の形態2に係る炭化珪素MOSトランジスタ2000によれば、ソースエクステンション領域14およびJFETエクステンション領域15の周囲に、それぞれソースポケット領域51およびJFETポケット領域52が自己整合的に形成されるので、JFETエクステンション領域15およびソースエクステンション領域14からチャネル領域への空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル化や短セルピッチ化によるオン抵抗の低減が可能となる。さらに、JFETエクステンション領域15は、その底面の一部が第2導電型のJFETポケット領域52で覆われているために、炭化珪素MOSトランジスタ2000への逆バイアス印加時にJFET領域7上のゲート絶縁膜30に印加される電界を緩和することができる、炭化珪素MOSトランジスタ2000の信頼性を向上させることができる。<実施の形態3><装置構成>次に、図42を用いて、本発明に係る実施の形態3の炭化珪素MOSトランジスタ3000の特徴について説明する。図42は、炭化珪素MOSトランジスタ3000の断面構成を示す図であり、図22に示した炭化珪素MOSトランジスタ1000の断面構成と対応する部分の図である。なお、図22に示した炭化珪素MOSトランジスタ1000と異なるのは、ソースエクステンション領域14およびJFETエクステンション領域15を取り囲むようにそれぞれ第2導電型のソースポケット領域51およびJFETポケット領域52が形成される点と、JFETエクステンション領域15とJFET領域7とを電気的に接続するために、JFETエクステンション領域15の中央部から直下のドリフト層2にかけて、JFETポケット領域52を貫通するように設けられた第1導電型の電流制御領域9第1電流制御領域を備えている点と、ウェル領域20内部でソースエクステンション領域14およびソース領域12と接する電流制御領域120第2電流制御領域を備えている点である。なお、電流制御領域9はウェル領域20と接するように形成されていても良い。ソースエクステンション領域14およびJFETエクステンション領域15は、図22に示したソースエクステンション領域10およびJFETエクステンション領域11と実質的に同じであり、ウェル領域20の表面内に設けられたソースエクステンション領域14とJFETエクステンション領域15との間の距離でチャネル長L1が規定されるチャネル領域を備えた構成において、ソースエクステンション領域14およびJFETエクステンション領域15の平面視形状において、JFETエクステンション領域15側のコーナー部の曲率半径をr2とし、ソースエクステンション領域14側のコーナー部の曲率半径をr1とし、曲率半径r1およびr2の中心を共通とし、r2-r1=L1となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いMOSトランジスタが得られるという構成および効果は、炭化珪素MOSトランジスタ1000と同じである。炭化珪素MOSトランジスタ3000は、上記効果に加えて、JFETポケット領域52を有することで、JFETエクステンション領域15およびソースエクステンション領域14からチャネル領域に伸びる空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、短チャネル化や短セルピッチ化を促進して、オン抵抗の低減に寄与するという効果を有している。電流制御層9および電流制御層120が自己整合的に形成されるために、電流制御領域9の端部からJFETエクステンション領域15端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素MOSトランジスタ3000の信頼性が向上するという効果がある。また、電流制御領域120を備えることでソースエクステンション14とソース領域12の寄生抵抗を低減することができ、ひいては炭化珪素MOSトランジスタ3000のオン抵抗を低減できるという効果がある。<製造方法>次に、図43、図44を用いて炭化珪素MOSトランジスタ3000の製造方法について説明する。なお、基本的には実施の形態1の炭化珪素MOSトランジスタ1000の製造方法と同じであるので、重複する工程の説明は省略する。実施の形態1において図8~図10を用いて説明した工程の後に、図43に示す工程において、注入マスク102を用いて第1導電型の不純物のイオン注入を行い、第1導電型のソースエクステンション領域14およびJFETエクステンション領域15を同時に形成する。ソースエクステンション領域14およびJFETエクステンション領域15の形成条件は、ソースエクステンション領域10およびJFETエクステンション領域11の形成条件と同じである。次に、図38を用いて説明したように、酸素プラズマによる気相中でのエッチング処理によって、注入マスク102を等方的にエッチングして、所望の幅を有する注入マスク103を形成する。この場合、注入マスク103の幅はチャネル長よりも小さくなるようにエッチング条件を設定する。そして、注入マスク103を用いて第1導電型の不純物のイオン注入を行い、第1導電型の不純物のイオン注入を行い、ソースエクステンション領域14およびJFETエクステンション領域15の周囲に、それぞれ第2導電型のソースポケット領域51およびJFETポケット領域52を形成する。ソースポケット領域51およびJFETポケット領域52の深さは、それらの底面がソースエクステンション領域14およびJFETエクステンション領域15の底面を超える深さに設定される。その後、図44に示す工程において、注入マスク103を形成した状態のドリフト層2上全面に、シリコン酸化膜を例えばCVD法により成膜し、異方性エッチングを行うことによって注入マスク103の周囲に、サイドウォール状にシリコン酸化膜で構成される注入マスク105を形成する。そして、注入マスク103および注入マスク105で構成される複合マスク106を用いて第1導電型の不純物のイオン注入を行い、複合マスク106で覆われない領域に、第1導電型の電流制御領域9および120を形成する。上記のように、注入マスク105は、いわゆる枠付け法によって形成されるために、注入マスク103の端部と注入マスク105の端部の距離はユニットセルの全ての部分で等しくすることができるため、その後に形成される電流制御層9の端部からJFETエクステンション領域15の端部までの距離、すなわちチャネル領域までの長さがユニットセルの全ての部分で等しくなり、オン電流分布を均一化するという効果を奏する。なお、電流制御領域9および電流制御領域120の深さは、JFETポケット領域52の底面を超え、ウェル領域20の底面よりも浅くなるように設定する。また、第1導電型の不純物濃度は、JFETポケット領域52中の第2導電型の不純物濃度よりも高く設定する。電流制御領域9および120を形成した後は、図12~図22を用いて説明した工程と同様の工程を経て、図42に示す構成を得る。また、図45には図42に示すH-H線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図42は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示している。図45において、電流制御領域9および電流制御領域120のコーナー部はともにラウンドしているが、注入マスク103への枠付けによる複合注入マスク106を用いるため、電流制御領域9のコーナー部の曲率半径は電流制御領域120の曲率半径よりも大きくなっている。<効果>以上説明した実施の形態3に係る炭化珪素MOSトランジスタ3000によれば、ソースエクステンション領域14およびJFETエクステンション領域15の周囲に、それぞれソースポケット領域51およびJFETポケット領域52が自己整合的に形成されるので、JFETエクステンション領域15およびソースエクステンション領域14からチャネル領域への空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル化や短セルピッチ化によるオン抵抗の低減が可能となる。また、JFETエクステンション領域15は、その底面の一部が第2導電型のJFETポケット領域52で覆われているために、炭化珪素MOSトランジスタ2000への逆バイアス印加時にJFET領域7上のゲート絶縁膜30に印加される電界を緩和することができる、炭化珪素MOSトランジスタ2000の信頼性を向上させることができる。また、電流制御層9および電流制御層120が自己整合的に形成されるために、電流制御領域9の端部からJFETエクステンション領域15端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素MOSトランジスタ3000の信頼性が向上するという効果がある。また、電流制御領域120を備えることでソースエクステンション14とソース領域12の寄生抵抗を低減することができ、ひいては炭化珪素MOSトランジスタ2000のオン抵抗を低減できる。<実施の形態4><装置構成>次に、図46を用いて、本発明に係る実施の形態4の炭化珪素MOSトランジスタ4000の特徴について説明する。図46は、炭化珪素MOSトランジスタ4000の断面構成を示す図であり、図22に示した炭化珪素MOSトランジスタ1000の断面構成と対応する部分の図である。なお、図22に示した炭化珪素MOSトランジスタ1000と異なるのは、ソースエクステンション領域16およびJFETエクステンション領域17の直下に、ソースエクステンション領域16およびJFETエクステンション領域17の底面を部分的に覆うように、それぞれ第2導電型のソースポケット領域53およびJFETポケット領域54が形成される点と、JFETエクステンション領域17とJFET領域7とを電気的に接続するために、JFETエクステンション領域15の中央部から直下のドリフト層2にかけて、JFETポケット領域52を貫通するように設けられた第1導電型の電流制御領域9第1電流制御領域を備えている点である。なお、電流制御領域9はウェル領域20と接するように形成されていても良い。ソースエクステンション領域16およびJFETエクステンション領域17は、図22に示したソースエクステンション領域10およびJFETエクステンション領域11と実質的に同じであり、ウェル領域20の表面内に設けられたソースエクステンション領域64とJFETエクステンション領域17との間の距離でチャネル長L1が規定されるチャネル領域を備えた構成において、ソースエクステンション領域16およびJFETエクステンション領域17の平面視形状において、JFETエクステンション領域17側のコーナー部の曲率半径をr2とし、ソースエクステンション領域16側のコーナー部の曲率半径をr1とし、曲率半径r1およびr2の中心を共通とし、r2-r1=L1となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いMOSトランジスタが得られるという構成および効果は、炭化珪素MOSトランジスタ1000と同じである。炭化珪素MOSトランジスタ4000は、上記効果に加えて、JFETエクステンション領域17は、その底面の一部が第2導電型のJFETポケット領域54で覆われているために、炭化珪素MOSトランジスタ4000への逆バイアス印加時にゲート絶縁膜30に印加される電界を緩和することができるため、炭化珪素MOSトランジスタ4000の信頼性を向上させることができる。<製造方法>次に、図47~図49を用いて炭化珪素MOSトランジスタ4000の製造方法について説明する。なお、基本的には実施の形態1の炭化珪素MOSトランジスタ1000の製造方法と同じであるので、重複する工程の説明は省略する。実施の形態1において図8、図9を用いて説明した工程の後に、図47に示す工程において、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、ソースポケット領域53およびJFETポケット領域54に対応する部分が開口部となった注入マスク107を形成する。その後、当該注入マスク107を用いて、第2導電型の不純物のイオン注入を行い、第2導電型のソースポケット領域53およびJFETポケット領域54を同時に形成する。次に、酸素プラズマによる気相中でのエッチング処理によって、注入マスク107を等方的にエッチングして、図48に示す所望の幅を有する注入マスク102を形成する。この注入マスク102の幅によって、後に形成されるチャネル長が決定される。続いて、注入マスク102を用いて第1導電型の不純物のイオン注入を行い、第1導電型のソースエクステンション領域16およびJFETエクステンション領域17を同時に形成する。ソースエクステンション領域16およびJFETエクステンション領域17の深さは、それらの底面がソースポケット領域53およびJFETポケット領域54の底面を超えない深さに設定される。また、ソースエクステンション領域16およびJFETエクステンション領域17は、チャネルの形成される表面近傍においてソースポケット領域53およびJFETポケット領域54を介さずにウェル領域20とそれぞれ接続されるように、ソースポケット領域53およびJFETポケット領域54の平面視での大きさよりも広く形成される。次に、注入マスク102を除去した後、図49に示す工程において、ドリフト層2の主面上にレジスト材を塗布しまたはシリコン酸化膜を形成し、フォトリソグラフィおよびエッチングによりパターニングして、電流制御領域9に対応する部分が開口部となった注入マスク104を形成し、当該注入マスクを用いて第1導電型の不純物のイオン注入を行い、JFETエクステンション領域17の底面からドリフト層2にかけて、電流制御領域9を形成する。電流制御領域9の深さは、JFETポケット領域54の底面を超えてドリフト層2中に達するものの、ウェル領域20の底面よりも浅くなるように設定する。また、第1導電型の不純物濃度は、JFETポケット領域54中の第2導電型の不純物濃度よりも高く設定する。電流制御領域9を形成した後は、図12~図22を用いて説明した工程と同様の工程を経て、図46に示す構成を得る。<効果>以上説明した実施の形態4に係る炭化珪素MOSトランジスタ4000によれば、ソースエクステンション領域16およびJFETエクステンション領域17の下部に、それぞれソースポケット領域53およびJFETポケット領域54が自己整合的に形成されるので、炭化珪素MOSトランジスタ4000のターンオフ時の逆バイアス印加時におけるJFET領域7上のゲート絶縁膜に印加される電界を緩和し、炭化珪素MOSトランジスタ4000の信頼性を向上させることができる。<実施の形態5><装置構成>次に、図50を用いて、本発明に係る実施の形態5の炭化珪素MOSトランジスタ5000の特徴について説明する。図50は、炭化珪素MOSトランジスタ5000の断面構成を示す図であり、図22に示した炭化珪素MOSトランジスタ1000の断面構成と対応する部分の図である。なお、図22に示した炭化珪素MOSトランジスタ1000と異なるのは、ソースエクステンション領域16およびJFETエクステンション領域17の直下に、ソースエクステンション領域16およびJFETエクステンション領域17の底面を部分的に覆うように、それぞれ第2導電型のソースポケット領域53およびJFETポケット領域54が形成される点と、JFETエクステンション領域17とJFET領域7とを電気的に接続するために、JFETエクステンション領域17の中央部から直下のドリフト層2にかけて、JFETポケット領域54を貫通するように設けられた第1導電型の電流制御領域9第1電流制御領域を備えている点と、ウェル領域20内部でソースエクステンション領域16およびソース領域12と接する電流制御領域120第2電流制御領域を備えている点である。なお、電流制御領域9はウェル領域20と接するように形成されていても良い。ソースエクステンション領域16およびJFETエクステンション領域17は、図22に示したソースエクステンション領域10およびJFETエクステンション領域11と実質的に同じであり、ウェル領域20の表面内に設けられたソースエクステンション領域16とJFETエクステンション領域17との間の距離でチャネル長L1が規定されるチャネル領域を備えた構成において、ソースエクステンション領域16およびJFETエクステンション領域17の平面視形状において、JFETエクステンション領域17側のコーナー部の曲率半径をr2とし、ソースエクステンション領域16側のコーナー部の曲率半径をr1とし、曲率半径r1およびr2の中心を共通とし、r2-r1=L1となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いMOSトランジスタが得られるという構成および効果は、炭化珪素MOSトランジスタ1000と同じである。炭化珪素MOSトランジスタ5000は、上記効果に加えて、JFETエクステンション領域17は、その底面の一部が第2導電型のJFETポケット領域54で覆われているために、炭化珪素MOSトランジスタ5000への逆バイアス印加時にゲート絶縁膜30に印加される電界を緩和することができるため、炭化珪素MOSトランジスタ5000の信頼性を向上させることができる。また、電流制御層9および電流制御層120が自己整合的に形成されるために、電流制御領域9の端部からJFETエクステンション領域17端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素MOSトランジスタ5000の信頼性が向上するという効果がある。また、電流制御領域120を備えることでソースエクステンション16とソース領域12の寄生抵抗を低減することができ、ひいては炭化珪素MOSトランジスタ5000のオン抵抗を低減できるという効果がある。<製造方法>次に、図51を用いて炭化珪素MOSトランジスタ5000の製造方法について説明する。なお、基本的には実施の形態1の炭化珪素MOSトランジスタ1000の製造方法と同じであるので、重複する工程の説明は省略する。実施の形態4において図47、48を用いて説明した工程の後に、図51に示す工程において、注入マスク103を形成した状態のドリフト層2上全面に、シリコン酸化膜を例えばCVD法により成膜し、異方性エッチングを行うことによって注入マスク102の周囲に、サイドウォール状にシリコン酸化膜で構成される注入マスク105を形成する。そして、注入マスク102および注入マスク105で構成される複合マスク108を用いて第1導電型の不純物のイオン注入を行い、複合マスク108で覆われない領域に、第1導電型の電流制御領域9および120を形成する。上記のように、注入マスク105は、いわゆる枠付け法によって形成されるために、注入マスク102の端部と注入マスク105の端部の距離はユニットセルの全ての部分で等しくすることができるため、その後に形成される電流制御層9の端部からJFETエクステンション領域17の端部までの距離、すなわちチャネル領域までの長さがユニットセルの全ての部分で等しくなり、オン電流分布を均一化するという効果を奏する。<効果>以上説明した実施の形態5に係る炭化珪素MOSトランジスタ5000によれば、ソースエクステンション領域16およびJFETエクステンション領域17の下部に、それぞれソースポケット領域53およびJFETポケット領域54が自己整合的に形成されるので、炭化珪素MOSトランジスタ5000のターンオフ時の逆バイアス印加時におけるJFET領域7上のゲート絶縁膜に印加される電界を緩和し、炭化珪素MOSトランジスタ5000の信頼性を向上させることができる。また、電流制御層9および電流制御層120が自己整合的に形成されるために、電流制御領域9の端部からJFETエクステンション領域17端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素MOSトランジスタ5000の信頼性が向上するという効果がある。以上説明した本発明に係る実施の形態1~5において説明した製造方法は一例であり、他の製造方法で製造した場合でも、同様の効果は得られる。以上説明した本発明に係る実施の形態1~5においては、本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することのない範囲内で考えることが可能である。また、本発明においては、半導体装置が縦型MOSトランジスタである場合を開示しているが、例えば図4に示す炭化珪素MOSトランジスタ1000において、半導体基板1と裏面側のオーミック電極42との間に第2導電型のコレクタ層を設けることで、IGBTinsulatedgatebipolartransistorのセル領域を有する半導体装置を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ射程範囲は、MOSトランジスタ、IGBT等のMOS構造を有するスイッチングデバイスとしての半導体装置であると言える。また、本発明においては、実施の形態1~5で記載したMOS構造を有する半導体装置自体を狭義の意味で半導体装置と定義する他、例えば、当該半導体装置を、当該半導体装置に対して逆並列に接続されるフリーホイールダイオードおよび当該半導体装置のゲート電圧を生成印加する制御回路等と共にリードフレームに搭載して封止したインバータモジュールなどのパワーモジュール自体も、広義の意味で半導体装置と定義する。