"メモリセル領域および周辺回路領域を有する半導体基板上の全面に第1の非晶質炭素膜を形成する工程と、前記周辺回路領域に形成された前記第1の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第1の非晶質炭素膜を残して第2の非晶質炭素膜とする工程と、前記第2の非晶質炭素膜を覆うように、前記半導体基板全面に第1のシリコン酸化膜を形成する工程と、前記第2の非晶質炭素膜上に形成された前記第1のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第1のシリコン酸化膜を残して第2のシリコン酸化膜とする工程と、前記第2の非晶質炭素膜上面および前記第2のシリコン酸化膜上面を覆うように第1の絶縁膜を形成する工程と、前記メモリセル領域において前記第1の絶縁膜に第1の開口を形成する工程と、前記第1の開口を埋め込むように全面に第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、平面視において所定の位置で前記第1の開口と重なる部分を持つ第2の開口を形成する工程と、前記第2の開口および前記第1の開口が重なる位置に上面の一部が露出する前記第2の非晶質炭素膜をドライエッチングしてホールを形成する工程と、前記ホールの内面に下部電極を形成する工程と、前記第2の絶縁膜を除去し、前記第1の開口内の前記下部電極が形成された領域以外の領域に前記第2の非晶質炭素膜の上面の一部を露出させる工程と、前記上面の一部が露出した前記第2の非晶質炭素膜を全て除去する工程と、を有することを特徴とする半導体装置の製造方法。前記メモリセル領域と前記周辺回路領域とは互いに隣接しており、前記第2の非晶質炭素膜と前記第2のシリコン酸化膜とは互いに接続されていることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1の開口は、第1の方向に沿って並ぶ複数の下部電極に対応する溝パターンとして形成され、前記第2の開口は、前記複数の下部電極にそれぞれ対応する複数の円形又は多角形のホールパターンとして形成されることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記第1の開口は、第1の方向に沿って並ぶ複数の下部電極に対応する第1の溝パターンとして形成され、前記第2の開口は、前記第1の方向と交差する第2の方向に沿って並ぶ複数の下部電極に対応する第2の溝パターンとして形成されることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記下部電極を形成する工程の前に、前記ホールの側壁を覆う第3の絶縁膜を形成する工程を有することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。前記周辺回路領域に形成された前記第1の非晶質炭素膜の除去は、前記メモリセル領域を取り囲む溝が形成されるように行われ、前記第1のシリコン酸化膜の形成は、前記溝を埋め込むように行われる、ことを特徴とする請求項1乃至5のいずれか一つに記載の半導体装置の製造方法。半導体基板上の第1の領域に非晶質炭素膜を形成し、前記半導体基板上の前記第1の領域に隣接する第2の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、前記サポート膜に第1の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、前記第1の開口を通して、前記非晶質炭素膜を貫通するホールを形成し、前記ホール内に前記サポート膜に接続される第1の電極を形成し、その後、前記非晶質炭素膜を全て除去する、ことを特徴とする半導体装置の製造方法。前記第1の開口の断面積を前記ホールの断面積よりも広く設定し、前記第1の電極が形成された状態で、前記第1の開口内に前記非晶質炭素膜の一部を露出させ、前記非晶質炭素膜の除去を前記第1の開口を通して行うことを特徴とする請求項7に記載の半導体装置の製造方法。前記第1の開口を形成した後、前記第1の開口を埋め込むように前記サポート膜上にマスク膜を形成し、前記マスク膜に、単独で又は第1の開口とともに、前記ホールに対応する第2の開口を形成し、前記第1の開口と前記第2の開口を通して前記ホールを形成する、ことを特徴とする請求項7に記載の半導体装置の製造方法。しかしながら、AC膜をDRAMDynamicRandomAccessMemoryのキャパシタ形成に利用すると以下に述べる問題が発生する。その問題を図25a及びbを参照して説明する。最初に、キャパシタを形成する層間絶縁膜にシリコン酸化膜を用いる従来方法について説明する。図25aは、シリコン酸化膜を用いた場合における製造途中のDRAMの断面図、図25aは、AC膜を用いることを想定した場合における製造途中のDRAMの断面図である。まず、図25aの状態に至るまでの製造工程について説明する。半導体基板1の表面にメモリセル領域101及び周辺回路領域102を規定し、各領域に機能素子や配線を形成する。次に、素子等が形成された半導体基板1の上に、カバー膜19、第4の層間絶縁膜20及びサポート膜21を積層形成する。カバー膜19及びサポート膜21は、それぞれシリコン窒化膜であり、層間絶縁膜20はシリコン酸化膜である。サポート膜21は、後に形成される下部電極22の倒壊防止用の梁として機能する。次いで、サポート膜21上にシリンダホールパターンを有するマスク膜不図示を形成する。そのマスク膜をマスクとしてメモリセル領域101にシリンダホールを形成するとともに、メモリセル領域101と周辺回路領域102の境界にメモリセル領域101を囲むガードリング状のダミートレンチを形成する。次いで、全面に導電材料層を形成し、形成された導電材料層をエッチバックして、シリンダホール内に下部電極22を、ダミートレンチ内にガードリング22Aをそれぞれ形成する。次いで、マスク膜を除去してサポート膜21の表面を露出させ、メモリセル領域101内の任意に位置において、露出したサポート膜21に開口を形成する。周辺回路領域102のサポート膜21には、開口を形成しない。それから、半導体基板1をフッ酸含有溶液に浸漬し、サポート膜21に形成した開口を通じてメモリセル領域101内の層間絶縁膜20を除去する。この時、サポート膜21は、そのエッチング速度が遅いので残存する。また、サポート膜21に覆われている周辺回路領域102の層間絶縁膜20も残存する。こうして、その内外壁が露出する王冠構造の下部電極が形成され、図25aに示す状態となる。図25aに示されるように、メモリセル領域101では、層間絶縁膜20が除去されてもサポート膜21が残存する。このサポート膜21は、下部電極22同士を連結するとともに、ガードリング22Aにも接続され、さらに周辺回路領域102へと広がっている。周辺回路領域102に残存する層間絶縁膜20は、ガードリング22Aの外壁22aに接しガードリング22Aを支持する。また、層間絶縁膜20は、サポート膜21を支持する土台ともなる。この構成で、サポート膜21は、ガードリング22Aと層間絶縁膜20とによって支持され、下部電極22の倒壊を防ぐのに必要な機械的強度を確保することができる。ただし、前述のように、シリンダホールのアスペクト比の増大に伴って加工自体が困難となるため、この方法を微細化されたDRAMの製造に適用することは困難である。次に、AC膜を用いる場合について考察する。AC膜を用いる場合も、上記と同様の工程を実施するものとする。ただし、層間絶縁膜20に代えてAC膜を用いる。また、AC膜を構成する炭素は、後の半導体製造工程において障害となるため、シリンダホールを形成した後、AC膜は完全に除去するものとする。まず、素子等が形成された半導体基板1の全面にカバー膜19を形成し、形成したカバー膜19の全面上にAC膜を形成する。さらに、AC膜の全面上に、下部電極倒壊防止用のサポート膜21を形成する。次いで、サポート膜21上にマスク膜を形成し、形成したマスク膜をマスクとして、メモリセル領域101内のAC膜にシリンダホールを、メモリセル領域101と周辺回路領域102の境界にダミートレンチを形成する。次いで、全面に導電材料層を形成し、さらに形成された導電材料層をエッチバックして、シリンダホール内に下部電極22を、ダミートレンチ内にガードリングを形成する。次いで、マスク膜を除去しサポート膜21の表面を露出させる。メモリセル領域101内において、露出させたサポート膜21の任意の位置に開口を形成する。同時に、周辺回路領域102に位置するサポート膜21も除去する。前述のように、AC膜を完全に除去するためである。次いで、AC膜を等方的にエッチングすることが可能な酸素プラズマを用いてAC膜を除去する。以上の工程により、AC膜が全て除去された結果、梁となるサポート膜21を支える土台が消滅する。その結果、サポート膜21は、下部電極22の倒壊や損壊を防止する機械的強度を確保することができず、図25bに示すように、下部電極22の倒壊や損壊が生じる恐れがある。このように、AC膜を用いる方法には、下部電極の倒壊や損壊が生じるおそれがあるという問題点がある。本発明の一実施の形態に係る半導体装置の製造方法は、メモリセル領域および周辺回路領域を有する半導体基板上の全面に第1の非晶質炭素膜を形成する工程と、前記周辺回路領域に形成された前記第1の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第1の非晶質炭素膜を残して第2の非晶質炭素膜とする工程と、前記第2の非晶質炭素膜を覆うように、前記半導体基板全面に第1のシリコン酸化膜を形成する工程と、前記第2の非晶質炭素膜上に形成された前記第1のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第1のシリコン酸化膜を残して第2のシリコン酸化膜とする工程と、前記第2の非晶質炭素膜上面および前記第2のシリコン酸化膜上面を覆うように第1の絶縁膜を形成する工程と、前記メモリセル領域において前記第1の絶縁膜に第1の開口を形成する工程と、前記第1の開口を埋め込むように全面に第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、平面視において所定の位置で前記第1の開口と重なる部分を持つ第2の開口を形成する工程と、前記第2の開口および前記第1の開口が重なる位置に上面の一部が露出する前記第2の非晶質炭素膜をドライエッチングしてホールを形成する工程と、前記ホールの内面に下部電極を形成する工程と、前記第2の絶縁膜を除去し、前記第1の開口内の前記下部電極が形成された領域以外の領域に前記第2の非晶質炭素膜の上面の一部を露出させる工程と、前記上面の一部が露出した前記第2の非晶質炭素膜を全て除去する工程と、を有していることを特徴とする。又、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上の第1の領域に非晶質炭素膜を形成し、前記半導体基板上の前記第1の領域に隣接する第2の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、前記サポート膜に第1の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、前記第1の開口の断面積よりも小さい断面積を持ち、前記非晶質炭素膜を貫通するホールを形成し、前記ホール内に前記サポート膜に接続される第1の電極を形成し、その後、前記第1の開口を通して前記非晶質炭素膜を全て除去する、ことを特徴とする。本発明によれば、非晶質炭素膜の一部をシリコン酸化膜に置き換え、その上にサポート膜を形成するようにしたことで、その後非晶質炭素膜を全て除去しても、サポート膜はシリコン酸化膜によって支持される。これにより、非晶質炭素膜を利用して高アスペクト比の下部電極を形成した場合に、下部電極の倒壊を防止することができる。以下、本発明の好ましい実施形態による半導体装置の製造方法について、添付図面を参照しながら詳細に説明する。ここでは、半導体装置の一例としてDRAMDynamicRandomAccessMemoryを例示するが、本発明はDRAM以外の半導体装置にも適用可能である。図1は、本発明の第1の実施の形態に係る半導体装置の製造方法により製造される半導体装置DRAM100の平面構造を示す概念図である。図1のDRAM100は、概略、配列形成された複数のメモリセル領域第1の領域101と、その周囲を囲むように配置された周辺回路領域第2の領域102とで構成されている。各メモリセル領域101には、セルキャパシタとセルトランジスタとで構成される多数のメモリセルが配列形成されている。また、周辺回路領域102には、センスアンプ回路や、ワード線の駆動回路、及び入出力回路等が形成されている。なお、図1の配置は一例であって、メモリセル領域101の数や配置は、図1のレイアウトに限定されるものではない。図2a及びbは、DRAM100の概略構造を示す部分断面図である。図2aは、メモリセル領域101の端部と周辺回路領域102との境界周辺を示している。同図において、右側がメモリセル領域101、左側が周辺回路領域102である。また、図2bは、メモリセル領域101の中央部を示している。DRAM100は、半導体基板1を有している。半導体基板1は、例えば、単結晶シリコン基板であってよい以下、シリコン基板1と表記する。シリコン基板1には、素子分離領域となるSTIShallowTrenchIsolation2が形成されるとともに、STI2に囲まれた活性領域3が形成されている。STI2及び活性領域3は、メモリセル領域101及び周辺回路領域102のそれぞれに形成される。DRAM100は、また、活性領域3に形成された複数のプレーナ型MOSトランジスタを有している。各プレーナ型MOSトランジスタは、シリコン基板1の表面に設けられたゲート絶縁膜4と、ゲート絶縁膜4を覆うように設けられたゲート電極5と、ゲート絶縁膜4の下側周辺に設けられた拡散層8とを含む。拡散層8が、ソース又はドレインとなる。ゲート電極5は、その上面部と側面部が夫々絶縁膜6とサイドウォール絶縁膜7で覆われている。拡散層8は、ゲート絶縁膜4の真下の領域ではなく、シリコン基板1の上部であって、ゲート絶縁膜4が形成されておらず、かつ第1の層間絶縁膜9によって覆われた領域に位置している。拡散層8は、シリコン基板1の導電型とは反対の導電型を有するように設けられる。なお、図2bでは、活性領域3に2個のMOSトランジスタが示されているが、実際には、各活性領域3に数千~数十万個のMOSトランジスタが配置される。メモリセル領域101において、拡散層8には第1のコンタクトプラグ10が接続している。第1のコンタクトプラグ10は、第1の層間絶縁膜9を貫通するように設けられて、隣接したプレーナ型MOSトランジスタのサイドウォール絶縁膜7の間に位置している。ここで、メモリセル領域101の拡散層8は、2つ8a,8bに分類できる。一方の拡散層8aに接続されている第1のコンタクトプラグ10aは、第2の層間絶縁膜11を貫通するように設けられた第2のコンタクトプラグ12に接続される。他方の拡散層8bに接続されている第1のコンタクトプラグ10bは、第2の層間絶縁膜11と第3の層間絶縁膜16を貫通するように設けられた第3のコンタクトプラグ17と接続される。第2の層間絶縁膜11上には、ビットラインとなる第1の配線13が形成されている。第1の配線13は、第2のコンタクトプラグ12と接続され、また絶縁膜14とサイドウォール絶縁膜15で覆われている。第3の層間絶縁膜16上には、後述するシリンダ型のキャパシタ25と第3のコンタクトプラグ17とのアライメントマージンを確保するためのコンタクトパッド18が設けられている。コンタクトパッド18は、その下方に位置している第3のコンタクトプラグ17と接続されている。コンタクトパッド18上には、第3の層間絶縁膜16を保護するカバー膜19を貫通するように、シリンダ型のキャパシタ25が設けられている。シリンダ型のキャパシタ25は、下部電極22と容量絶縁膜23と上部電極24を含む。下部電極22は、コンタクトパッド18に接続されている。シリンダ型のキャパシタ25の側面部は、シリンダ型のキャパシタ25の倒壊を防止するために配置されたサポート膜21に接続されている。即ち、隣接したシリンダ型のキャパシタ25が、サポート膜21を介して相互に支持する構造となっている。シリンダ型のキャパシタ25の上部電極24は、第5の層間絶縁膜26で覆われるとともに、第5の層間絶縁膜26中に設けられた第4のコンタクトプラグ27に接続されている。第4のコンタクトプラグ27は、第5の層間絶縁膜26上に位置する第2の配線28に接続されている。周辺回路領域102において、拡散層8は第5のコンタクトプラグ29に接続している。第5のコンタクトプラグ29は、第1の層間絶縁膜9と第2の層間絶縁膜11を貫通するように設けられている。第2の層間絶縁膜11上には、第3の配線30が設けられている。第3の配線30は、第5のコンタクトプラグ29に接続され、絶縁膜31とサイドウォール絶縁膜32で覆われている。第3の配線30及び絶縁膜31は、カバー膜19で覆われている。カバー膜19の上には、第4の層間絶縁膜20と第5の層間絶縁膜26が設けられている。また、カバー膜19、第4の層間絶縁膜20及び第5の層間絶縁膜26を貫通するように第6のコンタクトプラグ33が配置されている。第6のコンタクトプラグ33は、第2の配線28と第3の配線30の間を接続している。以上のような構造を有するDRAM100の製造工程において、本発明は、特にコンタクトパッド18上にキャパシタ25を形成する工程に関係する。以下、図3乃至図14を参照して、DRAM100の製造工程について説明する。図3乃至図14は、DRAM100の製造工程を説明するための図である。各図において、aは周辺回路領域102とメモリセル領域101の端部の境界付近の断面図、bはメモリセル領域101の中央部の断面図、cはaに対応する平面図、dはbに対応する平面図である。なお、a及びbは、c及びdのA-A線における断面をそれぞれ表している。また、c及びdは、各工程において表面に表れる構成要素を示しているが、表面よりも下方に位置する見えない主な構成要素も破線で示している。まず、図3a~dに示す状態を得るため、シリコン基板1に素子分離領域となるSTI2を形成し、活性領域3を画定する。STI2として、シリコン酸化膜SiO2やシリコン窒化膜SiNを用いることができる。次に、シリコン基板1上に、ゲート絶縁膜4、ゲート電極5及び絶縁膜6を順次形成する。ゲート絶縁膜4は、熱酸化法によってシリコン基板1の表面に形成されるシリコン酸化膜であってよい。ゲート電極5は、熱CVDChemicalVaporDeposition法によって形成されるポリシリコン層や、プラズマCVD法によって形成されるタングステンW層であってよい。絶縁膜6は、プラズマCVD法によって形成されるシリコン窒化膜であってよい。次に、絶縁膜6をマスクとしたエッチングを行って、プレーナ型MOSトランジスタを形成する。そして、形成されたトランジスタの側面部をサイドウォール絶縁膜7で覆う。サイドウォール絶縁膜7は、熱CVD法によって形成されるシリコン窒化膜であってよい。次に、トランジスタ周辺のシリコン基板1に、イオン注入法によって拡散層8を形成する。さらにトランジスタを埋め込むように、第1の層間絶縁膜9を形成し、その表面を平坦化する。第1の層間絶縁膜9の形成には、塗布絶縁材料を用いたSODSpinOnDielectrics法を用いることができる。また、第1の層間絶縁膜9の平坦化には、CMPChemicalMechanicalPolishing法を用いることができる。次に、第1の層間絶縁膜9上にフォトレジストを塗布する。そして、フォトリソグラフィーによってフォトレジストの所望の位置に所望形状の開口ホールを形成する。開口は、所望の拡散層8の上方に位置するように形成される。次に、ホールが形成されたフォトレジストをマスクにしてドライエッチングを行い、第1の層間絶縁膜9に第1のホール図示せずを形成する。そして、第1のホールを埋め込むように導電膜を形成し、第1の層間絶縁膜上に形成される余剰の導電膜を除去する。導電膜として、熱CVD法によるポリシリコンやCVD法によるタングステン等を用いることができる。また、余剰の導電膜の除去にはCMP法を用いることができる。こうして、第1のホールを埋め込み、拡散層8に接続される第1のコンタクトプラグ10が形成される。次に、第1の層間絶縁膜9上に、第2の層間絶縁膜11を成膜する。第2の層間絶縁膜11は、プラズマCVD法によるシリコン酸化膜であってよい。それから、第1のコンタクトプラグ10を形成した方法と同様の方法により、メモリセル領域101の第2の層間絶縁膜11中に埋め込まれた第2のコンタクトプラグ12を形成する。同時に、周辺回路領域102の第2の層間絶縁膜11及び第1の層間絶縁膜9中に埋め込まれた第5のコンタクトプラグ29を形成する。第2のコンタクトプラグ12は、第1のコンタクトプラグ10と接続しており、第5のコンタクトプラグ29は、拡散層8と接続している。第2のコンタクトプラグ及び第5のコンタクトプラグの材料として、タングステンを用いることができる。次に、第2の層間絶縁膜11上にタングステン膜とシリコン窒化膜を順次成膜する。タングステン膜の成膜にはスパッタ法を用いることができる。シリコン窒化膜の成膜にはプラズマCVD法を用いることができる。第2の層間絶縁膜11上のタングステン膜とシリコン窒化膜を、フォトリソグラフィとドライエッチングによりパターニングし、メモリセル領域101における第1の配線13及び絶縁膜14と、周辺回路領域102における第3の配線30及び絶縁膜31とする。第1の配線13は、第2のコンタクトプラグ12に接続され、第3の配線30は第5のコンタクトプラグ29に接続されている。次に、第1の配線13の側面部をサイドウォール絶縁膜15で、第3の配線30の側面部をサイドウォール絶縁膜32で、それぞれ覆う。これらサイドウォール絶縁膜15及び32は、同一の工程で形成できる。サイドウォール絶縁膜15及び32は、例えば、熱CVD法により形成されるシリコン窒化膜であってよい。次に、SOD法を用いて第3の層間絶縁膜16を形成する。第1の配線13及び第3の配線30は、第3の層間絶縁膜16中に埋め込まれる。それから、CMP法により、第3の層間絶縁膜16の表面を平坦化する。次に、第3の層間絶縁膜16上にフォトレジストを塗布する。それから、フォトリソグラフィーにより、フォトレジストの所望の位置にホールを形成する。ホールの形成位置は、所望の第1のコンタクトプラグ10の上方とする。そして、ドライエッチングにより、第3の層間絶縁膜16及び第2の層間絶縁膜11に第2のホール図示せずを形成する。次に、第2のホールを埋め込むように導電膜を形成し、第3の層間絶縁膜16上に形成された余剰の導電膜を除去する。導電膜としては、熱CVD法によるポリシリコンやCVD法によるタングステン等を用いることできる。また、余剰導電膜の除去にはCMP法を用いることができる。こうして、第3の層間絶縁膜16及び第2の層間絶縁膜11中に、第1のコンタクトプラグ10に接続される第3のコンタクトプラグ17が形成される。この後、第3の層間絶縁膜16上に導電膜を形成する。そして、フォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド18を形成する。導電膜としては、熱CVD法による不純物を導入したポリシリコンやCVD法によるWなどを用いることができる。以上のようにして、図3a~dに示す状態が得られる。次に、図4a~dに示す状態を得るため、第3の層間絶縁膜16上にカバー膜19を成膜する。カバー膜19は、熱CVD法によって形成されるシリコン窒化膜であってよい。カバー膜19は、後に行われるウエットエッチングの保護膜として機能する。次に、カバー膜19上に、第1の非晶質炭素膜34を成膜する。第1の非晶質炭素膜は、例えば、プラズマCVD法用いて1600nm厚となるように成膜する。成膜条件は、例えば、プロピレンC3H6を原料ガスとし、流量を1000sccmStandardCubicCentimeterperMinute、高周波パワーを1000W、加熱温度を500°C、圧力を3Torrとすることができる。キャリアガスとして、ヘリウムHeを用いることができる。流用は、上記条件下で、例えば500sccmである。次に、フォトリソグラフィとドライエッチングによって、周辺回路領域102の第1の非晶質炭素膜の全部又は一部を除去し、メモリセル領域101の周囲に溝38を形成する。メモリセル領域101には、第1の非晶質炭素膜の一部が残され、第2の非晶質炭素膜34以下、単に非晶質炭素膜というとなる。溝38の底部には、カバー膜19の一部が露出する。なお、溝38を形成する前に、第1の非晶質炭素膜上に保護膜39を形成するようにしてもよい。保護膜39は、プラズマCVD法によって形成したシリコン窒化膜であってよい。保護膜39の一部は、溝38を形成するために除去され、残りは、溝38形成後も、図5a~dに示すように、非晶質炭素膜34上に残留する。次に、図6a~dに示すように、溝38を埋め込むとともに、メモリセル領域101上の非晶質炭素膜34を覆うシリコン酸化膜第1のシリコン酸化膜を成膜する。この第1のシリコン酸化膜は、後に第4の層間絶縁膜20となる。第1のシリコン酸化膜は、例えば、プラズマCVD法によって形成できる。なお、保護膜39が設けられている場合は、図7a~dに示すように、保護膜39を覆うように第1のシリコン酸化膜が形成される。次に、第1のシリコン酸化膜の表面を、例えばCMPにより研磨して、図8a~dに示すように、非晶質炭素膜34上の第1のシリコン酸化膜を除去する。溝38内には、第1のシリコン酸化膜の一部が残され、第2のシリコン酸化膜となる。第2のシリコン酸化膜が、第4の層間絶縁膜20となる。第2のシリコン酸化膜第4の層間絶縁膜20の高さを非晶質炭素膜34の高さに一致させる。即ち、第2のシリコン酸化膜第4の層間絶縁膜20の上面と非晶質炭素膜34の上面とは一平面を形成する。なお、保護層39が設けられている場合、CMPによる第1のシリコン酸化膜の研磨は、その表面が保護層39の表面に一致するように行われる。シリコン窒化膜からなる保護層39はCMPによる研磨時のストッパーとして機能させることができる。したがって、この場合、保護層39の存在によって第1のシリコン酸化膜の過剰除去が防止されるので、第4の層間絶縁膜20の平坦化を容易に行うことができる。保護層39は、エッチバックにより、第1のシリコン酸化膜とともに除去される。これにより、第4の層間絶縁膜20の表面の平坦性を保ったまま保護層39を除去することができる。また、保護層39を除去せずに、次工程で形成するサポート膜21と積層し、サポート膜21の一部として用いることもできる。次に、図9a~dに示す状態を得るため、第4の層間絶縁膜20と非晶質炭素膜34を覆うようにサポート膜第1の絶縁膜21を成膜する。サポート膜21は、例えば、プラズマCVD法によって形成された50nm厚のシリコン窒化膜であってよい。次に、フォトリソグラフィとドライエッチングによって、サポート膜21に複数の開口部第1の開口21Aを形成し、非晶質炭素膜34の一部を露出させる。開口部21Aは、少なくともその一部がコンタクトパッド18の上方に位置するように形成される。開口部21Aは、配列形成された複数のコンタクトパッド18に対応するように、例えば、Y方向に延在する溝状であってよい。その場合、複数の開口部21Aが、互いに平行に、かつX方向に配置される。また、開口部21Aの幅X1を、例えば70nm、間隔X2を70nmとすることができる。或いは、開口部21Aは、コンタクトパッド18の各々に対応する位置に設けられた円形、方形又は多角形のホールであってもよい。円形のホールの場合、その直径を、例えば70nmとすることができる。この場合、後に非晶質炭素膜34を除去する際に、サポート膜21に別の開口部を設ける必要がある。次に、図10a~dに示す状態を得るために、サポート膜21を覆って開口部21Aを埋め込むようにマスク膜第2の絶縁膜35を成膜する。マスク膜35は、例えば、プラズマCVD法によって形成された100nm厚のシリコン酸化膜であってよい。次に、フォトリソグラフィとドライエッチングによって、マスク膜35に開口部第2の開口35Aを形成する。開口部35Aは、平面視においてZ軸方向に見て、少なくとも開口部21Aの一部と重なる位置に形成される。換言すると、開口部35Aは、平面視において所定の位置で開口部21Aを重なる部分を持つように形成される。所定の位置は、コンタクトパッド18の上方の位置である。開口部35Aは、例えば、直径X3が70nmのホール状とすることができる。こうして、開口部35Aと開口部21Aとが重なる部分において、開口部21A内に露出していた非晶質炭素膜34の一部が露出する。次に、図11a~dに示すように、開口部35Aが形成されたマスク膜35と開口部21Aが形成されたサポート膜21とをマスクとして、開口部35Aの底部に露出している非晶質炭素膜34をドライエッチングする。これにより、マスク膜35からサポート膜21を通って非晶質炭素膜34を貫通するホール、即ちシリンダホール36を形成する。このとき、シリンダホール36の底部には、カバー膜19の一部が露出する。ドライエッチング条件は、例えば、アンモニアNH3と酸素O2を原料ガスとし、流量を300sccmNH3と30sccmO2、ソースパワーを800W、バイアスパワーを50W、ステージ温度を50°C、圧力を20mTorrとすることができる。また、上記条件下で、キャリアガスとして、アルゴンArを200sccm供給することができる。なお、バイアスパワーは、特定の値例えば、50Wに限定されるのではなく、所定の範囲例えば、50Wから300Wで変更することができる。非晶質炭素膜34に対するドライエッチングは、バイアスパワーを例えば上記範囲内で調整することで、異方性エッチングとすることができる。したがって、非晶質炭素膜34に形成されるシリンダホール36直径X4を、開口部35Aの直径X3と同じ例えば、70nmにすることができる。また、このドライエッチングでは、開口部35Aで露出した非晶質炭素膜34だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜35とカバー膜19は、ドライエッチング前と同じ状態で残留する。次に、条件を変更したドライエッチングによって、シリンダホール36の底面に残留しているカバー膜19を除去して、コンタクトパッド18の少なくとも一部を露出させる。ドライエッチング条件は、例えば、三フッ化メタンと酸素O2を原料ガスとし、流量を80sccmCHF3と20sccmO2、高周波パワーを3000W、ステージ温度を20°C、圧力を30mTorrとすることができる。また、上記条件下で、キャリアガスとして、アルゴンArを150sccm供給することができる。このドライエッチングでは、シリンダホール36で露出したカバー膜19だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜35とコンタクトパッド18は、ドライエッチング前と同じ状態で残留する。以上のようにして、図11a~dに示す状態を得ることができる。次に、図12a~dに示す状態を得るため、シリンダホール36の内面を覆うように導電膜を形成する。この導電膜は、後に下部電極22及びガードリングとなる。導電膜としては、例えば、窒化チタンTiNや、ルテニウムRu若しくは白金Ptなどの金属膜を使用することができる。窒化チタン膜の形成には、CVD法を用いることができる。導電膜の厚みは、例えば、10nmとすることができる。導電膜は、マスク膜35上にも形成される。マスク膜35上の導電膜は、例えば、CMP法により除去する。これにより、導電膜は図12a~dに示す形状を持つ下部電極22となる。その後、マスク膜35を完全に除去する。マスク膜35の除去は、例えば、フッ酸HFを用いたウェットエッチングにより行うことができる。マスク膜35を完全に除去するため、マスク膜35の膜厚に適したエッチングに比べ、例えば10程度のオーバエッチングを行う。マスク膜35の膜厚が100nmの場合、膜厚110nmのためのエッチングを行えばよい。マスク膜35と第4の層間絶縁膜がともにシリコン酸化膜であっても、マスク膜35のエッチングの際に、第4の層間絶縁膜20はエッチングされず残留する。第4の層間絶縁膜20は、その周囲をサポート膜21と下部電極22とで覆われているからである。また、マスク膜35が除去されるとサポート膜21の開口部21Aが露出し、その底部に露出する非晶質炭素膜34もフッ酸に曝される。しかしながら、非晶質炭素膜34はフッ酸に溶解しないので、マスク膜35に対するウェットエッチングの前と同じ状態で残留する。次に、図13a~dに示すように、非晶質炭素膜34を全て除去する。非晶質炭素膜34の除去は、サポート膜21に形成されている開口部21Aを通して行われる。具体的には、開口部21Aの底部に露出している非晶質炭素膜34に対してアッシングを行う。アッシングの条件は、例えば、酸素O2を原料ガスとし、流量を3000sccm、ソースパワーを3000W、バイアスパワーを0ゼロW、ステージ温度を200°C、圧力を0.3Torrとすることができる。圧力は、特定の値0.3Torrに限定されるのではなく、所定の範囲内例えば、0.3Torrから1.0Torrの範囲内で変更することができる。圧力を所定の範囲内で調整することで等方性エッチングを実現できる。その結果、開口部21Aの下方に位置する非晶質炭素膜34だけでなく、サポート膜21の下方に位置している非晶質炭素膜34も除去することができる。また、バイアスパワーを与えることにより、開口部21Aから非晶質炭素膜34へ導入される原料ガスを増加させることができる。例えば、バイアスパワーは0Wから100Wの範囲で調整することができる。開口部21Aから非晶質炭素膜34へ導入される原料ガスを増加させることにより、アッシング処理時間を短縮することができる。上記アッシングの条件は、非晶質炭素膜34だけをエッチングするように他の膜に対して高選択比としてある。それゆえ、第4の層間絶縁膜20、サポート膜21、下部電極22及びカバー膜19は、アッシング前と同じ状態で残留する。したがって、第4の層間絶縁膜20はサポート膜21と接続したままである。次に、図14a~dの状態を得るために、下部電極22の露出している表面を覆うように容量絶縁膜23を形成する。容量絶縁膜23としては、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2等の高誘電体膜や、それらの積層膜を使用することができる。容量絶縁膜23の形成には、CVD法や、ALDAtomicLayerDeposition法を用いることができる。次に、容量絶縁膜23の表面を覆うように、上部電極24を形成する。上部電極24として、例えば、窒化チタン膜を用いることができる。あるいは、上部電極24は、窒化チタン膜を10nm程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極22間の空洞部を充填し、さらにその上にタングステンWを100nm程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウムRuや白金Ptなどの金属膜も使用することができる。こうして、下部電極22と上部電極24が容量絶縁膜23を介して対向するキャパシタ構造が形成される。次に、フォトレジスト膜図示せずをマスクとしたドライエッチングによって、周辺回路領域102上の不要な膜上部電極24、容量絶縁膜23、サポート膜21を除去する。これにより、図14a~dの状態が得られ、メモリセル領域101にキャパシタ25が形成される。周辺回路領域102のサポート膜21を除去したことにより、周辺回路領域102において、第4の層間絶縁膜20を貫通する深いコンタクトプラグ第6のコンタクトプラグ33の形成が容易になる。この後、図2a及びbに示す状態を得るために、上部電極24の表面を覆うように第5の層間絶縁膜26を形成し、その表面を平坦化する。第5の層間絶縁膜26は、例えば、シリコン酸化膜であってよい。また、平坦化には、CMPを用いることができる。続いて、上部電極24に所定の電位を与えるための第4のコンタクトプラグ27と第2の配線28を形成する。第4のコンタクトプラグ27の形成と同時に第6のコンタクトプラグも形成する。この後、表面保護膜等を形成すれば、半導体装置DRAM100が完成する。以上説明したように、本実施形態に係る半導体装置100の製造方法では、第4の層間絶縁膜20及びそれに隣接する非晶質炭素膜34の上にサポート膜21を積層する。そして、サポート膜21と非晶質炭素膜34の積層膜を貫通するようにシリンダホール36を形成し、シリンダホール36内を被覆するように下部電極22を形成する。この様な製造方法によって形成された下部電極22は、その一部がサポート膜21に接続され、そのサポート膜21は、さらに第4の層間絶縁膜20に接続された状態となっている。従って、この状態で非晶質炭素膜34を除去しても、下部電極22は第4の層間絶縁膜20と接続されたサポート膜21で支えられるので、その倒壊が防止される。次に、本発明の好ましい第2の実施形態に係る半導体装置200の製造方法について、図15から図18を参照しながら説明する。なお、本実施の形態に係る製造方法において、シリンダホール36の形成までは、第1の実施の形態図3から図11と同様なので、ここでは割愛する。シリンダホール36を形成した後、図15a~dに示す状態を得るため、シリンダホール36の側壁を覆うように犠牲膜第3の絶縁膜37を形成する。犠牲膜37は、例えば、3nm厚のシリコン酸化膜であってよい。犠牲膜37は、例えば、ALD法によって成膜される。ALD法では、所定の温度に保たれた半導体基板に対して1原料ガスの供給、2半導体基板上への原料ガスの吸着、3真空パージによる余剰原料ガスの排出、4酸化ガスの供給、5酸化ガスによる原料ガスの酸化、6真空パージによる余剰酸化ガスの排出、からなる1サイクルの処理を複数回繰り返して成膜を行なう。1サイクルにおけるプロセス条件は、例えば、以下のように設定できる。原料ガスとしてビスターシャルブチルアミノシランBTBASsilane:SiH22を用い、流量を120sccm、温度を450°C、圧力を150mTorrとして、及びの処理を45秒間行う。次に、3を行った後、酸化ガスとしてオゾンO3を用い、流量を65slmStandardLiterperMinute、温度を450°C、圧力を150mTorrとして、及びの処理を10秒間行う。このプロセス条件で、1サイクルあたり0.1nm厚の犠牲膜37が成膜できる。例えば、3nm厚の犠牲膜37を得るためには、30サイクルの処理を行えばよい。なお、犠牲膜37は、マスク膜35とシリンダホール36の底部も覆うので、それらの犠牲膜37はエッチバックして除去する。これにより、図15a~dに示す状態が得られる。エッチバック条件は、例えば、ヘキサフルオロ-13ブタジエンC4F6と酸素O2を原料ガスとし、流量を25sccmC4F6と25sccmO2、ソースパワーを1700W、バイアスパワーを3000W、ステージ温度を30°C、圧力を30mTorrとすることができる。また、キャリアガスとして、例えば、アルゴンArを用いることができ、その流量を1200sccmとすることができる。上記のように、シリンダホール36の側壁に犠牲膜37を形成したことにより、シリンダホール36は、新たにシリンダホール36Aとなる。シリンダホール36Aの底部には、コンタクトパッド18が露出している。なお、本実施の形態では、犠牲膜ここではシリコン酸化膜を形成したが、容量絶縁膜を形成するようにしてもよい。次に、図16a~dに示す状態を得るため、シリンダホール36Aの内壁を覆うように、導電膜を形成する。この導電膜は、後に、下部電極22となる。導電膜として、たとえば、10nm厚の窒化チタン膜を用いることができる。窒化チタン膜は、CVD法により形成することができる。また、導電膜として、ルテニウムRuや白金Ptなどの金属膜を用いてもよい。導電膜はマスク膜35の上にも形成されるので、マスク膜35上の導電膜を、例えばCMPにより除去する。その結果、下部電極22が形成される。次に、マスク膜35を完全に除去する。これにより、図16a~dに示す状態が得られる。マスク膜35の除去は、例えば、フッ酸HFを用いたウエットエッチングにより行うことができる。マスク膜35の膜厚に適したエッチングに比べ10程度のオーバーエッチングを実施することにより、マスク膜35を完全に除去することができる。マスク膜35の除去の際、犠牲膜37の一部も同時にエッチングされる。このエッチングにより、マスク膜35の側面に接していた犠牲膜37のみならず、サポート膜21と下部電極22との間に位置する犠牲膜37の一部分も除去される。マスク膜35に対してオーバエッチングが行われるからである。犠牲膜37は、下部電極22とサポート膜21との間を接続する役割を果たす。したがって、下部電極22とサポート膜21との間に位置する犠牲膜37が失われてはならない。しかしながら、この下部電極22とサポート膜21との間の犠牲膜37のエッチングは、僅かであり問題とならない。例えば、サポート膜21の厚みX1X2が50nmであり、犠牲膜37の上面がサポート膜21の上面よりも10nm=X1低いとしても、サポート膜21と犠牲膜37との接触部分高さX2は、40nmある。この高さZ2=40nmは、下部電極22とサポート膜21との間を接続するのに十分な高さである。なお、第4の層間絶縁膜20は、第1の実施の形態の場合と同様、マスク膜35のエッチング後にもそのまま残留する。周囲をサポート膜21と下部電極22で覆われているからである。また、マスク膜35の除去によりサポート膜21の開口部21Aの底部に露出する非晶質炭素膜34も残留する。非晶質炭素膜34はフッ酸に溶解しないからである。次に、図17a~dに示すように、非晶質炭素膜34を全て除去する。非晶質炭素膜34の除去は、第1の実施の形態の場合と同様に行うことができる。犠牲膜37は、第4の層間絶縁膜20、サポート膜21、下部電極22及びカバー膜19と同様に、アッシング前と同じ状態で残留する。非晶質炭素膜34を除去したことに伴い、犠牲膜37の一部が露出する。次に、露出した犠牲膜37を除去する。犠牲膜37の除去には、例えば、ケミカルドライエッチ法気相エッチ法を用いることができる。ケミカルドライエッチ条件は、例えば、アンモニアNH3とフッ化水素HFを原料ガスとし、流量を100sccmNH3と100sccmHF、ステージ温度を30°C、圧力を60mTorr、処理時間を60秒とすることができる。また、キャリアガスとして、窒素を用いることができる。窒素は、例えば、圧力を1Torr、温度を200°Cとして、60秒間供給することができる。このケミカルドライエッチでは、原料ガスがNH3HF→NH4Fのように化学反応する。そして、生成したフッ化アンモニウムNH4Fが、シリコン酸化膜SiO2と6NH4FSiO2→NH42SiF64NH32H2Oのように化学反応する。これにより、シリコン酸化膜である犠牲膜37を除去することができる。サポート膜21と下部電極22との間、カバー膜19と下部電極22との間、第4の層間絶縁膜20と下部電極22との間等には、犠牲膜37の一部が犠牲膜37A,37Bとして残留する。反応経路が狭く限定されているため、フッ化アンモニウムとの反応が困難だからである。これにより、下部電極22とサポート膜21との間は残留した犠牲膜37Aにより接続されたままとなる。なお、図15に示す工程において犠牲膜37の代わりに容量絶縁膜を形成した場合は、その容量絶縁膜を除去する必要はない。次に、図18に示す状態を得るため、第1の実施の形態と同様に、容量絶縁膜23及び上部電極24を形成し、周辺回路領域102上の不要な膜上部電極24、容量絶縁膜23、及びサポート膜21を除去する。この後、第1の実施の形態と同様に、第5の層間絶縁膜26、第4のコンタクトプラグ27、第2の配線28、及び表面保護膜等を形成すれば、半導体装置200が完成する。完成した半導体装置200に残留する犠牲膜37Aと37Bは、図18と図2との比較から理解されるように、下部電極22と上部電極24との間に位置する容量絶縁膜の存在範囲を狭めるものではない。したがって、これらの犠牲膜37Aと37Bが、キャパシタの性能を低下させることはない。以上説明したように、本実施の形態に係る半導体装置200の製造方法では、第4の層間絶縁膜20及びそれに隣接する非晶質炭素膜34にサポート膜21を積層する。そして、サポート膜21と非晶質炭素膜34の積層膜を貫通するようにシリンダホール36を形成する。さらにシリンダホール36内を被覆するように、犠牲膜37と下部電極22を形成する。このような製造方法によって形成された下部電極22は、その一部が犠牲膜37Aを介してサポート膜21に接続され、そのサポート膜21が、さらに第4の層間絶縁膜20に接続された状態となる。従って、この状態で非晶質炭素膜34を除去しても、下部電極22は第4の層間絶縁膜20と接続されたサポート膜21で支えられているので、その倒壊が防止される。また、犠牲膜37を形成したことにより、非晶質炭素膜34と下部電極22との接触を回避できるので、下部電極22の表面で炭化物カーバイドが生成されるのを防止して、下部電極22の電気抵抗増大を防ぐことができる。さらに犠牲膜37は、非晶質炭素膜34をアッシングで除去する際に、下部電極22の表面で酸化物が生成されるのを防止して、下部電極22の電気抵抗増大を防ぐことができる。次に、本発明の好ましい第3の実施形態に係る半導体装置300の製造方法について、図19から図24を参照しながら説明する。なお、本実施の形態に係る製造方法において、サポート膜21に開口部21Aを形成するまでは、第1の実施の形態図3から図9と同様なので、ここでは割愛する。開口部21Aを形成した後、図19a~dに示す状態を得るため、サポート膜21を覆い、開口部21を埋め込むように、マスク膜第2の絶縁膜35を成膜する。マスク膜35として、シリコン酸化膜を用いることができる。シリコン酸化膜の形成には、CVD法を用いることができる。マスク膜35の膜厚は、例えば、100nmとすることができる。次に、フォトリソグラフィとドライエッチングによって、マスク膜35に溝状の開口部第2の開口35Bを形成する。溝状の開口部35Bは、サポート膜21に形成された開口部21Aと、所定の位置で重なる部分を持つように交差するように形成される。所定の位置は、コンタクトパッド18の上方の位置である。コンタクトパッドがX方向及びY方向に沿って配列されている場合、開口部35Bは、開口部21Aと直交するように配置される。図19a~dでは、開口部35Bは、X方向へ延在させて、平面視において少なくとも開口部21Aの一部と重なる位置に配置されている。このようには位置することで、開口部35B内には、開口部21Aによって露出されたサポート膜21の一部と非晶質炭素膜34の一部が露出する。溝状の開口部35Bの幅Y1は、例えば、70nmとすることができる。第1の実施の形態では、開口部35Aの形状をホール状としている。そのため、半導体装置100を微細化しようと開口部35Aの直径X3を縮小すると、その形成が困難となる恐れがある。これに対し、本実施の形態では、開口部35Bの形状が溝状であるので、半導体装置300の微細化が進んだ場合でも、安定して形成することができる。次に、第1の実施の形態と同様に、開口部35Bが形成されたマスク膜35と開口部21Aが形成されたサポート膜21とをマスクとして、開口部35Bの底部に露出している非晶質炭素膜34をドライエッチングする。続けて、条件を変更したドライエッチングによって、シリンダホール36の底面に残留しているカバー膜19を除去して、コンタクトパッド18の少なくとも一部を露出させる。こうして、図20a~dに示す状態が得られる。以降、第2の実施の形態と同様の工程を実施する。即ち、図21a~dに示すように、犠牲膜37を形成し、シリンダホール36をシリンダホール36Aに変える。なお、犠牲膜37を形成することにより、下部電極22の電気抵抗の増大が抑制されるが、下部電極22の電気抵抗の増大が許容されるのであれば、第1の実施の形態と同様に犠牲膜37を形成する必要はない。次に、図22a~dに示すように、下部電極22を形成し、その後、マスク膜35を除去する。次に、図23a~dに示すように、非晶質炭素膜34を全てに除去する。このとき、犠牲膜37の一部も除去される。次に、図23a~dに示すように、容量絶縁膜23及び上部電極24を順次形成し、周辺回路領域102の不要な膜上部電極24、容量絶縁膜23及びサポート膜21を除去する。さらに、第5の層間絶縁膜26、第4のコンタクトプラグ27、第6のコンタクトプラグ33、第2の配線28、及び表面保護膜を形成する。以上のようにして、半導体装置DRAM300が完成する。以上説明したように、本実施の形態に係る半導体装置300の製造法では、第4の層間絶縁膜20及びそれに隣接する非晶質炭素膜34の上にサポート膜21を積層する。そして、サポート膜21と非晶質炭素膜34の積層膜を貫通するようにシリンダホール36を形成し、さらにシリンダホール36内を被覆するように、犠牲膜37と下部電極22を形成する。このような製造方法によって形成した下部電極22は、その一部が犠牲膜37Aを介してサポート膜21に接続されて、そのサポート膜21はさらに第4の層間絶縁膜20に接続された状態となる。従って、この状態で非晶質炭素膜34を除去しても、下部電極22は第4の層間絶縁膜20と接続されたサポート膜21で支えられるので、その倒壊が防止される。また犠牲膜37を形成したことにより、非晶質炭素膜34と下部電極22との接触を回避できるので、下部電極22の表面で炭化物カーバイドが生成されるのを防止して、下部電極22の電気抵抗増大を防ぐことができる。さらに犠牲膜37は、非晶質炭素膜34をアッシングで除去する際に、下部電極22の表面で酸化物が生成されるのを防止し、下部電極22の電気抵抗増大を防ぐことができる。さらにまた、開口部35Bは溝形状であるため、半導体装置300の微細化が進んでも、ホール形状の開口部35Aより安定して形成することができるので、製品歩留を向上させることができる。なお、本実施例では、メモリセル領域101に形成するトランジスタをプレーナ型MOSトランジスタで構成しているが、これに限るものではなく、シリコン基板表面にトレンチを形成し、そのトレンチ内部にゲート絶縁膜を介してゲート電極を埋め込む、いわゆる埋め込みゲート型のMOSトランジスタで構成することもできる。この場合、ゲート電極はシリコン基板内部に埋め込まれるのでシリコン基板表面より上方に突き出ることがないので、シリコン基板表面にビットラインが配置される構成となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。上述した各膜の材料、寸法、成膜条件、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、異なる寸法或いは条件を採用することができる。"