"入力端子から入力される入力信号を増幅して出力端子から出力する増幅回路であって、入力段に設けられた第1トランジスタ、第2トランジスタ、第3トランジスタおよび第4トランジスタと、第1バイアス回路と、を含み、前記第1トランジスタの制御端子、および、前記第2トランジスタの制御端子には前記入力信号が入力され、前記第1トランジスタの第1端子と前記第3トランジスタの第1端子とが接続され、前記第2トランジスタの第1端子と前記第4トランジスタの第1端子とが接続され、前記第1トランジスタの第2端子が第1電位に接続され、前記第2トランジスタの第2端子が、前記第1電位と同一又は異なる第2電位に接続され、前記第3トランジスタの第2端子が第3電位に接続され、前記第4トランジスタの第2端子が第4電位に接続され、前記第1バイアス回路が、前記第3トランジスタの制御端子と、前記第4トランジスタの制御端子との間に接続されている、増幅回路。第1抵抗、第2抵抗、第3抵抗および第4抵抗をさらに含み、前記第1トランジスタの第1端子と前記第3トランジスタの第1端子との間には、前記第1抵抗が接続されており、前記第2トランジスタの第1端子と前記第4トランジスタの第1端子との間には、前記第2抵抗が接続されており、前記第3トランジスタの第2端子に第3抵抗が接続されており、前記第4トランジスタの第2端子に第4抵抗が接続されている、請求項1に記載の増幅回路。第5トランジスタ、第6トランジスタ、第7トランジスタおよび第8トランジスタをさらに含み、前記第5トランジスタの制御端子が前記第3トランジスタの第2端子に接続され、前記第6トランジスタの制御端子が前記第5トランジスタの第1端子に接続され、前記第7トランジスタの制御端子が前記第4トランジスタの第2端子に接続され、前記第8トランジスタの制御端子が前記第7トランジスタの第1端子に接続され、前記第5トランジスタの第1端子と前記第6トランジスタの第1端子とが前記第3電位に接続され、前記第7トランジスタの第1端子と前記第8トランジスタの第1端子とが前記第4電位に接続され、前記第5トランジスタの第2端子が第5電位または前記第6トランジスタの第2端子に接続され、前記第7トランジスタの第2端子が第6電位または前記第8トランジスタの第2端子に接続され、前記第6トランジスタの第2端子と前記第8トランジスタの第2端子とが前記増幅回路の出力端子に接続される、請求項1または2に記載の増幅回路。負帰還抵抗をさらに含み、前記出力端子からの負帰還信号が、前記負帰還抵抗を介して、前記第1トランジスタの制御端子と前記第2トランジスタの制御端子とに供給される、請求項1から3のいずれか1項に記載の増幅回路。第9トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第2バイアス回路、および第3バイアス回路をさらに含み、前記第9トランジスタの制御端子が前記第3トランジスタの第2端子に接続され、前記第9トランジスタの第1端子と、前記第10トランジスタの第1端子とが接続され、前記第9トランジスタの第2端子が前記第3電位に接続され、前記第11トランジスタの制御端子が前記第4トランジスタの第2端子に接続され、前記第11トランジスタの第1端子と、前記第12トランジスタの第1端子とが接続され、前記第11トランジスタの第2端子が前記第4電位に接続され、前記第10トランジスタの第2端子と前記第12トランジスタの第2端子とが前記出力端子に接続され、前記第2バイアス回路が、前記第3電位と前記第10トランジスタの制御端子との間に接続され、前記第3バイアス回路が、前記第4電位と前記第12トランジスタの制御端子との間に接続されている、請求項1または2に記載の増幅回路。前記出力端子からの負帰還信号を前記第1バイアス回路の基準点に供給する、請求項5に記載の増幅回路。短絡保護回路をさらに含み、前記短絡保護回路は、前記第3トランジスタの制御端子と、前記第4トランジスタの制御端子との間に接続された第13トランジスタを含み、外部信号に応じて前記第13トランジスタをオフ状態からオン状態に制御することによって、前記第3トランジスタの制御端子と前記第4トランジスタの制御端子とを短絡させる、請求項4から6のいずれか1項に記載の増幅回路。なお、一般的な電流帰還型アンプにおいては、入力段にPNPトランジスタと、NPNトランジスタとが設けられ、PNPトランジスタのベースとNPNトランジスタのベースとには入力信号が供給される。PNPトランジスタのコレクタは負電源に接続され、NPNトランジスタのコレクタは正電源に接続される。また、PNPトランジスタのエミッタは第1バイアス回路第1定電流回路を介して正電源に接続され、NPNトランジスタのエミッタは第2バイアス回路第2定電流回路を介して負電源に接続されている。このように、一般的な電流帰還型アンプにおいては、定電流回路から構成されたバイアス回路を複数設ける必要があるので、部品数が増加し、回路構成も複雑化するという問題がある。本発明の目的は、回路を簡素化することができる増幅回路を提供することである。1一の局面に従う増幅回路は、入力端子から入力される入力信号を増幅して出力端子から出力する増幅回路であって、入力段に設けられた第1トランジスタ、第2トランジスタ、第3トランジスタおよび第4トランジスタと、第1バイアス回路と、を含み、第1トランジスタの制御端子、および、第2トランジスタの制御端子には入力信号が入力され、第1トランジスタの第1端子と第3トランジスタの第1端子とが接続され、第2トランジスタの第1端子と第4トランジスタの第1端子とが接続され、第1トランジスタの第2端子が第1電位に接続され、第2トランジスタの第2端子が、第1電位と同一又は異なる第2電位に接続され、第3トランジスタの第2端子が第3電位に接続され、第4トランジスタの第2端子が第4電位に接続され、第1バイアス回路が、第3トランジスタの制御端子と、第4トランジスタの制御端子との間に接続されているものである。この場合、第1バイアス回路が、第3トランジスタの制御端子と、第4トランジスタの制御端子との間に接続されているので、第3トランジスタと第4トランジスタとの制御端子間電圧を、第1バイアス回路により固定することができる。したがって、電源基準として複数のバイアス回路を用いる必要がなくなる。すなわち、1個の第1バイアス回路のみを用いることで対応できるので、回路構成を簡素化できる。また、1個の第1バイアス回路のみを用いるので、複数のバイアス回路を使用する場合と比較して、制御端子間電圧の安定度を高めることができる。また、第3トランジスタと第4トランジスタとの間に第1バイアス回路を設けることで、第1トランジスタ、第2トランジスタ、第3トランジスタおよび第4トランジスタの温度変化に対して、第1バイアス回路で温度補償を行うことができ、本発明にかかる増幅回路における温度安定度を向上させることができる。また、入力に急峻な変化を伴う信号が入力されたとき、第3トランジスタ、第4トランジスタの過渡応答特性が良くないと信号が伝送されない。バイアス回路が定電流回路の場合、第3トランジスタ、第4トランジスタの駆動電流が定電流回路で制限されるが、バイアス回路が定電圧回路の場合、その制限がないので、第3トランジスタ、第4トランジスタを駆動することができる。2他の局面に従う増幅回路は、一の局面に従う増幅回路において、第1抵抗、第2抵抗、第3抵抗および第4抵抗をさらに含み、第1トランジスタの第1端子と第3トランジスタの第1端子との間には、第1抵抗が接続されており、第2トランジスタの第1端子と第4トランジスタの第1端子との間には、第2抵抗が接続されており、第3トランジスタの第2端子に第3抵抗が接続されており、第4トランジスタの第2端子に第4抵抗が接続されていてもよい。この場合、第1抵抗および第3抵抗の比、第2抵抗および第4抵抗の比により入力段における増幅量を決定することができる。また、第1抵抗および第3抵抗の比、第2抵抗および第4抵抗の比により増幅の線形性を良くすることができる。3第3の局面に従う増幅回路は、一の局面に従う増幅回路において、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第8トランジスタをさらに含み、第5トランジスタの制御端子が第3トランジスタの第2端子に接続され、第6トランジスタの制御端子が第5トランジスタの第1端子に接続され、第7トランジスタの制御端子が第4トランジスタの第2端子に接続され、第8トランジスタの制御端子が第7トランジスタの第1端子に接続され、第5トランジスタの第1端子と第6トランジスタの第1端子とが第3電位に接続され、第7トランジスタの第1端子と第8トランジスタの第1端子とが第4電位に接続され、第5トランジスタの第2端子が第5電位または第6トランジスタの第2端子に接続され、第7トランジスタの第2端子が第6電位または第8トランジスタの第2端子に接続され、第6トランジスタの第2端子と第8トランジスタの第2端子とが増幅回路の出力端子に接続されてもよい。この場合、第5トランジスタと第6トランジスタと、第7トランジスタと第8トランジスタが、それぞれダーリントン接続されているので、回路における電流増幅率を高くすることができる。また、出力端子OUTに接続されるべきコンデンサ負荷の駆動は出力の電流値に依存する。そのため、第6トランジスタにおける定常時における電流が少ないにも関わらず、出力信号を瞬時に得ることができるので、良好なスルーレートを達成することができる。4第4の局面に従う増幅回路は、一の局面に従う増幅回路において、負帰還抵抗をさらに含み、出力端子からの負帰還信号が、負帰還抵抗を介して、第1トランジスタの制御端子と第2トランジスタの制御端子とに供給されてもよい。この場合、反転回路の増幅回路を形成することができ、負帰還抵抗によりノイズおよび歪等を低減することができる。さらに、負帰還抵抗が、出力抵抗の働きも有するため、回路の簡素化を実現することができる。5第5の局面に従う増幅回路は、一の局面に従う増幅回路において、第9トランジスタ、第10トランジスタ、第11トランジスタ、第12トランジスタ、第2バイアス回路、および第3バイアス回路をさらに含み、第9トランジスタの制御端子が第3トランジスタの第2端子に接続され、第9トランジスタの第1端子と、第10トランジスタの第1端子とが接続され、第9トランジスタの第2端子が第3電位に接続され、第11トランジスタの制御端子が第4トランジスタの第2端子に接続され、第11トランジスタの第1端子と、第12トランジスタの第1端子とが接続され、第11トランジスタの第2端子が第4電位に接続され、第10トランジスタの第2端子と第12トランジスタの第2端子とが出力端子に接続され、第2バイアス回路が、第3電位と第10トランジスタの制御端子との間に接続され、第3バイアス回路が、第4電位と第12トランジスタの制御端子との間に接続されていてもよい。この場合、出力段において第2バイアス回路および第3バイアス回路が設けられているので、出力段におけるバイアス電流を独立して設計することができる。その結果、回路における自由度を高めることができる。6第6の局面に従う増幅回路は、一の局面に従う増幅回路において、出力端子からの負帰還信号を第1バイアス回路の基準点に供給してもよい。このように、増幅回路が、非反転回路である場合、第1バイアス回路の基準点に負帰還信号を接続することで、非反転回路における第1バイアス回路の基準点を調整し、第1バイアス回路の基準を変化させて、出力を安定させることができる。7第7の局面に従う増幅回路は、一の局面に従う増幅回路において、短絡保護回路をさらに含み、短絡保護回路は、第3トランジスタの制御端子と、第4トランジスタの制御端子との間に接続された第13トランジスタを含み、外部信号に応じて第13トランジスタをオフ状態からオン状態に制御することによって、第3トランジスタの制御端子と第4トランジスタの制御端子とを短絡させる。この場合、外部信号に応じて第13トランジスタをオフ状態からオン状態に制御することによって、第3トランジスタの制御端子と第4トランジスタの制御端子とを短絡させるので、第1バイアス回路が停止する。例えば、異常時の場合に外部信号を出力する零出力を含むことで、容易に増幅回路を停止させて保護することができる。以下、本発明に係る実施形態について図面を用いて説明する。第1実施形態図1は、第1実施形態に係る増幅回路の一例を示す模式的回路図である。図1に示す増幅回路100は、反転回路である。図1に示すように、増幅回路100は、入力端子IN、入力段10、バイアス回路20、出力抵抗部30、および出力段40,50を含む。入力段10入力段10は、PNPトランジスタQ1、NPNトランジスタQ2、NPNトランジスタQ3、PNPトランジスタQ4およびエミッタ抵抗R2,R3を含む。図1に示すように、PNPトランジスタQ1のベースとNPNトランジスタQ2のベースとが入力抵抗R1を介して入力端子INに接続される。PNPトランジスタQ1のコレクタとNPNトランジスタQ2のコレクタとが接続され接地GNDされる。NPNトランジスタQ3のエミッタはエミッタ抵抗R2を介してPNPトランジスタQ1のエミッタに接続される。PNPトランジスタQ4のエミッタはエミッタ抵抗R3を介してNPNトランジスタQ2のエミッタに接続される。また、NPNトランジスタQ3のコレクタは、抵抗R4を介して定電源V1ラインに接続され、PNPトランジスタQ4のコレクタは、抵抗R5を介して定電源V2ラインに接続される。バイアス回路20NPNトランジスタQ3のベースと、PNPトランジスタQ4のベースとの間にバイアス回路20が接続される。また、バイアス回路20は、抵抗R22を介して定電源V1ラインに接続され、抵抗R23を介して定電源V2ラインに接続される。バイアス回路20の内部構成については、後述する。出力抵抗部30図1に示すように、出力抵抗部30は、出力抵抗負帰還抵抗R31からなり、PNPトランジスタQ1およびNPNトランジスタQ2のベース端子間と、出力端子OUTとの間に介挿され、NFBネガティブフィードバックを形成している。出力段40出力段40は、PNPトランジスタQ41、PNPトランジスタQ42、およびエミッタ抵抗R41,エミッタ抵抗R42を含む。PNPトランジスタQ42のベースがPNPトランジスタQ41のエミッタに接続されている。具体的には、PNPトランジスタQ41およびPNPトランジスタQ42は、ダーリントン接続される。PNPトランジスタQ42のコレクタが出力端子OUTに接続される。PNPトランジスタQ41のベースは、入力段のNPNトランジスタQ3のコレクタに接続され、PNPトランジスタQ41のコレクタは、接地GNDされる。PNPトランジスタQ41のエミッタは、エミッタ抵抗R41を介して定電源V1ラインに接続され、PNPトランジスタQ42のエミッタは、エミッタ抵抗R42を介して定電源V1ラインに接続される。出力段50同様に、出力段50は、NPNトランジスタQ51、NPNトランジスタQ52、およびエミッタ抵抗R51,R52を含む。NPNトランジスタQ52のベースがNPNトランジスタQ51のエミッタに接続されている。具体的には、NPNトランジスタQ51およびNPNトランジスタQ52は、ダーリントン接続される。NPNトランジスタQ52のコレクタが出力端子OUTに接続される。NPNトランジスタQ51のベースは、入力段のPNPトランジスタQ4のコレクタに接続され、NPNトランジスタQ51のコレクタは、接地GNDされる。NPNトランジスタQ51のエミッタは、エミッタ抵抗R51を介して定電源V2ラインに接続され、NPNトランジスタQ52のエミッタは、エミッタ抵抗R52を介して定電源V2ラインに接続される。バイアス回路20の詳細続いて、図2は、バイアス回路20の詳細を説明するための模式的回路図である。図2に示すように、バイアス回路20は、コンデンサC21、コンデンサC22、NPNトランジスタQ21、PNPトランジスタQ22、および抵抗R24,抵抗R25,抵抗R26,抵抗27を含む。NPNトランジスタQ21のエミッタは、基準端子Vre接地電位GNDに接続される。NPNトランジスタQ21のエミッタ-コレクタ間にコンデンサC21が設けられ、コレクタ-ベース間に抵抗R24が設けられる。また、PNPトランジスタQ22のエミッタは、基準端子Vre接地電位GNDに接続される。PNPトランジスタQ22のエミッタ-コレクタ間にコンデンサC22が設けられ、コレクタ-ベース間に抵抗R25が設けられる。また、NPNトランジスタQ21およびPNPトランジスタQ22のベース間には、抵抗R26,R27が直列に接続されている。続いて、図3および図4は、図1および図2に示した増幅回路100の動作を説明するための模式的説明図である。図3に示す増幅回路100において入力端子INに信号が入力されない場合、バイアス回路20からエミッタ抵抗R2に任意のバイアス電流が流れる。その結果、抵抗R4に流れる電流が決定される。したがって、抵抗R4に電位が発生し、エミッタ抵抗R41およびエミッタ抵抗R42に流れる電流が決定される。同様に、増幅回路100は、上下対象であるので、エミッタ抵抗R3、抵抗R5においても同様の状態となる。一方、図3に示す増幅回路100の入力端子INにSIN波形の電流信号が入力された場合、NPNトランジスタQ3の増幅により、PNPトランジスタQ41にプラスシフトされたSIN波形の電流信号が流れる。また、PNPトランジスタQ4の増幅により、NPNトランジスタQ51にマイナスシフトされたSIN波形の電流信号が流れる。その結果、出力端子OUTには、増幅されたSIN波形の電流信号が流れる。そして、入力端子INに入力されたSIN波形と逆相の電流信号が、出力抵抗負帰還抵抗R31を介してネガティブフィードバックされる負帰還。その結果、PNPトランジスタQ42およびNPNトランジスタQ52から出力端子OUTを介して安定して増幅されたSIN波形の電流信号が出力される。次に、図4に示す増幅回路100の入力端子INに矩形波の信号が入力された場合、エミッタ抵抗R2の電圧幅が広がり、エミッタ抵抗R2に流れる電流は、入力された矩形波に応じて増加する。抵抗R4にエミッタ抵抗R2に流れた電流が加算され、抵抗R4の電圧幅が増加される。ここで、エミッタ抵抗R42にかかる電圧は、抵抗R4に掛かる電圧からPNPトランジスタQ41およびPNPトランジスタQ42のベース-エミッタ間Vbe分を引いた値となる。仮に、抵抗R4に1mAの電流が流れており、エミッタ抵抗R42に10mA流れていると仮定する。この条件で、抵抗R4の電圧幅が1.5Vである場合、エミッタ抵抗R42の電圧幅は、1.5V-VbeQ42VbeQ41から、0.3Vとなる。また、該条件下では、抵抗R4は1.5KΩであり、抵抗R42は30Ωとなる。上記状態から、入力信号が10mA増加した場合、抵抗R4の電圧幅は、15Vになり、エミッタ抵抗R42の電圧幅は、13.8Vまで変化する。その結果、抵抗R42の電圧幅は、0.3Vから13.8Vまで変化し、入力電流10mAの入力信号から460mAの出力電流を得ることができる。特に、矩形波は瞬時の立ち上がりおよび立ち下がりを有する。また、出力端子OUTに接続されるべきコンデンサ負荷の駆動は出力の電流値に依存する。そのため、PNPトランジスタQ42における定常時における電流が少ない上記10mAの場合にも関わらず、出力信号460mAを瞬時に得ることができるので、良好なスルーレートを達成することができる。また、増幅回路100においては、バイアス回路20を定電源V1,V2ラインからフローティング状態にすることで、NPNトランジスタQ3およびPNPトランジスタQ4のベース間電圧を、バイアス回路20により固定することができる。また、バイアス回路20により定電流回路を多数設ける必要がなくなり、回路の簡素化を実現することができる。また、定電源V1,V2ラインからのリップルの影響を軽減させることができる。以上のように、本実施形態に係る増幅回路100においては、定常時の電流を抑制することができるので、不要な発熱を抑制することができ、増幅回路100の温度安定度を向上させることができる。また、NPNトランジスタQ21およびPNPトランジスタQ22をトランジスタQ1~Q4に熱結合させることで、各トランジスタの熱による特性の変化の影響を相殺でき、その結果、出力電圧を安定化させることができる。なお、出力段40、50の各トランジスタをNPNトランジスタQ21およびPNPトランジスタQ22に熱結合させることによって、出力電圧をさらに安定化させることができる。また、入力信号にNFBネガティブフィードバックを接続するベース帰還方式を採用しているので、差分合成のポイントに物理的ズレが生じず、正確な負帰還を実現することができる。また、トランジスタQ3、Q4の駆動電流を定電源V1、V2に依存することなく、バイアス回路20特に、コンデンサC21、C22から供給することによって、トランジスタQ3、Q4に瞬時に駆動電流を供給することができる。仮に、定電源V1、V2からトランジスタQ3、Q4に駆動電流を供給するのであれば、抵抗R22、R23に常に大きな電流を流しておく必要があるので、消費電力が増大してしまうが、本例ではそのような問題を解決できる。また、増幅回路100において入力抵抗R1は、アンプゲインおよび入力フィルタの両機能を持たせることができ、出力抵抗負帰還抵抗R31は、ノイズおよび歪を低減することができるとともに、アンプゲインおよび出力抵抗の両機能を持たせることができる。その結果、回路構成の簡素化を実現できる。また、出力段40,50において、エミッタ抵抗R42、エミッタ抵抗R52および出力抵抗負帰還抵抗R31によりアンプゲインを容易に調整することができる。さらに、図1に示した増幅回路100においては、段数が少なく、ポール数を抑えることができるため、周波数特性の不良および発振を防止することができる。また、入力段10において、NPNトランジスタQ3のゲインをエミッタ抵抗R2および抵抗R4で調整することができる。さらに、PNPトランジスタQ4のゲインをエミッタ抵抗R3および抵抗R5で調整することができる。また、本実施形態に係る増幅回路100においては、NPNトランジスタQ3、PNPトランジスタQ4は、ベース接地とみなすことができる。その結果、増幅回路100の広帯域化を実現することができる。さらに、従来の電流帰還回路においては、複数の定電流源を有する段が設けられ、バイアス電流およびDCオフセットの調整を行うことが困難であったのに対し、本実施形態に係る増幅回路100においては、抵抗R24,R25および抵抗R26,R27を調整することにより、抵抗R24,R25によりDCオフセットが調整でき、抵抗R26,R27によりバイアス電流の調整を行うことができる。なお、本実施形態は、上記回路構成には限定されない。例えば、トランジスタQ1のコレクタとトランジスタQ2のコレクタとは、それぞれ異なる電位に接続されても良い。つまり、トランジスタQ1のコレクタが定電源V2に、トランジスタQ2のコレクタが定電源V1に接続されてもよい。あるいは、トランジスタQ1のコレクタがバイアス回路20と抵抗R22との間、トランジスタQ2のコレクタがバイアス回路20と抵抗R23との間に接続されても良い。また、トランジスタQ41のコレクタとトランジスタQ42のコレクタとは、それぞれ異なる電位に接続されても良い。または、トランジスタQ41のコレクタはトランジスタQ42のコレクタに接続されても良く、トランジスタQ51のコレクタはトランジスタQ52のコレクタに接続されても良い。第2実施形態図5は、第2実施形態に係る増幅回路の一例を示す模式的回路図である。図5に示す増幅回路100aは、非反転回路の一例である。第2実施形態においては、第1実施形態に係る増幅回路100と異なる点に主に説明する。図5に示すように、第2実施形態に係る増幅回路100aは、増幅回路100の入力段10の代わりに、入力段10aを有する。また、出力抵抗部30の代わりに出力抵抗部30aを有する。さらに、出力段40の代わりに出力段40aを備え、出力段50の変わりに出力段50aを備える。また、バイアス回路20については、図2のバイアス回路と同等の回路を使用し、バイアス電流と出力DC電圧の調整段であり、同等の効果を奏する。バイアス回路20の基準端子は、負帰還の経路に接続されており、電圧帰還端子Vnfとして機能する。入力段10a入力段10aは、PNPトランジスタQ1、NPNトランジスタQ2、NPNトランジスタQ3、PNPトランジスタQ4およびエミッタ抵抗R2,R3を含む。図5に示すように、PNPトランジスタQ1のベースとNPNトランジスタQ2のベースとが入力端子INに接続される。PNPトランジスタQ1のコレクタが定電源V2ラインに接続される。NPNトランジスタQ2のコレクタが定電源V1ラインに接続される。NPNトランジスタQ3のエミッタはエミッタ抵抗R2を介してPNPトランジスタQ1のエミッタに接続される。PNPトランジスタQ4のエミッタはエミッタ抵抗R3を介してNPNトランジスタQ2のエミッタに接続される。また、NPNトランジスタQ3のベースおよびPNPトランジスタQ4のベース間にバイアス回路20が設けられ、NPNトランジスタQ3のコレクタは、抵抗R4を介して定電源V1ラインに接続される。PNPトランジスタQ4のコレクタは、抵抗R5を介して定電源V2ラインに接続される。出力抵抗部30a図5に示すように、出力抵抗部30aは、出力抵抗負帰還抵抗R31および抵抗R32からなる。抵抗R32は、抵抗R31よりも入力段10a側に設けられ、一端が接地GNDされる。出力段40a出力段40aは、NPNトランジスタQ43、PNPトランジスタQ44、エミッタ抵抗R43、抵抗R44、抵抗R45、およびバイアス回路70を含む。NPNトランジスタQ43のエミッタがエミッタ抵抗R43を介してPNPトランジスタQ44のエミッタに接続される。具体的には、NPNトランジスタQ43およびPNPトランジスタQ44は、ダーリントン接続される。PNPトランジスタQ44のコレクタが出力端子OUTに接続される。NPNトランジスタQ43のベースは、入力段のNPNトランジスタQ3のコレクタに接続され、NPNトランジスタQ43のコレクタは、定電源V1ラインに接続される。PNPトランジスタQ44のベースは、抵抗R44を介して後述するPNPトランジスタQ71のコレクタに接続される。それにより、抵抗44は、PNPトランジスタQ44のコレクタベース間容量とともに、ローパスフィルタを形成する。また、PNPトランジスタQ71のコレクタと後述するバイアス回路80のトランジスタQ81のコレクタとの間に抵抗R45が、後述する抵抗R55と直列に介挿される。バイアス回路70図5に示すように、バイアス回路70は、コンデンサC71、PNPトランジスタQ71、および抵抗R71,R72を含む。PNPトランジスタQ71のエミッタは、定電源V1ラインに接続される。PNPトランジスタQ71のベースは、抵抗R71を介して定電源V1ラインに接続される。また、PNPトランジスタQ71のベース-コレクタ間には、抵抗R72が介挿される。コンデンサC71は、PNPトランジスタQ71のコレクタおよび定電源V1ラインの間に介挿される。出力段50a次いで、出力段50aは、PNPトランジスタQ53、NPNトランジスタQ54、エミッタ抵抗R53,R54,R55、およびバイアス回路80を含む。PNPトランジスタQ53のエミッタがエミッタ抵抗R53を介してNPNトランジスタQ54のエミッタに接続される。具体的には、PNPトランジスタQ53およびNPNトランジスタQ54は、ダーリントン接続される。NPNトランジスタQ54のコレクタが出力端子OUTに接続される。PNPトランジスタQ53のベースは、入力段のPNPトランジスタQ4のコレクタに接続され、PNPトランジスタQ53のコレクタは、定電源V2ラインに接続される。NPNトランジスタQ54のベースは、エミッタ抵抗R54を介して後述するNPNトランジスタQ81のコレクタに接続される。それにより、抵抗54は、PNPトランジスタQ54のコレクタベース間容量とともに、ローパスフィルタを形成する。バイアス回路80図5に示すように、バイアス回路80は、コンデンサC81、NPNトランジスタQ81、および抵抗R81,R82を含む。NPNトランジスタQ81のエミッタは、定電源V2ラインに接続される。NPNトランジスタQ81のベースは、抵抗R81を介して定電源V2ラインに接続される。また、NPNトランジスタQ81のベース-コレクタ間には、抵抗R82が介挿される。コンデンサC81は、NPNトランジスタQ81のコレクタおよび定電源V2ラインの間に介挿される。以上のように、第2実施形態に係る増幅回路100aは、対称回路からなる非反転回路の一例である。増幅回路100aにおいては、PNPトランジスタQ44,NPNトランジスタQ54、エミッタ抵抗R43、エミッタ抵抗R53、出力抵抗負帰還抵抗R31により後段の増幅が行われる。また、入力段10aにおけるバイアス回路20を用いてバイアス電流を調整することができ、該調整と独立して出力段40a,50aを用いてバイアス電流を調整することができる。その結果、回路設計の自由度幅を広げることができる。さらに、出力抵抗負帰還抵抗R31、R32により、増幅回路100aにおけるトータルゲインを決定することができる。また、増幅回路100aにおいては、入力段10aのトランジスタQ1、Q3、抵抗R2と、出力段40aのトランジスタQ43、Q44、抵抗R43とが同等な回路構成であり、入力段10aのトランジスタQ2、Q4、抵抗R3と、出力段50aのトランジスタQ53、Q54、抵抗R53とが同等な回路構成である。従って、出力信号は入力信号に対して非反転の関係となる。そして、非反転の出力信号をバイアス回路20を介してトランジスタQ3、Q4のベースに供給することによって、負帰還を実現することができる。詳細には、負帰還経路は、バイアス回路20の電圧帰還端子Vnf基準端子に接続されている。従って、負帰還経路として、トランジスタQ3への負帰還経路と、トランジスタQ4への負帰還経路とを別途設ける必要が無い。つまり、トランジスタQ3、Q4への負帰還経路を、バイアス回路20からトランジスタQ3、Q4への駆動電流の供給経路と兼用することができるので、回路構成を簡単化することができる。第3実施形態図6は、第3実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第3実施形態に係る増幅回路100bが第1実施形態に係る増幅回路100と異なる点について説明を行う。図6に示すように、増幅回路100bは、増幅回路100にさらに保護短絡回路15を備え、バイアス回路20の代わりにバイアス回路20bを含む。保護短絡回路15図6に示すように、保護短絡回路15は、PNPトランジスタQ15、NPNトランジスタQ16、抵抗R15、短絡保護入力端子PROTECTを備える。PNPトランジスタQ15のエミッタは、NPNトランジスタQ3のベースおよびバイアス回路20bの間に接続される。PNPトランジスタQ15のコレクタは、PNPトランジスタQ4のベースおよびバイアス回路20bの間に接続される。PNPトランジスタQ15のベースは、NPNトランジスタQ16のエミッタに接続される。NPNトランジスタQ16のコレクタは、NPNトランジスタQ3のベースおよびバイアス回路20bの間に接続される。NPNトランジスタQ16のエミッタは、抵抗R15を介してPNPトランジスタQ15のコレクタに接続される。NPNトランジスタQ16のベースは、短絡保護入力端子PROTECTに接続される。バイアス回路20b図6に示すように、バイアス回路20bは、NPNトランジスタQ21、PNPトランジスタQ22、抵抗R24,抵抗R25,抵抗R26,抵抗28,抵抗29およびツェナーダイオードD21を含む。NPNトランジスタQ21のエミッタおよびPNPトランジスタQ22のエミッタ間に基準端子Vreが設けられる。NPNトランジスタQ21のエミッタは、基準端子Vreに接続される。NPNトランジスタQ21のコレクタ-ベース間に抵抗R24が設けられる。また、PNPトランジスタQ22のエミッタは、基準端子Vreに接続される。PNPトランジスタQ22のコレクタ-ベース間に抵抗R25が設けられる。また、NPNトランジスタQ21およびPNPトランジスタQ22のベース間には、抵抗R26が接続されている。ツェナーダイオードD21のカソードは、抵抗R28を介してNPNトランジスタQ21のコレクタに接続され、ツェナーダイオードD21のアノードは、抵抗29を介してPNPトランジスタQ22のコレクタに接続される。以上のように、第3実施形態に係る増幅回路100bにおいては、ツェナーダイオードD21を用いて定電圧化することができる。また、ツェナーダイオードD21を用いることにより、大幅な電源電圧の変動に対しても影響を受けない。また、短絡保護回路15により異常検出時に回路保護を行うことができる。ここで、短絡保護回路15について説明を行う。正常時には短絡保護入力端子PROTECTに、任意の電圧が印加されている。この場合、NPNトランジスタQ16がオン状態であり、PNPトランジスタQ15は、オフ状態である。一方、異常時には、短絡保護入力端子PROTECTが接地GNDされる。この場合、NPNトランジスタQ16がオフ状態であり、PNPトランジスタQ15が、オン状態であり、NPNトランジスタQ3のベースとPNPトランジスタQ4のベースとが短絡される。その結果、増幅回路100bの増幅が瞬時に停止される。なお、図5の増幅回路に、短絡保護回路15を設けることも可能である。図7は、第1実施形態に係る増幅回路を電流電圧変換回路に適用した模式的回路図である。図7は、反転増幅回路を電流電圧変換回路に展開させたものである。図7に示すように、増幅回路100を電流電圧変換回路100cに改変している。図7に示す電流電圧変換回路100cは、出力段40c,出力段50c,出力段60cを含む。出力段40c,50cは、出力段40,50のダーリントン接続を無くしたものであり、出力段60cは、出力インピーダンスを下げるための回路である。第4実施形態図8は、第4実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第4実施形態に係る増幅回路100dが第1実施形態に係る増幅回路100と異なる点について説明を行う。図8に示すように、増幅回路100dは、抵抗R101、R102をさらに備える。抵抗R101は一端がトランジスタQ42のコレクタに接続され、他端が接地されている。抵抗R102は一端がトランジスタQ52のコレクタに接続され、他端が接地されている。トランジスタQ42,Q52のコレクタが抵抗R101,R102を介してそれぞれ接地されることにより、出力段40,50のゲインが、出力抵抗部30の抵抗R31により変動することを防止できる。以下、R101を例に説明するがR102も同様である。抵抗R42は、トランジスタQ42のエミッタ抵抗である。トランジスタQ42のコレクタ抵抗は、抵抗R101と、トランジスタQ42のコレクタ内部抵抗と、抵抗R31との合成抵抗により表わされる。トランジスタQ42の出力アドミッタンスをhoeとした場合、コレクタ内部抵抗は、1/hoeで表わされる。抵抗R101の抵抗値がトランジスタQ42のコレクタ内部抵抗および抵抗R31より非常に小さい場合、コレクタ抵抗において、抵抗R101の寄与が支配的なり、抵抗R31の寄与が低下する。抵抗R101が接続されていない場合、抵抗R31がコレクタ内部抵抗よりも小さく、抵抗R31が、トランジスタQ42のコレクタ抵抗において支配的となる。つまり、抵抗R31の抵抗値によって、増幅回路のゲインが変動する。しかし、抵抗R101が設けられることにより、抵抗R31の増幅回路のゲインに与える影響を抑制することができる。なお、上記の図1から図8に示した実施形態においては、補償回路を設けていないが、これに限定されず、例えば、出力抵抗負帰還抵抗R31に位相補償回路など任意の回路を設けてもよい。さらに、上記の図1から図8に示した実施形態においては、増幅回路100,100a,100b100cにおいては、バイポーラトランジスタを用いた場合について説明したが、これに限定されず、MOSFETまたはJFETで実現してもよい。本実施形態においては、PNPトランジスタQ1が第1トランジスタに相当し、NPNトランジスタQ2が第2トランジスタに相当し、NPNトランジスタQ3が第3トランジスタに相当し、PNPトランジスタQ4が第4トランジスタに相当し、バイアス回路20が第1バイアス回路に相当する。また、各トランジスタにおいて、ベースFETの場合はゲートが制御端子に相当し、エミッタFETの場合はソースまたはコレクタFETの場合はドレインのいずれか一方が第1端子に相当し、コレクタまたはエミッタのいずれか他方が第2端子に相当し、定電源V1ラインが第3電位に相当し、定電源V2ラインが第4電位に相当し、PNPトランジスタQ41が第5トランジスタに相当し、PNPトランジスタQ42が第6トランジスタに相当し、NPNトランジスタQ51が第7トランジスタに相当し、NPNトランジスタQ52が第8トランジスタに相当する。NPNトランジスタQ43が第9トランジスタに相当し、PNPトランジスタQ44が第10トランジスタに相当し、PNPトランジスタQ53が第11トランジスタに相当し、NPNトランジスタQ54が第12トランジスタに相当し、バイアス回路70が第2バイアス回路に相当し、バイアス回路80が第3バイアス回路に相当する。本発明の好ましい一実施形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。"