"昇圧部出力の電圧を変動させて昇圧回路出力を生成し、前記昇圧回路出力の負荷電流の大きさに応じて制御信号を生成する制御手段と、前記制御信号に応じて電源の電圧を変動させることにより昇圧部電源を生成する電源降圧手段と、前記昇圧回路出力の電圧と目標電圧との差分に応じて前記昇圧部電源の電圧を変動させることにより前記昇圧部出力を生成する昇圧手段と、を備える昇圧回路。前記制御手段は、前記昇圧部出力を共通ノードに、1次ノード側に前記昇圧回路出力を接続したPMOSトランジスタで構成される第1の電流ミラー回路と、共通ノードにGNDを接続し、前記第1の電流ミラー回路の2次側を1次側に接続したNMOSトランジスタで構成される第2の電流ミラー回路と共通ノードに外部電源を接続し、前記第2の電流ミラー回路の2次側を1次側に接続したPMOSトランジスタで構成される第3の電流ミラー回路とを備え、前記第3電流ミラー回路の出力とGNDとの間に抵抗が付加され、前記第3電流ミラー回路の出力を前記制御信号とする、請求項1に記載の昇圧回路。前記電源降圧手段は、ゲートが前記制御信号を入力し、ドレインが前記電源を入力し、ソースが前記昇圧部電源を出力するNMOSトランジスタを用いて構成される、請求項1又は2に記載の昇圧回路。前記電源降圧手段のNMOSトランジスタは、ノンドープトランジスタである、請求項3に記載の昇圧回路。一般に、フラッシュメモリの昇圧回路は、メモリセルの書込、消去、及び読出の動作モードに対応するため、高電圧レベルの生成はもとより、動作モードに応じた電流能力を兼ね備えていなければならない。昇圧回路が生成する電圧には、電圧レベルの安定及び昇圧回路出力リップルが少ないことが求められる。ここで、昇圧回路出力リップルとは、昇圧回路が間欠動作することによる昇圧回路出力電圧値のゆらぎのことである。また、昇圧回路出力リップルが少ないこととは、昇圧回路が間欠動作することによる昇圧回路出力電圧値の最大値及び最小値の差が小さいことである。近年、プロセスの微細化に伴うトランジスタの耐圧低下により、昇圧回路出力リップルによる過剰な電圧印加がトランジスタの破壊を招くことがあり、メモリセルの信頼性が懸念されるようになってきている。従って、出力リップルを抑制し、生成する電圧レベルを安定化させる技術が必要不可欠となっている。上記特許文献1に開示される電源装置は、昇圧率の切り替えの後、昇圧回路出力リップルが増大するという問題を有する。その理由は、昇圧率が制御信号により段階的に切り替えられるため、昇圧率を高側に切り替える際、昇圧回路の電流能力が過剰になりやすいためである。図8は、特許文献1の昇圧回路における経過時間Tと、負荷電流Id、昇圧電源電圧VDDP、及び昇圧回路出力電圧Voutとの関係を推定するグラフである。当該グラフは、昇圧回路の電流能力が過剰になりやすく、昇圧回路出力リップルが増大するという欠点を示している。図8上段のグラフは、縦軸を負荷電流IdmA、横軸を経過時間TμSとするものであり、安定時負荷電流をI0、昇圧率切り替え時負荷電流をIth、及び最大負荷電流をImaxで示している。負荷電流Idは、経過時間Tとともに、安定時負荷電流I0、昇圧率切り替え時負荷電流Ith、最大負荷電流Imax、昇圧率切り替え時負荷電流Ith、安定時負荷電流I0の順で遷移する。図8下段のグラフは、縦軸を昇圧回路出力電圧VoutVとするものである。昇圧回路出力最大電圧Vmax1は、最大負荷電流Imax時における昇圧回路出力リップルを考慮した昇圧回路出力電圧の最大値である。時刻t11は、安定時負荷電流I0より負荷電流が増加し、昇圧率切り替え時負荷電流Ithとなる際の時刻である。時刻t12は、最大負荷電流Imaxより負荷電流が減少し、昇圧率切り替え時負荷電流Ithとなる際の時刻である。昇圧率は、Id<Ithの際に、負荷電流値として昇圧率切り替え時負荷電流Ithに十分耐えられるようにマージンをとって設定される必要がある。また、昇圧率は、Ith<Id<Imaxの際にも、負荷電流値として最大負荷電流Imaxに十分耐えられるようマージンをとって設定される必要がある。即ち、実際の負荷電流値が昇圧率切り替え時負荷電流Ith又は最大負荷電流Imaxに満たない場合でも、昇圧回路出力電圧Voutは設定値まで上昇するため、昇圧回路の電流能力が過剰になりやすい。昇圧回路出力リップルは、昇圧回路の電流能力に比例する。上記特許文献1の電源装置においては、上述のように昇圧回路の電流能力が過剰になりやすいため、昇圧回路出力リップルが増大しやすい。また、最大負荷電流Imaxは、温度、トランジスタの製造条件等によりばらつきを有するため、当該ばらつきが電流増加方向に生じた場合にも耐えられるように昇圧率を設定する必要がある。このことを考慮すると、特許文献1における昇圧回路の電流能力は、更に過剰になりやすいといえる。尚、このような問題は、昇圧率を段階的に切り替える幅を限りなく細かくすることにより解決することができるが、このような解決方法は、回路面積が膨大となるため現実的ではない。本発明の一態様は、昇圧部出力の電圧を変動させて昇圧回路出力を生成し、前記昇圧回路出力の負荷電流の大きさに応じて制御信号を生成する制御部と、前記制御信号に応じて電源の電圧を変動させることにより昇圧部電源を生成する電源降圧部と、前記昇圧回路出力の電圧と目標電圧との差分に応じて前記昇圧部電源の電圧を変動させることにより前記昇圧部出力を生成する昇圧部とを備える昇圧回路である。上記態様によれば、昇圧部電源は、昇圧回路の負荷電流の変化に応じて連続的に遷移しながら、当該負荷電流に適合した電圧に調整される。本発明によれば、昇圧能力が急激に切り替ることなく、負荷電流に適合した昇圧能力を得ることができる。これにより、過剰な昇圧回路出力リップルを抑制することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に係る昇圧回路1の構成を示している。昇圧回路1は、制御部2、電源降圧部3、及び昇圧部4を有する。制御部2は、昇圧部4からの昇圧部出力CPOを入力し、制御電圧CON1及び昇圧回路出力VPPを出力する。電源降圧部3は、制御電圧CON1及び電源VDDP1を入力し、昇圧部電源VDDPを出力する。昇圧部4は、昇圧部電源VDDP、基準電圧VREF、及び昇圧回路出力VPPを入力し、昇圧部出力CPOを出力する。図2は、昇圧部4の具体的な回路構成を示している。上記電源降圧部3が出力する昇圧部電源VDDPは、NchトランジスタNC1のゲート及びソースに入力する。また、昇圧部電源VDDPは、レベルシフタB1、レベルシフタB2、及びレベルシフタB3の電源となる。NchトランジスタNC1のドレインは、NchトランジスタNC2のゲート及びソースに接続する。NchトランジスタNC2のドレインは、NchトランジスタNC3のゲート及びソースに接続する。NchトランジスタNC3のドレインは、NchトランジスタNC4のゲート及びソースに接続する。NchトランジスタNC4のドレインは、昇圧部出力CPOの配線に接続する。NchトランジスタNC1~NC4のバルクは、接地電位となる。昇圧容量C1の側は、NchトランジスタNC1のドレインに接続し、昇圧容量C1の-側は、レベルシフタB1の出力に接続する。昇圧容量C1と同様に昇圧容量C2は、NchトランジスタNC2のドレイン及びレベルシフタB2の出力に接続する。昇圧容量C1と同様に昇圧容量C3は、NchトランジスタNC3のドレイン及びレベルシフタB3の出力に接続する。レベルシフタB1の入力は、アンド回路A1の出力CLKCに接続する。アンド回路A1の出力CLKCは、インバータI1に入力する。インバータI1の出力は、レベルシフタB2の入力及びインバータI2の入力となる。インバータI2の出力は、レベルシフタB3の入力となる。アンド回路A1の入力は、発振器OSCの出力及びコンパレータCOMPの出力である。インバータI1、インバータI2、及びアンド回路A1の電源は、電源VDDP1である。発振器OSCは、所定のクロックパルス例えば100MHzを出力する回路である。コンパレータCOMPは、側入力である基準電圧VREFと-側入力である分圧抵抗タップ出力CINの電圧値とを比較し、基準電圧VREFの電圧値が高い場合はハイレベルを、分圧抵抗タップ出力CINの電圧値が高い場合はロウレベルを出力する。分圧抵抗タップ出力CINは、昇圧回路出力VPPを抵抗RDIV1及び抵抗RDIV2により抵抗分圧したものである。図3は、制御部2の具体的な回路構成を示している。PchトランジスタP0のソース及びバルクは昇圧部出力CPOの配線に接続し、ドレイン及びゲートは昇圧回路出力VPPの配線に接続する。PchトランジスタP11のソース及びバルクは昇圧部出力CPOの配線に接続し、ゲートはPchトランジスタP0と共用であり昇圧回路出力VPPの配線に接続する。PchトランジスタP11のドレインはNchトランジスタN2のゲート及びドレインに接続し、NchトランジスタN2のソース及びバルクは接地電位となる。NchトランジスタN1のゲートはNchトランジスタN2と共用でありPchトランジスタP11のドレインに接続し、ソース及びバルクは接地電位となり、ドレインはPchトランジスタP12のゲート及びドレインに接続する。PchトランジスタP12のソース及びバルクは電源VDDP1の配線に接続する。PchトランジスタP13のソース及びバルクは電源VDDP1の配線に接続し、ゲートはPchトランジスタP12と共用でありNchトランジスタN1のドレインに接続し、ドレインは制御電圧CON1の配線及び抵抗Rに接続する。抵抗Rは、制御電圧CON1の配線及び接地電位に接続する。図4は、電源降圧部3の具体的な回路構成を示している。NchノンドープトランジスタNONのゲートは制御電圧CON1を入力し、ドレインは電源VDDP1を入力し、ソースは昇圧部電源VDDPを出力する。上記昇圧部4は、昇圧部電源VDDPを電源として昇圧容量C1,C2,C3をポンピングすることにより、昇圧部出力CPOを生成する。また、昇圧部4は、基準電圧VREF及び昇圧回路出力VPPによりポンピングを間欠動作させることにより、昇圧部出力CPOを、昇圧回路出力リップルを生じさせつつ目標電圧に維持する。上記制御部2は、昇圧回路出力VPPの負荷電流をモニタすることにより、昇圧回路出力VPPに比例した制御電圧CON1を生成する。上記電源降圧部3は、制御電圧CON1に比例して昇圧部電源VDDPを制御する。以下に、当該動作を詳細に説明する。図3に示す制御部2は、PchトランジスタP0及びPchトランジスタP11のディメンジョン比が例えば100:1の場合、PchトランジスタP0を流れる電流が100uA~300uAであるとき、PchトランジスタP11を流れる電流は1uA~3uAとなる。NchトランジスタN1及びNchトランジスタN2は、同サイズのディメンジョン比とし、PchトランジスタP11及びPchトランジスタP12は同サイズのディメンジョン比とする。PchトランジスタP12及びPchトランジスタP13のディメンジョン比は、例えば1:10とする。また、抵抗Rの抵抗値は、例えば100KΩとする。このような構成の回路とする場合は、PchトランジスタP0を流れる電流が100uA~300uAのとき、制御電圧CON1はPchトランジスタP0を流れる電流に比例し、1V~3Vとなる。このように、制御部2は、PchトランジスタP0を流れる電流、即ち昇圧回路出力VPPの負荷電流に比例した制御電圧CON1を生成することができる。図4に示す電源降圧部3のNchノンドープトランジスタNONは、ゲートに制御電圧CON1が入力し、ソースが昇圧部電源VDDP用の配線に接続し、ドレインが電源VDDP1用の配線に接続する構成を有していることにより、制御電圧CON1に比例した昇圧部電源VDDPを生成することができる。図2に示す昇圧部4において、昇圧回路出力VPPが目標レベルを下回る場合には、基準電圧VREF>分圧抵抗タップ出力CINとなり、昇圧容量C1~C3がポンピングされ、昇圧部出力CPOが上昇する。昇圧回路出力VPPが目標レベルを下回る場合には、基準電圧VREF<分圧抵抗タップ出力CINとなり、昇圧容量C1~C3のポンピングが停止し、昇圧部出力CPOが下降する。このように、昇圧部4は、目標近傍のレベルでポンピング/停止を繰り返すことにより、昇圧回路出力VPPを目標レベルに維持することができる。図5は、上記昇圧回路1における経過時間TμSと、負荷電流ImA、昇圧部電源電圧VDDPV、及び昇圧回路出力電圧VPPVとの関係を示すグラフである。当該グラフは、昇圧回路1における昇圧回路出力リップル低減効果を示している。時刻t21は、負荷電流Iが安定時負荷電流I0である場合に昇圧を開始する時刻を示す。時刻t22は、時刻t21からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻t23は、時刻t22後に昇圧が停止し、昇圧回路出力リップルが最小なる時刻を示す。時刻t24は、負荷電流Iが上昇時負荷電流Imidである場合に昇圧を開始する時刻を示す。安定時負荷電流I0、上昇時負荷電流Imid、及び最大負荷電流Imaxの関係は、I0<Imid<Imaxである。時刻t25は、時刻t24からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻t26は、時刻t25後に昇圧が停止し、昇圧回路出力リップルが最小となる時刻を示す。時刻t27は、負荷電流Iが最大負荷電流Imaxである場合に昇圧を開始する時刻を示す。時刻t28は、時刻t27からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻t29は、時刻t28後に昇圧が停止し、昇圧回路出力リップルが最小となる時刻を示す。時刻t30は、負荷電流Iが減少し、安定時負荷電流I0となる時刻を示す。昇圧電源電圧VP1は、時刻t21における昇圧部電源VDDPの電圧値である。昇圧電源電圧VP2は、時刻t24における昇圧部電源VDDPの電圧値である。昇圧電源電圧VP3は、時刻t27における昇圧部電源VDDPの電圧値である。昇圧回路出力最大電圧Vmax2は、最大負荷電流Imax時において昇圧回路出力リップルを考慮した昇圧回路出力電圧である。昇圧回路出力VPPは、図3に示すように、抵抗RDIV1及び抵抗RDIV2により分圧され、分圧抵抗タップ出力CINを生成する。時刻t21における基準電圧VREFと分圧抵抗タップ出力CINとの関係は、基準電圧VREF>分圧抵抗タップ出力CINとなり、コンパレータCOMPの出力はハイレベルとなる。これにより、アンド回路A1は発振器OSCの出力をスルーさせて出力CLKCを出力し、レベルシフタB1~B3及びインバータI1,I2により、昇圧容量C1~C3のポンピングが開始される。時刻t21から時刻t22の区間において、基準電圧VREFと分圧抵抗タップ出力CINとの関係は、基準電圧VREF<分圧抵抗タップ出力CINとなる。コンパレータCOMPの出力はコンパレータの内部遅延によりハイレベルのままとなり、アンド回路A1は発振器OSCの出力をスルーさせて出力CLKCを出力し、昇圧容量C1~C3がポンピングされる。そのため、昇圧部出力CPOは昇圧部電源VDDPからNchトランジスタNC1~NC4を経て昇圧され、昇圧部出力CPOの上昇にともない昇圧回路出力VPPが上昇する。時刻t22において、基準電圧VREFと分圧抵抗タップ出力CINとの関係は、基準電圧VREF<分圧抵抗タップ出力CINとなる。コンパレータCOMPの出力はロウレベルとなり、アンド回路A1の出力CLKCはロウレベルとなり、昇圧容量C1~C3のポンピングが停止する。時刻t21から時刻t22の区間幅は、コンパレータCOMPの内部遅延値によって決まる。時刻t22における昇圧回路出力VPPの値は、時刻t21における昇圧能力、即ち時刻t21における昇圧用電源電圧値VP1によって決まる。昇圧用電源電圧値VP1は、時刻t21における安定時負荷電流I0の値に比例する。時刻t22から時刻t23の区間において、基準電圧VREFと分圧抵抗タップ出力CINとの関係は、基準電圧VREF<分圧抵抗タップ出力CINのままである。コンパレータCOMPの出力はロウレベルを維持し、アンド回路A1の出力CLKCはロウレベルを維持し、昇圧容量C1~C3のポンピングはされない。そのため、昇圧部出力CPO及び昇圧回路出力VPPは、昇圧回路1の出力先の負荷電流Iに比例し、下降する。時刻t24から時刻t25を経て時刻t26になる際の昇圧部4の動作は、時刻t21から時刻t22を経て時刻t23になる際の動作とほぼ等しい。異なる点は、時刻t24において、昇圧部電源VDDPの値が、上昇時負荷電流Imidにより、昇圧部電源電圧値VP2となっている点である。時刻t24から時刻t25の区間幅は、コンパレータCOMPの内部遅延値によって決まるため、時刻t21から時刻t22の区間幅に等しい。従って、時刻t25における昇圧回路出力VPPの値は、時刻t24における昇圧用電源電圧値VP2によって決まる。時刻t25における昇圧回路出力VPPの値は、時刻t22における昇圧回路出力VPPの値より大きい。時刻t27から時刻t28を経て時刻t29になる際の昇圧部4の動作は、時刻t24から時刻t25を経て時刻t26になる際の動作とほぼ等しい。異なる点は、時刻t27において、昇圧部電源VDDPの値が、最大負荷電流Imaxにより、昇圧部電源電圧値VP3となっている点である。時刻t27から時刻t28の区間幅は、コンパレータCOMPの内部遅延値によって決まるため、時刻t24から時刻t25の区間幅に等しい。従って、時刻t28における昇圧回路出力VPPの値は、時刻t27における昇圧用電源電圧値VP3によって決まる。時刻t28における昇圧回路出力VPPの値は、時刻t25における昇圧回路出力VPPの値より大きい。負荷電流Iは時刻t27において最大負荷電流Imaxとなり、昇圧回路出力VPPは時刻t28において最大負荷電流Imaxとなる。時刻t21から時刻t27の区間において、昇圧部4は、昇圧部出力CPO、即ち昇圧回路出力VPPを上昇及び下降させつつ、狙い目レベルを維持する。時刻t21から時刻t27の区間において、制御部2は、PchトランジスタP0を流れる電流昇圧回路出力VPPの負荷電流IをPchトランジスタP0,P11のディメンジョン比によりミラーした電流をPchトランジスタP11及びNchトランジスタN2に流し、NchトランジスタN2,N1のディメンジョン比によりミラーした電流をPchトランジスタP12及びNchトランジスタN1に流し、PchトランジスタP12,P13のディメンジョン比によりミラーした電流を、PchトランジスタP13及び抵抗Rに流すことにより、当該負荷電流Iに応じてダイレクトに変化する制御電圧CON1を生成することができる。時刻t21から時刻t27の区間においては、昇圧回路出力VPPの負荷電流Iは増加し、当該負荷電流Iの増加に伴い、制御電圧CON1が上昇する。制御電圧CON1の上昇による昇圧部電源VDDPの上昇は、昇圧部4の昇圧容量C1~C3のポンピングによるものである。そのため、時刻t21から時刻t27のうち昇圧部電源VDDPの上昇がリップルに反映される時刻t22から時刻t28までの区間において、昇圧回路出力リップルはなだらかに大きくなる。時刻t27から時刻t30の区間において、昇圧部4は、昇圧部出力CPO、即ち昇圧回路出力VPPを上昇及び下降させつつ、目標レベルを維持する。時刻t27から時刻t30の区間において、制御部2は、PchトランジスタP0を流れる電流昇圧回路出力VPPの負荷電流Iをミラーし、抵抗Rに流すことにより、当該負荷電流Iに応じた制御電圧CON1を生成する。時刻t27から時刻t30の区間においては、昇圧回路出力VPPの負荷電流Iは減少し、当該負荷電流Iの減少に伴い、制御電圧CON1が下降する。制御電圧CON1の下降による昇圧部電源VDDPの下降は、昇圧部4の昇圧容量C1~C3をポンピングによるものである。そのため、時刻t28から時刻t30の区間において、昇圧回路出力リップルはなだらかに小さくなる。昇圧回路出力リップルは、負荷電流値Iによって決まる。そのため、例えば最大負荷電流Imaxを維持する場合には、昇圧回路出力リップルは昇圧回路出力最大電圧Vmax2に到達する値を維持する。尚、上記制御部2の回路構成やディメンジョン比は一例であり、本発明は本構成に限定されるものではない。また、電源降圧部3及び昇圧部4の回路構成についても同様である。上述のように、昇圧部電源VDDPの電圧値が低い場合には、昇圧容量C1~C3をポンピングする電源の電圧値も低下するため、昇圧能力は小さくなる。同様に、昇圧部電源VDDPの電圧値が高い場合には、昇圧能力は大きくなる。そして、本実施の形態に係る昇圧回路1においては、昇圧回路出力VPPの負荷電流Iに応じて昇圧部電源VDDPが連続的に遷移され、出力負荷Iに応じた最適な昇圧能力を得ることができる。昇圧回路出力リップルは、昇圧回路1の電流能力に比例するため、出力負荷Iに応じた最適な昇圧能力を得ることにより、過剰な昇圧回路出力リップルを抑制することができる。図5に示すVmax1は、従来の昇圧回路例えば特許文献1に係る回路における昇圧回路出力の最大値の推測値である図8参照。上記本実施の形態に係る昇圧回路出力最大電圧Vmax2は、当該従来の昇圧回路出力最大電圧Vmax1より小さくなる。また、本実施の形態における上記出力負荷Iに応じた昇圧部電源VDDPの遷移は、時刻t21~t28間及び時刻t28~t30間におけるなだらかな昇圧回路出力リップルの変化を実現する。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。"