"Nを1以上の自然数とするとき、パスゲートからなる原始2対1マルチプレクサをN段用いて構成した2N対1原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対1マルチプレクサであって、前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対1マルチプレクサとする。前記2N対1マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対1マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする請求項1記載の2N対1マルチプレクサ。Nを1以上の自然数とするとき、パスゲートからなる原始1対2デマルチプレクサをN段用いて構成した1対2N原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した1対2Nデマルチプレクサであって、前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする1対2Nデマルチプレクサ。前記1対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、1対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるようにしたことを特徴とする請求項2記載の1対2Nデマルチプレクサ。Nを1以上の任意の自然数とするとき、前記2N対1マルチプレクサをルックアップテーブルとしたことを特徴とするN変数ルックアップテーブル。前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項1または2記載の2N対1マルチプレクサ。前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項3または4記載の1対2Nデマルチプレクサ。前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする請求項5記載のN変数ルックアップテーブル。しかし、この場合もボディバイアスVBKを0.5Vや-1.0Vとすると、図39のシミュレーション結果に示されるように、VBK05Vの上段の特性はTdr=2.162ns-2.101ns=61ps、Tdf=3.170ns-3.100ns=70psであり、VBK=-1.0Vの下段の特性はTdr=2.240ns-2.114ns=126ps、Tdf=3.200ns-3.112ns=88psであるので、TdrTdfはそれぞれ61ps-70ps=-9ps、126ps-88ps=38psと拡大してしまい、図36の回路のままでは具合が悪い。その原因は、図32の場合と同様にボディバイアスを印加した時の出力バッファインバータの論理しきい値電圧の変化の方向にある。図37にはボディバイアスVBKを0.5Vにした時と、-1.0Vにした時の論理しきい値電圧の変化も示してある。VBK00Vの場合と比較すると、VBK=0.5VのときVTLはより小さくなり、VBK=-1.0Vのときはより大きくなっている。VBK0.5Vのときは、パストランジスタの抵抗はより小さくなっており、また初段出力バッファインバータのVTLも小さくなるので、信号の立ち上がり部分での遅延時間Tdrはさらに小さくなる。一方、立ち下がり部分ではパストランジスタの抵抗はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。そのため入力信号波形の立ち上がり部分と立ち下がり部分での伝搬遅延時間の差、すなわちTdr-Tdfの値が拡大すると考えられる。上記シミュレーションではセレクターを例にとったが、もっと多入力のマルチプレクサやデマルチプレクサにおいても同様な議論が成り立つ。また、TGを用いたマルチプレクサまたはデマルチプレクサの場合でもPMOSTによる面積増加を少なくするため、PMOSTとNMOSTを同じ素子寸法にすることが考えられる。このことは、特にいわゆるフィン形DGMOSTを用いた場合に有効である。すなわち、フィン形DGMOSTではフィンの高さがチャネル幅を決定するため、チャネル幅を増やそうとする場合はフィンの数を増やさなければならず、素子面積の増加を招くからである。同じ素子寸法のPMOSTとNMOSTを用いると、両者の電流駆動能力の差により入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が大きくなる。そのため、上記で説明した信号消失や誤り信号の発生の恐れが生じる。図40はPMOSTのMP400およびMP410をNMOSTのMN400およびMN410と同じ素子寸法にしたTGを用いた二入力マルチプレクサのシミュレーションに用いた回路図を示す。初段出力バッファINV600はPMOSTのMP420とNMOSTのMN420で構成された標準CMOSインバータである。簡単のため、制御信号CSはVDDに固定し、CSBはVSSに固定した。すなわち、NET40の信号が選択されるようになっている。シミュレーション結果を図41に示す。VBK=0.0Vのとき、Tdr=2.155ns-2.105ns=50ps、Tdf=3.138ns-3.102ns=36psであり、その差は14psであった。VBK=0.5Vの時は、Tdr=2.149ns-2.105ns=44ps、Tdf=3.134ns-3.100ns=34psで期待通り伝搬遅延時間は小さくなって、その差も小さくなってはいるが、10psとまだ大きい。さらに、VBK=-1.0VのときはTdr=2.197ns-2.133ns=64ps、Tdf=3.160ns-3.114ns=46psであり、その差は18ps大きくなっている。この場合でも初段出力バッファに低しきい値CMOSインバータを用いて、例えばVBK00Vと固定した場合に伝搬遅延時間差を極めて小さくできることはPTを用いた場合と同様である。しかし、VBKを変化させた場合には伝搬遅延時間差が拡大することもPTの場合と同様である。さらに、PTまたはTGで構成したパスゲートを用いた2N対1MUXにおいて、2Nの各入力の論理値を固定しておけば、その入力の論理値の組み合わせパターンによって、N個の独立な制御信号を論理信号と看做した任意のN変数論理関数を表す論理回路が構成できる。これはLUTルックアップテーブル、LookupTableと呼ばれているものである。この場合はN変数ルックアップテーブルと称することにする。ルックアップテーブルにおいても論理値1を転送する場合と論理値0を転送する場合で伝搬遅延時間が異なるから多段接続した場合に信号消失や誤り信号の発生の恐れがある。したがって、MUXをLUTとして用いる場合でも信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間差が極めて少ないことが望まれる。上記問題点に鑑み、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパスゲートとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。また、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、パストランジスタの動作上の欠点に由来する入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。また、本発明は、さらに、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTをそれぞれ同じ素子寸法例えば、同じチャネル長とチャネル幅としたトランスミッションゲートなど、ハイレベルの転送効率の悪くなったトランスミッションゲートを用いるようにしたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTの電流駆動能力の違いによる入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。本発明では以下の解決手段により前記目的を達成する。本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とCMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制した技術思想に特徴を有し、この特徴は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成を採用しているが、このPMOSTのボディ電圧に格別条件はない。ただし、この回路が用いられている部分回路でのVBPが印加される。具体的な解決手段は以下のような構成となる。1構成1:Nを1以上の自然数とするとき、パスゲートからなる原始2対1マルチプレクサをN段用いて構成した2N対1原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対1マルチプレクサであって、前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対1マルチプレクサとする。構成1とすることにより、初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、のボディバイアスVBKではVTLはより大きくなり、-のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように保証する働きがある。2構成2:前記2N対1マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対1マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする構成1記載の2N対1マルチプレクサとする。3構成3:Nを1以上の自然数とするとき、パスゲートからなる原始1対2デマルチプレクサをN段用いて構成した1対2N原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した1対2Nデマルチプレクサであって、前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする1対2Nデマルチプレクサとする。4構成4:前記1対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、1対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの直列電流駆動力より小さくなるように構成したことを特徴とする構成2記載の1対2Nデマルチプレクサとする。5構成5:Nを1以上の任意の自然数とするとき、前記2N対1マルチプレクサをルックアップテーブルとしたことを特徴とするN変数ルックアップテーブル。6構成6:前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成1および2記載の2N対1マルチプレクサ。7構成7:前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成3および4記載の1対2Nデマルチプレクサ。8構成8:前記絶縁ゲート電界効果トランジスタMOSTを四端子二重絶縁ゲート電界効果トランジスタDGMOSTとしたことを特徴とする構成5記載のN変数ルックアップテーブル。本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして図1、4、7のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができる。また、前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられているので、これら本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路においても基本構成の効果が有効に機能する。本発明は、パスゲートを用いたMUX、DEMUXまたはLUTの初段出力バッファに用いられるCMOSインバータ回路において、そのPMOSTは標準CMOSインバータで用いられるPMOSTと比べて電流駆動能力を弱く電流値を小さくし、PMOSTのボディは可変電位をとるボディバイアス電源電圧VBPの電源に接続して、PMOSTのしきい値閾値電圧を可変にできるようにし、NMOSTのボディは固定電位をとる電源電圧、例えばVSSの電源に接続し、NMOSTのしきい値電圧を固定にしてCMOSインバータの論理しきい値電圧を高電源電圧側の電源電圧と低電源電圧側の電源電圧の平均値よりも小さくし、かつボディバイアスによる論理しきい値電圧の変化の方向を正のボディバイアスVBKでは高い方向に変化し、負のボディバイアスVBKでは低い方向に変化するようにしたので、回路全体のボディバイアスを変化させても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の入力ノードから出力ノードまでの伝搬遅延時間の差を極めて小さく保つことができる。本発明は、上記のように、MUX、DEMUXおよびLUTの出力デジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを極めて小さく保つことができるので、パスゲートを用いたMUX、DEMUXまたはLUTを多段接続しても信号消失あるいは誤り信号の発生がないので、巨大入力数のMUXまたは巨大出力数のDEMUXを従来例の素子数より少なくでき、それに伴い従来例より少ない素子面積で構成でき、素子数が少なくなるので低消費電力化が可能となる。さらに、MOSTまたはDGMOSTにそれらのしきい値電圧が高くなるようにボディバイアスを印加しても信号消失あるいは誤り信号の発生は起こらないので、未使用時や低速動作での消費電力の削減が可能となる。さらに、高速動作が優先される場合にMOSTまたはDGMOSTに、それらのしきい値電圧が小さくなるようなボディバイアスを印加することにより信号の消失あるいは誤り信号の発生なしに高速動作のセレクター回路、MUX、DEMUXまたはLUTが実現可能である。トランスミッションゲートを用いたセレクター回路、MUX、DEMUX、LUTにおいて、これらにおけるトランスミッションゲートのPMOSTあるいはPDGMOSTの素子面積を小さくできるので、より小さな素子面積で各回路を実現することができる。本発明の実施の形態を図に基づいて詳細に説明する。本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして例えば、図1、4および7のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができるようにしたものである。前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。以下の説明で使用する測定データを採取した素子は、同じ仕様、同じ規格のものを使用した。具体的には、測定データは、例示すれば、90nmノードのMOSTモデルを用い、VDD12V、VSS00Vとした、同じ仕様、同じ規格の素子により採取したデータとなっていて、極めて比較し易くなっている。相補型金属酸化膜半導体集積回路CMOSインバータ回路を構成するP形の絶縁ゲート電界効果トランジスタMOSTPMOSTは、弱い電流駆動力が標準CMOSインバータにおけるP形のMOSTPMOSTより小さい流れる電流値が小さい特徴を示すように構成されている。電流駆動力を小さくするには、例えば、チャネル長を相対的に長く構成する、又は、チャネル長は同じとするがチャネル幅を小さくする、等の手段を採用する。CMOSインバータ回路を構成するN形のMOSTNMOSTは、標準CMOSインバータにおけるN形のMOSTNMOSTと同じか強くなるように構成されている。前記強くは、上記弱いの反対の意味を有し、電流駆動力が標準CMOSインバータにおけるN形のMOSTNMOSTより大きい流れる電流値が大きい。CMOSインバータの入力ノードと出力ノードの間に設けられる正帰還のためのキーパーは、その電流駆動力がパスゲートを構成する絶縁ゲート電界効果トランジスタMOSTの電流駆動力より小さくなるように構成する。厳密にはMUX等の入力からその初段出力バッファの入力までに導通状態で直列接続されたパストランジスタの電流駆動力より小さくする。本発明のパスゲートはPTまたはTGを用いて構成したものに限定する。ボディバイアス電源の電圧値によってMOSTのしきい値電圧が制御できる。論理しきい値電圧VTLが小さいCMOSインバータは、例えば、PMOSTのチャネル幅を、標準CMOSバッファインバータの場合より小さくするか、NMOSTのチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、のボディバイアスVBKではVTLはより大きくなり、-のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがある。図1は二個のパストランジスタM1およびM2を用いたセレクター回路で、本発明に共通な基本構成の実施例1を示したものである。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSBに接続される。M1とM2のボディ端子はNMOST用ボディバイアス電源VBNに接続され、可変にできる。NET5に接続される初段出力バッファINV1はPMOSTのM3とNMOSTのM4で構成されたCMOSインバータで、M3とM4の素子寸法はそれぞれ、図32のMP340およびMN330と同じである。すなわち、図32の低しきい値CMOSインバータと同じ素子寸法である。ただし、M3のボディ端子はPMOST用ボディバイアス電源VBPに接続され可変にできるようになっているが、M4のボディバイアスはVSSに固定されている点で異なっている。本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためM1のゲートに印加されている制御信号CSはVDDに、M2のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET3の信号が選択されるようにした。制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM4のボディバイアスはそのしきい値電圧を変更することができ、例えばVSSとは異なる固定電圧に接続しても良い。図2はこの図1の回路の入力信号の立ち上がり部分の遅延Tdrと立ち下がり部分の遅延Tdfのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用パストランジスタのボディバイアスもVBKのボディバイアスVBKは0.5V、0.0V、-1.0Vの三種類で行った。VBK=0.0Vの場合のシミュレーション結果は当然ながら図34と同じであるから図2での図示は省略するが、Tdr=51ps、Tdf=49psであって、その差TdrTdfは2psとなる。図2に示す、VBK0.5Vの場合は、Tdr47ps、Tdf44psとなり、TdrとTdfの差は3psであって、図35の場合、すなわち低しきい値CMOSインバータのNMOSTのボディバイアスも可変とした場合の-6psより改善されている。さらに図2に示す、VBK=-1.0Vの場合は、Tdr=64ps,Tdf=55psで、その差は9psであって、図35で示すTdrとTdfの差49psと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できていると言える。この効果を奏する理由は、図1の初段出力バッファインバータに用いた低しきい値CMOSインバータINV1のボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方に可変のボディバイアスを印加した図32で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV400のそれと異なるからである。すなわち、INV400では図33で示されるように、のボディバイアスVBKではVTLはより小さく、-のボディバイアスVBKではより大きくなるが、図3に示すように、本発明のINV1では逆になる。すなわち、のボディバイアスVBKではVTLはより大きくなり、-のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M2のボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがあるからである。図4は二個のパストランジスタM1およびM2を用いたセレクター回路で本発明の実施例2を示したものである。M1およびM2は実施例1の図1と同じ素子を用いた。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSBに接続される。M7はキーパーPMOSTでその素子寸法は図36のMP330と同じである。M1とM2のボディはNMOST用ボディバイアス電源VBNにより可変にできる。またキーパーM7のボディはPMOST用ボディバイアス電源VBPに接続され可変に出来るようになっている。NET5に接続される初段出力バッファINV2はNMOSTのM5とPMOSTのM6で構成された低しきい値電圧CMOSインバータで、M5とM6の素子寸法はそれぞれ、図36のMN320およびMP350と同じである。すなわち、図36の低しきい値CMOSインバータINV500と同じ素子寸法であるが、M5のボディバイアスはVSSに固定し、M6のボディ端子はボディバイアス電源VBPに接続され可変にできるようになっている点で異なっている。本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためM1のゲートに印加されている制御信号CSはVDDに、M2のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET3の信号が選択されるようにした。制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM5のボディバイアスはそのしきい値電圧を変更する場合VSSとは異なる固定電圧に接続しても良い。図5はこの図1の回路の入力信号の立ち上がり部分の遅延Tdrと立ち下がり部分の遅延Tdfのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは0.5V、0.0V、-1.0Vの三種類で行った。VBK=0.0Vの場合は当然ながら図38と同じであるから図5での図示は省略するが、Tdr=2.180ns-2.105ns=75ps、Tdf=3.180ns-3.107ns=73psであって、その差TdrTdfは2psとなる。しかし、VBK=0.5Vの場合は、Tdr=2.169ns-2.100ns=72ps、Tdf=3.174ns-3.102ns=69psとなり、TdrとTdfの差は3psであって、図39の場合のTdrとTdfの差-9psより改善されている。さらにVBK=-1.0Vの場合は、Tdr=2.200ns-2.116ns=84ps,Tdf=3.203ns-3.115ns=88psで、その差は-4psであって、図39のTdrとTdfの差38psと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できたと言える。この効果を奏する理由は、実施例1と同様である。図4の初段出力バッファインバータに用いた低しきい値CMOSインバータのINV2のボディバイアスを、NMOSTは固定し、PMOSTは可変とする構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方にボディバイアスを印加した図36で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV500のそれと異なるからである。すなわち、INV500では図37で示されるように、のボディバイアスVBKではVTLはより小さく、-のボディバイアスVBKではより大きくなるが、図6に示すように、本発明のINV2では逆になる。すなわち、のボディバイアスVBKではVTLはより大きくなり、-のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M2のボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように補償する働きがあるからである。図7は実施例3を示す。実施例3は、図1の実施例1において、パストランジスタNMOSTM1の代わりに、第1のトランスミッションゲートを設け、パストランジスタNMOSTM2の代わりに、第2のトランスミッションゲートを設けた構成をとる。NMOSTのM8とPMOSTのM10で第一のトランスミッションゲートを構成し、NMOSTのM11とPMOSTのM9で第二のTGを構成し、これらを用いたセレクターまたは2対1マルチプレクサを構成している。その初段出力バッファには、NMOSTのM12とPMOSTのM13とで構成される低しきい値CMOSインバータINV3を用い、かつM12のボディバイアスは固定し、M13のボディバイアスは可変とする。なお、M12およびM13は上記実施例1のINV1や実施例2のINV2で用いたものと同じではなく、一般にはパスゲートの種類やその段数、回路ノードでの負荷容量の値などで設定値が異なる。実施例3ではシミュレーションで、VBK00Vのとき、遅延時間差が最小になるように設定した。図8は実施例3のシミュレーション結果を示す。この場合も同様に簡単のためCSは高電位側電源線の電位VDDとし、CSBは低電位側電源線の電位VSSに固定した。すなわち、入力ノードNET3の信号が選択された構成となっている。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは0.5V、0.0V、-1.0Vの三種類で行った。VBK=0.0Vの場合はTdr=2.142ns-2.102ns=40ps、Tdf=3.145ns-3.105ns=40psで遅延時間差はない。VBK=0.5Vの場合は、Tdr=2.138ns-2.100ns=38ps、Tdf=3.137ns-3.100ns=37psとなり、TdrとTdfの差は1psであって、従来回路の結果の図41の場合のTdrとTdfの差10psより改善されている。さらにVBK=-1.0Vの場合は、Tdr=2.158ns-2.114ns=44ps,Tdf=3.165ns-3.115ns=50psで、その差は-6psであって、同じく従来回路の図41の場合の18psより大きく改善されている。上で用いた本発明の低しきい値CMOSインバータの回路と記号を図9に示す。図9は通常のバルク形MOSTを用いた場合を示している。NMOSTのM30は標準CMOSインバータで用いられたNMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。M20は、標準CMOSインバータで用いられたPMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M30より電流駆動能力を弱くしたPMOSTであって、これによりボディバイアスVBK00Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。M20とM30の各ドレインを接続して出力ノードOUTとし、各ゲート端子を接続して入力ノードINとする。M20およびM30の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M30のボディ端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M20のボディ端子はVSSに接続し、そのしきい値電圧は固定する。また、M20とM30のチャネル幅は必要に応じて比例的に大きくしても良い。図9は四端子二重ゲート電界効果トランジスタを用いた場合を示している。N形のDGMOSTのM40はDGMOSTによる標準CMOSインバータで用いられたN形のDGMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。M50は、標準CMOSインバータで用いられたP形のDGMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M40より電流駆動能力を弱くしたPDGMOSTであって、これによりボディバイアスVBK00Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。M40とM50の各ドレイン端子を接続して出力ノードOUTとし、各第一ゲート端子を接続して入力ノードINとする。M40およびM50の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M50の第二ゲート端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M40の第二ゲート端子はVSSに接続し、そのしきい値電圧は固定する。また、M40とM50のチャネル幅は必要に応じて比例的に大きくしても良い。さらに、パスゲートがPTの場合は、入力から出力まで導通状態で従属接続されたパスゲートの電流駆動能力よりも十分弱いPMOSTキーパーでOUTからINに必要に応じて正帰還がかけられる。キーパーのボディ端子もボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。これはパスゲートのPTのボディ端子はボディバイアス電圧VBNなる電源線に接続され、そのしきい値電圧を制御するが、その場合の電流駆動能力変化に対応するためである。パスゲートがTGの場合はこのキーパーは不要である。図9は回路記号を示す。なお、記号ではVDD、VSSおよびVBPは省略されるが、実際の動作ではこれらの電圧を持つ電源線に接続されているものとする。もっと多入力のマルチプレクサの場合も同様である。例えば8入力のマルチプレクサ8対1マルチプレクサは図10のように構成すれば良い。すなわち、パスゲートのみで構成した原始4対1マルチプレクサのMX041およびMX042の入力ノードを用いて8個の入力ノードIN01ないしIN08を構成し、その出力ノードN140およびN150は原始2対1マルチプレクサMX021の入力ノードにそれぞれ接続する。MX021の出力ノードN160には本発明による低しきい値CMOSインバータINV4の入力ノードを接続し、その出力を8対1マルチプレクサとしての出力OUTとする。OUTには入力信号の反転が出力されるが必要に応じて非反転とするにはその後に標準CMOSインバータ等によるバッファを接続すれば良い。また、図では省略されているが、必要に応じてINV4の出力と入力間にキーパーを接続する。DEMUXの場合は信号が通る経路に関してはMUXと同様であるから、上記と同様な低しきい値初段出力バッファを用いればDEMUXの場合もボディバイアスを変化させても遅延時間差を小さくできることは明らかである。例えば、4出力のデマルチプレクサは図11のように構成すればよい。"