基板の上に複数個の膜が垂直積層された形態にアレイされたメモリーセルと、少なくとも一方が互いに連結されて1つの導電性ピースになる、複数個の垂直積層された上部非メモリーセル及び下部非メモリーセルと、を含む三次元半導体メモリー素子であって、前記メモリーセルは垂直チャンネルによって直列連結され、前記垂直チャンネルは前記基板に隣接し、前記下部非メモリーセルと連結された下段から前記上部非メモリーセルと連結された上段まで伸張され、前記複数個の膜は階段形構造をなし、前記複数個の膜の各々はパッドとして利用される連続的に端部を含むことを特徴とする、3次元半導体メモリー素子。前記複数個の垂直積層された非メモリーセルは、前記複数個の垂直積層された非メモリーセルの中の1つを含む前記複数個の膜の中の1つのパッドから垂直伸張する導電体によって連結された、請求項1に記載の3次元半導体メモリー素子。前記導電体は前記複数個の垂直積層非メモリーセルの各ゲートの縁を垂直連結する、請求項2に記載の3次元半導体メモリー素子。前記複数個の膜の中の1つの膜のパッドと接する複数個のコンタクトをさらに含み、前記複数個のコンタクトの中の1つのコンタクトは伸張されて前記最上層非メモリーセルを含む前記複数個の膜の中の1つの膜のパッドと接触して貫通する、請求項3に記載の3次元半導体メモリー素子。基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含み、前記ゲートスタックは、前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、各々のワードラインを有し、そしてセルトランジスターと連結される複数個の中間膜と、を含み、前記複数個の中間膜は前記下部選択ラインと前記上部選択ラインとの間に配置される、3次元半導体メモリー素子。前記下部膜は前記複数個の中間膜によって露出された前記下部膜の端部である下部パッドを含み、前記複数個の中間膜は連続的に露出された中間パッドを各々含み、前記複数個の上部膜は各々複数個の上部パッドの中の1つを含み、前記複数個の上部膜内で上部パッドは互いにオーバーレイされた、請求項5に記載の3次元半導体メモリー素子。前記下部パッドと前記複数個の上部パッドとの中の少なくとも1つは前記中間パッドの中のいずれか1つに比べて広い、請求項6に記載の3次元半導体メモリー素子。前記複数個の上部膜は、第1上部非メモリートランジスターと連結された第1導電ラインと第1パッドとを含む第1上部膜と、前記第1上部膜の下に配置される、第2上部非メモリートランジスターと連結された第2導電ラインと第2パッドを含む第2上部膜と、を含む、請求項5に記載の3次元半導体メモリー素子。前記第1及び第2パッドは電気的に連結され、互いに直接的にオーバーレイされた、請求項8に記載の3次元半導体メモリー素子。前記第2上部膜から伸張されて前記第1上部膜を貫通する垂直導電体をさらに含む、請求項9に記載の3次元半導体メモリー素子。前記第2パッドは前記第1パッドによって露出され、前記半導体素子は、前記第1パッドから垂直伸張された第1導電体と、前記第2パッドから垂直伸張された第2導電体と、を含み、前記第1及び第2導電ラインは前記第1及び第2導電体によって連結された、請求項8に記載の3次元半導体メモリー素子。前記下部パッドは前記上部パッドに比べて広い、請求項6に記載の3次元半導体メモリー素子。前記下部選択ラインは接地選択ラインであり、前記上部選択ラインはストリング選択ラインである、請求項5に記載の3次元半導体メモリー素子。基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含み、前記ゲートスタックは、互いに連結されて第2導電性ピースになって下部選択ラインを成し、前記下段に隣接する下部非メモリートランジスターに連結される導電体を各々含む複数個の下部膜と、互いに連結されて単一の導電性ピースになって上部選択ラインを成し、前記上段に隣接する上部非メモリートランジスターに連結される導電体を各々含む複数個の上部膜と、各々セルトランジスターと連結されたワードラインを含み、前記下部選択ラインと前記上部選択ラインとの間に配置される複数個の中間膜と、を含む、3次元半導体メモリー素子。前記複数個の下部膜は、第1下部パッドを有する第1下部膜と、第2下部パッドを有し、前記第1下部膜上に配置された第2下部膜と、を含む、請求項14に記載の3次元半導体メモリー素子。前記第1及び第2下部パッドは電気的に連結され、互いにオーバーレイされ、前記半導体素子は前記第2下部パッドから垂直伸張される導電体をさらに含む、請求項15に記載の3次元半導体メモリー素子。前記第1下部パッドは前記第2下部膜によって露出され、前記半導体素子は前記第1下部パッドから垂直伸張される第1導電体と前記第2下部パッドから垂直伸張される第2導電体とをさらに含む、請求項15に記載の3次元半導体メモリー素子。前記第1及び第2下部パッドの中の少なくとも1つは、各々前記複数個の中間膜と連結された複数個の中間パッドの中のいずれか1つに比べて広い、請求項15に記載の3次元半導体メモリー素子。前記下部選択ラインは接地選択ラインであり、前記上部選択ラインはストリング選択ラインである、請求項14に記載の3次元半導体メモリー素子。基板から伸張される複数個の垂直チャンネルを形成する工程と、各々ゲートを含む複数個の膜を垂直積層して階段構造を有するゲートスタックを形成する工程と、を含み、前記複数個の膜の中で最上層膜と最下層膜の中の少なくとも1つは導電体によって連結された隣接する多重膜を含む、半導体素子の製造方法。前記ゲートスタックを形成する工程は、前記基板上に互いに離隔された複数個の犠牲膜を積層して第1モールドスタックを形成する工程と、前記第1モールドスタックをパターニングして前記階段の構造を形成する工程と、前記犠牲膜を導電膜で代替してゲートを形成する工程と、を含む、請求項20に記載の半導体素子の製造方法。前記第1モールドスタックの前記階段の構造を形成する工程は、順次縮小されるか、或いは拡大されるマスクを利用する蝕刻工程を順次に進行して前記階段の構造の一部を反複形成することによって、前記複数個の犠牲膜を順次にパターニングする工程を含む、請求項21に記載の半導体素子の製造方法。前記導電体を形成する工程をさらに含み、前記導電体を形成する工程は、前記犠牲膜の中で最上層の第1犠牲膜と前記第1犠牲膜の下に隣接配置された第2犠牲膜を同時にパターニングして離隔された第1及び第2犠牲膜パターンを形成する工程と、前記第1及び第2犠牲膜パターンの側面と接触する第1連結膜パターンを形成する工程と、前記第1及び第2犠牲膜パターンと前記第1連結膜パターンとを前記導電膜で代替して前記第1及び第2犠牲膜パターンからは多重膜を構成する第1及び第2ゲートを形成し、前記第1連結膜パターンからは前記導電体を形成する工程と、を含む、請求項22に記載の半導体素子の製造方法。前記第1連結膜パターンを形成する工程は、前記第1モールドスタック上に前記犠牲膜と同一な組成及び同一な蝕刻選択比の中の少なくとも1つを有する物質で第1連結膜を形成して前記第1及び第2犠牲膜パターンを覆う工程と、前記第1連結膜を異方性蝕刻して前記第1及び第2犠牲膜パターンの側面の上に前記第1連結膜パターンを形成する工程と、を含む、請求項23に記載の半導体素子の製造方法。前記第1及び第2犠牲膜の厚さの中の少なくとも1つは他の犠牲膜の厚さと相異なる、請求項23に記載の半導体素子の製造方法。前記ゲートスタックを形成する工程は、前記基板の上に離隔された複数個の導電性膜を積層して第2モールドスタックを形成する工程と、前記第2モールドスタックをパターニングして前記階段の構造を形成する工程と、を含む、請求項21に記載の半導体素子の製造方法。前記第2モールドスタックの前記階段の構造を形成する工程は、順次縮小されるか、或いは拡大されるマスクを利用する蝕刻工程を順次に進行して前記階段の構造の一部を反複形成することによって、前記複数個の導電性膜を順次にパターニングする工程を含む、請求項26に記載の半導体素子の製造方法。前記導電体を形成する工程をさらに含み、前記導電体を形成する工程は、前記導電性膜の中で最上層の第1導電性膜と前記第1導電性膜下に隣接配置された第2導電性膜を同時にパターニングして離隔された第1及び第2導電性膜パターンを形成する工程と、前記第1及び第2導電性膜パターンの側面と接触する第2連結膜パターンを形成する工程と、を含む、請求項26に記載の半導体素子の製造方法。前記第2連結膜パターンを形成する工程は、前記第2モールドスタックの上に前記導電性膜と同一な組成を有する物質で第2連結膜を形成して前記第1及び第2導電性膜パターンを覆う工程と、前記第2連結膜を異方性蝕刻して前記第1及び第2導電性膜パターンの側面上に前記第2連結膜パターンを形成する工程と、を含む、請求項28に記載の半導体素子の製造方法。前記第1及び第2導電性膜の厚さは他の導電性膜の厚さと相異なる、請求項21に記載の製造方法。本発明の多様な実施形態は向上された集積度を有する半導体素子及びその製造方法を提供する。本発明の一実施形態は工程事故を未然に防止することによって、優れた電気的特性を具備する素子の製造収率を高くすることができる。本発明の他の実施形態はこのような半導体素子の製造方法を提供する。本発明の一実施形態はワードラインパッドに連結されるコンタクトの形成の時に発生する工程エラーを最少化するか、或いは防止する。本発明の他の実施形態はこのような半導体素子の製造方法を提供する。一実施形態において、基板上に複数個の膜が垂直積層された形態にアレイされた複数個のメモリーセルと、少なくとも一方が互いに連結されて1つの導電性ピースCONDUCTIVEPIECEになる、複数個の垂直積層された上部非メモリーセル及び下部非メモリーセルと、を含む三次元半導体メモリー素子であって、前記メモリーセルは垂直チャンネルによって直列連結され、前記垂直チャンネルは前記基板に隣接し、前記下部非メモリーセルと連結された下段から前記上部非メモリーセルと連結された上段まで伸張され、前記複数個の膜は階段形構造を成して、前記複数個の膜各々はパッドに利用される連続的に露出された端部を含むことを特徴とする、3次元半導体メモリー素子が提供される。他の実施形態において、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイとを含む3次元半導体メモリー素子が提供される。前記ゲートスタックは前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、各々ワードラインを有し、セルトランジスターと連結される複数個の中間膜と、を含む。前記複数個の中間膜は前記下部選択ラインと前記上部選択ラインとの間に配置される。その他の実施形態において、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む3次元半導体メモリー素子が提供される。前記ゲートスタックは複数個の下部膜、複数個の上部膜、及び複数個の中間膜を含む。前記複数個の下部膜の各々は、前記下段に隣接する下部非メモリートランジスターに連結され、互いに連結されて第2導電体になって下部選択ラインを構成する導電体を含む。前記複数個の上部膜の各々は、前記上段に隣接する上部非メモリートランジスターに連結され、互いに連結されて単一の導電性ピースになって上部選択ラインを構成する導電体を含む。前記複数個の中間膜の各々はセルトランジスターに連結されたワードラインを含み、前記下部選択ラインと前記上部選択ラインとの間に配置される。その他の実施形態において、半導体素子を製造する方法が提供される。前記方法は基板から伸張する複数個の垂直チャンネルを形成する工程と、各々ゲートを含む複数個の膜を垂直積層して階段構造を有するゲートスタックを形成する工程と、を含み、前記複数個の膜の中で最上層膜と最下層膜との中の少なくとも1つは導電体によって連結された隣接する多重膜を含む。上述したように、本発明の一実施形態によれば、2段の選択ライン構造によってコンタクトホール形成するのに必要とする蝕刻工程マージンを十分に確保でき、またコンタクトホールの深さが異なるので、過度蝕刻の危険性を根本的に防止できる。したがって、本発明の実施形態による半導体素子及びをそれを製造する方法は工程の不良を無くして収率を向上させ得り、また、パッドの数が減少することによって、パッド面積及び/又はコンタクト数を減らし、これにより素子の大きさ乃至面積を減少させて素子の小型化を成し得る効果がある。以下、本発明の一実施形態による半導体素子及びその製造方法を添付した図面を参照して詳細に説明する。従来技術と比較した本発明の長所は、添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最もよく理解できる。図面において、同一な参照符号は多様な図面を通じて同一な構成要素を示す。詳細な説明及び図面を通じて、同一な符号は同一又は類似な構成要素を示す。図1A及び図1Bは本発明の実施形態による半導体素子を示した斜視図である。図1A及び図1Bを参照すれば、半導体素子1は半導体基板190の上に半導体基板から上へ伸張されて提供された複数個の垂直チャンネル110と、その垂直チャンネル110の延長方向に沿って垂直積層されたワードラインWL及び選択ラインSSL、GSLを構成する複数個のゲート150と、その垂直チャンネル110と電気的に連結された複数個のビットライン170とを包含できる。これらの幾何学的で相対的な表現例:垂直、水平、上、下、隣接、上部、下部等は本明細書の説明を簡単にするために使用されたことを理解しなければならない。当業者はこのような用語の目的が構成要素を任意的に、且つ相対的に叙述することであることを認知できる。このような用語の目的は記載された実施形態の配置を与えられた配向や幾何学的な模様に限定することではない。複数個の垂直チャンネル110の各々の下部は半導体基板190に接続され、その上部はコンタクトパッド172の媒介の下、ビットライン170に接続できる。複数個のゲート150は半導体基板190と隣接する接地選択ラインGSL、ビットライン170に隣接するストリング選択ラインSSL、接地選択ラインGSLとストリング選択ラインSSLとの間に配置された複数個のワードラインWLを成し得る。1つの垂直チャンネル110に沿って垂直的に離隔配置された接地選択ラインGSL、複数個のワードラインWL及びストリング選択ラインSSLは電気的に直列連結されて、1つのセルストリング図1Jの72を構成することができる。複数個のワードラインWLは全てメモリーセルを構成するか、或いは選択ラインSSL、GSLと最も隣接するワードラインWLはダミーセルを構成し、その余りはメモリーセルを構成できる。図1Aの半導体素子1は複数段のメモリーセルが垂直的に直列連結されたセルアレイを含むフラッシュメモリー素子であり得る。本実施形態によれば、選択ラインSSL、GSLの中で少なくともいずれか1つは複数段の構造であり得る。例えば、ストリング選択ラインSSLが2段の構造であり得、これにより、ストリング選択ラインSSLを構成するセルのチャンネルの長さが拡大されて漏洩電流特性が向上され得る。接地選択ラインGSLは1段の構造或いは2段の構造であり得る。これによれば、ストリング選択ラインSSLを構成するゲート150は2段の構造のライン形態を成し、ワードラインWLは大体に四角形の1段プレート形態を成し、接地選択ラインGSLを構成するゲート150は大体に方形プレート形態、或いは2段の構造の方形プレート形態を成し得る。これに加えて、選択ラインSSL、GSLの中で少なくともいずれか1つは上下両段が同一又は類似な大きさを有し、互いに連結されて一体化され得るので、図2A及び図2Bを参照して後述するように、半導体素子1の大きさを減らし得る。2段の構造のストリング選択ラインSSLの上部縁及び/又は上部角はラウンドround形態を有することができる。類似に、2段の構造の接地選択ラインGSLの上部縁及び/又は上部角はラウンド形態を有することができる。ワードラインWLの上部縁及び/又は上部角は角を成す形態或いはラウンド形態を有することができる。ワードラインWLと接地選択ラインGSLとを構成するゲート150はワードラインカット135によって分けられた分岐151を包含できる。ワードラインカット135によって分けられた分岐151には垂直チャンネル110が貫通する複数個のチャンネルホール104が形成されていることがあり得る。半導体素子1はラインGSL、WL、SSLを駆動回路に連結する複数個のコンタクト160を包含できる。コンタクト160は垂直柱のようなプラグ形態であり得、その下部はゲート150に接続され、その上部は駆動回路に連結された金属ライン184、185と電気的に連結され得る。一例として、コンタクト160はコンタクトパッド162を媒介に金属ライン184、185と接続することができる。金属ライン184、185はストリング選択ラインSSLをストリング選択ライン駆動回路に電気的に連結する第1金属ライン184と、ワードラインWLと接地選択ラインGSLをワードライン駆動回路と接地選択ライン駆動回路に各々連結する第2金属ライン185とを包含できる。図1Bに図示したように第2金属ライン185は接地選択ラインGSLを接地選択ライン駆動回路に連結する金属ライン185gと、ワードラインWLをワードライン駆動回路に連結する金属ライン185wを包含できる。図1Aを再び参照すれば、コンタクト160と金属ライン184、185との間にまるで再配線のような中間金属ライン180、181がさらに配置され得る。中間金属ライン180、181は第1金属ライン184と電気的に連結された第1中間金属ライン180と、第2金属ライン185と電気的に連結された第2中間金属ライン181とを包含できる。この場合、第1中間金属ライン180はコンタクトパッド182を媒介に第1金属ライン184と接続され、第2中間金属ライン181はコンタクトパッド183を媒介に第2金属ライン185と接続され得る。ゲート150は均一、或いは非均一である厚さを有することができる。一例として、ゲート150はワードラインWL及び選択ラインGSL、SSLと関係なく同一な厚さを有することができる。他の例として、ワードラインWLを構成するゲート150は第1厚さを有し、選択ラインGSL、SSLをなすゲート150は第1厚さより小さいか、或いは大きい第2厚さを有することができる。一例として、第2厚さは第1厚さより大きくなり得る。この場合、複数個のゲート150の間の垂直距離は均一であるか、或いは非均一であり得る。例えば、図1Dに示したように所定の絶縁膜101は形成位置に関係なく均一な厚さを有することができる。他の例として、複数個のワードラインWLの間の絶縁膜101は第3厚さを有し、ワードラインWL及び接地選択ラインGSLの間及び/又はワードラインWL及びストリング選択ラインSSLの間の絶縁膜101は第3厚さより小さいか、或いは大きい第4厚さを有することができる。例えば、第4厚さは第3厚さより大きくなり得る。図1Aを再び参照すれば、ゲート150は4つの側面が階段をなすピラミッド構造のゲートスタック105を成し得る。この場合、ゲート150又は各々のゲート150を含む構成膜の各々は上に隣接する上部ゲート150によって覆われず、露出されてコンタクト160が接続される場所を提供するパッド152を包含できる。パッド152はゲート150の中で露出された一部を示し、本実施形態では別に形成される部分ではない。ゲート150は階段形態に積層されているので、複数個のパッド152もやはり階段形態を成し得る。したがって、複数個のコンタクト160の各々の高さは不均一になり得る。この場合、複数個のコンタクトホール図4Hの137を形成するための蝕刻工程の時、上部に配置されたゲート150が意図せずとも蝕刻されて、隣接する上下のゲート150を貫通するコンタクトホール137が形成され得る。ストリング選択ラインSSLの上部パッド152及び/又は接地選択ラインGSLの下部パッド152はワードラインWLの中間部パッド152に比べてその幅乃至広さがより大きくなり得る。これに対しては図4Fを参照して詳細に後述される。本実施形態によれば、選択ラインSSL、GSLの中で少なくともいずれか1つは複数段、例えば2段の構造になっており、その2段の構造が構造的に互いに連結されている。例えば、ストリング選択ラインSSLは2段の構造になっており、ストリング選択ラインSSLをなすゲート150のパッド152が上下連結されている。これにより、図2Cを参照して後述するように、蝕刻マージンが十分に確保できるので、過度蝕刻の危険性が無いか、或いは顕著に減らし得る。2段の構造のストリング選択ラインSSLに電気的に連結されるコンタクト160は上段の選択ラインSSLに接続するか、或いは上段の選択ラインSSLを貫通して下段の選択ラインSSLに接続できる。他の例として、選択ラインSSL、GSLの中で接地選択ラインGSLは上下パッド152が上下連結された2段の構造になることができる。接地選択ラインGSLに電気的に連結されるコンタクト160は上段の選択ラインGSLに接続され得る。その他の例として、ストリング選択ラインSSLと接地選択ラインGSLの各々は上下パッド152が上下連結された2段の構造であり得る。図1C乃至図1Gは本発明の実施形態による図1Aの半導体素子の一部を拡大して示した斜視図である。図1C及び図1Dを参照すれば、隣接する2つのゲート150の間には絶縁膜101が配置され、垂直チャンネル110とゲート150との間には情報を格納する情報格納膜140が介在され得る。情報格納膜140は垂直チャンネル110の側面を囲む電荷格納膜143を包含できる。例えば、電荷格納膜143はトラップ絶縁膜、フローティングゲート、導電性ナノドットconductivenanodotを含む絶縁膜の中のいずれか1つであり得る。一実施形態によれば、情報格納膜140はトンネル絶縁膜141及びブロッキング絶縁膜145をさらに包含できる。ゲート150が垂直積層されているので、垂直チャンネル110の延長方向に沿って直列連結された複数個のメモリーセル115が構成され得る。図1Eを参照すれば、垂直チャンネル110はその内部に絶縁体111を有する中が空いたチューブ或いはマカロニmacaroni構造であり得る。絶縁体111が垂直チャンネル110の内部を占めるので、垂直チャンネル110は図1Dの構造に比べて薄い厚さを有し、これはキャリヤーのトラップサイトを減らして電気的特性を向上させ得る。図1F及び図1Gを参照すれば、情報格納膜140は垂直チャンネル110の側壁に沿って垂直延長された形態を有することができる。前記構造によれば、情報格納膜140が隣接する2つの絶縁膜101の間に形成されていないので、隣接する2つの絶縁膜101の間の垂直距離を減らすことができ、これにより半導体素子1の全体的な垂直高さを減らし得る。情報格納膜140は垂直チャンネル110に接するトンネル絶縁膜141と、ゲート150に接するブロッキング絶縁膜145と、トンネル絶縁膜141及びブロッキング絶縁膜145の間に形成された電荷格納膜143とを包含できる。垂直チャンネル110は図1Cのようなバルク構造、或いは図1Eのようなマカロニ構造を有することができる。図1Hは本発明の実施形態による半導体素子を示した斜視図である。図1Hを参照すれば、半導体素子1aは半導体基板190の上に複数個の垂直チャンネル110が形成されており、垂直チャンネル110の延長方向に沿ってゲート150が上下積層されたゲートスタック105aを包含できる。ゲートスタック105aは対向する両側に階段形態を有することができる。これによれば、ゲート150は対向する両側、例えばビットライン170の延長方向と大体直交する両方向に階段形態をなすが、残りの方向には垂直形態に積層され得る。それ以外の半導体素子1aの構造は図1A乃至図1Gに図示された半導体素子1に関連されて前述した構造と実質的に類似である。図1Iは本発明の実施形態による半導体素子を示した斜視図である。図1Iを参照すれば、半導体素子1bは半導体基板190の上に垂直チャンネル110の延長方向に沿ってゲート150が上下積層された一側階段形ゲートスタック105bを包含できる。これによれば、ゲート150はいずれか一側、例えばビットライン170の延長方向と大体直交するいずれか一方向に階段形態をなすが、残りの方向には垂直形態に積層され得る。それ以外の半導体素子1bの構造は図1A乃至図1Gに図示された半導体素子1に関連されて前述した構造と実質的に類似である。図1Jは図1A乃至図1Gに図示された半導体素子1を説明する等価回路図である。図1Jを図1A及び図1Bと共に参照すれば、半導体素子1において、ワードラインWLをなすゲート150と垂直チャンネル110とはメモリーセル、或いはメモリートランジスター115を成し、ストリング選択ラインSSLをなすゲート150と垂直チャンネル110とは上部非メモリーセル、或いは上部非メモリートランジスター76を成し、接地選択ラインGSLをなすゲート150と垂直チャンネル110とは下部非メモリーセル、或いは下部非メモリートランジスター74を成し得る。半導体基板190の一部はソースとして構成され、共通ソースラインCSLに相当する。1つの垂直チャンネル110に沿って定義された上部非メモリーセル76、下部非メモリーセル74、及びこれら非メモリーセル74、76の間の複数個のメモリーセル115が直列連結されて1つのセルストリング72を構成し、セルストリング72はビットラインBLに電気的に連結され得る。1つのビットラインBLには複数個のセルストリング72が並列連結され得る。図1Jの等価回路図は図1A乃至図1Gに図示された半導体素子1のみに適用されることではなく、本明細書に開示された他の半導体素子の電気的連結特性に関する情報も提供するものである。図1Jの実施形態において、複数個のワードラインWLの各々は平面構造を有し、セルストリング72に対して実質的に垂直であり得る。複数個のワードラインWLには複数個のメモリーセル115が3次元的に分布され得る。複数個のストリング選択ラインSSLは複数個のビットラインBLをX方向に横切るように配置され得る。Y方向に離隔配列された複数個のストリング選択ラインSSLの各々はX方向に離隔配列された複数個のビットラインBLの各々と電気的に連結されるので、1つのセルストリング72が独立的に選択され得る。接地選択ラインGSLは平面構造を有し、セルストリング72に対して実質的に垂直であり得る。接地選択ラインGSLは垂直チャンネル110と半導体基板190との間の電気的連結を制御できる。図1A乃至図1Gに図示された半導体素子1において、プログラム動作は選択されたワードラインWLと垂直チャンネル110との間に電圧差を設定して電荷を電荷格納膜へ注入することによって具現され得る。一例として、選択されたワードラインWLへプログラム電圧Vprogを印加することによって、ファウラーノルドハイムトンネルリングを利用して垂直チャンネル110からプログラムしようとするワードラインWLに属するメモリーセル115の電荷格納膜へ電子を注入してプログラムを具現することができる。選択されたワードラインWLへ印加されたプログラム電圧は非選択ワードラインに属するメモリートランジスターをプログラムさせることができるので、ブースティング技術を利用して意図しなかったプログラムを防止することができる。読出し動作は、判読しようとするメモリーセル115に連結されたワードラインWLに、例えば、0ボルトvoltに設定し、他のワードラインWLには読出し電圧Vreadを設定する。その結果、判読しようとするメモリーセル115の閾値電圧Vthが0ボルトより大きいか、又は小さいかに依存してビットラインBLに電流が充電されるか否かが決定され、これにしたがって、ビットラインBLの電流を感知することによって判読しようとするメモリーセル115のデータ情報が判読され得る。消去動作はゲート誘導ドレーン漏洩電流GIDLを利用してブロック単位に遂行できる。一例として、選択されたビットラインBLと基板190とに消去電圧Veraseを印加することによって、垂直チャンネル110の電位を上昇させる。この時、垂直チャンネル110の電位は若干遅延されながら上昇されるようにすることができる。これに伴って、接地選択ラインGSLに相当するゲート150の端子でGIDLが発生し、GIDLによって生成された電子は基板190へ放出され、生成された正孔は垂直チャンネル110へ放出される。したがって、消去電圧Verase付近の電位がメモリーセル115の垂直チャンネル110へ伝達され得る。この時、ワードラインWLの電位を0ボルトに設定すれば、メモリーセル115に蓄積された複数個の電子が追い出されてデータ消去が具現され得る。一方、意図しなかった消去動作が行われないように、非選択ブロックのワードラインをフローティングさせ得る。前記方法は本発明の実施形態による図1A乃至図1Gに図示された半導体素子1を動作させる単なる1つの方法である。当業者であれば、これと異なって定義された電圧制御を含む動作方法が本発明の1つ或いはそれ以上の実施形態に変形されて使用できることは認知できる。図1K乃至図1Mは本発明の一実施形態による半導体素子の選択ラインに関連した1つの可能な変形形態を示した斜視図である。図1Kを参照すれば、半導体素子1cは3段の構造のストリング選択ラインSSLを包含できる。例えば、同一又は類似な大きさであり、且つ横に伸張された3つのライン形ゲート150が上下積層されて、3段の構造のストリング選択ラインSSLを構成できる。本実施形態によれば、ストリング選択ラインSSLは3つの非メモリーセルゲート150が共通に連結されて1つの導電体になり得る。ストリング選択ラインSSLに電気的に連結されるコンタクト160は上段の選択ラインSSLに接続されるか、上段の選択ラインSSLを貫通して中間段の選択ラインSSLに接続されるか、或いは上段及び中間段の選択ラインSSLを貫通して下段の選択ラインSSLに接続され得る。接地選択ラインGSLは1段の構造、或いは2段以上の複数段の構造であり得る。例えば、接地選択ラインGSLはストリング選択ラインSSLのような3段の構造であり得る。図1Lを参照すれば、半導体素子1dは同一又は類似な大きさの3つのライン形ゲート150が上下に積層された3段構造のストリング選択ラインSSLを包含できる。本実施形態によれば、ストリング選択ラインSSLは上部の2段の構造と下部の1段の構造とが互に分離された形態を有することができる。例えば、3つのゲート150の中で上部の2つのゲート150が互いに連結されて一体化された2段の構造のストリング選択ラインSSLを成し、下部の1つのゲート150は上部の2段の構造のストリング選択ラインSSLと分離された1段の構造のストリング選択ラインSSLを成し得る。ストリング選択ラインSSLに電気的に連結されるコンタクト160は3つのゲート150の中で最上段のゲート150に接続されるか、最上段或いはその直ぐ下のゲート150を貫通して最下段のゲート150に接続することができる。接地選択ラインGSLは1段の構造、或いは2段以上の複数段の構造であり得る。それ以外の半導体素子1dの構造は図1A乃至図1Gに図示された半導体素子1に関連されて前述した構造と実質的に類似である。図1Mを参照すれば、半導体素子1eは半導体素子1dと同一又は類似に、上部の2段の構造と下部の1段の構造が互いに分離されたストリング選択ラインSSLを包含できる。図1Lの半導体素子1dと異なり、上部の2つのゲート150は互いに同一又は類似な大きさを有するが、最下段のゲート150は上部の2つのゲート150に比べてより大きい大きさを有することができる。ストリング選択ラインSSLには2つのコンタクト160が接続され得る。例えば、半導体素子1eは上部の2段ストリング選択ラインSSL及び下部の1段ストリング選択ラインSSLに各々接続されるコンタクト160を包含できる。これらのコンタクト160は1つの第1中間金属ライン180に共通的に連結され得る。他の例として、ストリング選択ラインSSLには図1Lと同一又は類似に1つのコンタクト160が接続され得る。図1Aを再び参照すれば、半導体素子1において、選択ラインSSL、GSLの中で少なくともいずれか1つは同一又は類似な大きさの上下両段が一体化されているので、半導体素子1の大きさを減らすことができ、コンタクト160の個数を減らすことができ、コンタクト160形成の時、工程マージンを改善させ得る。以下で、本実施形態の半導体素子1と、互いに異なる大きさの上下両段に分離された2段の構造のストリング選択ラインSSL0、SSL1及び接地選択ラインGSL0、GSL1を有する半導体素子10とを比較する。図2A乃至図2Cは本発明の実施形態による図1A乃至図1Gに関連されて前述した半導体素子1を、本発明の他の実施形態による他の半導体素子10と比較した断面図である。図2A及び図2Cは断面図であり、図2Bは平面図である。図2Aを参照すれば、半導体素子1において、同一又は類似な大きさの2段の構造のストリング選択ラインSSL及び/又は同一又は類似な大きさの2段の接地選択ラインGSLが一体化されているので、ストリング選択ラインSSLのパッド152及び/又は接地選択ラインGSLのパッド152が占める面積を減らすことができる。これを半導体素子10のパッド152dが占める面積と比較して見れば、半導体素子1のパッド152が占める面積を顕著に減らせることが分かる。このように半導体素子1は他の半導体素子10に比べて集積度の低下無しに、A程度の大きさ分減少することができる。図2Bはこのような結果を示す。さらに、パッド152の数が減少するので、他の半導体素子10のコンタクト160dの数例:10に比べてコンタクト160の数を減少することができる例:8。図2Cを参照すれば、半導体素子10において、コンタクトホール形成蝕刻工程の時、第1コンタクトホールH1が維持される間に第2コンタクトホールH2の形成に必要とされる蝕刻深さT1は、半導体素子1での蝕刻深さT2に比べてより大きい。低い蝕刻深さT2は第1コンタクトホールH1が上部ストリング選択ラインSSL0を貫通して下部ストリング選択ラインSSL1まで延長されても問題ない蝕刻マージンが確保されているためである。言い換えれば、本実施形態の上下連結された2段の構造のストリング選択ラインSSL構造はコンタクトホール形成の時、充分な工程マージンを確保できる。図2A乃至図2Cに関する説明は、半導体素子1において、ストリング選択ラインSSLが連結された2段の構造であり、接地選択ラインGSLが半導体素子10のように分離された2段の構造である場合、又はこれと反対に接地選択ラインGSLが連結された2段の構造であり、ストリング選択ラインSSLが半導体素子10のように分離された2段の構造である場合にも同一又は類似に適用され得る。図1K乃至図1Mのように3段の構造のストリング選択ラインSSLの場合にもこれと同様である。図3A及び図3Bは本発明の実施形態による半導体素子を示した斜視図である。図3A及び図3Bを参照すれば、半導体素子2は半導体基板290の上に提供された複数個の垂直チャンネル210の延長方向に沿って垂直方向に積層されて複数段のセルを構成する複数個のゲート250を含むピラミッド形ゲートスタック205を具備することができる。他の例として、ゲートスタック205は図1Hと同一又は類似に両側階段形スタック、或いは図1Jと同一又は類似に一側階段形スタックであり得る。ゲート250は階段形態に積層されているので、ゲート250には一部露出された部分であるパッド252が定義され得る。ゲート250のパッド252と接続する複数個のコンタクト260、コンタクト260と電気的に連結されてゲート250を駆動回路に電気的に連結する複数個の金属ライン284、285、垂直チャンネル210と電気的に連結された複数個のビットライン270が提供され得る。金属ライン284、285とコンタクト260との間に複数個の中間金属ライン280、281がさらに提供され得る。ゲート250は上から下まで順にストリング選択ラインSSL、ワードラインWL及び接地選択ラインGSLを構成し、これらのラインSSL、WL、GSLは1つの垂直チャンネル210に沿って電気的に直列連結されて1つのセルストリングを成し得る。ストリング選択ラインSSLを構成するゲート250と接地選択ラインGSLを構成するゲート250との中でいずれか1つはライン形態を、他の1つはプレート形態を有するか、或いは全てライン形態を有することができる。ワードラインWLをなすゲート250はライン形態、或いはプレート形態を有することができる。本実施形態によれば、ストリング選択ラインSSLを構成するゲート250は同一又は類似な大きさの上下両段が互いに連結されて一体化された2段の構造のライン形態であり、接地選択ラインGSLを構成するゲート250は同一又は類似な大きさの上下両段が互いに連結されて一体化された2段の構造の方形プレート形態を成し、ワードラインWLを構成するゲート250は大体に四角形の1段プレート形態であり得る。他の例として、ストリング選択ラインSSLは図1K乃至1Mのように3段の構造であり得る。ストリング選択ラインSSLと接続するコンタクト260はパッド262を媒介に第1金属ライン284と接続するか、或いはパッド282を媒介に第1金属ライン284と接続する第1中間金属ライン280と接続してストリング選択ラインSSLをストリング選択ライン駆動回路に電気的に連結することができる。接地選択ラインGSL及びワードラインWLと接続するコンタクト260はパッド262を媒介に第2金属ライン285と接続するか、或いはパッド283を媒介に第2中間金属ライン281と接続して接地選択ラインGSLを接地選択ライン駆動回路に連結し、ワードラインWLをワードライン駆動回路に連結することができる。第2金属ライン285は接地選択ラインGSLを接地選択ライン駆動回路に連結する金属ライン285gと、ワードラインWLをワードライン駆動回路に連結する金属ライン285wを包含できる。図3C乃至図3Eは本発明の実施形態による図3A及び図3Bに図示された半導体素子2の一部を拡大して示した斜視図である。図3C及び図3Dを参照すれば、隣接する2つのゲート250の間に絶縁膜201が介在され、情報格納膜240は垂直チャンネル210の側壁に垂直チャンネル210の横方向に沿って垂直延長され得る。情報格納膜240は垂直チャンネル210の側壁からトンネル絶縁膜241、電荷格納膜243及びブロッキング絶縁膜245の順に積層された多重膜構造であり得る。ゲート250が垂直チャンネル210の延長方向に沿って直列連結された複数個のメモリーセル215が構成され得る。図3Eを参照すれば、キャリヤーのトラップサイトを比較的減らすことができる薄い垂直チャンネル210を具現するために、垂直チャンネル210はその内部に絶縁体211が満たされたマカロニ構造であり得る。図4A乃至図4Gは本発明の実施形態による半導体素子の製造方法を示した斜視図である。図4Aを参照すれば、半導体基板190のモールドスタック100を形成し、モールドスタック100を貫通して半導体基板190の上面を露出させる複数個のチャンネルホール104を形成できる。半導体基板190は半導体特性を有する物質、例えばシリコンウエハー、或いは絶縁体によって覆った半導体を含む基板であり得る。モールドスタック100は複数個の絶縁膜101と複数個の犠牲膜103とを交互に反復的に積層して形成できる。モールドスタック100の最上部は絶縁膜101で構成され得る。絶縁膜101と犠牲膜103とは蝕刻選択性を有する物質であり得る。例えば、絶縁膜101はシリコン酸化膜やシリコン窒化膜であり、犠牲膜103はシリコン膜、シリコン酸化膜、シリコン窒化膜、及びシリコンカーバイドの中から選択された絶縁膜101とは異なるものであり得る。本実施形態によれば、絶縁膜101はシリコン酸化膜、犠牲膜103はシリコン窒化膜であり得る。図4Bを参照すれば、チャンネルホール104の内に半導体基板190と接続される複数個の垂直チャンネル110を形成できる。一例として、垂直チャンネル110は半導体で形成できる。例えば、垂直チャンネル110はエピタキシャル、或いは化学気相蒸着技術を使用して形成される半導体物質で成すことができ、多結晶、単結晶、及び非晶質構造の中のいずれか1つの構造を包含できる。垂直チャンネル110は図1Cのようなバルク構造、或いは図1Eのようなマカロニ構造で形成できる。前記チャンネル工程以後に階段パターニング工程を進行することができる。例えば、モールドスタック100を階段形にパターニングして階段の構造107を形成できる。図4Bに示したように、モールドスタック100の一側面は階段の構造107にパターニングされ得る。しかし、本発明はこれに限定されない。例えば、モールドスタック100の4つの側面、或いは対向する両側面に階段の構造107が具現され得る。階段パターニング工程の時、最上層の犠牲膜103とその直ぐ下の犠牲膜103とを構造的に連結する第1犠牲スペーサー113aが形成され得る。選択的に最下層の犠牲膜103とその直ぐ上の犠牲膜103とを構造的に連結する第2犠牲スペーサー113bがさらに形成され得る。階段の構造107はモールドスタック100を順次に蝕刻して具現することができる。前記蝕刻工程は後述するようにマスクを順次縮小させるトリム工程、或いはマスクを順次に拡大させるアタッチ工程を採択することができる。図4Cを参照すれば、複数個のワードラインカット135を形成できる。例えば、モールドスタック100の上に絶縁膜130を形成し、例えば異方性蝕刻工程で絶縁膜130及びモールドスタック100をパターニングして、半導体基板190或いは最下層の絶縁膜101を露出させるワードラインカット135を形成できる。この時、最上部の絶縁膜101と犠牲膜103と、その直ぐ下の絶縁膜101と犠牲膜103とがライン形態を有するようにワードラインカット135を形成できる。図4Dを参照すれば、絶縁膜101に対して犠牲膜103を選択的に除去できる蝕刻液を利用する等方性蝕刻工程で犠牲膜103を選択的に除去して、隣接する2つの絶縁膜101の間にリセス領域139を形成できる。例えば、絶縁膜101がシリコン酸化膜であり、犠牲膜103がシリコン窒化膜である場合、燐酸を含む蝕刻液をワードラインカット135を通じて提供することによって、犠牲膜103を除去できる。第1犠牲スペーサー113a及び第2犠牲スペーサー113bは犠牲膜103と共に除去されて第1スペーサー領域139a及び第2スペーサー領域139bが形成され得る。図4Eを参照すれば、リセス領域139及びスペーサー領域139a、139bの内に情報格納膜140とゲート150とを順次に形成して、階段の構造に積層されたゲートスタック105を形成できる。一例として、優れた段差塗布性を有する蒸着工程例:化学気相蒸着又は原子層蒸着工程で、比較的薄い厚さでリセス領域139の内部を実質的にコンフォーマルに覆う情報格納膜140を形成できる。先の実施形態のように、情報格納膜140はトンネル絶縁膜141と、電荷格納膜143と、ブロッキング絶縁膜145とを包含できる。トンネル絶縁膜141はシリコン酸化膜とシリコン窒化膜との中の少なくともいずれか1つを含み、ブロッキング絶縁膜145はシリコン酸化膜と、シリコン窒化膜と、アルミニウム酸化膜との中の少なくともいずれか1つを包含できる。電荷格納膜143はトラップ絶縁膜、フローティングゲート、導電性ナノドットconductivenanodotを含む絶縁膜の中のいずれか1つであり得る。例えば、トンネル絶縁膜141はシリコン酸化膜を、ブロッキング絶縁膜145はシリコン酸化膜やアルミニウム酸化膜を、電荷格納膜143はシリコン窒化膜を包含できる。ゲート150は情報格納膜140で覆われるリセス領域139、139a、139bを満たすように形成できる。一例として、リセス領域139、139a、139b及びワードラインカット135を伝導体を満たし、ワードラインカット135を満たす伝導体を異方性蝕刻工程で選択的に除去してゲート150を形成できる。ゲート150は絶縁膜101によって上下離隔され、垂直積層された階段の構造を有することができる。ゲート150はドーピングされたシリコン、タングステン、金属窒化膜、金属シリサイド膜の中の少なくともいずれか1つを包含できる。一例として、ゲート150はタングステン、チタニウム窒化膜、或いはその組合せで形成され得る。本実施形態によれば、ゲート150は犠牲膜103を除去して形成されたリセス領域139を満たす代替工程replacementprocessで形成されるので、ゲート150の物質種類を多様化することができる。もし、代替工程が適用されない場合、ゲート150を金属性物質で形成するのには難点があり得る。例えば、モールドスタック100を絶縁膜と金属膜とで形成する場合、垂直チャンネル110を形成するとき、或いは階段の構造107にパターニングするとき等に、意図された模様に形成するのが難しいことがあり得る。最上部ゲート150とその直ぐ下のゲート150は上下連結されて、2段のゲート150が一体化され得る。同等に、最下部のゲート150とその直ぐ上のゲート150が上下連結されて一体化され得る。図4Fを参照すれば、代替工程によって形成されたゲート150は階段形態に形成でき、ゲート150の各々にはパッド152が定義され得る。パッド152はゲート150の中で隣接する上部のゲート150によってカバーされずに露出された部分に、図4Gの後続工程でコンタクト160が接続される領域を提供できる。パッド152の幅乃至広さは図5Eで説明するように、マスクの縮小大きさに依存できる。ゲート150の中で最上部及びその直ぐ下のゲート150は、第1スペーサーゲート153aによって上下連結された2段の構造のライン形態のストリング選択ラインSSLを構成することができる。第1スペーサーゲート153aは代替工程によって図4Dの第1スペーサー領域139aに満たされた伝導性物質で構成され得る。最下部の及びその直ぐ上のゲート150は、第2スペーサーゲート153bによって上下連結された2段の構造のプレート形態の接地選択ラインGSLを構成することができる。第2スペーサーゲート153bは代替工程によって図4Dの第2スペーサー領域139bに満たされた伝導性物質で構成され得る。その他の残りのゲート150は1段プレート形態のワードラインWLを成し得る。ストリング選択ラインSSLはワードラインカット135によって分離されたライン形態を有し、ワードラインWLと接地選択ラインGSLとはワードラインカット135によって切られた分岐部分を有するが、全体的にはプレート形態を有することができる。第1スペーサーゲート153aはストリング選択ラインSSLのパッド152の幅乃至広さを拡大させ得る。類似に、第2スペーサーゲート153bは接地選択ラインGSLのパッド152の幅乃至広さを拡大させ得る。図4Gを参照すれば、ワードラインカット135を絶縁体で満たし、絶縁膜130を貫通してゲート150のパッド152に接続する複数個のコンタクト160を形成できる。選択的に半導体基板190に形成される共通ソースラインに接続するコンタクト161をさらに形成できる。図4Gでは本発明の理解を助けるために、ストリング選択ラインSSLを他のラインWL、GSLに比べてさらに延長して図示した。コンタクト160、161を形成するために、絶縁膜130をパターニングしてゲート150のパッド152及び半導体基板190を露出させる複数個のコンタクトホールを形成しなければならない。この場合、コンタクトホールの深さは互いに異なるので、工程不良が発生し得る。これに対しては図4H及び4Iを参照して説明される。図4H及び4Iは図4A乃至4Gに関連して説明された方法を示した断面図である。図4H及び4Iでは発明の理解を助けるために階段の構造をゲートスタック105の左右両側面に図示した。図4Hを参照すれば、絶縁膜130を例えば異方性蝕刻工程でパターニングしてゲート150のパッド152を露出させる複数個のコンタクトホール137を形成できる。コンタクトホール137の内に残っている副産物は等方性或いは異方性蝕刻工程で除去できる。便宜上、ストリング選択ラインSSLを露出させる第1コンタクトホール137a、ワードラインWLを露出させる第2コンタクトホール137b、及び接地選択ラインGSLを露出させる第3コンタクトホール137cにコンタクトホール137を区分する。ゲート150は階段の構造にパターニングされているので、コンタクトホール137の深さは各々異なり得る。一例として、第1コンタクトホール137aは最も小さい深さを、第3コンタクトホール137cは最も大きい深さを有することができる。したがって、絶縁膜130に対する蝕刻工程の時、第3コンタクトホール137cが形成される間に第1コンタクトホール137aは最上部ゲート150を貫通してその下のワードラインWLをなすゲート150まで延長されて形成され得る。このような過度蝕刻によって意図しない程度深く形成された第1コンタクトホール137aにコンタクトが形成された場合、互いに電気的に絶縁されなければならない上下隣接するゲート150がショートされる可能性があり得る。もしコンタクトホール137を幾つかずつ分けて形成しても、過度蝕刻問題は根本的に解決できないと予想される。このような問題点はゲート150の段数がさらに増加された場合、及び/又は半導体基板190を露出させる第4コンタクトホール138を形成する場合、より大きな問題になり得る。しかし、本実施形態によれば、ストリング選択ラインSSLは上下連結された2段の構造であり、故に蝕刻マージンを十分に確保できるので、第1コンタクトホール137aが最上部ゲート150を超えて、その直ぐ下のゲート150まで延長されても問題ない。さらに、情報格納膜140は蝕刻防止膜の役割を果たし得る。例えば、情報格納膜140は図4Eで説明したようにブロッキング絶縁膜145としてシリコン酸化膜又はアルミニウム酸化膜を包含でき、そのブロッキング絶縁膜145が過度蝕刻を阻止する役割を果たし得る。図4Iを参照すれば、コンタクトホール137を伝導性物質、例えば銅やタングステン等で満たして、ゲート150と接続する複数個のコンタクト160を形成できる。半導体基板190と接続する別のコンタクト161をさらに形成できる。垂直チャンネル110と接続するビットライン、コンタクト160と接続する金属ライン等を形成して図1Aの半導体素子1を形成できる。図5A乃至図5Kは、本発明の実施形態による半導体素子の製造方法において、トリム工程を示した断面図である。図5Aを参照すれば、モールドスタック100の上に第1マスク20を形成できる。第1マスク20は絶縁膜101及び犠牲膜103と蝕刻選択比が異なる物質、例えばフォトレジストの蒸着及びパターニングで形成できる。本実施形態での第1マスク20は最上部階段を形成するのに適当な大きさに形成できる。図5Bを参照すれば、第1マスク20を利用する異方性蝕刻工程でモールドスタック100を1次蝕刻して最上部絶縁膜101と犠牲膜103と、その直ぐ下の絶縁膜101と犠牲膜103とをパターニングすることができる。これによって、最上部絶縁膜101と犠牲膜103とがパターニングされて第1階段S1として形成され、その直ぐ下の絶縁膜101と犠牲膜103とが共にパターニングされて第2階段S2として形成され得る。本実施形態によれば、第1階段S1と第2階段S2は同一な形態乃至大きさに形成されているので、階段の構造を形成しないこともあり得る。その次に、第1マスク20を除去し、第1階段S1と第2階段S2とが形成されたモールドスタック100の上に犠牲スペーサー膜113を形成できる。犠牲スペーサー膜113は犠牲膜103と同一又は類似な物質、例えば成分や蝕刻選択比が同一又は類似な物質を蒸着して形成できる。一例として、犠牲膜103をシリコン窒化膜で形成した場合、犠牲スペーサー膜113はシリコン窒化膜で形成できる。図5Cを参照すれば、犠牲スペーサー膜113を異方性蝕刻工程で2次蝕刻して第1及び第2階段S1、S2の側面に共通に接する第1犠牲スペーサー113aを形成できる。第1犠牲スペーサー113aは第2階段S2の犠牲膜103から少なくとも第1階段S1の犠牲膜103までその側面を覆うスペーサー形態に形成され得る。第1犠牲スペーサー113aはモールドスタック100の少なくとも一側面に形成され得る。例えば、第1犠牲スペーサー113aはモールドスタック100の4つの側面、対向する両側面、或いは一側面に形成され得る。図5Dを参照すれば、第1階段S1及び第2階段S2が形成されたモールドスタック100の上に、フォトレジストの蒸着とパターニングとで第2マスク30を形成できる。トリム工程ではマスクが縮小されるため、縮小される大きさ及び/又は階段の段数を考慮して第2マスク30は適切な大きさを有するように形成できる。第2マスク30を利用する1次蝕刻工程で第2階段S2の直ぐ下の絶縁膜101と犠牲膜103とをパターニングして第3パターン3を形成できる。図5Eを参照すれば、第2マスク30を1次トリミングして1次縮小された第2マスク32として形成し、その第2マスク32を利用する2次蝕刻工程で第3パターン3をさらにパターニングして第3縮小パターン3aとして形成できる。2次蝕刻工程による第3縮小パターン3aの形成と共に、第3パターン3によって覆われない絶縁膜101と犠牲膜103とが共にパターニングされて第4パターン4が形成され得る。ここで、2次蝕刻工程の時、第3パターン3をなす絶縁膜101と犠牲膜103とが蝕刻される深さと第3パターン3の直ぐ下の絶縁膜101と犠牲膜103とが蝕刻される深さが同一であるか、或いは概ね類似になり得る。一例として、モールドスタック100の形成の時、絶縁膜101は互いに同一又は類似な厚さを有するように、及び犠牲膜103もやはり互いに同一又は類似な厚さを有するように形成できる。絶縁膜101と犠牲膜103とは互いに同一であるか、或いは互いに異なる厚さを有するように形成できる。第2マスク30と縮小された第2マスク32との間の大きさの差異にしたがってパッド図4Fの152の広さ乃至大きさが決定され得る。図5Fを参照すれば、1次縮小された第2マスク32を2次トリミングして2次縮小された第2マスク34として形成し、その第2マスク34を利用する3次蝕刻工程で第3縮小パターン3aをさらにパターニングして第3階段S3として形成できる。3次蝕刻工程で第3階段S3が形成される時、第4パターン4がさらにパターニングされて第4階段S4として形成され得る。さらに、3次蝕刻工程で第4階段S4が形成される時、第4パターン4の直ぐ下の絶縁膜101と犠牲膜103とがパターニングされて第5パターン、即ち、第5階段S5が形成され得る。図5Gを参照すれば、第2マスク34を除去した後、第1階段S1乃至第5階段S5が形成されたモールドスタック100の上に第3マスク40を形成できる。その第3マスク40を利用する1次蝕刻工程で第5階段S5の直ぐ下の絶縁膜101と犠牲膜103とをパターニングして第6パターン6を形成できる。図5Hを参照すれば、第3マスク40を1次トリミングして1次縮小された第3マスク42として形成し、その第3マスク42を利用する2次蝕刻工程で第6パターン6をさらにパターニングして第6縮小パターン6aとして形成できる。2次蝕刻工程による第6縮小パターン6aの形成と共に、さらに第6パターン6によって覆われない絶縁膜101と犠牲膜103とが共にパターニングされて第7パターン7が形成され得る。図5Iを参照すれば、1次縮小された第3マスク42を2次トリミングして2次縮小された第3マスク44として形成し、その第3マスク44を利用する3次蝕刻工程で第6縮小パターン6aをさらにパターニングして第6階段S6として形成できる。3次蝕刻工程で第6階段S6が形成される時、第7パターン7がさらにパターニングされて第7階段S7として形成され得る。さらに、3次蝕刻工程で第7階段S7が形成される時、第7パターン7の直ぐ下の絶縁膜101と犠牲膜103とがパターニングされて第8パターン、即ち、第8階段S8が形成され得る。図5Jを参照すれば、第3マスク44を除去した後、第1乃至第8階段S8が形成されたモールドスタック100の上に第4マスク60を形成できる。その第4マスク60を利用する1次蝕刻工程で第8階段S8の直ぐ下の絶縁膜101と犠牲膜103と、さらに下の絶縁膜101と犠牲膜103とを共にパターニングすることができる。これによれば、同一な大きさ乃至形態を有する第9階段S9及び第10階段S10が同時に形成され得る。その次に、図5B及び5Cで説明したような同一又は類似な工程で、第9階段S9及び第10階段S10の側面に共通に接する第2犠牲スペーサー113bを形成できる。一例として、第4マスク60で覆われるモールドスタック100の上に犠牲膜103と同一又は類似な物質を蒸着した後、2次蝕刻工程でスペーサー形態にパターニングすることによって、第2犠牲スペーサー113bを形成できる。図5Kを参照すれば、第4マスク60をアッシング工程で除去すれば、第1階段S1及び第2階段S2の側面に第1犠牲スペーサー113aが付着され、第9階段S9及び第10階段S10の側面に第2犠牲スペーサー113bが付着された階段の構造107を有するモールドスタック100が形成され得る。図4Eで説明したように、第1階段S1及び第2階段S2を構成する犠牲膜103は伝導体に代替されてストリング選択ライン図1AのSSLをなすゲート150として形成され、第3階段S3乃至第8階段S8を構成する犠牲膜103は伝導体に代替されてワードライン図1AのWLをなすゲート150として形成され、第9階段S9及び第10階段S10を構成する犠牲膜103は伝導体に代替されて接地選択ライン図1AのGSLをなすゲート150として形成され得る。他の例として、図5J段階でマスクトリミングと蝕刻工程とにより第9階段S9及び第10階段S10を階段の構造に形成し、第2犠牲スペーサー113b形成工程を省略できる。本実施形態によれば、第1階段S1と第2階段S2とは同一又は類似な大きさを有し、第1犠牲スペーサー膜113aによって互いに連結された形態に形成され、第3乃至第10階段S3-S10は上部から下部に行くほど、大きさが段々大きくなる階段の形態に形成され得る。その他の例として、図5Lに示したように、図5J段階で第4マスク60を除去した後、モールドスタック100の上に犠牲膜103と同一又は類似な物質を蒸着して第2犠牲スペーサー膜114を形成できる。図5Mに示したように、第2犠牲スペーサー膜114をスペーサー蝕刻して第9階段S9及び第10階段S10の側面に第2犠牲スペーサー113bを形成できる。この場合、第1犠牲スペーサー膜113aの側面に第3犠牲スペーサー膜113cが付着されて拡大された第1犠牲スペーサー膜113eが形成され得る。さらに、第3乃至第8階段S3-S8の側面に第4犠牲スペーサー膜113dがさらに形成され得る。図5N乃至5Rは前述した本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。図5A乃至5Mで前述した実施形態と比較して見れば、第1乃至第10階段S1-S10の中の1段以上の下部階段を先ず形成した後、残り階段を形成できる。図5Nを参照すれば、半導体基板190の上に複数個の絶縁101と犠牲膜103とを交互に反復的に積層して、図5Aのモールドスタック100に比べて小さい高さを有する縮小モールドスタック100aを形成できる。縮小モールドスタック100aをパターニングして第8階段S8を形成できる。一例として、縮小モールドスタック100aの上にマスク80を形成し、そのマスク80を利用する蝕刻工程で最上部の絶縁膜101と犠牲膜103とをパターニングして第8階段S8を形成できる。図5Oを参照すれば、マスク80を除去した後、これより大きいマスク82を形成できる。そして、このマスク82を利用する蝕刻工程で第8階段S8の下の絶縁膜101と犠牲膜103とを同時にパターニングすることができる。これにより、第8階段S8の下に同一又は類似な大きさを有する第9階段S9及び第10階段S10を形成できる。図5Pを参照すれば、犠牲膜103と同一又は類似な物質を縮小モールドスタック100aの上に蒸着した後、スペーサー蝕刻して第9階段S9及び第10階段S10の側面に共通に接する第2犠牲スペーサー113bを形成できる。この場合、第8階段S8の側面に犠牲スペーサー113dがさらに形成され得る。図5Qを参照すれば、縮小モールドスタック100aの上に複数個の絶縁膜101と犠牲膜103とを積層してモールドスタック100を形成できる。その前に縮小モールドスタック100aの上に絶縁体の蒸着と練磨とによって縮小モールドスタック100aの上面と同一な上面を有する絶縁膜191を形成して縮小モールドスタック100aの段差を除去することによって、段差がないモールドスタック100の形成を助ける。その次に、図5A乃至5Cで説明したように、同一又は類似な工程で同一又は類似な大きさを有する第1及び第2階段S1、S2とその側面に共通に接する第1犠牲スペーサー113aを形成できる。そして、第2マスク30を利用する蝕刻工程とマスクトリミング工程とを進行することで階段パターニング工程を進行することができる。図5Rを参照すれば、階段パターニング工程によってモールドスタック100は階段の構造107を有するようにパターニングされ得る。本実施形態によれば、モールドスタック100の上面プロフィールの段差を縮小モールドスタック100aの高さ程度減らし得る。これにより、マスクトリミングで縮小されたマスク46を形成する時、マスクマージンの不足によって蝕刻工程の時に充分なマスク46の厚さを維持できない危険性、或いはマスクマージンの不足によって階段の構造107がマスク46の外に現れる危険性がなくなるか、又は顕著に減らすことができる。図6A乃至6Dは、本発明の実施形態による半導体素子の製造方法において、1つの可能なアタッチ工程を示した断面図である。図6Aを参照すれば、図5A乃至5Cで説明した工程と同一又は類似な工程で第1マスク20を利用する1次蝕刻工程で第1階段S1及び第2階段S2を形成し、第1マスク20を除去した後、犠牲スペーサー膜の蒸着と2次蝕刻工程とで第1階段S1及び第2階段S2の側面と共通に接する第1犠牲スペーサー113aを形成できる。図6Bを参照すれば、モールドスタック100の上に第2マスク30を形成し、その第2マスク30を利用する蝕刻工程で第2階段S2の直ぐ下の絶縁膜101と犠牲膜103をパターニングして第3階段S3を形成できる。以後、モールドスタック100の上に第2マスク30を覆うスペーサー膜50を形成できる。スペーサー膜50はポリマー、例えばC及びHを含むカーボン重合体で形成できる。一例として、C-H-Fを含むガス、N2及び/又はArを含むプラズマを利用するポリマー蒸着工程でスペーサー膜50を形成できる。図6Cを参照すれば、ポリマー蝕刻によってスペーサー膜50の一部を除去して第1スペーサー51を形成できる。第1スペーサー51は第2マスク30の側面、例えば4つの側面、対向する両側面、或いは一側面に形成され得る。第2マスク30と第1スペーサー51とは拡大された第2マスク32aを成すことができる。拡大された第2マスク32aを利用する蝕刻工程で第3階段S3の直ぐ下の絶縁膜101と犠牲膜103とをパターニングして第4階段S4を形成できる。スペーサー膜50を形成するのに所要のガスを含むプラズマを利用する異方性蝕刻技術で、スペーサー膜50をスペーサー形態に蝕刻して第1スペーサー51を形成できる。本実施形態によれば、図6Bのポリマー蒸着と図6Cのポリマー蝕刻とは同一なプラズマを利用できるので、ポリマー蒸着とポリマー蝕刻とをインサイチュIn-situに進行することが可能である。同一なプラズマによって、ポリマー蒸着工程とポリマー蝕刻工程とをインサイチュに進行する場合、工程条件を互いに異なるように設定して効果的な蒸着と蝕刻とを具現することが望ましい。ポリマー蒸着工程ではC及びH、或いはC成分の含量をF成分に比べて高く設定し、ポリマー蝕刻工程ではその反対に設定することができる。一例として、ポリマー蒸着工程ではメチルフルオライドCH3Fを提供し、ポリマー蝕刻工程ではトリフルオロメタンCHF3、カーボンテトラフルオライドCF4或いはその組合せを提供できる。図6Dを参照すれば、前記ポリマー蒸着及び蝕刻工程を反複して第2マスク32aの側壁に第2乃至第6スペーサー52、53、54、55、56を順次に付着して第2マスク32aを順次に拡大し、順次に拡大される第2マスク32aを利用する蝕刻工程を順次に進行して、第5乃至第10階段S5、S6、S7、S8、S9、S10を順次に形成できる。第9及び第10階段S9、S10は同一又は類似な大きさに形成できる。本実施形態によるポリマーアタッチ工程を利用するマスク拡大工程では第2マスク30の側面にスペーサー51-56を付着するので、第2マスク30自体の変形、特に縮小を発生しないし、このようなことはスペーサー51-56の場合も同様に発生しない。したがって、スペーサー51-56の幅、即ち、水平方向の長さを意図した通りに、そして均一に設定できるので、第3乃至第10階段S3-S10の大きさ、即ち、水平方向の長さもやはり意図した通りに作られる。続いて、図5B及び5Cで説明したことと同一又は類似な工程で、第9及び第10階段S9、S10の側面に共通に接する第2犠牲スペーサー113bを形成できる。前記一連の過程で、図5Kのように第1階段S1及び第2階段S2の側面に第1犠牲スペーサー113aが付着され、第9階段S9及び第10階段S10の側面に第2犠牲スペーサー113bが付着された階段の構造107を有するモールドスタック100が形成され得る。前記アタッチ工程は図5N乃至5Pで説明したような下部階段を先ず形成した後、残り階段を形成する工程にも適用することができる。図7A乃至7Dは、本発明の実施形態による半導体素子の製造方法において、モールドスタックの可能な変形の実施形態を示した断面図である。図7Aを参照すれば、第1階段S1乃至第3階段S3が同一又は類似な大きさを有し、これらの階段S1-S3の側面に第1犠牲スペーサー113aが付着されたモールドスタック100bを形成できる。本実施形態によれば、第1階段S1乃至第3階段S3をなす犠牲膜103がゲート図1Kの150に代替されて、互いに連結された3段の構造のストリング選択ラインSSLが形成され得る。他の例として、第1階段S1及び第2階段S2の側面に第1犠牲スペーサー113aが付着されることによって、図1Lに図示されたようなストリング選択ラインSSLが形成され得る。図7Bを参照すれば、絶縁膜101の厚さが不均一であるモールドスタック100cを形成できる。例えば、第3階段S3を構成する絶縁膜101及び/又は第9階段S9を構成する絶縁膜101の厚さは、他の階段S2-S8、S10を構成する絶縁膜101に比べてより厚く形成され得る。第1階段S1及び第2階段S2はストリング選択ラインSSLとして形成され、第9階段S9及び第10階段S10は接地選択ラインGSLとして形成され、第3階段S3乃至第8階段S8はワードラインWLとして形成され得る。本実施形態によれば、比較的厚い絶縁膜101によって、ストリング選択ラインSSLとワードラインWLとの間、及び/又は接地選択ラインGSLとワードラインWLとの間の電圧降下による電気ショックを緩和できる。図7Cを参照すれば、犠牲膜103の厚さが不均一であるモールドスタック100dを形成できる。例えば、図7Cに示したように、第1階段S1と第2階段S2とをなす犠牲膜103及び/又は第9階段S9と第10階段S10とをなす犠牲膜103は他の階段S3-S8をなす犠牲膜103に比べてより厚く形成され得る。本実施形態によれば、ゲート代替gatereplacement工程によって、比較的大きい厚さの選択ラインSSL、GSLが形成され得る。これにより、チャンネル長さが長くなって漏洩電流特性を向上させ得る。図7Dを参照すれば、比較的低い高さを有するモールドスタック100eを形成できる。例えば、第1階段S1と第2階段S2とをなす犠牲膜103及び/又は第9階段S9と第10階段S10とをなす犠牲膜103は他の階段S3-S8をなす犠牲膜103に比べてより薄く形成され得る。本実施形態によれば、ゲート代替gatereplacement工程によって、比較的薄い厚さの選択ラインSSL、GSLが形成されても、上下両段のゲート150が互いに連結されるので、チャンネル長さは実質的にさらに長くなることができる。図8A乃至8Cは本発明の実施形態による半導体素子の製造方法を示した斜視図である。図8Aを参照すれば、絶縁膜101と犠牲膜103とを交互に順次に積層させたモールドスタック100を形成し、そのモールドスタック100をパターニングして少なくとも一側面に階段の構造107を形成できる。階段の構造107は図5A乃至5Rを参照して説明したトリム工程或いは図6A乃至6Dを参照して説明したアタッチ工程を採択して形成できる。本実施形態によれば、最上部犠牲膜103とその直ぐ下の犠牲膜103を構造的に連結する第1犠牲スペーサー113aが形成され得る。類似に、最下部の犠牲膜103とその直ぐ上の犠牲膜103とを構造的に連結する第2犠牲スペーサー113bが形成され得る。図8Bを参照すれば、前記階段パターニング工程の後に、垂直チャンネル110を形成できる。垂直チャンネル110は絶縁膜101と犠牲膜103とを垂直貫通して半導体基板190と接続することができる。続いて、図4C乃至図4Iを参照して説明した工程と同一又は類似に、ワードラインカット工程、代替工程、及びコンタクト工程を進行して図1Aの半導体素子1を形成できる。他の例として、図8Cに示したように、チャンネルホール104の側壁に情報格納膜140を形成した後、垂直チャンネル110を形成できる。情報格納膜140は垂直チャンネル110の側壁に沿って垂直延長された形態を有することができる。情報格納膜140は、図1Dに示したように、トンネル絶縁膜141と電荷格納膜143とブロッキング絶縁膜145を包含できる。これによれば、図1Cに示したように、絶縁膜101の間に情報格納膜140が占める領域を必要としないので、モールドスタック100の高さを低くすることができ、半導体素子の縮小化に寄与できる。情報格納膜140をチャンネルホール104の内に形成する工程は図4A乃至4Iを参照して説明した実施形態にも適用することができる。図9A乃至9Dは本発明の実施形態による半導体素子の製造方法を示した斜視図である。図9Aを参照すれば、半導体基板290の上に複数個の絶縁膜201と導電膜250とが交互に反復的に積層されたモールドスタック200を形成し、そのモールドスタック200を垂直貫通して半導体基板290の上面を露出させる複数個のチャンネルホール204を形成できる。一例として、絶縁膜201はシリコン酸化膜やシリコン窒化膜を、導電膜203はシリコン膜を蒸着して形成できる。チャンネルホール204の内に情報格納膜240と垂直チャンネル210とを形成できる。情報格納膜240は図3Dに示したように電荷格納膜を含み、垂直チャンネル210に沿って垂直延長された多重膜構造に形成でき、垂直チャンネル210は図3Cに図示されたようなシリコンバルク構造、或いは図3Eに図示されたようなマカロニ構造に形成できる。図9Bを参照すれば、前記垂直チャンネル形成工程の後に、階段パターニング工程を進行することができる。例えば、モールドスタック200をパターニングして導電膜250が階段形態に積層されたゲートスタック205で形成できる。ゲートスタック205を形成するための階段パターニング工程は図5A乃至5Rを参照して説明したトリム工程、或いは図6A乃至6Dを参照して説明したアタッチ工程を採択して形成できる。本実施形態によれば、最上部導電膜250以下、ゲートとその直ぐ下のゲート250とを構造的に連結する第1導電スペーサー253aが形成され得る。類似に、最下部のゲート250とその直ぐ上のゲート250とを構造的に連結する第2導電スペーサー253bが形成され得る。続いて、ゲートスタック205の上に絶縁膜230を形成し、例えば異方性蝕刻工程でゲートスタック205をパターニングして最上部絶縁膜201とゲート250と、そしてその直ぐ下の絶縁膜201とゲート250とをライン形態に形成できる。最上部及びその直ぐ下のゲート250は構造的に互いに連結された2段構造を有するライン形態のストリング選択ラインSSLを構成することができる。最下部の及びその直ぐ上のゲート250は構造的に互いに連結された2段構造を有するプレート形態の接地選択ラインGSLを構成することができる。残りのゲート250は各々1段構造を有するプレート形態のワードラインWLを構成することができる。ゲート250の具体的な形状に関しては図9Cに図示されている。分離領域231は絶縁体で満たされ得る。図9Cを参照すれば、最上部ゲート250とその直ぐ下のゲート250とは第1導電スペーサー253aによって互いに連結されて、ストリング選択ラインSSLを構成することができる。類似に、最下部のゲート250とその直ぐ上のゲート250とは第2導電スペーサー253bによって互いに連結されて、接地選択ラインGSLを構成することができる。他の残りのゲート250は1段の構造のワードラインWLを構成することができる。ストリング選択ラインSSLはライン形態、ワードラインWLと接地選択ラインGSLとはプレート形態を有することができる。ゲート250の各々には隣接する上部のゲート250によってカバーされずに露出された部分であるパッド252が定義され得る。図9Dを参照すれば、絶縁膜230を貫通してゲート250のパッド252に接続するコンタクト260と、選択的に半導体基板290に接続するコンタクト261とをさらに形成できる。コンタクト260、261の形成の前に、コンタクトホールを形成する時、高さの差異による過度蝕刻問題は図4H及び図4Iで説明したように阻止され得る。ビットライン及び金属ライン等をさらに形成すれば、図3Aに図示されたものと同一又は類似な半導体素子2を形成できる。図10A及び10Bは本発明の実施形態による半導体素子の製造方法を示した斜視図である。図10Aを参照すれば、半導体基板290の上に複数個の絶縁膜201と導電膜250とが交互に反復的に積層され、少なくとも一側面に階段の構造207を有するゲートスタック205を形成できる。階段の構造207は上述したトリム工程或いはアタッチ工程で形成できる。最上部ゲート250とその直ぐ下のゲート250とを構造的に連結する第1導電スペーサー253aが形成され得る。類似に、最下部のゲート250とその直ぐ上のゲート250とを構造的に連結する第2導電スペーサー253bが形成され得る。図10Bを参照すれば、前記階段パターニング工程の後に、垂直チャンネル210を形成できる。一例として、ゲートスタック205を貫通して半導体基板290の上面を露出させる複数個のチャンネルホール204を形成し、そのチャンネルホール204内に複数個の垂直チャンネル210と垂直チャンネル210の横方向に沿って延長された情報格納膜240を形成できる。その次に、図9B乃至9Dを参照して説明した工程と同一又は類似に、ストリング選択ライン分離工程とコンタクト工程とを進行して図3Aの半導体素子2を形成できる。図11Aは本発明の実施形態による半導体素子を具備するメモリーカードを示したブロック図である。図11Aを参照すれば、メモリーカード1200は高容量のデータ格納能力を支援するためのものであって、フラッシュメモリー1210を含む。フラッシュメモリー1210は上述した本発明の実施形態による半導体素子、例えば垂直NANDフラッシュメモリー素子を包含できる。メモリーカード1200はホスト1230とフラッシュメモリー1210との間の諸般データ交換を制御するメモリーコントローラー1220を包含できる。SRAM1221は中央処理装置1222の動作メモリーとして使用され得る。ホストインターフェイス1223はメモリーカード1200と接続されるホスト1230のデータ交換プロトコルを具備することができる。エラー修正コードECC1224はフラッシュメモリー1210から読出されたデータに含まれるエラーを検出及び訂正できる。メモリーインターフェイス1225はフラッシュメモリー1210とインターフェイシングする。中央処理装置1222はメモリーコントローラー1220のデータを交換するための諸般制御動作を遂行する。図面には図示せずが、メモリーカード1200はホスト1230とのインターフェイシングするためのコードデータを格納するROMをさらに包含できる。図11Bは本発明実施形態による半導体素子を具備する情報処理システムを示したブロック図である。図11Bを参照すれば、本発明実施形態による情報処理システム1300は本実施形態の半導体素子、一例として垂直NANDフラッシュメモリー素子を具備するフラッシュメモリーシステム1310を包含できる。情報処理システム1300はモバイル機器やコンピューター等を包含できる。一例として、情報処理システム1300はフラッシュメモリーシステム1310と各々のシステムバス1360に電気的に連結されたモデム1320、中央処理装置1330、RAM1340、ユーザーインターフェイス1350を包含できる。フラッシュメモリーシステム1310には中央処理装置1330によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム1300はメモリーカード、半導体ディスク装置SolidStateDisk、カメライメージプロセッサーCameraImageSensor及びその他の応用チップセットApplicationChipsetで提供され得る。フラッシュメモリーシステム1310は半導体ディスク装置SSDで構成され得、この場合、情報処理システム1300は大容量のデータをフラッシュメモリーシステム1310に安定的に、そして信頼性をもって格納できる。以上の発明の詳細な説明は、開示された実施形態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組合せ、変更及び環境で使用することができる。添付された請求の範囲は他の実施形態も含むことを考慮しなければならない。