一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも1つの画素を備える撮像素子。前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものである請求項1に記載の撮像素子。前記一部の画素は、マスクの繋ぎ箇所近傍の画素である請求項1に記載の撮像素子。前記一部の画素は、AL配線の形状が前記その他の画素と異なる請求項1に記載の撮像素子。前記一部の画素は、AL配線が前記その他の画素より太くされている請求項4に記載の撮像素子。前記一部の画素は、AL配線が前記その他の画素より細くされている請求項4に記載の撮像素子。前記AL配線は、フローティングディフュージョン部の配線である請求項4に記載の撮像素子。前記一部の画素は、AL配線の位置が前記その他の画素と異なる請求項1に記載の撮像素子。前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされている請求項8に記載の撮像素子。前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされている請求項8に記載の撮像素子。前記AL配線は、フローティングディフュージョン部の配線とグランドの配線である請求項8に記載の撮像素子。前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なる請求項1に記載の撮像素子。前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされている請求項12に記載の撮像素子。前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされている請求項12に記載の撮像素子。前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なる請求項1に記載の撮像素子。前記一部の画素は、開口部のサイズが前記その他の画素と異なる請求項1に記載の撮像素子。前記一部の画素は、前記開口部のサイズが他の画素より狭くされている請求項16に記載の撮像素子。前記一部の画素は、前記開口部のサイズが他の画素より広くされている請求項16に記載の撮像素子。一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する撮像装置。しかしながら、特許文献2に記載の方法以外の対策方法も求められていた。本開示は、このような状況に鑑みてなされたものであり、撮像特性の局所的な不均一性を抑制することができるようにすることを目的とする。本開示の一側面は、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも1つの画素を備える撮像素子である。前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものであるようにすることができる。前記一部の画素は、マスクの繋ぎ箇所近傍の画素であるようにすることができる。前記一部の画素は、AL配線の形状が前記その他の画素と異なるようにすることができる。前記一部の画素は、AL配線が前記その他の画素より太くされているようにすることができる。前記一部の画素は、AL配線が前記その他の画素より細くされているようにすることができる。前記AL配線は、フローティングディフュージョン部の配線であるようにすることができる。前記一部の画素は、AL配線の位置が前記その他の画素と異なるようにすることができる。前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされているようにすることができる。前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされているようにすることができる。前記AL配線は、フローティングディフュージョン部の配線とグランドの配線であるようにすることができる。前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なるようにすることができる。前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされているようにすることができる。前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされているようにすることができる。前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なるようにすることができる。前記一部の画素は、開口部のサイズが前記その他の画素と異なるようにすることができる。前記一部の画素は、前記開口部のサイズが他の画素より狭くされているようにすることができる。前記一部の画素は、前記開口部のサイズが他の画素より広くされているようにすることができる。本開示の他の側面は、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する撮像装置である。本開示の一側面においては、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも1つの画素が設けられる。本開示の他の側面においては、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子が設けられる。本開示によれば、情報を処理することができる。特に、撮像特性の不均一性を抑制することができる。以下、本技術を実施するための形態以下実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.第1の実施の形態撮像素子2.第2の実施の形態撮像装置<1.第1の実施の形態>[撮像特性の不均一性]最初に撮像特性の不均一性について説明する。図1は、CMOSComplementaryMetalOxideSemiconductorセンサの例を説明する図である。図1に示されるCMOSセンサ10は、CMOS相補性金属酸化膜半導体を用いた固体撮像素子であり、フォトダイオードで光電変換された信号電荷を画素中で増幅して伝達する。図1に示されるCMOSセンサ10は、例えば35mmのように、チップサイズの大きなセンサである。そのためCMOSセンサ10を生成する際、装置制約上、1回で全体を露光することができない。そこで、2回に分けて露光される分割露光。例えば、1回目の処理において、左マスク11により左の領域が露光され、2回目の処理において、右マスク12により右の領域が露光される。従来の場合、有効画素部分について、左マスク11と右マスク12は共通のマスクパターンを有する。つまり、CMOSセンサ10の各有効画素のトランジスタや配線等のパターンは共通である。図2は、CMOSセンサ10の左マスク11と右マスク12の繋ぎ目近傍領域13の一部の画素の一部の配線層のマスクパターンの例を示す図である。図2において、左右マスクの繋ぎ目を表す点線を挟み、左側に左マスク11のマスクパターン、右側に右マスク12のマスクパターンが示されている。図2に示されるように、繋ぎ目近傍の領域13の画素も共通のマスクパターンで露光される。図2において、信号線21-1、FDFlotingDiffusion配線22-1、GND配線23-1、およびVDD24-1は、左マスク11の配線のマスクパターンを示し、信号線21-2、FD配線22-2、GND配線23-2、およびVDD24-2は、右マスク12の配線のマスクパターンを示している。なお、信号線21-1、FD配線22-1、GND配線23-1、およびVDD24-1と、信号線21-2、FD配線22-2、GND配線23-2、およびVDD24-2とをそれぞれ互いに区別して説明する必要のない場合、単に、信号線21、FD配線22、GND配線23、およびVDD24と称する。このように、従来の場合、一般的に、CMOSイメージセンサ等の撮像素子の有効画素配置部において、全画素に共通のマスクパターンが適用されるが、全画素の撮像特性を完全に均一化することは困難であり、撮像特性の局所的かつ定常的な不均一性が生じる場合がある。特に、CMOSセンサ10のように分割露光を行う場合、左マスク11と右マスク12の繋ぎ目近傍領域13の画素において、このような不均一性が生じ易い。図3に示されるグラフは、撮像特性を縦方向の画素列毎に比較したものである。図3に示されるグラフにおいては、左右マスク繋ぎ目近傍例えば領域13内の画素列について、例えば所定の一様な入射光若しくは入射光無しの状態に対して、各画素列から出力される信号のレベルを比較している。図3の例の場合、特定画素列左右マスクの繋ぎ目の左マスク11側の画素列1列の出力が、他の画素列に比べて定常的に高い。つまり、この画素列において局所的に撮像特性の定常的な不均一性が生じている。このような一部の画素において生じる局所的な撮像特性の定常的な不均一性により、CMOSセンサ10から出力される画像に画質の劣化が生じる恐れがあった。[出力画像における輝度筋]図4は、CMOSセンサ10により得られた画像の例を示す図である。図4Aの画像31は、CMOSセンサ10において得られた黒画像例えば各画素に入射光無しの状態において出力される画像の例を示す。図4Bの画像32は、図4Aの画像31の一部の領域四角で示される部分の拡大画像である。図4Aおよび図4Bに示されるように、画像31および画像32の、左マスク11により露光された領域と右マスク12により露光された領域の繋ぎ目に対応する位置の画素列において筋輝度縦筋が発生している。つまり、図3のグラフに示されるように、左右マスクの繋ぎ目の左マスク11側の画素列の出力が定常的に高くなっていることが、図4に示される画像31や画像32において、輝度縦筋となって現れる。つまり、この部分の画素の局所的な撮像特性の不均一性により出力画像に画質の劣化が生じている。したがって、このような画質劣化を抑制するための補正を、カメラセットで行う必要があり、そのために製造コストが増大する恐れがあった。[マスクパターンの局所的変更]そこで、このような画素間の撮像特性の局所的かつ定常的な不均一性による画質劣化を抑制するために、本来各画素に対して互いに同一であるはずのマスクパターンを局所的に変更する。つまり、CMOSセンサの製造において、一部の画素に対するマスクパターンを、その他の画素に対するマスクパターンと異なるようにしたマスクを用いて露光を行うようにする。つまり、画素間の撮像特性の局所的かつ定常的な不均一性による画質劣化を抑制するように、CMOSセンサの一部の画素の構成のレイアウトが他の画素に比べて異なるようにする。なお、画素の構成とは、例えば配線やトランジスタ等、その画素を形成するあらゆる層のことを示す。以下においては、図1に示されるCMOSセンサ10のように、有効画素の領域を左右2つの領域に分けてそれぞれ左マスク11と右マスク12を用いて露光する場合について説明する。また、その際、上述したように共通のマスクパターンを用いると、図3の例のように、左右マスクの繋ぎ目の左マスク11側の画素列1列の出力が、他の画素列に比べて定常的に高くなるものとする。このようなCMOSセンサの一部の配線層の露光において、例えば図5に示されるようなマスクパターンのマスクを適用する。図5は、左マスク11と右マスク12のマスクパターンの例を示す図である。また、図5は、同時に、その左マスク11および右マスク12を用いて露光されて生成されたCMOSセンサの配線レイアウトも示している。図5において、信号線121-1、FD配線122-1、GND配線123-1、およびVDD124-1は、左マスク11の配線のマスクパターンを示し、信号線121-2、FD配線122-2、GND配線123-2、およびVDD124-2は、右マスク12の配線のマスクパターンを示している。なお、信号線121-1、FD配線122-1、GND配線123-1、およびVDD124-1と、信号線121-2、FD配線122-2、GND配線123-2、およびVDD124-2とをそれぞれ互いに区別して説明する必要のない場合、単に、信号線121、FD配線122、GND配線123、およびVDD124と称する。図5に示されるように、この例の場合、左右マスクの繋ぎ目の左マスク11側の画素列1列のみ、ALアルミニウム配線の幅が他の画素の配線よりも拡大されている。CMOSセンサ100は、その製造において、このようなマスクパターンの左マスク11および右マスク12を用いて露光が行われる。つまり、CMOSセンサ100は、図5に示されるようなレイアウトの配線を有する。より具体的には、CMOSセンサ100は、CMOSセンサ10と同様の回路構成を有するが、左右マスクの繋ぎ目の左マスク11側の画素列の各画素のみ、FD配線122-1の一部点線110で囲まれる部分の配線幅が他の画素より拡大されている配線幅が太い。配線幅が拡大される配線幅を太くすることにより、FD配線122-1の配線容量が増大する。一般的に、容量Cが小さいほど変換効率は大きくなり、同じ信号電荷量に対してより大きな信号電圧が得られるようになる。つまり、図5の例の場合、FD配線122-1となるAL配線の配線幅が拡大されることにより、FD配線の容量が増大し、画素部に配置しているフローティングディフュージョンFDにおける変換効率が低減される。このようなマスクパターンの変更が、元々変換効率が高かった部分左右マスクの繋ぎ目の左マスク11側の画素列1列に対してのみ局所的に行われているので、その左右マスクの繋ぎ目の左マスク11側の画素列1列の変換効率のみが小さくなり、図6のグラフに示されるように、その画素列の出力のみが抑制される。つまり、撮像特性の局所的かつ定常的な不均一性が抑制される。CMOSセンサ100は、このようなマスクパターンにより製造された画素構成この例では配線層を有することにより、出力画像において、図4に示されるような輝度縦筋の発生を抑制することができ、画質を向上させることができる。また、CMOSセンサ100は、このような輝度縦筋の発生の抑制を、上述したようにマスクパターン個の例の場合、配線のレイアウトの局所的な変更により実現するので、画像処理により出力画像を補正する場合よりも、コストの増大を抑制することができる。なお、局所的な配線のレイアウトの変更方法は、図5の例に限らない。上述したように配線容量を変えることができれば、どのような変更方法であってもよい。[配線レイアウトの他の例]例えば、図7に示されるように、FD配線122-1の点線130で囲まれる部分の配線幅を拡大するようにしてもよいし、図8に示されるように、FD配線122-1の点線140で囲まれる部分の配線幅を拡大するようにしてもよい。さらに、FD配線幅を変えるのではなく、図9に示される例のように、FD配線122-1と、隣接するGNDグランド配線123-1との間隔点線150で囲まれる部分を狭くするようにしてもよい。いずれの場合も、FDの配線容量が増大し、変換効率を低減させることができる。[変形例]なお、以上においては、高すぎる変換効率を低くする場合の、マスクパターンおよび、そのマスクにより生成される画素の構成のレイアウトの変更方法について説明したが、これに限らず、低すぎる変換効率を高くするようにしてもよい。この場合、例えば、上述したのとは逆に、例えば配線を細くしたり、隣接するGND配線との間隔を広げたりする等して、容量を低減させ、変換効率を増大させるようにすればよい。なお、FDの容量成分は、配線容量だけでなく、例えば拡散容量や、ゲートとのオーバーラップ容量などにも依存する。図10は、上述したようなCMOSセンサにおいて、配線やトランジスタの間に生じる容量モデルの例を示す図である。図10に示されるように、各トランジスタや配線間に容量が発生する。CMOSセンサは、任意の位置の容量成分を制御するようにしてもよい。例えば、図11に示されるように、上述した各画素の配線層以外の層の配線の配線容量を変更するようにしてもよい。図11の例の場合、CMOSセンサ100は、他の配線層において、FD配線122-1やFD配線122-2と重畳するように、配線161-1および配線161-2が配置されており、その配線161-1および配線161-2の、FD配線122-1に重畳する、点線160に囲まれる部分の配線幅が他の部分より拡大されている。このようなレイアウトにすることにより、CMOSセンサ100は、これらの配線161-1および配線161-2と、FD配線122-1との間の容量を増大させ、元々変換効率が高かった図11の左マスクの画素の変換効率を低減させることができる。また、例えば、画素部レイアウトにて変換効率を変動させることも可能である。例えば、図12に示される例のように読み出しゲートサイズを変更したり、FD部形成インプラントパターンを変更したりしてもよい。図12の例の場合、CMOSセンサ100は、読み出しゲート171-2や読み出しゲート172-2のような他の画素の読み出しゲートに比べて、左マスクのFD配線122-1に対応する読み出しゲート171-1および読み出しゲート172-1点線170に囲まれる部分のサイズが拡大されている太くされている。これにより、CMOSセンサ100は、読み出しゲート171-1および読み出しゲート172-1と、FD配線122-1との間の容量を増大させ、元々変換効率が高かった図11の左マスクの画素の変換効率を低減させることができる。なお、この場合も、配線層の場合と同様に、読み出しゲート171-2や読み出しゲート172-2のような他の画素の読み出しゲートに比べて、左マスクのFD配線122-1に対応する読み出しゲート171-1および読み出しゲート172-1点線170に囲まれる部分のサイズを細くして、容量を低減させ、変換効率を増大させることにより、低すぎる変換効率を高くすることもできる。つまり、マスクは配線層に限らずあらゆる層の生成に用いられるので、容量を変更するために、AL配線層に限らず、任意の層の任意の部分のマスクパターンを変更するようにしてもよい。つまり、CMOSセンサは、任意の画素の任意の層の任意の部分のマスクパターンが他の画素と比べて異なるようになされていていもよい。ただし、マスクパターン画素の構成例えば配線やトランジスタ等のレイアウトを変更することにより、目的の容量以外への影響が生じないようにすることが望ましい。例えば、隣接するAL配線パターンを近づけると配線容量が増大するが、容量性カップリングが増大する可能性もある。配線同士に限らず、例えば、FD配線とゲートも不用意に近づけ過ぎると、容量性カップリングが無視できないほど増大する可能性がある。また、例えば、AL配線パターンの変更によってフォトダイオードの開口率が低減してしまう可能性もある。マスクパターン画素の構成のレイアウトの変更は、このような種々の副作用本来の目的以外の意図しない作用が生じないように行うのが望ましい。その意味では、AL配線パターンの変更が最も容易である。上述した各例の場合、画素開口に影響を与えないようなレイアウト変更を容易に行うことができる。なお、画素開口を意図的に変更することにより、その画素の撮像特性を制御するようにしてもよい。例えば、図13の例の場合、各画素に、例えば遮光膜やAL配線等により、フォトダイオードへの入射光を制限する遮光層181-1および遮光層181-2が形成されている。遮光層181-1のフォトダイオードに重畳する部分には開口部182-1が設けられている。同様に、遮光層181-2のフォトダイオードに重畳する部分には開口部182-2が設けられている。一般的な遮光層の場合、各画素の開口部の大きさは互いに同一である。図14に示される例のように、遮光層181-2の開口部182-1のサイズを、開口部182-2のような他の画素の開口部に比べて意図的に縮小する。このように、元々変換効率が高かった図14の左マスクの画素の開口部182-1を狭くすることにより、この画素の変換効率を低減させることができる。つまり、撮像特性の局所的かつ定常的な不均一性が抑制される。もちろん、この場合も、配線層の場合と同様に、遮光層181-2の開口部182-1のサイズを、開口部182-2のような他の画素の開口部に比べて意図的に拡大し、元々変換効率が低かった図14の左マスクの画素の開口部182-1を広くすることにより、この画素の変換効率を増大させることもできる。以上においては、マスクの繋ぎ目近傍における撮像特性の局所的かつ定常的な不均一性について説明したが、撮像特性の不均一性の原因は、これに限らない。したがって、撮像特性の局所的かつ定常的な不均一性は、CMOSセンサ内の画素群の任意の位置において発生する可能性がある。つまり、本技術を適用するCMOSセンサは、上述したようなつなぎ露光タイプでなくてもよい。例えば、図15Aに示されるCMOSセンサ400は、マスクの繋ぎ目は無いが、所定の縦方向の画素列縦筋発生列401において縦筋が発生する。CMOSセンサ400は、この縦筋発生列401の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない縦方向の画素列についても本技術を適用することができる。また例えば、図15Bに示されるCMOSセンサ410は、マスクの繋ぎ目は無いが、所定の横方向の画素行横筋発生行411において横筋が発生する。CMOSセンサ410は、この横筋発生行411の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない横方向の画素行についても本技術を適用することができる。さらに、例えば、図15Cに示されるCMOSセンサ420は、マスクの繋ぎ目は無いが、所定の部分の画素群点欠陥塊欠陥発生場所421において異常が発生する。CMOSセンサ420は、この点欠陥塊欠陥発生場所421の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない画素群点や塊についても本技術を適用することができる。もちろん、画素の構成のレイアウトの変更箇所は、1か所1領域に限らず、複数であってもよい。<2.第2の実施の形態>[撮像装置]以上に説明したCMOSセンサは、他の装置の一部として構成されるようにしてもよい。例えば、撮像装置に内蔵されるCMOSセンサとしてもよい。図16は、本技術を適用した撮像装置の主な構成例を示すブロック図である。図16に示されるように、撮像装置500は、レンズ部511、CMOSセンサ512、ADAnalogtoDigital変換器513、操作部514、制御部515、画像処理部516、表示部517、コーデック処理部518、および記録部519を有する。レンズ部511は、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ512に供給する。CMOSセンサ512は、上述で説明した構造を有する固体撮像素子であり、入射される光入射光を受光し、これを光電変換して光の強度に応じた電圧信号アナログ信号にしてAD変換器513に供給する。つまり、このCMOSセンサ512として、上述したCMOSセンサ100、CMOSセンサ400、CMOSセンサ410、若しくはCMOSセンサ420を適用することができる。すなわち、CMOSセンサ512に本技術を適用することができる。AD変換器513は、CMOSセンサ512から、所定のタイミングで供給された画素毎の電圧信号を、デジタルの画像信号以下、適宜、画素信号ともいうに変換し、所定のタイミングで順次、画像処理部516に供給する。操作部514は、例えば、ジョグダイヤル商標、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部515に供給する。制御部515は、操作部514により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部511、CMOSセンサ512、AD変換器513、画像処理部516、表示部517、コーデック処理部518、および記録部519を制御する。画像処理部516は、AD変換器513から供給された画像信号に対して、例えば、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施し、表示部517およびコーデック処理部518に供給する。表示部517は、例えば、液晶ディスプレイ等として構成され、画像処理部516からの画像信号に基づいて、被写体の画像を表示する。コーデック処理部518は、画像処理部516からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部519に供給する。記録部519は、コーデック処理部518からの画像データを記録する。記録部519に記録された画像データは、必要に応じて画像処理部516に読み出されることで、表示部517に供給され、対応する画像が表示される。なお、本技術を適用した固体撮像素子を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。また、以上において、1つの装置または処理部として説明した構成が、複数の装置または処理部として構成されるようにしてもよい。逆に、以上において複数の装置または処理部として説明した構成が、まとめて1つの装置または処理部として構成されるようにしてもよい。また、各装置または各処理部の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置または処理部の構成の一部が他の装置または他の処理部の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。なお、本技術は以下のような構成も取ることができる。1一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも1つの画素を備える撮像素子。2前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものである前記1に記載の撮像素子。3前記一部の画素は、マスクの繋ぎ箇所近傍の画素である前記1または2に記載の撮像素子。4前記一部の画素は、AL配線の形状が前記その他の画素と異なる前記1乃至3のいずれかに記載の撮像素子。5前記一部の画素は、AL配線が前記その他の画素より太くされている前記4に記載の撮像素子。6前記一部の画素は、AL配線が前記その他の画素より細くされている前記4に記載の撮像素子。7前記AL配線は、フローティングディフュージョン部の配線である前記4乃至6のいずれかに記載の撮像素子。8前記一部の画素は、AL配線の位置が前記その他の画素と異なる前記1乃至7のいずれかに記載の撮像素子。9前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされている前記8に記載の撮像素子。10前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされている前記8に記載の撮像素子。11前記AL配線は、フローティングディフュージョン部の配線とグランドの配線である前記8乃至10のいずれかに記載の撮像素子。12前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なる前記1乃至11のいずれかに記載の撮像素子。13前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされている前記12に記載の撮像素子。14前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされている前記12に記載の撮像素子。15前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なる前記1乃至14のいずれかに記載の撮像素子。16前記一部の画素は、開口部のサイズが前記その他の画素と異なる前記1乃至15のいずれかに記載の撮像素子。17前記一部の画素は、前記開口部のサイズが他の画素より狭くされている前記16に記載の撮像素子。18前記一部の画素は、前記開口部のサイズが他の画素より広くされている前記16に記載の撮像素子。19一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する撮像装置。