半導体基板の表面に溝部を設け、前記溝部により規定される前記半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板の表面に複数の溝部を形成し、所定形状の前記立設部を形成する立設部形成工程と、前記溝部の底部から所定の距離まで離間した部分を除いて前記立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、前記溝部の底部から前記立設部の下部に向かって前記半導体基板を酸化させ、前記立設部と前記半導体基板とを酸化膜で分離する酸化工程と、を有することを特徴とする半導体装置の製造方法。前記耐酸化用膜形成工程は、前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部の前記半導体基板を前記所定の距離まで更に除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記耐酸化用膜形成工程は、前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部から所定の距離までの前記耐酸化用膜を除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。特許文献1に示した従来技術は、高価なSOI基板を用いずに安価なバルク基板を用いてフィン型FETを製造できる技術であるが、発明者が検討したところによると、MOSFETの絶縁耐圧が低下してしまうという問題があることが分かった。特許文献1に示した従来技術は、図15cに示すように、素子分離膜104の膜厚に大きな差が出てしまう。素子分離膜104は、半導体層102aの下部の膜厚L1と半導体基板101の表面部分の膜厚L2とで違いが生じ、膜厚L1は膜厚L2よりも薄い。つまり、半導体層102aの下部は薄い膜厚の素子分離膜となってしまい、この部分で絶縁耐圧が低下してしまうのである。フィン型FETを複数用いると、本来絶縁分離されるべき半導体層同士が半導体基板を介し電気的に接続してしまうことになり、最終的にリーク電流が発生し、半導体装置の動作不良を引き起こしてしまう。このような素子分離膜104の膜厚の違いの原因は、LOCOS酸化にあった。図15b、図15cに示したように、特許文献1に示した従来技術では、立設部102を耐酸化用膜103で覆って酸化処理するため、角部105から横方向に酸化が進行してやがて立設部102下部で図面左右から進行した酸化膜がつながり素子分離膜104を形成する。しかし、知られているようにシリコン酸化膜の成長は、半導体基板の垂直方向よりも横方向の方が小さい。その酸化形状は、いわゆるバーズビーク形状になる。このため、立設部102の下部の酸化が少なくなり、膜厚L1と膜厚L2とで差が出てしまうのである。すでに説明したとおり、半導体層102aは、ソース領域やドレイン領域、バルク領域となる部分であるから、その部分と半導体基板101との絶縁が十分でないと、MOSFETとして十分な性能を有しているとは言えない。特許文献1に示した従来技術は、高価なSOI基板を用いずにフィン型FETを製造できるが、そうして製造されたMOSFETは、電気的に十分な性能を得られず、信頼性の低いものとなってしまうのである。本発明の半導体装置の製造方法はこのような課題を解決するためにある。そしてその目的は、高い絶縁耐圧を有し、リーク電流のない、信頼性の高い半導体装置を提供することにある。上記目的を達成するために、本発明の半導体装置の製造方法は、以下の製造方法を採用する。半導体基板の表面に溝部を設け、溝部により規定される半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、半導体基板の表面に複数の溝部を形成し、所定形状の立設部を形成する立設部形成工程と、溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、溝部の底部から立設部の下部に向かって半導体基板を酸化させ、立設部と半導体基板とを酸化膜で分離する酸化工程と、を有することを特徴とする。このような構成にすることによって、素子分離膜の形成にあたり立設部下部の横方向の熱酸化が促進されることから、半導体基板と完全に絶縁分離できる。さらに、耐酸化用膜形成工程は、溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部の半導体基板を所定の距離まで更に除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。このように、溝部の底部の半導体基板を更に除去することで、立設部側面に横方向の酸化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。また、耐酸化用膜形成工程は、溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部から所定の距離までの耐酸化用膜を除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。このように、溝部の底部から一部の耐酸化用膜を除去することで、立設部側面に横方向の酸化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。本発明によれば、MOSFETのソース領域やドレイン領域、バルク領域を形成する半導体層と半導体基板とを、ほぼ一定の膜厚の素子分離膜で絶縁分離できるから、電気的に完全に絶縁分離された半導体層が形成できる。これにより、絶縁耐圧が向上し、素子間のリーク電流の発生も抑制され、信頼性の高い半導体装置を構成できる。本発明の半導体装置の製造方法は、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に形成する。つまり、立設部側面にて、溝部の底部と耐酸化用膜の下端部との間に半導体基板の露出面、つまり、立設部にて耐酸化用膜がない部分を設けるのである。この製造方法を製造工程順に説明したものが図1に示すフローチャートである。図1に示すフローチャートは、立設部形成工程P10、耐酸化用膜形成工程P20、酸化工程P30で構成されている。この立設部形成工程P10は、半導体基板表面に溝部を設けることにより、半導体基板の立設部を形成する工程である。耐酸化用膜形成工程P20は、立設部の表面側面及び上面に耐酸化用膜を形成する。耐酸化用膜は、立設部の側面において、溝部の底部から所定の距離まで離間した部分を除いて形成される。酸化工程P30として、耐酸化用膜をマスクとして用い、半導体基板表面を熱酸化することにより立設部と半導体基板とを酸化膜で分離する。このようにすれば、立設部の側面においてその底部で耐酸化用膜が露出した半導体基板からも酸化が進行できるようになり、立設部の下側にほぼ一定の膜厚の素子分離膜を形成することができる。以下2つの実施形態を図面を用いて説明する。2つの実施形態の違いは、耐酸化用膜形成工程P20である。第1の実施形態は、立設部の表面に耐酸化用膜を形成した後に、半導体基板を更にエッチングで掘り下げて、立設部の根元部分に耐酸化用膜のない露出部分を設ける製造方法である。第2の実施形態は、立設部の表面に耐酸化用膜を形成した後に、立設部の根元部分の耐酸化用膜のみエッチング除去する製造方法である。なお、これらの実施形態は、半導体基板をシリコン半導体基板を用いる例で説明する。[第1の実施形態の製造方法の詳細説明;図1~図8]第1の実施形態の半導体装置の製造方法について、図1及び図2から図8を用いて説明する。図2から図8は、図1に示すフローチャートを構成する各製造工程を詳しく説明する断面図である。この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部を有しない半導体基板をエッチングで掘り下げて、立設部の下端部に半導体基板の露出部を設けるものである。図2及び図3は、立設部形成工程P10、図4から図6は、耐酸化用膜形成工程P20、図7及び図8は、酸化工程P30に対応する。各図において符号は、1は半導体基板、2、6はシリコン窒化膜を示す。3はホトレジストパターン、4は溝部、5は立設部、6は第2のシリコン窒化膜、7は露出面、8は素子分離膜を示し、2a、6aは、それぞれシリコン窒化膜2、6を加工して設ける耐酸化用膜を示す。[立設部形成工程P10:図1、図2、図3]立設部形成工程P10を図1及び図2、図3を用いて説明する。図2に示すように、シリコンよりなる半導体基板1上に、反応ガスとしてモノシランSiH4とアンモニアNH3とを用いる化学気相成長法Chemical-Vator-Deposition;以下、CVD法と記載するにより第1のシリコン窒化膜2を、例えば300nmの膜厚で形成する。次に、ホトレジストを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、後の工程で立設部を設ける部分にホトレジストパターン3が残るようにパターニングする。次に、図3に示すように、反応ガスとして四フッ化メタンCF4と酸素O2とを用いるドライエッチングにより、ホトレジストパターン3を耐エッチングマスクとして第1のシリコン窒化膜2を加工し、後の工程で立設部となる領域上に耐酸化用膜2aとして残すように形成する。その後、反応ガスとして塩素Cl2と臭化水素HBrあるいは四フッ化メタンCF4を用いるドライエッチングにより、ホトレジストパターン3及び耐酸化用膜2aを耐エッチングマスクとして半導体基板1をエッチング除去する。その深さは例えば、800nmである。このような垂直の溝部4を形成することにより、半導体基板1に対し垂直に起立した立設部5を設ける。この立設部5の高さは、例えば800nmである。さらにその後、図示しないがホトレジストパターン3を除去する。[耐酸化用膜形成工程P20:図1、図4、図5、図6]次に、耐酸化用膜形成工程P20を図1及び図4から図6を用いて説明する。図4に示すように、半導体基板1の上部全面に反応ガスとしてモノシランSiH4とアンモニアNH3とを用いるCVD法により第2のシリコン窒化膜6を、例えば150nmの膜厚で形成する。次に、図5に示すように、反応ガスとして四フッ化メタンCF4と酸素O2とを用いるドライエッチングにより、立設部5の側面に耐酸化用膜6aが残るように、第2のシリコン窒化膜6をエッチバックする。これにより、立設部5の表面は、耐酸化用膜2a、6aで覆われる。その後、図6に示すように、反応ガスとして塩素Cl2と臭化水素HBr又は四フッ化メタンCF4を用いるドライエッチングにより、耐酸化用膜2a、6aをエッチングマスクとして半導体基板1の表面を掘り下げる。その量は、例えば250nmの深さである。半導体基板1を250nmの深さで掘り下げることにより、耐酸化用膜6aで覆われた立設部5の側面の下側半導体基板側に、高さ250nmの高さの半導体基板1のシリコンの露出面7を形成することができる。除去された半導体基板部分は、図面点線で示し、符号1 ́を付与している。[酸化工程P30:図1、図7、図8]次に、酸化工程P30を図1及び図7、図8を用いて説明する。図7に示すように、温度1000°Cの水蒸気雰囲気中で酸化処理を実施し、半導体基板1の表面にシリコン酸化膜よりなる素子分離膜8を形成する。その膜厚は、例えば600nmである。酸化処理において、素子分離膜8は半導体基板1の垂直方向に形成されると共に、立設部5の下部においては横方向にも形成され、最終的には立設部5は素子分離膜8により完全に分離される。酸化工程では、図6に示す耐酸化用膜6aで覆われていない露出面7により横方向の酸化が促進され、立設部5の下部は、ほぼ一定の膜厚の素子分離膜8が形成されるのである。図7に示すように、立設部5下部の素子分離膜8の膜厚L3は、耐酸化用膜2a、6aで覆われていない半導体基板1表面つまり、立設部5がない部分に設ける素子分離膜の膜厚L4と同等な膜厚となり、従来技術よりも絶縁耐圧が向上するのである。最後に、図8に示すように、熱燐酸に浸漬することにより耐酸化用膜2a、6aを除去し、素子領域である立設部5の形成が完了する。図示はしないが、この立設部5にソース領域、ドレイン領域、バルク領域やゲート絶縁膜などを形成し、ゲート電極、ソース電極、ドレイン電極などを形成してフィン型FETが完成する。このようにして完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。[第2の実施形態の製造方法の詳細説明;図1、図9~図14]次に、第2の実施形態の半導体装置の製造方法について図1及び図9から図14を用いて説明する。この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部の根元部分の耐酸化用膜のみエッチング除去し、立設部の下端部に半導体基板の露出部を設けるものである。図9から図14は、耐酸化用膜形成工程P20を詳しく説明するための断面図である。すでに説明した第1の実施形態の製造方法と同一の工程については省略する。各図において符号は、9は犠牲膜、10は第3のシリコン窒化膜、10aは耐酸化用膜を示すが、すでに説明した第1の実施形態の構成と同一の構成には同一の番号を付与している。まず、図9に示すように、すでに説明した製造方法により半導体基板1に対し垂直に起立した立設部5を形成する。この場合、すでに説明した製造方法と異なる点は、立設部5の高さだけである。後の工程で素子分離される立設部の高さに、立設部5下部にて横方向の素子分離膜の形成を促進するために設ける半導体基板1の露出面7の高さを加えた高さとなっている。その高さは、例えば、1050nmである。次に、図10に示すように、反応ガスとしてモノシランSiH4と酸素O2を用いるCVD法によりシリコン酸化膜である犠牲膜9を形成する。その膜厚は、例えば250nmである。その後、回転塗布方によりホトレジスト3aを、例えば1500nmの膜厚で形成する。ホトレジスト3aは液体であることから、半導体基板1表面に高さが1050nmの立設部5を設けているにも関わらず、レジスト3a表面は平坦な面となる。次に、図11に示すように、反応ガスとして酸素O2と、四フッ化メタンCF4あるいは三フッ化メタンCHF3を用い、犠牲膜9に対するホトレジスト3aのエッチング速度が同等以上となるエッチング条件で、エッチバックを実施する。このときのエッチング量は、立設部5の表面に形成した犠牲膜9が露出するまで実施する。図10で示したように、ホトレジスト3aの表面が平坦であることから、エッチバックによりホトレジスト3aの膜厚が最も薄い立設部5の上部の犠牲膜9の表面が優先的に露出するのである。次に、図12に示すように、フッ酸系の水溶液に浸漬することにより、立設部5の表面および側面に設けた犠牲膜9が除去される。犠牲膜9は、すでに説明した実施形態の露出面7の高さが残るように除去する。その高さは、例えば250nmである。フッ酸系の水溶液に浸漬して行う犠牲膜9の除去は、ホトレジスト3aがあるため図面上方から進行する。このため、エッチング時間を制御することで犠牲膜9の除去量も制御できる。その後、図示しないがホトレジスト3aは除去する。次に、図13aに示すように、犠牲膜9が付いたままの半導体基板1の上部全面にCVD法により第3のシリコン窒化膜10を形成する。その後、図13bに示すように、すでに説明した製造方法を用い、形成した第3のシリコン窒化膜10をエッチバックすることにより、耐酸化用膜10aを形成する。その後、図14に示すように、耐酸化用膜10aであるシリコン窒化膜に対し選択性の高いフッ酸系の水溶液に浸漬し、立設部5の下側半導体基板側の犠牲膜9を除去することで、図示するような、立設部5の下側側面に250nmの高さの露出面7を形成することができる。以降の製造方法は、第1の実施形態と同様である。この第2の製造方法も、立設部5を素子領域として分離することができ、完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。なお、以上説明した第1の実施形態及び第2の実施形態の製造方法では、第1のシリコン窒化膜2、第2のシリコン窒化膜6、第3のシリコン窒化膜10を半導体基板1や形成した立設部5のシリコン表面に直接接するように形成しているが、シリコン酸化膜を介して設けるようにしても構わない。第1の実施形態の場合は、半導体基板1のシリコン表面に、例えば20nm程度の膜厚のシリコン酸化膜を形成し、このシリコン酸化膜上に第1のシリコン窒化膜2や第2のシリコン窒化膜6を形成してもよい。また、第2の実施形態の場合は、図12に示す犠牲膜9の除去の際に、立設部5の表面に薄く犠牲膜9を残すようにしてもよい。このようにすることで、加工して耐酸化用膜となるシリコン窒化膜が直接半導体基板であるシリコンと接することを防止できる。そうすると、後の工程で耐酸化用膜除去した後、シリコン窒化膜の窒素成分が立設部表面に残留するのを抑制することができるのである。シリコン窒化膜の窒素成分はシリコン表面に残留すると、後の熱工程により結晶欠陥を誘起することが知られている。