"複数の層を備える電子デバイスであって、第1のドーピング型の半導体ベース層と、前記半導体ベース層上の半導体緩衝層と、前記電子デバイスの第1の接触領域を形成し、前記第1のドーピング型と反対である第2のドーピング型である、半導体緩衝層上の1つまたは複数の接触層とを備え、前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に生じる過剰エッチングを補償する電子デバイス。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項1に記載の電子デバイス。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項1に記載の電子デバイス。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項1に記載の電子デバイス。前記半導体緩衝層の前記厚さは、約0.1から0.3ミクロンまでの範囲内である請求項1に記載の電子デバイス。前記半導体緩衝層は、前記第1のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項1に記載の電子デバイス。前記第1の接触領域を形成するようにエッチングされた前記1つまたは複数の接触層の側壁上の半導体レッジ層と、前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる1つ層の表面とをさらに備え、前記半導体レッジ層は、前記第2のドーピング型である請求項6に記載の電子デバイス。前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項7に記載の電子デバイス。前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内である請求項8に記載の電子デバイス。前記低濃度にドーピングされた半導体レッジ層の厚さは、約1000から3000オングストロームまでの範囲内である請求項8に記載の電子デバイス。前記半導体材料は、炭化ケイ素である請求項7に記載の電子デバイス。前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項1に記載の電子デバイス。前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約1×1017から1×1018個までの範囲内である請求項12に記載の電子デバイス。前記半導体緩衝層は、前記第1のドーピング型と反対である前記第2のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項1に記載の電子デバイス。前記半導体ベース層、前記半導体緩衝層、および前記1つまたは複数の接触層は、炭化ケイ素から形成される請求項1に記載の電子デバイス。高濃度にドーピングされたウェルは、前記半導体ベース層内に形成され、前記電子デバイスの第2の接触領域である請求項1に記載の電子デバイス。前記半導体ベース層が形成される1つまたは複数の半導体層をさらに備え、前記1つまたは複数の半導体層の底面は、前記電子デバイスの第3の接触領域を形成する請求項16に記載の電子デバイス。前記電子デバイスは、ゲートターンオフサイリスタGTOであり、前記第1の接触領域は、前記GTOのアノードであり、前記第2の接触領域は、前記GTOのゲートであり、前記第3の接触領域は、前記GTOのカソードである請求項17に記載の電子デバイス。前記電子デバイスは、バイポーラ接合トランジスタBJTであり、前記第1の接触領域は、前記BJTのエミッタであり、前記第2の接触領域は、前記BJTのベースであり、前記第3の接触領域は、前記BJTのコレクタである請求項17に記載の電子デバイス。前記電子デバイスは、MOS制御サイリスタMCTである請求項1に記載の電子デバイス。複数の層を備える電子デバイスを作製する方法であって、第1のドーピング型を有する半導体ベース層上に半導体緩衝層を構成するステップと、前記半導体緩衝層上に1つまたは複数の接触層を構成するステップであって、前記1つまたは複数の接触層は前記第1のドーピング型と反対の第2のドーピング型である、ステップと、前記1つまたは複数の接触層をエッチングして前記電子デバイスの第1の接触領域を形成するステップとを含み、前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であることにより前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に生じる過剰エッチングを補償する方法。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項21に記載の方法。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項21に記載の方法。前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項21に記載の方法。前記半導体緩衝層の前記厚さは、約0.1から0.3ミクロンまでの範囲内である請求項21に記載の方法。前記半導体緩衝層は、前記第1のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項21に記載の方法。前記第1の接触領域を形成するようにエッチングされた前記1つまたは複数の接触層の側壁上の半導体レッジ層と、前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および前記1つまたは複数の接触層をエッチングして前記第1の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる1つ層の表面とを形成するステップをさらに含み、前記半導体レッジ層は、前記第2のドーピング型である請求項26に記載の方法。前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項27に記載の方法。前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内である請求項28に記載の方法。前記低濃度にドーピングされた半導体レッジ層の厚さは、約1000から3000オングストロームまでの範囲内である請求項28に記載の方法。前記半導体材料は、炭化ケイ素である請求項27に記載の方法。前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項21に記載の方法。前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約1×1017から1×1018個までの範囲内である請求項32に記載の方法。前記半導体緩衝層は、前記第1のドーピング型と反対である前記第2のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項21に記載の方法。前記半導体ベース層、前記半導体緩衝層、および前記1つまたは複数の接触層は、炭化ケイ素から形成される請求項21に記載の方法。前記電子デバイスの第2の接触領域を形成する前記半導体ベース層内に高濃度にドーピングされた領域を形成するステップをさらに含む請求項21に記載の方法。前記複数の層は、前記半導体ベース層が形成される1つまたは複数の半導体層をさらに備え、前記1つまたは複数の半導体層の底面は、前記電子デバイスの第3の接触領域を形成する請求項36に記載の方法。前記電子デバイスは、ゲートターンオフサイリスタGTOであり、前記第1の接触領域は、前記GTOのアノードであり、前記第2の接触領域は、前記GTOのゲートであり、前記第3の接触領域は、前記GTOのカソードである請求項37に記載の方法。前記電子デバイスは、バイポーラ接合トランジスタBJTであり、前記第1の接触領域は、前記BJTのエミッタであり、前記第2の接触領域は、前記BJTのベースであり、前記第3の接触領域は、前記BJTのコレクタである請求項37に記載の方法。前記電子デバイスは、MOS制御サイリスタMCTである請求項21に記載の方法。0007半導体ウエハ上の不均一なエッチングを補償する電子デバイス構造およびその構造を作製する方法が開示される。一般に、電子デバイス構造は、限定はしないが、ゲートターンオフサイリスタGTO、バイポーラ接合トランジスタBJT、またはMOS制御サイリスタMCTなどのPN接合ベースの電子デバイス向けに実現されたものである。一実施形態では、電子デバイスは、多数の層を備える。半導体層は、所望の半導体材料から形成された第1のドーピング型の半導体ベース層、これもまた所望の半導体材料から形成された半導体ベース層上の半導体緩衝層、および緩衝層上の第2のドーピング型の1つまたは複数の接触層を備える。この1つまたは複数の接触層がエッチングされ、電子デバイスの第2の接触領域を形成する。緩衝層は、電子デバイスの作製時に半導体ベース層に生じる損傷を低減する。0008好ましくは、半導体緩衝層の厚さは、電子デバイスが作製される半導体ウエハ上の不均一なエッチングにより、1つまたは複数の接触層をエッチングして第2の接触領域を形成する際に生じる過剰エッチングを補償するように選択される。一実施形態では、半導体緩衝層の厚さは、半導体ウエハ上のエッチングが不均一であるため、1つまたは複数の接触層をエッチングして第2の接触領域を形成する際に半導体ウエハ上の過剰エッチングの最大量以上となる。一実施形態では、半導体緩衝層は、低濃度にドーピングされlightlydoped、これは第2のドーピング型である。別の実施形態では、半導体緩衝層は、低濃度にドーピングされ、これは第1のドーピング型であり、電子デバイスは、低濃度にドーピングされ、第2のドーピング型である半導体材料から形成された半導体レッジ層をさらに備える。0009当業者なら、添付図面に関連して好ましい実施形態の以下の詳細な説明を読めば、本開示の範囲を理解し、その追加の態様があることに気づくであろう。0010本明細書に組み込まれ、本明細書の一部をなす、添付図面は、本開示のさまざまな態様を例示しており、また説明と併せて、本開示の原理を説明するのに役立つ。0022以下で述べられる実施形態は、当業者がこれらの実施形態を実践することを可能にするために必要な情報を表し、これらの実施形態を実施する最良の態様を示す。添付図面に照らして以下の説明を読めば、当業者なら、開示の概念を理解し、本明細書では特に扱われていない概念の応用を理解するであろう。これらの概念および応用事例は、本開示および付属の請求項の範囲内にあることを理解されたい。0023半導体ウエハ上の不均一なエッチングを補償する電子デバイス構造およびその構造を製造する方法が開示される。一般に、PN接合ベースの電子デバイス用に電子デバイス構造が提供される。以下の説明において、PN接合ベースの電子デバイスは、主に、ゲートターンオフサイリスタGTOである。しかし、本明細書で開示されている本発明の概念は、それに限定されない。本明細書で開示されている本発明の概念は、例えば、バイポーラ接合トランジスタBJT、MOS制御サイリスタMCT、または同様のものなどの他の種類のPN接合ベースの電子デバイスに等しく適用可能である。0024図4Aから4Cは、半導体ウエハの中心の近くおよび半導体ウエハの外縁の近くに、それぞれ、本開示の一実施形態により、作製されたGTO34および34’を例示している。図示されているように、半導体ウエハの中心の近くに作製されるGTO34および半導体ウエハの外縁の近くに作製されるGTO34’の作製は両方とも、所望の半導体材料の多数の半導体層38から48を含む構造36から始まる。半導体層38から48は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層38から48は、炭化ケイ素SiCである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。0025構造36は、高濃度にドーピングされたN型半導体層38、N型半導体層38上のP型半導体層40、P型半導体層40上にエピタキシャル成長させたN型ベース層42、N型ベース層42上にエピタキシャル成長し、低濃度にドーピングされたP型半導体層44、P型緩衝層44上にあり、高濃度にドーピングされたP型半導体層46、およびP型半導体層46上にあり、非常に高濃度にドーピングされたP型半導体層48を備える。P型半導体層46および48は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層38から48のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、P型半導体層40は、N型半導体層38上のP型の下層例えば、絶縁層、およびP型の下層上の低濃度にドーピングされたP型の下層例えば、ドリフト層を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1立方センチメートルcm3当たりのキャリアつまり、電子または正孔数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0026図4Bに例示されているように、P型半導体層46および48は、エッチング後にP型半導体層46および48がGTO34および34’のアノードを形成するようにエッチングされる。N型半導体層38は、GTO34および34’のカソードを形成することに留意されたい。一実施形態では、P型半導体層46および48は、反応性イオンエッチングRIEを介してエッチングされる。半導体ウエハの中心の近くに作製されたGTO34については、P型半導体層46および48は所望のエッチング深さDETCHまでエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたGTO34’については、過剰エッチングが生じる。過剰エッチングの量OVER-ETCHは、エッチングの種類例えば、RIEと半導体ウエハ上のGTO34’の位置によって決まる。この説明に関して、GTO34’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。0027この実施形態では、P型緩衝層44の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さDETCHの20である場合、P型緩衝層44の厚さは0.2×DETCHである。そこで、より具体的な一例として、所望のエッチング深さDETCHが1.5ミクロンである場合、P型緩衝層44の厚さは、0.3ミクロンまたは約0.3ミクロンとすることができる。この例では、P型緩衝層44の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、P型緩衝層44の厚さは、過剰エッチングの最大量からN型ベース層42内への過剰エッチングの所定の許容量を引いた値とすることができる。N型ベース層42内への過剰エッチングの許容可能量は、GTO34’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、P型緩衝層44のドーピングレベルは、1cm3当たりのキャリア数、約1×1016から1×1017個までの範囲内であり、P型緩衝層44の厚さは、約0.1から0.3ミクロンまでの範囲内である。対照的に、一実施形態では、N型ベース層42のドーピングレベルは、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内であり、N型緩衝層42の厚さは、約0.5から5ミクロンまでの範囲内である。0028半導体ウエハ上の不均一なエッチングを補償することに加えて、P型緩衝層44は、特に半導体ウエハの中心の近くに作製されたGTO34に対する表面再結合も軽減するか、または排除する。より具体的には、図4Bに例示されているように、エッチングプロセスの結果、GTO34のアノードを形成するP型半導体層46および48の側壁表面50とP型緩衝層44の表面52の両方における結晶構造に実質的な損傷が生じている。同様に、GTO34’に関して、1GTO34’のアノードを形成するP型半導体層46および48ならびに過剰エッチングによるP型緩衝層44の側壁表面50’と2N型ベース層42の表面52’の両方における結晶構造に実質的な損傷が生じている。側壁表面50および50’ならびにGTO34および34’の表面52および52’における結晶構造が損傷することで、それらの表面50、50’、52、および52’において界面電荷、つまり表面トラップが生じる。半導体ウエハの中心の近くに作製されたGTO34については、P型緩衝層44は表面52における界面電荷をN型ベース層42から移動して離す。その結果、表面再結合が減少するつまり、界面電荷によってトラップされる、N型ベース層42内に注入された電子の数が、従来のGTO10に比べて低減され図1Aから1C、界面電荷は、N型ベース層18の表面に直に付く。表面再結合が低下することで、従来のGTO10と比べてGTO34の頂部トランジスタのゲインβが高くなり、これにより、次いで、従来のGTO10と比べてGTO34のターンオン電流IG,TURN-ONが減少する。0029次に、図4Cに例示されているように、Nウェル54および54’が、それぞれ、イオン注入により、GTO34および34’のN型ベース層42内に形成され、Nウェル54および54’は、GTO34および34’のゲートを形成する。GTO34のNウェル54は、P型緩衝層44を通り抜けてN型ベース層42内に入り込む。P型緩衝層44は、低濃度にドーピングされているため、P型緩衝層44は、GTO34のアノードおよびゲートがショートしないように高い抵抗を有する。この実施形態のGTO34および34’は、2つのNウェル54および54’、したがって2つのゲートを備えるが、GTO34および34’は、代替的に、1つのNウェル54および54’のみと、1つのゲートとを備えることができることに留意されたい。GTO34および34’のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。図示されていないが、パッシベーション層が、適宜、側壁表面50および50’ならびにGTO34および34’の表面52および52’の上に形成されうる。パッシベーション層は、二酸化ケイ素SiO2、窒化ケイ素SiN、または他の好適な材料とすることができる。0030図5は、本開示の別の実施形態による図4Aから4CのGTO34および34’を例示している。この実施形態では、P型緩衝層44の厚さは、過剰エッチングの最大量を超える。その結果、P型緩衝層44の一部は、最大量の過剰エッチングが生じるGTO34’であってもN型ベース層42の表面上に残る。そうすることによって、GTO34’のアノードを形成するためにP型半導体層46および48のエッチングにおける結晶構造の損傷から生じる界面電荷は、P型緩衝層44の残り部分の表面にあり、したがって、N型ベース層42から離れる方向に移動される。そこで、この実施形態では、P型緩衝層44は、半導体ウエハの中心の近くに作製されたGTO34と半導体ウエハの外縁の近くに作製されたGTO34’の両方に対する表面再結合を低減する。0031図4Aから4Cおよび図5のGTO34および34’は、P型GTOであるが、図6および7に例示されているように、N型GTO56および56’にも同じ概念が適用されうる。図6に例示されているように、GTO56および56’は、所望の半導体材料の多数の半導体層58から68を備える。半導体層58から68は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層58から68は、SiCである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。半導体層58から68は、高濃度にドーピングされたP型半導体層58、P型半導体層58上のN型半導体層60、N型半導体層60上にエピタキシャル成長させたP型ベース層62、P型ベース層62上にエピタキシャル成長し、低濃度にドーピングされたN型半導体層64、N型緩衝層64上にあり、高濃度にドーピングされたN型半導体層66、およびN型半導体層66上にあり、非常に高濃度にドーピングされたN型半導体層68を備える。N型半導体層66および68は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層58から68のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、N型半導体層60は、P型半導体層58上のN型の下層例えば、絶縁層、およびN型の下層上の低濃度にドーピングされたN型の下層例えば、ドリフト層を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1cm3当たりのキャリアつまり、電子または正孔数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0032例示されているように、N型半導体層66および68は、エッチング後にN型半導体層66および68がGTO56および56’のアノードを形成するようにエッチングされている。P型半導体層58は、GTO56および56’のカソードを形成することに留意されたい。一実施形態では、N型半導体層66および68は、RIEを介してエッチングされる。半導体ウエハの中心の近くに作製されたGTO56については、N型半導体層66および68は所望のエッチング深さDETCHまでエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたGTO56’については、過剰エッチングが生じる。過剰エッチングの量OVER-ETCHは、エッチングの種類例えば、RIEと半導体ウエハ上のGTO56’の位置によって決まる。この説明に関して、GTO56’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。0033この実施形態では、N型緩衝層64の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さDETCHの20である場合、N型緩衝層64の厚さは0.2×DETCHである。そこで、より具体的な一例として、所望のエッチング深さDETCHが1.5ミクロンである場合、N型緩衝層64の厚さは、0.3ミクロンまたは約0.3ミクロンとすることができる。この例では、N型緩衝層64の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、N型緩衝層64の厚さは、過剰エッチングの最大量からP型ベース層62内への過剰エッチングの所定の許容量を引いた値とすることができる。P型ベース層62内への過剰エッチングの許容可能量は、GTO56’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、N型緩衝層64のドーピングレベルは、1cm3当たりのキャリア数、約1×1016から1×1017個までの範囲内であり、N型緩衝層64の厚さは、約0.1から0.3ミクロンまでの範囲内である。対照的に、一実施形態では、P型ベース層62のドーピングレベルは、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内であり、P型緩衝層62の厚さは、約0.5から5ミクロンまでの範囲内である。0034半導体ウエハ上の不均一なエッチングを補償することに加えて、N型緩衝層64は、特に半導体ウエハの中心の近くに作製されたGTO56に対する表面再結合も軽減するか、または排除する。より具体的には、エッチングプロセスの結果、GTO56のアノードを形成するN型半導体層66および68の側壁表面とN型緩衝層64の表面の両方における結晶構造に実質的な損傷が生じている。同様に、1GTO56’のアノードを形成するN型半導体層66および68ならびに過剰エッチングによるN型緩衝層64の側壁表面と2P型ベース層62の表面の両方における結晶構造に実質的な損傷が生じている。GTO56および56’の表面における結晶構造が損傷することで、それらの表面において界面電荷、つまり表面トラップが生じる。半導体ウエハの中心の近くに作製されたGTO56については、N型緩衝層64は界面電荷をP型ベース層62から移動して離すつまり、界面電荷は、P型ベース層62の表面ではなくN型緩衝層64の表面にある。その結果、表面再結合が減少するつまり、界面電荷によってトラップされる、P型ベース層62内に注入された電子の数が、従来のGTO10に比べて低減され図1Aから1C、界面電荷は、N型ベース層18の表面に直に付く。表面再結合が低下することで、従来のGTO10と比べてGTO56の頂部トランジスタのゲインβが高くなり、これにより、次いで、従来のGTO10と比べてGTO56のターンオン電流IG,TURN-ONが減少する。0035最後に、Pウェル70および70’が、それぞれ、イオン注入により、GTO56および56’のP型ベース層62内に形成され、Pウェル70および70’は、GTO56および56’のゲートを形成する。GTO56のPウェル70は、N型緩衝層64を通り抜けてP型ベース層62内に入り込む。N型緩衝層64は、低濃度にドーピングされているため、N型緩衝層64は、GTO56のアノードおよびゲートがショートしないように高い抵抗を有する。この実施形態のGTO56および56’はそれぞれ、2つのPウェル70および70’をそれぞれ、したがって2つのゲートを備えるが、GTO56および56’は、代替的に、1つのPウェル70および70’のみと、したがって、1つのゲートとをそれぞれ備えることができることに留意されたい。GTO56および56’のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。図示されていないが、パッシベーション層が、適宜、GTO56および56’の表面の上に形成されうる。パッシベーション層は、SiO2、SiN、または他の好適な材料とすることができる。0036図7は、本開示の別の実施形態による図6のGTO56および56’を例示している。この実施形態では、N型緩衝層64の厚さは、過剰エッチングの最大量を超える。その結果、N型緩衝層64の一部は、最大量の過剰エッチングが生じるGTO56’であってもP型ベース層62の表面上に残る。そうすることによって、GTO56’のアノードを形成するためにN型半導体層66および68のエッチングにおける結晶構造の損傷から生じる界面電荷は、N型緩衝層64の残り部分の表面にあり、したがって、P型ベース層62から離れる方向に移動される。そこで、この実施形態では、N型緩衝層64は、半導体ウエハの中心の近くに作製されたGTO56と半導体ウエハの外縁の近くに作製されたGTO56’の両方に対する表面再結合を低減する。0037図8Aから8Dは、半導体ウエハの中心近くおよび半導体ウエハの外縁の近くに、それぞれ、本開示の別実施形態により、作製されたGTO72および72’を例示している。一般に、GTO72および72’は、図4Aから4CのGTO34および34’に類似している。しかし、この実施形態では、緩衝層は、ベース層と同じであり、GTO72および72’は、以下で説明されているようにレッジ層をさらに備える。図示されているように、半導体ウエハの中心の近くに作製されるGTO72および半導体ウエハの外縁の近くに作製されるGTO72’の作製は両方とも、所望の半導体材料の多数の半導体層76から86を含む構造74から始まる。半導体層76から86は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層76から86は、SiCである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。0038構造74は、高濃度にドーピングされたN型半導体層76、N型半導体層76上のP型半導体層78、P型半導体層78上にエピタキシャル成長させたN型ベース層80、N型ベース層80上にエピタキシャル成長し、低濃度にドーピングされたN型半導体層82、N型緩衝層82上にあり、高濃度にドーピングされたP型半導体層84、およびP型半導体層84上にあり、非常に高濃度にドーピングされたP型半導体層86を備える。P型半導体層84および86は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層76から86のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、P型半導体層78は、N型半導体層76上のP型の下層例えば、絶縁層、およびP型の下層上の低濃度にドーピングされたP型の下層例えば、ドリフト層を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1cm3当たりのキャリアつまり、電子または正孔数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0039図8Bに例示されているように、P型半導体層84および86は、エッチング後にP型半導体層84および86がGTO72および72’のアノードを形成するようにエッチングされる。N型半導体層76は、GTO72および72’のカソードを形成することに留意されたい。一実施形態では、P型半導体層84および86は、RIEを介してエッチングされる。半導体ウエハの中心の近くに作製されたGTO72については、P型半導体層84および86は所望のエッチング深さDETCHまでエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたGTO72’については、過剰エッチングが生じる。過剰エッチングの量OVER-ETCHは、エッチングの種類例えば、RIEと半導体ウエハ上のGTO72’の位置によって決まる。この説明に関して、GTO72’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。0040この実施形態では、N型緩衝層82の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さDETCHの20である場合、N型緩衝層82の厚さは0.2×DETCHである。そこで、より具体的な一例として、所望のエッチング深さDETCHが1.5ミクロンである場合、N型緩衝層82の厚さは、0.3ミクロンまたは約0.3ミクロンとすることができる。この例では、N型緩衝層82の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、N型緩衝層82の厚さは、過剰エッチングの最大量からN型ベース層80内への過剰エッチングの所定の許容量を引いた値とすることができる。N型ベース層80内への過剰エッチングの許容可能量は、GTO72’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、N型緩衝層82のドーピングレベルは、1cm3当たりのキャリア数、約1×1016から1×1017個までの範囲内であり、N型緩衝層82の厚さは、約0.1から0.3ミクロンまでの範囲内である。対照的に、一実施形態では、N型ベース層80のドーピングレベルは、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内であり、N型緩衝層80の厚さは、約0.5から5ミクロンまでの範囲内である。0041次に、図8Cに例示されているように、Nウェル88および88’が、それぞれ、イオン注入により、GTO72および72’のN型ベース層80内に形成され、Nウェル88および88’は、GTO72および72’のゲートを形成する。GTO72のNウェル88は、N型緩衝層82を通り抜けてN型ベース層80内に入り込む。この実施形態のGTO72および72’は、2つのNウェル88および88’、したがって2つのゲートを備えるが、GTO72および72’は、代替的に、1つのNウェル88および88’のみと、1つのゲートとを備えることができることに留意されたい。GTO72および72’のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0042図8Cに例示されているように、エッチングプロセスを使用してP型半導体層84および86をエッチングし、GTO72のアノードを形成した結果、GTO72のアノードを形成するP型半導体層84および86の側壁表面90とN型緩衝層82の表面92の両方における結晶構造に実質的な損傷が生じている。同様に、GTO72’に関して、1GTO72’のアノードを形成するP型半導体層84および86ならびに過剰エッチングによるN型緩衝層82の側壁表面90’と2N型ベース層80の表面92’の両方における結晶構造に実質的な損傷が生じている。側壁表面90および90’ならびにGTO72および72’の表面92および92’における結晶構造が損傷することで、それらの表面90、90’、92、および92’において界面電荷、つまり表面トラップが生じる。0043GTO72および72’の表面90、90’、92、92’における界面電荷を低減するか、または排除するために、半導体層76から86と同じ半導体材料のP型レッジ層94が、図8Dに例示されているように、GTO72および72’の表面90、90’、92、92’上にエピタキシャル成長させられる。P型レッジ層94は、低濃度にドーピングされる。一実施形態では、P型レッジ層94は、1cm3当たりのキャリア数、約5×1015から1×1017個までの範囲内のドーピングレベル、および約1000から3000オングストロームまでの範囲内の厚さを有する。特定の一実施形態では、P型レッジ層94は、N型緩衝層82と同じか、または少なくともおおよそ同じ、ドーピングレベルおよび厚さを有する。一実施形態では、半導体層76および86およびP型レッジ層94は両方とも、SiCから形成される。さらに、P型レッジ層94は、エピタキシャル成長層なので、P型レッジ層94は、SiO2およびSiNの層などの従来のパッシベーション層に比べて表面90、90’、92、および92’の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、P型レッジ層94のエピタキシャル成長を行う際に、表面90、90’、92、92’上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてGTO72および72’が加熱され、これにより、表面90、90’、92、92’の品質を改善し、表面90、90’、92、92’における界面電荷を低減することができる。P型レッジ層94によってもたらされるパッシベーションの結果として、表面90、90’、92、92’における界面電荷は低減され、これにより、GTO72および72’の頂部トランジスタのゲインβが高まり、次いで、これにより、GTO72および72’のターンオン電流IG,TURN-ONが減少する。0044それに加えて、半導体ウエハの中心の近くに形成されるGTO72については、P型レッジ層94およびN型緩衝層82が、完全空乏領域96を形成する。完全空乏領域96は、高い抵抗を有する。完全空乏領域96の高い抵抗は、GTO72のN型ベース層80内に注入された電子がN型ベース層80からN型緩衝層82の表面92における界面電荷、つまり表面トラップに流れるのを防止、または少なくとも軽減することによってGTO72に対する表面再結合をさらに低減する。図示されていないが、パッシベーション層は、適宜、GTO72および72’のP型レッジ層94の上に形成されうる。パッシベーション層は、SiO2、SiN、または他の好適な材料とすることができる。0045図9は、本開示の別の実施形態による図8Aから8CのGTO72および72’を例示している。この実施形態では、N型緩衝層82の厚さは、過剰エッチングの最大量を超える。その結果、N型緩衝層82の一部は、最大量の過剰エッチングが生じるGTO72’であってもN型ベース層80の表面上に残る。そうすることによって、P型レッジ層94およびN型緩衝層82は、半導体ウエハの中心の近くに作製されたGTO72と半導体ウエハの外縁の近くに作製されたGTO72’の両方に対する表面再結合をさらに低減するか、または排除する完全空乏領域96を形成する。0046図8Aから8Dおよび図9のGTO72および72’は、P型GTOであるが、図10および11に例示されているように、N型GTO98および98’にも同じ概念が適用されうる。図10に示されているように、半導体ウエハの中心の近くに作製されるGTO98および半導体ウエハの外縁の近くに作製されるGTO98’は両方とも、所望の半導体材料の多数の半導体層100から110を含む。半導体層100から110は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層100から110は、SiCである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。0047半導体層100から110は、高濃度にドーピングされたP型半導体層100、P型半導体層100上のN型半導体層102、N型半導体層102上にエピタキシャル成長させたP型ベース層104、P型ベース層104上にエピタキシャル成長し、低濃度にドーピングされたP型半導体層106、P型緩衝層106上にあり、高濃度にドーピングされたN型半導体層108、およびN型半導体層108上にあり、非常に高濃度にドーピングされたN型半導体層110を備える。N型半導体層108および110は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層100から110のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、N型半導体層102は、P型半導体層100上のN型の下層例えば、絶縁層、およびN型の下層上の低濃度にドーピングされたN型の下層例えば、ドリフト層を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1cm3当たりのキャリアつまり、電子または正孔数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0048N型半導体層108および110は、エッチング後にN型半導体層108および110がGTO98および98’のアノードを形成するようにエッチングされている。P型半導体層100は、GTO98および98’のカソードを形成することに留意されたい。一実施形態では、N型半導体層108および110は、RIEを介してエッチングされる。半導体ウエハの中心の近くに作製されたGTO98については、N型半導体層108および110は所望のエッチング深さDETCHまでエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたGTO98’については、過剰エッチングが生じる。過剰エッチングの量OVER-ETCHは、エッチングの種類例えば、RIEと半導体ウエハ上のGTO98’の位置によって決まる。この説明に関して、GTO98’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。0049この実施形態では、P型緩衝層106の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さDETCHの20である場合、P型緩衝層106の厚さは0.2×DETCHである。そこで、より具体的な一例として、所望のエッチング深さDETCHが1.5ミクロンである場合、P型緩衝層106の厚さは、0.3ミクロンまたは約0.3ミクロンとすることができる。この例では、P型緩衝層106の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、P型緩衝層106の厚さは、過剰エッチングの最大量からP型ベース層104内への過剰エッチングの所定の許容量を引いた値とすることができる。P型ベース層104内への過剰エッチングの許容可能量は、GTO98’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、P型緩衝層106のドーピングレベルは、1cm3当たりのキャリア数、約1×1016から1×1017個までの範囲内であり、P型緩衝層106の厚さは、約0.1から0.3ミクロンまでの範囲内である。対照的に、一実施形態では、P型ベース層104のドーピングレベルは、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内であり、P型緩衝層104の厚さは、約0.5から5ミクロンまでの範囲内である。0050Pウェル112および112’が、それぞれ、イオン注入により、GTO98および98’のP型ベース層104内に形成され、Pウェル112および112’は、GTO98および98’のゲートを形成する。GTO98のPウェル112は、P型緩衝層106を通り抜けてP型ベース層104内に入り込む。この実施形態のGTO98および98’は、2つのPウェル112および112’、したがって2つのゲートを備えるが、GTO98および98’は、代替的に、1つのPウェル112および112’のみと、1つのゲートとを備えることができることに留意されたい。GTO98および98’のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0051エッチングプロセスを使用してN型半導体層108および110をエッチングし、GTO98のアノードを形成した結果、GTO98のアノードを形成するN型半導体層108および110の側壁表面とP型緩衝層106の表面の両方における結晶構造に実質的な損傷が生じている。同様に、GTO98’に関して、1GTO98’のアノードを形成するN型半導体層108および110ならびに過剰エッチングによるP型緩衝層106の側壁表面と2P型ベース層104の表面の両方における結晶構造に実質的な損傷が生じている。GTO98および98’の表面における結晶構造が損傷することで、それらの表面において界面電荷、つまり表面トラップが生じる。0052GTO98および98’の表面における界面電荷を低減するか、または排除するために、半導体層100から110と同じ半導体材料のN型レッジ層114が、GTO98および98’の表面上にエピタキシャル成長させられる。N型レッジ層114は、低濃度にドーピングされる。一実施形態では、N型レッジ層114は、1cm3当たりのキャリア数、約5×1015から1×1017個までの範囲内のドーピングレベル、および約1000から3000オングストロームまでの範囲内の厚さを有する。特定の一実施形態では、N型レッジ層114は、P型緩衝層106と同じか、または少なくともおおよそ同じ、ドーピングレベルおよび厚さを有する。一実施形態では、半導体層100から110およびN型レッジ層114は両方とも、SiCから形成される。さらに、N型レッジ層114は、エピタキシャル成長されるので、N型レッジ層114は、SiO2および窒化ケイ素SiNなどの従来のパッシベーション層に比べて表面の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、N型レッジ層114のエピタキシャル成長を行う際に、表面上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてGTO98および98’が加熱され、これにより、表面の品質を改善し、表面における界面電荷を低減することができる。N型レッジ層114によってもたらされるパッシベーションの結果として、表面における界面電荷は低減され、これにより、GTO98および98’の頂部トランジスタのゲインβが高まり、次いで、これにより、GTO98および98’のターンオン電流IG,TURN-ONが減少する。0053それに加えて、半導体ウエハの中心の近くに形成されるGTO98については、N型レッジ層114およびP型緩衝層106が、完全空乏領域116を形成する。完全空乏領域116は、高い抵抗を有する。完全空乏領域116の高い抵抗は、GTO98のP型ベース層104内に注入された電子がN型ベース層104からP型緩衝層106の表面92における界面電荷、つまり表面トラップに流れるのを防止、または少なくとも軽減することによってGTO98に対する表面再結合をさらに低減する。図示されていないが、パッシベーション層は、適宜、GTO98および98’のN型レッジ層114の上に形成されうる。パッシベーション層は、SiO2、SiN、または他の好適な材料とすることができる。0054図11は、本開示の別の実施形態による図10のGTO98および98’を例示している。この実施形態では、P型緩衝層106の厚さは、過剰エッチングの最大量を超える。その結果、P型緩衝層106の一部は、最大量の過剰エッチングが生じるGTO98’であってもP型ベース層104の表面上に残る。そうすることによって、N型レッジ層114およびP型緩衝層106は、半導体ウエハの中心の近くに作製されたGTO98と半導体ウエハの外縁の近くに作製されたGTO98’の両方に対する表面再結合をさらに低減するか、または排除する完全空乏領域116を形成する。0055ここでもまた、本明細書ではGTO34、34’、56、56’、72、72’、98、および98’を重点的に説明しているが、本明細書で開示されている概念は、例えば、BJT、MCT、または同様のものなどのPN接合ベースの他の種類のデバイスにも等しく適用可能であることに留意されたい。例えば、図4Aから4C、図5から7、図8から8D、および図9から図11の構造は、それぞれ、底部半導体層38、58、76、および100を省くことによって対応するBJTを形成するように容易に変更できる。そこで、図4Cの構造を例にとると、P型半導体層46および48は、対応するPNPBJTのエミッタを形成することができ、Nウェル54は、PNPBJTのベースを形成することができ、P型半導体層40は、対応するPNPBJTのコレクタを形成することができる。同様の方法で、本明細書で開示されている概念は、MCTにも適用可能である。0056当業者なら、本開示の好ましい実施形態への改善形態および修正形態を理解するであろう。そのようなすべての改善形態および修正形態は、本明細書で開示されている概念および以下の請求項の範囲内にあると考えられる。"