第1方向に沿ってそれぞれ延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に位置し第1方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第1方向に交差する第2方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第1補助容量線及び前記第2補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第1補助容量線と対向し第1方向に沿って延出した第1主画素電極及び前記ドレイン電極と電気的に接続され前記第2補助容量線と対向し第1方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極を挟んだ両側、及び、前記第2主画素電極を挟んだ両側にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記ドレイン電極は、前記半導体層にコンタクトし第2方向に沿って延出した第1電極部、前記第1電極部に繋がり前記第1補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第2電極部、及び、前記第1電極部に繋がり前記第2補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第3電極部を備えたことを特徴とする請求項1に記載の液晶表示装置。第1方向に沿ってそれぞれ延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に位置し第1方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第1補助容量線及び前記第2補助容量線の上方にそれぞれ延出した第1ドレイン電極及び第2ドレイン電極と、前記第1ドレイン電極及び前記第2ドレイン電極と電気的に接続され前記第1補助容量線と対向し第1方向に沿って延出した第1主画素電極及び前記第1ドレイン電極及び前記第2ドレイン電極と電気的に接続され前記第2補助容量線と対向し第1方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極を挟んだ両側、及び、前記第2主画素電極を挟んだ両側にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記第1ドレイン電極は、前記半導体層にコンタクトし第2方向に沿って延出した第1電極部、前記第1電極部に繋がり前記第1補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第2電極部、及び、前記第1電極部に繋がり前記第2補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第3電極部を備え、前記第2ドレイン電極は、前記半導体層にコンタクトし第2方向に沿って延出した第4電極部、前記第4電極部に繋がり前記第1補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第5電極部、及び、前記第4電極部に繋がり前記第2補助容量線に対向し第1方向に沿って前記ソース配線とは反対側に延出した第6電極部を備えたことを特徴とする請求項3に記載の液晶表示装置。前記画素電極は、ループ状に形成されたことを特徴とする請求項1乃至4のいずれか1項に記載の液晶表示装置。前記第1主画素電極と前記第2主画素電極との間の前記主共通電極は、前記ゲート配線の上方に位置することを特徴とする請求項1乃至5のいずれか1項に記載の液晶表示装置。前記ゲート配線は、前記第1補助容量線と前記第2補助容量線との略中間に位置することを特徴とする請求項1乃至6のいずれか1項に記載の液晶表示装置。前記第2基板は、前記主共通電極と繋がり第2方向に沿ってそれぞれ延出した副共通電極を備えたことを特徴とする請求項1乃至7のいずれか1項に記載の液晶表示装置。前記画素電極が配置される画素は、第1方向に沿った長さが第2方向に沿った長さよりも長い横長形状であることを特徴とする請求項1乃至8のいずれか1項に記載の液晶表示装置。本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に位置し第1方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第1方向に交差する第2方向に沿って延出したソース配線と、前記半導体層にコンタクトするとともに前記第1補助容量線及び前記第2補助容量線の上方にそれぞれ延出したドレイン電極と、前記ドレイン電極と電気的に接続され前記第1補助容量線と対向し第1方向に沿って延出した第1主画素電極及び前記ドレイン電極と電気的に接続され前記第2補助容量線と対向し第1方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極を挟んだ両側、及び、前記第2主画素電極を挟んだ両側にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1補助容量線及び第2補助容量線と、前記第1補助容量線と前記第2補助容量線との間に位置し第1方向に沿って延出したゲート配線と、画素の略中央で前記ゲート配線の上方に位置する半導体層と、前記半導体層とコンタクトするとともに第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線を挟んだ両側にそれぞれ位置し前記半導体層にコンタクトするとともに前記第1補助容量線及び前記第2補助容量線の上方にそれぞれ延出した第1ドレイン電極及び第2ドレイン電極と、前記第1ドレイン電極及び前記第2ドレイン電極と電気的に接続され前記第1補助容量線と対向し第1方向に沿って延出した第1主画素電極及び前記第1ドレイン電極及び前記第2ドレイン電極と電気的に接続され前記第2補助容量線と対向し第1方向に沿って延出した第2主画素電極を備えた画素電極と、を備えた第1基板と、前記第1主画素電極を挟んだ両側、及び、前記第2主画素電極を挟んだ両側にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って延出した信号配線に相当する。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って間隔をおいて隣接している。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って延出した信号配線に相当する。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、画素電極PEとの間で容量を形成するための補助容量線Cは、1画素あたり複数本配置しても良い。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。本実施形態においては、後に詳述するが、スイッチング素子SWのドレイン電極が画素電極PEとして機能しても良いし、ドレイン電極に電気的に接続された画素電極PEを別途設けても良い。ドレイン電極が画素電極PEとして機能する構成の場合、画素電極PEは、配線材料、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成され、一例として、アルミニウムAl、チタンTi、銀Ag、モリブデンMo、タングステンW、銅Cu、クロムCrのうちの少なくとも1つの金属材料またはいずれかを含む合金によって形成される。また、画素電極PEをドレイン電極とは別個に設ける場合、画素電極PEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような共通電極CEは、例えば、ITOやIZOなどの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。対向基板CTの共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。アレイ基板ARは、ゲート配線G1、補助容量線C1、補助容量線C2、ソース配線S1、スイッチング素子SW、画素電極PE、第1配向膜AL1などを備えている。図示した例では、画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも長い横長の長方形状である。補助容量線C1及び補助容量線C2は、第2方向Yに沿って第1ピッチで配置され、それぞれ第1方向Xに沿って延出している。ゲート配線G1は、補助容量線C1と補助容量線C2との間に位置し、第1方向Xに沿って延出している。ソース配線S1は、第2方向Yに沿って延出している。図示した画素PXにおいて、補助容量線C1はゲート配線G1よりも画素PXの上側の領域に配置され、補助容量線C2はゲート配線G1よりも画素PXの下側の領域に配置されている。画素PXの第2方向Yに沿った長さは、補助容量線間の第1ピッチよりも大きい。また、ゲート配線G1は、補助容量線C1と補助容量線C2との略中間、あるいは、画素中央部に位置している。つまり、補助容量線C1とゲート配線G1との第2方向Yに沿った間隔は、補助容量線C2とゲート配線G1との第2方向Yに沿った間隔と略同一である。また、ソース配線S1は、画素中央部に位置している。つまり、ソース配線S1は、ゲート配線G1、補助容量線C1、及び、補助容量線C2と交差するが、ソース配線S1とゲート配線G1と交差する位置は、画素PXの略中央であって、ソース配線S1と補助容量線C1とが交差する位置と、ソース配線S1と補助容量線C2とが交差する位置との略中間に位置している。スイッチング素子SWは、図示した例では、画素PXの略中央に位置し、ゲート配線G1及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線G1と電気的に接続されたゲート電極WG、画素PXの略中央でゲート電極WGの上方に位置する半導体層SC、ソース配線S1と電気的に接続され半導体層SCにコンタクトしたソース電極WS、及び、半導体層SCにコンタクトしたドレイン電極WDを備えている。図示した例では、ゲート電極WGはゲート配線G1と一体的に形成され、ソース電極WSはソース配線S1と一体的に形成されている。また、ソース電極WSのうち半導体層SCにコンタクトしている部分については、第2方向Yに沿って延出している。ドレイン電極WDは、ソース配線S1あるいはソース電極WSから離間しており、第2方向Yに沿って延出している。このようなドレイン電極WDは、補助容量線C1及び補助容量線C2の上方に延出している。画素電極PEは、ドレイン電極WDと電気的に接続されている。この画素電極PEは、補助容量線C1に対向し第1方向Xに沿って延出した主画素電極PA1、及び、補助容量線C2に対向し第1方向Xに沿って延出した主画素電極PA2を備えている。主画素電極PA1は、画素PXの第1方向Xに沿った略中間の位置にコンタクト部PC1を備えている。コンタクト部PC1は、ドレイン電極WDの一端部の上方に位置し、補助容量線C1の上方において、コンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDと電気的に接続されている。同様に、主画素電極PA2は、画素PXの第1方向Xに沿った略中間の位置にコンタクト部PC2を備えている。コンタクト部PC2は、ドレイン電極WDの一端部の上方に位置し、補助容量線C2の上方において、コンタクトホールCH3及びコンタクトホールCH4を介してドレイン電極WDと電気的に接続されている。図示した例では、主画素電極PA1は、主画素電極PA2から離間しているが、ともに同一のドレイン電極WDと電気的に接続されているため、主画素電極PA1及び主画素電極PA2には同一電圧が印加される。主画素電極PA1においては、コンタクト部PC1から画素PXの左側端部に向かって延出した部分及びコンタクト部PC1からソース配線S1の上方を通り画素PXの右側端部に向かって延出した部分がそれぞれ補助容量線C1と対向し、第2方向Yに沿って略同一の幅を有する帯状に形成されている。補助容量線C1は、主として主画素電極PA1との間で容量を形成している。主画素電極PA2においては、コンタクト部PC2から画素PXの左側端部に向かって延出した部分及びコンタクト部PC2からソース配線S1の上方を通り画素PXの右側端部に向かって延出した部分がそれぞれ補助容量線C2と対向し、第2方向Yに沿って略同一の幅を有する帯状に形成されている。補助容量線C2は、主として主画素電極PA2との間で容量を形成している。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。このようなアレイ基板ARにおいては、画素電極PEは、第1配向膜AL1によって覆われている。この第1配向膜AL1には、液晶層LQの液晶分子を初期配向させるために、第1配向処理方向PD1に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1は、第1方向Xと略平行である。ここで、寸法の一例について述べると、画素PXの第2方向Yに沿った長さは50μm~60μmであり、画素PXの第1方向に沿った長さは150μm~180μmであり、ゲート配線G及び補助容量線Cの第2方向Yに沿った幅が5μmであり、ソース配線Sの第1方向Xに沿った幅が3μmである。なお、ゲート配線G及び補助容量線Cは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば10μm程度のマージンを確保している。また、ソース配線S及びソース電極WSと、ドレイン電極WDとは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば10μm程度のマージンを確保している。図3は、図1に示した対向基板CTにおける一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられたゲート配線G、補助容量線C、ソース配線S、スイッチング素子SW、画素電極PEなどを破線で示している。共通電極CEは、対向基板CTに主共通電極CAを備えている。図示した例では、共通電極CEは、さらに、対向基板CTに副共通電極CBを備えている。但し、副共通電極CBは省略しても良い。主共通電極CAは、X-Y平面内において、画素電極PEの主画素電極PA1を挟んだ両側、及び、主画素電極PA2を挟んだ両側にそれぞれ位置し、第1方向Xに沿って直線的に延出している。あるいは、主共通電極CAは、主画素電極PA1と主画素電極PA2との間、画素PXの上側端部、及び、画素PXの下側端部にそれぞれ位置し、第1方向Xに沿って延出している。このような主共通電極CAは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第2方向Yに間隔をおいて3本平行に並んでいる。すなわち、一画素あたり、3本の主共通電極CAが第2方向Yに沿って等ピッチで配置されている。画素PXにおいて、主共通電極CAUは上側端部に配置され、主共通電極CABは下側端部に配置され、主共通電極CACは画素中央部に配置されている。厳密には、主共通電極CAUは当該画素PXとその上側に隣接する画素との境界に跨って配置され、主共通電極CABは当該画素PXとその下側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第2方向Yに沿った長さは、主共通電極CAUと主共通電極CABとの間の第2方向Yに沿ったピッチに相当する。主共通電極CACは、第2電極部D2と第3電極部D3との間、あるいは、ゲート配線G1の上方に位置している。主共通電極CAU及び主共通電極CACは、主画素電極PA1及び補助容量線C1を挟んだ両側に位置している。同様に、主共通電極CAC及び主共通電極CABは、主画素電極PA2及び補助容量線C2を挟んだ両側に位置している。換言すると、画素中央部に配置された1本の主共通電極CACは、主画素電極PA1と主画素電極PA2との略中間に位置している。つまり、図示した例では、X-Y平面において、主共通電極CAB、主画素電極PA2、主共通電極CAC、主画素電極PA1、主共通電極CAUが第2方向Yに沿ってこの順に並んでいる。なお、主画素電極PA1と主共通電極CACとの間の第2方向Yに沿った電極間距離、及び、主共通電極CACと主画素電極PA2との間の第2方向Yに沿った電極間距離は略同等である。また、主共通電極CAUと主画素電極PA1との間の第2方向Yに沿った電極間距離、及び、主画素電極PA2と主共通電極CABとの間の第2方向Yに沿った電極間距離は略同等である。副共通電極CBは、X-Y平面内において、画素電極PEを挟んだ両側で第2方向Yに沿って直線的に延出している。このような副共通電極CBは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極CBは、主共通電極CAと一体的あるいは連続的に形成され、主共通電極CAと電気的に接続されている。つまり、対向基板CTにおいては、共通電極CEは格子状に形成されている。図示した例では、副共通電極CBは、第1方向Xに間隔をおいて2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、2本の副共通電極CBが配置されている。図示した画素PXにおいて、副共通電極CBLは左側端部に配置され、副共通電極CBRは右側端部に配置されている。厳密には、副共通電極CBLは当該画素PXとその左側に隣接する画素との境界に跨って配置され、副共通電極CBRは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第1方向Xに沿った長さは、副共通電極CBLと副共通電極CBRとの間の第1方向Xに沿ったピッチに相当する。このような対向基板CTにおいては、共通電極CEは、第2配向膜AL2によって覆われている。この第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるために、第2配向処理方向PD2に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第2配向処理方向PD2は、第1方向Xと平行であり、X-Y平面内において、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きである。図4は、図2のA-B線で切断したアレイ基板ARの断面構造を概略的に示す断面図である。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10においてスイッチング素子SW、補助容量線C1、画素電極PE、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1配向膜AL1などを備えている。スイッチング素子SWのゲート電極WGは、ゲート配線G1の一部であり、第1絶縁基板10の内面10Aに形成されている。補助容量線C1及び図示しない補助容量線C2は、ゲート電極WGから離間し、第1絶縁基板10の内面10Aに形成され、第1絶縁膜11によって覆われている。これらのゲート電極WG、ゲート配線G1及び補助容量線C1は同一材料例えば、上記の不透明な配線材料によって形成され、また、これらは同一材料を用いて一括して形成可能である。スイッチング素子SWの半導体層SCは、第1絶縁膜11の上に形成され、ゲート電極WGの上方に位置している。スイッチング素子SWのソース電極WSは、ソース配線S1の一部であり、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。ドレイン電極WDは、ソース電極WS及びソース配線S1から離間し、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。また、ドレイン電極WDは、補助容量線C1の上方に延在している。すなわち、ドレイン電極WDは、第1絶縁膜11を介して補助容量線C1と対向している。これらのソース電極WS及びドレイン電極WDは、ソース配線S1と同一材料具体的には上記した不透明な配線材料によって形成され、また、これらは同一材料を用いて一括して形成可能である。なお、図示しないが、ドレイン電極WDは、第1絶縁膜11上において補助容量線C2の上方にも延在している。これらの半導体層SC、ソース電極WS、及び、ドレイン電極WDは、ソース配線S1とともに第2絶縁膜12によって覆われている。この第2絶縁膜12には、ドレイン電極WDまで貫通したコンタクトホールCH1が形成されている。図示しないが、第2絶縁膜12にはコンタクトホールCH3も形成されている。第3絶縁膜13は、第2絶縁膜12の上に形成されている。この第3絶縁膜13は、例えば、有機材料を成膜することによって形成され、その表面を平坦化するものである。この第3絶縁膜13には、コンタクトホールCH2が形成されている。このコンタクトホールCH2は、コンタクトホールCH1よりも大きなサイズであり、コンタクトホールCH1でドレイン電極WDまで貫通するとともにコンタクトホールCH1の周囲の第2絶縁膜12まで貫通する。なお、図示しないが、第3絶縁膜13にはコンタクトホールCH4も形成されている。画素電極PEである主画素電極PA1のコンタクト部PC1や、図示しない主画素電極PA2のコンタクト部PC2は、第3絶縁膜13の上に形成されている。つまり、第2絶縁膜12及び第3絶縁膜13は、ソース配線、ソース電極及びドレイン電極と、画素電極PEとの間に介在する層間絶縁膜に相当する。コンタクト部PC1は、コンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDにコンタクトしている。第1配向膜AL1は、画素電極PEを覆っており、第3絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。図5は、図3のC-D線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARにおいて、ゲート配線G1、補助容量線C1及び補助容量線C2は、第1絶縁基板10の内面10A、つまり、対向基板CTと対向する側に形成され、第1絶縁膜11によって覆われている。画素電極PEの主画素電極PA1及び主画素電極PA2は、第3絶縁膜13の上に形成されている。主画素電極PA1は、補助容量線C1に対向している。つまり、主画素電極PA1は、第1絶縁膜11、第2絶縁膜12、及び、第3絶縁膜13を介して補助容量線C1と重なる位置に配置されている。主画素電極PA2は、補助容量線C2に対向している。つまり、主画素電極PA1は、第1絶縁膜11、第2絶縁膜12、及び、第3絶縁膜13を介して補助容量線C1と重なる位置に配置されている。このような画素電極PEは、第1配向膜AL1によって覆われている。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20の内側、つまり、アレイ基板ARと対向する側において、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。なお、第2絶縁基板20のアレイ基板ARに対向する内面20Aには、各画素PXを区画するブラックマトリクスが配置されても良い。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aに配置されている。第2方向Yに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色カラーフィルタは赤色画素に対応して配置されている。青色カラーフィルタは青色画素に対応して配置されている。緑色カラーフィルタは緑色画素に対応して配置されている。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極CEの主共通電極CAU、主共通電極CAC、主共通電極CAB、図示しない副共通電極CBなどは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。主共通電極CAU及び主共通電極CABのそれぞれは、隣接するカラーフィルタの境界と重なる位置に配置されている。主共通電極CACは、主共通電極CAUと主共通電極CABとの間、あるいは、主画素電極PA1と主画素電極PA2との間、あるいは、ゲート配線G1の上方に位置している。画素電極PEと共通電極CEとの間の領域、つまり、主共通電極CAUと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA2との間の領域、及び、主共通電極CABと主画素電極PA2との間の領域は、バックライト光が透過可能な透過領域に相当する。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CEやオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材によって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。尚、主画素電極PA1と主共通電極CAU及び主共通電極CACとの第2方向Yに沿った間隔、及び、主画素電極PA2と主共通電極CAC及び主共通電極CABとの第2方向Yに沿った間隔は、液晶層LQの厚さよりも大きく、液晶層LQの厚さの2倍以上の大きさを持つ。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。なお、第1偏光板PL1と第1絶縁基板10との間に位相差板などの他の光学素子が配置されても良い。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。なお、第2偏光板PL2と第2絶縁基板20との間に位相差板などの他の光学素子が配置されていても良い。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、略直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極PAや主共通電極CAなどの延出方向と略平行または略直交するように配置されている。つまり、主画素電極PAや主共通電極CAの延出方向が第1方向Xである場合、一方の偏光板の偏光軸は、第1方向Xと略平行である、あるいは、第2方向Yと略平行である。あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と略平行または略直交するように配置されている。初期配向方向が第1方向Xと平行である場合、一方の偏光板の偏光軸は、第1方向Xと略平行である、あるいは、第2方向Yと略平行である。図3において、aで示した例では、第2偏光板PL2は、その第2偏光軸AX2が第1方向Xに対して直交するように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が第1方向Xと平行となるように配置されている。また、図3において、bで示した例では、第1偏光板PL1は、その第1偏光軸AX1が第1方向Xに対して直交するように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が第1方向Xと平行となるように配置されている。次に、上記構成の液晶表示パネルLPNの動作について、図2乃至図5を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電界が形成されていない状態OFF時では、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第1方向Xと略平行な方向である。OFF時においては、液晶分子LMは、図3に破線で示したように、その長軸が第1方向Xと略平行な方向に初期配向する。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。このように液晶分子LMがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第1配向膜AL1の近傍の液晶分子LMと第2配向膜AL2の近傍の液晶分子LMとにより光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光である。このような直線偏光の偏光状態は、OFF時においてはほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図3に示した例では、例えば、画素PX内において、主画素電極PA1と主共通電極CACとの間の領域内では、液晶分子LMは、第1方向Xに対して反時計回りに回転し図中の左下を向くように配向する。また、主画素電極PA2と主共通電極CACとの間の領域内では、液晶分子LMは、第1方向Xに対して時計回りに回転し図中の左上を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置あるいは共通電極CEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光は、液晶表示パネルLPNに入射し、その偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。例えば、第1方向Xに平行な直線偏光が液晶表示パネルLPNに入射すると、液晶層LQを通過する際に第1方向Xに対して45°-225°方位あるいは135°-315°方位に配向した液晶分子LMによりλ/2の位相差の影響を受ける但し、λは液晶層LQを透過する光の波長である。これにより、液晶層LQを通過した光の偏光状態は、第2方向Yに平行な直線偏光となる。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、OFF時と同様に黒表示となる。本実施形態によれば、ゲート配線や補助容量線などの延出方向である第1方向Xに沿った長さがソース配線などの延出方向である第2方向Yに沿った長さよりも長い横長の画素構成としたことにより、第2方向Yに沿った長さが第1方向Xに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルLPNに実装すべき駆動ICチップの数を低減することが可能となる。したがって、コストの削減が可能となる。また、本実施形態によれば、画素電極PEの主画素電極PAは、画素PXの第1方向Xに沿って延出し、しかも、画素PXの第1方向Xに沿った略中間の位置でスイッチング素子SWのドレイン電極WDと電気的に接続されている。このため、画素サイズが拡大した仕様、特に、画素PXの第1方向Xに沿った長さが伸びた画素ピッチの仕様においても、画素電極PEにおけるドレイン電極WDとのコンタクト付近と主画素電極端との間での抵抗差を抑制することができ、ON時における画素内での電界強度の差に起因した表示品位の低下を抑制することが可能となる。また、本実施形態によれば、一本のゲート配線Gは画素PXの中央部に位置し、一画素PXあたり2本の補助容量線Cはゲート配線Gを挟んだ両側に位置し画素電極PEとの間で各画素PXにおいて画像表示に必要な容量を形成している。このため、画素PX内で補助容量線Cを引き回す必要がなく、容量形成に必要なスペースを確保することが可能となる。また、ゲート配線Gは、画素PXにおいて非透過領域となる主共通電極CACの直下に位置しているため、画素中央部に位置していても透過領域の面積が低減することはない。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、画素電極PEと共通電極CEとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、画素電極PEと共通電極CEとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。また、本実施形態によれば、共通電極CEと重なる領域では、透過率が十分に低下している。これは、共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極CEと重なる領域の液晶分子LMがOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、一画素PXをX-Y平面で見た場合に、対向基板CTに配置された共通電極CEの内側にアレイ基板AR上に画素電極PEが配置されている。言い換えれば、一画素PXにおいて画素電極PEは、共通電極CEの主共通電極CAU、主共通電極CAB、副共通電極CBR、及び、副共通電極CBLによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第1方向X及び第2方向Yに隣接した画素PX間において液晶層LQに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子LMが動くことが無く、表示品位の劣化を抑制することができる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図3に示した例では、一画素内に少なくとも2つのドメインを形成することが可能となり、しかも、2つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第1方向Xと平行である場合について説明したが、液晶分子LMの初期配向方向は、第1方向X及び第2方向Yを斜めに交差する斜め方向であっても良い。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。また、ゲート配線G1と対向するゲートシールド電極を追加しても良い。このようなゲートシールド電極は、第1方向Xに沿って直線的に延出しており、帯状に形成され、ゲート配線G1に対向している。このゲートシールド電極は、共通電極CEと電気的に接続され、共通電極CEと同電位とする。このようなゲートシールド電極は、画素電極PEと同一層である第3絶縁膜13の上面に形成されるため、画素電極PEと同一材料例えば、ITOなどを用いて形成することが可能である。このような構造例によれば、ゲートシールド電極がゲート配線G1と対向するため、ゲート配線G1からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線G1から液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。なお、本実施形態において、画素PXの構造は、上記の例に限定されるものではない。図6は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、画素電極PEがループ状に形成された点で相違している。すなわち、画素電極PEは、第1方向Xに沿ってそれぞれ延出した主画素電極PA1及び主画素電極PA2に加えて、主画素電極PA1及び主画素電極PA2のそれぞれの一端部と繋がり第2方向Yに沿って延出した接続部PD1、及び、主画素電極PA1及び主画素電極PA2のそれぞれの他端部と繋がり第2方向Yに沿って延出した接続部PD2を備えている。接続部PD1は、画素PXの左側端部付近に位置している。接続部PD2は、画素PXの右側端部付近に位置している。これらの接続部PD1及び接続部PD2は、第2方向Yに沿って直線的に延出し、第1方向Xに沿って略同一の幅を有する帯状に形成されている。つまり、ここで示した画素電極PEは、矩形枠状である。このような構造例のアレイ基板ARに対して、図3に示したような対向基板CTが組み合わせ可能である。このとき、主共通電極CACは、ゲート配線G1の上方に位置する。このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極PEがループ状に形成されているため、画素電極PEの断線に対する冗長性を向上することが可能となる。すなわち、例え画素電極PEの一部で断線が発生したとしても、他のパスにより、主画素電極PA1及び主画素電極PA2のいずれにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って電極幅が極めて細くなったとしても、画素PX内での断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。図7は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、ドレイン電極WDが補助容量線C1及び補助容量線C2との間で容量形成を可能とした点で相違している。すなわち、ドレイン電極WDは、半導体層SCにコンタクトした第1電極部D1、第1電極部D1に繋がった第2電極部D2及び第3電極部D3を備えている。これらの第1電極部D1、第2電極部D2、及び、第3電極部D3は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第1電極部D1は、第2方向Yに沿って直線的に延出している。このような第1電極部D1は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。第2電極部D2及び第3電極部D3は、第1電極部D1からそれぞれ第1方向Xに沿って直線的に延出している。図示した例では、第2電極部D2及び第3電極部D3のそれぞれは、第1電極部D1と繋がった位置から画素PXの左側端部付近に向かって第1方向Xに沿って延出している。これらの第2電極部D2及び第3電極部D3は、第2方向Yに沿って略同一の幅を有する帯状に形成されている。このようなドレイン電極WDにおいて、第2電極部D2は、補助容量線C1と対向している。すなわち、補助容量線C1は、第2電極部D2の直下を通り第1方向Xに沿って直線的に延出している。また、第3電極部D3は、補助容量線C2と対向している。すなわち、補助容量線C2は、第3電極部D3の直下を通り第1方向Xに沿って直線的に延出している。詳述しないが、第2電極部D2と補助容量線C1との間、及び、第3電極部D3と補助容量線C2との間には、第1絶縁膜11のみが介在している。このようなドレイン電極WDでは、第2電極部D2と補助容量線C1との間、及び、第3電極部D3と補助容量線C2との間で、画素PXでの画像表示に必要な容量を形成することができる。このような構造例のアレイ基板ARに対して、図3に示したような対向基板CTが組み合わせ可能である。このとき、主共通電極CACは、ゲート配線G1の上方に位置する。このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第1絶縁膜11を介して対向する補助容量線C1及び補助容量線C2とドレイン電極WDとの間で容量を形成することが可能となる。つまり、補助容量線C1及び補助容量線C2とドレイン電極WDとのギャップは、第1絶縁膜11の膜厚に相当する。このため、補助容量線C1及び補助容量線C2と画素電極PEとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。なお、上記のドレイン電極WDにおいては、画素PXの左側端部付近において、第2電極部D2及び第3電極部D3の端部をそれぞれ接続する電極部を配置することで、ループ状に形成しても良い。この場合、ドレイン電極WDの断線に対する冗長性を向上することが可能となる。図8は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、ソース配線S1を挟んだ両側にドレイン電極WD1及びドレイン電極WD2を備えた点で相違している。すなわち、ドレイン電極WD1及びドレイン電極WD2は、ソース配線S1あるいは半導体層SCにコンタクトしたソース電極WSから離間しており、それぞれ第2方向Yに沿って延出している。ドレイン電極WD1は、ソース配線S1あるいはソース電極WSに対して画素PXの左側に位置しており、半導体層SCにコンタクトするとともに補助容量線C1及び補助容量線C2の上方に延出している。ドレイン電極WD2は、ソース配線S1あるいはソース電極WSに対して画素PXの右側に位置しており、半導体層SCにコンタクトするとともに補助容量線C1及び補助容量線C2の上方に延出している。つまり、ドレイン電極WD1、ソース電極WS、及び、ドレイン電極WD2は、第1方向Xに沿ってこの順に並んでおり、それぞれ半導体層SCにコンタクトしている。画素電極PEの主画素電極PA1は、ドレイン電極WD1及びドレイン電極WD2と電気的に接続され、補助容量線C1の上方に位置し、第1方向Xに沿って延出している。この主画素電極PA1は、コンタクト部PC1及びコンタクト部PC3を備えている。これらのコンタクト部PC1及びコンタクト部PC3は、画素PXの略中央を通るソース配線S1と交差する位置を挟んだ両側に位置している。コンタクト部PC1は、ドレイン電極WD1の一端部の上方に位置し、補助容量線C1の上方において、コンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WD1と電気的に接続されている。コンタクト部PC3も同様に、ドレイン電極WD2の一端部の上方に位置し、補助容量線C1の上方において、2つのコンタクトホールを介してドレイン電極WD2と電気的に接続されている。画素電極PEの主画素電極PA2は、ドレイン電極WD1及びドレイン電極WD2と電気的に接続され、補助容量線C2の上方に位置し、第1方向Xに沿って延出している。この主画素電極PA2は、コンタクト部PC2及びコンタクト部PC4を備えている。これらのコンタクト部PC2及びコンタクト部PC4は、画素PXの略中央を通るソース配線S1と交差する位置を挟んだ両側に位置している。コンタクト部PC2は、ドレイン電極WD1の一端部の上方に位置し、補助容量線C2の上方において、コンタクトホールCH3及びコンタクトホールCH4を介してドレイン電極WD1と電気的に接続されている。コンタクト部PC4も同様に、ドレイン電極WD2の一端部の上方に位置し、補助容量線C2の上方において、2つのコンタクトホールを介してドレイン電極WD2と電気的に接続されている。このような構造例のアレイ基板ARに対して、図3に示したような対向基板CTが組み合わせ可能である。このとき、主共通電極CACは、ゲート配線G1の上方に位置する。このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極PEの1本の主画素電極PAに対して、画素PXの第1方向Xに沿った略中間の位置で2つのドレイン電極WDと電気的に接続されている。また、主画素電極PA1のドレイン電極WD1とのコンタクト位置から主画素電極PA1の一端画素PXの左側の端部までの距離は、主画素電極PA1のドレイン電極WD2とのコンタクト位置から主画素電極PA1の他端画素PXの右側の端部までの距離と略同等である。このため、主画素電極PAの第1方向Xに沿った長さが伸びた仕様であっても、ドレイン電極WDとのコンタクト付近と主画素電極端との間での抵抗差を抑制することが可能となる。また、仮に抵抗差が生じたとしても、主画素電極の一端と他端とでの抵抗値を略同等することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。また、この構造例によれば、一方のドレイン電極と主画素電極との間で断線が生じたとしても、他方のドレイン電極と主画素電極との間で電気的な接続を確保することが可能となり、冗長性を向上することが可能となる。図9は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図8に示した構造例と比較して、画素電極PEがループ状に形成された点で相違している。すなわち、画素電極PEは、第1方向Xに沿ってそれぞれ延出した主画素電極PA1及び主画素電極PA2に加えて、主画素電極PA1及び主画素電極PA2のそれぞれの一端部と繋がり第2方向Yに沿って延出した接続部PD1、及び、主画素電極PA1及び主画素電極PA2のそれぞれの他端部と繋がり第2方向Yに沿って延出した接続部PD2を備えている。ここで示した画素電極PEは、図6に示した例と同様に、矩形枠状である。このような構造例のアレイ基板ARに対して、図3に示したような対向基板CTが組み合わせ可能である。このとき、主共通電極CACは、ゲート配線G1の上方に位置する。このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極PEがループ状に形成されているため、画素電極PEの断線に対する冗長性を向上することが可能となる。図10は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図8に示した構造例と比較して、ドレイン電極WD1及びドレイン電極WD2が補助容量線C1及び補助容量線C2との間で容量形成を可能とした点で相違している。すなわち、ドレイン電極WD1は、半導体層SCにコンタクトした第1電極部D1、第1電極部D1に繋がった第2電極部D2及び第3電極部D3を備えている。これらの第1電極部D1、第2電極部D2、及び、第3電極部D3は、一体的あるいは連続的に形成され、互いに電気的に接続されている。このようなドレイン電極WD1は、図7に示した例と同様に構成されており、詳細な説明を省略する。ドレイン電極WD2は、第1電極部D1とはソース電極WSを挟んだ反対側で半導体層SCにコンタクトした第4電極部D4、第4電極部D4に繋がった第5電極部D5及び第6電極部D6を備えている。これらの第4電極部D4、第5電極部D5、及び、第6電極部D6は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第4電極部D4は、第2方向Yに沿って直線的に延出している。このような第4電極部D4は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。第5電極部D5及び第6電極部D6は、第4電極部D4からそれぞれ第1方向Xに沿って直線的に延出している。図示した例では、第5電極部D5及び第6電極部D6のそれぞれは、第4電極部D4と繋がった位置から画素PXの右側端部付近に向かって第1方向Xに沿って延出している。これらの第5電極部D5及び第6電極部D6は、第2方向Yに沿って略同一の幅を有する帯状に形成されている。第2電極部D2及び第5電極部D5は、補助容量線C1に対向し、しかも、主画素電極PA1の直下に位置している。補助容量線C1は、第2電極部D2及び第5電極部D5の直下を通り第1方向Xに沿って直線的に延出している。また、第3電極部D3及び第6電極部D6は、補助容量線C2に対向し、しかも、主画素電極PA2の直下に位置している。補助容量線C2は、第3電極部D3及び第6電極部D6の直下を通り第1方向Xに沿って直線的に延出している。ドレイン電極WD1では、第2電極部D2と補助容量線C1との間、及び、第3電極部D3と補助容量線C2との間で、画素PXでの画像表示に必要な容量を形成することができる。また、ドレイン電極WD2では、第5電極部D5と補助容量線C1との間、及び、第6電極部D6と補助容量線C2との間で、画素PXでの画像表示に必要な容量を形成することができる。このような構造例のアレイ基板ARに対して、図3に示したような対向基板CTが組み合わせ可能である。このとき、主共通電極CACは、ゲート配線G1の上方に位置する。このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、第1絶縁膜11を介して対向する補助容量線C1及び補助容量線C2とドレイン電極WD1及びドレイン電極WD2との間で容量を形成することが可能となる。このため、補助容量線C1及び補助容量線C2と画素電極PEとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。なお、上記のドレイン電極WD1においては、画素PXの左側端部付近において、第2電極部D2及び第3電極部D3の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。また、ドレイン電極WD2においては、画素PXの右側端部付近において、第5電極部D5及び第6電極部D6の端部をそれぞれ接続する電極部を配置することでループ状に形成しても良い。この場合、ドレイン電極WD1及びドレイン電極WD2の断線に対する冗長性を向上することが可能となる。また、このような構造例によれば、ドレイン電極WD1及びドレイン電極WD2をそれぞれ画素電極として利用しても良い。この場合、ドレイン電極よりも上層に位置する第2絶縁膜、第3絶縁膜、ITOなどで形成された画素電極PEを省略できる。ドレイン電極WD1及びドレイン電極WD2は、インジウムInを使用しない配線材料によって形成されている。このため、画素電極PE及び共通電極CEの双方をITOやIZOによって形成した場合と比較して、インジウムの使用量を低減することが可能となる。また、ドレイン電極WD1及びドレイン電極WD2のみならず共通電極CEについても、インジウムInを使用しない導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。また、画素電極として機能するドレイン電極WD1及びドレイン電極WD2が上記の不透明な配線材料によって形成された構造例において、液晶表示パネルLPNに入射した直線偏光は、ドレイン電極WDのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な配線材料によって形成されているゲート配線G、補助容量線C、及び、ソース配線Sの延出方向は、液晶表示パネルLPNに入射した直線偏光と略平行であるあるいは略直交する。また、共通電極CEも上記の不透明な導電材料によって形成されている場合もあり、共通電極CEの延出方向は、液晶表示パネルLPNに入射した直線偏光と略平行であるあるいは略直交する。このため、ドレイン電極WDや共通電極CE、ゲート配線G、補助容量線C、及び、ソース配線Sのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第1偏光板PL1を透過した際の偏光面を維持することができる。したがって、OFF時において、液晶表示パネルLPNを透過した直線偏光は、検光子である第2偏光板PL2で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、ドレイン電極WDや共通電極CEの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ON時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。