"半導体回路が形成された第1の基板と、前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第1の基板に電気的に接続される第2の基板と、前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、を含むことを特徴とする半導体装置。前記貫通電極は、前記バンプに面する内側面が他の側面に比べて前記バンプへの濡れ性が高められていることを特徴とする請求項1に記載の半導体装置。前記貫通電極は、前記バンプに面する内側面において前記導電膜が露出しており、他の側面が絶縁膜で覆われていることを特徴とする請求項2に記載の半導体装置。前記貫通電極は、内側面に前記導電膜より前記バンプへの濡れ性が高い膜が形成されていることを特徴とする請求項2に記載の半導体装置。第1の基板に、半導体回路と前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された前記第2の基板を前記第1の基板上に載置し、複数の前記貫通電極に対して1つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して1つの前記バンプを接合する工程と、を含む半導体装置の製造方法。しかしながら、再配線工程を用いない場合には、貫通ビアの配置間隔がそのまま接続端子の配置間隔になる。近年のように半導体装置の回路が微細化したり、高集積化したりして貫通ビアの配置間隔が狭くなると、隣り合う貫通ビアのそれぞれに接合させたハンダ端子同士がショートし易くなる。また、半導体装置の回路の微細化に伴って貫通ビアやハンダ端子を微細化すると、貫通ビアの高さやハンダ端子の高さにばらつきが生じ易くなって、実装精度を低下させる要因になることがある。この発明は、このような事情に鑑みてなされたものであり、貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止することを目的とする。実施形態の一観点によれば、半導体回路が形成された第1の基板と、前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第1の基板に電気的に接続される第2の基板と、前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、を含むことを特徴とする半導体装置が提供される。また、実施形態の別の観点によれば、第1の基板に、半導体回路と前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された前記第2の基板を前記第1の基板上に載置し、複数の前記貫通電極に対して1つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して1つの前記バンプを接合する工程と、を含む半導体装置の製造方法が提供される。1つのバンプと複数の貫通電極を接合することで、寸法ばらつきによらずに確実な接合ができる。発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。第1の実施の形態本発明の第1の実施形態に係る半導体装置の製造方法について説明する。まず、図1Aに示す断面構造を得るまでの工程について説明する。最初に、n型又はp型のシリコン半導体基板1の一方の面である表面を例えば、ShallowTrenchIsolationSTIにより素子分離絶縁膜を形成して、活性領域を画定する。次いで、シリコン基板1の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板1にpウェル3が形成される。pウェル3を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜5を形成する。なお、以下においては、pウェル3を形成した場合について説明するが、シリコン基板1にnウェルを形成した場合も同様の工程が実施される。続いて、ゲート絶縁膜5の上にポリシリコン膜を例えばCVD法を用いて100nm~200nmの膜厚に形成する。さらに、ポリシリコン膜をパターニングしてゲート電極6を形成する。さらに、ゲート電極6をマスクにしてpウェル3にイオン注入して第1、第2ソース/ドレインエクステンション8を形成する。その後に、シリコン基板1の上側全面に、絶縁膜としてシリコン酸化膜を例えばCVD法を用いて形成し、絶縁膜を異方性エッチングすることで、絶縁性サイドウォール10をゲート電極6の側部に形成する。続いて、絶縁性サイドウォール10とゲート電極6をマスクとして用い、シリコン基板1にドーパント不純物を再びイオン注入してゲート電極6の側方のpウェル3に、ソース/ドレイン拡散層11を形成する。さらに、シリコン基板1の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース/ドレイン拡散層11におけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース/ドレイン拡散層11が低抵抗化する。この後、素子分離絶縁膜2の上などに未反応のまま残っている高融点金属膜を例えばウェットエッチングにより除去する。これにより、ソース/ドレイン拡散層11上に、例えばコバルトシリサイドで形成されるソース/ドレイン電極12Aが形成される。また、ゲート電極6の上部に、例えばコバルトシリサイドからなるシリサイド層12Bが形成される。ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜5、ゲート電極6、及びソース/ドレイン電極12A等から構成される半導体素子であるトランジスタT1,T2が形成される。さらに、シリコン基板1の上側の全面に、コンタクトビア層間絶縁膜14として酸化シリコン膜をTEOSガスを使用するプラズマCVD法により、約300nmの厚さに形成する。続いて、不図示のレジスト膜をマスクに用いてコンタクトビア層間絶縁膜14をエッチングして、コンタクトビア15をソース/ドレイン拡散層11のソース/ドレイン電極12Aに到達するまで形成する。そして、コンタクトビア15を用いてソース/ドレイン電極12Aに電気的に接続される導電性プラグ16を形成する。具体的には、コンタクトビア15の内面にTi膜と、TiN膜とを順番にスパッタリング法等により形成して2層の積層構造を有する密着膜グルー膜を作製する。さらに、密着膜上にW膜をCVD法により成長させる。これにより、W膜でコンタクトビア15の空隙が埋まる。この後、コンタクトビア層間絶縁膜14の上面上に成長した余分なW膜及び密着膜をCMP法で除去する。これにより、各コンタクトビア15に、導電性プラグ16が形成される。次に、素子工程後、かつ配線工程前に貫通ビアをシリコン基板内に形成する工程について説明する。まず、図1Bに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜14上の全面に、絶縁膜22を形成する。絶縁膜22は、例えばCVD法により形成されたSiNなどが用いられ、その厚さは70nm~100nmとする。続いて、後のフォトリソグラフィ工程に使用する下地膜23を形成する。下地膜23は、例えば、TEOSガスを用いたプラズマCVD法によって形成されたSiO2膜であり、その厚さは例えば15nm~30nmとする。下地膜23の全面には、フォトレジスト膜24をスピンコート法によって形成する。フォトレジスト膜24には、フォトリソグラフィによって開口部24Aを形成する。開口部24Aは、貫通ビアを形成する領域に形成される。ここで、フォトレジスト膜24の材料によっては、下地膜23は形成しないこともある。続いて、図1Cに示す断面構造を得るまでの工程について説明する。最初に、フォトレジスト膜24をマスクにした異方性ドライエッチングによって、下地膜23、絶縁膜22、コンタクトビア層間絶縁膜14、及びシリコン基板1をエッチングして貫通ビア用のビアホール25を形成する。下地膜23、絶縁膜22、コンタクトビア層間絶縁膜14のエッチングガスは、例えばC4F6、O2、Arを使用する。シリコン基板1のエッチングガスは、例えばSF6、C4F8を使用する。ビアホール25は、例えば直径が5μm~10μm、アスペクト比は5~10とする。このとき、ビアホール25内に保護膜31として、絶縁膜を例えばCVD法によって200nmの厚さに形成する。保護膜31は、例えば、ビアホール25を形成するドライエッチング時に、シリコン基板1のエッチングと同時に形成する。このようなエッチング方法としては、例えば、SF6ガスを用いてシリコン基板1を等方エッチングするエッチングステップと、C4F8ガスを用いて保護膜を形成する保護ステップとを交互に繰り返すものがある。これによって、シリコン基板1のビアホール25内にホール26第2のホールが形成される。この後、残存するフォトレジスト膜24は、アッシングによって除去する。さらに、図1Dに示す断面構造を得るまでの工程について説明する。絶縁膜22上及びビアホール25の内壁に、バリアメタル膜41をスパッタ法によって形成する。バリアメタル膜41は、例えば、Ti又はTaとし、厚さは0.2μm~0.3μmとする。さらに、バリアメタル膜41の全面に、シード膜として、例えばCu膜をスパッタ法によって厚さ0.6μm~1μmに形成する。この後、めっき法によって、ビアホール25内に導電膜、例えばCu膜47を埋め込む。続いて、図1Eに示す断面構造を得るまでの工程について説明する。CMP法を用いた研磨によって、バリアメタル層41と、保護膜31と、下地膜23、絶縁膜22を除去する。続いて、ホール26の表面のCu膜47の酸化防止と、Cu膜47の拡散防止のために保護膜60を形成する。保護膜60は、例えば、CVD法によって形成したSiC又はSiNとする。保護膜60の厚さは、例えば、30nm~50nmになる。次に、シリコン基板1の上方に、ホール26及びコンタクトビア15に接続する配線層を形成する。例えば、最初に、保護膜60を覆うように、層間絶縁膜61を形成する。層間絶縁膜61は、例えば、プラズマCVD法により成膜したSIOCが用いられる。層間絶縁膜61の厚さは、120nm~250nmとする。続いて、レジスト膜又はハードマスクを使用して層間絶縁膜61をドライエッチングし、配線溝68A,68Bを形成する。配線溝58A,58Bには、バリアメタル層69と、不図示のシード層とが順番にスパッタ法によって形成される。さらに、めっき法によって配線溝68A,68B中にCu膜71が埋め込まれる。余分なCu膜71及びバリアメタル層69は、CMP法によって除去される。これによって、層間絶縁膜61に、配線72A,72Bが埋め込まれた第1の配線層73が形成される。配線72Aは、ホール26内のCu膜47と電気的に接続される。配線72Bは、導電性プラグ16を介してトランジスタT1,T2に電気的に接続される。以降は、同様の処理を繰り返して、必要な層数の配線層80を形成する。次に、図1Fから図1Iを参照して、シリコン基板1の裏面他方の面側の処理について説明する。最初に、図1Fに示すように、シリコン基板1上に形成した配線層80の表面をポリイミド膜などの保護膜81で覆う。さらに、接着剤を用いてサポート基板83に保護膜81を接着する。これによって、シリコン基板1は、表面をフェイスダウンさせた状態でサポート基板83に固定される。この後、図1Gに示すように、シリコン基板1を裏面側から研削する。Cu膜47の近傍までシリコン基板1を研削したら、ウェットエッチングに切り替えてシリコン基板1を選択的に除去し、保護膜31に覆われたCu膜47を露出させる。続いて、図1Hに示す断面構造を得るまでの工程について説明する。保護膜31で覆われたCu膜47を含む全面にレジスト膜を塗布によって形成する。レジスト膜をパターニングしてレジストマスク85を形成する。レジストマスク85には、複数の開口部85Aが形成される。ここで、開口部85Aの一例について、図1Iと図2を参照して説明する。図2は、保護膜31で覆われた4つのCu膜47を1つのグループとして考えた場合の開口部85Aの配置を説明する平面図である。この例では、保護膜31で覆われた4つのCu膜47の配列の中心C1を、後の工程で接合させる他の半導体装置のバンプの中心位置とみなす。さらに、中心C1から他の半導体装置のバンプの最大半径に相当する仮想円E1を想定する。開口部85Aは、4つのCu膜47を覆う保護膜31のそれぞれの上面31Aと、保護膜31の仮想円E1と交差する側部31Bとを露出させている。開口部85Aは、側部31Bより狭い領域を露出させても良いし、側部31Bより広い領域を露出させても良い。続いて、図1Iに示す断面構造を得るまでの工程について説明する。レジストマスク85を用いて保護膜31を部分的にエッチングしてCu膜47の上面及び側面の一部を露出させる。エッチングは、例えばフッ酸水素水を用いたウェットエッチングが採用される。また、ドライエッチングによって保護膜31を部分的にエッチングしても良い。この後、残ったレジストマスク85を例えばアッシングによって除去する。これによって、貫通ビア86貫通電極が形成される。この後、シリコン基板1から接着剤82及びサポート基板83を除去すると、半導体回路、配線層80、及び貫通ビア86を有する半導体チップ88半導体装置が得られる。半導体チップ88の大きさは、例えば、10mm×25mmで、貫通ビア86の長さは、例えば50μm~200μmとし、シリコン基板1からの突出長さは10μm~30μmとする。貫通ビア86のピッチは、例えば40μm~100μmとする。ここで、図3に平面図を示すように、中心C1の周囲に配置された4つの貫通ビア86は、上面が露出しており、中心C1に面する一部の内側面86Aを除いて、外側面86Bが保護膜31に覆われている。貫通ビア86の露出している内側面86Aの大きさは、仮想円E1と交差する領域と同程度がそれ以上である。次に、半導体チップ88の実装工程について説明する。図4に示すように、パッケージ基板90上に半導体チップ88をフェイスダウン状態で載置する。パッケージ基板90は、例えば20mm×40mmの大きさで、厚さが1mmの基板91を有する。基板91は、例えばエポキシ樹脂やセラミックスを用いて製造されており、基板91には電極パッド92,93を含む回路パターンが形成されている。基板91の下面にはバンプ94が電極パッド92に接合されている。また、基板91の上面の電極パッド93には、半導体チップ88の配線層80上に形成されたバンプ95が接合される。バンプ95は、配線層80の最上層の不図示の電極パッド上に形成されている。バンプ95は、例えば鉛フリーハンダを用いて製造されている。半導体チップ88は、貫通ビア86が上向きに突出するように配置されており、貫通ビア86を接続端子として用い、第2の半導体チップ100をフェイスダウン状態で実装する。第2の半導体チップ100は、基板101第2の基板上に配線層102が形成され、配線層102の最上層の不図示の複数の電極パッドのそれぞれにバンプ103が接合されている。第2の半導体チップ100のサイズは、例えば5mm~25mmとし、厚さは50μm~500μmとする。さらに、バンプ103は、例えば鉛フリーハンダを用いて製造されている。ここで、図3と、図5の平面図に示すように、第2の半導体チップ88の1つのバンプ103に対して4つの貫通ビア86が接合される。バンプ103は、各貫通ビア86のCu膜47が露出している内側面86Aに囲まれる領域E2に導かれる。即ち、この実施の形態では、等間隔に配列された4つの貫通ビア86の最内面で囲まれた領域E2は、バンプ103の最大直径以下であり、各貫通ビア86のCu膜47が露出した内側面86Aが必ずバンプ103に接触するような大きさである。また、4つの貫通ビア86の最外面で区画される領域E3は、バンプ103の最大直径より大きく、この領域E3を越えてハンダ材料が広範囲に拡がることがない大きさになっている。バンプ103を加熱して溶融させると、主に貫通ビア86のCu膜47が露出している上面及び内側面86Aにバンプ103が接合される。このとき、貫通ビア86の保護膜31で覆われている部分は、Cu膜47が露出している部分に比べてバンプ103のハンダ材料に対する濡れ性が低下している。このために、溶融状態のハンダ材料が4つの貫通ビア86の配列の外側に濡れ広がることはない。これによって、半導体装置110電子装置が形成される。以上、説明したように、この実施の形態では、1つのバンプ103に対して、4つの貫通ビア86を接合するようにしたので、貫通ビア86を微細化したり、配置間隔を狭くしたりしても、バンプ103同士のショートが防止される。各貫通ビア86は、バンプ103に面する内周側でCu膜47を露出させてバンプ103との濡れ性を向上させる一方で、バンプ103から離れた領域の保護膜31を残してバンプ103との濡れ性を低下させている。このために、実装工程においてバンプ材料が貫通ビア86の外側にはみ出し難くなり、バンプ103や貫通ビア86のショートを防止する。また、従来のように、1つのバンプの中央に1つの貫通ビアを配置するケースでは、バンプ及び貫通ビアのそれぞれの形状や高さにばらつきが生じると、接合が難しくなったり、接合強度が低下し易くなったりする。これに対して、この実施の形態では、バンプ103の中心と貫通ビア86の中心をオフセットさせているので、バンプ103や貫通ビア86のばらつきを吸収しつつ確実に接合できる。さらに、1つのバンプ103に対して複数の貫通ビア86を接触させるので、接合不良を低減できる。ここで、貫通ビア86の側面を露出させる領域の変形例を図6に示す。この貫通ビア86は、貫通ビア86の中心と、仮想の中心C1とを結ぶ線に直交する仮想線L1より中心C1側の保護膜31をエッチングによって除去している。ここでの保護膜31は、貫通ビア86の周方向の半分が残されている。保護膜31が、これ以上少なくなると、バンプ材料が貫通ビア86の外側に回り込み易くなって、バンプ103がショートする可能性が増える。また、貫通ビア86を3角形に配置し、その中心位置にバンプ103の中心位置を配置しても良い。3つの貫通ビア86でバンプ103を囲むことで、接合精度が向上すると共に、ハンダ材料の溶け出しを防止できる。さらに、貫通ビア86を5つ以上配列し、それら貫通ビア86で囲まれた領域にバンプ103を配置しても良い。第2の実施の形態図面を参照して第2の実施の形態について詳細に説明する。第1の実施の形態と同じ構成要素には同一の符号を付してある。また、第1の実施の形態と重複する説明は省略する。まず、図1Aから図1Eに示すように、ビアホール25内にCu膜47を埋め込むと共に、多層の配線層80を形成する。さらに、シリコン基板1の裏面を研削及びエッチングによって除去し、保護膜31で覆われた貫通ビア86を露出させる。次に、図7Aに示す断面構造を得るまでの工程について説明する。エッチングによって、シリコン基板1から露出している保護膜31を除去し、Cu膜47を露出させる。この後、Cu膜47を含むシリコン基板1の全面に、Cu膜47よりハンダ材料に対して濡れ性が良好な材料として、例えば、Auの膜を形成する。具体的には、Cu膜47を含むシリコン基板1の全面に、Ni膜121と、Au膜122を順番にそれぞれスパッタ法によって形成する。続いて、図7Bに示す断面構造を得るまでの工程について説明する。全面にレジスト膜を塗布して露光及び現像することによってレジストパターン123を形成する。レジストパターン123は、例えば、任意の中心C1に面する側面の一部分の領域だけにアイランド状に残す。また、図8に一部を拡大した平面図を示すように、レジストパターン123の大きさは、他の半導体装置のバンプの最大半径に相当する仮想円E1と交差する部分以上の大きさである。さらに、図7Cに示す断面構造を得るまでの工程について説明する。エッチングによってレジストパターン123から露出しているAu膜121及びNi膜122を除去する。レジストパターン123をアッシング等によって除去すると、Ni及びAuの密着膜125が部分的に残される。図9に一部を拡大した平面図を示すように、密着膜125は、他の半導体装置のバンプの最大半径に相当する仮想円E1と交差する部分以上の大きさに形成される。貫通ビア86の周方向において密着膜125を形成する範囲は、第1の実施の形態と同様である。即ち、接合強度の観点からは、密着膜125を形成する範囲は、接合対象のバンプと十分な接触面が得られる大きさであることが好ましい。さらに、ハンダ材料のはみ出しを防止する観点からは、図6と同様に中心C1側の半周に相当する領域以下であることが好ましい。次に、半導体チップ88の実装工程について説明する。図10に示すように、パッケージ基板90上に半導体チップ88をフェイスダウン状態で載置する。半導体チップ88は、貫通ビア86が上向きに突出するように配置されており、貫通ビア86を接続端子として用い、第2の半導体チップ100をフェイスダウン状態で実装する。図11の平面図に示すように、第2の半導体チップ88の1つのバンプ103に対して4つの貫通ビア86が接合される。バンプ103は、各貫通ビア86に囲まれた領域E2に導かれる。即ち、この実施の形態では、等間隔に配列された4つの貫通ビア86の最内面で囲まれた領域E2は、バンプ103の最大直径以下であり、各貫通ビア86のCu膜47の内周面に形成された密着膜125が必ずバンプ103に接触するような大きさである。また、4つの貫通ビア86の最外面で区画される領域E4は、バンプ103の最大直径より大きく、この領域E3を越えてハンダ材料が広範囲に拡がることがない大きさになっている。バンプ103を加熱して溶融させると、主に貫通ビア86のCu膜47の上面と密着膜125にバンプ103が接合される。密着膜125は、Cu膜47よりバンプ103のハンダ材料に対する濡れ性が良好なので、溶融状態のハンダ材料は、主に密着膜125及びその周囲に留まる。このために、4つの貫通ビア86の配列の外側に濡れ広がることはない。そして、バンプ103を凝固させると、半導体装置140が完成する。以上、説明したように、この実施の形態では、各貫通ビア86のバンプ103に面する内周側にCu膜47よりハンダ材料への濡れ性が良好な材料を配置し、他の領域のハンダ材料への濡れ性を相対的に低下させている。このために、実装工程においてバンプ材料が貫通ビア86の外側にはみ出し難くなり、バンプ103や貫通ビア86のショートを防止する。その他の作用及び効果は、第1の実施の形態と同様である。ここで、Cu膜47よりハンダ材料への濡れ性が良好な材料の他の例としては、OSPOrganicSolderPreservation;耐熱性水溶性プリフラックスがある。OSP膜を形成するときは、密着膜125を形成する領域に開口部を有するレジストマスクを形成し、開口部にOSP膜をポッティングによって充填する。OSP膜を硬化させた後、レジストマスクを除去する。ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。以下に、前記の実施の形態の特徴を付記する。付記1半導体回路が形成された第1の基板と、前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第1の基板に電気的に接続される第2の基板と、前記第2の基板に設けられ、複数の前記貫通電極に対して1つ接合される導電性のバンプと、を含むことを特徴とする半導体装置。付記2複数の前記貫通電極で囲まれた領域は、前記バンプの最大径より小さいことを特徴とする付記1に記載の半導体装置。付記3前記貫通電極は、前記バンプに面する内側面が他の側面に比べて前記バンプへの濡れ性が高められていることを特徴とする付記1又は付記2に記載の半導体装置。付記4前記貫通電極は、前記バンプに面する内側面において前記導電膜が露出しており、他の側面が絶縁膜で覆われていることを特徴とする付記3に記載の半導体装置。付記5前記貫通電極は、内側面に前記導電膜より前記バンプへの濡れ性が高い膜が形成されていることを特徴とする付記3に記載の半導体装置。付記6外側面は、前記貫通電極の外周の半分以上であることを特徴とする付記3乃至付記5のいずれか一項に記載の半導体装置。付記7第1の基板に、半導体回路と前記第1の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された前記第2の基板を前記第1の基板上に載置し、複数の前記貫通電極に対して1つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して1つの前記バンプを接合する工程と、を含む半導体装置の製造方法。付記8前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜を露出させ、外側面を絶縁膜で覆う工程を含むことを特徴とする特徴とする付記7に記載の半導体装置の製造方法。付記9前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜より前記バンプに対する濡れ性が高い材料を配置する工程を含むことを特徴とする特徴とする付記7に記載の半導体装置の製造方法。"