"以下の工程を含む半導体集積回路装置の製造方法:a半導体ウエハの第1の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程;b前記半導体ウエハの前記第1の主面上において、前記アクティブ領域を横切るように、Nチャネル型MISFETのHigh-kゲートスタックをパターニングする工程;cパターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程;d前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Nチャネル型MISFETのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程;e前記工程dの後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第1の主面上に酸素吸収膜を形成する工程;f前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程;g前記工程fの後、前記酸素吸収膜を除去する工程。前記1項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。前記2項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、CMIS型であり、前記工程fにおいては、前記酸素吸収膜は、P型MISFET領域上を被覆していない。前記1項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリSiGe膜である。前記2項の半導体集積回路装置の製造方法において、前記ゲートスタックを構成するHigh-kゲート絶縁膜には、ランタンが添加されている。前記5項の半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。前記5項の半導体集積回路装置の製造方法において、前記ゲートスタックは、ダミーゲートスタックである。前記6項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:h前記工程eの後であって前記工程fの前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程;i前記工程fの後であって前記工程gの前に、前記ストレス付与膜を除去する工程。前記8項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。前記9項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:j前記工程eの後であって前記工程hの前に、前記酸素吸収膜上のほぼ全面に、第1の酸化シリコン系絶縁膜を形成する工程;k前記工程iの後であって前記工程gの前に、前記酸化シリコン系絶縁膜を除去する工程。前記10項の半導体集積回路装置の製造方法において、前記第1の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。前記2項の半導体集積回路装置の製造方法において、前記工程eの前記酸素吸収膜の形成の際には、前記半導体表面との間に、第2の酸化シリコン系絶縁膜を介在させる。高誘電率ゲート絶縁膜High-kGateInsulationLayerを用いたCMISComplementarymetalInsulatorSemiconductor型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜InterfacialLayerであるILの膜厚が増加することによって、N型MISFETは閾値電圧の絶対値が増加し、P型MISFETも、変化の幅はN型MISFET程ではないが、閾値電圧の絶対値が減少するという問題がある。また、メタルゲート電極中に酸化物素子分離領域中の酸素やサイドウォール酸化シリコン膜中の酸素が拡散し、メタルゲート電極が酸化されて仕事関数が変調するという問題もある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、MISFETMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、MISFETMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するので、熱処理中における界面酸化シリコン膜の不所望な膜厚増加による短チャネル長狭チャネル幅MISFETの閾値電圧正確にはその絶対値の上昇を低減することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a半導体ウエハの第1の主面上に、酸化物素子分離領域を形成することにより、アクティブ領域をパターニングする工程;b前記半導体ウエハの前記第1の主面上において、前記アクティブ領域を横切るように、Nチャネル型MISFETのHigh-kゲートスタックをパターニングする工程;cパターニングされた前記ゲートスタックの側面にゲート側面構造体を形成することによって、前記ゲートスタックおよび前記ゲート側面構造体を含むゲート構造体を形成する工程;d前記ゲート構造体の両側の前記半導体ウエハの前記アクティブ領域の半導体表面内に、前記Nチャネル型MISFETのソースドレイン領域となる不純物ドープ領域をイオン注入により形成する工程;e前記工程dの後、前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆うように、前記半導体ウエハの前記第1の主面上に酸素吸収膜を形成する工程;f前記酸素吸収膜が前記ゲート構造体上、前記酸化物素子分離領域上、および前記半導体表面上を覆った状態で、前記不純物ドープ領域に対する活性化アニールを実行する工程;g前記工程fの後、前記酸素吸収膜を除去する工程。2.前記1項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、ポリシリコン膜又はアモルファスシリコン膜である。3.前記1または2項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、CMIS型であり、前記工程fにおいては、前記酸素吸収膜は、P型MISFET領域上を被覆していない。4.前記1または3項の半導体集積回路装置の製造方法において、前記酸素吸収膜は、アモルファスまたはポリSiGe膜である。5.前記1から4項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックを構成するHigh-kゲート絶縁膜には、ランタンが添加されている。6.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックは、実ゲートスタックである。7.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲートスタックは、ダミーゲートスタックである。8.前記1から7項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む:h前記工程eの後であって前記工程fの前に、前記酸素吸収膜上に、前記ゲート構造体、前記酸化物素子分離領域、および前記半導体表面の上方を覆うように、ストレス付与膜を形成する工程;i前記工程fの後であって前記工程gの前に、前記ストレス付与膜を除去する工程。9.前記8項の半導体集積回路装置の製造方法において、前記ストレス付与膜は、窒化シリコン系絶縁膜である。10.前記9項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:j前記工程eの後であって前記工程hの前に、前記酸素吸収膜上のほぼ全面に、第1の酸化シリコン系絶縁膜を形成する工程;k前記工程iの後であって前記工程gの前に、前記酸化シリコン系絶縁膜を除去する工程。11.前記10項の半導体集積回路装置の製造方法において、前記第1の酸化シリコン系絶縁膜は、前記酸素吸収膜および前記ストレス付与膜のいずれよりも薄い。12.前記1から11項のいずれか一つの半導体集積回路装置の製造方法において、前記工程eの前記酸素吸収膜の形成の際には、前記半導体表面との間に、第2の酸化シリコン系絶縁膜を介在させる。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。今日の半導体集積回路装置、すなわち、LSILargeScaleIntegrationのウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタルPremetal工程M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程あたりまでのFEOLFrontEndofLine工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまでウエハレベルパッケージプロセスにおいては、当該プロセスも含むのBEOLBackEndofLine工程に大別できる。FEOL工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、BEOL工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線たとえば4層程度の構成の埋め込み配線では、M1からM3あたりまで、10層程度の構成の埋め込み配線では、M1からM5あたりまでの微細埋め込み配線等において、特に微細加工が要求される。なお、MN通常N=1から15程度で、下から第N層配線を表す。M1は第1層配線であり、M3は第3層配線である。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜またはCESLContactEtchStopLayerとして、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜ストレッサまたはストレッサ膜としても使用される。同様に、ニッケルシリサイドというときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願において、ゲートというときは、実ゲートすなわち、実際にゲートとなるものとともに、後に除去するいわゆるダミーゲート、リプレースメントゲートを含む。ゲートスタックとは、主にゲート絶縁膜およびゲート電極から構成された積層体を言うダミーゲートスタックと特に区別する必要があるときは、実ゲートスタックという。High-kゲートスタックというときは、ゲート絶縁膜中にHigh-kゲート絶縁層を有するものをいう。また、ゲート側面構造体とは、ゲートスタックの側壁に作られたオフセットスペーサ、サイドウォールスペーサ等のゲート周辺構造を言う。更に、ゲートスタックとゲート側面構造体を含むゲート周辺構造をゲート構造体という。また、本願において、ゲートファースト方式とは、MISFETを集積した集積回路装置の製造方法において、実ゲートスタックの形成をソースドレインの活性化熱処理よりも前に実行する方式を言う。一方、ゲートラスト方式とは、実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜界面実ゲート絶縁膜およびHigh-kゲート絶縁膜実ゲート絶縁膜をソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式をHigh-kファースト-メタルゲートラスト方式言う。なお、High-kファースト-メタルゲートラスト方式においては、界面ゲート絶縁膜いわゆるILやHigh-kゲート絶縁膜は、ダミーゲートスタックを構成する要素であるが、実ゲートスタックを構成する要素でもあるので、プロセスの説明等に於いては、その時点の呼称を用いることがある。更に、本願において、酸素吸収膜とは、ポリシリコン膜、アモルファスシリコン膜、SiGe膜等のシリコンを主要な成分とする膜すなわち、Si系半導体膜のように、酸素を吸収する性質のある膜を言う。因みに、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等は、酸素吸収膜ではないが、Si系半導体膜の一部主要部は、Si系半導体膜に酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等を含む膜は、全体として、酸素吸収膜である。なお、結晶面又は結晶方位については、特定の結晶面又は結晶方位自体のみを指すのではなく、その結晶面又は結晶方位と実質的に同様の性質を示すような当該特定の結晶面又は結晶方位の周辺近傍を含むものとする。たとえば、一般に特定の結晶面又は結晶方位から10度以内程度、ある方向に傾けた結晶面又は結晶方位は、歪特性や移動度等に関する限り、元の結晶面又は結晶方位と実質的に同一の特性を示すものと考えられている。実施の形態の詳細実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用するセクション、実施の形態等は、原則として同一のパートに属するもの指す。実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。《パート1:主にゲートファーストプロセスに関する部分》0.パート1の概要:高誘電率ゲート絶縁膜を用いたCMIS型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるILの膜厚が増加することによって、N型MISFETは閾値電圧の絶対値が増加し、P型MISFETも、変化の幅はN型MISFET程ではないが、閾値電圧の絶対値が減少するという問題がある。また、メタルゲート電極中に酸化物素子分離領域中の酸素やサイドウォール酸化シリコン膜中の酸素が拡散し、メタルゲート電極が酸化されて仕事関数が変調するという問題もある。本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本パートの一つの発明は、MISFETを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、MISFETMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するので、熱処理中における界面酸化シリコン膜の不所望な膜厚増加による短チャネル長狭チャネル幅MISFETの閾値電圧正確にはその絶対値の上昇を低減することができる。1.本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるCMOSチップ等の説明主に図1から図4図1は本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるCMOSチップの上面レイアウト等を示すウエハ及び半導体チップ上面図である。図2は図1におけるチップ上のチャネル方向と結晶面方位の関係の一例を示すウエハ及び半導体チップ上面模式図である。図3は図1の半導体チップ上のロジックゲートLGの回路構成の一例を示す回路図である。図4は図1の半導体チップ上のメモリセルMCの回路構成の一例を示す回路図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるCMOSチップ等を説明する。図1に示すように、ウエハ工程途中のウエハ1ここでは、300φシリコン単結晶ウエハを例に取り説明するが、直径は450φでも200ファイでも良いのデバイス主面1a第1の主面には、多数のチップ領域2が形成されている。また、ウエハ1には、その配向を判別するためのノッチ43が設けられている。次に、各チップ2チップ領域のレイアウトの詳細を説明する。チップ領域2の周辺部には、多数のボンディングパッド44が設けられており、内部領域にはメモリ回路領域42および演算およびロジック回路領域41単にロジック回路領域というが設けられている。ここで、メモリ領域42としては、SRAMStaticRandomAccessMemoryを例示するが、これに限らず、DRAMDynamicRandomAccessMemoryでもフラッシュメモリでもよい。次に、図2により、ウエハ1の面方位、チップ2の配向、およびMISFETQのチャネル方向46との関係結晶方位関係というを説明する。結晶方位関係は、必要に応じて、比較的自由に設定できるが、ここでは、一例として、図2に示すように、デバイス主面1a第1の主面の結晶面が100面、またはそれと等価な面であり以下、単に100面というと、それと等価な面を含む、ノッチ43の方向が100方向それと等価な方向を含む、以下同じとする。このようなウエハ1を100100ウエハと略称する。なお、これ以外に好適なウエハとしては、100110ウエハ、100111ウエハ等がある。このような100100ウエハ1上のチップ2では、通常、MISFETQのチャネル方向46、すなわち、ゲート電極5を挟んで対向するソースドレイン領域12を結ぶ方向は、チップ2のX軸またはY軸方向に沿っている。もちろん、特別な目的があるときは、これらと異なる配向としても良い。次に、図3及び図4によって、図1のロジック回路領域41およびメモリ回路領域42の回路の具定例を簡単に説明する。ロジック回路領域41内には、たとえば非常に多数の各種の論理ゲートLGたとえばCMOS-NANDゲートが設けられている。図3に示すように、論理ゲートLGは、電源端子Vdd電源ライン、グランド端子Vssグランドライン、単数又は複数の入力端子Din1,Din2、出力端子Dout、ゲートを形成するN型MISFETQn、P型MISFETQp等から構成されている。更に、図4に示すように、メモリ回路領域42たとえばSRAMは、マトリクス状に配置された非常に多数のメモリセルMCから構成されている。各メモリセルMCは、たとえば、電源端子Vdd電源ライン、グランド端子Vssグランドライン、ワードラインWL、一対のビットラインBL,BLB、一対のN型読み出しトランジスタQn3,Qn4、一対のN型メモリトランジスタQn1,Qn2、一対のP型メモリトランジスタQp1,Qp2等から構成されている。2.本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローの説明主に図5から図22、及び図29及び図30を参照以下の例では、28nmテクノロジノードのデバイスを例にとり具体的に説明するが、その他のテクノロジノードのデバイスにも適用できることは言うまでもない。図5は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図ゲートスタック加工完了時点である。図6は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図オフセットスペーサ用窒化シリコン膜成膜時点である。図7は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図N型ソースドレインエクステンション領域導入時点である。図8は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図オフセットスペーサ用窒化シリコン膜エッチバック時点である。図9は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図P型ソースドレインエクステンション領域導入時点である。図10は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール酸化シリコン膜成膜時点である。図11は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール窒化シリコン膜成膜時点である。図12は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール絶縁膜エッチバック時点である。図13は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図P型高濃度ソースドレイン領域導入時点である。図14は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図N型高濃度ソースドレイン領域導入時点である。図15は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸素吸収膜成膜活性化アニール時点である。図16は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸素吸収膜成膜除去時点である。図17は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図シリサイド化完了時点である。図18は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図CESL成膜時点である。図19は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸化シリコン系プリメタル絶縁膜成膜時点である。図20は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図コンタクトホール開口時点である。図21は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図タングステンプラグ埋め込み完了時点である。図22は本願の一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図多層配線完成時点である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローを説明する。図5に示すように、たとえばP型単結晶シリコンウエハ1の基板部1sたとえば比抵抗が1から10Ωcm程度のデバイス面第1の主面1a側裏面1bの反対側には、STIShallowTrenchIsolation領域酸化物素子分離領域20で区画されたPウエル領域3pおよびNウエル領域3nが設けられている。Pウエル領域3pが設けられている部分が、N型MISFET領域Rnに対応しており、Nウエル領域3nが設けられている部分が、P型MISFET領域Rpに対応している。N型MISFET領域Rnのデバイス面1a上には、N型MISFETのゲートスタック6nが設けられており、P型MISFET領域Rpのデバイス面1a上には、P型MISFETのゲートスタック6pが設けられている。ここで、STI領域酸化物素子分離領域20は、たとえば、通常のドライエッチング、CVDChemicalVaporDeposition等による酸化シリコン系絶縁膜の埋め込み、CMPChemicalMechanicalDepositionによる平坦化処理等により実行される。ゲートスタック6nは、下からゲート絶縁膜4n、ゲート電極5n等から構成されており、ゲート絶縁膜4nは、下から酸化シリコン系膜酸窒化シリコン膜を含む等の界面層ゲート絶縁膜4na例えば、厚さ1nm程度、ランタン等が添加された酸化ハフニウム系絶縁膜等のHigh-kゲート絶縁膜4nb例えば、厚さ1.5nm程度等から構成されており、ゲート電極5nは、下から窒化チタン等のメタルゲート電極5na例えば、厚さ10nm程度、ポリSiゲート電極5nb例えば、厚さ50nm程度等から構成されている。一方、ゲートスタック6pは、下からゲート絶縁膜4p、ゲート電極5p等から構成されており、ゲート絶縁膜4pは、下から酸化シリコン系膜酸窒化シリコン膜を含む等の界面層ゲート絶縁膜4pa例えば、厚さ1nm程度、アルミニウム等が添加された酸化ハフニウム系絶縁膜等のHigh-kゲート絶縁膜4pb例えば、厚さ1.5nm程度等から構成されており、ゲート電極5pは、下から窒化チタン等のメタルゲート電極5pa例えば、厚さ10nm程度、ポリSiゲート電極5pb例えば、厚さ50nm程度等から構成されている。ここで、ゲートスタック6n,6pの形成は、熱酸化、ALDAtomicLayerdeposition、スパッタリング成膜、CVD、異方性ドライエッチング等により実行される。次に図6に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、オフセットスペーサ用窒化シリコン膜7例えば、厚さ10nm程度を形成する。次に図7に示すように、通常のリソグラフィにより、P型MISFET領域RpをN型ソースドレインエクステンション領域導入用レジスト膜9で覆った状態で、たとえばイオン注入により、ゲートスタック6nの両側の半導体基板表面に、N型ソースドレインエクステンション領域8nを導入する。ここで、イオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:1KeVから10KeV、ドーズ量:1x1015cm2から9x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜9をアッシング等により除去する。次に図8に示すように、たとえば異方性ドライエッチング等により、窒化シリコン系オフセットスペーサ7を形成する。次に図9に示すように、通常のリソグラフィにより、N型MISFET領域RnをP型ソースドレインエクステンション領域導入用レジスト膜10で覆った状態で、たとえばイオン注入により、ゲートスタック6pの両側の半導体基板表面に、P型ソースドレインエクステンション領域を導入する。ここで、イオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギー:1KeVから5KeV、ドーズ量:1x1015cm2から8x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜10をアッシング等により除去する。次に図10に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、サイドウォール酸化シリコン膜11a例えば、厚さ10nm程度を形成する。次に図11に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、サイドウォール窒化シリコン膜11b例えば、厚さ20nm程度を形成する。サイドウォール酸化シリコン膜11aとサイドウォール酸化シリコン膜11aで、サイドウォール絶縁膜11を構成している。次に図12に示すように、たとえば異方性ドライエッチング等により、酸化シリコン系サイドウォール11aと窒化シリコン系サイドウォール11bからなるサイドウォール11を形成する。ここで、窒化シリコン系オフセットスペーサ7、サイドウォール絶縁膜11等から成る構造体をゲート側面構造体32という。また、ゲートスタック6n、6p、ゲート側面構造体32等から成る構造体をゲート構造体33という。次に図13に示すように、通常のリソグラフィにより、N型MISFET領域RnをP型高濃度ソースドレイン領域導入用レジスト膜14で覆った状態で、たとえばイオン注入により、P型MISFETのゲート構造体33の両側の半導体基板表面に、P型高濃度ソースドレイン領域12pを導入する。ここで、イオン注入条件としては、たとえば、イオン種:B、打ち込みエネルギー:0.5KeVから20KeV、ドーズ量:1x1015cm2から8x1015cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜14をアッシング等により除去する。次に図14に示すように、通常のリソグラフィにより、P型MISFET領域RpをN型高濃度ソースドレイン領域導入用レジスト膜15で覆った状態で、たとえばイオン注入により、N型MISFETのゲート構造体33の両側の半導体基板表面に、N型高濃度ソースドレイン領域12nを導入する。ここで、イオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:2KeVから40KeV、ドーズ量:8x1014cm2から4x1015cm2;イオン種:P、打ち込みエネルギー:10KeVから80KeV、ドーズ量:1x1013cm2から8x1013cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜15をアッシング等により除去する。次に図15に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、アモルファスSi膜たとえば、厚さ30nm程度等の酸素吸収膜16を成膜する。酸素吸収膜16の成膜温度としては、たとえば、摂氏400度から500度を好適なものとして例示することができるなお、酸素吸収膜16がポリシリコン膜の場合は、成膜温度は、たとえば、摂氏450度から650度を好適なものとして例示することができる。なお、酸素吸収膜16の成膜の前に、ウエハ1のデバイス面1aのシリコン表面をたとえば、酸素雰囲気中でのプラズマ酸化処理アッシング酸化処理により、第2の酸化シリコン系絶縁膜すなわち1nm程度の薄膜酸化シリコン膜28アッシング酸化シリコン膜というを形成しておくことが好適である図29及び図30を参照。すなわち、酸素吸収膜16の除去の際に、下地のウエハ1のデバイス面1aのシリコン表面にダメージを与えないためである。その後、酸素吸収膜16が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。高温アニールは、たとえば、スパイクRTAたとえば、摂氏1000度程度で1秒程度,LSALaseSpikeAnneal等の組み合わせを好適なものとして例示することができる。なお、LSAの条件としては、たとえば、摂氏1200度程度で単位スパイクを好適なものとして例示することができる。なお、酸素吸収膜16としては、ポリSi膜たとえば、厚さ30nm程度でも良い。しかし、酸素吸収膜16はストレス付与膜としても作用するので、ストレス付与作用については、アモルファスSi膜の方が有利である。次に図16に示すように、酸素吸収膜16を全面除去する。これにより、酸素吸収処理プロセスが完了したことになる。なお、酸素吸収膜16の除去は、たとえば、アンモニア過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。次に図17に示すように、通常のサリサイドSalicideプロセスにより、ニッケルシリサイド系のシリサイド膜17たとえばNiPtシリサイドを必要に応じて、N型高濃度ソースドレイン領域12n、P型高濃度ソースドレイン領域12p、およびゲートスタック6n、6pポリSiゲート電極5nb、5pb上に形成する。次に図18に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、コンタクトエッチストップ用窒化シリコン膜18aたとえば、厚さ25nm程度を成膜する。次に図19に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、コンタクトエッチストップ用窒化シリコン膜18aとともにプリメタル絶縁膜18を構成する酸化シリコン系プリメタル絶縁膜18b通常、この膜は、コンタクトエッチストップ用窒化シリコン膜18aよりも厚い。たとえば、厚さ200nm程度を成膜する。その後必要に応じて、CMP等により表面の平坦化を実施する。次に図20に示すように、通常のリソグラフィにより、コンタクトホール19を開口する。次に図21に示すように、コンタクトホール19にタングステンプラグ21等を埋め込む。次に図22に示すように、プリメタル絶縁膜18上に、たとえば、酸化シリコン膜系の第1層配線絶縁膜22を成膜し、銅系埋め込み配線たとえばシングルダマシン配線のような第1層埋め込み配線23もちろん、アルミニウム系の非埋め込み配線や埋め込み配線と非埋め込み配線を層で分けて適用した混合配線を適用しても良い。を形成する。その後、同様のプロセスを繰り返して、上層多層配線層24たとえばデュアルダマシン配線、ファイナルパッシベーション膜、ボンディングパッド等を形成する。続いて、ウエハテスト工程、バックグラインディング工程、ダイシング工程等を経て、個々のチップ2となり、必要に応じて、パッケージされて最終のデバイスとなる。3.本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローの説明主に図23から図26このセクションの例は、セクション2の図15から図16の酸素吸収処理プロセスの変形例1付加ストレッサオーバコートStressorOvercoat方式というであり、酸素吸収膜16の副次的作用であるストレス付与効果を高めるために、上方に付加的なストレス付与膜として、窒化シリコン膜等の窒化シリコン系ストレス付与膜を追加したものである。そのため、図5から図22に説明したところは、全く同じであるので、以下では異なる部分すなわち、図15と図16の間のみを説明する。図23は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図中間酸化シリコン系薄膜成膜時点である。図24は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図窒化シリコン系ストレッサ膜成膜活性化アニール時点である。図25は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図窒化シリコン系ストレッサ膜除去時点である。図26は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図中間酸化シリコン系薄膜除去時点である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明する。図15に続き、図23に示すように、酸素吸収膜16酸素吸収用アモルファスSi膜または酸素吸収用ポリSi膜上のほぼ全面に、たとえばCVD等により、比較的薄い酸素吸収膜16と比べて薄い酸化シリコン膜等の中間酸化シリコン系薄膜25たとえば、厚さ10nm程度すなわち第1の酸化シリコン系絶縁膜を成膜する。次に、図24に示すように、中間酸化シリコン系薄膜25上のほぼ全面に、たとえばCVD等により、比較的厚い酸素吸収膜16と比べて厚い窒化シリコン膜等の窒化シリコン系ストレッサ膜26たとえば、厚さ30nm程度を成膜する。その後、酸素吸収膜16、中間酸化シリコン系薄膜25および窒化シリコン系ストレッサ膜26が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。次に、図25に示すように、窒化シリコン系ストレッサ膜26を全面除去する。窒化シリコン系ストレッサ膜26の除去は、たとえば、熱燐酸によるウエット処理等で実行する。次に、図26に示すように、中間酸化シリコン系薄膜25を全面除去する。中間酸化シリコン系薄膜25の除去は、たとえば、弗酸系酸化シリコン膜エッチング液等により、実行する。その後、先と同様に、酸素吸収膜16を全面除去すると、図16の状態となる。なお、酸素吸収膜16の除去は、たとえば、アンモニア過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。その後は、先に説明した図16図以降のプロセス処理を行う。4.本願の全般及び各実施の形態に対する考察並びに補足的説明主に図27から図30図27はHigh-kゲート絶縁膜を有する狭チャネル幅Nチャネル型MISFETおよびSiONゲート絶縁膜を有する狭チャネル幅Nチャネル型MISFETの閾値電圧のチャネル幅依存性を示すデータプロット図である。図28は図1のロジックゲートLG等のN型MISFETQn図3及び、その周辺を切り出したデバイス上面拡大図である。図29は図28のX-X’断面に対応するデバイス断面拡大図である。図30は図28のY-Y’断面に対応するデバイス断面拡大図である。これらに基づいて、本願の全般及び各実施の形態に対する考察並びに補足的説明を行う。1各実施の形態に共通なメカニズム等の説明:先に述べたように、高誘電率ゲート絶縁膜を用いたCMIS型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域狭チャネル幅領域というでは、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるILの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題があることが、本願発明者等によって明らかにされた。このことを示したものが、図27である。図27に示すように、非High-kゲート絶縁膜である酸窒化シリコン膜SiONゲート絶縁膜をゲート絶縁膜とする短チャネル長MISFETでは、狭チャネル幅領域では、閾値電圧が降下する傾向にあるのに対して、High-kゲート絶縁膜であるHfO系ゲート絶縁膜の短チャネル長MISFETでは、狭チャネル幅領域では、閾値電圧が急速に上昇している。なお、この場合、High-kゲート絶縁膜は、その下に、界面膜すなわちILInterfacialLayerとして酸化シリコン膜または酸窒化シリコン膜等の酸化シリコン膜系下地絶縁膜を有する。以下、図15に対応するN型MISFETQnを例に取り、原因及び対策を具体的に説明する。すなわち、この原因は、活性化アニール等の高温熱処理たとえば、摂氏850度以上での熱処理によって、STI領域20酸化物素子分離領域中の酸素が、図30に矢印で示すチャネル端部アクティブ領域31の端部の界面層ゲート絶縁膜4naに到達して、そこの膜厚を増加させるためと考えられる。そこで、前記実施の形態では、図28、図29及び図30に示すように、高温熱処理の際に、アモルファスSi膜等の酸素吸収膜16を近傍に介在させることによって、過剰な酸素を吸収させている。2変形例2Nチャネル側のみ酸素吸収膜適用;主に図15又は図24を参照:セクション2及び3の例では、N型MISFET領域RnおよびP型MISFET領域Rpの両方を酸素吸収膜16で覆ったが、N型MISFET領域Rnのみを覆うようにしてもよい。これは、Pチャネル側は、比較的酸素導入による界面層ゲート絶縁膜の膜厚増加が少なく、更にP型MISFET領域Rpでは、酸素が導入される方が、P型MISFETの閾値電圧の絶対値が低下するからである。この場合、セクション3の方式図24を適用する場合は、酸素吸収膜16、中間酸化シリコン系薄膜25、および窒化シリコン系ストレッサ膜26の全てをN型MISFET領域Rnのみに適用するやり方第1方法と、酸素吸収膜16をN型MISFET領域Rnのみに適用し、全領域に中間酸化シリコン系薄膜25、および窒化シリコン系ストレッサ膜26を適用するやり方第2方法がある。第1方法では、不要な酸素供給をしないメリットがあり、第2方法では、SMTの効果をN型MISFET領域RnおよびP型MISFET領域Rpの両方で享有できるメリットがある。3酸素吸収膜の選択主に図15又は図24を参照:図15における酸素吸収膜16の材質として、セクション2及び3の例では、アモルファスSi膜の例を具体的に示したが、これは、ポリSi膜等に比べて、サーマルバジェットThermalBudgetの面で有利なほか、ストレス付与効果が大きいと考えられるからである。しかし、その他の材料として、ポリSi膜のほか、アモルファスSiGe膜、ポリSiGe膜等を好適なものとして例示することができる。ここで、アモルファスSiGe膜とポリSiGe膜との関係は、上で述べたアモルファスSi膜とポリSi膜の関係と同じである。また、SiGe膜とシリコン膜アモルファスSi膜およびポリSi膜とでは、熱膨張係数が異なるので、ストレス付与膜としての効果が大きいと考えられる。5.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、酸素吸収膜として、アモルファスSi膜やポリSi膜などのシリコン系半導体膜を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、SiGe系半導体膜、Ge系半導体膜等を使用したものにも適用できることは言うまでもない。また、前記実施の形態では、前記実施の形態では、主にゲートファーストGateFirst方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラストGateLast方式にも適用できることは言うまでもない。《パート2:主にゲートラストプロセスに関する部分》1.パート2の概要:当初検討されたゲートラストプロセスは、ゲートスタック全体をソースドレイン領域の活性化アニール後に作り直すものであったが、チャネル移動度の確保やプロセスの簡素化の観点から、ゲートラスト方式であっても、界面ゲート絶縁膜界面実ゲート絶縁膜であり同時にダミーゲート絶縁膜でもあるおよびHigh-kゲート絶縁膜実ゲート絶縁膜であり同時にダミーゲート絶縁膜でもあるをソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行するHigh-kファースト-メタルゲートラスト方式が実用化されている。しかし、この場合は、程度の問題は有っても、先に述べたようにゲートファースト方式と同様に、活性化熱処理等に伴う界面ゲート絶縁膜IL膜の増膜等の問題がある。本願発明は、これらの課題を解決するためになされたものである。本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願パートの一つの発明は、MISFETを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック真性ゲートスタックの一部、またはダミーゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、MISFETを有する半導体集積回路装置の製造方法において、MISFETのHigh-kゲートスタック真性ゲートスタックの一部、またはダミーゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するので、熱処理中における界面酸化シリコン膜の不所望な膜厚増加による短チャネル長狭チャネル幅MISFETの閾値電圧正確にはその絶対値の上昇を低減することができる。なお、パート1のセクション1の記載は、本パートにもそのまま当てはまるので、以下では、その記載を繰り返さない。2.本願のパート2の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローゲートラストプロセスの説明主に図31から図55ゲートラストプロセスにおけるプロセスも、ダミーゲートスタックの除去部分除去を含む前までは、基本的にゲートファーストのものと同様であるが、ゲートラストプロセスに固有の必要から好適なプロセスの一例としては、ハードマスクまたはキャップ層ゲートキャップ層を有するプロセスを例示することができる。なお、ハードマスクまたはキャップ層ゲートキャップ層は、必須ではない。以下の例では、28nmテクノロジノードのデバイスを例にとり具体的に説明するが、その他のテクノロジノードのデバイスにも適用できることは言うまでもない。図31は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図ゲートスタック加工完了時点である。図32は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図オフセットスペーサ用窒化シリコン膜成膜時点である。図33は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図N型ソースドレインエクステンション領域導入時点である。図34は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図オフセットスペーサ用窒化シリコン膜エッチバック時点である。図35は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図P型ソースドレインエクステンション領域導入時点である。図36は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール酸化シリコン膜成膜時点である。図37は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール窒化シリコン膜成膜時点である。図38は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図サイドウォール絶縁膜エッチバック時点である。図39は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図P型高濃度ソースドレイン領域導入時点である。図40は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図N型高濃度ソースドレイン領域導入時点である。図41は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸素吸収膜成膜活性化アニール時点である。図42は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸素吸収膜成膜除去時点である。図43は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図シリサイド化完了時点である。図44は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図CESL成膜時点である。図45は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図酸化シリコン系プリメタル絶縁膜成膜時点である。図46は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図ダミーゲート電極除去前表面平坦化工程完了時である。図47は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図ダミーゲート電極除去工程完了時である。図48は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図NMIS仕事関数金属膜成膜工程完了時である。図49は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図NMIS仕事関数金属膜除去用レジスト膜パターニング工程完了時である。図50は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図NMIS仕事関数金属膜パターニング工程完了時である。図51は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図PMIS仕事関数金属膜成膜ゲート電極埋め込み溝充填金属膜成膜工程完了時である。図52は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図仕事関数メタルCMP工程完了時である。図53は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図コンタクトホール形成完了時である。図54は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図タングステンプラグ埋め込み完了時である。図55は本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法におけるCMISプロセスフローを説明するためのウエハ部分断面図多層配線完成時点である。これらに基づいて、本願のパート2の一実施の形態の半導体集積回路装置の製造方法におけるプロセスフローゲートラストプロセスを説明する。図31に示すように、たとえばP型単結晶シリコンウエハ1の基板部1sたとえば比抵抗が1から10Ωcm程度のデバイス面第1の主面1a側裏面1bの反対側には、STIShallowTrenchIsolation領域酸化物素子分離領域20で区画されたPウエル領域3pおよびNウエル領域3nが設けられている。Pウエル領域3pが設けられている部分が、N型MISFET領域Rnに対応しており、Nウエル領域3nが設けられている部分が、P型MISFET領域Rpに対応している。N型MISFET領域Rnのデバイス面1a上には、N型MISFETのゲートスタック6nが設けられており、P型MISFET領域Rpのデバイス面1a上には、P型MISFETのゲートスタック6pが設けられている。ここで、STI領域酸化物素子分離領域20は、たとえば、通常のドライエッチング、CVDChemicalVaporDeposition等による酸化シリコン系絶縁膜の埋め込み、CMPChemicalMechanicalDepositionによる平坦化処理等により実行される。ダミーゲートスタック6nは、下からゲート絶縁膜4n、ゲート電極5n等から構成されており、ゲート絶縁膜4nは、下から酸化シリコン系膜酸窒化シリコン膜を含む等の界面層ゲート絶縁膜4na例えば、厚さ1nm程度、ランタン等が添加された酸化ハフニウム系絶縁膜等のHigh-kゲート絶縁膜4nb例えば、厚さ1.5nm程度等から構成されており、ゲート電極5nは、下から窒化チタン等のメタルゲート電極5na例えば、厚さ10nm程度、ポリSiゲート電極5nb例えば、厚さ50nm程度等から構成されているなお、最上部の層は、たとえば、CVDによる窒化シリコン膜等のゲート加工用ハードマスク膜10である。一方、ダミーゲートスタック6pは、下からゲート絶縁膜4p、ゲート電極5p等から構成されており、ゲート絶縁膜4pは、下から酸化シリコン系膜酸窒化シリコン膜を含む等の界面層ゲート絶縁膜4pa例えば、厚さ1nm程度、アルミニウム等が添加された酸化ハフニウム系絶縁膜等のHigh-kゲート絶縁膜4pb例えば、厚さ1.5nm程度等から構成されており、ゲート電極5pは、下から窒化チタン等のメタルゲート電極5pa例えば、厚さ10nm程度、ポリSiゲート電極5pb例えば、厚さ50nm程度等から構成されている前記と同様に、最上部の層は、たとえば、CVDによる窒化シリコン膜等のゲート加工用ハードマスク膜10である。ここで、ダミーゲートスタック6n,6pの形成は、熱酸化、ALDAtomicLayerdeposition、スパッタリング成膜、CVD、異方性ドライエッチング等により実行される。次に図32に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、オフセットスペーサ用窒化シリコン膜7例えば、厚さ10nm程度を形成する。次に図33に示すように、通常のリソグラフィにより、P型MISFET領域RpをN型ソースドレインエクステンション領域導入用レジスト膜9で覆った状態で、たとえばイオン注入により、ダミーゲートスタック6nの両側の半導体基板表面に、N型ソースドレインエクステンション領域8nを導入する。ここで、イオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:1KeVから10KeV、ドーズ量:1x1015cm2から9x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜9をアッシング等により除去する。次に図34に示すように、たとえば異方性ドライエッチング等により、窒化シリコン系オフセットスペーサ7を形成する。次に図35に示すように、通常のリソグラフィにより、N型MISFET領域RnをP型ソースドレインエクステンション領域導入用レジスト膜10で覆った状態で、たとえばイオン注入により、ダミーゲートスタック6pの両側の半導体基板表面に、P型ソースドレインエクステンション領域を導入する。ここで、イオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギー:1KeVから5KeV、ドーズ量:1x1015cm2から8x1015cm2;イオン種:C、打ち込みエネルギー:1KeVから5KeV、ドーズ量:4x1014cm2から9x1014cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜10をアッシング等により除去する。次に図36に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、サイドウォール酸化シリコン膜11a例えば、厚さ10nm程度を形成する。次に図37に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、サイドウォール窒化シリコン膜11b例えば、厚さ20nm程度を形成する。サイドウォール酸化シリコン膜11aとサイドウォール酸化シリコン膜11aで、サイドウォール絶縁膜11を構成している。次に図38に示すように、たとえば異方性ドライエッチング等により、酸化シリコン系サイドウォール11aと窒化シリコン系サイドウォール11bからなるサイドウォール11を形成する。ここで、窒化シリコン系オフセットスペーサ7、サイドウォール絶縁膜11等から成る構造体をゲート側面構造体32という。また、ダミーゲートスタック6n、6p、ゲート側面構造体32等から成る構造体をゲート構造体33という。次に図39に示すように、通常のリソグラフィにより、N型MISFET領域RnをP型高濃度ソースドレイン領域導入用レジスト膜14で覆った状態で、たとえばイオン注入により、P型MISFETのゲート構造体33の両側の半導体基板表面に、P型高濃度ソースドレイン領域12pを導入する。ここで、イオン注入条件としては、たとえば、イオン種:B、打ち込みエネルギー:0.5KeVから20KeV、ドーズ量:1x1015cm2から8x1015cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜14をアッシング等により除去する。次に図40に示すように、通常のリソグラフィにより、P型MISFET領域RpをN型高濃度ソースドレイン領域導入用レジスト膜15で覆った状態で、たとえばイオン注入により、N型MISFETのゲート構造体33の両側の半導体基板表面に、N型高濃度ソースドレイン領域12nを導入する。ここで、イオン注入条件としては、たとえば、イオン種:As、打ち込みエネルギー:2KeVから40KeV、ドーズ量:8x1014cm2から4x1015cm2;イオン種:P、打ち込みエネルギー:10KeVから80KeV、ドーズ量:1x1013cm2から8x1013cm2等を好適なものとして例示することができる。その後、不要になったレジスト膜15をアッシング等により除去する。次に図41に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、アモルファスSi膜たとえば、厚さ30nm程度等の酸素吸収膜16を成膜する。酸素吸収膜16の成膜温度としては、たとえば、摂氏400度から500度を好適なものとして例示することができるなお、酸素吸収膜16がポリシリコン膜の場合は、成膜温度は、たとえば、摂氏450度から650度を好適なものとして例示することができる。なお、酸素吸収膜16の成膜の前に、ウエハ1のデバイス面1aのシリコン表面をたとえば、酸素雰囲気中でのプラズマ酸化処理アッシング酸化処理により、第2の酸化シリコン系絶縁膜すなわち1nm程度の薄膜酸化シリコン膜28アッシング酸化シリコン膜というを形成しておくことが好適である図29及び図30を参照。すなわち、酸素吸収膜16の除去の際に、下地のウエハ1のデバイス面1aのシリコン表面にダメージを与えないためである。その後、酸素吸収膜16が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。高温アニールは、たとえば、スパイクRTAたとえば、摂氏1000度程度で1秒程度,LSALaseSpikeAnneal等の組み合わせを好適なものとして例示することができる。なお、LSAの条件としては、たとえば、摂氏1200度程度で単位スパイクを好適なものとして例示することができる。なお、酸素吸収膜16としては、ポリSi膜たとえば、厚さ30nm程度でも良い。しかし、酸素吸収膜16はストレス付与膜としても作用するので、ストレス付与作用については、アモルファスSi膜の方が有利である。次に図42に示すように、酸素吸収膜16を全面除去する。これにより、酸素吸収処理プロセスが完了したことになる。なお、酸素吸収膜16の除去は、たとえば、アンモニア過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。次に図43に示すように、通常のサリサイドSalicideプロセスにより、ニッケルシリサイド系のシリサイド膜17たとえばNiPtシリサイドを必要に応じて、N型高濃度ソースドレイン領域12n、およびP型高濃度ソースドレイン領域12p上に形成する。次に図44に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、コンタクトエッチストップ用窒化シリコン膜18aたとえば、厚さ25nm程度を成膜する。次に図45に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえばCVD等により、コンタクトエッチストップ用窒化シリコン膜18aとともにプリメタル絶縁膜18を構成する酸化シリコン系プリメタル絶縁膜18b通常、この膜は、コンタクトエッチストップ用窒化シリコン膜18aよりも厚い。たとえば、厚さ200nm程度を成膜する。次に、図46に示すように、ウエハ1のデバイス面1aに対して、CMPChemicalMechanicalPolishingを実行して、ポリSiダミーゲート電極5nb、5pb上で止める。次に、図47に示すように、ダミーゲート電極5n、5p図46をエッチング除去することによって、ゲート電極埋め込み溝35を形成する。ここで、ポリSiダミーゲート電極5nb、5pbの除去は、たとえば、O2CF4等のガス系におけるドライエッチングにより、メタルダミーゲート電極5na、5paの除去は、たとえば、HClH2O2系薬液を用いたウエットエッチングにより実行する。次に、図48に示すように、ウエハ1のデバイス面1a側の全面に、たとえばスパッタリング成膜等により、たとえば2nm程度の厚さのNMIS仕事関数金属膜36たとえばTiN膜を成膜する。次に、図49に示すように、NMIS仕事関数金属膜除去用レジスト膜39を通常のリソグラフィによりパターニングする。次に、図50に示すように、パターニングされたNMIS仕事関数金属膜除去用レジスト膜39をマスクとして、不要な部分のNMIS仕事関数金属膜36をたとえばウエットエッチングにより除去する。その後、不要になったNMIS仕事関数金属膜除去用レジスト膜39をアッシング等により全面除去する。NMIS仕事関数金属膜36の除去液としては、たとえば、HClH2O2系薬液を例示することができる。次に、図51に示すように、ウエハ1のデバイス面1a側の全面に、たとえばスパッタリング成膜等により、たとえば1.5nm程度の厚さのPMIS仕事関数金属膜37たとえばTiAlN膜を成膜する。続いて、PMIS仕事関数金属膜37上のほぼ全面に、たとえばスパッタリング成膜等により、たとえば20nm程度の厚さのゲート電極埋め込み溝充填金属膜38たとえばAlTi膜を成膜する。次に、図52に示すように、たとえばメタルCMPにより、ゲート電極埋め込み溝35外のPMIS仕事関数金属膜37およびゲート電極埋め込み溝充填金属膜38を除去する。次に、図53に示すように、ウエハ1のデバイス面1a側の全面に、酸化シリコン膜等のプリメタル追加積層絶縁膜29を形成する。続いて、プリメタル追加積層絶縁膜29上のほぼ全面に、コンタクトホール形成用レジスト膜47を塗布等で形成する。続いて、通常のリソグラフィによりたとえば、ArFリソグラフィ、レジスト膜47をパターニングする。パターニングされたレジスト膜47をマスクとして、順次、異方性ドライエッチングにより、プリメタル追加積層絶縁膜29、酸化シリコン系プリメタル絶縁膜18bおよびコンタクトエッチストップ用窒化シリコン膜18aにコンタクトホール19を開口する。その後、不要になったレジスト膜47をアッシング等により除去する。次に、図54に示すように、コンタクトホール19内にタングステンプラグ49を埋め込む。次に図55に示すように、プリメタル追加積層絶縁膜29上に、たとえば、酸化シリコン膜系の第1層配線絶縁膜52を成膜し、銅系埋め込み配線たとえばシングルダマシン配線のような第1層埋め込み配線53もちろん、アルミニウム系の非埋め込み配線や埋め込み配線と非埋め込み配線を層で分けて適用した混合配線を適用しても良い。を形成する。その後、同様のプロセスを繰り返して、上層多層配線層54たとえばデュアルダマシン配線、ファイナルパッシベーション膜、ボンディングパッド等を形成する。続いて、ウエハテスト工程、バックグラインディング工程、ダイシング工程等を経て、個々のチップ2となり、必要に応じて、パッケージされて最終のデバイスとなる。3.本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローゲートラストプロセスの説明主に図56から図59このセクションの例は、セクション2の図41から図42の酸素吸収処理プロセスの変形例1付加ストレッサオーバコートStressorOvercoat方式というであり、酸素吸収膜16の副次的作用であるストレス付与効果を高めるために、上方に付加的なストレス付与膜として、窒化シリコン膜等の窒化シリコン系ストレス付与膜を追加したものである。そのため、図31から図55に説明したところは、全く同じであるので、以下では異なる部分すなわち、図41と図42の間のみを説明する。図56は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図中間酸化シリコン系薄膜成膜時点である。図57は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図窒化シリコン系ストレッサ膜成膜活性化アニール時点である。図58は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図窒化シリコン系ストレッサ膜除去時点である。図59は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローを説明するためのウエハ部分断面図中間酸化シリコン系薄膜除去時点である。これらに基づいて、本願のパート2の前記一実施の形態の半導体集積回路装置の製造方法の変形例におけるプロセスフローゲートラストプロセスを説明する。図41に続き、図56に示すように、酸素吸収膜16酸素吸収用アモルファスSi膜または酸素吸収用ポリSi膜上のほぼ全面に、たとえばCVD等により、比較的薄い酸素吸収膜16と比べて薄い酸化シリコン膜等の中間酸化シリコン系薄膜25たとえば、厚さ10nm程度すなわち第1の酸化シリコン系絶縁膜を成膜する。次に、図57に示すように、中間酸化シリコン系薄膜25上のほぼ全面に、たとえばCVD等により、比較的厚い酸素吸収膜16と比べて厚い窒化シリコン膜等の窒化シリコン系ストレッサ膜26たとえば、厚さ30nm程度を成膜する。その後、酸素吸収膜16、中間酸化シリコン系薄膜25および窒化シリコン系ストレッサ膜26が形成された状態で、注入された不純物を活性化するための高温アニールを実行する。次に、図58に示すように、窒化シリコン系ストレッサ膜26を全面除去する。窒化シリコン系ストレッサ膜26の除去は、たとえば、熱燐酸によるウエット処理等で実行する。次に、図59に示すように、中間酸化シリコン系薄膜25を全面除去する。中間酸化シリコン系薄膜25の除去は、たとえば、弗酸系酸化シリコン膜エッチング液等により、実行する。その後、先と同様に、酸素吸収膜16を全面除去すると、図42の状態となる。なお、酸素吸収膜16の除去は、たとえば、アンモニア過酸化水素水溶液等のアルカリ系エッチング液等により、アッシング酸化シリコン膜をエッチストップ膜として、実行する。アッシング酸化シリコン膜は、その後の、弗酸系洗浄液による洗浄によって除去される。その後は、先に説明した図42図以降のプロセス処理を行う。4.その他のゲートラスト方式への適用の説明セクション2および3の例では、ダミーゲート電極5n、5pを全て除去する例High-kファースト-メタルゲートラスト方式を示したが、上からポリSiダミーゲート電極5nb、5pbまでを除去し、メタルゲート電極5na、5pa以下を残すようにすることもできる以下メタル残存ゲートラスト方式という。このメタル残存ゲートラスト方式においては、置き換え対象がポリSiダミーゲート電極5nb、5pb等であり、他のゲートラスト方式と比較して、プロセスが簡単になるメリットがある。また、当初のゲートラスト方式の考え方に沿って、ダミーゲートスタック6n、6pをほぼ全部除去することも可能である以下完全ゲートラスト方式という。この完全ゲートラスト方式においては、当初のゲートラスト方式が意図したように、活性化熱処理等による真性ゲートスタック6n、6pへのダメージを大幅に低減することができるメリットがある。更に、N型MISFET領域RnとP型MISFET領域Rpで異なる方式を採用することも可能である。たとえば、N型MISFET領域Rnにおいて、メタル残存ゲートラスト方式を採用し、P型MISFET領域Rpにおいて、High-kファースト-メタルゲートラスト方式または完全ゲートラスト方式を採用しても良い以下混合型ゲートラスト方式という。この混合型ゲートラスト方式は、N型MISFET領域RnとP型MISFET領域Rpとのそれぞれに最適のプロセスを採用できるメリットがある。5.本願の全般他のパートを含む及び各実施の形態に対する考察並びに補足的説明ここまでに説明した各実施の形態は、半導体基板1のデバイス面1a具体的には、少なくともゲート構造体上およびその周辺上を、酸素吸収膜16で被覆した状態で、ソースドレイン等の活性化アニールを実行し、その後、酸素吸収膜16を除去することにより、IL等の増膜によるMISFETの特性の劣化を改善するものである。ここで、代表的な酸素吸収膜16としては、ポリSi膜、アモルファスSi膜、アモルファスまたはポリSiGe膜等がある。また、ポリSi膜、アモルファスSi膜、アモルファスまたはポリSiGe膜等の酸素吸収膜16は、Spike-RTASpike-RapidThermalAnnealing、LSALaserSpikeAnnealing、DSADynamicSurfaceAnnealing等の高温熱処理後の膜の構造変化応力変化が大きいので、SMT効果も大きいので、酸素吸収効果のほか、SMT効果も同時に共有できる場合がある。すなわち、酸素吸収膜16をストレス付与膜としても利用することができる場合がある。なお、パート1のセクション4の記載は、本パートにも、ほぼそのまま当てはまるので、個々では、その記載を繰り返さない。6.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、酸素吸収膜として、アモルファスSi膜やポリSi膜などのシリコン系半導体膜を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、SiGe系半導体膜、Ge系半導体膜等を使用したものにも適用できることは言うまでもない。また、前記実施の形態では、前記実施の形態では、主にゲートラストGateLast方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートファーストGateFirst方式にも適用できることは言うまでもない。"