動作規格情報をデコーディングした結果により、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、前記リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、前記タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存/出力部とを備える、半導体装置のアドレス出力タイミング制御回路。前記動作規格情報は、CASレイテンシ情報、バースト長情報及びCASライトレイテンシ情報を含むことを特徴とする、請求項1に記載の半導体装置のアドレス出力タイミング制御回路。前記タイミング信号生成部は、前記ライト命令と関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成された第1デコーダーと、前記リード命令と関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成された第2デコーダーと、前記ライト命令または前記リード命令に応答して前記ライト遅延制御信号または前記リード遅延制御信号を選択して遅延制御信号として出力するように構成された選択部と、前記ライト命令または前記リード命令を前記遅延制御信号に該当する時間だけ遅延させて前記タイミング信号を生成するように構成されたタイミング調整部とを備えることを特徴とする、請求項1に記載の半導体装置のアドレス出力タイミング制御回路。前記ライト命令と関連した動作規格情報は、CASレイテンシ情報、バースト長情報及びCASライトレイテンシ情報を含むことを特徴とする、請求項3に記載の半導体装置のアドレス出力タイミング制御回路。前記リード命令と関連した動作規格情報は、CASレイテンシ情報及びバースト長情報を含むことを特徴とする、請求項3に記載の半導体装置のアドレス出力タイミング制御回路。前記タイミング調整部は、複数の遅延器と、前記遅延制御信号に応答して前記リード命令と前記ライト命令とのうちで一つまたは前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項3に記載の半導体装置のアドレス出力タイミング制御回路。前記複数の遅延器のうち一つは、前記遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項6に記載の半導体装置のアドレス出力タイミング制御回路。前記遅延制御信号は、第1遅延制御信号及び第2遅延制御信号を含むことを特徴とする、請求項3に記載の半導体装置のアドレス出力タイミング制御回路。前記タイミング調整部は、複数の遅延器と、前記第1遅延制御信号に応答して前記リード命令と前記ライト命令とのうちで一つまたは前記複数の遅延器の出力を選択して出力するように構成された複数の多重化器とを含み、前記複数の遅延器のうちいずれか一つが、前記第2遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項8に記載の半導体装置のアドレス出力タイミング制御回路。前記タイミング信号生成部は、前記ライト命令と関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成された第1デコーダーと、前記リード命令と関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成された第2デコーダーと、前記ライト命令を前記ライト遅延制御信号に該当する時間だけ遅延させてライトタイミング信号を生成するように構成されたライトタイミング調整部と、前記リード命令を前記リード遅延制御信号に該当する時間だけ遅延させて前記リードタイミング信号を生成するように構成されたリードタイミング調整部と、前記ライトタイミング信号と前記リードタイミング信号とを組合して前記タイミング信号を生成するように構成された組合部とを備えることを特徴とする、請求項1に記載の半導体装置のアドレス出力タイミング制御回路。前記ライト命令と関連した動作規格情報は、CASレイテンシ情報、バースト長情報及びCASライトレイテンシ情報を含むことを特徴とする、請求項10に記載の半導体装置のアドレス出力タイミング制御回路。前記リード命令と関連した動作規格情報は、CASレイテンシ情報及びバースト長情報を含むことを特徴とする、請求項10に記載の半導体装置のアドレス出力タイミング制御回路。前記ライトタイミング調整部は、複数の遅延器と、前記ライト遅延制御信号に応答して前記ライト命令または前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項10に記載の半導体装置のアドレス出力タイミング制御回路。前記複数の遅延器のうち一つは、前記ライト遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項13に記載の半導体装置のアドレス出力タイミング制御回路。前記リードタイミング調整部は、複数の遅延器と、前記リード遅延制御信号に応答して前記リード命令または前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項10に記載の半導体装置のアドレス出力タイミング制御回路。前記複数の遅延器のうち一つは、前記リード遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項15に記載の半導体装置のアドレス出力タイミング制御回路。本発明の一態様は、回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することを目的とする。本発明の一態様は、動作規格情報をデコーディングした結果により、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令またはライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部及びアドレスを保存制御信号に応答して保存し、保存されたアドレスを出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存/出力部を含むことを特徴とする。本発明の一態様に係る半導体装置のアドレス出力タイミング制御回路は、リード命令とライト命令に関連した動作規格をデコーディングしてカラムアドレスを遅延させるべきであるクロック数に該当する情報を直ちに生成し、その情報に該当するタイミングにカラムアドレスが出力できるようにするのでフリップフロップ及びラッチなどの数を減少させて回路の面積を減少させることができる。以下では、添付された図面を参照して本発明の一実施形態をより詳細に説明する。図2に図示されたように、本発明の一実施形態に係る半導体装置のアドレス出力タイミング制御回路100はタイミング信号生成部200、保存制御信号生成部300、出力制御信号生成部400及び保存/出力部500を含む。タイミング信号生成部200は、半導体メモリの動作規格情報以下、動作規格情報をデコーディングした結果によりリード命令READまたはライト命令WRITEを遅延させてタイミング信号R/W_CNTを生成するように構成される。半導体メモリの動作規格として、CASレイテンシCL:CASLatency、バースト長BL:BurstLength及びCASライトレイテンシCWL:CASWriteLatencyを含む。この時、CASレイテンシCL5~CL16、バースト長BL4、BL8及びCASライトレイテンシCWL5~CWL12が、CASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>のデジタル情報形態でモードレジスターに保存されることができる。保存制御信号生成部300はリード命令READまたはライト命令WRITEに応答して保存制御信号C<0:8>を生成するように構成される。保存制御信号生成部300は複数のフリップフロップDFF_A1~DFF_A9を含む。複数のフリップフロップDFF_A1~DFF_A9はリード命令READまたはライト命令WRITEを共通に受信する。出力制御信号生成部400はタイミング信号R/W_CNTに応答して出力制御信号R<0:8>を生成するように構成される。出力制御信号生成部400は複数のフリップフロップDFF_B1~DFF_B9を含む。複数のフリップフロップDFF_B1~DFF_B9はタイミング信号R/W_CNTを共通に受信する。保存/出力部500はカラムアドレスTLA<0>を保存制御信号C<0:8>に応答して保存し、保存されたカラムアドレスTLA<0>を出力制御信号R<0:8>に応答してタイミング調整されたカラムアドレスATCD<0>として出力するように構成される。保存/出力部500は複数のラッチLT1~LT9、複数のアンドゲートAND1~AND9、複数のインバータIV1~IV9及び複数のパスゲートPG1~PG9を含む。複数のラッチLT1~LT9は第1入力端でカラムアドレスTLA<0>を共通に受信して、第2入力端で複数のアンドゲートAND1~AND9の出力を受信する。複数のインバータIV1~IV9は出力制御信号R<0:8>を受信する。複数のパスゲートPG1~PG9は入力端で複数のラッチLT1~LT9の出力を受信して、第1制御端で複数のインバータIV1~IV9の出力を受信して、第2制御端で出力制御信号R<0:8>を受信して、共通に連結された出力端を通してタイミング調整されたカラムアドレスATCD<0>を出力する。この時、図2のタイミング信号生成部200は図3または図4のように構成することができる。図3に図示されたように、タイミング信号生成部200aは第1デコーダー210、第2デコーダー220、選択部230及びタイミング調整部240を含む。第1デコーダー210はライト命令WRITEと関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成される。この時、ライト命令と関連した動作規格情報はCASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>を含む。そして、ライト遅延制御信号は第1ライト遅延制御信号Sa<4:0>及び第2ライト遅延制御信号INITa<1:0>を含む。第2デコーダー220はリード命令READと関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成される。この時、リード命令と関連した動作規格情報はCASレイテンシ情報CL<3:0>及びバースト長情報BL<1:0>を含む。そして、リード遅延制御信号は第1リード遅延制御信号Sb<4:0>及び第2リード遅延制御信号INITb<1:0>を含む。選択部230はライト命令WRITEまたはリード命令READに応答してライト遅延制御信号またはリード遅延制御信号を選択して遅延制御信号として出力するように構成される。この時、遅延制御信号は第1遅延制御信号S<4:0>及び第2遅延制御信号INIT<1:0>を含む。タイミング調整部240はライト命令WRITEまたはリード命令READを遅延制御信号に該当する時間だけ遅延させてタイミング信号R/W_CNTを生成するように構成される。タイミング調整部240はスイッチSW1、複数の遅延器DLY1~DLY4及び複数の多重化器MUX1~MUX4を含む。タイミング調整部240はライト命令WRITEとリード命令READを共通に受信する。スイッチSW1は第1遅延制御信号S<0>に応答してリード命令READまたはライト命令WRITEを遅延器DLY1に入力させるように構成される。複数の多重化器MUX1~MUX4は、第1遅延制御信号S<4:1>に応答してリード命令READとライト命令WRITEとのうち一つまたは複数の遅延器DLY1~DLY4の出力を選択して出力するように構成される。複数の遅延器DLY1~DLY3は入力信号をすでに設定された遅延時間例えば、4tCKだけ遅延させて出力し、2ビットカウンターで構成することができる。遅延器DLY4は遅延時間の可変が可能な遅延器として、入力信号を第2遅延制御信号INIT<1:0>に応答して決まった可変遅延時間例えば、1tCK~4tCKだけ遅延させて出力するように構成される。詳述したタイミング信号生成部200aの動作を説明すれば、次の通りである。例えば、ライト命令WRITEが入力されて7tCK以後にカラムアドレスTLA<0>が出力されるようにCASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>が決められていると仮定する。ライト命令WRITEが入力されることによって、第1デコーダー210がCASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>をデコーディングして第1ライト遅延制御信号Sa<4:0>及び第2ライト遅延制御信号INITa<1:0>を生成する。ライト命令WRITEが入力されているので選択部230が第1ライト遅延制御信号Sa<4:0>及び第2ライト遅延制御信号INITa<1:0>を選択して第1遅延制御信号S<4:0>及び第2遅延制御信号INIT<1:0>として出力する。この時、第1遅延制御信号S<4:0>及び第2遅延制御信号INIT<1:0>はタイミング調整部240がライト命令WRITEを7tCKだけ遅延させることができる値を有する。第1遅延制御信号S<4:0>によってスイッチSW1はターンオフされ、多重化器MUX1、MUX3、MUX4は遅延器DLY1、DLY3、DLY4の出力を選択して、多重化器MUX2はライト命令WRITEを選択する。また、遅延器DLY4は第2遅延制御信号INIT<1:0>によって3tCKの遅延時間を有するように設定される。この時、複数の遅延器DLY1~DLY3は各々4tCKの遅延時間が設定されている。したがって、ライト命令WRITEは遅延器DLY3、DLY4を経由して7tCKだけ遅延された後、タイミング信号R/W_CNTとして出力される。一方、図4に図示されたように、タイミング信号生成部200bは第1デコーダー210、第2デコーダー220、ライトタイミング調整部250、リードタイミング調整部260及び組合部270を含む。この時、第1デコーダー210及び第2デコーダー220は図3と同一に構成することができる。ライトタイミング調整部250はライト命令WRITEをライト遅延制御信号に該当する時間だけ遅延させてライトタイミング信号WT_CNTを生成するように構成される。ライトタイミング調整部250はスイッチSW1、複数の遅延器DLY1~DLY4及び複数の多重化器MUX1~MUX4を含む。スイッチSW1は第1ライト遅延制御信号Sa<0>に応答してライト命令WRITEを遅延器DLY1に入力させるように構成される。複数の多重化器MUX1~MUX4は第1ライト遅延制御信号Sa<4:1>に応答してライト命令WRITEまたは複数の遅延器DLY1~DLY4の出力を選択して出力するように構成される。複数の遅延器DLY1~DLY3は入力信号をすでに設定された遅延時間例えば、4tCKだけ遅延させて出力し、2ビットカウンターで構成することができる。遅延器DLY4は、遅延時間の可変が可能な遅延器で、入力信号を第2ライト遅延制御信号INITa<1:0>に応答して決まった可変遅延時間例えば、1tCK~4tCKだけ遅延させて出力するように構成される。リードタイミング調整部260はリード命令READをリード遅延制御信号に該当する時間だけ遅延させてリードタイミング信号RD_CNTを生成するように構成される。リードタイミング調整部260はスイッチSW2、複数の遅延器DLY5~DLY8及び複数の多重化器MUX5~MUX8を含む。スイッチSW2は第1リード遅延制御信号Sb<0>に応答してリード命令READを遅延器DLY5に入力させるように構成される。複数の多重化器MUX5~MUX8は第1リード遅延制御信号Sb<4:1>に応答してリード命令READまたは複数の遅延器DLY5~DLY8の出力を選択して出力するように構成される。複数の遅延器DLY5~DLY7は入力信号をすでに設定された遅延時間例えば、4tCKだけ遅延させて出力し、2ビットカウンターで構成することかできる。遅延器DLY8は遅延時間の可変が可能な遅延器で、入力信号を第2リード遅延制御信号INITb<1:0>に応答して決まった可変遅延時間例えば、1tCK~4tCKだけ遅延させて出力するように構成される。組合部270はオアゲートOR1で構成することができて、ライトタイミング信号WT_CNTとリードタイミング信号RD_CNTとを論理合わせしてタイミング信号R/W_CNTを生成するように構成される。詳述したタイミング信号生成部200bの動作を説明すれば、次の通りである。例えば、ライト命令WRITEが入力されて7tCK以後にカラムアドレスTLA<0>が出力されるようにCASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>が決められていると仮定する。ライト命令WRITEが入力されることによって、第1デコーダー210がCASレイテンシ情報CL<3:0>、バースト長情報BL<1:0>及びCASライトレイテンシ情報CWL<2:0>をデコーディングして第1ライト遅延制御信号Sa<4:0>及び第2ライト遅延制御信号INITa<1:0>を生成する。この時、第1ライト遅延制御信号Sa<4:0>及び第2ライト遅延制御信号INITa<1:0>は、ライトタイミング調整部250がライト命令WRITEを7tCKだけ遅延させることができる値を有する。第1ライト遅延制御信号Sa<4:0>によってスイッチSW1はターンオフされて、多重化器MUX1、MUX3、MUX4は遅延器DLY1、DLY3、DLY4の出力を選択して、多重化器MUX2はライト命令WRITEを選択する。また、遅延器DLY4は第2ライト遅延制御信号INITa<1:0>によって3tCKの遅延時間を有するように設定される。この時、複数の遅延器DLY1~DLY3は各々4tCKの遅延時間が設定されている。したがって、ライト命令WRITEは遅延器DLY3、DLY4を経由して7tCKだけ遅延された後ライトタイミング信号WT_CNTとして出力される。組合部270は、ライトタイミング信号WT_CNTまたはリードタイミング信号RD_CNTのうちで、いずれか一つでもアクティブされると、これをタイミング信号R/W_CNTとして出力するように構成されている。したがって、ライトタイミング信号WT_CNTをタイミング信号R/W_CNTとして出力する。詳述したように、図3のタイミング信号生成部200aはライト命令WRITEとリード命令READとに対して一つのタイミング調整部240を兼用することができるように構成したものであり、図4のタイミング信号生成部200bはライト命令WRITEとリード命令READとに対して別のタイミング調整部すなわち、ライトタイミング調整部250とリードタイミング調整部260とを構成したものである。以下、図2を参照して本発明のアドレス出力タイミング調整動作を説明すれば、次の通りである。保存制御信号生成部300がリード命令READまたはライト命令WRITE例えば、ライト命令WRITEに応答して保存制御信号C<0:8>のうちC<0>をアクティブにする。保存/出力部500が保存制御信号C<0>とライト命令WRITEとによってカラムアドレスTLA<0>をラッチLT1に保存する。一方、出力制御信号生成部400がタイミング信号R/W_CNTに応答して出力制御信号R<0:8>のうちR<0>をアクティブにする。保存/出力部500が、出力制御信号R<0>によりラッチLT1に保存されたカラムアドレスTLA<0>を、タイミング調整されたカラムアドレスATCD<0>として出力する。そして、また他のライト命令WRITEまたはリード命令READが入力されると以前のライト命令WRITEによるC<0>がシフトされてC<1>がアクティブになる。このような方式で、順次入力されるライト命令WRITEまたはリード命令READに対応して保存制御信号C<0:8>のうちでアクティブになる信号ビットBitが順次シフトされる。保存/出力部500が、つながるライト命令WRITEまたはリード命令READにより順次入力されるカラムアドレスTLA<0>を、保存制御信号C<0:8>とライト命令WRITEまたはリード命令READとによって複数のラッチLT1~LT9に順次保存する。同じように、また他のライト命令WRITEまたはリード命令READによって発生されたまた他の一つのタイミング信号R/W_CNTによってR<0>がシフトされてR<1>がアクティブになる。このような方式で、順次入力されるタイミング信号R/W_CNTに対応して出力制御信号R<0:8>のうちでアクティブになる信号ビットBitが順次シフトされる。保存/出力部500が、出力制御信号R<0:8>によって複数のラッチLT1~LT9に保存されたカラムアドレスTLA<0>を、タイミング調整されたカラムアドレスATCD<0>として出力する。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。