"マスタから送られてくるN×MビットN,Mはそれぞれ正整数のシリアルデータを1つの転送サイクルで受信するデータ受信装置であって、前記N×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、を備えたことを特徴とするデータ受信装置。前記N×Mビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする請求項1に記載のデータ受信装置。マスタから送られてくるL組のN×MビットN,M,Lはそれぞれ正整数のシリアルデータをL1個の転送サイクルで受信するデータ受信装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第1シフトレジスタと、偶数番目の転送サイクルで、偶数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第2シフトレジスタと、を備えたことを特徴とするデータ受信装置。奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第1シフトレジスタに供給する第1クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第2シフトレジスタに供給する第2クロック選択手段と、を備えたことを特徴とする請求項3に記載のデータ受信装置。前記第1クロック選択手段は、奇数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第1シフトレジスタのクロック入力を開放状態とし、前記第2クロック選択手段は、偶数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第2シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項4に記載のデータ受信装置。1つの転送サイクルで、マスタ側から送られてくるN×MビットN,Mはそれぞれ正整数のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記N×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、を備えたことを特徴とするデータ転送制御装置。前記N×Mビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする請求項6に記載のデータ転送制御装置。L1個の転送サイクルで、マスタから送られてくるL組のN×MビットN,M,Lはそれぞれ正整数のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第1シフトレジスタと、偶数番目の転送サイクルで、偶数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第2シフトレジスタと、偶数番目の転送サイクルでは前記第1シフトレジスタの出力を選択し、3番目以降の奇数番目の転送サイクルでは前記第2シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、を備えたことを特徴とするデータ転送制御装置。奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第1シフトレジスタに供給する第1クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第2シフトレジスタに供給する第2クロック選択手段と、を備えたことを特徴とする請求項8に記載のデータ転送制御装置。前記第1クロック選択手段は、奇数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第1シフトレジスタのクロック入力を開放状態とし、前記第2クロック選択手段は、偶数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第2シフトレジスタのクロック入力を開放状態とすることを特徴とする請求項9に記載のデータ転送制御装置。マスタ並びに請求項1~請求項5の何れか1項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項6~請求項10の何れか1項に記載のデータ転送制御装置の何れかを備えたことを特徴とするデータ転送システム。このようなシリアルデータ転送においては、スレーブ103側では、マスタ101側から送られてくる転送データの速度即ちクロック信号CLKの周波数や1バイトの受信間隔に応じた受信処理を行う必要がある。つまり、スレーブ103側で、マスタ101側の高速なクロック信号CLKを用いて受信処理する場合には、スレーブ103の動作周波数を高速にする必要があるが、消費電力が動作周波数に比例して増大するという事情がある。また、スレーブ103の動作周波数の高速化に伴って装置コストも増大するという事情もある。一般的に、シリアルデータ転送におけるボーレートBaudRate、バイト間の転送間隔Tsおよび転送サイクルTc等の通信仕様は、マスタ101およびスレーブ103の処理や構成部品の仕様に応じて設計段階で決定される。したがって、例えば、部品改廃等の理由で設計変更が生じたときには、上記通信仕様を自由に変更可能なパラメータが存在しないことから、設計仕様に余裕がない場合などでは、代替部品の選定が難しく容易に設計変更が行えないという事情があった。また、オーバースペックの部品を使用することも考えられるが、装置コストが増大してしまうという事情があった。さらに、マスタ101側でファームウェアの変更を行うことにより、スレーブ103側での設計変更を比較的容易にすることも可能であるが、この場合、ファームウェアの種類が増えてしまうことにより、ファームウェアの管理や切り替えのタイミング、並びに規格対応が困難となるという事情があった。特に、圧力伝送器などの2線式計器等に適用する場合には、消費電力消費電流に制限があることから、スレーブ103の動作周波数が制限され、低消費電力低消費電流で且つ安価な部品を選定してシステムを構築する必要がある。本発明は、上記従来の事情に鑑みてなされたものであって、マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することを目的としている。上記課題を解決するために、本発明に係るデータ受信装置は、マスタから送られてくるN×MビットN,Mはそれぞれ正整数のシリアルデータを1つの転送サイクルで受信するデータ受信装置であって、前記N×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを当該データ受信装置側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。また、上記発明において、前記N×Mビットシリアルデータの転送タイミングを規定するストローブ信号に基づき、該ストローブ信号が有効である期間は前記マスタ側のクロックを選択し、該ストローブ信号が無効である期間の内の所定期間は当該データ受信装置側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。また、本発明に係るデータ受信装置は、マスタから送られてくるL組のN×MビットN,M,Lはそれぞれ正整数のシリアルデータをL1個の転送サイクルで受信するデータ受信装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第1シフトレジスタと、偶数番目の転送サイクルで、偶数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを当該データ受信装置側のクロックで出力する第2シフトレジスタと、を備えたことを特徴とする。また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第1シフトレジスタに供給する第1クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は当該データ受信装置側のクロックを選択して前記第2シフトレジスタに供給する第2クロック選択手段と、を備えたことを特徴とする。また、上記発明において、前記第1クロック選択手段は、奇数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第1シフトレジスタのクロック入力を開放状態とし、前記第2クロック選択手段は、偶数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第2シフトレジスタのクロック入力を開放状態とすることを特徴とする。また、本発明に係るデータ転送制御装置は、1つの転送サイクルで、マスタ側から送られてくるN×MビットN,Mはそれぞれ正整数のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記N×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、前記転送サイクルの残りの期間で、保持したデータを前記スレーブ側のクロックで出力するシフトレジスタ、を備えたことを特徴とする。また、上記発明において、前記N×Mビットシリアルデータの転送タイミングを規定するイネーブル信号に基づき、該イネーブル信号が有効である期間は前記マスタ側のクロックを選択し、該イネーブル信号が無効である期間の内の所定期間は前記スレーブ側のクロックを選択して前記シフトレジスタに供給するクロック選択手段、を備えたことを特徴とする。さらに、本発明に係るデータ転送制御装置は、L1個の転送サイクルで、マスタから送られてくるL組のN×MビットN,M,Lはそれぞれ正整数のシリアルデータを受信して、スレーブ側に送信するデータ転送制御装置であって、前記転送サイクルの奇数番目または偶数番目を判別する奇偶サイクル判別手段と、奇数番目の転送サイクルで、奇数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第1シフトレジスタと、偶数番目の転送サイクルで、偶数組目のN×Mビットシリアルデータを前記マスタ側のクロックで入力して保持し、次の転送サイクルで、保持したデータを前記スレーブ側のクロックで出力する第2シフトレジスタと、偶数番目の転送サイクルでは前記第1シフトレジスタの出力を選択し、3番目以降の奇数番目の転送サイクルでは前記第2シフトレジスタの出力を選択して、前記スレーブに出力する出力選択手段と、を備えたことを特徴とする。また、上記発明において、奇数番目の転送サイクル期間は前記マスタ側のクロックを選択し、偶数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第1シフトレジスタに供給する第1クロック選択手段と、偶数番目の転送サイクル期間は前記マスタ側のクロックを選択し、奇数番目の転送サイクル期間は前記スレーブ側のクロックを選択して前記第2シフトレジスタに供給する第2クロック選択手段と、を備えたことを特徴とする。また、上記発明において、前記第1クロック選択手段は、奇数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第1シフトレジスタのクロック入力を開放状態とし、前記第2クロック選択手段は、偶数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は前記第2シフトレジスタのクロック入力を開放状態とすることを特徴とする。さらに、本発明に係るデータ転送システムは、マスタ並びに請求項1~請求項5の何れか1項に記載のデータ受信装置、または、マスタ、スレーブ並びに請求項6~請求項10の何れか1項に記載のデータ転送制御装置の何れかを備えたことを特徴とする。本発明に係るデータ受信装置、データ転送制御装置およびデータ転送システムによれば、シフトレジスタにおいて、シリアルデータをマスタ側のクロックで入力して保持し、保持したデータをデータ受信装置またはスレーブ側のクロックで出力することとしたので、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供することができる。以下、本発明に係る好適な実施の形態について、実施例1、実施例2の順に図面を参照しながら詳細に説明する。図1は本発明の実施例1に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ1と、データ転送制御装置5と、データ受信装置としてのスレーブ3と、を備えて構成されている。なお、図1の構成では、データ転送制御装置5をスレーブ3から分離した構成としているが、データ転送制御装置5およびスレーブ3を一体型として、即ちスレーブ3にデータ転送制御装置5を含む構成として、データ受信装置を構成しても良い。また、図1の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ1CPUボードからスレーブ3表示器間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ1から送られてくるN×MビットN,Mはそれぞれ正整数であり、本実施例ではN=M=8のシリアルデータを1つの転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。ここで、マスタ1は、データ信号DATAi、クロック信号CLK1およびストローブ信号SSの3本の信号線を用いてシリアルデータを送信する。ここで、マスタ1側送信側からは、従来と同様に、転送サイクル毎に64ビットシリアルデータ表示データが図13~図15に示したタイミングで送信される。また、スレーブ3は、受信部10、LCDドライバ12およびLCD表示パネル13を備えた構成である。受信部10は、データ転送制御装置5を介して転送サイクル毎に64ビットシリアルデータを受信する。LCDドライバ12は、受信部10で受信した64ビットシリアルデータに基づき、LCD表示パネル13のセグメント点灯出力信号を生成して、LCD表示パネル13を駆動する。なお、受信部10は選択信号生成部15を備えるが、選択信号生成部15は、ストローブ信号SSに基づき、データ転送制御装置5のシフトレジスタ20に供給するクロック信号を選択切り替えする選択信号SELを生成するものである。なお、受信部10には、例えば8ビットシフトレジスタ受信バッファを備えたシリアルインタフェース図示せずを内蔵しているが、より低コストの部品を選定する観点から、DMADirectMemoryAccess等の機能は持たないものとする。また、受信部10およびLCDドライバ12を一体型として、LCDドライバ機能付きマイコンを用いた構成としても良い。また、データ転送制御装置5は、シフトレジスタ20およびセレクタ30を備えた構成である。ここで、シフトレジスタ20は、64個のDフリップフロップをカスケード接続して構成した直列入力直列出力形SISOシフトレジスタであり、クロック端子CKに供給されるクロック信号に同期して、データ入力端子DIに接続される1段目のDフリップフロップは、データ入力端子DIに入力されるデータ1ビットデータをラッチし、j段目j=2~64のDフリップフロップはj-1段目のDフリップフロップ出力をラッチする。つまり、1段目のDフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にDフリップフロップを1段ずつ進んでいき、最終段目のDフリップフロップが保持していたデータがデータ出力端子DOから出力される。また、セレクタ30は、特許請求の範囲にいうクロック選択手段に該当し、選択信号生成部15の選択信号SELに基づき、マスタ1側のクロック信号CLK1またはスレーブ3側のクロック信号CLK2の何れかをシフトレジスタ20のクロック端子CKに供給する。セレクタ30の構成は、例えば、2つの入力端子間に2個のトランスファーゲートトランジスタを直列接続し、両者の接続点を出力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号SELを、他方のトランスファーゲートトランジスタのゲート電極には選択信号SELの否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。本実施例では、セレクタ30において、ストローブ信号SSに基づき、ストローブ信号SSが有効である期間はマスタ1側のクロック信号CLK1を選択し、ストローブ信号SSが無効である期間の内の所定期間はスレーブ3側のクロック信号CLK2を選択してシフトレジスタ20に供給する。このようなセレクタ30によるシフトレジスタ20の状態遷移について図2を参照して詳しく説明する。図2は本実施例のシフトレジスタ20の状態遷移を例示する説明図である。同図に示すように、シフトレジスタ20は、4つの状態を持つ。すなわち、状態S0初期状態、状態S1IDLE状態、状態S2データ入力状態および状態S3データ出力状態である。マスタ1からのシリアルデータ転送が開始される以前は、初期状態状態S0にある。次に、シリアルデータ転送の開始と共にストローブ信号SSが有効Lレベルになると、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S2に遷移する。ストローブ信号SSが有効Lレベルである期間、即ちストローブ信号SSが無効Hレベルとなるまでの期間は、セレクタ30ではマスタ1側のクロック信号CLK1が選択選択信号SEL:Hレベルされており、シフトレジスタ20は、クロック信号CLK1に同期して64ビットシリアルデータ8ビット×8バイトが順次保持されていく。次に、64ビットシリアルデータのマスタ1からシフトレジスタ20へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、シフトレジスタ20はデータ出力状態状態S3に遷移する。このときセレクタ30ではスレーブ3側のクロック信号CLK2が選択され選択信号SEL:Hレベル→Lレベル、シフトレジスタ20は、クロック信号CLK2に同期して64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ3に出力していく。次に、64ビットシリアルデータのシフトレジスタ20からスレーブ3へのデータ転送が終了すると、シフトレジスタ20はIDLE状態状態S1に遷移する。この遷移は選択信号SELがLレベルからHレベルに変化するイベントに伴って行われ、このときセレクタ30ではマスタ1側のクロック信号CLK1が選択されるが、ストローブ信号SSは無効Hレベルでマスタ1側のクロック信号CLK1が供給されないことから、シフトレジスタ20は何ら動作しないIDLE状態となる。以上説明した状態S2データ入力状態→状態S3データ出力状態→状態S1IDLE状態の一連の遷移によって、1つの転送サイクルが形成される。また、IDLE状態状態S1にあるときに、続いて次の転送サイクルがある場合には、ストローブ信号SSがHレベルからLレベルに変化するイベントに伴って、データ入力状態状態S2に遷移する。つまり、L組Lは任意の正整数の64ビットシリアルデータが転送されるケースでは、上記一連の遷移がL回繰り返されることとなる。なお、64ビットシリアルデータの組数Lが予め分かっている場合には、L回目の一連の遷移における状態S3データ出力状態で、L組目の64ビットシリアルデータがシフトレジスタ20からスレーブ3へデータ転送された後、初期状態状態S0に遷移する。次に、1転送サイクルにおけるシフトレジスタ20の動作について、図3を参照して詳しく説明する。ここで、図3は、本実施例の1転送サイクルにおける各種信号のタイムチャートであり、図3aはストローブ信号SSを、図3bはマスタ1側のクロック信号CLK1を、図3cはマスタ1から送信されるデータ信号DATAiを、図3dはクロックの選択信号SELを、図3eはスレーブ3側のクロック信号CLK2を、図3fはシフトレジスタ20の出力データ信号DATAoを、それぞれ示す。まず、シリアルデータ転送の開始と共にストローブ信号SSが有効Lレベルとなり図3a参照、シフトレジスタ20は、そのHレベルからLレベルへの立ち下がりタイミングでデータ入力状態状態S2に遷移して、マスタ1から送信されるデータ信号DATAiを受信する。なお、このときセレクタ30ではマスタ1側のクロック信号CLK1が選択され選択信号SEL:Hレベル;図3d参照、クロック信号CLK1がシフトレジスタ20のクロック端子CKに供給される。このデータ入力状態状態S2において、シフトレジスタ20では、クロック信号CLK1に同期して64ビットシリアルデータ8ビット×8バイトが順次保持されていく図3bおよびc参照。なお図3では、図14と同様にバイト間に転送間隔を設けているが、これに限定されることなく、図13と同様にバイト間の転送間隔を設けず連続的に転送を行うようにしても良い。次に、64ビットシリアルデータのマスタ1からシフトレジスタ20へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり図3a参照、また、セレクタ30ではスレーブ3側のクロック信号CLK2が選択され選択信号SEL:Hレベル→Lレベル;図3d参照、クロック信号CLK2がシフトレジスタ20のクロック端子CKに供給されて、シフトレジスタ20はデータ出力状態状態S3に遷移する。なお、ストローブ信号SSの立ち上がりタイミングから選択信号SELの立ち下がりタイミングまで一定の期間を設けているのはハザード対策等のためである。このデータ出力状態状態S3において、シフトレジスタ20は、クロック信号CLK2に同期して64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ3に出力していく図3eおよびf参照。なお図3では、バイト間に転送間隔を設けているが、これに限定されることなく、バイト間の転送間隔を設けず連続的に転送を行うようにしても良い。次に、64ビットシリアルデータのシフトレジスタ20からスレーブ3へのデータ転送が終了すると、選択信号SELがLレベルからHレベルに変化することに伴って、シフトレジスタ20はIDLE状態状態S1に遷移する。そしてさらに、ストローブ信号SSがHレベルからLレベルに変化するイベントに伴って、次の転送サイクルに移行する。なお、スレーブ3受信部10では、例えば、1バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態状態S3のバイト間の転送間隔やIDLE状態状態S1の期間を、この処理に当てることができる。より具体的に、スレーブ3受信部10における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態状態S3のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、IDLE状態状態S1の期間に行う。以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ1から送られてくるN×MビットN=M=8のシリアルデータを1つの転送サイクルで受信する際に、N×Mビットシリアルデータをマスタ1側のクロック信号CLK1に同期して、シフトレジスタ20に入力して保持し、転送サイクルの残りの期間で、シフトレジスタ20に保持したデータをスレーブ3側のクロック信号CLK2に同期したシフト動作によりスレーブ3受信部10に出力する。より具体的に、シフトレジスタ20に供給するクロック信号の選択切り替えはセレクタ30クロック選択手段で行い、N×Mビットシリアルデータの転送タイミングを規定するストローブ信号SSに基づき、ストローブ信号SSが有効である期間はマスタ1側のクロック信号CLK1を選択し、ストローブ信号SSが無効である期間の内の所定期間はスレーブ3側のクロック信号CLK2を選択してシフトレジスタ20に供給する。このように、転送サイクルの内のシフトレジスタ20がデータ入力状態状態S2となる期間を除く期間で、シフトレジスタ20に一旦保持したデータを、スレーブ3側のクロック信号CLK2に同期したシフト動作によりスレーブ3受信部10に出力するので、マスタ1から高速クロッククロック信号CLK1で転送されるシリアルデータを、スレーブ3側の相対的に低速なクロッククロック信号CLK2で受信することができる。また、スレーブ3側のクロック信号CLK2は、転送サイクル周期が規定値である場合には、該転送サイクル周期からシフトレジスタ20がデータ入力状態状態S2となる期間、並びに、バイト間の転送間隔およびIDLE状態状態S1の期間を除いた期間に、シフトレジスタ20からN×Mビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ3側のクロック信号CLK2は、マスタ1側のクロック信号CLK1に依らず、より低速なクロックを使用することができる。その結果として、スレーブ3は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ3の動作周波数を低く抑えることができることから、スレーブ3の消費電力を低減することができる。特に、2線式計器などの消費電力消費電流に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。また、本実施例において追加される構成要素は、データ転送制御装置5シフトレジスタ20およびセレクタ30、並びに受信部10の選択信号生成部15であり、これらを実現する回路は比較的安価な汎用部品ディスクリート部品等を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ3の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ3の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置5およびスレーブ3を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。さらに、スレーブ3受信部10の選択信号生成部15をデータ転送制御装置5に移して、データ転送制御装置5内でストローブ信号SSに基づき選択信号SELを生成する構成とすれば、データ転送制御装置を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム例えば図12に示した構成において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。なお、本実施例では、1つの転送サイクルで64ビットシリアルデータN=M=8を受信することとしたが、これに限定されることなく、NおよびMを任意の正整数として良い。例えば、N=8,M=1として、1つの転送サイクルで8ビットシリアルデータを受信する場合には、シフトレジスタ20を8ビットで構成し、8つの転送サイクルで64ビットシリアルデータを転送することとなる。また、シフトレジスタ20の実現は、ディスクリート部品による構成に限らず、PLAProgrammableLogicArray、PLDProgrammableLogicDeviceまたはFPGAFieldProgrammableGateArray等のデバイスを用いて構成しても良い。次に、図4は本発明の実施例2に係るデータ転送システムの構成図である。同図において、本実施例のデータ転送システムは、データ送信装置としてのマスタ1と、データ転送制御装置6と、データ受信装置としてのスレーブ4と、を備えた構成である。なお、図4の構成では、データ転送制御装置6をスレーブ4から分離した構成としているが、データ転送制御装置6およびスレーブ4を一体型として、即ちスレーブ4にデータ転送制御装置6を含む構成として、データ受信装置を構成しても良い。また、図4の構成は、本発明に係るデータ転送システムを温度伝送器に適用したものを例示しており、マスタ1CPUボードからスレーブ4表示器間のシリアルデータ転送を想定している。なお、本発明の適用は、本実施例に限定されるものではなく、マスタ1から送られてくるL組のN×MビットN,M,Lはそれぞれ正整数であり、本実施例ではN=M=8のシリアルデータをL1個の転送サイクルで受信する形態のものであれば如何なるシステム種別またはスレーブ種別であっても良い。ここで、マスタ1は、実施例1と同様に、データ信号DATAi、クロック信号CLK1およびストローブ信号SSの3本の信号線を用いてシリアルデータを送信する。ここで、マスタ1側送信側からは、従来と同様に、転送サイクル毎に64ビットシリアルデータ表示データが図13~図15に示したタイミングで送信される。また、スレーブ4は、受信部11、LCDドライバ12およびLCD表示パネル13を備えた構成である。受信部11は、データ転送制御装置6を介して転送サイクル毎に64ビットシリアルデータを受信する。LCDドライバ12は、受信部11で受信した64ビットシリアルデータに基づき、LCD表示パネル13のセグメント点灯出力信号を生成して、LCD表示パネル13を駆動する。また、受信部11は、奇遇サイクル判定部16および選択信号生成部17を備えている。ここで、奇遇サイクル判定部16は、ストローブ信号SSに基づき、転送サイクルの奇数番目または偶数番目を判別する。また、選択信号生成部17は、転送サイクルの順番に応じて、データ転送制御装置6の第1シフトレジスタ21および第2シフトレジスタ22に供給するクロック信号を選択切り替えする選択信号SEL2~SEL4、並びに、第1シフトレジスタ21の出力または第2シフトレジスタ22の出力の何れか選択切り替えする選択信号SEL1を生成する。なお、選択信号生成部17の入力としては、少なくとも奇遇サイクル判定部16による転送サイクルの奇数/偶数判定結果と、第1転送サイクルおよび最終の転送サイクルを識別し得る情報があれば良い。また、選択設定等の具体的内容については後述する。なお、受信部11には、例えば8ビットシフトレジスタ受信バッファを備えたシリアルインタフェース図示せずを内蔵しているが、より低コストの部品を選定する観点から、DMADirectMemoryAccess等の機能は持たないものとする。また、受信部11およびLCDドライバ12を一体型として、LCDドライバ機能付きマイコンを用いた構成としても良い。また、データ転送制御装置6は、第1シフトレジスタ21および第2シフトレジスタ22、並びに、第1セレクタ31、第2セレクタ32、第3セレクタ33および第4セレクタ34を備えた構成である。ここで、第1シフトレジスタ21および第2シフトレジスタ22は、それぞれ64個のDフリップフロップをカスケード接続して構成した直列入力直列出力形SISOシフトレジスタである。それぞれのシフトレジスタは、クロック端子CKに供給されるクロック信号に同期して、データ入力端子DIに接続される1段目のDフリップフロップは、データ入力端子DIに入力されるデータ1ビットデータをラッチし、j段目j=2~64のDフリップフロップはj-1段目のDフリップフロップ出力をラッチする。つまり、1段目のDフリップフロップにデータが取り込まれた後、データはクロック信号の立ち上がりタイミング毎にDフリップフロップを1段ずつ進んでいき、最終段目のDフリップフロップが保持していたデータがデータ出力端子DOから出力される。また、一方の第1シフトレジスタ21は、奇数番目の転送サイクルで、奇数組目の64ビットシリアルデータをマスタ1側のクロック信号CLK1で入力して保持し、次の転送サイクルで、保持したデータをスレーブ4側のクロック信号CLK2で出力する。また、他方の第2シフトレジスタ22は、偶数番目の転送サイクルで、偶数組目の64ビットシリアルデータをマスタ1側のクロック信号CLK1で入力して保持し、次の転送サイクルで、保持したデータをスレーブ4側のクロック信号CLK2で出力する。また、第2セレクタ32および第4セレクタ34の組み合わせは、特許請求の範囲にいう第1クロック選択手段に該当し、選択信号生成部17の選択信号SEL2およびSEL4に基づき、奇数番目の転送サイクル期間はマスタ1側のクロック信号CLK1を選択し、偶数番目の転送サイクル期間はスレーブ4側のクロック信号CLK2を選択して、第1シフトレジスタ21のクロック端子CKに供給する。また、第3セレクタ33および第4セレクタ34の組み合わせは、特許請求の範囲にいう第2クロック選択手段に該当し、選択信号生成部17の選択信号SEL3およびSEL4に基づき、偶数番目の転送サイクル期間はマスタ1側のクロック信号CLK1を選択し、奇数番目の転送サイクル期間はスレーブ4側のクロック信号CLK2を選択して、第2シフトレジスタ22のクロック端子CKに供給する。なお、第1クロック選択手段および第2クロック選択手段を構成するために第4セレクタ34を追加しているのは、次の理由による。すなわち、第1クロック選択手段では、奇数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は第1シフトレジスタ21のクロック入力を開放状態とするためであり、第2クロック選択手段では、偶数番目の転送サイクルがL1番目の転送サイクルであるときは、該転送サイクル期間は第2シフトレジスタ22のクロック入力を開放状態とするためである。また、第1セレクタ31は、特許請求の範囲にいう出力選択手段に該当し、選択信号生成部17の選択信号SEL1に基づき、偶数番目の転送サイクルでは第1シフトレジスタ21の出力を選択し、3番目以降の奇数番目の転送サイクルでは第2シフトレジスタ22の出力を選択して、スレーブ4の受信部11に出力する。なお、第4セレクタ34の構成は、例えば、2つの出力端子間に2個のトランスファーゲートトランジスタを直列接続し、両者の接続点を入力端子として、一方のトランスファーゲートトランジスタのゲート電極には選択信号SEL4を、他方のトランスファーゲートトランジスタのゲート電極には選択信号SEL4の否定論理信号を、それぞれ供給してオンオフ制御するようにすれば良い。また、第1セレクタ31~第3セレクタ33の各セレクタの構成は、実施例1のセレクタ30と同等で良い。次に、第1セレクタ31~第4セレクタ34の選択切り替えによる第1シフトレジスタ21および第2シフトレジスタ22の状態遷移について、図5を参照して詳しく説明する。ここで図5は、本実施例の第1シフトレジスタ21および第2シフトレジスタ22の状態遷移を例示する説明図である。同図に示すように、第1シフトレジスタ21および第2シフトレジスタ22は、それぞれ4つの状態を持つ。すなわち、状態S0初期状態、状態S10,S20IDLE状態、状態S11,S21データ入力状態および状態S12,S22データ出力状態である。マスタ1からのシリアルデータ転送が開始される以前は、第1シフトレジスタ21および第2シフトレジスタ22は共に初期状態状態S0にある。次に、第1転送サイクルにおいて、シリアルデータ転送の開始と共にストローブ信号SSが有効Lレベルになると、第1シフトレジスタ21は、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S11に遷移する。ストローブ信号SSが有効Lレベルである期間、即ちストローブ信号SSが無効Hレベルとなるまでの期間は、第1シフトレジスタ21のクロック端子CKにはマスタ1側のクロック信号CLK1が供給されており、第1シフトレジスタ21には、クロック信号CLK1に同期して第1組目の64ビットシリアルデータ8ビット×8バイトが順次保持されていく。次に、第1組目の64ビットシリアルデータのマスタ1から第1シフトレジスタ21へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第1転送サイクルが終了して次の第2転送サイクルに移る。この時、第1シフトレジスタ21はデータ出力状態状態S12に遷移する。すなわち、第1シフトレジスタ21のクロック端子CKにはスレーブ4側のクロック信号CLK2が供給され、第1シフトレジスタ21は、クロック信号CLK2に同期して第1組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく。そして、第1組目の64ビットシリアルデータの第1シフトレジスタ21からスレーブ4へのデータ転送が終了すると、第1シフトレジスタ21はIDLE状態状態S10に遷移する。また、第2転送サイクルでは、この第1シフトレジスタ21によるデータ出力と並行して、第2シフトレジスタ22ではデータ入力が行われる。すなわち、第2転送サイクルにおいてストローブ信号SSが有効Lレベルになると、第2シフトレジスタ22は、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S21に遷移する。ストローブ信号SSが有効Lレベルである期間、即ちストローブ信号SSが無効Hレベルとなるまでの期間は、第2シフトレジスタ22のクロック端子CKにはマスタ1側のクロック信号CLK1が供給されており、第2シフトレジスタ22には、クロック信号CLK1に同期して第2組目の64ビットシリアルデータ8ビット×8バイトが順次保持されていく。次に、第2組目の64ビットシリアルデータのマスタ1から第2シフトレジスタ22へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第2転送サイクルが終了して次の第3転送サイクルに移る。この時、第2シフトレジスタ22はデータ出力状態状態S22に遷移する。すなわち、第2シフトレジスタ22のクロック端子CKにはスレーブ4側のクロック信号CLK2が供給され、第2シフトレジスタ22は、クロック信号CLK2に同期して第2組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく。そして、第2組目の64ビットシリアルデータの第2シフトレジスタ22からスレーブ4へのデータ転送が終了すると、第2シフトレジスタ22はIDLE状態状態S20に遷移する。また、第3転送サイクルでは、この第2シフトレジスタ22によるデータ出力と並行して、第1シフトレジスタ21ではデータ入力が行われる。すなわち、第3転送サイクルにおいてストローブ信号SSが有効Lレベルになると、第1シフトレジスタ21は、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S11に遷移する。このようにして、第1シフトレジスタ21では、奇数番目の転送サイクルで奇数組目の64ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ4に出力し、また、他方の第2シフトレジスタ22では、偶数番目の転送サイクルで偶数組目の64ビットシリアルデータを入力して保持し、次の転送サイクルで保持したデータをスレーブ4に出力することとなる。こうして、64ビットシリアルデータの組数Lが奇数である場合には、第1シフトレジスタ21は、第L1転送サイクルにおける状態S12データ出力状態で、L組目の64ビットシリアルデータをスレーブ4へ出力した後、初期状態状態S0に遷移する。またこのとき、第2シフトレジスタ22はIDLE状態状態S20にあり、第L1転送サイクルの終了と共に初期状態状態S0に遷移する。また、64ビットシリアルデータの組数Lが偶数である場合には、第2シフトレジスタ22は、第L1転送サイクルにおける状態S22データ出力状態で、L組目の64ビットシリアルデータをスレーブ4へ出力した後、初期状態状態S0に遷移する。またこのとき、第1シフトレジスタ21はIDLE状態状態S10にあり、第L1転送サイクルの終了と共に初期状態状態S0に遷移する。次に、第1セレクタ31~第4セレクタ34の選択切り替えによる第1シフトレジスタ21および第2シフトレジスタ22の動作について、図6に示す説明図、並びに図7~図10に示すタイムチャートを参照して詳しく説明する。ここで、図6は第1セレクタ31~第4セレクタ34による選択状態並びに第1シフトレジスタ21および第2シフトレジスタ22の動作状態を転送サイクル別に説明する説明図であり、図6aは3組L:奇数の64ビットシリアルデータを転送する場合、図6bはL組L:偶数の64ビットシリアルデータを転送する場合、をそれぞれ示す。また、図7は第1転送サイクルおよび第2転送サイクルにおける各種信号のタイムチャート、図8はシフトレジスタのデータ出力時におけるタイムチャート、図9は第3転送サイクルおよび第4転送サイクルにおける各種信号のタイムチャート、図10は第L転送サイクルおよび第L1転送サイクルにおける各種信号のタイムチャートである。各タイムチャートにおいて、aは転送サイクルを、bはストローブ信号SSを、cはマスタ1側のクロック信号CLK1を、dはマスタ1から送信されるデータ信号DATAiを、eは第1シフトレジスタ21に供給されるクロック信号を、fは第1シフトレジスタ21に入力されるデータ信号を、gは第1シフトレジスタ21から出力されるデータ信号を、hは第2シフトレジスタ22に供給されるクロック信号を、iは第2シフトレジスタ22に入力されるデータ信号を、jは第2シフトレジスタ22から出力されるデータ信号を、それぞれ示す。まず、図7の第1転送サイクルにおいては、図6aに示すように、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIA第1シフトレジスタ21出力側が選択され、第2セレクタ32ではIAクロック信号CLK1側が選択され、第3セレクタ33ではIB第4セレクタ34出力側が選択され、第4セレクタ34ではOA第2セレクタ32側が選択される。なお、第4セレクタ34の選択論理はドントケアであり、何れの選択であっても良い。このような選択下において、第1シフトレジスタ21は、ストローブ信号SSが有効Lレベルとなると図7b参照、そのHレベルからLレベルへの立ち下がりタイミングでデータ入力状態状態S11に遷移して、マスタ1から送信されるデータ信号DATAiを受信する。なお、このとき第1シフトレジスタ21のクロック端子CKには、マスタ1側のクロック信号CLK1が供給されている図7e参照。このデータ入力状態状態S11において、第1シフトレジスタ21では、64ビットシリアルデータ8ビット×8バイトがクロック信号CLK1に同期して順次保持されていく図7f参照。なお、第1シフトレジスタ21へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図14と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図13と同様である。次に、第1組目の64ビットシリアルデータのマスタ1から第1シフトレジスタ21へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第1転送サイクルが終了して次の第2転送サイクルに移る。この第2転送サイクルにおいては、図6aに示すように、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIA第1シフトレジスタ21出力側が選択され、第2セレクタ32ではIB第4セレクタ34出力即ちクロック信号CLK2側が選択され、第3セレクタ33ではIAクロック信号CLK1側が選択され、第4セレクタ34ではOA第2セレクタ32側が選択される。この第2転送サイクルにおいては、第1シフトレジスタ21はデータ出力状態状態S12に遷移している。すなわち、上記選択下において、第1シフトレジスタ21のクロック端子CKにはスレーブ4側のクロック信号CLK2が供給され図7e参照、第1シフトレジスタ21は、クロック信号CLK2に同期して第1組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく図7g参照。ここで、第1シフトレジスタ21からのバイト単位のデータ出力についての詳細なタイムチャートは図8に示す通りである。なお、図7では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第1組目の64ビットシリアルデータの第1シフトレジスタ21からスレーブ4へのデータ転送が終了すると、第1シフトレジスタ21はIDLE状態状態S10に遷移する。また、第2転送サイクルにおいては、この第1シフトレジスタ21によるデータ出力と並行して、第2シフトレジスタ22ではデータ入力が行われる。すなわち、第2転送サイクルにおいてストローブ信号SSが有効Lレベルになると図7b参照、第2シフトレジスタ22は、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S21に遷移する。すなわち、上記選択下において、第2シフトレジスタ22のクロック端子CKにはマスタ1側のクロック信号CLK1が供給され図7h参照、第2組目の64ビットシリアルデータ8ビット×8バイトがクロック信号CLK1に同期して順次保持されていく図7i参照。なお、第2シフトレジスタ22へのデータ入力についての詳細なタイムチャートは、バイト間に転送間隔を設けている場合は図14と同様であり、バイト間の転送間隔を設けず連続的に転送を行う場合は図13と同様である。次に、第2組目の64ビットシリアルデータのマスタ1から第2シフトレジスタ22へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第2転送サイクルが終了して次の第3転送サイクル図9参照に移る。この第3転送サイクルにおいては、図6aに示すように、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIB第2シフトレジスタ22出力側が選択され、第2セレクタ32ではIAクロック信号CLK1側が選択され、第3セレクタ33ではIB第4セレクタ34出力即ちクロック信号CLK2側が選択され、第4セレクタ34ではOB第3セレクタ33側が選択される。この第3転送サイクルにおいては、第2シフトレジスタ22はデータ出力状態状態S22に遷移している。すなわち、上記選択下において、第2シフトレジスタ22のクロック端子CKにはスレーブ4側のクロック信号CLK2が供給され図9h参照、第2シフトレジスタ22は、クロック信号CLK2に同期して第2組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく図9j参照。ここで、第2シフトレジスタ22からのバイト単位のデータ出力についての詳細なタイムチャートは図8に示す通りである。なお、図9では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第2組目の64ビットシリアルデータの第2シフトレジスタ22からスレーブ4へのデータ転送が終了すると、第2シフトレジスタ22はIDLE状態状態S20に遷移する。また、第3転送サイクルにおいては、この第2シフトレジスタ22によるデータ出力と並行して、第1シフトレジスタ21ではデータ入力が行われる。すなわち、第3転送サイクルにおいてストローブ信号SSが有効Lレベルになると図9b参照、第1シフトレジスタ21は、その立ち下がりタイミングストローブ信号SS:Hレベル→Lレベルでデータ入力状態状態S11に遷移する。すなわち、上記選択下において、第1シフトレジスタ21のクロック端子CKにはマスタ1側のクロック信号CLK1が供給され図9c参照、第3組目の64ビットシリアルデータ8ビット×8バイトがクロック信号CLK1に同期して順次保持されていく図9f参照。次に、第3組目の64ビットシリアルデータのマスタ1から第1シフトレジスタ21へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第3転送サイクルが終了して最終転送サイクルである第4転送サイクルに移る。この第4転送サイクルにおいては、図6aに示すように、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIA第1シフトレジスタ21出力側が選択され、第2セレクタ32ではIB第4セレクタ34出力即ちクロック信号CLK2側が選択され、第3セレクタ33ではIB第4セレクタ34出力即ち開放状態側が選択され、第4セレクタ34ではOA第2セレクタ32側が選択される。この第4転送サイクルにおいては、第1シフトレジスタ21はデータ出力状態状態S12に遷移している。すなわち、上記選択下において、第1シフトレジスタ21のクロック端子CKにはスレーブ4側のクロック信号CLK2が供給され図9e参照、第1シフトレジスタ21は、クロック信号CLK2に同期して第3組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく図9g参照。ここで、第1シフトレジスタ21からのバイト単位のデータ出力についての詳細なタイムチャートは図8に示す通りである。なお、図7では、バイト間に転送間隔を設けているが、バイト間の転送間隔を設けず連続的に転送を行っても良い。このようにして、第3組目の64ビットシリアルデータの第1シフトレジスタ21からスレーブ4へのデータ転送が終了すると、第1シフトレジスタ21は初期状態状態S0に遷移する。またこのとき、第2シフトレジスタ22はIDLE状態状態S20にあり、第4転送サイクルの終了と共に初期状態状態S0に遷移する。以上の説明から、L組の64ビットシリアルデータを転送する際には、基本的に、第3転送サイクル奇数番目の転送サイクルと第2転送サイクル偶数番目の転送サイクルを順繰りに繰り返せばよいことが分かる。基本的に、第1転送サイクルにおける選択信号SEL1~SEL4の設定は、第3転送サイクルにおける設定としても良いが、非動作状態となるべき第2シフトレジスタ22に対してスレーブ4側のクロック信号CLK2が供給されないよう第2シフトレジスタ22のクロック端子CKを開放状態にするために別設定とした。また同様に、最終の第4転送サイクルにおける選択信号SEL1~SEL4の設定は、第2転送サイクルにおける設定としても良いが、非動作状態となるべき第2シフトレジスタ22に対してスレーブ4側のクロック信号CLK2が供給されないようにするために別設定とした。また、以上の説明は、64ビットシリアルデータの組数L=3で、奇数組の64ビットシリアルデータを転送する場合についてであったが、偶数組の64ビットシリアルデータを転送する場合には、最終の転送サイクルにおける選択信号SEL1~SEL4の設定は、図6aの第4転送サイクルとは異なる設定となる。次に、L組L:偶数の64ビットシリアルデータを転送する場合について、図6bおよび図10を参照して説明する。まず、最終転送サイクルより1つ前の第L転送サイクルにおいては、図6bに示す如く第2転送サイクルと同様に、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIA第1シフトレジスタ21出力側が選択され、第2セレクタ32ではIB第4セレクタ34出力即ちクロック信号CLK2側が選択され、第3セレクタ33ではIAクロック信号CLK1側が選択され、第4セレクタ34ではOA第2セレクタ32側が選択される。この第L転送サイクルにおいては、第1シフトレジスタ21はデータ出力状態状態S12に遷移している。すなわち、上記選択下において、第1シフトレジスタ21のクロック端子CKにはスレーブ3側のクロック信号CLK2が供給され図10e参照、第1シフトレジスタ21は、クロック信号CLK2に同期して第L-1組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく図10g参照。そして、第L-1組目の64ビットシリアルデータの第1シフトレジスタ21からスレーブ4へのデータ転送が終了すると、第1シフトレジスタ21はIDLE状態状態S10に遷移する。また、第L転送サイクルにおいては、この第1シフトレジスタ21によるデータ出力と並行して、第2シフトレジスタ22ではデータ入力が行われる。すなわち、第L転送サイクルにおいてストローブ信号SSが有効Lレベルになると図10b参照、第2シフトレジスタ22は、その立ち下がりタイミングでデータ入力状態状態S21に遷移する。すなわち、上記選択下において、第2シフトレジスタ22のクロック端子CKにはマスタ1側のクロック信号CLK1が供給され図10h参照、第L組目の64ビットシリアルデータ8ビット×8バイトがクロック信号CLK1に同期して順次保持されていく図10i参照。次に、第L組目の64ビットシリアルデータのマスタ1から第2シフトレジスタ22へのデータ転送が終了すると、ストローブ信号SSが無効Hレベルとなり、第L転送サイクルが終了して最終の第L1転送サイクルに移る。この第L1転送サイクルにおいては、図6bに示すように、選択信号SEL1~SEL4に基づき、第1セレクタ31ではIB第2シフトレジスタ22出力側が選択され、第2セレクタ32ではIB第4セレクタ34出力即ち開放状態側が選択され、第3セレクタ33ではIB第4セレクタ34出力即ちクロック信号CLK2側が選択され、第4セレクタ34ではOB第3セレクタ33側が選択される。この第L1転送サイクルにおいては、第2シフトレジスタ22はデータ出力状態状態S22に遷移している。すなわち、上記選択下において、第2シフトレジスタ22のクロック端子CKにはスレーブ3側のクロック信号CLK2が供給され図10h参照、第2シフトレジスタ22は、クロック信号CLK2に同期して第2組目の64ビットシリアルデータ8ビット×8バイトを順次シフトしてスレーブ4に出力していく図10j参照。そして、第L組目の64ビットシリアルデータの第2シフトレジスタ22からスレーブ4へのデータ転送が終了すると、第2シフトレジスタ22は初期状態状態S0に遷移する。またこのとき、第1シフトレジスタ21はIDLE状態状態S10にあり、第L1転送サイクルの終了と共に初期状態状態S0に遷移する。なお、スレーブ4受信部11では、例えば、1バイト毎にシリアルインタフェースの受信バッファで受信した後、順次、メモリ等の記憶手段に退避させており、データ出力状態状態S12または状態S22のバイト間の転送間隔やIDLE状態状態S10または状態S20の期間を、この処理に当てることができる。より具体的に、スレーブ4受信部11における退避処理は、バイト間に転送間隔を設けた転送の場合には、データ出力状態状態S12または状態S22のバイト間の転送間隔の期間に行い、バイト間に転送間隔を設けない連続転送の場合には、IDLE状態状態S10または状態S20の期間に行う。以上説明したように、本実施例のデータ受信装置、データ転送制御装置およびデータ転送システムでは、マスタ1から送られてくるL組のN×MビットN=M=8のシリアルデータをL1個の転送サイクルで受信する際に、奇偶サイクル判別部16により転送サイクルの奇数番目または偶数番目を判別し、第1シフトレジスタ21では、奇数番目の転送サイクルで、奇数組目の64ビットシリアルデータをマスタ1側のクロック信号CLK1で入力して保持し、次の転送サイクルで、保持したデータをスレーブ4側のクロック信号CLK2でスレーブ4に出力し、また、第2シフトレジスタ22では、偶数番目の転送サイクルで、偶数組目の64ビットシリアルデータをマスタ1側のクロック信号CLK1で入力して保持し、次の転送サイクルで、保持したデータをスレーブ4側のクロック信号CLK2でスレーブ4に出力する。より具体的には、第1クロック選択手段第2セレクタ32および第4セレクタ34により、奇数番目の転送サイクル期間はマスタ1側のクロック信号CLK1を選択し、偶数番目の転送サイクル期間はスレーブ4側のクロック信号CLK2を選択して第1シフトレジスタ21に供給し、また、第2クロック選択手段第3セレクタ33および第4セレクタ34により、偶数番目の転送サイクル期間はマスタ1側のクロック信号CLK1を選択し、奇数番目の転送サイクル期間はスレーブ4側のクロック信号CLK2を選択して第2シフトレジスタ22に供給するようにしている。このように、第1シフトレジスタ21および第2シフトレジスタ22において、1つの転送サイクル期間で、当該シフトレジスタに保持したデータを、スレーブ4側のクロック信号CLK2に同期したシフト動作によりスレーブ4受信部11に出力するので、マスタ1から高速クロッククロック信号CLK1で転送されるシリアルデータを、スレーブ4側の相対的に低速なクロッククロック信号CLK2で受信することができる。つまり、スレーブ4側のクロック信号CLK2は、1つの転送サイクル期間に、第1シフトレジスタ21または第2シフトレジスタ22からN×Mビットシリアルデータをシフト出力し得る周波数であれば良く、より低速なクロックを使用することができる。また、転送サイクル周期を任意設定可能な通信仕様である場合には、スレーブ4側のクロック信号CLK2は、マスタ1側のクロック信号CLK1に依らず、より低速なクロックを使用することができる。その結果として、スレーブ4は、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができ、また、スレーブ4の動作周波数を低く抑えることができることから、スレーブ4の消費電力を低減することができる。特に、2線式計器などの消費電力消費電流に制限がある機器に適用する場合には、消費電力の制限下で通信仕様に応じた機器設計を容易に行うことができる。また、本実施例において追加される構成要素は、データ転送制御装置6第1シフトレジスタ21、第2シフトレジスタ22、第1セレクタ31、第2セレクタ32、第3セレクタ33および第4セレクタ34、並びに受信部11の奇遇サイクル判定部16および選択信号生成部17であり、これらを実現する回路は比較的安価な汎用部品ディスクリート部品等を用いて構成できるため、追加回路によるコスト増を抑制することができる。また、マスタ側でクロックが高速化された場合でも、転送サイクル周期の調整によりスレーブ4の動作周波数を高速化する必要がなく、さらに、部品改廃や通信仕様に応じた設計変更が必要な場合であっても、スレーブ4の動作周波数を抑制できることから、代替部品の選定等もオーバースペックの部品を使用することなく容易に行うことができ、安価な汎用部品を用いて容易に装置コストを抑制した設計変更が可能となる。また、通信仕様が異なる様々なマスタデバイスから送信されるシリアルデータを受信することができるので、データ転送制御装置6およびスレーブ4を一体のものとして扱えば、これらを標準化されたデータ受信装置とすることができる。さらに、本実施例の変形として、スレーブ4受信部11の奇遇サイクル判定部16および選択信号生成部17をデータ転送制御装置6に移して、データ転送制御装置6内でストローブ信号SSに基づき選択信号奇遇サイクル判定部16および選択信号生成部17を生成する構成とすることができる。この変形例に係るデータ転送システムの構成図を図11に示す。本変形例のデータ転送システムは、データ送信装置としてのマスタ1と、内部に奇遇サイクル判定部36および選択信号生成部37を備えたデータ転送制御装置7と、データ受信装置としてのスレーブ2と、を備えた構成であり、マスタ1およびスレーブ2のそれぞれの構成は従来のものと同等である。このような構成とすれば、データ転送制御装置7を標準化されたモジュールとして扱うことができる。つまり、既存のデータ転送システム例えば図12に示した構成において、マスタ側クロックの高速化などの変更が生じた場合に、このデータ転送制御装置7をマスタおよびスレーブ間に組み込むことで、スレーブ側の動作周波数等の変更をすることなく、マスタおよびスレーブ間のシリアルデータ転送を実現することができるようになる。なお、本実施例および変形例では、1つの転送サイクルで64ビットシリアルデータN=M=8を受信することとしたが、これに限定されることなく、NおよびMを任意の正整数として良い。例えば、N=8,M=1とした場合には、第1シフトレジスタ21および第2シフトレジスタ22を8ビットで構成し、マスタから送られてくるL×8組の8ビットのシリアルデータをL×81個の転送サイクルで受信することとなる。さらに、第1シフトレジスタ21および第2シフトレジスタ22の実現は、ディスクリート部品による構成に限らず、PLAProgrammableLogicArray、PLDProgrammableLogicDeviceまたはFPGAFieldProgrammableGateArray等のデバイスを用いて構成しても良い。"