"メモリセルアレイと、前記メモリセルアレイに配置された複数のビット線と、前記メモリセルアレイに配置されたダミービット線と、前記複数のビット線のそれぞれを充電する充電回路と、帰還経路の配線に前記ダミービット線が用いられているリングオシレータと、前記リングオシレータの発振回数が、前記複数のビット線の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタと、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、前記充電回路による前記複数のビット線の充電を開始させるとともに前記リングオシレータの発振を開始させ、前記カウンタから出力された検出信号に応じて、前記充電回路による前記複数のビット線の充電を終了させる制御回路と、を有することを特徴とする半導体記憶装置。前記所定の回数は、前記複数のビット線の数、および、前記リングオシレータの前記配線に用いられる前記ダミービット線の数に基づいて設定されていること、を特徴とする請求項1記載の半導体記憶装置。低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、メモリセルアレイに配置された複数のビット線の充電を開始するとともに、帰還経路の配線に前記メモリセルアレイに配置されたダミービット線が用いられているリングオシレータの発振を開始させ、前記リングオシレータの発振回数が、前記複数のビット線の数に基づいて設定された所定の回数に達すると、これに応じて、前記複数のビット線の充電を終了する、ことを特徴とするビット線の充電方法。しかしながら、ビット線を徐々に充電する方法では、充電時間が必要以上に長く設定されていると、低消費電力モードから通常動作モードへの復帰動作で消費される電力が増大してしまう可能性がある。発明の一観点によれば、以下のような半導体記憶装置が提供される。この半導体記憶装置は、メモリセルアレイと、メモリセルアレイに配置された複数のビット線と、メモリセルアレイに配置されたダミービット線と、複数のビット線のそれぞれを充電する充電回路と、帰還経路の配線にダミービット線が用いられているリングオシレータと、リングオシレータの発振回数が、複数のビット線の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタと、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路による複数のビット線の充電を開始させるとともにリングオシレータの発振を開始させ、カウンタから出力された検出信号に応じて、充電回路による複数のビット線の充電を終了させる制御回路と、を有する。開示の半導体記憶装置、および、ビット線の充電方法によれば、低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することができ、復帰動作で消費される電力を低減することが可能となる。以下、実施の形態を図面を参照して説明する。[第1の実施の形態]図1は、第1の実施の形態に係る半導体記憶装置の一例を示す図である。半導体記憶装置10には、通常動作モードと、待機時において使用されていない回路部分の電源を部分的に切断する低消費電力モードパワーダウンモード、または、スリープモードとも称すとが設定されている。半導体記憶装置10は、例えば、SRAM、または、DRAMDynamicRandomAccessMemory等のメモリマクロを構成するメモリセルアレイ1と、所定の数の複数のビット線2a,2b...と、ダミービット線3と、充電回路4と、リングオシレータ5と、カウンタ6と、制御回路7とを有している。ビット線2a,2b...は、それぞれ、メモリセルアレイ1に配置されている。ビット線2a,2b...は、それぞれ、メモリセルアレイ1に含まれているメモリセルと接続されている。ビット線2a,2b...は、それぞれ、メモリセルから読み出されたデータ、および、メモリセルへ書き込まれるデータを伝送する。ダミービット線3は、メモリセルアレイ1に配置されている。ダミービット線3は、ビット線2a,2b...の救済用に設けられた冗長ビット線である。すなわち、ダミービット線3は、例えば、長さ、形状、材質等の構造が、ビット線2a,2b...と同じである。ここで、ダミービット線3は、メモリセルアレイ1のメモリセルとは接続されていない。充電回路4は、電源を有し、ビット線2a,2b...のそれぞれに電圧を供給する。ここで、充電回路4は、ビット線2a,2b...の全体に対して、一定の電流を供給する。リングオシレータ5は、所定の周期で発振する。リングオシレータ5の帰還経路5aの配線には、ダミービット線3が用いられている。ここで、リングオシレータ5は、ダミービット線3の充電および放電を繰り返して発振するため、リングオシレータ5の発振の周期には、ダミービット線3の充電にかかる時間が反映される。また、ダミービット線3は、ビット線2a,2b...と構造が同じであるため、ダミービット線3の充電にかかる時間には、各ビット線2a,2b...を単体で充電した場合にかかる時間が反映される。すなわち、リングオシレータ5の発振の周期には、各ビット線2a,2b...を単体で充電した場合にかかる時間が反映される。カウンタ6は、リングオシレータ5の発振回数をカウントし、発振回数が所定の回数に達すると検出信号を出力する。ここで、所定の回数は、ビット線2a,2b...の数に基づいて設定されている。例えば、ビット線2a,2b...の数が、所定の回数に設定されている。制御回路7は、外部から入力された低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路4によるビット線2a,2b...の充電を開始させるとともに、リングオシレータ5の発振を開始させる。さらに、制御回路7は、カウンタ6から出力された検出信号に応じて、充電回路4によるビット線2a,2b...の充電を終了させる。次に、低消費電力モードから通常動作モードへの復帰時における半導体記憶装置10の動作について説明する。まず、外部から制御回路7に、低消費電力モードから通常動作モードへの復帰を指示する復帰信号が入力されると、制御回路7は、充電回路4によるビット線2a,2b...の充電を開始させるとともに、リングオシレータ5の発振を開始させる。そして、リングオシレータ5の発振回数が、所定の回数に達すると、カウンタ6が検出信号を出力する。次に、制御回路7が、カウンタ6から出力された検出信号に応じて、充電回路4によるビット線2a,2b...の充電を終了させる。このようにして、ビット線2a,2b...の充電時間が制御される。このように、半導体記憶装置10は、復帰信号に応じて、ビット線2a,2b...の充電を開始するとともに、リングオシレータ5の発振を開始させる。さらに、半導体記憶装置10は、リングオシレータ5の発振回数が、ビット線2a,2b...の数に基づいて設定された所定の回数に達すると、これに応じて、ビット線2a,2b...の充電を終了する。この構成によれば、ビット線2a,2b...の充電時間を、リングオシレータ5の発振の周期に、ビット線2a,2b...の数に基づいて設定された所定の回数を掛けた時間に設定することができる。ここで、半導体記憶装置10では、リングオシレータ5の帰還経路5aの配線に、ダミービット線3が用いられているため、上述したように、リングオシレータ5の発振の周期には、各ビット線2a,2b...を単体で充電した場合にかかる時間が反映される。すなわち、半導体記憶装置10では、ビット線2a,2b...の充電時間を、各ビット線2a,2b...を単体で充電した場合にかかる時間とビット線2a,2b...の数とを反映させた時間に設定することができる。ここで、ビット線2a,2b...の適切な充電時間は、各ビット線2a,2b...を単体で充電した場合にかかる時間と、ビット線2a,2b...の数とによって決まる。例えば、ビット線2a,2b...の適切な充電時間は、各ビット線2a,2b...を単体で充電した場合にかかる時間にビット線2a,2b...の数を掛けた時間となる。半導体記憶装置10では、上述したようにビット線2a,2b...の充電時間を、各ビット線2a,2b...を単体で充電した場合にかかる時間とビット線2a,2b...の数とを反映させた時間に設定することができるため、ビット線2a,2b...の充電時間を適切に設定することができる。これにより、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。また、半導体記憶装置10では、ビット線2a,2b...の充電時間は、ダミービット線3の充電時間に基づいて設定されているため、ビット線2a,2b...の充電時間に、プロセス変動を反映することができる。[第2の実施の形態]次に、第1の実施の形態の半導体記憶装置10をより具体的にした実施の形態を、第2の実施の形態として説明する。図2は、第2の実施の形態に係る半導体記憶装置の一例を示す回路図である。半導体記憶装置100には、通常動作モードと、待機時において使用されていない回路部分の電源を部分的に切断する低消費電力モードとが設定されている。半導体記憶装置100は、例えば、SRAM、または、DRAM等のメモリマクロを構成するメモリセルアレイの一部であるメモリセルアレイ部11a,11b...と、各メモリセルアレイ部11a,11b...に対して設けられたビット線12aa,12ab,12ba,12bb...とを有している。なお、図2では、メモリセルアレイ部11a,11bと、ビット線12aa,12ab,12ba,12bbとを代表して図示しているが、半導体記憶装置100は、他に多数のメモリセルアレイ部、および、ビット線を有している。ビット線は、例えば、32本設けられている。なお、メモリセルアレイ部11a,11b...は、同じメモリセルアレイに含まれている。ビット線12aa,12ab,12ba,12bb...は、同じメモリセルアレイに配置されている。さらに、半導体記憶装置100は、各メモリセルアレイ部11a,11b...に対して設けられたプリチャージ回路14a,14b...、および、ビット線充電回路15a,15b...と、復帰時間設定回路20と、信号線31~34とを有している。ビット線12aa,12abは、それぞれ、メモリセルアレイ部11aに含まれているメモリセルと接続されている。ビット線12aa,12abは、それぞれ、メモリセルから読み出されたデータ、および、メモリセルへ書き込まれるデータを伝送する。その他のビット線12ba,12bb...も、それぞれ、メモリセルアレイ部11b...に含まれているメモリセルと接続されており、ビット線12aa,12abと同様の回路構造を有している。プリチャージ回路14aは、通常動作モードにおいて、ビット線12aa,12abをプリチャージする。プリチャージ回路14aは、NANDゲート41と、Pチャネル型MOSMetalOxideSemiconductorトランジスタ以下、PMOSトランジスタと称す42~44とを有している。NANDゲート41の入力端子の一方は信号線32に接続され、他方の入力端子は信号線33に接続されている。PMOSトランジスタ42は、電源VDDとビット線12aaとの間に接続され、ゲート電極がNANDゲート41の出力端子に接続されている。PMOSトランジスタ43は、電源VDDとビット線12abとの間に接続され、ゲート電極がNANDゲート41の出力端子に接続されている。PMOSトランジスタ44は、ビット線12aaとビット線12abとの間に接続され、ゲート電極がNANDゲート41の出力端子に接続されている。PMOSトランジスタ42~44がオンすると、電源VDDがビット線12aa,12abに接続され、ビット線12aa,12abがプリチャージされる。その他のビット線12ba,12bb...をそれぞれプリチャージするプリチャージ回路14b...も、プリチャージ回路14aと同様の回路構造を有している。ビット線充電回路15aは、低消費電力モードにおいて、ビット線12aa,12abを充電する。ビット線充電回路15aは、PMOSトランジスタ51~53と、ノードN1とを有している。PMOSトランジスタ51は、電源VDDとノードN1との間に接続され、ゲート電極が信号線34に接続されている。PMOSトランジスタ52は、ノードN1とビット線12aaとの間に接続され、ゲート電極が信号線34に接続されている。PMOSトランジスタ53は、ノードN1とビット線12abとの間に接続され、ゲート電極が信号線34に接続されている。PMOSトランジスタ51~53がオンすると、電源VDDがビット線12aa,12abに接続され、ビット線12aa,12abが充電される。ここで、PMOSトランジスタ51~53は、プリチャージ回路14aのPMOSトランジスタ42~44よりもサイズが小さい。ここで、サイズとは、例えば、ゲート幅をゲート長で割った値で定義される。このため、PMOSトランジスタ51~53に流れる電流は、PMOSトランジスタ42~44に流れる電流よりも小さい。これにより、ビット線充電回路15aは、プリチャージ回路14aよりも遅い速度でビット線12aa,12abを充電する。ビット線充電回路15bは、低消費電力モードにおいて、ビット線12ba,12bbを充電する。ビット線充電回路15bは、PMOSトランジスタ54,55を有している。PMOSトランジスタ54は、ビット線充電回路15aのノードN1とビット線12baとの間に接続され、ゲート電極が信号線34に接続されている。PMOSトランジスタ55は、ノードN1とビット線12bbとの間に接続され、ゲート電極が信号線34に接続されている。PMOSトランジスタ54,55がオンすると、電源VDDがビット線12ba,12bbに接続され、ビット線12ba,12bbが充電される。ここで、PMOSトランジスタ54,55は、プリチャージ回路14bのPMOSトランジスタよりもサイズが小さい。このため、PMOSトランジスタ54,55に流れる電流は、プリチャージ回路14bのPMOSトランジスタに流れる電流よりも小さい。これにより、ビット線充電回路15bは、プリチャージ回路14bよりも遅い速度でビット線12ba,12bbを充電する。その他のビット線をそれぞれ充電するビット線充電回路も、ビット線充電回路15bと同様の回路構造を有している。復帰時間設定回路20は、低消費電力モードにおける、ビット線充電回路15a,15b...によるビット線12aa,12ab,12ba,12bb...の充電を制御する。復帰時間設定回路20は、信号線31,32,34と接続されている。信号線31には、通常動作モードと低消費電力モードとを切り替えるPD信号が供給される。復帰時間設定回路20は、PD信号に基づいて、PD1信号およびPD2信号を生成する。さらに、復帰時間設定回路20は、生成したPD1信号を信号線32に供給し、生成したPD2信号を信号線34に供給する。PD1信号は、プリチャージ回路14a,14b...を、通常動作モード時にイネーブル状態にし、低消費電力モード時にディスエーブル状態にする。PD2信号は、低消費電力モードにおいて、ビット線充電回路15a,15b...によるビット線12aa,12ab,12ba,12bb...の充電の開始と終了を制御する。また、信号線33には、通常動作モードにおいて、プリチャージ回路14a,14b...によるビット線12aa,12ab,12ba,12bb...のプリチャージの開始と終了を制御するEQ信号が供給される。次に、半導体記憶装置100の動作について説明する。図3は、第2の実施の形態に係る半導体記憶装置の動作の一例を示すタイミングチャートである。図3のタイミングチャートは、半導体記憶装置100が、通常動作モードから低消費電力モードに移行し、さらに、低消費電力モードから通常動作モードに復帰する場合を示すものである。まず、通常動作モードである初期状態では、PD信号はH、PD1信号はH、PD2信号はHに設定されている。PD1信号がHなので、例えば、プリチャージ回路14aでは、NANDゲート41の出力信号は、EQ信号に応じて変化する。すなわち、PMOSトランジスタ42~44は、EQ信号に応じてオン、オフする。つまり、ビット線12aa,12abは、EQ信号に応じてプリチャージされる。同様に、ビット線12ba,12bb...も、EQ信号に応じてプリチャージされる。また、PD2信号がHなので、例えば、ビット線充電回路15a,15bでは、PMOSトランジスタ51~55はオフしている。つまり、ビット線12aa,12ab,12ba,12bbとビット線充電回路15a,15bとは切断されている。同様に、その他のビット線も、ビット線充電回路とは切断されている。[タイミングT1]半導体記憶装置100が、通常動作モードから低消費電力モードに移行し、PD信号がHからLに変化する。これに応じて、PD1信号がHからLに変化する。これにより、例えば、プリチャージ回路14aでは、NANDゲート41の出力信号は、EQ信号に関係することなく、Hとなる。すなわち、PMOSトランジスタ41~44は、オフする。つまり、ビット線12aa,12abとプリチャージ回路14aとが切断される。同様に、その他のビット線12ba,12bb...とプリチャージ回路14b...とも切断される。[タイミングT2]半導体記憶装置100が、低消費電力モードから通常動作モードへの復帰動作を開始し、PD信号がLからHに変化する。これに応じて、PD2信号がHからLに変化する。これにより、例えば、ビット線充電回路15a,15bでは、PMOSトランジスタ51~55がオンし、ビット線12aa,12ab,12ba,12bbの充電が開始される。同様に、その他のビット線の充電も開始される。[タイミングT3]PD2信号がLからHに変化する。これにより、例えば、ビット線充電回路15a,15bでは、PMOSトランジスタ51~55がオフし、ビット線12aa,12ab,12ba,12bbの充電が終了する。同様に、その他のビット線の充電も終了する。また、PD1信号がLからHに変化する。これにより、ビット線12aa,12ab,12ba,12bb...は、EQ信号に応じてプリチャージされる。このようにして、低消費電力モードから通常動作モードへの復帰が完了する。ここで、低消費電力モードから通常動作モードへの復帰時における、ビット線12aa,12ab,12ba,12bb...の充電時間は、タイミングT2とタイミングT3との間の期間に相当する。また、この期間を、復帰時間と称することもある。次に、復帰時間設定回路20の詳細について説明する。図4は、第2の実施の形態に係る復帰時間設定回路の一例を示す回路図である。復帰時間設定回路20は、入力端子201と、出力端子202,203と、ノードN2~N4と、発振制御回路210と、ラッチ回路220と、リングオシレータ230と、リセット信号生成回路240と、カウンタ250と、PD2信号生成回路260とを有している。入力端子201には、PD信号が入力される。ノードN2~N4は、入力端子201と発振制御回路210との間に、それぞれがインバータを介して直列に接続されている。発振制御回路210は、NANDゲート211と、複数のインバータを含むインバータ列212と、PMOSトランジスタ213と、Nチャネル型MOSトランジスタ以下、NMOSトランジスタと称す214と、ノードN5とを有している。NANDゲート211の一方の入力端子は、ノードN4に直接接続され、他方の入力端子は、インバータ列212を介してノードN4に接続されている。PMOSトランジスタ213は、電源VDDとノードN5との間に接続され、ゲート電極に、X9信号が供給される。NMOSトランジスタ214は、ノードN5と接地線との間に接続され、ゲート電極が、NANDゲート211の出力端子とインバータを介して接続されている。ラッチ回路220は、ノードN5の信号を保持する。ラッチ回路220は、インバータ221,222を有している。インバータ221の入力端子はノードN5に接続されている。インバータ221は、I6信号を出力する。インバータ222の入力端子は、インバータ221の出力端子に接続され、出力端子は、インバータ221の入力端子に接続されている。リングオシレータ230は、所定の周期で発振する。リングオシレータ230は、NANDゲート231と、複数のインバータを含むインバータ列232とを有している。NANDゲート231の一方の入力端子は、ラッチ回路220のインバータ221の出力端子に接続されている。NANDゲート231の他方の入力端子には、インバータ列232の出力端子が接続されている。インバータ列232は、NANDゲート231の出力端子に接続されている。インバータ列232は、Z0信号を出力する。リセット信号生成回路240は、NANDゲート241と、複数のインバータを含むインバータ列242,243とを有している。NANDゲート241の一方の入力端子は、ノードN3に直接接続され、他方の入力端子は、インバータ列242を介してノードN3に接続されている。NANDゲート241の出力端子には、インバータ列243が接続されている。インバータ列243は、R5信号を出力する。カウンタ250は、リングオシレータ230が出力するZ0信号の発振回数をカウントする。カウンタ250は、シフトレジスタを構成する複数のフリップフロップFF回路251a~251nと、複数のインバータを含むインバータ列252とを有している。フリップフロップ回路251aには、Z0信号が入力される。また、各フリップフロップ回路251a~251nのリセット端子には、R5信号が入力される。フリップフロップ回路251nは、出力端子253にX9信号を出力する。また、フリップフロップ回路251nは、反転出力端子254にZ9信号を出力する。インバータ列252は、フリップフロップ回路251nの出力端子252に接続され、出力端子202にPD1信号を出力する。ここで、カウンタ250は、R5信号が入力されると、Z0信号の発振回数のカウントを開始し、カウント値が、ビット線12aa,12ab,12ba,12bb...の数に達すると、X9信号を反転させる。ここで、カウンタ250がX9信号を反転させる閾値となるカウント値は、例えば、フリップフロップ回路251a~251nの数に応じて設定することができる。なお、フリップフロップ回路251a~251nの設計方法としては、予め所定の数のフリップフロップ回路を準備しておき、コンパイル時に、フリップフロップ回路を選択的に接続させたり、一部のフリップフロップ回路をバッファとして機能させる等して、フリップフロップ回路251a~251nの数を設定する方法がある。PD2信号生成回路260は、NANDゲート261と、複数のインバータを含むインバータ列262とを有している。NANDゲート261の一方の入力端子は、ノードN2に接続され、他方の入力端子には、X9信号が入力される。インバータ列262は、NANDゲート261の出力端子に接続され、PD2信号を出力端子203に出力する。次に、復帰時間設定回路20の動作について説明する。図5は、第2の実施の形態に係る復帰時間設定回路の動作の一例を示すタイミングチャートである。なお、図5のタイミングチャートの時間軸は、図3に示したタイミングチャートに対応している。通常動作モードである初期状態では、PD信号はH、X9信号はL、PD2信号はH、I6信号はL、Z0信号はH、PD1信号はHに設定されている。[タイミングT1]PD信号がHからLに変化する。これに応じて、リセット信号発生回路240のNANDゲート241の出力信号が一時的にLとなり、R5信号にパルスが発生する。これにより、カウンタ250のフリップフロップ回路251a~251nがリセットされ、X9信号がLからHに変化する。そして、PD1信号は、HからLに変化する。[タイミングT2]PD信号がLからHに変化する。これに応じて、発振制御回路210のNANDゲート211の出力信号が一時的にLとなり、NMOSトランジスタ214が一時的にオンする。これにより、ノードN5の電位が下降し、I6信号がLからHに変化する。これにより、リングオシレータ230のZ0信号が発振する。また、PD2信号がHからLに変化する。[タイミングT3]Z0信号の発振回数が、ビット線12aa,12ab,12ba,12bb...の数に達すると、カウンタ250のフリップフロップ回路251nの出力端子253に出力される信号X9がHからLに変化する。これに伴い、PD1信号はLからHに変化し、PD2信号はLからHに変化する。また、発振制御回路210のPMOSトランジスタ213がオンし、ノードN5の電位が上昇し、I6信号がHからLに変化する。これにより、リングオシレータ230のZ0信号の発振が止まる。次に、リングオシレータ230の構造について説明する。図6は、第2の実施の形態に係るリングオシレータの構造の一例を示す図である。リングオシレータ230は、NANDゲート231と、インバータ列232を成す2段のインバータ232a,232bとを有している。NANDゲート231の一方の入力端子には、I6信号が入力され、他方の入力端子は、インバータ232bの出力端子に接続されている。インバータ232aの入力端子は、NANDゲート231の出力端子に接続され、出力端子はインバータ232bの入力端子に接続されている。ここで、NANDゲート231の出力端子とインバータ232aの入力端子との間を接続する配線には、メモリセルアレイ部11a,11b...が含まれているメモリセルアレイ11に配置されたダミービット線13aが用いられている。また、インバータ232aの出力端子とインバータ232bの入力端子との間を接続する配線には、メモリセルアレイ11に配置されたダミービット線13bが用いられている。ここで、メモリセルアレイ11には、ビット線12aa,12ab,12ba,12bb...と、ダミービット線13a,13bとが配置されている。ダミービット線13a,13bは、ビット線12aa,12ab,12ba,12bb...の救済用に設けられた冗長ビット線である。すなわち、ダミービット線13a,13bは、例えば、長さ、形状、材質等の構造が、各ビット線12aa,12ab,12ba,12bb...と同じである。なお、ダミービット線13a,13bは、メモリセルアレイ11のメモリセルとは接続されていない。このように、リングオシレータ230の帰還経路の配線に、ダミービット線13a,13bが用いられていることで、リングオシレータ230は、ダミービット線13a,13bの充電および放電を繰り返して発振する。すなわち、リングオシレータ230の発振の周期には、ダミービット線13a,13bの充電にかかる時間が反映される。また、ダミービット線13a,13bは、ビット線12aa,12ab,12ba,12bb...と構造が同じであるため、ダミービット線13a,13bの充電にかかる時間には、ビット線12aa,12ab,12ba,12bb...を単体で充電した場合にかかる時間が反映される。ここでは、NANDゲート231、インバータ232a,232bを構成するトランジスタを、ビット線充電回路15a,15b...のPMOSトランジスタと同じサイズにし、インバータ232a,232bの閾値電圧を12VDDとしている。これにより、ダミービット線13a,13bの充電にかかる時間を、各ビット線12aa,12ab,12ba,12bb...を単体で充電した場合に係る時間に相当させることができる。すなわち、リングオシレータ230の発振の周期を、各ビット線12aa,12ab,12ba,12bb...を単体で充電した場合に係る時間に相当させることができる。次に、メモリセルアレイ11のレイアウトについて説明する。図7は、第2の実施の形態に係るメモリセルアレイの一例を示すレイアウト図である。メモリセルアレイ11には、複数のメモリセルおよびダミーセルがマトリックス状に配置されている。複数のダミーセルは、複数のメモリセルを包囲するように、メモリセルアレイ11の外縁に配置されている。例えば、メモリセルアレイ11には、256行、および、152列のメモリセルが配置されている。メモリセルアレイ11の列方向の一方には、入出力回路101が配置され、他方には、センスアンプ102を介して、他のメモリセルアレイ103が配置されている。メモリセルアレイ103には、例えば、512行、および、152列のメモリセルが配置されている。メモリセルアレイ103の列方向の一方には、さらに、他のメモリセルアレイ105がセンスアンプ104を介して配置されている。メモリセルアレイ11の行方向の一方には、ロウデコーダ106を介して、他のメモリセルアレイ109が配置されている。さらに、メモリセルアレイ103の行方向の一方には、ロウデコーダ108を介して、他のメモリセルアレイ110が配置されている。また、ロウデコーダ106に隣り合って、制御回路107が配置されている。ダミービット線13a,13bは、メモリセルアレイ11の列を成す複数のダミーセル上に延在している。さらにメモリセルアレイのレイアウトについて詳細に説明する。図8は、第2の実施の形態に係るメモリセルアレイの一例を示す拡大レイアウト図である。メモリセルアレイ11には、例えば、不純物拡散層とポリシリコン配線とメタル配線とが配置されている。領域111~113には、ダミーセルが配置され、領域114にはメモリセルが配置されている。領域111,112には、ダミービット線13a,13bが配置されている。ダミービット線13aとダミービット線13bとの間には、電源線121が配置されている。領域113,114には、ビット線122,123が配置されている。ビット線122とビット線123との間には、電源線124が配置されている。また、ダミービット線13bとビット線122との間には接地線125が配置されている。以上説明してきたように、半導体記憶装置100では、PD信号がLからHに変化すると、復帰時間設定回路20は、PD2信号をHにしてビット線充電回路15a,15bによるビット線12aa,12ab,12ba,12bb...の充電を開始させるとともに、リングオシレータ230の発振を開始する。さらに、復帰時間設定回路20は、リングオシレータ230の発振回数が、メモリセルアレイ11に配置されたビット線12aa,12ab,12ba,12bb...の数に達すると、これに応じて、ビット線12aa,12ab,12ba,12bb...の充電を終了する。この構成によれば、ビット線12aa,12ab,12ba,12bb...の充電時間を、リングオシレータ230の発振の周期に、ビット線の数を掛けた時間に設定することができる。ここで、半導体記憶装置100では、リングオシレータ230の帰還経路の配線に、ダミービット線13a,13bが用いられているため、上述したように、リングオシレータ230の発振の周期を、各ビット12aa,12ab,12ba,12bb...を単体で充電した場合に係る時間に相当させることができる。すなわち、半導体記憶装置100では、ビット線12aa,12ab,12ba,12bb...の充電時間を、各ビット12aa,12ab,12ba,12bb...を単体で充電した場合に係る時間に、ビット線の数を掛けた時間に設定することができる。この時間は、ビット線12aa,12ab,12ba,12bb...の適切な充電時間に相当する。このように、半導体記憶装置100では、ビット線12aa,12ab,12ba,12bb...の充電時間を適切に設定することができ、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。また、半導体記憶装置100では、ビット線12aa,12ab,12ba,12bb...の充電時間は、ダミービット線13a,13bの充電時間に基づいて設定されているため、ビット線12aa,12ab,12ba,12bb...の充電時間に、プロセス変動を反映することができる。また、半導体記憶装置100では、リングオシレータ230の帰還経路の配線に、複数のダミービット線13a,13bを用いている。これにより、リングオシレータ230の発振の周期に、ダミービット線の充電にかかる時間を平均化して反映させることができる。これにより、ダミービット線の製造ばらつき等により、リングオシレータ230の発振の周期が、ビット12aa,12ab,12ba,12bb...を単体で充電した場合に係る時間から、大きくずれてしまう可能性を低減することができる。変形例次に、第2の実施の形態のリングオシレータ230の変形例について説明する。図9は、第2の実施の形態に係るリングオシレータの変形例の構造を示す図である。リングオシレータ230aは、NANDゲート231と、インバータ列232を成す4段のインバータ232a,232b,232c,232dとを有している。NANDゲート231の一方の入力端子には、I6信号が入力され、他方の入力端子は、インバータ232dの出力端子に接続されている。インバータ232aの入力端子は、NANDゲート231の出力端子に接続されている。インバータ232bの入力端子は、インバータ232aの出力端子に接続されている。インバータ232cの入力端子は、インバータ232bの出力端子に接続されている。インバータ232dの入力端子は、インバータ232cの出力端子に接続されている。ここで、NANDゲート231の出力端子とインバータ232aの入力端子との間を接続する配線には、メモリセルアレイ11に配置されたダミービット線13aが用いられている。さらに、インバータ232aの出力端子とインバータ232bの入力端子との間を接続する配線には、メモリセルアレイ11に配置されたダミービット線13bが用いられている。さらに、インバータ232bの出力端子とインバータ232cの入力端子との間を接続する配線には、メモリセルアレイ11に配置されたダミービット線13cが用いられている。さらに、インバータ232cの出力端子とインバータ232dの入力端子との間を接続する配線には、メモリセルアレイ11に配置されたダミービット線13dが用いられている。ここで、メモリセルアレイ11には、ビット線12aa,12ab,12ba,12bb...と、ダミービット線13a~13dとが配置されている。このように、リングオシレータ230aの帰還経路の配線に、ダミービット線13a~13dが用いられることで、リングオシレータ230aの発振の周期には、ダミービット線13a~13dの充電にかかる時間が反映される。また、ダミービット線13a~13dは、ビット線12aa,12ab,12ba,12bb...と構造が同じであるため、ダミービット線13a~13dの充電にかかる時間には、ビット線12aa,12ab,12ba,12bb...を単体で充電した場合にかかる時間が反映される。ここでは、NANDゲート231、インバータ232a~232dを構成するトランジスタを、ビット線充電回路15a,15b...のPMOSトランジスタと同じサイズにし、インバータ232a~232dの閾値電圧を12VDDとしている。これにより、ダミービット線13a~13dの充電にかかる時間を、ビット線12aa,12ab,12ba,12bb...を2本分、単体で充電した場合に係る時間に相当させることができる。すなわち、リングオシレータ230aの発振の周期を、ビット線12aa,12ab,12ba,12bb...を2本分、単体で充電した場合に係る時間に相当させることができる。また、リングオシレータ230aを用いた場合、復帰時間設定回路20のカウンタ250は、カウント値が、ビット線12aa,12ab,12ba,12bb...の数の半分の数に達すると、X9信号を反転させる。このため、リングオシレータ230aを用いた半導体記憶装置100では、ビット線12aa,12ab,12ba,12bb...の充電時間を、ビット線12aa,12ab,12ba,12bb...を2本分、単体で充電した場合にかかる時間に、ビット線の数の半分の数を掛けた時間に設定することができる。この時間は、ビット線12aa,12ab,12ba,12bb...の適切な充電時間に相当する。このように、リングオシレータ230aを用いた場合でも、ビット線12aa,12ab,12ba,12bb...の充電時間を適切に設定することができ、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。なお、ここでは、4本のダミービット線を用いて、2本のビット線を単体で充電した場合にかかる時間を生成しているが、用いるダミービット線の数、または、充電時間を生成する対象となるビット線の本数は、適宜設定することができる。また、このとき、カウンタ250の閾値となるカウント値は、ビット線12aa,12ab,12ba,12bb...の数を、充電時間を生成する対象となるビット線の本数で割った値に設定される。"