"半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ入力バッファと、前記データ入力バッファに連結され、前記データ入力バッファから出力されるデータをラッチするラッチと、メモリセルアレイと、を具備し、前記データ入力バッファと前記ラッチは、前記データチップパッドから前記メモリセルアレイまでの第1データ書き込み経路の部分であり、前記半導体メモリチップは、前記第1データ書き込み経路の電気的なノードに電気的に連結され、前記第1データ書き込み経路の一部分を含む第2データ書き込み経路を形成する貫通電極をさらに具備し、前記第2データ書き込み経路は、前記データチップパッドとは異なるチップターミナルから、前記メモリセルアレイまで拡張されることを特徴とする半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記データチップパッドを含むことを特徴とする請求項1に記載の半導体メモリチップ。前記貫通電極は、前記データチップパッドと接触することを特徴とする請求項1または2に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ書き込み経路内の前記データ入力バッファと前記ラッチとの間に配されることを特徴とする請求項1~3のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ書き込み経路内の前記ラッチと前記メモリセルアレイとの間に配されることを特徴とする請求項1~3のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ書き込み経路内の前記データチップパッドと前記データ入力バッファとの間に配されることを特徴とする請求項1~3のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記ラッチに連結され、nビットデータのmピースを順次に受信し、前記nビットデータのmピースをmXnビット並列データとして出力するデシリアライザと、前記デシリアライザから出力される前記mXnビット並列データを受信するために連結され、前記メモリセルアレイの行rowについての前記mXnビット並列データの位置を調整する書き込みデータ整列回路と、前記mXnビットデータを受信し、前記mXnビットデータを増幅するローカルセンスアンプと、前記ローカルセンスアンプから前記増幅されたmXnビットデータを受信するために連結され、前記増幅されたmXnビットデータを前記メモリセルアレイに提供するローカル入出力データバスと、を具備することを特徴とする請求項1に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記ローカルセンスアンプと前記ラッチとの間に配されることを特徴とする請求項7に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記ローカルセンスアンプと前記書き込みデータ整列回路との間に配されることを特徴とする請求項7に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記デシリアライザと前記ラッチとの間に連結されることを特徴とする請求項7に記載の半導体メモリチップ。前記貫通電極は、前記ローカル入出力データバスに電気的に連結されることを特徴とする請求項7に記載の半導体メモリチップ。半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ出力バッファと、メモリセルアレイと、前記メモリセルアレイに連結され、前記メモリセルアレイから出力されるデータをラッチし、前記ラッチされたデータを前記データ出力バッファに提供するラッチと、を具備し、前記ラッチと前記データ出力バッファは、前記メモリセルアレイから前記データチップパッドまでの第1データ読み取り経路の部分であり、前記半導体メモリチップは、前記第1データ読み取り経路の電気的なノードに電気的に連結され、前記第1データ読み取り経路の一部分を含む第2データ書き込み経路を形成する貫通電極をさらに具備し、前記第2データ読み取り経路は、前記データチップパッドとは異なるチップターミナルから、前記メモリセルアレイまで拡張されることを特徴とする半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記データチップパッドを含むことを特徴とする請求項12に記載の半導体メモリチップ。前記貫通電極は、前記データチップパッドと接触することを特徴とする請求項12または13に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ読み取り経路内の前記ラッチと前記メモリセルアレイとの間に配されることを特徴とする請求項12~14のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記ラッチのデータノードであることを特徴とする請求項12~14のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ読み取り経路内の前記ラッチと前記データ出力バッファとの間に配されることを特徴とする請求項12~14のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記メモリセルアレイから受信されるnビットデータのmピースを受信するために連結されるローカル入出力データバスと、前記nビットデータのmピースを受信して増幅し、前記増幅されたnビットデータのmピースを前記ラッチに提供するローカルセンスアンプと、前記ラッチに連結され、前記nビットデータのmピースを受信し、前記nビットデータのmピースの順序で、前記nビットデータのmピースを出力するシリアライザと、を具備することを特徴とする請求項12に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ読み取り経路内の前記ローカルセンスアンプと前記ラッチとの間に配されることを特徴とする請求項18に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ読み取り経路内の前記ラッチと前記シリアライザとの間に配されることを特徴とする請求項18に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1データ読み取り経路内の前記シリアライザと前記データ出力バッファとの間に連結されることを特徴とする請求項18に記載の半導体メモリチップ。前記貫通電極は、前記ローカル入出力データバスに電気的に連結されることを特徴とする請求項18に記載の半導体メモリチップ。半導体メモリチップであって、チップパッドと、前記チップパッドに連結される入力バッファと、前記入力バッファに連結され、前記入力バッファのデータをラッチするラッチと、メモリセルアレイと、前記メモリセルアレイの選択された行にアクセスするロウデコーダと、前記メモリセルアレイの選択された列columnにアクセスするカラムデコーダと、を具備し、前記入力バッファと前記ラッチは、前記チップパッドから第1デコーダまでの第1情報入力経路の部分であり、前記第1デコーダは、前記ロウデコーダまたは前記カラムデコーダによって構成され、前記第1情報入力経路は、アドレス経路とコマンド経路のうち少なくとも一つで構成され、前記半導体メモリチップは、前記第1情報入力経路の電気的なノードに電気的に連結され、前記第1情報入力経路の一部分を含む第2情報入力経路を形成する貫通電極をさらに具備し、前記第2情報入力経路は、前記チップパッドとは異なるチップターミナルから、前記第1デコーダまで拡張されることを特徴とする半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記チップパッドを含むことを特徴とする請求項23に記載の半導体メモリチップ。前記貫通電極は、前記チップパッドと接触することを特徴とする請求項23または24に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記入力バッファと前記ラッチとの間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記ラッチに連結され、前記ラッチからコマンド情報を受信し、前記第1デコーダを制御する出力を含むコマンドデコーダをさらに具備し、前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記ラッチと前記コマンドデコーダとの間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記ラッチに連結され、前記ラッチからアドレス情報を受信し、前記第1デコーダを制御する出力を含むアドレスバッファをさらに具備し、前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記ラッチと前記アドレスバッファとの間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記ラッチに連結され、前記ラッチからコマンド情報を受信し、前記第1デコーダを制御する出力を含むコマンドデコーダをさらに具備し、前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記コマンドデコーダと前記第1デコーダとの間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。前記半導体メモリチップは、前記ラッチに連結され、前記ラッチからアドレス情報を受信し、前記第1デコーダを制御する出力を含むアドレスバッファをさらに具備し、前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記アドレスバッファと前記第1デコーダとの間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1情報入力経路内の前記第1デコーダと前記メモリセルアレイ間に配されることを特徴とする請求項23~25のいずれか一項に記載の半導体メモリチップ。半導体メモリチップであって、クロックチップパッドと、前記クロックチップパッドに連結される入力を有するクロックバッファと、前記クロックバッファの出力に連結される入力を有し、内部クロック信号を提供する出力を有する内部クロック発生部と、前記内部クロック発生部から出力される前記内部クロック信号を受信する入力を有するコマンドデコーダと、メモリセルアレイと、前記コマンドデコーダに応答し、前記メモリセルアレイの選択された行にアクセスするロウデコーダと、前記コマンドデコーダに応答し、前記メモリセルアレイの選択された列にアクセスするカラムデコーダと、を具備し、前記入力バッファと前記ラッチは、前記クロックチップパッドから前記コマンドデコーダまでの第1クロック経路を構成し、前記半導体メモリチップは、前記第1クロック経路の電気的なノードに電気的に連結され、前記第1クロック経路の一部分を含む第2クロック経路を形成する貫通電極をさらに具備し、前記第2クロック経路は、前記クロックチップパッドとは異なるチップターミナルから、前記コマンドデコーダまで拡張されることを特徴とする半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記クロックチップパッドを含むことを特徴とする請求項32に記載の半導体メモリチップ。前記貫通電極は、前記クロックチップパッドと接触することを特徴とする請求項32または33に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1クロック経路内の前記クロックバッファと前記内部クロック発生部との間に配されることを特徴とする請求項32~34のいずれか一項に記載の半導体メモリチップ。前記貫通電極に電気的に連結される前記電気的なノードは、前記第1クロック経路内の前記内部クロック発生部と前記コマンドデコーダとの間に配されることを特徴とする請求項32~34のいずれか一項に記載の半導体メモリチップ。半導体集積回路であって、チップパッドと、メモリセルアレイと、前記メモリセルアレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセルアレイと前記デコーダとのうち少なくとも一つとの間に拡張される第1情報経路と、前記チップパッドとは異なるチップターミナルから、前記第1情報経路のノードまで拡張され、前記第1クロック経路の一部分を含む第2情報経路を形成する貫通電極と、前記半導体集積回路がマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、前記半導体集積回路がマスターチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記チップパッドを含む前記第1情報経路を選択し、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記貫通電極を含む前記第2情報経路を選択する選択回路と、を具備することを特徴とする半導体集積回路。前記選択回路は、一回に前記第1情報経路と前記第2情報経路とのうちいずれか一方だけを選択することを特徴とする請求項37に記載の半導体集積回路。前記チップパッドは、データパッドであり、前記第1情報経路は、前記チップパッドから前記メモリセルアレイまでのデータ入力経路であることを特徴とする請求項37または38に記載の半導体集積回路。前記チップパッドは、データパッドであり、前記第1情報経路は、前記メモリセルアレイから前記データパッドまでのデータ出力経路であることを特徴とする請求項37または38に記載の半導体集積回路。前記チップパッドは、コマンドパッドであり、前記第1情報経路は、前記コマンドパッドから前記デコーダまでのコマンド経路であることを特徴とする請求項37または38に記載の半導体集積回路。前記チップパッドは、アドレスパッドであり、前記第1情報経路は、前記アドレスパッドから前記デコーダまでのアドレス経路であることを特徴とする請求項37または38に記載の半導体集積回路。前記選択回路は、マルチプレクサによって構成され、情報入力と前記マルチプレクサの第1情報出力は、第1情報経路の部分であり、前記情報入力と前記マルチプレクサの第2情報出力は、第2情報経路の部分であり、前記マルチプレクサの制御入力は、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記情報入力を前記第1情報出力と前記第2情報出力とのうちいずれか一つと連結させることを特徴とする請求項37に記載の半導体集積回路。前記貫通電極は、前記マルチプレクサの前記第2情報出力を構成するノードに直接連結されることを特徴とする請求項43に記載の半導体集積回路。前記選択回路は入力、出力そしてハイインピーダンス制御入力を有するtri-stateドライバによって構成され、前記tri-stateドライバの入力と出力は、前記第1情報経路の部分を形成し、前記制御入力は、前記チップ識別出力に応答し、前記tri-stateドライバの出力をハイインピーダンス状態にすることを特徴とする請求項37に記載の半導体集積回路。前記チップ識別プログラマブル回路は、一つ以上のヒューズから構成されることを特徴とする請求項37~45のいずれか一項に記載の半導体集積回路。前記チップ識別プログラマブル回路は、外部コマンドによってプログラムされるモードレジスタセットによって構成されることを特徴とする請求項37~45のいずれか一項に記載の半導体集積回路。半導体パッケージであって、第2チップとスタックされた少なくとも1つの第1チップを具備し、前記第1チップ及び第2チップは、同じチップ設計がされ、前記第1チップ及び第2チップそれぞれは、チップパッドと、メモリセルアレイと、前記メモリセルアレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセルアレイと前記デコーダとのうち少なくとも一つとの間に拡張される第1情報経路と、前記チップパッドとは異なるチップターミナルから、前記第1情報経路のノードまで拡張され、前記第1クロック経路の一部分を含む第2情報経路を形成する貫通電極と、前記チップがマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、を具備し、前記第1チップの前記貫通電極は、前記第2チップの貫通電極と連結され、前記半導体パッケージの貫通電極連結を構成し、前記第1チップの前記チップ識別プログラマブル回路は、前記第1チップが前記マスターチップであることを示し、前記第2チップの前記第2チップ識別プログラマブル回路は、前記第2チップが前記スレーブチップであることを示し、前記スレーブチップは、前記貫通電極連結によって受信される信号によって、前記マスターチップに応答することを特徴とする半導体パッケージ。前記第1チップ及び第2チップそれぞれの前記チップ識別プログラマブル回路は、ヒューズセットであることを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれの前記チップ識別プログラマブル回路は、モードレジスタセットであることを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、複数個のデータチップパッドと、複数個のデータ入力バッファと、複数個のデータラッチと、を具備し、それぞれのデータチップパッドは、該当するデータ入力バッファに連結され、それぞれのデータ入力バッファは、データ入力経路の第1部分で、該当するデータラッチに連結され、前記パッケージは、複数個の第1貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第2チップの貫通電極と連結される前記第1チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第1チップの前記データ入力経路の該当する第1部分と、前記第2チップの前記データ入力経路の該当する第1部分とに連結されることを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、複数個のデータチップパッドと、複数個のデータ入力バッファと、複数個のデータラッチと、データストローブパッドと、前記データストローブパッドと連結される入力と、前記複数個のデータラッチの入力を制御するために連結される出力とを有するデータストローブバッファと、を具備し、それぞれのデータチップパッドは、該当するデータ入力バッファに連結され、それぞれのデータ入力バッファは、該当するデータラッチに連結され、前記パッケージは、貫通電極連結をさらに具備し、前記それぞれの貫通電極連結は、前記第1チップの前記データストローブバッファの出力と、前記第2チップの前記データストローブバッファの出力とを連結することを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、クロックパッドと、前記クロックパッドに連結されるクロックバッファと、前記クロックバッファの出力に連結される入力を有する内部クロック発生部と、を具備し、前記パッケージは、貫通電極連結をさらに具備し、前記貫通電極連結は、前記第1チップの前記クロックバッファの出力と、前記第2チップの前記クロックバッファの出力とを連結することを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、複数個のアドレスチップパッドと、複数個のアドレス入力バッファと、複数個のアドレスラッチと、クロックパッドと、前記クロックパッドに連結される入力と、前記複数個のアドレスラッチの入力を制御するために連結される出力とを有するクロックバッファと、を具備し、それぞれのアドレスチップパッドは、該当するアドレス入力バッファと連結され、それぞれのアドレス入力バッファは、アドレス経路の第1部分で、該当するアドレスラッチと連結され、前記パッケージは、複数個の貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第2チップの貫通電極と連結される前記第1チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第1チップの前記アドレス経路の該当する部分と、前記第2チップの前記アドレス経路の対応する第1部分とが連結されることを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、コマンドパッドと、前記コマンドパッドに連結されるバッファと、前記バッファの出力に連結される入力を有するコマンドデコーダと、を具備し、前記パッケージの貫通電極連結は、前記第1チップの前記バッファの出力と、前記第2チップの前記バッファの出力とを連結することを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、前記メモリセルアレイから出力されるデータをラッチするために連結される複数個のデータラッチを具備し、前記パッケージは、複数個の貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第2チップの貫通電極と連結される前記第1チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第1チップの該当するデータラッチのデータノードと、前記第2チップの該当するデータラッチの対応するデータノードとを連結することを特徴とする請求項48に記載の半導体パッケージ。前記第1チップ及び第2チップそれぞれは、前記メモリセルアレイからデータを受信する入力を有し、第1信号ラインと連結される第1出力を有し、第2信号ラインと連結される第2出力を有し、前記チップ識別出力に応答して信号を受信するために連結される制御入力を有し、前記チップ識別出力によって、前記チップがマスターチップとして識別されるとき、前記第1出力を選択し、前記チップ識別出力によって、前記チップがスレーブチップとして識別されるとき、前記第2出力を選択するデマルチブレクサと、前記第1信号ラインに連結される第1入力を有し、前記第2信号ラインに連結される第2入力を有し、データラッチに連結される出力を有するマルチプレクサと、を具備し、前記パッケージの貫通電極連結は、前記第1チップと前記第2チップとの前記第2信号ラインを連結することを特徴とする請求項48に記載の半導体パッケージ。半導体装置であって、第1貫通電極と、第1半導体チップの第1表面に前記第1貫通電極に連結されるビアパッドとを有する前記第1半導体チップと、第2半導体チップの前記第1表面上に、第1距離だけ拡張された第2貫通電極を有する前記第2半導体チップと、バンプと、を具備し、前記第1半導体チップは、前記第2半導体チップに積層され、前記第1半導体チップの前記第1表面は、前記第2半導体チップの前記第1表面と対向し、前記第1半導体チップの前記バンプと前記パッドは、前記第1貫通電極と前記第2貫通電極とを連結させ、前記バンプの高さは、前記第1距離より小さいことを特徴とする半導体メモリ装置。前記第1距離に対する前記バンプの高さの比は、0.5より小さいことを特徴とする請求項58に記載の半導体メモリ装置。前記第1半導体チップは、チップパッドと、前記チップパッドに連結されるバンプとを具備し、前記チップパッドに連結される前記バンプの高さは、前記第1距離より小さいことを特徴とする請求項58に記載の半導体メモリ装置。前記チップパッドに対する前記バンプの高さの比は、0.5より小さいことを特徴とする請求項60に記載の半導体メモリ装置。前記チップパッドに連結される前記バンプは、前記第1半導体チップ外部の電気的なコンポーネントに連結されないことを特徴とする請求項60に記載の半導体メモリ装置。前記チップパッドに連結される前記バンプは、絶縁物質によって、前記第2半導体チップの前記第1表面と分離されることを特徴とする請求項60に記載の半導体メモリ装置。前記絶縁物質は、前記チップパッドに連結される前記バンプを取り囲むアンダーフィル物質であることを特徴とする請求項63に記載の半導体メモリ装置。前記絶縁物質は、空気であることを特徴とする請求項63に記載の半導体メモリ装置。半導体装置パッケージの製造方法であって、第1貫通電極、前記第1貫通電極に電気的に連結されるビアパッド、および前記ビアパッド上にバンプを含む第1半導体チップを提供する段階と、第2貫通電極を含む第2半導体チップを提供する段階と、前記ビアパッドと前記バンプとを利用し、前記第1貫通電極と第2貫通電極とを連結することを含んで前記第1半導体チップと、前記第2半導体チップとを連結する段階と、を含み、前記連結する段階で、前記バンプの高さと前記ビアパッドの高さとの比は、1より小さいことを特徴とする半導体装置パッケージの製造方法。前記第1半導体チップは、前記第1半導体チップのような表面に、前記ビアパッドとしてチップパッドと、前記チップパッド上のバンプとをさらに具備し、前記連結する段階後に、前記チップパッド上の前記バンプは、前記第2半導体チップと分離されることを特徴とする請求項66に記載の半導体装置パッケージの製造方法。前記チップパッドの幅は、前記ビアパッドの幅より大きいことを特徴とする請求項67に記載の半導体装置パッケージの製造方法。前記第1半導体チップと前記第2半導体チップは、同じ設計がされていることを特徴とする請求項67に記載の半導体装置パッケージの製造方法。前記第1半導体チップと前記第2半導体チップは、対応するパッドのパッド位置が、同一であることを特徴とする請求項67に記載の半導体装置パッケージの製造方法。前記半導体装置パッケージの製造方法は前記第1半導体チップの前記チップパッドと、前記バンプの相対的な位置に対応する第2チップパッドと、前記第2チップパッド上のバンプとを利用し、前記第2半導体チップをパッケージ基板に電気的に連結する段階をさらに含むことを特徴とする請求項70に記載の半導体装置パッケージの製造方法。前記半導体装置パッケージの製造方法は第2チップパッドと、前記第2チップパッド上のバンプとを利用し、前記第2半導体チップをパッケージ基板に電気的に連結する段階をさらに含み、前記第2半導体チップを電気的に連結する段階後に、前記第2半導体チップの第2ビアパッド上のバンプは、前記半導体基板と分離されることを特徴とする請求項67に記載の半導体装置パッケージの製造方法。半導体チップであって、第1コードと第2コードのうちいずれか1つの出力を有し、前記半導体チップは、前記第1コードに応答し、前記半導体チップをマスターチップとして動作させ、前記第2コードに応答し、前記半導体チップをスレーブチップとして動作させるプログラム部と、前記プログラム部の出力を受信するスイッチと、前記スイッチに連結されるテストパッドと、を具備し、前記スイッチは、前記テストパッドが第1状態であるとき、前記プログラム部の前記出力を中継するように連結され、前記テストパッドが第2状態であるとき、第3コードを中継するように連結され、前記第3コードに応答し、前記半導体チップは、前記半導体チップを、マスターとスレーブとのうちいずれか一つで動作させることを特徴とする半導体チップ。前記第3コードは、前記第1コードと同一であることを特徴とする請求項73に記載の半導体チップ。前記第3コードは、前記第2コードと同一であることを特徴とする請求項73に記載の半導体チップ。半導体装置の製造方法であって、第1コードと第2コードとのうちいずれか一つで半導体チップをプログラムするが、前記半導体チップは、前記第1コードに応答し、前記半導体チップがマスターチップとして動作し、前記第2コードに応答し、前記半導体チップがスレーブチップとして動作するようにプログラムする段階と、前記半導体チップをプログラムした後、前記プログラム段階でプログラムされた前記コードにかかわらず、マスターとして前記半導体チップを動作させ、前記プログラム段階でプログラムされたコードがプログラムされたままである間、半導体チップをテストする段階と、前記テスト段階後に、前記半導体チップをパッケージする段階と、を含むことを特徴とする半導体装置の製造方法。前記半導体チップは、マスターまたはスレーブとして動作させるノードの信号に応答し、前記半導体チップをプログラミングした結果による信号を、前記半導体チップがマスターとして動作するように設定された信号に替える前記テスト段階であることを特徴とする請求項76に記載の半導体装置の製造方法。本発明が解決しようとする技術的課題は、貫通電極の配置バウンダリを採用し、ロードデカップルドload-decoupledアーキテクチャを有する半導体装置を提供するところにある。本発明が解決しようとする技術的課題はまた、同種の半導体チップが積層されるが、半導体チップ別に、互いに異なる回路構成を有する半導体装置を提供するところにある。本発明が解決しようとするさらに他の技術的課題は、物理的に同一な半導体チップが積層される半導体装置を提供するところにある。本発明が解決しようとする技術的課題はまた、チップ識別ヒューズカット後に、ウェーハテストの可能な半導体装置を提供するところにある。本発明の上記課題は、以下の手段によって解決される。半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ入力バッファと、前記データ入力バッファに連結され、前記データ入力バッファから出力されるデータをラッチするラッチと、メモリセルアレイと、を具備し、前記データ入力バッファと前記ラッチは、前記データチップパッドから前記メモリセルアレイまでの第1データ書き込み経路の部分であり、前記半導体メモリチップは、前記第1データ書き込み経路の電気的なノードに電気的に連結され、前記第1データ書き込み経路の一部分を含む第2データ書き込み経路を形成する貫通電極をさらに具備し、前記第2データ書き込み経路は、前記データチップパッドとは異なるチップターミナルから、前記メモリセルアレイまで拡張されることを特徴とする半導体メモリチップ。半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ出力バッファと、メモリセルアレイと、前記メモリセルアレイに連結され、前記メモリセルアレイから出力されるデータをラッチし、前記ラッチされたデータを前記データ出力バッファに提供するラッチと、を具備し、前記ラッチと前記データ出力バッファは、前記メモリセルアレイから前記データチップパッドまでの第1データ読み取り経路の部分であり、前記半導体メモリチップは、前記第1データ読み取り経路の電気的なノードに電気的に連結され、前記第1データ読み取り経路の一部分を含む第2データ書き込み経路を形成する貫通電極をさらに具備し、前記第2データ読み取り経路は、前記データチップパッドとは異なるチップターミナルから、前記メモリセルアレイまで拡張されることを特徴とする半導体メモリチップ。半導体メモリチップであって、チップパッドと、前記チップパッドに連結される入力バッファと、前記入力バッファに連結され、前記入力バッファのデータをラッチするラッチと、メモリセルアレイと、前記メモリセルアレイの選択された行にアクセスするロウデコーダと、前記メモリセルアレイの選択された列columnにアクセスするカラムデコーダと、を具備し、前記入力バッファと前記ラッチは、前記チップパッドから第1デコーダまでの第1情報入力経路の部分であり、前記第1デコーダは、前記ロウデコーダまたは前記カラムデコーダによって構成され、前記第1情報入力経路は、アドレス経路とコマンド経路のうち少なくとも一つで構成され、前記半導体メモリチップは、前記第1情報入力経路の電気的なノードに電気的に連結され、前記第1情報入力経路の一部分を含む第2情報入力経路を形成する貫通電極をさらに具備し、前記第2情報入力経路は、前記チップパッドとは異なるチップターミナルから、前記第1デコーダまで拡張されることを特徴とする半導体メモリチップ。半導体メモリチップであって、クロックチップパッドと、前記クロックチップパッドに連結される入力を有するクロックバッファと、前記クロックバッファの出力に連結される入力を有し、内部クロック信号を提供する出力を有する内部クロック発生部と、前記内部クロック発生部から出力される前記内部クロック信号を受信する入力を有するコマンドデコーダと、メモリセルアレイと、前記コマンドデコーダに応答し、前記メモリセルアレイの選択された行にアクセスするロウデコーダと、前記コマンドデコーダに応答し、前記メモリセルアレイの選択された列にアクセスするカラムデコーダと、を具備し、前記入力バッファと前記ラッチは、前記クロックチップパッドから前記コマンドデコーダまでの第1クロック経路を構成し、前記半導体メモリチップは、前記第1クロック経路の電気的なノードに電気的に連結され、前記第1クロック経路の一部分を含む第2クロック経路を形成する貫通電極をさらに具備し、前記第2クロック経路は、前記クロックチップパッドとは異なるチップターミナルから、前記コマンドデコーダまで拡張されることを特徴とする半導体メモリチップ。半導体集積回路であって、チップパッドと、メモリセルアレイと、前記メモリセルアレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセルアレイと前記デコーダとのうち少なくとも一つとの間に拡張される第1情報経路と、前記チップパッドとは異なるチップターミナルから、前記第1情報経路のノードまで拡張され、前記第1クロック経路の一部分を含む第2情報経路を形成する貫通電極と、前記半導体集積回路がマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、前記半導体集積回路がマスターチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記チップパッドを含む前記第1情報経路を選択し、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記貫通電極を含む前記第2情報経路を選択する選択回路と、を具備することを特徴とする半導体集積回路。半導体パッケージであって、第2チップとスタックされた少なくとも1つの第1チップを具備し、前記第1チップ及び第2チップは、同じチップ設計がされ、前記第1チップ及び第2チップそれぞれは、チップパッドと、メモリセルアレイと、前記メモリセルアレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセルアレイと前記デコーダとのうち少なくとも一つとの間に拡張される第1情報経路と、前記チップパッドとは異なるチップターミナルから、前記第1情報経路のノードまで拡張され、前記第1クロック経路の一部分を含む第2情報経路を形成する貫通電極と、前記チップがマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、を具備し、前記第1チップの前記貫通電極は、前記第2チップの貫通電極と連結され、前記半導体パッケージの貫通電極連結を構成し、前記第1チップの前記チップ識別プログラマブル回路は、前記第1チップが前記マスターチップであることを示し、前記第2チップの前記第2チップ識別プログラマブル回路は、前記第2チップが前記スレーブチップであることを示し、前記スレーブチップは、前記貫通電極連結によって受信される信号によって、前記マスターチップに応答することを特徴とする半導体パッケージ。半導体装置であって、第1貫通電極と、第1半導体チップの第1表面に前記第1貫通電極に連結されるビアパッドとを有する前記第1半導体チップと、第2半導体チップの前記第1表面上に、第1距離だけ拡張された第2貫通電極を有する前記第2半導体チップと、バンプと、を具備し、前記第1半導体チップは、前記第2半導体チップに積層され、前記第1半導体チップの前記第1表面は、前記第2半導体チップの前記第1表面と対向し、前記第1半導体チップの前記バンプと前記パッドは、前記第1貫通電極と前記第2貫通電極とを連結させ、前記バンプの高さは、前記第1距離より小さいことを特徴とする半導体メモリ装置。半導体装置パッケージの製造方法であって、第1貫通電極、前記第1貫通電極に電気的に連結されるビアパッド、および前記ビアパッド上にバンプを含む第1半導体チップを提供する段階と、第2貫通電極を含む第2半導体チップを提供する段階と、前記ビアパッドと前記バンプとを利用し、前記第1貫通電極と第2貫通電極とを連結することを含んで前記第1半導体チップと、前記第2半導体チップとを連結する段階と、を含み、前記連結する段階で、前記バンプの高さと前記ビアパッドの高さとの比は、1より小さいことを特徴とする半導体装置パッケージの製造方法。前記第1半導体チップは、前記第1半導体チップのような表面に、前記ビアパッドとしてチップパッドと、前記チップパッド上のバンプとをさらに具備し、前記連結する段階後に、前記チップパッド上の前記バンプは、前記第2半導体チップと分離されることを特徴とする請求項66に記載の半導体装置パッケージの製造方法。半導体チップであって、第1コードと第2コードのうちいずれか1つの出力を有し、前記半導体チップは、前記第1コードに応答し、前記半導体チップをマスターチップとして動作させ、前記第2コードに応答し、前記半導体チップをスレーブチップとして動作させるプログラム部と、前記プログラム部の出力を受信するスイッチと、前記スイッチに連結されるテストパッドと、を具備し、前記スイッチは、前記テストパッドが第1状態であるとき、前記プログラム部の前記出力を中継するように連結され、前記テストパッドが第2状態であるとき、第3コードを中継するように連結され、前記第3コードに応答し、前記半導体チップは、前記半導体チップを、マスターとスレーブとのうちいずれか一つで動作させることを特徴とする半導体チップ。半導体装置の製造方法であって、第1コードと第2コードとのうちいずれか一つで半導体チップをプログラムするが、前記半導体チップは、前記第1コードに応答し、前記半導体チップがマスターチップとして動作し、前記第2コードに応答し、前記半導体チップがスレーブチップとして動作するようにプログラムする段階と、前記半導体チップをプログラムした後、前記プログラム段階でプログラムされた前記コードにかかわらず、マスターとして前記半導体チップを動作させ、前記プログラム段階でプログラムされたコードがプログラムされたままである間、半導体チップをテストする段階と、前記テスト段階後に、前記半導体チップをパッケージする段階と、を含むことを特徴とする半導体装置の製造方法。本発明、本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示している。図1は、本発明の一実施形態による3D半導体装置について説明するための図面である。図1を参照すれば、3D半導体装置100は、1個のパッケージに、複数個のチップ110,120,130,140が搭載された貫通電極TSV:Through-SiliconViaスタックを示している。チップ110,120,130,140は、基板150上に積層される。基板150は、例えば、印刷回路基板printedcircuitboardや、他のタイプの基板でありうる。チップ110,120,130,140は、所定の信号がチップツーチップ連結、すなわち、貫通電極TSV160を介して互いに連結されるように配列される。貫通電極以下、TSVともいう160は、データ貫通電極、アドレス貫通電極、コマンド貫通電極、電源貫通電極、接地貫通電極などから構成される。第1チップないし第4チップ110,120,130,140は、下端面である第1面112,122,132,142と、上端面である第2面114,124,134,144とから構成される。第1面112,122,132,142には、第1チップないし第4チップ110,120,130,140の回路パターン111図19が配され、第2面114,124,134,144は、第1チップないし第4チップ110,120,130,140のウェーハ背面になる。基板150の真上に積層される第1メモリチップ110は、マスターチップ以下、マスターチップと称するとして動作し、マスターチップ110上に積層される第2チップないし第4チップ120,130,140は、第1スレーブチップないし第3スレーブチップ以下、スレーブチップと称するとして動作する。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140は、同じチップでもよく、異種のチップでもよい。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140は、TSV160を介して互いに連結される。マスターチップ110の第1面112の電極パッド116a,116bは、マスターチップ110の回路パターン111と連結され、バンプ170a,170bを介して、基板150の電極152a,152bと連結される。基板150の電極152a,152bは、TSV154a,154bを介して、基板配線156a,156b及びソルダバンプ158a,158bと連結される。ソルダバンプ158a,158bは、半導体装置100と外部装置図示せずとを連結させるチャネル図示せずと連結される。第1スレーブチップないし第3スレーブチップ120,130,140は、チャネルと連結されずに、マスターチップ110の電極パッド116a,116bだけがチャネルと連結される。これにより、マスターチップ110のみがチャネルの負荷を有することになる。これは、DDPDoubleDiePackageまたはQDPQuadDiePackageのように、チップを単純積層する場合と比較し、第1スレーブチップないし第3スレーブチップ120,130,140がチャネルとロードデカップリングload-decouplingされ、データ入出力速度が向上するという効果がある。これにより、マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とが同種のチップである場合、第1スレーブチップないし第3スレーブチップ120,130,140の回路ブロックのうち、マスターチップ110と共有する回路ブロック、例えば、遅延同期回路ブロック、データ入出力回路ブロック、クロック回路ブロックは使用しないために、オフOFF状態に留めておくことができる。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とが異種のチップである場合、マスターチップ110と共有する回路ブロックを、第1スレーブチップないし第3スレーブチップ120,130,140において設計されないことも可能である。これは、DDPまたはQDPのように、チップを単純積層する場合と比較し、第1スレーブチップないし第3スレーブチップ120,130,140の電力消耗を減らすという効果がある。また、マスターチップ110と共有するため設計されない回路ブロックがあることによりチップ面積を狭めることができ、第1スレーブチップないし第3スレーブチップ120,130,140は、マスターチップ110よりチップサイズが小さくすることができる。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とが同種のチップである場合、第1スレーブチップないし第3スレーブチップ120,130,140のロードデカップリング効果を最適化するTSV位置設定方法以下、TSVバウンダリ設定方法と称するについて、図2ないし図6で具体的に説明する。図2で説明する半導体メモリ装置200は、マスターチップ110及び第1スレーブチップないし第3スレーブチップ120,130,140と等価である。図2は、本発明の一実施形態による半導体メモリ装置200のブロックダイヤグラムを示している。半導体メモリ装置200は、例示的なものとして、DRAMDynamicRandom-AccessMemoryチップでありうる。半導体メモリ装置200は、複数個のメモリセルが配列されるメモリセルアレイブロックDRAMCORE205、メモリセルをアドレシングするロウデコーダROWDEC237及びカラムデコーダCOLDEC238、そしてメモリセルアレイブロック205に/から書き込みデータ/読み取りデータの書き込み/読み取りを行うデータ入出力駆動部/センスアンプ部IODRV/IOSA220を含む。さらに、半導体メモリ装置200は、データ入出力パッドDQ、データストローブパッドDQS、クロックパッドCLK、コマンドパッドCMDそしてアドレスパッドADDRをさらに含み、各パッドDQ,DQS,CLK,CMD,ADDRは入力/出力バッファ210,212,226,228,230,232,240と連結される。データ入出力パッドDQに順次に入力されるデータは、入力バッファ210とフリップフロップFF213とに伝えられた後、シリアルツーパラレル変換部DeSER214によって並列データに変換され、並列データは、メモリセルアレイブロック205に一列に書き込むように調整する書き込みデータ整列部WdALIGN216を介して、データ入出力駆動部/センスアンプ部220に伝えられる。データ入出力パッドDQに出力されるデータは、出力バッファ228を介して順次に出力される。メモリセルアレイブロック205と、データ入出力駆動部/センスアンプ部220とから出力される並列読み取りデータは、読み取りデータ整列部RdFIFO以下、読み取りFiFofirst-in/first-outと称する222によって調整された後、パラレルツーシリアル変換部SER224を介して直列データに変換され、出力バッファ228を介して順次に出力される。データストローブパッドDQSに入力されるデータストローブ信号は、入力バッファ212を経た後、入力データストローブ信号として発せられ、フリップフロップ213とシリアルツーパラレル変換部214とを制御する。半導体メモリ装置200の内部回路動作によって発せられる出力データストローブ信号は、出力バッファ226を介して、データストローブパッドDQSに出力される。アドレスパッドADDRに入力されるアドレス信号は、入力バッファ230とフリップフロップ233とを介して、アドレスバッファADDRQ235に伝えられる。コマンドパッドCMDに入力されるコマンド信号は、入力バッファ232とフリップフロップ234とを介して、コマンドバッファ及びコマンドデコーダCMDECCMDQ236に伝えられる。アドレスバッファ235と、コマンドバッファ及びコマンドデコーダ236とに伝えられたアドレス信号及びコマンド信号は、ロウデコーダ237とカラムデコーダ238とに伝えられ、メモリセルを選択するワードラインとビットラインとを活性化させる。さらに、コマンドバッファ及びコマンドデコーダ236で発せられるコマンド制御信号は、バッファ制御及びクロックゲーティング部250に伝えられ、バッファ制御信号及びクロックゲーティング信号として発せられる。クロックパッドCLKに入力されるクロック信号は、入力バッファ240を介して、クロック発生部及びバッファ部CLK242に伝えられ、多数の内部クロック信号として発せられる。クロック発生部及びバッファ部242で発せられる内部クロック信号は、コマンドバッファ及びコマンドデコーダ236と、書き込みデータ整列部216とを制御する。また、内部クロック信号は、遅延同期回路DLL260に提供され、パラレルツーシリアル変換部224とレイテンシ制御部LATCTRL262とを制御する。レイテンシ制御部262は、コマンドバッファ及びコマンドデコーダ236で発せられるコマンド信号に応答して、読み取りFiFo222を制御する。バッファ制御及びクロックゲーティング部250で発せられるバッファ制御信号とクロックゲーティング信号は、クロックバッファ242、遅延同期回路260、そして入力/出力バッファ210,212,226,228,230,232,240を制御する。半導体メモリ装置200と等価であるマスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とがスタックされた半導体装置100において、効果的なTSVバウンダリ設定方法は、データ入力経路、データ出力経路、コマンド/アドレス経路、クロック経路そしてレイテンシ/DLL経路に大きく区分されて設定される。図3は、データ入力経路上のTSVバウンダリ設定方法について説明する図面である。図3に図示されているように、データ入力経路上の主要回路構成は、データ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212、シリアルツーパラレル変換部214、書き込みデータ整列部216、データ入出力駆動部/センスアンプ部220そしてメモリセルアレイブロック205からなる。データ入力経路で、TSV160の位置を所定のバウンダリとして境界をつけることができる。例えば、データ入出力パッドDQとデータストローブパッドDQSとの端に、第1バウンダリCaseIを設定し、データ入力バッファ210とデータストローブ入力バッファ212とのすぐ後ろに、第2バウンダリCaseIIを設定し、フリップフロップ213のすぐ後ろに、第3バウンダリCaseIIIを設定し、書き込みデータ整列部216のすぐ後ろに、第4バウンダリCaseIVを設定し、データ入出力駆動部/センスアンプ部220のすぐ後ろに、第5バウンダリCaseVを設定する。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とがスタックされた状態で、TSV160の位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140で、TSVバウンダリの外側回路ブロックは、使われない。すなわち、TSV位置を第1バウンダリCaseIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQとデータストローブパッドDQSは、使われない。マスターチップ110のデータ入出力パッドDQとデータストローブパッドDQSとが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。マスターチップ110のデータ入出力パッドDQとデータストローブパッドDQSは、半導体装置100の電極パッド116a,116bに連結される。TSV位置を第2バウンダリCaseIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210そしてデータストローブ入力バッファ212は、使われない。マスターチップ110のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210そしてデータストローブ入力バッファ212が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第3バウンダリCaseIIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212そしてフリップフロップ213は、使われない。マスターチップ110のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212そしてフリップフロップ213が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第4バウンダリCaseIVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212、フリップフロップ213、シリアルツーパラレル変換部214そして書き込みデータ整列部216は、使われない。マスターチップ110のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212、フリップフロップ213、シリアルツーパラレル変換部214そして書き込みデータ整列部216が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第5バウンダリCaseVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212、フリップフロップ213、シリアルツーパラレル変換部214、書き込みデータ整列部216そしてデータ入出力駆動部/センスアンプ部220は、使われない。マスターチップ110のデータ入出力パッドDQ、データストローブパッドDQS、データ入力バッファ210、データストローブ入力バッファ212、フリップフロップ213、シリアルツーパラレル変換部214、書き込みデータ整列部216そしてデータ入出力駆動部/センスアンプ部220が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。データ入力経路で、TSV位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、表1のような特性を得ることができる。表1について述べれば、TSV160の位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い順次データウインドーが広がり、データセットアップ/ホールド時間も良好となり、ロードデカップリング効果も有するということが分かる。しかし、TSVの位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い、順次TSV個数が増加する。図4は、データ出力経路上のTSVバウンダリ設定方法について説明する図面である。図4に図示されているように、データ出力経路上の主要回路構成は、メモリセルアレイブロック205、データ入出力駆動部/センスアンプ部220、読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQからなる。データ出力経路で、TSV位置バウンダリの境界は、データ入出力駆動部/センスアンプ部220の先端に、第5バウンダリCaseVを設定し、データ入出力駆動部/センスアンプ部220のすぐ後ろ、または読み取りFiFo222のすぐ前に、第4バウンダリCaseIVを設定し、読み取りFiFo222の保存ノードに、第3バウンダリCaseIIIを設定し、パラレルツーシリアル変換部224のすぐ後ろに、第2バウンダリCaseIIを設定し、データ入出力パッドDQとデータストローブパッドDQSとの端に、第1バウンダリCaseIを設定する。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とがスタックされた状態で、TSV位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のTSVバウンダリの外側回路ブロックは、使われない。すなわち、TSV位置を第1バウンダリCaseIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力パッドDQとデータストローブパッドDQSは、使われない。マスターチップ110のデータ入出力パッドDQとデータストローブパッドDQSとが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。マスターチップ110のデータ入出力パッドDQとデータストローブパッドDQSは、半導体装置100の電極パッド116a,116bに連結される。TSV位置を第2バウンダリCaseIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQは、使われない。マスターチップ110のデータストローブ出力バッファ226、データ出力バッファ228、データ入出力パッドDQそしてデータストローブパッドDQSが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第3バウンダリCaseIIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140の読み取りFiFo222の保存ノードの後ろ、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQは、使われない。マスターチップ110の読み取りFiFo222の保存ノードの後ろ、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第4バウンダリCaseIVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140の読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQは、使われない。マスターチップ110の読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第5バウンダリCaseVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のデータ入出力駆動部/センスアンプ部220、読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQは、使われない。マスターチップ110のデータ入出力駆動部/センスアンプ部220、読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。一方、データ出力経路上の回路ブロックのうち、読み取りFiFo222とパラレルツーシリアル変換部224は、レイテンシ制御部262と遅延同期回路260との制御を受ける。レイテンシ制御部262は、データ読み取り命令後、読み取りデータがデータ入出力パッドDQに出てくるまでのクロックサイクル数を示すレイテンシを制御するが、半導体メモリ装置200の動作速度によって、レイテンシを調節することができる。遅延同期回路DLL260は、外部から提供されるクロック信号CLKと内部クロック信号とを同期化させる。レイテンシ制御部262は、DLLクロックドメインで動作する。データ出力経路で、TSV位置バウンダリの境界を第3バウンダリCaseIII、第4バウンダリCaseIVまたは第5バウンダリCaseVとする場合、レイテンシ制御部262と遅延同期回路260は、マスターチップ110にのみ位置するCaseA。これによって、第1スレーブチップないし第3スレーブチップ120,130,140のレイテンシ制御部262と遅延同期回路260は、使われない。TSV位置バウンダリの境界を、第1バウンダリCaseIまたは第2バウンダリCaseIIとする場合には、レイテンシ制御部262と遅延同期回路260は、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とに位置する。データ出力経路で、TSV位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、表2のような特性を得ることができる。表2について述べれば、TSV位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い順次データウインドーが広くなり、クロックからのデータストローブ出力アクセス時間tDQSCK,データストローブエッジツー出力データエッジ時間tDQSQも、DDPDoubleDiePackageレベルと同等であり、ロードデカップリング効果も存在するということが分かる。また、読み取りデータが続けて出力される特性であるシームレス読み取りseamlessread特性も優れる。しかし、TSVの位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に、順次TSV個数が増加する。図5は、コマンド/アドレス経路上のTSVバウンダリ設定方法について説明する図面である。図5に図示されているように、コマンド/アドレス経路上の主要回路構成は、アドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232、フリップフロップ233,234、アドレスバッファ235、コマンドバッファ及びコマンドデコーダ236、ロウデコーダ237そしてカラムデコーダ238からなる。コマンド/アドレス経路で、TSV位置バウンダリの境界は、アドレスパッドADDRとコマンドパッドCMDとの端に、第1バウンダリCaseIを設定し、アドレス入力バッファ230とコマンド入力バッファ232とのすぐ後ろに、第2バウンダリCaseIIを設定し、フリップフロップ233,234のすぐ後ろに、第3バウンダリCaseIIIを設定し、アドレスバッファ235とコマンドバッファ及びコマンドデコーダ236のすぐ後ろに、第4バウンダリCaseIVを設定し、ロウデコーダ237とカラムデコーダ238とのすぐ後ろに、第5バウンダリCaseVを設定する。コマンド/アドレス経路で、TSV位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のTSVバウンダリの外側回路ブロックは、使われない。すなわち、TSV位置を第1バウンダリCaseIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のアドレスパッドADDRとコマンドパッドCMDは、使われない。マスターチップ110のアドレスパッドADDRとコマンドパッドCMDとが、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。マスターチップ110のアドレスパッドADDRとコマンドパッドCMDは、半導体装置100の電極パッド116a,116bに連結される。TSV位置を第2バウンダリCaseIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230そしてコマンド入力バッファ232は、使われない。マスターチップ110のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230そしてコマンド入力バッファ232が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第3バウンダリCaseIIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232そしてフリップフロップ233,234は、使われない。マスターチップ110のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232そしてフリップフロップ233,234が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第4バウンダリCaseIVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232、フリップフロップ233,234、アドレスバッファ235そしてコマンドバッファ及びコマンドデコーダ236は、使われない。マスターチップ110のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232、フリップフロップ233,234、アドレスバッファ235そしてコマンドバッファ及びコマンドデコーダ236が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第5バウンダリCaseVに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232、フリップフロップ233,234、アドレスバッファ235、コマンドバッファ及びコマンドデコーダ236、ロウデコーダ237そしてカラムデコーダ238は、使われない。マスターチップ110のアドレスパッドADDR、コマンドパッドCMD、アドレス入力バッファ230、コマンド入力バッファ232、フリップフロップ233,234、アドレスバッファ235、コマンドバッファ及びコマンドデコーダ236、ロウデコーダ237そしてカラムデコーダ238が、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。アドレス/コマンド経路で、TSV位置を第1バウンダリないし第5バウンダリCaseIないしCaseVそれぞれに設定すれば、表3のような特性を得ることができる。表3について述べれば、TSVの位置が第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い順次データウインドーが広くなり、データセットアップ/ホールド時間も良好となり、ロードデカップリング効果も有するということが分かる。しかし、TSVの位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い、順次TSV個数が増加する。図6は、クロック経路上のTSVバウンダリ設定方法について説明する図面である。図6に図示されているように、クロック経路上の主要回路構成は、クロックパッドCLK、クロック入力バッファ240そしてクロック発生部及びバッファ部242からなる。クロック経路で、TSV位置バウンダリの境界は、クロックパッドCLK端に、第1バウンダリCaseIを設定し、クロック入力バッファ240のすぐ後ろに、第2バウンダリCaseIIを設定し、クロック発生部及びバッファ部242のすぐ後ろに、第3バウンダリCaseIIIを設定する。クロック経路で、TSV位置を第1バウンダリないし第3バウンダリCaseIないしCaseIIIそれぞれに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のTSVバウンダリの外側回路ブロックは、使われない。すなわち、TSV位置を、第1バウンダリCaseIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のクロックパッドCLKは、使われない。マスターチップ110のクロックパッドCLKは、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。マスターチップ110のクロックパッドCLKは、半導体装置100の電極パッド116aに連結される。TSV位置を第2バウンダリCaseIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のクロックパッドCLKそしてクロック入力バッファ240は、使われない。マスターチップ110のクロックパッドCLKとクロック入力バッファ240は、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。TSV位置を第3バウンダリCaseIIIに設定すれば、第1スレーブチップないし第3スレーブチップ120,130,140のクロックパッドCLK、クロック入力バッファ240そしてクロック発生部及びバッファ部242は、使われない。マスターチップ110のクロックパッドCLK、クロック入力バッファ240そしてクロック発生部及びバッファ部242は、第1スレーブチップないし第3スレーブチップ120,130,140に共有される。マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とがスタックされた状態において、TSVバウンダリは、TSV個数、スレーブチップ120,130,140のサイズ、TSV変動による安定した動作特性immunitytoTSVvariation、ロードデカップリング、そしてロジック回路設計の単純化などを考慮して設定されることが望ましい。特に、データ入力経路、データ出力経路そしてアドレス/コマンド経路で、TSV位置が、第1バウンダリCaseIから第5バウンダリCaseVの方向に行くに従い、順次TSV個数が増加する。これによって、同種に設計されるマスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140との面積が拡大しうる。TSVの最小ピッチ/サイズpitch/sizeは、半導体製造工程のデザインルールによって決定されるので、デザインルールを考慮して、第1バウンダリないし第5バウンダリCaseIないしCaseVのうち最適のバウンダリを決定することができる。一方、もしマスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140とが異種のチップである場合、第1スレーブチップないし第3スレーブチップ120,130,140で使われない回路ブロックは、設計されなくてもよいので、第1スレーブチップないし第3スレーブチップ120,130,140の面積はマスターチップ110面積より小さくともよい。TSV変動による安定した動作特性と、ロジック回路設計の単純化とを考慮し、図4のデータ出力経路上で、TSVバウンダリ設定を第4バウンダリに決定することができる。これによって、第1スレーブチップないし第3スレーブチップ120,130,140の読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQは、使われずに、マスターチップ110に存在する読み取りFiFo222、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQを、第1スレーブチップないし第3スレーブチップ120,130,140が共有することになる。スタックされた第1スレーブチップないし第3スレーブチップ120,130,140間に、製造工程上の変動要素が存在しうる。その場合、第1スレーブチップないし第3スレーブチップ120,130,140で出力される読み取りデータが、TSVを介して、マスターチップ110の読み取りFiFo222に達する時間が互いに異なりうる。マスターチップ110の読み取りFiFo222では、第1スレーブチップないし第3スレーブチップ120,130,140の読み取りデータが有する個別的な到達遅延時間をトラックキングすることができない。これを解決するために、マスターチップ110と第1スレーブチップないし第3スレーブチップ120,130,140は、図7のような読み取りFiFo制御部を含む。図7は、本発明の一実施形態による読み取りFiFo制御部について説明する図面である。図7は、説明の便宜のために、マスターチップ110と、マスターチップ110のすぐ上にスタックされた第1スレーブチップ120とに含まれる読み取りFiFo制御部710、720について説明する。マスターチップ110は、メモリセルアレイブロック205図2及び図4から出力される読み取りデータRD1[3:0],RD1[7:4]を駆動するデータ入出力駆動部220、読み取り命令から発せられる第1整列信号FRP_PDLを駆動するコマンドデコーダ236、マスターチップ110または第1スレーブチップ120から提供される第1整列信号FRP_PDLに応答し、第3整列信号PDL[1:0]を発するカウンタ700、チップ識別信号CIDと第1整列信号FRP_PDLとに応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0]、RD0[7:4]とを、読み取りFiFo222に伝達する読み取りFiFo制御部710、そして第3整列信号PDL[1:0]に応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを順次に保存する読み取りFiFo222を含む。第1スレーブチップ120は、マスターチップ110と同一に構成される。図4で説明した通り、データ出力経路上で、TSVバウンダリ設定が第4バウンダリに決定される場合、第1スレーブチップ120の読み取りFiFo222、及びその後の回路ブロック、すなわち、パラレルツーシリアル変換部224、データストローブ出力バッファ226、データ出力バッファ228、データストローブパッドDQSそしてデータ入出力パッドDQが、使われないということを説明した。本実施形態では、第1スレーブチップ120の読み取りFiFo制御部720内の第1MUX部722及び第2MUX部724の出力が、第1TSV160a及び第2TSV160bを介して、マスターチップ110の第1MUX部712及び第2MUX部714の出力と連結される。これによって、第1スレーブチップ120の読み取りFiFo制御部720内の第3MUX部726、ORゲート728そしてバッファ727は、使われない。マスターチップ110の読み取りFiFo制御部710内の第3MUX部716、ORゲート718そしてバッファ717が、第1スレーブチップ120に共有される。マスターチップ110の読み取りFiFo制御部710は、第1MUX部ないし第3MUX部712,714,718、ORゲート716そしてバッファ717を含む。第1MUX部712は、1つの入力端Iと、2個の出力端O1,O2とから構成される。第1MUX部712の入力端Iは、データ入出力駆動部220を介して伝えられる読み取りデータらRD1[3:0],RD1[7:4]を入力する。第1MUX部712は、マスターチップ110のチップ識別信号CIDに応答し、第1信号ライン704と連結される第1出力端O1に読み取りデータRD1[3:0],RD1[7:4]を出力する。第1MUX部712の第2出力端O2は、第2信号ライン706と連結される。第2信号ライン706は、マスターチップ110と第1スレーブチップ120とを連結させる第1TSV160aに連結される。例示的には、マスターチップ110のチップ識別信号CIDは、0に設定し、第1スレーブチップ120のチップ識別信号CIDは1に設定することができる。第2信号ライン704は、第1TSV160aを介して、第1スレーブチップ120の第1MUX部722の出力と連結される。第1スレーブチップ120の第1MUX部722は、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]を入力端Iに入力させ、第1スレーブチップ120のチップ識別信号CIDに応答し、読み取りデータRD0[3:0],RD0[7:4]を、第2信号ライン723と連結される第2出力端O2に出力する。第1スレーブチップ120の第2信号ライン723は、第1TSV160aを介して、第1マスターチップ110の第2信号ライン704と連結される。これによって、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]が、第1マスターチップ110の第2信号ライン704に伝えられる。第2MUX部714は、1つの入力端Iと、2個の出力端O1,O2とから構成される。コマンドデコーダ236によって駆動される第1整列信号FRP_PDLを、入力端Iに入力させる。第2MUX部714は、マスターチップ110のチップ識別信号CIDに応答し、第3信号ライン706と連結される第1出力端O1に、第1整列信号FRP_PDLを出力する。第2MUX部714の第2出力端O2は、第4信号ライン708と連結される。第4信号ライン708は、マスターチップ110と第1スレーブチップ120とを連結させる第2TSV160bに連結される。第4信号ライン708は、第2TSV160bを介して、第1スレーブチップ120の第2MUX部724の出力と連結される。第1スレーブチップ120の第2MUX部724は、第1スレーブチップ120の第1整列信号FRP_PDLを入力端Iに入力させ、第1スレーブチップ120のチップ識別信号CIDに応答し、第1整列信号FRP_PDLを、第4信号ライン725と連結される第2出力端O2に出力する。第1スレーブチップ120の第4信号ライン725は、第2TSV160bを介して、第1マスターチップ110の第4信号ライン708と連結される。これによって、第1スレーブチップ120の第1整列信号FRP_PDLが、第1マスターチップ110の第4信号ライン708に伝えられる。マスターチップ110の第1整列信号FRP_PDLが伝えられる第3信号ライン706と、第1スレーブチップ120の第1整列信号FRP_PDLが伝えられる第4信号ライン708は、ORゲート716に連結される。ORゲート716の出力は、バッファ717を介して、第2整列信号FRP_QCTRLとして発せられる。第2整列信号FRP_QCTRLは、マスターチップ110の第1整列信号FRP_PDLと、第1スレーブチップ120の第1整列信号FRP_PDLとがいずれも含まれた信号である。また、ORゲート716の出力であるマスターチップ110の第1整列信号FRP_PDLと、第1スレーブチップ120の第1整列信号FRP_PDLは、カウンタ700に提供され、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを、読み取りFiFo222に順次に保存させる第3整列信号PDL[1:0]として発せられる。第3MUX部718は、2個の入力端I1,I2と、1つの出力端Oとから構成される。第3MUX部716は、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]が伝えられる第1信号ライン702が、第1入力端I1と連結され、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]が伝えられる第2信号ライン704が、第2入力端I2と連結される。第3MUX部716は、第2整列信号FRP_QCTRLに応答し、第1入力端I1及び第2入力端I2に入力されるマスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを出力端Oに出力する。第3MUX部718の出力端Oは、読み取りFiFo222と連結される。読み取りFiFo222は、第3整列信号PDL[1:0]に応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを順次に保存する。読み取りFiFo222に保存されたマスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、FiFo出力制御信号EXTCLKに応答して順次に出力されるDIOB[3:0]。マスターチップ110の読み取りFiFo制御部710は、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]が、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と互いに異なる遅延時間で、マスターチップ110に達しても、第3MUX部718で、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]、またはマスターチップ110の読み取りデータRD1[3:0],RD1[7:4]を選択的に読み取りFiFo222に伝達する。これによって、カレントバーンcurrentburn現象が発生しない。カレントバーン現象は、図7の比較例として提供される図8で説明する。図8で、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]は、第1イネーブル信号TSVEN_Mに応答する第1tri-stateバッファ810を介して、第1信号ライン802に伝えられる。第1イネーブル信号TSVEN_Mは、マスターチップ110で発せられる信号である。第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、第2イネーブル信号TSVEN_Sに応答する第2tri-stateバッファ820を介して、第2信号ライン822に伝えられる。第2イネーブル信号TSVEN_Sは、第1スレーブチップ120で発せられる信号である。第2信号ライン822は、TSV160cを介して、第1信号ライン802と連結される。第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、TSV160cを介して、第1信号ライン802に伝えられる。第1信号ライン802に伝えられるマスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、読み取りFiFo222に順次に保存された後で出力される。マスターチップ110と第1スレーブチップ120とがそれぞれ有する半導体製造工程上の変動要素によって、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とが、読み取りFiFo222に達する時間が互いに異なりうる。マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とのギャップレスgap-lessデータ出力動作がなされれば、第1信号ライン802、TSV160そして第2信号ライン822の上で読み取りデータ衝突が起こりうる。例えば、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]が、ロジックハイレベルであり、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]が、ロジックローレベルである場合、第2tri-stateバッファ820、第1信号ライン802、TSV160そして第1tristateバッファ810の間で、電流経路800が形成される。この電流経路800によって、カレントバーン現象が誘発される。ギャップレスデータ出力動作時に発生するカレントバーン現象は、図7の第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]と、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]とが互いに分離された第1信号ライン702及び第2信号ライン704を介して、マスターチップ110に伝えられ、第3MUX部718を介して、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]と、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]とを、選択的に読み取りFiFo222に伝達する読み取りFiFo制御部710によって防止される。図8の第1tri-stateバッファ810及び第2tri-stateバッファ820それぞれは、マスターチップ110と第1スレーブチップ120とで発せられる第1イネーブル信号TSVEN_M及び第2イネーブル信号TSVEN_Sに応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを駆動する。これに対して、図8の読み取りFiFo制御部710,720は、マスターチップ110及び第1スレーブチップ120それぞれに固有なチップ識別信号CIDによって、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]と、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]とを選択的に伝達する。これによって、図7のマスターチップ110と第1スレーブチップ120は、第1イネーブル信号TSVEN_M及び第2イネーブル信号TSVEN_S発生のための別途の回路ブロックを具備しなくてもよいという利点がある。前述の図7の半導体装置100の読み取りFiFo制御部710,720の動作タイミングダイヤグラムは、図9の通りである。図9を参照すれば、スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]と、第1整列制御信号FRDTPが提供され、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1整列制御信号FRDTPとが提供される。第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、マスターチップ110の第2信号ライン704に伝えられ、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]は、マスターチップ110の第1信号ライン702に伝えられる。その後、マスターチップ110の第1整列信号FRP_PDLと、第1スレーブチップ120の第1整列信号FRP_PDLとを含む第2整列信号FRP_QCTRLとして発せられる。第2整列信号FRP_QCTRLに応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、読み取りFiFo222に伝えられる。読み取りFiFo222は、第3整列信号PDL[1:0]に応答し、マスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]とを順次に保存する。読み取りFiFo222に保存されたマスターチップ110の読み取りデータRD1[3:0],RD1[7:4]と、第1スレーブチップ120の読み取りデータRD0[3:0],RD0[7:4]は、FiFo出力制御信号EXTCLKに応答し、順次に出力されるDIOB[3:0]。図10は、本発明の一実施形態による半導体装置100のグローバル制御方法について説明する図面である。図10を参照すれば、半導体装置100内のスタックされたマスターチップ110及び第1スレーブチップないし第3スレーブチップ120,130,140それぞれは、前述の図2の半導体メモリ装置200と等価である。半導体装置100は、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とからなる多数個のランクrankから構成される。ランクは、同時に同じコマンドCDMとアドレスADDRとを入力されるDRAMチップの集合として定義することができる。通常ランクは、チップ選択信号CSによって区分される。例示的には、第1ランクであるマスターチップ110は、コマンドパッドCMDに印加される第1チップ選択信号CS0によって駆動され、第2ランクである第1スレーブチップ120は、第2チップ選択信号CS1によって駆動され、第3ランクである第2スレーブチップ130は、第3チップ選択信号CS2によって駆動され、第4ランクである第3スレーブチップ140は、第4チップ選択信号CS3によって駆動される。マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とがいずれも共に動作される場合、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とを制御するロジック回路は、マスターチップ110に存在することになる。例えば、データ出力経路上のTSVバウンダリが、第4バウンダリに決定される場合、マスターチップ110に位置する遅延同期回路260、レイテンシ制御部262、読み取りFiFo222、パラレルツーシリアル変換部224、そしてデータ入出力,コマンド及びアドレス関連ロジック回路が、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とを制御するグローバル制御回路1000になる。グローバル制御回路1000は、どんなランクのチップで読み取り動作がなされても、動作することが望ましい。図11は、図10のグローバル制御回路1000を制御するグローバルチップ選択信号発生回路について説明する図面である。図11は、説明の便宜のために、マスターチップ110と、マスターチップ110のすぐ上にスタックされた第1スレーブチップ120とに含まれるグローバルチップ選択信号発生回路1110,1120について説明する。マスターチップ110のグローバルチップ選択信号発生回路1110は、マスターチップ110のチップ識別ヒューズ部1111から発せられるマスターチップ識別信号CIDの反転信号と、第1チップ選択信号CS0とを入力する第1NANDゲート1112;マスターチップ識別信号CIDと、第2チップ選択信号CS1とを入力する第2NANDゲート1113;第1NANDゲート1112及び第2NANDゲート1113の出力を入力する第1ORゲート1114;を含む。第1ORゲート1114の出力は、自体チップ選択信号CS_MEとして発せられる。自体チップ選択信号CS_MEは、マスターチップ110が選択されたことを示す。マスターチップ110は、自体チップ選択信号CS_MEに応答して動作される。そして、マスターチップ110のグローバルチップ選択信号発生回路1110は、マスターチップ識別信号CIDと、第1チップ選択信号CS0とを入力する第3NANDゲート1115;マスターチップ識別信号CIDの反転信号と、第2チップ選択信号CS1とを入力する第4NANDゲート1116;第3NANDゲート1115及び第4NANDゲート1116の出力を入力する第2ORゲート1117;を含む。第2ORゲート1117の出力は、他のチップ選択信号CS_OTHERとして発せられる。他のチップ選択信号CS_OTHERは、マスターチップ110以外の他のチップ、すなわち、第1スレーブチップ120が選択されたことを示し、第1スレーブチップ120が動作されるということを暗示する。自体チップ選択信号CS_MEと、他のチップ選択信号CS_OTHERは、第3ORゲート1118に入力され、第3ORゲート1118の出力は、全てのチップ選択信号CS_ALLとして発せられる。全てのチップ選択信号CS_ALLは、マスターチップ110が選択されるか、または第1スレーブチップ120が選択される場合に活性化される。全てのチップ選択信号CS_ALLは、マスターチップ110または第1スレーブチップ120が動作されるとき、図10のグローバル制御回路1000を活性化させ、マスターチップ110及び第1スレーブチップ120での読み取り動作がなされるように制御する。スレーブチップ120のグローバルチップ選択信号発生回路1120は、マスターチップ110のグローバルチップ選択信号発生回路1110の構成と同一である。ただし、マスターチップ110のチップ識別信号1111は、例示的に0に設定したのに対して、第1スレーブチップ120のチップ識別信号1121は、1に設定した点で違いがある。マスターチップ110のチップ識別ヒューズ部1111から発せられるマスターチップ識別信号は、マスターチップ110に、ロジック0でセッティングされうる。スレーブチップ120のチップ識別ヒューズ部1121から発せられるスレーブチップ識別信号は、第1スレーブチップ120に、ロジック1でセッティングされうる。第1スレーブチップ110の自体チップ選択信号CS_MEは、第1スレーブチップ110が選択されて動作されるということを示す。第1スレーブチップ110の他のチップ選択信号CS_OTHERは、第1スレーブチップ120以外の他のチップ、すなわち、マスターチップ110が選択されたことを示す。第1スレーブチップ120の全てのチップ選択信号CS_ALLは、マスターチップ110及び/または第1スレーブチップ120が選択されたことを示す。第1スレーブチップ120の全てのチップ選択信号CS_ALLは、実際には使われない。図12は、本発明の一実施形態によるグローバルコマンド発生回路について説明する図面である。図12は、説明の便宜のために、マスターチップ110と、マスターチップ110のすぐ上にスタックされた第1スレーブチップ120とに含まれるグローバルコマンド発生回路1210,1220について説明する。マスターチップ110のグローバルコマンド発生回路1210は、第1チップ選択信号パッド1211及び第2チップ選択信号パッド1212、第1バッファないし第4バッファ1213,1214,1215,1216、第1ラッチ1217及び第2ラッチ1218そしてコマンドデコーダ236を含む。マスターチップ110の第1チップ選択信号パッド1201に入力される第1チップ選択信号/CS0は、第1バッファ1213及び第2バッファ1214を介して、第1信号ライン1201に連結され、第2チップ選択信号パッド1212に入力される第2チップ選択信号/CS1は、第3バッファ1215及び第4バッファ1216を介して、第2信号ライン1202に連結される。第1信号ライン1201に伝えられる第1チップ選択信号/CS0は、内部クロック信号PCLKFに応答する第1ラッチ1217に保存された後、コマンドデコーダ236に提供される。第2信号ライン1202に伝えられる第2チップ選択信号/CS1は、マスターチップ110の内部クロック信号PCLKFに応答する第2ラッチ1218に保存された後、コマンドデコーダ236に提供される。マスターチップ110のコマンドデコーダ236は、マスターチップ110のチップ識別信号CIDと、読み取り及び書き込み命令RD/WRを含むコマンドCMDとに応答し、自体のコマンド信号CMD_ME、または全てのコマンド信号CMD_ALLを発する。コマンドデコーダ236は、図11で説明したグローバルクロック信号発生部1110を内在させる。自体コマンド信号CMD_MEは、マスターチップ110のチップ識別信号と、第1チップ選択信号/CS0とに応答し、現在入力されるコマンドが、マスターチップ110のコマンドであることを示す。マスターチップ110は、自体コマンド信号CMD_MEによって動作モードとなる。全てのコマンド信号CMD_ALLは、現在入力されるコマンドが、マスターチップ110または第1スレーブチップ120のコマンドであることを示す。全てのコマンド信号CMD_ALLは、マスターチップ110が選択されるか、または第1スレーブチップ120が選択される場合に活性化される。全てのコマンド信号CMD_ALLは、マスターチップ110または第1スレーブチップ120が動作されるとき、図10のグローバル制御回路1000を活性化させ、マスターチップ110及び第1スレーブチップ120での読み取り/書き込み動作がなされるように制御する。第1信号ライン1201に伝えられる第1チップ選択信号/CS0と、第2信号ライン1202に伝えられる第2チップ選択信号/CS1は、TSV160d,160eを介して、第1スレーブチップ120のグローバルコマンド発生回路1220に連結される。第1スレーブチップ120のグローバルコマンド発生回路1220は、マスターチップ110のグローバルコマンド発生回路1210の構成と同一である。第1スレーブチップ120のグローバルコマンド発生回路1220は、第1TSV160dと連結される第3信号ライン1203で第1チップ選択信号/CS0を受信し、第2TSV160eと連結される第4信号ライン1204で第2チップ選択信号/CS1を受信する。第1スレーブチップ120のグローバルコマンド発生回路1220で、第1TSV160d及び第2TSV160eと連結される第3信号ライン1203及び第4信号ライン1204以前の回路構成、すなわち、第1チップ選択信号パッド1221及び第2チップ選択信号パッド1222、第1バッファないし第4バッファ1223,1224,1225,1226は、使われない。第3信号ライン1203に伝えられた第1チップ選択信号/CS0は、第1スレーブチップ120の内部クロック信号PCLKFに応答する第1ラッチ1227に保存された後、第1スレーブチップ120のコマンドデコーダ236に提供される。第4信号ライン1203に伝えられた第2チップ選択信号/CS1は、第1スレーブチップ120の内部クロック信号PCLKFに応答する第2ラッチ1228に保存された後、第1スレーブチップ120のコマンドデコーダ236に提供される。第1スレーブチップ120のコマンドデコーダ236は、第1スレーブチップ110のチップ識別信号CIDと、読み取り及び書き込み命令RD/WRを含むコマンドCMDとに応答し、自体コマンド信号CMD_MEを発する。第1スレーブチップ120のコマンドデコーダ236は、図11で説明したグローバルクロック信号発生部1120を内在させる。自体コマンド信号CMD_MEは、第1スレーブチップ120のチップ識別信号と、第2チップ選択信号/CS1とに応答し、現在入力されるコマンドが第1スレーブチップ120のコマンドであることを示す。第1スレーブチップ120は、自体コマンド信号CMD_MEによって動作モードとなる。図11のグローバルチップ選択信号発生回路と、図12のグローバルコマンド発生回路とで説明されている概念は、マスターチップ110のオンダイターミネーション部以下、ODT部と称すると、第1スレーブチップ120のODT部とにも同一に適用することができる。マスターチップ110のODT部は、マスターチップ110が選択されるか、または第1スレーブチップ120が選択される場合に活性化され、第1スレーブチップ120のODT部は、第1スレーブチップ120だけ選択された時に活性化されるように設計されることができる。一方、スタックされたマスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140は、コマンド/アドレス/データ書き込み/データ読み取りと関連する信号が、TSVを介して互いに連結される。データ読み取りと関連する信号経路は、図13に図示されている通りである。図13は、マスターチップ110でのローカル読み取り制御経路と、グローバル読み取り制御経路とを示している。ローカル読み取り制御経路1300は、マスターチップ110自体の読み取り制御経路を示し、グローバル読み取り制御経路1350は、TSVを介して、マスターチップ110と連結される第1スレーブチップないし第3スレーブチップ120,130,140と関連する読み取り制御経路を示している。ローカル読み取り制御経路1300には、コマンドCMDを受信するコマンドバッファ232、フリップフロップ234、読み取りコマンドデコーダ1310、そしてアディティブレイテンシシフタレジスタALQ1312が含まれ、読み取り制御信号RD_CTRLが発せられる。読み取り制御信号RD_CTRLに応答し、メモリセルアレイブロック205に保存されたデータが、データ入出力ドライバIOSA220に伝えられ、読み取りFiFo222、パラレルツーシリアル変換部224、出力バッファ228そしてデータ入出力パッドDQを介して出力される。マスターチップ110のローカル読み取り制御経路1300は、マスターチップ110のチップ選択信号CS0に応答して活性化される。グローバル読み取り制御経路1350は、コマンドCMDを受信するコマンドバッファ232、フリップフロップ234、読み取りコマンドデコーダ複写部replicacircuitREADCmdDec1310cそしてアディティブレイテンシシフタレジスタ複写部ALQ1312cを含み、複写された読み取り制御信号RD_CTRL_Cを発する。アディティブレイテンシシフタレジスタ1312と、アディティブレイテンシシフタレジスタ複写部1312cは、クロック信号CLK,CLKBを受信するクロック入力バッファ240と、クロックバッファ部242とによって制御される。複写された読み取り制御信号RD_CTRL_Cは、レイテンシ制御部262と、FiFo出力制御部FIFOINCONTROL1318とに提供され、読み取りFiFo222を制御する。読み取りFiFo222には、マスターチップ110のメモリセルアレイブロック205に保存されたデータ、または第1スレーブチップないし第3スレーブチップ120,130,140から出力されるデータが伝えられる。読み取りFiFo222に伝えられたデータは、パラレルツーシリアル変換部224、出力バッファ228そしてデータ入出力パッドDQを介して出力される。読み取りFiFo222は、レイテンシ制御部262で発せられるレイテンシ制御信号LAT_CTRLに応答するFiFo出力制御部1318によって制御される。レイテンシ制御部262は、複写されたduplicated読み取り制御信号RD_CTRL_Cと、内部クロック信号I_CLKとに応答し、レイテンシ制御信号LAT_CTRLを発する。複写された読み取り制御信号RD_CTRL_Cは、コマンドCMDを受信するコマンドバッファ232;フリップフロップ234;読み取りコマンドデコーダ複写部1310cとアディティブレイテンシシフタレジスタ複写部1312cとからなるグローバル読み取り制御経路1350;を介して発せられる。内部クロック信号I_CLKは、クロック信号CLK,CLKBを受信するDLL240、第1DLL複写遅延部1322そして読み取り複写遅延部1324を介して発せられる。第1DLL複写遅延部1322及び第2DLL複写遅延部1326は、DLL1320を複写したブロックであり、DLL1320の動作遅延時間を反映するために使われる。読み取り複写遅延部1324は、DLL1320の出力クロックが、パラレルツーシリアル変換部224に印加される経路、すなわち、クロック出力パス1328上の遅延を補償する。前述の図10のグローバル制御回路ブロック1000についてさらに具体的に述べれば、特に、グローバル読み取り制御関連回路は、コマンドバッファ232、フリップフロップ234、読み取りコマンドデコーダ1310、アディティブレイテンシシフタレジスタ1312、読み取りコマンドデコーダ複写部1310c及びアディティブレイテンシシフタレジスタ複写部1312c、クロック入力バッファ240、クロックバッファ部242、DLL1320、第1DLL複写遅延部1322及び第2DLL複写遅延部1326、読み取り複写遅延部1324、クロック出力パス1328、読み取りFiFo222、パラレルツーシリアル変換部224、出力バッファ228そしてデータ入出力パッドDQからなる。グローバル制御回路ブロック1000は、マスターチップ110のチップ選択信号CS0、またはスレーブチップのチップ選択信号CS1に応答して活性化される。レイテンシ制御部262は、一般的に、直列連結された多数個のフリップフロップから構成される。レイテンシ制御部262の最初のフリップフロップは、読み取り制御信号RD_CTRL_Cと内部クロック信号I_CLKとを受信するが、それら信号間のマージンを保証することになる。半導体製造工程、電圧、温度などの変動PVT変動にかかわらず、読み取り制御信号RD_CTRL_Cと内部クロック信号I_CLKとのマージンを保証するために、内部クロック信号I_CLKは、第1DLL複写遅延部1322と、読み取り複写遅延部1324とを介して発せられるように設計される。コマンドCMDとクロック信号CLK,CLKBとが、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140との間に連結されるTSV1302,1304が存在する信号経路を介して伝えられる場合、コマンドCMDとクロック信号CLK,CLKBは、マスターチップ110と、スレーブチップ120,130,140とのいずれでもTSV負荷を受けることになる。ところで、DLL1320に入っていくクロック信号CLK,CLKBは、TSV負荷を受けない。読み取り制御信号RD_CTRL_Cは、内部クロック信号I_CLKよりも、TSV負荷による遅延時間、例えば、500psほどの遅延スキューを有し、レイテンシ制御部262に提供される。これによって、レイテンシ制御部262の最初のフリップフロップで、読み取り制御信号RD_CTRL_Cと内部クロック信号I_CLKとのマージンが低減する問題点がある。これによって、マスターチップ110のコマンドCMDと、クロック信号CLK,CLKBは、TSV1302,1304をバイパスさせてTSV負荷を受けないようにし、スレーブチップ120,130,140のコマンドCMDと、クロック信号CLK,CLKBは、TSVを受けさせる方案が提案される。図14は、マスターチップ110の経路と、スレーブチップ120,130,140の経路とが区分されるように設計されたTSVI/Oモジュールを示している。図14のTSVI/Oモジュール1400は、図13のTSV1302領域に代替され、マスターチップ110と、スレーブチップ120,130,140とに含まれる。図14を参照すれば、TSVI/Oモジュール1400は、コマンドバッファ232を介して伝えられるコマンドCMDを受信する第1経路1410と、第2経路1420とを含む。第1経路1410は、チップ識別信号CIDに応答する第1インバータ1411を含む。第2経路1420は、チップ識別信号CIDに応答するバッファ1421、バッファ1421出力とTSV1302とに連結されるラッチ部1422、ラッチ部1422の出力を入力する第2インバータ1423、そしてチップ識別信号CIDに応答し、第2インバータ1423の出力を入力する第3インバータ1424を含む。第1インバータ1411の出力と、第3インバータ1424の出力は、第5インバータ1426に入力される。第5インバータ1426の出力は、図13のフリップフロップ234に提供される。マスターチップ110は、マスターチップ110のチップ識別信号CID、例えば、0に応答して、TSVI/Oモジュール1400の第1経路1410を介して、コマンドCMDを受信する。スレーブチップ120,130,140のうち、例示的には第1スレーブチップ120は、第1スレーブチップ120のチップ識別信号、例えば、1に応答して、TSVI/Oモジュール1400の第2経路1420を介して、コマンドCMDを受信する。マスターチップ110のコマンドCMDは、TSVを経ないために、TSV負荷を有さない。第1スレーブチップ120のコマンドCMDは、TSV1302を経るために、TSV負荷を有する。本実施形態では、コマンドCMDを受信するTSVI/Oモジュール1400について説明しているが、アドレス/データ入力/クロック信号ADDR/DIN/CLKを受信する場合にも、TSVI/Oモジュール1400を適用することができる。この場合、マスターチップ110のアドレス/データ入力/クロック信号ADDR/DIN/CLKは、第1経路1410を介して入力されてTSV負荷を有さず、スレーブチップ120,130,140のアドレス/データ入力/クロック信号ADDR/DIN/CLKは、第2経路1420を介して入力されてTSV負荷を有する。多数個のチップをスタックする3Dデバイスで、層別に互いに異なる回路構成が要求される場合、ウェーハレベルでこれを区分すれば、層別ウェーハ管理が別途に必要である。このために、生産性の観点から不利であるという面がある。図15Aのように、物理的に同一であるチップを組み込み、組み込んだ後でパワーアップされるとともに、チップが電気的に自動区分されるようにすることができるならば、回路構成が層別に互いに異なる3Dデバイスを具現することができる。層別に互いに異なる3Dデバイスを具現するために必要な構成要素としては、電気的にチップ識別信号CIDを付与する手段と、チップ識別信号CIDを受信し、各層別に構成回路、I/Oタイプなどを電気的に区別する手段とがある。電気的にチップ識別信号CIDを付与する手段としては、カウンタ方式を採用することができる。全ての層に同じ回路を有するチップで、チップ識別信号CIDを入力され、各層別に設計目的に合うように構成要素を互いに異なるように構成するロジック回路が、図15Bに図示されている。図15Bを参照すれば、ロジック回路1500は、マスターチップ110と、第1スレーブチップ120とに同一に存在する。ロジック回路1500は、入力信号INを受信する第1MUX部1501、第1回路1503及び第2回路1505、そして出力信号OUTを出力する第2MUX部1507を含む。第1MUX部1501は、チップ識別信号CIDに応答し、入力信号INを第1回路1503または第2回路1505に選択的に伝達する。第1回路1503と第2回路1505は、互いに異なる回路構成を有する。第2MUX部1507は、チップ識別信号CIDに応答し、第1回路1503の出力または第2回路1505の出力を、出力信号OUTに選択的に出力する。マスターチップ110のチップ識別信号CIDが、例えば0であり、第1スレーブチップ120のチップ識別信号CIDが、例えば1である場合を仮定する。マスターチップ110のロジック回路1500は、マスターチップ110のチップ識別信号CID0に応答し、入力信号INを第1MUX部1501を介して、第1回路1503に伝達し、第1回路1503の出力は、第2MUX部1507を介して、出力信号OUTに出力する。第1スレーブチップ120のロジック回路1500は、第1スレーブチップ120のチップ識別信号CID1に応答し、入力信号INを、第1MUX部1501を介して第2回路1505に伝達し、第2回路1505の出力は、第2MUX部1507を介し、出力信号OUTに出力する。これによって、同じロジック回路1500を有するマスターチップ110と第1スレーブチップ120とで、マスターチップ110は、第1回路Ckt01503によって構成され、第1スレーブチップ120は、第2回路Ckt11505によって構成される。全ての層に同じ回路を有するチップで、該当するチップを活性化させるチップ選択信号とチップ識別信号とに応答し、グローバルチップ選択信号を発するロジック回路を具備することができる。このロジック回路は、図11で説明したマスターチップ110及び第1スレーブチップ120それぞれに含まれるグローバルチップ選択信号発生回路1110,1120であると説明することができる。すなわち、グローバルチップ選択信号発生回路1110,1120は、マスターチップ110が選択されるか、または第1スレーブチップ120が選択されたとき、マスターチップ110の全てのチップ選択信号CS_ALLを活性化させ、マスターチップ110と第1スレーブチップ120とに共有されるマスターチップ110のグローバル制御回路ブロック1000図10を活性化させる。そして、グローバルチップ選択信号発生回路1110,1120は、マスターチップ110だけ選択されたとき、マスターチップ110の自体チップ選択信号CS_MEを活性化させて、マスターチップ110を活性化させ、第1スレーブチップ120だけ選択されたとき、第1スレーブチップ120の自体チップ選択信号CS_MEを活性化させて、第1スレーブチップ120を活性化させる。全ての層に同じ回路を有するチップが積層された3Dデバイスで、ウェーハレベルテストに使われる回路ブロックと、パッケージレベルテストに使われる回路ブロックとに区分する必要がある。図16は、マスターチップ110と第1スレーブチップ120とが積層された構造でのEDSElectricalDieSortレベルテスト経路と、パッケージレベルテスト経路とを示している。図16を参照すれば、マスターチップ110のEDSレベルテスト経路と、パッケージレベルテスト経路は、コマンド経路、クロック経路、データ経路そしてデータストローブ信号経路を含む。マスターチップ110のEDSレベルテスト経路と、パッケージレベルテスト経路は、同一である。マスターチップ110のコマンド経路は、コマンドCMDを受信するコマンドパッド1611、コマンドCMDを入力する入力バッファ1614、チップ識別信号CIDに応答し、コマンドCMDを第1信号ライン1601に伝達するドライバ1615、そして第2信号ライン1602のクロック信号CLKに応答し、第1信号ライン1601のコマンドCMDをラッチするラッチ部1618からなる。マスターチップ110のクロック経路は、クロックパッド1612,1613で受信されるクロック信号CLK,CLKBを入力するクロック入力バッファ1616、チップ識別信号CIDに応答し、クロック信号CLKを第2信号ライン1602に伝達するドライバ1617、そして第2信号ライン1602のクロック信号CLKを内部回路に伝達するバッファ部1619からなる。マスターチップ110のデータ経路は、データDを受信するデータパッド1621、データDを入力するデータ入力バッファ1623、チップ識別信号CIDに応答し、データDを第3信号ライン1603に伝達するドライバ1624、そして第4信号ライン1603のデータストローブ信号DSに応答し、第3信号ライン1603のデータDをラッチするラッチ部1627からなる。マスターチップ110のデータストローブ信号経路は、データストローブ信号パッド1622に受信されるデータストローブ信号DSを入力する入力バッファ1625、チップ識別信号CIDに応答し、データストローブ信号DSを第4信号ライン1604に伝達するドライバ1626、そして第4信号ライン1604のデータストローブ信号DSを、内部回路に伝達するバッファ部1628からなる。第1スレーブチップ120は、マスターチップ110のコマンド経路、クロック経路、データ経路そしてデータストローブ信号経路上の回路構成と同一に構成される。第1スレーブチップ120のEDSレベルテスト経路と、パッケージレベルテスト経路は、互いに異なる。第1スレーブチップ120のEDSレベルテスト経路は、マスターチップ110のEDSテスト経路と同一に、コマンドパッド1631、入力バッファ1634、ドライバ1635、第5信号ライン1605そしてラッチ部1638からなるコマンド経路;クロックパッドCLK,CLKB、クロック入力バッファ1636、ドライバ1637、第6信号ライン1606そしてバッファ部1639からなるクロック経路;データパッド1641、データ入力バッファ1643、ドライバ1644、第7信号ライン1607そしてラッチ部1647からなるデータ経路;データストローブ信号パッド1642、入力バッファ1645、ドライバ1646、第8信号ライン1608そしてバッファ部1648からなるデータストローブ信号経路;を含む。第1スレーブチップ120のEDSレベルテスト経路は、第1スレーブチップ120のチップ識別信号CIDに応答して形成される。第1スレーブチップ120のパッケージレベルテストは、マスターチップ110のコマンド経路、クロック経路、データ経路そしてデータストローブ信号経路を利用し、TSV160f,160g,160h,160iを介して、マスターチップ110からコマンドCMD、クロック信号CLK、データDそしてデータストローブ信号DSを伝達される。第1スレーブチップ120の第5信号ライン1605は、TSV160fを介して、マスターチップ110の第1信号ライン1601と連結され、マスターチップ110のコマンド経路を介して、第1信号ライン1601に伝えられるコマンドCMDを受信する。第1スレーブチップ120の第6信号ライン1606は、TSV160gを介して、マスターチップ110の第2信号ライン1602と連結され、マスターチップ110のクロック経路を介して、第2信号ライン1602に伝えられるクロック信号CLKを受信する。第1スレーブチップ120の第7信号ライン1607は、TSV160hを介して、マスターチップ110の第3信号ライン1603と連結され、マスターチップ110のデータ経路を介して、第3信号ライン1603に伝えられるデータDを受信する。第1スレーブチップ120の第8信号ライン1608は、TSV160iを介して、マスターチップ110の第4信号ライン1603と連結され、マスターチップ110のデータストローブ信号経路を介して、第4信号ライン1604に伝えられるデータストローブ信号DSを受信する。パッケージレベルテスト時、第1スレーブチップ120のコマンド経路で、ラッチ部1638だけ使われ、コマンドパッド1631、入力バッファ1634そしてドライバ1635は、使われない。ラッチ部1638は、マスターチップ110の第2信号ライン1602で、TSV160gを介して、第6信号ライン1605に伝えられるクロック信号CLKに応答し、マスターチップ110の第1信号ライン1601から、TSV160fを介して第5信号ライン1605に伝えられるコマンドCMDをラッチする。第1スレーブチップ120のクロック経路で、バッファ部1639だけ使われ、クロックパッドCLK,CLKB、クロック入力バッファ1636そしてドライバ1637は、使われない。バッファ部1639は、マスターチップ110の第2信号ライン1602から、TSV160gを介して第6信号ライン1605に伝えられるクロック信号CLKを受信する。第1スレーブチップ120のデータ経路で、ラッチ部1647だけ使われ、データパッド1641、データ入力バッファ1643そしてドライバ1644は、使われない。ラッチ部1647は、マスターチップ110の第4信号ライン1604から、TSV160iを介して第8信号ライン1608に伝えられるデータストローブ信号DSに応答し、マスターチップ110の第3信号ライン1603から、TSV160hを介して第7信号ライン1607に伝えられるデータDをラッチする。第1スレーブチップ120のデータストローブ経路で、バッファ部1648だけ使われ、データストローブ信号パッド1642、入力バッファ1645そしてドライバ1646は、使われない。バッファ部1648は、マスターチップ110の第4信号ライン1604から、TSV160iを介して第8信号ライン1608に伝えられるデータストローブ信号DSを受信する。全ての層に同じ回路を有するチップが積層された3Dデバイスで、層別にI/Oタイプを互いに異なるように具現する必要がある。図17は、チップ識別信号CIDを入力され、各層別に設計目的に合うように、I/Oタイプinput/output/tri-stateによって、異なるように具現するロジック回路を示している。図17のマスターチップ110と第1スレーブチップ120とが積層された構造で、マスターチップ110及び第1スレーブチップ120それぞれは、入力信号INを受信して出力信号OUTを出力するドライバ1710,1730と、入力バッファ部1720,1740とを含む。マスターチップ110のドライバ1710は、第1スレーブチップ1730のドライバ1730と同一であり、マスターチップ110の入力バッファ部1720は、第1スレーブチップ1730の入力バッファ部1740と同一である。マスターチップ110のドライバ1710は、マスターチップ110に入力される入力信号INと、マスターチップ110のチップ識別信号CIDとを入力するNORゲート1711、マスターチップ110のチップ識別信号CIDを入力するインバータ1712、入力信号とインバータ1712の出力とを入力するNANDゲート1713、そして電源電圧VDDと接地電圧VSSとの間に直列連結されるPMOSPositiveMetalOxideSemiconductorトランジスタ1714並びにNMOSNegativeMetalOxideSemiconductorトランジスタ1715を含む。PMOSトランジスタ1714のゲートは、NANDゲート1713の出力に連結され、NMOSトランジスタ1715のゲートは、NORゲート1711の出力に連結される。マスターチップ110のドライバ1710の出力になるPMOSトランジスタ1714と、NMOSトランジスタ1715との連結ノードは、第1信号ライン1701と連結される。マスターチップ110の入力バッファ部1720は、ドライバ1710の出力と、チップ識別信号CIDとを入力するNANDゲート1721;NANDゲート1721の出力を入力するインバータ1722;を含む。第1スレーブチップ120のドライバ1730と入力バッファ部1740は、第1スレーブチップ120に入力される入力信号INと、第1スレーブチップ120のチップ識別信号CIDとに応答して動作される。第1スレーブチップ120のドライバ1730の出力が連結される第2信号ライン1702は、TSV160jを介して、マスターチップ110の第1信号ライン1701と連結される。マスターチップ110のチップ識別信号CIDは、例えば0に設定され、第1スレーブチップ120のチップ識別信号CIDは、例えば1に設定される。これによって、マスターチップ110のドライバ1710は、イネーブルされ、入力バッファ部1720は、ディセーブルされる。第1スレーブチップ120のドライバ1730は、ディセーブルされてtri-stateになり、入力バッファ部1740は、イネーブルされる。マスターチップ110に入力される入力信号INは、マスターチップ110のドライバ1710、第1信号ライン1701、TSV160j、第2信号ライン1702そして第1スレーブチップ120の入力バッファ部1740からなる経路に伝えられる。これによって、マスターチップ110は、ドライバとして動作し、第1スレーブチップ120は、レシーバreceiverとして動作する。図17は、マスターチップ110と第1スレーブチップ120とから構成される2層構造の3Dデバイスについて説明しているが、これから4層構造または層階構造の3Dデバイスに拡張することができる。図18は、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とがスタックされた4層構造の3Dデバイスを示している。図18を参照すれば、マスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とのチップ識別信号CIDは、第1コード信号及び第2コード信号C[1:0]の組み合わせからなる。マスターチップ110のチップ識別信号CIDは、第1コード信号及び第2コード信号C[1:0]が00であり、そして第1スレーブチップないし第3スレーブチップ120,130,140のチップ識別信号CIDそれぞれは、第1コード信号及び第2コード信号C[1:0]が、01、10、11であると設定される。これによって、第1コード信号及び第2コード信号C[1:0]00に応答して、マスターチップ110は、ドライバとして動作し、第1スレーブチップないし第3スレーブチップ120,130,140は、レシーバとして動作する。同様に、8層構造の3Dデバイスに拡張すれば、マスターチップと第1スレーブチップないし第7スレーブチップのチップ識別信号CIDは、第1コード信号ないし第3コード信号C[2:0]の組み合わせからなりうる。マスターチップのチップ識別信号CIDは、第1コード信号ないし第3コード信号C[2:0]が000であり、第1スレーブチップないし第7スレーブチップのチップ識別信号CIDそれぞれは、第1コード信号ないし第3コード信号C[2:0]が、001、010、011、100、101、110、111であると設定することができる。第1コード信号ないし第3コード信号C[2:0]000に応答し、マスターチップ110はドライバとして動作し、第1スレーブチップないし第3スレーブチップ120,130,140は、レシーバとして動作するように設計されることができる。図15Aに戻り、積層されたチップ110,120が物理的に同一であるためには、チップレイアウトはもとより、チップパッケージ上のバンプの位置、サイズ及び厚みが同一でなければならない。図15Aで、マスターチップ110と第1スレーブチップ120とが積層されることにより、第1スレーブチップ120のTSVパッドと連結されるバンプは、マスターチップ110のTSV突出部分と接触する。第1スレーブチップ120の電極パッドと連結されるバンプは、マスターチップ110のバックサイド面と接触して短絡するという問題が生じうる。従って、このようなバンプツーウェーハのバックサイド短絡現象を防止するための手段が必要である。図19は、バンプツーウェーハのバックサイド短絡現象を防止する第1実施形態のTSVツーバンプ空中連結方式を示している。図19を参照すれば、マスターチップ110の第1面112に、電極パッド1910とTSVパッド1911とが形成される。電極パッド1910は、マスターチップ110の第1面112に形成される回路パターンと連結され、TSVパッド1911は、マスターチップ110を貫通するTSV1914と連結される。電極パッド1910とTSVパッド1911とには、バンプ1912,1916がそれぞれ接触する。TSV1914は、マスターチップ110の第2面114の外側に突設される。電極パッド1910と連結されるバンプ1912は、PCBPrintedCircuitBoard基板150の電極152と接触する。第1スレーブチップ120は、マスターチップ110と同一であるので、第1スレーブチップ120の第1面122には、それぞれ電極パッド1910a並びにTSVパッド1911aと接触するバンプ1912a,1916aが存在し、TSVパッド1911aと連結されるTSV1914aは、第2面124の外側に突出している。マスターチップ110及び第1スレーブチップ120の第2面114,124に分離膜isolationLayer1950,1960が塗布されている。分離膜1950,1960は、ウェーハバックサイド面に存在する。第1スレーブチップ120の電極パッド1910aと連結されるバンプ1912aが、マスターチップ110の第2面114と接触しても、マスターチップ110の分離膜1950によって絶縁される。これによって、バンプツーウェーハのバックサイド短絡現象1902が防止される。図20は、バンプツーウェーハのバックサイド短絡現象を防止する第2実施形態のTSVツーバンプ空中連結方式を示している。図20を参照すれば、マスターチップ110の第1面112に、電極パッド2010と、TSVパッド2011とが形成される。電極パッド2010は、マスターチップ110の第1面112に形成される回路パターンと連結され、TSVパッド2011は、マスターチップ110を貫通するTSV2014と連結される。電極パッド2010とTSVパッド2011には、バンプ2012,2016がそれぞれ接触する。TSV2014は、マスターチップ110の第2面114の外側に突設される。電極パッド2010と連結されるバンプ2012は、PCB基板150の電極152と接触する。第1スレーブチップ120は、マスターチップ110と同一であるので、第1スレーブチップ120の第1面122には、それぞれ電極パッド2010a並びにTSVパッド2011aと接触するバンプ2012a,2016aが存在し、TSVパッド2011aと連結されるTSV2014aは、第2面124の外側に突出している。マスターチップ110と第1スレーブチップ120とのTSVパッド2011,2011aの高さ、TSVパッド2011,2011aと連結されるバンプ2016,2016aの厚み、そしてTSV2014,2014aの突出高が具体的に設定される。TSVパッド2011,2011aの高さと、TSV2014,2014aの突出高は、互いに同一に、例えば10μmほどに形成されている。バンプ2016,2016aの高さは、TSVパッド2011,2011aの高さとTSV2014,2014aの突出高との半分よりも小さい高さ、例えば4μmほどに形成されている。マスターチップ110と第1スレーブチップ120とが積層されることにより、第1スレーブチップ120のTSVパッド2011aと連結されるバンプ2016aは、マスターチップ110のTSV2014の突出部分と接触する。第1スレーブチップ120の電極パッド2010aと連結されるバンプ2012aの高さは、マスターチップ110のTSV2014の突出高より小さいために、第1スレーブチップ120のバンプ2012aは、マスターチップ110の第2面114に届かない。これによって、バンプツーウェーハのバックサイド短絡現象が防止される。図21に図示されているように、同じチップを使用して、マスターチップ110とスレーブチップ120,130,140とを構成する3Dデバイスで、EDSテストは、順次、ウェーハ、プリレーザテスト、セルリペア、ポストレーザテスト、チップ識別ヒューズカットの段階からなる。ウェーハヒューズカット作業は、セルリペア段階でまずなされた後、チップ識別ヒューズカット段階で追加される。追加されるヒューズカット作業によって、テスト時間が延長するという問題点が生じる。セルリペア段階と共に、チップ識別ヒューズカット段階を進めても、ポストレーザテストを可能とする手段が必要である。図21を参照すれば、スタックされたチップ110,120,130,140は、DRAMコアブロック2210、読み取り/書き込みブロック2212、入出力バッファブロック2214、そしてパッドブロック2216から構成されることにおいて同一である。EDSテスト時、チップ110,120,130,140それぞれは、パッドブロック2216に入出力される制御信号及びデータに応答し、DRAMコアブロック2210、読み取り/書き込みブロック2212そして入出力バッファブロック2214がいずれもテストされる。この後、チップ110、120、130、140は、チップ識別ヒューズカット段階によって、固有のチップ識別信号CIDを有するマスターチップ110と、第1スレーブチップないし第3スレーブチップ120,130,140とに区分される。パッケージテスト時、チップ識別信号CIDによって、マスターチップ110に決定されれば、マスターチップ110のDRAMコアブロック2210、読み取り/書き込みブロック2212、入出力バッファブロック2214そしてパッドブロック2216は、いずれもテストされる。チップ識別信号CIDによって、第1スレーブチップないし第3スレーブチップ120,130,140に決定されれば、第1スレーブチップないし第3スレーブチップ120,130,140は、電流消耗を減らすために、パッドブロック2216をディセーブルさせる。特に、第1スレーブチップないし第3スレーブチップ120,130,140の読み取り/書き込みブロック2212、入出力バッファブロック2214そしてパッドブロック2216は、EDSテスト時に使われ、パッケージ後のテストでは、ディセーブルされる。第1スレーブチップないし第3スレーブチップ120,130,140のDRAMコアブロック2210それぞれは、TSV2200を介して、マスターチップ110と連結され、マスターチップ110の読み取り/書き込みブロック2212、入出力バッファブロック2214そしてパッドブロック2216を利用してテストされる。ところで、セルリペア段階で、チップ識別ヒューズカット作業が進められれば、第1スレーブチップないし第3スレーブチップ120,130,140のパッドブロック2216が遮断され、第1スレーブチップないし第3スレーブチップ120,130,140は、EDSテスト中に、ポストレーザテストを進められなくなる。図22は、EDSテスト時に、EDSテストを行うための回路ブロックを示している。図22を参照すれば、回路ブロック2300は、プローブパッド2302とMUX部2304とを含む。回路ブロック2300は、図21の全てのチップ110,120,130,140に含まれる。MUX部2304は、プローブパッド2302に印加されるEDSイネーブル信号EN_EDSに応答し、第1入力I1に受信されるヒューズカッティング信号F_Cut、または第2入力I2のロジック0信号を、出力信号Oに出力する。MUX部2304の出力信号Oは、チップ識別信号CIDとして発せられる。ヒューズカッティング信号F_Cutは、各チップ110,120,130,140のセルリペア段階で進められるチップ識別ヒューズカット作業によって発せられる信号である。例えば、マスターチップ110に設定されるチップは、ヒューズカッティング信号F_Cutが0に発せられ、第1スレーブチップ120に設定されるチップは、ヒューズカッティング信号F_Cutが1に設定される。EDSイネーブル信号EN_EDSは、デフォルトであってロジック0として印加され、EDSテスト時に、ロジック1として印加される。該当するチップ110,120,130,140のEDSイネーブル信号EN_EDSが、デフォルトロジック0として提供されれば、第1MUX部2304は、第1入力I1に受信されるヒューズカッティング信号F_Cutを、チップ識別信号CIDに出力する。これによって、マスターチップ110に設定されるチップは、0のチップ識別信号CIDを有し、第1スレーブチップ120に設定されるチップは、1のチップ識別信号CIDを有する。EDSテスト時、MUX部2304は、ロジック1のEDSイネーブル信号EN_EDSに応答し、第2入力I2の0信号を出力信号Oに出力する。これによって、当該チップが、セルリペア段階で、チップ識別ヒューズがカットされたとしても、当該チップのチップ識別信号CIDは、ロジック0と認識され、当該チップは、マスターチップ110であるように、DRAMコアブロック2210、読み取り/書き込みブロック2212、入出力バッファブロック2214そしてパッドブロック2216がいずれもテストされる。本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"