"インピーダンス制御情報を生成するZQ回路と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ZQ回路からシリアルに転送される、半導体装置。前記複数の制御ビット情報を転送するシリアルバスと、前記シリアルバスを介して転送される前記複数の制御ビット情報をシリアルパラレル変換して前記出力バッファに供給するシリアルパラレル変換回路と、を備え、前記ZQ回路は、前記インピーダンス制御情報を構成する複数の制御ビット情報をパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路を有する、ことを特徴とする請求項1に記載の半導体装置。外部から前記ZQ回路のインピーダンス調整動作を指示するコマンドが供給されると、第1及び第2の活性制御信号を非活性レベルから活性レベルに変化させ、前記第1及び第2の活性制御信号をそれぞれの所定期間経過後に活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、前記ZQ回路は、外部抵抗素子が接続されるZQ端子と、当該ZQ端子に現れる電圧と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報としてパラレルに出力するZQ制御回路を有し、前記ZQ制御回路は、前記第1の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、前記パラレルシリアル変換回路は、前記第1の活性制御信号が非活性レベルになると、前記ZQ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、前記シリアルパラレル変換回路は、前記第2の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第2の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、ことを特徴とする請求項2に記載の半導体装置。第1及び第2の領域とこれら第1及び第2の領域に挟まれた第3の領域とを有する半導体チップであって、前記第1の領域に設けられたZQ端子と、前記第1の領域に設けられると共に前記ZQ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するZQ回路と、前記第2の領域に設けられたDQ端子と、前記第2の領域に設けられると共に前記DQ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、前記ZQ回路から引き出され、前記第3の領域を横切って前記第2の領域に達し、前記複数の制御ビットの情報を前記ZQ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置。前記第3の領域は、第1及び第2のメモリアレイ領域と、前記第1及び第2のメモリアレイ領域に挟まれた中央領域と、を含み、前記シリアルバスは前記中央領域に設けられている、ことを特徴とする請求項4に記載の半導体装置。前記シリアルバスは、前記第1の領域から前記第2の領域に向かって延在している、ことを特徴とする請求項4または請求項5いずれか一項に記載の半導体装置。前記半導体チップは、前記第2の領域に設けられ、前記シリアルバスからシリアルに転送される前記複数の制御ビットを受けてパラレルに前記複数の制御ビットを前記出力バッファに転送するシリアルパラレル変換回路と、を更に備える、ことを特徴とする請求項6に記載の半導体装置。前記第1の領域には複数のコマンドアドレス端子が設けられ、前記第1の領域に設けられると共に前記複数のコマンドアドレス端子に接続されて、前記複数のコマンドアドレス端子が前記ZQ回路のインピーダンス調整動作を指示する場合、第1及び第2の活性制御信号を非活性レベルから活性レベルに変化させ、前記第1及び第2の活性制御信号をそれぞれの所定期間経過後活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、前記ZQ回路は、外部抵抗素子が接続される前記ZQ端子と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報をパラレルに出力するZQ制御回路と、前記ZQ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータにパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路と、を有し、前記ZQ制御回路は、前記第1の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、前記パラレルシリアル変換回路は、前記第1の活性制御信号が非活性レベルになると、前記ZQ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、前記シリアルパラレル変換回路は、前記第2の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第2の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、ことを特徴とする請求項7に記載の半導体装置。ZQコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法。しかしながら、特許文献1に示されるインピーダンス制御回路は、出力バッファのインピーダンスを調整する複数ビットのインピーダンス制御情報をパラレルに出力するため、その分の本数の配線が必要になり、配線面積が増大し、チップサイズが増大してしまう。特に、出力バッファからのデータを出力するデータ端子DQとZQ端子とが互いに対向する辺に隣接して其々配置されるようなエッジパッド構造においては、対向する辺の間に複数の配線が延在することになるため、チップの中央部分の配線面積が増大し、チップサイズが増大してしまうという問題が生じる。本発明は、インピーダンス制御情報を生成するZQ回路と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ZQ回路からシリアルに転送される、半導体装置である。また、本発明は、第1及び第2の領域とこれら第1及び第2の領域に挟まれた第3の領域とを有する半導体チップであって、前記第1の領域に設けられたZQ端子と、前記第1の領域に設けられると共に前記ZQ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するZQ回路と、前記第2の領域に設けられたDQ端子と、前記第2の領域に設けられると共に前記DQ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、前記ZQ回路から引き出され、前記第3の領域を横切って前記第2の領域に達し、前記複数の制御ビットの情報を前記ZQ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。また、本発明は、ZQコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。本発明によれば、出力バッファのインピーダンスを制御する複数の制御ビットがZQ回路からシリアルに転送されることによって、複数の制御ビットを伝送するための配線の本数を減少することができ、配線面積を削減し、チップサイズを縮小できる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置100の概略構成を示す。なお、本実施形態ではDRAMの構成を用いているが、本発明は、DRAMに限るものではなく、DRAM以外の半導体メモリSRAM、PRAM、フラッシュメモリ等やメモリ以外のコントローラであっても構わない。図1に示すように、半導体装置100半導体チップは第1の領域、第2の領域、第3の領域を備え、各領域において、回路ブロックが形成されている。図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、半導体装置100は、基板上に搭載されている。図1において、□印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置100半導体チップはエッジパッド構造をしており、第2の領域には、データ端子DQ0~31、データストローブ端子DQS1~3_c,t、データマスク端子DM0~3及びVREFDQ端子が配列される。一方、第1の領域には、クロック端子CK_c,t、クロックイネーブル端子CKE、チップセレクト端子CS、コマンドアドレス端子CA、VREFCA端子及びZQ端子が配列されている。ZQ端子は、外部抵抗素子Rを介して接地電源VSSと接続されている。この外部抵抗素子Rは、半導体装置100には設けられておらず、基板上に備えられている。本実施形態では外部抵抗素子の抵抗値が240ohmに設定されているが、本発明はこれに限るものでは無く仕様に応じて適宜設定して良い。半導体装置100において、第1の領域は、アドレスバッファ10、コマンドデコーダ20、内部CLK発生回路30、ZQ回路40を含んで構成される。また、第2の領域は、シリパラ変換回路70シリアルパラレル変換回路、データ端子DQ0~31、及びデータストローブ端子DQS1~3_c,t各々に対応して設けられる複数の出力回路80を含んで構成される。また、第3の領域は、MemoryArray0、MemoryArray1、及び中央領域を含んで構成される。アドレスバッファ10は、CA0-7端子から入力される外部アドレス信号をクロック信号の立ち下りのタイミングで取り込み、該外部アドレス信号に応じて内部アドレス信号を生成して、内部アドレス信号をMemoryArray0、及びMemoryArray1に対して出力する。MemoryArray0、及びMemoryArray1においては、図示しない複数のBANKが設けられており例えば、MemoryArray0、及びMemoryArray1において其々4つずつ、各BANKはバンクアドレスに応じて選択される。BANKには、複数のワード線、複数のビット線、複数のメモリセル、複数のセンスアンプ等が設けられている。コマンドデコーダ20は、CA0-7端子から入力される外部コマンド信号をクロック信号の立ち上がりのタイミングで取り込み、該外部コマンド信号に応じて複数の内部コマンド信号を各内部回路に出力する。尚、本実施形態では外部コマンド信号及び外部アドレス信号が入力される端子CA0-7端子が共通の構成となっており、クロック信号の立ち上がり及び立ち下がりに応じてコマンド信号及びアドレス信号が其々入力される構成となっているが、本発明はこれに限るものでは無い。コマンドデコーダ20は、CA0-7端子から入力される外部コマンド信号が、MemoryArray0、及びMemoryArray1におけるメモリセルが記憶するデータを出力する動作READ動作を指示する場合、MemoryArray0、及びMemoryArray1にリードコマンド信号を出力し、MemoryArray0、及びMemoryArray1は、このリードコマンド信号を受けて、データ制御信号1、データ制御信号2を出力回路80に出力する詳細後述。また、コマンドデコーダ20は、CA0-7端子から入力される外部コマンド信号が、ZQキャリブレーション動作の実行を指示する場合、内部コマンド信号ZQACT制御信号ZQACT1、ZQACT2を活性レベルにする。また、コマンドデコーダ20は、半導体装置100の電源投入時等において、リセット信号RESETを活性レベルに変化させる。また、コマンドデコーダ20は、CA0-7端子から入力される外部コマンド信号が、READ動作、またはZQキャリブレーション動作の実行を指示する場合、活性レベルHレベルの内部コマンドを出力回路80に出力し、出力回路80における出力バッファ82のデータ出力制御、または例えば出力回路80が終端抵抗として機能するように出力バッファ82の制御を行う詳細後述。内部CLK発生回路はCK_c,t端子から外部クロック信号を受けて内部クロック信号PCLKを発生する。ZQ回路40は、ZQ端子に接続されており、ZQ制御回路50及びパラシリ変換回路60パラレルシリアル変換回路を有する。このZQ回路40は、コマンドデコーダ20から内部コマンド信号ZQACT、リセット信号RESET、及び内部CLK発生回路30から内部クロック信号PCLKを受けて、出力バッファのインピーダンスを調整する制御信号ZQCALCodeをシリアルに出力する。ZQ回路40が出力した制御信号ZQCALCodeシリアルは、中央領域に設けられたシリアルバスを介してシリパラ変換回路70に入力される。このように、シリアルバスを第3の領域の中央領域に設け、更にシリパラ変換回路70を第2の領域の中央部分第3の領域の中央領域の一直線上に設けることによって、シリパラ変換回路70から出力される制御信号ZQCALCodeパラレルが複数の出力回路80に到達するタイミングをより均等にすることができる。ここで、近年の半導体装置は、小型化に伴って半導体チップの縮小化が謳われているが、MemoryArray領域の回路密度は他の領域と比較して大きいため、第3の領域においては特に中央領域の面積を小さくすることが望まれている。本発明のようにZQ回路40が制御信号ZQCALCodeをシリアルに出力することによって、制御信号を転送する信号配線の本数を削減できるため、その分配線面積を縮小することができる。特に本実施形態のようなエッジパッド構造の半導体装置において、より有効に配線面積を縮小できる。なお、ZQ回路40の詳細については後述する。データ端子DQ0~31及びデータストローブ端子DQS1~3_c,tは、出力回路80に其々接続されている。出力回路80に設けられた出力バッファ82図2参照は、シリパラ変換回路がパラレルに出力する制御信号ZQCALCodeパラレルによってインピーダンスが調整される。図2は、データ端子DQ0~31及びデータストローブ端子DQS1~3_c,tに接続される出力回路80のブロック構成を示す図である。図2に示すように、出力回路80には、出力バッファ制御回路81、及び出力バッファ82が設けられている。出力バッファ制御回路81は、インバータ回路84、オア回路85_1~オア回路85_n、アンド回路86_n1~アンド回路86_2nを含んで構成される。インバータ回路84は、コマンドデコーダ20から内部コマンドが入力され、内部コマンドのレベルを反転して、オア回路85_1~オア回路85_nに出力する。オア回路85_1~オア回路85_n各々は、インバータ回路84の出力、制御信号ZQCALCodePUC[i]1≦i≦n、データ制御信号1が入力され、入力される3信号のうちの少なくとも1つの信号がHレベルである場合、HレベルのPUOUTiを出力バッファ82後述に出力する。アンド回路86_n1~アンド回路86_2n各々は、内部コマンド、制御信号ZQCALCodePDC[i]1≦i≦n、データ制御信号2が入力され、入力される3信号が全てHレベルである場合、HレベルのPDOUTiを出力バッファ82に出力する。ここで、データ制御信号1、及びデータ制御信号2は、メモリセルアレイからREAD時に読み出されるデータ及び内部コマンドによって生成される信号である。また、制御信号ZQCALCodePUC[i]1≦i≦n、PDC[i]1≦i≦nは、図1に示す制御信号ZQCALCodeパラレルを構成する。具体的には、出力バッファ制御回路81は、内部コマンドがZQキャリブレーション又はREAD時にHレベルになることにより、活性化する。出力バッファ制御回路81は、READ時において出力バッファ82がハイデータHデータを出力する場合は、データ制御信号1、2共にローLレベルになり、PDOUT1~nを全てLレベルに変化させる。これにより、出力バッファ82を構成するNMOSトランジスタはオフ非導通する。また、出力バッファ制御回路81は、PUOUT1~nを、制御信号ZQCALCodePUC1~[n]に応じて、LレベルまたはHレベルに変化させる。これにより、PUOUT1~nのうちLレベルのPUOUTが入力される、出力バッファ82を構成するPMOSトランジスタは、ゲートレベルがLレベルになり、オン導通する。また、PUOUT1~nのうちHレベルのPUOUTが入力される、出力バッファ82を構成するPMOSトランジスタは、ゲートレベルがHレベルになり、オフする。一方、出力バッファ制御回路81は、READ時において出力バッファ82がローデータLデータを出力する場合は、データ制御信号1、2共にハイHレベルになり、PUOUT1~nを全てHレベルに変化させる。これにより、出力バッファ82を構成するPMOSトランジスタは全てオフする。また、出力バッファ制御回路81は、PDOUT1~nを、制御信号ZQCALCodePDC1~nに応じて、LレベルまたはHレベルに変化させる。これにより、PDOUT1~nのうちLレベルのPDOUTが入力される、出力バッファ82を構成するNMOSトランジスタは、ゲートレベルがLレベルになり、オフする。また、PDOUT1~nのうちHレベルのPDOUTが入力される、出力バッファ82を構成するNMOSトランジスタは、ゲートレベルがHレベルになり、オンする。つまり、READ時において、出力回路80は、制御信号ZQCALCodePUC1~n、PDC1~nをZQキャリブレーションで調整しておくコードを確定しておくことで、出力バッファ82から、目標インピーダンス本実施形態においては240ohmで外部へメモリセルのデータを出力する。また、出力バッファ制御回路81は、ZQキャリブレーション時においては、データ制御信号1がLレベル、データ制御信号2がHレベルになり、PDOUT1~n、PUOUT1~nを共に、制御信号ZQCALCodeパラレルに応じてLレベルまたはHレベルに変化させる。これにより、PUOUT1~nのうちLレベルのPUOUTが入力される、出力バッファ82を構成するPMOSトランジスタは、ゲートレベルがLレベルになり、オン導通する。また、PUOUT1~nのうちHレベルのPUOUTが入力される、出力バッファ82を構成するPMOSトランジスタは、ゲートレベルがHレベルになり、オフする。また、PDOUT1~nのうちLレベルのPDOUTが入力される、出力バッファ82を構成するNMOSトランジスタは、ゲートレベルがLレベルになり、オフする。また、PDOUT1~nのうちHレベルのPDOUTが入力される、出力バッファ82を構成するNMOSトランジスタは、ゲートレベルがHレベルになり、オンする。つまり、ZQキャリブレーション時において、データ端子DQ0~31、データストローブ端子DQS1~3_c,tに現れる出力電圧は、出力バッファ82の電源電圧と接地電圧の差電圧を、出力バッファ82を構成するPMOSトランジスタの調整中のインピーダンスと、出力バッファ82を構成するNMOSトランジスタの調整中のインピーダンスとで分割した電圧となる。そして、ZQキャリブレーションにより、確定した場合は、電源電圧と接地電圧の中間電圧1/2VDDとなり、インピーダンス調整が精確に行われたか否かを、例えばテスタにより出力電圧を測定することで知ることができる。或いは、ZQキャリブレーションによりインピーダンス調整終了後、インピーダンスコードが変化しない構成にし、他のコマンドのコマンドデコーダ20への入力により、キャリブレーション時と同じく、データ制御信号1をLレベル、データ制御信号2をHレベルにすることで、出力バッファ82を目標インピーダンス本実施形態においては240ohmで終端抵抗として機能させることもできる。図3は、出力回路80における出力バッファ82の回路図である。図3に示すように、出力バッファ82は、電源とデータ端子DQ0~31またはデータストローブ端子DQS1~3_c,tとの間に設けられたPMOSトランジスタ82P_1~82P_nと、データ端子DQ0~31またはデータストローブ端子DQS1~3_c,tと接地との間に設けられたNMOSトランジスタ82N_1~82N_nとから構成される。出力バッファ制御回路81の出力であるPUOUT1~nはPMOSトランジスタのゲート電極に其々入力され、PDOUT1~nはNMOSトランジスタのゲート電極に其々入力される。上述したように、ZQキャリブレーション時、各トランジスタのゲート電極にZQCALCodePUC1]~PUC[n、PDC1]~PDC[nに応じて出力バッファ制御回路81から出力される制御信号PUOUT1~n、PDOUT1~nを受ける。このようにトランジスタのON/OFF状態に応じて、出力バッファ82のインピーダンスが設定される。図4は、ZQ制御回路50の回路図である。ZQ制御回路50は、第1のプルアップ回路51、第2のプルアップ回路52、プルダウン回路53、第1のプルアップ回路51、及び第2のプルアップ回路52の動作を制御する第1のカウンタ54、プルダウン回路53の動作を制御する第2のカウンタ55、第1のカウンタ54を制御する第1の比較回路56、第2のカウンタ55を制御する第2の比較回路57、及び基準電圧発生部58を含んで構成される。ZQ制御回路50は、コマンドデコーダ20から出力される制御信号ZQACT1に応じて動作し、出力回路80のインピーダンスを調整するための複数の制御ビットPUCZQ1n、PDCZQ1nを含むインピーダンス制御情報を其々パラレルに出力する。以下、詳細に説明する。第1のプルアップ回路51は、出力バッファ82に含まれるプルアップ回路PMOSトランジスタ82P_1~82P_nと同じ回路構成を有している。つまり、第1のプルアップ回路51は、並列接続されたn個のPMOSトランジスタを備え、これらPMOSトランジスタのドレインが共通にZQ端子に接続されている。並列接続されたn個のPMOSトランジスタのゲートには、第1のカウンタ54より複数の制御ビットPUCZQ[1:n]インピーダンス制御情報を構成するがそれぞれ供給されており、これによって第1のプルアップ回路51の動作が制御される。第2のプルアップ回路52も、第1のプルアップ回路51と同一の回路構成を有しており、第2のプルアップ回路52に含まれるn個のPMOSトランジスタのゲートには、第1のプルアップ回路51と同じく、第1のカウンタ54より複数の制御ビットPUCZQ[1:n]が供給される。プルダウン回路53は、出力バッファ82に含まれるプルダウン回路NMOSトランジスタ82N_1~82N_nと同じ回路構成を有している。つまり、プルダウン回路53は、並列接続されたn個のNMOSトランジスタを備え、これらNMOSトランジスタのゲートには、第2のカウンタ55より複数の制御ビットPDCZQ[1:n]インピーダンス制御情報を構成するがそれぞれ供給されており、これによってプルダウン回路53の動作が制御される。第2のプルアップ回路52とプルダウン回路53は、レプリカバッファを構成しており、したがって、このレプリカバッファは出力バッファ82と同じ回路構成を有していることになる。また、レプリカバッファの出力端である接点Aは、第2の比較回路57の非反転入力端子に接続される。第1のカウンタ54プルアップ用は、制御信号ZQACT1が活性化するとカウントアップ又カウントダウンするカウンタであり、第1の比較回路56の出力である比較信号COMP1がHレベルである場合にはカウントアップを続け、比較信号COMP1がLレベルである場合にはカウントダウンを続ける。第1の比較回路56の非反転入力端子はZQ端子に接続されており、反転入力端子-は基準電圧発生部58の出力に接続されている。かかる構成により、第1の比較回路56は、ZQ端子の電位と、例えば中間電位VDD/2とを比較し、前者の方の電位が高ければその出力である比較信号COMP1をHレベルとし、後者の方の電位が高ければ比較信号COMP1をLレベルとする。一方、第2のカウンタ55プルダウン用は、制御信号ZQACT1が活性化し、第1のプルアップ回路51と第2のプルアップ回路52のインピーダンス調整を実行した後、カウントアップ又カウントダウンするカウンタであり、第2の比較回路57の出力である比較信号COMP2がHレベルである場合にはカウントアップを続け、比較信号COMP2がLレベルである場合にはカウントダウンを続ける。第2の比較回路57の非反転入力端子はレプリカバッファの出力端である接点Aに接続され、反転入力端子-は基準電圧発生部58の出力に接続されている。かかる構成により、第2の比較回路57は、レプリカバッファの出力電位と例えば中間電位VDD/2とを比較し、前者の方の電位が高ければその出力である比較信号COMP2をHレベルとし、後者の方の電位が高ければ比較信号COMP2をLレベルとする。そして、第1のカウンタ54,第2のカウンタ55は、制御信号ZQACT1が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、第1のカウンタ54のカウント値は複数の制御ビットPUCZQ[1:n]として用いられ、第2のカウンタ55のカウント値は複数の制御ビットPDCZQ[1:n]として用いられる。そして、これらの総称であるインピーダンス制御情報は、キャリブレーション動作において確定され、パラシリ変換回路60パラレルシリアル変換回路に供給される。[キャリブレーション動作]キャリブレーション動作を行う場合には、あらかじめ、ZQ端子に外部抵抗素子Rを接続しておく必要がある。外部抵抗素子Rとしては、出力バッファ82の目的とするインピーダンス=レプリカバッファのインピーダンスと同じインピーダンスを持つ抵抗を用いる必要がある。従って、本実施形態では、240ohmの外部抵抗素子Rが用いられる。キャリブレーションコマンドによってキャリブレーション動作が指示されると、コマンドデコーダ20は、制御信号ZQACT1を活性化し、ZQ制御回路50に含まれる第1のカウンタ54のカウント動作を開始させる。電源投入後などの初期状態においては、第1のカウンタ54のカウント値は、一例としてオール1にリセットされており、そのため、第1のカウンタ54の出力である複数の制御ビットPUCZQ[1:n]は、いずれもHレベルである。したがって、第1のプルアップ回路51に含まれるPMOSトランジスタは全てオフ状態となり、その結果、第1の比較回路56の出力である比較信号COMP1はLレベルとなる。このため、第1のカウンタ54はカウントダウンを進め、これに連動して第1のプルアップ回路51に含まれるPMOSトランジスタのオンまたはオフ状態が切り替わる。このようなカウントダウンが進むに連れて、第1のプルアップ回路51のインピーダンスは徐々に低下し、ZQ端子の電位は徐々に上昇する。そして、第1のプルアップ回路51のインピーダンスが目的とするインピーダンス240ohm未満まで低下すると、ZQ端子の電位が中間電圧VDD/2を超えることから、第1の比較回路56の出力である比較信号COMP1はHレベルに反転する。これに応答して第1のカウンタ54はカウントアップを進め、今度は第1のプルアップ回路51のインピーダンスを上昇させる。このような動作を繰り返すことにより、ZQ端子の電位は中間電圧VDD/2近傍で安定する。その後、制御信号ZQACT1を活性化したまま、第1のカウンタ54のカウント動作を停止させる。これにより、第1のカウンタ54のカウント値は固定され、複数の制御ビットPUCZQ[1:n]のレベルが確定する。また、以上の動作により、第1のプルアップ回路51,第2のプルアップ回路52のインピーダンスが240ohmに調整される。次に、第2のカウンタ55のカウント動作を開始させる。初期状態においては、第2のカウンタ55のカウント値は、一例としてオール0にリセットされており、そのため、第2のカウンタ55の出力である複数の制御ビットPDCZQ[1:n]は、いずれもLレベルである。したがって、プルダウン回路53に含まれるNMOSトランジスタは全てオフ状態となり、その結果、第2の比較回路57の出力である比較信号COMP2はHレベルとなる。これに応答して、第2のカウンタ55はカウントアップを進め、これに連動して、プルダウン回路53に含まれるNMOSトランジスタのオンまたはオフ状態が切り替わる。このようなカウントアップが進むに連れて、プルダウン回路53のインピーダンスは徐々に低下し、接点Aの電位は徐々に低下する。そして、プルダウン回路53のインピーダンスが目的とするインピーダンス240ohm未満まで低下すると、接点Aの電位は中間電圧VDD/2を下回るため、第2の比較回路57の出力である比較信号COMP2はLレベルに反転する。これに応答して第2のカウンタ55はカウントダウンを進め、今度はプルダウン回路53のインピーダンスを上昇させる。このようなカウントアップおよびカウントダウン動作を繰り返すことにより、接点Aの電位は中間電圧VDD/2近傍で安定する。その後、制御信号ZQACT1を非活性化し、第2のカウンタ55のカウント動作を停止させる。これにより、第2のカウンタ55のカウント値は固定され、複数の制御ビットPDCZQ[1:n]のレベルが確定する。また、プルダウン回路53のインピーダンスも240ohmに調整される。以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御情報は、続いて説明するパラシリ変換回路60に入力されて制御信号ZQCALCodeシリアルデータに変換されてシリアルバスを転送される。制御信号ZQCALCodeシリアルデータは、シリパラ変換回路70により再び制御信号ZQCALCodeパラレルデータに変換された後、図2に示す出力バッファ制御回路81に入力される。そして、出力バッファ82についても、正確に240ohmのインピーダンスで動作することが可能となる。図5は、パラシリ変換回路60の回路図である。パラシリ変換回路60は、ラッチ回路部61、セレクタ回路63_1~セレクタ回路63_2n、ラッチ回路部62を含んで構成される。パラシリ変換回路60は、ZQ制御回路50が出力する制御ビットPUCZQ1n、PDCZQ1nを受けて制御信号シリアルデータSDATAをシリアルに出力する。パラシリ変換回路60は、制御信号ZQACT1が非活性化したLレベルになったタイミングで、ラッチ回路部61の各々のラッチ回路DL61_1~DL61_2nに、各制御ビットPUCZQ1n、PDCZQ1nを取り込み、その後、ラッチ回路部62が内部クロック信号PCLKに同期してシリアル信号SDATAを出力する。以下、詳細に説明する。ラッチ回路部61を構成する2n個のラッチ回路DL61_1~DL61_2n各々は、例えばD型フリップフロップで構成され、データ入力端子D、クロック入力端子図5においてイネーブル端子EN、データ出力端子Q、リセット端子Rを備える。ラッチ回路DL61_ii=1~n各々のデータ入力端子Dは、ZQ制御回路50における第1のカウンタ54の出力に接続され、制御ビットPUCZQ[i]が入力される。また、ラッチ回路DL61_ii=n1~2n各々のデータ入力端子Dは、ZQ制御回路50における第2のカウンタ55の出力に接続され、制御ビットPDCZQ[i-n]が入力される。ラッチ回路DL61_ii=1~2n各々のデータ出力端子Qは、セレクタ回路63_iの一方の入力に接続される。また、ラッチ回路DL61_ii=1~2n各々のイネーブル端子ENは、コマンドデコーダ20に接続され、制御信号ZQACT1の論理レベルを反転した制御信号/ZQACT1が入力される。また、ラッチ回路DL61_ii=1~2n各々のリセット端子Rは、コマンドデコーダ20に接続され、リセット信号RESETが入力される。ラッチ回路DL61_ii=1~2n各々は、クロックイネーブル端子ENに入力される制御信号/ZQACT1がHレベルになるとつまり、制御信号ZQACT1が非活性レベルであるLレベルになると、データ入力端子Dに入力されるデータをラッチし、次の制御信号/ZQACT1がHレベルになるまで立ち上がりまで、ラッチしたデータをデータ出力端子Qに保持し、セレクタ回路63_iの一方の入力に出力する。ラッチ回路DL61_ii=1~2n各々は、Hレベルのリセット信号RESETが入力されると、データ出力端子Qからの出力信号のレベルをLレベルへリセットする。セレクタ回路63_1は、一方の入力がラッチ回路DL61_1のデータ出力端子Qに接続され、他方の入力が接地され、出力はラッチ回路DL62_1のD端子に接続される。セレクタ回路63_1は、制御信号SELの論理レベルに応じて、ラッチ回路DL61_1のデータ出力端子Qと同じ論理レベルの信号、または、Lレベルを、ラッチ回路DL62_1のD端子に出力する。セレクタ回路63_ii=2~2nは、一方の入力がラッチ回路DL61_iのデータ出力端子Qに接続され、他方の入力がラッチ回路DL62_i-1のデータ出力端子Qに接続され、出力はラッチ回路DL62_iのD端子に接続される。セレクタ回路63_ii=2~2nは、制御信号SELの論理レベルに応じて、ラッチ回路DL61_iのデータ出力端子Qからの出力信号と、ラッチ回路DL62_i-1のデータ出力端子Qからの出力信号とのいずれか一方を、ラッチ回路DL62_iのD端子に対して出力する。ここで、制御信号SELは、制御信号/ZQACT1を遅延させた信号であり、その遅延時間は制御信号/ZQACT1が非活性レベルHレベルになって、ラッチ回路DL61_ii=1~2nがデータ出力端子Qから出力する各制御ビットを、ラッチ回路DL62_ii=1~2nがデータ入力端子Dに取り込むのに十分な時間あればよい。また、制御信号SELは、コマンドデコーダ20が出力する構成であってもよいし、或いはパラシリ変換回路60内に制御信号/ZQACT1を遅延させる遅延回路を設ける構成としてもよい。また、制御信号SELの生成は、いずれの回路で生成するにせよ、制御信号/ZQACT1がHレベルになって、その後内部クロック信号PCLKの最初の立ち上がりから2番目の立ち上がりまでにHレベルに変化し、そのHレベルの状態を維持するように生成論理が組み込まれる。ラッチ回路部62を構成する2n個のラッチ回路DL62_1~62_2n各々は、例えばD型フリップフロップで構成され、データ入力端子D、クロック入力端子CK、データ出力端子Q、リセット端子Rを備える。ラッチ回路DL62_ii=1~2n各々のデータ入力端子Dは、セレクタ回路63_iの出力に接続され、セレクタ回路63_iの出力信号が入力される。ラッチ回路DL62_ii=1~2n-1各々のデータ出力端子Qは、セレクタ回路63_i1の他方の入力に接続される。また、ラッチ回路DL62_2nのデータ出力端子Qは、図1に示すシリアルバスを介して、シリパラ変換回路70に接続される。また、ラッチ回路DL62_ii=1~2n各々のクロック端子CKは、内部CLK発生回路30に接続され、内部クロック信号PCLKが入力される。また、ラッチ回路DL62_ii=1~2n各々のリセット端子Rは、コマンドデコーダ20に接続され、リセット信号RESETが入力される。以上の構成により、コマンドデコーダ20が制御信号/ZQACT1をHレベルに変化させる前に、コマンドデコーダ20がリセット信号RESETを非活性レベルLレベルから活性レベルHレベルへ変化させることで、パラシリ変換回路60は、次に説明する動作を行う。ラッチ回路DL61_ii=1~2n各々は、ラッチをリセットして、自身のデータ出力端子Qからの出力信号のレベルをLレベルとする。また、ラッチ回路DL62_ii=1~2n各々は、ラッチをリセットして、自身のデータ出力端子Qからの出力信号のレベルをLレベルとする。その後、コマンドデコーダ20がリセット信号RESETを非活性レベルLレベルへ変化させ、制御信号/ZQACT1を活性レベルLレベルから非活性レベルHレベルに変化させる。これにより、ラッチ回路DL61_ii=1~n各々は制御ビットPUCZQ[i]を自身のデータ入力端子Dから取り込み、その値を保持するとともに、保持したデータを自身のデータ出力端子Qから出力する。セレクタ回路63_ii=1~2nは、このとき制御信号SELがLレベルであり、ラッチ回路DL61_iのデータ出力端子Qからの出力信号を、ラッチ回路DL62_iのデータ入力端子Dに対して出力する。ラッチ回路DL62_ii=1~2n-1各々は、内部クロック信号PCLKの1回目の立ち上がりLレベルからHレベルへの遷移で、自身のデータ入力端子Dからセレクタ回路63_iの出力信号を取り込み、内部クロック信号PCLKの次の立ち上がりまで、取り込んだセレクタ回路63_iの出力信号を、ラッチするとともにセレクタ回路63_i1の他方の入力へ出力する。このとき、セレクタ回路63_iの出力信号は、ラッチ回路DL61_iのデータ出力端子Qからの出力信号である。このため、ラッチ回路DL62_iのデータ出力端子Qからの出力信号は、ラッチ回路DL61_iが取り込んだ制御ビットである。また、ラッチ回路DL62_2nは、自身のデータ入力端子Dからセレクタ回路63_2nの出力信号を取り込み、内部クロック信号PCLKの次の立ち上がりまで、取り込んだセレクタ回路63_iの出力信号を、シリアルデータSDATAの先頭のデータとしてシリアルバスへ出力する。このシリアルデータSDATAの先頭のデータが、制御ビットPDCZQ[n]である。セレクタ回路63_ii=2~2n各々において、この内部クロック信号PCLKの1回目の立ち上がりから次の立ち上がりまでの期間において、制御信号SELがLレベルからHレベルへ切り替わる。これにより、セレクタ回路63_iは、ラッチ回路DL61_iのデータ出力端子Qからの出力信号でなく、ラッチ回路DL62_i-1のデータ出力端子Qからの出力信号を出力する。また、セレクタ回路63_1において、出力信号は、Lレベルへと変化する。ラッチ回路DL62_ii=2~2n-1各々は、内部クロック信号PCLKの2回目の立ち上がりで、自身のデータ入力端子Dからセレクタ回路63_iの出力信号を取り込み、内部クロック信号PCLKの次の立ち上がりまで、取り込んだセレクタ回路63_iの出力信号を、ラッチするとともにセレクタ回路63_i1の他方の入力へ出力する。このとき、セレクタ回路63_iの出力信号は、ラッチ回路DL62_i-1のデータ出力端子Qからの出力信号であるので、ラッチ回路DL62_iのデータ出力端子Qからの出力信号は、ラッチ回路DL61_i-1が取り込んだ制御ビットである。また、ラッチ回路DL62_2nは、自身のデータ入力端子Dからセレクタ回路63_2nの出力信号を取り込み、内部クロック信号PCLKの次の立ち上がりまで、取り込んだセレクタ回路63_iの出力信号を、シリアルデータSDATAの2番目のデータとしてシリアルバスへ出力する。このシリアルデータSDATAの2番目のデータは、制御ビットPDCZQ[n-1]である。また、セレクタ回路63_1の出力信号は、セレクタ回路63_1の他方の入力である接地レベルLレベルへ変化する。以降、内部クロック信号PCLKの立ち上がりで、ラッチ回路部62における各ラッチ回路は、前段のラッチ回路のデータ出力端子Qの出力信号をラッチして、次段のラッチ回路のデータ入力端子Dへと出力する。ラッチ回路部62における最終段のラッチ回路DL62_2nは、内部クロック信号PCLKの2n回の立ち上がりで、制御ビットPDCZQ[n]~PDCZQ[1]、制御ビットPUCZQ[n]~PUCZQ[1]の合計2nビットの制御ビットを、この順番にシリアルデータSDATAとして、中央領域におけるシリアルバスを介して、第2の領域におけるシリパラ変換回路70へ出力する。図6は、シリパラ変換回路70の回路図である。シリパラ変換回路70は、ラッチ回路部73、ラッチ回路部74を含んで構成される。シリパラ変換回路70は、ラッチ回路部73が、内部クロック信号PCLKに同期してシリアルデータSDATAをとりこむ。そして、シリアルデータSDATAが全て取り込まれた段階で、制御信号ZQACT2が非活性化Hレベルに変化する。これにより、ラッチ回路部74は、各々のラッチ回路に制御ビット制御ビットPDCZQ[n]~PDCZQ[1]、制御ビットPUCZQ[n]~PUCZQ[1]の合計2nビットの制御ビットを取り込み、制御信号ZQCALCodePUC1:n、PDC1:nを、複数の出力回路80に対してパラレルに出力する。尚、本実施形態では、シリパラ変換回路70が1つしか設けられていないが図1参照、本発明はこれに限るものではなく、例えばシリパラ変換回路70を複数の出力バッファに対応するように複数個設けても良い。以下、シリパラ変換回路70について詳細に説明する。ラッチ回路部73を構成する2n個のラッチ回路DL73_1~DL73_2n各々は、ラッチ回路DL62_1~62_2nと同様に、例えばD型フリップフロップで構成され、データ入力端子D、クロック入力端子CK、データ出力端子Q、リセット端子Rを備える。ラッチ回路DL73_1のデータ入力端子Dは、シリアルバスを介してパラシリ変換回路60のラッチ回路DL62_2nのデータ出力端子Qに接続され、シリアルデータSDATAが入力される。ラッチ回路DL73_ii=2~2n各々のデータ入力端子Dは、前段のラッチ回路DL73_i-1のデータ出力端子Qに接続され、前段のラッチ回路DL73_i-1のデータ出力端子Qからの出力信号が入力される。また、ラッチ回路DL73_ii=1~2n各々のデータ出力端子Qは、ラッチ回路部74のラッチ回路DL74_iのデータ入力端子Dに接続される。また、ラッチ回路DL73_ii=1~2n各々のクロック端子CKは、内部CLK発生回路30に接続され、パラシリ変換回路60におけるラッチ回路部62と同様に内部クロック信号PCLKが入力される。また、ラッチ回路DL62_ii=1~2n各々のリセット端子Rは、コマンドデコーダ20に接続され、パラシリ変換回路60におけるラッチ回路部62と同様にリセット信号RESETが入力される。ラッチ回路部74を構成する2n個のラッチ回路DL74_1~DL74_2n各々は、ラッチ回路DL61_1~DL61_2nと同様に、例えばD型フリップフロップで構成され、データ入力端子D、クロック入力端子図6においてイネーブル端子EN、データ出力端子Q、リセット端子Rを備える。ラッチ回路DL74_ii=1~n各々のデータ入力端子Dは、ラッチ回路部73におけるラッチ回路DL73_iのデータ出力端子Qに接続される。また、ラッチ回路DL74_ii=1~n各々のデータ出力端子Qは、複数の出力回路80各々における出力バッファ制御回路81のオア回路85_iに接続される図2参照。また、ラッチ回路DL74_ii=n1~2n各々のデータ出力端子Qは、複数の出力回路80各々における出力バッファ制御回路81のアンド回路86_iに接続される図2参照。また、ラッチ回路DL74_ii=1~2n各々のイネーブル端子ENは、コマンドデコーダ20に接続され、制御信号ZQACT2の論理レベルを反転した制御信号/ZQACT2が入力される。また、ラッチ回路DL74_ii=1~2n各々のリセット端子Rは、コマンドデコーダ20に接続され、リセット信号RESETが入力される。ラッチ回路DL74_ii=1~2n各々は、クロックイネーブル端子ENに入力される制御信号/ZQACT2がHレベルになるとつまり、制御信号ZQACT2が非活性レベルであるLレベルになると、データ入力端子Dに入力されるデータをラッチし、次の制御信号/ZQACT2がHレベルになるまで立ち上がりまで、ラッチしたデータをデータ出力端子Qに保持し、出力バッファ制御回路81に出力する。ラッチ回路DL74_ii=1~2n各々は、Hレベルのリセット信号RESETが入力されると、データ出力端子QのレベルをLレベルへリセットする。以上の構成により、ラッチ回路部73におけるラッチ回路DL73_ii=2~2n-1各々は、内部クロック信号PCLKの1回目の立ち上がりで、自身のデータ入力端子Dから前段のラッチ回路DL73_i-1のデータ出力端子Qからの出力信号を取り込む。ラッチ回路DL73_i各々は、内部クロック信号PCLKの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路DL73_i1のデータ入力端子Dへ出力する。また、ラッチ回路部73におけるラッチ回路DL73_2nは、内部クロック信号PCLKの1回目の立ち上がりで、自身のデータ入力端子Dから前段のラッチ回路DL73_2n-1のデータ出力端子Qからの出力信号Lレベルを取り込む。ラッチ回路DL73_2nは、内部クロック信号PCLKの次の立ち上がりまで、取り込んだLレベルの出力信号を、ラッチするとともにラッチ回路DL74_2nのデータ入力端子Dへ出力する。ラッチ回路部73におけるラッチ回路DL73_1は、内部クロック信号PCLKの1回目の立ち上がりで、自身のデータ入力端子DからシリアルデータSDATAの先頭データを取り込む。ラッチ回路DL73_1は、内部クロック信号PCLKの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路DL73_2のデータ入力端子Dへ出力する。また、ラッチ回路DL73_ii=2~2n-1各々は、内部クロック信号PCLKの2回目の立ち上がりで、自身のデータ入力端子Dから前段のラッチ回路DL73_i-1のデータ出力端子Qからの出力信号を取り込む。ラッチ回路DL73_i各々は、内部クロック信号PCLKの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路DL73_i1のデータ入力端子Dへ出力する。このとき、前段のラッチ回路DL73_i-1のデータ出力端子Qからの出力信号は、ラッチ回路DL73_i-1が内部クロック信号PCLKの1回目の立ち上がりでデータ入力端子Dから取り込み、データ出力端子Qから出力した出力信号である。また、ラッチ回路部73におけるラッチ回路DL73_2nは、内部クロック信号PCLKの2回目の立ち上がりで、自身のデータ入力端子Dから前段のラッチ回路DL73_2n-1が内部クロック信号PCLKの1回目の立ち上がりでデータ出力端子Qに出力した出力信号Lレベルを取り込む。ラッチ回路DL73_2nは、内部クロック信号PCLKの次の立ち上がりまで、取り込んだLレベルの出力信号を、ラッチするとともにラッチ回路DL74_2nのデータ入力端子Dへ出力する。また、ラッチ回路部73におけるラッチ回路DL73_1は、内部クロック信号PCLKの2回目の立ち上がりで、自身のデータ入力端子DからシリアルデータSDATAの2番目のデータを取り込む。ラッチ回路DL73_1は、内部クロック信号PCLKの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路DL73_2のデータ入力端子Dへ出力する。以降、内部クロック信号PCLKの立ち上がりで、ラッチ回路部73における各ラッチ回路は、前段のラッチ回路のデータ出力端子Qの出力信号をラッチして、次段のラッチ回路のデータ入力端子Dへと出力する。ラッチ回路部73におけるラッチ回路DL73_ii=1~n各々は、内部クロック信号PCLKの2n回目の立ち上がりで、シリアルデータを構成する制御ビットPUCZQ[i]を取り込み、このデータをラッチ回路DL74_iのデータ入力端子Dに出力する。また、ラッチ回路部73におけるラッチ回路DL73_ii=n1~2n各々は、内部クロック信号PCLKの2n回目の立ち上がりで、シリアルデータを構成する制御ビットPDCZQ[i-n]を取り込み、このデータをラッチ回路DL74_iのデータ入力端子Dに出力する。続いて、コマンドデコーダ20が、制御信号/ZQACT2を、内部クロック信号PCLKの2n回の立ち上がりと同時、あるいはその後、次の内部クロック信号PCLKの立ち上がりまでにHレベルに変化させる。これにより、ラッチ回路DL74_ii=1~n各々は制御ビットPUCZQ[i]を取り込み、取り込んだ制御ビットを自身のデータ出力端子Qから、制御信号ZQCALCodePUC[i]として、出力バッファ制御回路81のオア回路85_iに対して出力する。また、ラッチ回路DL74_ii=n1~2n各々は制御ビットPDCZQ[i-n]を取り込み、取り込んだ制御ビットを自身のデータ出力端子Qから、制御信号ZQCALCodePDC[i-n]として、出力バッファ制御回路81のアンド回路86_iに対して出力する。以上により、図1に示す半導体装置100における各回路の構成を説明したので、続いて、半導体装置100がZQキャリブレーション動作を行うときの動作について、図7を用いて説明する。図7は、本実施形態の半導体装置100におけるZQキャリブレーションのタイミング波形図である。電源投入後、時刻t1においてコマンドデコーダ20が、RESET信号を活性化Hレベルに変化させる。これにより、半導体装置100において、パラシリ変換回路60、及びシリパラ変換回路70を含む内部回路がリセットされる。時刻t2において、外部からZQキャリブレーションコマンドが入力されると、コマンドデコーダ20は、制御信号ZQACT1,制御信号ZQACT2を活性化Hレベルする。制御信号ZQACT1の活性化期間中に、ZQ回路40内のZQ制御回路50においてキャリブレーション動作が行われ、ZQ制御回路50は、インピーダンス制御情報を決定する。時刻t3において、制御信号ZQACT1の非活性化に応じて、パラシリ変換回路60のラッチ回路部61が、複数の制御ビット制御ビットPUCZQ1n、制御ビットPDCZQ1n]で構成される制御信号ZQCALCodeパラレルを取り込む。また、ラッチ回路部62が、内部クロック信号PCLKに同期して、制御ビットPUCZQ1n、制御ビットPDCZQ1nを制御信号ZQCALCodeシリアルに変換したシリアルデータSDATAを、時刻t4~時刻t5にかけて、制御ビットPDCZQn~PDCZQ[1]、制御ビットPUCZQn~PUCZQ1の順に出力する。時刻t6において、シリパラ変換回路のラッチ回路部73において、最後のビットである制御ビットPUCZQ1までが取り込まれた段階で、コマンドデコーダ20は、制御信号ZQACT2を非活性化Lレベルする。これに応じて、ラッチ回路部74が制御信号ZQCALCodePUC1]~PUC[n、PDC1]~PDC[nで構成される制御信号ZQCALCodeパラレルをパラレルに、出力回路80における出力バッファ制御回路81に出力する。出力バッファ制御回路81は、出力バッファ82におけるPMOSトランジスタ、NMOSトランジスタをオンまたはオフさせるPUOUT1~PUOUTi、PDOUT1~PDOUTiを、制御信号ZQCALCodePUC1]~PUC[n、PDC1]~PDC[n]に応じて、出力バッファ82に出力する。このようにして、Read時またはZQキャリブレーション時における出力バッファ82のインピーダンスが設定される。尚、本実施形態では、ZQ制御回路50が出力する制御ビットPUCZQ1n及びPDCZQ1nをシリアルデータSDATAに変換して、同一のシリアルバスに伝送しているが、本発明はこれに限るものではなく、例えば、制御ビットPUCZQ1n、制御ビットPDCZQ1nを其々シリアルデータに変換して、2本のシリアルバスによって伝送する構成としてもよい。このように、本発明の半導体装置100は、インピーダンス制御情報制御ビットPUCZQ1n、制御ビットPDCZQ1nを生成するZQ回路ZQ回路40と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ出力バッファ82と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ZQ回路からシリアルに転送される、半導体装置である。また、本発明の半導体装置100は、第1及び第2の領域とこれら第1及び第2の領域に挟まれた第3の領域とを有する半導体チップであって、前記第1の領域に設けられたZQ端子と、前記第1の領域に設けられると共に前記ZQ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報制御ビットPUCZQ1n、制御ビットPDCZQ1nを生成するZQ回路ZQ回路40と、前記第2の領域に設けられたDQ端子と、前記第2の領域に設けられると共に前記DQ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファ出力バッファ82と、前記ZQ回路から引き出され、前記第3の領域を横切って前記第2の領域に達し、前記複数の制御ビットの情報を前記ZQ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。また、本発明の出力バッファのインピーダンスを調整する方法は、ZQコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。これにより、本発明は、出力バッファ出力バッファ82のインピーダンスを制御する複数の制御ビットPUC[1~n]、PDC[1~n]がZQ回路ZQ回路40からシリアルに転送されることによって、複数の制御ビットを伝送するための信号配線の本数を減少することができ、配線面積が削減される。シリアルに転送しない場合は、第1の領域から第2の領域に向けて、ZQ制御回路50が出力する制御ビットPUCZQ1n、制御ビットPDCZQ1nを転送する信号線を合計n×2本配線する必要があった。しかし、シリアルデータSDATAをシリアルバスで転送することにより、信号配線の本数を、内部クロック信号PCLK、リセット信号RESET、シリアルデータSDATAを転送する3本にまで削減できるので、配線面積を削減することができる。"