基板に下部電極構造を形成する工程と、少なくとも30原子のケイ素及び二つ以上の元素を含む相変化材料を含んでいるスパッタターゲットを使用し、スパッタリングにより、ケイ素またはケイ素系添加剤を有する相変化メモリ材料層を前記下部電極に形成する工程と、前記メモリ材料層上に上部電極を形成する工程と、を備えていることを特徴とするメモリセルを形成する方法。前記スパッタターゲットと前記基板をチャンバーに装着する工程と、前記チャンバーに酸素または窒素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用する工程と、を備えていることを特徴とする請求項1に記載のメモリセルを形成する方法。前記スパッタターゲットと前記基板をチャンバーに装着する工程と、前記チャンバーに酸素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用し、前記チャンバー内の酸素濃度と前記ターゲットのケイ素濃度が前記相変化メモリ材料層の酸化シリコンと成る工程と、を備え、前記相変化メモリ材料層のケイ素濃度は、4原子~6原子であることを特徴とする請求項1に記載のメモリセルを形成する方法。前記スパッタターゲットと前記基板をチャンバーに装着する工程と、第一時間間隔において前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記第一時間間隔に続く第二時間間隔において、前記チャンバーに酸素または窒素を加えることを含む工程と、を備えていることを特徴とする請求項1に記載のメモリセルを形成する方法。前記スパッタターゲットと前記基板をチャンバーに装着する工程と、処理時間間隔において、前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記処理時間間隔において、ケイ素との反応性のために、選択された反応ガスを前記チャンバーに加えることを含む工程と、を備えていることを特徴とする請求項1に記載のメモリセルを形成する方法。前記処理時間間隔において、前記反応ガスの濃度を変える工程を備えていることを特徴とする請求項5に記載のメモリセルを形成する方法。前記スパッタターゲットは、40原子~60原子のケイ素を含んでいることを特徴とする請求項1に記載のメモリセルを形成する方法。少なくとも30原子のケイ素及び二つ以上の元素を含む相変化材料を含んでいるスパッタターゲットを使用し、スパッタリングにより、材料層を形成する工程を備えていることを特徴とするドープされた相変化材料層を形成する方法。前記スパッタターゲットをチャンバーに装着する工程と、前記チャンバーに酸素または窒素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用する工程と、を備えていることを特徴とする請求項8に記載のドープされた相変化材料層を形成する方法。前記スパッタターゲットをチャンバーに装着する工程と、第一時間間隔において前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記第一時間間隔に続く第二時間間隔において、前記チャンバーに酸素または窒素を加えることを含む工程と、を備えていることを特徴とする請求項8に記載のドープされた相変化材料層を形成する方法。前記スパッタターゲットをチャンバーに装着する工程と、処理時間間隔において、前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記処理時間間隔において、ケイ素との反応性のために、選択された反応ガスを前記チャンバーに加えることを含む工程と、を備えていることを特徴とする請求項8に記載のドープされた相変化材料層を形成する方法。前記処理時間間隔において、前記反応ガスの濃度を変える工程を備えていることを特徴とする請求項8に記載のドープされた相変化材料層を形成する方法。前記スパッタターゲットは、40原子~60原子のケイ素を含んでいることを特徴とする請求項8に記載のドープされた相変化材料層を形成する方法。相変化メモリ材料及び少なくとも30原子のケイ素を備えていることを特徴とするスパッタターゲット。前記スパッタターゲットは、40原子~60原子のケイ素を含んでいることを特徴とする請求項14に記載のスパッタターゲット。前記スパッタターゲットは、GexSbyTez及び30原子~60原子のケイ素を含んでいることを特徴とする請求項14に記載のスパッタターゲット。前記スパッタターゲットは、GexSbyTez及び30原子~60原子のケイ素を含み、前記x、前記y及び前記zのそれぞれは、2、2及び5であることを特徴とする請求項14に記載のスパッタターゲット。相変化メモリ素子を含む集積回路であって、前記相変化メモリ素子は、ケイ素又はケイ素系添加剤を有する相変化材料層を含み、前記層は、相変化材料とケイ素を含むターゲットを使用して製造され、前記ケイ素は、ターゲットにおいて30原子を超える濃度を有することを特徴とする集積回路。前記スパッタターゲットは、GexSbyTez及び30原子~60原子のケイ素を含んでいることを特徴とする請求項18に記載のスパッタターゲット。酸素や窒素と添加元素との反応によって形成された誘電体添加剤により、相変化材料層を形成する方法であって、前記層に特定された濃度よりも5倍以上の濃度の添加元素を有し、二つ以上の元素を含む相変化材料を含むスパッタターゲットを、チャンバーに装着する工程と、基板を前記チャンバーに装着する工程と、前記チャンバーにスパッタリングを誘発する条件を適用する工程と、前記チャンバーに酸素及び窒素のいずれかまたは両方を加えながら前記チャンバーにスパッタリングを誘発する前記条件を適用する工程と、を備えていることを特徴とする相変化材料層を形成する方法。相変化メモリ材料層を形成するためのスパッタターゲットであって、前記相変化メモリ材料層は、添加元素の特定された濃度を有し、前記添加元素は、酸素や窒素と反応して誘電体を形成し、前記スパッタターゲットは、相変化材料と前記添加元素を含み、前記添加元素は、前記層に前記特定された濃度よりも5倍以上の濃度を有することを特徴とするスパッタターゲット。相変化メモリ素子を含む集積回路であって、前記相変化メモリ素子は、相変化材料層と誘電体を含み、前記誘電体は、窒素又は酸素の化合物及び窒素又は酸素と反応する添加元素を含み、前記添加元素は、前記層に特定された濃度を有し、前記層は、相変化材料と前記添加元素を含むスパッタターゲットを使用して製造され、前記添加元素は、前記層に前記特定された濃度よりも5倍以上の濃度を有することを特徴とする集積回路。前記スパッタターゲットは、GexSbyTez及び30原子~60原子のケイ素を含んでいることを特徴とする請求項22に記載の集積回路。前記相変化材料層及び前記誘電体は、6原子以上の酸化シリコンを含んでいることを特徴とする請求項22に記載の集積回路。本発明の主な目的は、相変化材料層を形成する方法を提供することにより、従来の技術でのウエハの表面の汚染、歩留まりの減少という問題を克服することである。既存技術の欠点を克服するために、本発明の主な目的は、相変化材料層を形成する方法を提供することを目指す。ケイ素又は他の半導体、又は、ケイ素系や他の半導体系の添加剤を有する相変化材料層を形成する方法は、ケイ素や他の半導体及び相変化材料を含む複合スパッタターゲットを使用することに基づいて説明され、ケイ素または他の半導体の濃度は、形成される前記層におけるケイ素または他の半導体の特定された濃度よりも5倍以上大きい。GST型の相変化材料のケイ素系添加剤に対し、スパッタターゲットは少なくとも30原子、好ましくは40~60原子以上のケイ素を含むことができる。前記方法は、スパッタターゲットを使用して材料層を形成し、前記ターゲットは、前述のような特性を有している。スパッタターゲットと基板をチャンバーに装着し、スパッタリングを誘発するように条件を応用する。ケイ素系添加剤、例えば酸化シリコンや窒化シリコンを形成するために、スパッタリング工程において、前記チャンバーに酸素または窒素の反応性ガスを加える。酸素や窒素の濃度は、形成される層に所望の特定濃度に基づいて設定されている。多層の実施形態を形成されることができ、ここで、複数の層の一つは、反応性ガスなしで、複合ターゲットを用いて形成され、複数の層の一つ又はそれ以上の他の層は、反応性ガスと複合ターゲットを用いて形成される。従って、シリコンドープされたGSTとシリコン酸化物ドープされたGSTとの両層は、単一スパッタチャンバーに形成されることができる。半導体及び半導体系の添加剤の他の組み合わせは、単一チャンバーと単一スパッタターゲットを用いて、反応性ガスの流量を制御することによって形成することができる。メモリデバイスは、本願明細書に記載されるように、形成されたメモリ材料層を用いて形成することができる。背板backingplateとターゲットを含むスパッタターゲットが記述されている。前記ターゲットは、GSTなどの相変化材料及び少なくとも30原子のケイ素又は他の半導体を含む。本願明細書に記載された技術の他の態様及び利点は、以下の図面、発明の詳細説明及び特許請求範囲に見ることができる。以上の説明によると、本発明は、ドープされた相変化材料の組成を改善することにより、従来の技術でのウエハの表面の汚染、歩留まりの減少等の問題を避けるだけでなく、コストを大幅に削減することができる。以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。本発明の実施形態に係る詳細な説明は、図1~図14を参照して提供されている。図1は、メモリ素子116を含むメモリセル100の断面図を示す。メモリ素子116は、相変化材料の本体で構成されており、前記相変化材料は、ケイ素シリコン、シリコン酸化物またはシリコン窒化物などの添加剤を有し、電極間の電流経路に沿ってメモリ素子116を介する。メモリセルは、活性領域110を含む。メモリセル100は、メモリ素子116の底面に接触するために誘電体層130を介して伸びる第一電極120と、メモリ素子116にある第二の電極140と、を含む。第一及び第二電極120、140は、例えば、TiN又はTaNを含むことができる。或いは、第一及び第二電極120、140のそれぞれは、タングステンW、タングステン窒化物WN、アルミニウムチタン窒化物TiAlN又はタンタルアルミニウム窒化物TaAlN、さらなる例については、ドープされたシリコン、ケイ素Si、炭素C、ゲルマニウムGe、クロムCr、チタンTi、タングステンW、モリブデンMo、アルミニウムAl、タンタルTa、銅Cu、白金Pt、イリジウムIr、ランタンLa、ニッケルNi、窒素N、酸素0、ルテニウムRu及びそれらの組み合わせからなる群から選択された一つ又はそれ以上の元素である。図示の実施形態における誘電体層130は、窒化シリコン、酸窒化シリコン、シリコン酸化物と他の材料を含んでもよい。図1に示すように、第一電極120の比較的狭い幅122いくつかの実施形態においては直径であるにより、第一電極120とメモリ素子116との間の接触面積が、メモリ素子116と上部電極140との間の接触面積よりも小さい。従って、電流は、メモリ素子116に隣接する第一電極120の部分に集中しており、結果が図示するように活性領域110は第一電極120又はその付近に接触することとなる。メモリ素子116は、活性領域110外側の不活性領域を含み、前記不活性領域は、動作中に相転移を起こさないという意味で不活性になる。メモリ素子116は、基本相変化材料を含む。この例では、メモリ素子116の基本相変化材料としては、Ge2Sb2Te5で構成されている。基本材料は、相変化材料として選択された元素の組み合わせと定義され、その材料特性である濃度プロファイルによって堆積することができる。添加剤が結合されると、基本材料の元素濃度は、互いに相対的に変化しない。他の基本相変化材料は、GexSb2yTex3yを含めて使用することができ、ここで、xとyは整数0を含むである。GeSbTe系材料以外の他の基本相変化材料は、GaSbTeシステムを含めて使用することができ、GaSbTeシステムは、GaxSbx2yTe3yのように記述することができ、ここでx、yは整数である。また、基本相変化材料は、InXAgYSb2Te3システムから選択することができ、ここで、X、Yは1未満の小数である。さらに、他の実施形態では、シリコンケイ素酸化物とシリコンの複合ドーピングを使用して非定数添加剤濃度のプロファイルを形成することができる。例えば、底部における第一電極120とメモリ素子116との界面において、酸化シリコン添加剤である相変化材料は、約5原子±2原子のシリコン濃度及び10原子±4原子の酸素濃度を有する。この例では、ケイ素が二酸化ケイ素の一部に計数されることに加え、最大のシリコン添加剤は、約1~5原子である。従って、ケイ素と酸素元素に対する連結濃度プロファイル及びGST基本材料は、10原子のケイ素、10原子の酸素及び80原子のGST元素の組み合わせを含めることができる。シリコンの添加剤は、保持時間と耐久性を向上させることが判明したが、設定時間を遅延することができる。活性領域110内をシリコン高濃度にすることは、活性領域110における保持を改善し、活性領域110に遠く離れる領域において、保持に有意に影響を与えない。また、活性領域から離れたドーピングシリコンの縮減は、メモリセルの全体抵抗を低減し、低動作電圧を低減して調整する能力を向上させる。図2は、物理蒸着システムとして知られているスパッタリングシステムの概略図である。スパッタリングシステムは、本願明細書に記載された複合ターゲットで使用することができる。また、スパッタリングシステムは、スパッタターゲット151及び基板152を装着するチャンバー150を含む。ターゲット151及び基板152は、スパッタリング工程において、バイアス電圧を印加するために使用される電源とコントローラ156に結合されている。印加されるバイアスは、DC、パルスDC、無線周波数、又はその組み合わせであり、特定のスパッタリング工程に適するように、コントローラ156によって入れるオン、切るオフ及び変調する。チャンバー150には、真空ポンプ155、或いはチャンバーを排気し、排気ガスを除去するための他の手段が装備されている。また、チャンバーは、アルゴン等である不活性ガスの供給源153及びかかる例に記載の酸素や窒素等である反応性ガスの供給源154で構成されている。スパッタリング工程において動的に形成されている層の組成に影響を与えるために、システムが供給源153、154からのガスの流量を制御する能力を持っている。スパッタターゲット151は、相変化材料及びシリコン複合物を含み、基板152に層を形成するように使用される材料供給源として機能する。本願明細書には、記述された発見的目的のために、十分な概略図であることが理解される。スパッタチャンバーは、半導体製造工場での標準装備であり、さまざまな商業源から利用可能である。図3は、別のスパッタリングシステムの概略図である。前記スパッタリングシステムは、本願明細書に記載されるようにも複合ターゲットで使用できる。図3は、コリメータ157がターゲット151と基板152との間に配置されるという点で、図2とは異なる。高アスペクト比aspectratioの特徴を含む基板をスパッタリングする時に、コリメータ157を使用して高アスペクト比の特徴の適用範囲均一性を向上させる。いくつかのスパッタリング装置は、必要に応じて、スパッタリングチャンバーの内外にコリメータを移動する機能を持っている。図4A及び図4Bは、相変化材料とシリコン複合物を含むスパッタターゲットを記述する。図4Aは、スパッタターゲットのシリコン含有量のグラフである。スパッタターゲットは、堆積膜にあるGSTとシリコンの複合体である。図に見られるように、相変化膜において4~10原子のシリコン含有量を達成するために、複合ターゲットは40~60原子のシリコンを有している。形成されている層が2原子のシリコン濃度を達成するために、スパッタターゲットにおけるシリコン濃度は、約5倍よりも高くなる必要がある。この比率は、形成されている層において、約3~5の特定シリコン濃度に対し、10倍までに増加する。ターゲットにおけるシリコン濃度が約60を超えると、材料の相変化が誘発するのは困難になる。シリコンとGSTを用いた相変化層の効果的な処方について、シリコン濃度が約5であることが望ましい。従って、スパッタターゲットは、好ましくは、30~60原子のシリコンによって形成され、スパッタ層に約4~8原子のシリコンが生成する。より大きなチャンバー内で、より大きなターゲット、例えば13インチの50原子のターゲットを使用して、相変化膜に4~8原子のシリコンが生成することが見出された。従って、テストチャンバー内のより大きなターゲットに於けるシリコンの30原子のケイ素ターゲットより低い濃度は、所望のシリコン濃度を堆積膜に生成するために利用することができる。図4Bは、本発明に係るスパッタターゲットの概略図である。スパッタターゲットは、本質的に相変化材料とシリコン複合物からなるスパッタプレート170と、スパッタシステムに装着されるために配置されている背板171と、を含んでいる。図4Bに示すようなターゲットを製造するために、例えば、多量の粉体を提供することにより、プレート170を製造でき、前記多量の粉体は、所望の割合で相変化材料とシリコン添加剤を一括して含む粒子を含む。その後、前記多量の粉体は、一つ又はそれ以上の機械的合金化、粉砕、或いはブレンドの工程により、処理された量を生成する。その後、処理された量は合併し、例えば焼結または他の工程により、圧縮且つ合併して、所望の組成を有するスパッタプレートを製造する。図5~8は、上記のような複合ターゲットを用いてシリコン系添加剤を有する相変化層の形成のための代表的な製造フローチャートを示す。図5は、シリコン添加剤を有する相変化材料層を形成するための工程のフローチャートを示す。前記層は4~8原子のシリコンを有している。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている201。次に、前記チャンバーは排気される202。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる203。バイアス、例えばDCバイアスは、基板とターゲットを越えて印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する204。必要に応じて、ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリングpresputtering間隔を実行することができる。露出されたウェハに対して、基板に205メモリ材料の所望の厚さを得るのに十分な時間間隔でスパッタリング条件を保持する。バイアスをオフにし、チャンバーを洗い流す206。最後に、ウエハを取り除く207。30~60原子のシリコンを有する複合ターゲットを用い、GSTのような相変化材料を含めてバランスがとれることにより、結果として生じる層は、例えば、4~8のシリコンの有効濃度を有することになる。図6は、酸化シリコン添加剤を有する相変化材料層を形成するための工程フローチャートを示す。前記相変化材料層は、4~8原子のシリコン濃度及び所望の酸素濃度を有する。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている211。次に、前記チャンバーは排気される212。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる213。その後、不活性ガスと反応性ガスの組み合わせは、チャンバーに流れ込ませる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料こおけるシリコン酸化物の所望処方を達成する214。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する215。必要に応じてウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング間隔を実行することができる。露出されたウェハに対して、基板にメモリ材料の所望厚さを得るのに十分な時間間隔で216スパッタリング条件を保持する。バイアスをオフにし、チャンバーを洗い流す217。最後に、ウエハを取り除く218。40~60原子のシリコンを有する複合ターゲットを用い、GSTのような相変化材料を含めてバランスがとれることにより、1~6SCCMのような所望流量でチャンバーに酸素などの反応性ガスを加えて、結果として生じる層は、効果的な酸化シリコン濃度を有し、例えば、4~8原子のシリコン及び4~24原子の酸素を有することになる。図7は、シリコン添加剤を有する第一層及び酸化シリコン添加剤を有する第二層の双層を含む相変化材料を形成するための工程のフローチャートを示す。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている221。次に、前記チャンバーは排気される222。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる223。バイアス、例えばDCバイアスは、基板とターゲットを越えて印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する224。ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング間隔を実行することができる。露出されたウェハに対して、基板にメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する225。一つの代表例として、シリコンドープされたGSTは、この工程において約1~10nmの厚さを有するように形成される。その後、スパッタチャンバー内のガス組成が変更され、適切な手順でスパッタリングのための環境を洗い流し、且つ再構成して、不活性ガスと反応性ガスとの組み合わせになる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料におけるシリコン酸化物の所望処方を達成する226。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのないスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するように必要な電界をスパッタチャンバー内に確立する。スパッタリング条件を保持し、十分な時間間隔で基板にメモリ材料の所望厚さを得る227。一つの代表例として、酸化シリコンドープされたGSTは、この工程において約90~100nmの厚さを有するように形成される。バイアスをオフにし、チャンバーを洗い流す228。最後に、ウエハを取り除く229。図8は、シリコン添加剤を有する第一層、酸化シリコン添加剤を有する第二層及び酸化シリコン添加剤を有する第三層の多層を含む相変化材料を形成するための工程のフローチャートを示す。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている231。次に、前記チャンバーは排気される232。アルゴンなどの不活性ガスは、チャンバーに流入し、スパッタリングに適した雰囲気を確立する233。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、スパッタリング工程を誘発するように必要な電界をスパッタチャンバー内に確立する234。ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング間隔を実行することができる。露出されたウェハに対して、基板に第一メモリ材料層の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する235。その後、バイアスをオフにする時、スパッタチャンバー内のガス組成を変更して、不活性ガスと反応性ガスとの組み合わせになる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料におけるシリコン酸化物の所望処方を達成する236。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのないスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するに必要な電界をスパッタチャンバー内に確立する。基板にメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する237。その後、バイアスをオフにする時、スパッタチャンバー内のガス組成を変更して、不活性ガスと第二反応性ガスとの組み合わせになる。この例では、反応性ガスは、窒素であり、選択された流量を有することで、相変化材料におけるシリコン窒化物の所望処方を達成する238。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのない又は第一反応性ガスを有するスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するのに必要な電界をスパッタチャンバー内に確立する。基板に酸化シリコン添加剤を有するメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する239。図8に示されていないが、バイアスをオフにし、チャンバーを洗い流し、ウエハを取り除く。図5~8に示す工程フローチャートは、さまざまな工程の組み合わせを代表を図示する。前記工程は、複合ターゲットを使用することに適用でき、単一複合スパッタターゲット及び単一スパッタチャンバーを用いて多層メモリ要素の処方を形成する。例えば、図9に示すようなメモリセルは、複合シリコン相変化ターゲットを有する一つのチャンバースパッタリング工程を用いて製造されている。図9にあるメモリセル300は、下にあるアクセス構造から誘電体層330を介して延びる下部電極320を有している。双層312のメモリ材料は、第一相変化材料層312A及び第二相変化材料層312Bからなり、第一相変化材料層312Aは、シリコン添加剤を有する相変化材料を有し、第二相変化材料層312Bは、例えばシリコン酸化物と相変化材料との組み合わせを含む。上部電極340は双層312の上面に形成される。活性領域310のメモリセルは、双層312の第一層312Aに主に発生し、下部電極320の幅322によって部分的に決定されるサイズを有する。双層メモリ素子は、上述した図7の方法に従って作ることができる。図10は、横軸上に堆積した層の深さに対し、縦軸に基本相変化物質の濃度のグラフである。図10は、図8のような工程を使用して、実施され得るより複雑なドーピングプロファイルを示す。図10のように、基本相変化物質の相対濃度は、メモリ層の厚さにわたって本質的に一定である。ドープされた相対濃度は、第一工程で下部電極に隣接する酸化シリコンドープされた層を形成し、窒化シリコンドープされた層が続き、上部電極に別の酸化シリコンドープされた層を更に続けることを説明した。この多層構造は、成膜工程中に反応性ガスを変更して、酸化シリコン膜と窒化シリコンドープされた層との間で変更すると、単一の複合シリコン相変化スパッタターゲットを利用して実行できる。下部電極とメモリ素子との界面での相変化材料の酸化シリコン添加剤は、約5原子±2原子のケイ素濃度及び約10原子±4原子の酸素濃度を有することができる。この例では、最大の窒化シリコン添加剤は、5原子±2原子のシリコン及び83原子±33原子の窒化物を有することができる。窒化シリコンドープされたGSTSiNdopedGSTは、酸化シリコンGSTSiOGSTよりも優れた保持時間を提供するが、デバイスがSiOGSTよりも早く失敗したことが判明した。図10の実施形態では、より優れた耐久性及び保持のために、全体の活性領域は常に窒化シリコンでドープされている場合、酸化シリコンで第一及び第二電極に隣接する界面領域をドープすること及び酸化シリコンからの有意な貢献がなく、窒化シリコンでドープする活性領域により、提案されている。また、この例では、上部電極における窒化シリコンをドープ領域及び界面領域の間のバルク領域は、二酸化シリコンによりドープされている。図11は、メモリ素子416を含むメモリセル400の断面図を示す。メモリ素子416は、メモリ素子416を通過する電極間の電流経路において、ケイ素系添加剤を有する相変化材料の本体で構成されるている。図11に示すようなメモリセルの製造工程では、図3に示すように、スパッタチャンバーにおいてコリメータを使用することに加えて、図5~8の何れかのような工程フローと共に含めることができる。メモリセル400のそれぞれは、上表面及び下表面422、424に第一及び第二電極420、440に接触する柱状メモリ素子416を含んでいる。メモリ素子416は、第一及び第二電極420、440と実質的に同じ幅417を有して、誘電体図示せずに囲まれた多層柱を定義する。本願明細書において、実質的には、製造公差に適応させるように意図されている。動作では、電流を第一電極420と第二電極440との間に通電し且つメモリ素子416を介して、活性領域410は、メモリ素子の残りの部分例えば、不活性領域413よりも迅速に加熱される。図12は、メモリ素子516を含むメモリセル500の断面図を示す。メモリ素子516は、ケイ素系添加剤を有する相変化材料の本体で構成されている。図11に示すようなメモリセルの製造工程では、図3に示すように、スパッタチャンバーにおいてコリメータを使用することに加えて、図5~8の何れかのような工程フローと共に含めることができる。メモリセル500は、誘電体図示せずにより囲まれた気孔型メモリ素子516を含み、それぞれの上表面及び下表面において第一及び第二電極520、540に接触する。メモリ素子は、第一及び第二電極の幅よりも小さい幅を有する。動作では、電流を第一電極と第二電極との間に通電し且つメモリ素子を介して、活性領域510は、メモリ素子の残りの部分よりも迅速に加熱される。本願明細書に記載されるように、メモリ材料は、さまざまなメモリセル構造に使用することができ、ここに記載されたメモリセル構造に限定されていない。図13は、図1のような構造を有し、本願明細書に記載された非定数添加剤濃度プロファイルを有するメモリセルを製造する製造工程を示す。メモリセルの要素に適用される参照符号は、図1で使用したものに対応している。工程600において、幅または直径122を有する第一電極120は、誘電体層130を介して延びて形成される。図示の実施形態では、第一電極120は、TiNを含み、誘電体層130は、SiNを含む。いくつかの実施形態では、第一電極120は、サブリソグラフィーの幅または直径122を有する。第一電極120は、誘電体層130を介して、下にあるアクセス回路図示せずに延びている。下にあるアクセス回路は、当該分野で既知の標準工程によって形成され、アクセス回路要素の配置は、ここに記載されるように、メモリセルによって実施されるアレイ配置に従う。一般的に、アクセス回路は、例えば半導体基板内にあるトランジスタ、ダイオード、ワード線、ソース線、導電性プラグ、およびドープされた領域などのアクセスデバイスを含む。第一電極120と誘電体層130は、例えば、2007年6月18日に提出した米国特許出願11764678米国特許公開20080191187柱状下部電極を有する相変化メモリ装置を製造するための方法に開示された方法、材料、および工程を使用して形成することができ、参照により本願明細書に組み込まれ得る。例えば、電極材料層は、アクセス回路の上表面に形成することができ図示せず、第一電極120の位置を覆うフォトレジストマスクを形成するように、標準的なフォトリソグラフィ技術を用いて、電極層にフォトレジスト層をパターン形成する。次に、第一電極120の位置を覆ってサブリソグラフィーの寸法を有するマスク構造を形成するために、例えば酸素プラズマを使用して、フォトレジストマスクをトリミングする。その後、トリミングされたフォトレジストマスクを用い、電極材料層をエッチングして、サブリソグラフィーの直径122を有する第一電極120を形成する。次に、誘電体層130を形成するために、誘電体材料を形成して平坦化にする。別の例として、第一電極120及び誘電体130は、例えば、2007年9月14日に提出した米国特許出願11855979米国特許公開20090072215ビア配列ViaArrayにおいて自己整列、自己収歛型の下部電極を有する相変化メモリセル及びその製造方法に開示された方法、材料、および工程を使用して形成することができ、参照により本願明細書に組み込まれている。例えば、誘電体層130は、アクセス回路の上表面に形成することができ、分離層と犠牲層を形成する。次に、マスクを形成するのに用いられる工程の最小特徴サイズに近いか等しい開口部を有するマスクが犠牲層状に形成され、開口部は第一電極120の位置を覆う。更に、マスクを用い、前記分離層と前記犠牲層を選択的にエッチングしてビアを形成し、誘電体層130の上表面を露出する。マスクを除去した後、無損傷の前記犠牲層と誘電体層130を残す間に前記分離層をエッチングするように、前記ビアに選択的なアンダーカットエッチングを行う。前記ビアに充填材料が形成され、選択的なアンダーカットエッチング工程のために、それが前記ビア内に形成される前記充填材料の中の自己整列空隙となる。又、前記空隙を開けるために、前記充填材料において異方性エッチング工程を行い、誘電体層130が前記空隙よりも低い領域に露出されるまでエッチングを続けて、前記充填材料を含む側壁スペーサを前記ビアに形成する。前記側壁スペーサは、前記空隙の大きさによって実質的に決定される開口寸法を有しているため、リソグラフィ工程の最小特徴サイズよりも小さくなる可能性がある。次に、側壁スペーサをエッチングマスクとして用い、誘電体層130をエッチングすることによって、最小特徴サイズよりも小さい直径を有する開口部を誘電体層130に形成する。更に、電極層は、誘電体層130の開口部内に形成される。その後、前記分離層と前記犠牲層を取り除き、第一電極120を形成するために、例えば化学機械研磨CMPの平坦化工程が実行される。工程610において、40~60原子のシリコンを有する複合ターゲットを用いて上述のようなスパッタリングを行うことによって、相変化素子が形成され、前記相変化素子は、例えばGe2Sb2Te5などの基本相変化材料を含み、一つ又はそれ以上のシリコン、酸化シリコン又は窒化シリコンの添加剤を有する。次に、工程620において第二電極が形成され、工程630において、チップの半導体工程を完了して、図1に示す構造を得るために、バックエンドオブラインbackendofline、BEOL、ラインの後端部処理を行う。BEOL工程は、当該分野で公知の標準的な工程で、メモリセルが実装されるチップの配置により行う。一般的に、BEOL工程によって形成される構造は、チップにおける相互接続のために、接点、層間絶縁膜及び種々の金属層を含んでいてもよく、前記チップは、周辺回路にメモリセルを結合するための回路を含む。これらのBEOL工程は、高温度での誘電材料の堆積を含めることができ、例えば400°CでのSiN堆積或いは500°C又はそれ以上の温度での高密度プラズマHDP酸化物堆積がある。これらの工程により、図14に示すように、制御回路とバイアス回路が、デバイス上に形成される。図14は、メモリアレイ712を含む集積回路710の概略ブロック図である。メモリアレイ712は、本願明細書に記載される非定数添加剤濃度プロファイルを有するメモリセルを用いて実施された。ワード線デコーダ714は、読み込み、設定及びリセットモードを有しており、メモリアレイ712内の行に沿って配置された複数のワード線716と結合され且つ電気的に接続される。ビット線列デコーダ718は、相変化メモリセル図示せずをメモリアレイ712において読み込む、設定し、且つリセットするためのものである。ビット線列デコーダ718は、アレイ712内の列に沿って配置された複数のビット線720と電気的に接続されている。アドレスはバス722で、ワード線デコーダとドライバ714及びビット線デコーダ718に供給される。ブロック724におけるセンス回路センスアンプとデータ入力構造は、読み込み、設定及びリセットモードに使用する電圧及びまた電流源を含み、データバス726を介してビット線デコーダ718に連結されている。データは、集積回路710の入力出力ポートから、或いは、集積回路710の内部または外部に他のデータソースから、データ入力線728を介して、ブロック724のデータ入力構造に供給される。他の回路730は、集積回路710に含まれ、例えば汎用プロセッサや特殊用途の応用回路構成、又はアレイ712によってサポートされるシステムオンチップsystemonachip機能を提供するモジュールの組み合わせである。データは、ブロック724におけるセンスアンプから、或いは、集積回路710の内部または外部に他のデータソースから、データ出力線732を介して、集積回路710の入力出力ポートに供給される。この例で実行されるコントローラ734は、バイアス配置状態マシンを使用して、バイアス回路の電圧及び電流源736の応用を制御し、バイアス配置の応用は、ワード線とビット線に対して電圧及びまたは電流を読み込み、プログラム又は消去、その検証を消去やプログラムすることを含む。さらに、融解冷却サイクルのためのバイアス配置を実行できる。コントローラ734は、当該分野で公知の特殊用途のロジック回路を使用して実行することができる。別の実施形態では、コントローラ734は、汎用プロセッサを備え、前記デバイスの動作を制御するコンピュータプログラムを実行するために、同じ集積回路上で実行され得る。さらに他の実施形態では、特殊用途のロジック回路と汎用プロセッサの組み合わせは、コントローラ734の実行に利用することができる。本願に記載の実施形態で使用される材料は、一つ又は複数の添加剤を有するGSTGe2Sb2Te5基本相変化材料を含む。本願明細書に記載されたもの以外の添加剤及び他のカルコゲナイドも使用することができる。カルコゲンは、酸素O、硫黄S、セレンSe、テルルTeのいずれかを含み、周期表VIA族の一部を形成する四つの元素である。カルコゲナイドは、より多くの陽性元素やラジカルを有するカルコゲンの化合物を含む。カルコゲナイド合金は、例えば遷移金属のような他の材料を有するカルコゲナイドの組合せを含む。カルコゲナイド合金は、通常、周期表のIVA族から一つ又は複数の元素を含み、例えばゲルマニウムGeと錫Snなどの元素である。多くの場合には、カルコゲナイド合金は、アンチモンSB、ガリウムGa、インジウムIn、及び銀Agから一つ又は複数の元素の組み合わせが含まれる。多くの相変化型メモリ材料は、技術文献に記載されているように、GaSb、InSb、InSe、SbTe、GeTe、GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe、AgInSbTe、GeSnSbTe、GeSbSeTe及びTeGeSbSの合金を含む。ゲルマニウムアンチモンテルルの合金のグループでは、広い範囲の合金組成を実行できる。前記組成は、TeaGebSb100のような特徴づけることができる。研究者は、最も有用な合金を記載した。前記有用な合金は、堆積材料におけるTeの平均濃度は、70以下、通常約60を有し、又、一般的に23~58のTeを有し、最も好ましくは約48~58のTeを有する。堆積材料におけるGeの濃度は、約5を上回って、8の低い値と30の平均値の間にあり、一般的に50以下であり、最も好ましくは、Geの濃度は、約8から約40の範囲にある。この組成物における主要構成元素には、残り部分がSbである。これらの割合は、構成元素の合計で100とする原子濃度atomicpercentageであるOvshinskyの特許5687112、10-11欄。別の研究者により評価された特定合金は、Ge2Sb2Te5、GeSb2Te4及びGeSb4Te7を含むNoboruYamada、高データ速度記録のためのGeSbTe系相変化光ディスクの潜在能力、SPIEv3109、ページ28~371997。より一般的に、遷移金属は、例えばクロムCr、鉄Fe、ニッケルNi、ニオブNb、パラジウムPd、白金Pt及びそれらの混合物又は合金等が、GeSbTeと組み合わせることができ、プログラム可能な抵抗性の特性を有する相変化合金を形成する。前記Ovshinskyの112特許の11~13欄には、役に立つかもしれないメモリ材料の具体例が記載され、参照により本願明細書中に組み込まれる。前述したように、酸化シリコンドープされたGST膜に適用されている技術は、同じチャンバーでGSTターゲットと酸化シリコンターゲットを用いて共スパッタリングに関係する。この工程はメモリデバイスを製造するために適用されている。しかしながら、この製造工程の歩留まりは、シリコン酸化物の粒子が膜上に堆積されているということによって制限される。これらの粒子は、前記粒子が存在するメモリセルを破壊し、且つ製造工程の歩留まりを減少させる。本願明細書で説明シリコン相変化複合ターゲットの使用及びスパッタリング時に酸素を反応性ガスとして使用することは、シリコン酸化物を有する相変化材料層を形成することを示し、共スパッタリングで生成される相変化材料層と同じ特徴を有している。しかし、ここに記載された工程は、粒子汚染物質の形成に至らず、歩留まりを大幅に向上させる。一つのテストでは、50のシリコン及びGe2Sb2Te5相変化材料を有する複合ターゲットを使用して、酸化シリコンドープされたGe2Sb2Te5層を形成する。形成されたサンプルは、材料の相対濃度を測定するために分析された。下表には、第一サンプル組成物aは、約40sccmのアルゴン流量及び約2sccmの酸素流量を用いて形成された。下表には、第二サンプル組成物bは、約40sccmのアルゴン流量及び約4sccmの酸素流量を用いて形成された。二元を標識したサンプルは、酸化シリコンターゲットとGSTターゲットを有する共スパッタリングを用いて作る。表に見られるように、第一サンプルCOMPでは、複合ターゲットを使用して、4.7原子のシリコン濃度と10原子酸化物濃度を有している1020nm程度の層を生成し、結果としては、GST相変化層において約15原子の二酸化ケイ素添加剤を示す。第二サンプ組成物bでは、複合ターゲットを使用して、4.4原子のシリコン濃度と14原子酸化物濃度を有している1020nm程度の層を生成し、結果としては、GST相変化層においてリッチ酸化物を有し、約19原子の二酸化ケイ素添加剤を示す。増加された酸素流量は、得られる層において低いシリコン濃度を示す。40~60原子の範囲のシリコン濃度及び1~6sccmの範囲の酸素流量を有する複合ターゲットを用いて、シリコンと酸素の効果的な濃度を形成することができる。DC電源は、スパッタリング工程のために利用された。並べて見ると、二酸化ケイ素とGSTターゲットの間に、125の出力分配で共スパッタリングを使用して、約59のシリコン濃度と約227の酸素濃度を有する約458nmの層を生成する。薄膜における濃度は、ラザフォード後方散乱分光法Rutherfordbackscatteringspectrometryを用いて、±05原子の誤差により測定される。複合スパッタターゲットを使用して製造される材料層の試験は、共スパッタリングを使用して製造されるものと同じように動作する。抵抗対温度曲線の点では、結晶化温度と溶融温度が同じままでいることを示唆している。しかしながら、層が二酸化ケイ素の粒子なしで複合ターゲットを用いて形成され、実質的により大きい歩留まりで製造できる。追加試験では、窒素を反応性ガスとして用いて実行する。これらのサンプルでは、窒化シリコン添加剤がGST膜に形成された。共スパッタリング工程の使用及び複合スパッタターゲットの使用の間の比較結果は、本願明細書の下表に記載された。下表には、共スパッタリングを使用する二元サンプル及び複合ターゲットを使用する組成物サンプルの特徴を示している。組成物サンプルでは、窒素流量は、約45sccmであり、アルゴン流量は、約80sccmである。DC電源は、スパッタリング工程のために利用された。これらの結果では、酸素OとアルゴンArの測定値は、薄膜の組成に関連すると認められていない。前記測定値は、おそらく処理中に、サンプルの他の構造やサンプルの酸化によって生じたものであろう。サンプルの試験では、薄膜の性能が同等であること示すが、複合ターゲットを使用して減少する歩留まりが大幅に改善される。また、窒化シリコン添加剤のGST材料の動作速度は、共スパッタリングによって生成されるサンプルよりも高速な切替速度を示している。また、GST層における窒化シリコン添加剤は、約一千万回又はそれ以上の耐久性がある実験的なメモリ層を生ずる。相変化メモリのために、二酸化シリコンドープされたGST相変化材料を使用するという利点は、相変化材料の結晶粒径を減少させ、相変化材料の内部の界面における空隙の形成を排除し、且つチップの歩留まりを全体的に向上させることが含まれるとともに、ドープされない相変化材料の耐久特性を維持する。他の材料は、例えば堆積薄膜において、酸素や窒素と反応して酸化物と窒化物を形成でき、結果としては、誘電体を形成し、相変化材料の添加剤として使用できる。半導体と相変化合金との複合ターゲットを使用すると、本願明細書に記載の製造と使用のように、前記ターゲットにおける添加剤の濃度は、堆積薄膜における半導体の所望濃度よりも5~10倍大きくなる。本発明は、上記に詳述した好ましい態様や実施例を参照して開示されているが、これら実施例は、限定的な意味においてと云うよりも例示的に示されたにすぎないと理解される。したがって、当業者にとって変性や組合せは容易になし得、それら変性や組合せは、発明の精神、および以下の請求の範囲内において可能である。