"入力MOSFETの基板ノードと出力ノードとの間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。上記手段は、入力MOSFETの出力ノードと第1の参照電圧源との間に設けられた第1のスイッチ素子と、該入力MOSFETの基板ノードと第2の参照電圧源との間に設けられた第2のスイッチ素子と、該入力MOSFETの基板ノードと出力ノードとの間に設けられた容量素子であって、入力MOSFETの動作時間の内の、校正時間には該第1及び第2のスイッチ素子を短絡し、使用時間には該第1及び第2のスイッチ素子を開放することを特徴とする請求項1に記載のソースフォロア増幅器。上記第1及び第2のスイッチ素子を短絡する校正時間と、上記第1及び第2のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする請求項2に記載のソースフォロア増幅器。上記第1の参照電圧源を低電圧源、上記第2の参照電圧源を高電圧源としたことを特徴とする請求項2又は請求項3に記載のソースフォロア増幅器。上記手段は、入力MOSFETの出力ノードと基板ノードの間に接続された抵抗として動作する素子と、入力MOSFETの基板ノードに接続された第1の電流源、並びに入力MOSFETの出力ノードに接続され第1の電流源とは同一の強さで極性の異なる第2の電流源によって構成される回路であることを特徴とする請求項1に記載のソースフォロア増幅器。上記第2の電流源が担う機能は、第2の電流源を実装せずに、ソースフォロア入力MOSFETを駆動するための電流と上記第1の電流源を流れる電流の合計値を持つ第3の電流源によって実現される請求項5に記載のソースフォロア増幅器。上記入力MOSFETは、2つのゲートが互いに絶縁されたFin型FETで構成したことを特徴とする請求項1ないし請求項6のいずれか1項に記載のソースフォロア増幅器。したがって、本発明が解決しようとする課題は、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことができるソースフォロア増幅器を提供することである。上記課題は次のような手段により解決される。1入力MOSFETの基板ノードと出力ノードとの間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。2上記手段は、入力MOSFETの出力ノードと第1の参照電圧源との間に設けられた第1のスイッチ素子と、該入力MOSFETの基板ノードと第2の参照電圧源との間に設けられた第2のスイッチ素子と、該入力MOSFETの基板ノードと出力ノードとの間に設けられた容量素子であって、入力MOSFETの動作時間の内の、校正時間には該第1及び第2のスイッチ素子を短絡し、使用時間には該第1及び第2のスイッチ素子を開放することを特徴とする1に記載のソースフォロア増幅器。3上記第1及び第2のスイッチ素子を短絡する校正時間と、上記第1及び第2のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする2に記載のソースフォロア増幅器。4上記第1の参照電圧源を低電圧源、上記第2の参照電圧源を高電圧源としたことを特徴とする2又は3に記載のソースフォロア増幅器。5上記手段は、入力MOSFETの出力ノードと基板ノードの間に接続された抵抗として動作する素子と、入力MOSFETの基板ノードに接続された第1の電流源、並びに入力MOSFETの出力ノードに接続され第1の電流源とは同一の強さで極性の異なる第2の電流源によって構成される回路であることを特徴とする1に記載のソースフォロア増幅器。6上記第2の電流源が担う機能は、第2の電流源を実装せずに、ソースフォロア入力MOSFETを駆動するための電流と上記第1の電流源を流れる電流の合計値を持つ、第3の電流源によって実現される5に記載のソースフォロア増幅器。7上記入力MOSFETは、2つのゲートが互いに絶縁されたFin型FETで構成したことを特徴とする1ないし6のいずれかに記載のソースフォロア増幅器。本発明によれば、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことが可能となり、理想的なソースフォロア動作を行うことが可能となる。さらに、MN1を2つのゲートが切り離されたFinFETとすることにより、順バイアスとなるソース側のPN接合から漏れる電流をなくすことができ、回路の校正時間に対する使用時間を長くすることが可能となる。これは、素子の微細化が進みFin型FETが使用される場合に、アナログ回路とディジタル回路を同一チップ上に形成する際に有効性を発揮する。以下第1ないし第5の実施形態を引用して本発明に係るソースフォロア増幅器を詳細に説明する。第1の実施形態本発明で開示する、最も基本的な回路構成を図1に示す。ここで、SW1、SW2はそれぞれスイッチ素子であり、C1は容量素子を示す。第1、2の参照電圧源Vref1、Vref2は、Vref1<Vref2の関係にある。図1の回路を動作させる場合は、まず、校正時間にSW1、SW2を短絡し、C1を電圧Vref1-Vref2に充電する。充電終了後、SW1、SW2を開放すると、この充電電圧が保持されたまま、ソースフォロア動作が可能となり、図10の理想特性を実現する。ただし、使用時間は、電圧Vref1-Vref2がソース側のPN接合を流れる漏れ電流によってC1を放電する時定数によって決定するため、適当な周期で校正を繰り返す必要がある。第2の実施形態第1の実施形態を、さらに実際的な集積回路で実現する方法を第2の実施形態に示す。図2にSW1、SW2をNチャンネルMOSFETMN3、MN4で実現する方法を示す。CLKは、校正時間中にハイレベルとなり、使用時間中にローレベルとなる。校正時間中は、C1は第1の実施形態と同様に充電がなされ、CLKがローレベルとなる使用時間中は、C1の充電電圧は保持される。ここで、充電電圧は、MN3の閾値電圧Vth,MN3だけ低下し、Vref1-Vref2-Vth,MN3となることが、理想スイッチを用いた図1の場合と異なる。また、使用時間は、MN1のソースPN接合のほかに、MN3及びMN4を流れる漏れ電流によって制限を受ける。第3の実施形態これら漏れ電流による使用時間の制限を緩和する方法を第3の実施形態に示す。図3に示すように、図1、図2のMN1に、図6に示すような、2つのゲート703、704が互いに絶縁された独立ダブルゲートFin型FET708をMN1’として適用する。そうすると、MN1の基板ノードから同MN1のソース側PN接合を流れていた漏れ電流を防ぐことが可能となり、使用時間を大幅に増やし、CLKの周波数を下げ、より低消費電力性が増大する。さらに、MN3も同様に独立ダブルゲートFinFETMN3’とすることにより、MN3の基板ノードからの漏れ電流を防ぐことができる。なお、MN3の基板ノードを接地電位に接続することによりC1の放電を防ぐ方法も考えられるが、この方法は、C1の充電電圧に制限を大きくする。第3の実施形態によれば、このような制限は受けない。第4の実施形態本実施形態では、入力トランジスタの基板ノードと出力ノードの間の電圧を一定に保つための別法が開示される。図4は、入力トランジスタの基板ノードと出力ノードの間に抵抗901、ないし抵抗として動作するトランジスタなどを設け、両ノード間の電圧を一定に保つ回路構成である。基板ノードには、第1の電流源902を接続して電流を供給し、低ノードには、電流源902と同一の大きさで極性の異なる第2の電流源903を接続して、供給された電流を回収する。このような回路網を設けることによって、他の部位に影響を与えることなく、基板ノードと出力ノードの間の電圧を一定に保つことが可能となる。第5の実施形態本実施形態では、第4の実施形態で3つ必要であった電流源101、902、903を2つで実現する方法が開示される。図5では、図4の電流源101と903が第3の電流源1001にまとめられている。ここで、1001は、電流源101と902を流れる電流の合計値を流すように設計される。このような回路網を設けることによって、電流源2つによって、他の部位に影響を与えることなく、基板ノードと出力ノードの間の電位を一定に保つことが可能となる。なお、電流源902、903、1001は、最も簡単には、一定電圧でゲートバイアスされたトランジスタによって実現可能である。その他の実施形態なお、図6に示す独立ダブルゲートFin型FETは、SOI基板を用いて作製することを仮定しているが、バルク基板を用いても作製可能であることは、当業者には理解される。また、図1ないし図5の回路構成は、PチャンネルFETを用いて電圧の極性を反転することによって同様に実現可能であることは、当業者にとって自明である。Vref1とVref2の組み合わせは、MN1、MN1’の閾値電圧をどれだけ下げるかによって決定されるが、Vref1をVDD、Vref2をVSSと一致させることによって、回路構成上最も簡単に実現が可能となる。容量素子の実現方法と特性容量素子の大きさについては、クロックCLK1周期中に可能な使用時間と、様々な漏れ電流の大きさによって決定することは前述のとおりであるが、MN1すなわちバルクMOSFETではなく、MN1’すなわち独立ダブルゲートFin型FETを用いることによって、C1をある程度大きく作っても過渡応答性を高めることができる。すなわち、動作時にVOから見える容量値は、MN1’の第2ゲートが決定しており、これは、バルクMOSFETの基板ノードに寄生する容量よりも大幅に低減されるからである。"