一対のゲートスペーサーと、前記一対のゲートスペーサーの間に配置された凹状ゲート電極と、前記凹状ゲート電極に隣接しかつ前記一対のゲートスペーサーの間に配置された、実質的にボイドのないキャップ誘電体構造と、を備える、トランジスタゲート。前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項1に記載のトランジスタゲート。前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項1に記載のトランジスタゲート。前記凹状ゲート電極は、非プレーナ型ゲート電極である、請求項1に記載のトランジスタゲート。非プレーナ型トランジスタフィンの上の非プレーナ型トランジスタゲートであって、一対のゲートスペーサーの間に凹状のゲート電極と、前記一対のゲートスペーサーの間の前記凹状のゲート電極の上に配置された実質的にボイドのないキャップ誘電体構造とを有する、前記非プレーナ型トランジスタゲートと、ソース/ドレイン領域と、前記ソース/ドレイン領域、前記非プレーナ型トランジスタゲートの前記一対のゲートスペーサー及び前記実質的にボイドのないキャップ誘電体構造の上に配置された少なくとも1つの誘電体材料層と、前記少なくとも1つの誘電体材料層の一部を通って延在して前記ソース/ドレイン領域と接触するソース/ドレインコンタクトと、を備える、超小型電子素子。前記実質的にボイドのないキャップ誘電体構造は、窒化ケイ素を含む、請求項5に記載の超小型電子素子。前記実質的にボイドのないキャップ誘電体構造は、炭化ケイ素を含む、請求項5に記載の超小型電子素子。前記ソース/ドレインコンタクトは、1つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部に当接する、請求項5に記載の超小型電子素子。前記ソース/ドレインコンタクトは、前記キャップ誘電体構造の少なくとも一部と当接する、請求項5に記載の超小型電子素子。トランジスタゲートを製造する方法であって、一対のゲートスペーサーを形成することと、前記一対のゲートスペーサーの間に配置されたゲート電極を形成することと、前記ゲート電極の上面にかつ前記一対のゲートスペーサーの間にキャップ誘電体構造を高密度プラズマ堆積させることと、を含む、方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項10に記載の方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項10に記載の方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、約300°Cと600°Cとの間の温度で前記キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項10に記載の方法。前記ゲート電極を形成することは、非プレーナ型ゲート電極を形成することを含む、請求項10に記載の方法。非プレーナ型トランジスタフィンの上に犠牲非プレーナ型トランジスタゲートを形成することと、前記犠牲非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、前記犠牲非プレーナ型トランジスタゲートに隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、ソース/ドレイン領域を形成することと、前記犠牲非プレーナ型トランジスタゲートを除去して、前記非プレーナ型トランジスタゲートスペーサーの間にゲートトレンチを形成し前記非プレーナ型トランジスタフィンの一部を露出させることと、前記ゲートトレンチ内に前記非プレーナ型トランジスタフィンに隣接してゲート誘電体を形成することと、前記ゲートトレンチ内に導電性ゲート材料を堆積させることと、前記導電性ゲート材料の一部を除去して、前記非プレーナ型トランジスタゲートスペーサーの間に凹部を形成することと、誘電体材料を高密度プラズマ堆積させることにより前記凹部内にキャップ誘電体構造を形成することと、前記ソース/ドレイン領域、前記非プレーナ型トランジスタゲートスペーサー及び前記キャップ誘電体構造の上に少なくとも1つの誘電体材料を形成することと、前記少なくとも1つの誘電体材料を通してコンタクト開口を形成して、前記ソース/ドレイン領域の少なくとも一部を露出させることと、を含む、方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、窒化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項15に記載の方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、炭化ケイ素キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項15に記載の方法。前記キャップ誘電体構造を高密度プラズマ堆積させることは、約300°Cと600°Cとの間の温度で前記キャップ誘電体構造を高密度プラズマ堆積させることを含む、請求項15に記載の方法。キャップ誘電体構造を形成することは、前記凹部内にキャップ誘電体材料を高密度プラズマ堆積させることと、過剰なキャップ誘電体材料を除去することと、を含む、請求項15に記載の方法。前記誘電体材料を通してコンタクト開口を形成して、前記ソース/ドレイン領域の少なくとも一部を露出させることは、前記ソース/ドレイン領域の少なくとも一部及び1つの非プレーナ型トランジスタゲートスペーサーの少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項15に記載の方法。前記ソース/ドレイン領域の露出部分及び前記非プレーナ型トランジスタゲートスペーサーの露出部分に当接するようにソース/ドレインコンタクトを形成することを更に含む、請求項20に記載の方法。前記誘電体材料を通してコンタクト開口を形成して、前記ソース/ドレイン領域の少なくとも一部を露出させることは、前記ソース/ドレイン領域の少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項15に記載の方法。前記ソース/ドレイン領域の露出部分及び前記キャップ誘電体構造の露出部分と当接するようにソース/ドレインコンタクトを形成することを更に含む、請求項22に記載の方法。前記誘電体材料を通してコンタクト開口を形成して、前記ソース/ドレイン領域の少なくとも一部を露出させることは、前記ソース/ドレイン領域の少なくとも一部、前記非プレーナ型トランジスタゲートスペーサーの少なくとも一部及び前記キャップ誘電体構造の少なくとも一部を露出させるコンタクト開口を、前記誘電体材料を通して形成することを更に含む、請求項15に記載の方法。前記ソース/ドレイン領域の露出部分、前記非プレーナ型トランジスタゲートスペーサーの露出部分及び前記キャップ誘電体構造の露出部分に当接するようにソース/ドレインコンタクトを形成することを更に含む、請求項24に記載の方法。以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、1つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において1つの実施形態又は一実施形態と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも1つの実施態様に含まれることを意味する。したがって、1つの実施形態又は一実施形態においてという句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。トライゲートトランジスタ及びFinFET等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい例えば約30nm未満の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタフィンと呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び2つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の3つの面に隣接しているため、3つの別個のチャネル及びゲートが形成される。3つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。FinFETトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、トライゲートトランジスタの場合の3つではなく2つの別個のチャネルが形成される。本明細書の実施形態は、超小型電子トランジスタの形成に関し、このトランジスタは、高密度プラズマプロセスで形成することができる実質的にボイドのない誘電体のキャップ誘電体構造によってキャップされた凹状ゲート電極を備えている。本明細書における実施形態は、非プレーナ型トランジスタ及びリプレースメントゲート技法に関して記載されているが、主題は、プレーナ型トランジスタにおいて及び非リプレースメントゲートの用途において使用することができるため、そのように限定されない。図1は、超小型電子基板102上に形成される、少なくとも1つのトランジスタフィンの上に形成された少なくとも1つのゲートを含む、非プレーナ型トランジスタ100の斜視図である。本開示の一実施形態において、超小型電子基板102を、単結晶シリコン基板とすることができる。超小型電子基板102を、シリコンオンインシュレーターSOI、ゲルマニウム、ヒ化ガリウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、アンチモン化ガリウム等のような他のタイプの基板とすることもでき、それらのうちの任意のものをシリコンと結合することができる。トライゲートトランジスタとして知られる非プレーナ型トランジスタは、少なくとも1つの非プレーナ型トランジスタフィン112を備えることができる。非プレーナ型トランジスタフィン112は、上面114と、それぞれ側壁116及び対向する側壁118である一対の横方向に対向する側壁とを有することができる。図1に更に示すように、少なくとも1つの非プレーナ型トランジスタゲート122を、非プレーナ型トランジスタフィン112の上に形成することができる。非プレーナ型トランジスタフィンの上面114の上に又はそれに隣接して、かつ非プレーナ型トランジスタフィンの側壁116及び非プレーナ型トランジスタフィンの対向する側壁118の上に又はそれらに隣接してゲート誘電体層124を形成することによって、非プレーナ型トランジスタゲート122を製造することができる。ゲート誘電体層124の上に又はそれに隣接してゲート電極126を形成することができる。本開示の1つの実施形態において、非プレーナ型トランジスタフィン112は、非プレーナ型トランジスタゲート122に対して実質的に垂直な方向に延びることができる。ゲート誘電体層124を、限定されないが、二酸化ケイ素SiO2、酸窒化ケイ素SiOxNy、窒化ケイ素Si3N4、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率highk誘電体材料を含む、任意の既知のゲート誘電体材料から形成することができる。ゲート誘電体層124を、当業者には理解されるように、ゲート誘電体材料をコンフォーマルに堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法によってゲート誘電体材料をパターニングすることによる等、既知の技法によって形成することができる。ゲート電極126を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極126を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。ゲート電極126を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、既知のフォトリソグラフィ技法及びエッチング技法でゲート電極材料をパターニングすること等、既知の技法によって形成することができる。非プレーナ型トランジスタフィン112のゲート電極126の反対側に、ソース領域及びドレイン領域図1には図示せずを形成することができる。1つの実施形態において、ソース領域及びドレイン領域を、当業者には理解されるように、非プレーナ型トランジスタフィン112をドープすることによって形成することができる。別の実施形態において、ソース領域及びドレイン領域を、当業者には理解されるように、非プレーナ型トランジスタフィン112の一部分を除去し、これらの部分を適切な材料複数の場合もありと置き換えてソース領域及びドレイン領域を形成することによって、形成することができる。図2~図25は、非プレーナ型トランジスタを製造する1つの実施形態の側断面図を示し、図2~図5は、図1の矢印A-A及び矢印B-Bに沿った図であり、図6~図15は、図1の矢印A-Aに沿った図であり、図16~図25は、図1の矢印C-Cに沿った図である。図2に示すように、超小型電子基板102をエッチングすることにより、又は、本技術分野において既知である任意の技法によって超小型電子基板102の上に非プレーナ型トランジスタフィン112を形成することにより、非プレーナ型トランジスタフィン112を形成することができる。図3に示すように、非プレーナ型トランジスタフィン112の上に犠牲材料132を堆積させることができ、図4に示すように、犠牲材料132内にトレンチ134を形成して、非プレーナ型トランジスタフィン112の一部を露出させることができる。犠牲材料132を、本技術分野において既知である任意の適切な材料とすることができ、トレンチ134を、限定されないがリソグラフィマスキング及びエッチングを含む、本技術分野において既知である任意の技法によって形成することができる。図5に示すように、トレンチ134図4を参照内に犠牲ゲート136を形成することができる。犠牲ゲート136を、ポリシリコン材料のような任意の適切な材料とすることができ、限定されないが化学気相成長法CVD及び物理気相成長法PVDを含む、本技術分野において既知である任意の技法によって、トレンチ134図4を参照内に堆積させることができる。図6に示すように、犠牲材料132を選択的エッチングする等、本技術分野において既知である任意の技法によって、図5の犠牲材料132を除去して犠牲ゲート136を露出させることができる。図7に示すように、犠牲ゲート136及び超小型電子基板102の上にコンフォーマル誘電体層142を堆積させることができる。コンフォーマル誘電体層142を、限定されないが窒化ケイ素Si3N4及び炭化ケイ素SiCを含む任意の適切な材料とすることができ、限定されないが原子層堆積法ALDを含む任意の適切な技法によって形成することができる。図8に示すように、図7のコンフォーマル誘電体層142を、適切なエッチング液での異方性directionalエッチング等によりエッチングすることによって、犠牲ゲート136の側壁146に一対のゲートスペーサー144を形成することができ、一方で、超小型電子基板102及び犠牲ゲート136の上面148に隣接するコンフォーマル誘電体材料層142を実質的に除去することができる。ゲートスペーサー144の形成中、非プレーナ型トランジスタフィン112の側壁116及び118図1を参照にフィンスペーサー図示せずを同時に形成することができることが理解される。図9に示すように、ゲートスペーサー144の両側に、ソース領域150a及びドレイン領域150bを形成することができる。1つの実施形態において、ソース領域150a及びドレイン領域150bを、ドーパントの注入によって非プレーナ型トランジスタフィン112に形成することができる。当業者には理解されるように、ドーパント注入は、半導体材料内に、その導電性及び電子特性を変化させる目的で、不純物を導入するプロセスである。これは、一般に、まとめてドーパントと呼ばれるP型イオン例えばホウ素又はN型イオン例えばリンのいずれかのイオン注入によって達成される。別の実施形態において、非プレーナ型トランジスタフィン112の一部分を、エッチング等、本技術分野において既知である任意の技法によって除去することができ、除去された部分の代りに、ソース領域150a及びドレイン領域150bを形成することができる。ソース領域150a及びドレイン領域を、以降、まとめてソース/ドレイン領域150と呼ぶ。図10に示すように、ゲートスペーサー144、犠牲ゲートの上面148、非プレーナ型トランジスタフィン112及び超小型電子基板102の上に、第1の誘電体材料層152を堆積させることができる。図11に示すように、第1の誘電体材料層152を平坦化して犠牲ゲートの上面148を露出させることができる。第1の誘電体材料層152の平坦化を、限定しないが化学機械研磨CMPを含む本技術分野において既知である任意の技法によって達成することができる。図12に示すように、図11の犠牲ゲート136を除去してゲートトレンチ154を形成することができる。犠牲ゲート136を、選択的エッチング等、本技術分野において既知である任意の技法によって除去することができる。図13に示すように、図1にも示すゲート誘電体層124を、上述したように、非プレーナ型トランジスタフィン112と当接するように形成することができる。図14に示すように、ゲートトレンチ154内に導電性ゲート材料156を堆積させることができ、図15に示すように、過剰な導電性ゲート材料156例えば、図12のゲートトレンチ154内にない導電性ゲート材料156を除去して、非プレーナ型トランジスタゲート電極126図1も参照を形成することができる。ゲート電極126を形成する材料及び方法については上述した。過剰な導電性ゲート材料156の除去を、限定されないが化学機械研磨CMP、エッチング等を含む、本技術分野において既知である任意の技法によって達成することができる。図16に示すように、非プレーナ型トランジスタゲート電極126の一部を除去して、凹部158及び凹状非プレーナ型トランジスタゲート162を形成することができる。除去を、限定されないがウェットエッチング又はドライエッチングを含む、任意の既知の技法によって達成することができる。図17に示すように、図16の凹部158を充填するようにキャップ誘電体材料164を堆積させることができる。キャップ誘電体材料164を、限定されないが窒化ケイ素SixNy及び炭化ケイ素SixCyを含む任意の適切な材料とすることができる。しかしながら、プラズマ化学気相成長法等、誘電体を堆積させる既知のプロセスは、アスペクト比高さ対幅比が高い凹部158を充填することができない可能性があり、キャップ誘電体材料164にボイドが形成される結果となる可能性がある。後述するように、こうしたボイドにより、コンタクト-ゲート短絡がもたらされる可能性がある。ボイドの形成を防止するために、高温堆積技法例えば400°Cを超えるを採用することができる。しかしながら、当業者には理解されるように、高温堆積は、非プレーナ型トランジスタゲート電極126の仕事関数に影響を与える可能性がある。さらに、高温堆積により、ソース/ドレイン領域150におけるドーパントの移動又は非活性化がもたらされる可能性がある。図18は、高アスペクト比凹部158図17を参照内に実質的にボイドのないキャップ誘電体材料164図17を参照を形成する高密度プラズマHDP誘電体堆積プロセス200の流れ図である。ブロック210に定義するように、所望の誘電体膜、すなわち堆積させるべき誘電体によって、高密度プラズマチャンバーの壁をコーティングすることができる。ブロック220に定義するように、シリコンウェハ等の超小型電子基板を、高密度プラズマチャンバー内のチャックの上に配置することができる。1つの実施形態において、チャックを、室温、例えば75°Cで水冷式セラミック静電チャックとすることができる。ブロック230に定義するように、高密度プラズマチャンバーを、アルゴン等の不活性ガスで加圧することができる。1つの実施形態において、高密度プラズマチャンバーを、約40mトルを超える圧力まで加圧することにより、持続性のある低出力高周波RFプラズマを生じることができる。ブロック240に定義するように、高密度プラズマチャンバー内に少なくとも一種類の反応性ガスを導入しながら、高密度プラズマチャンバー内のRF電極に対して電力を供給することができる。1つの実施形態において、上部電極及び側部電極等、RF電極のそれぞれに対して、約30秒と約60秒との間の持続時間、約2kVと約8kVとの間の範囲まで電力を供給することができる。反応性ガスとしては、限定されないが、酸素、窒素等を挙げることができる。超小型電子基板温度を、チャックの温度を調整することによって約300°C未満と約600°Cとの間で調整することができる。持続時間、超小型電子基板温度、RF出力及び反応性混合ガスを、所望の堆積結果に対して調整することができることが理解される。ブロック250に定義するように、バイアスRF電極に電力を供給しながら、高密度プラズマチャンバーに堆積ガスを導入することができる。1つの実施形態において、シランSiH4、窒素N2、アルゴンAr及びヘリウムHeを含む堆積ガスを使用して、窒化ケイ素誘電体を堆積させることができる。別の実施形態において、シランSiH4、メタンCH4、アルゴンAr及びヘリウムHeを含む堆積ガスを使用して、炭化ケイ素誘電体を堆積させることができる。RF電極に対して、約3kVと約5kVとの間の範囲まで電力を供給することができ、バイアスRF電極は約1kV及び3kVからの範囲である。窒化ケイ素堆積の場合の窒素ガス体積対シランガス体積の比、及びメタンガス体積対シランガス体積の比を、誘電体層の所望の特性に応じて約0.5と9との間とすることができ、一方で、シランガス流は約30sccmと70sccmとの間で維持される。これらの条件下で、堆積速度を、約7オングストローム/秒~約30オングストローム/秒の範囲とすることができる。堆積時間を、所望の誘電体層厚さ及び堆積速度に基づいて計算することができることが理解される。ブロック260に定義するように、高密度プラズマ堆積チャンバー内への堆積ガスの導入を中断しバイアスRFへの電力供給を中断することにより、堆積プロセスは中断される。RF電極への供給電力を減少させることができ、静電荷は、超小型電子基板から放散され、それにより、静電チャックから超小型電子基板を取り除くことができる。取り除いた後、遠隔プラズマユニット等により、高密度プラズマチャンバーを洗浄することができ、高密度プラズマチャンバーの壁を、所望の誘電体膜で再コーティングすることができる。上述したプロセスにより、誘電体層の同時の堆積及びスパッタリングをもたらすことができ、適切な堆積対スパッタリング比により、実質的にボイドのない誘電体層をもたらすことができる。堆積の後、図19に示すように、キャップ誘電体層164を平坦化して過剰なキャップ誘電体材料164例えば、図16の凹部内にないキャップ誘電体材料164を除去して、凹状非プレーナ型トランジスタゲート162の上にかつゲートスペーサー144の間にキャップ誘電体構造166を形成することができる。過剰なキャップ誘電体材料164の除去を、限定されないが化学機械研磨CMP、エッチング等を含む、本技術分野において既知である任意の技法によって達成することができる。図20に示すように、第1の誘電体材料層152、ゲートスペーサー144及びキャップ誘電体構造166の上に、第2の誘電体材料層168を堆積させることができる。第2の誘電体材料層168を、限定されないが二酸化ケイ素SiO2、酸窒化ケイ素SiOxNy及び窒化ケイ素Si3N4を含む任意の適切な誘電体材料から、任意の既知の堆積技法によって形成することができる。図21に示すように、既知のリソグラフィ技法等により、第2の誘電体材料層168の上の少なくとも1つの開口174があるようにエッチングマスク172をパターニングすることができる。図22に示すように、図21のエッチングマスク開口174を通してエッチングしてソース/ドレイン領域150の一部を露出させることにより、第1の誘電体材料層152及び第2の誘電体材料層168を通してコンタクト開口182を形成することができる。図23に示すように、その後、図22のエッチングマスク172を除去することができる。1つの実施形態において、第1の誘電体材料層152及び誘電体材料層168は、ゲートスペーサー144及びキャップ誘電体構造166両方の誘電体材料とは異なり、それにより、第1の誘電体材料層152及び第2の誘電体材料層168のエッチングは、ゲートスペーサー144及びキャップ誘電体構造166に対して選択的であり得るすなわち、より高速にエッチングする。これは、本技術分野において自己整合として知られる。図24に示すように、図23のコンタクト開口182内に導電性コンタクト材料188を堆積させることができる。導電性コンタクト材料188は、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含むことができる。導電性コンタクト材料188の堆積の前に、図23のコンタクト開口182内に、さまざまな接着剤層、障壁層、ケイ化物層及び/又は導電性層をコンフォーマルに堆積させるか又は形成することができることが理解される。図25に示すように、図24の過剰な導電性コンタクト材料188例えば、図12のコンタクト開口182内にない導電性コンタクト材料188を除去してソース/ドレインコンタクト190を形成することができる。限定されないが化学機械研磨CMP、エッチング等を含む、本技術分野において既知である任意の技法により、過剰な導電性コンタクト材料188の除去を達成することができる。上述したように、1つの実施形態において、第1の誘電体材料層152及び誘電体材料層168は、ゲートスペーサー144及びキャップ誘電体構造166の両方の誘電体材料とは異なり、それにより、第1の誘電体材料層152及び第2の誘電体層168のエッチングは、ゲートスペーサー144及びキャップ誘電体構造166に対して選択的であり得るすなわち、より高速にエッチングする。したがって、コンタクト開口182の形成中、凹状非プレーナ型トランジスタ162が保護される。これにより、比較的大型のソース/ドレインコンタクト190を形成することができ、それにより、ソース/ドレインコンタクト190と凹状非プレーナ型トランジスタゲート162との間の短絡の危険なしに、トランジスタ駆動電流性能を増大させることができる。これは、キャップ誘電体構造144内にボイドがある場合には不可能であり、それは、ボイドが、ソース/ドレインコンタクト190と凹状非プレーナ型トランジスタゲート162との間の短絡の可能性を増大させるためである。本明細書の主題は、必ずしも図1~図25に示す具体的な用途に限定されないことが理解される。例示した実施形態は非プレーナ型の用途に関するが、本主題を、非プレーナ型トランジスタにかつ非リプレースメントゲートの用途に適用することができる。さらに、本主題を、当業者には理解されるように、他の超小型電子素子製造の用途に適用することができる。このように本発明の実施形態を詳細に説明したが、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得るので、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではないことが理解される。