"互いに差動入力対を構成する第1のMOSトランジスタおよび第2のMOSトランジスタを有する差動増幅段と、第1のCMOSインバータおよび第2のCMOSインバータを有し、前記第1のCMOSインバータの出力が前記第2のCMOSインバータの入力に接続されているとともに前記第2のCMOSインバータの出力が前記第1のCMOSインバータの入力に接続されているラッチ段とを備え、前記差動増幅段の出力を前記ラッチ段でラッチするラッチトコンパレータであって、前記第1のCMOSインバータは、ハイレベルとローレベルとのいずれか一方からなる第1の電圧レベルを出力する前記第3のMOSトランジスタと、ハイレベルとローレベルとの他の一方からなる第2の電圧レベルを出力する前記第4のMOSトランジスタとからなるとともに、前記第2のCMOSインバータは、前記第1の電圧レベルを出力する前記第5のMOSトランジスタと、前記第2の電圧レベルを出力する第6のMOSトランジスタとからなり、前記差動増幅段において前記第1のMOSトランジスタの電流が流れる第1の電流経路は、前記第3のMOSトランジスタを介して前記第1のCMOSインバータの出力に接続されているとともに、前記差動増幅段において前記第2のMOSトランジスタの電流が流れる第2の電流経路は、前記第5のMOSトランジスタを介して前記第2のCMOSインバータの出力に接続されており、前記第3のCMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第1の電圧レベルを前記第1の電流経路を介して供給するとともに、前記第5のCMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第1の電圧レベルを前記第2の電流経路を介して供給する、第1の電圧源と、前記第4のMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第2の電圧レベルを供給するとともに、前記第6のMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第2の電圧レベルを供給する、第2の電圧源と、前記第1の電圧源から前記第1の電流経路を介して前記第3のMOSトランジスタに至るまでの経路、および、前記第1の電圧源から前記第2の電流経路を介して前記第5のMOSトランジスタに至るまでの経路に挿入されて開閉動作を行う第1のスイッチ回路と、を備えており、ドレインソース間が、前記第1の電流経路上の前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の第1のノードと、前記第2の電流経路上の前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の第2のノードとの間に接続されているとともに、ゲートが前記第1のCMOSインバータの出力に接続された、第7のMOSトランジスタと、ドレインソース間が前記第1のノードと前記第2のノードとの間に接続されているとともに、ゲートが前記第2のCMOSインバータの出力に接続された、第8のMOSトランジスタと、の少なくとも一方をさらに備えていることを特徴とするラッチトコンパレータ。前記第1のスイッチ回路は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタと前記第1の電圧源との間の経路を導通および遮断するように設けられていることを特徴とする請求項1に記載のラッチトコンパレータ。前記第1のスイッチ回路は、前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の経路を導通および遮断する第1のスイッチ素子と、前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の経路を導通および遮断する第2のスイッチ素子とを備えていることを特徴とする請求項1に記載のラッチトコンパレータ。2つの入力信号の差動増幅を行って差動出力を生成し、前記差動増幅段への入力とする前置増幅段を備えていることを特徴とする請求項1から3までのいずれか1項に記載のラッチトコンパレータ。前記第1のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第2のスイッチ回路と、前記第2のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第3のスイッチ回路と、を備えていることを特徴とする請求項1から4までのいずれか1項に記載のラッチトコンパレータ。図10のラッチトコンパレータ101の動作について、図2の従来技術1を参照しながら説明する。第1の入力端子Vinへの入力電圧をVin、第2の入力端子Vin-への入力電圧をVin-とし、Vin>Vin->Vtであるとする。但し、VtはトランジスタQ1Q2の閾値電圧である。また、第1の出力端子Voutの出力電圧をVout、第2の出力端子Vout-の出力電圧をVout-とする。ラッチ信号Latch=Loローレベルのときは、ラッチトコンパレータ101はリセット動作を行う。トランジスタQ0がOFF状態でトランジスタQ7Q8がON状態となるので、第1のCMOSインバータおよび第2のCMOSインバータの各出力端子Vout,Vout-および各入力端子がHiハイレベルの状態となるようにラッチ回路がリセットされる。このとき、トランジスタQ1~Q6は全てOFF状態となる。次に、ラッチ信号LatchがLoからHiに立ち上がるタイミングで、トランジスタQ7Q8はOFF状態となってラッチ回路のリセットが解除される。また、同時にトランジスタQ0がON状態となることにより、トランジスタQ1~Q6の動作が有効になる。ここで、Vin>Vin-であるので、トランジスタQ1がトランジスタQ2よりも先にON状態となる。これにより、トランジスタQ1のドレイン電位がトランジスタQ2のドレイン電位よりも先に低下するので、トランジスタQ3がトランジスタQ4よりも先にON状態となる。また、これにより、トランジスタQ3のドレイン電位出力電圧Vout-がトランジスタQ4のドレイン電位出力電圧Voutよりも先に低下するので、トランジスタQ6がトランジスタQ5よりも先にON状態となる。第1のCMOSインバータの出力が第2のCMOSインバータの入力となり、第2のCMOSインバータの出力が第1のCMOSインバータの入力となるというように、ラッチ回路は正帰還を構成している。従って、最終的にトランジスタQ3Q6がON状態になるとともにトランジスタQ4Q5がOFF状態となり、出力電圧VoutはHiに張り付くとともに、出力電圧Vout-はLoに張り付く。ラッチ信号Latchが立ち上がってから出力電圧VoutVout-が確定するまでの時間であるラッチ確定時間tは約10nsec程度と非常に短い。このように、ラッチトコンパレータ101の動作は非常に高速である。また、ラッチトコンパレータ101は、ラッチ確定時間tの期間のみトランジスタQ0に電流が流れるため、低消費電力である。ラッチトコンパレータ101は、ラッチ信号LatchがHiである間はラッチ動作を維持する、すなわちラッチ出力を保持する。ラッチ信号LatchがLoに立ち下がれば、リセット動作に移行する。ところが、図2に示すように、ラッチ信号LatchがHiであるラッチ動作区間において、入力電圧Vinが入力電圧Vin-を下回りVin->Vin>Vt、さらに入力電圧Vinが閾値電圧Vtを下回ったVin->Vt>Vin場合には、ラッチ回路はラッチ動作を維持することができなくなり、ラッチ出力が誤動作してしまう。この場合に、入力電圧Vinが入力電圧Vin-を下回ることで、一旦、出力電圧VoutはLoに、出力電圧Vout-はHiに変化するが、入力電圧Vinが閾値電圧Vtを下回る時点でトランジスタQ1がOFF状態となるので、トランジスタQ3のソース電位がフローティングとなる。従って、トランジスタQ1を含む枝とトランジスタQ2を含む枝とのそれぞれにおいて、電源VDDと電源VSSとの電圧差を各トランジスタのドレインソース間で確定的に分担していた正常時と比較して、各トランジスタの分担電圧が不定となる。この結果、出力電圧VoutVout-のHiおよびLoが電源VDDVSSの値を基準にして決定されなくなり、例えば電源VDDからのリークにより第2のCMOSインバータの出力電位Voutが徐々に上昇する現象の発生などがあると、入力と対応しない誤出力が導出される虞が生じる。Pチャネル型MOSトランジスタのNウェルは電源VDDに接続されるため、図11に示すように、電源VDD-ドレイン間にリーク成分r1r2が存在する。このリーク成分r1r2を通したリークパスにより、上述したように、トランジスタQ4のドレイン電位が徐々に上昇して、いずれラッチ出力の反転等につながる。つまり、ラッチ信号LatchがHiであっても、スタティック静的な状態を維持することができなくなるという欠点がある。また、Vin->Vin>Vtの状態からVin>Vin->Vtとなり、さらにVin>Vt>Vin-となった場合にも、同様にラッチ出力が誤動作してしまう。ラッチ出力の誤動作は、データ化けや演算エラー等のシステムの不安定性に直結する。そこで、一方の入力電圧が閾値電圧Vtよりも小さくなっても、電位が上記のように不定となることを回避する構成が提案されている例えば非特許文献2参照。図12に、電位が不定となることを回避する構成を備えたラッチトコンパレータ102の構成を示す。ラッチトコンパレータ102は、図10のラッチトコンパレータ101にトランジスタQN5を追加した構成である。トランジスタQN5はNチャネル型MOSトランジスタであり、トランジスタQN5のドレインソース間がトランジスタQ3のソースとトランジスタQ4のソースとを接続するように配置されている。トランジスタQN5のゲートは電源VDDに接続されている。トランジスタQN5の、トランジスタQ3のソースとトランジスタQ4のソースとのうちの電位が高いほうに接続された一端がドレインとして機能し、トランジスタQN5の、トランジスタQ3のソースとトランジスタQ4のソースとのうちの電位が低いほうに接続された一端がソースとして機能する。ラッチトコンパレータ102においては、ラッチ信号LatchがHiであるときに、入力電圧Vinまたは入力電圧Vin-が閾値電圧Vtよりも小さくても、トランジスタQ3のソースとトランジスタQ4のソースとのうちのOFF状態にあるトランジスタQ1またはQ2に接続されているほうが、トランジスタQN5を介した電流経路で電源VSSに接続されるため、電位を確定させることができる。従って、図2の従来技術2に示すように、入力電圧VinVin-が変化してもラッチ出力状態を維持することができる。しかしながら、ラッチトコンパレータ102では、トランジスタQN5を追加したことにより、ラッチ信号Latchが立ち上がってラッチ出力が確定するときの動作において、一方の入力トランジスタQ1またはQ2のドレイン電流の一部がトランジスタQN5を介して他方の入力トランジスタ側へ漏れるので、差動入力電圧に対する差動出力電流の比で定義されるトランスコンダクタンスgmが低下してしまう。トランスコンダクタンスgmの低下により、ラッチ確定時間tが長くなる、あるいは、雑音が大きくなる、等の問題が発生する。これは次の理由による。トランジスタQN5のゲートは電源VDDに接続されているので、ラッチ信号Latchの立ち上がり時のラッチ確定動作遷移時には、トランジスタQN5のゲート電圧はトランジスタQ3Q4のゲート電圧よりも大きい。従って、トランジスタQN5のサイズとトランジスタQ3Q4のサイズとが同等であると、トランジスタQN5のコンダクタンスがトランジスタQ3Q4よりも大きくなってトランジスタQN5を介した電流漏れ分は無視できない値となる。これによりトランスコンダクタンスgmが低下する。また、ラッチトコンパレータ102においては、追加したトランジスタQN5に起因して、ラッチトコンパレータ101よりもオフセット電圧が大きくなり、コンパレータとしての性能が悪化する虞があるという問題が生じる。差動回路にはペアトランジスタどうしの特性の一致が要求されるが、トランジスタには閾値電圧Vtのばらつき等の素子ばらつきが不可避的に存在する。また、ICレイアウトやICプロセスに起因して、差動対回路に形成される寄生容量のミスマッチも発生する。これらの素子ばらつきやミスマッチ等により、そもそもラッチトコンパレータ101の構成において、ラッチ動作の初期に回路の動作点にずれが発生する。例えば、トランジスタQ1Q2のドレイン電圧に着目すると、トランジスタQ1Q2は理想的には互いに同じドレイン電位からラッチ動作を開始するが、実際には上記理由により動作点のずれが存在する。当該ずれはオフセット電圧の原因の1つとなる。さらに、ラッチトコンパレータ102には、ゲートが電源VDDに接続されたトランジスタQN5が追加されているので、前述の動作点のずれによって差動回路の電流がトランジスタQN5を介して流れてしまう。このようにトランジスタQN5を電流が流れることで差動回路のバランスがさらに崩れるので、ラッチトコンパレータ102のオフセット電圧はラッチトコンパレータ101のオフセット電圧よりも大きくなってしまう。本発明は、上記課題を解決するものであり、差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチトコンパレータを提供することを目的とする。本発明の第1の局面は、互いに差動入力対を構成する第1のMOSトランジスタおよび第2のMOSトランジスタを有する差動増幅段と、第1のCMOSインバータおよび第2のCMOSインバータを有し、前記第1のCMOSインバータの出力が前記第2のCMOSインバータの入力に接続されているとともに前記第2のCMOSインバータの出力が前記第1のCMOSインバータの入力に接続されているラッチ段とを備え、前記差動増幅段の出力を前記ラッチ段でラッチするラッチトコンパレータであって、前記第1のCMOSインバータは、ハイレベルとローレベルとのいずれか一方からなる第1の電圧レベルを出力する前記第3のMOSトランジスタと、ハイレベルとローレベルとの他の一方からなる第2の電圧レベルを出力する前記第4のMOSトランジスタとからなるとともに、前記第2のCMOSインバータは、前記第1の電圧レベルを出力する前記第5のMOSトランジスタと、前記第2の電圧レベルを出力する第6のMOSトランジスタとからなり、前記差動増幅段において前記第1のMOSトランジスタの電流が流れる第1の電流経路は、前記第3のMOSトランジスタを介して前記第1のCMOSインバータの出力に接続されているとともに、前記差動増幅段において前記第2のMOSトランジスタの電流が流れる第2の電流経路は、前記第5のMOSトランジスタを介して前記第2のCMOSインバータの出力に接続されており、前記第3のCMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第1の電圧レベルを前記第1の電流経路を介して供給するとともに、前記第5のCMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第1の電圧レベルを前記第2の電流経路を介して供給する、第1の電圧源と、前記第4のMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第2の電圧レベルを供給するとともに、前記第6のMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第2の電圧レベルを供給する、第2の電圧源と、前記第1の電圧源から前記第1の電流経路を介して前記第3のMOSトランジスタに至るまでの経路、および、前記第1の電圧源から前記第2の電流経路を介して前記第5のMOSトランジスタに至るまでの経路に挿入されて開閉動作を行う第1のスイッチ回路と、を備えており、ドレインソース間が、前記第1の電流経路上の前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の第1のノードと、前記第2の電流経路上の前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の第2のノードとの間に接続されているとともに、ゲートが前記第1のCMOSインバータの出力に接続された、第7のMOSトランジスタと、ドレインソース間が前記第1のノードと前記第2のノードとの間に接続されているとともに、ゲートが前記第2のCMOSインバータの出力に接続された、第8のMOSトランジスタと、の少なくとも一方をさらに備えている。本発明の第2の局面は、上記第1の局面において、前記第1のスイッチ回路は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタと前記第1の電圧源との間の経路を導通および遮断するように設けられている。本発明の第3の局面は、上記第1の局面において、前記第1のスイッチ回路は、前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の経路を導通および遮断する第1のスイッチ素子と、前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の経路を導通および遮断する第2のスイッチ素子とを備えている。本発明の第4の局面は、上記第1の局面から上記第3の局面までのいずれか1つにおいて、2つの入力信号の差動増幅を行って差動出力を生成し、前記差動増幅段への入力とする前置増幅段を備えている。本発明の第5の局面は、上記第1の局面から上記第4の局面までのいずれか1つにおいて、において、前記第1のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第2のスイッチ回路と、前記第2のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第3のスイッチ回路と、を備えている。上記第1の局面によれば、第1のMOSトランジスタへの入力電圧をVin、第2のMOSトランジスタへの入力電圧をVin-、第1および第2のMOSトランジスタの閾値電圧をVtとしたときに、Vin>Vin->Vtの状態から、Vin->Vin>Vtの状態を経て、Vin->Vt>Vinの状態に変化する場合に、第7のMOSトランジスタがON状態となる。従って、第1のMOSトランジスタと第3のMOSトランジスタとの間が、第7のMOSトランジスタを介して第1の電圧源に接続されるので、電位が不定となることを回避することができる。これにより、ラッチ出力の誤動作を防止することができる。また、Vin->Vin>Vtの状態から、Vin>Vin->Vtの状態を経て、Vin>Vt>Vin-の状態に変化する場合に、第8のMOSトランジスタがON状態となる。従って、第2のMOSトランジスタと第5のMOSトランジスタとの間が、第8のMOSトランジスタを介して第1の電圧源に接続されるので、電位が不定となることを回避することができる。これにより、ラッチ出力の誤動作を防止することができる。また、第7および第8のMOSトランジスタのドレイン電流は小さく抑えられるので、第7および第8のMOSトランジスタにドレイン電流が流れても差動出力電流の大きさがあまり影響を受けなくなり、トランスコンダクタンスの値が減少することを抑制することができる。これにより、ラッチ確定時間の増大および雑音の発生を抑制することができる。さらに、第7のMOSトランジスタはラッチ確定動作とともに第1のインバータの出力電圧が変化することによって初めてON状態となるので、また、第8のMOSトランジスタはラッチ確定動作とともに第2のインバータの出力電圧が変化することによって初めてON状態となるため、第1のMOSトランジスタと第2のMOSトランジスタとの間には、ラッチ動作の初期にオフセット電圧を悪化させるような電流が流れない。以上により、差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチトコンパレータを提供することができる。上記第2の局面によれば、第1のスイッチ回路は、第1の電圧源から第1の電流経路を介して第3のMOSトランジスタに至るまでの経路上、および、第1の電圧源から第2の電流経路を介して第5のMOSトランジスタに至るまでの経路上の任意の位置で開閉動作を行っても、ラッチ動作に影響を与えることがない。従って、第1のスイッチ回路を差動入力対よりも第1の電圧源側に備えたい回路において、ラッチ出力の誤動作防止、トランスコンダクタンスの減少の抑制、およびオフセット電圧の悪化防止を行うことができる。上記第3の局面によれば、第1のスイッチ回路は、第1の電圧源から第1の電流経路を介して第3のMOSトランジスタに至るまでの経路上、および、第1の電圧源から第2の電流経路を介して第5のMOSトランジスタに至るまでの経路上の任意の位置で開閉動作を行っても、ラッチ動作に影響を与えることがない。従って、第1のスイッチ回路を差動入力対よりも第2の電圧源側に備えたい回路において、ラッチ出力の誤動作防止、トランスコンダクタンスの減少の抑制、およびオフセット電圧の悪化防止を行うことができる。上記第4の局面によれば、前置増幅段が設けられていない場合の第1および第2のMOSトランジスタのゲート入力がラッチ動作開始時のキックバック現象により乱されてラッチ結果にノイズが混入することを回避することができる。上記第5の局面によれば、第2のスイッチ回路によって第1のインバータの出力を第2の電圧源の電圧にリセットすることができ、第3のスイッチ回路によって第2のインバータの出力を第2の電圧源の電圧にリセットすることができる。第1の実施形態本発明の実施形態について図1ないし図5を用いて説明すれば以下の通りである。ラッチトコンパレータの構成図1に、本実施形態に係るラッチトコンパレータ1の構成を示す。ラッチトコンパレータ1は、トランジスタQ0~Q8およびトランジスタQN3を備えている。トランジスタQ0~Q4およびトランジスタQN3はNチャネル型MOSトランジスタからなり、トランジスタQ5~Q8はPチャネル型MOSトランジスタからなる。トランジスタ第1のスイッチ回路Q0のソースは電源第1の電圧源VSSに接続されており、トランジスタQ0のドレインはトランジスタQ1Q2の各ソースと接続されている。トランジスタQ0のゲートにはラッチ信号Latchが入力される。トランジスタQ0は、ラッチトコンパレータ1のラッチ時にトランジスタQ1~Q6の動作を有効にするためのスイッチ素子であって、ラッチ信号Latchによって十分にオーバードライブされるようになっている。トランジスタ第1のMOSトランジスタQ1とトランジスタ第2のMOSトランジスタQ2とは差動入力対を構成しており、トランジスタQ1のソースとトランジスタQ2のソースとは互いに結合している。トランジスタQ1のゲートはラッチトコンパレータ1の第1の入力端子Vinであり、トランジスタQ2のゲートはラッチトコンパレータ1の第2の入力端子Vin-である。トランジスタQ1の電流が流れる第1の電流経路と、トランジスタQ2の電流が流れる第2の電流経路とに、第1の入力端子Vinと第2の入力端子Vin-との差動入力に対応したそれぞれの電流が流れる。トランジスタQ1のドレインはトランジスタQ3のソースに接続されており、トランジスタQ2のドレインはトランジスタQ4のソースに接続されている。これにより、上記差動入力対は、上記各電流の差動電流を増幅結果として後述のラッチ段に出力する差動増幅段を構成している。当該差動増幅段は、上記差動入力対以外の回路を含み得る。トランジスタ第3のMOSトランジスタQ3とトランジスタ第4のMOSトランジスタQ5とは第1のCMOSインバータを構成している。トランジスタQ3のゲートとトランジスタQ5のゲートとは互いに接続されており、第1のCMOSインバータの入力端子として機能する。トランジスタQ3のドレインとトランジスタQ5のドレインとは互いに接続されており、第1のCMOSインバータの出力端子として機能する。トランジスタQ3のソースはトランジスタQ1のドレインに接続されている。トランジスタQ5のソースは電源第2の電圧源VDDに接続されている。前記第1の電流経路はトランジスタQ3を介して第1のCMOSインバータの出力に接続されているので、電源VSSは、第1の電流経路を介してトランジスタQ3に、第1のCMOSインバータの出力となる第1の電圧レベルとしてのLoローレベルを供給する。電源VDDは、トランジスタQ5に、第1のCMOSインバータの出力となる第2の電圧レベルとしてのHiハイレベルを供給する。トランジスタ第5のMOSトランジスタQ4とトランジスタ第6のMOSトランジスタQ6とは第2のCMOSインバータを構成している。トランジスタQ4のゲートとトランジスタQ6のゲートとは互いに接続されており、第2のCMOSインバータの入力端子として機能する。トランジスタQ4のドレインとトランジスタQ6のドレインとは互いに接続されており、第2のCMOSインバータの出力端子として機能する。トランジスタQ4のソースはトランジスタQ2のドレインに接続されている。トランジスタQ6のソースは電源VDDに接続されている。前記第2の電流経路はトランジスタQ4を介して第2のCMOSインバータの出力に接続されているので、電源VSSは、第2の電流経路を介してトランジスタQ4に、第2のCMOSインバータの出力となる第1の電圧レベルとしてのLoローレベルを供給する。電源VDDは、トランジスタQ6に、第2のCMOSインバータの出力となる第2の電圧レベルとしてのHiハイレベルを供給する。また、第1のCMOSインバータの入力端子と第2のCMOSインバータの出力端子とは互いに接続されており、ラッチトコンパレータ1の第1の出力端子Voutとなっている。第1のCMOSインバータの出力端子と第2のCMOSインバータの入力端子とは互いに接続されており、ラッチトコンパレータ1の第2の出力端子Vout-となっている。このように、第1のCMOSインバータと第2のCMOSインバータとはラッチ回路を構成している。ラッチトコンパレータ1では当該ラッチ回路でラッチ段が構成されている。ラッチ段は上記ラッチ回路以外の回路を含み得る。トランジスタ第2のスイッチ回路Q7のソースは電源VDDに接続されており、トランジスタQ7のドレインは第1のCMOSインバータの出力端子に接続されている。トランジスタQ7のゲートにはラッチ信号Latchが入力される。トランジスタ第3のスイッチ回路Q8のソースは電源VDDに接続されており、トランジスタQ8のドレインは第2のCMOSインバータの出力端子に接続されている。トランジスタQ8のゲートにはラッチ信号Latchが入力される。トランジスタQ7は、電源VDDと第2の出力端子Vout-との間の導通および遮断を行うスイッチ素子であり、導通によって第2の出力端子Vout-の出力をリセットする。トランジスタQ8は、電源VDDと第1の出力端子Voutとの間の導通および遮断を行うスイッチ素子であり、導通によって第1の出力端子Voutの出力をリセットする。トランジスタQ7Q8は、ラッチ信号Latchによって十分にオーバードライブされるようになっている。トランジスタ第7のMOSトランジスタQN3のソースはトランジスタQ4のソースと接続されており、トランジスタQN3のドレインはトランジスタQ3のソースと接続されている。すなわち、トランジスタQN3のドレインソース間は、トランジスタQ1とトランジスタQ3との間のノード第1のノードN1と、トランジスタQ2とトランジスタQ4との間のノード第2のノードN2との間に接続されている。なお、ノードN1の位置はトランジスタQ1とトランジスタQ3との間にあれば特に区別されるものではなく、ノードN2の位置はトランジスタQ2とトランジスタQ4との間にあれば特に区別されるものではない。また、トランジスタQN3のゲートは第1のCMOSインバータの出力、すなわち第2の出力端子VOUT-に接続されている。以上の構成においては、第1の電流経路は、トランジスタQ0のドレインからトランジスタQ3のソースに至るまでの経路であり、第2の電流経路は、トランジスタQ0のドレインからトランジスタQ4のソースに至るまでの経路である。トランジスタQ0は、電源VSSから第1の電流経路を介してトランジスタQ3に至るまでの経路、および、電源VSSから第2の電流経路を介してトランジスタQ4に至るまでの経路に挿入されて開閉動作を行う。ここでは、トランジスタQ0は特に、電源VSSと、第1の電流経路と第2の電流経路との接続点であるトランジスタQ1のソースとトランジスタQ2のソースとの接続点との間で1つのスイッチ素子として開閉動作を行う。ラッチトコンパレータの動作次に、図1のラッチトコンパレータ1の動作について、図2を参照しながら説明する。第1の入力端子Vinへの入力電圧をVin、第2の入力端子Vin-への入力電圧をVin-とし、Vin>Vin->Vtであるとする。但し、VtはトランジスタQ1Q2の閾値電圧である。また、第1の出力端子Voutの出力電圧をVout、第2の出力端子Vout-の出力電圧をVout-とする。ラッチ信号Latch=Loのときは、ラッチトコンパレータ1はリセット動作を行う。トランジスタQ0がOFF状態でトランジスタQ7Q8がON状態となるので、第1のCMOSインバータおよび第2のCMOSインバータの各出力端子Vout,Vout-および各入力端子がHiの状態となるようにラッチ回路がリセットされる。このとき、トランジスタQ1~Q6およびQN3は全てOFF状態となる。次に、ラッチ信号LatchがLoからHiに立ち上がるタイミングで、トランジスタQ7Q8はOFF状態となってラッチ回路のリセットが解除される。また、同時にトランジスタQ0がON状態となることにより、トランジスタQ1~Q6の動作が有効になる。ここで、Vin>Vin-であるので、トランジスタQ1がトランジスタQ2よりも先にON状態となる。これにより、トランジスタQ1のドレイン電位がトランジスタQ2のドレイン電位よりも先に低下するので、トランジスタQ3がトランジスタQ4よりも先にON状態となる。また、これにより、トランジスタQ3のドレイン電位出力電圧Vout-がトランジスタQ4のドレイン電位出力電圧Voutよりも先に低下するので、トランジスタQ6がトランジスタQ5よりも先にON状態となる。第1のCMOSインバータの出力が第2のCMOSインバータの入力となり、第2のCMOSインバータの出力が第1のCMOSインバータの入力となるというように、ラッチ回路は正帰還を構成している。従って、最終的にトランジスタQ3Q6がON状態になるとともにトランジスタQ4Q5がOFF状態となり、出力電圧VoutはHiに張り付き、出力電圧Vout-はLoに張り付く。ラッチ信号Latchが立ち上がってから出力電圧VoutVout-が確定するまでの時間であるラッチ確定時間tは約10nsec程度と非常に短い。このように、ラッチトコンパレータ1の動作は非常に高速である。また、ラッチトコンパレータ1は、ラッチ確定時間tの期間のみトランジスタQ0に電流が流れるため、低消費電力である。ラッチトコンパレータ1は、ラッチ信号LatchがHiである間はラッチ動作を維持する、すなわちラッチ出力を保持する。ラッチ信号LatchがLoに立ち下がれば、リセット動作に移行する。そして、図2に示すように、ラッチ信号LatchがHiであるラッチ動作区間において、入力電圧Vinが入力電圧Vin-を下回りVin->Vin>Vt、さらに入力電圧Vinが閾値電圧Vtを下回ったVin->Vt>Vin場合には、ラッチトコンパレータ1は次の動作を行う。入力電圧Vinが入力電圧Vin-を下回ることで、出力電圧VoutはLoに、出力電圧Vout-はHiに変化する。入力電圧Vinが閾値電圧Vtを下回る時点でトランジスタQ1はOFF状態となるが、トランジスタQN3のゲート電位がHiとなるので、トランジスタQN3はON状態となる。従って、トランジスタQ3のソースは、ノードN1、トランジスタQN3、ノードN2、トランジスタQ2、およびトランジスタQ0を介して電源VSSに電気的に接続される。これによりトランジスタQ3のソース電位が確定することとなり、トランジスタQ1~Q6のそれぞれの電圧分担は、安定に保持される。従って、出力電圧Voutおよび出力電圧Vout-のそれぞれは、Vin<Vin-に対応した値を安定に保持する。これにより、ラッチ出力の誤動作を防止することができる。またトランジスタQN3は、ラッチ確定動作とともに出力電圧Vout-がHiに立ち上がる変化によって初めてON状態となるため、電源VDDの電圧よりも低い。従って、トランジスタQN3のオーバードライブ電圧が図12のトランジスタQN5よりも小さくなる分だけ、トランジスタQN3のドレイン電流はトランジスタQN5のドレイン電流よりも小さく抑えられる。これにより、トランジスタQN3にドレイン電流が流れても、第1の電流経路に流れる電流と第2の電流経路に流れる電流との差で表される差動出力電流の大きさがあまり影響を受けなくなり、トランスコンダクタンスgmの値が減少することを抑制することができる。これにより、ラッチ確定時間tの増大および雑音の発生を抑制することができる。また、このことは、Vin->Vin>Vtの状態にも言えることである。さらに、トランジスタQN3は、ラッチ確定動作とともに出力電圧Vout-がHiに立ち上がる変化によって初めてON状態となるため、トランジスタQ1とトランジスタQ2との間には、ラッチ動作の初期にオフセット電圧を悪化させるような電流が流れない。第1の変形例の構成なお、上記例ではVin>Vin->Vtの状態から、Vin->Vin>Vtの状態を経て、Vin->Vt>Vinの状態に変化する場合の誤動作防止を図る構成を説明したが、図3に示すように、Vin->Vin>Vtの状態から、Vin>Vin->Vtの状態を経て、Vin>Vt>Vin-の状態に変化する場合の誤動作防止を図る構成も可能である。図3のラッチトコンパレータ2では、図1のラッチトコンパレータ1においてトランジスタQN3をトランジスタ第8のMOSトランジスタQN4に置き換えた構成である。トランジスタQN4はNチャネル型MOSトランジスタである。トランジスタQN4のソースはトランジスタQ3のソースと接続されており、トランジスタQN4のドレインはトランジスタQ4のソースと接続されている。すなわち、トランジスタQN4のドレインソース間はノードN1とノードN2との間に接続されている。また、トランジスタQN4のゲートは第2のCMOSインバータの出力、すなわち第1の出力端子VOUTに接続されている。ラッチトコンパレータ2の動作は、ラッチトコンパレータ1の動作を差動対について左右対称に入れ替えたものに等しいため、その説明を省略する。第2の変形例の構成また、図4に示すように、Vin>Vin->Vtの状態から、Vin->Vin>Vtの状態を経て、Vin->Vt>Vinの状態に変化する場合の誤動作防止と、Vin->Vin>Vtの状態から、Vin>Vin->Vtの状態を経て、Vin>Vt>Vin-の状態に変化する場合の誤動作防止との両方を図ることのできる構成も可能である。図4のラッチトコンパレータ3では、図1のラッチトコンパレータ1に図3のトランジスタQN4を追加した構成である。誤動作防止の原理は図1および図2の説明から明らかであるため、説明を省略する。第3の変形例の構成また、図5に示すように、各トランジスタのチャネル極性をラッチトコンパレータ1~3から反転させたラッチトコンパレータ4を構成することも可能である。ラッチトコンパレータ4は、トランジスタQ0’~Q8’およびトランジスタQP3QP4を備えている。トランジスタQ0’~Q8’は、当該各符号からダッシュを除いたものに相当するラッチトコンパレータ1~3のトランジスタQ0~Q8のチャネル極性を反転した場合の接続関係を有している。ラッチトコンパレータ1~3のノードN1N2は、コンパレータ4では符号にダッシュを付してノードN1’N2’と読み替えられる。トランジスタQP3は、ラッチトコンパレータ13のトランジスタQN3をPチャネル型に変更した場合の接続関係を有している。トランジスタQP4は、ラッチトコンパレータ23のトランジスタQN4をPチャネル型に変更した場合の接続関係を有している。トランジスタQP3とトランジスタQP4との少なくとも一方を備えていればよいことは、ラッチトコンパレータ1~3と同様である。また、ラッチ信号/Latchは、ラッチトコンパレータ1~3のラッチ信号LatchのHiとLoとの論理を反転した信号である。第1の電圧源は電源VDDに、第2の電圧源は電源VSSに、それぞれ相当する。第1の電圧レベルはHi、第2の電圧レベルはLoに、それぞれ相当する。トランジスタQP3により、Vin<Vin-<Vtの状態から、Vin-<Vin<Vtの状態を経て、Vin-<Vt<Vinの状態に変化する場合の誤動作防止を図ることができる。トランジスタQP4により、Vin-<Vin<Vtの状態から、Vin<Vin-<Vtの状態を経て、Vin<Vt<Vin-の状態に変化する場合の誤動作防止を図ることができる。第2の実施形態本発明の他の実施形態について図6および図7を用いて説明すれば以下の通りである。ラッチトコンパレータの構成図6に、本実施形態に係るラッチトコンパレータ5の構成を示す。ラッチトコンパレータ5は、図1のラッチトコンパレータ1において、第1のスイッチ回路としてトランジスタQ0の代わりにトランジスタQ01Q02を備えた構成である。トランジスタQ01Q02はNチャネル型MOSトランジスタからなる。トランジスタQ01のドレインソース間は、トランジスタQ1のドレインとトランジスタQ3のソースとの間に挿入されるように接続されている。トランジスタQ02のドレインソース間は、トランジスタQ2のドレインとトランジスタQ4のソースとの間に挿入されるように接続されている。トランジスタQ01Q02の各ゲートにはラッチ信号Latchが入力される。また、トランジスタQ1Q2の各ソースは電源VSSに接続されている。トランジスタ第1のスイッチ素子Q01は、電源VSSから第1の電流経路を介してトランジスタQ3に至るまでの経路に挿入されて開閉動作を行うスイッチ素子であり、トランジスタ第2のスイッチ素子Q02は、電源VSSから第2の電流経路を介してトランジスタQ4に至るまでの経路に挿入されて開閉動作を行うスイッチ素子である。ノードN1とトランジスタQ01との位置は互いに入れ替わってもよく、また、ノードN2とトランジスタQ02との位置は互いに入れ替わってもよい。このように、ラッチ動作期間にトランジスタQ1~Q6の動作を有効にする第1のスイッチ回路は、第1の電圧源から第1の電流経路を介して第3のMOSトランジスタに至るまでの経路上、および、第1の電圧源から第2の電流経路を介して第5のMOSトランジスタに至るまでの経路に挿入されて開閉動作を行うように設けられていれば、ラッチ動作に影響を与えることがないので、その位置は問わない。従って、差動入力対に信号を入力する目的の回路構成に適合させて、第1のスイッチ回路を設ける位置を適宜選択すればよい。例えば、ペアトランジスタのソースを基板接続することができない基板構成において、ソースを常にGNDレベルに固定しておきたい場合などは本実施形態の構成が有用である。変形例の構成また、図7に示すように、各トランジスタのチャネル極性をラッチトコンパレータ5から反転させたラッチトコンパレータ6を構成することも可能である。ラッチトコンパレータ6は、図5のラッチトコンパレータ4からトランジスタQ0’を取り除いて、トランジスタQ01’トランジスタQ02’を追加した構成である。トランジスタQ01’はトランジスタQ01をPチャネル型に変更したものであり、トランジスタQ02’はトランジスタQ02をPチャネル型に変更したものである。第3の実施形態本発明の他の実施形態について図8および図9を用いて説明すれば以下の通りである。ラッチトコンパレータの構成図8に、本実施形態に係るラッチトコンパレータ7の構成を示す。ラッチトコンパレータ7は、図1のラッチトコンパレータ1にプリアンプ前置増幅段10を追加した構成である。プリアンプ10は、トランジスタQ10~Q15および定電流源I1I2を備えている。トランジスタQ10~Q13はPチャネル型MOSトランジスタであり、トランジスタQ14Q15はNチャネル型MOSトランジスタである。トランジスタQ10とトランジスタQ11とは1つの差動入力対を構成している。トランジスタQ10のゲートに入力電圧Vin-が入力され、トランジスタQ11のゲートに基準電圧Vref-が入力される。定電流源I1はトランジスタQ10Q11で構成される差動入力対にバイアス電流を供給する。トランジスタQ12とトランジスタQ13とは1つの差動入力対を構成している。トランジスタQ12のゲートに基準電圧Vrefが入力され、トランジスタQ13のゲートに入力電圧Vinが入力される。定電流源I2はトランジスタQ12Q13で構成される差動入力対にバイアス電流を供給する。トランジスタQ10のドレインとトランジスタQ12のドレインとはノードP1で接続されており、さらにノードP1はトランジスタQ1のゲートに接続されている。トランジスタQ11のドレインとトランジスタQ13のドレインとはノードP2で接続されており、さらにノードP2はトランジスタQ2のゲートに接続されている。また、トランジスタQ14はノードP1と電源VSSとの間にダイオード接続されており、トランジスタQ15はノードP2と電源VSSとの間にダイオード接続されている。上記の構成のラッチトコンパレータ7は、プリアンプ10によって2つの入力信号VinVin-の差動増幅を行って差動出力を生成し、トランジスタQ1Q2で構成される差動増幅段への入力とする。これにより、プリアンプ10が設けられていない場合のトランジスタQ1Q2のゲート入力がラッチ動作開始時のキックバック現象により乱されてラッチ出力にノイズが混入することを回避することができる。ラッチ動作開始時にはラッチ信号Latchのタイミングによって第1の電流経路および第2の電流経路に急峻に変化する電流が流れるため、トランジスタQ1Q2のゲートドレイン間寄生容量を介して入力インピーダンスの大きなゲート入力側にノイズが発生することで、当該ノイズが増幅されてしまう。ラッチトコンパレータ7では、プリアンプ10が設けられているので、キックバック現象が発生しても、プリアンプ10の緩やかな時間変化を伴う大きな出力電流容量によりノイズが吸収される。従って、ノイズがラッチトコンパレータ7で増幅されることを防止することができる。変形例の構成また、図9に示すように、各トランジスタのチャネル極性をラッチトコンパレータ7から反転させたラッチトコンパレータ8を構成することも可能である。ラッチトコンパレータ8は、図7のラッチトコンパレータ6にプリアンプ10’を追加した構成である。プリアンプ10’は、トランジスタQ10’~Q15’および定電流源I1I2を備えている。トランジスタQ10’~Q15’は、当該各符号からダッシュを除いたものに相当するラッチトコンパレータ7のプリアンプ10が備えるトランジスタQ10~Q15のチャネル極性を反転した場合の接続関係を有している。ラッチトコンパレータ7のノードP1P2は、ラッチトコンパレータ8では符号にダッシュを付してノードP1’P2’と読み替えられる。"