ドライバ回路であって、制御信号のセットの値の第1のセットに応答して、第1のレジスタを前記ドライバ回路の一対の差動出力端子の第1の一つと一対の一定参照電位の第1の一つとの間に結合するように、第4のレジスタを前記一対の差動出力端子の第2の一つと前記一対の一定参照電位の第2の一つとの間に結合するように、前記第1のレジスタと並列に第2のレジスタを結合するように、及び前記第4のレジスタと並列に第3のレジスタを結合するように、動作可能な複数のスイッチを含み、前記複数のスイッチが更に、制御信号の前記セットの値の第2のセットに応答して、前記第1のレジスタを前記一対の差動出力端子の前記第1の一つと前記一対の一定参照電位の前記第1の一つとの間に結合するように、前記第4のレジスタを前記一対の差動出力端子の前記第2の一つと前記一対の一定参照電位の前記第2の一つとの間に結合するように、及び前記第2のレジスタ及び前記第3のレジスタの直列配置を前記一対の差動出力端子間に結合するように、動作可能である、回路。請求項1に記載の回路であって、値の前記第1のセットと値の前記第2のセットの各々が、電圧レベルと論理レベルの両方を特定し、それらを用いて、前記ドライバ回路の出力信号が、前記ドライバ回路の入力信号に応答して、前記一対の差動出力端子間に生成されるべきである、回路。請求項2に記載の回路であって、前記一対の差動出力端子が送信ラインに結合され、値の前記第1のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する値の前記第2のセットに対応する前記一対の差動端子の電圧より大きく、更に値の前記第1のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、値の前記第2のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、回路。請求項3に記載の回路であって、前記プリエンファシスインタバルが、前記入力信号の論理遷移の直ぐ後に続く1ビット期間のインタバルであり、更に少なくとも2ビット期間の間前記入力信号の論理レベル遷移がないとき、定常状態インタバルが、存在し、前記少なくとも2ビット期間における前記第2のビットで開始し前記入力信号の次の論理レベル遷移で終了するインタバルである、回路。請求項4に記載の回路であって、前記第1のレジスタ及び前記第2のレジスタの並列配置の抵抗が、前記プリエンファシスインタバル及び前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、回路。請求項5に記載の回路であって、制御信号の前記セットが論理ブロックにより生成され、前記一対の一定参照電位の前記第1の一つが電源を受け取り、前記一対の一定参照電位の前記第2の一つが電源リターン端子であり、前記電源が低ドロップアウトレギュレータLDOにより生成され、更に前記LDOにより生成される前記電源が、前記ドライバ回路及び前記論理ブロックの各々に電力供給するために用いられる、回路。請求項2に記載の回路であって、前記ドライバ回路の電力消費が前記出力信号の前記電圧レベルに直接的に比例する、回路。請求項3に記載の回路であって、第5のレジスタ、第6のレジスタ、及びスイッチの第1のセット、を更に含み、前記スイッチの第1のセット及び前記複数のスイッチが、前記プリエンファシスインタバルにおいて、前記第1のレジスタと並列に前記第2のレジスタの代わりに前記第5のレジスタを結合するように、及び前記第4のレジスタと並列に前記第3のレジスタの代わりに前記第6のレジスタを結合するように動作し得、更に前記スイッチの第1のセット及び前記複数のスイッチが更に、前記定常状態インタバルにおいて、前記前記第2のレジスタ及び前記第3のレジスタの直列配置の代わりに、前記第5のレジスタ及び前記第6のレジスタの直列配置を前記一対の差動出力端子間に結合するように動作し得る、回路。集積回路であって、バイナリ値を生成するプロセッサ、及び電圧レベル及び論理レベルの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記集積回路の一対の差動出力端子間で生成されるべきである、前記ドライバ、を含み、前記ドライバが、制御信号の前記セットの値の第1のセットに応答して、第1のレジスタを前記一対の差動出力端子の第1の一つと一対の一定参照電位の第1の一つとの間に結合するように、第4のレジスタを前記一対の差動出力端子の第2の一つと前記一対の一定参照電位の第2の一つとの間に結合するように、第2のレジスタを前記第1のレジスタと並列に結合するように、及び第3のレジスタを前記第4のレジスタと並列に結合するように、動作可能な複数のスイッチを含み、前記複数のスイッチが更に、制御信号の前記セットの値の第2のセットに応答して、前記第1のレジスタを前記一対の差動出力端子の前記第1の一つと前記一対の一定参照電位前記第1の一つとの間に結合するように、前記第4のレジスタを前記一対の差動出力端子の前記第2の一つと前記一対の一定参照電位の前記第2の一つとの間に結合するように、及び前記第2のレジスタ及び前記第3のレジスタの直列配置を前記一対の差動出力端子間に結合するように、動作可能である、集積回路。請求項9に記載の集積回路であって、前記一対の差動出力端子が送信ラインに結合され、値の前記第1のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する値の前記第2のセットに対応する前記一対の差動端子の電圧より大きく、更に値の前記第1のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、値の前記第2のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、集積回路。請求項10に記載の集積回路であって、前記ドライバが前記集積回路のトランスミッタ内に構成され、前記トランスミッタが、前記バイナリ値を受信するための及び応答において制御信号の前記セットを生成するための論理ブロックを含む、集積回路。請求項11に記載の集積回路であって、前記一対の一定参照電位の一つに電源を生成する低ドロップアウトレギュレータLDOを更に含み、前記電源が前記論理ブロック及び前記ドライバの両方に電力供給するために用いられる、集積回路。請求項9に記載の集積回路であって、前記ドライバ回路の電力消費が、前記電圧レベルの値に直接的に比例する、回路。図1は、開示されるドライバ実施例が中に実装され得る例示のUSBデバイス100を図示する。デバイス100は、プロセッサ110及びトランスミッタ120を含む。USBデバイス100は、USBホスト、USBハブ、USB周辺機器などに対応し得る。図1の詳細は、単に例示の目的を意図しており、実際の実装は、より多くのブロック/構成要素、及び/又はブロック/構成要素の異なる配置を含み得る。更に、下記記載はUSBデバイスの文脈に提供されるが、開示されるドライバ及び回路の実施例は、他の環境、例えば、e-SATAExternalSerialAdvancedTechnologyAttachment、PCIePeripheralComponentInterconnectExpressなど、においても用いられ得る。図示していないが、デバイス100への入力経路が存在し得る。USBデバイス100の要素は、単一の集積回路IC内に実装されてもよく、又は、別個のIC例えば、1つのIC内のプロセッサ110、及び別のIC内のトランスミッタ120を備えるなどにおいて実装されてもよい。プロセッサ110は、経路112上でトランスミッタ120にパラレルフォーマットのデータを提供する。データはプロセッサ110により生成され得、又は外部構成要素図示せずから受信しプロセッサ110により改変されるデータを表し得る。経路112上のデータは、対応するUSBデバイス仕様及びフォーマットと一致し得る。トランスミッタ120は、論理ブロック130及びドライバ140を含んで示されている。論理ブロック130は、プロセッサ110から経路112上でパラレルフォーマットのデータを受け取り、そのデータをシリアルビットストリームに変換する。論理ブロック130におけるパラレル-シリアル変換は、関連する業界で周知であるように、1つ又は複数のクロックの制御下で実行され得る。ビットストリームにおける各ビットに対応して、論理ブロック130は、経路134上に制御信号を生成して、そのビットを表す信号を生成し、送信するようにドライバ140をイネーブルにする。図1には図示していないが、論理ブロック130に含まれるプリドライバ回路が、このような制御信号を生成し得る。図示していないが、USBデバイス100は、デバイス100の外部の構成要素又はデバイスからシリアルフォーマットでデータを受け取るように、及びそのデータをパラレルフォーマットでプロセッサ110に提供するように設計されるレシーバも含み得る。このような実施例において、レシーバはトランスミッタ120と共に、シリアライザ/デシリアライザSERDESを構成する。このようなブロックの一つのトランスミッタのみを図1に示すが、USBデバイス100は、幾つかのこのようなSERDESブロックを含み得る。端子145はドライバ140の出力端子を表し、ICとして実装される場合、USBデバイス100のパッド又はピンに対応し得る。経路150は、端子145に接続され、例えば、印刷回路基板PCBトレース、可撓性ケーブルなどに対応し得る。電圧モードドライバ140は、端子145及び経路150上に、電圧出力を生成する。この出力は、経路112上でトランスミッタ120により受信された論理高及び論理低信号即ち、バイナリ信号を表す。バイナリ信号は、経路134で受信した制御信号の対応する値に応答して生成される。経路150は、送信ラインを表し得、有限帯域幅を有する。経路150で送信されるバイナリ信号は理想的には矩形波又は略矩形波形状を有し、従って、急な立ち上がり及び立ち下がりエッジを有する。従って、バイナリ信号の周波数成分は、経路150の帯域幅を超え得る。その結果、及び関連する業界で周知であるように、このバイナリ信号は、時間領域で拡散され得、それにより、経路150に接続されるレシーバにおける符号間干渉ISIとなる可能性がある。そのため、レシーバは、経路150で送信される信号信号150の値論理1/高又は論理ゼロ/低を確実に解釈することができない可能性がある。ISIの範囲、及び従って、受信した値を確実に解釈することにおける劣化は、用いられる特定のタイプのデータ符号化に応じて変化し得る。例示として、マンチェスター符号化に従って、経路150上のビットストリームにおける急な遷移ビットエッジがビットインタバル毎に生じる。NRZ非ゼロ復帰符号化において、このような急な遷移は、論理1から論理ゼロへの又はその逆のビットの値の変化があるときのみ生じ得る。SERDES規格に関して、符号化方式の一つは8b~10b符号化と称され、この場合、各8ビットデータが、論理遷移が5ビット毎に保証されるような方式で、10ビットデータにマッピングされる。上記問題に対処するために用いられる一つの手法に従って、経路150上のビットストリームの信号強度例えば、電圧レベルが問題のビットエッジ毎に増大されるプリエンファサイズされる。問題のビットエッジは概して、用いられる特定の符号化方式に依存する。バイポーラNRZバイポーラ非ゼロ復帰が用いられると仮定し、論理値境界で印加されるプリエンファシスを備えたビットストリームを図2に示す。図2のビットストリームは、バイナリシーケンス1100110010を表すと仮定される。論理1及び論理ゼロの電圧レベルが、論理ゼロと論理1との間の遷移に続く1ビット期間の間プリエンファサイズされて示されている。説明のため、t21において論理ゼロから論理1への遷移が生じる。そのため、その後の論理1を表す電圧値がプリエンファサイズされ、t21~t22の間、即ち、1ビット期間、理想的にはVhに等しい電圧レベルを有する。インタバルt22~t23はビットストリームの論理値に変化がない定常状態モードを表す。t22において、信号150を表すために用いられる電圧レベルが、高電圧レベルVhプリエンファサイズされた論理1期間を表すために用いられるから定常状態電圧レベルV1まで変化する。信号150を表す電圧レベルは、信号150が論理1から論理ゼロまで遷移するt23で図2に示すように、論理レベル遷移が生じるまでV1に保たれる。同様に、論理1から論理ゼロへの遷移に直ぐ続く信号150の電圧レベルが、プリエンファサイズされて示されている。説明のため、t23において、論理1から論理ゼロまでの遷移が生じる。そのため、その後の論理ゼロを表す電圧値が、プリエンファサイズされ、t23~t24の間理想的には-Vhに等しい電圧レベルを有する。インタバルt24~t25は、ビットストリームの論理値に変化がない定常状態状況を表す。信号150を表す電圧レベルは、図2に示すように、t25において論理レベル遷移が生じるまで-V1に保たれる。t25において、論理1への論理遷移が生じ、インタバルt25~t26において論理1ビットに対応する電圧値がプリエンファサイズされる。t26において、論理ゼロへの論理遷移が生じ、インタバルt26~t27において論理ゼロビットに対応する電圧値もプリエンファサイズされる。代替として、定常状態レベルV1及び-V1は、代わりにデエンファサイズされたレベルと考えることができ、プリエンファサイズされたレベルVh及び-Vhは代わりに通常レベルと考えることができることに注意されたい。図3は、例示のドライバ140の詳細を図示する。差動出力を生成するように実装されて図示される電圧モードドライバ140は、P型金属酸化物半導体PMOSトランジスタ310、320、330、340、N型金属酸化物半導体NMOSトランジスタ315、325、335、345、レジスタ360第1のレジスタ、365第2のレジスタ、380第3のレジスタ、385第4のレジスタ、及びNMOSトランジスタ350及び355を含んで示されている。端子301及び399はそれぞれ、電源第1の参照電位及び接地端子第2の参照電位を表す。Vop145及びVom145-は、ドライバ140の差動出力端子を表し、図1の端子145に対応する。レジスタ370Rextは、反射を最小化するためインピーダンスマッチングに用いられる遠端ライン終端典型的に、レシーバ端で提供されるを表す。一実施例において、レジスタ360及び380の抵抗は各々値Rlに等しく、レジスタ365及び385の抵抗は各々値R2に等しい。値Rl及びR2は、ドライバ140の出力インピーダンスの所望の値を提供するように選択され得る。制御信号制御信号のセット301、302P、302N、303、304P、304N、及び305は、図1の論理ブロック130又は論理ブロック130に含まれるプリドライバ回路により生成され、図1の経路134に含まれると仮定される。トランジスタ350及び355は、制御信号305によりON又はOFFとなるよう制御される。トランジスタ310及び315は、CMOSインバータ構成に接続され、制御信号301を受け取る。制御信号301の論理レベルは、ノード312が論理高にプルされるか又は論理低にプルされるかを判定する。トランジスタ320及び325はそれぞれの制御信号302P及び302NによりON又はOFFに制御される。トランジスタ330及び335は、CMOSインバータ構成に接続され、制御信号303を受け取る。制御信号303の論理レベルは、ノード332が論理高にプルされるか又は論理低にプルされるかを判定する。トランジスタ340及び345はそれぞれの制御信号304P及び304NによりON又はOFFに制御される。トランジスタ310、315、320、325、330、335、340、345は、制御信号301、302、303、304のうち対応する信号によりスイッチとして動作される。下記記載において、トランジスタ310、315、320、325、330、335、340、345、350、355のON抵抗はゼロオームに等しいと仮定される。オペレーションにおいて、トランジスタスイッチ310、315、320、325、330、335、340、345のうち対応するものが、出力端子145及び145-間の差動電圧の所望の値を生成するようにON又はOFFに切り替えられるように制御される。プリエンファシスが提供されるべきとき即ち、プリエンファシスモード又は第1のモードにおいて、レジスタ360及び365の並列配置が、端子145と電源端子301又は接地端子399のいずれかとの間に接続され、レジスタ385及び380の並列配置が、端子145-と電源端子301又は接地端子399のいずれかとの間に接続される。制御信号305は論理低である。レジスタの並列配置の1つの接合の接続が、電源端子301に成されるか又は接地399に成されるかは、以下に説明するように、差動論理1又は論理ゼロが端子145及び145-間に生成されるべきかどうかに依存する。一実施例において、プリエンファシスが各ビット遷移に直ぐ続いて、及び図2に図示するように、1ビット期間の間プリエンファシスインタバル、提供される。しかし、他の実施例において、プリエンファシスインタバルは、1ビット期間より長くても短くてもよい。ドライバ140のオペレーションのプリエンファシスモードにおける制御信号301、302P、302N、303、304P、304N、及び305のセットの値は、値の第1のセットに対応し、電圧レベル即ち、プリエンファサイズされた電圧レベルだけでなく、論理レベル論理高又は論理低の両方を特定し、図4Aに関して下記で説明するように、それらを用いて端子145/145-間の出力が提供される。定常状態定常状態モード又は第2のモードにおいて、スイッチ310、315、320、325、330、335、340、345、350、355は、レジスタ360が端子145と電源端子301又は接地端子399のいずれかとの間に接続され、レジスタ380が端子145-と電源端子301又は接地端子399のいずれかとの間に接続され、レジスタ365及び385が、端子145及び145-間に直列配置で接続されるように制御される。レジスタ360及びレジスタ380の端子の対応する端子が、電源端子301に接続されるか又は接地399に接続されるかは、差動論理1又は論理ゼロのいずれが端子145及び145-で生成されるべきかに依存する。制御信号305は論理高である。一実施例において、定常状態は、論理レベル遷移後の1ビットインタバルに続く期間定常状態インタバルに対応し、図2にも示すように、次の論理レベル遷移まで継続する。しかし、他の実施例において、定常状態インタバルは、上記のものより長くても短くてもよい。ドライバ140のオペレーションの定常状態モードにおける制御信号301、302P、302N、303、304P、304N、及び305のセットの値は第2のセット値に対応し、電圧レベル即ち、プリエンファサイズされていない又は定常状態レベルだけでなく、論理レベル論理高又は論理低の両方を特定し、図4Bに関して下記で説明するように、それらを用いて端子145/145-間の出力が提供される。図4Aは、論理ゼロからの遷移に直ぐ続いて、即ち、プリエンファサイズされた論理1出力に対応して、端子145及び145-間に論理1が生成されるときのドライバ140の等価回路図である。制御信号305は論理低であり、トランジスタ350及び355は各々OFFである。制御信号301は論理低であり、トランジスタ310はONであり、トランジスタ315はOFFであり、レジスタ360は端子301及び145間に接続される。制御信号302P及び302Nはいずれも論理低であり、トランジスタ320はONであり、トランジスタ325はOFFであり、レジスタ365は端子301及び145間に接続される。そのため、レジスタ360及び365は、端子301及び145間に並列配置で接続される。制御信号303は論理高であり、トランジスタ335はONであり、トランジスタ330はOFFであり、レジスタ380は、端子399及び145-間に接続される。制御信号304P及び304Mは各々論理高であり、トランジスタ345はONであり、トランジスタ340はOFFであり、レジスタ385は端子399及び145-間に接続される。そのため、レジスタ380及び385は、端子301及び145-間に並列配置で接続される。一実施例において、ドライバ140の出力インピーダンス出力端子145/145-からドライバ140へルッグインする、ルッキングインlookinginインピーダンスとも称するは50オームに設定され、100オームのレジスタ370Rextの値に対応する。50オームのルッキングインインピーダンスでは、レジスタ365及び360又は385及び380の並列配置の等価抵抗は、式1で下記のように特定されるように、50オームに等しい。Rl×R2/R1R2=50式1電源301から引き出される電流は、下記の式2により特定される。Ipre=Vdd/[Rext{2×R1×R2/RlR2}]式2ここで、Ipreは電源301から引き出される電流であり、Vddは電源電圧301であり、Rextはレジスタ370の抵抗を表し、式2の他の項は上記で定義した通りである。端子145及び145-の電圧は下記式3により特定される。Vop-Vom=Ipre×Rext式3この実施例において、電源電圧301は、1ボルトVの値を有し、ドライバ140は、6dBのプリエンファシスを提供するように設計される。上記値に対応して、Ipreは5ミリアンペアmAに等しく、1Vの出力145/145-のピークトゥピーク差動スイングに対応して、Vop-Vomが0.5Vに等しい。出力145/145-のプリエンファサイズされた論理ゼロでは、制御信号301及び302は各々論理高であるが、制御信号303及び304は各々論理ゼロである。そのため、レジスタ385及び380の並列配置は、端子145-及び電源端子301間に接続され、レジスタ365及び360の並列配置は、端子145及び接地端子399間に接続される。従って、上記値の構成要素では、端子145及び145-の電圧は-0.5Vに等しい。そのため、出力145/145-の差動ピークトゥピーク電圧スイングは1Vに等しく、図2において矢印210で示すスイングレベルに対応する。図4Bは、定常状態に対応して端子145及び145-間に論理1が生成されるときのドライバ140の等価回路図である。制御信号305は論理1であり、トランジスタ350及び355は各々ONである。制御信号301及び303はそれぞれ論理ゼロ及び論理1である。そのため、レジスタ360は端子301及び145間に接続され、レジスタ380は端子399及び145-間に接続される。制御信号302P及び302Nはそれぞれ論理1及び論理ゼロであり、トランジスタ320及び325の各々はOFFである。制御信号304P及び304Nはそれぞれ論理1及び論理ゼロであり、トランジスタ340及び345の各々はOFFである。制御信号305は論理1である。その結果、レジスタ365及び385は、図4Bに示すように、端子145及び145-間に直列に接続される。ノード368はAC接地又はコモンモード端子を表す。そのため、端子145/145-からのルッキングインインピーダンスは、抵抗R1及びR2の並列組合せによって決まり、この実施例において50オームに等しい。この実施例では、ドライバ140が6dBのプリエンファシスを提供するように設計されるため、定常状態におけるVop-Vomは0.25Vに等しくなるはずである。上述のように、Rextは100オームに等しく、Vddは1Vに等しい。図4Bの回路から下記数式が得られる。上記Rext、Vop-Vom、及びVddの値に基づいて、下記数式が得られる。式1及び式5から、Rl及びR2の各々の値が100オームとして得られる。電源301から引き出される電流は下記式4により特定される。Iss=Vdd/[2R1{Rext×2×R2/Rext2×R2}]式6ここで、Issは電源301から引き出される電流であり、式4の他の項は上記で定義した通りである。上述のようにRext、Vdd、Rl、及びR2の値に対応して、Issは3.75mAに等しい。0.25VのVop-Vomの値は、0.5Vの出力145/145-のピークトゥピーク差動スイング図2の矢印220で示すに対応する。定常状態において、端子145及び145-の論理ゼロ出力では、制御信号301及び303はそれぞれ論理1及び論理ゼロである。そのため、レジスタ360は端子399及び145間に接続され、レジスタ380は端子301及び145-間に接続される。制御信号302P及び302Nはそれぞれ論理1及び論理ゼロであり、制御信号304P及び304Nはそれぞれ論理1及び論理ゼロである。制御信号305は論理1である。その結果、レジスタ365及び385が端子145及び145-間に直列に接続される。上記記載から、ドライバ140のオペレーションの定常状態モードにおける電流消費が、オペレーションのプリエンファシスモードにおける電流消費より小さいことが分かるであろう。その結果、オペレーションの定常状態モードにおけるドライバ140の電力消費は、電流消費がプリエンファシスモードにおけるより定常状態モードにおいて大きい、幾つかの他の手法よりも小さい。ドライバ140の出力の定常状態レベル期間は、概して、プリエンファシス期間より長くし得ることに注意されたい。そのため、ドライバ140の定常状態モードにおける電力消費が一層低いことが望まれる可能性がある。更に、図3の回路の電流消費は出力145/145-の論理レベルスイングの低減と共に低減する。即ち、出力論理レベルスイングが一層低いと、ドライバ140の電力消費が一層低くなる。プリエンファシス及び定常状態モードにおける電流の値の差はさほど大きくない。このような電流差リップル電流が比較的小さいため、電源301及び接地399間に供給されるべきデカップリング静電容量の値も対応して小さくすべきである。定常状態出力電圧スイング即ち、プリエンファシスの度合いに関する特定のプリエンファシス出力電圧スイングは、レジスタ360、365、380、385の適切な選択によって変化し得る。ドライバ140の電力消費は、定常状態及びプリエンファシス状態のいずれにおいても出力電圧出力145及び145-間の電圧の値に正比例する。PCIeなどの規格は、例えば、1.0、0.7、0.5、0.3、0.15Vの差動ピークトゥピークに対してサポートされるべき多数の出力論理レベルスイングを特定することにここで注意されたい。対応する回路部図示したものに類似するを図3の回路に付加することより、単にデエンファシスのためではなく、このような多数の出力論理レベルスイングの任意のものを実現するように実装され得る。このような多数の出力論理レベルスイングを提供するための1つの手法は、例えば、対応する制御信号を備えた、レジスタ365、トランジスタ320及び325、及びレジスタ385、トランジスタ340及び345によって形成されるものに類似するレジスタアームを付加することにより、実現され得る。必要とされる出力レベルはその後、対応するレジスタアームを、プリエンファシスモードにおいてレジスタ360及び380と並列に、及び定常状態モードにおいて直列に切り替えることにより得られ得る。このような付加的なアームを含む例示の一実施例を図6に示す。ドライバ600が、図3の回路、及び対応するトランジスタを備えた付加的なレジスタアームを含んで示されている。レジスタ665第5のレジスタは、トランジスタ620及び625のON又はOFF状態をそれぞれ制御する制御信号602P及び602Nの適切な一方をアクティブにすることにより、レジスタ360と並列に接続され得る。同様に、レジスタ685第6のレジスタは、トランジスタ640及び645のON又はOFF状態をそれぞれ制御する制御信号604P及び604Nの適切な一方をアクティブにすることにより、レジスタ380と並列に接続され得る。制御信号605は、トランジスタ650及び655の各々のON又はOFF状態を制御する。レジスタ665及び685の値はそれぞれ、レジスタ350及び355の値とは異なり、出力論理レベルスイングの所望のレベルを提供するように選択され得る。回路ブロック690のオペレーションは、図3に関連して上述した回路ブロック680のものと同一であり、簡潔にするため、説明はここでは繰り返さない。オペレーションにおいて、必要とされる出力論理レベルスイングの度合いに応じて、回路ブロック680及び690の一方のみが動作状態である。他方の回路ブロックは、その回路ブロック内の全てのトランジスタをOFFに切り替えることによりディセーブルされる。ブロック690に類似するブロックの付加により、論理レベルスイングのより多くの数の選択可能なレベルが同様に提供され得る。スイッチ620、625、650、655、640、645は、本明細書においてスイッチの第1のセットと称する。図3の手法又は回路は、経路301上に供給されるべき異なる電力供給の必要性なく電源301は典型的に、オンチップ低ドロップアウト電圧レギュレータLDOとして実装される、多数の出力論理レベルスイングの電力効率の良い実現を可能にするため、電源301は論理ブロック130及びドライバ140の各々に提供され得、それにより、ドライバ140のための個別のLDO又は電源生成器の必要性を回避する。図5は、一実施例において、AC結合シングルエンド出力を提供するように設計されるドライバの回路図である。図1のドライバ140の代わりに実装され得るドライバ500が、トランジスタ510、520、530、540、550、レジスタ580、585、及びキャパシタ560を含んで示されている。レジスタ570は終端レジスタを表し、典型的に、レシーバ端で実装される。端子506はバイアス電圧Vbiasに接続される。キャパシタ560は、AC結合出力145を経路送信ライン150に出力するために用いられる。制御信号501、502P、502N、505は論理ブロック130図1により経路134上に生成される。端子301及び399はそれぞれ電源及び接地を表す。プリエンファサイズされた論理1がノード145で提供されるべきとき、制御信号505は論理低であり、トランジスタ550はOFFである。制御信号501は論理低であり、トランジスタ510はONであり、トランジスタ520はOFFであり、レジスタ580は端子301及び145間に接続される。制御信号502P及び502Nはいずれも論理低であり、トランジスタ530はONであり、トランジスタ540はOFFであり、レジスタ585は端子301及び145間に接続される。そのため、レジスタ380及び385は、端子301及び145間に並列配置で接続される。レジスタ380及び385の抵抗の値は、それらの並列組合せの抵抗が所望の出力インピーダンスに等しくなるように選択され得る。定常状態において論理1が提供されるべきとき、制御信号501は論理低であり、レジスタ580は端子301及び145間に接続される。制御信号505は論理高であり、トランジスタ550はONである。制御信号502Pは論理高であり、502Nは論理低であり、トランジスタ530及び540の各々はOFFである。レジスタ585は端子145及び506Vbias間に接続される。端子145及び399間の出力電圧は、プリエンファシスモードにおけるより定常状態モードにおいて一層低い。電圧Vbiasの適切な選択例えば、電圧301の半分の値を有するにより、定常状態モードにおける電力消費は低減され得る。プリエンファシスを備えた論理低を生成するため、制御信号501、502P、502Nはいずれも論理高であり、制御信号505は論理低である。定常状態において論理低を生成するため、制御信号501は論理高であり、制御信号502Pは論理高であり、制御信号502Nは論理低であり、制御信号505は論理高である。図1、図3及び図5の例示において、端子/ノードは、種々のその他の端子への直接接続で示されているが、特定の環境に適切であるように付加的な構成要素が経路に存在してもよく、従って、それらの接続は同じ接続された端子に電気的に結合されると考えられ得ることを理解されたい。図3及び図5の回路トポロジーは単なる例示である。本明細書に提供される開示を読めば当業者であれば、本開示の幾つかの側面の範囲及び精神から逸脱することなく、特定の環境に適切であるような種々の変形が明らかであろう。上記特定のタイプのトランジスタNMOS、PMOSなどは単に例示の目的であることを理解されたい。しかし、本明細書に提供される開示を読めば当業者であれば、異なる構成及びトランジスタを用いる代替の実施例が明らかであろう。例えば、PMOSトランジスタはNMOSトランジスタで置き換えることができ、電力及び接地端子への接続も相互交換可能である。従って、本願において、電力及び接地端子は一定参照電位と称され、トランジスタオフにされるとそれを介して電流経路が提供され、オンにされると開経路が提供されるのソースエミッタ及びドレインコレクタ端子は電流端子と称され、ゲートベース端子は制御端子と称される。本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。