シリコンを含む第1の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程と、を有することを特徴とする電子デバイスの製造方法。前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に熱酸化膜を形成する工程と、前記熱酸化膜を形成した後であり、かつ、前記第1の基板と第2の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、前記第1の基板と前記第2の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする請求項1に記載の電子デバイスの製造方法。前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に熱酸化膜を形成する工程と、前記第1の基板と前記第2の基板とをアニールする工程の後、前記スルーホールの下の前記第1の基板の前記一方の主面を異方的にエッチングする工程と、前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項1に記載の電子デバイスの製造方法。前記第1の基板と前記第2の基板とをアニールする工程の後、前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に絶縁膜を形成する工程と、前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項1に記載の電子デバイスの製造方法。前記可動部を形成する工程は、第1のシリコン基材の主面に凹部を形成する工程と、前記第1のシリコン基材の前記主面と、第2のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、前記第1のシリコン基材と前記第2のシリコン基材の各々の前記主面同士が接した状態で、該第1のシリコン基材と該第2のシリコン基板とを加熱して貼り合わせることにより、前記第1の基板を作製する工程と、前記第1の基板を作製した後、前記凹部の上の前記第2のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする請求項1乃至請求項4のいずれか1項に記載の電子デバイスの製造方法。電子デバイスの製造方法において、封止用のキャビティ内の真空度を高めることを目的とする。以下の開示の一観点によれば、シリコンを含む第1の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程とを有する電子デバイスの製造方法が提供される。以下の開示によれば、第1の基板と第2の基板とを接合した後、各基板をアニールすることにより、キャビティ内に残留する窒素原子や酸素原子をキャビティ側壁のシリコンに結合させるため、キャビティ内の真空度を高めることができる。本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。図1~図2は、予備的事項に係る電子デバイスの製造途中の断面図である。この例では、以下のようにして、電子デバイスとしてジャイロセンサを製造する。まず、図1aに示すように、シリコン基板等の支持基板2、酸化シリコン膜等の絶縁膜3、及びシリコン層4をこの順に積層してなるSOI基板1を用意する。そして、シリコン層4をパターニングして複数の可動電極4aを形成した後、各可動電極4aの隙間を通じて絶縁膜3をウエットエッチングして除去することにより、可動電極4aを基板横方向に振動可能にする。各可動電極4aは、ジャイロセンサの一部として用いられる。基板の垂線を中心にしてデバイスが回転したときに発生するコリオリ力は、基板1の主面に対して平行かつ可動電極4aの振動方向に対して垂直な方向に可動電極4aの振動と同じ周期で往復の力を生じさせる。この力は回転速度に比例する。更に、上記のSOI基板1の上方に、キャビティ5aが形成されたガラス基板5を配する。次いで、図1bに示すように、SOI基板1とガラス基板5とを貼り合わせ、可動電極4aをガラス基板5で封止する。各基板1、5の貼り合わせ方法としては、例えば、陽極接合法がある。陽極接合法では、真空中において各基板1、5の主面同士を接触させながら、各基板1、5間に電圧を印加することで、これらの基板1、5間で原子の移動を生じさせ、基板1、5同士を機械的に接合する。その後、図2に示すように、ガラス基板5の一部領域にサンドブラスト法でスルーホール5bを形成する。そして、スパッタ法やMOCVD法等を用いてスルーホール5b内に金属等の導電性材料を埋め込むことで、シリコン層4と電気的に接続された導電性プラグ6を形成する。以上により、この例に係る電子デバイス9の基本構造が完成する。この例では、図1bを参照して説明したように、各基板1、5を貼り合わせるのに陽極接合法を用いる。本願発明者の調査によると、陽極接合法では、接合時に各基板1、5の接合面から酸素ガス等のアウトガスが大量に発生することが明らかとなった。このようにアウトガスが発生すると、キャビティ5a内の真空度が低下し、各可動電極4aの動きがアウトガスにより阻害されるため、可動電極4aを含む電子デバイスのQ値を高い値に保持するのが難しくなり、電子デバイスの高性能化を図るのが困難となる。本願発明者はこのような知見に鑑み、以下に説明するような各実施形態に想到した。第1実施形態図3~図8は、第1実施形態に係る電子デバイスの製造途中の断面図である。その電子デバイスは、ジャイロセンサであって、以下のようにウエハレベルで製造される。まず、図3aに示すように、シリコン基板等の支持基板12、酸化シリコン膜等の絶縁膜13、及びシリコン層14をこの順に積層してなるSOI基板を第1の基板11として用意する。なお、各膜の厚さは特に限定されないが、本実施形態では絶縁膜13の膜厚を500nm~4000nmとし、シリコン層14の膜厚を10μm~50μmとする。そして、その第1の基板11の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン15を形成する。次に、図3bに示すように、第1のレジストパターン15をマスクにしながら、エッチングガスとしてSF6を使用するRIEによりシリコン層14をエッチングし、複数の可動電極14aを形成する。更に、図3cに示すように、フッ酸溶液等をエッチング液に使用し、各可動電極4aの隙間を通じて絶縁膜13をウエットエッチングする。これにより、各可動電極4aの下の絶縁膜13が除去され、各可動電極14aが基板横方向に可動となる。この後に、第1のレジストパターン15は除去される。ここで、第1の基板11に対する処理を一旦終える。次いで、図4aに示すように、上記の第1の基板11とは別に、第2の基板20としてシリコン基板を用意する。そして、不図示のレジストパターンを用いたエッチング等により、その第2の基板20にスルーホール20aを形成する。続いて、図4bに示すように、スルーホール20aの側面を含む第2の基板20の表面を熱酸化することで、厚さが約500nm~2000nmの熱酸化膜21を形成する。次に、図4cに示す構造を得るまでの工程について説明する。まず、第2の基板20の一方の主面20c側にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン24を形成する。そして、第2のレジストパターン24をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜21と第2の基板20とをエッチングし、第2の基板20に深さが約5μm~50μm程度のキャビティ20bを形成する。その後、第2のレジストパターン24は除去される。なお、上記ではスルーホール20aを形成した後にキャビティ20bを形成したが、工程順をこれとは逆にし、キャビティ20bを形成した後にスルーホール20aを形成してもよい。以上により、第2の基板20に対する処理を一旦終える。次に、図5aに示す工程について説明する。まず、既述の図3a~cの工程を経た第1の基板11を再び用意する。そして、その第1の基板11の一方の主面11aに、酸素と窒素のいずれかの原子を含むプラズマを照射する。そのプラズマの照射条件は特に限定されない。本実施形態では、プラズマを生成するためのガスとして窒素ガス又は酸素ガスを使用し、基板温度を10°C~100°C、処理時間を30秒~180秒、ガス圧力を0.5Pa~100Paとする条件で本工程を行う。このようにプラズマ処理を行うと、主面11aがプラズマ粒子に叩かれて活性化し、当該主面11aにシリコンの未結合手が現れる。また、その主面11aの一部は、プラズマ中の酸素原子や窒素原子で終端される。次に、図5bに示すように、図4a~cの工程を経た第2の基板20の一方の主面20c側に対してもプラズマ処理を行う。そのプラズマ処理の条件は特に限定されず、図5aで説明した第1の基板11に対するプラズマ処理と同じ条件を用い、窒素ガスや酸素ガスをプラズマ生成用のガスとして使用し得る。更に、このようにプラズマ処理を行うと、主面20c上の熱酸化膜21の表面が活性化し、その表面に酸化シリコン中のシリコンの未結合手が露出すると共に、当該表面の一部がプラズマ雰囲気中の酸素原子や窒素原子で終端される。次に、図5cに示すように、窒素雰囲気中において、キャビティ20bを可動電極14aに対向させた状態で、第1の基板11の主面11aと第2の基板20の主面20c上の熱酸化膜21とを当接させる。そして、この状態で各基板11、20を200°C~400°C程度の温度に加熱する。これにより、熱酸化膜21の表面と主面11aの各々に現れているシリコンの未結合手同士が結合し、第1の基板1と第2の基板20とが機械的に強度に接合する。このようにプラズマ処理で各接合面を活性化させ、その後に各接合面同士を接合する手法は、プラズマ活性化接合法とも呼ばれる。なお、このアニールの下限温度を200°Cとしたのは、温度がこれよりも低いと各基板11、20同士の接合強度が低下するからである。また、アニールの上限温度を400°Cとしたのは、温度がこれよりも高いと、アニール時のアウトガスに含まれる酸素によってスルーホール20aの下のシリコン層14上に酸化膜が形成されるおそれがあるからである。その酸化膜は、後でスルーホール20a内に形成される導電性プラグとシリコン層14との間に導通不良を生じさせる原因となる。また、図5a、bのように各主面11a、20cをプラズマに曝した後、これらの主面11a、20cを一旦大気に曝し、その後に図5cのように基板11、20を接合してもよい。或いは、このように大気に曝すことなく、真空中で各基板11、20を接合してもよい。更に、上記では、各基板11、20の各々の主面11a、20cに対してプラズマを照射したが、これらの主面11a、20cの一方のみにプラズマを照射してもよい。これについては、後述の各実施形態でも同様である。ここまでの工程により、キャビティ20b内を実質的に真空に保ちつつ、可動電極14aの各々を第2の基板20で封止してなる構造が得られる。なお、このようにウエハレベルで行う封止は、ウエハレベルパッケージWLPWaferLevelPackageとも呼ばれる。ここで、既述のように、上記の図5aと図5bの工程により各基板11、20の表面はプラズマ雰囲気中の酸素原子や窒素原子で終端されているが、これらの原子は本工程でのアニールにより各基板11、20から脱離する。そして、そのように脱離した酸素原子や窒素原子の一部は、陽極接合法を用いた場合ほどではないが、キャビティ20b内にわずかに残留する。次に、図6aに示すように、熱酸化膜21の上に減圧CVD法で不純物としてリンがドープされたポリシリコン膜23を形成し、そのポリシリコン膜23でスルーホール20aを完全に埋め込む。なお、ポリシリコン膜23の膜厚は特に限定されないが、本実施形態では約500nm~5000nm程度の厚さにポリシリコン膜23を形成する。次いで、図6bに示すように、第1の基板11と第2の基板20とをアニールする。本工程では、図5cのアニールが原因でキャビティ20b内に残留する酸素や窒素を取り除くべくアニール時の温度をなるべく高温にし、キャビティ20bや可動部14aに露出するシリコンと、キャビティ20b内に残留する酸素又は窒素とを反応させる。このように反応させることで、キャビティ20b内から酸素や窒素が除去され、キャビティ20b内の真空度が高められる。アニール時の各基板11、20の温度は特に限定されない。但し、キャビティ20b内の真空度を高めるという観点からすると、残留している酸素原子や窒素原子がキャビティ20bの側面のシリコンと反応する温度、例えば900°C~1200°Cに各基板11、20を加熱してこのアニールを行うのが好ましい。この温度範囲の下限を900°Cとしたのは、酸素原子や窒素原子をシリコンと短時間で反応させるためである。また、温度範囲の上限を1200°Cとしたのは、これよりも高温だと各基板11、20がダメージを受けるおそれがあるからである。また、アニール時間は、例えば30分~180分程度とする。更に、このようにアニールを行うと、ポリシリコン膜23中のリンがシリコン層14に拡散するため、拡散したリンを介してポリシリコン膜23とシリコン層14とが電気的に良好に接続されるという効果も得られる。なお、ポリシリコン膜23は、金属膜と比較して融点が高いため、このように900°C~1200°C程度の高温でアニールを行っても、溶融したりダメージを受けたりすることはない。次に、図7aに示すように、ポリシリコン膜23の上に金属膜25としてチタン膜と金膜とをこの順に形成する。その金属膜25の厚さは、例えば、100nm~1000nmである。次いで、図7bに示すように、上記の金属膜25の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン28を形成する。そして、第3のレジストパターン28をマスクにしてポリシリコン膜23と金属膜25とをRIEによりエッチングし、スルーホール20a内のポリシリコン膜23を導電性プラグ23aにすると共に、各膜23、25とを含むパッド27を形成する。このように形成された導電性プラグ23aは、スルーホール20aの下のシリコン層14と電気的かつ機械的に接続される。また、ポリシリコン膜23は金属膜25と比較して電気抵抗が高いが、このようにパッド27の上面に金属膜25を形成することで、パッド27全体の電気抵抗を低減することができる。その後に、図8に示すように、第3のレジストパターン28を除去し、本実施形態に係る電子デバイス30の基本構造を完成させる。図9は、この電子デバイス30の平面図である。なお、上記の図8は、図9のI-I線に沿う断面図に相当する。また、既述の図8では、図を簡略にするために、図9におけるよりも可動電極14aの数を減らしている。図9に示されるように、電子デバイス30においては、複数の可動電極14a、14cと固定電極14b、14dが櫛歯状の平面形状に形成される。この電子デバイス30を紙面に垂直な回転軸を中心に回転させると、回転速度に比例した大きさのコリオリ力によって隣接する可動電極14cと固定電極14d同士の間隔が変化し、これらの電極14c、14dを極板とするキャパシタの容量値が変化する。その容量値の変化を検出することで、電子デバイス30の回転速度を検出することができる。また、可動電極14aと固定電極14bとの間に静電引力を繰り返し発生させることで、上記の可動電極14cを紙面の左右方向に振動させ、上記の回転速度を検出し易くすることができる。以上説明した本実施形態によれば、図5cに示したように、プラズマ活性化接合法を用いて第1の基板11と第2の基板20とを接合する。プラズマ活性化接合法では、陽極接合法と比較してキャビティ20b内に残留する酸素原子や窒素原子が僅かである。しかも、そのように僅かに残留する酸素原子や窒素原子は、図6bの高温アニールの際に、キャビティ20bの表面に露出するシリコンに結合するため、キャビティ20b内の真空度を高温アニール前と比較して高めることができる。特に、酸素原子や窒素原子は、アルゴン原子や水素原子等の他の原子と比較して、キャビティ20bの表面のシリコンに結合し易い性質がある。そのため、図5a、bの工程で酸素プラズマや窒素プラズマを使用することで、キャビティ20b内の真空度を高め易くなる。また、そのプラズマの生成に使用される酸素ガスや窒素ガスは、アルゴンガス等と比較して安価であるため、電子デバイスのコストダウンにも寄与する。第2の基板20として使用されるシリコン基板は、キャビティ20b内にシリコンが露出するため、上記のように酸素原子や窒素原子がシリコンと結合し、キャビティ20b内の真空度の向上に特に有用である。また、そのシリコン基板は、窒素原子や酸素原子と結合させるのに特別なゲッターが不要であるため、電子デバイス30の低コスト化に有利である。更に、第1の基板11と第2の基板20は共にシリコンを主にしてなるため熱膨張率の差が僅かである。よって、熱膨張率差が原因で可動電極14aに加わる応力を低減でき、周囲の温度変化によって電子デバイス30の電気的特性が変動するのを抑制できる。また、上記の高温アニールでキャビティ20bの表面に一旦結合した酸素原子や窒素原子は、その後も当該表面から脱離し難いので、キャビティ20b内の真空度が経時変化するのを抑制できる。そして、上記のようにしてキャビティ20b内の真空度が高まると、キャビティ20b内の残留ガスが原因で可動電極14aの振動が減衰するのが防止される。その結果、可動電極14aを含む電子デバイス30のQ値を高い値に維持することができ、ひいては電子デバイス30の高性能化を実現することが可能となる。本願発明者は、図6bのように高温アニールを行うことで、電子デバイス30のQ値がどの程度向上するのかについて調査を行った。その調査では、まず、比較例として、図6bの高温アニールを行わないサンプルを作製した。なお、そのサンプルを作製するに際し、図5cの工程で各基板11、20を貼り合わせるときのアニール温度は300°Cとした。そのサンプルのQ値を測定したところ、70程度の値であった。次に、本実施形態に係るサンプルとして、図6bの高温アニールを行ったサンプルを作製した。その高温アニールの条件は、温度が1100°C、処理時間が1時間である。一方、そのサンプルを作製する際、図5cの工程で各基板11、20を貼り合わせるときのアニール温度は、比較例と同様に300°Cとした。このようにして作製した本実施形態に係るサンプルでは、Q値が3000程度の大きな値を示した。また、不図示のチャンバ内にサンプルを入れ、当該チャンバ内の真空度を変化させながらキャビティ20b内の真空度を測定したところ、比較例における真空度は1000Pa程度であったのに対し、本実施形態ではそれが1Pa以下であった。このことから、本実施形態のように図6aの工程で高温アニールを行うと、キャビティ20b内の真空度が向上し、電子デバイス30のQ値が増大することが確認された。第2実施形態第1実施形態では、図3aに示したように、第1の基板11としてSOI基板を使用した。これに対し、本実施形態では、以下のようにして二枚のシリコン基材から第1の基板を形成する。図10~図14は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、第1実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。まず、図10aに示すように、厚さが約200μm~500μm程度の第1のシリコン基材40を用意し、不図示のレジストパターンを用いたエッチングにより、第1のシリコン基材40にスルーホール40aを形成する。続いて、図10bに示すように、スルーホール40aの側面を含む第1のシリコン基材40の表面を熱酸化することで、厚さが約500nm~2000nmの熱酸化膜41を形成する。次に、図10cに示す構造を得るまでの工程について説明する。まず、第1のシリコン基材40の一方の主面40c側にフォトレジストを塗布し、それを露光、現像して第4のレジストパターン43を形成する。そして、第4のレジストパターン43をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜41と第1のシリコン基材40をエッチングし、第1のシリコン基材40に深さが約5μm~50μm程度の凹部40bを形成する。その後、第4のレジストパターン43は除去される。次いで、図11aに示すように、第1のシリコン基材40の一方の主面40c側に対して水酸化処理を行う。その水酸化処理の条件は特に限定されない。本実施形態では、硫酸と過酸化水素水との混合溶液に主面40c側の熱酸化膜41を曝すことで当該熱酸化膜41を親水化し、その後、純水に熱酸化膜41を曝すことで水酸化処理を行う。ここで、第1のシリコン基材45に対する処理を一旦終える。次に、図11bに示すように、上記の第1のシリコン基材40とは別に200μm~500μm程度の第2のシリコン基材45を用意する。そして、その第2のシリコン基材45の一方の主面45cに対し、上記の図11aと同じようにして水酸化処理を施す。なお、本実施形態では、図11a、bのように各基材40、45の各々に対して水酸化処理を行うが、各基材40、45のいずれか一方のみに水酸化処理を行ってもよい。続いて、図11cに示すように、主面40c上の熱酸化膜41と第2のシリコン基材45の主面45c同士が接した状態で、窒素雰囲気中で各基材40、45を1000°C~1200°C程度の温度でアニールする。このようにすると、既述の水酸化処理により熱酸化膜41の表面と主面45cの各々に結合していたOH基同士が結合してH2Oが遊離し、シリコン原子同士の結合により各基板40、45を直接的に接合することができる。このような接合方法は、直接接合法とも呼ばれる。ここまでの工程により、第1のシリコン基材40と第2のシリコン基材45とを貼り合わせてなる第1の基板50が作製される。次に、図12aに示すように、減圧CVD法で第1の基板50の両主面にリンがドープされたポリシリコン膜23を形成し、そのポリシリコン膜23でスルーホール40aを完全に埋め込む。なお、ポリシリコン膜23を形成すべき部位はスルーホール40a内のみであるが、バッチ式の減圧CVD法を使用すると、第1の基板50の両主面が成膜雰囲気に曝され、当該両主面にポリシリコン膜23が形成される。そのため、本工程を終了した後に、第1のシリコン基材45上の不要なポリシリコン膜23をCMP法により研磨して除去する。その後に、RIEにより第1のシリコン基材45をその途中の厚さまでエッチングする。エッチング後の第1のシリコン基材45の厚さは、次の工程で第1のシリコン基材45に側面が垂直な可動電極45aを櫛歯状に形成し易い厚さ、例えば20μm~100μmとされる。次に、図12bに示すように、第1のシリコン基材45の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン15を形成する。そして、第1のレジストパターン15をマスクにしながら、エッチングガスとしてSF6を使用するRIEにより第1のシリコン基材45をエッチングし、凹部40bの上に複数の可動電極45aを形成する。本実施形態では、可動電極45aの形成前に凹部40bを形成してあるため、各可動電極45aは、第1のシリコン基材40に拘束されることなく、基板横方向に可動となる。また、各可動電極45aは、第1実施形態の可動電極14a図9参照と同様に、ジャイロセンサが回転速度を検出するための電極として使用される。その後に、第1のレジストパターン15を除去する。次いで、図12cに示すように、第1の基板50の一方の主面50aに対し、酸素と窒素のいずれかの原子を含むプラズマを照射する。そのプラズマ照射の条件は、第1実施形態の図5aの工程におけるのと同じなので、ここでは省略する。このようにプラズマ処理を行うと、主面50aがプラズマ粒子に叩かれて活性化し、当該主面50aにシリコンの未結合手が現れると共に、その主面50aの一部がプラズマ中の酸素原子や窒素原子で終端される。次に、図13aに示す工程について説明する。まず、第1実施形態の図5bの工程を行った第2の基板20を用意する。そして、真空中において、キャビティ20bを可動電極45aに対向させた状態で、第1の基板50の主面50aと第2の基板20の主面20c側の熱酸化膜21とを当接させ、各基板20、50を既述のプラズマ活性化法で貼り合わせる。第1実施形態で説明したように、このようにプラズマ活性化法を用いると、キャビティ20b内に酸素原子や窒素原子が残留することになる。その後、窒素雰囲気中において、第1の基板50と第2の基板20とを900°C~1200°C程度の高温でアニールする。これにより、キャビティ20bに残留する酸素原子や窒素原子が、キャビティ20bや凹部40bに露出するシリコンに結合し、キャビティ20b内の真空度が高まる。更に、そのアニールにより、ポリシリコン膜23中のリンが第1のシリコン基材45に拡散するため、拡散したリンを介してポリシリコン膜23と第1のシリコン基材45とが電気的に良好に接続される。次いで、図13bに示すように、各基板20、50の積層体を上下逆にして、ポリシリコン膜23の上に金属膜25としてチタン膜と金膜とをこの順に形成する。その金属膜25の厚さは、例えば、100nm~1000nmである。次いで、図14aに示すように、上記の金属膜25の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン28を形成する。そして、第3のレジストパターン28をマスクにしてポリシリコン膜23と金属膜25とをRIEによりエッチングし、スルーホール40a内のポリシリコン膜23を導電性プラグ23aにすると共に、各膜23、25とを含むパッド27を形成する。その後に、図14bに示すように、第3のレジストパターン28を除去し、本実施形態に係る電子デバイス51の基本構造を完成させる。以上説明した本実施形態においても、第1実施形態と同様に、図13aの高温アニールによりキャビティ20b内の真空度が向上し、電子デバイス51のQ値を高めることができる。第3実施形態第1、第2実施形態では、導電性プラグ23aの材料としてポリシリコンを使用した。これに対し、本実施形態では、以下のように導電性プラグの材料として金属を使用する。図15~図16は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、図15~図16において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。最初に、図15aに示す工程について説明する。まず、第1実施形態の図3a~図5cの工程を行うことで、真空中で第1の基板11と第2の基板20とをプラズマ活性化法により貼り合わせる。そして、第2の基板20のスルーホール20a内にポリシリコン膜を充填することなく、例えば900°C~1200°C程度の温度で各基板11、20に対して高温アニールを行う。第1実施形態で説明したように、上記のようにプラズマ活性化接合法を行ったことでキャビティ20b内には酸素原子や窒素原子が残留するが、本工程のアニールによりこれらの原子がキャビティ20b内のシリコンに結合し、キャビティ20bの真空度が高まる。但し、その酸素原子や窒素原子の一部はアニール雰囲気内に逃げるため、図15bの点線円内に示すように、これらの原子が原因でスルーホール20aの下のシリコン層14上に酸化シリコン膜や窒化シリコン膜等の絶縁膜14xが形成される。このように絶縁膜14xが形成されていると、後でスルーホール20a内に形成する導電性プラグとシリコン層14との間に導通不良を引き起こしてしまう。そこで、次の工程では、図16aに示すように、RIEによりスルーホール20aの下の第1の基板11の主面11aをエッチングし、当該主面11aから絶縁膜14xを除去する。このエッチングで使用し得るエッチングガスとしては、例えば、CF4、CHF3、及びC2F6のいずれかがある。RIEでは、基板側にバイアス電圧を印加することで、プラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。特に、エッチング雰囲気の圧力を低くすると、エッチングの異方性がより顕著となる。これにより、スルーホール20aの側面に熱酸化膜21を残しながら、絶縁膜14xを選択的に除去できる。また、キャビティ20b内の残留ガスが原因で形成された絶縁膜14xの厚さは1nm~50nm程度であり、熱酸化膜21の厚さよりも薄い。そのため、エッチング時間を調節することで、第2の基板20の他方の主面20d上に絶縁膜21を残しつつ、絶縁膜14xのみを除去することが可能となる。続いて、図16bに示す断面構造を得るまでの工程について説明する。まず、スパッタ法で主面20d側の熱酸化膜21上に金属膜としてチタン膜と金膜とをこの順に形成し、その金属膜でスルーホール20aを完全に埋め込む。そして、その金属膜をパターニングすることで、スルーホール20a内に金属膜を導電性プラグ55aとして残しつつ、導電性プラグ55aの上にパッド55bを形成する。そのようにして形成された導電性プラグ55aは、その下のシリコン層14と電気的かつ機械的に接続される。そして、図9を参照して説明したように、隣接する可動電極14a間の容量値がその導電性プラグ55aを介して検出される。なお、その導電性プラグ55aを、図15aの高温アニールの前に形成することも考えられる。しかし、導電性プラグ55a中の金等の金属は、シリコンと比較して融点が低いため、図15aの高温アニール時に導電性プラグ55aが溶融し、アニールの熱で導電性プラグ55aが変形する等の不都合が生じる。よって、導電性プラグ55aの材料として金属を使用する場合には、本実施形態のように、高温アニールをした後に導電性プラグ55aを形成するのが好ましい。以上により、本実施形態に係る電子デバイス58の基本構造が完成する。上記した本実施形態によれば、図16bに示したように、導電性プラグ55aの材料として金属を使用するので、当該材料としてポリシリコンを使用する第1実施形態と比較して、導電性プラグ55aの低抵抗化を図ることができる。しかも、導電性プラグ55aの形成前に、図16aのエッチング工程でスルーホール20aの下の絶縁膜14xを除去するため、絶縁膜14xが原因で導電性プラグ55aとシリコン層14との間に接続不良が発生するのを防止できる。更に、図16aのエッチング工程では、スルーホール20aの側面や第2の基板20の他方の主面20d上に熱酸化膜21を残すので、導電性プラグ55aが第2の基板20に接触して隣接する二つの導電性プラグ55a同士が電気的に短絡するのを防止できる。第4実施形態本実施形態においても、第3実施形態と同様に、導電性プラグの材料として金属を使用する。但し、本実施形態では、その導電性プラグを埋め込むスルーホールの形成工程が第3実施形態と異なる。図17~図19は、本実施形態に係る電子デバイスの製造途中の断面図である。最初に、図17aに示す工程について説明する。まず、第1実施形態の図5cの工程と同様に、第1の基板11と第2の基板20との積層体に対し、窒素雰囲気中でプラズマ活性化接合法のためのアニールを行う。そのアニールの温度は、例えば、200°C~400°C程度である。但し、本実施形態では、第1実施形態と異なり、本工程を行う際には第2の基板20にまだスルーホール20aが形成されていない。次いで、図17bに示すように、第1実施形態の図6bにおけるのと同じ条件を用い、各基板11、20に対して900°C~1200°Cで高温アニールを行い、キャビティ20b内の真空度を高める。続いて、図18aに示すように、不図示のレジストパターンをマスクにするRIEにより第2の基板20をドライエッチングし、シリコン層14の上の第2の基板20にスルーホール20aを形成する。その後に、シランガス又はTEOSガスを成膜ガスとするCVD法を用いて、スルーホール20aの側面と底面、及び熱酸化膜21の上に、絶縁膜60として酸化シリコン膜を500nm~3000nm程度の厚さに形成する。次いで、図18bに示すように、RIEにより絶縁膜60を異方的にエッチングすることで、熱酸化膜21上とスルーホール20aの底面から絶縁膜60を除去し、スルーホール20aの側面のみに絶縁膜60を残す。そのエッチングで使用するエッチングガスは特に限定されない。本実施形態では、CF4、CHF3、及びC2F6のいずれかをエッチングガスとして使用する。RIEでは、基板側にバイアス電圧を印加することでプラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。更に、本工程では、第2の基板20の他方の主面20d上に熱酸化膜21を残しながら、スルーホール20aの下の絶縁膜60が完全に除去されるようなエッチング時間を採用する。その後、図19に示すように、第3実施形態の図16bと同じ工程を行うことで、シリコン層14と電気的かつ機械的に接続される導電性プラグ55aをスルーホール20a内に形成すると共に、導電性プラグ55a上にパッド55bを形成する。その導電性プラグ55aとパッド55bの材料としては、シリコンよりも電気抵抗が低い金属材料を使用するのが好ましい。本実施形態では、第3実施形態と同様に、スパッタ法でチタン膜と金膜とをこの順に積層することで導電性プラグ55aとパッド55bとを形成する。また、第3実施形態で説明したように、図17bの高温アニールを行った後に金属性の導電性プラグ55aとパッド55bとを形成することで、高温アニール時に導電性プラグ55a等の金属材料が溶融するのを防止できる。以上により、本実施形態に係る電子デバイス65の基本構造が完成する。上記した本実施形態においても、第3実施形態と同様に、導電性プラグ55aの材料として金属材料を使用するため、導電性プラグ55aの低抵抗化が可能となる。また、スルーホール20aの側面に絶縁膜60を残すことで、導電性プラグ55aと第2の基板20とが直接接触するのを防止し、隣り合う導電性プラグ55a同士が第2の基板20を介して電気的に接続されるのを抑制できる。上記で説明した各実施形態に関し、更に以下の付記を開示する。付記1シリコンを含む第1の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第2の基板の一方の主面側にキャビティを形成する工程と、前記第1の基板と前記第2の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第1の基板と前記第2の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第2の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第1の基板と前記第2の基板をアニールする工程と、を有することを特徴とする電子デバイスの製造方法。付記2前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に熱酸化膜を形成する工程と、前記熱酸化膜を形成した後であり、かつ、前記第1の基板と第2の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、前記第1の基板と前記第2の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする付記1に記載の電子デバイスの製造方法。付記3前記シリコン膜は、不純物を含むことを特徴とする付記2に記載の電子デバイスの製造方法。付記4前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に熱酸化膜を形成する工程と、前記第1の基板と前記第2の基板とをアニールする工程の後、前記スルーホールの下の前記第1の基板の前記一方の主面を異方的にエッチングする工程と、前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記1に記載の電子デバイスの製造方法。付記5前記第1の基板と前記第2の基板とをアニールする工程の後、前記第2の基板にスルーホールを形成する工程と、前記スルーホールの側面に絶縁膜を形成する工程と、前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第1の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記1に記載の電子デバイスの製造方法。付記6前記絶縁膜を形成する工程は、前記第2の基板の他方の主面に熱酸化膜を形成する工程と、前記熱酸化膜の上、前記スルーホールの前記側面、及び該スルーホールの底面に前記絶縁膜を形成する工程と、前記絶縁膜を異方的にエッチングすることにより、前記スルーホールの底面と前記熱酸化膜の上から前記絶縁膜を除去し、前記スルーホールの側面にのみ前記絶縁膜を残す工程とを更に有することを特徴とする付記5に記載の電子デバイスの製造方法。付記7前記可動部を形成する工程は、第1のシリコン基材の主面に凹部を形成する工程と、前記第1のシリコン基材の前記主面と、第2のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、前記第1のシリコン基材と前記第2のシリコン基材の各々の前記主面同士が接した状態で、該第1のシリコン基材と該第2のシリコン基板とを加熱して貼り合わせることにより、前記第1の基板を作製する工程と、前記第1の基板を作製した後、前記凹部の上の前記第2のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする付記1~6のいずれかに記載の電子デバイスの製造方法。付記8前記可動部を形成する工程において、可動部として可動電極を形成することを特徴とする付記1~7のいずれかに記載の電子デバイスの製造方法。付記9前記第1の基板と前記2の基板とをアニールする工程において、該第1の基板と該第2の基板とを1000°C以上1200°C以下の温度に加熱することを特徴とする付記1~8のいずれかに記載の電子デバイスの製造方法。付記10前記可動部を前記第2の基板で封止する工程は、前記第1の基板と前記第2の基板とを加熱しながら行うことを特徴とする付記1~9のいずれかに記載の電子デバイスの製造方法。