基板面を有する炭化珪素基板を準備する工程と、前記基板面の一部を覆うように絶縁膜を形成する工程と、前記絶縁膜に接触するように前記基板面上にコンタクト電極を形成する工程とを備え、前記コンタクト電極はAl、TiおよびSi原子を含有し、前記コンタクト電極は、Si原子およびTi原子の少なくともいずれかと、Al原子とを含有する合金から作られた合金膜を含み、さらに前記炭化珪素基板と前記コンタクト電極とがオーミックに接続されるように前記コンタクト電極をアニールする工程とを備える、炭化珪素半導体装置の製造方法。前記合金膜は、前記合金から作られたターゲットを用いたスパッタ法によって形成される、請求項1に記載の炭化珪素半導体装置の製造方法。前記合金膜はSi原子を含有する、請求項1または2に記載の炭化珪素半導体装置の製造方法。前記合金膜はTi原子を含有する、請求項3に記載の炭化珪素半導体装置の製造方法。前記絶縁膜は酸化珪素膜および窒化珪素膜の少なくともいずれかを含む、請求項1~4のいずれか1項に記載の炭化珪素半導体装置の製造方法。前記絶縁膜上にゲート電極を形成する工程をさらに備える、請求項1~5のいずれか1項に記載の炭化珪素半導体装置の製造方法。前記絶縁膜は層間絶縁膜である、請求項1~5のいずれか1項に記載の炭化珪素半導体装置の製造方法。Al原子を有するコンタクト電極が絶縁膜に接触するように配置される場合、アニール処理の際にコンタクト電極のAl原子が絶縁膜中へ拡散することで、絶縁膜の絶縁信頼性が低下することがある。そこで本発明の目的は、Al原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供することである。本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。基板面を有する炭化珪素基板が準備される。基板面の一部を覆うように絶縁膜が形成される。絶縁膜に接触するように基板面上にコンタクト電極が形成される。コンタクト電極はAl、TiおよびSi原子を含有する。コンタクト電極は、Si原子およびTi原子の少なくともいずれかと、Al原子とを含有する合金から作られた合金膜を含む。炭化珪素基板とコンタクト電極とがオーミックに接続されるようにコンタクト電極がアニールされる。上記製造方法によれば、コンタクト電極が含むAl原子は、アニールされる前に、元素としてではなく、Si原子およびTi原子の少なくともいずれかとの合金として存在する。これにより、アニール中にAl原子がコンタクト電極の外部へ拡散することが抑制される。よってAl原子が絶縁膜中に拡散することが抑制されるので、絶縁膜の絶縁信頼性を高めることができる。好ましくは合金膜は、合金から作られたターゲットを用いたスパッタ法によって形成される。これにより、Al元素が合金化されずに存在する領域が生じることを防止することができる。好ましくは合金膜はSi原子を含有する。より好ましくは合金膜はTi原子を含有する。これにより、アニール中にAl原子がコンタクト電極の外部へ拡散することがより確実に抑制される。好ましくは絶縁膜は酸化珪素膜および窒化珪素膜の少なくともいずれかを含む。酸化珪素膜は、たとえばSiO2膜である。窒化珪素膜は、たとえばSiN膜である。上記製造方法は、絶縁膜上にゲート電極を形成する工程をさらに有してもよい。この場合、絶縁膜がゲート絶縁膜として用いられるので、ゲート電極と炭化珪素基板との間の電流リークを抑制することができる。絶縁膜は層間絶縁膜であってもよい。この場合、層間絶縁膜内の電流リークの発生を抑制することができる。以上の説明から明らかなように、本発明によれば、炭化珪素半導体装置においてAl原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1まず本実施の形態におけるMOSFET酸化膜電界効果トランジスタの構成について説明する。図1を参照して、MOSFET1炭化珪素半導体装置は炭化珪素基板10を有する。炭化珪素基板10は、n基板11と、n-SiC層12と、pボディ13と、nソース領域14と、p領域18とを有する。n基板11は、炭化珪素SiCからなる、導電型がn型の基板である。n基板11は、高濃度のn型不純物導電型がn型である不純物、たとえばN窒素を含んでいる。n-SiC層12は、SiCからなる、導電型がn型の半導体層である。n-SiC層12は、n基板11の一方の主面11A上に、たとえば10μm程度の厚みで形成されている。n-SiC層12に含まれるn型不純物は、たとえばN窒素であり、n基板11に含まれるn型不純物よりも低い濃度、たとえば5×1015cm-3の濃度で含まれている。一対のpボディ13はp型の導電型を有する。一対のpボディ13は、n-SiC層12において、n基板11側の主面である第1の主面12Aとは反対側の主面である第2の主面12B基板面を含むように互いに分離して形成されている。pボディ13に含まれるp型不純物は、たとえばAlアルミニウム、Bボロンなどであり、n基板11に含まれるn型不純物よりも低い濃度、たとえば1×1017cm-3の濃度で含まれている。nソース領域14はn型の導電型を有する。nソース領域14は、第2の主面12Bを含み、かつpボディ13に取り囲まれるように、一対のpボディ13のそれぞれの内部に形成されている。nソース領域14は、n型不純物、たとえばPリンなどをn-SiC層12に含まれるn型不純物よりも高い濃度、たとえば1×1020cm-3の濃度で含んでいる。p領域18はp型の導電型を有する。p領域18は、一対のpボディ13のうち一方のpボディ13の内部に形成されたnソース領域14から見て、他方のpボディ13の内部に形成されたnソース領域14とは反対側に、第2の主面12Bを含むように形成されている。p領域18は、p型不純物、たとえばAl、Bなどをpボディ13に含まれるp型不純物よりも高い濃度、たとえば1×1020cm-3の濃度で含んでいる。またMOSFET1は、ゲート絶縁膜としてのゲート酸化膜15絶縁膜と、ゲート電極17と、一対のソースコンタクト電極16と、ソース配線19と、ドレイン電極20と、パシベーション膜21とを備えている。ゲート酸化膜15は、第2の主面12Bに接触し、一方のnソース領域14の上部表面から他方のnソース領域14の上部表面にまで延在するようにn-SiC層12の第2の主面12B上に形成されている。ゲート酸化膜15は、好ましくは酸化珪素膜および窒化珪素膜の少なくともいずれかを含み、たとえば二酸化珪素SiO2からなっている。ゲート電極17は、一方のnソース領域14上から他方のnソース領域14上にまで延在するように、ゲート酸化膜15に接触して配置されている。また、ゲート電極17は、ポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極16は、一対のnソース領域14上のそれぞれから、ゲート酸化膜15から離れる向きにp領域18上にまで延在するとともに、第2の主面12Bに接触して配置されている。そして、ソースコンタクト電極16は、チタンTi原子、アルミニウムAl原子、珪素Si原子および炭素C原子を含有し、残部不可避的不純物からなっている。ここで、不可避的不純物には、製造工程において不可避に混入する酸素O原子が含まれる。そして、ソースコンタクト電極16は、ソース領域14およびp領域18が形成されたn-SiC層12との界面を含む領域に、アルミニウム原子とチタン原子とを含有している。ソース配線19は、ソースコンタクト電極16に接触して形成されており、Alなどの導電体からなっている。そして、ソース配線19は、ソースコンタクト電極16を介してnソース領域14と電気的に接続されている。このソース配線19とソースコンタクト電極16とは、ソース電極22を構成する。ドレイン電極20は、n基板11においてn-SiC層12が形成される側の主面である一方の主面11Aとは反対側の主面である他方の主面11Bに接触して形成されている。このドレイン電極20は、たとえば上記ソースコンタクト電極16と同様の構成を有していてもよいし、Niなど、n基板11とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極20はn基板11と電気的に接続されている。パシベーション膜21は、一方のソース配線19上からゲート電極17上を通り、他方のソース配線19上にまで延在するように形成されている。このパシベーション膜21は、たとえばSiO2からなっており、ソース配線19およびゲート電極17を外部と電気的に絶縁するとともに、MOSFET1を保護する機能を有している。なお、一般に、n型SiC領域に接触する電極の材料としては、Niが採用される場合が多い。また、たとえばSiCを素材として用いたDMOSDouble-diffusedMOSFET型の縦型MOSFETにおいては、Niからなる電極がp型SiC領域およびn型SiC領域の両方に接触する構造が採用される。これは、DMOS型の縦型MOSFETにおいてはp型領域およびn型領域の両方に接触する電極が必要とされるところ、Niからなる電極は、p型SiC領域とも10-2Ωcm2程度の接触抵抗率で接触可能であるためである。しかし、この10-2Ωcm2という接触抵抗率は、オーミックコンタクト電極として使用可能な数値ではあるものの、Ti/Alからなる電極がp型SiC領域と10-3Ωcm2程度の接触抵抗率で接触可能であることを考慮すると、十分に低いとはいえない。一方、Ti/Alからなる電極を採用した場合、p型SiC領域との接触抵抗は十分に抑制されるが、n型SiC領域との接触抵抗率は10-3Ωcm2程度となる。この10-3Ωcm2という接触抵抗率も、オーミックコンタクト電極として使用可能な数値ではあるものの、Niからなる電極がn型SiC領域と10-6Ωcm2程度の接触抵抗率で接触可能であることを考慮すると、Ti/Alからなる電極とn型SiC領域との接触抵抗は、十分に低いとはいえない。これに対してソースコンタクト電極16は、Ti原子、Al原子、およびSi原子を含有するオーミックコンタクト電極であることにより、p型SiC領域およびn型SiC領域のいずれに対しても接触抵抗が十分に低い。そして、ソースコンタクト電極16は、nソース領域14に接触する領域からp領域18に接触する領域にまで延在するように配置されている。その結果、MOSFET1は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。より具体的には、DMOS構造を有する本実施の形態におけるMOSFET1では、nソース領域14とpボディ13とを同電位に保持する必要がある。そのため、ソースコンタクト電極16に対しては、接触抵抗を低減しつつ、nソース領域14およびpボディ13の両方に電気的に接続されることが求められる。さらに、MOSFET1においては、オン抵抗を低減するため、nソース領域14とソースコンタクト電極16とを接触抵抗を抑制しつつ電気的に接続する必要がある。これらの要求に応えつつ、製造工程の工程数の低減や集積度の向上を達成するためには、接触抵抗を低減しつつnソース領域14に接触する領域からpボディ13に接触する領域にまで延在するソースコンタクト電極16が必要となる。ソースコンタクト電極16は、上記構成を有することによりnソース領域14およびp領域18pボディ13の両方に対して低い接触抵抗で接触している。その結果、MOSFET1は、高効率化を達成しつつ、製造工程の工程数の低減や集積度の向上が可能な半導体装置となっている。次にMOSFET1の動作について説明する。ゲート電極17に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜15の直下に位置するpボディ13とn-SiC層12との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極17に正の電圧を印加していくと、pボディ13のゲート酸化膜15と接触する付近であるチャネル領域13Aにおいて、反転層が形成される。その結果、nソース領域14とn-SiC層12とが電気的に接続され、ソース電極22とドレイン電極20との間に電流が流れる。次に、実施の形態1におけるMOSFET1の製造方法について説明する。図4および図5を参照して、まず基板準備工程S10図2によって炭化珪素基板10が準備される。具体的には、まずnSiC基板11上におけるエピタキシャル成長により、nSiC基板11の一方の主面11A上にn-SiC層12が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4シランとC3H8プロパンとの混合ガスを採用して実施することができる。このとき、n型不純物として、たとえばNを導入する。これにより、nSiC基板11に含まれるn型不純物よりも低い濃度のn型不純物を含むn-SiC層12を形成することができる。次に第2の主面12B上に、たとえばCVDChemicalVaporDeposition;化学蒸着法によりSiO2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のpボディ13の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIEReactiveIonEtching;反応性イオンエッチングにより酸化膜が部分的に除去されることによって、n-SiC層12上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Alなどのp型不純物をn-SiC層12にイオン注入することにより、n-SiC層12にpボディ13が形成される。次に、マスクとして使用された上記酸化膜が除去された上で、所望のnソース領域14の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Pなどのn型不純物がn-SiC層12にイオン注入により導入されることによりnソース領域14が形成される。次に、所望のp領域18の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Al、Bなどのp型不純物がn-SiC層12にイオン注入により導入されることによりp領域18が形成される。次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施されたn-SiC層12が、たとえばArアルゴン雰囲気中において1700°C程度に加熱され、30分間程度保持される。以上により、第2の主面12Bを有する炭化珪素基板10図5が準備される。図6および図7を参照して、ゲート絶縁膜形成工程S70図2によって、ゲート酸化膜15絶縁膜が形成される。具体的には、まず、上記工程が実施されて所望のイオン注入領域を含むn-SiC層12が形成されたn基板11が熱酸化される。熱酸化は、たとえば酸素雰囲気中で1300°C程度に加熱し、40分間程度保持することにより実施することができる。これにより第2の主面12B上に、二酸化珪素SiO2からなる熱酸化膜15Aたとえば厚み50nm程度が形成される。熱酸化膜15A上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極16図1参照を形成すべき領域に応じた開口91Aを有するレジスト膜91が形成される。そして、当該レジスト膜91をマスクとして用いて、たとえばRIEにより熱酸化膜15Aが部分的に除去される。これにより、第2の主面12Bの一部を覆うゲート酸化膜15が形成される。図7~図9を参照して、オーミック電極形成工程S80図2が行われる。具体的には、合金膜形成工程S81図3によって、Si原子、Ti原子、およびAl原子とを含有する合金から作られた合金膜50が形成される。すなわち、第2の主面12B上およびn基板11のn-SiC層12とは反対側の主面上に、合金膜50が形成される。合金膜の形成は、好ましくは、スパッタリングターゲット90を用いたスパッタ法によって行なわれる。スパッタリングターゲット90は、Al原子、Si原子、およびTi原子を含有する合金から作られている。次にレジスト膜91が除去されることにより、レジスト膜91上の合金膜50が除去リフトオフされて、図8に示すように、ゲート酸化膜15から露出する第2の主面12B上およびn基板11のn-SiC層12とは反対側の主面上に、合金膜50が残存する。これにより、一対のnソース領域14上のそれぞれから、ゲート酸化膜15から離れる向きにp領域18上にまで延在するとともに、第2の主面12Bに接触して配置されるソースコンタクト電極16、およびn基板11においてn-SiC層12が形成される側の主面である一方の主面11Aとは反対側の主面である他方の主面11Bに接触して配置されるドレイン電極20が形成される。ソースコンタクト電極16は、ゲート酸化膜15に接触するように第2の主面12B上に形成される。次にオーミック接続工程S84図3において、アニールによって、合金膜50と炭化珪素基板10との電気的接続がオーミックとされる。具体的には、Arなどの不活性ガス雰囲気中において、550°C以上1200°C以下の温度、好ましくは900°C以上1100°C以下の温度、たとえば1000°Cに加熱され、10分間以下の時間、たとえば2分間保持されるアニールが実施される。これにより、合金膜50に含まれるTi原子、Al原子、Si原子、および炭化珪素基板10に含まれるSi原子およびC原子が合金化される。この際、不活性ガス、特にArまたは/およびN2と、水素との混合ガス中においてn基板11が加熱されることが好ましい。これにより、製造コストを抑制しつつ、nソース領域14およびpボディ13p領域18との接触抵抗を一層確実に低減したソースコンタクト電極16を作製することができる。再び図1を参照して、ゲート電極形成工程S100図2によってゲート電極17が形成される。この工程では、たとえば導電体であるポリシリコン、Alなどからなるゲート電極17が、一方のnソース領域14上から他方のnソース領域14上にまで延在するとともに、ゲート酸化膜15に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Pが1×1020cm-3を超える高い濃度で含まれるものとすることができる。次にソース配線形成工程S110図2によってソース配線19が形成される。この工程では、たとえば蒸着法により、導電体であるAlからなるソース配線19が、ソースコンタクト電極16の上部表面上に形成される。これによりソース電極22が完成する。次にパシベーション膜形成工程S120によってパシベーション膜21が形成される。この工程では、一方のソース配線19上からゲート電極17上を通り、他方のソース配線19上にまで延在するように、たとえばSiO2からなるこのパシベーション膜21が形成される。このパシベーション膜21は、たとえばCVD法により形成することができる。以上によりMOSFET1が完成する。本実施の形態の製造方法によれば、ソースコンタクト電極16が含むAl原子は、ソースコンタクト電極16がアニールされる前に、元素としてではなく、Si原子およびTi原子との合金として存在する。これにより、アニール中にAl原子がソースコンタクト電極16の外部へ拡散することが抑制される。よってAl原子がゲート酸化膜15中に拡散することが抑制されるので、ゲート酸化膜15の信頼性を高めることができる。また合金膜50は、合金から作られたスパッタリングターゲット90を用いたスパッタ法によって形成される。これにより、形成される膜中において、Al元素が合金化されずに存在する領域が生じることを抑制することができる。なお図6の工程において熱酸化膜15Aの代わりに他の材料から作られた絶縁膜が形成されてもよく、たとえば窒化珪素膜が形成されてもよい。実施の形態2まず本実施の形態におけるJFET接合型電界効果トランジスタの構成について説明する。図10を参照して、JFET3炭化珪素半導体装置は、オーミックコンタクト電極の構成において、上記実施の形態1におけるMOSFET1と同様の構成を有し、同様の効果を奏する。具体的には、JFET3は、炭化珪素基板30を有する。炭化珪素基板30は、n型基板31と、第1のp型層32と、n型層33と、第2のp型層34とを有する。n型基板31は、SiCからなり、n型の導電型を有する。第1のp型層32はn型基板31上に形成されている。n型層33は第1のp型層32上に形成されている。p型層34はn型層33上に形成されている。第1のp型層32は、たとえば厚み10μm程度、p型不純物の濃度7.5×1015cm-3程度、n型層33は、たとえば厚み0.45μm程度、n型不純物の濃度2×1017cm-3程度、第2のp型層34は、たとえば厚み0.25μm程度、p型不純物の濃度2×1017cm-3程度とすることができる。第2のp型層34およびn型層33には、n型層33よりも高濃度の導電型がn型である不純物n型不純物を含むたとえば1×1020cm-3程度第1のn型領域35および第2のn型領域37が形成されるとともに、第1のn型領域35および第2のn型領域37に挟まれるように、第1のp型層32および第2のp型層34よりも高濃度の導電型がp型である不純物p型不純物を含むたとえば1×1018cm-3程度第1のp型領域36が形成されている。すなわち、第1のn型領域35、第1のp型領域36および第2のn型領域37は、それぞれ第2のp型層34を貫通してn型層33に至るように形成されている。また、第1のn型領域35、第1のp型領域36および第2のn型領域37の底部は、第1のp型層32の上部表面第1のp型層32とn型層33との境界部から間隔を隔てて配置されている。また、第1のn型領域35から見て第1のp型領域36とは反対側には、第2のp型層34の上部表面34An型層33の側とは反対側の主面から第2のp型層34を貫通してn型層33に至るように、溝部71が形成されている。つまり、溝部71の底面71Aは、第1のp型層32とn型層33との界面から間隔を隔て、n型層33の内部に位置している。さらに、溝部71の底面71Aからn型層33を貫通し、第1のp型層32に至るように、第1のp型層32および第2のp型層34よりも高濃度のp型不純物を含むたとえば1×1018cm-3程度第2のp型領域43が形成されている。この第2のp型領域43の底部は、n型基板31の上部表面n型基板31と第1のp型層32との境界部から間隔を隔てて配置されている。さらに、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44がそれぞれ形成されている。そして、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44は、実施の形態1におけるソースコンタクト電極16と同様の特徴を有している。オーミックコンタクト電極であるソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44と隣接する他のオーミックコンタクト電極との間には、層間絶縁膜としての酸化膜38絶縁膜が形成されている。より具体的には、層間絶縁膜としての酸化膜38が、第2のp型層34の上部表面34A、溝部71の底面71Aおよび側壁71Bにおいて、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。さらに、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42の上部表面に接触するように、ソース配線45、ゲート配線46およびドレイン配線47がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線45は、電位保持コンタクト電極44の上部表面にも接触し、電位保持コンタクト電極44とも電気的に接続されている。つまり、ソース配線45は、ソースコンタクト電極39の上部表面上から電位保持コンタクト電極44の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極44は、ソースコンタクト電極39と同電位に保持されている。ソース配線45、ゲート配線46およびドレイン配線47は、たとえばAlなどの導電体から構成されている。ソースコンタクト電極39およびソース配線45はソース電極61を構成し、ゲートコンタクト電極41およびゲート配線46はゲート電極62を構成し、ドレインコンタクト電極42およびドレイン配線47はドレイン電極63を構成する。さらに、ソース電極61、ゲート電極62、ドレイン電極63および酸化膜38の上部表面を覆うように、パシベーション膜64が形成されている。このパシベーション膜64は、たとえばSiO2からなっており、ソース電極61、ゲート電極62およびドレイン電極63を外部と電気的に絶縁するとともに、JFET3を保護する機能を有している。すなわちJFET3は、炭化珪素基板30と、炭化珪素基板30に接触して配置され、Ti、Al、SiおよびCを含有し、残部不可避的不純物からなるオーミックコンタクト電極としてのソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44とを備えている。炭化珪素基板30は、導電型がn型である第1のn型領域35および第2のn型領域37と、導電型がp型である第1のp型領域36および第2のp型領域43とを含んでいる。また、上記オーミックコンタクト電極のうち、ソースコンタクト電極39およびドレインコンタクト電極42は、それぞれ第1のn型領域35および第2のn型領域37と接触しており、ゲートコンタクト電極41および電位保持コンタクト電極44は、それぞれ第1のp型領域36および第2のp型領域43と接触している。そして、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44は、実施の形態1におけるソースコンタクト電極16と同様の特徴を有している。JFET3においては、実施の形態1におけるソースコンタクト電極16と同様の特徴を有するソースコンタクト電極39およびドレインコンタクト電極42が、それぞれn型領域としての第1のn型領域35および第2のn型領域37に接触し、かつソースコンタクト電極39およびドレインコンタクト電極42と同一材料からなるゲートコンタクト電極41が、p型領域としての第1のp型領域36および第2のp型領域43と接触して配置されている。これにより、JFET3は、製造工程における工程数の低減や集積度の向上が可能な半導体装置となっている。仮に、第1のn型領域35および第2のn型領域37に接触して配置されるソースコンタクト電極39およびドレインコンタクト電極42を構成する材料をNiとし、第1のp型領域36に接触して配置されるゲートコンタクト電極41を構成する材料をTi/Alとした場合、以下のような問題が生じる。すなわちこの仮定の下では、ソースコンタクト電極39およびドレインコンタクト電極42を形成するためのマスクを形成した後、これらの電極を蒸着等により形成する。その後、当該マスクを除去した上で、さらにゲートコンタクト電極41を形成するためのマスクを形成し、この電極を蒸着等により形成する必要がある。このような製造プロセスを採用した場合、工程数が増加するとともに、2回にわたるマスク形成における位置あわせの誤差に起因して、集積度の向上が阻害される。これに対し、本実施の形態におけるJFET3においては、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42を同一材料で形成することができるため、1回のマスク形成により一括してこれらの電極を形成することができる。その結果、本実施の形態におけるJFET3によれば、製造工程の工程数の低減や集積度の向上を図ることができる。次に、JFET3の動作について説明する。図10を参照して、ゲート電極62の電圧が0Vの状態では、n型層33において、第1のp型領域36と第2のn型領域37とで挟まれた領域および当該挟まれた領域と第1のp型層32とで挟まれた領域ドリフト領域、ならびに第1のp型領域36と第1のp型層32とで挟まれた領域チャネル領域は空乏化されておらず、第1のn型領域35と第2のn型領域37とはn型層33を介して電気的に接続された状態となっている。そのため、第1のn型領域35から第2のn型領域37に向かって電子が移動することにより電流が流れる。一方、ゲートコンタクト電極41に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第1のn型領域35と第2のn型領域37とは電気的に遮断された状態となる。そのため、第1のn型領域35から第2のn型領域37に向かって電子が移動することができず、電流は流れない。次に、実施の形態2におけるJFET3の製造方法について説明する。図12~図14を参照して、まず基板準備工程S210図11によって炭化珪素基板30が準備される。具体的には、まずn型基板31上に、n型基板31の一方の主面上に、SiCからなる第1のp型層32、n型層33および第2のp型層34が順次形成される。この形成には、たとえば気相エピタキシャル成長法が用いられる。気相エピタキシャル成長においては、たとえば材料ガスとしてシランSiH4ガスおよびプロパンC3H8ガスを用い、キャリアガスとして水素H2ガスを採用することができる。また、p型層を形成するためのp型不純物源としては、たとえばジボランB2H6やトリメチルアルミニウムTMAを、n型層を形成するためのn型不純物としては、たとえば窒素N2を採用することができる。これにより、Al、Bなどのp型不純物を含む第1のp型層32および第2のp型層34、Nなどのn型不純物を含むn型層33が形成される。次に、第2のp型層34の上部表面34Aから第2のp型層34を貫通してn型層33に至るように、溝部71が形成される。溝部71は底面71Aおよび側壁71Bを有する。溝部71の形成は、たとえば所望の溝部71の形成位置に開口を有するマスク層を第2のp型層34の上部表面34A上に形成した後、SF6ガスを用いたドライエッチングにより実施することができる。次に、イオン注入が行われる。具体的には、まず、第2のp型層34の上部表面34Aおよび溝部71の底面上に、たとえばCVDによりSiO2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第1のn型領域35および第2のn型領域37の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIEにより酸化膜が部分的に除去されることにより、第2のp型層34の上部表面34A上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、n型層33および第2のp型層34にイオン注入が実施される。注入されるイオン種は、たとえばP、Nなどとすることができる。これにより、第2のp型層34を貫通してn型層33に至る第1のn型領域35および第2のn型領域37が形成される。さらに、第1のn型領域35および第2のn型領域37の形成に用いられたマスク層が除去された上で、同様の手順により、第2のp型層34の上部表面34Aおよび溝部71の底面71A上に、所望の第1のp型領域36および第2のp型領域43の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、第1のp型層32、n型層33および第2のp型層34にイオン注入が実施される。注入されるイオン種は、たとえばAl、Bなどとすることができる。これにより、第2のp型層34を貫通してn型層33に至る第1のp型領域36、および溝部71の底面71Aからn型層33を貫通し、第1のp型層32に至る第2のp型領域43が形成される。次に、不純物の活性化のための熱処理が実施される。具体的には、上記イオン注入が完了した第1のp型層32、n型層33および第2のp型層34を有するn型基板31が、たとえばアルゴンなどの不活性ガス雰囲気中で1700°Cに加熱され、30分間保持される。これにより不純物が活性化し、n型不純物あるいはp型不純物として機能することが可能となる。以上により、上部表面34Aと底面71Aと側壁71Bとを有する基板面80を有する炭化珪素基板30図14が準備される。図15および図16を参照して、次に酸化膜形成工程S260図11によって酸化膜38が形成される。具体的には、まず、たとえば酸素雰囲気中で1300°C程度に加熱し、90分間程度保持する熱酸化処理が実施されることにより、第2のp型層34の上部表面34Aと、溝部71の底面71Aおよび側壁71Bを覆う絶縁膜としての酸化膜38フィールド酸化膜が形成される。酸化膜38の厚みは、たとえば0.1μm程度である。次に酸化膜38上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44図10参照を形成すべき領域に応じた開口91Aを有するレジスト膜91が形成される。そして、当該レジスト膜91をマスクとして用いて、たとえばRIEにより酸化膜38が部分的に除去される。以上により、基板面80図15の一部を覆う酸化膜38図16が形成される。次にオーミック電極形成工程S270図11が行われる。この工程S270は、実施の形態1における工程S80と同様に実施することができる。具体的には、まず実施の形態1の工程S81図3と同様に、合金膜50が、レジスト膜91上および当該レジスト膜91から露出する領域に形成される。さらに、レジスト膜91が除去されることにより、レジスト膜91上の合金膜50が除去リフトオフされて、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43上に接触するように、合金膜50が残存する。さらに図17を参照して、実施の形態1におけるオーミック接続工程S84図3と同様に、アニールによって、合金膜50と炭化珪素基板10との電気的接続がオーミックとされる。具体的には、Arなどの不活性ガス雰囲気中において、550°C以上1200°C以下の温度、好ましくは900°C以上1100°C以下の温度、たとえば1000°Cに加熱し、10分間以下の時間、たとえば2分間保持するアニールが実施される。これにより、合金膜50に含まれるTi原子、Al原子、Si原子、およびn型層33または第2のp型層34に含まれるSi原子およびC原子が合金化される。その結果、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44がそれぞれ形成される。ここで、上記アニールは、不活性ガス、特にArまたは/およびN2と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42を作製することができる。再び図10を参照して、配線形成工程S280図11が実施される。具体的には、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42の上部表面にそれぞれ接触するソース配線45、ゲート配線46およびドレイン配線47が形成される。ソース配線45、ゲート配線46およびドレイン配線47は、たとえばソース配線45、ゲート配線46およびドレイン配線47を形成すべき所望の領域に開口を有するレジスト層を形成し、Alを蒸着した後、レジスト層とともにレジスト層上のAlを除去することリフトオフにより形成することができる。次にパシベーション膜形成工程S290図11が実施される。具体的には、ソース電極61、ゲート電極62、ドレイン電極63および酸化膜38の上部表面を覆うように、たとえばSiO2からなるパシベーション膜64が形成される。このパシベーション膜64の形成は、たとえばCVDにより実施することができる。以上によりJFET3が完成する。ここで、上記本実施の形態における半導体装置としてのJFET3の製造方法においては、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42を同一の材料で形成することができるため、1回のマスク形成により同時にこれらの電極を形成することができる。本実施の形態の製造方法によれば、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42の各々が含むAl原子は、これらの電極がアニールされる前に、元素としてではなく、Si原子およびTi原子との合金として存在する。これにより、アニール中にAl原子がこれら電極の外部へ拡散することが抑制される。よってAl原子が酸化膜38中に拡散することが抑制されるので、酸化膜38の信頼性を高めることができる。なお図15の工程において酸化膜38の代わりに他の材料から作られた絶縁膜が形成されてもよく、たとえば窒化珪素膜が形成されてもよい。実施の形態3本実施の形態においても実施の形態1とほぼ同様のMOSFET1が製造される。まず実施の形態1と同様にゲート絶縁膜形成工程S70図2によってゲート酸化膜15絶縁膜が形成される。図19を参照して、Al-Si合金膜形成工程S82図18によって、Al原子およびSi原子を含有する合金から作られた合金膜59が形成される。すなわち、第2の主面12B上およびn基板11のn-SiC層12とは反対側の主面上に、合金膜59が形成される。合金膜の形成は、好ましくは、スパッタリングターゲット99を用いたスパッタ法によって行なわれる。スパッタリングターゲット99は、Al原子およびSi原子を含有する合金から作られている。図20を参照して、次にTi膜形成工程S83図18によって、合金膜59上にTi膜53が形成される。これにより、合金膜59およびTi膜53を有する積層膜50Vが形成される。さらに図21を参照して、次にレジスト膜91が除去されることにより、レジスト膜91上の積層膜50Vが除去リフトオフされて、ゲート酸化膜15から露出する第2の主面12B上およびn基板11のn-SiC層12とは反対側の主面上に、積層膜50Vが残存する。これにより、図1に示すように、一対のnソース領域14上のそれぞれから、ゲート酸化膜15から離れる向きにp領域18上にまで延在するとともに、第2の主面12Bに接触して配置されるソースコンタクト電極16、およびn基板11においてn-SiC層12が形成される側の主面である一方の主面11Aとは反対側の主面である他方の主面11Bに接触して配置されるドレイン電極20が形成される。ソースコンタクト電極16は、ゲート酸化膜15に接触するように第2の主面12B上に形成される。次にオーミック接続工程S84図18において、アニールによって、積層膜50Vと炭化珪素基板10との電気的接続がオーミックとされる。具体的には、Arなどの不活性ガス雰囲気中において、550°C以上1200°C以下の温度、好ましくは900°C以上1100°C以下の温度、たとえば1000°Cに加熱され、10分間以下の時間、たとえば2分間保持されるアニールが実施される。これにより、積層膜50Vに含まれるTi原子、Al原子、Si原子、および炭化珪素基板10に含まれるSi原子およびC原子が合金化される。この際、不活性ガス、特にArまたは/およびN2と、水素との混合ガス中においてn基板11が加熱されることが好ましい。これにより、製造コストを抑制しつつ、nソース領域14およびpボディ13p領域18との接触抵抗を一層確実に低減したソースコンタクト電極16を作製することができる。本実施の形態によっても実施の形態1とほぼ同様の効果が得られる。さらに本実施の形態によれば、合金膜59をTi膜53が被覆することによって、合金膜59中のAl原子が酸化されることを防止することができる。これにより上記効果をより高めることができる。なお、Al-Si合金膜59およびTi膜53のそれぞれの代わりに、Al-Ti合金膜およびSi膜が用いられてもよい。実施の形態4本実施の形態においても実施の形態2図10とほぼ同様のJFET3が製造される。図22を参照して、まず実施の形態2と同様に酸化膜形成工程S260図11によって、酸化膜38が形成される。次に実施の形態3と同様のスパッタリングターゲット99を用いたスパッタ法によって、合金膜59が形成される。図23を参照して、実施の形態3と同様に、合金膜59上にTi膜53が形成されることで、合金膜59およびTi膜53を有する積層膜50Vが形成される。次にレジスト膜91が除去されることにより、レジスト膜91上の積層膜50Vが除去リフトオフされて、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43上に接触するように、積層膜50Vが残存する。次にアニールによって、積層膜50Vと炭化珪素基板30との電気的接続がオーミックとされる。具体的には、Arなどの不活性ガス雰囲気中において、550°C以上1200°C以下の温度、好ましくは900°C以上1100°C以下の温度、たとえば1000°Cに加熱され、10分間以下の時間、たとえば2分間保持されるアニールが実施される。これにより、積層膜50Vに含まれるTi原子、Al原子、Si原子、および炭化珪素基板30に含まれるSi原子およびC原子が合金化される。ここで、上記アニールは、不活性ガス、特にArまたは/およびN2と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42図10を作製することができる。この後、実施の形態2と同様の工程を経て、JFET3が完成する。本実施の形態によっても実施の形態2とほぼ同様の効果が得られる。さらに本実施の形態によれば、合金膜59をTi膜53が被覆することによって、合金膜59中のAl原子が酸化されることを防止することができる。これにより上記効果をより高めることができる。なお、Al-Si合金膜59およびTi膜53のそれぞれの代わりに、Al-Ti合金膜およびSi膜が用いられてもよい。なお上記各実施の形態におけるn型とp型とが入れ替えられた構成が用いられてもよい。また上記においては、本発明の半導体装置の一例として、MOSFETおよびJFETについて説明したが、IGBTInsulatedGateBipolarTransistor、絶縁ゲートバイポーラトランジスタ、バイポーラトランジスタなど他の半導体装置が製造されてもよい。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。