"上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有し、前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数のスルーホール配線の何れかと、これに電気的に接続する前記外部端子とが、複数の第2ビアを介して電気的に接続されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記複数の第1ビア及び前記複数の第2ビアは、それぞれに積層されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記信号用配線の下に絶縁層を介してGNDプレーンが形成され、前記GNDプレーンの前記信号用配線と対向する箇所に複数の孔部が設けられていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有し、前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が同一層で複数の信号用分岐配線に分岐しており、前記複数の信号用分岐配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。請求項6記載の半導体装置において、前記信号用配線の前記信号用分岐配線への分岐は、前記半導体チップの外側の領域で行われていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記信号用配線の下に絶縁層を介してGNDプレーンが形成され、前記GNDプレーンの前記信号用配線と対向する箇所に複数の孔部が設けられていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有し、前記配線基板に、前記複数の端子の何れかとそれぞれ電気的に接続し、かつ絶縁層を介して積層された第1信号用配線及び第2信号用配線と、前記第1及び第2信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記第1及び第2信号用配線がそれぞれ前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする半導体装置。請求項10記載の半導体装置において、前記配線基板は、コア層の上下に絶縁層と配線層とが積み上げられて形成された基板であることを特徴とする半導体装置。上面、前記上面に形成された複数の第1接続用端子、前記上面とは反対側の下面、及び前記下面に形成された複数の第2接続用端子、前記複数の第1接続用端子と前記複数の第2接続用端子とをそれぞれ電気的に接続する複数のスルーホール配線を有する実装基板と、複数の外部端子を有し、前記実装基板の前記上面上に搭載された電子装置と、前記実装基板の前記複数の第1接続用端子と前記電子装置の前記複数の外部端子とをそれぞれ電気的に接続する複数の導電性部材と、を有し、前記実装基板に、前記複数の第1接続用端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されていることを特徴とする電子装置の実装構造。パッケージ基板配線基板や実装基板では、搭載される半導体装置や電子装置の多ピン化によって配線の微細化が進んでおり、配線幅が狭くなってきている。その結果、パッケージ基板や実装基板では、配線やビアの切れかけ品が増加の傾向にある。このような切れかけ品は、組み立て工程の検査では良品と判定されて顧客に出荷されることがある。しかしながら、その後の顧客実装の際の熱ストレス等によって切れかけの配線やビアが完全に切れてオープン不良に至ることがあり課題である。具体的に説明すると、パッケージ基板や実装基板では、基板の信号線に対して入力から出力まで1パスで設計している。これにより、高密度配線化が可能となるが、配線幅が狭くなってきたことで、配線やビアの切れかけ品が増加の傾向にある。ここで、図21~図24は、比較例として配線やビアの切れかけ品の具体例を示すものである。例えば、図21のP部では基板23の配線20が部分的に細くなる配線細りが発生している。また、図22のQ部では、基板23の配線20が部分的に肉薄状態となっており、これらは熱ストレスが印加されると断線に至る可能性が高い。また、図23のR部では、ビアランド21上のビア22の切れかけが発生しており、さらに図24のS部では、ビア22のビアランド21からの剥がれかけが発生している。これらも熱ストレスが印加されると断線に至る可能性が高い。図21~図24の比較例に示すような切れかけ状態で、出荷前もしくは出荷時に基板単体でのテストあるいはパッケージ半導体装置での電気テストを行うと、合格品と判定される場合があり、顧客への出荷となる。その後、出荷先での顧客実装時のリフロー等によって熱ストレスがかかるとオープン不良に至ることがあり、この顧客実装時にオープン不良となることが課題である。なお、前記特許文献1に記載された半導体モジュールの構造において、その図5に、配線を太くして断線を防止する内容が記載されているが、切れかけ状態となっている配線において熱ストレスが印加されても断線に至らない程度に配線を太くしようとすると、電気的特性の低下が懸念される。本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の歩留りの向上を図ることができる技術を提供することにある。また、本発明の他の目的は、半導体装置の品質の向上を図ることができる技術を提供することにある。さらに、本発明の他の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面で明示する。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。代表的な実施の形態による半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。また、代表的な実施の形態による他の半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が同一層で複数の信号用分岐配線に分岐しており、前記複数の信号用分岐配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。また、代表的な実施の形態による他の半導体装置は、上面、前記上面に形成された複数の端子、前記上面とは反対側の下面、及び前記下面に形成された複数のランド、前記複数の端子と前記複数のランドとをそれぞれ電気的に接続する複数のスルーホール配線を有する配線基板と、主面及び前記主面に形成された複数の電極パッドを有し、前記配線基板の前記上面上に搭載された半導体チップと、前記配線基板の前記複数の端子と前記半導体チップの前記複数の電極パッドとをそれぞれ電気的に接続する複数の導電性部材と、前記配線基板の前記複数のランドにそれぞれ設けられた複数の外部端子と、を有している。さらに前記配線基板に、前記複数の端子の何れかとそれぞれ電気的に接続し、かつ絶縁層を介して積層された第1信号用配線及び第2信号用配線と、前記第1及び第2信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記第1及び第2信号用配線がそれぞれ前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。また、代表的な実施の形態による電子装置の実装構造は、上面、前記上面に形成された複数の第1接続用端子、前記上面とは反対側の下面、及び前記下面に形成された複数の第2接続用端子、前記複数の第1接続用端子と前記複数の第2接続用端子とをそれぞれ電気的に接続する複数のスルーホール配線を有する実装基板と、複数の外部端子を有し、前記実装基板の前記上面上に搭載された電子装置と、前記実装基板の前記複数の第1接続用端子と前記電子装置の前記複数の外部端子とをそれぞれ電気的に接続する複数の導電性部材と、を有している。さらに前記実装基板に、前記複数の第1接続用端子の何れかと電気的に接続する信号用配線と、前記信号用配線と電気的に接続する複数の第1ビアが設けられ、少なくとも1本の前記信号用配線が前記複数の第1ビアを介して前記複数のスルーホール配線の何れかと電気的に接続されているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。半導体装置や電子装置等の製品の歩留りの向上を図ることができる。また、前記製品の品質の向上を図ることができる。さらに前記製品の信頼性の向上を図ることができる。以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。また、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、以下の実施の形態において、構成要素等について、Aからなる、Aよりなる、Aを有する、Aを含むと言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は本発明の実施の形態1の半導体装置の構造の一例を一部破断して示す斜視図、図2は図1に示す半導体装置の構造の一例を示す断面図、図3は図2のA部の構造の一例を拡大して示す部分拡大断面図、図4~図6はそれぞれ図3に示す信号用配線の一例を示す部分平面図である。図1及び図2に示す本実施の形態1の半導体装置は、配線基板2の上面2a上に半導体チップ1がフリップチップ実装で半田接続されて成る半導体パッケージであり、本実施の形態1では、前記半導体装置の一例として、配線基板2の下面2bに複数の外部端子である半田ボール5がグリッド状に設けられたBGA9を取り上げて説明する。BGA9の詳細構成について説明すると、上面2a、上面2aに形成された図3に示す複数の端子であるフリップチップ用電極2cと、上面2aとは反対側の下面2b、及び下面2bに形成された複数のランド2jを有する配線基板BGA基板またはパッケージ基板等ともいう2と、主面1a及び主面1aに形成された複数の電極パッド1cを有し、かつ配線基板2の上面2aにフリップチップ接続された半導体チップ1と、配線基板2の下面2bの複数のランド2jにそれぞれ設けられた複数の外部端子である半田ボール5とを有している。すなわち、BGA9は、半導体チップ1が配線基板2上にフェイスダウン実装でフリップチップ接続されているものであり、半導体チップ1の主面1aと配線基板2の上面2aとが対向した状態で配線基板2上に搭載されている。その際、半導体チップ1は配線基板2に半田接続で電気的に接続されており、複数の半田バンプ8を介してフリップチップ接続されている。なお、配線基板2と半導体チップ1との間に位置するフリップチップ接続部及びその周囲にはアンダーフィル樹脂6が充填されており、フリップチップ接続部を固めて保護している。また、配線基板2の上面2aの周縁部には、半導体チップ1を囲んだ状態にスティフナリング7が取り付けられている。スティフナリング7は、リング状テープ7aによって配線基板2に接着されている。スティフナリング7の上部にはヒートスプレッダ4が設けられている。ヒートスプレッダ4は、半導体チップ1上の放熱樹脂13とスティフナリング7/ヒートスプレッダ4間の接着材例えばテープ材7bとを介して、スティフナリング7及び半導体チップ1の裏面1bに接合されている。すなわち、半導体チップ1は、スティフナリング7とヒートスプレッダ4とによって囲まれた構造となっている。これにより、半導体チップ1から発せられる熱は放熱樹脂13を介してヒートスプレッダ4に伝わり、ヒートスプレッダ4から外方に放散されるとともに、半田バンプ導電性部材8を介して配線基板2を経て半田ボール5から実装基板15図14参照に伝わる。また、前記熱はヒートスプレッダ4から接着材7b及びスティフナリング7を介して配線基板2に伝わり、配線基板2を経て半田ボール5から実装基板15へと伝わって放散される。ここで、配線基板2は、図3に示すように、基材の層であるコア層2hと、その上下に形成された絶縁層であるビルドアップ層2fと、ビルドアップ層2fの表側の面配線基板2の上面2a上の配線層2pに形成された複数のフリップチップ用電極2cと、ビルドアップ層2fの裏側の面配線基板2の下面2b上の配線層2pに形成された複数のランド2jとを有している。なお、それぞれのフリップチップ用電極2cの周囲、及び複数のランド2jの周囲には絶縁膜であるソルダレジスト膜2gが形成されている。また、図3に示すように、上面2a側のフリップチップ用電極2cとこれに対応する下面2b側のランド2jとは、配線層2pに形成された信号用配線2e、コア層2hに形成されたスルーホール配線2d単にスルーホールともいう、スルーホール配線2dが接続されたスルーホールランド2q、ビルドアップ層2fに形成されたフィルドビア第1ビア、第2ビア2ia,2naやスタッガードビア第1ビア、第2ビア2ib,2nb、各ビアが形成されるビアランド2m等を介して電気的に接続されている。なお、スルーホール配線2d内には、孔埋め樹脂2kが充填されている。ここで、半導体チップ1は、例えば、シリコンによって形成され、さらにアンダーフィル樹脂6は、例えば、エポキシ系樹脂である。また、スティフナリング7やヒートスプレッダ4は、熱伝導率の高い金属によって形成され、さらにフリップチップ接続の半田バンプ8及び外部端子である半田ボール5は、鉛フリー半田等の半田材からなり、例えば、Sn-Ag-Cu系の鉛フリー半田からなる。フリップチップ接続のバンプ部はAu/半田等の構造でも良い。また、配線基板2におけるフリップチップ用電極2c、信号用配線2e、フィルドビア2ia,2na、スタッガードビア2ib,2nb、ビアランド2m及びスルーホール配線2d及びスルーホールランド2q等は、例えば、純銅または銅に少量1以下のアルミニウム、シリコンSi等の不純物が添加された銅合金から成る。次に、本実施の形態1のBGA9に組み込まれた配線基板2の詳細構造について説明する。図3に示す配線基板2は、6層の配線層2pが設けられたビルドアップ基板である。前記ビルドアップ基板は、薄膜をコア層から順に積層していくビルドアップ法を用いて形成された基板であり、配線基板2では、前記ビルドアップ法を用いてコア層2hの上下にビルドアップ層絶縁層2fと配線層2pとが順に積み上げられて形成されている。その際、コア層2hには、配線基板2の上面2a側の端子や配線と下面2b側のランド2j半田ボール5とを電気的に接続するスルーホール配線2dが形成されており、さらにこのスルーホール配線2dの上下面コア層2hの上下面には、それぞれスルーホールランド2qが形成されている。また、これらスルーホールランド2qにはスタッガードビア2ib,2nbがそれぞれ電気的に接続して設けられており、さらにスタッガードビア2ib,2nbにはそれぞれ複数のフィルドビア2ia,2naが接続され、上面2a側においては、これら複数のフィルドビア2iaがビアランド2mを介して1本の信号用配線2eと電気的に接続している。すなわち、配線基板2では、1本の信号用配線2eに対して複数のビアが接続されている。図3に示す例では、1本の信号用配線2eに対して2つのビアフィルドビア2ia,2naが上面2a側と下面2b側とにそれぞれ形成されている。このように配線基板2では、その上面2aに複数の信号用配線2eが設けられ、これら複数の配線基板2のうちの少なくとも1本は、複数のフリップチップ用電極2cの何れかと電気的に接続し、さらにこの1本の信号用配線2eに対してはこの信号用配線2eと電気的に接続する2つのフィルドビア第1ビア2iaが設けられている。したがって、本実施の形態1のBGA9では、その配線基板2において、複数のフィルドビア2iaを介して複数のスルーホール配線2dの何れかと電気的に接続する少なくとも1本の信号用配線2eが設けられている。なお、配線基板2においては、その上面2a側に設けられた全ての信号用配線2eがそれぞれに複数のフィルドビア2iaを介して複数のスルーホール配線2dの何れかと電気的に接続するものであってもよいことは言うまでもなく、あるいは複数の信号用配線2eがそれぞれに複数のフィルドビア2iaを介して複数のスルーホール配線2dの何れかと電気的に接続するものであってもよい。また、信号用配線2eやランド2jと電気的に接続する複数のビアは、フィルドビア2ia,2na及びスタッガードビア2ib,2nbのいずれであってもよい。ここで、図4~図6は、信号用配線2eと複数ここでは2つのビアフィルドビア2iaとの接続形態を示すものであり、図4は、信号用配線2eの先端が二股状に分かれたビアランド2mと接続されており、その二股状のビアランド2mの両端部にフィルドビア2iaが接続されている。また、図5は、信号用配線2eの先端が円形のビアランド2mと接続されており、この円形のビアランド2mに2つのフィルドビア2iaが接続されている。さらに、図6は、信号用配線2eの先端部に2つのフィルドビア2iaが直接接続された構造のものである。なお、スルーホール配線2dは、例えば、直径100~300μm、スルーホールランド2qは、例えば、直径250~500μm、フィルドビア2iaは、例えば、直径約50μm、ビアランド2mは、例えば、直径約100μm1つのビア当たり、半田ボール接続用のランド2jは、例えば、直径約500μmであるが、各数値は、これらに限定されるものではない。以上のように本実施の形態1のBGA9では、その配線基板2において半導体チップ1の電極パッド1cと電気的に接続された1本の信号用配線2eに対して複数のビアが設けられた構造となっている。これにより、出荷検査等で合格となった製品例えば、BGA9等の半導体装置や電子装置の出荷後の実装時のリフロー等で、熱ストレスが印加されて特定部位例えば、フィルドビア2iaが断線や剥がれ等で不良例えば、オープン不良となった場合においても、他方のパス接続不良となったフィルドビア2ia以外の他方のフィルドビア2iaによって電気的に接続が保たれているため、BGA9半導体装置、電子装置を動作可能にすることができる。これにより、製品例えば、BGA9等の半導体装置、電子装置の歩留りの向上を図ることができる。また、前記製品の品質の向上を図ることができる。さらに、前記製品の信頼性の向上を図ることができる。また、前記特定部位が断線や剥がれ等で不良となった場合でも、他方のパス配線やビアが繋がっているため、電気的特性の低下は抑制することができる。さらに、図3に示すBGA9では、各スルーホール配線2dとこれに対応した半田ボール5とが、複数ここでは、2つの第2ビアであるフィルドビア2naを介して電気的に接続されている。すなわち、半田ボール5とスルーホール配線2dとの間半田ボール5に近い箇所でもフィルドビア2naを同一層で2つ接続することで、不良率を低減することができる。次に、本実施の形態1の変形例について説明する。図7は図2のA部の構造の第1変形例を拡大して示す部分拡大断面図、図8は図2のA部の構造の第2変形例を拡大して示す部分拡大断面図、図9は図2のA部の構造の第3変形例を拡大して示す部分拡大断面図、図10は図2のA部の構造の第4変形例を拡大して示す部分拡大断面図、図11は図2のA部の構造の第5変形例を拡大して示す部分拡大断面図である。また、図12は本発明の実施の形態1の第6変形例の半導体装置の構造を示す断面図、図13は本発明の実施の形態1の第7変形例の半導体装置の構造を示す部分拡大断面図、図14は本発明の実施の形態1の第8変形例の電子装置半導体装置の実装構造を示す部分拡大断面図である。図7に示す第1変形例は、本実施の形態1の配線構造を4層の配線層2pが形成された4層基板に適用した例である。図7に示す配線基板2もビルドアップ基板であり、1本の信号用配線2eに対して複数ここでは、2つのビアフィルドビア2ia,2naが形成された構造となっている。その際、コア層2hには、配線基板2の上面2a側の端子や配線と下面2b側のランド2j半田ボール5とを電気的に接続するスルーホール配線2dが形成されており、さらにこのスルーホール配線2dの上下面コア層2hの上下面には、それぞれスルーホールランド2qが形成されている。また、これらスルーホールランド2qにはそれぞれ2つのフィルドビア2ia,2naが接続され、上面2a側においては、これら2つのフィルドビア2iaがビアランド2mを介して1本の信号用配線2eと電気的に接続している。つまり、第1変形例のBGA9においても、その配線基板2では、1本の信号用配線2eに対して複数のビアが接続されている。このように4層の配線基板2においても、前述の図3に示す6層の配線基板2と同様に、実装時のリフロー等で、熱ストレスが印加されて特定部位例えば、フィルドビア2iaが断線や剥がれ等で不良例えば、オープン不良となった場合においても、他方のパス接続不良となったフィルドビア2ia以外の他方のフィルドビア2iaによって電気的に接続が保たれているため、BGA9半導体装置、電子装置を動作可能にすることができる。これにより、製品例えば、BGA9等の半導体装置、電子装置の歩留りの向上を図ることができる。また、前記製品の品質の向上を図ることができる。さらに、前記製品の信頼性の向上を図ることができる。また、図7に示す第1変形例のBGA9においても、各スルーホール配線2dとこれに対応した半田ボール5とが、複数ここでは、2つの第2ビアであるフィルドビア2naを介して電気的に接続されている。つまり、半田ボール5とスルーホール配線2dとの間半田ボール5に近い箇所でもフィルドビア2naを同一層で2つ接続することで、不良の発生率を低減することができる。さらに、4層の配線基板2においてフィルドビア2ia,2naを採用することにより、ビア設計の自由度を増やすことができる。次に、図8に示す第2変形例は、BGA9の6層の配線基板2ビルドアップ基板において、複数のフィルドビア第1ビア2ia及び複数のフィルドビア第2ビア2naが、それぞれに積層されているものである。すなわち、コア層2hに形成されたスルーホール配線2dの上下面のそれぞれのスルーホールランド2qに、2つのフィルドビア2ia,2naがそれぞれビアランド2mを介して積層されて配置されている。また、上面2a側においては、これら2つのフィルドビア2iaがビアランド2mを介して1本の信号用配線2eと電気的に接続している。つまり、第2変形例のBGA9においても、その配線基板2では、1本の信号用配線2eに対して複数のビアが接続されている。図8に示す第2変形例の配線基板2では、複数のフィルドビア2ia,2naをそれぞれ多層化したことで、1本の信号用配線2eとスルーホール配線2dとの間、さらに1つの半田ボール5とスルーホール配線2dとの間にそれぞれ4つのフィルドビア2iaを介在させることができるため、さらに不良の発生率の低減化を図ることができる。特に、コア層2hの上下面のスルーホールランド2qに直接接続するビアの数を上下面それぞれ複数個にすることで、ビア断線のリスクを軽減することができる。また、図9に示す第3変形例は、BGA9の4層の配線基板2ビルドアップ基板において、上面2a側および下面2b側にそれぞれ配置する複数のビアをスタッガードビア2ib,2nbとするものである。すなわち、上面2a側では、1本の信号用配線2eと複数のスタッガードビア2ibをそれぞれ直接接続し、一方、下面2b側では、半田ボール5を接続するランド2jの外周部に複数のスタッガードビア2nbを直接接続している。4層の配線基板2においてスタッガードビア2ib,2nbを採用することで、配線基板2の製造コストを低く抑えてBGA9の低コスト化を図ることができる。以上のように図8に示す第2変形例及び図9に示す第3変形例においても、図7に示す第1変形例によって得られる効果と同様の効果を得ることができる。次に、図10に示す第4変形例は、BGA9の6層の配線基板2ビルドアップ基板において、1本の信号用配線2eに対して複数のフィルドビア第1ビア2ia及び複数のフィルドビア第2ビア2naを設けるとともに、半導体チップ1と電気的に接続する半田バンプ導電性部材8も同じ1本の信号用配線2eに対して複数接続するものである。すなわち、第4変形例のBGA9では、半導体チップ1の複数の電極パッド1cのうち、同一信号の電極パッド1cの複数の半田バンプ8に対して1本の信号用配線2eを接続するものである。これにより、この信号用配線2eと半導体チップ1との間のバンプ接続に対しても、オープン不良等の不良の発生の低減化を図ることができる。また、図11に示す第5変形例は、BGA9の4層の配線基板2ビルドアップ基板において、第4変形例と同様に、1本の信号用配線2eに対して複数のフィルドビア第1ビア2ia及び複数のフィルドビア第2ビア2naを設けるとともに、半導体チップ1と電気的に接続する半田バンプ導電性部材8も同じ1本の信号用配線2eに対して複数接続するものである。すなわち、第5変形例のBGA9においても、半導体チップ1の複数の電極パッド1cのうち、同一信号の電極パッド1cの複数の半田バンプ8に対して1本の信号用配線2eを接続するものである。これにより、第4変形例と同様に、この信号用配線2eと半導体チップ1との間のバンプ接続に対しても、オープン不良等の不良の発生の低減化を図ることができる。なお、図10に示す第4変形例及び図11に示す第5変形例においても、図7に示す第1変形例によって得られる効果と同様の効果を得ることができる。次に、図12に示す第6変形例のBGA9は、図1~図3に示すBGA9の半導体チップ1上に設けられたヒートスプレッダ4を、小型で、かつ薄型のヒートスプレッダ3に置き換えたものである。つまり、図1~図3に示すBGA9では、半導体チップ1は、スティフナリング7とヒートスプレッダ4とによって完全に囲まれた構造であったのに対して、図12の第6変形例のBGA9では、半導体チップ1の上部のみがヒートスプレッダ3によって覆われた構造となっており、半導体チップ1の側面や配線基板2のチップ外側の領域は露出した構造となっている。ただし、配線基板2そのものの構造については、図1~図3に示すBGA9の配線基板2と全く同様である。次に、図13に示す第7変形例のBGA10は、本実施の形態1の配線基板2をワイヤボンディングタイプの半導体装置に適用した例である。つまり、図1~図3に示すBGA9では、半導体チップ1は、配線基板2に対して複数の半田バンプ8を介してフリップチップ接続されているのに対して、図13の第7変形例のBGA10は、半導体チップ1が配線基板2に対してワイヤ接続されたものである。したがって、半導体チップ1は、その主面1aを上に向けて配線基板2上にフィルム等のダイボンド材12を介してフェイスアップ実装されており、半導体チップ1の電極パッド1cとこれに対応する配線基板2の上面2aのボンディングリード2rとが、金線等のワイヤ導電性部材14によって電気的に接続されている。また、半導体チップ1や複数のワイヤ14は、封止用樹脂からなる封止体11によって樹脂封止されている。なお、配線基板2そのものの構造については、図7に示すBGA9の配線基板2と全く同様である。したがって、図12に示す第6変形例のBGA9及び図13に示す第7変形例のBGA10においても、図7に示す第1変形例のBGA9によって得られる効果と同様の効果を得ることができる。次に、図14に示す第8変形例は、BGA9等の半導体装置や電子装置の実装構造を示すものであり、半導体装置や電子装置が実装される実装基板15が、図3~図11に示す構造の何れかと同様の構造を備えるものである。すなわち、実装基板15には、図7に示す配線基板2と同様に、上面2aと、上面2aに形成された複数のフリップチップ用の第1接続用端子2uと、上面2aとは反対側の下面2bと、下面2bまたは内部に形成された複数の第2接続用端子2vと、複数の第1接続用端子2uと複数の第2接続用端子2vとをそれぞれ電気的に接続する複数のスルーホール配線2dとが設けられている。なお、実装基板15上にはBGA9等の電子装置が半田実装されている。すなわち、BGA9は、複数の外部端子である半田ボール5を有しており、実装基板15の上面2a上に半田バンプ導電性部材16を介して搭載されている。したがって、BGA9と実装基板15の複数の第1接続用端子2uとが半田バンプ16を介して電気的に接続されている。図14の第8変形例の実装基板15においても、図7の配線基板2と同様に、複数の第1接続用端子2uの何れかと電気的に接続する信号用配線2eと、信号用配線2eと電気的に接続する複数のフィルドビア第1ビア2iaが設けられており、1本の信号用配線2eが複数のフィルドビア2iaを介して複数のスルーホール配線2dの何れかと電気的に接続された実装構造となっている。なお、下面2b側の第2接続用端子2vは、実装基板15の内部に埋め込まれた内部配線であってもよい。このようなBGA9電子装置の実装構造においても、その歩留りの向上を図ることができ、図7に示す第1変形例の構造によって得られる効果と同様の効果を得ることができる。実施の形態2図15は本発明の実施の形態2の半導体装置の構造の一例を示す部分拡大断面図、図16は図15に示す信号用分岐配線の一例を示す部分平面図、図17は図15に示す信号用分岐配線の一例を示す部分平面図、図18は本発明の実施の形態2の変形例の半導体装置を拡大して示す部分拡大断面図である。図15に示す本実施の形態2の半導体装置BGA9は、その配線基板2において信号用配線2eの切れかけを対策したものであり、6層の配線層2pを有するビルドアップ基板の表層の信号用配線2eにおいてこの信号用配線2eを同一層で複数配線に分岐したものである。一例として、図16に示す構造では、1つの信号用配線2eを2つに分岐して信号用分岐配線2wとしている。すなわち、配線基板2に、複数のフリップチップ用電極端子2cの何れかと電気的に接続する表層の信号用配線2eと、信号用配線2eと電気的に接続する複数の第1ビアであるフィルドビア2iaが設けられており、1本の信号用配線2eが同一層表層で複数ここでは、2つの信号用分岐配線2wに分岐されている。さらに、2つの信号用分岐配線2wがそれぞれ複数の第1ビアであるフィルドビア2iaを介して複数のスルーホール配線2dの何れかと電気的に接続されている。このように信号用分岐配線2wが二股に分岐されていることで、どちらか一方が実装時の熱ストレス等で断線したとしても、他方の信号用分岐配線2wがスルーホール配線2dと電気的に接続されているため、BGA9は正常な動作を行うことができる。つまり、1本の信号用配線2eに対してこれを分岐して複数の信号用分岐配線2wを設けることにより、特定部位が不良となった場合でも他方のパス配線が繋がっていることで、BGA9等の半導体装置や電子装置を動作可能にすることができる。これにより、半導体装置や電子装置等の製品の歩留りの向上を図ることができる。また、前記製品の品質の向上を図ることができる。さらに、前記製品の信頼性の向上を図ることができる。なお、図16に示すように、信号用配線2eの信号用分岐配線2wへの分岐が半導体チップ1の外側の領域ファンアウト領域で行われていることにより、配線密度が高い箇所での分岐を避けることができ、信号用分岐配線2wを十分な配線幅で形成することができる。これにより、信号用配線2e及び信号用分岐配線2wにおける熱ストレスによる断線等の配線不良の低減化を図ることができる。また、信号用配線2eの信号用分岐配線2wへの分岐が半導体チップ1の外側の領域ファンアウト領域で行われていることにより、層数を増やすことなく信号用分岐配線2wを形成することができる。また、図17に示す例は、分岐されたそれぞれの信号用分岐配線2wの端部をビアランド2mに接続し、このビアランド2mに複数ここでは2つのフィルドビア2iaが接続された構造を示している。これにより、どちらか一方の信号用分岐配線2wやフィルドビア2iaでオープン不良が発生したとしても他方の信号用分岐配線2wやフィルドビア2iaがスルーホール配線2dと電気的に接続されているため、BGA9を正常に動作させることができる。次に、本実施の形態2の変形例について説明する。図18に示す変形例のBGA9は、配線基板2におけるもう1つの信号用配線2eを同一層ではなく別層に設けた構造のものである。すなわち、配線基板2に、複数のフリップチップ用電極2cの何れかとそれぞれ電気的に接続し、かつ絶縁層であるビルドアップ層2fを介して積層配置された第1信号用配線2s及び第2信号用配線2tと、第1信号用配線2s及び第2信号用配線2tと電気的に接続する複数の第1ビアであるフィルドビア2iaが設けられている。つまり、第1信号用配線2sと第2信号用配線2tとは、ビルドアップ層2fを介して上下に対向する状態で配置されており、さらにそれぞれ1本の第1信号用配線2sと第2信号用配線2tとが同一の複数ここでは2つのフィルドビア2iaに接続され、これらフィルドビア2ia及びスタッガードビア2ibを介して複数のスルーホール配線2dの何れかと電気的に接続されている。これにより、第1信号用配線2s及び第2信号用配線2tのうち、どちらか一方の配線でオープン不良が発生したとしても他方の配線がフィルドビア2iaやスタッガードビア2ibを介してスルーホール配線2dと電気的に接続されているため、BGA9を正常に動作させることができる。また、パッケージ実装時の熱ストレスによる断線等の配線不良の低減化を図ることができる。なお、同一層で信号用配線2eを分岐させる場合に比べて、別層で配線を形成する方が同一層の隣接した配線間を跨ぐ不良を無くすことが可能で、さらにオープン不良の発生の低減化を図ることができる。以上のように本実施の形態2のBGA9においても、実施の形態1のBGA9の場合と同様の効果を得ることができる。実施の形態3図19は本発明の実施の形態3の半導体装置の配線基板における信号用配線とGNDプレーンの構造の一例を示す部分拡大斜視図、図20は図19のA-A線に沿って切断した構造を示す部分拡大断面図である。図19及び図20に示す構造は、配線基板2において、半田バンプ8と電気的に接続された配線幅が太い信号用配線2eと、その信号用配線2eの下に絶縁層であるビルドアップ層2fを介してGNDプレーン2xとが形成されており、GNDプレーン2xの信号用配線2eと対向する箇所に複数の孔部デガスホール2yが設けられているものである。この場合、信号用配線2eの配線幅を太くしたことで、オープン不良になりにくくするとともに、配線幅を太くしたことで起こるインピーダンスの低下については、下部のGNDプレーン2xに複数の孔部2yを形成することでインピーダンスの低下を抑制するものである。これにより、パッケージ実装時の熱ストレスによる断線等の配線不良の低減化を図ることができる。つまり、本実施の形態3の半導体装置においても、実施の形態1の半導体装置BGA9の場合と同様の効果を得ることができる。なお、孔部2yは連続的に形成されていてもよい。以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施の形態1~3で説明した配線基板2の構造については、各実施の形態単独の構造を適用したものであってもよいし、3つの実施の形態のうちの2つもしくは3つを組み合わせた構造であってもよい。また、前記実施の形態1~3では、半導体装置がBGAの場合を説明したが、前記半導体装置は、前記実施の形態1~3で説明した少なくとも何れかの配線基板2を有したものであれば、BGA以外の半導体装置であってもよい。さらに、実施の形態1で説明した電子装置は、実施の形態1~3で説明した配線基板2と同様の構造を備えた実装基板15上に実装可能なものであれば、基板タイプの半導体装置に限るものではなく、さらに半導体装置以外の抵抗やコンデンサ等の電子部品等であってもよい。"