第1の接続点にて一端同士が接続され第2の接続点にて他端同士が接続されるように互いに並列接続される2つ以上の第1のスイッチング素子と、前記第1の接続点に接続される第1のインダクタと、アノードが前記第1の接続点に接続される第1のダイオードとを有する第1の電力変換回路と、第3の接続点にて一端同士が接続され第4の接続点にて他端同士が接続されるように互いに並列接続される2つ以上の第2のスイッチング素子と、前記第3の接続点に接続される第2のインダクタと、カソードが前記第1のダイオードのカソードに接続されアノードが前記第3の接続点に接続される第2のダイオードとを有し、前記第4の接続点が前記第2の接続点に接続される第2の電力変換回路と、制御信号をドライブ回路に供給する制御回路と、を備える電源回路。前記制御回路は、第1の制御信号と第2の制御信号とを有し、前記第1のインダクタと前記第2のインダクタとに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第1の電力変換回路と前記第2の電力変換回路とから出力される出力電圧に基づいて、前記第1のインダクタに入力される前記交流電源の出力電圧の1周期のうちの半周期において、前記第2の制御信号で前記第2のスイッチング素子をそれぞれオンさせている間に前記第1の制御信号で前記第1のスイッチング素子を同時にオン、オフさせる、または前記第2の制御信号で前記第2のスイッチング素子を同時にオン、オフさせている間に前記第1の制御信号で前記第1のスイッチング素子をそれぞれオンさせる、および、前記第2のインダクタに入力される前記交流電源の出力電圧の1周期のうちの残りの半周期において、前記第1の制御信号で前記第1のスイッチング素子をそれぞれオンさせている間に前記第2の制御信号で前記第2のスイッチング素子を同時にオン、オフさせる、または前記第1の制御信号で前記第1のスイッチング素子を同時にオン、オフさせている間に前記第2の制御信号で前記第2のスイッチング素子をそれぞれオンさせることを特徴とする請求項1に記載の電源回路。第3のスイッチング素子と、前記第3のスイッチング素子の一端に接続される第3のインダクタと、アノードが前記第3のスイッチング素子の一端に接続される第3のダイオードとを有する第3の電力変換回路と、第4のスイッチング素子と、前記第4のスイッチング素子の一端に接続される第4のインダクタと、アノードが前記第4のスイッチング素子の一端に接続される第4のダイオードとを有し、前記第4のスイッチング素子の他端が前記第3のスイッチング素子の他端に接続され、前記第4のインダクタの他端が前記第3のインダクタの他端と第5の接続点で接続される第4の電力変換回路と、第5のスイッチング素子と、前記第5のスイッチング素子の一端に接続される第5のインダクタと、アノードが前記第5のスイッチング素子の一端に接続される第5のダイオードとを有する第5の電力変換回路と、第6のスイッチング素子と、前記第6のスイッチング素子の一端に接続される第6のインダクタと、アノードが前記第6のスイッチング素子の一端に接続される第6のダイオードとを有し、前記第6のスイッチング素子の他端が前記第5のスイッチング素子の他端に接続され、前記第6のインダクタの他端が前記第5のインダクタの他端と第6の接続点で接続される第6の電力変換回路と、制御信号をドライブ回路に供給する制御回路を備える電源回路。前記制御回路は、第3の制御信号と第4の制御信号とを有し、前記第5の接続点と前記第6の接続点とに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第3の電力変換回路~前記第6の電力変換回路から出力される出力電圧に基づいて、前記第5の接続点に入力される前記交流電源の出力電圧の1周期のうちの半周期において、前記第4の制御信号で前記第5のスイッチング素子と前記第6のスイッチング素子とをそれぞれオンさせている間に前記第3の制御信号で前記第3のスイッチング素子と前記第4のスイッチング素子とを交互にオン、オフさせる、または前記第4の制御信号で前記第5のスイッチング素子と前記第6のスイッチング素子とを交互にオン、オフさせている間に前記第3の制御信号で前記第3のスイッチング素子と前記第4のスイッチング素子とをそれぞれオンさせる、および、前記第6の接続点に入力される前記交流電源の出力電圧の1周期のうちの残りの半周期において、前記第3の制御信号で前記第3のスイッチング素子と前記第4のスイッチング素子とをそれぞれオンさせているときに前記第4の制御信号で前記第5のスイッチング素子と前記第6のスイッチング素子とを交互にオン、オフさせる、または前記第3の制御信号で前記第3のスイッチング素子と前記第4のスイッチング素子とを交互にオン、オフさせている間に前記第4の制御信号で前記第5のスイッチング素子と前記第6のスイッチング素子とをそれぞれオンさせるように、前記第3の制御信号と前記第4の制御信号とをドライブ回路に供給することを特徴とする請求項3に記載の電源回路。第7のスイッチング素子と、一端が前記第7のスイッチング素子の一端に接続される第7のインダクタと、アノードが前記第7のスイッチング素子の一端に接続される第7のダイオードとを有する第7の電力変換回路と、第8のスイッチング素子と、一端が前記第8のスイッチング素子の一端に接続される第8のインダクタと、アノードが前記第8のスイッチング素子の一端に接続される第8のダイオードとを有する第8の電力変換回路と、第9のスイッチング素子と、一端が前記第9のスイッチング素子の一端に接続される第9のインダクタと、アノードが前記第9のスイッチング素子の一端に接続される第9のダイオードとを有し、前記第9のスイッチング素子の他端が前記第7及び第8のスイッチング素子の他端に接続され、前記第9のインダクタの他端が前記第7及び第8のインダクタの他端と第7の接続点で接続される第9の電力変換回路と、第10のスイッチング素子と、一端が前記第10のスイッチング素子の一端に接続される第10のインダクタと、アノードが前記第10のスイッチング素子の一端に接続される第10のダイオードとを有する第10の電力変換回路と、第11のスイッチング素子と、一端が前記第11のスイッチング素子の一端に接続される第11のインダクタと、アノードが前記第11のスイッチング素子の一端に接続される第11のダイオードとを有する第11の電力変換回路と、第12のスイッチング素子と、一端が前記第12のスイッチング素子の一端に接続される第12のインダクタと、アノードが前記第12のスイッチング素子の一端に接続される第12のダイオードとを有し、前記第12のスイッチング素子の他端が前記第10及び第11のスイッチング素子の他端に接続され、前記第12のインダクタの他端が前記第10及び第11のインダクタの他端と第8の接続点で接続される第12の電力変換回路と、制御信号をドライブ回路に供給する制御回路と、を備える電源回路。前記制御回路は、第5の制御信号と第6の制御信号とを有し、前記第7の接続点と前記第8の接続点とに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第7の電力変換回路~前記第12の電力変換回路から出力される出力電圧に基づいて、前記第7の接続点に入力される前記交流電源の出力電圧の1周期のうちの半周期において、前記第6の制御信号で前記第10~12のスイッチング素子をそれぞれオンさせている間に前記第5の制御信号で前記第7~9のスイッチング素子を順次オン、オフさせる、または前記第6の制御信号で前記第10~12のスイッチング素子を順次オン、オフさせている間に前記第5の制御信号で前記第7~9のスイッチング素子をそれぞれオンさせる、および、前記第8の接続点に入力される前記交流電源の出力電圧の1周期のうちの残りの半周期において、前記第5の制御信号で前記第7~9のスイッチング素子をそれぞれオンさせている間に前記第6の制御信号で前記第10~12のスイッチング素子を順次オン、オフさせる、または前記第5の制御信号で前記第7~9のスイッチング素子を順次オン、オフさせている間に前記第6の制御信号で前記第10~12のスイッチング素子をオンさせるように、前記第5の制御信号と前記第6の制御信号とをドライブ回路に供給することを特徴とする請求項5に記載の電源回路。請求項3または請求項4のいずれかに記載の電源回路であって、前記第3~第6のスイッチング素子は、それぞれ、MOSFETであり、前記第3の電力変換回路は、前記第3のダイオードの替わりに、第1のMOSFETを有し、前記第4の電力変換回路は、前記第4のダイオードの替わりに、第2のMOSFETを有し、前記第5の電力変換回路は、前記第5のダイオードの替わりに、第3のMOSFETを有し、前記第6の電力変換回路は、前記第6のダイオードの替わりに、第4のMOSFETを有することを特徴とする電源回路。請求項5または請求項6のいずれかに記載の電源回路であって、前記第7~第12のスイッチング素子は、それぞれ、MOSFETであり、前記第7の電力変換回路は、前記第7のダイオードの替わりに、第5のMOSFETを有し、前記第8の電力変換回路は、前記第8のダイオードの替わりに、第6のMOSFETを有し、前記第9の電力変換回路は、前記第9のダイオードの替わりに、第7のMOSFETを有し、前記第10の電力変換回路は、前記第10のダイオードの替わりに、第8のMOSFETを有し、前記第11の電力変換回路は、前記第11のダイオードの替わりに、第9のMOSFETを有し、前記第12の電力変換回路は、前記第12のダイオードの替わりに、第10のMOSFETを有することを特徴とする電源回路。本発明は、損失を抑えた高効率な電源回路を提供することを目的とする。本発明の電源回路は、第1及び第2の電力変換回路と、制御回路とを備える。前記第1の電力変換回路は、第1の接続点にて一端同士が接続され第2の接続点にて他端同士が接続されるように互いに並列接続される2つ以上の第1のスイッチング素子と、前記第1の接続点に接続される第1のインダクタと、アノードが前記第1の接続点に接続される第1のダイオードとを有する。前記第2の電力変換回路は、第3の接続点にて一端同士が接続され第4の接続点にて他端同士が接続されるように互いに並列接続される2つ以上の第2のスイッチング素子と、前記第3の接続点に接続される第2のインダクタと、カソードが前記第1のダイオードのカソードに接続されアノードが前記第3の接続点に接続される第2のダイオードとを有し、前記第4の接続点が前記第2の接続点に接続される。これにより、第1又は第2のスイッチング素子に流れる電流を小さくすることができるため、全体の損失を抑えることができる。本発明によれば、電源回路において損失を抑えて高効率化を図ることができる。図1は、本発明の実施形態の電源回路を示す図である。なお、図9に示す構成と同じ構成には同じ符号を付している。図1に示す電源回路1は、電力変換回路2第1の電力変換回路と、電力変換回路3第2の電力変換回路と、交流電源91と電力変換回路2、3との間に設けられるフィルタ回路92と、負荷102に並列接続されるコンデンサ101と、制御回路4と、ドライブ回路5とを備える。電力変換回路2は、接続点A第1の接続点にて一端同士が接続され接続点B第2の接続点にて他端同士が接続されるように互いに並列接続される2つのNチャネルのMOSFET66-1、6-2第1のスイッチング素子と、接続点Aに一端が接続されるインダクタ7第1のインダクタと、カソードがコンデンサ101の他端に接続されアノードが接続点Aに接続されるダイオード8第1のダイオードと、各MOSFET6のゲート-ソース間に設けられる抵抗9とを有する。電力変換回路3は、接続点C第3の接続点にて一端同士が接続され接続点D第4の接続点にて他端同士が接続されるように互いに並列接続される2つのNチャネルのMOSFET1010-1、10-2第2のスイッチング素子と、接続点Cに一端が接続されるインダクタ11第2のインダクタと、カソードがコンデンサ101の他端に接続されアノードが接続点Cに接続されるダイオード12第2のダイオードと、各MOSFET10のゲート-ソース間に設けられる抵抗13とを有する。なお、接続点B、Dはコンデンサ101の一端に接続され、コンデンサ101の一端はグランドに接続されている。フィルタ回路92は、コモンモードノイズやノーマルモードノイズを抑えるためのフィルタ回路であって、コイル14、15と、コンデンサ16~18とを有し、出力側一端コンデンサ17の一端がインダクタ7の他端に接続され、出力側他端コンデンサ17の他端がインダクタ11の他端に接続される。制御回路4は、MOSFET6-1、6-2を制御する制御信号GateQ1第1の制御信号とMOSFET10-1、10-2を制御する制御信号GateQ2第2の制御信号とを生成する。交流電源91の出力電圧の1周期のうちの半周期において、すなわち、フィルタ回路92に入力される交流電圧の1周期のうちの半周期において、制御信号GateQ2でMOSFET10-1、10-2をそれぞれ常時オンさせているときに制御信号GateQ1でMOSFET6-1、6-2を同時にオン、オフさせる、制御信号GateQ2でMOSFET10-1、10-2を同時にオン、オフさせているときに制御信号GateQ1でMOSFET6-1、6-2をそれぞれ常時オンさせる。また、交流電源91の出力電圧の1周期のうちの残りの半周期において、すなわち、フィルタ回路92に入力される交流電圧の1周期のうちの残りの半周期において、制御信号GateQ1でMOSFET6-1、6-2をそれぞれ常時オンさせているときに制御信号GateQ2でMOSFET10-1、10-2を同時にオン、オフさせる、制御信号GateQ1でMOSFET6-1、6-2を同時にオン、オフさせているときに制御信号GateQ2でMOSFET10-1、10-2をそれぞれ常時オンさせる制御信号GateQ2第2の制御信号を生成する。なお、例えば、交流電源91のHot端子の電圧が交流電源91のCold端子の電圧よりも高くなる期間を上記半周期とし、Cold端子の電圧がHot端子の電圧よりも高くなる期間を上記残りの半周期とする。ドライブ回路5は、制御信号GateQ1をMOSFET6-1、6-2のそれぞれのゲート端子制御端子に送ることにより制御信号GateQ1によりMOSFET6-1、6-2をそれぞれ駆動させる。また、ドライブ回路5は、制御信号GateQ2をMOSFET10-1、10-2のそれぞれのゲート端子制御端子に送ることにより制御信号GateQ2によりMOSFET10-1、10-2をそれぞれ駆動させる。このように、本実施形態の電源回路1は、2つのMOSFET6を互いに並列接続するとともに、2つのMOSFET10を互いに並列接続しているため、MOSFETがオン、オフしていない方の各MOSFETにおける1つあたりのMOSFETに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。例えば、MOSFET6、10のオン抵抗をそれぞれ0008[Ω]とし、MOSFET6、10のオン時にMOSFET6、10に流れる電流をそれぞれ12[Arms]とする。交流電源91のHot端子側にMOSFET6を1つのみ備え、Cold端子側にMOSFET10を1つのみ備える場合、MOSFET6又はMOSFET10がオンするときに発生する損失は008×12×12=1152[W]となる。一方、本実施形態の電源回路1では、MOSFETがオン、オフしていない方の各MOSFETにおける1つあたりのMOSFETに流れる電流が1/2になるため、各MOSFET6又は各MOSFET10がオンするときに発生する全体の損失は008×6×6×2=576[W]となる。また、本実施形態の電源回路1は、MOSFETがオン、オフしていない方の各MOSFETにおける1つあたりのMOSFETに流れる電流を小さくすることができるため、1つあたりのMOSFETの発熱を抑えることができる。すなわち、2つのMOSFET6を互いに並列接続するとともに、2つのMOSFET10を互いに並列接続しているため、MOSFET6又はMOSFET10に発生する熱を分散することができる。これにより、ヒートシンクやファンなどの冷却部品を削減することができるため、放熱対策にかかるコストを低減することができる。また、本実施形態の電源回路1は、MOSFET6-1、6-2が同時にオン、オフしているとき、MOSFET10-1、10-2が常時オンし、MOSFET10-1、10-2が同時にオン、オフしているとき、MOSFET6-1、6-2が常時オンするため、MOSFET6-1、6-2とMOSFET10-1、10-2とが互いに同じタイミングでオン、オフする場合に比べて、MOSFET6、10のスイッチング回数が低減され、ノイズを抑えることができる。図2は、制御回路4及びドライブ回路5をハードウェアで構成するときの一例を示す図である。図2に示す制御回路4は、ダイオード20、21と、抵抗22~31と、コンパレータ32、33と、インバータ回路34、35と、OR回路36、37と、PWM信号生成部38とを備える。すなわち、交流電源91のHot端子の電圧はダイオード20を介して抵抗22、23により分圧されコンパレータ32のマイナスの入力端子に入力される。一定電圧Vrefは抵抗24、25により分圧されコンパレータ32のプラスの入力端子に入力される。また、コンパレータ32の出力は抵抗26を介してコンパレータ32のプラスの入力端子に入力されるとともに、インバータ回路34に入力される。インバータ回路34の出力AはOR回路36の一方の入力端子に入力される。例えば、図3に示すように、交流電源91のHot端子の電圧がCold端子の電圧よりも大きく、かつ、閾値Vthよりも大きいとき、コンパレータ32の出力はローレベルであり、インバータ回路34の出力Aはハイレベルである。また、OR回路36の他方の入力端子にはPWM信号生成部38から出力されるPWM信号Spwmが入力される。PWM信号生成部38は、交流電源91の出力電圧Vac、交流電源91の出力電流Iac、及び電源回路1の出力電圧Voutなどに基づいて、出力電流Iacの位相が出力電圧Vacの位相に近づく一致するように、例えば、図3に示すようなPWM信号Spwmのデューティを制御する。OR回路36は、インバータ回路34の出力AとPWM信号Spwmとの論理和を制御信号GateQ2としてドライブ回路5に出力する。例えば、インバータ回路34の出力Aがハイレベルの間、図3に示すように、制御信号GateQ2もハイレベルになる。ドライブ回路5のアンプ39は、制御信号GateQ2をMOSFET10-1、10-2のそれぞれのゲート端子に出力する。制御信号GateQ2がハイレベルのとき、MOSFET10-1、10-2はそれぞれオンし、制御信号GateQ2がローレベルのとき、MOSFET10-1、10-2はそれぞれオフする。また、交流電源91のCold端子の電圧はダイオード21を介して抵抗27、28により分圧されコンパレータ33のマイナスの入力端子に入力される。一定電圧Vrefは抵抗29、30により分圧されコンパレータ33のプラスの入力端子に入力される。また、コンパレータ33の出力は抵抗31を介してコンパレータ33のプラスの入力端子に入力されるとともに、インバータ回路35に入力される。インバータ回路35の出力BはOR回路37の一方の入力端子に入力される。例えば、図3に示すように、交流電源91のCold端子の電圧がHot端子の電圧よりも大きく、かつ、閾値Vthよりも大きいとき、コンパレータ33の出力はローレベルであり、インバータ回路35の出力Bはハイレベルである。また、OR回路37の他方の入力端子にはPWM信号Spwmが入力される。OR回路37は、インバータ回路35の出力BとPWM信号Spwmとの論理和を制御信号GateQ1としてドライブ回路5に出力する。ドライブ回路5のアンプ40は、制御信号GateQ1をMOSFET6-1、6-2のそれぞれのゲート端子に出力する。制御信号GateQ1がハイレベルのとき、MOSFET6-1、6-2はそれぞれオンし、制御信号GateQ1がローレベルのとき、MOSFET6-1、6-2はそれぞれオフする。例えば、図3に示すように、交流電源91のHot端子の電圧がCold端子の電圧よりも大きく、かつ、閾値Vthよりも大きいとき、PWM信号Spwmが制御信号GateQ1として制御回路4から出力されるとともに、常時ハイレベルの制御信号GateQ2が制御回路4から出力される。このとき、ドライブ回路5は、制御信号GateQ1に基づいてMOSFET6-1、6-2を同時にオン、オフし、制御信号GateQ2に基づいてMOSFET10-1、10-2を常時オンする。また、図3に示すように、交流電源91のHot端子の電圧がCold端子の電圧よりも大きく、かつ、閾値Vthよりも小さいとき、又は、交流電源91のCold端子の電圧がHot端子の電圧よりも大きく、かつ、閾値Vthよりも小さいとき、PWM信号Spwmが制御信号GateQ1、GateQ2として制御回路4から出力される。このとき、ドライブ回路5は、制御信号GateQ1に基づいてMOSFET6-1、6-2をオン、オフするとともに、制御信号GateQ2に基づいてMOSFET10-1、10-2をオン、オフする。また、図3に示すように、交流電源91のCold端子の電圧がHot端子の電圧よりも大きく、かつ、閾値Vthよりも大きいとき、常時ハイレベルの制御信号GateQ1が制御回路4から出力されるとともに、PWM信号Spwmが制御信号GateQ2として制御回路4から出力される。このとき、ドライブ回路5は、制御信号GateQ1に基づいてMOSFET6-1、6-2を常時オンし、制御信号GateQ2に基づいてMOSFET10-1、10-2を同時にオン、オフする。このように制御回路4を構成することにより、MOSFET6、10のうち、一方のMOSFETを同時にオン、オフし、他方のMOSFETを常時オンさせることができる。また、交流電源91のHot端子の電圧とCold端子の電圧との大小をコンパレータ32、33で比較する際、抵抗26、31により不感帯ヒステリシス幅を設けているため、Hot端子の電圧及びCold端子の電圧が互いに同じような大きさのとき交流電源91の出力電圧Vacが中心付近にあるときに発生するチャタリングを防ぐことができる。なお、制御回路4は、ソフトウェアにより実現してもよい。すなわち、制御回路4は、例えば、プロセッサ例えば、マイコン、DSPDigitalSignalProcessor、又はFPGAFieldProgrammableGateArrayなど及びメモリを含み、メモリに格納されている、交流電源91のHot端子の電圧とCold端子の電圧との大小を比較するためのプログラムやPWM信号Spwmを生成するためのプログラムなどをプロセッサが実行することで実現してもよい。また、上記実施形態では、MOSFET6、10がそれぞれ2つずつ並列接続される構成であるが、例えば、図4に示すように、3つのMOSFET66-1~6-3を互いに並列接続するとともに、3つのMOSFET1010-1~10-3を互いに並列接続するなど、MOSFET6、10のそれぞれの数は特には限定されない。なお、各MOSFET6は全て制御信号GateQ1に基づいて駆動され、各MOSFET10は全て制御信号GateQ2に基づいて駆動されるものとする。また、上記実施形態では、MOSFET6、10にそれぞれ流れる電流を小さくして損失を低減するために、2つ以上のMOSFET6を互いに並列接続するとともに、2つ以上のMOSFET10を互いに並列接続する構成であるが、交流電源91のHot端子とコンデンサ101との間において2つ以上の電力変換回路2を互いに並列接続するとともに、交流電源91のCold端子とコンデンサ101との間において2つ以上の電力変換回路3を互いに並列接続するように構成してもよい。なお、ドライブ回路5は、制御信号GateQ1に基づいて各電力変換回路2のそれぞれのMOSFET6を駆動させ、制御信号GateQ2に基づいて各電力変換回路3のそれぞれのMOSFET10を駆動させるものとする。例えば、図5に示す電源回路50のように、交流電源91のHot端子とコンデンサ101との間において互いに並列接続される2つの電力変換回路2-1、2-2と、交流電源91のCold端子とコンデンサ101との間において互いに並列接続される2つの電力変換回路3-1、3-2とを備えてもよい。電力変換回路2-1第3の電力変換回路は、MOSFET6-1第3のスイッチング素子と、MOSFET6-1の一端に接続されるインダクタ7-1第3のインダクタと、カソードがコンデンサ101の一端に接続されアノードがMOSFET6-1の一端に接続されるダイオード8-1第3のダイオードとを有し、MOSFET6-1の他端がコンデンサ101の他端に接続される。電力変換回路2-2第4の電力変換回路は、MOSFET6-2第4のスイッチング素子と、MOSFET6-2の一端に接続されるインダクタ7-2第4のインダクタと、カソードがコンデンサ101の一端に接続されアノードがMOSFET6-2の一端に接続されるダイオード8-2第4のダイオードとを有し、MOSFET6-2の他端がコンデンサ101の他端に接続され、インダクタ7-1の他端がインダクタ7-2の他端と接続点E第5の接続点で接続される。また、電力変換回路3-1第5の電力変換回路は、MOSFET10-1第5のスイッチング素子と、MOSFET10-1の一端に接続されるインダクタ11-1第5のインダクタと、カソードがコンデンサ101に接続されアノードがMOSFET10-1に接続されるダイオード12-1第5のダイオードとを有し、MOSFET10-1の他端がコンデンサ101の他端に接続される。また、電力変換回路3-2第6の電力変換回路は、MOSFET10-2第6のスイッチング素子と、MOSFET10-2の一端に接続されるインダクタ11-2第6のインダクタと、カソードがコンデンサ101に接続されアノードがMOSFET10-2に接続されるダイオード12-2第6のダイオードとを有し、MOSFET10-2の他端がコンデンサ101の他端に接続され、インダクタ11-1の他端がインダクタ11-2の他端と接続点F第6の接続点で接続される。制御回路4は、MOSFET6-1、6-2を制御する制御信号第3の制御信号とMOSFET10-1、10-2を制御する制御信号第4の制御信号とを生成する。制御回路4は、MOSFET6-1、6-2をオン、オフさせる際、MOSFET6-1のゲート端子に入力される制御信号の位相と、MOSFET6-2のゲート端子に入力される制御信号の位相とを互いに180度ずらす。また、制御回路4は、MOSFET10-1、10-2をオン、オフさせる際、MOSFET10-1のゲート端子に入力される制御信号の位相と、MOSFET10-2のゲート端子に入力される制御信号の位相とを互いに180度ずらす。すなわち、制御回路4は、フィルタ回路92に入力される交流電圧の1周期のうちの半周期において、MOSFET10-1、10-2をそれぞれ常時オンさせているときMOSFET6-1、6-2を交互にオン、オフさせ、MOSFET10-1、10-2を交互にオン、オフさせているときMOSFET6-1、6-2をそれぞれ常時オンさせる。また、制御回路4は、フィルタ回路92に入力される交流電圧の1周期のうちの残りの半周期において、MOSFET6-1、6-2をそれぞれ常時オンさせているときMOSFET10-1、10-2を交互にオン、オフさせ、MOSFET6-1、6-2を交互にオン、オフさせているときMOSFET10-1、10-2を常時オンさせる。このように構成することにより、図1に示す電源回路1と同様に、複数のMOSFETを互いに並列接続させることで、MOSFETがオン、オフしていない方の各MOSFETにおける1つあたりのMOSFETに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。また、このように構成することにより、フィルタ回路92からみたときに電源回路50に流れる電流の周波数は2倍になるため、その分コイル14、15やコンデンサ16、17を小型化することができ、フィルタ回路92の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、各制御信号の周波数を1/2にすれば、電力変換回路2-1、2-2のMOSFET6-1、6-2や電力変換回路3-1、3-2のMOSFET10-1、10-2のスイッチング損失を半分に低減することができる。また、例えば、図6に示す電源回路60のように、交流電源91のHot端子とコンデンサ101との間において互いに並列接続される3つの電力変換回路2-1、2-2、2-3と、交流電源91のCold端子とコンデンサ101との間において互いに並列接続される3つの電力変換回路3-1、3-2、3-3とを備えてもよい。電力変換回路2-1第7の電力変換回路は、MOSFET6-1第7のスイッチング素子と、MOSFET6-1の一端に接続されるインダクタ7-1第7のインダクタと、カソードがコンデンサ101の一端に接続されアノードがMOSFET6-1の一端に接続されるダイオード8-1第7のダイオードとを有し、MOSFET6-1の他端がコンデンサ101の他端に接続される。電力変換回路2-2第8の電力変換回路は、MOSFET6-2第8のスイッチング素子と、MOSFET6-2の一端に接続されるインダクタ7-2第8のインダクタと、カソードがコンデンサ101の一端に接続されアノードがMOSFET6-2の一端に接続されるダイオード8-2第8のダイオードとを有し、MOSFET6-2の他端がコンデンサ101の他端に接続される。電力変換回路2-3第9の電力変換回路は、MOSFET6-3第9のスイッチング素子と、MOSFET6-3の一端に接続されるインダクタ7-3第9のインダクタと、カソードがコンデンサ101の一端に接続されアノードがMOSFET6-3の一端に接続されるダイオード8-3第9のダイオードとを有し、MOSFET6-3の他端がコンデンサ101の他端に接続され、インダクタ7-3の他端がインダクタ7-1、7-2の他端と接続点E第7の接続点で接続される。また、電力変換回路3-1第10の電力変換回路は、MOSFET10-1第10のスイッチング素子と、MOSFET10-1の一端に接続されるインダクタ11-1第10のインダクタと、カソードがコンデンサ101に接続されアノードがMOSFET10-1に接続されるダイオード12-1第10のダイオードとを有し、MOSFET10-1の他端がコンデンサ101の他端に接続される。また、電力変換回路3-2第11の電力変換回路は、MOSFET10-2第11のスイッチング素子と、MOSFET10-2の一端に接続されるインダクタ11-2第11のインダクタと、カソードがコンデンサ101に接続されアノードがMOSFET10-2に接続されるダイオード12-2第11のダイオードとを有し、MOSFET10-2の他端がコンデンサ101の他端に接続される。また、電力変換回路3-3第12の電力変換回路は、MOSFET10-3第12のスイッチング素子と、MOSFET10-3の一端に接続されるインダクタ11-3第12のインダクタと、カソードがコンデンサ101に接続されアノードがMOSFET10-3に接続されるダイオード12-3第12のダイオードとを有し、MOSFET10-3の他端がコンデンサ101の他端に接続され、インダクタ11-3の他端がインダクタ11-1、11-2の他端と接続点F第8の接続点で接続される。制御回路4は、MOSFET6-1~6-3を制御する制御信号第5の制御信号とMOSFET10-1~10-3を制御する制御信号第6の制御信号とを生成する。制御回路4は、MOSFET6-1~6-3をオン、オフさせる際、MOSFET6-1のゲート端子に入力される制御信号の位相と、MOSFET6-2のゲート端子に入力される制御信号の位相と、MOSFET6-3のゲート端子に入力される制御信号の位相とを互いに120度ずらす。また、制御回路4は、MOSFET10-1~10-3をオン、オフさせる際、MOSFET10-1のゲート端子に入力される制御信号の位相と、MOSFET10-2のゲート端子に入力される制御信号の位相と、MOSFET10-3のゲート端子に入力される制御信号の位相とを互いに120度ずらす。すなわち、制御回路4は、フィルタ回路92に入力される交流電圧の1周期のうちの半周期において、MOSFET10-1~10-3をそれぞれ常時オンさせている間、MOSFET6-1~6-3を順次オン、オフさせる、MOSFET10-1~10-3を順次オン、オフさせている間、MOSFET6-1~6-3をそれぞれ常時オンさせる。また、制御回路4は、フィルタ回路92に入力される交流電圧の1周期のうちの残りの半周期において、MOSFET6-1~6-3をそれぞれ常時オンさせている間、MOSFET10-1~10-3を順次オン、オフさせる、MOSFET6-1~6-3を順次オン、オフさせている間、MOSFET10-1~10-3をそれぞれ常時オンさせる。このように構成することにより、図1に示す電源回路1と同様に、複数のMOSFETを互いに並列接続させることで、MOSFETがオン、オフしていない方の各MOSFETにおける1つあたりのMOSFETに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。また、このように構成することにより、インダクタ7-1~7-3のうちの1つのインダクタに流れる電流やインダクタ11-1~11-3のうちの1つのインダクタに流れる電流を、図1に示す電源回路1のインダクタ7やインダクタ11に流れる電流に比べて、小さくすることができる。そのため、1つあたりのインダクタに流れる電流を小さくすることができるため、各インダクタのインダクタンス値を高めることができる。そのため、インダクタに流れる電流がゼロにならない連続動作モードで電源回路50、60を駆動させる場合であっても、各インダクタの直流重畳特性を大きくする必要がないため、各インダクタが大きくならず、回路全体の大型化を抑えることができる。また、上述のように、2つ以上の電力変換回路2を互いに並列接続するとともに、2つ以上の電力変換回路3を互いに並列接続する場合において、各電力変換回路2のそれぞれのダイオード8をMOSFETに替えるとともに、各電力変換回路3のそれぞれのダイオード12をMOSFETに替えてもよい。なお、例えば、ダイオード8と替えたMOSFETのゲート端子には、MOSFET6のゲート端子に入力される信号の反転信号が入力され、ダイオード12と替えたMOSFETには、MOSFET10のゲート端子に入力される信号の反転信号が入力されるものとする。例えば、図7に示す電源回路70のように、MOSFET6-1とコンデンサ101との間にMOSFET71-1第1のMOSFETを設け、MOSFET6-2とコンデンサ101との間にMOSFET71-2第2のMOSFETを設け、MOSFET10-1とコンデンサ101との間にMOSFET72-1第3のMOSFETを設け、MOSFET10-2とコンデンサ101との間にMOSFET72-2第4のMOSFETを設けてもよい。なお、MOSFET6-1、6-2のそれぞれのゲート端子に入力される制御信号の位相を互いに180度ずらすとともに、MOSFET10-1、10-2のそれぞれのゲート端子に入力される制御信号の位相を互いに180度ずらしてもよい。このように構成することにより、フィルタ回路92からみたときに電源回路50に流れる電流の周波数は2倍になるため、その分コイル14、15やコンデンサ16、17を小型化することができ、フィルタ回路92の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、制御信号GateQ1、GateQ2のそれぞれの周波数を1/2にすれば、MOSFET6-1、6-2やMOSFET10-1、10-2のスイッチング損失を半分に低減することができる。また、例えば、図8に示す電源回路80のように、MOSFET6-1とコンデンサ101との間にMOSFET81-1第5のMOSFETを設け、MOSFET6-2とコンデンサ101との間にMOSFET81-2第6のMOSFETを設け、MOSFET6-3とコンデンサ101との間にMOSFET81-3第7のMOSFETを設け、MOSFET10-1とコンデンサ101との間にMOSFET82-1第8のMOSFETを設け、MOSFET10-2とコンデンサ101との間にMOSFET82-2第9のMOSFETを設け、MOSFET10-3とコンデンサ101との間にMOSFET82-3第10のMOSFETを設けてもよい。なお、MOSFET6-1~6-3のそれぞれのゲート端子に入力される制御信号の位相を互いに120度ずらすとともに、MOSFET10-1~10-3のそれぞれのゲート端子に入力される制御信号の位相を互いに120度ずらしてもよい。このように、ダイオード8、12をそれぞれMOSFETに替えた電源回路70又は電源回路80は、各MOSFET71又は各MOSFET81及び各MOSFET10と、各MOSFET72又は各MOSFET82及び各MOSFET6とを交互にオン、オフさせることにより負荷102側の直流電力を交流に変換しフィルタ回路92を介して交流電源91へ供給することができる。すなわち、各MOSFETをインバータ回路として機能させることにより、電源回路70又は電源回路80を双方向のAC/DC回路として動作させることができる。なお、図7に示す電源回路70において、負荷102から交流電源91へ電力を供給する際、MOSFET71-1、71-2及びMOSFET10-1、10-2のそれぞれのゲート端子に入力される信号の位相を互いに180度ずらすとともに、MOSFET72-1、72-2及びMOSFET6-1、6-2のそれぞれのゲート端子に入力される信号の位相を互いに180度ずらしてもよい。このように構成することにより、フィルタ回路92からみたときに電源回路70に流れる電流の周波数は2倍になるため、その分コイル14、15やコンデンサ16、17を小型化することができ、フィルタ回路92の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、制御信号GateQ1、GateQ2のそれぞれの周波数を1/2にすれば、MOSFET6-1、6-2、71-1、71-2やMOSFET10-1、10-2、72-1、72-2のスイッチング損失を半分に低減することができる。また、上記実施形態における各MOSFET例えば、MOSFET6-1、10-1やMOSFET71-1、72-1などは、それぞれ、IGBTInsulateGateBipolarTransistorなど比較的オン抵抗が小さい他のスイッチング素子に替えてもよい。なお、各MOSFETをIGBT等ボディダイオードを持たず逆耐圧を持たない素子に替える場合、それらスイッチング素子にそれぞれダイオードを並列接続する必要がある。