"基板と、前記基板の一面に配置された電極パッドと、前記電極パッドを露出するように、前記基板の一面に設けられた絶縁膜と、前記電極パッド上に設けられた第1のバンプ電極と、前記絶縁膜上に設けられた第2のバンプ電極と、を有する半導体チップであって、前記第2のバンプ電極は、前記第1のバンプ電極よりも小さい径で構成されることを特徴とする半導体チップ。前記第1及び第2のバンプ電極は、上面側にそれぞれはんだ層を有しており、前記第1のバンプ電極を構成する前記はんだ層である第1のはんだ層は、前記第2のバンプ電極を構成する前記はんだ層である第2のはんだ層よりもはんだ量が多いことを特徴とする請求項1に記載の半導体チップ。前記第1及び第2のはんだ層は、表面張力により溶融された状態において円弧状の凸形状とされており、前記円弧状の凸形状とされた前記第1のはんだ層の頂部は、前記円弧状の凸形状とされた前記第2のはんだ層の頂部と略同じ高さに配置されることを特徴とする請求項2に記載の半導体チップ。前記第1のバンプ電極は、前記電極パッド上に設けられ、かつ前記第1のはんだ層が配置される第1のはんだ形成面を有する第1のバンプ電極本体を含み、前記第1のバンプ電極は、前記絶縁膜上に設けられ、かつ前記第2のはんだ層が配置される第2のはんだ形成面を有する第2のバンプ電極本体を含み、前記第2のバンプ電極本体の径は、前記第1のバンプ電極本体の径よりも小さいことを特徴とする請求項2または3記載の半導体チップ。前記第1のバンプ電極は、ファンクションバンプであり、前記第2のバンプ電極は、サポートバンプであることを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体チップ。前記基板の一面の反対側に位置する前記基板の他の面に、前記電極パッドと対向するように配置された第1の裏面バンプと、前記基板の他面に、前記第2のバンプ電極と対向するように配置された第2の裏面バンプと、前記基板を貫通し、一端が前記電極パッドと接続され、他端が前記第1の裏面バンプと接続された貫通電極と、を有することを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体チップ。請求項2ないし6のうち、いずれか1項記載の半導体チップと、前記第1のはんだ層により、前記第1のバンプ電極と接続される第1の接続パッド、及び前記第2のはんだ層により、前記第2のバンプ電極と接続される第2の接続パッドを有する配線基板と、を含むことを特徴とする半導体装置。複数の請求項6記載の半導体チップと、前記第1のはんだ層により、前記第1のバンプ電極と接続される第1の接続パッド、及び前記第2のはんだ層により、前記第2のバンプ電極と接続される第2の接続パッドを有する配線基板と、を含み、複数の前記半導体チップは、前記配線基板上に積み重ねて実装されていることを特徴とする半導体装置。しかしながら、ダミーバンプ用の電極パッドを設けずに、半導体チップ上に形成されたパッシベーション膜絶縁膜上にダミーバンプを配置した場合、電極パッド上に形成されるファンクションバンプとパッシベーション膜上に形成されるダミーバンプとの高さが、パッシベーション膜の厚さ分バラツク恐れがあった。また、ファンクションバンプとダミーバンプとの間の高さのバラツキによって、ファンクションバンプと配線基板とを接合するはんだにくびれが生じるため、良好に接合させることが困難となり、電気的接続信頼性が低下してしまうという問題があった。また、特許文献2に記載の半導体チップの製造方法では、新たに表面保護膜を平坦化する工程が必要となるため、半導体チップのコストアップにつながってしまう。本発明の一観点によれば、基板と、前記基板の一面に配置された電極パッドと、前記電極パッドを露出するように、前記基板の一面に設けられた絶縁膜と、前記電極パッド上に設けられた第1のバンプ電極と、前記絶縁膜上に設けられた第2のバンプ電極と、を有する半導体チップであって、前記第2のバンプ電極は、前記第1のバンプ電極よりも小さい径で構成されることを特徴とする半導体チップが提供される。本発明の半導体チップによれば、絶縁膜上に設けられた第2のバンプ電極の径を、電極パッド上に設けられた第1のバンプ電極の径よりも小さく構成することで、第1のバンプ電極を構成するはんだ層のはんだ量よりも第2のバンプ電極を構成するはんだ層のはんだ量が少なくなる。このため、第1及び第2のはんだ層を溶融させた際、第1のバンプ電極を構成し、かつ円弧状の凸形状とされたはんだ層の厚さ高さよりも第2のバンプ電極を構成し、かつ円弧状の凸形状とされたはんだ層の厚さ高さを薄く低くすることが可能となる。これにより、第2のバンプ電極単体の高さが、第1のバンプ電極単体の高さよりも低くなるため、第2のバンプ電極を構成するはんだ層の頂部第2のバンプ電極の頂部と、電極パッド上に配置された第1のバンプ電極を構成するはんだ層の頂部第1のバンプ電極の頂部とを略同じ高さにすることが可能となる。したがって、絶縁膜の厚さ形成位置に起因する第1及び第2のバンプ電極の頂部の位置のバラツキを低減することが可能になると共に、第1及び第2のバンプ電極の頂部の位置を略同じ高さにすることが可能となる。また、第1及び第2のバンプ電極の頂部の位置のバラツキが低減されることにより、第1のバンプ電極を構成するはんだ層にくびれやボイド等が発生することを抑制可能となるので、第1のバンプ電極と他の基板例えば、半導体チップや配線基板とをフリップチップ接合した際の電気的接続信頼性を向上させることができる。さらに、絶縁膜を平坦化する必要がないため、絶縁膜を平坦化する工程を行う必要がない。よって、半導体チップのコストアップを抑制できる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体チップ及び半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1実施の形態に係る半導体装置の断面図である。図1を参照するに、第1の実施の形態の半導体装置10は、配線基板11と、外部接続端子12と、半導体チップ14と、第1の封止樹脂15と、第2の封止樹脂16と、を有する。配線基板11は、基板本体21と、第1の接続パッド22と、第2の接続パッド23と、第1のソルダーレジスト25と、外部接続用パッド26と、第2のソルダーレジスト27と、配線パターン29と、を有する。基板本体21は、板状とされており、平坦な面とされた一面21a及び他面21bを有する。基板本体21としては、例えば、厚さが0.2mmのガラスエポキシ基板を用いることができる。第1の接続パッド22は、半導体チップ14を構成する第1のバンプ電極41と接続されるパッドである。第1の接続パッド22は、第1のバンプ電極41と対向し、かつ第1のバンプ電極41が接続される搭載面22aを有する。第1の接続パッド22は、基板本体21の一面21aの中央部に設けられている。第1の接続パッド22は、X方向と直交するY方向図2参照に対して列状第1の実施の形態の場合、2列に配置されている。なお、図示してはいないが、第1の接続パッド22は、基板本体21の一面21aの外周部にも設けられている。第2の接続パッド23は、半導体チップ14の外周部に配置された第2のバンプ電極42と対向するように、基板本体21の一面21aの外周部に設けられている。第2の接続パッド23は、第2のバンプ電極42と対向し、かつ第2のバンプ電極42が接続される搭載面23aを有する。第1のソルダーレジスト25は、第1及び第2の接続パッド22,23を露出するように、基板本体21の一面21aに設けられている。第1のソルダーレジスト25は、第1及び第2の接続パッド22,23を露出する開口部を有する。外部接続用パッド26は、基板本体21の他面21b基板本体21の一面21aの反対側に位置する面に設けられている。第2のソルダーレジスト27は、外部接続用パッド26を露出するように、基板本体21の他面21bに設けられている。第2のソルダーレジスト27は、外部接続用パッド26を露出する開口部を有する。配線パターン29は、基板本体21に内設されている。配線パターン29は、一方の端が第1の接続パッド22と接続されており、他方の端が外部接続用パッド26と接続されている。これにより、配線パターン29は、第1の接続パッド22と外部接続用パッド26とを電気的に接続している。外部接続端子12は、外部接続用パッド26に設けられている。外部接続端子12は、外部接続用パッド26を介して、第1の接続パッド22と電気的に接続されている。外部接続端子12としては、例えば、はんだボールを用いることができる。図2は、配線基板に実装される前のはんだ層が溶融された半導体チップの平面図図1に示す半導体チップを上下反転させた状態ではんだ層を溶融させたときの平面図であり、図3は、図2に示す半導体チップのA-A線方向の断面図である。また、図4は、図3に示す半導体チップのうち、領域Bに対応する部分を拡大した断面図である。図1及び図3を参照するに、半導体チップ14は、基板35と、電極パッド36と、絶縁膜37と、第1のバンプ電極41と、第2のバンプ電極42と、を有する。基板35は、基板本体45と、回路素子層46と、を有する。基板本体45は、矩形とされており、例えば、半導体基板を用いることができる。回路素子層46は、基板本体45の一面45aに設けられている。回路素子層46は、トランジスタ図示せずや所定の回路例えば、記憶回路等を有しており、多層配線構造とされている。電極パッド36は、所定の回路例えば、記憶回路等に対して電源、グラウンド、及び信号等の入出力を行う為のパッドである。電極パッド36は、回路素子層46の一面46a基板35の一面35aに配置されている。図2を参照するに、電極パッド36は、回路素子層46の一面46aの中央部に2列で配置されると共に、該中央部に配置された電極パッド列に沿って外周部にも配置されている。電極パッド36は、回路素子層46に設けられたトランジスタ図示せずと電気的に接続されている。絶縁膜37は、電極パッド36を露出するように、回路素子層46の一面46aに設けられている。絶縁膜37は、回路素子層46を保護するための膜パッシべーション膜である。絶縁膜37は、その厚さが電極パッド36の厚さよりも厚くなるように構成されている。図4を参照するに、第1のバンプ電極41は、ファンクションバンプであり、第1のバンプ電極本体48と、第1のはんだ層49と、を有する。第1のバンプ電極本体48は、電極パッド36の上面36aに、UBMUnderBarrierMetal膜55と、UBM膜55上に積層されたCuピラー56と、が順次積層された構成とされている。第1のバンプ電極本体48は、円柱形状とされている。第1のバンプ電極本体48は、第1のはんだ層49が形成され、かつ平坦な円形面とされた第1のはんだ形成面48aCuピラー56の上面56aを有する。第1のはんだ層49は、配線基板11に設けられた第1の接続パッド22の搭載面22aと対向する第1のはんだ形成面48aに設けられている。第1のはんだ層49は、所定温度でリフローされることで、溶融したはんだが表面張力により中央部位が盛り上がるため、円弧状の凸形状とされている。図1に示すように、配線基板11に半導体チップ14をフリップチップ実装する際、第1のはんだ層49は、第1の接続パッド22の搭載面22aと接続される。これにより、半導体チップ14は、配線基板11と電気的に接続される。図2を参照するに、第2のバンプ電極42は、サポートバンプであり、絶縁膜37の表面37aのうち、中央部に配置された第1のバンプ電極41のパッド列の外側の位置と、外周部に配置された第1のバンプ電極41の近傍の位置と、に設けられている。第2のバンプ電極42は、基板本体21の一面21aに対する半導体チップ14の傾きの抑制と、第1のバンプ電極41と配線基板11の第1の接続パッド22との間の電気的接続信頼性を向上させることができる。また、絶縁膜37の表面37aに第2のバンプ電極42を形成することで、半導体チップ14に第2のバンプ電極42と接続される電極パッドサポートバンプ用電極パッドを設ける必要がなくなるため、半導体チップのチップサイズの大型化を抑制できる。図4を参照するに、第2のバンプ電極42は、第2のバンプ電極本体51と、第2のはんだ層52と、を有する。第2のバンプ電極本体51は、絶縁膜37の表面37aのうち、第2の接続パッド23の搭載面23aと対向する面に配置されたUBM膜58と、UBM膜58上に積層されたCuピラー59と、が順次積層された構成とされている。第2のバンプ電極本体51は、円柱形状とされている。第2のバンプ電極本体51は、第2のはんだ層52が形成され、かつ平坦な円形面とされた第2のはんだ形成面51aCuピラー59の上面59aを有する。また、第2のバンプ電極本体51の直径R2第2のバンプ電極42の径は、第1のバンプ電極本体48の直径R1第1のバンプ電極41の径よりも小さくなるように構成されている。第1のバンプ電極本体48,51の直径R1,R2は、絶縁膜37の厚さに依存するが、具体的には、電極パッド36の上面36aに形成された絶縁膜37の厚さM3が5μmの場合、例えば、第1のバンプ電極本体48の直径R1を51μm、第2のバンプ電極本体51の直径R2を45μmとすることができる。このように、第2のバンプ電極本体51の直径R2を第1のバンプ電極本体48の直径R1よりも小さくすることで、第2のはんだ形成面51aの面積を第1のはんだ形成面48aの面積よりも小さくすることができる。ところで、半導体チップ14を製造する場合、第1及び第2のバンプ電極41,42は、同時に形成一括形成する。これにより、第1のバンプ電極41のUBM膜55の厚さと第2のバンプ電極42のUBM膜58の厚さとが等しくなると共に、第1のバンプ電極41のCuピラー56の厚さと第2のバンプ電極42のCuピラー59の厚さとが等しくなる。言い換えれば、第1のバンプ電極41を構成する第1のバンプ電極本体48の高さと、第2のバンプ電極42を構成する第2のバンプ電極本体51の高さと、が等しくなる。第2のはんだ層52は、配線基板11に設けられた第2の接続パッド23の搭載面23aと対向する第2のはんだ形成面51aに設けられている。第2のはんだ層52は、所定温度でリフローされることで、溶融したはんだが表面張力により中央部位が盛り上がるため、円弧状の凸形状とされている。図1に示すように、配線基板11に半導体チップ14をフリップチップ実装する際、第2のはんだ層52は、第2の接続パッド23の搭載面23aと接続される。ところで、先に説明したように、第2のはんだ形成面51aの面積は、第1のはんだ形成面48aの面積よりも小さい。このため、第1のはんだ形成面48aに形成されるはんだ量よりも第2のはんだ形成面51aに形成されるはんだ量の方が少なくなる。よって、円弧状とされた第1のはんだ層49の厚さM1第1のはんだ層49の頂部49Aにおける第1のはんだ層49の厚さよりも円弧状とされた第2のはんだ層52の厚さM2第2のはんだ層52の頂部52Aにおける第2のはんだ層52の厚さが薄くなる。したがって、第2のバンプ電極42の高さH2を、第1のバンプ電極41の高さH1よりも低くすることが可能となる。これにより、電極パッド36の上面36aよりも上方に位置する絶縁膜37の表面37aに配置された第2のバンプ電極42を構成する第2のはんだ層52の頂部52Aと、電極パッド36の上面36aに配置された第1のバンプ電極41を構成する第1のはんだ層49の頂部49Aとを略同じ高さにすることが可能となる。したがって、絶縁膜37のうち、電極パッド36の上面36aに形成された部分の厚さM3に起因する第1及び第2のバンプ電極41,42の頂部41A,42A第1のはんだ層49,52の頂部49A,52Aの高さ方向における位置のバラツキを低減することが可能になると共に、第1及び第2のバンプ電極41,42の頂部41A,42Aの位置を略同じ高さにすることが可能となる。また、第1及び第2のバンプ電極41,42の頂部41A,42Aの高さ方向における位置のバラツキが低減されることにより、第1のバンプ電極41を構成する第1のはんだ層49にくびれやボイド等が発生することを抑制可能となるので、第1のバンプ電極41と配線基板11の第1の接続パッド22とをフリップチップ接合した際の電気的接続信頼性フリップチップ接合の信頼性を向上させることができる。また、第2のバンプ電極本体51の直径R2が小さくなればなるほど、回路素子層46に形成されたチップ信号系回路との寄生容量を低減することができる。この寄生容量の低減は、回路素子層46の一面46a側に位置する第2のバンプ電極本体51の断面積第2のバンプ電極本体51を回路素子層46の一面46aに平行な面で切断した際の断面積が小さくなることに起因する。さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプファンクションバンプとダミーバンプの高さを均一化する特許文献2特開2000-243785号公報に記載の方法とは異なり、絶縁膜37を平坦化する必要がないため、半導体チップ14のコストアップを抑制できる。図1を参照するに、第1の封止樹脂15は、配線基板11と半導体チップ14との隙間を充填するように設けられている。第1の封止樹脂15は、第1のバンプ電極41と第1の接続パッド22との接合部分、及び第2のバンプ電極42と第2の接続パッド23との接合部分を保護する機能を有する。また、第1の封止樹脂15は、第2の封止樹脂16が配線基板11と半導体チップ14との隙間に入り込んで、配線基板11と半導体チップ14との間にボイドが発生することを抑制する機能も有する。第1の封止樹脂15としては、例えば、アンダーフィル樹脂を用いることができる。第2の封止樹脂16は、半導体チップ14及び第1の封止樹脂15を覆うように、配線基板11の一面に設けられている。これにより、第2の封止樹脂16は、半導体チップ14を封止している。第2の封止樹脂16の上面16aは、平坦な面とされている。第2の封止樹脂16としては、例えば、モールド樹脂を用いることができる。第1の実施の形態の半導体チップ及び半導体装置によれば、基板35の一面35aに設けられた電極パッド36と、電極パッド36の一部を露出するように、基板35の一面35aに設けられた絶縁膜37と、電極パッド36の上面36aに設けられ、かつ第1のバンプ電極本体48及び第1のはんだ層49が順次積層された構造の第1のバンプ電極41と、絶縁膜37の表面37aに配置され、かつ第1のバンプ電極本体48の直径R1よりも小さい直径R2とされた第2のバンプ電極本体51、及び第2のはんだ層52が順次積層された構造の第2のバンプ電極42と、を有することにより、第2のバンプ電極本体51の第2のはんだ形成面51aの面積が、第1のバンプ電極本体48の第1のはんだ形成面48aの面積よりも小さくなる。このため、第1のはんだ形成面48aに形成されるはんだ量よりも第2のはんだ形成面51aに形成されるはんだ量の方が少なくなるので、円弧状の凸形状とされた第1のはんだ層49の厚さM1第1のはんだ層49の頂部49Aにおける第1のはんだ層49の厚さよりも円弧状の凸形状とされた第2のはんだ層52の厚さM2第2のはんだ層52の頂部52Aにおける第2のはんだ層52の厚さが薄くなる。つまり、第2のバンプ電極42の高さH2を、第1のバンプ電極41の高さH1よりも低くすることが可能となる。これにより、電極パッド36の上面36aよりも上方に位置する絶縁膜37の表面37aに配置された第2のバンプ電極42を構成する第2のはんだ層52の頂部52Aと、電極パッド36の上面36aに配置された第1のバンプ電極41を構成する第1のはんだ層49の頂部49Aとを略同じ高さにすることが可能となる。したがって、絶縁膜37のうち、電極パッド36の上面36aに形成された部分の厚さM3に起因する第1及び第2のバンプ電極41,42の頂部41A,42A第1のはんだ層49,52の頂部49A,52Aの高さ方向における位置のバラツキを低減することが可能になると共に、第1及び第2のバンプ電極41,42の頂部41A,42Aの位置を略同じ高さにすることが可能となる。また、第1及び第2のバンプ電極41,42の頂部41A,42Aの高さ方向における位置のバラツキが低減されることにより、第1のバンプ電極41を構成する第1のはんだ層49にくびれやボイド等が発生することを抑制可能となるので、第1のはんだ層49を介して、第1のバンプ電極41と配線基板11の第1の接続パッド22とをフリップチップ接合した際の電気的接続信頼性フリップチップ接合の信頼性を向上させることができる。また、第2のバンプ電極本体51の直径R2が小さくなればなるほど、回路素子層46に形成されたチップ信号系回路との寄生容量を低減することができる。さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプファンクションバンプとダミーバンプの高さを均一化する特許文献2特開2000-243785号公報に記載の方法とは異なり、絶縁膜37を平坦化する必要がないため、半導体チップ14のコストアップを抑制できる。図5~図17は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図5~図12に示す構造体の切断面は、図4に示す半導体チップ14の切断面に対応している。図5~図12において、図4に示す半導体チップ14と同一構成部分には、同一符号を付す。また、図13~図17に示す構造体の切断面は、図1に示す半導体装置10の切断面に対応している。図13~図17において、図1に示す半導体装置10と同一構成部分には、同一符号を付す。なお、図5~図12では、半導体チップ14の一部に対応する切断面のみを図示しているが、実際には、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシングラインを有したウェハ基板本体45に複数の半導体チップ14を形成後、ダイシングラインを切断して複数の半導体チップ14を個片化することで、半導体チップ14を製造する。図5~図17を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。また、第1の実施の形態の半導体チップ14の製造方法については、半導体装置10の製造方法を説明していく中で、図5~図12を参照して説明する。始めに、図5に示す工程では、基板本体45として半導体基板例えば、単結晶シリコン基板を準備し、周知の手法により、基板本体45の一面45aに回路素子層46を形成することで、基板本体45及び回路素子層46よりなる基板35を形成する。このとき、回路素子層46は、トランジスタ図示せずや所定の回路例えば、記憶回路等を有した多層配線構造体となるように形成する。次いで、周知の手法により、回路素子層46の上面46a基板35の一面35aに、回路素子層46を構成するトランジスタ図示せずや所定の回路と電気的に接続された電極パッド36を形成する。電極パッド36の材料としては、例えば、Alを用いることができる。次いで、周知の手法により、電極パッド36の上面36aの一部第1のバンプ電極41が配置される部分を露出する開口部37Aを有した絶縁膜37保護膜を形成する。これにより、電極パッド36の上面36aの一部には、絶縁膜37が形成される。この部分の絶縁膜37の厚さM3は、例えば、5μmとすることができる。次いで、図6に示す工程では、絶縁膜37の表面37a、及び開口部37Aの内面開口部37Aに露出された電極パッド36の上面36aも含むを覆うUBM膜65を形成する。具体的には、スパッタ法により、Ti膜と、Cu膜と、を順次成膜することで、Ti/Cu積層膜よりなるUBM膜65を形成する。UBM膜65は、後述する図11に示す工程において、パターニングされることで、図4に示すUBM膜55,58となる。つまり、UBM膜65は、UBM膜55,58の母材となる膜である。次いで、図7に示す工程では、UBM膜65の表面65aを覆うレジスト膜67を塗布する。レジスト膜67の厚さは、例えば、20μmとすることができる。次いで、図8に示す工程では、第1のバンプ電極41図11参照の形成領域に対応する第1の遮光部73、第2のバンプ電極42図11参照の形成領域に対応する第2の遮光部74、及び露光装置図示せずの光を透過させる光透過部72を含む露光用マスク71レチクルを介して、図7に示す構造体に設けられたレジスト膜67を露光処理する。図8では、レジスト膜67としてネガ型レジスト膜を用いた場合を例に挙げて図示している。ネガ型レジスト膜は、光が照射された部分が現像処理後に残存する。また、図7に示す工程において、ポジ型レジスト膜を用いてレジスト膜67を形成してもよい。この場合、図8に示す工程において、現像工程において、光が照射された部分のレジスト膜67が除去されるので、図8に示す露光用マスク71とは別の露光用マスクを準備する。なお、図8では、第1の遮光部73の形状が第1のバンプ電極41を平面視した形状と同じであると共に、第2の遮光部74の形状が第2のバンプ電極42を平面視した形状と同じ場合を例に挙げて図示したが、実際には、縮小露光法を用いて、露光処理を行う。よって、実際の露光用マスク71に形成された第1の遮光部73の形状は、第1のバンプ電極41を平面視した形状よりも大きく、また、第2の遮光部74の形状は、第2のバンプ電極42を平面視した形状よりも大きい。次いで、露光処理されたレジスト膜67を現像処理することで、レジスト膜67に、電極パッド36上に形成されたUBM膜65の表面65aを露出し、かつ円柱形状とされた第1の開口部67Aと、絶縁膜37上に形成されたUBM膜65の表面65aを露出し、かつ円柱形状とされた第2の開口部67Bと、を一括形成する。このとき、第2の開口部67Bの直径R4が、第1の開口部67Aの直径R3よりも小さくなるように、第1及び第2の開口部67A,67Bを形成する。第1の開口部67Aの直径R3は、図4に示す第1のバンプ電極本体48の直径R1と等しい。また、第2の開口部67Bの直径R4は、図4に示す第2のバンプ電極本体51の直径R2と等しい。なお、図8では、露光処理後に、第1及び第2の開口部67A,67Bが形成されるように、図示されているが、実際には、露光用マスク71を用いた露光処理後に、露光されたレジスト膜67を現像することで、図8に示す第1及び第2の開口部67A,67Bが形成される。また、図8に示す工程では、露光用マスク71を変更することで、直径の異なる第1及び第2の開口部67A,67Bを容易に形成することができる。次いで、図9に示す工程では、UBM膜65を給電層とする電解めっき法により、第1の開口部67Aに露出されたUBM膜65の表面65a、及び第2の開口部67Bに露出されたUBM膜65の表面65aに、それぞれCuめっき膜77と、めっきはんだ78と、を順次形成する。これにより、第1の開口部67Aに露出されたUBM膜65の表面65aに形成されたCuめっき膜77よりなるCuピラー56と、第2の開口部67Bに露出されたUBM膜65の表面65aに形成されたCuめっき膜77よりなり、Cuピラー56の高さH3と同じ高さH4とされ、かつCuピラー56の直径R1よりも小さい直径R2とされたCuピラー59と、が同時に形成される。また、図9に示す工程では、Cuピラー56の上面56aに配置されためっきはんだ78よりなる第1のはんだ層49と、Cuピラー59の上面59aに配置されためっきはんだ78よりなり、かつ第1のはんだ層49と同じ厚さとされた第2のはんだ層52と、が同時に形成される。先に説明したように、Cuピラー56の直径R1がCuピラー59の直径R2よりも大きいため、Cuピラー56の上面56aに形成されるはんだの量の方がCuピラー59の上面59aに形成されるはんだの量よりも多くなる。また、この段階では、第1及び第2のはんだ層49,52は、一定の厚さを有した層状とされており、第2のはんだ層49の上面は、第1のはんだ層52の上面よりも上方に配置されている。次いで、図10に示す工程では、図9に示すレジスト膜67を除去する。これにより、UBM膜65の表面65aが露出される。次いで、図11に示す工程では、図10に示すUBM膜65をエッチバックしてCuピラー56,59の下方のみにUBM膜65を残存させることで、UBM膜55,58を形成する。これにより、電極パッド36の上面36aに、UBM膜55と、Cuピラー56と、はんだ層49と、が順次積層された第1のバンプ電極41が形成されると共に、絶縁膜37の上面37aに、UBM膜58と、Cuピラー59と、はんだ層52と、が順次積層された第のバンプ電極42が形成される。この段階においても、第1及び第2のはんだ層49,52は、一定の厚さを有した層状とされており、第2のはんだ層49の上面は、第1のはんだ層52の上面よりも上方に配置されている。次いで、図12に示す工程では、半導体チップを所定の温度例えば、240°Cで加熱することで、第1及び第2のはんだ層49,52を溶融させるリフローさせる。これにより、第1の実施の形態の半導体チップ14が製造される。このように、第1及び第2のはんだ層49,52を溶融させることで、表面張力により、第1及び第2のはんだ層49,52は、円弧状に突出する凸形状となる。また、先に説明したように、Cuピラー56の上面56aに形成されるはんだの量の方がCuピラー59の上面59aに形成されるはんだの量よりも多いため、図12に示す工程では、第2のはんだ層52の頂部52Aの位置と第1のはんだ層49の頂部49Aの位置とを略同じ高さにすることが可能となる。したがって、絶縁膜37のうち、電極パッド36の上面36aに形成された部分の厚さM3に起因する第1及び第2のバンプ電極41,42の頂部41A,42A第1のはんだ層49,52の頂部49A,52Aの高さ方向における位置のバラツキを低減することが可能になると共に、第1及び第2のバンプ電極41,42の頂部41A,42Aの位置を略同じ高さに揃えることが可能となる。また、第2のバンプ電極本体51の直径R2が小さくなればなるほど、回路素子層46に形成されたチップ信号系回路との寄生容量を低減することができる。さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプファンクションバンプとダミーバンプの高さを均一化する特許文献2特開2000-243785号公報に記載の方法とは異なり、絶縁膜37を平坦化する必要がなく、また、新たな工程を追加する必要がないため、半導体チップ14のコストアップを抑制できる。次いで、図13に示す工程では、ダイシングラインDにより区画された複数の配線基板形成領域Cを有した基板本体83を準備する。基板本体83は、後述する図16に示す工程において、個片化されることで、先に説明した図1に示す基板本体21となる。つまり、基板本体83は、基板本体21の母材である。次いで、各配線基板形成領域Cに、周知の手法により、基板本体83の一面83aに配置された第1の接続パッド22、第2の接続パッド23、及び第1のソルダーレジスト25と、基板本体83の他面83bに配置された外部接続用パッド26及び第2のソルダーレジスト27と、基板本体83に内設され、かつ第1の接続パッド22及び外部接続用パッド26と電気的に接続された配線パターン29と、を形成する。これにより、各配線基板形成領域Cに配線基板11が形成された配線母基板84が製造される。なお、この段階では、複数の配線基板11は、個片化されておらず、連結されている。次いで、図14に示す工程では、図12に示す半導体チップ14を上下反転させた後、配線基板11に対してフリップチップ接続する。具体的には、図12に示す半導体チップ14の裏面14aを図示しないボンディングツールで吸着保持し、半導体チップ14を240°C程度の高温で加熱した状態で荷重を印加することで、配線基板11に対して半導体チップ14がフリップチップ実装される。これにより、第1の接続パッド22の搭載面22aに、円弧状の凸形状とされた第1のはんだ層49を介して、第1のバンプ電極本体48が接続されると共に、第2の接続パッド23の搭載面23aに、円弧状の凸形状とされた第2のはんだ層52を介して、第2のバンプ電極本体51が接続される。このように、円弧状の凸形状とされた第1及び第2のはんだ層49,52により、頂部41A,42Aの高さ方向における位置のバラツキが低減された第1及び第2のバンプ電極41,42と、基板本体83の一面83aに形成された第1及び第2の接続パッド22,23とを接続することで、フリップチップ接続する際に、配線基板11に対して半導体チップ14が傾斜することを抑制可能になると共に、第1のバンプ電極41を構成する第1のはんだ層49にくびれやボイド等が発生することを抑制可能となる。これにより、第1のバンプ電極41と第1の接続パッド22とを良好にフリップチップ接続することが可能となるので、半導体チップ14と配線基板11との間の電気的接続信頼性を向上させることできる。つまり、半導体装置10の信頼性向上や製造歩留向上を図ることができる。次いで、半導体チップ14と配線基板11との隙間を充填する第1の封止樹脂15を形成する。具体的には、例えば、毛細管現象により、半導体チップ14の側壁にアンダーフィル樹脂を滴下することで、半導体チップ14と配線基板11との隙間をアンダーフィル樹脂で充填する。その後、所定の温度例えば、150°Cでアンダーフィル樹脂をキュア熱処理することで、硬化したアンダーフィル樹脂よりなり、かつフィレットを有した第1の封止樹脂15を形成する。なお、第1の封止樹脂15は、アンダーフィル樹脂の替わりに、NCPNonConductivePasteを用いて形成してもよい。この場合、予め配線基板11の上面にNCPを配置しておき、フリップチップ実装によりNCPが配線基板11と半導体チップ14との間隙間に広げることで、NCPよりなる第1の封止樹脂15を形成してもよい。また、図14に示す工程では、各配線基板11に対して、それぞれ1つの半導体チップ14をフリップチップ実装し、その後、半導体チップ14と配線基板11との隙間を第1の封止樹脂15で封止する。次いで、図15に示す工程では、配線母基板84の上面基板本体83の一面83a側に位置する配線母基板84の面に、配線母基板84に実装された複数の半導体チップ14を封止し、かつ平坦な上面16aを有する第2の封止樹脂16を形成する。具体的には、第2の封止樹脂16としてモールド樹脂を用いる場合、第2の封止樹脂16は、例えば、トランスファーモールド法により形成することができる。次いで、図16に示す工程では、外部接続用パッド26に外部接続端子12を配設することで、各配線基板形成領域Cに半導体装置10が製造される。これにより、外部接続端子12は、外部接続用パッド26を介して、半導体チップ14と電気的に接続される。外部接続端子13としては、例えば、はんだボールを用いることができる。次いで、図17に示す工程では、図16に示す構造体を、ダイシングラインに沿って切断することで、半導体装置10が個片化され、複数の半導体装置10が製造される。第1の実施の形態の半導体装置の製造方法によれば、円弧状の凸形状とされた第1及び第2のはんだ層49,52により、頂部41A,42Aの高さ方向における位置バラツキが低減された第1及び第2のバンプ電極41,42と、基板本体83の一面83aに形成された第1及び第2の接続パッド22,23とを接続することで、フリップチップ接続する際に、配線基板11に対して半導体チップ14が傾斜することを抑制可能になると共に、第1のバンプ電極41を構成する第1のはんだ層49にくびれやボイド等が発生することを抑制可能となる。これにより、第1のバンプ電極41と第1の接続パッド22とを良好にフリップチップ接続することが可能となるので、半導体チップ14と配線基板11との間の電気的接続信頼性を向上させることできる。つまり、半導体装置10の信頼性向上や製造歩留向上を図ることができる。第2の実施の形態図18は、本発明の第2の実施の形態に係る半導体装置の断面図である。図18において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図18を参照するに、第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10に設けられた半導体チップ14及び第1の封止樹脂15の替わりに、半導体チップ101,102及び第1の封止樹脂105を設けた以外は、半導体装置10と同様に構成される。図19は、第2の実施の形態の半導体装置を構成する半導体チップのうち、最下層に配置される半導体チップの断面図である。図19では、図18に示す最下層に配置された半導体チップを上下反転させた状態を図示している。図19を参照するに、半導体チップ101-1は、第1の実施の形態で説明した半導体チップ14の構成に、さらに、第1の裏面バンプ107と、第2の裏面バンプ108と、貫通電極109と、を設けた以外は、半導体チップ11と同様な構成とされている。第1及び第2の裏面バンプ107,108は、基板本体45の他面45bに設けられている。第1の裏面バンプ107は、電極パッド36と対向するように配置されている。第1の裏面バンプ107は、半導体チップ102を構成する第1のはんだ層49図18参照が接続される接続面107aを有する。第2の裏面バンプ108は、第2のバンプ電極本体51と対向するように配置されている。第2の裏面バンプ108は、半導体チップ102を構成する第2のはんだ層52図18参照が接続される接続面108aを有する。第2の裏面バンプ108の高さは、第1の裏面バンプ107の高さと等しくなるように構成されている。貫通電極109は、基板35を貫通するように設けられている。貫通電極109は、回路素子層46に形成された回路素子図示せずと電気的に接続されている。貫通電極109は、その一方の端が電極パッド36と接続されており、他方の端が第1の裏面バンプ107と接続されている。これにより、貫通電極109は、第1の裏面バンプ107と電極パッド36とを電気的に接続している。図18を参照するに、上記構成とされた半導体チップ101-1は、図19に示す状態から上下反転させた状態で、配線基板11に対してフリップチップ実装されている。これにより、半導体チップ101-1の第1のバンプ電極41は、第1の接続パッド22と接続されている。また、第2のバンプ電極42は、第2の接続パッド23と接続されている。図19を参照するに、半導体チップ101-2は、半導体チップ101-1と同様な構成とされている。半導体チップ101-2は、第1及び第2のはんだ層49,52が半導体チップ101-2と対向するように、半導体チップ101-1上に配置されている。半導体チップ101-2は、半導体チップ101-1に対してフリップチップ実装されている。半導体チップ101-2に設けられた第1のバンプ電極41は、半導体チップ101-1に設けられた第1の裏面バンプ107の接続面107aに接続されている。また、半導体チップ101-2に設けられた第2のバンプ電極42は、半導体チップ101-1に設けられた第2の裏面バンプ108の接続面108aに接続されている。半導体チップ101-2は、第1のはんだ層49を介して、半導体チップ101-1と電気的に接続されると共に、半導体チップ101-1を介して、配線基板11と電気的に接続されている。このように、半導体チップ101-1,101-2が第1及び第2のバンプ電極41,42を有することにより、半導体チップ101-1,101-2を多段2個以上に積み重ねてフリップチップ実装する際、配線基板11の上方に離間して実装される半導体チップ101-2が傾斜した状態で実装されることがないため、複数の半導体チップ101-1,101-2間の電気的接続信頼性を向上させることができる。図18を参照するに、第1の封止樹脂105は、配線基板11と半導体チップ101-1との隙間、及び半導体チップ101-1と半導体チップ101-2との隙間を充填するように設けられている。これにより、第1の封止樹脂105は、配線基板11と半導体チップ101-1との接合部、及び半導体チップ101-1と半導体チップ101-2との接合部を補強している。第1の封止樹脂105には、例えば、アンダーフィル樹脂を用いることができる。第2の封止樹脂16は、積層された半導体チップ101-1,101-2及びアンダーフィル樹脂105を封止するように、配線基板11の一面に設けられている。第2の実施の形態の半導体チップ及び半導体装置によれば、第1及び第2のバンプ電極41,42の頂部41A,42A図19参照の高さ方向における位置のバラツキが低減されることにより、第1のバンプ電極41を構成する第1のはんだ層49にくびれやボイド等が発生することを抑制可能となる。これにより、第1のはんだ層49を介して、半導体チップ101-1の第1のバンプ電極41と配線基板11の第1の接続パッド22とのフリップチップ接合或いは、半導体チップ101-2の第1のバンプ電極41と半導体チップ101-1の裏面電極107とのフリップチップ接合を精度良く行うことが可能となるので、複数の半導体チップ101-1,101-2間の電気的接続信頼性フリップチップ接合の信頼性を向上させることができる。つまり、半導体装置100の電気的接続信頼性を向上させた状態で、大容量化を容易に行うことができる。また、第2のバンプ電極本体51の直径R2を、第1のバンプ電極本体48の直径R1よりも小さくすることで、回路素子層46に形成されたチップ信号系回路との寄生容量を低減することができる。さらに、絶縁膜37を平坦化する必要がないため、半導体チップ14のコストアップを抑制できる。また、上記構成とされた第2の実施の形態の半導体装置100は、裏面電極107,108及び貫通電極109を形成する工程、及び半導体チップ101-1上に半導体チップ101-2をフリップチップ実装する工程を設けること以外は、第1の実施の形態の半導体装置10と同様な手法により製造することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。図20は、他の半導体チップの平面図であり、図21は、図20に示す他の半導体チップのE-E線方向の断面図である。図20及び図21において、第1の実施の形態で説明した図2及び図3に示す構造体と同一構成部分には、同一符号を付す。第1及び第2の実施の形態の半導体チップ14,101-1,101-2では、基板35の中央に列状に第1のバンプ電極41を配置すると共に、基板35の外周部に第2のバンプ電極42を配置した場合を例に挙げて説明したが、例えば、図20及び図21に示す他の半導体チップ120のように、基板35の外周部に額縁状枠状に第1のバンプ電極41を配置すると共に、第1のバンプ電極41よりも外側に位置する基板35の4つの角部に第2のバンプ電極41を配置してもよい。この場合も第1の実施の形態の半導体チップ14と同様な効果を得ることができる。また、図20及び図21に示す第1及び第2のバンプ電極41,42のレイアウトを第2の実施の形態の半導体チップ101-1,101-2に適用してもよい。つまり、第1及び第2の実施の形態の半導体チップ14,101-1,101-2を構成する第1及び第2のバンプ電極41,42のレイアウトは、図2及び図20に示すレイアウトに限定されない。"