複数のトランジスタが並列に接続された所定並列回路と、前記複数のトランジスタのオンオフ状態を制御しつつ前記所定並列回路のインピーダンスが所定値になったかを検出し、当該インピーダンスが前記所定値になったときの前記複数のトランジスタのオンオフ状態に応じた制御値を生成する制御値生成部と、電源電圧を生成する電圧発生部と、前記電源電圧で動作する動作トランジスタと、前記制御値に基づいて前記電源電圧を制御する制御部と、を含む半導体装置。請求項1に記載の半導体装置において、複数のインピーダンス調整用トランジスタが並列に接続された調整用並列回路を有する出力バッファをさらに含み、前記所定並列回路は、前記調整用並列回路のレプリカであり、前記制御値生成部は、前記制御値に基づいて前記複数のインピーダンス調整用トランジスタのオンオフ状態を制御して前記調整用並列回路のインピーダンスを前記所定値に設定するキャリブレーション動作を実行する、半導体装置。請求項1または2に記載の半導体装置において、前記制御値生成部は、前記複数のトランジスタのうちオン状態のトランジスタの数が少なくなるほど前記制御値を大きくし、前記制御部は、前記制御値が大きくなるほど前記電源電圧を高くする、半導体装置。請求項1または2に記載の半導体装置において、前記制御値生成部は、前記複数のトランジスタのうちオン状態のトランジスタの数が少なくなるほど前記制御値を小さくし、前記制御部は、前記制御値が小さくなるほど前記電源電圧を高くする、半導体装置。上述した従来の半導体装置では、シミュレーション時点で半導体装置内の回路のタイミングマージンが十分確保できていても、実物の半導体装置では回路のタイミングマージンを十分に確保できず、ロットによっては歩留まりが悪化することがあるという問題を本願発明者は明らかにした。以下、この問題について説明する。半導体装置では、例えば製造時のプロセスの影響によりトランジスタの閾値電圧が変動する。トランジスタの閾値電圧の変動が大きいと、実物の半導体装置の回路内のトランジスタがシミュレーション通りに動作しなくなる。このため、シミュレーション時点で半導体装置内の回路のタイミングマージンが十分確保できていても、実物の半導体装置では回路のタイミングマージンを十分に確保できなくなり、ロットによっては歩留まりが悪化することになる。本発明の半導体装置は、複数のトランジスタが並列に接続された所定並列回路と、前記複数のトランジスタのオンオフ状態を制御しつつ前記所定並列回路のインピーダンスが所定値になったかを検出し、当該インピーダンスが前記所定値になったときの前記複数のトランジスタのオンオフ状態に応じた制御値を出力する制御値出力部と、電源電圧を生成する電圧生成部と、前記電源電圧で動作する動作トランジスタと、前記制御値に基づいて前記電源電圧を制御する制御部と、を含む。所定並列回路内のトランジスタと、電源電圧で動作する動作トランジスタとは、製造時のプロセスの影響により閾値電圧が共に変動し、各トランジスタは、閾値電圧の変動に応じて、オン状態時のインピーダンスが変化する。このため、所定並列回路のインピーダンスが所定値になったときの制御値は、所定並列回路内のトランジスタの閾値電圧および動作トランジスタの閾値電圧に応じたものとなる。そして、動作トランジスタは、閾値電圧に応じて動作スピードが変動し、また、電源電圧に応じても動作スピードが変動する。本発明では、動作トランジスタの閾値電圧に応じて変動する制御値に基づいて、動作トランジスタの電源電圧を制御することによって、閾値電圧の変動に起因する動作トランジスタの動作スピードの変動を小さくすることが可能になる。本発明によれば、閾値電圧の変動に起因する動作トランジスタの動作スピードの変動を小さくすることができ、よって、動作トランジスタのタイミングマージンを確保することが可能になる。したがって、動作トランジスタの閾値電圧の変動に起因する歩留まりの悪化を抑制することが可能になる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体装置100を示したブロック図である。本実施形態では、半導体装置100としてDRAMが用いられる。半導体装置100は、出力バッファ1と、ZQキャリブレーション回路2と、VPERI発生部3と、周辺回路4と、電圧制御部5と、を含む。出力バッファ1は、インピーダンス調整機能を有し、本実施形態では240オーム調整後の値のインピーダンスを有している。出力バッファ1の動作は、ZQキャリブレーション回路2より供給されるZQコードによって制御される。ZQコードは、後述するように5ビットのプルアップ用ZQコードおよび5ビットのプルダウン用ZQコードからなる。5ビットのプルアップ用ZQコードと、5ビットのプルダウン用ZQコードは、それぞれ、制御値の一例である。図2は、出力バッファ1を示した回路図である。図2に示すように、出力バッファ1は、複数本実施形態では5つのPチャンネルMOSトランジスタ111~115が並列に接続された並列回路11と、複数本実施形態では5つのNチャンネルMOSトランジスタ121~125が並列に接続された並列回路12と、トランジスタ111~115とトランジスタ121~125との間に直列に接続された抵抗131および132とを含み、抵抗131と抵抗132の接続点がデータピンDQに接続されている。出力バッファ1のうち、トランジスタ111~115および抵抗131からなる部分はプルアップ回路PUを構成しており、トランジスタ121~125および抵抗132からなる部分はプルダウン回路PDを構成している。並列回路11および12は、それぞれ、調整用並列回路の一例である。また、トランジスタ111~115および121~125は、それぞれ、インピーダンス調整用トランジスタの一例である。トランジスタ111~115のゲートには、動作信号41Pを構成する5つの動作信号41P1~41P5が供給されており、トランジスタ121~125のゲートには、動作信号41Nを構成する5つの動作信号41N1~41N5が供給されている。本実施形態では、5つの動作信号41P1~41P5として、ZQキャリブレーション回路2から出力される5ビットのプルアップ用ZQコードの各ビットの信号が用いられ、5つの動作信号41N1~41N5として、ZQキャリブレーション回路2から出力される5ビットのプルダウン用ZQコードの各ビットの信号が用いられる。これにより、出力バッファ1に含まれる10個のトランジスタは、10個の動作信号41P1~41P5および41N1~41N5によって、個別にオン/オフ制御を行うことができる。並列回路11および12は、いずれも導通時に120オームとなるように設計されている。しかしながら、トランジスタのオン抵抗およびオン抵抗に影響を及ぼす閾値電圧は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを120オームとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、出力バッファ1は、複数のトランジスタからなる並列回路11および12を有している。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのW/L比ゲート幅/ゲート長比を互いに異ならせることが好ましく、2のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ111のW/L比を1とした場合、トランジスタ112~115のW/L比をそれぞれ2、4、8、16に設定し、トランジスタ121のW/L比を1とした場合、トランジスタ122~125のW/L比をそれぞれ2、4、8、16に設定しているW/L比の値は相対値であり、実際のW/L比を表しているものではない。。これにより、動作信号41P1~41P5および動作信号41N1~41N5によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路11および12のオン抵抗を120オームまたはほぼ120オームに固定させることができる。抵抗131および132の抵抗値は、いずれも120オームに設計されている。これにより、並列回路11および12の少なくとも一方がオン状態となれば、データピンDQからみた出力バッファ1のインピーダンスは240オームとなる。抵抗131および132としては、例えばタングステンW抵抗を用いることができる。図1に示したZQキャリブレーション回路2は、DQレプリカ回路プルアップ21aおよび21bと、DQレプリカ回路プルダウン21cと、制御値生成部22と、を含む。DQレプリカ回路21aおよび21bは、それぞれ、図2に示したプルアップ回路PUのレプリカであり、DQレプリカ回路21cは、図2に示したプルダウン回路PDのレプリカである。DQレプリカ回路21aの出力端子210は、抵抗値が240オームの抵抗Rと接続され、DQレプリカ回路21aと抵抗Rの直列回路は、電源電位VDDとグランド電位GND間に接続されている。DQレプリカ回路21bはDQレプリカ回路21cと直列に接続され、DQレプリカ回路21bとDQレプリカ回路21cの直列回路は、電源電位VDDとグランド電位GND間に接続されている。制御値生成部22は、DQレプリカ回路21a内のトランジスタのオンオフ状態とDQレプリカ回路21b内のトランジスタのオンオフ状態とを同様に制御し、DQレプリカ回路21aの出力端子210の電位に基づいて、出力端子210の電位が所定電位VDD/2になったときのDQレプリカ回路21aおよび21b内のトランジスタのオンオフ状態に応じたプルアップ用ZQコードを生成する。なお、出力端子210の電位が所定電位VDD/2になったとき、DQレプリカ回路21a内の並列回路のインピーダンスが所定値120オームになるので、制御値生成部22は、DQレプリカ回路21a内の並列回路のインピーダンスが所定値120オームになったときのDQレプリカ回路21a内のトランジスタのオンオフ状態に応じたプルアップ用ZQコードを生成することになる。また、制御値生成部22は、DQレプリカ回路21b内の並列回路のインピーダンスを120オームに設定した状態で、DQレプリカ回路21c内のトランジスタのオンオフ状態を制御し、DQレプリカ回路21bとDQレプリカ回路21cとの出力端子の接続点Aの電位に基づいて、接続点Aの電位が所定電位VDD/2になったときのDQレプリカ回路21c内のトランジスタのオンオフ状態に応じたプルダウン用ZQコードを生成する。なお、DQレプリカ回路21b内の並列回路のインピーダンスが120オームに設定された状態で、接続点Aの電位が所定電位VDD/2になったとき、DQレプリカ回路21c内の並列回路のインピーダンスが所定値120オームになるので、制御値生成部22は、DQレプリカ回路21c内の並列回路のインピーダンスが所定値120オームになったときのDQレプリカ回路21c内のトランジスタのオンオフ状態に応じたプルダウン用ZQコードを生成することになる。制御値生成部22は、プルアップ用ZQコードとプルダウン用ZQコードとから構成されるZQコードを出力バッファ1に供給し、プルアップ用ZQコードを電圧制御部5に供給する。図3は、ZQキャリブレーション回路2を示した回路図である。図3に示すように、ZQキャリブレーション回路2は、VDD/2発生部23aおよび23bと、DQレプリカ回路21a~21cと、比較部22a1および22a2と、カウンタ22b1および22b2と、レプリカ制御回路22c1~22c3と、ラッチ22d1および22d2と、を含む。なお、VDD/2発生部23aおよび23bと比較部22a1および22a2とカウンタ22b1および22b2とレプリカ制御回路22c1~22c3とラッチ22d1および22d2は、図1に示した制御値生成部22を構成する。VDD/2発生部23aおよび23bは、電位VDD/2を生成する。比較部22a1は、DQレプリカ回路21aの出力端子210の電位と電位VDD/2を比較する。なお、DQレプリカ回路21aの出力端子210は、キャリブレーション用ピンZQを介して抵抗Rと接続される。抵抗Rの抵抗値は、上述したように240オームに設定されている。比較部22a2は、接続点Aの電位と電位VDD/2を比較する。カウンタ22b1は、比較部22a1の比較結果に応じてカウント動作を実行する。カウンタ22b2は、比較部22a2の比較結果に応じてカウント動作を実行する。カウンタ22b1のカウント値とカウンタ22b2のカウント値は、5ビットで表される。レプリカ制御回路22c1は、カウンタ22b1のカウント値に基づいてDQレプリカ回路21a内のトランジスタのオンオフを制御する。レプリカ制御回路22c2は、カウンタ22b1のカウント値に基づいてDQレプリカ回路21b内のトランジスタのオンオフを制御する。レプリカ制御回路22c3は、カウンタ22b2のカウント値に基づいてDQレプリカ回路21c内のトランジスタのオンオフを制御する。ラッチ22d1は、DQレプリカ回路21aおよび21bのインピーダンスが240オームに設定されたときのカウンタ22b1のカウント値をプルアップ用ZQコードとして保持する。ラッチ22d1は、DQレプリカ回路21cのインピーダンスが240オームに設定されたときのカウンタ22b2のカウント値をプルダウン用ZQコードとして保持する。図4は、DQレプリカ回路21aを示した回路図である。図4に示すように、DQレプリカ回路21aは、出力バッファ1に含まれるプルアップ回路PUと実質的に同じ回路構成を有している。つまり、DQレプリカ回路21aは、5つのPチャンネルMOSトランジスタ211~215が並列に接続された並列回路21-1と、一端がMOSトランジスタ211~215のドレインに接続された抵抗231とを備え、抵抗231の他端がキャリブレーション用ピンZQに接続されている。並列回路21-1は、所定並列回路の一例である。DQレプリカ回路21aに含まれるトランジスタ211~215は、図2に示すトランジスタ111~115に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ111~115のW/L比と同様、トランジスタ211~215のW/L比もそれぞれ1、2、4、8、16に設定されている。ただし、インピーダンスが実質的に同じである限り、DQレプリカ回路21aに含まれるトランジスタ211~215と、図2に示すトランジスタ111~115とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。抵抗231も、図2に示す抵抗131に対応しており、したがって、その抵抗値は120オームに設定されている。トランジスタ211~215のゲートには、レプリカ制御回路22c1よりインピーダンス制御信号DRZQP1~DRZQP5がそれぞれ供給されており、これによってDQレプリカ回路21aの動作が制御される。インピーダンス制御信号DRZQP1~DRZQP5は、動作信号41P1~41P5に対応する信号である。DQレプリカ回路21bも、図4に示すDQレプリカ回路21aと同一の回路構成を有しており、DQレプリカ回路21bに含まれる5つのトランジスタのゲートには、レプリカ制御回路22c2よりインピーダンス制御信号DRZQP1~DRZQP5が供給される。図5は、DQレプリカ回路21cを示した回路図である。図5に示すように、DQレプリカ回路21cは、出力バッファ1に含まれるプルダウン回路PDと実質的に同じ回路構成を有している。つまり、DQレプリカ回路21cは、5つのNチャンネルMOSトランジスタ221~225が並列に接続された並列回路21-2と、一端がこれらNチャンネルMOSトランジスタ221~225のドレインに接続された抵抗232とを備えている。DQレプリカ回路21cに含まれるトランジスタ221~225は、図2に示すトランジスタ121~125に対応しており、それぞれ同一のインピーダンスを有している。この点は、DQレプリカ回路21aと同様である。抵抗232も、図2に示す抵抗132に対応しており、したがって、その抵抗値は120オームに設定されている。トランジスタ221~225のゲートには、レプリカ制御回路22c3よりインピーダンス制御信号DRZQN1~DRZQN5がそれぞれ供給されており、これによってDQレプリカ回路21cの動作が制御される。インピーダンス制御信号DRZQN1~DRZQN5は、動作信号41N1~41N5に対応する信号である。このように、DQレプリカ回路21aおよび21bは、いずれも出力バッファ1に含まれるプルアップ回路PUと実質的に同じ回路構成を有しており、DQレプリカ回路21cは、出力バッファ1に含まれるプルダウン回路PDと実質的に同じ回路構成を有している。したがって、DQレプリカ回路21a、21bおよび21cのインピーダンスは、いずれも240オーム調整後の値である。このうち、DQレプリカ回路21bとDQレプリカ回路21cとで、出力バッファ1のレプリカであるレプリカバッファを構成する。したがって、レプリカバッファは出力バッファ1と実質的に同じ回路構成を有していることになる。ここでいう実質的に同じとは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。図3に示した比較部22a1の2つの入力端子の一方非反転入力端子はキャリブレーション用ピンZQおよびDQレプリカ回路21aの出力端子210に接続されており、他方反転入力端子はVDD/2発生部23aに接続されている。かかる構成により、比較部22a1は、キャリブレーション用ピンZQの電位DQレプリカ回路21aの出力端子210の電位と電位VDD/2とを比較し、キャリブレーション用ピンZQの電位が電位VDD/2よりも高ければ、出力である比較信号COMP1をハイレベルとし、電位VDD/2がキャリブレーション用ピンZQの電位よりも高ければ、比較信号COMP1をローレベルとする。カウンタ22b1は、制御信号ACT1が活性化するとカウントアップまたはカウントダウンするカウンタであり、比較部22a1の出力である比較信号COMP1がハイレベルである場合にはカウントアップを続け、比較信号COMP1がローレベルである場合にはカウントダウンを続ける。レプリカ制御回路22c1および22c2は、カウンタ22b1のカウント値に基づいてインピーダンス制御信号DRZQP1~DRZQP5を生成する。本実施形態では、カウンタ22b1が5ビットでカウント値を出力するので、レプリカ制御回路22c1および22c2は、カウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号DRZQP1、DRZQP2、DRZQP3、DRZQP4およびDRZQP5として使用する。レプリカ制御回路22c1は、インピーダンス制御信号DRZQP1~DRZQP5をDQレプリカ回路21aに供給して、DQレプリカ回路21aのインピーダンスを調整する。レプリカ制御回路22c2は、インピーダンス制御信号DRZQP1~DRZQP5をDQレプリカ回路21bに供給して、DQレプリカ回路21bのインピーダンスを調整する。レプリカ制御回路22c1および22c2が、カウンタ22b1のカウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号DRZQP1、DRZQP2、DRZQP3、DRZQP4およびDRZQP5として使用するため、DQレプリカ回路21aおよび21bでは、カウンタ22b1のカウント値が大きくなるほど、オン状態となるトランジスタの数が減っていく。また、各トランジスタでは、製造時のプロセスの影響により閾値電圧が変動する。各トランジスタは、閾値電圧が高くなるほど、オン状態時のインピーダンスが高くなる。このため、閾値電圧が高くなるほど、DQレプリカ回路21aおよび21bのインピーダンスが240オームになるために必要となるオン状態のトランジスタの数は少なくなる。このため、閾値電圧が高くなるほど、DQレプリカ回路21aおよび21bのインピーダンスが240オームになるときのカウンタ22b1のカウント値は大きくなる。比較部22a2の2つの入力端子の一方非反転入力端子はレプリカバッファの出力端である接続点Aに接続され、他方反転入力端子はVDD/2発生部23bに接続されている。かかる構成により、比較部22a2は、レプリカバッファの出力電位と電位VDD/2とを比較し、レプリカバッファの出力電位が電位VDD/2よりも高ければ、出力である比較信号COMP2をハイレベルとし、電位VDD/2がレプリカバッファの出力電位よりも高ければ、比較信号COMP2をローレベルとする。カウンタ22b2は、制御信号ACT2が活性化するとカウントアップまたはカウントダウンするカウンタであり、比較部22a2の出力である比較信号COMP2がハイレベルである場合にはカウントアップを続け、比較信号COMP2がローレベルである場合にはカウントダウンを続ける。レプリカ制御回路22c3は、カウンタ22b2のカウント値に基づいてインピーダンス制御信号DRZQN1~DRZQN5を生成する。本実施形態では、カウンタ22b2が5ビットでカウント値を出力するので、レプリカ制御回路22c3は、カウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号DRZQN1、DRZQN2、DRZQN3、DRZQN4およびDRZQN5として使用する。レプリカ制御回路22c3は、インピーダンス制御信号DRZQN1~DRZQN5をDQレプリカ回路21cに供給して、DQレプリカ回路21cのインピーダンスを調整する。レプリカ制御回路22c3が、カウンタ22b2のカウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号DRZQN1、DRZQN2、DRZQN3、DRZQN4およびDRZQN5として使用するため、DQレプリカ回路21cでは、カウンタ22b2のカウント値が大きくなるほど、オン状態となるトランジスタの数が増えていく。各トランジスタは、閾値電圧が高くなるほど、オン状態時のインピーダンスが高くなるため、閾値電圧が高くなるほど、DQレプリカ回路21cのインピーダンスが240オームになるために必要となるオン状態のトランジスタの数は少なくなる。このため、閾値電圧が高くなるほど、DQレプリカ回路21cのインピーダンスが240オームになるときのカウンタ22b2のカウント値は小さくなる。カウンタ22b1は、制御信号ACT1が非活性化するとカウント動作を停止し、カウンタ22b2は、制御信号ACT2が非活性化するとカウント動作を停止する。ラッチ22d1は、カウンタ22b1のカウント動作停止時のカウント値をプルアップ用ZQコードとしてラッチし、プルアップ用ZQコードを出力バッファ1と電圧制御部5に供給する。ラッチ22d2は、カウンタ22b2のカウント動作停止時のカウント値をプルダウン用ZQコードとしてラッチし、プルダウン用ZQコードを出力バッファ1に供給する。図6は、VPERI発生部3と周辺回路4と電圧制御部5とを示した回路図である。図6に示すように、VPERI発生部3は、定電圧源の電位とグランド電位GND間に直列に接続された抵抗R1~R4と、セレクタ31と、アンプ32と、NチャンネルMOSトランジスタ33と、を含む。セレクタ31は、抵抗R1と抵抗R2との接続点B1の電位と、抵抗R2と抵抗R3との接続点B2の電位と、抵抗R3と抵抗R4との接続点B3の電位と、を受け付け、電圧制御部5から供給される3ビットのセレクタ信号に従って、接続点B1の電位と接続点B2の電位と接続点B3の電位のいずれかを出力する。アンプ32は、セレクタ31の出力を増幅してトランジスタ33のゲートに出力し、トランジスタ33の出力である内部電源電圧VREPIを制御する。周辺回路4は、例えば、メモリアレイ以外の回路であり、内部電源電圧VPERIで動作するトランジスタ41および42を有する。トランジスタ41および42は、動作トランジスタの一例である。なお、周辺回路4内のトランジスタの数は、2つに限らず適宜変更可能である。電圧制御部5は、制御部の一例である。電圧制御部5は、VPERI発生部3からの内部電源電圧VPERIを、ZQキャリブレーション回路2からのプルアップ用ZQコードに基づいて制御する。なお、プルアップ用ZQコードの値は、DQレプリカ回路21aおよび21b内のトランジスタの閾値電圧が高いほど大きい値となる。図7は、5ビットのプルアップ用ZQコードの各ビットの値と、プルアップ用ZQコードが表す値0~31と、の関係を表した図である。電圧制御部5は、NOR回路51とAND回路52とNOR回路53とを含む。NOR回路51は、5ビットのプルアップ用ZQコードのうち、最上位ビットであるZQ_CODE4と最上位の1つ下の位のビットであるZQ_CODE3とのNOR演算を行う。このため、NOR回路51は、プルアップ用ZQコードが表す値が8よりも小さい場合閾値電圧が下限基準値よりも低い場合に、Hを出力する。AND回路52は、ZQ_CODE4とZQ_CODE3とのAND演算を行う。このため、AND回路52は、プルアップ用ZQコードが表す値が24よりも大きい場合閾値電圧が上限基準値よりも低い場合に、Hを出力する。NOR回路53は、NOR回路51の出力とAND回路52の出力とのNOR演算を行う。このため、NOR回路53は、プルアップ用ZQコードが表す値が8以上24以下の場合閾値電圧が下限基準値以上で上限基準値以下の場合に、Hを出力する。電圧制御部5は、NOR回路51とAND回路52とNOR回路53の出力を3ビットのセレクタ信号として、セレクタ31に出力する。なお、セレクタ31は、3ビットのセレクタ信号のうちNOR回路51の出力がHの場合閾値電圧が下限基準値よりも低い場合に接続点B3の電位を出力し、3ビットのセレクタ信号のうちNOR回路53の出力がHの場合閾値電圧が下限基準値以上で上限基準値以下の場合に接続点B2の電位を出力し、ビットのセレクタ信号のうちAND回路52の出力がHの場合閾値電圧が上限基準値よりも高い場合に接続点B1の電位を出力する。このように、本実施形態による半導体装置100は、複数のトランジスタ211~215が並列に接続された所定並列回路21-1と、複数のトランジスタ211~215のオンオフ状態を制御しつつ所定並列回路21-1のインピーダンスが所定値120オームになったかを検出し、所定並列回路21-1のインピーダンスが所定値120オームになったときの複数のトランジスタ211~215のオンオフ状態に応じた制御値であるプルアップ用ZQコードを生成する制御値生成部22と、電源電圧VPERIを生成する電圧発生部3と、電源電圧VPERIで動作する動作トランジスタ41および42と、制御値であるプルアップ用ZQコードに基づいて電源電圧VPERIを制御する制御部5と、を含む。また、本実施形態による半導体装置100は、複数のインピーダンス調整用トランジスタ111~115が並列に接続された調整用並列回路11を有する出力バッファ1をさらに含み、所定並列回路21-1は、調整用並列回路11のレプリカであり、制御値生成部22は、制御値であるプルアップ用ZQコードに基づいて複数のインピーダンス調整用トランジスタ111~115のオンオフ状態を制御して調整用並列回路11のインピーダンスを所定値120オームに設定するキャリブレーション動作を実行する。また、本実施形態による半導体装置100では、制御値生成部22は、複数のトランジスタ211~215のうちオン状態のトランジスタの数が少なくなるほど制御値であるプルアップ用ZQコードの値を大きくし、制御部5は、制御値であるプルアップ用ZQコードの値が大きくなるほど電源電圧VPERIを高くする。次に、動作を説明する。まず、ZQキャリブレーション動作について説明する。ZQキャリブレーション動作は、上述のとおり、出力バッファ1のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に1回だけZQキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。以下、具体的に説明する。ZQキャリブレーション動作を行う場合には、あらかじめ、キャリブレーション用ピンZQに抵抗外部抵抗R図1、図3参照接続しておく必要がある。抵抗Rとしては、出力バッファ1の目的とするインピーダンス=レプリカバッファのインピーダンスと同じインピーダンスを持つ抵抗を用いる必要がある。したがって、本実施形態では、240オームの抵抗Rが用いられる。図8は、ZQキャリブレーション動作を説明するためのフローチャートである。まず、不図示の出力制御回路などは、外部コマンドなどによってキャリブレーション動作が指示されるとステップS1、制御信号ACT1を活性化し、カウンタ2b1のカウント動作を開始させてプルアップ側のキャリブレーションを開始するステップS2。電源投入後などの初期状態においては、カウンタ22b1のカウント値は、一例としてオール1本実施形態では、11111にリセットされており、そのため、レプリカ制御回路22c1および22c2から出力される5ビットのインピーダンス制御信号DRZQP1~DRZQP5としては、いずれもハイレベルである。したがって、DQレプリカ回路21aに含まれるトランジスタ211~215は全てオフ状態となり、その結果、比較部22a1の出力である比較信号COMP1はローレベルとなる。このため、カウンタ22b1はカウントダウンを進め、これに連動してトランジスタ211~215のオン/オフ状態が切り替わる。具体的には、トランジスタ211~215のW/L比がそれぞれ1、2、4、8、16に設定されていることから、カウンタ22b1の最下位ビットMLBがインピーダンス制御信号DRZQP1に割り当てられ、カウンタ22b2の最上位ビットMSBがインピーダンス制御信号DRZQP5に割り当てられる。これにより、DQレプリカ回路21aのインピーダンスを最小ピッチで変化させることができる。このようなカウントダウンが進むに連れて、DQレプリカ回路21aのインピーダンスは徐々に低下し、図9に示すように、キャリブレーション用ピンZQの電位は徐々に上昇する。そして、DQレプリカ回路21aのインピーダンスが目的とするインピーダンス240オーム未満まで低下すると、キャリブレーション用ピンZQの電位が電位VDD/2を超えることから、比較部22a1の出力である比較信号COMP1はハイレベルに反転する。これに応答してカウンタ22b1はカウントアップを進め、今度はDQレプリカ回路21aのインピーダンスを上昇させる。このような動作を繰り返すことにより、キャリブレーション用ピンZQの電位は電圧VDD/2近傍電圧VDD/2を含むで安定する。その後、出力制御回路不図示は、制御信号ACT1を非活性化し、カウンタ22b1のカウント動作を停止させる。続いて、出力制御回路は、カウンタ22b1のカウント値とデフォルトのカウンタ22b1用基準値とを比較し、その差が許容値よりも大きいとステップS3、ステップS2をやり直し、一方、その差が許容値以内であるとステップS3、ラッチ22d1にカウンタ22b1のカウント値をラッチさせる。これにより、プルアップ用ZQコードおよびインピーダンス制御信号DRZQP1~DRZQP5のレベルが確定する。そして、ラッチ22d1は、プルアップ用ZQコードを、出力バッファ1および電圧制御部5に出力するステップS4。以上の動作により、DQレプリカ回路21aおよび21bのインピーダンスが240オームに調整される。なお、カウンタ22b1の初期値をオール1ではなく、設計値で240オームとなるような値とし、比較信号COMP1のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。次に、出力制御回路不図示は、制御信号ACT2を活性化し、カウンタ22b2のカウント動作を開始させてプルダウン側のキャリブレーションを開始するステップS5。初期状態においては、カウンタ22b2のカウント値は、一例としてオール0本実施形態では、00000にリセットされており、そのため、レプリカ制御回路22c3から出力される5ビットのインピーダンス制御信号DRZQN1~DRZQN5は、いずれもローレベルである。したがって、DQレプリカ回路21cに含まれるトランジスタ221~225は全てオフ状態となり、その結果、比較部22a2の出力である比較信号COMP2はハイレベルとなる。これに応答してカウンタ22b2はカウントアップを進め、これに連動して、トランジスタ221~225のオン/オフ状態が切り替わる。この場合も、トランジスタ221~225のW/L比がそれぞれ1、2、4、8、16に設定されていることに対応して、カウンタ22b2の最下位ビットMLBがインピーダンス制御信号DRZQN1に割り当てられ、カウンタ22b2の最上位ビットMSBがインピーダンス制御信号DRZQN5に割り当てられる。これにより、DQレプリカ回路21cのインピーダンスを最小ピッチで変化させることができる。このようなカウントアップが進むに連れて、DQレプリカ回路21cのインピーダンスは徐々に低下し、図10に示すように、接続点Aの電位は徐々に低下する。そして、DQレプリカ回路21cのインピーダンスが目的とするインピーダンス240オーム未満まで低下すると、接続点Aの電位は電位VDD/2を下回るため、比較部22a2の出力である比較信号COMP2はローレベルに反転する。これに応答してカウンタ22b2はカウントダウンを進め、今度はDQレプリカ回路21cのインピーダンスを上昇させる。このような動作を繰り返すことにより、接続点Aの電位は電位VDD/2近傍で安定する。その後、出力制御回路不図示は、制御信号ACT2を非活性化し、カウンタ22b2のカウント動作を停止させる。続いて、出力制御回路は、カウンタ22b2のカウント値とデフォルトのカウンタ22b2用基準値とを比較し、その差が許容値よりも大きいとステップS6、ステップS5をやり直し、一方、その差が許容値以内であるとステップS6、ラッチ22d2にカウンタ22b2のカウント値をラッチさせる。これにより、プルダウン用ZQコードおよびインピーダンス制御信号DRZQN1~DRZQN5のレベルが確定する。そして、ラッチ22d2は、プルダウン用ZQコードを、出力バッファ1に出力するステップS7。以上の動作により、DQレプリカ回路21cのインピーダンスも240オームに調整される。この場合も、カウンタ22b2の初期値をオール0ではなく、設計値で240オームとなるような値とし、比較信号COMP2のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。以上がZQキャリブレーション動作である。このようなZQキャリブレーション動作によって確定したインピーダンス制御信号DRZQは、図1に示す出力バッファ1に供給されることから、出力バッファ1も、正確に240オームのインピーダンスで動作することが可能となる。次に、電圧制御部5とVPERI発生部3と周辺回路4との動作を説明する。周辺回路4内のトランジスタ41および42の閾値電圧は、製造時のプロセスの影響により、出力バッファ1およびDQレプリカ回路21a~21c内のトランジスタの閾値電圧と同様に変動する。また、周辺回路4内のトランジスタ41および42は、閾値電圧が高くなるにつれて動作スピードが遅くなる。また、周辺回路4内のトランジスタ41および42は、電源電圧である内部電源電圧VPERIが高くなると動作スピードが速くなる。本実施形態では、閾値電圧の変動によって生じる周辺回路4内のトランジスタ41および42の動作スピードの変動を、閾値電圧に応じて変動するプルアップ用ZQコードに従って内部電源電圧VPERIを調整することで吸収する。具体的には、閾値電圧が高くなるほど、内部電源電圧VPERIを高くする。なお、プルアップ用ZQコードの値は、閾値電圧が高くなるほど大きくなる。本実施形態では、電圧制御部5が5ビットのプルアップ用ZQコードを受け付けると、NOR回路51は、プルアップ用ZQコードが表す値が8よりも小さい場合トランジスタ41および42の閾値電圧が下限基準値よりも低い場合Hを出力し、AND回路52は、プルアップ用ZQコードが表す値が24よりも大きい場合トランジスタ41および42の閾値電圧が上限基準値よりも低い場合Hを出力し、NOR回路53は、プルアップ用ZQコードが表す値が8以上24以下の場合トランジスタ41および42の閾値電圧が下限基準値以上で上限基準値以下の場合Hを出力する。電圧制御部5は、NOR回路51とAND回路52とNOR回路53の出力を3ビットのセレクタ信号として、セレクタ31に出力する。セレクタ31は、3ビットのセレクタ信号のうちNOR回路51の出力がHの場合閾値電圧が下限基準値よりも低い場合接続点B3の電位をアンプ32に出力し、3ビットのセレクタ信号のうちNOR回路53の出力がHの場合閾値電圧が下限基準値以上で上限基準値以下の場合接続点B2の電位をアンプ32に出力し、ビットのセレクタ信号のうちAND回路52の出力がHの場合閾値電圧が上限基準値よりも高い場合接続点B1の電位をアンプ32に出力する。アンプ32は、セレクタ31の出力を増幅してトランジスタ33のゲートに出力し、トランジスタ33の出力である内部電源電圧VREPIを制御する。次に、本実施形態の効果を説明する。並列回路21-1内のトランジスタ211~215と、内部電源電圧VPERIで動作するトランジスタ41および42とは、製造時のプロセスの影響により閾値電圧が共に変動し、各トランジスタ211~215、41および42は、閾値電圧の変動に応じてオン状態時のインピーダンスが変化する。このため、並列回路21-1のインピーダンスが所定値120オームになったときのプルアップ用ZQコードは、並列回路21-1内のトランジスタ211~215の閾値電圧およびトランジスタ41および42の閾値電圧に応じたものとなる。そして、トランジスタ41および42は、閾値電圧に応じて動作スピードが変動し、また、内部電源電圧VPERIに応じても動作スピードが変動する。本実施形態によれば、制御値生成部22は、並列回路21-1内のトランジスタ211~215のオンオフ状態を制御しつつ並列回路21-1のインピーダンスが所定値120オームになったかを検出し、並列回路21-1のインピーダンスが所定値120オームになったときのトランジスタ211~215のオンオフ状態に応じたプルアップ用ZQコードを生成する。電圧制御部5は、周辺回路4内のトランジスタ41および42の電源電圧となる内部電源電圧VPERIを、プルアップ用ZQコード基づいて制御する。このため、並列回路21-1内のトランジスタ211~215の閾値電圧に応じて変動するプルアップ用ZQコードに基づいて、換言すると、トランジスタ41および42の閾値電圧に応じて変動するプルアップ用ZQコードに基づいて、トランジスタ41および42の電源電圧となる内部電源電圧VPERIを制御することによって、閾値電圧の変動に起因するトランジスタ41および42の動作スピードの変動を小さくすることが可能になる。よって、トランジスタ41および42のタイミングマージンを確保することが可能になる。したがって、トランジスタ41および42の閾値電圧の変動に起因する歩留まりの悪化を抑制することが可能になる。また、本実施形態による半導体装置100は、複数のトランジスタ111~115が並列に接続された並列回路11を有する出力バッファ1を含み、並列回路21-1は、並列回路11のレプリカであり、制御値生成部22は、プルアップ用ZQコードに基づいてトランジスタ111~115のオンオフ状態を制御して並列回路11のインピーダンスを所定値120オームに設定するキャリブレーション動作を実行する。このため、ZQキャリブレーション回路2が生成したプルアップ用ZQコードを、内部電源電圧VPERIを調整するための制御値として使用できる。よって、内部電源電圧VPERIを調整するための制御値を生成する回路を新たに作りこむことなく、ZQキャリブレーション回路2をそのまま、制御値を生成する回路として用いることにより回路規模を小さくすることが可能になる。また、本実施形態では、プルアップ用ZQコードが表す値は、トランジスタ111~115のうちオン状態のトランジスタの数が少なくなるほど大きくなり、つまり、トランジスタ111~115の閾値電圧が高くなるほど大きくなり、電圧制御部5は、プルアップ用ZQコードが表す値が大きくなるほど内部電源電圧VPERIを高くする。このため、閾値電圧の変動に起因するトランジスタ41および42の動作スピードの変動を小さくすることが可能になる。なお、上記実施形態において、ZQキャリブレーション回路2が電源投入時やリセット時などの初期設定時に動作する場合には、初期設定時に自動的にトランジスタの閾値電圧の変動に伴う動作スピードの変動を電源投入時や初期設定時にキャンセルすることが可能になり、よって、ウェハテスト等でヒューズを切って動作スピードの変動を補償するような手間を不要にすることが可能になる。また、上記実施形態において、ZQキャリブレーション回路2が定期的に動作する場合には、トランジスタの閾値電圧の変動に伴う動作スピードの変動だけでなく、ZQキャリブレーション回路2の動作時における温度や外部電源電圧の変動分をキャンセルすることが可能になる。また、上記実施形態では、内部電源電圧VPERIを調整するための制御値として、プルアップ用ZQコードが用いられたが、プルアップ用ZQコードの代わりにプルダウン用ZQコードが用いられてもよい。なお、プルダウン用ZQコードが表す値は、トランジスタ111~115のうちオン状態のトランジスタの数が少なくなるほど小さくなる。つまり、プルダウン用ZQコードが表す値は、トランジスタ111~115の閾値電圧が高くなるほど小さくなる。このため、電圧制御部5は、プルダウン用ZQコードが表す値が小さくなるほど内部電源電圧VPERIを高くする。例えば、図6に示したセレクタ31は、セレクタ信号中のNOR回路51の出力がHになったときに接続点B1の電位を出力し、セレクタ信号中のNOR回路53の出力がHになったときに接続点B2の電位を出力し、セレクタ信号中のAND回路52の出力がHになったときに接続点B3の電位を出力する。この場合、プルダウン用ZQコードを用いることによって、閾値電圧の変動に起因するトランジスタ41および42の動作スピードの変動を小さくすることが可能になる。また、上記実施形態において、半導体装置100は、DRAMに限らず適宜変更可能である。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。