MOSトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法であって、素子分離絶縁膜が選択的に形成された半導体基板上に、シリコン膜、前記シリコン膜に対する金属の拡散を防止するバリアメタル膜、前記金属を含むメタル膜、ハードマスク膜の順に積層した積層膜を、形成し、前記積層膜を半導体基板の上面まで選択的にエッチングすることにより、ゲート積層構造膜を形成し、前記ゲート積層構造膜の側面にゲート側壁絶縁膜を形成し、抵抗素子を形成するための抵抗素子領域において、前記半導体基板上に延在する前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上にレジスト膜を選択的に形成し、前記レジスト膜をマスクとして、前記メタル膜の表面が露出するように、前記ゲート側壁絶縁膜の上部および前記ハードマスク膜を、エッチングにより選択的に除去し、前記抵抗素子領域において、前記メタル膜の露出した表面から、前記ハードマスク膜が残存する前記シリコン膜上の領域まで、前記メタル膜および前記メタル膜に繋がる前記バリアメタル膜を、ウエットエッチングにより除去し、前記ウエットエッチングの後、前記レジスト膜を除去し、前記レジスト膜を除去した後、前記メタル膜および前記バリアメタル膜を除去した部分を埋めるとともに、残存する前記ハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜し、前記埋め込み絶縁膜の上部を、残存する前記ハードマスク膜をストッパとして、CMP法により平坦化することを特徴とする半導体装置の製造方法。MOSトランジスタを形成するためのトランジスタ領域において、前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上の全てを覆うように前記レジスト膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記抵抗素子領域において、前記積層膜の形成の際、前記シリコン膜上に、シリサイドの形成を抑制するための保護膜を形成し、この保護膜上に前記バリアメタル膜を形成することを特徴とする請求項2に記載の半導体装置の製造方法。前記トランジスタ領域における前記シリコン膜の不純物濃度は、前記抵抗素子領域における前記シリコン膜の不純物濃度とは異なることを特徴とする請求項2または3に記載の半導体装置の製造方法。前記抵抗素子領域において、前記レジスト膜は、前記半導体基板上にスリット状に形成されることを特徴とする請求項1ないし4のいずれか一項に記載の半導体装置の製造方法。前記ゲート側壁絶縁膜のエッチングにおいて、少なくとも前記シリコン膜の表面が露出しないように、前記ゲート側壁絶縁膜をエチングすることを特徴とする請求項1ないし5のいずれか一項に記載の半導体装置の製造方法。前記シリコン膜は、ポリシリコン膜であることを特徴とする請求項1ないし6のいずれか一項に記載の半導体装置の製造方法。前記抵抗素子領域において、前記シリコン膜の両端部は、2つの抵抗用電極に電気的にそれぞれ接続されていることを特徴とする請求項1ないし7のいずれか一項に記載の半導体装置の製造方法。回路面積の増大を抑えつつ、シリコン膜を用いて所望の特性を有する抵抗素子を形成することが可能な半導体装置の製造方法を提供する。実施例に従った半導体装置の製造方法は、MOSトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法である。素子分離絶縁膜が選択的に形成された半導体基板上に、シリコン膜、前記シリコン膜に対する金属の拡散を防止するバリアメタル膜、前記金属を含むメタル膜、ハードマスク膜の順に積層した積層膜を、形成する。前記積層膜を半導体基板の上面まで選択的にエッチングすることにより、ゲート積層構造膜を形成する。前記ゲート積層構造膜の側面にゲート側壁絶縁膜を形成する。抵抗素子を形成するための抵抗素子領域において、前記半導体基板上に延在する前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上にレジスト膜を選択的に形成する。前記レジスト膜をマスクとして、前記メタル膜の表面が露出するように、前記ゲート側壁絶縁膜の上部および前記ハードマスク膜を、エッチングにより選択的に除去する。前記抵抗素子領域において、前記メタル膜の露出した表面から、前記ハードマスク膜が残存する前記シリコン膜上の領域まで、前記メタル膜および前記メタル膜に繋がる前記バリアメタル膜を、ウエットエッチングにより除去する。前記ウエットエッチングの後、前記レジスト膜を除去する。前記レジスト膜を除去した後、前記メタル膜および前記バリアメタル膜を除去した部分を埋めるとともに、残存する前記ハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜する。前記埋め込み絶縁膜の上部を、残存する前記ハードマスク膜をストッパとして、CMP法により平坦化する。[比較例]例えば、ポリシリコン抵抗を形成する領域のハードマスク膜およびメタル膜を除去し、ポリシリコン抵抗を用いた抵抗素子を高抵抗化する技術がある。しかし、ハードマスクおよびメタルが除去された領域は、他の領域よりも高さが低くなる。このため、ハードマスクおよびメタルが除去された領域は、CMPChemicalMechanicalPolishing法による平坦化時に、ディッシングされ得る。そこで、以下の実施例では、ポリメタルゲートプロセスで形成されたポリメタルゲートについて、ハードマスクや側壁除去パターンを工夫する。これにより、後のCMP工程におけるディシングを生じないようにハードマスクを残したままポリシリコン上のメタルを除去することにより、ポリメタルゲートプロセスでポリシリコン抵抗素子を形成する技術について説明する。以下、各実施例について、図面に基づいて説明する。本実施例1では、MOSトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法について、抵抗素子が形成される抵抗素子領域に注目して説明する。図1は、実施例1に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図2は、図1に示すA-A’線およびB-B’線に沿った断面の例を示す断面図である。また、図3は、図1に続く半導体装置の製造方法の工程の一例を示す平面図である。図4は、図3に示すA-A’線およびB-B’線に沿った断面の例を示す断面図である。また、図4ないし図8は、図3に続く半導体装置の製造方法の工程のA-A’線およびB-B’線に沿った断面の例を示す断面図である。なお、図1においては、簡単のため、素子分離絶縁膜2xは図示していない。先ず、図1および図2に示すように、素子分離用の素子分離絶縁膜2xが選択的に抵抗素子領域に形成された半導体基板1上に、シリコン膜3、このシリコン膜3に対する金属例えば、タングステンの拡散を防止するバリアメタル膜4、該金属を含むメタル膜5、ハードマスク膜6の順に積層した積層膜を、形成する。なお、図示しないトランジスタ領域では、半導体基板1の素子分離絶縁膜2xが形成されていない領域にトランジスタが形成される。さらに、この積層膜を半導体基板1の上面まで選択的にエッチングすることにより、ゲート積層構造膜100aを形成する。そして、ゲート積層構造膜100aの側面にゲート側壁絶縁膜7を形成する。なお、シリコン膜3は、ここではポリシリコン膜である。しかし、このシリコン膜3は、アモルファスシリコン膜等の導電性を有する他のシリコン膜であってもよい。また、バリアメタル膜4は、例えば、シリコン膜3上に形成されたチタンTi膜4aと、このチタン膜4a上に形成された窒化チタンTiN膜4bと、を含む。なお、バリアメタル膜4は、メタル膜5への拡散を防止するものであれば、WN等の他の材料で構成されていてもよい。また、メタル膜5は、例えば、タングステンW膜である。また、ハードマスク膜6は、例えば、シリコン窒化膜である。また、ゲート側壁絶縁膜7は、例えば、シリコン窒化膜、シリコン酸化膜等の絶縁膜により構成される。また、図1に示すように、例えば、シリコン膜3を含むゲート積層構造膜100aは、半導体基板1上に、略ジグザグ状に配置されている。また、図1に示すように、抵抗素子を形成するための抵抗素子領域1000において、シリコン膜3の両端部は、2つの抵抗用電極コンタクト200a、200bに電気的にそれぞれ接続されている。この抵抗用電極200a、200bは、図示しない他の半導体素子等の回路構成に電気的に接続される。次に、図3および図4に示すように、抵抗素子領域1000において、半導体基板1上に延在するゲート積層構造膜100a上およびゲート側壁絶縁膜7上にレジスト膜8を選択的に形成する。図4aの断面図では、ゲート積層構造膜100aおよびゲート側壁絶縁膜7が露出しており、図4bの断面図では、ゲート積層構造膜100a上およびゲート側壁絶縁膜7上にレジスト膜8が形成されている。なお、ここでは、例えば、抵抗素子領域1000において、レジスト膜8は、半導体基板1上にライン/スペース状に形成されている図3。これにより、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜8の開口部スペース部から、エッチングを進めることにより、レジスト膜8が存在する領域の下方にもウェット液が入るようにすることができる。次に、図5に示すように、レジスト膜8をマスクとして、メタル膜5の表面が露出するように、ゲート側壁絶縁膜7の上部およびハードマスク膜6を、例えば、ドライエッチングにより選択的に除去する。なお、本実施例では、ゲート側壁絶縁膜7のエッチングにおいて、少なくともシリコン膜3の表面が露出しないように、ゲート側壁絶縁膜7をエチングする。これにより、シリコン膜3の加工は、ゲート積層構造膜100aの形成時の加工のみとなる。後の工程のメタル除去は高選択性のウエットエッチングによるため、シリコン膜3の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜3の加工による抵抗素子の特性のばらつきを低減することができる。次に、図6に示すように、抵抗素子領域1000において、メタル膜5の露出した表面から、ハードマスク膜6が残存するシリコン膜3上の領域xまで、メタル膜5およびメタル膜5に繋がるバリアメタル膜4を、ウエットエッチングにより除去する。なお、該ウエットエッチングのエッチング液は、例えば、硫酸過水が選択される。これにより、抵抗素子領域1000において、シリコン膜3の上面3aからメタル膜5およびバリアメタル膜4が除去される。したがって、ポリメタルゲートプロセスで形成された半導体素子において、抵抗値が高いポリシリコン抵抗を形成することができる。すなわち、回路面積の増加を抑えつつ、高抵抗な抵抗素子を形成することができる。また、上述のように、高選択性のウエットエッチングによりメタル膜5およびバリアメタル膜4を選択的に除去するため、シリコン膜3の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜3の加工による抵抗素子の特性のばらつきを低減することができる。次に、ウエットエッチングの後、レジスト膜8を除去する。そして、図7に示すように、レジスト膜8を除去した後、例えば、スピンコート法等により、メタル膜5およびバリアメタル膜4を除去した部分を埋め込み絶縁膜PMD:Pre-MetalDielectric9aで埋めるとともに、残存するハードマスク膜6の上面6aよりも上の高さまで、埋め込み絶縁膜9bを成膜する。なお、この埋め込み絶縁膜9a、9bは、例えば、シリコン酸化膜である。次に、図8に示すように、埋め込み絶縁膜9bの上部を、残存するハードマスク膜6をストッパとして、CMP法により平坦化する。すなわち、CMP法よる平坦化時に、メタル膜5上のハードマスク膜6が残存しているので、既述の比較例のようなディッシングの発生を抑制することができる。以上のような本実施例による半導体装置の製造方法により形成される抵抗素子は、半導体基板1と、この半導体基板1上に、シリコン膜3、埋め込み絶縁膜9a、ハードマスク膜6の順に積層され、半導体基板1上に延在する積層構造膜と、この積層構造膜の側面に形成されたゲート側壁絶縁膜7と、半導体基板1上に、ハードマスクの上面の高さまで形成された埋め込み絶縁膜9bと、を備える。そして、該抵抗素子において、埋め込み絶縁膜9aと埋め込み絶縁膜9bとが繋がるように、ゲート側壁絶縁膜7の一部とハードマスク膜6の一部が選択的に除去されており、埋め込み絶縁膜9aと埋め込み絶縁膜9bとは同じ材質で構成され、シリコン膜3の両端部は、2つの抵抗用電極200a、200bに電気的にそれぞれ接続されている。既述のように、本実施例1による半導体装置の製造方法により形成された上記抵抗素子は、CMP法による平坦化時に、ディッシングの発生が抑制されており、多層構造に適している。ここで、図9は、実施例1に係る半導体装置の製造方法の工程の他の例を示す平面図である。なお、図9において、図1の符号と同じ符号は、図1と同様の構成を示す。図9に示すように、例えば、抵抗素子領域1000において、レジスト膜8は、半導体基板1上にスリット状に形成されるようにしてもよい。この場合も、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜8の開口部スペース部から、エッチングを進めることにより、レジスト膜8が存在する領域の下方にもウェット液が入るようにすることができる。以上のように、本実施例1に係る半導体装置の製造方法によれば、回路面積の増大を抑えつつ、ポリシリコン抵抗を用いて所望の特性を有する抵抗素子を形成することができる。既述の実施例1では、抵抗素子を形成する抵抗素子領域に注目して説明した。実施例1では、抵抗素子領域において、シリコン膜上にバリアメタル膜が直接形成されている。したがって、シリコン膜とのバリアメタル膜との界面にシリサイド膜が形成される。このシリサイド膜はウエットエッチングによる除去がしにくく、シリサイド膜が残存し得る。これにより、抵抗素子の抵抗値の管理が困難になり得る。そこで、本実施例2では、抵抗素子領域で該シリサイド膜が発生しないようにする方法の一例について説明する。なお、本実施例2においては、この抵抗素子領域と、MOSトランジスタが形成されるトランジスタ領域と、の2つの領域に注目して説明する。ここで、図10は、実施例2に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図11ないし図14は、実施例2に係る半導体装置の製造方法の工程の、図10に示すA-A’線、B-B’線およびC-C’線に沿った断面の例を示す断面図である。また図15は、図14に続く、実施例2に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図16ないし図20は、実施例2に係る半導体装置の製造方法の工程の、図15に示すA-A’線、B-B’線およびC-C’線に沿った断面の例を示す断面図である。なお、図10ないし図20において、図1ないし図8の符号と同じ符号は、実施例1と同様の構成を示す。図10では、素子分離絶縁膜2xが選択的に形成された半導体基板1上の抵抗素子領域1000およびMOSトランジスタを形成するためのトランジスタ領域2000にゲート積層構造膜100a、100bとゲート側壁絶縁膜7とが形成された状態を示している。本実施例2では、この抵抗素子領域1000とトランジスタ領域2000とに注目して実施例2に係る半導体装置の製造方法について説明する。先ず、図11に示すように、抵抗素子領域1000において、素子分離絶縁膜2xが形成された半導体基板1上に、シリコン膜3、保護膜10を形成するとともに、MOSトランジスタを形成するためのトランジスタ領域2000において、素子分離絶縁膜2xが選択的に形成された半導体基板1上に、ゲート絶縁膜2、シリコン膜3、保護膜10を形成する。なお、この保護膜10は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜である。なお、抵抗素子領域1000のシリコン膜3に対するイオン注入の条件を、トランジスタ領域2000のシリコン膜3に対するイオン注入の条件とは異なるにしてもよい。すなわち、トランジスタ領域2000におけるシリコン膜3の不純物濃度は、抵抗素子領域1000におけるシリコン膜3の不純物濃度とは異なるようにしてもよい。これにより、抵抗素子領域1000に形成される抵抗素子の抵抗値を、トランジスタの製造条件とは独立して制御設計することができる。次に、図12に示すように、抵抗素子領域1000において、保護膜10上にレジスト膜11を形成し、このレジスト膜11をマスクとして、トランジスタ領域2000のシリコン膜3上の保護膜10を除去する。このように、ポリメタルゲートとして用いたい箇所は保護膜を除去する。そして、抵抗素子領域1000において、抵抗素子として用いたい箇所は保護膜10が存在するためバリアメタルシリコン界面にシリサイドは形成されない。次に、図13に示すように、バリアメタル膜4、該金属を含むメタル膜5、ハードマスク膜6の順に積層する。すなわち、抵抗素子領域1000において、該積層膜の形成の際、シリコン膜3上に、シリサイドの形成を抑制するための保護膜10を形成し、この保護膜10上にバリアメタル膜4を形成する。次に、図14に示すように、得られた積層膜を半導体基板1の上面まで選択的にエッチングすることにより、ゲート積層構造膜100a1、100bを形成する。そして、ゲート積層構造膜100a1、100bの側面にゲート側壁絶縁膜7を形成するとともに、トランジスタ領域2000においては、イオン注入により、トランジスタ領域のソースドレイン領域1aを形成する。このように、抵抗素子領域1000では、シリコン膜3とバリアメタル膜4との間に保護膜10が形成されたゲート積層構造膜100bが形成され図14a、b、トランジスタ領域2000では、シリコン膜3とバリアメタル膜4との間に保護膜10が形成されていないゲート積層構造膜100a1が形成される図14c。次に、図15および図16に示すように、抵抗素子領域1000において、半導体基板1上に延在するゲート積層構造膜100b上およびゲート側壁絶縁膜7上にレジスト膜8を選択的に形成する図16a、bとともに、トランジスタ領域2000において、ゲート積層構造膜100a1上およびゲート側壁絶縁膜7上の全てを覆うように、レジスト膜8を形成する図16c。なお、ここでは、例えば、抵抗素子領域1000において、レジスト膜8は、半導体基板1上にライン/スペース状に形成されている図15。これにより、実施例1と同様に、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜8の開口部スペース部から、エッチングを進めることにより、レジスト膜8が存在する領域の下方にもウェット液が入るようにすることができる。次に、図17に示すように、実施例1と同様に、レジスト膜8をマスクとして、メタル膜5の表面が露出するように、ゲート側壁絶縁膜7の上部およびハードマスク膜6を、例えば、ドライエッチングにより選択的に除去する。また、本実施例1と同様に、ゲート側壁絶縁膜7のエッチングにおいて、少なくともシリコン膜3の表面が露出しないように、ゲート側壁絶縁膜7をエチングする。これにより、シリコン膜3の加工は、ゲート積層構造膜100bの形成時の加工のみとなる。後の工程のメタル除去は高選択性のウエットエッチングによるため、シリコン膜3の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜3の加工による抵抗素子の特性のばらつきを低減することができる。次に、図18に示すように、抵抗素子領域1000において、メタル膜5の露出した表面から、ハードマスク膜6が残存するシリコン膜3上の領域xまで、メタル膜5およびメタル膜5に繋がるバリアメタル膜4を、ウエットエッチングにより除去する。なお、実施例1と同様に、該ウエットエッチングのエッチング液は、例えば、硫酸過水が選択される。このとき、既述のようにシリコン酸化膜等からなる保護膜10は、エッチングされない。なお、トランジスタ領域2000においては、ハードマスク膜6およびゲート側壁絶縁膜7によりメタル膜5およびバリアメタル膜4は被覆されたままであるので、メタル膜5およびバリアメタル膜4はウエットエッチングされない。これにより、抵抗素子領域1000において、シリコン膜3の上面3aからメタル膜5およびバリアメタル膜4が除去される。したがって、ポリメタルゲートプロセスで形成された半導体素子において、抵抗値が高いポリシリコン抵抗を形成することができる。すなわち、回路面積の増加を抑えつつ、高抵抗な抵抗素子を形成することができる。また、上述のように、高選択性のウエットエッチングによりメタル膜5およびバリアメタル膜4を選択的に除去するため、シリコン膜3の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜3の加工による抵抗素子の特性のばらつきを低減することができる。さらに、バリアメタル膜4とシリコン膜3との間に介在する保護膜10により抵抗素子の抵抗値に影響を与えるシリサイド膜の発生を抑えられている。すなわち、抵抗値の管理が容易になる。次に、ウエットエッチングの後、レジスト膜8を除去する。そして、図19に示すように、レジスト膜8を除去した後、例えば、スピンコート法等により、メタル膜5およびバリアメタル膜4を除去した部分を埋め込み絶縁膜9aで埋めるとともに、残存するハードマスク膜6の上面6aよりも上の高さまで、埋め込み絶縁膜9bを成膜する。次に、図20に示すように、埋め込み絶縁膜9bの上部を、残存するハードマスク膜6をストッパとして、CMP法により平坦化する。すなわち、実施例1と同様に、CMP法よる平坦化時に、メタル膜5上のハードマスク膜6が残存しているので、既述の比較例のようなディッシングの発生を抑制することができる。以上のような本実施例による半導体装置の製造方法により形成される抵抗素子は、において、素子分離絶縁膜2xが形成された半導体基板1と、この半導体基板1上に、シリコン膜3、保護膜10、埋め込み絶縁膜9a、ハードマスク膜6の順に積層され、半導体基板1上に延在する積層構造膜と、この積層構造膜の側面に形成されたゲート側壁絶縁膜7と、半導体基板1上に、ハードマスクの上面の高さまで形成された埋め込み絶縁膜9bと、を備える。そして、該抵抗素子において、埋め込み絶縁膜9aと埋め込み絶縁膜9bとが繋がるように、ゲート側壁絶縁膜7の一部とハードマスク膜6の一部が選択的に除去されており、埋め込み絶縁膜9aと埋め込み絶縁膜9bとは同じ材質で構成され、シリコン膜3の両端部は、2つの抵抗用電極200a、200bに電気的にそれぞれ接続されている。実施例1と同様に、本実施例2による半導体装置の製造方法により形成された上記抵抗素子は、CMP法による平坦化時に、ディッシングの発生が抑制されており、多層構造に適している。以上のように、本実施例2に係る半導体装置の製造方法によれば、面積の増大を抑えつつ、ポリシリコン抵抗を用いて所望の特性を有する抵抗素子を形成することができる。本実施例3では、既述の実施例1、2の半導体装置の製造方法で形成された半導体装置をMRAM等の半導体記憶装置に適用した構成の一例について説明する。ここで、図21は、実施例3に係る半導体記憶装置の構成の一例を示すブロック図である。半導体記憶装置例えば、MRAMMは、既述の実施例1、2により半導体基板1上に形成された抵抗素子Rと、半導体基板1上に形成されたMOSトランジスタTrと、を備える。このような半導体記憶装置Mは、既述のように、MOSトランジスタTrの形成とともに抵抗素子Rが形成されるものであり、また、抵抗素子Rの回路面積の縮小を図ることができ、さらに、CMP法による平坦化時に、ディッシングの発生が抑制されるため、多層化に適している。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。