複数のメモリセルアレイを含む半導体ダイsemiconductordieであって、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成された入出力バンプパッド部を含む、ことを特徴とする半導体メモリ装置。前記入出力バンプパッド部は、前記それぞれのメモリセルアレイをチャネル別に入出力するための複数のチャネルバンプパッド部を含み、前記それぞれのチャネルバンプパッド部は、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含むことを特徴とする請求項1に記載の半導体メモリ装置。前記それぞれのチャネルバンプパッド部は、アドレス/コマンドバンプパッドが配列されたアドレス/コマンドパッドブロック、及びデータバンプパッドが配列された複数のデータパッドブロックを含み、前記アドレス/コマンドパッドブロック及び前記データパッドブロックは、行方向に配列されたことを特徴とする請求項2に記載の半導体メモリ装置。前記アドレス/コマンドパッドブロックは、前記複数のデータパッドブロックの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることを特徴とする請求項3に記載の半導体メモリ装置。前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことを特徴とする請求項3に記載の半導体メモリ装置。前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことを特徴とする請求項3に記載の半導体メモリ装置。複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは、前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列されることを特徴とする請求項3に記載の半導体メモリ装置。前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記チャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことを特徴とする請求項2に記載の半導体メモリ装置。前記それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることを特徴とする請求項8に記載の半導体メモリ装置。前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファが、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置されることを特徴とする請求項8に記載の半導体メモリ装置。前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成されることを特徴とする請求項2に記載の半導体メモリ装置。前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成されることを特徴とする請求項11に記載の半導体メモリ装置。前記それぞれのチャネルバンプパッド部は、複数のアドレス/コマンドバンプパッド及び複数のパワーバンプパッドを含み、前記それぞれのアドレス/コマンドバンプパッドが形成されたアドレス/コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス/コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項2に記載の半導体メモリ装置。前記それぞれのアドレス/コマンドパッド領域には、前記アドレス/コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又はそれぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項13に記載の半導体メモリ装置。前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項13に記載の半導体メモリ装置。前記それぞれのチャネルバンプパッド部は、前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項2に記載の半導体メモリ装置。前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項16に記載の半導体メモリ装置。前記半導体ダイは、前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第1回路と、前記複数のメモリセルアレイを共通に制御するための第2回路と、をさらに含むことを特徴とする請求項2に記載の半導体メモリ装置。前記第1回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第2回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることを特徴とする請求項18に記載の半導体メモリ装置。前記第1回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第2回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることを特徴とする請求項18に記載の半導体メモリ装置。前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことを特徴とする請求項1に記載の半導体メモリ装置。前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることを特徴とする請求項21に記載の半導体メモリ装置。前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることを特徴とする請求項21に記載の半導体メモリ装置。前記半導体ダイの辺又は角に隣接して配置されたサポートバンプパッド部をさらに含むことを特徴とする請求項1に記載の半導体メモリ装置。前記サポートバンプパッド部は、複数の電源電圧の供給を受けるパワーバンプパッドを含むことを特徴とする請求項24に記載の半導体メモリ装置。複数のメモリセルアレイを各々含み、上下に積層された複数の半導体ダイsemiconductordieを備え、前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含むことを特徴とする半導体メモリ装置。前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことを特徴とする請求項26に記載の半導体メモリ装置。前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビアTSV;Through-SiliconViaを含むことを特徴とする請求項26に記載の半導体メモリ装置。ベース基板と、前記ベース基板の上部に配置されたコントローラチップと、前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップと、を含み、前記半導体メモリチップは、複数のメモリセルアレイを含む半導体ダイsemiconductordieであって、前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなることを特徴とする半導体パッケージ。上述の問題点を解決するための本発明の一目的は、高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置を提供することにある。本発明の他の目的は、前記半導体メモリ装置を含む半導体パッケージを提供することにある。前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイsemiconductordie、以下、単にチップともいうからなり、前記半導体ダイはその中央部に形成された入出力バンプパッド部を含む。前記入出力バンプパッド部は前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。前記半導体ダイは、実質的に長方形の平面形状を有し、前記長方形の一辺とこれに直交する他の辺の方向を各々、行方向、列方向とする。前記入出力バンプパッド部は前記それぞれのメモリセルアレイのチャネル別入出力のため複数のチャネルバンプパッド部を含み、前記それぞれのチャネルバンプパッド部は複数の行と複数の列からなったマトリックス形態で配列された複数の単位バンプパッドを含むことができる。前記それぞれのチャネルバンプパッド部はアドレス/コマンドバンプパッドが配列されたアドレス/コマンドパッドブロック及びデータバンプパッドが配列された複数のデータパッドブロックを含み、前記アドレス/コマンドパッドブロック及び前記データパッドブロックウンの行方向に配列されることができる。実施形態によって、前記アドレス/コマンドパッドブロックは、前記複数のデータパッドブロックとの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることもできる。前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことができる。また、前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことができる。一実施形態において、複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列することができる。前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記のチャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことができる。それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることもある。前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファを、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置することができる。前記それぞれのチャネルバンプパッド部は複数のデータバンプパッドを含み、前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域下部の前記半導体ダイにはそれぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成することができる。実施形態に従って、前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成できる。前記それぞれのチャネルバンプパッド部は複数のアドレス/コマンドバンプパッド及び複数のパワーバンプパッドを含み、前記それぞれのアドレス/コマンドバンプパッドが形成されたアドレス/コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス/コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。実施形態に従って、前記それぞれのアドレス/コマンドパッド領域には、前記アドレス/コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又は、それぞれの静電気放電保護回路がさらに形成されることができる。実施形態に従って、前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路をさらに形成ができる。前記それぞれのチャネルバンプパッド部は前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。実施形態に従って、前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることができる。前記半導体ダイは、前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第1回路及び前記複数のメモリセルアレイを共通に制御するための第2回路をさらに含むことができる。前記第1回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第2回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることができる。前記第1回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第2回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることができる。一実施形態において、前記半導体メモリ装置は前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことができる。前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることもできる。前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることができる。一実施形態において、前記半導体ダイの辺又は、角に隣接して配置されたサポートバンプパッド部をさらに含むことができる。前記サポートバンプパッド部は複数の電源電圧の供給を受けるパワーバンプパッドを含むことができる。前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイをそれぞれ含み、上下に積層された複数の半導体ダイsemiconductordieを備え、前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含む。前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビアTSV;Through-SiliconViaを含むことができる。前記他の目的を達成するために、本発明の一実施形態に係る半導体パッケージは、ベース基板、前記ベース基板の上部に配置されたコントローラチップ、及び前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップを含む。前記半導体メモリチップは、複数のメモリセルアレイを含む半導体ダイsemiconductordieであって、前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなる。上述の本発明の実施形態に係るワイド入出力半導体メモリ装置は、マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数を減少させながらもバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させることができる。また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、入出力バンプパッドを半導体ダイの中央部に形成することによって工程上の変更が必要な場合でも設計変更が容易であるだけでなく異種チップのチップオンチップCOC;chip-on-chip積層に有利であり、半導体ダイの外郭に形成されるサポートバンプパッドを具備してチップオンチップ積層の信頼性をより一層向上させることができる。また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、複数のメモリセルアレイ、複数の入出力バンプパッド部及び/又は、周辺回路をミラー方式又はシフト方式にて形成することによって設計負担を減少させてレイアウト設計時工程変化processvariationを最小化することができる。本明細書に開示されている本発明の実施形態に対する特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。本明細書において、第1、第2等の用語は多様な構成要素を説明するのに使用できるが、これらの構成要素は、これらの用語によって限定されるものではなく、これらの用語は一つの構成要素を他の構成要素から区別する目的で使われる。また、及び/又はは、この言葉に前後して取り挙げられた項目の一部又は全部からなる全ての組み合わせを意味する。ある構成要素が他の構成要素に連結されている、又は接続されていると言及された場合には、その、他の構成要素に直接的に連結、又は接続されている場合もあるが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に直接連結されている、又は直接接続されていると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち~間にとすぐに~間に又は~に隣接すると~に直接隣接する等も同じように解釈すべきである。本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に単数であることを意味しない限り、複数の表現を含む。本明細書で、含む又は有する等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又は、これを組み合わせたものが存在するということを示すものであって、一つ又は、それ以上の、他の特徴や数字、段階、動作、構成要素、部品、又は、これを組み合わせたものの存在、又は付加の可能性を予め排除するわけではない。また、別に定義しない限り、本明細書中において使用される、技術的或いは科学的用語を含む全ての用語は、本発明が属する技術分野で通常の知識を有する者が一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は、関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは過剰に形式的な意味を持つものとして解釈してはならない。以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対する重複した説明は省略する。図1は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。図1を参照すると、半導体メモリ装置1000は半導体ダイsemiconductordie、以下、単にチップともいう90及び半導体ダイ90の中央部に形成される入出力バンプパッド部を含む。半導体ダイ90は互いに独立したチャネルを持って動作する複数の、第1~第4メモリセルアレイ10a、10b、10c、10dを含み、入出力バンプパッド部は第1~第4メモリセルアレイ10a、10b、10c、10dをそれぞれ、メモリコントローラのような外部装置と各々独立的に接続するための複数のチャネルを提供する。図1に示すように、半導体ダイ90を水平二等分線HL及び垂直二等分線VLで仮想的に4分割する時、第1~第4メモリセルアレイ10a、10b、10c、10dは、半導体ダイ90上の各分割部分に反時計回りに配置される。以下、この第1~第4メモリセルアレイ10a、10b、10c、10dの配置により決まる半導体ダイ90上の方向を、図1に従い、第1、第2メモリセルアレイ10b、10cのある方向を上と、第2、第3メモリセルアレイ10a、10bのある方向を左と、第3、第4メモリセルアレイ10c、10dのある方向を下と、第4、第1メモリセルアレイ10d、10aのある方向を右と、各々規定する。また、水平左右方向、垂直方向上下方向を各々、行方向、列方向と規定する。図1に示したように、入出力バンプパッド部は、第1~第4メモリセルアレイ10a、10b、10c、10d各々のチャネル別入出力のための複数の、第1~第4チャネルバンプパッド部CHPAD100a、100b、100c、100dを含む。第1~第4チャネルバンプパッド部100a、100b、100c、100dは、それぞれ、メモリセルアレイ10a、10b、10c、10dに対応する。即ち、第1チャネルバンプパッド部100aは第1メモリセルアレイ10aのためのチャネルを提供して、第2チャネルバンプパッド部100bは第2メモリセルアレイ10bのためのチャネルを提供し、第3チャネルバンプパッド部100cは第3メモリセルアレイ10cのためのチャネルを提供し、第4チャネルバンプパッド部100dは第4メモリセルアレイ10dのためのチャネルを提供する。図4乃至図11を参照して後述するように、それぞれのチャネルバンプパッド部100a、100b、100c、100dは、一般に、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含む。それぞれのメモリセルアレイ10a、10b、10c、10dは複数のワードラインと複数のビットラインに接続された複数のメモリセルを含み、前記メモリセルは複数のメモリバンク及び/又は複数のメモリブロックにグループ化される。図1には明示していないが、第1~第4メモリセルアレイ10a、10b、10c、10dの各々の領域内には入出力動作を遂行するための行デコーダrowdecoder、列デコーダcolumndecoder、入出力センスアンプinput/outputsenseamplifier等が配置される。特に、メモリセルに保存されたデータを感知し読み出し、外部装置から提供されたデータをメモリセルに記入する書き込むための入出力センスアンプはそれぞれ、対応する第1~第4チャネルバンプパッド部100a、100b、100c、100dに隣接するように、対応する第1~第4メモリセルアレイ10a、10b、10c、10dの外郭部に配置される。入出力センスアンプが第1~第4チャネルバンプパッド部100a、100b、100c、100dから遠く離れて配置される場合には、半導体ダイ90の中央部に形成された第1~第4チャネルバンプパッド部100a、100b、100c、100dと対応する入出力センスアンプとの間の抵抗が増加するので、これを避けるために、電力消費量の多い入出力センスアンプはそれぞれ対応する第1~第4チャネルバンプパッド部100a、100b、100c、100dに隣接するように、それぞれのメモリセルアレイ10a、10b、10c、10dの外郭部に配置する。半導体ダイ90は、それぞれのメモリセルアレイ10a、10b、10c、10dを各チャネル別に独立的に制御するための複数の第1回路各々、付加的制御部CTRLと入出力制御部IOCTRLとからなる及び複数の第1~第4メモリセルアレイ10a、10b、10c、10dを共通に制御するための複数の第2回路COMMを含む。半導体メモリ装置1000の効率的な設計のために、図1に示すように、第1回路は、第1~第4チャネルバンプパッド部100a、100b、100c、100dと、それぞれ対応する第1~第4メモリセルアレイ10a、10b、10c、10dとの間に配置され、複数の第2回路51、52は各々、チャネルバンプパッド部100aと100d、チャネルバンプパッド部100bと100c、に接して、その行方向側方左方又は右方に配置される。即ち、第1メモリセルアレイ10aに専属的なdedicated第1回路付加的制御部CTRL30aと、入出力制御部IOCTRL40aとからなるは、第1メモリセルアレイ10aと第1チャネルバンプパッド部100aとの間に配置され、第2メモリセルアレイ10bに専属的な第1回路付加的制御部CTRL30bと、入出力制御部IOCTRL40bとからなるは、第2メモリセルアレイ10bと第2チャネルバンプパッド部100bとの間に配置され、第3メモリセルアレイ10cに専属的な第1回路付加的制御部CTRL30cと、入出力制御部IOCTRL40cとからなるは、第3メモリセルアレイ10cと第3チャネルバンプパッド部100cとの間に配置され、第4メモリセルアレイ10dに専属的な第1回路付加的制御部CTRL30dと、入出力制御部IOCTRL40dとからなるは第4メモリセルアレイ10dと第4チャネルバンプパッド部100dとの間に配置される。複数のメモリセルアレイ10a、10b、10c、10dを共通に制御するための第2回路COMM51、52は、半導体メモリ装置1000の設計マージンによっては半導体ダイ90の他の部分にも配置でき、それについては図16~図19を参照して後述する。それぞれのメモリセルアレイ10a、10b、10c、10dを各チャネル別に独立的に制御するための第1回路は各々、入出力制御部IOCTRL40a~40dと、付加的制御部CTRL30a~30dに区分できる。入出力制御部40a~40dは各々、プリドライバpre-driverを含み、入力バッファinputbufferorreceiver及び/又はJTAGjointtestactiongroupBSCboundaryscancell回路などをさらに含むことができる。付加的制御部30a~30dは各々、RASrowaccessstrobe制御ロジック、CAScolumnaccessstrobe制御ロジックなどを含むことができる。複数のメモリセルアレイ10a、10b、10c、10dを共通に制御するためのCOMM51、52は、複数のメモリセルアレイ10a、10b、10c、10d及び、これらに対応する第1回路で共通的に使われる基準電圧又は基準信号を提供するためのDCロジック、温度補償セルフリフレッシュTCSR;temperature-compensatedself-refreshロジックなどを含む。入出力制御部40a、40b、40c、40dは各々、対応するメモリセルアレイ10a、10b、10c、10dと、対応するチャネルバンプパッド部100a、100b、100c、100dとの間に形成される。対応するチャネルバンプパッド部100a、100b、100c、100dとの円滑なデータ信号ルーティングsignalrouting、配線配置を可能にするために、図1に示したように、入出力制御部40a、40b、40c、40dの行方向の長さLrは、対応するチャネルバンプパッド部100a、100b、100c、100dの行方向の長さより小さいか又は同一にする。入出力制御部40a、40b、40c、40dは各々、対応するチャネルバンプパッド部100a、100b、100c、100dに含まれるデータバンプパッドの個数と同じ個数のプリドライバpre-driver等を具備しなければならないので、入出力制御部40a、40b、40c、40dの行方向の長さが対応するチャネルバンプパッド部100a、100b、100c、100dの行方向の長さ以内に設計できなければデータ信号ルーティングのための配線が複雑になり、全体の設計上、大きい負担となる。これについては図20及び図21を参照して後述する。一実施形態において、半導体メモリ装置1000は、半導体ダイ90のテストを遂行するためのテストパッド部310、320をさらに含む。入出力バンプパッド部を通じて半導体メモリ装置1000を直接テストする代りに、図1に示すようにテストパッド部310、320を形成すると、ウェハテストなどを容易に遂行できる。一般的に、一つのウェハに同じ構造の複数のメモリ装置を集積して形成するフロント-エンド工程front-endprocessを遂行した後、半導体ウェハを切断してそれぞれのメモリ装置を個別的な半導体ダイとしシンギュレーション、得られた半導体ダイのパッケージングを行なうバック-エンド工程back-endprocessが遂行される。テストパッド部310、320はフロント-アンド工程が遂行された後、半導体ダイ90がウェハから切断される前のウェハテストのために利用できる。半導体メモリ装置1000の効率的な設計のために、図1に示したように、入出力バンプパッド部に含まれる複数のチャネルバンプパッド部100a、100b、100c、100dは、半導体ダイ90の水平二等分線HLに沿う中央部に配置し、テストパッド部310、320は半導体ダイ90の垂直二等分線VLに沿う中央部に配置できる。テストパッド部310、320は、設計マージンによっては半導体ダイ90の他の部分に配置でき、これに対しては図12~図15を参照して後述することにする。複数のメモリセルアレイ10a、10b、10c、10d、複数のチャネルバンプパッド部100a、100b、100c、100d、及び/又はその他の周辺回路のレイアウトは図1に示すようにミラーmirror方式によって設計することができる。すなわち、第1メモリセルアレイ10a、第1チャネルバンプパッド部100a、第1回路の入出力制御部40aと付加的制御部30a、及び第1メモリセルアレイ10aに係るその他の周辺回路のレイアウトを設計すれば、これらを垂直二等分線VLに対して対称的な構造に変換して、第2メモリセルアレイ10b、第2チャネルバンプパッド部100b、第1回路の入出力制御部40bと付加的制御部30b、及び第2メモリセルアレイ10bに係るその他の周辺回路のレイアウトを決定できる。また、同様に、これらを水平二等分線HLに対して対称的な構造に変換して、第3メモリセルアレイ10c、第4メモリセルアレイ10dとこれらに関連する諸周辺回路のレイアウトを決定できる。一方、図1に示したミラー方式とは異なり、一つのメモリセルアレイとこれに係る、チャネルバンプパッド部を含む諸周辺回路に対するレイアウトを単純にシフトすることによって残りのメモリセルアレイに係るレイアウトを決定することもできる。このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリングmirroring又はシフトshiftingすることによって半導体メモリ装置1000の全体的なレイアウトを効率的に設計できる。また、入出力バンプパッド部を半導体ダイ90の中央部に形成することによって、半導体メモリ装置1000が多様な構造の他の装置と結合される場合、工程上の変更がある場合でも、既に完成された設計を過度に変更すること無く効率的な設計変更が可能にある。図2は、図1の半導体メモリ装置に適用されるマルチチャネルインタフェース方式を示す図であり、図3はマルチポートインタフェース方式を示す図である。図1及び2を参照すると、第1~第4メモリセルアレイ10a、10b、10c、10dは各々、二つのメモリバンクBkを含む例えば、第1メモリセルアレイ10aは第1メモリバンクBk0及び第2メモリバンクBk1を含む。図2のマルチチャネルインタフェース方式に従って四つのポートP0、P1、P2、P3に各々含まれる第1~第4チャネルバンプパッド部100a、100b、100c、100dからなる入出力バンプパッド部は、第1~第4メモリセルアレイ10a、10b、10c、10dの各々をメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。即ち、第1ポートP0は第1メモリバンクBk0及び第2メモリバンクBk1を含む第1メモリセルアレイ10aに専属しdedicated、第2ポートP1は、第3メモリバンクBk2及び第4メモリバンクBk3を含む第2メモリセルアレイ10bに専属し、第3ポートP2は第5メモリバンクBk4及び第6メモリバンクBk5を含む第3メモリセルアレイ10cに専属し、第4ポートP3は第7メモリバンクBk6及び第8メモリバンクBk7を含む第4メモリセルアレイ10dに専属する。図2のマルチチャネルインタフェース方式とは異なり、図3のマルチポートインタフェース方式では全てのメモリバンクBk0~Bk7が複数のポートP0~P3により共有される。システムオンチップSOC上のマルチコアプロセッサmulti-coreprocessor、ハードウェア加速機hardwareaccelerators等のメモリマスターの数が増加するにつれ、図3の場合、共有されたメモリバスとポートにおける衝突の可能性が大きくなり、それを防止できる別途のメカニズムが要求される。本発明の一実施形態に係る半導体メモリ装置1000は、図2に示したようなマルチチャネル方式のワイド入出力wideinputandoutputインタフェースを採用することによって、図3に示したマルチポート方式より小さいチップサイズ及び低電力を実現でき、さらに、設計及びテストの複雑性を減少できる。例えば、従来の32個のデータピンを有するLPDDR2DRAMのピン当りデータレートdatarate/pinが約800Mbpsであり、従って帯域幅bandwidthが約3.2GB/sの場合と比較する時、本発明の一実施形態に係る半導体メモリ装置1000は512個のデータピンを含み、比較的低い約200Mbpsのピン当りデータレートで動作しても約12.8GB/sの帯域幅を実現できる。このようにして動作周波数の増加による電力消耗の増加を防止しながら、高性能のプロセッサを支援できる半導体メモリ装置を提供できる。一方、第1~第4メモリセルアレイ10a、10b、10c、10dに各々専属的な複数のチャネルを実現することによって、同一時点で互いに異なる動作を同時に遂行できる。例えば、第1メモリセルアレイ10aに対して書き込み動作writeoperationを遂行すると同時に第2メモリセルアレイ10bに対しては読み出し動作readoperationを遂行できる。また、本発明の実施形態に係る半導体メモリ装置1000は、CASレイテンシcolumnaccessstrobelatency、バースト長さburstlength、バーストタイプbursttype等を指定するためのMRSModeRegisterSet値、及びDSdriverstrength、PASRpartialarrayselfrefresh等の条件を指定するためのEMRSExtendedModeRegisterSet値をチャネル別に互いに異なるようにセッティングできる。さらに、本発明の実施形態に係る半導体メモリ装置1000は、チャネル別に互いに異なる周波数のクロック信号が使え、半導体ダイ内の電源電圧を分離して使う場合にはチャネル別にDPDdeeppowerdown機能を実現でき、SDRsingledatarate、DDRdoubledatarate、DDR2、LPDDR2lowpowerdoubledatarate2等のような互いに異なるインタフェースをチャネル別に適用することができる。図4~図11は、図1の半導体メモリ装置に含まれた入出力バンプパッド部を構成する第1~第4チャネルバンプパッド部100a、100b、100c、100dのうち任意の一つのチャネルバンプパッド部の実施形態を、第1チャネルバンプパッド部100aの場合で代表して示す図である。図4~図11で、一つの小さい四角形は一つの単位パッド領域UPA;unitpadareaを示し、単位パッド領域ごとに一つの単位バンプパッド及びバンプが形成され、隣接した単位バンプパッドは互いに電気的に分離する。Dと表示された四角形は入出力データを伝送するためのデータバンプパッドを示し、Vと表示された四角形は電源電圧などが印加されるパワーバンプパッドを示し、Aと表示された四角形はアドレス及びコマンドを受信するためのアドレス/コマンドバンプパッドを示す。一実施形態において、図1に示したそれぞれのチャネルバンプパッド部100a、100b、100c、100dは半導体ダイ90と電気的に遮断された少なくとも一つのダミーパッドを含むことができ、Nと示した四角形はこのようなダミーパッドを含む単位パッド領域を示す。ダミーパッドを含む単位パッド領域Nは半導体ダイ90と電気的に遮断される方式NoConnection又はパッド上にバンプを形成しない方式NoBumpにより具現できる。パワーバンプパッドVは電源電圧及び接地電圧が印加されるバンプパッドを含む。例えば、パワーバンプパッドVはメモリセルアレイなどで使われる電圧VDD、VSS及び入出力用電圧VDDQ、VSSQが印加されるバンプパッドを含む。パワーバンプパッドVには、チャネル別に同じ電源電圧例えば、1.8Vを印加することもでき、チャネル別に互いに異なる電源電圧例えば、1.2V及び1.8Vを印加することもできる。また、パワーバンプパッドVの一部はデータマスクバンプパッドDQMパッドのような他の用途のバンプパッドでありうる。一方、単位パッド領域の行方向の長さUL1及び列方向の長さUL2は同一であることもでき、半導体メモリ装置1000の設計マージンによっては異なることもできる。図4~図11には、半導体ダイ90の垂直二等分線VLの図1において右側及び水平二等分線HLの図1において上側に位置する第1チャネルバンプパッド部100aの実施形態が、128個のデータ入出力ピンDQ0~DQ127を有する場合について例示されている。上述のように、第2チャネルバンプパッド部100b、第3チャネルバンプパッド部100c、及び第4チャネルバンプパッド部100dは、例示した第1チャネルバンプパッド部100aをミラーリングmirroring方式又はシフトshifting方式によって具現できる。上述のように、第1~第4メモリセルアレイ10a、10b、10c、10dを共通に制御するための第2回路COMM51、52のうち、第2回路COMM51が第1チャネルバンプパッド部100aの右側に形成される。以下の説明では、第1チャネルバンプパッド部を単にチャネルバンプパッド部とする。図4を参照すると、チャネルバンプパッド部100a1は複数の行Xと複数の列YからなるX×Yマトリックス形態で配列された複数の単位バンプパッドを含む。図4には6つの行X=6と36個の列Y=36からなる6×36マトリックス形態のチャネルバンプパッド部100a1が例示されている。本実施形態において、チャネルバンプパッド部100a1は、アドレス/コマンドバンプパッドAが配列されたアドレス/コマンドパッドブロック115及びデータバンプパッドDが配列された複数のデータパッドブロック111、112、113、114が行方向に配列される。アドレス/コマンドパッドブロック115及びデータパッドブロック111、112、113、114の各々は、一定間隔d離隔されて配置される。本実施形態において、アドレス/コマンドパッドブロック115は、データパッドブロック111、112、113、114の間に配置される。例えば、アドレス/コマンドパッドブロック115は第2データパッドブロック112と第3データパッドブロック113との間に配置される。図6に示した別の実施形態のチャネルバンプパッド部100a3では、アドレス/コマンドパッドブロック135は、データパッドブロック131、132、133、134の左側に配置され、図7に示した更に別の実施形態では、アドレス/コマンドパッドブロック145はデータパッドブロック141、142、143、144の右側に配置される。再び、図4を参照すると、データパッドブロック111、112、113、114、及び/又はアドレス/コマンドパッドブロック115は各々、パワーバンプパッドVとダミーパッドNを含む。それぞれのデータパッドブロック111、112、113、114は、複数の電源電圧の供給を受けるパワーバンプパッドVが配列された少なくとも一つの行を含む。この、パワーバンプパッドVが配列された行は、マトリックス形態の配置で中間部分の行に該当することもでき、外郭の行に該当することもできる。例えば、図4に示した実施形態では、マトリックス形態の配置で中間部分の行に該当する第3行及び第4行にパワーバンプパッドVが配列され、図5に示した別の実施形態では、データパッドブロック121~124の各々において、マトリックス形態の配置で外郭の行に該当する第1行及び第2行にパワーバンプパッドVが配列される。また、図11に示した更に別の実施形態では、複数の電源電圧の供給を受けるパワーバンプパッドVがデータバンプブロック181、182、183、184の各々の中間部分に配列され、データバンプパッドDはパワーバンプパッドVを囲むようにデータバンプブロック181、182、183、184の各々の外郭に配列される。図8を参照すると、データパッドブロック151、152、153、154は各々、複数の電源電圧の供給を受けるパワーバンプパッドVが配列された少なくとも一つの列PC、パワーコラムpowercolumnを含む。このようなパワーコラムPCにはパワーバンプパッドVのみならず、適切な数のダミーパッドNを含みうる。図8の実施形態のチャネルバンプパッド部100a5では、アドレス/コマンドパッドブロック155がデータパッドブロック151、152、153、154の図で左側に配置され、中間行第3行及び第4行にパワーバンプパッドVが配列されており、図9の実施形態のチャネルバンプパッド部100a6では、アドレス/コマンドパッドブロック165がデータパッドブロック161、162、163、164の図で右側に配置され、外郭の行第1行及び第2行にパワーバンプパッドVが配列されている。また、図8及び図9の実施形態では各々、適切な数のパワーコラムPCが配置されている。図10及び図11を参照すると、各々のチャネルバンプパッド部100a7、100a8のマトリックス形態の行の数と列の数が、全体設計マージンによって適切に変更されている。図10の実施形態のチャネルバンプパッド部100a7及び図11の実施形態のチャネルバンプパッド部100a8では、各々、128個のDQピンDQ0~DQ127に該当するデータバンプパッドDを含むが、パワーバンプパッドVの個数とダミーパッドNの個数は適切に変更できる。図10のチャネルバンプパッド部100a7は、12×22マトリックス形態で具現された実施形態を示し、図11のチャネルバンプパッド部100a8は、8×32マトリックス形態で具現された実施形態を示す。半導体メモリ装置1000の全体的なレイアウトの設計において、列方向の長さのマージンが不足する場合には、図10の配置より列の数が小さい図11の配置を選択できる。以下、テストパッド部と第2回路の配置に関する他の実施形態を説明する。図12~図19において図1と重複する説明は省略する。図12~図15は、テストパッド部の配置に関する実施形態を示す図である。図1には、複数の、第1~第4チャネルバンプパッド部100a、100b、100c、100dは、半導体ダイ90の水平二等分線HLに沿って行方向に半導体ダイ90の中央部に配置され、テストパッド部310、320は半導体ダイ90の垂直二等分線VLに沿って列方向に配置された実施形態の半導体メモリ装置1000を示した。図1の実施形態とは異なり、テストパッド部は半導体メモリ装置の設計マージンによっては半導体ダイ90の他の部分に配置できる。図12及び図13に示すように、別の実施形態の半導体メモリ装置1010、1020においては、テストパッド部は半導体ダイ90の水平二等分線HLに沿って行方向に配置される。図12では、一つのテストパッド部330が第1、第2チャネルバンプパッド部100a、100bと、第3、第4チャネルバンプパッド部100c、100dとの間に行方向に配置され、図13では、テストパッド部311が第1、第4チャネルバンプパッド部100a、100dと、入出力制御部40a、40dとの間に、テストパッド部312が第2、第3チャネルバンプパッド部100b、100cと、入出力制御部40b、40cとの間に各々、行方向に配置されている。図14及び図15に示すように、さらに別の実施形態の半導体メモリ装置1030、1040においては、テストパッド部は半導体ダイ90の辺に隣接して配置される。図14では、テストパッド部312、322が各々、半導体ダイ90の上、下の辺に隣接して行方向に配置され、図15では、テストパッド部313、323が半導体ダイ90の左、右の辺に隣接して列方向に配置されている。図16~図19は、第2回路の配置に関する実施形態を示す図である。図1には、複数の、第1~第4メモリセルアレイ10a、10b、10c、10dを共通に制御するための第2回路51、52が入出力バンプパッド部の行方向側方に配置される実施形態を示している。図1の実施形態とは異なり、第2回路は半導体メモリ装置の設計マージンによっては半導体ダイ90の他の部分に配置できる。図16及び図17に示す別の実施形態の半導体メモリ装置1050、1060においては、第2回路は半導体ダイ90の垂直二等分線VLに沿って列方向に配置される。図16では、第2回路53が左側の、第2、第3チャネルバンプパッド部100b、100cと、右側の、第1、第4チャネルバンプパッド部100a、100dとの間で、半導体ダイ90の垂直二等分線VLに沿って配置されている。図17では、第2回路54、55が左側の、第2、第3メモリセルアレイ10b、10cと、右側の、第1、第4メモリセルアレイ10a、10dとの間で、半導体ダイ90の垂直二等分線VLに沿って配置されている。図18及び図19に示すように、さらに別の実施形態の半導体メモリ装置1070、1080においては、第2回路は半導体ダイ90の上下の辺又は左右の辺に隣接して配置される。図18では、第2回路56a、56b、56c、56dが半導体ダイ90の左右の辺に隣接して配置されている。図19では、第2回路57a、57b、57c、57dが半導体ダイ90の上下の辺に隣接して配置されている。図20及び図21は、図1に示した実施の形態の半導体メモリ装置1000に含まれた入出力制御部IOCTRLと、入出力バンプパッド部を構成する第1~第4チャネルバンプパッド部CHPADとの関係をより具体的に説明するための図である。図1を参照して上述のように、円滑なデータ信号ルーティングのために、入出力制御部IOCTRL40a、40b、40c、40dの各々の行方向の長さLrは対応する第1~第4チャネルバンプパッド部100a、100b、100c、100dの各々の行方向の長さより小さいか又は同一である。入出力制御部40a、40b、40c、40dは各々、対応する第1~第4チャネルバンプパッド部100a、100b、100c、100dに含まれたデータバンプパッドの個数と同一個数のプリドライバなどを具備しなければならない。従って、入出力制御部40a、40b、40c、40dの行方向の長さが各々、対応するチャネルバンプパッド部100a、100b、100c、100dの行方向の長さ以内に設計できなければ、信号ルーティングsignalroutingのための配線が複雑になって設計上の大きな負担として作用する。図20を参照すると、チャネルバンプパッド部100eは8×3マトリックス内に16個のデータバンプパッドDQを含むので、入出力制御部40eは、辺方向の長さLr1=3×UL1以内に16個のプリドライバなどを具備しなければならない。図21を参照すると、チャネルバンプパッド部100fは6×4マトリックス内に16個のデータバンプパッドDQを含むため、入出力制御部40fは、辺方向の長さLr2=4×UL1以内に16個のプリドライバなどを具備しなければならない。図20及び図21で単位パッド領域の行方向の長さUL1及び列方向の単位長さUL2が各々同一であると仮定すれば、図21の入出力制御部40fの行方向の長さLr2は、図20の入出力制御部40eの行方向の長さLr1より大きく設定でき、図21の入出力制御部40fの列方向の長さLc2は、図20の入出力制御部40eの列方向の長さLc1より小さく設定できる。それぞれのデータバンプパッドに対し、出力ドライバ及び入力バッファが要求される。出力ドライバ及び/又は入力バッファは入出力制御部40fに含めることもでき、チャネルバンプパッド部100fに含めることもできる。前記説明した方式で、半導体メモリ装置1000の全体的な設計マージンを考慮して単位パッド領域の大きさUL1、UL2、各チャネルバンプパッド部の行と列の個数及びそれにともなう入出力制御部の大きさLr、Lcを適切に決定するならば、それぞれのチャネルバンプパッド部に含まれたデータバンプパッドの個数と同一個数の出力ドライバ及び同一個数の入力バッファが対応する入出力制御部及びチャネルバンプパッド部に分散して配置できる。パワーパッドの対VDDQ、VSSQの個数は多いほど性能上有利であるが、半導体メモリ装置のサイズ及びレイアウトにより制限される。図20及び図21には、2組の、電源電圧パッドVDDQ及び接地電圧パッドVSSQからなる対が含まれた実施形態を示している。DMはデータマスクパッド、Nはダミーパッド、DQSはデータストローブパッドを各々示す。図22は、図1の入出力バンプパッド部の垂直的構造を説明するための断面図である。図22は基板領域81、上部領域82、バンプパッド87、及びバンプ88の垂直構造を、単位パッド領域の単位長さULの範囲に対して概略的に示している。図22に示した構造物は一般的な半導体工程によるドーピング、パターニング、エッチング、蒸着、スパッタ法、熱処理などの技術を利用して形成できる。基板領域81の上部にはイオン注入工程などによってソース、ドレーンなどのアクティブ領域83が形成され、その上部にゲート電極84を含むゲート構造物が形成される。基板領域81及び上部領域82には、トランジスタのような能動素子のみならず、MOSキャパシタのような受動素子も形成できる。上部領域82は、複数のメタル層metallayer86を含み、メタル層86には一般的に信号ルーティング及び電源電圧供給のための配線が形成される。トランジスタのソース、ドレーン83、及びゲート電極84と、メタル層86に形成された配線と、バンプパッド87とは、ビアViaホールなどの層間コネクタ85を通じて電気的に接続される。導電性バンプ88がボールドロップballdrop又はスクリーンプリンティング工程等を通してバンプパッド87上に形成され、バンプ88を溶融点以上で加熱してリフローreflowさせることによってバンプ88とバンプパッド87との間の電気的接触を改善できる。図23~図28は、図1の入出力バンプパッド部を構成する第1~第4チャネルバンプパッド部100a、100b、100c、100dの各々に含まれた単位パッド領域UPAの実施形態を示す回路図である。図23及び図24の単位パッド領域UPA1、UPA2はデータパッド領域を示し、図25の単位パッド領域UPA3はアドレス/コマンドパッド領域を示し、図26及び図27の単位パッド領域UPA4、UPA5はパワーパッド領域を示し、図28の単位パッド領域UPA6はダミーパッド領域を示す。単位パッド領域の行方向の単位長さUL1は列方向の単位長さUL2と同一である場合もあり、異なる場合もある。図23を参照すると、データバンプパッドDQが形成されるデータパッド領域UPA1には、データバンプパッドDQの下方の半導体ダイ内部に、出力ドライバPM1、NM1、及びデカプリングキャパシタCAPの全部又は一部が形成される。PMOSトランジスタPM1及びNMOSトランジスタNM1は、第1電圧V1と第2電圧V2との間に結合され、デカプリングキャパシタCAPも第1電圧V1と第2電圧V2との間に結合される。第1電圧V1は電源電圧で、第2電圧V2は接地電圧でありうる。PMOSトランジスタPM1及びNMOSトランジスタNM1は、読み出しモードでは、入出力制御部のプリドライバ図示せずから提供される信号DOK、DOKBに応答して読み出しデータ信号をデータバンプパッドDQを通じて外部装置に伝達する。一方、書き込みモードでは、データバンプパッドDQを通じて外部装置から受信した書き込みデータ信号DINは入出力制御部に含まれた入力バッファ図示せずに提供される。即ち、図23の実施形態において、出力ドライバはデータバンプパッドDQの下方部の半導体ダイ内に形成され、プリドライバ及び入力バッファは入出力制御部に形成される。図24を参照すると、データバンプパッドDQが形成されるデータパッド領域UPA2下部の半導体ダイには、出力ドライバPM1、NM2、入力バッファレシーバ、RCV、及びデカプリングキャパシタCAPの全部又は一部が形成される。図23の実施形態では入力バッファが入出力制御部に含まれるが、図24の実施形態では入力バッファRCVがデータパッド領域に該当する半導体ダイに形成される。入力バッファRCVは外部装置から受信された書き込みデータ信号DINをバッファリングして内部入力信号DIを入出力制御部に提供する。図22を参照して前述した通り、図23及び図24に示したトランジスタのような能動素子及びMOSキャパシタのような受動素子は半導体ダイの基板領域81に形成され、DOK、DOKB、DINなどの信号をルーティングするための配線及び電源電圧を供給するための配線はメタル層86に形成される。また、図23及び図24に示していないが、データパッド領域に該当する半導体ダイには後述する図26などに示したように静電気放電保護回路ESDをさらに含むことができる。図25を参照すると、アドレス/コマンドバンプパッドADD/CMDが形成されるアドレス/コマンドパッド領域UPA4下部の半導体ダイにはゲートカップリングされたMOSトランジスタPM2、NM2、及びデカプリングキャパシタCAPが形成される。アドレス/コマンドバンプパッドADD/CMDは信号を外部装置に出力する機能が不必要であるので、図23、図24の出力ドライバPM1、NM1に対応するトランジスタPM2、NM2を図25に示すようにゲートカップリングさせてクランプダイオードとして利用できる。アドレス/コマンドバンプパッドADD/CMDを通じて外部装置から受信されたアドレス/コマンド信号AINは、入出力制御部IOCTRLのアドレス/コマンドバッファ図示せずに提供される。図26は、電源電圧を受信するパワーバンプパッドVDDQに対応する単位パッド領域UPA4を示し、図27は接地電圧を受信するパワーバンプパッドVSSQに対応する単位パッド領域UPA5を示す。図26及び図27を参照すると、パワーバンプパッドVDDQ、VSSQが形成されるパワーパッド領域UPA4、UPA5下部の半導体ダイにはデカプリングキャパシタCAPが形成される。また、パワーパッド領域UPA4、UPA5下部の半導体ダイには静電気放電保護回路ESD、electro-staticdischargeがさらに形成される。図28は半導体ダイと電気的に遮断されるダミーパッドに対応するダミーパッド領域UPA6を示す。図28を参照すると、ダミーパッドが形成されるダミーパッド領域UPA6下部の半導体ダイにはデカプリングキャパシタCAPが形成される。また、ダミーパッド領域UPA6下部の半導体ダイには静電気放電保護回路がさらに形成される。一方、図23~図25には示していないが、データバンプパッド、アドレス/コマンドバンプパッド、及び/又は、ダミーパッドが形成された単位パッド領域に該当する半導体ダイには、図26に示したのと同じ静電気放電保護回路ESDがさらに形成でき、静電気放電保護回路は電源電圧又は、接地電圧とバンプパッドとの間にpin-to-power、又は、電源電圧と接地電圧との間にpower-to-power結合できる。図29は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。図29を参照すると、半導体メモリ装置2000は、半導体ダイ90及び半導体ダイ90の中央部に形成される入出力バンプパッド部を含む。図1の半導体メモリ装置1000と比較して図29の半導体メモリ装置2000は、半導体ダイ90の辺に隣接して配置されたサポートバンプパッド部710、720、及び/又は角に隣接して配置されたサポートバンプパッド部500a、500b、500c、500dをさらに含む。このようなサポートバンプパッド部500a、500b、500c、500d、710、720は、同じ構造のメモリチップを積層する場合、又は、メモリチップとコントローラーチップを積層する場合チップオンチップchip-on-chipに、チップの間に存在すべき間隔の逸失に起因する信頼性の低下を防止できる。サポートバンプパッド部500a、500b、500c、500d、710、720は、半導体ダイ90の垂直二等分線VL、及び/又は水平二等分線HLに対して対称的な位置に配置される。例えば、サポートバンプパッド部500a、500b、500c、500d、710、720は、半導体ダイ90の四つの角に配置されるか、二つの向かい合う辺に配置されるか、四つの角に配置されるか、又はこれらの組み合わせによって配置される。図1を参照して上述したように、半導体ダイ90は互いに独立したチャネルで動作する複数の、第1~第4メモリセルアレイ10a、10b、10c、10dを含み、入出力バンプパッド部は第1~第4メモリセルアレイ10a、10b、10c、10dの各々を一つ又は複数のメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。入出力バンプパッド部は、第1~第4メモリセルアレイ10a、10b、10c、10dに互いに独立したチャネルを与えるために、複数の第1~第4チャネルバンプパッド部CHPAD100a、100b、100c、100dを含む。第1~第4チャネルバンプパッド部100a、100b、100c、100dはそれぞれ、第1~第4メモリセルアレイ10a、10b、10c、10dに対応するマルチチャネルが、この対応は図3に係り上述したように、ダイナミックに変更してもよいマルチポート。上述のように、第1~第4チャネルバンプパッド部100a、100b、100c、100dは各々、複数の行と複数の列からなるマトリックス形態に配列された複数の単位バンプパッドを含む。半導体ダイ90はメモリセルアレイ10a~10dを各チャネル別に独立的に制御するための複数の第1回路、及び複数のメモリセルアレイ10a~10dを共通に制御するための第2回路COMM51、52を含む。半導体メモリ装置2000の効率的な設計のために、図29に示したように、第1回路は、入出力バンプパッド部の対応する第1~第4チャネルバンプパッド部100a~100dと、対応するメモリセルアレイ10a~10dとの間に配置され、第2回路51、52は各々、入出力バンプパッド部の第1、第4チャネルバンプパッド部100a、100dの左側、及び入出力バンプパッド部の第2、第3チャネルバンプパッド部100b、100cの右側に配置される。メモリセルアレイ10a~10dを各チャネル別に独立的に制御するための第1回路は、入出力制御部IOCTRL及び付加的制御部CTRLに区分される。入出力制御部40a~40dは各々、対応するメモリセルアレイ10a~10dと対応するチャネルバンプパッド部100a~100dとの間に形成される。チャネルバンプパッド部100a~100dとの円滑なデータ信号ルーティングのために、入出力制御部40a~40dの行方向の長さは対応するチャネルバンプパッド部100a~100dの行方向の長さより小さいか、又は同一である。一実施形態において、半導体メモリ装置2000は、半導体ダイ90のテストを遂行するためのテストパッド部310、320をさらに含む。入出力バンプパッド部を構成する第1~第4チャネルバンプパッド部100a~100dを通じて半導体メモリ装置2000をテストする代わりに、図29に示したようなテストパッド部310、320を付加的に形成すると、第1~第4メモリセルアレイ10a~10dのウェハ上での直接テストを容易に遂行できる。上述のように、複数のメモリセルアレイ10a、10b、10c、10d、複数のチャネルバンプパッド部100a、100b、100c、100d、及び/又はその他の周辺回路のレイアウトは、図29に示したようなミラーmirror方式、又はシフトshift方式図示せずによって設計できる。このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリング又はシフトすることによって半導体メモリ装置2000の全体的なレイアウトを効率的に設計できる。また、入出力バンプパッド部を構成する第1~第4チャネルバンプパッド部100a~100dを半導体ダイ90の中央部に形成することによって、半導体メモリ装置2000が多様な構造の他の装置と結合する場合、工程上の変更がある場合でも、既に完成された設計の過度な変更をせずに効率的な設計の変更が可能である。図30及び図31は、図29の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。図30には半導体ダイ90の角に隣接して配置されたサポートバンプパッド部500bが示され、図31には半導体ダイ90の辺に隣接して配置されたサポートバンプパッド部710が示されている。半導体ダイ90の角付近には整列マーク50bが形成される。図30及び図31を参照すると、サポートバンプパッド部500b、710は、複数のダミーパッドN、502、702を含む。ダミーパッドNは、チップが積層される場合に物理的な支持台の役割をする。一実施形態において、サポートバンプパッド部500b、710は、電源電圧の供給を受ける少なくとも一つのパワーバンプパッドV、501、701を含む。パワーバンプパッドが半導体ダイ90の中央部に形成される入出力バンプパッド部100にのみ配置される場合には半導体ダイ90の辺又は、隅付近の領域では比較的長い電源電圧供給経路にともなう電圧降下及びノイズによって電源電圧特性が低下する。このような電源電圧特性の低下を補完するためにサポートバンプパッド部500b、710内のダミーパッドNの一部はパワーバンプパッドVに置換できる。図32は本発明の一実施形態に係る積層構造の半導体メモリ装置を示す図である。図32を参照すると、半導体メモリ装置3000は上下に積層される複数のメモリチップ2000a、2000b、2000c、2000dを含む。それぞれのメモリチップはそれぞれの基板領域81a、81b、81c、81dとそれぞれの基板上部領域82a、82b、82c、82dからなる半導体ダイ及び半導体ダイの中央部に形成された入出力バンプパッドを含む。それぞれの半導体ダイは、複数のメモリセルアレイを含み、半導体ダイの中央部に形成された入出力バンプパッド部は、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。それぞれのメモリチップ2000a、2000b、2000c、2000dは、半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。図32で、半導体ダイの中央部のバンプは入出力バンプ88a、88b、88c、88dを示し、半導体ダイの外郭のバンプはサポートバンプ503a、503b、503c、503dを示す。一方、それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された入出力バンプパッド部との電気的接続のためのシリコン貫通ビアThrough-SiliconVia、TSVa、TSVb、TSVc、TSVdを含む。例えば、第1メモリチップ2000aのシリコン貫通ビアTSVaは、第1メモリチップ2000aの入出力バンプ88aと下部の第2メモリチップ2000bの入出力バンプ88bを電気的に接続する。積層されたメモリチップ2000a、2000b、2000c、2000dの入出力バンプ88a、88b、88c、88dは、このように、シリコン貫通ビアTSVa、TSVb、TSVc、TSVdを通じて電気的に接続される。図33及び図34は本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図面である。図33を参照すると、半導体パッケージ4000はベース基板BASE810、ベース基板810の上方に配置されたコントローラチップCTRL820及びコントローラチップ820の上方に配置された少なくとも一つの半導体メモリチップMEM1000aを含む。ベース基板810は、印刷回路基板PCB、printedcircuitboardであり、コントローラチップ820は、マイクロプロセッサMPU、microprocessorunitを含みうる。チップが積層された後、レジン870等で半導体パッケージ4000の上部を被覆塗布できる。半導体メモリチップ1000aは、図1~図32を参照して説明した本発明の実施形態に係る半導体メモリ装置1000、2000、3000の中の一つである。上述のように、半導体メモリチップ1000aは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは複数のメモリセルアレイを含み、前記入出力バンプパッド部は、前記複数のメモリセルアレイをコントローラチップ820と独立的に接続するための複数のチャネルを提供する。図33の実施形態において、半導体メモリチップ1000aの入出力バンプ88eを通じて半導体メモリチップ1000aとコントローラチップ820が電気的に接続され、コントローラチップ820と印刷回路基板810はワイヤ860を利用したボンディング方式によって電気的に接続される。印刷回路基板810の下面には外部装置との電気的接続のためのバンプ811が形成される。図34を参照すると、半導体パッケージ5000は、ベース基板BASE910、ベース基板910の上方に配置されたコントローラーチップCTRL920及びコントローラーチップ920の上方に配置された少なくとも一つの半導体メモリチップMEM1000bを含む。チップが積層された後、レジン970等で半導体パッケージ4000の上部を被覆塗布できる。半導体メモリチップ1000bは、図1~図32を参照して説明した本発明の実施形態に係る半導体メモリ装置1000、2000、3000の中の一つである。上述のように、半導体メモリチップ1000bは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは、複数のメモリセルアレイを含み、前記入出力バンプパッド部は前記複数のメモリセルアレイをコントローラチップ920と独立的に接続するための複数のチャネルを提供する。図34の実施形態において、半導体メモリチップ1000bの入出力バンプ88fを通じて半導体メモリチップ1000bとコントローラチップ920が、電気的に接続され、コントローラチップ920と印刷回路基板910は、コントローラチップ920の下面に形成されたバンプ921を通じて電気的に接続される。コントローラチップ920は、シリコン貫通ビア922を含み、この場合、印刷回路基板910と半導体メモリチップ1000bとの間のインタフェース部の抵抗が、上述の図33のワイヤボンディングの場合よりも減少して円滑な信号伝送が具現できる。印刷回路基板910の下面には、外部装置との電気的接続のためのバンプ911が形成される。図33及び図34に示したように、本発明の実施形態に係るワイド入出力W-IO;wideinputandoutputインタフェースを提供する半導体メモリ装置1000a、1000bは、フリップチップパッケージングflip-chippackagingを効果的に採用している。即ち、半導体メモリチップの上部領域がコントローラチップに対面するように、半導体メモリチップがコントローラチップに装着される。入出力バンプパッド部を半導体ダイの中央部に形成し、それに対応する位置にコントローラーチップの入出力パッドを形成することによってフリップ-チップパッケージングが効率的に遂行でき、上述のサポートバンプパッド部はチップとチップとの間の物理的な支持台となってチップオンチップchip-on-chip積層の信頼性を向上する。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。