第1キャリアボディ、第1入出力回路、前記第1キャリアボディを貫通して前記第1入出力回路と電気的に連結される第1貫通電極、及び前記第1入出力回路と電気的に連結されずに前記第1キャリアボディを貫通する第2貫通電極を備えた第1レイヤーと、第2キャリアボディ、第2入出力回路、前記第2キャリアボディを貫通して前記第2入出力回路と電気的に連結された第3貫通電極、及び前記第2入出力回路と電気的に連結されずに前記第2キャリアボディを貫通する第4貫通電極を備え、前記第1レイヤーの上部に積層された第2レイヤーと、を備え、前記第1レイヤーの前記第1貫通電極は前記第2レイヤーの前記第4貫通電極と連結され、前記第1レイヤーの前記第2貫通電極は前記第2レイヤーの前記第3貫通電極と連結されていることを特徴とする半導体チップパッケージ。前記第2レイヤーの構造は、前記第1レイヤーの構造と同一であり、前記レイヤーと平行した面に対して前記第1レイヤーを逆時計回り方向に90 ゚、180 ゚及び270 ゚のうちいずれか一つの角度で回転させたものと一致していることを特徴とする請求項1に記載の半導体チップパッケージ。前記第2レイヤーの構造は、前記第1レイヤーの構造と同一であり、前記第1レイヤーをフリップさせたものと一致していることを特徴とする請求項1に記載の半導体チップパッケージ。前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はTSVで構成されていることを特徴とする請求項1に記載の半導体チップパッケージ。前記第1レイヤーが積層される半導体基板をさらに備えていることを特徴とする請求項1に記載の半導体チップパッケージ。前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記第1レイヤーの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備えていることを特徴とする請求項5に記載の半導体チップパッケージ。積層された複数のレイヤーを備え、前記複数のレイヤーそれぞれは、キャリアボディ、前記キャリアボディにより支持されて前記キャリアボディ表面に配される少なくとも一つの入出力回路、前記キャリアボディにより支持されて前記レイヤーそれぞれの前記入出力回路と電気的に連結される少なくとも一つの半導体集積回路、そして電気的に互いに分離された状態で前記キャリアボディを貫通した複数の貫通電極を備え、それぞれのレイヤーの前記入出力回路は、前記レイヤーの前記貫通電極のうち対応する前記貫通電極と電気的に連結され、前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーそれぞれの貫通電極のうちいずれか一つの貫通電極と電気的に連結され、前記レイヤーは電気的に連結される貫通電極セットを有しており、前記貫通電極に電気的に連結されるセットそれぞれはパッケージ内の信号伝送ラインを構成し、前記入出力回路それぞれは、前記信号伝送ラインのうちいずれか一つの伝送ラインと連結され、前記信号伝送ラインそれぞれに連結される前記入出力回路の総数は、前記パッケージを構成する前記レイヤーの総数より少ないことを特徴とする半導体チップパッケージ。それぞれの前記レイヤーはウェーハまたはダイで構成され、前記貫通電極はTSVで構成されていることを特徴とする請求項7に記載の半導体チップパッケージ。それぞれの前記レイヤーの前記貫通電極は、前記レイヤーの垂直軸に対して対称的に配されていることを特徴とする請求項7に記載の半導体チップパッケージ。それぞれの前記レイヤーの前記貫通電極は、前記軸に対して90 ゚角度で配された4個のグループで配されていることを特徴とする請求項9に記載の半導体チップパッケージ。前記レイヤーの構造は同一であり、前記軸に対して90 ゚、180 ゚または270 ゚のうちいずれか一つの角度で回転されたものと一致していることを特徴とする請求項10に記載の半導体チップパッケージ。それぞれの前記レイヤーの前記貫通電極は、前記レイヤーの平行軸に対して対称的に配されていることを特徴とする請求項7に記載の半導体チップパッケージ。前記レイヤーの構造は同一であり、前記軸に対してフリップされたものと一致していることを特徴とする請求項12に記載の半導体チップパッケージ。それぞれの前記レイヤーの前記貫通電極は、前記レイヤーに互いに直交し、平行した2個の軸に対して互いに対称的に配されていることを特徴とする請求項7に記載の半導体チップパッケージ。前記レイヤーのうちいずれか一つのレイヤーの構造は、前記レイヤーのうち他のレイヤーの構造と同一であり、前記軸のうちいずれか一つに対してフリップされたものと一致していることを特徴とする請求項14に記載の半導体チップパッケージ。前記入出力回路それぞれは、入力バッファと出力ドライバとを構成していることを特徴とする請求項7に記載の半導体チップパッケージ。前記レイヤーの貫通電極は、データバスまたはコマンド/アドレスバスを構成していることを特徴とする請求項7に記載の半導体チップパッケージ。前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーの前記貫通電極に配列され、かつ電気的に連結されていることを特徴とする請求項7に記載の半導体チップパッケージ。前記半導体チップパッケージは、隣接した1対のレイヤーの間にひろがり、かつ導電性の再配置ラインを含む再配線層をさらに備え、前記隣接した1対のレイヤーのうちいずれか一つのレイヤーの貫通電極それぞれは、前記再配線ラインのうち対応するいずれか一つの再配線ラインにより、前記隣接した1対のレイヤーのうち他の一つのレイヤーの貫通電極の一つと電気的に連結され、前記貫通電極のセットと、前記貫通電極セットに電気的に連結される前記再配線ラインとは、前記信号ラインのうち対応するいずれか一つの信号ラインを構成し、前記再配線ラインにより電気的に連結される前記隣接した1対のレイヤー内の前記貫通電極は、前記レイヤーと平行した平面内で互いに平行に配設されていることを特徴とする請求項7に記載の半導体チップパッケージ。前記レイヤーそれぞれは複数の入出力回路を備えていることを特徴とする請求項7に記載の半導体チップパッケージ。前記半導体チップパッケージは、前記レイヤーが積層される半導体基板をさらに備え、前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記レイヤーのうちいずれか一つの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備えていることを特徴とする請求項7に記載の半導体チップパッケージ。前記半導体チップパッケージは、前記レイヤーがその上に配され、前記レイヤーの前記貫通電極が電気的に連結される回路を含むCPUをさらに備えていることを特徴とする請求項7に記載の半導体チップパッケージ。請求項7に記載の半導体チップパッケージ、ユーザーインターフェース、そして電源供給部を備え、前記半導体チップパッケージは、電子装置のプロセッサーとメモリとを構成していることを特徴とする前記電子装置。コントローラ及び請求項7に記載の半導体チップパッケージで構成されるメモリを備えていることを特徴とするメモリカード。同じ構造を有する第1及び第2レイヤーを積層する段階であって、前記第1レイヤーは、キャリアボディ、第1入出力回路、前記第1入出力回路と電気的に連結される半導体集積回路を備え、前記第2レイヤーは、キャリアボディ、第2入出力回路、前記第2入出力回路と電気的に連結される半導体集積回路を備えている段階と、各レイヤーの前記キャリアボディを貫通する複数の貫通電極を形成し、それぞれのレイヤーの前記貫通電極のうちいずれか一つの貫通電極が前記レイヤーの前記入出力回路と連結され、前記レイヤーの他の貫通電極は前記レイヤーの前記入出力回路と電気的に連結されないようにして、前記第1及び第2レイヤーを互いに電気的に連結する段階と、前記第1レイヤーの前記貫通電極をそれぞれ前記第2レイヤーの前記貫通電極と電気的に連結される段階と、を含み、前記第1入出力回路と電気的に連結される前記第1レイヤーの前記貫通電極は、前記第2レイヤーの前記第2入出力回路と電気的に連結されない貫通電極と電気的に連結されていることを特徴とする半導体チップパッケージの製造方法。前記第1及び第2レイヤーを連結する段階は、基板上に前記第1レイヤーを積層し、前記第1レイヤー上に前記第2レイヤーを積層する段階であることを特徴とする請求項25に記載の半導体チップパッケージの製造方法。前記貫通電極は、軸に対して90 ゚角度で配された4個のグループで配され、前記第2レイヤーが前記第1レイヤー上に積層される前に、前記第2レイヤーを前記第2レイヤーに平行した面に対して、逆時計回り方向に90 ゚、180 ゚または270 ゚のうちいずれか一つの角度で回転させることを特徴とする請求項26に記載の半導体チップパッケージの製造方法。それぞれのレイヤー内の前記貫通電極は、前記レイヤーの平行軸に対して対称的に形成され、前記第2レイヤーが前記第1レイヤー上に積層される前に前記第2レイヤーをフリップさせることを特徴とする請求項26に記載の半導体チップパッケージの製造方法。本発明は、前記のような問題点を解決するためのものであり、貫通電極ラインの寄生容量を低減させて伝送速度を高めることができる半導体集積回路を提供することを目的とする。前記のような目的を達成するために、本発明の一実施形態による半導体チップパッケージは、第1キャリアボディ、第1入出力回路、前記第1キャリアボディを貫通して前記第1入出力回路と電気的に連結される第1貫通電極、及び前記第1入出力回路と電気的に連結されずに前記第1キャリアボディを貫通する第2貫通電極を備えた第1レイヤーと、第2キャリアボディ、第2入出力回路、前記第2キャリアボディを貫通して前記第2入出力回路と電気的に連結された第3貫通電極、及び前記第2入出力回路と電気的に連結されずに前記第2キャリアボディを貫通する第4貫通電極を備え、前記第1レイヤーの上部に積層された第2レイヤーと、を備え、前記第1レイヤーの前記第1貫通電極は前記第2レイヤーの前記第4貫通電極と連結され、前記第1レイヤーの前記第2貫通電極は前記第2レイヤーの前記第3貫通電極と連結されていることを特徴とする。望ましくは、前記第2レイヤーの構造は、前記第1レイヤーの構造と同一であり、前記レイヤーと平行した面に対して前記第1レイヤーを逆時計回り方向に90 ゚、180 ゚及び270 ゚のうちいずれか一つの角度で回転させたものと一致する。さらに望ましくは、前記第2レイヤーの構造は、前記第1レイヤーの構造と同一であり、前記第1レイヤーをフリップさせたものと一致する。さらに望ましくは、前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はTSVで構成される。さらに望ましくは、前記第1レイヤーが積層される半導体基板をさらに備える。さらに望ましくは、前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記第1レイヤーの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備える。一方、本発明の他の実施形態による半導体チップパッケージは、積層された複数のレイヤーを備え、前記複数のレイヤーそれぞれは、キャリアボディ、前記キャリアボディにより支持されて前記キャリアボディ表面に配される少なくとも一つの入出力回路、前記キャリアボディにより支持されて前記レイヤーそれぞれの前記入出力回路と電気的に連結される少なくとも一つの半導体集積回路、そして電気的に互いに分離された状態で前記キャリアボディにひろがる複数の貫通電極を備え、それぞれのレイヤーの前記入出力回路は、前記レイヤーの前記貫通電極のうち対応する前記貫通電極と電気的に連結され、前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーそれぞれの貫通電極のうちいずれか一つの貫通電極と電気的に連結され、前記レイヤーは電気的に連結される貫通電極セットを有しており、前記貫通電極に電気的に連結されるセットそれぞれはパッケージ内の信号伝送ラインを構成し、前記入出力回路それぞれは、前記信号伝送ラインのうちいずれか一つの伝送ラインと連結され、前記信号伝送ラインそれぞれに連結される前記入出力回路の総数は、前記パッケージを構成する前記レイヤーの総数より少ないことを特徴とする。望ましくは、前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はTSVで構成される。さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記レイヤーの垂直軸に対して対称的に配される。さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記軸に対して90 ゚角度で配された4個のグループで配される。さらに望ましくは、前記レイヤーの構造は同一であり、前記軸に対して90 ゚、180 ゚または270 ゚のうちいずれか一つの角度で回転されたものと一致している。さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記レイヤーの平行軸に対して対称的に配される。さらに望ましくは、前記レイヤーの構造は同一であり、前記軸に対してフリップされたものと一致している。さらに望ましくは、それぞれのレイヤーの前記貫通電極は前記レイヤーに互いに直交し、平行した2個の軸に対して互いに対称的に配される。さらに望ましくは、前記レイヤーのうちいずれか一つのレイヤーの構造は、前記レイヤーのうち他のレイヤーの構造と同一であり、前記軸のうちいずれか一つに対してフリップされたものと一致している。さらに望ましくは、前記入出力回路それぞれは、入力バッファと出力ドライバとを構成する。さらに望ましくは、前記レイヤーの貫通電極は、データバスまたはコマンド/アドレスバスを構成する。さらに望ましくは、前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーの前記貫通電極に配列され、かつ電気的に連結される。さらに望ましくは、前記半導体チップパッケージは、隣接した1対のレイヤーの間にひろがり、かつ導電性の再配置ラインを含む再配線層をさらに備え、前記隣接した1対のレイヤーのうちいずれか一つのレイヤーの貫通電極それぞれは、前記再配線ラインのうち対応するいずれか一つの再配線ラインにより、前記隣接した1対のレイヤーのうち他の一つのレイヤーの貫通電極の一つと電気的に連結され、前記貫通電極のセットと、前記貫通電極セットに電気的に連結される前記再配線ラインとは、前記信号ラインのうち対応するいずれか一つの信号ラインを構成し、前記再配線ラインにより電気的に連結される前記隣接した1対のレイヤー内の前記貫通電極は、前記レイヤーと平行した平面内で互いに平行に配設される。さらに望ましくは、前記レイヤーそれぞれは複数の入出力回路を備える。さらに望ましくは、前記半導体チップパッケージは、前記レイヤーが積層される半導体基板をさらに備え、前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記レイヤーのうちいずれか一つの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備える。さらに望ましくは、前記半導体チップパッケージは、前記レイヤーがその上に配され、前記レイヤーの前記貫通電極が電気的に連結される回路を含むCPUをさらに備える。さらに望ましくは、前記の半導体チップパッケージ、ユーザーインターフェース、そして電源供給部を備え、前記半導体チップパッケージは、電子装置のプロセッサーとメモリとを構成する。さらに望ましくは、コントローラ及び請求項7に記載の半導体チップパッケージで構成されるメモリを備える。一方、本発明の一実施形態による半導体チップパッケージの製造方法は、同じ構造を有する第1及び第2レイヤーを積層する段階であって、前記第1レイヤーは、キャリアボディ、第1入出力回路、前記第1入出力回路と電気的に連結される半導体集積回路を備え、前記第2レイヤーは、キャリアボディ、第2入出力回路、前記第2入出力回路と電気的に連結される半導体集積回路を備えている段階と、各レイヤーの前記キャリアボディを貫通する複数の貫通電極を形成し、それぞれのレイヤーの前記貫通電極のうちいずれか一つの貫通電極が前記レイヤーの前記入出力回路と連結され、前記レイヤーの他の貫通電極は前記レイヤーの前記入出力回路と電気的に連結されないようにして、前記第1及び第2レイヤーを互いに電気的に連結する段階と、前記第1レイヤーの前記貫通電極をそれぞれ前記第2レイヤーの前記貫通電極と電気的に連結される段階と、を含み、前記第1入出力回路と電気的に連結される前記第1レイヤーの前記貫通電極は、前記第2レイヤーの前記第2入出力回路と電気的に連結されない貫通電極と電気的に連結されることを特徴とする。望ましくは、前記第1及び第2レイヤーを連結する段階は、基板上に前記第1レイヤーを積層し、前記第1レイヤー上に前記第2レイヤーを積層する段階である。さらに望ましくは、前記貫通電極は、軸に対して90 ゚角度で配された4個のグループで配され、前記第2レイヤーが前記第1レイヤー上に積層される前に、前記第2レイヤーを前記第2レイヤーに平行した面に対して、逆時計回り方向に90 ゚、180 ゚または270 ゚のうちいずれか一つの角度で回転させる。さらに望ましくは、それぞれのレイヤー内の前記貫通電極は、前記レイヤーの平行軸に対して対称的に形成され、前記第2レイヤーが前記第1レイヤー上に積層される前に前記第2レイヤーをフリップさせる。本発明による半導体チップパッケージ及び半導体チップパッケージの製造方法は、貫通電極ラインの寄生容量を低減させて伝送速度を高める効果がある。本文に開示されている本発明の実施形態について、特定の構造的ないし機能的な説明は、単に本発明の実施形態を説明するための目的に例示されたものであって、本発明の実施形態は多様な形態で実施でき、本文に説明された実施形態に限定されるものと解釈されてはならない。本発明は多様な変更を加えることができ、色々な形態を持つことができるところ、特定実施形態を図面に例示して本文で詳細に説明する。しかし、これは本発明を特定の開示形態に対して限定しようとするより、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含ませるためである。第1、第2などの用語は、多様な構成要素を説明するのに使われうるが、前記構成要素は前記用語により限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的で使われうる。例えば、本発明の権利範囲から逸脱せずに第1構成要素は第2構成要素と命名でき、同様に第2構成要素も第1構成要素と命名できる。ある構成要素が他の構成要素に連結されているか、または接続されていると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解せねばならない。一方、ある構成要素が他の構成要素に直接連結されているか、または直接接続されていると言及された時には、中間に他の構成要素が存在しないと理解せねばならない。構成要素間の関係を説明する他の表現、すなわち~の間にと、直ちに~の間にまたは~に隣接すると~に当接するなども同様である。本出願で使用した用語は単に特定の実施形態を説明するために使われたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なって表現しない限り、複数の表現を含む。本出願で、含むまたは持つなどの用語は、説明された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定するためのものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除するものではないと理解せねばならない。特に定義されない限り、技術的や科学的な用語を含めて、ここで使われるあらゆる用語は、当業者により一般的に理解されるであろう。一般的に使われる、辞書に定義されている用語は、関連技術の文脈上の意味と一致すると解釈されねばならず、本出願で明白に定義しない限り、理想的にまたは過度に形式的な意味として解釈されない。本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。図1は、本発明の一実施形態による半導体チップパッケージを示す図面である。図1を参照すれば、本発明の一実施形態による半導体チップパッケージ100は、半導体基板110、第1レイヤー120及び第2レイヤー130を備えることができる。第1レイヤー120及び第2レイヤー130は、半導体基板110の上部に順に積層されうる。ここで、半導体基板110、第1レイヤー120及び第2レイヤー130は、ダイまたはウェーハでありうる。すなわち、半導体基板110、第1レイヤー120及び第2レイヤー130は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板110はウェーハであり、第1レイヤー120及び第2レイヤー130はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。半導体基板110の上部面には半導体集積回路図示せず及び電極パッド114、115が配され、半導体基板110の下面にはソルダボール導電性バンプ113が配されうる。半導体基板110に配される半導体集積回路図示せずは、電極パッド114、115を通じて第1レイヤー120及び第2レイヤー130と電気的に連結され、導電性バンプ113を通じて外部と電気的に連結されうる。導電性バンプ113は半導体基板の外部ターミナルになり、例えば、ソルダボールを備えることができる。半導体基板110は、印刷回路基板PCBを備えることができる。第1レイヤー120は、半導体基板110の上部に積層されうる。第1レイヤー120は、第1入出力回路122が連結された第1貫通電極127a、及び第1入出力回路122が連結されていない第2貫通電極127bを備えることができる。ここで、第1貫通電極127a及び第2貫通電極127bは、貫通シリコン電極ThroughSiliconVia:TSVでありうる。第2レイヤー130は、第1レイヤー120の上部に積層されうる。第2レイヤー130は、第2入出力回路132が連結された第3貫通電極137a、及び第2入出力回路132が連結されていない第4貫通電極137bを備えることができる。ここで、第3貫通電極137a及び第4貫通電極137bはTSVでありうる。すなわち、第1及び第2レイヤー120、130それぞれは、導電性のビアが拡張されるシリコンキャリアボディを備えることができる。第1レイヤー120の第1貫通電極127aは第2レイヤー130の第4貫通電極137bと連結され、第1レイヤー120の第2貫通電極127bは第2レイヤー130の第3貫通電極137aと連結される。説明の便宜のために、図1には、第1レイヤー120及び第2レイヤー130がそれぞれ2つの貫通電極127a及び127b、137a及び137bを備えていると図示されているが、本発明による半導体チップパッケージはこれに限定されるものではない。すなわち、本発明の一実施形態による半導体チップパッケージ100は、数千個以上の複数の貫通電極を備えることができる。本発明の一実施形態による半導体チップパッケージ100は、複数のレイヤー120、130それぞれに形成された貫通電極127a、127b、137a、137bを通じてデータバスが形成され、複数のレイヤー120、130それぞれに形成される半導体集積回路図示せずは、貫通電極127a、127b、137a、137bを通じてデータを入力されるか、またはデータを出力できる。また、本発明の一実施形態による半導体チップパッケージ100は、それぞれのレイヤー120、130への自由なアクセスのために、半導体基板110とそれぞれのレイヤー120、130とは点対点方式で連結されうる。複数の貫通電極は、データバスまたはコマンド/アドレスバスを形成できる。第1入出力回路122及び第2入出力回路132は、入力バッファ及び出力ドライバなどを備えることができる。第1入出力回路122は、第1貫通電極127aを通じて外部から伝えられる信号を第1レイヤー120に配される半導体集積回路図示せずに伝達するか、または第1レイヤー120に配される半導体集積回路図示せずから出力される信号を第1貫通電極127aを通じて外部に伝達することができる。第2入出力回路132は、第3貫通電極137aを通じて外部から伝えられる信号を第2レイヤー130に配される半導体集積回路図示せずに伝達するか、第2レイヤー130に配される半導体集積回路図示せずから出力される信号を第3貫通電極137aを通じて外部に伝達することができる。図1を参照すれば、第2レイヤー130は第1レイヤー120と同じレイヤーであり、第1レイヤー120を水平に180 ゚回転させたものでありうる。すなわち、図1に図示されたように、本発明の一実施形態による半導体チップパッケージ100は、半導体基板110の上部に第1レイヤー120が積層され、第2レイヤー130は水平に180 ゚回転された後、第1レイヤー120の上部に積層されうる。したがって、第1レイヤー120の第1貫通電極127aは第2レイヤー130の第4貫通電極137bと電気的に連結され、第1レイヤー120の第2貫通電極127bは第2レイヤー130の第3貫通電極137aと電気的に連結されうる。図1を参照すれば、本発明の一実施形態による半導体チップパッケージ100は、互いに連結された第1貫通電極127a及び第4貫通電極137bのうち、第1貫通電極127aには第1入出力回路122が連結されるが、第4貫通電極137bには第2入出力回路132が連結されていない。同様に、互いに連結された第2貫通電極127b及び第3貫通電極137aのうち、第3貫通電極137aには第2入出力回路132が連結されるが、第2貫通電極127bには第1入出力回路122が連結されていない。第2貫通電極127b及び第4貫通電極137bは、入力されたデータ及びコマンド/アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのTSVでありうる。結局、互いに連結された貫通電極127a及び137b、127b及び137aのうち、いずれか一つの貫通電極127a、137aのみ入出力回路122、132に連結され、他の一つの貫通電極127b、137bは入出力回路122、132に連結されない。したがって、本発明の一実施形態による半導体チップパッケージ100は、互いに連結された貫通電極全体127a及び137bも、127b及び137aもどちらも各レイヤー120、130の入出力回路122及び132の両方に連結されるものではなく、互いに連結された貫通電極のうち一部127a、137aのみ各レイヤー120、130の入出力回路122、132と連結される。したがって、本発明の一実施形態による半導体チップパッケージ100は、入出力回路による寄生容量を低減させて、貫通電極127a、127b、137a、137bにより形成されるデータバスの伝送帯域幅を広げることができる。図2は、本発明の他の実施形態による半導体チップパッケージを示す図面である。図2を参照すれば、本発明の他の実施形態による半導体チップパッケージ200は、半導体基板210、第1レイヤー220及び第2レイヤー230を備えることができる。第1レイヤー220及び第2レイヤー230は、半導体基板210の上部に順に積層されうる。半導体基板210に関する説明は、図1を参照して詳述したので、ここでは詳細な説明を省略する。第1レイヤー220は、半導体基板210の上部に積層されうる。第1レイヤー220は、キャリアボディ、キャリアボディにより支持される半導体IC、キャリアボディにより支持されてICに連結される第1入出力回路222、キャリアボディを貫通して第1入出力回路222が連結された第1貫通電極227a及びキャリアボディを貫通して第1入出力回路222が連結されていない第2貫通電極227bを備えることができる。ここで、第1貫通電極227a及び第2貫通電極227bは、TSVでありうる。第2レイヤー230は、第1レイヤー220の上部に積層されうる。第2レイヤー230は、キャリアボディ、キャリアボディにより支持される半導体IC、キャリアボディにより支持されてICに連結される第2入出力回路232、キャリアボディを貫通して第2入出力回路232が連結された第3貫通電極237a、及びキャリアボディを貫通して第2入出力回路232が連結されていない第4貫通電極237bを備えることができる。ここで、第3貫通電極237a及び第4貫通電極237bは、TSVでありうる。説明の便宜のために、図2には、第1レイヤー220及び第2レイヤー230がそれぞれ2つの貫通電極227a及び227b、237a及び237bを備えていると図示されているが、本発明による半導体チップパッケージはこれに限定されるものではない。すなわち、図2に図示された本発明の他の実施形態による半導体チップパッケージ200は、数千個以上の複数の貫通電極を備えることができる。本発明の他の実施形態による半導体チップパッケージ200は、複数のレイヤー220、230それぞれに形成された貫通電極227a、227b、237a、237bを通じてデータバスが形成され、複数のレイヤー220、230それぞれに形成される半導体集積回路図示せずは、貫通電極227a、227b、237a、237bを通じてデータを入力されるか、またはデータを出力できる。また、本発明の他の実施形態による半導体チップパッケージ200は、それぞれのレイヤー220、230への自由なアクセスのために、半導体基板210とそれぞれのレイヤー220、230とは点対点方式で連結されうる。第1入出力回路222及び第2入出力回路232は、入力バッファ及び出力ドライバなどを備えることができる。第1入出力回路222は、第1貫通電極227aを通じて外部から伝えられる信号を第1レイヤー220に配される半導体集積回路図示せずに伝達するか、または第1レイヤー220に配される半導体集積回路図示せずから出力される信号を第1貫通電極227aを通じて外部に伝達することができる。第2入出力回路232は、第3貫通電極237aを通じて外部から伝えられる信号を、第2レイヤー230に配される半導体集積回路図示せずに伝達するか、または第2レイヤー230に配される半導体集積回路図示せずから出力される信号を、第3貫通電極237aを通じて外部に伝達できる。図2を参照すれば、第2レイヤー230は第1レイヤー220と同じレイヤーであり、第1レイヤー220を水平にフリップさせたものでありうる。すなわち、図2に図示されたように、本発明の他の実施形態による半導体チップパッケージ200は、半導体基板210の上部に第1レイヤー220が積層され、第2レイヤー230は水平にフリップされた後、第1レイヤー220の上部に積層されうる。ここで、第2レイヤー230を水平にフリップさせるということは、第2レイヤー230に備えられる第2入出力回路232が第1レイヤー220に向かうように第2レイヤー230を水平にひっくり返すということを意味する。すなわち、図2に図示されたように、第2レイヤー230は水平にひっくり返された後、第1レイヤー220の上部に積層され、第1レイヤー220の第1貫通電極227aは、第2レイヤー230の第4貫通電極237bと電気的に連結され、第1レイヤー220の第2貫通電極227bは、第2レイヤー230の第3貫通電極237aと電気的に連結されうる。図2を参照すれば、本発明の他の実施形態による半導体チップパッケージ200は、図1に図示された本発明の一実施形態による半導体チップパッケージ100と類似して、互いに連結された第1貫通電極227a及び第4貫通電極237bのうち、第1貫通電極227aには第1入出力回路222が連結されるが、第4貫通電極237bには第2入出力回路232が連結されていない。同様に、互いに連結された第2貫通電極227b及び第3貫通電極237aのうち、第3貫通電極237aには第2入出力回路232が連結されるが、第2貫通電極227bには第1入出力回路222が連結されていない。第2貫通電極227b及び第4貫通電極237bは、入力されたデータ及びコマンド/アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのTSVでありうる。したがって、図2に図示された本発明の他の実施形態による半導体チップパッケージ200も、図1に図示された本発明の一実施形態による半導体チップパッケージ100と類似して、互いに連結された貫通電極全体227a及び237bも、227b及び237aもどちらも各レイヤー220、230の入出力回路222及び232の両方に連結されるものではなく、互いに連結された貫通電極のうち一部227a、237aのみ各レイヤー220、230の入出力回路222、232と連結される。したがって、図2に図示された本発明の他の実施形態による半導体チップパッケージ200は、入出力回路による寄生容量を低減させて、貫通電極227a、227b、237a、237bにより形成されるデータバスの伝送帯域幅を広げることができる。図3は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図3を参照すれば、前記半導体チップパッケージ300は、第1レイヤー310、第2レイヤー320、第3レイヤー330及び第4レイヤー340を備えることができる。前記第1レイヤー310、第2レイヤー320、第3レイヤー330及び第4レイヤー340は、半導体基板図示せずの上部に順に積層されうる。ここで、半導体基板図示せず及び第1ないし第4レイヤー310ないし340は、ダイまたはウェーハでありうる。すなわち、半導体基板図示せず及び第1ないし第4レイヤー310ないし340は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されることができる。また、半導体基板図示せずはウェーハであり、第1ないし第4レイヤー310ないし340はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。それぞれのレイヤー310、320、330、340は、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。一例として、第1レイヤー310は、入出力回路312及び第1ないし第4貫通電極317a、317b、317c、317dを備えることができる。図3に図示されたように、第2レイヤー320、第3レイヤー330及び第4レイヤー340も、第1レイヤー310と類似して入出力回路322、332、342及び第1ないし第4貫通電極327a、327b、327c、327d、337a、337b、337c、337d、347a、347b、347c、347dを備えることができる。図3には、それぞれのレイヤー310、320、330、340が一つの入出力回路及び4個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。また、図3に図示された第1ないし第4レイヤー310、320、330、340は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ300は、図1及び図2に図示された半導体チップパッケージ100、200と類似して、第1ないし第4レイヤー310、320、330、340が順に積層されうる。また、図3に図示された第1ないし第4レイヤー310、320、330、340は、横及び縦の長さが同じ正方形の形態でありうる。図3を参照すれば、第1レイヤー310は、第2レイヤー320の上部に積層されうる。第1レイヤー310は、入出力回路312が連結された第1貫通電極317a、及び入出力回路312が連結されていない第2ないし第4貫通電極317b、317c、317dを備えることができる。ここで、第1ないし第4貫通電極317a、317b、317c、317dは、TSVでありうる。そして、第2ないし第4貫通電極317b、317c、317dは、入力されたデータ及びコマンド/アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのTSVでありうる。入出力回路312は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路312は、第1貫通電極317aを通じて外部から伝えられる信号を第1レイヤー310に配される半導体集積回路図示せずに伝達するか、または第1レイヤー310に配される半導体集積回路図示せずから出力される信号を第1貫通電極317aを通じて外部に伝達できる。図3を参照すれば、第2ないし第4レイヤー320、330、340は、第1レイヤー310と同じレイヤーでありうる。すなわち、第2ないし第4レイヤー320、330、340は、入出力回路322、332、342が連結された第1貫通電極327a、337a、347a、及び入出力回路322、332、342が連結されていない第2ないし第4貫通電極327b、327c、327d、337b、337c、337d、347b、347c、347dを備えることができる。ここで、第1ないし第4貫通電極327a、327b、327c、327d、337a、337b、337c、337d、347a、347b、347c、347dは、TSVでありうる。そして、第2ないし第4貫通電極327b、327c、327d、337b、337c、337d、347b、347c、347dは、レイヤー間の連結のみのためのTSVであって、入力されたデータ及びコマンド/アドレスをバイパスさせることができる。図3に図示されたように、第2レイヤー320は第1レイヤー310を逆時計回り方向に90 ゚回転させたものでありうる。すなわち、図3に図示された半導体チップパッケージ300は、第2レイヤー320の上部に第1レイヤー310が積層され、第2レイヤー320は、第1レイヤー310を逆時計回り方向に90 ゚回転させたものであるので、第1レイヤー310の第1貫通電極317aは、第2レイヤー320の第4貫通電極327dと電気的に連結されうる。また、図3に図示されたように、第1レイヤー310の第2ないし第4貫通電極317b、317c、317dは、第2レイヤー320の第1ないし第3貫通電極327a、327b、327cにそれぞれ電気的に連結されうる。また第3レイヤー330は、第1レイヤー310を逆時計回り方向または時計回り方向に180 ゚回転させたものでありうる。したがって、第3レイヤー330は、第2レイヤー320を逆時計回り方向に90 ゚回転させたものでありうる。すなわち、図3に図示された半導体チップパッケージ300は、第3レイヤー330の上部に第2レイヤー320が積層され、第3レイヤー330は、第2レイヤー320を逆時計回り方向に90 ゚回転させたものであるので、第2レイヤー320の第1貫通電極327aは、第3レイヤー330の第4貫通電極337dと電気的に連結されうる。また、図3に図示されたように、第2レイヤー320の第2ないし第4貫通電極327b、327c、327dは、第3レイヤー330の第1ないし第3貫通電極337a、337b、337cにそれぞれ電気的に連結されうる。第4レイヤー340は、第1レイヤー310を逆時計回り方向に270 ゚回転させたものでありうる。したがって、第4レイヤー340は、第3レイヤー330を逆時計回り方向に90 ゚回転させたものでありうる。すなわち、図3に図示された半導体チップパッケージ300は、第4レイヤー340の上部に第3レイヤー330が積層され、第4レイヤー340は、第3レイヤー330を逆時計回り方向に90 ゚回転させたものであるので、第3レイヤー330の第1貫通電極337aは、第4レイヤー340の第4貫通電極347dと電気的に連結されうる。また、図3に図示されたように、第3レイヤー330の第2ないし第4貫通電極337b、337c、337dは、第4レイヤー340の第1ないし第3貫通電極347a、347b、347cにそれぞれ電気的に連結されうる。言い換えれば、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300は、それぞれのレイヤー310、320、330、340に備えられた4個の貫通電極のうち1個のみに入出力回路312、322、332、342が連結され、それぞれのレイヤー310、320、330、340は、方向を回転させつつ順に積層されうる。これにより、互いに連結された4個の貫通電極のうち1個のみに入出力回路312、322、332、342がそれぞれ連結されうる。例えば、図3に図示されたように、第1レイヤー310の第1貫通電極317a、第2レイヤー320の第4貫通電極327d、第3レイヤー330の第3貫通電極337c、及び第4レイヤー340の第2貫通電極347bが互いに連結されうるが、このうち第1レイヤー310の第1貫通電極317aは入出力回路312に連結され、第2レイヤー320の第4貫通電極327d、第3レイヤー330の第3貫通電極337c及び第4レイヤー340の第2貫通電極347bは、入出力回路322、332、342と連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された4個の貫通電極のうち1個のみに入出力回路312、322、332、342がそれぞれ連結されうる。ここで、互いに連結された4個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板図示せずと複数のレイヤー310、320、330、340とを電気的に連結させることができる。図3に図示されたように、それぞれの連結経路は、複数のレイヤー310、320、330、340のうち、対応するいずれか一つのレイヤーに備えられた入出力回路312、322、332、342と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ300は、互いに連結された貫通電極の全てが各レイヤー310、320、330、340の入出力回路312、322、332、342と連結されるものではなく、互いに連結された貫通電極のうち一部317a、327a、337a、347aのみ、各レイヤー310、320、330、340の入出力回路312、322、332、342と連結される。従来の半導体チップパッケージは、積層されたレイヤーが何層に積層されても使用できるように、それぞれのレイヤーに備えられる貫通電極いずれも入出力回路を備えなければならなかった。しかし、図3に図示された本発明による半導体チップパッケージ300は、前述したように、互いに連結された4個の貫通電極のうち1個のみに入出力回路312、322、332、342が連結されうる。したがって、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/4に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ300は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。一方、図3に図示された半導体チップパッケージ300は、第2レイヤー320は、第1レイヤー310を逆時計回り方向に90 ゚回転させ、第3レイヤー330は、第1レイヤー310を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー340は、第1レイヤー310を逆時計回り方向に270 ゚回転させていると図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ300で、第1ないし第4レイヤー310、320、330、340の積層方向はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ300は、第2レイヤー320は、第1レイヤー310を逆時計回り方向に270 ゚回転させ、第3レイヤー330は、第1レイヤー310を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー340は、第1レイヤー310を逆時計回り方向に90 ゚回転させたものでもありうる。また、図3に図示された半導体チップパッケージ300は、上側から第1レイヤー310、第2レイヤー320、第3レイヤー330及び第4レイヤー340の順にレイヤー310、320、330、340が積層されているが、第1ないし第4レイヤー310、320、330、340の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ300は、上側から第1レイヤー310、第3レイヤー330、第2レイヤー320及び第4レイヤー340の順にレイヤー310、320、330、340が積層されることもある。また、図3に図示された半導体チップパッケージ300において、それぞれのレイヤー310、320、330、340は一つの入出力回路312、322、332、342を備え、それぞれのレイヤー310、320、330、340に備えられる貫通電極のうち、第1貫通電極317a、327a、337a、347aのみ対応する入出力回路312、322、332、342と連結されると図示されているが、本発明による半導体チップパッケージ300は、これに限定されるものではない。すなわち、本発明による半導体チップパッケージ300は、それぞれのレイヤー310、320、330、340が複数の入出力回路を備え、それぞれのレイヤー310、320、330、340に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図3で、それぞれのレイヤー310、320、330、340は入出力回路を2個備え、第1貫通電極317a、327a、337a、347a及び第2貫通電極317b、327b、337b、347bがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された4個の貫通電極のうち、2個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/2に低減させることができる。図4は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図4を参照すれば、前記半導体チップパッケージ400は、第1レイヤー410、第2レイヤー420、第3レイヤー430及び第4レイヤー440を備えることができる。図3と類似して、前記第1レイヤー410、第2レイヤー420、第3レイヤー430及び第4レイヤー440は、半導体基板図示せずの上部に順に積層されうる。図3に図示された半導体パッケージ300と類似して、半導体基板図示せず及び第1ないし第4レイヤー410~440は、ダイまたはウェーハでありうる。すなわち、半導体基板図示せず及び第1ないし第4レイヤー410~440は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板図示せずはウェーハであり、第1ないし第4レイヤー410~440はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。図3に図示された半導体チップパッケージ300と類似して、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400は、それぞれのレイヤー410、420、430、440が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図4には、それぞれのレイヤー410、420、430、440が一つの入出力回路及び4個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。また、図4に図示された第1ないし第4レイヤー410、420、430、440は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ400は、図1及び図2に図示された半導体チップパッケージ100、200と類似して、第1ないし第4レイヤー410、420、430、440が順に積層されうる。図4を参照すれば、第1レイヤー410は、第2レイヤー420の上部に積層されうる。第1レイヤー410は、入出力回路412が連結された第1貫通電極417a、及び入出力回路412が連結されていない第2ないし第4貫通電極417b、417c、417dを備えることができる。ここで、第1ないし第4貫通電極417a、417b、417c、417dは、TSVでありうる。そして、第2ないし第4貫通電極417b、417c、417dは、レイヤー間の連結のみのためのTSVであって、入力されたデータ及びコマンド/アドレスをバイパスさせることができる。入出力回路412は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路412は、第1貫通電極417aを通じて外部から伝えられる信号を第1レイヤー410に配される半導体集積回路図示せずに伝達するか、または第1レイヤー410に配される半導体集積回路図示せずから出力される信号を第1貫通電極417aを通じて外部に伝達できる。図4を参照すれば、第2ないし第4レイヤー420、430、440は、第1レイヤー410と同じレイヤーでありうる。すなわち、第2ないし第4レイヤー420、430、440は、入出力回路422、432、442が連結された第1貫通電極427a、437a、447a、及び入出力回路422、432、442が連結されていない第2ないし第4貫通電極427b、427c、427d、437b、437c、437d、447b、447c、447dを備えることができる。ここで、第1ないし第4貫通電極427a、427b、427c、427d、437a、437b、437c、437d、447a、447b、447c、447dは、TSVでありうる。そして、第2ないし第4貫通電極427b、427c、427d、437b、437c、437d、447b、447c、447dは、レイヤー間の連結のみのためのTSVであって、入力されたデータ及びコマンド/アドレスをバイパスさせることができる。図4に図示されたように、第2レイヤー420は、第1レイヤー410をX軸を基準にフリップさせたものでありうる。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ400は、第2レイヤー420の上部に第1レイヤー410が積層され、第2レイヤー420は第1レイヤー410をX軸を基準にフリップさせたものであるので、第1レイヤー410の第1貫通電極417aは、第2レイヤー420の第2貫通電極427bと電気的に連結されうる。また、図4に図示されたように、第1レイヤー410の第2ないし第4貫通電極417b、417c、417dは、第2レイヤー420の第1貫通電極427a、第4貫通電極427d及び第3貫通電極427cにそれぞれ電気的に連結されうる。ここで、第1レイヤー410をX軸を基準にフリップさせるということは、第1レイヤー410をX軸を中心軸として180 ゚回転させて、第1レイヤー410をひっくり返すということを意味する。また第3レイヤー430は、第1レイヤー410を逆時計回り方向または時計回り方向に180 ゚回転させたものでありうる。すなわち、図4に図示された半導体チップパッケージ400は、第3レイヤー430の上部に第2レイヤー420が積層され、第2レイヤー420の第1貫通電極427aは、第3レイヤー430の第4貫通電極437dと電気的に連結されうる。また、図4に図示されたように、第2レイヤー420の第2ないし第4貫通電極427b、427c、427dは、第3レイヤー430の第3ないし第1貫通電極437c、437b、437aにそれぞれ電気的に連結されうる。第4レイヤー440は、第1レイヤー410をY軸を基準にフリップさせたものでありうる。すなわち、図4に図示された半導体チップパッケージ400は、第4レイヤー440の上部に第3レイヤー430が積層され、第3レイヤー430の第1貫通電極437aは、第4レイヤー440の第2貫通電極447bと電気的に連結されうる。また、図4に図示されたように、第3レイヤー430の第2ないし第4貫通電極437b、437c、437dは、第4レイヤー440の第1貫通電極447a、第4貫通電極447d及び第3貫通電極447cにそれぞれ電気的に連結されうる。ここで、第1レイヤー410をY軸を基準にフリップさせるということは、第1レイヤー410をY軸を中心軸として180 ゚回転させて、第1レイヤー410をひっくり返すということを意味する。図4に図示されたように、X軸とY軸とは互いに直交できる。言い換えれば、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400は、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300とは異なって、第2レイヤー420は、第1レイヤー410をX軸を基準にフリップさせたものであり、第4レイヤー440は、第1レイヤー410をY軸を基準にフリップさせたものでありうる。しかし、前記のような差異点にもかかわらず、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400は、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300と類似して、互いに連結された4個の貫通電極のうち、1個のみに入出力回路412、422、432、442が連結されうる。例えば、図4に図示されたように、第1レイヤー410の第1貫通電極417a、第2レイヤー420の第2貫通電極427b、第3レイヤー430の第3貫通電極437c及び第4レイヤー440の第4貫通電極447dが互いに連結されうるが、このうち、第1レイヤー410の第1貫通電極417aは入出力回路412に連結され、第2レイヤー420の第2貫通電極427b、第3レイヤー430の第3貫通電極437c及び第4レイヤー440の第4貫通電極447dは、入出力回路422、432、442に連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された4個の貫通電極のうち、1個のみに入出力回路412、422、432、442が連結されうる。ここで、互いに連結された4個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板図示せずと複数のレイヤー410、420、430、440とを電気的に連結させることができる。図4に図示されたように、それぞれの連結経路は、複数のレイヤー410、420、430、440のうち、対応するいずれか一つのレイヤーに備えられた入出力回路412、422、432、442と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ400は、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300と類似して、互いに連結された貫通電極の全てが各レイヤー410、420、430、440の入出力回路412、422、432、442と連結されるものではなく、互いに連結された貫通電極のうち一部417a、427a、437a、447aのみ、各レイヤー410、420、430、440の入出力回路412、422、432、442と連結される。したがって、本発明のさらに他の実施形態による半導体チップパッケージ400は、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/4に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ400は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。一方、図4に図示された半導体チップパッケージ400において、第2レイヤー420は、第1レイヤー410をX軸を基準にフリップさせ、第3レイヤー430は、第1レイヤー410を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー440は、第1レイヤー410をY軸を基準にフリップさせたものと図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ400で、第1ないし第4レイヤー410、420、430、440の積層方法はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ400は、第2レイヤー420は、第1レイヤー410をY軸を基準にフリップさせ、第3レイヤー430は、第1レイヤー410を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー440は、第1レイヤー410をX軸を基準にフリップさせたものでもありうる。また、本発明のさらに他の実施形態による半導体チップパッケージ400において、第2レイヤー420は、第1レイヤー410を逆時計回り方向に90 ゚回転させ、第3レイヤー430は、第1レイヤー410を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー440は、第1レイヤー410をY軸を基準にフリップさせたことのように、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300と組合わせられてもよい。これと類似して、図3に図示された本発明のさらに他の実施形態による半導体チップパッケージ300も、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400と組合わせられうる。また、図4に図示された半導体チップパッケージ400は、上側から第1レイヤー410、第2レイヤー420、第3レイヤー430及び第4レイヤー440の順にレイヤー410、420、430、440が積層されているが、第1ないし第4レイヤー410、420、430、440の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ400は、上側から第1レイヤー410、第3レイヤー430、第2レイヤー420及び第4レイヤー440の順にレイヤー410、420、430、440が積層されることもある。また、図4に図示された半導体チップパッケージ400は、それぞれのレイヤー410、420、430、440は一つの入出力回路412、422、432、442を備え、それぞれのレイヤー410、420、430、440に備えられる貫通電極のうち、第1貫通電極417a、427a、437a、447aのみ対応する入出力回路412、422、432、442と連結されると図示されているが、本発明による半導体チップパッケージ400はこれに限定されるものではない。すなわち、本発明による半導体チップパッケージ400において、それぞれのレイヤー410、420、430、440が複数の入出力回路を備え、それぞれのレイヤー410、420、430、440に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図4で、それぞれのレイヤー410、420、430、440は入出力回路を2個備え、第1貫通電極417a、427a、437a、447a及び第2貫通電極417b、427b、437b、447bがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された4個の貫通電極のうち、2個の貫通電極が対応する入出力回路とそれぞれ連結するため、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/2に低減させることができる。図5は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図5を参照すれば、前記半導体チップパッケージ500は、第1レイヤー510、第2レイヤー520、第3レイヤー530及び第4レイヤー540を備えることができる。図3及び図4と類似して、前記第1レイヤー510、第2レイヤー520、第3レイヤー530及び第4レイヤー540は、半導体基板図示せずの上部に順に積層されうる。図4に図示された半導体パッケージ400と類似して、半導体基板図示せず及び第1ないし第4レイヤー510~540は、ダイまたはウェーハでありうる。すなわち、半導体基板図示せず及び第1ないし第4レイヤー510~540は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板図示せずはウェーハであり、第1ないし第4レイヤー510~540はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。図4に図示された半導体チップパッケージ400と類似して、図5に図示された本発明のさらに他の実施形態による半導体チップパッケージ500は、それぞれのレイヤー510、520、530、540が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図5には、それぞれのレイヤー510、520、530、540が2個の入出力回路及び8個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。また、図5に図示された第1ないし第4レイヤー510、520、530、540は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ500は、図1及び図2に図示された半導体チップパッケージ100、200と類似して、第1ないし第4レイヤー510、520、530、540が順に積層されうる。図5を参照すれば、第1レイヤー510は、第2レイヤー520の上部に積層されうる。第1レイヤー510は、第1入出力回路512が連結された第1貫通電極517a及び第2入出力回路514が連結された第5貫通電極517eを備えることができる。また、第1レイヤー510は、入出力回路512、514が連結されていない第2ないし第4貫通電極517b、517c、517d及び第6ないし第8貫通電極517f、517g、517hを備えることができる。ここで、第1ないし第8貫通電極517a~517hは、TSVでありうる。そして、第2ないし第4貫通電極517b、517c、517d及び第6ないし第8貫通電極517f、517g、517hは、レイヤー間の連結のみのためのTSVであって、入力されたデータ及びコマンド/アドレスをバイパスさせることができる。入出力回路512、514は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路512、514に関する説明は、図1ないし図4を参照して詳述したので、ここでは詳細な説明を省略する。図5を参照すれば、第2ないし第4レイヤー520、530、540は、第1レイヤー510と同じレイヤーでありうる。すなわち、第2ないし第4レイヤー520、530、540は、第1入出力回路522、532、542が連結された第1貫通電極527a、537a、547a、及び第2入出力回路524、534、544が連結された第5貫通電極527e、537e、547eを備えることができる。また、第2ないし第4レイヤー520、530、540に備えられる第2ないし第4貫通電極527b、527c、527d、537b、537c、537d、547b、547c、547d、及び第6ないし第8貫通電極527f、527g、527h、537f、537g、537h、547f、547g、547hには入出力回路522、524、532、534、542、544が連結されていない。ここで、図5に図示された貫通電極は、TSVでありうる。そして、第2ないし第4貫通電極527b、527c、527d、537b、537c、537d、547b、547c、547d、及び第6ないし第8貫通電極527f、527g、527h、537f、537g、537h、547f、547g、547hは、レイヤー間の連結のみのためのTSVであって、入力されたデータ及びコマンド/アドレスをバイパスさせることができる。図5に図示されたように、第2レイヤー520は、第1レイヤー510をX軸を基準にフリップさせたものでありうる。また第3レイヤー530は、第1レイヤー510を逆時計回り方向または時計回り方向に180 ゚回転させたものでありうる。そして、第4レイヤー540は、第1レイヤー510をY軸を基準にフリップさせたものでありうる。ここで、第1レイヤー510をX軸またはY軸を基準にフリップさせるということは、第1レイヤー510をX軸またはY軸を中心軸として180 ゚回転させて、第1レイヤー510をひっくり返すということを意味する。図5に図示されたように、X軸とY軸とは互いに直交できる。言い換えれば、図5に図示された本発明のさらに他の実施形態による半導体チップパッケージ500は、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400と類似して、第2レイヤー520は、第1レイヤー510をX軸を基準にフリップさせたものであり、第4レイヤー540は、第1レイヤー510をY軸を基準にフリップさせたものでありうる。したがって、図5に図示された本発明のさらに他の実施形態による半導体チップパッケージ500は、図4に図示された本発明のさらに他の実施形態による半導体チップパッケージ400と類似して、互いに連結された4個の貫通電極のうち1個のみに入出力回路512、514、522、524、532、534、542、544が連結されうる。図5に図示された各貫通電極の連結状態は、図4を参照して詳述した内容と類似しているので、ここでは詳細な説明を省略する。ここで、互いに連結された4個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板図示せずと複数のレイヤー510、520、530、540とを電気的に連結させることができる。図5に図示されたように、それぞれの連結経路は、複数のレイヤー510、520、530、540のうち、対応するいずれか一つのレイヤーに備えられた入出力回路512、514、522、524、532、534、542、544と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ500は、互いに連結された貫通電極の全てが各レイヤー510、520、530、540の入出力回路512、514、522、524、532、534、542、544と連結されるものではなく、互いに連結された貫通電極のうち一部517a、517e、527a、527e、537a、537e、547a、547eのみ、各レイヤー510、520、530、540の入出力回路512、514、522、524、532、534、542、544と連結される。したがって、本発明のさらに他の実施形態による半導体チップパッケージ500は、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/4に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ500は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。一方、図5に図示された半導体チップパッケージ500において、第2レイヤー520は、第1レイヤー510をX軸を基準にフリップさせ、第3レイヤー530は、第1レイヤー510を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー540は、第1レイヤー510をY軸を基準にフリップさせたものと図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ500で、第1ないし第4レイヤー510、520、530、540の積層方法はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ500において、第2レイヤー520は、第1レイヤー510をY軸を基準にフリップさせ、第3レイヤー530は、第1レイヤー510を逆時計回り方向または時計回り方向に180 ゚回転させ、第4レイヤー540は、第1レイヤー510をX軸を基準にフリップさせたものでもありうる。また、図5に図示された半導体チップパッケージ500は、上側から第1レイヤー510、第2レイヤー520、第3レイヤー530及び第4レイヤー540の順にレイヤー510、520、530、540が積層されているが、第1ないし第4レイヤー510、520、530、540の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ500は、上側から第1レイヤー510、第3レイヤー530、第2レイヤー520及び第4レイヤー540の順にレイヤー510、520、530、540が積層されることもある。また、図5に図示された半導体チップパッケージ500において、それぞれのレイヤー510、520、530、540は、2個の入出力回路512及び514、522及び524、532及び534、542及び544を備え、それぞれのレイヤー510、520、530、540に備えられる貫通電極のうち、第1貫通電極517a、527a、537a、547a及び第5貫通電極517e、527e、537e、547eのみ、対応する入出力回路512、514、522、524、532、534、542、544と連結されると図示されているが、本発明による半導体チップパッケージ500はこれに限定されるものではない。すなわち、本発明による半導体チップパッケージ500は、それぞれのレイヤー510、520、530、540が複数の入出力回路を備え、それぞれのレイヤー510、520、530、540に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図5で、それぞれのレイヤー510、520、530、540は入出力回路を4個備え、第1貫通電極517a、527a、537a、547a、第2貫通電極517b、527b、537b、547b、第5貫通電極517e、527e、537e、547e及び第6貫通電極517f、527f、537f、547fがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された4個の貫通電極のうち、2個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/2に低減させることができる。一方、図5に図示された本発明のさらに他の実施形態による半導体チップパッケージ500は、第1貫通電極517a、527a、537a、547a及び第5貫通電極517e、527e、537e、547eではなく、第1貫通電極517a、527a、537a、547a及び第4貫通電極517d、527d、537d、547dが対応する入出力回路512、514、522、524、532、534、542、544と連結されることもある。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ500は、入出力回路が連結される貫通電極の組合を多様に変形することができる。図6は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図6を参照すれば、前記半導体チップパッケージ600は、第1ないし第8レイヤー610、620、630、640、650、660、670、680を備えることができる。図3及び図4と類似して、前記第1ないし第8レイヤー610、620、630、640、650、660、670、680は、半導体基板図示せずの上部に順に積層されうる。ここで、半導体基板図示せず及び第1ないし第8レイヤー610~680は、ダイまたはウェーハでありうる。すなわち、半導体基板図示せず及び第1ないし第8レイヤー610~680は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板図示せずはウェーハであり、第1ないし第8レイヤー610~680はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。図6を参照すれば、第1ないし第4レイヤー610、620、630、640は、図3に図示された半導体チップパッケージ300の第1ないし第4レイヤー310、320、330、340と類似しており、第5ないし第8レイヤー650、660、670、680は、図4に図示された半導体チップパッケージ400の第1ないし第4レイヤー410、420、430、440と類似している。すなわち、図6に図示された半導体チップパッケージ600は、図3に図示された半導体チップパッケージ300及び図4に図示された半導体チップパッケージ400を結合したものでありうる。図3及び図4を参照して前述したように、図6に図示された本発明のさらに他の実施形態による半導体チップパッケージ600は、それぞれのレイヤー610、620、630、640、650、660、670、680が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図6には、それぞれのレイヤー610、620、630、640、650、660、670、680が一つの入出力回路及び4個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。また、図6に図示された第1ないし第8レイヤー610、620、630、640、650、660、670、680は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ600は、図1及び図2に図示された半導体チップパッケージ100、200と類似して、第1ないし第8レイヤー610、620、630、640、650、660、670、680が順に積層されうる。図6に図示された入出力回路及び貫通電極の特徴及び連結状態は、図3及び図4を参照して詳述した内容と類似しているので、ここでは詳細な説明を省略する。図6を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ600は、互いに連結された8個の貫通電極のうち、2個のみに入出力回路612、622、632、642、652、662、672、682が連結されうる。例えば、図6に図示されたように、第1レイヤー610の第1貫通電極617a、第2レイヤー620の第4貫通電極627d、第3レイヤー630の第3貫通電極637c、第4レイヤー640の第2貫通電極647b、第5レイヤー650の第1貫通電極657a、第6レイヤー660の第2貫通電極667b、第7レイヤー670の第3貫通電極677c、及び第8レイヤー680の第4貫通電極687dが互いに連結されうるが、このうち、第1レイヤー610の第1貫通電極617a及び第5レイヤー650の第1貫通電極657aのみ入出力回路612、652に連結され、残りの貫通電極は入出力回路に連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された8個の貫通電極のうち2個のみに入出力回路が連結されうる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ600は、従来の半導体チップパッケージに比べて、互いに連結された8個の貫通電極に連結される入出力回路の数を1/4に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ600は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。一方、図6に図示された半導体チップパッケージ600は、図3及び図4の説明のように、第1ないし第8レイヤー610、620、630、640、650、660、670、680の積層方法及び積層順序を多様に変形することが可能である。また、図6に図示された半導体チップパッケージ600は、それぞれのレイヤー610、620、630、640、650、660、670、680が複数の入出力回路を備え、それぞれのレイヤー610、620、630、640、650、660、670、680に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図6で、それぞれのレイヤー610、620、630、640、650、660、670、680は、入出力回路を2個備え、第1貫通電極617a、627a、637a、647a、657a、667a、677a、687a及び第2貫通電極617b、627b、637b、647b、657b、667b、677b、687bがそれぞれの入出力回路に連結されることもある。図7は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図7を参照すれば、前記半導体チップパッケージ700は、第1レイヤー710、第2レイヤー720、第3レイヤー730及び第4レイヤー740を備えることができる。前記第1レイヤー710、第2レイヤー720、第3レイヤー730及び第4レイヤー740は、半導体基板図示せずの上部に順に積層されうる。ここで、半導体基板図示せず及び第1ないし第4レイヤー710~740は、ダイまたはウェーハでありうる。すなわち、半導体基板図示せず及び第1ないし第4レイヤー710~740は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板図示せずはウェーハであり、第1ないし第4レイヤー710~740はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。図3及び図4に図示された半導体チップパッケージ300、400と類似して、図7に図示された本発明のさらに他の実施形態による半導体チップパッケージ700は、それぞれのレイヤー710、720、730、740が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図7には、それぞれのレイヤー710、720、730、740が一つの入出力回路及び4個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。複数の貫通電極及び入出力回路に関しては、既に図1ないし図6を参照して説明したので、ここでは詳細な説明を省略する。図7を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ700は、図3及び図4に図示された半導体チップパッケージ300、400とは異なって、それぞれのレイヤー710、720、730、740を回転させたりフリップさせないことを特徴とする。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ700は、それぞれのレイヤー710、720、730、740を回転させるか、またはフリップさせる代わりに、再配線層715、725、735を備えて本発明の目的を達成できる。図7を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ700は、複数のレイヤー710、720、730、740の間に配される複数の再配線層715、725、735をさらに備えることができる。複数の再配線層715、725、735それぞれは、複数の再配線715a、715b、715c、715dを備え、複数の再配線715a、715b、715c、715dは、上部に配されたレイヤーに備えられる貫通電極と、下部に配されたレイヤーに備えられる貫通電極とを互いに電気的に連結させることができる。図7に図示されたように、複数の再配線715a、715b、715c、715dは、第1レイヤー710の貫通電極717a、717b、717c、717dを水平的に同じ位置にある第2レイヤー720の貫通電極と連結させず、水平的に異なる位置にある第2レイヤー720の貫通電極と連結させることができる。例えば、再配線715aは、第1レイヤー710の第1貫通電極717aを、第2レイヤー720の第1貫通電極727aではない第2貫通電極727bと連結させることができる。ここで、第1レイヤー710の第1貫通電極717aと第2レイヤー720の第1貫通電極727aとは、水平的に同じ位置にあるといえ、第1レイヤー710の第1貫通電極717aと第2レイヤー720の第2貫通電極727bとは、水平的に異なる位置にあるといえる。したがって、図7に図示されたように、複数の再配線層715、725、735に備えられる再配線によって、第1レイヤー710の第1貫通電極717a、第2レイヤー720の第2貫通電極727b、第3レイヤー730の第3貫通電極737c及び第4レイヤー740の第4貫通電極747dが互いに連結されうる。他の貫通電極もこれと類似して連結することができる。言い換えれば、図7に図示された本発明のさらに他の実施形態による半導体チップパッケージ700は、それぞれのレイヤー710、720、730、740を回転させるか、またはフリップさせなくても、再配線を用いて互いに連結された4個の貫通電極のうち1個のみに入出力回路712、722、732、742が連結されうる。例えば、図7に図示されたように、第1レイヤー710の第1貫通電極717a、第2レイヤー720の第2貫通電極727b、第3レイヤー730の第3貫通電極737c及び第4レイヤー740の第4貫通電極747dが互いに連結されうるが、このうち、第1レイヤー710の第1貫通電極717aは入出力回路712に連結され、第2レイヤー720の第2貫通電極727b、第3レイヤー730の第3貫通電極737c及び第4レイヤー740の第4貫通電極747dは、入出力回路722、732、742と連結されていない。これと類似して、互いに連結された相異なる貫通電極も、互いに連結された4個の貫通電極のうち1個のみに入出力回路712、722、732、742が連結されうる。ここで、互いに連結された4個の貫通電極及び再配線が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板図示せずと複数のレイヤー710、720、730、740とを電気的に連結させることができる。図7に図示されたように、それぞれの連結経路は、複数のレイヤー710、720、730、740のうち、対応するいずれか一つのレイヤーに備えられた入出力回路712、722、732、742と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ700は、互いに連結された貫通電極の全てが各レイヤー710、720、730、740の入出力回路712、722、732、742と連結されるものではなく、互いに連結された貫通電極のうち一部717a、727a、737a、747aのみ、各レイヤー710、720、730、740の入出力回路712、722、732、742と連結される。したがって、図7に図示された本発明による半導体チップパッケージ700は、従来の半導体チップパッケージに比べて、互いに連結された4個の貫通電極に連結される入出力回路の数を1/4に低減させることができる。一方、図7には、第1レイヤー710の第1貫通電極717aと第2レイヤー720の第2貫通電極727bとが再配線715aによって連結されると図示されているが、これは例示的なものであって、本発明のさらに他の実施形態による半導体チップパッケージ700はこれに限定されず、再配線に連結される貫通電極は多様に変形できる。また、本発明による半導体チップパッケージ700は、それぞれのレイヤー710、720、730、740が複数の入出力回路を備え、それぞれのレイヤー710、720、730、740に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図7で、それぞれのレイヤー710、720、730、740は入出力回路を2個備え、第1貫通電極717a、727a、737a、747a及び第2貫通電極717b、727b、737b、747bがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された4個の貫通電極のうち、2個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された貫通電極に連結される入出力回路の数を1/2に低減させることができる。一方、図7に図示された本発明のさらに他の実施形態による半導体チップパッケージ700は、ViaMiddle工程が適用されうる。また、図1ないし図6に図示された本発明のさらに他の実施形態による半導体チップパッケージ100、200、300、400、500、600は、ViaLast工程が適用されうる。ViaMiddle工程及びViaLast工程は当業者に広く知られているので、ここでは詳細な説明を省略する。図8は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。前記半導体チップパッケージ800は、中央処理装置810の上部に複数のメモリ821、822、823、824が積層されうる。複数のメモリ821、822、823、824は、図1ないし図7を参照して詳述した半導体チップパッケージ100、200、300、400、500、600、700と類似している。複数のメモリ821、822、823、824は、貫通電極830を通じて中央処理装置810の内部に備えられるメモリコントローラ815と電気的に連結されうる。図9は、本発明の一実施形態によるコンピュータシステムの構成を示す図面である。前記コンピュータシステム900は、プロセッサー910、メモリ装置920、電源供給装置930、入出力装置940及びユーザーインターフェース950を備えることができる。プロセッサー910、メモリ装置920、入出力装置940及びユーザーインターフェース950は、バス960を用いて互いにデータ通信を行える。本発明の一実施形態によるコンピュータシステム900は、図1ないし図7を参照して詳述した本発明による半導体チップパッケージがプロセッサー910及びメモリ装置920に適用されうる。また、図8の説明のように、プロセッサー910の上部にメモリ装置920が積層されることもある。プロセッサー910は、プログラムを実行してコンピュータシステム900を制御できる。メモリ装置920は、プロセッサー910の動作のためのコード及びデータを保存することができる。入出力装置940は、コンピュータシステム900のデータを入力または出力できる。電源供給装置930及びユーザーインターフェース950の構成及び動作は当業者に周知であるので、ここでは説明を省略する。本発明の一実施形態によるコンピュータシステム900がモバイル装置である場合、コンピュータシステム900の動作電圧を供給するためのバッテリーがさらに備えられうる。前記コンピュータシステム900は、メモリ装置920を必要とする多様な電子制御装置を構成でき、例えば、コンピュータ、携帯電話、MP3プレーヤー、ナビゲーション装置、SSDsolidstatediskまたは家電製品に利用できる。図10は、本発明の一実施形態によるメモリカードの構成を示す図面である。前記メモリカード1000は、コントローラ1010及びメモリ部1020を備えることができる。メモリ部1020は、フラッシュメモリ、PRAMPhaseChangeRandomAccessMemoryまたは不揮発性メモリでありうる。コントローラ1010は、メモリ部1020のデータ入出力を制御できる。これにより、メモリカードはメモリ部1020にデータを保存するか、またはメモリ部1020からデータを外部に出力できる。本発明の一実施形態によるメモリカード1000は、図1ないし図7を参照して詳述した本発明による半導体チップパッケージがコントローラ1010及びメモリ部1020に適用されうる。例えば、メモリ部1020は、図1ないし図7を参照して詳述した本発明による半導体チップパッケージのうち少なくとも一つを備えることができる。また、図8の説明のように、コントローラ1010の上部にメモリ部1020が積層されることもある。これにより、メモリカード1000はメモリ容量を大きくすることができ、多様な機能を持つコントローラ1010を備えることができる。また、本発明の一実施形態によるメモリカード1000は厚さを薄くすることができ、配線の長さも短くすることができて性能を向上させることができる。メモリカード1000は、多様な携帯用機器のデータ記録媒体として利用できる。メモリカード1000は、マルチメディアカードMultiMediaCard;MMCまたは保安デジタルSecureDigital;SDカードを含むことができる。図11は、本発明の一実施形態による半導体チップパッケージの製造方法を示すフローチャートである。図11を参照すれば、前記半導体チップパッケージの製造方法1100は、半導体基板の上部に第1レイヤーを積層する段階S111、第2レイヤーを回転させるかS112、またはフリップさせる段階S113、及び第2レイヤーを第1レイヤーの上部に積層する段階S114を含むことができる。前述したように、第1レイヤー及び第2レイヤーは、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体IC、キャリアボディにより支持されてICに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。複数の貫通電極それぞれは、複数の入出力回路のうちいずれか一つと連結される第1貫通電極、及び複数の入出力回路と連結されていない第2貫通電極のうちいずれか一つに該当できる。第1レイヤーの上部に第2レイヤーを積層する段階は、第1レイヤーに備えられる第1貫通電極を、第2レイヤーに備えられる第2貫通電極において対応するいずれか一つの第2貫通電極と電気的に連結される段階を含むことができる。本発明の一実施形態による半導体チップパッケージの製造方法1100は、第2レイヤーを回転させる場合、第2レイヤーは、第1レイヤーを逆時計回り方向に90 ゚、180 ゚及び270 ゚のうちいずれか一つの角度で回転させたものと一致できる。また、本発明の一実施形態による半導体チップパッケージの製造方法1100は、第2レイヤーをフリップさせる場合、第1レイヤーを第1方向にフリップさせたこと、及び前記第1レイヤーを第2方向にフリップさせたことのうちいずれか一つと一致できる。ここで、前記第1方向及び第2方向は互いに直交できる。図11に図示された本発明の一実施形態による半導体チップパッケージの製造方法1100は、図1ないし図7を参照して詳述した半導体チップパッケージとその技術思想が類似しているので、ここでは詳細な説明を省略する。本発明は図面に図示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならばこれにより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。