非線形の電流-電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む複数のメモリセルと、前記複数のメモリセルに直列に接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記メモリセルと第1の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第1の低抵抗化電気パルスを印加することにより、前記抵抗変化素子を第1の高抵抗状態から第1の低抵抗状態に変化させ、第1の高抵抗化電気パルスを印加することにより、前記抵抗変化素子を前記第1の低抵抗状態から前記第1の高抵抗状態に変化させて前記第1の低抵抗状態と第1の高抵抗状態との間を可逆的に遷移させ、前記複数のメモリセルのうち、前記第1の低抵抗状態より抵抗値が低い第2の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出する検出ステップと、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値から、前記第1の抵抗値より低い第2の抵抗値に変更する第1可変抵抗値変更ステップと、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第2の低抵抗状態から、前記第1の低抵抗状態より抵抗値が高い第2の高抵抗状態にする第2の高抵抗化書き込みステップとを含む不揮発性記憶装置の駆動方法。前記第2の高抵抗状態の抵抗値は、前記第1の高抵抗状態より高い請求項1に記載の不揮発性記憶装置の駆動方法。前記第2の高抵抗化書き込みステップは、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に前記第2の高抵抗化電気パルスを印加する第1印加ステップと、前記第1印加ステップ後に、前記過剰低抵抗セルの抵抗値を読み出すステップと、前記読み出しステップにより前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第2の高抵抗状態になったか否かを判定する判定ステップと、前記判定ステップにおいて前記過剰低抵抗セルが前記第2の高抵抗状態になっていないと判定された場合、前記可変負荷抵抗の抵抗値を前記第2の抵抗値より低い第3の抵抗値にする第2可変抵抗値変更ステップと、前記過剰低抵抗素子と、前記第3の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗素子を前記第2の高抵抗状態にする第2印加ステップとを含み、前記判定ステップにおいて前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第2の高抵抗状態になるまで前記各ステップが繰り返される請求項1又は2に記載の不揮発性記憶装置の駆動方法。前記可変負荷抵抗は、トランジスタを含み、前記第1可変抵抗値変更ステップでは、前記トランジスタのゲート電圧を変化させることにより、前記可変負荷抵抗の抵抗値をより低い抵抗値に変化させる請求項1~3のいずれか1項に記載の不揮発性記憶装置の駆動方法。前記不揮発性記憶装置の駆動方法は、さらに、前記第2の高抵抗化書き込みステップの後、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値よりも低い抵抗値から前記第1の抵抗値に変更する第2可変抵抗値変更ステップを含む請求項1~4のいずれか1項に記載の不揮発性記憶装置の駆動方法。前記メモリセルは、前記第1の高抵抗状態に対応する第1の論理値と、前記第1の低抵抗状態に対応する第2の論理値との、2値のみのデータを記憶する請求項1~5のいずれか1項に記載の不揮発性記憶装置の駆動方法。基板の主面に平行に、第1の方向に所定の間隔で配置された複数の第1の配線と、前記基板の主面に平行にかつ前記第1の配線と立体交差するように、第2の方向に所定の間隔で配置された複数の第2の配線と、前記複数の第1の配線と、前記複数の第2の配線との交差点に配置され、非線形の電流-電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む2端子の複数のメモリセルの各端子がそれぞれ前記複数の第1の配線と前記複数の第2の配線に接続されたメモリセルアレイと、前記メモリセルアレイに含まれる前記メモリセルを選択し所定の書き込み及び読み出し電圧を前記選択されたメモリセルに印加するための行選択回路/ドライバ及び列選択回路/ドライバと、前記選択されたメモリセルの抵抗値を読み出すためのセンスアンプと、前記メモリセルアレイに直列に接続される可変負荷抵抗回路と、を備える不揮発性記憶装置であって、前記選択されたメモリセルに含まれる前記抵抗変化素子は、前記選択されたメモリセルと第1の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第1の高抵抗化電気パルスが印加されることにより、第1の低抵抗状態から第1の高抵抗状態に変化し、第1の低抵抗化電気パルスが印加されることにより、前記第1の高抵抗状態から前記第1の低抵抗状態に可逆的に変化し、前記不揮発性記憶装置は、前記複数のメモリセルのうち、前記第1の低抵抗状態より抵抗値が低い第2の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出し、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値から、前記第1の抵抗値より低い第2の抵抗値に変更し、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第1の低抵抗状態より抵抗値が高い第2の高抵抗状態にする制御回路をさらに備える不揮発性記憶装置。前記不揮発性記憶装置は、第2の高抵抗状態にした過剰低抵抗セルのアドレスを記録する記録部と、少なくとも1つの予備のメモリセルとをさらに備え、前記制御回路は、第2の高抵抗状態にした過剰低抵抗セルのアドレスを記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備える請求項6に記載の不揮発性記憶装置。前記第2の高抵抗状態の抵抗値は、前記第1の高抵抗状態より高い請求項7又は8に記載の不揮発性記憶装置の駆動方法。前記制御回路は、過剰低抵抗セルを第2の高抵抗状態にした後、前記可変負荷抵抗回路の抵抗値を前記第1の抵抗値に戻すよう前記可変負荷抵抗回路を制御する請求項7~9のいずれか1項に記載の不揮発性記憶装置。しかしながら、特許文献1に記載されたようなダイオードを用いたクロスポイントメモリセルアレイでは、メモリセルに印加する電圧パルスによってダイオードに大きな電流が流れる。これにより、ダイオードが絶縁破壊されて実質的に短絡状態となることにより、メモリセルの不良が発生する場合がある。あるメモリセルで上記のような不良が発生した場合、メモリセルが実質的に短絡状態非常に低い抵抗値となる状態、以下、過剰低抵抗状態と呼ぶとなる。これにより、不良のメモリセルと同じ行又は同じ列の他のメモリセルへアクセスする際の電流が全て実質的に短絡状態である不良のメモリセルに流れることとなる。結果として不良のメモリセルと同じ行又は同じ列の他の全てのメモリセルに対して書込み、又は読み出しが正しく行えなくなる問題があった。また、特許文献2に記載されたような可変負荷回路を用いた書き換え方法では、ユニポーラ型の抵抗変化素子を安定に抵抗変化させるために抵抗変化素子に直列に接続された負荷抵抗を切り替えて書き込み動作させることが開示されている。しかし、上記過剰低抵抗状態は想定されておらず、対策も示されていない。また、バイポーラ型の抵抗変化素子を高抵抗状態から低抵抗状態に変化させる場合、急激な低抵抗化現象で発生する過剰な電流を抑制するため、あらかじめ所定の負荷抵抗を抵抗変化素子に直列に接続して抵抗変化させる場合がある。しかし、例えば、メモリセルが上記のような過剰低抵抗状態になってしまった場合、メモリセルに書き換え電圧を加えても、印加された電圧の殆どが負荷抵抗に印加されてしまうため、抵抗変化素子には実効的に書き換えに必要な電圧を印加することができない。結果として、過剰低抵抗状態から復帰できないという問題があった。本発明は、上記の課題を解決するためになされたもので、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる不揮発性記憶装置及びその駆動方法を提供することを目的とする。上記の目的を達成するために、本発明の一形態に係る不揮発性記憶装置の駆動方法は、非線形の電流-電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む複数のメモリセルと、前記複数のメモリセルに直列に接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記メモリセルと第1の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第1の低抵抗化電気パルスを印加することにより、前記抵抗変化素子を第1の高抵抗状態から第1の低抵抗状態に変化させ、第1の高抵抗化電気パルスを印加することにより、前記抵抗変化素子を前記第1の低抵抗状態から前記第1の高抵抗状態に変化させて前記第1の低抵抗状態と第1の高抵抗状態との間を可逆的に遷移させ、前記複数のメモリセルのうち、前記第1の低抵抗状態より抵抗値が低い第2の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出する検出ステップと、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値から、前記第1の抵抗値より低い第2の抵抗値に変更する第1可変抵抗値変更ステップと、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第2の低抵抗状態から、前記第1の低抵抗状態より抵抗値が高い第2の高抵抗状態にする第2の高抵抗化書き込みステップとを含む。これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、ダイオードが実質的に短絡状態になることにより不良が発生したメモリセル過剰低抵抗セルを検出する。さらに、当該駆動方法は、検出された過剰低抵抗セルに対して、可変負荷抵抗の抵抗値を減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、可変負荷抵抗ではなく、抵抗変化素子に印加されるため、抵抗変化素子を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができるため、不良となったメモリセルと同じ行又は同じ列に電流を流した際に、当該不良のメモリセルに過剰な電流が流れるのが防止できる。これにより、他のメモリセルを通常動作させることができる。このように、本発明の一形態に係る不揮発性記憶装置の駆動方法は、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。また、ダイオードが実質的に短絡状態となったときとは、ダイオードが絶縁破壊することによって、正常時におけるダイオードのON状態の抵抗値より低い抵抗値を有する状態となったときを意味する。また、前記第2の高抵抗状態の抵抗値は、前記第1の高抵抗状態より高くてもよい。これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、不良のメモリセルに流れる電流をさらに低減できるので、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることをさらに防止することができる。また、前記第2の高抵抗化書き込みステップは、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に前記第2の高抵抗化電気パルスを印加する第1印加ステップと、前記第1印加ステップ後に、前記過剰低抵抗セルの抵抗値を読み出すステップと、前記読み出しステップにより前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第2の高抵抗状態になったか否かを判定する判定ステップと、前記判定ステップにおいて前記過剰低抵抗素子が前記第2の高抵抗状態になっていないと判定された場合、前記可変負荷抵抗の抵抗値を前記第2の抵抗値より低い第3の抵抗値にする第2可変抵抗値変更ステップと、前記過剰低抵抗素子と、前記第3の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗素子を前記第2の高抵抗状態にする第2印加ステップとを含み、前記判定ステップにおいて前記過剰低抵抗セルに含まれる前記抵抗変化素子が前記第2の高抵抗状態になるまで前記各ステップが繰り返されてもよい。これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、第2の抵抗値の可変負荷抵抗を用いた高抵抗化により不良のメモリセルを高抵抗化できない場合でも、当該不良のメモリセルを高抵抗化できる。また、前記可変負荷抵抗は、トランジスタを含み、前記第1可変抵抗値変更ステップでは、前記トランジスタのゲート電圧を変化させることにより、前記可変負荷抵抗の抵抗値をより低い抵抗値に変化させてもよい。これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、メモリセルに接続される負荷抵抗の抵抗値の変更を容易に行える。また、前記不揮発性記憶装置の駆動方法は、さらに、前記第2の高抵抗化書き込みステップの後、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値よりも低い抵抗値から前記第1の抵抗値に変更する第2可変抵抗値変更ステップを含んでもよい。これによれば、本発明の一形態に係る不揮発性記憶装置の駆動方法は、以降の処理において、通常の書き込み及び読み出し動作を行える。また、前記メモリセルは、前記第1の高抵抗状態に対応する第1の論理値と、前記第1の低抵抗状態に対応する第2の論理値との、2値のみのデータを記憶してもよい。また、本発明の一形態に係る不揮発性記憶装置は、基板の主面に平行に、第1の方向に所定の間隔で配置された複数の第1の配線と、前記基板の主面に平行にかつ前記第1の配線と立体交差するように、第2の方向に所定の間隔で配置された複数の第2の配線と、前記複数の第1の配線と、前記複数の第2の配線との交差点に配置され、非線形の電流-電圧特性を有するダイオードと、当該ダイオードに直列に接続されている抵抗変化素子とを含む2端子の複数のメモリセルの各端子がそれぞれ前記複数の第1の配線と前記複数の第2の配線に接続されたメモリセルアレイと、前記メモリセルアレイに含まれる前記メモリセルを選択し所定の書き込み及び読み出し電圧を前記選択されたメモリセルに印加するための行選択回路/ドライバ及び列選択回路/ドライバと、前記選択されたメモリセルの抵抗値を読み出すためのセンスアンプと、前記メモリセルアレイに直列に接続される可変負荷抵抗回路と、を備える不揮発性記憶装置であって、前記選択されたメモリセルに含まれる前記抵抗変化素子は、前記選択されたメモリセルと第1の抵抗値の前記可変負荷抵抗とで構成される直列回路に、第1の高抵抗化電気パルスが印加されることにより、第1の低抵抗状態から第1の高抵抗状態に変化し、第1の低抵抗化電気パルスが印加されることにより、前記第1の高抵抗状態から前記第1の低抵抗状態に可逆的に変化し、前記不揮発性記憶装置は、前記複数のメモリセルのうち、前記第1の低抵抗状態より抵抗値が低い第2の低抵抗状態の抵抗変化素子を含む過剰低抵抗セルを検出し、前記可変負荷抵抗の抵抗値を、前記第1の抵抗値から、前記第1の抵抗値より低い第2の抵抗値に変更し、前記過剰低抵抗セルと、前記第2の抵抗値の前記可変負荷抵抗とで構成される直列回路に第2の高抵抗化電気パルスを印加することにより、前記過剰低抵抗セルに含まれる前記抵抗変化素子を、前記第1の低抵抗状態より抵抗値が高い第2の高抵抗状態にする制御回路をさらに備える。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、ダイオードが実質的に短絡状態になることにより不良が発生したメモリセル過剰低抵抗セルを検出する。さらに、当該不揮発性記憶装置は、検出された過剰低抵抗セルに対して、可変負荷抵抗の抵抗値を減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、可変負荷抵抗ではなく、抵抗変化素子に印加されるため、抵抗変化素子を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができるため、不良となったメモリセルと同じ行又は同じ列に電流を流した際に、当該不良のメモリセルに過剰な電流が流れるのが防止できる。これにより、他のメモリセルを通常動作させることができる。このように、本発明の一形態に係る不揮発性記憶装置は、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。また、前記不揮発性記憶装置は、第2の高抵抗状態にした過剰低抵抗セルのアドレスを記録する記録部と、少なくとも1つの予備のメモリセルとをさらに備え、前記制御回路は、第2の高抵抗状態にした過剰低抵抗セルのアドレスを記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備えてもよい。また、前記第2の高抵抗状態の抵抗値は、前記第1の高抵抗状態より高くてもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、不良のメモリセルに流れる電流をさらに低減できるので、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることをさらに防止することができる。また、前記制御回路は、過剰低抵抗セルを第2の高抵抗状態にした後、前記可変負荷抵抗回路の抵抗値を前記第1の抵抗値に戻すよう前記可変負荷抵抗回路を制御してもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、以降の処理において、通常の書き込み及び読み出し動作を行える。なお、本発明は、このような不揮発性記憶装置の駆動方法として実現できるだけでなく、当該駆動方法に含まれる特徴的なステップを手段とする不揮発性記憶装置として実現して実現できる。また、本発明は、当該駆動方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、CD-ROM等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。さらに、本発明は、このような不揮発性記憶装置の機能の一部又は全てを実現する半導体集積回路LSIとして実現できる。以上より、本発明は、1つの抵抗変化型不揮発性記憶素子と1つのダイオードとが直列に接続された1D1R型のメモリセルにおいて、ある不揮発性記憶素子において不良が発生した場合でも、不良の不揮発性記憶素子と同じ行又は同じ列の他の不揮発性記憶素子に対して書込み、又は読み出しが行えなくなることを有効に防止することができる不揮発性記憶装置及びその駆動方法を提供できる。以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一又は相当する要素には同一の符号を付しその説明は省略する場合がある。また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。第1の実施の形態[概略構成]図1Aは、本発明の第1の実施の形態に係るメモリセル11を示す概略回路図である。図1Bは、本発明の第1の実施の形態に係る半導体記憶装置メモリセルアレイ10を示す概略回路図である。図2は、図1Bに示す半導体記憶装置10の平面視における構成を示す概略平面図である。図3は、図2に示すX-X面の概略断面図である。図1Aに示すように、本発明の第1の実施の形態に係るメモリセル11は、ダイオード112と、抵抗変化素子105とが直列に接続された構成となっている。図1Bに示すように、本発明の第1の実施の形態に係る半導体記憶装置10は、行列状に配置された複数のメモリセル11を備える。それぞれのメモリセル11の一端は、第1の配線ワード線101に接続され、もう一端は、第2の配線ビット線119に接続される。このように、半導体記憶装置10は、クロスポイント構造となっている。例えば、図1Bに示すメモリセルM11が過剰低抵抗状態の不良となった場合は、ワード線WL1とビット線BL1とがメモリセル11によりショートした状態となり、同一行の他のメモリセルM10、M12及び同一列の他のメモリセルM01、M21に対して、書き込み、及び読み出しが正常に行えなくなる。図2及び図3に示すように、本実施の形態に係る半導体記憶装置10は、基板100と、基板100の主面上に互いに平行にかつ第1の方向図2及び図3において左右方向に延びるように配設された複数の第1の配線ワード線101と、該複数の第1の配線101の上方に基板100の主面に平行な面内において互いに平行にかつ該複数の第1の配線101と立体交差するような第2の方向図3において紙面に垂直な方向、図1Bにおいて上下方向に延びるように配設された複数の第2の配線ビット線119と、第1の配線101と第2の配線119との立体交差部のそれぞれに対応して第1の配線101と第2の配線119とを接続するように設けられた複数のメモリセル不揮発性記憶素子11を有する不揮発性記憶素子アレイと、を備えている。抵抗変化素子105は、下部電極第1の電極106と、上部電極第2の電極108と、下部電極106と上部電極108との間に介挿された抵抗変化層107とを備えている。下部電極106と抵抗変化層107とは物理的に接触しており、上部電極108と抵抗変化層107とは物理的に接触している。ダイオード112は、下部電極第3の電極113と、上部電極第4の電極115と、下部電極113と上部電極115との間に介挿された絶縁体層又は半導体層114とを備えている。下部電極113と絶縁体層又は半導体層114とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極115と絶縁体層又は半導体層114とは物理的かつ電気的に接触してショットキー接合を形成している。基板100の上には、第1の配線101を覆うように第1の層間絶縁層102が形成されている。第1の層間絶縁層102の上には、基板100の主面側図3の上方向から見て第1の配線101の上に等間隔で並ぶように、複数の抵抗変化素子105が形成されている。第1の配線101とその上方にある抵抗変化素子105の下部電極106とは、第1の層間絶縁層102を貫通するように形成された第1のコンタクトプラグ103によって接続されている。第1の層間絶縁層102の上には、抵抗変化素子105を覆うように第2の層間絶縁層109が形成されている。第2の層間絶縁層109の上には、基板100の主面側から見て抵抗変化素子105と重なる位置に、複数のダイオード112が形成されている。抵抗変化素子105の上部電極108とダイオード112の下部電極113とは、第2のコンタクトプラグ110によって抵抗変化素子105の抵抗変化層107及びダイオード112の半導体層114のいずれにも直接的に接触することなく接続されている。第2の層間絶縁層109の上には、ダイオード112を覆うように第3の層間絶縁層116が形成されている。第3の層間絶縁層116の上には、基板100の主面側から見て第1の配線101と直交しかつ抵抗変化素子105及びダイオード112と重なるように、第2の配線119が形成されている。第2の配線119とその下方にあるダイオード112の上部電極115とは、第3の層間絶縁層116を貫通するように形成された第3のコンタクトプラグ117によって接続されている。上記の通り、メモリセル11は、第1の配線101と抵抗変化素子105の下部電極106との間に設けられそれらを互いに導通する第1のコンタクトプラグ103と、抵抗変化素子105の上部電極108とダイオード112の下部電極113との間に設けられそれらを互いに導通する第2のコンタクトプラグ110と、ダイオード112の上部電極115と第2の配線119との間に設けられそれらを互いに導通する第3のコンタクトプラグ117とを備えている。また、第3の層間絶縁層116の上には、厚み方向から見てメモリセル11が並ぶ領域の外に、第2の配線119と平行に、第2の方向に延びた引き出し配線120が形成されている。第1の配線101と引き出し配線120とは、それぞれ第1の層間絶縁層102、第2の層間絶縁層109及び第3の層間絶縁層116を貫通するように形成された第4のコンタクトプラグ118によって接続されている。第1の配線101、第2の配線119、及び引き出し配線120は、例えばアルミ又は銅などの導電性材料によって構成される。第1の層間絶縁層102、第2の層間絶縁層109及び第3の層間絶縁層116は、例えば酸化シリコンなどの絶縁材料によって構成される。第1のコンタクトプラグ103を除く第2のコンタクトプラグ110、第3のコンタクトプラグ117及び第4のコンタクトプラグ118は、例えばタングステンや銅などの導電性材料によって構成される。かかる構成により、半導体記憶装置10を基板100の主面側から見て、互いに交差する第1の配線101と第2の配線119との立体交差部のそれぞれにメモリセル11が設けられている、クロスポイント型のメモリセルアレイを備えた半導体記憶装置10が実現される。[抵抗変化素子の構成]本実施の形態における抵抗変化素子105の抵抗変化層107は、酸素不足型の遷移金属酸化物を含む。ここで、酸素不足型の遷移金属酸化物とは、化学量論的な酸化物と比較して酸素の含有量[原子比:総原子数に占める酸素原子数の割合]が少ない遷移金属酸化物をいう。例えば遷移金属がタンタルTaの場合には、化学量論的な酸化物の組成はTa2O5であって、TaとOの原子数の比率O/Taは2.5である。したがって、酸素不足型のタンタル酸化物は、TaとOの原子比は0より大きく、2.5より小さいことになる。抵抗変化層107は、タンタルの酸素不足型酸化物TaOx:0<x<2.5又はハフニウムの酸素不足型酸化物HfOx:0<x<2.0で構成することができるが、タンタルの酸素不足型酸化物又はハフニウムの酸素不足型酸化物に代えて、ジルコニウムの酸素不足型酸化物など、その他の遷移金属酸化物を用いてもよい。また、酸素不足型の遷移金属酸化物で構成された抵抗変化層は、異なる酸素含有率の遷移金属酸化物で構成された積層構造を有していてもよい。例えば上部電極側に高酸素含有率抵抗変化層高抵抗層を配置し、下部電極側に低酸素含有率抵抗変化層低抵抗層を配置する。この場合、下部電極を基準にして上部電極に第1の閾値以上の正の電圧パルスを印加した場合、抵抗変化層は高抵抗化し、絶対値が第2の閾値以上の負の電圧パルスを印加した場合、抵抗変化層は低抵抗化する。抵抗変化層を低抵抗化する場合は、所定の電流値で電流制限するように構成してもよい。電流制限する方法としては抵抗変化素子にトランジスタ又は負荷抵抗を直列に接続する構成としてもよい。これらの抵抗変化層は、可逆的に安定した抵抗値の切り換え特性を示す。本実施の形態においては、極性の異なる電気パルスで抵抗変化素子105の抵抗値を切り換える。高抵抗化時リセット動作時には、下部電極106を基準として上部電極108側に正の電圧正極性の電気的信号が印加され、電流は上部電極108から下部電極106へと流れる。これにより、上部電極側では抵抗変化層107から電極へと電子が奪われることにより、抵抗変化層107の材料が酸化され、その抵抗値が上昇する。低抵抗化時セット動作時には、下部電極106を基準として上部電極108側に負の電圧負極性の電気的信号が印加され、電流は下部電極106から上部電極108へと流れる。これにより、上部電極側では電極から抵抗変化層107へと電子が付与されることにより、抵抗変化層107の材料が還元され、その抵抗値が低下する。上部電極108には、抵抗変化層を構成する金属より標準電極電位が高い材料、例えば白金Pt又はイリジウムIr等を用い、下部電極106には上部電極材料より標準電極電位が低い材料、例えばタンタル窒化物TaN等、を用いる。これにより、上部電極近傍の抵抗変化層において抵抗変化現象を選択的に発現させることができる。抵抗変化層107の膜厚は、例えば50~200nmとすることができる。積層構造の抵抗変化層とする場合、高抵抗層の膜厚は1~10nmとすることができる。このような膜厚とすることにより、5V以下の低電圧で安定的に抵抗変化を起こすことができる。[ダイオードの構成]本実施の形態においては、前述のように、絶対値がある閾値以上の極性の異なる電気パルスを抵抗変化素子105の両電極間に印加することで抵抗変化素子105の抵抗値を切り換える。したがって、メモリセル11では両電極間にいずれの方向にも電流が流れる必要がある。よって、メモリセルが選択されたときに抵抗変化素子105に双方向に電流を流し、メモリセルが非選択のときに抵抗変化素子105に電流を流さない機能を有する双方向のダイオード112が適用される。ダイオード112は、非線形の電流-電圧特性を有する素子であり、印加電圧の絶対値が臨界電圧未満では抵抗値が大きくオフ状態、印加電圧の絶対値が正又は負の臨界電圧の絶対値以上では抵抗値が極端に小さくなるオン状態素子である。本実施の形態におけるダイオード112は、例えば、タンタル窒化物で構成される下部電極113と、Si3N4より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層114と、タンタル窒化物で構成される上部電極115とを備えたMSMダイオードとして構成される。半導体層114の厚みは例えば3~20nmとすることができる。シリコン窒化膜は窒素含有率を小さくすることにより半導体特性を有するように形成することができ、MSMダイオードとして構成されるダイオード112を簡単な製造プロセスにより作製することができる。窒素不足型のシリコン窒化膜SiNz:0<z<1.33は、例えばSiターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を0.1Pa~1Paとし、Ar/N2流量を18sccm/2sccmとして作製すればよい。図4に、上記のような方法で作製した双方向ダイオード112の正側のIVカーブ電流-電圧特性を示す負側は符号が逆になるだけで同様のため図示せず。実際には、製造中の加工ばらつき等により、ダイオード112のIVカーブにもばらつきが生じる。図4に示すIVカーブ21及び22は、そのばらつきの例を示している。また、図4に示すように、ダイオード112の両端に加える電圧を増加させると電流も増加し、ダイオード112はやがて絶縁破壊ブレークダウン状態となる。絶縁破壊前の最大電圧ダイオード112に印加できる最大の電圧及び最大電流ダイオード112に流すことのできる最大の電流は、IVカーブ21では3.2V、180μA、IVカーブ22では3、4V、250μA、となっている。なお、ここでは、ダイオード112がMSMMetalSemiconductorMetalダイオードの例を示したが、ダイオード112は、下部電極113と上部電極115との間に絶縁体層を備えたMIMMetalInsulartorMetalダイオードであってもよい。その場合、絶縁体層の材料としてはSiO2、Si3O4、又はTa2O5等を用いることができる。なお、オン状態において、より大きな電流を流したい場合、MSMダイオードの方が有利である。[正常時におけるメモリセルの動作]以下では、抵抗変化層107としてタンタルの酸素不足型酸化物膜厚:約30nmを用いた抵抗変化素子105と、半導体層114として窒素不足型窒化シリコンを用いたダイオード112とを直列接続したときの特性について説明する。図5Aは本実施の形態に係るメモリセル11の模式図である。図5Bは本実施の形態に係るメモリセル11の等価回路図である。図6は上記メモリセルに電圧パルスを印加した場合における抵抗値の変化を示したグラフである。図5Aに示すように、メモリセル11はダイオード112と抵抗変化素子105との直列接続で構成されている。更に、抵抗変化動作を安定化させるために、負荷抵抗121がメモリセル11に直列に接続されている。抵抗変化素子105は、メモリセル11と負荷抵抗121とで構成される直列回路に電気パルスが印加されることにより、第1の低抵抗状態LR状態と第1の低抵抗状態より抵抗値が高い第1の高抵抗状態HR状態との間を可逆的に遷移する。なお、以下では、LR状態の抵抗変化素子105を含むメモリセル11を、LR状態のメモリセル11と呼び、HR状態の抵抗変化素子105を含むメモリセル11を、HR状態のメモリセル11と呼ぶ。負荷抵抗121は、例えば、ポリシリコン抵抗、不純物拡散層抵抗、又はトランジスタのON抵抗で構成される。なお、負荷抵抗121は、その他、特許文献2で示されているような種々の方法で実現されてもよい。図5Bに、図5Aに示す構成の等価回路図を示す。書き換え動作時第1の高抵抗化時及び第1の低抵抗化時には、メモリセル11と負荷抵抗121とで構成される直列回路の両端に、電圧Vw第1の高抵抗化時と第1の低抵抗化時とでは極性と絶対値とが異なるを印加する。書き換え電圧Vwは、ダイオード112、抵抗変化素子105、及び負荷抵抗121のそれぞれの抵抗値に対応して分圧され、Vw=VdVrVxとなる。ここで、Vdはダイオード112の両端の電圧であり、Vrは抵抗変化素子105の両端の電圧であり、Vxは負荷抵抗121の両端の電圧である。例えば、抵抗変化素子105が抵抗変化する際例えば低抵抗化時に流れる電流を100μAとした場合、図4に示すダイオード112のIVカーブ21より、Vdは約3Vとなる。よって、Vw=6.5Vとすると、Vw-Vd=VrVx=3.5Vとなる。また、負荷抵抗121の抵抗値を5000Ωとすると、Vx=0.5V、Vr=3.0Vとなる。この状態で電圧パルス印加中に、あるメモリセル11のダイオード112が絶縁破壊したとする。この場合、ダイオード112に掛かる電圧は極めて小さくなるので、Vw=VrVxVd≒0Vとなる。つまり、書き換え電圧Vwは、抵抗変化素子105と負荷抵抗121とに分圧される。この際、負荷抵抗121の抵抗値を5000Ωとしたので、抵抗変化素子105の低抵抗状態LR状態の抵抗値が5000Ωの場合は、Vr=Vx=6.5/2=3.25Vとなる。さらに、負荷抵抗121の抵抗値>LR状態の抵抗値、の場合には、実効的に抵抗変化素子105に印加される電圧Vrは、さらに減少してしまうことになる。以下、図6に示すパルス抵抗変化グラフを用いて説明する。図6に示す通常の抵抗変化動作例においては、下部電極106と上部電極115との間に、下部電極106を基準として上部電極115に、第1の高抵抗化電圧パルスとして電圧値が6.5Vでパルス幅が500nsの電圧パルスと、第1の低抵抗化電圧パルスとして電圧値が―5.5Vでパルス幅が500nsの電圧パルスとが交互に印加されている。また、図6の縦軸の抵抗値は、抵抗変化素子105とダイオード112とで構成されるメモリセル11と負荷抵抗121との抵抗値の合計である。図6に示すように、第1の高抵抗化電圧パルス例えば電圧値が6.5Vを印加すると抵抗値は第1の高抵抗状態例えば500kΩ程度となる。逆に、第1の低抵抗化電圧パルス例えば電圧値が-5.5Vを印加すると抵抗値は第1の低抵抗状態例えば100kΩ程度となる。第1の低抵抗化電圧パルスを印加したとき、第1の動作電流例えば、±100~200μA程度が抵抗変化素子105に流れる。なお、これらの抵抗値の読み出しには第1の読み出し電圧例えば3.5Vを用い、負荷抵抗121の抵抗値は例えば5000Ωである。[ダイオード破壊~過剰低抵抗~高抵抗化処理動作]図6に示すダイオード破壊点以降は、メモリセル11のダイオード112が絶縁破壊して短絡を起こしている状態である。その結果、抵抗変化レンジが下方向にシフトして、抵抗変化素子105は、第1の低抵抗状態LRレベルよりも抵抗値が低い、過剰低抵抗状態第2の低抵抗状態となる。この状態で、続けて第1の高抵抗化電圧パルス及び第1の低抵抗化電圧パルスを継続して印加しても、メモリセル11の抵抗値はLRレベルより低い過剰低抵抗状態を維持していることが分かる。次に、過剰低抵抗状態のメモリセル11を高抵抗化するために第2の高抵抗化電圧をメモリセル11に印加する。この際、抵抗変化素子105に実効的に印加される電圧を増やすために、負荷抵抗121を通常動作時よりも低い抵抗値の負荷抵抗に切り替える。図6の例では、負荷抵抗121の抵抗値を5000Ωから0Ωに変更して、第2の高抵抗化電圧例えば10Vを印加した。その結果、メモリセル11は第2の低抵抗状態から脱し、第2の高抵抗状態ここでは100MΩ以上まで高抵抗化される。また、第2の高抵抗状態に高抵抗化された後に、メモリセル11に再び第1の高抵抗化電圧パルス及び第1の低抵抗化電圧パルスを印加しても、当該メモリセル11は低抵抗化しないことが確認されている。なお、図6の例では、第2の高抵抗化処理時において、負荷抵抗121の抵抗値を0Ωにしたが、当該負荷抵抗121の抵抗値は、高抵抗化処理に十分な実効電圧を得られるように調整すればよいので、0Ωである必要は無い。つまり、高抵抗化処理時において、負荷抵抗121の抵抗値は、通常動作時よりも低い抵抗値であればよい。また、上記説明では高抵抗化電圧として10Vを印加しているが、それ以外の電圧値であってもよい。実際には、電圧パルス発生回路からメモリセル11に至るまでの配線抵抗、及びコンタクト抵抗などの負荷抵抗が数百~1000Ω程度存在する場合が多い。また、図6の例では、極端に高いレベルまで高抵抗化処理を行っているが、少なくとも通常動作時のLRレベルよりも高いレベルまで高抵抗化を行えば、不良メモリセルと同一行、又は同一列に存在する他のメモリセルの動作は阻害されない。以上により、ダイオード破壊によって生じた過剰低抵抗不良メモリセルを高抵抗化することができる。これにより、該不良メモリセルに流れる電流が減少するため、不良メモリセルと同一行、及び同一列に存在する他のメモリセルの動作は阻害されなくなる。上記のように第2の高抵抗状態にされた不良メモリセルのアドレスは別途記録され、以降のメモリ動作において当該不良メモリセルのアドレスは選択されないよう、メモリ装置の周辺回路で制御される。この一例については、以下の第2の実施の形態で説明する。第2の実施の形態次に、第2の実施の形態では、第1の実施の形態で説明した半導体記憶装置メモリセルアレイ10を有する不揮発性記憶装置について説明する。図7に、メモリセル11を複数個含む不揮発性記憶装置以下、単にメモリ装置とも呼ぶ200の概略構成図を示す。図8A及び図8Bは、負荷抵抗121の一例を示す図である。図9は、過剰低抵抗状態の不良ビットの高抵抗化書き込み処理のフローチャートである。図7に示すメモリ装置200は、ワード線101とビット線119とが立体的に交差する点にメモリセル11を介在させたクロスポイント型である。また、メモリ装置200は、第1の実施の形態で説明した構造のメモリセル11が複数個例えば、256個配置されたメモリセルアレイ10を備える。メモリ装置200は、メモリ本体部201を含む。このメモリ本体部201は、メモリセルアレイ10と、行選択回路/ドライバ203と、列選択回路/ドライバ204と、情報の書き込みを行うための書き込み回路205と、ビット線119の電位を増幅するセンスアンプ206と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路207と、可変負荷抵抗回路211とを具備している。また、メモリ装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路208と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209とをさらに備えている。メモリセルアレイ10は、第1の実施の形態で説明した不揮発性記憶素子がメモリセル11としてマトリクス状に整列されたものである。そして、メモリセルアレイ10は半導体基板の上に互いに平行に形成された複数のワード線101WL0、WL1、WL2、と、これらの複数のワード線101の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線101に立体交差するように形成された複数のビット線119BL0、BL1、BL2、とを備えている。また、これらの複数のワード線101と複数のビット線119との立体交差点に対応してマトリクス状に設けられた複数のメモリセル11M00、M01、M02、、M10、M11、M12、、M20、M21、M22、が設けられている。ここで、メモリセル11は、第1の実施の形態に係る不揮発性記憶素子メモリセル11に相当し、半導体基板の上に酸素不足型タンタル酸化物を含む抵抗変化層で構成される抵抗変化素子105が形成され、その抵抗変化素子105に直列に双方向ダイオードここでは、MSMダイオード112が接続された構成になっている。アドレス入力回路208は、外部回路図示せずからアドレス信号を受け取り、このアドレス信号に基づいて、行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。ここで、アドレス信号は、複数のメモリセル11のうち、選択される特定のメモリセル11のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。制御回路209は、情報の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。他方、情報の読み出しサイクルにおいて、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。行選択回路/ドライバ203は、アドレス入力回路208から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線101のうちのいずれかを選択し、その選択されたワード線101に対して、所定の電圧を印加する。また、列選択回路/ドライバ204は、アドレス入力回路208から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線119のうちのいずれかを選択し、その選択されたビット線119に対して、書き込み用電圧又は読み出し用電圧を印加する。これらの行選択回路/ドライバ203及び列選択回路/ドライバ204は、メモリセルアレイ10から少なくとも一つのメモリセル11を選択する選択回路を構成している。書き込み回路205は、制御回路209から出力された書き込み信号を受け取った場合、行選択回路/ドライバ203に対して選択されたワード線101に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して選択されたビット線119に対して書き込み用電圧の印加を指示する信号を出力する。さらに、書き込み回路205は、制御回路209から出力された書き込み信号を受け取った場合、可変負荷抵抗回路211に対して、選択されたワード線101に対して第1の抵抗値の負荷抵抗121を接続することを指示する信号を出力する。可変負荷抵抗回路211は、図8Aや図8Bに例示するような、抵抗値を変更可能な負荷抵抗121を含む。この可変負荷抵抗回路211は、選択されたワード線101に負荷抵抗121を接続する。また、可変負荷抵抗回路211は、負荷抵抗121の抵抗値を、例えば、第1の抵抗値と、当該第1の抵抗値より小さい第2の抵抗値と、当該第2の抵抗値より小さい第3の抵抗値との間で、多段階で切り替えるようにしてもよい。例えば、図8Aに示すように、負荷抵抗121は、トランジスタ130を用いて構成することができる。この場合、可変負荷抵抗回路211は、トランジスタ130のゲート電圧を変更することにより、トランジスタ130のオン抵抗を変更する。これにより、可変負荷抵抗回路211は、負荷抵抗121の抵抗値を変更する。また、図8Bに示すように、負荷抵抗121は、並列に接続されたトランジスタ131と、抵抗132とを備えて構成してもよい。この場合、可変負荷抵抗回路211は、トランジスタ131のオン及びオフを切り替えることにより、負荷抵抗121の抵抗値を変更する。また、センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となるビット線119の電位を増幅する。その結果得られた出力データDOは、データ入出力回路207を介して、外部回路へ出力される。つまり、センスアンプ206は、選択回路行選択回路/ドライバ203及び列選択回路/ドライバ204で選択されたメモリセル11に含まれる抵抗変化素子105が高抵抗状態及び低抵抗状態のいずれであるかを判別する。したがって、MSMダイオード112と抵抗変化素子105とが直列に接続されたメモリセル11において、書き込みのときにはMSMダイオード112は高い印加電圧が印加されたON状態となる。これにより、効率よく抵抗変化素子105に大きい電圧が印加されるので、メモリセル11に対して安定した書き込みが行える。また、読み出しのときにはMSMダイオード112は、書き込みの印加電圧より低い印加電圧が印加される。これにより、抵抗変化素子105には比較的小さい電圧しか印加されないことにより、効率よく書き込みディスターブを防止することができる。また、MSMダイオード112により、ノイズ及びクロストークが抵抗変化素子105に影響することを効率よく阻止することができるので、メモリセル11の誤動作の発生を防止することができる。このように、本実施の形態におけるメモリ装置200は本発明の第1の実施の形態で示したメモリセル11を用いて構成される。本実施の形態におけるメモリ装置200は、さらに第2の高抵抗状態にした過剰低抵抗セルのアドレスを記録する過剰低抵抗セルアドレス記録部と、少なくとも1つの予備のメモリセルを備え図示せず、制御回路209は、第2の高抵抗状態にした過剰低抵抗セルのアドレスを過剰低抵抗セルアドレス記録部に記録し、以降のメモリ動作時において前記過剰低抵抗セルのアドレスが指定された場合、予備のメモリセルのアドレスにアクセスするよう制御する機能を備えていてもよい。以下、メモリ装置200の動作を説明する。図9は、メモリ装置200による、過剰低抵抗状態のメモリセル11以下、過剰低抵抗セルに対する高抵抗化書き込み処理のフローチャートである。なお、通常の書き込み処理及び読み出し処理時には、制御回路209は、負荷抵抗121の抵抗値を第1の抵抗値にする。また、制御回路209は、通常の書き込み処理時には、メモリセル11と第1の抵抗値の負荷抵抗121とで構成される直列回路に電圧パルスを印加することにより、抵抗変化素子105をLR状態とHR状態との間で可逆的に遷移させる。まず、制御回路209は、不良ビットである過剰低抵抗セルを検出するS101。例えば、メモリセル11が過剰低抵抗セルかどうかを判定する場合、制御回路209は、メモリセル11に第1の抵抗値の負荷抵抗121が接続された状態の抵抗値を測定する。次に、制御回路209は、上記で測定した抵抗値が、LRレベルよりも所定の値以上低いかどうかを判定する。例えば、制御回路209は、上記で測定した抵抗値が、LRレベル×70以下なら過剰低抵抗セルと判定する。また、上記ステップS101は、例えば、通常の書き込み処理時のベリファイ動作時に行われる。また、上記ステップS101は、具体的には、制御回路209がセンスアンプ206を制御することにより行なわれる。処理対象のメモリセル11が過剰低抵抗セルではない場合S102でNo、制御回路209は、処理対象のメモリセル11が正常である判断して処理を終了する。一方、処理対象のメモリセル11が過剰低抵抗セルであると判定された場合S102でYes、制御回路209は、可変負荷抵抗回路211を制御することにより、メモリセル11に接続された負荷抵抗121の抵抗値を第1の抵抗値から当該第1の抵抗値より小さい第2の抵抗値に切り替えるS103。例えば、第1の抵抗値は5000Ωであり、第2の抵抗値は1000Ωである。これは前述したように実効的に抵抗変化素子105に印加される電圧を増やすためである。続けて、制御回路209は、過剰低抵抗セルと、第2の抵抗値の負荷抵抗121とで構成される直列回路に電圧パルスを印加することにより、過剰低抵抗セルをLR状態より抵抗値が高い第2の高抵抗状態にする。具体的には、制御回路209は、書き込み回路205を制御することにより、メモリセル11と第2の抵抗値の負荷抵抗121とで構成される直列回路の両端に、第2の高抵抗化書き込み電圧パルス、例えば6~10V、パルス幅500nsを印加するS104。次に、制御回路209は、センスアンプ206を制御することにより、ステップS104により、過剰低抵抗セルが第2の高抵抗状態になったか否かを判定するS105。例えば、上記パルス印加後のメモリセル11の抵抗値が、LRレベルよりも高いかどうかを判定する。上記パルス印加後のメモリセル11の抵抗値が、LRレベルよりも小さい場合S106でNo、制御回路209は、可変負荷抵抗回路211を制御することにより、負荷抵抗121の抵抗値を更に小さい第3の抵抗値に切り替えるS109。そして、制御回路209は、書き込み回路205を制御することにより、過剰低抵抗セルと、第3の抵抗値の負荷抵抗121とで構成される直列回路に電圧パルスを印加することにより、過剰低抵抗セルを第2の高抵抗状態にする処理S104を繰り返す。例えば、第3の抵抗値は100Ωである。一方、上記パルス印加後のメモリセル11の抵抗値が、LRレベルよりも大きい場合S106でYes、つまり、過剰低抵抗セルが第2の高抵抗状態になった場合、制御回路209は、可変負荷抵抗回路211を制御することにより、負荷抵抗121を再び第1の抵抗値5000Ωに戻すS107。なお、上記ステップS105における高抵抗化書き込み処理後の判定レベルは、HRレベルHR状態の抵抗値以上、又はHRレベルより1桁以上など、更に高抵抗な値に設定してもよい。言い換えると、上記第2の高抵抗状態の抵抗値は、HRレベルより高くてもよいし、HRレベルより1桁以上高くてもよい。このようにすることにより不良のメモリセルによるリーク電流が減少し、読み出し動作のマージン向上及び書き込みディスターブの減少等の効果がある。また、制御回路209は、上記のようにして高抵抗化されたメモリセル11を不良ビットとして判定する。また、制御回路209は、当該不良ビットを特定する情報を冗長回路図示せずに記憶し、当該不良ビットを正常なメモリセルと置き換えるS108。以上より、本発明の第2の実施の形態に係る不揮発性記憶装置200は、ダイオード112が実質的に短絡状態になることにより不良が発生したメモリセル11過剰低抵抗セルを検出する。さらに、不揮発性記憶装置200は、検出された過剰低抵抗セルに対して、負荷抵抗121の抵抗値を、通常動作時に用いられる第1の抵抗値より低い第2の抵抗値に減少させたうえで電圧パルスを印加することにより、当該メモリセルの高抵抗化を行う。これにより、高抵抗化のために過剰低抵抗セルに印加される電圧のほとんどは、負荷抵抗121ではなく、抵抗変化素子105に印加されるため、抵抗変化素子105を高抵抗化することができる。よって、過剰低抵抗セルは過剰低抵抗状態から脱することができる。これにより、不良のメモリセル11と同一行、又は同一列の他のメモリセルに書き込み及び読み出しを行う場合、メモリセル11にも電圧は印加されるが、当該メモリセル11に過剰なリーク電流は流れないので、他のメモリセルを通常動作させることができる。よって、不揮発性記憶装置200の性能を向上させることができる。このように、本発明の第2の実施の形態に係る不揮発性記憶装置200は、あるメモリセル11で不良が発生した場合でも、不良のメモリセル11と同じ行又は同じ列の他のメモリセル11に対して書込み、又は読み出しが行えなくなることを有効に防止することができる。以上、本発明の実施の形態に係る不揮発性記憶装置及びその駆動方法について説明したが、本発明は、この実施の形態に限定されるものではない。例えば、上記説明では、メモリセル11が、第1の高抵抗状態に対応する第1の論理値と、第1の低抵抗状態に対応する第2の論理値との、2値のみのデータを記憶する場合を例に説明したが、メモリセル11は3値以上のデータを記憶してもよい。この場合、抵抗変化素子105は、複数の論理値の各々に対応した複数の抵抗状態を有する。そして、上述した過剰低抵抗状態第2の低抵抗状態とは、この複数の抵抗状態の抵抗値のうち、最も低い抵抗値よりも、抵抗値が低い状態である。なお、上記実施の形態に係る不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。また、本発明の実施の形態に係る不揮発性記憶装置の機能の一部又は全てを、CPU等のプロセッサがプログラムを実行することにより実現してもよい。さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。また、上記実施の形態に係る不揮発性記憶装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ/ローにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、上記説明では、MOSトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。