"基板の上に設けられ、ゲート電極と、前記ゲート電極に被覆されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、前記半導体層に接続されるソース電極と、前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、を備える薄膜トランジスタであって、前記半導体層は、金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有し、前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べて金属単体の含有率の高い還元領域が形成されている薄膜トランジスタ。請求項1に記載の薄膜トランジスタにおいて、前記金属酸化物半導体が、In、Ga、Znの少なくともいずれか1つの酸化物を含む薄膜トランジスタ。請求項2に記載の薄膜トランジスタにおいて、前記金属単体が、In及びGaの少なくともいずれか1つの単体からなる薄膜トランジスタ。請求項3に記載の薄膜トランジスタにおいて、前記金属単体がIn単体からなる薄膜トランジスタ。請求項4に記載の薄膜トランジスタにおいて、前記還元領域が、実質的に前記チャネル部の全体にわたって設けられている薄膜トランジスタ。請求項5に記載の薄膜トランジスタにおいて、前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部に及んでいる薄膜トランジスタ。請求項5又は請求項6に記載の薄膜トランジスタにおいて、前記還元領域における前記In単体の含有率が0.5~50の範囲内である薄膜トランジスタ。請求項4に記載の薄膜トランジスタにおいて、前記還元領域が、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在している薄膜トランジスタ。請求項8に記載の薄膜トランジスタにおいて、前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及んでいる薄膜トランジスタ。請求項8又は請求項9に記載の薄膜トランジスタにおいて、前記還元領域における前記In単体の含有率が3~100の範囲内である薄膜トランジスタ。請求項6又は請求項9に記載の薄膜トランジスタにおいて、前記還元領域のうち、前記チャネル部の部分よりも前記ソース部及び前記ドレイン部の部分の方が、前記In単体の含有率が高くなっている薄膜トランジスタ。請求項11に記載の薄膜トランジスタにおいて、前記還元領域の前記ソース部及び前記ドレイン部の部分における前記In単体の含有率が50~100の範囲内である薄膜トランジスタ。請求項1~請求項12のいずれか1つに記載の薄膜トランジスタの製造方法であって、前記半導体層を形成した後、該半導体層の所定領域を還元させる還元工程を含む薄膜トランジスタの製造方法。請求項13に記載の薄膜トランジスタの製造方法において、前記還元工程が、前記半導体層の所定領域の表面に、In、Gaの少なくともいずれか1つよりも酸化され易い還元物質を接触させ、その後、該還元物質を除去する処理を含む薄膜トランジスタの製造方法。請求項14に記載の薄膜トランジスタの製造方法において、前記還元工程が、非酸化性雰囲気下で前記半導体層を加熱するアニール処理を含む薄膜トランジスタの製造方法。金属酸化物半導体の電子移動度は、一般に5~10cm2/Vs程度である。従来より広く利用されているアモルファスシリコン半導体a-SiTFTやポリシリコン半導体p-SiTFTと比較すると、a-SiTFT例えば、約0.5cm2/Vsよりは大きいものの、p-SiTFT例えば、約100cm2/Vs以上と比べれば一桁以上小さいため、金属酸化物半導体の応用範囲を広げるためには電子移動度の向上が不可欠である。それに対し、上述した特許文献1のTFTの場合、TFT間の電気的特性のばらつきは抑制できる代わりに、半導体層の表層が高抵抗化されて実質的に半導体層の膜厚が薄くなっている。従って、電極間に電圧を印加した時オン状態には電流量が低下するため、電子移動度の向上の観点からは不利がある。そこで、本発明の目的は、電子移動度を向上させることができ、良好な電気特性を得ることができる薄膜トランジスタを提供することにある。上記目的を達成するために、本発明では、半導体層を還元処理することにより、半導体層の改質を行った。具体的には、本発明の薄膜トランジスタは、基板の上に設けられ、ゲート電極と、前記ゲート電極に被覆されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、前記半導体層に接続されるソース電極と、前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、を備える薄膜トランジスタである。そして、前記半導体層は、金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有している。前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べて金属単体の含有率の高い還元領域が形成されている。すなわち、この薄膜トランジスタの場合、半導体層のうち、少なくともチャネル部に、他の部分と比べて金属単体、つまり酸化されていない純金属の含有率の高い還元領域が形成されているので、半導体層の還元領域が形成されている部分の電子移動度を、他の部分と比べて高くすることができる。従って、半導体層の電子移動度を効果的に向上させることができる。より具体的には、前記金属酸化物半導体が、In、Ga、Znの少なくともいずれか1つの酸化物を含むIn-Ga-Zn-O系の金属酸化物半導体である場合が好ましい。In-Ga-Zn-O系の金属酸化物半導体であれば、還元領域の形成によって良好なオンオフ特性を得ることが可能になる。そして、前記金属単体は、In及びGaの少なくともいずれか1つの単体、特にIn単体からなる場合が好ましい。前記還元領域は、実質的に前記チャネル部の全体にわたって設けることができる。なお、ここでいう実質的とは、例えば、チャネル部の一部に還元領域が設けられていない部分があっても、機能的に全体に設けられているのと同視できる場合であればそれも含む概念である。チャネル部の全体に還元領域を形成することで、チャネル部全体の電子移動度を向上させることができ、よりいっそうオン特性を向上させることができる。この場合、前記還元領域は、前記チャネル部に連続して前記ソース部及び前記ドレイン部に及ぶようにするのが好ましい。そうすれば、更にソース部等の抵抗値を低下させることができ、ソース電極等との間での電気特性を向上させることができる。これらの場合、前記還元領域における前記In単体の含有率は0.5~50の範囲内とするのが好ましい。そうすることで、良好な電気特性を得ることができる。また、前記還元領域は、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在しているようにしてあってもよい。なお、ここでいう実質的とは、例えば、表面部分に還元領域が設けられていない部分がある場合や、表面部分以外に還元領域が設けられている部分がある場合でも、機能的に表面部分に設けられているのと同視できるのであればそれも含む概念である。そうすれば、オフ特性はそのまま維持してオン特性を向上させることができ、優れたオンオフ特性を実現できる。この場合においても、先と同様に、前記還元領域は、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及ぶようにするのが好ましい。これらの場合、前記還元領域における前記In単体の含有率は3~100の範囲内とするのが好ましい。3以上とすることで、良好な電気特性を得ることができる。また、前記還元領域のうち、前記チャネル部の部分よりも前記ソース部及び前記ドレイン部の部分の方が、前記In単体の含有率が高くなっているようにしてあってもよい。そうすれば、ソース部等とチャネル部等とで、それぞれの機能に応じて電子移動度を調整することができ、よりいっそう電気特性を向上させることができる。この場合、前記還元領域の前記ソース部及び前記ドレイン部の部分における前記In単体の含有率は50~100の範囲内とするのが好ましい。50以上とすることで、ソース部等の抵抗値を安定して下げることができ、ソース電極等との間の電気特性を向上させることができる。そして、チャネル部においても電気特性を向上させながら、良好なオン特性も発揮させることができる。これら薄膜トランジスタは、前記半導体層を形成した後、該半導体層の所定領域を還元させる還元工程を含む製造方法によって製造することができる。例えば、前記還元工程が、前記半導体層の所定領域の表面に、In、Gaの少なくともいずれか1つよりも酸化され易い還元物質を接触させ、その後、該還元物質を除去する処理を含む方法によって製造することができる。特に、前記還元工程が、非酸化性雰囲気下で前記半導体層を加熱するアニール処理を含むようにするのが好ましい。そうすれば、In単体等を安定化させることができ、還元領域を強化することができる。以上説明したように、本発明によれば、半導体層の電子移動度を効果的に向上させることができるので、良好な電気特性を発揮する薄膜トランジスタを実現できる。以下、本発明の実施形態を図面に基づいて詳細に説明する。ただし、以下の説明は、本質的に例示に過ぎず、本発明、その適用物あるいはその用途を制限するものではない。-第1実施形態-<薄膜トランジスタの構造>図1に、本発明を適用した本実施形態における液晶ディスプレイのパネル1を示す。この液晶ディスプレイは、アクティブマトリクス駆動方式のカラーディスプレイであり、パネル1の表示領域1aには、複数の画素がマトリックス状に配列されている。パネル1は、一対の基板2、3を貼り合わせることによって形成されており、これら基板2,3の間には、液晶層が封入されている図示せず。その一方の基板2には、各画素に対応して所定の配列で赤、緑、青の各色のカラーフィルタが設けられていてCF基板、他方の基板3には、各画素に対応して複数の画素電極13や薄膜トランジスタTFT20等が設けられているTFT基板。図2に、TFT基板3の表示領域1aにおける要部の拡大平面図を示す。同図において、左右方向行方向に平行に延びているのがゲート配線11メッシュで示す部分であり、これらに直交して上下方向列方向に平行に延びているのがソース配線12である。これらゲート配線11とソース配線12とで区画される複数の区画領域のそれぞれに画素電極13が格子状に配列されている。これら画素電極13を個別に制御するため、各区画領域におけるゲート配線11とソース配線12の交差部位の近傍にTFT20が設けられている。図3、図4に、そのTFT20の部分を示す。TFT20は、逆スタガボトムゲート構造をしており、基板14の上に積層状に設けられている。TFT20には、ゲート電極21や、ゲート絶縁膜22、半導体層23、ソース電極24、ドレイン電極25、保護膜26などが備えられている。本実施形態では、基板14に絶縁性に優れたガラス基板が用いられている。その基板14の上にゲート電極21がゲート配線11と一体にパターニングされている。ゲート電極21には、例えば、TiやAl、Pt、Au等の金属単体やこれらを含む合金などの金属化合物が使用できる。また、ITO等の導電性を有する酸化物も使用できる。ゲート電極21の素材は、導電性を有するものであれば、適宜選択して使用できる。ゲート絶縁膜22は、ゲート電極21を絶縁するために設けられ、ゲート電極21を覆うように基板14上に積層されている。ゲート絶縁膜22の素材は、絶縁性に優れるものであればよく、例えば、シリコン酸化膜やシリコン窒化膜、アルミナAl2O3、これらの積層膜等が使用できる。本実施形態では、シリコン酸化膜とシリコン窒化膜の積層膜SiO2/SiNが用いられている。半導体層23は、ゲート絶縁膜22の上にパターニングされていて、ゲート絶縁膜22を介してゲート電極21と対向するように配置されている。半導体層23の厚みは、約50nmである。この半導体層23は、金属酸化物半導体で形成されており、具体的には、Inインジウム、Gaガリウム、Zn亜鉛を含むアモルファスな金属酸化物半導体In-Ga-Zn-O系、IGZOともいうが用いられている。IGZOに含まれるInやGa等の全ては実質的に酸化物の状態となっているが、このTFT20の半導体層23では、還元処理を行うことによってIn等を還元した部分還元領域30が形成されている詳細については別途後述。ソース電極24やドレイン電極25の素材には、ゲート電極21と同様に、TiやAl、Pt、Au等の金属単体やこれらを含む合金などの金属化合物、ITO等の導電性酸化物が使用できる。ただし、本実施形態の場合、InやGaよりも酸化され易く、これらを還元し難い、還元力の低い素材低還元材が用いられている。半導体層23と直接接する部分にのみ、そのような素材を配置してもよい。そうすることで、ソース電極24等の作用で半導体層23に還元領域30が形成されるのを抑制している。ソース電極24及びドレイン電極25のそれぞれは、半導体層23の上面と接するようにパターニングされている。具体的には、ソース電極24は、その一方の端部側がソース配線12と一体に接続され、他方の端部が半導体層23の上面に延びて半導体層23と一体に接続されている。ドレイン電極25は、その一方の端部側が画素電極13と一体に接続され、他方の端部が半導体層23の上面にソース電極24の反対側から延びて半導体層23と一体に接続されている。半導体層23に接続されたソース電極24の端部の先端とドレイン電極25の端部の先端とは、所定距離離れて互いに対向している。従って、半導体層23には、ソース電極24に接する部分ソース部23aと、ドレイン電極25に接する部分ドレイン部23bと、これらソース部23a及びドレイン部23bの先端間に位置して、ソース部23a及びドレイン部23bのいずれにも接することのない部分チャネル部23cとが設けられている。保護膜26は、ソース電極24やドレイン電極25、半導体層23のチャネル部23cを覆うように、これらの上に積層して形成されている。保護膜26には、ゲート絶縁膜22と同様に絶縁性に優れた素材が使用される。このTFT20ではシリコン酸化膜SiO2が用いられている。[還元領域]このTFT20には、還元処理を行うことによってInやGaの酸化物が還元され、純金属であるIn単体やGa単体の含有率が、IGZOが本来有する含有率よりも有意に高い還元領域30が形成されている。なお、還元領域30は他の領域と境界が明確に区別できる領域である必要はなく、境界に幅があって他の領域から次第に含有率が高くなっているような場合も含む。本実施形態のTFT20では、半導体層23のうち、チャネル部23cの上面側ゲート電極21に面するのと反対側:バックチャネル側の表面部分に還元領域30が設けられている図4においてドットで示す。詳しくは、少なくともソース電極24とドレイン電極25との間に露出して保護膜26と接している半導体層23の部分界面部分において、表面からその厚み方向に数10nm入り込んだ範囲にわたって還元領域30が形成されている。そして、この還元領域30では、半導体層23に含まれるInやGa等の酸化物が還元されて単体に変質されている。本実施形態のTFT20のチャネル部23cにおける各成分の含有率について、従来のTFTの場合と比較しながら詳しく説明する。図5、図6に、各TFTのチャネル部23cにおける主な成分の存在率全体に対する百分率を表した図を示す。図5が還元領域30が形成された本実施形態のTFT20であり、図6が還元領域30の形成されていない従来型のTFTである。これらは、図4の矢印A1で示す部位をオージェ電子分光分析を行い、得られた結果を図示したものである。図6に示すように、従来型のTFTの場合、Inのほとんどが酸化物の状態となっており、単体の状態でのInはほとんど含有されていないことがわかる。特に、ゲート絶縁膜22と接する基板14側の表面部分に単体のInの存在が認められるものの、保護膜26と接するバックチャネル側には単体のInは認められない。それに対し、図5に示すように、本実施形態のTFT20では、Inの単体の含有率が増加しており、特にそのバックチャネル側、つまり還元領域30での存在率が相対的に高くなっている。本実施形態の場合、チャネル部23cの表面部分表面からその厚み方向におよそ5~25nm入り込んだ部位までの範囲におけるIn単体の含有率In単体/In総量In単体In酸化物の百分率が3~100の範囲内に入るように調整されている。半導体層23の全体に対する還元領域30の占める割合が小さいため、少なくとも3以上のIn単体が含まれていないと効果的な電子移動度の向上が得られないおそれがある。3以上であればその含有率に限らず安定して良好なオン特性を得ることができる。図7に、本実施形態のTFT20のトランジスタ特性Vg-Id特性の概略を示す。同図のグラフに示すように、本実施形態のTFT20で良好なオンオフ特性が実現されていることがわかる。特に、オン時には、チャネル部23cにおけるバックチャネル側の部分に還元領域30が形成されていることにより、10~20cm2/Vsの電子移動度が得られ、従来の電子移動度5~10cm2/Vs程度に比べて大幅な向上が認められた。また、チャネル部23cにおけるゲート電極21側の部分は、還元領域30が形成されずに従来と同様の構成のままであるので、オフ時の特性は変わらずそのまま維持されていた。従って、本実施形態のTFT20によれば、従来のIGZOのオフ特性はそのまま維持してオン特性を向上させることができ、優れたオンオフ特性を実現できる。半導体層23の全体を効果的に利用できるため、従来のTFTよりも電流量の増加が期待できる。オン時の電子移動度が向上することにより、応用範囲が広がって様々な用途に使用可能となるため、実用性にも優れる。<薄膜トランジスタの製造方法>次に、図8を参照しながら、本実施形態のTFT20の製造方法について説明する。同図に示すように、この製造工程には、ゲート電極21を形成するゲート電極形成工程ステップS1、ゲート絶縁膜22を形成するゲート絶縁膜形成工程ステップS2、半導体層23を形成する半導体層形成工程ステップS3、ソース電極24及びドレイン電極25を形成するソース/ドレイン電極形成工程ステップS4、半導体層23の所定領域を還元させる還元工程ステップS5、及び保護膜26を形成する保護膜形成工程ステップS6が含まれる。ゲート電極形成工程スパッタリング法により、基板14の上面全体に導電性の金属膜を所定厚で成膜する。次に、スピンコーティング法により、その金属膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する金属膜の部分をウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離する。そうすることにより、所定パターンのゲート電極21やゲート配線11を基板14上に形成することができる。ゲート絶縁膜形成工程プラズマCVDChemicalVaporDeposition法により、ゲート電極21等が形成された基板14の上面全体に、窒化シリコン膜と酸化シリコン膜とを成膜して積層膜を形成する。続いて、スピンコーティング法により、その積層膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する積層膜をドライエッチングによって除去する。続いて、不要になったレジストパターンを剥離することにより、所定パターンのゲート絶縁膜22を形成する。半導体層形成工程ゲート電極形成工程と同様のパターン形成処理により、所定パターンの半導体層23を形成する。具体的には、スパッタリング法により、ゲート絶縁膜22を形成した基板14の上面全体にIGZOからなる金属酸化物半導体膜を所定厚で成膜する。スパッタリング法に限らず塗布法を用いてもよい。次に、スピンコーティング法により、その金属酸化物半導体膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する金属酸化物半導体膜の部分をウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離することにより、所定パターンの半導体層23を形成する。ソース/ドレイン電極形成工程本工程では、ゲート電極形成工程等と同様のパターン形成処理により、半導体層23を形成した基板14の上に、ソース電極24、ドレイン電極25及びソース配線12を一度にパターニングする。還元工程本工程では、半導体層23に還元領域30を形成する。本実施形態では、ソース電極24等が形成された基板14の上面側を水素プラズマに曝す処理が行われる。そうすれば、半導体層23のうち、ソース部23aやドレイン部23bはソース電極24やドレイン電極25で被覆されているため、水素プラズマによって還元されることはないが、チャネル部23cの表面は露出しているため、水素プラズマによって選択的に還元することができる。水素プラズマの強度や曝す時間を調整することにより、半導体層23のチャネル部23cの表面部分にのみ還元領域30を形成することができ、還元領域30の状態を調整することができる。また、チャネル部23cの表面に、InやGaよりも酸化され易い還元物質を接触させ、その後、還元物質を除去することにより、チャネル部23cの表面部分のみを還元させてもよい。例えば、ソース電極24等が形成された基板14の上面側にTiやMo、TiN等の還元物質をスパッタリング法やプラズマCVD法により、基板14の上面全体に成膜し、還元膜を形成する。そして、所定時間放置した後、エッチング処理を行って還元膜を除去する。そうすれば、チャネル部23cの表面に還元物質を安定的に接触させ、表面部分だけを容易に還元することができる。還元領域30における還元の程度や還元領域30の形成範囲深さ等は、還元物質の種類や膜厚、接触時間、温度等を調整することによって設定できる。また、還元物質の接触、除去の一連の処理は、複数回、繰り返し行ってもよい。還元物質には、水素を含む非金属素材を使用することもできる。例えば、ソース電極24等が形成された基板14の上面側に、プラズマCVD法により、水素を含むシリコン窒化膜を成膜し、還元膜を形成する。そして、所定時間放置した後、ウエットエッチング処理を行って還元膜を除去する。この方法によれば、還元膜の除去が容易にできるので、生産性に優れる。更に、半導体層23に還元領域30を形成した後には、アニール処理を行うのが好ましい。例えば、還元領域30を形成した後、Ar等の不活性ガス雰囲気下や真空条件下等、酸化反応を生じない非酸化性雰囲気下で基板14を加熱し、300~400°Cで所定時間保持する。そうすることで、InやGaの単体を安定化させることができ、還元領域30を強化することができる。保護膜形成工程本工程では、半導体層23やソース電極24、ドレイン電極25を保護するために、その表面を覆うように絶縁性の保護膜26を形成する。例えば、還元工程の後、スパッタリング法やプラズマCVD法により、基板14の上面全体に、窒化シリコン膜や酸化シリコン膜などの絶縁性の保護膜26を所定厚で成膜すればよい。<変形例>図9に、本実施形態の変形例を示す。本変形例では、還元領域30が実質的にチャネル部23cの全体にわたって設けられている。その他の構成については、上述した実施形態と同様であるため、異なる構成について説明し、同様の部材等については、同じ符号を付してその説明は省略する以下の実施形態や変形例についても同様。本変形例のTFT20では、半導体層23のうち、チャネル部23cだけに還元領域30が形成され、その形成範囲が表面部分だけでなくチャネル部23cの全体に及んでいる。このように、還元領域30をチャネル部23cの全体にわたって形成すれば、オン時の電子移動度をより安定して向上させることができる。In等の単体の含有率は必ずしもチャネル部23cの全体にわたって一様である必要はなく、例えば、チャネル部23cの表面側の含有率が高く、表面から離れるに従って含有率が次第に低くなっていてもよい。そして、この場合での還元領域30、つまりチャネル部23cの全体におけるIn単体の含有率は、0.5~50の範囲内に入るように調整するのが好ましい。そうすることで、バランスの良い、良好なオンオフ特性を得ることができる。すなわち、0.5より少ないとばらつきによっては実効のある電子移動度の向上が得られないおそれがあり、50を超えると抵抗値が下がり過ぎてオンオフ特性が不安定になるおそれがある。-第2実施形態-図10に、本実施形態のTFT20Aを示す。本実施形態のTFT20Aでは、還元領域30がチャネル部23cの表面部分だけでなく、連続してソース部23a及びドレイン部23bの表面部分にも及んでいる。すなわち、半導体層23の表面部分の全体にわたって還元領域30が形成されている。但し、必ずしも、ソース部23aやドレイン部23bの末端に至るまで形成されている必要はなく、例えば、チャネル部23cから離れた部分に還元領域30が形成されていない部分があってもよい。このTFT20Aによれば、ソース電極24やドレイン電極25と直接接するソース部23a等の部分に還元領域30が形成されているため、接触部位における抵抗値を下げることができ、よりいっそう電気特性を向上させることができる。ソース部23a等の還元領域30はチャネル部23cの還元領域30に連続しているので、電気特性の向上とともに優れたオンオフ特性も得ることができる。本実施形態のTFT20Aの製造方法としては、例えば、第1実施形態の製造方法において、ソース電極24やドレイン電極25の素材にIn等よりも酸化され易い還元物質を用いることによって容易に実現できる。具体的には、ソース電極24及びドレイン電極25の素材に、例えばTiを使用すればよい。そうすれば、半導体層23がソース電極24やドレイン電極25と接触する表面部分のIn等をTiの還元作用によって還元することができ、半導体層23のソース部23aやドレイン部23bの表面部分に還元領域30を形成することができる。そうして、第1実施形態の還元工程と同様の処理を行い、チャネル部23cの表面部分に還元領域30を形成すれば、容易に半導体層23の表面部分の全体にわたって還元領域30を形成することができる。また、例えば、図11に示すように、上述した製造方法において、ソース/ドレイン電極形成工程と還元工程の順序を入れ替えステップS4’、S5’、半導体層23を形成した後、ソース電極24及びドレイン電極25を形成する前に還元処理を行うことによっても実現できる。この方法によれば、ソース電極24及びドレイン電極25のIn等に対する還元力の有無にかかわらず、ソース部23a等に還元領域30を形成することができる。例えば、半導体層23が形成された基板14の上面側を水素プラズマに曝す処理を行えば、半導体層23の表面部分は全て露出しているため、その全域を還元することができ、半導体層23の表面部分の全体に還元領域30を形成することができる。また、上述した還元膜を成膜、除去する方法によっても、同様に半導体層23の表面部分の全体に還元領域30を形成することができる。<第1変形例>図12に、本実施形態の変形例を示す。本変形例のTFT20Aでは、還元領域30が実質的に半導体層23の表面部分だけでなく、半導体層23の全体にわたって設けられている点で第2実施形態のTFT20Aと異なっている。図13に、図12の矢印A2で示すソース部23aにおける主な成分の存在率を表した図を示す。同図の拡大図に示すように、半導体層23のソース部23aのほぼ全域にわたって、In単体の存在率がその酸化物の存在率を大きく上回っており、In単体の含有率が有意に高くなっていることがわかるIn単体の含有率は80を超えている。また、Inほどではないが、Gaも半導体層23のソース部23aのほぼ全域にわたって単体の存在が認められた。このように、還元領域30を半導体層23の全体にわたって形成すれば、オン時の電子移動度をより安定して向上させることができる。In等の単体の含有率は必ずしも半導体層23の全体にわたって一様である必要はなく、例えば、半導体層23の表面側の含有率が高く、表面から離れるに従って含有率が次第に低くなっていてもよい。また、チャネル部23c側の含有率が高く、チャネル部23cから離れるに従って含有率が次第に低くなっていてもよい。そして、この場合での還元領域30、つまり半導体層23の全体におけるIn単体の含有率は、0.5~50の範囲内に入るように調整するのが好ましい。0.5より少ないと効果的な電子移動度の向上が得られないし、逆に50より多いとオンオフ特性が不安定となるおそれがある。それに対し、上記範囲内とすることで、バランスの良い、良好なオンオフ特性を得ることができる。<第2変形例>図14に、本変形例のTFT20Aを示す。本変形例のTFT20Aは、第1変形例のTFT20Aと比べた場合、還元領域30におけるIn等の単体の含有率が、チャネル部23cの部分よりもソース部23a及びドレイン部23bの部分の方が高くなっている点で異なっている高還元領域30a。なお、この場合、チャネル部23cの部分とソース部23a等の部分とは、必ずしも境界で含有率が明確に分かれている必要はなく、境界に幅があって次第に含有率が移り変わるような場合も含む。この場合、還元領域30のソース部23a及びドレイン部23bの部分におけるIn単体の含有率は50~100の範囲内に設定するのが好ましい。50以上とすることで、ソース部23a等の抵抗値を安定して下げることができ、ソース電極24等との間の電気特性を向上させることができる。そして、チャネル部23cにおいても電気特性を向上させながら、良好なオン特性も発揮させることができる。本実施形態のTFT20Aの製造方法としては、例えば、半導体層23の形成後、ソース電極24及びドレイン電極25を形成する前に還元処理を行う方法の利用が考えられる図11参照。例えば、フォトリソグラフィーにより、チャネル部23cの表面をレジスト膜で被覆し、水素プラズマに曝すことでソース部23a等のみを還元することができる。そして、レジスト膜を除去した後に再度水素プラズマに曝したり、ソース電極24等を形成した後に別途還元処理を施したりすることでソース部23a等とチャネル部23cとで還元の程度を異ならせることができる。<第3変形例>図15に、本変形例のTFT20Aを示す。本変形例のTFT20Aは、第2変形例のTFT20Aと比べた場合、チャネル部23cの還元領域30が、その表面部分にのみ形成されている点で異なっている。本変形例のTFT20によれば、チャネル部23cの還元領域30はバックチャネル側だけになっているので、従来のオフ特性は維持したままでオン特性を向上させることができ、良好なオンオフ特性を得ることができる。そして、ソース部23a等では、抵抗値を安定して下げることができるので、ソース電極24等との間の電気特性を向上させることができ、よりいっそう良好なオン特性を得ることができる。-他の実施形態-上述した実施形態やその変形例は、次のような構成のTFT20にも適用可能である。図16は、エッチストッパ50を有する逆スタガボトムゲート構造のTFT20Bに適用した例を示している。このTFT20Bでは、上述した実施形態等と比べて、チャネル部23cを覆うように、その上面にエッチストッパ50が設けられている点で異なっている。同図では、チャネル部23cの表面部分にのみ還元領域30が形成されているが、上述した実施形態等と同様に、還元領域30は、チャネル部23cの全体にわたって形成してもよいし、ソース部23a等にわたって形成してあってもよい以下同様。特に、チャネル部23cにおいて、その表面部分にのみ還元領域30が形成されている場合には、エッチストッパ50によって還元領域30が保護できるので、還元領域30の機能を安定して発揮させることができる利点がある。図17は、上述した実施形態等と比べて、ソース電極24等と半導体層23とが逆に配置された構造のTFT20Cに適用した例を示している。具体的には、このTFT20Cでは、ゲート絶縁膜22の上にソース電極24及びドレイン電極25をパターニングし、その上に半導体層23を積層するようにパターニングしている。従って、この場合、半導体層23におけるソース電極24等との接触部位は半導体層23の下側基板14側に位置している。図18は、スタガトップゲート構造のTFT20Dに適用した例を示している。このTFT20Dでは、基板14の上にソース電極24及びドレイン電極25がパターニングされている。その上に半導体層23がパターニングされ、半導体層23が、ソース電極24の先端と、ドレイン電極25の先端と、これらの間に露出した基板14の部分とに被さるように形成されている。なお、この場合、基板14に接する半導体層23の部分がチャネル部23cに相当する。そして、これら半導体層23等の上にゲート絶縁膜22が成膜され、このゲート絶縁膜22を介して半導体層23と対向するように、ゲート絶縁膜22の上にゲート電極21がパターニングされている。そして、ゲート電極21等を被覆するようにこれらの上に保護膜26が形成されている。このTFT20Dの場合、還元領域30は、少なくともチャネル部23cにおける基板14側の表面部分に形成するのが好ましい。そうすることで、上述した実施形態等と同様に良好なオンオフ特性を得ることができる。なお、本発明にかかる薄膜トランジスタ等は、前記の実施形態に限定されず、それ以外の種々の構成をも包含する。例えば、上述した実施形態等では、液晶ディスプレイを例示したが、有機ELディスプレイに適用することもできる。基板14もガラス基板に限らずPET等の樹脂基板や絶縁層で被覆した金属基板等であってもよい。金属酸化物半導体は、IGZOに限らず、ISiZO系やIAlZO系等であってもよい。"