テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、前記中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、評価環境で用いるハードウェアで用いるテストプログラムを生成するテストプログラムジェネレータ。請求項1記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づき前記テスト実行部プログラムの挿入を実行することを特徴とするテストプログラムジェネレータ。請求項2記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラムの挿入位置に制約が無いことを特徴とするテストプログラムジェネレータ。請求項1記載のテストプログラムジェネレータにおいて、前記評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴とするテストプログラムジェネレータ。請求項1ないし4の何れか1項に記載のテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴とするテストプログラムジェネレータ。しかし特許文献1では、テストプログラム原型データの開発が必要となる。また、特許文献2でも、予め設けられていないテスト方法については、システムの改修が必要となる。さらには製品の多機能化に伴い、一般的にテスタメーカが準備しているテストアルゴリズムでは、即時対応、実現できないテスト項目が増加傾向にある。本発明の目的は、テストアルゴリズムの変更無しでテスト実行部を任意に追加する機能を提供することにある。また、本発明の別の目的は、テスタソフトウェアに依存しない書式でテスト実行部を設定する機能を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。本発明の代表的な実施の形態に関わるテストプログラムジェネレータは、テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、評価環境で用いるハードウェアで用いるテストプログラムを生成する。このテストプログラムジェネレータにおいて、テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づきテスト実行部プログラムの挿入を実行することを特徴としても良い。このテストプログラムジェネレータにおいて、テスト実行部プログラムの挿入位置に制約が無いことを特徴としても良い。このテストプログラムジェネレータは、評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴としても良い。これらのテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴としても良い。本発明に関わるテストプログラムジェネレータを用いる事で、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。またテストプログラムの記載にあっては、記載の自由度が向上する。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。以下、図を用いて本発明の実施の形態を説明する。従来の実施の形態図1は、従来のテスト条件とテストアルゴリズムを分離したテスタシステムのソフトウェア的な構成を表すブロック図である。この従来のテスタシステムはテスト条件900、テストアルゴリズム901、テスト実行部記述ファイル902、テストプログラムジェネレータ903、テストプログラム904、テストシーケンス905を含んで構成される。テスト条件900は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。テストアルゴリズム901は、半導体集積回路テスタで用いるテストアルゴリズムである。テスト実行部記述ファイル902は、テストプログラムの一部であるテスト実行部905aを記述したファイルである。このテスト実行部記述ファイル902は半導体集積回路テスタの記述方法に依存した記載となっている。テストプログラムジェネレータ903は、テスト実行部記述ファイル902を用いて、テスト条件900とテストアルゴリズム901を組み合わせてテストプログラム904を作成し、テストプログラム格納メモリに格納するソフトウェアモジュール並びにそれを動作させるハードウェアである。詳細は図2にて述べる。テストプログラム904は、テストプログラムジェネレータ903によって作成されたテストプログラムである。テストシーケンス905は、テストプログラム内に実現されているテストシーケンスである。ここでテストシーケンスとは、テストアルゴリズムで指定されるテストの手続きを実行する順序を表す。次に、テストプログラムジェネレータ903の構成について説明する。図2は、従来のテストプログラムジェネレータ903の構成を表すブロック図である。このテストプログラムジェネレータ903は、テスト条件格納メモリ31と、テストアルゴリズム格納メモリ32と、テストプログラム格納メモリ33と、テストプログラム作成部34と、CPU35と、外部I/F36と、を含んで構成される。テスト条件格納メモリ31は、テスト条件900を記録するための記録媒体である。テストアルゴリズム格納メモリ32は、テストアルゴリズム901を記録するための記録媒体である。テストプログラム格納メモリ33は、自身が作成し、テストプログラムをコンパイルする図示しないEWSに送信する前のテストプログラム904を一時的に格納するための記録媒体である。テストプログラム作成部34は、テスト条件900、テストアルゴリズム901を用いて、テストプログラム904を作成するハードウェア/ソフトウェアモジュールである。なお、全ての処理をCPU35でソフトウェア的に処理することも可能である。CPU35は、テストプログラムジェネレータ903を制御する中央制御装置である。外部I/F36は、外部接続用のI/Fである。まず、この図2を用いて従来のテストプログラムジェネレータ903の動作について説明する。テストプログラム904を作成するとき、テストプログラムジェネレータ903のCPU35は、テストプログラム作成部34を起動する。起動されたテストプログラム作成部34は、テスト条件格納メモリ31のテスト条件900を読み取る。テストプログラム作成部34は、読み取ったテスト条件900と組み合わせるテストアルゴリズム901を選定する。テストアルゴリズム901の選定が終わった後、テストプログラム作成部34はテストアルゴリズム格納メモリ32から対象のテストアルゴリズム901を読み取り、テスト条件900とテストアルゴリズム901を組み合わせてテストプログラムを作成する。作成されたテストプログラムはテストプログラム格納メモリ33に記録される。作成が終了すると、テストプログラム作成部34はCPU35に対し必要な事項例:テストプログラムの格納アドレスなどをCPU35に返し処理を終了する。CPU35は必要に応じて外部I/F36を介してテストプログラム格納メモリ33からテストプログラムを外部に出力する。従来はこのように処理が行われていた。しかし、従来のテスタシステムでは、テスト実行部905aはテストアルゴリズムで定められた特定のテストシーケンスの位置にしか記載することができなかった。第1の実施の形態次に、本発明について説明する。図3は、本発明に関わるテスト条件とテストアルゴリズムを分離したテスタシステムのソフトウェア的な構成を表すブロック図である。本発明に関わるテスタシステムもテスト条件100、テストアルゴリズム101、テスト実行部記述ファイル102、テストプログラムジェネレータ103、テストプログラム104、テストシーケンス105を含んで構成される。加えて、テスタ実行書式変換部106を有する。また、テスト実行部記述ファイル102はテスタ実行書式変換部106を通して、テストプログラムジェネレータ103に投入される相違点を有する。テスト条件100は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。テストアルゴリズム101は、半導体集積回路テスタで用いるテストアルゴリズムである。これらについては、図1の同名のモジュールと実質的な面で同一である実装上の差異はここでは考慮しない。テスト実行部記述ファイル102は、テストプログラムの一部であるテスト実行部905aを記述したファイルである。テスト実行部記述ファイル902と相違し、テスト実行部記述ファイル102は半導体集積回路テスタのソフトウェアの仕様に依存しない構成になっている。テスト実行部記述ファイル102は、半導体集積回路テスタのソフトウェアの仕様へ適合しているとは限らない。この半導体集積回路テスタのソフトウェアの仕様に適合するようにテスト実行部記述ファイル102を変換するのがテスタ実行書式変換部106である。テスタ実行書式変換部106にテスト実行部記述ファイル102が入力されると、テスタ実行書式変換部106は半導体集積回路テスタのソフトウェアの仕様に適合するように変換した変換後のテスト実行部記述ファイル102‐2を出力する。テストプログラムジェネレータ103は、変換後のテスト実行部記述ファイル102‐2を用いて、テスト条件100とテストアルゴリズム101を組み合わせてテストプログラム104を作成し、テストプログラム格納メモリに格納するソフトウェアモジュールである。このテストプログラムジェネレータ103は、図1の同名のモジュールと動作が相違する。これはテストプログラム104の構成が、テストプログラム904と相違するためである。テストプログラム104は、テストプログラムジェネレータ103によって作成されたテストプログラムである。本発明に関わるテストプログラム104は、テストプログラム内に実現されている点では図1と同様である。しかし、テストプログラム904と相違し、ソースコードの文中で、テスト実行部105aを呼び出すことができる点に特徴がある。図4は、本発明で想定する半導体集積回路テスタを用いたデバイス評価のハードウェア環境を表すブロック図である。このテスト環境は半導体集積回路テスタ1とEWS2を含んで構成される。半導体集積回路テスタ1とは、半導体集積回路の製造工程において、性能等を試験し不良品の選別を行うテスタ回路である。半導体集積回路テスタ1は、デバイステスト部11、テスト情報入力部12、テスト結果出力部13、テストプログラム格納メモリ14、CPU15、外部I/F16を含んで構成される。デバイステスト部11は、被検査対象物である半導体装置を固定するnピンソケットn=被検査対象物である半導体装置のピンの数及び該半導体装置のテストを実際に行う周辺回路である。テスト情報入力部12は、デバイステスト部11に対して動作設定を行うための、内部バス向けの入力インターフェース回路である。テスト結果出力部13は、デバイステスト部11から出力されるテスト結果をCPU15に出力するための内部バス向け出力インターフェース回路である。テストプログラム格納メモリ14は、EWS2から送信されるテストプログラムを保持するDRAMなどの記憶媒体である。CPU15は、半導体集積回路テスタ1を制御する中央制御装置である。外部I/F16は、EWS2の外部I/F26との間で接続を行う、インターフェース回路である。EWSEngineeringWorkStation2とは、ここでは半導体装置の評価用に特化したワークステーションのことを言う。EWS2は、テストプログラム格納メモリ21、テストプログラムコンパイル部22、テストプログラム制御部23、テスト結果表示部24、CPU25、外部I/F26を含んで構成される。テストプログラム格納メモリ21は、半導体集積回路テスタ1に対して出力するテストプログラムを記録するためのDRAMなどの記憶媒体を言う。テストプログラムコンパイル部22は、ソースファイルでテストプログラム格納メモリ21に格納されているテストプログラムを半導体集積回路テスタ1のCPU15等で動作可能なようにオブジェクトコードに変換するコンパイラである。テストプログラム制御部23は、テスト中EWS2から半導体集積回路テスタ1を制御するための制御回路並びにソフトウェア制御モジュールである。テスト結果表示部24は、外部I/F16、26経由で送られてくるテスト結果を該EWS2の操作者に開示するための表示部である。CPU25は、EWS2を制御する中央制御装置である。外部I/F26は、半導体集積回路テスタ1の外部I/F16との間で接続を行う、インターフェース回路である。次に、本発明に関わるテストプログラムジェネレータ103とテスタ実行書式変換部106、及びこれらの接続について説明する。図5は、本発明に関わるテストプログラムジェネレータ103とテスタ実行書式変換部106の接続を表すブロック図である。なお、一部を除き、テストプログラムジェネレータ103は図2と同様であるので構成要素等の説明は省略する。テストプログラムジェネレータ103は、テストプログラムジェネレータ903の構成に加え、テスト実行部プログラム格納メモリ37とテスト実行部プログラム挿入部38を含む。また、外部I/F36は、EWS2との接続だけでなく、テスタ実行書式変換部106との接続にも供される。テスト実行部プログラム格納メモリ37は、テスタ実行書式変換部106より送信される変換後のテスト実行部記述ファイル102‐2を一時的に記録するための記録媒体である。テスト実行部プログラム挿入部38は、テストプログラムのテストシーケンスの任意の箇所にプログラムを挿入するための処理部である。次に、テスタ実行書式変換部106について説明する。テスタ実行書式変換部106は、テスト実行部記述ファイル格納メモリ61と、テスト実行部プログラム格納メモリ62と、テスト実行部プログラム作成部63と、CPU64と、外部I/F65を含んで構成される。テスト実行部記述ファイル格納メモリ61は、テスタ実行書式変換部106に入力されたテスト実行部記述ファイル102を一時的に格納する記録媒体である。テスト実行部プログラム格納メモリ62は、作成されたプログラムを保管する記録媒体である。テスト実行部プログラム作成部63は、入力されたテスト実行部記述ファイル102を半導体集積回路テスタ1で実行可能なように書式を変換する処理部である。CPU64は、テスタ実行書式変換部106を制御する中央制御装置である。外部I/F65は、テストプログラムジェネレータ103の外部I/F36と接続する為の、外部接続用のI/Fである。次に、これらの動作について説明する。図6は、図5に示す本実施の形態に関わるテスタ実行書式変換部106の動作を表すフローチャートである。テスタ実行書式変換部106は、CPU64がテスト実行部プログラム作成部63をまず起動する。テスト実行部プログラム作成部63は、テスト実行部記述ファイル格納メモリ61に格納されたテスト実行部記述ファイル102を読み出すステップS1101。その後、テスト実行部プログラム作成部63は、そのテスト実行部記述ファイル102を半導体集積回路テスタ1が実行可能なような書式例えば機械語などに変換するステップS1102。そして変換後のテスト実行部記述ファイル102‐2を、テスト実行部プログラム作成部63はテスト実行部プログラム格納メモリ62に格納するステップS1103。テスト実行部プログラム格納メモリ62に格納された変換後のテスト実行部記述ファイル102‐2は、外部I/F65及び外部I/F36を介してテストプログラムジェネレータ103に送信されるステップS1104。この際、変換後のテスト実行部記述ファイル102‐2を送信する主体はCPU64を想定しているが、テスト実行部プログラム作成部63が行ってもかまわない。この際、テスト実行部プログラム格納メモリ62に格納せずに、テスト実行部プログラム作成部63が直接テストプログラムジェネレータ103に送信することも本発明の射程に含まれる。次に、本実施の形態に関わるテストプログラムジェネレータ103の動作を説明する。本発明に関わるテストプログラム104は、ソースコードの文中でテスト実行部105aを呼び出すことができる点に特徴がある。図7は、本発明に関わるテストプログラム104の構成を表す模式図である。このテストプログラム104は、テストシーケンス番号記述部71とテスト実行手続き記述部72を含んで構成される。テストシーケンス番号記述部71は、テストプログラムのテストシーケンスの実行順序を示す番号を記述するデータフィールドである。テストシーケンス番号記述部71には、シーケンス番号71aが実行の順番に記載される。シーケンス番号71aはテストプログラムのテストシーケンスの任意の箇所にテスト実行部プログラム=変換後のテスト実行部記述ファイル102‐2を挿入するときに、対象となるテストシーケンスを指標する番号である。テスト実行手続き記述部72は、各シーケンスで実行するテスト実行手続きを記述するデータフィールドである。テスト実行手続き記述部72には、テスト条件文字列設定部72a及びテスト実行手続き72bが1または2以上含まれる。テスト条件文字列設定部72aは、テスト条件を定義する文字列例:電圧=5Vにより表されるデータフィールドである。テスト実行手続き72bは、テストを実行する手続きを定義する文字列例:Funcにより表されるデータフィールドである。本実施の形態では、テスト実行手続き記述部72中で、テスト条件文字列設定部72a及びテスト実行手続き72bが任意の順序で記述可能である点に特徴がある。このような記載を許容するためには、テストプログラムジェネレータ103の処理に工夫を施す必要がある。図8は、図5に示す本実施の形態に関わるテストプログラムジェネレータ103の動作を説明するフローチャートである。このフローチャートは、図6のステップS1104で変換後のテスト実行部記述ファイル102‐2がテストプログラムジェネレータ103に送信されたところから開始する。ステップS1104で送信される変換後のテスト実行部記述ファイル102‐2は、CPU35によって受信されステップS1201、テスト実行部プログラム格納メモリ37に格納されるステップS1202。次に従来のテストプログラムジェネレータと同様に、CPU35はテストプログラム作成部34を起動する。起動されたテストプログラム作成部34は本実施の形態でもテスト条件格納メモリ31からテスト条件を読み出しステップS1203、対象テストアルゴリズムの選定を行うステップS1204。テストアルゴリズムの選定の後、テストプログラム作成部34は対象のテストアルゴリズムを読み出すステップS1205。ステップS1203で読み出したテスト条件及びステップS1205で読み出したテストアルゴリズムに基づきテストプログラム作成部34はテストプログラムを作成するステップS1206。作成したテストプログラムを、テストプログラム作成部34はテストプログラム格納メモリ33に格納するステップS1207。次に、テストプログラム作成部34はステップS1202でテスト実行部プログラム格納メモリ37に格納された変換後のテスト実行部記述ファイル102‐2を読み出し解析するステップS1208。その後、テストプログラム作成部34はステップS1208で読み出した変換後のテスト実行部記述ファイル102‐2に記述されているテストシーケンス番号記述部71を参照してテストプログラムにおける挿入対象のテスト手続きの箇所を確定するステップS1209。テスト手続きの箇所の確定後、テストプログラム作成部34はテスト実行部プログラム挿入部38に対して挿入箇所の指示を行う。この指示を受けてテスト実行部プログラム挿入部38はテストプログラムの該当テスト手続きの箇所に関連したテスト実行部プログラムを読み出すステップS1210。またテスト実行部プログラム挿入部38は読み出したテスト実行部プログラムをテストプログラムの該当箇所に挿入するステップS1211。テストプログラムに対する挿入が終了したら、テスト実行部プログラム挿入部38はテストプログラム格納メモリ33にテスト実行部プログラム挿入後のテストプログラムを格納するステップS1212。CPU35は必要に応じて、ステップS1212で格納したテスト実行部プログラム挿入後のテストプログラムを外部に出力するステップS1213。以上のような構成を採ることで、テストシーケンスの自由度が向上する。また半導体集積回路テスタに依存しないテスト実行部プログラムを用いることで、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。