"電流制御型のMOS電流論理回路と、該MOS電流論理回路の定電流用MOSFETに接続される可変抵抗素子と、上記MOS電流論理回路の閾値のばらつきにより生じる出力基準電圧の変動△VBを検出するアンプと、上記可変抵抗素子の抵抗値を書き込む書き込み回路と、を備える、集積回路。前記MOS電流論理回路は、電源に接続される第1のpチャネルMOSFETと、上記第1のpチャネルMOSFETに接続される第1のnチャネルMOSFETと、上記電源に接続される第2のpチャネルMOSFETと、上記第2のpチャネルMOSFETに接続される第2のnチャネルMOSFETと、上記第1及び第2のnチャネルMOSFETのソースに接続される前記定電流用MOSFETと、を含み、前記可変抵抗素子の一端が前記定電流用MOSFETのソースに接続され、前記可変抵抗素子の他端がグランドに接続される、請求項1に記載の集積回路。前記アンプの第1の入力端子と前記第1のnチャネルMOSFETのゲートとが、第1の検出用pチャネルMOSFETを介して接続され、前記アンプの第1の入力端子と前記第2のnチャネルMOSFETのゲートとが、第2の検出用pチャネルMOSFETを介して接続され、前記アンプの第2の入力端子と前記第2のnチャネルMOSFETのドレインとが、第3の検出用pチャネルMOSFETを介して接続され、前記アンプの第1の入力端子に基準電圧VBが印加され、上記第1~第3の検出用pチャネルMOSFETのゲートに、第1の制御用信号が印加される、請求項2に記載の集積回路。前記書き込み回路は、前記アンプの出力端子と前記可変抵抗素子とに接続される書き込み用MOSFETを含んで構成され、該書き込み用MOSFETのゲートには、第2の制御用信号が印加される、請求項1~3の何れかに記載の集積回路。前記第1の制御用信号を低レベルとし、前記第2の制御用信号を高レベルとしたとき、前記基準電圧VBと前記第2のnチャネルMOSFETのドレインから出力される出力信号との差が、前記アンプによって検出される、請求項3又は4に記載の集積回路。前記第1の制御用信号を低レベルとし、前記第2の制御用信号を低レベルとしたとき、前記可変抵抗素子の抵抗が、前記書き込み回路によって書き込まれる、請求項3又は4に記載の集積回路。前記第1の制御用信号を低レベルとし、前記第2の制御用信号を高レベルとしたとき、前記可変抵抗素子に書き込まれた抵抗が保持される、請求項3又は4に記載の集積回路。前記第1の制御用信号を高レベルとし、前記第2の制御用信号を高レベルとしたとき、前記アンプが、前記電流制御型のMOS電流論理回路と分離される、請求項3又は4に記載の集積回路。前記可変抵抗素子が磁気トンネル接合素子である、請求項1~8の何れかに記載の集積回路。前記可変抵抗素子が、前記定電流用MOSFETのソース電極上に形成されている、請求項請求項1~8の何れかに記載の集積回路。前記可変抵抗素子が、複数の可変抵抗素子からなる、請求項1~10の何れかに記載の集積回路。請求項1~11の何れかに記載の集積回路の製造方法であって、基板上に前記電流制御型のMOS電流論理回路と前記アンプと前記第1~第3の検出用pチャネルMOSFETと前記書き込み回路とをCMOSプロセスで形成する工程と、前記定電流用MOSFETのソース上に可変抵抗素子を選択的に形成する工程と、前記可変抵抗素子の他端をグランドに接続する電極を選択的に形成する工程と、を含む、集積回路の製造方法。前記可変抵抗素子を磁気トンネル接合素子とする、請求項12に記載の集積回路の製造方法。従来のCC-MCML回路110では、回路毎に細かく定電流源のゲート電圧VLの値を設定することによって高速を達成してきたが、回路ブロックレベルで見ると、複数のCC-MCML回路110に対して、同一の定電流源のゲート電圧VLしか設定することができない。このため、定電流源のゲート電圧の制御幅が大きくなり、同一の定電流源のゲート電圧で全てのCC-MCML回路110に適切な定電流を設定することが困難になり、その結果、高速に動作させることができなくなるという課題がある。本発明は、上記課題に鑑み、今後ますます増加するトランジスタの閾値のばらつきに対して、高速に動作させることができる集積回路を提供することを第1の目的とし、その製造方法を提供することを第2の目的としている。上記第1の目的を達成するため、本発明の集積回路は、電流制御型のMOS電流論理回路と、このMOS電流論理回路における定電流用MOSFETに接続される可変抵抗素子と、上記MOS電流論理回路の閾値のばらつきにより生じる出力基準電圧の変動△VBを検出するアンプと、可変抵抗素子の抵抗値を書き込む書き込み回路と、を備える。上記構成において、電流制御型のMOS電流論理回路は、電源に接続される第1のpチャネルMOSFETと、第1のpチャネルMOSFETに接続される第1のnチャネルMOSFETと、電源に接続される第2のpチャネルMOSFETと、第2のpチャネルMOSFETに接続される第2のnチャネルMOSFETと、第1及び第2のnチャネルMOSFETのソースに接続される定電流用MOSFETと、を含み、可変抵抗素子の一端が定電流用MOSFETのソースに接続され、可変抵抗素子の他端がグランドに接続されてもよい。アンプの第1の入力端子と第1のnチャネルMOSFETのゲートとが、第1の検出用pチャネルMOSFETを介して接続され、アンプの第1の入力端子と第2のnチャネルMOSFETのゲートとが、第2の検出用pチャネルMOSFETを介して接続され、アンプの第2の入力端子と第2のnチャネルMOSFETのドレインとが、第3の検出用pチャネルMOSFETを介して接続され、アンプの第1の入力端子に基準電圧VBが印加され、第1~第3の検出用pチャネルMOSFETのゲートに、第1の制御用信号が印加されてもよい。書き込み回路は、好ましくは、アンプの出力端子と可変抵抗素子とに接続される書き込み用MOSFETを含んで構成され、書き込み用MOSFETのゲートには、第2の制御用信号が印加される。第1の制御用信号が低レベルとされ、第2の制御用信号が高レベルとされたとき、基準電圧VBと第2のnチャネルMOSFETのドレインから出力される出力信号との差が、アンプによって検出されるようにしてもよい。第1の制御用信号が低レベルとされ、第2の制御用信号が低レベルとされたとき、可変抵抗素子の抵抗が、書き込み回路によって書き込まれるようにしてもよい。第1の制御用信号が低レベルとされ、第2の制御用信号が高レベルとされたとき、可変抵抗素子に書き込まれた抵抗が保持されるようにしてもよい。第1の制御用信号が高レベルとされ、第2の制御用信号が高レベルとされたとき、アンプが、電流制御型のMOS電流論理回路と分離されるようにしてもよい。可変抵抗素子は、好ましくは、磁気トンネル接合素子MagneticTunnelJunction素子;MTJ素子である。可変抵抗素子は、定電流用MOSFETのソース電極上に形成されてもよい。該可変抵抗素子は、好ましくは、複数の可変抵抗素子からなる。上記第2の目的を達成するため、本発明の集積回路の製造方法は、基板上に電流制御型のMOS電流論理回路とアンプと第1~第3の検出用pチャネルMOSFETと書き込み回路とをCMOSプロセスで形成する工程と、定電流用MOSFETのソース上に可変抵素子を選択的に形成する工程と、可変抵抗素子の他端をグランドに接続する電極を選択的に形成する工程と、を含む。上記構成において、好ましくは、可変抵抗を磁気トンネル接合素子とする。本発明の集積回路は、集積回路の動作状態をアンプで検知し、集積回路を構成する各トランジスタの閾値電圧等の特性にバラツキが発生しても、集積回路を高速且つ安定に動作させることを可能にする。本発明の集積回路の製造方法は、磁気トンネル接合素子MTJ素子のような可変抵抗素子をCMOS集積回路中に形成されるCC-MCML回路の配線上に形成できるので、可変抵抗素子の配設に伴うチップサイズの増加がないという利点を有している。以下、図面を参照しながら本発明の実施形態を具体的に説明する。図1は、本発明の集積回路1の回路図であり、図2は集積回路1の動作を説明するブロック図である。図1に示すように、本発明の集積回路1は、CC-MCML回路10と、CC-MCML回路10の定電流用のnチャネルMOS型電界効果トランジスタ以下、nチャネルMOSFETと呼ぶ。16のソ-スに接続される可変抵抗素子20と、CC-MCML回路10において閾値のばらつきにより生じた出力基準電圧の変動△VBを検出するアンプ22と、アンプ22により出力された信号を可変抵抗素子20に書き込む書き込み回路34と、を含んで構成されている。図2に示すように、集積回路1は、可変抵抗素子20の抵抗値変化をCC-MCML回路10の定電流トランジスタ16にフィードバックする機能を有している。本発明の集積回路1は、ハイブリッド型のCC-MCML回路とも称される。CC-MCML回路10は、電流制御型のMOS電流論理CurrentControlledMOSCurrentModeLogic回路である。CC-MCML回路10は、電源VDD11に接続される第1のpチャネルMOS型電界効果トランジスタ以下、pチャネルMOSFETと呼ぶ。12と、この第1のpチャネルMOSFET12に接続される第1のnチャネルMOSFET13と、電源11に接続される第2のpチャネルMOSFET14と、この第2のpチャネルMOSFET14に接続される第2のnチャネルMOSFET15と、第1及び第2のnチャネルMOSFET13,15のソースに接続される定電流トランジスタ16とから構成されている。定電流トランジスタ16は、nチャネルMOSFETである。第1及び第2のpチャネルMOSFET12,14のソースは電源11に接続されている。第1及び第2のpチャネルMOSFET12,14のゲートは共にグランド17に接続されている。第1のpチャネルMOSFET12のドレインは、第1のnチャネルMOSFET13のドレインに接続されている。第2のpチャネルMOSFET14のドレインは、第2のnチャネルMOSFET15のドレインに接続されている。第1のnチャネルMOSFET13のゲートには、第1の入力電圧Vin1が入力される。第2のnチャネルMOSFETの15ゲートには、第2の入力電圧Vin2が入力される。第1及び第2のnチャネルMOSFET13,15は、一対の差動入力型の増幅器を構成しており、第1のnチャネルMOSFET13のドレインから、第1の出力電圧Vout1が出力される。第2のnチャネルMOSFET15のドレインから、第2の出力電圧Vout2が出力される。第1及び第2のnチャネルMOSFET13,15は、カレントスイッチとも呼ばれている。定電流トランジスタ16のドレインは、上記第1及び第2のnチャネルMOSFET13,15のソースに接続されている。定電流トランジスタ16のゲートには、閾値変動を抑制するためのゲート電圧VLが入力される。CC-MCML回路10は、差動入力信号である第1の入力信号Vin1が高レベル、Vin2が低レベルになると、第1のnチャネルMOSFET13がオンとなり、第2のnチャネルMOSFET15がオフになる。第1のnチャネルMOSFET13に電流が流れると、定電流トランジスタ16及び第1のpチャネルMOSFET12に電流が流れるので、第1の出力電圧Vout1が低レベルになり、第2の出力電圧Vout2が高レベルとなる。逆に、第1の入力信号Vin1が低レベル、第2の入力信号Vin2が高レベルになると、第1のnチャネルMOSFET13がオフとなり、第2のnチャネルMOSFET15がオンとなる。これにより、第1の出力電圧Vout1が高レベルになり、第2の出力電圧Vout2が低レベルとなる。CC-MCML回路10の定電流トランジスタ16のソ-スに接続される可変抵抗素子20は、抵抗変化型不揮発性素子を用いることができる。抵抗変化型不揮発性素子としては、磁気トンネル接合素子MTJ:MagneticTunnelJunction素子を用いることができる。MTJ素子23は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。MTJ素子23の書き込み電流は素子の微細化と共に縮小可能であり、CMOS集積回路中に形成されるCC-MCML回路10等の差動モード回路の配線上に、MTJ素子23を形成できるという利点を有している。図3は、MTJ素子23の構造を示す断面図である。図3に示すように、MTJ素子23は、トンネル障壁層23Aで隔てられた強磁性体からなる固定層23B及び強磁性体からなる自由層23Cによって構成されている。固定層23Bは、磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層23Cは磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層23Aは、MgOやAl2O3の薄膜で形成され、固定層23B及び自由層23Cは、鉄FeやコバルトCo等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。MTJ素子23の抵抗値は、強磁性固定層23B及び強磁性自由層23Cの磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗TunnelMagnetoresistance、以下、TMRと呼ぶ。と呼ばれている。この抵抗変化を評価するパラメータとしてトンネル磁気抵抗比TMR比はMTJ素子23の重要なパラメータである。固定層23Bと自由層23Cの磁化の向きがそろっている状態を平行状態と呼び、このときのMTJ素子23の抵抗値が最小となり、RPと表す。固定層23Bと自由層23Cの磁化の向きが逆を向いている状態を反平行状態と呼び、このときのMTJ素子23の抵抗値が最大となり、RAPと表す。自由層23Cの磁化の状態を固定層23Bに対して平行又は反平行に制御することにより0、1の記録、つまり、書き込みができる。TMR比は、下記1式で表される。TMR比=RAP-RP/RP×1001CMOS上に形成されたMTJ素子23では167のTMR比を有することが報告されている非特許文献14参照。次に、MTJ素子23の動作原理について述べる。図4は、MTJ素子23において固定層23Bと自由層23Cの磁化方向を反平行状態から平行状態にスピン注入方式で書き込む原理を示す図である。図4に示すように、反平行状態から平行状態に書き込むためには、自由層23Cから固定層23Bの向きで電流25Aを印加する。このとき、電子は電流25Aと逆向きに流れる。これにより、固定層23Bから自由層23Cへ多数スピンの注入が起きる。スピン分極された電流が自由層23Cの磁化に作用し、自由層23Cの磁化が固定層23Bと同じ向きに反転し、平行状態になる。図5は、MTJ素子23において固定層23Bと自由層23Cの磁化方向を平行状態から反平行状態にスピン注入方式によって書き込む原理を示す図である。図5に示すように、図4とは逆に平行状態から反平行状態に書き込むためには、固定層23Bから自由層23Cへの向きで電流25Bを流す。注入されたスピンは、自由層23Cで相殺されるが、トンネル障壁層23Aで反射した電子は、自由層23Cと逆向きの磁化を持つ。トンネル障壁層23Aで反射したスピンは自由層23Cの磁化を反転させ、反平行状態になる。このように、スピン注入方式では、MTJ素子23に流す電流の向きを反転することで自由層23Cの磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。MTJ素子23は流す電流の向きによって、自由層23Cの磁化方向を固定層23Bの磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗RPが小さくなる。一方、自由層23Cの磁化方向が固定層23Bの磁化方向に対して互いに反平行状態になると、磁気抵抗RAPが大きくなる。このように、MTJ素子23は、自由層23Cの磁化の状態によって異なる2値の抵抗を持つ可変抵抗素子である。スピン注入方式以外に自由層23Cの磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、MTJ素子23の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、外部磁場を発生させる電流配線が不要となる。さらに、MTJ素子23の面積を微細化するとスピン注入による磁化反転に必要な電流も低下するので、例えば磁気ランダムアクセスメモリ以下、MRAMと呼ぶ。の高集積化が図れる。図1に示すCC-MCML回路10において、閾値のばらつきにより生じた出力基準電圧の変動△VBを検出するアンプ22は、2入力のアンプである。アンプ22の第1の入力端子22Aと第1のnチャネルMOSFET13のゲートとが、第1の検出用pチャネルMOSFET26を介して接続されている。第1の検出用pチャネルMOSFET26のゲートには、第1の制御用信号Φ1が印加される。アンプ22の第1の入力端子22Aと第2のnチャネルMOSFET15のゲートとが、第2の検出用pチャネルMOSFET27を介して接続されている。第2の検出用pチャネルMOSFETのゲート27には、第1の制御用信号Φ1が印加される。アンプ22の第1の入力端子22Aには、基準電圧Vrefが印加される。Vrefは、第1の入力電圧Vin1の基準電圧VBに設定される。アンプ22の第2の入力端子22Bと第2のpチャネルMOSFET15のソース及び第2のnチャネルMOSFET15のドレインとが、第3の検出用pチャネルMOSFET28を介して接続されている。第3の検出用pチャネルMOSFETのゲート28には、第1の制御用信号Φ1が印加される。アンプ22により出力された信号を可変抵抗素子20に書き込む回路34は、アンプ22の出力端子22Cに接続されるNOTゲート31と、このNOTゲート31の出力に接続される第1の書き込み用pチャネルMOSFET32と、アンプ22の出力端子22Cに接続される第2の書き込み用pチャネルMOSFET33とから構成されている。第1の書き込み用pチャネルMOSFET32のドレインは、可変抵抗素子20の一端と定電流トランジスタ16との接続点に接続されている。第2の書き込み用pチャネルMOSFET33のドレインは、可変抵抗素子20の他端、つまりグランド17に接続されている。第1の書き込み用pチャネルMOSFET32と第2の書き込み用pチャネルMOSFET33の各ゲートは接続されており、これらのゲートには第2の制御用信号Φ2が印加される。出力基準電圧の変動△VBの検知と増幅図1に示す集積回路1の動作原理を説明する。以下の説明では、可変抵抗素子20はMTJ素子23とする。図6は、集積回路1の出力基準電圧の変動△VBの検知と増幅を説明する回路図である。図6に示すように、第1の制御用信号Φ1を低レベル、第2の制御用信号Φ2を高レベルにすることで、出力基準電圧の変動△VBを検出するための第1~3の検出用pチャネルMOSFET26,27,28がオンになる。このとき、CC-MCML回路10の入力端子には第1の入力電圧Vin1と第2の入力電圧Vin2として、基準電圧であるVBが入力される。CC-MCML回路10を構成するトランジスタに閾値ばらつきが生じていると、CC-MCML回路10の出力端子から出力される出力電圧Vout2からVBとその閾値ばらつきより生じた△VBが加えられた信号が出力される。このため、CC-MCML回路10の入力端子に入力するVBと出力端子22Cから出力されるVB±△VBがアンプ22に入力されるため、△VBが増幅された信号がアンプ22から出力される。検知した信号のMTJ素子への書き込み図7は、集積回路1の検知した信号のMTJ素子23への書き込みを説明する回路図である。図7に示すように、図6に示す状態で、第1の制御用信号Φ1を低レベルにしたままで、第2の制御用信号Φ2を高レベルから低レベルにする。すると、MTJ素子23に書き込みを行うトランジスタ、つまり第1の書き込み用pチャネルMOSFET26がオンになる。アンプ22により増幅された信号が書き込み回路34に印加されるため、MTJ素子23に書き込み電流が印加される。このとき固定層23Bから電流が印加されるため、MTJ素子23の状態が平行状態から反平行状態へと変化する。これによりMTJ素子23の抵抗は低抵抗RPから高抵抗RAPへと変化する。MTJ素子の抵抗値の設定図8は、集積回路1におけるMTJ素子23の抵抗値の設定を説明する回路図である。図8に示すように、集積回路1で検知した信号が書き込まれた状態で第2の制御用信号Φ2を高レベルにすることによって、MTJ素子23の書き込み電流は遮断され、MTJ素子23の抵抗が高抵抗RAPに設定される。アンプの電気的切り離し図9は、集積回路1におけるアンプ22の電気的切り離しを説明する回路図である。図9に示すように、さらに、第2の制御用信号Φ1を高レベルにする、つまり制御用信号Φ1と第2の制御用信号Φ2を共に高レベルにすると、第1、第2及び第3の検出用pチャネルMOSFET26,27,28がオフになるので、△VBの検出部となるアンプ20がCC-MCML回路10から電気的に切り離される。MTJ素子23の抵抗が低抵抗RPから高抵抗RAPに変化することにより、CC-MCML回路10の電流源の電流値は減少する。この回路自身での電流制御により、CC-MCML回路10のトランジスタにおける閾値のばらつきによって生じた出力基準電圧の変動△VBを抑制することが可能となり、定電流トランジスタ16のゲートに印加される閾値変動を抑制するためのゲート電圧VLの制御幅を縮小することができる。さらに、回路ブロック毎の細粒度でゲート電圧VLを制御することが可能となる。図10は、定電流トランジスタ16に接続されるMTJ素子23の配置を示す図であり、aはMTJ素子23が1個の場合、bはMTJ素子23が3×3のマトリクス構成の場合である。複数のMTJ素子23からなるMTJ素子24をMTJマトリクスと呼ぶ。N行×N列のマトリクスを、マトリクスNと表示する。図10aに示すように、MTJ素子23の取り得る抵抗の値は、自由層23Cの磁化方向が固定層23Bの磁化方向に対して反平行状態になる磁気抵抗RAPと、自由層23Cの磁化方向が固定層23Bの磁化方向に対して平行状態になる磁気抵抗RPとの間、つまりRAP-RPである。一方、図10bに示すように、MTJ素子24が3×3のマトリクス構成の場合には、抵抗はRAP-RP/3又はRAP-RP/3以下とすることができる。これは1個のMTJ素子23だけをRAP又はRPに設定できるからである。図11は、MTJ素子24のマトリクスNに対する抵抗ステップの制御段数を示す図である。図11の横軸はMTJ素子24のマトリクスNの行数であり、縦軸はRAP-RPで規格化した抵抗ステップの制御段数である。図11に示すように、MTJ素子24のマトリクスNの行数が増加すると、抵抗ステップが減少することが分かる。5×5のマトリクスを有しているMTJ素子24の抵抗は、1個のMTJ素子23の1/5になっている。このように、定電流トランジスタ16のソースとグランド17との間に複数のMTJ素子24を接続することによって、MTJ素子24の抵抗ステップの段数をより精密に制御することができる。アナログ回路等においてさらに精密な抵抗ステップが必要とされる場合には、MTJ素子24を10×10や20×20のマトリクスにすればよい。次に1個のMTJ素子23がランダムな抵抗変動を有している場合について考察する。MTJ素子23の抵抗が正常なMTJ素子23のK倍であるとする。この場合、MTJ素子23の最大の抵抗はK×RAPであり、最少抵抗は、K×RPである。従って、抵抗変動の最大値はK-1×RAPである。抵抗変動の最小値はK-1×RPである。MTJ素子24のマトリクスにおいて、1個のMTJ素子23がランダムな抵抗変動を有している場合には、最大抵抗は{3K6×2K7}×RAPとなる。最小抵抗は{3K6×2K7}×RPとなる。これから、抵抗の変動の最大値は、{K-1/2K7}×RAPとなり、抵抗の変動の最小値は、{K-1/2K7}×RPとなる。K=1の場合を除いて、係数K-1/2K7の絶対値は常にK-1よりも小さいので、MTJ素子24のマトリクスの抵抗変動は存在しなくなる。マトリクスNのMTJ素子24の場合、抵抗の変動の最大値は、{NN-1K/NN-1N-1K}×RAP-RAPとなる。抵抗の変動の最小値は、{NN-1K/NN-1N-1K}×RP-RPとなる。図12は、マトリクスNに対するMTJ素子24の最大抵抗の変動を示す。図12の横軸はマトリクスNの行数であり、縦軸はMTJ素子24の最大抵抗の変動kΩである。1個のMTJ素子23のRAPは2kΩで、K=1.1とした。図12に示すように、MTJ素子24のマトリクスNの行数が増加すると、抵抗ステップが減少することが分かる。5×5のマトリクスを有しているMTJ素子24における抵抗の変動の最大値は96減少し、10×10のマトリクスを有しているMTJ素子24における抵抗の変動の最大値は99に減少することが分かった。このように、定電流トランジスタ16のソースとグランド17との間に複数のMTJ素子24をマトリクスで接続することによって、MTJ素子24の抵抗ステップの段数をより精密に制御することができる。次に、本発明の集積回路1における閾値変動に対する利得等について説明する。本発明の集積回路1のシミュレーションを、ソフトウェアとしてHSPICEを用いて行った。nチャネル及びpチャネルのMOSFETは、0.18μmルールで試作した。閾値電圧は、|Vth|=0.6Vである。これらのMOSFETの等価回路定数等は、試作したMOSFETからBSIM4モデルに基づいて抽出した。比較例は、CC-MCML回路10単独とした。シミュレーションは、第1及び第2のnチャネルMOSFET13,15及び定電流nチャネルMOSFET16の閾値電圧をVthn、第1及び第2のpチャネルMOSFET12,14の閾値電圧をVthpと仮定して行った。図13は、本発明の集積回路1における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。図13の横軸は周波数Hzであり、縦軸はシミュレーションした差動モード利得である。閾値は、ΔVth=0V、ΔVthn=±0.1V、ΔVthp=±0.1Vの場合を示している。図13に示すように、ΔVth=0Vの場合には直流利得は、設計値の21.2dBである。本発明の集積回路1において閾値の変動が生じた場合には、差動モードの利得は減少する。ΔVthn=0.1Vで、ΔVthp=-0.1Vの場合には、直流利得は20.3dBとなる。この値は、設計値の21.2dBから0.9dB低下した値である。さらに、ΔVthn=±0.1Vの場合には、直流利得は3.1dB低下した値となる。図14は、従来のCC-MCML回路における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。図14の横軸及び縦軸は図13と同じである。閾値は、ΔVth=0V、ΔVthn=±0.1V、ΔVthp=±0.1Vの場合を示している。図14に示すように、ΔVth=0Vの場合には、直流利得は17.4dBである。従来のCC-MCMLからなる集積回路において閾値の変動が生じた場合には、差動モードの利得は減少する。ΔVthn=0.1Vで、ΔVthp=-0.1Vの場合には、直流の利得は13.4dBとなり、ΔVth=0Vの場合の直流利得である17.4dBから4.0dB低下した値である。本発明の集積回路1が正常に動作する条件は、差動モードの電圧利得Gfが0dBよりも大きく、かつ、データが1であるか0であるかを判定できることである。ここで、入力信号が基準電圧よりも大きい場合には、1と判定し、入力信号が基準電圧よりも小さい場合には、0と判定すると仮定する。CC-MCML回路10において、閾値電圧Vthの変動が生じた場合には、Gf×ΔVinを、入力と出力との間に生じる基準電圧の変動ΔVBよりも大きくして、データが正確に判定される。ここで、ΔVinは入力電圧の最大振幅である。従って、動作周波数において、回路の機能が正しく行われるためには以下の2条件が必要となる。条件1Gf>0dB条件2Gf×ΔVin>|ΔVB|最大動作周波数FMAXは、上記2条件を満足する最大の周波数として定義される。集積回路1及び従来のCC-MCML回路における最大動作周波数FMAXを計算した。条件は以下のように設定した。ΔVthn=±0.1VΔ|Vthp|=±0.1VΔVin=0.2V表1は、ΔVin=0.2Vのときに、閾値電圧の変動ΔVthn及びΔVthpに対する集積回路1の最大動作周波数FMAXを示している。表1から、本発明の集積回路1では、閾値電圧の変動によって最大動作周波数FMAXは、8.9GHzから11.5GHzまで変動することが分かる。表2は、集積回路1と同様の条件で、ΔVin=0.2Vのときに、閾値電圧の変動ΔVthn及びΔVthpに対する従来のCC-MCML回路の最大動作周波数FMAXを示している。表2から、従来のCC-MCML回路では、閾値電圧の変動によって最大動作周波数FMAXは、7.6GHzから10.0GHzまで変動することが分かる。上記結果から、最大動作周波数FMAXの最低値で比較すると、本発明の集積回路1では、従来のCC-MCML回路の7.6GHzから8.9GHzに増加することが分かる。次に、本発明の集積回路1における定電流MOSFET16とMTJ素子23との配置関係について説明する。図15は、本発明の集積回路1の定電流MOSFET16とMTJ素子23との配置関係を示す断面図である。図15に示すように、集積回路1において、定電流MOSFET16と一つのMTJ素子23とがSi等の半導体基板50上に形成されている。定電流MOSFET16のソース16A上には、MTJ素子23となる自由層23Cとトンネル障壁層23Aと固定層23Bとが順に積層されて形成されている。固定層23Bは、接地となる配線、つまりグランド7に接続されている。固定層23Bとグランド7とを接続する配線は、グランド7となる配線の形成時に同時に形成することができる。図16は、本発明の集積回路1の定電流MOSFET16と直列接続されたMTJ素子23との配置関係を示す断面図である。図16に示す集積回路1では、MTJ素子23が直列接続されている点が、図15の集積回路1とは異なっている。図16のMTJ素子23は、自由層23Cとトンネル障壁層23Aと固定層23Bとが順に積層されて単体のMTJ素子23が2個直列接続されている。MTJ素子23の最上部の固定層23Bがグランド7に接続されている。図17は、本発明の集積回路1の定電流MOSFET16とマトリクス状に直列接続されたMTJ素子23との配置関係を示す断面図であり、図18は図17の定電流MOSFET16のソース近傍の部分平面図である。図17に示す集積回路1では、MTJ素子23がマトリクス状に直列接続されている点が、図15の集積回路1とは異なっている。図16のMTJ素子23は、3個直列接続されたMTJ素子23、つまり要素が3行×3列のマトリクス構成とされている。MTJ素子23の各要素は層間絶縁膜52で互いに絶縁されている。各要素のMTJ素子23の一端は定電流MOSFET16のソース16Aに接続され、各要素のMTJ素子23の他端はグランド7に接続されている図18参照。上記のマトリクス構成では、要素が9個である。各要素となるMTJ素子23に同じ電流を流す場合には、定電流MOSFET16の大きさを図15の定電流MOSFET16に対してマトリクスの要素に比例して増大すればよい。図16の3行×3列のマトリクスの要素数が9なので定電流MOSFET16の電流駆動力は、図15の定電流MOSFET16の9倍とすればよいことになる。上記のMTJ素子23において、自由層23C及び固定層23Bは、CoFe合金やNiFe合金、又はCoFe合金とNiFe合金からなる2層膜が使用できる。トンネル障壁層23Aは、MgOやAl2O3の薄膜で形成することができる。また、定電流MOSFET16は、半導体基板50に拡散やイオン注入等で形成したウェルに形成してもよい。定電流MOSFET16がnチャネルMOSFETの場合には、ウェルの導電性をp型とすればよい。次に、本発明の集積回路1の製造方法について説明する。最初に、Si等の半導体からなる基板上に集積回路1の可変抵抗素子20以外の回路であるCC-MCML回路10とアンプ22と第1~第3の検出用MOSFET26,27,28と書き込み回路34等をCMOSプロセスで形成し、その後で、可変抵抗素子20であるMTJ素子23や複数のMTJ素子24を形成する。具体的には、CC-MCML回路10を形成した後、定電流MOSFET16のソース電極を露出させ、MTJ素子23となる自由層23Cとトンネル障壁層23Aと固定層23Bを形成する。MTJ素子23の最上層は固定層23Bである。自由層23Cは強磁性層を複数層積層した層としてもよい。次に、基板50の全面に層間絶縁層52を堆積し、MTJ素子23の固定層23Bと集積回路1のグランド7とをフォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。次に、層間絶縁層52上に所定の厚さの金属膜をスパッタ法などにより堆積し、MTJ素子23の固定層23Bと集積回路1のグランド7とを接続する金属膜以外は選択エッチングによって除去する。この工程で、MTJ素子23の固定層23Bがグランド7に接続される。最後に保護膜パッシベーションを形成する。MTJ素子23をマトリクス状に形成する場合について説明する。定電流MOSFET16のソース電極16A上に、直列接続されるMTJ素子23の各層となる材料を堆積する。堆積した層でマトリクスの要素となる以外の領域をエッチングで除去して、上記工程と同様に層間絶縁層52を堆積する。各要素の最上層とグランド7との接続は、上記工程と同様に行えばよい。上記の各材料の堆積には、スパッタ法やCVD法以外には、蒸着法、MBE法、レーザアブレーション法などの通常の薄膜成膜法を用いることができる。所定の形状の電極や集積回路の配線を形成するためのマスク工程には、光露光やEB露光などを用いることができる。上記工程で用いる単体のMTJ素子23は、マトリクスからなるMTJ素子24としてもよい。図19は、0.18μmルールのSiCMOSプロセスで試作した本発明の集積回路1のレイアウトパターンを示す図である。図19に示すように、集積回路1では、CC-MCML回路10の左側にアンプ22が配設され、アンプ22とCC-MCML回路10との間に第1~第3の検出用pチャネルMOSFET26,27,28が配設され、定電流MOSFET16の上部、つまりソースの上にMTJ素子24が配設され、MTJ素子24の下側にNOTゲート31と第1及び第2の書き込み用pチャネルMOSFET32,33とからなる書き込み回路34が配設されている。図20は、0.18μmルールのSiCMOSプロセスで試作した本発明の集積回路1を100段接続したパターンを示す光学像である。図20に示すように、チップサイズは、172μm×225μmである。図21は、0.18μmルールのSiCMOSプロセスで試作した従来のC-MCML回路を100段接続したパターンを示す光学像である。図21に示すように、チップサイズは、160μm×225μmである。図20に示した本発明の集積回路1のチップ面積は、図21に示した従来のC-MCML回路に対して約20増加したが、表1及び表2で説明したように高速動作が達成される。本発明の集積回路1では、MTJ素子23又はMTJ素子24は定電流MOSFET16のソース電極上に形成できるので、定電流MOSFET16によるチップサイズの増加は生じない。集積回路1のチップサイズは、従来のCC-MCML回路に対してアンプ2アンプ22と、第1~第3の検出用pチャネルMOSFET26,27,28と、書き込み回路34のチップ面積によって増加する。図20は、0.18μmルールのSiCMOSプロセスで試作した本発明の集積回路1を100段接続したパターンを示す光学像である。図20に示すように、チップサイズは、172μm×225μmである。図21は、0.18μmルールのSiCMOSプロセスで試作した従来のC-MCML回路を100段接続したパターンを示す光学像である。図21に示すように、チップサイズは、160μm×225μmである。図20に示した本発明の集積回路1のチップ面積は、図21に示した従来のC-MCML回路に対して約20増加したが、表1及び表2で説明したように高速動作が達成される。本発明の集積回路1では、MTJ素子23又はMTJ素子24は定電流MOSFET16のソース電極上に形成できるので、定電流MOSFET16によるチップサイズの増加は生じない。集積回路1のチップサイズは、従来のCC-MCML回路に対してアンプ22と、第1~第3の検出用pチャネルMOSFET26,27,28と、書き込み回路34のチップ面積によって増加する。図22は、本発明の集積回路1の変形例を示す回路図である。図22に示すように、集積回路1Aにおいて、アンプ22は、各CC-MCML回路10のインバータ毎に挿入せずに、複数のCC-MCML回路10のインバータ毎に挿入してもよい。本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。"