"抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態における非線形の電流電圧特性と、前記初期状態において前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性とを有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、1前記第1電極を基準として前記第2電極に対して正の電位を持ち、前記第2の閾値電圧より大きい所定電圧以上の振幅、又は、前記第1電極を基準として前記第2電極に対して負の電位を持ち、前記第1の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、2第1のパルス幅を有する第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第1電圧印加ステップと、前記第1電圧印加ステップにおける前記第1の電圧パルスの印加によってフォーミングが完了したか否かを判断する判断ステップとを有し、前記第1電圧印加ステップと前記判断ステップとは、前記判断ステップで前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記第1電圧印加ステップでは、直前の前記第1電圧印加ステップで印加した第1の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1電圧印加ステップでは、前記第1の電圧パルスとして、1前記第1電極を基準として前記第2電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、2前記第1のパルス幅を有する第1の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記判断ステップでは、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第1の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断することによって、前記フォーミングが完了したか否かを判断する請求項1に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1電圧印加ステップと前記判断ステップの繰り返しにおいて、前記第1電圧印加ステップでは、直前の前記第1電圧印加ステップで印加した第1の電圧パルスのパルス幅を指数関数的に増加させたパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する請求項1に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅と同一である請求項2に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。さらに、前記判断ステップにおける前記第1の負電圧パルスの印加後に、前記第1の正電圧パルスと極性、電圧振幅およびパルス幅が同じ第2の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第2電圧印加ステップを含む請求項2に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅よりも長い請求項5に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1電極と前記第2電極とは異なる材料から成り、前記第2電極は、イリジウム、又は、イリジウムと白金の合金から成る請求項1乃至請求項6のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1の遷移金属酸化物層は、TaOxで表される組成を有する層であり、前記第2の遷移金属酸化物層は、TaOyただし、x<yで表される組成を有する層である請求項1乃至請求項7のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1の遷移金属酸化物層を構成する遷移金属と、前記第2の遷移金属酸化物層を構成する遷移金属とは異なる請求項1乃至請求項7のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記初期状態における抵抗変化型不揮発性記憶素子は、前記高抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値よりも高い初期抵抗値を有し、前記初期抵抗値は、1MΩより大きい請求項1乃至請求項8のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記スイッチ素子は、MOSトランジスタである請求項1乃至請求項10のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記スイッチ素子は、双方向ダイオードである請求項1乃至請求項10のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電圧をもつ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると、前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電圧をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると、高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態における非線形の電流電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、前記初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を前記高抵抗状態から前記低抵抗状態に、又は、前記低抵抗状態から前記高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子をフォーミングするために、1前記第1電極を基準として前記第2電極に対して正の電位を持ち、前記第2の閾値電圧より大きい所定電圧以上の振幅、又は、前記第1電極を基準として前記第2電極に対して負の電位を持ち、前記第1の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、2第1のパルス幅を有する第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記パルス幅可変書込み用電圧パルス発生部による前記第1の電圧パルスの印加と前記フォーミング判定部による判断とは、前記フォーミング判定部で前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記パルス幅可変書込み用電圧パルス発生部は、直前に印加した第1の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する抵抗変化型不揮発性記憶装置。前記パルス幅可変書込み用電圧パルス発生部は、前記第1の電圧パルスとして、1前記第1電極を基準として前記第2電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、2前記第1のパルス幅を有する第1の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記フォーミング判定部は、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判定することによって、前記第1の正電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判断する請求項13に記載の抵抗変化型不揮発性記憶装置。前記フォーミング判定部は、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第1の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断する請求項14に記載の抵抗変化型不揮発性記憶装置。前記第1の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅とが同一である請求項15に記載の抵抗変化型不揮発性記憶装置。前記第1電極と前記第2電極とは異なる材料から成り、前記第2電極は、イリジウム、又は、イリジウムと白金の合金から成る請求項13乃至請求項16のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記第1の遷移金属酸化物層は、TaOxで表される組成を有する層であり、前記第2の遷移金属酸化物層は、TaOyただし、x<yで表される組成を有する層である請求項13乃至請求項17のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記第1の遷移金属酸化物層を構成する遷移金属と、前記第2の遷移金属酸化物層を構成する遷移金属とは異なる請求項13乃至請求項17のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記初期状態における抵抗変化型不揮発性記憶素子は、前記高抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値よりも高い初期抵抗値を有し、前記初期抵抗値は、1MΩより大きい請求項13乃至請求項19のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記スイッチ素子は、前記抵抗変化型不揮発性記憶素子の第1電極を基準として第2電極に対して正の電位をもつ電圧パルスが抵抗変化型不揮発性記憶素子に印加されるときにおける電流駆動能力が、前記抵抗変化型不揮発性記憶素子の第1電極を基準として第2電極に対して負の電位をもつ電圧パルスが抵抗変化型不揮発性記憶素子に印加されるときにおける電流駆動能力よりも大きい請求項13乃至請求項20のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記スイッチ素子は、MOSトランジスタである請求項13乃至請求項21のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記スイッチ素子は、双方向ダイオードである請求項13乃至請求項21のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記選択部は、前記メモリセルアレイに含まれる全てのメモリセルを順に選択し、前記パルス幅可変書込み用電圧パルス発生部は、前記選択部で選択された全てのメモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対して前記第1の電圧パルスを印加した後、前記選択部で選択された全てのメモリセルのうち、前記フォーミング判定部によってフォーミングが完了していないと判断された抵抗変化型不揮発性記憶素子を含むメモリセルに対して、前記新たな第1の電圧パルスを印加する請求項13乃至請求項23のいずれか1項に記載の抵抗変化型不揮発性記憶装置。スイッチ素子と直列に接続されてメモリセルを構成する抵抗変化型不揮発性記憶素子であって、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態と、前記初期状態における非線形の電流電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、前記フォーミングにおいては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する抵抗変化型不揮発性記憶素子。ここで、背景技術で開示された従来の技術をまとめると、非特許文献1では、遷移金属酸化物の幾つかは、電気的パルスの印加により不揮発的な抵抗変化現象を示すことが示されている。またそれらは、製造後非常に高抵抗な状態にあり、導電パスを形成と考えられる、比較的高い電圧を印加する初期化フォーミングで抵抗変化が可能となることが開示されている。特許文献1では、遷移金属酸化物とは異なる材料からなる金属イオン導電型抵抗変化素子でも同様に、比較的高い電圧印加をすることが必要で、初期化フォーミング処理を行うことにより、電気的パルスによる抵抗変化ができることが示されている。特許文献2では、可変抵抗素子に初めて情報を記録する前に、初期化フォーミング処理として、可変抵抗素子に、初期化において、パルス幅の長い1回目の電圧印加だけでなく、徐々に短いパルスを連続的に印加することでフォーミング処理を行い、短パルスでも抵抗変化が可能になることが開示されている。このように、遷移金属酸化物など幾つかの材料は、それを2つの電極で挟んだ単純な構造で抵抗変化型不揮発性記憶素子が構成でき、その不揮発性記憶素子に対し、初期に高電圧のフォーミングを施すことで、導電パスを形成し、その後は短パルスの電気信号を与えるだけで低抵抗状態LRと高抵抗状態HRを可逆的に安定に制御でき、かつそれらの状態は不揮発的であることが示されている。そしてこれらの抵抗変化型不揮発性記憶素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速で低コストなメモリが構成できることが期待できる。本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の1つとして、遷移金属の一つであるタンタルTaを用い、その酸素不足型の酸化物タンタル酸化物であり、以下にはTa酸化物と略記の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。課題を説明するための準備として、酸素不足型のTa酸化物TaOx、0<x<2.5を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献3、特許文献4に開示されている。図29は、従来の抵抗変化素子を用いた1T1R型メモリセルの構成1ビット分の構成を示す模式図であり、図29に示されるように、1T1R型メモリセルは、通常、NMOSトランジスタと抵抗変化素子100から構成されている。図29に示されるように、抵抗変化素子100は、下部電極100a、前記酸素不足型の遷移金属酸化物ここでは、Ta酸化物で構成された低抵抗な第1の遷移金属酸化物層ここでは、TaOx、0<x<2.5100b-1と高抵抗な第2の遷移金属酸化物層ここでは、TaOy、x<y100b-2とを積層した抵抗変化層100b、および上部電極100cとが積層して形成されたものである。下部電極100aから下部電極端子B105が引き出され、上部電極100cから上部電極端子Aが引き出されている。また、選択トランジスタつまり、スイッチ素子の一例であるNMOSトランジスタ104は、ゲート端子Gを備える。抵抗変化素子100の下部電極端子B105とNMOSトランジスタ104のソースまたはドレインN拡散領域が直列に接続され、抵抗変化素子100と接続されていない他方のドレインまたはソースN拡散領域は、下部電極側端子Cとして引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第2の遷移金属酸化物層100b-2を、NMOSトランジスタ104と反対側の上部電極端子A側に配置している。ここで、上部電極100cの材料としては、関連特許である上記特許文献4に開示されている様に、例えば、Pt白金、Irイリジウム、Pdパラジウム、Ag銀、Niニッケル、Wタングステン、Cu銅などが使用できる。抵抗変化層100bの構成元素であるTaよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がTaよりも低い電極材料では、抵抗変化が起こりにくくなっており、電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっていることが開示されている。なお、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いPt、Irを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。しかしながら、上述した従来の抵抗変化型の半導体記憶装置においては、メモリセルアレイを構成する抵抗変化素子ごとにフォーミング電圧がばらつく、あるいは、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加するフォーミング電圧が高くなるという課題がある。本発明は上記課題を解決するためになされたものであり、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することが可能な抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的としている。上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子のフォーミング方法の一形態は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態における非線形の電流電圧特性と、前記初期状態において前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性とを有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、1前記第1電極を基準として前記第2電極に対して正の電位を持ち、前記第2の閾値電圧より大きい所定電圧以上の振幅、又は、前記第1電極を基準として前記第2電極に対して負の電位を持ち、前記第1の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、2第1のパルス幅を有する第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第1電圧印加ステップと、前記第1電圧印加ステップにおける前記第1の電圧パルスの印加によってフォーミングが完了したか否かを判断する判断ステップとを有し、前記第1電圧印加ステップと前記判断ステップとは、前記判断ステップで前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記第1電圧印加ステップでは、直前の前記第1電圧印加ステップで印加した第1の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する。これにより、フォーミングにおいて、フォーミング用の第1の電圧パルスが印加され、フォーミング完了していない場合に、さらに、フォーミング用の新たな第1の電圧パルスが印加されるので、累積パルス印加時間が増加し、フォーミングが完了する確率が高くなる。さらに、新たな第1の電圧パルスのパルス幅は、直前の第1の電圧パルスのパルス幅よりも長いので、累積パルス印加時間が加速的に増加し、同一のパルス幅の電圧パルスを繰り返し印加する場合に比べ、より短い時間でフォーミングが完了し得る。ここで、前記第1電圧印加ステップでは、前記第1の電圧パルスとして、1前記第1電極を基準として前記第2電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、2前記第1のパルス幅を有する第1の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記判断ステップでは、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第1の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断することによって、前記フォーミングが完了したか否かを判断してもよい。これにより、判定ステップにおいては、抵抗変化型不揮発性記憶素子を低抵抗状態に変化させるための負電圧パルスを印加した後に、その抵抗値を判定するので、このような負電圧パルスを印加しない場合に比べ、フォーミング完了後の抵抗変化型不揮発性記憶素子の抵抗値が低くなるので、フォーミング完了の判定が容易に、あるいは、正確になる。なお、前記第1電圧印加ステップと前記判断ステップの繰り返しにおいて、前記第1電圧印加ステップでは、直前の前記第1電圧印加ステップで印加した第1の電圧パルスのパルス幅を指数関数的に増加させたパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加するのが好ましい。また、前記第1の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅と同一であるのが好ましい。また、さらに、前記判断ステップにおける前記第1の負電圧パルスの印加後に、前記第1の正電圧パルスと極性、電圧振幅およびパルス幅が同じ第2の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第2電圧印加ステップを含む構成としたり、前記第1の負電圧パルスのパルス幅が前記低抵抗化電圧パルスのパルス幅よりも長くなる構成としたりしてもよい。これにより、再度の正電圧パルスが印加される、あるいは、負電圧パルスのパルス幅が通常書き込みにおける電圧パルスと同程度の短いパルス幅であるので、負電圧パルスの印加による抵抗変化型不揮発性記憶素子の低抵抗状態への張付きという不具合が回避される。また、上記目的を達成するために、本発明は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電圧をもつ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると、前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電圧をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると、高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態における非線形の電流電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、前記初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を前記高抵抗状態から前記低抵抗状態に、又は、前記低抵抗状態から前記高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子をフォーミングするために、1前記第1電極を基準として前記第2電極に対して正の電位を持ち、前記第2の閾値電圧より大きい所定電圧以上の振幅、又は、前記第1電極を基準として前記第2電極に対して負の電位を持ち、前記第1の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、2第1のパルス幅を有する第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記パルス幅可変書込み用電圧パルス発生部による前記第1の電圧パルスの印加と前記フォーミング判定部による判断とは、前記フォーミング判定部で前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記パルス幅可変書込み用電圧パルス発生部は、直前に印加した第1の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する構成を備える抵抗変化型不揮発性記憶装置として実現してもよい。また、上記目的を達成するために、本発明は、スイッチ素子と直列に接続されてメモリセルを構成する抵抗変化型不揮発性記憶素子であって、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも低い酸素不足度をもつ第2の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態と、前記初期状態における非線形の電流電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、前記フォーミングにおいては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する抵抗変化型不揮発性記憶素子として実現してもよい。本発明の抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置によると、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することができるので、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく、フォーミング特性にばらつきを有する全メモリセルのフォーミングが可能となり、これにより、高信頼性かつ小面積化が可能となる。さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、高速にフォーミングを実施することができる。また、フォーミング用の正電圧パルスの印加後、負電圧パルスのパルス幅を通常データ書込み工程における低抵抗化電圧パルスのパルス幅と同じに設定することにより、より低いLR状態に張付く不具合を撲滅でき、高信頼性のフォーミング手法が実現可能となり、歩留り向上が可能となる。まず、図29に示すような、抵抗変化層が第1の遷移金属酸化物層100b-1ここでは、TaOx、0<x<2.5及び第2の遷移金属酸化物層100b-2TaOy、x<yで構成される抵抗変化素子からなる1T1R型メモリセルについて、上部電極100cにPt白金を用いた場合と、上部電極100cにIrイリジウムを用いた場合についてフォーミング特性を示し、その課題を説明する。ここで実験に用いたサンプルは、抵抗変化層100bの面積が0.25μm2=0.5μm×0.5μmであり、下部電極100aに接する第1の遷移金属酸化物層100b-1ここでは、TaOx:X=1.54、膜厚:44.5nm、および上部電極100cに接する第2の遷移金属酸化物層100b-2ここでは、TaOy:y=2.47、膜厚:5.5nmを有している。スイッチ素子であるNMOSトランジスタは、ゲート幅W:0.44μm、ゲート長L:0.18μm、およびゲート絶縁膜の膜厚Tox:3.5nmである。第2の遷移金属酸化物層100b-2ここでは、TaO247は、上部電極100c製造工程前に、スパッタリングにより成膜された第1の遷移金属酸化物層100b-1ここでは、TaO154の表面にプラズマ酸化処理を施して作られる。そのため、第1の遷移金属酸化物層100b-1ここでは、TaO154と比べて酸素含有率が高く言い換えると、酸素不足度が低く、つまり、抵抗値が非常に高い>1MΩ構造である。抵抗変化動作するためには最初に一定のフォーミング電圧を印加し、第2の遷移金属酸化物層100b-2中に導電パスを形成することが必要である。ここでフォーミング処理は、図29に示す1T1R型メモリセル110に対し、第1ステップとして、下部電極側端子Cに0V、ゲート端子Gに3.3Vを印加した状態で、上部電極端子Aにフォーミング電圧VPAでパルス幅50nsのパルスを抵抗変化素子100が高抵抗化する方向に一回だけ印加し、第2ステップとして、上部電極端子Aを0V、ゲート端子Gを3.3V、下部電極側端子Cに同じフォーミング電圧VPAでパルス幅50nsのパルスを抵抗変化素子100が低抵抗化する方向に一回だけ印加し、第3ステップとして、下部電極側端子Cを0V、ゲート端子Gを1.8V、上部電極端子Aに約0.4Vの電圧抵抗変化素子100の書き込みの閾値電圧以下の電圧を印加して1T1R型メモリセル110に流れる電流が所定以上の電流が流れるつまり、低抵抗状態にあるか否かでフォーミングが完了されたか否かを判定している。もしフォーミングの完了が否と判定された場合は、フォーミング電圧VPAを0.1V上昇させ、再度同じ処理を最大3.3Vになるまで繰返す。このように、高抵抗化方向の電圧VPA印加でフォーミング処理を実施した後に、低抵抗化方向の電圧VPAを印加して抵抗変化素子100を低抵抗状態にしたのは、読み出し時のメモリセル電流を大きくして、フォーミング処理が完了したかどうかを容易に判定できるようにするためである。そして、このフォーミング処理のフローを、1T1R型メモリセル110を262,144ビット256kビットマトリックス状にアレイ配置した不揮発性記憶装置で行っている。なお、この不揮発性記憶装置は、これらの動作を実現するように従来より知られている回路で構成されており、主要部分については後述でも説明するため、ここでは詳細は省略する。まず、1T1R型メモリセル110の上部電極100cを標準電極電位が高い白金Ptを主成分とする電極材料で構成しつまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし、下部電極100aを標準電極電位が低い窒化タンタルTaNで構成つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態にした場合のフォーミング特性について説明する。図30に、図29に示す上部電極100cがPtであり、抵抗変化層100bが酸素不足型の遷移金属酸化物で構成される抵抗変化素子100を有する1T1R型メモリセルをアレイ状に配置した不揮発性記憶装置アレイ容量256kビットにおいて、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Vbの累積確率分布図を示す。横軸は、図29のメモリセルにおける上部電極端子Aと下部電極側端子C間に、下部電極側端子Cを基準として、上部電極端子Aに下部電極側端子Cよりも高い電圧を印加する正電圧パルスパルス幅50nsを1.0Vから2.3Vまで印加この時、ゲート電圧Vg=3.3Vした場合における、各メモリセルのフォーミング電圧フォーミングが完了したと判断された電圧Vbを表し、縦軸は、そのフォーミング電圧Vbにおいて抵抗変化素子のフォーミングが完了している累積確率ここでは、全ての抵抗変化素子のうち、フォーミングが完了した抵抗変化素子の比率を表す。このようにPt白金を1T1R型メモリセル110の上部電極100cに適用した場合は、メモリセル毎に1.1V~2.3Vのばらつきはあるが、所定のフォーミング電圧Vb例えば、2.5Vをメモリセルに印加することで、アレイ全ビットのフォーミングが可能であることが分かる。なお、上部電極100cを構成するPt白金の層は、1nm以上23nm以下の膜厚であって、抵抗変化層と物理的に接触しているのが好ましく、さらに好ましくは、膜厚が1nm以上10nm以下であることが望まれる。Pt白金の層を薄くしないと、白金粒界からマイグレーションが起こり、白金電極表面白金電極と抵抗変化層との界面に突起が形成され、このような突起を有する電極を備えた抵抗変化素子に対して繰り返して電圧パルスを印加すると、その突起部周辺で電界集中が起こり、抵抗変化層が破壊されて抵抗変化しなくなる可能性があるからである。次に、1T1R型メモリセル110の上部電極100cを、標準電極電位が高いイリジウムIrを主成分とする電極材料で構成しつまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし、下部電極100aを標準電極電位が低い窒化タンタルTaNで構成つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態にした場合のフォーミング特性について説明する。図31に、図29に示す上部電極100cがIrであり、抵抗変化層100bが酸素不足型の遷移金属酸化物ここでは、タンタル酸化物から成る抵抗変化素子100を有する1T1R型メモリセルアレイ256kビットにおいて、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Vbの累積確率分布図を示す。横軸及び縦軸は、図30と同様のため、ここでは詳しい説明は省略する。図31から分かるように、上記に示す従来フォーミング方法では、電圧を最大4Vまで上昇させても、アレイ256kビット中の約40しかフォーミング処理が完了できない。その為、Irを上部電極100cの材料に用いた1T1R型メモリセル110では、約40のビットに対してしか抵抗変化で情報を記録するアレイ動作が実施できないという課題が見出された。しかし、Ir電極を用いた場合、フォーミング処理後の特性ばらつきが小さく、信頼性もよいというメリットがある。なお、図31によると、フォーミング電圧に対し累積フォーミング率は徐々に上昇しており、さらなる高電圧を印加すれば、全てのメモリセルに対しフォーミングができることは推測できる。これを実現するためには、非常に高い電圧のフォーミング処理を行い得る構成に対応した設計が必要となる。例えば、高耐圧を有したトランジスタで構成すればよいが、この場合、セル面積の縮小化が困難になり、低コスト化の妨げになる。また、上部電極100cの電極材料に依っては、従来知られているフォーミング方法ではフォーミングが不完全で全てのビットが安定に抵抗変化できない場合も考えられる。しかし、上部電極100cにIrを用いると、フォーミング処理前の初期抵抗のばらつきが、上部電極100cにPtを用いた場合に比べて非常に小さくすることができ、Irを用いたメモリセルに対しフォーミング処理を適切に実施できれば、メモリセルの抵抗変化特性のばらつき低減や信頼性向上が実現できると考えられる。このことは、一般的には半導体記憶装置においては、歩留りや信頼性を向上させたり、微細プロセス化や大容量化を進める場合、より最適な材料を総合的に実験して最適なものを選択していくアプローチが行われるが、このような理由から材料選択の自由度が制限されるという課題にも繋がる。本願の発明者は、このような事情を鑑みて、実用的な電圧パルスを用いて、メモリセルアレイの全ビットがフォーミング可能となる、抵抗変化素子の新たなフォーミング方法とそのような機能を有する抵抗変化型不揮発性記憶装置の検討を行った。次に、本発明の実施の形態について説明するが、説明を容易にするため、本発明の基本部分であるIr電極を用いた1T1R型メモリセルの1ビットに着目したときのフォーミング方法などいくつかの基礎データを最初に説明する。本発明を適用する1T1R型メモリセルは図29で説明した構造と同じもので、特に上部電極100cの材料としてIrイリジウムを主成分として構成されている。なお、抵抗変化素子100の下部電極100a、抵抗変化層100b、第1の遷移金属酸化物層100b-1、第2の遷移金属酸化物層100b-2、上部電極100cは、それぞれ、本発明に係るフォーミング方法における抵抗変化素子の第1電極、遷移金属酸化物層、第1の遷移金属酸化物層、第2の遷移金属酸化物層、及び、第2電極に相当する。この構造の場合、フォーミング後、抵抗変化動作が可能な状態では、先述のように、上部電極端子102を基準として下部電極端子101に所定電圧例えば、第1の閾値電圧以上の電圧低抵抗化電圧パルスが印加された場合、抵抗変化素子100は低抵抗状態に遷移し、一方、下部電極端子101を基準として上部電極端子102に別の所定電圧例えば、第2の閾値電圧以上の電圧高抵抗化電圧パルスが印加された場合、抵抗変化素子100は高抵抗状態に遷移する。図1は、本発明の1T1R型メモリセルのフォーミングフロー図で、ステップS21~S27で構成されている。つまり、本図は、抵抗変化素子100とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、抵抗変化素子100を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法の手順を示している。なお、ここでは、正電圧パルス下部電極を基準に上部電極に正電圧パルスが印加されることによるフォーミングについて説明するが、後述するように、負電圧パルス下部電極を基準に上部電極に負電圧パルスが印加されることによるフォーミングであってもよい。ステップS21では、初期設定を行う。このステップS21では、抵抗変化素子100は、1T1R型メモリセルの製造が完成後の初期状態で、1MΩ以上の非常に高抵抗状態で、通常の抵抗変化パルスを印加してもパルス抵抗変化は出来ない状態にある。また、初期設定として、フォーミングパルス幅Tpは、Tp1=50nsに、フォーミング繰返し回数nは1に設定している。ステップS22は、第1電圧印加ステップであり、ここでは、下部電極端子101を基準にして上部電極端子102にパルス幅50ns可変、パルス電圧3.3VのパルスHR化方向である正のフォーミングパルス、つまり、第1の電圧パルスここでは、第1の正電圧パルスを1回印加する。この時、ゲート端子103の電圧は3.3Vである。ステップS23は、判断ステップの前半処理であり、ここでは、上部電極端子102を基準して下部電極端子101にパルス幅50ns一定、パルス電圧3.3VのパルスLR化方向の負パルス、つまり、低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、低抵抗化電圧パルスと同じ極性の第1の負電圧パルスを1回印加する。この時、ゲート端子103の電圧は3.3Vトランジスタ、オン状態である。ステップS24は、判断ステップの後半処理であり、ここでは、上部電極端子102あるいは、下部電極端子101を基準にして下部電極端子101あるいは、上部電極端子102に電流測定源を接続して読み出し電圧例えば0.4Vで下部電極端子101あるいは、上部電極端子102から上部電極端子102あるいは、下部電極端子101に流れる電流を測定する。この時、ゲート端子103の電圧は3.3Vである。そして、読み出し電流が基準値例えば10μAより大きな値の場合つまり、抵抗変化素子100が低抵抗状態にあると判断できた場合はフォーミングが完了したと判定し、フォーミングフローを終了するS26。もし、読み出し電流が10μAより小さな値の場合はフォーミングが完了していないと判定し、ステップS25に移行し印加パルス幅をTp2に変更しここでは、50nsだけパルス幅を増加させて100nsにし、かつ、フォーミング繰返し回数をインクリメントして再度ステップS22にもどるつまり、新たな第1の電圧パルスここでは、第1の正電圧パルスを印加する。そしてステップS24でフォーミングが完了したと判定出来るまで、以下の表1に示すように、フォーミング繰返し回数nに対応させて予め定められたパルス幅に順次長くし、繰り返す。また、もし最大10msのパルスを印加しても、ステップS24でフォーミングが完了したと判定出来ない場合はここでは、フォーミング繰返し回数が最大パルス幅が10msに相当する繰返し回数に達した場合、フォーミングできない、即ち抵抗変化動作ができない不良のメモリセルと判定するS27。なお、ステップS22では上部電極端子102に所定の正電圧を印加しているがHR化方向、これはNMOSトランジスタ104の基板バイアス効果が小さい方向に対応し、フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子102に正電圧を印加することで、NMOSトランジスタ104のソースは、基準電位となる下部電極側端子Cとほぼ同電位になるので、基板バイアス効果が避けられる。よって、NMOSトランジスタ104は、上部電極端子102に正電圧を印加するときにおける電流駆動能力が、上部電極端子102に負電圧を印加するときにおける電流駆動能力よりも大きい。なお、抵抗変化素子を高抵抗状態に遷移させることをHR化、抵抗変化素子を低抵抗状態に遷移させることをLR化ともいう。さらに、同じ理由でゲート端子103の電圧も通常使用時の電圧より高く設定している。また、ステップS23では、逆に下部電極端子101に所定の正電圧を印加しているLR化方向。これはフォーミングが完了したか否かをステップS24で判定するが、ステップS22でフォーミングが完了した状態は高抵抗状態の、約100kΩにセットされる。これは初期状態約1MΩ以上に比べると約1桁小さいが、より判定を容易に、より高速に判定するためには、抵抗変化素子100がより低抵抗の状態であることが望ましい。その為、ステップS23で一旦、抵抗変化素子100のLR化を行っている。もしステップS22でフォーミングが完了していない場合は、ステップS23でも、抵抗変化素子100は初期状態の非常に高い高抵抗状態のままで維持される。なお、このステップS23でもゲート端子103の電圧をステップS22と同じ3.3Vに設定しているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は2.4V等、通常の抵抗変化動作時の電圧に切替えてもよい。また、このステップS23は、フォーミング完了の判断を容易にするものであり、上述したように、抵抗変化素子の初期状態とフォーミング完了後の状態約1桁の抵抗値の相違を判断できる限りは、本発明に係るフォーミング方法にとって必須のステップではない。また、ステップS24では、0.4Vなる低電圧で電流測定を行っているが、これは書き込み状態へのディスターブの影響つまり、抵抗変化素子100の抵抗状態を変化させてしまうことを回避するためである。またフォーミング直後の抵抗変化素子100の抵抗変化特性はその変化幅が小さい傾向にある。その為、読み出し電流の基準値として通常の抵抗変化時の高抵抗状態と低抵抗状態の中間値よりも高抵抗状態寄りのメモリセル電流に対応する10μAを判定値としている。また、メモリセル電流の測定は、上部電極端子102をグランド電圧に設定して、ステップS23と同じ方向で行っているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は、逆方向で判定してもよい。さらにこのステップS24でもゲート端子103の電圧をステップS23と同じ3.3Vに設定しているが、これも電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は2.4V等、通常の読出し動作時の電圧に切替えてもよい。また、上記表1に示す、ステップS22での印加パルスに関し、その開始時のパルス幅や終了時のパルス幅、その間隔は適宜決めればよい。つまり、フォーミング繰返し回数nのインクリメントに対して、指数関数的に増加していくパルス幅を設定しておいてもよいし、その他、比例的に増加していくパルス幅を設定しておいてもよいし、上記表1のようにそれらの混在であってもよい。指数関数的にパルス幅を増加させることにより、フォーミングの繰り返しに伴って累積パルス印加時間が加速的に増加し、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、短い時間でフォーミングを完了させることができる。なお、上記表1のように、フォーミング繰返し回数nが小さいパルス幅が短い時は比例的に増加させ、フォーミング繰返し回数nが大きくなると指数関数的に増加するようにパルス幅を設定しておくことで、フォーミングしやすいメモリセルへの過大なフォーミングパルスの印加を回避すると共に、短い時間でフォーミングが完了し得る。図2aは、正電圧パルス連続印加によるフォーミング処理をした場合における、累積的なパルス印加時間累積パルス印加時間と各ビットの抵抗変化素子100の抵抗値との関係を測定するためのメモリセルの回路図であり、図2bは、その測定結果を示す図である。ここでは、3個のメモリセル抵抗変化素子100と固定抵抗1.5kΩとの直列接続からなるメモリセルに対して、図1に示されるフォーミングフローからステップS23の負電圧パルス印加を除き、さらにステップS24の判定電流を、高抵抗状態と初期状態約1MΩ以上との比較をする必要があるため1μAに変更したフローに従ってフォーミング用の正電圧パルスパルス幅=1μsを印加してフォーミングを試みたときの、それら3個の抵抗変化素子100の抵抗値と累積パルス印加時間との関係をプロットしている。なお、横軸の累積パルス印加時間は、抵抗変化素子100に印加したフォーミング用の正電圧パルスの累積的な印加時間パルス幅の合計時間である。また、ここでは、測定の都合上、フォーミングが完了した後も続けて、正電圧パルスパルス幅=1μsを印加している。この図2bから分かるように、個々の抵抗変化素子100によって、フォーミングに要する累積パルス印加時間が1桁以上ばらついている。図3は、上記1T1R型メモリセルのフォーミングフローに即して、1T1R型メモリセルのフォーミングを行った場合の抵抗変化素子100の抵抗推移を示す図である。ここでは、図1に示すフローのステップに即して、1T1R型メモリセルのフォーミングを行った実施結果を図3を用いて説明する。ケース1:最初のTp1の50nsパルス幅でフォーミングが完了したと判定された場合ケース2:8回目のTp8の50μsパルス幅でフォーミングが完了したと判定された場合の2つを例に説明している。なお、製造後の初期状態であるステップS21は、何れの場合においても抵抗変化素子100は測定器の測定限界である20MΩより非常に高抵抗な状態S1にある。ケース1では、最初のステップS22においてTp1:50nsのパルスで抵抗変化素子100がフォーミングされる。つまり、抵抗変化素子100は、状態S1から状態S2黒丸に遷移する。このステップS22はHR化方向のパルス印加なので、抵抗変化素子100は、フォーミングされた時点で高抵抗状態1MΩ程度、つまり、状態S2黒丸に遷移している。ステップS23は逆にLR化方向のパルス印加である。ステップS22でフォーミングができているとすると、低抵抗状態S3黒丸に遷移する。最後にステップS24で0.4Vの電流測定源を接続して1T1R型メモリセル下部電極端子101から上部電極端子102に流れる電流を測定するが、ステップS23で低抵抗状態S3黒丸に遷移しているので、29μA程度の大きな電流が検出される。このことはステップS22の50nsのパルスでフォーミングが行われたことを示している。次にケース2を説明する。ステップS22で、Tp1:50ns、Tp2:100ns、Tp3:200ns、Tp4:500ns、Tp5:1μs、Tp6:5μs、Tp7:10μsの最初から7回目までのパルス印加ではフォーミングされていない。従って、抵抗変化素子100は、何れの場合も初期状態と同じ、20MΩの測定限界を超えた非常に高抵抗な状態Tp1~Tp7におけるS2白四角にある。ステップS23ではLR化方向のパルス印加が行われるが、これらの時はまだフォーミングができていないので、抵抗変化素子100は、抵抗変化は行えず初期状態と同じ、20MΩの測定限界を超えた非常に高抵抗な状態Tp1~Tp7におけるS3白四角が維持される。その為ステップS24の電流測定では、殆ど電流が流れない。一方、8回目のステップS22ではTp8:50μsのパルスで抵抗変化素子100がフォーミングされ、高抵抗状態260kΩ程度、つまり、Tp8におけるS2白四角に遷移している。ステップS23は8回目のステップS22でフォーミングがなされているので、抵抗変化素子100は低抵抗状態Tp8におけるS3白四角に遷移する。そしてステップS24では、ステップS23で抵抗変化素子100は低抵抗状態に遷移しているので、24μA程度の大きな電流が検出され、この8回目のステップS22の50μsのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で約67μsのパルス幅が印加されたことになる。以上、Irイリジウムを上部電極100cに用いた例で見られるように、従来知られている所定電圧を印加する方法でフォーミングが完全にはできない場合でも、フォーミングパルス時間を適切に調整することでフォーミングが行えることがわかる。ここで、幾つかの実験データを基に、上部電極100cにIrイリジウムを用いた場合の本発明のフォーミングに関する基礎的な特性を説明する。図4は、図29に示す1T1R型メモリセルにおいて、フォーミングに用いる電圧パルスの電圧VPと、その時フォーミングに要した平均フォーミング時間の関係を測定したものである。この測定はNMOSトランジスタ104の駆動電流量とフォーミング時間との関係を調べる目的で、NMOSトランジスタ104のゲート電圧を2つの条件で測定している。測定は図29に示した1T1R型メモリセルを256キロビット配列したアレイが搭載された抵抗変化型不揮発性記憶装置を用い、図1に示すフォーミングフローに従いながら、256キロビットの領域毎に電圧パルスの電圧及びゲート電圧を変えてフォーミングを行った。図4は、各256キロビット領域で、その中の各々のビットがフォーミングに要した累積パルス時間の平均値これを、平均フォーミング時間と定義する。を縦軸に、その時の電圧パルスの電圧VPを横軸に表したものである。なお、この測定に用いた抵抗変化型不揮発性記憶装置の構成や、具体的な動作方法は後ほど抵抗変化型不揮発性記憶装置の項で説明するので、ここでは省略する。図4において、実線は、ゲート電圧VGを3.3Vに固定とした場合ケース3の特性であり、破線は、ゲート電圧VGと電圧パルスの電圧VPを連動させて変えた場合ケース4の特性である。何れのケースでも平均フォーミング時間は、電圧パルスの電圧VPに対して、指数関数的に変化していることを示している。また、ケース4は、ケース3に比べてVG=3.3Vのときを除きゲート電圧は低く、その為NMOSトランジスタ104の駆動電流は低い。同一の電圧パルスの電圧VPであってもフォーミング時に抵抗変化素子100に流れる電流が小さく、その結果、ケース4のフォーミング時間は、ケース3に比べて長くなることを示している。ところで、電圧パルスの電圧VPが異なっても、同じフォーミング時間として観測されるポイントは、同一のフォーミング駆動電流が流れている結果と考えられる。例えば、図4において、ケース3の点Xゲート電圧VGが3.3V、電圧パルスの電圧VPが2.9Vと、ケース4の点Yゲート電圧VGと電圧パルスの電圧VPとが3.0Vの平均フォーミング時間は0.35μsで同じである。このことは点Xと点Yにおけるフォーミング時には、同一のフォーミング駆動電流が抵抗変化素子100に流れ、抵抗変化素子100のAB端子間電圧Veも同一で、同一の現象が生じている結果と考えられる。図5は、図4における点Xと点Yとの2つの場合のフォーミング時の動作点を考察するための動作点解析図である。ここで、点Xに対応するゲート電圧VGが3.3Vの時のNMOSトランジスタ104の静特性を曲線1で、点Yに対応するゲート電圧VGが3.0Vの時のNMOSトランジスタ104の静特性を曲線2で表している。また、点Xに対応する抵抗変化素子100の負荷特性を直線3で、点Yに対応する抵抗変化素子100の負荷特性を直線3と同一の傾きをもつ直線4で表しており、各々NMOSトランジスタ104の静特性との交点をD点、E点としている。このD点およびE点がフォーミング時のNMOSトランジスタ104と抵抗変化素子100の動作点に対応する。ここで直線3と直線4は、次のようにして決定されている。つまり、先述のように点Xと点Yは、抵抗変化素子100の端子間電圧Veは同一でかつ同一の電流が流れていると考えられる。即ちD点とE点の電流値が同一となるように、直線3および直線4の傾きを調整してプロットしたものである。図5から、点X及び点Yのフォーミングは、いずれもフォーミング電流が395μAで、かつ、抵抗変化素子100の端子間電圧Veは約2.0Vで生じていることがわかる。即ち、平均フォーミング時間を0.35μsで行うためには、フォーミング電流として、395μA必要であり、抵抗変化素子100のAB端子間電圧Veが2.0Vになっていることが分かる。図6は、上記手法により図4の各々の電圧パルスの電圧VPに対応する平均フォーミング時間から、フォーミング電流と平均フォーミング時間の関係を求めた図であり、縦軸は、平均フォーミング時間であり、横軸は、フォーミング電流である。図6中の点Fは、上記で求めたフォーミング電流が、395μA、平均フォーミング時間が0.35μsの点に対応する。図6に示されるように、上部電極100cをIrを主成分とする材料で構成された抵抗変化素子100の平均フォーミング時間は、フォーミング電流を大きく駆動すると、指数関数的に短縮するという特性を今回新たに見い出した。つまり、本発明に係る抵抗変化素子は、初期状態において下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少するという特性とを有する。図7は、上記手法により図4の各電圧パルスの電圧VPに対応する平均フォーミング時間から求めた、フォーミング電流と抵抗変化素子端子間電圧Veの関係を示す図であり、縦軸は、抵抗変化素子端子間電圧Veであり、横軸は、フォーミング電流である。図7中の点Gは、図6の点Fフォーミング電流が、395μA、平均フォーミング時間が0.35μsに対応する。図7に示されるように、フォーミング時の抵抗変化素子端子間電圧Veは、抵抗変化素子100を流れる電流量に顕著に依存せず、約2Vの一定の値を示している。即ちフォーミングは抵抗変化素子100のAB端子間電圧が所定の閾値電圧ここでは約2Vに達したとき生じ、1T1R型メモリセルのAC端子間電圧を上昇させても、抵抗変化素子100のAB端子間電圧はその所定電圧ここでは約2Vにクランプされたような状態に保たれていることがわかる。図8は、フォーミング処理前の初期状態にある図29に示す1T1R型メモリセルに、0Vからフォーミング電圧以上の電圧まで徐々に振幅が大きくなる電圧を印加することで、フォーミング処理前後の電流を直接測定したI-V特性図である。横軸は下部電極端子101を基準として、上部電極端子102に印加したときの1T1R型メモリセルへの印加電圧Vcを示し、縦軸は1T1R型メモリセルに流れるメモリセル電流Icである。なお、この測定は直流電圧源と直流電流測定器を用い、フォーミング時の電流を直接測定するため行ったもので、一つ一つの電圧印加はDC的な状態で行われたものである。前述の所定パルス幅を印加したフォーミング条件と同じものではないが、概ねの現象は共通すると考えられる。図8によると、初期状態のメモリセルに対して、正バイアス方向のメモリセル端子間電圧Vcを増加させて行くと軌跡A、約1V未満の領域では、1MΩ以上の非常に高抵抗な状態にあり殆ど電流は流れない。一方、図7で説明した閾値電圧に相当する2V前後の電圧から急峻に電流が流れ出し、強い非線形の電流電圧特性を示している。さらに印加電圧Vを3.3Vまで増加させ、その後、メモリセル端子間電圧Vcを減少させて行くと、別の軌跡軌跡Bを通って原点に戻る特性を示している。0.5V近傍は約200kΩであり、即ちこの軌跡を経ることでフォーミングが行われ、電圧印加の方向から想定される通り、高抵抗状態にセットされていることがわかる。なお、ここでは省略しているが、必ずしも印加電圧を3.3Vまで印加することは必要なく、例えば3.0Vなどその途中までの印加で戻しても軌跡Aとは異なる軌跡を辿り、フォーミングが行われ高抵抗状態にセットされることが確認されている。一方、軌跡Aにおいて急峻に電流が流れ出す電圧である約2Vを超える、例えば2.2Vまでの電圧Vcを印加後に電圧Vcを減少させても軌跡Aをそのままたどり、フォーミングされていないことが確認されている。このことは、次のように考えることができる。図8に示した測定はDC的な電圧印加-電流測定装置でなされたものである。一般的なDC電圧印加-電流測定装置の場合、一つ一つの測定は1ミリ秒1ms~10ミリ秒10ms要していると考えられる。図6で説明した結果によると、1ms~10msのフォーミングに要するフォーミング電流は約200μAに相当する。即ち図8の測定においては2Vを超え、且つ200μAを超える付近の電圧値でフォーミングが起こっていると推測される。図8では、2.2Vは、200μAのフォーミング電流が流れるかどうかの境界に当たっている。また、図5の説明では、簡単化のため、抵抗変化素子の電流電圧特性を線形特性オーミック特性と仮定して考察した。実際には図8に示すように非線形な特性を示している。しかし図5での考察は、抵抗変化素子100の特性を同一とし、それを横方向にシフトして交点D、Eで同一電流となるNMOSトランジスタ104の動作点を求めている。従ってここでの考察では抵抗変化素子の特性が線形性か非線形性かで結果に影響はしない。以上、本発明の基礎データの特徴は次のように整理される。図29の構造の1T1R型メモリセルでは、抵抗変化を起こしやすい電極材料で構成された上部電極100cと接する高抵抗な第2の遷移金属酸化物層100b-2に従来知られているように所定電圧を印加してフィラメントつまり、導電パスを形成するフォーミングによって、抵抗変化動作が起こると考えられる。上部電極100cにIrを用いた場合においても、抵抗変化素子100は、初期状態においては非常に高抵抗な状態にあるが、所定電圧以上の印加で急激に電流が流れる特徴を有している。しかし、その所定電圧以上に電圧を印加しただけではフォーミングはなされず、さらに所定時間以上フォーミング電流を流し続けることで初めてフィラメントが形成され、フォーミングが完了する。またこのフォーミング電流とフォーミング時間の関係は、例えばフォーミング電流を2倍にすると、フォーミング時間は約1/10000に短縮されるという大きな依存性を有しており、これは一般的に知られている、時間∝1/電流の2乗のジュール熱的なメカニズムとは異なると考えられる。酸化膜の絶縁耐圧特性の説明で用いられるTDDBTimeDependentDielectricBreakdownなどのメカニズム等が検討されているが、本論と外れるのでここでは省略する。そしてこれらの特徴を利用すると、1T1R型メモリセルの設計やフォーミング操作は次のようにすると、より最適に行えることがわかる。初期状態は抵抗変化素子が非常に高抵抗な状態にあり、従って1T1R型メモリセルに流れる電流は非常に小さいため、NMOSトランジスタ104での電圧降下は小さく、その為、電流を流す向きはどちらからでも大きな差異はない。しかし、Irのように、所定の電圧以上の電圧を印加した場合に抵抗変化素子100の初期状態においても非線形に大きな電流が流れる材料からなる抵抗変化素子100においては、NMOSトランジスタ104のソース電圧が上昇しない向き、即ち下部電極端子101を基準に、上部電極端子102に正電圧を印加する向きの方がより多くの電流をNMOSトランジスタ104により駆動することができ、フォーミング時間を短縮できる。これは、上述したように、NMOSトランジスタ104に負の基板バイアス効果が発生しないためである。さらには、抵抗変化素子100の面積をより小さく設計する、またはより小さい面積に加工することは、同一のトランジスタサイズであっても相対的に抵抗変化素子100に流れる電流密度を上昇させることであり、フォーミング時間の短縮に有効となる。また、フォーミングはフォーミング時間やトランジスタで駆動するフォーミング電流で制御できる。このことは、より大容量で高集積なメモリを構成する場合はできるだけメモリセル中のトランジスタスイッチ素子は小さく設計したい。その場合においても、フォーミングが行える適切なパルス時間に調整したパルスを印加することでフォーミングは可能になる。この時、フォーミング時間は増加するが、フォーミングは、製品の検査工程でデータの書き込みに先立って、1回のみ行えばよいだけなので、製品の性能を左右することなく低コストなメモリ装置の提供が可能になる。なお、この手法についての詳細は後述する。一方、小容量な用途や、メモリセルサイズが直接影響しないような場合においては、メモリセル中のトランジスタの大きさを適切に大きく設計しておけば、トランジスタの電流能力が拡大され、フォーミング時間は大きく短縮できる。図9は、NMOSトランジスタ104のゲート幅Wをi0.44μm、ii0.88μm、iii1.76μm、iv10.94μmにおけるフォーミング電圧Vbの累積確率分布図を示す。横軸、縦軸及び測定方法は、図31と同様のため、ここでは詳しい説明は省略する。図9に示されるように、1T1R型メモリセルの選択トランジスタであるNMOSトランジスタ104のゲート幅Wを大きくすると、フォーミング時に抵抗変化素子100に供給できる電流が増大し、一例として、ゲート幅Wがiii1.76μm以上になると、フォーミング時の正電圧パルス幅が50nsでフォーミング可能となることがわかる。以上、最適なフォーミング方法を示したが、フォーミング方法はフォーミング後の抵抗変化特性とも関係していることを見い出した。上記で示した典型的なフォーミング処理を行った場合と、フォーミング条件を変更した変形例について説明する。図10は、上部電極100cにIrを用いた場合の抵抗変化素子100を有する1T1R型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸は、図29のメモリセルにおける上部電極端子102と下部電極端子101間に印加される電圧パルスの電圧VPであり、横軸は、時間である。ここでは、下部電極端子101を基準として、上部電極端子102に下部電極端子101よりも高い電圧の電圧パルスを印加する方向を正電圧パルスと定義し、逆に下部電極端子101に上部電極端子102よりも高い電圧の電圧パルスを印加する方向を負電圧パルスと定義して、タイミングチャートが図示されている。図10のフォーミング工程では、図29の初期状態のメモリセルに対して、ゲート端子にゲート電圧VG=3.3Vが印加され、上部電極端子102にVp=3.3Vの電圧パルスパルス幅Tp=1msの印加このとき、下部電極端子101には、接地電位を印加、つまり3.3Vの第1の正電圧パルスの印加でフォーミングを試みる。その後、ゲート端子にゲート電圧VG=3.3Vが印加され、下部電極端子101にVn=3.3Vの電圧パルスパルス幅Tn=50nsの印加このとき、上部電極端子102には、接地電位を印加、つまり-3.3Vの負電圧パルスの印加で、電流が比較的流れ、フォーミングが完了したかどうかを判定するベリファイ判定がし易くなる低抵抗LR状態近傍に遷移させる。その後、ベリファイ判定を行い、抵抗変化素子100がLR状態近傍に遷移していれば、フォーミング工程終了とし、もし、フォーミングされていなければ、再度、正電圧パルスつまり、新たな第1の正電圧パルスの印加フォーミングと負電圧パルスの印加及びベリファイ判定を繰り返す。図10に示す例では、1回の正電圧パルスの印加でフォーミングが完了した場合を示している。フォーミング工程完了後、通常データ書き込み工程HR化とLR化交互書き換えでは、ゲート端子にゲート電圧VG=2.4Vが印加され、上部電極端子102にVh=2.4Vの電圧パルスパルス幅Th=50nsの印加このとき、下部電極端子101には、接地電位を印加、つまり2.4Vの正電圧パルス高抵抗化電圧パルスの印加で抵抗変化素子100を高抵抗化させ、次に、ゲート端子にゲート電圧VG=2.4Vが印加され、下部電極端子101にVl=2.4Vの電圧パルスパルス幅Tl=50nsの印加このとき、上部電極端子102には、接地電位を印加、つまり-2.4Vの負電圧パルス低抵抗化電圧パルスの印加で、抵抗変化素子100を低抵抗化させる。以降、正電圧パルスの印加と負電圧パルスの印加を交互に繰り返してデータ書き換えが実施可能となる。図11は、図10においてフォーミングを完了した1T1R型メモリセルの正負交互パルス印加時の抵抗変化特性図を示す。縦軸は、図29のメモリセルにおいて、ゲート端子にゲート電圧VG=1.8Vが印加され、上部電極端子102に0.4Vの電圧印加このとき、下部電極端子101には、接地電位を印加した時の高抵抗状態と低抵抗状態のセル電流であり、横軸は、電圧パルスの印加回数である。このように、正常にフォーミング工程が終了した場合には、通常の高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加すると、非常に安定なパルス抵抗変化特性を示す。図12は、上部電極100cにIrを用いた場合の抵抗変化素子100を有する1T1R型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸及び横軸は、図10と同様である。また、図10と同じ構成要素については同じ符号を用い、説明を省略する。図10でのフォーミング工程では、第1の正電圧パルスのパルス幅Tp例えば1msよりも短いパルス幅Tn例えば50nsを有する負電圧パルスを印加して、その後ベリファイ判定を実施していたが、図12では、フォーミング工程の負電圧パルスのパルス幅Tnを第1の正電圧パルスのパルス幅Tp例えば1msと同じに設定している。その他の電圧パルスは図10と同様である。図13は、図12においてフォーミングを完了した1T1R型メモリセルの正負交互パルス高抵抗化電圧パルスと低抵抗化電圧パルスの印加時の抵抗変化特性図を示し、図11と同様にフォーミング工程完了後の通常パルス高抵抗化電圧パルスと低抵抗化電圧パルスの印加時の抵抗変化素子100の抵抗変化特性を示す。フォーミング工程が終了した後、フォーミング工程のベリファイ判定時に印加される-3.3Vの負電圧パルスパルス幅Tn=1ms印加で、抵抗変化素子100の抵抗状態が通常のLR状態セル電流約41μAよりもさらに低抵抗化された、より低いLR状態セル電流約62μAに張り付いてしまい、以降、通常のパルス幅Th=50nsの高抵抗化電圧パルス2.4Vの印加では、高抵抗化することが出来ない書き換え不具合が多発発生率約80する新たな課題が判明した。図14は、上部電極100cにIrを用いた場合の抵抗変化素子100を有する1T1R型メモリセルの変形例としてのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸及び横軸は、図12と同様である。また、図12と同じ構成要素については同じ符号を用い、説明を省略する。図14でのフォーミング工程では、図12のフォーミング工程における負電圧パルスの印加及びベリファイ判定パス後、最後に、パルス幅がTp=1msの第2の正電圧パルスを印加している。その他の電圧パルスは図12と同様である。このように図12のフォーミング工程において、負電圧パルスの印加及びベリファイ判定でパスした後、図14に示されるフォーミング工程のように、第1の正電圧パルスのパルス幅Tp=1msと極性、電圧振幅およびパルス幅が同一の第2の正電圧パルスを印加することにより、図13で見られた、より低いLR状態に張り付く不具合が解消し、以降、図15に示すように通常の低抵抗化電圧パルスと高抵抗化電圧パルスとを交互に印加すると、抵抗変化素子100は、非常に安定なパルス抵抗変化特性を示す。図15の縦軸及び横軸は、図11と同様である。以上のように、変形例として、新たな高信頼性のフォーミング手法を見い出した。なお、図14では、1回の正電圧パルスの印加でフォーミングが完了した場合を示しているが、もし、フォーミングが完了していなければ、再度、最初の正電圧パルスの印加フォーミングと負電圧パルスの印加及びベリファイ判定のみを繰り返し、ベリファイ判定にてパスしたら、最後に1回のみLR状態の張付き不具合を解消するために第2の正電圧パルスを印加してもよい。さらに、正電圧パルスの印加フォーミングと負電圧パルスの印加とを繰り返す場合には、それらのパルス幅Tp=Tnを徐々に長くしていっても良い。次に、図1のフォーミングフローを実現する本発明の実施の形態について説明する。本発明の実施の形態として、図29に示された抵抗変化素子を用いた1T1R型の不揮発性記憶装置について説明する。図16は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置200の構成を示すブロック図である。図16に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置200は、半導体基板上に、メモリ本体部201を備えており、メモリ本体部201は、図29で説明した上部電極100cにIrイリジウムを用いた1T1R型メモリセルが行列状に配列されたメモリセルアレイ202と、行選択回路208、ワード線ドライバWLD、ソース線ドライバSLDからなる行ドライバ207と、列選択回路203と、フォーミング及びデータの書き込みを行うためのパルス幅可変書き込み回路206と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ0に、また低抵抗状態をデータ1と判定するセンスアンプ204と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路205とを備える。センスアンプ204は、機能的には、メモリセルアレイ202から選択された少なくとも一つのメモリセルに含まれる抵抗変化型不揮発性記憶素子が低抵抗状態にあるか否かを判定するフォーミング判定部、及び、そのメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有し、それを実現する具体的な回路構成として、通常動作用基準電流生成回路702、フォーミング動作用基準電流生成回路703及び比較回路704から構成されている。つまり、通常動作用基準電流生成回路702及び比較回路704によって通常判定部が実現され、フォーミング動作用基準電流生成回路703及び比較回路704によってフォーミング判定部が実現されている。さらには、抵抗変化型不揮発性記憶装置200は、書き込み用電源211として、高抵抗HR化用電源213及び低抵抗LR化用電源212を備え、また、フォーミング用電源500を備えている。さらに、抵抗変化型不揮発性記憶装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路209と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路210とを備えている。メモリセルアレイ202は、抵抗変化型不揮発性記憶素子とスイッチ素子ここでは、トランジスタとが直列に接続された複数のメモリセルから構成され、より詳しくは、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0、WL1、WL2、および複数のビット線BL0、BL1、BL2、と、これらのワード線WL0、WL1、WL2、、およびビット線BL0、BL1、BL2、の交点に対応してそれぞれ設けられた、スイッチ素子の一例である複数のNMOSトランジスタN11、N12、N13、N21、N22、N23、N31、N32、N33、以下、トランジスタN11、N12、と表すと、トランジスタN11、N12、と1対1に直列接続された複数の抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、以下、抵抗変化素子R11、R12、と表すとを備え、個々がメモリセルM11、M12、M13、M21、M22、M23、M31、M32、M33、以下、メモリセルM11、M12、と表すを構成している。図16に示すように、トランジスタN11、N21、N31、のゲートはワード線WL0に接続され、トランジスタN12、N22、N32、のゲートはワード線WL1に接続され、トランジスタN13、N23、N33、のゲートはワード線WL2に接続され、トランジスタN14、N24、N34、のゲートはワード線WL3に接続されている。また、トランジスタN11、N21、N31、およびトランジスタN12、N22、N32、はソース線SL0に共通に接続され、トランジスタN13、N23、N33、およびトランジスタN14、N24、N34、はソース線SL2に共通に接続されている。抵抗変化素子R11、R12、は、図29に示される抵抗変化素子100であり、上述した特性を有する。つまり、これらの抵抗変化素子は、1上部電極第2電極100cを基準として下部電極第1電極100aに対して正の電圧をもつ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、下部電極100aを基準として上部電極100cに対して正の電圧をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、2製造後に電圧が印加されていない初期状態つまり、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態における非線形の電流電圧特性と、3初期状態において下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流が増大すると、指数関数的に当該フォーミング時間が減少する特性と、4フォーミングにおいては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する。また、抵抗変化素子R11、R12、R13、R14、は、ビット線BL0に接続され、抵抗変化素子R21、R22、R23、R24、はビット線BL1に接続され、抵抗変化素子R31、R32、R33、R34、はビット線BL2に接続されている。このように、実施の形態におけるメモリセルアレイ202に対して、各ビット線BL0、BL1、BL2、に対応する抵抗変化素子R11、R12、R13、がNMOSトランジスタN11、N12、を介さずに直接接続される構成を採用しているが、この構成には限定されない。例えば、図16において、各ビット線BL0、BL1、BL2、がNMOSトランジスタN11、N12、の一端と接続し、各ソース線SL0、SL1、SL2、が抵抗変化素子R11、R12、R13、R14、の一端と接続する構成でもよい。NMOSトランジスタに代えて、PMOSトランジスタを用いることも可能である。また、図16においては、ソース線がワード線と平行となる構成例が示されているが、ソース線がビット線と平行となる構成としてもよい。制御回路210は、フォーミング時には、フォーミング用電圧の印加を指示するフォーミング信号をフォーミング用電源500及びパルス幅可変書き込み回路206へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路205に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号をパルス幅可変書き込み回路206へ出力する。他方、データの読み出しサイクルにおいて、制御回路210は、読み出し動作を指示する読み出し信号をセンスアンプ204へ出力する。なお、行選択回路208及び列選択回路203は、メモリセルアレイ202の中から、少なくとも1つメモリセルを選択する選択部を構成している。行選択回路208は、アドレス入力回路209から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ207より、複数のワード線WL0、WL1、WL2、のうちの何れかに対応するワード線ドライバ回路WLDより、その選択されたワード線に対して、所定の電圧を印加する。また同様に、行選択回路208は、アドレス入力回路209から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ207より、複数のソース線SL0、SL2、のうちの何れかに対応するソース線ドライバ回路SLDより、その選択されたソース線に対して、所定の電圧を印加する。パルス幅可変書き込み回路206は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生する回路である。そのために、パルス幅可変書き込み回路206は、通常動作モード抵抗変化素子を高抵抗状態と低抵抗状態との間で遷移させる動作モード時は制御回路210より、書き込み指示がされたとき、50ns幅のパルスを生成する。一方、パルス幅可変書き込み回路206は、フォーミングモードフォーミング処理時は、フォーミング用パルス幅制御クロック信号端子より入力される任意幅のパルス信号に基づいて、その幅と同じ幅のフォーミング用パルスを生成する。このように生成された書き込み及びフォーミング用パルスは、列選択回路203により選択されたビット線に対して印加される。具体的には、このパルス幅可変書き込み回路206は、制御回路210による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第1のパルス幅を有する第1の電圧パルスここでは、第1の正電圧パルスをメモリセルに印加するとともに、上記フォーミング判定部が、第1の電圧パルスここでは、第1の正電圧パルスの印加後における抵抗変化型不揮発性記憶素子のフォーミングが完了していないと判断した場合に、下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の振幅を有し、かつ、第1のパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスここでは、第1の正電圧パルスをメモリセルに印加する。なお、このような正電圧パルスによるフォーミングとは逆に、負電圧パルスによるフォーミングを行ってもよい。つまり、パルス幅可変書き込み回路206は、制御回路210による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極100aを基準として上部電極100cに対して負の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第1のパルス幅を有する第1の電圧パルスをメモリセルに印加するとともに、上記フォーミング判定部が、第1の電圧パルスの印加後における抵抗変化型不揮発性記憶素子のフォーミングが完了していないと判断した場合に、下部電極100aを基準として上部電極100cに対して負の電位を持つ所定電圧以上の振幅を有し、かつ、第1のパルス幅よりも長いパルス幅を有する新たな第1の電圧パルスをメモリセルに印加してもよい。なお、この負電圧パルスは、上部電極100cを基準として下部電極100aに正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第1のパルス幅を有する第1の電圧パルスを印加することにより達成してもよい。負電圧パルスによるフォーミングを行った場合は、図1のフローにおいて、S22がパルス幅Tpで負パルス印加LR化方向となり、S23は省略される。つまり、パルス幅可変書き込み回路206による第1の正又は負電圧パルスの印加と上記フォーミング判定部による判断とは、フォーミング判定部でフォーミングが完了したと判断されるまで繰り返される。そして、その繰り返しにおいて、パルス幅可変書き込み回路206は、直前に印加した第1の正又は負電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1の対応する正又は負電圧パルスを抵抗変化型不揮発性記憶素子に印加する。書き込み用電源211は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する回路である。具体的には、この書き込み用電源211は、低抵抗化用のLR化用電源212と、高抵抗化用のHR化用電源213より構成される。LR化用電源212の出力VL0は行ドライバ207に入力され、また、HR化用電源213の出力VH0はパルス幅可変書き込み回路206に入力されている。また、フォーミング用電源500の出力VFL0は行ドライバ207に入力され、また、出力VFH0はパルス幅可変書き込み回路206に入力されている。通常動作用基準電流生成回路702は、通常読み出し上記通常動作モードにおける読み出し時に、読み出しイネーブル信号C1により活性化され、読み出し用基準電流を比較回路704に転写する。また、フォーミング動作用基準電流生成回路703は、フォーミング動作上記フォーミングモード時に、フォーミングイネーブル信号C2により活性化され、フォーミング用基準電流を比較回路704に転写する。また、比較回路704は、読み出し用基準電流、又は、フォーミング用基準電流の何れか一方の基準電流と、列選択回路203により選択されたメモリセル電流とを比較判定し、判定結果をデータ入出力回路205に出力する。図17は、図16におけるセンスアンプ204の詳細な構成の一例を示す回路図である。センスアンプ204は、ミラー比が1対1のカレントミラー回路218とサイズが等しいクランプトランジスタ219、220と、基準回路221、及び差動アンプ224から構成される。基準回路221は、通常動作用基準電流生成回路702と、フォーミング動作用基準電流生成回路703から構成される。通常動作用基準電流生成回路702では、選択トランジスタ222と、通常読み出し用で高抵抗セル電流と低抵抗セル電流のほぼ中間の電流値に対応する抵抗値に設定された基準抵抗Rref一例として18.2kΩとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ219のソース端子に接続される。また、選択トランジスタ222のゲート端子には、読み出しイネーブル信号C1が入力され、読み出しイネーブル信号C1により、選択トランジスタ222は、導通/非導通状態を切り換えられる。同様に、フォーミング動作用基準電流生成回路703では、選択トランジスタ223と、フォーミング用で、通常動作で書込まれる高抵抗状態の抵抗値より少し低めの抵抗値に設定された基準抵抗Rb一例として40kΩとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ219のソース端子に接続される。また、選択トランジスタ223のゲート端子には、フォーミングイネーブル信号C2が入力され、フォーミングイネーブル信号C2により、選択トランジスタ223は、導通/非導通状態を切り換えられる。また、クランプトランジスタ219、220は、ゲート端子にクランプ電圧VCLP一例として0.9Vが入力され、クランプトランジスタ220のソース端子は、列選択回路203とビット線を介して、メモリセルと接続され、クランプトランジスタ219、220のドレイン端子は、それぞれカレントミラー回路218を構成するトランジスタ225、226のドレイン端子と接続される。クランプトランジスタ220のドレイン端子電位は、基準電圧VREF1.1Vが入力された差動アンプ224により反転増幅され、センスアンプ出力SAOとしてデータ入出力回路205に伝達される。図18は、センスアンプ204の判定レベルを説明するための図である。センスアンプ204は、図18に示すように、高抵抗状態HR一例として100kΩと低抵抗状態LR一例として10kΩの間に、通常読み出し用の基準抵抗Rref一例として18.2kΩと、高抵抗状態HRより小さいフォーミング用の基準抵抗Rb一例として40kΩとの2つの判定レベルを有する。なお、フォーミング用の基準抵抗Rbは、抵抗変化素子のフォーミングが完了したか否かを判定するために、高抵抗状態HRの抵抗値よりもやや小さい抵抗値に設定される。また、通常読み出し用の基準抵抗Rrefは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態HRの抵抗値より小さく、かつ、低抵抗状態LRの抵抗値よりも大きい抵抗値に設定される。なお、この図18には、参考として、抵抗変化素子の初期状態ここでは、1MΩ以上の抵抗値も図示されている。ここで、フォーミング後の抵抗変化素子の抵抗値としては、必ずしも高抵抗状態HRにおける抵抗値よりも低いとは限らないので、フォーミング用の基準抵抗Rbとしては、本図に示されるような、高抵抗状態HRより小さい抵抗値である必要はなく、初期状態と高抵抗状態HRとを区別できるならば、高抵抗状態HRにおける抵抗値よりも大きい抵抗値例えば、200kΩであってもよい。これによって、図1のステップS23における負電圧パルスを印加することなく、フォーミング用の正電圧パルスの印加直後における抵抗値を判断することで、フォーミングの完了を判断することができる。次に、以上の様に構成された抵抗変化型不揮発性記憶装置200について、先ず、センスアンプ204の動作を説明し、その後、抵抗変化型不揮発性記憶装置200のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。先ず、図17に示されるセンスアンプ204の動作を説明する。センスアンプ204は、抵抗変化素子に導電パスを形成するフォーミング工程では、対象の抵抗変化素子にフォーミング用の正電圧パルスを印加し、さらに低抵抗化のための負電圧パルスを印加した後には、列選択回路203とビット線を介して、対象のメモリセル対象の抵抗変化素子を含むと接続される。対象のメモリセルには、クランプ電圧VCLP一例として0.9Vからクランプトランジスタ219、220のしきい値電圧一例として0.5V分だけ低下した電圧一例として0.4Vより大きな電圧が印加されない構成となっている。一方、基準回路221では、フォーミングイネーブル信号C2により、選択トランジスタ223が活性化され、導通状態になり、フォーミング用の基準抵抗Rb一例として40kΩが選択される。もう一方の選択トランジスタ222は、読み出しイネーブル信号C1により非活性化され、非導通状態にされ、基準電流Iref一例として約10μA=0.9V-0.5V/40kΩが流れる。従って、基準電流Irefがカレントミラー回路218により転写され、負荷電流ILとしては、この場合約10μAが流れ、この負荷電流ILとメモリセル電流Icの大小関係がクランプトランジスタ220で比較される。その比較結果に依存して、クランプトランジスタ220のドレイン端子電圧が基準電圧VREF一例として1.1Vより高くなるか低くなるかが差動アンプ224により検知され、差動アンプ224は、センスアンプ出力SAOを出力する。ここで、低抵抗化のための負電圧パルスの印加後の抵抗値が初期抵抗状態のままから、低抵抗状態LRに遷移する。その後、ワード線WL0を電圧0Vに設定し、負電圧パルス印加が完了する。その後、第9ステップにおいて、第5ステップの判定結果がフォーミングフェイル偽と確認され、第10ステップに移行し、ループ回数変数nを1インクリメントし、n=11に設定する。次に、第2ステップにおいて、ループ回数変数nが13以下であると判定され、第3ステップにおいて、メモリセルのアドレスADを初期化AD=0し、第5ステップに移行する。11回目の第5ステップでは、ベリファイ読み出しRc<Rb動作を行うが、今、選択メモリセルM11の抵抗値Rcがフォーミング用の基準抵抗Rbより小さくなっている。したがって、センスアンプ出力SAOは、Hレベルを出力し、端子DQに1データを出力し、フォーミングがパス真していることを外部装置例えば、メモリテスターに伝達し、ベリファイ読み出し動作を完了する。その後、第9ステップにおいて、直前の第5ステップの判定結果がフォーミングパス真していたと確認され、フォーミングが完了する。フォーミング後、図21に示すように、高抵抗HR化電圧パルスの電圧を例えば2.4Vに、低抵抗LR化電圧パルスの電圧を例えば-2.4Vに、またパルス幅Th=Tlを例えば50nsに設定し、通常の0データHR化及び1データLR化書き込みが可能となる。このように、図20に示すフォーミングフローに基づいて、図16に示す1T1R型メモリセルのアレイ256kビットに対して、メモリセル毎に導電パスを形成するフォーミングを実施した場合における累積パルス印加時間と累積フォーミング率の関係を図23に示す。図23の横軸は、図29のメモリセルにおいて、パルス幅Tpnn=1~13までの整数の正電圧パルス例えば、パルス電圧VP:3.3Vを印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積フォーミング率を表す。図23に示すように、フォーミング処理時に、正電圧パルス幅を徐々に長くすることで、フォーミングが進行して、正電圧パルス例えば、電圧VP=3.3Vで、最大約167μsの累積パルス印加時間で、アレイ256kビット全セルがフォーミング可能となる。また、参考データとして、図20に示すフォーミングフローにおいて、ステップS7をカットし、ステップS6のフォーミングパルス印加方向を負電圧印加方向LR化方向にして負電圧パルス幅を徐々に長くしてフォーミングした場合における累積パルス印加時間と累積フォーミング率の関係を図24に示す。縦軸及び横軸は、図23と同様である。図24に示されるように、負電圧の電圧パルス印加では、NMOSトランジスタ104のソース電圧がフォーミング電流が流れることにより上昇し、NMOSトランジスタ104の駆動電流が小さくなるため、図23における正電圧の最大フォーミング時間167μsよりも約3桁弱長いフォーミング時間約117msを要して、アレイ全ビット256kビットをフォーミング可能となるため、あまり効率的とは言えない。従って、従来の方法では、フォーミング用の正電圧パルス幅が例えば50nsの場合、累積フォーミング率が約73図23;VG=VP=3.3Vにおける累積パルス印加時間に対する累積フォーミング率分布図参照となり、全セル256kbフォーミングができなかった。しかしながら、図20に示すように正電圧パルス幅を徐々に長くしてフォーミングを行うフォーミングフローを採ることにより、実用的な電圧範囲で、かつ、アレイ面積を増大させることなくNMOSトランジスタのゲート幅Wは、0.44μm、全セルフォーミング可能となる。さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、効率よくフォーミングを実施することができる。また、フォーミング用の正電圧パルスの印加後、負電圧パルスのパルス幅Tnを通常データ書込み工程における高抵抗化電圧パルスと低抵抗化電圧パルスのパルス幅と同様のパルス幅に設定実施例ではTn=Th=Tl=50nsすることにより、より低いLR状態に張り付く不具合は発生せず、高信頼性のフォーミング手法が可能となる。なお、図23と図24を比較して分かるように、正電圧パルス下部電極を基準に上部電極に正電圧パルスが印加されることによるフォーミングと、負電圧パルス下部電極を基準に上部電極に負電圧パルスが印加されることによるフォーミングを比較した場合に、正電圧パルスによるフォーミングが効率的であるが、いずれのフォーミングであっても、累積パル印加時間の増加に伴って累積フォーミング率が増加していく点において共通する。よって、フォーミングが完了するまで第1の電圧パルスのパルス幅を長くしながらフォーミングを試みるという本発明は、正電圧パルスによるフォーミングだけでなく、負電圧パルスによるフォーミングにも適用できることは言うまでもない。以上、本発明に係るフォーミング方法及び抵抗変化型不揮発性記憶装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における各ステップ及び構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。たとえば、本実施の形態では、抵抗変化素子100の上部電極材料としては、Irを用いたが、IrとPtの合金電極等を用いてもよい。また、本実施の形態では、抵抗変化素子100の抵抗変化層つまり、遷移金属酸化物層として、タンタル酸化物TaOxの場合を例にして説明したが、抵抗変化層はタンタル酸化物に限ることなく、例えば、ハフニウム酸化物やジルコニウム酸化物など、上部電極端子を基準として下部電極端子に所定電圧例えば、第1の閾値電圧以上の電圧低抵抗化電圧パルスが印加された場合に低抵抗状態に遷移し、一方、下部電極端子を基準として上部電極端子に別の所定電圧例えば、第2の閾値電圧以上の電圧高抵抗化電圧パルスが印加された場合に高抵抗状態に遷移する、遷移金属酸化物であれば、本実施の形態と同様の作用効果が得られる。より詳しくは、本発明に係るフォーミング方法の対象となるメモリセルを構成する抵抗変化素子100の構造及び材料は次の通りである。つまり、図29に示すように、本実施の形態の抵抗変化素子100は、下部電極100aと、抵抗変化層100bと、上部電極100cを備えている。ここで、抵抗変化層100bは、酸素不足型の遷移金属酸化物で構成された第1の遷移金属酸化物層100b-1と、第1の遷移金属酸化物層100b-1よりも酸素不足度が小さい遷移金属酸化物で構成された第2の遷移金属酸化物層100b-2とが積層されて構成されている。本実施形態においては、その一例として、第1の遷移金属酸化物層100b-1としての第1の酸素不足型のタンタル酸化物層以下、第1のTa酸化物層と、第2の遷移金属酸化物層100b-2としての第2のタンタル酸化物層以下、第2のTa酸化物層とが積層されて構成されている。ここで、第2のTa酸化物層の酸素含有率は、第1のTa酸化物層の酸素含有率よりも高くなっている。言い換えると、第2のTa酸化物層の酸素不足度は、第1のTa酸化物層の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。抵抗変化層100bを構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタルTa、チタンTi、ハフニウムHf、ジルコニウムZr、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第1の遷移金属酸化物層100b-1としての第1のハフニウム酸化物層の組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第2の遷移金属酸化物層100b-2としての第2のハフニウム酸化物層の組成をHfOyとした場合にyがxの値よりも大である場合に、抵抗変化層100bの抵抗値を安定して高速に変化させることが確認できている。この場合、第2のハフニウム酸化物層の膜厚は、3~4nmが好ましい。また、ジルコニウム酸化物を用いる場合、第1のジルコニウム酸化物層の組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第2のジルコニウム酸化物層の組成をZrOyとした場合にyがxの値よりも大である場合に、抵抗変化層100bの抵抗値を安定して高速に変化させることが確認できている。この場合、第2のジルコニウム酸化物層の膜厚は、1~5nmが好ましい。なお、第1の遷移金属酸化物層100b-1を構成する第1の遷移金属と、第2の遷移金属酸化物層100b-2を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第2の遷移金属酸化物層100b-2は、第1の遷移金属酸化物層100b-1よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極100a及び上部電極100c間に印加された電圧は、第2の遷移金属酸化物層100b-2に、より多くの電圧が分配され、第2の遷移金属酸化物層100b-2中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第2の遷移金属酸化物層100b-2中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の遷移金属酸化物層100b-1に、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層100b-2にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第2の遷移金属酸化物層100b-2に第1の遷移金属酸化物層100b-1より標準電極電位が低い金属の酸化物を配置することにより、第2の遷移金属酸化物層100b-2中でより酸化還元反応が発生しやすくなる。上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第2の遷移金属酸化物層100b-2中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第2の遷移金属酸化物層100b-2側の上部電極100cに、下部電極100aを基準にして正の電圧を印加したとき、抵抗変化層100b中の酸素イオンが第2の遷移金属酸化物層100b-2側に引き寄せられて第2の遷移金属酸化物層100b-2中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第2の遷移金属酸化物層100b-2側の上部電極100cに、下部電極100aを基準にして負の電圧を印加したとき、第2の遷移金属酸化物層100b-2中の酸素イオンが第1の遷移金属酸化物層100b-1側に押しやられて第2の遷移金属酸化物層100b-2中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。酸素不足度がより小さい第2の遷移金属酸化物層100b-2に接続されている上部電極100cは、例えば、白金Pt、イリジウムIrなど、第2の遷移金属酸化物層100b-2を構成する遷移金属及び下部電極100aを構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極100cと第2の遷移金属酸化物層100b-2の界面近傍の第2の遷移金属酸化物層100b-2中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。また、本実施の形態では、1T1R型メモリセルの選択トランジスタとして、NMOSトランジスタを用いたが、PMOSトランジスタを用いても良い。その際には、PMOSトランジスタのソースが正電位に接続されるつまり、ドレインが抵抗変化素子と接続されるのが好ましい。より大きな電流駆動能力を確保するためである。また、本実施の形態では、スイッチ素子として選択トランジスタを用いたが、クロスポイントアレイでは、スイッチ素子として、双方向ダイオードを用いても良い。なお、本実施の形態では、フォーミング工程における負電圧パルスのパルス幅Tnを、通常データ書込み工程における高抵抗化電圧パルスのパルス幅Th、及び、低抵抗化電圧パルスのパルス幅Tlと同じ例えば、50nsに設定したが、これらのパルス幅Tn、Th、Tlは必ずしも一致している必要は無い。なお、本実施の形態では、通常の0、1データの書き込みにおいて、ワード線WL0電圧例えば、2.4V、低抵抗化電圧パルスの電圧VP例えば、-2.4V、及び高抵抗化電圧パルスの電圧VP例えば、2.4Vは、全て電圧の絶対値を同一に設定したが、必ずしも一致させる必要は無い。なお、フォーミング工程は、初回のデータの書き込みに先立って、1回行えばよいため、フォーミング用電源500を設けず、外部から直接フォーミング用電圧を印加しても良い。また、本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として実現できるだけでなく、抵抗変化型不揮発性記憶素子として実現できる。つまり、本発明は、図29に示される抵抗変化素子100と同様の構造を有するが、その特性として、1第2電極上記実施の形態における上部電極100cを基準として第1電極上記実施の形態における下部電極100aに対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、第1電極を基準として第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、2初期状態における非線形の電流電圧特性と、3初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流に応じて、指数関数的に当該フォーミングの完了時間が決まる特性と、4フォーミングにおいては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する抵抗変化型不揮発性記憶素子として実現することもできる。"