フリップフロップ回路と、試験モード時に、前記フリップフロップ回路に所定の値を設定すると共に前記フリップフロップ回路の保持する値を読み出すスキャンチェーンと、通常モード時に非動作で、試験モード時には、前記フリップフロップ回路の値が変化する場合に動作状態となり、前記フリップフロップ回路の値が変化するタイミングで非動作状態になる電流消費回路と、を備えることを特徴とする半導体装置。前記フリップフロップ回路と前記電流消費回路の電源線は共通で、前記フリップフロップ回路と前記電源線との接続ノードは、前記電流消費回路と前記電源線との接続ノードは近接している請求項1記載の半導体装置。前記電流消費回路は、前記フリップフロップ回路内に設けられる請求項1または2記載の半導体装置。前記電流消費回路は、発振回路と、前記フリップフロップ回路の入力データと出力データを比較する比較器と、を備え、前記発振回路は、前記比較器の出力、試験モードであることを示すモード信号およびクロックに応じて、動作状態と非動作状態の間で変化する請求項1から3のいずれか1項記載の半導体装置。前記電流消費回路の動作状態と非動作状態の消費電流の差は、前記フリップフロップ回路の保持する値の変化時の消費電流に応じて決定されている請求項1から4のいずれか1項記載の半導体装置。実施形態によれば、短時間且つ高効率で動作試験が行える半導体装置が実現される。本発明の第1の観点によれば、フリップフロップ回路と、試験モード時に、フリップフロップ回路に所定の値を設定すると共にフリップフロップ回路の保持する値を読み出すスキャンチェーンと、通常モード時に非動作で、試験モード時には、フリップフロップ回路の値が変化する場合に動作状態となり、値が変化するタイミングで非動作状態になる電流消費回路と、を備えることを特徴とする半導体装置が提供される。実施形態によれば、短時間且つ高効率で動作試験が行える半導体装置が、通常の設計方法を適用して容易に実現できる。実施形態を説明する前に、スキャンチェーンを有する半導体装置について説明する。図1は、スキャンチェーンを有する半導体装置の構成例を示す図である。図1に示すように、この半導体装置は、論理回路などを含む第1組合せ回路11および第2組合せ回路12と、フリップフロップ回路FF21A、21Bおよび21Cと、を有する。フリップフロップ回路FF21A、21Bおよび21Cは、選択回路セレクタ22A、22Bおよび22Cと、D型ラッチ23A、21Bおよび21Cと、を有する。実際の半導体装置は、多数の組合せ回路およびフリップフロップ回路を有するが、ここでは図示の関係で、2個の組合せ回路および3個のフリップフロップ回路のみを示している。通常モード時には、モードMODE信号は低Lになり、セレクタ22A、22Bおよび22Cは、第1組合せ回路11および第2組合せ回路12の出力をそれぞれ選択する。試験モード時には、MODE信号は高Hになり、セレクタ22A、22Bおよび22Cは、スキャン入力SIまたは前段のフリップフロップ回路の出力をそれぞれ選択する。セレクタ22A、22Bおよび22Cの出力は、D型ラッチ23A、21Bおよび21Cのデータ入力Dに入力される。D型ラッチ23A、21Bおよび21Cは、クロックCLOCKに応じて動作し、通常モード時には、第1組合せ回路11および第2組合せ回路12と協働して動作し、試験モード時には、スキャンチェーンを形成する。D型ラッチ23A、21Bおよび21Cの出力は、第1組合せ回路11および第2組合せ回路12に入力されると共に、後段のフリップフロップ回路のセレクタに入力される。スキャンチェーンを利用した半導体装置の動作試験テストは、シフト動作およびキャプチャ動作を有する。シフト動作時には、MODE信号をHとし、D型ラッチ23A、21Bおよび21Cは、シフトレジスタとして動作し、スキャン入力SIのデータを順次シフトし、所定サイクルシフトすることでフリップフロップ回路を所望の状態に設定できる。その状態で、MODE信号をLとすると、第1組合せ回路11、第2組合せ回路12、FF21A、21Bおよび21Cは、クロックに応じて通常動作を行う。通常動作を所定サイクル数行った後、再びMODE信号をHとしてシフト動作を行うとスキャン出力SOから、通常動作を所定サイクル数行った後のFF21A、21Bおよび21Cの保持するデータが読み出せる。読み出したデータを解析することにより、第1組合せ回路11、第2組合せ回路12、FF21A、21Bおよび21Cが正常に動作したかを判定できる。スキャンチェーンを利用した半導体装置の動作試験については広く知られているので、これ以上の説明は省略する。図2は、シフト動作時に発生する電源ノイズ波形の一例を示す図である。図1に示したスキャンチェーンの有する半導体装置のシフト動作時、テスト効率を高めるために、クロックに同期して同時に多数のフリップフロップ回路21A、21Bおよび21Cの保持するデータが0から1あるいは1から0に遷移させる。多数のフリップフロップ回路の状態が遷移した場合、大きな消費電流が発生し、半導体集積回路内部の電源電位図2ではVDD電位に、図2において参照番号2で示すような電源ノイズが発生する。電源電位が、動作可能下限電位を下まわると、誤動作が発生してシフト動作が正しく行えなくなり、各FFに設定するデータにエラーが発生する。そのため、スキャン出力の結果も所望の値でなくなるため、テスト結果は不良になる。シフト動作に伴って発生する電源ノイズを低減するのは、同時に遷移するFF数を減らせばよいが、同時に遷移するFF数を減らすことは、テストの非効率化につながる。また、消費電流を減らす回路対策は、テスト時の急激な電流変化に対してどの箇所でどのように対策すれば誤動作回避が可能であるかが明確でないため、現状では実際に行うことは難しい。以下に示す実施形態では、FFの動作率を減らすことなく、従来の効率化したテストパターンのままで、誤動作が回避できる半導体装置が実現される。実施形態の半導体装置は、フリップフロップFFに対応して、FFの値が変化する際の消費電流に応じた電流を予め消費している電流消費回路を設け、次のクロックでFFの値が変化する時には、クロックに同期して電流消費回路の動作を停止する。これにより、FFの保持する値の変化に伴う消費電流の増加と、電流消費回路の動作停止に伴う消費電流の減少が相殺して、発生する電源ノイズを抑制する。図3は、実施形態の半導体装置の構成を示す図である。図3に示すように、実施形態の半導体装置30は、チップ31に実装されている。実施形態の半導体装置は、論理回路32を有する。論理回路32内には、組合せ回路33と、第1フリップフロップ回路FF37Aと、第2フリップフロップ回路FF37Bと、が設けられている。ここでは、1個の組合せ回路33および2個のFF回路のみを示しているが、実際には多数の組合せ回路およびFF回路を有し、全体が協働して動作する。また、FF回路は、スキャンチェーンの一部を形成する。実施形態の半導体装置内には、高電位VDD電源線34と、低電位GND電源線35と、クロック信号線36が設けられている。実際には、多数の信号線が設けられているが、ここでは図示を省略している。多数の信号線には、スキャンデータ線、モードMODE信号線なども含まれる。実施形態の半導体装置のスキャンチェーンを形成するFF37Aおよび37Bは、内部に、電流消費回路電源ノイズキャンセル用回路38Aおよび38Bを有する。電流消費回路38Aおよび38Bは、スキャンチェーンを形成するすべてのフリップフロップ回路FFに対応して設けても、一部のFFに対応して設けてもよい。図3に示すように、電流消費回路38Aおよび38Bは、FF37Aおよび37Bの内部に設けられ、電流消費回路38Aおよび38Bの電源供給線は、FF37Aおよび37Bの電源供給線と共通である。なお、電流消費回路38Aおよび38Bは、FF37Aおよび37Bの近傍に設けることも可能であり、その場合には、FF37Aおよび37Bと電流消費回路37Aおよび37Bの電源供給線は、電源線34および35の近傍に接続ノードを有することが望ましい。例えば、電源線34および35が階層構造を有する場合には、FF37Aおよび37Bと電流消費回路37Aおよび37Bの電源供給線は、同じ階層の電源線の近傍のノードに接続される。さらに、これはクロックCLOCKについても同様であり、電流消費回路38Aおよび38Bへのクロック信号線と、FF37Aおよび37Bへのクロック信号線は、共通であるか、または分岐ノードからの配線長が短い。図4は、電流消費回路38を含むフリップフロップFF回路37の回路構成を示す図であり、FF37Aおよび37Bは、それぞれFF回路37の回路構成を有する。図4に示すように、フリップフロップ回路37は、選択回路セレクタ41と、D型ラッチ42と、電流消費回路38と、を有する。電流消費回路38は、比較器EXOR回路43と、インバータ44と、NANDゲート45と、直列に接続したインバータ列46と、を有する。セレクタ41およびD型ラッチ42は、図1で説明したように動作する。FF37からのスキャンデータ出力SOは、図1に示したように、D型ラッチ42の正出力Qを利用しても、図4において破線で示すようにD型ラッチ42の別の出力Qまたは/Qを利用してもよい。比較器43は、FF37へのスキャン入力SIとD型ラッチ42の出力Qを比較し、同じ値の場合にはLを、異なる値の場合にはHを出力する。言い換えれば、比較器43は、スキャン入力SIが、D型ラッチ42に保持されている値と異なる時に、Hを出力する。インバータ列46の最後尾の出力はNANDゲート45に入力され、NANDゲート45およびインバータ列46は、リング発振器を形成する。したがって、インバータ列46のインバータの個数は偶数であることが必要であり、設定する消費電流に応じて段数を決定する。NANDゲート45には、比較器43の出力、MODE信号、インバータ44の出力およびインバータ列46の最後尾の出力が入力される。NANDゲート45は、比較器43の出力、MODE信号およびインバータ44の出力がすべてHの時に、発振器として動作し、比較器43の出力、MODE信号およびインバータ44の出力のいずれかがLの時には固定状態となり、発振器としての動作を停止する。したがって、電流消費回路38は、スキャンモード時MODE信号=Hに、スキャン入力SIがD型ラッチ42に保持されている値と異なり、且つCLOCKがLの時に発振器として動作して大きな消費電流を発生する。電流消費回路38は、通常動作時MODE信号=Lの時、スキャン入力SIがD型ラッチ42に保持されている値と同じ時、またはCLOCKがHの時には発振器として動作せず、非常に小さな消費電流が発生するだけである。なお、ここでは、電流消費回路38内に、電流を消費する回路として発振器を形成した例を示したが、電流を消費する回路で高速で状態が切り換えられるのであればどのような回路でもよい。図5は実施形態の半導体装置における電流消費回路の動作と、電流消費回路の有無による半導体装置内部でのVDD電源線でのノイズキャンセル効果と、を電位波形で示したタイムチャートである。試験テストモード時には、MODE信号はHである。なお、通常動作時には、MODE信号はLである。スキャン入力SI、D型ラッチ42スキャン出力SOは、クロックCLOCKの立ち上がりに応じて変化し、比較器43の出力もクロックCLOCKの立ち上がりに応じて変化する。MODE信号=Hの状態で、スキャン入力SIがD型ラッチ42に保持されている値と異なる時比較器出力=H、CLOCK=Hの期間では、NANDゲート45の出力はHとなり、発振器は動作せず、インバータ列46の最後尾の出力はLになる。この状態で、CLOCK=Lの期間になると、NANDゲート45の出力はLになり、発振器が動作して、消費電流が発生する。前述のように、FF37D型ラッチ42は、CLOCKの立ち上がりに同期して、スキャン入力SIを取り込む。スキャン入力SIと保持している値が同じ時には状態が変化しないので大きな消費電流は発生しない。しかし、スキャン入力SIと保持している値が異なる時には状態が変化するので大きな消費電流が発生し、図5において電流消費回路無しの時のVDD電位波形のように電源ノイズ2が発生する。もし、電源ノイズによりVDD電位が動作可能下限電位を下回ると、誤動作が発生する。実施形態では、次のCLOCKの立ち上がりでFF37D型ラッチ42の保持する値が変化すると予測される場合には、比較器43の出力がHであり、CLOCKがHに変化する前のCLOCK=Lの期間に発振器が動作して大きな消費電流が発生している。この状態で、CLOCKがHに変化すると、FF37D型ラッチ42の保持する値が変化して大きな消費電流が発生するが、発振器は動作を停止するので、その分消費電流が減少する。FF37D型ラッチ42の保持する値の変化に伴う消費電流の増加と、発振器の動作停止に伴う消費電流の減少が相殺して、消費電流変化を抑制するので、電源ノイズ52を小さくできる。データ遷移が発生しないFF37では、比較器の出力によって発振器の動作が制御され、発振器は起動されない。なお、実施形態では、比較器43の出力がHの場合、CLOCKがLに変化する時点で、発振器が動作状態になり、電源ノイズ51が発生する。この時、FFはデータ保持状態のため、電流消費回路発振器の起動により発生した電源ノイズ51に対しては影響を受けない。電流消費回路は、あくまで試験モード時のみ動作し、通常モード時には非動作状態になるため、通常動作においては、電流消費回路の消費電流の影響はなく、試験時のノイズによる誤動作が発生しなければよい。以上説明したように、上記の一連の動作により、電源ノイズの原因となるシフト動作時のFFのデータ遷移のタイミングでの電力消費において、電流消費回路を搭載しない場合の急激な電流変動分の絶対値に対して、電流消費回路を起動させた場合は、予め電流消費回路で消費している電流がデータ遷移による必要電流に割り当てられることになり、変動を小さくすることができる。半導体装置全体で見ると、シフト動作の発生する各タイミングにおいてテストパターンの内容を問わず、データ遷移の発生するFFの消費電力に応じて電流消費回路が起動することとなり消費電流変動に適正なキャンセル機能が働く。電源を供給するテスタ側から見ても、急激な電流変動が回避される為、電源応答に問題はなくなり電源ノイズIRドロップ自体の発生が抑制され、誤動作の発生を回避できる。以上説明したように、スキャンチェーンを構成する全てのFFあるいは任意のFFにおいては、対応して設けられた電流消費回路が、シフト動作時のスキャンデータに応じて、各シフトタイミング毎に起動および停止が自動的に選択され、制御されることになる。そのため、該当のFFに対応して電流消費回路を配置するだけで、他の複雑な制御を一切必要としない。そのため、実施形態の半導体装置の設計は、これまでの設計手法をそのまま適用し、該当のFF内または近傍に電流消費回路を配置するだけでよい。図6は、電流消費回路を搭載する際の設計フローを示した図である。このフローは、CPUなどの処理部およびメモリなどの記憶部を有するコンピュータ上に実現されるCAD装置などを利用した設計に適用される。各FFの消費電力に応じた電流消費回路を搭載したFFを、RTL言語で記載したライブラリ61として準備する。ここで、これまでの設計と異なるのは、対象とするFFを選択することのみで、設計および開発における特別な作業は不要である。そして、これまでと同様に、論理合成処理62に基づくネットリスト63の作成、およびライブラリ64への格納を行う。そして、ネットリスト63およびライブラリ64に格納されたデータに基づいての試験設計DFT65を行い、レイアウトに関するネットリスト67、および試験データに関するネットリスト66の作成を行う。さらに、ネットリスト67からレイアウト69を作成し、ネットリスト66からテストパターン68を作成する。もし、FFのQ出力の論理により、組合せ回路部での消費電力の差の影響も考えられる場合には、事前に論理合成のNetlistの情報62から搭載する電流消費回路の性能に反映させる事もできる。以上説明したように、実施形態によれば、シフト動作時におけるFFのデータ遷移率やテストパターンの内容、あるいは回路規模によらず、データ遷移の起きるクロックのタイミングで発生する電流変動を動作範囲の許容内に抑制することができる。それにより、電源ノイズの影響を最小限に抑制しこれまでの効率化したテスト内容のまま誤動作を抑止することが可能となり、短時間且つ高効率な動作試験が実現できる。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。