複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、D/A変換用データとD/A変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ1水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、供給される第1のコンパレータ用クロック及びカウンタ用クロックに基づいて、第2のカウンタ用クロックと前記D/A変換用クロックを生成するクロック生成手段と、前記クロック生成手段により生成された前記第2のカウンタ用クロックを計数して1水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値を前記D/A変換用データとして前記ランプ信号生成手段へ出力する計数手段と、前記ゲート線に接続された前記画素部内の1ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの1ラインの各画素の画素値と、前記計数手段により生成された前記周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、前記複数のデータ線に対応して接続されており、1水平走査期間の開始毎にオンに制御され、前記ランプ信号生成手段により生成された前記ランプ信号を出力する複数のビデオスイッチと、前記一致パルスを前記クロック生成手段に入力された前記第1のコンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を前記複数のビデオスイッチのうち前記一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御された前記ビデオスイッチに接続されたデータ線を介して前記画素にオフに制御された時点の前記ランプ信号の信号値をサンプリング保持させる書き込み手段とを有することを特徴とする液晶表示装置。前記クロック生成手段は、供給される前記第1のコンパレータ用クロック及びカウンタ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、前記遅延回路手段から並列に出力される前記複数の遅延クロックのうち、第1の選択信号により選択した前記遅延クロックを前記第2のカウンタ用クロックとして出力し、第2の選択信号により選択した前記遅延クロックを前記D/A変換用クロックとして出力するデータ選択手段とを有することを特徴とする請求項1記載の液晶表示装置。従来の液晶表示装置では、最終的にランプ信号をサンプリングするタイミングは液晶パネル駆動素子401内のコンパレータに供給されるコンパレータ用CKにより決まるため、そのコンパレータ用CKとDAC403から出力されるランプ信号のタイミングの位相が一致していないと同じ画像データに対して異なるランプ信号電圧をサンプリングすることになり、画素毎やフレーム毎などに同一の画像データでも明るさが変るという事態になる可能性がある。ここで、カウンタ用CK及びコンパレータ用CKは液晶パネル駆動素子401の駆動周波数に応じて周波数を上げる必要がある。例えば、液晶パネル駆動素子401を60Hzで駆動するときは、DAC403が10ビットDACであるときにはカウンタ用CK及びコンパレータ用CKの周波数は約80MHzであり、120Hzで駆動するときには倍速となっているため、カウンタ用CK及びコンパレータ用CKの周波数は約160MHzとなる。このようにカウンタ用CK及びコンパレータ用CKの周波数が高くなると、コンパレータ出力をコンパレータ用CKでサンプリングするタイミングが難しくなる。よって、コンパレータ用CK又はカウンタ用CKの位相を調整する必要がある。この場合、コンパレータ用CKの位相を変えると、DAC403から出力されるランプ信号のサンプリング点が変わるため、基本的にはコンパレータ用CKの位相は調整できない。しかし、コンパレータ用CKの位相は液晶パネル駆動素子401内においてチップにより異なっている可能性があり、場合によってはロジック回路402での調整等が必要となる。しかしながら、従来の液晶表示装置におけるランプ信号発生回路においては、上記の調整が困難である。すなわち、図7に示した従来のランプ信号発生回路において、DAC403内部での遅延変動時間tck3は、液晶パネル駆動素子401と異なるDAC403での遅延変動時間であるため、液晶パネル駆動素子401内部と同様の遅延変動時間にはならない可能性がある。よって、DAC403の出力タイミングを決める5式の遅延時間t3と、そのDAC403から出力されてオペアンプ404を通して入力されるランプ信号を液晶パネル駆動素子401内部でサンプルホールドするタイミングを決める2式のコンパレータ用CKの遅延時間t2とは同様な遅延時間とはならず、タイミング調整が難しい。本発明は以上の点に鑑みなされたもので、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善した液晶表示装置を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示装置は、複数のゲート線と複数のデータ線との各交差部に、それぞれ液晶表示素子を備えた画素が複数配置された画素部と、D/A変換用データとD/A変換用クロックとに基づいて、最小階調値のレベル及び最大階調値のレベルの一方から他方へ1水平走査期間内でレベルが単調的に変化する周期的な傾斜波であるランプ信号を生成するランプ信号生成手段と、供給される第1のコンパレータ用クロック及びカウンタ用クロックに基づいて、第2のカウンタ用クロックとD/A変換用クロックを生成するクロック生成手段と、クロック生成手段により生成された第2のカウンタ用クロックを計数して1水平走査期間内で基準階調値を示す値が単調的に変化する周期的なカウンタ値を生成し、その周期的なカウンタ値をD/A変換用データとしてランプ信号生成手段へ出力する計数手段と、ゲート線に接続された画素部内の1ラインの各画素のそれぞれに対応して設けられており、表示するデジタル画像データの1ラインの各画素の画素値と、計数手段により生成された周期的なカウンタ値とを画素単位で比較し、両者が一致した時に一致パルスを出力する複数のコンパレータと、複数のデータ線に対応して接続されており、1水平走査期間の開始毎にオンに制御され、ランプ信号生成手段により生成されたランプ信号を出力する複数のビデオスイッチと、一致パルスをクロック生成手段に入力された第1のコンパレータ用クロックによりラッチしてオフ信号を生成し、そのオフ信号を複数のビデオスイッチのうち一致パルスを出力したコンパレータに対応して設けられたビデオスイッチに供給してオフに制御し、そのオフに制御されたビデオスイッチに接続されたデータ線を介して画素にオフに制御された時点のランプ信号の信号値をサンプリング保持させる書き込み手段とを有することを特徴とする。また、上記の目的を達成するため、本発明の液晶表示装置は、上記クロック生成手段を、供給される第1のコンパレータ用クロック及びカウンタ用クロックを互いに異なる複数の時間遅延して複数の遅延クロックを並列に出力する遅延回路手段と、遅延回路手段から並列に出力される複数の遅延クロックのうち、第1の選択信号により選択した遅延クロックを第2のカウンタ用クロックとして出力し、第2の選択信号により選択した遅延クロックをD/A変換用クロックとして出力するデータ選択手段とを有する構成としたことを特徴とする。本発明によれば、ランプ信号を生成するためのD/A変換用クロックとD/A変換用データとして、液晶パネル駆動素子内で使用するコンパレート用クロックと周期的なカウンタ値を用いることにより、液晶パネル駆動素子内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善することができる。次に、本発明の実施の形態について、図面を参照して説明する。図1は、本発明になる液晶表示装置の一実施の形態の概略ブロック図を示す。同図に示すように、本実施の形態の液晶表示装置100は、液晶パネル駆動素子110と、FPGA等の集積回路により構成されたロジック回路120と、D/A変換器DAC130と、オペアンプ140とから構成される。ロジック回路120は、コンパレータ用CK及びカウンタ用CK以下、これらをカウンタコンパレータ用CKともいうとを生成し、それを外部カウンタコンパレータ用CKとして液晶パネル駆動素子110に供給する。液晶パネル駆動素子110は、後述するように従来の液晶パネル駆動素子401とは異なり、ロジック回路120から外部カウンタコンパレータ用CKを入力として受け、それに基づいてDAC用CKとDAC用データとを生成してDAC130へ出力すると共に、コンパレータ用カウンタ出力を生成して内部のコンパレータへ出力する。DAC130は、DAC用CKでDAC用データをラッチすることでDAC用データのD/A変換信号であるランプ信号を生成してオペアンプ140へ出力する。オペアンプ140は、入力されたランプ信号を、液晶パネル駆動素子110への信号レベルとドライブ能力を調整するため増幅して液晶パネル駆動素子110に供給する。本実施の形態の液晶表示装置100は、液晶パネル駆動素子110において、デジタル画像データをD/A変換して画素に書き込むときに用いるランプ信号を生成するためのDAC130に、液晶パネル駆動素子110内で使用するコンパレート用クロックに同期したDAC用クロックを用い、かつ、カウント用CKをカウントして得られる周期的なカウンタ値をDAC用データとして用いることにより、液晶パネル駆動素子110内での位相の変動やチップ差などの影響を大幅に抑圧したランプ信号を生成し、階調精度を改善するものである。次に、液晶パネル駆動素子110について更に詳細に説明する。図2は、液晶パネル駆動素子110の一実施の形態のブロック図を示す。液晶パネル駆動素子110は、データラッチ111、カウンタコンパレータ用CK生成部112、シフトレジスタ及びコンパレータ113、ビデオスイッチ等からなる水平駆動回路114、2次元マトリクス状に規則正しく配置された複数の画素115と、垂直駆動回路116及び117を有する。データラッチ111は、aビットの表示すべきデジタル画像データDataを、1H周期の水平クロックhCKでラッチし、bビットのデジタル画像データとシフトクロックを生成してシフトレジスタ及びコンパレータ113に供給する。一方、カウンタコンパレータ用CK生成部112は、図1に示したロジック回路120から供給される外部カウンタコンパレータ用CKを入力として受け、その入力クロックに基づいてDAC用CK及びカウンタ用CKとを生成し、カウンタ用CKはシフトレジスタ及びコンパレータ113内のカウンタに供給し、DAC用CKは図1に示したDAC130に供給する。シフトレジスタ及びコンパレータ113は、内部にシフトレジスタ、コンパレータ及びカウンタを有している。シフトレジスタ及びコンパレータ113内のシフトレジスタは、データラッチ111から入力されるデジタル画像データの1ライン分を展開し、かつ、ラッチCKによりそれを一時保持した後、シフトレジスタ及びコンパレータ113内のコンパレータに並列に供給する。シフトレジスタ及びコンパレータ113内のコンパレータは、n本nは2以上の整数のデータ線列信号線に対応して各列毎に全部でn個設けられており、各々2つの入力端子のうち、一方の入力端子に上記のシフトレジスタからの1ラインの各画素値が別々に供給される。シフトレジスタ及びコンパレータ113内のカウンタは、カウンタコンパレータ用CK生成部112からのカウンタ用CKを計数して、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化する内部コンパレータ用カウンタ出力基準階調データを生成して、n個のコンパレータの各々2つの入力端子のうちの他方の入力端子に共通に供給する。これにより、n個のコンパレータは上記のシフトレジスタにより保持された画像データと上記の基準階調データとを1ラインの各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路114に供給する。水平駆動回路114は、データ線列信号線毎に接続されたビデオスイッチを有し、シフトレジスタ及びコンパレータ113内の各列毎のコンパレータから一致パルスが供給された時に、一致パルスを出力するコンパレータに対応して設けられた上記のビデオスイッチがオフとされ、ランプ信号をデータ線にサンプリングする構成である。画素115は、n本のデータ線列信号線D1~Dnと、m本のゲート線行走査線G1~Gmとの各交差部に設けられており、複数の画素115により画素部を構成しており、データ線を介してサンプリング入力される信号電圧を保持容量に保持した後、液晶表示素子の画素電極に供給する構成である。液晶表示素子は対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構成である。なお、画素115自体の構成は本実施の形態と直接の関係はないが、例えば本出願人が先に特開2009-223289号公報にて開示した構造の画素を用いてもよい。この画素は、2本のデータ線列信号線を一組とする複数組のデータ線と、複数本のゲート線行走査線との各交差部にそれぞれ配置され、2本のデータ線を介して正極性映像信号と負極性映像信号とが入力されて2つの保持容量に別々にサンプリング保持し、それら2つの保持電圧を垂直走査周期よりも短い所定の周期で交互に画素電極に印加する構成である。垂直駆動回路116及び117は、ゲート線G1~Gmに対して行選択信号を1水平走査期間1H周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い水平画素数が多いために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路116及び117によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。次に、図1及び図2の動作の概略について図3のタイミングチャートを参照して説明する。図1のロジック回路120は、図3Aに示す外部カウンタコンパレータ用CKを生成して液晶パネル駆動素子110に供給する。液晶パネル駆動素子110内のカウンタコンパレータ用CK生成部112は、入力された外部カウンタコンパレータ用CKに基づいて図3Bに示すカウンタ用CKを生成してシフトレジスタ及びコンパレータ113内のカウンタに供給すると共に、図3Gに示すDAC用CKを生成して図1のDAC130に供給する。なお、図示していないが、図3Aに示す外部カウンタコンパレータ用CKは、コンパレータ用CKとしてシフトレジスタ及びコンパレータ113内のコンパレータの出力をラッチするラッチパルスとして供給される。シフトレジスタ及びコンパレータ113内のカウンタは、図3Bに示すカウンタ用CKを計数して、図3Cに示す内部コンパレータ用カウンタ出力を生成してシフトレジスタ及びコンパレータ113内のコンパレータに供給する。なお、内部コンパレータ用カウンタ出力は、値が1H期間内で最小階調値から最大階調値まで1ずつ単調的に増加する周期的な基準階調データである。ここで、n本のデータ線毎に設けられたコンパレータのうち、あるコンパレータにおいて、そのコンパレータと同じ列の画素の値例えば2が図3Cに示す内部コンパレータ用カウンタ出力の値基準階調値と一致した場合、コンパレータからは図3Dに示すようなハイレベルの一致パルスが出力される。一方、水平駆動回路114内のn本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、一致パルスをコンパレータ用CKでラッチして得た図3Eに示すハイレベルのビデオスイッチオフOFF用信号が入力され、そのビデオスイッチがオフとされる。なお、各ビデオスイッチは水平走査期間の開始毎に同時にオンとされるが、上記のように絵柄によってオフタイミングが異なることもあり、同じ場合もある。一方、図1のDAC130は、カウンタコンパレータ用CK生成部112から図3Gに示すDAC用CKが入力されると共に、シフトレジスタ及びコンパレータ113内のカウンタから図3Fに示すDAC用データ上記の内部コンパレータ用カウンタ出力と同じが入力され、DAC用データの値をDAC用CKでラッチすることで段階的にレベルが増加する図3Hに示すランプ信号を生成している。このランプ信号は1H周期でレベルが単調増加する傾斜波である。そして、ビデオスイッチがオフとされると、そのオフ時点のランプ信号の電圧値が図3に矢印で示すようにサンプリングされて、そのビデオスイッチに接続されたゲート線を介して対応する画素内の保持容量に書き込まれる。ここで、ランプ信号をサンプリングするタイミングはビデオスイッチオフ信号が出力されるタイミングで、これはコンパレータ用クロック図3Aに示す外部カウンタコンパレータ用CKの立ち上がりにほぼ一致する。一方、DAC130から出力されるランプ信号が変化するタイミングはDAC用CKが立ち上がってからDAC130の内部の遅延で決まるタイミングである。従って、コンパレータ用クロックの立ち上がり時点とDAC用CKの立ち上がり時点の差を調整する必要がある。本実施の形態では、液晶パネル駆動素子110から出力される図3Fに示すDAC用データと同図Gに示すDAC用CKとは位相が合っているので、DAC130でのD/A変換によるアナログ電圧ランプ信号出力までの時間遅れが、実際にランプ信号をサンプリングするときの差となるが、それはDAC130で決まるほぼ固定の値となるので、CKのタイミングを一度調整すれば温度特性や電源の変動に対して問題が発生しにくくできる。次に、本実施の形態のランプ信号の生成の際のクロックの調整について更に詳細に説明する。図4は、図2の要部の一実施の形態のブロック図を示す。図4において、遅延調整部301は図2のカウンタコンパレータ用CK生成部112を構成しており、外部カウンタコンパレータ用CKに基づいて、DAC用CKとカウンタ用CKとを生成する。また、図4において、カウンタ302は、図2中のシフトレジスタ及びコンパレータ113内に設けられているpビット例えば、10ビットのカウンタで、DAC用データ及び内部コンパレータ用カウンタ出力を生成する。図4において、DAC用データを生成するためのカウンタ302は基本的には液晶パネル駆動素子110で用いるブロックのため、特に回路の追加は殆どなく、多少のタイミング調整等が必要になるが従来の回路からの増加はあまりない。図5は、遅延調整部301の一例のブロック図を示す。同図に示すように、遅延調整部301は、複数のインバータが縦続接続されたインバータチェーンからなる遅延回路3011と、遅延回路3011の並列出力クロックの中から所定のクロックを選択してカウンタ用CKとDAC用CKとを出力するデータセレクタ3012とからなる。次に、図4及び図5の遅延調整部301の動作について、図6のタイミングチャートを併せ参照して説明する。遅延調整部301は、図1のロジック回路120から図6Aに示す外部カウンタコンパレータ用CKが入力され、図5の遅延回路3011により複数のインバータの各々の所定の遅延時間単位で遅延された複数の遅延カウンタコンパレータ用CKを生成してデータセレクタ3012に並列に供給する。データセレクタ3012は、遅延回路3011から並列に入力される複数の遅延カウンタコンパレータ用CKの中から、例えばqビットのカウンタ用CK選択信号により指定された遅延時間のCKを選択して図6Bに示すカウンタ用CKとして出力すると共に、例えばrビットのDAC用CK選択信号により指定された遅延時間のCKを選択してDAC用CKとして出力する。図4のカウンタ302は、遅延調整部301から出力されたカウンタ用CKをカウントして図6Cに示すような内部コンパレータ用カウンタ出力を生成して、図2に示したシフトレジスタ及びコンパレータ113内のn個のコンパレータの各々2つある一方の比較端子に共通に供給する。n個のコンパレータは2つある他方の比較端子には、1ラインのn画素の各画素値が個別に供給され、画素単位で画素値と内部コンパレータ用カウンタ出力との比較を行い、両者が一致したコンパレータから図6Dに示す一致パルスを出力する。この一致パルスは、コンパレータ用CKでコンパレータ出力をラッチしたパルスである。図6Dは図3Dと同じ一致パルスで、画素値2で一致したコンパレータからの一致パルスを示している。図2の水平駆動回路114内のn本のデータ線毎に設けられたビデオスイッチのうち、上記の一致パルスを出力するコンパレータに対応するビデオスイッチに、図6Eに示すように、一致パルスをコンパレータ用CKでラッチして得たハイレベルのオフOFF用信号が入力され、そのビデオスイッチがオフとされる。一致パルスが出力されてからビデオスイッチがオフとされるまでには、コンパレータ用CKの内部遅延により遅延が生じる。また、図4のカウンタ302は、上記の内部コンパレータ用カウンタ出力と同じ信号を図6Fに示すDAC用データとして図1のDAC130へ出力する。また、図4の遅延調整部301は、図5のデータセレクタ3012から図6Gに示すようにDAC用CKを図1のDAC130へ出力する。DAC130は、上記のDAC用CKの立ち上がり毎にDAC用データをラッチして図6Hに示すような階段波形のランプ信号を生成する。前述したように、水平駆動回路114内のビデオスイッチがオフとされると、そのオフ時点のランプ信号がサンプリングされて、オフされたビデオスイッチがデータ線を介して接続されている画素に書き込まれる。この画素に書き込まれるサンプリングされたランプ信号の電圧値は、デジタル画像データの画素値をD/A変換したアナログ値である。ここで、本実施の形態では、液晶パネル駆動素子110の内部のカウンタ用CKの遅延時間t1と、コンパレータ用CKの遅延時間t2とは1式、2式と同様になり、3式と4式も成り立つ状態である。一方、本実施の形態では、DAC用CKの遅延時間t5は、次式で表わされる。t5=t0td2tck46td2:DAC用CKの遅延時間調整用tck4:DAC用CKの全体の遅延時間温度特性、電源電圧変動による変動遅延含むDAC用CKの遅延時間t5は、コンパレータ用CKと同一の液晶パネル駆動素子110内での遅延時間であるため、その遅延時間変動分はコンパレータ用CKのそれと同様となり、DAC用CKとコンパレータ用CKとはほぼ同じ位相を保つことになる。DAC130の出力タイミングt6は、6式と5式とから次式で表わされる。t6=t0td2tck4tck37この中でクロックの変動としてはDAC130内部での遅延変動時間tck3のみがDAC用CKとコンパレータ用CKの位相差となることになり、従来より調整は改善する。このように、本実施の形態では、コンパレータ用カウンタ出力はコンパレータ用CKによりラッチされるのであるが、コンパレータ用カウンタ出力の位相はカウンタ用CKに応じて変化するため、液晶パネル駆動素子110内部でのコンパレータ用カウンタ出力とカウンタ用CKとの遅延を考慮し、液晶パネル駆動素子110内の遅延調整部301によりカウンタ用CKを遅延することにより、コンパレータ用CKを調整しなくてもコンパレータ用カウンタ出力を正しくラッチすることができるようにしている。また、本実施の形態では、外部のDAC130内部での遅延を考慮して液晶パネル駆動素子110内でランプ信号をサンプルホールドするタイミングに正しく合わせて、DAC130からランプ信号が出力されるように、液晶パネル駆動素子110内の遅延調整部301によりDAC用CKを調整しているため、温度特性や電源電圧の変動による問題を殆ど考慮する必要がない。なお、本発明は上記の実施の形態に限定されるものではなく、例えばランプ信号は最小階調値のレベルから最大階調値のレベルに単調的に変化する周期的な傾斜波であるように説明したが、最大階調値のレベルから最小階調値のレベルに単調的に変化する周期的な傾斜波であってもよい。