第1N型エピタキシャル層が形成される半導体基板を提供し;前記第1N型エピタキシャル層上に開口を有するハードマスク層を形成し;P型バリア形状を形成するために、前記半導体基板を露出するまで、前記開口に沿って前記第1N型エピタキシャル層をエッチングし;前記P型バリア形状に、前記第1N型エピタキシャル層と同一厚さを有するP型バリア層を形成し;前記ハードマスク層を除去し;前記第1N型エピタキシャル層および前記P型バリア層上に、第2N型エピタキシャル層を形成し;前記第2N型エピタキシャル層上にゲートを、当該ゲートの両側の前記第2N型エピタキシャル層にソースを、前記ゲートおよびソースに対応して前記半導体基板の背面上にドレインを形成する、ことを含むVDMOS装置の製造方法。前記第1N型エピタキシャル層のための部材は、5μmおよび20μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項1に記載のVDMOS装置の製造方法。前記P型バリア層のための部材は、10Ωcmおよび20Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項1に記載のVDMOS装置の製造方法。前記第2N型エピタキシャル層のための部材は、3μmおよび5μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項1に記載のVDMOS装置の製造方法。前記P型バリア層を形成する工程は、選択的エピタキシャル処理である、請求項1に記載のVDMOS装置の製造方法。前記ハードマスクのための部材は、酸化シリコン、窒化シリコンおよび低温酸化からなる群から選択される、請求項1に記載のVDMOS装置の製造方法。前記第2N型エピタキシャル層のドーピング濃度およびドーピング型は、前記第1N型エピタキシャル層のそれと同一である、請求項1に記載のVDMOS装置の製造方法。半導体基板と、前記半導体基板上の第1N型エピタキシャル層と、を含むVDMOS装置であって、前記第1N型エピタキシャル層の両側に積層され、前記第1N型エピタキシャル層の厚さと同一厚さを有するP型バリア層と;前記第1N型エピタキシャル層および前記P型バリア層上の第2N型エピタキシャル層と;前記第2N型エピタキシャル層上のゲートと;前記ゲートの両側の前記第2N型エピタキシャル層のソースと;前記ゲートおよびソースに対応した、前記半導体基板の背面上のドレインと、をさらに含むVDMOS装置。前記第1N型エピタキシャル層のための部材は、5μmおよび20μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項8に記載のVDMOS装置。前記P型バリア層のための部材は、10Ωcmおよび20Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項8に記載のVDMOS装置。前記第2N型エピタキシャル層のための部材は、3μmおよび5μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである、請求項8に記載のVDMOS装置。本発明は、良好な均一性を有し、工程が簡略であり、制御が容易であり、低製造コストを有する、VDMOS装置を製造する方法を提供する。上記必要性のために、本発明により、VDMOS装置を製造する方法が提供される。当該方法は、第1N型エピタキシャル層が形成される半導体基板を提供し;前記第1N型エピタキシャル層上に開口を有するハードマスク層を形成し;P型バリア形状を形成するために、前記半導体基板まで、前記開口に沿って前記第1N型エピタキシャル層をエッチングし;前記P型バリア形状に、前記第1N型エピタキシャル層と同一厚さのP型バリア層を形成し;前記ハードマスク層を除去し;前記第1N型エピタキシャル層および前記P型バリア層上に、第2N型エピタキシャル層を形成し;前記第2N型エピタキシャル層上にゲートを形成し、当該ゲートの両側の前記第2N型エピタキシャル層にソースを形成し、前記ゲートおよびソースに対応して半導体基板の背面上にドレインを形成する、ことを含む。選択的に、前記第1N型エピタキシャル層のための部材は、5μmおよび20μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。選択的に、前記P型バリア層のための部材は、10Ωcmおよび20Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。選択的に、前記第2N型エピタキシャル層のための部材は、3μmおよび5μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。選択的に、前記P型バリア層を形成する工程は、選択的エピタキシャル処理である。選択的に、前記ハードマスクのための部材は、酸化シリコン、窒化シリコンおよび低温酸化から選択されうる。選択的に、前記第2N型エピタキシャル層のドーピング濃度およびドーピング型は、前記第1N型エピタキシャル層のそれと同一である。対応して、本発明は、半導体基板と、当該半導体基板上の第1N型エピタキシャル層とを含むVDMOS装置を提供し、当該VDMOS装置は、さらに、前記第1N型エピタキシャル層の両側に積層され、前記第1N型エピタキシャル層の厚さと同一厚さを有するP型バリア層と;前記第1N型エピタキシャル層および前記P型バリア層上の第2N型エピタキシャル層と;前記第2N型エピタキシャル層上のゲートと;前記ゲートの両側の前記第2N型エピタキシャル層のソースと;前記ゲートおよびソースに対応した、前記半導体基板の背面上のドレインと、を含む。選択的に、前記第1N型エピタキシャル層のための部材は、5μmおよび20μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。選択的に、前記P型バリア層のための部材は、10Ωcmおよび20Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。選択的に、前記第2N型エピタキシャル層のための部材は、3μmおよび5μm間の範囲の厚さ、30Ωcmおよび60Ωcm間の範囲の抵抗率を有するエピタキシャル単結晶シリコンである。従来技術と比較して、本開示は、次の利点を有する。N型エピタキシャル層に隣接して両側のP型バリア層は、N型エピタキシャル層をエッチングすることによって形成され、上記方法は、高エネルギーイオン注入、複数回のイオン注入および高温アニーリングによらずに一度で良好な均一性を有するP型バリア層を形成する。上記方法は、工程が単純であり、制御が容易であり、VDMOS装置の製造コストを低減する。本発明の上記およびその他の目的、特徴並びに利点をより明確かつ容易に理解するために、以下に本発明の実施形態が図面と合わせて記載される。以下、本開示は、本発明の異なる構造についての複数の実施形態または実施例を提供する。その開示を簡略化するために、特定の実施形態の要素および設定が、以下に述べられる。そのような記載は例示に過ぎず、本発明を限定する意図ではないことは明らかである。さらに、参照番号および文字は、本発明の異なる実施形態において繰り返し使用される。そのような繰返しは、簡略化および明確化の目的のためであって、実施形態/設定の関連性を示すのではない。さらに、本発明は、様々な特定の工程および部材の例を提供するが、当業者であれば、その他の工程および/または部材の応用可能性の思想を有するであろう。下記記載では、第1要素が第2要素上に位置する構造は、第1および第2要素が直接的に接触している場合、または、第1および第2要素間にその他の要素が位置しており、したがって第1および第2要素が直接的に接触していない場合を含む。VDMOS装置の伝導電圧降下を減少し、チャンネル抵抗を改善するために、従来技術は、第1N型エピタキシャル層のドーピング濃度を増加し、当該第1N型エピタキシャル層の両側にP型バリア層を形成し、P型バリア層の厚さは、第1N型エピタキシャル層の厚さと同一である。従来技術によれば、第1N型エピタキシャル層は、複数のエピタキシー工程によって形成され、ここで、厚さが第1N型エピタキシャル層の厚さの一部であるサブエピタキシャル層が、各エピタキシー工程において形成される。サブエピタキシャル層が形成された後、サブエピタキシャル層の両側にサブバリア層を形成するために、第1N型エピタキシャル層がサブエピタキシャル層によって構成されて、サブエピタキシャル層の両側のサブバリア層がP型バリア層を構成するまで、所定の傾斜角度たとえば45度でサブエピタキシャル層上においてP型イオン注入が実行される。注入されたイオンの活性化を確証するために、P型イオン注入工程は、通常、高温アニーリング工程に続く。従来技術は、複数のイオン注入工程および高温アニーリング工程を組み入れるので、VDMOS装置を製造する方法は複雑であり、制御が困難であり、さらにVDMOS装置を製造するコストが高い。第1N型エピタキシャル層がエッチングされた後、その両側に同一厚さを有するP型バリア層が形成されることが発明者によって研究された。それから、第2N型エピタキシャル層が、第1N型エピタキシャル層およびP型バリア層上に形成され、VDMOS装置が第2N型エピタキシャル層において形成される。この方法は、簡略化されていて制御が容易であり、これから形成されたVDMOS装置は、安定的な特性を有し、製造コストは低減される。本発明に係るVDMOS装置を製造するための方法のフロー表示である図5を参照すると、本方法は以下を含む:その上に第1N型エピタキシャル層が形成される半導体基板を提供するステップS1;第1N型エピタキシャル層上に開口を有するハードマスク層を形成するステップS2;P型バリア形状を形成するために、半導体基板が露出するまで開口に沿って第1N型エピタキシャル層をエッチングするステップS3;P型バリア形状において第1N型エピタキシャル層の厚さと同一厚さを有するP型バリア層を形成するステップS4;ハードマスク層を除去するステップS5;第1N型エピタキシャル層およびP型バリア層上において、第2N型エピタキシャル層を形成するステップS6;第2N型エピタキシャル層上のゲート電極と、当該ゲートの反対側に配置される第2N型エピタキシャル層の一部におけるソース電極と、ゲートおよびソースに対応して半導体基板の背面上のドレイン電極とを形成するステップS7。本発明の技術は、下記実施形態を組み込むことによって詳細に述べられる。図6~12を参照すると、図6~12は、本発明のVDMOS装置を製造するための方法による断面構造である。まず、図6を参照して、半導体基板200が提供される。一実施形態として、半導体基板200の導電型はN型である。第1N型エピタキシャル層201が、半導体基板200上に形成される。第1N型エピタキシャル層201用の部材は、30Ω‐cmから60Ω‐cmの範囲の抵抗率および5μmから20μmの厚さを有するエピタキシャル単結晶シリコンである。ドープ不純物は、1E13cm-2から1E15cm-2の範囲のドーピング濃度のヒ素である。図6を参照すると、第1N型エピタキシャル層201上に、酸化シリコンまたは窒化シリコンから選択されうるハードマスク層202を堆積する。本発明の一実施形態として、ハードマスク層202のための部材は、300Åおよび500Å間の厚さ範囲の酸化シリコンから選択され、その形成方法は、熱酸化または低温酸化である。本発明のその他の実施形態として、ハードマスク層202の部材は窒化シリコンから選択され、その厚さ範囲は500Åおよび3500Å間であり、その形成方法は低圧蒸着である。ハードマスク層202は窒化シリコンであるので、ハードマスク層202および第1N型エピタキシャル層201の間には、ハードマスク層202および第1N型エピタキシャル層201の間の圧力を和らげるために、20Åから100Åの厚さのバッファ酸化層がある。図7を参照すると、ハードマスク層202上にフォトレジストパターン203を形成する。フォトレジストパターン203は、ハードマスク層202の一部を覆う。フォトレジストパターン203によって覆われていないハードマスク層202の一部を除去するために、ハードマスク層202に開口dを形成するように、フォトレジストパターン203をマスクとして使用してドライエッチング処理を実行する。図示として、2つの開口dの間のハードマスク層202の一部のみが示されている。好ましい一実施形態として、図8を参照すると、ハードマスク層202の開口dが形成された後、ハードマスク層202のエッチング用のものと同じ機器を使用することで、開口dに沿って半導体基板200までエッチングしてP型バリア形状215形成し、フォトレジストパターン203は維持される。製品が空気に露出される時間が減少され、微粒子汚染が軽減される。図9を参照すると、フォトレジストパターン203を除去するために、ウェットエッチング工程が実行される。続いて、P型バリア層204が、第1N型エピタキシャル層201の厚さと同一厚さを有するP型バリア形状215に形成される。P型バリア層204を形成する工程は、選択的エピタキシャル処理である。P型バリア層204のための部材は、10Ω‐cmから20Ω‐cmの抵抗率のエピタキシャル単結晶シリコンである。その他の実施形態として、開口がハードマスク層に形成された後、ウェットエッチング工程を実行して、フォトレジストパターンを除去できる。続いて、P型バリア形状を形成するために、半導体基板まで開口に沿って、ドライエッチング工程を実行する。P型バリア層はP型バリア形状内に形成され、P型バリア層のための部材はエピタキシャル多結晶シリコンであり、その抵抗率は10Ω‐cmから20Ω‐cmである。図10を参照すると、ハードマスク層202を除去するためにエッチング工程が実行され、したがって残りの第1N型エピタキシャル層201が露出され、第2N型エピタキシャル層205がそれから第1N型エピタキシャル層201およびP型バリア層204上に形成される。第2N型エピタキシャル層205のための部材は、エピタキシャル単結晶シリコンであり、その厚さ範囲は3μmおよび5μm間であり、その抵抗率範囲は30Ω‐cmおよび60Ω‐cm間である。第2N型エピタキシャル層205は、第1N型エピタキシャル層201と同様のエピタキシャル成長パラメータを用いて形成される。したがって、第2N型エピタキシャル205の抵抗率、ドーピング濃度、ドーピング型は、第1N型エピタキシャル201のそれと同一でありうる。図10を参照すると、上記工程により、第1N型エピタキシャル層201と反対の導電型で同一厚さを有するP型バリア層204が、第1N型エピタキシャル層201の両側に形成される。P型バリア層204の抵抗率の設定は、従来技術におけるP型バリア層のドーピング濃度および抵抗率に従って調整される。従来技術における複数エピタキシャル処理、複数イオン注入および高温アニーリング処理に比較して、P型バリア層は、一処理のみにより形成されるので、処理工程が減少され、処理の複雑さが低減し、VDMOS装置のための製造コストが減少される。図11を参照すると、第2N型エピタキシャル層205上に、酸化層が積層される。ゲート誘電層211を形成するために、酸化層がエッチングされる。ゲート誘電層211の幅は、ゲート誘電体層211下の第2N型エピタキシャル層205の幅よりも大きい。ゲート誘電体層211の厚さ範囲は、30Åおよび1000Å間である。多結晶シリコンがゲート誘電体層211上に形成され、1000Åおよび4000Å間の厚さ範囲の多結晶シリコンゲート層208を形成するようにエッチングされる。さらに、図11を参照すると、ゲート誘電体層211および多結晶シリコンゲート層208の両側に位置する第2N型エピタキシャル層205中に、Pウェル注入によってPウェル207が形成される。Pウェル207は、P型バリア層204および第1N型エピタキシャル層205に接触し、Pウェル207の幅は、Pウェル207下のP型バリア層204の幅よりも大きい。例示の実施形態として、Pウェルのための注入要素はホウ素、三フッ化ホウ素であり、注入エネルギー範囲は40keおよびV80keV間であり、ドース範囲は1E12cm-2および1E13cm-2間である。続いて、Pウェル207中にN型高ドープイオン注入を実行することによって、N型高ドープ領域206が形成される。N型高ドープイオン注入のための注入要素はリン、ヒ素であり、注入エネルギー範囲は50keVおよび130keV間であり、ドース範囲は1E15cm-2および2E16cm-2である。さらに、図12を参照すると、ソース金属層210をN型高ドープ領域206上に、ゲート金属層209を多結晶シリコンゲート層208上にそれぞれ形成するために、金属化処理が実行される;多結晶シリコンゲート層208およびN型高ドープ領域206に対応して、半導体基板200の背面上にドレイン金属層212を形成するために、背面薄層化処理および背面金属化処理が半導体基板200上においてさらに実行される。背面とは、VDMOS装置が形成される半導体基板200の面とは反対の面を意味する。多結晶シリコンゲート層208およびゲート金属層209は共に、VDMOS装置のゲート電極Gを構成する;N型高ドープ領域206およびソース金属層210は共に、VDMOS装置のソース電極Sを構成する;そして、半導体基板200およびドレイン金属層212は共に、VDMOSのドレイン電極Dを構成する。対応して、図12を参照すると、本発明によれば、以下のVDMOS装置が提供される。当該装置は、N型半導体基板200、半導体基板200上の第1N型エピタキシャル層201、第1N型エピタキシャル層201の両側のそれと同一厚さを有するP型バリア層204;第1N型エピタキシャル層201およびP型エピタキシャル層204上の第2N型エピタキシャル層205;第2N型エピタキシャル層205上のVDMOSのソース電極S、ソース電極Sの両側の第2N型エピタキシャル層205のゲート電極G、半導体基板200の背面上でありゲート電極Gおよびソース電極S下のVDMOSのドレイン電極Dを含む。背面とは、VDMOS装置が形成される半導体基板200の側とは反対の側を意味する。Pウェル207、Pウェル207中のN型高ドープ領域206、N型高ドープ領域206上のソース電極層210は共に、ソース電極Sを構成する。第2N型エピタキシャル層205上の多結晶シリコンゲート層208および多結晶シリコンゲート層208上のゲート金属層209は共に、ゲート電極Gを構成する。半導体基板200および半導体基板200の背面上のドレイン金属層212は共に、ドレイン電極Dを構成する。Pウェル207は、第1N型エピタキシャル層201およびP型バリア層204に接触し、Pウェル207の幅は、P型バリア層204の幅よりも大きい。本実施形態では、第1N型エピタキシャル層201のための部材は、エピタキシャル単結晶シリコンであり、5μmおよび20μm間の厚さ範囲、30Ω‐cmおよび60Ω‐cm間の抵抗率範囲を有する。P型バリア層204のための部材は、エピタキシャル単結晶シリコンであり、その抵抗率は10Ω‐cmおよび20Ω‐cm間である。第2N型エピタキシャル層205のための部材は、エピタキシャル単結晶シリコンであり、その厚さ範囲は3μmおよび5μm間であり、その抵抗率範囲は30Ω‐cmおよび60Ω‐cm間である。本発明に係るVDMOS装置の製造方法は、絶縁ゲートバイポーラトランジスタを製造するためにも用いられうる。一実施形態として、本方法は、第1N型エピタキシャル層がその上に形成された半導体基板を提供し;第1N型エピタキシャル層上に開口を有するハードマスク層を形成し;P型バリア形状を形成するために、半導体基板まで開口に沿って第1N型エピタキシャル層をエッチングし;第1N型エピタキシャル層と同一厚さを有するP型バリア層をP型バリア形状に形成し;ハードマスク層を除去し;第1N型エピタキシャル層およびP型バリア層上に第2N型エピタキシャル層を形成し;第2N型エピタキシャル層上にゲートを形成し、ゲートの両側の第2N型エピタキシャル層にソースを形成し、ゲートおよびソースに対応して半導体基板の背面上にドレインを形成すること含む。ソースを形成する前に、半導体基板の背面上に、P型高ドープイオン注入を実行することが必要とされる。背面とは、VDMOS装置が形成される半導体基板の面とは反対の面を意味する。上記のように、本発明により、VDMOS装置およびそれを製造する方法が提供される。本方法は、第1N型エピタキシャル層の両側にP型バリア層を直接形成するので、VDMOS装置を製造する工程を減少し、VDMOS装置を製造するコストを低減する。本方法は、絶縁ゲートバイポーラトランジスタを製造するためにも用いられうる。上記のように好ましい実施形態を通じて本発明が記載されたが、本発明を限定するものではない。該当技術分野におけるいかなる者も、本発明の思想および範囲から逸脱することなく、上記方法および技術内容に基づいて可能な変更および修正を行うことができるであろう。したがって、本発明の技術的解決法から逸脱しない、本発明の技術的本質に基づいたいかなる修正、同等なものおよび変更も、本発明の請求の範囲に含まれる。