基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置の動作方法において、選択されたメモリブロックのサブブロックのうちで選択されたサブブロックからデータを読み出し、前記選択されたサブブロックの読み出しに応答して前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることを含み、前記選択されたメモリブロックの各サブブロックは独立的に消去されることを特徴とする動作方法。前記選択されたサブブロックの読み出しに応答して、前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、前記選択されたメモリブロックのサブブロックのうちで特定サブブロックにデータが書き込まれた後、前記選択されたメモリブロックで実行された読み出し回数が基準値に到逹すれば、前記特定サブブロックをリフレッシュすることを含むことを特徴とする請求項1に記載の動作方法。前記選択されたサブブロックの読み出しに応答して、前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、前記選択されたメモリブロックのサブブロックのうちで特定サブブロックのデータをバックアップし、前記特定サブブロックを消去することを含むことを特徴とする請求項1に記載の動作方法。前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックにデータをバックアップすることは、前記特定サブブロックのデータを読み出し、前記読み出されたデータを前記メモリブロックのサブブロックのうちで1つに書き込むことを含むことを特徴とする請求項3に記載の動作方法。前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックにデータをバックアップすることは、前記特定サブブロックのデータを読み出し、前記読み出されたデータを前記選択されたメモリブロックのサブブロックのうちで1つに書き込むことを含むことを特徴とする請求項3に記載の動作方法。前記特定サブブロックを消去することは、前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの残りのワードラインをフローティングし、前記基板に消去電圧を印加することを含むことを特徴とする請求項3に記載の動作方法。前記ワードライン消去電圧は接地電圧であることを特徴とする請求項6記載の動作方法。前記消去電圧は高電圧であることを特徴とする請求項6記載の動作方法。前記特定サブブロックを消去することは、前記特定サブブロックと前記特定サブブロックに隣接した少なくとも1つのサブブロックとの間に提供される少なくとも1つのダミーワードラインに中間電圧を印加することをさらに含むことを特徴とする請求項6に記載の動作方法。前記中間電圧は前記ワードライン消去電圧及び前記消去電圧の間のレベルを有することを特徴とする請求項9記載の動作方法。前記特定サブブロックを消去することは、前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの残りのワードラインにワードライン消去禁止電圧を印加し、前記基板に消去電圧を印加することを含むことを特徴とする請求項3に記載の動作方法。基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含むメモリセルアレイと、ワードラインを通じて前記メモリブロックに接続されるデコーダと、ビットラインを通じて前記メモリブロックに接続される読み出し及び書き込み回路とを含み、各メモリブロックは前記基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去されることを特徴とする不揮発性メモリ装置。各サブブロック内のメモリセルは前記基板と交差する方向に沿って第1距離だけ離隔されて提供され、前記基板と交差する方向に沿って隣接したサブブロックの境界面に提供されるメモリセルは、前記基板と交差する方向に沿って前記第1距離より長い第2距離だけ離隔されて提供されることを特徴とする請求項12に記載の不揮発性メモリ装置。各サブブロックにおいて、前記基板と交差する方向に沿って一番目及び最後のメモリセルは各々第1大きさを有し、残りのメモリセルは各々前記第1大きさより小さい第2大きさを有することを特徴とする請求項12に記載の不揮発性メモリ装置。前記基板上の特定メモリセル及び前記特定メモリセル上に前記基板と交差する方向に沿って積層されたメモリセルは1つのストリングを構成し、前記ストリングのメモリセルのチャンネルは前記基板と交差する方向に沿って共通的に連結されることを特徴とする請求項12に記載の不揮発性メモリ装置。基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されるコントローラとを含み、各メモリブロックは前記基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去され、前記コントローラは前記メモリブロックのうちで選択されたメモリブロックの読み出し回数によって前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成されることを特徴とするメモリシステム。前記選択された基板の選択されたサブブロックにデータが書き込まれた後、前記選択されたメモリブロックの読み出し回数が基準値に到逹する時、前記サブコントローラは前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成されることを特徴とする請求項16に記載のメモリシステム。前記選択されたメモリブロックのサブブロックのうちで特定サブブロックがリフレッシュされる時、前記コントローラは前記特定サブブロックのデータを読み出し、前記読み出されたデータを前記メモリブロックのサブブロックのうちの1つに書き込むように構成されることを特徴とする請求項16に記載のメモリシステム。各メモリブロックで、前記基板と交差する方向に沿って隣接するサブブロックの間に少なくとも1つのダミーメモリセルが提供されることを特徴とする請求項16に記載のメモリシステム。前記不揮発性メモリ装置及び前記コントローラは、半導体ドライブSSD、SolidStateDriveを構成することを特徴とする請求項16に記載のメモリシステム。本発明の目的は、向上した動作速度及び向上した信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の動作方法、そして不揮発性メモリ装置を含むメモリシステムを提供することにある。基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む本発明の実施形態による不揮発性メモリ装置の読み出し方法は、選択されたメモリブロックのサブブロックのうちで選択されたサブブロックからデータを読み出し、選択されたサブブロックの読み出しに応答して選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることを含み、選択されたメモリブロックの各サブブロックは独立的に消去される。実施形態として、選択されたサブブロックの読み出しに応答して、選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、選択されたメモリブロックのサブブロックのうちの特定サブブロックにデータが書き込まれた後、選択されたメモリブロックで実行された読み出し回数が基準値に到逹すれば、特定サブブロックをリフレッシュすることを含む。実施形態として、選択されたサブブロックの読み出しに応答して、選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、選択されたメモリブロックのサブブロックのうち特定サブブロックのデータをバックアップし、特定サブブロックを消去することを含む。実施形態として、選択されたメモリブロックのワードラインのうちで特定サブブロックにデータをバックアップすることは、特定サブブロックのデータを読み出し、読み出されたデータをメモリブロックのサブブロックのうちで1つに書き込むことを含む。実施形態として、選択されたメモリブロックのワードラインのうちで特定サブブロックにデータをバックアップすることは、特定サブブロックのデータを読み出し、読み出されたデータを選択されたメモリブロックのサブブロックのうちで1つに書き込むことを含む。実施形態として、特定サブブロックを消去することは、選択されたメモリブロックのワードラインのうち特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの残りのワードラインをフローティングし、基板に消去電圧を印加することを含む。実施形態として、ワードライン消去電圧は接地電圧である。実施形態として、消去電圧は高電圧である。実施形態として、特定サブブロックを消去することは、特定サブブロックと特定サブブロックに隣接した少なくとも1つのサブブロックとの間に提供される少なくとも1つのダミーワードラインに中間電圧を印加することをさらに含む。実施形態として、中間電圧はワードライン消去電圧及び消去電圧の間のレベルを有する。実施形態として、特定サブブロックを消去することは、選択されたメモリブロックのワードラインのうち特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの残りのワードラインにワードライン消去禁止電圧を印加し、基板に消去電圧を印加することを含む。本発明の実施形態による不揮発性メモリ装置は、基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含むメモリセルアレイと、ワードラインを通じてメモリブロックに接続されるデコーダと、ビットラインを通じてメモリブロックに接続される読み出し及び書き込み回路とを含み、各メモリブロックは基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去される。実施形態として、各サブブロック内のメモリセルは基板と交差する方向に沿って第1距離だけ離隔されて提供され、基板と交差する方向に沿って隣接したサブブロックの境界面に提供されるメモリセルは基板と交差する方向に沿って第1距離より長い第2距離だけ離隔されて提供される。実施形態として、各サブブロックにおいて、基板と交差する方向に沿って一番目及び最後のメモリセルは各々第1大きさを有し、残りのメモリセルは各々第1大きさより小さい第2大きさを有する。実施形態として、基板上の特定メモリセル及び特定メモリセル上に基板と交差する方向に沿って積層されたメモリセルは1つのストリングを構成し、ストリングのメモリセルのチャンネルは基板と交差する方向に沿って共通的に連結される。本発明の実施形態によるメモリシステムは、基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置と、不揮発性メモリ装置を制御するように構成されるコントローラとを含み、各メモリブロックは基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去され、コントローラはメモリブロックのうちで選択されたメモリブロックの読み出し回数によって選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成される。実施形態として、選択された基板の選択されたサブブロックにデータが書き込まれた後、選択されたメモリブロックの読み出し回数が基準値に到逹する時、サブコントローラは選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成される。実施形態として、選択されたメモリブロックのサブブロックのうち特定サブブロックがリフレッシュされる時、コントローラは特定サブブロックのデータを読み出し、読み出されたデータをメモリブロックのサブブロックのうちの1つに書き込むように構成される。実施形態として、各メモリブロックで、基板と交差する方向に沿って隣接するサブブロックの間に少なくとも1つのダミーメモリセルが提供される。実施形態として、不揮発性メモリ装置及びコントローラは半導体ドライブSSD、SolidStateDriveを構成する。本発明の実施形態によれば、メモリブロックは複数のサブブロックで構成され、サブブロック単位で消去が実行される。マージmergeの単位が減少するので、向上した動作速度を有する不揮発性メモリ装置、不揮発性メモリ装置の動作方法、そして不揮発性メモリ装置を含むメモリシステムが提供される。本発明の他の実施形態によれば、サブブロックにデータが書き込まれた後、メモリブロックの読み出し回数によってサブブロックがリフレッシュされる。同一のメモリブロック内の他のサブブロックの読み出し回数が考慮されるので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。本発明の他の実施形態によれば、隣接したサブブロックの境界面にダミーメモリセルが提供される。ダミーメモリセルに接続されたダミーワードラインに中間電圧が印加されるので、サブブロックの間のカップリングが減少する。したがって、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。本発明の他の実施形態によれば、隣接したサブブロックの境界面に提供されるメモリセルの間の距離は各サブブロック内のメモリセルの間の距離より長い。サブブロックの間のカップリングが減少するので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。本発明の他の実施形態によれば、サブブロックの外郭に提供されるメモリセルの大きさはサブブロックの内部に提供されるメモリセルの大きさより大きい。サブブロックの外郭に提供されるメモリセル及びチャンネルの間のカップリングが強化されるので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。同じ構成要素は同じ参照番号を利用して引用する。類似の構成要素は類似の参照番号を利用して引用する。図1は、本発明の実施形態によるメモリシステム1000を示すブロック図である。図1を参照すれば、メモリシステム1000は不揮発性メモリ装置100及びコントローラ500を含む。不揮発性メモリ装置100はデータを格納するように構成される。不揮発性メモリ装置は図2を参照してさらに詳細に説明する。コントローラ500はホストHost及び不揮発性メモリ装置100に接続される。ホストからの要請に応答して、コントローラ500は不揮発性メモリ装置100をアクセスするように構成される。例えば、コントローラ500は不揮発性メモリ装置100の読み出し、書き込み、消去、そして背景background動作を制御するように構成される。コントローラ500は不揮発性メモリ装置100とホストとの間にインターフェースを提供するように構成される。コントローラ500は不揮発性メモリ装置100を制御するファームウエアfirmwareを駆動するように構成される。コントローラ500は内部バス510、プロセッサ520、RAM530RandomAccessMemory、ホストインターフェース540、エラー訂正ブロック550、メモリインターフェース560を含む。内部バス510はコントローラ500の構成要素の間にチャンネルを提供する。プロセッサ520はコントローラ500のあらゆる動作を制御するように構成される。例えば、プロセッサ520はコントローラ500で駆動されるファームウエア、コードなどを駆動するように構成される。例えば、プロセッサ520は不揮発性メモリ装置100を制御するファームウエア、コードなどを駆動するように構成される。RAM530はプロセッサ520の動作メモリ、不揮発性メモリ装置100とホストとの間のキャッシュメモリ、そして不揮発性メモリ装置100とホストとの間のバッファメモリのうちの少なくとも1つとして利用される。ホストインターフェース540はホストとコントローラ500との間のデータ交換を実行するプロトコルを含む。例示的に、ホストインターフェース540はUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そしてIDEIntegratedDriveElectronicsプロトコルなどのような多様なインターフェースプロトコルのうちの少なくとも1つを通じて外部ホストと通信するように構成される。エラー訂正ブロック550はエラー訂正コードECC;errorcorrectingcodeを含む。エラー訂正ブロック550はエラー訂正コードを利用して不揮発性メモリ装置100から読み出されたデータのエラーを検出し、訂正するように構成される。メモリインターフェース560は不揮発性メモリ装置200とインターフェーシングする。例えば、メモリインターフェースはNANDインターフェースまたはNORインターフェースを含む。コントローラ500及び不揮発性メモリ装置100は1つの半導体装置に集積化することができる。例示的に、コントローラ500及び不揮発性メモリ装置100は1つの半導体装置に集積して、メモリカードを構成する。例えば、コントローラ500及び不揮発性メモリ装置100は1つの半導体装置に集積化してPCカードPCMCIA;personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標カードCF、スマートメディアカードSM、SMC、メモリスティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルフラッシュストレージUFSなどのようなメモリカードを構成する。コントローラ500及び不揮発性メモリ装置100は1つの半導体装置に集積して半導体ドライブSSD;SolidStateDriveを構成する。半導体ドライブSSDは半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム1000が半導体ドライブSSDとして利用される場合、メモリシステム1000に接続されたホストの動作速度は画期的に改善される。他の例として、メモリシステム1000は、コンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、EブックE-book、PMPportablemultimediaplayer、ポータブルゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、DMBDigitalMultimediaBroadcasting再生機、3次元受像機3-dimensionaltelevision、デジタル音声録音機digitalaudiorecorder、デジタル音声再生機digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生機digitalpictureplayer、デジタルビデオレコーダdigitalvideorecorder、デジタルビデオプレーヤdigitalvideoplayer、データセンタdatacenterのストレージstorage、情報を無線環境で送受信することができる装置、ホームネットワークを構成する多様な電子装置のうちの1つ、コンピュータネットワークを構成する多様な電子装置のうちの1つ、テレマティクスネットワークを構成する多様な電子装置のうちの1つ、RFID装置、またはコンピューティングシステムを構成する多様な構成要素のうちの1つなどのような電子装置の多様な構成要素のうちの1つに提供される。例示的に、不揮発性メモリ装置100またはメモリシステム1000は多様な形態にパッケージ化して実装することができる。例えば、不揮発性メモリ装置100またはメモリシステム1000は、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのような方式でパッケージ化して実装される。図2は、図1の不揮発性メモリ装置100を示すブロック図である。図2を参照すれば、不揮発性メモリ装置100は、メモリセルアレイ110、アドレスデコーダ120、読み出し及び書き込み回路130、データ入出力回路140、制御ロジック150を含む。メモリセルアレイ110はワードラインWL及び選択ラインSLを通じてアドレスデコーダ120に接続され、ビットラインBLを通じて読み出し及び書き込み回路130に接続される。メモリセルアレイ110は複数のメモリセルを含む。例えば、メモリセルアレイ100は基板と交差する方向に沿って積層された複数のメモリセルを含む。例示的に、メモリセルアレイ110はセル当たり1つまたはそれ以上のビットを格納することができる複数のメモリセルで構成される。アドレスデコーダ120はワードラインWL及び選択ラインSLを通じてメモリセルアレイ110に接続される。アドレスデコーダ120は制御ロジック150の制御に応答して動作するように構成される。アドレスデコーダ120は外部からアドレスADDRを受信する。アドレスデコーダ120は受信されたアドレスADDRのうち行アドレスをデコーディングするように構成される。アドレスデコーダ120はワードラインWLのうちデコーディングされた行アドレスに対応するワードラインを選択する。アドレスデコーダ120は選択ラインSLのうちデコーディングされた行アドレスに対応する選択ラインを選択する。例示的に、アドレスデコーダ120がダミーワードラインDWL図示せずを通じてメモリセルアレイ110に追加的に接続される時、アドレスデコーダ120はダミーワードラインDWL図示せずのうちデコーディングされた行アドレスに対応するダミーワードラインをさらに選択することができる。アドレスデコーダ120は受信されたアドレスADDRのうち列アドレスをデコーディングするように構成される。アドレスデコーダ120はデコーディングされた列アドレスを読み出し及び書き込み回路130に伝達する。例示的に、アドレスデコーダ120は行アドレスをデコーディングする行デコーダ、列アドレスをデコーディングする列デコーダ、受信されたアドレスADDRを格納するアドレスバッファを含むことができる。読み出し及び書き込み回路130はビットラインBLを通じてメモリセルアレイ110に接続され、データラインDLを通じてデータ入出力回路140に接続される。読み出し及び書き込み回路130は制御ロジック150の制御に応答して動作する。読み出し及び書き込み回路130はアドレスデコーダ120からデコーディングされた列アドレスを受信する。デコーディングされた列アドレスを利用して、読み出し及び書き込み回路130はビットラインBLを選択する。例示的に、読み出し及び書き込み回路130はデータ入出力回路140からデータを受信し、受信されたデータをメモリセルアレイ110に書き込む。読み出し及び書き込み回路130はメモリセルアレイ110からデータを読み出し、読み出されたデータをデータ入出力回路140に伝達する。読み出し及び書き込み回路130はメモリセルアレイ110の第1格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ110の第2格納領域に書き込む。例えば、読み出し及び書き込み回路130はコピーバックcopy-back動作を実行する。例示的に、読み出し及び書き込み回路130はページバッファまたはページレジスタ、列選択回路などのような構成要素を含むことができる。他の例として、読み出し及び書き込み回路130は感知増幅器、書き込みドライバ、列選択回路などのような構成要素を含むことができる。データ入出力回路140はデータラインDLを通じて読み出し及び書き込み回路130に接続される。データ入出力回路140は制御ロジック150の制御に応答して動作する。データ入出力回路140は外部とデータDATAを交換するように構成される。データ入出力回路140は外部から伝達されるデータDATAをデータラインDLを通じて読み出し及び書き込み回路130に伝達するように構成される。データ入出力回路140は読み出し及び書き込み回路路からデータラインDLを通じて伝達されるデータDATAを外部に出力するように構成される。例示的に、データ入出力回路140はデータバッファのような構成要素を含むことができる。制御ロジック150はアドレスデコーダ120、読み出し及び書き込み回路130、データ入出力回路140に接続される。制御ロジック150は不揮発性メモリ装置100のあらゆる動作を制御するように構成される。制御ロジック150は外部から伝達される制御信号CTRLに応答して動作する。制御ロジック150は電圧生成器151を含む。例えば、電圧生成器151は高電圧を生成するように構成される。例示的に、電圧生成器151によって生成された電圧はアドレスデコーダ120を通じてワードラインWLに伝達することができる。アドレスデコーダ120とメモリセルアレイ110との間にダミーワードラインDWL図示せずが追加的に提供される時、電圧生成器151によって生成された電圧はダミーワードラインDWL図示せずにさらに伝達することができる。電圧生成器151によって生成された電圧はメモリセルアレイ110に伝達することができる。例えば、電圧生成器151によって生成された電圧はメモリセルアレイ110の基板に伝達することができる。図3は、図2のメモリセルアレイ110を示すブロック図である。図3を参照すれば、メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは3次元構造または垂直構造を有する。例えば、各メモリブロックBLKは第1~第3方向に沿って伸長された構造物を含む。例えば、各メモリブロックBLKは第2方向に沿って伸長された複数のNANDストリングNSを含む。例えば、第1及び第3方向に沿って複数のNANDストリングNSが提供される。各NANDストリングNSはビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、ワードラインWL、共通ソースラインCSLに接続される。各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、共通ソースラインCSLに接続される。メモリブロックBLK1~BLKzは図4を参照してさらに詳細に説明する。例示的に、メモリブロックBLK1~BLKzは図2に示したアドレスデコーダ120によって選択される。例えば、アドレスデコーダ120はメモリブロックBLK1~BLKzのうちでデコーディングされた行アドレスに対応するメモリブロックBLKを選択するように構成される。図4は、図3のメモリブロックBLK1~BLKzのうちの1つのBLKiの第1実施形態を示す斜視図である。図5は、図4のメモリブロックBLKiのII線に沿って切断した断面図である。図4及び図5を参照すれば、メモリブロックBLKiは第1~第3方向に沿って伸長された構造物を含む。先ず、基板111が提供される。例示的に、基板111は第1タイプ例えば、第1導電型conductivetypeを有するウェルwellである。例えば、基板111はホウ素B、Boronのような3族元素が注入されて形成されたpウェルである。例えば、基板111はnウェル内に提供されるポケットpウェルである。以下、基板111はpタイプのウェルまたはpタイプのポケットウェルと仮定する。しかし、基板111の導電型はpタイプに限定されない。基板111上に第1方向に沿って伸長された複数のドーピング領域311~314が提供される。例えば、複数のドーピング領域311~314は基板111と異なる第2タイプ例えば、第2導電型conductivetypeを有する。例えば、複数のドーピング領域311~314はnタイプを有する。以下、第1~第4ドーピング領域311~314はnタイプを有すると仮定する。しかし、第1~第4ドーピング領域311~314の導電型はnタイプに限定されない。第1及び第2ドーピング領域311、312の間の基板111の領域上に、第1方向に沿って伸長される複数の絶縁物質112が第2方向に沿って順次に提供される。例えば、複数の絶縁物質112は第2方向に沿って特定の距離だけ離隔されて提供される。例示的に、絶縁物質112はシリコン酸化物SiliconOxideのような絶縁物質を含む。第1及び第2ドーピング領域11、312の間の基板111の領域上に、第1方向に沿って順次に配置され、第2方向に沿って絶縁物質112を貫通する複数のピラー113が提供される。例示的に、複数のピラー113は絶縁物質112を貫通して基板111と接触する。例示的に、各ピラー113は複数の物質で構成される。例えば、各ピラー113の表面層114は第1タイプを有するシリコン物質を含む。例えば、各ピラー113の表面層114は基板111と同一のタイプを有するシリコン物質を含む。以下、各ピラー113の表面層114はpタイプのシリコンを含むと仮定する。しかし、各ピラー113の表面層114はpタイプのシリコンを含むことに限定されない。各ピラー113の内部層115は絶縁物質で構成される。例えば、各ピラー113の内部層115はシリコン酸化物SiliconOxideのような絶縁物質を含む。例えば、各ピラー113の内部層115はエアギャップairgapを含むことができる。第1及び第2ドーピング領域311、312の間の領域で、絶縁物質112、ピラー113、そして基板111の露出した表面に沿って絶縁膜116が提供される。例示的に、第2方向に沿って最後の絶縁物質112の第2方向の方の露出面に提供される絶縁膜116は除去することができる。例示的に、絶縁膜116の厚さは絶縁物質112の間の距離の1/2より小さい。すなわち、絶縁物質112のうち第1絶縁物質の下部面に提供された絶縁膜116と、第1絶縁物質下部の第2絶縁物質の上部面に提供された絶縁膜116との間に、絶縁物質112及び絶縁膜116以外の物質を配置することができる領域が提供される。第1及び第2ドーピング領域311、312の間の領域で、絶縁膜116の露出した表面上に第1導電物質211~291が提供される。例えば、基板111に隣接した絶縁物質112と基板111との間に第1方向に沿って伸長される第1導電物質211が提供される。さらに詳細には、基板111に隣接した絶縁物質112の下部面の絶縁膜116と基板111との間に、第1方向に伸長される第1導電物質211が提供される。絶縁物質112のうち特定絶縁物質の上部面の絶縁膜116と特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜116との間に、第1方向に沿って伸長される第1導電物質が提供される。例示的に、絶縁物質112の間に、第1方向に伸長される複数の第1導電物質221~281が提供される。例示的に、第1導電物質211~291は金属物質である。例示的に、第1導電物質211~291はポリシリコンなどのような導電物質である。第2及び第3ドーピング領域312、313の間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供される。例示的に、第2及び第3ドーピング領域312、313の間の領域で、第1方向に伸長される複数の絶縁物質112、第1方向に沿って順次に配置され、第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出した表面に提供される絶縁膜116、そして第1方向に沿って伸長される複数の第1導電物質212~292が提供される。第3及び第4ドーピング領域313、314の間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供される。例示的に、第3及び第4ドーピング領域312、313の間の領域で、第1方向に伸長される複数の絶縁物質112、第1方向に沿って順次に配置され、第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出した表面に提供される絶縁膜116、そして第1方向に沿って伸長される複数の第1導電物質213~293が提供される。複数のピラー113上にドレイン320が各々提供される。例示的に、ドレイン320は第2タイプでドーピングされたシリコン物質を含む。例えば、ドレイン320はnタイプでドーピングされたシリコン物質を含む。以下で、ドレイン320はnタイプのシリコン物質を含むと仮定する。しかし、ドレイン320はnタイプのシリコン物質を含むことに限定されない。例示的に、各ドレイン320の幅は対応するピラー113の幅より大きいことがある。例えば、各ドレイン320は対応するピラー113の上部面にパッド形状に提供することができる。例示的に、各ドレイン320は対応するピラー113の表面層114の一部まで延長することができる。ドレイン320上に、第3方向に伸長された第2導電物質331~333が提供される。第2導電物質331~333は第1方向に沿って特定の距離だけ離隔されて配置される。第2導電物質331~333の各々は対応する領域のドレイン320と接続される。例示的に、ドレイン320及び第3方向に伸長された第2導電物質333は各々コンタクトプラグcontactplugを通じて接続されている。例示的に、第2導電物質331~333は金属物質である。例示的に、第2導電物質331~333はポリシリコンなどのような導電物質である。以下、第1導電物質211~291、212~292、213~293の高さが定義される。第1導電物質211~291、212~292、213~293は基板111から順次に第1~第9高さを有すると定義される。すなわち、基板111と隣接した第1導電物質211~213は第1高さを有する。第2導電物質331~333と隣接した第1導電物質291~293は第9高さを有する。第1導電物質211~291、212~292、213~293のうち特定導電物質の基板111からの順序が増加するほど、第1導電物質の高さは増加する。図4及び図5において、各ピラー113は絶縁膜116及び複数の第1導電物質211~291、212~292、213~293と共にストリングを形成する。例えば、各ピラー113は絶縁膜116の隣接した領域及び第1導電物質211~291、212~292、213~293のうち隣接した領域とともにNANDストリングNSを形成する。NANDストリングNSは複数のトランジスタ構造TSを含む。トランジスタ構造TSは図6を参照してさらに詳細に説明する。図6は、図5のトランジスタ構造TSを示す断面図である。図4~図6を参照すれば、絶縁膜116は第1~第3サブ絶縁膜117、118、119を含む。ピラー113のpタイプのシリコンを含む表面層114はボディーbodyとして動作する。ピラー113に隣接した第1サブ絶縁膜117はトンネリング絶縁膜として動作する。例えば、ピラー113に隣接した第1サブ絶縁膜117は熱酸化膜を含む。第2サブ絶縁膜118は電荷格納膜として動作する。例えば、第2サブ絶縁膜118は電荷捕獲層として動作する。例えば、第2サブ絶縁膜118は窒化膜または金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜などを含む。第1導電物質233に隣接した第3サブ絶縁膜119はブロッキング絶縁膜として動作する。例示的に、第1方向に伸長された第1導電物質233と隣接した第3サブ絶縁膜119は単一層または多層で形成することができる。第3サブ絶縁膜119は第1及び第2サブ絶縁膜117、118より高い誘電率を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜などであり得る。第1導電物質233はゲートまたは制御ゲートとして動作する。すなわち、ゲートまたは制御ゲートとして動作する第1導電物質233、ブロッキング絶縁膜として動作する第3サブ絶縁膜119、電荷格納膜として動作する第2サブ絶縁膜118、トンネリング絶縁膜として動作する第1サブ絶縁膜117、ボディーとして動作するpタイプのシリコンを含む表面層114はトランジスタまたはメモリセルトランジスタ構造を形成する。例示的に、第1~第3サブ絶縁膜117~119はONOoxide-nitride-oxideを構成することができる。以下、ピラー113のpタイプのシリコンを含む表面層114は第2方向のボディーとして動作すると定義される。メモリブロックBLKiにおいて、1つのピラー113は1つのNANDストリングNSに対応する。メモリブロックBLKiは複数のピラー113を含む。すなわち、メモリブロックBLKiは複数のNANDストリングNSを含む。さらに詳細には、メモリブロックBLKiは第2方向または基板と垂直な方向に伸長された複数のNANDストリングNSを含む。各NANDストリングNSは第2方向に沿って積層される複数のトランジスタ構造TSを含む。各NANDストリングNSの複数のトランジスタ構造TSのうちの少なくとも1つはストリング選択トランジスタSSTとして動作する。各NANDストリングNSの複数のトランジスタ構造TSのうちの少なくとも1つは接地選択トランジスタGSTとして動作する。ゲートまたは制御ゲートは第1方向に伸長された第1導電物質211~291、212~292、213~293に対応する。すなわち、ゲートまたは制御ゲートは第1方向に伸長されてワードラインWL、そして少なくとも2つの選択ラインSL例えば、少なくとも1つのストリング選択ラインSSL及び少なくとも1つの接地選択ラインGSLを形成する。第3方向に伸長された第2導電物質331~333はNANDストリングNSの一端に接続される。例示的に、第3方向に伸長された第2導電物質331~333はビットラインBLとして動作する。すなわち、1つのメモリブロックBLKiにおいて、1つのビットラインBLに複数のNANDストリングが接続される。第1方向に伸長された第2タイプのドーピング領域311~314がNANDストリングの他端に提供される。第1方向に伸長された第2タイプのドーピング領域311~314は共通ソースラインCSLとして動作する。要約すれば、メモリブロックBLKiは基板111に垂直な方向第2方向に伸長された複数のNANDストリングNSを含み、1つのビットラインBLに複数のNANDストリングNSが接続されるNANDフラッシュメモリブロック例えば、電荷捕獲型として動作する。図4~図6において、第1導電物質211~291、212~292、213~293は9個の層に提供されると説明した。しかし、第1導電物質211~291、212~292、213~293は9個の層に提供されることに限定されない。例えば、第1導電物質はメモリセルを形成する少なくとも8個の層、そして選択トランジスタを形成する少なくとも2個の層に提供することができる。第1導電物質はメモリセルを構成する少なくとも16個の層、そして選択トランジスタを形成する少なくとも2個の層に提供することができる。また、第1導電物質はメモリセルを形成する複数の層、そして選択トランジスタを形成する少なくとも2個の層に提供することができる。例えば、第1導電物質はダミーメモリセルを形成する層にも提供することができる。図4~図6において、1つのビットラインBLに3個のNANDストリングNSが接続されると説明した。しかし、1つのビットラインBLに3個のNANDストリングNSが接続されることに限定されない。例示的に、メモリブロックBLKiにおいて、1つのビットラインBLにm個のNANDストリングNSが接続することができる。この時、1つのビットラインBLに接続されるNANDストリングNSの数だけ、第1方向に伸長される第1導電物質211~291、212~292、213~293の数及び共通ソースラインCSLとして動作するドーピング領域311~314の数も調節される。図4~図6において、第1方向に伸長された1つの第1導電物質に3個のNANDストリングNSが接続されると説明した。しかし、1つの第1導電物質に3個のNANDストリングNSが接続されることに限定されない。例えば、1つの第1導電物質にn個のNANDストリングNSを接続することができる。この時、1つの第1導電物質に接続されるNANDストリングNSの数だけ、第3方向に伸長される第2導電物質331~333の数も調節される。図4~図6に示したように、ピラー113の第1及び第3方向による断面積は基板111に近接するほど減少させることができる。例えば、工程上の特性または誤差によって、ピラー113の第1及び第3方向による断面積を変えることができる。例示的に、ピラー113はエッチングによって形成されたホールにシリコン物質及び絶縁物質のような物質が提供されて形成される。エッチングされる深さが増加するほど、エッチングによって形成されるホールの第1及び第3方向による面積を減少させることができる。すなわち、ピラー113の第1及び第3方向による断面積は基板111に近接するほど減少させることができる。図7は、図4~図6を参照して説明したメモリブロックBLKiの第1実施形態による等価回路BLKi_1を示す回路図である。図4~図7を参照すれば、第1ビットラインBL1と共通ソースラインCSLとの間にNANDストリングNS11~NS31が提供される。第2ビットラインBL2と共通ソースラインCSLとの間にNANDストリングNS12、NS22、NS32が提供される。第3ビットラインBL3と共通ソースラインCSLとの間にNANDストリングNS13、NS23、NS33が提供される。第1~第3ビットラインBL1~BL3は第3方向に伸長された第2導電物質331~333に各々対応する。各NANDストリングNSのストリング選択トランジスタSSTは対応するビットラインBLと接続される。各NANDストリングNSの接地選択トランジスタGSTは共通ソースラインCSLと接続される。各NANDストリングNSのストリング選択トランジスタSSTと接地選択トランジスタGSTとの間にメモリセルMCが提供される。以下、行及び列単位でNANDストリングNSが定義される。1つのビットラインに共通接続されたNANDストリングNSは1つの列を形成する。例えば、第1ビットラインBL1に接続されたNANDストリングNS11~NS31は第1列に対応する。第2ビットラインBL2に接続されたNANDストリングNS12~NS32は第2列に対応する。第3ビットラインBL3に接続されたNANDストリングNS13~NS33は第3列に対応する。1つのストリング選択ラインSSLに接続されるNANDストリングNSは1つの行を形成する。例えば、第1ストリング選択ラインSSL1に接続されたNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に接続されたNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に接続されたNANDストリングNS31~NS33は第3行を形成する。各NANDストリングNSで、高さが定義される。例示的に、各NANDストリングNSで、接地選択トランジスタGSTの高さは1であると定義される。接地選択トランジスタGSTに隣接したメモリセルMC1の高さは2であると定義される。ストリング選択トランジスタSSTの高さは9として定義される。ストリング選択トランジスタSSTに隣接したメモリセルMC6の高さは8として定義される。メモリセルMCの接地選択トランジスタGSTからの順序が増加するほど、メモリセルMCの高さは増加する。すなわち、第1~第3メモリセルMC1~MC3は各々第2~第4高さを有すると定義される。ダミーメモリセルDMCは第5高さを有すると定義される。第4~第6メモリセルMC4~MC6は各々第6~第8高さを有すると定義される。同一の行のNANDストリングNSは接地選択ラインGSLを共有する。相異なる行のNANDストリングNSは接地選択ラインGSLを共有する。第1高さを有する第1導電物質211~213が互いに接続されて接地選択ラインGSLを形成する。同一の行のNANDストリングNSの同一の高さのメモリセルMCはワードラインWLを共有する。同一の高さを有し、相異なる行に対応するNANDストリングNSのワードラインWLは共通接続される。すなわち、同一の高さのメモリセルMCはワードラインWLを共有する。第2高さを有する第1導電物質221~223が共通接続されて第1ワードラインWL1を形成する。第3高さを有する第1導電物質231~233が共通接続されて第2ワードラインWL2を形成する。第4高さを有する第1導電物質241~243が共通接続されて第3ワードラインWL3を形成する。第5高さを有する第1導電物質251~253が共通接続されてダミーワードラインDWLを形成する。第6高さを有する第1導電物質261~263が共通接続されて第4ワードラインWL4を形成する。第7高さを有する第1導電物質271~273が共通接続されて第5ワードラインWL5を形成する。第8高さを有する第1導電物質281~283が共通接続されて第6ワードラインWL6を形成する。同一の行のNANDストリングNSはストリング選択ラインSSLを共有する。相異なる行のNANDストリングNSは相異なるストリング選択ラインSSL1、SSL2、SSL3に各々接続される。第1~第3ストリング選択ラインSSL1~SSL3は各々第9高さを有する第1導電物質291~293に対応する。以下、第1ストリング選択トランジスタSST1は第1ストリング選択ラインSSL1に接続されたストリング選択トランジスタSSTとして定義される。第2ストリング選択トランジスタSST2は第2ストリング選択ラインSSL2に接続されたストリング選択トランジスタSSTとして定義される。第3ストリング選択トランジスタSST3は第3ストリング選択ラインSSL3に接続されたストリング選択トランジスタSSTとして定義される。共通ソースラインCSLはNANDストリングNSに共通接続される。例えば、第1~第4ドーピング領域311~314が互いに接続されて共通ソースラインCSLを形成する。図7に示したように、同一の高さのワードラインWLは共通接続されている。したがって、特定高さのワードラインWLが選択される時、選択されたワードラインWLに接続されたすべてのNANDストリングNSが選択される。相異なる行のNANDストリングNSは相異なるストリング選択ラインSSLに接続されている。したがって、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、同一のワードラインWLに接続されたNANDストリングNSのうち非選択行のNANDストリングNSは対応するビットラインから電気的に分離し、そして選択行のNANDストリングNSは対応するビットラインに電気的に接続することができる。すなわち、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、NANDストリングNSの行を選択することができる。そして、ビットラインBL1~BL3を選択することによって、選択行のNANDストリングNSの列を選択することができる。例示的に、プログラム及び読み出し動作の時に、ストリング選択ラインSSL1~SSL3のうちの1つが選択される。すなわち、プログラム及び読み出し動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の行単位で実行される。例示的に、プログラム及び読み出し動作の時に、選択行の選択ワードラインに選択電圧が印加され、非選択ワードライン及びダミーワードラインDWLに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Vpgmまたは選択読み出し電圧Vrdである。例えば、非選択電圧はパス電圧Vpassまたは非選択読み出し電圧Vreadである。すなわち、プログラム及び読み出し動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の選択された行のワードライン単位で実行される。例示的に、第1導電物質211~291、212~292、213~293のうち選択ラインとして動作する第1導電物質とワードラインとして動作する第1導電物質との間に提供される絶縁物質112の厚さは他の絶縁物質112の厚さより大きいことがある。図4~図7において、第1高さを有する第1導電物質211、212、213が接地選択ラインGSLとして動作し、第9高さを有する第1導電物質291、292、293がストリング選択ラインSSL1、SSL2、SSL3として動作する。この時、第1高さを有する第1導電物質211、212、213と第2高さを有する第2導電物質221、222、223との間に提供される絶縁物質112の厚さは第2高さを有する第1導電物質221、222、223と第8高さを有する導電物質281、282、283との間に提供される絶縁物質112の厚さより大きいことがある。また、第8高さを有する第1導電物質281、282、283と第9高さを有する第1導電物質291、292、293との間に提供される絶縁物質112の厚さは第2高さを有する第2導電物質221、222、223と第8高さを有する導電物質281、282、283との間に提供される絶縁物質112の厚さより大きいことがある。図8は、図7のメモリブロックBLKi_1のメモリセルMCがサブブロックを構成する実施形態を示す回路図である。図8を参照すれば、メモリブロックBLKi_1において、ダミーメモリセルDMCと接地選択トランジスタGSTとの間に提供される第1~第3メモリセルMC1~MC3は第1サブブロックを構成する。ダミーメモリセルDMCとストリング選択トランジスタSSTとの間に提供される第4~第6メモリセルMC4~MC6は第2サブブロックを構成する。例示的に、消去動作はサブブロック単位で実行される。例えば、各サブブロックは独立的に消去される。例えば、第1サブブロックが消去される間第2サブブロックは消去禁止され得る。第2サブブロックが消去される間第1サブブロックは消去禁止され得る。すなわち、各NANDストリングNSで、メモリセルMC1~MC6のうちの一部例えば、MC1~MC3が消去される間、残りの一部例えば、MC4~MC6は消去禁止され得る。図9は、消去動作の時に図8のメモリブロックBLKi_1に印加される電圧条件の第1実施形態を示すテーブルである。図8及び図9を参照すれば、消去動作の時にストリング選択ラインSSL1~SSL3はフローティングされる。非選択されたサブブロックのワードラインWLはフローティングされる。選択されたサブブロックのワードラインWLにワードライン消去電圧Vweが印加される。ダミーワードラインDWLに第1ダミーワードライン電圧Vdwl1が印加される。接地選択ラインGSLはフローティングされる。そして、基板111に消去電圧Versが印加される。例示的に、第1サブブロックが選択されると仮定する。消去動作の時に、選択された第1サブブロックのワードラインWL1~WL3にワードライン消去電圧Vweが印加される。そして、消去動作の時に、非選択された第2サブブロックのワードラインWL4~WL6はフローティングされる。図10は、図9の電圧条件によるメモリブロックBLKi_1の電圧変化を示すタイミング図である。図11は、メモリブロックBLKi_1の1つのNANDストリングの断面図である。以下で、図11に示した1つのNANDストリングNSの断面図を参照して、メモリブロックBLKi_1の消去動作を説明する。例示的に、第1サブブロックが消去され、第2サブブロックは消去禁止されると仮定する。図8~図11を参照すれば、第1時間t1に、基板111に消去電圧Versが印加される。例示的に、消去電圧Versは高電圧である。基板111は第2方向のボディーとして動作する表面層114と同一のタイプでドーピングされている。したがって、消去電圧VersはNANDストリングNSの表面層114に伝達される。第1高さを有する第1導電物質211は接地選択ラインGSLとして動作し、接地選択トランジスタGSTのゲートまたは制御ゲートとして動作する。第1時間t1に、接地選択ラインGSLはフローティングされる。第1導電物質211は表面層114からカップリングの影響を受ける。したがって、表面層114の電圧が消去電圧Versに上昇することによって、接地選択ラインGSLとして動作する第1導電物質211の電圧が上昇する。例示的に、接地選択ラインGSLの電圧は接地選択ライン電圧Vgslに上昇する。第2方向のボディーとして動作する表面層114の電圧は消去電圧Versであり、接地選択トランジスタGSTのゲートまたは制御ゲートとして動作する第1導電物質211の電圧は接地選択ライン電圧Vgslである。例示的に、消去電圧Vers及び接地選択ライン電圧Vgslの差はFowler-Nordheimトンネリングを誘発する程度に大きくない。したがって、接地選択トランジスタGSTは消去禁止される。第2~第4高さを有する第1導電物質221~241は各々第1~第3ワードラインWL1~WL3として動作し、第1~第3メモリセルMC1~MC3のゲートまたは制御ゲートとして動作する。第1時間t1に、選択されたワードラインにワードライン消去電圧Vweが印加される。したがって、第1~第3ワードラインWL1~WL3にワードライン消去電圧Vweが印加される。例示的に、ワードライン消去電圧Vweは低電圧である。例えば、ワードライン消去電圧Vweは接地電圧である。第2方向のボディーとして動作する表面層114の電圧は消去電圧Versであり、第1~第3メモリセルMC1~MC3のゲートまたは制御ゲートとして動作する第1導電物質221~241の電圧はワードライン消去電圧Vweである。例示的に、消去電圧Vers及びワードライン消去電圧Vweの差はFowler-Nordheimを誘発する。例えば、Fowler-Nordheimが発生するように消去電圧Vers及びワードライン消去電圧Vweのレベルが設定される。したがって、選択された第1サブブロックの第1~第3メモリセルMC1~MC3は消去される。第6~第8高さを有する第1導電物質261~281は各々第4~第6ワードラインWL4~WL6として動作し、第4~第6メモリセルMC4~MC6のゲートまたは制御ゲートとして動作する。第1時間t1に、非選択されたワードラインはフローティングされる。第1導電物質261~281は表面層114からカップリングの影響を受ける。したがって、表面層114の電圧が消去電圧Versに上昇することによって、第4~第6ワードラインWL4~WL6として動作する第1導電物質261~281の電圧が上昇する。例示的に、第4~第6ワードラインWL4~WL6の電圧は非選択ワードライン電圧Vuwlに上昇する。第2方向のボディーとして動作する表面層114の電圧は消去電圧Versであり、第4~第6メモリセルMC4~MC6のゲートまたは制御ゲートとして動作する第1導電物質261~281の電圧は非選択ワードライン電圧Vuwlである。例示的に、消去電圧Vers及び非選択ワードライン電圧Vuwlの差はFowler-Nordheimトンネリングを誘発するほど大きくない。したがって、非選択された第2サブブロックの第4~第6メモリセルMC4~MC6は消去禁止される。第9高さを有する第1導電物質291はストリング選択ラインSSLとして動作し、ストリング選択トランジスタSSTのゲートまたは制御ゲートとして動作する。第1時間t1に、ストリング選択ラインSSLはフローティングされる。第1導電物質291は表面層114からカップリングの影響を受ける。したがって、表面層114の電圧が消去電圧Versに上昇することによって、ストリング選択ラインSSLとして動作する第1導電物質291の電圧が上昇する。例示的に、ストリング選択ラインSSLの電圧はストリング選択ライン電圧Vsslに上昇する。第2方向のボディーとして動作する表面層114の電圧は消去電圧Versであり、ストリング選択トランジスタSSTのゲートまたは制御ゲートとして動作する第1導電物質291の電圧はストリング選択ライン電圧Vsslである。例示的に、消去電圧Vers及びストリング選択ライン電圧Vsslの差はFowler-Nordheimトンネリングを誘発するほどに大きくない。したがって、ストリング選択トランジスタSSTは消去禁止される。第5高さを有する第1導電物質251はダミーワードラインDWLとして動作し、ダミーメモリセルDMCのゲートまたは制御ゲートとして動作する。第1時間t1に、ダミーワードラインDWLに第1ダミーワードライン電圧Vdwl1が印加される。例示的に、表面層114とダミーメモリセルDMCのゲートまたは制御ゲートとの間の電圧差によってFowler-Nordheimが発生しないように、第1ダミーワードライン電圧Vdwl1のレベルが設定される。すなわち、ダミーメモリセルDMCは消去禁止される。一方、選択されたサブブロックのワードライン例えば、WL1~WL3にワードライン消去電圧Vweが印加される時、非選択されたサブブロックのワードライン例えば、WL4~WL6の電圧はカップリングによって非選択ワードライン電圧Vuwlに上昇する。この時、非選択されたサブブロックのワードラインWL4~WL6は選択されたサブブロックのワードラインWL1~WL3に印加されたワードライン消去電圧Vweからカップリングの影響を受ける可能性がある。すなわち、選択されたサブブロックのワードラインWL1~WL3からのカップリングの影響によって、非選択されたサブブロックのワードラインWL4~WL6の電圧上昇幅が低下することがある。同様に、選択されたサブブロックのワードラインWL1~WL3は非選択されたサブブロックのワードラインWL4~WL6からカップリングの影響を受けることがある。すなわち、非選択されたサブブロックのワードラインWL4~WL6からのカップリングの影響によって、選択されたサブブロックのワードラインWL1~WL3の電圧が上昇することがある。ダミーワードラインDWLは第1及び第2サブブロックの間に提供される。例示的に、第1ダミーワードライン電圧Vdwl1はワードライン消去電圧Vweと消去電圧Versとの間のレベルを有するように設定される。さらに詳細には、第1ダミーワードライン電圧Vdwl1はワードライン消去電圧Vweと非選択ワードライン電圧Vuwlとの間のレベルを有するように設定される。この時、選択されたサブブロックのワードラインWL1~WL3と非選択されたサブブロックのワードラインWL4~WL6との間の電界electricfieldはダミーワードラインDWLの第1ダミーワードライン電圧Vdwl1によって緩和される。したがって、選択されたサブブロックのワードラインWL1~WL3からのカップリングによって非選択されたサブブロックのワードラインWL4~WL6の電圧上昇幅が減少することが防止される。そして、非選択されたサブブロックのワードラインWL4~WL6からのカップリングによって選択されたサブブロックのワードラインWL1~WL3の電圧が上昇することが防止される。また、選択されたサブブロックのワードラインWL1~WL3と非選択されたサブブロックのワードラインWL4~WL6との間の電界electricfieldによってホットキャリアhotcarrierが発生することが防止される。上述の実施形態において、消去電圧Vers、ワードライン消去電圧Vwe、そして第1ダミーワードライン電圧Vdwl1は第1時間に印加されると説明した。しかし、消去電圧Vers、ワードライン消去電圧Vwe、そして第1ダミーワードライン電圧Vdwl1は予め設定された順序によって順次に印加されても良い。図12は、消去動作の時に、第1ダミーワードライン電圧Vdwl1を可変しながら測定したメモリセルMCのスレッショルド電圧を示すグラフである。図12において、横軸は消去回数を示し、縦軸はメモリセルMC1のスレッショルド電圧を示す。例示的に、第1サブブロックに対して消去動作が実行されると仮定する。図12に示したスレッショルド電圧は選択された第1サブブロックのメモリセルのスレッショルド電圧変化を示す。第1及び第2スレッショルド電圧ラインVth1、Vth2は第1ダミーワードライン電圧Vdwl1が8Vとして設定された時のメモリセルMCのスレッショルド電圧の消去回数による変化を示す。例示的に、第1スレッショルド電圧ラインVth1はダミーメモリセルDMCと隣接したメモリセルMC3のスレッショルド電圧変化を示す。第2スレッショルド電圧ラインVth2は第1サブブロック内部のメモリセルMC1、MC2を示す。第3及び第4スレッショルド電圧ラインVth3、Vth4は第1ダミーワードライン電圧Vdwl1が12Vとして設定された時のメモリセルMCのスレッショルド電圧の消去回数による変化を示す。例示的に、第3スレッショルド電圧ラインVth3はダミーメモリセルDMCと隣接したメモリセルMC3のスレッショルド電圧変化を示す。第4スレッショルド電圧ラインVth4は第1サブブロック内部のメモリセルMC1、MC2を示す。第1ダミーワードライン電圧Vdwl1が12Vとして設定された時に、ダミーワードラインDWLに隣接したメモリセルMC3のスレッショルド電圧と第1サブブロック内部のメモリセルMC1、MC2のスレッショルド電圧との間の差は第1サブブロックの消去回数が増加するほど増加する。すなわち、第1サブブロックの消去回数が増加するほど、メモリセルMC1~MC3の消去状態のスレッショルド電圧分布が増加する。第1ダミーワードライン電圧Vdwl1が8Vとして設定された時に、ダミーワードラインDWLに隣接したメモリセルMC3のスレッショルド電圧とサブブロック内部のメモリセルMC1、MC2のスレッショルド電圧との間の差は第1サブブロックの消去回数が増加してもメモリセルMC1~MC3の間のスレッショルド電圧の差は基準値以下に維持される。すなわち、第1サブブロックの消去回数が増加しても、メモリセルMC1~MC3の消去状態のスレッショルド電圧分布は維持される。図13は、消去動作の時に図8のメモリブロックBLKi_1に印加される電圧条件の第2実施形態を示すテーブルである。図8及び図13を参照すれば、消去動作の時にストリング選択ラインSSL1~SSL3はフローティングされる。非選択されたサブブロックのワードラインWLにワードライン消去禁止電圧Vweiが印加される。選択されたサブブロックのワードラインWLにワードライン消去電圧Vweが印加される。ダミーワードラインDWLに第2ダミーワードライン電圧Vdwl2が印加される。接地選択ラインGSLはフローティングされる。そして、基板111に消去電圧Versが印加される。例示的に、第1サブブロックが選択されると仮定する。消去動作の時に、選択された第1サブブロックのワードラインWL1~WL3にワードライン消去電圧Vweが印加される。そして、消去動作の時に、非選択された第2サブブロックのワードラインWL4~WL6にワードライン消去禁止電圧Vweiが印加される。図14は、図13の電圧条件によるメモリブロックBLKi_1の電圧変化を示すタイミング図である。図15は、メモリブロックBLKi_1の1つのNANDストリングの断面図である。以下、図15に示した1つのNANDストリングNSの断面図を参照して、メモリブロックBLKi_1の消去動作を説明する。例示的に、第1サブブロックが消去され、第2サブブロックは消去禁止されると仮定する。非選択されたサブブロックのワードラインWL4~WL6にワードライン消去禁止電圧Vweiが印加され、ダミーワードラインDWLに第2ダミーワードライン電圧Vdwl2が印加されることを除けば、電圧条件及び電圧変化は図9~図11を参照して説明した電圧条件及び電圧変化と同一である。したがって、重複の説明は省略する。図13~図15を参照すれば、第1時間t1に、基板111に消去電圧Versが印加される。例示的に、消去電圧Versは高電圧である。基板111は第2方向のボディーとして動作する表面層114と同一のタイプでドーピングされている。したがって、消去電圧VersはNANDストリングNSの表面層114に伝達される。第6~第8高さを有する第1導電物質261~281は各々第4~第6ワードラインWL4~WL6として動作し、第4~第6メモリセルMC4~MC6のゲートまたは制御ゲートとして動作する。第1時間t1に、非選択されたワードラインにワードライン消去禁止電圧Vweiが印加される。第2方向のボディーとして動作する表面層114の電圧は消去電圧Versであり、第4~第6メモリセルMC4~MC6のゲートまたは制御ゲートとして動作する第1導電物質261~281の電圧はワードライン消去禁止電圧Vweiである。例示的に、ワードライン消去禁止電圧Vwei及び消去電圧Versの電圧差によってFowler-Nordheimトンネリングが発生しないようにワードライン消去禁止電圧Vweiが設定される。例えば、ワードライン消去禁止電圧Vweiは高電圧である。したがって、非選択された第2サブブロックの第4~第6メモリセルMC4~MC6は消去禁止される。第5高さを有する第1導電物質251はダミーワードラインDWLとして動作し、ダミーメモリセルDMCのゲートまたは制御ゲートとして動作する。第1時間t1に、ダミーワードラインDWLに第2ダミーワードライン電圧Vdwl2が印加される。例示的に、表面層114とダミーメモリセルDMCのゲートまたは制御ゲートとの間の電圧差によってFowler-Nordheimが発生しないように、第2ダミーワードライン電圧Vdwl2のレベルが設定される。すなわち、ダミーメモリセルDMCは消去禁止される。ダミーワードラインDWLは第1及び第2サブブロックの間に提供される。例示的に、第2ダミーワードライン電圧Vdwl2はワードライン消去電圧Vweとワードライン消去禁止電圧Vweiとの間のレベルを有するように設定される。この時、選択されたサブブロックのワードラインWL1~WL3と非選択されたサブブロックのワードラインWL4~WL6との間の電界electricfieldはダミーワードラインDWLのダミーワードライン電圧Vdwlによって緩和される。したがって、選択されたサブブロックのワードラインWL1~WL3からのカップリングによって非選択されたサブブロックのワードラインWL4~WL6の電圧上昇幅が減少することが防止される。そして、非選択されたサブブロックのワードラインWL4~WL6からのカップリングによって選択されたサブブロックのワードラインWL1~WL3の電圧が上昇することが防止される。また、選択されたサブブロックのワードラインWL1~WL3と非選択されたサブブロックのワードラインWL4~WL6との間の電界electricfieldによってホットキャリアhotcarrierが発生することが防止される。上述の実施形態において、消去電圧Vers、ワードライン消去電圧Vwe、ワードライン消去禁止電圧Vwei、そして第1ダミーワードライン電圧Vdwl1は第1時間に印加されると説明した。しかし、消去電圧Vers、ワードライン消去電圧Vwe、ワードライン消去禁止電圧Vwei、そして第1ダミーワードライン電圧Vdwl1は予め設定された順序によって順次に印加されても良い。上述のように、本発明の実施形態による不揮発性メモリ装置100図1及び図2参照はサブブロック単位で消去動作を実行する。すなわち、消去動作の単位がメモリブロックBLKからサブブロックに減少する。消去動作の単位が減少すれば、マージmerge、ガベージコレクションgarbagecollection、リフレッシュrefreshなどのような背景background動作の時に要求される時間が減少する。したがって、不揮発性メモリ装置100の動作速度が向上する。また、不揮発性メモリ装置100を含むメモリシステム1000の動作速度が向上する。上述のように、サブブロックの間にダミーメモリセルDMCが提供される。例示的に、消去動作の時に、ダミーメモリセルDMCにワードライン消去電圧Vweと非選択ワードライン電圧Vuwlとの間のレベルを有する第1ダミーワードライン電圧Vdwl1が印加される。他の例として、消去動作の時に、ダミーメモリセルDMCにワードライン消去電圧Vweとワードライン消去禁止電圧Vweiとの間のレベルを有する第2ダミーワードライン電圧Vdwl2が印加される。したがって、サブブロックの間の電界が緩和されるので、不揮発性メモリ装置100及び不揮発性メモリ装置100を含むメモリシステム1000の信頼性が向上する。図16は、図8のメモリブロックBLKi_1のメモリセルMCのスレッショルド電圧分布の第1実施形態を示すダイヤグラムである。図16において、横軸はメモリセルMCのスレッショルド電圧を示し、縦軸はメモリセルの数を示す。例示的に、セル当たり1ビットを格納するメモリセルMCのスレッショルド電圧分布が示されている。図8及び図16を参照すれば、メモリセルMCは消去状態E及びプログラム状態Pのうちの1つを有する。読み出し動作の時に、選択されたワードラインに選択読み出し電圧Vrが印加される。選択読み出し電圧Vrは消去状態Eのメモリセルのスレッショルド電圧とプログラム状態Pのメモリセルのスレッショルド電圧との間のレベルを有する。すなわち、選択されたワードラインに接続されたメモリセルMCのうち消去状態Eのメモリセルはターンオフされ、プログラム状態Pのメモリセルはターンオンされる。読み出し動作の時に、非選択されたワードラインに第1非選択読み出し電圧Vread1が印加される。第1非選択読み出し電圧Vread1はメモリセルMCのスレッショルド電圧より高いレベルを有する。例えば、第1非選択読み出し電圧Vread1は高電圧である。すなわち、非選択されたワードラインに接続されたメモリセルMCはターンオンされる。読み出し動作の時に、ダミーワードラインDWLにターンオン電圧が印加される。ターンオン電圧はダミーセルDMCをターンオンする電圧である。例えば、ターンオン電圧は第1非選択読み出し電圧Vread1であり得る。図17は、図8のメモリブロックBLKi_1のメモリセルMCのスレッショルド電圧分布の第2実施形態を示すダイヤグラムである。図17において、横軸はメモリセルMCのスレッショルド電圧を示し、縦軸はメモリセルの数を示す。例示的に、セル当たり2ビットを格納するメモリセルMCのスレッショルド電圧分布が示されている。図8及び図17を参照すれば、メモリセルMCは消去状態E及び第1~第3プログラム状態P1~P3のうちの1つを有する。読み出し動作の時に、選択されたワードラインに第1~第3選択読み出し電圧Vr1~Vr3のうちの少なくとも2つが順次に印加される。選択されたワードラインに第1~第3選択読み出し電圧Vr1~Vr3のうちの1つが印加される時に、非選択されたワードラインに第2非選択読み出し電圧Vread2が印加され、ダミーワードラインDWLにターンオン電圧が印加される。例えば、ターンオン電圧は第2非選択読み出し電圧Vread2であり得る。図16及び図17で説明したように、読み出し動作の時に非選択されたワードラインに第1非選択読み出し電圧Vread1または第2非選択読み出し電圧Vread2が印加される。第1及び第2非選択読み出し電圧Vread1、Vread2はメモリセルMCのスレッショルド電圧より高いレベルを有する。例えば、第1及び第2非選択読み出し電圧Vread1、Vread2は高電圧である。読み出し動作の時に、第1または第2非選択読み出し電圧Vread1、Vread2により、非選択されたワードラインに接続されたメモリセルMCのスレッショルド電圧が変わる。例えば、非選択されたワードラインに接続されたメモリセルMCのスレッショルド電圧は上昇する。すなわち、読み出し撹乱readdisturbが発生する。読み出し撹乱が発生すれば、メモリセルMCに格納されたデータを消失することがある。1つのメモリセルに格納されるビット数が増加するほど、メモリセルが有することができるスレッショルド電圧も上昇する。すなわち、1つのメモリセルに格納されるビット数が増加するほど、非選択読み出し電圧も上昇する。したがって、1つのメモリセルに格納されるビット数が増加するほど、読み出し撹乱は増加する。図8に示したように、第1及び第2サブブロックはNANDストリングNS11~NS13、NS21~NS23、NS31~NS33を共有する。さらに詳細には、各NANDストリングNSのメモリセルMCのうちの一部は第1サブブロックに割り当てられ、残りの一部は第2サブブロックに割り当てられる。第1サブブロックで読み出し動作が実行される場合、第1サブブロックの選択されたワードラインに選択読み出し電圧Vr、Vr1、Vr2、またはVr3が印加され、非選択されたワードラインに非選択読み出し電圧Vread1またはVread2が印加される。第2サブブロックのワードラインに非選択読み出し電圧Vread1またはVread2が印加される。同様に、第2サブブロックで読み出し動作が実行される場合、第2サブブロックの選択されたワードラインに選択読み出し電圧Vr、Vr1、Vr2、またはVr3が印加され、非選択されたワードラインに非選択読み出し電圧Vread1またはVread2が印加される。第1サブブロックのワードラインに非選択読み出し電圧Vread1またはVread2が印加される。すなわち、メモリブロックBLKi_1のサブブロックのうちの1つで読み出し動作が実行される時、読み出し動作が実行されるサブブロックだけではなく、メモリブロックBLKi_1のすべてのサブブロックで読み出し撹乱が発生する。このような問題を解決するために、本発明の実施形態によるメモリシステム1000図1参照は、メモリブロックBLKi_1のサブブロックで実行される読み出しに基づいて、メモリブロックBLKi_1の特定サブブロックをリフレッシュrefreshするように構成される。図18は、本発明の実施形態によるリフレッシュ方法を示すフローチャートである。図1、図8、図18を参照すれば、S110段階において、メモリブロックのサブブロックのうちの1つからデータが読み出される。例えば、選択されたメモリブロックBLKi_1の第1及び第2サブブロックのうちの1つからデータが読み出される。例示的に、ホストからの読み出し要請に応答してデータが読み出される。例えば、コントローラ500は不揮発性メモリ装置100の選択されたメモリブロックBLKi_1の第1及び第2サブブロックのうちホストからの読み出し要請に対応するサブブロックからデータを読み出す。例示的に、コントローラ500は予約された作業日程によって不揮発性メモリ装置100の選択されたメモリブロックBLKi_1の第1及び第2サブブロックのうちの1つからデータを読み出す。例えば、コントローラ500はマージmerge、ガベージコレクションgarbagecollection、リフレッシュrefreshなどのような背景動作の時に不揮発性メモリ装置100の選択されたメモリブロックBLKi_1の第1及び第2サブブロックのうちの1つからデータを読み出す。S120において、読み出しに応答してメモリブロックの各サブブロックが選択的にリフレッシュされる。例えば、S110段階で実行された読み出しに応答し、選択されたメモリブロックBLKi_1の各サブブロックが選択的にリフレッシュされる。すなわち、選択されたメモリブロックBLKi_1のサブブロックのうちの1つからデータが読み出されれば、選択されたメモリブロックBLKi_1の各サブブロックがリフレッシュされたか否かが判別される。選択されたメモリブロックBLKi_1のサブブロックのうち読み出し撹乱が基準値に到逹したサブブロックはリフレッシュされる。例えば、リフレッシュが実行されたか否かは読み出し回数に基づいて判別される。すなわち、選択されたメモリブロックBLKi_1のサブブロックのうち読み出し回数が基準値に到逹したサブブロックはリフレッシュされる。リフレッシュrefreshは特定サブブロックに格納されたデータをバックアップする動作を含む。例えば、リフレッシュrefreshは特定サブブロックに格納されたデータを読み出し、読み出されたデータを同一のメモリブロックBLKi_1または他のメモリブロックのサブブロックに書き込む動作を含む。例示的に、リフレッシュrefreshはバックアップされたデータが格納されていた特定サブブロックを消去または無効化する動作を追加的に含むことができる。図19は、図1のコントローラ500で駆動されるフラッシュ変換階層600を示すブロック図である。例示的に、フラッシュ変換階層600はコントローラ500のプロセッサ520によって駆動される。例示的に、フラッシュ変換階層600は不揮発性メモリ装置100に格納される。パワーオンの時に、コントローラ500は不揮発性メモリ装置100からフラッシュ変換階層600を読み出す。読み出されたフラッシュ変換階層600はプロセッサ520によって駆動される。例示的に、フラッシュ変換階層600はコントローラ500に格納することができる。例えば、コントローラ500はフラッシュ変換階層600を格納する不揮発性メモリ図示せずをさらに含むことができる。図1及び図19を参照すれば、フラッシュ変換階層600はホストと不揮発性メモリ装置100との間のインターフェーシングを実行する。例えば、フラッシュ変換階層600はホストから受信される論理アドレスLBAを不揮発性メモリ装置100で用いられる物理アドレスPBAに変換する。フラッシュ変換階層600は不揮発性メモリ装置100の背景動作backgroundoperationsを実行する。例えば、フラッシュ変換階層600はマージmerge、ガベージコレクションgarbagecollection、摩耗度管理wear-leveling、リフレッシュrefreshなどのような動作を実行する。フラッシュ変換階層600はマッピングテーブル610、読み出しサイクルテーブル620、リフレッシュ部630を含む。マッピングテーブル610は論理アドレスLBAと物理アドレスPBAとの間の写像情報を格納するように構成される。読み出しサイクルテーブル620は不揮発性メモリ装置100のメモリブロックBLK1~BLKzの各サブブロックの読み出し回数を格納するように構成される。リフレッシュ部630は読み出しサイクルテーブル620に格納された各サブブロックの読み出し回数に基づいて、不揮発性メモリ装置100の各サブブロックを選択的にリフレッシュするように構成される。図20は、図19のリフレッシュ部630の動作方法を示すフローチャートである。例示的に、選択されたメモリブロックBLKi_1の第1及び第2サブブロックの読み出し回数は各々表1と同一であると仮定する。すなわち、読み出しサイクルテーブル620に格納された選択されたメモリブロックBLKi_1のサブブロックの読み出し回数は表1の通りであると仮定する。図19及び図20を参照すれば、S210段階において、選択されたメモリブロックBLKi_1のブロックのうちの1つから読み出しが検出される。例えば、選択されたメモリブロックBLKi_1の選択されたサブブロックで読み出しが実行される時、リフレッシュ部630が呼び出される。すなわち、選択されたサブブロックで読み出しが実行される時、リフレッシュ部630が活性化されるので、リフレッシュ部630は選択されたサブブロックから読み出しが検出される時、活性化されると理解することができる。例示的に、選択されたサブブロックで読み出しが実行される時、選択されたサブブロックのアドレスがリフレッシュ部630に伝達される。S220段階において、選択されたメモリブロックBLKi_1のサブブロックの読み出し回数がカウントアップされる。例えば、選択されたメモリブロックBLKi_1の第1サブブロックまたは第2サブブロックでデータが読み出された場合、リフレッシュ部620は第1サブブロック及び第2サブブロックの全部の読み出し回数をカウントアップする。この時、読み出しサイクルテーブル620に格納された選択されたメモリブロックBLKi_1のサブブロックの読み出し回数は表2の通りである。S230段階において、基準値に到逹した読み出し回数を有するサブブロックが存在するか否かが判別される。例えば、リフレッシュ部620は選択されたメモリブロックBLKi_1のサブブロックのうち基準値に到逹した読み出し回数を有するサブブロックが存在するか否かを判別する。基準値に到逹した読み出し回数を有するサブブロックが存在しなければ、リフレッシュ部630の動作は終了する。基準値に到逹した読み出し回数を有するサブブロックが存在すれば、S240段階が実行される。S240において、基準値に到逹した読み出し回数を有するサブブロックがリフレッシュされる。例えば、リフレッシュ部620は基準値に到逹した読み出し回数を有するサブブロックをリフレッシュする。選択されたメモリブロックBLKi_1で基準値に到逹した読み出し回数を有するサブブロックが2つ以上存在する場合、リフレッシュ部620は基準値に到逹した読み出し回数を有する2つ以上のサブブロックをリフレッシュする。例示的に、リフレッシュ部620の制御下で、リフレッシュされるサブブロックからデータが読み出される。読み出されたデータはRAM530に格納される。以後に、リフレッシュ部620の制御下に、RAM530に格納されたデータが不揮発性メモリ装置100の自由サブブロックに書き込まれる。例えば、読み出されたデータは選択されたメモリブロックBLKi_1の自由サブブロック、または選択されたメモリブロックBLKi_1以外のメモリブロックの自由サブブロックに書き込まれる。例示的に、リフレッシュはリフレッシュ部620の制御下に不揮発性メモリ装置100内で実行することができる。リフレッシュ部620の制御下に、読み出し及び書き込み回路130図2参照はリフレッシュされるサブブロックから読み出し単位に対応する量のデータを読み出す。以後、読み出し及び書き込み回路130は読み出されたデータを自由サブブロックに書き込む。リフレッシュされるサブブロックのすべてのデータが自由サブブロックに書き込まれるまで、読み出し及び書き込み回路130は読み出し及び書き込み動作を繰り返す。すなわち、リフレッシュはコピーバック動作に基づいて実行することができる。例示的に、選択されたメモリブロックBLKi_1の選択されたサブブロックの読み出しによって選択されたメモリブロックBLKi_1の特定サブブロックの読み出しサイクルが基準値に到逹した場合、リフレッシュ部620は選択されたサブブロックの読み出しに連続して特定サブブロックのリフレッシュを実行する。例示的に、選択されたメモリブロックBLKi_1の選択されたサブブロックの読み出しによって選択されたメモリブロックBLKi_1の特定サブブロックの読み出しサイクルが基準値に到逹した場合、リフレッシュ部620は特定サブブロックのリフレッシュを予約する。メモリシステム1000が遊休idle状態である時、リフレッシュ部620は特定サブブロックのリフレッシュを実行する。特定サブブロックのリフレッシュが予約された状態で特定サブブロックに対応するメモリブロックBLKi_1のサブブロックの読み出しが要請された場合、リフレッシュ部620は読み出しが実行される前に特定サブブロックのリフレッシュを実行することができる。S250段階において、リフレッシュされたサブブロックの読み出し回数がリセットされる。例示的に、選択されたメモリブロックBLKi_1の第1サブブロックがリフレッシュされたと仮定する。この時、読み出しサイクルテーブル620に格納された選択されたメモリブロックBLKi_1のサブブロックの読み出し回数は表3の通りである。例示的に、第1サブブロックがリフレッシュされた後に第1サブブロックを無効化することができる。例えば、マッピングテーブル610において、第1サブブロックは無効データブロックとして設定することができる。例示的に、第1サブブロックがリフレッシュされた後に第1サブブロックを消去することができる。例えば、第1サブブロックのリフレッシュに連続して第1サブブロックの消去を実行することができる。例示的に、第1サブブロックがリフレッシュされた後に第1サブブロックの消去を予約することができる。例えば、メモリシステム1000が遊休idle状態である時、第1サブブロックは消去することができる。要約すれば、メモリブロックBLKi_1のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_1の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_1の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_1のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。メモリブロックBLKi_1のサブブロックの読み出しによる読み出し撹乱が補償されるので、不揮発性メモリ装置100及び不揮発性メモリ装置100を含むメモリシステム1000の信頼性が向上する。上述の実施形態において、メモリセルMCはセル当たり1ビットまたはセル当たり2ビットを格納すると説明した。しかし、メモリセルMCはセル当たり1ビットまたはセル当たり2ビットを格納することに限定されない。メモリセルMCはセル当たり少なくとも3ビットを格納することができる。上述の実施形態において、メモリブロックBLKi_1は第1及び第2サブブロックを含むと説明した。しかし、メモリブロックBLKi_1は2つのサブブロックを含むことに限定されない。例えば、メモリブロックBLKi_1は3以上のサブブロックで構成することができる。複数のサブブロックが提供される時、メモリブロックBLKi_1はサブブロックの間に配置される少なくとも1つのダミーワードラインDWL及びダミーメモリセルDMCを含む。図21は、図3のメモリブロックBLK1~BLKzのうちの1つの第2実施形態を示す斜視図である。図22は、図21のメモリブロックBLKjのIIII線に沿って切断した断面図である。図4~図6を参照して説明したメモリブロックBLKiと比較すると、第1~第8高さに各々対応する第1導電物質211~281、212~282、213~283が提供される。第4高さを有する第1導電物質241、242、243と第5高さを有する第1導電物質251、252、253との間に、絶縁物質112より大きい厚さを有する絶縁物質112が提供される。図23は、図21及び図22を参照して説明したメモリブロックBLKjの等価回路を示す回路図である。図21~図23を参照すれば、第1高さを有する導電物質211、212、213は共通接続されて接地選択ラインGSLを形成する。第2~第7高さに各々対応する第1導電物質221~271、222~272、223~273は第1~第6ワードラインWL1~WL6を形成する。第8高さを有する第1導電物質281、282、283は各々第1~第3ストリング選択ラインSSL1、SSL2、SSL3を形成する。高さが変わったことを除けば、第1導電物質211~281、212~282、213~283は図4~図6を参照して説明したように、接地選択ラインGSL、ワードラインWL1~WL6、ストリング選択ラインSSL1、SSL2、SSL3を形成する。したがって、詳細な説明は省略する。第1~第3メモリセルMC1~MC3は第1サブブロックを形成し、第4~第6メモリセルMC4~MC6は第2サブブロックを形成する。図24は、消去動作の時に図23のメモリブロックBLKj_1に印加される電圧条件を示すテーブルである。図23及び図24を参照すれば、消去動作の時にストリング選択ラインSSL1~SSL3はフローティングされる。非選択されたサブブロックのワードラインWLはフローティングされる。選択されたサブブロックのワードラインWLにワードライン消去電圧Vweが印加される。そして、基板111に消去電圧Versが印加される。例示的に、第1サブブロックが選択されたと仮定する。消去動作の時に、選択された第1サブブロックのワードラインWL1~WL3にワードライン消去電圧Vweが印加される。そして、消去動作の時に、非選択された第2サブブロックのワードラインWL4~WL6はフローティングされる。図25は、図24の電圧条件による図23のメモリブロックBLKj_1の電圧変化を示すタイミング図である。図26は、メモリブロックBLKj_1の1つのNANDストリングの断面図である。以下、図26に示した1つのNANDストリングNSの断面図を参照して、メモリブロックBLKj_1の消去動作を説明する。例示的に、第1サブブロックが消去され、第2サブブロックは消去禁止されると仮定する。図23~図26を参照すれば、第1時間t1に基板111に消去電圧Versが印加される。例示的に、消去電圧Versは高電圧である。基板111は第2方向のボディーとして動作する表面層114と同一のタイプでドーピングされている。したがって、消去電圧VersはNANDストリングNSの表面層114に伝達される。図9~図11を参照して説明したように、第1時間t1に、接地選択ラインGSLはフローティングされる。したがって、接地選択トランジスタGSTは消去禁止される。第1時間t1に、選択されたワードラインにワードライン消去電圧Vweが印加される。したがって、選択された第1サブブロックの第1~第3メモリセルMC1~MC3は消去される。第1時間t1に、非選択されたワードラインはフローティングされる。したがって、非選択された第2サブブロックの第4~第6メモリセルMC4~MC6は消去禁止される。第1時間t1に、ストリング選択ラインSSLはフローティングされる。したがって、ストリング選択トランジスタSSTは消去禁止される。一方、選択されたサブブロックのワードライン例えば、WL1~WL3にワードライン消去電圧Vweが印加される時、非選択されたサブブロックのワードライン例えば、WL4~WL6の電圧はカップリングによって非選択ワードライン電圧Vuwlに上昇する。この時、非選択されたサブブロックのワードラインWL4~WL6は選択されたサブブロックのワードラインWL1~WL3に印加されたワードライン消去電圧Vweからカップリングの影響を受けることがある。すなわち、選択されたサブブロックのワードラインWL1~WL3からのカップリングの影響によって、非選択されたサブブロックのワードラインWL4~WL6の電圧上昇幅が低下することがある。また、非選択されたサブブロックのワードラインWL4~WL6からのカップリングによって選択されたサブブロックのワードラインWL1~WL3の電圧が上昇することがある。第1サブブロックと第2サブブロックとの間に絶縁物質112が提供される。第1及び第2サブブロックの間の絶縁物質112の厚さは各サブブロック内のワードラインWLの間の絶縁物質112の厚さより大きい。すなわち、各サブブロック内のメモリセルMCの間の第2方向による距離を第1距離と仮定する時、基板と交差する方向すなわち、第2方向に沿って隣接したサブブロックの境界面に提供されるメモリセルは基板と交差する方向に沿って第1距離より長い第2距離だけ離隔されて提供される。第2距離が増加するほど、サブブロックの間のカップリングの影響は減少する。したがって、非選択されたサブブロックのワードラインWL4~WL6の電圧上昇幅が低下することを防止することができる。そして、選択されたサブブロックのワードラインWL1~WL3の電圧が上昇することが防止される。また、第2距離が増加するほど、サブブロックの間の電界が分散する。したがって、選択されたサブブロックのワードラインWL1~WL3と非選択されたサブブロックのワードラインWL4~WL6との間の電界electricfieldによってホットキャリアhotcarrierが発生することが防止される。上述のように、本発明の実施形態による不揮発性メモリ装置100図1及び図2参照はサブブロック単位で消去動作を実行する。したがって、不揮発性メモリ装置100の動作速度が向上する。また、不揮発性メモリ装置100を含むメモリシステム1000の動作速度が向上する。上述のように、本発明の実施形態による不揮発性メモリ装置100のメモリブロックBLKj_1において、サブブロックの間の絶縁物質112の厚さは各サブブロック内の絶縁物質の厚さより大きい。したがって、不揮発性メモリ装置100及び不揮発性メモリ装置100を含むメモリシステム1000の信頼性が向上する。上述の実施形態において、消去電圧Vers及びワードライン消去電圧Vweは第1時間に印加されると説明した。しかし、消去電圧Vers及びワードライン消去電圧Vweは予め設定された順序によって順次に印加されても良い。上述の実施形態において、非選択されたワードライン例えば、WL4~WL6はフローティングされると説明した。しかし、図13~図15に示したように、非選択されたワードライン例えば、WL4~WL6にワードライン消去禁止電圧Vweiが印加されても良い。図27は、図3のメモリブロックBLK1~BLKzのうちの1つの第3実施形態を示す斜視図である。図28は、図27のメモリブロックBLKmのIIIIII線に沿って切断した断面図である。図21~図26を参照して説明したメモリブロックBLKjと比較すれば、第1サブブロックで第2高さを有する第1導電物質221、222、223及び第4高さを有する第1導電物質241、242、243の厚さは残りの第1導電物質の厚さより大きい。また、第2サブブロックで第5高さを有する第1導電物質251、252、253及び第7高さを有する第1導電物質271、272、273の厚さは残りの第1導電物質の厚さより大きい。メモリブロックBLKmの等価回路は図23に示した等価回路BLKj_1と同一である。消去動作の時にメモリブロックBLKmに印加される電圧条件は図24に示した電圧条件と同一である。また、消去動作の時にメモリブロックBLKmの電圧変化は図25に示した電圧変化と同一である。図29は、メモリブロックBLKmの1つのNANDストリングNSの断面図である。以下、図24、図25、図29を参照してメモリブロックBLKmの消去動作を説明する。例示的に、第1サブブロックが消去され、第2サブブロックが消去禁止されると仮定する。消去動作の時に、第1~第3メモリセルMC1~MC3に接続された第1~第3ワードラインWL1~WL3にワードライン消去電圧Vweが印加される。第2方向のボディーとして動作する表面層114に消去電圧Versが印加される。第1~第3メモリセルMC1~MC3と表面層114との間に形成される電界によって、第1~第3メモリセルMC1~MC3が消去される。第2メモリセルMC2の上部に第3メモリセルMC3が提供され、下部に第1メモリセルMC1が提供される。第1及び第3メモリセルMC1、MC3と表面層114との間で生成される電界、の影響によって、第2メモリセルMC2と表面層114との間で生成される電界は集中する。一方、第1メモリセルMC1の下部にフローティング状態である接地選択トランジスタGSTが提供される。したがって、第1メモリセルMC1と表面層114との間の電界は接地選択トランジスタGST方向に分散する。したがって、第1メモリセルMC1の消去効率は第2メモリセルMC2より低いことがある。第3メモリセルMC3の上部にフローティング状態である第4メモリセルMC4が提供される。したがって、第3メモリセルMC3と表面層114との間の電界は第4メモリセルMC4方向に分散する。したがって、第3メモリセルMC3の消去効率は第2メモリセルMC2より低いことがある。本発明の実施形態によれば、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3は各々第1大きさを有し、残りのメモリセルMC2は第1大きさより小さい第2大きさを有する。例えば、各サブブロックの外郭に提供されるメモリセルMC1、MC3の厚さは各サブブロック内部に提供されるメモリセルMC2の厚さより大きい。第2高さを有する第1導電物質221の厚さが増加すれば、第2高さを有する第1導電物質221と表面層114との間のカップリング比couplingratioが増加する。したがって、第1メモリセルMC1の消去効率が向上する。同様に、第4高さを有する第1導電物質241の厚さが増加すれば、第4高さを有する第1導電物質241と表面層114との間のカップリング比couplingratioが増加する。したがって、第3メモリセルMC3の消去効率が向上する。同様に、第2サブブロックで、基板と交差する方向に沿って一番目及び最後のメモリセルMC4、MC6は第1大きさを有し、残りのメモリセルMC5は第1大きさより小さい第2大きさを有する。したがって、第4及び第6メモリセルMC4、MC6の消去効率が向上する。すなわち、各サブブロックの外郭に提供されるメモリセルMC1、MC3の大きさを増加させることによって、各サブブロックのメモリセルMC1、MC2、MC3の消去速度が平準化される。したがって、メモリセルMC1、MC2、MC3の消去状態のスレッショルド電圧分布が減少するので、不揮発性メモリ装置100及びそれを含むメモリシステム1000の信頼性が向上する。図30は、図3のメモリブロックBLK1~BLKzのうちの1つの第4実施形態を示す斜視図である。図31は、図30のメモリブロックのIVIV線に沿って切断した断面図である。図4~図6を参照して説明したメモリブロックBLKiと比較すれば、メモリブロックBLKnの第1サブブロックで第2高さを有する第1導電物質221、222、223及び第4高さを有する第1導電物質241、242、243の厚さは残りの第1導電物質の厚さより大きい。また、第2サブブロックで第5高さを有する第1導電物質251、252、253及び第7高さを有する第1導電物質271、272、273の厚さは残りの第1導電物質の厚さより大きい。メモリブロックBLKnの等価回路は図8に示した等価回路BLKi_1と同一である。消去動作の時にメモリブロックBLKnに印加される電圧条件は図9または図13に示した電圧条件と同一である。また、消去動作の時にメモリブロックBLKnの電圧変化は図10または図14に示した電圧変化と同一である。図27~図29を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3は各々第1大きさを有し、残りのメモリセルMC2は第1大きさより小さい第2大きさを有する。例えば、各サブブロックの外郭に提供されるメモリセルMC1、MC3の厚さは各サブブロック内部に提供されるメモリセルMC2の厚さより大きい。第2高さを有する第1導電物質221の厚さが増加すれば、第2高さを有する第1導電物質221と表面層114との間のカップリング比couplingratioが増加する。したがって、第1メモリセルMC1の消去効率が向上する。同様に、第4高さを有する第1導電物質241の厚さが増加すれば、第4高さを有する第1導電物質241と表面層114との間のカップリング比couplingratioが増加する。したがって、第3メモリセルMC3の消去効率が向上する。すなわち、各サブブロックの外郭に提供されるメモリセルMC1、MC3の大きさを増加させることによって、各サブブロックのメモリセルMC1、MC2、MC3の消去速度が平準化される。したがって、メモリセルMC1、MC2、MC3の消去状態のスレッショルド電圧分布が減少するので、不揮発性メモリ装置100及びそれを含むメモリシステム1000の信頼性が向上する。図32は、図4~図6を参照して説明したメモリブロックBLKiの第2実施形態による等価回路BLKi_2を示す回路図である。図8を参照して説明した等価回路と比較すれば、メモリブロックBLKi_2の各NANDストリングNSに側面トランジスタLTRが追加的に提供される。各NANDストリングNSで、側面トランジスタLTRは接地選択トランジスタGSTと共通ソースラインCSLとの間に接続される。側面トランジスタLTRのゲートまたは制御ゲートは接地選択トランジスタGSTのゲートまたは制御ゲートと共に接地選択ラインGSLに接続される。図4~図7を参照して説明したように、第1高さを有する第1導電物質211、212、213は各々第1~第3接地選択ラインGSL1~GSL3に対応する。第1高さを有する第1導電物質211、212、213に特定電圧が印加されれば、第1導電物質211、212、213に隣接した表面層114の領域にチャンネルが形成される。すなわち、接地選択トランジスタGSTにチャンネルが形成される。また、第1導電物質211、212、213に特定電圧が印加されれば、第1導電物質211、212、213に隣接した基板111の領域にチャンネルが形成される。第1ドーピング領域311は第1導電物質211の電圧によって基板111に生成されたチャンネルと接続される。第1導電物質211の電圧によって基板111に生成されたチャンネルは第1導電物質211の電圧によって第2方向のボディーとして動作する表面層114に生成されたチャンネルと接続される。同様に、第1導電物質211、212、213の電圧によって基板111にチャンネルが形成される。第1~第4ドーピング領域311~314は第1導電物質211、212、213の電圧によって基板111に生成されたチャンネルを通じて第2方向のボディーとして動作する表面層114に各々接続される。図4~図7を参照して説明したように、第1~第4ドーピング領域311~314は共通接続されて共通ソースラインCSLを形成する。共通ソースラインCSL及びメモリセルMC1~MC6のチャンネルは接地選択ラインGSLの電圧によって形成される基板111に垂直なチャンネル及び基板111に平行なチャンネルを通じて電気的に接続される。すなわち、共通ソースラインCSLと第1メモリセルMC1との間に、接地選択ラインGSLによって駆動され、基板に垂直なトランジスタ及び基板に平行なトランジスタが提供されると理解することができる。基板に垂直なトランジスタは接地選択トランジスタGSTとして理解することができ、基板に平行なトランジスタは側面トランジスタLTRとして理解することができる。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC4は第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMCが提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC4は第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_2のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_2の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_2の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_2のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図33は、図4~図6を参照して説明したメモリブロックBLKiの第3実施形態による等価回路BLKi_3を示す回路図である。図8のメモリブロックBLKi_1と比較すれば、各NANDストリングNSで、メモリセルMC1~MC4と共通ソースラインCSLとの間に2つの接地選択トランジスタGST1、GST2を提供することができる。同一の高さの接地選択トランジスタGST1またはGST2に対応する接地選択ラインGSL1、GSL2は共通接続することができる。また、同一のNANDストリングNSに対応する接地選択ラインGSL1、GSL2は共通接続することができる。例示的に、第1サブブロック及び第2サブブロックのメモリセルの数を平準化するために、ダミーワードラインDWL1、DWL2及びダミーメモリセルDMC1、DMC2の数が調節されている。そして、第1サブブロックのメモリセルMC1、MC2の数及び第2サブブロックのメモリセルMC3、MC4の数が調節されている。しかし、ダミーワードラインDWL1、DWL2及びダミーメモリセルDMC1、DMC2の数は図33に示したものに限定されない。また、第1サブブロックのメモリセルMC1、MC2の数及び第2サブブロックのメモリセルMC3、MC4の数は図33に示したものに限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMC1、DMC2が提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMC1、DMC2が提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMC1、DMC2が提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_3のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_3の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_3の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_3のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図34は、図4~図6を参照して説明したメモリブロックBLKiの第4実施形態による等価回路BLKi_4を示す回路図である。図33のメモリブロックBLKi_3と比較すれば、各NANDストリングNSで、メモリセルMC1~MC4とビットラインBLとの間に2つのストリング選択トランジスタSSTa、SSTbを提供することができる。同一の行のNANDストリングで、同一の高さのストリング選択トランジスタSSTaまたはSSTbは1つのストリング選択ラインSSLを共有する。例えば、第1行のNANDストリングNS11~NS13で、第1aストリング選択トランジスタSSTaは第1aストリング選択ラインSSL1aを共有する。第1bストリング選択トランジスタSSTbは第1bストリング選択ラインSSL1bを共有する。第2行のNANDストリングNS21~NS23で、第1aストリング選択トランジスタSSTaは第2aストリング選択ラインSSL2aを共有する。第1bストリング選択トランジスタSSTbは第2bストリング選択ラインSSL2bを共有する。第3行のNANDストリングNS31~NS33で、第1aストリング選択トランジスタSSTaは第3aストリング選択ラインSSL3aを共有する。第1bストリング選択トランジスタSSTbは第3bストリング選択ラインSSL3bを共有する。図33を参照して説明したように、サブブロックの間に提供されるダミーワードラインDWL及びダミーメモリセルDMCの数、第1サブブロックのメモリセルMC1、MC2の数、そして第2サブブロックのメモリセルMC3、MC4の数は限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わりに、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMCが提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_4のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_4の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_4の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_4のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図35は、図4~図6を参照して説明したメモリブロックBLKiの第5実施形態による等価回路BLKi_5を示す回路図である。図34のメモリブロックBLKi_4と比較すれば、同一の行のNANDストリングNSに対応するストリング選択ラインSSLは共通接続される。図33を参照して説明したように、サブブロックの間に提供されるダミーワードラインDWL及びダミーメモリセルDMCの数、第1サブブロックのメモリセルMC1、MC2の数、そして第2サブブロックのメモリセルMC3、MC4の数は限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMCが提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_5のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_5の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_5の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_5のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図36は、図4~図6を参照して説明したメモリブロックBLKiの第6実施形態による等価回路BLKi_6を示す回路図である。図8のメモリブロックBLKi_1と比較すれば、各NANDストリングNSでストリング選択トランジスタSSTとメモリセルMC1~MC4との間にダミーメモリセルDMC3が提供される。ダミーメモリセルDMC3はダミーワードラインDWL3に共通接続される。すなわち、ストリング選択ラインSSL1~SSL3とワードラインWL1~WL4との間にダミーワードラインDWL3が提供される。図33を参照して説明したように、サブブロックの間に提供されるダミーワードラインDWL1、DWL2及びダミーメモリセルDMC1、DMC2の数、第1サブブロックのメモリセルMC1、MC2の数、そして第2サブブロックのメモリセルMC3、MC4の数は限定されない。同様に、メモリセルMC1~MC4とストリング選択トランジスタSSTとの間に提供されるダミーメモリセルDMC3の数は限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMC1、DMC2が提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMC1、DMC2が提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMC1、DMC2が提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_6のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_6の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_6の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_6のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図37は、図4~図6を参照して説明したメモリブロックBLKiの第7実施形態による等価回路BLKi_7を示す回路図である。図8のメモリブロックBLKi_1と比較すれば、各NANDストリングで接地選択トランジスタGSTとメモリセルMC1~MC6との間にダミーメモリセルDMC1が提供される。ダミーメモリセルDMC1はダミーワードラインDWL1に共通接続される。すなわち、接地選択ラインGSLとワードラインWL1~WL4との間にダミーワードラインDWL1が提供される。図33を参照して説明したように、サブブロックの間に提供されるダミーワードラインDWL2、DWL3及びダミーメモリセルDMC2、DMC3の数、第1サブブロックのメモリセルMC1、MC2の数、そして第2サブブロックのメモリセルMC3、MC4の数は限定されない。同様に、メモリセルMC1~MC4と接地選択トランジスタGSTとの間に提供されるダミーメモリセルDMC1の数は限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMC2、DMC3が提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMC2、DMC3が提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMC2、DMC3が提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_7のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_7の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_7の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_7のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図38は、図4~図6を参照して説明したメモリブロックBLKiの第8実施形態による等価回路BLKi_8を示す回路図である。図8のメモリブロックBLKiと比較すれば、各NANDストリングで接地選択トランジスタGSTとメモリセルMC1~MC4との間にダミーメモリセルDMC1が提供される。ダミーメモリセルDMC1はダミーワードラインDWL1に共通接続される。すなわち、接地選択ラインGSLとワードラインWL1~WL4との間にダミーワードラインDWL1が提供される。各NANDストリングでストリング選択トランジスタSSTとメモリセルMC1~MC4との間にダミーメモリセルDMC3が提供される。ダミーメモリセルDMC3はダミーワードラインDWL3に共通接続される。すなわち、ストリング選択ラインSSL1~SSL3とワードラインWL1~WL4との間にダミーワードラインDWL3が提供される。図33を参照して説明したように、サブブロックの間に提供されるダミーワードラインDWL2、DWL3及びダミーメモリセルDMC2、DMC3の数、第1サブブロックのメモリセルMC1、MC2の数、そして第2サブブロックのメモリセルMC3、MC4の数は限定されない。同様に、メモリセルMC1~MC4と接地選択トランジスタGSTとの間に提供されるダミーメモリセルDMC1の数は限定されない。そして、メモリセルMC1~MC4とストリング選択トランジスタSSTとの間に提供されるダミーメモリセルDMC3の数は限定されない。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMC2が提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMC2が提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、ダミーメモリセルDMC2が提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC2、MC3、MC4は各々第1大きさを有し、そして残りのメモリセル図示せずは第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKi_8のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKi_8の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKi_8の特定サブブロックにデータが書き込まれた後、メモリブロックBLKi_8のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図39は、図3のメモリブロックBLK1~BLKzのうちの1つの第5実施形態を示す斜視図である。図40は、図39のメモリブロックBLKoのVV線に沿って切断した断面図である。図4~図6を参照して説明したメモリブロックBLKiと比較すれば、メモリブロックBLKoで1つのピラーは第1サブピラー113a及び第2サブピラー113bを含む。メモリブロックBLKiのピラー113が第1及び第2サブピラー113a、113bに取り替えられることを除けば、メモリブロックBLKoはメモリブロックBLKiと同一の構造を有する。したがって、重複の説明は省略する。図39及び図40を参照すれば、基板111上に第1サブピラー113aが提供される。例示的に、第1サブピラー113aの表面層114aはpタイプを有するシリコン物質を含む。第1サブピラー113aの表面層114aは第2方向のボディーとして動作する。第1サブピラー113aの内部層115aは絶縁物質で構成される。第1サブピラー113a上に第2サブピラー113bが提供される。例示的に、第2サブピラー113bの表面層114bはpタイプを有するシリコン物質を含む。第2サブピラー113bの表面層114bは第2方向のボディーとして動作する。第2サブピラー113bの内部層115bは絶縁物質で構成される。例示的に、第1サブピラー113aの表面層114a及び第2サブピラー113bの表面層114bは接続される。例えば、図39及び図40に示したように、第1サブピラー113aの表面層114a及び第2サブピラー113bの表面層114bはpタイプを有するシリコンパッドSIPを通じて接続される。シリコンパッドSIPが提供される領域で、第1サブピラー113aの表面層114a及び第2サブピラー113bの表面層114bは不規則的な形態で接続される。したがって、シリコンパッドSIPが提供される領域で、チャンネルの形成が不安定になることがある。すなわち、シリコンパッドSIPに対応する高さのメモリセルMCは正常にデータを格納、消去、または読み出すことができない。このような問題を防止するために、シリコンパッドSIPに対応する高さ、すなわち第5高さを有する第1導電物質251、252、253はダミーワードラインDWL及びダミーメモリセルDMCを形成する。すなわち、メモリブロックBLKoはシリコンパッドSIPに対応する高さを基準としてサブブロックに分割される。例示的に、メモリブロックBLKoの等価回路は図8に示した等価回路BLKi_1のように示すことができる。例示的に、メモリブロックBLKoの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKoの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKoのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKoのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKoのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKoの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKoの特定サブブロックにデータが書き込まれた後、メモリブロックBLKoのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。例示的に、ピラーは第1サブピラー113a及び第2サブピラー113bを含むと説明した。しかし、ピラーは少なくとも2つのサブピラーを含むことができる。図41は、図3のメモリブロックBLK1~BLKzのうちの1つの第6実施形態BLKi’を示す斜視図である。メモリブロックBLKiのI-I線に沿って切断した断面図は図4に示した断面図と同一である。図4のメモリブロックBLKiと比較すれば、メモリブロックBLKiで、ピラー113は四角柱の形態に提供される。また、第1方向に沿って特定の距離だけ離隔されて配置されたピラー113の間に、絶縁物質101が提供される。例示的に、絶縁物質101は第2方向に沿って伸長されて基板111に接触される。図4を参照して説明した第1導電物質211~291、212~292、213~293は絶縁物質101が提供される領域で1部分211a~291a、212a~292a、213a~293a及び第2部分211b~291b、212b~292b、213b~293bに分離される。第1及び第2ドーピング領域311、312上の領域で、各ピラー113は第1導電物質の第1部分211a~291a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分211b~291b及び絶縁膜116と他の1つのNANDストリングNSを形成する。第2及び第3ドーピング領域312、313上の領域で、各ピラー113は第1導電物質の第1部分212a~292a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分212b~292b及び絶縁膜116と他の1つのNANDストリングNSを形成する。第3及び第4ドーピング領域313、314上の領域で、各ピラー113は第1導電物質の第1部分213a~293a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分213b~293b及び絶縁膜116と他の1つのNANDストリングNSを形成する。すなわち、絶縁物質101を利用して各ピラー113の両側面に提供される第1導電物質の第1及び第2部分211a~291a、211b~291bを分離することによって、各ピラー113は2つのNANDストリングNSを形成することができる。図4~図8を参照して説明したように、第1導電物質の第1部分211a~291a及び第2部分211b~291b、212b~292b、213b~293bは接地選択ラインGSL、ワードラインWL、そしてストリング選択ラインSSTに対応する。同一の高さのワードラインWLは共通接続される。例示的に、メモリブロックBLKiの等価回路はNANDストリングNSの行の数を除けば、図8に示した等価回路BLKi_1のように示すことができる。例えば、メモリブロックBLKiの等価回路のNANDストリングNSの行の数は図8に示した等価回路BLKi_1のNANDストリングNSの行の数の2倍である。例示的に、メモリブロックBLKiの等価回路はNANDストリングNSの行の数を除けば、図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。例えば、メモリブロックBLKiの等価回路のNANDストリングNSの行の数は図32~図38に示した等価回路BLKi_2~BLKi_8のNANDストリングNSの行の数の2倍である。メモリブロックBLKiの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKiのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKiのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC4は第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKiのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKiの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKiの特定サブブロックにデータが書き込まれた後、メモリブロックBLKoのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図42は、図3のメモリブロックBLK1~BLKzのうちの1つの第7実施形態を示す斜視図である。メモリブロックBLKoのVV線に沿って切断した断面図は図40に示した断面図と同一である。メモリブロックBLKoの1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除けば、メモリブロックBLKoは図41を参照して説明したメモリブロックBLKi’と同一である。図39及び図40を参照して説明したように、メモリブロックBLKoで1つのピラーは第1サブピラー113a及び第2サブピラー113bを含む。四角柱形態の構造を有することを除けば、第1サブピラー113a及び第2サブピラー113bは図39及び図40の説明と同様に構成される。図41を参照して説明したように、1つのピラー113は2つのNANDストリングNSを形成する。第1導電物質の第1部分211a~291a及び第2部分211b~291b、212b~292b、213b~293bは接地選択ラインGSL、ワードラインWL、そしてストリング選択ラインSSTに対応する。同一の高さのワードラインWLは共通接続される。例示的に、メモリブロックBLKoの等価回路はNANDストリングNSの行の数を除けば、図8に示した等価回路BLKi_1のように示すことができる。例えば、メモリブロックBLKoの等価回路のNANDストリングNSの行の数は図8に示した等価回路BLKi_1のNANDストリングNSの行の数の2倍である。例示的に、メモリブロックBLKoの等価回路はNANDストリングNSの行の数を除けば、図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。例えば、メモリブロックBLKoの等価回路のNANDストリングNSの行の数は図32~図38に示した等価回路BLKi_2~BLKi_8のNANDストリングNSの行の数の2倍である。メモリブロックBLKoの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKoのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKoのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図39及び図40を参照して説明したように、シリコンパッドSIPに対応する高さ、すなわち、第5高さを有する第1導電物質251、252、253がダミーワードラインDWL及びダミーメモリセルDMCを形成することができる。すなわち、メモリブロックBLKoはシリコンパッドSIPに対応する高さを基準としてサブブロックに分割することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKoのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKoの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKoの特定サブブロックにデータが書き込まれた後、メモリブロックBLKoのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。例示的に、ピラーは第1サブピラー113a及び第2サブピラー113bを含むと説明した。しかし、ピラーは少なくとも2つのサブピラーを含むことができる。図43は、図3のメモリブロックBLK1~BLKzのうちの1つの第8実施形態BLKpを示す斜視図である。図44は、図43のメモリブロックBLKpのVIVI線に沿って切断した断面図である。共通ソースラインCSLを形成するnタイプドーピング領域315がプレートplate形態に提供されることを除けば、メモリブロックBLKpは図4~図8を参照して説明したメモリブロックBLKiと同一に構成される。例示的に、nタイプドーピング領域315をnタイプウェルとして提供することができる。図4~図8を参照して説明したように、第1導電物質211~291、212~292、213~293は接地選択ラインGSL、ワードラインWL、そしてストリング選択ラインSSTに対応する。同一の高さのワードラインWLは共通接続される。図45は、図43及び図44のメモリブロックBLKpの消去動作の時の電圧条件の第1実施形態を示すテーブルである。図43~図45を参照すれば、消去動作の時にストリング選択ラインSSLはフローティングされる。非選択されたサブブロックのワードラインWLはフローティングされる。選択されたサブブロックのワードラインWLはフローティングされた後に第2ワードライン消去電圧Vwe2に駆動される。ダミーワードラインDWLに第3ダミーワードライン電圧Vdwl3が印加される。接地選択ラインGSLは接地電圧Vssに駆動された後にフローティングされる。そして、基板111はプリ電圧Vpreに駆動された後に第2消去電圧Vers2に駆動される。図46は、図45の電圧条件による図43及び図44のメモリブロックBLKpの電圧変化を示すタイミング図である。例示的に、メモリブロックBLKpの等価回路は図8に示した等価回路BLKi_1のように示すことができる。以下で、図8の等価回路BLKi_1及び図43~図46を参照して、メモリブロックBLKpの消去動作を説明する。例示的に、第1サブブロックが消去され、第2サブブロックは消去禁止されると仮定する。第1時間t1に基板111にプリ電圧Vpreが印加される。例示的に、基板111はpタイプのシリコン物質を含み、ドーピング領域315はnタイプのシリコン物質を含む。基板111及びドーピング領域315が順バイアス条件を形成するので、プリ電圧Vpreは基板111を通じてドーピング領域315に伝達される。例えば、プリ電圧Vpreは高電圧である。第1時間t1に、接地選択ラインGSLに接地電圧Vssが印加されている。接地選択トランジスタGSTのゲートまたは制御ゲートに接地電圧が印加され、ソースにプリ電圧Vpreが印加される。プリ電圧Vpreが高電圧であるので、接地選択トランジスタGSTで熱電子が発生する。例えば、接地選択トランジスタGSTでGIDLgateinduceddrainleakageによって熱電子が発生する。発生した熱電子はドーピング領域315から第2方向のボディーとして動作する表面層114に伝達される。したがって、表面層114の電圧は上昇する。第1時間t1に、選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6はフローティングされている。したがって、選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6の電圧は表面層114の電圧上昇によるカップリングによって上昇する。第1時間t1に、ダミーワードラインDWLに第3ダミーワードライン電圧Vdwl3が印加される。1時間t1に、ストリング選択ラインSSLはフローティングされている。したがって、ストリング選択ラインSSLの電圧は表面層114の電圧上昇によるカップリングによって上昇する。第2時間t2に、基板111に第2消去電圧Vers2が印加される。第2消去電圧Vers2はドーピング領域315に伝達される。第2消去電圧Vers2と接地選択ラインGSL電圧との差によって、接地選択トランジスタGSTで熱電子が発生する。例えば、接地選択トランジスタGSTでGIDLgateinduceddrainleakageによって熱電子が発生する。発生した熱電子が表面層114に注入され、表面層114の電圧が上昇する。第2時間t2に、接地選択ラインGSLはフローティングされる。したがって、表面層114の電圧上昇によるカップリングによって、接地選択ラインGSLの電圧は上昇する。例えば、接地選択ラインGSLの電圧は第2接地選択ライン電圧Vgsl2まで上昇する。第2時間t2に、選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6はフローティングされている。したがって、選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6の電圧は表面層114の電圧上昇によるカップリングによって上昇する。例えば、選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6の電圧はワードライン電圧Vwlまで上昇する。第2時間t2に、ストリング選択ラインSSLはフローティングされている。したがって、ストリング選択ラインSSLの電圧は表面層114の電圧上昇によるカップリングによって上昇する。例えば、ストリング選択ラインSSLの電圧は第2ストリング選択ライン電圧Vssl2まで上昇する。第3時間t3に、選択されたサブブロックのワードラインWL1~WL3に第2ワードライン消去電圧Vwe2が印加される。例えば、第2ワードライン消去電圧Vwe2は低電圧である。例えば、第2ワードライン消去電圧Vwe2は接地電圧Vssである。この時、表面層114の電圧は高電圧である。したがって、選択されたサブブロックのメモリセルでFowler-Nordheimカップリングが発生する。F-Nトンネリングによって、選択されたサブブロックのメモリセルMC1~MC3は消去される。第3時間t3に、非選択サブブロックのワードラインWL4~WL6の電圧はワードライン電圧Vwlのレベルを有する。例示的に、ワードライン電圧Vwlは表面層114の電圧上昇によるカップリングによって生成された電圧である。例えば、ワードライン電圧Vwlは高電圧である。例示的に、ワードライン電圧Vwlは非選択サブブロックのメモリセルMC4~MC6でF-Nトンネリングが発生することを防止する。したがって、非選択サブブロックのメモリセルMC4~MC6は消去禁止される。第3時間t3に、接地選択ラインGSLの電圧は第2接地選択ライン電圧Vgsl2のレベルを有する。例示的に、第2接地選択ライン電圧Vgsl2は表面層114の電圧上昇によるカップリングによって生成された電圧である。例えば、第2接地選択ライン電圧Vgsl2は高電圧である。例示的に、接地選択トランジスタGSTでF-Nトンネリングが発生しないように、第2接地選択ライン電圧Vgsl2のレベルが設定される。例えば、接地選択ラインGSLがフローティングされる時点を調節することによって、第2接地選択ライン電圧Vgsl2のレベルを調節することができる。したがって、接地選択トランジスタGSTは消去防止される。第3時間t3に、ストリング選択ラインSSLの電圧は第2ストリング選択ライン電圧Vssl2のレベルを有する。例示的に、第2ストリング選択ライン電圧Vssl2は表面層114の電圧上昇によるカップリングによって生成された電圧である。例えば、第2ストリング選択ライン電圧Vssl2は高電圧である。例示的に、第2ストリング選択ライン電圧Vssl2はストリング選択トランジスタSSTでF-Nトンネリングが発生することを防止する。したがって、ストリング選択トランジスタSSTは消去防止される。第2時間~第3時間t2~t3で、ダミーワードラインDWLの電圧は第3ダミーワードライン電圧Vdwl3に維持される。例示的に、第3ダミーワードライン電圧Vdwl3のレベルはダミーメモリセルDMCでF-Nトンネリングが防止されるように設定される。したがって、ダミーメモリセルDMCは消去防止される。例示的に、第3ダミーワードライン電圧Vdwl3のレベルは選択されたサブブロックのワードラインWL1~WL3及び非選択されたサブブロックのワードラインWL4~WL6の間のカップリングの影響を防止または減少するように設定される。例えば、第3時間t3に選択されたサブブロックのワードラインWL1~WL3の電圧はワードライン電圧Vwlから第2ワードライン消去電圧Vweに低くなる。この時、選択されたサブブロックのワードラインWL1~WL3の電圧の下落によるカップリングの影響が非選択されたサブブロックのワードラインWL4~WL6に伝達されることを防止または減少するように、第3ダミーワードライン電圧Vdwl3を設定することができる。また、非選択サブブロックのワードラインWL4~WL6の電圧が維持されることによるカップリングの影響が選択されたサブブロックのワードラインWL1~WL3に伝達されることを防止または減少するように、第3ダミーワードライン電圧Vdwl3を設定することができる。例示的に、第3ダミーワードライン電圧Vdwl3は第2消去電圧Vers2と第2ワードライン消去電圧Vwe2との間のレベルを有することができる。例えば、第3ダミーワードライン電圧Vdwl3はワードライン電圧Vwlと第2ワードライン消去電圧Vwe2との間のレベルを有することができる。上述の実施形態で、非選択されたサブブロックのワードラインWL4~WL6はフローティングされると説明した。しかし、非選択されたサブブロックのワードラインWL4~WL6に第2ワードライン消去禁止電圧Vwei2を印加することができる。例えば、第1時間t1に、非選択サブブロックのワードラインに予め設定された電圧が印加される。予め設定された電圧は第2ワードライン消去電圧Vwei2より低いレベルを有する。そして、第2時間t2に、非選択されたサブブロックのワードラインWL4~WL6に第2ワードライン消去禁止電圧Vwei2が印加される。例示的に、第2ワードライン消去禁止電圧Vwei2と第2消去電圧Vers2との間の電圧差によってFowler-Nordheimトンネリングが発生しないように、第2ワードライン消去禁止電圧Vwei2のレベルを設定することができる。例示的に、メモリブロックBLKpの等価回路は図8に示した等価回路BLKi_1のように示すことができる。例示的に、メモリブロックBLKpの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKpの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKpのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKpのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC4は第1大きさより小さい第2大きさを有することができる。サブブロックの間にダミーメモリセルDMCが提供されない場合、メモリブロックBLKoの消去動作の時の電圧条件及び電圧変化は各々図47及び図48の通りである。図47は、図43及び図44のメモリブロックBLKpのサブブロックの間にダミーメモリセルDMCが提供されない場合の電圧条件を示すテーブルである。ダミーワードラインDWLの電圧条件が除去されたことを除けば、図47に示した電圧条件は図45に示した電圧条件と同一である。図48は、図47の電圧条件による電圧変化を示すタイミング図である。ダミーワードラインDWLの電圧変化が除去されたことを除けば、図48に示した電圧変化は図46に示した電圧変化と同一である。例示的に、図46に示した電圧変化でダミーワードラインDWLによってサブブロックの間のカップリングの影響が防止または減少される一方、図48に示した電圧変化でサブブロックの間に提供される絶縁物質112によってサブブロックの間のカップリングの影響が防止または減少する。例示的に、図18~図20を参照して説明したように、メモリブロックBLKpのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKpの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKpの特定サブブロックにデータが書き込まれた後、メモリブロックBLKpのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図49は、図3のメモリブロックBLK1~BLKzのうちの1つの第9実施形態を示す斜視図である。図50は、図49のメモリブロックBLKqのVIIVII線に沿って切断した断面図である。メモリブロックBLKqの1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除けば、メモリブロックBLKqは図43及び図44を参照して説明したメモリブロックBLKpと同一である。図39及び図40を参照して説明したように、メモリブロックBLKqで1つのピラーは第1サブピラー113a及び第2サブピラー113bを含む。第1サブピラー113a及び第2サブピラー113bは図39及び図40を参照して説明したように構成される。図43及び図44を参照して説明したように、共通ソースラインCSLを形成するnタイプのドーピング領域315がプレートplate形態に提供される。例示的に、メモリブロックBLKqの消去動作は図45~図48を参照して説明した方法によって実行される。例示的に、メモリブロックBLKqの等価回路は図8に示した等価回路BLKi_1のように示すことができる。例示的に、メモリブロックBLKqの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKqの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKqのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKqのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図39及び図40を参照して説明したように、シリコンパッドSIPに対応する高さ、すなわち、第5高さを有する第1導電物質251、252、253がダミーワードラインDWL及びダミーメモリセルDMCを形成することができる。すなわち、メモリブロックBLKqはシリコンパッドSIPに対応する高さを基準としてサブブロックに分割することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKqのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKqの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKqの特定サブブロックにデータが書き込まれた後、メモリブロックBLKqのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。例示的に、ピラーは第1サブピラー113a及び第2サブピラー113bを含むと説明した。しかし、ピラーは少なくとも2つのサブピラーを含むことができる。図51は、図3のメモリブロックBLK1~BLKzのうちの1つの第10実施形態を示す斜視図である。図52は、図51のメモリブロックBLKrのVIIIVIII線に沿って切断した断面図である。図51及び図52を参照すれば、共通ソースラインCSLを形成するnタイプのドーピング領域315は図43及び図44を参照して説明したようにプレートplate形態に提供される。図4~図8を参照して説明したメモリブロックBLKiと比較すれば、接地選択ラインGSLを形成する第1高さを有する第1導電物質211pはプレート形態に提供される。第1~第7ワードラインWL1~WL7を形成する第2~第8高さを有する第1導電物質221p~281pはプレートplate形態に提供される。ストリング選択ラインSSLを形成する第9高さを有する第1導電物質291p、292p、293pは第1方向に沿って伸長され、第2方向に沿って特定の距離だけ離隔されて提供される。各ピラー113の表面層116は絶縁膜を含む。ピラー113の表面層116は図6を参照して説明した絶縁膜116のようにデータを格納するように構成される。例えば、表面層116はトンネリング絶縁膜、電荷格納膜、そしてブロッキング絶縁膜を含む。ピラー113の中問層114はpタイプのシリコンを含む。ピラー113の中問層114は第2方向のボディーとして動作する。ピラー113の内部層115は絶縁物質を含む。例示的に、メモリブロックBLKrの消去動作は図45~図48を参照して説明した方法によって実行される。例示的に、メモリブロックBLKrの等価回路は図8に示した等価回路BLKi_1のように示すことができる。例示的に、メモリブロックBLKrの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKrの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKrのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKrのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図21~図26を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供される代わり、サブブロックの間の絶縁物質112の厚さを他の絶縁物質112の厚さより大きく形成することができる。例示的に、図27~図29を参照して説明したように、ダミーメモリセルDMCが提供されず、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC4は第1大きさより小さい第2大きさを有することができる。例示的に、図30及び図31を参照して説明したように、サブブロックの間にダミーメモリセルDMCが提供され、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKpのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKpの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKpの特定サブブロックにデータが書き込まれた後、メモリブロックBLKpのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。図53は、図3のメモリブロックBLK1~BLKzのうちの1つの第11実施形態を示す斜視図である。図54は、図53のメモリブロックBLKsのIXIX線に沿って切断した断面図である。メモリブロックBLKsの1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除けば、メモリブロックBLKsは図51及び図52を参照して説明したメモリブロックBLKrと同一である。図39及び図40を参照して説明したように、メモリブロックBLKsで1つのピラーは第1サブピラー113a及び第2サブピラー113bを含む。第1サブピラー113a及び第2サブピラー113bは図39及び図40を参照して説明したように構成される。例示的に、メモリブロックBLKsの等価回路は図8に示した等価回路BLKi_1のように示すことができる。例示的に、メモリブロックBLKsの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKsの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKsのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKsのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図39及び図40を参照して説明したように、シリコンパッドSIPに対応する高さ、すなわち、第5高さを有する第1導電物質251p、252p、253pがダミーワードラインDWL及びダミーメモリセルDMCを形成することができる。すなわち、メモリブロックBLKsはシリコンパッドSIPに対応する高さを基準としてサブブロックに分割することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKsのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKsの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKsの特定サブブロックにデータが書き込まれた後、メモリブロックBLKsのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。例示的に、ピラーは第1サブピラー113a及び第2サブピラー113bを含むと説明した。しかし、ピラーは少なくとも2つのサブピラーを含むことができる。図55は、図3のメモリブロックBLK1~BLKzのうちの1つの第12実施形態を示す斜視図である。図56は、図55のメモリブロックBLKtのXX線に沿って切断した断面図である。図55及び図56を参照すれば、基板111上に、第1方向に沿って伸長される第1~第4上部ワードラインUW1~UW4が提供される。第1~第4上部ワードラインUW1~UW4は第2方向に沿って特定の距離だけ離隔されて提供される。第1方向に沿って特定の距離だけ離隔されて提供され、第2方向に沿って第1~第4上部ワードラインUW1~UW4を貫通する第1上部ピラーUP1が提供される。基板111上に、第1方向に沿って伸長される第1~第4下部ワードラインDW1~DW4が提供される。第1~第4下部ワードラインDW1~DW4は第2方向に沿って特定の距離だけ離隔されて提供される。第1~第4下部ワードラインDW1~DW4は第1~第4上部ワードラインUW1~UW4から第3方向に沿って特定の距離だけ離隔されて提供される。第1方向に沿って特定の距離だけ離隔されて配置され、第2方向に沿って第1~第4下部ワードラインDW1~DW4を貫通する第1下部ピラーDP1が提供される。そして、第1方向に沿って特定の距離だけ離隔されて提供され、第2方向に沿って第1~第4下部ワードラインDW1~DW4を貫通する第2下部ピラーDP2が提供される。例示的に、第1下部ピラーDP1及び第2下部ピラーDP2は第2方向に沿って平行に配置することができる。第1下部ピラーDP1及び第2下部ピラーDP2は第3方向に沿って特定の距離だけ離隔されて提供される。基板111上に、第1方向に沿って伸長される第5~第8上部ワードラインUW5~UW8が提供される。第5~第8上部ワードラインUW5~UW8は第2方向に沿って特定の距離だけ離隔されて提供される。第5~第8上部ワードラインUW5~UW8は第1~第4下部ワードラインDW1~DW4から第3方向に沿って特定の距離だけ離隔されて提供される。第1方向に沿って特定の距離だけ離隔されて配置され、第2方向に沿って第5~第8上部ワードラインUW5~UW8を貫通する第2上部ピラーUP2が提供される。第1及び第2下部ピラーDP1、DP2の上部に第1方向に伸長される共通ソースラインCSLが提供される。例示的に、共通ソースラインCSLはnタイプのシリコン物質を含む。例示的に、共通ソースラインCSLがnタイプまたはpタイプのような導電型conductivetypeを有しない導電物質で構成される時、共通ソースラインCSLと第1及び第2下部ピラーDP1、DP2との間にnタイプのソースを追加的に提供することができる。例えば、第1及び第2下部ピラーDP1、DP2の領域のうちで共通ソースラインCSLに隣接した領域はnタイプでドーピングされ、ソースとして動作することができる。例示的に、共通ソースラインCSL及び第1及び第2下部ピラーDP1、DP2はコンタクトプラグを通じて各々接続することができる。例えば、コンタクトプラグはnタイプでドーピングされ、ソースとして動作することができる。第1及び第2上部ピラーUP1、UP2の上部にドレイン320が各々提供される。例示的に、ドレイン320はnタイプのシリコン物質を含む。ドレイン320の上部に第3方向に沿って伸長される複数のビットラインBL1~BL3が提供される。例えば、ビットラインBL1~BL3は第1方向に沿って特定の距離だけ離隔されて提供される。例示的に、ビットラインBL1~BL3は金属で構成される。例示的に、ビットラインBL1~BL3及びドレイン320はコンタクトプラグ図示せずを通じて接続することができる。第1及び第2上部ピラーUP1、UP2の各々は表面層116及び内部層114を含む。第1及び第2下部ピラーDP1、DP2の各々は表面層116及び内部層114を含む。図51及び図52を参照して説明したように、第1及び第2上部ピラーUP1、UP2と第1及び第2下部ピラーDP1、DP2の表面層116はブロッキング絶縁膜、電荷格納膜、そしてトンネリング絶縁膜を含む。例示的に、トンネル絶縁膜は熱酸化膜を含む。電荷格納膜は窒化膜または金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜などを含む。ブロッキング絶縁膜は単一層または多層で形成することができる。ブロッキング絶縁膜はトンネル絶縁膜及び電荷格納膜より高い誘電率を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜などであり得る。例示的に、トンネル絶縁膜、電荷格納膜、そしてブロッキング絶縁膜はONOoxide-nitride-oxideを構成することができる。第1及び第2上部ピラーUP1、UP2、そして第1及び第2下部ピラーDP1、DP2の内部層114はpタイプのシリコン物質を含む。第1及び第2上部ピラーUP1、UP2、そして第1及び第2下部ピラーDP1、DP2の内部層114は第2方向のボディーとして動作する。第1上部ピラーUP1及び第1下部ピラーDP1は第1パイプラインコンタクトPC1を通じて接続される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の表面層116は第1パイプラインコンタクトPC1の表面層を通じて各々接続される。第1パイプラインコンタクトPC1の表面層は第1上部ピラーUP1及び第1下部ピラーDP1の表面層116と同一の物質で構成される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の内部層114は第1パイプラインコンタクトPC1の内部層を通じて各々接続される。第1パイプラインコンタクトPC1の内部層は第1上部ピラーUP1及び第1下部ピラーDP1の内部層114と同一の物質で構成される。すなわち、第1上部ピラーUP1及び第1~第4上部ワードラインUW1~UW4は第1上部ストリングを形成し、第1下部ピラーDP1及び第1~第4下部ワードラインDW1~DW4は第1下部ストリングを形成する。第1上部ストリング及び第1下部ストリングは各々第1パイプラインコンタクトPC1を通じて接続される。第1上部ストリングの一端にドレイン320及びビットラインBL1~BL3が接続される。第1下部ストリングの一端に共通ソースラインCSLが接続される。すなわち、第1上部ストリング及び第1下部ストリングはビットラインBL1~BL3及び共通ソースラインCSLの間に接続された複数のストリングを形成する。同様に、第2上部ピラーUP2及び第5~第8上部ワードラインUW5~UW8は第2上部ストリングを形成し、第2下部ピラーDP2及び第1~第4下部ワードラインDW1~DW4は第2下部ストリングを形成する。第2上部ストリング及び第2下部ストリングは第2パイプラインコンタクトPC2を通じて接続される。第2上部ストリングの一端にドレイン320及びビットラインBL1~BL3が接続される。第2下部ストリングの一端に共通ソースラインCSLが接続される。すなわち、第2上部ストリング及び第2下部ストリングはビットラインBL1~BL3及び共通ソースラインCSLの間に接続される複数のストリングを形成する。例示的に、1つのストリングに8個のトランジスタが提供され、第1~第3ビットラインBL1~BL3の各々に2つのストリングが接続されることを除けば、メモリブロックBLKtの等価回路は図8に示した等価回路BLKi_1と同一に示す。また、1つのストリングに8個のトランジスタが提供され、第1~第3ビットラインBL1~BL3の各々に2つのストリングが接続されることを除けば、メモリブロックBLKtの等価回路は図32~図38に示した等価回路BLKi_2~BLKi_8のように示すことができる。すなわち、メモリブロックBLKoの各NANDストリングは側面トランジスタLTRを含むことができる。メモリブロックBLKoのサブブロックの間に少なくとも1つのダミーメモリセルDMCを提供することができる。メモリブロックBLKoのサブブロックの間に提供されるダミーメモリセルDMCの数は可変できる。各NANDストリングで、少なくとも2つのストリング選択トランジスタSSTを提供することができる。各NANDストリングで、少なくとも2つの接地選択トランジスタGSTを提供することができる。各NANDストリングで、メモリセルMCとストリング選択トランジスタSSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。各NANDストリングで、メモリセルMCと接地選択トランジスタGSTとの間に少なくとも1つのダミーメモリセルDMCを提供することができる。例示的に、第1及び第2パイプラインコンタクトPC1、PC2内の内部層114に各々チャンネルを形成するために、第1及び第2パイプラインコンタクトゲート図示せずを各々提供することができる。例示的に、第1及び第2パイプラインコンタクトゲート図示せずは第1及び第2パイプラインコンタクトPC1、PC2の表面に提供される。例えば、第1及び第2パイプラインコンタクトゲート図示せずは図8に示したダミーメモリセルDMCに対応する。すなわち、メモリブロックBLKtは第1及び第2パイプラインコンタクトゲート図示せずを基準としてサブブロックに分割することができる。例示的に、第1及び第2パイプラインコンタクトゲート図示せずの各々は少なくとも2つのダミーメモリセルDMCに対応することができる。例示的に、隣接した下部ピラーDP1、DP2で下部ワードラインDW1~DW4が共有されると説明した。しかし、上部ピラーUP1、またはUP2に隣接した上部ピラーが第3方向に沿って追加される時、第3方向に沿って隣接した上部ピラーは上部ワードラインUW1~UW4またはUW5~UW8を共有するように構成することができる。例示的に、第3方向に沿って隣接した上部ワードラインUW1~UW4またはUW5~UW8のうち最も高い高さを有するワードラインUW4、UW8は特定の距離だけ離れることができる。例示的に、図30及び図31を参照して説明したように、各サブブロックで基板111と交差する方向に沿って一番目及び最後のメモリセルMC1、MC3、MC4、MC6は各々第1大きさを有し、そして残りのメモリセルMC2、MC5は第1大きさより小さい第2大きさを有することができる。例示的に、図18~図20を参照して説明したように、メモリブロックBLKtのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックBLKtの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックBLKtの特定サブブロックにデータが書き込まれた後、メモリブロックBLKtのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。上述の実施形態で、ストリング選択トランジスタSST及び接地選択トランジスタGSTを形成する第1導電物質の厚さはサブブロック内部のメモリセルMCを形成する第1導電物質の厚さと同一であると示した。しかし、ストリング選択トランジスタSST及び接地選択トランジスタGSTを形成する第1導電物質の厚さはサブブロック内部のメモリセルMCを形成する第1導電物質の厚さより大きいことある。上述の実施形態で、ストリング選択トランジスタSSTを形成する第1導電物質とメモリセルMCを形成する第1導電物質との間の絶縁物質112の厚さはサブブロック内部の絶縁物質112の厚さと同一であると示した。しかし、ストリング選択トランジスタSSTを形成する第1導電物質とメモリセルMCを形成する第1導電物質との間の絶縁物質112の厚さはサブブロック内部の絶縁物質112の厚さより大きいことがある。上述の実施形態で、接地選択トランジスタGSTを形成する第1導電物質とメモリセルMCを形成する第1導電物質との間の絶縁物質112の厚さはサブブロック内部の絶縁物質112の厚さと同一であると示した。しかし、接地選択トランジスタGSTを形成する第1導電物質とメモリセルMCを形成する第1導電物質との間の絶縁物質112の厚さはサブブロック内部の絶縁物質112の厚さより大きいことがある。図57は、図1のメモリシステム1000の応用例を示すブロック図である。図57を参照すれば、メモリシステム2000は不揮発性メモリ装置2100及びコントローラ2200を含む。不揮発性メモリ装置2100は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは1つの共通チャンネルを通じてコントローラ2200と通信するように構成される。図17において、複数の不揮発性メモリチップは第1~第kチャンネルCH1~CHkを通じてコントローラ2200と通信すると示されている。各不揮発性メモリチップは図1~図56を参照して説明した不揮発性メモリ装置100と同一に構成される。例示的に、コントローラ2200は不揮発性メモリ装置2100を制御するように構成される。例えば、コントローラ2200は不揮発性メモリ装置2100のリフレッシュ動作を制御するように構成される。コントローラ2200は図18~図20を参照して説明したように不揮発性メモリ装置2100のリフレッシュ動作を制御する。コントローラ2200は複数のチャンネルを通じて複数の不揮発性メモリチップと通信する。したがって、特定チャンネルに接続された1つの不揮発性メモリチップでリフレッシュが実行される時、他のチャンネルに接続された不揮発性メモリチップは動作待機standby状態を維持する。すなわち、1つのチャンネルに接続された不揮発性メモリチップでリフレッシュが実行される間、他のチャンネルに接続された不揮発性メモリチップで書き込み、読み出し、消去などのような動作を実行することができる。図58は、図57を参照して説明したメモリシステム2000を含むコンピューティングシステム3000を示すブロック図である。図58を参照すれば、コンピューティングシステム3000は、中央処理装置3100、RAM3200RandomAccessMemory、ユーザインターフェース3300、電源3400、メモリシステム2000を含む。メモリシステム2000はシステムバス3500を通じて、中央処理装置3100、RAM3200、ユーザインターフェース3300、電源3400に電気的に接続される。ユーザインターフェース3300を通じて提供されるか、または中央処理装置3100によって処理されたデータはメモリシステム2000に格納される。メモリシステム2000はコントローラ2200及び不揮発性メモリ装置2100を含む。図58において、不揮発性メモリ装置2100はコントローラ2200を通じてシステムバス3500に接続されると示されている。しかし、不揮発性メモリ装置2100はシステムバス3500に直接接続されるように構成することができる。この時、不揮発性メモリ装置2100のリフレッシュ動作は中央処理装置3100の制御下に実行される。図58において、図57を参照して説明したメモリシステム2000が提供されると示されている。しかし、メモリシステム2000は図1を参照して説明したメモリシステム1000に取り替えることができる。例示的に、コンピューティングシステム3000は図1及び図57を参照して説明したメモリシステム1000、2000を全部含むように構成することができる。本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述の実施形態に限定されず、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。