半導体基板1、21の表面に形成された第1電極12、29と第2電極13、28との間に電流を流すことで、前記半導体基板1、21の水平方向である横方向に電流を流す横型半導体素子を有し、該横型半導体素子をメインセルとセンスセルに分け、前記センスセルに流れる電流を検出することによって前記メインセルに流れる電流を検出する半導体装置において、前記メインセルと前記センスセルとを前記半導体基板1、21に形成した素子分離構造1d、21d、56によって絶縁分離していることを特徴とする半導体装置。前記センスセルにはセンス抵抗Rs、Rs1、Rs2が接続され、前記センスセルと前記センス抵抗Rs、Rs1、Rs2の間の電圧を出力電圧V1、V2として出力し、該出力電圧V1、V2に基づいて前記センスセルに流れる電流を検出しており、前記出力電圧V1、V2の最大電圧が0.7V以上に設定されていることを特徴とする請求項1に記載の半導体装置。前記横型半導体素子として、横型半導体スイッチング素子および横型ダイオードを有し、前記横型半導体スイッチング素子がメインセルとセンスセルとに分けられ、該横型半導体スイッチング素子のメインセルとセンスセルとが前記素子分離構造1dによって絶縁分離されていると共に、前記横型ダイオードもメインセルとセンスセルとに分けられ、該横型ダイオードのメインセルとセンスセルとが前記素子分離構造21dによって絶縁分離されており、前記横型半導体スイッチング素子のメインセルおよびセンスセルの前記第1電極12が前記横型ダイオードのメインセルおよび前記センスセルの前記第2電極28とが電気的に接続されていると共に、前記横型半導体スイッチング素子のメインセルの前記第2電極13と前記横型ダイオードのメインセルの前記第1電極29とが、前記横型半導体スイッチング素子のセンスセルの前記第2電極13と前記横型半導体スイッチング素子用のセンス抵抗Rs1を介して接続され、かつ、前記横型ダイオードのセンスセルの前記第1電極29とも前記横型ダイオード用のセンス抵抗Rs2を介して接続され、前記横型半導体スイッチング素子および前記横型ダイオードの並列接続によって電流経路が構成されており、前記横型半導体スイッチング素子のセンスセルと前記横型半導体スイッチング素子用のセンス抵抗Rs1との間の出力電圧V1と、前記横型ダイオードのセンスセルと前記横型ダイオード用の前記センス抵抗Rs2との間の出力電圧V2とにより、前記電流経路に流れる電流の正負および電流の増減を判定することを特徴とする請求項1または2に記載の半導体装置。前記横型半導体スイッチング素子のセンスセル53a~53fと前記横型半導体スイッチング素子用の前記センス抵抗Rs1および前記横型ダイオードのセンスセル55a~55fと前記横型ダイオード用の前記センス抵抗Rs2が一列に並べられてレイアウトされていることを特徴とする請求項3に記載の半導体装置。前記横型半導体スイッチング素子のセンスセル53a~53fと前記横型ダイオードのセンスセル55a~55fの間に、前記横型半導体スイッチング素子用の前記センス抵抗Rs1および前記横型ダイオード用の前記センス抵抗Rs2が配置されていることを特徴とする請求項4に記載の半導体装置。前記横型半導体スイッチング素子のメインセル52a~52fと前記横型ダイオードのメインセル54a~54fとが間隔を空けて並べられて配置され、前記横型半導体スイッチング素子のメインセル52a~52fと前記横型ダイオードのメインセル54a~54fとの間に、前記横型半導体スイッチング素子のセンスセル53a~53fと前記横型半導体スイッチング素子用の前記センス抵抗Rs1および前記横型ダイオードのセンスセル55a~55fと前記横型ダイオード用の前記センス抵抗Rs2が配置されていることを特徴とする請求項4または5に記載の半導体装置。前記横型半導体スイッチング素子のメインセル52a~52fと前記横型ダイオードのメインセル54a~54fとが間隔を空けて並べられて配置され、前記横型半導体スイッチング素子のメインセル52a~52fと前記横型ダイオードのメインセル54a~54fとの間に、前記出力電圧V1、V2を増幅するバッファ回路56a~56fも備えられていることを特徴とする請求項4ないし6のいずれか1つに記載の半導体装置。前記半導体スイッチング素子のオンオフを駆動する制御回路部51を有し、該制御回路部51にはコンパレータが含まれていると共に、該コンパレータがCMOSのみによって構成されていることを特徴とする請求項3ないし6のいずれか1つに記載の半導体装置。前記素子分離構造1d、21dにて前記横型半導体素子のメインセルと分離された領域に備えられた前記センスセルに加えて、前記素子分離構造1d、21dにて分離された前記横型半導体素子のメインセルが備えられる領域内において、前記メインセルに挟まれてさらにセンスセルが備えられていることを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置。しかしながら、例えば図14に示すメインセル100とセンスセル101を有する回路構成に上記従来公報に示される半導体集積回路の構成を適用しようとした場合において、電流検出部に流れる電流値を検出するための出力電圧形成用のセンス抵抗Rsの両端電圧を大きくしようとセンス抵抗Rsの抵抗値を大きくすると、センスセル101のエミッタ電位が上昇する。このため、エミッタ電極に対して電気的に接続されるp型ボディ層の電位が上昇することになり、p型ボディ層とn型ドリフト層との間に形成されるPN接合が順バイアスされ、出力が不安定になる。このため、センス抵抗Rsの両端電圧、つまり出力電圧の最大電圧を0.3V程度に抑える必要がある。そして、コレクタに高い電圧例えば、200~600Vが印加される場合には、この高い電圧とのカップリングにより、出力電圧が影響を受け、正しい電圧を出力することができなくなる。なお、ここでは半導体素子として横型IGBTを例に挙げて説明したが、他の素子、例えばダイオードについてメインセルとセンスセルとを構成し、電流検出機能を持たせるようにする場合について、上記と同様の問題が発生し得る。本発明は上記点に鑑みて、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、半導体基板1、21の表面に形成された第1電極12、29と第2電極13、28との間に電流を流すことで、半導体基板1、21の水平方向である横方向に電流を流す横型半導体素子を有し、該横型半導体素子をメインセルとセンスセルに分け、センスセルに流れる電流を検出することによってメインセルに流れる電流を検出する半導体装置において、メインセルとセンスセルとを半導体基板1、21に形成した素子分離構造1d、21d、56によって絶縁分離していることを特徴としている。このように、メインセルとセンスセルとを素子分離構造1d、21d、56によって絶縁分離している。このため、メインセルの高電圧側の部位、例えば横型半導体素子が横型IGBTである場合にコレクタに対して100V以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルの低電圧側の部位の電位、例えば横型半導体素子が横型IGBTである場合にエミッタ電位がセンス抵抗Rs、Rs1、Rs2に流れる電流によって上昇しても、メインセルの低電圧側の部位と電気的に完全に分離されているため、寄生トランジスタが動作することもない。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。また、半導体素子の電位勾配の偏りを抑制するためのフィールドプレートを構成する抵抗層14、30を形成するような場合においても、そこから発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。このため、抵抗層14、30を形成する場合には、より有効に上記効果を得ることができる。請求項2に記載の発明では、センスセルにはセンス抵抗Rs、Rs1、Rs2が接続され、センスセルとセンス抵抗Rs、Rs1、Rs2の間の電圧を出力電圧V1、V2として出力し、該出力電圧V1、V2に基づいてセンスセルに流れる電流を検出しており、出力電圧V1、V2の最大電圧が0.7V以上に設定されていることを特徴としている。このように、出力電圧V1、V2の最大電圧が0.7V以上、つまりシリコンのPNジャンクションの順方向電圧である0.7Vよりも大きく設定されるようにすることで、より大きな出力電圧V1、V2に基づいて、電流検出を行うことが可能となる。例えば、請求項3に記載したように、横型半導体素子として、横型半導体スイッチング素子および横型ダイオードを有した半導体装置に対して本発明を適用することができる。この場合にも、横型半導体スイッチング素子をメインセルとセンスセルとに分けると共に、該横型半導体スイッチング素子のメインセルとセンスセルとが素子分離構造1dによって絶縁分離されるようにし、横型ダイオードもメインセルとセンスセルとに分けると共に、該横型ダイオードのメインセルとセンスセルとが素子分離構造21dによって絶縁分離されるようにする。そして、横型半導体スイッチング素子のメインセルおよびセンスセルの第1電極12が横型ダイオードのメインセルおよびセンスセルの第2電極28と電気的に接続され、横型半導体スイッチング素子のメインセルの第2電極13と横型ダイオードのメインセルの第1電極29とが、横型半導体スイッチング素子のセンスセルの第2電極13と横型半導体スイッチング素子用のセンス抵抗Rs1を介して接続され、かつ、横型ダイオードのセンスセルの第1電極29とも横型ダイオード用のセンス抵抗Rs2を介して接続されるようにすることで、横型半導体スイッチング素子および横型ダイオードの並列接続による電流経路を構成する。このような回路構成により、横型半導体スイッチング素子のセンスセルと横型半導体スイッチング素子用のセンス抵抗Rs1との間の出力電圧V1と、横型ダイオードのセンスセルと横型ダイオード用のセンス抵抗Rs2との間の出力電圧V2とにより、電流経路に流れる電流の正負および電流の増減を判定することが可能となる。この場合において、請求項4に記載したように、横型半導体スイッチング素子のセンスセル53a~53fと横型半導体スイッチング素子用のセンス抵抗Rs1および横型ダイオードのセンスセル55a~55fと横型ダイオード用のセンス抵抗Rs2が一列に並べられてレイアウトされるようにすると好ましい。このようなレイアウトにすれば、これら各部の間の接続を最短距離で行えるようにしつつ、半導体装置のチップ面積を最小化できる。特に、請求項5に記載したように、横型半導体スイッチング素子のセンスセル53a~53fと横型ダイオードのセンスセル55a~55fの間に、横型半導体スイッチング素子用のセンス抵抗Rs1および横型ダイオード用のセンス抵抗Rs2が配置されるようにすると好ましい。請求項6に記載の発明では、横型半導体スイッチング素子のメインセル52a~52fと横型ダイオードのメインセル54a~54fとが間隔を空けて並べられて配置され、横型半導体スイッチング素子のメインセル52a~52fと横型ダイオードのメインセル54a~54fとの間に、横型半導体スイッチング素子のセンスセル53a~53fと横型半導体スイッチング素子用のセンス抵抗Rs1および横型ダイオードのセンスセル55a~55fと横型ダイオード用のセンス抵抗Rs2が配置されていることを特徴としている。このようなレイアウトとすれば、横型半導体スイッチング素子のメインセル52a~52fおよび横型ダイオードのメインセル54a~54fと横型半導体スイッチング素子のセンスセル53a~53fおよび横型ダイオードのセンスセル55a~55f等とを接続する配線についても最短距離で接続できるレイアウトにすることが可能となる。請求項7に記載の発明では、横型半導体スイッチング素子のメインセル52a~52fと横型ダイオードのメインセル54a~54fとが間隔を空けて並べられて配置され、横型半導体スイッチング素子のメインセル52a~52fと横型ダイオードのメインセル54a~54fとの間に、出力電圧V1、V2を増幅するバッファ回路56a~56fも備えられていることを特徴としている。このように、バッファ回路56a~56fを備えた構造とすることもできる。この場合において、バッファ回路56a~56fが横型半導体スイッチング素子のメインセル52a~52fと横型ダイオードのメインセル54a~54fとの間に備えられるようにすれば、請求項6と同様の効果を得ることができる。請求項8に記載の発明では、半導体スイッチング素子のオンオフを駆動する制御回路部51を有し、該制御回路部51にはコンパレータが含まれていると共に、該コンパレータがCMOSのみによって構成されていることを特徴としている。このように、制御回路部51にコンパレータが備えられる場合において、そのコンパレータがCMOSのみによって構成されている場合に、請求項3ないし6に記載した構造とすることが特に有効である。すなわち、バイポーラトランジスタを使用したコンパレータと比較して、CMOSを使用したコンパレータはオフセット電圧が大きい。このため、電流0点付近で出力電圧が大きく変わる回路構成を適用すると、電流の正負の切り替わりを正確に検出するのに好適である。請求項9に記載の発明では、素子分離構造1d、21dにて横型半導体素子のメインセルと分離された領域に備えられたセンスセルに加えて、素子分離構造1d、21dにて分離された横型半導体素子のメインセルが備えられる領域内において、メインセルに挟まれてさらにセンスセルが備えられていることを特徴としている。このように、素子分離構造1d、21dにて分離された横型半導体素子のメインセルが備えられる領域内において、メインセルに挟まれてさらにセンスセルが備えられるようにすれば、メインセルと異なる領域に配置されたセンスセルとメインセルと同じ領域に配置されたセンスセルの双方によって電流検出が行える。このような構成は、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出したい場合に好適である。すなわち、電流0点の検出はメインセルと異なる領域に配置されたセンスセルの出力電圧に基づいて検出し、電流の絶対値の検出はメインセルと同じ領域に配置されたセンスセルによって検出すれば良い。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。本実施形態では、本発明の一実施形態を半導体スイッチング素子からなるパワー素子として横型IGBTが備えられた半導体装置に適用した場合について説明する。図1は、本実施形態にかかる横型IGBTを有する半導体装置の断面構成を示した図である。また、図2は、図1に示す横型IGBTを有する半導体装置の上面レイアウト図である。図1は、図2におけるA-A’線上の断面に相当している。なお、図2は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型IGBTの構造について説明する。図1に示すように、本実施形態では、SOI基板1を用いて横型IGBTを形成しており、負荷図示せずへの電流供給のオンオフを行うための横型IGBTのメインセルに加えて、メインセルと同じ構造の横型IGBTを電流検出用素子として備えたセンスセルも形成している。SOI基板1は、シリコンなどによって構成された支持基板1a上に、埋込酸化膜ボックス1bを介してシリコンからなる活性層1cを形成することにより構成されている。本実施形態では、活性層1cがn型ドリフト層2として機能しており、このn型ドリフト層2の表層部に、メインセルおよびセンスセルにおける横型IGBTを構成する各部が形成されている。SOI基板1における埋込酸化膜1bの厚みや活性層1cn型ドリフト層2の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜1bの厚みは4μm以上であることが望ましく、特に、耐圧が安定して600V以上確保できるようにするためには厚みを5μm以上にするのが好ましい。また、活性層1cについては、耐圧が安定して600V以上確保できるようにするためには、厚さ15μm以下のときにはn型不純物濃度が1×1014~1.2×1015cm3、厚さ20μmのときにはn型不純物濃度が1×1014~8×1014cm3とすると好ましい。活性層1cは、基板表面から埋込酸化膜1bに至るトレンチ分離構造1dによって素子分離されており、互いに電気的に分離された複数のトレンチ島に分けられている。メインセルおよびセンスセルは、それぞれトレンチ分離構造1dによって囲まれており、異なるトレンチ島内に配置された構造とされている。例えば、トレンチ分離構造1dは、活性層1cに対して埋込酸化膜1bまで達するトレンチを形成したのち、このトレンチ内壁面を熱酸化することで酸化膜を形成し、さらにPoly-Siなどでトレンチ内を埋め込むことによって形成されている。n型ドリフト層2の表面には、LOCOS酸化膜3が形成されており、LOCOS酸化膜3によって横型IGBTを構成する各部が分離されている。そして、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、一方向を長手方向とするp型コレクタ領域4が形成されている。このp型コレクタ領域4の周囲はn型ドリフト層2よりも高不純物濃度とされたn型バッファ層5にて囲まれている。また、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分において、p型コレクタ領域4を中心としてチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9が形成されている。チャネルpウェル層6は、表面にチャネル領域を形成するための部分であり、例えば厚みが2μm以下、幅が6μm以下とされている。このチャネルpウェル層6は、図2に示すように、p型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向とする直線状の部分を有し、p型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に形成されている。また、n型エミッタ領域7は、チャネルpウェル層6の表層部において、チャネルpウェル層6の終端位置よりも内側で終端するように形成されており、p型コレクタ領域4の長手方向と同方向を長手方向として形成されている。本実施形態では、図2に示すように、n型エミッタ領域7がp型コンタクト層8およびp型ボディ層9を挟んだ両側に一本ずつ配置してあり、p型コレクタ領域4のコーナー部、つまり一方向を長手方向としたp型コレクタ領域4の両端には形成されておらず、p型コレクタ領域4と平行に配置された直線状のレイアウトとされている。p型コンタクト層8は、チャネルpウェル層6をエミッタ電位に固定するためのものであり、チャネルpウェル層6よりも高不純物濃度とされている。このp型コンタクト層8も、図2に示すようにp型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向とする直線状の部分を有し、p型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に配置されている。p型ボディ層9は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層9も、p型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向とする直線状の部分を有し、p型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に配置されている。このp型ボディ層9により、n型エミッタ領域7とチャネルpウェル層6およびn型ドリフト層2にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。このように構成されたチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9は、各セル毎に、p型コレクタ領域4を挟んだ両側に配置されている。このため、セル同士が隣接して配置されている場所では、隣り合うセル間において、図2に示したように、チャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9の組が2組並んだレイアウトとされる。また、チャネルpウェル層6の表面には、ゲート絶縁膜10を介してドープトPoly-Siなどで構成されたゲート電極11が配置されている。このゲート電極11に対してゲート電圧を印加することで、チャネルpウェル層6の表面部にチャネル領域が形成されるようになっている。また、p型コレクタ領域4の表面には、p型コレクタ領域4に対して電気的に接続されたコレクタ電極12が形成されていると共に、n型エミッタ領域7およびp型コンタクト層8の表面には、これらn型エミッタ領域7およびp型コンタクト層8に対して電気的に接続されたエミッタ電極13が形成されている。さらに、本実施形態では、コレクタ-ゲート間に形成されたLOCOS酸化膜3の表面に、ドープトPoly-Siが延設されたフィールドプレートを構成する抵抗層14を形成してあり、コレクタ-ゲート間の電位勾配の偏りがなくなるようにしている。具体的には、抵抗層14は、図2に示すように、コレクタ電極12を中心として渦巻状に巻回された構造とされ、図1に示すように、その一端がコレクタ電極12に電気的に接続されていると共に、他端がゲート電極11に接続されている。このため、抵抗層14は、コレクタ電極12に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。したがって、抵抗層14の電位がコレクタ電極12からの距離に応じた電位勾配となり、LOCOS酸化膜3を介して抵抗層14の下方に位置しているn型ドリフト層2中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。このような構造により長円形状にレイアウトされた横型IGBTが構成されており、この長円形状にレイアウトされた横型IGBTによって、メインセルおよびセンスセルを構成している。具体的には、複数の長円形状のレイアウト構造の横型IGBTによってメインセルを構成しつつ、p型コレクタ領域4の長手方向に対して垂直な方向に複数個並べては位置し、そのうちの最も外側も配置された1セル分の横型IGBTによってセンスセルを構成している。そして、トレンチ分離構造1dにより、メインセルとセンスセルとを分離し、これらを異なるトレンチ島に配置することで、センスセルがメインセルに対して電気的に分離された構造としている。以上のような構造により、本実施形態にかかる横型IGBTが構成されている。このように構成される横型IGBTでは、ゲート電極11に対して所望のゲート電圧を印加すると、n型エミッタ領域7とn型ドリフト層2の間に挟まれたゲート電極11の下方に位置するチャネルpウェル層6の表層部にチャネル領域が形成され、エミッタ電極13およびn型エミッタ領域7からチャネル領域を通じてn型ドリフト層2内に電子が流れ込む。これに伴って、コレクタ電極12およびp型コレクタ領域4を通じてn型ドリフト層2内にホールが流れ込み、n型ドリフト層2内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというIGBT動作を行う。また、本実施形態では、センスセルと同じ構造のメインセルを備え、これらの面積比より詳しくは各セルでのエミッタ長さの比に相当するカレントミラー比に応じて、メインセルのエミッタに流れる電流を減少させた電流をセンスセルのエミッタに流させるようにしている。そして、この電流をメインセルとセンスセルの両エミッタ間に配置したセンス抵抗Rsの両端電圧に相当する出力電圧に変換して検出することで、エミッタに流れる電流を検出している。このような電流検出を行うにあたって、横型IGBTを例えばコレクタに対して100V以上の高電圧が印加される高耐圧素子として用いる場合には、スイッチング時にコレクタ電位が0Vと100Vの間で変化することから、この高い電圧とのカップリングにより、ノイズが電流検出用の出力端子に誘起される。このため、出力電圧にノイズが乗り、正確に電流検出を行うのが難しい。また、センス抵抗Rsでの出力電圧を高くするとp型ボディ層9とn型ドリフト層2との間に形成されるPN接合が順バイアスされ、寄生トランジスタが動作してしまうため、出力が不安定になってしまう。さらに、高耐圧デバイスにおいて、本実施形態のように耐圧確保のためにフィールドプレートを構成する抵抗層14を配置する場合、スイッチング時に抵抗層14も電位変化するのでノイズ発生源となり得るため、より正確に電流検出を行うのが難しくなる。しかしながら、本実施形態の横型IGBTでは、メインセルとセンスセルとをトレンチ分離構造1dによって絶縁分離している。このため、メインセルのコレクタに対して100V以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Rsに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層14から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。なお、ノイズ耐性をより向上させるためには、よりセンスセルに流す電流が多くなるようにするのが好ましい。このため、メインセルとセンスセルの面積比を1/100~1/5に設定すると、よりセンスセルに流せる電流を多くでき、さらにノイズ耐性に優れた半導体装置にすることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態のような横型IGBTを備えた半導体装置とするのではなく、横型のフリーホイールダイオード以下、FWDというに対して電流検出機能を持たせる場合について説明する。図3は、本実施形態にかかる横型FWDを有する半導体装置の断面構成を示した図である。また、図4は、図3に示す横型FWDを有する半導体装置の上面レイアウト図である。図3は、図4におけるB-B’線上の断面に相当している。なお、図4は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型FWDの構造について説明する。図3に示すように、本実施形態でもSOI基板21を用いて横型FWDを形成している。SOI基板21は、支持基板21aと埋込酸化膜21bおよび活性層21cを有した構成とされ、第1実施形態で説明したSOI基板1と同様の構成とされている。そして、活性層21cをn型カソード層22として、このn型カソード層22内に横型FWDを構成する各部が形成されている。また、SOI基板21の活性層21cは、基板表面から埋込酸化膜21bに至るトレンチ分離構造21dによって素子分離されており、互いに電気的に分離された複数のトレンチ島に分けられている。本実施形態のトレンチ分離構造21dも第1実施形態で説明したトレンチ分離構造1dと同様の構成とされ、メインセルおよびセンスセルは、それぞれトレンチ分離構造21dによって囲まれており、異なるトレンチ島内に配置された構造とされている。また、図3に示すように、n型カソード層22の表面にLOCOS酸化膜23が形成されており、LOCOS酸化膜23によって横型FWDを構成する各部が分離されている。そして、n型カソード層22の表層部のうちLOCOS酸化膜23が形成されていない部分において、一方向を長手方向とするn型コンタクト層24およびn型バッファ層25が形成されていると共に、これらn型コンタクト層24およびn型バッファ層25を囲むようにp型アノード層26およびp型コンタクト層27が形成されている。また、基板表面には、n型コンタクト層24に電気的に接続されるカソード電極28とp型コンタクト層27およびp型アノード層26に電気的に接続されるアノード電極29が備えられている。さらに、アノード-カソード間に形成されたLOCOS酸化膜23の表面には、ドープトPoly-Siが延設されて構成された抵抗層30が形成されており、アノード-カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層30も、カソード電極28を中心として渦巻状に巻回された構造とされ、図3に示すように、その一端がカソード電極28に接続されていると共に、他端がアノード電極29に接続されている。このため、抵抗層30の電位がカソード電極28からの距離に応じた電位勾配となり、LOCOS酸化膜23を介して抵抗層30の下方に位置している活性層21c中の電位勾配も一定に保たれるようにできる。このように、本実施形態では、横型FWDについて、メインセルとセンスセルとをトレンチ分離構造21dによって分離し、異なるトレンチ島に配置されるようにし、これらの間が電気的に完全に分離されるようにしている。このような構造の横型FWDにおいても、第1実施形態で説明した横型IGBTと同様に、例えば、センスセルのアノードに対してセンス抵抗Rsが接続され、これらがメインセルのカソードとセンスセルのカソードとが接続されると共にメインセルのアノードにセンス抵抗Rsが接続された回路構成に適用できる。すなわち、センスセルに流れる電流をセンス抵抗Rsの出力電圧に変換して出力することで、メインセルに流れる電流を検出することができる。このような回路構成において、本実施形態のような構造の横型FWDとすることで、メインセルのカソードに対して100V以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのアノード電位がセンス抵抗に流れる電流によって上昇しても、メインセルのアノードと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層30から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。第3実施形態本発明の第3実施形態について説明する。本実施形態では、第1実施形態で説明した横型IGBTと第2実施形態で説明した横型FWDの双方を備える回路構成について説明する。なお、横型IGBTおよび横型FWDの構造については、第1、第2実施形態と同様であるため、ここではこれら横型IGBTおよび横型FWDが備えられる回路構成について説明する。図5は、横型IGBTおよび横型FWDが備えられる回路構成の一例を示した回路図である。この図に示されるように、横型IGBTのメインセル40およびセンスセル41が備えられていると共に、横型FWDのメインセル42およびセンスセル43が備えられ、各センスセル41、43に対してセンス抵抗Rs1、Rs2が接続された構造とされている。具体的には、横型IGBTのメインセル40のコレクタ-エミッタに対して横型FWDのメインセル42のカソード-アノードが電気的に接続され、横型IGBTのセンスセル41のエミッタにセンス抵抗Rs1が接続されていると共に横型FWDのセンスセル43のアノードにセンス抵抗Rs2が接続されている。このように横型IGBTと横型FWDとが並列接続された回路構成により電流経路が構成され、この回路に接続される負荷への電流供給のオンオフが制御できる構造とされている。このような回路構成は、例えば三相モータを駆動するためのインバータ回路の各相に備えられる上下アームの各アームに適用される。この回路では、横型IGBTもしくは横型FWDを通じる電流経路中を流れる電流を検出し、その電流値や電流の向きを検出すると共に、その電流が過電流状態になっているか否かなどを検出する。例えば、各センス抵抗Rs1、Rs2の出力電圧V1、V2を図示しないマイコンなどに伝えることで、電流値や電流の向きを検出でき、過電流状態であることなどを検出することができる。そして、その検出結果に基づいて、横型IGBTのゲート電圧を制御することにより、例えば過電流検出時には横型IGBTの駆動を停止させることで、インバータ回路および三相モータを誤動作から保護することが可能となる。以下、この回路を使用して電流経路のオンオフ制御を行う場合の具体的な電流検出、すなわち横型IGBTもしくは横型FWDに流れる電流の値および向きの検出手法について、図6に、電流値および向きの検出イメージを表した模式図を示し、この図を参照して説明する。まず、電流検出の具体的手法に先立ち、図5に示される回路構成がインバータ回路に適用される場合を想定し、インバータ回路を構成する各アームの動作について説明する。インバータ回路を構成する各アームでは、横型IGBTをオンすると、横型IGBTのコレクタ-エミッタ間に電流を流すため、横型IGBT側ではコレクタからエミッタ側に向かう電流が流れ、横型FWD側では電流が流れない状態となる図6aの状態。次に、横型IGBTをオンからオフに切替えると、横型FWDに還流電流が流れる図6bの状態。このため、横型IGBT側では電流が流れず、横型FWDではアノードからカソード側に向かう電流が流れる状態となる。そして、還流電流が流れる期間が過ぎると、横型IGBTおよび横型FWDの両方共に電流が流れない状態となる図6cの状態。このような動作を前提として電流検出を行う。具体的には、図6aに示すように、下アームにおいてメインセル40の横型IGBTをオンさせると、それに伴ってセンスセル41の横型IGBTもオンさせられ、センス抵抗Rs1にも電流が流れる。このときのセンスセル41の横型IGBTとセンス抵抗Rs1の間の電位で示される出力電圧V1は、電源から印加される高電圧を基準としてセンスセル41の横型IGBTのオン電圧分を差し引いた値となるため、プラスの電位となる。一方、横型FWDについては電流が流れないため、センスセル43の横型FWDとセンス抵抗Rs2との間の電位で示される出力電圧V2はゼロになる。したがって、出力電圧V1に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、出力電圧V1がプラス、出力電圧V2がゼロのときには電流が順方向高電圧側から低電圧側に流されていることを検出することができる。また、図6bに示すように、下アームにおいてメインセル40の横型IGBTをオフさせると、センスセル41の横型IGBTも同時にオフされるため、電流が流れず、出力電圧V1はゼロとなる。一方、メインセル40およびセンスセル41の横型IGBTをオフさせた瞬間に、メインセル42およびセンスセル43の横型FWDに還流電流が流れる。このため、出力電圧V2はGNDを基準としてセンス抵抗Rs2での電圧降下分が差し引かれた値になり、マイナスの電位となる。したがって、出力電圧V2に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、出力電圧V1がゼロ、出力電圧V2がマイナスのときには電流が逆方向低電圧側から高電圧側に流されていることを検出することができる。そして、図6cに示すように、メインセル40およびセンスセル41の横型IGBTをオフさせてから還流電流が流れる期間が経過すると、メインセル40およびセンスセル41の横型IGBTとセンスセル42およびセンスセル43の横型FWDに電流が流れなくなる。このため、出力電圧V1と出力電圧V2が共にゼロとなり、電流が流れていないことを検出することができる。図7は、上記のような動作を行うときの全体電流Iと出力電圧V1、V2および出力電圧V1、V2の合計値Vをそれぞれ表した波形図である。この図に示されるように、全体電流Iが0となる電流0点付近において、出力電圧V1、V2もしくはそれらの合計値Vの正負が急激に変わっている。また、電流増加に伴って出力電圧V1、V2もしくはそれらの合計値Vが増加し、電流減少に伴って出力電圧圧V1、V2もしくはそれらの合計値Vが減少する。したがって、全体電流の正負の判定や増減判定を正確に行うことが可能となり、電流の大きさや向きを検出することができる。なお、出力電圧V1、V2としてメインセル40の横型IGBTのオン電圧もしくはメインセル42の横型FWDのVfに近い、高い電圧が発生させられるように、センス抵抗Rs1、Rs2の抵抗値を大きく設定すると好ましい。例えば、横型IGBTとして、図8に示すようなコレクタ電圧-コレクタ電流特性を持つものを用いて、メインセル40とセンスセル41のミラー比を例えば1/70、センス抵抗Rs1を1000Ωとした場合にメインセル40のコレクタ電流Icに対するセンスセル41に流れる電流Isenseおよび出力電圧V1の関係は図9のように表される。この図から明らかなように、低電流領域では、電流に対Isenseして出力電圧V1は大きな傾きを持つ。大電流領域では、徐々に傾きが小さくなるが、正の傾きを少なくとも出力電圧V1が1V以上となるまで確保できる。同様に、横型FWDにおいても、メインセル42とセンスセル43のミラー比、センス抵抗Rs2を適宜設定することで、横型FWDに流れる電流に対して出力電圧V2が少なくとも1V以上となるまで正の傾きを確保できるようにすることができる。このため、センス抵抗Rs1、Rs2の設定により、出力電圧V1、2をシリコンのPNジャンクションの順方向電圧つまり横型IGBTのオン電圧もしくは横型FWDのVfである0.7V以上を最大出力に設定することができる。よって、より大きな出力電圧V1、V2に基づいて、電流検出を行うことが可能となる。以上説明したように、第1実施形態で説明した横型IGBTと第2横型FWDの双方を備える回路構成により、例えばインバータの各アームを構成し、この回路構成に流れる電流の大きさや向きを検出することが可能となる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第3実施形態で説明した横型IGBTおよび横型FWDを備えた回路構成を、インバータ回路を構成する半導体装置に適用した場合について説明する。なお、横型IGBTおよび横型FWDの構造については、第1、第2実施形態と同様である。図10は、本実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。この図に示すインバータ回路は、バッテリなどの主電源から印加される高電圧例えば288Vに基づいて三相モータを駆動するものであり、半導体装置は、インバータ回路の基本構成を集積回路として1チップ化したインバータドライバICを構成する。具体的には、半導体装置外部に備えられた制御マイコン図示せずによって三相モータの駆動が制御され、モータ駆動時に制御マイコンが三相モータの各相に順番に交流電流が供給されるようにインバータ回路を制御することで三相モータを駆動する。半導体装置は、SOI基板に形成され、直列接続した上下アーム50a~50fが三相分並列接続たインバータ出力回路50と、三相分の上下アーム50a~50f、つまり6個分のアーム50a~50fを制御するための回路など、各種回路が備えられた制御回路部51が備えられた構成とされている。図10に示すように、三相分の上アーム50a、50c、50eと三相分の下アーム50b、50d、50fは、紙面左右方向において交互にレイアウトされている。本実施形態では図2の紙面左から順に下アーム50b、上アーム50a、上アーム50c、下アーム50d、下アーム50f、上アーム50eの順に交互に配置されている。また、これら各上下アーム50a~50fに対応して各種回路が備えられることで制御回路部51が構成されている。そして、各アーム50a~50fに備えられるメインセル52a~52fおよびセンスセル53a~53fの横型IGBTおよびメインセル54a~54fおよびセンスセル55a~55fの横型FWDおよび制御回路部51がそれぞれトレンチ分離構造56によって絶縁分離された構造とされている。なお、トレンチ分離構造56は、第1、第2実施形態で説明したトレンチ分離構造1d、21dと同様の構造とされている。このような構造において、長円形状の上面レイアウトとされたメインセル52a~52fの横型IGBTが一方向紙面上下方向に複数個並べて配置されると共に、そこから所定間隔離間してメインセル54a~54fの横型FWDが同方向に複数個並べて配置されている。そして、各アーム50a~50fそれぞれにおいて、メインセル52a~52fの横型IGBTとメインセル54a~54fの横型FWDの間に、センスセル53a~53fの横型IGBTやセンスセル55a~55fの横型FWDおよびセンス抵抗Rs1、Rs2が形成されている。また、各出力電圧V1、V2を増幅するために各アーム50a~50fにバッファ回路56a~56fを備えており、このバッファ回路56a~56fもメインセル52a~52fの横型IGBTとメインセル54a~54fの横型FWDの間に形成してある。各アーム50fに備えられたセンスセル53a~53fの横型IGBTやセンスセル55a~55fの横型FWD、センス抵抗Rs1、Rs2およびバッファ回路56a~56fは、センス抵抗Rs1、Rs2を各センスセル53a~53fおよび各センスセル55a~55fの間に挟まれた状態で、一列に並べられて配置されている。このように、インバータ回路を構成する半導体装置に対して第1、第2実施形態に示した横型IGBTおよび横型FWDを適用することができる。そして、上記のように各アーム50a~50fにおいて、メインセル52a~52fの横型IGBTやメインセル54a~54fの横型FWDを一方向に並べて配置し、これらの間においてセンスセル53a~53fの横型IGBTやセンスセル55a~55fの横型FWDおよびセンス抵抗Rs1、Rs2を配置している。これにより、半導体装置のチップ面積を最小化でき、チップ面積増大を抑制することができる。また、バッファ回路56a~56fを備えた場合にも、それがメインセル52a~52fの横型IGBTやメインセル54a~54fの横型FWDの間に配置されるようにしている。このため、バッファ回路56a~56fを備えても、半導体装置のチップ面積を最小化できる。また、センスセル53a~53fの横型IGBT、センスセル55a~55fの横型FWD、センス抵抗Rs1、Rs2およびバッファ回路56a~56fを一列に並べて配置している。このため、これらの間の接続を最短距離で行えるようにしつつ、半導体装置のチップ面積を最小化できる。特に、センスセル53a~53fおよびセンスセル55a~55fの間にセンス抵抗Rs1、Rs2が配置されるようにすると良い。さらに、センスセル53a~53fの横型IGBT、センスセル55a~55fの横型FWD、センス抵抗Rs1、Rs2およびバッファ回路56a~56fをメインセル52a~52fの横型IGBTやメインセル54a~54fの横型FWDの間に配置している。このため、メインセル52a~52fおよびメインセル54a~54fとセンスセル53a~53fおよびセンスセル55a~55f等とを接続する配線についても最短距離で接続できるレイアウトにすることが可能となる。図11は、この配線レイアウトの一例を示した拡大図である。なお、図11は、図10におけるセンスセル近傍の拡大図に相当し、断面図ではないが図を見易くするために配線レイアウトについてハッチングを示してある。この図に示すように、各メインセル52a~52fの横型IGBTのエミッタ配線57やコレクタ配線58および各メインセル54a~54fの横型FWDのアノード配線59やカソード配線60がメインセル52a~52fおよびメインセル54a~54fの配列方向に対する垂直方向に引き出されている。そして、メインセル52a~52fおよびメインセル54a~54fの両側において、これらの配列方向に平行に、エミッタ配線57やアノード配線59が接続される負極側共通配線61およびコレクタ配線58およびカソード配線60が接続される正極側共通配線62が延設されている。このようにレイアウトされたエミッタ配線57やアノード配線59および負極側共通配線61と、コレクタ配線58やカソード配線60および正極側共通配線62によって囲まれた領域内において、センスセル53a~53fの横型IGBT、センスセル55a~55fの横型FWD、センス抵抗Rs1、Rs2およびバッファ回路56a~56fの所望部位同士を接続する配線64が配置されている。また、センス抵抗Rs1は、配線65がエミッタ配線57に接続されることで負極側共通配線61と接続され、センス抵抗Rs2は、配線66がアノード配線59に接続されることで負極側共通配線61と接続されている。このように、各アーム50a~50fを構成する各部に接続される配線を最短距離で接続することができるため、ノイズによる誤動作をより抑制することが可能となる。具体的にはセンス抵抗Rs1、Rs2を最短距離で各メインセル52a~52fの横型IGBTのエミッタ配線57や各メインセル54a~54fの横型FWDのアノード配線59に電気的に接続できる。これにより、これらの間の配線長が長くなった場合のノイズによる誤動作を抑制することが可能となる。また、各センスセル53a~53f、55a~55fなどを挟んだ両側に各メインセル52a~52f、54a~54fを配置しているため、各メインセル52a~52fの横型IGBTのエミッタ配線57やコレクタ配線58および各メインセル54a~54fの横型FWDのアノード配線59やカソード配線60を各共通配線61、62を介して最短距離で接続できる。これにより、これらの間の配線長が長くなった場合のノイズによる誤動作を抑制することも可能となる。このような構造は、制御回路部51にコンパレータが備えられる場合において、そのコンパレータがCMOSのみによって構成されている場合に特に有効である。すなわち、バイポーラトランジスタを使用したコンパレータと比較して、CMOSを使用したコンパレータはオフセット電圧が大きい。このため、電流0点付近で出力電圧が大きく変わる回路構成を適用すると、電流の正負の切り替わりを正確に検出するのに好適である。第5実施形態本発明の第5実施形態について説明する。本実施形態は、第1実施形態で説明した横型IGBTのメインセルの一部を利用してセンスセルを構成するものである。なお、横型IGBTの基本構造については、第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図12は、本実施形態にかかる横型IGBTを備えた半導体装置の上面レイアウト図である。図13は、図12のC-C’線上の断面図である。なお、図12のD-D’線上の断面は、図1と同じである。図12および図13に示すように、本実施形態では、第1実施形態と同様に、トレンチ分離構造1dによってセンスセルが配置されるトレンチ島をメインセルが配置されるトレンチ島から分離しているが、メインセルが配置されるトレンチ島内にもセンスセルを形成している。具体的には、p型コレクタ領域4の長手方向に対する垂直方向において、横型IGBTのメインセルを複数個並べて配置し、そのうちの最も外側に位置するセルのうちの配列方向の外側のエミッタの直線部を用いてセンスセルが構成されるようにしている。すなわち、図12および図13に示すように、センスセルが構成されるエミッタの直線部において、チャネルpウェル層6、n型エミッタ領域7およびp型コンタクト層8が中央位置において2箇所分断されることで3つの領域に分割されていると共に、図示していないがp型ボディ層9も同様に分割されている。そして、分割された中央部をセンスセルとし、センスセルの両側にメインセルが配置されるようにしている。つまり、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。そして、センスセルとメインセルとの間において、p型ボディ層9も分断されるようにしており、センスセルとメインセルそれぞれのp型ボディ層9の間がジャンクション分離されるようにしている。これにより、p型ボディ層9を通じてのリークを防止することができる。さらに、分断されたn型エミッタ領域7の間において、p型コンタクト層8の端部からn型エミッタ領域7の端部に向けて、p型コンタクト層8の長手方向と垂直方向に延設されたp型分離層8aを備えてある。このp型分離層8aを備えることで、メインセル側およびセンスセル側それぞれにおいて、n型エミッタ領域7とp型ボディ層9およびnー型ドリフト層2によって構成される寄生トランジスタが動作することを防止できるようにしている。以上のような構造により、本実施形態にかかる横型IGBTが構成されている。このように構成される横型IGBTでは、メインセルと異なるトレンチ島に配置されたセンスセルとメインセルと同じトレンチ島に配置されたセンスセルの双方によって電流検出が行える。このような横型IGBTは、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出したい場合に好適である。具体的には、電流0点についてはメインセルと異なるトレンチ島に配置されたセンスセルの出力電圧に基づいて検出し、電流の絶対値についてはメインセルと同じトレンチ島に配置されたセンスセルによって検出する。メインセルと異なるトレンチ島に配置されたセンスセルでは、メインセルに流れる電流の絶対値と正確に対応していない可能性があるが、出力電圧を大きくすることでメインセルに流れる電流の正負の切り替わりを検出することができる。すなわち、メインセルと異なるトレンチ島に配置されたセンスセルでは、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とが大きく異なり、出力電圧が電流の絶対値と正確に対応している値にならない可能性がある。このため、正確な電流の絶対値は検出し難くなるが、出力電圧を大きくすることでメインセルに流れる電流の正負の切り替わりは検出し易くなる。一方、メインセルと同じトレンチ島に配置されたセンスセルでは、小さい値になるものの、電流の絶対値と正確に対している出力電圧を発生させられる。すなわち、メインセルと同じトレンチ島においてメインセルに挟まれるようにセンスセルを配置することで、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。このため、メインセルに流れる電流の絶対値と正確に対応する出力電圧を発生させることができ、出力電圧に基づいてメインセルに流れる電流の絶対値を正確に検出できる。したがって、本実施形態の横型IGBTにより、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出することが可能となる。なお、メインセルと同じトレンチ島に配置されたセンスセルでは、有効面積をメインセルに対して小さくできるため、ミラー比を小さくしてセンスセルに流れる電流を小さくでき、損失を低減することができる。また、メインセルと異なるトレンチ島に配置されたセンスセルでは、有効面積をメインセルに対してあまり小さくできないが、センスセルに接続するセンス抵抗Rs1の抵抗値を大きくすることで、センスセルに流れる電流を制限して損失を低減できる。他の実施形態上記各実施形態では、横型IGBTを備えた半導体装置の構成の一例を挙げて説明したが、適宜設計変更可能である。例えば、上記各実施形態では、横型IGBTや横型FWDをSOI基板1、21に形成する場合について説明したが、SOI構造ではない単なるシリコン基板などの半導体基板に形成しても良い。また、横型IGBTや横型FWDの構造を変更しても良い。例えば、上記各実施形態では、抵抗層14、30を形成することで、より電位勾配が均等になるようにしたが、抵抗層14、30を形成しなくても良い。また、抵抗層14の他端をゲート電極11に接続しているが、エミッタ電極13に接続した構造としても構わない。また、素子分離構造としてトレンチ分離構造1d、21dを例に挙げて説明したが、他の素子分離構造を用いても良い。さらに、上記第1実施形態等では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの横型IGBTを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの横型IGBTに対しても本発明を適用することができる。すなわち、ドリフト層をn型ドリフト層2で構成すると共にチャネル層をチャネルpウェル層6で構成し、第1不純物領域をp型コレクタ領域4、第2不純物領域をn型エミッタ領域7で構成したnチャネルタイプの横型IGBTを例に挙げたが、これらの導電型を反転させることで、pチャネルタイプの横型IGBTとすることができる。また、上記各実施形態では、半導体基板の水平方向である横方向に電流を流す横型半導体素子として、横型半導体スイッチング素子である横型IGBTや横型ダイオードである横型FWDを例に挙げて説明した。しかしながら、他の横型半導体素子、例えば横型半導体スイッチング素子である横型パワーMOSFETを有する半導体装置に対して本発明を適用しても構わない。すなわち、第1実施形態では、第1不純物領域をp型コレクタ領域4、第2不純物領域をn型エミッタ領域7で構成し、第1電極をコレクタ電極12、第2電極をエミッタ電極13とする横型IGBTを例に挙げた。また、第2実施形態では、第1電極をアノード電極29とし、第2電極をカソード電極28とする横型FWDを例に挙げた。これに対して、p型コレクタ領域4の代わりにn型ドレイン領域を第1不純物領域、n型エミッタ領域7の代わりにn型ソース領域を第2不純物領域、ドレイン電極を第1電極、ソース電極を第2電極とする横型パワーMOSFETに対しても、本発明を適用することができる。