"チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、ジルコニウムZr及びハフニウムHfのうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが添加物質として導入され、該添加物質の面密度が5×1012cm-2から2×1014cm-2の範囲内であり、前記酸化物誘電体膜がZrO2又はHfO2からなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、メモリゲート電極と、が順次、積層され、前記ゲート積層物の前記第1の絶縁層の膜厚は、0.5nm以上、5nm以下であることを特徴とする不揮発性半導体メモリ。前記添加物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが、前記電荷蓄積層を構成する前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項1に記載の不揮発性半導体メモリ。前記物質のうち、前記Ru、Os、Ir及びRhのうちの少なくとも1つが、前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項2に記載の不揮発性半導体メモリ。前記酸化物誘電体膜中に導入された前記添加物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiの面密度が5×1012cm-2から0.7×1014cm-2の範囲内であることを特徴とする請求項1に記載の不揮発性半導体メモリ。前記物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが、前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項4に記載の不揮発性半導体メモリ。チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、ジルコニウムZr及びハフニウムHfのうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つを添加物質として導入され、該添加物質の面密度が5×1012cm-2から1×1014cm-2の範囲内であり、前記酸化物誘電体膜が、ZrO2又はHfO2からなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、メモリゲート電極と、が順次、積層され、前記ゲート積層物の前記第1の絶縁層の膜厚は、0.5nm以上、5nm以下であることを特徴とする不揮発性半導体メモリ。前記物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つが前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項6に記載の不揮発性半導体メモリ。前記酸化物誘電体膜中に導入された前記物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つの面密度が5×1012cm-2から0.7×1014cm-2の範囲内であることを特徴とする請求項6に記載の不揮発性半導体メモリ。前記第2の絶縁層は、LaAlO3、Al2O3、AlN、AlNO、ZrO2、SrZrO3、Ba,Sr,CaZrO3、La2Zr2O7、HfO2、SrHfO3、Ba,Sr,CaHfO3及びLa2Hf2O7のうちの少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であり、前記第2の絶縁層は、面密度が2.5×1012cm-2から1×1014cm-2の範囲内でストイキオメトリから金属リッチ側にずれた領域、或いは薄膜を含むことを特徴とする請求項1又は請求項6に記載の不揮発性半導体メモリ。前述したMONOSでは、窒化シリコンSiNに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり、閾値電圧変化幅を大きく取れないという大きな課題がある。電荷蓄積量を大きくするために、シリコン量を増やすなどの工夫を取り入れると、金属的な状態になってしまい、従来からのFG構造と同様の問題が発生してしまうことになる。窒化シリコンを電荷蓄積層に使った場合には、トンネル膜部分に十分な駆動電圧を加えなければならないため、低電圧動作は困難である。またデータ消去の際に、電子を過剰に引き抜き、閾値変化幅を十分にとる技術が窒化シリコンへの電荷蓄積層には適用できない。これは、電子による書き込みのない状態に達して以降、電子を更に引き抜くには大きなエネルギーが必要であることが主要因である。さらに、窒化シリコン膜では、電荷捕獲効率が悪く、閾値制御性が悪い。これは、誘電率が低いために、電荷捕獲断面積が小さいことが原因である。また、窒化シリコンに替わり、TiO2などをプラズマダメージに晒すことで、電荷蓄積膜を作成する試みも行なわれている。この場合は、酸素欠陥が大量に発生することで、電荷を蓄積させることになるが、イオン性酸化物中の酸素欠陥は、伝導帯底付近に状態を発生させるという一般的な性質を持っている。そのため、イオン性酸化物であるTiO2やHfO2などにダメージを与えて、電荷蓄積層を作成した場合、蓄積層はn型半導体的な振る舞いをすることになり、トンネル膜の局所的な欠陥により電荷の消失が発生してしまう。つまり、TiO2などの酸素欠陥をつかった電荷蓄積層は、電荷保持に関して原理的にもろい構造となってしまう。この課題を解決するものとして、例えば特許文献1が提案されている。特許文献1では電荷蓄積層として、HfO2,ZrO2,TiO2中へLa系元素を導入した技術を開示している。例えば、La添加他La系物質でも全く同様であるにおいて、Laは3価物質添加であり、4価の代わりに3価の物質が導入されて、電荷補償のために、酸素が欠損して安定化することになる。この酸素欠陥には、電子を溜めることは出来ず、n型的な振る舞いをするので、電荷を多く溜めることはできず、ドーパント導入による電荷の高密度化は実現が困難である。そこで本発明では、電荷蓄積量を向上して閾値変動幅を格段に大きくでき、さらにゲートチャネル間の印加電圧の多くをトンネル膜に加えて、高速低電圧での書き込み、読み出し及び消去動作を行う不揮発性半導体メモリを提供することを目的とする。本発明の実施形態による不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、ジルコニウムZr及びハフニウムHfのうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが添加物質として導入され、該添加物質の面密度が5×1012cm-2から2×1014cm-2の範囲内であり、前記酸化物誘電体膜がZrO2、SrZrO3、Ba,Sr,CaZrO3、La2Zr2O7、HfO2、SrHfO3、Ba,Sr,CaHfO3又は、La2Hf2O7の少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。また、不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、ジルコニウムZr及びハフニウムHfのうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つを添加物質として導入され、該添加物質の面密度が5×1012cm-2から1×1014cm-2の範囲内であり、前記酸化物誘電体膜が、ZrO2、SrZrO3、Ba,Sr,CaZrO3、La2Zr2O7、HfO2、SrHfO3、Ba,Sr,CaHfO3又は、La2Hf2O7の少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。本発明によれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きく出来る不揮発性半導体メモリを提供することができる。以下、図面を参照して本発明の実施形態について詳細に説明する。本実施形態の不揮発性半導体メモリ電荷蓄積型メモリは、後述する図1に示すように、半導体基板1上に、ソース領域S3と、ドレイン領域D2とが、データが伝搬される電流通路であるチャネル領域となる距離を開けて形成されている。このチャンネル領域の上には、メモリ動作書き込み、読み出し及び消去を制御するゲート積層物が設けられている。ゲート積層物は、シリコンSi基板上に第1の絶縁層トンネル層4/電荷蓄積層5/第2の絶縁層ブロック層6/メモリゲート電極書込読出消去制御電極7からなる積層膜である。ソース領域3とドレイン領域2の距離チャネル長は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。この電荷蓄積層5は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、高価数物質を適量添加する構成である。以下、この電荷蓄積型メモリの概念について説明する。電荷蓄積型メモリにおいて、Ti酸化物、Zr酸化物、Hf酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物へ高価数物質を添加した結果、以下のような知見を得ている。尚、Ti酸化物、Zr酸化物、Hf酸化物等の高い誘電率を有する金属酸化物からなる高誘電体膜の製造方法は、現在の代表的な成膜方法、例えばCVDchemicalvapordeposition法、ALD法、MBE法、スパッタ法、蒸着法、塗布した後にレーザー照射を組み合わせる方法等のいずれかを用いることができる。このような製造方法を用いた高誘電体膜中においては、酸素欠陥が発生している。その結果、誘電体膜はn型半導体となってしまい、トンネル層に局所的欠陥があると、電荷が消失する。そこで、後述する高価数物質を適量バンドを組まない量導入することにより、ギャップ内部にレベルが発生し、電子をトラップしたり、電子を引き抜いたりする作用が発生する。ギャップ内部にレベルが出来ることから、トンネル層に局所的欠陥があっても、電荷は消失しない。さらには、電荷蓄積層中に酸素欠陥が発生しても余分な電子はギャップ内レベルへと落とし込むことが可能であり電荷を消失しない。母体材料について説明する。まず、母体材料として、高誘電率を持つ電荷蓄積層を用いる。これは、電荷蓄積層に加わる電圧が低減でき、印加電圧の大部分をトンネル層にかけることができる。その結果、低電圧でのメモリ動作が可能となる。このとき、電荷を閉じ込めるために用いる第2の絶縁層ブロック層の誘電率も高くすることで、より低電圧化が可能となる。例えば、Ti酸化物を用いるとすれば、高い誘電率として、30~1000が可能である。また、Zr酸化物やHf酸化物を用いるとすれば、誘電率20~30が可能である。Ti酸化物はZr,Hf酸化物に比べて、1.5倍から50倍程度の高誘電率が期待できる。従って、母体材料として、Ti酸化物が最も好適する。また誘電率が高い物質は、一般に、図5に示すΔEcが大きくなる傾向がある。この点もTi酸化物を母体材料とするメリットの1つである。次に、添加物質質について説明する。価数がIVであるTi酸化物、Zr酸化物、Hf酸化物等の高誘電体材料に低価数の物質を添加しても、基本的には、ギャップ内部にレベルは発生しない。これは、製造工程中に行われる熱処理アニール処理等により、酸素欠陥を出現させて、膜構造が安定化されているからである。窒素導入においても全く同様である。この酸素欠陥の状態は、伝導帯底付近に出現して、広がった状態となっているため、高濃度で電荷を蓄積することはできない。また、価数が1つ上V価である、V、Nb或いはTaを添加した場合には、レベルの発生はあるが、伝導帯底付近に出現するため、電子を供給した構造となり、n型的な振る舞いをすることになる。上記と同様にこの状態を用いても、高濃度で電荷を蓄積することはできない。さらに、価数が2つ上VI価以上の物質を添加した場合には、微量添加によるギャップ内レベルの位置が、ギャップ内部へと移動することが計算結果によって示唆されている。実施形態では、母体酸化物を構成する金属をTi、Zr,Hfの少なくとも1つとして、そのTi,Zr、Hfを高価数物質にて置換する。計算によると、Tc,Re,Ru,Os,Rh,Ir,Pd,Pt,Co,Ni、W、Mo、Cr、Mn、Feが添加物質であるとき、バンドギャップ中にレベルが発生する。この時、発生したレベルの一部には、電子が詰っており、一部は電子が空になっている。図3には、RuをSrTiO3中に導入した場合の模式図を示す。この空になっているレベルに電子を注入すれば、マイナス電荷が蓄積されることになる。また、既にある電子を引き抜けば、引き抜く前に比べてプラス電荷が蓄積されたことになる。このことを使って、プラスマイナス両側に振れた、大きな閾値変化を設計することが可能となる。勿論、動作形態によっては、ホールを注入することも考えられる。後述する実施形態に従った構成であれば、出現したレベルには、電子もホールも出し入れが可能である。その結果、例えば、書き込み時には、電子を注入し、消去時にはホールを注入するという方式も可能である。添加物質は、母体材料のTi,Zr,Hfの代わりに導入されることになり、そこで空の状態電子が導入できる状態がバンドギャップ中に発生することが特徴である。特に、SrTiO3、SrZrO3、SrHfO3、SrTi,ZrO3などのペロブスカイト構造の物質では、Bサイトと呼ばれる、酸素八面体の中心位置に添加物質が導入されることが最大の特徴である。例えば、SrTiO3のTiの代わりにWなどを置換している点は非常に重要である。この時、SrTiO3ギャップ中に電子導入可能な局在状態が出現する。それに対し、既存の複数の誘電体膜を、単純に混合物した状態、例えば、SrTiO3とWO3とを単に混合した状態を考えているわけではない。SrTiO3とWO3の単なる混合物では、SrTiO3中に電子導入可能な局在状態は出現しないからである。さらに、安定性から物質を更に絞り込むことが可能である。例えば、Os,Ru,Ir、Rhがある。トンネル層SiO2中に酸素欠陥を作り出すには、酸素分子半分1/2O2辺り、5.2eVのエネルギーが必要である。ブロック層LaAlO3中に酸素欠陥を作り出すには、酸素分子半分1/2O2辺り4.7eVのエネルギーが必要である。このように、酸化物から酸素を引き抜くには、4.7eV以上のエネルギーが必要と考えられる。尚、他のトンネル層やブロック層でも同程度のエネルギーが必要である。添加物質金属例えばRuなどが酸化される場合の安定化エネルギーが4.7eVよりも十分に小さければ、電荷蓄積層の両側に配置するトンネル層やブロック層から酸素を引き抜いて、酸素欠陥を作り出すことはないと期待できる。よって、酸化による安定化エネルギーが小さい金属添加物質は、より有効な添加物質と言える。該当する添加物質としては、Os,Ru,Ir,Rhが挙げられる。他の高価数金属の添加物質については、酸化物として安定しているので、両側の層から酸素を奪うことは通常ありえない。しかし、電荷蓄積層に酸素欠陥ができた場合には、Os、Ru、Ir、Rh以外の物質では、両側の酸化膜中に酸素欠陥を発生させる可能性がある。この場合は、電荷蓄積層の成膜時に適切な量の酸素供給を行なうことで、電荷蓄積層に余分な酸素欠陥が出来ないプロセスを採用しなくてはならない。次に、添加する添加物質の最適量について説明する。まず、添加量の下限について説明する。添加物質が電荷蓄積層中に、面密度σ[C/cm2]で分布する時の添加量の下限について説明する。この時、蓄積電荷による閾値変化は、Vth[V]≒1.8×10-13×σ程度とする。但し、各誘電体膜の膜厚や誘電率に依存して、一桁程度の変化はあり得る。Vthシフト量として意味がある範囲は、界面における面密度が1×1012cm-2以上であれば、±0.2eV程度のVth変化が得られて有効である。さらに、5×1012cm-2以上であれば十分なシフト量±1.0eVが確保できる。次に、添加量の上限について説明する。後述する実施形態では、酸化物を構成する元素を高価数の添加物質と置換している点が要旨である。つまり、酸化物の混合物を扱うだけであれば、混合比に条件は存在しない。それに対し、酸化物の混合物ではなく、例えば、酸化物TiO2などの母体材料中の金属Tiに対して、W或いはRu等の金属添加物質を置換した電荷蓄積材料を採用する。この電荷蓄積材料を用いれば、金属添加物質の量に上限が存在する。本実施形態において、添加された物質が誘電体のギャップ内でバンドを組んではならない。バンドが組まれた場合、電荷が局在せず、FG型の電荷蓄積メモリと同等になる。バンドが組まれるのは、ユニットセルに対し、格子定数をaとして、2a×2a×2aユニット構造内に添加物質Tc,Re,Ru,Os,Rh,Ir,Pd,Pt,Co,Niが入ることが目安となる。これは、ギャップ内状態を作る元素の持つ固有のエネルギーレベルが、母体材料の元素が持つ固有のエネルギーレベルから離れていることにより、母体材料との相互作用が元々大きくないことに起因している。逆に2a×2a×2aユニット構造内に添加元素が入っていなければ、バンドは組まれない。よって、上限は面密度に直して、2.0×1014cm-2とする。更に、酸化物が安定な物質W、Mo、Cr、Mn、Feでは、酸素との相互作用を通して電荷が広がる可能性があるため、2.5a×2.5a×2.5aユニット構造内に添加物質が1つ以下という状態が必要である。よって、上限を面密度で表すと、1.0×1014cm-2となる。また、電荷が導入されると、レベルが上昇する傾向を示すため、母体材料のレベルに近づく。この時に母体材料の固有レベルを介して相互作用が及ばないようにするためには、3a×3a×3aユニット構造内に添加物質が1つ以下という状態がより好ましい。よって本実施形態における上限は、面密度で表せば、0.7×1014cm-2がより好ましい。次に、図1は、第1の実施形態に係る不揮発性半導体メモリのセルの主要部を示す断面図である。図5は、シリコンSi基板上に第1の絶縁層トンネル層/電荷蓄積層/第2の絶縁層ブロック層/メモリゲート電極書込読出消去制御電極7からなる積層膜のバンド構造を模式的に示した図である。図1に示すように、半導体基板1上に、ソース領域S3と、ドレイン領域D2とが、データが伝搬される電流通路であるチャネル領域となる距離を開けて形成されている。このチャンネル領域の上には、メモリ動作書き込み、読み出し及び消去を制御するゲート積層物が設けられている。ソース領域3とドレイン領域2の距離チャネル長は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。このゲート積層物は、第1の絶縁層であるトンネル層4と、電荷蓄積層であるトラップ層5と、高誘電率を有する第2の絶縁層であるブロック層6と、メモリゲート電極7とを、順次積層して形成されるものである。以下、各層の詳細について説明する。チャンネル領域上のトンネル層4の両端は、それぞれソース領域3とドレイン領域2に掛かるように形成される。このトンネル層4は、誘電率の低いシリコン酸化膜により形成され、その膜厚は0.5nm~5nmである。本実施形態では、2.4nmの膜厚を採用している。トンネル層4は、低誘電率且つ、バリアを維持することができればよく、SiO2膜単層の場合だけではなく、他にもシリコン酸窒化膜、シリコン窒化膜のいずれか、或いは、それらの積層膜から構成される。例えば、SiO2/Si3N4/SiO2等の多重の膜であっても構わない。従来の浮遊ゲートFG型メモリにおいては正常動作を行わせるためには、トンネル層4の厚さを例えば7nm程度以下に薄くして形成することはできなかった。本実施形態のように、離散的な電荷蓄積層5を導入することで、5nm以下の膜厚も可能になり、トンネル層の薄膜化が実現される。本実施形態では、電荷蓄積層5に高誘電体材料を用いることで、印加電圧の殆どをトンネル層4に印加することができるため、結果的にメモリ動作に必要な電圧を十分に小さくすることができ、低電圧駆動が実現する。さらに、この低電圧化による効果は、ブロック酸化膜への印加電圧を低下することもでき、記憶されているデータ消去時に電極側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。メモリゲート電極7及びドレイン領域2にそれぞれ所定の電圧が印加されることで、トンネル層4を通過した電子が、電荷蓄積層5にトラップされる。本実施形態では、電荷蓄積層5として誘電率300の高誘電率を有するSrTiO3膜膜厚6nmを用いている。例えば、電荷蓄積層5の成膜方法は、シリコン基板1を加熱し、SrTiO3膜にSrRuO3を酸素/窒素/Ar混合ガスの雰囲気内で同時スパッタリングすることで、Ruを導入している。成膜後、酸素雰囲気中でアニール処理を施している。本実施形態において、成膜時に導入したRu量は、面密度にして例えば、3.5×1013cm-2であり、これにより大きな蓄積電荷量を得ることができる。この時、RuはSrTiO3ギャップ中にレベルを形成し、レベル中には電子が66.7に詰っている。残りの33.3には、図3に示したように、一部あるいは全部に電子を詰め込むことが可能である。また、詰っている66.7の電子を、一部或いは全部を引き抜くことも可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易であり、或いはホールを注入することも容易であり、閾値電圧をマイナス側にまでシフトさせることが可能である。このような構成により、短時間における閾値変動幅が大きく確保でき、記憶動作及び消去動作に有利となる。前述したように、従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難であったため、十分な閾値変動幅が確保できていない。これに対して、本実施形態によれば、電子の過剰引き抜きによる大きな閾値変動幅を確保でき、且つ高速消去が可能である。さらに本実施形態の電荷蓄積層5は、図5に示すように、電荷蓄積のエネルギーレベルが非常に深い位置に存在している。そのため、電荷の漏れはシリコン窒化膜に比較して、桁違いに抑制されることになる。電荷蓄積層5がチタン酸化物の場合、図5に示すΔEcは3.5eVと非常に大きく、トラップレベルΔEtもRuであれば、略1.7eVと非常に大きくなる。尚、一般的なシリコン窒化膜は、ΔEc≒1.1eV,ΔEt≒0.8eVである。尚、添加物質によって、ΔEtは変化するが、本実施形態で挙げる添加物質Tc,Re,Ru,Os,Rh,Ir,Pd,Pt,Co,Ni,W,Mo,Cr,Mn,Feでは、0.5eV以上を確保することができる。また、母体材料にHf酸化物或いは、Zr酸化物を用いた場合には、ΔEcは略2.0eVとチタン酸化物よりも小さくなる。しかし、トラップレベルがチタン酸化物の場合よりも深く、ΔEtは1.5eVを確保できる。このように本実施形態では、トラップレベルの深さ図5のΔEcΔEtが非常に深くなる材料を特定し、蓄積電荷抜けの阻止能力が大きい利点を利用している。また、TiとZrHfでも同様が含まれる場合には、その割合に従ってバンドギャップが生成されると考えれば、あとは全く同じである。例えば、SrTi,ZrO3は、有力な母体材料であり、Ti或いはZrをRuにより置換すれば、有効な電荷蓄積膜を形成することができる。このように本実施形態による電荷蓄積層5が有する大きな蓄積電荷量の確保及び、蓄積電荷抜けの阻止能力の高さを利用することで、従来のシリコン窒化膜を電荷蓄積層に用いるメモリに比較して、トンネル層5の厚さを更に薄くすることができ、トンネル層5の更なる薄膜化が実現されることを示唆する。その結果、データの書込動作消去動作読出動作のいずれの動作においても、高速動作が実現される。さらに本実施形態は、トンネル層54の膜厚を、数nm以下にまで薄くすることも可能であり、セル間の相互作用を抑える上でも、大きな効果がある。今後の集積化及び微細化の要求に応じてスケーリングを進め、30nmを切る世代、或いはそれ以下のメモリを作成する技術として非常に有効である。また、電荷を全体として反転させて考えれば、ホールをトラップする形態に変形できることは明らかである。しかし、従来のシリコン窒化膜では、ホールをトラップさせることは困難であるため、電子注入により書き込み、電子の引き抜きにて消去する方法がとられている。本実施形態による電荷蓄積層では、ホールをトラップする形にすることも容易であるので、反転させた構造で考えることも可能である。以上説明したように本実施形態の不揮発性半導体メモリによれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きく出来る上、ゲートチャネル間の印加電圧の多くの割合をトンネル層に加えることが出来るため、高速低電圧でのメモリ動作が可能となる。次に、第1の実施形態の第1の変形例について説明する。図2は、第1の変形例に係るメモリセルの主要部を示す断面図である。図6は、シリコン基板上に第1の絶縁層トンネル層/電荷蓄積層/第2の絶縁層ブロック層/メモリゲート電極書込読出消去制御電極からなる積層膜のバンド構造を模式的に示した図である。この第1の変形例は、図2に示すように、ブロック層となる絶縁層6が第1の絶縁層6aと第2の絶縁層6bの積層構造となっている。この第2の絶縁層6bは、電荷蓄積層5からメモリゲート電極7に電子が出入りすることを制御する。保持やメモリ読み取りの際には電子を閉じ込めていられることが重要であり、データ消去の時には、電極側からの電子注入を阻止することが重要である。この電子注入阻止は、誘電率が高い物質を使い、電圧が加わらないようにすることが最も有効である。このため本変形例では、高誘電率のLaAlO3、Al2O3、AlN、AlNO、ZrO2、SrZrO3、Ba,Sr,CaZrO3、La2Zr2O7、HfO2、SrHfO3、Ba,Sr,CaHfO3、La2Hf2O7の少なくとも1つの材料からなる膜、或いはこれらの膜を複数積層させた積層膜を用いることにする。さらに、仕事関数の大きなメモリゲート電極7を用いることで電子障壁を高くすることも有効である。仕事関数を高くしても、ブロック層6a,6bにプラス電荷がたまり、ブロック層6a,6bの障壁が低くなる状態では、仕事関数が小さいことと同じことになる。これを防ぐために、本実施形態では、図6に示すようにブロック層6bにAl2O3膜を用いる。ブロック層6aに加えて、電極7側にAl2O3膜、AlがリッチなLaAlO3膜、AlN膜或いは、AlNO膜などを導入したブロック層6bを用いている。このような構成により、ブロック層6a,6bのプラス固定電荷の発生が防げる上に、電子に対する障壁が高くなる。つまり、仕事関数の高い電極を用いるのであれば、同時に電極7とブロック層6aの界面にAl2O3膜ブロック層6bを積層することが有効である。この構成により、データ消去時の電極7側からの電子導入が効率的に防げることになる。本実施形態では、図2に示すように、LaAlO3膜5nm/Al2O3膜1nm/TaNの構造を提案している。ここで、金属リッチ層に関する領域設定について説明する。ストイキオメトリから金属リッチ側にずれた領域或いは、薄膜を含むことで、ブロック層の電位を制御することが可能になる。余分に導入された金属が、膜厚方向に1nm程度の幅に集中しており、σ[C/cm2]という面密度で分布している例について説明する。この時、電位変化は、V[V]≒1.8×10-14×σ程度である。電位シフト量Vとして意味がある範囲について述べる。膜厚1nmの厚みに対して、0.1[V]以上の変化があれば、トンネルの確率が1割程度に減ると考えられるので、電位として0.1[V]以上のシフトは非常に重要である。Vとして1.0[V]以上変化させることができるのであれば、トンネル確率は、変化前に比べて、3桁以上改善することが可能であるが、ホール側のバリアーが低下するため、1.0[V]が上限と考えてよい。つまり、電位シフトVを考えると、0.1[V]~1.0[V]が有意義であり、この範囲から逸脱しては意味がない。よって、余分に導入された金属の面密度が5×1012cm-2以上、5×1013cm-2以下が好適する。但し、膜厚方向への、余分に導入された金属の分布も考慮すれば、下限は0.5倍程度、上限は2倍程度の変化はあり得ることになる。よって、余分に導入された金属の膜厚方向分布を考慮すると、余分に導入された金属の最適な面密度は、2.5×1012cm-2以上、1×1014cm-2以下ということになる。次に、第1の実施形態の第2の変形例について説明する。第2の変形例は、電荷蓄積層6の母体をSrTiO3からTiO2に変更した構成である。積層構造としては、図2と同等の構成である。この電荷蓄積層の成膜方法は、前述したSrTiO3の成膜方法と同様に、ターゲットにTiO2ターゲットとRuO2ターゲットを用いて、酸素/窒素/Ar混合ガス雰囲気内で同時スパッタリングを用いて作成する。成膜後、酸素雰囲気中でアニール処理を施している。成膜されたTiO2は、ルチル構造を取っている。導入したRu量は、面密度にして5.0×1013cm-2であり、これにより、大きな蓄積電荷量が得られる。この時、RuはTiO2ギャップ中にレベルを形成し、レベル中には電子が66.7詰っている。残りの33.3には、一部或いは、全部に電子を詰め込むことが可能であるである点は、全く同様である。また詰っている電子を、一部或いは全部を引き抜くことも同様に可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易或いは、ホールを注入することも容易であり、閾値電圧をマイナス側にまでシフトさせることが可能である。これによって、短時間での閾値変動幅が大きく確保でき、書き込み読み出し消去動作に有利である電子の過剰引き抜きによる大きな閾値変動幅確保/高速消去。SrTiO3からなる母体と、TiO2からなる母体の違いは、誘電率がSrTiO3では300あるが、TiO2では、100に低下する。一方、TiO2膜は、成分がTiだけであるため、プロセス工程が容易になり、コストも低く抑えることができる。次に、第1の実施形態の第3の変形例について説明する。この第3の変形例は、第2の変形例と同様に、ブロック層の一部に金属リッチ層を導入した構成である。構成においては図2に同様な積層構造である。この金属リッチ層には、マイナス電荷が導入されるため、電子障壁が大きくなり、電子に対するブロック性能が格段に向上する。構造としては、シリコンSi基板/SiO2トンネル層2.4nm/SrTiO3:Ru6nm/LaAlO35nm/AlリッチAl2O31nm/TaN電極という構造である。第1の実施形態の構造に対して、さらに、データ消去時の電圧をより高くできるため、より高速に消去することが可能である。バンド構造は、図7に示すように電極側からみると電子障壁が高くなっているように見える。ここで、Al2O3に対し、Alが余分に導入されている膜を作成しているが、AlリッチAl2O3膜中の余分なAl量は、1×1013cm-2であった。第3の変形例は、電荷量が豊富に取れること、電荷蓄積層から電子を過剰に引き抜くことで、Vthをマイナス側にも大きく変化させることができ、多値化することも容易である効果を有している。以上説明したように本実施形態及び第1乃至第3の変形例によれば、誘電率30~1000のTi酸化物、誘電率20~30のZr酸化物又はHf酸化物による高誘電率を持つ電荷蓄積膜を用いることにより、印加電圧の大部分をトンネル層に印加でき、高速且つ低駆動電圧動作が可能となる。この時、第2の絶縁層ブロック層を多層膜に形成し、誘電率も高くすることで、より低電圧化が可能となる。また母体材料をTi,Zr,Hfの酸化物で形成し、高価数物質の添加することにより、バンドギャップ中にレベルを発生させて、非常に深くて安定し且つ十分な電荷蓄積を得ることができる。トンネル層及びブロック層が薄膜化されるともに、高速動作が実現できる。次に、本発明に係る第2の実施形態について説明する。図8及び図9に示す第2の実施形態の不揮発性半導体メモリは、Fin構造に適用した電荷蓄積メモリである。この電荷蓄積メモリは、例えば、CVD法やALD法を用いてSTI技術を応用したFinFET型の電荷蓄積メモリを形成する例について説明する。このメモリは、図8の側面図に示すように、SiからなるFin部11の周囲をキャップ形状にトンネル層12、電荷蓄積層13、ブロック層14及び電極15が重なるように順次覆うことで、MONOS型の電荷蓄積メモリを構成している。このメモリは、図9の上面図に示すように、上方向から見るとFin部11は、チャネル部分をトンネル層12が覆うように形成され、ソースドレイン部分がそれぞれ両側に延出し、外部素子とコンタクトする構造になっている。このFin部11のチャンネル部分の厚みを最適化することで、閾値をより大きく変化させることが可能である。尚、SOI上のFinFETでも同様に形成することができる。FinFET構造を使うことで、更なる高速動作が可能となる。また、第2の実施形態の変形例について説明する。本変形例は、図10に示すように、SiからなるFin部211の周囲をキャップ形状にトンネル層22、電荷蓄積層23、ブロック層24及び電極25が重なるように順次覆うことで、MONOS型の電荷蓄積メモリを構成している。この構成において、図11に示すように上方から見ると、Fin部21には埋め込みバリア層26が形成され、Fin部21が同等に二分割される。このバリア層26は、トンネル層22と同じ物質SiO2やSiONで形成すれば、トンネル層の形成プロセス工程にときに同時に成膜することが可能である。図10に示す構造においては、2-bit/4F2の記憶動作が可能であり、Fin部分に埋め込み層を入れただけでビット密度を向上させることができる。前述した実施形態の不揮発性半導体メモリ電荷蓄積型メモリにおける電荷蓄積層は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、高価数物質を適量添加する構成であった。しかし、その組み合わせにより、本発明の効果を得られない場合もあり、以下、比較例として説明する。比較例1電荷蓄積層として、HfO2中へLaを添加した場合を考察する。ここでの考察は、La系列の他の物質Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luを添加した場合にも同様である。図12に示すように、HfO2中のLaは酸素欠損を誘発する。その結果、伝導帯底付近に状態を出現させ、Hfとの相互作用を通して、膜全体に広がった状態となる。その結果、面密度にして、1×1012cm-2を添加した段階で既にn型的な描像を示すことが分かっている。これらの物質は、酸素欠陥を増大させるために導入されたと考えられる。この場合、蓄積された電子は、トンネル層の局所的欠陥によって、殆ど流れ出てしまい、メモリ特性としては、非常に脆弱である。この点は、浮遊ゲート型メモリと同様であって、トンネル層を薄くすることができなくなってしまう。その結果、隣接するセル間の干渉が大きくなってしまい、スケーリングが進まなくなってしまう。比較例2電荷蓄積層として、HfO2中へNbV、Taでも同様を導入した場合を考察する。図13に示すように、Nbは、Laのようには酸素欠陥は誘発せず、Nbそのものが電子をHfO2などの酸化物に与えることになる。その結果n型的な振る舞をする。Ti酸化物、Zr酸化物、Hf酸化物をn型化させることになり、比較例1と同様に、トンネル層を薄くすることが出来なくなる。比較例3電荷蓄積層として、SrTiO3中へ酸素欠陥を導入した場合を考察する。図14に示すように、酸素欠陥は、少量であっても、n型的な振る舞をする。Ti酸化物、Zr酸化物、Hf酸化物をn型化させることになる。比較例1と同様、トンネル層を薄くすることが出来なくなる。尚、TiO2膜に酸素欠陥を導入した場合でも同様のバンド構造を有している。以上説明した各実施形態における不揮発性メモリ電荷蓄積型メモリは、以下のような作用効果を得ることができる。1高誘電率を持つ電荷蓄積層を用いているため、電荷蓄積層に加わる電圧を低圧化することができ、印加される電圧の大部分をトンネル層に印加させることができる。その結果、高速且つ低電駆動電圧による書き込み読み出し消去動作ができる。さらに、電荷を閉じ込めるために用いる第2の絶縁層ブロック層の誘電率も高くすることで、より低電圧化が可能となる。また、Ti酸化物を用いた場合には、高い誘電率として、30~1000も可能である。Zr酸化物やHf酸化物では誘電率20~30が可能である。2Ti、Zr又はHfの酸化物からなる高誘電体への、高価数物質添加を行うことにより、バンドギャップ中にレベルが発生し、十分な電荷蓄積を実現する。3バンドギャップ中に発生したレベルは、非常に深くて安定である。トンネル層、ブロック層とも、従来から用いられているシリコン窒化層に電荷を溜める構造と比較して、本実施形態で薄膜化が実現できる。また、トンネル層のバリアを低くすることも可能となり、薄膜化とともに、高速動作を可能にする。4発生したレベルからは、電子を出し入れできる。よって、過剰に電子を引き抜くことも可能となり、大きな閾値変動幅が確保可能である。その結果、多値化が容易に実現できる。5酸素欠損による制御のように、膜がn型半導体とならないため、トンネル層の局所的な欠陥によって電荷が消失することを防止できる。6誘電率が高い母体材料を用いることで、電荷捕獲断面積を大きくできるため、電荷捕獲効率が大きくなり、閾値制御性が改善する。尚、本実施形態は、シリコン基板上に形成した実施形態のメモリセル構造を形成した構成例について説明したが、これに限定されず、シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本実施形態のメモリセル構造を形成することも可能である。この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、及びプロセス時に不要なガスを発生させない基板であれば、特には限定されない。以上、説明した各実施形態による不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器例えば、パソコン、電話機、PDA、テレビジョン、ナビゲーションシステム、録音再生機器等に搭載して、データやアプリケーションソフトウエア又は、プログラムを記憶させて利用することができる。さらに、撮像機器例えば、デジタルスチルカメラ、デジタルビデオカメラにおける画像データ音声を蓄積させることができる。また、その他、インターネットやLANネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタFAX装置等に搭載されるメモリやハードディスクドライブHDDに換わってその機能を代行することも容易に実現する。このように、従来の機器におけるメモリやHDDと同様にデータ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムLSIの内部メモリやキャッシュメモリとして、或いは電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム回路の機能等を必要に応じて書き換えてしまう書き換え可能なシステムLSIとして用いることも想定する。尚、前述した各実施形態においては、MONOS型フラッシュメモリを一例に挙げて説明したが、MONOS型フラッシュメモリを集積化させたメモリ回路、及びロジック回路が同一チップ上に混載されるシステムLSI等に対しても容易に適用することができ、本発明の範囲内である。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。"