"半導体基板に形成されたPチャネル型MISFETとNチャネル型MISFETとからなるCMOS構造を有する半導体装置において、前記Pチャネル型MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極と、前記第1ゲート電極の側面上および前記半導体基板上に形成され、且つ、第1絶縁膜からなる第1サイドウォールと、前記第1ゲート電極の側面上および前記半導体基板上に前記第1サイドウォールを介して形成され、且つ、第2絶縁膜からなる第2サイドウォールと、前記半導体基板に形成されたP型ソース領域およびP型ドレイン領域と、前記P型ソース領域上および前記P型ドレイン領域上に形成された第1シリサイド化領域とを有し、前記Nチャネル型MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極と、前記第2ゲート電極の側面上および前記半導体基板上に形成され、且つ、前記第1絶縁膜からなる第3サイドウォールと、前記第2ゲート電極の側面上および前記半導体基板上に前記第3サイドウォールを介して形成され、且つ、前記第2絶縁膜からなる第4サイドウォールと、前記半導体基板に形成されたN型ソース領域およびN型ドレイン領域と、前記N型ソース領域上および前記N型ドレイン領域上に形成された第2シリサイド化領域とを有し、前記Nチャネル型MISFETにおいて、前記第2ゲート電極の側面からの前記第4サイドウォールの最大距離と、前記第2ゲート電極の側面からの前記第3サイドウォールの最大距離との差Bnは、前記半導体基板からの前記第3サイドウォールの高さと、前記半導体基板からの前記第4サイドウォールの高さとの差Anよりも小さくなっており、前記Pチャネル型MISFETにおいて、前記第1ゲート電極の側面からの前記第2サイドウォールの最大距離と、前記第1ゲート電極の側面からの前記第1サイドウォールの最大距離との差Bpは、前記半導体基板からの前記第1サイドウォールの高さと、前記半導体基板からの前記第2サイドウォールの高さとの差Apよりも小さいことを特徴とする半導体装置。半導体基板に形成されたPチャネル型MISFETとNチャネル型MISFETとからなるCMOS構造を有する半導体装置において、前記Pチャネル型MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極と、前記第1ゲート電極の側面上および前記半導体基板上に形成され、且つ、第1絶縁膜からなる第1サイドウォールと、前記第1ゲート電極の側面上および前記半導体基板上に前記第1サイドウォールを介して形成され、且つ、第2絶縁膜からなる第2サイドウォールと、前記半導体基板に形成されたP型ソース領域およびP型ドレイン領域と、前記第1ゲート電極上、前記P型ソース領域上および前記P型ドレイン領域上に形成された第1シリサイド化領域とを有し、前記Nチャネル型MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極と、前記第2ゲート電極の側面上および前記半導体基板上に形成され、且つ、前記第1絶縁膜からなる第3サイドウォールと、前記第2ゲート電極の側面上および前記半導体基板上に前記第3サイドウォールを介して形成され、且つ、前記第2絶縁膜からなる第4サイドウォールと、前記半導体基板に形成されたN型ソース領域およびN型ドレイン領域と、前記第2ゲート電極上、前記N型ソース領域上および前記N型ドレイン領域上に形成された第2シリサイド化領域とを有し、前記Nチャネル型MISFETのゲート長方向において前記第4サイドウォールの端部から前記第3サイドウォールが前記第2ゲート電極側に後退している距離Bnは、前記半導体基板からの前記第3サイドウォールの高さと前記半導体基板からの前記第4サイドウォールの高さとの差Anよりも小さくなっており、前記Pチャネル型MISFETのゲート長方向において前記第2サイドウォールの端部から前記第1サイドウォールが前記第1ゲート電極側に後退している距離Bpは、前記半導体基板からの前記第1サイドウォールの高さと前記半導体基板からの前記第2サイドウォールの高さとの差Anよりも小さくなっていることを特徴とする半導体装置。請求項1または請求項2に記載の半導体装置であって、前記Nチャネル型MISFETにおいて、前記半導体基板からの前記第3サイドウォールの高さは、前記半導体基板からの前記第4サイドウォールの高さよりも低いことを特徴とする半導体装置。請求項1~3の何れか1項に記載の半導体装置であって、前記Pチャネル型MISFETにおいて、前記半導体基板からの前記第1サイドウォールの高さは、前記半導体基板からの前記第2サイドウォールの高さよりも高いことを特徴とする半導体装置。請求項1~4の何れか1項に記載の半導体装置であって、前記Bnの値は、前記Bpの値にほぼ等しいことを特徴とする半導体装置。請求項1~5の何れか1項に記載の半導体装置であって、前記第1絶縁膜は、前記第2絶縁膜と異なる材料からなることを特徴とする半導体装置。請求項1~6の何れか1項に記載の半導体装置であって、前記第1絶縁膜は、シリコン酸化膜からなることを特徴とする半導体装置。請求項1~7の何れか1項に記載の半導体装置であって、前記第2絶縁膜は、シリコン窒化膜からなることを特徴とする半導体装置。請求項1~8の何れか1項に記載の半導体装置であって、前記第1及び第2シリサイド化領域は、それぞれ、ニッケル、チタン、コバルト、パラジウム、白金、エルビウムのうち少なくとも一種類を含む金属膜からなることを特徴とする半導体装置。請求項1~9の何れか1項に記載の半導体装置であって、前記P型ソース領域および前記P型ドレイン領域は、それぞれ、P型低濃度不純物領域と、前記P型低濃度不純物領域よりも高濃度のP型高濃度不純物領域とを含み、前記第1シリサイド化領域は前記P型高濃度不純物領域上に形成されており、前記N型ソース領域および前記N型ドレイン領域は、それぞれ、N型低濃度不純物領域と、前記N型低濃度不純物領域よりも高濃度のN型高濃度不純物領域からなり、前記第2シリサイド化領域は前記N型高濃度不純物領域上に形成されていることを特徴とする半導体装置。上記非特許文献1においては、シリサイド化しようとする領域へのフッ素注入は、CMOSComplementaryMOS構造を形成する場合にも有効であり、リーク電流を抑制可能と報告されている。しかしながら、本願発明者らが実験を行ったところ、Nチャネル型MISFETにおいてはリーク電流抑制の効果が見られたものの、Pチャネル型MISFETにおいては、リーク電流が却って上昇することが確認された。この発明は上記の事情に鑑みてなされたもので、シリサイドプロセス前にイオン注入を行う半導体装置であって、より確実にMISFETにおけるリーク電流の抑制が図れるものを実現する。本発明に係る半導体装置の態様は、半導体基板に形成されたPチャネル型MISFETとNチャネル型MISFETとからなるCMOS構造を有する半導体装置において、前記Pチャネル型MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極と、前記第1ゲート電極の側面上および前記半導体基板上に形成され、且つ、第1絶縁膜からなる第1サイドウォールと、前記第1ゲート電極の側面上および前記半導体基板上に前記第1サイドウォールを介して形成され、且つ、第2絶縁膜からなる第2サイドウォールと、前記半導体基板に形成されたP型ソース領域およびP型ドレイン領域と、前記P型ソース領域上および前記P型ドレイン領域上に形成された第1シリサイド化領域とを有し、前記Nチャネル型MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極と、前記第2ゲート電極の側面上および前記半導体基板上に形成され、且つ、前記第1絶縁膜からなる第3サイドウォールと、前記第2ゲート電極の側面上および前記半導体基板上に前記第3サイドウォールを介して形成され、且つ、前記第2絶縁膜からなる第4サイドウォールと、前記半導体基板に形成されたN型ソース領域およびN型ドレイン領域と、前記N型ソース領域上および前記N型ドレイン領域上に形成された第2シリサイド化領域とを有し、前記Nチャネル型MISFETにおいて、前記第2ゲート電極の側面からの前記第4サイドウォールの最大距離と、前記第2ゲート電極の側面からの前記第3サイドウォールの最大距離との差Bnは、前記半導体基板からの前記第3サイドウォールの高さと、前記半導体基板からの前記第4サイドウォールの高さとの差Anよりも小さくなっており、前記Pチャネル型MISFETにおいて、前記第1ゲート電極の側面からの前記第2サイドウォールの最大距離と、前記第1ゲート電極の側面からの前記第1サイドウォールの最大距離との差Bpは、前記半導体基板からの前記第1サイドウォールの高さと、前記半導体基板からの前記第2サイドウォールの高さとの差Apよりも小さい。本発明に係る半導体装置の態様によれば、シリサイド化を行う際に、N型ソース領域およびN型ドレイン領域におけるシリサイド化領域が、チャネル近くにまで入り込みにくく、より確実にMISFETにおけるリーク電流の抑制が図れる半導体装置が実現できる。図15は、フッ素注入を予め行った上でソース領域およびドレイン領域をNiシリサイド化した多数のPチャネル型MISFETにつき、ドレイン-ボディ間オフリーク電流基板リーク電流Ioffbの計測を行った結果を示すグラフである。図15において、縦軸は、全Pチャネル型MISFETの正規分布計測結果における分位点値0が最頻値を示し、横軸は基板リーク電流値任意単位を示している。また、グラフ中の三本の計測結果のうち真中のものは5[keV]および1×1015[cm2]の条件下でフッ素注入を行った上でソース領域およびドレイン領域をNiシリサイド化した結果を、グラフ中の最右側のものは5[keV]および6×1014[cm2]の条件下でフッ素注入を行った上でソース領域およびドレイン領域をNiシリサイド化した結果を、グラフ中の最左側のものはフッ素注入を行わずにソース領域およびドレイン領域をNiシリサイド化した場合の参照値を、それぞれ示している。図15から分かるように、ドレイン-ボディ間オフリーク電流基板リーク電流Ioffbの値は、フッ素注入を行わずにソース領域およびドレイン領域をNiシリサイド化した場合グラフ中の最左側の計測結果の方が低い。すなわち、Pチャネル型MISFETの場合は、シリサイド化しようとする領域への予めのフッ素注入は、リーク電流抑制には逆効果であると言える。また、Nチャネル型MISFETにおいて、シリサイド化しようとする領域への予めのフッ素注入を行う場合であっても、MISFETの構造によっては、ドレイン-ボディ間オフリーク電流Ioffbが上昇してしまう場合がある。図16~図18は、ドレイン-ボディ間オフリーク電流基板リーク電流Ioffbが劣化する場合のMISFET製造工程を示す図である。図16に示すように、半導体基板SB上に形成されたサイドウォール絶縁膜SW1,SW2のうち、第1サイドウォール絶縁膜SW1はTEOSテトラエトキシシラン酸化膜で、サイドウォール絶縁膜SW2はシリコン窒化膜で、それぞれ形成されることが多い。この構造の場合、シリサイド化直前に、シリサイド化領域表面付近をフッ酸等で洗浄軽いウェットエッチングすると、第1サイドウォール絶縁膜SW1がエッチングされてしまい、第1サイドウォール絶縁膜SW1の露出部AR1,AR2に後退が見られやすい。この後、図17に示すように、全面にNi等の金属膜MTを形成し、シリサイド化を行って、第1アニール処理、未反応部分の金属膜MTの除去、および、第2アニール処理を行えば、図18に示すようにシリサイド化領域SCs,SCdが形成される。このとき、図17に示すように、後退した露出部AR2に金属膜MTが回り込んで形成されるため、シリサイド領域SCs,SCdはよりチャネルの近くにまで形成されることとなる。これにより、ドレイン-ボディ間オフリーク電流Ioffbは、露出部AR2の後退量が増えるほど大きな値になってしまう。よって、図18のような構造であれば、Nチャネル型MISFETにおいて、シリサイド化しようとする領域へ予めフッ素注入を行ったとしても、リーク電流抑制の効果が薄れてしまうこととなる。本発明に係る実施の形態は、マスク層によりPチャネル型MISFETを覆いつつ、Nチャネル型MISFETのN型ソース領域およびN型ドレイン領域にイオンを注入し、その後、Nチャネル型MISFETおよびPチャネル型MISFETの各ゲート電極、ソース領域およびドレイン領域にシリサイド化を行う、半導体装置およびその製造方法である。図1および図2は、本発明を適用可能な半導体装置の断面図および上面図である。なお図1は、図2中の切断線I-Iにおける断面図である。図2では、ゲート電極GE、ソース領域SEおよびドレイン領域DEを有する各MISFETMetalInsulatorSemiconductorFieldEffectTransistorが、シリコン酸化膜等の素子分離膜ISにより分離された半導体装置が示されている。図1に示されているように、この半導体装置は、シリコン基板等の半導体基板SBと、ゲート絶縁膜例えばシリコン酸化膜GIおよびゲート電極例えばポリシリコン膜GEの積層構造、ソース領域SE、ドレイン領域DEを含む、半導体基板SB上に形成されたMISFETとを備える。なお、ソース領域SEおよびドレイン領域DEの外側には素子分離膜ISが形成されている。ゲート電極GE、ソース領域SEおよびドレイン領域DEの各表面には、NiニッケルやCoコバルト等を含むシリサイド化領域SCg,SCs,SCdが、それぞれ形成されている。なお、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面、並びに、ソース領域SEおよびドレイン領域DEの表面の一部に面して、それぞれTEOS酸化膜等の第1サイドウォール絶縁膜SW1が形成されている。また、第1サイドウォール絶縁膜SW1を介しつつ、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面、並びに、ソース領域SEおよびドレイン領域DEの表面の一部に対向して、それぞれシリコン窒化膜等の第2サイドウォール絶縁膜SW2が形成されている。なお、図2に示した半導体装置はCMOS構造を有しており、Nチャネル型MISFETおよびPチャネル型MISFETの両者を備える。そして、図1に示すMISFETの構造は、Nチャネル型MISFETおよびPチャネル型MISFETに共通しており、両チャネル型MISFETは、半導体基板SBに形成されたウェル図示せず、ソース領域SE、ドレイン領域DEの各領域における導電型が異なる以外は、同一構造を有する。また、図1においては、ドレイン-ボディ間オフリーク電流基板リーク電流を符号Ioffbとして示している。図3~図9は、本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。以下、各図を用いて本発明の実施の形態に係る半導体装置の製造方法を説明する。まず、図3に示すように、半導体基板SB上に、ゲート絶縁膜GIおよびゲート電極GEの積層構造、第1サイドウォール絶縁膜SW1、第2サイドウォール絶縁膜SW2、ソース領域のLDDLightlyDopedDrain領域SE1、並びに、ドレイン領域のLDD領域DE1を含むMISFETを、Pチャネル型およびNチャネル型のそれぞれにつき、フォトリソグラフィ技術およびエッチング技術、イオン注入技術等を用いて形成する。次に、図4に示すように、イオン注入IP1を行って、ソース領域SE2およびドレイン領域DE2の形成を行う。なお、N型ソース領域およびN型ドレイン領域の形成に当たっては、例えばAs砒素イオンを5~50[keV]および1×1015~1×1016[cm2]の条件下で半導体基板SBに注入することにより形成すればよい。また、P型ソース領域およびP型ドレイン領域の形成に当たっては、例えばBボロンイオンを1~5[keV]および1×1015~1×1016[cm2]の条件下で半導体基板SBに注入することにより形成すればよい。もちろん、本発明に係る半導体装置はCMOS構造を有するので、フォトレジストをマスクとして用いることにより、Nチャネル型MISFETのソースドレイン形成用のイオン注入と、Pチャネル型のソースドレイン形成用のイオン注入とを、選択的に打ち分ければよい。次に、図5に示すように、半導体基板SBのうちシリサイド化を防止すべき部分を覆うためのシリサイド化防止膜BLを、Pチャネル型MISFET、Nチャネル型MISFETおよび半導体基板SBの表面を覆うように形成する。このシリサイド化防止膜BLとしては、CVDChemicalVaporDeposition法により成膜温度400度で形成したUSGUndopedSilicateGlass膜を採用すればよい。そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリサイド化防止膜BLに対して選択的に異方性エッチングドライエッチングを行い、シリサイド化を防止すべき部分例えば配線のコンタクト領域等のうちシリサイド化したくない部分図示せずなど、および、Pチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方、および、Nチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方に、シリサイド化防止膜BL1を残置する図6。次に、図7に示すように、Nチャネル型MISFETは覆わずに、Pチャネル型MISFETを選択的に覆うマスク層RMを形成する。マスク層RMにはフォトレジストを採用し、このフォトレジストをパターニングすればよい。そして、マスク層RMによりPチャネル型MISFETを覆いつつ、Nチャネル型MISFETの少なくともN型ソース領域およびN型ドレイン領域に、フッ素イオンFと表示および/またはシリコンイオンSiと表示の注入IP2を行う。なお、このイオン注入IP2は、フッ素イオン及びシリコンイオンいずれの場合も、5[keV]および6×1014~1×1015[cm2]程度の条件下で行えばよい。また、このイオン注入IP2は、フッ素イオン及びシリコンイオンに限らず、フッ素、シリコン、C炭素、Geゲルマニウム、Neネオン、Arアルゴン、Krクリプトンのうち少なくとも一種類を含むイオンを注入することにより行なってもよい。次に、半導体基板SB表面やゲート電極GE表面に生じたシリコン酸化膜を除去するための、シリサイド化を行う部分の洗浄を行う。この洗浄工程においては、RCA洗浄に加えてフッ酸を用いた洗浄を行えばよい。また、その他にも、前洗浄ケミカルドライクリーニング装置とスパッタ装置とが一体化された装置での前洗浄であってもよい。なおこのとき、残置したシリサイド化防止膜BL1とシリサイド化を行う部分とに対して、洗浄を行う。この洗浄により、Pチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方、および、Nチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方に残置したシリサイド化防止膜BL1は除去される。一方、それ以外の部分のシリサイド化防止膜BL1図示せずは、この洗浄では完全には除去されず、残置したままとなる。次に、Nチャネル型MISFET、Pチャネル型MISFET、半導体基板SBの表面、および、残置したシリサイド化防止膜BL1上に、Ni等の金属膜MTをスパッタ法等により図8に示すように形成する。そして、一回目のRTARapidThermalAnnealingを行い、その後、未反応の金属膜MTを除去して、二回目のRTAを行う。これにより、Nチャネル型MISFETのゲート電極、イオン注入されたN型ソース領域およびN型ドレイン領域、並びに、Pチャネル型MISFETのゲート電極、P型ソース領域およびP型ドレイン領域に、それぞれシリサイド化が行われ、図9に示すように、ゲート電極GE、ソース領域SEおよびドレイン領域DEの各表面に、シリサイド化領域SCg,SCs,SCdが、それぞれ形成される。なお、金属膜MTにはNi以外にも、Ni、Tiチタン、Coコバルト、Pdパラジウム、Pt白金、Erエルビウムのうち少なくとも一種類を含む金属膜を採用してもよい。上記非特許文献1においては、シリサイド化しようとする領域に予めフッ素をイオン注入すればリーク電流を抑制可能と報告されていたが、本願発明者らは、フッ素イオンだけではなく、フッ素、シリコン、炭素、ゲルマニウム、ネオン、アルゴン、クリプトンのうち少なくとも一種類を含むイオンをNチャネル型MISFETのN型ソース領域およびN型ドレイン領域に注入する場合であっても、同様にリーク電流を抑制可能なことを発見した。図10は、フッ素注入またはシリコン注入を予め行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した多数のNチャネル型MISFETにつき、ドレイン-ボディ間オフリーク電流基板リーク電流Ioffbの計測を行った結果の例を示すグラフである。図10において、縦軸は、全Nチャネル型MISFETの正規分布計測結果における分位点値0が最頻値を示し、横軸は基板リーク電流値任意単位を示している。また、F,Si注入と示した計測結果は、5[keV]および1×1015[cm2]の条件下でフッ素注入を行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した結果、5[keV]および6×1014[cm2]の条件下でフッ素注入を行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した結果、5[keV]および1×1015[cm2]の条件下でシリコン注入を行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した結果、および、5[keV]および6×1014[cm2]の条件下でシリコン注入を行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した結果をそれぞれ示し、Referenceと示した計測結果はフッ素注入を行わずにN型ソース領域およびN型ドレイン領域をNiシリサイド化した場合の参照値を示している。図10から分かるように、ドレイン-ボディ間オフリーク電流基板リーク電流Ioffbの値は、フッ素注入を行わずにソース領域およびドレイン領域をNiシリサイド化した場合Referenceよりも、フッ素またはシリコンの注入を行った上でN型ソース領域およびN型ドレイン領域をNiシリサイド化した場合の方が低い。一方、本願では、シリサイド化しようとする領域への予めのフッ素注入がリーク電流抑制に逆効果となるPチャネル型MISFETには、マスクRMを形成する。これにより、シリサイド化しようとする領域への予めのフッ素やシリコン等のイオン注入は行わない。すなわち、本発明によれば、マスク層RMによりPチャネル型MISFETを覆いつつ、Nチャネル型MISFETのN型ソース領域およびN型ドレイン領域にイオンを注入する。その後、Nチャネル型MISFETおよびPチャネル型MISFETの各ゲート電極、ソース領域およびドレイン領域にシリサイド化を行う。言い換えれば、本願ではPチャネル型MISFETのP型ソース領域およびP型ドレイン領域にはイオンを注入することなく、かつ、Nチャネル型MISFETのN型ソース領域およびN型ドレイン領域にはイオンを注入した後に、シリサイド化を行うことができる。これにより、Pチャネル型MISFETにおいてドレイン-ボディ間オフリーク電流Ioffbを劣化させること無く、Nチャネル型MISFETにおいてドレイン-ボディ間オフリーク電流基板リーク電流Ioffbの抑制が図れる。よって、より確実にMISFETにおけるリーク電流の抑制が図れる半導体装置の製造方法が実現できる。また、本発明によれば、Pチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方、および、Nチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造の側方にシリサイド化防止膜BL1を残置し、残置したシリサイド化防止膜BL1とシリサイド化を行う部分とに対して、洗浄を行う。シリサイド化防止膜BL1がゲート絶縁膜GIおよびゲート電極GEの積層構造の側方に残置しているので、シリサイド化を行う部分の洗浄時に、Nチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造およびPチャネル型MISFETのゲート絶縁膜GIおよびゲート電極GEの積層構造に付随するサイドウォール絶縁膜SW1,SW2部分のエッチングがされにくい。よって、Nチャネル型MISFETおよびPチャネル型MISFETの各ソース領域および各ドレイン領域におけるシリサイド化領域が、チャネル近くにまで入り込みにくく、より確実にMISFETにおけるリーク電流の抑制が図れる半導体装置の製造方法が実現できる。図11は、洗浄後の本発明に係る半導体装置の構造を示す断面図である。図11においては、右側にNチャネル型MISFETが、左側にPチャネル型MISFETが、それぞれ示されている。図11の構造のうちNチャネル型MISFETにおいては、半導体基板SBの表面からの第1サイドウォール絶縁膜SW1の高さは、半導体基板SBの表面からの第2サイドウォール絶縁膜SW2の高さよりも小さい。また、Nチャネル型MISFETにおいては、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面からの第1サイドウォール絶縁膜SW1の最大距離は、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面からの第2サイドウォール絶縁膜SW2の最大距離よりも小さい。そして、第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bnは、第1サイドウォール絶縁膜SW1の高さと第2サイドウォール絶縁膜SW2の高さとの差Anよりも小さい。なお、図12は、イオン注入がない場合の、洗浄後のNチャネル型MISFETの構造を示す断面図である。図12においては、第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bn1は、第1サイドウォール絶縁膜SW1の高さと第2サイドウォール絶縁膜SW2の高さとの差An1と同程度である。本願発明者らは、図11のBnと図12のBn1との大きさの違いについて下記のように考える。すなわち、フッ素やシリコン等のイオン注入が行われる図11の場合、第1サイドウォール絶縁膜SW1のゲート電極GEの側面に接触する部分の頂部には、イオンが比較的多く注入される。一方、第1サイドウォール絶縁膜SW1のソース領域SEおよびドレイン領域DEに接触する部分の端部上には、第2サイドウォール絶縁膜SW2が存在し、さらに、その側方にはシリサイド化防止膜BL1が残置する。このため、本発明においては、第1サイドウォール絶縁膜SW1のソース領域SEおよびドレイン領域DEに接触する部分の端部付近よりも、ゲート電極GEの側面に接触する部分の頂部付近に、より多くのイオンが注入されることとなる。図13のグラフに示すように、第1サイドウォール絶縁膜SW1を構成するTEOS酸化膜も、第2サイドウォール絶縁膜SW2を構成するシリコン窒化膜も、イオンが注入されると、そのドーズ量が多くなるにつれてシリサイド化工程直前の洗浄時にエッチングされる量が多くなることが分かっている。よって、本発明に係る半導体装置の製造方法を用いて、Nチャネル型MISFETにイオン注入の工程を行い、洗浄工程、シリサイド化工程を行うと、シリサイド化工程直前の洗浄時に、第1サイドウォール絶縁膜SW1のゲート電極GEの側面に接触する部分の頂部付近が比較的多くエッチングされ、一方、第1サイドウォール絶縁膜SW1のソース領域SEおよびドレイン領域DEに接触する部分の端部付近は比較的少なくエッチングされるのである。これが、第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bnは、第1サイドウォール絶縁膜SW1の高さと第2サイドウォール絶縁膜SW2の高さとの差Anよりも小さい理由と考えられる。一方、イオン注入工程を行わない場合には、シリサイド化工程直前の洗浄時の、第1サイドウォール絶縁膜SW1のゲート電極GEの側面に接触する部分の頂部付近のエッチング量と、第1サイドウォール絶縁膜SW1のソース領域SEおよびドレイン領域DEに接触する部分の端部付近のエッチング量との間に差は生じない。これが、第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bn1は、第1サイドウォール絶縁膜SW1の高さと第2サイドウォール絶縁膜SW2の高さとの差An1と同程度である理由と考えられる。図14は、フッ素注入を予め行った上でゲート電極GEのシリサイド化を行った多数のNチャネル型MISFETにつき、ゲート電極GEのシート抵抗の計測を行った結果を示すグラフである。図14において、縦軸は、全Nチャネル型MISFETの正規分布計測結果における分位点値0が最頻値を示し、横軸はシート抵抗値任意単位を示している。また、F注入と示したグラフは5[keV]および1×1015[cm2]の条件下でフッ素注入を行った上でゲート電極GEをNiシリサイド化した結果、および、5[keV]および6×1014[cm2]の条件下でフッ素注入を行った上でゲート電極GEをNiシリサイド化した結果を示し、Referenceと示したグラフはフッ素注入を行わずにゲート電極GEをNiシリサイド化した場合の参照値を示している。フッ素注入を予め行った上でゲート電極GEのシリサイド化を行ったNチャネル型MISFETの方が、シート抵抗値が低くなっていることが分かる。なお、Pチャネル型MISFETにおいてはイオン注入が行われないことから、シリサイド化工程直前の洗浄時には、Pチャネル型MISFETの第1サイドウォール絶縁膜SW1の頂部付近のエッチング量は、Nチャネル型MISFETの第1サイドウォール絶縁膜SW1の頂部付近のエッチング量よりも大幅に少なくなる。図11の左側においては、Pチャネル型MISFETの第1サイドウォール絶縁膜SW1の高さの方が、第2サイドウォール絶縁膜SW2の高さよりも大きく、その差をApとして示している。そして、Pチャネル型MISFETにおいてもNチャネル型MISFETの場合と同様、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面からの第1サイドウォール絶縁膜SW1の最大距離は、ゲート絶縁膜GIおよびゲート電極GEの積層構造の側面からの第2サイドウォール絶縁膜SW2の最大距離よりも小さいが、Pチャネル型MISFETにおける第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bpは、Nチャネル型MISFETの第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bnに、略等しい。このように、本発明の半導体装置の構造によれば、Nチャネル型MISFETにおいて、第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bnは、第1サイドウォール絶縁膜SW1の高さと第2サイドウォール絶縁膜SW2の高さとの差Anよりも小さい。よって、シリサイド化を行う際に、N型ソース領域およびN型ドレイン領域におけるシリサイド化領域が、チャネル近くにまで入り込みにくく、より確実にMISFETにおけるリーク電流の抑制が図れる半導体装置が実現できる。また、第1サイドウォール絶縁膜SW1の高さは、第2サイドウォール絶縁膜SW2の高さよりも小さい。よって、ゲート電極GEにシリサイド化を行うと、第2サイドウォール絶縁膜SW2の高さよりも低い部分にまで入り込んでゲート電極GEがシリサイド化され、ゲート電極GEの抵抗値をより低減できる。また、本発明によれば、Pチャネル型MISFETにおける第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bpは、Nチャネル型MISFETの第2サイドウォール絶縁膜SW2のゲート側面からの最大距離と第1サイドウォール絶縁膜SW1のゲート側面からの最大距離との差Bnに、略等しい。よって、シリサイド化を行う際に、P型ソース領域およびP型ドレイン領域におけるシリサイド化領域も、チャネル近くにまで入り込みにくく、より確実にMISFETにおけるリーク電流の抑制が図れる半導体装置が実現できる。"