アナログ信号をA/D変換するA/D変換器を含み、A/D変換後の残余出力をそれぞれ後段に出力する複数のステージ回路と、複数の前記ステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正する補正回路と、を含むパイプライン型A/D変換器であって、前記A/D変換器を、前記アナログ信号を第1デジタル信号に変換する第1モードと、または前記アナログ信号を第2デジタル信号に変換する第2モードとが、おおよそ等しい確率で設定されるように繰り返し設定するモード設定回路を備え、前記補正回路は、前記A/D変換器に、前記第1モードにおいて出力される前記第1デジタル信号の第1参照値及び前記第2モードにおいて出力される前記第2デジタル信号の第2参照値を設定する参照値設定回路と、前記モード設定回路によって前記A/D変換器が前記第1モードに設定されている場合、前記第1デジタル信号を前記第1参照値と比較し、前記モード設定回路によって前記A/D変換器が前記第2モードに設定されている場合、前記第2デジタル信号を前記第2参照値と比較する比較器と、前記モード設定回路によって前記第1モード、前記第2モードの設定回数の合計が所定の回数に達した後、前記比較器の比較によって得られた前記第1デジタル信号と前記第1参照値との大小関係、及び前記第2デジタル信号と前記第2参照値との大小関係とに応じ、前記第1参照値及び前記第2参照値を調整する参照値調整回路と、前記参照値調整回路による調整後の前記第1参照値と前記第2参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路と、を含むことを特徴とするパイプライン型A/D変換器。前記参照値調整回路は、前記第1参照値と一致する前記第1デジタル信号と、前記第2参照値と一致する前記第2デジタル信号とが等しい確率で出力されるように、前記第1参照値と前記第2参照値とを調整することを特徴とする請求項1に記載のパイプライン型A/D変換器。前記参照値調整回路は、前記比較器による比較の結果、前記第1デジタル信号が第1参照値以下である場合に前記第2参照値を増加するように調整し、前記第2デジタル信号が第2参照値以下である場合に前記第2参照値を減じるように調整することを特徴とする請求項2に記載のパイプライン型A/D変換器。前記参照値調整回路は、前記第1参照値が保存される第1レジスタ及び前記第2参照値が保存される第2レジスタと、前記第1レジスタから前記第1参照値を入力して前記第1デジタル信号と比較する第1比較器及び、前記第2レジスタから前記第2参照値を入力して前記第2デジタル信号と比較する第2比較器と、前記A/D変換器を前記第1モードに設定する信号及び前記第1比較器の出力信号を入力し、前記A/D変換器が前記第1モードに設定され、かつ、前記第1参照値が前記デジタル信号以上の値を有することを示す信号を出力する第1論理回路と、前記A/D変換器を前記第2モードに設定する信号及び前記第2比較器の出力信号を入力し、前記A/D変換器が前記第2モードに設定され、かつ、前記第2参照値が前記デジタル信号以上の値を有することを示す信号を出力する第2論理回路と、前記第1論理回路から出力された信号が入力された場合にはカウント値が1つ増加され、前記第2論理回路から出力された信号が入力された場合にはカウント値が1つ減少されるアキュムレータカウンタを備え、前記第1論理回路及び前記第2論理回路からの信号の入力回数が所定の値に達した後、前記カウンタ値を前記第2参照値と加算するヒットアキュムレータと、前記第1レジスタに保存されている前記第1参照値を、前記第2レジスタに保存されている調整後の前記第2参照値から減算し、前記第1参照値と前記第2参照値との差分を出力する差分出力回路と、前記差分出力回路から出力された差分を、予め設定された差分である仮想的な差分から減算して誤差を算出する誤差算出回路と、を含むことを特徴とする請求項3に記載のパイプライン型A/D変換器。前記ステージ回路は、モード1において、Vout=Vin±nVref/2n=1、3、5...の式によって入力された入力信号Vinを出力信号Voutに変換し、モード2において、Vout=Vin±nVrefn=1、2、3...の式によって入力された入力信号Vinを出力信号Voutに変換することを特徴とする請求項1から4のいずれか1項に記載のパイプライン型A/D変換器。アナログ信号をA/D変換するA/D変換器を含み、A/D変換後の残余出力をそれぞれ後段に出力する複数のステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正するパイプライン型A/D変換器用校正装置であって、前記A/D変換器が前記アナログ信号を第1デジタル信号に変換する第1モードに設定されている場合に前記第1デジタル信号を前記第1参照値と比較し、前記A/D変換器が前記アナログ信号を第2デジタル信号に変換する第2モードに設定されている場合に前記第2デジタル信号を前記第2参照値と比較する比較器と、前記A/D変換器が前記第1モード、前記第2モードのいずれに設定されているかを判定するモード判定回路と、前記第1モード、前記第2モードの設定回数の合計が所定の回数に達した後、前記比較器の比較によって得られた前記第1デジタル信号と前記第1参照値との大小関係、及び前記第2デジタル信号と前記第2参照値との大小関係と、前記モード判定回路によって判定された前記第1モードまたは前記第2モードの別に応じて、前記第1参照値及び前記第2参照値を調整する参照値調整回路と、前記参照値調整回路による調整後の前記第1参照値と前記第2参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路と、を含むことを特徴とするパイプライン型A/D変換器用校正装置。しかしながら、上記した非特許文献1に記載された従来技術は、図9cに示したように、コードのカウント数が記録されるメモリやレジスタが必要になる。非特許文献1に記載された技術では、コードrの精度を高めるため、より多くのカウント数をカウントすることが必要である。このため、メモリ等のサイズはh検出の精度に応じて大きくなる。さらに、パイプラインADCでは、入力信号Vinの範囲を複数のセグメントに区切って演算処理を行っている。このため、図9に示した処理を複数のセグメントの全てについて行う場合、メモリ等の数が増加し、ADCにおけるキャリブレーション用の構成をいっそう大型化し、演算にかかる負荷を大きくすることになる。本発明は、上記した点に鑑みてなされたものであり、回路規模が小型であって、演算にかかる負荷が小さく、そのうえA/D変換器を高い精度で補正できるパイプライン型A/D変換器の校正装置、この校正装置を備えたA/D変換器を提供することを目的とする。本発明の一態様によるパイプライン型A/D変換器は、アナログ信号をA/D変換するA/D変換器例えば図2に示したサブA/D変換器201を含み、A/D変換後の残余出力をそれぞれ後段に出力する複数のステージ回路例えば図1に示したステージ101a~101fと、複数の前記ステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正する補正回路例えば図5に示した誤差計測回路104と、を含むパイプライン型A/D変換器であって、前記A/D変換器を、前記アナログ信号を第1デジタル信号に変換する第1モードと、または前記アナログ信号を第2デジタル信号に変換する第2モードとが、おおよそ等しい確率で設定されるように繰り返し設定するモード設定回路例えば図1に示したランダムジェネレータ102を備え、前記補正回路は、前記A/D変換器に、前記第1モードにおいて出力される前記第1デジタル信号の第1参照値及び前記第2モードにおいて出力される前記第2デジタル信号の第2参照値を設定する参照値設定回路例えば図5に示したレジスタ304、305と、前記モード設定回路によって前記A/D変換器が前記第1モードに設定されている場合、前記第1デジタル信号を前記第1参照値と比較し、前記モード設定回路によって前記A/D変換器が前記第2モードに設定されている場合、前記第2デジタル信号を前記第2参照値と比較する比較器例えば図5に示した比較器306、307と、前記モード設定回路によって前記第1モード、前記第2モードの設定回数の合計が所定の回数に達した後、前記比較器の比較によって得られた前記第1デジタル信号と前記第1参照値との大小関係、及び前記第2デジタル信号と前記第2参照値との大小関係とに応じ、前記第1参照値及び前記第2参照値を調整する参照値調整回路例えば図5に示したAND回路308、309、ヒットアキュムレータ310と、前記参照値調整回路による調整後の前記第1参照値と前記第2参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路例えば図5に示した加算回路312、314と、を含むことを特徴とする。また、本発明のパイプライン型A/D変換器は、上記した発明において、前記参照値調整回路が、前記第1参照値と一致する前記第1デジタル信号と、前記第2参照値と一致する前記第2デジタル信号とが等しい確率で出力されるように、前記第1参照値と前記第2参照値とを調整することが望ましい。また、本発明のパイプライン型A/D変換器は、上記した発明において、前記参照値調整回路が、前記比較器による比較の結果、前記第1デジタル信号が第1参照値以下である場合に前記第2参照値を増加するように調整し、前記第2デジタル信号が第2参照値以下である場合に前記第2参照値を減じるように調整することが望ましい。また、本発明のパイプライン型A/D変換器は、上記した発明において、前記参照値調整回路例えば図5に示した誤差計測回路104が、前記第1参照値が保存される第1レジスタ例えば図5に示したレジスタ304及び前記第2参照値が保存される第2レジスタ例えば図5に示したレジスタ305と、前記第1レジスタから前記第1参照値を入力して前記第1デジタル信号と比較する第1比較器例えば図5に示した比較器306及び、前記第2レジスタから前記第2参照値を入力して前記第2デジタル信号と比較する第2比較器例えば図5に示した比較器307と、前記A/D変換器を前記第1モードに設定する信号及び前記第1比較器の出力信号を入力し、前記A/D変換器が前記第1モードに設定され、かつ、前記第1参照値が前記デジタル信号以上の値を有することを示す信号を出力する第1論理回路例えば図5に示したAND回路308と、前記A/D変換器を前記第2モードに設定する信号及び前記第2比較器の出力信号を入力し、前記A/D変換器が前記第2モードに設定され、かつ、前記第2参照値が前記デジタル信号以上の値を有することを示す信号を出力する第2論理回路例えば図5に示したAND回路309と、前記第1論理回路から出力された信号が入力された場合にはカウント値が1つ増加され、前記第2論理回路から出力された信号が入力された場合にはカウント値が1つ減少されるアキュムレータカウンタを備え、前記第1論理回路及び前記第2論理回路からの信号の入力回数が所定の値に達した後、前記カウンタ値を前記第2参照値と加算するヒットアキュムレータ例えば図5に示したヒットアキュムレータ310と、前記第1レジスタに保存されている前記第1参照値を、前記第2レジスタに保存されている調整後の前記第2参照値から減算し、前記第1参照値と前記第2参照値との差分を出力する差分出力回路例えば図5に示した加算回路312と、前記差分出力回路から出力された差分を、予め設定された差分である仮想的な差分から減算して誤差を算出する誤差算出回路例えば図5に示した加算回路314と、を含むことが望ましい。また、本発明のパイプライン型A/D変換器は、上記した発明において、前記ステージ回路が、モード1において、Vout=Vin±nVref/2n=1、3、5...の式によって入力された入力信号Vinを出力信号Voutに変換し、モード2において、Vout=Vin±nVrefn=1、2、3...の式によって入力された入力信号Vinを出力信号Voutに変換することが望ましい。また、本発明の一態様によるパイプライン型A/D変換器用校正装置例えば図5に示した誤差計測回路104は、アナログ信号をA/D変換するA/D変換器例えば図2に示したサブA/D変換器201を含み、A/D変換後の残余出力をそれぞれ後段に出力する複数のステージ回路例えば図1に示したステージ101a~101fの少なくとも一つ例えば図1に示したステージ101aにおいて発生したデジタル変換に関する誤差を補正するパイプライン型A/D変換器用校正装置であって、前記A/D変換器が前記アナログ信号を第1デジタル信号に変換する第1モードに設定されている場合に前記第1デジタル信号を前記第1参照値と比較し、前記A/D変換器が前記アナログ信号を第2デジタル信号に変換する第2モードに設定されている場合に前記第2デジタル信号を前記第2参照値と比較する比較器例えば図5に示した比較器306、307と、前記A/D変換器が前記第1モード、前記第2モードのいずれに設定されているかを判定するモード判定回路例えば図5に示したAND回路308、309と、前記第1モード、前記第2モードの設定回数の合計が所定の回数に達した後、前記比較器の比較によって得られた前記第1デジタル信号と前記第1参照値との大小関係、及び前記第2デジタル信号と前記第2参照値との大小関係と、前記モード判定回路によって判定された前記第1モードまたは前記第2モードの別に応じて、前記第1参照値及び前記第2参照値を調整する参照値調整回路例えば図5に示したヒットアキュムレータ310と、前記参照値調整回路による調整後の前記第1参照値と前記第2参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路例えば図5に示した加算回路312、314、レジスタ313と、を含むことを特徴とする。本発明は、任意に2つの参照値を設定し、設定された参照値をステージから出力される残余出力の値及びその出力頻度確率に応じて更新することによって参照値を適正な値に調整している。このような本発明は、最初に設定された参照値を繰返し更新するため、最初に参照値が設定された記憶装置だけを使って適正な参照値を得ることができる。したがって、本発明は、従来のパイプライン型A/D変換器の校正装置が備える記憶装置の記憶領域の数を少なくし、記憶装置全体の記憶容量を低減することができる。また、本発明は、記憶装置の記憶領域や記憶容量を低減することにより、記憶されるデータ量が少なくなって、校正にかかる演算の処理時間や動作時間を短縮することができる。このため、本発明は、A/D変換のバックグラウンドでパイプライン型A/D変換器を校正することに適したパイプライン型A/D変換器を提供することができる。さらに、このようなことから、本発明は、頻繁にパイプライン型A/D変換器を校正することができるので、半導体装置の特性ばらつきによって生じる誤差ばかりでなく、環境温度等の変化によって生じる誤差を繰返し校正し、常に誤差を把握してパイプライン型A/D変換器の出力を適正に補正することができる。すなわち、本発明は、回路規模が小型であって、演算にかかる負荷が小さく、そのうえA/D変換器を高い精度で補正できるパイプライン型A/D変換器の校正装置、この校正装置を備えたA/D変換器を提供することができる。以下、本発明の一実施形態のパイプライン型A/D変換器パイプラインADCの校正装置以下、単に校正装置とも記す、パイプライン型A/D変換器について説明する。パイプラインADC図1は、本実施形態のパイプラインADCの全体を説明するための図である。図示したパイプラインADCは、複数6個のステージ101a~101fを備えている。ステージ101aには入力信号Vinが入力されていて、ステージ101b~101fには直前のステージから入力されたアナログ信号である残余出力が入力される。各ステージは残余出力をデジタル化し、デジタルされなかったアナログ信号は残余出力Aresidueとしてさらに後段のステージに出力される。このようなステージを複数段直列に接続することにより、パイプラインADCに入力されたアナログ信号を変換したデジタル信号では、より上位ビットから順にデジタル値が決定される。また、図1に示したパイプラインADCは、ステージ101b~101fから出力された各ビットのデジタル信号を結合及び調整する結合調整回路105と、結合、調整されたデジタル信号を計測された誤差を使ってさらに調整し、ステージ101aから出力された出力信号Dout1と結合する結合調整回路106と、結合、調整後のデジタル信号をさらに補正するデジタル補正回路107と、を備えている。さらに、図1に示したパイプラインADCは、ステージ101aにおいて発生するデジタル変換の誤差を計測する誤差計測回路104を備えている。結合調整回路106による調整やデジタル補正回路107による補正は、誤差計測回路104によって計測された誤差に基づいて行われる。誤差計測回路104は、本実施形態のパイプライン型A/D変換器用校正装置として機能する。A/D変換器のキャリブレーションを行う場合、ランダムジェネレータ102はシフト信号shft図中shftと記すを発生し、ステージ101aに入力する。シフト信号shftが入力されることにより、ステージ101aの電圧変換モードはモード1またはモード2にランダムに設定される。ランダムジェネレータ102がステージ101aをモード1、モード2に切り替えて設定する順番はランダムであるものの、充分な回数ステージ101aの電圧変換モードが切り替えられたとき、モード1、モード2はそれぞれ50の確率でステージ101aに設定される。本実施形態では、モード1が入力信号Vinを、入力信号Vinの値に対して一定の傾きを有する直線で表される出力信号Voutに変換するモードであり、モード2は入力信号Vinを、モード1で得られる直線を入力信号Vinの方向に1/2周期シフトさせた直線で表される出力信号に変換するモードである図8a参照。つまり、本実施形態のモード1は、アナログの入力信号Vinを式1を使ってアナログの出力信号Voutに変換し、モード2はアナログの入力信号Vinを、式2を使ってアナログの出力信号Voutに変換する。なお、式1、2中のVrefは、1セグメントの電圧の範囲であって、後述するようにサブA/D変換器の比較器に設定される参照電圧である。モード1:Vout=Vin±nVref/2n=1、3、5...式1モード2:Vout=Vin±nVrefn=1、2、3...式2ステージ101aから出力された残余出力Aresidueは、ステージ101bに入力信号Vinとして入力される。ステージ101bにおいて残余出力Aresidueがデジタル化されることにより、ステージ101bからはデジタル信号Dout2が結合調整回路105に出力される。以上の処理がステージ101fまで繰り返されることにより、結合調整回路105にはデジタル信号Dout2~Dout6が結合調整回路105に入力され、結合調整回路105において結合される。結合されたデジタル信号Dout2~Dout6は、結合調整回路106においてデジタル信号Dout1と結合され、多ビットのデジタル信号である残余出力Dresidueとなる。残余出力Dresidueは、誤差補正回路104におけるパイプラインADCの誤差の算出に利用される。ステージ回路図2は、図1に示したステージ101aの構成を説明するための回路図である。図2に示したように、ステージ101aは、入力信号Vinをデジタル変換するサブA/D変換器図中、ADCと記す201と、デジタル変換後のデジタル信号Doutを再びアナログ化するD/A変換器図中DACと記す202と、D/A変換器202から出力されたアナログ信号と、入力信号Vinの反転値とを加算してアナログ信号の残余出力Aresidueを出力する加算回路204、残余出力Dresidueを増幅して次段のステージ101bに出力する増幅器203を備えている。なお、図2に示した残余出力Aresidueは、式1、2のVoutに相当する。シフト信号shftは、サブA/D変換器201、D/A変換器202に入力される。サブA/D変換器201、D/A変換器202は、シフト信号shftによってランダムに切り替えられてモード1またはモード2に設定される。サブA/D変換器201、D/A変換器202の切り替え回数は充分な回数であって、この回数においてモード1、モード2の出現回数はほぼ50ずつになる。増幅器203からは、アナログ信号である残余出力Aresidueが次段のステージ101bに出力される。また、サブA/D変換器201からはデジタルのセグメント出力信号Doutsegが図1に示した誤差計測回路104に出力される。サブA/D変換器201によってデジタル変換されたデジタル信号Dout1は、分岐されて図1に示した結合調整回路106に出力される。なお、セグメント出力信号Doutsegとは、デジタル変換されたアナログ信号が存在する範囲セグメントを示すデジタル信号である。図3は、図2に示したサブA/D変換器201をより具体的に説明するための図である。サブA/D変換器201は、参照電圧Vrefが保持される参照電圧保持回路321、参照電圧保持回路321と接続された複数の比較器322a~322pによって構成されている。ステージ101aは、図1に示したように、アナログ入力信号Vinを3ビットのデジタル信号に変換することから、8セット、16個の比較器322a~322pを備えている。なお、比較器の数はステージにおいてアナログ信号がデジタル変換されたデジタル信号のビット数によって決定される。参照電圧保持回路321は、比較器322a~322pの各々に参照電圧Vrefを入力する。比較器322a~322pの各々に入力される参照電圧Vrefは、式1、2中の電圧Vrefを指している。比較器322a~322pのうち、比較器322a、322c、322e、322g、322i、322k、322m、322oには、モード1の参照電圧Vrefが設定され、比較器322b、322d、322f、322h、322j、322l、322n、322pには、モード2の参照電圧Vrefが設定される。比較器322a、322c、322e、322g、322i、322k、322m、322oから出力された1または0の信号は、Doutseg、Dout1としてサブA/D変換器201から出力される。比較器322b、322d、322f、322h、322j、322l、322n、322pから出力された1または0の信号は、DoutsegとしてのみサブA/D変換器201から出力される。比較器322b、322d、322f、322h、322j、322l、322n、322pから出力された信号がDoutsegとしてのみ出力される理由は、結合調整回路106は、モード2におけるDout1に、図8b、cに示した差分hを加算または減算してモード2におけるDout1が得られるからである。以上の動作により、サブA/D変換器201のデジタル変換モードがモード1、モード2との間で切り替わる。複数の比較器322によって入力信号Vinは多ビット図1中のステージ回路101a~101fに記したビット数のデジタル信号Dout、Doutsegに変換される。図2に示したように、出力信号DoutはD/A変換器202及び図1に示した結合調整回路106に出力される。また、セグメント出力信号Doutsegは、図1に示した誤差計測回路104に入力される。パイプラインADCの校正装置図4は、図1に示した誤差計測回路104を説明するための図である。誤差計測回路104は、誤差計測の対象となるセグメントを選択するセグメント選択回路412、セグメント選択回路412と接続され、入力された残余出力Dresidueを使ってセグメントごとの誤差を推定する複数の誤差推定回路411、複数の誤差推定回路411によって推定された誤差corr0~corrFをDoutseg、シフト信号shftに応じて選択し、補正値corrを出力する誤差選択回路413を備えている。セグメント選択回路413には、図1に示したランダムジェネレータ102から出力されるシフト信号shftが入力される。セグメント選択回路412は、サブA/D変換器201においてモード1が選択されたことを示すモード1選択信号、モード2が選択されたことを示すモード2選択信号を生成する。そして、複数のセグメントの各々に対応する誤差推定回路411を選択し、選択された誤差推定回路411にモード1選択信号、モード2選択信号を出力する。誤差選択回路411は、モード1選択信号、モード2選択信号にしたがってデジタル変換モードを判定する。そして、デジタル変換のモードに応じて入力された残余出力Dresidueをカウントする。図5は、図4に示した誤差推定回路411を説明するための図である。なお、複数の誤差推定回路は、いずれも同様の構成を有している。誤差推定回路411には、図4に示したモード1選択信号、モード2選択信号と、残余出力Dresidueとが入力される。図5では、サブA/D変換器201がモード1、モード2のいずれに設定されているかモード1選択信号、モード2選択信号によって誤差推定回路411が判別するこができる。また、誤差推定回路411は、モード1において出力されるデジタル信号の参照値mを設定するレジスタ304、モード2において出力されるデジタル信号の参照値nを設定するレジスタ305、サブA/D変換器201がモード1に設定されている場合、デジタル信号を参照値mと比較し、サブA/D変換器201がモード2に設定されている場合、デジタル信号を参照値nと比較する比較器306、307と、比較器306、307の比較によって得られたデジタル信号と参照値mとの大小関係、デジタル信号と参照値nとの大小関係、サブA/D変換器201のデジタル変換モードの種別モード1またはモード2に応じ、参照値m及び参照値nを調整するヒットアキュムレータ310、モード1、モード2の設定回数の合計が所定の回数に達した後、ヒットアキュムレータ310による調整後の参照値mと参照値nとの差分hを、この差分hの仮想的な値から減算して誤差を算出する加算回路314と、を含んでいる。なお、図中に示したレジスタ313には、差分の仮想的な値hidealが保存されている。また、誤差推定回路411は、モード1、モード2が設定された合計の回数をカウントするOR回路301、カウンタ302、合計の回数が予め定められた最大回数に達したか否かを判断する判断回路303を備えている。判断回路303において合計の回数と比較される最大回数は、誤差推定回路411によって算出される補正値を統計的に信頼するのに充分な回数である。誤差推定回路411は、さらに、ヒットアキュムレータ310から出力される参照値m、参照値nを平均化するローパスフィルタ311を備えている。また、誤差推定回路411では、モード1選択信号と比較器306から出力された信号とがAND回路308に入力され、モード2選択信号と比較器307から出力された信号とがAND回路309に入力される。AND回路308からはサブA/D変換器201がモード1に設定され、比較器306から1が出力されたときに1の信号が出力される。また、AND回路309からはサブA/D変換器201がモード2に設定され、比較器306から1が出力されたときに1の信号が出力される。また、本実施形態では、参照値m、nがヒットアキュムレータ310、ローパスフィルタ311によって調整、平均化された後、レジスタ304または305に書き戻される。レジスタ304、305に書き戻された参照値m、nはそれぞれ加算回路312に出力され、加算回路312においてその差分が算出される。算出された差分は加算回路314に出力され、加算回路314において予め設定されている参照値m、nの差分hidealと減算される。減算の結果が誤差corrとして図1に示したデジタル補正回路107に出力される。参照値の調整図6は、図5に示したヒットアキュムレータ310による参照値の調整の処理を具体的に説明するための図である。図6aはレジスタ304、305に設定される参照値m、nを説明するための図であって、図6bは参照値m、nの調整を説明するための図である。図6a、bは、いずれも縦軸に残余出力Dresidueを示し、横軸に該当エリアの該当モードにおいてY軸で示した残余出力Dresidueの値より小さい値が出力される確率を示している。縦軸に示した残余出力Dresidueのうち、参照値mはモード1において出力される残余出力Dresidueであって、参照値nはモード2において参照値mに対応する入力信号Vinに対応して出力される。参照値m、参照値nは、いずれも調整前は任意の値に設定してよいが、おおよその予測される値に設定することによってより短時間のうちに適正な値に調整することができる。なお、参照値m、参照値nの適正な値とは、値が等しい残余出力Dresidueがそれぞれ等しい確率50ずつで出力される値をいう。図6a、bに示した例では、参照値mが50の確率で出力される値として固定され、参照値nが50以上の確率例えば60で出力されている。このような場合、本実施形態では、図6bに示したように、参照値nが50の確率で出力されるDoutsegに一致する値に調整される。このような調整は、パイプラインADCが動作している間バックグラウンドとして継続して行われ、調整の途中では参照値nが出力確率が50になる残余出力Dresidueから外れる場合もある。しかし、パイプラインADCの動作を継続するにつれて、参照値nはそれぞれ出力確率が50のDoutsegに収束されていく。本実施形態では、充分収束した確定した参照値m、参照値nの差分を、図8に示した差分hとする。図7は、以上説明した参照値m、参照値nの調整方法を説明するためのフローチャートである。図示するように、誤差推定回路411は、図1に示したサブA/D変換器201から残余出力Dresidueを入力するステップS501。続いて、入力された残余出力Dresidueが属するセグメント入力電圧の範囲を選択するステップS502。セグメントが選択されるとステップS502:Yes、カウンタ302では1がカウントアップされるステップS503。なお、セグメントが選択されなかった場合ステップS502:No、次の残余出力Dresidueが入力されるまで待機する。次に、誤差推定回路411では、シフト信号shft及び比較器306、307の出力信号がAND回路308、309に入力される。本実施形態では、比較器306の比較の結果参照値mが残余出力Dresidue以上である場合に1が、それ以外では0が出力される。また、比較器307の比較の結果参照値nが残余出力Dresidue以上である場合に1が、それ以外では0が出力される。また、本実施形態では、サブA/D変換器201がモード1に設定される場合に1のシフト信号shftがAND回路308に入力され、サブA/D変換器201がモード2に設定される場合に1のシフト信号shftがAND回路309に入力されるものとする。このようにすれば、モード1が設定されている場合にAND回路308から1がヒットアキュムレータ310に入力され、モード2が設定されている場合にAND回路309から1がヒットアキュムレータ310に入力される。このため、ヒットアキュムレータ310では、現在サブA/D変換器201がモード1またはモード2のどちらに設定されているかを判定することができるステップS504。サブA/D変換器201においてモード1が設定されている場合ステップS504:Yes、ヒットアキュムレータ310では、AND回路308、309から出力される信号により、現在の参照値mと残余出力Dresidueとが比較され、参照値mが残余出力Dresidue以上であるか否か判断されるステップS505、ステップS507。参照値mが残余出力Dresidue以上であればステップS507:Yes、ヒットアキュムレータ310では、アキュムレータ値が1単位増加されるステップS509。なお、アキュムレータ値とは、ヒットアキュムレータ310において参照値mと残余出力Dresidueとの大小関係に応じて増減されるカウント値である。また、アキュムレータの単位とは、図6に示したように残余出力Dresidueの値を示す電圧の単位であれば、例えばV、mmV、pV等のどのような値であってもよい。ステップS507において参照値mが残余出力Dresidue以上でないと判断された場合ステップS507:No、誤差推定回路411には、新たに残余出力Dresidueが入力されて処理される。一方、ステップS504において、サブA/D変換器201がモード1に設定されていない場合ステップS504:No、ヒットアキュムレータ310では、AND回路308、309から出力される信号により、現在の参照値nと残余出力Dresidueとが比較され、参照値nが残余出力Dresidue以上であるか否か判断されるステップS506、ステップS508。参照値nが残余出力Dresidue以上であればステップS508:Yes、ヒットアキュムレータ310では、アキュムレータ値が1単位減少されるステップS510。また、本実施形態では、判断回路303によってカウンタ302のカウント数が最大回数に達したか否かが判断されているステップS511。ステップS511において、カウンタ302のカウント数が最大回数に達したと判断された場合ステップS511:Yes、増加、または減少されたアキュムレータ値がローパスフィルタ311に入力され、平均化されるステップS512。平均化されたアキュムレータ値がレジスタ305に出力され、レジスタ305に記憶されている参照値nと加算されることによって参照値nが更新されるステップS513。以上のように、本実施形態が算出すべき差分hは参照値m、参照値nの差分で決まるため、参照値m、参照値nそのものは問題にならない。このため、本実施形態は、上記したように、参照値mが残余出力Dresidueより大きい場合、参照値nが残余出力Dresidueより大きい場合のいずれにおいてもアキュムレータ値を増加または減少させることにより、参照値m、参照値nの両方を残余出力Dresidueとの大小関係にしたがって増加、または減少させた場合と同じ結果を、より簡易に得ることができる。さらに、本実施形態では、以上の処理によって測定された差分h図中、hmeansと記すを仮想的な差分h図中、hidealと記すから差し引いてデジタル変換の誤差が算出されステップS515、処理が終了する。また、次のセグメントの参照値の調整に備え、カウンタ302のカウント値がリセットされステップS514、次のセグメントに属する入力信号Vinに対応する残余出力Dresidueが入力される。一方、ステップS511においてカウンタ302のカウント数が最大回数に達していないと判断された場合ステップS511:No、サブA/D変換器201から新たな残余出力Dresidueが入力される。以上説明した本実施形態によれば、任意に設定された参照値nを残余出力Dresidueの出現頻度に応じて調整することから、残余出力Dresidueを記憶しておくためのメモリ容量を従来技術よりも少なくすることができる。このため、本実施形態は、従来よりも回路規模が小型で安価なパイプラインADC及びこのパイプラインADCの校正装置を提供することができる。つまり、図9に示したように、従来技術では、サブA/D変換器から出力されるデジタル信号の出力回数を、デジタル信号の値ごとにカウントしていた。このため、従来技術では、キャリブレーションに多数の記憶装置が必要であった。このような従来技術に対し、以上説明した本実施形態は、基本的に参照値m、参照値nが記憶される2つのメモリがあれば実現できるため、従来技術に比べて記憶装置の数や総合的な容量を低減することが明らかである。また、以上説明した本実施形態は、演算に使用されるデータ量が少なくなることから、演算にかかる負荷を軽減するとともに演算速度を短縮することができる。さらに、本実施形態は、モード1の残余出力Dresidueとモード2の残余出力Dresidueとの差分hを簡易に検出することができるので、パイプラインADCの特性や動作環境に即した差分hをバックグラウンドで算出することに適している。また、本実施形態は、以上説明した構成に限定されるものではない。例えば、本実施形態ではパイプラインADCのうちのステージ101aにおいて発生する誤差を算出している。このような本実施形態では、他のステージの残余出力と残余出力Dresidueとの関係がステージ101aの入力信号Vinと残余出力Dresidueとの関係と同様であれば、ステージ101において算出された誤差corrを使って他のステージの誤差を補正することができる。ただし、本実施形態は、他のステージにおいても同様に残余出力Dresidueの出力確率を使ってステージごとの誤差を算出するようにしてもよい。他のステージに本実施形態を適用する場合には、入力信号Vinに代えて前段のステージから出力される残余出力が使用される。また、本実施形態のパイプラインADCの校正装置は、その具体的な回路構成が図5に示した回路に限定されるものではなく、残余出力Dresidueの出力確率を使って参照値mまたはnを調整するものであれば、どのように構成されたものであってもよい。さらに、本実施形態では、参照値mを固定して参照値nを増減しているが、本実施形態はこのような構成に限定されるものではなく、参照値nを固定して参照値mを増減するものであってもよい。