"半導体チップと、前記半導体チップを封止する樹脂封止体と、前記半導体チップと電気的に接続された複数の第1外部接続用端子とをそれぞれ有する複数の半導体装置と、主面と、前記主面に形成された複数の電極パッドと、前記主面とは反対側に位置する裏面と、前記裏面に形成された複数の第2外部接続用端子とを有し、前記複数の半導体装置のそれぞれの前記複数の第1外部接続用端子が前記複数の電極パッドとそれぞれ電気的に接続するように、前記主面に前記複数の半導体装置が実装された配線基板と、前記複数の半導体装置を封止するように、前記配線基板の前記主面に形成されたカバー部材と、を含み、前記複数の第1外部接続用端子は、前記樹脂封止体の側面から突出していることを特徴とする電子装置。請求項1に記載の電子装置において、前記複数の第1外部接続用端子は、前記樹脂封止体の内部に位置するインナー部と前記樹脂封止体の側面から突出するアウター部とを有し、前記インナー部と前記アウター部とは一体に形成されていることを特徴とする電子装置。請求項1に記載の電子装置において、前記カバー部材に識別ラベルが貼り付けられていることを特徴とする電子装置。請求項1に記載の電子装置において、前記第2外部接続用端子は、導電膜から成る複数の電極パッドであることを特徴とする電子装置。請求項1に記載の電子装置において、前記カバー部材は、前記複数の半導体装置を封止する第2樹脂封止体であることを特徴とする電子装置。請求項1に記載の電子装置において、前記複数の半導体装置は、前記配線基板の主面に平面的に配置された複数の第1半導体装置と、前記複数の第1半導体装置に対応して前記複数の第1半導体装置上に配置された複数の第2半導体装置とを含むことを特徴とする電子装置。請求項1に記載の電子装置において、前記半導体チップは、NOR型、AND型、NAND型、ASIC、又は電子情報の電気的な書き換えが可能なEEPROMの何れかであることを特徴とする電子装置。請求項5に記載の電子装置において、前記第2樹脂封止体は、前記半導体装置の実装後の高さよりも厚い第1部分と、前記第1部分に連なり、前記第1部分よりも厚さが厚い第2部分とを有することを特徴とする電子装置。請求項8に記載の電子装置において、前記第2部分は、前記第1部分よりも面積が小さいことを特徴とする電子装置。請求項8に記載の電子装置において、前記第2樹脂封止体は、平面が方形状で形成され、前記第2部分は、前記第2樹脂封止体の一辺に沿って形成されていることを特徴とする電子装置。請求項1に記載の電子装置において、前記配線基板の主面には、受動部品が実装されており、前記複数の半導体装置は、前記受動部品と前記配線基板の周辺との間に配置されていることを特徴とする電子装置。請求項11に記載の電子装置において、前記受動部品は、前記配線基板の主面の中央部に配置されていることを特徴とする電子装置。請求項4に記載の電子装置において、前記配線基板の前記裏面の平面は、方形状から成り、前記複数の電極パッドは、前記配線基板の前記裏面の各辺に沿って配置され、前記複数の電極パッドのうち、前記配線基板の角部を挟んで隣り合う2つの電極パッドは、基準電位に電位固定される電極パッドであることを特徴とする電子装置。ところで、遊技機の1つであるパチンコ台においても電子化が進んでおり、画像や音声などが情報処理システムによって制御されている。パチンコ台での情報処理システムにおいても画像や音声の高性能化や多機能化に伴って大容量の記憶回路が要求されており、多数の半導体記憶装置が組み込まれている。半導体記憶装置としては、例えば、フラッシュメモリとも呼称され、電子情報の電気的な書き換えが可能なEEPROMElectricallyErasableProgrammableReadOnlyMemoryが使用されている。また、半導体記憶装置としては、例えば、小型化及び薄型化に好適なTSOPThinSmallOutlinePackage型の半導体記憶装置が使用されている。パチンコ台では、画像や音声の電子情報を記憶するため、例えば512Mbitの半導体記憶装置が8個使用されている。この8個の半導体記憶装置は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、ソケットを介して実装基板に着脱可能な状態で実装されている。しかしながら、ソケットによる半導体記憶装置の実装においては、8個の半導体記憶装置に対して、夫々対応するソケットが8個並んでいるため、本来対応するソケットに半導体記憶装置を装着しなければならないところを誤って別の半導体記憶装置を装着してしまうといった誤装着が起き易い。また、8個の半導体記憶装置を夫々対応する8個のソケットに1個ずつ装着するため、装着工程も半導体記憶装置の数だけ必要となり、手間である。今後、更なる大容量化が進めば、装着するメモリの数もより増えるため、より手間となる。また、パチンコ台の実装ボード上において、8個分のソケット領域が必要となり、実装ボードの小型化が困難である。パチンコ台においては、不正を抑制するため、保安電子通信技術協会保通協から、半導体記憶装置の内容が識別できるように、全ての半導体記憶装置に識別ラベルを貼り付けることが義務付けられている。このため、半導体記憶装置毎に識別ラベルを1つ1つ手作業で貼り付ける必要があり、面倒で手間が掛かかる。TSOP型半導体記憶装置は、半導体チップの電極パッドと電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成形したパッケージ構造になっているため、ソケットに対する着脱によってリードが変形し易く、ソケットとの接触不良が起こり易い。そこで、本発明者は、複数の半導体記憶装置をモジュール化することに着目し、本発明をなした。本発明の第1の目的は、半導体記憶装置のソケットへの誤装着を軽減すると共に、ソケットへの装着回数の軽減が可能な技術を提供することにある。本発明の第2の目的は、実装ボードの小型化が可能な技術を提供することにある。本発明の第3の目的は、識別ラベルの貼り付けに起因する労力を軽減することが可能な技術を提供することにある。本発明の第4の目的は、前記第1の目的を達成すると共に、ソケットとの接続信頼性が高いモジュールを提供することにある。本発明の第5の目的は、不正に対する信頼性が高いモジュールを提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。前記第1の目的は、配線基板の主面に複数の半導体記憶装置を実装してモジュール化することによって達成される。前記第2の目的は、配線基板の主面に平面的に複数の第1の半導体装置を配置し、前記複数の第1の半導体装置に対応して前記複数の第1の半導体装置上に複数の第2の半導体装置を配置することによって達成される。前記第3の目的は、前記複数の半導体記憶装置をカバー部材で覆うことによって達成される。前記第4の目的は、前記配線基板の主面と反対側の裏面に外部接続用端子として複数の電極パッドを配置したLGALandGridArray型パッケージ構造にすることによって達成される。前記第5の目的は、前記カバー部材として、前記複数の半導体記憶装置を樹脂封止する樹脂封止体とすることによって達成される。前記半導体記憶装置は、記憶回路を搭載した半導体チップが樹脂封止体によって樹脂封止され、前記樹脂封止体から前記半導体チップと電気的に接続された複数のリードが突出するパッケージ構造になっている。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明によれば、半導体記憶装置のソケットへの誤装着を軽減することができる共に、ソケットへの装着回数を軽減することができる。本発明によれば、実装ボードの小型化を実現することができる。本発明によれば、識別ラベルの貼り付けに起因する労力を軽減することができる。本発明によれば、ソケットとの接続信頼性が高いモジュールを提供することができる。本発明によれば、不正に対する信頼性が高いモジュールを提供することができる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図1乃至図23は、本発明の一実施例であるメモリモジュール電子装置に係る図であり、図1は、メモリモジュールの外観構造を示す図aは模式的平面図,bは模式的側面図、図2は、図1のメモリモジュールの内部構造を示す図aは樹脂封止体を省略した模式的平面図,bはaのa’-a’線に沿う模式的断面図、図3は、図1のメモリモジュールの模式的底面図、図4は、図2bを拡大した模式的断面図、図5は、図4の一部を拡大した模式的断面図、図6は、図5を簡略化して示す展開図、図7は、図6の半導体記憶装置の外観構造を示す図aは下段の半導体記憶装置の模式的平面図,bは上段の半導体記憶装置の模式的平面図、図8は、図6とは異なる第1の断面を簡略化して示す展開図、図9は、図6とは異なる第2の断面を簡略化して示す展開図、図10は、図5の配線基板の主面に配置された電極パッドの配置パターンを示す模式的平面図、図11乃至図14は、図5の配線基板において、第1層目~第4層目の配線パターンを示す模式的平面図、図15は、メモリモジュールの製造に使用されるマルチ配線基板の概略構成を示す模式的平面図、図16は、メモリモジュールの製造工程を示すフローチャート、図17は、メモリモジュールの製造において、マルチ配線基板に半導体記憶装置を実装した状態を示す模式的平面図、図18は、メモリモジュールの製造において、成型金型にマルチ配線基板を型締めした状態を示す模式的透視平面図、図19は、図18のb’-b’線に沿う模式的断面図、図20は、図18の封止用キャビティの詳細を示す模式的透視平面図、図21は、メモリモジュールの製造において、成型金型の封止用キャビティに樹脂を注入して樹脂封止体を形成した状態を示す模式的透視平面図、図22は、図21のc’-c’線に沿う模式的断面図、図23は、メモリモジュールの製造において、マルチ配線基板及び樹脂封止体を小片化した状態を示す模式的平面図、図24は、メモリモジュールをソケットに装着した状態を示す模式的断面図、図25は、ソケットのコンタクトピンの接触動作を説明するための模式図である。また、図26は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図であり、図27は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。図2a,b及び図3に示すように、本実施例のメモリモジュール電子装置1は、配線基板2の主面2xに複数の半導体記憶装置半導体装置10が実装され、配線基板2の主面2xと反対側の裏面2yに外部接続用端子として複数の電極パッド26例えば120個及び4つ電極パッド26sが配置されたLGA型パッケージ構造になっている。更に、本実施例のメモリモジュール1は、複数の半導体記憶装置10を覆うカバー部材として、複数の半導体記憶装置10を樹脂封止して覆う樹脂封止体3を有するパッケージ構造になっている。複数の半導体記憶装置10は、図2a,b及び図4に示すように、配線基板2の主面2xに二段重ねで実装されており、配線基板2の主面2xに平面的に配置された複数の半導体記憶装置10aと、この複数の半導体記憶装置10aに対応して各々の半導体記憶装置10a上に配置された複数の半導体記憶装置10bとを含んでいる。本実施例では、例えば、下段に4個の半導体記憶装置10a、上段に4個の半導体記憶装置10b、合計8個の半導体記憶装置10が実装されている。下段の半導体記憶装置10a及び上段の半導体記憶装置10bは、図5及び図6に示すように、リード16の高さ長さが異なっているが、基本的に同一のパッケージ構造になっている。本実施例の半導体記憶装置10a及び10bは、薄型化及び小型化に好適な例えばTSOP型パッケージ構造になっている。半導体記憶装置10a及び10bは、図6及び図7に示すように、2つの半導体チップ12,1311、ダイパッド15、複数のリード第1の外部接続用端子16からなる第1のリード群、複数のリード第1の外部接続用端子16からなる第2のリード群、及び複数のボンディングワイヤ17等を樹脂封止体18によって樹脂封止したパッケージ構造になっている。本実施例の全ての半導体記憶装置における樹脂封止体18の平面形状は、例えば2つの対向する短辺と、短辺の延在する方向と交差する方向に延在し、短辺よりも長い2つの対向する長辺から成る、所謂、長方形で構成されている。半導体チップ12及び13は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば長方形になっている。半導体チップ12及び13は、これに限定されないが、主に、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上に設けられた薄膜積層体、この薄膜積層体を覆うようにして設けられた表面保護膜等を有する構成になっている。前記薄膜積層体は、絶縁層、配線層の夫々を複数段積み重ねた多層構造になっている。前記半導体基板は、例えば単結晶シリコンで形成されている。前記薄膜積層体の絶縁層は、例えば酸化シリコン膜等の絶縁膜で形成されている。前記薄膜積層体の配線層は、例えばアルミニウムAl、又はアルミニウム合金、又は銅Cu、又は銅合金等の金属膜で形成されている。前記表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。半導体チップ12及び13は、互いに反対側に位置する主面回路形成面,素子形成面及び裏面を有し、半導体チップ12及び13の各々の主面には、記憶回路として、例えばフラッシュメモリと呼称される256メガビットMbitのEEPROMElectricallyErasableProgrammableReadOnlyMemoryが形成搭載されている。この記憶回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び薄膜積層体の配線層に形成された配線によって構築されている。即ち、本実施例のメモリモジュール1は、4ギガビットGbitの大容量256Mbit×2×8になっている。半導体チップ12及び13の各々の主面には、複数の電極パッドボンディングパッド14が形成されている。この複数の電極パッド14は、例えば半導体チップ1112,13の互いに反対側に位置する2つの長辺側に各々の長辺に沿って配置されている。また、複数の電極パッド14は、薄膜積層体の最上層の配線層に形成され、複数の電極パッド14に対応して表面保護膜に形成されたボンディング開口から露出している。半導体チップ12及び13は、回路パターンがミラー反転になっているが、基本的に外形寸法及び記憶容量が同一になっている。半導体チップ12は、その裏面がダイパッド15の主面に接着材を介在して接着固定されている。半導体チップ13は、その裏面がダイパッド15の主面と反対側の裏面に接着材を介在して接着固定されている。樹脂封止体18は、図7a,bに示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例では長方形になっている。樹脂封止体18は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー例えばシリカ等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体18の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。樹脂封止体18の互いに反対側に位置する2つの長辺のうち、一方の長辺側にはこの一方の長辺に沿って第1のリード群の複数のリード16が配置され、他方の長辺側にはこの他方の長辺に沿って第2のリード群の複数のリード16が配置されている。第1及び第2のリード群の各々のリード16は、図6に示すように、樹脂封止体18の内部に位置するインナー部と、このインナー部と一体に形成され、かつ樹脂封止体18の側面から突出露出するアウター部とを有する構成になっており、樹脂封止体18の内外に亘って延在している。リード16のアウター部は、所定のリード形状例えばガルウィング形状に折り曲げ成形されており、下段の半導体記憶装置10aよりも上段の半導体記憶装置10bの方が高く長くなっている。第1のリード群において、複数のリード16の各々のインナー部は、半導体チップ12の一方の長辺に沿って配置された複数の電極パッド14と複数のボンディングワイヤ17によって夫々電気的に接続され、更に半導体チップ13の一方の長辺に沿って配置された複数の電極パッド14と複数のボンディングワイヤ17によって夫々電気的に接続されている。第2のリード群において、複数のリード16の各々のインナー部は、半導体チップ12の他方の長辺に沿って配置された複数の電極パッド14と複数のボンディングワイヤ17によって夫々電気的に接続され、更に半導体チップ13の他方の長辺に沿って配置された複数の電極パッド14と複数のボンディングワイヤ17によって夫々電気的に接続されている。なお、複数のリード16には、図8に示すように、半導体チップ12の電極パッド14のみボンディングワイヤ17を介して電気的に接続されたリード下段の半導体記憶装置10aでは符号a1,上段の半導体記憶装置10bでは符号b1と、図9に示すように、半導体チップ13の電極パッド14のみボンディングワイヤ17を介して電気的に接続されたリード下段の半導体記憶装置10aでは符号a2,上段の半導体記憶装置10bでは符号b2とが含まれている。この2本のリードa1及びa2,b1及びb2は、2つの半導体チップ12,13の中から1つの半導体チップを選択するためのセレクト信号が印加されるチップ選択用リードである。上段の半導体記憶装置10bの2本のチップ選択用リードb1,b2は、下段の半導体記憶装置10aの2本のチップ選択用リードa1,a2と夫々平面的に重なる位置に配置されている。図2aに示すように、配線基板2は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば26mm×26mmの正方形になっている。図10に示すように、配線基板2の主面2xには、半導体記憶装置10を搭載するための製品搭載領域デバイス搭載領域33が4つ設けられており、各製品搭載領域33の中には、一方向に沿って一列で配置された複数の電極パッド25からなる第1及び第2のパッド群が設けられている。この第1及び第2のパッド群は、電極パッド25の配列方向と平面的に直行する方向に離間して配置されている。第1及び第2のパッド群のうち、第1のパッド群には、4つのチップ選択用電極パッド25a1,25b1,25a2,25b2が含まれている。チップ選択用電極パッド25a1及び25b1は、電極パッド25の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド25a2及び25b2は、電極パッド25の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド25a1及び25a2は、チップ選択用電極パッド25b1及び25b2よりも内側に配置されている。図8に示すように、チップ選択用電極パッド25a1には、下段の半導体記憶装置10aのチップ選択用リードa1、チップ選択用電極パッド25b1には、上段の半導体記憶装置10bのチップ選択用リードb1が、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。図9に示すように、チップ選択用電極パッド25a2には、下段の半導体記憶装置10aのチップ選択用リードa2、チップ選択用電極パッド25b2には、上段の半導体記憶装置10bのチップ選択用リードb2が、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。図6に示すように、第1及び第2のパッド群の複数の電極パッド25には、下段及び上段の半導体記憶装置10a,10bの第1及び第2のリード群の複数のリード25チップ選択用リードを除くが、例えば半田材を介在して夫々電気的にかつ機械的に接続されている。図2aに示すように、配線基板2の主面2xには、面実装型受動部品として例えば複数のコンデンサ5が実装されている。この複数のコンデンサ5は、配線基板2の主面2xにおいて、2つの対角線が交わる中央部分に配置されており、配線基板2の主面2xに設けられた複数の受動部品用電極パッドに例えば半田材を介して夫々電気的にかつ機械的に接続されている。図10に示すように、4つの製品搭載領域33は、配線基板2の主面2xの中央部分と配線基板2の外周囲の辺との間、換言すれば、配線基板2の主面2xの中央部分を囲むようにして配置されている。4つの製品搭載領域33のうち、第1の製品搭載領域33aの第1及び第2のパッド群は、配線基板2の第1の辺2aの延在方向に沿って延在し、第2の製品搭載領域33bの第1及び第2のパッド群は、配線基板2の第2の辺2bの延在方向に沿って延在し、第3の製品搭載領域33cの第1及び第2のパッド群は、配線基板2の第3の辺2cの延在方向に沿って延在し、第4の製品搭載領域33dの第1及び第2のパッド群は、配線基板2の第4の辺2dの延在方向に沿って延在している。即ち、4つの製品搭載領域33は、配線基板2の外周囲に沿って隣り合う2つの製品搭載領域33において、各々の第1及び第2のパッド群の方向が90度異なる状態で配線基板2の主面2xの中央部分を囲むようにして配置されている。図3に示すように、配線基板2の裏面2yに配置された複数の電極パッド26は、厚さ方向と交差する平面形状が長方形になっている。複数の電極パッド26は、各々の長辺が配線基板2の外周囲の辺から遠ざかる方向に沿うようにして配線基板2の各辺に沿って配置されている。配線基板2の裏面に配置された4つの電極パッド26sは、配線基板2の4つの角部2sに夫々配置され、角部2sの2辺に沿う夫々の辺の長さが電極パッド26の幅短辺よりも広い平面形状になっている。配線基板2は、これに限定されないが、例えば、図5に示すように、主に、基材コア材20と、基材20の主面を覆うようにして設けられた保護膜27aと、基材20の主面と反対側の裏面を覆うようにして設けられた保護膜27bとを有する構成になっている。基材20は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板を多段に複数枚積み重ね、主面及び裏面表裏面、並びに内部に配線層を有する多層配線構造になっており、本実施例では例えば4層配線構造になっている。保護膜27a及び27bは、主に、基材20の表裏面の配線層に形成された配線を保護する目的で設けられている。保護膜27a及び27bとしては、例えば絶縁膜の樹脂膜ソルダーレジスト膜が用いられている。複数の電極パッド25及び複数のチップ選択用電極パッド25a1,25b1,25a2,25b2は、配線基板2の主面2xから数えて第1の配線層に形成されており、各々の電極パッドに対応して保護膜27aに形成された開口から露出されている。複数の電極パッド26及び4つの電極パッド26sは、配線基板2の主面2xから数えて第4層目の配線層に形成されており、各々の電極パッドに対応して保護膜27bに形成された開口から露出されている。配線基板2において、第1の配線層には、図11に示す配線パターン21が形成され、第2の層目の配線層には、図12に示す配線パターン22が形成され、第3層目の配線層には、図13に示す配線パターン23が形成され、第4層目の配線層には、図14に示す配線パターン24が形成されている。各配線層は、例えばCu、若しくはCu合金等の金属膜導電膜で形成されている。8個の半導体記憶装置10、複数のコンデンサ5等は、図2a,bに示すように、配線基板2の主面2x上に形成された樹脂封止体3によって樹脂封止されている。樹脂封止体3は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー例えばシリカ等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体3は、図1a,bに示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば配線基板2と同一の平面サイズ26mm×26mmになっている。樹脂封止体3の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。ここで、メモリモジュール1の製造においては、スクライブラインによって区画された複数の製品形成領域デバイス形成領域,製品取得領域を有するマルチ配線基板多数個取り配線基板を使用し、各製品形成領域に実装された半導体記憶装置を各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に実装された半導体記憶装置を1つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法を採用することができる。本実施例では、小型化に有効な一括方式のトランスファモールディング法を採用している。一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本実施例の樹脂封止体3及び配線基板2は、平面サイズがほぼ同一になっている。樹脂封止体3は、図4に示すように、2段重ねで実装された2つの半導体記憶装置10の実装高さ配線基板2の主面から上段の半導体記憶装置10bの樹脂封止体上面までの高さh1よりも厚さ配線基板2の主面2xから上面までの厚さt1が厚い第1の部分3aと、この第1の部分3aに連なり、かつ第1の部分3aよりも厚さ配線基板2の主面2xから上面までの厚さt2が厚い第2の部分3bとを有する構成になっている。第2の部分3bは、第1の部分3aよりも平面積が小さくなっており、配線基板2の一辺に沿って形成されている。即ち、本実施例の樹脂封止体3は、その上面に配線基板2の一辺に沿って延在する段差が設けられた外観構造になっている。本実施例において、第1の部分3aの厚さは、例えば2.5mm程度、第2の部分3bの厚さは、例えば4.0mm程度になっている。また、第1部分3aの平面積は、例えば26mm×21mm程度、第2の部分3bの平面積は、例えば26mm×4mm程度になっている。図1a,bに示すように、樹脂封止体3の第1の部分3aの上面3xには、識別ラベル4が貼り付けられている。識別ラベル4には、機種名とメモリの内容記憶されているデータが記載されている。また、樹脂封止体3の上面3xには、製品名がレーザによりマーキングされている。図2aに示すように、上段の4つの半導体記憶装置10b及び下段の4つの半導体記憶装置10aは、配線基板2の主面2xの中央部分複数のコンデンサ5と配線基板2の外周囲の辺との間、換言すれば、配線基板2の主面2xの中央部分複数のコンデンサ5を囲むようにして配置されている。上段の4つの半導体記憶装置10b及び下段の4つの半導体記憶装置10aのうち、図10に示す製品搭載領域33aに実装された上段及び下段の半導体記憶装置10a,10bは、各々の樹脂封止体18の長辺が配線基板2の第1の辺2aの延在方向に沿うようにして配置され、図10に示す製品搭載領域33bに実装された上段及び下段の半導体記憶装置10a,10bは、各々の樹脂封止体18の長辺が配線基板2の第2の辺2bの延在方向に沿うようにして配置され、図10に示す製品搭載領域33cに実装された上段及び下段の半導体記憶装置10a,10bは、各々の樹脂封止体18の長辺が配線基板2の第3の辺2cの延在方向に沿うようにして配置され、図10に示す製品搭載領域33dに実装された上段及び下段の半導体記憶装置10a,10bは、各々の樹脂封止体18の長辺が配線基板2の第4の辺2dの延在方向に沿うようにして配置されている。即ち、下段及び上段のそれぞれ4つの半導体記憶装置10a,10bは、配線基板2の外周囲に沿って隣り合う2つの半導体記憶装置10a,10bにおいて、各々の樹脂封止体18の向きが90度異なる状態、換言すれば各々のリード16の先端が向かい合わない状態で配線基板2の主面2xの中央部分を囲むようにして配置されている。更に換言すると、樹脂封止体18の短辺は、配線基板2の外周囲に沿って隣り合う樹脂封止体18の長辺と向かい合う状態で配線基板2の主面2xの中央部を囲むように配置されている。次に、メモリモジュール1の製造に使用されるマルチ配線基板について、図15を用いて説明する。図15に示すように、マルチ配線基板30は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば長方形になっている。マルチ配線基板30の主面には、モールド領域樹脂封止領域31が設けられ、このモールド領域31の中には平面的に配置された複数の製品形成領域32が設けられ、この各々の製品形成領域32の中には4つの製品搭載領域33が設けられている。メモリモジュール1の製造において、各製品形成領域32の各々の製品搭載領域33には2段重ねで半導体記憶装置10a及び10bが実装され、モールド領域31には、各製品形成領域32の各々の製品搭載領域33に対応して2段重ねで実装された複数の半導体記憶装置10a,10bを一括して樹脂封止する樹脂封止体一括用樹脂封止体が形成される。各製品形成領域32は、スクライブライン分離領域によって区画され、基本的に図10乃至図14に示す配線基板2と同様の構造及び平面形状になっている。配線基板2は、マルチ配線基板30の複数の製品形成領域32を個々に小片化することによって形成される。本実施例において、マルチ配線基板30は、これに限定されないが、例えばX方向に2個、Y方向に2個の行列配置で配置された合計4個の製品形成領域32を有する構成になっている。次に、メモリモジュール1の製造工程中のモールディング工程樹脂封止工程で使用される成形金型の構成について、図18乃至図20を用いて説明する。なお、成形金型の構成は、成形金型の上型と下型との間にマルチ配線基板を位置決めして型締めした状態で説明する。図18及び図19に示すように、成形金型40は、上下方向に重ね合う上型41及び下型42を有し、更に、ポット、カル部46、ランナ樹脂流通路45、樹脂注入ゲート44、及び封止用キャビティ樹脂封止体形成部43等を有する構成になっている。マルチ配線基板30は、上型41の挟持面合わせ面41aと下型42の挟持面合わせ面42aとの間に配置され、上型41と下型42とを型締めした時の型締め力によって挟持固定される。カル部46、ランナ45、樹脂注入ゲート44、及び封止用キャビティ43は、これに限定されないが、例えば上型41側に設けられ、上型41の挟持面41aよりも深さ方向に窪む凹部で構成されている。ポットは、これに限定されないが、例えば下型42側に設けられ、カル部46と平面的に重なる位置に配置されている。封止用キャビティ43は、マルチ配線基板30の4つの製品形成領域32を覆うようにしてマルチ配線基板30の主面上に位置し、マルチ配線基板30の4つの製品形成領域32を一括して覆う大きさ平面サイズで形成されている。封止用キャビティ43の平面形状は、マルチ配線基板30の平面形状に対応して長方形になっている。ランナ45は、複数設けられている。複数のランナ45は、マルチ配線基板30の一辺に沿って配置されている。複数のランナ45は、マルチ配線基板30の一辺を横切り、マルチ配線基板30の内外に亘って延在している。複数のランナ45の各々の一端側は封止用キャビティ43に連結され、各々の他端側は複数のランナ45に対応して設けられた複数のカル部46に夫々連結されている。樹脂注入ゲート45は、ランナ45と封止用キャビティ43との連結部に設けられており、ランナ45と同数設けられている。ランナ45は、ポットから封止用キャビティ43に樹脂を流すための樹脂流路であり、樹脂注入ゲート44は、封止用キャビティ43に注入される樹脂の入り口であって流量を制御するためのものである。封止用キャビティ43は、図19に示すように、2段重ねで実装された2つの半導体記憶装置10の実装高さh1図4参照よりも高さマルチ配線基板30の主面からの深さ43ahが高い第1の部分43aと、この第1の部分43aに連なり、かつ第1の部分43aよりも高さマルチ配線基板30の主面からの深さ43bhが高い第2の部分43bとを有する構成h1<43ah<43bhになっている。図20に示すように、第2の部分43bは、ランナ45から封止用キャビティ43に注入される樹脂の注入方向48a、並びに複数のランナ45から封止用キャビティ43に注入された樹脂が封止用キャビティ43の一辺側からその反対側の他辺側に向かって流れる樹脂流動方向48bに対して平面的に交差する方向に沿って延在している。本実施例において、第2の部分43bは、マルチ配線基板30の一辺ランナ45が横切る辺に沿って配置された2つの製品形成領域32に対して1つ、マルチ配線基板30の一辺と反対側の他辺に沿って配置された2つの製品形成領域32に対して1つ、合計2つ設けられている。第2の部分43bは、第1の部分43aよりも平面積が小さくなっている。次に、メモリモジュール1の製造について、図16乃至図23を用いて説明する。まず、図5に示す半導体記憶装置10a及び10bを準備する。半導体記憶装置10a及び10bは、主に、図16に示すダイボンディング工程101~外観検査工程105を含む製造プロセスによって形成される。ダイボンディング工程101では、リードフレームのダイパッド15の主面及び裏面に夫々半導体チップ12及び13を接着固定する。ワイヤボンディング工程102では、半導体チップ12及び13の複数の電極パッド14とリードフレームの複数のリード16とを複数のボンディングワイヤ17で夫々電気的に接続する。樹脂封止工程103では、半導体チップ12及び13、複数のリード16の各々のインナー部、並びに複数のボンディングワイヤ17等を樹脂封止して樹脂封止体18を形成する。特性検査工程104では、半導体記憶装置10a及び10bの動作テストを行い、グレードの選別や不良の選別を行う。外観検査工程105では、樹脂封止体18のバリやキズ等の外観検査、及び樹脂封止体18から突出するリード16のリード曲がりや平坦度を検査し、不良の選別を行う。次に、図17に示すように、マルチ配線基板30の各製品形成領域32の各々の製品搭載領域33に2段重ねで半導体記憶装置10a及び10bを実装すると共に、各製品形成領域32の中央部分に複数のコンデンサ5を実装する図16の実装工程201。半導体記憶装置10a及び10b、並びにコンデンサ5の実装は、例えば製品搭載領域33の電極パッド25及びチップ選択用電極パッド、並びに受動部品用電極パッドにスクリーン印刷法で半田ペース材を供給し、その後、電極パッド25及びチップ選択用電極パッド上に半導体記憶装置10a及び10bの各々のリード16が位置するように、製品搭載領域33上に2段重ねで半導体記憶装置10a及び10bを配置すると共に、受動部品用電極パッド上にコンデンサ5を配置し、その後、半田材を溶融することによって行われる。次に、図18及び図19に示すように、成形金型40の上型41と下型42との間にマルチ配線基板30を位置決めして型締めする図16の樹脂封止工程202。次に、図18及び図19に示すようにマルチ配線基板30を型締めした状態で、ポットからカル部46、ランナ45及び樹脂注入ゲート44を通して封止用キャビティ43の内部に流動性の樹脂熱硬化性樹脂を加圧注入し、その後、樹脂を硬化させて図21及び図22に示すように樹脂封止体47を形成する図16の樹脂封止工程202。次に、樹脂封止体47の硬化を安定させるキュア工程を施した後、成形金型40を型開きして、成形金型40からマルチ配線基板30を取り出す。次に、マルチ配線基板30の各製品形成領域32に対応して樹脂封止体47の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する図16のマーキング工程203。次に、図23に示すように、樹脂封止体47及びマルチ配線基板30を各製品形成領域32に対応して複数の小片個片に分割する図16の個片化工程204。この分割は、例えば、図23に示すように、マルチ配線基板30の各製品形成領域32を区画するダイシングラインに沿ってマルチ配線基板30及び樹脂封止体47をダイシングブレードでダイシングすることによって行われる。この工程により、図1に示すような外観構造のメモリモジュール1がほぼ完成する。次に、メモリモジュール1の動作テストを行い、グレードの選別や不良の選別を行う図16の特性検査工程205。次に、樹脂封止体3のバリやキズ等の外観検査を行って不良の選別を行う図16の外観検査工程206。この後、メモリモジュール1の樹脂封止体3の上面に識別ラベル4を貼り付ける図16の識別ラベル貼り付け工程207ことにより、図1に示すメモリモジュール1が完成する。メモリモジュール1は、遊技機の1つである例えばパチンコ台に組み込まれて使用される。メモリモジュール1は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、図24に示すように、ソケット51を介して実装基板50に着脱可能な状態で実装される。ソケット51は、メモリモジュール1を収納する収納部が設けられたベース部材52と、ベース部材52の収納部に装着されたメモリモジュール1を覆う蓋部材53とを有する構成になっている。ベース部材52の収納部には、メモリモジュール1の複数の外部接続用端子電極パッド26,26sに対応して図25に示すコンタクトピン54が複数配置されている。コンタクトピン54は、ベース部材52内を上下に真っ直ぐ貫通するピン本体54aと、このピン本体54aに連なり、かつ側方に略Uの字状に突出して屈曲した撓み代部分54bと、この撓み代部分54bの中間部から上方に突出する接続部分54cとを有する構造になっている。コンタクトピン54は、例えばリン青銅等のバネ鋼によって形成されている。ソケット51は、ベース部材52の収納部に装着されたメモリモジュール1を蓋部材53で下方に向かって押圧することにより、メモリモジュール1の裏面に配置された複数の外部接続用端子26,26sに複数のコンタクトピン54の接続部54cが接触し、電気的な導通がなされる構造になっている。コンタクトピン54の接続部54cは、図25に示すように、メモリモジュール1の外周囲から内側に向かってメモリモジュール1の裏面の外部接続用端子26,26sを擦りながら外部接続用端子26,26sに接続される。このようにコンタクトピン54の接続部54cが外側から内側に向かって移動する構造を内ワイピング構造と呼んでいる。ところで、パチンコ台では、画像や音声の電子情報を記憶するため、例えば512Mbitの半導体記憶装置が8個使用されている。この8個の半導体記憶装置は、パチンコ台の機能変更に伴う電子情報の書き換えを容易にするため、ソケットを介して実装基板に着脱可能な状態で実装されている。しかしながら、ソケットによる半導体記憶装置の実装においては、8個の半導体記憶装置に対して、夫々対応するソケットが8個並んでいるため、本来対応するソケットに半導体記憶装置を装着しなければならないところを誤って別の半導体記憶装置を装着してしまうといった誤装着が起き易い。これに対して、本実施例のメモリモジュール1は、図2に示すように、配線基板2の主面2xに8個の半導体記憶装置10を実装してモジュール化しているため、ソケット51にメモリモジュール1を装着することによって8個の半導体記憶装置10がソケットに装着されることになる。従って、1つのソケットに1つの半導体記憶装置を装着する場合と比較して、半導体記憶装置10のソケットへの誤装着を軽減することができる。また、8個の半導体記憶装置10を夫々対応する8個のソケットに1個ずつ装着する必要がないため、半導体記憶装置10のソケットへの装着回数を軽減することができる。また、実装基板上において、8個分のソケットを揃える必要がないため、実装基板50の小型化を図ることができる。パチンコ台においては、1つのソケットに1つの半導体記憶装置を装着する場合、不正を抑制するため、保安電子通信技術協会保通協から、半導体記憶装置の内容が識別できるように、全ての半導体記憶装置に識別ラベルを貼り付けることが義務付けられている。このため、半導体記憶装置毎に識別ラベルを1つ1つ手作業で貼り付ける必要があり、面倒で手間が掛かかる。これに対して、本実施例のメモリモジュール1は、図2に示すように、配線基板2の主面2xに8個の半導体記憶装置10を実装し、更に8個の半導体記憶装置10を樹脂封止体3によって樹脂封止しているため、メモリモジュール1の樹脂封止体3に識別ラベル4を貼り付けることによって8個の半導体記憶装置10に貼り付ける識別ラベルを省略することができる。従って、8個の半導体記憶装置10の全てに識別ラベルを貼り付ける場合と比較して、識別ラベルの貼り付けに起因する労力を軽減することができる。TSOP型半導体記憶装置は、半導体チップの電極パッドと電気的に接続されたリードを樹脂封止体の側面から突出させて所定の形状に折り曲げ成形したパッケージ構造になっているため、ソケットに対する着脱によってリードが変形し易く、ソケットとの接触不良が起こり易い。これに対して、本実施例のメモリモジュール1は、図3に示すように、配線基板2の裏面に外部接続用端子として複数の電極パッド26を配置したLGA型パッケージ構造になっているため、TSOP型半導体装置のようにソケットに対する着脱によってリードが変形するといった不具合の発生がない。したがって、ソケット51との接続信頼性が高いメモリモジュール1を提供できる。本実施例のメモリモジュール1は、図2に示すように、配線基板2の主面2xに実装された8個の半導体記憶装置10を樹脂封止体3によって樹脂封止している。このように8個の半導体記憶装置10を樹脂封止体3によって樹脂封止することにより、8個の半導体記憶装置を金属ケース等のカバー部材で単純に覆う場合と比較して、樹脂封止体3は容易に除去できないため、不正に対する信頼性が高いメモリモジュール1を提供できる。TSOP型半導体記憶装置においても、樹脂封止体の上面に方向を示すインデックスが設けられているが、TSOP型半導体装置は、リード配列の方向に沿う中心線に対して左右対称となっているため、逆向きにしてもソケットへの装着が可能であり、誤って向きを反対にしてソケットへ装着してしまうといった誤装着が懸念される。これに対し、本実施例のメモリモジュール1の樹脂封止体3は、図4に示すように、2段重ねで実装された2つの半導体記憶装置10の実装高さ配線基板2の主面から上段の半導体記憶装置10bの樹脂封止体上面までの高さh1よりも厚さ配線基板2の主面2xから上面までの厚さt1が厚い第1の部分3aと、この第1の部分3aに連なり、かつ第1の部分3aよりも厚さ配線基板2の主面2xから上面までの厚さt2が厚い第2の部分3bとを有する構成になっており、その上面に配線基板2の一辺に沿って延在する段差が設けられた外観構造になっている。この段差に対応してソケット51の蓋部材53に段差を設けて置くことにより、向きを間違えた場合にメモリモジュール1のソケット51への装着が出来なくなる。従って、メモリモジュール1のソケットへの方向性に対する誤装着を抑制することができる。本実施例のメモリモジュール1は、配線基板2の主面2xに平面的に配置された4つの半導体記憶装置10aと、この4つの半導体記憶装置10aに対応して各々の半導体記憶装置10a上に配置された4つの半導体記憶装置10bとを1つの樹脂封止体3によって樹脂封止しているため、2段重ねで実装された2つの半導体記憶装置10の実装高さh1よりも樹脂封止体3の厚さを薄くして樹脂封止体3の上面に段差を形成することが困難である。従って、本実施例のように、2段重ねで実装された2つの半導体記憶装置10の実装高さh1よりも厚さt1が厚い第1の部分3aと、この第1の部分3aに連なり、かつ第1の部分3aよりも厚さ配線基板2の主面2xから上面までの厚さt2が厚い第2の部分3bとを有する構成にし、上面に配線基板2の一辺に沿って延在する段差が設けられた樹脂封止体3とすることが望ましい。本実施例のように樹脂封止体3の厚さを部分的に厚くして樹脂封止体3の上面に段差を設ける場合は、樹脂の量が増加するため、配線基板2と樹脂封止体3との線膨張係数差に起因する応力の影響で配線基板2に反りが発生し易くなる。従って、本実施例のように、樹脂封止体3の第2の部分3bは第1の部分3aよりも平面積を小さくすることが望ましい。本実施例のメモリモジュール1において、図2に示すように、下段及び上段のそれぞれ4つの半導体記憶装置10a,10bは、配線基板2の外周囲に沿って隣り合う2つの半導体記憶装置10a,10bにおいて、各々の樹脂封止体18の向きが90度異なる状態、換言すれば各々のリード16の先端が向かい合わない状態で配線基板2の主面2xの中央部分を囲むようにして配置されている。このような構成にすることにより、隣り合う半導体装置の各々のリードの先端が向かい合うように向きを揃えて配置した場合と比較して、配線基板2と樹脂封止体3との線膨張係数に起因する応力を分散することができるため、配線基板2の反りを抑制することができる。この結果、メモリモジュール1の裏面に配置された複数の外部接続用端子の平坦度を確保でき、メモリモジュール1の外部接続用端子とソケット51のリードピンとの接触不良を抑制できるため、ソケット51との接続信頼性が高いメモリモジュール1を提供できる。ソケット51において、コンタクトピン54の接続部54cは、図25に示すように、メモリモジュール1をソケットに装着する時、メモリモジュール1の外周囲から内側に向かってメモリモジュール1の裏面の外部接続用端子26,26sを擦りながら外部接続用端子26,26sに接続される。この内ワイピング構造の場合、配線基板2の裏面の角部2sを挟んで隣り合う2つの電極パッドと対応する2つのコンタクトピンの夫々の接続部が近接するため、両者が短絡するといった不具合が懸念される。そこで、配線基板2の角部2sを挟んで隣り合う2つの電極パッドを、基準電位に電位固定される電極パッドとすることにより、この2つの電極パッドに対応する2つのコンタクトピンの接続部が接触しても、電気的な不具合は発生しない。本実施例では、図3に示すように、配線基板2の裏面において、角部2sの2辺に沿う夫々の辺の長さが電極パッド26の幅短辺よりも広い平面形状の電極パッド26sを4つの角部2sに夫々配置している。このような構成にすることにより、この電極パッド26sに接続される2つのコンタクトピンの各々の接続部が近接して接触しても、電気的な不具合は発生しないため、メモリモジュール1のソケットに対する接続信頼性を高めることができる。一括モールディング方式では、封止用キャビティの厚さ高さに対する平面積の比が非常に大きくなるため、熱硬化性樹脂の硬化が始まって流動性が低下するまでの限られた時間の中で、迅速にかつ均一に熱硬化性樹脂を充填する必要がある。迅速にかつ均一に熱硬化性樹脂を充填するたには、樹脂注入ゲートからその反対側に向かって封止用キャビティの中を流れる熱硬化性樹脂の平面方向の流速差をなるべく小さくする必要がある。熱硬化性樹脂は、封止用キャビティの厚さが厚い所では速く、キャビティの厚さが薄い所では遅く流れる。本実施例において、封止用キャビティ43は、図19に示すように、2段重ねで実装された2つの半導体記憶装置10の実装高さh1図4参照よりも高さマルチ配線基板30の主面からの深さ43ahが高い第1の部分43aと、この第1の部分43aに連なり、かつ第1の部分43aよりも高さマルチ配線基板30の主面からの深さ43bhが高い第2の部分43bとを有し、第2の部分43bは、図20に示すように、ランナ45から樹脂注入ゲート44を通して封止用キャビティ43に注入される樹脂の注入方向48a、並びに樹脂注入ゲート44側からその反対側に向かって封止用キャビティ43の中を流れる樹脂の流れ方向48bに対して交差する方向に沿って延在しているため、第2の部分43bを樹脂の注入方向48a並びに樹脂の流れ方向48bに沿う方向に延在させた場合と比べて、樹脂注入ゲート44からその反対側に向かって封止用キャビティ43の中を流れる熱硬化性樹脂の平面方向の流速差を小さくすることができる。従って、本実施例のように封止用キャビティ43を構成することにより、迅速にかつ均一に熱硬化性樹脂を充填することができるため、ボイドの発生を抑制でき、メモリモジュール1の製造歩留まり向上を図ることができる。図10に示すように、チップ選択用電極パッド25a1及び25b1、並びにチップ選択用電極パッド25a2及び25b2は、電極パッド25の配列方向に対して平面的に直行する方向に沿って互いに離間して直列に配置され、電気的に分離されている。チップ選択用電極パッド25a1及び25a2は、チップ選択用電極パッド25b1及び25b2よりも内側に配置されている。図11に示すように、チップ選択用電極パッド25a1には、配線21aが連なり、チップ選択用電極パッド25b1には、配線21bが連なっている。配線21aは、チップ選択用電極パッド25a1から電極パッド群の内側に引き出され、配線21bは、チップ選択用電極パッド25b1から電極パッド群の外側に引き出されている。例えば、隣り合う製品搭載領域33を各々の電極パッド群が向かい合うように配置した場合、隣り合う製品搭載領域33の間に配線21bを引き回すための領域が必要であるが、本実施例の4つの製品搭載領域33は、配線基板2の外周囲に沿って隣り合う2つの製品搭載領域33において、各々の第1及び第2のパッド群の方向が90度異なる状態で配線基板2の主面2xの中央部分を囲むようにして配置されているため、隣り合う製品搭載領域33の間に配線21bを引き回すための領域が不要である。従って、本実施例においては、メモリモジュール1の小型化を図ることができる。図26は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。本変形例は、図26に示すように、配線基板2の角部2sを挟んで隣り合う2つの電極パッド26mを、基準電位に電位固定される電極パッドとした例である。このような構成にすることにより、この2つの電極パッドに対応する2つのコンタクトピンの接続部が接触しても、電気的な不具合は発生しない。ところで、モジュールにおいては、配線基板の主面に直に複数の半導体チップを実装し、この複数の半導体チップを樹脂封止体によって樹脂封止したものが知られている。このモジュールにおいては、樹脂封止する前に半導体チップに不良が見つかった場合、不良の半導体チップのみ交換することが困難である。これに対し、本実施例のメモリモジュール1では、半導体チップをパッケージングした半導体記憶装置を配線基板に実装しているため、樹脂封止する前に半導体記憶装置に不良が見つかった場合に、不良の半導体記憶装置のみを容易に交換することができるため、メモリモジュール1の製造歩留まり向上を図ることができる。なお、前述の実施例では、複数の半導体記憶装置10を覆うカバー部材として樹脂封止体3を用いた例について説明したが、不正に対する信頼性を考慮しなければ、単純なカバー部材で複数の半導体記憶装置10を覆うようにしてもよい。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、本実施例では、半導体記憶装置10がTSOP型パッケージ構造である場合について説明したが、複数のリード第1の外部接続用端子16が実装面樹脂封止体18の下面側に突出露出するQFN型パッケージ構造、BGA型パッケージ構造、又はLGA型パッケージ構造であっても良い。これにより、図27に示すように、複数のリード第1の外部接続用端子16が樹脂封止体18の側面から突出していないので、TSOP型パッケージ構造により製造した半導体記憶装置10を配線基板2の主面上に実装した場合に比べ、更なる半導体記憶装置55の小型化が可能である。しかしながら、上記したようにQFN型パッケージ構造、BGA型パッケージ構造、およびLGA型パッケージ構造は、複数のリード第1の外部接続用端子16が実装面側に露出しているため、本実施例のように半導体記憶装置の上に、更に半導体記憶装置10を積層することが困難である。これにより、TSOP型パッケージ構造により半導体記憶装置10を製造する場合よりも、メモリモジュール1の得られる総容量は低くなる。また、例えば、本実施例では、半導体チップ12及び13の各々の主面には、記憶回路としてEEPROMが形成されていることについて説明したが、NOR型、AND型、NAND型でもよい。但し、AND型、NAND型については、NOR型とは異なり、その特性に微小の欠損部分が生じる。そのため欠損した部分を補うために、メモリの処理動作をサポートするためのASIC制御用ICが必要となる。それ故に、AND型、又はNAND型の記憶回路が形成されている半導体チップを使用する場合は、その主面にASICを有する半導体チップもメモリモジュール1内に混載される。これにより、EEPROM、又はNOR型の記憶回路を有する半導体チップで構成されたメモリモジュール1よりも高速処理が可能なメモリモジュールを構成することが可能である。"