基準信号とフィードバック信号との位相差に応じて第1、第2のパルス信号を出力する位相比較器と、第1の制御信号に応じて、前記第1、第2のパルス信号のパルス幅をそれぞれ調整した第3、第4のパルス信号を生成するパルス幅調整回路と、前記第3、第4のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第1の制御信号を生成する制御回路と、を有するPLL回路。前記制御回路は、前記第1、第2のパルス信号が同位相で前記位相比較器から出力される場合に、前記チャージポンプからの吐き出し電流と引き込み電流のタイミングが一致する前記第3、第4のパルス信号をパルス幅調整回路が生成するよう前記第1の制御信号を出力する請求項1に記載のPLL回路。前記検出回路は、前記ループフィルタの出力電圧を積分する積分回路と、前記積分回路の積分した電圧値をデジタルコードに変換し、前記検出結果として出力するアナログデジタルコンバータと、を有し、前記アナログデジタルコンバータは、前記チャージポンプの出力初期値のコモンモードから所定の期間経過後の前記積分回路の積分した電圧値をデジタルコードに変換する請求項1に記載のPLL回路。前記チャージポンプの出力に接続されるバイアス回路を更に有し、前記バイアス回路は、前記チャージポンプの出力初期値のコモンモードのとき、所定の電圧を供給する請求項3に記載のPLL回路。前記所定の電圧は、実質的に電源電圧の1/2である請求項4に記載のPLL回路。従来技術は、寄生素子のアンバランスや素子ばらつきによる駆動能力の差異による過渡的な電流ミスマッチが生じ、その電流ミスマッチが原因で発生するリファレンススプリアスがPLLの特性劣化に繋がるという問題がある。以下に、その一例を説明する。例えば、図26aに示すような、位相差のないUP、DN信号がPFD2から出力されるとする。ここで、アナログスイッチのみによるオーバーシュート電流の改善を行った場合、図26bに示すように、リセットパルス入力時にPMOSトランジスタ9とNMOSトランジスタ13、PMOSトランジスタ8bとNMOSトランジスタ8dの駆動能力の違いやトランスファーゲート8aとPMOSトランジスタ9間の寄生容量とトランスファーゲート8cとNMOSトランジスタ13間の寄生容量の差異、またPMOSトランジスタ9とNMOSトランジスタ13のばらつきにより、UPまたはDN信号の切り替え時に過渡的な電流ミスマッチが生じる。その結果、図26cに示すような吐き出し電流と引き込み電流の電流和が過渡的に0に収束していない状態が発生する。それがチャージポンプ回路4の電流ミスマッチとなり、PLLの特性劣化に繋がるリファレンススプリアスとなる。このリファレンススプリアスは、具体的には、受信系において妨害波として見えるため、最低入力受信感度の劣化を起こし、送信系では、リファレンススプリアスが不要輻射となり、無線通信の規格を満たせなくなる場合がある。本発明は、基準信号とフィードバック信号との位相差に応じて第1、第2のパルス信号を出力する位相周波数比較器と、第1の制御信号に応じて、前記第1、第2のパルス信号のパルス幅をそれぞれ調整した第3、第4のパルス信号を生成するパルス幅調整回路と、前記第3、第4のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第1の制御信号を生成する制御回路と、を有するPLL回路である。本発明は、チャージポンプの出力電流のミスマッチが発生した場合、検出回路がそれを検出し、その検出結果に応じて制御回路から第1の制御信号がパルス幅調整回路に出力される。この第1の制御信号に応じてパルス幅調整回路が、第1、第2のパルス信号のパルス幅を調整した第3、第4のパルス信号を生成し、チャージポンプがその第3、第4のパルス信号に応じた出力電流を出力する。この結果、チャージポンプの出力電流のミスマッチの発生を抑制することができる。本発明は、PLLのチャージポンプの出力電流ミスマッチが抑制され、リファレンススプリアスの低減が可能となる。発明の実施の形態以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかるPLL回路100の構成を示す。但し、PLL回路100のPLLシステムのうち一部のみを示す。PLL回路100は、位相周波数比較器以下、PFDという102、パルス幅調整回路103と、チャージポンプ回路以下、CPという101と、バイアス回路104と、ループフィルタ以降、LPFと称す105と、検出回路106と、制御回路107と、インバータIV108、IV109とを有する。なお、図1には図示していないが、LPF105を経て出力されるチャージポンプ回路101の出力CPoutは、図20と同様、VCOに入力され、そのVCO出力が分周器に入力される。そして、分周器からの出力周波数がFsigとするが、PFD102に再び入力され、PLLシステムを構成するものとする。PFD102は、入力信号の基準周波数Frefと、上述した分周器からの分周器出力の比較周波数Fsigとの位相差を検出し、その位相差に応じたUP1またはDN1信号を出力する。なお、この位相差が0となる場合、同位相のUP1信号、DN1信号がPFD102から出力される。このときのパルスをリセットパルスと称す。パルス幅調整回路103は、PFD102からのUP1信号及びDN1信号を入力し、後述するパルス調整を行って、UP2信号及びDN2信号として出力する。インバータIV108、IV109は、それぞれUP2信号及びDN2信号を入力し、反転したUPB2信号及びDNB2信号として出力する。CP101は、UP2信号及びDN2信号、及び、UPB2信号及びDNB2信号を入力し、これらに応じて吐き出し電流と引き込み電流を制御し、CPoutとして出力する。以後、便宜上、この出力端子もCPoutと称す。CP101は、PMOSトランジスタ7、9とで構成された第1のカレントミラー回路と、NMOSトランジスタ12、13とで構成された第2のカレントミラー回路と、定電流源10、11と、アナログスイッチ回路部8とから構成されている。アナログスイッチ回路部8は、CMOSトランジスタからなるトランスファーゲート8a、8cと、PMOSトランジスタ8bと、NMOSトランジスタ8dとを有する。CP101は、図21のCP4と同様の構成、及び、同様の動作を行うためここでの説明は省略する。但し、CP4は、UP、DN、UPB、DNB信号を入力しているが、CP101は、UP、DN、UPB、DNB信号の替わりにUP2、DN2、UPB2、DNB2信号を入力する。また、PMOSトランジスタ9、NMOSトランジスタ13の共通ノードが上記CPoutとなる。バイアス回路104は、スイッチ104aと、定電圧源104bとを有する。スイッチ104aは、CPoutと定電圧源104bとの間に接続される。定電圧源104bは、所定の電圧、例えば、電源電圧以下、VDDというの1/2を、スイッチ104aがオン状態のときCPoutに供給する。スイッチ104aのオン、オフは、制御回路107からの制御信号174に応じて制御される。LPF105は、CPoutに接続される。LPF105は、図21のLPF5と同様の構成、及び、同様の動作を行うためここでの説明は省略する。検出回路106は、入力したCPoutに応じて、検出出力信号171を出力する。図2に、検出回路106の構成を示す。図2に示すように、バッファ以下、BUFという201と、積分回路202と、アナログ-デジタルコンバータ以下、ADCという203、バイアス回路204と、リセット用スイッチ205とを有する。BUF201は、CP101の出力CPoutを入力信号211として入力する。BUF201は、入力信号211をバッファリングし、出力信号212を積分回路202に出力する。積分回路202は、BUF201の出力信号212を積算し、その算出した結果を積分結果信号213としてADC203に出力する。ADC203は、積分結果信号213をデジタル信号コードに変換して、検出出力信号171として出力する。なお、ADC203は、アナログ-デジタル変換動作のためにコモンコード比較コードを設定する必要があるため、コモンコード決定用にバイアス信号215をADC203に入力する。また、制御回路107からリセット信号172が入力されると、リセット用スイッチ205をオン状態とし、積分回路202の入力信号BUF201出力信号212をバイアス信号215と同電位にし、検出回路106のリセット動作を行う。検出回路106の動作例を図3に示す。まず、検出回路106にCPoutが入力され、CP101の電流ミスマッチとLPF105の電流電圧変換により生じた電圧変動がBUF201を介して、積分回路202に入力される。積分回路202の出力はCP101の電流ミスマッチに応じた値が出力されるため、CP101の電流ミスマッチが大きいほど、初期ノードのCPoutとの差異が大きくなる。なお、積分回路202の出力は時間の経過と共に増大されるため、ある検出時間、例えば図3の時刻t1を設定し、その時点での積分回路202の出力をADC203でデジタル信号コードに変換する。制御回路107は、検出出力信号171に応じて、制御信号173をパルス幅調整回路103に出力する。この制御信号173により、パルス幅調整回路103は、UP2信号及びDN2信号の遅延量の設定および立ち上がり、立ち下がりの調整の設定を行う。また、検出回路106のリセット動作を行う場合には、リセット信号172を検出回路106に出力する。更に、制御信号174をバイアス回路104のスイッチ104aに出力し、スイッチ104aのオン、オフを制御する。図4に、パルス幅調整回路103の構成を示す。図4に示すように、パルス幅調整回路103は、遅延回路301、302と、AND回路303、304と、OR回路305、306と、セレクタ307、308とを有する。なお、パルス幅調整回路103は、UP1信号入力側103a、DN1信号入力側103bの2つを有するが、図4には、UP1信号入力側の回路を示す。DN1信号入力側103bの構成も、UP1信号入力側103aと同様であるため、ここでは説明は省略する。なお、遅延回路301と、AND回路303と、OR回路305と、セレクタ307とを1段目を構成し、遅延回路302と、AND回路304と、OR回路306と、セレクタ308とを2段目を構成する。遅延回路301は、1段目で入力したUP1信号である信号321に遅延量Td1を与え、信号322として出力する。そして、AND回路303は、遅延のない信号321を一方の端子に、上記遅延を有する信号322を他方の端子に入力する。OR回路305も、信号321を一方の端子に、信号322を他方の端子に入力する。セレクタ307は、選択制御信号341に応じて、AND回路303もしくはOR回路305の出力を選択する。セレクタ307で選択された信号は、1段目の出力信号323としてセレクタ307から出力される。遅延回路302は、セレクタ307から出力された信号323に遅延量Td2を与え、信号324として出力する。そして、AND回路304は、遅延のない信号323を一方の端子に、上記遅延を有する信号324を他方の端子に入力する。OR回路305も、信号323を一方の端子に、信号324を他方の端子に入力する。セレクタ308は、選択制御信号342に応じて、AND回路304もしくはOR回路306の出力を選択する。セレクタ308で選択された信号は、2段目からの出力信号パルス幅調整回路103の出力信号UP2信号としてセレクタ308から出力される。遅延回路301、302は、それぞれ遅延調整信号343、344に応じて信号に付加する遅延量を調整することができる。例えば、CP101の吐き出し電流と引き込み電流のタイミングが一致している場合は、制御回路107から出力される制御信号173内の遅延調整信号343、344に応じて遅延回路301、302をスルーモード、つまり、遅延量Td1、Td2を0とする。一方、CP101の吐き出し電流と引き込み電流のタイミングが一致しない場合は、遅延調整信号343、344に応じて遅延時間Td1とTd2を可変させて、各段のAND回路またはOR回路に入力する。その結果として、パルス幅調整回路103が出力するUP2信号及びDN2信号の立ち上がり、立ち下がりのタイミング及びパルス幅が調整される。なお、パルス幅調整回路103は図4の回路構成に限定されるものではなく、パルスの立ち上がりと立ち下がりのタイミングを調整できれば他の回路構成を有していてもよい。図5に、図4のパルス幅調整回路103の動作タイミングチャートの一例を示す。なお、遅延調整信号343により遅延回路301で設定する遅延時間をTd1、遅延調整信号344により遅延回路302で設定する遅延時間をTd2とする。また、以下の例では、UP1信号が入力される場合を想定しているが、DN1信号であっても同様の調整が可能である。まず、1段目においてセレクタ307がOR回路305の出力を選択した場合を考える。この場合、OR回路305には、UP1信号信号321と、UP1信号が期間Td1だけ遅延した信号322とが入力される。OR回路305は、UP1信号もしくは信号322のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、OR回路305からは、UP1信号と比較して立ち下がりがTd1遅延した信号が出力される。このOR回路305の出力が信号323として2段目に入力される。そして、2段目において、OR回路306には、信号323と、信号323が期間Td2だけ遅延した信号324とが入力される。OR回路306は、信号323もしくは信号324のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、OR回路306からは、UP1信号と比較して立ち下がりがTd1Td2遅延した信号が出力される。そして、セレクタ308で、OR回路306の出力を選択した場合は、この信号がUP2信号としてパルス幅調整回路103から出力される。また、2段目において、AND回路304にも、信号323と、信号323が期間Td2だけ遅延した信号324とが入力される。AND回路304は、信号323及び信号324の両方がハイレベルの場合、ハイレベルを出力する。このため、AND回路304からは、UP1信号と比較して立ち上がりがTd2遅延し、立ち下がりがTd1遅延した信号が出力される。そして、セレクタ308で、AND回路304の出力を選択した場合は、この信号がUP2信号としてパルス幅調整回路103から出力される。一方、1段目においてセレクタ307がAND回路303の出力を選択した場合を考える。この場合、AND回路303には、UP1信号信号321と、UP1信号が期間Td1だけ遅延した信号322とが入力される。AND回路303は、UP1信号及び信号322の両方がハイレベルの場合、ハイレベルを出力する。このため、AND回路303からは、UP1信号と比較して立ち上がりがTd1遅延した信号が出力される。このAND回路303の出力が信号323として2段目に入力される。そして、2段目において、OR回路306には、信号323と、信号323が期間Td2だけ遅延した信号324とが入力される。OR回路306は、信号323もしくは信号324のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、OR回路306からは、UP1信号と比較して立ち上がりがTd1遅延し、立ち下がりがTd2遅延した信号が出力される。そして、セレクタ308で、OR回路306の出力を選択した場合は、この信号がUP2信号としてパルス幅調整回路103から出力される。また、2段目において、AND回路304にも、信号323と、信号323が期間Td2だけ遅延した信号324とが入力される。AND回路304は、信号323及び信号324の両方がハイレベルの場合、ハイレベルを出力する。このため、AND回路304からは、UP1信号と比較して立ち上がりがTd1Td2遅延した信号が出力される。セレクタ308で、AND回路304の出力を選択した場合は、この信号がUP2信号としてパルス幅調整回路103から出力される。図6に、以上のような1、2段目の論理回路OR、ANDの組み合わせにより、Up1に対するパルス幅調整回路103から出力されるUP2信号の立ち上がり遅延、立ち下がり遅延の関係をまとめた表を示す。図6に示すように、1段目にOR回路305、2段目にOR回路306を選択した場合、UP2信号はUP1信号と比較して、立ち上がり遅延が0、立ち下がり遅延がTd1Td2となる。また、1段目にOR回路305、2段目にAND回路304を選択した場合、UP2信号はUP1信号と比較して、立ち上がり遅延がTd2、立ち下がり遅延がTd1となる。また、1段目にAND回路303、2段目にOR回路306を選択した場合、UP2信号はUP1信号と比較して、立ち上がり遅延がTd1、立ち下がり遅延がTd2となる。また、1段目にAND回路303、2段目にAND回路304を選択した場合、UP2信号はUP1信号と比較して、立ち上がり遅延がTd1Td2、立ち下がり遅延が0となる。パルス幅調整回路103から上述したように調整されたUP2信号、DN2信号が出力され、CP101が、上記UP2信号、DN2信号及び反転信号であるUPB2信号、DNB2信号を入力し、それらに応じて後段に接続されるLPF105から引き込み電流、もしくは、吐き出し電流を発生させる。検出回路106は、これらの電流のミスマッチを検出し、その検出結果を制御回路107に検出出力信号171として出力し、制御回路107は、それに応じて制御信号173をパルス幅調整回路103に出力する。例えば、CP101の吐き出し電流と引き込み電流のタイミングが一致している場合ミスマッチなしでは、遅延時間Td1、Td2が0となるため、UP2信号、DN2信号は、UP1信号、DN1信号と同じものとなる。以下に、PLL回路100が行うパルス幅調整の動作の説明を行う。図7に、このパルス幅調整の動作フローチャートを示す。図7に示すように、パルス幅調整のキャリブレーションとして、パルス幅調整準備とパルス幅調整実行の2段階の動作を行う。パルス幅調整準備段階として、まず、CPoutに接続されたバイアス回路104を、制御信号174によりオンさせ、CPoutをVDD/2とするステップS1。次に、検出回路106のADC203でコモンコードをVDD/2に相当するコードに設定し、基準コードとするステップS2。更に、UP1、DN1信号が同位相で出力リセットパルス出力されるように、PFD102にはFrefとFsigがほぼ一致するように信号を入力するステップS3。具体的にはPLL回路100の外部回路を構成し、FrefとFsigに同一周波数、同位相の信号が入るようにしておくことが考えられる。次に、パルス幅調整実行段階として、まず、制御回路107で、パルス幅調整回路103で設定される遅延時間を可変させる。パルス幅調整回路103の遅延回路301、302の遅延時間調整は各回路で遅延時間を可変させて調整を行う。この時、検出回路106は遅延時間を可変するたびに検出回路106をリセットするため、制御回路107からリセット信号172を取り込むステップS4。次に、CPoutから出力された電流ミスマッチ量をLPF104で電圧に変換し、検出回路106のADC203でコード変換を行うステップS5。そして、検出されたコードとコモンコードを比較するステップS6。ここで、ステップS4、S5の更に詳しいフローを図8に示す。図8に示すように、ステップS4において、パルス調整を開始ステップS41すると、まず、パルス幅調整回路103の1段目の論理をAND回路303、OR回路305のどちらか一方、及び、2段目の論理をAND回路304、OR回路306のどちらか一方に決定するステップS42。図4の回路構成例では、1、2段目の論理の組み合わせは4通りとなる。次に、パルス幅調整回路103の1段目の遅延回路301の遅延量遅延時間の設定、及び、2段目の遅延回路302の遅延量遅延時間の設定を行う。Td1とTd2の遅延量をそれぞれ可変させて、パルスの立ち上がりと立ち下がりの時間を調整している。次に、ステップS5において、CP101の電流出力をLPF105で電圧変換する。検出回路106は、入力される電圧を一定時間積分し、ADC203でコードに変換し、制御回路107に出力するステップS51。制御回路107は、そのコードを格納するステップS52。コードの格納後、制御回路107は、検出回路106をリセットするステップS53。パルス幅調整回路103の1段目の論理と2段目の論理の組み合わせ本例では4通りが全て終了した場合ステップS54YES、上述したステップS6へ進む。一方、パルス幅調整回路103の1段目の論理と2段目の論理の組み合わせが全て終了していない場合ステップS54NO、ステップS42に戻り、別の論理の組み合わせの設定を行う。そして、最後に、設定した遅延条件論理及び遅延時間の組み合わせごとのコードを検出後、最適値としてコモンコードに最も近いコードを選択するステップS7。結果として、上記コモンコードに最も近いADC203のコードを最適値として選択し、その選択コード条件でパルス幅調整回路103を設定することで、CP101の出力する電流ミスマッチが最小となる。ここで、図9を用いて、ステップS42、S43で行うパルス幅調整回路103の1、2段目の論理の組み合わせ決定と、遅延時間の決定のフローを説明する。図9に示すように、まず、ステップS42にて、パルス幅調整回路103の1、2段目の論理の組み合わせを共にOR回路OR回路305、306とする。次に、ステップS43で、パルス幅調整回路103の1、2段目の遅延時間の設定を行う。ここで、本例では、2段目の遅延時間をTd2-1で固定し、1段目の遅延時間遅延時間をTd1-1からTd1-Mまで順にステップを刻んで変化させる。但し、Mは、Td1から可変可能な総数である。そして、次に1段目の遅延時間をTd1-1で固定し、2段目の遅延時間をTd2-1からTd2-Nまで順にステップを刻んで変化させる。但し、Nは、Td2から可変可能な総数である。なお、上記例では、Td1-1、Td2-1からそれぞれTd1-M、Td2-Nへ減少させる方向に変化させているが、それとは逆に増加させる方向に変化させてもよい。そして、1、2段目の論理の組み合わせがOR回路305、306とした場合の上述した遅延時間の設定が全て終了したら、今度は1段目の論理をAND回路303、2段目の論理をOR回路306とする。その後は、上述したのと同様、パルス幅調整回路103の1、2段目の遅延時間の設定を行い、それが終了すると更に違う組み合わせの1、2段目の論理を選択する。この動作を、パルス幅調整回路103の1、2段目の論理の全ての組み合わせで行う。以上のような動作により、本実施の形態のPLL回路100では、PFD102から出力されたUP1、DN1信号の立ち上がり、立ち下がりタイミング、及び、パルス幅を調整したUP2、DN2信号を、パルス幅調整回路103が生成する。このUP2、DN2信号により、CP101は、吐き出し電流と引き込み電流を合わせることができ、電流ミスマッチを低減することが可能となる。この結果、本実施の形態のPLL回路100は、PLLで発生するCP101の電流ミスマッチ起因で発生するリファレンススプリアスを低減する効果を有することができる。以下に、上記効果の理由を説明する。まず、図10にCP出力電流スプリアスの概略図を示す。図10のCP出力電流Ipnは、CP出力電流のスプリアスの周波数特性に依存していることを示している。以下にリファレンススプリアスに与える影響を表す関係式を示す。まず、CP出力電流スプリアスによる出力電圧変動Vpnを求める。なお、s=2πfrnとする。ここで、より、Vpnは以下のような式となる。この結果から、Ipnは、Vpnに依存していることがわかる。次にIpnとリファレンススプリアスSpuriousnの関係について以下に示す。変調係数βは以下のようになり、リファレンススプリアスは、また、FM変調の原理からV=Q/Cの関係より、Q/Cf∝Ip/Cf∝Ip/frであり、よって、Vp∝Ip/frとなり、式1に代入すると、となる。ここで、Vpn:Vtune電圧振幅[Vp]、Ipn:CP出力電流[A]、Zs:LPFインピーダンス[Ω]、β:変調係数、fr:リファレンス周波数[Hz]、KV:VCO変調感度[Hz/V]、Q:電荷[q]、Cf:LPF容量[F]である。式1より、CP電流スプリアスを低減することにより、理論的にCP電流ミスマッチ要因によるスプリアスは20dB/dec改善する。上式より、CP電流スプリアスはCPの電流ミスマッチに大きく依存している。式1、2よりVtune変動と電流スプリアスの結果が等価であることを示している。この結果より、CP電流スプリアスを抑えることでCP起因によるリファレンススプリアスを抑えることが可能であるということがわかる。過渡的なCP電流ミスマッチは吐き出し電流と引き込み電流の立ち上がりと立ち下がりのタイミングの相違によって発生するため、これらの相違を緩和することでリファレンススプリアスの低減が可能となる。図11~図18はCP出力電流スプリアスのシミュレーション結果である。なお、シミュレーションは理想モデルではなく、トランジスタ、受動素子に寄生素子などのサブサーキットモデルが適用されたモデルを使用して実行している。CP101、PFD102、パルス幅調整回路103、検出回路106、バイアス回路104、LPF105はトランジスタレベルで構成し、制御回路107は理想モデルとした。図11は、パルス調整前の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示し、図12は、パルス調整前の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示している。一方、図13は、パルス調整後の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示し、図14は、パルス調整後の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示している。図11パルス調整前と図13パルス調整後を比較すると、図13に示すパルス調整後の吐き出し電流及び引き込み電流の立ち上がりのタイミングの差例えば、図中A2が、図11に示すパルス調整前例えば、図中A1よりも改善していることがわかる。同様に、図12パルス調整前と図14パルス調整後を比較すると、図14に示すパルス調整後の吐き出し電流及び引き込み電流の立ち下がりのタイミングの差例えば、図中B2が、図12に示すパルス調整前例えば、図中B1よりも改善していることがわかる。また、図15は、パルス調整前の吐き出し電流と引き込み電流の電流和立ち上がりを示し、図16は、パルス調整後の吐き出し電流と引き込み電流の電流和立ち下がりを示している。図15パルス調整前と図16パルス調整後を比較すると、吐き出し電流と引き込み電流の電流和もパルス調整後がパルス調整前よりも改善していることがわかる。図17はパルス調整前の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示し、図18はパルス調整後の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示している。図17と図18を比較すると、リファレンススプリアスに影響を与える、Fref×1の周波数における電流がパルス調整前後で約1/10に低減していることがわかる。ここで、式2より、Suprious1=20×log0.55/0.534=-19.7dBとなることから、電流スプリアスが1/10になることでCP電流起因のリファレンススプリアスが約19.7dB低減することがわかる。以上の結果から、CPの吐き出し電流と引き込み電流の立ち上がりと立ち下がりのタイミング調整による、電流ミスマッチの低減を行うことで、リファレンススプリアスの低減が可能であることが示される。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。