nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部の一部のみに、前記第1半導体層の主部、前記第2半導体層の主部および前記第2半導体層の傾斜部よりも高い濃度でp型不純物が導入されている半導体装置。前記第2半導体層の主部および傾斜部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い請求項1に記載の半導体装置。前記同一基板の表面の法線方向から見て、前記第1半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第1半導体層の主部よりも高い濃度で前記p型不純物が導入されている請求項1に記載の半導体装置。前記同一基板の表面の法線方向から見て、前記第1半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第1半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第1半導体層の主部よりも高い濃度で前記p型不純物が導入されている請求項1に記載の半導体装置。nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部の全体、および、前記第2半導体層の傾斜部の一部のみに、前記第1半導体層の主部および前記第2半導体層の主部よりも高い濃度でp型不純物が導入されている半導体装置。前記第2半導体層の主部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い請求項5に記載の半導体装置。前記同一基板の表面の法線方向から見て、前記第2半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のp型不純物濃度は、前記第1半導体層の傾斜部のp型不純物濃度よりも低い請求項5に記載の半導体装置。前記同一基板の表面の法線方向から見て、前記第2半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第2半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のp型不純物濃度は、前記第1半導体層の傾斜部のp型不純物濃度よりも低い請求項5に記載の半導体装置。nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部に、前記第1半導体層の主部よりも高い濃度でp型不純物が導入されており、前記第2半導体層の傾斜部の一部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度と略等しく、前記第2半導体層の主部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い半導体装置。前記ゲート絶縁膜の厚さは、前記第1および前記第2半導体層の厚さ以下である請求項1から9のいずれかに記載の半導体装置。前記ゲート絶縁膜の厚さは50nm以下である請求項1から10のいずれかに記載の半導体装置。前記第1および第2半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる請求項1から11のいずれかに記載の半導体装置。前記触媒元素は、Ni、Co、Sn、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素を含む請求項12に記載の半導体装置。前記第1および第2半導体層のうち少なくともチャネル領域は、結晶の111晶帯面が配向した領域で主に構成されている請求項12または13に記載の半導体装置。nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、a前記基板上に半導体膜を形成する工程と、b前記半導体膜上に、第1マスク膜および第2マスク膜を形成する工程と、c前記第1および第2マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第1薄膜トランジスタの活性領域となる第1半導体層および前記第2薄膜トランジスタの活性領域となる第2半導体層を形成する工程であって、前記第1半導体層は、前記第1マスク膜で覆われた主部と、前記第1半導体層の周縁に位置し、前記第1マスク膜で覆われていない傾斜部とを含み、前記第2半導体層は、前記第2マスク膜で覆われた主部と、前記第2半導体層の周縁に位置し、前記第2マスク膜で覆われていない傾斜部とを含む工程と、d前記第1および第2マスク膜をマスクとして、前記第1半導体層の傾斜部および前記第2半導体層の傾斜部にp型不純物を導入する工程と、e前記第1および第2マスク膜を除去する工程と、f前記第1半導体層の全体を覆う第3マスク膜と、前記第2半導体層の主部の一部のみを覆う第4マスク膜を形成する工程と、g前記第3および第4マスク膜をマスクとして、前記第2半導体層の前記p型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、h前記第1半導体層の一部にn型不純物を導入してソースおよびドレイン領域を形成する工程と、i前記第2半導体層の一部にp型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する半導体装置の製造方法。前記工程gは、前記第2半導体層の前記p型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である請求項15に記載の半導体装置の製造方法。前記工程fにおいて、前記第4マスク膜は、前記第3マスク膜よりも厚く、前記工程gの後に、前記第3マスク膜を除去するとともに、前記第4マスク膜を薄膜化する工程jと、前記薄膜化された第4マスク膜をマスクとして、前記第1半導体層の全体および前記第2半導体層の前記薄膜化された第4マスク膜で覆われていない部分に、p型不純物を導入する工程kとをさらに包含する請求項15または16に記載の半導体装置の製造方法。nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、A前記基板上に半導体膜を形成する工程と、B前記半導体膜上に、第1マスク膜および第2マスク膜を形成する工程と、C前記第1および第2マスク膜をマスクとして、前記半導体膜をエッチングすることにより、第1薄膜トランジスタの活性領域となる第1半導体層および第2薄膜トランジスタの活性領域となる第2半導体層を形成する工程と、D前記第1および第2マスク膜を除去する工程と、E前記第1半導体層の主部の一部のみを覆う第3マスク膜と、前記第2半導体層の全体を覆う第4マスク膜を形成する工程と、F前記第3および第4マスク膜をマスクとして、前記第1半導体層のうち前記第3マスク膜で覆われていない部分をエッチングする工程であって、これにより、前記第1半導体層は、前記第3マスク膜で覆われた主部と、前記第1半導体層の周縁に位置し、前記第3マスク膜で覆われていない傾斜部とを含む、工程と、G前記第3および第4マスク膜をマスクとして、前記第1半導体層の傾斜部にp型不純物を導入する工程と、H前記第1半導体層の一部にn型不純物を導入してソースおよびドレイン領域を形成する工程と、I前記第2半導体層の一部にp型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する半導体装置の製造方法。前記工程Fは、前記第1半導体層の周縁のうち一部のみをエッチングする工程である請求項18に記載の半導体装置の製造方法。前記工程Eにおいて、前記第4マスク膜は、前記第3マスク膜よりも厚く、前記工程Gの後に、前記第3マスク膜を除去するとともに、前記第4マスク膜を薄膜化する工程Jと、前記薄膜化された第4マスク膜をマスクとして、前記第1半導体層の全体にp型不純物を導入する工程Kとをさらに包含する請求項18または19に記載の半導体装置の製造方法。前記第1半導体層の傾斜部のうち前記ゲート電極と重なっている部分のp型不純物の濃度Cn-e、前記第1半導体層の主部におけるp型不純物の濃度Cn-m、および前記第2半導体層におけるp型不純物の濃度Cp-mは、Cn-e>Cn-m>Cp-mである請求項15から20のいずれかに記載の半導体装置の製造方法。前記第1および第2半導体層上にゲート絶縁膜を形成する工程をさらに含み、前記ゲート絶縁膜の厚さは、前記第1および前記第2半導体層の厚さ以下である請求項15から21のいずれかに記載の半導体装置の製造方法。前記ゲート絶縁膜の厚さは50nm以下である請求項15から22のいずれかに記載の半導体装置の製造方法。前記工程aまたは前記工程Aの前に、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程とをさらに包含する請求項15から23のいずれかに記載の半導体装置の製造方法。SRAM回路をさらに含み、前記SRAM回路は、前記第1薄膜トランジスタおよび前記第2薄膜トランジスタを有している請求項1から14のいずれかに記載の半導体装置。複数の画素を有する表示装置であって、各画素は、画素電極と、前記画素電極に接続された画像信号を記憶するメモリ回路と、前記画像信号に基づいて表示を行う表示セルとを備えており、前記メモリ回路は、請求項25に記載のSRAM回路を含む表示装置。図50に示す従来の方法では、半導体層243n、243pのうち傾斜部以外の部分平坦部の上には、マスク層244n、244pおよびその上に形成された絶縁膜の2層からなるゲート絶縁膜が形成される。これに対し、半導体層243n、243pの傾斜部上では、マスク層が形成されていないので、ゲート絶縁膜は1層となる。このため、半導体層243n、243pの傾斜部では、平坦部よりも耐圧が低下する。また、TFTの閾値電圧Vthを低く抑えるためには、寄生トランジスタの影響を抑えるとともに、ゲート絶縁膜を薄くすることが必要であるが、上記方法によると、ゲート絶縁膜は2層からなり、十分に薄くできない。なお、マスク層244n、244pをゲート絶縁膜として用いずに除去すれば、ゲート絶縁膜を薄くすることは可能である。しかしながら、その場合には、マスク層244n、244pの形成工程だけでなく除去工程も必要となり、工程数が増加する。その上、マスク層244n、244pを除去する際に、マスク層244n、244pと同じ酸化シリコン膜である下地絶縁膜242もエッチングされる。この結果、半導体層243n、243pの端部で下地絶縁膜242に段差が生じ、ゲート配線の段切れ等の不良が発生し易くなる。本発明は上記の問題を鑑みてなされたものであり、その目的は、n型TFTおよびp型TFTを備えた半導体装置において、TFTの信頼性を低下させることなく、かつ、製造プロセスを複雑化することなく、TFTの閾値電圧を低く抑えることにある。本発明の半導体装置は、nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部の一部のみに、前記第1半導体層の主部、前記第2半導体層の主部および前記第2半導体層の傾斜部よりも高い濃度でp型不純物が導入されている。ある好ましい実施形態において、前記第2半導体層の主部および傾斜部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い。ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第1半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分に、前記第1半導体層の主部よりも高い濃度で前記p型不純物が導入されている。ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第1半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第1半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分に、前記第1半導体層の主部よりも高い濃度で前記p型不純物が導入されている。本発明の他の半導体装置は、nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部の全体、および、前記第2半導体層の傾斜部の一部のみに、前記第1半導体層の主部および前記第2半導体層の主部よりも高い濃度でp型不純物が導入されている。ある好ましい実施形態において、前記第2半導体層の主部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い。ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第2半導体層の傾斜部は、チャネル方向に延びる部分を有しており、前記チャネル方向に延びる部分のうち少なくとも前記ゲート電極と重なる部分のp型不純物濃度は、前記第1半導体層の傾斜部のp型不純物濃度よりも低い。ある好ましい実施形態において、前記同一基板の表面の法線方向から見て、前記第2半導体層は、前記ソース領域および前記ドレイン領域の間に位置するくびれ部を有し、前記第2半導体層の傾斜部のうち前記くびれ部の周縁に位置する部分のp型不純物濃度は、前記第1半導体層の傾斜部のp型不純物濃度よりも低い。本発明のさらに他の半導体装置は、nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置であって、前記第1薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第1半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第2薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む第2半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有し、前記第1および第2半導体層は同一の膜から形成され、前記第1および第2半導体層は、それぞれ、周縁に位置する傾斜部と、前記傾斜部以外の部分からなる主部とを有し、前記第1半導体層の傾斜部に、前記第1半導体層の主部よりも高い濃度でp型不純物が導入されており、前記第2半導体層の傾斜部の一部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度と略等しく、前記第2半導体層の主部のp型不純物の濃度は、前記第1半導体層の主部のp型不純物の濃度よりも低い。ある好ましい実施形態において、前記ゲート絶縁膜の厚さは、前記第1および前記第2半導体層の厚さ以下である。前記ゲート絶縁膜の厚さは50nm以下であってもよい。ある好ましい実施形態において、前記第1および第2半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる。前記触媒元素は、Ni、Co、Sn、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素を含んでもよい。前記第1および第2半導体層のうち少なくともチャネル領域は、結晶の111晶帯面が配向した領域で主に構成されていてもよい。本発明の半導体装置の製造方法は、nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、a前記基板上に半導体膜を形成する工程と、b前記半導体膜上に、第1マスク膜および第2マスク膜を形成する工程と、c前記第1および第2マスク膜をマスクとして、前記半導体膜をエッチングすることにより、前記第1薄膜トランジスタの活性領域となる第1半導体層および前記第2薄膜トランジスタの活性領域となる第2半導体層を形成する工程であって、前記第1半導体層は、前記第1マスク膜で覆われた主部と、前記第1半導体層の周縁に位置し、前記第1マスク膜で覆われていない傾斜部とを含み、前記第2半導体層は、前記第2マスク膜で覆われた主部と、前記第2半導体層の周縁に位置し、前記第2マスク膜で覆われていない傾斜部とを含む工程と、d前記第1および第2マスク膜をマスクとして、前記第1半導体層の傾斜部および前記第2半導体層の傾斜部にp型不純物を導入する工程と、e前記第1および第2マスク膜を除去する工程と、f前記第1半導体層の全体を覆う第3マスク膜と、前記第2半導体層の主部の一部のみを覆う第4マスク膜を形成する工程と、g前記第3および第4マスク膜をマスクとして、前記第2半導体層の前記p型不純物が導入された傾斜部の少なくとも一部をエッチングする工程と、h前記第1半導体層の一部にn型不純物を導入してソースおよびドレイン領域を形成する工程と、i前記第2半導体層の一部にp型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。ある好ましい実施形態において、前記工程gは、前記第2半導体層の前記p型不純物が導入された傾斜部のうちの一部のみをエッチングする工程である。ある好ましい実施形態において、前記工程fにおいて、前記第4マスク膜は、前記第3マスク膜よりも厚く、前記工程gの後に、前記第3マスク膜を除去するとともに、前記第4マスク膜を薄膜化する工程jと、前記薄膜化された第4マスク膜をマスクとして、前記第1半導体層の全体および前記第2半導体層の前記薄膜化された第4マスク膜で覆われていない部分に、p型不純物を導入する工程kとをさらに包含する。本発明の他の半導体装置の製造方法は、nチャネル型の第1薄膜トランジスタおよびpチャネル型の第2薄膜トランジスタを同一基板上に備える半導体装置の製造方法であって、A前記基板上に半導体膜を形成する工程と、B前記半導体膜上に、第1マスク膜および第2マスク膜を形成する工程と、C前記第1および第2マスク膜をマスクとして、前記半導体膜をエッチングすることにより、第1薄膜トランジスタの活性領域となる第1半導体層および第2薄膜トランジスタの活性領域となる第2半導体層を形成する工程と、D前記第1および第2マスク膜を除去する工程と、E前記第1半導体層の主部の一部のみを覆う第3マスク膜と、前記第2半導体層の全体を覆う第4マスク膜を形成する工程と、F前記第3および第4マスク膜をマスクとして、前記第1半導体層のうち前記第3マスク膜で覆われていない部分をエッチングする工程であって、これにより、前記第1半導体層は、前記第3マスク膜で覆われた主部と、前記第1半導体層の周縁に位置し、前記第3マスク膜で覆われていない傾斜部とを含む、工程と、G前記第3および第4マスク膜をマスクとして、前記第1半導体層の傾斜部にp型不純物を導入する工程と、H前記第1半導体層の一部にn型不純物を導入してソースおよびドレイン領域を形成する工程と、I前記第2半導体層の一部にp型不純物を導入してソースおよびドレイン領域を形成する工程とを包含する。ある好ましい実施形態において、前記工程Fは、前記第1半導体層の周縁のうち一部のみをエッチングする工程である。ある好ましい実施形態において、前記工程Eにおいて、前記第4マスク膜は、前記第3マスク膜よりも厚く、前記工程Gの後に、前記第3マスク膜を除去するとともに、前記第4マスク膜を薄膜化する工程Jと、前記薄膜化された第4マスク膜をマスクとして、前記第1半導体層の全体にp型不純物を導入する工程Kとをさらに包含する。ある好ましい実施形態において、前記第1半導体層の傾斜部のうち前記ゲート電極と重なっている部分のp型不純物の濃度Cn-e、前記第1半導体層の主部におけるp型不純物の濃度Cn-m、および前記第2半導体層におけるp型不純物の濃度Cp-mは、Cn-e>Cn-m>Cp-mである。ある好ましい実施形態において、前記第1および第2半導体層上にゲート絶縁膜を形成する工程をさらに含み、前記ゲート絶縁膜の厚さは、前記第1および前記第2半導体層の厚さ以下である。ある好ましい実施形態において、前記ゲート絶縁膜の厚さは50nm以下である。ある好ましい実施形態において、前記工程aまたは前記工程Aの前に、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の少なくとも一部を結晶化することにより、前記半導体膜を得る工程とをさらに包含する。SRAM回路をさらに含み、前記SRAM回路は、前記第1薄膜トランジスタおよび前記第2薄膜トランジスタを有していてもよい。本発明の表示装置は、複数の画素を有する表示装置であって、各画素は、画素電極と、前記画素電極に接続された画像信号を記憶するメモリ回路と、前記画像信号に基づいて表示を行う表示セルとを備えており、前記メモリ回路は、上記SRAM回路を含む。本発明によると、n型TFTおよびp型TFTを備える半導体装置において、p型TFTの寄生トランジスタのTFT特性に与える影響を顕在化させることなく、n型TFTに発生する寄生トランジスタのTFT特性に与える影響を抑制できる。このため、各TFTの閾値電圧を、ゲート電圧がゼロのときにn型およびp型TFTの両方がオフ状態となるように調整しつつ、より低く抑えることが可能となる。従って、半導体装置の駆動電圧を低く抑えることができる。また、上記の半導体装置を、工程数を大幅に増大させることなく、簡便に製造できる。本発明者が検討したところ、n型TFTにおいて、半導体層の傾斜部の寄生トランジスタがTFT特性に与える影響を低減するために、傾斜部に、平坦部よりも高い濃度でp型不純物を導入すると、図51aに示すように、傾斜部の電圧-電流特性を、平坦部の電圧-電流特性に隠してしまうことができる。ただし、同時にp型TFTの傾斜部にも、同様に、平坦部より高い濃度でp型不純物が導入されれば、図51bに示すように、今まで平坦部の特性に隠れていた傾斜部の特性が逆に顕在化し、p型TFTが2段階に立ち上がる特性を有するおそれがある。従って、p型TFTの傾斜部にはp型不純物を導入せず、n型TFTの傾斜部のみに選択的にp型不純物を導入する手法が必要である。本発明者は、上記知見に基づいて鋭意検討を行った結果、製造プロセスを複雑化することなく、n型TFTの傾斜部のみに選択的にp型不純物を導入する手法を見出し、本願発明に至った。第1実施形態以下、図面を参照しながら、本発明における第1の実施形態の半導体装置を説明する。本実施形態の半導体装置は、CMOSを備えた基板、例えばCMOSを含む駆動回路を備えたアクティブマトリクス基板に適用される。あるいは、n型およびp型TFTを含むメモリ回路を各画素に備えた表示装置のアリティブマトリクス基板に適用してもよい。図1aは、本実施形態の半導体装置におけるn型TFTおよびp型TFTの模式的な平面図である。図1bおよびcは、それぞれ、図1aの平面図に示すI-I’線およびII-II’線に沿った断面図である。図1dは、図1aの平面図に示すIII-III’線に沿った断面図である。I-I’線およびII-II’線はチャネル方向に垂直であり、III-III’線はチャネル方向に平行である。本実施形態の半導体装置は、基板1と、基板1上に、下地絶縁膜2を介して形成されたn型TFT100およびp型TFT200とを備えている。n型TFT100は、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層11を有している。半導体層11上には、ゲート絶縁膜3を介して、チャネル領域と重なるようにゲート電極Gnが配置されている。p型TFT200も、同様に、ソース領域、ドレイン領域、およびそれらの間に位置するチャネル領域を含む島状の半導体層20を有している。半導体層20上には、ゲート絶縁膜3を介して、チャネル領域と重なるようにゲート電極Gpが配置されている。ゲート絶縁膜3およびゲート電極Gn、Gp上には、第1の層間絶縁膜4が形成されている。ここでは、第1の層間絶縁膜4は、絶縁膜4aおよび絶縁膜4bを含む2層構造を有している。第1の層間絶縁膜4上には、ソース電極Sn、Spおよびドレイン電極Dn、Dpが設けられている。半導体層11のソース領域およびドレイン領域は、それぞれ、第1の層間絶縁膜4に形成されたコンタクトホール内のコンタクト部9n、10nにより、ソース電極Snおよびドレイン電極Dnと接続されている。同様に、半導体層20のソース領域およびドレイン領域は、それぞれ、第1の層間絶縁膜4に形成されたコンタクトホール内のコンタクト部9p、10pにより、ソース電極Spおよびドレイン電極Dpと接続されている。第1の層間絶縁膜4上には、第2の層間絶縁膜保護膜ともいう。6が形成されている。第2の層間絶縁膜6上には、電極膜8が形成されている。この例では、ソース電極Spおよびドレイン電極Dnは、第2の層間絶縁膜6に形成されたコンタクトホール内で電極膜28に接続されて、CMOSを構成している。なお、ソース電極およびドレイン電極は、回路構成に応じて、適宜選択された配線に接続される。本実施形態を表示装置に適用する場合、電極膜8は、画素電極と同じ導電材料を用いて形成されていることが好ましい。画素電極は、例えばAlあるいはAl合金等による反射電極であってもよいし、ITOIndiumTinOxideなどの透明電極であってもよい。これにより、画素電極と電極膜8とを同一の導電膜を用いて同時に形成できる。本実施形態では、半導体層11および半導体層20は、同一の半導体膜から形成されている。半導体層11は、周縁に位置する傾斜部11eと、傾斜部以外の部分からなる主部11mとを有している。半導体層20も同様に、周縁に位置する傾斜部20eと、傾斜部以外の部分からなる主部20mとを有している。本明細書では、基板1の表面に対して傾斜した側面を有する半導体層において、傾斜した側面と半導体層の下面とによって挟まれた部分テーパー部を傾斜部と称する。また、半導体層の上面と下面とによって挟まれた部分を主部と称する。図示する例では、主部11m、20mの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。半導体層11の周縁に位置する傾斜部11eには、半導体層11の主部11m、半導体層20の主部20mよりも高い濃度でp型不純物が導入されている。一方、半導体層20の傾斜部20eのうち少なくともゲート電極Gpと重なっている部分チャネル領域の縁部に位置する部分のp型不純物濃度は、半導体層11の傾斜部11eのp型不純物濃度よりも低い。傾斜部20eのゲート電極Gpと重なっていない部分には、半導体層11の傾斜部11eと同程度の高い濃度でp型不純物が導入されていてもよい。本実施形態では、n型TFTにおいて、傾斜部11eに主部11mよりも高濃度でp型不純物が導入されているので、傾斜部11eに生じる寄生トランジスタの電圧-電流特性を、主部11mの電圧-電流特性と重なるようにシフトさせることができる。一方、p型TFTにおいては、半導体層20の傾斜部20eのうち、少なくともドレイン電流が流れ得る部分チャネル領域の縁部に位置し、寄生トランジスタとして動作し得る部分のp型不純物濃度は、例えば主部20mのp型不純物濃度と同程度である。従って、傾斜部20eに生じる寄生トランジスタの電圧-電流特性はシフトせず、主部20mの電圧-電流特性と重なる。この結果、図8aおよびbに示すように、n型およびp型TFTの何れにおいても、傾斜部11e、20eの特性寄生トランジスタの特性がTFT特性に与える影響を抑制できる。従って、ゲート電圧Vgがゼロのときに何れもTFTもオフ状態にすることが容易となる。また、プロセス条件チャネル領域の不純物濃度やゲート絶縁膜の厚さなどを調整することにより、これらのTFTの駆動電圧を低く抑えることが可能になる。次に、本実施形態の半導体装置の製造方法の概略を説明する。図2~図6は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。従って、図2~図6では、図1に示す構成とは異なり、n型およびp型TFTの半導体層は、チャネル幅方向に隣接して配置されている。なお、これらのTFTの配置関係は特に限定されず、適用する回路構成などにより適宜変更され得る。また、図2~図6では、同一基板上に形成された単一のn型TFTおよび単一のp型TFTのみを図示しているが、これらのTFTは同一基板上に複数個形成されていてもよい。まず、基板1上に半導体膜を形成し、半導体膜上に、マスク膜例えばレジスト膜13、14を形成する。次いで、マスク膜13、14をマスクとして、半導体膜のパターニングを行う。これにより、図2aおよびbに示すように、基板1上に、n型TFTの活性層となる半導体層11と、p型TFTの活性層となる半導体層12とを得る。半導体層11、12は、それぞれ、マスク膜13、14で覆われた主部11m、12mと、主部11m、12mの周縁に位置し、マスク膜13、14で覆われていない傾斜部11e、12eとを有している。図示する例では、主部11m、12mの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。なお、このとき、半導体層11は、n型TFTの活性層となるパターン最終形態に加工されているが、半導体層12は、少なくともチャネルに垂直な方向W方向に、p型TFTの活性層となるパターン最終形態よりも大きくなるように加工されている。次に、図3aおよびbに示すように、マスク膜13、14を残したままの状態で、これらをマスクとして、半導体層11、12にp型不純物例えばボロンを注入する。p型不純物は、半導体層11、12のうちマスク膜13、14で覆われた主部11m、12mには注入されず、傾斜部11e、12eのみに選択的に導入される。この後、マスク膜13、14を除去する。続いて、図4aおよびbに示すように、半導体層11の全体を覆うマスク膜18と、半導体層12の一部を覆うマスク膜19とを形成する。図示する例では、マスク膜19は、半導体層12よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜19は、傾斜部11eのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜19は、少なくとも、傾斜部11eのうち寄生トランジスタとして動作し得る部分を露出するように配置されればよく、マスク膜19の形状や大きさは図示する例に限定されない。この後、図5aおよびbに示すように、マスク膜18、19をマスクとして、半導体層12のエッチングを行う。これにより、半導体層12のうちマスク膜19で覆われていない部分がエッチングされる。このとき、p型不純物が注入された傾斜部12eのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層20が得られる。マスク膜18、19を除去する。図6aおよびbに示すように、得られた半導体層11では、半導体層11の周縁に位置する傾斜部11eの全体に、主部11mよりも高い濃度でp型不純物が含まれている。一方、半導体層20では、傾斜部20eのうちチャネル幅方向に延びる部分のみに、主部20mよりも高い濃度でp型不純物が含まれている。傾斜部20eのうちチャネル方向に延びる部分のp型不純物濃度は、主部20mのp型不純物濃度と同程度である。このようにして、半導体層11の傾斜部11eのp型不純物濃度を、半導体層11の主部11m、半導体層20の主部20m、および半導体層20の傾斜部20eのうち寄生トランジスタとして動作し得る部分のp型不純物濃度よりも高めることができる。なお、図示しないが、半導体層11にp型不純物をさらに導入し、半導体層11の主部11mのp型不純物濃度を、半導体層20の主部20mのp型不純物濃度よりも高めることが好ましい。これにより、半導体層11を用いたn型TFTの電圧-電流特性を、ゲート電圧Vgが増加する方向にシフトさせることができる。よって、ゲート電圧Vgがゼロのときにn型TFTがオフ状態となるように調整できる。この後、図示しないが、半導体層11、20の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層11の一部にn型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層20の一部にp型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層11を活性層とするn型TFT、および半導体層20を活性層とするp型TFTを得る。以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のTFT作製の一般的な工程は省略している。図7a~gは、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。まず、図7aに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜104を形成する。次いで、結晶質半導体膜104の上に、フォトリソグラフィにより、マスク膜レジストマスク膜105、106を形成する。基板101には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いる。下地膜102、103として、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などを用いることができる。本実施形態では、下層の下地膜102として窒化ケイ素膜、上層の下地膜103として酸化ケイ素膜を用いる。これらの下地膜は、例えばプラズマCVD法で形成できる。なお、本実施形態では、2層の下地膜を使用したが、例えば酸化ケイ素膜の単層でもよい。また、本実施形態では、結晶質半導体膜104として、結晶質ケイ素膜厚さ:例えば20~150nm、好ましくは30~80nmを形成する。結晶質ケイ素膜は、まず、下地膜103上に非晶質ケイ素膜a-Si膜を形成し、a-Si膜にニッケルNiを添加した後、固相結晶化SPC:SolidPhaseCrystallizationを行うことによって形成できる。あるいは、a-Si膜に直接エキシマレーザーを照射して結晶化させることによって形成してもよい。次いで、図7bに示すように、マスク膜105、106をマスクとして、結晶質半導体膜104を島状にエッチングする。これにより、後にn型TFTの活性層ソース/ドレイン領域、チャネル領域となる半導体層107と、p型TFTの活性層となる半導体層108とを得る。ただし、半導体層108は、p型TFTの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層107、108の厚さを例えば50nmとする。この状態で、図7cに示すように、マスク膜105、106の上方から低濃度でp型不純物109をドープする。ここでは、p型不純物109としてボロンを用いる。このときのボロン109の注入条件として、例えば加速電圧を5~20kVとし、ドーズ量を5×1011~1×1013cm2とする。これにより、半導体層107、108のうちマスク膜105、106からはみ出ている部分傾斜部107e、108eのみにp型不純物109が注入される。半導体層107、108のうちマスク膜105、106で覆われている部分主部107m、108mにはp型不純物109は注入されない。続いて、図7dに示すように、マスク膜105、106を除去した後、半導体層107の全体を覆うマスク膜114と、半導体層108の主部108mの一部を覆うマスク膜115とを新たに形成する。マスク膜115は、半導体層108の傾斜部108nのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層108の周縁の傾斜部108e全体を露出するように配置されてもよいし、図4bを参照しながら前述したように、傾斜部108eのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。この後、図7eに示すように、マスク膜114、115をマスクとして、半導体層108のエッチングを行う。これにより、p型TFTの活性層となる半導体層116を得る。半導体層116の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、p型不純物が含まれていない。本実施形態では、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層108のエッチングを行う。このエッチング工程では、半導体層Si層108と、下地膜103の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜103のうち、半導体層108にもマスク膜114、115にも覆われていない部分が掘れてしまうことを防止できる。このエッチング工程において、図52に示すように、下地膜103の表層部が薄く削られることもある。例えば下地膜103として、厚さが100nmの酸化ケイ素膜を用いる場合、下地膜103のうち半導体層108エッチングによって半導体層116になる前のパターンにもマスク膜114にも覆われていない部分のみが薄くなる。この結果、下地膜103に、10~20nm程度またはそれ以下の段差が生じる。この段差は十分に小さいため、ゲート絶縁膜のカバレッジに与える影響は小さい。なお、特にゲート絶縁膜が薄い場合、半導体層の端部に段差があると、上記のような小さい段差であっても、カバレッジに影響を与える可能性がある。これに対し、本実施形態では、図示するように、下地膜103が掘れることによる段差は、半導体層107、116の端部から離れた位置に形成され、半導体層107、116の端部近傍にはほとんど生じない。具体的には、下地膜103のうち半導体層108から露出していた部分が削られることから、段差は、半導体層116の端部では生じず、エッチング前の半導体層108の端部で主に生じる。同様に、下地膜103のうちマスク膜114から露出していた部分が削られることから、半導体層107の端部では段差が生じない。このように、n型およびp型TFTの何れの半導体層107、116の端部においても、下地膜103の掘れによる段差が生じないので、ゲート絶縁膜が薄い場合でも、半導体層107、116をより確実に被覆することできる。次いで、マスク膜114、115を除去する。このようにして、図7fに示すように、傾斜部のドーピング状態の異なる半導体層107、116が得られる。この後、図7gに示すように、半導体層107、116上にゲート絶縁膜117、ゲート電極膜118を形成する。また、この断面図には図示できないが、半導体層107にn型不純物をドープして、ソースドレイン領域を形成する。同様に、半導体層116にp型不純物をドープして、ソースドレイン領域を形成する。続いて、ゲート電極膜118の上に、層間絶縁膜119、120を形成する。ここでは、窒化ケイ素膜を下層119とし、酸化ケイ素膜を上層120とする積層構造の層間絶縁膜を形成する。さらに、この断面図には図示できないが、層間絶縁膜120上に、各TFTのソース電極およびドレイン電極を設ける。ソース電極は、層間絶縁膜119、120およびゲート絶縁膜117に設けられたコンタクトホール内で、それぞれのTFTのソース領域と接続させる。同様に、ドレイン電極は、層間絶縁膜119、120およびゲート絶縁膜117に設けたコンタクトホール内で、それぞれのTFTのドレイン領域と接続させる。このようにして、n型TFTおよびp型TFTを得る。この後、n型TFTおよびp型TFTを覆うように樹脂層121を形成する。また、本実施形態では、樹脂層121の上に画素電極膜122を形成する。図示していないが、画素電極膜122は、樹脂層121に設けたコンタクトホール内で、n型TFTのドレイン電極およびp型TFTのソース電極に電気的に接続される。なお、図7に示すプロセスにおいて、必要に応じて、n型TFTとp型TFTとの閾値電圧Vthを個別に制御するために、各TFTの半導体層107、116にp型不純物をドーピングチャネルドープしてもよい。このとき、半導体層107、116の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層107、116の主部のp型不純物濃度を異ならせてもよい。本実施形態によると、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。本実施形態の製造方法によると、半導体膜のパターニングを2回に分けて行うことにより、n型TFTとp型TFTとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、n型TFTおよびp型TFTの半導体層をそれぞれ作り分けることが可能になる。また、特許文献1に記載された方法では、n型TFTの寄生トランジスタに起因するコブバンプの発生を抑えることはできるが、ゲート絶縁膜を薄くすることができないので、n型TFTの閾値電圧Vthを十分に低くすることが困難である。特許文献1では、図50に示すマスク層244n、244pをゲート絶縁膜の下層として使用する。このため、ゲート絶縁膜は2層構造となり、このうちの上層の絶縁膜のみで半導体層の側面をカバーする必要がある。従って、ゲート絶縁膜の合計厚さを低減することは難しい。なお、マスク層244n、244pをゲート絶縁膜として用いずに、除去することもできる。しかしながら、その場合には、マスク層酸化ケイ素層244n、244pのエッチングの際に、同じ材料からなる下地膜も大きく掘れることになる。例えば下地膜の表層部は、マスク層244n、244pの厚さと同程度以上、例えば40nm以上の厚さで掘れる。この結果、半導体層の端部において、半導体層と下地膜との段差が拡大する。このような段差をゲート絶縁膜で確実に被覆するためには、ゲート絶縁膜をさらに厚くする必要がある。これに対し、本実施形態によると、特許文献1のような2層構造のゲート絶縁膜を形成する必要がないので、ゲート絶縁膜117を、特許文献1のゲート絶縁膜よりも大幅に薄くできる。また、半導体層108のエッチング工程において、半導体層Si層108と下地膜例えば酸化ケイ素層103との間で十分なエッチング選択比を確保できる。従って、下地膜103の表層部が同時にエッチングされて、半導体層116のパターンと、その周辺の下地膜103との段差が拡大することを抑制できる。この結果、ゲート絶縁膜117で段差をより確実に被覆することが可能になるので、ゲート絶縁膜117を厚くする必要がない。このように、ゲート絶縁膜117を他工程の制約無く形成できるため、ゲート絶縁膜117を従来よりも薄膜化できる。また、ゲート絶縁膜117の厚さを、高い自由度で設定できるので、求められるデバイスに最適な厚さに設定することが可能である。ゲート絶縁膜117の厚さは、半導体層107、116の厚さ以下であることが好ましい。例えば、ゲート絶縁膜117の厚さは25nm以上50nm以下に設定されることが好ましい。これにより、各TFTの閾値電圧Vthを効果的に低減できるので、半導体装置の駆動電圧をより小さく抑えることが可能になる。ここで、p型およびn型TFTの半導体層におけるp型不純物濃度の大小関係を説明する。以下の説明では、n型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCn-e、主部のp型不純物濃度をCn-mとし、p型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCp-e、主部のp型不純物濃度をCp-mとする。なお、ここでいう主部のp型不純物濃度とは、半導体層の主部のうちチャネル領域となる領域ソースドレイン領域を除く領域のp型不純物濃度である。また、傾斜部のうち寄生トランジスタとして動作し得る部分とは、傾斜部のうちチャネル領域の縁部に位置する部分、すなわち、ゲート電極と重なっている部分を指すものとする。上述してきたように、n型TFTの寄生トランジスタがTFT特性に与える影響を抑えるためには、Cn-e>Cn-m1であることが必要である。また、n型およびp型TFTにおいて、閾値電圧を制御する目的で、半導体層にp型不純物をドープチャネルドープしてもよい。ただし、ゲート電圧Vgがゼロのときに何れのTFTもオフ状態となるように閾値電圧を調整するためには、Cn-m>Cp-m2であることが好ましい。1および2式をまとめると、下記のようになる。Cn-e>Cn-m>Cp-m3さらに、p型TFTの傾斜部のp型不純物濃度が高すぎると、p型TFTの寄生トランジスタがTFT特性に与える影響が大きくなる。これを抑制するためには、Cp-e<Cn-e4であることが好ましい。より好ましくは、Cp-e≦Cp-m5である。本実施形態を適用することにより、n型TFTの閾値電圧Vthを従来よりも大幅に低減できる。従来のn型TFTでは、ゲート絶縁膜の厚さが70nmのとき、n型TFTの閾値電圧の下限は1.3Vであった。これに対し、本実施形態では、n型半導体層の傾斜部にp型不純物を導入することによって、n型TFTの閾値電圧Vthの下限を0.8Vまで、従来よりも0.5Vも低減できる。また、ゲート絶縁膜117の厚さが40nmのとき、従来のn型TFTの閾値電圧の下限は0.9Vであるが、本実施形態では、n型TFTの閾値電圧Vthの下限を0.5Vまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば40nm以下に薄くしても、信頼性を確保できる。本実施形態の半導体装置は、各画素内に表示データを記憶するメモリ回路画像メモリを備えた表示装置に好適に適用される。画像メモリを備えた表示装置では、表示データが変わらないとデータの転送が不要のため、消費電力を極めて低くできる。このような表示装置の画像メモリとして、本実施形態における半導体装置SRAM回路あるいはDRAM回路などを用いると、表示装置の消費電力をさらに低く抑えることができる。具体的には、パネル駆動電圧を従来よりも大幅に低く例えば2V未満抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる3V駆動。このような表示装置は、例えば常時表示を行う用途にも好適に使用され得る。第2実施形態本発明による第2実施形態の半導体装置を説明する。本実施形態の半導体装置は、図1を参照しながら前述した第1実施形態の半導体装置と同様の構成を有する。また、第1実施形態と同様に、n型TFTの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、n型TFTの主部よりも高い濃度でp型不純物が導入されている。ただし、本実施形態と第1実施形態とは、製造方法が異なっている。具体的には、第1実施形態では、p型TFTの半導体層のパターニングを2回のエッチング工程で行うのに対し、本実施形態では、n型TFTの半導体層のパターニングを2回のエッチング工程で行う。このため、各TFTの傾斜部におけるp型不純物のドーピング状態は、第1実施形態の半導体装置におけるドーピング状態と異なっている。以下、本実施形態の半導体装置の製造方法の概略を説明する。図9~図12は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。また、図9~図12では、同一基板上に形成された単一のn型TFTおよび単一のp型TFTのみを図示しているが、これらのTFTは同一基板上に複数個形成されていてもよい。まず、基板1上に半導体膜を形成し、半導体膜上に、マスク膜例えばレジスト膜23、24を形成する。次いで、マスク膜23、24をマスクとして、半導体膜のパターニングを行う。これにより、図9aおよびbに示すように、基板1上に、n型TFTの活性層となる半導体層21と、p型TFTの活性層となる半導体層22とを得る。半導体層21、22は、それぞれ、マスク膜23、24で覆われた主部21m、22mと、主部21m、22mの周縁に位置し、マスク膜23、24で覆われていない傾斜部21e、22eとを有している。図示する例では、主部21m、22mの上面は略平坦であるが、表面凹凸を有していてもよい。例えば、パターニングを行う前の半導体膜の表面凹凸を保持していてもよい。なお、このとき、半導体層22は、p型TFTの活性層となるパターン最終形態に加工されているが、半導体層21は、少なくともチャネルに垂直な方向チャネル幅方向に、n型TFTの活性層となるパターン最終形態よりも大きくなるように加工されている。次に、図10aおよびbに示すように、マスク膜23、24を除去し、半導体層21の主部21mの一部を覆うマスク膜25と、半導体層22の全体を覆うマスク膜26とを新たに形成する。図示する例では、マスク膜25は、半導体層21よりもチャネル方向に長く、チャネル幅方向に短いパターンを有する。マスク膜25は、傾斜部21eのうちチャネル方向に延びる部分を露出するように配置される。なお、マスク膜25は、傾斜部21eのうち寄生トランジスタとして動作し得る部分を露出する開口部を有していればよく、マスク膜25の形状や大きさは図示する例に限定されない。続いて、図11aおよびbに示すように、マスク膜25、26をマスクとして、半導体層21のエッチングを行う。これにより、半導体層21のうちマスク膜25で覆われていない部分がエッチングされる。本実施形態では、このエッチング工程により、傾斜部21eのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部27eが形成される。このようにして、最終形態に加工された半導体層27を得る。次いで、マスク膜25、26をマスクとして、半導体層27にp型不純物例えばボロンを注入する。p型不純物は、半導体層27のマスク膜25で覆われていない部分傾斜部27eのみに選択的に導入される。半導体層27のうちマスク膜25で覆われた主部27m、および、半導体層22には、p型不純物は注入されない。この後、マスク膜25、26を除去する。これにより、図12aおよびbに示すように、得られた半導体層27では、半導体層27の傾斜部27eの一部に、主部27mよりも高い濃度でp型不純物が含まれている。図示する例では、傾斜部27eのうちチャネル方向に延びる部分のみに、主部27mよりも高い濃度でp型不純物が含まれている。傾斜部27eのうち半導体層27のチャネル幅方向に延びる部分のp型不純物濃度は、主部27mのp型不純物濃度と同程度である。一方、半導体層22では、主部22mおよび傾斜部22eのp型不純物濃度は同程度である。このようにして、半導体層27の傾斜部27eのうち少なくとも寄生トランジスタとして動作し得る部分に、半導体層27の主部27m、半導体層22の主部22m、および半導体層22の傾斜部22eよりも高い濃度でp型不純物を導入することができる。なお、図示しないが、半導体層27にp型不純物をさらに導入し、半導体層27の主部27mのp型不純物濃度を、半導体層22の主部22mのp型不純物濃度よりも高めることが好ましい。これにより、半導体層27を用いたn型TFTの電圧-電流特性を、ゲート電圧Vgが増加する方向にシフトさせることができる。よって、ゲート電圧Vgがゼロのときにn型TFTがオフ状態となるように調整できる。この後、図示しないが、半導体層27、22の上に、ゲート絶縁膜およびゲート電極を設ける。また、半導体層27の一部にn型不純物を導入して、ソースおよびドレイン領域を形成し、半導体層22の一部にp型不純物を導入して、ソースおよびドレイン領域を形成する。さらに、ソースおよびドレイン領域とそれぞれ電気的に接続されたソース電極およびドレイン電極を設ける。これにより、半導体層27を活性層とするn型TFT、および半導体層22を活性層とするp型TFTを得る。以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のTFT作製の一般的な工程は省略している。図13a~gは、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図7と同様の構成要素には同じ参照符号を付し、説明を省略する。まず、図13aに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜204を形成する。次いで、結晶質半導体膜204の上に、フォトリソグラフィにより、マスク膜レジストマスク膜205、206を形成する。これらの膜の材料や形成方法は、図7aを参照しながら前述した材料および形成方法と同様であってもよい。次いで、図13bに示すように、マスク膜205、206をマスクとして、結晶質半導体膜204を島状にエッチングする。これにより、n型TFTの活性層となる半導体層207と、p型TFTの活性層となる半導体層208とを得る。ただし、半導体層207は、n型TFTの活性層となる半導体層の最終形態よりもチャネル幅方向に大きいパターンを有している。また、ここでは、半導体層207、208の厚さを例えば50nmとする。この後、図13cに示すように、マスク膜205、206を除去し、半導体層207の一部を覆うマスク膜209と、半導体層208の全体を覆うマスク膜210とを新たに形成する。マスク膜209は、半導体層207の傾斜部207eのうち寄生トランジスタとして動作し得る部分が露出されるように配置されればよい。従って、半導体層207の傾斜部207eの全体を露出するように配置されてもよいし、図10bを参照しながら前述したように、傾斜部207eのうちチャネル方向に延びる部分のみを露出するように配置されてもよい。次いで、図13dに示すように、マスク膜209、210をマスクとして、半導体層207のエッチングを行う。これにより、p型TFTの活性層となる半導体層211を得る。本実施形態では、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層207のエッチングを行う。このエッチング工程では、半導体層Si層207と、下地膜103の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜103のうち、半導体層207にもマスク膜209、210にも覆われていない部分が掘れてしまうことを防止できる。この状態で、図13eに示すように、マスク膜209、210の上方から低濃度でp型不純物212をドープする。ここでは、p型不純物212としてボロンを用いる。このときのボロン212の注入条件として、例えば加速電圧を5~20kVとし、ドーズ量を5×1011~1×1013cm2とする。これにより、半導体層211のうちマスク膜209からはみ出ている部分傾斜部211eのみにp型不純物212が選択的に注入される。半導体層211のうちマスク膜209で覆われている部分主部211m、および半導体層208にはp型不純物212は注入されない。次いで、マスク膜209、210を除去する。このようにして、図13fに示すように、傾斜部のドーピング状態の異なる半導体層211、208が得られる。この後、図13gに示すように、ゲート絶縁膜117、ゲート電極膜118、ソースドレイン領域、層間絶縁膜119および120、ソースおよびドレイン電極、樹脂層121、画素電極膜122を形成する。これらの膜および領域は、図7gを参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。なお、図13に示すプロセスにおいて、必要に応じて、n型TFTとp型TFTとの閾値電圧Vthを個別に制御するために、各TFTの半導体層211、208の主部にp型不純物をドーピングチャネルドープしてもよい。このとき、半導体層211、208の何れか一方に選択的にチャネルドープを行ったり、あるいは、別々にチャネルドープを行うことにより、これらの半導体層211、208の主部のp型不純物濃度を異ならせてもよい。本実施形態によると、第1実施形態と同様の効果が得られる。すなわち、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。また、本実施形態の製造方法によると、半導体膜のパターニングを2回に分けて行うことにより、n型TFTとp型TFTとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、n型TFTおよびp型TFTの半導体層をそれぞれ作り分けることが可能になる。さらに、第1実施形態と同様に、例えば特許文献1に記載された方法と比べて、ゲート絶縁膜117を薄くできるので、閾値電圧Vthを効果的に低減できる。ゲート絶縁膜117の厚さの好ましい範囲は、第1実施形態で説明した範囲と同じである。本実施形態を適用することにより、n型TFTの閾値電圧Vthを従来よりも大幅に低減できる。従来のn型TFTでは、ゲート絶縁膜の厚さが70nmのとき、n型TFTの閾値電圧の下限は1.3Vであった。これに対し、本実施形態では、n型半導体層の傾斜部にp型不純物を導入することによって、n型TFTの閾値電圧Vthの下限を0.8Vまで、従来よりも0.5Vも低減できる。また、ゲート絶縁膜117の厚さが40nmのとき、従来のn型TFTの閾値電圧の下限は0.9Vであるが、本実施形態では、n型TFTの閾値電圧Vthの下限を0.5Vまで低減できる。さらに、本実施形態によると、ゲート絶縁膜を例えば40nm以下に薄くしても、信頼性を確保できる。本実施形態の半導体装置は、第1実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路画像メモリを備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。例えば、本実施形態の半導体装置をメモリ回路に適用すると、パネル駆動電圧を従来よりも大幅に低く例えば2V未満抑えることが可能となる。この結果、例えば、昇圧回路を設けることなく、ボタン電池等によって駆動させることが可能となる3V駆動。第3実施形態本発明による第3実施形態の半導体装置を説明する。本実施形態では、n型およびp型TFTの半導体層が、ソースドレイン領域の幅よりもチャネル幅の小さいパターンいわゆるドッグボーンパターンを有する点で、前述の実施形態と異なっている。前述の実施形態では、n型およびp型TFTの活性層となる島状半導体層が、長方形のパターンを有している。しかし、実際の回路、特に画素に内蔵されるSRAM回路やDRAM回路などのメモリ回路においては、チャネル幅の小さいパターンを有する島状半導体層が多く使用される。この場合、島状半導体層のうちコンタクトホールを形成する領域のチャネル幅方向の幅よりも、チャネル領域の幅チャネル幅Wの方が小さくなる。すなわち、半導体層のパターンは、ソース領域とドレイン領域との間に、くびれ部を有する。くびれ部とは、その幅が他の部分の幅よりも狭くなっている部分を指す。本明細書では、くびれ部を有するパターンを、ドッグボーンパターンと称する。図14aは、本実施形態の半導体装置におけるn型TFTおよびp型TFTの模式的な平面図である。図14bは、図14aの平面図に示すIV-IV’線に沿った断面図である。図14cおよびdは、それぞれ、図14aの平面図に示すV-V’線およびVI-VI’線に沿った断面図である。V-V’線およびVI-VI’線はチャネル方向に垂直であり、IV-IV’線はチャネル方向に平行である。簡単のため、図1a~dと同様の構成要素には同じ参照符号を付し、説明を省略する。本実施形態の半導体装置は、n型TFT300およびp型TFT400を備えている。n型TFT300は、ソースドレイン領域と、その間に位置するチャネル領域とを含む半導体層31を有している。ソースおよびドレイン領域は、コンタクト部9n、10nを介して、半導体層31の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層31の上には、チャネル領域と重なるようにゲート電極Gnが設けられている。また、基板1の上方から見て、半導体層31のパターンは、ソース領域とドレイン領域との間にくびれ部32を有している図14a。くびれ部32のチャネル幅方向の幅は、ソースおよびドレイン領域のチャネル幅方向の最大幅よりも小さい。チャネル領域は、くびれ部32に形成されている。p型TFT400も、n型TFT300と同様に、ソースドレイン領域と、その間に位置するチャネル領域とを含む半導体層35を有している。ソースおよびドレイン領域は、コンタクト部9p、10pを介して、半導体層35の上方にあるソース電極およびドレイン電極にそれぞれ接続されている。半導体層35の上には、チャネル領域と重なるようにゲート電極Gpが設けられている。基板1の上方から見て、半導体層35のパターンは、ソース領域とドレイン領域との間にくびれ部36を有している。チャネル領域は、くびれ部36に形成されている。n型TFT300およびp型TFT400の半導体層31、35では、くびれ部32、36の幅がチャネル幅Wとなる。本実施形態の半導体装置を、例えば画素に内蔵されるメモリ回路に用いる場合には、消費電流の抑制に対しオフ動作時のリーク電流を最小限に抑えるためにチャネル幅Wを小さく抑えることが好ましい。チャネル幅Wは、例えば3~4μm程度である。一方、ソースドレイン領域のうちコンタクト部が配置される領域のチャネル幅方向の幅は、コンタクトホールの幅例えば4μmよりも大きく、例えば8μmである。本実施形態でも、半導体層31、35は、それぞれ、傾斜部31e、35eと、主部31m、35mとを有している。n型TFT300において、傾斜部31eのうち少なくともゲート電極Gnと重なっている部分には、半導体層31の主部31m、半導体層35の主部35mよりも高い濃度でp型不純物が導入されている。図示する例では、傾斜部31eの全体に、そのような高濃度でp型不純物が導入されている。一方、半導体層35の傾斜部35eのうちゲート電極Gpと重なっている部分のp型不純物濃度は、傾斜部31eのp型不純物濃度よりも低い。図示する例では、半導体層35の傾斜部35eのうちくびれ部に位置する部分のp型不純物濃度は、傾斜部31eのp型不純物よりも低い。傾斜部35eのうちくびれ部に位置する部分のp型不純物濃度は、例えば主部35mのp型不純物濃度と同程度であってもよい。なお、半導体層35の傾斜部35eのうち、ゲート電極Gpと重なっていない部分には、半導体層31の傾斜部31eと同程度の高い濃度でp型不純物が導入されていてもよい。例えば、半導体層35のうちくびれ部36の縁部に位置しない部分に高濃度でp型不純物が導入されても、この部分は寄生トランジスタとして動作しないため、TFT特性に影響を与えない。なお、本実施形態における半導体層31、35のドーピング状態は、上記の状態に限定されない。本実施形態では、n型TFT300において、半導体層31の傾斜部31eのうち少なくともゲート電極Gnと重なる部分チャネル領域の縁部に位置する部分、すなわち寄生トランジスタとして動作し得る部分のp型不純物濃度Cn-eが、主部31m、35mのp型不純物濃度Cn-m、Cp-mよりも高ければよい。また、p型TFT400においては、半導体層35の傾斜部35eのうち少なくともゲート電極Gpと重なる部分、すなわち寄生トランジスタとして動作し得る部分のp型不純物濃度Cp-eが、上記濃度Cn-eよりも低ければよい。本実施形態でも、前述の実施形態と同様に、n型TFT300およびp型TFT400の何れにおいても、傾斜部31e、35eの特性寄生トランジスタの特性がTFT特性に与える影響を抑制できる。従って、ゲート電圧Vgがゼロのときに何れもTFTもオフ状態にすることが容易となる。また、プロセス条件を調整することにより、これらのTFTの駆動電圧を低く抑えることが可能になる。次に、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図2~図7を参照しながら前述した第1実施形態の製造方法と同様に、2回のエッチング工程によって、p型TFTの半導体層のパターニングを行う。ただし、第1実施形態では、2回目のエッチング工程で、p型TFTの半導体層の両端部を除去したが、本実施形態では、2回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。図15~図20は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。図15~図20では、同一基板上に形成された単一のn型TFTおよび単一のp型TFTのみを図示しているが、これらのTFTは同一基板上に複数個形成されていてもよい。まず、図15aおよびbに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜304を形成する。次いで、結晶質半導体膜304の上に、フォトリソグラフィにより、マスク膜レジストマスク膜305、306を形成する。これらの膜の材料や形成方法は、図7aを参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜305は、ドッグボーンパターンを有し、マスク膜306は、長方形パターンを有する。次いで、図16aおよびbに示すように、マスク膜305、306をマスクとして、結晶質半導体膜304を島状にエッチングする。これにより、n型TFTの活性層となる半導体層307と、p型TFTの活性層となる半導体層308とを得る。半導体層307はドッグボーンパターンを有し、半導体層308は長方形パターンを有する。半導体層308のうちチャネル領域となる領域の幅は、p型TFTの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層307、308の厚さを例えば50nmとする。この状態で、図17aおよびbに示すように、マスク膜305、306の上方から低濃度でp型不純物309をドープする。ここでは、p型不純物309としてボロンを用いる。ボロンの注入条件は、例えば図7cを参照しながら前述した条件と同じであってもよい。これにより、半導体層307、308のうちマスク膜305、306からはみ出ている部分傾斜部307e、308eのみにp型不純物309が注入される。半導体層307、308のうちマスク膜305、306で覆われている部分主部307m、308mにはp型不純物309は注入されない。続いて、図18aおよびbに示すように、マスク膜305、306を除去した後、半導体層307、308の上に、新たにマスク膜311を形成する。半導体層307の全体はマスク膜311で覆われる。また、半導体層308のうちチャネル領域となる領域の周縁に位置する部分のみがマスク膜311から露呈する。なお、マスク膜311のパターンは特に限定されない。マスク膜311は、半導体層308の傾斜部308eのうち寄生トランジスタとして動作し得る部分と、主部308mのうち寄生トランジスタとして動作し得る部分の近傍に位置する部分とが露出されるように配置されればよい。この後、図19aおよびbに示すように、マスク膜311をマスクとして、半導体層308のエッチングを行う。これにより、p型TFTの活性層となる半導体層312を得る。このエッチングによって、半導体層308のうち、p型不純物が注入された傾斜部308eの一部少なくとも寄生トランジスタとして動作し得る部分が除去され、くびれ部が形成される。従って、得られた半導体層312は、ドッグボーンパターンを有している。本実施形態でも、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層308のエッチングを行う。このエッチング工程では、半導体層Si層308と、下地膜103の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜103のうち、半導体層308にもマスク膜311にも覆われていない部分が掘れてしまうことを防止できる。次いで、マスク膜311を除去する。このようにして、図20aおよびbに示すように、傾斜部のドーピング状態の異なる半導体層307、312が得られる。半導体層307では、傾斜部307eの全体に、主部307mおよび半導体層312よりも高い濃度でp型不純物が導入されている。半導体層312では、傾斜部312eのうちくびれ部に位置する部分のp型不純物濃度は、主部312mのp型不純物濃度と略等しい。また、傾斜部312eのうちくびれ部以外に位置する部分には、主部307mおよび半導体層312よりも高い濃度でp型不純物が導入されている。図示する状態では、傾斜部312eのうちくびれ部以外に位置する部分のp型不純物濃度は、半導体層307の傾斜部307eのp型不純物濃度と略等しいが、この工程の後、半導体層307の全体にさらにp型不純物を導入して、閾値電圧を調整してもよい。この後、図示しないが、図7gを参照しながら前述した方法と同様の方法で、n型およびp型TFTを完成させる。本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。また、本実施形態の製造方法によると、半導体膜のパターニングを2回に分けて行うことにより、n型TFTとp型TFTとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、n型TFTおよびp型TFTの半導体層をそれぞれ作り分けることが可能になる。さらに、第1実施形態と同様に、例えば特許文献1に記載された方法と比べて、ゲート絶縁膜117を薄くできるので、閾値電圧Vthを効果的に低減できる。ゲート絶縁膜117の厚さの好ましい範囲は、第1実施形態で説明した範囲と同じである。本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。さらに、本実施形態によると、第1実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。図21a~cは、それぞれ、第1実施形態の半導体装置の製造工程を示す平面図であり、図22a~cは、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。第1の実施形態では、図21aに示すように、マスク膜13およびマスク膜14を隣接して配置する。このとき、マスク膜13とマスク膜14との間隔レジスト間の最小スペース幅S1は、露光機の能力で決まる。S1は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、S1は最小線幅であることが望ましく、一般的な3μmステッパを使用する場合には、S1は3μmとなる。この後、図21bに示すように、マスク膜13、14を除去して、新たなマスク膜18、19を形成する。このときも、マスク膜18とマスク膜19との間の間隔S2は、露光機の最小線幅例えば3μm以上となるように設計される。この結果、図21cに示すように、n型TFTの半導体層の主部11mと、p型TFTの半導体層の主部20mとの間隔S3は、例えば4.5μm以上となる。一方、本実施形態では、図22aに示すように、ドッグボーンパターンを有するマスク膜305と、長方形パターンを有するマスク膜306とを隣接して配置する。マスク膜305とマスク膜306との間隔S1は、露光機の最小線幅3μm以上となるように設計される。この後、図22bに示すように、マスク膜305、306を除去して、新たなマスク膜311を形成する。本実施形態では、マスク膜311に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜311を設計できる。この結果、図22cに示すように、n型TFTの主部307mとp型TFTの主部312mとの間隔はS1のまま例えば3μmである。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。本実施形態の半導体装置は、第1実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路画像メモリを備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するTFTの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。第4実施形態本発明による第4実施形態の半導体装置を説明する。本実施形態の半導体装置は、図14を参照しながら前述した第3実施形態の半導体装置と同様の構成を有する。本実施形態でも、n型TFTの半導体層の傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、n型TFTの主部およびp型TFTの主部よりも高い濃度でp型不純物が導入されている。ただし、本実施形態と第3実施形態とは、製造方法が異なっている。具体的には、第3実施形態では、p型TFTの半導体層のパターニングを2回のエッチング工程で行うのに対し、本実施形態では、n型TFTの半導体層のパターニングを2回のエッチング工程で行う。このため、各TFTの傾斜部におけるp型不純物のドーピング状態は、第3実施形態の半導体装置におけるドーピング状態と異なっている。以下、本実施形態の半導体装置の製造方法の一例を説明する。本実施形態の製造方法は、図9~図13を参照しながら前述した第2実施形態の製造方法と同様に、2回のエッチング工程によって、n型TFTの半導体層のパターニングを行う。ただし、第2実施形態では、2回目のエッチング工程で、n型TFTの半導体層の両端部を除去したが、本実施形態では、2回目のエッチング工程で、長方形パターンを有する半導体層に、くびれ部を形成する。図23~図28は、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。図23~図28では、同一基板上に形成された単一のn型TFTおよび単一のp型TFTのみを図示しているが、これらのTFTは同一基板上に複数個形成されていてもよい。まず、図23aおよびbに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜404を形成する。次いで、結晶質半導体膜404の上に、フォトリソグラフィにより、マスク膜レジストマスク膜405、406を形成する。これらの膜の材料や形成方法は、図7aを参照しながら前述した材料および形成方法と同様であってもよい。ただし、本実施形態では、マスク膜406は、ドッグボーンパターンを有し、マスク膜405は、長方形パターンを有する。次いで、図24aおよびbに示すように、マスク膜405、406をマスクとして、結晶質半導体膜404を島状にエッチングする。これにより、n型TFTの活性層となる半導体層407と、p型TFTの活性層となる半導体層408とを得る。この後、マスク膜405、406を除去する。半導体層408はドッグボーンパターンを有し、半導体層407は長方形パターンを有する。半導体層407のうちチャネル領域となる領域の幅は、p型TFTの半導体層の最終形態のチャネル幅よりも大きい。また、ここでは、半導体層407、408の厚さを例えば40nmとする。続いて、図25aおよびbに示すように、半導体層407、408の上に、新たにマスク膜409を形成する。半導体層408の全体はマスク膜409に覆われる。また、半導体層407のうちチャネル領域となる領域の周縁に位置する部分のみがマスク409から露呈する。なお、マスク膜409のパターンは特に限定されない。マスク膜409は、半導体層407の傾斜部407eのうち寄生トランジスタとして動作し得る部分と、主部407mのうち上記部分の近傍に位置する部分とが露出されるように配置されればよい。この後、図26aおよびbに示すように、マスク膜409をマスクとして、半導体層407のエッチングを行う。これにより、n型TFTの活性層となる半導体層410を得る。このエッチングによって、半導体層407の傾斜部407eの一部が除去され、くびれ部が形成される。得られた半導体層410は、ドッグボーンパターンを有している。本実施形態でも、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層407のエッチングを行う。このエッチング工程では、半導体層Si層407と、下地膜103の酸化ケイ素層との間でエッチング選択比を確保できるので、下地膜103のうち、半導体層407にもマスク膜409にも覆われていない部分が掘れてしまうことを防止できる。この状態で、図27aおよびbに示すように、マスク膜409の上方から低濃度でp型不純物411をドープする。ここでは、p型不純物411としてボロンを用いる。ボロンの注入条件は、例えば図7cを参照しながら前述した条件と同じであってもよい。これにより、半導体層410のうちマスク膜409から露出している部分、すなわち半導体層410の傾斜部410eのうちくびれ部の周縁に位置する部分のみに、p型不純物411が注入される。半導体層410のうちマスク膜409で覆われている部分主部410m、および、半導体層408の全体にはp型不純物411は注入されない。次いで、マスク膜409を除去する。このようにして、図28aおよびbに示すように、傾斜部のドーピング状態の異なる半導体層410、408が得られる。本実施形態では、半導体層410において、傾斜部410eのうちくびれ部に位置する部分には、主部410mおよび主部408mよりも高い濃度でp型不純物が導入されている。傾斜部410eのうちくびれ部以外に位置する部分のp型不純物濃度は、半導体層410の主部410mのp型不純物濃度と略等しい。一方、半導体層408においては、傾斜部408eのp型不純物濃度と主部408mのp型不純物濃度とは略等しい。なお、本実施形態でも、この工程の後に、半導体層410のみにp型不純物をさらに導入して、閾値電圧を制御してもよい。この後、図示しないが、図7gを参照しながら前述した方法と同様の方法で、n型およびp型TFTを完成させる。本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。また、本実施形態の製造方法によると、半導体膜のパターニングを2回に分けて行うことにより、n型TFTとp型TFTとの間で、半導体層の傾斜部のドーピング状態を互いに異ならせることができる。従って、製造工程を複雑にすることなく、n型TFTおよびp型TFTの半導体層をそれぞれ作り分けることが可能になる。さらに、第1実施形態と同様に、例えば特許文献1に記載された方法と比べて、ゲート絶縁膜117を薄くできるので、閾値電圧Vthを効果的に低減できる。ゲート絶縁膜117の厚さの好ましい範囲は、第1実施形態で説明した範囲と同じである。本実施形態を適用することにより、半導体装置の信頼性を確保しつつ、駆動電圧を低く抑えることができる。さらに、本実施形態によると、第2実施形態よりも効率的に素子を集積化できるというメリットがある。従って、回路面積を小さくすることが可能になる。この理由を、図面を参照しながら説明する。図29a~cは、それぞれ、第2実施形態の半導体装置の製造工程を示す平面図であり、図30a~cは、それぞれ、本実施形態の半導体装置の製造工程を示す平面図である。第2の実施形態では、図29aに示すように、マスク膜23およびマスク膜24を隣接して配置する。このとき、マスク膜23とマスク膜24との間隔レジスト間の最小スペース幅S1は、露光機の能力で決まる。S1は、露光機の最小線幅以上となるように設計される。回路面積を縮小するためには、S1は最小線幅であることが望ましく、一般的な3μmステッパを使用する場合には、S1は3μmとなる。この後、図29bに示すように、マスク膜23、24を除去して、新たなマスク膜25、26を形成する。このときも、マスク膜25およびマスク膜26の間の間隔S2は、露光機の最小線幅例えば3μm以上となるように設計される。この結果、図29cに示すように、n型TFTの半導体層の主部27mと、p型TFTの半導体層の主部22mとの間隔S3は、例えば4.5μm以上となる。一方、本実施形態では、図30aに示すように、ドッグボーンパターンを有するマスク膜405と、長方形パターンを有するマスク膜406とを隣接して配置する。マスク膜405とマスク膜406との間隔S1は、露光機の最小線幅3μm以上となるように設計される。この後、図30bに示すように、マスク膜405、406を除去して、新たなマスク膜409を形成する。本実施形態では、マスク膜409に開口部を設けるだけであり、露光機の最小線幅による制約を受けずに、マスク膜409を設計できる。この結果、図30cに示すように、n型TFTの半導体層の主部410mとp型TFTの半導体層の主部408mとの間隔はS1のまま例えば3μmである。従って、素子間隔を小さくできるので、素子間隔の縮小、回路面積の縮小および高集積化を図ることができる。本実施形態の半導体装置は、第2実施形態の半導体装置と同様に、各画素内に表示データを記憶するメモリ回路画像メモリを備えた表示装置に好適に適用され、表示装置の消費電力をさらに低く抑えることができる。また、画像の高精細化のためには、一画素内のメモリ回路の面積をより小さくすることが要求される。このため、本実施形態を適用すると、隣接するTFTの半導体層の間隔を狭くできるので、メモリ回路の面積をより効果的に低減できる。第5実施形態本発明による第5実施形態の半導体装置を説明する。本実施形態の半導体装置は、図1を参照しながら前述した第1実施形態の半導体装置と同様の構成を有する。また、第1実施形態と同様に、n型TFTの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、p型TFTの主部よりも高い濃度でp型不純物が導入されている。本実施形態と第1実施形態とは、製造方法が異なっている。本実施形態でも、半導体層のパターニングを2回のエッチング工程によって行うが、2回目の半導体層のエッチング工程で使用するマスクを、グレートーンマスクを用いてハーフ露光を行うことによって形成する。これにより、製造工程数を大幅に増加させることなく、n型TFTのチャネル領域に選択的にp型不純物をドープチャネルドープすることができる。この結果、p型TFTおよびn型TFTの閾値電圧Vthを別個に制御できるので、回路特性をより安定化できる。以下、本実施形態の半導体装置の製造方法の概略を説明する。図31~図34Aは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。まず、基板1上に半導体膜を形成し、半導体膜上に、マスク膜例えばレジスト膜51、52を形成する。次いで、マスク膜51、52をマスクとして、半導体膜のパターニングを行う。これにより、図31aおよびbに示すように、基板1上に、n型TFTの活性層となる半導体層53と、p型TFTの活性層となる半導体層54とを得る。半導体層53、54は、それぞれ、マスク膜51またはマスク膜52で覆われた主部53m、54mと、主部53m、54mの周縁に位置し、マスク膜51、52で覆われていない傾斜部53e、54eとを有している。なお、このとき、半導体層53は、n型TFTの活性層となるパターン最終形態に加工されているが、半導体層54は、少なくともチャネルに垂直な方向チャネル幅方向に、p型TFTの活性層となるパターン最終形態よりも大きくなるように加工されている。この状態で、マスク膜51、52の上方から、半導体層53、54にp型不純物例えばボロン65を注入する。これにより、半導体層53、54のうちマスク膜51、52からはみ出している部分傾斜部53e、54eのみに、p型不純物65が導入される。この後、マスク膜51、52を除去する。次いで、基板1の上にレジスト膜図示せずを塗布し、図32aおよびbに示すように、基板1の上方に、半透光部グレートーン部57と遮光部58とを有するグレートーンマスク59を配置する。グレートーンマスク59は、半透光部57が半導体層53の上方に位置し、遮光部58が半導体層54の上方に位置するように配置される。次いで、グレートーンマスク59を用いてレジスト膜を露光し、半導体層53の全体を覆うマスク膜55と、半導体層54の一部を覆うマスク膜56とを形成する。本実施形態では、レジスト膜のうち半導体層53の上方に位置する部分は半露光されるため、半導体層53を覆うマスク膜55は、半導体層54の上方に形成されるマスク膜56よりも薄くなる。また、マスク膜56は、半導体層54の傾斜部54eのうちチャネル方向に延びる部分を露出するように配置される。この後、図33aおよびbに示すように、マスク膜55、56をマスクとして、半導体層54のエッチングを行う。これにより、半導体層54のうちマスク膜56で覆われていない部分がエッチングされる。従って、p型不純物が注入された傾斜部54eのうちチャネル方向に延びている部分がエッチングされて、新たに傾斜部が形成される。このようにして、最終形態に加工された半導体層60が得られる。続いて、図34Aaおよびbに示すように、アッシングによりマスク膜55、56のレジストを削り、マスク膜55を除去する。一方、マスク膜55よりも厚いマスク膜56は、アッシングにより薄膜化されて、マスク膜61として残る。この状態で、マスク膜61の上方から、半導体層53、60にp型不純物ボロン62を低濃度でドープする。これにより、n型TFTの半導体層53の主部53mおよび傾斜部53eのみにp型不純物62が注入される。従って、p型TFTとは別個にn型TFTの閾値電圧Vthを選択的に制御できる。なお、傾斜部53eには、図32に示すドープ工程および本工程で、2回にわたってp型不純物が低濃度で注入されるので、そのp型不純物濃度はさらに高められる。一方、p型TFTの半導体層60のうちマスク膜61で覆われていない部分傾斜部60eにもp型不純物が注入される。しかしながら、傾斜部60eのp型不純物濃度は、n型TFTの傾斜部53eのp型不純物濃度よりも低く、TFTの動作上問題とならない。すなわち、傾斜部60eの電圧-電流特性は、p型TFTの特性に影響を与えるほど顕在化しない。この後、マスク膜61を除去する。このようにして得られた半導体層53、60を図34Bに示す。この後、例えば図7gを参照しながら前述した方法と同様の方法で、半導体層53、60を用いて、n型TFTおよびp型TFTをそれぞれ完成させる。本実施形態によると、各TFTの半導体層のp型不純物濃度の大小関係は次のようになる。n型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCn-e、主部のp型不純物濃度をCn-mとし、p型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCp-e、主部のp型不純物濃度をCp-mとすると、Cn-e>Cn-m=Cp-e>Cp-m6となる。主部のp型不純物濃度とは、半導体層の主部のうちチャネル領域となる領域ソースドレイン領域を除く領域のp型不純物濃度である。式6の関係は、前述した式3および4を何れも満足する。従って、各TFTの閾値電圧Vthをそれぞれ最適な値に制御することが可能である。上記方法では、図2~図7を参照しながら前述した第1実施形態の方法に、グレートーンマスクを適用しているが、図15~図20を参照しながら前述した第3実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、グレートーンマスクを用いて、2回目の半導体層のエッチング工程において、n型TFTを覆うマスク膜を除去し、かつp型TFTの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、n型TFTの半導体層に対して選択的にチャネルドープを行うことが可能になる。以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のTFT作製の一般的な工程は省略している。図35a~dおよび図36e~hは、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図7と同様の構成要素には同じ参照符号を付し、説明を省略する。まず、図35aに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜504を形成する。次いで、結晶質半導体膜504の上に、フォトリソグラフィにより、マスク膜レジストマスク膜505、506を形成する。これらの膜の材料や形成方法は、図7aを参照しながら前述した材料および形成方法と同様であってもよい。次いで、図35bに示すように、マスク膜505、506をマスクとして、結晶質半導体膜504を島状にエッチングする。これにより、n型TFTの活性層となる半導体層507と、p型TFTの活性層となる半導体層508とを得る。半導体層507、508は、例えば長方形パターンを有している。半導体層507は、n型TFTの半導体層の最終形態と同じパターンを有している。一方、半導体層508は、p型TFTの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層507、508の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層507はドッグボーンパターンを有し、半導体層508は長方形パターンを有していてもよい。この状態で、図35cに示すように、マスク膜505、506の上方から低濃度でp型不純物509をドープする。ここでは、p型不純物509としてボロンを用いる。ボロンの注入条件は、例えば図7cを参照しながら前述した条件と同じであってもよい。これにより、半導体層507、508のうちマスク膜505、506からはみ出ている部分傾斜部507e、508eのみにp型不純物509が注入される。この後、マスク膜505、506を除去する。続いて、半導体層507、508を覆うように、新たにレジスト本実施形態ではポジ型レジストを塗布し、図35dに示すように、グレートーンマスク512を用いてレジストを露光する。本実施形態では、グレートーンマスク512は、半透光部グレートーン部513と、遮光部100マスク部514とを有している。レジストのうち半導体層507の上方に位置する部分は、グレートーン部513を介して露光されるのでハーフ露光、薄くなる。これに対し、レジストのうち半導体層508の上方に位置する部分は100マスク部514によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。この露光により、半導体層507の全体を覆うマスク膜516と、半導体層508の一部を覆い、かつ、マスク膜516よりも厚いマスク膜517とを形成する。本実施形態では、マスク膜517は、半導体層508よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層508の傾斜部508eのうちチャネル方向に延びる部分チャネル領域となる領域の周縁に位置する部分を露出するように配置される。なお、マスク膜517は、図18aに示すように、半導体層508のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。この後、図36eに示すように、マスク膜516、517をマスクとして、半導体層508のエッチングを行う。ここでは、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層508のエッチングを行う。これにより、p型TFTの活性層となる半導体層518を得る。このエッチングによって、半導体層508のうち、p型不純物が注入された傾斜部508eの一部ここではチャネル方向に延びている部分が除去される。なお、マスク膜517が図18aに示すようなパターンを有する場合には、半導体層518のパターンは、ドッグボーンパターンとなる。次いで、図36fに示すように、アッシング酸素プラズマ処理を行い、レジストからなるマスク膜516、517を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜516を除去し、かつ、マスク膜517を薄膜化した状態マスク膜519で残す。この状態で、マスク膜519の上方から、低濃度でp型不純物520を半導体層507、518にドープする。ボロンの注入条件は、例えば図35cで示す1回目のボロンの注入条件と同じであってもよい。あるいは、所望の閾値電圧を得るために、1回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層507の全体に、低濃度でp型不純物520が注入される。一方、半導体層518では、マスク膜519よりもはみ出している部分傾斜部518eのみに、p型不純物520が注入される。このように、本実施形態によると、半導体層507の傾斜部507eに対し、p型不純物の注入が2回行われる。従って、半導体層507の傾斜部507eのp型不純物濃度は、半導体層507の主部507m、半導体層518の主部518mおよび傾斜部518eのp型不純物濃度よりも高くなる。次いで、マスク膜519を除去する。このようにして、図36gに示すように、傾斜部のドーピング状態の異なる半導体層507、518が得られる。この後、図36hに示すように、ゲート絶縁膜117、ゲート電極膜118、ソースドレイン領域、層間絶縁膜119および120、ソースおよびドレイン電極、樹脂層121、画素電極膜122を形成する。これらの膜および領域は、図7gを参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、n型TFTおよびp型TFTを完成させる。本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。また、本実施形態の製造方法によると、製造工程数を増大させることなく、p型TFTおよびn型TFTの閾値電圧Vthを個別に制御することができる。このため、これらのTFTを何れも、ゲート電圧Vgがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。より具体的には、n型TFTの半導体層にp型不純物を選択的に注入することにより、n型TFTの半導体層の主部のp型不純物濃度Cn-mをp型TFTの半導体層の主部のp型不純物濃度Cp-mよりも大きくできる。この結果、n型TFTとp型TFTとがVg=0VでOFF状態を両立できるVg電圧の値の範囲を拡大することができる。なお、従来は、n型TFTの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、p型TFTの半導体層のパターニング2回目のパターニングで使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成することにより、半導体層のパターニングとチャネルドープとを1枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を1工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。また、本実施形態を第3実施形態の製造方法に適用すると、上記の効果に加えて、第3実施形態と同様に、回路面積をより縮小できる効果が得られる。第6実施形態本発明による第6実施形態の半導体装置を説明する。本実施形態の半導体装置は、図1を参照しながら前述した第1実施形態の半導体装置と同様の構成を有する。また、第1実施形態と同様に、n型TFTの傾斜部のうち、少なくとも寄生トランジスタとして動作し得る部分には、p型TFTの主部よりも高い濃度でp型不純物が導入されている。本実施形態では、前述の第5実施形態と同様に、グレートーンマスクによるハーフ露光を利用する。ただし、第5実施形態では、第1または第3実施形態の方法に、ハーフ露光によるマスク形成を適用するのに対し、本実施形態では、第2または第4実施形態の方法に、ハーフ露光によるマスク形成を適用する。すなわち、2回目の半導体層のエッチング工程で使用するマスク膜を、グレートーンマスクを用いたハーフ露光によって形成する。これにより、製造工程数を大幅に増加させることなく、n型TFTのチャネル領域に選択的にp型不純物をドープチャネルドープすることができる。この結果、p型TFTおよびn型TFTの閾値電圧Vthを個別に制御できるので、回路特性をより安定化できる。以下、本実施形態の半導体装置の製造方法の概略を説明する。図37~図41Aは、本実施形態の半導体装置の製造方法の概略を説明するための模式図である。各図のaは平面図であり、bは、aの平面図に示すA-A’線に沿った断面図である。A-A’線はチャネル幅方向と平行である。まず、基板1上に半導体膜を形成し、半導体膜上に、マスク膜例えばレジスト膜71、72を形成する。次いで、マスク膜71、72をマスクとして、半導体膜のパターニングを行う。これにより、図37aおよびbに示すように、基板1上に、n型TFTの活性層となる半導体層73と、p型TFTの活性層となる半導体層74とを得る。なお、このとき、半導体層74は、p型TFTの活性層となるパターン最終形態に加工されているが、半導体層73は、n型TFTの活性層となるパターン最終形態よりもチャネル幅方向に大きいパターンに加工されている。この後、マスク膜71、72を除去する。次いで、基板1の上にレジスト膜図示せずを塗布し、図38aおよびbに示すように、基板1の上方に、半透光部グレートーン部76と遮光部77とを有するグレートーンマスク75を配置する。グレートーンマスク75は、半透光部76が半導体層73の上方に位置し、遮光部77が半導体層74の上方に位置するように配置される。グレートーンマスク75を用いてレジスト膜を露光すると、半導体層73の一部を覆うマスク膜78と、半導体層74の全体を覆うマスク膜79とが形成される。本実施形態では、レジスト膜のうち半導体層73の上方に位置する部分は半露光されるため、半導体層73を覆うマスク膜78は、半導体層74の上方に形成されるマスク膜79よりも薄くなる。また、マスク膜78は、半導体層73の傾斜部のうちチャネル方向に延びる部分を露出するように配置される。この後、図39aおよびbに示すように、マスク膜78、79をマスクとして、半導体層73のエッチングを行う。これにより、半導体層73のうちマスク膜78で覆われていない部分がエッチングされる。このようにして、最終形態に加工された半導体層81が得られる。この状態で、図40aおよびbに示すように、マスク膜78、79の上方から、半導体層81にp型不純物例えばボロン82を注入する。これにより、半導体層81のうちマスク膜78からはみ出している部分傾斜部81eのみに、p型不純物82が注入される。半導体層81のうちマスク膜78で覆われている部分主部81mには、p型不純物82は注入されない。また、半導体層74の全体はマスク膜79で覆われているため、半導体層74にもp型不純物82は注入されない。続いて、図41Aaおよびbに示すように、アッシングによりマスク膜78、79のレジストを削り、マスク膜78を除去する。一方、マスク膜78よりも厚いマスク膜79は、アッシングにより薄膜化されて、マスク膜83として残る。この状態で、マスク膜83の上方から、半導体層81、74にp型不純物ボロン84を低濃度でドープする。これにより、n型TFTの半導体層81の主部81mおよび傾斜部81eにp型不純物84が注入されるので、p型TFTとは別個にn型TFTの閾値電圧Vthを選択的に制御できる。なお、傾斜部84eには、図40に示すドープ工程および本工程で、2回にわたってp型不純物が低濃度で注入されるので、そのp型不純物濃度はさらに高められる。一方、p型TFTの半導体層74はマスク膜83で覆われているので、半導体層74にはp型不純物84が注入されない。この後、マスク膜83を除去する。このようにして得られた半導体層81、74を図41Bに示す。この後、例えば図7gを参照しながら前述した方法と同様の方法で、半導体層81、74を用いて、n型TFTおよびp型TFTをそれぞれ完成させる。本実施形態によると、各TFTの半導体層のp型不純物濃度の大小関係は次のようになる。n型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCn-e、主部のp型不純物濃度をCn-mとし、p型TFTの半導体層において、傾斜部のうち寄生トランジスタとして動作し得る部分のp型不純物濃度をCp-e、主部のp型不純物濃度をCp-mとすると、Cn-e>Cn-m>Cp-m=Cp-e7となる。式7の関係は、前述した式3~5を何れも満足する。従って、各TFTの閾値電圧Vthをそれぞれ最適な値に作り分けることができる。上記方法では、図9~図13を参照しながら前述した第2実施形態の方法に、グレートーンマスクを適用しているが、図23~図28を参照しながら前述した第4実施形態の方法に、グレートーンマスクを適用してもよい。何れの場合でも、2回目の半導体層のエッチング工程において、グレートーンマスクを用いて、n型TFTを覆うマスク膜を除去し、かつp型TFTの上に設けられるマスク膜を薄くすることにより、新たなマスク膜を形成することなく、n型TFTの半導体層に対して選択的にチャネルドープを行うことが可能になる。以下、図面を参照しながら、本実施形態の半導体装置の製造方法をより具体的に説明する。なお、以下の説明では、活性化アニールや水素化等のTFT作製の一般的な工程は省略している。図42a~dおよび図43e~hは、それぞれ、本実施形態の半導体装置の製造方法の一例を説明するための工程断面図である。これらの図は、チャネル幅方向に沿った断面を示す。簡単のため、図7と同様の構成要素には同じ参照符号を付し、説明を省略する。まず、図42aに示すように、基板101上に、下地膜102、103を形成した後、その上に、結晶質半導体膜604を形成する。次いで、結晶質半導体膜604の上に、フォトリソグラフィにより、マスク膜レジストマスク膜605、606を形成する。これらの膜の材料や形成方法は、図7aを参照しながら前述した材料および形成方法と同様であってもよい。次いで、図42bに示すように、マスク膜605、606をマスクとして、結晶質半導体膜604を島状にエッチングする。これにより、n型TFTの活性層となる半導体層607と、p型TFTの活性層となる半導体層608とを得る。半導体層607、608は、例えば長方形パターンを有している。半導体層608は、p型TFTの半導体層の最終形態と同じパターンを有している。一方、半導体層607は、n型TFTの半導体層の最終形態よりもチャネル幅方向に拡大したパターンを有している。半導体層607、608の厚さは、前述の実施形態で説明した厚さと同様である。なお、半導体層608はドッグボーンパターンを有し、半導体層607は長方形パターンを有していてもよい図23参照。この後、マスク膜605、606を除去する。続いて、半導体層607、608を覆うように、新たにレジスト本実施形態ではポジ型レジストを塗布し、図42cに示すように、グレートーンマスク609を用いてレジストを露光する。本実施形態では、グレートーンマスク609は、半透光部グレートーン部611と、遮光部100マスク部610とを有している。レジストのうち半導体層607の上方に位置する部分は、グレートーン部611を介して露光されるのでハーフ露光、薄くなる。これに対し、レジストのうち半導体層608の上方に位置する部分は100マスク部610によって遮光されている。このため、露光後も、塗布されたときのレジストの厚さが保持される。この露光により、半導体層607の一部を覆うマスク膜613と、半導体層608の全体を覆い、かつ、マスク膜613よりも厚いマスク膜614を形成する。本実施形態では、マスク膜613は、半導体層607よりもチャネル方向に長く、チャネル幅方向に短いパターンを有し、半導体層607の傾斜部のうちチャネル方向に延びる部分チャネル領域となる領域の周縁に位置する部分を露出するように配置される。なお、マスク膜613は、図25aに示すように、半導体層607のうちチャネル領域となる領域の縁部を露出する開口部を有していてもよい。この後、図42dに示すように、マスク膜613、614をマスクとして、半導体層607のエッチングを行う。ここでは、例えばCF4ガスと酸素とをエッチングガスとして用いたRIEリアクティブイオンエッチング法により、半導体層607のエッチングを行う。これにより、n型TFTの活性層となる半導体層615を得る。なお、マスク膜613が図25aに示すようなパターンを有する場合には、半導体層615のパターンは、ドッグボーンパターンとなる。この状態で、図43eに示すように、マスク膜613、614の上方から低濃度でp型不純物616をドープする。ここでは、p型不純物616としてボロンを用いる。ボロンの注入条件は、例えば図7cを参照しながら前述した条件と同じであってもよい。これにより、半導体層615のうちマスク膜613からはみ出ている部分傾斜部615eのみにp型不純物616が注入される。次いで、アッシング酸素プラズマ処理を行い、レジストからなるマスク膜613、614を薄膜化する。本実施形態では、アッシング時間を制御することにより、マスク膜613を除去し、かつ、マスク膜614を薄膜化された状態マスク膜618で残す。続いて、図43fに示すように、マスク膜618の上方から、低濃度でp型不純物619を半導体層615、608にドープする。ここでは、p型不純物619としてボロンを用いる。ボロンの注入は、図43eに示す1回目のボロンの注入と同様の条件で行ってもよい。あるいは、所望の閾値電圧を得るために、1回目のボロンの注入よりも高いドーズ量でボロンを注入してもよい。これにより、半導体層615の全体に、低濃度でp型不純物619が注入される。一方、半導体層608はマスク膜618で覆われているため、p型不純物619は半導体層608には注入されない。このように、本実施形態によると、半導体層615の傾斜部615eに対し、p型不純物の注入が2回行われる。従って、半導体層615の傾斜部615eのp型不純物濃度は、半導体層615の主部615m、半導体層608の主部および傾斜部のp型不純物濃度よりも高くなる。また、半導体層608の主部および傾斜部のp型不純物濃度は等しい。次いで、マスク膜618を除去する。このようにして、図43gに示すように、傾斜部のドーピング状態の異なる半導体層615、608が得られる。この後、図43hに示すように、ゲート絶縁膜117、ゲート電極膜118、ソースドレイン領域、層間絶縁膜119および120、ソースおよびドレイン電極、樹脂層121、画素電極膜122を形成する。これらの膜および領域は、図7gを参照しながら前述した方法と同様の方法で形成でき、同様の構成を有していてもよい。このようにして、n型TFTおよびp型TFTを完成させる。本実施形態によると、前述の実施形態と同様の効果が得られる。すなわち、図8を参照しながら前述したように、n型TFTおよびp型TFTの何れのTFTの電圧-電流特性においても、オン電流の立ち上がり時のコブを消失させることができる。この結果、ゲート電圧Vgが0VのときにTFTをOFF状態に保つとともに、閾値電圧Vthを低く抑えることが可能になる。また、本実施形態の製造方法によると、製造工程数を増大させることなく、p型TFTおよびn型TFTの閾値電圧Vthを個別に制御することができる。このため、これらのTFTを何れも、ゲート電圧Vgがゼロのときにオフ状態となるように制御することが容易になる。この結果、本実施形態の半導体装置を用いた回路をより安定化できる。より具体的には、n型TFTの半導体層の主部に、p型不純物を選択的に注入することにより、n型TFTとp型TFTとがVg=0VでOFF状態を両立できるVg電圧の値の範囲を拡大することができる。なお、従来は、n型TFTの半導体層のみにチャネルドープを行う場合、新たに別のフォトリソ工程を設け、レジストマスクを形成して行っていた。これに対し、本実施形態では、n型TFTの半導体層のパターニング2回目のパターニングおよび傾斜部に対する選択的ドーピングで使用するマスクを、グレートーンマスクによるハーフ露光を利用して形成する。これにより、半導体層のパターニングとチャネルドープとを1枚のフォトマスクで行うことが可能になる。従って、製造工程において、フォトリソ工程を1工程短縮できるので、製造工程の簡略化および低コスト化を図ることができる。また、前述の第5実施形態では、p型TFTの半導体層の傾斜部に低濃度でp型不純物が注入されたが、本実施形態では、何れのドーピング工程でも、p型TFTの半導体層の傾斜部にp型不純物が注入されない。従って、p型不純物のドーピング工程における注入条件をより高い自由度で設定することができるので、製造プロセスの余裕度マージンをより高めることができる。さらに、本実施形態を第4実施形態の製造方法に適用すると、上記の効果に加えて、第4実施形態と同様に、回路面積をより縮小できる効果が得られる。第1~第6実施形態において、各TFTの半導体層を形成するための半導体膜は、結晶質半導体膜であることが好ましい。結晶質半導体膜は、非晶質半導体膜を結晶化させることによって形成できる。結晶化方法は特に限定されない。例えば非晶質半導体膜にエキシマレーザーを照射することによって結晶化レーザー結晶化を行ってもよいし、非晶質半導体膜の結晶化を促進する触媒元素を用いて結晶化を行ってもよい。なお、触媒元素を用いて非晶質半導体膜を結晶化させると、結晶化された半導体膜は、他の方法例えばレーザー結晶化によって結晶化された半導体膜LTPSよりも高い結晶性を有するので好ましい。結晶性の高い半導体層を用いてTFTを形成すると、TFTのオン時の立ち上がり特性サブスレッショルド特性を向上できる。すなわち、閾値電圧付近におけるゲートソース間電圧に対するドレイン電流の変化をより急峻にできる。このようなTFTは、高いサブスレッショルド特性が要求されるメモリ回路画像メモリに特に好適に用いられ得る。以下、触媒元素を用いた結晶化方法によって、半導体膜例えば図7aの半導体膜104、図13aの半導体膜204などを形成するプロセスの一例を説明する。まず、基板上に、例えばプラズマCVD法によって、非晶質半導体膜ここでは、非晶質ケイ素膜を形成する。次いで、非晶質半導体膜の少なくとも一部に触媒元素を添加する。触媒元素としては、ニッケルNi、鉄Fe、コバルトCo、スズSn、鉛Pb、パラジウムPd、銅Cuから選ばれた一種または複数種の元素を用いることができる。これらの元素よりも触媒効果は小さいが、ルテニウムRu、ロジウムRh、オスミウムOs、イリジウムIr、白金Pt、金Au等を用いてもよい。ここでは、非晶質半導体膜に対して、重量換算で例えば5ppmの触媒元素例えばニッケルを含む水溶液酢酸ニッケル水溶液をスピンコート法で塗布する。このときに添加される触媒元素の量は極微量である。全反射蛍光X線分析TRXRF法により、非晶質半導体膜表面上の触媒元素濃度を測定すると、例えば5×1012atoms/cm2程度である。なお、スピンコート法の代わりに、蒸着法やスパッタ法などにより触媒元素を含む薄膜本実施形態の場合はニッケル膜を非晶質半導体膜上に形成してもよい。次いで、不活性雰囲気下、例えば窒素雰囲気中で、触媒元素が添加された非晶質半導体膜に対して加熱処理を行う。加熱処理として、例えば550~620°Cの温度で30分~4時間のアニール処理を行うことが好ましい。加熱処理は、炉を用いて行ってもよいし、ランプ等を熱源として用いるRTARapidThermalAnnealing装置を用いて行ってもよい。加熱処理において、非晶質半導体膜表面に添加されたニッケルが非晶質半導体膜中に拡散すると共に、シリサイド化が起こり、それを核として非晶質半導体膜の結晶化が進行する。この結果、非晶質半導体膜から、結晶質領域を含む結晶質半導体膜ここでは結晶質ケイ素膜が形成される。結晶質半導体膜は結晶質領域を含んでいればよく、その一部が非晶質状態のまま残っていてもよい。なお、このようにして得られた結晶質半導体膜にレーザー光を照射して再結晶化させ、結晶性をさらに向上させてもよい。レーザー光の照射には、XeClエキシマレーザー波長308nmやKrFエキシマレーザー波長248nmを用いることができる。この後、上記方法で形成した半導体膜を用いて、図7や図13などを参照して説明した方法で、n型およびp型TFTの半導体層を形成する。半導体膜をパターニングする前、またはパターニングした後に、加熱処理を行い、各半導体層の少なくともチャネル領域となる領域に含まれる触媒元素を他の領域ゲッタリング領域に移動させるゲッタリングことが好ましい。ゲッタリング領域は、例えば半導体膜の一部に、触媒元素を移動させる作用を有する周期表第5族Bに属する元素例えばリンをドープすることによって形成される。ゲッタリングのための加熱処理は、例えば600~750°Cの温度で30秒~20分程度行われる。なお、半導体層のソースドレイン領域等に不純物元素をドープした後に加熱処理を行い、不純物元素を活性化させるとともに、触媒元素のゲッタリングを行うこともできる。上記の結晶化方法を用いて形成された半導体層は触媒元素を含んでいる。また、半導体層のうち少なくともチャネル領域は、結晶の111晶帯面が配向した領域で主に構成されている。この理由を以下に説明する。一般に、触媒元素を用いずに非晶質半導体膜を結晶化させると、半導体膜下地の絶縁体の影響特に非晶質二酸化ケイ素の場合で、結晶質半導体膜の面配向は、111に向きやすい。これに対して、上記方法のように非晶質半導体膜に触媒元素を添加して結晶化させると、触媒元素の半導体化合物が結晶成長のドライビングフォースとなり、隣接する非晶質領域を一方向に向かって次々と結晶化する。このとき触媒元素化合物は、111方向に向かって強く成長する性質があるため、111晶帯面が現れる。また、上記方法によると、半導体層の111晶帯面が配向した領域のうちの50以上が、110面配向または211面配向した領域となる。さらに、個々の結晶ドメインほぼ同一の面方位領域のサイズドメイン径は、例えば2μm以上10μm以下になる。面配向および面配向の割合、結晶ドメインのドメイン径は、EBSP測定により測定された値である。第7実施形態以下、本発明による第7実施形態の半導体装置を説明する。本実施形態は、アクティブマトリクス型の液晶表示装置である。本実施形態の液晶表示装置では、アクティブマトリクス基板に、n型TFTおよびp型TFTを含む駆動回路が一体的に形成されているドライバモノリシック。図44aは、本実施形態の液晶表示パネルにおけるアクティブマトリクス基板1000の模式的な平面図であり、図44bは、1つの画素の模式的な構造を示している。なお、図44aには、アクティブマトリクス基板1000の構造を示し、液晶層や対向基板は省略している。このようなアクティブマトリクス基板1000を用いて形成された液晶表示パネルに、バックライトや電源等を設けることによって液晶表示装置が得られる。アクティブマトリクス基板1000は、ゲートドライバー1002およびソースドライバー1001が設けられた額縁領域と、複数の画素が配置された表示領域1004とを有している。画素に対応するアクティブマトリクス基板1000の領域を参照符号1005で示している。なお、ソースドライバー1001はアクティブマトリクス基板1000に一体に形成する必要は無い。別途作製されたソースドライバーIC等を公知の方法で実装しても良い。図44bに示すように、アクティブマトリクス基板1000は、液晶表示パネルの1つの画素に対応する画素電極Pを有している。画素電極Pは画素スイッチング用のTFTを介して、ソースバスライン1006Sに接続されている。TFTのゲート電極はゲートバスライン1006Gに接続されている。ゲートバスライン1006Gには、ゲートドライバー1002の出力が接続されており、線順次に走査される。ソースバスライン1006Sには、ソースドライバー1001の出力が接続されており、表示信号電圧階調電圧が供給される。ソースドライバー1001およびゲートドライバー1002には、高速駆動のために複数のCMOSが設けられている。例えばゲートドライバー1002およびソースドライバー1001の少なくとも一方は、CMOSを用いて構成されたシフトレジスタを有していてもよい。本実施形態では、これらのCMOSの少なくとも1つが、第1実施形態~第6実施形態の何れかにおけるn型TFTおよびp型TFTと同様の構成を有している。CMOSを用いた回路の一例として、NAND回路を図53に示す。NAND回路3000で用いられるp型TFT3002、3004およびn型TFT3006、3008に、上述した何れかの実施形態のTFTを適用することができる。本実施形態の半導体装置は、画素毎にメモリ回路を備えた液晶表示装置であってもよい。このような液晶表示装置は、画素毎に、スイッチング用のトランジスタと、画素電極と、スイッチング用のトランジスタから画素電極への入力画像信号を記憶するメモリ回路と、入力画像信号に基づいて表示駆動する液晶セルとを備えている。メモリ回路に記憶されている信号電圧は、その画素の液晶セルに常に加えられている。このため、同一の静止画面を表示し続ける場合には、外部から表示装置に画像信号を入力することなく、メモリ回路に記憶された信号電圧を用いて画面を表示し続けることができる。図45は、本実施形態の半導体装置における各画素2000の回路の一例を示す図である。本実施形態の半導体装置における各画素2000には、ソースライン2003およびゲートライン2004と接続されたn型のトランジスタ2005と、トランジスタ2005からこの画素への入力画像信号を記憶するためのメモリ回路とが設けられている。メモリ回路は、p型のトランジスタ2007、2008と、n型のトランジスタ2009、2010とを用いて構成されたSRAM回路である。SRAM回路を構成するp型のトランジスタ2007とn型のトランジスタ2009は隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。同様に、p型のトランジスタ2008とn型のトランジスタ2010も隣接して配置されており、前述の実施形態の何れかと同様の構成を有している。トランジスタ2005のゲート端子は液晶表示装置のゲートライン2004に、ドレイン端子は液晶表示装置のソースライン2003に、ソース端子はメモリ回路へ接続されている。配線2001はメモリ回路の電源ラインであり、液晶2006へ充電される電圧値になっている。ソースライン2003から入力された信号電圧は、液晶2006に設けられた電極2010に加えられ、液晶2006には電極2012と対向電極2011の間の電位差によって決まる電界が加わる。次に、図45に示す回路の動作を説明する。1/30×走査線数または1/60×走査線数秒の間、ゲートライン2004に電圧パルスが加えられ、トランジスタ2005はオン状態になる。その間に、ソースライン2003より画像信号が液晶2006とトランジスタ2009のゲートに充電される。いま画像信号がオン電圧ハイとすると液晶2006には電界が加わり配向が変化するとともに、トランジスタ2009はオン状態、トランジスタ2010はオフ状態となる。ゲートライン2004の電圧がオフ電圧ローになるとトランジスタ2005はオフ状態になるが、液晶2006はトランジスタ2008を通して充電されるのでその配向は変化しない。トランジスタ2005がオン状態の時にソースライン2003からオフ電圧ローが入力されたときは、液晶2006には電界が加わらず、トランジスタ2009はオフ状態、トランジスタ2010はオン状態になる。トランジスタ2005がオフ状態になった後も、液晶2006はオン状態のトランジスタ2010を通じて放電するので電界が加わらないままである。なお、図45に示す例では、メモリ回路として、シンプルな構成のSRAM回路を用いているが、SRAM回路の構成はこれに限定されない。図示する例では、SRAM回路は4個のTFTを含むが、より多くのTFTを含んでいてもよい。また、SRAM回路の代わりにDRAM回路を用いることもできる。