アナログ信号をデジタル信号に変換するAD変換手段と、信号をフィルタリングするフィルタ手段と、エンジンのクランク角度を表す信号からクランク角度に同期した信号を生成し、これを前記フィルタ手段の遅延時間で補正してデータ取得タイミング信号を生成するタイミング信号生成手段と、センサから出力されるセンサ信号であって前記AD変換手段および前記フィルタ手段を介してデジタル信号に変換されるセンサ信号について、前記タイミング信号生成手段により生成された前記データ取得タイミング信号を受信する前後の期間において複数個取得し、前記データ取得タイミング信号に同期したデータを演算により生成する演算手段とを備えたことを特徴とするセンサ信号の処理装置。請求項1に記載のセンサ信号の処理装置において、前記AD変換手段は、前記AD変換を一定時間毎の周期で行う構成としたことを特徴とするセンサ信号の処理装置。請求項1または2に記載のセンサ信号の処理装置において、前記フィルタ手段は、前記AD変換手段によりデジタル信号に変換された前記センサ信号をフィルタリングするデジタルフィルタであることを特徴とするセンサ信号の処理装置。請求項1ないし3のいずれかに記載のセンサ信号の処理装置において、前記タイミング信号生成手段は、前記エンジンのクランク角度を表す信号から生成されたクランク角度に同期した信号に対して、前記フィルタの遅延時間を加算する手段を備えていることを特徴とするセンサ信号の処理装置。請求項1ないし4のいずれかに記載のセンサ信号の処理装置において、前記演算手段は、前記タイミング信号生成手段により生成された前記データ取得タイミング信号を受信する前後の各1個の前記センサ信号を用いて前記データ取得タイミング信号に同期したデータを線形補間する演算により生成することを特徴とするセンサ信号の処理装置。請求項1ないし5のいずれかに記載のセンサ信号の処理装置において、前記演算手段は、前記データ取得タイミング信号の前後の期間における複数個の前記フィルタ通過後のデータのみを記憶保持する記憶手段を備えたことを特徴とするセンサ信号の処理装置。請求項1ないし6のいずれかに記載のセンサ信号の処理装置において、前記フィルタ手段は、前記センサ信号の取得したい周波数帯における遅延時間が一定となるように構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし7のいずれかに記載のセンサ信号の処理装置において、前記演算手段は、前記フィルタの遅延時間に加えて、他の信号処理に要する遅延時間を加算するように構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし8のいずれかに記載のセンサ信号の処理装置において、前記フィルタ手段は、ノイズ除去のためのフィルタ特性を変更可能に構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし9のいずれかに記載のセンサ信号の処理装置において、前記演算手段は、前記クランク角度に同期して生成された信号に対して加算する時間を変更可能に構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし10のいずれかに記載のセンサ信号の処理装置において、前記クランク角度に同期した信号を波形整形する波形整形手段を備えたことを特徴とするセンサ信号の処理装置。請求項1ないし11のいずれかに記載のセンサ信号の処理装置において、前記AD変換手段は、サンプリング周波数を変更可能に構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし12のいずれかに記載のセンサ信号の処理装置において、前記AD変換手段、前記フィルタ手段、前記タイミング信号生成手段および前記演算手段を一体に設けた半導体集積回路として構成されていることを特徴とするセンサ信号の処理装置。請求項1ないし13のいずれかに記載のセンサ信号の処理装置において、前記演算手段により演算されたデータ取得タイミング信号に同期したデータをシリアル通信にて出力するシリアル通信手段を備えたことを特徴とするセンサ信号の処理装置。請求項1ないし14のいずれかに記載のセンサ信号の処理装置において、前記タイミング信号生成手段により生成されたデータ取得タイミング信号を外部に出力するタイミング信号出力手段を備えたことを特徴とするセンサ信号の処理装置。請求項1ないし15のいずれかに記載のセンサ信号の処理装置において、前記クランク角度に同期した信号を外部に出力するクランク信号出力手段を備えたことを特徴とするセンサ信号の処理装置。しかしながら、上記した特許文献1及び2に示されるものでは、次のような点で課題がある。すなわち、特許文献1のものでは、ある区間のデジタルフィルタを介した全ての膨大なデータをRAMに一旦記憶させ、最後に記憶したデータから先頭のデータまで順に別のデジタルフィルタを介すことでフィルタ遅延を補正している為、膨大なデータを全てRAMに保管する必要がありRAMに必要とされる記憶容量が膨大になり全体として高価になるという課題がある。また、特許文献2のものでは、一定時間毎例えば10μsec毎のAD変換データしか有しないため、取得したい任意のクランク角度のタイミングと一定時間毎例えば10μsec毎のAD変換タイミングが一致しないことが予想される為、クランク角度に同期した正確なデータが取得できないという課題がある。本発明は、上記事情を考慮してなされたもので、その目的は、任意のクランク角度に同期したセンサ信号を取得でき、且つ膨大な記憶容量のRAMを設ける必要がないセンサ信号の処理装置を提供することにある。請求項1に記載のセンサ信号の処理装置によれば、センサから出力されるセンサ信号は、AD変換手段および前記フィルタ手段を介してデジタル信号に変換され、一方、タイミング信号生成手段により、エンジンのクランク角度を表す信号からクランク角度に同期した信号が生成され、これをフィルタ手段の遅延時間で補正してデータ取得タイミング信号が生成される。演算手段は、データ取得タイミング信号の前後の期間において、デジタル信号に変換されたセンサ信号を複数個取得し、データ取得タイミング信号に同期したデータを演算により生成するので、演算をするための複数個のセンサ信号のデータを取得するだけで済むので膨大なデータを記憶する必要がなくなり、また取得した複数個のセンサ信号のデータに基づいてデータ取得タイミング信号に対応したデータを演算により求めるので、精度の良いデータを安価な構成で確実且つ迅速に求めることができる。請求項2に記載のセンサ信号の処理装置によれば、上記発明において、AD変換手段を、AD変換を一定時間毎の周期で行う構成としたので、データ取得タイミング信号がどの時点で出力されても一定の精度でデータを演算処理することができる。請求項3に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段をデジタルフィルタとしてAD変換手段によりデジタル信号に変換されたセンサ信号をフィルタリングする構成としたので、センサ信号にノイズが含まれた状態でAD変換させたデータについてデジタルフィルタを介してノイズを除去したセンサ信号として得ることができる。また、タイミング信号生成手段においては、デジタルフィルタの遅延時間のデータからデータ取得タイミング信号を生成することができる。請求項4に記載のセンサ信号の処理装置によれば、上記各発明において、タイミング信号生成手段に、エンジンのクランク角度を表す信号から生成されたクランク角度に同期した信号に対して、フィルタの遅延時間を加算する手段を備える構成としたので、簡単な構成でフィルタの遅延を補正するためのタイミング信号を生成することができる。請求項5に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段により、タイミング信号生成手段により生成されたデータ取得タイミング信号を受信する前後の各1個のセンサ信号を用いてデータ取得タイミング信号に同期したデータを線形補間する演算により生成するので、演算に必要な最小限の個数である2個のデータを用いることでそれらの間のデータ取得タイミング信号に同期したデータを求めることができる。この場合、AD変換手段によるセンサ信号のサンプリングの間隔が短いほど線形補間による演算結果が正確になるので、精度良くデータを演算することができることになる。また、センサ信号の変動が少ない場合にはAD変換手段によるサンプリング周期を長めに設定することもできる。請求項6に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段に、データ取得タイミングを含む前後の期間における複数個のフィルタ通過後のデータのみを記憶保持する記憶手段を設ける構成としたので、データを演算するのに必要な最小限のセンサ信号の記憶ができる記憶手段を設けた構成とすることができる。請求項7に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段を、センサ信号の取得したい周波数帯における遅延時間が一定となるように構成したので、フィルタ手段を通過するセンサ信号の波形の歪をなくし、時間軸でほぼ一定の遅延時間をシフトさせることで位相の遅れ補償を精度良く行うことができる。請求項8に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段を、フィルタの遅延時間に加えて、他の信号処理に要する遅延時間を加算するように構成したので、フィルタ手段の遅延時間以外に発生する遅延時間の要素についても位相の遅れ補償をすることができる。例えば、他の回路を通過するのに要する時間として、AD変換手段における遅延時間などにも対応することができる。請求項9に記載のセンサ信号の処理装置によれば、上記各発明において、フィルタ手段を、ノイズ除去のためのフィルタ特性を変更可能に構成したので、フィルタ手段による除去対象とする周波数帯域を所望の値に設定して適切なフィルタ特性を得ることができる。請求項10に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段を、クランク角度に同期して生成された信号に対して加算する時間を変更可能に構成したので、遅延時間の補正について演算精度を向上させることができる。請求項11に記載のセンサ信号の処理装置によれば、上記各発明において、クランク角度に同期した信号を波形整形する波形整形手段を備えたので、クランク角度に同期した信号として立ち上がりタイミングなどがはっきりした精度の良い信号を得ることができ、正確なデータを演算により取得することができる。請求項12に記載のセンサ信号の処理装置によれば、上記各発明において、AD変換手段を、サンプリング周波数を変更可能に構成したので、サンプリング周波数を任意に設定できることにより、センサ信号の特性やノイズの環境などに応じてサンプリング周波数を必要且つ適切に設定して迅速且つ精度の良いデータの演算を行うことができる。請求項13に記載のセンサ信号の処理装置によれば、上記各発明において、AD変換手段、前記フィルタ手段、前記タイミング信号生成手段および前記演算手段を一体に設けた半導体集積回路として構成したので、全体として小型化を図ることができ、また、これによって信号伝達の遅延時間を短くすることができる。請求項14に記載のセンサ信号の処理装置によれば、上記各発明において、演算手段により演算されたデータ取得タイミングに同期したデータをシリアル通信にて出力するシリアル通信手段を備えたので、外部にデータを出力する場合に、外部接続端子の数を少なくすることができる。請求項15に記載のセンサ信号の処理装置によれば、上記各発明において、タイミング信号生成手段により生成されたデータ取得タイミングの信号を外部に出力するタイミング信号出力手段を備えたので、クランク角度と遅延時間加算後の信号を比較することにより遅延時間を計測することができ、クランク角度に同期して生成された信号が正常に出力されているか確認することができる為、異常が発生している場合にはこれを検出することができる。請求項16に記載のセンサ信号の処理装置によれば、上記各発明において、クランク角度に同期した信号を外部に出力するクランク信号出力手段を備えたので、クランクのセンサ信号からクランク角度に同期した信号が正常に出力されているか確認することができるようになり、異常が発生した場合でもこれを検出することができる。第1実施形態以下、第1実施形態について図1~図5を参照して説明する。図1はセンサ信号処理装置1の電気的構成を示すもので、エンジンの気筒の筒内圧を検出するCPScylinderpressuresensor2およびクランク角度に応じて信号を出力するNEnumberofenginespeedセンサ3が接続されている。CPS2はエンジンの気筒内圧を検出してセンサ信号として出力するもので、そのセンサ信号は、センサ信号処理装置1の入力回路4に入力される。入力回路4は、位相固定用の抵抗5と、抵抗6aおよびコンデンサ6bからなるアンチエイリアシングフィルタ6により構成されている。入力回路4の出力であるアナログのセンサ信号S1a図4中破線で示す曲線は、AD変換手段としてのAD変換回路ADC7により一定時間TADC毎にサンプリングされてデジタルのセンサ信号S1b図4中、S1aの曲線上に位置する黒丸の点に変換されたものがデジタルフィルタ8に入力される。一定時間TADC毎にAD変換したデジタルのセンサ信号S1dには不要な信号成分ノイズが重畳している為、フィルタ手段としてのデジタルフィルタ8によりノイズ除去のフィルタ処理が行われ、ノイズが除去されたデジタルのセンサ信号S2図4中太い実線で示す曲線上に位置する黒丸の点を得る。デジタルのセンサ信号S2は、入力回路4の出力であるアナログのセンサ信号S1aの位相に対してデジタルフィルタ8における遅延時間だけ遅れた信号として出力される。デジタルフィルタ8は、アクティブ2次の低域通過フィルタとして構成され、カットオフ周波数Fcは1kHzとなるように構成され、群遅延特性は図3に示すような周波数特性を有する。また、デジタルフィルタ8は、図示のように通過帯域周波数のうち0~120Hzの範囲で周波数成分の通過時間がほぼ同じ遅延時間となるように構成されている。センサ信号の使用周波数帯が10~120Hz程度であるから、周波数に無関係に一定の遅延時間で通過する。したがって、時間軸で遅延時間だけシフトされたセンサ信号となるので、波形の歪をほとんど生じない。デジタルフィルタ8の出力であるデジタルのセンサ信号S2は、記憶手段であるRAM9に順次入力される。RAM9は2個のデータ記憶エリアRAMaおよびRAMbを有するもので、デジタルフィルタ8からデータが出力される毎にRAMaに記憶し、RAMaに記憶していたデータはRAMbに転送する。またRAMbに記憶していたデータは破棄される。これにより、RAM9内には、常に最新の2個のデジタルデータが記憶されている状態に保持される。演算回路10は、タイミング信号生成手段としてのトリガ発生回路11から与えられるトリガ信号のタイミングを契機として、RAM9に記憶されているデジタルのセンサ信号を取り込んで補正処理を行ってトリガ信号の時点におけるセンサ信号を演算してその結果をマイクロコンピュータ12に入力する。RAM9および演算回路10により演算手段が構成されている。トリガ発生回路11は、データ取得タイミング信号であるトリガ信号をNEセンサ3の検出信号により生成する。NEセンサ3は、エンジンのクランク角度に応じて信号を出力するもので、例えばクランク角度5°CA毎に立ち上がるパルスの検出信号として出力する。そして、その検出信号は、センサ信号処理装置1の入力回路13に入力される。入力回路13は、位相固定用の抵抗14と、抵抗15aおよびコンデンサ15bからなるノイズ除去用のアナログフィルタ15により構成されている。入力回路13によりノイズ除去された検出信号は、波形整形回路16を介して波形整形され、クランク角度に同期したパルス状の信号S3図4中NE角度で示される波形のパルス信号となる。波形整形回路16は、基準電圧を生成する抵抗16a、16bと基準電圧で比較した出力を波形整形出力とする比較器16cから構成されている。トリガ発生回路11は、波形整形回路16の信号S3が入力され、その信号S3からクランク角度の波形の立ち上がりエッジを基準として時間のカウントを開始し、デジタルフィルタ8の遅延時間TF後に立ち上りエッジとなる波形のトリガ信号S4図4中、トリガ信号として示したパルス信号をデータ取得タイミング信号として生成して前述の演算回路1およびマイクロコンピュータ12に出力する。この場合、デジタルフィルタ8の遅延時間TFのデータは、マイクロコンピュータ12から設定されるデータにより与えられる。なお、マイクロコンピュータ12は、AD変換回路7に対してADサンプリング周期サンプリング周波数の設定を行うことができ、また、デジタルフィルタ8に対してフィルタ特性の設定をすることができ、さらに、トリガ発生回路11に対してデジタルフィルタ8の遅延時間TFを設定することができるように構成されている。さて、センサ信号処理装置1においては、後述する処理手順にしたがって、演算回路10によりCPS2のセンサ信号をクランク角度に同期した信号を生成してマイクロコンピュータ12に出力するものである。その具体的な処理手順について、図2のフローチャートを参照しながら説明する。なお、この処理手順は、例えば1μsec毎に実施するように設定されている。処理を開始すると、まず、初期設定としてAD変換回路7におけるAD変換のサンプリング周期TADCとして10μsecを設定すると共にデジタルフィルタ8の遅延時間としてフィルタ遅延時間TFに200μsecを設定するA1。このフィルタ遅延時間TFは、デジタルフィルタ8の遅延時間以外に、AD変換回路7を通過する際の遅延時間あるいは必要に応じて他の回路成分による遅延時間も含めたものとして設定されている。次に、カウンタTADの値がAD変換するタイミングTADCになったか否かを判断するA2。ここではまだTAD=TADC=10ではないので、NOと判断してカウンタTADの値に1を加算するA3。次に、NEセンサ3の検出信号S3の波形の立ち上がりエッジが発生したか否かを判断するA4。ここでは、具体的にはトリガ発生回路11において、NEセンサ3から入力回路13を介して入力される信号S3が新たな立ち上がりエッジを示す信号であるか否かを判断している。そして、NE波形の立ち上がりエッジが発生してトリガ発生回路11に入力があった場合には、遅延時間カウンタTTをリセット0を代入してA5終了する。また、NE波形の検出信号S3の立ち上がりエッジが発生していない場合には、遅延時間カウンタTTに1を加算しA6、この後、遅延時間カウンタTTの値がフィルタ遅延時間TF=200に達したか否かを判断しA7、NOの場合には終了し、YESの場合にはトリガ波形立ち上がりエッジを発生させるようにTrrigerフラグをTRUEにセットしてA8終了する。上記のようにして1μsec毎に1ステップA1~A5の処理、2ステップA1~A4、A6、A7の処理、または3ステップA1~A4、A6~A8のいずれかの処理を実行する。1の処理が実行された後で、まだ3の実行がなされず、2の処理を継続している期間中において、カウンタTADの値がTADCに達すると、ADタイミングが到来したことになるのでステップA2でYESと判断して、カウンタTADの値をクリア0を代入しA9、このときのCPS2から入力回路4を通過して得られるアナログのセンサ信号S1aをAD変換回路7においてAD変換してデジタルのセンサ信号S1dを出力するA10。続いて、デジタル変換されたセンサ信号S1dをデジタルフィルタ8においてフィルタリング処理しセンサ信号S2を得るA11。次に、RAM9は、RAMaに記憶していたデータをRAMbに記憶させA12、続いて、デジタルフィルタ8から出力される信号S2から得られるデータDFをRAMaに記憶させるA13。続いて、トリガ波形立ち上がりエッジ発生済みであるかTrigger=TRUE否かを判断しA12、まだ発生していない場合にはここでNOと判断してステップA4に移行する。以下、2の処理のステップA4、A6、A7を経て終了する。この後は、所定の時間1μsecが経過する毎に、上記の2の処理ステップA1~A4、A6、A7を実行する処理を行い、カウンタTADの値がAD変換のタイミングを示すカウンタ値TADCとなってステップA2でYESと判断すると、ステップA9~A14の処理を実施する。RAM9のRAMa、RAMbの値は次々と更新されて行く状態であり、常に最新の2個のデータが記憶された状態である。そして、上記の処理を繰り返すうちに、遅延時間カウンタTTの値がTFの値すなわち200になると、ステップA7でYESと判断してトリガ波形立ち上がりエッジを発生させるためにTriggerフラグにTRUEを代入しA8、処理を終了する。これにより、トリガ発生回路11によりトリガ信号S4が演算回路10およびマイクロコンピュータ12に出力される。この後、再び処理を開始すると、ステップA1~A4、A6、A7を繰り返し実行するようになり、繰り返し処理を実行するうちに次のAD変換のタイミングになるとTAD=TADCステップA2でYESと判断し、ステップA9~A13の処理を実行する。この後、ステップA14では、トリガ波形立ち上がりエッジ発生があったとしてTriggerフラグにTRUEが代入されているので、YESと判断して次のステップA15に進み演算処理を実施するようになる。ステップA15では、演算回路10において、出力データDOUTを演算する処理を実行する。ここで、トリガ波形立ち上がりエッジ発生の時点TADよりも後のサンプリング時点TADCに発生したデータDnはRAM9のRAMaに記憶されており、時点TADよりも前のサンプリング時点T0=0に発生しているデータDn1はRAMbに記憶されている。したがって、これらのデータDn1、Dnから線形補間をすることでエッジ発生の時点TADでのデータ値D3を近似的に求めることができる。図5は線形補間の演算処理を説明するもので、データDn1とDnとの間のデータがほぼ直線で変化するものとみなし、この間の傾きaを次式に従って求め、時刻T0=0の時点のRAMbのデータDn1にトリガ時点TADの値と傾きaを乗じた値を加算すれば次式のようにトリガ時点でのデータD3が求められる。a=RAMa-RAMb/TADCD3=RAMbTAD×a=RAMbTAD×RAMa-RAMb/TADC=TADC×RAMb-TAD×RAMbTAD×RAMa/TADCしたがって、演算回路10は、このD3の演算結果を出力データDOUTとしてマイクロコンピュータ12に出力する。これにより、トリガ波形立ち上がりエッジ発生の時点TADでのクランク角度に対応したセンサ信号の値をデータDOUTとして求めることができる。この後、TriggerフラグにFALSEをセットしA16、続いてNE波形立ち上がりエッジが発生したのかを判断しA4、次のトリガ波形立ち上がり発生をするためのカウンタTTを更新する。NE波形立ち上がりエッジが発生している場合にはYESと判断してステップA5を経てカウンタTTをクリアして終了し、NOの場合にはカウンタTTを1加算してA6、カウンタTTの値がフィルタ遅延時間TFに達したか否かを判断して終了する。以後、上記の処理を繰り返し実行することにより、トリガ波形立ち上がりエッジが発生する毎に、RAM9に記憶されたデータを用いてそのときのトリガ波形立ち上がりエッジ発生の時点TADでのクランク角度に対応したセンサ信号の値をデータDOUTとしてマイクロコンピュータ12に取り込むことができる。なお、NEセンサ3の検出信号S3の波形の立ち上がりエッジ間隔が遅延時間TFより短くなる場合は、カウンタTTリセットTT=0時にカウンタ値TTを記憶して複数回分の合計カウンタ値からトリガ波形立ち上がりエッジを発生させることで対応できる。このような第1実施形態によれば、センサ信号処理装置1により、CPS2からのセンサ信号に対して、10μsec間隔でデジタル信号に変換し、デジタルフィルタ8を経てノイズを除去した信号S2をデータDFとし、RAM9のRAMaの前回のデータをRAMbに移動して新たなデータをRAMaに記憶していく。そして、トリガ波形立ち上がりエッジ発生時のAD変換カウンタTADの値と、トリガ波形立ち上がり発生時の前後にRAM9のRAMaに記憶されたデータDn、RAMbに記憶されたデータDn1に基づいて線形補間によりエッジ発生時つまりそのクランク角度に対応したデータD3を得ることができる。したがって、RAM9に常時記憶するデータとしてはRAMa、RAMbの2個分の記憶容量で済むので安価に構成することができ、しかも線形補間することでその時のクランク角度に対応したデータD3を演算により求めるので迅速且つ正確なデータを得ることができる。また、AD変換のサンプリング周期を10μsecとし、その間に10回処理を実行することでトリガ波形の立ち上がりエッジ発生時のタイミングを判断するようにしているので、1μsecつまりAD変換された2個の信号S2の間を10分割してトリガ波形の立ち上がりエッジ発生時のタイミングに対応するデータを線形補間で高い精度で算出することができる。トリガ発生回路11により、NE波形の検出信号S3の立ち上がりエッジ発生時のタイミングをデジタルフィルタ8における遅延時間を加算することによりデータ取得タイミング信号として立ち上がりエッジを発生するようにトリガ信号S4を生成するので、簡単な構成でフィルタの遅延を補正するためのタイミング信号を生成することができる。デジタルフィルタ8の周波数遅延特性を、CPS2のセンサ信号の取得したい周波数帯10~120Hzにおける遅延時間が一定となるように構成したので、デジタルフィルタ8を通過するセンサ信号の波形の歪を極力低減し、時間軸で一定の遅延時間TFだけシフトさせることで位相の遅れ補償を精度良く行うことができる。トリガ発生回路11における遅延時間TFの設定においては、デジタルフィルタ8の遅延時間に加えて、AD変換回路7の遅延時間あるいは他の遅延時間を含めるようにしたので、全体として正確なタイミングでクランク角度に対応したデータを取得することができる。デジタルフィルタ8のフィルタ特性をマイクロコンピュータ12により設定変更可能に構成したので、フィルタ特性の変動やフィルタの交換あるいは初期設定時などにフィルタ特性の設定に柔軟に対応することができ、より正確なデータ取得をすることができる。波形整形回路16を設けて入力回路13を介して入力されるNEセンサ3の検出信号の波形を整形する構成としたので、クランク角度に同期した信号S3を精度の良い発生タイミングで出力することができ、正確なデータを演算により取得することができる。AD変換回路7のサンプリング周期をマイクロコンピュータ12により変更設定可能に構成しているので、センサ信号の特性やノイズの環境などに応じてサンプリング周期を必要且つ適切に設定して迅速且つ精度の良いデータの演算を行うことができる。波形整形回路16の出力信号S3をマイクロコンピュータ12に入力すると共に、トリガ発生回路11が発生するトリガ信号S4をマイクロコンピュータ12に入力し、マイクロコンピュータ12においてクランク角度と遅延時間加算後の信号を比較することにより遅延時間を計測することができ、クランク角度に同期した検出信号S3およびクランク角度に同期して生成されたトリガ信号S4が正常に出力されているか確認することができ、異常が発生している場合にはこれを検出することができる。第2実施形態図6は本発明の第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態においては、第1実施形態における構成のうち、AD変換回路7、デジタルフィルタ8、RAM9、演算回路10、トリガ発生回路11および波形整形回路16を一体化した半導体集積回路17により構成したところである。また、この半導体集積回路17は、マイクロコンピュータ12との間でシリアル通信を行うシリアル通信インターフェース17aを備えている。このシリアル通信インターフェース17aにより、演算回路10の演算結果を示すデータのマイクロコンピュータ12への送信をシリアル通信により行うと共に、マイクロコンピュータ12からのAD変換回路7に対するADサンプリング周期サンプリング周波数設定や、デジタルフィルタ8に対するフィルタ特性の設定、あるいはトリガ発生回路11に対する遅延時間の設定のためのシリアル信号を受け付ける構成である。これにより、複数の回路構成を半導体集積回路17により1チップ化した構成とすることができ、全体の小型化が図れると共に、信号の伝達距離を全体として短くすることができるので、遅延時間を短くすることにも貢献できる。また、半導体集積回路17にシリアル通信インターフェース17aを設けて、マイクロコンピュータ12との間の通信をシリアル通信により行う構成としたので、データ授受の通信のための外部接続端子の数を少なくすることができる。他の実施形態なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。上記各実施形態では、センサとしてCPS2の場合を示したが、他のセンサについても適用することができ、そのセンサ信号の処理をすることができる。フィルタ手段として、デジタルフィルタ8を設ける構成の場合で説明したが、これに代えてアナログフィルタ回路を設ける構成としてこれに適用することもできる。この場合には、アナログフィルタ回路の出力を所定のサンプリング周期でAD変換手段によりデジタル信号に変換する構成とし、これをデジタルデータとしてRAM9に記憶するようにしても良い。デジタルフィルタ8は、2次のものを使用した場合で示したが、これにかぎらず、4次あるいは6次などの高次のものを用いることができる。CPS2の入力回路4、NEセンサ3の入力回路13は、図示の構成に限らないし、これらと異なる構成の入力回路として設けることもでき、さらに、必要に応じて設ければ良い。波形整形回路16は、この構成に限らないし、必要に応じて設ければ良い。デジタルフィルタ8の遅延時間TFの決定方法は実施形態の方法に限定するものではなく、回路定数から算出することで見積もって設定しても良いし、実際に遅延時間を計測した結果により設定しても良い。NE角度波形及びトリガ信号波形のタイミング設定の基準は立ち上りに限定するものではなく、立下りタイミングを基準とすることもできる。AD変換回路7のサンプリング周期は、10μsecとしているが、これにかぎらず、長く設定しても良いし短く設定しても良いし、適宜の周期に設定可能である。トリガ波形立ち上りエッジ時の発生を、演算処理を1μsecで実行することで監視しているが、これに限らず、さらに細かい時間間隔で実施することで正確にエッジ発生のタイミングを得ることができ、AD変換後のデータの直線性が良好な場合には長い時間間隔に設定して実施することもできる。AD変換回路7、デジタルフィルタ8、RAM9、演算回路10、トリガ発生回路11および波形整形回路16を一体化した半導体集積回路17にマイクロコンピュータ12を含めた構成としても良い。