複数のメモリセルを有するメモリセルアレイと、前記メモリセルのデータを消去する場合において、消去後に第1データを書き込む予定のメモリセルの第1閾値分布を、消去後に第2データを書き込む予定のメモリセルの第2閾値分布より低くする制御回路とを備え、前記第1データを有するメモリセルの閾値分布は、前記第2データを有するメモリセルの閾値分布より低いことを特徴とする半導体記憶装置。請求項1の半導体記憶装置は、入出力回路と、前記第2データと前記第2閾値分布とを対応付けて保持する記憶部とをさらに備え、前記制御回路は、前記入出力回路から入力されたデータを前記記憶部内の前記第2データと比較し、前記入出力回路から入力されたデータが前記第2データと一致するとき、前記第2データを書き込むメモリセルを前記第2閾値分布となるよう設定することを特徴とする半導体記憶装置。前記制御回路が前記第2データを書き込むメモリセルを前記第2閾値分布となるよう制御したのち、前記第2データを書き込むことを特徴とする請求項2記載の半導体記憶装置。前記メモリセルアレイは、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むNANDセルユニットを含み、前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、前記NANDセルユニットの第1の端部に接続されるビット線と、前記NANDセルユニットの第2の端部に接続されるソース線と、前記制御回路は、前記第2データを書き込むメモリセルを、過消去状態を解消した前記第2閾値分布に設定するソフトプログラム動作を行うことを特徴とする請求項3記載の半導体記憶装置。電源投入時に、前記メモリセルアレイ内に記憶された、前記第2データと前記第2データを書き込むメモリセルの閾値分布とを前記記憶部に保持させることを特徴とする請求項1乃至請求項4記載の半導体記憶装置。実施形態は、メモリセルの信頼性を向上可能な半導体記憶装置を提供する。本実施形態の半導体記憶装置によれば、複数のメモリセルを有するメモリセルアレイと、前記メモリセルのデータを消去する場合において、消去後に第1データを書き込む予定のメモリセルの第1閾値分布を、消去後に第2データを書き込む予定のメモリセルの第2閾値分布より低くする制御回路とを備え、前記第1データを有するメモリセルの閾値分布は、前記第2データを有するメモリセルの閾値分布より低いことを特徴とする。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。第1の実施形態本実施形態に係る半導体記憶装置は、メモリセルに例えば多値のデータを上書きする場合において、閾値電圧が高い00データ、01データ、10データを書き込む予定のメモリセルに対して、消去動作後にソフトプログラムを行い、閾値電圧が低い11データを保持する予定のメモリセルに対して、消去動作後にソフトプログラムを行わない。これにより、書き込みを行わない11データの閾値分布は低いままであり、00データ、01データ、10データの書き込み動作による近接効果の影響を受けても閾値電圧が小さい。また、書き込みを行う00データ、01データ、10データの閾値分布は高くなる。00データ、01データ、10データを書き込む際の隣接効果を小さくできるため、00データ、01データ、10データの閾値分布が太くなり、閾値分布の一部が重なるなどの不具合を防止できる。[半導体記憶装置の構成]本実施形態に係る半導体記憶装置について、図1に示す一例のNAND型フラッシュメモリを用いて説明する。図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線SLドライバ7、及びセンスアンプ8を備える。<メモリセルアレイ>メモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、複数のNANDストリング11を備える。このNANDストリング11は、複数の不揮発性のメモリセルと、選択トランジスタST1、ST2を含む。図1に示すように、64個のメモリセルは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。なお、直列接続されるメモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。<ロウデコーダ>ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられる選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。<ドライバ回路>ドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、及び32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKに対応するセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線SGS1を介してそれぞれ必要とする電圧を選択トランジスタST2のゲートに転送する。この時、セレクトゲート線ドライバ32は選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。<電圧発生回路>電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。<データ入出力回路>データ入出力回路5は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、データをホストに出力する際は、制御部6の制御に基づき、センスアンプ8が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。<制御部>制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部6は、前述したブロック選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をセンスアンプ8に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、図示せぬI/O端子を介してホストhostからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。制御部6は、ROM図示略;記憶部を有する。このROMは、1ページ分のデータを保持するレジスタと、テーブルを有する。入力されたデータがデータ入出力回路5を介してセンスアンプ8に転送されるとともに、このROMに転送される。これにより、1ページ分のデータがレジスタに保持される。また、ROMは、第1データ例えば多値データの場合には、11データと第1データを書き込む予定のメモリセルの消去状態の閾値分布第1閾値分布、第2データ例えば多値データの場合には、00データ、01データ、10データのいずれかのデータの総称を示すと第2データを書き込む予定のメモリセルの消去状態の閾値分布第2閾値分布をそれぞれ対応付けたテーブルを有する。制御部6は、レジスタに保持された1ページ分のデータのうち各2ビットのデータが、第1データに属するか、第2データに属するかを判定する。制御部6は、第1データを書き込む予定のメモリセルに対して、テーブルの中の対応する第1閾値分布になるように設定する。例えば、消去動作後の閾値分布を第1閾値分布とする。このとき、消去動作を行ったのち、第1データを書き込む予定のメモリセルに対して、ソフトプログラムは行わない。一方で、制御部6は、第2データを書き込む予定メモリセルに対して、テーブルの中の対応する第2閾値分布になるように設定する。例えば、消去動作後の閾値分布を第1閾値分布とし、第1閾値分布よりも第2閾値分布が高い場合、第2データを書き込む予定メモリセル、ソフトプログラムは行う。<ソース線SLドライバ>ソース線SLドライバ7は、制御部6により入力される内部制御信号で動作する。例えば、消去の際に、ソース線SLドライバ7は制御部6により制御されて、ソース線SL側からビット線BLに電圧VDDが転送される。<センスアンプ>センスアンプ8は、読み出し動作の際には、メモリセルアレイ1から読み出されたデータをセンス増幅して一時的に保持し、データ線Dlineを介してデータ入出力回路5に転送する。また、書き込み動作の際には、ビット線BLを介して、センスアンプ8は、データ入出力回路5から転送されたデータをメモリセルアレイ1に転送する。[半導体装置の書き込み動作]次に、本実施形態の半導体記憶装置の消去動作及び書き込み動作を、図2及び図3の閾値分布図、図4のフローチャート図を用いて説明する。説明の便宜上、多値データを書き込む場合を例に説明する。<消去動作>まず、図4に示すように、ステップS1で、メモリセルMTの所定範囲のデータをブロック単位で消去する図3aが対応。そして、ステップS2で、所定範囲に書き込むデータが1ページ分毎にデータがNAND型フラッシュメモリに入力されると、1ページ分のデータがレジスタに保持される。ステップS3で、制御部6は、レジスタに保持された1ページ分のデータのうち各2ビットのデータが、第1データに属するか、第2データに属するかを判定する。ステップS4で、図2a及び図3bに示すように、制御部6は、第2データを書き込む予定のメモリセルに対して、ソフトプログラムを行うよう制御する。具体的には、制御部6は、第2データを書き込む予定のメモリセルのアドレスなどをロウデコーダ2とセンスアンプ8に出力する。このソフトプログラムは、全ワード線WLに一括して行うのではなく、ワード線WL1本ごとに行い、選択されたメモリセルに対して、ドライバ回路3は昇圧した電圧を転送トランジスタ21乃至23を介して印加する。その後、ソフトプログラムのベリファイ動作では、選択されたワード線WLに所望の読み出し電圧を印加し、選択されたワード線WLと隣接するワード線WLに非選択読み出し電圧を印加する。これにより、選択されたワード線WLに接続されたメモリセルの閾値分布は、第1閾値分布図2a内のE状態から第2閾値分布図2a内のSP状態;E状態が消去しすぎた過消去状態であったとしても、SP状態は過消去状態を解消した状態となるになるまで、ソフトプログラムとベリファイ動作を繰り返す。ここで、ベリファイ動作では、読み出し電圧を印加したときに、データを読み出せないメモリセルが全体の例えば0.1を超えたときに、ベリファイパスする。これにより、ステップS4が終了する。その結果、図2bに示すように、第1データを書き込む予定のメモリセルの閾値分布は、第1閾値分布であり、第2データを書き込む予定のメモリセルの閾値分布は、第2閾値分布である。第2閾値分布は、第1閾値分布よりも高くなる。<書き込み動作>図2cに示すように、図2bで第2閾値分布の閾値分布を有するメモリセルに対して、制御部6は第2データを書き込むよう制御する。具体的には、制御部6は、第2データを書き込む予定のメモリセルを、前述した方法と同様に選択する。選択されたメモリセルに対して、ドライバ回路3は昇圧した電圧を転送トランジスタ21乃至23を介して印加する。これにより、選択されたメモリセルに例えばAレベル、Bレベル、Cレベルのデータを書き込む。図2d、図3cに示すように、各メモリセルはEレベル、Aレベル、Bレベル、Cレベルのデータを保持する。[第1実施形態の効果]以上より、本実施形態の半導体記憶装置は、メモリセルの信頼性を向上できる。以下、具体的に説明する。本実施形態の半導体記憶装置は、消去動作後に閾値電圧が高い00データ、01データ、10データを書き込む予定のメモリセルに対して、消去動作後にソフトプログラムを行う。本実施形態の半導体記憶装置は、例えば消去動作後に閾値電圧が高い00データ、01データ、10データを書き込む予定のメモリセルに対してソフトプログラムを行わない場合比較例1と比較して、00データ、01データ、10データを書き込む際の閾値電圧の変化量を小さくできる。すなわち、本実施形態の半導体記憶装置は、比較例1と比べて隣接メモリセルから受ける隣接効果を小さくできる。その結果、本実施形態の半導体記憶装置は、比較例と比べて00データ、01データ、10データを有するメモリセルの閾値分布を狭くでき、00データの閾値分布、01データの閾値分布と10データの閾値分布の一部が重なる可能性を低減できる。これにより、本実施形態の半導体記憶装置は、書き込み不良を低減でき、メモリセルの信頼性を向上できる。一方で、本実施形態の半導体記憶装置は、消去動作後に閾値電圧が11データを保持する予定のメモリセルに対して、消去動作後にソフトプログラムを行わない。本実施形態の半導体記憶装置は、例えば消去動作後に全メモリセルに対してソフトプログラムを行う場合比較例2と比較して、書き込み不良を低減できる。比較例2の場合には、全メモリセルの閾値分布がソフトプログラムにより高くシフトする。したがって、多値のデータを有するメモリセルの閾値分布において、E状態の閾値分布とA状態の閾値分布が一部重なる可能性があり、書き込み不良の可能性がある。しかし、本実施形態の半導体記憶装置では、消去動作後に11データ書き込み予定のメモリセルに対して、消去動作後にソフトプログラムを行わないため、E状態の閾値分布とA状態の閾値分布が一部重なる可能性を低減できる。その結果、本実施形態の半導体記憶装置は、書き込み不良を低減でき、メモリセルの信頼性を向上できる。本実施形態の半導体記憶装置は、メモリセルの信頼性を向上できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。