"メモリへのアクセス要求を出力する複数のバスマスタのそれぞれと、前記メモリが接続され、前記バスマスタのそれぞれから入力された該メモリへの前記アクセス要求を調停し、許可した前記アクセス要求に応じて該メモリへのアクセスを制御するアービタとの間に挿入され、前記アービタと対応する前記バスマスタとの間のそれぞれの信号を中継する信号転送回路であって、当該信号転送回路は、対応する前記バスマスタから入力された前記メモリへのアクセス要求を前記アービタに中継する際に、該前記バスマスタから入力される、該アクセス要求におけるアクセス要求入力信号およびメモリアドレス入力信号のタイミングを整えたアクセス要求出力信号およびメモリアドレス出力信号を、前記アービタに出力すると共に、前記アービタから入力される、該アクセス要求を許可することを表すアクセス許可入力信号に先行して、該アクセス要求を許可するアクセス許可出力信号を、該バスマスタに出力する制御信号転送部と、対応する前記バスマスタから入力された前記メモリへのアクセス要求における複数のデータを該バスマスタまたは前記アービタに中継する際に、前記アービタまたは該バスマスタから入力される、該アクセス要求におけるそれぞれのデータ入力信号のタイミングを整えたそれぞれのデータ出力信号を、該バスマスタまたは前記アービタに出力すると共に、前記アービタから入力される、該アクセス要求におけるそれぞれのデータが有効である期間を表すデータ有効期間入力信号のタイミングを整えたデータ有効期間出力信号を、該バスマスタに出力するデータ信号転送部と、を備える、ことを特徴とする信号転送回路。前記制御信号転送部は、前記アクセス要求入力信号と前記アクセス許可入力信号とに基づいて、前記アクセス要求出力信号を出力するか否かを決定し、該アクセス要求出力信号を出力すると決定したときに、該アクセス要求出力信号を出力することを表す出力タイミング信号を出力し、該出力タイミング信号を出力した次のタイミングから、該アクセス要求出力信号を出力するアクセス要求タイミング調整部と、前記出力タイミング信号が出力された次のタイミングから、前記メモリアドレス入力信号を、前記メモリアドレス出力信号として出力するアドレスタイミング調整部と、前記出力タイミング信号を、次のタイミングで、前記アクセス許可出力信号として出力するアクセス許可タイミング調整部と、を備え、前記アクセス要求タイミング調整部は、対応する前記バスマスタから、今回のアクセス要求に応じた前記アクセス要求入力信号が入力されたとき、該バスマスタによる前回のアクセス要求に応じた前記アクセス要求出力信号がすでに出力され、前記アービタから前回のアクセス要求を許可する前記アクセス許可入力信号が入力されていないときには、今回のアクセス要求に応じた前記アクセス要求出力信号の出力を保留し、前記アービタから前回のアクセス要求を許可する前記アクセス許可入力信号が入力されたときに、今回のアクセス要求に応じた前記アクセス要求出力信号を出力すると決定する、ことを特徴とする請求項1に記載の信号転送回路。当該信号転送回路が対応する前記バスマスタが、前記アクセス要求によって、前記メモリからデータを読み出すバスマスタである場合、前記データ信号転送部は、前記アービタから入力されたそれぞれの前記データ入力信号を、次のタイミングで、それぞれの前記データ出力信号として、前記バスマスタに出力するリードデータタイミング調整部と、前記アービタから入力された前記データ有効期間入力信号を、次のタイミングで、前記データ有効期間出力信号として、前記バスマスタに出力するリードデータ有効期間タイミング調整部と、を備える、ことを特徴とする請求項2に記載の信号転送回路。当該信号転送回路が対応する前記バスマスタが、前記アクセス要求によって、前記メモリにデータを書き込むバスマスタである場合、前記データ信号転送部は、前記アービタから入力される前記データ有効期間入力信号に先行して、前記データ有効期間出力信号を、前記バスマスタに出力するライトデータ有効期間タイミング調整部と、先行して出力された前記データ有効期間出力信号に応じて、前記バスマスタから入力される複数の前記データ入力信号の内、予め定めた数または全ての前記データ入力信号を保持する複数のデータ保持部を具備し、前記バスマスタから入力されたそれぞれの前記データ入力信号を、次のタイミングで、それぞれの該データ保持部に一旦保持し、前記アービタから前記データ有効期間入力信号が入力されたときに、保持したそれぞれの前記データ入力信号を、タイミングを整えたそれぞれの前記データ出力信号として、前記アービタに出力するライトデータタイミング調整部と、を備える、ことを特徴とする請求項2に記載の信号転送回路。前記ライトデータ有効期間タイミング調整部は、前記アクセス許可出力信号と前記データ有効期間出力信号とに基づいて、前記アクセス要求に応じた全ての前記データ出力信号の前記アービタへの出力が終了していない許可したアクセス要求の数を計測し、該計測した結果に基づいて生成した、対応する前記バスマスタによる前記アクセス要求をすでに許可しているが、全ての前記データ出力信号の前記アービタへの出力が終了していない許可済みのアクセス要求があるか否かを表す残許可アクセス信号を出力する許可アクセス計測部と、前記データ有効期間入力信号と前記データ有効期間出力信号とに基づいて、前記データ入力信号を保持することができる前記データ保持部の数を計測し、該計測した結果である保持可能データ数と、該計測した結果に基づいて生成した、前記データ入力信号を保持することができる前記データ保持部があるか否か表す保持可否信号と、を出力するデータ計測部と、を備え、前記残許可アクセス信号と前記保持可否信号とに基づいて生成した信号を、前記データ有効期間出力信号として出力し、前記ライトデータタイミング調整部は、前記保持可能データ数と、前記データ有効期間出力信号と、前記データ有効期間入力信号とに基づいて、前記バスマスタから入力されたそれぞれの前記データ入力信号を、複数の前記データ保持部の内、いずれのデータ保持部に保持させるかを制御するデータ保持制御部、を備える、ことを特徴とする請求項4に記載の信号転送回路。前記ライトデータタイミング調整部は、前記バスマスタから入力された2つの前記データ入力信号を、次のタイミングで、それぞれの保持する第1のデータ保持部と第2のデータ保持部とを具備し、前記第2のデータ保持部が保持した前記データ入力信号を、前記データ出力信号として前記アービタに出力し、前記データ保持制御部は、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が1つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表し、前記データ有効期間入力信号が、前記データ出力信号が無効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第1のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が2つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第2のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数がないことを表し、前記データ有効期間入力信号が、前記データ出力信号が有効であることを表しているときに、次のタイミングで、前記第1のデータ保持部に保持している前記データ入力信号を、前記第2のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が1つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表し、前記データ有効期間入力信号が、前記データ出力信号が有効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第2のデータ保持部に保持させるように、前記第1のデータ保持部と前記第2のデータ保持部とを制御する、ことを特徴とする請求項5に記載の信号転送回路。前記次のタイミングは、当該信号転送回路と、前記アービタと、前記バスマスタとが動作する共通のクロックサイクルのタイミングである、ことを特徴とする請求項2から請求項6のいずれか1の項に記載の信号転送回路。しかしながら、上述したようなプロトコルにおいては、アービタとバスマスタとの間で入出力される信号に、タイミング的に厳しい経路が存在する。図11は、従来のシステムLSIにおいて、タイミング的に厳しい経路の一例を説明する図である。図11aには、バスマスタからDRAMにデータを書き込む場合における、タイミング的に厳しい制御タイミングの一例を示し、図11bには、従来のシステムLSIにおけるアービタとバスマスタとの接続の一例において、タイミング的に厳しい信号線の経路を示している。なお、図11bにおいては、バスマスタ92を、DRAM90にデータを書き込むバスマスタとし、バスマスタ93を、DRAM90からデータを読み出すバスマスタとしている場合を示している。図11aに示したように、バスマスタが連続してDRAM90へのアクセス要求を発行する場合、バスマスタは、アービタ91から入力されたアクノリッジAEN信号に応じたリクエストREQ信号の発行停止および再発行を、1クロックサイクル内で行う制御する必要がある図11aのタイミングA参照。また、それぞれのバスマスタが、アービタ91から入力されたデータイネーブルDEN信号に応じたライトデータWDATAを出力する場合や、データイネーブルDEN信号と共に入力されたリードデータRDATAの取り込み行う場合にも、それぞれのデータのアクセスを1クロックサイクル内で行う必要がある図11aのタイミングB参照。このような場合には、図11bに太線で示したような経路が、タイミング的に厳しい経路となる。より具体的には、バスマスタ92が連続してDRAM90へのアクセス要求を発行する場合、アービタ91内の調停回路911から入力されたアクノリッジAEN信号は、まず、リクエスト生成回路921バスマスタ93においては、リクエスト生成回路931に入力される。リクエスト生成回路921またはリクエスト生成回路931は、アクノリッジAEN信号が入力されると、リクエストREQ信号の発行を停止するか、連続してリクエストREQ信号を発行するかを判断する。そして、リクエストREQ信号の発行を停止すると判断した場合には、リクエスト生成回路921またはリクエスト生成回路931は、フリップフロップ922バスマスタ93においては、フリップフロップ932を初期化リセットする。また、連続してリクエストREQ信号を発行すると判断した場合には、リクエスト生成回路921またはリクエスト生成回路931は、リクエストREQ信号をフリップフロップ922またはフリップフロップ932に入力する。このリクエスト生成回路921またはリクエスト生成回路931による判断と、フリップフロップ922またはフリップフロップ932に対する制御は、アクノリッジAEN信号が入力されたクロックサイクル中に行う、すなわち、次のクロックサイクルで判定した結果を反映させる必要があるため、タイミング的に厳しくなる。また、バスマスタ92がライトデータWDATAを出力する場合、アービタ91内の調停回路911から入力されたデータイネーブルDEN信号は、まず、データ制御回路923に入力される。データ制御回路923は、入力されたデータイネーブルDEN信号に基づいて、最初にアービタ91に出力するライトデータWDATAを、フリップフロップ924に出力する。データ制御回路923は、フリップフロップ924への最初のライトデータWDATAの出力を、フリップフロップ924の次のクロックサイクルまでに行う必要がある。以降、データ制御回路923は、クロックサイクル毎に、次のライトデータWDATAを順次フリップフロップ924に出力する。図11aには、4バーストのライトデータWDATAを、2回連続で出力する場合を示している。また、バスマスタ93がリードデータRDATAの取り込み行う場合、アービタ91内の調停回路911から入力されたデータイネーブルDEN信号は、まず、データラッチ制御回路933に入力される。データラッチ制御回路933は、入力されたデータイネーブルDEN信号に基づいて、最初にアービタ91から出力されたリードデータRDATAを取り込むためのデータラッチ信号を、フリップフロップ934に出力する。データラッチ制御回路933は、フリップフロップ934への最初のデータラッチ信号の出力を、フリップフロップ934の次のクロックサイクルまでに行う必要がある。以降、データラッチ制御回路933は、クロックサイクル毎に、次のリードデータRDATAを取り込むためのデータラッチ信号を、順次フリップフロップ934に出力する。このように、従来のシステムLSIでは、プロトコルの制約によって、タイミング的に厳しい経路が存在する。このタイミング的に厳しい経路のタイミングは、システムLSI内でアービタ91が配置される位置と、それぞれのバスマスタが配置される位置との距離が離れると、さらに厳しくなる。このため、従来のシステムLSIでは、システムLSIを高性能にするために、内蔵するバスマスタの数を増やすことが困難である。これは、システムLSIに内蔵するバスマスタの数を増やすことによって、システムLSI内でアービタ91が配置される位置と、それぞれのバスマスタが配置される位置との距離が、さらに離れてしまう可能性があるからである。アービタとバスマスタとの配置位置が離れると、アービタとバスマスタとの間で入出力される信号の配線長が長くなり、配線の遅延時間が増えてしまう。配線の遅延時間が増えると、アービタ91内の調停回路911から出力されたアクノリッジAEN信号やデータイネーブルDEN信号が、それぞれのバスマスタに入力されるまでの時間が遅くなってしまう。これにより、バスマスタ内で次のクロックサイクルまでに行う必要がある制御やデータの出力に使用することができる時間が短くなり、次のクロックサイクルまでに終了しない、すなわち、プロトコルを守れない、という問題となってしまう。また、システムLSIに内蔵するバスマスタの数を増やすことにより、アービタ91内の調停回路911の回路規模も増大する。これにより、それぞれの信号が通過する回路の段数論理段数も増えてしまう。このため、アクノリッジAEN信号やデータイネーブルDEN信号の調停回路911からの出力も遅くなってしまうことも考えられる。また、従来のシステムLSIでは、システムLSIを高性能にするために、動作クロックを高速化することも困難である。これは、システムLSIの動作クロックを高速化することによって1クロックサイクルの期間が短くなってしまうからである。1クロックサイクルの期間が短くなると、バスマスタ内で次のクロックサイクルまでに行う必要がある制御やデータの出力に使用することができる時間も短くなる。このため、リクエスト生成回路921またはリクエスト生成回路931、データ制御回路923、またはデータラッチ制御回路933の論理段数による信号の遅延時間を考慮すると、プロトコルを守るためには、ある程度以上に動作クロックを高速化することができない、という問題となってしまう。そこで、アービタ91内の調停回路911から出力されたアクノリッジAEN信号やデータイネーブルDEN信号も、一旦フリップフロップでラッチすることによって、1クロックサイクル以内に行う必要がある制御やデータの出力に使用することができる時間を確保することが考えられる。図12は、従来のシステムLSIにおいて、アービタから出力される信号をラッチするバスマスタの構成および制御タイミングの一例を説明する図である。図12aには、従来のシステムLSIにおけるアービタと、アービタから出力される信号をラッチするバスマスタとの接続の一例を示している。なお、図12aには、図11bに示したバスマスタ92に、アービタ91内の調停回路911から出力されたアクノリッジAEN信号をラッチするフリップフロップ925と、アービタ91内の調停回路911から出力されたデータイネーブルDEN信号をラッチするフリップフロップ926とを追加したバスマスタの構成を示している。図12bには、従来のシステムLSIにおけるプロトコルに従ったタイミングチャートの一例を示している。図12bには、図12aに示したバスマスタ92からDRAMにデータを書き込む際のそれぞれの信号のタイミングチャートを示している。なお、以下の説明においては、バスマスタ92がDRAM90にデータの書き込みを行う場合において、次に連続してDRAM90へのアクセス要求を発行しない場合について説明する。図12aに示したバスマスタ92からアービタ91に対してDRAM90へのアクセス要求を表すリクエストREQ信号を発行出力すると、アービタ91は、予め定められた調停アルゴリズムに従ってバスマスタ92を選択し、アクノリッジAEN信号を返す出力する。バスマスタ92は、入力されたアクノリッジAEN信号を一旦フリップフロップ925でラッチし、ラッチしたアクノリッジAEN_d信号を、リクエスト生成回路921に出力する。リクエスト生成回路921では、フリップフロップ925が一旦ラッチしたアクノリッジAEN_d信号に基づいて、フリップフロップ922を初期化してリクエストREQ信号の発行を停止する。これにより、図12bに示したように、アービタ91に入力されているリクエストREQ信号が停止する。しかし、リクエストREQ信号の発行停止は、フリップフロップ925が一旦ラッチしたアクノリッジAEN_d信号に基づいて行われるため、図12bの期間Cだけ遅れたタイミングとなってしまう。このため、アービタ91は、期間Cの間にバスマスタ92から連続してDRAM90へのアクセス要求が発行されたものと誤認識してしまうことになる。また、アービタ91は、DRAM90のデータアクセスが可能なタイミングで、バスマスタ92に、データイネーブルDEN信号を発行出力する。バスマスタ92は、入力されたデータイネーブルDEN信号を一旦フリップフロップ926でラッチし、ラッチしたデータイネーブルDEN_d信号を、データ制御回路923に出力する。データ制御回路923では、フリップフロップ926が一旦ラッチしたデータイネーブルDEN_d信号に基づいて、最初にアービタ91に出力するライトデータWDATAを、フリップフロップ924に出力する。なお、データ制御回路923は、フリップフロップ924への最初のライトデータWDATAの出力を、フリップフロップ924の次のクロックサイクルまでに行う。これにより、図12bに示したように、バスマスタ92からライトデータWDATAが、アービタ91に入力される。しかし、ライトデータWDATAのアービタ91への出力は、フリップフロップ926が一旦ラッチしたデータイネーブルDEN_d信号に基づいて行われるため、図12bの期間Dのように、アービタ91が出力したデータイネーブルDEN信号に対して遅れたタイミングとなってしまう。このため、アービタ91は、期間Dの最初に、バスマスタ92から最初のライトデータWDATAが入力される前のデータを、DRAM90に書き込んでしまうことになる。また、アービタ91は、期間Dの最後では、バスマスタ92から入力された最後4つ目のライトデータWDATAを、DRAM90に書き込まないことになる。なお、バスマスタがDRAMからデータを読み出す場合には、図10bまたは図11aに示したライトデータWDATAと同じタイミングで、リードデータRDATAがバスマスタに入力される。このとき、フリップフロップが一旦ラッチしたデータイネーブルDEN_d信号に基づいたデータラッチ信号は、アービタ91が出力したデータイネーブルDEN信号に対して遅れたタイミングとなる。このため、リードデータRDATAを取り込むバスマスタ例えば、バスマスタ93は、アービタ91から出力された最初のリードデータRDATAを取り込むことができないことになる。また、バスマスタは、アービタ91から出力された最後のリードデータRDATAよりも後のデータを取り込んでしまうことになる。このように、アービタから出力されたアクノリッジAEN信号やデータイネーブルDEN信号を、単純に一旦フリップフロップでラッチすることによって、1クロックサイクル以内に行う必要がある制御やデータの出力に使用することができる時間を確保する方法では、アービタとバスマスタとの間で予め定められている、上述したようなプロトコルを守った状態でDRAMへのアクセスを行うことができない、という問題がある。本発明は、上記の課題認識に基づいてなされたものであり、プロトコルに従ってアクセスを行うアービタとバスマスタとの間の入出力信号のタイミングの制約を改善することができる信号転送回路を提供することを目的としている。上記の課題を解決するため、本発明の信号転送回路は、メモリへのアクセス要求を出力する複数のバスマスタのそれぞれと、前記メモリが接続され、前記バスマスタのそれぞれから入力された該メモリへの前記アクセス要求を調停し、許可した前記アクセス要求に応じて該メモリへのアクセスを制御するアービタとの間に挿入され、前記アービタと対応する前記バスマスタとの間のそれぞれの信号を中継する信号転送回路であって、当該信号転送回路は、対応する前記バスマスタから入力された前記メモリへのアクセス要求を前記アービタに中継する際に、該前記バスマスタから入力される、該アクセス要求におけるアクセス要求入力信号およびメモリアドレス入力信号のタイミングを整えたアクセス要求出力信号およびメモリアドレス出力信号を、前記アービタに出力すると共に、前記アービタから入力される、該アクセス要求を許可することを表すアクセス許可入力信号に先行して、該アクセス要求を許可するアクセス許可出力信号を、該バスマスタに出力する制御信号転送部と、対応する前記バスマスタから入力された前記メモリへのアクセス要求における複数のデータを該バスマスタまたは前記アービタに中継する際に、前記アービタまたは該バスマスタから入力される、該アクセス要求におけるそれぞれのデータ入力信号のタイミングを整えたそれぞれのデータ出力信号を、該バスマスタまたは前記アービタに出力すると共に、前記アービタから入力される、該アクセス要求におけるそれぞれのデータが有効である期間を表すデータ有効期間入力信号のタイミングを整えたデータ有効期間出力信号を、該バスマスタに出力するデータ信号転送部と、を備える、ことを特徴とする。また、本発明の前記制御信号転送部は、前記アクセス要求入力信号と前記アクセス許可入力信号とに基づいて、前記アクセス要求出力信号を出力するか否かを決定し、該アクセス要求出力信号を出力すると決定したときに、該アクセス要求出力信号を出力することを表す出力タイミング信号を出力し、該出力タイミング信号を出力した次のタイミングから、該アクセス要求出力信号を出力するアクセス要求タイミング調整部と、前記出力タイミング信号が出力された次のタイミングから、前記メモリアドレス入力信号を、前記メモリアドレス出力信号として出力するアドレスタイミング調整部と、前記出力タイミング信号を、次のタイミングで、前記アクセス許可出力信号として出力するアクセス許可タイミング調整部と、を備え、前記アクセス要求タイミング調整部は、対応する前記バスマスタから、今回のアクセス要求に応じた前記アクセス要求入力信号が入力されたとき、該バスマスタによる前回のアクセス要求に応じた前記アクセス要求出力信号がすでに出力され、前記アービタから前回のアクセス要求を許可する前記アクセス許可入力信号が入力されていないときには、今回のアクセス要求に応じた前記アクセス要求出力信号の出力を保留し、前記アービタから前回のアクセス要求を許可する前記アクセス許可入力信号が入力されたときに、今回のアクセス要求に応じた前記アクセス要求出力信号を出力すると決定する、ことを特徴とする。また、本発明の信号転送回路が対応する前記バスマスタが、前記アクセス要求によって、前記メモリからデータを読み出すバスマスタである場合、前記データ信号転送部は、前記アービタから入力されたそれぞれの前記データ入力信号を、次のタイミングで、それぞれの前記データ出力信号として、前記バスマスタに出力するリードデータタイミング調整部と、前記アービタから入力された前記データ有効期間入力信号を、次のタイミングで、前記データ有効期間出力信号として、前記バスマスタに出力するリードデータ有効期間タイミング調整部と、を備える、ことを特徴とする。また、本発明の信号転送回路が対応する前記バスマスタが、前記アクセス要求によって、前記メモリにデータを書き込むバスマスタである場合、前記データ信号転送部は、前記アービタから入力される前記データ有効期間入力信号に先行して、前記データ有効期間出力信号を、前記バスマスタに出力するライトデータ有効期間タイミング調整部と、先行して出力された前記データ有効期間出力信号に応じて、前記バスマスタから入力される複数の前記データ入力信号の内、予め定めた数または全ての前記データ入力信号を保持する複数のデータ保持部を具備し、前記バスマスタから入力されたそれぞれの前記データ入力信号を、次のタイミングで、それぞれの該データ保持部に一旦保持し、前記アービタから前記データ有効期間入力信号が入力されたときに、保持したそれぞれの前記データ入力信号を、タイミングを整えたそれぞれの前記データ出力信号として、前記アービタに出力するライトデータタイミング調整部と、を備える、ことを特徴とする。また、本発明の前記ライトデータ有効期間タイミング調整部は、前記アクセス許可出力信号と前記データ有効期間出力信号とに基づいて、前記アクセス要求に応じた全ての前記データ出力信号の前記アービタへの出力が終了していない許可したアクセス要求の数を計測し、該計測した結果に基づいて生成した、対応する前記バスマスタによる前記アクセス要求をすでに許可しているが、全ての前記データ出力信号の前記アービタへの出力が終了していない許可済みのアクセス要求があるか否かを表す残許可アクセス信号を出力する許可アクセス計測部と、前記データ有効期間入力信号と前記データ有効期間出力信号とに基づいて、前記データ入力信号を保持することができる前記データ保持部の数を計測し、該計測した結果である保持可能データ数と、該計測した結果に基づいて生成した、前記データ入力信号を保持することができる前記データ保持部があるか否か表す保持可否信号と、を出力するデータ計測部と、を備え、前記残許可アクセス信号と前記保持可否信号とに基づいて生成した信号を、前記データ有効期間出力信号として出力し、前記ライトデータタイミング調整部は、前記保持可能データ数と、前記データ有効期間出力信号と、前記データ有効期間入力信号とに基づいて、前記バスマスタから入力されたそれぞれの前記データ入力信号を、複数の前記データ保持部の内、いずれのデータ保持部に保持させるかを制御するデータ保持制御部、を備える、ことを特徴とする。また、本発明の前記ライトデータタイミング調整部は、前記バスマスタから入力された2つの前記データ入力信号を、次のタイミングで、それぞれの保持する第1のデータ保持部と第2のデータ保持部とを具備し、前記第2のデータ保持部が保持した前記データ入力信号を、前記データ出力信号として前記アービタに出力し、前記データ保持制御部は、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が1つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表し、前記データ有効期間入力信号が、前記データ出力信号が無効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第1のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が2つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第2のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数がないことを表し、前記データ有効期間入力信号が、前記データ出力信号が有効であることを表しているときに、次のタイミングで、前記第1のデータ保持部に保持している前記データ入力信号を、前記第2のデータ保持部に保持させ、前記保持可能データ数が、前記データ入力信号を保持することができる前記データ保持部の数が1つであることを表し、前記データ有効期間出力信号が、前記データ入力信号が有効であることを表し、前記データ有効期間入力信号が、前記データ出力信号が有効であることを表しているときに、次のタイミングで、前記データ入力信号を前記第2のデータ保持部に保持させるように、前記第1のデータ保持部と前記第2のデータ保持部とを制御する、ことを特徴とする。また、本発明の信号転送回路における、前記次のタイミングは、当該信号転送回路と、前記アービタと、前記バスマスタとが動作する共通のクロックサイクルのタイミングである、ことを特徴とする。本発明によれば、プロトコルに従ってアクセスを行うアービタとバスマスタとの間の入出力信号のタイミングの制約を改善することができるという効果が得られる。以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態における信号転送回路の基本構成を示したブロック図である。図1は、本実施形態における信号転送回路の基本的な概念を表している。図1に示したように、本実施形態の信号転送回路は、アービタとバスマスタとの間に挿入される。信号転送回路は、アービタとバスマスタとの間で入出力される信号を転送中継する回路である。このとき、信号転送回路とアービタ、およびバスマスタと信号転送回路は、アービタとバスマスタとの間で予め定められたプロトコルと同じプロトコルに従ったタイミングでアクセスされる。図1aには、DRAMからデータを読み出すバスマスタ以下、リードバスマスタという2と、アービタ1のとの間に挿入される信号転送回路を示している。リードバスマスタ2とアービタ1との間に挿入される信号転送回路は、制御信号転送モジュール10とリードデータ転送モジュール20とから構成される。また、図1bには、DRAMにデータを書き込むバスマスタ以下、ライトバスマスタという3と、アービタ1のとの間に挿入される信号転送回路を示している。ライトバスマスタ3とアービタ1との間に挿入される信号転送回路は、制御信号転送モジュール10とライトデータ転送モジュール30とから構成される。以下の説明においては、リードバスマスタ2またはライトバスマスタ3のいずれか一方を表すときには、単に、バスマスタともいう。なお、リードバスマスタ2、ライトバスマスタ3、およびアービタ1の動作は、従来のシステムLSIに内蔵されたバスマスタおよびアービタと同様である。より具体的には、アービタ1は、図10および図11に示したアービタ91と同様に、それぞれのバスマスタから発せられる図示しないDRAMへのアクセス要求を適切に調停しながら、実際のDRAMへのアクセスを制御している。また、リードバスマスタ2は、図11bに示したバスマスタ93と同様に、アービタ1に、図示しないDRAMからデータを読み出すためのアクセス要求を出力し、アービタ1からアクセス要求が許可されたあとに、アービタ1を介して入力される図示しないDRAMからのデータを取り込む。また、ライトバスマスタ3は、図11bに示したバスマスタ92と同様に、アービタ1に、図示しないDRAMにデータを書き込むためのアクセス要求を出力し、アービタ1からアクセス要求が許可されたあとに、アービタ1を介して図示しないDRAMに書き込むデータを出力する。従って、リードバスマスタ2、ライトバスマスタ3、およびアービタ1の動作に関する詳細な説明は、省略する。制御信号転送モジュール10は、リードバスマスタ2またはライトバスマスタ3からアービタ1に発行される出力される、DRAMへのアクセス要求を表すリクエストREQ信号と、アクセスするDRAMのアドレスを表すアドレスADRとを中継する。また、制御信号転送モジュール10は、アービタ1が選択したバスマスタに返される出力される、DRAMへのアクセス要求を受け付けた、すなわち、アクセス要求を許可することを表すアクノリッジAEN信号を中継する。制御信号転送モジュール10は、タイミング調整部110が、リクエストREQ信号およびアドレスADRのタイミングを整えて、アービタ1に出力する。また、制御信号転送モジュール10は、タイミング調整部120が生成したアクノリッジAEN信号を、アービタ1からアクノリッジAEN信号が入力されるより前のタイミングで、リードバスマスタ2またはライトバスマスタ3に出力する。これにより、制御信号転送モジュール10は、システムLSI内のアービタ1の配置位置とバスマスタの配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和する。なお、制御信号転送モジュール10に関する詳細な説明は、後述する。リードデータ転送モジュール20は、アービタ1が選択したリードバスマスタ2に出力される、DRAMから読み出したデータが有効である期間を表すデータイネーブルDEN信号と、DRAMから読み出したデータであるリードデータRDATAとを中継する。リードバスマスタ2とアービタ1のとの間に挿入される信号転送回路は、制御信号転送モジュール10とリードデータ転送モジュール20とが組として使用される。リードデータ転送モジュール20は、タイミング調整部210が、データイネーブルDEN信号およびリードデータRDATAのタイミングを整えて、リードバスマスタ2に出力する。これにより、リードデータ転送モジュール20は、システムLSI内のアービタ1の配置位置とリードバスマスタ2の配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和する。なお、リードデータ転送モジュール20に関する詳細な説明は、後述する。ライトデータ転送モジュール30は、アービタ1が選択したライトバスマスタ3に出力される、DRAMへのデータの書き込みが有効である期間を表すデータイネーブルDEN信号と、ライトバスマスタ3からアービタ1に出力される、DRAMに書き込むデータであるライトデータWDATAを中継する。ライトバスマスタ3とアービタ1のとの間に挿入される信号転送回路は、制御信号転送モジュール10とライトデータ転送モジュール30とが組として使用される。ライトデータ転送モジュール30は、タイミング調整部310が生成したデータイネーブルDEN信号を、アービタ1からデータイネーブルDEN信号が入力されるより前のタイミング、すなわち、先行したタイミングで、ライトバスマスタ3に出力する。また、ライトデータ転送モジュール30は、タイミング調整部320が、ライトデータWDATAのタイミングを整えて、アービタ1に出力する。これにより、リードデータ転送モジュール20は、システムLSI内のアービタ1の配置位置とライトバスマスタ3の配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和する。なお、ライトデータ転送モジュール30に関する詳細な説明は、後述する。次に、制御信号転送モジュール10について説明する。図2は、本実施形態の信号転送回路において、アービタとバスマスタと間の制御信号に対応した制御信号転送モジュール10の概略構成を示したブロック図である。図2では、アービタ1とリードバスマスタ2との間に挿入される信号転送回路に含まれる制御信号転送モジュール10を示している。なお、アービタ1とライトバスマスタ3との間に挿入される信号転送回路に含まれる制御信号転送モジュール10も同様の構成である。制御信号転送モジュール10は、タイミング調整部110としてのリクエストタイミング調整部111およびアドレスタイミング調整部112と、タイミング調整部120と、を備えている。なお、以下の説明においては、タイミング調整部120を、アクノリッジタイミング調整部120ともいう。制御信号転送モジュール10は、リードバスマスタ2から入力されたリクエストREQ信号を、リクエストタイミング調整部111でタイミングを整えて、アービタ1に出力する。リクエストタイミング調整部111は、例えば、リクエストREQ信号を一旦ラッチしたのと同様のタイミングで、アービタ1に出力する。また、制御信号転送モジュール10は、リクエストREQ信号と同時にリードバスマスタ2から入力されたアドレスADRを、アドレスタイミング調整部112でタイミングを整えて、アービタ1に出力する。アドレスタイミング調整部112は、例えば、アドレスADRを一旦ラッチしたのと同様のタイミングで、アービタ1に出力する。これにより、リードバスマスタ2から入力されたリクエストREQ信号およびアドレスADRは、制御信号転送モジュール10によってクロックサイクルのタイミングに整えられて、アービタ1に中継される。以下の説明においては、リードバスマスタ2から入力されるリクエストREQ信号およびアドレスADRをそれぞれ、バスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRという。また、アービタ1に出力するリクエストREQ信号およびアドレスADRをそれぞれ、アービタリクエスト信号A_REQおよびアービタアドレスA_ADRという。また、制御信号転送モジュール10は、タイミングが整えられたアービタリクエスト信号A_REQおよびアービタアドレスA_ADRがアービタ1に出力されるタイミング、すなわち、リクエストタイミング調整部111およびアドレスタイミング調整部112のそれぞれが、バスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRを一旦ラッチしたのと同様のタイミングで、アクノリッジタイミング調整部120が生成したアクノリッジAEN信号を、リードバスマスタ2に出力する。これにより、リードバスマスタ2には、アービタ1がリードバスマスタ2を選択したときに返されるアクノリッジAEN信号より前のタイミング、すなわち、先行したタイミングで、アクノリッジAEN信号が入力される。以下の説明においては、アービタ1から入力されるアクノリッジAEN信号を、アービタアクノリッジ信号A_AENという。また、リードバスマスタ2に出力するアクノリッジAEN信号を、バスマスタアクノリッジ信号B_AENという。なお、制御信号転送モジュール10は、バスマスタアクノリッジ信号B_AENをリードバスマスタ2に返したことによって、リードバスマスタ2から再度バスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRが入力された場合には、すぐにタイミングが整えられたアービタリクエスト信号A_REQおよびアービタアドレスA_ADRを、アービタ1に出力しない。再度入力されたバスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRに対応した、アービタリクエスト信号A_REQおよびアービタアドレスA_ADRは、制御信号転送モジュール10に、アービタ1からのアービタアクノリッジ信号A_AENが入力された後に、アービタ1に出力する。また、制御信号転送モジュール10は、リクエストタイミング調整部111およびアドレスタイミング調整部112のそれぞれから、タイミングが整えられたアービタリクエスト信号A_REQおよびアービタアドレスA_ADRがアービタ1に出力されるタイミングで、再度入力されたバスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRに対応してアクノリッジタイミング調整部120が生成したバスマスタアクノリッジ信号B_AENを、リードバスマスタ2に出力する。以降、同様に、制御信号転送モジュール10は、アービタ1からアービタアクノリッジ信号A_AENが入力された後に、再度入力されたバスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRに対応したアービタリクエスト信号A_REQおよびアービタアドレスA_ADRのアービタ1への出力と、バスマスタアクノリッジ信号B_AENのリードバスマスタ2への出力とを繰り返す。このような動作によって、制御信号転送モジュール10は、バスマスタからアービタ1に発行される出力されるリクエストREQ信号およびアドレスADRと、アービタ1からバスマスタに返される出力されるアクノリッジAEN信号とを中継する。これにより、制御信号転送モジュール10をアービタ1とバスマスタとの間に挿入することによって、制御信号転送モジュール10とアービタ1、およびバスマスタと制御信号転送モジュール10との間では、アービタ1とバスマスタとの間で予め定められているプロトコルを守った状態とした上で、アービタ1とバスマスタとの間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。次に、制御信号転送モジュール10のより詳細な構成について説明する。図3は、本実施形態の信号転送回路において、アービタとバスマスタと間の制御信号に対応した制御信号転送モジュール10の構成の一例を示した回路図である。図3では、図2と同様に、アービタ1とリードバスマスタ2との間に挿入される制御信号転送モジュール10を示している。なお、アービタ1とライトバスマスタ3との間に挿入される制御信号転送モジュール10も同様の構成である。制御信号転送モジュール10では、リクエストタイミング調整部111が、フリップフロップ1111と、判定ロジック1112と、判定ロジック1113とで構成されている。また、アドレスタイミング調整部112およびアクノリッジタイミング調整部120は、それぞれフリップフロップで構成されている。以下の説明においては、アドレスタイミング調整部112をフリップフロップ112ともいい、アクノリッジタイミング調整部120をフリップフロップ120ともいう。判定ロジック1112は、アービタリクエスト信号A_REQのアービタ1への出力を開始するタイミングを表す、リクエストアサートタイミング信号を生成し、生成したリクエストアサートタイミング信号を、フリップフロップ1111のセットSET端子に出力する。また、リクエストアサートタイミング信号は、フリップフロップ112のイネーブルEN端子、およびフリップフロップ120のデータD端子にも出力される。判定ロジック1112は、リードバスマスタ2から最初にバスマスタリクエスト信号B_REQが発行されたとき、もしくはリードバスマスタ2から再度バスマスタリクエスト信号B_REQが発行された場合において、アービタ1からアービタアクノリッジ信号A_AENが入力されたときに、リクエストアサートタイミング信号を、アービタリクエスト信号A_REQをアービタ1に出力する状態以下、セット状態というにする。リクエストアサートタイミング信号は、リードバスマスタ2から入力されたバスマスタリクエスト信号B_REQと、アービタ1から入力されたアービタアクノリッジ信号A_AENと、フリップフロップ1111が出力するアービタリクエスト信号A_REQとに基づいて生成される。より具体的には、判定ロジック1112は、バスマスタリクエスト信号B_REQがアクセス要求をしている状態例えば、Highレベルで、アービタリクエスト信号A_REQがアクセス要求をしていない状態例えば、Lowレベルのときに、リクエストアサートタイミング信号を、セット状態例えば、Highレベルにする。これは、リードバスマスタ2から最初にバスマスタリクエスト信号B_REQが発行されたときに対応している。また、判定ロジック1112は、バスマスタリクエスト信号B_REQがアクセス要求をしている状態例えば、Highレベルで、アービタリクエスト信号A_REQがアクセス要求をしている状態例えば、Highレベルで、アービタアクノリッジ信号A_AENがアクセス要求を許可する状態例えば、Highレベルとなったときに、リクエストアサートタイミング信号を、セット状態例えば、Highレベルにする。これは、リードバスマスタ2から再度バスマスタリクエスト信号B_REQが発行された場合において、アービタ1から前回のアービタリクエスト信号A_REQに応じたアービタアクノリッジ信号A_AENが入力されたときに対応している。上記2つの状態以外のときには、判定ロジック1112は、セット状態のリクエストアサートタイミング信号を出力しない。例えば、Lowレベルにする。判定ロジック1113は、アービタリクエスト信号A_REQのアービタ1への出力を停止するタイミングを表す、リクエストクリアタイミング信号を生成し、生成したリクエストクリアタイミング信号を、フリップフロップ1111のクリアCLR端子に出力する。判定ロジック1113は、アービタ1からアービタアクノリッジ信号A_AENが入力されたときに、リクエストクリアタイミング信号を、アービタリクエスト信号A_REQのアービタ1への出力を停止する状態以下、リセット状態というにする。リクエストクリアタイミング信号は、リードバスマスタ2から入力されたバスマスタリクエスト信号B_REQと、アービタ1から入力されたアービタアクノリッジ信号A_AENとに基づいて生成される。より具体的には、判定ロジック1113は、バスマスタリクエスト信号B_REQがアクセス要求をしていない状態例えば、Lowレベルで、アービタアクノリッジ信号A_AENがアクセス要求を許可する状態例えば、Highレベルとなったときに、リクエストクリアタイミング信号を、リセット状態例えば、Highレベルにする。これは、リードバスマスタ2から再度バスマスタリクエスト信号B_REQが発行されていない状態で、最後のアービタリクエスト信号A_REQに応じたアービタアクノリッジ信号A_AENが入力されたときに対応している。上記の状態以外のときには、判定ロジック1113は、リセット状態のリクエストクリアタイミング信号を出力しない。例えば、Lowレベルにする。フリップフロップ1111は、判定ロジック1112からセットSET端子に入力されたリクエストアサートタイミング信号と、判定ロジック1113からクリアCLR端子に入力されたリクエストクリアタイミング信号とに応じて生成したアービタリクエスト信号A_REQを、アービタ1に出力する。より具体的には、フリップフロップ1111は、セット状態のリクエストアサートタイミング信号が入力されると、次のクロックサイクルで、アービタリクエスト信号A_REQを、DRAMへのアクセスを要求する状態例えば、Highレベルにする。また、フリップフロップ1111は、リセット状態のリクエストクリアタイミング信号が入力されると、次のクロックサイクルで、アービタリクエスト信号A_REQを、DRAMへのアクセスを要求しない、すなわち、DRAMへのアクセスを停止する状態例えば、Highレベルにする。また、アービタリクエスト信号A_REQは、判定ロジック1112にも出力される。これにより、リードバスマスタ2から入力されたバスマスタリクエスト信号B_REQは、フリップフロップ1111によってクロックサイクルのタイミングに整えられて、アービタ1に出力されることになる。すなわち、アービタリクエスト信号A_REQは、フリップフロップ1111で一旦ラッチしたのと同様のタイミングで、アービタ1に出力されることになる。フリップフロップ112アドレスタイミング調整部112は、判定ロジック1112からイネーブルEN端子に入力されたリクエストアサートタイミング信号に応じて、リードバスマスタ2からデータD端子に入力されたバスマスタアドレスB_ADRをラッチし、ラッチしたバスマスタアドレスB_ADRを、アービタアドレスA_ADRとしてアービタ1に出力する。なお、制御信号転送モジュール10には、バスマスタアドレスB_ADRのビット数分のフリップフロップ112が備えられている。これにより、バスマスタリクエスト信号B_REQと同時にリードバスマスタ2から入力されたバスマスタアドレスB_ADRは、フリップフロップ112によってクロックサイクルのタイミングに整えられて、アービタ1に出力されることになる。すなわち、バスマスタアドレスB_ADRは、フリップフロップ112で一旦ラッチしたバスマスタリクエスト信号B_REQと同様のタイミングで、アービタ1に出力されることになる。フリップフロップ120アクノリッジタイミング調整部120は、判定ロジック1112からデータD端子に入力されたリクエストアサートタイミング信号をラッチし、ラッチしたリクエストアサートタイミング信号を、バスマスタアクノリッジ信号B_AENとして、リードバスマスタ2に出力する。これにより、バスマスタアクノリッジ信号B_AENは、アービタリクエスト信号A_REQとアービタアドレスA_ADRとをアービタ1に出力するタイミングと同じタイミングで、リードバスマスタ2に出力される。なお、このタイミングでは、今回アービタ1に出力したバスマスタリクエスト信号B_REQに対するアービタアクノリッジ信号A_AENは、アービタ1から入力されない。すなわち、このタイミングでリードバスマスタ2に出力されるバスマスタアクノリッジ信号B_AENは、アービタ1からアービタアクノリッジ信号A_AENが入力されるよりも先行したタイミングで出力されることになる。ここで、図3に示した制御信号転送モジュール10の動作について説明する。図4は、本実施形態の信号転送回路において、アービタとバスマスタと間の制御信号に対応した制御信号転送モジュール10のタイミングの一例を示したタイミングチャートである。なお、以下の説明においては、バスマスタリクエスト信号B_REQおよびアービタリクエスト信号A_REQがHighレベルで、DRAMへのアクセス要求をしている状態であるものとし、アービタアクノリッジ信号A_AENおよびバスマスタアクノリッジ信号B_AENがHighレベルで、DRAMへのアクセス要求を許可する状態であるものとして説明を行う。また、リクエストアサートタイミング信号がHighレベルで、セット状態であるものとして説明を行う。まず、リードバスマスタ2は、DRAMへの最初のアクセス要求を発行する。これにより、タイミングt1において、Highレベルのバスマスタリクエスト信号B_REQが、制御信号転送モジュール10に入力される。このとき、アービタリクエスト信号A_REQはLowレベルである。これにより、判定ロジック1112は、リクエストアサートタイミング信号をHighレベルにする。その後、次のクロックサイクルであるタイミングt2において、フリップフロップ1111が、Highレベルのアービタリクエスト信号A_REQを、アービタ1に出力する。また、同時に、フリップフロップ112が、アービタアドレスA_ADRADR1を、アービタ1に出力する。これにより、リードバスマスタ2から出力されたバスマスタリクエスト信号B_REQとバスマスタアドレスB_ADRADR1とのタイミングが整えられて、アービタ1に中継される。また、同時に、フリップフロップ120は、Highレベルのバスマスタアクノリッジ信号B_AENを、リードバスマスタ2に出力する。これにより、リードバスマスタ2には、タイミングt1で出力したDRAMへのアクセス要求が、事前に許可される。また、タイミングt2において、判定ロジック1112に、フリップフロップ1111からHighレベルのアービタリクエスト信号A_REQが入力される。このとき、アービタアクノリッジ信号A_AENはLowレベルである。これにより、判定ロジック1112は、リクエストアサートタイミング信号をLowレベルにする。リードバスマスタ2が連続してDRAMにアクセスしない場合、リードバスマスタ2は、Highレベルのバスマスタアクノリッジ信号B_AENが入力されると、DRAMへのアクセス要求の発行を停止する。これにより、タイミングt3において、制御信号転送モジュール10に入力されているバスマスタリクエスト信号B_REQがLowレベルになる。また、タイミングt2において、判定ロジック1112がリクエストアサートタイミング信号をLowレベルにしたことにより、タイミングt3において、フリップフロップ120から出力されているバスマスタアクノリッジ信号B_AENがLowレベルになる。その後、アービタリクエスト信号A_REQのDRAMへのアクセス要求が受け付けられる許可されると、タイミングt4において、アービタ1からのHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力される。これにより、判定ロジック1113は、リクエストクリアタイミング信号をHighレベルにする。その後、次のクロックサイクルであるタイミングt5において、フリップフロップ1111は、アービタリクエスト信号A_REQを、Lowレベルにする。これにより、アービタ1は、アービタアクノリッジ信号A_AENをLowレベルにする。このようにして、リードバスマスタ2によるDRAMへの1回のアクセスが終了する。なお、リードバスマスタ2が再度DRAMにアクセスする際には、再び、DRAMへの最初のアクセス要求を発行する。これにより、タイミングt6において、Highレベルのバスマスタリクエスト信号B_REQが、制御信号転送モジュール10に入力される。このとき、アービタリクエスト信号A_REQはLowレベルである。これにより、判定ロジック1112は、リクエストアサートタイミング信号をHighレベルにする。その後、次のクロックサイクルであるタイミングt7において、フリップフロップ1111が、Highレベルのアービタリクエスト信号A_REQを、アービタ1に出力する。また、同時に、フリップフロップ112が、アービタアドレスA_ADRADR2を、アービタ1に出力する。これにより、リードバスマスタ2から出力されたバスマスタリクエスト信号B_REQとバスマスタアドレスB_ADRADR2とのタイミングが整えられて、アービタ1に中継される。また、同時に、フリップフロップ120は、Highレベルのバスマスタアクノリッジ信号B_AENを、リードバスマスタ2に出力する。これにより、リードバスマスタ2には、タイミングt6で出力したDRAMへのアクセス要求が、事前に許可される。また、タイミングt7において、判定ロジック1112に、フリップフロップ1111からHighレベルのアービタリクエスト信号A_REQが入力される。このとき、アービタアクノリッジ信号A_AENはLowレベルである。これにより、判定ロジック1112は、リクエストアサートタイミング信号をLowレベルにする。リードバスマスタ2が連続してDRAMにアクセスしない場合、リードバスマスタ2は、Highレベルのバスマスタアクノリッジ信号B_AENが入力されると、DRAMへのアクセス要求の発行を停止する。これにより、タイミングt8において、制御信号転送モジュール10に入力されているバスマスタリクエスト信号B_REQがLowレベルになる。また、タイミングt7において、判定ロジック1112がリクエストアサートタイミング信号をLowレベルにしたことにより、タイミングt8において、フリップフロップ120から出力されているバスマスタアクノリッジ信号B_AENがLowレベルになる。その後、リードバスマスタ2がDRAMにアクセスする際には、再び、DRAMへのアクセス要求を発行する。これにより、タイミングt9において、Highレベルのバスマスタリクエスト信号B_REQが、制御信号転送モジュール10に入力される。しかし、タイミングt9の時点では、リードバスマスタ2がタイミングt6で発行した最初のアクセス要求がアービタ1に受け付けられていない。すなわち、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力されていない。このため、アービタリクエスト信号A_REQはHighレベルのままである。従って、判定ロジック1112は、リクエストアサートタイミング信号をHighレベルにしない。これにより、制御信号転送モジュール10は、リードバスマスタ2によってタイミングt6で発行されたバスマスタリクエスト信号B_REQに対応するDRAMへのアクセス要求の状態を継続する。その後、タイミングt7で出力したアービタリクエスト信号A_REQのDRAMへのアクセス要求が受け付けられる許可されると、タイミングt10において、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力される。このとき、タイミングt9で発行されたDRAMへのアクセス要求によって、バスマスタリクエスト信号B_REQはHighレベルのままである。従って、判定ロジック1113は、リクエストクリアタイミング信号をHighレベルにしない。すなわち、アービタリクエスト信号A_REQをリセット状態にしない。また、判定ロジック1112は、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが入力されたことにより、リクエストアサートタイミング信号をHighレベルにする。これは、タイミングt9でリードバスマスタ2から発行されたDRAMへのアクセス要求に対応するものである。これにより、次のクロックサイクルであるタイミングt11において、フリップフロップ1111が出力するアービタリクエスト信号A_REQのHighレベルが維持され、アービタ1に、連続したDRAMへのアクセス要求が出力される。また、タイミングt11では、リクエストアサートタイミング信号に応じて、フリップフロップ112によるアービタアドレスA_ADRの出力が、タイミングt9でリードバスマスタ2から発行されたDRAMへのアクセス要求に対応したアービタアドレスA_ADRADR3に切り替わる。これにより、タイミングt9において、リードバスマスタ2から出力されたバスマスタリクエスト信号B_REQとバスマスタアドレスB_ADRADR3とのタイミングが整えられて、アービタ1に中継される。また、同時に、フリップフロップ120は、Highレベルのバスマスタアクノリッジ信号B_AENを、リードバスマスタ2に出力する。これにより、リードバスマスタ2には、タイミングt9で出力したDRAMへのアクセス要求が、事前に許可される。その後、次のクロックサイクルであるタイミングt12において、フリップフロップ120は、リクエストアサートタイミング信号のLowレベルに応じて、バスマスタアクノリッジ信号B_AENを、Lowレベルにする。また、リードバスマスタ2にHighレベルのバスマスタアクノリッジ信号B_AENが入力された後、リードバスマスタ2が連続してDRAMにアクセスする際には、DRAMへのアクセス要求の発行を停止せず、バスマスタリクエスト信号B_REQのHighレベルを継続する。これにより、タイミングt12においてもHighレベルのバスマスタリクエスト信号B_REQが、制御信号転送モジュール10に入力される。しかし、タイミングt12の時点では、リードバスマスタ2がタイミングt9で発行した2回目のアクセス要求がアービタ1に受け付けられていない。すなわち、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力されていない。このため、アービタリクエスト信号A_REQはHighレベルのままである。従って、判定ロジック1112は、リクエストアサートタイミング信号をHighレベルにしない。これにより、制御信号転送モジュール10は、リードバスマスタ2によってタイミングt9で発行されたバスマスタリクエスト信号B_REQに対応するDRAMへのアクセス要求の状態を継続する。その後、タイミングt11で出力したアービタリクエスト信号A_REQのDRAMへのアクセス要求が受け付けられる許可されると、タイミングt13において、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力される。このとき、タイミングt12で発行されたDRAMへのアクセス要求によって、バスマスタリクエスト信号B_REQはHighレベルのままである。従って、判定ロジック1113は、リクエストクリアタイミング信号をHighレベルにせず、アービタリクエスト信号A_REQをリセット状態にしない。また、判定ロジック1112は、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが入力されたことにより、リクエストアサートタイミング信号をHighレベルにする。これは、タイミングt12でリードバスマスタ2から発行されたDRAMへのアクセス要求に対応するものである。これにより、次のクロックサイクルであるタイミングt14において、フリップフロップ1111が出力するアービタリクエスト信号A_REQのHighレベルが維持され、アービタ1に、連続したDRAMへのアクセス要求が出力される。また、タイミングt14では、リクエストアサートタイミング信号に応じて、フリップフロップ112によるアービタアドレスA_ADRの出力が、タイミングt12でリードバスマスタ2から発行されたDRAMへのアクセス要求に対応したアービタアドレスA_ADRADR4に切り替わる。これにより、タイミングt12において、リードバスマスタ2から出力されたバスマスタリクエスト信号B_REQとバスマスタアドレスB_ADRADR4とのタイミングが整えられて、アービタ1に中継される。また、同時に、フリップフロップ120は、Highレベルのバスマスタアクノリッジ信号B_AENを、リードバスマスタ2に出力する。これにより、リードバスマスタ2には、タイミングt12で出力したDRAMへのアクセス要求が、事前に許可される。リードバスマスタ2が連続してDRAMにアクセスしない場合、リードバスマスタ2は、Highレベルのバスマスタアクノリッジ信号B_AENが入力されると、DRAMへのアクセス要求の発行を停止する。これにより、タイミングt15において、制御信号転送モジュール10に入力されているバスマスタリクエスト信号B_REQがLowレベルになる。また、タイミングt15において、フリップフロップ120は、リクエストアサートタイミング信号のLowレベルに応じて、バスマスタアクノリッジ信号B_AENを、Lowレベルにする。その後、タイミングt14で出力したアービタリクエスト信号A_REQのDRAMへのアクセス要求が受け付けられる許可されると、タイミングt16において、アービタ1からHighレベルのアービタアクノリッジ信号A_AENが、制御信号転送モジュール10に入力される。これにより、判定ロジック1113は、リクエストクリアタイミング信号をHighレベルにする。その後、次のクロックサイクルであるタイミングt17において、フリップフロップ1111は、アービタリクエスト信号A_REQを、Lowレベルにする。これにより、アービタ1は、アービタアクノリッジ信号A_AENをLowレベルにする。このようにして、DRAMへのアクセス要求が許可されていない状態でも、リードバスマスタ2は、連続してDRAMへのアクセス要求を発行し、DRAMへのアクセスを行うことができる。なお、フリップフロップ1111がアービタリクエスト信号A_REQを、Lowレベルにした後に、リードバスマスタ2から再度DRAMへのアクセス要求が発行された場合には、図4のタイミングt17以降に示したように、入力されたHighレベルのバスマスタリクエスト信号B_REQが、DRAMへの最初のアクセス要求であるもとして動作する。図4のタイミングt17以降に示した制御信号転送モジュール10の動作は、図4のタイミングt1~タイミングt17において説明した動作と同様であるため、タイミングの詳細な説明は省略する。上記に述べたとおり、制御信号転送モジュール10では、リードバスマスタ2からアービタ1に発行される出力されるバスマスタリクエスト信号B_REQおよびバスマスタアドレスB_ADRのタイミングを整えて、アービタ1に出力する。また、制御信号転送モジュール10では、アービタ1からリードバスマスタ2に返される出力されるアービタアクノリッジ信号A_AENよりも前のタイミングで、リードバスマスタ2にDRAMへのアクセス要求を許可する。これらにより、制御信号転送モジュール10では、アービタ1とリードバスマスタ2との間で予め定められているプロトコルを守った状態で、それぞれの信号を中継することができる。これにより、制御信号転送モジュール10とアービタ1、およびバスマスタと制御信号転送モジュール10との間では、予め定められているプロトコルをそれぞれ守った状態とした上で、アービタ1とリードバスマスタ2との間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。このことにより、制御信号転送モジュール10は、システムLSI内のアービタ1の配置位置とリードバスマスタ2の配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和することができる。次に、リードデータ転送モジュール20について説明する。図5は、本実施形態の信号転送回路において、DRAMからデータを読み出すバスマスタに対応したリードデータ転送モジュール20の概略構成を示したブロック図である。図5では、アービタ1とリードバスマスタ2との間に挿入されるリードデータ転送モジュール20を示している。リードデータ転送モジュール20は、タイミング調整部210として、データイネーブルタイミング調整部211と、リードデータタイミング調整部212と、を備えている。リードデータ転送モジュール20は、アービタ1から入力されたデータイネーブルDEN信号を、データイネーブルタイミング調整部211でタイミングを整えて、リードバスマスタ2に出力する。データイネーブルタイミング調整部211は、例えば、データイネーブルDEN信号を一旦ラッチし、ラッチしたデータイネーブルDEN信号をリードバスマスタ2に出力する。また、リードデータ転送モジュール20は、データイネーブルDEN信号と同時にアービタ1から入力されたリードデータRDATAを、リードデータタイミング調整部212でタイミングを整えて、リードバスマスタ2に出力する。リードデータタイミング調整部212は、例えば、リードデータRDATAを一旦ラッチし、ラッチしたリードデータRDATAをリードバスマスタ2に出力する。このように、アービタ1から入力されたデータイネーブルDEN信号およびリードデータRDATAは、リードデータ転送モジュール20によってクロックサイクルのタイミングに整えられて、アービタ1に中継される。これにより、リードデータ転送モジュール20をアービタ1とリードバスマスタ2との間に挿入することによって、リードデータ転送モジュール20とアービタ1、およびリードバスマスタ2とリードデータ転送モジュール20との間では、アービタ1とリードバスマスタ2との間で予め定められているプロトコルを守った状態とした上で、アービタ1とリードバスマスタ2との間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。以下の説明においては、アービタ1から入力されるデータイネーブルDEN信号およびリードデータRDATAをそれぞれ、アービタデータリードイネーブル信号A_RDENおよびアービタリードデータA_RDATAという。また、リードバスマスタ2に出力するデータイネーブルDEN信号およびリードデータRDATAをそれぞれ、リードバスマスタデータイネーブル信号B_RDENおよびバスマスタリードデータB_RDATAという。リードデータ転送モジュール20では、データイネーブルタイミング調整部211およびリードデータタイミング調整部212は、それぞれフリップフロップで構成されている。以下の説明においては、データイネーブルタイミング調整部211をフリップフロップ211ともいい、リードデータタイミング調整部212をフリップフロップ212ともいう。フリップフロップ211データイネーブルタイミング調整部211は、アービタ1から入力されたアービタデータリードイネーブル信号A_RDENをラッチし、ラッチしたアービタデータリードイネーブル信号A_RDENを、リードバスマスタデータイネーブル信号B_RDENとしてリードバスマスタ2に出力する。フリップフロップ212リードデータタイミング調整部212は、アービタ1から入力されたアービタリードデータA_RDATAをラッチし、ラッチしたアービタリードデータA_RDATAを、バスマスタリードデータB_RDATAとしてリードバスマスタ2に出力する。なお、リードデータ転送モジュール20には、アービタリードデータA_RDATAのビット数分のフリップフロップ212が備えられている。なお、図5に示したリードデータ転送モジュール20の動作は、アービタ1から入力されたアービタデータリードイネーブル信号A_RDENおよびアービタリードデータA_RDATAを、フリップフロップ211およびフリップフロップ212のそれぞれで一旦ラッチして、リードバスマスタデータイネーブル信号B_RDENおよびバスマスタリードデータB_RDATAとして出力するのみであるため、タイミングの詳細な説明は省略する。上記に述べたとおり、リードデータ転送モジュール20では、アービタ1から入力されたアービタデータリードイネーブル信号A_RDENおよびアービタリードデータA_RDATAのタイミングを整えて、リードバスマスタ2に出力する。これにより、リードデータ転送モジュール20では、アービタ1とリードバスマスタ2との間で予め定められているプロトコルを守った状態で、それぞれの信号を中継することができる。これにより、リードデータ転送モジュール20とアービタ1、およびリードバスマスタ2とリードデータ転送モジュール20との間では、予め定められているプロトコルを守った状態とした上で、アービタ1とリードバスマスタ2との間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。このことにより、リードデータ転送モジュール20は、システムLSI内のアービタ1の配置位置とリードバスマスタ2の配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和することができる。次に、ライトデータ転送モジュール30について説明する。図6は、本実施形態の信号転送回路において、DRAMにデータを書き込むバスマスタに対応したライトデータ転送モジュール30の概略構成を示したブロック図である。図6では、アービタ1とライトバスマスタ3との間に挿入されるライトデータ転送モジュール30を示している。なお、ライトデータ転送モジュール30では、制御信号転送モジュール10から出力されるバスマスタアクノリッジ信号B_AENも用いて動作するため、ライトデータ転送モジュール30に係わる制御信号転送モジュール10の一部アクノリッジタイミング調整部120も併せて示している。ライトデータ転送モジュール30は、タイミング調整部310としてのアクノリッジ計測部311およびデータイネーブル調整部312と、タイミング調整部320としてのライトデータバッファ321およびライトデータバッファ322と、を備えている。ライトデータ転送モジュール30は、制御信号転送モジュール10からバスマスタアクノリッジ信号B_AENが出力された次のクロックサイクルで、データイネーブル調整部312が生成したデータイネーブルDEN信号を、ライトバスマスタ3に出力する。これにより、ライトバスマスタ3には、アービタ1がデータイネーブルDEN信号を出力するより前のタイミング、すなわち、先行したタイミングで、データイネーブルDEN信号が入力される。なお、ライトデータ転送モジュール30から先行してライトバスマスタ3に出力するデータイネーブルDEN信号は、ライトデータ転送モジュール30内にラッチすることができるライトデータWDATA数だけ出力され、その後、アービタ1からデータイネーブルDEN信号が出力されたときに、残りのデータイネーブルDEN信号が、ライトバスマスタ3に出力される。以下の説明においては、アービタ1から入力されるデータイネーブルDEN信号をアービタデータライトイネーブル信号A_WDENといい、ライトバスマスタ3に出力するデータイネーブルDEN信号をライトバスマスタデータイネーブル信号B_WDENという。また、ライトデータ転送モジュール30は、先行して出力したライトバスマスタデータイネーブル信号B_WDENに応じてライトバスマスタ3から入力されるライトデータWDATAを、ライトデータバッファ321またはライトデータバッファ322に一旦ラッチし、アービタデータライトイネーブル信号A_WDENに合わせて、ラッチしたライトデータWDATAを、アービタ1に出力する。また、アービタデータライトイネーブル信号A_WDENが入力されてからのタイミングで出力した、残りのライトバスマスタデータイネーブル信号B_WDENに応じてライトバスマスタ3から入力されるライトデータWDATAも、ライトデータバッファ321またはライトデータバッファ322に一旦ラッチしてから、アービタデータライトイネーブル信号A_WDENに合わせて、アービタ1に出力される。これにより、ライトバスマスタ3から入力されたライトデータWDATAは、ライトデータ転送モジュール30によってクロックサイクルのタイミングに整えられて、アービタ1に中継される。以下の説明においては、ライトバスマスタ3から入力されるライトデータWDATAをバスマスタライトデータB_WDATAといい、アービタ1に出力するライトデータWDATAをアービタライトデータA_WDATAという。このような動作によって、ライトデータ転送モジュール30は、アービタ1からライトバスマスタ3に発行される出力されるデータイネーブルDEN信号と、ライトバスマスタ3からアービタ1に出力されるライトデータWDATAとを中継する。これにより、ライトデータ転送モジュール30をアービタ1とライトバスマスタ3との間に挿入することによって、ライトデータ転送モジュール30とアービタ1、およびライトバスマスタ3とライトデータ転送モジュール30との間では、アービタ1とライトバスマスタ3との間で予め定められているプロトコルを守った状態とした上で、アービタ1とライトバスマスタ3との間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。次に、ライトデータ転送モジュール30のより詳細な構成について説明する。図7は、本実施形態の信号転送回路において、DRAMにデータを書き込むバスマスタに対応したライトデータ転送モジュール30の構成の一例を示した回路図である。図7では、図6と同様に、アービタ1とライトバスマスタ3との間に挿入されるライトデータ転送モジュール30と、ライトデータ転送モジュール30に係わる制御信号転送モジュール10の一部の回路アクノリッジタイミング調整部120:フリップフロップ120とを併せて示している。なお、以下の説明においては、ライトデータ転送モジュール30が、4バーストのライトデータWDATAに対応している場合を説明する。ライトデータ転送モジュール30では、タイミング調整部310が、アクノリッジ計測部311と、データイネーブル調整部312と、カウンタ313と、デコーダ314と、ANDロジック315と、カウンタ316と、デコーダ317と、ANDロジック318と、で構成されている。また、タイミング調整部320が、ライトデータバッファ321と、ライトデータバッファ322と、バッファ制御デコーダ323と、セレクタ324と、で構成されている。なお、アクノリッジ計測部311およびデータイネーブル調整部312は、それぞれカウンタとデコーダで構成されている。以下の説明においては、アクノリッジ計測部311を、カウンタ311ともいい、データイネーブル調整部312を、デコーダ312ともいう。また、ライトデータバッファ321およびライトデータバッファ322は、それぞれフリップフロップで構成されている。以下の説明においては、ライトデータバッファ321をフリップフロップ321ともいい、ライトデータバッファ322をフリップフロップ322ともいう。カウンタ313は、イネーブルEN端子に入力された、ライトデータ転送モジュール30が出力するライトバスマスタデータイネーブル信号B_WDENを、クロックサイクル毎にカウントし、カウントした結果のカウント値をデコーダ314に出力する。より具体的には、ライトデータ転送モジュール30は、4バーストのライトデータWDATAに対応しているため、カウンタ313は、0~3のカウント値をデコーダ314に出力する。デコーダ314は、カウンタ313から入力されたライトバスマスタデータイネーブル信号B_WDENのカウント値から、予め定めたカウント値をデコードし、デコードした結果をANDロジック315に出力する。より具体的には、デコーダ314は、カウント値が3であることを表すデコード信号例えば、Highレベルを、ANDロジック315に出力する。これは、ライトデータ転送モジュール30が、4バーストのライトデータWDATAに対応しているためであり、デコーダ314は、ライトバスマスタデータイネーブル信号B_WDENの4つ目のクロックサイクルをデコードする。ANDロジック315は、ライトバスマスタデータイネーブル信号B_WDENと、デコーダ314から入力されたデコード信号とを論理積した結果である第4データ信号をカウンタ311のカウントダウンDOWN端子に出力する。ここで、ANDロジック315から出力される第4データ信号は、ライトバスマスタデータイネーブル信号B_WDENが出力されているときの4つ目のクロックサイクル、すなわち、4バーストのバスマスタライトデータB_WDATAの内、4つ目のバスマスタライトデータB_WDATAが、ライトバスマスタ3から入力されていることを表す信号である。カウンタ311アクノリッジ計測部311は、制御信号転送モジュール10がバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力しているが、ライトデータ転送モジュール30がアービタライトデータA_WDATAを出力していないアクセス要求の数をカウントし、カウントした結果であるアクノリッジカウント値をデコーダ312に出力する。すなわち、カウンタ311は、ライトバスマスタ3によるDRAMへのアクセス要求に応じた動作が完了していないアクセス要求の数をカウントし、デコーダ312に出力する。より具体的には、カウンタ311は、カウントアップUP端子に入力された、制御信号転送モジュール10が出力するバスマスタアクノリッジ信号B_AENに応じてアクノリッジカウント値をカウントアップし、カウントダウンDOWN端子に入力された第4データ信号に応じてアクノリッジカウント値をカウントダウンする。すなわち、制御信号転送モジュール10がバスマスタアクノリッジ信号B_AENを出力したときにアクノリッジカウント値をカウントアップし、4つ目のバスマスタライトデータB_WDATAがライトデータ転送モジュール30に入力されたときにアクノリッジカウント値をカウントダウンする。このときのアクノリッジカウント値をが、DRAMへのアクセスが完了していないアクセス要求の数となる。なお、カウントアップUP端子に入力されたバスマスタアクノリッジ信号B_AENがカウントアップする状態であり、カウントダウンDOWN端子に入力された第4データ信号がカウントダウンする状態である場合には、カウンタ311は、現在のアクノリッジカウント値を保持する。デコーダ312データイネーブル調整部312は、カウンタ311から入力されたアクノリッジカウント値から、予め定めたカウント値をデコードし、デコードした結果をANDロジック318に出力する。より具体的には、デコーダ314は、アクノリッジカウント値が0以外であることを表すデコード信号例えば、Highレベルを、ANDロジック318に出力する。デコード信号がHighレベルであるということは、すでにバスマスタアクノリッジ信号B_AENが制御信号転送モジュール10から出力されているアクセス要求があることを表している。これにより、ライトデータ転送モジュール30がアービタライトデータA_WDATAを出力する必要があるアクセス要求が残っているか否かを判断することができる。カウンタ316は、タイミング調整部320にラッチされているバスマスタライトデータB_WDATAの数をカウントし、カウントした結果であるラッチ領域カウント値をデコーダ317に出力する。ここで、カウンタ316から出力されるラッチ領域カウント値は、タイミング調整部320のラッチ領域にラッチすることができるバスマスタライトデータB_WDATAの数、すなわち、タイミング調整部320の空き領域の数を表すカウント値である。また、カウンタ316が出力するラッチ領域カウント値は、バッファ制御デコーダ323のカウントCNT端子にも出力される。より具体的には、カウンタ316は、カウントアップUP端子に入力されたアービタデータライトイネーブル信号A_WDENに応じて、クロックサイクル毎にラッチ領域カウント値をカウントアップし、カウントダウンDOWN端子に入力されたライトバスマスタデータイネーブル信号B_WDENに応じて、クロックサイクル毎にラッチ領域カウント値をカウントダウンする。すなわち、カウンタ316は、ライトバスマスタデータイネーブル信号B_WDENに応じてバスマスタライトデータB_WDATAが入力され、タイミング調整部320のラッチ領域にラッチされると、タイミング調整部320の空き領域の数をカウントダウンする。また、アービタデータライトイネーブル信号A_WDENに応じてタイミング調整部320のラッチ領域にラッチされたバスマスタライトデータB_WDATAが、アービタライトデータA_WDATAとして出力されると、タイミング調整部320の空き領域の数をカウントアップする。なお、ライトデータ転送モジュール30では、タイミング調整部320に2つのラッチ領域ライトデータバッファ321およびライトデータバッファ322を備えている。このため、タイミング調整部320のラッチ領域にバスマスタライトデータB_WDATAがラッチされていないときの値、すなわち、カウンタ316が出力するラッチ領域カウント値の初期値は2である。そして、カウンタ316は、タイミング調整部320の空き領域の数に応じて、0空き領域なし,1空き領域1つあり,2空き領域2つありのカウント値を、ラッチ領域カウント値としてデコーダ317およびバッファ制御デコーダ323に出力する。なお、カウントアップUP端子に入力されたアービタデータライトイネーブル信号A_WDENがカウントアップする状態であり、カウントダウンDOWN端子に入力されたライトバスマスタデータイネーブル信号B_WDENがカウントダウンする状態である場合には、カウンタ316は、現在のラッチ領域カウント値を保持する。デコーダ317は、カウンタ316から入力されたラッチ領域カウント値から、予め定めたカウント値をデコードし、デコードした結果をANDロジック318に出力する。より具体的には、デコーダ317は、ラッチ領域カウント値が0空き領域なし以外、すなわち、タイミング調整部320に空き領域があることを表すデコード信号例えば、Highレベルを、ANDロジック318に出力する。デコード信号がHighレベルであるということは、タイミング調整部320に空き領域があることを表している。ANDロジック318は、デコーダ312から出力されたデコード信号と、デコーダ317から出力されたデコード信号とを論理積した結果を、ライトバスマスタデータイネーブル信号B_WDENとしてライトバスマスタ3に出力する。ANDロジック318から出力されるライトバスマスタデータイネーブル信号B_WDENは、ライトバスマスタ3にバスマスタアクノリッジ信号B_AENが出力されており、タイミング調整部320に空き領域があることを表している。また、上述したように、ANDロジック318が出力したライトバスマスタデータイネーブル信号B_WDENは、カウンタ313のイネーブルEN端子、ANDロジック315、およびカウンタ316のカウントダウンDOWN端子にも出力される。また、ライトバスマスタデータイネーブル信号B_WDENは、バッファ制御デコーダ323のライトイネーブルWE端子にも出力される。フリップフロップ321ライトデータバッファ321は、イネーブルEN端子に入力された、バッファ制御デコーダ323からのラッチイネーブル信号EN1に応じて、データD端子に入力された、ライトバスマスタ3からのバスマスタライトデータB_WDATAを一旦ラッチする。フリップフロップ321は、ラッチしたバスマスタライトデータB_WDATA以下、ラッチデータL_DATAというを、セレクタ324に出力する。なお、ライトデータ転送モジュール30には、バスマスタライトデータB_WDATAのビット数分のフリップフロップ321が備えられている。セレクタ324は、バッファ制御デコーダ323から入力されたセレクト信号SELに応じて、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATA、またはフリップフロップ321から出力されたラッチデータL_DATAのいずれかのデータ以下、セレクトデータS_DATAというを、フリップフロップ322に出力する。なお、ライトデータ転送モジュール30には、バスマスタライトデータB_WDATAのビット数分のセレクタ324が備えられている。フリップフロップ322ライトデータバッファ322は、イネーブルEN端子に入力された、バッファ制御デコーダ323からのラッチイネーブル信号EN2に応じて、データD端子に入力された、セレクタ324からのセレクトデータS_DATAを一旦ラッチする。フリップフロップ322は、ラッチしたセレクトデータS_DATAを、アービタライトデータA_WDATAとして、アービタ1に出力する。なお、ライトデータ転送モジュール30には、バスマスタライトデータB_WDATAのビット数分のフリップフロップ322が備えられている。タイミング調整部320では、フリップフロップ321と、セレクタ324と、フリップフロップ322との構成によって、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAを順次ラッチして出力する2段のFIFOFirstIn,FirstOutメモリの機能を実現している。これにより、ライトバスマスタ3から4バーストで入力されるバスマスタライトデータB_WDATAの内、2つ分のバスマスタライトデータB_WDATAを、保持することができる。以下の説明においては、フリップフロップ321と、セレクタ324と、フリップフロップ322とを併せて、FIFOメモリともいう。アービタライトデータA_WDATAは、FIFOメモリの常に同じラッチ領域、すなわち、フリップフロップ322から出力される。これは、アービタライトデータA_WDATAが出力されるタイミングを、クロックサイクルのタイミングに整えるためである。ただし、バスマスタライトデータB_WDATAを入力するFIFOメモリのラッチ領域は、常に同じラッチ領域ではなく、FIFOメモリ内の空き領域の状態や、アービタライトデータA_WDATAを出力するタイミングに応じて変更される。すなわち、バスマスタライトデータB_WDATAをラッチする際には、フリップフロップ321またはフリップフロップ322のいずれか一方が選択され、選択されたフリップフロップにバスマスタライトデータB_WDATAをラッチする構成となっている。バスマスタライトデータB_WDATAをFIFOメモリにラッチする際の制御は、バッファ制御デコーダ323によって行われる。なお、FIFOメモリの構成は、上述した構成に限定されるものではない。例えば、アービタライトデータA_WDATAを出力するラッチ領域を選択するセレクタの遅延時間が少なく、アービタライトデータA_WDATAを出力するタイミングを、クロックサイクルのタイミングに整えることができる場合には、バスマスタライトデータB_WDATAを交互にラッチし、アービタライトデータA_WDATAを出力する際に、ラッチ領域を選択する構成としたFIFOメモリであってもよい。バッファ制御デコーダ323は、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAを、タイミング調整部320に備えたFIFOメモリにラッチする際のラッチ領域の選択制御と、FIFOメモリにラッチされたバスマスタライトデータB_WDATAを、アービタライトデータA_WDATAとしてアービタ1に出力する際の出力制御とを行う。より具体的には、バッファ制御デコーダ323は、カウンタ316からカウントCNT端子に入力されたラッチ領域カウント値と、ANDロジック318からライトイネーブルWE端子に入力されたライトバスマスタデータイネーブル信号B_WDENと、アービタ1からリードイネーブルRE端子に入力されたアービタデータライトイネーブル信号A_WDENとに基づいて、FIFOメモリを制御する。バッファ制御デコーダ323は、FIFOメモリを制御するためのラッチイネーブル信号EN1をフリップフロップ321のイネーブルEN端子に、ラッチイネーブル信号EN2をフリップフロップ322のイネーブルEN端子に、セレクト信号SELをセレクタ324に、それぞれ出力する。バッファ制御デコーダ323による、FIFOメモリの制御は、図8に示した真理値表に基づいて行われる。図8は、本実施形態の信号転送回路において、DRAMにデータを書き込むバスマスタに対応したライトデータ転送モジュール30が、DRAMに書き込むデータをラッチする際の制御方法を説明する真理値表である。なお、図8に示した真理値表において、×で表した状態は、ライトデータ転送モジュール30の論理上発生しない状態を示している。図8に示したように、バッファ制御デコーダ323は、カウントCNT端子と、ライトイネーブルWE端子と、リードイネーブルRE端子の状態に応じて、FIFOメモリの制御を行う。なお、図8に示した真理値表においては、カウントCNTの数値が、ラッチ領域カウント値、すなわち、FIFOメモリの空き領域の数を表している。また、ライトイネーブルWEの1が、ライトバスマスタデータイネーブル信号B_WDENがHighレベル、すなわち、バスマスタライトデータB_WDATAが入力される状態を表している。また、リードイネーブルREの1が、アービタデータライトイネーブル信号A_WDENがHighレベル、すなわち、アービタライトデータA_WDATAを出力する状態を表している。また、図8に示した真理値表においては、イネーブルEN1の1が、フリップフロップ321に、バスマスタライトデータB_WDATAを一旦ラッチさせる状態のラッチイネーブル信号EN1例えば、Highレベルを出力することを表している。また、イネーブルEN2の1が、フリップフロップ322に、セレクトデータS_DATAを一旦ラッチさせる状態のラッチイネーブル信号EN2例えば、Highレベルを出力することを表している。また、セレクトSELの0が、フリップフロップ322に出力するセレクトデータS_DATAとしてバスマスタライトデータB_WDATAを選択するセレクト信号SEL例えば、Lowレベルを出力し、セレクトSELの1が、セレクトデータS_DATAとしてラッチデータL_DATAを選択するセレクト信号SEL例えば、Highレベルを出力することを表している。図8に示したように、例えば、カウントCNT=1,ライトイネーブルWE=1,リードイネーブルRE=0のときには、ラッチイネーブル信号EN1=1,ラッチイネーブル信号EN2=0,セレクト信号SEL=0として、フリップフロップ321に、バスマスタライトデータB_WDATAを一旦ラッチさせる。また、例えば、カウントCNT=2,ライトイネーブルWE=1のときには、ラッチイネーブル信号EN1=0,ラッチイネーブル信号EN2=1,セレクト信号SEL=0として、フリップフロップ322に、バスマスタライトデータB_WDATAを一旦ラッチさせる。そして、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAは、アービタライトデータA_WDATAとしてのアービタ1に出力される。また、例えば、カウントCNT=0,リードイネーブルRE=1のときには、ラッチイネーブル信号EN1=0,ラッチイネーブル信号EN2=1,セレクト信号SEL=1として、フリップフロップ322に、ラッチデータL_DATAを一旦ラッチさせる。これにより、フリップフロップ321が前回ラッチしたバスマスタライトデータB_WDATAが、フリップフロップ322に転送される。そして、フリップフロップ322に転送されたラッチデータL_DATAは、アービタライトデータA_WDATAとしてのアービタ1に出力される。また、例えば、カウントCNT=1,ライトイネーブルWE=1,リードイネーブルRE=1のときには、ラッチイネーブル信号EN1=0,ラッチイネーブル信号EN2=1,セレクト信号SEL=0として、フリップフロップ322に、バスマスタライトデータB_WDATAを一旦ラッチさせると共に、アービタライトデータA_WDATAとしてのアービタ1に出力させる。ここで、図7に示したライトデータ転送モジュール30の動作について説明する。図9は、本実施形態の信号転送回路において、DRAMにデータを書き込むバスマスタに対応したライトデータ転送モジュール30のタイミングの一例を示したタイミングチャートである。なお、以下の説明においては、バスマスタアクノリッジ信号B_AENがHighレベルで、DRAMへのアクセス要求を許可する状態とし、ライトバスマスタデータイネーブル信号B_WDENおよびアービタデータライトイネーブル信号A_WDENがHighレベルで、DRAMへのデータの書き込みが有効である状態として説明を行う。まず、ライトデータ転送モジュール30の初期の状態で、カウンタ311のアクノリッジカウント値は0である。また、カウンタ316のラッチ領域カウント値は2空き領域2つありである。その後、タイミングt1において、制御信号転送モジュール10がHighレベルのバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力すると、次のクロックサイクルであるタイミングt2において、カウンタ311は、カウントアップUP端子に入力されたバスマスタアクノリッジ信号B_AENに応じてアクノリッジカウント値をカウントアップして1にする。これにより、デコーダ312のデコード信号がHighレベルになる。このとき、ラッチ領域カウント値は2空き領域2つありであるため、デコーダ317のデコード信号もHighレベルである。これにより、ANDロジック318から、Highレベルのライトバスマスタデータイネーブル信号B_WDENが、ライトバスマスタ3に出力される。すなわち、ライトバスマスタ3に、事前にライトバスマスタデータイネーブル信号B_WDENが出力される。その後、ライトバスマスタデータイネーブル信号B_WDENがHighレベルになったことにより、次のクロックサイクルであるタイミングt3において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAD0を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD0が、アービタライトデータA_WDATAD0として、アービタ1に出力される。また、タイミングt3において、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントダウンし、1空き領域1つありにする。その後、次のクロックサイクルであるタイミングt4において、バッファ制御デコーダ323は、フリップフロップ321に、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAD1を、一旦ラッチさせる。また、タイミングt4において、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントダウンし、0空き領域なしにする。これにより、デコーダ317のデコード信号がLowレベルになり、ANDロジック318が出力するライトバスマスタデータイネーブル信号B_WDENが、Lowレベルになる。これにより、FIFOメモリに、2つ分のバスマスタライトデータB_WDATAが保持される。その後、タイミングt5において、制御信号転送モジュール10がHighレベルのバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力すると、次のクロックサイクルであるタイミングt6において、カウンタ311は、カウントアップUP端子に入力されたバスマスタアクノリッジ信号B_AENに応じてアクノリッジカウント値をカウントアップして2にする。その後、タイミングt7において、アービタ1からHighレベルのアービタデータライトイネーブル信号A_WDENが入力されると、次のクロックサイクルであるタイミングt8において、バッファ制御デコーダ323は、フリップフロップ321にラッチしたバスマスタライトデータB_WDATAD1を、フリップフロップ322に転送する。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD1が、アービタライトデータA_WDATAD1として、アービタ1に出力される。また、タイミングt8において、アービタデータライトイネーブル信号A_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントアップし、1空き領域1つありにする。これにより、デコーダ317のデコード信号がHighレベルになり、ANDロジック318から、Highレベルのライトバスマスタデータイネーブル信号B_WDENが、ライトバスマスタ3に出力される。すなわち、ライトバスマスタ3に、残りのライトバスマスタデータイネーブル信号B_WDENが出力される。その後、次のクロックサイクルであるタイミングt9において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAD2を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD2が、アービタライトデータA_WDATAD2として、アービタ1に出力される。また、タイミングt9においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。その後、次のクロックサイクルであるタイミングt10において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAD3を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD3が、アービタライトデータA_WDATAD3として、アービタ1に出力される。また、タイミングt10においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。なお、タイミングt10は、ライトバスマスタデータイネーブル信号B_WDENの4つ目のクロックサイクルである。図9に示したタイミングチャートの一例においては、ライトバスマスタデータイネーブル信号B_WDENの4つ目のクロックサイクルを、ライトバスマスタデータイネーブル信号B_WDEN内に、★で示している。このため、カウンタ313は、タイミングt10において、ライトバスマスタデータイネーブル信号B_WDENのカウント値=3を出力する。これにより、デコーダ314のデコード信号がHighレベルになり、ANDロジック315から、Highレベルの第4データ信号が、カウンタ311のカウントダウンDOWN端子に入力される。これにより、カウンタ311は、カウントダウンDOWN端子に入力された第4データ信号に応じてアクノリッジカウント値をカウントダウンして1にする。これにより、ライトバスマスタ3による1回目のDRAMへのアクセスが終了する。しかし、タイミングt10においては、デコーダ312のデコード信号はHighレベルのままである。すなわち、ライトデータ転送モジュール30がアービタライトデータA_WDATAを出力する必要があるアクセス要求が残っていることを表している。また、ラッチ領域カウント値は1空き領域1つありであるため、デコーダ317のデコード信号もHighレベルである。これにより、ANDロジック318からは、ライトバスマスタデータイネーブル信号B_WDENのHighレベルが継続してライトバスマスタ3に出力される。すなわち、ライトバスマスタ3による2回目のDRAMアクセスに応じたライトバスマスタデータイネーブル信号B_WDENが、連続して出力される。そして、タイミングt10において、ライトバスマスタデータイネーブル信号B_WDENのHighレベルが継続されたことにより、次のクロックサイクルであるタイミングt11において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力された2回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD0を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD0が、2回目のDRAMアクセスのアービタライトデータA_WDATAD0として、アービタ1に出力される。また、タイミングt11においては、アービタ1からHighレベルのアービタデータライトイネーブル信号A_WDENが、継続して入力されている。このため、タイミングt11においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。また、タイミングt11においては、制御信号転送モジュール10がHighレベルのバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力している、このため、次のクロックサイクルであるタイミングt12において、カウンタ311は、カウントアップUP端子に入力されたバスマスタアクノリッジ信号B_AENに応じてアクノリッジカウント値をカウントアップして2にする。また、タイミングt12において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力された2回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD1を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD1が、2回目のDRAMアクセスのアービタライトデータA_WDATAD1として、アービタ1に出力される。また、タイミングt12においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。その後、次のクロックサイクルであるタイミングt13において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力された2回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD2を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD2が、2回目のDRAMアクセスのアービタライトデータA_WDATAD2として、アービタ1に出力される。また、タイミングt13においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。その後、次のクロックサイクルであるタイミングt14において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力された2回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD3を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD3が、2回目のDRAMアクセスのアービタライトデータA_WDATAD3として、アービタ1に出力される。また、タイミングt14においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。なお、タイミングt14は、ライトバスマスタデータイネーブル信号B_WDENの4つ目のクロックサイクルである。このため、カウンタ313は、タイミングt14において、ライトバスマスタデータイネーブル信号B_WDENのカウント値=3を出力する。これにより、デコーダ314のデコード信号がHighレベルになり、ANDロジック315から、Highレベルの第4データ信号が、カウンタ311のカウントダウンDOWN端子に入力される。これにより、カウンタ311は、カウントダウンDOWN端子に入力された第4データ信号に応じてアクノリッジカウント値をカウントダウンして1にする。これにより、ライトバスマスタ3による2回目のDRAMへのアクセスが終了する。しかし、タイミングt14においては、デコーダ312のデコード信号はHighレベルのままであり、ライトデータ転送モジュール30がアービタライトデータA_WDATAを出力する必要があるアクセス要求が残っている。また、ラッチ領域カウント値は1空き領域1つありであるため、デコーダ317のデコード信号もHighレベルである。これにより、ANDロジック318からは、ライトバスマスタデータイネーブル信号B_WDENのHighレベルが継続してライトバスマスタ3に出力される。すなわち、ライトバスマスタ3による3回目のDRAMアクセスに応じたライトバスマスタデータイネーブル信号B_WDENが、連続して出力される。そして、タイミングt14において、ライトバスマスタデータイネーブル信号B_WDENのHighレベルが継続されたことにより、次のクロックサイクルであるタイミングt15において、バッファ制御デコーダ323は、フリップフロップ322に、ライトバスマスタ3から入力された3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD0を、一旦ラッチさせる。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD0が、3回目のDRAMアクセスのアービタライトデータA_WDATAD0として、アービタ1に出力される。また、タイミングt15においては、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがHighレベルである。このため、カウンタ316は、ラッチ領域カウント値を保持し、1空き領域1つありのままにする。そして、タイミングt15において、アービタ1から入力されているアービタデータライトイネーブル信号A_WDENがLowレベルになる。その後、次のクロックサイクルであるタイミングt16においては、アービタ1から出力されているアービタデータライトイネーブル信号A_WDENがLowレベルとなっている。このため、バッファ制御デコーダ323は、フリップフロップ321に、ライトバスマスタ3から入力された3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD1を、一旦ラッチさせる。また、タイミングt16において、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがLowレベルである。このため、カウンタ316は、ラッチ領域カウント値をカウントダウンし、0空き領域なしにする。これにより、デコーダ317のデコード信号がLowレベルになり、ANDロジック318が出力するライトバスマスタデータイネーブル信号B_WDENが、Lowレベルになる。これにより、FIFOメモリに、2つ分D0およびD1のバスマスタライトデータB_WDATAが保持される。そして、タイミングt16において、アービタ1からHighレベルのアービタデータライトイネーブル信号A_WDENが入力されると、次のクロックサイクルであるタイミングt17において、バッファ制御デコーダ323は、フリップフロップ321にラッチした3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD1を、フリップフロップ322に転送する。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD1が、3回目のDRAMアクセスにおけるアービタライトデータA_WDATAD1として、アービタ1に出力される。また、タイミングt17において、アービタデータライトイネーブル信号A_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントアップし、1空き領域1つありにする。これにより、デコーダ317のデコード信号がHighレベルになり、ANDロジック318から、Highレベルのライトバスマスタデータイネーブル信号B_WDENが、ライトバスマスタ3に出力される。すなわち、ライトバスマスタ3による3回目のDRAMアクセスに応じた残りのライトバスマスタデータイネーブル信号B_WDENが出力される。そして、タイミングt17において、アービタ1から入力されているアービタデータライトイネーブル信号A_WDENがLowレベルになる。その後、次のクロックサイクルであるタイミングt18においては、アービタ1から出力されているアービタデータライトイネーブル信号A_WDENがLowレベルとなっている。このため、バッファ制御デコーダ323は、フリップフロップ321に、ライトバスマスタ3から入力された3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD2を、一旦ラッチさせる。また、タイミングt18において、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがLowレベルである。このため、カウンタ316は、ラッチ領域カウント値をカウントダウンし、0空き領域なしにする。これにより、デコーダ317のデコード信号がLowレベルになり、ANDロジック318が出力するライトバスマスタデータイネーブル信号B_WDENが、Lowレベルになる。これにより、FIFOメモリに、2つ分D1およびD2のバスマスタライトデータB_WDATAが保持される。そして、タイミングt18において、アービタ1からHighレベルのアービタデータライトイネーブル信号A_WDENが入力されると、次のクロックサイクルであるタイミングt19において、バッファ制御デコーダ323は、フリップフロップ321にラッチした3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD2を、フリップフロップ322に転送する。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD2が、3回目のDRAMアクセスにおけるアービタライトデータA_WDATAD2として、アービタ1に出力される。また、タイミングt19において、アービタデータライトイネーブル信号A_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントアップし、1空き領域1つありにする。これにより、デコーダ317のデコード信号がHighレベルになり、ANDロジック318から、Highレベルのライトバスマスタデータイネーブル信号B_WDENが、ライトバスマスタ3に出力される。すなわち、ライトバスマスタ3による3回目のDRAMアクセスに応じた残りのライトバスマスタデータイネーブル信号B_WDENが出力される。そして、タイミングt19において、アービタ1から入力されているアービタデータライトイネーブル信号A_WDENがLowレベルになる。その後、次のクロックサイクルであるタイミングt20においては、アービタ1から出力されているアービタデータライトイネーブル信号A_WDENがLowレベルとなっている。このため、バッファ制御デコーダ323は、フリップフロップ321に、ライトバスマスタ3から入力された3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD3を、一旦ラッチさせる。また、タイミングt20において、ライトバスマスタデータイネーブル信号B_WDENがHighレベルであり、アービタデータライトイネーブル信号A_WDENがLowレベルである。このため、カウンタ316は、ラッチ領域カウント値をカウントダウンし、0空き領域なしにする。これにより、デコーダ317のデコード信号がLowレベルになり、ANDロジック318が出力するライトバスマスタデータイネーブル信号B_WDENが、Lowレベルになる。これにより、FIFOメモリに、2つ分D2およびD3のバスマスタライトデータB_WDATAが保持される。なお、タイミングt20は、ライトバスマスタデータイネーブル信号B_WDENの4つ目のクロックサイクルである。このため、カウンタ313は、タイミングt20において、ライトバスマスタデータイネーブル信号B_WDENのカウント値=3を出力する。これにより、デコーダ314のデコード信号がHighレベルになり、ANDロジック315から、Highレベルの第4データ信号が、カウンタ311のカウントダウンDOWN端子に入力される。これにより、カウンタ311は、カウントダウンDOWN端子に入力された第4データ信号に応じてアクノリッジカウント値をカウントダウンして0にする。これにより、ライトバスマスタ3による3回目のDRAMへのアクセスが終了する。また、タイミングt20においては、デコーダ312のデコード信号がLowレベルになる。すなわち、ライトデータ転送モジュール30がアービタライトデータA_WDATAを出力する必要があるアクセス要求が残っていない。このため、再び制御信号転送モジュール10がHighレベルのバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力するまでは、ラッチ領域カウント値の値に係わらず、ANDロジック318が出力するライトバスマスタデータイネーブル信号B_WDENは、Lowレベルになる。そして、タイミングt20において、アービタ1からHighレベルのアービタデータライトイネーブル信号A_WDENが入力されると、次のクロックサイクルであるタイミングt21において、バッファ制御デコーダ323は、フリップフロップ321にラッチした3回目のDRAMアクセスにおけるバスマスタライトデータB_WDATAD3を、フリップフロップ322に転送する。これにより、フリップフロップ322にラッチされたバスマスタライトデータB_WDATAD3が、3回目のDRAMアクセスにおけるアービタライトデータA_WDATAD3として、アービタ1に出力される。また、タイミングt21において、アービタデータライトイネーブル信号A_WDENがHighレベルであるため、カウンタ316は、ラッチ領域カウント値をカウントアップし、1空き領域1つありにする。そして、タイミングt21において、アービタ1から入力されているアービタデータライトイネーブル信号A_WDENがLowレベルになる。その後、アービタ1は、タイミングt22において、Highレベルのアービタデータライトイネーブル信号A_WDENを出力し、フリップフロップ322から出力されている3回目のDRAMアクセスにおけるアービタライトデータA_WDATAD3をDRAMに書き込む。その後、タイミングt23において、アービタデータライトイネーブル信号A_WDENがLowレベルにし、アービタ1における3回目のDRAMへのアクセスが終了する。このようにして、ライトバスマスタ3によるDRAMへのアクセスが終了する。なお、ライトバスマスタ3が再度DRAMにアクセスする際には、再び、DRAMへの最初のアクセス要求を発行する。これにより、制御信号転送モジュール10がHighレベルのバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力する。これにより、ライトデータ転送モジュール30による、アービタ1からライトバスマスタ3に発行される出力されるデータイネーブルDEN信号と、ライトバスマスタ3からアービタ1に出力されるライトデータWDATAとの中継の動作が、再度行われる。このようにして、アービタ1からアービタデータライトイネーブル信号A_WDENが入力されていない状態でも、ライトデータ転送モジュール30が先行して、ライトバスマスタ3にライトバスマスタデータイネーブル信号B_WDENを出力することができる。これにより、ライトデータ転送モジュール30は、事前にバスマスタライトデータB_WDATAを保持し、アービタ1からアービタデータライトイネーブル信号A_WDENが入力されたあとすぐに、アービタライトデータA_WDATAを出力することができる。なお、ライトバスマスタ3から再度DRAMへのアクセス要求が行われ、制御信号転送モジュール10がバスマスタアクノリッジ信号B_AENをライトバスマスタ3に出力した場合には、図9のタイミングt23以降に示したように、入力されたHighレベルのバスマスタアクノリッジ信号B_AENに応じて、ライトデータ転送モジュール30が再度動作する。図9のタイミングt23以降に示したライトデータ転送モジュール30の動作は、図9のタイミングt1~タイミングt23において説明した動作と同様であるため、タイミングの詳細な説明は省略する。上記に述べたとおり、ライトデータ転送モジュール30では、アービタ1からライトバスマスタ3に出力されるアービタデータライトイネーブル信号A_WDENよりも前のタイミングで、ライトバスマスタ3にライトバスマスタデータイネーブル信号B_WDENを出力する。また、ライトデータ転送モジュール30では、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAのタイミングを整えて、アービタ1に出力する。これらにより、ライトデータ転送モジュール30では、アービタ1とライトバスマスタ3との間で予め定められているプロトコルを守った状態で、それぞれの信号を中継することができる。これにより、ライトデータ転送モジュール30とアービタ1、およびライトバスマスタ3とライトデータ転送モジュール30との間では、予め定められているプロトコルをそれぞれ守った状態とした上で、アービタ1とライトバスマスタ3との間の信号のタイミングを、例えば、フリップフロップを挿入したのと同様の状態にすることができる。このことにより、ライトデータ転送モジュール30は、システムLSI内のアービタ1の配置位置とライトバスマスタ3の配置位置とが離れていることや、システムLSIの動作クロックを高速化によってクロックサイクルが短くなることによる、信号の遅延時間の制約を緩和することができる。上記に述べたとおり、本発明を実施するための形態によれば、信号転送回路を、バスマスタとアービタのとの間に挿入することによって、アービタとバスマスタとの間で予め定められているプロトコルを守った状態で、それぞれの信号を中継することができる。また、信号転送回路とアービタ、およびバスマスタと信号転送回路との間では、アービタとバスマスタとの間で予め定められているプロトコルをそれぞれ守った状態とした上で、信号転送回路とアービタとの間の信号のタイミング、およびバスマスタと信号転送回路との間の信号のタイミングを整え、例えば、フリップフロップを挿入したのと同様の状態にすることができる。これにより、バスマスタやアービタを変更することなく、信号転送回路とアービタとの間の信号、およびバスマスタと信号転送回路との間の信号のタイミングを、改善することができる。このことにより、システムLSIに内蔵するバスマスタの数を増やしたことなどによって、システムLSI内のアービタの配置位置とバスマスタの配置位置とが離れていることや、システムLSIの動作クロックを高速化したことなどによって、クロックサイクルが短くなってしまったことによる、信号の遅延時間の制約を緩和することができる。これにより、より広帯域のバスシステムを構築した、システムLSIを実現することができる。なお、信号転送回路をバスマスタとアービタのとの間に挿入する場合には、バスマスタとアービタのとの間の経路の適切な位置例えば、中間の位置などに、信号転送回路を配置することが望ましい。なお、本実施形態においては、アービタとバスマスタとの間に、1つの信号転送回路制御信号転送モジュール10とリードデータ転送モジュール20との組、または制御信号転送モジュール10とライトデータ転送モジュール30との組を挿入した場合について説明したが、アービタとバスマスタとの間に挿入する信号転送回路の数は、本発明を実施するための形態に限定されるものではない。例えば、1つの信号転送回路を挿入しても、依然としてアービタとバスマスタとの間の信号がタイミング的に厳しい場合には、複数の信号転送回路制御信号転送モジュール10とリードデータ転送モジュール20との組、または制御信号転送モジュール10とライトデータ転送モジュール30との組を数珠つなぎにして挿入することによって、信号のタイミングを改善することもできる。この場合には、例えば、バスマスタとアービタのとの間の経路が等間隔となるような位置に、それぞれの信号転送回路を配置することが望ましい。また、本実施形態においては、タイミング調整部320内のフリップフロップ321と、セレクタ324と、フリップフロップ322とによって、2段のFIFOメモリの機能を実現し、事前に2つ分のバスマスタライトデータB_WDATAを保持する構成について説明した。しかし、ライトバスマスタ3から出力されるバスマスタライトデータB_WDATAを保持する構成は、本発明を実施するための形態に限定されるものではない。例えば、4バーストのバスマスタライトデータB_WDATAを全て保持するメモリ領域をタイミング調整部320に備え、事前に全てのバスマスタライトデータB_WDATAを保持する構成とすることもできる。また、例えば、4バーストのバスマスタライトデータB_WDATAを全て保持するメモリ領域を、タイミング調整部320に2つ備え、ライトバスマスタ3から入力されたバスマスタライトデータB_WDATAの保持と、アービタ1へのアービタライトデータA_WDATAの出力とを、交互に着替える構成とすることもできる。また、本実施形態においては、リードバスマスタ2またはライトバスマスタ3と、アービタ1との間に、制御信号転送モジュール10とリードデータ転送モジュール20との組の信号転送回路、または制御信号転送モジュール10とライトデータ転送モジュール30との組の信号転送回路を挿入した場合について説明したが、信号転送回路における転送モジュールの構成は、本発明を実施するための形態に限定されるものではない。例えば、バスマスタが、DRAMからのデータの読み出しと、DRAMへのデータの書き込みとの両方を行う双方向バスマスタである場合には、制御信号転送モジュール10と、リードデータ転送モジュール20と、ライトデータ転送モジュール30とを1つの組とした信号転送回路を、双方向バスマスタとアービタとの間に挿入することによって、同様に、信号のタイミングを改善することができる。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。"