"第1の導電型を有する結晶シリコン基板と、前記第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなり、前記結晶シリコン基板上に堆積された半導体層と、前記半導体層と前記結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、前記半導体層と前記結晶シリコン基板との間に設けられたシリコン薄膜とを備える光電変換素子。前記シリコン薄膜は、前記バッファ層と前記結晶シリコン基板との間に配置される、請求項1に記載の光電変換素子。前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項1に記載の光電変換素子。前記シリコン薄膜は、前記半導体層と前記バッファ層との間に配置される、請求項1に記載の光電変換素子。前記シリコン薄膜は、微結晶相中に含まれるSiの結晶粒よりも小さい結晶粒を含むi型非晶質シリコンからなる、請求項1から請求項4のいずれか1項に記載の光電変換素子。前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項1から請求項5のいずれか1項に記載の光電変換素子。前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項1から請求項5のいずれか1項に記載の光電変換素子。前記第1の導電型は、n型であり、前記第2の導電型は、p型である、請求項6または請求項7に記載の光電変換素子。前記第1の導電型は、p型であり、前記第2の導電型は、n型である、請求項6または請求項7に記載の光電変換素子。第1の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第1の工程と、前記第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなる半導体層を前記バッファ層上に堆積する第2の工程と、前記半導体層と前記結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第3の工程とを備える光電変換素子の製造方法。前記第3の工程は、前記第1の工程の前に実行される、請求項10に記載の光電変換素子の製造方法。前記バッファ層は、第1および第2のバッファ層からなり、前記第1の工程は、前記第1のバッファ層を前記結晶シリコン基板上に堆積する第1のサブ工程と、前記第2のバッファ層を前記第1のバッファ層上に堆積する第2のサブ工程とを含み、前記第3の工程は、前記第1のサブ工程と前記第2のサブ工程との間に実行される、請求項10に記載の光電変換素子の製造方法。前記第3の工程は、前記第1の工程と前記第2の工程との間に実行される、請求項10に記載の光電変換素子の製造方法。前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項10から請求項13のいずれか1項に記載の光電変換素子の製造方法。前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項10から請求項13のいずれか1項に記載の光電変換素子の製造方法。前記第1の導電型は、n型であり、前記第2の導電型は、p型である、請求項14または請求項15に記載の光電変換素子の製造方法。前記第1の導電型は、p型であり、前記第2の導電型は、n型である、請求項14または請求項15に記載の光電変換素子の製造方法。しかし、特許文献1に記載の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題があり、非晶質シリコンを用いて接合を形成する特許文献2に記載の太陽電池においても、太陽光のような強い光が照射された場合、光劣化が生じる可能性がある。そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。この発明の実施の形態によれば、光電変換素子は、結晶シリコン基板と、半導体層と、バッファ層と、シリコン薄膜とを備える。結晶シリコン基板は、第1の導電型を有する。半導体層は、第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積される。バッファ層は、半導体層と結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなる。シリコン薄膜は、半導体層と結晶シリコン基板との間に設けられる。また、この発明の実施の形態によれば、光電変換素子の製造方法は、第1の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第1の工程と、第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第2の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第3の工程とを備える。この発明の実施の形態による光電変換素子においては、シリコン薄膜は、第1の導電型を有する結晶シリコン基板と、第1の導電型と反対の導電型である第2の導電型を有する半導体層との間に配置される。その結果、半導体層をプラズマCVD法によって形成するときに、半導体層中のドーパントの結晶シリコン基板またはバッファ層および結晶シリコン基板中への拡散が抑制される。そして、バッファ層とシリコン薄膜との界面およびシリコン薄膜またはバッファ層と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持され、光照射後においても、結晶シリコン基板において光励起された少数キャリア電子または正孔がシリコン薄膜およびバッファ層を介して半導体層へ到達し易くなる。従って、光電変換素子の光劣化率を低減できる。また、この発明の実施の形態による光電変換素子の製造方法においては、シリコン薄膜は、半導体層と結晶シリコン基板との間に配置されるように堆積される。その結果、半導体層をプラズマCVD法によって形成するときに、半導体層中のドーパントの結晶シリコン基板またはバッファ層および結晶シリコン基板中への拡散が抑制される。そして、製造された光電変換素子において、バッファ層とシリコン薄膜との界面およびシリコン薄膜またはバッファ層と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持され、光照射後においても、結晶シリコン基板において光励起された少数キャリア電子または正孔がシリコン薄膜およびバッファ層を介して半導体層へ到達し易くなる。従って、光電変換素子の光劣化率を低減できる。本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。この明細書において、非晶質相とは、シリコンSi原子等がランダムに配列された状態を言う。また、微結晶相とは、Si原子等のランダムなネットワークの中にSi等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンカーバイドをa-SiCと表記するが、この表記は、実際には、水素H原子が含まれていてもよい。[実施の形態1]図1は、この発明の実施の形態1による光電変換素子の構成を示す断面図である。図1を参照して、この発明の実施の形態1による光電変換素子10は、n型単結晶シリコン基板1と、シリコン薄膜2と、バッファ層3と、p型非晶質半導体層4と、透明導電膜5と、電極6とを備える。n型単結晶シリコン基板1は、例えば、100の面方位を有し、0.1~1.0Ωcmの比抵抗を有する。そして、n型単結晶シリコン基板1は、100~300μmの厚みを有し、好ましくは、100~200μmの厚みを有する。シリコン薄膜2は、n型単結晶シリコン基板1の一主面に接して配置される。バッファ層3は、シリコン薄膜2に接して配置される。p型非晶質半導体層4は、バッファ層3に接して配置される。透明導電膜5は、p型非晶質半導体層4に接して配置される。電極6は、n型単結晶シリコン基板1のシリコン薄膜2側と反対側の表面に接して配置される。シリコン薄膜2は、例えば、i型シリコン薄膜からなる。より具体的には、シリコン薄膜2は、所謂、プロトクリスタルシリコンであり、例えば、直径が3nm以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が3nm以下である結晶粒は、微結晶相中に含まれるSiの結晶粒よりも小さい。従って、シリコン薄膜2は、微結晶相中に含まれるSiの結晶粒よりも小さい結晶粒を含むi型非晶質シリコンからなる。また、シリコン薄膜2は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。バッファ層3は、非晶質相からなり、例えば、i型a-SiCからなる。また、バッファ層2は、6~7nmの膜厚を有するとともに、1.98~2.0eVの光学バンドギャップを有する。p型非晶質半導体層4は、非晶質相からなり、例えば、p型a-SiCからなる。そして、p型非晶質半導体層4は、例えば、8~9nmの膜厚および2.05eVの光学バンドギャップを有する。透明導電膜5は、例えば、ITOIndiumTinOxide、SnO2およびZnO等からなる。電極6は、例えば、アルミニウムAlからなる。光電変換素子10の製造方法について説明する。光電変換素子10は、プラズマ装置を用いてプラズマCVDChemicalVapourDeposition法によって製造される。プラズマ装置は、仕込室と、反応室CB1~CB3と、取出室と、整合器と、RF電源とを備える。仕込室、反応室CB1~CB3および取出室は、直列的に配置されている。そして、仕込室と反応室CB1との間、反応室CB1と反応室CB2との間、反応室CB2と反応室CB3との間および反応室CB3と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室CB1、反応室CB2、反応室CB3および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、1×10-5Pa以下に設定する。反応室CB1~CB3の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室CB1~CB3内のガスを排気し、反応室CB1~CB3の到達圧力を、例えば、1×10-5Pa以下に設定する。平行平板電極は、整合器を介してRF電源に接続される。取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、1×10-5Pa以下に設定する。仕込室、反応室CB1~CB3および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室CB1~CB3、および取出室に最も近くなるように仕込室、反応室CB1~CB3および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室CB1~CB3および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室CB1~CB3および取出室内のガスを排気する。RF電源は、例えば、13.56MHzのRF電力を整合器を介して反応室CB1~CB3の平行平板電極に印加する。光電変換素子10の製造が開始されると、n型単結晶シリコン基板1をエタノール等で超音波洗浄して脱脂し、その後、n型単結晶シリコン基板1をフッ酸中に浸漬してn型単結晶シリコン基板1の表面に形成された自然酸化膜を除去するとともに、n型単結晶シリコン基板1の表面を水素で終端する。n型単結晶シリコン基板1の洗浄が終了すると、n型単結晶シリコン基板1をプラズマ装置の仕込室の基板ホルダー上に配置する。そして、仕込室の排気機構は、1×10-5Pa以下に仕込室内のガスを排気し、仕込室の加熱機構は、n型単結晶シリコン基板1の温度を200°Cに設定するように基板ホルダーを加熱する。また、反応室CB1~CB3の加熱機構も、基板温度を200°Cに設定するように基板ホルダーを加熱する。n型単結晶シリコン基板1の温度が200°Cに達すると、仕込室と反応室CB1との間の仕切バルブが開けられ、n型単結晶シリコン基板1は、仕込室から反応室CB1へ搬送される。シリコン薄膜2、バッファ層3およびp型非晶質半導体層4を形成するときの材料ガスの流量を表1に示す。n型単結晶シリコン基板1が反応室CB1へ搬送されると、1sccmのシランSiH4ガスと、100sccmの水素H2ガスとを反応室CB1に流し、反応室CB1の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。これにより、反応室CB1内でプラズマが発生し、シリコン薄膜2としてのi型シリコン薄膜がn型単結晶シリコン基板1上に堆積される。このように、シリコン薄膜2は、1sccmのSiH4ガスと、100sccmのH2ガスとを用いて形成されるが、このSiH4ガスとH2ガスとの流量比1:100は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。従って、シリコン薄膜2は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するSiH4ガスとH2ガスとの流量比を用いて形成される。そして、シリコン薄膜2の膜厚が3~10nmになると、SiH4ガスの流量を2sccmに変え、H2ガスの流量を42sccmに変え、252sccmのメタンCH4ガスを反応室CB1へ新たに流す。この場合、反応室CB1の圧力は、SiH4ガス、H2ガスおよびCH4ガスの全てを流した状態で13.3Pa~665Paの範囲に調整される。これによって、バッファ層3としてのi型a-SiCがシリコン薄膜2上に堆積される。バッファ層3の膜厚が6~7nmになると、反応室CB1の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガスおよびCH4ガスの反応室CB1への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB1を真空引きする。そして、仕切バルブを開け、バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1を反応室CB1から反応室CB2へ搬送する。バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1が反応室CB2へ搬送されると、2sccmのSiH4ガスと、42sccmのH2ガスと、水素希釈された12sccmのジボランB2H6ガスと、252sccmのCH4ガスとを反応室CB2に流し、反応室CB2の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたB2H6ガスの濃度は、0.1である。これによって、反応室CB2内でプラズマが発生し、p型非晶質半導体層4としてのp型a-SiCがバッファ層3上に堆積される。p型非晶質半導体層4の膜厚が8~9nmになると、反応室CB2の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガス、CH4ガスおよびB2H6ガスの反応室CB2への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB2を真空引きする。そして、仕切バルブを開け、p型非晶質半導体層4/バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1を反応室CB2から取出室へ搬送する。その後、取出室でp型非晶質半導体層4/バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1を室温まで冷却した後、p型非晶質半導体層4/バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1を取出室から取出し、p型非晶質半導体層4/バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1をスパッタ装置にセットする。そして、スパッタ装置を用いて透明導電膜5としてのITOをp型非晶質半導体層4上に形成する。その後、透明導電膜5/p型非晶質半導体層4/バッファ層3/シリコン薄膜2/n型単結晶シリコン基板1を蒸着装置にセットし、蒸着装置を用いて電極6としてのAlをn型単結晶シリコン基板1の裏面シリコン薄膜2が形成された面と反対側の面に形成する。これによって、光電変換素子10が完成する。このように、光電変換素子10は、シリコン薄膜2、バッファ層3およびp型非晶質半導体層4をプラズマCVD法によってn型単結晶シリコン基板1上に順次積層し、その後、スパッタリングによって透明導電膜5をp型非晶質半導体層4上に形成し、蒸着によって電極6=Alをn型単結晶シリコン基板1の裏面に形成することによって製造される。光電変換素子10においては、シリコン薄膜2がバッファ層3とn型単結晶シリコン基板1との間に配置されている。その結果、n型単結晶シリコン基板1の表面は、炭素原子を含まないシリコン薄膜2によって覆われ、n型単結晶シリコン基板1とシリコン薄膜2との界面における再結合準位が減少する。また、シリコン薄膜2をバッファ層3とn型単結晶シリコン基板1との間に挿入することによって、p型非晶質半導体層4=p型a-SiCをプラズマCVD法によって形成するときに、p型非晶質半導体層4=p型a-SiC中のドーパントボロンのn型単結晶シリコン基板1中への拡散が抑制される。その結果、n型単結晶シリコン基板1のシリコン薄膜2側の領域は、高品質に保持され、n型単結晶シリコン基板1において光励起された正孔および電子の再結合が抑制される。そうすると、n型単結晶シリコン基板1とシリコン薄膜2との界面における再結合準位の減少と相俟って、n型単結晶シリコン基板1において光励起された正孔=少数キャリアがシリコン薄膜2、バッファ層3およびp型非晶質半導体層4を介して透明導電膜5へ到達し易くなる。光電変換素子10においては、太陽光は、透明導電膜5側から光電変換素子10に入射する。そして、電子および正孔は、主に、n型単結晶シリコン基板1において光励起される。n型単結晶シリコン基板1において光励起された電子および正孔は、p型非晶質半導体層4/バッファ層3=i型a-SiC/シリコン薄膜2i型シリコン薄膜/n型単結晶シリコン基板1からなるpin接合による内部電界によって分離される。そして、電子は、電極6へ到達し、正孔は、シリコン薄膜2およびバッファ層3を介してp型非晶質半導体層4へ到達し、p型非晶質半導体層4から透明導電膜5へ到達する。電極6へ到達した電子は、透明導電膜5と電極6との間に接続された外部負荷を介して電極6から透明導電膜5へ到達し、p型非晶質半導体層4から透明導電膜5へ到達した正孔と再結合する。これによって、光電変換素子10において発生した電流が外部負荷に流れる。pin構造からなる非晶質太陽電池においてバッファ層とi型非晶質半導体層との間にシリコン薄膜2を用いた場合、非晶質太陽電池の変換効率の光劣化率が15から9へと大きく改善された。そして、この変換効率の光劣化率の改善は、主に、光照射後の短絡光電流Jscが大きいことに起因している。このように、光照射後の短絡光電流Jscが大きいのは、バッファ層とi型非晶質半導体層との間にシリコン薄膜2を挿入した結果、バッファ層とシリコン薄膜との界面およびシリコン薄膜とi型非晶質半導体層との界面における再結合準位が減少し、i型非晶質半導体層において光励起された正孔がバッファ層とシリコン薄膜との界面およびシリコン薄膜とi型非晶質半導体層との界面において再結合する割合が減少したためと考えられる。従って、シリコン薄膜2をバッファ層3とn型単結晶シリコン基板1との間に配置した光電変換素子10においても、シリコン薄膜2とn型単結晶シリコン基板1との界面における再結合準位が減少するとともにn型単結晶シリコン基板1の品質が高品質に保持されるため、n型単結晶シリコン基板1において光励起された正孔=少数キャリアがp型非晶質半導体層4へ到達し易くなり、太陽光のような強い光を照射した後においても、短絡光電流Jscが大きくなる。従って、光電変換素子10の変換効率の光劣化率を低減できる。図2は、実施の形態1による他の光電変換素子の構成を示す断面図である。実施の形態1による光電変換素子は、図2に示す光電変換素子10Aであってもよい。図2を参照して、光電変換素子10Aは、図1に示す光電変換素子10のバッファ層3をバッファ層7,8に代え、シリコン薄膜2をシリコン薄膜9に代えたものであり、その他は、光電変換素子10と同じである。バッファ層7は、n型単結晶シリコン基板1とシリコン薄膜9との間に配置される。バッファ層8は、シリコン薄膜9とp型非晶質半導体層4との間に配置される。シリコン薄膜9は、バッファ層7とバッファ層8との間に配置される。バッファ層7,8の各々は、非晶質相からなり、例えば、i型a-SiCからなる。そして、バッファ層7,8の各々は、例えば、3~3.5nmの膜厚を有するとともに、1.98~2.0eVの光学バンドギャップを有する。シリコン薄膜9は、例えば、i型シリコン薄膜からなり、上述したシリコン薄膜2と同じ膜構造からなる。また、シリコン薄膜9は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。このように、シリコン薄膜9は、2つのバッファ層7,8によって挟まれる。光電変換素子10Aは、次の方法によって製造される。バッファ層7=i型a-SiCをプラズマCVD法によってn型単結晶シリコン基板1上に堆積する。この場合、バッファ層7=i型a-SiCは、バッファ層3を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。バッファ層7=i型a-SiCを堆積した後、シリコン薄膜9をプラズマCVD法によってバッファ層7上に堆積する。この場合、シリコン薄膜9は、シリコン薄膜2を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。シリコン薄膜9を堆積した後、バッファ層8=i型a-SiCをプラズマCVD法によってシリコン薄膜9上に堆積する。この場合、バッファ層8=i型a-SiCは、バッファ層3を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。その後、p型非晶質半導体層4、透明導電膜5および電極6を上述したように形成する。これによって、光電変換素子10Aが完成する。シリコン薄膜9を挿入することによって、p型非晶質半導体層4をプラズマCVD法によって形成するときに、p型非晶質半導体層4中のドーパントボロンのバッファ層7およびn型単結晶シリコン基板1中への拡散が抑制される。その結果、シリコン薄膜9とバッファ層7との界面およびバッファ層7とn型単結晶シリコン基板1との界面における再結合準位が減少するとともにn型単結晶シリコン基板1の品質が高品質に保持され、n型単結晶シリコン基板1において光励起された正孔=少数キャリアは、n型単結晶シリコン基板1とバッファ層7との界面およびバッファ層7とシリコン薄膜9との界面で再結合し難くなり、p型非晶質半導体層4へ到達し易くなる。光電変換素子10Aにおいては、太陽光は、透明導電膜5側から光電変換素子10Aに入射する。そして、電子および正孔は、主に、n型単結晶シリコン基板1において光励起される。n型単結晶シリコン基板1において光励起された電子および正孔は、上述したように、それぞれ、電極6およびp型非晶質半導体層4へ到達する。そして、正孔は、p型非晶質半導体層4から透明導電膜5へ到達する。この場合、光励起された正孔は、n型単結晶シリコン基板1とバッファ層7との界面およびバッファ層7とシリコン薄膜9との界面における再結合が抑制され、p型非晶質半導体層4へ到達し易くなる。一方、電極6へ到達した電子は、透明導電膜5と電極6との間に接続された外部負荷を介して電極6から透明導電膜5へ到達し、p型非晶質半導体層4から透明導電膜5へ到達した正孔と再結合する。これによって、光電変換素子10Aにおいて発生した電流が外部負荷に流れる。光電変換素子10Aにおいては、上述したように、n型単結晶シリコン基板1とバッファ層7との界面およびバッファ層7とシリコン薄膜9との界面における正孔の再結合が抑制されるので、光電変換素子10と同様に光電変換素子10Aの光劣化率を減少できる。上記においては、バッファ層7,8の膜厚は、同じであると説明したが、実施の形態1においては、これに限らず、バッファ層7の膜厚は、バッファ層8の膜厚と異なっていてもよい。従って、バッファ層7の膜厚は、バッファ層8の膜厚と同じであっても異なっていてもよい。その結果、シリコン薄膜9は、必ず、2つのバッファ層7,8によって挟まれることになるので、光電変換素子10Aは、バッファ層7,8からなる1つのバッファ層中に配置されたシリコン薄膜9を備えていることになる。図3は、実施の形態1による更に他の光電変換素子の構成を示す断面図である。実施の形態1による光電変換素子は、図3に示す光電変換素子10Bであってもよい。図3を参照して、光電変換素子10Bは、図1に示す光電変換素子10のシリコン薄膜2をシリコン薄膜11に代えたものであり、その他は、光電変換素子10と同じである。シリコン薄膜11は、p型非晶質半導体層4とバッファ層3との間に配置される。シリコン薄膜11は、例えば、i型シリコン薄膜からなり、上述したシリコン薄膜2と同じ膜構造からなる。また、シリコン薄膜11は、例えば、3~10nmの膜厚を有するとともに、1.88~1.89eVの光学バンドギャップを有する。光電変換素子10Bにおいては、バッファ層3は、n型単結晶シリコン基板1に接して配置される。光電変換素子10Bは、次の方法によって製造される。上述した方法によってバッファ層3をプラズマCVD法によってn型単結晶シリコン基板1上に堆積する。そして、シリコン薄膜11をプラズマCVD法によってバッファ層3上に堆積する。この場合、シリコン薄膜11は、シリコン薄膜2を形成するときのガス流量、反応圧力およびRFパワーと同じガス流量、反応圧力およびRFパワーを用いて堆積される。その後、p型非晶質半導体層4、透明導電膜5および電極6を上述したように形成する。これによって、光電変換素子10Bが完成する。シリコン薄膜11を挿入することによって、p型非晶質半導体層4をプラズマCVD法によって形成するときに、p型非晶質半導体層4中のドーパントボロンのバッファ層3およびn型単結晶シリコン基板1中への拡散が抑制される。その結果、シリコン薄膜11とバッファ層3との界面およびバッファ層3とn型単結晶シリコン基板1との界面における再結合準位が減少するとともにn型単結晶シリコン基板1の品質が高品質に保持され、n型単結晶シリコン基板1において光励起された正孔=少数キャリアは、n型単結晶シリコン基板1とバッファ層3との界面およびバッファ層3とシリコン薄膜11との界面で再結合し難くなり、p型非晶質半導体層4へ到達し易くなる。光電変換素子10Bにおいては、太陽光は、透明導電膜5側から光電変換素子10Bに入射する。そして、電子および正孔は、主に、n型単結晶シリコン基板1において光励起される。n型単結晶シリコン基板1において光励起された電子および正孔は、p型非晶質半導体層4/シリコン薄膜11=i型シリコン薄膜/バッファ層3=i型a-SiC/n型単結晶シリコン基板1からなるpin接合による内部電界によって分離される。そして、電子は、電極6へ到達し、正孔は、バッファ層3およびシリコン薄膜11を介してp型非晶質半導体層4へ到達し、p型非晶質半導体層4から透明導電膜5へ到達する。この場合、正孔は、n型単結晶シリコン基板1とバッファ層3との界面およびバッファ層3とシリコン薄膜11との界面で再結合が抑制されてp型非晶質半導体層4へ到達する。一方、電極6へ到達した電子は、透明導電膜5と電極6との間に接続された外部負荷を介して電極6から透明導電膜5へ到達し、p型非晶質半導体層4から透明導電膜5へ到達した正孔と再結合する。これによって、光電変換素子10Bにおいて発生した電流が外部負荷に流れる。光電変換素子10Bにおいては、上述したように、n型単結晶シリコン基板1とバッファ層3との界面およびバッファ層3とシリコン薄膜11との界面における正孔の再結合が抑制されるので、光電変換素子10と同様に光電変換素子10Bの光劣化率を減少できる。なお、光電変換素子10,10A,10Bは、n型単結晶シリコン基板1に代えてn型多結晶シリコン基板を備えていてもよい。この場合、n型多結晶シリコン基板は、例えば、0.1~1.0Ωcmの比抵抗を有する。また、n型多結晶シリコン基板は、100~300μmの厚みを有し、好ましくは、100~200μmの厚みを有する。そして、n型多結晶シリコン基板を用いた場合も、光電変換素子10,10A,10Bは、上述した方法によって製造される。また、光電変換素子10,10A,10Bにおいては、n型単結晶シリコン基板1またはn型多結晶シリコン基板のp型非晶質半導体層4側の表面は、凹凸化テクスチャ化されていてもよい。上記においては、シリコン薄膜2をバッファ層3とn型単結晶シリコン基板1との間に配置した光電変換素子10、シリコン薄膜9をバッファ層7とバッファ層8との間に配置した光電変換素子10A、およびシリコン薄膜11をp型非晶質半導体層4とバッファ層3との間に配置した光電変換素子10Bについて説明した。従って、実施の形態1による光電変換素子は、p型非晶質半導体層4とn型単結晶シリコン基板1との間に配置されたシリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜を備えていればよい。[実施の形態2]図4は、実施の形態2による光電変換素子の構成を示す断面図である。図4を参照して、実施の形態2による光電変換素子100は、図1に示す光電変換素子10のn型単結晶シリコン基板1をp型単結晶シリコン基板101に代え、p型非晶質半導体層4をn型非晶質半導体層104に代えたものであり、その他は、光電変換素子10と同じである。p型単結晶シリコン基板101は、例えば、100の面方位を有し、0.1~1.0Ωcmの比抵抗を有する。そして、p型単結晶シリコン基板101は、100~300μmの厚みを有し、好ましくは、100~200μmの厚みを有する。n型非晶質半導体層104は、例えば、n型a-SiCからなり、8~9nmの膜厚を有する。また、n型非晶質半導体層104は、2.05eVの光学バンドギャップを有する。そして、n型非晶質半導体層104は、バッファ層3に接して配置される。光電変換素子100においては、透明導電膜5は、n型非晶質半導体層104に接して配置され、電極6は、p型単結晶シリコン基板101に接して配置される。光電変換素子100の製造方法について説明する。光電変換素子100も、上述したプラズマ装置を用いてプラズマCVD法によって製造される。光電変換素子100の製造が開始されると、p型単結晶シリコン基板101をエタノール等で超音波洗浄して脱脂し、その後、p型単結晶シリコン基板101をフッ酸中に浸漬してp型単結晶シリコン基板101の表面に形成された自然酸化膜を除去するとともに、p型単結晶シリコン基板101の表面を水素で終端する。p型単結晶シリコン基板101の洗浄が終了すると、p型単結晶シリコン基板101をプラズマ装置の仕込室の基板ホルダー上に配置する。そして、仕込室の排気機構は、1×10-5Pa以下に仕込室内のガスを排気し、仕込室の加熱機構は、p型単結晶シリコン基板101の温度を200°Cに設定するように基板ホルダーを加熱する。また、反応室CB1,CB3の加熱機構も、基板温度を200°Cに設定するように基板ホルダーを加熱する。p型単結晶シリコン基板101の温度が200°Cに達すると、仕込室と反応室CB1との間の仕切バルブが開けられ、p型単結晶シリコン基板101は、仕込室から反応室CB1へ搬送される。シリコン薄膜2、バッファ層3およびn型非晶質半導体層104を形成するときの材料ガスの流量を表2に示す。p型単結晶シリコン基板101が反応室CB1へ搬送されると、上述した方法によって、シリコン薄膜2およびバッファ層3をp型単結晶シリコン基板101上に順次堆積する。そして、仕切バルブを開け、バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101を反応室CB1から反応室CB3へ搬送する。バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101が反応室CB3へ搬送されると、10sccmのSiH4ガスと、150sccmのH2ガスと、水素希釈された50sccmのフォスフィンPH3ガスと、252sccmのCH4ガスとを反応室CB3に流し、反応室CB3の圧力を13.3Pa~665Paの範囲に設定する。そして、RF電源は、16~80mW/cm2の範囲のRFパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたPH3ガスの濃度は、例えば、0.2である。これによって、反応室CB3内でプラズマが発生し、n型非晶質半導体層104としてのn型a-SiCがバッファ層3上に堆積される。n型非晶質半導体層104の膜厚が8~9nmになると、反応室CB3の平行平板電極へのRFパワーの印加を停止するとともに、SiH4ガス、H2ガス、CH4ガスおよびPH3ガスの反応室CB3への供給を停止し、排気機構によって1×10-5Pa以下に反応室CB3を真空引きする。そして、仕切バルブを開け、n型非晶質半導体層104/バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101を反応室CB3から取出室へ搬送する。その後、取出室でn型非晶質半導体層104/バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101を室温まで冷却した後、n型非晶質半導体層104/バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101を取出室から取出し、n型非晶質半導体層104/バッファ層3/シリコン薄膜2/p型単結晶シリコン基板101をスパッタ装置にセットする。そして、上述した方法によって透明導電膜5を形成し、その後、蒸着装置を用いて電極6を形成する。これによって、光電変換素子100が完成する。光電変換素子100においては、太陽光は、透明導電膜5側から光電変換素子100に入射する。そして、電子および正孔は、主に、p型単結晶シリコン基板101において光励起される。p型単結晶シリコン基板101において光励起された電子および正孔は、n型非晶質半導体層104/バッファ層3=i型a-SiC/シリコン薄膜2=i型シリコン薄膜/p型単結晶シリコン基板101からなるpin接合による内部電界によって分離される。そして、電子=少数キャリアは、シリコン薄膜2およびバッファ層3を介してn型非晶質半導体層104へ到達し、n型非晶質半導体層104から透明導電膜5へ到達し、正孔は、電極6へ到達する。透明導電膜5へ到達した電子は、透明導電膜5と電極6との間に接続された外部負荷を介して透明導電膜5から電極6へ到達し、電極6へ到達した正孔と再結合する。これによって、光電変換素子100において発生した電流が外部負荷に流れる。上述したように、光電変換素子100は、p型単結晶シリコン基板101とバッファ層3との間に配置されたシリコン薄膜2を備えるので、p型単結晶シリコン基板101において光励起された電子=小数キャリアは、光照射後においてもn型非晶質半導体層104へ到達し易くなり、短絡光電流Jscが大きくなる。従って、光電変換素子100の変換効率の光劣化率を低減できる。なお、実施の形態2による光電変換素子100は、p型単結晶シリコン基板101に代えてp型多結晶シリコン基板を備えていてもよい。この場合、p型多結晶シリコン基板は、例えば、0.1~1.0Ωcmの比抵抗を有する。また、p型多結晶シリコン基板は、100~300μmの厚みを有し、好ましくは、100~200μmの厚みを有する。そして、p型多結晶シリコン基板を用いた場合も、光電変換素子100は、上述した方法によって製造される。また、実施の形態2においては、p型単結晶シリコン基板101またはp型多結晶シリコン基板のシリコン薄膜2側の表面は、凹凸化テクスチャ化されていてもよい。更に、実施の形態2による光電変換素子100は、シリコン薄膜2およびバッファ層3に代えて、シリコン薄膜9およびバッファ層7,8を備えていてもよく、シリコン薄膜11およびバッファ層3を備えていてもよい。つまり、光電変換素子10から光電変換素子10Aまたは光電変換素子10Bへの変更と同じ変更を光電変換素子100に適用してもよい。従って、実施の形態2による光電変換素子100は、p型単結晶シリコン基板101またはp型多結晶シリコン基板とn型非晶質半導体層104との間に配置されたシリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜を備えていればよい。実施の形態2におけるその他の説明は、実施の形態1における説明と同じである。上述した実施の形態1においては、シリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜がp型非晶質半導体層4とn型単結晶シリコン基板1との間に配置された光電変換素子10,10A,10Bについて説明し、実施の形態2においては、シリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜がn型非晶質半導体層104とp型単結晶シリコン基板101との間に配置された光電変換素子100について説明した。従って、この発明の実施の形態による光電変換素子は、第1の導電型を有する結晶シリコン基板と、第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積された半導体層と、半導体層と結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、半導体層と結晶シリコン基板との間に設けられたシリコン薄膜とを備えていればよい。また、上述したように、光電変換素子10の製造方法は、p型非晶質半導体層4とn型単結晶シリコン基板1との間に配置されるようにシリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜を形成する工程を備える。また、光電変換素子100の製造方法は、n型非晶質半導体層104とp型単結晶シリコン基板101との間に配置されるようにシリコン薄膜シリコン薄膜2,9,11と同じ膜構造からなる薄膜を形成する工程を備える。従って、この発明の実施の形態による光電変換素子の製造方法は、第1の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第1の工程と、第1の導電型と反対の導電型である第2の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第2の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第3の工程とを備えていればよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"