半導体基板1000において接続構造体1200、2200、4200、5200、6200を実現するためのプロセスであって、前記半導体基板は、少なくとも第1の表面1100を有し、前記第1の表面に沿って第2の基板1700と3D集積されることになっており、前記3D集積は、ミスアライメント値Mを有する少なくとも1つの次元における横方向のミスアライメントを受け、導電層から前記半導体基板の残部の中への素子の拡散を防止するための拡散バリア構造体2211、4211、5211、6211、6213を成長させるステップS21、S41、S51、S61A、S61Bを含むプロセスにおいて、前記拡散バリア構造体の、前記第1の表面に対して実質上平行であり、前記第1の表面に対して垂直である方向1800に沿いかつ前記基板から前記第1の表面の方に延びる前記拡散バリア構造体の最も外側の表面である第1の端面2230、4230、5230、6230は、前記横方向のミスアライメントの方向の長さLを有し、前記長さは前記ミスアライメント値に依存し、3D集積された構造において、前記第2の基板の導電層からの素子の拡散を集積された状態で防止するように前記拡散バリア構造体の長さLが選択されることを特徴とするプロセス。前記長さは、少なくとも前記横方向のミスアライメント値Mと同程度の長さであることを特徴とする請求項1に記載の接続構造体を実現するためのプロセス。前記長さは、少なくとも前記ミスアライメントの前記方向に沿った前記第2の基板の前記導電層の長さと同程度であることを特徴とする請求項1に記載の接続構造体を実現するためのプロセス。前記拡散バリア構造体を成長させた後に、少なくとも導電層2220、4220、6220を成長させ、その結果、前記導電層を少なくとも前記拡散バリア構造体によって前記半導体基板から分離するステップS22A、S22B、S42A、S42B、S62A、S62Bをさらに含むことを特徴とする請求項1から3のいずれかに記載の接続構造体を実現するためのプロセス。前記拡散バリア構造体を成長させる前に、少なくとも導電層5220を成長させるステップS52をさらに含むことを特徴とする請求項1から3のいずれかに記載の接続構造体を実現するためのプロセス。前記拡散バリア構造体を成長させる前記ステップは、拡散バリア層2211、4211、5211を成長させるステップS21、S41、S51を含むことを特徴とする請求項1から5のいずれかに記載の接続構造体を実現するためのプロセス。前記拡散バリア構造体を成長させる前記ステップは、前記拡散バリア層上に前記拡散バリア層より高い成長速度を有する第2の層6213を成長させるステップS61Bをさらに備えることを特徴とする請求項1から5のいずれかに記載の接続構造体を実現するためのプロセス。前記拡散バリア層を成長させる前記ステップは、タンタルTa、窒化タンタルTaN、窒化シリコンSi3N4のうちの少なくとも1つの層を成長させるステップを備えることを特徴とする請求項1から7のいずれかに記載の接続構造体を実現するためのプロセス。前記拡散バリア構造体の前記長さLは、20nmから1μmまでの間であることを特徴とする請求項1から7のいずれかに記載の接続構造体を実現するためのプロセス。少なくとも2つの半導体基板の3D集積を実現するためのプロセスであって、請求項1から9に記載のプロセスによる前記2つの半導体基板の少なくとも1つ、好ましくは各1つにおいて、接続構造体を実現するステップと、前記2つの半導体基板のそれぞれの前記第1の表面に沿った前記2つの半導体基板を接着するステップとを実施することを含むことを特徴とするプロセス。前記2つの半導体基板を接着する前記ステップは、前記2つの半導体基板を相互に、具体的には接合することにより、接着するステップを含むことを特徴とする請求項10に記載の少なくとも2つの半導体基板の3D集積を実現するためのプロセス。少なくとも第1の基板1000および第2の基板1700または層を含む半導体システムであって、少なくとも前記第1の基板は、接続構造体1200、2200、4200、5200、6200を含み、前記第1の基板は、少なくとも第1の表面1100を有し、前記第1の表面に沿った前記第2の基板1700または層と3D集積され、前記3D集積は、ミスアライメント値Mを有する少なくとも1つの次元における横方向のミスアライメントを有し、前記接続構造体は、導電層から前記基板の前記材料の中への素子の拡散を防止するための拡散バリア構造体2211、4211、5211、6211、6213を含む、半導体システムにおいて、前記拡散バリア構造体は、前記拡散バリア構造体の、前記第1の表面に対して実質上平行であり、前記第1の表面に対して垂直な方向1800に沿いかつ前記基板から前記第1の表面の方向に延びる前記拡散バリア構造体の最も外側の表面である第1の端面2230、4230、5230、6230が前記横方向のミスアライメントの方向の長さLを有するように構成され、前記長さは前記ミスアライメント値に依存し、前記第2の基板の導電層からの素子の拡散を防止するように前記拡散バリア構造体の前記長さLが選択されることを特徴とする半導体システム。前記長さは、少なくとも前記横方向のミスアライメント値Mと同程度の長さであることを特徴とする請求項12に記載の半導体システム。前記長さは、少なくとも前記ミスアライメントの前記方向に沿った前記第2の基板の前記導電層の長さと同程度の長さであることを特徴とする請求項12に記載の半導体システム。前記接続構造体は、少なくとも導電層2220、4220、5220、6220をさらに含み、その結果、前記導電層は、少なくとも前記拡散バリア構造体によって前記第1の基板から分離されることを特徴とする請求項12から14のいずれかに記載の半導体システム。前記拡散バリア構造体は、拡散バリア層2211、4211、5211を含むことを特徴とする請求項12から15のいずれかに記載の半導体システム。前記拡散バリア構造体は、拡散バリア層6211、および前記拡散バリア層上に前記拡散バリア層より高い成長速度を有する第2の層6213を含むことを特徴とする請求項12から15のいずれかに記載の半導体システム。前記拡散バリア層は、タンタルTa、窒化タンタルTaN、窒化シリコンSi3N4のうちのいずれかであることを特徴とする請求項12から17のいずれかに記載の半導体システム。しかし、技術的限界のために、完全なアライメントを達成するのは難しい可能性がある。実際には、少なくとも1つの方向、1つの例として、図8Aにおいてミスアライメント値Mによって例示された1900方向に小さなミスアライメントが存在する可能性がある。ミスアライメント値Mを受けるそのような3D集積が実施された場合、図8Cに例示するような結果が得られる可能性がある。図8Cに見られるように、第1の半導体ダイ8000の接続構造体8200は、第2の半導体ダイ8700の接続構造体8200と位置合わせされないことがある。したがって、ミスマッチ領域8500が存在する可能性があり、この場合、第2の半導体ダイ8700の接続構造体8200の導電層8220は、第1の半導体ダイ8000の接続構造体8200の拡散バリア層8211の上に配置され、さらに、第1の半導体ダイ8000の接続構造体8200を含まない半導体ダイ8000の領域の上に配置される。そのような場合、第2の半導体ダイ8700の接続構造体8200の導電層8220が銅で実現され、第1の半導体ダイが、例えばシリコン半導体ダイである場合は、銅が、領域8500を通って、第1の半導体ダイ8000の接続構造体8200に対応しない第1の半導体ダイ8000の一部分の中に拡散する可能性があり得る。この問題は、現在の3D集積技法に存在し、したがって、集積システムの工業生産におけるそのような技法の適用を妨げるまたは制限する可能性がある。したがって、本発明の目的は、3D集積プロセス中にミスアライメントが存在する場合でさえ接続構造体を構成する金属の拡散を防止するような、3D集積を受ける半導体基板において使用されるべき接続構造体を提供することである。上記の目的は、本発明の教示によって達成することができる。本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスにおいて、半導体基板は、少なくとも第1の表面を有し、第1の表面に沿って第2の基板と3D集積されることになっており、3D集積は、ミスアライメント値Mを有する少なくとも1つの次元における横方向のミスアライメントを受け、このプロセスは、導電層から半導体基板の残部の中への素子の拡散を防止するための拡散バリア構造体を成長させるステップを含むことができ、第1の端面が、拡散バリア構造体の、第1の表面に対して実質上平行であり、第1の表面に対して垂直な方向に沿いかつ基板から第1の表面の方に延びる拡散バリア構造体の最も外側の表面であり、横方向のミスアライメントの方向の長さを有することができ、長さがミスアライメント値に依存し、3D集積構造体において第2の基板の導電層からの素子の拡散を集積された状態で防止するように拡散バリア構造体の長さが選択されることを特徴する。そのようなプロセスを実施することにより、3D集積中にミスアライメントが存在する場合でさえ、第1の集積基板上の対応する接続構造体に対して、3D集積プロセス中に位置合わせすることができる接続構造体を実現することが可能である。ミスアライメント値を考慮することにより、拡散バリア構造体は、ミスアライメントを補償し導電素子の拡散を防止するようなサイズにすることができる。いくつかの実施形態では、長さは、少なくとも横方向のミスアライメント値と同程度の長さでもよい。拡散バリア構造体の長さを少なくともミスアライメント値であるように選択することにより、最大のミスアライメントの場合でさえ、導電素子の拡散の防止を保証することができる。いくつかの実施形態では、長さは、少なくともミスアライメントの方向に沿った第2の基板の導電層の長さと同程度の長さでもよい。少なくともミスアライメントの方向に沿った第2の基板の導電層の長さと同程度の長さであるように、拡散バリア構造体の長さを選択することにより、第1の基板と第2の基板の導電層間の接触が達成されるときはいつでも、導電素子の拡散の防止を保証することができる。いくつかの実施形態では、接続構造体を実現するためのプロセスは、拡散バリア構造体を成長させた後に、導電層が少なくとも拡散バリア構造体によって半導体基板から分離されるように少なくとも導電層を成長させるステップをさらに含むことができる。拡散バリア構造体を成長させた後に導電素子を成長させることにより、拡散バリア構造体の厚さに対応する第1の端面の長さを有する拡散バリア構造体を実現し、次いで、拡散バリア構造体の上に直接導電素子を堆積することが可能である。そのようにして、2つの堆積物、すなわち拡散バリア構造体および導電素子しか、必要とされない。いくつかの実施形態では、接続構造体を実現するためのプロセスは、拡散バリア構造体を成長させる前に、少なくとも導電層を成長させるステップをさらに含むことができる。拡散バリア構造体を成長させる前に導電素子を成長させることにより、すでに成長させた導電素子の位置に関して特定のゾーンにおいてのみ、必要とされる長さを有する拡散バリア構造体を実現することが可能である。いくつかの実施形態では、拡散バリア構造体を成長させるステップは、拡散バリア層を成長させるステップを含むことができる。拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるプロセスを正確に制御することができる。さらに、拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるために、単一の製造ステップしか必要としなくてもよい。いくつかの実施形態では、拡散バリア構造体を成長させるステップは、拡散バリア層上に拡散バリア層より高い成長速度を有する第2の層を成長させるステップをさらに備えることができる。拡散バリア構造体を成長させるために2つの層を使用することにより、低い成長速度を有する1つのより薄い拡散バリア層、およびより速い成長率を有する第2の層を利用することが可能である。そのような場合には、同じセットのマスクを使用して両方の層を堆積することが可能であり得る。しかし、第2の層のより速い成長速度のおかげで、より迅速な生産を達成することができる。いくつかの実施形態では、拡散バリア層を成長させるステップは、タンタルTa、窒化タンタルTaN、窒化シリコンSi3N4のうちの少なくとも1つの層を成長させるステップを備えることができる。それらの素子間で拡散バリア層を選択することにより、導電性材料の拡散を防止する最適の効果を達成することができる。いくつかの実施形態では、拡散バリア構造体の長さは20nmから1μmまでの間でもよい。標準的な拡散バリア層の通常の長さより実質上長い長さを有する拡散バリア構造体を成長させることにより、ミスアライメントの場合でさえ、導電素子拡散を防止する利点を達成することができる。本発明の他の実施形態による、少なくとも2つの半導体基板の3D集積を実現するためのプロセスは、前述のような本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスによる2つの半導体基板の少なくとも1つ、好ましくは各1つにおいて、接続構造体を実現するステップ、2つの半導体基板のそれぞれの第1の表面に沿って2つの半導体基板を接着するステップを含むことができる。本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスによって得た2つの基板を使用して3D集積を実現することにより、3D集積プロセス中にミスアライメントが存在する場合でさえ、導電性材料の望ましくない拡散を防止することができる、2つの基板間の接続を実現することが可能である。いくつかの実施形態では、2つの半導体基板を接着するステップは、2つの半導体基板を相互に、具体的には接合することにより、接着するステップを含むことができる。2つの基板を相互に接合することにより、安定した接続を保証することができ、接続領域のさらなるミスアライメントを防止することができる。本発明の他の実施形態によれば、半導体システムは、少なくとも第1の基板および第2の基板を含むことができ、少なくとも第1の基板は、接続構造体を含み、第1の基板は、少なくとも第1の表面を有し、第1の表面に沿った第2の基板と3D集積され、3D集積は、ミスアライメント値Mを有する少なくとも1つの次元における横方向のミスアライメントを有し、接続構造体は、導電層から基板の材料の中への素子の拡散を防止するための拡散バリア構造体を含み、半導体システムは、拡散バリア構造体が、拡散バリア構造体の、第1の表面に対して実質上平行であり、第1の表面に対して垂直な方向に沿いかつ基板から第1の表面の方に延びる拡散バリア構造体の最も外側の表面である第1の端面が横方向のミスアライメントの方向の長さLを有するように構成され、長さがミスアライメント値に依存し、拡散バリア構造体の長さLが、第2の基板の導電層からの素子の拡散を防止するように選択されることを特徴とする。そのようなやり方で半導体システムを実現することにより、3D集積中にミスアライメントが存在する場合でさえ、第1の基板および第2の基板上の対応する接続構造体間で、3D集積プロセス中に安定した電気的接続を実現することが可能である。ミスアライメント値を考慮することにより、拡散バリア構造体は、ミスアライメントを補償し導電素子の拡散を防止するようなサイズにすることができる。いくつかの実施形態では、長さは、少なくとも横方向のミスアライメント値と同程度の長さでもよい。少なくともミスアライメント値であるように拡散バリア構造体の長さを選択することにより、最大のミスアライメントの場合でさえ、導電素子の拡散の防止を保証することができる。いくつかの実施形態では、長さは、少なくともミスアライメントの方向に沿った第2の基板の導電層の長さと同程度の長さでもよい。少なくともミスアライメントの方向に沿った第2の基板の導電層の長さと同程度の長さであるように拡散バリア構造体の長さを選択することにより、第1の基板および第2の基板の導電層間の接触が達成されるときはいつでも、導電素子の拡散の防止を保証することができる。いくつかの実施形態では、接続構造体は、導電層が少なくとも拡散バリア構造体によって第1の基板から分離されるように、少なくとも導電層をさらに含むことができる。拡散バリア構造体によって導電素子を基板から分離することにより、第1の基板の中への第1の基板の接続構造の導電素子の拡散を防止することと、第1の基板の中への第2の基板の接続構造体の導電素子の拡散を防止することの両方のために、拡散バリア構造体を使用することが可能であり得る。いくつかの実施形態では、拡散バリア構造体は拡散バリア層を含むことができる。拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるプロセスを正確に制御することができる。さらに、拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるために、単一の製造ステップしか必要としなくてもよい。いくつかの実施形態では、拡散バリア構造体は、拡散バリア層、および拡散バリア層上に拡散バリア層より高い成長速度を有する第2の層を含むことができる。拡散バリア構造体を成長させるための2つの層を使用することにより、低い成長速度を有する1つのより薄い拡散バリア層、およびより速い成長率を有する第2の層を利用することが可能である。そのような場合には、同じセットのマスクを使用して両方の層を堆積することが可能であり得る。しかし、第2の層のより速い成長速度のおかげで、より迅速な生産を達成することができる。いくつかの実施形態では、拡散バリア層は、タンタルTa、窒化タンタルTaN、窒化シリコンSi3N4のうちのいずれでもよい。それらの素子間で拡散バリア層を選択することにより、導電性材料の拡散を防止する最適の効果を達成することができる。添付の図面は、明細書の一部分に組み込まれ、明細書の一部分を形成し、本発明のいくつかの実施形態を例示する。これらの図面は、説明と共に、本発明の特徴、利点および原理を説明するのに役立つ。図面は、本発明をどのように達成し使用することができるかの好ましい実施例および代替実施例を例示する目的のためだけであり、本発明を、例示し説明した実施形態だけに限定すると解釈されるべきではない。同様の参照符号は同様の要素を指す添付の図面に例示するような本発明の様々な実施形態の以下のより具体的な説明からさらなる特徴および利点が明らかになるであろう。以下の説明では、説明の目的のために、説明の完全な理解を提供するために具体的な詳細について記載する。しかし、本発明をこれらの具体的な詳細なしに実施することができることは明らかである。図8に見られるように、第1の表面8100に対応する表面に沿った、第1の半導体ダイ8000の接続構造体8200の導電層8220および拡散バリア層8211の形状は、第1の表面8710に対応する表面に沿った、第2の半導体ダイ8700の接続構造体8200の導電層8220および拡散バリア層8211の形状と実質上同じでもよい。導電層8220は、電気信号を搬送するために使用されてもよく、そのような信号の伝搬に適応された電気特性を有する材料で実現されてもよい。拡散バリア層は、導電層8220の材料が第1の半導体ダイ8000の中に、または第2の半導体ダイ8700の中に拡散するのを防止するために使用されてもよい。位置合わせするとは、第1の半導体ダイ8000が、第1の半導体ダイ8000の接続構造体8200の導電層8220の表面および第2の半導体ダイ8700の接続構造体8200の導電層8220の表面が、1900方向を含みかつ1800方向に対して垂直である平面に沿って同じ領域を実質上占めるようなやり方で、1900方向に沿って配置されてもよいことを意味する。同時に、位置合わせするとは、第1の半導体ダイ8000が、第1の半導体ダイ8000の接続構造体8200の拡散バリア層8211の表面および第2の半導体ダイ8700の接続構造体8200の拡散バリア層8211の表面が、1900方向を含みかつ1800方向に対して垂直である平面に沿って同じ領域を実質上占めるようなやり方で、1900方向に沿って配置されてもよいことを意味する。そのような状態を図8Bに例示する。しかし、図8Bに例示する状態は、技術的限界のために達成することができない可能性があるので、構造は、ミスアライメントが存在する場合でさえ、半導体基板における導電性材料の拡散を防止するように実現しなければならない。図1は、3D集積を受ける第1の半導体基板1000および第2の半導体基板1700を例示する。3D集積は、接合プロセスを備えてもよい。第1の半導体基板1000は、少なくとも第1の表面1100を有し、第2の半導体基板1700は、少なくとも第1の表面1710を有する。両方の半導体基板1000および1700は、参照数字1600によって識別された、トランジスタ、ダイオード、キャパシタ、金属線およびビアなど、複数の回路を含んでもよい。第1の半導体基板1000および第2の半導体基板1700は両方とも、図1に例示していないさらなるモジュール、例えば、光モジュール、生物学的モジュール、メモリ、および/または電力モジュールをさらに含んでもよい。さらに、第1の半導体基板1000および第2の半導体基板1700のいずれか一方または両方とも、シリコンウェハ、シリコンオンインシュレータウェハ、ガラス基板、または、より一般に、基板のうちのいずれかを含んでよい。第1の半導体基板1000および第2の半導体基板1700は、1800方向に沿ってそれらを相互に近づけることにより、および矢印1150によって示すように、所定の環境において所定の温度で所定の量の圧力をかけることにより、第1の表面1100および第1の表面1710に対応する表面に沿ってそれらを接合することにより、集積することができる。接合は、具体的には、特許文献1に開示されている技法、または、より好ましくは、非特許文献1に開示されている技法に相当してもよい。接合は、外部熱圧着のような他の技法でもよい。さらに、第1の半導体基板1000および第2の半導体基板1700は両方とも、2つの半導体基板が1800方向に沿って相互に近づいたときに、第1の半導体基板1000の接続構造体1200が第2の半導体基板1700の対応する接続構造体1200と接触するように、1900方向を含みかつ1800方向に対して垂直である平面に沿って実質上同様の位置に配置された接続構造体1200を含む。例えば、第1の半導体基板1000の接続構造体1201は、第2の半導体基板1700の接続構造体1202と接触することになる。図1には、2つの接続構造体しか例示していないが、もちろん、より多くがあってもよい。図2は、本発明の第1の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。より具体的には、図2は、例えば、図1の第1の半導体基板1000の接続構造体1201、および/または第2の半導体基板1700の接続構造体1202、および/または接続構造体1200のいずれかなどの接続構造体2200を実現するプロセスを例示する。半導体基板2000Aは、図2に見られるように、穴2300を含む。穴2300は、例えば、フォトリソグラフィおよびエッチングを実施することにより、ステップS20によって半導体基板から開始して実現することができる。穴2300の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。堆積および/または成長ステップS21を実施することにより、拡散バリア層2211が半導体基板2000Aの上に実現され、その結果、半導体基板2000Bを得る。拡散バリア層2211の実現は、例えば、化学気相成長法CVD、物理気相成長法PVD、エピタキシ法、または他の技法を含めて、堆積および/または成長などの知られている半導体基板製造プロセスにおいて実施することができる。拡散バリア層は、例えば、タンタルTA、窒化タンタルTAN、または窒化シリコンSI3N4などの金属原子の拡散をブロックする特性を有する材料の層でもよい。続いて、導電層2221のシード堆積から成るステップS22Aによって、半導体基板2000Cを得る。シード堆積プロセスは、PVDシードまたはCVDシードなど当技術分野で知られている技法で実施することができる。導電層2221は、例えば、銅、銀、金、または電気伝導性を有するいかなる他の材料でもよい。続いて、導電層2222の堆積から成るステップS22Bによって、半導体基板2000Dを得る。ステップS22Bは、電着法ECDから成ってもよい。導電層2222は、導電層2222の導電層2221上への接着を容易にすることができる、導電層2221と同じ材料でもよい。代替として、導電層2222は、成長プロセスをスピードアップすることができ、より良い電気伝導性を提供することができ、または生産コストを低減することができる、導電層2221とは異なる材料でもよい。続いて、半導体基板2000Dは、化学的機械的研磨CMPにあるステップS23を受けることができ、結果として、半導体基板2000Eを得る。このプロセスのおかげで、半導体基板2000Eにおいて例示したものなどの接続構造体2200を得る。接続構造体2200は、拡散バリア層2211および導電層2220を含む。さらに、拡散バリア層2211は、半導体基板2000Eの第1の表面2100に対して実質上平行な表面2230を有する。この実施形態における端面2230の大きさは、ステップS21中に堆積された拡散バリア層2211を形成する材料の厚さdによって実質上定められる。したがって、ステップS21中に堆積される材料の量を制御することにより、少なくとも1900方向に沿った端面2230の長さLを制御することが可能であり得る。半導体基板2000Eにおいて、拡散バリア層2211の表面2230は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第2の半導体基板の導電層から半導体基板2000Eの中への素子の拡散を防止する。図3Aは、本発明の第1の実施形態による3D集積のプロセスを受ける2つの基板を例示する概略図である。より具体的には、図3Aは、1800方向に沿って3D集積を受ける第1の半導体基板1000および第2の半導体基板1700を例示する。図3Aに見られるように、第1の半導体基板1000は、第2の半導体基板1700に関して1900方向に沿って横方向のミスアライメントを有する可能性がある。1900方向に沿った横方向のミスアライメントは、例えば、約20nmから約1μmのオーダ、または例えばさらには1μm超の値Mを有してもよい。第1の半導体基板1000および第2の半導体基板1700は、図2に示したプロセスによって得た接続構造体2200を含む。したがって、接続構造体2200は、1900方向に、通常20nmから1μmのオーダの値Lに相当する長さを有する表面2230を有し、拡散バリア構造体として機能する。図3Bは、本発明の一実施形態による2つの基板の3D集積の結果を例示する概略図である。より具体的には、図3Bは、第1の半導体基板1000および第2の半導体基板1700の3D集積によって得た半導体システムを例示する。一代替実施形態では、第1の半導体基板1000の表面2230の長さLは、1900方向に沿った第2の半導体基板1700の導電層2220の長さより長くてもよい。そのようなやり方で長さLを選択することにより、第1の半導体基板1000の導電層2220と第2の半導体基板1700の導電層2220との間の接触が実現されるときはいつでも、拡散を防止することを保証することが可能である。図3Bに見られるように、第1の半導体基板1000の接続構造体2200は、第2の半導体基板1700の接続構造体2200に関してミスアラインされている。しかし、第1の半導体基板1000の接続構造体2200の拡散バリア層2211のおかげで、第2の半導体基板1700の接続構造体2200の導電層2220が第1の半導体基板1000の中に拡散することを防止することができる。したがって、導電性材料が領域8500を通って拡散し得る図8Cに例示した従来技術と違って、第2の半導体基板1700の導電層2200は、常に、第1の半導体基板1000の導電層2200を含む領域の上に、または、第1の半導体基板の導電層2200および表面2230を含む領域の上に配置される。そのようなやり方で、半導体基板1000の中への導電層2200を構成する材料の拡散を防止することができる。より具体的には、図3Aに見られるように、第1の半導体基板1000の接続構造体2200の拡散バリア層2211は、ミスアライメントの1900方向に長さLを有する端面2230を有することができる。少なくともミスアライメント値Mと同程度の大きさであるように長さ値Lを選択することにより、図3Bに例示した結果を得ることができる。より具体的には、少なくとも1900方向のミスアライメント値Mに相当するように表面2230の1900方向の長さLを選択することにより、第2の半導体基板1700の接続構造体2200の導電層2220が、第1の半導体基板1000の接続構造体2200の導電層2220、または第1の半導体基板1000の接続構造体2200の拡散バリア層2211の表面2230の上に配置されるだけであることが保証される。言い換えれば、少なくともミスアライメント値Mと同程度の大きさであるように、表面2230の長さLを選択することにより、第1の半導体基板1000の中への第2の半導体基板1700の接続構造体2200の電気伝導性材料2220の拡散を防止することができる。代替として、または追加として、表面2230の長さLは、例えば、連続した3D集積における最大のミスアライメント値M、または連続した3D集積における平均のミスアライメント値Mに応じて設定することができる。このようにして、絶対的に、または平均して、ミスアライメントが半導体基板1000および/または1700において導電性材料2200の拡散を生じさせないことを保証することができる。代替として、または追加として、第1の半導体基板1000における表面2230の長さLを、少なくとも第2の半導体基板1700の接続構造体の導電性材料2200の長さと同程度の大きさであるように設定することができる。このようにして、第1の半導体基板1000の導電性材料2200と第2の半導体基板1700の導電性材料2200との間の接触が達成されるときはいつでも、拡散を防止することが保証される。これは、ミスアライメントの値は知られていないが、第2の半導体基板1700の接続構造体の導電性材料2200の長さは知られている場合に有利である。さらに、ミスアライメント値Mは、半導体基板1000の異なる位置ごとに異なってもよい。例えば、製造機械または処理機械の公差によるミスアライメントに加えて、半導体基板に加えられる圧力によるミスアライメント、または基板全体にわたる温度勾配によるミスアライメントがあり得る。ミスアライメント値Mがウェハ全体にわたって一定でない場合には、ウェハの異なる部分に配置された異なる接続構造体2200のための表面2230の値Lを選択するときに、これを考慮することができる。図4は、本発明の第2の実施形態による接続構造体4200を実現するためのプロセスを例示する概略図である。より具体的には、図4は、例えば、第1の半導体基板1000の接続構造体1201、および/または第2の半導体基板1700の接続構造体1202、および/または図1の接続構造体1200のいずれかなどの接続構造体4200を実現するプロセスを例示する。図4に見られるように、ステップS40によって、第1の穴4320および第1の穴を取り囲み表面4100の方に向いた第2の穴4310を有する半導体基板4000Aを得ることができる。第1の穴4320は、例えば、フォトリソグラフィおよびエッチングを実施することにより、ステップS40によって半導体基板から開始して実現することができる。第1の穴4320の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。同様に、第2の穴4310は、例えば、フォトリソグラフィおよびエッチングのよく知られているプロセスを実施することにより、ステップS40によってバルク半導体基板から開始して実現することができる。第2の穴4310の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。代替として、または追加として、第1の穴4320および第2の穴4310は両方とも、単一のフォトリソグラフィステップにおいて実現することができる。少なくとも1900方向の第2の穴4310の長さは、所望の長さLに相当するように選択することができる。続いて、ステップS41を介して、半導体基板4000A上に拡散バリア層4211を堆積し、その結果、半導体基板4000Bを得る。ステップS41を実施するための技法は、図2におけるステップS21を実施するための技法と実質上同様でもよい。さらに、拡散バリア層4211は、図2における拡散バリア層2211と実質上同様でもよい。続いて、ステップS42AおよびS42Bを介して、半導体基板4000B上に導電層4221および導電層4222を堆積し、その結果、それぞれ半導体基板4000Cおよび4000Dを得る。ステップS42AおよびS42Bは、図2におけるステップS22AおよびS22Bと実質上同様でもよい。さらに、導電層4221および導電層4222は、それぞれ図2における導電層2221および導電層2222と実質上同様でもよい。最後に、ステップS43を介して、半導体基板4000Eを得る。ステップS43は、図2におけるステップS23と実質上同様でもよい。ステップS43に続いて、第2の穴4310に残る拡散バリア層4211の材料は、少なくとも表面4100の表面領域4230において、少なくとも1900方向に、所望の値Lに相当する長さを有し、したがって、ミスアライメントが存在する場合でさえ、3D構造における拡散バリア構造体として機能する。図4に概略的に示したプロセスのおかげで、導電素子4220および拡散バリア層4211を含む接続構造体4200を得ることができる。導電素子4220は、図2における導電素子2220と実質上同じでもよい。一方、第2の穴4310のおかげで、拡散バリア層4211は、実質上図2の拡散バリア層2211よりはるかに薄くてもよい。より薄いが、穴4310に堆積された拡散バリア層4211は、それでもなお、図2の表面2230と実質上同様の表面4230を提供する。したがって、図2の接続構造体2200によって得た同じ利点を、図4の接続構造体4200によって得ることができる。さらに、ステップS41における拡散バリア層4211の成長は、比較的長い動作であり得るので、より薄い層4211を成長させ、それでもなお所望の長さLを有する大きな表面4230を実現する可能性は、コスト低減の点からも処理時間低減の点からも有利であり得る。半導体基板4000Eにおいて、拡散バリア層4211の表面4230は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第2の半導体基板の導電層から半導体基板4000Eの中への素子の拡散を防止する。図5は、本発明の第3の実施形態による接続構造体5200を実現するためのプロセスを例示する概略図である。より具体的には、図5は、例えば、図1の第1の半導体基板1000の接続構造体1201、および/または第2の半導体基板1700の接続構造体1202、および/または接続構造体1200のいずれかなどの接続構造体5200を実現するプロセスを例示する。図5は、ステップS52によって達成された導電層5220および拡散バリア層5212を有する半導体基板5000Aを例示する。ステップS52を実施するための技法は、図2におけるステップS22AおよびS22Bを実施するための技法と実質上同様でもよい。続いて、ステップS50によって、導電層5220を取り囲むまたは表面5100の近くの拡散バリア層5212上に穴5310を有する半導体基板5000Bを得る。穴5310の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。ステップS50を実施するための技法は、図2におけるステップS20を実施するための技法と実質上同様でもよい。続いて、ステップS51を介して、半導体基板5000B上に拡散バリア層5211を堆積し、その結果、半導体基板5000Cを得る。ステップS51を実施するための技法は、図2におけるステップS21を実施するための技法と実質上同様でもよい。さらに、拡散バリア層5211は、図2における拡散バリア層2211と実質上同様でもよい。このステップ中に、少なくとも穴5310をバリア層材料で満たす。最後に、ステップS53を介して、半導体基板5000Dを得る。ステップS53は、図2におけるステップS23と実質上同様のCMPでもよく、過剰な材料を除去する。ステップS43に続いて、穴5310に残っている拡散バリア層5211の材料は、少なくとも表面5230において、少なくとも1900方向に所望の値Lに相当する長さを有してもよく、拡散バリア構造体として機能する。図5に示したプロセスを実施することにより、導電性材料をすでに堆積した後に拡散バリア層5211を実現することが可能である。さらに、比較的薄いバリア拡散層5211と共に、所望の長さLを有する表面5230を実現することが可能である。これは、製造速度を高め、したがってコストを低減するという利点を有することができる。半導体基板5000Dにおいて、拡散バリア層5211の表面5230は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第2の半導体基板の導電層から半導体基板5000Dの中への素子の拡散を防止する。図6Aおよび図6Bは、本発明の第4の実施形態による接続構造体6200を実現するためのプロセスを例示する概略図である。より具体的には、図6Aおよび6Bは、例えば、図1の第1の半導体基板1000の接続構造体1201、および/または第2の半導体基板1700の接続構造体1202、および/または接続構造体1200のいずれかなどの接続構造体6200を実現するプロセスを例示する。図6Aに見られるように、ステップS40によって、第1の穴6320を有する半導体基板6000Aを得る。ステップS60によって、バルク半導体基板から第1の穴6320を実現することができる。ステップS60を実施するための技法は、図2におけるステップS20を実施するための技法と実質上同様でもよい。続いて、ステップS61Aを介して、半導体基板6000A上に拡散バリア層6211を堆積し、その結果、半導体基板6000Bを得る。ステップS61Aを実施するための技法は、図2におけるステップS21を実施するための技法と実質上同様でもよい。さらに、拡散バリア層6211は、図2における拡散バリア層2211と実質上同様でもよい。続いて、ステップS61Bを介して、半導体基板6000B上に第2の層6213を堆積し、その結果、半導体基板6000Cを得る。拡散バリア層6211の上に第2の層6213を堆積する。第2の層6213はまた、拡散バリア層として機能しており、例えばTiNでもよく、拡散バリア層6211より高い成長速度を有する。第2の層6213は、堆積する動作条件のおかげで拡散バリア層6211より速い成長速度を有することができる。すなわち、拡散バリア層6211の成長速度は、拡散バリア層6211を半導体基板6000A上に堆積するという事実によって影響される可能性があるが、一方、第2の層6213の成長速度は、拡散バリア層6211上に第2の層6213を堆積することができるという事実のために、より速い可能性がある。言い換えれば、半導体基板6000A上に、良好な特性を有し、穴を有しない拡散バリア層6211の堆積を実現する制約のために、拡散バリア層6211の堆積は、遅い可能性がある。一方、半導体基板6000A上ではなく拡散バリア層6211上に堆積することにより、第2の層6213をより速い成長速度で堆積することができる。代替として、第2の層6213および拡散バリア層6211のために説明された材料の間で、第2の層6213および拡散バリア層6211を同じ材料で実現することができ、堆積中に材料の成長速度だけを高めることができ、その結果、より遅い成長速度を使用することにより堆積の第1の部分により高い品質の層を実現し、より迅速な成長速度を使用することにより堆積の第2の部分により速い成長層を実現する。続いて、ステップS62AおよびS62Bを介して、半導体基板6000Cの第2の層6213上に導電層6221および導電層6222を堆積し、その結果、それぞれ半導体基板6000Dおよび6000Eを得る。ステップS62AおよびS62Bは、図2におけるステップS22AおよびS22Bと実質上同様でもよい。さらに、導電層6221および導電層6222は、それぞれ図2における導電層6221および導電層6222と実質上同様でもよい。この実施形態、ならびに前の諸実施形態では、シード導電層6221は、必ずしも必要でなく、導電層6221および導電層6222の堆積ではなく、導電層6222の単一の堆積を実施することができる。最後に、ステップS63を介して、半導体基板6000Fを得る。材料を除去するためのステップS63は、図2におけるステップS23と実質上同様のCMPでもよい。ステップS63に続いて、結合された拡散バリア層6211および6123は、表面6230を提示し、拡散バリア構造体として機能する。図6Aおよび6Bに概略的に示したプロセスを実施することにより、1900方向の類似の長さを有する拡散バリア層を実現するために必要とされる時間より比較的短い時間で、少なくとも1900方向の長さLを有する表面6230を有する拡散バリア構造体を実現する。そのようなやり方では、表面6230を有する拡散バリア構造体6211、6213を実施するのにかかる時間は、例えば、より厚い拡散バリア層2211を堆積することができる図2のステップS21より少ない時間でもよい。したがって、製造コストを低減することができる。半導体基板6000Fにおいて、拡散バリア層6211および6213の表面6230は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第2の半導体基板の導電層から半導体基板6000Fの中への素子の拡散を防止する。図7Aおよび7Bは、本発明の第5の実施形態による半導体システム7000を例示する。図7Aは、2つの半導体基板に対して垂直な面に沿って取ったシステムの断面図である。図7Bは、図7Aの面に対して垂直な面に沿って取ったシステムの上面図である。3D集積を介して、第1の半導体基板1000および第2の半導体基板1700を集積することにより、半導体システム7000を得る。第1の1000半導体基板および第2の1700半導体基板は両方とも、少なくとも1つの接続構造体2200を含む。接続構造体2200は、前の諸実施形態によって定義したプロセスのいずれかで実現することができる。参照2211Aは、第1の半導体基板1000の拡散バリアを示し、一方、参照2211Bは、第2の半導体基板1700の拡散バリアを示す。さらに、図7Bの上面図に見られるように、第1の半導体基板1000は、1800方向および1900方向の両方に沿って、第2の半導体基板1700に関してミスアラインされる可能性がある。それら2つの方向に沿ったミスアライメント値は、それぞれM1800およびM1900である。そのような場合には、拡散バリア2211Aの寸法7810、7820、7910、7920は、以下のように選択することができる。-1800方向に沿った寸法7810は、任意の値、好ましくは少なくとも製造することができる値でもよい。-1900方向に沿った寸法7910は、任意の値、好ましくは少なくとも製造することができる値でもよい。-1800方向に沿った寸法7820は、前の諸実施形態において説明したやり方でミスアライメントM1800を訂正するように選択することができる。例えば、これは、少なくともミスアライメント値M1800に相当するように選択することができる。-1900方向に沿った寸法7920は、前の諸実施形態において説明したやり方でミスアライメントM1900を訂正するように選択することができる。例えば、これは、少なくともミスアライメント値M1900に相当するように選択することができる。代替として、または追加として、寸法7810は、寸法7820に相当するように選択することができ、代替として、または追加として、寸法7910は、寸法7920に相当するように選択することができ、その結果、設計および製造を簡単にする。代替として、または追加として、M1800がM1900より大きいと仮定すると、寸法7810、7910、7920は、寸法7820に相当するように選択することができ、その結果、設計プロセスをさらに簡単にする。上記で説明したように半導体システム7000を実現することにより、第1の半導体基板1000の導電領域2220Aおよび第2の半導体基板1700の導電領域2220Bは、少なくとも部分的に重なり合うはずであり、導電領域2220Bは、第1の半導体基板1000の導電領域2220Aおよび拡散バリア2211Aを含む領域と重なり合うだけであるはずである。そのようなやり方で、導電領域2220Bから第1の半導体基板1000の中への導電素子の拡散を防止することができる。前の諸実施形態のいくつかでは、第1の半導体基板1000だけの接続構造体を実現するためのプロセスおよびその寸法に言及してきたが、もちろん、同じ教示は、第2の半導体基板1700にも適用することができる。本発明のいくつかの実施形態では、例えば、接続構造体100、1201、1202、4200、5200、6200を含む、例えば、半導体基板1000、1700、2000E、4000E、5000D、6000Fなどの接続構造体を集積する半導体基板は、1900方向を含む表面に対して実質上平行でありかつ1800方向に対して垂直である面に沿って層構造を移動させる層移動プロセスを受けることができる。移動プロセスは、イオンよる基板の注入によって実施することができ、内部に所定の薄弱化層を形成し、基板を加熱するステップを含むことができ、その結果、イオンを注入した薄弱化層に沿って、移動するべき層を分離する。分離は、機械的動作によって実現することもできる。代替として、移動プロセスは、移動される層の過剰な材料を研磨および/またはエッチングすることにより実施することができる。移動プロセスは、接続構造体の実現の前または後に実施することができる。さらに、移動プロセスは、3D集積プロセスの前または後に実施することができる。本発明のいくつかの実施形態では、例えば、半導体基板1000、1700、2000E、4000E、5000D、6000Fなどの接続構造体を集積する半導体基板は、例えば、シリコンSiウェハ、ガリウム砒素GaAsウェハ、SOIシリコンオンインシュレータウェハ、ゲルマニウムGeウェハなど、いかなる種類の半導体ウェハでもよい。本発明は、3D集積のプロセスを受ける2つの基板の文脈で提示してきた。基板という用語は、例えば200mmまたは300mmのシリコンウェハまたはSOIウェハのような半導体ウェハに相当してもよい。基板という用語は、ダイ、すなわち、ダイシングして個々の部品にした後のウェハの1片に相当してもよい。言い換えれば、本発明の概念は、ウェハにおいて、またはダイレベルにおいて実施する3D集積に適用可能である。上記の説明では、成長させる、堆積する、実現するという用語は、相互交換可能に使用され、例えば、化学気相成長法CVD、エピタキシ法、物理気相成長法PVD、スパッタ堆積法、印刷技法のいずれかなど、半導体製造の分野で知られている技法を示す。