"フォトダイオード、及び該フォトダイオードに一端が接続された読出用スイッチを各々含むM×N個Mは2以上の偶数、Nは2以上の整数の画素がM行N列に2次元配列されて成る受光部と、各行毎に配設され、対応する行の前記画素に含まれる前記読出用スイッチの制御端子に接続されたM本の行選択用配線と、前記読出用スイッチの開閉を制御する為の行選択制御信号を前記M本の行選択用配線に提供する垂直シフトレジスタ部とを備え、前記垂直シフトレジスタ部は、多結晶シリコンを含む半導体材料によって構成され、二本の前記行選択用配線毎に配置されたM/2個のシフトレジスタ回路を有するシフトレジスタアレイと、前記M本の行選択用配線のそれぞれに前記行選択制御信号を出力するM個の論理回路と、前記二本の行選択用配線の一方に接続されたM/2個の前記論理回路の一の入力端に、前記一方の行選択用配線を選択する為の第1ビニング制御信号を提供する第1ビニング選択用配線と、前記二本の行選択用配線の他方に接続されたM/2個の前記論理回路の一の入力端に、前記他方の行選択用配線を選択する為の第2ビニング制御信号を提供する第2ビニング選択用配線とを有し、前記M個の論理回路それぞれの他の入力端には、当該論理回路が接続された前記行選択用配線に対応する前記シフトレジスタ回路の出力端が接続されており、前記M個の論理回路は、前記第1ビニング制御信号又は前記第2ビニング制御信号と、前記シフトレジスタ回路からの出力信号とが共に有意値であるときに、前記読出用スイッチを閉じるように前記行選択制御信号を出力し、前記垂直シフトレジスタ部は、前記第1ビニング制御信号及び前記第2ビニング制御信号が有意値となるタイミングを制御することにより、前記二本の行選択用配線を逐次選択する通常動作モードと、前記二本の行選択用配線を同時に選択するビニング動作モードとを有することを特徴とする、固体撮像装置。前記M本の行選択用配線の各々が、第1列から第N列にわたって延びる単一の配線によって構成されており、前記M本の行選択用配線の一端に前記行選択制御信号を提供する第1の前記垂直シフトレジスタ部と、前記M本の行選択用配線の他端に前記行選択制御信号を提供する第2の前記垂直シフトレジスタ部とを備えることを特徴とする、請求項1に記載の固体撮像装置。前記M本の行選択用配線が、前記N列のうち第1列ないし第Na列Naは2以上N-1以下の整数の前記画素に含まれる前記読出用スイッチの制御端子に接続された第1の部分と、前記N列のうち第Na1列ないし第N列の前記画素に含まれる前記読出用スイッチの制御端子に接続された第2の部分とを有し、前記M本の行選択用配線の前記第1の部分に前記行選択制御信号を提供する第1の前記垂直シフトレジスタ部と、前記M本の行選択用配線の前記第2の部分に前記行選択制御信号を提供する第2の前記垂直シフトレジスタ部とを備えることを特徴とする、請求項1に記載の固体撮像装置。近年、例えば医療用途歯科のX線撮影などに用いられる2次元フラットパネルイメージセンサといった固体撮像素子には、より広い受光面が求められている。しかし、従前の固体撮像素子のように単結晶シリコンウェハ上に受光部フォトダイオードアレイを作製したのでは、最大のものでも直径12インチという単結晶シリコンウェハの大きさに起因して、固体撮像素子の受光面の広さが制限されてしまう。そこで、本発明者は、例えばガラス基板といった絶縁基板上に多結晶シリコンを成膜し、この多結晶シリコンの表面にフォトダイオードや他のトランジスタ等の電子部品を形成する技術を研究している。固体撮像素子をこのような構造とすることにより、単結晶シリコンウェハを用いて形成される従来の固体撮像素子と比較して受光面を格段に広くすることが可能となる。一方、固体撮像素子には、隣接する複数の画素のデータをまとめて出力する、いわゆるビニング動作が望まれる場合がある。例えば、固体撮像素子が医療用途に用いられる場合、ビニング動作を行うことによって、観察したい領域の素早い特定や、動画による観察などが可能となる。なお、ビニング方式には、隣接する複数の画素からの電荷をまとめて読み出す方式や、通常の動作によって各画素のディジタルデータを生成したのち、隣接する複数の画素のディジタルデータを加算して出力する方式等がある。このうち、複数の画素からの電荷をまとめて読み出す方式は、複数の画素のディジタルデータを加算して出力する方式と比較して、フレームレートをより速くすることができるので好ましい。しかしながら、隣接する複数の画素からの電荷をまとめて読み出す場合、通常の動作に使用される垂直シフトレジスタに対して、垂直ビニング動作に対応させる為の回路を付加すると、垂直シフトレジスタが大型化してしまう。特に、絶縁基板上に成膜された多結晶シリコンの表面に垂直シフトレジスタを形成する場合、単結晶シリコンウェハ上に形成する際のような微細プロセスを用いることが難しく、集積度を比較的低くせざるを得ない。したがって、上述したような垂直ビニング用の回路の付加によって、垂直シフトレジスタの大型化が更に顕著となってしまう。そこで、本発明は、小さな垂直シフトレジスタによって垂直ビニング動作を実現できる固体撮像装置を提供することを目的とする。上述した課題を解決するために、本発明による固体撮像装置は、フォトダイオード、及び該フォトダイオードに一端が接続された読出用スイッチを各々含むM×N個Mは2以上の偶数、Nは2以上の整数の画素がM行N列に2次元配列されて成る受光部と、各行毎に配設され、対応する行の画素に含まれる読出用スイッチの制御端子に接続されたM本の行選択用配線と、読出用スイッチの開閉を制御する為の行選択制御信号をM本の行選択用配線に提供する垂直シフトレジスタ部とを備え、垂直シフトレジスタ部は、多結晶シリコンを含む半導体材料によって構成され、二本の行選択用配線毎に配置されたM/2個のシフトレジスタ回路を有するシフトレジスタアレイと、M本の行選択用配線のそれぞれに行選択制御信号を出力するM個の論理回路と、二本の行選択用配線の一方に接続されたM/2個の論理回路の一の入力端に、一方の行選択用配線を選択する為の第1ビニング制御信号を提供する第1ビニング選択用配線と、二本の行選択用配線の他方に接続されたM/2個の論理回路の一の入力端に、他方の行選択用配線を選択する為の第2ビニング制御信号を提供する第2ビニング選択用配線とを有し、M個の論理回路それぞれの他の入力端には、当該論理回路が接続された行選択用配線に対応するシフトレジスタ回路の出力端が接続されており、M個の論理回路は、第1ビニング制御信号又は第2ビニング制御信号と、シフトレジスタ回路からの出力信号とが共に有意値であるときに、読出用スイッチを閉じるように行選択制御信号を出力し、垂直シフトレジスタ部は、第1ビニング制御信号及び第2ビニング制御信号が有意値となるタイミングを制御することにより、二本の行選択用配線を逐次選択する通常動作モードと、二本の行選択用配線を同時に選択するビニング動作モードとを有することを特徴とする。この固体撮像装置は、例えば次のように動作することができる。まず、通常動作モードでは、最初の二本の行選択用配線の一方に接続された論理回路の一方の入力端に、第1ビニング制御信号の有意値が提供される。同時に、この論理回路の他方の入力端には、初段のシフトレジスタ回路からの出力信号の有意値が提供される。これにより、当該論理回路から出力される行選択制御信号によって第1行の各画素の読出用スイッチが閉じるので、第1行の各画素のフォトダイオードから電荷が出力される。次に、初段のシフトレジスタ回路からの出力信号の有意値が維持されつつ、最初の二本の行選択用配線の他方に接続された論理回路の一方の入力端に、第2ビニング制御信号の有意値が提供される。これにより、当該論理回路から出力される行選択制御信号によって第2行の各画素の読出用スイッチが閉じるので、第2行の各画素のフォトダイオードから電荷が出力される。その後、次の二本の行選択用配線についても同様の動作が行われ、以降、第M行まで同様の動作が行われる。また、ビニング動作モードでは、最初の二本の行選択用配線の一方に接続された論理回路の一方の入力端に、第1ビニング制御信号の有意値が提供される。同時に、この二本の行選択用配線の他方に接続された論理回路の一方の入力端に、第2ビニング制御信号の有意値が提供される。また、これらと同時に、これらの論理回路の他方の入力端には、初段のシフトレジスタ回路からの出力信号の有意値が提供される。これにより、該二本の行選択用配線に接続された二つの論理回路から出力される行選択制御信号によって、第1行及び第2行の各画素の読出用スイッチが閉じるので、第1行及び第2行の各画素のフォトダイオードから電荷がまとめて出力される。このように、上述した固体撮像装置によれば、通常動作および垂直ビニング動作の双方を好適に実現できる。また、垂直シフトレジスタ部のシフトレジスタ回路が二本の行選択用配線毎に配置されているので、各行毎にシフトレジスタ回路が配置される従来の固体撮像装置と比較して、垂直シフトレジスタ部を小さくすることができる。特に、本発明の固体撮像装置のように、多結晶シリコンを含む半導体材料によってシフトレジスタ回路が構成されている場合、このような効果がより顕著となる。また、固体撮像装置は、M本の行選択用配線の各々が、第1列から第N列にわたって延びる単一の配線によって構成されており、M本の行選択用配線の一端に行選択制御信号を提供する第1の垂直シフトレジスタ部と、M本の行選択用配線の他端に行選択制御信号を提供する第2の垂直シフトレジスタ部とを備えることを特徴としてもよい。このように、垂直シフトレジスタ部が各行選択用配線の両端に設けられることによって、M本の行選択配線の何れかに断線が生じた場合であっても、動作不能となる画素の範囲を小さくし、大規模な欠陥ラインの発生を抑制することができる。また、固体撮像装置は、M本の行選択用配線が、N列のうち第1列ないし第Na列Naは2以上N-1以下の整数の画素に含まれる読出用スイッチの制御端子に接続された第1の部分と、N列のうち第Na1列ないし第N列の画素に含まれる読出用スイッチの制御端子に接続された第2の部分とを有し、M本の行選択用配線の第1の部分に行選択制御信号を提供する第1の垂直シフトレジスタ部と、M本の行選択用配線の第2の部分に行選択制御信号を提供する第2の垂直シフトレジスタ部とを備えることを特徴としてもよい。これにより、大面積の受光部に提供される行選択制御信号の遅延を抑えることができる。本発明による固体撮像装置によれば、小さな垂直シフトレジスタによって垂直ビニング動作を実現できる。以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本実施形態に係る固体撮像装置は、例えば医療用X線撮像システムに用いられ、特に歯科医療におけるパノラマ撮影、セファロ撮影、CT撮影といった撮像モードによって、被検者の顎部のX線像を撮像するシステムに用いられる。このため、本実施形態の固体撮像装置は、大面積のガラス基板上に多結晶シリコンが堆積されて成る薄膜トランジスタや、アモルファスシリコンが堆積されて成るフォトダイオードを備えており、単結晶シリコンウェハから作製される従来の固体撮像装置と比較して、格段に広い受光面積を有する。図1~図3は、本実施形態における固体撮像装置1の構成を示す図である。図1は固体撮像装置1を示す平面図であり、図2は固体撮像装置1の一部を拡大した平面図である。さらに、図3は、図2のI-I線に沿った断面を示す側断面図である。なお、図1~図3には、理解を容易にするためXYZ直交座標系を併せて示している。図1に示されるように、固体撮像装置1は、ガラス基板7と、ガラス基板7の主面上に作製された受光部10と、垂直シフトレジスタ部40a第1の垂直シフトレジスタ部と、垂直シフトレジスタ部40b第2の垂直シフトレジスタ部とを備えている。また、固体撮像装置1は、ガラス基板7の外部に配置された信号接続部20を備えている。信号接続部20は、例えば受光部10と電気的に接続された複数のC-MOS型ICチップ20aによって構成される。2つの垂直シフトレジスタ部40a及び40bは、それぞれ受光部10の両側に配置されている。なお、受光部10、垂直シフトレジスタ部40a及び40bは、それぞれ別個のガラス基板7上に設けられてもよい。また、信号接続部20は、受光部10、垂直シフトレジスタ部40a及び40bと並んでガラス基板7上に設けられてもよい。受光部10は、M×N個の画素がM行N列に2次元配列されることにより構成されている。図2に示される画素Pm,nは、第m行第n列に位置する画素である。ここで、mは1以上M以下の各整数であり、nは1以上N以下の各整数である。M,Nは2以上の偶数である。なお、図2において、列方向はX軸方向と一致し、行方向はY軸方向と一致する。受光部10に含まれる複数の画素P1,1~PM,Nそれぞれは、フォトダイオードPDおよび読出用スイッチSW1を備えている。読出用スイッチSW1の一端一方の電流端子は、フォトダイオードPDに接続されている。また、読出用スイッチSW1の他端他方の電流端子は、対応する読出用配線例えば画素Pm,nの場合、第n列読出用配線LO,nに接続されている。読出用スイッチSW1の制御端子は、対応する行選択用配線例えば画素Pm,nの場合、第m行選択用配線LV,mに接続されている。図3に示されるように、ガラス基板7上の全面には、シリコン膜3が設けられている。そして、フォトダイオードPD、読出用スイッチSW1、および第n列読出用配線LO,nは、このシリコン膜3の表面に形成されている。フォトダイオードPD、読出用スイッチSW1、及び第n列読出用配線LO,nは絶縁層5によって覆われており、絶縁層5の上にはシンチレータ4がガラス基板7の全面を覆うように設けられている。フォトダイオードPDは、例えば、アモルファスシリコンを含んで構成されている。本実施形態のフォトダイオードPDは、n型多結晶シリコンからなるn型半導体層21と、n型半導体層21上に設けられたi型アモルファスシリコンからなるi型半導体層22と、i型半導体層22上に設けられたp型アモルファスシリコンからなるp型半導体層23とを有する。また、読出用スイッチSW1は、多結晶シリコンにより形成されたFETであり、チャネル領域11と、チャネル領域11の一方の側面に沿って配置されたソース領域12と、チャネル領域11の他方の側面に沿って配置されたドレイン領域13と、チャネル領域11上に形成されたゲート絶縁膜14及びゲート電極15とを有する。第n列読出用配線LO,nは、金属から成る。シンチレータ4は、入射したX線に応じてシンチレーション光を発生してX線像を光像へと変換し、この光像を受光部10へ出力する。読出用スイッチSW1を構成する多結晶シリコンは、低温多結晶シリコンであると尚よい。低温多結晶シリコンは100~600°Cのプロセス温度で形成される多結晶シリコンである。100~600°Cのプロセス温度の範囲は、無アルカリガラスを基板として使える温度範囲であることから、ガラス基板上に大面積の受光部10を製造することが可能となる。無アルカリガラスは例えば0.3~1.2mmの厚さを有する板状ガラスであり、いわゆるサブストレート用ガラスとして用いられるものである。この無アルカリガラスは、アルカリ分を殆ど含まず、低膨張率、高耐熱性を有し、安定した特性を有している。また、低温多結晶シリコン系デバイスの移動度は10~600cm2/Vsであり、アモルファスシリコンの移動度0.3~1.0cm2/Vsよりも大きくすることができる。すなわち、オン抵抗を低くすることが可能である。図3に示されるような画素Pm,nは、例えば、次のような工程によって製造される。まず、ガラス基板7上にアモルファスシリコンを製膜する。製膜方法としては、例えばプラズマCVDが好適である。次に、エキシマレーザアニールによりレーザビームをアモルファスシリコン膜に順次照射してアモルファスシリコン膜の全面を多結晶シリコン化する。こうして、シリコン膜3が形成される。続いて、多結晶シリコン層であるシリコン膜3の一部の領域上に、ゲート絶縁膜14としてのSiO2膜を形成したのち、その上にゲート電極15を形成する。続いて、ソース領域12およびドレイン領域13となるべき領域にイオンを注入する。その後、シリコン膜3のパターニングを実施し、露光およびエッチングを繰り返し実施して、他の電極やコンタクトホール等を形成する。また、シリコン膜3における画素Pm,nとなるべき領域にイオンを注入してn型としたのち、その上に、i型およびp型のアモルファスシリコン層すなわちi型半導体層22及びp型半導体層23を順に積層してPIN型フォトダイオードPDを形成する。その後、絶縁層5となるパシベーション膜を形成する。図1に示される信号接続部20は、受光部10の各画素P1,1~PM,Nから出力された電荷の量に応じた電圧値を保持し、その保持した電圧値を各行毎に逐次的に出力する。本実施形態の信号接続部20は、通常動作モード及びビニング動作モードを有する。通常動作モードでは、各行の画素Pから送られた電荷を一行分ずつ電圧値に変換し、これらの電圧値を順次出力する。また、ビニング動作モードでは、各行の画素Pから送られた電荷を二行分ずつ電圧値に変換し、これらの電圧値を順次出力する。続いて、本実施形態に係る固体撮像装置1の詳細な構成について説明する。図4は、固体撮像装置1の内部構成を示す図である。前述したように、受光部10は、M×N個の画素P1,1~PM,NがM行N列に2次元配列されて成る。M本の行選択用配線LV,1~LV,Mの各々は、第1列から第N列にわたって延びる単一の配線によってそれぞれ構成されている。第m行のN個の画素Pm,1~Pm,Nは、第m行選択用配線LV,mを介して垂直シフトレジスタ部40a及び40bに接続されている。なお、図4に示すように、垂直シフトレジスタ部40aは第m行選択用配線LV,mの一端に接続されており、垂直シフトレジスタ部40bは第m行選択用配線LV,mの他端に接続されている。2つの垂直シフトレジスタ部40a及び40bは共に制御部6に含まれている。信号接続部20は、各列毎に設けられたN個の積分回路S1~SN及びN個の保持回路H1~HNを有している。積分回路S1~SN及び保持回路H1~HNは、各列毎に互いに直列に接続されている。各積分回路S1~SNは共通の構成を有している。また、各保持回路H1~HNは共通の構成を有している。また、本実施形態では、N/2個の水平ビニング切替スイッチSW4が2列毎に設けられている。奇数列のそれぞれに含まれるM個の画素P1,n~PM,nそれぞれの出力端は、第n列読出用配線LO,nを介して、信号接続部20の積分回路Snの入力端に接続されている。また、偶数列のそれぞれに含まれるM個の画素P1,n~PM,nそれぞれの出力端は、水平ビニング切替スイッチSW4の入力端に接続されている。水平ビニング切替スイッチSW4は2つの出力端を有しており、一方の出力端は当該偶数列の積分回路Snに接続されており、他方の出力端は隣接する奇数列の積分回路Sn-1に接続されている。N/2個の水平ビニング切替スイッチSW4の制御端子は、共通のビニング切替配線LBを介して制御部6に接続されている。積分回路S1~SNは、列読出用配線LO,1~LO,Nに接続された入力端をそれぞれ有し、この入力端に入力された電荷を蓄積して、その蓄積電荷量に応じた電圧値を出力端から保持回路H1~HNへ出力する。積分回路S1~SNは、共通のリセット用配線LRを介して制御部6に接続されている。保持回路H1~HNは、積分回路S1~SNの出力端に接続された入力端をそれぞれ有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線Loutへ出力する。保持回路H1~HNは、共通の保持用配線LHを介して制御部6に接続されている。また、保持回路H1~HNそれぞれは、第1列選択用配線LS,1~第N列選択用配線LS,Nそれぞれを介して制御部6の水平シフトレジスタ部41に接続されている。制御部6の垂直シフトレジスタ部40a及び40bは、第m行選択制御信号Vselmを第m行選択用配線LV,mに出力して、第m行のN個の画素Pm,1~Pm,Nそれぞれにこの第m行選択制御信号Vselmを提供する。垂直シフトレジスタ部40a及び40bのそれぞれにおいて、M個の行選択制御信号Vsel1~VselMは順次に有意値とされる。また、制御部6の水平シフトレジスタ部41は、列選択制御信号Hshift1~HshiftNを列選択用配線LS,1~LS,Nへ出力して、これらの列選択制御信号Hshift1~HshiftNを保持回路H1~HNに与える。列選択制御信号Hshift1~HshiftNも順次に有意値とされる。また、制御部6は、リセット制御信号Resetをリセット用配線LRへ出力して、このリセット制御信号ResetをN個の積分回路S1~SNそれぞれに与える。制御部6は、保持制御信号Holdを保持用配線LHへ出力して、この保持制御信号HoldをN個の保持回路H1~HNそれぞれに与える。制御部6は、水平ビニング制御信号Hbinをビニング切替配線LBへ出力して、この水平ビニング制御信号HbinをN/2個の水平ビニング切替スイッチSW4それぞれに与える。図5は、垂直シフトレジスタ部40a,40bの構成を示す回路図である。図5に示されるように、本実施形態の垂直シフトレジスタ部40a,40bは、シフトレジスタアレイ42と、M個の論理回路LO1~LOMと、第1ビニング選択用配線45と、第2ビニング選択用配線46とを有している。シフトレジスタアレイ42は、M/2個のシフトレジスタ回路43が直列に接続されることによって構成されている。これらのシフトレジスタ回路43は、M本の行選択用配線LV,1~LV,Mに対し、2本の行選択用配線毎に一つずつ配置されている。図5では、2本の行選択用配線LV,1及びLV,2に対応して一つのシフトレジスタ回路43が配置され、2本の行選択用配線LV,M-1及びLV,Mに対応して一つのシフトレジスタ回路43が配置されている。シフトレジスタ回路43は、図3に示された読出用スイッチSW1と同様の構造を有する、多結晶シリコンを含む半導体材料によって構成された複数のFETによって構成されている。各シフトレジスタ回路43にはクロック配線LCが接続されており、一定周期のクロック信号Vclockがクロック配線LCから各シフトレジスタ回路43に提供される。第1ビニング選択用配線45は、各画素P1,1~PM,Nから電荷を読み出す際に、各シフトレジスタ回路43に接続された各2本の行選択用配線のうち一方の行選択用配線LV,1、LV,3、LV,M-1を選択する為の第1ビニング制御信号Vbin1を提供する。第2ビニング選択用配線46は、各画素P1,1~PM,Nから電荷を読み出す際に、各シフトレジスタ回路43に接続された各2本の行選択用配線のうち他方の行選択用配線LV,2、LV,4、LV,Mを選択する為の第2ビニング制御信号Vbin2を提供する。垂直シフトレジスタ部40a及び40bは、第1ビニング制御信号Vbin1及び第2ビニング制御信号Vbin2のタイミングを制御することによって、2本の行選択用配線を逐次選択する通常動作モードと、2本の行選択用配線を同時に選択するビニング動作モードとを実現する。すなわち、通常動作モードでは、第1ビニング制御信号Vbin1及び第2ビニング制御信号Vbin2が逐次的に有意値とされる。また、ビニング動作モードでは、第1ビニング制御信号Vbin1及び第2ビニング制御信号Vbin2が同時に有意値とされる。M個の論理回路LO1~LOMは、M本の行選択用配線LV,1~LV,Mに対して一対一で対応している。各論理回路LO1~LOMそれぞれの出力端は、各行毎に設けられたバッファ44を介して、行選択用配線LV,1~LV,Mそれぞれに接続されている。また、各論理回路LO1~LOMの一方の入力端は、第1ビニング選択用配線45及び第2ビニング選択用配線46に交互に接続されている。すなわち、一つのシフトレジスタ回路43に対応する2本の行選択用配線LV,m及びLV,m1のうち一方の行選択用配線LV,mに接続された論理回路LOmの一方の入力端には、第1ビニング選択用配線45が接続されている。また、他方の行選択用配線LV,m1に接続された論理回路LOm1の一方の入力端には、第2ビニング選択用配線46が接続されている。このように、各シフトレジスタ回路43に対応する各2本の行選択用配線の一方に接続されたM/2個の論理回路LO1,LO3,,LOM-1の一方の入力端には第1ビニング選択用配線45が接続されており、他方に接続された残りのM/2個の論理回路LO2,LO4,,LOMの一方の入力端には第2ビニング選択用配線46が接続されている。論理回路LO1~LOMそれぞれの他方の入力端には、当該論理回路が接続された行選択用配線に対応して設けられたシフトレジスタ回路43の出力端が接続されている。具体的には、図5に示されるように、論理回路LO1及びLO2の他方の入力端には、行選択用配線LV,1及びLV,2に対応して設けられたシフトレジスタ回路43の出力端が接続されている。また、論理回路LOM-1及びLOMの他方の入力端には、行選択用配線LV,M-1及びLV,Mに対応して設けられたシフトレジスタ回路43の出力端が接続されている。M個の論理回路LO1~LOMのそれぞれは、第1ビニング制御信号Vbin1又は第2ビニング制御信号Vbin2と、当該論理回路に対応するシフトレジスタ回路43からの出力信号とが共に有意値であるときに、読出用スイッチSW1を閉じるように行選択制御信号Vsel1~Vselmそれぞれを出力する。例えば、第1ビニング制御信号Vbin1及び第2ビニング制御信号Vbin2の有意値がローレベルであり、シフトレジスタ回路43からの出力信号の有意値がローレベルである場合には、M個の論理回路LO1~LOMは、第1ビニング制御信号Vbin1又は第2ビニング制御信号Vbin2と、シフトレジスタ回路43からの出力信号との否定論理和NORを出力する。なお、図5ではNOR回路を表す記号でもって論理回路LO1~LOMが図示されているが、論理回路LO1~LOMは他の種々の論理回路の組み合わせによって構成されてもよい。図6は、固体撮像装置1の画素Pm,n及びPm,n1、積分回路Sn及びSn1、並びに保持回路Hn及びHn1それぞれの回路構成を示す図である。ここでは、M×N個の画素P1,1~PM,Nを代表して画素Pm,n及びPm,n1の回路図を示し、N個の積分回路S1~SNを代表して積分回路Sn及びSn1の回路図を示し、また、N個の保持回路H1~HNを代表して保持回路Hn及びHn1の回路図を示す。すなわち、第m行第n列の画素Pm,nおよび第n列読出用配線LO,nに関連する回路部分、並びに、第m行第n1列の画素Pm,n1および第n1列読出用配線LO,n1に関連する回路部分を示す。画素Pm,n及びPm,n1は、フォトダイオードPDおよび読出用スイッチSW1を含む。フォトダイオードPDのアノード端子は接地され、カソード端子は、読出用スイッチSW1を介して対応する読出用配線LO,n及びLO,n1のそれぞれと接続されている。フォトダイオードPDは、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。読出用スイッチSW1には、垂直シフトレジスタ部40a又は40bから第m行選択用配線LV,mを介して第m行選択制御信号Vselmが与えられる。第m行選択制御信号Vselmは、受光部10における第m行のN個の画素Pm,1~Pm,Nそれぞれの読出用スイッチSW1の開閉動作を指示する。これらの画素Pm,n及びPm,n1では、第m行選択制御信号Vselmが非有意値例えばローレベルであるときに、読出用スイッチSW1が開く。このとき、フォトダイオードPDで発生した電荷は、列読出用配線LO,n及びLO,n1のそれぞれへ出力されることなく接合容量部に蓄積される。一方、第m行選択制御信号Vselmが有意値例えばハイレベルであるときに、読出用スイッチSW1が閉じる。このとき、それまでフォトダイオードPDで発生して接合容量部に蓄積されていた電荷は、読出用スイッチSW1を経て、読出用配線LO,n及びLO,n1のそれぞれへ出力される。図6に示す回路では、2本の読出用配線LO,n及びLO,n1のうち一方の読出用配線LO,n1に水平ビニング切替スイッチSW4が接続されている。水平ビニング切替スイッチSW4には、制御部6から水平ビニング切替配線LBを介して水平ビニング制御信号Hbinが与えられる。水平ビニング制御信号Hbinは、N/2個の水平ビニング切替スイッチSW4の切替動作を指示する。水平ビニング切替スイッチSW4は、水平ビニング制御信号Hbinが非有意値例えばローレベルであるときに、読出用配線LO,n1と積分回路Sn1とを接続する。このとき、読出用配線LO,n1を流れる電荷は積分回路Sn1へ出力され、読出用配線LO,nを流れる電荷は積分回路Snへ出力される通常動作モード。一方、水平ビニング切替スイッチSW4は、水平ビニング制御信号Hbinが有意値例えばハイレベルであるときに、読出用配線LO,n1と積分回路Snとを接続する。このとき、読出用配線LO,n1を流れる電荷は、読出用配線LO,nを流れる電荷と共に積分回路Snへ出力されるビニング動作モード。積分回路Sn及びSn1は、アンプA2,帰還容量部である積分用容量素子C21、および放電用スイッチSW21を含む。積分用容量素子C21および放電用スイッチSW21は、互いに並列的に接続されて、アンプA2の入力端子と出力端子との間に設けられている。アンプA2の入力端子は、対応する読出用配線LO,n及びLO,n1のそれぞれと接続されている。放電用スイッチSW21には、制御部6からリセット用配線LRを介してリセット制御信号Resetが与えられる。リセット制御信号Resetは、N個の積分回路S1~SNそれぞれの放電用スイッチSW21の開閉動作を指示する。これらの積分回路Sn及びSn1では、リセット制御信号Resetが非有意値例えばハイレベルであるときに、放電用スイッチSW21が閉じて、帰還容量部積分用容量素子C21が放電され、出力電圧値が初期化される。一方、リセット制御信号Resetが有意値例えばローレベルであるときに、放電用スイッチSW21が開いて、入力端に入力された電荷が帰還容量部積分用容量素子C21に蓄積され、その蓄積電荷量に応じた電圧値が積分回路Sn及びSn1から出力される。保持回路Hn及びHn1は、入力用スイッチSW31,出力用スイッチSW32および保持用容量素子C3を含む。保持用容量素子C3の一端は接地されている。保持用容量素子C3の他端は、入力用スイッチSW31を介して、対応する積分回路Hn及びHn1の出力端に接続され、且つ、出力用スイッチSW32を介して電圧出力用配線Loutと接続されている。入力用スイッチSW31には、制御部6から保持用配線LHを介して保持制御信号Holdが与えられる。保持制御信号Holdは、N個の保持回路H1~HNそれぞれの入力用スイッチSW31の開閉動作を指示する。保持回路Hnの出力用スイッチSW32には、制御部6から第n列選択用配線LS,nを通った第n列選択制御信号Hshiftnが与えられる。同様に、保持回路Hn1の出力用スイッチSW32には、制御部6から第n1列選択用配線LS,n1を通った第n1列選択制御信号Hshiftn1が与えられる。選択制御信号Hshift1~HshiftNは、各保持回路H1~HNの出力用スイッチSW32の開閉動作を指示する。これらの保持回路Hn及びHn1では、保持制御信号Holdが例えばハイレベルからローレベルに転じると、入力用スイッチSW31が閉状態から開状態に転じて、そのときに入力端に入力されている電圧値が保持用容量素子C3に保持される。また、第n列選択制御信号Hshiftnが有意値例えばハイレベルであるときに、保持回路Hnの出力用スイッチSW32が閉じて、保持回路Hnの保持用容量素子C3に保持されている電圧値が電圧出力用配線Loutへ出力される。また、第n1列選択制御信号Hshiftn1が有意値例えばハイレベルであるときに、保持回路Hn1の出力用スイッチSW32が閉じて、保持回路Hn1の保持用容量素子C3に保持されている電圧値が電圧出力用配線Loutへ出力される。制御部6は、受光部10における第m行のN個の画素Pm,1~Pm,Nそれぞれの受光強度に応じた電圧値を出力するに際して、リセット制御信号Resetにより、N個の積分回路S1~SNそれぞれの放電用スイッチSW21を所定期間に亘り閉じた後に開くよう指示したのち、第m行選択制御信号Vselmにより、受光部10における第m行のN個の画素Pm,1~Pm,Nそれぞれの読出用スイッチSW1を所定期間に亘り閉じた後に開くよう指示する。読出用スイッチSW1が開いた後、制御部6は、保持制御信号Holdにより、N個の保持回路H1~HNそれぞれの入力用スイッチSW31を閉状態から開状態に転じるよう指示する。そして、制御部6は、列選択制御信号Hshift1~HshiftNにより、N個の保持回路H1~HNそれぞれの出力用スイッチSW32を順次に一定期間だけ閉じるよう指示する。制御部6は、以上のような制御を各行について順次に行う。このように、制御部6は、受光部10におけるM×N個の画素P1,1~PM,Nそれぞれの読出用スイッチSW1の開閉動作を制御するとともに、信号接続部20における電圧値の保持動作および出力動作を制御する。これにより、制御部6は、受光部10におけるM×N個の画素P1,1~PM,NそれぞれのフォトダイオードPDで発生した電荷の量に応じた電圧値をフレームデータとして信号接続部20から繰り返し出力させる。本実施形態に係る固体撮像装置1の動作は以下のとおりである。図7は、本実施形態に係る固体撮像装置1の通常動作を説明するタイミングチャートである。また、図8は、本実施形態に係る固体撮像装置1のビニング動作を説明するタイミングチャートである。図7及び図8には、上から順に、aフレームデータの出力を開始するタイミングを表すスタート信号、bクロック信号Vclock、c第1ビニング信号Vbin1、d第2ビニング信号Vbin2、eフレームデータの出力を終了するタイミングを表すエンド信号、f第1行選択制御信号Vsel1、g第2行選択制御信号Vsel2、h第3行選択制御信号Vsel3、i第4行選択制御信号Vsel4、j第M-1行選択制御信号VselM-1、及びk第M行選択制御信号VselMが示されている。[通常動作モード]通常動作モードにおいて、画素P1,1~PM,NのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。図7に示されるように、時刻t10前には、スタート信号、第1ビニング信号、第2ビニング信号、及びエンド信号のそれぞれは、非有意値ハイレベルとされている。また、M個の行選択制御信号Vsel1~VselMのそれぞれは、非有意値ローレベルとされている。時刻t10から時刻t11までの期間、制御部6から出力されるスタート信号が有意値ローレベルとなる。この間に、クロック信号Vclockが立ち上がると、それに応じて第1ビニング信号Vbin1が時刻t11から時刻t12までの間、有意値ローレベルとなる。また、クロック信号Vclockの立ち上がりに応じて、初段のシフトレジスタ回路43からの出力信号が有意値ローレベルとなる。これによって、論理回路LO1から第1行選択用配線LV,1に出力される第1行選択制御信号Vsel1が時刻t11から時刻t12までの期間だけ有意値ハイレベルとなり、受光部10における第1行のN個の画素P1,1~P1,Nそれぞれの読出用スイッチSW1が接続状態となる。N個の画素P1,1~P1,NそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷は、読出用スイッチSW1及び列読出用配線LO,1~LO,Nを通って積分回路S1~SNに出力され、積分用容量素子C21に蓄積される。積分回路S1~SNからは、積分用容量素子C21に蓄積された電荷量に応じた大きさの電圧が出力される。そして、制御部6から保持用配線LHへ出力される保持制御信号Holdが有意値ハイレベルとなることによって、N個の保持回路H1~HNの入力用スイッチSW31が接続状態となり、積分回路S1~SNから出力された電圧の大きさは保持回路H1~HNによって保持される。その後、水平シフトレジスタ部41から列選択用配線LS,1~LS,Nに出力される列選択制御信号Hshift1~HshiftNが順次に一定期間だけ有意値ハイレベルとなり、N個の保持回路H1~HNそれぞれの出力用スイッチSW32が順次に一定期間だけ接続状態となって、各保持回路H1~HNの保持用容量素子C3に保持されている電圧値は出力用スイッチSW32を経て電圧出力用配線Loutへ順次に出力される。続いて、クロック信号Vclockが立ち下がり、それに応じて第2ビニング信号Vbin2が時刻t12から後の時刻t13から時刻t14までの期間、有意値ローレベルとなる。また、初段のシフトレジスタ回路43からの出力信号は有意値ローレベルのまま維持されている。これによって、論理回路LO2から第2行選択用配線LV,2に出力される第2行選択制御信号Vsel2が時刻t13から時刻t14までの期間だけ有意値ハイレベルとなり、受光部10における第2行のN個の画素P2,1~P2,Nそれぞれの読出用スイッチSW1が接続状態となる。N個の画素P2,1~P2,NそれぞれのフォトダイオードPDで発生し接合容量部に蓄積された電荷は積分回路S1~SNに出力され、積分用容量素子C21に蓄積される。その後、第1行における動作と同様の動作によって、これらの電荷に応じた大きさの電圧値が電圧出力用配線Loutへ順次に出力される。通常動作モードでは、以上のような第1行及び第2行についての動作に続いて、以降、第3行から第M行まで同様の動作が行われて、1回の撮像で得られる画像を表すフレームデータが得られる。また、第M行について動作が終了すると、再び第1行から第M行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。[ビニング動作モード]ビニング動作モードにおいて、画素P1,1~PM,NのフォトダイオードPDで発生し接合容量部に蓄積された電荷の読出しは、以下のようにして行われる。図8に示されるように、時刻t20前には、スタート信号、第1ビニング信号、第2ビニング信号、及びエンド信号のそれぞれは、非有意値ハイレベルとされている。また、M個の行選択制御信号Vsel1~VselMのそれぞれは、非有意値ローレベルとされている。時刻t20から時刻t21までの期間、制御部6から出力されるスタート信号が有意値ローレベルとなる。この間に、クロック信号Vclockが立ち上がると、それに応じて第1ビニング信号Vbin1及び第2ビニング信号Vbin2が時刻t21から時刻t22までの期間、有意値ローレベルとなる。また、クロック信号Vclockの立ち上がりに応じて、初段のシフトレジスタ回路43からの出力信号が有意値ローレベルとなる。これによって、論理回路LO1から第1行選択用配線LV,1に出力される第1行選択制御信号Vsel1と、論理回路LO2から第2行選択用配線LV,2に出力される第2行選択制御信号Vsel2とが、時刻t21から時刻t22までの期間、有意値ハイレベルとなり、受光部10における第1行のN個の画素P1,1~P1,N及び第2行のN個の画素P2,1~P2,Nの読出用スイッチSW1が接続状態となる。これにより、画素P1,1~P1,N及びP2,1~P2,NのフォトダイオードPDで発生し接合容量部に蓄積された電荷は、読出用スイッチSW1を通って列読出用配線LO,1~LO,Nに出力される。また、このとき、制御部6から水平ビニング切替配線LBへ出力される水平ビニング制御信号Hbinが有意値ハイレベルとなることによって、N/2個の水平ビニング切替スイッチSW4が切り替わる。これにより、隣り合う2本の列読出用配線に出力された電荷は、共に一つの積分回路Sに出力される。例えば、列読出用配線LO,1及びLO,2に出力された電荷は、共に積分回路S1に出力される。これらの電荷は、積分回路S1,S3,,SN-1の積分用容量素子C21にそれぞれ蓄積される。積分回路S1,S3,,SN-1からは、積分用容量素子C21に蓄積された電荷量に応じた大きさの電圧が出力される。その後、保持制御信号Holdが有意値ハイレベルとなることによってN個の保持回路H1~HNの入力用スイッチSW31が接続状態となり、積分回路S1~SNから出力された電圧の大きさは保持回路H1~HNによって保持される。そして、列選択制御信号Hshift1、Hshift3、、HshiftN-1が順次に一定期間だけ有意値ハイレベルとなり、N/2個の保持回路H1,H3,,HN-1それぞれの出力用スイッチSW32が順次に一定期間だけ接続状態となって、各保持回路H1,H3,,HN-1の保持用容量素子C3に保持されている電圧値は出力用スイッチSW32を経て電圧出力用配線Loutへ順次に出力される。ビニング動作モードでは、以上のような第1行及び第2行についての動作に続いて、以降、第3行から第M行まで同様の動作が行われて、1回の撮像で得られる画像を表すフレームデータが得られる。また、第M行について動作が終了すると、再び第1行から第M行までの範囲で同様の動作が行われて、次の画像を表すフレームデータが得られる。以上に説明した、本実施形態に係る固体撮像装置1によれば、次の効果が得られる。すなわち、固体撮像装置1によれば、垂直シフトレジスタ部40a及び40bが図5に示された構成を有することによって、通常動作およびビニング動作の双方を好適に実現できる。また、垂直シフトレジスタ部40a,40bのシフトレジスタ回路43が2本の行選択用配線毎に配置されているので、各行毎にシフトレジスタ回路が配置される従来の固体撮像装置と比較して、垂直シフトレジスタ部40a,40bを小さくすることができる。特に、本実施形態の固体撮像装置1では、多結晶シリコンを含む半導体材料によってシフトレジスタ回路43が構成されているので、このような効果がより顕著となる。また、本実施形態のように、M本の行選択用配線LV,1~LV,Mの各々は、第1列から第N列にわたって延びる単一の配線によって構成されてもよい。この場合、垂直シフトレジスタ部40a及び40bそれぞれが、M本の行選択用配線LV,1~LV,Mの両端それぞれに行選択制御信号Vselを提供することが好ましい。このように、垂直シフトレジスタ部40a及び40bが各行選択用配線LV,1~LV,Mの両端に設けられることによって、M本の行選択配線LV,1~LV,Mの何れかに断線が生じた場合であっても、動作不能となる画素の範囲を小さくし、大規模な欠陥ラインの発生を抑制することができる。変形例続いて、上記実施形態の一変形例について説明する。図9は、本変形例における固体撮像装置の内部構成を示す図である。本変形例と上記実施形態とが構成上互いに異なる点は、行選択用配線の形態である。本変形例では、M本の行選択用配線LV,1~LV,Mのそれぞれが、画素Pm,1からPm,Na但しNaは2以上N-1以下の整数にわたって延びる第1の部分と、画素Pm,Na1からPm,Nにわたって延びる第2の部分とを有しており、これらの部分は電気的に互いに分離されている。そして、第m行のN個の画素Pm,1~Pm,Nの一部画素Pm,1~Pm,Naは、第m行選択用配線LV,mの第1の部分を介して一方の垂直シフトレジスタ部40aに接続されている。また、第m行のN個の画素Pm,1~Pm,Nの他の部分画素Pm,Na1~Pm,Nは、第m行選択用配線LV,mの第2の部分を介して他方の垂直シフトレジスタ部40bに接続されている。なお、図9において、2つの垂直シフトレジスタ部40a及び40bは共に制御部6に含まれている。制御部6の垂直シフトレジスタ部40aは、第m行選択制御信号Vselmを第m行選択用配線LV,mに出力して、第m行のNa個の画素Pm,1~Pm,Naそれぞれにこの第m行選択制御信号Vselmを提供する。同様に、垂直シフトレジスタ部40bは、第m行選択制御信号Vselmを第m行選択用配線LV,mに出力して、第m行のN-Na個の画素Pm,Na1~Pm,Nそれぞれにこの第m行選択制御信号Vselmを提供する。垂直シフトレジスタ部40a及び40bのそれぞれにおいて、M個の行選択制御信号Vsel1~VselMは順次に有意値とされる。本変形例の構成によれば、大面積の受光部10に提供される行選択制御信号Vsel1~VselMの遅延を効果的に抑えることができる。本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではガラス基板上に多結晶シリコンやアモルファスシリコンが成膜されて成る固体撮像装置に本発明を適用した例を示したが、本発明は、このような構成に限られず、例えば単結晶シリコン基板上に作製される固体撮像素子に対しても適用可能である。"