ビットライン21~23と、書込みワードライン31~33と、読取りワードライン41~43と、前記ビットライン21~23、前記書込みワードライン31~33、及び前記読取りワードライン41~43を介して相互接続された複数個のメモリビットセル51~53とを含み、前記メモリビットセル51~53の各々は誘電性トンネル障壁素子81~83によって離隔された固定強磁性層素子61~63及び自由強磁性層素子71~73を有し、前記書込みワードライン31~33の各々及びそれぞれの数の前記自由強磁性層素子71~73は単一の連続的強磁性ライン91~93として形成される、磁気ランダムアクセスメモリMRAM装置10。誘電性層素子101~103を更に含み、前記誘電性層素子101~103の各々は、容量性素子を形成するように前記ビットライン21~23のそれぞれの1つ及び前記連続的強磁性ライン91~93の間に配列される、請求項1に記載のMRAM装置。前記容量性素子は、書込みオペレーションにおいては絶縁体を形成するように構成される、請求項2に記載のMRAM装置。前記容量性素子は、読取りオペレーションにおいては導電体を形成するように構成される、請求項2又は3に記載のMRAM装置。前記容量性素子は、書込みオペレーションにおいては絶縁体を形成するように及び読取りオペレーションにおいては導電体を形成するように構成される、請求項2に記載のMRAM装置。前記メモリビットセル51~53は、前記書込みワードラインのそれぞれの1つ31の下に配列され、前記書込みワードラインのそれぞれの1つ31及び前記メモリビットセル51~53の前記自由強磁性層素子71~73は単一の連続的強磁性ラインとして形成される、請求項1乃至5の1つに記載のMRAM装置。前記メモリビットセル51~53は、行及び列を有するマトリクスとして配列され、1つの行に配列されたメモリビットセル51~53は1つの書込みワードライン31に接続され、前記1つの書込みワードライン31及び前記1つの行の前記メモリビットセル51~53の前記自由強磁性層素子71~73は単一の連続的強磁性ライン91として形成される、請求項1乃至6の1つに記載のMRAM装置。前記それぞれのメモリビットセル51~53の前記それぞれの自由強磁性層素子71~73は前記連続的強磁性ライン91の一部分として形成され、前記一部分は前記連続的強磁性ライン91及び前記それぞれのビットライン21~23の交差領域に配列される、請求項1乃至7の1つに記載のMRAM装置。前記読取りワードライン41~43の各々は、前記連続的強磁性ライン91~93のそれぞれの1つに対して平行に配列され、読取りオペレーション及び書込みオペレーションに対して2次元選択方式が適用可能であるように構成される、請求項1乃至8の1つに記載のMRAM装置。前記メモリビットセルは、メモリビットセルの複数個の2次元マトリクスを有し、前記2次元マトリクスが相互にスタックされて3次元配列に配置される、請求項1乃至9の1つに記載のMRAM装置。前記固定強磁性層素子61~63及び自由強磁性層素子71~73はそれぞれ強磁性材、特に、NiFe、CoFe、又はCoFeBを含む強磁性材によって形成される、請求項1乃至10の1つに記載のMRAM装置。前記自由強磁性層素子71~73は、外部磁界及び温度の印加のような事前定義された励起の際に修正可能であるように構成される、請求項1乃至11の1つに記載のMRAM装置。前記連続的強磁性ライン91及び前記それぞれのビットライン21~23のそれぞれの交差領域付近に磁壁ピン留めサイトが設けられる、請求項1乃至11の1つに記載のMRAM装置。前記磁壁ピン留めサイト130の各々の形状は、湾曲形又は多角形として具体化され、前記磁壁ピン留めサイト130の各々のサイズは、望ましくは、前記連続的強磁性ライン91の形状及び/又は材料に依存して構成される、請求項13に記載のMRAM装置。磁気ランダムアクセスメモリMRAM装置を製造する方法であって、読取りワードライン、書込みワードライン、及びビットラインを設けるステップ701と、複数個のメモリビットセルを設けるステップ702であって、前記メモリビットセルの各々は誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有するように設けられ、前記書込みワードラインの各々及びそれぞれの数の前記自由強磁性層素子は単一の連続的強磁性ラインとして形成される、ステップ702と、前記読取りワードライン、前記書込みワードライン、及び前記ビットラインを介して前記メモリビットセルを相互接続するステップ703と、を含む、方法。本発明の目的は、従来技術の欠点を克服した磁気ランダムアクセスメモリMRAM装置を提供することにある。MRAMは、読取りワードラインと、書込みワードラインと、ビットラインと、それらの読取りワードライン、書込みワードライン、及びビットラインを介して相互接続された複数個のメモリビットセルとを含み、メモリビットセルの各々は、誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有する。書込みワードラインの各々及びそれぞれの数の自由強磁性層素子は、単一の連続的強磁性ラインとして形成される。本発明の別の態様によれば、MRAM装置を製造するための方法が提供される。その方法は、読取りワードライン、書込みワードライン、及びビットラインを設けるステップと、複数個のメモリビットセルを設けるステップであって、前記メモリビットセルの各々は、誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有するように設けられ、前記書込みワードラインの各々及びそれぞれの数の自由強磁性層素子は単一の連続的強磁性ラインとして形成される、ステップと、前記読取りワードライン、前記書込みワードライン、及び前記ビットラインを介して前記メモリビットセルを相互接続するステップと、を含む。或る実施態様では、MRAM装置は、その装置がレーストラックメモリ及び古典的MRAMの間の混合体であるので、ハイブリッドMRAMHMRAM装置と呼ばれることもある。従って、或る実施態様によれば、本HMRAMは、ビットセルスイッチを使用せずに単一セル選択性及び高いパッキング密度を同時に達成するのに適している。更に、或る実施態様によれば、本HMRAMセルは、40F2より大きい従来のMRAMセルと比較して、4F2の曲線因子fillfactorを達成し得る前記非特許文献1及び2参照。更に、或る実施態様によれば、それぞれの一般的なセル選択スイッチの排除は、HMRAM装置の製作を単純化し得るし、ウェイバwaver全体にわたってトンネル障壁の均一性を改善し、それにより、メモリビットセルを抵抗値のビットセル変動まで減少させ得る。更に、或る実施態様では、自由層における準安定磁化状態が回避され、従って、それぞれのHMRAMビットセルのメモリセルの形状及び磁性層構造を著しく単純化し得る。更に、所謂、ハーフセレクト問題が複雑なアーキテクチャなしで解決され得る。例えば、ハーフセレクト問題は前記非特許文献6に開示されている。或る実施態様によれば、二次元書込み選択方式がそれぞれのメモリビットセルの状態を読取るために使用され得る。とりわけ、この機能を達成するために、本HMRAMでは、書込みワードラインおよび自由層が前記1つの連続的な強磁性ラインに組み合わされる。この点に関して、MTJにおける自由層素子はビットラインと強磁性書込みワードラインとの交差領域によって定義され得る。更に、或る実施態様では、セル選択スイッチが、書込みワードラインに対して平行に配列される読取りワードラインによって置換され得る。従って、或る実施態様によれば、このメモリビットセル構成を用いると、二次元選択方式が読取りオペレーション及び書込みオペレーションの両方に対して使用され得る。或る実施態様によれば、CMOSテクノロジによってカバーされるチップ領域の減少のために、詳しく云えば、例えば、前記非特許文献3に記載されているように、CMOSコンポーネントにおける単純なラッチアップ事象は放射線環境における装置故障の主要な原因であるので、MRAM装置の放射線耐性の改良が存在する。本HMRAMビットセルは、強磁性体の単一の連続的小片を形成するように書込みワードラインに組み合わされる自由層素子設計の際の一般的なMRAMビットセルとは異なり得る。形状異方性のために、書込みワードラインにおける磁化は、書込みワードラインの軸に対して平行であり、セルの下部の強磁性部分における固定磁化に対して平行又は逆平行であってもよい。例えば、書込みワードラインが並行方向に起動される場合、その結果生じるトンネル磁気抵抗は低い。高い抵抗状態に切り換えるために、ビットラインの下の磁化は、ビットライン内を流れる電流パルスによって生成される磁界と整列するように180度だけ回転しなければならないことがある。単一セルの選択性を得るために、電流パルスによって引き起こされた磁界は、ビットラインの下の磁化を回転させるに十分ではないこともある。書込みワードライン内を流れる第2の電流パルスは電力消費によって強磁性体を加熱することもある。従って、磁化を得るための閾値磁界が低下することもある。磁化が磁界と整列するように書込みワードライン及びビットラインの交差領域にあるメモリビットセルだけが高温と磁界の結合効果を受けることがある。直交するワードライン及びビットラインによって生成された2つの磁界のベクトル和によって、磁界の切り換えが得られる。本方式は、従来の書込み方式と比べて、切り替る磁界が広がることが不可避であるために同じライン上のセルが切り替わり易いという上記のハーフセレクト問題を回避し得る。磁化は回転するので、2つの磁壁はビットラインの端部で一体化nucleateされ、ピン留めされる。磁壁は、書込みワードラインの締め付けconstrictionの際にピン留めされ得る。本HMRAM装置の形状は、十分なピン留め電位が磁壁に与えられるような形状であってもよいが、磁壁は逆磁界においても再びピン留めを外し得るような形状でもあってもよい。或る実施態様では、2つのビットラインの間の最小距離が磁壁幅の少なくとも二倍になるように与えられ得る。パーマロイのような軟磁性材では、平衡磁壁幅は数100nmくらいの大きさになり得るが、前記非特許文献5を参照すると、拘束された磁壁は、その締め付けの幾何学的な幅に関する独特の猶予幅を持ち得る。更に、高抵抗性状態から低抵抗性状態への推移は、ビットライン内を流れる電流パルスが逆極性を持ち得ることを除けば、同様の方法で達成され得る。或る実施例では、MRAMは、更に、誘電層素子を持ち得るし、その誘電層素子の各々は、容量性素子を形成するためにビットライン及び連続的な強磁性ラインのそれぞれの線の間に配列される。更なる実施例では、前記容量性素子は、書込みオペレーションにおいて絶縁体を形成するように構成され得る。従って、その容量性素子は、書込みオペレーションにおいて絶縁体を形成し得るので、都合がよいことに、書込みオペレーションではビットラインと書込みワードラインとの間で電流は流れ得ない。更なる実施例では、前記容量性素子は、読取りオペレーションにおいて導電体を形成するように構成され得る。容量性素子は読取りオペレーションにおいて導電体を形成し得るので、ビットラインからワード書込みライン及び選択されたメモリビットセルを介して読取りワードラインに電流が流れ得る。従って、その選択されたメモリセルは読取られ得る。更なる実施例では、前記容量性素子は、書込みオペレーションでは絶縁体を形成し、読取りオペレーションでは導電体を形成するように構成され得る。従って、前記容量性素子は、オペレーション、即ち、読取りオペレーション又は書込みオペレーションに依存して2つの機能を持ち得る。更なる実施例では、メモリビットセルは、書込みワードラインのそれぞれの線の下に配列され得るし、前記書込みワードラインのそれぞれの線及びメモリビットセルの自由強磁性層素子は、或る単一の連続的強磁性ラインとして形成される。更なる実施例では、メモリビットセルは行及び列を有するマトリクスとして配列され、そのマトリクスでは、1つの行に配列されたメモリビットセルが1つの書込みワードラインに接続され得るし、前記1つの書込みワードライン及び前記1つの行におけるメモリビットセルの自由強磁性層素子が単一の連続的強磁性ラインとして形成される。更なる実施例では、各メモリビットセルのそれぞれの自由強磁性層素子は連続的強磁性ラインの一部分として形成され、その部分は、連続的強磁性ラインとそれぞれのビットラインとの交差領域に配列される。更なる実施例では、連続的強磁性ライン及びビットラインは相互に直行するように配列される。更なる実施例では、それぞれの読取りワードラインの各々は連続的強磁性ラインのそれぞれの1つと平行に配列され、読取りオペレーション及び書込みオペレーションに対して二次元選択方式が適用可能であるように構成され得る。有利なことに、読取りワードライン及び書込みワードラインの間のそのような配列が連続的強磁性ラインの一部であるので、読取りオペレーション及び書込みオペレーションの両方に対して二次元選択方式が適用可能となり得る。更なる実施例では、メモリビットセルは、行及び列を有する二次元配列に配置され得る。更なる実施例では、メモリビットセルは、メモリビットセルの複数個の二次元マトリクスを有する三次元配列に配置され、前記二次元マトリクスが相互にスタックされる。本HMRAMセルを使用することによって、MRAMセルの三次元配列が都合よく可能となる。更なる実施例では、前記固定強磁性層素子及び自由強磁性層素子は、それぞれ、強磁性材、例えばNiFe、CoFe、CoFeB、又はMnFeによって形成され得る。更に、前記強磁性材は種々の構成比で使用され得る。MnFeは、反強磁性体として多層構造で使用され得る。更なる実施例では、固定強磁性層素子は永久磁石として作用するように構成され得る。更なる実施例では、自由強磁性層素子は、外部磁界及び温度の印加のような事前定義された励起の際に修正可能であるように構成され得る。更なる実施例では、誘電性トンネル障壁素子はMgO又はAl2O3を含み得る。更なる実施例では、誘電性層素子は、低誘電率の誘電体、例えば、ナノポーラスシリカ、水素化シルセスキオキサンHSQ、テフロンAFポリテトラフルオロエチレン、即ちPTFE、シリコンオキシフロライドFSG、又は高誘電率の誘電体、例えば高誘電率のSiNx、Ta2O5、Al2O3、ZrO2、及びHfO2、PZTを含み得る。更なる実施例では、磁壁ピン留めサイトは、連続的強磁性ライン及びそれぞれのビットラインの交差領域のそれぞれの近辺に設けられる。更なる実施例では、それぞれの各磁壁ピン留めサイトの形状は、湾曲形又は多角形として具体化される。更に詳しく云えば、それぞれの磁壁ピン留めサイトの形は、三角形、長方形、五角形、又は放物線形であってもよい。更なる実施例では、それぞれの各磁壁ピン留めサイトのサイズは、連続的強磁性ラインの形状及び/又は材料に依存して構成される。磁壁の幅は、連続的強磁性ラインの材料特性並びにそれの幅及び厚さに依存し得る。特に、ピンで留めサイトのサイズは、締め付けが存在しない連続的強磁性ラインのワイヤ区域に磁壁が位置するとき、磁壁の幅に比例し得る。以下では、本発明の例示的な実施例が添付図面を参照して説明される。図1乃至図3は、ハイブリッドMRAMHMRAM装置10の実施例に関する概略的ブロック図の種々の図面を示す。特に、図1はHMRAM装置10の正面図を示し、図2はそれの側面図を示し、図3はそれの平面図を示す。図1乃至図3のHMRAM装置10は、一般性の喪失なしに、3個のビットライン21~23、3個のワードライン31~33、3個の読取りワードライン41~43、及び3個のメモリビットセル51~53を有する抽出部分のみを、普遍性を失わないように示す。メモリビットセル5153の各々は、固定強磁性層素子61~63及び自由強磁性層素子71~73を含む。固定強磁性層素子61~63及び自由強磁性層素子71~73は、誘電性トンネル障壁素子81~83によってそれぞれ離隔されている。例えば、左側のメモリビットセル51は、固定強磁性層素子61、自由強磁性層素子71、及び誘電性トンネル障壁素子81を有する。それぞれの固定強磁性層素子61~63及びそれぞれの自由強磁性層素子71~73は強磁性体によって形成される。そのような強磁性体の例は、NiFe、CoFe、及びCoFeBである。固定強磁性層素子61~63及び自由強磁性層素子71~73の強磁性体は同等のもの又は相違するものであってもよい。自由強磁性層素子71~73の各々は事前定義された励起の際に修正可能であるように構成される。そのような励起の例は、外部磁界及び温度の印加であってもよい。更に詳しく云えば、図3に関して、メモリビットセル51~53は、行及び列を有するマトリクスとして配列され得る。1つの行に配列されたメモリビットセル、例えば、メモリビットセル51~53は、1つの単一書込みワードライン、即ち、書込みワードライン31に接続される。前記1つの書込みワードライン31及び前記1つの行におけるこれらのメモリビットセル51~53の自由強磁性層素子71~73は、1つの単一連続的強磁性ライン91として形成される。同じことが、更なる連続的強磁性ライン92及び93にも適用し得る。更に、図3に関して、参照符号130によって例示的に示された磁壁ピン留めサイトは、連続的強磁性ライン91~93及びそれぞれのビットライン21~23の交差領域のそれぞれの近辺に設けられる。特に、各磁壁ピン留めサイトのサイズは、形状及び/又はそれぞれの連続的強磁性ライン91~93の材料に依存して構成される。更に、前記メモリビットセル51~53は、メモリビットセル51~53から成る複数個の前記二次元マトリクスを有する三次元配列で配置され得る。なお、前記二次元マトリクスは相互に堆積され得る。更に、それぞれのビットライン21~23の各々とそれぞれの連続的強磁性ライン91~93の各々の間には、それぞれのビットライン21~23及びそれぞれの連続的強磁性ライン91~93の間に容量性素子を形成するための誘電性層素子101~103が存在し得る。前記誘電性層素子101~103によって形成された前記容量性素子は、書込みオペレーション時には絶縁体を形成し、読取りオペレーション時には導電体を形成するように適応し得る。例えば、図1を参照すると、書込みワードライン31及び前記書込みワードライン31の下に配列されたメモリビットセル51~53の自由強磁性層素子71~73は、前記1つの単一連続的強磁性ライン91として形成される。更に、図1及び2に関して、それぞれの読取りワードライン41~43の各々は、それぞれの連続的強磁性ライン91~93の各々に平行して配列され、HMRAM装置10の読取りオペレーション及び書込みオペレーションに対して二次元選択方式が適用可能であるように構成される。例えば、読取りワードライン41は、前記連続的強磁性ライン91に平行して配列され、従って、上記連続的な強磁性ライン91の一部として書込みワードライン31に平行して配列される。更に、図1及び図2に関して、ダイオード層111~113が、固定強磁性層素子61~63とそれぞれの読取りワードライン41~43の各々との間に配列される。前記ダイオード層111~113は、それぞれのメモリビットセル51~53のための選択機構を提供するように適応し得る。そのようなダイオード又はダイオード層の使用は、前記特許文献2の米国特許第7245524B2から知られている。図4は、書込みワードライン31及び複数個の自由強磁性素子71~73の機能を含む連続的強磁性ライン91の詳細な概略的ブロック図を示す。特に、図4は、連続的強磁性ライン91が、異なる機能を含む多くの異なるセクションa~eを有するということを表わす。セクションa、c、及びeは、それぞれのビットライン21~23の下に配列される図3参照。対照的に、セクションb及びdは、いずれのビットラインの下にも配列されない。セクションa、c、及びeには、それぞれのメモリビットセル51~53のそれぞれの自由強磁性層素子71~73が、前記連続的強磁性ライン91の一部として形成され得る図3参照。図5及び図6は、それぞれ、書込みオペレーション及び読取りオペレーションのために構成された図1~図3のHMRAMセル10の等価回路200を示す。HMRAMセル10の等価回路200は、それぞれ、書込みオペレーション時及び読込みオペレーション時の電流路を示す。その電流路300は太線で示される。図5及び図6の等価回路200は、ビットライン210、書込みワードライン220、及び読取りワードライン230を有する。等価回路200には、図1乃至図3のように固定層素子61~63、自由層素子71~73、及び誘電性トンネル障壁素子81~83を有するそれぞれのメモリセル51~53が、直列に接続されたキャパシタ241~243及び可変抵抗器251~253によって表わされる。例えば、メモリセル51は、キャパシタ241及び可変抵抗器251によって表わされる。キャパシタ241~243の各々は容量値C1を有し得る。可変抵抗器251~253の各々は抵抗値R1を有し得る。それぞれの可変抵抗器251~253の各々は、それぞれ、強磁性層61~63及び71~73の逆平行及び平行磁化構成のための2つ状態R1high及びR1lowの間で切り替わり得るだけである。図1乃至図3におけるビットライン21~23及び書込みワードライン31~33連続的強磁性ライン91~93の間のそれぞれの各誘電体層101~103は、それぞれのキャパシタンス値C2を有するキャパシタ261~263によって表わされる。磁界を生成するための電流をビットライン210に注入するために、第1のパルス発生器271が使用される。更に、自由強磁性層における温度を上昇させるための電流を書込みワードライン220に注入するために、第2のパルス発生器272が使用される。更に、書込みオペレーション時に使用される第2のパルス発生器272は、パルス発生器271に関して別個の電位、詳しく云えば、別個のグランドプレーンと呼ばれ得る。更に、パルス発生器273は読取りオペレーション時に回路200に切り替えられ、それぞれのメモリビットセルの状態を読取るためにビットライン210、メモリビットセル、及び読取りワードラインを介して電流パルスを注入し得る。2つのビットセル間の書込みワードライン220のセグメントの抵抗は、抵抗値R2を有し得るし、311及び312によって表わされる。更に、選択されたセルの前及び後におけるビットライン210の抵抗セグメント321及び322はそれぞれの抵抗値R3を有し得る。特に、前記図5は、書込みオペレーションの電流路300を示す。更に、図5に関して、回路200は、次のような方法でセットアップされる。第1のパルス発生器271が、スイッチ281及び282によって回路200に切り替えられる。更に、第2のパルス発生器272が、スイッチ283及び284によって回路200に接続される。ダイオード291~293の整流により、メモリビットセル間の電流ループは持続され得ない。更に、ビットライン210及び書込みワードライン220は、それらがスイッチ282及び284によってグラウンドを分離するように示されているので、それらがキャパシタ261~263によって容量的に結合されていても、そのビットライン210及び書込みワードライン220の間で電流は流れ得ない。第1及び第2のパルス発生器271、272、273は電流源であり、線210及び220に沿った損失は最小にされ得るので、磁界の振幅及び書込みワードライン220において発散される熱は、すべてのメモリビットセルに対して同じになり得る。それとは別に、第1及び第2のパルス発生器271、272、273は、電圧源としても具体化され得る。図6を参照すると、対応する読取りオペレーションが示され、それにおける参照番号300は、前記読取りオペレーション時の電流路を示す。更に、図6を参照すると、回路200は次のようにセットアップされる。第1のパルス発生器273が、スイッチ281によって回路200に切り替えられスイッチ282は開いている、読取りワードライン230はスイッチ285によって接地される。第1のパルス発生器273によって生成されたビットライン210における電流パルスは、ワード読取りライン230との交差領域に置かれたメモリビットセルのみを介して伝播する。そのパルスの振幅及び期間は、核になり又はピン留めを外して磁壁を伝播するには十分でないかもしれない。読取りオペレーションの感度を保証するために、R2とR1high-R1lowとの間の比が1よりも大きくなることもある。これは、隣接したメモリビットセルのダイオード291~293が導電性になり得ないことを保証し得る。同じビットライン210によって接続されたメモリセルの数は、抵抗値R3を有する抵抗セグメント322及び抵抗値R1と差R1high-R1lowとの差によって制限され得る。更に、図7は、HMRAM装置10を製造する方法ステップのシーケンスの実施例を示す。図1乃至図3を参照して図7の方法を説明する。ステップ701において、ビットライン21~23、書込みワードライン31~33、及び読取りワードライン41~43が設けられる。ステップ702において、複数個のメモリビットセル51~53が設けられる。メモリビットセル51~53の各々は、誘電性トンネル障壁素子81~83によって離隔された固定強磁性層素子61~63及び自由強磁性層素子71~73を有するように設けられる。書込みワードライン31~33の各々及びそれぞれの数の自由強磁性層素子71~73は、単一の連続的強磁性ライン91~93として形成される。更に、ステップ703において、メモリビットセル51~53は、前記ビットライン21~23、前記書込みワードライン31~33、及び前記読取りワードライン41~43によって相互接続される。本発明の方法の上記実施例は、すべて、本発明の装置のそれぞれの実施例であるそれぞれの手段によって具体化することが可能である。本明細書に記載されたことは、単に本発明の原理の応用例を表わしているに過ぎない。本発明の技術的範囲及び趣旨から逸脱することなく、他の構成及びシステムが当業者によって具現化され得る。