単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えていることを特徴とする電力変換装置。単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高速に前記交流電力系統の電圧をサンプリングすることを特徴とする電力変換装置。単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統の電圧をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置。単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングすることを特徴とする電力変換装置。単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置。単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングし、前記のサンプリングした電流とそれぞれに対応する指令値との差が上限または下限を超えた場合に、前記の各アームに属する一部または全部の単位変換器に属するスイッチング素子のスイッチング状態を反転させる機能を有することを特徴とする電力変換装置。請求項1~6に記載の電力変換装置において、単位変換器が少なくとも2つ以上の電力用半導体素子と、エネルギー蓄積要素を備えていることを特徴とする電力変換装置。請求項1~7に記載の電力変換装置において、単位変換器が双方向チョッパ回路または単相フルブリッジ回路であることを特徴とする電力変換装置。MMCC-DSCCの交流端子を交流電力系統に接続し、MMCC-DSCCが交流電力系統と授受する有効無効電力を制御する場合、例えばMMCC-DSCCの各アームに流れる電流をフィードバック制御する必要がある。本明細書では、アーム電流のフィードバック制御を単に電流制御と称する。各アームに流れる電流は、交流電力系統の電圧と、MMCC-DSCCの各アームの出力電圧の基本波交流成分との差の時間積分に比例し、前記リアクトルのインダクタンスと前記変圧器の漏れインダクタンスの和に反比例する。したがって、交流電力系統の電圧と、MMCC-DSCCの各アームの出力電圧の基本波交流成分との差を制御することで、各アームに流れる電流を制御できる。前記の電流制御を、CPUCentralProcessingUnit、DSPDigitalSignalProcessor、FPGAFieldProgrammableGateArrayなどのディジタル演算器を用いた制御装置で実行する場合、有限の演算時間が必要である。したがって、前記の有限の演算時間以上の間隔を空けた時間離散的な電流制御を実行する必要がある。前記の時間離散的な電流制御の実行周期を制御周期と称する。ディジタル演算器を用いて電流制御を実行する場合、各制御周期で、概ね以下の演算を実施する。まず、各アームに流れる電流と交流電力系統の電圧をサンプリングする。次に、電流指令値と各アームに流れる電流とを比較し、例えば比例積分制御器を用いて各アームの電流制御に用いる出力電圧成分の指令値を演算し、前記の電流制御に用いる出力電圧成分の指令値に前記交流電力系統の電圧のサンプリング結果を加算または減算して、各アームの出力電圧指令値を演算する。ここで、上記の前記の電流制御に用いる出力電圧成分の指令値に前記交流電力系統の電圧のサンプリング結果を加算または減算する動作を、本明細書では系統電圧フィードフォワードと称する。最後に、出力電圧指令値に基づいて、各アームに属する各単位変換器の電力用半導体素子のオンオフを、例えば三角波比較PWMPulseWidthModulationなどを用いて決定し、その結果を制御装置から各単位変換器に伝送する。交流電力系統に接続しているMMCC-DSCCが時間離散的な電流制御を実行している場合、例えば落雷に伴う地絡事故で交流電力系統の電圧が急変しても、制御周期が巡ってくるまでは、各単位変換器に属する電力用半導体素子のオンオフ状態は更新されない。したがって、交流電力系統の電圧が急変した時点から、各単位変換器に属する電力用半導体素子のオンオフ状態は更新される時点までの期間で、交流電力系統とMMCC-DSCCの交流端の電圧の差が通常運転時に比較して大きいため、各アームに流れる電流が大きく増加し、過電流を招く恐れがある。上記の過電流に起因する電力用半導体素子の破損を防止するためには、過電流が流れることを想定して、より電流耐量の大きな電力用半導体素子を用いなければならないため、電力変換装置の体格が大型化してしまうという課題があった。また、上記の過電流の大きさを低減するためには、制御周期を高速化しなければならず、高速なCPU、DSP、FPGAなどを用いる必要があるという課題があった。本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えていることを特徴とする電力変換装置を提供するものである。また、本発明は、前記の単位変換器が少なくとも2つ以上の電力用半導体素子と、エネルギー蓄積要素を備えていることを特徴とするものである。また、本発明は、前記の単位変換器が双方向チョッパ回路または単相フルブリッジ回路であることを特徴とするものである。また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高速に前記交流電力系統の電圧をサンプリングすることを特徴とする電力変換装置を提供するものである。また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統の電圧をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置を提供するものである。また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングすることを特徴とする電力変換装置を提供するものである。また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置を提供するものである。また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも2種類以上の制御周期で動作する少なくとも2つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも1つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および/または各アームに流れる電流をサンプリングし、前記のサンプリングした電流とそれぞれに対応する指令値との差が上限または下限を超えた場合に、前記の各アームに属する一部または全部の単位変換器に属するスイッチング素子のスイッチング状態を反転させる機能を有することを特徴とする電力変換装置を提供するものである。本発明によれば、交流電力系統の電圧急変時などに発生する過電流を、制御装置全体の演算性能を向上することなく低減できる。したがって、電力変換装置の体格を小型化できる。本発明の第1の実施例について説明する。本実施例は、変圧器を介して交流電力系統に接続するMMCC-DSCCの制御装置が、高速な演算を実施する高速部分演算装置と、前記の高速部分演算装置よりも低速な演算を実施する低速部分演算装置とから構成されていることが特徴である。本実施例では、交流電力系統の電圧急変時などに発生する過電流を、制御装置全体の演算性能を向上することなく低減できる。したがって、電力変換装置の体格を小型化できるという効果が得られる。以下、図1を用いて本実施例の全体構成を説明する。電力変換装置102は、変圧器103を介して交流電力系統101に接続している。電力変換装置102は、変圧器103と6つのアーム104RP、RN、SP、SN、TP、TN、6つのリアクトル106、電圧センサ108、電流センサ109、低速部分演算装置110S、高速部分演算装置110F、制御通信線111で構成されている。なお、以下では低速部分演算装置110Sと高速部分演算装置110Fを総称して制御装置と称することにする。各アーム104RP、RN、SP、SN、TP、TNは、n個の単位変換器105の直列体である。単位変換器105の内部構成と動作原理については後述する。以下、電力変換装置の6つのアーム104RP、RN、SP、SN、TP、TN、6つのリアクトル106の接続をより詳細に説明する。アーム104RPと2つのリアクトル106とアーム104RNの直列体をR相レグと称する。また、前記2つのリアクトルの接続点をR点と称する。R点は変圧器103の二次巻線のR相端子に接続している。アーム104SPと2つのリアクトル106とアーム104SNの直列体をS相レグと称する。また、前記2つのリアクトルの接続点をS点と称する。S点は変圧器103の二次巻線のS相端子に接続している。アーム104TPと2つのリアクトル106とアーム104TNの直列体をT相レグと称する。また、前記2つのリアクトルの接続点をT点と称する。T点は変圧器103の二次巻線のT相端子に接続している。前記のR相レグとS相レグとT相レグとを並列接続し、並列接続点をP点、N点と称する。P点とN点との間に、直流装置107が接続している。直流装置107は、直流電力系統、直流負荷装置、または/および直流ケーブルを介して接続された他の電力変換装置などを代表して描いたものである。次に、電圧センサ108と電流センサ109の接続を説明する。電圧センサ108は、交流電力系統101の、例えば線間電圧vGRS、vGST、vGTRを検出し、高速部分演算装置110Fに伝送する。電流センサ109は、各アーム104RP、RN、SP、SN、TP、TNに流れる電流iRP、iRN、iSP、iSN、iTP、iTNを検出し高速部分演算装置110Fに伝送する。次に、図2を用いて単位変換器105の内部構成と動作原理を説明する。なお、図2は、アーム104jに属する第k単位変換器105の内部構成を代表して描いたものである。ここで、j=RP、RN、SP、SN、TP、TN、k=1、2、...、nである。単位変換器105の主回路部分は、スイッチング素子201Hと逆並列ダイオード202Hの第1の並列体とスイッチング素子201Lと逆並列ダイオード202Lの第2の並列体との直列体と、コンデンサ203との並列体で構成されている。単位変換器105は、スイッチング素子201H、201Lのゲートエミッタ間電圧を供給する機能と、各直流コンデンサ電圧VCjkをサンプリングする機能を有する単位変換器制御装置204を備えている。また、単位変換器制御装置204は制御通信線111を介して高速部分演算装置110Fに接続されている。以下、スイッチング素子201H、201Lのスイッチング状態と、単位変換器105の出力電圧Vjkの関係を説明する。スイッチング素子201Hをオン、201Lをオフに制御した場合、Vjkをコンデンサ203の電圧VCjkと概ね等しくすることができる。スイッチング素子201Hをオフ、201Lをオンに制御した場合、Vjkを概ね零にできる。スイッチング素子201Hと201Lを共にオンに制御した場合、コンデンサ203を短絡してしまうため、このような動作を禁止する。スイッチング素子201Hと201Lを共にオフに制御した場合、Vijは電流ijの極性に依存する。ijが正の場合、Vjkは概ね零となる。また、ijが負の場合、Vjkは概ねVCjkに等しくなる。以下、図3を用いて、制御装置の実行している演算について説明する。低速部分演算ブロック301Sは低速部分演算装置110Sが実行しているブロックであり、高速部分演算ブロック301Fは高速部分演算装置110Fが実行しているブロックである。本発明の特徴は、高速部分演算装置110Fが高速部分演算ブロック301Fの演算を低速部分演算装置110Sよりも高頻度で実行している点と、高速部分演算ブロック301Fが後述する部分ヒステリシス制御302を備えている点である。まず、低速部分演算ブロック301Sの演算を説明する。低速部分演算ブロック301Sは、変圧器103からR点、S点、T点に流入する電流iR、iS、iTを高速部分演算ブロック301Fから受け取る。なお、iR、iS、iTは、各アーム104RP、RN、SP、SN、TP、TNを流れる電流から、1~3式で計算可能である。数1iR=iRP-iRN1数2iS=iSP-iSN2数3iT=iTP-iTN3低速部分演算ブロック301Sは、iR、iS、iTにαβ変換器303とdq変換器304を施し、d軸電流idとq軸電流iqを得る。なお、dq変換器304に用いる位相角θは、交流電力系統101の相電圧vGRの位相と図示されていないPLLPhaseLockedLoop等の手段を用いて一致させている。また、交流電力系統101の相電圧vGR、vGS、vGTは、電圧センサ108で検出した交流電力系統101の線間電圧vGRS、vGST、vGTRより、4~6式を用いて計算できる。数4vGR=vGRS-vGTR/34数5vGS=vGST-vGRS/35数6vGT=vGTR-vGST/36得られたid、iqをそれぞれの指令値id、iqから減算し、誤差id-id、iq-iqを得る。なお、指令値id、iqは図示されていない上位制御系より与えられる。誤差id-id、iq-iqにゲイン305を乗算し、かつ、非干渉制御ブロック306から得た非干渉項を加算して、電流制御に用いるdq軸上の電圧成分指令値vdGCR、vqGCRを得る。得られたvdGCR、vqGCRに、dq逆変換器307とαβ逆変換器308を施して電流制御に用いる電圧成分指令値vRGCR、vSGCR、vTGCRを得る。さらに、得られたvRGCR、vSGCR、vTGCRを、高速部分演算ブロック301Fに伝送する。低速部分演算ブロック301Sではさらに、d-q軸上での電流指令値id、iqに逆dq変換器307、逆αβ変換器308を施し、三相の電流指令値iR、iS、iTを得て、これらを高速部分演算ブロック301Fに伝送する。次に、高速部分演算ブロック301Fの演算を説明する。高速部分演算ブロック301Fは、交流電力系統101の相電圧vGR、vGS、vGTを、低速演算ブロックから得たvRGCR、vSGCR、vTGCRに加算する。さらに、後述の部分ヒステリシス制御302からの電圧成分指令値vRPHC、vSPHC、vTPHCをそれぞれ加算し、R相電圧指令値vR、S相電圧指令値vS、T相電圧指令値vTを得る。図3には図示していないが、vRに7、8式を適用することで、アーム104RPと104RNの出力電圧vRP、vRNのそれぞれの指令値vRP、vRNを得られる。数7vRP=vDC/2-vR7数8vRN=vDC/2vR8ここで、vDCは、図1のP点とN点の間の直流装置107に印加する電圧vDCの指令値である。得られたvRP、vRNに基づいて、アーム104RP、104RNに含まれる単位変換器105のスイッチング素子201H、201Lに制御通信線111を介してスイッチング指令を伝送する。同様に、vSに9、10式を適用することで、アーム104SPと104SNの出力電圧vSP、vSNのそれぞれの指令値vSP、vSNを得られる。数9vSP=vDC/2-vS9数10vSN=vDC/2vS10得られたvSP、vSNに基づいて、アーム104SP、104SNに含まれる単位変換器105のスイッチング素子201H、201Lに制御通信線111を介してスイッチング指令を伝送する。同様に、vTに11、12式を適用することで、アーム104TPと104TNの出力電圧vTP、vTNのそれぞれの指令値vTP、vTNを得られる。数11vTP=vDC/2-vT11数12vTN=vDC/2vT12得られたvTP、vTNに基づいて、アーム104TP、104TNに含まれる単位変換器105のスイッチング素子201H、201Lに制御通信線111を介してスイッチング指令を伝送する。以下、図4を用いて、部分ヒステリシス制御302の動作を説明する。ここでは例としてR相の制御について述べる。まず、部分ヒステリシス制御302では、R相の電流指令値iRにIbandを加算したiRHと、iRからIbandを減算したiRLの2つの信号を生成する。本明細書では、iRHをヒステリシス上限、iRLをヒステリシス下限と呼称することにする。部分ヒステリシス制御ステートマシン309は、実際の電流iRとiRH、iRLの大小関係を比較し、比較結果に基づいて図4に示すような状態遷移を行う。状態は例えば3つあり、各状態で部分ヒステリシス制御302の出力信号vRPHCが異なる。初期状態は状態0STARTであり、状態0においてはvRPHC=0である。状態0STARTにおいてiR>iRHを検知した場合、状態1HBCに遷移する。状態1HBCにおいてはvRPHC=-VPHCである。なお、VPHCは0からVDC/2の間の正の値とする。同様に、状態0STARTにおいてiR<iRLを検知した場合、状態2LBCに遷移する。状態2LBCにおいてはvRPHC=VPHCである。状態1HBCにおいて、iR<iRH、かつ、iR>iRLを検知し、かつ、低速部分演算ブロック301Sを実行している低速部分演算装置110Sの新たな制御周期後述する低速制御周期が開始した場合、状態0STARTに遷移する。また、状態1HBCにおいて、iR<iRLを検知した場合、状態2LBCに遷移する。また、状態2LBCにおいて、iR>iRHを検知した場合、状態1HBCに遷移する。状態2HBCにおいて、iR<iRH、かつ、iR>iRLを検知し、かつ、低速部分演算ブロック301Sを実行している低速部分演算装置110Sの新たな制御周期後述する低速制御周期が開始した場合、状態0STARTに遷移する。以下、図5を用いて、低速部分演算ブロック301Sおよび低速部分演算ブロック301Sを実行している低速部分演算装置110Sと、高速部分演算ブロック301Fおよび高速部分演算ブロック301Fを実行している高速部分演算装置110Fの動作タイミングを説明する。低速部分演算装置110SはTScontを1周期とする低速制御周期で、低速部分演算ブロック301Sに示した演算を実行している。具体的には、1つの低速制御周期の中で、下記の動作を実行する。まず、電流iRP、iRN、iSP、iSN、iTP、iTNの検出結果を高速部分演算装置110Fより受信する。次に、図3の低速部分演算ブロック301Sに示した演算を実行する。前記演算が完了したら、次の低速制御周期が開始するまで待機する。高速部分演算装置110FはTFcontを1周期とする高速制御周期で、高速部分演算ブロック301Fに示した演算を実行している。また、TFcont<TScontとする。具体的には、1つの高速制御周期の中で、下記の動作を実行する。まず、電流iRP、iRN、iSP、iSN、iTP、iTNと、交流電力系統101の線間電圧vGRS、vGST、vGTSをサンプリングする。次に、図3の高速部分演算ブロック301Fに示した演算を実行する。その次に、各単位変換器105に属するスイッチング素子201H、201Lのオンオフ指令を、制御通信線111を介して各単位変換器105の単位変換器制御装置204に伝送する。前記伝送が完了したら、次の高速制御周期が開始するまで待機する。以下、図6~図8を用いて、本発明の効果を説明する。図6は、以上で説明した高速部分演算装置110Fが低速部分演算装置110Sと同じ頻度で運転しておりすなわち、TFcont=TScont、かつ、部分ヒステリシス制御302が動作していない状態すなわちVPHC=0の場合における、R相の電圧電流の概略波形を描いたものである。したがって、図6は、本発明を適用していない従来技術における概略波形である。図6の上段には、交流電力系統101のR相電圧vGRの波形と、アーム104RP、104RNの出力電圧波形の差を2で除したvRN-vRP/2の波形を示している。また、図6の下段には、電流iRとその指令値iRの波形を示している。なお、図6~図8において、vRN-vRP/2の波形が階段波となっており、1ステップが1つの単位変換器105の直流コンデンサ203の電圧vCjkに概ね等しい。1つのアームに含まれる単位変換器105の数=nが十分大きければ、vGRに対する相対的なステップ幅が小さくなり、高調波を低減できる。なお、電流iRは、13式に表わしているように、vGRとvRN-vRP/2の差の時間積分に比例し、リアクトル106のインダクタンスLBの1/2と、変圧器の漏れインダクタンスLtrとの和Lに反比例する。数13iR=1/L∫{vGR-vRN-vRP/2}dt13交流電力系統101に事故GridFaultが発生すると、電圧vGRが急変する。vGRが急変してから、低速制御周期が巡ってくるまで、最悪の場合、TScontの時間を要する。この間、電流iRは急激に増加し、図6に示したように、指令値よりも大幅に増加する。この増加幅は、TScontに比例する。従来技術では、交流電力系統101に事故GridFaultが発生した場合の電流増加に対する耐量を備えた電力変換装置102を設計しなければならず、電力変換装置102の大型化を招いていた。図7は、以上で説明した高速部分演算装置110Fが低速部分演算装置110Sよりも高頻度で運転しておりすなわち、TFcont<TScont、かつ、部分ヒステリシス制御302が動作していない状態すなわちVPHC=0の場合における、R相の電圧電流の概略波形を描いたものである。したがって、図7は、本発明の部分ヒステリシス制御302以外の部分を適用した場合の概略波形である。交流電力系統101に事故GridFaultが発生すると、電圧vGRが急変する。vGRが急変してから、vGRの検出値に基づいて各単位変換器105に属するスイッチング素子201H、201Lのオンオフ指令を発生している高速部分演算装置110Fの高速制御周期が巡ってくるまで、最悪の場合、TFcontの時間を要する。この間、電流iRは急激に増加し、図7に示したように、指令値よりも大幅に増加する。この増加幅は、TFcontに比例する。ここで、前述のようにTFcont<TScontであるため、電流の増加は図6よりも小さい。したがって、従来技術を適用した図6の場合に比較して、図7の場合には電力変換装置102の電流耐量を小さく設計できるため、小型化が可能である。しかし、一端増加した電流を減少させ、指令値iRに追従させる制御は低速部分演算装置110Sの低速制御周期が巡ってくるまで実行されないため、最悪の場合TScontの期間では電流が減少しない。一方、図8は、以上で説明した高速部分演算装置110Fが低速部分演算装置110Sよりも高頻度で運転しておりすなわち、TFcont<TScont、かつ、部分ヒステリシス制御302が動作している状態すなわちVPHCが有限の値の場合における、R相の電圧電流の概略波形を描いたものである。したがって、図8は、本発明を適用した場合の概略波形である。交流電力系統101に事故GridFaultが発生すると、電圧vGRが急変する。vGRが急変してから、vGRの検出値に基づいて各単位変換器105に属するスイッチング素子201H、201Lのオンオフ指令を発生している高速部分演算装置の高速制御周期が巡ってくるまで、最悪の場合、TFcontの時間を要する。この間、電流iRは急激に増加し、図8に示したように、指令値よりも大幅に増加する。この増加幅は、TFcontに比例する。ここで、電流iRが指令値iRのヒステリシス上限iRHを超えている場合、部分ヒステリシス制御302の部分ヒステリシス制御ステートマシン309が状態0STARTから状態1HBCに遷移し、R相の電圧指令値vRからVPHCが減算される。また、R相レグに属するアーム104RP、104RNの出力圧指令値vRP、vRNも、7、8式に従って、vPHCだけ変化する。この場合、電流iRを減少させる電圧が、リアクトル106と変圧器の漏れインダクタンスに印加されるため、電流iRが減少する。低速制御周期が巡ってきた場合に、iRL<iR<iRHを満たしていれば、部分ヒステリシス制御ステートマシン309が状態1HBCから状態0STARTに遷移し、部分ヒステリシス制御302からの出力電圧成分指令値は0となる。したがって、部分ヒステリシス制御302を適用した図8では、図7に比較して短時間で過電流を抑制可能である。なお、本実施例では、MMCC-DSCCを対象としているが、非特許文献1で開示されているMMCCの他の3方式、すなわち、MMCC-SSBC、MMCC-SDBC、MMCC-DSBCにも、わずかな改変を施すことで適用できるものである。また、本実施例では、MMCC-DSCCの6つのアームに流れる電流を電流センサ109で検出しているが、変圧器の2次巻線の各端子からR点、S点、T点に流れる電流を電流センサで検出した場合にも、本発明は適用可能である。