第1導電型の半導体層と、前記半導体層の表面付近に形成された第2導電型の半導体領域と、前記第2導電型の半導体領域の上に設けられた第1導電型の半導体領域と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に至る第1トレンチと、前記第1導電型の半導体領域から前記第2導電型の半導体領域に至る第2トレンチと、前記第1トレンチの内壁に設けられた絶縁層と、前記第1トレンチにおける前記絶縁層の内側空間を充填する第1導電体と、前記第2トレンチの内側空間を充填し、前記第1導電型の半導体領域の側面に接続された電極と、前記第1導電型の半導体領域の表面および前記第1トレンチに充填された第1導電体の表面に形成された層間絶縁膜と、を備え、前記第1導電型の半導体領域は、前記電極との接続部において第1導電型不純物の濃度が高い第1高濃度領域を有する半導体装置において、前記層間絶縁膜の上面の角部がラウンドしており、前記第1高濃度領域の不純物濃度分布が前記第2トレンチの深さ方向に向う側面で一定であり、前記第1高濃度領域は、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度である斜めイオン注入によって第1導電型不純物を導入した領域であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めイオン注入の打ち込み角度であり且つ前記ラウンドした層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域からの深さが1/2から2/3までの範囲で前記第2トレンチの側壁と交差することを特徴とする半導体装置。前記第2トレンチの開口部の幅が底面の幅より広いことを特徴とする請求項1に記載の半導体装置。前記第1高濃度領域の上方の表面での幅より、前記第2トレンチの深さ方向の側面での表面の幅が大きいことを特徴とする請求項1または2に記載の半導体装置。前記第2トレンチの底面と接する前記第2導電型の半導体領域の表面層に該第2導電型不純物の濃度が高い第2高濃度領域を有することを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記第1高濃度領域が前記第2導電型の半導体領域から離れていることを特徴とする請求項1~4のいずれか一項に記載の半導体装置。第1導電型の半導体層と、第2導電型の半導体領域と、第1導電型の半導体領域と、がこの順なるように形成する工程と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、前記第1トレンチの内壁面に絶縁層を形成する工程と、前記第1トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第1導電型の半導体領域および前記第1トレンチの表面に層間絶縁膜を形成する工程と、パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から前記第2導電型の半導体領域に達する第2トレンチを形成する工程と、前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第2トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より濃度が高く且つ前記第2トレンチの深さ方向に向う側面にて濃度が一定である第1高濃度領域を形成する工程と、前記第2トレンチを導電体で埋め込み、前記第1高濃度領域の側面と露出した前記第2導電型の半導体領域に電極を接続する工程と、を備える半導体装置の製造方法であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第2トレンチの深さの1/2から2/3までの範囲で該第2トレンチの側壁と交差することを特徴とする半導体装置の製造方法。第1導電型の半導体層と、第2導電型の半導体領域と、第1導電型の半導体領域と、がこの順になるように形成する工程と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、前記第1トレンチの内壁面に絶縁層を形成する工程と、前記第1トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第1導電型の半導体領域および前記第1トレンチの表面に層間絶縁膜を形成する工程と、パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から前記第2導電型の半導体領域よりも浅い深さの第3トレンチを形成する工程と、前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第3トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より濃度が高く且つ前記第3トレンチの深さ方向に向う側面にて濃度が一定である第1高濃度領域を形成する工程と、前記第3トレンチの底面から前記第2導電型の半導体領域に達する第4トレンチを形成する工程と前記第3トレンチおよび前記第4トレンチを導電体で埋め込み、前記第1高濃度領域の側面と露出した前記第2導電型の半導体領域に電極を接続する工程と、を備える半導体装置の製造方法であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第3トレンチおよび前記第4トレンチの深さの1/2から2/3までの範囲で前記第3トレンチあるいは前記第4トレンチの側壁と交差することを特徴とする半導体装置の製造方法。前記露出された第2導電型の半導体領域の表面に第2導電型の不純物を導入して第2高濃度領域を形成する工程をさらに備えたことを特徴とする請求項6または7に記載の半導体装置の製造方法。しかしながら、図12-1~図12-4に例示した従来技術の製造法によると、nソース領域54aは、コンタクトトレンチTcを形成する前のシリコン表面からイオン注入して拡散させて形成するため、図13で示すように、nソース領域54aの拡散深さを深くした場合図の左のnソース領域54aのみ点線で示したでも、不純物濃度が高濃度となる箇所はコンタクトトレンチTcの上部近傍だけである。そのため、ソース電極59と良好なオーミックコンタクトをする箇所はnソース領域54aの側面で、上部近傍であり、下部の箇所ではオーミックコンタクトが形成しにくくなり、オン抵抗を低減させるためには図11の従来構造では限界がある。この発明の目的は、前記の課題を解決して、従来構造よりさらにオン抵抗を低減できる半導体装置およびその製造方法を提供することにある。前記の目的を達成するために、第1導電型の半導体層と、前記半導体層の表面付近に形成された第2導電型の半導体領域と、前記第2導電型の半導体領域の上に設けられた第1導電型の半導体領域と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に至る第1トレンチと、前記第1導電型の半導体領域から前記第2導電型の半導体領域に至る第2トレンチと、前記第1トレンチの内壁に設けられた絶縁層と、前記第1トレンチにおける前記絶縁層の内側空間を充填する第1導電体と、前記第2トレンチの内側空間を充填し、前記第1導電型の半導体領域の側面に接続された電極と、前記第1導電型の半導体領域の表面および前記第1トレンチに充填された第1導電体の表面に形成された層間絶縁膜と、を備え、前記第1導電型の半導体領域は、前記電極との接続部において、前記層間絶縁膜の上面の角部がラウンドしており、第1導電型不純物の濃度が高い第1高濃度領域を有する半導体装置において、前記第1高濃度領域の不純物濃度分布が前記第2トレンチの深さ方向に向かって一定であり、前記第1高濃度領域は、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度である斜めイオン注入によって第1導電型不純物を導入した領域であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めイオン注入の打ち込み角度であり且つ前記ラウンドした層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域からの深さが1/2から2/3までの範囲で前記第2トレンチの側壁と交差する構成とする。また、前記第2トレンチの開口部の幅が底面の幅より広いとよい。また、前記第1高濃度領域の上方の表面での幅より、前記第2トレンチの深さ方向の側面での表面の幅が大きいとよい。また、前記第2トレンチの底面と接する前記第2導電型の半導体領域の表面層に該第2導電型不純物の濃度が高い第2高濃度領域を有するとよい。また、前記第1高濃度領域が前記第2導電型の半導体領域から離れているとよい。また、前記半導体装置の製造方法において、第1導電型の半導体層と、第2導電型の半導体領域と、第1導電型の半導体領域と、がこの順になるように形成する工程と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、前記第1トレンチの内壁面に絶縁層を形成する工程と、前記第1トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第1導電型の半導体領域および前記第1トレンチの表面に層間絶縁膜を形成する工程と、パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から前記第2導電型の半導体領域に達する第2トレンチを形成する工程と、前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第2トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より濃度の高い第1高濃度領域を形成する工程と、前記第2トレンチを導電体で埋め込み、前記第1高濃度領域の側面と露出した前記第2導電型の半導体領域に電極を接続する工程と、を備える半導体装置の製造方法であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第2トレンチの深さの1/2から2/3までの範囲で該第2トレンチの側壁と交差する製造方法とする。また、前記半導体装置の製造方法において、第1導電型の半導体層と、第2導電型の半導体領域と、第1導電型の半導体領域と、がこの順になるように形成する工程と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、前記第1トレンチの内壁面に絶縁層を形成する工程と、前記第1トレンチの前記絶縁層の内側を導電体で埋め込む工程と、前記第1導電型の半導体領域および前記第1トレンチの表面に層間絶縁膜を形成する工程と、パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から前記第2導電型の半導体領域よりも浅い深さの第3トレンチを形成する工程と、前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第3トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より濃度の高い第1高濃度領域を形成する工程と、前記第3トレンチの底面から前記第2導電型の半導体領域に達する第4トレンチを形成する工程と前記第3トレンチおよび前記第4トレンチを導電体で埋め込み、前記第1高濃度領域の側面と露出した前記第2導電型の半導体領域に電極を接続する工程と、を備える半導体装置の製造方法であり、前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第3トレンチおよび前記第4トレンチの深さの1/2から2/3までの範囲で前記第3トレンチあるいは前記第4トレンチの側壁と交差する製造方法とする。また、前記露出された第2導電型の半導体領域の表面に第2導電型の不純物を導入して第2高濃度領域を形成する工程をさらに備える製造方法とするとよい。この本発明によれば、第1高濃度領域nソース領域4aの側面での不純物濃度がトレンチの深さ方向に高濃度で一定であるため、この第1高濃度領域の側面と接する電極ソース電極との間で良好なオーミックコンタクトが広い範囲で得られ、オン抵抗を低減することができる。また、第2トレンチにテーパーを付けることで、電極内に空洞ボイドができることが防止され、オン抵抗を低減することができる。以下、本発明の実施例を図面に基づいて説明する。図1は、この発明の第1実施例の半導体装置の要部断面図である。同図は、トレンチゲート型のnチャネル型MOSFETを表す。従来型MOSFETとの違いは、nソース領域4のうちのソース電極9との接触部の表面部に形成した高濃度のnソース領域4aにおいて、コンタクトトレンチTcの側壁と接するnソース領域4aの不純物濃度が、図2に示すように、nエピタキシャル半導体層2の表面から深さ方向Y方向に向かって高濃度で一定の領域が存在する点が異なる。図1のMOSFETの全体構造について説明すると、以下の如くである。すなわち、nドレイン層となるn半導体基板1の上には、nドリフト層となるnエピタキシャル半導体層2、pベース領域3、nソース領域4がこの順に形成されている。そして、これら積層構造に対して垂直方向に形成されたゲートトレンチTgの内壁面にゲート絶縁膜7が設けられ、さらにゲートトレンチTgを埋め込むようにゲート電極6が設けられている。前記のpベース領域3はnエピタキシャル半導体層2の表面層に形成される。また、ソース領域4には、ゲートトレンチTg間で選択的に除去されたコンタクトトレンチTcが形成され、そのコンタクトトレンチTcの側壁表面部には、図2に示すように、深さ方向Y方向に向かって不純物濃度が高く一定であるnソース領域4aが設けられるとともに、コンタクトトレンチTcの底面部分であるウェル領域3の表面側には、追加p領域5が選択的に形成されている。このnソース領域4aとpベース領域3とは所定の間隔をあける。この間隔を電子の拡散長より長くすることで、nソース領域4aからnソース領域4を経由してpベース領域3への電子の注入を抑制し、アバランシェ時の寄生バイポーラ動作を抑制することができる。ゲート電極6及びゲート絶縁膜7の上には、これらを覆うように層間絶縁膜8が設けられ、一方、nソース領域4aと追加p領域5に接触するようにソース電極9が設けられている。また、n半導体基板1の裏面側にはドレイン電極10が設けられている。以上説明した構成において、nソース領域4の一部を高濃度のnソース領域4aとし、コンタクトトレンチTcの側壁と接するこのnソース領域4aの不純物濃度を、図2に示すようにnエピタキシャル半導体層2の表面から深さ方向Y方向に向かって高濃度で一定の領域が存在するようにすることで、ソース電極9と接するnソース領域4aの不純物濃度をコンタクトトレンチTcの開口部から深い領域まで高濃度とすることができる。その結果、ソース電極9とnソース領域4aのオーミックコンタクト領域が広くなり、オン抵抗を従来構造より低減することができる。このようにして形成したnソース領域4aは、表面の長さ横方向の長さより、トレンチの深さ方向Y方向の長さ縦方向の長さが長くなり、従来のnソース領域54aの断面形状とは異なった形状となる。尚、本実施例では、半導体基板として、n半導体基板1上にnエピタキシャル半導体層2を設けたエピタキシャル成長基板を用いた場合を示しているが、FZフローティングゾーン基板を用いても構わない。その場合は、FZ基板であるn半導体基板nエピタキシャル半導体層2に相当するの一方の主面にpベース領域3を形成し、他方の主面にnドレイン領域n半導体基板1に相当するを形成する。図3~図6は、この発明の第2実施例の半導体装置の製造方法を示す図であり、工程順に示す要部工程断面図である。これは図1の半導体装置の製造方法である。最初に図3に至るまでの製造工程を説明する。まず、基板濃度1020cm3のnシリコンのn半導体基板1の主面上に1×1016cm3程度の不純物濃度のnエピタキシャル半導体層2を約10μm成長させる。次にnエピタキシャル半導体層2表面上に酸化膜を形成し、表面にp型の不純物、例えばボロンBを1×1013~1×1015cm2のドーズ量でイオン注入し、拡散させ、pベース領域3を形成する。次に、PEPPhoto-EngravingProcess技術を用いて酸化膜表面にレジストマスクを設け、例えばRIE法により、シリコン表面に達するまでドライエッチングを行い、レジストを除去してゲートトレンチマスクを形成する。次に、RIE法により、nエピタキシャル半導体層2に達するまでドライエッチングを行い、ゲートトレンチTgを形成する。次にCDEChemicalDryEtchingおよび犠牲酸化等を用いて、ゲートトレンチTg内壁面のエッチングダメージを除去し、ゲートトレンチTgの内壁面及びその周囲の表面に、ゲート絶縁膜7を形成する。次に、n型の不純物が高濃度にドープされたポリシリコンをゲートトレンチTgが十分に埋まるまで堆積させてゲート電極6を形成する。次に、ウェハの表面に堆積されたポリシリコンをRIEもしくはCDE等によりエッチングし、ゲートトレンチTgの内部のみにゲート電極6としてのポリシリコンが埋められた状態にする。次に、ウェハ表面のゲート絶縁膜7を除去し、その後、ソース領域4を形成するために、砒素As等のn型不純物を1×1015cm2のドーズ量でウェハ表面から垂直にイオンを注入し、拡散させて第1のソース領域4を形成する。次に、CVDChemicalVaporDeposition法により層間絶縁膜8を形成し、図示しないレジストを用いたパターニング、CDEの各処理の後、このレジストパターニング開口部より、RIEによって層間絶縁膜8の一部を除去し、シリコン表面を露出させる。このとき、層間絶縁膜8の開口部角は、CDE等の処理によってラウンドされるため、後工程のソース電極埋め込みの際にカバレージが良好となる。次にレジストを剥離し、図4に至る。次に、図4に表したように、露出したシリコン表面からRIEによりnソース領域4の一部を除去し、pベース領域3に達するコンタクトトレンチTcを形成する。次に、図5に表したように、コンタクトトレンチTcの底部に不純物注入工程101で例えばボロンB等のp型不純物を1×1015cm2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、p型の高濃度領域である追加p領域5を形成する。次に、図6に表したように、コンタクトトレンチTcの壁面に不純物注入工程102で砒素As等のn型不純物を5×1015cm2のドーズ量でウェハ表面から斜めにイオン注入し、拡散させてコンタクトトレンチTcの壁面の表面部に高濃度のnソース領域4aを形成する。このとき、コンタクトトレンチTc壁面上のnソース領域4aは、シリコン表面からのコンタクトトレンチTcの深さの1/2から2/3までとする。これ以上深くすると、アバランシェ時にnソース領域4aからnソース領域4を経由してpベース領域3に注入される電子量が増大し、寄生バイポーラ動作によりアバランシェ破壊が生じる心配がある。不純物注入工程102での打ち込み領域の範囲の調整は、コンタクトトレンチTcの深さと幅および斜めイオン注入の角度で行う。垂直方向の打ち込み角度を90°としてこの角度を小さくすると垂直方向から離れるほど、コンタクトトレンチTcの側壁に打ち込まれる不純物の範囲が上方に上がってきて打ち込み領域が狭くなる。このように、コンタクトトレンチTcの側壁にイオン注入するために、トレンチ側壁と接する面でnソース領域4aの不純物濃度が最も高くなり、打ち込んだ面に垂直方向横方向へ進むにつれて低くなる。そのため、イオン注入された領域では、図2に示すように、コンタクトトレンチTcの深さ方向Y方向の不純物濃度は一定となる。また、ソース電極9と接するnソース領域4aの不純物濃度が高く、広くなるので、良好なオーミックコンタクトが得られる領域が広くなり、オン抵抗を低減することができる。なお、本実施例では、コンタクトトレンチTcを形成した後、追加p領域5を形成し、その後でnソース領域4aを形成したが、先にnソース領域4aを形成し、その後で追加p領域5を形成してもよい。最後に、ソース電極9とドレイン電極10を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図1に表したMOSFETが完成する。図7および図8は、この発明の第3実施例の半導体装置の製造方法を示す図であり、工程順に示す要部工程断面図である。これは前記の図1の半導体装置の別の製造方法である。第2実施例の図4の層間絶縁膜8をパターニングするまでの工程は同じである。次に、図7に表したように、露出したシリコン表面からRIEによりnソース領域の一部を除去し、コンタクトトレンチTcを、nソース領域4aを形成する箇所の深さまでpベース領域に達しない箇所の深さまで形成し、コンタクトトレンチTcの壁面に不純物注入工程102で砒素As等のn型不純物を5×1015cm2のドーズ量でウェハ表面から斜めにイオン注入し、拡散させてコンタクトトレンチTcの壁面の表面部にnソース領域4aを形成する。このようにすると、イオン注入の角度に依らず、nソース領域4aの深さ方向の範囲を正確に決めることができる。このnソース領域4aの形成に当たっては、例えばAsH3などのドーパントガスを用いたECRElectronCycrotronResonanceプラズマなどによる気相拡散法によってn型不純物を注入してもよい。その後、活性化のための熱処理を適宜施すことにより、nソース領域4aを形成することができる。次に、コンタクトトレンチTcの底部を開口したマスクを用い、図8に表したように、RIEによってさらにコンタクトトレンチTcをpベース領域に達する深さまでエッチングする。そして、コンタクトトレンチTcの底部に不純物注入工程101で例えばボロンB等のn型不純物を1×1015cm2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、追加p領域5を形成する。最後に、ソース電極9とドレイン電極10を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図1に表したMOSFETが完成する。前記の第1実施例の半導体装置において、微細化が進むと、コンタクトトレンチTcのアスペクト比が高くなり、前記ソース電極9を埋め込む際に、開口部の入り口が先に埋まってしまい、前記ソース電極9内に空隙ボイドが発生してオン抵抗が上昇する。これを解決する方法をつぎに説明する。図9は、この発明の第4実施例の半導体装置の要部断面図である。図1の構成と異なる点は、コンタクトトレンチTcが垂直に形成されるのではなく、開口部幅を底部幅より広くして、コンタクトトレンチTcをテーパ形状に形成することである。これにより、微細化によってコンタクトトレンチTcのアスペクト比が高くなっても、ソース電極9を形成するための導電材料の充填が良好に行われ、前記ソース電極9内に空隙ボイドが発生しなくなり、オン抵抗の増大を防止できる。図10は、この発明の第5実施例の半導体装置の製造方法を示す要部工程断面図である。これは図9の半導体装置の製造方法である。第2実施例の図3の層間絶縁膜8をパターニングするまでの工程は同じである。図10に表したように、露出したシリコン表面からRIEによりnソース領域4の一部を除去し、コンタクトトレンチTcをテーパ形状に形成する。このときのテーパ角度θは88~89°程度が望ましい。その後の工程は、図5~図6と同様とする。最後に、ソース電極9とドレイン電極10を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図9に表したMOSFETが完成する。