メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、前記行方向不良数記憶部、前記列方向不良数記憶部、前記行方向重み記憶部、および前記列方向重み記憶部に記憶された値に基づいて、不良セルを前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置。前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部に記憶された不良セル数がより大きな行または列を優先して前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する請求項1に記載のメモリリペア解析装置。前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列のうち、当該行または列に対応して前記行方向重み記憶部および前記列方向重み記憶部に記憶された合計がより小さい行または列を優先して前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する請求項2に記載のメモリリペア解析装置。前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部および列方向重み記憶部に記憶された合計値が同一の場合、以前に行リペア領域に置換すべきとした行の合計と、列リペア領域に置換すべきとした列の合計を比較して、列の合計が多い場合は当該複数の行を、優先して前記行スペア領域に置換すべきと判断する請求項3に記載のメモリリペア解析装置。前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して前記行方向重み記憶部および前記列方向重み記憶部に記憶された合計値が同一の場合、1以上の不良数を記憶する前記行方向不良数記憶部の数よりも、1以上の不良数を記憶する前記列方向不良数記憶部の数が大きい場合に当該行を、優先して前記列スペア領域に置換すべきと判断する請求項3に記載のメモリリペア解析装置。前記判断部は、前記行スペア領域または前記列スペア領域に置換すべきと判断した行または列の不良セルの情報をクリアし、前記行方向不良数記憶部、前記列方向不良数記憶部、前記行方向重み記憶部、および前記列方向重み記憶部が記憶する値を更新する請求項1から5のいずれか1項に記載のメモリリペア解析装置。前記被試験メモリが備える各メモリ領域の不良セルの情報を記憶するフェイルメモリ部と、前記フェイルメモリ部から一部のメモリ領域の不良セルの情報を読み出して記憶するレジスタマトリクス回路と、を更に備える請求項1から6のいずれか1項に記載のメモリリペア解析装置。内部の回路をプログラミングにより構成可能であり、前記レジスタマトリクス回路および前記判断部がプログラミングにより構成されるプログラムロジックデバイス部を更に備える請求項7に記載のメモリリペア解析装置。前記被試験メモリとの間で電気信号を授受して前記被試験メモリを試験する試験部と、請求項1から8のいずれか1項に記載のメモリリペア解析装置と、を備えた試験装置。前記試験部は、前記被試験メモリの各メモリ領域の試験を順次実行して、試験結果である不良セルの情報を、メモリ領域毎に複数のフェイルメモリ部を順次切り替えて記憶し、前記メモリリペア解析装置は、前記複数のフェイルメモリ部に記憶された前記メモリ領域毎の不良セルの情報に基づき、当該メモリ領域のリペア解析を実行する請求項9に記載の試験装置。前記試験部は、前記被試験メモリの偶数番目のメモリ領域の試験を実行して、試験結果である不良セルの情報を、第2のフェイルメモリ部に記憶すると共に、前記メモリリペア解析装置は、第1のフェイルメモリ部に記憶された奇数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する請求項10に記載の試験装置。前記試験部は、前記被試験メモリの奇数番目のメモリ領域の試験を実行して試験結果を前記第1のフェイルメモリ部に記憶すると共に、前記メモリリペア解析装置は、前記第2のフェイルメモリ部に記憶された偶数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する請求項11に記載の試験装置。前記メモリリペア解析装置が前記行スペア領域または前記列スペア領域に置換すべきと判断した行または列を、判断した順に置換して救済する救済部を更に備える請求項9から11のいずれか1項に記載の試験装置。メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのメモリリペア解析方法であって、行毎に不良セル数を算出する行方向不良数の算出段階と、列毎に不良セル数を算出する列方向不良数の算出段階と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を算出する行方向重みの算出段階と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を算出する列方向重みの算出段階と、前記行方向不良数および前記列方向不良数がより大きな行または列を優先して前記行スペア領域または前記列スペア領域に置換すべきと判断し、前記行方向不良数および前記列方向不良数がより大きな行または列が同一の場合は、当該行または列に対応する前記行方向重みおよび前記列方向重みの合計がより小さい行または列を優先して前記行スペア領域または前記列スペア領域に置換すべきと判断する判断段階と、を備えるメモリリペア解析方法。このようなメモリリペア解析は、比較的単純な処理をハードウェアで1次リペア解析ラインフェイル解析として実行して、比較的複雑な処理をソフトウェアによる2次リペア解析ビットフェイル解析として実行していたので、1次リペア解析を実行するハードウェアの他にソフトウェアを実行させる高速で高価なCPUが必要であった。本発明の第1の態様においては、メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、行方向不良数記憶部、列方向不良数記憶部、行方向重み記憶部、および列方向重み記憶部に記憶された値に基づいて、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係る試験装置100の構成例を、被試験メモリ10と共に示す。試験装置100は、メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリ10の試験を実行して不良セルを検出し、当該不良セルの位置情報を得る。ここで、被試験メモリ10は、行方向および列方向に、物理的または論理的に配列されたメモリセルメモリマトリクスを有するメモリデバイスである。被試験メモリ10は、試験後の救済処理によって、不良セルを含む行または列のアドレスにアクセスされると、冗長回路内の良品メモリ領域の行または列にアクセスして良品メモリとして動作する。被試験メモリ10は、冗長回路内の良品メモリ領域に、行方向に配列されたメモリセルと置き換えられる行ロースペア領域と、列方向に配列されたメモリセルと置き換えられる列コラムスペア領域とを有する。被試験メモリ10は、複数のメモリブロックを有してよく、当該複数のメモリブロックごとに独立に行スペア領域および列スペア領域を有してよい。被試験メモリ10は、DRAM、SRAM、またはフラッシュメモリ等の半導体メモリでよく、これに代えて、マイクロプロセッサ等のLSIに含まれるメモリであってもよい。試験装置100は、不良セルの位置情報に基づいて被試験メモリ10のリペア解析を実行してリペア対象行またはリペア対象列を決定する。また、試験装置100は、リペア解析結果に基づき、リペア対象行を行スペア領域に、あるいはリペア対象列を列スペア領域に置換して被試験メモリ10の救済処理を実行する。試験装置100は、試験プログラムに応じて、試験およびリペア解析を実行してよい。試験装置100は、試験部110と、フェイルメモリ部120と、解析部130と、救済部140とを備える。試験部110は、冗長回路を含む被試験メモリ10との間で電気信号を授受して被試験メモリ10を試験する。試験部110は、被試験メモリ10が複数のメモリ領域を備える場合、当該メモリ領域毎に試験を実行してよい。試験部110は、被試験メモリ10を試験するための試験パターンに基づく試験信号を被試験メモリ10に入力して、試験信号に応じて被試験メモリ10が出力する出力信号に基づいて被試験メモリ10の良否を判定する。試験部110は、試験信号発生部112と、信号入出力部114と、期待値比較部116とを有する。試験信号発生部112は、信号入出力部114を介して1または複数の被試験メモリ10に接続されて、被試験メモリ10へ供給する複数の試験信号を発生する。試験信号発生部112は、試験信号に応じて被試験メモリ10が出力する応答信号の期待値を生成してよい。信号入出力部114は、1以上の被試験メモリ10に接続され、試験部110と被試験メモリ10との間で電気信号をやり取りする。信号入出力部114は、複数の被試験メモリ10を搭載するパフォーマンスボードであってよい。信号入出力部114は、被試験メモリ10に接続される伝送経路に設けられる複数の切り替えスイッチを含み、被試験メモリ10および試験部110の間を電気的に接続するか切断するかを切り替えてよい。信号入出力部114は、試験すべき被試験メモリ10と試験部110との間を電気的に接続して、試験信号発生部112が発生した試験信号を当該被試験メモリ10に送信する。また、信号入出力部114は、試験信号に応じて当該被試験メモリ10が出力する出力信号を受信する。信号入出力部114は、受信した被試験メモリ10の出力信号を期待値比較部116へと送信する。期待値比較部116は、信号入出力部114から受信した被試験メモリ10の出力信号に含まれるデータ値と試験信号発生部112が生成する期待値とを比較する。期待値比較部116は、比較結果に基づき、被試験メモリ10の良否を判定する。期待値比較部116は、被試験メモリ10の試験の判定結果および検出した不良セルのアドレス情報等をフェイルメモリ部120に記憶する。フェイルメモリ部120は、被試験メモリ10が備える各メモリ領域の不良セルの情報を記憶する。フェイルメモリ部120は、被試験メモリ10が複数のメモリ領域を備える場合、当該メモリ領域毎に不良セルの情報を記憶してよい。ここで、被試験メモリ10は、対応する行リペア領域および列リペア領域が設けられた単位で、複数のメモリ領域を備えてよい。試験部110が被試験メモリ10の複数のメモリ領域を一部ずつ順に試験していく場合、フェイルメモリ部120は、1回の試験で試験されるメモリ領域分の不良セル情報を格納する容量以上の記憶領域を持てばよい。また、フェイルメモリ部120は、複数の被試験メモリ10に対応して、試験装置100内に複数備わってよい。また、複数のフェイルメモリ部120は、被試験メモリ10の複数のメモリ領域毎に備わってよい。解析部130は、フェイルメモリ部120に記憶された不良セルの情報に基づき、被試験メモリ10のリペア解析を実行する。解析部130は、試験装置100内に複数備わってよい。例えば、解析部130は、フェイルメモリ部120が試験装置100内に複数備わる場合に、複数のフェイルメモリ部120毎に備わる。また、解析部130は、複数の被試験メモリ10に対応して複数備わってもよい。解析部130は、バッファ部122と、行方向不良数記憶部132と、列方向不良数記憶部134と、行方向重み記憶部136と、列方向重み記憶部138と、判断部150とを有する。バッファ部122は、被試験メモリ10の予め定められたメモリ領域のフェイル情報を、フェイルメモリ部120から読み出して記憶する。バッファ部122は、被試験メモリ10が対応する行リペア領域および列リペア領域が設けられた単位で複数のメモリ領域を備える場合、当該メモリ領域毎にフェイル情報を読み出して記憶してよい。バッファ部122は、フェイルメモリ部120に記憶されたメモリセルの位置情報に対応させて、不良セル情報をマッピングしてよい。行方向不良数記憶部132は、バッファ部122に記憶された被試験メモリ10のメモリ領域の行毎に、不良セル数を記憶する。列方向不良数記憶部134は、当該メモリ領域の列毎に、不良セル数を記憶する。行方向重み記憶部136は、バッファ部122に記憶された被試験メモリ10のメモリ領域の行毎に、当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する。ここで、行方向重み記憶部136は、当該不良セル数の合計を表す値を記憶してもよい。行方向重み記憶部136が記憶する値は、当該行の重みとして判断部150が参照してよい。列方向重み記憶部138は、当該メモリ領域の列毎に、当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する。ここで、列方向重み記憶部138は、当該不良セル数の合計を表す値を記憶してもよい。列方向重み記憶部138が記憶する値は、当該列の重みとして判断部150が参照してよい。判断部150は、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138に記憶された値に基づいて、不良セルを被試験メモリ10の行スペア領域および列スペア領域のいずれにより置換するかを判断する。判断部150は、行方向不良数記憶部132および列方向不良数記憶部134に記憶された不良セル数がより大きな行または列を優先して行スペア領域および列スペア領域のいずれにより置換するかを判断する。行方向不良数記憶部132または列方向不良数記憶部134に記憶された数が他に比べて大きい行または列は、不良セルの数が他に比べて多い行または列となる。したがって、1つの当該行または列を置換するだけで複数のセルを救済することができるので、判断部150は、不良セルを効率的に救済する目的で当該行または列の救済すべき優先準位を他に比べて高くする。しかしながら、行方向不良数記憶部132または列方向不良数記憶部134に記憶された数が同数の場合等、判断部150は、効率的な救済の順番を判断できない場合がある。そこで判断部150は、行方向重み記憶部136、および列方向重み記憶部138に記憶された値も参照して、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する。判断部150は、行方向不良数記憶部132および列方向不良数記憶部134における不良セル数が同一の複数の行または列のうち、当該行または列に対応して行方向重み記憶部136および列方向重み記憶部138に記憶された合計がより小さい行または列を優先して行スペア領域および列スペア領域のいずれにより置換するかを判断する。行方向重み記憶部136に記憶された数がより大きい行に含まれる不良セルは、当該不良セルを含む列に、他の不良セルが1つ以上存在している可能性が高い。即ち、当該列の救済によって、当該不良セルを含む複数の不良セルを救済できる可能性が他の列よりも高いので、判断部150は、当該列を優先させて置換する可能性が高いことを意味する。したがって、判断部150は、当該列による当該不良セルの救済と重複して当該行を救済しないように、当該行の優先順位を下げる。そして、判断部150は、列の救済と同時に、行に含まれる不良セルが救済される確率が他の行よりも低い、行方向重み記憶部136に記憶された数がより小さい行の優先準位を上げる。同様に、列方向重み記憶部138に記憶された数がより大きい列に含まれる不良セルは、当該不良セルを含む行に、他の不良セルが1つ以上存在している可能性が高いので、判断部150は、当該行を優先させて置換する可能性が高い。したがって、判断部150は、当該行による当該不良セルの救済と重複して当該列を救済しないように、当該列の優先順位を下げる。そして、判断部150は、行の救済と同時に、列に含まれる不良セルが救済される確率が他の列よりも低い、列方向重み記憶部138に記憶された数がより小さい列の優先準位を上げる。このように、行方向不良数記憶部132または列方向不良数記憶部134に記憶された数が同数であっても、判断部150は、置換する優先順位を判断することができる。判断部150は、行スペア領域または列スペア領域に置換すべきと判断した行または列の不良セルの情報をクリアし、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138が記憶する値を更新する。このように、判断部150は、置換すべき行または列を判断した後に、不良セルの情報をクリアして、置換する不良セルがなくなるまで、置換すべき行または列を繰り返し判断してよい。判断部150は、行方向不良数記憶部132および列方向不良数記憶部134における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部136および列方向重み記憶部138に記憶された合計値が同一の場合、以前に行リペア領域に置換すべきとした行の合計と、列リペア領域に置換すべきとした列の合計を比較して、列の合計が多い場合は当該重みが最小となる複数の行を、優先してリペア対象とする。これに代えて、判断部150は、行方向不良数記憶部132および列方向不良数記憶部134における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部136および列方向重み記憶部138に記憶された合計値が同一の場合、1以上の不良数を記憶する行方向不良数記憶部132の数よりも、1以上の不良数を記憶する列方向不良数記憶部134の数が大きい場合に当該行を、優先して列スペア領域に置換すべきと判断する。また、判断部150は、行方向不良数記憶部132および列方向不良数記憶部134における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部136および列方向重み記憶部138に記憶された合計値が同一の場合、1以上の不良数を記憶する列方向不良数記憶部134の数よりも、1以上の不良数を記憶する行方向不良数記憶部132の数が大きい場合に当該列を、優先して列スペア領域に置換すべきと判断する。後に述べるように、これらによって、対応する行方向重み記憶部136および列方向重み記憶部138に記憶された合計値も同一の行または列が複数ある場合でも、判断部150は、置換すべき優先順位を判断することができる。救済部140は、判断部150が行スペア領域または列スペア領域に置換すべきと判断した行または列を、判断した順に置換して救済する。救済部140は、被試験メモリ10に備わる冗長回路への切替方法に応じて、置換すべき行または列を行スペア領域または列スペア領域へと置換する。例えば、被試験メモリ10が冗長回路への切替方法として論理回路を用いている場合、救済部140は、当該論理回路を動作させるプログラムを書き換えて、冗長回路へと切り替える。これに代えて、被試験メモリ10が冗長回路への切替方法としてレーザビーム等によって熱的に切断する切断用回路を用いている場合、救済部140は、対応する切断用回路にレーザビーム等を照射して熱切断してよい。これに代えて、被試験メモリ10が冗長回路への切替方法として電流を流して溶断するヒューズ回路を用いている場合、救済部140は、対応するヒューズ回路に予め定められた電流値の範囲の電流を流して溶断してよい。以上の本実施例に係る試験装置100は、被試験メモリ10の試験と、試験結果に基づく被試験メモリ10のメモリリペア解析と、メモリリペア解析結果に基づく救済処理と、を実行する。試験装置100は、被試験メモリ10の試験が終了してからメモリリペア解析を実行してよく、これに代えて、予め定められた一部のメモリ領域の試験結果がフェイルメモリ部に記憶された後に、当該メモリ領域のメモリリペア解析を実行してもよい。また、試験装置100は、解析部130のメモリリペア解析の実行と共に、救済部140の救済処理を実行してもよい。図2は、本実施形態に係る解析部130の構成例を示す。本例において、被試験メモリ10は、5行5列のメモリセルのマトリクスと、不良メモリセルを行単位で置換する2行分の行スペア領域と、不良メモリセルを列単位で置換する2列分の列スペア領域を有する。バッファ部122は、被試験メモリ10の5行5列のメモリ領域のフェイル情報を、フェイルメモリ部120から読み出して記憶する。一例として、バッファ部122は、図中の水平方向を行方向として、垂直方向を列方向とする。即ち例えば、同一の行番号において列番号を1つずつインクリメントする方向が行方向であり、同一の列番号において行番号を1つずつインクリメントする方向が列方向である。図中において、バッファ部122は、メモリ領域の不良セルを1と示す。行方向不良数記憶部132および行方向重み記憶部136は、バッファ部122が5行のメモリ領域を有するので、少なくとも5つの記憶領域をそれぞれ有してよい。同様に、列方向不良数記憶部134および列方向重み記憶部138は、バッファ部122が5列のメモリ領域を有するので、少なくとも5つの記憶領域をそれぞれ有してよい。例えば、行方向不良数記憶部132は、1行1列のメモリセルが不良セルなので、1行目の不良数を1として1番目の記憶領域に記憶する。また、行方向不良数記憶部132は、2行目の不良数を2として2番目の記憶領域に、3行目から5行目までの不良数を1として3番目から5番目の記憶領域に記憶する。同様に、列方向不良数記憶部134は、1列目と3列目の不良数を1として、2列目と5列目の不良数を2として、4列目の不良数を0として記憶する。行方向重み記憶部136は、1行目に含まれる不良セルが1列目に位置して、1列目の不良セル数の合計が1なので、1番目の記憶領域に1を記憶する。また、行方向重み記憶部136は、2行目に含まれる不良セルが2列目と5列行目に位置して、2列目の不良セル数である2と、5列目の不良セル数である2の合計が4となるので、2番目の記憶領域に4を記憶する。同様に、行方向重み記憶部136は、3番目の記憶領域に2を、4番目の記憶領域に2を、5番目の記憶領域に1を記憶する。列方向重み記憶部138は、1列目に含まれる不良セルが1行目に位置して、1行目の不良セル数の合計が1なので、1番目の記憶領域に1を記憶する。また、列方向重み記憶部138は、2列目に含まれる不良セルが2行目と4行目に位置して、2行目の不良セル数である2と、4行目の不良セル数である1の合計が3となるので、2番目の記憶領域に3を記憶する。同様に、列方向重み記憶部138は、3番目の記憶領域に1を、4番目の記憶領域に0を、5番目の記憶領域に3を記憶する。判断部150は、行方向重み記憶部136、および列方向重み記憶部138が記憶した値を参照して、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する。また、判断部150は、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断した後に、バッファ部122の当該不良セルの表示をクリアしてよい。図3は、本実施形態に係る試験装置100の動作フローを示す。ここで、試験装置100は、被試験メモリ10の試験を終えてからメモリリペア解析を実行する例を説明する。試験部110は、被試験メモリ10の試験を実行するS300。試験部110は、試験結果をフェイルメモリ部120に記憶する。次に、バッファ部122は、フェイルメモリ部120に記憶された被試験メモリ10の一部の領域の試験結果の情報を読み出して記憶するS310。ここで、図2で説明したように、行方向不良数記憶部132は、バッファ部122に記憶されたメモリ領域の行毎に、不良セル数を記憶して、列方向不良数記憶部134は、当該メモリ領域の列毎に、不良セル数を記憶する。また、図2で説明したように、行方向重み記憶部136は、バッファ部122に記憶されたメモリ領域の行毎に、当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する。同様に、列方向重み記憶部138は、当該メモリ領域の列毎に、当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する。ここで、行方向重み記憶部136および列方向重み記憶部138は、行方向不良数記憶部132および列方向不良数記憶部134がそれぞれ行毎または列毎の不良セル数を記憶した後に、当該記憶した不良セル数に基づいてそれぞれ動作してよい。ここで例えば、バッファ部122が、フェイルメモリ部120に記憶された情報をメモリセル毎に読み出して記憶する場合を説明する。バッファ部122が1つの不良セル情報をマッピングする毎に、行方向不良数記憶部132および列方向不良数記憶部134は、対応する行および列の不良セル数を1つインクリメントしてよい。この場合、行方向重み記憶部136および列方向重み記憶部138は、インクリメントされた行方向不良数記憶部132および列方向不良数記憶部134の値に基づいて、不良セル数の合計を更新する。一例として、バッファ部122が2行2列の位置に不良セル情報をマッピングした場合、行方向不良数記憶部132は2番目の記憶領域に記憶された数値を、列方向不良数記憶部134は2番目の記憶領域に記憶された数値をそれぞれ1つインクリメントする。次に、行方向重み記憶部136は、2行目の重みとして記憶されている2番目の不良セルの合計を更新する。同様に、列方向重み記憶部138は、2列目の重みとして記憶されている2番目の不良セルの合計を更新する。更に、バッファ部122が2行5列の位置に記憶させた場合、行方向不良数記憶部132は2番目の記憶領域に記憶された数値を、列方向不良数記憶部134は5番目の記憶領域に記憶された数値をそれぞれ1つインクリメントする。次に、行方向重み記憶部136は、2行目の重みとして記憶されている2番目の不良セルの合計を更新する。同様に、列方向重み記憶部138は、5列目の重みとして記憶されている5番目の不良セルの合計を更新する。このようにして、バッファ部122の不良セル情報のマッピング毎に、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138は、それぞれが記憶している値をそれぞれ更新させてよい。これによって、例えば、バッファ部122が1つの不良セル情報のマッピングを1クロックおきに実行することができる。この場合、行方向不良数記憶部132と列方向不良数記憶部134は、1クロックおきの同一クロックで更新して、行方向重み記憶部136と列方向重み記憶部138は、行方向不良数記憶部132と列方向不良数記憶部134が更新するクロックとは異なる1つおきのクロックで更新してよい。これに代えて、バッファ部122が1つの不良セルのマッピングを1クロック毎に実行することもできる。この場合、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138は、マッピングのクロックと同一クロックで更新してよい。これに代えて、バッファ部122のマッピングが終了してから、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138の更新が行われてもよい。この場合、バッファ部122は、不良セル情報のマッピングを1つずつ実行しなくてもよい。次に、判断部150は、行方向不良数記憶部132および列方向不良数記憶部134に記憶された不良セル数を参照して、不良セル数が最大となる行または列が1つであるか否かを判別するS320。不良セル数が最大となる行または列が1つの場合、判断部150は、当該行または列を優先してリペア対象とするS330。不良セル数が最大となる行または列が2つ以上ある場合、判断部150は、当該行または列に対応する重みである行方向重み記憶部136または列方向重み記憶部138に記憶された値を参照する。ここで、判断部150は、行方向重み記憶部136または列方向重み記憶部138に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列が1つであるか否かを判別するS340。当該重みが最小となる行または列が1つの場合、判断部150は、当該行または列を優先してリペア対象とするS350。当該重みが最小となる行または列が2つ以上ある場合、判断部150は、以前にリペア対象とした列の合計と、以前にリペア対象とした行の合計を比較するS360。判断部150は、以前にリペア対象とした列の合計が多い場合は当該重みが最小となる複数の行を、以前にリペア対象とした行の合計が多い場合は当該重みが最小となる複数の列を、優先してリペア対象とする。これによって、判断部150は、リペア対象とする行および列の数のバランスを均一に近づけることができる。また、これに代えて、1以上の不良数を記憶する行方向不良数記憶部132の数と、1以上の不良数を記憶する列方向不良数記憶部134の数とを比較する。判断部150は、行方向不良数記憶部132の数が多い場合に当該列を、列方向不良数記憶部134の数が多い場合に当該列を、優先してリペア対象としてよい。即ち、1以上の不良数を記憶する行方向不良数記憶部132の数が多い場合は、不良セルが複数の行にわたって分散していることを示すので、判断部150は、当該行よりも不良セルの分散が少ない列を選択してリペア対象としてよい。以上により、判断部150がリペア対象とした行または列について、救済部140は、被試験メモリ10の行スペア領域または列スペア領域へと置換する。ここで、救済部140は、判断部150がリペア対象と判断する毎に、行スペア領域または列スペア領域へと置換してよい。これに代えて、救済部140は、予め定められた複数のリペア対象が判断された後に、当該複数のリペア対象を判断部150が判断した順に、行スペア領域または列スペア領域へと順次置換してよい。判断部150は、リペア対象とした行または列のバッファ部122における不良セルの情報をクリアするS370。判断部150は、バッファ部122においてクリアされていない不良セルがまだ残っていれば、ステップS320に戻り、次に優先してリペア対象とする行または列を判断するS380。判断部150は、バッファ部122の不良セルが全てクリアされるまで、ステップS320からステップS380の手順を繰り返す。判断部150は、バッファ部122の不良セルが全てクリアされた場合、メモリリペア解析を終了させる。以上の本実施例の動作フローによって、試験装置100は、被試験メモリ10の試験とメモリリペア解析を実行することができる。また、本実施例の試験装置100は、ハードウェアで実現できる程度の比較的単純な処理でメモリリペア解析を実行することができるので、複雑な処理を実行する高価なCPU等を省略することができる。このような動作フローのメモリリペア解析によって、バッファ部122、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138にそれぞれ記憶される値がどのように推移するのかを、図4Aから図4Cを用いて説明する。図4Aは、本実施形態に係る解析部130が、被試験メモリ10の一部のメモリ領域に対して実行するリペア解析の初期状態の一例を示す。ここで、バッファ部122は、図2で説明したように、フェイルメモリ部120から25個のメモリセルを有するメモリ領域の試験結果を、フェイルメモリ部120から読み出して記憶する例を説明する。行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138は、図2と同じ値を、それぞれの初期値としてそれぞれ記憶するので、初期値の算出方法についての説明を省略する。判断部150は、行方向不良数記憶部132および列方向不良数記憶部134に記憶された不良セル数を参照して、不良セル数が最大となる行または列が、第2行目、第2列目、および第5列目の3つであることを判別する。ここで、不良セル数の最大値は2である。ここで例えば、第2行目を優先してリペア対象とすると、1行1列、3行5列、4行2列、および5行3列の4つの不良セルが残る。この場合、いずれの行または列を次のリペア対象としても、当該4つの不良セルのうち、2つ以上の不良セルを同時にリペアすることができなくなる。即ち、1つの列または行に対して1つの不良セルだけをリペア対象に含むことになり、リペア対象となる列または行の合計は、最初の第2行目を含めて5つとなる。しかしながら、被試験メモリ10に含まれる冗長回路に、当該メモリ領域に対応する行スペア領域または列スペア領域が合計5本も存在しない場合があり、この場合、当該メモリ領域を救済することができない。即ち、行方向または列方向の不良セルの合計値だけからリペア対象を判断しても、効率的なリペア解析を実行できない場合があることがわかる。そこで、本実施例のごとく、判断部150は、不良セル数が最大となる行または列が2つ以上ある場合、当該行または列に対応する重みである行方向重み記憶部136または列方向重み記憶部138に記憶された値に基づいてリペア対象とする行または列を判断する。判断部150は、行方向重み記憶部136または列方向重み記憶部138に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列が1つであるか否かを判別する。第2行目の重みは4、第2列目の重みは3、第5列目の重みは3なので、判断部150は、重みが最小となる行または列として、第2列目および第5列目の2つであると判別する。判断部150は、判別した2つの列を、優先してリペア対象とする。図4Bは、本実施形態に係る解析部130が、二つのリペア対象列を決定した一例を示す。判断部150は、バッファ部122におけるリペア対象とした第2列目および第5列目の不良セルの情報をクリアする。即ち、2行2列、2行5列、3行5列、および4行2列の不良セルをクリアする。これに併せて、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138は、残った1行1列、5行3列の不良セルに基づく情報に更新する。判断部150は、再び、行方向不良数記憶部132および列方向不良数記憶部134に記憶された不良セル数を参照して、不良セル数が最大となる行または列が、第1行目、第4行目、第1列目、および第3列目の4つであることを判別する。ここで、不良セル数の最大値は1である。次に、判断部150は、行方向重み記憶部136または列方向重み記憶部138に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列は4つであることを判別する。そこで判断部150は、当該重みが最小となる行または列が2つ以上ある場合、以前にリペア対象とした列の合計と、以前にリペア対象とした行の合計を比較する。判断部150は、以前にリペア対象とした列の合計が2で、以前にリペア対象とした行の合計の0よりも多いことから、当該重みが最小となる第1行目、第4行目を優先してリペア対象とする。図4Cは、本実施形態に係る解析部130が、二つのリペア対象行を決定した一例を示す。判断部150は、バッファ部122におけるリペア対象とした第1行目および第4行目の不良セルの情報をクリアする。即ち、1行1列および5行3列の不良セルをクリアする。これによって、全ての不良セルがクリアされたので、解析部130は当該メモリ領域のリペア解析を終了する。以上のように、本例において、判断部150は、第1行目、第4行目、第2列目、および第5列目の、2つの行および2つの列をリペア対象として、バッファ部122に記憶されたメモリ領域を救済させることができる。このように、判断部150は、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138に記憶された値に基づいてリペア解析を実行することで、効率よく不良セルを救済できる。本実施例において、判断部150は、リペア対象とした行または列のバッファ部122における不良セルの情報をクリアする例を説明した。これに代えて、判断部150は、バッファ部122の情報はクリアせずに、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138における不良セルの情報をクリアしてもよい。例えば、判断部150は、リペア対象とした行または列に含まれる不良セルの個数を、対応する行方向不良数記憶部132または列方向不良数記憶部134から差し引く。これによって、判断部150は、行方向不良数記憶部132および列方向不良数記憶部134をクリアすることができる。同様に、判断部150は、リペア対象とした行または列に含まれる不良セルに対応した、クリアされる前の列方向不良数記憶部134または行方向不良数記憶部132に記憶された不良セルの個数を、行方向重み記憶部136または列方向重み記憶部138から差し引く。これによって、判断部150は、行方向重み記憶部136および列方向重み記憶部138をクリアすることができる。このように、判断部150は、バッファ部122の情報をクリアしなくてもリペア解析を実行することができる。この場合、解析部130は、不良セルの位置情報を参照する目的でバッファ部122を用いているので、バッファ部122を省いてよい。即ち、解析部130は、不良セルの位置情報を直接フェイルメモリ部120にアクセスして参照して、行方向不良数記憶部132、列方向不良数記憶部134、行方向重み記憶部136、および列方向重み記憶部138における不良セルの情報を更新してよい。図5は、本実施形態に係る試験装置100の動作フローの変形例を示す。本変形例において、試験部110は、被試験メモリ10の各メモリ領域の試験を順次実行して、試験結果である不良セルの情報を、メモリ領域毎に複数のフェイルメモリ部120を順次切り替えて記憶し、解析部130は、複数のフェイルメモリ部120に記憶されたメモリ領域毎の不良セルの情報に基づき、当該メモリ領域のリペア解析を実行する。即ち、試験装置100は、試験部110の試験と、解析部130のリペア解析とを、時間的に並行して実行する。例えば、試験部110は、被試験メモリ10の偶数番目のメモリ領域の試験を実行して、試験結果である不良セルの情報を、第2のフェイルメモリ部に記憶すると共に、解析部130は、第1のフェイルメモリ部に記憶された奇数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する。また、試験部110は、被試験メモリ10の奇数番目のメモリ領域の試験を実行して試験結果を第1のフェイルメモリ部に記憶すると共に、解析部130は、第2のフェイルメモリ部に記憶された偶数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する。試験部110は、被試験メモリ10の一部の領域の試験を実行するS500。例えば、試験部110は、被試験メモリ10の第1番目の領域を試験する。試験部110は、複数のフェイルメモリ部120を備え、第1番目の領域の試験結果であるフェイル情報を複数のフェイルメモリ部120のうち、第1のフェイルメモリ部に記憶する。次に、バッファ部122は、第1のフェイルメモリ部に記憶された第1番目の領域のフェイル情報を読み出して記憶するS510。解析部130は、図3のステップS320からステップS380と同様の手順を繰り返して、第1番目の領域のリペア解析を実行するS520。試験部110は、試験が終了するまで、ステップS500からステップS520の手順を繰り返して被試験メモリ10の次の奇数番目に当たる領域の試験とリペア解析を実行するS530。その一方で、試験部110は、解析部130がステップS510およびステップ520でリペア解析を実行している間に、被試験メモリ10のメモリ領域のうち、第1番目の領域以外の、試験すべき領域の有無を試験プログラム等から判断するS540。試験部110は、試験すべき第2番目の領域が他にある場合、解析部130のリペア解析と並行して、第2番目の領域を試験するS550。試験部110は、第2番目の領域のフェイル情報を複数のフェイルメモリ部120のうち、第2のフェイルメモリ部に記憶する。次に、バッファ部122は、第2のフェイルメモリ部に記憶された第2番目の領域のフェイル情報を読み出して記憶するS560。また、解析部130は、試験部110の第3番目の領域の試験と並行して、第2番目の領域のリペア解析を実行するS570。試験部110は、試験が終了するまで、ステップS550からステップS540の手順を繰り返して被試験メモリ10の次の偶数番目に当たる領域の試験とリペア解析を実行するS540。このように、試験部110の試験と、解析部130のリペア解析を並行して実行することで、試験装置100は、被試験メモリ10の試験とリペア解析の実行時間を短縮することができる。また、試験装置100は、奇数番目の試験結果を第1のフェイルメモリ部に上書きして記憶する一方で、偶数番目の試験結果を第2のフェイルメモリ部に上書きして記憶することで、フェイルメモリ部の容量を低減することができる。図6は、本実施形態に係る解析部130の変形例を示す。本変形例は、解析部130をハードウェアで実現させる一例を示す。解析部130は、レジスタマトリクス回路600と、第1の加算部604と、第2の加算部606と、第1の記憶部612と、第2の記憶部614と、第3の記憶部616と、第4の記憶部618とを有する。レジスタマトリクス回路600は、フェイルメモリ部120から一部のメモリ領域の不良セルの情報を読み出して記憶する。レジスタマトリクス回路600は、複数のレジスタ部602を含む。レジスタ部602は、フェイルメモリ部120から読み出したメモリ領域の行および列で指定されるアドレスの数以上の数がレジスタマトリクス回路600に含まれてよい。レジスタ部602は、当該メモリ領域の行および列で指定されるアドレスに一対一で対応してレジスタマトリクス回路600に含まれてよい。即ち、1つのレジスタ部602は、当該メモリ領域の1つのメモリセルの情報を記憶してよい。レジスタ部602は、フリップフロップ回路であってよい。第1の加算部604は、当該メモリ領域の行毎または列毎に対応するレジスタ部602に記憶された不良セルの個数を加算してよい。第2の加算部606は、接続された第1の記憶部612または第2の記憶部614に記憶された数を選択的に加算する。第1の記憶部612は、当該メモリ領域に対応するレジスタ部602の行毎に備わり、第1の加算部604が行毎に加算した不良セル数を記憶する。第2の記憶部614は、当該メモリ領域に対応するレジスタ部602の列毎に備わり、第1の加算部604が列毎に加算した不良セル数を記憶する。第3の記憶部616は、当該メモリ領域に対応するレジスタ部602の行毎に備わり、第2の加算部606が当該行に含まれる不良セルが位置する列の不良セル数を加算した結果を記憶する。即ち例えば、当該メモリの第1行に対応する第2の加算部606は、第1行に含まれる不良セルが位置する列の不良セル数を加算する。第4の記憶部618は、当該メモリ領域に対応するレジスタ部602の列毎に備わり、第2の加算部606が当該列に含まれる不良セルが位置する行の不良セル数を加算した結果を記憶する。即ち例えば、当該メモリの第1列に対応する第2の加算部606は、第1列に含まれる不良セルが位置する行の不良セル数を加算する。このように、本変形例の解析部130は、図1で説明したバッファ部122をレジスタマトリクス回路600へ、行方向不良数記憶部132を第1の記憶部612へ、列方向不良数記憶部134を第2の記憶部614へ、行方向重み記憶部136を第3の記憶部616へ、列方向重み記憶部138を第4の記憶部618へと、それぞれ対応するハードウェアに置き換えている。これによって、解析部130は、ハードウェアによって、メモリリペア解析を実行できることがわかる。また、解析部130は、内部の回路をプログラミングにより構成可能であり、レジスタマトリクス回路600および判断部150がプログラミングにより構成されるプログラムロジックデバイス部を更に備えてもよい。一例として、解析部130は、FPGA等の再書き換えができるゲートアレイで形成される。これによって、解析部130は、高速かつ設計が容易なハードウェアで実現することができる。以上の実施例において、試験装置100は、試験部110と、フェイルメモリ部120と、解析部130と、救済部140とを備え、被試験メモリの試験と、リペア解析と、救済処理を実行する例を説明した。これに代えて、解析部130は、メモリリペア解析装置であってよい。また、試験装置100は、試験部110と、フェイルメモリ部120とを備えてよく、また、救済部140は、リペア装置であってよい。ここで、メモリリペア解析装置は、試験装置100のフェイルメモリ部120に記憶された全ての試験結果の情報を読み出して記憶するフェイルメモリ部を更に備えてよい。これに代えて、解析部130と救済部140は、メモリリペア解析装置であってよい。この場合も、メモリリペア解析装置は、フェイルメモリ部を更に備えてよい。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。