nビット入出力の第1~第8半導体メモリを有するメモリモジュールと、外部装置から受け取る4×nビットのデータに基づいて、3×nビットの誤り検出訂正符号を生成し、前記4×nビットのデータをnビットずつ前記第1~第4半導体メモリのそれぞれに格納し、前記3×nビットの誤り検出訂正符号をnビットずつ前記第5~第7半導体メモリのそれぞれに格納するメモリ制御部とを具備し、前記メモリ制御部は、前記第1~第4半導体メモリに格納された前記4×nビットのデータを読み出すとき、前記第5~第7半導体メモリに格納された前記3×nビットの誤り検出訂正符号に基づいて、前記第1~第4半導体メモリのうちの1つの半導体メモリの誤り訂正、又は2つの半導体メモリの誤り検出を実行するメモリシステム。請求項1に記載のメモリシステムであって、前記メモリ制御部は、1つの半導体メモリの誤り訂正を実行した場合、訂正したデータを前記第8半導体メモリに格納するメモリシステム。請求項2に記載のメモリシステムであって、前記メモリモジュールは、nビット入出力の第9半導体メモリを更に有し、前記メモリ制御部は、前記外部装置から前記4×nビットのデータと共に1×nビットのディレクトリデータを受け取る場合、前記1×nビットのディレクトリデータを前記第9半導体メモリに格納するメモリシステム。請求項1乃至3の何れか一項に記載のメモリシステムであって、nは4又は8であるメモリシステム。外部装置から受け取る4×nビットのデータを、nビット入出力の第1~第8半導体メモリを有するメモリモジュールに書き込むステップと、前記外部装置の要求に基づいて、前記メモリモジュールから前記4×nビットのデータを読み出すステップとを具備し、前記書き込むステップは、前記外部装置から前記4×nビットのデータを受け取るステップと、前記4×nビットのデータに基づいて、3×nビットの誤り検出訂正符号を生成するステップと、前記4×nビットのデータをnビットずつ、前記第1~第4半導体メモリのそれぞれに格納するステップと、前記3×nビットの誤り検出訂正符号をnビットずつ、前記第5~第7半導体メモリのそれぞれに格納するステップとを備え、前記読み出すステップは、前記外部装置の要求に基づいて、前記第1~第4半導体メモリに格納された前記4×nビットのデータを読み出すステップと、前記第5~第7半導体メモリに格納された前記3×nビットの誤り検出訂正符号を読み出すステップと、読み出された前記4×nビットのデータ及び前記3×nビットの誤り検出訂正符号に基づいて、前記第1~第4半導体メモリのうちの1つの半導体メモリの誤り訂正、又は2つの半導体メモリの誤り検出を実行するステップとを備えるメモリモジュール制御方法。請求項5に記載のメモリモジュール制御方法であって、前記実行するステップは、1つの半導体メモリの誤り訂正を実行した場合、訂正したデータを前記第8半導体メモリに格納するステップを備えるメモリモジュール制御方法。請求項6に記載のメモリモジュール制御方法であって、前記書き込むステップは、前記外部装置から前記4×nビットのデータと、1×nビットのディレクトリデータとを受け取るステップと、前記1×nビットのディレクトリデータを、前記メモリモジュールが有するnビット入出力の第9半導体メモリに格納するステップとを更に備えるメモリモジュール制御方法。請求項5乃至7の何れか一項に記載のメモリモジュール制御方法であって、nは4又は8であるメモリモジュール制御方法。ECCコード誤り検出訂正符号の1バイトによって実現可能であるのはSECDED1ビット訂正2ビット検出までであるため、前述したメモリシステム100はS8ECD8ED1バイト訂正2バイト検出を実行することはできない。つまり、メモリシステム100では、1つのDRAM111の故障を訂正することができないことを意味している。S8ECD8EDに必要な誤り検出訂正符号は3バイトである。従って、メモリシステム100がこれを実現しようとすると、3枚のECC付の汎用のDIMM110を同時に用いる必要がある。図2は、3枚のECC付の汎用のDIMM110を具備するメモリシステム101を示した図である。尚、図2のメモリシステム101の各部は図1のメモリシステム100と同様であるため詳細な説明は省略する。図2のメモリシステム101は、ECC無しの汎用DIMMに比べて高価なECC付の汎用のDIMM110を3枚必要とすることや、汎用DIMMインタフェース130が3倍必要となることによって高価となり、しかも設計も困難になるという問題がある。本発明の目的は、1枚の汎用のメモリモジュールのみで高度なエラー訂正を実現し、信頼性の高いメモリシステムを提供することにある。本発明のメモリシステムは、nビット入出力の第1~第8半導体メモリを有するメモリモジュールと、外部装置から受け取る4×nビットのデータに基づいて、3×nビットの誤り検出訂正符号を生成し、4×nビットのデータをnビットずつ第1~第4半導体メモリのそれぞれに格納し、3×nビットの誤り検出訂正符号をnビットずつ第5~第7半導体メモリのそれぞれに格納するメモリ制御部とを具備する。メモリ制御部は、第1~第4半導体メモリに格納された4×nビットのデータを読み出すとき、第5~第7半導体メモリに格納された3×nビットの誤り検出訂正符号に基づいて、第1~第4半導体メモリのうちの1つの半導体メモリの誤り訂正、又は2つの半導体メモリの誤り検出を実行する。本発明のメモリモジュール制御方法は、外部装置から受け取る4×nビットのデータを、nビット入出力の第1~第8半導体メモリを有するメモリモジュールに書き込むステップと、外部装置の要求に基づいて、メモリモジュールから4×nビットのデータを読み出すステップとを具備する。書き込むステップは、外部装置から4×nビットのデータを受け取るステップと、4×nビットのデータに基づいて、3×nビットの誤り検出訂正符号を生成するステップと、4×nビットのデータをnビットずつ、第1~第4半導体メモリのそれぞれに格納するステップと、3×nビットの誤り検出訂正符号をnビットずつ、第5~第7半導体メモリのそれぞれに格納するステップとを備える。読み出すステップは、外部装置の要求に基づいて、第1~第4半導体メモリに格納された4×nビットのデータを読み出すステップと、第5~第7半導体メモリに格納された3×nビットの誤り検出訂正符号を読み出すステップと、読み出された4×nビットのデータ及び3×nビットの誤り検出訂正符号に基づいて、第1~第4半導体メモリのうちの1つの半導体メモリの誤り訂正、又は2つの半導体メモリの誤り検出を実行するステップとを備える。本発明のメモリシステムは、1枚の汎用のメモリモジュールのみで高度なエラー訂正を実現し、高い信頼性を得ることができる。以下、添付図面を参照して本発明の実施の形態によるメモリシステムを説明する。第1の実施の形態本発明の第1の実施の形態を説明する。図3は、本発明の第1の実施の形態によるメモリシステム1を表す図である。図3を参照すると、メモリシステム1は、メモリモジュール10と、メモリ制御部20と、インタフェース部30とを具備する。メモリシステム1は、外部装置2とシステムインタフェース3を介して接続される。メモリモジュール10は、汎用のメモリモジュールであり、プリント基板上に搭載された、少なくとも8つの半導体メモリ11を有する。メモリモジュール10は、DIMMDualInlineMemoryModuleやSIMMSingleIn-lineMemoryModuleが例示される。本発明のメモリモジュール10は汎用タイプであることが好ましいため、メモリモジュール10は8つの半導体メモリ11を有することが好適である。しかし、図1に示したDIMM110を用いることも可能であり、メモリモジュール10は9つの半導体メモリ11を有するものであってもよい。半導体メモリ11は、データを記憶可能な半導体素子のチップであり、DRAMDynamicRandomAccessMemoryやSRAMStaticRandomAccessMemoryが例示される。図3を参照すると、半導体メモリ11は8ビット入出力であるが、4ビット入出力であってもよい。本実施の形態では、半導体メモリ11が8ビット入出力である場合を例に説明する。メモリ制御部20は、外部装置2から受け取る4×8ビット4バイトのデータをメモリモジュール10に書き込むとき、4×8ビット4バイトのデータに基づいて3×8ビット3バイトの誤り検出訂正符号を生成する。尚、3バイトの誤り検出訂正符号は、S8ECD8ED1バイト訂正2バイト検出を実現する符号である。メモリ制御部20は、4バイトのデータを1バイトずつ、4つの半導体メモリ11のそれぞれに格納し、3バイトの誤り検出訂正符号を1バイトずつ、他の3つの半導体メモリ11のそれぞれに格納する。また、メモリ制御部20は、メモリモジュール10の4つの半導体メモリ11に格納された4バイトのデータを読み出すとき、3つの半導体メモリ11に格納された3バイトの誤り検出訂正符号に基づいて、1バイトの誤り訂正、又は2バイトの誤り検出を実行する。言い換えると、メモリ制御部20は、4つの半導体メモリ11のうちの1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。メモリ制御部20の詳細を説明する。メモリ制御部20は、検出部21と、インタフェース部22とを備える。検出部21は、データの書き込み時、即ち、システムインタフェース部3を介して外部装置2から提供される4バイトのデータ及び書き込み要求を受け取ると、4バイトのデータに基づいて3バイトの誤り検出訂正符号を生成する。検出部21は、4バイトのデータ、3バイトの誤り検出訂正符号、及び書き込み要求をインタフェース部22に提供する。また、検出部21はデータの読み出し時、即ち、インタフェース部22から4バイトのデータと3バイトの誤り検出訂正符号とを受け取ると、3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11のうちの1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。詳細には、検出部21は3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11に誤りがあるか否かを判定する。誤りがないと判定した場合、検出部21は読み出した4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。一方、誤りがあると判定した場合、検出部21は3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11のうちの1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。ここで、1つの半導体メモリ11の誤り訂正を実行した場合、検出部21は訂正した1バイトのデータを、誤りのデータを格納している半導体メモリ11に提供するために、インタフェース部22へ提供する。そして、検出部21は訂正したデータとして、訂正した1バイトのデータを含む4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。一方、2つの半導体メモリ11の誤り検出を実行した場合、検出部21は異常を外部装置2に知らせる。インタフェース部22は、データの書き込み時、即ち、検出部21から4バイトのデータ、3バイトの誤り検出訂正符号、及び書き込み要求を受け取ると、インタフェース部30を介して、それらをメモリモジュール10に格納する。詳細には、インタフェース部22は、4バイトのデータを1バイトずつ4つの半導体メモリ11に格納し、3バイトの誤り検出訂正符号を1バイトずつ他の3つの半導体メモリ11に格納する。また、インタフェース部22はデータの読み出し時、即ち、検出部21から読み出し要求を受け取ると、4つの半導体メモリ11から4バイトのデータを読み出し、3つの半導体メモリ11から3バイトの誤り検出訂正符号を読み出す。インタフェース部22は、4バイトのデータと3バイトの誤り検出訂正符号とを検出部21に提供する。第1の実施の形態によるメモリシステム1の動作を説明する。図4は、本発明の第1の実施の形態によるメモリシステム1のデータ書き込み動作を示したフローチャートである。図4を参照して、本発明の第1の実施の形態によるデータ書き込み動作を説明する。[データ書き込み動作]ステップS01:外部装置2は、4バイトのデータ及び書き込み要求を、システムインタフェース部3を介してメモリシステム1に提供する。ステップS02:検出部21は、4バイトのデータ及び書き込み要求を受け取ると、4バイトのデータに基づいて3バイトの誤り検出訂正符号を生成する。検出部21は、4バイトのデータと、3バイトの誤り検出訂正符号と、書き込み要求とをインタフェース部22に提供する。ステップS03:インタフェース部22は、検出部21から4バイトのデータ、3バイトの誤り検出訂正符号、及び書き込み要求を受け取ると、インタフェース部30を介して、それらをメモリモジュール10に格納する。詳細には、インタフェース部22は、4バイトのデータを1バイトずつ4つの半導体メモリ11に格納し、3バイトの誤り検出訂正符号を1バイトずつ他の3つの半導体メモリ11に格納する。図5は、本発明の第1の実施の形態によるメモリシステム1のデータ読み出し動作を示したフローチャートである。図5を参照して、本発明の第1の実施の形態によるデータ読み出し動作を説明する。[データ読み出し動作]ステップS10:外部装置2はデータの読み出し要求を、システムインタフェース部3を介してメモリシステム1に提供する。ステップS11:検出部21は、データの読み出し要求をインタフェース部22に提供する。インタフェース部22は、検出部21から読み出し要求を受け取ると、4つの半導体メモリ11から4バイトのデータを読み出し、3つの半導体メモリ11から3バイトの誤り検出訂正符号を読み出す。インタフェース部22は、4バイトのデータと3バイトの誤り検出訂正符号とを検出部21に提供する。ステップS12:検出部21は、インタフェース部22から4バイトのデータと3バイトの誤り検出訂正符号とを受け取る。検出部21は、3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11に誤りがあるか否かを判定する。ステップS13:ステップS12において誤りがないと判定した場合、検出部21は読み出した4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。ステップS14:ステップS12において誤りがあると判定した場合、検出部21は3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。ステップS15:ステップS14において、1つの半導体メモリ11の誤り訂正を実行した場合、検出部21は訂正した1バイトのデータを、誤りのデータを格納している半導体メモリ11に提供するために、インタフェース部22へ提供する。そして、検出部21は、訂正したデータとして、訂正した1バイトのデータを含む4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。ステップS16:ステップS14において、2つの半導体メモリ11の誤り検出を実行した場合、検出部21は異常を外部装置2に知らせる。尚、検出部21は、メモリモジュール10の半導体メモリ11が8ビット入出力の半導体メモリでなく4ビット入出力の半導体メモリである場合、誤り検出訂正符号をS8ECD8EDではなくS4ECD4ED4ビット訂正8ビット検出を実現する符号とする。この場合、メモリ制御部20は、12ビットの誤り検出訂正符号に基づいて、4ビットの誤り訂正、又は8ビットの誤り検出を実行する。即ち、この場合でも、メモリシステム1は1枚のメモリモジュール10が有する半導体メモリ11のうちから、1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行することができる。以上のように、本発明のメモリシステム1は、1枚のメモリモジュールのみで1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出という高度なエラー訂正を実現し、高い信頼性を有することができる。その結果、本発明のメモリシステム1は、インタフェース部30を増加することなく、単純で安価なシステムを実現できる効果を奏している。特に、メモリモジュール10としてECC無しの汎用のメモリモジュールを使用すると、より安価にメモリシステム1を実現することができる。第2の実施の形態本発明の第2の実施の形態を説明する。本発明の第2の実施の形態によるメモリシステムは、その基本的構成は第1の実施の形態と同様であり、残った1つの半導体メモリ11に着目したものである。詳細には、第2の実施の形態のメモリシステムは、残った1つの半導体メモリ11を他の半導体メモリ11が故障した場合のスペアとして使用する。図6は、本発明の第2の実施の形態によるメモリシステム1aを表す図である。図6を参照すると、メモリシステム1aは、メモリモジュール10と、メモリ制御部20aと、インタフェース部30とを具備する。メモリモジュール10及びインタフェース部30は、第1の実施の形態のメモリシステム1と同様であるため説明を省略する。メモリ制御部20aは、1つの半導体メモリの誤り訂正を実行した場合、訂正したデータをメモリモジュール10で使用されていない残りの半導体メモリ11に格納する。メモリ制御部20aは、検出部21と、インタフェース部22aとを備える。検出部21は、第1の実施の形態と同様である。インタフェース部22aのデータの書き込み動作は、第1の実施の形態のインタフェース部22と同様であるため、データの読み出し動作について説明する。インタフェース部22aは、データの読み出し時、即ち、検出部21から読み出し要求を受け取ると、4つの半導体メモリ11から4バイトのデータを読み出し、3つの半導体メモリ11から3バイトの誤り検出訂正符号を読み出す。インタフェース部22は、4バイトのデータと3バイトの誤り検出訂正符号とを検出部21に提供する。その後、検出部21が1つの半導体メモリ11の誤り訂正を実行した場合、インタフェース部22aは検出部21から訂正した1バイトのデータを受け取り、故障した半導体メモリ11の情報を保持する。そして、インタフェース部22aは、訂正された1バイトのデータをデータ及び誤り検出訂正符号が格納されていない残りの半導体メモリ11に格納する。本発明の第2の実施の形態によるメモリシステム1aのデータ読み出し動作を説明する。ここでは、前述した図5を参照して、本発明の第2の実施の形態によるデータ読み出し動作を説明する。[データ読み出し動作]ステップS10:外部装置2はデータの読み出し要求を、システムインタフェース部3を介してメモリシステム1に提供する。ステップS11:検出部21は、データの読み出し要求をインタフェース部22aに提供する。インタフェース部22aは、検出部21から読み出し要求を受け取ると、4つの半導体メモリ11から4バイトのデータを読み出し、3つの半導体メモリ11から3バイトの誤り検出訂正符号を読み出す。インタフェース部22aは、4バイトのデータと3バイトの誤り検出訂正符号とを検出部21に提供する。ステップS12:検出部21は、インタフェース部22aから4バイトのデータと3バイトの誤り検出訂正符号とを受け取る。検出部21は、3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11に誤りがあるか否かを判定する。ステップS13:ステップS12において誤りがないと判定した場合、検出部21は読み出した4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。ステップS14:ステップS12において誤りがあると判定した場合、検出部21は3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。ステップS15:ステップS14において、1つの半導体メモリ11の誤り訂正を実行した場合、検出部21は訂正した1バイトのデータを、誤りのデータを格納している半導体メモリ11に提供するために、インタフェース部22aへ提供する。そして、検出部21は、訂正した1バイトのデータを含む4バイトのデータを、システムインタフェース3を介して外部装置2に提供する。ここで、インタフェース部22aは検出部21から訂正した1バイトのデータを受け取り、故障した半導体メモリ11の情報を保持する。そして、インタフェース部22aは、訂正された1バイトのデータをデータ及び誤り検出訂正符号が格納されていない残りの半導体メモリ11に格納する。ステップS16:ステップS14において、2つの半導体メモリ11の誤り検出を実行した場合、検出部21は異常を外部装置2に知らせる。以上のように、本発明の第2の実施の形態のメモリシステム1aは、第1の実施の形態と同様の効果奏すると共に、残った半導体メモリ11をスペアとして使用することによって、更に信頼性に優れたメモリシステムを実現することができる。尚、第2の実施の形態におけるメモリモジュール10は、図1のDIMM110と同様に、9つの半導体メモリ11を有するものであってもよい。この場合、スペア用に用いる半導体メモリ11を2つ2バイトとすることができるため、信頼性をより高めることができる。第3の実施の形態本発明の第3の実施の形態を説明する。本発明の第3の実施の形態によるメモリシステムは、その基本的構成は第1の実施の形態と同様であり、残った1つの半導体メモリ11に着目したものである。第3の実施の形態のメモリシステムは、残った1つの半導体メモリ11に外部装置2から受け取ったディレクトリ等の補助情報を格納する。図7は、本発明の第3の実施の形態によるメモリシステム1bを表す図である。図7を参照すると、メモリシステム1bは、メモリモジュール10と、メモリ制御部20bと、インタフェース部30とを具備する。メモリモジュール10及びインタフェース部30は、第1の実施の形態のメモリシステム1と同様であるため説明を省略する。メモリ制御部20bは、外部装置2から4×nビットのデータと共に1×nビットの補助情報を受け取る場合、1×nビットの補助情報をメモリモジュール10で使用されていない残りの半導体メモリ11に格納する。メモリ制御部20bは、検出部21bと、インタフェース部22bとを備える。検出部21bは、データの書き込み時、即ち、システムインタフェース部3を介して外部装置2から提供される4バイトのデータと、書き込み要求と、更に1バイトの補助情報とを受け取る。補助情報はディレクトリ等であり、例えば、外部装置2が複数のCPUCentralProcessingUnitを持つシステムであって、メモリモジュール10を共有する場合に、どのCPUがデータを持っているかを表す情報である。検出部21bは、第1の実施の形態と同様に、4バイトのデータ及び書き込み要求を受け取ると、4バイトのデータに基づいて3バイトの誤り検出訂正符号を生成する。検出部21bは、4バイトのデータ、3バイトの誤り検出訂正符号、1バイトの補助情報、及び書き込み要求をインタフェース部22bに提供する。また、検出部21bはデータの読み出し時、即ち、インタフェース部22bから4バイトのデータと、3バイトの誤り検出訂正符号と、1バイトの補助情報とを受け取ると、3バイトの誤り検出訂正符号に基づいて、4つの半導体メモリ11のうちの1つの半導体メモリ11の誤り訂正、又は2つの半導体メモリ11の誤り検出を実行する。尚、誤りの訂正、又は誤りの検出については、第1の実施の形態の検出部21と同様である。インタフェース部22bは、データの書き込み時、即ち、検出部21bから4バイトのデータ、3バイトの誤り検出訂正符号、1バイトの補助情報及び書き込み要求を受け取ると、インタフェース部30を介して、それらをメモリモジュール10に格納する。詳細には、インタフェース部22は、4バイトのデータを1バイトずつ4つの半導体メモリ11に格納し、3バイトの誤り検出訂正符号を1バイトずつ他の3つの半導体メモリ11に格納し、1バイトの補助情報を残りの半導体メモリ11に格納する。また、インタフェース部22bはデータの読み出し時、即ち、検出部21bから読み出し要求を受け取ると、4つの半導体メモリ11から4バイトのデータを読み出し、3つの半導体メモリ11から3バイトの誤り検出訂正符号を読み出し、残りの半導体メモリ11から補助情報を読み出す。インタフェース部22bは、4バイトのデータ、3バイトの誤り検出訂正符号及び1バイトの補助情報を検出部21bに提供する。本発明の第3の実施の形態によるメモリシステム1bのデータ書き込み動作を説明する。ここでは、前述した図4を参照して、本発明の第3の実施の形態によるデータ書き込み動作を説明する。[データ書き込み動作]ステップS01:外部装置2は、4バイトのデータと、書き込み要求と、1バイトの補助情報とを、システムインタフェース部3を介してメモリシステム1に提供する。ステップS02:検出部21bは、4バイトのデータ、1バイトの補助情報、及び書き込み要求を受け取ると、4バイトのデータに基づいて3バイトの誤り検出訂正符号を生成する。検出部21bは、4バイトのデータ、3バイトの誤り検出訂正符号、1バイトの補助情報、及び書き込み要求をインタフェース部22bに提供する。ステップS03:インタフェース部22bは、検出部21bから4バイトのデータ、3バイトの誤り検出訂正符号、1バイトの補助情報、及び書き込み要求を受け取ると、インタフェース部30を介して、それらをメモリモジュール10に格納する。詳細には、インタフェース部22bは、4バイトのデータを1バイトずつ4つの半導体メモリ11に格納し、3バイトの誤り検出訂正符号を1バイトずつ他の3つの半導体メモリ11に格納し、更に、1バイトの補助情報を残りの半導体メモリ11に格納する。以上のように、本発明の第3の実施の形態のメモリシステム1bは、第1の実施の形態と同様の効果奏すると共に、残った半導体メモリ11に外部装置2から提供される補助情報を格納することができる。つまり、メモリシステム1bは、外部装置2が複数のCPUを持つシステムであって、メモリモジュール10を共有する場合に、どのCPUがデータを持っているかをメモリモジュール10に格納することができる。その結果、メモリシステム1bは、複数のメモリモジュール10を使用しなくても、1枚のメモリモジュール10だけで複数のCPUを持つシステムに対応できる効果を奏する。尚、第3の実施の形態におけるメモリモジュール10は、図1のDIMM110と同様に、9つの半導体メモリ11を有するものであってもよい。この場合、補助情報を2バイトとする構成にしても良いし、補助情報を1バイト、スペア用に1バイトとしてもよい。以上説明した本発明の実施の形態は、矛盾無い範囲で組み合わせることができる。