"炭化珪素からなる基板を準備する工程と、前記基板の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜上に前記ゲート電極を取り囲む層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記基板の前記表面を露出させるコンタクトホールを前記ゲート電極から離れて形成する工程と、前記コンタクトホールの側壁面上に接触し、TiおよびSiの少なくとも一を含み、Alを含まない第1金属膜を形成する工程と、前記第1金属膜上に接触し、Ti、AlおよびSiを含む第2金属膜を形成する工程と、前記第1および第2金属膜を加熱することにより、Ti、AlおよびSiを含むソース電極を形成する工程とを備える、半導体装置の製造方法。前記第2金属膜を形成する工程では、前記コンタクトホールを形成することにより露出した前記基板の前記表面に接触する前記第2金属膜が形成される、請求項1に記載の半導体装置の製造方法。前記第2金属膜を形成する工程は、Tiを含む第1金属層と、前記第1金属層上に接触しAlを含む第2金属層と、前記第2金属層上に接触しSiを含む第3金属層とが積層された前記第2金属膜が形成される、請求項1または2に記載の半導体装置の製造方法。前記第2金属膜を形成する工程では、Ti、AlおよびSiが混合された前記第2金属膜が形成される、請求項1または2に記載の半導体装置の製造方法。前記第1金属膜を形成する工程では、0.1μm以上1μm以下の厚みを有する前記第1金属膜が形成される、請求項1~4のいずれか1項に記載の半導体装置の製造方法。前記第1金属膜を形成する工程では、Tiを含み、Alを含まない前記第1金属膜が形成される、請求項1~5のいずれか1項に記載の半導体装置の製造方法。MOSFETにおいて、ソース電極は、活性領域が形成された基板の表面上に接触するとともに、当該表面上においてゲート電極を取り囲むように形成された層間絶縁膜の側壁面に接触して形成される場合がある。ここで、ソース電極と層間絶縁膜との密着性が不十分である場合にはソース電極の剥がれが生じ、結果としてMOSFETのデバイス特性に影響を与える場合がある。本発明は、上記課題に鑑みてなされたものであり、その目的は、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供することである。本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板の表面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート絶縁膜上にゲート電極を取り囲む層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、基板の上記表面を露出させるコンタクトホールをゲート電極から離れて形成する工程と、コンタクトホールの側壁面上に接触し、TiおよびSiの少なくとも一を含み、Alを含まない第1金属膜を形成する工程と、第1金属膜上に接触し、Ti、AlおよびSiを含む第2金属膜を形成する工程と、第1および第2金属膜を加熱することにより、Ti、AlおよびSiを含むソース電極を形成する工程とを備えている。ここで、Alを含まない第1金属膜とは、Alを実質的に含まない第1金属膜を意味する。すなわち、当該第1金属膜は、意図的にAlが添加されない金属膜を意味し、たとえば不純物としてのAlが混入した第1金属膜をも含む。本発明に従った半導体装置の製造方法においては、Alを含むソース電極は、以下のようにして形成される。まず、ゲート電極を取り囲む層間絶縁膜を貫通するコンタクトホールが形成され、当該コンタクトホールの側壁面上に接触し、TiおよびSiの少なくとも一を含む第1金属膜が形成される。次に、第1金属膜上に接触し、Ti、AlおよびSiを含む第2金属膜が形成される。そして、第1および第2金属膜が加熱されることにより、Ti、AlおよびSiを含むソース電極が形成される。このように、本発明に従った半導体装置の製造方法においては、コンタクトホールの側壁面上に接触し、TiおよびSiの少なくとも一を含む第1金属膜を予め形成することにより、ソース電極と層間絶縁膜との密着性を向上させることができる。したがって、本発明に従った半導体装置の製造方法によれば、アルミニウムを含む電極であるソース電極と層間絶縁膜との密着性を向上させることにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供することができる。上記半導体装置の製造方法において、第2金属膜を形成する工程では、コンタクトホールを形成することにより露出した基板の上記表面に接触する第2金属膜が形成されてもよい。このように、コンタクトホールを形成することにより露出した基板の上記表面に確実に接触する第2金属膜を形成することにより、特性の安定した半導体装置をより容易に製造することができる。上記半導体装置の製造方法において、第2金属膜を形成する工程は、Tiを含む第1金属層と、第1金属層上に接触しAlを含む第2金属層と、第2金属層上に接触しSiを含む第3金属層とが積層された第2金属膜が形成されてもよい。また、上記半導体装置の製造方法において、第2金属膜を形成する工程では、Ti、AlおよびSiが混合された第2金属膜が形成されてもよい。これにより、第2金属膜を容易に形成することができる。上記半導体装置の製造方法において、第1金属膜を形成する工程では、0.1μm以上1μm以下の厚みを有する第1金属膜が形成されてもよい。このように、第1金属膜の厚みは、ソース電極と層間絶縁膜との密着性を向上させるために必要な範囲内に設定することができる。上記半導体装置の製造方法において、第1金属膜を形成する工程では、Tiを含み、Alを含まない第1金属膜が形成されてもよい。これにより、ソース電極と層間絶縁膜との密着性を一層向上させることができる。以上の説明から明らかなように、本発明に従った半導体装置の製造方法によれば、アルミニウムを含む電極と層間絶縁膜との密着性を向上させることにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。まず、本実施の形態に係る半導体装置としてのMOSFET1の構造について説明する。図1を参照して、MOSFET1は、炭化珪素からなる基板10と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、ソース電極50と、ソース配線60と、ドレイン電極70とを備えている。基板10は、ベース基板11と、半導体層12とを含み、また半導体層12には、ドリフト領域13と、ボディ領域14と、ソース領域15と、コンタクト領域16とが形成されている。また、MOSFET1には、ゲート絶縁膜20と層間絶縁膜40とを貫通し、基板10の主表面10Aを露出させるコンタクトホール80が形成されている。ベース基板11は、たとえばN窒素等のn型不純物を含むことにより導電型がn型第1導電型となっている。ドリフト領域13は、ベース基板11の主表面11A上に形成されたエピタキシャル成長層である。ドリフト領域13は、ベース基板11と同様に、たとえばN窒素等のn型不純物を含むことにより導電型がn型となっており、その濃度はベース基板11よりも低くなっている。ボディ領域14は、基板10の主表面10Aを含み、半導体層12内に互いに分離して形成されている。ボディ領域14は、たとえばAlアルミニウムやB硼素などのp型不純物を含むことにより、導電型がp型第2導電型となっている。ソース領域15は、主表面10Aを含み、ボディ領域14に取り囲まれるように各々のボディ領域14内に形成されている。ソース領域15は、たとえばPリンなどのn型不純物を含むことにより、ベース基板11およびドリフト領域13と同様に導電型がn型となっている。また、ソース領域15に含まれるn型不純物の濃度は、ドリフト領域13に含まれるn型不純物の濃度よりも高くなっている。コンタクト領域16は、ソース領域15と同様に、主表面10Aを含みつつボディ領域14に取り囲まれ、かつソース領域15に隣接するように各々のボディ領域14内に形成されている。コンタクト領域16は、ボディ領域14と同様に、たとえばAlアルミニウムやB硼素などのp型不純物を含むことにより導電型がp型となっており、その濃度は、ボディ領域14よりも高くなっている。ゲート絶縁膜20は、たとえばSiO2二酸化珪素からなり、主表面10A上に接触しつつ、一方のソース領域15の上面から他方のソース領域15の上面にまで延在するように形成されている。ゲート電極30は、ゲート絶縁膜20上に接触しつつ、一方のソース領域15上から他方のソース領域15上にまで延在するように形成されている。ゲート電極30は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。層間絶縁膜40は、たとえばSiO2二酸化珪素からなり、ゲート絶縁膜20上にゲート電極30を取り囲むように形成されている。コンタクトホール80は、側壁面80Aと底面80Bとを有し、層間絶縁膜40およびゲート絶縁膜20を貫通して形成されている。また、図1に示すように、コンタクトホール80の側壁面80Aは層間絶縁膜40およびゲート絶縁膜20により構成され、また、底面80Bはソース領域15およびコンタクト領域16の上面となっている。ソース電極50は、コンタクトホール80内において、側壁面80Aおよび底面80B上に接触するように形成されている。また、ソース電極50は、たとえばTiAlSi合金などのTi、AlおよびSiを含む合金からなっており、ソース領域15に対して電気的に接続されている。ドレイン電極70は、ベース基板11の主表面11Aとは反対側の主表面11B上に形成されている。ドレイン電極70は、ソース電極50と同様に、たとえばTiAlSi合金からなっており、ベース基板11に対して電気的に接続されている。ソース配線60は、ソース電極50および層間絶縁膜40を覆うように形成されている。ソース配線60は、たとえばAlアルミニウム等の金属からなっており、ソース電極50を介してソース領域15と電気的に接続されている。次に、本実施の形態に係る半導体装置としてのMOSFET1の動作について説明する。図1を参照して、ゲート電極30に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極50とドレイン電極70との間に電圧が印加されても、ボディ領域14とドリフト領域13との間に形成されるpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極30に閾値電圧以上の電圧が印加されると、ボディ領域14に反転層が形成される。その結果、ソース領域15とドリフト領域13とが電気的に接続され、ソース電極50とドレイン電極70との間に電流が流れる。以上のようにして、MOSFET1は動作する。次に、本発明の一実施の形態に係る半導体装置の製造方法について、図1~図13を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET1が製造される。図2を参照して、まず、基板準備工程S10が実施される。この工程S10では、以下に説明する工程S11~S14が実施されることにより、炭化珪素からなる基板10が準備される。まず、工程S11として、ベース基板準備工程が実施される。この工程S11では、図3を参照して、たとえば4H-SiCからなるインゴット図示しないをスライスすることにより、導電型がn型のベース基板11が準備される。次に、工程S12として、エピタキシャル成長層形成工程が実施される。この工程S12では、図3を参照して、エピタキシャル成長により、ベース基板11の主表面11A上に導電型がn型の半導体層12が形成される。次に、工程S13として、イオン注入工程が実施される。この工程S13では、図4を参照して、まず、たとえばAlイオンが、基板10の主表面10Aを含む領域に注入されることにより、半導体層12内に導電型がp型のボディ領域14が形成される。次に、たとえばPイオンが、上記Alイオンの注入深さよりも浅い深さでボディ領域14内に注入されることにより、導電型がn型のソース領域15が形成される。そして、たとえばAlイオンが、ボディ領域14内にさらに注入されることにより、ソース領域15と隣接し、かつソース領域15と同等の深さを有し、導電型がp型のコンタクト領域16が形成される。また、半導体層12において、ボディ領域14、ソース領域15およびコンタクト領域16のいずれも形成されない領域は、ドリフト領域13となる。次に、工程S14として、活性化アニール工程が実施される。この工程S14では、基板10を加熱することにより、上記工程S13にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。このようにして、上記工程S11~S14が実施されることにより、不純物の導入により活性領域が形成された基板10が準備される。次に、工程S20として、ゲート絶縁膜形成工程が実施される。この工程S20では、図5を参照して、たとえば酸素を含む雰囲気中において基板10を加熱することにより、基板10の主表面10A上を覆うようにSiO2二酸化珪素からなるゲート絶縁膜20が形成される。次に、工程S30として、ゲート電極形成工程が実施される。この工程S30では、図6を参照して、たとえばLPCVDLowPressureChemicalVaporDeposition法により、不純物を含むポリシリコンからなるゲート電極30がゲート絶縁膜20上に形成される。次に、工程S40として、層間絶縁膜形成工程が実施される。この工程S40では、図7を参照して、たとえばPPlasma-CVD法により、SiO2二酸化珪素からなる層間絶縁膜40が、ゲート絶縁膜20とともにゲート電極30を取り囲むようにゲート絶縁膜20上に形成される。次に、工程S50として、コンタクトホール形成工程が実施される。この工程S50では、図8を参照して、側壁面80Aおよび底面80Bを有し、基板10の主表面10Aを露出させるコンタクトホール80が形成される。具体的には、たとえばRIEReactiveIonEtchingなどのエッチング方法を用いて、層間絶縁膜40およびゲート絶縁膜20を貫通するようにエッチングを進行させることにより、基板10の主表面10Aソース領域15およびコンタクト領域16の上面を露出させるコンタクトホール80が形成される。また、この工程S50では、コンタクトホール80は、ゲート電極30から離れて形成されるため、図8に示すようにゲート電極30がゲート絶縁膜20と層間絶縁膜40とにより取り囲まれた状態が維持される。次に、工程S60として、第1金属膜形成工程が実施される。この工程S60では、図9を参照して、たとえばスパッタリングにより、コンタクトホール80の側壁面80Aおよび底面80B、ならびに層間絶縁膜40の上面に亘り第1金属膜51が形成される。この工程S60では、TiおよびSiの少なくとも一を含み、Alを含まない第1金属膜51、たとえばTiまたはSiからなる第1金属膜51、TiおよびSiの混合膜からなる第1金属膜51、あるいはTiおよびSiの積層膜からなる第1金属膜51が形成される。次に、工程S70として、エッチング工程が実施される。この工程S70では、図10中矢印に示すように、基板10の主表面10A側よりドライエッチングを実施することにより、層間絶縁膜40の上面およびコンタクトホール80の底面80B上に形成された第1金属膜51が除去され、コンタクトホール80の側壁面80A上に形成された第1金属膜51が残存する。次に、工程S80として、第2金属膜形成工程が実施される。この工程S80では、第1金属膜51上に接触し、Ti、AlおよびSiを含む第2金属膜52が形成される。具体的には、図11および図12を参照して、たとえばスパッタリングにより、Tiを含む第1金属層52aと、第1金属層52a上に接触しAlを含む第2金属層52bと、第2金属層52b上に接触しSiを含む第3金属層52cとが積層された構造を有する第2金属膜52が形成される。また、この工程S80では、上述のように、第1~3金属層52a,b,cの積層膜からなる第2金属膜52が形成されてもよいし、Ti、AlおよびSiを同時にスパッタリングすることによりTi、AlおよびSiが混合された第2金属膜52が形成されてもよい。次に、工程S90として、エッチング工程が実施される。この工程S90では、図13中矢印に示すように、基板10の主表面10A側よりドライエッチングを実施することにより、層間絶縁膜40の上面に形成された第2金属膜52が主に除去され、第1金属膜51およびコンタクトホール80の底面80B上に接触して形成された第2金属膜52が残存する。次に、工程S100として、第3金属膜形成工程が実施される。この工程S100では、図13を参照して、ベース基板11の主表面11B上に、第2金属膜52と同様に、たとえばTi、AlおよびSiからなる第3金属膜71が形成される。次に、工程S110として、合金化アニール工程が実施される。この工程S100では、図1参照して、上記工程S60およびS80にて形成された第1および第2金属膜51,52、ならびに上記工程S100にて形成された第3金属膜71が加熱される。これにより、Ti、AlおよびSiの合金化が進行し、TiAlSi合金からなるソース電極50およびドレイン電極70が形成される。次に、工程S120として、配線形成工程が実施される。この工程S120では、図1を参照して、たとえば蒸着法により、Alなどの導電体からなるソース配線60が、ソース電極50上に接触するように形成される。上記工程S10~S120が実施されることにより、MOSFET1が製造され、本実施の形態に係る半導体装置の製造方法が完了する。以上のように、本実施の形態に係る半導体装置の製造方法においては、Alを含むソース電極50は、以下のようにして形成される。まず、ゲート電極30を取り囲む層間絶縁膜40を貫通するコンタクトホール80が形成され、コンタクトホール80の側壁面80A上に接触し、TiおよびSiの少なくとも一を含む第1金属膜51が形成される。次に、第1金属膜51上に接触し、Ti、AlおよびSiを含む第2金属膜52が形成される。そして、第1および第2金属膜51,52が加熱されることにより、Ti、AlおよびSiを含むソース電極50が形成される。このように、本実施の形態に係る半導体装置の製造方法においては、コンタクトホール80の側壁面80A上に接触し、TiおよびSiの少なくとも一を含む第1金属膜51を予め形成することにより、ソース電極50と層間絶縁膜40との密着性を向上させることができる。したがって、本実施の形態に係る半導体装置の製造方法によれば、アルミニウムを含むソース電極50と層間絶縁膜40との密着性を向上させることにより、特性の安定したMOSFET1を製造することができる。また、上記本実施の形態の工程S80では、コンタクトホール80を形成することにより露出した基板10の主表面10Aに接触する第2金属膜52が形成されたが、第1金属膜51が主表面10Aを覆うように残存していてもよい。しかし、上記本実施の形態のように、基板10の主表面10Aに確実に接触する第2金属膜52を形成することにより、第2金属膜52におけるTi、AlおよびSiの組成比の調整が容易になる。その結果、特性の安定したMOSFET1をより容易に製造することができる。また、上記本実施の形態の工程S60では、0.1μm以上1μm以下の厚みを有する第1金属膜51が形成されてもよい。このように、第1金属膜51の厚みは、ソース電極50と層間絶縁膜40との密着性を向上させるために必要かつ十分な範囲内に設定することができる。また、上記本実施の形態の工程S60では、Tiを含み、Alを含まない第1金属膜51が形成されてもよい。これにより、ソース電極50と層間絶縁膜40との密着性を一層向上させることができる。また、上記本実施の形態において、ソース電極50は、これと同様にキャリア供給機能を有する電極であればよく、たとえばIGBTのエミッタ電極等を採用することができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。"