イネーブル信号がアクティブになったとき第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部と、イネーブル信号により前記第1クロック及び前記第2クロックのうちひとつをAC入力クロックとして出力するAC入力クロック生成部とを含むことを特徴とする、半導体メモリ装置。前記AC入力クロック生成部が前記第2クロックをAC入力クロックとして出力することでテストが行われることを特徴とする、請求項1に記載の半導体メモリ装置。前記イネーブル信号を受信してバースト長信号の順序を変更するバースト長交換機をさらに含むことを特徴とする、請求項2に記載の半導体メモリ装置。前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項3に記載の半導体メモリ装置。前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項1に記載の半導体メモリ装置。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項5に記載の半導体メモリ装置。イネーブル信号がアクティブになったとき、第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部と、DLL選択信号により前記第1クロック及び前記第2クロックのうちひとつをDLL入力クロックとして出力するDLL入力クロック生成部とを含むことを特徴とする、半導体メモリ装置。DLL選択信号に応答してデータストローブ信号のパルス幅を調節して出力するデータストローブ信号のパルス調節部をさらに含むことを特徴とする、請求項7に記載の半導体メモリ装置。前記データストローブ信号のパルス調節部によって調節される前記データストローブ信号のパルス幅の変動割合は前記第2クロック及び前記第1クロック周期の割合と同じであることを特徴とする、請求項8に記載の半導体メモリ装置。前記目標クロックの周期はノーマル動作の時、前記半導体メモリ装置が外部から受信するクロック信号の周期と同じであることを特徴とする、請求項7に記載の半導体メモリ装置。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項10に記載の半導体メモリ装置。イネーブル信号がアクティブになったとき、第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部と、DLL選択信号により前記第1クロック及び前記第2クロックのうちひとつをDLL入力クロックとして出力するDLL入力クロック生成部と、前記イネーブル信号により前記第1クロック及び前記第2クロックのうちひとつをAC入力クロックとして出力するAC入力クロック生成部とを含むことを特徴とする、半導体のメモリ装置。前記DLL入力クロック生成部及び前記AC入力クロック生成部が前記第2クロックを各々前記AC入力クロックおよび前記DLL入力クロックとして出力することでテストが行われることを特徴とする、請求項12に記載の半導体メモリ装置。前記DLL選択信号に応答してデータストローブ信号のパルス幅を調節して出力するデータストローブ信号のパルス調節部をさらに含むことを特徴とする、請求項13に記載の半導体メモリ装置。前記データストローブ信号のパルス調節部によって調節される前記データストローブ信号のパルス幅の変動割合は前記第2クロック及び前記第1クロック周期の割合と同じであることを特徴とする、請求項14に記載の半導体メモリ装置。前記AC入力クロック生成部が前記第2クロックを前記AC入力クロックとして出力して、前記DLL入力クロック生成部が前記第1クロックを前記DLL入力クロックとして出力することでテストを行うことを特徴とする、請求項12に記載の半導体メモリ装置。前記イネーブル信号を受信してバースト長信号の順序を変更するバースト長交換機をさらに含むことを特徴とする、請求項12に記載の半導体メモリ装置。前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項17に記載の半導体メモリ装置。前記AC入力クロック生成部が前記第2クロックを前記AC入力クロックとして出力して、前記DLL入力クロック生成部が前記第1クロックを前記DLL入力クロックとして出力することにより、入出力ラインのカップリングテスト動作をさらに行うことを特徴とする、請求項17に記載の半導体メモリ装置。前記DLL選択信号及び前記イネーブル信号により前記第1クロックを前記AC入力クロックとして出力して、前記第1クロックを前記DLL入力クロックとして出力することでテストが行われることを特徴とする、請求項12に記載の半導体メモリ装置。前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項12に記載の半導体メモリ装置。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項21に記載の半導体メモリ装置。第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部と、前記第1クロックをDLL入力クロックとして出力するDLL入力クロック生成部と、前記第2クロックをAC入力クロックとして出力するAC入力クロック生成部と、バースト長信号の順序を変更するバースト長交換機とを含むことを特徴とする、半導体メモリ装置。前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項23に記載の半導体メモリ装置。前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項23に記載の半導体メモリ装置。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項25に記載の半導体メモリ装置。第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するステップと、前記第2クロックをDLL入力クロック及びAC入力クロックとして出力するステップを含むことを特徴とする、半導体メモリ装置のテスト方法。前記第2クロックを生成するステップは前記第1クロック及び前記第1クロックの位相を90°シフトしたクロックを組み合わせて前記第2クロックを生成することを特徴とする、請求項27に記載の半導体メモリ装置のテスト方法。データストローブ信号のパルス幅を調節して出力するステップをさらに含むことを特徴とする、請求項27に記載の半導体メモリ装置のテスト方法。前記データストローブ信号のパルス幅を調節して出力するステップで、前記データストローブ信号のパルス幅を調節する割合は前記第2クロック及び前記第1クロック周期の割合と同じであることを特徴とする、請求項29に記載の半導体メモリ装置のテスト方法。前記第2クロックをDLL入力クロック及びAC入力クロックとして出力するステップはDLL選択信号に応答して前記第2クロックを前記DLL入力クロックとして出力して、前記データストローブ信号のパルス幅を調節して出力するステップは前記DLL選択信号に応答して前記データストローブ信号のパルス幅を調節することを特徴とする、請求項29に記載の半導体メモリ装置のテスト方法。前記データストローブ信号のパルス幅を調節して出力するステップはデータストローブ信号のパルス調節部を通して行われて、前記データストローブ信号のパルス調節部は前記半導体メモリ装置のデータストローブ信号の出力ドライバー及びデータストローブ信号パッドの間に連結されることを特徴とする、請求項29に記載の半導体メモリ装置のテスト方法。前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項27に記載の半導体メモリ装置のテスト方法。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項33に記載の半導体メモリ装置のテスト方法。第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するステップと、記第2クロックをAC入力クロックとして出力して前記第1クロックをDLLクロックとして出力するステップとを含むことを特徴とする、半導体メモリ装置のテスト方法。前記第2クロックを生成するステップは前記第1クロック及び前記第1クロックの位相を90°シフトしたクロックを組み合わせて前記第2クロックを生成することを特徴とする、請求項35に記載の半導体メモリ装置のテスト方法。前記バースト長信号の順序を変更するステップをさらに含むことを特徴とする、請求項35に記載の半導体メモリ装置のテスト方法。前記バースト長信号の順序を変更するステップは隣接した入出力ラインに伝達されるデータの論理値が互いに反対になるようにする動作を行うことを特徴とする、請求項37に記載の半導体メモリ装置のテスト方法。前記バースト長信号の順序を変更するステップはバースト長交換機を通して行われて、前記バースト長交換機は前記半導体メモリ装置の入力ラッチ部及びGIO入力ドライバーの間に位置してライトの命令の時アクティブされることを特徴とする、請求項37に記載の半導体メモリ装置のテスト方法。前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項35に記載の半導体メモリ装置のテスト方法。前記第2クロックの周期は前記第1クロックの周期の半分であることを特徴とする、請求項40に記載の半導体メモリ装置のテスト方法。本発明は前述した問題点を解決するために提案されたもので、その目的は、低速クロックを受信して高速のテスト特性を確認することができる半導体メモリ装置及びそのテスト方法を提供することにある。本発明の一態様に係る半導体メモリ装置は、イネーブル信号がアクティブになったとき第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部及びイネーブル信号により前記第1クロック及び前記第2クロックのうちひとつをAC入力クロックとして出力するAC入力クロック生成部とを含む。また、本発明の他の態様に係る半導体メモリ装置は、イネーブル信号がアクティブになると第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部及びDLL選択信号により前記第1クロック及び前記第2クロックのうちひとつをDLL入力クロックとして出力するDLL入力クロック生成部を含む。また、本発明の他の態様に係る半導体メモリ装置は、イネーブル信号がアクティブになったとき第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部、DLL選択信号により前記第1クロック及び前記第2クロックのうちひとつをDLL入力クロックとして出力するDLL入力クロック生成部及び前記イネーブル信号により前記第1クロック及び前記第2クロックのうちひとつをAC入力クロックとして出力するAC入力クロック生成部とを含む。また、本発明の他の態様に係る半導体メモリ装置は、第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するクロック調節部、前記第1クロックをDLL入力クロックとして出力するDLL入力クロック生成部、前記第2クロックをAC入力クロックとして出力するAC入力クロック生成部及びバースト長信号の順序を変更するバースト長BurstLength交換機を含む。また、本発明の他の態様に係る半導体メモリ装置のテスト方法は、第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するステップ及び前記第2クロックをDLL入力クロック及びAC入力クロックとして出力するステップを含む。また、本発明の他の態様に係る半導体メモリ装置のテスト方法は、第1クロックを受信して前記第1クロックより目標クロック周期に近い周期を有する第2クロックを生成するステップ及び前記第2クロックをAC入力クロックとして出力して前記第1クロックをDLLクロックとして出力するステップを含む。本発明の一態様に係る半導体メモリ装置は外部クロックで低速クロックを提供する半導体メモリテスト装備で高速動作特性をテストできるという効果を奏する。本発明の一実施形態に係る半導体メモリ装置はパッケージ状態で、動作しようとする目標クロックより周期が長いノーマルクロック第1クロックとして称するを受信して前記外部クロックより目標クロックに近い周期を有する高速クロック第2クロックとして称するを生成して、前記第1クロック及び第2クロックをDLL回路部及びAC回路部に適切に伝達することによって、旧型ウエハーテスト装備で目標周波数動作特性を評価できるようにする。図2は、本発明の一実施形態に係る半導体メモリ装置がリード/ライト命令により全体的に動作する流れを図示するブロック図である。内部クロック生成部100、DQSパルス調節部データストローブ信号のパルス調節部200及びバースト長交換機300を除いた残りのブロック等は従来技術に係る半導体メモリ装置と同一に構成されることができる。前記内部クロック生成部100は、クロックバッファー1が外部クロックclk_exを受信して生成する第1クロックclk_nを受信して、DLL回路部2及びAC回路部3に各々入力されるDLL入力クロックclk_dllin及びAC入力クロックclk_acinを生成する。図1に図示された従来技術で前記第1クロックclk_nが前記DLL回路部2及び前記AC回路部3に入力されるのとは異なり、図2に図示された本発明の一実施形態に係る半導体メモリ装置は前記内部クロック生成部100を通し前記DLL入力クロックclk_dllin及び前記AC入力クロックclk_acinを生成して前記DLL回路部2及び前記AC回路部3に提供する。前記内部クロック生成部100、前記DQSパルス調節部200及び前記バースト長交換機300の動作及び構成は図3以下の図面を参照して記述する。前記半導体メモリ装置のリードRead動作のためにリードコマンドが入力されると、前記AC回路部3は外部から入力される出力コマンド及び出力アドレス信号を受信して前記AC入力クロックclk_acinに同期化された演算を通し内部出力コマンド、内部出力アドレス信号を生成する。前記半導体メモリ装置は前記内部出力コマンド、内部出力アドレス信号に応答してコア部4に保存されていたデータをビットライン対BL、BLBに出力する。前記ビットライン対BL、BLBに伝送されたデータはセグメント入出力ライン対SIO、SIOB及びローカル入出力ライン対LIO、LIOBを経てグローバル入出力ライン対GIO、GIOBに印可される。出力マルチプレクサ5は前記グローバル入出力ライン対GIO、GIOBに印可されたデータをパイプラッチ部6に出力して、前記パイプラッチ部6はパイプラッチストローブ信号PINSTBがアクティブになると、前記データを受信してラッチし、前記データを第1データRDO及び第2データFDOとしてトリガー部7に伝達する。前記パイプラッチ部6が複数のデータRDO、FDOを出力することはDDRDoubleDataRate構造を勘案したものである。前記リードコマンドの入力によって前記DLL回路部2は入力されるDLL入力クロックclk_dllinによって第1DLLクロックRCLK_DLL及び第2DLLクロックFCLK_DLLを生成する。前記DLL回路部2が複数のDLLクロックRCLK_DLL、FCLK_DLLを生成することもDDRDoubleDataRate構造を勘案したものである。前記第1DLLクロックRCLK_DLL及び前記第2DLLクロックFCLK_DLLは、出力クロック生成部8に入力されてデータ出力タイミングの情報を有する第1出力クロックRCLKDOB及び第2出力クロックFCLKDOBに変換される。前記出力クロック生成部8はデータ出力のために前記第1出力クロックRCLKDOB及び前記第2出力クロックFCLKDOBを前記トリガー部7に伝達する。また、前記出力クロック生成部8は前記パイプラッチ部6が前記トリガー部7に前記第1データRDO及び前記第2データFDOを出力するように管掌する信号である出力開始信号SOSEBを前記パイプラッチ部6に出力する。先に説明したように、前記リードコマンドにより前記トリガー部7にデータ出力タイミングのための前記第1出力クロックRCLKDOB及び前記第2出力クロックFCLKDOBが前記出力クロック生成部8から入力されて、出力データとして前記第1データRDO及び前記第2データFDOが前記パイプラッチ部6から入力される。前記トリガー部7は、前記第1出力クロックRCLKDOB及び前記第2出力クロックFCLKDOBに同期化されて前記第1データRDO及び前記第2データFDOを出力ドライバー部9に第1出力データDATAR及び第2出力データDATAFとして出力する。前記出力ドライバー部9は、データDQを出力するデータ出力ドライバー及びデータストローブ信号DQSを出力するデータストローブ信号出力ドライバー以下DQS出力ドライバー、9-1、図4b参照を含む。また、前記データパッド部10は、データパッド及びデータストローブ信号パッド10-1、図4b参照を含む。したがって前記出力ドライバー部9は、前記第1出力データDATAR及び前記第2出力データDATAFによってデータDQを前記データパッドに出力して、また、前記データストローブ信号DQSを出力する。前記データストローブ信号DQSは前記DQSパルス調節部200を経て前記データストローブ信号パッドに入力され、または、前記データストローブ信号パッドに直接に入力される。前記DQSパルス調節部200は発明の構成によって削除されることができる構成部であり、詳細な説明は図4bを参照して下記で説明する。ライトWrite動作のためにライトWriteコマンドが入力されると、前記データパッド部10に直列に入力されたデータが入力ラッチ部11に印可されて保存される。前記入力ラッチ部11に保存されたデータはバースト長交換機300を経て、または経ずにグローバル入出力ライン入力ドライバー以下GIO入力ドライバー、12に並列で印可される。前記バースト長交換機300はテスト項目によって必要の有無が変わる構成部であって、テスト項目の構成により削除されることもできる構成部であり、詳細な説明は図6a及び図6bを参照して下記で説明する。前記GIO入力ドライバー12は受信された並列データを前記グローバル入出力ライン対GIO、GIOBに印可して、前記データは先に説明された前記リード動作の場合と反対に、前記グローバル入出力ライン対GIO、GIOB、前記ローカル入出力ライン対LIO、LIOB、前記セグメント入出力ライン対SIO、SIOB及び前記ビットライン対BL、BLBを経て前記コア部4に保存される。図3は、図2に図示された前記内部クロック生成部100、前記DLL回路部2及び前記AC回路部3を詳細に図示するブロック図である。前記内部クロック生成部100はクロック調節部110、DLL入力クロック生成部120及びAC入力クロック生成部130を含んで構成されることができる。半導体メモリ装置はパッケージ状態で動作しようとする周波数に該当するクロックが存在するが、説明を容易にするためにこのようなクロックを目標クロックとして称する。前記クロック調節部110はイネーブル信号clk2enがアクティブ活性化されると、前記クロックバッファー1で出力された第1クロックclk_n、従来技術のノーマルクロックと同じを受信して前記第1クロックclk_nより前記目標クロックに近い周期を有する第2クロックclk_fを生成する。前記DLL入力クロック生成部120は、DLL選択信号sel_dllによって前記第1クロックclk_n及び前記第2クロックclk_fのうち、ひとつをDLL入力クロックclk_dllinとして出力する。前記DLL入力クロック生成部120は、前記DLL選択信号sel_dllによって前記第1クロックclk_n及び前記第2クロックclk_fのうち、ひとつを選択して出力するマルチプレクサ回路を含んで構成されることができる。前記AC入力クロック生成部130は、前記イネーブル信号clk2enによって前記第1クロックclk_n及び前記第2クロックclk_fのうち、ひとつをAC入力クロックclk_acinとして出力する。前記AC入力クロック生成部130は、前記イネーブル信号clk2enによって前記第1クロックclk_n及び前記第2クロックclk_fのうち、ひとつを選択して出力するマルチプレクサ回路を含んで構成されることができる。前記DLL入力クロック生成部120及び前記AC入力クロック生成部130が前記第1クロックclk_n及び前記第2クロックclk_fのうち、いずれのクロックを各々選択して出力するかによって、前記DLL回路部2及び前記AC回路部3がいかなる速度で動作するのかが異なるようになり、半導体メモリテスト装備はそれぞれの場合による特性を確認することができる。したがって図3に図示された半導体メモリ装置は前記DLL選択信号sel_dll及び前記イネーブル信号clk2enにより互いに異なるモードで動作するようになり、半導体メモリテスト装備はそれぞれのモードによる特性を確認することができる。前記半導体メモリ装置が動作するモードは次のとおりである。前記半導体メモリ装置はDLL特性テストモードとして動作されることができる。前記DLL入力クロック生成部120が前記第2クロックclk_fを前記DLL入力クロックclk_dllinとして出力して、前記AC入力クロック生成部130も前記第2クロックclk_fを前記AC入力クロックclk_acinとして出力すると、前記半導体メモリ装置は前記DLL特性テストモードとして動作する。前記DLL入力クロックclk_dllin及び前記AC入力クロックclk_acinが全て前記第2クロックclk_f、すなわち前記第1クロックclk_nより高速クロックであるので、前記DLL回路部2及び前記AC回路部3は全て高速で動作させられる。前記DLL特性テストモードにおいて、半導体メモリテスト装備は、前記DLL回路部2が高速動作する時生成される前記第1及び第2DLLクロックRCLK_DLL、FCLK_DLLに関連した特性を確認することができる。前記半導体メモリテスト装備は、前記第1及び第2DLLクロックRCLK_DLL、FCLK_DLLによってタイミングが決定されるデータストローブ信号DQSをスイングして出力するようにして、前記データストローブ信号DQSをデータストローブ信号パッド10-1、図4b参照で受信して前記外部クロックclk_exと互いに比較することによって前記DLL回路部2が高速動作する時の特性を確認することができる。先に説明したように前記DLL特性テストモードにおいて、前記半導体メモリテスト装備は、前記データストローブ信号DQSを前記データストローブ信号パッドを通し受信する。ここで、当業者は前記DLL回路部2が高速動作をする時データストローブ信号パッドから出力される前記データストローブ信号DQSを前記半導体メモリテスト装備が認識できるのかを確認しなければならない。図4aは、前記DLL回路部2が前記第2クロックclk_fを前記DLL入力クロックclk_dllinとして受信して、高速動作した時生成される前記第1及び第2DLLクロックRCLK_DLL、FCLK_DLLによりタイミングが決定されて出力されるデータストローブ信号DQS_f、以下高速データストローブ信号、並びに、前記DLL回路部2が前記第1クロックclk_nを前記DLL入力クロックclk_dllinとして受信して、低速動作した時生成される前記第1及び第2DLLクロックRCLK_DLL、FCLK_DLLによってタイミングが決定されて出力される前記データストローブ信号DQS_n、以下ノーマルデータストローブ信号の波形図である。前記半導体メモリテスト装備は受信されるデータストローブ信号DQSを特定タイミングでセンシングする。前記半導体メモリテスト装備が有する前記特定タイミングの正確度をOTAOverallTimingAccuracyという。前記高速データストローブ信号DQS_fを前記半導体メモリテスト装備が正常に認識しようとすると前記高速データストローブ信号DQS_fのパルス幅が前記OTAとマッチされなければならない。前記OTAと前記高速データストローブ信号DQS_fのパルス幅とがマッチされると、前記半導体メモリテスト装備は前記DLL特性テストを問題なく行うことができるが、反対に前記OTAと前記高速データストローブ信号DQS_fのパルス幅とが図4aに示されたようにミスマッチになると、前記高速データストローブ信号DQS_fのパルス幅を前記半導体メモリテスト装備が認識できるように調節例えば図4aのノーマルデータストローブ信号DQS_nのような形態ですることが望ましい。このような前記データストローブ信号DQSの調節はDQSパルス調節部200を前記半導体メモリ装置に追加で含めることによって可能になり、前記データストローブ信号DQSを前記半導体メモリテスト装備が認識できるようにパルス幅を調節するによって前記DLL特性テストモードとしての動作を可能にすることができる。図4bは、前記DQSパルス調節部200の動作を説明するために前記DQS出力ドライバー9-1及びデータストローブ信号パッド10-1を図示する概略的なブロック図である。前記DQSパルス調節部200は、前記データストローブ信号DQSを生成するDQS出力ドライバー9-1とデータストローブ信号パッド10-1との間に連結されて構成されることができる。前記DQSパルス調節部200に入力される前記データストローブ信号DQSは、前記DLL回路部2が高速動作の時、前記高速データストローブ信号DQS_fであり、前記DLL回路部2が低速動作の時、前記ノーマルデータストローブ信号DQS_nである。したがって前記DQSパルス調節部200は、前記DLL選択信号sel_dllにより入力されるデータストローブ信号DQS_forDQS_nのパルス幅を調節して出力するようにまたは、パルス幅を調節せずに出力するように構成すればよい。前記DLL選択信号sel_dllがアクティブされると、前記データストローブ信号DQSは前記高速データストローブ信号DQS_fであるから、前記DQSパルス調節部200は入力される前記高速データストローブ信号DQS_fのパルス幅を前記半導体メモリテスト装備が問題なく認識できるように調節して出力するように構成することが望ましい。反対に、前記DLL選択信号sel_dllが非活性化されると、前記データストローブ信号DQSは前記ノーマルデータストローブ信号DQS_nであるから、前記DQSパルス調節部200は入力される前記ノーマルデータストローブ信号DQS_nをパルス幅の調節無くそのまま出力するように構成することが望ましい。前記DQSパルス調節部200は前記データストローブ信号DQS_norDQS_fを受信するフリップフロップ回路を含んで構成されることができる。前記DQSパルス調節部200が前記データストローブ信号DQSのパルス幅を調節する割合は前記第2クロックclk_f及び前記第1クロックclk_nの割合と同じになるように構成することが望ましい。前記半導体メモリテスト装備から入力される前記第1クロックclk_nに該当するパルス幅を有する前記データストローブ信号DQSを認識することができるからである。例えば、前記第1クロックclk_nの周期が前記第2クロックclk_fの周期の2倍の値を有する場合、前記DQSパルス調節部200は前記データストローブ信号DQSのパルス幅を2倍増やすように構成することが望ましい。また、前記半導体メモリ装置はタイミングマージンテストモードとして動作されることができる。前記DLL入力クロック生成部120が前記第1クロックclk_nを前記DLL入力クロックclk_dllinとして出力して、前記AC入力クロック生成部130は前記第2クロックclk_fを前記AC入力クロックclk_acinとして出力すると、前記半導体メモリ装置は前記タイミングマージンテストモードとして動作する。前記AC入力クロックclk_acinが前記第2クロックclk_f、すなわち前記第1クロックclk_nより高速クロックであるから、前記AC回路部3は高速に動作される。また、前記DLL入力クロックclk_dllinが前記第1クロックclk_n、すなわち前記第2クロックclk_fより低速クロックであるから、前記DLL回路部2は低速に動作される。先に説明したように、半導体メモリ装置はリード動作の時、前記コア部4に保存されていたデータがグローバル入出力ラインGIOを経て前記出力マルチプレクサ5に伝送されていたが、前記パイプラッチストローブ信号PINSTBがアクティブになると、前記パイプラッチ部6に伝えられる。前記タイミングマージンテストは前記パイプラッチストローブ信号PINSTBがどれくらい正確にアクティブされるのかを確認するテストである。前記半導体メモリテスト装備は前記タイミングマージンテストで、前記AC回路部3が高速に動作することによって前記出力マルチプレクサ5に高速で印可されるデータを、前記パイプラッチストローブ信号PINSTBが正確にアクティブされて問題なく前記パイプラッチ部6に伝達できるのかを確認する。前記タイミングマージンテストで、前記DLL回路部2は低速に、すなわち高速よりもっと有利な条件で動作するから、前記タイミングマージンテストは前記パイプラッチストローブ信号PINSTB及び前記データマルチプレクサ部5に印可されるデータ等間のタイミングマージンの確認に集中されたテストである。前記タイミングマージンテストで、前記DLL回路部2は低速で動作するから、前記半導体メモリテスト装備は先に説明された前記DLL回路部2の高速動作によるOTA及びパルス幅調節に対する考慮なくデータを認識できる。したがって前記タイミングマージンテストでは、前記DLL特性テストで必要でありえる前記DQSパルス調節部200が必要でない。また、前記タイミング特性テストは前記AC回路部3が高速動作するテストであるからアクティブ信号から次のアクティブ信号までの時間、すなわちtACの特性も確認することができる。また、前記半導体メモリ装置はタイミングマージンテストモードとして動作する時、入出力ラインのカップリング効果特性もテストが可能である。前記AC入力クロック生成部130が前記第2クロックclk_fを生成することによって前記AC回路部3が高速で動作するから、入出力ラインに印可される信号も高速で伝えられる。前記半導体メモリ装置は、図2に図示されたように、バースト長交換機300を含んで構成されると、前記入出力ラインのカップリング効果特性をもっと敏感にテストすることができる。前記入出力ラインのカップリング効果は隣接した入出力ラインの電圧レベルが互いに反対である場合、また、前記隣接した入出力ラインの電圧レベルがより一層早くスイングできるようにもっと大きく起こる。したがって、入出力ラインのカップリング効果のテストの時、入力されるデータのバースト長BurstLengthを調節して隣接した入出力ラインに印可される信号波形をハイ及びローレベルで互いに異なる電圧レベルを有するようにすることで最も悪条件でのカップリング効果を確認することができる。前記バースト長を調節することによってどのように入出力ラインのカップリング効果のテストの悪条件を生じさせるのかということと、前記バースト長交換機300の詳しい回路図を、図6a及び図6bを参照して下記で記述する。また、前記半導体メモリ装置はノーマルテストモードとして動作することができる。前記DLL入力クロック生成部120が前記第1クロックclk_nを前記DLL入力クロックclk_dllinとして出力して、前記AC入力クロック生成部130も前記第1クロックclk_nを前記AC入力クロックclk_acinとして出力すると、前記半導体メモリ装置は前記ノーマル特性テストモードとして動作する。前記ノーマル特性テストモードにおいて、前記DLL入力クロックclk_dllin及び前記AC入力クロックclk_acinは全て前記第1クロックclk_nであるから、前記ノーマル特性テストモードで前記DLL回路部2及び前記AC回路部3の動作は低速動作であり、これは従来技術に係る前記DLL回路部2及び前記AC回路部3の動作と同じである。前記ノーマルテストはコアテスト、製品規格で管理されるtRCD、tRP、tWR、tAAなどクロック速度と大きな関連のない非同期的asynchronous特性に対するテスト、IDDテストなどを含む。図5は、図3で図示された前記クロック調節部110の詳しい回路図である。図5に図示された前記クロック調節部110は、前記第1クロックclk_nに比べて周期が半分であるクロック信号を前記第2クロックclk_fとして生成するように構成されている。前記クロック調節部110は、第1ないし第8インバータIV1~IV8、第1及び第2パスゲートPG1、PG2、第1ナンドゲートND1を含んで構成されることができる。図5に図示された遅延クロックclk_n1は前記第1クロックclk_nに比べて位相が90 ゚遅延されたクロックである。前記イネーブル信号clk2enがアクティブになると、第1ノードn1には前記第1クロックclk_nの反転された信号が印可される。また、前記イネーブル信号clk2enがアクティブになると、第2ノードn2には前記第1クロックclk_nが印可される。また、第3ノードn3には前記遅延クロックclk_n1の反転された信号が印可される。また、第4ノードn4には前記遅延クロックclk_n1が印可される。前記第5及び第6インバータIV5、IV6は三相インバータTri-Stateinverterとして前記遅延クロックclk1及び前記遅延クロックclk_n1の反転された信号により各々交代でアクティブになる。第5ノードn5には前記遅延クロックclk_n1のレベルにより前記第1ノードn1に印可される前記第1クロックclk_nの反転された信号または、第2ノードn2に印可される前記第1クロックclk_nが印可される。第5ノードn5に印可された信号は、前記イネーブル信号clk2enによってアクティブされる第8インバータIV8を通過して前記第2クロックclk_fとして出力される。これに伴い前記第2クロックclk_fは前記第1クロックclk_nに比べて周期が半分であるクロック信号になる。図6a及び図6bは、前記バースト長交換機300の回路図及び前記バースト長交換機300の動作により入出力ラインに印可される信号の波形図である。図6aを参照すると、前記バースト長交換機300は第3及び第4パスゲートPG3、PG4及び第9インバータIV9を含む。前記第3パスゲートPG3は第1入力in1を受信して、前記イネーブル信号clk2enが非活性化されるとアクティブになる。前記第4パスゲートPG4は第2入力in2を受信して、前記イネーブル信号clk2enがアクティブされるとアクティブになる。前記バースト長交換機300はイネーブル信号clk2enにより前記第1入力in1及び前記第2入力in2のうち、ひとつを選択して出力信号outとして出力する。図6bを参照すると、aはテスト装備が半導体メモリ装置に入力するデータの波形である。a波形を見ると、入出力ラインのカップリング効果を悪条件で確認するためにハイ及びローレベルでスイングしていることが分かる。bは図3に図示された前記半導体メモリ装置が前記バースト長交換機300を含まない状態で前記タイミングマージンテストモードとして動作する時の波形である。前記タイミングマージンテストモードでは前記AC回路部3が高速動作するようになるので、aのように入力される信号のひとつのパルスを2回受信してbのようなデータ波形を得るようになる。b波形を確認すると、第1ないし第8バースト長BL0~BL7が2回のハイレバル及び2回のローレベルを繰り返してスイングすることがわかる。cは図3に図示された前記半導体メモリ装置が前記バースト長交換機300を複数個含んだ状態で前記タイミングマージンテストモードとして動作する時の波形である。b波形の第2及び第3バースト長BL1、BL2が互いに変わってc波形では第3及び第2バースト長BL2、BL1順に出力される。b波形の第6及び第7バースト長BL5、BL6も互いに変わってc波形に適用される。このような交換を通してc波形は1回のハイレバル及び1回のローレベルを繰り返してスイングする。c波形のバースト長データが入力ラインに伝送されると、隣接したラインの電圧レベルが各々互いに反対であるカップリング効果に悪条件である環境になる。c波形と同じ具現のために、図6aに図示された前記バースト長交換機300を、図2に図示されたように、前記入力ラッチ部11及び前記GIO入力ドライバー12の間に複数個を並列で連結するように構成して、前記イネーブル信号clk2enにより前記入力ラッチ部11に保存された並列データの前記第2及び第3バースト長BL1、BL2を各々前記第1入力in及び第2入力in2に受けて前記GIO入力ドライバー12の第2バースト長の端子に出力して、第3及び第2バースト長BL2、BL1を各々前記第1入力in及び第2入力in2に受けて前記GIO入力ドライバー12の第3バースト長の端子に出力するように構成することが望ましい。前記第6及び第7バースト長BL5、BL6も前記第2及び前記第3バースト長BL1、BL2と同一に構成することが望ましい。先に説明したように、本発明の一実施形態に係る半導体メモリ装置は、前記DLL特性テストモード、タイミングマージンテストモード及びノーマルテストモードで動作することができる。これに伴い半導体メモリテスト装備が低速クロック本発明の前記第1クロックclk_nに該当を入力してテストしても内部で高速クロック本発明の前記第2クロックclk_fに該当を生成してテストすることができる。換言すれば高速クロックを支援しない旧型半導体メモリテスト装備でも、高速クロックを目標クロックとして有する半導体メモリ装置の高速動作特性及び低速動作特性の全てをテストすることができる。このような点は半導体メモリ装置生産装備の汎用性及び寿命を延ばすという効果を創出して、半導体メモリ生産量増加、費用減少の効果も創出する。本発明が属する技術分野の当業者は、本発明が、その技術的思想や必須的な特徴を変更しなくて他の具体的な形態で実施することができるので、以上で記述した実施形態等はあらゆる面で例示的なものであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲そしてその等価概念から導出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解析されなければならない。