半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を囲む第1金属リングと、前記半導体素子を覆って形成され、内部に前記第1金属リングが配置された絶縁膜と、前記絶縁膜に形成された溝とを有し、前記第1金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、前記溝の底面は、前記第1金属リングより内側に配置された第1部分で、前記第1金属リングの最上層に位置する金属層の上面以下である、半導体装置。前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する請求項1に記載の半導体装置。前記溝の底面は、前記第1部分で、前記最上層に位置する金属層の下面以下である請求項1または2に記載の半導体装置。前記第1金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない請求項1~3のいずれか1項に記載の半導体装置。前記第1金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第2金属リングを有する請求項1に記載の半導体装置。前記第2金属リングを形成する金属層は前記溝の内面に露出し、前記第1金属リングを形成する金属層は前記溝の内面に露出しない請求項5に記載の半導体装置。前記第1金属リングの外側の側面が、全体として、上方ほど内側に傾斜している請求項1~6のいずれか1つに記載の半導体装置。さらに、前記第1金属リングを囲む第3金属リングを有し、前記第3金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している請求項1~7のいずれか1項に記載の半導体装置。半導体基板に半導体素子を形成する工程と、絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第1金属リングを形成する工程と、前記絶縁膜に溝を形成する工程とを有し、前記第1金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、前記溝を形成する工程は、前記溝の底面を、前記第1金属リングより内側に配置された第1部分で、前記第1金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。前記第1金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない請求項9に記載の半導体装置の製造方法。前記絶縁膜中に配置された金属層を積層する工程において、前記第1金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第1金属リングを形成し、さらに、前記第1金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第1金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第2金属リングを形成し、前記第2金属リングの形成は、前記第2金属リングを形成する金属層の内側の側面を、前記第1金属リングを形成する金属層の内側の側面よりも、内側に配置し、前記溝を形成する工程は、前記溝を、前記第2金属リングを形成する金属層と重なるように配置し、前記第2金属リングを形成する金属層をエッチングのマスクとし、前記第2金属リングを形成する金属層は前記溝の内面に露出させ、前記第1金属リングを形成する金属層は前記溝の内面に露出させない請求項9に記載の半導体装置の製造方法。本発明の一目的は、クラック伝播を抑制できる新規な構造を有する半導体装置およびその製造方法を提供することである。本発明の一観点によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を囲む金属リングと、前記半導体素子を覆って形成され、内部に前記金属リングが配置された絶縁膜と、前記絶縁膜に形成された溝とを有し、前記金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、前記溝の底面は、前記金属リングより内側に配置された第1部分で、前記金属リングの最上層に位置する金属層の上面以下である、半導体装置が提供される。金属リングの外側側面は、庇状に突き出す構造が抑制されている。これにより、外側からのクラック伝播に起因した金属リングの破壊が抑制される。溝は、クラックの終端を容易にする。まず、図1~図4を参照して、本発明の第1実施例によるクラック防御リング構造について説明する。ここで、金属層を積層して形成されたクラック防御リングと、その下方に配置されるクラック防御絶縁膜と、クラック防御リングの上部近傍に形成されるクラック防御窓とを含む構造を、クラック防御リング構造と呼ぶこととする。図1は、第1実施例のクラック防御リング構造を備えた半導体ウエハ101を概略的に示す平面図である。半導体ウエハ101上に、複数の半導体チップ領域102が、行列状に配置されている。隣接する半導体チップ領域102の間に、スクライブ領域103が画定されている。半導体ウエハ101は、スクライブ領域103の中心線スクライブセンター103cに沿って切断されて、各半導体チップ102が分離される。各半導体チップ領域102の最外周部分に、半導体チップ領域102の縁に沿って、ループ状に閉じた形状のクラック防御リング105が形成されている。クラック防御リング105より内側を半導体チップ領域102と呼び、クラック防御リング105より外側をスクライブ領域103と呼ぶこととする。クラック防御リング105は、半導体ウエハ101の切断時にスクライブ領域103で発生したクラックの、半導体チップ領域102内への伝播を防御するために設けられている。各半導体チップ領域102の、クラック防御リング105の内側に、半導体チップ領域102の縁に沿って、耐湿リング104が形成されている。耐湿リング104の内側に、所望の多数の半導体素子が形成されている。各半導体チップ領域102のサイズチップサイズは、例えば5mm角程度である。スクライブ領域103の幅は、例えば50μm程度である。なお、後述のように、クラック防御リング105の高さ方向下方にクラック防御絶縁膜22が形成され、クラック防御リング105の上部近傍にクラック防御窓23が形成される。クラック防御絶縁膜22及びクラック防御窓23も、それぞれ、半導体チップ領域102の縁に沿って形成される。次に、第1実施例のクラック防御リング構造を備えた半導体ウエハの製造工程、及び、クラック防御リング等の構造について説明する。図2A~図2Gは、第1実施例のクラック防御リング構造を備えた半導体ウエハ101の主な製造工程を示す概略的な厚さ方向断面図であり、図1の一点鎖線AA ́に沿ったすなわち、半導体チップ領域102内のあるトランジスタTRが形成された部分から、スクライブセンター103cまでの、半導体ウエハ101の断面が示されている。図2Gが、半導体ウエハ101の完成状態を示す。以下に詳しく説明するように、耐湿リング104及びクラック防御リング105は、トランジスタTRに接続される多層配線の形成工程、つまり、コンタクト層となる金属層と、配線層となる金属層とを繰り返し積層する工程を流用して形成される。耐湿リング104及びクラック防御リング105は、配線として用いられるものではないが、以下説明の便宜上、耐湿リング104及びクラック防御リング105を形成する各金属層を、コンタクト層や配線層と呼ぶこともある。また、耐湿リング104及びクラック防御リング105のコンタクト層を埋め込む凹部を、コンタクトホールと呼ぶこともある。なお、コンタクトホールと、そこに埋め込まれるコンタクト層を、同一の参照符号で示すこととする。また、以下の説明で、トランジスタTRに接続する配線を形成する金属層の参照符号にはTを付し、耐湿リング104を形成する金属層の参照符号にはMを付して、クラック防御リング105を形成する金属層と区別する。図2Aを参照する。シリコン基板半導体基板21に、例えばシャロートレンチアイソレーションSTIで、トランジスタTRの活性領域を画定するための素子分離絶縁膜22Tを形成する。同時に、素子分離絶縁膜22Tを形成する工程を流用して、クラック防御絶縁膜22を形成する。クラック防御絶縁膜22は、図2Gに示すように、クラック防御リング105の下方に形成され、クラック防御リング105と同様に、平面視上トランジスタTR等の半導体素子を囲む。なお、説明上、クラック防御リング105のスクライブ領域103側の端を、半導体チップ領域102とスクライブ領域103との境界に設定している。図2Aに戻って説明を続ける。STIによるクラック防御絶縁膜22の厚さ基板21に形成された、クラック防御絶縁膜22を埋め込む溝の深さは、素子分離絶縁膜22Tと等しく、例えば320nm程度である。クラック防御絶縁膜22の幅は、例えば1μm程度である。素子分離絶縁膜22T及びクラック防御絶縁膜22の形成後、シリコン基板21にトランジスタTRを形成する。トランジスタTRの形成には、公知技術を適宜用いることができる。図2Bを参照する。トランジスタTRを覆ってシリコン基板21上に、第1層間絶縁膜f1を形成する。第1層間絶縁膜f1は、例えば以下のようにして形成される。シリコン基板21上に酸化シリコン膜を厚さ20nm程度堆積し、この酸化シリコン膜上に窒化シリコン膜を厚さ80nm程度堆積する。さらに、この窒化シリコン膜上に、ホウ素リンシリケートガラスBPSG膜を厚さ1300nm程度堆積するか、またはテトラエトキシシランTEOSによる酸化シリコン膜を厚さ1000nm程度堆積する。なお、BPSG膜を形成するときは、例えば650°C、120秒程度のアニールを行うことが好ましい。そして、BPSG膜またはTEOSによる酸化シリコン膜の上面を化学機械研磨CMPで平坦化した後、さらに酸化シリコン膜を厚さ100nm程度堆積して、第1層間絶縁膜f1が形成される。第1層間絶縁膜f1を形成する各膜の堆積には、例えば化学気相堆積CVDが用いられる。第1層間絶縁膜f1の厚さは、例えば950nm程度である。次に、第1層間絶縁膜f1の上に、フォトリソグラフィにより、トランジスタTRのソース/ドレイン領域に接続する配線の第1コンタクト層1cT、耐湿リング104の第1コンタクト層最下層の金属層1cM、及びクラック防御リング105の第1コンタクト層最下層の金属層1cの形状で開口したレジストパターンRP1を形成する。レジストパターンRP1をマスクとし、第1層間絶縁膜f1をエッチングして、コンタクトホール1cT、1cM、及び1cを形成する。コンタクトホール1cT、1cM、及び1cの形成後、レジストパターンRP1を除去する。コンタクトホール1cMの幅、つまり、そこに埋め込まれる耐湿リング104の第1コンタクト層1cMの幅は、例えば0.25μm程度である。また、コンタクトホール1cの幅、つまり、そこに埋め込まれるクラック防御リング105の第1コンタクト層1cの幅は、例えば、耐湿リング104の第1コンタクト層1cMの幅と同様に、0.25μm程度である。なお、以下、コンタクトホールの幅とコンタクト層の幅を区別せずに説明することがある。なお、クラック防御リング105のコンタクト層の幅は、耐湿リング104のコンタクト層の幅と一致させる必要はない。一例として一致させる場合を説明している。クラック防御リング105の第1コンタクト層1cは、半導体チップ領域102の縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。そして、第1コンタクト層1cの上方に後に形成される第1配線層1w等の配線層や、第2コンタクト層2c等のコンタクト層も、それぞれ、半導体チップ領域102の縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。図2Cを参照する。第1層間絶縁膜f1上に、コンタクトホール1cT、1cM、及び1cの内面を覆って、Ti/TiN/W積層膜を形成する。なお、積層膜をこのように表記するとき、最も左側の材料の膜が、最も下側基板側に形成されることを意味する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ30nm程度でスパッタリングにより堆積され、TiN膜は例えば厚さ20nm程度でスパッタリングにより堆積される。W膜は例えば厚さ300nm程度でCVDにより堆積される。次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第1層間絶縁膜f1の上面を露出させ、コンタクトホール1cT内、1cM内、及び1c内に、それぞれ、第1コンタクト層1cT、1cM、及び1cを残す。クラック防御リング105の第1コンタクト層1cは、例えばクラック防御絶縁膜22上に配置される。図示の例では、平面視上、第1コンタクト層1cがクラック防御絶縁膜22と部分的に重なっているが、全部が重なったつまり、クラック防御絶縁膜22の幅内に第1コンタクト層1cが内包されるような配置にもできる。さらには、第1コンタクト層1cがクラック防御絶縁膜22と重ならない第1コンタクト層1cのスクライブ領域103側の端に対し、クラック防御絶縁膜22の半導体チップ領域102側の端が、一致しているか、スクライブ領域103側にある配置にもできる。ただし、クラック防御絶縁膜22のスクライブ領域103側の端が、クラック防御リング105の最下層である第1コンタクト層1cのスクライブ領域103側の端よりも、スクライブ領域103側に位置するように、クラック防御絶縁膜22が配置されている。次に、第1コンタクト層1cT、1cM、及び1cを覆って第1層間絶縁膜f1上に、Ti/TiN/Al/Ti/TiN積層膜を形成する。Ti/TiN/Al/Ti/TiN積層膜の、Al膜下側のTi膜は例えば厚さ60nm程度、Al膜下側のTiN膜は例えば厚さ30nm程度、Al膜は例えば厚さ360nm程度、Al膜上側のTi膜は例えば厚さ5nm程度、Al膜上側のTiN膜は例えば厚さ70nm程度であり全厚さは525nm程度であり、これらの各膜はスパッタリングで堆積される。次に、Ti/TiN/Al/Ti/TiN積層膜の上に、フォトリソグラフィにより、第1配線層1wT、1wM、及び1wの形状のレジストパターンRP2を形成する。レジストパターンRP2をマスクとし、Ti/TiN/Al/Ti/TiN積層膜をエッチングして、第1配線層1wT、1wM、及び1wを残す。なお、Ti/TiN/Al/Ti/TiN積層膜のエッチング等に、公知のアルミニウム配線形成技術を用いることができる。第1配線層1wT、1wM、及び1wの形成後、レジストパターンRP2を除去する。耐湿リング104の第1配線層1wMの幅は、例えば3μm~5μmであり、クラック防御リング105の第1配線層1wの幅は、例えば1μm~4μm典型的には3μm程度である。第1配線層1wT、1wM、及び1wは、それぞれ、配線の第1コンタクト層1cT上、耐湿リング104の第1コンタクト層1cM上、及びクラック防御リング105の第1コンタクト層1c上に重なって配置される。第1実施例のクラック防御リング105では、第1コンタクト層1cと第1配線層1wが、スクライブ領域103側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第1コンタクト層1cのスクライブ領域103側の端の位置と、第1配線層1wのスクライブ領域103側の端の位置とを、設計上一致させる。図2Dを参照する。第1配線層1wT、1wM、及び1wを覆って第1層間絶縁膜f1上に、第2層間絶縁膜f2を形成する。第2層間絶縁膜f2は、例えば以下のようにして形成される。第1層間絶縁膜f1上に、CVDで酸化シリコン膜を厚さ750nm程度堆積し、この酸化シリコン膜上に、CVDでTEOSによる酸化シリコン膜を厚さ1100nm程度堆積する。そして、TEOSによる酸化シリコン膜の上面をCMPで平坦化して、第2層間絶縁膜f2が形成される。第2層間絶縁膜f2の厚さは、例えば1μm程度であり、第1配線層1wT、1wM、及び1w上に残る厚さが、例えば460nm程度となる。次に、第2層間絶縁膜f2の上に、フォトリソグラフィにより、配線の第2コンタクト層2cT、耐湿リング104の第2コンタクト層2cM、及びクラック防御リング105の第2コンタクト層2cの形状で開口したレジストパターンRP3を形成する。レジストパターンRP3をマスクとし、第2層間絶縁膜f2をエッチングして、コンタクトホール2cT、2cM、及び2cを形成する。コンタクトホール2cT、2cM、及び2cの形成後、レジストパターンRP3を除去する。耐湿リング104の第2コンタクト層2cMの幅、及びクラック防御リング105の第2コンタクト層2cの幅は、それぞれ、例えば第1コンタクト層1cM及び1cの幅と同様であり、例えば0.25μm程度である。図2Eを参照する。第2層間絶縁膜f2上に、コンタクトホール2cT、2cM、及び2cの内面を覆って、Ti/TiN/W積層膜を形成する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ20nm程度でスパッタリングにより堆積され、TiN膜は例えば厚さ40nm程度でスパッタリングにより堆積される。W膜は例えば厚さ300nm程度でCVDにより堆積される。次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第2層間絶縁膜f2を露出させ、コンタクトホール2cT内、2cM内、及び2c内に、それぞれ、第2コンタクト層2cT、2cM、及び2cを残す。第2コンタクト層2cは、第1配線層1w上に重なって配置される。第1実施例のクラック防御リング105では、第1配線層1wと第2コンタクト層2cが、スクライブ領域103側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第1配線層1wのスクライブ領域103側の端の位置と、第2コンタクト層2cの埋め込まれるコンタクトホール2cのスクライブ領域103側の端の位置とを、設計上一致させる。そして、第1実施例のクラック防御リング105は、さらに上層に形成されるコンタクト層、配線層も、スクライブ領域103側の端をぴったり一致させて重なるように形成される。つまり、第1実施例のクラック防御リング105は、スクライブ領域103側の側面が、平滑になるように形成される。次に、第2コンタクト層2cT、2cM、及び2cを覆って第2層間絶縁膜f2上に、Ti/TiN/Al/Ti/TiN積層膜を形成する。このTi/TiN/Al/Ti/TiN積層膜は、第1層間絶縁膜f1上に形成したTi/TiN/Al/Ti/TiN積層膜と同様にして形成される。次に、Ti/TiN/Al/Ti/TiN積層膜の上に、フォトリソグラフィにより、第2配線層2wT、2wM、及び2wの形状のレジストパターンRP4を形成する。レジストパターンRP4をマスクとし、Ti/TiN/Al/Ti/TiN積層膜をエッチングして、第2配線層2wT、2wM、及び2wを残す。第2配線層2wT、2wM、及び2wの形成後、レジストパターンRP4を除去する。耐湿リング104の第2配線層2wM、及びクラック防御リング105の第2配線層2wの幅は、それぞれ、例えば、第1配線層1wM及び1wの幅と同様である。また、上述のように、クラック防御リング105の第2配線層2wは、第2コンタクト層2cと、スクライブ領域103側の端を揃えて形成される。図2Fを参照する。第1配線層1wT、1wM、及び1wを形成し、第1配線層1wT、1wM、及び1wを覆って第2層間絶縁膜f2を形成し、さらに第2層間絶縁膜f2中に第2コンタクト層2cT、2cM、及び2cを形成したのと同様な工程を繰り返して、多層配線を形成するとともに、耐湿リング104及びクラック防御リング105を形成する。図示の例では、最上層のコンタクト層として、第5層間絶縁膜f5中の第5コンタクト層5cT、5cM、及び5cまでが形成される。耐湿リング104の第3~第5コンタクト層3cM~5cMの幅と高さは、例えば、第2コンタクト層2cMの幅と高さと同様である。クラック防御リング105の第3~第5コンタクト層3c~5cの幅と高さは、例えば、第2コンタクト層2cの幅と高さと同様である。耐湿リング104の第3、第4配線層3wM、4wMの幅と高さは、例えば、第1、第2配線層1wM、2wMの幅と高さと同様である。クラック防御リング105の第3、第4配線層3w、4wの幅と高さは、例えば、第1、第2配線層1w、2wの幅と高さと同様である。さらに、第5コンタクト層5cT、5cM、及び5cを覆って第5層間絶縁膜f5上に、最上層の金属層となるTi/TiN/Al/TiN積層膜を形成する。Ti/TiN/Al/TiN積層膜の、Ti膜は例えば厚さ60nm程度、Al膜下側のTiN膜は例えば厚さ30nm程度、Al膜は例えば厚さ700nm程度、Al膜上側のTiN膜は例えば厚さ70nm程度であり全厚さは860nm程度であり、スパッタリングで堆積される。次に、Ti/TiN/Al/TiN積層膜の上に、フォトリソグラフィにより、第5配線層5wT、5wM、及び5wの形状のレジストパターンRP5を形成する。レジストパターンRP5をマスクとし、Ti/TiN/Al/TiN積層膜をエッチングして、第5配線層5wT、5wM、及び5wを残す。第5配線層5wT、5wM、及び5wの形成後、レジストパターンRP5を除去する。耐湿リング104の第5配線層5wMの幅は、例えば、下層の配線層1wM等と同様に、3μm~5μmである。クラック防御リング105の第5配線層1wの幅は、例えば、下層の配線層1w等と同様に、1μm~4μm典型的には3μm程度である。このようにして、多層配線形成工程及び耐湿リング104の形成工程を流用して、第1実施例のクラック防御リング105が形成される。上述のように、第1実施例のクラック防御リング105は、スクライブ領域103側の側面が平らに形成される。クラック防御リング105は、耐湿リング104に接触しないように形成する。つまり、クラック防御リング105と耐湿リング104の、向かい合う配線層端同士がある程度の間隔を開けるように形成される。耐湿リング104の配線層端と、クラック防御リング105の配線層端との距離は、例えば2μm程度最大5μm程度である。図2Gを参照する。第5配線層5wT、5wM、及び5wを覆って、第5層間絶縁膜f5上に、カバー絶縁膜f6を形成する。カバー絶縁膜f6は、例えば、第5層間絶縁膜f5上にCVDで酸化シリコン膜を厚さ700nm程度堆積し、この酸化シリコン膜上にCVDで窒化シリコンを厚さ700nm程度堆積して形成される。次に、カバー絶縁膜f6の上に、フォトリソグラフィにより、レジストパターンRP6を形成する。レジストパターンRP6は、コンタクト窓パッド窓23Tの形状の開口OPT、及び、クラック防御窓23の形状の開口OPを有する。開口OPTは、多層配線の配線層5wTの上面に収まるように配置されている。開口OPは、スクライブ領域103側で配線層5wと重なり、半導体チップ領域102側で配線層5wから外側にはみ出している。レジストパターンRP6をマスクとし、カバー絶縁膜f6等をエッチングして、コンタクト窓23T及びクラック防御窓23溝23が形成される。このように、クラック防御窓23は、配線用のコンタクト窓23Tの形成工程を利用して形成することができる。コンタクト窓23Tを形成するエッチングは、例えば、CF4、CHF3、Ar等の組合せによる混合ガスを用いて行われ、通常、オーバーエッチングの条件で行なわれる。コンタクト窓23T及びクラック防御窓23の形成後、レジストパターンRP6を除去する。コンタクト窓23Tの形成部では、カバー絶縁膜f6がエッチングされ、底に配線層5wTが露出して、コンタクト窓23Tが形成される。クラック防御窓23の形成部では、配線層5wに重なる部分は、オーバーエッチングが行われても、底に配線層5wの上面が露出しそれ以上深くならない。一方、配線層5wの外側半導体領域102側の部分23dは、オーバーエッチングにより、配線層5wの上面より深い場所まで、積層絶縁膜IFが掘り込まれる。図2Gに示す例では、カバー絶縁膜f6と第5層間絶縁膜f5とがエッチングされ、クラック防御窓23の底が第4層間絶縁膜f4の上面に達している。なお、クラック防御窓23の深さは、必要に応じて調節することができる。このようにして、スクライブ領域103側で配線層5wの上面を露出し、半導体領域102側でクラック防御リング105の途中の高さに達する深さのクラック防御窓23が形成される。半導体領域102側でクラック防御リング105の途中の高さまで掘り込まれた部分23dを、クラック防御窓23の掘り込み部23dと呼ぶこともある。クラック防御窓23の全幅は、例えば1μm~3μm程度である。クラック防御窓23の、配線層5wとの重なり幅は、例えば0.5μm程度であり、掘り込み部23dの幅は、例えば1.0μm程度である。平面形状について見ると、クラック防御窓23は、クラック防御リング105の上に、半導体チップ領域102の縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。クラック防御窓23は、クラック防御リング105の最上金属層5wを覆うカバー絶縁膜f6を、半導体チップ領域102側とスクライブ領域103側とに分離する。その後、必要に応じて、カバー絶縁膜f6の上にポリイミド等の絶縁膜24が形成される。絶縁膜24は、コンタクト窓23Tを露出し、また、耐湿リング104よりスクライブ領域103側にはみ出さないパターンで形成される。すなわち、絶縁膜24は、クラック防御窓23には掛からない。以上のようにして、第1実施例のクラック防御リング構造を備えた半導体ウエハ101が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。図3及び図4を参照して、第1実施例のクラック防御リング構造の機能について説明する。図3及び図4は、第1実施例のクラック防御リング構造を備えた半導体ウエハ101を、ダイシングソー201により切断している状態の概略的な厚さ方向断面図である。図3は、クラック202が、ダイシングソー201近傍から半導体チップ領域102の方に、積層された層間絶縁膜同士の界面に沿って伝播する場合の一例を示す。クラック202の伝播経路を矢印で示す。ダイシングソー201の近傍で発生し、横方向面内方向に伝播したクラック202は、クラック防御リング105の、スクライブ領域103側の側面105pに到達する。側面105pに到達すると、クラック202の伝播方向が縦方向厚さ方向に変わり、クラック202は、クラック防御リング105と積層絶縁膜IFとの界面に沿ってつまり側面105pに沿って伝播する。第1実施例のクラック防御リング105は、側面105pが平滑に形成されていることにより、クラック202を、側面105pに沿ってスムーズに伝播させる。比較例として、例えば、配線層のスクライブ領域103側の端が、コンタクト層のそれに比べてスクライブ領域側に大きく突き出した凹凸状の側面を持ったクラック防御リングについて考える。このようなクラック防御リングの側面に沿ってクラックが伝播しようとすると、クラックは、凹凸に沿って伝播方向を変えることとなる。これに起因して、コンタクト層上に庇状に突き出した配線層の部分を、クラックが突き上げるような力が発生し、配線層がコンタクト層から剥がれてクラック防御リングが破壊されやすい。第1実施例のクラック防御リング105は、平滑な側面105pにより、クラック伝播時の破壊が抑制されている。側面105pに沿って伝播したクラック202は、クラック防御リング105の最上金属層の上面でクラック防御窓23に到達して終端する。他の比較例として、クラック防御窓23が形成されておらず、クラック防御リングの最上金属層上に絶縁膜が残っている場合について考える。このような場合、最上金属層の上面とこの絶縁膜との界面に沿って、クラックが半導体チップ領域内部に伝播しやすい。クラック防御窓23は、クラック防御リング105上でクラック202を終端させることにより、半導体チップ領域102内部へのクラック202の侵入を抑制する。上述のように、第1実施例のクラック防御リング105は、平滑な側面105pにより、クラック伝播時の破壊が抑制されている。ただし、クラック防御リング105が破壊される可能性は、ないわけではない。図4は、クラック202が、クラック防御リング105の上部で、半導体チップ領域102側に突き抜ける場合の伝播経路例を矢印で示す。図3に示した場合と同様に、ダイシングソー201の近傍で発生したクラック202が、クラック防御リング105の側面105pに到達し、側面105pに沿って上方に伝播する。そして、クラック202が、クラック防御リング105の途中の高さに配置された金属層間で、クラック防御リング105を突き抜ける。しかし、クラック防御窓23の掘り込み部23dが、クラック防御リング105をクラック202が突き抜けた深さ以下に形成されている。これにより、クラック防御リング105を突き抜けたクラック202が、クラック防御窓23の内面に到達して終端するので、それ以上半導体チップ領域102側へのクラック伝播が抑制される。このように、掘り込み部23dにより、クラック防御リング105を突き抜けたクラック202を終端させることが容易になる。掘り込み部23dの深さは、クラック防御リング105の最上金属層の下面以下であることが好ましい。なお、クラック防御絶縁膜22は、以下のような機能を持つ。クラック防御絶縁膜22のスクライブ領域103側の端は、クラック防御リング105の最下層の金属層のスクライブ領域103側の端よりも、スクライブ領域103側に配置されている。ダイシングソー201の近傍で発生し、基板21の表層部分の高さで横方向に伝播したクラックは、クラック防御絶縁膜22の、スクライブ領域103側の側面に到達する。クラックは、その後、クラック防御絶縁膜22の内部を伝播するよりも、応力の集中した、基板21とクラック防御絶縁膜22との界面に沿って伝播しやすい。基板21とクラック防御絶縁膜22との界面に沿って伝播し、基板表面に到達したクラックは、さらに、クラック防御絶縁膜22と最下層の層間絶縁膜との界面に沿ってクラック防御絶縁膜22の上面に沿って伝播して、クラック防御リング105の側面105pの最下部に導かれる。その後は、図3、図4を参照して説明したように、クラックが、クラック防御リング105の側面105pに沿って上方に導かれる。以上説明したように、第1実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。図5は、第1実施例の変形例の半導体ウエハ101を示す概略断面図である。本変形例では、スクライブ領域103に、モニタ用のトランジスタTRMとそれに接続された多層配線とを含むモニタ回路106が形成されている。モニタ回路106は、半導体チップ領域102内に製造される回路と同時に形成することができる。なお、スクライブ領域103内の平坦性を高めるため、モニタ回路106のコンタクト窓以外の部分では、カバー絶縁膜f6が残されている。なお、以下に説明される他の実施例のクラック防御リング構造を採用した半導体ウエハにおいても、モニタ回路を形成することができる。次に、図6を参照して、第2実施例によるクラック防御リング構造について説明する。図6は、第2実施例のクラック防御リング構造を備えた半導体ウエハ101の概略的な厚さ方向断面図である。第2実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である図1参照。第1実施例との違いは、クラック防御リングの構造である。第1実施例では、トランジスタTRへの接続配線を形成する最上金属層5wTと同レベルの金属層5wまで用いて、クラック防御リング105を形成した。第2実施例は、配線の最上金属層よりも低いレベルの金属層までを用いて、クラック防御リング105を形成している。図6に示す例では、配線層4wまでを用いて、クラック防御リング105を形成している。第2実施例のクラック防御リング105も、スクライブ領域103側の平滑な側面により、クラック伝播時の破壊が抑制されている。第2実施例のクラック防御窓23は、配線層4wに重なる部分で配線層4wを露出し、配線層4wの外側半導体チップ領域102側の掘り込み部23dで、底が層間絶縁膜f4の上面に達している。第1実施例に比べて、クラック防御窓23の底より上方の部分で、クラック防御リング105を形成する金属層が省略された構造ということができる。第2実施例も、クラック防御リング105の最上金属層がクラック防御窓23の底に露出しており、クラック防御リング105の最上金属層上でクラックを終端させることができる。また、掘り込み部23dにより、クラック防御リング105を突き抜けたクラックを終端させやすい。半導体チップ領域102内部へのクラック侵入が抑制される。次に、図7を参照して、第3実施例によるクラック防御リング構造について説明する。図7は、第3実施例のクラック防御リング構造を備えた半導体ウエハ101の概略的な厚さ方向断面図である。第3実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である図1参照。第1実施例の違いは、クラック防御リングの構造である。第1実施例のクラック防御リング105は、スクライブ領域103側の側面105pを平滑な面に形成した。一方、第3実施例のクラック防御リング105Aは、スクライブ領域103側の側面105Apを、階段状に形成して、上方ほど半導体チップ領域102側に近づくように、全体として傾斜させる。第3実施例のクラック防御リング105Aも、第1実施例のクラック防御リング105と同様に、多層配線の形成工程を流用して形成される。ただし、第3実施例のクラック防御リング105Aでは、下側金属層のスクライブ領域103側の端に対し、その上に重ねられる上側金属層のスクライブ領域103側の端が半導体チップ領域102側に引き下がって配置されるようにして、順次金属層が積層される。具体的には例えば、第1実施例を一部変更して、第3実施例のクラック防御リング105Aは、以下のように形成される。クラック防御リング105Aの第1コンタクト層1c~第5コンタクト層5c、及び、第1配線層1w~第5配線層5wの幅や高さは、第1実施例のクラック防御リング105のそれと同様とする。例えば、第1コンタクト層1c~第5コンタクト層5cの幅はそれぞれ0.25μmであり、第1配線層1w~第5配線層5wの幅は、例えばそれぞれ3μmである。第1実施例と同様にして、第1層間絶縁膜f1に、第1コンタクト層1cが形成される。第1コンタクト層1c上に重ねられる第1配線層1wは、そのスクライブ領域103側の端が、第1コンタクト層1cのスクライブ領域103側の端から、第1コンタクト層1cの幅の最大半分例えば約0.13μm以下のずれ幅で、半導体チップ領域102側にずれて配置されるように形成される。さらに、第1配線層1w上に重ねられる第2コンタクト層2cは、そのスクライブ領域103側の端が、第1配線層1wのスクライブ領域103側の端から、例えば第2コンタクト層2cの幅の最大半分例えば約0.13μm以下半導体チップ領域102側にずれて配置される。このような配置となるように、第2コンタクト層2cを埋め込むコンタクトホール2cが形成される。以後、同様にして、コンタクト層上の配線層、及び配線層上のコンタクト層を、スクライブ領域103側の端を半導体チップ領域102側にずらしながら積層して、第3実施例のクラック防御リング105Aが形成される。なお、第3実施例のクラック防御リング105Aは、下部よりも上部が、耐湿リング104側に寄っている。このため、必要に応じて、第3実施例のクラック防御リング105Aの最下層の第1コンタクト層1cは、第1実施例に比べて、耐湿リング104から離して配置される。さらに、コンタクト層1cの位置に応じて、クラック防御絶縁膜22が配置される。第1実施例のクラック防御リング105の側面105pは、平滑になるように設計され、理想的には完全に平らに仕上げられる。しかし、製造途中の位置合わせ誤差等により、実際に作製される側面105pには、ある程度の凹凸が生じ得る。なお、誤差による凹凸が生じたとしても、クラック防御リングの下部から上部までを全体的に見れば誤差が均されてつまり、全体として、側面105pは、基板表面に対して垂直に形成されているといえる。第1実施例で図3を参照して比較例として述べたように、クラック防御リング105の側面105pに、下側金属層に重なる上側金属層の端部がスクライブ領域103側に大きく突き出した庇状部分があると、クラック伝播時にクラック防御リング105が破壊されやすい。第3実施例のクラック防御リング105Aでは、スクライブ領域103側の側面105Apを、上方ほど半導体チップ領域102に近づくように、階段状に形成した。つまり、下側金属層に重なる上側金属層の外側側面を、半導体チップ領域102側に引き下がらせて配置した。これにより、製造途中で誤差が生じても、庇状部分が発生しにくくなり、クラック伝播に伴うクラック防御リング105Aの破壊が、より抑制される。なお、側面105pを垂直とした第1実施例のクラック防御リング105の方が、側面105Apを傾斜させた第3実施例のクラック防御リング105Aよりも、クラック防御リング設置に必要な幅を狭くしやすいといえる。第3実施例のクラック防御窓23は、配線層5wに重なる部分で配線層5wを露出し、配線層5wの外側半導体チップ領域102側の掘り込み部23dで、底が層間絶縁膜f4の上面に達している。これにより、第3実施例においても、第1実施例または第2実施例と同様に、クラック防御リング105の最上金属層上でクラックを終端させることができ、また、クラック防御リング105を突き抜けたクラックを終端させやすい。半導体チップ領域102内部へのクラック侵入が抑制される。なお、第3実施例の変形例として、第2実施例のように、配線の最上金属層より低いレベルの金属層までを用いてクラック防御リングを形成することもできる。次に、図8を参照して、第4実施例によるクラック防御リング構造について説明する。クラック防御リング構造を多重に配置することにより、クラックに対する防御性をさらに高めることができる。第4実施例として、例えば、第3実施例の構造のクラック防御リング105A及びクラック防御窓23を持つクラック防御リング構造を、2重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。以上、第1実施例~第4実施例では、アルミニウム配線を用いる回路製造技術を利用して、クラック防御リング構造を形成した。さらに、以下、第5実施例~第11実施例で説明するように、クラック防御リング構造は、銅配線を用いる回路製造技術を利用して形成することもできる。次に、図9A~図9Hを参照して、第5実施例によるクラック防御リング構造について説明する。なお、参照符号付与の煩雑さを避けるため、アルミニウム配線に係る第1実施例等の説明で用いた参照符号を、以下、銅配線に係る第5実施例等で重ねて用いることもある。第5実施例は、第1実施例図2参照に対応する。つまり、平滑な側面105pを持つクラック防御リング105を、銅配線による多層配線の形成工程を流用して形成するものである。第5実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である図1参照。図9A~図9Hは、第5実施例のクラック防御リング構造を備えた半導体ウエハ101の主な製造工程を示す概略的な厚さ方向断面図である。図9Hが、半導体ウエハ101の完成状態を示す。図9Aを参照する。シリコン基板21に、例えばSTIで、トランジスタTRの活性領域を画定するための素子分離絶縁膜22Tと、クラック防御絶縁膜22とを同時に形成する。素子分離絶縁膜22T及びクラック防御絶縁膜22の形成後、シリコン基板21にトランジスタTRを形成する。トランジスタTRの形成には、公知技術を適宜用いることができる。次に、トランジスタTRを覆ってシリコン基板21上に、第1層間絶縁膜f1を形成する。第1層間絶縁膜f1は、例えば以下のようにして形成される。シリコン基板21上に窒化シリコン膜をCVDで厚さ30nm程度堆積し、窒化シリコン膜上にリンシリケートガラスPSG膜をCVDで厚さ700nm程度堆積する。そして、PSG膜の上面をCMPで平坦化して、第1層間絶縁膜f1が形成される。第1層間絶縁膜f1の厚さは、例えば450nm程度である。次に、フォトリソグラフィ及びエッチングにより、第1層間絶縁膜f1に、配線、耐湿リング104、及びクラック防御リング105の第1コンタクト層を埋め込むコンタクトホール1cT、1cM、及び1cを形成する。耐湿リング104の第1コンタクト層1cM、及び、クラック防御リング105の第1コンタクト層11cの幅は、それぞれ、例えば0.1μm程度である。次に、第1層間絶縁膜f1上に、コンタクトホール1cT、1cM、及び1cの内面を覆って、Ti/TiN/W積層膜を形成する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ10nm程度、TiN膜は例えば厚さ10nm程度で、スパッタリングで堆積される。W膜は例えば厚さ200nm程度で、CVDで堆積される。次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第1層間絶縁膜f1の上面を露出させ、コンタクトホール1cT内、1cM内、及び1c内に、それぞれ、第1コンタクト層1cT、1cM、及び1cを残す。図9Bを参照する。第2層間絶縁膜f2中の第1配線層1wT、1wM、及び1wは、周知のシングルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。炭化シリコン膜厚さ30nm程度、酸化炭化シリコン膜厚さ130nm程度、TEOSによる酸化シリコン膜厚さ100nm程度、窒化シリコン膜厚さ30nm程度を堆積する。窒化シリコン膜上にレジストトリレベルを塗布し、レジストトリレベル上にTEOSによる酸化シリコン膜厚さ100nm程度を堆積する。この酸化シリコン膜上に、第1配線層1w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のTEOSによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。TEOSによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。なお、このエッチングで、TEOSによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、配線溝1w等の底に下層の第1コンタクト層1c等が露出する。配線溝1w等の形成された第2層間絶縁膜f2として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。なお、耐湿リング104及びクラック防御リング105の配線層を埋め込む凹部も、多層配線の配線層を埋め込む凹部と同様に、配線溝と呼んでいる。また、配線溝と、そこに埋め込まれる配線層を、同一の参照符号で示すこととする。配線溝1wMの幅、つまり、そこに埋め込まれる耐湿リング104の第1配線溝1wMの幅は、例えば4μm程度である。また、配線溝1wの幅、つまり、そこに埋め込まれるクラック防御リング105の第1配線溝1wの幅は、例えば3μm程度である。なお、以下、配線溝の幅と配線層の幅を区別せずに説明することがある。第1実施例と同様に、クラック防御リング105の第1配線層1wはつまり、配線溝1wは、第1コンタクト層1cと、スクライブ領域103側の端が一致するように形成される。次に、第2層間絶縁膜f2上に、第1配線溝1wT、1wM、及び1wの内面を覆って、バリアメタル膜として例えばTa膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。次に、CMPにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第2層間絶縁膜f2の上面を露出させ、配線溝1wT内、1wM内、及び1w内に、それぞれ、第1配線層1wT、1wM、及び1wを残す。図9Cを参照する。第3層間絶縁膜f3中の第2コンタクト層2cT、2cM、及び2cと、第2配線層2wT、2wM、及び2wは、周知のデュアルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。炭化シリコン膜厚さ60nm程度、酸化炭化シリコン膜厚さ450nm程度、TEOSによる酸化シリコン膜厚さ100nm程度、窒化シリコン膜厚さ30nm程度を堆積する。窒化シリコン膜上に、第2コンタクト層2c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。このレジストパターンを除去した後、レジストトリレベルを塗布し、TEOSによる酸化シリコン膜厚さ140nm程度を堆積する。この酸化シリコン膜上に、第2配線層2w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のTEOSによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。TEOSによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝2w等が形成される。なお、このエッチングで、TEOSによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール2c等の底に下層の第1配線層1w等が露出する。第2コンタクト層2c等及び第2配線層2w等の形成された第3層間絶縁膜f3として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。クラック防御リング105の第2コンタクト層2c及び第2配線層2wは、第1配線層1wと、スクライブ領域103側の端が一致するように形成される。つまり、これに対応した配置で、コンタクトホール2c及び配線溝2wが形成される。そして、第1実施例と同様に、さらに上層のコンタクト層及び配線層も、スクライブ領域103側の端を一致させて、スクライブ領域103側の側面が平滑となるように形成される。第3層間絶縁膜f3の上面からの配線溝2wT、2wM、及び2wの深さは、例えば、酸化炭化シリコン膜及びTEOSによる酸化シリコン膜の厚さの半分程度であり、275nm程度である。これに対応して、コンタクトホール2cT、2cM、及び2cの高さは、例えば335nm程度となる。耐湿リング104及びクラック防御リング105の第2コンタクト層2cM及び2cの幅は、それぞれ、例えば0.13μm程度である。また、耐湿リング104の第2配線層2wMの幅は、例えば、第1配線層1wMと同様に、4μm程度である。クラック防御リング105の第2配線層2wの幅は、例えば、第1配線層1wと同様に、3μm程度である。耐湿リング104、クラック防御リング105の配線層の幅は、以後形成される第3配線層以上の層でも変わらない。ただし、クラック防御リング105の最上配線層10wは、後述のように、突き出し幅分だけ配線幅がやや広く形成される。なお、先にコンタクトホールを形成し、後に配線溝を形成する技術を例示しているが、必要に応じて、先に配線溝を形成し、後にコンタクトホールを形成する技術を適用することもできる。次に、第3層間絶縁膜f3上に、コンタクトホール2cT、2cM、及び2cの内面と、配線溝2wT、2wM、及び2wの内面とを覆って、バリアメタルとして例えばTa膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。次に、CMPにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第3層間絶縁膜f3の上面を露出させ、コンタクトホール2cT内、2cM内、及び2c内と、配線溝2wT内、2wM内、及び2w内に、第2コンタクト層2cT、2cM、及び2cと、第2配線層2wT、2wM、及び2wとを残す。なお、デュアルダマシン工程では、コンタクト層とその上の配線層とが同時に形成されるが、説明を容易にするため、クラック防御リングの形成部材としては、これらのコンタクト層と配線層とを、別の金属層として扱うこととする。例えば、デュアルダマシンで同時形成されたコンタクト層と配線層とに対し、コンタクト層上に配線層が積層されたというような表現をする場合もある。以後、第3層間絶縁膜f3に第2コンタクト層及び第2配線層を形成した工程と同様な工程を繰り返して、第4~第6層間絶縁膜f4~f6に、それぞれ、第3コンタクト層3c等及び第3配線層3w等~第5コンタクト層5c等及び第5配線層5w等を形成する。そして、さらに、図9D、図9Eを参照して説明するように上層の層間絶縁膜f7~f10に、同様にしてデュアルダマシン工程で、それぞれ、第6コンタクト層6c等及び第6配線層6w等~第9コンタクト層9c等及び第9配線層9w等が形成される。ただし、コンタクト層の幅と高さ、及び配線層の高さが、下層と異なる。図9Dを参照する。第7層間絶縁膜f7中の第6コンタクト層6cT、6cM、及び6cと、第6配線層6wT、6wM、及び6wは、例えば、以下のように形成される。炭化シリコン膜厚さ70nm程度、酸化炭化シリコン膜厚さ920nm程度、TEOSによる酸化シリコン膜厚さ30nm程度、窒化シリコン膜厚さ50nm程度、及び酸化シリコン膜厚さ10nm程度を堆積する。酸化シリコン膜上に、第6コンタクト層6c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。このレジストパターンを除去した後、レジストトリレベルを塗布する。そして、レジストトリレベルを、その下の酸化シリコン膜が露出するまでエッチバックした後、第6配線層6w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝6w等が形成される。この後、レジストパターンが除去され、さらに、酸化シリコン膜及び窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール6c等の底に下層の第5配線層5w等が露出する。第6コンタクト層6c等及び第6配線層6w等の形成された第7層間絶縁膜f7として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。第7層間絶縁膜f7の上面からの配線溝6wT、6wM、及び6wの深さは、例えば、酸化炭化シリコン膜及びTEOSによる酸化シリコン膜の厚さの半分程度であり、0.5μm程度である。これに対応して、コンタクトホール6cT、6cM、及び6cの高さは、例えば0.5μm程度である。耐湿リング104及びクラック防御リング105の第6コンタクト層6cM及び6cの幅は、それぞれ、例えば0.24μm程度である。そして、銅めっきとCMPにより、第7層間絶縁膜f7のコンタクトホール内と配線溝内に、第6コンタクト層6cT、6cM、及び6cと、第6配線層6wT、6wM、及び6wとを形成する。その後、第7層間絶縁膜f7に第6コンタクト層6cT、6cM、6c及び第6配線層6wT、6wM、6wを形成した工程と同様な工程を繰り返して、第8層間絶縁膜f8に第7コンタクト層7c等及び第7配線層7w等を形成する。図9Eを参照する。第9層間絶縁膜f9中の第8コンタクト層8cT、8cM、及び8cと、第8配線層8wT、8wM、及び8wは、例えば、以下のように形成される。炭化シリコン膜厚さ70nm程度、酸化シリコン膜厚さ1500nm程度、TEOSによる酸化シリコン膜厚さ30nm程度、窒化シリコン膜厚さ50nm程度を堆積する。窒化シリコン膜上に、第8コンタクト層8c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及びその下の酸化シリコン膜をエッチングする。このレジストパターンを除去した後、レジストトリレベルを塗布する。そして、レジストトリレベルを、その下の窒化シリコン膜が露出するまでエッチバックした後、第8配線層8w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及びその下の酸化シリコン膜の一部厚さをエッチングして、配線溝8w等が形成される。この後、レジストパターンが除去され、さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール8c等の底に第7配線層7w等が露出する。第8コンタクト層8c等及び第8配線層8w等の形成された第9層間絶縁膜f9として、炭化シリコン膜、酸化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。第9層間絶縁膜f9の上面からの配線溝8wT、8wM、及び8wの深さは、例えば、炭化シリコン膜及び酸化シリコン膜の厚さの半分程度であり、0.8μm程度である。これに対応して、コンタクトホール8cT、8cM、及び8cの高さは、例えば0.8μm程度である。耐湿リング104及びクラック防御リング105の第8コンタクト層8cM及び8cの幅は、それぞれ、例えば0.38μm程度である。そして、銅めっきとCMPにより、第9層間絶縁膜f9のコンタクトホール内と配線溝内に、第8コンタクト層8cT、8cM、及び8cと、第8配線層8wT、8wM、及び8wとを形成する。その後、第9層間絶縁膜f9に第8コンタクト層8cT、8cM、8c及び第8配線層8wT、8wM、8wを形成した工程と同様な工程を繰り返して、第10層間絶縁膜f10に第9コンタクト層9c等及び第9配線層9w等を形成する。図9Fを参照する。まず、第9配線層9wT、9wM、及び9wを覆って第10層間絶縁膜f10上に、第11層間絶縁膜f11を形成する。第11層間絶縁膜f11は、例えば以下のようにして形成される。第10層間絶縁膜f10上にCVDで炭化シリコン膜を厚さ70nm程度堆積し、この炭化シリコン膜上にCVDで酸化シリコン膜を厚さ1200nm程度堆積する。そして、この酸化シリコン膜の上面を厚さ300nm~400nm程度CMPで研磨し、平坦化する。このようにして、例えば厚さ1μm程度の第11層間絶縁膜f11が形成される。次に、フォトリソグラフィ及びエッチングにより、第11層間絶縁膜f11に、配線、耐湿リング104、及びクラック防御リング105の第10コンタクト層を埋め込むコンタクトホール10cT、10cM、及び10cを形成する。耐湿リング104及びクラック防御リング105の第10コンタクト層10cM及び10cの幅は、それぞれ、例えば0.48μm程度である。そして、Ti膜等のバリアメタル膜及びW膜の堆積とCMPにより、コンタクトホール10cT、10cM、及び10c内に、第10コンタクト層10cT、10cM、及び10cを形成する。図9Gを参照する。アルミニウム配線材料を例えば厚さ1100nm程度堆積し、これをパターニングして、最上層の金属層として、配線、耐湿リング104、及びクラック防御リング105の第10配線層10wT、10wM、及び10wを形成する。クラック防御リング105の第10配線層10wは、半導体チップ領域102側の側面が、その下方に配置された銅による第9配線層9w等の半導体チップ領域102側の側面よりも、半導体チップ領域102側に配置される。つまり、第10配線層10wは、その下方の第9配線層9w等に対して、半導体チップ領域102側に庇状に突き出した形状で形成される。図9Hを参照する。第10配線層10wT、10wM、及び10wを覆って、第11層間絶縁膜f11上に、カバー絶縁膜f12を形成する。カバー絶縁膜f12は、例えば、第11層間絶縁膜f11上にCVDで酸化シリコン膜を厚さ1400nm程度堆積し、この酸化シリコン膜上にCVDで窒化シリコンを厚さ500nm程度堆積して形成される。次に、カバー絶縁膜f12に、フォトリソグラフィ及びエッチングにより、コンタクト窓23T及びクラック防御窓23を形成する。さらに、必要に応じて、カバー絶縁膜f12上に、ポリイミド等の絶縁膜24が形成される。第5実施例のクラック防御窓23は、配線層10wに重なる部分で配線層10wを露出し、配線層10wの外側半導体チップ領域102側の掘り込み部23dで、底がクラック防御リング105の途中の高さに達している。図9Hに示す例では、掘り込み部23dの底が層間絶縁膜f9の上面に達している。クラック防御窓23の全幅は、例えば1μm~3μm程度である。クラック防御窓23の、最上金属層10wとの重なり幅は、例えば0.5μm程度であり、掘り込み部23dの幅は、例えば1.0μm程度である。第5実施例では、クラック防御リング105の、アルミニウムによる最上金属層10wを、その下方の銅による金属層9w等に対し、半導体チップ領域102側に庇状に突き出させて形成している。これにより、エッチング時に金属層10wがマスクとなり、下方の金属層9w等が内部に露出しないように、掘り込み部23dを形成することができる。例えば第1実施例と同様に、最上金属層10wの半導体チップ領域102側の側面が、下方のレベルの金属層9w等の側面と揃っていれば、掘り込み部23dの内面に、銅による金属層9w等が露出することになる。クラック防御窓23を形成するエッチングに用いるチャンバが、銅層の加工と併用できるものであれば、銅層が露出しても特に問題はない。しかし、チャンバ内の銅汚染が望ましくない場合もある。そのような場合は、第5実施例のように、掘り込み部23d内に銅層を露出させない構造のクラック防御窓23を形成することが好ましい。配線層10wの半導体チップ領域102側への突き出し幅を、ある程度大きく設計しておくことにより、出来上がり時における庇状部分PPの形成を確実にすることができる。以下、配線層10wの半導体チップ102側側面の、配線層9wの半導体チップ側側面に対する突き出し幅設定値の見積もり例を説明する。第5実施例では、クラック防御窓23内で、第10配線層10wより下の、第11層間絶縁膜f11と第10層間絶縁膜f10とがエッチングされている。つまり、第10コンタクト層10cと、第9配線層9wと、第9コンタクト層9cの側面が露出しないようにしたい。90nmテクノロジを想定し、第10配線層10wの下層コンタクト層10cに対する位置ずれ許容の最大値が0.3μm、第10コンタクト層10cの下層配線層9wに対する位置ずれ許容の最大値が0.1μm、第9配線層9wの下層コンタクト層9cに対する位置ずれ許容の最大値が0.065μmとしたとき、最上層配線層10wの2層下のコンタクト層に対する最大の位置合わせばらつきは許容位置ずれ量は、0.3μm、0.1μm、0.065μmの各々を2乗して足した和の平方根を取って、0.33μmと見積もられる。一方、線幅ばらつきは、第10配線層10w及び第9配線層9wに対し、それぞれ最大で0.15μmと見積もられる。配線層幅の10がばらつきの許容範囲としその片側値とした場合、第9コンタクト層9cは配線層9w、10wより細いのでその線幅ばらつきが配線層9w、10wの線幅ばらつき内に収まると考えると、最大の線幅ばらつきは、0.15μm、0.15μmの各々を2乗して足した和の平方根を取って、0.21μmと見積もられる。従って、庇状部分PPを確実に形成するという観点からは、例えば、位置合わせばらつき0.33μmと線幅ばらつき0.21μmの各々を2乗して足した和の平方根を取って得られる0.4μmを、突き出し幅として設定することができる。第5実施例のクラック防御リング105も、スクライブ領域103側の平滑な側面105pにより、クラック伝播時の破壊が抑制されている。また、掘り込み部23dを有するクラック防御窓23により、クラック防御リング105の最上金属層上でクラックを終端させられるとともに、クラック防御リング105を突き抜けたクラックを終端させやすい。半導体チップ領域102内部へのクラック侵入が抑制される。以上のようにして、第5実施例のクラック防御リング構造を備えた半導体ウエハ101が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。次に、図10を参照して、第6実施例のクラック防御リング構造について説明する。第6実施例は、第2実施例図6参照に対応し、クラック防御リング105が、配線の最上金属層よりも低いレベルまでの金属層を用いて形成されている。具体的には、銅配線層8wまでが用いられている。ただし第6実施例では、クラック防御窓23が、クラック防御リング105を露出しないように形成されている。つまり、クラック防御窓23内に銅層が露出しない構造となっている。このため、クラック防御窓23が、クラック防御リング105から半導体チップ領域102側に離れて配置されている。クラック防御窓23の深さは、クラック防御リング105の最上金属層の上面以下とすることが好ましい。クラック防御窓23の深さは、図10に示す例ではクラック防御リング105の最上金属層8wの上面と揃っているが、より深くてもよい。クラック防御窓23の幅は、例えば1μm程度である。第6実施例のクラック防御リング構造では、クラック防御リング105のスクライブ領域103側側面105pに沿って上方に伝播したクラックが、クラック防御リング105の最上金属層8wに達すると、金属層8wの上面と層間絶縁膜f10との界面に沿って半導体チップ領域102側に導かれ、クラック防御窓23に到達する。これにより、クラックを終端させることができる。次に、図11を参照して、第7実施例のクラック防御リング構造について説明する。第7実施例のクラック防御リング105は、第6実施例のクラック防御リング105に、補助的金属リングとして、配線の最上金属層10wTと同じレベルのアルミニウム配線層10wを付加した構造と捉えることができる。なお、第5実施例のクラック防御リング105から、コンタクト層10cと配線層9wとコンタクト層9cとを除いた構造と捉えることもできる。第7実施例のクラック防御窓23は、第5実施例のクラック防御窓23と同様に、配線層10wに重なる部分で配線層10wを露出し、配線層10wの外側半導体チップ領域102側の掘り込み部23dが、配線層10wより深く形成されている。掘り込み部23dの深さは、図11に示す例では、層間絶縁膜f9の上面高さ、つまり、クラック防御リング105の銅による最上配線層8wの上面高さに達している。掘り込み部23dは、より深くてもよい。アルミニウムによる配線層10wは、銅による配線層8w等に対し、半導体チップ領域102側に庇状に突き出している。これにより、掘り込み部23dの下方には、クラック防御リング105を形成する金属層が配置されず、掘り込み部23dの内部に銅層が露出することがない。第6実施例では、クラック防御窓23内に銅層が露出するのを避けるため、クラック防御窓23のスクライブ領域103側の側面が、クラック防御リング105の半導体チップ領域102側の側面から、半導体チップ領域102側に離された。第7実施例では、掘り込み部23d形成時に、アルミニウム配線層10w補助的金属リングが、庇部を持ったマスクとして機能する。従って、クラック防御窓23のスクライブ領域103側の側面が、平面視上クラック防御リング105と重なって配置されていても、クラック防御リング105の銅層が、掘り込み部23d内に露出することを避けることができる。これにより、第6実施例よりも第7実施例の方が、クラック防御窓23の半導体チップ領域102側側面から、クラック防御リング105のスクライブ領域103側側面までの幅つまり、クラック防御リング構造の配置に要する幅を、狭くすることが容易になる。第7実施例のクラック防御リング構造では、クラック防御リング105のスクライブ領域103側側面105pに沿って上方に伝播したクラックが、クラック防御リング105の、積層部分の最上金属層8wに達すると、金属層8wの上面と層間絶縁膜f10との界面に沿って半導体チップ領域102側に導かれ、クラック防御窓23に到達する。これにより、クラックを終端させることができる。次に、図12を参照して、第8実施例のクラック防御リング構造について説明する。第8実施例は、第3実施例図7参照に対応する。つまり、クラック防御リング105Aの側面105Apが、上方ほど半導体チップ領域102側に近づくように傾斜している。第8実施例のクラック防御リング105Aは、第5実施例のクラック防御リング105の作製方法を一部変更して、作製することができる。ただし、第8実施例のクラック防御リング105Aは、中間の高さ部分で、デュアルダマシン工程で形成した金属層を含む。デュアルダマシン工程で形成するとき、コンタクト層上に形成される配線層のスクライブ領域103側の端は、このコンタクト層のスクライブ領域103側の端よりも半導体チップ領域102側に配置されることはない。従って、庇状部分が形成されないようにするとき、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域103側の端が揃っているのが最も好ましいこととなる。第3実施例と異なり、第8実施例は、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域103側の端を揃える。そして、あるデュアルダマシン工程で形成された配線層の上に、その次のデュアルダマシン工程で形成されるコンタクト層を、半導体チップ領域102側にずらして配置する。ずらし幅は、例えば、配線層上に形成されるこのコンタクト層の幅の半分以下とする。コンタクト層や配線層を単層でパターニングし形成する工程の部分では、第3実施例と同様に、コンタクト層上の配線層をずらして、傾斜した側面105Apを形成することができる。なお、このような工程の部分でも、コンタクト層とこの上の配線層のスクライブ領域103側の端を揃えるようにすることもできる。次に、図13を参照して、第9実施例によるクラック防御リング構造について説明する。第9実施例は、第6実施例図10参照において、クラック防御リングを、第8実施例のような傾斜したものに置き換えた構造である。次に、図14を参照して、第10実施例によるクラック防御リング構造について説明する。第10実施例は、第7実施例図11参照において、クラック防御リングを、第8実施例のような傾斜したものに置き換えた構造である。次に、図15を参照して、第11実施例によるクラック防御リング構造について説明する。第11実施例は、第4実施例図8参照のように、クラック防御リング構造を多重に配置したものである。例えば、図15に示すように、第8実施例の構造のクラック防御リング105A及びクラック防御窓23を持つクラック防御リング構造を、2重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。図16を参照して、第11実施例のクラック防御リング構造の機能について説明する。図16は、第11実施例のクラック防御リング構造を備えた半導体ウエハ101を、ダイシングソー201により切断している状態の概略的な厚さ方向断面図である。図16に示す例では、第10実施例の構造のクラック防御リング105A及びクラック防御窓23を持つクラック防御リング構造を、2重に配置している。この例では、クラック防御リング105Aは、積層部分を配線層9wまで用いて形成されており、クラック防御窓23は、層間絶縁膜f9の上面までの深さに形成されている。なお、クラック防御窓23の深さは、必要に応じて調節することができる。半導体チップ領域102側とスクライブ領域103側のクラック防御リング構造を、それぞれの参照符合に1と2を付して区別する。図16に示す例では、ダイシングソー201の近傍で発生し、層間絶縁膜f6とf7との界面を面内方向に伝播したクラック202が、クラック防御リング105A2の側面105A2pに到達し、側面105A2pに沿って上方に伝播する。クラック202は、配線層7wとコンタクト層8cとの界面層間絶縁膜f8とf9との界面で、クラック防御リング105A2を突き抜ける。クラック防御リング105A2上のクラック防御窓232は、層間絶縁膜f8とf9との界面までの深さには形成されておらず、クラック防御リング105A2を突き抜けたクラック202は、半導体チップ領域102側に伝播し、クラック防御リング105A1の側面105A1pに到達する。側面105A1pに到達したクラック202は、側面105A1pに沿って上方に伝播し、クラック防御リング105の積層部分の最上金属層9wに到達し、金属層9w上面と層間絶縁膜f11との界面に沿って半導体チップ領域102側に導かれた後、クラック防御窓231に到達して終端する。このように、クラック防御リング構造を多重に配置することにより、クラックに対する防御性をより高めることができる。以上説明したように、第1~第11実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。クラック防御リングとなる金属リングにおいて、互いに重なる上側金属層と下側金属層は、上側金属層の半導体チップ領域外側の側面が、下側金属層の半導体チップ領域外側の側面と揃っているか、または、下側金属層の半導体チップ領域外側の側面に対して半導体チップ領域内側に位置しているように重なっていることが好ましい。これにより、クラック防御リングの側面に沿ったクラック伝播に起因する、クラック防御リングの破壊が抑制される。クラック防御窓は、クラック防御リングより半導体チップ領域内側に配置された部分で、深さがクラック防御リングの最上金属層の上面以下であることが好ましい。例えば、第1実施例図2G参照のクラック防御窓23は、クラック防御リング105の最上金属層5wを露出し、半導体チップ領域内側に配置された部分つまり、掘り込み部23dの深さが、最上金属層5wの下面以下となっている。また例えば、第6実施例図10参照のクラック防御窓23は、クラック防御リング105の最上金属層8wを露出せず、半導体チップ領域内側に配置された部分つまり、クラック防御窓23の全体の深さが、最上金属層8wの上面以下となっている。なお、クラック防御リングは、分割された各半導体チップの縁部に残る。なお、クラックによりスクライブ領域側の層間絶縁膜が剥がれた部分があれば、半導体チップの端面に、クラック防御リングの側面が露出することとなる。なお、クラック防御リングの内側に耐湿リングが形成された実施例について説明したが、クラック防御リングに耐湿リングを兼ねさせることにより、クラック防御リングの内側の耐湿リングを省くことも可能と考えられる。なお、クラック防御リングの他に、耐湿リングを形成する場合、実施例で説明した構造の耐湿リングに限らず、公知の他の構造のものを適宜形成することができる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。以上説明した第1~第11の実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を囲む第1金属リングと、前記半導体素子を覆って形成され、内部に前記第1金属リングが配置された絶縁膜と、前記絶縁膜に形成された溝とを有し、前記第1金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、前記溝の底面は、前記第1金属リングより内側に配置された第1部分で、前記第1金属リングの最上層に位置する金属層の上面以下である、半導体装置付記2前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する付記1に記載の半導体装置。付記3前記溝の底面は、前記第1部分で、前記最上層に位置する金属層の下面以下である付記1または2に記載の半導体装置。付記4前記第1金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない付記1~3のいずれか1つに記載の半導体装置。付記5前記第1金属リングにおいて、前記最上層に位置する金属層の内側の側面が、前記最上層に位置する金属層より下側に位置する金属層の内側の側面よりも、内側に配置されている付記1~4のいずれか1つに記載の半導体装置。付記6前記第1金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成されている付記4または5に記載の半導体装置。付記7前記第1金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第2金属リングを有する付記1に記載の半導体装置。付記8前記第2金属リングを形成する金属層は前記溝の内面に露出し、前記第1金属リングを形成する金属層は前記溝の内面に露出しない付記7に記載の半導体装置。付記9前記第2金属リングを形成する金属層の内側の側面が、前記第1金属リングを形成する金属層の内側の側面よりも、内側に配置されている付記7または8に記載の半導体装置。付記10前記第1金属リングを形成する金属層は、銅を含む材料で形成されている付記8または9に記載の半導体装置。付記11さらに、前記半導体素子に電気的に接続され、複数の金属層の積層で形成された配線を有し、前記第1金属リングは、前記配線の最上層に位置する金属層よりも低い層の金属層までの積層で形成されている付記1~3、7~10のいずれか1つに記載の半導体装置。付記12前記第1金属リングの外側の側面が、全体として、前記半導体基板の表面に対して垂直に形成されている付記1~11のいずれか1つに記載の半導体装置。付記13前記第1金属リングの外側の側面が、全体として、上方ほど内側に傾斜している付記1~11のいずれか1つに記載の半導体装置。付記14さらに、前記第1金属リングを囲む第3金属リングを有し、前記第3金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している付記1~13のいずれか1つに記載の半導体装置。付記15半導体基板に半導体素子を形成する工程と、絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第1金属リングを形成する工程と、前記絶縁膜に溝を形成する工程とを有し、前記第1金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、前記溝を形成する工程は、前記溝の底面を、前記第1金属リングより内側に配置された第1部分で、前記第1金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。付記16前記第1金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない付記15に記載の半導体装置の製造方法。付記17前記第1金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成される付記16に記載の半導体装置の製造方法。付記18前記絶縁膜中に配置された金属層を積層する工程において、前記第1金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第1金属リングを形成し、さらに、前記第1金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第1金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第2金属リングを形成し、前記第2金属リングの形成は、前記第2金属リングを形成する金属層の内側の側面を、前記第1金属リングを形成する金属層の内側の側面よりも、内側に配置し、前記溝を形成する工程は、前記溝を、前記第2金属リングを形成する金属層と重なるように配置し、前記第2金属リングを形成する金属層をエッチングのマスクとし、前記第2金属リングを形成する金属層は前記溝の内面に露出させ、前記第1金属リングを形成する金属層は前記溝の内面に露出させない付記15に記載の半導体装置の製造方法。付記19前記第1金属リングを形成する金属層は、銅を含む材料で形成される付記18に記載の半導体装置の製造方法。付記20前記溝を形成する工程は、前記配線の最上層に位置する金属層を露出する窓を形成すると同時に、前記溝を形成する付記15~19のいずれか1つに記載の半導体装置の製造方法。