"複数のアドレスビットで構成される第1のアドレス群によって排他的に選択される複数のセグメントと、前記複数のセグメントにそれぞれ含まれ、少なくとも1つのアドレスビットで構成される第2のアドレス群によって排他的に選択される複数のワード線と、前記第1のアドレス群が示す第1の所定の情報を記憶する第1のヒューズ回路をそれぞれ含み、前記第2のアドレス群によって排他的に選択される複数の第1の冗長グループと、前記第1及び第2のアドレス群が示す第2の所定の情報を記憶する第2のヒューズ回路を含む少なくとも1つの第2の冗長グループと、を備え、前記複数の第1の冗長グループは、前記第2のアドレス群によって選択され、且つアクセスが要求された前記第1のアドレス群の情報と前記第1のヒューズ回路に記憶された前記第1のアドレス群の前記第1の所定の情報とが一致したこと、に応答して選択される第1の冗長ワード線をそれぞれ含み、前記第2の冗長グループは、アクセスが要求された前記第1及び第2のアドレス群の情報と前記第2のヒューズ回路に記憶された前記第1及び第2のアドレス群の前記第2の所定の情報とが一致したことに応答して選択される第2の冗長ワード線を含む、ことを特徴とする半導体装置。前記第1のヒューズ回路は、前記第1のアドレス群を構成する複数のアドレスビットにそれぞれ対応する複数のヒューズ素子を含み、前記第1の冗長グループは、前記複数のヒューズ素子にそれぞれ記憶された前記第1の所定の情報である論理値と、アクセスが要求された前記第1のアドレス群を構成する複数のアドレスビットの論理値と、をそれぞれ比較する複数の第1の比較回路をさらに含む、ことを特徴とする請求項1に記載の半導体装置。前記第1の冗長グループは、前記第2のアドレス群を構成する少なくとも一つのアドレスビットの論理値と、予め定められた論理値と、を比較する第2の比較回路をさらに含む、ことを特徴とする請求項2に記載の半導体装置。前記第1の比較回路と前記第2の比較回路とは互いに同じ回路構成を有している、ことを特徴とする請求項3に記載の半導体装置。前記第1の冗長グループは、前記複数の第1の比較回路が全て一致を検出し、且つ、前記第2のアドレス群を構成する少なくとも一つのアドレスビットが予め定められた論理値であることに応答して、前記第1の冗長ワード線を活性化させる判定回路をさらに含む、ことを特徴とする請求項2に記載の半導体装置。前記第2のアドレス群は複数のアドレスビットで構成され、前記複数の第1の冗長グループのうち隣接に配置される2つの第1の冗長グループは、互いにアドレスビットが1ビットのみ相違する前記第2のアドレス群によってそれぞれ選択される、ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。しかしながら、いわゆるフレキシブルリダンダンシ方式では、不良ワード線のアドレスを記憶するために多数のヒューズ素子が必要となるため、チップ上におけるヒューズ素子の占有面積が大きくなるという問題があった。本発明の一側面による半導体装置は、複数のアドレスビットで構成される第1のアドレス群によって排他的に選択される複数のセグメントと、前記複数のセグメントにそれぞれ含まれ、少なくとも1つのアドレスビットで構成される第2のアドレス群によって排他的に選択される複数のワード線と、前記第1のアドレス群が示す第1の所定の情報を記憶する第1のヒューズ回路をそれぞれ含み、前記第2のアドレス群によって排他的に選択される複数の第1の冗長グループと、前記第1及び第2のアドレス群が示す第2の所定の情報を記憶する第2のヒューズ回路を含む少なくとも1つの第2の冗長グループと、を備え、前記複数の第1の冗長グループは、前記第2のアドレス群によって選択され、且つアクセスが要求された前記第1のアドレス群の情報と前記第1のヒューズ回路に記憶された前記第1のアドレス群の前記第1の所定の情報とが一致したこと、に応答して選択される第1の冗長ワード線をそれぞれ含み、前記第2の冗長グループは、アクセスが要求された前記第1及び第2のアドレス群の情報と前記第2のヒューズ回路に記憶された前記第1及び第2のアドレス群の前記第2の所定の情報とが一致したことに応答して選択される第2の冗長ワード線を含む、ことを特徴とする。本発明の他の側面による半導体装置は、複数のアドレスビットで構成される第1のアドレス群によって排他的に活性化される複数のメインワード線と、前記複数のメインワード線にそれぞれ割り当てられ、少なくとも1つ以上のアドレスビットで構成される第2のアドレス群によって排他的に活性化される複数のワード線と、前記複数のワード線のうち欠陥のあるワード線を置換する複数の冗長ワード線と、前記複数の冗長ワード線にそれぞれ割り当てられた複数の第1のROM回路及び第2のROM回路と、を備え、前記複数の第1のROM回路は、アクセスが要求された前記第2のアドレス群に基づいて排他的に活性化されるとともに、該第1のROM回路に記憶された前記第1のアドレス群とアクセスが要求された前記第1のアドレス群とが一致したことに応答して、対応する前記冗長ワード線を選択し、前記第2のROM回路は、該第2のROM回路に記憶された前記第1及び第2のアドレス群とアクセスが要求された前記第1及び第2のアドレス群とが一致したことに応答して、対応する前記冗長ワード線を選択することを特徴とする。本発明のさらに他の側面による半導体装置は、それぞれ複数のメモリセルに接続された複数の第1及び第2の選択線と、前記複数の第1の選択線のいずれかに欠陥がある場合、欠陥のある前記第1の選択線を置換する第1の冗長選択線と、前記複数の第1又は第2の選択線のいずれかに欠陥がある場合、欠陥のある前記第1又は第2の選択線を置換する第2の冗長選択線と、を備え、これにより、欠陥のある前記第1の選択線は前記第1及び第2の冗長選択線のいずれかによって置換され、欠陥のある前記第2の選択線は前記第1の冗長選択線によって置換されることなく前記第2の冗長選択線によって置換されることを特徴とする。本発明によれば、必要なヒューズ素子の数を削減しつつ、不良ワード線などの発生箇所がある程度偏在している場合であっても正しく置換を行うことが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、一部の冗長ワード線については置換可能な不良ワード線の範囲を制限することによって必要なヒューズ素子数を削減し、別の冗長ワード線については置換可能な不良ワード線の範囲を制限しないことによって救済効率を高めることを技術思想とする。これにより、置換に関連するヒューズ素子数を削減しつつ、不良ワード線の発生箇所がある程度偏在している場合であっても効率よく置換を行うことが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体ブロック図である。本実施形態による半導体装置10はDRAMであり、図1に示すように、メモリセルアレイ11を備えている。メモリセルアレイ11には複数のワード線WL及び複数のビット線BLが設けられ、これらの交点にメモリセルMCが配置されている。但し、図1においては1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを図示している。メモリセルMCは、第1の構造の第1の揮発性記憶素子である。ワード線WLの選択はロウデコーダ12によって行われる。ロウデコーダ12には、アドレス端子21、アドレスバッファ回路23及びロウ冗長アドレス判定回路24を介してアドレス信号A0~Anが供給される。ロウ冗長アドレス判定回路24は、制御回路33より供給されるアクティブ信号ACTが活性化している場合に、アドレスバッファ回路23から出力されるアドレス信号A0~Anを取り込み、ロウデコーダ12又は冗長ロウデコーダ12Rを制御する。アクティブ信号ACTは、コマンド端子31を介して外部から供給されるコマンド信号が所定の組み合わせアクティブコマンドを示しているとコマンドデコーダ32が判定した場合に活性化される信号である。コマンド端子31に供給されるコマンド信号は、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEからなる。図1に示すように、半導体装置10には冗長メモリセルアレイ11Rがさらに設けられている。冗長メモリセルアレイ11Rは冗長ワード線RWL及び冗長ビット線RBLを含み、冗長ワード線RWLは冗長ロウデコーダ12Rによって選択される。冗長ロウデコーダ12Rは、アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合に、ロウ冗長アドレス判定回路24によって活性化される。これにより、不良ワード線が冗長ワード線RWLに置換されることになる。一方、メモリセルアレイ11に含まれるビット線BLは、センス回路13に含まれるセンスアンプに接続される。センスアンプの選択はカラムデコーダ14によって行われる。カラムデコーダ14には、アドレス端子21、アドレスバッファ回路23及びカラム冗長アドレス判定回路25を介してアドレス信号A0~Anが供給される。カラム冗長アドレス判定回路25は、制御回路33より供給されるカラム信号COLが活性化している場合に、アドレスバッファ回路23から出力されるアドレス信号A0~Anを取り込み、カラムデコーダ14又は冗長カラムデコーダ14Rを制御する。図1に示すように、冗長メモリセルアレイ11Rに対応して冗長センス回路13R及び冗長カラムデコーダ14Rが設けられており、冗長ビット線RBL及びこれに接続された冗長センスアンプは冗長カラムデコーダ14Rによって選択される。冗長カラムデコーダ14Rは、アクセスが要求されたカラムアドレスが不良ビット線に対応するカラムアドレスである場合に、カラム冗長アドレス判定回路25によって活性化される。これにより、不良ビット線が冗長ビット線RBLに置換されることになる。カラムデコーダ14又は冗長カラムデコーダ14Rによって選択されたセンスアンプ又は冗長センスアンプは、データ入出力部34を介してデータ入出力端子35に接続される。これにより、コマンド信号がリード動作を示している場合には、アドレス信号A0~Anによって特定されるメモリセルMCから読み出されたリードデータDQ0~DQmがデータ入出力端子35から外部に出力され、コマンド信号がライト動作を示している場合には、外部からデータ入出力端子35に入力されるライトデータDQ0~DQmが、アドレス信号A0~Anによって特定されるメモリセルMCに書き込まれる。実際にはメモリセルアレイ11及び冗長メモリセルアレイ11Rは複数のバンクに分割されており、いずれのバンクを選択するかはアドレス端子22を介して供給されるバンクアドレスBAによって指定される。図2は、半導体装置10のレイアウトを説明するための模式図である。図2に示すように、本実施形態による半導体装置10においては、メモリセルアレイ11及び冗長メモリセルアレイ11Rがバンク0~バンク7からなる8つのバンクに分割されている。各バンクのX方向側には当該バンクに対応するロウデコーダ12及び冗長ロウデコーダ12Rが配置されており、各バンクのY方向側には当該バンクに対応するカラムデコーダ14及び冗長カラムデコーダ14Rが配置されている。また、本例ではアドレス信号A0~AnがA0~A14からなる15ビット構成であり、最上位のアドレスビットA14によってエリア0又はエリア1が選択される。最上位のアドレスビットA14はロウアクセス時に供給されるビットであり、明細書及び図面においてはX14と表記する。同様に、ロウアクセス時に供給されるアドレスビットA0~A13についても、X0~X13と表記する。図3は、一つのバンクの構造を説明するための模式図である。図3に示すように、本実施形態による半導体装置10では、一つのバンクがX方向に24メモリブロック、Y方向に33メモリブロックに分割されている。X方向に分割された24メモリブロックのうち、左半分の12メモリブロックは最上位のアドレスビットX14の値が0である場合に選択され、右半分の12メモリブロックは最上位のアドレスビットX14の値が1である場合に選択される。選択された12メモリブロックのうちいずれを選択するかは、カラムアドレスによって指定される。Y方向に分割された33メモリブロックのいずれを選択するかは、ロウアドレスのアドレスビットX13~X9によって指定される。尚、Y方向における端部に位置するメモリブロックMB0,MB32はいずれも他のメモリブロックに比べて記憶容量が半分であり、これら2個のメモリブロックMB0,MB32で他のメモリブロックの1つ分に相当する。これは、本実施形態による半導体装置10がいわゆるオープンビット方式を採用しているためである。本実施形態ではY方向に分割された33メモリブロックが4ブロックずつ一つのグループを構成している。これにより8つのグループが構成され、いずれのグループを選択するかはロウアドレスのアドレスビットX13~X11によって指定される。一例として、図3に示すようにアドレスビットX13~X11の値がいずれも0である場合には、メモリブロックMB0~MB3からなるグループが選択される。尚、メモリブロックMB0~MB3からなるグループには、メモリブロックMB32も含まれる。その理由は上述の通りである。各グループを構成する4つのメモリブロックのうち、3つは冗長ワード線を含まない通常のメモリブロックMBであり、残りの1つは冗長ワード線を含むメモリブロックRMBである。図3においては、冗長ワード線を含むメモリブロックRMBにハッチングを付してある。図3に示す例では、各グループを構成する4つのメモリブロックのうち上から2番目のメモリブロックが冗長ワード線を含むメモリブロックRMBであるが、本発明がこれに限定されるものではない。詳細については後述するが、本実施形態ではハッチングが付されたメモリブロックに16本の冗長ワード線RWLが含まれている。このうち、8本の冗長ワード線RWLについては置換可能な不良ワード線の範囲が制限されている一方、他の8本の冗長ワード線RWLについては置換可能な不良ワード線の範囲が制限されていない。尚、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、不良ワード線を当該メモリブロックRMB又はY方向に隣接するメモリブロックRMBに設けられた冗長ワード線RWLに置換することは禁止される置換禁止条件。これは、置換動作時においても不良ワード線へのアクセスを停止しない場合、不良ワード線を当該メモリブロックRMB又はY方向に隣接するメモリブロックRMBに設けられた冗長ワード線RWLに置換すると、1つのメモリブロック又はセンスアンプを共有する2つのメモリブロックにおいて2本のワード線が同時に活性化してしまい、データが破壊されるためである。他方、置換動作時において不良ワード線へのアクセスを停止する仕様である場合には、それらの制限は関連しない。図4は、メモリブロックMB,RMBの構成をより詳細に示す模式図である。図4に示すように、メモリブロックMB,RMBはX方向及びY方向にマトリクス状にレイアウトされている。X方向に隣接するメモリブロック間にはサブワードドライバ列SWDAが配置され、Y方向に隣接するメモリブロック間にはセンスアンプ列SAAが配置される。サブワードドライバ列SWDAは複数のサブワードドライバからなる回路ブロックであり、各サブワードドライバはそれぞれ対応するワード線WLを駆動する。センスアンプ列SAAは複数のセンスアンプからなる回路ブロックであり、各センスアンプはY方向に隣接する一方のメモリブロックMBに設けられたビット線BLと、Y方向に隣接する他方のメモリブロックMBに設けられたビット線BLとの電位差を増幅する。また、メモリブロックRMBには冗長ワード線RWLが追加されている。尚、図4においては冗長ビット線の図示は省略されている。図5は、冗長ワード線を含まないメモリブロックMBの構成を説明するための模式図である。図5に示すように、冗長ワード線を含まないメモリブロックMBはY方向に配列された128個のセグメントに分割されている。これらセグメントSEG0~SEG127は、ロウアドレスのアドレスビットX8~X2によって排他的に選択される。具体的には、ロウアドレスのアドレスビットX8~X2がロウデコーダ12によってデコードされ、セグメントSEG0~SEG127にそれぞれ対応する128本のメインワード線MWL0~MWL127のいずれか1本が活性化される。対応するメインワード線MWLが活性化したセグメントがアクセス対象のセグメントであり、ロウアドレスの残りのアドレスビットX1,X0によってワード線WLが選択される。図6は、冗長ワード線を含むメモリブロックRMBの構成を説明するための模式図である。図6に示すように、冗長ワード線を含むメモリブロックRMBは、図5に示したメモリブロックMBと同様の構成に加え、冗長セグメントRSEG1,RSEG2を有している。冗長セグメントRSEG1は置換可能な不良ワード線の範囲が制限された冗長ワード線RWLからなるセグメントであり、冗長セグメントRSEG2は置換可能な不良ワード線の範囲が制限されていない冗長ワード線RWLからなるセグメントである。後述するように、冗長セグメントRSEG1はヒット信号HIT0~HIT7によって選択され、冗長セグメントRSEG2はヒット信号HIT8~HIT15によって選択される。図7は、一つのセグメントSEGの構成を説明するための模式図である。図7に示すように、一つのセグメントSEGは4本のワード線WL0~WL3を含む。これらワード線WL0~WL3とビット線BLとの交点にはメモリセルMCが配置される。ワード線WL0~WL3はそれぞれ対応するサブワードドライバSWD0~SWD3によって駆動される。サブワードドライバSWD0~SWD3は当該セグメントに割り当てられたメインワード線MWLが活性化し、且つ、それぞれ対応するサブワード駆動信号FX0~FX3が活性化した場合に、対応するワード線WL0~WL3を選択レベルに駆動する。サブワード駆動信号FX0~FX3は、ロウアドレスのアドレスビットX1,X0によって排他的に選択される。これらワード線WL0~WL3を、サブワード線と呼ぶことがある。図8は、冗長セグメントRSEG1,RSEG2の構成を説明するための模式図である。図8に示すように、冗長セグメントRSEG1は8本の冗長ワード線RWL0~RWL7を含み、冗長セグメントRSEG2は8本の冗長ワード線RWL8~RWL15を含む。これら冗長ワード線RWL0~RWL15とビット線BLとの交点には冗長メモリセルRMCがそれぞれ配置される。冗長メモリセルRMCは、第1の構造の第1の揮発性記憶素子である。冗長ワード線RWL0~RWL15はそれぞれ対応する冗長サブワードドライバRSWD0~RSWD15によって駆動される。これら冗長ワード線RWL0~RWL15を、冗長サブワード線と呼ぶことがある。尚、冗長ワード線RWL0~RWL15には、サブワードドライバSWD0~SWD3に供給されるサブワード駆動信号FX0~FX3が供給される。他方、サブワード駆動信号FX0~FX3に代えて、冗長専用の冗長サブワード駆動信号FXJ0~FXJ3不図示を供給してもよい。前者の場合、不良なワード線へのアクセス活性化を停止しない場合に、前述の置換禁止条件が適用される。ここで、2本の冗長ワード線RWL0,RWL1はサブワード駆動信号FX0により選択可能なワード線WLを置換するために設けられ、図8においては00と表記している。2本の冗長ワード線RWL2,RWL3はサブワード駆動信号FX1により選択可能なワード線WLを置換するために設けられ、図8においては01と表記している。2本の冗長ワード線RWL4,RWL5はサブワード駆動信号FX2により選択可能なワード線WLを置換するために設けられ、図8においては10と表記している。2本の冗長ワード線RWL6,RWL7はサブワード駆動信号FX3により選択可能なワード線WLを置換するために設けられ、図8においては11と表記している。サブワード線と冗長サブワード線がサブワード駆動信号FX0~FX3を共用する場合は、ヒット信号HIT0~HIT15を優先する論理をロウ冗長アドレス判定回路24に追加する。その場合でもFX0~FX3の接続による制約は受けない。これらに対し、8本の冗長ワード線RWL8~RWL15は任意のワード線WLを置換するために設けられ、図8においてはFreeと表記している。Freeは、00、01、10及び11が任意に設定可能な意味つまり、予め固定されていないを示す。いずれの冗長ワード線RWLも、置換元となる不良ワード線WLがどのセグメントに属しているかは問わない。但し、既に説明した置換禁止条件のとおり、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、不良ワード線を当該メモリブロックRMB又はY方向に隣接するメモリブロックRMBに設けられた冗長ワード線RWLに置換することは禁止される。例えば、冗長ワード線RWL0は第1のアドレス群が示す第1の所定の情報を記憶する第1のROM回路に関連して置換され、冗長ワード線RWL2は第1のアドレス群が示す第3の所定の情報を記憶する第3のROM回路に関連して置換され、冗長ワード線RWL8は第1のアドレス群と第2のアドレス群が示す第2の所定の情報を記憶する第2のROM回路に関連して置換される。第1のアドレス群、第2のアドレス群の定義は、後述する。冗長サブワードドライバRSWD0~RSWD15は、それぞれ対応するヒット信号HIT0~HIT15によって活性化される。ヒット信号HIT0~HIT15は、図1に示したロウ冗長アドレス判定回路24によって生成される。図9は、冗長セグメントRSEG2に対応するヒット信号HIT8~HIT15を生成するためのヒット信号生成回路40の回路図である。ヒット信号生成回路40については第2のROM回路と呼ぶことがある。ヒット信号生成回路40は、冗長セグメントRSEG2を構成する冗長ワード線RWL8~RWL15のそれぞれに対応して設けられる。したがって、1つの冗長セグメントRSEG2に対して8個のヒット信号生成回路40が設けられる。1つのヒット信号生成回路40及びこれに関連する1本の冗長ワード線RWLについては第2の冗長グループと呼ぶことがある。図9に示すように、ヒット信号生成回路40は、ヒューズ回路F0~F13及びイネーブルヒューズ回路FEを備えている。ヒューズ回路F0~F13は、置換対象となる不良ワード線WLのアドレスビットX0~X13にそれぞれ対応しており、それぞれ対応する論理値を不揮発的に記憶するヒューズ素子を含む。ヒット信号生成回路40に含まれるヒューズ回路F0~F13を第2のヒューズ回路と呼ぶことがある。ここで、アドレスビットX0~X13のうち上位のアドレスビットX2~X13を第1のアドレス群と呼び、下位のアドレスビットX0,X1を第2のアドレス群と呼ぶことがある。したがって、ヒット信号生成回路40においては第1及び第2のアドレス群の両方第1及び第2のアドレス群が示す第2の所定の情報が記憶される。ヒューズ素子の種類については特に限定されないが、レーザビームを照射することによって切断可能な光学ヒューズ素子や、高電圧の印加によってゲート絶縁膜を絶縁破壊することによって接続可能な電気ヒューズ素子を用いることができる。イネーブルヒューズ回路FEは、当該ヒット信号生成回路40が使用状態であるか未使用状態であるかを示す回路である。ヒューズ回路F0~F13及びイネーブルヒューズ回路FEは、半導体装置10の外部から供給されるリセット信号RSTBに応答してヒューズ素子からの読み出し動作を実行し、読み出した論理値を保持する。ヒューズ回路の回路構成については後述する。ヒューズ回路F0~F13に記憶された論理値はそれぞれ相補信号FT,FBの形式で出力され、それぞれ対応する比較回路C0~C13に入力される。信号FTは正出力、信号FBは負出力であり、プログラムされたヒューズ回路からは正信号FT=ハイレベル、負信号FB=ローレベルが出力される。これに対し、プログラムされていないヒューズ素子からは正信号FT=ローレベル、負信号FB=ハイレベルが出力される。ここで、プログラムされたヒューズ素子とは光学ヒューズ素子であればレーザビームの照射によって切断された状態のヒューズ素子を意味し、電気ヒューズ素子であれば高電圧の印加によって絶縁破壊された状態のヒューズ素子を意味する。比較回路C0~C13は、アクセスが要求されたアドレスビットX0~X13と、ヒューズ回路F0~F13の出力とをそれぞれ比較する回路であり、両者の情報が一致すると対応する一致信号H0~H13をハイレベルに活性化させる。一致信号H0~H13は、ヒット判定回路41に供給される。一方、イネーブルヒューズ回路FEから出力される正出力ENはそのままヒット判定回路41に供給される。これにより、ヒット判定回路41は、イネーブルヒューズ回路FEがプログラム状態であり、且つ、アクセスが要求されたアドレスビットX0~X13とヒューズ素子F0~F13の出力が全て一致した場合に、対応するヒット信号HITHIT8~HIT15をハイレベルに活性化させる。尚、ヒット判定回路41に供給されるテスト信号TESTは、通常動作時において常時ハイレベルとなる信号である。このように、冗長セグメントRSEG2を制御するヒット信号生成回路40は、アクセスが要求されたアドレスビットX0~X13が、置換対象となる不良ワード線WLのアドレスビットX0~X13に全て一致したことを条件として、対応するヒット信号HIT8~HIT15を活性化させる。このことは、置換対象となる不良ワード線WLが任意であることを意味する。図10は、冗長セグメントRSEG1に対応するヒット信号HIT0~HIT7を生成するためのヒット信号生成回路50の回路図である。ヒット信号生成回路50については第1のROM回路と呼ぶことがある。ヒット信号生成回路50は、冗長セグメントRSEG1を構成する冗長ワード線RWL0~RWL7のそれぞれに対応して設けられる。したがって、1つの冗長セグメントRSEG1に対して8個のヒット信号生成回路50が設けられる。1つのヒット信号生成回路50及びこれに関連する1本の冗長ワード線RWLについては第1の冗長グループと呼ぶことがある。図10に示すように、ヒット信号生成回路50は、ヒューズ回路F2~F13及びイネーブルヒューズ回路FEを備えている。ヒューズ回路F2~F13は、置換対象となる不良ワード線WLのアドレスビットX2~X13にそれぞれ対応している。ヒット信号生成回路50に含まれるヒューズ回路F2~F13を第1のヒューズ回路と呼ぶことがある。ヒット信号生成回路40とは異なり、ヒット信号生成回路50には置換対象となる不良ワード線WLのアドレスビットX0,X1に対応するヒューズ回路F0,F1は設けられていない。このため、ヒット信号生成回路50に必要なヒューズ回路数は、ヒット信号生成回路40よりも2個少ない。このように、ヒット信号生成回路50においては第1のアドレス群だけ第1のアドレス群が示す第1の所定の情報が記憶される。比較回路C2~C13は、アクセスが要求されたアドレスビットX2~X13と、ヒューズ素子F2~F13の出力とをそれぞれ比較する回路であり、両者の情報を比較する回路である。これに対し、比較回路C0,C1はアクセスが要求されたアドレスビットX0,X1と予め定められた論理値とをそれぞれ比較する。比較回路C0~C13から出力される一致信号H0~H13は、ヒット判定回路51に供給される。図10に示す例では、比較回路C0,C1に供給される正信号FTがいずれもローレベルに固定されており、これによりアクセスが要求されたアドレスビットX0,X1がいずれもローレベルである場合に一致が検出される。これは、図10に示すヒット信号生成回路50が図8において00と表記された冗長ワード線RWL0,RWL1に対応する回路であることを意味する。換言すれば、サブワード駆動信号FX0により選択可能な不良ワード線WLを置換するために使用される。尚、図8において01と表記された冗長ワード線RWL2,RWL3に対応するヒット信号生成回路50においては、比較回路C0に供給される正信号FTがハイレベル、比較回路C1に供給される正信号FTがローレベルに固定される。これによりアクセスが要求されたアドレスビットX0,X1の値が01である場合に一致が検出される。このようなヒット信号生成回路50は、サブワード駆動信号FX1により選択可能な不良ワード線WLを置換するために使用される。また、図8において10と表記された冗長ワード線RWL4,RWL5に対応するヒット信号生成回路50においては、比較回路C0に供給される正信号FTがローレベル、比較回路C1に供給される正信号FTがハイレベルに固定される。これによりアクセスが要求されたアドレスビットX0,X1の値が10である場合に一致が検出される。このようなヒット信号生成回路50は、サブワード駆動信号FX2により選択可能な不良ワード線WLを置換するために使用される。さらに、図8において11と表記された冗長ワード線RWL6,RWL7に対応するヒット信号生成回路50においては、比較回路C0,C1に供給される正信号FTがいずれもハイレベルに固定されており、これによりアクセスが要求されたアドレスビットX0,X1の値が11である場合に一致が検出される。このようなヒット信号生成回路50は、サブワード駆動信号FX3により選択可能な不良ワード線WLを置換するために使用される。尚、比較回路C0,C1に供給される正信号FT及び負信号FBの固定は、当該配線を電源電位又は接地電位に直接接続することにより行う。このため、プログラムによって論理レベルを変更することはできないが、ヒューズ素子を使用しないため当該信号を生成するための回路に必要な占有面積は、ヒューズ素子に比べて極めて小さい。このように、冗長セグメントRSEG1を制御するヒット信号生成回路50は、アクセスが要求されたアドレスビットX0,X1が予め定められた値と一致し、且つ、アクセスが要求されたアドレスビットX2~X13が、置換対象となる不良ワード線WLのアドレスビットX2~X13に一致したことを条件として、対応するヒット信号HIT0~HIT7を活性化させる。このことは、置換対象となる不良ワード線WLの範囲が限定されることを意味する。図11は、ヒューズ回路F0~F13,FEの回路図である。ヒューズ回路F0~F13,FEは互いに同じ回路構成を有していることから、これらヒューズ回路F0~F13,FEを特に区別しないときには単にヒューズ回路Fと表記する。図11に示すように、ヒューズ回路Fは、一端が接地されたヒューズ素子60と、ヒューズ素子60に記憶された情報を読み出すヒューズ判定回路とを備える。ヒューズ判定回路は、電源電位VDDとヒューズ素子60の他端との間に並列接続されたPチャンネル型MOSトランジスタ61,62を含む。トランジスタ61のゲート電極にはリセット信号RSTBが供給されているため、リセット信号RSTBがローレベルに活性化すると、ヒューズ素子60とトランジスタ61,62との接続接点NDには電源電位VDDが印加されることになる。接続接点NDのレベルは、インバータ63,64を介して正信号FTとして出力されるとともに、インバータ63を介して負信号FBとして出力される。また、負信号FBはトランジスタ62のゲート電極にフィードバックされ、これによりリセット信号RSTBがハイレベルに非活性化すると、ヒューズ素子60から読み出された論理レベルが保持される。リセット信号RSTBは、半導体装置10の外部から供給されるコマンド信号の一種であり、電源投入直後において一時的にローレベルとされ、その後はハイレベルを維持する信号である。このため、電源投入直後においてリセット信号RSTBがローレベルになると、接続接点NDはトランジスタ61を介して電源電位VDDに接続される。このとき、ヒューズ素子60が導通状態であれば接続接点NDの電位はインバータ63のしきい値を超えて上昇することがないため、正信号FTはローレベル、負信号FBはハイレベルとなる。ここで、ヒューズ素子60が導通状態であるとは、ヒューズ素子60が光学ヒューズからなる場合は未プログラム状態を指し、ヒューズ素子60が電気ヒューズからなる場合はプログラム状態を指す。そして、負信号FBはトランジスタ62のゲート電極にフィードバックされるため、トランジスタ62はオフ状態となる。このため、リセット信号RSTBがハイレベルに変化すると、接続接点NDのレベルは接地レベルに固定される。一方、ヒューズ素子60が非導通状態である場合には、リセット信号RSTBによってトランジスタ61がオンすると、接続接点NDの電位はインバータ63のしきい値を超えて上昇し、正信号FTはハイレベル、負信号FBはローレベルとなる。ここで、ヒューズ素子60が非導通状態であるとは、ヒューズ素子60が光学ヒューズからなる場合はプログラム状態を指し、ヒューズ素子60が電気ヒューズからなる場合は未プログラム状態を指す。そして、負信号FBはトランジスタ62のゲート電極にフィードバックされるため、トランジスタ62はオン状態となる。このため、リセット信号RSTBがハイレベルに変化すると、接続接点NDのレベルは電源電位レベルに固定される。図12は、比較回路C0~C13の回路図である。比較回路C0~C13は互いに同じ回路構成を有していることから、これら比較回路C0~C13を特に区別しないときには単に比較回路Cと表記する。図12に示すように、比較回路Cはクロックトインバータ65とトランスファゲート66が並列接続された構成を有しており、対応するアドレスビットXが入力信号として用いられる。クロックトインバータ65は正信号FTがハイレベル、負信号FBがローレベルである場合に活性化される。逆に、トランスファゲート66は正信号FTがローレベル、負信号FBがハイレベルである場合に活性化される。これにより、対応するアドレスビットXと正信号FTの論理レベルが一致すると、対応する一致信号Hがハイレベルに活性化する。両者が不一致の場合には、対応する一致信号Hはローレベルに非活性化される。図13は、図9に示したヒット信号生成回路40の動作を説明するためのタイミング図である。図13に示すように、電源投入直後である時刻t0以前においては、リセット信号RSTBがまだハイレベルであり、このためヒューズ回路Fから出力される正信号FTの値は不定となる。そして、時刻t0~t1の期間においてリセット信号RSTBがローレベルに活性化されると、ヒューズ素子60からの読み出しが実行される。これにより、ヒューズ素子60が導通状態光学ヒューズにおいては未切断状態である場合には正信号FTはローレベルとなり、ヒューズ素子60が非導通状態光学ヒューズにおいては切断状態である場合には正信号FTはハイレベルとなる。使用状態であるヒット信号生成回路40においては、イネーブルヒューズFEの出力ENもハイレベルとなる。その後、時刻t2,t3において外部からアクティブコマンドとともにアドレス信号が供給されると、比較回路C0~C13による比較が行われ、比較の結果に応じて一致信号H0~H13の論理レベルが決まる。図13に示す例では、時刻t2に入力されたアドレス信号X0~X13はヒューズ回路F0~F13の論理レベルと一致しなかったため、ヒット信号HITはローレベルのままである。これに対し、時刻t3に入力されたアドレス信号X0~X13はヒューズ回路F0~F13の論理レベルと全て一致しており、これによりヒット信号HITがハイレベルに活性化している。このような動作により、アクティブコマンドとともにアドレス信号が供給される度に比較動作が行われる。図10に示したヒット信号生成回路50の動作は、ヒット信号生成回路40の動作と基本的に同じである。以上説明した構成により、アクティブコマンドとともに供給されたアドレス信号がヒューズ回路F0~F13に保持された値と全て一致すると、ヒット信号生成回路40又は50によってヒット信号HIT0~HIT15のいずれかが活性化し、不良ワード線の代わりに冗長ワード線RWL0~RWL15のいずれかが選択される。ここで、ヒット信号生成回路40においては全てのヒューズ回路F0~F13がプログラマブルであることから、任意のワード線WLを置換できる。これに対し、ヒット信号生成回路50においてはヒューズ回路F2~F13のみがプログラマブルであり、ヒューズ回路F0,F1に対応する出力は固定的であることから、置換できるワード線WLが限定される。具体的には図7及び図8を用いて説明したとおりであり、ヒット信号生成回路50に対応する冗長ワード線RWL0~RWL7は、それぞれ置換元である不良ワード線のサブワード駆動信号FX0~FX3が固定される。このような構成により、ヒット信号生成回路50に必要なヒューズ回路の数は、ヒット信号生成回路40に必要なヒューズ回路の数よりも2個少なくなることから、チップ上における占有面積を削減することができる。しかも、ヒット信号生成回路40によって任意のワード線を置換することが可能であることから、不良ワード線がある程度偏在している場合であっても、全ての不良ワード線を冗長ワード線に置換することが可能である。図14は、変形例によるヒット信号生成回路50aの回路図である。一例として、図14には図8において01と表記された冗長ワード線RWL2,RWL3に対応するヒット信号生成回路50が示されている。図14に示すヒット信号生成回路50aにおいては比較回路C0,C1が削除されており、アドレスビットX0と、アドレスビットX1の反転信号がそのままヒット判定回路51に供給される。これにより、ヒット判定回路51はアドレスビットX0がハイレベル且つアドレスビットX1がローレベルである場合に活性化されるため、図10に示したヒット信号生成回路50と同じ動作を行うことができる。しかも、比較回路C0,C1が不要となるため、チップ上における占有面積をより削減することが可能となる。図15は、他の変形例によるヒット信号生成回路50b,50cの回路図である。図15に示すヒット信号生成回路50b,50cは、アドレス信号の下位4ビットが固定されており、したがって、これらアドレスビットX0~X3に対応するヒューズ回路が削除されている。ここで、ヒット信号生成回路50bに含まれるヒット判定回路51には、アドレスビットX0,X1,X3がそのまま入力されるとともに、アドレスビットX2の反転信号が入力される。これにより、アドレス信号の下位4ビットX3~X0が1011である場合にヒット判定回路51が活性化される。これに対し、ヒット信号生成回路50cにおいては、アドレスビットX0の反転信号がヒット判定回路51に入力される一方、アドレスビットX1~X3はヒット判定回路51に直接入力されない。その代わりに、ヒット信号生成回路50bにて生成される中間信号Sがヒット判定回路51に入力される。中間信号Sは、アドレスビットX1、アドレスビットX2の反転信号、アドレスビットX3及びテスト信号TESTを論理積合成した信号である。テスト信号TESTは、通常動作時においてハイレベルに固定される信号である。これにより、ヒット信号生成回路50cにおいてはアドレス信号の下位4ビットX3~X0が1010である場合にはヒット判定回路51が活性化される。そして、中間信号Sの利用によって、アドレスビットX1~X3を論理合成するゲート回路が不要となることから、回路規模をさらに縮小することが可能となる。これを実現するためには、固定するアドレスビットの値が近い2つのヒット信号生成回路を隣接配置することが有効である。固定するアドレスビットの値が近いケースとしては、固定するアドレスビットの値が1ビットのみ異なる場合が挙げられる。図15に示した例では、ヒット信号生成回路50bとヒット信号生成回路50cは、アドレスビットX0のみが異なる。このため、これらを隣接配置すれば中間信号Sを伝送するための配線を短くすることが可能となる。図16は、さらに他の変形例によるヒット信号生成回路50dの回路図である。図16に示すヒット信号生成回路50dは、4組のヒューズ回路F20~F130、F21~F131、F22~F132及びF23~F133を備えている。ヒューズ回路F20~F130は、サブワード駆動信号FX0により選択されうる不良ワード線WLのアドレスを記憶するために用いられ、ヒューズ回路F21~F131は、サブワード駆動信号FX1により選択されうる不良ワード線WLのアドレスを記憶するために用いられ、ヒューズ回路F22~F132は、サブワード駆動信号FX2により選択されうる不良ワード線WLのアドレスを記憶するために用いられ、ヒューズ回路F23~F133は、サブワード駆動信号FX3により選択されうる不良ワード線WLのアドレスを記憶するために用いられる。これらヒューズ回路の出力はセレクタ52に供給され、アドレスビットX0,X1によっていずれかの組のヒューズ回路が選択される。具体的には、アドレスビットX1,X0の値が00である場合はヒューズ回路F20~F130の出力が選択され、アドレスビットX1,X0の値が01である場合はヒューズ回路F21~F131の出力が選択され、アドレスビットX1,X0の値が10である場合はヒューズ回路F22~F132の出力が選択され、アドレスビットX0,X1の値が11である場合はヒューズ回路F23~F133の出力が選択される。セレクタ52によって選択されたヒューズ回路の出力は、比較回路C2~C13によってアドレスビットX2~X13とそれぞれ比較される。比較の結果を示す一致信号H2~H13はヒット判定回路51に供給される。ヒット判定回路51に入力されるイネーブルビットENは、セレクタ53によって選択される。セレクタ53は、アドレスビットX1,X0に基づいてイネーブルヒューズ回路FE0~FE3のいずれかを選択する回路であり、その選択はセレクタ52と同様である。そして、イネーブルビットEN及び一致信号H2~H13が全てハイレベルに活性化している場合、ヒット信号HITが活性化される。ヒット信号HITはセレクタ54に供給され、アドレスビットX1,X0に基づいてヒット信号HIT0,2,4,6のいずれかが活性化される。このように、ヒット信号生成回路50dにおいては比較回路C2~C13及びヒット判定回路51が4組のヒューズ回路において共有されていることから、回路規模をより一層縮小することが可能となる。このような共有が可能であるのは、これら4組のヒューズ回路はアドレスビットX0,X1によって排他的に使用されるからである。図17及び図18は、さらに他の変形例によるヒット信号生成回路40e,50eの回路図である。図17に示すヒット信号生成回路40e及び図18に示すヒット信号生成回路50eは、いずれも相補のアドレスビットXT0~XT13,XB0~XB13が使用される。ここで、ヒット信号生成回路40eにおいては全アドレスビットXT0~XT13,XB0~XB13がそれぞれ比較回路Ce0~Ce13に供給される一方、ヒット信号生成回路50eにおいてはアドレスビットXT4~XT13,XB4~XB13がそれぞれ比較回路Ce4~Ce13に供給される。ヒット信号生成回路50eにおいては残りのアドレスビットXT0~XT3,XB0~XB3が所定の組み合わせでヒット判定回路51にそのまま入力される。これは、アドレス信号の下位4ビットが固定されているためであり、したがって、これらアドレスビットXT0~XT3,XB0~XB3に対応するヒューズ回路が削除されている。ここで、比較回路Ce0~Ce13を特に区別しないときには単に比較回路Ceと表記する。図19は、比較回路Ceの第1の例による回路図である。図19に示す比較回路Ceは、アドレスビットの正信号XTを通過させるトランスファゲート67と、アドレスビットの負信号XBを通過させるトランスファゲート68とを備え、これらトランスファゲート67,68の出力がワイヤードオア接続された構成を有している。トランスファゲート67は対応するヒューズ回路Fの正信号FTがハイレベルである場合に導通し、逆に、トランスファゲート68は対応するヒューズ回路Fの正信号FTがローレベルである場合に導通する。これにより、比較回路Ceは、対応するアドレスビットX0~X13と、ヒューズ素子F0~F13の出力とが一致すると対応する一致信号H0~H13をハイレベルに活性化させる。図20は、比較回路Ceの第2の例による回路図である。図20に示す比較回路Ceは複合ゲート回路であり、アドレスビットの正信号XTとヒューズ回路Fの負信号FBの論理積出力と、アドレスビットの負信号XBとヒューズ回路Fの正信号FTの論理積出力とを論理和合成する。これにより、図19に示した比較回路Ceと同様の動作を行う。図21は、さらに他の変形例によるヒット信号生成回路40fの回路図である。図21に示すヒット信号生成回路40fは、相補のアドレスビットXT0~XT13,XB0~XB13及びヒューズ回路F0~F13の相補の出力FT,FBをプリデコードし、生成されたプリデコード信号同士を比較することによりヒット信号HITを生成する。具体的には、ヒューズ回路F0,F1の出力はデコーダDEC4Aによってデコードし、ヒューズ回路F2~F4の出力はデコーダDEC8Aによってデコードし、ヒューズ回路F5~F7の出力はデコーダDEC8Bによってデコードし、ヒューズ回路F8~F10の出力はデコーダDEC8Cによってデコードし、ヒューズ回路F11~F13の出力はデコーダDEC8Dによってデコードする。対応するアドレスビットX0~X13についても同様の構成を有するデコーダDEC4A,DEC8A,DEC8B,DEC8C,DEC8Dによってデコードする。したがって、これらデコーダの出力4ビット又は8ビットは、そのうちの1ビットのみが活性化することになる。図22はデコーダDEC4Aの回路図であり、図23はデコーダDEC8Aの回路図である。図22に示すように、デコーダDEC4Aは4個の2入力NANDゲート回路によって構成され、図23に示すように、デコーダDEC8Aは8個の3入力NANDゲート回路によって構成される。デコーダDEC4Aを構成する4個の2入力NANDゲート回路には、それぞれ異なる組み合わせで相補信号が入力される。同様に、デコーダDEC8Aを構成する8個の3入力NANDゲート回路にも、それぞれ異なる組み合わせで相補信号が入力される。図22においては、相補信号としてヒューズ回路F0,F1の出力であるFT0,FT1,FB0,FB1が用いられている。また、図23においては、相補信号としてヒューズ回路F2~F4の出力であるFT2~FT4,FB2~FB4が用いられている。他のデコーダDEC8B,DEC8C,DEC8Dについても図23に示すデコーダDEC8Aと同様の回路構成を有している。図21に示すように、デコーダDEC4A,DEC8A,DEC8B,DEC8C,DEC8Dの出力は、それぞれマルチプレクサMUX4A,MUX8A,MUX8B,MUX8C,MUX8Dに供給される。図24はマルチプレクサMUX4Aの回路図であり、図25はマルチプレクサMUX8Aの回路図である。図24に示すように、マルチプレクサMUX4Aは4個のトランスファゲート70~73によって構成される。各トランスファゲート70~73にはアドレスビットX0,X1をデコードすることにより生成されたデコード信号XQ0~XQ3が供給される。また、各トランスファゲート70~73は、ヒューズ回路F0,F1の出力をデコードすることにより生成されたデコード信号FQ0~FQ3によって排他的に導通する。トランスファゲート70~73の出力ノードはワイヤードオア接続され、一致信号OUT4Aとして図21に示すヒット判定回路45に供給される。図25に示すように、マルチプレクサMUX8Aは8個のトランスファゲート80~87によって構成される。各トランスファゲート80~87にはアドレスビットX2~X4をデコードすることにより生成されたデコード信号XQ0~XQ7が供給される。また、各トランスファゲート80~87は、ヒューズ回路F2~F4の出力をデコードすることにより生成されたデコード信号FQ0~FQ7によって排他的に導通する。トランスファゲート80~87の出力ノードはワイヤードオア接続され、一致信号OUT8Aとして図21に示すヒット判定回路45に供給される。他のマルチプレクサMUX8B,MUX8C,MUX8Dも図25に示す回路構成を有している。かかる構成により、5つのマルチプレクサMUX4A,MUX8A,MUX8B,MUX8C,MUX8Dの出力が全てハイレベルとなり、且つ、イネーブル信号ENがハイレベルである場合にヒット信号HITが活性化する。図26は、ダイナミック型であるマルチプレクサMUX4Aの回路図である。図26に示すダイナミック型であるマルチプレクサMUX4Aは、プリチャージ信号PREBに応答して配線LをプリチャージするPチャンネル型MOSトランジスタ90と、配線Lをディスチャージする直列トランジスタ91~94を備えている。直列トランジスタ91~94はいずれも2個のNチャンネル型MOSトランジスタからなり、一方のゲート電極にはアドレスビットX0,X1をデコードすることにより生成されたデコード信号XQ0~XQ3が供給され、他方のゲート電極にはヒューズ回路F0,F1の出力をデコードすることにより生成されたデコード信号FQ0~FQ3が供給される。これにより、直列トランジスタ91~94をそれぞれ構成する2つのトランジスタの少なくとも一方がオフ状態であれば、配線Lはプリチャージ状態を維持するため一致信号OUT4Aはハイレベルとなる。これに対し、直列トランジスタ91~94のうち、2つのトランジスタが両方ともオン状態である直列トランジスタが一つでも存在すれば、配線Lはディスチャージされるため一致信号OUT4Aはローレベルとなる。一致信号OUT4Aの論理レベルは、プリチャージ信号PREBが再び活性化されるまでフリップフロップ95によって保持される。他のマルチプレクサMUX8A,MUX8B,MUX8C,MUX8Dについても、図26に示すようなダイナミック型とすることができる。図27は、さらに他の変形例によるヒット信号生成回路50fの回路図である。図27に示すヒット信号生成回路50fは、アドレス信号の下位4ビットが固定されており、したがって、これらアドレスビットX0~X3に対応するヒューズ回路F0~F3が削除されている。これに伴い、ヒューズ回路F0~F3に対応するデコーダ及びマルチプレクサが削除又は変更されている。具体的には、図21に示したデコーダDEC4A及びマルチプレクサMUX4Aが削除されるとともにヒューズ回路側のデコーダDEC8Aが削除される。さらに、アドレスビット側のデコーダDEC8Aが図28に示す回路に置き換えられ、マルチプレクサMUX8Aが図29に示すマルチプレクサMUX2Aに置き換えられる。図28に示すデコーダDEC8Aは、図23に示したデコーダDEC8Aからデコード信号XQ1,XQ5を生成するNANDゲート回路を抜き出したものであり、他のNANDゲート回路は削除されている。また、図29に示すマルチプレクサMUX2Aは、図25に示したマルチプレクサMUX8Aからトランスファゲート81,85及びこれらを制御する回路を抜き出したものであり、他のトランスファゲート及びこれらを制御する回路は削除されている。このようなヒット信号生成回路40f,50fを用いた場合であっても、既に説明した動作と同様の動作を行うことができ、同様の効果を得ることが可能となる。図30はa~fは、冗長セグメントRSEG1と冗長セグメントRSEG2とのいくつかの関係を示す模式図である。図30aは図8に示した構成と同一であり、一つのメモリブロックRMBに冗長セグメントRSEG1と冗長セグメントRSEG2が混在するとともに、各メモリブロックRMBに割り当てられた冗長セグメントRSEG1のアドレス割り付けが互いに同じである例を示す。また、冗長セグメントRSEG1と冗長セグメントRSEG2の数も同数である。例えば、各メモリブロックRMBに、アドレスビットX0,X1の値が00、01、10、11に固定される冗長ワード線RWLがそれぞれ2本ずつ設けられ、他方、アドレスビットX0,X1の値が固定されない冗長ワード線RWLが8本設けられるケースである。図30bは、一つのメモリブロックRMBに冗長セグメントRSEG1と冗長セグメントRSEG2が混在するとともに、一つのメモリブロックRMBに割り当てられた冗長セグメントRSEG1のアドレス割り付けが全て同じである例を示す。また、冗長セグメントRSEG1と冗長セグメントRSEG2の数も同数である。例えば、各メモリブロックRMBに、アドレスビットX0,X1の値が00、01、10、11のいずれかに固定される冗長ワード線RWLが8本設けられ、アドレスビットX0,X1の値が固定されない冗長ワード線RWLが8本設けられるケースである。このように、本発明においては、各メモリブロックRMBに設けられる冗長セグメントRSEG1のアドレス割り付けが互いに同一である必要はない。図30cは、各メモリブロックRMBにおいて冗長セグメントRSEG1を構成する冗長ワード線RWLの数よりも、冗長セグメントRSEG2を構成する冗長ワード線RWLの数の方が多い例を示す。例えば、各メモリブロックRMBに、アドレスビットX0,X1の値が00、01、10、11のいずれかに固定される冗長ワード線RWLが4本設けられ、アドレスビットX0,X1の値が固定されない冗長ワード線RWLが12本設けられるケースである。図30dは、各メモリブロックRMBにおいて冗長セグメントRSEG1を構成する冗長ワード線RWLの数よりも、冗長セグメントRSEG2を構成する冗長ワード線RWLの数の方が少ない例を示す。例えば、各メモリブロックRMBに、アドレスビットX0,X1の値が00、01、10、11のいずれかに固定される冗長ワード線RWLが12本設けられ、アドレスビットX0,X1の値が固定されない冗長ワード線RWLが4本設けられるケースである。このように、本発明においては、各メモリブロックRMBにおいて、冗長セグメントRSEG1を構成する冗長ワード線RWLの数と、冗長セグメントRSEG2を構成する冗長ワード線RWLの数とが一致している必要はない。図30eは、各メモリブロックRMBに設けられた冗長ワード線RWLが全て冗長セグメントRSEG1を構成するか、或いは、全て冗長セグメントRSEG2を構成する例を示す。例えば、あるメモリブロックRMBにおいては、アドレスビットX0,X1の値が00、01、10、11に固定される冗長ワード線RWLがそれぞれ4本ずつ設けられる一方、アドレスビットX0,X1の値が固定されない冗長ワード線RWLは設けられず、別のメモリブロックRMBにおいては、アドレスビットX0,X1の値が固定されない冗長ワード線RWLが16本設けられる一方、アドレスビットX0,X1の値が固定される冗長ワード線RWLは設けられない。このように、本発明においては、一つのメモリブロックRMBに冗長セグメントRSEG1と冗長セグメントRSEG2を混在させる必要はない。図30fは、一つのメモリブロックRMBに冗長セグメントRSEG1と冗長セグメントRSEG2が混在するとともに、一つのメモリブロックRMBに割り当てられた冗長セグメントRSEG1のアドレス割り付けが全て同じであり、しかも、冗長セグメントRSEG1においてはアドレス信号の下位3ビットが固定されている例を示す。例えば、各メモリブロックRMBに、アドレスビットX0~X2の値が000、001、010、011、100、101、110、111のいずれかに固定される冗長ワード線RWLが6本設けられ、アドレスビットX0~X2の値が固定されない冗長ワード線RWLが2本設けられるケースである。このように、本発明においては、冗長セグメントRSEG1において固定されるアドレス信号のビット数は限定されない。図31は、メモリブロックRMBが図30fに示す構造を有するバンクの置換例を説明するための模式図である。図31に示す例では、図3に示した例と同様、Y方向に分割された33メモリブロックが4ブロックずつ一つのグループを構成し、これにより8つのグループが構成される。各グループにはそれぞれ1つのメモリブロックRMBが含まれており、各メモリブロックRMBには、冗長セグメントRSEG1を構成する6本の冗長ワード線RWLと、冗長セグメントRSEG2を構成する2本の冗長ワード線RWLが含まれる。冗長セグメントRSEG1を構成する6本の冗長ワード線RWLは、グループごとに異なるアドレスビットに固定されている。これにより1バンク当たり、アドレスビットX0~X2の値が000、001、010、011、100、101、110、111に固定された冗長ワード線RWLがそれぞれ6本、アドレスビットX0~X2の値が固定されていない冗長ワード線RWLが16本存在することになる。図31において16進数表記された値Zは、当該冗長ワード線RWLに割り当てられたロウアドレスの値である。図31に示す例では、アドレスビットX0~X2の値が00116進数では最下位桁が1又は9である不良ワード線が多く、アドレスビットX0~X2の値が001に固定された6本の冗長ワード線RWLだけでは全てを置換することができない。しかしながら、アドレスビットX0~X2の値が001に固定された6本の冗長ワード線RWLでは置換し切れなかった不良ワード線は、冗長セグメントRSEG2を構成する他の冗長ワード線RWLによって置換されているため、全ての不良ワード線が正しく置換されている。図32は、他の例によるメモリバンクの構造を説明するための模式図である。図32に示す例では、一つのバンクがX方向に24メモリブロック、Y方向に25メモリブロックに分割されている。本例では、Y方向に分割された25メモリブロックが3ブロックずつ一つのグループを構成している。これにより8つのグループが構成され、いずれのグループを選択するかはロウアドレスのアドレスビットX13~X11によって指定される。尚、メモリブロックMB0~MB2からなるグループには、メモリブロックMB24も含まれる。各グループを構成する3つのメモリブロックのうち、2つは冗長ワード線を含まない通常のメモリブロックであり、残りの1つは冗長ワード線を含むメモリブロックRMBである。図32においては、冗長ワード線を含むメモリブロックRMBにハッチングを付してある。このように、本発明においてはメモリバンクの構造についても上記実施形態に限定されるものではない。8つのグループにそれぞれ含まれるメモリブロックRMBは、4つのタイプRMB1~RMB4に分類される。図33aに示すように、第1のタイプであるメモリブロックRMB1は、冗長セグメントRSEG1と冗長セグメントRSEG2が混在しており、それぞれ8本の冗長ワード線RWLを含む。冗長セグメントRSEG1を構成する8本の冗長ワード線RWLは、それぞれアドレスビットX0~X3の値が16進数で0~7に固定されている。第1のタイプであるメモリブロックRMB1は、Y方向に4個設けられる。図33bに示すように、第2のタイプであるメモリブロックRMB2は、冗長セグメントRSEG1と冗長セグメントRSEG2が混在しており、それぞれ8本の冗長ワード線RWLを含む。冗長セグメントRSEG1を構成する8本の冗長ワード線RWLは、それぞれアドレスビットX0~X3の値が16進数で8~Fに固定されている。第2のタイプであるメモリブロックRMB2は、Y方向に2個設けられる。図33cに示すように、第3のタイプであるメモリブロックRMB3は、冗長セグメントRSEG1のみからなり、16本の冗長ワード線RWLを含む。これら16本の冗長ワード線RWLは、それぞれアドレスビットX0~X3の値が16進数で0~Fに固定されている。第3のタイプであるメモリブロックRMB3は、Y方向に1個設けられる。図33dに示すように、第4のタイプであるメモリブロックRMB4は、冗長セグメントRSEG1のみからなり、16本の冗長ワード線RWLを含む。これら16本の冗長ワード線RWLは、アドレスビットX0~X3の値が16進数で8~Fにそれぞれ固定された2本の冗長ワード線RWLからなる。第4のタイプであるメモリブロックRMB4は、Y方向に1個設けられる。これにより、128本の冗長ワード線RWLのうち、80本についてはアドレスビットX0~X3の値が固定され、残りの48本についてはアドレスビットX0~X3の値が固定されない。本発明は、このような構成をも採りうる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態の説明では、下位アドレスを固定した場合であったが、固定するアドレスに制約はなく、X7,X8などの中間のアドレス、X12,X13などの上位アドレスを固定してもなんら問題はない。また、上記実施形態においては、不良ワード線を冗長ワード線に置換する場合を例に説明したが、本発明がこれに限定されるものではなく、不良のある選択線を冗長選択線に置換する置換技術全般に本発明の適用が可能である。したがって、不良ビット線を冗長ビット線に置換する場合、不良ブロックを冗長ブロックに置換する場合、又は、不良なメモリセルをSRAMセルなどの第2の構造の第2の揮発性記憶素子に置換する場合においても本発明の適用が可能である。更に、メモリセル及び冗長メモリセルは、不揮発性記憶素子であってもよい。本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々な種類のFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。以下、本発明のその他の諸態様を付記としてまとめて記載する。[付記1]複数のアドレスビットで構成される第1のアドレス群によって排他的に活性化される複数のメインワード線と、前記複数のメインワード線にそれぞれ割り当てられ、少なくとも1つ以上のアドレスビットで構成される第2のアドレス群によって排他的に活性化される複数のサブワード線と、前記複数のサブワード線のうち欠陥のある少なくとも1つのサブワード線を置換する複数の冗長サブワード線と、前記複数の冗長サブワード線のうち第1の数の冗長サブワード線にそれぞれ割り当てられた複数の第1のROM回路と、前記複数の冗長サブワード線のうち、残りの第2の数の冗長サブワード線に割り当てられた少なくとも1つの及び第2のROM回路と、を備え、前記複数の第1のROM回路のそれぞれは、アクセスが要求された前記第2のアドレス群に基づいて排他的に選択されるとともに、且つ、対応する該第1のROM回路に記憶された前記第1のアドレス群が示す第1の所定の情報とアクセスが要求された前記第1のアドレス群が示す情報とが一致したことに応答して、対応する前記冗長サブワード線を選択し、前記少なくとも1つの第2のROM回路は、対応する該第2のROM回路に記憶された前記第1及び第2のアドレス群が示す第2の所定の情報とアクセスが要求された前記第1及び第2のアドレス群が示す情報とが一致したことに応答して、対応する前記冗長サブワード線を選択する、ことを特徴とする半導体装置。[付記2]前記複数の第1のROM回路のそれぞれは、複数の第1のヒューズ素子を含み、前記少なくとも1つの第2のROM回路は、前記複数の第1のヒューズの数よりも多い複数の第2のヒューズ素子を含む、ことを特徴とする付記1に記載の半導体装置。[付記3]前記複数の第1のROM回路及び前記少なくとも1つの第2のROM回路のそれぞれは、対応する前記複数の第1のヒューズ素子及び前記複数の第2のヒューズ素子に記憶された情報を読み出すヒューズ判定回路をさらに含む、ことを特徴とする付記2に記載の半導体装置。[付記4]前記複数の第1及び第2のヒューズ素子のそれぞれは、レーザビームの照射によってプログラム可能な光学ヒューズ素子である、ことを特徴とする付記2又は3に記載の半導体装置。[付記5]それぞれが、複数のメモリセルに接続された複数の第1の選択線及び複数の第2の選択線と、前記複数の第1の選択線のうち欠陥である前記第1の選択線が置換可能であり、前記複数の第2の選択線のうち欠陥である前記第2の選択線が置換不可能な、第1の冗長選択線と、前記欠陥である前記第1及び第2の選択線のいずれをも置換可能な第2の冗長選択線と、を備え、これにより、前記欠陥である前記第1の選択線は前記第1及び第2の冗長選択線のいずれかに置換され、前記欠陥である前記第2の選択線は前記第1の冗長選択線に置換されることなく前記第2の冗長選択線に置換される、ことを特徴とする半導体装置。[付記6]前記欠陥である前記第2の選択線が置換可能な第3の冗長選択線をさらに備え、これにより、前記欠陥である前記第1の選択線は前記第3の冗長選択線に置換されることなく前記第1及び第2の冗長選択線のいずれかに置換され、前記欠陥である前記第2の選択線は前記第2及び第3の冗長選択線のいずれかに置換される、ことを特徴とする付記5に記載の半導体装置。[付記7]第1のアドレス群が示す第1の所定の情報を記憶する第1のROM回路と、前記第1のアドレス群と第2のアドレス群が示す第2の所定の情報を記憶する第2のROM回路と、をさらに備え、前記第1のROM回路は、アクセスが要求されたアドレスに含まれる前記第1のアドレス群の情報と該第1のROM回路に記憶された前記第1のアドレス群の前記第1の所定の情報とが一致したこと、に応答して、前記欠陥である前記第1の選択線を前記第1の冗長選択線に置換し、前記第2のROM回路は、アクセスが要求されたアドレスに含まれる前記第1及び第2のアドレス群の情報と該第2のROM回路に記憶された前記第1及び第2のアドレス群の前記第2の所定の情報とが一致したこと、に応答して、前記欠陥である前記第1及び第2の選択線のいずれかを前記第2の冗長選択線に置換する、ことを特徴とする付記5に記載の半導体装置。[付記8]第1のアドレス群が示す第1及び第3の所定の情報をそれぞれ記憶する第1及び第3のROM回路と、前記第1のアドレス群と第2のアドレス群が示す第2の所定の情報を記憶する第2のROM回路と、をさらに備え、前記第1のROM回路は、アクセスが要求されたアドレスに含まれる前記第1のアドレス群の情報と該第1のROM回路に記憶された前記第1のアドレス群の前記第1の所定の情報とが一致したこと、に応答して、前記欠陥である前記第1の選択線を前記第1の冗長選択線に置換し、前記第2のROM回路は、アクセスが要求されたアドレスに含まれる前記第1及び第2のアドレス群の情報と該第2のROM回路に記憶された前記第1及び第2のアドレス群の前記第2の所定の情報とが一致したこと、に応答して、欠陥のある前記第1及び第2の選択線のいずれかを前記第2の冗長選択線に置換し、前記第3のROM回路は、アクセスが要求されたアドレスに含まれる前記第1のアドレス群の情報と該第3のROM回路に記憶された前記第1のアドレス群の前記第3の所定の情報とが一致したこと、に応答して、前記欠陥である前記第2の選択線を前記第3の冗長選択線に置換する、ことを特徴とする付記6に記載の半導体装置。[付記9]前記複数の第1及び第2の選択線はそれぞれワード線であり、前記第1及び第2の冗長選択線は、それぞれ冗長ワード線である、ことを特徴とする付記5または7に記載の半導体装置。[付記10]前記複数の第1及び第2の選択線はそれぞれワード線であり、前記第1乃至第3の冗長選択線は、それぞれ冗長ワード線である、ことを特徴とする付記6または8に記載の半導体装置。"