"方法であって、半導体ウェハを提供するステップを備え、前記半導体ウェハは前記半導体ウェハから垂直に伸延する複数のピラー構造を有し、各ピラー構造は、上面および前記上面に垂直な側面を有する縦型ピラートランジスタを形成し、前記方法は、少なくとも選択された縦型ピラートランジスタの上面上に導電相互接続素子を堆積させるステップと、前記導電相互接続素子上に不揮発性可変抵抗メモリセルを堆積させて、縦型トランジスタメモリアレイを形成するステップとをさらに備える、方法。隣接する不揮発性可変抵抗メモリセルは、互いに電気的に絶縁される、請求項1に記載の方法。隣接する導電相互接続素子は、酸化物材料で、互いに電気的に絶縁される、請求項1に記載の方法。前記導電相互接続素子を堆積させるステップは、少なくとも選択された縦型ピラートランジスタ上面上に、400°Cより低い堆積温度で、シリサイド層を堆積させるステップを含む、請求項1に記載の方法。前記上面は、前記半導体ウェハの主表面に平行である、請求項1に記載の方法。前記不揮発性可変抵抗メモリセルは、楕円形の断面形状を有し、前記縦型ピラートランジスタは、円形の断面形状を有する、請求項1に記載の方法。前記不揮発性可変抵抗メモリセルは、円形の断面形状を有し、前記縦型ピラートランジスタは、円形の断面形状を有する、請求項1に記載の方法。前記不揮発性可変抵抗メモリセルは、スピントルクトランスファメモリセルを含む、請求項1に記載の方法。前記縦型ピラートランジスタは、前記不揮発性可変抵抗メモリセルと位置合わせされる、請求項7に記載の方法。前記不揮発性可変抵抗メモリセルの選択された行または列上に、ビットラインを堆積させるステップをさらに備える、請求項1に記載の方法。前記シリサイド層は、前記不揮発性可変抵抗メモリセルと位置合わせされる前記縦型ピラートランジスタを、電気的に接続するとともに分離する、請求項4に記載の方法。方法であって、半導体ウェハを提供するステップを備え、前記半導体ウェハは前記半導体ウェハから垂直に伸延する複数のピラー構造を有し、各ピラー構造は、上面および前記上面に垂直な側面を有する縦型ピラートランジスタを形成し、前記方法は、前記縦型ピラートランジスタの前記上面上に酸化物材料層を堆積させるステップと、前記酸化物材料層内にビアをエッチングするステップとをさらに備え、各ビアは、前記縦型ピラートランジスタの選択された上面に位置合わせされ、前記方法は、少なくとも選択されたビア内に、導電相互接続素子を堆積させるステップと、前記導電相互接続素子上に不揮発性可変抵抗メモリセルを堆積させて、縦型トランジスタメモリアレイを形成するステップとをさらに備える、方法。前記上面は、前記半導体ウェハの主表面に平行である、請求項12に記載の方法。少なくとも選択された不揮発性可変抵抗メモリセルは、少なくとも選択された縦型ピラートランジスタに電気的に接続され、少なくとも選択された不揮発性可変抵抗メモリセルは、少なくとも選択された縦型ピラートランジスタからオフセットされる、請求項12に記載の方法。前記不揮発性可変抵抗メモリセルは、円形の断面形状を有し、前記縦型ピラートランジスタは、円形の断面形状を有する、請求項12に記載の方法。前記不揮発性可変抵抗メモリセルは、楕円形の断面形状を有する、請求項12に記載の方法。前記メモリセルは、スピントルクトランスファメモリセルを含む、請求項12に記載の方法。前記酸化物材料層を堆積させるステップの前に、少なくとも選択された縦型ピラートランジスタ上面上に、400°Cより低い堆積温度で、シリサイド層を堆積させるステップをさらに備える、請求項1に記載の方法。方法であって、半導体ウェハを提供するステップを備え、前記半導体ウェハは前記半導体ウェハから垂直に伸延する複数のピラー構造を有し、各ピラー構造は、上面および前記上面に垂直な側面を有する縦型ピラートランジスタを形成し、前記方法は、少なくとも選択された縦型ピラートランジスタ上面上に、400°Cより低い堆積温度で、シリサイド層を堆積させるステップと、前記シリサイド層上に不揮発性可変抵抗メモリセルを堆積させて、縦型トランジスタメモリアレイを形成するステップとをさらに備える、方法。前記メモリセルは、スピントルクトランスファメモリセルを含む、請求項19に記載の方法。メモリアレイであって、複数のピラー構造を有する半導体ウェハを備え、前記複数のピラー構造は前記半導体ウェハから垂直に伸延し、各ピラー構造は、上面および前記上面に垂直な側面を有する縦型ピラートランジスタを形成し、前記メモリアレイは、複数のメモリセルをさらに備え、少なくとも選択されたメモリセルは、前記縦型ピラートランジスタから垂直にオフセットするとともに前記縦型ピラートランジスタに電気的に接続する断面形状を有し、前記メモリアレイは、前記メモリセルと前記縦型ピラートランジスタとの間のシリサイド層をさらに備える、メモリアレイ。前記メモリセルは、STRAMセルである、請求項21に記載のメモリアレイ。上面を有する前記縦型ピラートランジスタ上に堆積された導電相互接続素子をさらに備え、前記メモリセルは、前記導電相互接続素子に電気的に接続されるとともに前記導電相互接続素子から垂直にオフセットした断面形状を有する、請求項21に記載のメモリアレイ。前記メモリセルは、楕円形の断面形状を有する、請求項21に記載のメモリアレイ。前記メモリセルは、ソースラインおよびビットラインに対して、40°から50°の角度に方向付けられる、請求項21に記載のメモリアレイ。動作の間、メモリセルにおける、MOSFETおよび他のタイプのスイッチングデバイスの使用に伴う限界は、そのようなデバイスの領域範囲サイズである。水平MOSFETレイアウトがしばしば用いられ、それにおいては、関連するドレイン領域およびソース領域は、それらの間に水平に伸延するチャネル領域とともに、ベース基板に互いに隣接して配置される。メモリ素子は、ソースまたはドレインのいずれかの上方に形成される。水平MOSFETは、約4F2の最小サイズを必要とし、ここでFは、関連する製造プロセスの最小フィーチャ寸法であるたとえば、F=70nm。これは、多くのタイプのメモリ素子の領域サイズよりも十分大きいので、スイッチングデバイスサイズは、メモリアレイにおいて、より大きい領域密度を達成するための制限要因であり得る。STRAMメモリ素子を動作するのに必要とされる電流の量は極めて大きく、500~1000μAのオーダである。水平MOSFETすなわち、選択デバイスは、初期においては、デバイスの表面領域に電流を導通するので、その伝導率は制限され、STRAMセルをプログラムするための十分な電流を供給するために、しばしば、大型のMOSFETを用いることが要求される。より大きなMOSFETデバイスは、より大きなSTRAMセル領域につながり、ダイサイズおよび製造コストを増加する。さらに、水平選択デバイスは、装置欠陥を避けるために、その設計に組み込まれた特定のアライメント公差を有し、これは、STRAMの動作を遅くする寄生抵抗および寄生キャパシタを追加するとともに、そのトータル領域コストも増加する。いくつかの最近の半導体メモリ設計は、積層型メモリセル配列を提案しており、それによって、メモリ素子およびトランジスタは、ベース基板の上方へ、ピラーまたはスタックのように垂直に揃えられる。積層メモリセルにおいては、ドレインおよびソース領域は、それらの間に垂直に伸延するチャネル領域とともに、互いに上方に配置される。強化された面積データ密度が有利にも提唱されているが、そのトランジスタが最適に動作するように、縦型トランジスタのピラー構造を形成することは困難であり得る。簡単な要約本開示は、各々のメモリセルが導電相互接続素子によって縦型ピラートランジスタに電気的に接続される、複数の不揮発性可変抵抗メモリセルを含むメモリアレイに関する。導通相互接続素子は、メモリセルと縦型ピラートランジスタとの間の界面抵抗および/または応力を低減することができる。これも形成する方法も開示される。1つの実施形態においては、方法は、複数のピラー構造を有する半導体ウェハを提供するステップを含み、ピラー構造は半導体ウェハから垂直に伸延する。導電相互接続素子が、少なくとも選択された縦型ピラー上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。これらのおよびさまざまな他の特徴および利点は、以下の詳細な説明を読むことによって明らかになるであろう。本開示は、添付の図面に関連して、本開示のさまざまな実施形態の以下の詳細な説明を考慮することにより、より完全に理解され得る。図は、必ずしも縮尺とおりとは限らない。図中で用いられる同様の番号は、同様の要素を参照する。しかしながら、所与の図中の要素を参照するための番号の使用は、同じ番号が付された他の図における要素に限定することを意図したものではないことが理解されるだろう。詳細な説明以下の説明においては、本明細書の一部を形成するとともに、いくつかの特定の実施形態の例示のために示される添付の一組の図面が参照される。他の実施形態が予期され、本開示の範囲または精神から逸脱することなくなされることが理解されるべきである。したがって、以下の詳細な説明は、限定の意味として採用されるべきではない。本明細書で与えられる定義は、本明細書で頻繁に用いられる特定の語句の理解を容易にするものであり、本開示の範囲を限定することを意味するものではない。特に示さない場合には、本明細書および特許請求の範囲で用いられるフィーチャサイズ、量、および物理的特性を表す数値は、約の語句によって、すべての場合において修正されるものとして理解されるべきである。したがって、反対のことが示されていない場合には、上述の明細書および添付の特許請求の範囲に記載された数値パラメータは、本明細書に開示された技術を用いて当業者によって取得されようとする所望の特性によって変化し得る概数である。端点による数値範囲の記載は、その範囲内に包含されるすべての数値たとえば、1から5は、1、1.5、2、2.75、3、3.80、4.および5を含む、およびその範囲内の任意の範囲を含む。本明細書および添付の特許請求の範囲で用いられるように、その内容がそうでないことを明確に示していない場合は、単数形a、an、およびtheは、複数の参照を有する実施形態を網羅する。本明細書および添付の特許請求の範囲で用いられるように、語句またはは、その内容がそうでないことを明確に示していない場合は、および/またはを含む意味として、一般的に採用される。限定はされないが、下部、上部、下方、下に、上方、上にを含む空間的に関与する語句は、本明細書内で用いられる場合、要素と他のものとの空間的関係を記述するための記述の容易性のために利用される。このような空間的に関与する語句は、図中で示されるまたは本明細書で説明される特定の方向に加えて、使用中または動作中の装置の異なる方向を網羅する。たとえば、図中に示されるセルが反転されまたはひっくり返された場合、他の素子の下または下方として前に説明された部分は、これら他の素子の上方になる。本明細書で用いられるように、たとえば、ある素子、要素、または層が、他の素子、要素、または層との結合を形成し、または、接して、接続されて、結合されて、または接触していることが記述される場合は、それは、直接的に接して、接続されて、結合されて、または接触されることもできるし、あるいは、たとえば、介在する素子、要素、または層が、特定の素子、要素、または層と接して、接続されて、結合されて、または接触されていてもよい。たとえば、ある素子、要素、または層が、他の素子、要素、または層と直接的に接して、直接接続されて、直接結合されて、または直接接触してで称される場合は、たとえば、介在する素子、要素、または層は存在しない。本開示は、複数の不揮発性可変抵抗メモリセルを含むメモリアレイに関し、特に、各メモリセルが、導通相互接続素子によって縦型ピラートランジスタに電気的に接続されるスピントルクトランスファメモリセルすなわち、STRAMに関する。導電相互接続素子は、メモリセルと縦型ピラートランジスタとの間の界面抵抗および/または応力を低減する。縦型トランジスタは円筒形であるので、そのトータル導通表面はおよそ2πFであり、ここでFは、最小フィーチャサイズである。ちなみに、水平トランジスタは、ほんのFの大きさである。これは、縦型デバイスが、与えられた領域に関して、概して6倍の電流量を導通し、メモリセルを、理論的最小セルサイズであるおよそ4F2まで縮小することを可能にする。さらに、シリサイドインターフェースが、最小の寄生接触抵抗を与え、デバイスサイズによってデバイスを完全にスケーラブルにすることができる。言い換えると、寄生接触抵抗は、デバイスサイズに線形である。それを形成する方法についても開示される。本開示はそれほど限定はされないが、本開示のさまざまな局面の理解は、以下に与えられる例の議論を通して増加されるであろう。本開示は、概して、内蔵された下部側の制御ラインを有するマルチウェハ構造として特徴付けられる装置、および、それらを製造するための関連する方法に関する。内蔵された制御ラインは、マルチウェハ構造内の縦型積層半導体素子との電気的相互接続を提供する。積層半導体素子は、以下で示すように、硬化剤注入ステップを介して形成され得る縦型ピラートランジスタを形成する。さまざまな実施形態においては、さまざまな制御回路が含まれるアクセプタウェハが形成されるとともに、マトリクスを含むドナーウェハが形成され、そのマトリクスから、個々のチャネルベーススイッチングデバイスたとえば、縦型ピラートランジスタが後続して形成される。アクセプタウェハおよびドナーウェハは、各々、それぞれの接面上に金属層が設けられる。アクセプタウェハおよびドナーウェハが取り付けられて、マルチウェハ構造が形成され、この取り付け処理の間に、それぞれの金属層が接合されて、マルチウェハ構造内に内蔵される単一の結合金属層を形成する。結合金属層は、後続の処理の間に、個々の内蔵された下部側制御ラインたとえば、ソースラインに変形される。図1は、このような処理が有利にも利用され得る例示的なデバイス環境を提供する。図1においては、データ記憶装置100は、ホストによって供給されるデータを記憶するための半導体メモリを採用する。いくつかの実施形態においては、装置100は、限定されないが、不揮発性ソリッドステートドライブSSDとして特徴付けられる。多くの実施形態においては、装置100は、揮発性ランダムアクセスメモリDRAM、不揮発性抵抗性ランダムアクセスメモリRRAM、および不揮発性トルクトランスファーランダムアクセスメモリSTRAMとして特徴付けられる。プログラマブルコントローラ102は、動作中に、装置100の上位レベル制御を提供する。インターフェース回路I/F104は、ホストと通信を行い、半導体メモリ106内に記憶されるべきデータを転送する。半導体メモリ106は、不揮発性メモリセルたとえば、RRAMまたはSTRAMの1つまたはより多くのアレイ108から形成される、不揮発性記憶空間として特徴付けられる。他の実施形態においては、メモリ106は、DRAMキャッシュのような揮発性メモリ空間の形式を採用し得る。下流downstreamの不揮発性主記憶たとえば、磁気ディスクなどのような、追加の階層的なメモリ記憶層が与えられ得る。図2は、図1の不揮発性アレイ108の一部分の概略図である。アレイ108は、行および列に配列された多くのメモリセル110から形成されている。図2においては、3つの行および4つの列のみが示されているが、セル110の任意の行および列が与えられてもよいことが理解されるだろう。アレイ108内の各セル110は、抵抗性メモリ素子114に直列に接続されたスイッチングデバイス112を含む。いくつかの実施形態においては、スイッチングデバイス112は、nチャネルMOSFETトランジスタとして特徴付けられ、メモリ素子114はプログラマブル抵抗検出素子であり、限定されないが、それらはたとえば、抵抗性ランダムアクセスメモリRRAM素子、スピントルクトランスファーランダムアクセスメモリSTRAM素子、またはプログラマブル金属化セルProgrammableMetallizationCell:PMCである。BL0~BL3で示される多くのビットライン116は、各列に沿った、各々のセルの第1の端部上部側を相互接続する。SL0~SL3として示されるソースライン118は、各列に沿った、各々のセルの反対側の第2の端部下部側を相互接続する。WO0~WL2として示されるワードライン120は、各行に沿ったMOSFET112のゲート領域を相互接続する。他の配列および相互接続スキームを採用することができ、そのため図2の概略図は例示に過ぎず限定されないことが理解されるであろう。図3は、いくつかの実施形態に従う、図2から選択されたメモリセル110の層表現図である。トランジスタ112は、縦方向に伸延するPドープチャネル領域126によって分離された、Nドープ領域122,124から形成される。Nドープ制御ゲート128は、チャネル領域126を取り囲むここには示されないが、ゲート酸化物領域は、Nドープ制御ゲート128を、Nドープ領域122,124およびPドープ領域126から分離する。ワードラインWLドライバ130からの適当なバイアス電圧の印加は、トランジスタ112を順方向バイアス導通状態にし、ドレイン-ソース接合にわたってメモリセル110を通して電流を通過させることができる。メモリ素子114は、図3においては、RRAM素子またはSTRAM素子として特徴付けられ、磁気トンネル接合136によって分離された、上部および下部電極TE,BE132,134を含む。磁気トンネル接合136は、磁気自由層二重矢印の層、および、トンネリングバリア層によって分離された磁気固定pinned層単一矢印の層を含む。STRAMセル136は、第1の方向または第2の方向にスピン偏極された書込電流をSTRAMセル136に流すことによってプログラムされる。メモリセル110を所望の状態にプログラムするために、WLドライバ130は、WL120をアサートし、SLドライバ140およびBLドライバ142は、適切な方向、ならびに、適切な大きさの電圧および電流で、メモリ素子114に電流を流す。素子114のプログラムされた状態は、引き続いて、WL120をアサートし、より小さい読出バイアス電流を、SLドライバ140からBLドライバ142へ向かうようにメモリセル110に流し、別個のセンスアンプ図示せずを用いて、結果として得られたSL116上の電圧を基準電圧と比較することによって読み出される。図3のメモリセル110の積層された性質は、多くの利点を提供する。メモリセルの相対的に小さい領域範囲は、図2のようなアレイについて、相対的に高領域密度を達成することができる。しかしながら、図3に記載されたような積層メモリセルの限界は、メモリセルの下部側へのアクセスの確立に関し、すなわち、図3に示されるようなBLドライバ142とBE134との間の電気的相互接続の確立が困難であることであった。先行技術の1つの解法は、図4Aに示されるようなフィルドビア構造を用いる。このアプローチにおいては、個々の積層メモリセル144がベース基板146上に支持され、ビットライン148がメモリセル144の上部に接続される。下部側接続は、内蔵導通パッド150、およびメモリセル144に隣接して堆積されかつ導通材料で満たされたビア152を用いてなされる。ソースライン154は、ビア152の上部側に接続され、それによってソースラインは、アレイの上部にわたって、ビットライン148に隣接して延びる。動作可能であるが、図4Aにおけるアプローチは、フィルドビア152のために必要とされる追加空間によって、アレイの領域密度が減少することが理解され得る。図4Aにおけるアプローチは、ビアおよび導電パッド相互接続を形成するために、強化された製造複雑性およびコストをさらに必要とする。積層セルが採用される他の先行技術の解法は、図4Bにおける156に示されるような、共通のソース面sourceplane:SPの使用である。ソース面156は、それぞれの積層メモリセル144の下方に延び、それによって、上部酸化物基板146を通って伸延するビア158を通るように、アレイ内のメモリセルのすべてがソース面に相互接続される。前述のように、メモリセルの個々の行または列は、分離したビットライン148を介して相互接続される。動作可能であるが、図4Bに伴う制限は、ソース面全体を金属化するための強化された処理およびコストを含み、ならびに、電流が、一般的に2つまたはより多くのセルに同時に反対方向に流れないという動作中の制限を含む。他の先行技術の解法は、積層メモリセルについての下部側相互接続を提供するための、追加の相互接続層および接触層を含む。したがって、本発明のさまざまな実施形態は、一般的に、縦型積層メモリセルのアレイについての下部側制御ラインたとえば、ソースラインを効率的かつ容易に形成する製造プロセスに関する。このようなプロセスを例示するために、それぞれアクセプタAウェハ160およびドナーDウェハ170を示す図5Aおよび図5Bが、まず参照される。いくつかの実施形態において、ウェハ160.170は、多くの初期の、個別フィーチャで個別に形成されたシリコンベース基板である。アクセプタウェハ160は、CMOS回路を含むさまざまな制御回路が先行プロセスにおいて形成された回路層162を含む。この回路は、図3に示されるさまざまなドライバ、ならびに、セル110に接合して用いられる他の制御回路を含み得る。回路層162は、さまざまな縦型トランジスタのための接点も含み得る。第1の導通金属層164は、回路層162の上表面上に形成される。金属層164は、任意の適当な金属または合金で形成することができる。要望通りに、金属層は、複数の導電材料および誘電材料を含み、相対的に低い単位長さ当たりの抵抗を提供する。ドナーウェハ170は、ベース層172を含む多くの層を含み、それはバルク酸化物であり得る。ドープシリコンマトリクス174がベース層内に形成され、最終的に、図3におけるドレイン領域122、ソース領域124、およびチャネル領域126をそれぞれ形成するための、それぞれNPNドープレベルの領域176,178,189を含む。ドープ領域は、イオン注入または他の手法を用いて形成することができる。第2の導通金属層184は、ドープシリコンマトリクス174の上表面上に形成される。第2の金属層184の材料組成は、第1の金属層164と同じであってもよいし、異なっていてもよい。それぞれのウェハ160,170は、図6に示されるように結合され、マルチウェハ構造を形成する。ドナーウェハ170は、アクセプタウェハ160に対して反転され、第1の金属層164および第2の金属層184が接合されて、結合金属層186を提供する。任意の数の適当な接合プロセスを利用することができ、リフロー加熱を含む。追加的な材料を導入して、接合プロセス中に金属化層186との相互接続を確立することができる。以下の議論から明らかになるように、個々の制御ソースラインは、この金属層186から最終的に形成され、それによって、金属層は、実質的に均一の厚みと、マルチウェハ構造の全体長さおよび幅寸法に実質的に対応する全体長さおよび幅寸法とを有する、導電材料の平面領域として特徴付けることができる。このように、最終的な制御ラインは、平行に、所望の方向たとえば、必要に応じて、行方向または列方向に間隔が開けられた態様で、アレイ全体にわたって伸延する。ベース酸化物層172は除去されて、フォトレジストPR188の局所化された領域ドットが、図7A~図7Bに示されるように、シリコンマトリクスの上面に塗布される。PR188のドットは、例示された実施形態においては円形状であり、セルに対して円筒形の断面形状を提供するが、他の断面形状が代替的に提供されてもよい。次に、エッチングプロセスが、図8に記載されるように実行され、PR188のドットによって覆われていない全ての材料を、下方の金属層186まで除去する。このエッチングプロセスの終わりにおいて、図3に記載された個々のメモリセルに対応する、間隔が開けられた層のピラーまたは縦型スタックが残される。硬化マスクが図9A~図9Bに示されるように塗布され、個々の制御ソースラインを形成する。有機材料190が層間に堆積され、要望通りに、プロセスを支援するために、下部反射防止膜BottomAntireflectivecoating:BARCまたは他のフォトリソグラフィマスキング材料192が塗布される。マスキング材料192は、図9Bにおいてクロスハッチングされた態様で示されるようなそれぞれのスタックの上方の有機材料190の上面にわたって伸延する。エッチングプロセスが図10において実行され、ソースライン118を形成する。エッチングは、有機材料および導電層186の部分を、下層の回路層162まで下部方向に除去し、それによって、結果として得られるソースラインは、図9Bに示されるようにスタックの列の下方を走る。各スタックの上面上のフォトレジストPR188、有機材料190、およびマスキング材料192もまた、このときに除去される。図10Aは、硬化剤注入ステップの側面図を示す。図10Bは、犠牲酸化物エッチングステップの側面図を示す。図10Cは、選択的酸化物エッチングステップの側面図を示す。図10Dは、ゲート酸化物形成ステップの側面図を示す。これらのステップは、縦型ピラー上面の鋭い端面を維持しながら、縦型ピラートランジスタ側面の選択的円形化を可能にする。これらの特徴は、縦型ピラートランジスタの性能を改善する。酸化物194のような下層の誘電材料は、スタックまたはピラー構造の基部の周囲に、所望の高さまで堆積される。多くのピラー構造は、半導体ウェハまたは回路層162から垂直に伸延する。各ピラー構造は、上面111およびその上面に垂直な側面113を有する縦型ピラートランジスタを形成する。上面111は、概して平面であり、かつ半導体ウェハまたは回路層162の主表面に平行である。多くの実施形態において、ピラー構造の断面形状または上面形状は、ピラー構造の側面が交差する鋭角を含む。これらの鋭角は、形成された縦型ピラートランジスタ112の性能を低下する。したがって、これらの鋭い端部または角を丸めることが望ましい。ピラー構造の側面におけるこれらの鋭い端部および角を丸める1つの例示的な方法は、縦型ピラートランジスタ側面ではなく、縦型ピラートランジスタ上面に、硬化剤の種類を注入することである。硬化剤注入ステップは、特定のイオンたとえば、窒素を半導体材料表面たとえば、シリコンに注入し、それによって、注入された半導体表面が酸化されると、注入されたイオンたとえば、シリコン酸窒化物を含む酸化物を形成する。残余の非注入表面は、酸化ステップにおいて、異なる酸化物の種類を形成する。そして、2つの異なる酸化物層は、適当な酸化物除去またはエッチングステップを用いて、選択的に除去され得る。図10Aに示されるように、硬化剤注入201は、注入イオンを縦型ピラートランジスタ上面111、および縦型ピラーの所望の高さまで堆積された平行露光酸化物194表面に向ける。注入ステップは、イオンたとえば、窒素注入された表面191および193を形成し、それは酸化の際に第1の酸化物層たとえば、シリコン酸窒化物を形成する。図10Bは、犠牲酸化物形成の形成を示す。縦型ピラートランジスタは、酸化されて、上面酸化物材料層193および側面酸化物材料層195を形成する。上面酸化物材料層193は、硬化剤注入ステップのために、側面酸化物材料層195とは異なる。図10Cは、選択的酸化物エッチングステップの側面図を示す。選択的エッチングステップは、側面酸化物材料層195を選択的に除去して、丸い側面を有する縦型ピラートランジスタを形成する。たとえば、硬化剤注入イオンが窒素の場合、酸化ステップは、上面111にシリコン酸窒化物層193,191を形成し、側面113にシリコン酸化物層195を形成する。側面113のシリコン酸化物層195は、上面111のシリコン酸窒化物層193,191に対して選択的にエッチングされ得る。側面113の酸化物形成および選択的エッチングは、縦型ピラーの側面を丸くするように機能し、一方、上面111が側面113と接する角または端部は、2つの表面111および113の、鋭くまたは丸くなっていない交線を維持する。図10Dは、ゲート酸化物形成ステップの側面図を示す。ゲート酸化物層197は、縦型ピラーの丸い側面113上に形成され得る。ゲート酸化物層197を形成することは、縦型ピラー構造の丸いゲート酸化物表面を形成する縦型ピラーの側面の丸みをさらに強化する。図11A~図11Dは、ゲート構造が縦型ピラー構造の丸いゲート酸化物表面上に形成されるシーケンスを示す。図11Aに示されるように、シリコンのような適当な半導体ゲート材料196が、スタックまたは縦型ピラー構造を完全に包み込むように、酸化物194の上面に堆積される。このとき、半導体材料は、イオン注入を介してドープされ得る。適当なマスキングおよびエッチングプロセスは、半導体材料を下方まで除去し、図3における128で一般的に示したようなゲート構造を形成する。図11Bは、セルの行を示し、図11Cは、セルの列を示し、図11Dは、セルの上平面図を示す。これらの図からわかるように、ゲート構造128は、各行に沿って相互接続されて、上述のワードライン120を形成し、各選択された行のゲート構造は、隣接する行から電気的に絶縁される。さらに、行における縦型トランジスタは、列における縦型トランジスタよりも互いにより近接しており、それによって、ゲート構造は、自己整列され、かつ各行に沿って互いに接続される。図12は、低温シリサイド層形成ステップの側面図を示す。縦型ピラートランジスタ112上へのゲート構造128の形成に引き続いて、シリサイド層199が、縦型ピラートランジスタ112の上面に堆積される。シリサイド層199は、縦型ピラートランジスタ112と以下で説明されるように形成されるメモリセルとの間の界面抵抗を低減するのを助ける。シリサイド層199は、導通相互接続素子として一般的に説明される。シリサイド層199は、界面抵抗を低減するのを助けることができる、任意の有用なシリサイド材料で形成することができる。多くの実施形態においては、シリサイド層199は、コバルト珪化材料またはニッケル珪化材料である。シリサイド層199は、縦型ピラートランジスタ112の性能を低下しない、任意のプロセスを用いて形成することができる。特に、シリサイド層199は、400°C未満または200~375°Cの温度での化学蒸着によって形成することができる。その後、シリサイド層199は、焼きなまされて、シリサイド層199は縦型ピラートランジスタ112の表面に拡散され、シリコン表面上のすべての未反応強磁性材料と反応する。多くの実施形態においては、焼きなまし温度は525°C未満、または500°C未満、または450°C未満、または400°C未満である。1つの例示的なシリサイド層堆積プロセスは、米国特許6,346,477号に記載され、参照としてここに引用される。図13Aは、メモリセル214形成ステップの側面図を示す。そして、メモリセル214は、既知の半導体技術を利用して、シリサイド層199上に堆積される。メモリセル214は、上述のように、STRAMまたはRRAMメモリセルのような、不揮発性可変抵抗メモリセルである。メモリセル214は、シリコン酸化物のような絶縁材料205によって、互いに電気的に絶縁され得る。メモリセル214は、縦型ピラートランジスタ112と類似の断面形状を有し得る。多くの実施形態においては、メモリセル214および縦型ピラートランジスタ112は、縦に位置合わせされ、双方は円形の断面形状を有する。他の実施形態においては、メモリセル214および縦型ピラートランジスタ112は、縦に位置合わせされ、縦型ピラートランジスタ112は円形の断面形状を有し、メモリセル214は楕円形の断面形状を有する。図13Bは、ビットラインBLの形成ステップを示す。ビットラインBLは、メモリセル214上に堆積される。堆積されたビットライン材料は、アレイ全体の長さおよび幅の寸法を覆う、均一厚さの層を形成する。適当なマスキングおよびエッチング処理個別に図示せずは、この材料の部分を除去し、平行で間隔の開いたビットライン216を形成する。なお、この実施形態においては、ビットライン216およびソースライン118は、ワードライン120に対して、平行および垂直であり、図2の概略図に対応することに注意すべきである。本明細書に記載された処理は、必要に応じて、これらそれぞれの制御ラインの他の配置または方向を提供し得る。図14Aは、半導体材料のピラー、特にシリサイド層199の上面にわたるビア接点の形成ステップを示す。電気絶縁酸化物材料205は、シリサイド層199上に堆積される。電気絶縁酸化物材料205は、たとえば、二酸化ケイ素のような、任意の有用な酸化物であり得る。そして、ビアは電気絶縁酸化物材料205内にエッチングされ、そのビアは導電材料で満たされて導電相互接続素子210を形成する。ビアは、酸化物材料205内に形成され、たとえば物理蒸着または他の適当なプロセスを用いて、導電材料で満たされる。導電材料は、たとえば、タングステンまたはアルミニウムのような、任意の有用材料であり得る。図示されるように、導電相互接続素子210は、電気絶縁材料205によって、互いに電気的に絶縁される。図14Bは、メモリセルおよびビットラインの形成ステップを示す。下部電極層213は、導電相互接続素子210および電気絶縁酸化物材料205上に堆積される。この層はパターン化され、図示された下部電極層213素子を形成する。そして、メモリセル214は、既知の半導体技術を利用して、下部電極層213上に堆積される。メモリセル214は、上述のように、STRAMまたはRRAMのような、不揮発性可変抵抗メモリセルである。メモリセル214は、縦型ピラートランジスタ112および導電相互接続素子210からオフセットすなわち、垂直方向にオフセットされる。導電相互接続素子210の上表面は凹型の表面であり、そのため、導電相互接続素子210の上表面からメモリセル214をオフセットすることは、メモリセル214と導電相互接続素子210の上表面との間の界面応力を低減するのに役立つと信じられている。メモリセル214は、縦型ピラートランジスタ112と同様の断面形状を有し得る。多くの実施形態においては、縦型ピラートランジスタ112は円形の断面形状を有し、メモリセル214は円形の断面形状を有する。他の実施形態においては、縦型ピラートランジスタ112は円形の断面形状を有し、メモリセル214は楕円形の断面形状を有する。メモリセル214の楕円形の断面形状は、メモリアレイのために必要とされる表面領域を低減するのを助ける。ビットラインBLは、メモリセル214上に堆積される。メモリセル214は、対応する導電相互接続素子に電気的に接続されて、図示されるように、縦型トランジスタメモリアレイを形成する。堆積されたビットライン材料は、アレイ全体の長さおよび幅の寸法を覆う、均一な厚さの層を形成する。適切なマスキングおよびエッチング処理個別に図示せずは、この材料を除去して平行で、間隔が開けられたビットライン216を形成する。なお、本実施形態においては、ビットライン216およびソースライン118は、ワードライン120に対して、平行および垂直であり、図2の概略図に対応することに注意すべきである。本明細書に記載された処理は、必要に応じて、これらそれぞれの制御ラインの他の配置または方向を提供し得る。縦型ピラートランジスタ112の形成に続いてメモリセル214を形成することによって、さまざまな利点が与えられる。メモリセル214および縦型ピラートランジスタ112は、各々、異なる断面形状を持つことができる。たとえば、メモリセル214が楕円形状を有し、縦型ピラートランジスタ112が円筒形状を有し得る。楕円形状は、ソースラインおよびビットラインの双方に対して、たとえば40~50°または45°の角度で方向付けられ得る。この構成によって、アレイ内のメモリセルの密度を増加させることができる。本明細書で提示されたようなさまざまな実施形態は、先行技術に対して多くの利点を有することが理解されるだろう。間隔が開けられた下部側制御ラインは、製造中に容易にかつ効率的に形成することができ、追加の相互接続および導電層の必要性を排除する。上面相互接続技術とは異なり、本プロセスは、ソースラインをビットラインと独立して伸延させることができる。要望通りに、強化されたデータ密度が達成され、かつ、アレイの異なる部分において複数同時アクセス動作を実行することができる。このように、縦型トランジスタSTRAMアレイの実施形態が開示される。上述の実行例および他の実行例は、以下に示す特許請求の範囲の範囲内である。当業者は、本開示が開示されたもの以外の実施形態によっても実現され得ることを理解するであろう。開示された実施形態は、限定ではなく例示の目的で提示されており、本発明は以下の特許請求の範囲によってのみ限定される。"