"表面側電極と裏面側電極とをつなぐ貫通電極が貫通する半導体基板を備えた半導体チップであって、前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられていることを特徴とする半導体チップ。前記溝は、前記貫通電極を囲む閉曲線として形成されていることを特徴とする請求項1に記載の半導体チップ。前記溝は、断続的に設けられていることを特徴とする請求項1に記載の半導体チップ。前記溝は、二列以上設けられていることを特徴とする請求項3に記載の半導体チップ。前記溝は、前記半導体基板の裏面側周縁と、当該半導体チップを積層する際の目印となるマークとの間に、更に設けられていることを特徴とする請求項1乃至4のいずれかに記載の半導体チップ。前記溝は、前記半導体基板を貫通しない深さの複数の穴で構成されていることを特徴とする請求項1乃至5のいずれかに記載の半導体チップ。当該半導体チップの最周縁に位置する第1のエリアの表面側にはクラックストップが設けられていることを特徴とする請求項1乃至6のいずれかに記載の半導体チップ。前記クラックストップは、複数の配線及び前記複数の配線間を接続する複数のコンタクトプラグを有する請求項7に記載の半導体チップ。前記貫通電極は、前記第1のエリアに囲まれた第2のエリアに設けられており、前記第1及び第2のエリアの間に位置する第3のエリアの前記表面側にはガードリングが設けられていることを特徴とする請求項1乃至8のいずれかに記載の半導体チップ。前記溝は、前記第3のエリアの前記裏面側に設けられていることを特徴とする請求項9に記載の半導体チップ。前記貫通電極は、当該半導体チップの長手方向に沿ってその中央領域に設けられた第一貫通電極と、長手方向に沿ってその周縁部に設けられた第二貫通電極とを含むことを特徴とする請求項1乃至10のいずれかに記載の半導体チップ。1枚のウエハに複数の半導体チップを形成してダイシングにより分断する半導体チップの製造方法であって、表面バンプ電極形成までの配線工程が完了した後、前記ウエハの表面側を加工して外周を研削した後、支持体を貼り付け、前記ウエハの裏面側を研削して窒化膜を成長させ、裏面チッピング防止溝を形成するパターンとしてのフォトレジストを塗布し、露光、現像、浅溝エッチング処理を施し、前記フォトレジストを除去した後、再度窒化膜を成長させ、貫通孔部を形成するためのフォトレジストを塗布し、露光、現像、貫通孔エッチング処理を施して、前記フォトレジストを除去した後、シード膜をスパッタで形成し、裏面バンプ電極を形成するためのフォトレジストを塗布し、露光、現像処理を施し、銅をメッキすると共に電極材をメッキし、前記フォトレジストを除去すると共に前記シード膜を除去する各工程を少なくとも含むことを特徴とする半導体チップの製造方法。前記裏面チッピング防止溝を形成するためのフォトレジストを、前記貫通孔部の開口よりも小さい複数の開口を有するパターンで構成することにより、前記裏面チッピング防止溝を形成する各工程と、前記貫通孔部を形成する各工程を同時に行うことを特徴とする請求項12に記載の半導体チップの製造方法。半導体チップを備える半導体装置であって、前記半導体チップは、表面、裏面及び複数の側面を有する半導体基板と、前記半導体基板の前記表面上に設けられた複数の配線層と、一端が前記複数の配線層のうち少なくとも一つの配線層に設けられた配線に接続され、前記半導体基板を貫通する貫通電極と、前記半導体基板の前記裏面上に設けられ、前記貫通電極の他端に接続された裏面電極と、を有し、前記半導体基板は、前記複数の側面のうちの一つの側面と前記貫通電極との間に溝が設けられていることを特徴とする半導体装置。ところで、上述のような貫通電極を有する半導体チップも1枚のウエハに複数製作され、ダイシンングによりチップ化される。かかるダイシング工程においては、チップの表面側や裏面側にチッピングが発生することがある。ここで、表面側へのチッピングに対しては対処が施されている場合も多く、また、貫通電極を有していなければ、裏面側へのチッピングも問題にならないものの、貫通電極を有する半導体チップについては、裏面側へのチッピングが、貫通電極が形成されている領域まで侵入してしまうと問題がある。ここで、特許文献1は、半導体チップの表面側に、剥離防止用の溝が設けていることを開示しているが、貫通電極については全く関知しておらず、裏面側へのチッピングに対する対処については何ら開示していない。本発明の半導体チップは、表面側電極と裏面側電極とをつなぐ貫通電極が貫通する半導体基板を備えた半導体チップであって、前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられていることを特徴とする。本発明の半導体チップによれば、ウエハからのダイシング工程で発生し得る裏面側のチッピングが、半導体チップのアクティブエリアに侵入することを防止することができる。また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。更に、半導体チップのスクライブエリアの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。<第一実施形態>図1は、本発明の半導体チップにおける第一実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。図2は、図1のA-A’における断面図である。図1に示すメモリチップ1Aの裏面側においては、長手方向に沿ってその中央領域に、通常動作時に信号、電源等を伝送するための複数の貫通電極2b第一貫通電極を備えている。一方、チップの周縁部には、サポート貫通電極2a第二貫通電極が設けられており、このサポート貫通電極2aに接続される裏面バンプ電極は、チップを積層する際に、チップ間の間隔を確保するためのサポートバンプとして使用されることになる。サポート貫通電極2aは、通常動作時においては、フローティング状態、あるいは電源もしくはGNDレベルになっている。更に、チップの裏面周縁とサポート貫通電極2aとの間には、裏面チッピング防止溝5Aが設けられている。この裏面チッピング防止溝5Aによって、チッピングがサポート貫通電極2a及び信号等用貫通電極2bが形成されている領域に侵入することを防ぐことができる。また、図2において、メモリチップ1Aは、半導体基板10と、その表側に積層された第1、第2、第3、第4層間絶縁膜11,12,13,14と、第4層間絶縁膜14上に積層されたポリイミドPI膜パッシベーション膜15と、半導体基板10の裏面に積層されたパッシベーション層16とを有している。また、メモリチップ1Aは、後述するスクライブセンターSC側から、スクライブエリアSA、ガードリングエリアGA、及びアクティブエリアAAという領域に区分けされる。アクティブエリアAAのPI膜15の開口部においては、サポート貫通電極2aが設けられている。サポート貫通電極2aは、半導体基板10を貫通する貫通孔部TSV:ThroughSiliconVia21と、第1、第2、第3、第4層間絶縁膜11,12,13,14でそれぞれ隔てられる配線22a~22dと、その配線22a~22dを縦続的に接続するコンタクトプラグ23a~23cと、PI膜15の開口部から露呈したピラー部24と、そのピラー部24の上面に設けられた表面バンプ電極25と、貫通孔部21の半導体基板10の裏面側に露呈した部分に設けられた裏面バンプ電極26とを備えている。また、半導体基板10の貫通孔部21の近傍には、トレンチアイソレーションTI:TrenchIsolation101が設けられている。スクライブエリアSAの層間絶縁膜内には、メモリチップ1Aの表面側のチッピングを防止するための第1、第2クラックストップ3a,3bが設けられている。ガードリングエリアGAの表面側には、ガードリングシールリング4が設けられている。このガードリング4は、水分等の浸入を防ぐ役割を有する。一方、ガードリングエリアGAの半導体基板10側、つまりメモリチップ1Aの裏面側には、裏面側のチッピングを防止するための溝5Aが設けられている。図3は、裏面チッピング防止溝5Aが、アクティブエリアAAへのチッピングの侵入を防止している様子を示す断面図である。図3において、ダイシングブレード99によりスクライブセンターSCに沿ってダイシングが行われると、表面チッピングFC及び裏面チッピングBCが生じるおそれがあるが、表面チッピングFCは、第1、第2クラックストップ3a,3bにより侵入が阻止され、裏面チッピングBCは、裏面チッピング防止溝5Aにより侵入が阻止される。なお、裏面チッピングBCの形状はくさび形なので、ガードリングエリアGAに設ける裏面チッピング防止溝5Aは、貫通孔部21ほど深く形成する必要はない。また、図3は、図2を更に拡大している図面であるため、サポート貫通電極2aは省略されている。次に、図1及び図2に示した第一実施形態に係るメモリチップ1Aの製造方法について説明する。図4は、第一実施形態に係るメモリチップ1Aの製造方法の手順を示す流れ図である。なお、図4に各ステップとして示された工程はすべてウエハ100上で行われる。更に、図4に示した製造方法の手順は、表面バンプ電極形成までの配線工程が完了した後の手順を示している。具体的には、まず、ウエハ100の表面が加工されS101、その外周が研削されるS102。次に、表面に接着剤が塗布されS103、SiO2などで形成された支持体WaferSupportSystemWSSが貼り付けられるS104。なお、接着剤としては、紫外線などでウエハから剥離可能なものを用いる。次に、裏面を研削して50~20um程度まで薄くしS105、金属汚染防止のためSi3N4などの窒化膜を成長させるS106。次に、裏面にフォトレジストを塗布しS107、裏面チッピング防止溝5Aのパターンを露光現像しS108、浅溝エッチS109の各工程を経て、裏面チッピング防止溝5Aを形成する。そして、ステップS107において塗布したフォトレジストを除去しS110、再度、窒化膜を成長させるS111。次に、フォトレジストを塗布しS112、貫通電極2a,2bの貫通孔のパターンを露光現像しS113、貫通孔エッチS114の各工程を経て、貫通孔部21を形成する。そして、ステップS112において塗布したフォトレジストを除去しS115、Ti/Cuなどのシード膜をスパッタなどで形成するS116。次に、裏面バンプ電極26を形成するため、フォトレジストを塗布しS117、露光現像S118の後、銅Cuをメッキして、貫通孔部21を充填するS119。次に、裏面バンプ電極26として、電極材例えばSnAg、をメッキするS120。最後に、ステップS117において塗布したフォトレジストを除去しS121、ステップS116においてスパッタ形成したシード膜をウェットエッチ等で除去するS122。最後に、図示しないが、支持体から紫外線等でデマウントする。上述のような工程を経て、図5に示すような、複数のメモリチップ1Aを含むウエハ100が完成する。その後、スクライブセンターSCに沿ってチップごとに切断されることにより、複数の各メモリチップ1Aが完成する。次に、上述のように作製されたメモリチップ1Aを積層したチップ積層体を配線基板の一面に実装したCoCChiponChip型の半導体パッケージ半導体装置について、図6を参照して説明する。具体的には、半導体パッケージは、略四角形で所定の配線が形成された配線基板6を有している。この配線基板6は、例えば0.2mm厚のガラスエポキシ基板であり、絶縁基材61の両面に所定の配線が形成され、その配線は部分的に絶縁膜62、例えばソルダーレジスト、で覆われている。また、配線基板6の一面の中央領域には開口部が形成されており、絶縁膜ソルダーレジスト62の開口部から露出された部位には、複数の接続パッド63が形成されている。一方、配線基板6の他面の配線の絶縁膜62から露出された部位には、複数のランド64が形成されている。ここで、接続パッド63と、これに対応するランド64とは、配線基板6の配線によりそれぞれ電気的に接続されている。また、配線基板6の一面には、チップ積層体が搭載されている。チップ積層体は、例えば略四角形の板状で、一面に所定の回路が形成された半導体チップが、複数個、積層された構成となっている。図6に示した半導体パッケージにおいては、例えばメモリ回路が形成された8つのメモリチップ1Aa~1Ahと、メモリチップ1Aと配線基板6とのインターフェースを取るためのインターフェースチップ7を9段積層したものである。それぞれの半導体チップは、例えば50μm厚で構成されており、前述のように、複数の表面バンプ電極25と、他面側の中央領域に複数の裏面バンプ電極26が形成されている。表面バンプ電極25とこれに対応する裏面バンプ電極26とは貫通電極2により電気的に接続されている。なお、図1乃至図5に基づいた説明においては、半導体チップをメモリチップ1Aとして説明したが、インターフェースチップ7でも、ウエハは異なるものの同様の裏面チッピング防止溝5Aを有している。また、最上層のメモリチップ1Aaの上面はNCFNonconductiveFilm83及びリードフレーム84によって覆われている。また、チップ積層体には、例えばアンダーフィル材からなる第1の封止樹脂部81が形成されている。この封止樹脂部81は、それぞれの半導体チップの間の隙間を充填すると共に、チップ積層体の両側にテーパ状に形成されている。また、配線基板6の一面上には、チップ積層体を覆うように第2の封止樹脂層82が形成されている。更に、チップ積層体の最下の半導体チップの一面図6における下側の面の表面バンプ電極25は、ワイヤバンプを介して、配線基板6の接続パッド63に接続されている。また、配線基板6の他面の複数のランド64には、半導体パッケージの外部端子となる半田ボール85がそれぞれ搭載されており、外部端子は所定の間隔で格子状に配置されている。以上のように第一実施形態におけるメモリチップ1Aにおいては、裏面側のガードリングエリアGAに裏面チッピング防止溝5Aを設けているので、ダイシング工程で発生し得る裏面側のチッピングが、アクティブエリアAAに侵入することを防止することができる。また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。更に、スクライブエリアSAの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。<第二実施形態>次に、本発明の半導体チップにおける第二実施形態のメモリチップDRAMについて説明する。図7は、本発明の半導体チップにおける第二実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。第一実施形態のメモリチップ1Aにおいては、図1に示すように、裏面チッピング防止溝5Aは、サポート貫通電極2aを囲む閉曲線として形成されているが、本第二実施形態のメモリチップ1Bにおいては、図7に示すように、断続的な裏面チッピング防止溝5Bが設けられていることが特徴である。貫通電極2は、第一実施形態のチップの製造方法で示したように、シード膜を用いる電気めっきによって形成されることがある。このような場合、図1に示した第一実施形態のようにチップ周縁を全て溝で囲んでしまうと、溝部におけるシード膜のカバレッジが悪いため、シード膜が溝部において断線してしまい、電気めっきの際に必要となる電流をチップの内部に流すことができないことがある。そこで、溝を断続的に設けることによって、チップ周縁部に、溝が形成されていない部分、つまり、溝と溝との間にある平坦部分が残されることになり、溝部においてシード膜のカバレッジが悪くても、平坦部分においてはシード膜が確実に形成されることになるため、電気めっきをする際に平坦部分のシード膜を介してチップ内部の貫通孔部まで電流を流すことができるものである。また、補足的な理由としては、溝によるチップの抗折強度の低下を抑制するということがある。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。<第三実施形態>次に、本発明の半導体チップにおける第三実施形態のメモリチップDRAMについて説明する。図8は、本発明の半導体チップにおける第三実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。本第三実施形態のメモリチップ1Cにおいては、図8に示すように、対角に位置する対のチップコーナー部のそれぞれに、浅い溝でフリップチップボンダーの認識マーク91を設けている。この認識マーク91により、図6に示した半導体パッケージにおけるチップ積層体の正確な形成が可能となる。図8においては、L字型の認識マーク91を例として示しているが、これに限られることはなく、FCボンダーが認識可能であれば、他の形状、例えば十字形状、正方形等であってもよい。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。また、図8では、第二実施形態で示した裏面チッピング防止溝5Bに認識マーク91を設けた場合を示したが、認識マークを設けるのは、第一実施形態で示した溝であってもよいし、後述の各実施形態の溝であってもよい。<第四実施形態>次に、本発明の半導体チップにおける第四実施形態のメモリチップDRAMについて説明する。図9は、本発明の半導体チップにおける第四実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。本第四実施形態に係るメモリチップ1Dおいては、図7の第二実施形態のメモリチップ1Bの断続的な裏面チッピング防止溝5Bに対して、更に、内側に断続的な溝を設けて、全体として裏面チッピング防止溝5Cを形成している。このとき、内側の溝と外側の溝において、それぞれの欠落部が重ならないように構成することが重要である。このように形成することにより、第二実施形態の構成における効果、すなわち、確実に電流を流すこと、と、欠落部から裏面チッピングが内部に侵入することを防止する、という二重の効果が期待できる。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。<第五実施形態>次に、本発明の半導体チップにおける第五実施形態のメモリチップDRAMについて説明する。図10は、本発明の半導体チップにおける第五実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。第一実施形態のメモリチップ1Aにおいては、図1に示すように、チップ周縁の全周に渡って溝が形成されているが、本第五実施形態に係るメモリチップ1Eにおいては、サポート貫通電極2aが形成されている部分の、チップ周縁とそのサポート貫通電極2aの間にのみ裏面チッピング防止溝5Dを設けている。かかる構成により第二実施形態と同様、シード膜のカバレッジの問題を回避できると共に強度も保障できる。なお、溝がない部分においては、長い裏面チッピングがチップ内部に侵攻する可能性があるが、その部分には保護すべき構造体がないので、問題にはならない。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。<第六実施形態>次に、本発明の半導体チップにおける第六実施形態のメモリチップDRAMについて説明する。図11は、本発明の半導体チップにおける第六実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。本第六実施形態に係るメモリチップ1Fは、第五実施形態と第二実施形態の溝を組み合わせた裏面チッピング防止溝5Eを設けた態様である。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。<第七実施形態>次に、本発明の半導体チップにおける第七実施形態のメモリチップDRAMについて説明する。図12は、本発明の半導体チップにおける第七実施形態のメモリチップDRAMの裏面側からみた模式的平面図である。本第七実施形態に係るメモリチップ1Gは、第五実施形態と第四実施形態の溝を組み合わせた裏面チッピング防止溝5Fを設けた態様である。なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。<第八実施形態>次に、本発明の半導体チップにおける第七実施形態のメモリチップDRAMについて説明する。図13及び図14は、本発明の半導体チップにおける第八実施形態のメモリチップDRAMを説明するための図である。図4に示した、第一実施形態に係るメモリチップを製造する方法によれば、マスクを1枚追加することとなり、工程数が増加するという問題があるステップS107~ステップS111。この工程数の増加という欠点に対処する方法としては、貫通孔部21のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法がある。しかしながら、かかる方法で作製するには以下のように若干の工夫を要する。つまり、貫通孔部21は、半導体基板10を貫通するような深い穴を形成する工程であるので、裏面チッピング防止溝において、貫通孔部と同様の大きさの開口を有するように形成すると、不要に深い溝となり、工程中でのウエハの破損の危険性がある。かかる観点から、貫通孔部21のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法においては、図13に示すように、裏面チッピング防止溝5Gに対応する、レジスト17の開口をドット形状とし、またその面積を、貫通孔部21に対応するそれよりも小さく形成する。これにより、マイクロローディング効果により、裏面チッピング防止溝5Gは、貫通孔部21よりも浅いものとなる。一方、溝の開口が小さくなって、チッピング防止効果が薄れる分に対しては、開口を複数設けることにより、その効果を回復する。図14は、その開口のパターンの例を示す図である。図14aは、開口が円形の形状で2列設けた場合を示しており、同図bはそれが3列になった場合を示している。また、図14cは、開口が矩形の形状で2列設けた場合を示しており、同図bはそれが3列になった場合を示している。なお、無論、4列以上でも構わない。また、図13において、メモリチップ1Hの他の構成は、第一実施形態のそれと同様である。なお、上述の各実施形態においては、半導体チップを、メモリチップ、特にDRAM、として説明したが、これに限られることはなく、他の半導体メモリ、つまり、SRAM,PRAM、フラッシュメモリ等であってもよい。更に、メモリチップである必要もなく、上述の半導体パッケージの一部を形成するインターフェースチップであってもよい。"