"第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、前記第2の半導体層の表面に複数形成されたストライプ状の第1の溝と、前記第1の溝内に絶縁膜を介して形成されたゲート電極と、前記第1の溝間の長手方向に選択的に形成された複数の第1導電型の第3の半導体層と、前記第3の半導体層の表面に選択的に形成された第2導電型の第4の半導体層と、前記第3の半導体層と前記第4の半導体層に接するエミッタ電極と、前記第1の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、隣り合う前記第1の溝の間に当該第1の溝と平行に設けられ、かつ2つの前記第3の半導体層の間に挟まれた第2の溝が1つ以上形成されていることを特徴とする半導体装置。前記第2の溝内には絶縁膜を介して第1の導電体が埋め込まれており、前記第1の導電体は前記ゲート電極とは離間していることを特徴とする請求項1に記載の半導体装置。前記第1の導電体は前記エミッタ電極と接続していることを特徴とする請求項2に記載の半導体装置。前記第1の導電体は、前記第2の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする請求項3に記載の半導体装置。隣り合う前記第1の溝の間に形成された前記第2の溝が2つ以上形成されていることを特徴とする請求項2に記載の半導体装置。1つ以上形成された前記第2の溝の内部に形成されている前記第1の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする請求項5に記載の半導体装置。互いに隣り合う前記第2の溝は、当該第2の溝の長手方向の端部にて相互に接続され、前記第2の溝の内部に形成された前記第1の導電体は、前記端部にて相互に接続されていることを特徴とする請求項6に記載の半導体装置。隣り合う前記第2の溝の上面には、前記隣り合う第2の溝の内部に形成された前記第1の導電体を互いに接続するように前記第1の導電体に接する第2の導電体が形成されており、前記第2の導電体は、当該第2の導電体の一部にて前記エミッタ電極と接続していることを特徴とする請求項6に記載の半導体装置。前記第1の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第1の導電体は離間していることを特徴とする請求項2に記載の半導体装置。前記第1の溝と前記第2の溝とが、前記第1の溝の長手方向の側壁または第2の溝の長手方向の側壁にて互いに隣接していることを特徴とする請求項1に記載の半導体装置。前記第1の溝と前記第2の溝との間隔は、熱平衡状態において前記第2の半導体層と前記第3の半導体層とからなるpn接合から前記第2の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする請求項1~10のいずれか一つに記載の半導体装置。ミラー容量ゲート-コレクタ間容量の増加は、IGBTのスイッチング特性を悪化させるという問題を生じさせる。特に、コレクタ-エミッタ間の電圧が低い場合、あるいはIGBTがオフ状態に遷移するターンオフ時において、ゲート酸化膜の近傍にキャリアが蓄積している状態から空乏層が広がり始める場合、ゲートとコレクタとの間の空乏層端の面積が最も大きくなる。このとき、空乏層幅は極めて小さいため、ミラー容量が大きくなり、スイッチング特性ターンオフ時間、ターンオフ損失等が悪化する。このような現象は、IGBTがオン状態に遷移するターンオン時において空乏層が消滅する直前にも同様に生じる。上述したようなミラー容量の増加による影響が特に現れるのが、IGBTがオン状態からオフ状態に遷移するターンオフのときである。ターンオフ前の導通時では、コレクタ-エミッタ間に飽和電圧程度の電圧しか印加されておらず、ゲート酸化膜の近傍には多数のキャリアが蓄積されている。このため、このときのミラー容量はゲート酸化膜の容量そのものになっている。一方、ターンオフが開始されると、pn接合近傍から空乏化が始まるが、空乏層が広がり始めた直後の空乏層端の面積は大きく、かつ空乏層幅は極めて小さい。さらに、残留キャリアが空乏層の広がりを妨げる。したがって、IGBTがオン状態からオフ状態に遷移するターンオフ時にミラー容量が最も大きくなる。これにより、ターンオフ時間が増加し、かつコレクタ-エミッタ間電圧の立ち上がりも遅くなるので、スイッチング損失が増大してしまう。また、IGBTがオフ状態からオン状態に遷移するターンオン時にもミラー容量が増加する。ターンオン前の阻止状態では、コレクタ-エミッタ間に十分高い電圧が加わっていること、およびゲート酸化膜下にキャリアが存在していないことから、ミラー容量は十分小さい値になっている。しかしながら、ターンオンが開始されると、空乏層幅が縮小し、かつキャリアが注入されるようになる。特に、コレクタ-エミッタ間電圧が十分小さくなると、空乏層端の面積も増加し、かつ空乏層幅も小さくなるので、ミラー容量が増加する。この結果、コレクタ-エミッタ間電圧の立下り減少の開始時点がやや遅くなり、やはりスイッチング損失の増大を招く。図31に示すような浮遊p層30を広く範囲で有するIGBTにおいても、スイッチング損失を低減するには、ミラー容量を低減する必要がある。図31に示すIGBTは、ミラー容量を低減させるために、ダミートレンチ8の内部に充填されたダミーポリシリコン11bをエミッタ電極12と接続し、ダミーポリシリコン11bの電位をエミッタ電極12の電位に固定している。これにより、浮遊p層30の電位もエミッタ電極12の電位に近くなり、ミラー容量はある程度低減される。しかしながら、図31に示す浮遊p層30とダミートレンチ8を組み合わせたIGBTには、IGBTのターンオン過程において、以下の問題があることが知られている。メサ領域18の電位がフローティングの場合、ターンオン過程の途中でゲート電極15の電位が急峻に増加または変動し、ターンオンdi/dtターンオン時の電流増加率が急増するという問題である。IGBTがターンオンする際には、オフ状態でn型ドリフト層1の内部に広がっていた空乏層は縮小し、素子のおもて面のみに分布するようになる。この場合、素子裏面のp型コレクタ層3からn型ドリフト層1に注入されたホールは、p型ベース層4に向かって流れるが、素子のおもて面の大部分を占める浮遊p層30にも流入する。このとき、まだ残存している空乏層においてホールの濃度が増加する。その結果、電界強度が増加し、浮遊p層30の電位が上昇する。このような浮遊p層30の電位上昇は、浮遊p層30に隣接するゲートトレンチ7の内部に充填されたゲートポリシリコン11aの電位も上昇させる。このため、ゲートポリシリコン11aを通してゲート駆動回路に変位電流が発生する。これにより、ゲート電極15の電位が急激に増加し、それに応じてコレクタ電流が急激に増加する。その結果、ターンオンdi/dtが急増する。浮遊p層30の電位上昇は、数10ns以下の微小な時間で生じる現象であり、かつIGBT内部の空乏層とホールの挙動に依存する。また、ゲートポリシリコン11aを通してゲート駆動回路に流れる変位電流も大きい。そのため、ゲート駆動回路とゲート電極15の間に設置するゲート抵抗を大きくしても、ターンオンdi/dtを小さくすることができず、インバータ等の実機動作において強い電磁ノイズが発生する等の、好ましくない影響を与える。このような現象は、ダミートレンチ8の内部に充填されたダミーポリシリコン11bをエミッタ電極12と接続させることで、より顕著に発生する。つまり、ターンオン過程において、p型コレクタ層3からn型ドリフト層1に注入されたホールは、エミッタ電位にほぼ固定された浮遊p層30の近傍よりも、メサ領域18のうちダミートレンチ8とゲートトレンチ7の間に形成されている部分に集中する。その結果、メサ領域18のうちダミートレンチ8とゲートトレンチ7の間に形成されている部分の電位を一層大きくかつ急峻に増加させるようになり、ゲート抵抗によるターンオンdi/dtの制御が著しく困難なものとなる。ターンオンdi/dtが急増する現象を抑えて、ゲート抵抗にてターンオンdi/dtを制御するには、ダミートレンチ8とゲートトレンチ7の間のメサ領域18の電位を固定するしかない。そのためには、ダミートレンチ8とゲートトレンチ7の間のメサ領域18をエミッタ電極12に接続させる必要がある。しかし、これには他の大きな反作用がある。つまり、ダミートレンチ8とゲートトレンチ7の間のメサ領域18をエミッタ電極12に接続させる場合、p型コレクタ層3からn型ドリフト層1に注入されたホールは、エミッタ電極12との接続部分からエミッタに引き抜かれるため、IE効果が著しく減少する。その結果、ターンオンdi/dtのゲート抵抗による制御性は回復するものの、その代償として、オン電圧の増加が不可避となる。よって、従来の浮遊p層30を有するトレンチIGBTにて、1ミラー容量を低減するためにダミートレンチ8を設けること、かつ2ゲートトレンチ7とダミートレンチ8の間のメサ領域18を完全フローティングとせずに、エミッタ電極12と接続すること、の以上の2点は、実際にインバータ等の実機で使用する上で、両立が困難である。一方、上記のターンオンdi/dtが短時間で急増するという課題とIE効果との両立を可能とした半導体素子として、前述の図32に示すIGBT構造を有する半導体素子がある。図32に示すIGBTは、前述したようにIE効果を増強させ、オン電圧を低くすると同時に、ゲート抵抗等の調整によるターンオンdi/dtの制御性も格段に向上させている。しかしながら、図32に示す従来のIGBTにおいてもなお、ミラー容量ゲート-コレクタ間容量が十分には小さくならず、上述したようにスイッチング特性を悪化させるという問題がある。この発明は、上述した従来技術による問題点を解消するため、ミラー容量が小さい半導体装置を提供することを目的とする。また、オン電圧が低い半導体装置を提供することを目的とする。また、スイッチング損失の小さい半導体装置を提供することを目的とする。上述した課題を解決して、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、前記第2の半導体層の表面に複数形成されたストライプ状の第1の溝と、前記第1の溝内に絶縁膜を介して形成されたゲート電極と、前記第1の溝間の長手方向に選択的に形成された複数の第1導電型の第3の半導体層と、前記第3の半導体層の表面に選択的に形成された第2導電型の第4の半導体層と、前記第3の半導体層と第4の半導体層に接するエミッタ電極と、前記第1の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、隣り合う前記第1の溝の間に当該第1の溝と平行に設けられ、かつ2つの前記第3の半導体層の間に挟まれた第2の溝が1つ以上形成されていることを特徴とする。この発明にかかる半導体装置の構造の特徴は、隣り合う2本のストライプ状のゲートトレンチ第1の溝の間に挟まれるメサ領域に選択的に形成されたp型ベース層第3の半導体層の間に、1本以上のダミートレンチ第2の溝が設けられていることである。この発明によれば、上記構造上の特徴により、ミラー容量が低減される。また、この発明にかかる半導体装置は、上述した発明において、前記第2の溝内には絶縁膜を介して第1の導電体が埋め込まれており、前記第1の導電体は前記ゲート電極とは離間していることを特徴とする。ここで、離間とは、電気的に絶縁されていることをいう。この発明によれば、ゲートトレンチと同様にダミートレンチの側壁からも空乏層が広がるようになる。そのため、ゲートトレンチおよびダミートレンチのそれぞれから広がった空乏層は、一層小さな印加電圧において接触し、その結果、ミラー容量が低減する。また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体は、前記エミッタ電極と接続していることを特徴とする。この発明によれば、十分に小さい印加電圧で空乏層がピンチオフし、かつ第1の導電体が常にエミッタ電極と同電位となるため、ミラー容量はさらに小さくなる。また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体は、前記第2の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第1の溝の間に形成された前記第2の溝が2つ以上形成されていることを特徴とする。この発明によれば、第1の溝と第2の溝との間の距離あるいは隣り合う第2の溝どうしの間の距離が小さくなり、より小さい印加電圧でメサ領域が空乏化するようになる。その結果、ミラー容量はさらに減少する。また、この発明にかかる半導体装置は、上述した発明において、1つ以上形成された前記第2の溝の内部に形成されている前記第1の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする。この発明によれば、複数の第2の溝の内部に形成された第1の導電体の電位を同一の電位とすることで、電位の変動に対して安定に追従することができ、ミラー容量の安定化を図ることができる。また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記第2の溝は、当該第2の溝の長手方向の端部にて相互に接続され、前記第2の溝の内部に形成された前記第1の導電体は、前記端部にて相互に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第2の溝の上面には、前記隣り合う第2の溝の内部に形成された前記第1の導電体を互いに接続するように前記第1の導電体に接する第2の導電体が形成されており、前記第2の導電体は、当該第2の導電体の一部にて前記エミッタ電極と接続していることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第1の導電体は離間していることを特徴とする。この発明によれば、第1の導電体は、浮遊の電位であってもよい。この場合、第2の溝とその内部に形成された第1の導電体について、上述した発明と同様の作用を持ちつつ、マスクレイアウトおよび製造プロセスを容易にすることができる。また、この発明にかかる半導体装置は、上述した発明において、前記第1の溝と前記第2の溝とが、前記第1の溝の長手方向の側壁または第2の溝の長手方向の側壁にて互いに隣接していることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の溝と前記第2の溝との間隔は、熱平衡状態において前記第2の半導体層と前記第3の半導体層とからなるpn接合から前記第2の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする。上述した発明によれば、隣り合う第1の溝の間メサ領域に第2の溝が設けられていることで、第1の溝から広がった空乏層は、コレクタ-エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。また、第2の溝を複数本設けることで、第2の溝と第1の溝との距離、あるいは隣り合う第2の溝の間の距離が小さくなる。その結果、実効的なメサ領域の幅が狭くなるので、IE効果が向上する。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。本発明にかかる半導体装置によれば、ミラー容量の小さい半導体装置が得られるという効果を奏する。また、オン電圧が低い半導体装置が得られるという効果を奏する。また、スイッチング損失の小さい半導体装置が得られるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第1導電型をp型、第2導電型をn型として説明するが、n型とp型を入れ替えても本発明は同様に動作する。また、下記実施の形態では、半導体装置について、IGBT、素子、またはチップという各表現も用いているが、いずれも同じ対象を示している。実施の形態1本発明の実施の形態1にかかる半導体装置について、図1を用いて説明する。図1は、実施の形態1にかかる半導体装置の要部を示す斜視図である。n型ドリフト層1となる基板の一方の主面紙面では上方の面に相当、以下、単に上面とするに、ストライプ状の平面形状を有するゲートトレンチ7が形成されている。ゲートトレンチ7の内壁にはゲート酸化膜10が形成され、さらにゲート酸化膜10の内側には導電性のゲートポリシリコン11aが形成されている。n型ドリフト層1の上面側の表面層において、隣り合うゲートトレンチ7の間には、それぞれのゲートトレンチ7の外側の側壁に接するp型ベース層4が選択的に形成されている。つまり、p型ベース層4は、それぞれのゲートトレンチ7の内壁に形成されたゲート酸化膜10に接する。ゲートトレンチ7の長手方向におけるp型ベース層4の長さは、IGBTの特性と設計デザインルールに依存するが、例えば1μm以上10μm以下程度であってもよい。また、同じくゲートトレンチ7の長手方向において、同じメサ領域18を挟んで隣り合うp型ベース層4の間隔についても、IGBTの特性と設計デザインルールに依存するが、例えば10μm以上50μm以下程度であってもよい。さらに、ゲートトレンチ7の長手方向に垂直な方向の、p型ベース層4とゲートトレンチ7の周期構造における単位長さは、これもIGBTの特性と設計デザインルールに依存するが、例えば1μm以上10μm以下程度であってもよい。p型ベース層4の上面側の表面層には、p型ベース層4と同様にゲートトレンチ7に接するn型エミッタ層5が形成されている。n型エミッタ層5における、ゲートトレンチ7の長手方向に沿った端部は、p型ベース層4の内側に収まるように配置されている。つまり、ゲートトレンチ7の長手方向におけるn型エミッタ層5の長さは、ゲートトレンチ7の長手方向におけるp型ベース層4の長さよりも短い。また、隣り合う2本のゲートトレンチ7の間において、ゲートトレンチ7の長手方向に垂直な方向に隣り合い、かつ当該ゲートトレンチ7にそれぞれ接するn型エミッタ層5は、互いをつなぐようにp型ベース層4の上面側に梯子状に接続された平面形状を有していてもよい。具体的には、例えば、n型エミッタ層5は、図1に示すようにH文字状の平面形状をなしていてもよい。p型ベース層4の上面には、図示しない層間絶縁膜が設けられている。層間絶縁膜には、p型ベース層4およびn型エミッタ層5がエミッタ電極不図示とコンタクトをとるための開口部コンタクト開口部14が、p型ベース層4よりも内側に形成されている。つまり、コンタクト開口部14は、p型ベース層4およびn型エミッタ層5の一部を露出する。隣り合うゲートトレンチ7の間に選択的に形成されたp型ベース層4どうしの間にあるメサ領域18には、ゲートトレンチ7の長手方向に平行に、ストライプ状のダミートレンチ8が形成されている。ダミートレンチ8の内側の側壁には、ゲートトレンチ7の内側と同様にゲート酸化膜10が形成され、ゲート酸化膜10の内側には導電性のダミーポリシリコン11bが形成されている。ダミートレンチ8とゲートトレンチ7とは離間しており、したがって、ダミートレンチ8の内側に形成されたダミーポリシリコン11bも、ゲートトレンチ7の内側に形成されたゲートポリシリコン11aとは接続されずに、離間している。ここで、離間とは、たとえば、領域どうしが電気的に絶縁されていること、または領域間の距離が離れていることをいう。また、ダミートレンチ8の長手方向の端部は、p型ベース層4の内側にて終端している。その結果、ダミーポリシリコン11bも、同じくp型ベース層4の内側にて終端している。n型ドリフト層1となる基板の他方の主面紙面上では下方の面に相当、以下、単に下面とするに隣接してn型フィールドストップ層2が形成され、さらにn型フィールドストップ層2の下面に隣接してp型コレクタ層3が形成されている。p型コレクタ層3の下面には、図示しないコレクタ電極が形成されている。図2は、図1の切断線A-A’における断面図である。以降では、特に断りが無ければ、断面図とは、斜視図における切断線に沿った断面図のことをいう。図2では、図1にて図示省略したエミッタ電極12、エミッタ電極12とゲートトレンチ7の内部のゲートポリシリコン11aとを絶縁する層間絶縁膜9、およびコレクタ電極13も記載している以下、図4に対する図5、図23に対する図24、図26に対する図27においても同様。図2に示すように、ダミートレンチ8の内部に形成されたダミーポリシリコン11bは、エミッタ電極12と接続していてもよい。具体的な接続方法は、例えば図1に示すようにコンタクト開口部14の中にダミーポリシリコン11bが露出するようにすればよい。他の接続方法については後述する。実施の形態1の特徴は、ゲートトレンチ7およびp型ベース層4に挟まれたメサ領域18に、ゲートトレンチ7とは異なるダミートレンチ8を形成したことである。一般的なMOS型のトレンチゲート構造をなしているゲート電極15に閾値以上の電圧が印加されたとき、ゲートトレンチ7の側壁と接するp型ベース層4の隣接面には電子の反転層チャネルが形成される。本発明では、チャネルが形成されるゲートトレンチ7の側壁に対して、ゲートトレンチ7を挟んで反対側の側壁に隣接するメサ領域18近傍に、第2のトレンチであるダミートレンチ8を配置している。このような構造において、ゲート電極15をオフにした状態例えば0Vでコレクタ電極13とエミッタ電極12との間に正の電圧が印加されたとき、n型ドリフト層1とp型ベース層4とからなるpn接合およびゲートトレンチ7の側壁から、空乏層が広がる。一方、従来構造のIGBTの場合、次のように空乏層が広がる。図33は、図32の切断線AA-AA’における断面図である。図33に示す従来構造のIGBTの場合、メサ領域18にダミートレンチ8が設けられていないため、メサ領域18において、空乏層端16を示す破線16のようにゲートトレンチ7の側壁からのみ、空乏層が広がる。よって、特に層間絶縁膜9によって上面を覆われたメサ領域18では、図33に示すように空乏層端16、つまり等電位面が大きく湾曲する。コレクタ-ゲート間容量Cgc、すなわちミラー容量以下、ミラー容量Cgcというは、この等電位面の面積に依存するので、等電位面が湾曲した分だけミラー容量Cgcが増加する。一方本発明の場合は、図2に示すように、メサ領域18にダミートレンチ8が設けられていることで、図32,33に示すIGBT以下、従来例とするよりも空乏層が広がる領域が少なくなっている。このため、空乏層は従来例よりも小さい電圧でピンチオフ異なる方向から広がった空乏層が合わさることするようになる。よって、等電位面の面積も減少し、ミラー容量Cgcが小さくなる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。さらに、図2に示すように、ダミートレンチ8の内部側壁に形成されたゲート酸化膜10の内側に、導電体が埋め込まれていることが好ましい。ゲート電極15またはコレクタ電極13に電圧が印加されたとき、n型ドリフト層1に空乏層が広がる。このとき、ダミートレンチ8に導電体ここでは、ダミーポリシリコン11bが埋め込まれていると、ゲートトレンチ7と同様にダミートレンチ8の側壁から空乏層が広がるようになる。その結果、等電位面がダミートレンチ8に平行に分布する。したがって、ゲートトレンチ7およびダミートレンチ8から広がった空乏層は、一層小さな印加電圧においてピンチオフし、等電位面の面積が減少する。以上のメカニズムにより、ミラー容量Cgcが低減する。また、ダミートレンチ8に埋め込まれた導電体ダミーポリシリコン11bを、エミッタ電極12に接続することがなお好ましい。その理由は、次のとおりである。ダミーポリシリコン11bをエミッタ電極12に接続していない場合、コレクタ電極13に電圧が印加されたときに、ダミートレンチ8とエミッタ電極12との間には電位差が生じ、等電位面が形成される。さらに、ダミートレンチ8とエミッタ電極12との間には層間絶縁膜9が形成されており、多くの場合層間絶縁膜9はシリコン酸化膜からなる。シリコン酸化膜の比誘電率は約3.9であり、シリコン11.9のおよそ1/3の値であるため、等電位面はこの層間絶縁膜9の中に集中する。したがって、従来例のIGBTの場合、等電位面の湾曲が層間絶縁膜9にて助長され、等電位面の面積は増加する。それに対して、本発明の場合、まず、ダミートレンチ8を設けたことで、等電位面の湾曲は相当緩和される。さらに、ダミートレンチ8の内部に埋め込まれた導電体ダミーポリシリコン11bをエミッタ電極12に接続することが好ましい。その理由は、ダミートレンチ8とエミッタ電極12との間の層間絶縁膜9に電位差が発生せず、等電位面が層間絶縁膜9にはほとんど進入しなくなるからである。これにより、図2に示すように、空乏層端16は、十分小さい印加電圧でピンチオフするから、等電位面は湾曲せず、ゲートトレンチ7およびダミートレンチ8の底部でほぼ平面的に分布するようになる。よって、ミラー容量Cgcはさらに小さくなる。さらに、ダミーポリシリコン11bの電位が、常にエミッタ電極12と同電位となり、ターンオフやターンオンのときのような内部状態が変化した場合でも、ダミーポリシリコン11bの電位が安定化するという効果も奏するようになる。また、図1および図2に示すように、ダミーポリシリコン11bをエミッタ電極12図2に接続するために、層間絶縁膜9図2のコンタクト開口部14をダミートレンチ8の長手方向の端部まで広げて、ダミーポリシリコン11bの長手方向の端部を露出させる。このように露出させた部分にて、ダミーポリシリコン11bとエミッタ電極12図2と接続させる。その結果、特別な膜の形成導電膜、絶縁膜あるいはフォトリソグラフ工程マスクを追加することなく、容易にダミーポリシリコン11bとエミッタ電極12図2とを同電位とすることができるので、さらに好ましい。また、図2に示すように、ゲートトレンチ7とダミートレンチ8との間の距離Lgdは、熱平衡状態でp型ベース層4から広がる空乏層の、基板主面に垂直な方向の幅以下、空乏層幅とするWbi以下の寸法であることが好ましい。一般にpn接合近傍では、キャリアのドリフト電流と拡散電流の平衡条件から、熱平衡状態にて空乏層が既に広がっている。本発明のIGBT構造の場合、このpn接合とは、p型ベース層4とn型ドリフト層1におけるpn接合19が該当する。以下、この熱平衡状態のときの空乏層を、ビルトイン空乏層と呼ぶ。ビルトイン空乏層は、p型ベース層4より不純物濃度の低いn型ドリフト層1に向かって、そのほとんどが広がる。そのため、p型ベース層4の近傍のゲートトレンチ7側壁にも空乏層が広がる。ゲートトレンチ7の、p型ベース層4に隣接する側の側壁に対して反対側の側壁からも空乏層が同様に広がるので、これらのゲートトレンチ7の間に形成されているダミートレンチ8間にもビルトイン空乏層が若干広がる。つまり、このビルトイン空乏層がダミートレンチ8まで及べば、コレクタ-エミッタ間電圧に電圧を印加することなく、ゲートトレンチ7とダミートレンチ8間のメサ領域18が熱平衡状態にて空乏化していることになる。したがって、ミラー容量は、ビルトイン空乏層の容量に相当する小さい値を示すことができる。また、上述した実施の形態1の特徴の他に、本発明にしか奏し得ない重要な特徴がある。それは、分散配置されたp型ベース層4に挟まれているメサ領域18のうち、ダミートレンチ8とゲートトレンチ7との間のメサ領域18が、p型ベース層4を介して、エミッタ電極12と接続していることである。前記課題にて述べたように、従来の浮遊p層30とダミートレンチ8の組み合わせ図31からは、IE効果とミラー容量の低減の効果はある程度得られる。しかしながら、図31に示す従来例のIGBTでは、ターンオン過程において、ダミートレンチ8とゲートトレンチ7間のメサ領域18の電位が急激に増加し、ターンオンdi/dtが急峻に増加する。この現象は、上述したようにゲート抵抗の調整による制御も不可能である。このようなゲート制御性を回復するために、ダミートレンチ8とゲートトレンチ7間のメサ領域18をエミッタ電極に接続する。これにより、ゲート制御性回復の反作用代償としてIE効果が減少する。結局、浮遊p層30を持つトレンチIGBTにダミートレンチ8を設け、かつダミートレンチ8とゲートトレンチ7との間のメサ領域18をエミッタ電極と接続することはできなかった。それに対して、本発明では、ターンオン過程にて、p型コレクタ層3からn型ドリフト層1に注入されたホールが図32に示す構造におけるメサ領域18からp型ベース層4に流入する経路を、ダミートレンチ8が遮断する効果を奏する。そのため、あえてp型ベース層4を介して、ダミートレンチ8とゲートトレンチ7間のメサ領域18をエミッタ電極12と接続していても、ホールはむしろp型ベース層4の近傍に蓄積される。そのため、IE効果が、図32または図31に示す従来例のIGBT構造よりも増強される。以上の効果は、分散配置されたp型ベース層4に挟まれているメサ領域18のうち、ダミートレンチ8とゲートトレンチ7間のメサ領域18が、p型ベース層4を介してエミッタ電極12と接続している構成により初めて得られる効果である。よって、従来の、図31に示す浮遊p層30とダミートレンチ8とを組み合わせた構造のIGBT、かつ図32に示す構造のIGBTのいずれからも予想できない効果である。続いて、半導体装置の製造方法について説明する。まず、例えば熱酸化等により酸化膜を形成し、フォトリソグラフィによって、n型ドリフト層1となる基板の上面に、ゲートトレンチ7およびダミートレンチ8の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、酸化膜をエッチングし、トレンチエッチング用の酸化膜マスクを形成する。続いてレジストを除去した後に、異方性エッチングによってトレンチエッチングを行い、基板の上面にゲートトレンチ7およびダミートレンチ8を形成する。ついで、酸化膜マスクをウェットエッチング等により除去する。ついで、熱酸化によって、ゲートトレンチ7およびダミートレンチ8の内部に、ゲート酸化膜10を形成する。ついで、ゲートトレンチ7およびダミートレンチ8の内部に、リン等でドープされた多結晶シリコンポリシリコンを化学気相成長法CVD法等により堆積する。これにより、ゲートトレンチ7とダミートレンチ8それぞれの内部に、ゲートポリシリコン11aおよびダミーポリシリコン11bが充填される。ついで、フォトリソグラフィによって、基板の上面に、p型ベース層4の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面にボロンをイオン注入する。これにより、基板の上面に選択的にp型ベース層4が形成される。ついで、レジストマスクを除去する。ついで、熱処理によって、p型ベース層4を形成する不純物ボロンを拡散させる。このとき、ゲートトレンチ7がすでに形成されているため、ゲート酸化膜10がゲートトレンチ7をまたぐ方向におけるボロンの拡散を抑える。したがって、p型ベース層4の横方向拡散は、ゲートトレンチ7に平行な方向長手方向にのみされる。ここで、ゲートトレンチ7の長手方向におけるp型ベース層4の間隔は、ダミートレンチ8が形成されているメサ領域18がn型のまま保たれる程度に長くしている。ついで、フォトリソグラフィによって、基板の上面に、n型エミッタ層5の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面に例えば砒素などをイオン注入し、アニールを施すことで、p型ベース層4の表面層に選択的にn型エミッタ層5を形成する。ついで、レジストマスクを除去した後、層間絶縁膜9となるシリコン酸化膜を周知のCVD法などで堆積させる。ついで、フォトリソグラフィによって、層間絶縁膜9の表面に、コンタクト開口部14の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、エッチングによって、層間絶縁膜9にコンタクト開口部14を形成する。ついで、コンタクト開口部14内部に充填するように、基板の上面側にアルミニウムなどの金属膜を堆積させる。これにより、p型ベース層4およびn型エミッタ層5に接するエミッタ電極12が形成される。ついで、ポリイミド等の保護膜を堆積してエミッタ電極12を覆う。ついで、フォトリソグラフィによって、保護膜にパッド部を開口する。このパッド開口部は、チップダイシング後のいわゆる後工程において、IGBTモジュールあるいはモールド等にチップをパッケージングする際に、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するための開口領域である。ついで、バックグラインドやウェットエッチングなどによって、基板裏面側から研削または研磨して、基板を薄くする。ついで、基板裏面に例えばリンやプロトンなどのドナーとなるイオンを注入し、続いてボロンなどのアクセプタとなるイオンを同じく裏面から注入する。ここで、基板裏面に最初に行うドナー不純物プロトン、リン等注入の加速エネルギーは、続けて行われるアクセプタ不純物ボロン、アルミニウム等注入の加速エネルギーよりも大きい。また、基板裏面にイオン注入する際のドナー不純物とアクセプタ不純物の順番は、上記とは逆でも構わない。ついで、基板裏面にレーザーアニール例えば周知のYAG2ωをシングルまたはダブルパルスにて行う。これにより、プロトンによる水素関連ドナーの形成でn型フィールドストップ層2が形成され、ボロンの活性化によりp型コレクタ層3が形成される。以上の工程により、図1に示す半導体装置が完成する。実施例1次に、具体的な半導体装置の製造方法について、以下の実施例を例に説明する。実施の形態1に従い、600VクラスのIGBTを実現する図1,2参照。まず、比抵抗が例えば20Ωcm以上35Ωcm以下程度のシリコンウェハー基板を用意する。実施例1では、30Ωcmとした。ここで本発明の半導体装置は、その他の耐圧クラスでも適用できることは勿論である。例えば比抵抗は、1200Vクラスでは40Ωcm以上60Ωcm以下程度、1700Vクラスでは60Ωcm以上90Ωcm以下程度、3500Vクラスでは100Ωcm以上250Ωcm以下程度、それ以上の耐圧クラスもそれに応じて比抵抗を高くすればよい。特に高耐圧であるほど、ウェハーの比抵抗を高くする必要があるため、ビルトイン空乏層は一層広くなり、その結果ミラー容量低減効果は強くなる。ここで、典型的なビルトイン空乏層幅を述べておく。熱平衡状態例えば300K、または27°Cにおいてpn接合のビルトイン空乏層を形成する電圧をビルトイン電圧Vbi[V]とした場合、Vbi=0.0259×lnNAND/n02で与えられることが知られている。ここで、NAはp層のアクセプタ濃度、NDはn層のドナー濃度である。n0は真性キャリア濃度であり、300Kにおけるシリコンの場合は、1.45×1010/cm3である。また、ビルトイン空乏層幅Wbiは、NA≫NDのような片側階段接合では、近似的に2εVbi/qND1/2で表される。ここで、εはシリコンの誘電率、qは電荷素量である。また、p層のアクセプタ濃度NAを仮に1.0×1018/cm3とする。一方、比抵抗をρ[Ωcm]とした場合、n層のドナー濃度NDは、一般的にシリコンでは4.596×1015/ρで表される。よって、例えば比抵抗が30Ωcmのときには、Vbiは0.71Vとなり、Wbiは2.5μmである。比抵抗が50Ωcmのときは、Vbiは0.69Vとなり、Wbiは3.2μmである。比抵抗が75Ωcmのときは、Vbiは0.68Vとなり、Wbiは3.8μmである。比抵抗が175Ωcmのときは、Vbiは0.66Vとなり、Wbiは5.8μmである。次に、異方性エッチングを用いてウェハー表面基板上面に深さ5μm程度のトレンチエッチングを行い、トレンチを形成する。このとき、ゲートトレンチ7とダミートレンチ8は、同じマスクを用いてレイアウトをされるので、同時に形成可能である。レイアウトマスクにおけるゲートトレンチ7とダミートレンチ8の長手方向に垂直な方向の幅はいずれも1μmとした。ゲートトレンチ7とダミートレンチ8間の距離Lgdは2μmとした。実施例1のビルトイン空乏層幅Wbiは2.5μmであるから、ゲートトレンチ7とダミートレンチ8との間の距離Lgdはビルトイン空乏層幅Wbiより小さい。さらに以降のプロセスを経ると、熱酸化等により、ゲートトレンチ7およびダミートレンチ8の長手方向に垂直な方向の幅は1μmよりも10程度広がる。その結果、ゲートトレンチ7とダミートレンチ8との間の距離Lgdは同じく2μmよりも20程度狭くなる。このゲートトレンチ7とダミートレンチ8の内部に、熱酸化により100nm程度の厚さのゲート酸化膜10を形成する。その後、リン等でドープされた多結晶シリコンポリシリコンを化学気相成長法CVD法等により堆積する。これにより、ゲートトレンチ7とダミートレンチ8それぞれの内部にゲートポリシリコン11aおよびダミーポリシリコン11bを充填する。ゲートポリシリコン11aおよびダミーポリシリコン11bは導電性を示す程度にドーパントをドープする。例えば前記ポリシリコンのシート抵抗は1Ω/□以上50Ω/□ohm/square以下程度である。つまり、ゲートトレンチ7とダミートレンチ8の内部に埋め込む物質は導電性を示せばよく、例えば白金等の高融点金属でも構わない。特にゲート酸化膜10への重金属汚染を防ぐ必要性を考慮すれば、上述の導電性ポリシリコンが好ましい。その後、フォトレジストなどを用いて選択的にp型ベース層4を形成すべく、ウェハー表面にボロンをイオン注入する。p型ベース層4の接合深さを3μm程度にするために、例えば1100°C程度の高温で数時間ドライブイン拡散を行う。ゲートトレンチ7の長手方向におけるp型ベース層4の長さを8μmとした。また、ゲートトレンチ7の長手方向においてメサ領域18を挟んで隣り合うp型ベース層4の間隔を30μmとした。p型ベース層4とゲートトレンチ7の周期構造における単位長さを5μmとした。ついで、フォトレジストを一旦除去して、再度フォトレジストなどを用いて、砒素などをイオン注入し、1000°C程度のアニールを施すことで、n型エミッタ層5を形成する。ついで、フォトレジストを除去して、厚さ1μm程度のシリコン酸化膜を周知のCVD法などで堆積させて、層間絶縁膜9とする。これにフォトレジストパターンなどを用いてコンタクト開口部14を形成し、その後アルミニウムなどの金属膜を堆積させることでエミッタ電極12とする。さらに、ポリイミド等の保護膜を形成し、フォトレジストパターンなどを用いて、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するためのパッド部を開口する。ついで、シリコンウェハーの裏面をバックグラインドおよびウェットエッチング等で研削研磨し、シリコンウェハーの総厚を50μm以上60μm以下程度にまで薄くする。この研削後のウェハーの総厚は、耐圧クラス等により異なるもので、適宜設定する。その後裏面から例えばプロトンを、加速エネルギーが1MeV以上8MeV以下、ドーズ量が1.0×1014/cm2以上1.0×1015/cm2以下程度の範囲で注入し、続いてボロンを同じく裏面から加速エネルギーが10keV以上100keV以下、ドーズ量が1.0×1013/cm2以上1.0×1015/cm2以下程度の範囲で注入する。ついで、ウェハー裏面を1J/cm2のエネルギー密度にてレーザーアニール例えば周知のYAG2ωをシングルまたはダブルパルスにて行う。これにより、n型フィールドストップ層2およびp型コレクタ層3が形成される。実施例2実施の形態1の効果について検証する。ここでは、図32に示した従来例のIGBTと比較しながら説明をする。まず、実施の形態1に従い、隣り合うゲートトレンチ7の間に1本のダミートレンチ8を設けたIGBTを作製した以下、第1実施例とする。IGBTの製造方法および設計条件は、実施例1と同様である。比較として、隣り合うゲートトレンチ7の間にダミートレンチ8を設けていないIGBTを作製した従来例、図32参照。従来例については、実施例1と同様のパラメータで形成し、ゲートトレンチ7の長手方向におけるp型ベース層4の長さは実施例1と同じ8μmとした。また、同じくゲートトレンチ7の長手方向において、隣り合うp型ベース層4の間隔についても、実施例1と同じとした。さらに、ゲートトレンチ7の長手方向に垂直な向きの、p型ベース層4とゲートトレンチ7の周期構造における単位周期も、実施例1と同様である。そして、第1実施例および比較例のそれぞれについて、静電容量Cxおよびコレクタ-エミッタ間電圧VCEを測定し、IGBTの電気的特性について検証した。図3は、実施例1にかかる静電容量とコレクタ-エミッタ間電圧との電気的特性を示す特性図である。図3は、実施例1の半導体装置において、コレクタ-エミッタ電極間に印加された電圧に対する、入力容量Ciesおよび帰還容量Cresの依存性C-V特性を示したグラフである。入力容量Ciesは、Cies=CgeCgcにて定義される。ここで、Cgeはゲート-エミッタ間容量である。出力容量Coesは、Coes=CceCgcと表される。ここで、Cceはコレクタ-エミッタ間容量である。帰還容量Cresは、ゲート-コレクタ間容量と同じであり、Cres=Cgcである。帰還容量Cresは、入力容量Ciesと出力容量Coesの測定値から算出する。つまり、ゲート-コレクタ電極間を直接測定したときの静電容量は、CgeとCceの和であるから、この和をCxと仮に置くと、Cx=CgeCceである。一方、静電容量Cxは、Cx=Cies-CgcCoes-Cgcとも考えられるので、この式から、GC間容量Cgcは、Cgc=CiesCoes-Cx/2で求められる。容量測定には、ヒューレットパッカード社のインピーダンスアナライザ、HP-4192Aを使用し、測定の交流周波数を1MHzとした。入力容量Ciesの測定は、コレクタ-エミッタ間以下、CE間と呼ぶこともあるに外付けにてコンデンサを並列に接続してCE間容量Cceを相殺させて測定する。出力容量Coesは、ゲート-エミッタ間GE間に外付けにてコンデンサを並列に接続してGE間容量Cgeを相殺させて測定する。静電容量Cxは、ゲート-コレクタ間に外付けにてコンデンサを並列に接続してGC間容量Cgcを相殺させて測定する。図3に示す結果より、従来例図32参照に比べて入力容量Ciesは増加しているものの、帰還容量Cresが低減していることがわかる。特に、CE間電圧が4V以下において、帰還容量Cresミラー容量が最大で従来例の約50まで低減していることがわかる。以上、説明したように、実施の形態1によれば、隣り合うゲートトレンチ7の間メサ領域18にダミートレンチ8が設けられていることで、ゲートトレンチ7から広がった空乏層は、コレクタ-エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。これにより、ミラー容量Cgcの小さい半導体装置を得ることができる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。これにより、スイッチング損失の小さい半導体装置を得ることができる。実施の形態2実施の形態2にかかる半導体装置について、図4を用いて説明する。図4は、実施の形態2にかかる半導体装置の要部を示す斜視図である。実施の形態2における実施の形態1との相違点は、メサ領域18におけるダミートレンチ8の本数である。実施の形態2では、隣り合うゲートトレンチ7の間に、例えば2本のダミートレンチ8をストライプ状の平面レイアウトで設けている。それぞれのメサ領域18における2本のダミートレンチ8の長手方向の端部は、互いに接続されている。図5は、図4の切断線B-B’における断面図である。ダミートレンチ8の内部に形成されたダミーポリシリコン11bは、エミッタ電極12と接続している。具体的な接続方法は、例えば図4のようにコンタクト開口部14の中にダミーポリシリコン11bの端部が露出するようにすればよい。実施の形態2のように、ダミートレンチ8を複数本設けることで、ゲートトレンチ7とその隣のダミートレンチ8との間、あるいは隣り合うダミートレンチ8の間の距離を小さくすることができる。その結果、ゲートトレンチ7の隣のダミートレンチ8から広がる空乏層が、より低い印加電圧にてピンチオフするようになる。また、図5で破線にて示した空乏層端16のように、ゲートトレンチ7あるいはダミートレンチ8の底部における等電位面が一層平面状に近くなる。その結果、特に低い印加電圧における等電位面の面積が小さくなる。これにより、ミラー容量を低減することができるほか、トレンチ底部の電界強度も緩和され、耐圧の低下を防ぐこともできる。また、ダミートレンチ8を複数本設けるとき、各々のダミートレンチ8の内部に形成されたダミーポリシリコン11bの電位を、同一の電位とすることが好ましい。複数のダミートレンチ8の内部にあるダミーポリシリコン11bの電位を一つに固定することで、IGBTがターンオンまたはターンオフする際に生じるチップ内の電位の変動に対して、ダミーポリシリコン11bも安定に追従できるようになる。複数のダミートレンチ8同士のダミーポリシリコン11bの電位を同一とするには、例えば図4に示すように、ダミートレンチ8の長手方向の端部にてダミートレンチ8同士を接続することで、ダミートレンチ8の内部のダミーポリシリコン11bを接続することが好ましい。ダミートレンチ8の端部で内部のダミーポリシリコン11bを相互に連結することで、ダミートレンチ8の端部の曲率半径を大きくすることができる。そのため、CE間に高電圧が印加されて空乏層が広がるときに、ダミートレンチ8の端部における電界の集中を防ぐことができる。具体的には、複数のダミートレンチ8同士のダミーポリシリコン11bの電位を同一とするには、コンタクト開口部14にダミーポリシリコン11bの端部を露出させる。そして、この露出部分にてダミーポリシリコン11bと、エミッタ電極を形成しているメタルと接続する。その結果、複雑なマスクレイアウトあるいは余分な電極膜形成やフォトリソグラフ工程を追加することなく、ダミーポリシリコン11bの電位をエミッタ電極と同電位にすることができるようになる。また、図5に示すように、ダミートレンチ8に埋め込まれた導電体ダミーポリシリコン11bを、実施の形態1と同様にエミッタ電極12に接続することがなお好ましい。その理由は実施の形態1と同様である。その結果、実施の形態1と同様にミラー容量を低減することができる。特に、本実施の形態2のようにダミートレンチ8を複数本設けることで、等電位面は一層平面的に分布するようになり、ミラー容量低減効果を強くすることができる。また、ターンオフやターンオンのときのような内部状態が変化したときであっても、ダミーポリシリコン11bの電位が、常にエミッタ電極12と同電位となる。そのため、ダミーポリシリコン11bの電位が安定化するという効果も奏するようになる。特に、本実施の形態2のように、ダミートレンチ8を複数本形成すれば、メサ領域18においてエミッタ電極12と同電位のダミーポリシリコン11bの占める割合が大きくなる。その結果、スイッチング時においても、メサ領域18の電位を一層、安定にすることができる。図29は、比較例の半導体装置を示す断面図である。図29に示すIGBTのように、メサ領域18のダミートレンチ8のダミーポリシリコンをゲートポリシリコン11aと接続して同電位にする構成も考えられる。しかしながら、この場合、コレクタ電極13と対峙するゲートポリシリコン11aの面積が増えることから、ミラー容量Cgcが従来例に比べてむしろ増加してしまうので、好ましくない。図6は、図4の半導体装置を示す平面図である。ゲートトレンチ7に挟まれるメサ領域18には、p型ベース層4が市松模様状に配置されていると好ましい。ダミートレンチ8は、メサ領域18内にて隣り合うp型ベース層4の間に2本形成されている。このように配置することで、オフ時の等電位面分布を平面接合に近い状態に均一に分布させることができる。また、ダミートレンチ8も市松模様状に分布させることで、メサ領域18の電位分布も一様になる。これにより、トレンチ底部の電界の集中を抑止することが可能となる。また、オン時におけるチップ面内の電流分布も、一様とすることができる。なお、実施の形態1のようにダミートレンチ8が1本の場合図1参照でも、勿論同様の効果を奏することができる。図6のp型ベース層4の内部には、周知のコレクタ電流のラッチアップを抑制するために、p型ベース層4よりも高い不純物濃度のp型コンタクト層6が形成されている。ここでラッチアップとは、IGBTに内蔵される寄生サイリスタがオンし、ゲート電極15によるターンオフ等の制御ができなくなる現象のことである。p型コンタクト層6の形成は周知の技術であり、本発明の他の実施の形態ではその記載を省略しているものの、本実施の形態2と同様にp型コンタクト層6を形成しても、勿論構わない。実施例3実施の形態2の効果について検証する。図7は、実施例3にかかる半導体装置の電気的特性を示す特性図である。図7は、実施の形態2のIGBTと、従来例のIGBTとの入力容量Ciesおよび帰還容量Cresにおけるコレクタ-エミッタ間電圧VCEの依存性C-V特性を比較したグラフである。まず、実施の形態2に従い、隣り合うゲートトレンチ7の間に2本のダミートレンチ8を設けたIGBTを作製した以下、第2実施例とする。第2実施例のその他の設計条件は、第1実施例と同様である。比較として、実施例2と同様に、従来例のIGBTを作製した。そして、第2実施例および比較例のそれぞれについて、静電容量CxおよびCE間電圧VCEを測定し、IGBTの電気的特性について検証した。測定方法および算出方法は、実施例2と同様である。図7に示す結果より、実施例3においても実施例2と同様に、従来例に比べて帰還容量Cresミラー容量が低減していることがわかる。特に、ダミートレンチが2本である実施例3の方が、さらにミラー容量が小さく、最大で従来例の約30まで低減することができている。実施例4図8は、実施例4にかかる半導体装置の電気的特性を示す特性図である。図8は、実施の形態1,2のIGBT、および従来例のIGBTのオン時における電流-電圧I-V特性を比較した図である。なお、曲線上の丸印は、各曲線がどのIGBTに対応しているかが分かるように示したものに過ぎない。定格電流密度を225A/cm2と定義し、図8横軸に平行な実線にて示す。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、コレクタ電流ICおよびCE間電圧VCEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例2と同様である。図8に示す結果より、第1,2実施例の双方とも、従来例に対して、定格電流密度におけるオン電圧は低下傾向にあり、特に第2実施例では定格電流において約0.1Vのオン電圧低減が確認できた。ここで、オン電圧とは、定格電流あるいは定格電流密度の電流を流すときに必要なCE間の電圧降下のことである。この第2実施例におけるオン電圧の低減は、ダミートレンチ8によるIE効果の増強による。つまり、ダミートレンチ8の本数が2本となることで、メサ領域18におけるゲートトレンチ7との距離、あるいは隣り合うダミートレンチ8の間の距離が小さくなる。その結果、実効的なメサ領域18の幅が狭くなるので、IE効果が向上する。実施例5図9は、実施例5にかかる半導体装置の電気的特性を示す特性図である。図9は、実施の形態1,2のIGBT、および従来例のIGBTそれぞれのオン状態において、コレクタ電流ICが飽和したときの飽和電流値と、図8に示したオン電圧の相関を比較したグラフである。ここで、飽和電流値とは、ゲート電圧VGEを一定とし、オン電圧が100V以上に十分大きくなるまでコレクタ電流ICを流すと、周知のMOSゲートにおける電流飽和の効果のためにコレクタ電流ICが一定値に飽和したときの、電流値のことである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、オン電圧およびコレクタ飽和電流を測定し、IGBTの電気的特性について検証した。定格電流密度におけるオン電圧と飽和電流の間には、一般にトレードオフの関係がある。例えば単位面積当たりのチャネル密度あるいはMOSゲートを持つ単位セルのチップ面内の個数密度を上げると、オン電圧は低くなるが、飽和電流値は増加する。この飽和電流値は、後述するようにIGBTの短絡耐量と強く関係し、飽和電流値が小さいほど短絡耐量が高くなるので好ましい。図9に示す結果より、第1実施例の場合は、従来例に対してはオン電圧が平均で0.03V程度低減できていることがわかる。また、第2実施例では、ダミートレンチ8の本数を2本とすることで、第1実施例あるいは従来例と同じ飽和電流でありながら、オン電圧を0.1V低減することができた。つまり、本発明第1,2実施例の構造とすることで、飽和電流の増加という代償を払うことなく、オン電圧を低減することが可能となる。これは、本発明のダミートレンチの形成により、前述のチャネル密度を増加させずにIE効果を増強できたためである。実施例6図10は、実施例6にかかる半導体装置の電気的特性を示す特性図である。図10は、実施の形態2と従来例のIGBTそれぞれについてのターンオフ波形を比較した図である。まず、実施例3と同様に、第2実施例を作製した。実施例2と同様に、比較例を作製した。そして、第2実施例および比較例のそれぞれについて、後述するスイッチング評価回路を用いて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。次に、スイッチング評価回路について説明する。図30は、実施の形態にかかる半導体装置のスイッチング評価回路図である。図30には、ターンオフあるいは後述するターンオンのスイッチング試験回路を示す。図30に示す回路の構成は、単相の誘導負荷回路である。直流電源20に並列にコンデンサ21が接続され、さらにIGBT24と、IGBT24の高圧側に直列に接続された還流用ダイオードFWD25が、コンデンサ21に並列に接続される。また、FWD25と並列に誘導負荷26が接続されている。この誘導負荷26は、例えばインバータ等の実機における三相交流モーターに相当し、典型的には0.1mH~1mH程度である。IGBT24にはゲート抵抗23を介して、ゲート駆動用電源22によりゲート電極に±15Vのパルス電圧を入力し、IGBT24のオンおよびオフの制御をするようになっている。なお、回路自体には10nH~300nH程度の浮遊インダクタンス27が存在するが、本回路図では便宜的に回路の上部に記載している。ターンオフをするコレクタ電流以下、ターンオフ電流とするは30A定格電流密度が200A/cm2に相当、ターンオフのゲート抵抗は、いずれも75Ωであり、ゲート電圧は±15V,測定温度は125°Cである。電源電圧VCCは、定格電圧の半値である300Vとした。図10に示す結果より、同じゲート抵抗でドライブしているにも拘らず、第2実施例は従来例に対してディレイタイムゲート電圧VGEが減少を始めたあとに、一定値を示すようになったときから、前記一定値を示している期間のこと。図10の波形では、約0.7μsから0.9μsまでの期間が100nsほど短くなっており、かつCE間電圧VCEの立ち上がり時の変化率dV/dtも高くできていることがわかる。その結果、ターンオフ損失は約10低減している。ディレイタイムが短くなったのは、ミラー容量が低減したためである。更に、サージ電圧VCEの最大値の低下も確認できる。実施例7図11は、実施例7にかかる半導体装置の電気的特性を示す特性図である。図11は、実施の形態1,2および従来例のそれぞれのIGBTにおいて、図10で示したターンオフ波形と同じスイッチング条件における、ターンオフ電流とターンオフ損失の関係を示した図である。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフ損失およびコレクタ電流ICを測定し、IGBTの電気的特性について検証した。ターンオフ損失は、ゲートにオフ信号が入力されてゲート電圧VGEが減少を始めてから、コレクタ電流ICが0になるまでの期間これを1パルスと呼ぶことにするにわたり、CE間電圧VCEとコレクタ電流ICとの積電力損失を積分した値エネルギー損失で定義される。一般にターンオフ損失は、ターンオフ電流に対してほぼ線形に比例する。図11に示す結果より、第1,2実施例の双方とも、特に定格電流あるいはそれよりも大きい電流において、従来例よりも小さいターンオフ損失を達成できることがわかる。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Cgcが低減し、その結果、ミラー容量で決まるターンオフ時のディレイタイムが減少したためである。つまり、ディレイタイムの減少の結果、ターンオフ時間が短くなり、ターンオフ損失が低減したのである。実施例8図12は、実施例8にかかる半導体装置の電気的特性を示す特性図である。図12は、実施の形態1,2と、従来例の各々のIGBTにおいて、オン電圧とターンオフ損失の関係を示したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフ損失およびオン電圧を測定し、IGBTの電気的特性について検証した。一般に、オン電圧とターンオフ損失の間にはトレードオフの関係がある。例えばp型コレクタ層の総不純物量を増やしてホールの注入効率を高めると、オン電圧は減少するものの、注入されたホールの濃度が増加するので、ターンオフ時間が長くなり、その結果ターンオフ損失は増加する。図12に示す結果より、従来例に対して第1実施例ダミーポリシリコンはエミッタ電極とショートでは、ターンオフ損失が10以上低減される。ターンオフ損失が低減した分をオン電圧に換算することで、オン電圧が0.10V低減されていることがわかる。さらに、第2実施例同じくダミーポリシリコンはエミッタ電極とショートでは、0.18Vのオン電圧低減が達成できた。つまり本発明では、前述のように飽和電流の増加を代償とすることなく、オン電圧とターンオフ損失のトレードオフを劇的に向上させるという効果を奏する。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Cgcが低減し、その結果ミラー容量で決まるターンオフ時のディレイタイムが減少したためであり、その結果ターンオフ時間が短くなり、ターンオフ損失が低減したためである。実施例9図13は、実施例9にかかる半導体装置の電気的特性を示す特性図である。図13は、実施の形態1,2と、従来例の各々のIGBTにおいて、ターンオフ時のゲート抵抗と同じくターンオフ時のサージ電圧との関係を示したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフサージ電圧およびゲート抵抗を測定し、IGBTの電気的特性について検証した。図13に示す結果より、実施例9においても、第2実施例のターンオフサージ電圧が従来例よりも小さかった。この図13からは、ゲート抵抗が50Ωのときにその効果第1実施例または第2実施例と従来例とのサージ電圧の差が大きいことがわかる。つまり、第1,2実施例のサージ電圧の最大値は、高いゲート抵抗側にシフトしており、且つその絶対値も低下している。これはダミートレンチ8を設けたためにミラー容量が低下し、ターンオフ時のゲート電圧VGE減少の時定数Cgc×Rg、Rgはゲート抵抗が減少したことで、相対的に小さいゲート抵抗でドライブされたのと等価になるためであると考えられる。実施例10図14は、実施例10にかかる半導体装置の電気的特性を示す特性図である。図14は、実施の形態1,2と、従来例の各々のIGBTにおいて、ターンオン波形を比較した図である。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例6と同様である。図14に示す結果より、ゲート電圧VGE波形において、ゲート電圧VGEが-15Vから増加したときに、従来例では時刻が0.8μsにて、ゲート電圧VGEが急激に増加している。これに対して、本発明の第1,2実施例のいずれも、ゲート電圧VGEはスムースに増加し、急激な変化は見られないことがわかる。また、CE間電圧VCEが減少している期間1.1μs~1.3μsにおいて、電圧変化率dV/dtの大きさ絶対値も、第1,2実施例の方が従来例よりも大きく、すばやく減少していることがわかる。このような効果が生じる理由の1つは、ダミートレンチ8を設けたためにミラー容量が低下したので、ミラー容量に起因するターンオン時のゲートの急激な充放電が抑えられたためである。もう1つの理由は、同じくミラー容量の低下により空乏層幅がすばやく減少し、空乏層が消滅することができたためである。さらに、コレクタ電流ICが最大値を超えて減少に転じた後、その電流変化率dV/dtの大きさ絶対値が、第1,2実施例ともに低減していることがわかる。これは、IGBTにおけるミラー容量の低減が、対向アームにあるFWDのソフトリカバリー化をもたらした効果である。実施例11図15は、実施例11にかかる半導体装置の電気的特性を示す特性図である。図15は、従来例図15aと実施の形態2図15bの各々のIGBTにおいて、短絡時の波形を比較した図である。まず、実施例3と同様に、第2実施例を作製した。実施例2と同様に、比較例を作製した。そして、第2実施例および比較例のそれぞれについて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例6と同様である。図15に示す結果より、従来例に比べて、第2実施例のターンオンdi/dtが小さいことがわかる。その結果、図9に示したように静的な飽和電流がほぼ等しいにも拘らず、コレクタ電流の最大値Imaxは低下している。これはダミートレンチ8の形成により入力容量Ciesが増えていることに加え、ミラー容量Cresが小さいため、これを介した変位電流によるゲート電圧の持ち上がり微小に増加することが抑制されているためであると考えられる。このようにミラー容量の低減により、コレクタ電流の最大値Imaxが小さくなることは、短絡時に発生するコレクタ最大電流の低減や、短絡耐量向上の観点から好ましい効果である。実施例12図16は、実施例12にかかる半導体装置の電気的特性を示す特性図である。図16は、本発明の実施の形態1,2と従来例の各々のIGBTにおいて、ターンオフ時のゲート抵抗と短絡時のターンオフスパイク電圧CE間のサージ電圧の最大値波形を比較したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、短絡時におけるターンオフスパイク電圧およびゲート抵抗を測定し、IGBTの電気的特性について検証した。図16に示す結果より、短絡時におけるターンオフスパイク電圧およびゲート抵抗はトレードオフの関係にあるが、第1,2実施例ともに、短絡遮断時のサージ電圧値は減少し、グラフ上の曲線はゲート抵抗が減少する方向にシフトしていることがわかる。その理由は、ダミートレンチ8の適用で入力容量が大きくなるミラー容量が小さくなるためであると考えられる。以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、ダミートレンチ8を複数本設けることで、ダミートレンチ8とゲートトレンチ7との距離、あるいは隣り合うダミートレンチ8の間の距離が小さくなる。その結果、実効的なメサ領域18の幅が狭くなるので、IE効果が向上する。これにより、オン電圧が低い半導体装置を得ることができる。以下では、本発明における、その他の様々な実施の形態について説明する。実施の形態3本発明の実施の形態3にかかる半導体装置について、図17を用いて説明する。図17は、実施の形態3にかかる半導体装置の要部を示す断面図である。実施の形態3における実施の形態1との相違点は、メサ領域18におけるダミートレンチ8の幅が広いことである。実施の形態3では、ダミートレンチ8の本数を1本に減らしつつ、ダミートレンチ8が2本のときと同様のミラー容量低減効果を得ることが可能である。さらにエミッタ電極12とコンタクトをとって同電位とする場合、エミッタ電極12とダミーポリシリコン11bが接触する面積が広くなるので、エミッタ電極12とダミーポリシリコン11b間の接触抵抗を十分小さくすることが可能となる。以上、説明したように、実施の形態3によれば、実施の形態1と同様の効果を得ることができる。実施の形態4本発明の実施の形態4にかかる半導体装置について、図18を用いて説明する。図18は、実施の形態4にかかる半導体装置の要部を示す平面図である。実施の形態4における実施の形態2との相違点は、以下の通りである。メサ領域18の内部に形成された2本のダミートレンチ8について、隣接する2本のダミートレンチ8をその長手方向における端部だけでなく中間部分28でも相互に接続している。その結果、ダミーポリシリコン11bも中間部分28においてつながっている。ダミーポリシリコン11bは、高濃度にリン等のドーパントをドープした多結晶シリコンなので、前述のように十分低い抵抗を示しているものの、アルミニウム等の金属に比べれば高い抵抗値を示す。そのため、スイッチング時にCE間電圧が急激に変化した場合に例えば瞬時の電圧変化率が10000V/μs程度、ダミーポリシリコン11bの中で、電位の変化に時間差が生じる場合がある。例えば、エミッタ電極とコンタクトしているダミートレンチ8の端部から、ダミートレンチ8の長手方向にそって最も遠い位置となる中間付近の電位を考える。隣接する2本のダミーポリシリコン11bのドーピング濃度シート抵抗にバラツキがあるとする。そこに前述のような急激な電圧変化が生じると、2本のダミーポリシリコン11bのうち、シート抵抗の高い方の電位が、低い方の電位よりも遅く追従するようになる。これにより、中間付近における電位に電位差が発生し、動作が不安定になる可能性がある。このため、実施の形態4のような構造とすることで、隣接する2本のダミートレンチ8の中間部分28のダミーポリシリコン11bの電位を同一とし、動作が不安定になることを抑制することが可能となる。以上、説明したように、実施の形態4によれば、実施の形態1,2と同様の効果を得ることができる。実施の形態5本発明の実施の形態5にかかる半導体装置について、図19,20を用いて説明する。図19は、実施の形態5にかかる半導体装置の要部を示す断面図である。また、図20は、図19のIGBTの要部を示す平面図である。実施の形態5における実施の形態2との相違点は、隣り合う2本のダミートレンチ8の上面までダミーポリシリコン11bを形成してブリッジ部分29を設けることで、メサ領域18を挟んでダミーポリシリコン11bを相互にブリッジ状に接続させることである。そして、ダミーポリシリコン11bのブリッジ部分29上面に、ダミーポリシリコン11bとエミッタ電極12とのコンタクトをとるための開口部であるポリシリコンパッド17図20を設けている。ダミーポリシリコン11bのブリッジ部分29、およびポリシリコンパッド17は、次のような平面形状を有することが好ましい。例えば図20に示すように、ゲートトレンチ7の長手方向におけるメサ領域18の中間付近の幅を部分的に広げて、前記中間付近にダミーポリシリコン11bのブリッジ部分29を設ける。そして、ブリッジ部分29の内部に、ポリシリコンパッド17を設ける。このような形状とすることで、ポリシリコンパッド17開口部を十分広くとることができ、その結果十分接触抵抗の小さい状態でダミーポリシリコン11bとエミッタ電極12とのコンタクトをとることが可能となる。以上、説明したように、実施の形態5によれば、実施の形態1,2と同様の効果を得ることができる。実施の形態6本発明の実施の形態6にかかる半導体装置について、図21を用いて説明する。図21は、実施の形態6にかかる半導体装置の要部を示す斜視図である。実施の形態6における実施の形態1との相違点は、p型ベース層4の上面に設けたコンタクト開口部14について、ゲートトレンチ7の長手方向に沿った開口部の長さを短くし、コンタクト開口部14がダミートレンチ8の長手方向端部にかからないようにしたことである。つまり、ダミーポリシリコン11bがエミッタ電極と接触しないようにすることで、ダミーポリシリコン11bの電位を浮遊フローティングとしている。ダミーポリシリコン11bの電位を浮遊とした場合、エミッタ電極と接続した場合ほどではないものの、従来例に比べて、その75の値までミラー容量は低減された。さらに図示しないが、ダミートレンチ8の本数を2本に増やすと、従来例の66までミラー容量が低減できた。さらに、ダミーポリシリコン11bの電位を浮遊とする場合、ダミートレンチ8の端部にコンタクト開口部14を形成する必要がない。そのため、例えば層間絶縁膜9のコンタクト開口時におけるエッチングダメージが、ダミーポリシリコン11bのゲート酸化膜10にまで及ぶことがない。したがって、ダミートレンチ8の長手方向端部からコンタクト開口部14の端部にわたる仕上がり形状が、極めて良好となる。以上、説明したように、実施の形態6によれば、実施の形態1と同様の効果を得ることができる。実施の形態7本発明の実施の形態7にかかる半導体装置について、図22を用いて説明する。図22は、実施の形態7にかかる半導体装置の要部を示す断面図である。実施の形態7における実施の形態2との相違点は、メサ領域18におけるダミートレンチ8の本数を、さらに3本としたことである。つまり、メサ領域18におけるダミートレンチ8の本数は、3本に限らず複数本あっても好ましい。メサ領域18の幅をp型ベース層4の幅と比べて相対的に大きくすることで、IGBTの導通時におけるキャリアの蓄積を、このメサ領域18の近傍で増強することができる。その結果、オン電圧とターンオフ損失とのトレードオフ特性が向上するので、オン電圧またはターンオフ損失のどちらかまたは両方が低減する。またダミーポリシリコン11bの電位を複数に設定してもよく、例えば図22のように、3本のうち中間のダミートレンチ8のダミーポリシリコン11bの電位を、ゲート電極15と同じとしてもよい。あるいは図示しないが、全てのダミートレンチ8において、ダミーポリシリコン11bをエミッタ電極12と接続すれば、ミラー容量をさらに低減することが可能となる。以上、説明したように、実施の形態7によれば、実施の形態1,2と同様の効果を得ることができる。実施の形態8本発明の実施の形態8にかかる半導体装置について、図23を用いて説明する。図23は、実施の形態8にかかる半導体装置の要部を示す斜視図である。また、図24は、図23の切断線C-C’における断面図である。実施の形態8における実施の形態2との相違点は、メサ領域18において、ゲートトレンチ7とダミートレンチ8を隣接させる、または十分近接させたことである。図24のように、ダミーポリシリコン11bをエミッタ電極と同電位とすることがなお好ましい。ここで、ゲートトレンチ7とダミートレンチ8を十分近接させるとは、ゲートトレンチ7とダミートレンチ8との間のメサ領域18の幅が、例えばゲート酸化膜10の厚さ例えば0.1μm程度にまで近いことを意味している。あるいは、ゲート酸化膜10を熱酸化にて形成する場合において、ゲートトレンチ7とダミートレンチ8の間が、熱酸化のパイルアップにより狭まり、熱酸化膜の厚さよりも薄くなる程度であってもよい。ここで、パイルアップとは、周知のシリコン熱酸化の機構により、ある厚さのシリコン熱酸化膜を形成したときに、その厚さのおよそ44のシリコンが消費されて減少することである。パイルアップによりゲートトレンチ7のゲート酸化膜10とダミートレンチ8のゲート酸化膜10がくっつけば、隣接となる。このとき、ゲートポリシリコン11aとダミーポリシリコン11bがショートしないようにする。これにより、さらにミラー容量が低減する。つまり、メサ領域18における等電位面は、ゼロバイアス熱平衡状態または10V程度のCE間電圧VCEにおいてわずかの電圧分しかその間を通ることができない。なぜならゲートポリシリコン11aと、ゲートトレンチ7に隣接近接するダミートレンチ8内のダミーポリシリコン11bが十分近いためである。さらに、隣り合うダミートレンチ8の間のメサ領域18には、ほとんど等電位面は通らない。したがって、ゼロバイアスでほぼ等電位面は平面的となり、その面積は最小となる。したがってミラー容量は十分小さくなる。以上、説明したように、実施の形態8によれば、実施の形態1,2と同様の効果を得ることができる。実施の形態9本発明の実施の形態9にかかる半導体装置について、図25を用いて説明する。図25は、実施の形態9にかかる半導体装置の要部を示す断面図である。実施の形態9における実施の形態8との相違点は、2本のダミートレンチ8が隣接または十分近接していて、隣り合うゲートトレンチ7とは離間していることである。このようにすれば、前述のようにゲートポリシリコン11aとダミーポリシリコン11bがショートする危険性を避けることができ、かつミラー容量を低減することが可能となる。ここで、ダミートレンチ8の本数は、2本に限らず種々変更可能であり、3本あるいはそれ以上でもよい。また、ダミーポリシリコン11bをエミッタ電極12に接続することで、前述のようにミラー容量が十分低減できるので、なお好ましい。以上、説明したように、実施の形態9によれば、実施の形態1,8と同様の効果を得ることができる。実施の形態10本発明の実施の形態10にかかる半導体装置について、図26,27を用いて説明する。図26は、実施の形態10にかかる半導体装置の要部を示す斜視図である。また図27は、図26の切断線D-D’における断面図である。実施の形態10の特徴は、以下の通りである。ゲートトレンチ7に挟まれるメサ領域18において、ゲートトレンチ7の長手方向にて隣り合うp型ベース層4の間の全てにダミートレンチ8を設けている。そして、隣り合うゲートトレンチ7またはダミートレンチ8は、互いに接するかまたは十分近接するように配置している。それ以外の構成は、実施の形態1と同様である。このようにすれば、等電位面の多くはメサ領域18には存在せずに、ダミートレンチ8およびゲートトレンチ7の底部に形成されるようになる。その結果、ミラー容量を十分に小さくすることができる。さらに、図27に示すように、ダミーポリシリコン11bをエミッタ電極12と接続し、エミッタ電極12と同電位とすれば、もはや等電位面はほとんどメサ領域18には存在しなくなり、極めて小さいミラー容量CgcのIGBTが達成されるので、一層好ましい。以上、説明したように、実施の形態10によれば、実施の形態1と同様の効果を得ることができる。実施の形態11本発明の実施の形態11にかかる半導体装置について、図28を用いて説明する。図28は、実施の形態11にかかる半導体装置の要部を示す平面図である。実施の形態11の特徴は、p型ベース層4の配置を、これまでの市松模様ではなく、図28のようにゲートトレンチ7の長手方向に直行する方向に一列に並べたことである。それ以外の構成は、実施の形態1と同様である。このようにp型ベース層4を配置しても、ミラー容量の低減効果を奏することは可能である。一方でp型ベース層4が市松模様状に分布していると、ゲートトレンチ7を介して1つのメサ領域18に隣接する2つのp型ベース層4が、前記メサ領域18を挟み込むことになる。そのため、前記メサ領域18における空乏層のピンチオフ効果が一層強くなる。さらに前述のようにp型ベース層4が市松模様状に分布している方が、オン状態におけるチップ上面における電流密度分布を均等にすることができる。よって、p型ベース層4の分布は、市松模様状とする方が好ましい。以上、説明したように、実施の形態11によれば、実施の形態1と同様の効果を得ることができる。以上において本発明では、上述した実施の形態に限らず、ゲートトレンチおよびダミートレンチの長手方向の長さや、長手方向に垂直な方向の長さなど、IGBTを構成する各種領域の寸法を適宜変更可能である。"