差動入力信号が入力され、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第1MOSトランジスタと、ドレインが負荷を介して電源に接続された第2MOSトランジスタと、前記差動入力信号の一方の第1逆相信号をDCレベル変換して、前記第1MOSトランジスタのゲートに印加される第1ゲート信号を生成する第1DCレベル変換器と、前記差動入力信号の他方の第1正相信号をDCレベル変換して、前記第2MOSトランジスタのゲートに印加される第2ゲート信号を生成する第2DCレベル変換器と、を備え、前記第1MOSトランジスタのソースには、前記第1ゲート信号と逆相の第2正相信号が印加され、前記第2MOSトランジスタのソースには、前記第2ゲート信号と逆相の第2逆相信号が印加される、ことを特徴とする差動型増幅回路。前記第1MOSトランジスタのソースに印加される第2正相信号は、前記第1正相信号であり、前記第2MOSトランジスタのソースにされる第2逆相信号は、前記第1逆相信号である請求項1記載の差動型増幅回路。原差動入力信号の正相側が入力され、前記第1逆相信号を生成する第1バッファと、原差動入力信号の逆相側が入力され、前記第1正相信号を生成する第2バッファと、を備える請求項1または2記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、それぞれ1個のインバータ回路を備え、前記第1バッファの前記1個のインバータ回路の出力を分岐した2つの信号が、前記第1逆相信号および前記第2逆相信号であり、前記第2バッファの前記1個のインバータ回路の出力を分岐した2つの信号が、前記第1正相信号および前記第2正相信号である請求項4記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、それぞれ1個のインバータ回路を備え、前記第1バッファは、前記原差動入力信号の正相側を前記第1逆相信号として出力し、前記第1バッファの前記1個のインバータ回路の出力が、前記第2正相信号であり、前記第2バッファは、前記原差動入力信号の逆相側を前記第1正相信号として出力し、前記第2バッファの前記1個のインバータ回路の出力が、前記第2逆相信号である請求項4記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、それぞれ、前記原差動入力信号の正相側または逆相側の入力信号が入力される2個のインバータ回路、または複数個直列に接続された2組のインバータ群をそれぞれ備え、前記第1バッファの前記2個のインバータ回路または2組のインバータ群から出力される2つの信号が、前記第1逆相信号および第2逆相信号であり、前記第2バッファの前記2個のインバータ回路または2組のインバータ群から出力される2つの信号が、前記第1正相信号および第2正相信号である請求項3記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、前記原差動入力信号の正相側または逆相側の入力信号が直接入力される第1インバータ回路、または複数個直列に接続された第1インバータ群と、前記入力信号を遅延する遅延回路と、前記遅延回路の出力が入力される第2インバータ回路または複数個が直列接続された第2インバータ群と、を備え、前記第1バッファの前記第1インバータ回路または前記第1インバータ群から出力される信号、または前記第1バッファの前記第2インバータ回路または前記第2インバータ群から出力される信号が、前記第1逆相信号または前記第2逆相信号であり、前記第2バッファの前記第1インバータ回路または前記第1インバータ群から出力される信号、または前記第1バッファの前記第2インバータ回路または前記第2インバータ群から出力される信号が、前記第1正相信号または前記第2正相信号である請求項3記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、それぞれ、前記原差動入力信号の正相側または逆相側の入力信号がゲートに入力されるソース接地のMOSトランジスタと、前記MOSトランジスタのドレインと電源間に接続された負荷と、を有するバッファ内増幅回路と、前記正相側または逆相側の入力信号が入力されるインバータ回路と、を備え、前記第1バッファの前記バッファ内増幅回路の出力が前記第1逆相信号であり、前記第1バッファの前記インバータ回路の出力が前記第2逆相信号であり、前記第2バッファの前記バッファ内増幅回路の出力が前記第1正相信号であり、前記第2バッファの前記インバータ回路の出力が前記第2正相信号である、請求項3記載の差動型増幅回路。前記バッファ内増幅回路の前記MOSトランジスタのソースは、前記インバータ回路の出力に接続されている請求項8記載の差動型増幅回路。前記第1バッファおよび前記第2バッファは、それぞれ前記入力信号をDCレベル変換するバッファ用DCレベル変換回路を備え、バッファ用DCレベル変換回路の出力が、前記バッファ内増幅回路の前記MOSトランジスタのゲートに入力する請求項8または9記載の差動型増幅回路。リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第1MOSトランジスタと、ドレインが負荷を介して電源に接続された第2MOSトランジスタと、前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第1逆相信号および第2逆相信号を出力する第1バッファ回路と、前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第1正相信号および第2正相信号を出力する第2バッファ回路と、第1バイアス信号に応じて、前記第1逆相信号をDCレベル変換し前記第1MOSトランジスタのゲートに出力する第1DCレベル変換器と、第2バイアス信号に応じて、前記第1正相信号をDCレベル変換し前記第2MOSトランジスタのゲートに出力する第2DCレベル変換器と、を備え、前記第1および第2バッファ回路は、それぞれ、前記リニアモード入力端子からの正相または逆相のリニア信号と、前記スイッチモード入力端子からの正相または逆相の矩形信号との間で切り替えるスイッチ回路と、前記スイッチ回路から出力される信号のDCレベル変換するバッファ用DCレベル変換回路と、前記スイッチモード入力端子の正相または逆相の矩形信号が入力されるインバータ回路と、ゲートが前記バッファ用DCレベル変換回路の出力に接続され、ソースが前記インバータ回路の出力が接続された第3MOSトランジスタ、および前記第3MOSトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、前記インバータ回路は前記リニアモード時には接地レベルを出力するように設定され、前記第1逆相信号または第1正相信号は、前記バッファ内増幅回路の出力であり、前記第2逆相信号または第2正相信号は、前記インバータ回路の出力である、ことを特徴とする差動型増幅回路。リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第1MOSトランジスタと、ドレインが負荷を介して電源に接続された第2MOSトランジスタと、前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第1逆相信号を出力する第1バッファ回路と、前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第1正相信号を出力する第2バッファ回路と、第1バイアス信号に応じて、前記第1逆相信号をDCレベル変換し前記第1MOSトランジスタのゲートに出力する第1DCレベル変換器と、第2バイアス信号に応じて、前記第1正相信号をDCレベル変換し前記第2MOSトランジスタのゲートに出力する第2DCレベル変換器と、を備え、前記第1および第2バッファ回路は、それぞれ、前記スイッチモード入力端子に入力される前記正相側または逆相側の信号が入力されるインバータ回路と、前記スイッチモード入力端子からの信号をDCレベル変換するバッファ用DCレベル変換回路と、ゲートが前記リニアモード入力端子に接続されたソース接地の第3MOSトランジスタ、ゲートが前記バッファ用DCレベル変換回路の出力に接続され且つソースが前記インバータ回路の出力が接続された第4MOSトランジスタ、および前記第3および第4MOSトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、前記第1逆相信号または第1正相信号は、前記バッファ内の出力であり、前記第2逆相信号または第2正相信号は、前記インバータ回路の出力である、ことを特徴とする差動型増幅回路。リニアモード時にリニア差動信号が入力されるリニアモード入力端子と、スイッチモード時に矩形差動信号が入力されるスイッチモード入力端子を有し、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続されソースが接地された第1MOSトランジスタと、ドレインが負荷2を介して電源に接続されソースが接地された第2MOSトランジスタと、前記リニア差動入力信号または矩形差動入力信号の正相側の信号が入力され、第1逆相信号を出力する第1バッファ回路と、前記リニア差動入力信号または矩形差動信号の逆相側の入力信号が入力され、第1正相信号を出力する第2バッファ回路と、第1バイアス信号に応じて、前記第1逆相信号をDCレベル変換し前記第1MOSトランジスタのゲートに出力する第1DCレベル変換器と、第2バイアス信号に応じて、前記第1正相信号をDCレベル変換し前記第2MOSトランジスタのゲートに出力する第2DCレベル変換器と、を備え、前記第1および第2バッファ回路は、それぞれ前記スイッチモード入力端子に入力される前記正相側または逆相側の信号が入力されるインバータ回路と、前記スイッチモード入力端子からの信号をDCレベル変換するバッファ用DCレベル変換回路と、ゲートが前記リニアモード入力端子に接続されたソース接地の第3MOSトランジスタ、ゲートが前記バッファ用DCレベル変換回路の出力に接続され且つソースが前記インバータ回路の出力が接続された第4MOSトランジスタ、および前記第3および第4MOSトランジスタのドレインと電源間に接続された負荷を有するバッファ内増幅回路と、を備え、前記第1逆相信号または第1正相信号は、前記バッファ内増幅回路の出力である、ことを特徴とする差動型増幅回路。前記第1および第2DCレベル変換器は、容量と抵抗で構成されたハイパスフィルタを備える請求項1から13のいずれか1項に記載の差動型増幅回路。差動出力信号レベルにしたがって電圧または電流を出力するバイアス生成回路を備え、前記1および第2DCレベル変換器は、前記バイアス生成回路の出力に応じて、出力する信号のDCレベルを変化させる請求項1から14のいずれか1項に記載の差動型増幅回路。実施形態によれば、歪および効率が改善した差動型増幅回路が実現される。発明の一観点によれば、差動入力信号が入力され、差動出力信号を出力する、差動型増幅回路であって、ドレインが負荷を介して電源に接続された第1MOSトランジスタと、ドレインが負荷を介して電源に接続された第2MOSトランジスタと、差動入力信号の一方の第1逆相信号をDCレベル変換して、第1MOSトランジスタのゲートに印加される第1ゲート信号を生成する第1DCレベル変換器と、差動入力信号の他方の第2正相信号をDCレベル変換して、第2MOSトランジスタのゲートに印加される第2ゲート信号を生成する第2DCレベル変換器と、を有し、第1MOSトランジスタのソースには、第1ゲート信号と逆相の第2正相信号が印加され、第2MOSトランジスタのソースには、第2ゲート信号と逆相の第2逆相信号が印加される差動型増幅回路が提供される。発明の観点によれば、差動型増幅回路において、歪および効率を改善できる。図4は、第1実施形態の差動型増幅回路の基本構成を示す図である。第1実施形態の差動型増幅回路は、差動入力信号DIPおよびDIMが入力され、差動出力信号OutPおよびOutMを出力する。図4に示すように、第1実施形態の差動型増幅回路は、対になった2個の増幅用NMOSトランジスタTr1およびTr2と、負荷回路10と、2個のDCレベル変換器13および14と、を有する。前述のように、負荷回路10は、Tr1およびTr2のドレインと電源との間にそれぞれ接続されたインダクタ、トランスおよび容量など形成されるが、ここではこれらを含めて負荷回路10で表す。なお、以下の説明では図2のAに示すようなインダクタL1およびL2を有する負荷回路10を例として説明する場合がある。NMOSトランジスタTr1は、ドレインが負荷回路10に設けられる負荷を介して電源Vddに接続される。NMOSトランジスタTr2は、ドレインが負荷回路10に設けられる負荷を介して電源Vddに接続される。DCレベル変換器13は、バイアス信号BiasXに応じて、差動入力信号の一方DIPをDCレベル変換した第1ゲート信号を生成してNMOSトランジスタTr1のゲートに印加する。DCレベル変換器14は、バイアス信号BiasYに応じて、差動入力信号の他方DIMをDCレベル変換した第2ゲート信号を生成してNMOSトランジスタTr2のゲートに出力する。差動入力信号の一方DIPは、NMOSトランジスタTr2のソースに供給され、差動入力信号の他方DIMは、NMOSトランジスタTr1のソースに供給される。DCレベル変換器13および14は、後述するように各種の回路で実現可能である。第1実施形態の差動型増幅回路では、NMOSトランジスタTr1のゲートに印加される第1ゲート信号と、NMOSトランジスタTr1のソースに供給される差動入力信号の他方DIMは、逆相の信号である。また、NMOSトランジスタTr2のゲートに印加される第2ゲート信号と、NMOSトランジスタTr2のソースに供給される差動入力信号の一方DIPは、逆相の信号である。そのため、後述するように、Tr1のゲートに高電位がかかった場合、ソース電位は低電位になり、逆にゲートに低電位がかかった場合、ソースには高電位がかかる。これにより、オンON/オフOFFの電圧比が大きくなり、Tr1は、図2の場合に比べて高速にスイッチングすることが可能である。Tr2についても同様である。図5は、第1実施形態の差動型増幅回路の概略構成を示す図である。図5に示した第1実施形態の差動型増幅回路は、2個のバッファ回路11および12をさらに設けたことが、図4の基本構成と異なる。バッファ回路11は、原差動入力信号の正相側の入力信号InPが端子BINに入力され、第1逆相信号を端子BO1から、第2逆相信号を端子BO2から出力する。バッファ回路12は、原差動入力信号の逆相側の入力信号InMが端子BINに入力され、第1正相信号を端子BO1から、第2正相信号を端子BO2から出力する。以下の説明では、原差動入力信号InPおよびInMを、単に差動入力信号InPおよびInMと称する場合がある。第1逆相信号は、DCレベル変換器13に、第1正相信号は、DCレベル変換器14に、それぞれ入力される。DCレベル変換器13は、バイアス信号BiasXに応じて、第1逆相信号をDCレベル変換した信号を生成してNMOSトランジスタTr1のゲートに印加する。DCレベル変換器14は、バイアス信号BiasYに応じて、第1正相信号をDCレベル変換した信号を生成してNMOSトランジスタTr2のゲートに出力する。第2逆相信号は、NMOSトランジスタTr2のソースに供給され、第2正相信号は、NMOSトランジスタTr1のソースに供給される。DCレベル変換器13および14と、バッファ回路11および12は、各種の回路で実現可能である。図6のAは、DCレベル変換器13および14の回路例を示す図であり、図6のBは、バッファ回路11および12の回路例を示す図である。DCレベル変換器13とDCレベル変換器14は、同じ回路を使用でき、バッファ回路11および12も、同じ回路を使用できる。図6のAに示すように、DCレベル変換器13および14は、入力端子INと出力端子Outの間に接続された容量素子C1と、出力端子Outとバイアス端子Biasの間に接続された抵抗R1と、を有する。容量素子C1および抵抗R1は、高周波成分を通過させるハイパスフィルタとして動作し、バイアス端子Biasに印加させる電圧レベルを中心として変化する高周波信号を出力する。図6のBに示すように、バッファ回路11および12は、インバータ回路Inv1を有する。ここでは、インバータ回路Inv1を1個使用する例を示したが、複数のインバータ回路を直列に接続したインバータ群を使用する場合もある。入力端子BINに入力された信号は、Inv1に入力し、反転されて、出力端子BO1およびBO2に出力される。したがって、この場合、バッファ回路11の出力する第1逆相信号および第2逆相信号は同じ信号であり、バッファ回路12の出力する第1正相および第2正相信号は同じ信号である。図7は、図4に示した第1実施形態の差動型増幅回路において、バッファ回路11および12を図6のBに示す回路で、DCレベル変換器13および14を図6のAで実現した場合の差動型増幅回路の回路図および動作波形を示す図である。図7Bは、説明のために理想的な電圧波形を示した概念図である。図7のAに示すように、バッファ回路11はインバータInv11で、バッファ回路12はインバータInv12で、DCレベル変換器13は容量素子C11と抵抗R11によるハイパスフィルタで、DCレベル変換器14は容量素子C12と抵抗R12によるハイパスフィルタで、実現される。図7のAで、Tr1のゲート電圧、すなわちDCレベル変換器13の出力電圧をVgで、Tr1のソース電圧、すなわちバッファ回路12の出力する第2正相信号の電圧をVsで表す。さらに、電圧Biasが、バイアスBiasXおよびBiasYとして共通に供給される。電圧Biasを図7のBに示すように設定することで、VgはInPを反転した信号、すなわちInMをシフトした信号になる。Vsは、InMを反転した信号、すなわちInPである。したがって、VgとVsは逆相の信号である。電圧BiasをInPまたはInMの振幅の1.5倍付近の電圧とすることで、VgとVsは、図7のBに示すような関係になる。この場合、Vgが高Hの時Vsは低Lであり、VgがLの時VsはHである。そのため、Tr1のゲートに高電位がかかった場合、ソース電位は低電位になり、逆にゲートに低電位がかかった場合、ソースには高電位がかかる。これにより、オンON/オフOFFの電圧比が大きくなり、Tr1は、図2の場合に比べて高速にスイッチングすることが可能である。Tr2についても同様である。また、オンからオフに切り替わる際、トランジスタTr1およびTr2のチャネルに蓄積された電荷は、ソースを介して、バッファ回路11および12のインバータInv11およびInv12のオン状態のPMOSトランジスタから高速に放出される。したがって、オンからオフへのスイッチングが高速になる。図8は、シミュレーションにより得られた入力差動信号InPと出力差動信号OutMの変化を示す波形図であり、Aが図2の差動型増幅回路の場合を、Bが図7のAの第1実施形態の差動型増幅回路の場合を示している。図8のAに示すように、図2の差動型増幅回路では、InPの立ち上がりおよび立ち下がりの変化に対してOutMの変化が遅延している。これに対して、図8のBに示すように、図7のAの第1実施形態の差動型増幅回路では、遅延量が減少していることが分かる。図9は、図2の差動型増幅回路の場合と図7のAの第1実施形態の差動型増幅回路をパワーアンプとして使用した場合の、シミュレーションにより得られた歪み特性と効率の差を示す図であり、Aが歪み特性を、Bが効率を示す。図9のAに示すように、図2の差動型増幅回路の場合の歪み特性Xは、出力電力が増加してもあまり低くならない。これに対して、図7のAの第1実施形態の差動型増幅回路の場合の歪み特性Yは、ある範囲の出力電力に対して、図2の差動型増幅回路の場合より非常に小さくなる。この範囲以上の出力電力では、2つの歪み特性XとYは同じように増加し、この範囲以下の出力電力では、歪み特性Xの方が歪み特性Yより小さくなる。しかし、パワーアンプは高出力で使用することを前提としており、出力電力が低い範囲での歪特性は問題にならない。図9のBに示すように、図2の差動型増幅回路の場合の効率Rは、出力電力が増加するにしたがって増加するが、ある値以降逆に低下する。これに対して、図7のAの第1実施形態の差動型増幅回路の場合の効率Sは、さらに高い出力電力まで増加した後低下する。上記のように、パワーアンプは高出力で使用することを前提としており、高い出力電力で高い効率が得られることが重要である。第1実施形態の差動型増幅回路を使用することにより、高効率が実現できる。バッファ回路11および12は、図6のBに示した回路以外にも各種回路で実現できる。以下、バッファ回路11および12の変形例を説明する。図10のAからCはバッファ回路11および12の変形例の回路図を示す。図10のAのバッファ回路は、2個のインバータInv2およびInv3を有し、入力端子BINに入力された信号は、Inv2およびInv3に入力する。Inv2で反転された信号は、出力端子BO1に出力され、DCレベル変換器13および14に入力する。Inv3で反転された信号は、出力端子BO2に出力され、Tr2およびTr1のソースに供給される。図10のAの例では、2個のインバータInv2およびInv3のサイズを適切に設定することで、Tr1およびTr2のゲートに印加される信号とソースに供給される信号のディレイを調整でき、歪が少なく高効率になるタイミングに設定可能である。なお、前述のように、インバータInv2およびInv3を、インバータ群で形成することも可能である。図10のBのバッファ回路は、図10のAのバッファ回路において、入力端子BINからInv3のゲートへの途中に、遅延回路Delay21を設けた構成を有する。図10のCのバッファ回路は、図10のAのバッファ回路において、入力端子BINからInv2のゲートへの途中に、遅延回路Delay22を設けた構成を有する。図10のBおよびCのバッファ回路では、Delay21および22により、Tr1およびTr2のゲートに印加される信号またはソースに供給される信号の遅延を設定でき、歪が少なく高効率になるタイミングに設定可能である。図11のAからDはバッファ回路11および12のさらに別の変形例の回路図を示す。図11のAのバッファ回路は、ソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファバッファ内増幅回路と、インバータInv4と、を有し、入力端子BINに入力された信号は、Tr11のゲートおよびInv4に入力する。Tr11とL11の接続ノードは出力端子BO1に接続され、Inv4の出力は出力端子BO2に出力される。言い換えれば、図11のAのバッファ回路は、図10のAの回路において、Inv2を、ソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファに置き換えた構成を有する。Tr11とL11によるバッファの出力を、DCレベル変換器13および14を介してトランジスタTr1およびTr2のゲートに印加する。一方、バッファ回路11および12のインバータInv4の出力をTr1およびTr2のソースに接続する。これにより、Tr1およびTr2のゲートに入力される振幅が増加し、Tr1およびTr2を高速にスイッチングさせることができ、さらに低歪および高効率を実現できる。ここでは、一例としてインダクタ負荷L11を示したが、前述のように、負荷はインダクタに限らず、抵抗、容量など他の素子でも実現可能である。また、これ以降の説明においても、負荷としてインダクタを試用した例を説明するが、それらは抵抗、容量など他の素子でも実現可能である。図11のBのバッファ回路は、図11のAの回路において、ソース接地のNMOSトランジスタTr11のソースを、Inv4の出力に接続した回路である。これにより、ソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファのスイッチング速度も増加し、より高速にスイッチング可能となり、さらに低歪および高効率が実現できる。図11のCは、図11のAの回路において、入力端子BINからソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファ増幅回路の途中に、DCレベル変換器23を設けた構成を有する。図示していないが、DCレベル変換器23のバイアスBiasは適宜設定される。これにより、ソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファ増幅回路を適切なバイアス状態で動作することが可能となり、よりスイッチング速度が高速になる。それにより、さらに、低歪および高効率が実現できる。図11のDは、図11のBの回路において、入力端子BINからソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファ増幅回路の途中に、DCレベル変換器24を設けた構成を有する。図示していないが、DCレベル変換器23のバイアスBiasは適宜設定される。これにより、ソース接地のNMOSトランジスタTr11とインダクタ負荷L11によるバッファ増幅回路を適切なバイアス状態で動作することが可能となり、よりスイッチング速度が高速になる。それにより、さらに、低歪および高効率が実現できる。図12は、第1実施形態の差動型増幅回路の変形例の概略構成を示す図である。この変形例は、バッファ回路11が第2正相信号を生成してNMOSトランジスタTr1のソースに供給し、バッファ回路12が第2逆相信号を生成してNMOSトランジスタTr2のソースに供給することが、図5に示した第1実施形態の差動型増幅回路と異なる。図13は、バッファ回路11および12の回路例を示す図である。バッファ回路11および12は、同じ回路を使用できる。図13に示すように、バッファ回路11および12は、インバータ回路Inv3を有し、入力端子BINに入力された信号をそのまま出力端子BO1に出力すると共に、入力端子BINに入力された信号を反転して出力端子XBO2に出力する。バッファ回路11の出力端子BO1から出力される第1逆相信号は、DCレベル変換器13に入力する。バッファ回路11の出力端子XBO2から出力される第2正相信号は、NMOSトランジスタTr1のソースに供給される。バッファ回路12の出力端子BO1から出力される第1正相信号は、DCレベル変換器14に入力する。バッファ回路12の出力端子XBO2から出力される第2逆相信号は、NMOSトランジスタTr2のソースに供給される。図14は、第2実施形態の差動型増幅回路を示す図であり、Aは概略構成を、Bはバイアス生成回路の構成を示す。第2実施形態の差動型増幅回路は、図5の第1第2実施形態の差動型増幅回路において、出力電力電源電圧に応じてバイアスBias電圧を生成するバイアス生成回路31を追加した構成を有する。バイアス生成回路31は、例えば、図14のBに示すように、抵抗分割により電源電圧Vddを分圧する回路で実現できる。これにより、出力電力に応じたバイアス設定が可能で、広い出力電力範囲で低歪および高効率を実現できる。図15は、第3実施形態の差動型増幅回路を示す図であり、Aはスイッチモード動作時の動作状態を、Bはリニアモード動作時の動作状態を示す。前述のように、パワーアンプPAには、リニアモードPAとスイッチモードPAがあり、使用状態に応じて選択される。第3実施形態の差動型増幅回路は、リニアモードとスイッチモードいずれで動作するかが選択可能な差動型増幅回路である。このような選択を可能にすることにより、汎用性が向上する。図15のAおよびBに示すように、第3実施形態の差動型増幅回路は、図11のDのバッファ回路11および12を使用した第1実施形態の差動型増幅回路に類似した構成を有する。第3実施形態の差動型増幅回路は、バッファ回路11および12のDCレベル変換器24Aおよび24Bの前に、2個のスイッチSW1AとSW2AおよびSW1BとSW2Bを設け、2個の入力端子BIN1AおよびBIN2AとBIN1BおよびBIN2Bを設けた構成を有する。入力端子BIN1Aは、スイッチSW1Aに接続される。入力端子BIN2Aは、スイッチSW2AおよびインバータInv4Aに接続される。入力端子BIN2Aは、スイッチSW2Aに接続される。入力端子BIN2Bは、スイッチSW2BおよびインバータInv4Bに接続される。スイッチモードで動作する場合には、図15のAに示すように、スイッチSW1AおよびSW1Bを開放遮断状態にし、スイッチSW2AおよびSW2Bを接続導通状態にし、BIN2AおよびBIN2Bに差動入力信号を入力する。スイッチモードであるから、差動入力信号は、1と0で変化する信号である。この場合、図11のDのバッファ回路11および12を使用した第1実施形態の差動型増幅回路と同様に動作する。リニアモードで動作する場合には、図15のBに示すように、スイッチSW1AおよびSW1Bを接続導通状態にし、スイッチSW2AおよびSW2Bを開放遮断状態にし、BIN2AおよびBIN2Bに高Hレベルの電圧を印加し、BIN1AおよびBIN1Bに差動入力信号を入力する。リニアモードであるから、差動入力信号は、振幅も変化する信号である。この場合、Inv4AおよびInv4Bの出力はLになり、Tr11AおよびTr11Bと、Tr1およびTr2のソースは接地された状態になる。この状態は、Tr1とTr2のゲート入力経路に、増幅器とDCレベル変換器が設けられているが、一般的なリニアモード動作増幅回路と同じである。第3実施形態の差動型増幅回路においても、バッファ回路11および12は、各種変形例があり得る。以下、第3実施形態の差動型増幅回路におけるバッファ回路11および12の変形例を説明する。図16は、第3実施形態の差動型増幅回路におけるバッファ回路11および12の変形例を示す図である。図16の回路では、インダクタ負荷L12と、2個のNMOSトランジスタTrAおよびTrBと、インバータ4と、DCレベル変換器26と、2個の入力端子BIN1およびBIN2と、を有する。TrAは、ソースが接地され、ドレインがL12を介して電源Vddに接続される。TrBは、ソースがInv4の出力に接続され、ドレインがL12を介して電源Vddに接続される。BIN1には、リニアモード用入力信号が入力され、入力された信号は、TrAのゲートに印加される。BIN2には、スイッチモード用入力信号が入力され、入力された信号は、DCレベル変換器26に入力され、DCレベル変換器26の出力はTrBのゲートに印加される。また、BIN2に入力された信号は、Inv4に入力される。リニアモードで動作する時には、BIN1にリニアモード用入力信号する。この時、BIN2には、高Hレベルの電圧を印加する。また、DCレベル変換器26は、低Lレベルを出力するようにバイアスBias2を設定する。これにより、ソース接地されたTrAとインダクタ負荷L12によるバッファ増幅回路がリニアモード用入力信号を増幅する動作状態になり、BO1からは、リニアモード用入力信号を増幅した信号が出力され、BO2からは低Lレベルの電圧信号が出力される。スイッチモードで動作する時には、BIN2にスイッチモード用信号を入力する。これにより、バッファ回路11および12は、図11のDで示す構成になる。図16のバッファ回路を使用することにより、スイッチモードで動作させた場合、入力端子BIN2からの入力信号が、入力端子BIN1にリークする信号レベルを減少させることができる。図17は、第4実施形態の差動型増幅回路を示す図である。第4実施形態の差動型増幅回路は、図16に示したバッファ回路を使用した第3実施形態の差動型増幅回路において、MOSトランジスタTr1およびTr2のソースを接地し、バッファ回路11、12において、スイッチSW2を除いたものである。第4実施形態の差動型増幅回路では、MOSトランジスタTr1およびTr2のソースを接地しており、ゲート信号に応じてソース電位を変化させていないため、図7のBで説明した効果は得られない。しかし、バッファ回路11、12のMOSトランジスタTrBAおよびTrBBのソースに、TrBAおよびTrBBのゲート信号と逆相の信号を印加しており、TrBAおよびTrBBの出力において図7のBで説明した効果が得られる。これにより、Tr1およびTr2の出力を高速に変化させることが可能になる。以上、実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第1から第4実施形態およびその変形例で示した構成は、適宜組み合わせることが可能である。また、実施形態では、NMOSトランジスタを利用した増幅回路を説明したが、PMOSトランジスタで実現することも可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。