一方の主面11に主面電極14を有するチップ10と、一面21上に導電性を有する被接合体22、23を有する基板20とを備え、前記一方の主面11を前記基板20の前記一面21に対向させた状態で、前記チップ10が前記基板20の前記一面21上に搭載されてなるフェイスダウン型実装構造において、前記チップ10の前記一方の主面11の外郭に位置する側面13には、前記主面電極14と導通し前記一方の主面11から前記側面13に亘って延設された導体部15が設けられており、前記チップ10の前記側面13にて、前記導体部15と前記被接合体22、23とが導電性接合材30を介して接続されていることを特徴とするフェイスダウン型実装構造。前記導体部15は、一端が前記一方の主面11にて前記主面電極14に接続され、他端側が前記一方の主面11から前記側面13まで連続して延びる導体膜よりなるものであることを特徴とする請求項1に記載のフェイスダウン型実装構造。前記一方の主面11から前記側面13に渡って、前記導体部15と前記被接合体22とが導電性接合材30を介して接続されていることを特徴とする請求項2に記載のフェイスダウン型実装構造。前記半導体チップ10において前記一方の主面11と前記側面13とがなす内角θが鈍角であることを特徴とする請求項1ないし3のいずれか1つに記載のフェイスダウン型実装構造。前記半導体チップ10の前記一方の主面11と前記基板20の前記一面21との間には、前記半導体チップ10と前記基板20とを接着する非導電性のアンダーフィル材40が介在していることを特徴とする請求項1ないし4のいずれか1つに記載のフェイスダウン型実装構造。前記半導体チップ10は複数個備えられ、すべての前記半導体チップ10が前記一方の主面11を前記基板20の前記一面21に向けた状態で、前記複数個の前記半導体チップ10は積層されて積層体100を形成しており、前記複数個の前記半導体チップ10の前記側面13に、個々の前記半導体チップ10の前記導体部15同士をつなぐように導電性材料60が設けられることにより、前記複数個の前記半導体チップ10同士が電気的に接続されており、前記積層体100のうち前記基板20の前記一面21と対向する前記半導体チップ10の前記側面13にて、前記導体部15と前記被接合体22、23との前記導電性接合材30を介した接続が行われていることを特徴とする請求項1ないし5のいずれか1つに記載のフェイスダウン型実装構造。しかし、このフェイスダウン型実装構造においては、基板の一面上から見て、チップと基板との両電極同士の接続部がチップの下に隠れて見えないため、その接続状態を視認することができない。そのため、当該接続状態の確認は、別途行う電気的検査に委ねられる。本発明は、上記問題に鑑みてなされたものであり、チップを基板にフェイスダウン実装してなるフェイスダウン型実装構造において、チップと被接合体との接続状態を適切に視認できるようにすることを目的とする。上記目的を達成するため、請求項1に記載の発明では、一方の主面11に主面電極14を有するチップ10と、一面21上に導電性を有する被接合体22、23を有する基板20とを備え、一方の主面11を基板20の前記一面21に対向させた状態で、チップ10が基板20の一面21上に搭載されてなるフェイスダウン型実装構造において、チップ10の一方の主面11の外郭に位置する側面13には、主面電極14と導通し一方の主面11から側面13に亘って延設された導体部15が設けられており、チップ10の側面13にて、導体部15と被接合体22、23とが導電性接合材30を介して接続されていることを特徴とする。それによれば、チップ10をフェイスダウン実装したときに、基板20の一面21上の被接合体22とチップ10の側面13の導体部15とが、導電性接合材30を介して接続されることで、チップ10と被接合体22との接続がなされるが、この導体部15における接続部分は、チップ10の下に隠れることなく視認できる。そのため、チップ10と被接合体22との接続状態を適切に視認することができる。ここで、請求項2に記載の発明のように、請求項1に記載のフェイスダウン型実装構造においては、導体部15は、一端が一方の主面11にて主面電極14に接続され、他端側が一方の主面11から側面13まで連続して延びる導体膜よりなるものにできる。さらに、請求項3に記載の発明のように、請求項2のフェイスダウン型実装構造において、一方の主面11から側面13に渡って、導体部15と被接合体22とが導電性接合材30を介して接続されているものにすれば、導体部15と被接合体22との接続強度の向上という点で好ましい。また、請求項4に記載の発明では、請求項1ないし3のいずれか1つに記載のフェイスダウン型実装構造において、半導体チップ10において一方の主面11と側面13とがなす内角θが鈍角であることを特徴とする。それによれば、一方の主面11と側面13とがなす内角θが直角もしくはそれ未満である場合に比べて、導体部15が断線しにくいものとなる。また、請求項5に記載の発明では、請求項1ないし4のいずれか1つに記載のフェイスダウン型実装構造において、半導体チップ10の一方の主面11と基板20の一面21との間には、半導体チップ10と基板20とを接着する非導電性のアンダーフィル材40が介在していることを特徴とする。それによれば、アンダーフィル材40によって半導体チップ10と基板20との機械的接続強度が補強される。また、請求項6に記載の発明では、請求項1ないし5のいずれか1つに記載のフェイスダウン型実装構造において、半導体チップ10は複数個備えられ、すべての半導体チップ10が一方の主面11を基板20の一面21に向けた状態で、複数個の前記半導体チップ10は積層されて積層体100を形成しており、複数個の前記半導体チップ10の側面13に、個々の半導体チップ10の導体部15同士をつなぐように導電性材料60が設けられることにより、複数個の半導体チップ10同士が電気的に接続されており、積層体100のうち基板20の一面21と対向する半導体チップ10の側面13にて、導体部15と被接合体22、23との導電性接合材30を介した接続が行われていることを特徴とする。それによれば、複数個の半導体チップ10を積層した構成を容易に実現することができ、小型化等の点で好ましい。なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。第1実施形態図1において、aは本発明の第1実施形態に係るフェイスダウン型実装構造S1の概略断面構成を示す図であり、bは、a中の矢印A方向から視たときの半導体チップ10の一方の主面11の概略平面構成を示す図であり、cは、b中の矢印B方向から視たときの半導体チップ10の側面13の概略平面構成を示す図である。本実施形態の実装構造S1は、大きくは、一方の主面11に主面電極14を有する半導体チップ10と、一面21上に導電性の被接合体としての基板電極22を有する基板20とを備え、半導体チップ10が基板20の一面21上にフェイスダウンで実装されてなるフェイスダウン実装型のものである。半導体チップ10は、一般的なシリコン半導体などよりなる板状のICチップなどであって、典型的には矩形板状をなし、表裏の関係にある両板面11、12が主面とされるものである。このような半導体チップ10は一般的な半導体プロセスにより形成される。主面電極14は、アルミニウムなどよりなるパターニングされた電極であり、半導体チップ10を外部と電気的に接続するものである。この主面電極14は、半導体チップ10における表面である一方の主面11に配置されていればよいものであり、単数でもよいが、ここでは、典型的なものと同様に、当該一方の主面11の周辺部に複数個配置されている。基板20は、セラミック基板やプリント基板、あるいはリードフレームのアイランドなどの板状をなすものであり、その一面21には、被接合体としての基板電極22が設けられている。この基板電極22は、銅の膜や、タングステンにNiめっきを施した膜などよりなるもので、半導体チップ10の主面電極14と電気的に接続されるものである。そして、一方の主面11を基板20の一面21に対向させ、他方の主面12を基板20とは反対側に向けた状態で、半導体チップ10が基板20の一面21上に搭載されてなる。このように、半導体チップ10は、基板20の一面21上にフェイスダウン実装されている。ここで、半導体チップ10の一方の主面11の外郭に位置する側面13、ここでは、矩形板状の半導体チップ10における4辺に位置する側面13には、主面電極14と導通し一方の主面11から側面13に亘って延設された導体部15が設けられている。具体的には、導体部15は、一端が一方の主面11にて主面電極14に接続され、他端側が一方の主面11から側面13まで連続して延びる導体膜よりなる。このような導体膜としての導体部15は、一般的な無電解めっきにより形成されるNiめっきやCuめっき等よりなる。そして、図1に示されるように、半導体チップ10の側面13にて、導体部15と基板電極22とが導電性接合材30を介して、電気的および機械的に接続されている。ここでは、基板20の一面21上にて被接合体である基板電極22は、一部が半導体チップ10の一方の主面11と重なり、残部が当該一方の主面11の外側に位置している。そして、半導体チップ10の側面13においては、基板電極22のうち当該一方の主面11の外側に位置する部位と導体部15とが導電性接合材30を介して接続されている。この導電性接合材30は、一般的なAgペーストなどの導電性接着剤やはんだ等よりなるものである。次に、本実施形態の半導体チップ10の基板20への実装構造S1の形成方法、つまり、本実施形態のフェイスダウン型実装構造S1の製造方法について、図2、図3を参照して述べる。図2は、本実装構造S1における半導体チップ10の製造方法を示す工程図であり、各工程におけるワークの概略断面を示している。また、図3は、図2cに示される導体部形成工程を示す工程図であり、aは斜視図、b~eはa中の矢印C方向から視たときの各工程の状態を示す概略平面図である。まず、図2aに示されるように、シリコン半導体などよりなる半導体ウェハ1に対して、一般的な半導体プロセスにより、図示しないトランジスタなどの素子および主面電極14を形成する主面電極形成工程。次に、図2bに示されるように、ダイシングカットやエッチングなどにより、半導体ウェハ1のスクライブ領域をハーフカットするハーフカット工程。ここで、半導体チップ10における一方の主面11側からハーフカットを行い、これにより、ハーフカットされた部分に形成された溝の側面13が、最終的に半導体チップ10における側面13となる。続いて、図2cに示される導体部形成工程を行い、フォトリソグラフ法を用いて上記NiめっきやCuめっき等よりなる導体部15を形成する。この導体部形成工程では、まず、図3a、bに示されるハーフカット終了直後の状態から、図3cに示されるように、半導体ウェハ1において、ハーフカット部分の溝を含む半導体チップ10の一方の主面11側の面の全体に、フォトレジスト2を形成する。次に、図3dに示されるように、フォトレジスト2をパターニングすることにより、フォトレジスト2を、ハーフカット部分の溝および導体部13を形成する部位にて開口した形状とする。続いて、図3eに示されるように、このフォトレジスト2の開口部に、無電解めっきなどにより導体部15を形成し、その後、図3fに示されるように、フォトレジスト2を除去する。こうして、導体部15が形成される。なお、この状態では、各導体部15は、上記溝に形成される連結部15aにより一体化されているが、この連結部15aは後に行われる研磨工程による半導体ウェハ1の分割により除去される。こうして、導体部形成工程を行った後、次に、図2dに示されるように、研磨工程を行い、図2eに示されるように、半導体ウェハ1を個々の半導体チップ10の単位に分割する。具体的には、半導体ウェハ1を支持台4に搭載して支持し、砥石3を用いて、半導体ウェハ1における半導体チップ10の一方の主面11となる面とは反対側の面から研磨を行い、半導体ウェハ1を当該反対側の面からハーフカット部分の溝まで薄肉化するとともに、上記連結部15aを除去する。これにより、図2eに示されるように、導体部15を有する半導体チップ10ができあがる。こうして、できあがった半導体チップ10は、上記図1に示されるように、基板20の一面21上にフェイスダウン実装される。この実装工程では、具体的には、基板10の一面21の基板電極22に導電性接合材30を配設しておき、一方の主面11を基板20の一面21に対向させ、他方の主面12を基板20とは反対側に向けた状態で、導電性接合材30を介して、半導体チップ10を基板20の一面21上に搭載する。そして、導電性接合材30を硬化または固化させる処理等を行えば、導体部15と基板電極22とが導電性接合材30を介して、機械的および電気的に接続される。その結果として、半導体チップ10と基板電極22との機械的および電気的接続がなされ、図1に示される本実施形態の実装構造S1ができあがるのである。このように、本実施形態によれば、半導体チップ10を基板20上にフェイスダウン実装したときに、基板20の一面21上の被接合体である基板電極22と半導体チップ10の側面13の導体部15とが、導電性接合材30を介して接続されることで、半導体チップ10と基板電極22との接続がなされる。そのため、この導体部15の接続部分は、半導体チップ10の一方の主面11と基板20の一面21との間から半導体チップ10の側面13にはみ出して位置するので、半導体チップ10の下に隠れることなく視認できる。よって、本実施形態によれば、半導体チップ10と被接合体である基板電極22との接続状態を適切に視認することができる。第2実施形態図4は、本発明の第2実施形態に係る半導体チップ10の製造工程および実装工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、最終的に、図4dに示されるフェイスダウン型実装構造S2を製造するものであるが、上記第1実施形態との相違点を中心に述べることとする。まず、本実施形態では、上記同様の主面電極形成工程によって形成された半導体ウェハ1を用意し、これをハーフカット工程に供する。本実施形態のハーフカット工程では、図4aに示されるように、ハーフカット部分の溝が断面V字形状の溝となるように、ハーフカットを行う。このようなハーフカットは、ダイシングにおける刃具形状の調整やテーパエッチングなどにより可能である。次に、図4bに示されるように、上記同様にして、導体部形成工程を行い、導体部15を形成する。その後、図4cに示されるように、上記同様にして研磨工程を行い、半導体ウェハ1を個々の半導体チップ10の単位に分割する。こうして、できあがった半導体チップ10は、図4dに示されるように、一方の主面11と側面13とがなす内角θが鈍角となっている。そして、この半導体チップ10を、上記同様に、基板20の一面21上にフェイスダウン実装することにより、図4dに示される本実施形態のフェイスダウン型実装構造S2ができあがる。このように、本実施形態によれば、半導体チップ10において一方の主面11と側面13とがなす内角θが鈍角であるものとなるから、当該内角θが直角もしくはそれ未満である場合に比べて、導体部15が断線しにくいものとなる。つまり、当該内角θが直角あるいは鋭角の場合、一方の主面11と側面13との角部における導体部15の厚さが薄くなってしまうなどの理由により、当該角部における導体部15の断線が懸念されるが、本実施形態のように、当該内角θを鈍角にすれば、そのような導体部15の断線の懸念が低減する。第3実施形態図5は、本発明の第3実施形態に係るフェイスダウン型実装構造S3の概略断面構成を示す図である。本実施形態では、上記第1実施形態の実装構造S1との相違点を中心に述べることとする。図5に示されるように、本実装構造においては、半導体チップ10の一方の主面11と基板20の一面21との間に、半導体チップ10と基板20とを接着する非導電性のアンダーフィル材40が介在している。具体的に、このアンダーフィル材40としては、半導体電子分野で一般に用いられるアンダーフィル材料である電気絶縁性の樹脂が用いられ、たとえばエポキシ樹脂などよりなる接着剤や、エポキシ樹脂などよりなるフィルムいわゆるダイアタッチフィルムなどが適用される。本実施形態の実装構造S3は、アンダーフィル材40を介して、基板20上に半導体チップ10をフェイスダウン実装することにより形成される。そして、本実施形態によれば、アンダーフィル材40によって、半導体チップ10と基板20との機械的接続強度が補強されるという効果が期待される。なお、本実施形態は、上記第2実施形態とも組み合わせて適用できることはもちろんである。第4実施形態図6は、本発明の第4実施形態に係るフェイスダウン型実装構造S4の概略断面構成を示す図である。本実施形態では、上記第1実施形態の実装構造S1との相違点を中心に述べることとする。図6に示されるように、本実装構造S4においては、基板電極22の一部が半導体チップ10の一方の主面11と重なり合ったものではなく、基板電極22の全体が半導体チップ10の一方の主面11の外側に位置している。換言すれば、半導体チップ10は、基板20の一面21上において基板電極22の内側に位置している。このような場合においても、半導体チップ10の側面13において、導体部15と基板電極22とが導電性接合材30を介して接続されており、半導体チップ10と基板電極22との機械的および電気的接続がなされている。また、図7は、本第4実施形態の他の例としてのフェイスダウン型実装構造S5の概略断面構成を示す図である。この図7の例では、本実施形態の実装構造において、さらに、上記図5に示したものと同様のアンダーフィル材40を、半導体チップ10の一方の主面11と基板20の一面21との間に介在させている。この場合も、上記同様のアンダーフィル材40による機械的強度の補強という効果が期待される。なお、図6、図7に示した本実施形態の実装構造S4、S5は、上記第2実施形態とも組み合わせて適用できることはもちろんである。第5実施形態図8は、本発明の第5実施形態に係る半導体チップ10の製造工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、上記図5、図7に示したアンダーフィル材40を用い、このアンダーフィル材40に上記ダイアタッチフィルム以下、DAFと略すを用いた例を提供するものである。まず、本実施形態では、上記同様の主面電極形成工程によって形成された半導体ウェハ1を用意し、これをハーフカット工程に供し、その後、上記同様にして導体部形成工程を行い、導体部15を形成する図8a参照。次に、本実施形態では、図8bに示されるように、半導体ウェハ1における一方の主面11となる面を、DAF5に押し付けて貼り付ける。このDAF5は、半導体ウェハ1とは反対側の面がフィルム支持体6に貼り付けられて支持されている。そして、上記同様に、砥石3を用いて、半導体ウェハ1における半導体チップ10の一方の主面11となる面とは反対側の面から研磨を行い、半導体ウェハ1を当該反対側の面からハーフカット部分の溝まで薄肉化するとともに、上記連結部15aを除去する。ここまでの状態が図8cに示され、分割された半導体チップ10は共通のDAF5に貼り付けられている。その後、図8dに示されるように、ダイシングやエッチングなどにより、半導体チップ10間の余分なDAF5を除去する。そして、この一方の主面11にDAF5が貼りついている個々の半導体チップ10を、フィルム支持体6から剥がし、これを基板電極22に導電性接合材30が配設されている基板20の一面21に対して、DAF5を介して搭載する。これにより、上記図5、図7に示したようなDAFよりなるアンダーフィル材40を適用した半導体チップ10の実装構造ができあがる。本実施形態の場合、半導体チップ10とアンダーフィル材40としてのDAFとが一体化しているので、半導体チップ10の基板20への搭載前に、アンダーフィル材40を基板20上に配設する工程が不要となるから、製造コストの低減等が期待できる。なお、本実施形態は、上記第2実施形態とも組み合わせて適用できることはもちろんである。第6実施形態図9は、本発明の第6実施形態に係る半導体チップ10の製造工程を示す工程図であり、同工程におけるワークの概略断面を示している。上記実施形態では、導体部15をめっきによる導体膜としたが、AgペーストやCuペーストなどにより形成される導体膜であってもよい。この場合、図9に示されるように、たとえばインクジェットノズル7によりペーストを塗布し、これを硬化させることで導体部15を形成できる。第7実施形態図10は、本発明の第7実施形態に係る半導体チップ10の実装工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、最終的に、図10cに示されるフェイスダウン型実装構造S6を製造するものであるが、上記第1実施形態との相違点を中心に述べることとする。本実施形態の実装構造S6においては、図10cに示されるように、半導体チップ10が複数個備えられており、すべての半導体チップ10が一方の主面11を基板20の一面21に向けた状態で、複数個の半導体チップ10は積層されて積層体100を形成している。そして、この積層体100は、その積層方向を基板20の一面21に垂直な方向に沿わせた状態で、基板20の一面21に搭載されている。ここで、個々の半導体チップ10間、すなわち互いに隣り合う一方の半導体チップ10の一方の主面11と他方の半導体チップ10の他方の主面12との間には、導電性もしくは非導電性の接着部材50が介在しており、この接着部材50により半導体チップ10同士が固定されている。この接着部材50としては、たとえばエポキシ系の接着剤や接着フィルムなどが挙げられる。そして、積層体100においては、複数個の半導体チップ10の側面13にて、個々の半導体チップ10の導体部15同士をつなぐように導電性材料60が設けられることにより、複数個の半導体チップ10同士が電気的に接続されている。この導電性材料60としては、上記した導電性接合材30に適用されるペースト材料の中から選択されたものを採用することができ、ディスペンス法などで塗布することにより形成される。そして、積層体100のうち基板20の一面21と対向する半導体チップ10、すなわち最も基板20に近い最下層の半導体チップ10の側面13にて、上記第1実施形態と同様に、導体部15と被接合体である基板電極22との導電性接合材30を介した接続が行われている。図10の例では、図10aに示されるように、複数個の半導体チップ10の一方の主面11にそれぞれ接着部材50を取り付け、次に、最下層の半導体チップ10を基板20の一面21に搭載し、その上に、順に上層の半導体チップ10を積み重ねていき、すべての半導体チップ10を積層した積層体100を形成する。その後、側面13の導体部15同士をつなぐように、導電性材料60を塗布して配設するとともに、最下層の半導体チップ10の側面13の導体部15と基板電極22とをつなぐように、導電性接合材30を塗布などより配設する。ここで、導電性接合材30と導電性材料60とは異種材料であって別々に配設するものでもよいが、同一材料として一括して配設するようにしてもよい。こうして、導電性接合材30および導電性材料60を硬化させる等により、本実施形態のフェイスダウン型実装構造S6が完成する。本実施形態によれば、複数個の半導体チップ10を積層した構成を容易に実現することができ、基板20の一面21における占有スペースの低減に有利であり、体格の小型化等の利点がある。なお、図10の例の場合、最下層の半導体チップ10と基板20との間の接着部材50が上記アンダーフィル材の機能を有する。また、図11は、本第7実施形態の他の例としての半導体チップ10の実装工程を示す工程図である。上記図10の例では、複数個の半導体チップ10を1個ずつ、基板20の一面21上に積み重ねていったが、この図11の例では、予め積層体100を形成してから、これを基板20に搭載するものである。この場合、接着部材60を介して積層体100を形成した後、図11aに示されるように、側面13の導体部15同士をつなぐように、導電性材料60を塗布して配設する。その後は、この導電性材料60が設けられた積層体100を、上記第1実施形態と同様に、導電性接合材30を介して基板20の一面21に搭載すれば、図11bに示されるフェイスダウン型実装構造S7ができあがる。なお、図11の例においても、最下層の半導体チップ10と基板20との間に上記アンダーフィル材を介在させてよいことはもちろんである。また、図12は、本第7実施形態のもう一つの例を示す概略平面図である。図12に示されるように、積層体100の各半導体チップ10について、側面13の導体部15同士を導電性材料60により接続する場合は、各半導体チップ10間で同じ列に位置する導体部15同士を導電性材料60で接続してもよいが、導電性材料60を千鳥状に形成することで異なる列に位置する導体部15同士を接続するようにしてもよい。なお、本実施形態のような積層体100においても、上記第2実施形態のように、一方の主面11と側面13とがなす内角θを鈍角である構成を採用できることは、もちろんである。第8実施形態図13は、本発明の第8実施形態に係るフェイスダウン型実装構造S8の概略平面構成を示す図である。基板20の一面21上において半導体チップ10の導体部15と導電性接合材30を介して接続される被接合体としては、電子部品23であってもよい。図13の例では、基板20の一面21に部品ランド24が設けられ、この部品ランド24上にダイマウント材などにより電子部品23が搭載されている。この電子部品23としては、たとえば表面に電極を有するチップコンデンサなどが挙げられる。そして、半導体チップ10は、側面13の導体部15を電子部品23に対向させて、電子部品23の隣に配置され、導体部15と電子部品23の図示しない電極とが導電性接合材30を介して電気的および機械的に接続されている。他の実施形態なお、たとえば上記図2に示したように、半導体ウェハ1をハーフカットして側面13を形成し、そこに導体部15をめっきで形成する場合、ハーフカット後、紫外線を半導体ウェハ1のうちめっき形成部分に選択的に照射することにより、照射部位を親水面、非照射部位を疎水面とすれば、親水面にのみめっきが付くことで導体部15の形成が容易となる。また、導体部としては、主面電極14と同一材料、たとえばスパッタなどにより形成されるアルミの膜などであってもよい。この場合、主面電極14と導体部15とが一体の連続した膜となるが、たとえば上記ハーフカット後に、主面電極14と導体部15とをスパッタなどにより形成すればよい。また、基板20の一面21上の被接合体としては、当該一面21上に存在して半導体チップ10の導体部15と導電性接合材30を介して接続される導電性のものであればよく、上記した基板電極22や電子部品23等に限定されるものではない。また、チップとしては、上記した半導体よりなる半導体チップ10に限定するものではなく、たとえば、絶縁性のセラミックや金属、あるいは樹脂などよりなるものであってもよい。