ダイオード接続した第1のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第2のトランジスタと、を有するメモリ素子を有し、前記ダイオード接続した第1のトランジスタのチャネル領域は酸化物半導体で形成されることを特徴とする半導体記憶装置。ダイオード接続した第1のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第2のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子、及び前記第2のトランジスタのゲートに接続する容量素子を有するメモリ素子を有し、前記ダイオード接続した第1のトランジスタのチャネル領域は酸化物半導体で形成されることを特徴とする半導体記憶装置。書込み用ワード線と、読込み用ワード線と、書込み用ビット線と、読込み用ビット線と、ダイオード接続した第1のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第2のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子、及び前記第2のトランジスタのゲートに接続する容量素子を有するメモリ素子と、前記書き込み用ワード線、前記書き込み用ビット線、及び前記メモリ素子に接続する第3のトランジスタと、前記読込み用ワード線、前記読込み用ビット線、及び前記メモリ素子に接続する第4のトランジスタと、を有し、前記ダイオード接続した第1のトランジスタのチャネル領域は酸化物半導体で形成されることを特徴とする半導体記憶装置。請求項3において、前記容量素子は固定電位に接続することを特徴とする半導体記憶装置。請求項3において、前記容量素子は前記書込み用ワード線に接続することを特徴とする半導体記憶装置。請求項3乃至請求項5のいずれか一項において、半導体記憶装置はNOR型であることを特徴とする半導体記憶装置。ワード線と、ビット線と、データ線と、ダイオード接続した第1のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続し、且つ前記データ線にソース電極及びドレイン電極の一方の端子が接続する第2のトランジスタと、前記ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子、及び前記第2のトランジスタのゲートに接続する容量素子を有するメモリ素子と、前記ワード線、前記ビット線、及び前記メモリ素子に接続する第3のトランジスタと、を有し、前記ダイオード接続した第1のトランジスタのチャネル領域は酸化物半導体で形成されることを特徴とする半導体記憶装置。請求項7において、前記容量素子は固定電位に接続することを特徴とする半導体記憶装置。請求項7または請求項8において、前記半導体記憶装置はNAND型であることを特徴とする半導体記憶装置。請求項1乃至請求項9のいずれか一項において、第1のトランジスタのソース電極及びドレイン電極の一方の端子は、アノードとして機能することを特徴とする半導体記憶装置。請求項1乃至請求項10のいずれか一項において、前記酸化物半導体層のキャリア密度は5×1014/cm3未満であることを特徴とする半導体記憶装置。請求項1乃至請求項11のいずれか一項において、前記半導体記憶装置はライトワンスメモリであることを特徴とする半導体記憶装置。しかしながら、従来のライトワンスメモリでは、高電圧の書き込みが必要という問題がある。ライトワンスメモリでは、メモリ素子に恒久的な変化を与えるために、読み出し動作で用いる電圧よりも大きい電圧を印加する必要がある。例えば、書き込み時において、シリサイドをメモリ素子として用いるシリサイド型のライトワンスメモリであれば6~8Vの電圧が必要であり、フラッシュメモリまたEEPROMをライトワンスメモリとして用いる場合は15~18Vの電圧が必要となる。このような高電位を生成するためには昇圧回路が必要となるため、書き込み時の消費電力が増大してしまう。また、メモリ素子に高電圧を印加するためには、書き込み時において、デコーダ等の周辺回路にも高電位電圧を印加する必要がある。この結果、周辺回路が高電圧に耐えられるよう耐圧を高めるために、チャネル長の増大やLDD領域の形成等をしなければならず、作製工程数の増加及び高集積化の妨げとなる。また、シリサイド型のライトワンスメモリは、書き込み電圧の不足などにより、中途半端な反応で高抵抗読み出し動作にて、後述するデータ1として認識されない程度に抵抗が高い状態であるショート状態となる場合がある。高抵抗であるショート状態となった素子は実質的には不良素子となる。また、シリサイド型のライトワンスメモリは、複数のメモリセルに同時に書き込むことができず、短時間で多くのメモリ素子に書き込むことは困難である。また、フラッシュメモリまたはEEPROMの場合は、同時に複数のメモリセルに書き込みが可能ではあるが、書き込み時間が100μs程度であり、書込み時間が長い。ロジック回路の動作でライトワンスメモリとすることが可能なフラッシュメモリまたはEEPROMは、ロジック回路の誤作動によって、ライトワンスメモリに記録されていたデータが書き換わるおそれがある。特に、半導体記憶装置内に書換え可能なメモリ及びライトワンスメモリを同一構造のメモリセルで作製するような場合に、この問題は起こりやすい。また、悪意のあるユーザの操作によってロジック回路を誤作動させ、ライトワンスメモリのデータが改竄されるおそれがある。以上を鑑み、本発明の一形態は、コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データの書換えができない半導体記憶装置を提供することを課題とする。本発明の一形態は、ダイオード接続した第1のトランジスタと、ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第2のトランジスタと、を有するメモリ素子を含む半導体記憶装置である。なお、第2のトランジスタのソース電極及びドレイン電極の一方の端子と、ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子とで寄生容量を形成する。また、本発明の一形態は、ダイオード接続した第1のトランジスタと、ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第2のトランジスタと、ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子及び第2のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。第2のトランジスタのオン状態のとき、即ちしきい値電圧より高い電圧がゲートに印加されている場合にデータの書込み状態とし、オフ状態のとき、即ちしきい値電圧より低い電圧がゲートに印加されている場合に、データの非書込み状態とする。ダイオード接続した第1のトランジスタのソース電極及びドレイン電極の一方の端子は、アノードとして機能する。また、ダイオード接続した第1のトランジスタのチャネル領域を酸化物半導体を用いて形成することで、1×10-19A/μm以下、さらには1×10-20A/μm以下とオフ電流を低減することができる。このため、データの書込によって上昇した第2のトランジスタのゲートの電位、またはデータの書込によって上昇した第2のトランジスタのゲート及び容量素子の電位が、ダイオード接続した第1のトランジスタからリークしにくく、第2のトランジスタのゲートの電位を保持することができる。即ち、一度書き込んだデータを保持することができる。このため、書込み電圧を第2のトランジスタをオンできる程度の電圧、即ち、第2のトランジスタのしきい値電圧以上に設定することが可能であり、書込み電圧を低減することが可能である。また、書込み電圧用の昇圧回路を設けずともよく、書込み時の消費電力を低減することが可能であると共に、耐圧を高めるためのチャネル長の増大や、LDD領域形成が不要となり、メモリ素子の縮小化が可能であり、高集積化ができる。また、シリサイド型のライトワンスメモリと異なり、メモリ素子をトランジスタを用いて形成することができるため、書込み不良を低減することができる。また、本発明の一形態の半導体記憶装置において、書込み時間は、ダイオード接続した第1のトランジスタのオン電流及び容量素子の容量で決まり、第1のトランジスタのオン電流を10-6A、容量素子の容量を1pFとしても、1μs程度で書き込みが終了する。また、複数のメモリ素子に同時に書き込みを行なうことも可能である。このため、書き込み時間は大幅に短縮される。また、本発明の一形態の半導体記憶装置に含まれるメモリセルは、ライトワンスメモリであるため、ロジック回路の誤動作によるデータの書き換えは起こらない。また、ライトワンスメモリのメモリ素子の配線のレイアウトの変更のみで、書き換え可能なメモリも形成することができるため、書き換え可能なメモリ及びライトワンスメモリを混載した半導体記憶装置も作製することが可能である。これらのことから、半導体記憶装置のデータ保持の安全性を高めることができる。書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データ書換えができない半導体記憶装置を、コストを増大させずに作製することができる。以下、本発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その態様及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。なお、本明細書にて用いる第1、第2、第3といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。また、電圧とは、ある電位と、基準の電位例えばグラウンド電位との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお、トランジスタにおけるソース電極とドレイン電極は、いずれも半導体層に接続するものであり、ゲート電極に電圧が印加された時にソース電極及びドレイン電極の間の電位差に応じて電流を流すため、ソース電極及びドレイン電極は動作によって入れ替わることがあり場所による特定が困難なケースがある。そこで、トランジスタの構造を説明する場合に、ソース電極、ドレイン電極と呼称する。または、ソース電極及びドレイン電極の一方、他方と呼称する。または、第1の電極、第2の電極と呼称する。なお、こうした呼称の仕方による意味の差は特にない。実施の形態1本実施の形態では、本発明の一態様である半導体記憶装置の構成について、図面を用いて説明を行う。なお、本実施の形態では、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合について説明するが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。図1に本発明の一態様であるメモリ素子を示す。図1Aに示すメモリ素子101は、ダイオード接続したトランジスタ102、トランジスタ103、及び容量素子104を有し、トランジスタ103のゲートが、容量素子104及びトランジスタ102の第1の電極と接続する。また、トランジスタ102の第2の電極及びゲートが接続する。ここで、トランジスタ103のゲート、容量素子104の第1の電極、及びトランジスタ102の第1の電極の接続領域をノードAとし、トランジスタ102の第2の電極及びゲートの接続領域をノードBとする。本実施の形態に示すメモリ素子は、ダイオード接続したトランジスタ102の第1の電極をアノードとして機能させる。また、ダイオード接続したトランジスタ102のチャネル領域を酸化物半導体で形成することを特徴とする。酸化物半導体をチャネル領域に有するトランジスタ102は、オフ電流が低い。また、トランジスタ102はダイオード接続されており、ゲート及び第2の電極が接続している。このため、トランジスタ102がオン状態のときは、ノードBからノードAへ電流が流れるが、オフ状態のときはノードAからノードBへ流れる電流が極めて少ない。ここで、メモリ素子101において、ノードAの電位が低い即ち、トランジスタ103がオフする状態をデータ0、ノードAの電位が高い即ち、トランジスタ103がオンする状態をデータ1とする。ダイオード接続したトランジスタ102をオン状態とし、容量素子104にトランジスタ103のしきい値電圧より高い電圧を充電することで、即ち、トランジスタ103がオン状態となる電圧をノードAに印加することで、メモリ素子101にデータ1を書き込むことができる。一方、データの書込み終了後、トランジスタ102をオフ状態とし、トランジスタ102のゲート及び第2の電極が接続するノードBの電位が低減しても、トランジスタ102は、オフ電流が極めて低く、且つダイオード接続されているため、トランジスタ102の第1の電極から第2の電極へは電流が流れにくい。このため、ノードAに充電された電圧が低減せず、ノードAの電圧を長期間保持することができる。この結果、書き込まれた情報データ1は書換えられず、メモリ素子101を実質的にライトワンスメモリとして動作させることができる。なお、容量素子104の容量は、必要とするデータの保持時間に応じて適宜設計する。なお、トランジスタ103の第1の電極または第2の電極と、ダイオード接続したトランジスタ102の第1の電極において、寄生容量が形成される場合には、敢えて容量素子104を設ける必要はない。この場合のメモリ素子は、図1Bに示すように、ダイオード接続したトランジスタ102及びトランジスタ103を有し、トランジスタ103のゲートが、トランジスタ102の第1の電極と接続する。また、トランジスタ102の第2の電極及びゲートが接続する。次に、図1Aのメモリ素子を有するメモリセルをマトリクス状に配置したメモリセルアレイの形態を図2及び図3に示す。図2Aは、NOR型のメモリセルアレイの一形態を示した図である。メモリセル110は、メモリ素子111と、ゲートが書込み用ワード線WL1に接続し、第1の電極がメモリ素子111に接続し、第2の電極が書込み用ビット線BL1に接続するトランジスタ115と、ゲートが読出し用ワード線WL2に接続し、第1の電極が読出し用ビット線BL2に接続し、第2の電極がメモリ素子111に接続するトランジスタ116とを有する。トランジスタ115は書込用の選択トランジスタとして機能し、トランジスタ116は読込み用の選択トランジスタとして機能する。メモリ素子111は、ダイオード接続したトランジスタ112、トランジスタ113、及び容量素子114を有する。トランジスタ112の第2の電極は、ゲートと接続するともに、トランジスタ115の第1の電極に接続する。トランジスタ113のゲートは、容量素子114の第1の電極及びトランジスタ112の第1の電極に接続する。また、トランジスタ113の第1の電極はトランジスタ116の第2の電極に接続し、トランジスタ113の第2の電極は固定電位である。容量素子114の第2の電極は固定電位である。図2Bは、図2Aとは異なるNOR型のメモリセルアレイの一形態を示した図である。メモリセル130は、メモリ素子131と、ゲートが書込み用ワード線WL1に接続し、第1の電極がメモリ素子131に接続し、第2の電極が書込み用ビット線BL1に接続するトランジスタ135とを有する。トランジスタ135は書込み用の選択トランジスタとして機能する。メモリ素子131は、ダイオード接続したトランジスタ132、トランジスタ133、及び容量素子134を有する。トランジスタ132の第2の電極は、ゲートと接続すると共に、トランジスタ135の第1の電極に接続する。トランジスタ133のゲートは、容量素子134の第1の電極及びトランジスタ132の第1の電極に接続する。また、トランジスタ133の第1の電極は、読出し用のビット線BL2に接続し、第2の電極は固定電位である。容量素子134の第2の電極は読出し用のワード線WL2に接続する。図3は、NAND型のメモリセルアレイの一形態を示した図である。メモリセル120は、メモリ素子121と、ゲートが書込み用ワード線WLに接続し、第1の電極がメモリ素子121に接続し、第2の電極が書込み用ビット線BLに接続するトランジスタ125とを有する。トランジスタ125は書込用の選択トランジスタとして機能する。メモリ素子121は、ダイオード接続したトランジスタ122、トランジスタ123、及び容量素子124を有する。トランジスタ122の第2の電極は、ゲートと接続すると共に、トランジスタ125の第1の電極に接続する。トランジスタ123のゲートは、容量素子124の第1の電極及びトランジスタ122の第1の電極に接続する。また、トランジスタ123の第1の電極は読出し用のデータ線DLに接続し、トランジスタ123の第2の電極は次の列のトランジスタ123の第1の電極に接続する。容量素子124の第2の電極は固定電位である。ダイオード接続したトランジスタ112、122、132のチャネル領域を酸化物半導体で形成する。酸化物半導体をチャネル領域に有するトランジスタ112、122、132は、オフ電流が低い。また、トランジスタ112、122、132はダイオード接続されており、ゲート及び第2の電極が接続している。このため、トランジスタ112、122、132がオン状態のときは、ノードBからノードAへ電流が流れるが、オフ状態のときはノードAからノードBへ流れる電流が極めて少ない。トランジスタ113、115、116、123、125、133、135のチャネル領域を、非晶質シリコン層、微結晶シリコン層、多結晶シリコン層、または単結晶シリコン層で形成することができる。また、ダイオード接続したトランジスタ112、122、132と同様に、酸化物半導体で形成してもよい。本実施の形態に示す半導体記憶装置は、ダイオード接続した第1のトランジスタのチャネル領域を酸化物半導体を用いて形成することで、1×10-19A/μm以下、さらには1×10-20A/μm以下とオフ電流を低減することができる。このため、データの書込によって上昇した第2のトランジスタのゲート及び容量素子の電位が、ダイオード接続した第1のトランジスタからリークしにくく、第2のトランジスタのゲートの電位を保持することができる。即ち、一度書き込んだデータを保持することができる。また、データの書込み電圧は、第2のトランジスタをオンできる程度の電圧、即ち、第2のトランジスタのしきい値電圧以上と設定することが可能であり、書込み電圧を低減することが可能である。また、書込み電圧用の昇圧回路を設けずともよく、書込み時の消費電力を低減することが可能であると共に、耐圧を高めるためのチャネル長の増大や、LDD領域形成が不要となり、メモリ素子の縮小化が可能であり、高集積化ができる。また、本実施の形態に示す半導体記憶装置の書込み時間は、ダイオード接続した第1のトランジスタのオン電流及び容量素子の容量で決まり、第1のトランジスタのオン電流を10-6A、容量素子の容量を1pFとしても、1μs程度で書き込みが終了する。また、複数のメモリ素子に同時に書き込みを行なうことも可能である。このため、書き込み時間は大幅に短縮することが可能である。また、本実施の形態に示す半導体記憶装置に含まれるメモリセルは、ライトワンスメモリであるため、ロジック回路の誤動作によるデータの書き換えは起こらない。このことから、半導体記憶装置のデータ保持の安全性を高めることができる。なお、本実施の形態に示すメモリセル及びメモリセルアレイの形態は一形態であって、構成を限定するものではない。実施の形態2本実施の形態では、実施の形態1で示した半導体記憶装置のデータの書込み及び読出しについて、図面を用いて説明を行う。図2Aに示すNOR型のメモリセル110のデータの書込みについて、図4Aを用いて説明する。まず、書込みを行うメモリセル110に接続する書込み用のビット線BL1及び書込み用のワード線WL1に、第1の電位を印加し、読出し用のビット線BL2及び読出し用のワード線WL2を接地電位とする。第1の電位は、トランジスタ113、115をオン状態とする電位であり、トランジスタ113、115の閾値電圧より高い電位、ここでは2Vとする。書込み用のワード線WL1の電位が第1の電位となることによって、書込み用の選択トランジスタとして機能するトランジスタ115及びダイオード接続したトランジスタ112がオンし、ノードA、即ち容量素子114及びトランジスタ113のゲートの電位が書込み用のビット線BL1とほぼ同じ電位まで上昇し、トランジスタ113はオンする。以上の工程によりデータ1を書込むことができる。なお、データ1の書込みには、トランジスタ113がオンするだけの電荷がノードAに充電されればよいので、書込みを行なうための昇圧回路は不要であり、書込み電圧は、メモリセル110を駆動するロジック回路に電源から電圧が供給される。また、書込み時間は、容量素子104を充電するだけの時間で十分であるため、トランジスタ112、115のオン電流を10-6A、容量素子114の容量を1pFとした場合、1μs程度の短時間で書込みが終了する。書込み終了後は、図4Bのように書込み用のビット線BL1及び書込み用のワード線WL1の電位を0Vとする。これにより書込み用の選択トランジスタとして機能するトランジスタ115及びダイオード接続したトランジスタ112がオフ状態となるが、酸化物半導体を用いて形成されたトランジスタ112のオフ電流は非常に小さいため、ノードAの電圧は長期間保持される。具体的には、酸化物半導体を用いて形成されたトランジスタ112のオフ電流が1×10-19A/μm以下、さらには1×10-20A/μm以下であるため、容量素子114に1pFの容量を付加した場合、20~200日間データを保持することが可能であり、メモリ素子111はライトワンスメモリとして機能する。なお、ここでのデータの保持とは、容量素子114の電位が、データ1書込み時の電位の90以上、すなわち1.8V以上となる状態をいう。次に、図2Aに示すメモリセル110のデータの読出しについて、図5を用いて説明する。図5Aはデータ1の読出し方法、図5Bはデータ0の読出し方法を示したものである。データの読出しは、読出し用ワード線WL2の電位を変化させ、読出し用の選択トランジスタとして機能するトランジスタ116をオンし、読出し用のビット線BL2の電圧に応じて読出し回路117の出力を決定する。なお、読出し時には書込み用のビット線BL1及び書込み用のワード線WL1は接地電位とし、トランジスタ112、115はオフ状態である。データ1の読出しの場合、図5Aに示すように、読出しを行う列に属する読出し用ワード線WL2に第2の電位を印加し、トランジスタ116をオンさせる。また、読出しを行わない列に属する読出し用ワード線WL2に負の電位である第3の電位を印加する。第2の電位は、トランジスタ116をオン状態とする電位であり、トランジスタ116の閾値電圧より高い電位、ここでは2Vとする。データ1の場合、トランジスタ113がオンしているため、読出し回路117の出力は、トランジスタ113のオン抵抗及びトランジスタ116のオン抵抗の和と、読出し回路117に含まれる抵抗R1と示す。との比較により決定される。ここで、読出し回路内の抵抗R1を、トランジスタ113のオン抵抗及びトランジスタ116のオン抵抗の和よりも大きくしておくことで、読出し用のビット線BL2のノードCにおける電位はほぼ0Vとなる。ノードCにおける電位は、読出し回路117に含まれるインバータ118によって反転され、データ1として出力される。データ0の読出しの場合、図5Bに示すように、読出し用ワード線WL2に第2の電位を印加し、トランジスタ116をオンさせる。データ0の場合、トランジスタ113がオフしているため、読出し回路117の出力はトランジスタ113のオフ抵抗及びトランジスタ116のオン抵抗の和と、読出し回路117に含まれる抵抗R1との比較により決定される。ここで、読出し回路117に含まれる抵抗R1を、トランジスタ113のオフ抵抗及びトランジスタ116のオン抵抗の和よりも小さくしておくことで、読出し用のビット線BL2のノードCにおける電位は読出し回路117によってほぼ2Vとなる。当該電位は、読出し回路117に含まれるインバータ118によって反転され、データ0として出力される。なお、読出しを行わない列に属するメモリセルにおいて、読出し用ワード線WL2には負の電位である第3の電位が印加される。第3の電位は、トランジスタ116をオフ状態とする電位であり、トランジスタ116の閾値電圧より低い負の電位、ここでは-2Vとする。トランジスタ116はオフする。したがって、読出しを選択しないメモリセルのデータが読み出されるおそれはない。次に、実施の形態1で図2Bに示したNOR型のメモリセル130のデータの書込み及び読出しについて、図面を用いて説明を行う。はじめに、図2Bに示すNOR型のメモリセル130のデータの書込みについて、図6を用いて説明する。まず、書込みを行うメモリセル130に属する書込み用のビット線BL1及び書込み用のワード線WL1に、第1の電位を印加し、読出し用のワード線WL2を接地電位とする。第1の電位は、トランジスタ133、135をオン状態とする電位であり、トランジスタ133、135の閾値電圧より高い電位、ここでは2Vとする。書込み用のワード線WL1及び書込み用のビット線BL1が第1の電位となることによってトランジスタ135がオンし、ダイオード接続したトランジスタ132がオンし、ノードA、即ち容量素子134及びトランジスタ133のゲートに電荷が充電され、書込み用のビット線BL1とほぼ同じ電位まで上昇し、トランジスタ133はオンする。以上の工程によりデータ1を書込むことができる。書込み終了後は、書込み用のビット線BL1及び書込み用のワード線WL1の電位を0Vとする。これにより書込み用の選択トランジスタとして機能するトランジスタ135及びダイオード接続したトランジスタ132がオフ状態となるが、酸化物半導体を用いて形成されたトランジスタ132のオフ電流は非常に小さいため、ノードAの電圧は長期間保持される。この結果、メモリ素子131はライトワンスメモリとして機能する。次に、図2Bに示すメモリセル130のデータの読出しについて、図7を用いて説明する。図7Aはデータ1の読出し方法、図7Bはデータ0の読出し方法を示したものである。データの読出しは、読出し用ワード線WL2の電位を変化させ、読出し用のビット線BL2の電圧に応じて読出しを行う。データ1の読出しの場合、図7Aに示すように、読出しを行う列に属する読出し用ワード線WL2を接地電位とし、それ以外の読出し用ワード線WL2を負の電位である第3の電位とする。読出しを行うメモリセル130がデータ1、即ちメモリセル130の容量素子134に第1の電圧が充電されている場合、トランジスタ133はオンし、読出し用のビット線BL2のノードCにおける電位はほぼ0Vとなる。ノードCにおける電位は、読出し回路117に含まれるインバータによって反転され、データ1として出力される。データ0の読出しの場合、図7Bに示すように、読出しを行う列に属する読出し用ワード線WL2を接地電位とし、それ以外の読出し用ワード線WL2を負の電位である第3の電位とする。読出しを行うメモリセル130がデータ0の場合、即ちメモリセル130の容量素子134に電荷が充電されていない場合、トランジスタ133はオフするため、読出し用のビット線BL2のノードCにおける電位は読出し回路117によってほぼ2Vとなる。当該電位は、読出し回路117に含まれるインバータによって反転され、データ0として出力される。なお、読出しを行わない列に属するメモリセルの読出し用ワード線WL2には、負の電位である第3の電位が印加される。メモリセルの容量素子134の電位は、ノードAに蓄えられている電位に第3の電位を加えた値となる。第3の電位は負の電位であるため、メモリセルの容量素子134の電位が低下し、メモリセルへの書込まれたデータに係わらず、トランジスタ133はオフする。したがって、選択しないメモリセルのデータが読み出されるおそれはない。次に、実施の形態1において図3に示したNAND型のメモリセル120のデータの書込み及び読出しについて、図面を用いて説明を行う。図3に示すNAND型のメモリセル120のデータの書込みについて、図8を用いて説明する。まず、書込みを行うメモリセル120に属するビット線BL及びワード線WLに、第1の電位を印加する。第1の電位は、トランジスタ123、125をオン状態とする電位である。また、容量素子124において、トランジスタ123、125と接続していない第2の電極を接地電位とする。書込み用のワード線WLが第1の電位となることによってトランジスタ125がオンし、ダイオード接続したトランジスタ122がオンし、ノードA、即ち容量素子124及びトランジスタ123のゲートの電位が書込み用のビット線BLとほぼ同じ電位まで上昇し、トランジスタ123はオンする。以上の工程によりデータ1を書込むことができる。書込み終了後は、書込み用のビット線BLの電位を0Vとする。これにより書込み用の選択トランジスタとして機能するトランジスタ125及びダイオード接続したトランジスタ122がオフ状態となるが、酸化物半導体を用いて形成されたトランジスタ122のオフ電流は非常に小さいため、ノードAの電位は長期間保持される。この結果、メモリ素子121はライトワンスメモリとして機能する。次に、図3に示すメモリセル120のデータの読出しについて、図9を用いて説明する。図9Aはデータ1の読出し方法、図9Bはデータ0の読出し方法を示したものである。データの読出しは、あるビット線に接続するメモリセル全て、即ち領域129に囲まれるメモリセル120に含まれる容量素子124において、トランジスタ123と接続していない第2の電極に電圧を印加することで行う。読出しを行う列に属するメモリセルの容量素子124の第2の電極に接地電位を印加し、それ以外の領域129に含まれるメモリセルの容量素子124の第2の電極に第4の電位を印加し、読出し用のビット線BLの電圧に応じて読出し回路117の出力を決定する。第4の電位は、トランジスタ123の閾値電圧より高い電位であり、ここでは、第4の電位を2Vとする。データ1の読出しの場合、図9Aに示すように、読出しを行うメモリセルの容量素子124に電荷が蓄えられ、第1の電極には第1の電位が印加されている。このため、容量素子124の第2の電極を接地電位とすることで、トランジスタ123がオンする。一方、領域129であって、読出しを行わないメモリセルの容量素子124の第2の電極に第4の電位を印加することで、容量素子124の第1の電極の電位が押し上げられるため、トランジスタ123がオンする。この結果、データ線DLに接続するトランジスタ123全てがオン状態となり、データ線DLにおけるノードCの電位が0Vとなる。ノードCにおける電位は、読出し回路117に含まれるインバータによって反転され、データ1として出力される。データ0の読出しの場合、図9Bに示すように、読出しを行うメモリセル120の容量素子124の第1の電極は0Vである。このため、読出しを行うメモリセルのトランジスタ123はオフ状態である。一方、領域129であって、読出しを行わないメモリセルの容量素子124の第2の電極に第4の電位を印加することで、容量素子124の第1の電極の電位が押し上げられるため、トランジスタ123がオンする。この結果、データ線DLのノードCにおける電位は、読出し回路117によってほぼ2Vとなる。本実施の形態により、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データ書換えができない半導体記憶装置を提供することができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2で示した半導体記憶装置の一形態について、図面を用いて説明を行う。図10Aは実施形態1で示したメモリセルアレイを有する半導体記憶装置の例である。半導体記憶装置300は、メモリセルアレイ301、コラムデコーダ302、ローデコーダ303、インターフェース回路304を有する。メモリセルアレイ301は、マトリクス状に配置された複数のメモリセル305を有する。インターフェース回路304は、外部信号からコラムデコーダ302及びローデコーダ303を駆動するための信号を生成すると共に、読出したメモリセル305のデータを外部に出力する。コラムデコーダ302は、インターフェース回路304からメモリセル305を駆動するための信号を受け取り、書込みまたは読出しを行うためのビット線に送る信号を生成する。ローデコーダ303は、インターフェース回路304からメモリセル305を駆動するための信号を受け取り、書込みもしくは読出しを行うためのワード線に送る信号を生成する。コラムデコーダ302からビット線へ出力する信号及びローデコーダ303からワード線へ出力する信号により、メモリセルアレイ301の中においてアクセスを行うメモリセルが一意に定まる。また、図10Bに示すように、実施の形態1及び実施の形態2に示すライトワンスメモリと、書き換え可能なメモリとを混載したメモリセルアレイを有する半導体記憶装置を作製ことも可能である。図10Bに示す半導体記憶装置310は、第1のメモリセルアレイ311、第2のメモリセルアレイ312、コラムデコーダ302、ローデコーダ303、インターフェース回路304を有し、第1のメモリセルアレイ311には、実施の形態1及び実施の形態2に示すライトワンスメモリ素子を有するメモリセル313がマトリクス状に配置され、第2のメモリセルアレイ312には、書き換え可能なメモリ素子を有するメモリセル314がマトリクス状に配置されている。書き換え可能なメモリ素子は、実施の形態1及び実施の形態2に示すライトワンスメモリ素子と同一のプロセスで作製することが可能である。書き換え可能なメモリ素子の構成を図11A及び図11Bを用いて説明する。図11Aは、NOR型の書き換え可能なメモリ素子を有するメモリセル及びメモリセルアレイを示した図である。メモリセル400は、メモリ素子401と、ゲートが書込み用ワード線WL1に接続し、第1の電極がメモリ素子401に接続し、第2の電極が書込み用ビット線BL1に接続するトランジスタ402と、ゲートが読出し用ワード線WL2に接続し、第1の電極が読出し用ビット線BL2に接続し、第2の電極がメモリ素子401に接続するトランジスタ406を有する。トランジスタ406は、読み出し用の選択トランジスタとして機能する。メモリ素子401は、トランジスタ403及び容量素子404を有する。トランジスタ403のゲートは、容量素子404の第1の電極及びトランジスタ402の第1の電極に接続する。また、トランジスタ403の第1の電極は、トランジスタ406の第2の電極に接続し、トランジスタ403の第2の電極は固定電位である。容量素子404の第2の電極は固定電位である。トランジスタ402は、実施の形態1に示すトランジスタ102と同様に酸化物半導体を用いて作製する。トランジスタ403、406は、実施の形態1に示すトランジスタ103と同様に作製することができる。図11Aに示すNOR型のメモリセル400のデータの書込みについて、図12を用いて説明する。図12Aはデータ1の書込み方法、図12Bはデータ0の書込み方法を示したものである。データ1の書込みの場合、図12Aに示すように、書込みを行うメモリセル400に接続する書込み用のビット線BL1及び書込み用のワード線WL1に、第1の電位を印加し、読出し用のワード線WL2を接地電位とする。第1の電位は、トランジスタ402、403をオン状態とする電位であり、トランジスタ402、403の閾値電圧より高い電位、ここでは2Vとする。書込み用のワード線WL1の電位が第1の電位となることによって、トランジスタ402がオンし、ノードA、即ち容量素子404及びトランジスタ403のゲートの電位が書込み用のビット線BL1とほぼ同じ電位まで上昇し、トランジスタ403はオンする。以上の工程によりデータ1を書込むことができる。データ0の書込みの場合、図12Bに示すように、書込みを行うメモリセル400に接続する書込み用のビット線BL1を接地電位とし、書込み用のワード線WL1に第1の電位を印加し、読出し用のワード線WL2を接地電位とする。第1の電位は、トランジスタ402をオン状態とする電位であり、トランジスタ402の閾値電圧より高い電位、ここでは2Vとする。書込み用のワード線WL1の電位が第1の電位となることによって、トランジスタ402がオンし、ノードA、即ち容量素子404及びトランジスタ403のゲート電位は接地電位である書込み用ビット線BL1の電位まで下降する。これによってトランジスタ403はオフし、データ0を書込みすることができる。なお、意図しないデータの読出しを防ぐため、書込み期間中に、読出し用ワード線WL2は接地電位にして、トランジスタ406をオフするようにする。次に、図11Aに示すメモリセル400のデータの読出しについて、図13を用いて説明する。図13Aはデータ1の読出し方法、図13Bはデータ0の読出し方法を示したものである。データの読出しは、読出し用ワード線WL2の電位を変化させ、読出し用の選択トランジスタとして機能するトランジスタ406をオンし、読出し用のビット線BL2の電圧に応じて読出し回路117の出力を決定する。データ1の読出しの場合、図13Aに示すように、読出しを行う列に属する読出し用ワード線WL2に第2の電位を印加し、トランジスタ406をオンさせる。データ1の場合、トランジスタ403がオンしているため、実施の形態2の図2Aで示すNOR型の読出し方法と同様に、読出し用ビット線BL2のノードCは接地電位となる。ノードCにおける電位は、読出し回路117に含まれるインバータによって反転され、データ1として出力される。データ0の読出しの場合、図13Bに示すように、読出し用ワード線WL2に第2の電位を印加し、トランジスタ406をオンさせる。データ0の場合、トランジスタ403がオフしているため、読出し用ビット線BL2は読出し回路117によってほぼ2Vとなる。当該電位は、読出し回路117に含まれるインバータによって反転され、データ0として出力される。なお、読出しを行わない列のメモリセルにおいて、読出し用ワード線WL2には負の電位である第3の電位が印加される。第3の電位は、トランジスタ406をオフ状態とする電位であり、トランジスタ406の閾値電圧より低い負の電位、ここでは-2Vとする。トランジスタ406はオフする。したがって、読出しを選択しないメモリセルのデータが読み出されるおそれはない。図11Bは、図11Aとは異なるNOR型の書き換え可能なメモリ素子を有するメモリセルを示した図である。図11Bに示すメモリセルは、図11Aに示すトランジスタ402と書込み用のビット線BL1の間にトランジスタ405を有する構成である。この構成は、実施形態1で示しているトランジスタ112のゲートの接続を変えたものであり、ゲートが書き込み用ワード線WL1へ接続しているだけである。つまり、配線のわずかな変更によってライトワンスメモリから書き換え可能なメモリへ、あるいはその逆へと入れ替えることが可能となる。データの書込み方法及び読出し方法は図11Aと共通であるため省略する。なお、本実施の形態では、ライトワンスメモリ素子及び書換え可能なメモリ素子をNOR型で示したが、適宜NAND型を用いることができる。このようにライトワンスメモリと書き換え可能なメモリを同一の半導体記憶装置上に搭載することが可能である。書き換え可能なメモリは、実施の形態1及び実施の形態2に示すライトワンスメモリと同一のプロセスで作製することが可能であり、かつロジック信号による操作によらず、ライトワンスメモリはライトワンスメモリとして、書き換え可能なメモリは書き換え可能なメモリとして扱うことが可能である。そのため、ロジック回路の誤動作によるデータの書き換えは原理的に起こらない半導体記憶装置を提供することが可能となる。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3に示す半導体記憶装置の構成及びその作製方法を、図14乃至図16を用いて説明する。本実施の形態では、実施の形態1に示す半導体記憶装置の構成について、上面図及び断面図を用いて説明するが、実施の形態2及び実施の形態3に適宜適用することができる。図14は、実施の形態1に示す半導体記憶装置のメモリセル110の上面図の一形態であり、図14のA-B、C-D、及びE-Fの断面図を図15に示す。図14に示すトランジスタ502は、図2Aに示すトランジスタ113に相当し、トランジスタ503は図2Aに示すトランジスタ116に相当し、ダイオード接続したトランジスタ505は図2Aに示すダイオード接続したトランジスタ112に相当し、トランジスタ506は図2Aに示すトランジスタ115に相当する。また、容量素子504は図2Aに示す容量素子114に相当する。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、ダイオード接続するトランジスタ505のチャネル領域を酸化物半導体層で形成することにあるから、半導体記憶装置の具体的な構成をここで示すものに限定する必要はない。図15に示すように、基板508上に積層された絶縁層510及び絶縁層512上にトランジスタ502及び容量素子504が設けられ、積層された絶縁層510、絶縁層512、絶縁層536、絶縁層538、絶縁層540上にトランジスタ505が設けられる。本実施の形態に示す半導体記憶装置は、下部にトランジスタ502、トランジスタ503図示しない。、容量素子504、及びトランジスタ506図示しない。を有し、上部にダイオード接続したトランジスタ505を有する。なお、容量素子504は、下部に設けず、上部に設けてもよい。トランジスタ502は、絶縁層512上に形成される半導体層519と、半導体層519上に設けられたゲート絶縁層522と、ゲート絶縁層522上に設けられたゲート電極526と、半導体層519と電気的に接続する配線534a、534bとを有する。半導体層519は、チャネル領域514と、チャネル領域514を挟むように設けられた低濃度不純物領域516及び高濃度不純物領域518これらをあわせて単に不純物領域ともいう。とで構成される。ここで、ゲート電極526の側面にはサイドウォール絶縁層530が設けられている。また、低濃度不純物領域516はサイドウォール絶縁層530と重畳する。容量素子504は、絶縁層512上に形成される高濃度不純物領域で構成される半導体層520と、半導体層520上に設けられたゲート絶縁層524と、ゲート絶縁層524上に設けられた容量電極528と、半導体層520と電気的に接続する配線534cと、容量電極528に接続する配線534bとを有する。ここで、容量電極528の側面にはサイドウォール絶縁層532が設けられている。トランジスタ502及び容量素子504を覆うように、絶縁層536、絶縁層538及び絶縁層540が設けられている。ダイオード接続したトランジスタ505は、絶縁層540上に設けられた配線534c及び配線534dと電気的に接続されている酸化物半導体層542と、配線534c、配線534d、及び酸化物半導体層542を覆うゲート絶縁層544と、ゲート絶縁層544上において酸化物半導体層542と重畳するように設けられたゲート電極546aとを有する。また、ゲート電極546aは、ゲート絶縁層544に形成された開口を封じて、配線534dと電気的に接続されることで、ダイオード接続される。トランジスタ505を覆うように、絶縁層552及び絶縁層554が設けられている。また、図14に示すように、接地配線として機能する配線546bは、ゲート絶縁層544に形成された開口を通じて、トランジスタ502の配線534aと電気的に接続される。容量電極528は配線534aと電気的に接続されているため、容量素子504の容量電極528は配線546bと電気的に接続される。配線534aは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、高濃度不純物領域518及び容量素子504の容量電極528と電気的に接続されている。配線534bは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、高濃度不純物領域518と電気的に接続されている。配線534cは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、高濃度不純物半導体である半導体層520及びトランジスタ502のゲート電極526図14参照。と電気的に接続されている。また、図14に示すように、配線534dは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、トランジスタ506の高濃度不純物領域と電気的に接続されており、トランジスタ505の酸化物半導体層542と電気的に接続されている。配線534eは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、トランジスタ506の高濃度不純物領域と電気的に接続されている。配線534fは、絶縁層536、絶縁層538及び絶縁層540に形成された開口を通じて、トランジスタ503の高濃度不純物領域と電気的に接続されている。基板508は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している基板であることが必要となる。基板508としてガラス基板を用いる場合、歪み点が730°C以上のものを用いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、B2O3よりBaOを多く含むガラス基板を用いることが好ましい。なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いることができる。また、結晶化ガラスなどを用いることができる。また、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表面に絶縁層を形成したものを用いることもできる。また、プラスチック基板を用いることもできる。なお、基板508としてプラスチック基板を用いる場合、基板508及び絶縁層510の間に接着材を設けてもよい。絶縁層510は、窒化絶縁層で形成することが好ましく、絶縁層512は酸化絶縁層で形成することが好ましい。窒化絶縁層としては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層等がある。酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層等がある。トランジスタ502の半導体層519、及び容量素子504の高濃度不純物半導体である半導体層520は、非晶質シリコン層、微結晶シリコン層、多結晶シリコン層、または単結晶シリコン層で形成することができる。なお、単結晶シリコン層をチャネル領域に用いたトランジスタとしては、単結晶半導体基板をチャネル領域に用いたトランジスタの他、絶縁領域上にチャネル領域となる単結晶シリコン層が形成される、いわゆるSOISilicononInsulator基板を用いたトランジスタを用いることができる。また、トランジスタ502の半導体層519に、ダイオード接続したトランジスタ505で説明する酸化物半導体層と同様の酸化物半導体層を形成してもよい。ゲート絶縁層522及びゲート絶縁層524は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を、単層でまたは積層して形成することができる。また、ゲート絶縁層522及びゲート絶縁層524は、ハフニウムシリケートHfSiOx、窒素が添加されたハフニウムシリケートHfSixOyNz、窒素が添加されたハフニウムアルミネートHfAlxOyNz、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用いることで、ゲートリーク電流を低減できる。さらには、high-k材料と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上との積層構造とすることができる。ゲート絶縁層522及びゲート絶縁層524の厚さは、10nm以上300nm以下とすることができる。ゲート電極526及び容量電極528は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極526及び容量電極528は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。また、ゲート電極526及び容量電極528は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。サイドウォール絶縁層530及びサイドウォール絶縁層532は、ゲート絶縁層522及びゲート絶縁層524と同様の材料を用いて形成することができる。なお、トランジスタ及び容量素子の集積化などのため、サイドウォール絶縁層が形成されない場合もある。絶縁層536及び絶縁層540は、ゲート絶縁層522及びゲート絶縁層524と同様に形成することができる。絶縁層538は、有機樹脂層を用いて形成することができる。有機樹脂層としては、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることができる。また、シロキサンポリマーを用いることができる。配線534a乃至配線534fは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いてもよい。また、配線534a乃至配線534fは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。また、配線534a乃至配線534fは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。なお、トランジスタ505及びトランジスタ506は、トランジスタ502と同様の構成とすることができる。酸化物半導体層542は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物などを用いることができる。ここでは、n元系金属酸化物はn種類の金属酸化物で構成される。なお、酸化物半導体層には、不純物として、主成分とする金属酸化物以外の元素が1以下、好ましくは0.1以下入ってもよい。また、酸化物半導体層542は、三元系金属酸化物であり、InMXZnYOZY=0.5~5で表現される金属酸化物を用いてもよい。ここで、Mは、ガリウムGaやアルミニウムAlやボロンBなどの13族元素から選択される一または複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり、Mの含有量がゼロ即ち、x=0の場合を含む。一方、In及びZnの含有量はゼロではない。すなわち、上述の表記には、In-Ga-Zn-O系金属酸化物やIn-Zn-O系金属酸化物などが含まれる。また、酸化物半導体層542を形成する金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。酸化物半導体層542は、非晶質構造、微結晶構造、多結晶構造、または単結晶構造の酸化物半導体を適宜用いることができる。また、表面に垂直な方向にc軸がほぼ平行な結晶を有する酸化物半導体を用いることができる。酸化物半導体層542は、i型化または実質的にi型化された酸化物半導体層で形成される。i型化または実質的にi型化された酸化物半導体層は、キャリア密度が5×1014/cm3未満、好ましくは1×1012/cm3未満、より好ましくは1×1011/cm3以下である。また、ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、水素濃度が1×1016/cm3以下が好ましい。なお、キャリア密度は、ホール効果測定により得られる。また、より低濃度のキャリア密度の測定は、CV測定Capacitance-Voltage-Measurementの測定結果により得られる。また、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyにより得られる。i型化または実質的にi型化された酸化物半導体層542をチャネル領域に用いたトランジスタ505は、オフ電流が1×10-19A/μm以下、さらには1×10-20A/μm以下と低くすることができる。これは、i型化または実質的にi型化された酸化物半導体層は、バンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結合が生じにくい。このため、ゲート電極に負の電位が印加された状態オフ状態では、少数キャリアであるホールは実質的にゼロであるため、直接再結合及び間接再結合が生じにくく、電流は限りなく低くなる。この結果、トランジスタの非導通オフ、OFFともいう。状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、i型化または実質的にi型化された酸化物半導体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。このため、トランジスタ505は、オフ状態では極めてリーク電流の低いノーマリーオフ状態となり、優れたスイッチング特性を有する。ゲート絶縁層544は、ゲート絶縁層522及びゲート絶縁層524に示す材料を適宜用いることができる。なお、ゲート絶縁層544が積層構造の場合、酸化物半導体層542に接する側の層を酸化絶縁層で形成することで、酸化物半導体層542に含まれる酸素欠損に酸素を供給することが可能であり、酸化物半導体層542をi型化または実質的にi型化にすることができる。絶縁層552及び絶縁層554は、絶縁層536、絶縁層538または絶縁層540と同様に形成することができる。本実施の形態では、ダイオード接続したトランジスタ505のチャネル領域を、i型化または実質的にi型化された酸化物半導体層で形成するため、オフ電流を極めて低減することができる。このため、容量素子504に印加された電圧を長時間保持することができる。次に、図15に示す半導体記憶装置において、トランジスタ505の作製工程について、図16を用いて説明する。なお、トランジスタ502、トランジスタ503、及びトランジスタ506の作製工程は、公知のトランジスタの作製工程を適宜用いればよい。図16Aに示すように、絶縁層540上に、トランジスタ505のソース電極及びドレイン電極として機能する配線534c及び配線534dを形成する。絶縁層540は、スパッタリング法、CVD法、印刷法、塗布法等により形成することができる。または、μ波例えば、周波数2.45GHzを用いた高密度プラズマCVDにより、緻密で絶縁耐圧の高い高品質な絶縁層540を形成できる。酸化物半導体層と高品質な絶縁層540とが密接することにより、界面準位を低減して界面特性を良好とすることができる。また、高密度プラズマCVDにより得られた絶縁層540は、一定の厚さで形成できるため、段差被覆性に優れている。また、高密度プラズマCVDにより得られる絶縁層540は、厚さを精密に制御することができる。なお、i型化または実質的にi型化された酸化物半導体層は、界面準位、界面電荷に対して極めて敏感であるため、絶縁層540を、μ波を用いた高密度プラズマCVDで形成することで、界面準位を低減して界面特性を良好とすることができる。なお、絶縁層540を形成する際に、基板508を加熱することで、絶縁層540に含まれる水素、水、水酸基、水素化物などを低減することができる。また、絶縁層540に含まれる水素、水、水酸基、水素化物などを低減するため、スパッタリング法で絶縁層540を形成する場合は、処理室内に残留する水素、水、水酸基または水素化物などを除去しつつ絶縁層540を形成することが好ましい。処理室内に残留する水素、水、水酸基、水素化物などを除去するためには、吸着型の真空ポンプを用いることが好ましい。吸着型の真空ポンプの代表例は、クライオポンプ、イオンポンプ、チタンサブリメーションポンプである。また、排気手段としては、ターボポンプにコールドトラップを加えたものを用いることができる。また、絶縁層540を形成する際に用いるスパッタリングガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることで、絶縁層540に含まれる水素、水、水酸基、水素化物などを低減することができる。配線534c及び配線534dは、印刷法、インクジェット法等を用いて作製することで、工程数を削減することができる。または、絶縁層540上に、スパッタリング法、CVD法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成したレジストをマスクとして上記導電層をエッチングして、配線534c及び配線534dを形成することができる。次に、図16Bに示すように、絶縁層540、配線534c及び配線534d上に、酸化物半導体層541を形成する。酸化物半導体層541は、印刷法、インクジェット法等を用いて形成することができる。または、絶縁層540上に、スパッタリング法、CVD法、塗布法、パルスレーザー蒸着法等により酸化物半導体層を形成し、フォトリソグラフィ工程により形成したレジストをマスクとして上記酸化物半導体層をエッチングして、島状の酸化物半導体層541を形成することができる。酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度及び酸素濃度、成膜する材料及びその組成、加熱処理条件などに依存する。酸化物半導体層の水素濃度を低くする、または、酸化物半導体層の酸素濃度を高くし酸素欠損を低減させることで、酸化物半導体層は、i型または実質的にi型となる。本実施の形態では、酸化物半導体層をi型化または実質的にi型化する処理を後に行うため、酸化物半導体層541はi型でもn型でもよい。なお、酸化物半導体層をスパッタリング法で形成する場合、基板を加熱することで、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる。また、第1の加熱処理において、結晶成長を促すことができる。また、酸化物半導体層をスパッタリング法で形成する場合、金属酸化物ターゲット中の金属酸化物の相対密度を80以上、好ましくは95以上、さらに好ましくは99.9以上とすることで、酸化物半導体層中の不純物濃度を低減することができ、電気特性または信頼性の高いトランジスタを得ることができる。また、酸化物半導体層を形成する前にプレヒート処理を行うことで、スパッタリング装置内壁や、ターゲット表面やターゲット材料中に残存している水素、水、水酸基、水素化物等を除去できるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる。また、絶縁層540と同様に、酸化物半導体層を形成する前、または形成中、または形成後に、スパッタリング装置内に残存している水素、水、水酸基、水素化物などを除去するために、吸着型の真空ポンプを用いることが好ましい。この結果、水素、水、水酸基、水素化物などが排気されるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの濃度を低減できる。次に、第1の加熱処理を行い、酸化物半導体層541に含まれる水素、水、水酸基、水素化物などの不純物を除去する。即ち、脱水化及び脱水素化の少なくとも一方を行うことができる。なお、第1の加熱処理において、酸化物半導体層541に酸素欠損が形成される。第1の加熱処理の温度は、400°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。第1の加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、加熱処理装置として、電気炉や、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガスに、水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理において、昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が行われた後、雰囲気を切り替えて酸素雰囲気にし、酸化物半導体層内部に酸素を補給することで、水素濃度が低減され、且つ酸素欠損が形成された酸化物半導体層の酸素欠損に酸素を供給することが可能であり、i型化または実質的にi型化された酸化物半導体層を形成することができる。また、第1の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層は結晶化し、結晶を有する酸化物半導体層となる場合もある。例えば、結晶化率が90以上、または80以上の結晶を有する酸化物半導体層となる場合もある。また、第1の加熱処理の条件、または酸化物半導体層の材料によっては、非晶質の酸化物半導体層の表層部に、表面に垂直な方向にc軸がほぼ平行な結晶が形成される酸化物半導体層となる場合もある。ここでは、電気炉に基板を導入し、窒素、希ガスなどの不活性ガス雰囲気において450°Cで1時間の加熱処理を行う。次に、図16Cに示すように、ゲート絶縁層544を形成する。ゲート絶縁層544は、絶縁層540と同様に形成することができる。なお、ゲート絶縁層544として、スパッタリング法により酸化シリコン層を形成すると、酸化シリコン層から第1の加熱処理で発生した酸化物半導体層541に含まれる酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす構成とすることが可能である。この結果、i型化または実質的にi型化された酸化物半導体層542を形成することができる。また、酸化物半導体層と高品質な絶縁層540とが密接することにより、界面準位を低減して界面特性を良好とすることができる。なお、i型化または実質的にi型化された酸化物半導体層は界面準位、界面電荷に対して極めて敏感であるため、絶縁層540を、μ波を用いた高密度プラズマCVDで形成することで、界面準位を低減して界面特性を良好とすることができる。次に、不活性ガス雰囲気、または酸素ガス雰囲気で、第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。第2の加熱処理は、ゲート絶縁層544上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。当該加熱処理により、ゲート絶縁層544の酸化絶縁層から第1の加熱処理で発生した酸化物半導体層に含まれる酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす構成とすることが可能である。この結果、よりi型化または実質的にi型化された酸化物半導体層542を形成することができる。本実施の形態では、窒素雰囲気において250°Cで1時間の第2の加熱処理を行う。次に、図16Dに示すように、ゲート絶縁層544に開口を形成した後、ゲート絶縁層544及び配線534d上にゲート電極546aを形成する。以上の工程により、ゲート電極546a及び配線534dがダイオード接続したトランジスタを作製することができる。ゲート電極546aは、配線534c及び配線534dと同様に形成することができる。次に、図16Eに示すように、ゲート絶縁層544及びゲート電極546a上に絶縁層552及び絶縁層554を形成する。さらに、大気中で100°C以上200°C以下の加熱処理を1時間以上30時間以下、行ってもよい。当該加熱処理により、トランジスタの信頼性を高めることができる。なお、図16においては、配線534c及び配線534dを形成した後、酸化物半導体層541を形成したが、絶縁層540上に酸化物半導体層541を形成した後、配線534c及び配線534dを形成してもよい。また、図16においては、絶縁層540上にゲート電極546aを形成し、ゲート電極546a上にゲート絶縁層544を形成し、ゲート絶縁層544上に酸化物半導体層541を形成し、酸化物半導体層541上にソース電極及びドレイン電極として機能する配線を形成してもよい。この場合、ソース電極及びドレイン電極として機能する配線の一方と、配線534cとが電気的に接続する。また、ソース電極及びドレイン電極として機能する配線の他方と、ゲート電極546aとが電気的に接続する。以上の工程により、i型化または実質的にi型化された酸化物半導体層をチャネル領域に有し、オフ電流が極めて低いトランジスタ505を作製することができる。実施の形態5本実施の形態では実施の形態1乃至実施の形態4で示した半導体記憶装置を有するRFIDタグの形態について、図面を用いて説明を行う。図17で示す回路はRFIDタグである。RFIDRadioFrequencyIDentification:無線周波数による非接触自動識別技術は、非接触で記録情報が読み取れ、無電池で動作し、耐久性、耐候性に優れるなどの特徴を有する。無電池で動作が可能なのは、RFIDタグが有するアンテナが受信する電波これには動作命令等が含まれるを回路内で整流することにより、電力を発生させることができるためである。RFIDタグには、機能向上のためにユーザによって書込み、あるいは書き換えが可能なメモリを搭載することがしばしば行われている。RFIDタグ1520は、アンテナ回路1521及び信号処理回路1522を有する。信号処理回路1522は、整流回路1523、電源回路1524、復調回路1525、発振回路1526、論理回路1527、メモリコントロール回路1528、メモリ回路1529、論理回路1530、アンプ1531、変調回路1532を有する。メモリ回路1529は上記実施形態の半導体記憶装置を有する。アンテナ回路1521によって受信された通信信号は復調回路1525に入力される。受信される通信信号、すなわちアンテナ回路1521とリーダ/ライタ間で送受信される信号の周波数は極超短波帯においては13.56MHz、915MHz、2.45GHzなどがあり、それぞれISO規格などで規定される。もちろん、アンテナ回路1521とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz~3THz、ミリ波である30GHz~300GHz、マイクロ波である3GHz~30GHz、極超短波である300MHz~3GHz、超短波である30MHz~300MHzのいずれの周波数も用いることができる。また、アンテナ回路1521とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。発振回路1526から出力された発振信号は、クロック信号として論理回路1527に供給される。また、変調された搬送波は復調回路1525で復調される。復調後の信号も論理回路1527に送られ解析される。論理回路1527で解析された信号はメモリコントロール回路1528に送られる。メモリコントロール回路1528はメモリ回路1529を制御し、メモリ回路1529に記憶されたデータを取り出し、論理回路1530に送る。論理回路1530に送られた信号は、論理回路1530でエンコード処理された後、アンプ1531で増幅される。アンプ1531で増幅された信号によって、変調回路1532は搬送波に変調をかける。この変調された搬送波により、リーダ/ライタがRFIDタグ1520からの信号を認識する。整流回路1523に入った搬送波は整流された後、電源回路1524に入力される。このようにして得られた電源電圧を、電源回路1524より復調回路1525、発振回路1526、論理回路1527、メモリコントロール回路1528、メモリ回路1529、論理回路1530、アンプ1531、変調回路1532などに供給する。信号処理回路1522とアンテナ回路1521におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路1522をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路1522の一面を電極にしてアンテナに貼り付ける。信号処理回路1522とアンテナとの貼り付けにはACFanisotropicconductivefilm;異方性導電性フィルムを用いることができる。アンテナは、信号処理回路1522と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路1523は、アンテナ回路1521が受信する搬送波により誘導される交流信号を直流信号に変換する。RFIDタグ1520は、図18に示すように、バッテリー1581を有してもよい。整流回路1523から出力される電源電圧が、信号処理回路1522を動作させるのに十分でないときには、バッテリー1581からも信号処理回路1522を構成する各回路、例えば復調回路1525、発振回路1526、論理回路1527、メモリコントロール回路1528、メモリ回路1529、論理回路1530、アンプ1531、変調回路1532などに電源電圧を供給する。また、整流回路1523から出力される電源電圧のうちの余剰分をバッテリー1581に充電することができる。RFIDタグにアンテナ回路1521及び整流回路1523とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー1581に蓄えるエネルギーを得ることができる。バッテリーに電力を充電することでRFIDタグを連続的に使用できる。バッテリーはシート状に形成された電池を用いることができる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池等を用いると、バッテリーの小型化が可能である。また、バッテリーとして、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどを用いることができる。実施の形態6本実施形態では、実施の形態5で示したRFIDタグ1520の使用例について、図面を用いて説明を行う。RFIDタグ1520の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等図19A参照。、記録媒体DVDソフトやビデオテープ等図19B参照。、包装用容器類包装紙やボトル等図19C参照。、乗り物類自転車等図19D参照。、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話等の物品、若しくは各物品に取り付ける荷札図19E及び図19F参照。等に設けて使用することができる。RFIDタグ1520は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。RFIDタグ1520は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にRFIDタグ1520を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明のRFIDタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、RFIDタグ1520を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。本実施例では、実施の形態1乃至実施の形態3に示すメモリ素子のデータ保持時間を回路シミュレーションにより検証した結果を示す。図20に、シミュレーション用の回路図、及びその結果示す。図20Aに示す回路は本発明の一態様であるメモリ素子であり、ダイオード接続したトランジスタ601、トランジスタ602、及び容量素子603を有する。この回路と等価なシミュレーション用の回路を図20Bに示す。図20Bに示す回路は抵抗611、トランジスタ612、容量613、抵抗614、抵抗615を有する。抵抗611はオフ状態のダイオード接続したトランジスタ601と等価であり、抵抗614はトランジスタ612のゲートリーク成分を示し、抵抗615は容量613の電極間リーク成分を示す。書き込み直後の状態を想定し、ノードAの初期電圧を2Vとしてシミュレーションを行った。シミュレーションソフトとしてはSIMUCADDESIGNAUTOMATION社のGateway、Version2.6.12.Rを用いた。ノードAの電位は、ダイオード接続したトランジスタ601のオフ電流を想定した抵抗611、トランジスタ612のゲートリーク成分を想定した抵抗614、容量613の電極間リーク成分を想定した抵抗615それぞれによって、時間経過に従い単調減少する。電位が下がり、トランジスタ612のオフ状態を保てなくなる時点までがデータの保持可能な時間となる。本実施例では電圧が10低下、即ち1.8Vまで下がるまでの期間をデータ1が保持可能な期間、すなわちデータ1保持時間と定義する。条件1及び条件2は、抵抗611の抵抗値を、ダイオード接続したトランジスタ601のチャネル領域を酸化物半導体層で形成したトランジスタのオフ電流の値とした。条件3は、抵抗611の抵抗値を、ダイオード接続したトランジスタ601のチャネル領域を酸化物半導体層で形成しなかったトランジスタのオフ電流の値とした。条件1:2×1020Ωオフ電流換算で10-20A、条件2:2×1019Ωオフ電流換算で10-19A、条件3:2×109Ωオフ電流換算で10-9A。抵抗614と抵抗615の抵抗値は、抵抗611の10倍であると仮定した。図20Cにシミュレーション結果を示す。図20Cは、経過時間を横軸にノードAの電圧を縦軸にとったグラフである。条件3ではデータ1保持時間は176.3μsであったのに対し、条件1ではデータ1保持時間は17.63×106s約200日間、条件2ではデータ1保持時間は1.763×106s約20日間となった。この結果より、ダイオード接続したトランジスタ601のチャネル領域を酸化物半導体層で形成することで、格段に長い期間データ1を保持することが可能であることがわかった。本実施例では、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用いたトランジスタのオフ電流を求めた結果について説明する。まず、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図21に示す。図21において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、1×10-12A以下であることがわかった。また、トランジスタのオフ電流ここでは、単位チャネル幅1μmあたりの値は1aA/μm1×10-18A/μm以下となることがわかった。次に、i型化または実質的にi型化された酸化物半導体層を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用いたトランジスタのオフ電流は、1×10-12A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図22を参照して説明する。図22に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジスタ806には、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用いたトランジスタを適用した。測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源V1を与える電源に接続されている。また、トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子Voutとなっている。なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の特性評価用素子を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力して、トランジスタ804のソース端子またはドレイン端子の他方と接続されるノードつまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノードであるノードAに電位V1を与える。ここで、電位V1は、例えば高電位とする。また、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子またはドレイン端子の一方の端子の電位つまりV2、および、トランジスタ808のソース端子またはドレイン端子の他方の端子の電位つまりV1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図23に示す。初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、電位Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期化期間が終了する。その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。本実施例では、チャネル長L=10μm、チャネル幅W=50μmの、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を作製した。また、並列された各測定系800において、容量素子802a~802cの容量値をそれぞれ、容量素子802aを100fF、容量素子802bを1pF、容量素子802cを3pFとした。なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。図24に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。図24より、時間の経過にしたがって、電位が変化している様子が確認できる。図25には、上記電流測定によって算出された室温25°Cにおけるオフ電流を示す。なお、図25は、ソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図25から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。さらに、上記電流測定によって算出された85°Cの温度環境下におけるオフ電流について図26に示す。図26は、85°Cの温度環境下におけるソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図26から、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は100zA/μm以下であることが分かった。以上、本実施例により、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。また、実施の形態1乃至実施の形態3に示すような、i型化または実質的にi型化された酸化物半導体層をチャネル領域に用い、且つダイオード接続したトランジスタ102、112、122、132も、オフ電流が十分に小さくなることがわかる。