集積回路ICの設計のためのシステムにおいて、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、少なくとも一つの構造マルチプロジェクトウエハSMPWと、前記SMPWを組み込んでおり、IPの統合またはフロア設計の必要性を有していない、合理的なIC設計フローとを備えている集積回路ICの設計のためのシステム。前記SMPWの前記機能ブロックが、構造化アレイを有している請求項1記載のシステム。前記SMPWは、ユーザーが、該ユーザーの必要に応じて該SMPWの異なるブロックをカスタマイズおよびプログラムすることができるように、コンタクト層まであらかじめ形成されている請求項1記載のシステム。前記IC設計フローが、約1-3ヶ月のサイクルタイムを有している請求項1記載のシステム。前記機能ブロックが、メタルプログラム可能なPLL、マスター/スレーブDLL、メタルプログラム可能なI/O要素、シーオブゲート、メモリーおよび高速シリアルリンクからなる群から選択される請求項1記載のシステム。合理的な集積回路ICの設計プロセスで用いるためのコンポーネントアーキテクチャにおいて、ユーザーが、該ユーザーの要求に応じて、メタライゼーションを通して、サブブロックをカスタマイズおよびプログラムすることを許容するために、前記アーキテクチャが、コンタクト層まであらかじめ形成されている、特定の用途をターゲットにしている多数の前記サブブロックを備えているコンポーネントアーキテクチャ。前記サブブロックが構造化アレイである請求項6記載のコンポーネントアーキテクチャ。前記サブブロックが、メタルプログラム可能なPLL、マスター/スレーブDLL、メタルプログラム可能なI/O要素、シーオブゲート、メモリーおよび高速シリアルリンクからなる群から選択される請求項6記載のコンポーネントアーキテクチャ。集積回路ICを設計するための方法において、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、多数の構造マルチプロジェクトウエハSMPWを供給し、もし、前記多数のSMPWのうちの一つが、IC設計者の要求を満足するならば、合理的な設計フローおよび生産へ進み、もし、前記多数のSMPWのうちの一つが、中間ステップとして使用可能ならば、普通のCOTフローでの使用に対して使用可能なSMPWコンポーネントを抽出し、もし、前記多数のSMPWのうちの1つも、ユーザーの要求を満足せず、且つ中間ステップとして使用可能でないならば、普通のCOTフローでの使用に対して使用可能なIPを、前記多数のSMPWから抽出する集積回路ICを設計するための方法。前記合理的な設計フローは、1-3ヶ月のサイクルタイムを有しており、前記普通のCOTの設計フローは、12-24ヶ月のサイクルタイムを有している請求項9記載の方法。集積回路設計の支援を提供するための方法において、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する、構造マルチプロジェクトウエハSMPWの在庫を保持することを備えている集積回路設計の支援を提供するための方法。請求項11に記載の方法であって、前記機能ブロックが、ユーザーの特定の要求に応じてメタルプログラム可能である方法。請求項11に記載の方法であって、更に、前記SMPWの在庫の一つが、ユーザーのIC設計の要求のすべてを満足することができるのか、または市場/コンセプトの確認やIPの確認のような、ユーザーのIC設計プロセスにおける中間ステップに役立つことができるのかどうかを決定することを備えている方法。請求項13に記載の方法であって、更に、ユーザーの要求に役立つIPが、前記SMPWの在庫内に含まれているのかどうかを決定することを備えている方法。請求項11に記載の方法であって、そして更に、多数のユーザーの間で前記SMPWを分けることにより、該ユーザーへの製造コストを低減することを備えている方法。請求項11に記載の方法であって、そして更に、前記SMPWの在庫に取り込まれている、確認されたIPの、プールを保持することを備えている方法。請求項16に記載の方法であって、そして更に、COTフローで使用するためのプログラム可能なロジックのために、確認されたIPの前記プールから、IPコンポーネントを移動することを備えている方法。請求項11に記載の方法であって、そして更に、前記SMPWの在庫と共に、COTフローへの移行を促進することを備えている方法。請求項11に記載の方法であって、そして更に、前記SMPWのユーザーに対して、多数のパッケージ化および組み立ての選択を提供することを備えている方法。請求項19に記載の方法であって、前記パッケージ化および前記組み立ての選択が、ワイヤボンド、フリップチップ、BGA、プラスチックおよびセラミックからなる群から選択される方法。本発明は、複雑なIC設計および製造を取り巻く、コストおよびリスクの問題点への革新的なアプローチである、構造マルチプロジェクトウエハSMPWを提供する。独創的なSMPWは、あらかじめ製造されており且つあらかじめ確認されている、多数のサブブロックを有している。各サブブロックは、特定の用途、機能またはインターフェースを対象としている。現在、大手のファブリケーションハウスは、顧客ベースのテストビークルとして、マルチプロジェクトウエハMPWまたはシャトルを提供しており、これにおいては製造コストが多数のユーザー間で分けられており、顧客の製造コストが極めて低減されている。MPWまたはシャトルは、主に初期のシステム確認のためか、またはリスク低減ビークルとして用いられている。一方、本発明のSMPWは、コンタクトレベルにあらかじめ製造されていて、特定の用途にカスタマイズすることが許容されている、あらかじめ決められた構造を有している。MPWと比較して、SMPWは、コンタクトレベルにあらかじめ製造されているので、その製造時間は極めて低減される。本発明のSMPW100のある実施例が、図1に示されている。SMPW100は、特定の用途を対象としていて、あらかじめ形成されて確認されている、多数のサブブロックまたは構造化アレイを備えている。この点で、図1に示されている個々のサブブロックは、説明の目的のみのためであり、本発明のSMPWは、図1の記載とは異なったサブブロックを有していても良いし、追加のサブブロックを有していても良いことについて注意されるべきである。PLLサブブロック102は、多数のメタルプログラム可能なPLLを有している。PLLは、100MHzから2GHzの周波数帯域、並びにクロックの乗算、デスキューおよびスペクトル拡散のような用途に対応していても良い。DLLサブブロック104は、多数のマスター/スレーブDLLを有している。DLLは、100MHzから2GHzの周波数帯域、およびインターフェースタイミングの提供のような用途に対応していても良い。I/Oサブブロック106は、LVDS、SSTL、HSTL、DDRII、LVTTL等のような用途および標準を対象とするかもしれない多数のメタルプログラム可能な要素を有している。SOGサブブロック108は、何百万のゲートを合成することを可能にするシーオブゲートブロックである。ある実施例では、SOGサブブロック108が、業界標準のCOTフローで使用可能な標準セルのライブラリーを備える。メモリーブロック110は、必要な量および型のメモリーを備える。ある実施例は、メモリーブロック110が、増大されたレジスターファイルである。リンクサブブロック112は、高速のシリアルおよび/またはパラレルのリンクを有している。実施例には、ハイパートランスポート、SDRAMおよびSPI4-2が含まれる。繰り返し言うが、SMPWは、図1の追加機能サブブロック114により示唆されるように、上述したサブブロックには制限されない。SMPWは、例えば、マイクロプロセッサコアおよびバス機能を実現するブロックを含んでいても良い。SMPW100に採用される個々のサブブロックは、例えば、消費者、無線等の対応する市場区分に依存する。PLL、DLL、I/O要素および他の機能ブロックの組み合わせは、エンドユーザーが、性能を犠牲にすることなく、広い範囲の市場を満足させる特定用途向けICを製造することを許容する。ソフトIP企業との協力は、あらかじめ決められた機能ブロックが、メモリーインターフェースとコントローラ、プロセッサー、物理層とリンク層、等のような顧客の要求を満足することを促進する。SMPW100は、エンドユーザーが、該エンドユーザーの要求に応じて、メタライゼーション配線を通して、チップの異なるセクションを、カスタマイズおよびプログラムすることを許容するように、コンタクト層まであらかじめ形成されている。これは、マスクコストに加えて、設計および製造サイクルを最小化する。もし、あらかじめ決められたSMPWが、ユーザーの要求のすべてを満足すれば、以下に述べる図2のステップ206のようにただちに生産できる。もし、SMPWが、コンセプトまたはIPの確認のための中間ステップとして用いられるならば、すべてのブロックは、標準COTフロー以下に述べる図2のステップ208および210のIPブロックとして、同一であり、利用可能である。SMPWは、部分的な処理ステップ配線のみが必要なので、該SMPWを用いる設計および再設計は、コストに効果があり、該コストは、個々のSMPWを用いる複数の顧客の間で分担される。しばしば見落とされるエンドユーザーの費用の著しい項目は、パッケージ設計である。本発明によれば、各SMPWは、組み立ておよびパッケージ化を選ぶ選択をともなっていても良い。つまり、パッケージ化は、融通が利き、システムの必要性およびコスト構造により決定されても良い。パッケージ化の選択は、制限されることなく、ワイヤボンド、フリップチップ、BGA、プラスチックおよびセラミックを含んでいても良い。図2は、本発明のIC設計方法200のフローダイアグラムである。ステップ202および204は、IC決定およびプロセス選択を含む。ステップ206では、ある存在するSMPWが、ユーザーのIC性能および必要とする特徴一式のすべてを満足するかどうかに関して決定がなされる。もし、ある存在するSMPWが要求を満足するならば、上記方法は、図3に詳細が示されているように、継ぎ目なく直ちにSMPW/COT設計フロー300へ進み、チップの実生産となる。もし、ユーザーの要求のすべてを満足するSMPWがなければ、ステップ208および210は、存在するSMPWが、コンセプト/市場/IPの確認のための中間ステップとしてまだ役に立つのかどうかを尋ねても良い。ステップ208では、ある存在するSMPWが、コンセプトまたは市場の確認に役立つことができるのかどうかに関する決定がなされる。ステップ210では、ある存在するSMPWが、IPソースおよび/またはリスク低減ビークルとして役立つことができるのかどうかに関して決定がなされる。これらの質問のどちらかの答えがイエスであれば、上記方法は、SMPW/COT設計フロー300図3へ進み、コンセプト/市場の確認のためか、またはIP供給元として役立つべきサンプルの生産へ進む。本発明の大きなアドバンテージは、あるSMPWが、要求を満足するか、またはコンセプト/市場の確認やIP供給元のための中間ステップとして役立つことができる場合には、使用可能なSMPWコンポーネントが、合理的なSMPW/COT設計フローの中で用いられることができることである。合理的なSMPW/COT設計フロー300が、図3に示されている。ステップ302では、あるSMPWが、図2のフロー200に従って選択される。RTL記述、合成、およびスタティックタイミング解析それぞれが、ステップ304、306および308で行われる。この時点で、本発明により、典型的なCOT設計フローに対して、IP統合またはフロア設計の必要がないという、とても重要な違いがなされる。IPはすでにSMPWの中へ統合されており、もちろん、フロア設計は、すでにSMPWに対して行われている。SMPWよりはむしろIC仕様から始まる典型的なCOT設計フローでは、RTL記述、合成、およびスタティックタイミング解析に加えて、IP統合およびフロア設計が実行されることが必要である。この理由のため、本発明のSMPW/COT設計フローの時間は、典型的なCOT設計フローに対する12-24ヶ月と比べて、1-3ヶ月に劇的に低減される。この時点ステップ310で、仕様が満足されない場合には、更にRTL記述および合成が実行される。そうでなく、仕様が満足されるならば、上記フローは、SMPW所有者またはファウンドリーによりあらかじめ確認された任意の他の選択されたIPをステップ312で追加して、その後、ステップ314において配置と配線、統合、およびスタティックとダイナミックタイミング解析へ進む。再度、仕様が満足されているのかどうかに関して決定がなされるステップ316。もし、仕様を満足しているならば、上記フローは、ステップ318におけるデータの準備テープアウトで終了して、ICは直に生産される。もし、仕様を満足していないのならば、仕様が満足されるまで、更にRTL記述ステップ304および現場での最適化ステップ320が行われる。図3について、IPの選択ステップ312は、RTL記述、合成、およびスタティックタイミング解析ステップ304-308の前に、ロジック的に行っても良いことに注意すべきである。適切な設計ツールは、合成、スタティックタイミング解析並びに配置および配線を、一つの物理的合成ステップへ合体するかも知れないことにも注意すべきである。図2に戻って、存在するSMPWが要求ステップ206を満足せず、若しくはコンセプト/市場の確認ステップ208の中間ステップとして、またはIPソースステップ210として使えない場合には、顧客は、IC製造において、典型的で長期のCOT設計フローに従う必要があるだろう。しかしながら、このシナリオにおいてさえも、役に立つIPは、SMPW製造者から抽出されるかも知れない。従って、ステップ400において、役に立つIPが、ファウンドリーまたはSMPWの他の所有者の知識ベースから、抽出されるのか否かに関する決定がなされる。IP抽出に含まれるステップが、図4に示されている。ステップ402では、ユーザーは、SMPW所有者のIPのポートフォリオを再調査する。役に立つIPブロックがステップ404で選択されて、ファウンドリーまたはSMPW/IP所有者は、シリコンで確認された既製のIPの譲渡に対して、ステップ406において連絡される。抽出されたIPは、その後ユーザーにより典型的なCOT設計フロー212に採用されて、ICは、生産へ進む。最後に、ユーザーの要求を満足するか、または中間ステップとして役立つと思われる存在するSMPWがない場合には、新しいSMPWが、ユーザーにために作製されることができる。この新しいSMPWは、その後、将来のユーザーが利用可能な、SMPWの在庫の一部になる。つまり、SMPWは、市場化への時間が低減される;コンセプトの確認が提供される;リスクおよびコストが低減される;製造およびイールドの問題が最小化される;IPの取得および質の問題が無効にされるという、多数の市場の要求へ効果的に対応する。エンドユーザーは、設計コストが多数のエンドユーザー間に広がっているかもしれないので、全体の設計に対して何分の1かの製造費用で、あらかじめ決められており且つあらかじめ製造されている、多数の構造化アレイへのアクセスを有する。多数の機能サブブロックへのアクセスは、IPの取得および確認に対する必要性を撤廃する。メタルプログラムが可能なことは、速いターンアラウンドタイム市場化への時間を許容して、開発サイクルにおけるヘッドスタートと共にコンセプトの確認のための手段を提供する。エンドユーザーは、システムの決定および設計に対するシリコンへの早期のアクセスを有する。本発明により提供される、コンセプトの確認への加速された道は、資金を増加しようとするエンドユーザーへ大変重要である可能性がある。重要なことには、継ぎ目のないCOTフローへの移行という、追加のアドバンテージが提供される。:各ツールのフローおよびプログラム可能性で制約を受けるFPGA/SAそれぞれにより提供される、特定のおよび個々の機能とは反対に、継ぎ目のないCOTフローへの移行が、ユーザーが必要とするかもしれないすべてのサブブロックが、SMPWおよび標準COTフローのサポート上で利用できるので、生じる。すべての作られたブロックは、すでに確認されていて、リスクの低減およびコストのかかる再設計が回避されている。継ぎ目のないCOTフローへの移行は、大量生産へ対応する;イールドの問題、生産のリスクおよびコストが最小化される;アナログ/デジタル統合の問題が排除されるという、FPGA/SAフローに伴う障害を克服する。この独創的な設計プラットフォームは、アナログIP世界に対して、完全なプラグアンドプレイコンセプトを提供して、新しく成長する道および未開発の市場を創造する。IPというよりはむしろ、設計および製造が強調される。ファウンドリーは、IPに対して外部ベンダーに頼るよりはむしろ、IPを保有するSMPWの在庫を保持しており、イールドのようないかなる製造の懸案事項にも対応することができる。SMPWは、製造者により所有されて管理されるので、該製造者は、プロセスを把握し、高い質と、低減した価格構造と、IPの質および信頼性へ影響を与える価格の目減りの問題の排除とを、保証することが可能である。本発明の設計プラットフォームは、ICの設計および製造に関連した多数の問題点に対応しており、断片化したIC業界の整理統合を許容するだろう。本発明の様々な実施形態が述べられているが、本発明の範囲に含まれる、更に多くの実施形態および実施例が可能であることは、当技術における通常の技術を有するこれらの者達にとって明らかであろう。