"被試験回路と、前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、を有することを特徴とする半導体集積回路。前記論理回路は、前記複数の信号線の1可制御性が0可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の1可制御性が0可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする請求項1に記載の半導体集積回路。前記論理回路の出力値を伝搬する第1の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第2の信号線とを複数の入力端子に接続し、前記第1の信号線または前記第2の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする請求項1または2に記載の半導体集積回路。コンピュータによって実行される半導体集積回路の設計方法において、記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、ことを特徴とする半導体集積回路の設計方法。前記複数の信号線の1可制御性が0可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の1可制御性が0可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする請求項4に記載の半導体集積回路の設計方法。前記論理回路の出力値を伝搬する第1の信号線と、前記論理回路の入力端子に接続されていない観測対象の第2の信号線と、を複数の入力端子に接続し、前記第1の信号線または前記第2の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする請求項4または5に記載の半導体集積回路の設計方法。しかし、排他的論理和回路は面積が大きく、観測点が多くなると、半導体集積回路の回路面積が増加してしまうという問題があった。発明の一観点によれば、被試験回路と、前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、を備えた半導体集積回路が提供される。また、発明の一観点によれば、以下に示すような、コンピュータによって実行される半導体集積回路の設計方法が提供される。この半導体集積回路の設計方法は、記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。開示の半導体集積回路及び半導体集積回路の設計方法によれば、回路面積を小さくできる。以下、本実施の形態を、図面を参照しつつ説明する。本実施の形態の半導体集積回路は、被試験回路の観測対象の複数の信号線上の観測点本明細書中では、論理回路を接続する信号線上の部分点を意味するものとするを複数の入力端子に接続した論理回路を有する。論理回路は、複数の信号線を伝搬する値の、論理積AND、論理和OR、否定論理積NAND、または否定論理和NORの何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力するものである。第1の実施の形態図1は、第1の実施の形態の半導体集積回路の一例を示す図である。半導体集積回路1は、被試験回路2と、上記の論理回路の例として、NOR回路3とNAND回路4を有している。また、半導体集積回路1は、排他的論理和EOR回路5、SFF6,7,8,9を有している。被試験回路2は、複数の組合せ回路21,22,23,24,25を有している。なお、図1において表記されている、信号線TA1,TA2,TA3,TA4,TA5,TA6の参照符号横の括弧内の数値は、その信号線の0可制御性と1可制御性を示している。括弧内の左側の数値が0可制御性の値であり、右側の数値が1可制御性の値である。可制御性についての詳細は後述する。図1の半導体集積回路1の例では、信号線TA1~TA4が被試験回路2における観測対象の信号線である。NOR回路3は、被試験回路2の観測対象の信号線TA1,TA2上の観測点TP1,TP2を入力端子に接続し、信号線TA1,TA2を伝搬する値の否定論理和を演算し、信号線TA1,TA2の何れかを伝搬する値に応じた出力値を出力する。NOR回路3は、一方の入力端子に入力される値が0のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線TA2の値が0のとき、NOR回路3は、信号線TA1を伝搬する値に応じた出力値を出力することになる。また、信号線TA1の値が0のとき、NOR回路3は、信号線TA2を伝搬する値に応じた出力値を出力することになる。NAND回路4は、被試験回路2の観測対象の信号線TA3,TA4上の観測点TP3,TP4を入力端子に接続し、信号線TA3,TA4を伝搬する値の否定論理積を演算し、信号線TA3,TA4の何れかを伝搬する値に応じた出力値を出力する。NAND回路4は、一方の入力端子に入力される値が1のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線TA4の値が1のとき、NAND回路4は、信号線TA3を伝搬する値に応じた出力値を出力することになる。また、信号線TA3の値が1のとき、NAND回路4は、信号線TA4を伝搬する値に応じた出力値を出力することになる。EOR回路5は、NOR回路3とNAND回路4の出力値を信号線TA5,TA6を介して入力して、何れかの出力値に応じた値を出力する。たとえば、試験時において、半導体集積回路1に入力されるテストパターンによって、NAND回路4の出力値が0に固定されている場合、EOR回路5からは、NOR回路3の出力値が出力される。NAND回路4の出力値が1に固定されている場合、EOR回路5からは、NOR回路3の出力値を反転した値が出力される。SFF6,7,8,9は、データ端子D、スキャンイン端子SIN、スキャンモード端子SM、クロック端子CK、出力端子Qを有している。データ端子D以外の各端子の接続関係などは図示を省略しているが、SFF6~9は、複数のSFFが直列に接続されたシフトレジスタとして機能するスキャンチェーンの一部となっている。そのため、SFF6~9に取り込まれたキャプチャされた値は、外部から観測可能となっている。SFF6~8は、それぞれ、組合せ回路23~25の出力値を取り込み、SFF9は、EOR回路5の出力値を取り込む。半導体集積回路1の動作を以下に説明する。信号線TA1に発生する故障0縮退故障などを検出する場合、たとえば、信号線TA2,TA6の値が0になるようなテストパターンが半導体集積回路1に入力される。これにより、信号線TA1を伝搬する値に応じた出力値が、NOR回路3、EOR回路5を介してSFF9に取り込まれ、信号線TA1に発生する故障が検出可能になる。信号線TA2に発生する故障を検出する場合、たとえば、信号線TA1,TA6の値が0になるようなテストパターンが半導体集積回路1に入力される。これにより、信号線TA2を伝搬する値に応じた出力値が、NOR回路3、EOR回路5を介してSFF9に取り込まれ、信号線TA2に発生する故障が検出可能になる。信号線TA3に発生する故障を検出する場合、たとえば、信号線TA4,TA5の値が1になるようなテストパターンが半導体集積回路1に入力される。これにより、信号線TA3を伝搬する値に応じた出力値が、NAND回路4、EOR回路5を介してSFF9に取り込まれ、信号線TA3に発生する故障が検出可能になる。信号線TA4に発生する故障を検出する場合、たとえば、信号線TA3,TA5の値が1になるようなテストパターンが半導体集積回路1に入力される。これにより、信号線TA4を伝搬する値に応じた出力値が、NAND回路4、EOR回路5を介してSFF9に取り込まれ、信号線TA4に発生する故障が検出可能になる。以上のように、半導体集積回路1は、複数の信号線の値複数の観測点の値を、NOR回路3、NAND回路4を用いて検出するようにしたので、EOR回路で複数の観測点の値を検出するよりも、回路面積を削減することができる。図2は、論理回路の種類とその面積の一例を示す図である。図2では、バッファ回路BUF、2入力のNOR回路、2入力のNAND回路の面積を1.0としたときの、他の論理回路の面積の概略が示されている。インバータ回路INVは0.5、2入力のOR回路と2入力のAND回路は1.5、2入力のEOR回路は2.5、SFFでは8.0である。たとえば、観測点TP1~TP4にそれぞれSFFを接続して故障を観測する回路とした場合には、その部分の回路の面積は図2の例によれば、SFFが4つ分なので、8×4=32となる。また、図1のNOR回路3とNAND回路4の部分にも、EOR回路を用いた場合には、観測点TP1~TP4の信号をまとめて検出する回路の面積は、2.5×38=15.5となる。これに対し、図1の半導体集積回路1で、観測点TP1~TP4の信号をまとめて検出する回路の面積は、1×22.58=12.5となり、回路面積を小さくできる。なお、図1に示した半導体集積回路1において、NOR回路3やNAND回路4の代わりに、OR回路やAND回路を用いてもよい。また、EOR回路5の代わりに、NOR回路、NAND回路、OR回路またはAND回路を用いて、より回路面積が削減されるようにしてもよい。ところで、観測対象の複数の信号線に接続される論理回路は、信号線の0可制御性と1可制御性に応じて種類が決定されている。0可制御性と1可制御性とは、信号線の値を0または1に制御できる可能性の大きさ、言い換えると、信号線の値を0または1に制御するときの容易さを示している。図1の例では、組合せ回路21から出力される値が伝搬する信号線TA1,TA2の0可制御性と1可制御性は3/4,1/4となっている。また、組合せ回路22から出力される値が伝搬する信号線TA3,TA4の0可制御性と1可制御性は1/4,3/4となっている。つまり、信号線TA1,TA2は、0に制御しやすく、信号線TA3,TA4は、1に制御しやすい。前述のように、NOR回路3は、一方の入力端子に0を入力することで、他の入力端子に入力された値に応じた出力値を出力する。0はNOR回路3にとっての非制御値と呼ばれる。また、1はNOR回路3にとっての制御値と呼ばれる。NAND回路4は、一方の入力端子に1を入力することで、他の入力端子に入力された値に応じた出力値を出力する。1はNAND回路4にとっての非制御値と呼ばれる。また、0はNAND回路4にとっての制御値と呼ばれる。なお、ある論理回路の1つの入力端子の信号変化を出力へ伝搬するときの他の入力端子は、サイドインプットと呼ばれる。図1の半導体集積回路1では、試験時に上記のような非制御値をサイドインプットに設定しやすくするため、0に制御しやすい信号線TA1,TA2上の観測点TP1,TP2にNOR回路3が接続されている。また、1に制御しやすい信号線TA3,TA4上の観測点TP3,TP4にNAND回路4が接続されている。そして、試験時において、故障を検出する信号線TA1~TA4に応じて、信号線TA1,TA2の何れかを伝搬する値を1、または信号線TA3,TA4の何れかを伝搬する値を0にするようなテストパターンが、半導体集積回路1に入力される。前述のように、信号線TA1,TA2は、0に制御しやすく、信号線TA3,TA4は、1に制御しやすい。そのため、信号線TA1,TA2の何れかを伝搬する値を1、または信号線TA3,TA4の何れかを伝搬する値を0にするようなテストパターンの生成は容易となる。なお、信号線TA5,TA6については、0可制御性と1可制御性の大小関係が異なっている。すなわち、信号線TA5の0可制御性と1可制御性は7/16,9/16と、1可制御性が0可制御性より大きいのに対し、信号線TA6では9/16,7/16と、1可制御性が0可制御性より小さい。このような信号線TA5,TA6については、たとえば、図1のようにEOR回路5またはENOR回路が接続される。EOR回路5は、NOR回路3やNAND回路4のように、前述のような制御値、非制御値がないため、サイドインプットに入力される値を0または1に固定すれば、ある入力端子に入力される値に応じた出力値が出力される。このように、信号線TA1~TA6の0可制御性と1可制御性に応じて、信号線TA1~TA6に接続される論理回路の種類が決定されているので、試験時に入力されるテストパターンの生成の複雑度を軽減できる。第2の実施の形態図3は、第2の実施の形態の半導体集積回路の一例を示す図である。第1の実施の形態の半導体集積回路1と同一の要素については、同一符号を付し、説明を省略する。第2の実施の形態の半導体集積回路1aは、NOR回路3の出力値を伝搬する信号線TA5を入力端子に接続するとともに、信号線TA3,TA4上の観測点TP3,TP4を入力端子に接続した3入力のNAND回路31を有している。NAND回路31から出力される出力値は、SFF9に取り込まれる。また、図3では、NOR回路3とNAND回路31が、1つのセルである複合ゲート30に含まれていることが示されている。前述のように、NAND回路31は1を非制御値とするため、試験時において、信号線TA1または信号線TA2の故障を検出する際には、信号線TA3,TA4を伝搬する値が1となるようなテストパターンが入力される。信号線TA3の故障を検出する際には、信号線TA4,TA5を伝搬する値が1となるようなテストパターンが入力される。また、信号線TA4の故障を検出する際には、信号線TA3,TA5を伝搬する値が1となるようなテストパターンが入力される。信号線TA3~TA5は、何れも、1可制御性が0可制御性よりも大きいため、信号線TA3~TA5の値、NAND回路31の非制御値である1とするテストパターンを生成することは容易である。このように、半導体集積回路1aでは、NOR回路3の出力値が伝搬する信号線TA5と、信号線TA3,TA4上の観測点TP3,TP4を入力端子に接続するNAND回路31を設け、信号線TA3~TA5の何れかを伝搬する値を出力するようにしている。これにより、さらに回路面積を小さくすることが可能になる。たとえば、各論理回路の面積が図2に示したような関係をもつ場合、半導体集積回路1aにおいて、観測点TP1~TP4の信号をまとめて検出する回路の面積は、3入力のNAND回路31の面積を1.5とすると、11.58=10.5となる。第1の実施の形態の半導体集積回路1では、12.5であったため、それよりも回路面積をさらに縮小できる。なお、図3の例では、信号線TA3~TA5において、何れも、1可制御性が0可制御性よりも大きいためNAND回路31を適用しているが、これに限定されない。信号線TA3~TA5において、何れも、1可制御性が0可制御性よりも小さい場合には、OR回路やNOR回路を用いることが、テストパターン生成の容易化のためには望ましい。また、信号線TA3~TA5において、0可制御性と1可制御性の大小関係が異なるような場合には、NAND回路31の代わりにEOR回路を用いてもよい。以下、上記のような半導体集積回路1,1aを設計する設計方法を説明する。半導体集積回路の設計方法半導体集積回路の設計は、たとえば、以下に示すようなコンピュータで行われる。図4は、半導体集積回路の設計を行うコンピュータの一例を示す図である。コンピュータ40は、CPUCentralProcessingUnit41によって装置全体が制御されている。CPU41には、バス48を介してRAMRandomAccessMemory42と複数の周辺機器が接続されている。RAM42は、コンピュータ40の主記憶装置として使用される。RAM42には、CPU41に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM42には、CPU41による処理に用いる各種データが格納される。バス48に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive43、グラフィック処理装置44、入力インタフェース45、光学ドライブ装置46、及び通信インタフェース47がある。HDD43は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD43は、コンピュータ40の二次記憶装置として使用される。HDD43には、OSのプログラム、アプリケーションプログラム、及び、ネットリストなどの被試験回路データなど、各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置44には、モニタ44aが接続されている。グラフィック処理装置44は、CPU41からの命令にしたがって、画像をモニタ44aの画面に表示させる。モニタ44aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インタフェース45には、キーボード45aとマウス45bとが接続されている。入力インタフェース45は、キーボード45aやマウス45bから送られてくる信号をCPU41に送信する。なお、マウス45bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置46は、レーザ光などを利用して、光ディスク46aに記録されたデータの読み取りを行う。光ディスク46aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク46aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インタフェース47は、ネットワーク47aに接続されている。通信インタフェース47は、ネットワーク47aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。図5は、半導体集積回路の設計方法の一例を示すフローチャートである。ステップS10:たとえば、入力インタフェース45を介してユーザにより、被試験回路における観測対象の複数の信号線上の観測点の位置などが指示される。これによりCPU41は、たとえば、HDD43などに格納されたネットリスト被試験回路データから、観測対象の複数の信号線上の観測点を抽出する。ステップS11:CPU41は、抽出された観測点を複数の入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。これにより、複数の観測点を共有する論理回路が生成される。なお、CPU41は、後述する条件の場合には、排他的論理和または否定排他的論理和を演算する論理回路を生成するようにしてもよい。ステップS11の処理は、可制御性1可制御性と0可制御性の算出工程ステップS111、観測点の分類工程ステップS112、論理回路の選択工程ステップS113、ネットリストへの論理回路の挿入工程ステップS114を有している。以下各工程の詳細を説明する。可制御性の算出工程0可制御性と1可制御性は以下のように求められる。なお、以下の例では、各信号線において、0可制御性を示す値と1可制御性を示す値の和は1であるとする。たとえば、AND回路の出力値が伝搬される信号線の1可制御性は、そのAND回路の各入力値が伝搬される信号線の1可制御性を示す値の積で求められる。また、0可制御性は、1から1可制御性を示す値を引き算した値となる。そのため、たとえば、2入力AND回路において、入力側の2つの信号線の0可制御性と1可制御性が1/2,1/2のとき、出力側の信号線の0可制御性と1可制御性は、3/4,1/4となる。また、OR回路の出力値が伝搬される信号線の0可制御性は、そのOR回路の各入力値が伝搬される信号線の0可制御性を示す値の積で求められる。また、1可制御性は、1から0可制御性を示す値を引き算した値となる。そのため、たとえば、2入力OR回路において、入力側の2つの信号線の0可制御性と1可制御性が1/2,1/2のとき、出力側の信号線の0可制御性と1可制御性は、1/4,3/4となる。たとえば、図1に示したような半導体集積回路1を設計する際、CPU41は、被試験回路2の組合せ回路21,22に含まれる論理回路の種類に応じて上記のような計算を行い、信号線TA1~TA4の0可制御性と1可制御性を算出する。観測点分類工程CPU41は、抽出された複数の観測点を、どの論理回路を用いて共用するか決定するために、ステップS111で求めた可制御性に応じて、各観測点を分類する。図6は、観測点の分類条件の一例を示す図である。観測点は、0可制御性と1可制御性の大小を選択条件として、たとえば、図6に示すようなグループ名の3つのグループに分類される。1可制御性が0可制御性より大きい観測点は、NANDグループに分類される。1可制御性が0可制御性より小さい観測点は、NORグループに分類される。1可制御性が0可制御性と等しい観測点は、EORグループに分類される。なお、1可制御性が0可制御性と等しい観測点が、NANDグループまたは、NORグループに分類されるようにして、EORグループをなくしてもよい。論理回路の選択工程CPU41は、複数の観測点を共用する論理回路複数の観測点を入力端子に接続し、1つの出力端子から観測結果を出力する回路として、たとえば、以下の優先順序で、選択が可能か判断する。1複合ゲート、23入力以上のNAND回路またはNOR回路、32入力のNAND回路またはNOR回路、4EOR回路またはENOR回路。なお、NAND回路やNOR回路の代わりに、AND回路やOR回路が選択されるようにしてもよいが、図2に示したようにNAND回路やNOR回路の方が、AND回路やOR回路よりも面積が小さい。そのため以下では、複合ゲートが選択される場合を除き、AND回路またはOR回路ではなく、NAND回路またはNOR回路が、観測点を共用する論理回路として選択される場合の例について説明する。複合ゲートの選択条件は、たとえば、HDD43に格納されているセルライブラリに存在する複合ゲートの種類に応じて、たとえば、以下のようになる。AND-NOR型ゲートの場合aNANDグループに属する観測点が少なくとも2つ存在する。bNANDグループに属する観測点同士を、AND回路で共用すると仮定した場合、AND回路の出力値が伝搬される信号線上に設定するポイント以下共用ポイントというがNORグループに分類される。なお、CPU41は、この条件を満たすか判定するため、共用ポイントにおける可制御性の算出を行い、図6に示した選択条件のもと、共用ポイントが分類されるグループを決定する。cNORグループに属する観測点が少なくとも1つ存在する。上記3つの条件がすべて満たされる場合、CPU41は、複数の観測点を共用する論理回路として、AND-NOR型ゲートの複合ゲートを選択する。図7は、AND-NOR型ゲートの複合ゲートで共用された観測点の一例を示す図である。観測点TPa,TPb,TPcでは、0可制御性より1可制御性が大きいため、図6に示したように、観測点TPa,TPb,TPcは、NANDグループに属する。したがって、上記のaの条件を満たす。図7に示されているように、観測点TPa,TPb,TPcをAND回路50aで共用した場合の共用ポイントCP1における0可制御性は、1可制御性よりも大きい。そのため、共用ポイントCP1は、図6に示したように、NORグループに属し、上記のbの条件を満たす。また、図7に示されているように、観測点TPdでは、0可制御性が1可制御性よりも大きいため、図6に示したように、観測点TPdは、NORグループに属する。したがって、上記のcの条件を満たす。これにより、共用ポイントCP1と、観測点TPdがNOR回路50bで共用される。つまり、観測点TPa,TPb,TPc,TPdは、図7に示されているようなAND-NOR型ゲート50で共用されることになる。OR-NAND型ゲートの場合OR-NAND型ゲートの選択条件は、たとえば、以下のようになる。aNORグループに属する観測点が少なくとも2つ存在する。bNORグループに属する観測点を、OR回路で共用すると仮定した場合、OR回路の出力値が伝搬される信号線上の共用ポイントがNANDグループに分類される。cNANDグループに属する観測点が少なくとも1つ存在する。上記3つの条件がすべて満たされる場合、CPU41は、複数の観測点を共用する論理回路として、OR-NAND型ゲートの複合ゲートを選択する。図8は、OR-NAND型ゲートの複合ゲートで共用された複数の観測点の一例を示す図である。観測点TPa,TPb,TPcでは、0可制御性が1可制御性より大きいため、観測点TPa,TPb,TPcは、図6に示したように、NORグループに属する。したがって、上記のaの条件を満たす。図8に示されているように、観測点TPa,TPb,TPcをOR回路51aで共用した場合の共用ポイントCP2における0可制御性は1可制御性よりも小さい。そのため、共用ポイントCP2は、図6に示したように、NANDグループに属し、上記のbの条件を満たす。また、図8に示されているように、観測点TPdでは、0可制御性が1可制御性よりも小さいため、図6に示したように、観測点TPdは、NANDグループに属する。したがって、上記のcの条件を満たす。これにより、共用ポイントCP2と、観測点TPdがNAND回路51bで共用される。つまり、観測点TPa,TPb,TPc,TPdは、図8に示されているような、OR-NAND型ゲート51で共用されることになる。3入力以上のNAND回路またはNOR回路、2入力のNAND回路またはNOR回路、及びEOR回路またはENOR回路の選択条件は、以下のような条件となる。3入力以上のNAND回路の選択条件3入力以上のNAND回路の選択条件は、共用するすべての観測点がすべてNANDグループに分類されていること、である。図9は、4入力のNAND回路で共用された観測点の一例を示す図である。観測点TPa,TPb,TPc,TPdでは、0可制御性より1可制御性が大きいため、図6に示したように、観測点TPa,TPb,TPc,TPdは、NANDグループに属する。したがって、上記の条件を満たす。そのため、観測点TPa,TPb,TPc,TPdは、図9に示されているような、4入力のNAND回路52で共用されることになる。3入力以上のNOR回路の選択条件3入力以上のNOR回路の選択条件は、共用するすべての観測点がすべてNORグループに分類されていること、である。図10は、4入力のNOR回路で共用された観測点の一例を示す図である。観測点TPa,TPb,TPc,TPdでは、0可制御性が1可制御性より大きいため、図6に示したように、観測点TPa,TPb,TPc,TPdは、NORグループに属する。したがって、上記の条件を満たす。そのため、観測点TPa,TPb,TPc,TPdは、図10に示されているような、4入力のNOR回路53で共用されることになる。2入力のNAND回路の選択条件2入力のNAND回路の選択条件は、共用する2つの観測点がNANDグループに分類されていること、である。図11は、2入力のNAND回路で共用された観測点の一例を示す図である。観測点TPa,TPbでは、0可制御性より1可制御性が大きいため、図6に示したように、観測点TPa,TPbは、NANDグループに属する。したがって、上記の条件を満たす。そのため、観測点TPa,TPbは、図11に示されているような、2入力のNAND回路54で共用されることになる。2入力のNOR回路の選択条件2入力のNOR回路の選択条件は、共用する2つの観測点がNORグループに分類されていること、である。図12は、2入力のNOR回路で共用された観測点の一例を示す図である。観測点TPa,TPbでは、0可制御性が1可制御性より大きいため、図6に示したように、観測点TPa,TPbは、NORグループに属する。したがって、上記の条件を満たす。そのため、観測点TPa,TPbは、図12に示されているような、2入力のNOR回路55で共用されることになる。EOR回路またはENOR回路の選択条件EOR回路またはENOR回路の選択条件として、以下の2つがある。a共用する複数の観測点がEORグループに分類されている。b共用する複数の観測点が異なるグループに分類されている。たとえば、上記2つの条件のうち、1つでも満たされる場合には、CPU41は、複数の観測点を共用する論理回路として、EOR回路またはENOR回路を選択する。図13は、EOR回路で共用された複数の観測点の例を示す図である。図13では、3つのパターンが示されている。パターン1において、観測点TPa,TPbでは、0可制御性が1可制御性と等しいため、図6に示したように、観測点TPa,TPbは、EORグループに属する。したがって、上記のaの条件が満たされる。そのため、観測点TPa,TPbは、図13のパターン1に示されているように、EOR回路56で共用されることになる。パターン2において、観測点TPaでは、0可制御性が1可制御性より大きく、観測点TPbでは、0可制御性より1可制御性が大きい。そのため、図6に示したように、観測点TPaは、NORグループに分類され、観測点TPbは、NANDグループに分類される。したがって、上記のbの条件が満たされる。そのため、観測点TPa,TPbは、図13のパターン2に示されているように、EOR回路57で共用されることになる。パターン3において、観測点TPaでは、0可制御性より1可制御性が大きく、観測点TPbでは、0可制御性が1可制御性より大きく、観測点TPcでは、0可制御性と1可制御性が等しい。そのため、図6に示したように、観測点TPaは、NANDグループに分類され、観測点TPbは、NORグループに分類され、観測点TPcは、EORグループに分類される。したがって、上記のbの条件が満たされる。そのため、観測点TPa,TPb,TPcは、図13のパターン3に示されているように、3入力のEOR回路58で共用されることになる。以上のように、複合ゲート、3入力以上のNAND回路またはNOR回路、2入力のNAND回路またはNOR回路、EOR回路の優先順位で、観測点を共用する論理回路が選択される。そして、CPU41は、共用した観測点の数が、たとえば、ユーザにより指定される閾値被試験回路において共用する観測点の数より少ない場合、選択した論理回路の出力値が伝搬される信号線における0可制御性と1可制御性を算出する。さらに、CPU41は、観測点と同様に、選択した論理回路の出力値が伝搬される信号線上の共用ポイントが、図6に示したような選択条件にしたがって何れのグループに属するか判定する。たとえば、図1のような半導体集積回路1を設計する場合、まず、観測点TP1,TP2を共用するNOR回路3が選択され、信号線TA5上に共用ポイントが設定され、共用ポイントのグループが決定される。図3に示したような複合ゲート30が、セルライブラリになく、選択できない場合には、図1に示したように、観測点TP3,TP4を共用するNAND回路4が選択される。そして、NAND回路4の出力値が伝搬される信号線TA6における共用ポイントの0可制御性と1可制御性が算出され、図6に示したような選択条件にしたがって、共用ポイントが何れのグループに属するか判定される。そして、両共用ポイントを共用する論理回路が、上記と同様な優先順位で判定され、選択される。なお、上記ではNAND回路や、NOR回路が選択されるようにしたが、NAND回路やNOR回路の代わりに、AND回路やOR回路が選択されるようにしても、EOR回路を優先して選択するよりも回路面積を削減できる。ただし、図2に示したように、NAND回路やNOR回路の方がAND回路やOR回路よりも面積が小さいため、NAND回路やNOR回路が選択可能であれば、優先して、NAND回路やNOR回路を選択することが望ましい。また上記では、選択される論理回路の優先順位を、3入力以上の論理回路と、2入力の論理回路の2つの場合に分けたが、3入力以上の場合も、入力端子数が多い論理回路ほど優先して配置されるようにしてもよい。NAND回路またはAND回路、NOR回路またはOR回路、EOR回路またはENOR回路が選択される条件をまとめると、以下のようになる。図14は、各論理回路が選択される条件の一例を示す図である。NAND回路またはAND回路の選択条件は、共用する観測点がNANDグループ同士の場合である。NOR回路またはOR回路の選択条件は、共用する観測点がNORグループ同士の場合である。EOR回路またはENOR回路の選択条件は、2つあり、共用する観測点がEORグループ同士の場合と、共用する観測点のグループが異なる場合である。ネットリストへの論理回路の挿入工程以上のような論理回路の選択工程が終了すると、CPU41は、選択した論理回路やSFFなどの回路記述を、被試験回路が記述されたネットリストに挿入する。これにより、図1や図3に示したような半導体集積回路1,1aが設計される。以上の工程により、複数の信号線上の観測点を入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を有した回路が生成される。論理積、論理和、否定論理積または否定論理和の何れかを演算する論理回路AND回路、OR回路、NAND回路、NOR回路は、図2に示したように、EOR回路よりも面積が小さい。そのため、複数の観測点を、EOR回路で共用する場合よりも、設計される半導体集積回路の回路面積を削減できる。また、図3に示したような複合ゲート30が選択できる場合は、優先して生成することで、回路面積を縮小できる。また、入力端子が多い論理回路を入力端子が少ない論理回路よりも優先して選択して生成することで、新たに、観測点を共有する論理回路を追加するよりも回路面積を削減できる。また、観測点が設定される信号線の0可制御性と1可制御性に応じて、信号線に接続される論理回路の種類が決定されるので、故障検出時試験時に入力されるテストパターンの生成の複雑度を軽減できる。図5に示したような半導体集積回路の設計方法では、上記の処理の後、故障検出ステップS12が行われる。以下、図1に示した半導体集積回路1の故障検出の一例を説明する。故障検出たとえば、信号線TA1に発生する0縮退故障を観測する場合の半導体集積回路1の動作は以下のようになる。図15は、信号線TA1の0縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。図15では、動作モード、サイクル、クロック信号、信号線TA1~TA6の値、EOR回路5の出力、SFF9に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線TA1の0縮退故障が発生している際の信号値の例を示している。動作モードには、図1に示したようなSFF6~9を含む複数のSFFが直列に接続されたシフトレジスタをスキャンシフト動作させるモードと、通常の動作モード図15ではキャプチャと示している。を有する。モード間の切り替えは、SFF6~9のスキャンモード端子SMに入力される制御信号により行われる。スキャンシフト動作の開始時は、各信号線TA1~TA6,EOR回路5の出力、SFF9の値は、X不定値となっている。図15では、スキャンシフト動作中の信号の詳細は図示を省略している。スキャンシフト動作の最後のサイクルn-1では、たとえば、CPU41により信号線TA1が1と設定されるようなテストパターンがスキャンインシフトレジスタに入力されるタイミングt1。このとき、信号線TA1の故障を検出するため、NOR回路3が信号線TA1の状態に応じた値を伝搬するように、NOR回路3のサイドインプットが非制御値の0に設定される。つまり、信号線TA2が0に設定される。また、NOR回路3から出力される信号線TA1の状態に応じた値を、EOR回路5が伝搬するように、EOR回路5のサイドインプットが0または1に設定される。EOR回路5は、制御値がないため、サイドインプットが0でも1でも、ある入力端子に入力される信号に応じた値を出力できるからである。ただし、信号線TA6は、図1に示したように0可制御性が1可制御性よりも大きいため、図15の例では、0に設定されるものとしている。また、信号線TA6を0にするため、信号線TA3,TA4が、ともに1に設定されている。信号線TA1が正常な場合、信号線TA1を伝搬する値である1と信号線TA2を伝搬する値である0の否定論理和がNOR回路3から出力され、信号線TA5の値は0である。そして、信号線TA5を伝搬する値である0と信号線TA6を伝搬する値である0の排他的論理和の演算結果である0がEOR回路5から出力され、キャプチャ動作時サイクルnでSFF9に取り込まれる値も0のままである。これに対し、信号線TA1に0縮退故障が発生している場合、NOR回路3の2つの入力値が両方0になるため、出力値が1となり、信号線TA5の値は1となる。そして、EOR回路5の2つの入力値が1と0になるため、出力値が1となり、キャプチャ動作時サイクルnのクロック信号の立ち上がりでSFF9には1が取り込まれるタイミングt2。その後、サイクルn1以降のスキャンシフト動作により、SFF9に取り込まれた値が、たとえば、半導体集積回路1の図示しない外部端子から出力され、信号線TA1の0縮退故障が検出される。次に、図1の信号線TA3に発生する1縮退故障を観測する場合の半導体集積回路1の動作の一例を説明する。図16は、信号線TA3の1縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。図16では、動作モード、サイクル、クロック信号、信号線TA1~TA6の値、EOR回路5の出力、SFF9に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線TA3の1縮退故障が発生している際の信号値の例を示している。スキャンシフト動作の開始時は、各信号線TA1~TA6,EOR回路5の出力、SFF9の値は、Xとなっている。図16でも、スキャンシフト動作中の信号の詳細は図示を省略している。スキャンシフト動作の最後のサイクルn-1では、たとえば、CPU41により信号線TA3が0と設定されるようなテストパターンがスキャンインシフトレジスタに入力されるタイミングt1。このとき、信号線TA3の故障を検出するため、NAND回路4が信号線TA3の状態に応じた値を伝搬するように、NAND回路4のサイドインプットが非制御値の1に設定される。つまり、信号線TA4が1に設定される。また、NAND回路4から出力される信号線TA3の状態に応じた値を、EOR回路5が伝搬するように、EOR回路5のサイドインプットが0または1に設定される。信号線TA5は、図1に示したように1可制御性が0可制御性よりも大きいため、図16の例では、1に設定されるものとしている。また、信号線TA5を1にするため、信号線TA1,TA2が、ともに0に設定されている。信号線TA3が正常な場合、信号線TA3を伝搬する値である0と信号線TA4を伝搬する値である1の否定論理積がNAND回路4から出力され、信号線TA6の値は1である。そして、信号線TA5を伝搬する値である1と信号線TA6を伝搬する値である1の排他的論理和の演算結果である0がEOR回路5から出力され、キャプチャ動作時サイクルnでSFF9に取り込まれる値が0となるタイミングt2。これに対し、信号線TA3に1縮退故障が発生している場合、NAND回路4の2つの入力値が両方1になるため、出力値が0となり、信号線TA6の値は0となる。そして、EOR回路5の2つの入力値が1と0になるため、出力値が1となり、キャプチャ動作時サイクルnのクロック信号の立ち上がりであるタイミングt2では、SFF9に1が取り込まれる。その後、サイクルn1以降のスキャンシフト動作により、SFF9に取り込まれた値が、たとえば、半導体集積回路1の図示しない外部端子から出力され、信号線TA3の1縮退故障が検出される。以上のような、故障検出によって、被試験回路2における信号線TA1~TA4の各種故障を検出することができる。以上、実施の形態に基づき、本発明の半導体集積回路及び半導体集積回路の設計方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1被試験回路と、前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、を有することを特徴とする半導体集積回路。付記2前記論理回路は、前記複数の信号線の1可制御性が0可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の1可制御性が0可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする付記1に記載の半導体集積回路。付記3前記論理回路の出力値を伝搬する第1の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第2の信号線とを複数の入力端子に接続し、前記第1の信号線または前記第2の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする付記1または2に記載の半導体集積回路。付記4コンピュータによって実行される半導体集積回路の設計方法において、記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、ことを特徴とする半導体集積回路の設計方法。付記5前記複数の信号線の1可制御性が0可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の1可制御性が0可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする付記4に記載の半導体集積回路の設計方法。付記6前記観測点を、前記観測点が設定される信号線の1可制御性と0可制御性の大小関係に応じてグループ分けすることを特徴とする付記4に記載の半導体集積回路の設計方法。付記7前記信号線の1可制御性が0可制御性より大きいグループに分類された前記観測点同士を接続する前記論理回路として、論理積回路または否定論理積回路を生成し、前記信号線の1可制御性が0可制御性より小さいグループに分類された前記観測点同士を接続する前記論理回路として、論理和回路または否定論理和回路を生成することを特徴とする付記6に記載の半導体集積回路の設計方法。付記8前記信号線の1可制御性が0可制御性と等しいグループに分類された前記観測点同士、または、異なるグループに分類された前記観測点同士を、排他的論理和回路または否定排他的論理和回路の入力端子に接続することを特徴とする付記6または7に記載の半導体集積回路の設計方法。付記9前記論理回路の出力値を伝搬する第1の信号線と、前記論理回路の入力端子に接続されていない観測対象の第2の信号線と、を複数の入力端子に接続し、前記第1の信号線または前記第2の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする付記4乃至8の何れか1つに記載の半導体集積回路の設計方法。付記10入力端子数が多い前記論理回路を、入力端子数が少ない前記論理回路よりも優先的に選択して生成することを特徴とする付記4乃至9の何れか1つに記載の半導体集積回路の設計方法。"