"メモリセルを備えた半導体集積回路であって、上記メモリセルが、チャネルとなる半導体柱と、上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに上記浮遊ゲートの外周に絶縁層を介して該浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する制御ゲートと、を有する、上記半導体集積回路。メモリセルを備えた半導体集積回路であって、上記メモリセルが、チャネルとなる半導体柱と、上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに上記浮遊ゲートの外周に絶縁層を介して該浮遊ゲートの側面を周状に被覆するか又はその一部を被覆することに加え、上記浮遊ゲートの上面、下面又は上下面の一部を絶縁層を介して被覆する制御ゲートと、を有する、上記半導体集積回路。前記制御ゲートは、前記半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成される第1の制御ゲートと、前記浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成される第2の制御ゲートとで構成される、請求項1又は2に記載の半導体集積回路。前記制御ゲートは、前記半導体柱の軸方向に沿って、前記第1の制御ゲート、前記第2の制御ゲートの順に構成されるか、前記第2の制御ゲート、前記第1の制御ゲートの順に構成されるか、又は、前記第1の制御ゲート、前記第2の制御ゲート、第1の制御ゲートの順に構成される、請求項3に記載の半導体集積回路。前記半導体柱のうち前記制御ゲートに対向する側部には、該制御ゲートに印加される電圧により反転層が形成される、請求項1、2又は4に記載の半導体集積回路。前記半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、該電極に電圧が印加されて生じ得るホットエレクトロンが上記制御ゲートに侵入し、前記浮遊ゲートに注入されない、請求項1、2又は4に記載の半導体集積回路。前記制御ゲートは、前記半導体柱の軸方向に沿って前記第2の制御ゲートが前記第1の制御ゲートを挟んで一体化されて構成されている、請求項4乃至6の何れかに記載の半導体集積回路。請求項1乃至7の何れかに記載のメモリセルを複数備え、それぞれの前記半導体柱に沿って前記制御ゲート及び前記浮遊ゲートが複数設けられている、半導体集積回路。前記複数のメモリセルの隣接する領域には、さらに空隙または低誘電率層が挿入されている、請求項8に記載の半導体集積回路。それぞれの前記半導体柱が基板上に設けられており、第1の選択ゲートトランジスタが最下段の前記メモリセルと上記基板との間に配設され、第2の選択ゲートトランジスタが最上段の前記メモリセルの上部間に配設されている、請求項8に記載の半導体集積回路。それぞれの前記半導体柱が基板上に設けられており、隣り合う前記半導体柱を接続するパストランジスタが上記基板に形成されている、請求項8に記載の半導体集積回路。それぞれの前記半導体柱は基板上に設けられ、最下段の前記メモリセルと最下段側に配設される第1の選択ゲートトランジスタとの間に、ダミー制御ゲートが設けられている、請求項11に記載の半導体集積回路。基板の上に三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに上記基板表面まで開口を形成するステップと、上記開口に隣接して上記積層した層のうち制御ゲートとなる領域をエッチングするステップと、上記制御ゲートとなる領域を含めて上記開口に半導体材料を堆積するステップと、上記半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、上記トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、互いにエッチング選択性を有する上記三種類の異なる層のうち、上記浮遊ゲートが形成されている層とセル間の分離層となる層とを残してエッチングするステップと、上記浮遊ゲート、上記分離層となる層及びトンネル絶縁層の上に別の絶縁層を形成するステップと、上記別の絶縁層の上に、制御ゲートとなるべき材料を堆積するステップと、上記制御ゲートとなるべき材料を、制御ゲートとワードラインを形成するようエッチングするステップと、を含む、半導体集積回路の製造方法。前記半導体材料は、ポリシリコン、シリコン、メタル、シリサイドの何れかである、請求項13に記載の半導体集積回路の製造方法。前記制御ゲートとなるべき材料は、ポリシリコン、メタル、シリサイドの何れかである、請求項13に記載の半導体集積回路の製造方法。前記基板の上に三種類の異なる層を積層する前に、前記基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する、請求項13に記載の半導体集積回路の製造方法。前記基板の上に三種類の異なる層を積層する前に、隣り合う前記半導体柱同士を連結するパストランジスタを形成する、請求項13に記載の半導体集積回路の製造方法。メモリセルを備えた半導体集積回路であって、上記メモリセルが、チャネルとなる半導体柱と、上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、上記浮遊ゲートの外周に絶縁層を介して上記浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する主制御ゲートと、上記浮遊ゲートの上面又は下面で上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するソースドレイン制御ゲートと、上記浮遊ゲートと上記ソースドレイン制御ゲートとの間、上記主制御ゲートと上記ソースドレイン制御ゲートとの間にそれぞれ設けられる絶縁層と、を有する、上記半導体集積回路。前記主制御ゲートが、前記浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成され、前記ソースドレイン制御ゲートが、前記浮遊ゲートの上面又は下面の前記半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成され、前記主制御ゲートと前記ソースドレイン制御ゲートとが分離している、請求項18に記載の半導体集積回路。前記半導体柱のうち前記ソースドレイン制御ゲートに対向する側部は、前記ソースドレイン制御ゲートに印加される電圧により反転層が形成される、請求項18に記載の半導体集積回路。前記半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、該電極に電圧が印加されて生じ得るホットエレクトロンが前記ソースドレイン制御ゲートに侵入し、前記浮遊ゲートに注入されない、請求項18に記載の半導体集積回路。請求項18乃至21の何れかに記載のメモリセルを複数備え、それぞれの前記半導体柱に沿って前記主制御ゲート、前記ソースドレイン制御ゲート及び前記浮遊ゲートが複数設けられている、半導体集積回路。それぞれの前記半導体柱が基板上に設けられており、第1の選択ゲートトランジスタが最下段のメモリセルと上記基板との間に配設され、第2の選択ゲートトランジスタが最上段のメモリセルの上部間に配設されている、請求項22に記載の半導体集積回路。それぞれの前記半導体柱が基板上に設けられており、隣り合う前記半導体柱を接続するパストランジスタが上記基板上に形成されている、請求項22に記載の半導体集積回路。基板の上にソースドレイン制御ゲート用の半導体材料を含めて三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに上記基板表面まで開口を形成するステップと、上記開口に隣接して上記積層した層のうち浮遊ゲートとなる領域をエッチングするステップと、上記浮遊ゲートとなる領域を含めて上記開口に半導体材料を堆積するステップと、上記半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、上記トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、上記浮遊ゲート側面の主制御ゲートとなる領域をエッチングするステップと、エッチングして形成した領域の側壁に別の絶縁層を堆積するステップと、上記別の絶縁層の上に、主制御ゲートとなるべき材料を堆積するステップと、主制御ゲートとなるべき材料を、主制御ゲートとワードラインを形成するようエッチングするステップと、を含む、半導体集積回路の製造方法。前記半導体材料は、ポリシリコン、シリコン、メタル、シリサイドの何れかである、請求項25に記載の半導体集積回路の製造方法。前記主制御ゲート、前記ソースドレイン制御ゲートとなるべき材料は、ポリシリコン、メタル、シリサイドの何れかである、請求項25に記載の半導体集積回路の製造方法。前記基板の上に三種類の異なる層を積層する前に、前記基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する、請求項25に記載の半導体集積回路の製造方法。前記基板の上に三種類の異なる層を積層する前に、隣り合う前記半導体柱同士を連結するパストランジスタを形成する、請求項25に記載の半導体集積回路の製造方法。従来の平面型のフラッシュメモリや縦型のメモリセルにおいては、上記したようにショートチャネル効果の抑制の困難性、浅い接合の実現の困難性、プログラム時のホットエレクトロン注入に伴う誤動作、隣り合うメモリセルが容量結合して生じるセル間干渉により微細化が限界となっている。本発明は、上記課題に鑑み、ショートチャネル効果を抑制し、、ホットエレクトロンの注入によるトランジスタの故障が生じにくく、セル間干渉のない新規な浮遊ゲート構造を有する縦型MOSトランジスタを用いたメモリセルからなる半導体装置を提供することを第1の目的とし、その製造方法を提供することを第2の目的としている。さらに、本発明は、ショートチャネル効果を抑制し、ホットエレクトロンの注入によってトランジスタの故障が生じ難く、セル間干渉のない多値化が可能な新規な浮遊ゲート構造を有する縦型MOSトランジスタを用いたメモリセルからなる半導体装置を提供することを第3の目的とし、その製造方法を提供することを第4の目的としている。上記第1の目的を達成するため、本発明の半導体集積回路は、メモリセルを備え、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する制御ゲートと、を有する。本発明の別の半導体集積回路は、メモリセルを備え、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆することに加え、浮遊ゲートの上面、下面又は上下面の一部を絶縁層を介して被覆する制御ゲートと、を有する。上記構成において、制御ゲートは、好ましくは、半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成される第1の制御ゲートと、浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成される第2の制御ゲートとで構成される。制御ゲートは、好ましくは、半導体柱の軸方向に沿って、第1の制御ゲート、第2の制御ゲートの順に構成されているか、第2の制御ゲート、第1の制御ゲートの順に構成されているか、又は、第1の制御ゲート、第2の制御ゲート、第1の制御ゲートの順に構成されている。好ましくは、半導体柱のうち前記制御ゲートに対向する側部は、制御ゲートに印加される電圧により反転層が形成される。半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、電極に電圧が印加されて生じ得るホットエレクトロンが制御ゲートに侵入し、浮遊ゲートに注入されないようにしてもよい。制御ゲートは、好ましくは半導体柱の軸方向に沿って第2の制御ゲートが第1の制御ゲートを挟んで一体化されて構成されている。半導体柱は、1×1015cm-3以上1×1022cm-3以下のp型のシリコン柱である。しかし、n型のシリコン柱でもかまわない。上記の何れかに記載のメモリセルを複数備え、それぞれの半導体柱に沿って制御ゲート及び浮遊ゲートが複数設けられていてもよい。この構造によって、NAND型のメモリセルを構成することができる。上記構成において、好ましくは、複数のメモリセルの隣接する領域には、さらに空隙または低誘電率層が挿入されている。それぞれの半導体柱が基板上に設けられており、第1の選択ゲートトランジスタが最下段のメモリセルと基板との間に配設され、第2の選択ゲートトランジスタが最上段のメモリセルの上部間に配設されていてもよい。それぞれの半導体柱が基板上に設けられており、隣り合う半導体柱を接続するパストランジスタが基板に形成されていてもよい。それぞれの半導体柱が基板上に設けられており、最下段の前記メモリセルと最下段側に配設される第1の選択ゲートトランジスタとの間に、ダミー制御ゲートが設けられていてもよい。上記第2の目的を達成するため、本発明の半導体集積回路の製造方法は、基板の上に三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに基板表面まで開口を形成するステップと、開口に隣接して積層した層のうち制御ゲートとなる領域をエッチングするステップと、制御ゲートとなる領域を含めて開口に半導体材料を堆積するステップと、半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、互いにエッチング選択性を有する三種類の異なる層のうち、浮遊ゲートが形成されている層とセル間の分離層となる層とを残してエッチングするステップと、浮遊ゲート、分離層となる層及びトンネル絶縁層の上に別の絶縁層を形成するステップと、別の絶縁層の上に、制御ゲートとなるべき材料を堆積するステップと、制御ゲートとなるべき材料を、制御ゲートとワードラインを形成するようエッチングするステップと、を含む。上記構成において、半導体材料は、好ましくは、ポリシリコン、シリコン、メタル、シリサイドの何れかである。制御ゲートとなるべき材料は、好ましくは、ポリシリコン、メタル、シリサイドの何れかである。好ましくは、基板の上に三種類の異なる層を積層する前に、基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する。好ましくは、基板の上に三種類の異なる層を積層する前に、隣り合う半導体柱同士を連結するパストランジスタを形成する。上記第3の目的を達成するため、本発明のメモリセルを備えた半導体集積回路において、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する主制御ゲートと、浮遊ゲートの上面又は下面で半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するソースドレイン制御ゲートと、浮遊ゲートとソースドレイン制御ゲートとの間、主制御ゲートとソースドレイン制御ゲートとの間にそれぞれ設けられる絶縁層と、を有する。上記構成において、好ましくは、主制御ゲートが、浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成され、ソースドレイン制御ゲートが、浮遊ゲートの上面又は下面の半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成され、主制御ゲートとソースドレイン制御ゲートとが分離している。好ましくは、半導体柱のうちソースドレイン制御ゲートに対向する側部に、ソースドレイン制御ゲートに印加される電圧により反転層が形成される。好ましくは、半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、電極に電圧が印加されて生じ得るホットエレクトロンがソースドレイン制御ゲートに侵入し、浮遊ゲートに注入されない。半導体柱は、好ましくは、1×1015cm-3以上1×1022cm-3以下のp型のシリコン柱である。しかし、n型のシリコン柱でもかまわない。上記何れかに記載のメモリセルを複数備え、それぞれの半導体柱に沿って主制御ゲート、ソースドレイン制御ゲート及び浮遊ゲートが複数設けられていてもよい。この構造によって、NAND型のメモリセルを構成することができる。上記構成において、好ましくは、それぞれの半導体柱が基板上に設けられており、第1の選択ゲートトランジスタが最下段のメモリセルと基板との間に配設され、第2の選択ゲートトランジスタが最上段のメモリセルの上部間に配設される。好ましくは、それぞれの半導体柱が基板上に設けられており、隣り合う半導体柱を接続するパストランジスタが基板上に形成される。上記第4の目的を達成するため、本発明の半導体集積回路の製造方法は、基板の上にソースドレイン制御ゲート用の半導体材料を含めて三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに基板表面まで開口を形成するステップと、開口に隣接して積層した層のうち浮遊ゲートとなる領域をエッチングするステップと、浮遊ゲートとなる領域を含めて開口に半導体材料を堆積するステップと、半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、浮遊ゲート側面の主制御ゲートとなる領域をエッチングするステップと、エッチングして形成した領域の側壁に別の絶縁層を堆積するステップと、別の絶縁層の上に、主制御ゲートとなるべき材料を堆積するステップと、主制御ゲートとなるべき材料を、主制御ゲートとワードラインを形成するようエッチングするステップと、を含む。上記構成において、半導体材料は、好ましくは、ポリシリコン、シリコン、シリサイド、メタルの何れかである。主制御ゲート、ソースドレイン制御用ゲートとなるべき材料は、好ましくは、ポリシリコン、メタル、シリサイドの何れかである。基板の上に三種類の異なる層を積層する前に、基板としてのシリコン基板に対してソース領域又はドレイン領域を形成してもよい。基板の上に三種類の異なる層を積層する前に、隣り合う半導体柱同士を連結するパストランジスタを形成してもよい。本発明の半導体集積回路によれば、制御ゲートが半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する構造を有しているので、制御ゲートと対向する半導体柱の表面に反転層を形成することができ、制御ゲートがソースやドレインとして利用可能となり、その結果としてメモリセルの微細化が可能となる。さらに、ソースやドレインを拡散等の工程で作製する必要がなくなり、ショートチャネル効果を抑えることができる。従来の平面型NAND型のフラッシュメモリセルにおける隣接メモリセル内で生じる寄生容量に伴う干渉効果を、制御ゲートの静電遮蔽効果、所謂シールド効果でなくすことができる。本発明の半導体集積回路によるメモリセルによれば、従来の平面型NAND型のフラッシュメモリセルにおける高い集積化に伴う障害を解消できる。また、ソースドレイン制御ゲートが、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆している場合にあっては、ソースドレイン制御ゲートと対向する半導体柱の表面に反転層を形成することができる。ソースドレイン制御ゲートがソースやドレインとして利用可能となり、その結果としてメモリセルの微細化が可能となる。さらに、従来の平面型NAND型のフラッシュメモリセルにおける隣接メモリセル内で生じる寄生容量に伴う干渉効果を、ソースドレイン制御ゲートの静電遮蔽効果、所謂シールド効果でなくすことができる。特に、現在の縦型NAND型フラッシュメモリの最も重要な問題点の一つとなっている干渉問題、即ち、隣接セルの浮遊ゲートから選択セルのチャネル領域に直接に影響をしている干渉問題も完全に抑制することができ、浮遊ゲートの電荷量を調節することによって選択セルのしきい値電圧の依存性も高くなるため、1つのメモリセルに複数のビット情報を記憶させる多値化も可能になる。本発明の半導体集積回路の製造方法によれば、最小寸法による加工は半導体柱の形成のための開口等の非常に少ない工程ですみ、微細化に伴う性能劣化がないメモリセルを容易に製造することができる。さらに、最小寸法による加工工程が少ないので、ビット単価を低減化することができる。以上説明したように、本発明によれば、従来の平面型NAND型のフラッシュメモリセルにおける高い集積化に伴う障害を解消できる。以下、図面を参照しながら本発明の幾つかの実施形態について具体的に説明する。第1の実施形態図1は、本発明の第1の実施形態に係る半導体集積回路1に備わるメモリセル10の1セルのデバイス構造を示す斜視図である。図1に示すように、半導体集積回路1に備えられたメモリセル10は、チャネルとなる半導体柱2と、半導体柱2の外周に絶縁層6を介して半導体柱2の側面を周状に被覆する浮遊ゲート5と、半導体柱2の外周に絶縁層8を介して半導体柱2の側面を周状に被覆するとともに浮遊ゲート5の外周に絶縁層7を介して浮遊ゲート5の側面を周状に被覆する制御ゲート4と、を有する。絶縁層のうち、半導体柱2と浮遊ゲート5との間に設けられる絶縁層6はトンネル絶縁層であり、それ以外に浮遊ゲート5と制御ゲート4との間に設けられる絶縁層7と、半導体柱2と制御ゲート4との間に設けられる絶縁層8とを備える。メモリセル10は、所謂縦型のメモリセルである。ここで、トンネル絶縁層6、絶縁層7、8の各絶縁層は、纏めて絶縁層と呼ばれることもある。この半導体柱2は、図示しないSi等の半導体からなる基板やSOI基板上に形成することができる。半導体柱2は、例えばシリコンSiから形成することができ、シリコン柱2とも呼ぶ。チャネルとなる半導体柱2は、p型又はn型半導体柱を挙げることができる。以下の説明では、チャネルとなる半導体柱2は、p型半導体として説明する。半導体柱2の不純物密度は、例えば1×1015cm-3以上1×1022cm-3以下とすればよい。トンネル絶縁層6の厚さは2nm~20nm程度である。浮遊ゲート5の外周部と制御ゲート4との間の絶縁層7及び半導体柱2と制御ゲート4との間の絶縁層8の厚さは5nm~100nm程度である。制御ゲート4は、第1の制御ゲート4Aと第2の制御ゲート4Bとで構成される。第1の制御ゲート4Aは浮遊ゲート5の外周に絶縁層7を介在して設けられ、第2の制御ゲート4Bは半導体柱2の外周に絶縁層8を介在して設けられ、第1及び第2の制御ゲート4A,4Bの何れも半導体柱2の軸方向に沿って形成されている。ゲート3は領域3Aと領域3Bとに区別されており、領域3Aには、半導体柱2の側面を取り囲むようにトンネル絶縁層6を介して周状に形成される浮遊ゲート5と、この浮遊ゲート5の外周部の絶縁層7を介して配設される第1の制御ゲート4Aとを備えている。領域3Bには、p型半導体柱2の側面であって浮遊ゲート5の上部側の側面を取り囲むように絶縁層8を介して配設される第2の制御ゲート4Bを備えている。領域3Aの構成は、従来のフラッシュメモリセルと同様の構造を有している。本発明の第1の実施形態においては、メモリセルのゲート3における領域3Bに第2の制御ゲート4Bを備えている点に特徴がある。以下、この構造を詳細に説明する。第2の制御ゲート4Bの内周部は、絶縁層8を介してp型半導体柱2の表面と対向している。このため、制御ゲート4に電圧が印加されると、p型半導体柱2の表面にはp型半導体柱2の多数キャリヤである正孔とは反対導電型の電子が誘起され、所謂反転層9が形成される。これにより、p型半導体柱2の表面には電子が多い領域が形成され、非常に浅いn型の拡散領域が形成された状態と等価な状態となる。この反転層9は、このメモリセル10のソース領域にも上側に配設されるメモリセルのドレイン領域ともなる。第2の制御ゲート4Bは、隣接するメモリセルをシールドする作用を有している。このため、隣接するメモリセル間の寄生容量を無くすことができる。なお、本発明の第2の制御ゲート4Bを、ESCGExtendedSidewallControlGateと呼ぶことにする。さらに、半導体集積回路1が図1に示すようなセル構造を有することで、セルに記憶する情報の多ビット化も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点を有する。図2は、本発明の第1の実施形態に係る縦型メモリセルを用いた4ビットのメモリのデバイス構造を示しており、それぞれAが部分断面図、Bが平面図、Cが等価回路図である。図2Aに示すように、メモリ20は、図1に示したメモリセルが4個、p型半導体柱2の軸方向に直列接続されている。最下段のメモリセルと基板13との間には、第1の選択ゲートトランジスタLowerselectgate11が配設され、第1の選択ゲートトランジスタ11のソースが基板13のn型拡散領域に配設され、ソースラインSLを形成している。最上段のメモリセルの上部には第2の選択ゲートトランジスタUpperselectgate12が配設され、第2の選択ゲートトランジスタ12のドレインがビットラインBLを形成している。第1の選択ゲートトランジスタ11及び第2の選択ゲートトランジスタ12は、縦型のnチャネルのMOSトランジスタである。第1の選択ゲートトランジスタ11と4個のメモリセルと第2の選択ゲートトランジスタ12とが直列接続されて、メモリセルストリングを構成している。図2Bに示すように、4ビットのメモリセルストリングの最小加工面積は、最小加工寸法をFとした場合、横が6Fで縦が4Fであるので、24F2となる。ここで、最小加工寸法は、次世代の最小加工寸法である2Xnm程度となる。このXは未定であるが、現行の32nmプロセスの7割とした場合には、Fは22nm程度となる。ESCGとなる第2の制御ゲート4Bを形成するために、1個のメモリセルの高さは、2.5F程度となる。NAND構造のストリングを形成するための最小加工面積は、チャージトラップ型の縦型のメモリセルよりも大きくなる。しかしながら、本発明のメモリのビットコストは、8バット、あるいはそれ以上のビット数になると、従来の平面型NAND構造のフラッシュメモリセルよりもビット単価は著しく安価となる。本発明の第1の実施形態に係るメモリセルの製造方法は、以下の工程で製造することができる。図3A~図3Gは、メモリセルの製造方法の主要工程を示す図である。第1工程:例えば所定の処理がなされた基板13の上に三種類の異なる膜層14を積層するステップである。三種類の異なる膜層14は、下から順に第1の膜層14Aと第2の膜層14Bと第3の膜層14Cとからなる。第1の膜層14Aは例えばSiO2層である。第2の膜層14Bは例えば高密度のSiO2層である。第3の膜層14Cは例えばSi3N4層である。第1~第3の膜層14A~14Cの材料は上記した例に限らない。第1~第3の膜層14A~14Cの材料は、等方性エッチングにおいて互いに選択エッチングができる材料であればよい。第2工程:この積層した層にレジスト15等を用いてラインアンドスペースを施し、基板13表面まで開口を形成し、この開口に隣接して上記積層した層のうち半導体柱2及びトンネル絶縁層6を形成する領域を異方性エッチングするステップである。異方性エッチングは、反応性イオンエッチングRIEで行うことができる。第3工程:上記開口に隣接して上記積層した膜層のうち制御ゲート4となる領域の第3の膜層14Cを等方性エッチングするステップである。等方性エッチングは、薬液を用いた化学エッチングで行うことができる。第4工程:上記制御ゲート4となる領域を含めて上記開口に浮遊ゲート5となる半導体材料16を堆積するステップである。半導体材料16には、ポリSiなどのシリコン系の材料を用いることができる。第5工程:上記半導体材料16が堆積した領域に対して異方性エッチングを行って、半導体柱2及びトンネル絶縁層6を形成すべき領域に開口を形成すると共に浮遊ゲート5を形成するステップである。第6工程:異方性エッチングにより形成した開口の側壁にトンネル絶縁層6を成膜するステップである。第7工程:上記トンネル絶縁層6で囲まれる開口に半導体材料16を堆積して半導体柱2を形成するステップである。第8工程:上記三種類の異なる層のうち、ポリSiからなる浮遊ゲート5が形成されている層とセル間の分離層となる第2の膜層14Bとを残して等方性エッチングするステップである。第9工程:上記浮遊ゲート5、上記分離層となる層及びトンネル絶縁層6の上に別のSiO2絶縁層17を形成するステップである。第10工程:上記別のSiO2絶縁層17の上に、制御ゲート4となるべき材料16を堆積するステップと、この材料16をエッチングして、制御ゲート4及び第1の選択ゲート11と第2の選択ゲート12を形成するステップである。制御ゲート4となるべき材料は、ポリSiの代わりにメタル金属やシリサイドを使用してもよい。図3A~図3Hにおいて、さらに、第1の選択ゲートトランジスタ11と第2の選択ゲートトランジスタ12を一緒に形成する場合にあっては次の点に注意しなければならない。第1及び第2の選択ゲートトランジスタ11,12は図2Aに示すようにNAND型ストリングの最上部と最下部に配設される選択ゲートトランジスタであり、特定の半導体柱2を選択する選択ゲートである。そのため、第1及び第2の選択ゲートトランジスタ11,12には、本発明の制御ゲート4と浮遊ゲート5を形成する必要がない。例えば、第1の選択ゲートトランジスタ11については、三種類の異なる膜層14を形成する前に基板13上に絶縁層18を形成しておき、図3Gと図3Hに示すように、ゲート絶縁層6にポリSi層16を形成して制御ゲート4を形成する際、第1の選択ゲートトランジスタ11をメモリセルと同時に形成することができる。第2の選択ゲートトランジスタ12も、メモリセルの最上部に、第1の選択ゲートトランジスタ11と同様にしてメモリセルと同時に形成することができる。この場合、制御ゲート4と同時にワードラインを形成してもよい。。図4は、本発明の縦型メモリセルの動作を説明する図であり、Aは消去の場合を、Bは書き込みの場合を、Cは書き込み禁止の場合を、Dは読み出しの場合を示している。図4Aに示すように、本発明のメモリセルの消去はブロック単位で行なわれ、消去動作はp型半導体柱に電圧をかけて浮遊ゲート5から電子を引き抜くことで行われる。図4Bに示すように、本発明のメモリセルへの情報の書き込みは、浮遊ゲート5内に量子トンネル効果により電子を注入することで行われる。基板13のn型半導体領域、つまりソースラインSLを接地電位にし、微小な電流によって制御ゲート4に書き込み電圧Vproguramを印加する。浮遊ゲート5内に蓄積された電子が情報を記憶する。書き込みはページ単位で行なわれ、同一ページ内の全てのセルに対して、同時に制御ゲート4に書き込み電圧を印加することで書き込み動作が行なわれる。図4Cに示すように、本発明のメモリセルへの書き込み禁止は、書き込み動作時に、書き込みの必要がないセルの書き込みを防止する動作である。図4Dに示すように、本発明のメモリセルでは、ページ単位で情報の読み出し動作が行なわれる。浮遊ゲート5に、或る一定量の電子が存在する場合には、ソースとドレイン間に電流があまり流れず、この状態が0とされる。また、浮遊ゲート5にある一定量の電子がない場合にはソースとドレイン間に電流が比較的流れ、この状態が1とされる。以上、説明したように本発明のESCG構造を有する縦型メモリセルは、通常の平面型のNANDフラッシュメモリセルと同様のメモリ動作を行うことができる。特に、バルク消去方法は、ESCG構造を使用することによって利用可能となる。つまり、ESCG構造により形成される電気的なn型領域の厚さは非常に薄いため、p型半導体柱2がSi等の半導体基板13バルクに接触する。このため、本発明の半導体集積回路1のメモリセルは、通常の平面型のNANDフラッシュメモリセルと同様にバルク消去方法が使用できる。以下に、本発明のメモリセルの各種特性について計算例を示す。本発明メモリセルを発明者等が開発した半導体集積回路の計算ソフトウェアTCADを使用して、メモリセルの各種特性について計算した。図5は、シミュレーションに用いた計算モデルを示す図であり、Aは本発明のメモリセルを、Bは直列接続したメモリセルを、Cは比較例のフラッシュメモリセルを示している。図5Bに示すように、本発明のメモリセルの計算モデルは、図5Aに示すメモリセル10の左側の点線で囲った領域である。比較例のフラッシュメモリセルは、ESCG構造を有していないメモリセルである。上記モデルにより、現行の最小加工寸法30nmにおいて、通常の平面型のNAND構造のフラッシュメモリセルの各種係数を検討した。実際の動作に近い計算を行うために、パラメータとしては、制御ゲート4への結合容量、選択されていないメモリセルによる外部抵抗、下記1式で表されるファウラー-ノルトハイムのトンネル電流の係数であるA、Bを選択した。I=AEtox2exp-B/Etox1ここで、Etoxは、トンネル絶縁層6に印加される電界強度である。図6は、本発明のメモリセルと比較例の従来のフラッシュメモリセルとにおいてp型半導体柱2の表面における電子濃度のシミュレーション結果を示す図である。図6の横軸はp型半導体柱2の表面からの距離であり、縦軸はp型半導体柱2の表面の電子濃度個/cm3である。図6から明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルにおけるp型半導体柱2の表面の電子濃度は、制御ゲート4がESCG構造を有するため、比較例の場合における測定値よりも大きいことが分かった。図7は、規格化制御ゲート電圧VCGに対するVtのシミュレーション結果を示す図である。図7の横軸は規格化制御ゲート電圧VCGVを示し、縦軸はVtVである。図7では、最初の浮遊ゲート5に対して最適化した結果と、比較例の測定値を合わせて示している。図7に示すように、上記パラメータの最適化を行うことによって、本発明のメモリセルは、上記した比較例の測定値と良く一致することが分かる。図8は、本発明のメモリセルのシミュレーション結果を示す図であり、AはID-VCG特性を、Bはシミュレーションした読み出し電流と比較例で測定した規格化読み出し電流との関係を示している。図8Aの横軸は制御ゲート電圧VCGVを、縦軸は規格化したドレインとソース間電流IDAを示している。図8Aにおいて左側のグラフは比較例の従来のフラッシュメモリセルの測定値であり、図8Aにおいて右側のグラフは本発明のメモリセルのシミュレーション結果を示している。図8Aから明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルのID-VG特性は、比較例の測定値と良く一致することが分かる。図8Bの横軸は、シミュレーションした読み出し電流μAを、縦軸は比較例で測定した規格化読み出し電流μAを示している。図8Bから明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルのシミュレーションした読み出し電流は、比較例の測定値と良く一致することが分かる。図9は、本発明メモリセルの浮遊ゲート5に注入される電荷のシミュレーション結果を示す図であり、Aは電荷に対するVthの依存性を、Bは結合容量を示している。図9Aの横軸は単位体積当たりの浮遊ゲート中の電荷C/cm3を、縦軸はシミュレーションしたVthVを示している。図9Aから明らかなように、本発明のESCG構造を有するメモリセルでは、Vthが比較例のフラッシュメモリセルよりも小さくなることが分かる。これは、メモリセルの容量比Cfg/Ccgが制御ゲート4CGの作用で大きくなることと、隣接するメモリセル同士で形成される寄生容量が制御ゲート4によってシールドされることによることが判明した。図9Bの左縦軸はシミュレーションした結合容量を、右縦軸は下記2式で表される結合率を示している。結合率=Cfg-cg/Ctot2ここで、Cfg-cgは浮遊ゲートと制御ゲート間の容量Capacitanceであり、Ctotは浮遊ゲートから見える全体の容量Capacitanceを示している。図9Bから明らかなように、本発明のESCG構造を有するメモリセルでは、浮遊ゲートと制御ゲート間の容量の結合率が増大し、セル性能が向上できることがわかった。図10は、書き込み電圧と消去電圧の規格化した制御ゲート電圧に対する依存性に関するシミュレーション結果を示す図である。図10の横軸は規格化した制御ゲート電圧VcgVを、縦軸はシミュレーションしたVthVである。図10では、丸プロット●が本発明のメモリセルの結果を示し、菱形プロット◆が比較例の結果を示している。図10から明らかなように、本発明のメモリセルは、比較例の場合よりも2式で表される結合率が大きくなる。このため、書き込み時のVcgVによって浮遊ゲート5の浮遊電位が変わってVthも変わることを示している。これにより、本発明の制御ゲートによれば、書き込み時間と消去時間が著しく速くなることが分かる。図11は、本発明メモリセルの読み出し電流とp型半導体柱2の表面に誘起される電子密度のミュレーション結果を示す図であり、Aは初期のVthと読み出し電流の関係を、Bはp型半導体柱2の表面に誘起される電子密度とp型半導体柱2の直径nmとの関係を示している。図11Aの横軸はシミュレーションした初期のVthVを、縦軸はシミュレーションした読み出し電流IreadμAを示している。図11Aから明らかなように、本発明のESCG構造を有するメモリセルでは、読み出し電流Ireadが比較例よりも5増加することが分かった。これは、p型半導体柱2の不純物密度を低くしても、ESCG構造によって制御ゲート4に対向するp型半導体柱2の表面に形成される反転層9が高い電子密度を有していることに起因している。図11Bの横軸はp型半導体柱2の直径nmを、縦軸はp型半導体柱2の表面に誘起される電子密度個/cm3を示している。図11Bから明らかなように、本発明のESCG構造を有するメモリセルでは、p型半導体柱2の直径Wnmを30nmから、20nm、10nmと減少させる程、表面に誘起される電子密度が増大することがわかった。図12は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉を調べたシミュレーション結果を示す図であり、それぞれAは電位分布を、Bは結合率と電位分布との関係を示している。図12Aから明らかなように、本発明のESCG構造を有するメモリセルでは、Vthを-3Vから4Vに変化したときに、比較例に比較して電位の変動が小さく、隣接するメモリセル間の干渉が抑制できることが分かる。図12Bの横軸は結合率を、縦軸は電位分布Vを示している。図12の上段は比較例を、図12の下段は発明を示している。図12Bから明らかなように、本発明のESCG構造を有するメモリセルでは、結合率が大きい場合でも比較例に比べて電位の変動が小さく、隣接するメモリセル間の干渉が抑制できることが分かる。図13は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉についてVthの変動ΔVthとも呼ぶを調べたシミュレーション結果を示す図である。図13の横軸はVthVを、縦軸はΔVthmVを示している。図13から明らかなように、本発明のESCG構造を有するメモリセルのΔVthは比較例のフラッシュメモリセルのΔVthに対して50であることが分かった。比較例では最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できない。これに対して、本発明のESCG構造を有するメモリセルでは、制御ゲート4のシールド効果で隣接するメモリセル間の干渉が抑制できる。このため、本発明のメモリセルでは、最小加工寸法を小さくしても隣接するメモリセル間の干渉が抑制できる。第2の実施形態図14は、本発明の第2の実施形態に係るメモリセルストリング20Aの構成を示す模式図である。図14に示すように、各メモリセルにおける第2の制御ゲート4Bは、図1のメモリセル1とは異なり、浮遊ゲート5の下方側に配置されている。メモリセルの他の構成は、図1のメモリセル1と同じであるので説明は省略する。このメモリセルによれば、隣接する半導体柱2のセルの書き込み動作時、一番ソースラインSLに近い側のセルにおける書き込みの誤動作Programdisturbanceを防止する利点がある。さらに、図14に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第3の実施形態次に、本発明の第3の実施形態に係るメモリ10Aについて説明する。図15は、第3の実施形態に係る本発明のメモリ10Aの構成を示す模式図である。図15に示すように、メモリセル10Aにおける上段の制御ゲート4と、メモリセル10Aにおける下段の制御ゲート4との間には、空隙又は低誘電率層19が形成されている。他の構成は、図1のメモリセル1と同じであるので説明は省略する。これにより、隣接するメモリセル間に生じる干渉効果を、空隙又は低誘電率層19の挿入によってさらに効果的に防止することができる。さらに、図15に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第4の実施形態図16は、本発明の第4の実施形態に係るメモリセル25の構成を示す模式図である。図16に示すように、メモリセル25の制御ゲート24は、第1の制御ゲート24Aに対して浮遊ゲート5の上下方向にそれぞれ第2の制御ゲート24Bが配設されて構成されている。つまり、制御ゲート24は、断面が略コ字状の環状形状からなっている。この制御ゲート24の第2制御ゲート24Bは、p型半導体柱2を囲んでいる。メモリセルの他の構成は、図1のメモリセル1と同じであるので説明は省略する。このメモリセル25によれば、制御ゲート24に対向するp型半導体柱2領域であって浮遊ゲート5の上部と下部の各領域に反転層9をそれぞれ形成し、2つのESCG構造を形成することができる。つまり、1個のメモリセル25に2つのESCG構造を形成できる。これらのESCG構造は、メモリセル25のソースとドレインとして動作する。さらに、図1に示すセルの効果に加えて、浮遊ゲートと制御ゲート間の容量の結合率が増大できるため、書き込み速度のさらなる向上などセル性能を向上させることができる。さらに、図16に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第5の実施形態図17は、本発明の第5の実施形態に係るメモリセルストリング30の構成を示す模式図である。図17に示すように、メモリセルストリング30において、最も下段のメモリセル31において、浮遊ゲート5の下部に擬似制御ゲート33ダミー制御ゲートとも呼ぶが配設されている。擬似制御ゲート33は、上下方向で隣接するメモリセル31同士で生じる結合容量の大きさを対称となるようにする作用がある。これにより、メモリセルストリング30によれば、一番ソースラインSL側に近いセルの2式で表わされる結合率=Cfg-cg/Ctotを他のセルの結合率と一致させることができる。また、擬似制御ゲート33により電気的に拡散層を形成することが可能になると共に、LSG側から最下段のセルへのホットキャリアの注入も抑制することが可能となる。さらに、メモリセルストリング30によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第6の実施形態図18は、本発明の第6の実施形態に係るメモリセルストリング35の構成を示す模式図である。図18に示すように、メモリセルストリング35は、左右の4ビットメモリセルストリング36、37をパス用トランジスタ38で一組にして構成され、8ビットのメモリ容量を有している。メモリセルストリング35の最上層には、ソースラインSL及びビットラインBLが形成されている。さらに、左右の4ビットメモリセルストリング36、37の最下段にはパス用トランジスタ38が配設されている。このパス用トランジスタには、縦型MOSトランジスタを用いることができる。図18に示す第1及び第2の選択ゲートトランジスタ11、12は、図2Aに示すメモリセルストリングの上下に配設される第1及び第2の選択ゲートトランジスタ11、12と同じゲートである。第1及び第2の選択ゲートトランジスタ11、12は、特定のビットラインとソースラインに接続されている半導体柱2を選択する制御ゲートである。これにより、第1及び第2の選択ゲートトランジスタ11、12で選択された半導体柱2にデータを外部から入力したり、その半導体柱2からデータを外部に出力することができる。また、図18に示す構造にすることで、BLやSLなどの配線を上部に形成できるようになるため、その製造が簡便になる。さらに、メモリセルストリング35によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第7の実施形態図19は、本発明の第7の実施形態に係るメモリセルストリング40の構成を示す模式図である。図19に示すように、メモリセルストリング40は、最下段に配置される第1選択ゲートトランジスタ11Aによって左右の4ビットメモリセルストリング36、37を一組にして構成され、メモリストリング40は8ビットのメモリ容量を有している。第1選択ゲートトランジスタ11Aはゲート酸化膜と基板13との間に反転層9を形成する。このため、第1選択ゲートトランジスタ11Aは、ESCG構造を有することになる。このESCG構造により基板13にソースラインSLを形成することができる。これにより、メモリセルストリング35では、第1選択ゲートトランジスタ11Aの短チャネル効果を防止することができる。さらに、ソースラインSLを拡散工程等で形成する工程が不要となる。メモリセルストリング40によれば、ソースラインSL側も電気的に反転して使うため、製造方法も容易でかつ低抵抗のソースラインSLを実現できる。ここで、図16に示した略コ字状の環状形状を有しているメモリセル25の製造方法について説明する。図20A~図20Eは、図16に示すメモリセル25の製造方法を示す図であり、以下の工程でメモリセル25を製造することができる。製造工程1:所定の処理がなされた基板13の上に5層ならなる膜層14を積層し、半導体柱を形成する領域を異方性エッチングした後、等方性エッチングを行うステップ図20A参照。この時、膜層14を構成する第1の絶縁層14A第2の絶縁層14B、第3の絶縁層14Cは、それぞれのエッチングに対して選択性を有していることが特徴である。ここで、5層の絶縁層14は、下から順に第2の絶縁層14Bと第1の絶縁層14Aと第3の絶縁層14Cと第1の絶縁層14Aと第2の絶縁層14Bとからなる。製造工程1で等方性エッチングされるのは第3の絶縁層14Cである。製造工程2:浮遊ゲートとなるポリSi16を堆積するステップ図20B参照。製造工程3:開孔部にトンネル絶縁膜6と半導体柱2となるポリSi16とを堆積するステップ図20C参照。製造工程4:第1の絶縁層14Aと第3の絶縁層14Cとを、等方性エッチングによって除去するステップ図20D参照。製造工程5:絶縁膜17とポリSi6を堆積するステップ図20E参照。堆積したポリSi16の断面が略コ字状の制御ゲート4が形成される。上述した第1乃至第7の実施形態は、種々の変形が可能である。例えば、浮遊ゲートは、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆する場合だけでなく、半導体柱の側面の一部を被覆してもよい。制御ゲートは、半導体柱の外周に絶縁層を介して半導体柱を周状に被覆するとともに浮遊ゲートの側面に絶縁層を介して浮遊ゲートを周状に被覆する場合のみならず、半導体柱の外周に絶縁層を介して半導体柱の側面の一部を被覆してもよいし、浮遊ゲートの側面に絶縁層を介して浮遊ゲートの側面の一部を被覆してもよい。また、制御ゲートは、浮遊ゲートの上面、下面又は上下面の一部を被覆してもよい。以下に説明する第8乃至第11の実施形態として、隣接セルの浮遊ゲートから選択セルのチャネル領域に直接に影響をしている干渉問題を解決し、かつ、選択セルのしきい値電圧が電気的に制御しているソースやドレイン領域の依存性が低く、浮遊ゲートの電荷量を調節することが容易な半導体集積回路について説明する。この半導体集積回路では、浮遊ゲートの電荷量を調節することによって、1つのメモリセルに複数のビット情報を記憶させる多値化が可能となる。第8の実施形態図21は、本発明の第8の実施形態に係る半導体集積回路50に備えられるメモリセル60の1セルのデバイス構造を示す斜視図である。図21に示すように、半導体集積回路1に備えられたメモリセル60は、チャネルとなる半導体柱52と、半導体柱52の外周に絶縁層56を介して半導体柱52の側面を周状に被覆するか又はその一部を被覆する浮遊ゲート55と、浮遊ゲート55の外周に絶縁層58を介して浮遊ゲート55の側面を周状に被覆するか又はその一部を被覆する主制御ゲート53と、浮遊ゲート55の上面又は下面で半導体柱52の外周に絶縁層56,57を介して半導体柱52の側面を周状に被覆するか又はその一部を被覆するソースドレイン制御ゲート54と、浮遊ゲート55とソースドレイン制御ゲート54との間に設けられる絶縁層57、主制御ゲート53とソースドレイン制御ゲート54との間に設けられる絶縁層57と、を有する。この実施形態では、半導体柱52と浮遊ゲート55との間に設けられる絶縁層56はトンネル絶縁層であり、以下に特に断りのない限りトンネル絶縁層56と表記する。それ以外の絶縁層として、主制御ゲート53とソースドレイン制御ゲート54との間に絶縁層57と、浮遊ゲート55と主制御ゲート53との間に絶縁層58とが設けられている。トンネル絶縁層56、絶縁層57、58の各絶縁層は、纏めて絶縁層とか絶縁膜と呼ばれることもある。メモリセル60は、所謂縦型のメモリセルである。ここで、主制御ゲート53を第1の制御ゲート、ソースドレイン制御ゲート54を第2の制御ゲートと呼んでもよい。ソースドレイン制御ゲートはソース制御ゲート、ドレイン制御ゲートの何れかを意味する。この半導体柱52は、図示しないSi等の半導体からなる基板やSOI基板上に形成することができる。半導体柱52は、例えばシリコンSiから形成することができ、シリコン柱52とも呼ぶ。チャネルとなる半導体柱52は、p型又はn型半導体柱を挙げることができる。以下の説明では、チャネルとなる半導体柱52は、p型半導体として説明する。半導体柱52の不純物密度は、例えば1×1015cm-3以上1×1022cm-3以下とすればよい。トンネル絶縁層56の厚さは2nm~20nm程度である。浮遊ゲート55の外周部と主制御ゲート53との間の絶縁層58及び主制御ゲート53とソースドレイン制御ゲート54との間の絶縁層57の厚さは、5nm~100nm程度である。本発明の第8の実施形態においては、メモリセルのゲートが、ソースドレイン制御ゲート54を備えている点に特徴がある。詳細に説明する。ソースドレイン制御ゲート54の内周部は、絶縁層56を介してp型半導体柱52の表面と対向している。このため、ソースドレイン制御ゲート54に電圧が印加されると、p型半導体柱52の表面にはp型半導体柱52の多数キャリヤである正孔とは反対導電型の電子が誘起され、所謂反転層59が形成される。これにより、p型半導体柱52の表面には電子が多い領域が形成され、非常に浅いn型の拡散領域が形成された状態と等価な状態となる。この反転層59は、このメモリセル60のソース領域にも上側に配設される別のメモリセルのドレイン領域ともなる。ソースドレイン制御ゲート54は、隣接するメモリセルをシールドする作用を有している。このため、隣接するメモリセル間の寄生容量を無くすことができる。なお、本発明のソースドレイン制御ゲート54を、ESCGExtendedSidewallControlGateと呼ぶことにする。さらに、半導体集積回路50が図21に示すようなセル構造を有することで、セルに記憶する情報の多ビット化も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。図22Aは、本発明の第8の実施形態に係る縦型メモリセルを用いた3ビットのメモリのデバイス構造の部分断面図、図22Bは図22Aに示すメモリのデバイス構造の平面図、図22Cは図22Aに示すメモリのデバイス構造の等価回路図である。図22Aに示すように、メモリ70は、図21に示したメモリセルが3個、p型半導体柱52の軸方向に直列接続されている。最下段のメモリセルと基板63との間には、第1の選択ゲートトランジスタ61が配設され、第1の選択ゲートトランジスタ61のソースが基板63のn型拡散領域に配設され、ソースラインSourceLineを形成している。最上段のメモリセルの上部には第2の選択ゲートトランジスタ62が配設され、第2の選択ゲートトランジスタ62のドレインがビットラインDataLineを形成している。第1の選択ゲートトランジスタ61及び第2の選択ゲートトランジスタ62は、縦型のnチャネルのMOSトランジスタである。第1の選択ゲートトランジスタ61とメモリセルが3個と第2の選択ゲートトランジスタ62とが直列接続されており、メモリセルストリングを構成している。図22Bに示すように、3ビットのメモリセルストリングの最小加工面積は、最小加工寸法をFとした場合、横が6Fで縦が4Fであるので、24F2となる。ここで、最小加工寸法は、次世代の最小加工寸法である2Xnm程度となる。このXは未定であるが、現行の32nmプロセスの7割とした場合には、Fは22nm程度となる。ESCGとなるソースドレイン制御ゲート54を形成するために、1個のメモリセルの高さは、2.5F程度となる。NAND構造のストリングを形成するための最小加工面積は、チャージトラップ型の縦型のメモリセルよりも大きくなる。しかしながら、本発明のメモリのビットコストは、8バット、あるいはそれ以上のビット数になると、従来の平面型NAND構造のフラッシュメモリセルよりもビット単価は著しく安価となる。本発明のメモリセルの製造方法は、以下の工程で製造することができる。図23A~図23Jは、メモリセルの製造方法の主要工程を示す図であり、図24A~図24Fは3セルを積層した場合のメモリセルアレイ製造方法の主要工程を示す図である。第1工程:所定の処理がなされた基板63の上にソースドレイン制御ゲート54となる層54Aと二種類の異なる絶縁層64を図示するように積層するステップ図23A,図24A参照。二種類の異なる絶縁層64は、第1の絶縁層64Aと第2の絶縁層64Bとからなる。第1の絶縁層64Aは例えばSiO2層である。第2の絶縁層64Bは例えばSi3N4層である。第1の絶縁層64A,第2の絶縁層64Bの材料は上記した例に限らない。第1,第2の絶縁層64A,64Bの材料は、等方性エッチングにおいて互いに選択エッチングができる材料であればよい。基板63上に、第2の絶縁層64B,ソースドレイン制御ゲート54となる層以下、単にゲート形成用層と呼ぶ54A,第2の絶縁層64B,第1の絶縁層64A,第2の絶縁層64B,ゲート形成用層54,第2の絶縁層64Bの順に積層する。つまり、主制御ゲート53及び浮遊ゲート55が形成される層、即ち第1の絶縁層64Aを挟んで上下にそれぞれ、第2の絶縁層64B、ゲート形成用層54A,第2の絶縁層64Bを順に、積層する。第2工程:この積層した層にレジスト65等を用いてラインアンドスペースを施し、さらに上記基板63表面まで開口を形成し、この開口に隣接して上記積層した層のうち半導体柱52及びトンネル絶縁膜56を形成する領域を異方性エッチングするステップ。異方性エッチングは、反応性イオンエッチングRIEで行うことができる。第3工程:上記開口に隣接して上記積層した絶縁層のうち浮遊ゲート55となる領域の第1の絶縁層64Aを等方性エッチングするステップ。等方性エッチングは、薬液を用いた化学エッチングで行うことができる。第4工程:上記制御ゲート54となる領域を含めて上記開口に浮遊ゲート55となる半導体材料66を堆積するステップ。半導体材料66には、ポリSiなどのシリコン系の材料を用いることができる。第5工程:半導体材料66が堆積した領域に対して異方性エッチングを行って、半導体柱52及びトンネル絶縁膜56を形成すべき領域に開口を形成すると共に浮遊ゲート55を形成するステップ。第6工程:異方性エッチングにより形成した開口の側壁にトンネル絶縁層56を堆積するステップ。第7工程:上記トンネル絶縁膜56で囲まれる開口に半導体材料66を堆積して半導体柱52を形成するステップ。第8工程:上記二種類の異なる層のうち、上記ポリSiからなる浮遊ゲート55が形成されている層の横に残っている第1の絶縁層64Aを等方性エッチングするステップ。第9工程:上記浮遊ゲート55の上に別の絶縁膜67、例えばSiO2膜を形成するステップ。第10工程:上記別の絶縁膜67の上に、主制御ゲート53となるべき材料66を堆積するステップ図23I参照と、この材料66を、主制御ゲート53を形成するようエッチングするステップ。主制御ゲート53とソースドレイン制御ゲート54となるべき材料は、ポリSiの代わりにメタル金属やシリサイドを使用してもよい。図24A~図24Fにおいて、さらに、第1の選択ゲートトランジスタ61と第2の選択ゲートトランジスタ62を形成する場合にあっては次の点に注意する。第1及び第2の選択ゲートトランジスタ61,62は図22Aに示すように、NAND型ストリングの最上部と最下部に配設される選択ゲートトランジスタであり、特定の半導体柱52を選択する選択ゲートである。そのため、第1及び第2の選択ゲートトランジスタ61,62では、浮遊ゲート55を形成する必要がない。本発明のソースドレイン制御ゲート54と同じゲート層を使用して形成することができる。。例えば、第1の選択ゲートトランジスタ61については、上記膜層64を形成する前に基板61上に絶縁膜68、選択ゲート用層54Bを形成しておくことでよい。第2の選択ゲートトランジスタ65については最上段のメモリセルを構成する第2の絶縁膜64B上に選択ゲート用層54B、第2の絶縁膜64Bを形成しておけばよい。また、図24Fに示すように、半導体柱52の間でデータラインなどを形成する。図25は、本発明の第8実施形態に係る縦型メモリセルの動作を説明する図であり、Aは消去の場合を、Bは書き込みの場合を、Cは書き込み禁止の場合を、Dは読み出しの場合を示している。図25Aに示すように、メモリセルの消去はブロック単位で行なわれ、消去動作はp型半導体柱に電圧をかけて浮遊ゲート55から電子を引き抜くことで行われる。図25Bに示すように、メモリセルへの情報の書き込みは、浮遊ゲート55内に量子トンネル効果により電子を注入することで行われる。基板63のn型半導体領域つまりソースラインSLを接地電位にし、微小な電流によって主制御ゲート53に書き込み電圧を印加する。浮遊ゲート55内に蓄積された電子が情報を記憶する。書き込みはページ単位で行なわれ、同一ページ内の全てのセルに対して、同時に主制御ゲート53に書き込み電圧を印加することで書き込み動作が行なわれる。図25Cに示すように、メモリセルへの書き込み禁止は、書き込み動作時に、書き込みの必要がないセルの書き込みを防止する動作である。図25Dに示すように、本発明のメモリセルでは、ページ単位で情報の読み出し動作が行なわれる。浮遊ゲート55にある一定量の電子がある場合にはソースとドレイン間に電流があまり流れず、この状態が0とされる。また、浮遊ゲート55にある一定量の電子がない場合にはソースドレイン間に電流が比較的流れ、この状態が1とされる。以上、説明したように本発明の第8の実施形態に係るESCG構造を有する縦型メモリセルは、通常の平面型のNANDフラッシュメモリセルと同様のメモリ動作を行うことができる。特に、バルク消去方法は、ESCG構造を使用することによって利用可能となる。つまり、ESCG構造により形成される電気的なn型ソースドレイン領域はバルクに消去電圧を印加すると正孔電荷を蓄積させるため、p型半導体柱52がSi等の半導体基板63バルクに完全に接触する。このため、半導体集積回路50のメモリセルは、通常の平面型のNANDフラッシュメモリセルと同様にバルク消去方法が使用できる。以下に、本発明のメモリセルの各種特性について計算例を示す。本発明に用いるメモリセルを発明者等が開発した半導体集積回路の計算ソフトウェアTCADを使用して、3次元シミュレーションを行ってメモリセルの各種特性について計算した。図26は、シミュレーションに用いた計算モデルを示す図であり、Aは比較例の従来のFG構造を、Bは第1の実施形態と同様のESCG構造を、Cは第8の実施形態に係るESCG構造のフラッシュメモリセルを示している。図27は、本発明メモリセルの浮遊ゲート55に注入される電荷のシミュレーション結果を示す図であり、電荷量に対するVthの依存性を示している。横軸は浮遊ゲート中の全体の電荷量QFGCを、縦軸はシミュレーションしたVthVを示している。図27において、菱形プロット◆は従来のFG構造、四角プロット■は第1の実施形態と同様のESCG構造、丸プロット●は第8の実施形態に係るESCG構造の結果を示している。図27から明らかなように、第8実施形態に係るESCG構造を有するメモリセルでは、Vthが比較例のフラッシュメモリセル及び第1の実施形態と同様のESCG構造を有するメモリセルよりも大きくなることが分かる。浮遊ゲートの電荷量を調節によって選択セルのしきい値電圧の依存性も高くなるため、1つのメモリセルに複数のビット情報を記憶させる多値化も可能になる。図28は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉についてVthの変動ΔVthとも呼ぶを調べたシミュレーション結果を示す図である。図28の横軸はVthVを、縦軸はΔVthmVを示している。図28において、菱形プロット◆は従来のFG構造、四角プロット■は第1の実施形態と同様のESCG構造、丸プロット●は第8の実施形態に係るESCG構造の結果を示している。図28から明らかなように、第8実施形態に係るESCG構造を有するメモリセルでは、比較例のフラッシュメモリセルに対してΔVthが著しく改善できることが分かった。比較例の従来のFG構造では最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できないし、第1の実施形態と同様のESCG構造を有するメモリセルの場合もVthが小さい時、隣接するメモリセル間の干渉問題が残っている。これに対して、第8実施形態に係るESCG構造を有するメモリセルでは、ソースドレイン制御ゲート54のシールド効果で隣接するメモリセル間の干渉が完全に抑制できる。このため、第8実施形態に係るメモリセルでは、最小加工寸法を小さくしても隣接するメモリセル間の干渉が抑制できる。図29は、本発明と比較例の各メモリセルにおいて、隣接するメモリセル間の干渉についての電位分布を示す図である。図28において、Aは従来のFG構造、Bは第1の実施形態と同様のESCG構造、Cは第8の実施形態に係るESCG構造についての結果を示している。図29から明らかなように、比較例の従来のFG構造では図29Aに示すように、隣接する浮遊ゲートから選択セルの浮遊ゲートに間接的に影響しているため、最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できない。図29Bに示すように、第1の実施形態と同様のESCG構造の場合は隣接セルの浮遊ゲートから選択セルのチャネル領域に直接的に影響をしている干渉問題が残っている。これに対して、図29Cに示すように、本発明の第8実施形態に係るESCG構造を有するメモリセルでは、ソースドレイン制御ゲート54の完全なシールド効果で隣接するメモリセル間の干渉が完全に抑制できる。第9の実施形態図30は、本発明の第9の実施形態に係るメモリセルストリング80の構成を示す模式図である。図30に示すように、メモリセルストリング80は、左右の3ビットメモリセルストリング81,82がパス用トランジスタ83で一組に構成され、6ビットのメモリ容量を有している。メモリセルストリング80の最上層には、ソースラインSourceLineSL及びビットラインBLが形成されている。さらに、左右の3ビットメモリセルストリング81,82の最下段にはパス用トランジスタ83が配設されている。このパス用トランジスタには、縦型MOSトランジスタを用いることができる。図30に示す第1及び第2の選択ゲートトランジスタ61,62は、図22Aに示すメモリセルストリングの上下に配設される第1及び第2の選択ゲートトランジスタ61,62と同じゲートである。第1及び第2の選択ゲートトランジスタ61,62は、特定のビットラインとソースラインに接続されている半導体柱52を選択する制御ゲートである。これにより、第1及び第2の選択ゲートトランジスタ61,62で選択された半導体柱52には、データを外部から入力したり、データを外部に出力することができる。また、図30に示す構造を有することで、BLやSLなどの配線を上部に形成できるようになるため、その製造が簡便になる。さらに、メモリセルストリング80によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。第10の実施形態図31は、本発明の第10の実施形態に係るメモリセルストリング90の構成を示す模式図である。図31に示すように、メモリセルストリング90は、左右に配置されている2組の3ビットメモリセルストリング91,92が最下段に配置される第1選択ゲートトランジスタ61Aを共有して構成されている。第1選択ゲートトランジスタ61Aはゲート酸化膜と基板63との間にソースライン反転層93を形成する。これにより、メモリセルストリング90では、第1選択ゲートトランジスタ61Aの短チャネル効果を防止することができる。さらに、ソースラインSLを拡散工程等で形成する工程が不要となる。メモリセルストリング90によれば、ソースラインSL側も電気的に反転して使うため製造方法も容易でかつ、低抵抗のソースラインSLを実現できる。第11の実施形態図32は、本発明の第11の実施形態に係るメモリセルストリング95の構成及びその作製方法を示す模式図である。図32に示すように、第8,第9,第10の実施形態のメモリセルストリング70,80,90において、エピタキシャル成長工程による単結晶Si層96,97を用いた浮遊ゲート55と半導体柱52を形成する。この単結晶Si層96,97は同時に形成しなくても独立的に形成することもできる。その他については図23A~図23J、図24A~図24Fを参照して説明した手順と同様である。これにより、最近3次元積層縦形構造のフラッシュメモリの一番重要な問題点の一つ、ポリSi半導体中のトラップ電荷によるしきい値電圧のばらつきと移動度の劣化特性を改善することができる。第8乃至第11の実施形態は、種々の変形が可能である。浮遊ゲートは、半導体柱の外周から間隔をおいて半導体柱の側面を周状に被覆する場合だけでなく、半導体柱の側面の一部を被覆してもよい。主制御ゲートは、浮遊ゲートの外周に絶縁層を介して浮遊ゲートを周状に被覆するのみならず、浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面の一部を被覆してもよい。ソースドレイン制御ゲートは、浮遊ゲートの上面、下面の何れか又は双方において、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するのみならず、半導体柱の側面の一部を被覆してもよい。ソースドレイン制御ゲートは、浮遊ゲートの上面、下面の何れか又は双方に設けてもよいし、また、浮遊ゲートの上面、下面の一部を被覆してもよい。本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、第1乃至第7の実施形態においても、半導体柱をポリSiで形成せず、単結晶Siにより形成してもよい。"