"半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルを有し、前記半導体基板の表面に平行な第2の方向に延び、前記第1及び第2の方向に垂直な第3の方向に並ぶ第1乃至第3のフィン型積層構造と、前記第1のフィン型積層構造の前記第3の方向にある第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第3の方向にある第1の表面を、それぞれ覆う第1のアシストゲート電極を含む第1のアシストゲートトランジスタと、前記第2のフィン型積層構造の前記第3の方向にある第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第3の方向にある第2の表面を、それぞれ覆う第2のアシストゲート電極を含む第2のアシストゲートトランジスタと、前記第3のフィン型積層構造の前記第3の方向にある前記第1及び第2の表面、前記第1のフィン型積層構造の前記第3の方向にある前記第2の表面、並びに、前記第2のフィン型積層構造の前記第3の方向にある前記第1の表面を、それぞれ覆う第3のアシストゲート電極を含む第3のアシストゲートトランジスタとを具備し、前記第1乃至第3のフィン型積層構造は、それぞれ、前記第1の方向に積み重ねられる第1及び第2の半導体層を備え、前記第1及び第2のアシストゲート電極は、前記第3の方向に並んで配置され、前記第3のフィン型積層構造の前記第1の方向にある表面上で互いに分断され、前記第1のアシストゲートトランジスタは、前記第1のフィン型積層構造内においてダブルゲート構造を有し、前記第3のフィン型積層構造内においてシングルゲート構造を有し、前記第2のアシストゲートトランジスタは、前記第2のフィン型積層構造内において前記ダブルゲート構造を有し、前記第3のフィン型積層構造内において前記シングルゲート構造を有し、前記第3のアシストゲートトランジスタは、前記第3のフィン型積層構造内において前記ダブルゲート構造を有し、前記第1及び第2のフィン型積層構造内において前記シングルゲート構造を有する不揮発性半導体記憶装置。前記第1及び第2のアシストゲート電極間にある前記第3のフィン型積層構造内の前記第1及び第2の半導体層は、前記第1及び第2のアシストゲート電極の電位に依存しないノーマリオンチャネルとして機能し、前記第3のアシストゲート電極の前記第3の方向にある前記第1及び第2のフィン型積層構造内の前記第1及び第2の半導体層は、前記第3のアシストゲート電極の電位に依存しない前記ノーマリオンチャネルとして機能する請求項1に記載の不揮発性半導体記憶装置。前記ノーマリオンチャネルチャネルは、前記第1及び第2の半導体層内に不純物領域を設けることにより実現する請求項2に記載の不揮発性半導体記憶装置。前記第1のアシストゲート電極に挟まれた前記第1のフィン型積層構造内の前記第1及び第2の半導体層は、前記第1のアシストゲート電極の電位に依存するオン/オフチャネルとして機能し、前記第2のアシストゲート電極に挟まれた前記第2のフィン型積層構造内の前記第1及び第2の半導体層は、前記第2のアシストゲート電極の電位に依存する前記オン/オフチャネルとして機能し、前記第3のアシストゲート電極に挟まれた前記第3のフィン型積層構造内の前記第1及び第2の半導体層は、前記第3のアシストゲート電極の電位に依存する前記オン/オフチャネルとして機能する請求項1に記載の不揮発性半導体記憶装置。前記第1乃至第3のフィン型積層構造の前記第2の方向の一端に接続され、前記第3の方向に延び、前記第1及び第2の半導体層を備える第1の梁をさらに具備する請求項1に記載の不揮発性半導体記憶装置。前記第1乃至第3のアシストゲート電極は、前記第1の梁と、前記第1乃至第3のフィン型積層構造内の前記第1及び第2のメモリセルとの間に配置される請求項5に記載の不揮発性半導体記憶装置。前記第1乃至第3のアシストゲート電極は、前記第1乃至第3のフィン型積層構造内の前記第1及び第2のメモリセルの前記第1の梁とは反対側に配置される請求項5に記載の不揮発性半導体記憶装置。前記第1乃至第3のフィン型積層構造を含む積層構造列と、前記第1乃至第3のアシストゲート電極を含む電極アレイとをさらに具備し、前記電極アレイは、前記積層構造列上において前記第2の方向に2列以上有し、前記電極アレイの各列は、各電極が前記積層構造列を1つ以上飛ばして前記第3の方向に延びるレイアウトを有する請求項6又は7に記載の不揮発性半導体記憶装置。前記第1乃至第3のフィン型積層構造の前記第2の方向の他端に接続され、前記第3の方向に延び、前記第1及び第2の半導体層を備える第2の梁をさらに具備する請求項5に記載の不揮発性半導体記憶装置。前記第1乃至第3のフィン型積層構造の前記第2の方向の他端にそれぞれ接続される第1乃至第3の電極をさらに具備する請求項5に記載の不揮発性半導体記憶装置。前記第1及び第2のアシストゲート電極は、前記第1乃至第3のフィン型積層構造内の前記第1及び第2のメモリセルの前記第2の方向の第1の端部側に配置され、前記第3のアシストゲート電極は、前記第1乃至第3のフィン型積層構造内の前記第1及び第2のメモリセルの前記第2の方向の第2の端部側に配置される請求項1に記載の不揮発性半導体記憶装置。前記第1乃至第3のフィン型積層構造を貫通し、前記第1及び第2の半導体層に接続される共通電極をさらに具備する請求項1に記載の不揮発性半導体記憶装置。前記第1乃至第3のアシストゲートトランジスタは、それぞれ、前記第1及び第2の半導体層をチャネルとするFETである請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2のメモリセルは、それぞれ、記録層及びゲート電極を有し、前記第1及び第2の半導体層をチャネルとし、前記記録層の状態により閾値が変化するFETである請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2の半導体層の間に配置され、前記第3の方向に延びる第3の半導体層をさらに具備し、前記第1のメモリセルは、前記第1及び第3の半導体層間に配置される抵抗変化素子であり、前記第2のメモリセルは、前記第2及び第3の半導体層間に配置される抵抗変化素子である請求項1に記載の不揮発性半導体記憶装置。前記第1のフィン型積層構造の前記第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第1の表面を、それぞれ覆う第4のアシストゲート電極を含む第4のアシストゲートトランジスタと、前記第2のフィン型積層構造の前記第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第2の表面を、それぞれ覆う第5のアシストゲート電極を含む第5のアシストゲートトランジスタと、前記第3のフィン型積層構造の前記第1及び第2の表面、前記第1のフィン型積層構造の前記第2の表面、並びに、前記第2のフィン型積層構造の前記第1の表面を、それぞれ覆う第6のアシストゲート電極を含む第6のアシストゲートトランジスタとを具備し、前記第4及び第5のアシストゲート電極は、前記第3の方向に並んで配置され、前記第3のフィン型積層構造の前記第1の方向にある表面上で互いに分断され、前記第4のアシストゲートトランジスタは、前記第1のフィン型積層構造内においてダブルゲート構造を有し、前記第3のフィン型積層構造内においてシングルゲート構造を有し、前記第5のアシストゲートトランジスタは、前記第2のフィン型積層構造内において前記ダブルゲート構造を有し、前記第3のフィン型積層構造内において前記シングルゲート構造を有し、前記第6のアシストゲートトランジスタは、前記第3のフィン型積層構造内において前記ダブルゲート構造を有し、前記第1及び第2のフィン型積層構造内において前記シングルゲート構造を有する請求項1に記載の不揮発性半導体記憶装置。請求項1に記載の不揮発性半導体記憶装置の製造方法において、前記第1乃至第3のアシストゲート電極は、前記第1乃至第3のフィン型積層構造間のスペースを満たす導電材料を形成した後の第1及び第2のエッチングにより形成され、前記第1のエッチングは、前記第1乃至第3のフィン型積層構造間の前記導電材料を選択的に除去し、前記第2のエッチングは、前記第1乃至第3のフィン型積層構造の前記第1の方向にある表面上の前記導電材料を選択的に除去する不揮発性半導体記憶装置の製造方法。請求項3に記載の不揮発性半導体記憶装置の製造方法において、前記不純物領域は、前記第1乃至第3のアシストゲート電極を形成した後に、前記第1乃至第3のアシストゲート電極をマスクにして、セルフアラインにより前記第1乃至第3のフィン型積層構造内の前記第1及び第2の半導体層内に、不純物をイオン注入することにより形成される不揮発性半導体記憶装置の製造方法。請求項3に記載の不揮発性半導体記憶装置の製造方法において、前記第1の半導体層内の前記不純物領域は、前記第1の半導体層を形成した後、前記第2の半導体層を形成する前に、前記第1の半導体層内に不純物をイオン注入することにより形成され、前記第2の半導体層内の前記不純物領域は、前記第2の半導体層を形成した後に、前記第2の半導体層内に不純物をイオン注入することにより形成される不揮発性半導体記憶装置の製造方法。請求項12に記載の不揮発性半導体記憶装置の製造方法において、前記共通電極は、前記第1及び第2の半導体層を貫通する配線溝を形成した後に前記配線溝内に導電材料を満たすことにより形成される不揮発性半導体記憶装置の製造方法。実施形態は、不揮発性半導体記憶装置の高集積化を図る技術を提案する。実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルを有し、前記半導体基板の表面に平行な第2の方向に延び、前記第1及び第2の方向に垂直な第3の方向に並ぶ第1乃至第3のフィン型積層構造と、前記第1のフィン型積層構造の前記第3の方向にある第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第3の方向にある第1の表面を、それぞれ覆う第1のアシストゲート電極を含む第1のアシストゲートトランジスタと、前記第2のフィン型積層構造の前記第3の方向にある第1及び第2の表面、並びに、前記第3のフィン型積層構造の前記第3の方向にある第2の表面を、それぞれ覆う第2のアシストゲート電極を含む第2のアシストゲートトランジスタと、前記第3のフィン型積層構造の前記第3の方向にある前記第1及び第2の表面、前記第1のフィン型積層構造の前記第3の方向にある前記第2の表面、並びに、前記第2のフィン型積層構造の前記第3の方向にある前記第1の表面を、それぞれ覆う第3のアシストゲート電極を含む第3のアシストゲートトランジスタとを備え、前記第1乃至第3のフィン型積層構造は、それぞれ、前記第1の方向に積み重ねられる第1及び第2の半導体層を備え、前記第1及び第2のアシストゲート電極は、前記第3の方向に並んで配置され、前記第3のフィン型積層構造の前記第1の方向にある表面上で互いに分断され、前記第1のアシストゲートトランジスタは、前記第1のフィン型積層構造内においてダブルゲート構造を有し、前記第3のフィン型積層構造内においてシングルゲート構造を有し、前記第2のアシストゲートトランジスタは、前記第2のフィン型積層構造内において前記ダブルゲート構造を有し、前記第3のフィン型積層構造内において前記シングルゲート構造を有し、前記第3のアシストゲートトランジスタは、前記第3のフィン型積層構造内において前記ダブルゲート構造を有し、前記第1及び第2のフィン型積層構造内において前記シングルゲート構造を有する。以下、図面を参照しながら実施形態を説明する。尚、以下の実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、各実施形態の説明とその理解を促すための模式図であり、その形状、寸法、比などは、実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。1.基本構成実施形態では、複数のフィン型積層構造Fintypestackedlayerstructuresによりメモリセルの3次元化を図り、アシストゲートトランジスタにより複数のフィン型積層構造のうちの1つを選択する不揮発性半導体記憶装置例えば、VLBVerticalgateladderBitcostscalablememoryにおいて、高集積化に有効なアシストゲートトランジスタのレイアウトを提案する。図1は、不揮発性半導体記憶装置の基本構成を示している。第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3は、半導体基板の表面に垂直な第1の方向に積み重ねられる第1及び第2のメモリセルMCを有し、半導体基板の表面に平行な第2の方向に延び、第1及び第2の方向に垂直な第3の方向に互いに並んで配置される。第1のアシストゲートトランジスタAGT1の第1のアシストゲート電極AG1は、第1のフィン型積層構造Fin1の第3の方向にある第1及び第2の表面Su1,Su2、並びに、第3のフィン型積層構造Fin3の第3の方向にある第1の表面Su1を、それぞれ覆う。第2のアシストゲートトランジスタAGT2の第2のアシストゲート電極AG2は、第2のフィン型積層構造Fin2の第3の方向にある第1及び第2の表面Su1,Su2、並びに、第3のフィン型積層構造Fin3の第3の方向にある第2の表面Su2を、それぞれ覆う。第3のアシストゲートトランジスタAGT3の第3のアシストゲート電極AG3は、第3のフィン型積層構造Fin3の第3の方向にある第1及び第2の表面Su1,Su2、第1のフィン型積層構造Fin1の第3の方向にある第2の表面Su2、並びに、第2のフィン型積層構造Fin2の第3の方向にある第1の表面Su1を、それぞれ覆う。第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3は、それぞれ、第1の方向に積み重ねられる第1及び第2の半導体層Sm1,Sm2を備える。第1及び第2のアシストゲート電極AG1,AG2は、第3の方向に並んで配置され、第3のフィン型積層構造Fin3の第1の方向にある表面上で互いに分断される。そして、特徴的な点は、第1のアシストゲートトランジスタAGT1が、第1及び第3のフィン型積層構造Fin1,Fin3内に形成され、第2のアシストゲートトランジスタAGT2が、第2及び第3のフィン型積層構造Fin2,Fin3内に形成され、第3のアシストゲートトランジスタAGT3が、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内に形成される、ということにある。例えば、第1のアシストゲートトランジスタAGT1は、第1のフィン型積層構造Fin1内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第1及び第2の表面Su1,Su2上に、ダブルゲート構造を持つFETとして形成される。また、第1のアシストゲートトランジスタAGT1は、第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第1の表面Su1上に、シングルゲート構造を持つFETとして形成される。また、第2のアシストゲートトランジスタAGT2は、第2のフィン型積層構造Fin2内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第1及び第2の表面Su1,Su2上に、ダブルゲート構造を持つFETとして形成される。また、第2のアシストゲートトランジスタAGT2は、第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第2の表面Su2上に、シングルゲート構造を持つFETとして形成される。さらに、第3のアシストゲートトランジスタAGT3は、第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第1及び第2の表面Su1,Su2上に、ダブルゲート構造を持つFETとして形成される。また、第3のアシストゲートトランジスタAGT3は、第1のフィン型積層構造Fin1内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第2の表面Su2上、及び、第2のフィン型積層構造Fin2内の第1及び第2の半導体層Sm1,Sm2の第3の方向にある第1の表面Su1上に、それぞれ、シングルゲート構造を持つFETとして形成される。このような構造により、例えば、第3の方向に並んで配置される第1及び第2のアシストゲート電極AG1,AG2を分断するに当たっては、第3のフィン型積層構造Fin3の第1の方向にある表面上に存在する導電材料を除去すればよい。このため、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3の第3の方向のスペースを狭めて高集積化を図っても、そのスペース内に導電材料の残渣が発生することがない。これにより、例えば、残渣に起因するアシストゲート電極間の分断不良により誤選択動作が発生する、といった問題を解決でき、結果として、不揮発性半導体記憶装置の信頼性を向上することができる。尚、第1及び第3フィン型積層構造Fin1,Fin3間のスペースにおいて、第1のアシストゲート電極AG1と第3のアシストゲート電極AG3との間に存在する導電材料の除去は、比較的広いスペースで行われるため、そこに残渣が発生することはない。同様に、第2及び第3フィン型積層構造Fin2,Fin3間のスペースにおいて、第2のアシストゲート電極AG2と第3のアシストゲート電極AG3との間に存在する導電材料の除去も、比較的広いスペースで行われるため、そこに残渣が発生することはない。但し、上述のアシストゲートトランジスタのレイアウトでは、第1のアシストゲートトランジスタAGT1が、第1及び第3のフィン型積層構造Fin1,Fin3内に形成される。即ち、第1のアシストゲート電極AG1にオン電位例えば、Hレベルを与えると、第1及び第3のフィン型積層構造Fin1,Fin3内の第1及び第2の半導体層Sm1,Sm2内にチャネル導電パスが形成され、第1のアシストゲート電極AG1にオフ電位例えば、Lレベルを与えると、第1及び第3のフィン型積層構造Fin1,Fin3内の第1及び第2の半導体層Sm1,Sm2内のチャネル導電パスが消滅する。また、第2のアシストゲートトランジスタAGT2が、第2及び第3のフィン型積層構造Fin2,Fin3内に形成される。即ち、第2のアシストゲート電極AG2にオン電位を与えると、第2及び第3のフィン型積層構造Fin2,Fin3内の第1及び第2の半導体層Sm1,Sm2内にチャネルが形成され、第2のアシストゲート電極AG2にオフ電位を与えると、第2及び第3のフィン型積層構造Fin2,Fin3内の第1及び第2の半導体層Sm1,Sm2内のチャネル導電パスが消滅する。さらに、第3のアシストゲートトランジスタAGT3が、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内に形成される。即ち、第3のアシストゲート電極AG3にオン電位を与えると、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2の半導体層Sm1,Sm2内にチャネルが形成され、第3のアシストゲート電極AG3にオフ電位を与えると、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2の半導体層Sm1,Sm2内のチャネル導電パスが消滅する。このような特質を踏まえ、実施形態では、例えば、第1及び第2のフィン型積層構造Fin1,Fin2内の第1及び第2のメモリセルMCを有効とし、第3のフィン型積層構造Fin3内の第1及び第2のメモリセルMCを無効ダミーセルとする。また、第1及び第2のフィン型積層構造Fin1,Fin2内の第1及び第2のメモリセルMCを無効ダミーセルとし、第3のフィン型積層構造Fin3内の第1及び第2のメモリセルMCを有効としてもよい。しかし、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3のうちの少なくとも1つを無効ダミーとするのは、高集積化の観点から望ましくない。そこで、実施形態では、第1及び第2のアシストゲート電極AG1,AG2間にある第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2を、第1及び第2のアシストゲート電極AG1,AG2の電位に依存しないノーマリオンチャネルとし、第3のアシストゲート電極AG3の第3の方向にある第1及び第2のフィン型積層構造Fin1,Fin2内の第1及び第2の半導体層Sm1,Sm2を、第3のアシストゲート電極AG3の電位に依存しないノーマリオンチャネルとする。また、第1のアシストゲート電極AG1に挟まれた第1のフィン型積層構造Fin1内の第1及び第2の半導体層Sm1,Sm2は、第1のアシストゲート電極AG1の電位に依存するオン/オフチャネルとし、第2のアシストゲート電極AG2に挟まれた第2のフィン型積層構造Fin2内の第1及び第2の半導体層Sm1,Sm2は、第2のアシストゲート電極AG2の電位に依存するオン/オフチャネルとし、第3のアシストゲート電極AG3に挟まれた第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2は、第3のアシストゲート電極AG3の電位に依存するオン/オフチャネルとする。この場合、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2のメモリセルMCの全てを有効にすることができる。尚、第1及び第2の半導体層Sm1,Sm2内にノーマリオンチャネルを形成するには、第1及び第2の半導体層Sm1,Sm2内に不純物領域を設けるのが一般的である。また、不純物領域を設けなくても、例えば、第3のアシストゲート電極AG3にオン電位を与えると、第1及び第2のアシストゲート電極AG1,AG2がオフ電位あっても、第1及び第2のアシストゲート電極AG1,AG2間の第3のフィン型積層構造Fin3内の第1及び第2の半導体層Sm1,Sm2にオンチャネルが形成される、いわゆるフリンジ効果を利用することも可能である。フリンジ効果とは、ゲート電極の間隔電極ピッチが30nm以下となる場合に、直列接続された各トランジスタ間に拡散層を形成しなくても、ゲート電極から絶縁層を介したフリンジ電界により半導体層チャネルに電流パスが形成される現象のことである。これについては、例えば、ChangHyumLeeetalVLSITechnologyDigestofTechnicalPaperspp1181192008に記載される。ところで、図1では、梁5は、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3の第2の方向の一端に接続され、第3の方向に延び、第1及び第2の半導体層Sm1,Sm2を備える。梁5は、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3に共通の導電パスとなると共に、これらの倒壊を防止する機能を有する。この梁5は、必須の構成要素ではない。また、図1では、第1乃至第3のアシストゲート電極AG1,AG2,AG3は、梁5と、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2のメモリセルMCとの間に千鳥配置されるが、これに限られることはない。例えば、第1及び第2のアシストゲート電極AG1,AG2を、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2のメモリセルMCの第2の方向の第1の端部側に配置し、第3のアシストゲート電極AG3を、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3内の第1及び第2のメモリセルMCの第2の方向の第2の端部側に配置してもよい。尚、第1乃至第3のアシストゲートトランジスタAGT1,AGT2,AGT3は、それぞれ、第1及び第2の半導体層Sm1,Sm2をチャネルとするFETとすることができる。また、第1及び第2のメモリセルMCは、それぞれ、記録層及びゲート電極を有し、第1及び第2の半導体層Sm1,Sm2をチャネルとし、記録層の状態により閾値が変化するFETとすることができる。この場合、記録層は、電荷を蓄積する機能を持つ電荷蓄積層であってもよいし、また、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化層であってもよい。また、第1及び第2の半導体層Sm1,Sm2間に第3の方向に延びる第3の半導体層をさらに備えるとき、第1のメモリセルMCは、第1及び第3の半導体層間に配置される抵抗変化素子とし、第2のメモリセルは、第2及び第3の半導体層間に配置される抵抗変化素子とすることもできる。図2は、比較例としての不揮発性半導体記憶装置を示している。この装置の特徴は、第1のアシストゲートトランジスタAGT1が、第1のフィン型積層構造Fin1内のみに形成され、第2のアシストゲートトランジスタAGT2が、第2のフィン型積層構造Fin2内のみに形成され、第3のアシストゲートトランジスタAGT3が、第3のフィン型積層構造Fin3内のみに形成されることにある。即ち、第1のアシストゲート電極AG1の第3の方向の端部は、第3のフィン型積層構造Fin3の第3の方向にある第1の表面まで達することはない。また、第2のアシストゲート電極AG2の第3の方向の端部は、第3のフィン型積層構造Fin3の第3の方向にある第2の表面まで達することはない。同様に、第3のアシストゲート電極AG3の第3の方向の端部は、第1のフィン型積層構造Fin1の第3の方向にある第2の表面まで達することはなく、かつ、第2のフィン型積層構造Fin2の第3の方向にある第1の表面まで達することはない。この場合、第1乃至第3のアシストゲート電極AG1,AG2,AG3をパターニングするに当たっては、第1及び第2のアシストゲート電極AG1,AG2と第3のフィン型積層構造Fin3との間の非常に狭いスペースXに存在する導電材料を除去しなければならない。また、第3のアシストゲート電極AG3と第1及び第2のフィン型積層構造Fin1,Fin2との間の非常に狭いスペースXに存在する導電材料を除去しなければならない。このため、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3の第3の方向のスペースを狭めて高集積化を図ろうとすると、非常に狭いスペースX内に導電材料の残渣が発生する。この残渣は、アシストゲート電極間の分断不良による誤選択動作、といった不揮発性半導体記憶装置の信頼性の低下をもたらす。即ち、比較例に示す構造により、高集積化を図ることは難しい。このように、図1の基本構成は、図2の比較例と比べて、第1乃至第3のアシストゲートトランジスタAGT1,AGT2,AGT3のレイアウトが異なるだけであるが、それにより、第1乃至第3のフィン型積層構造Fin1,Fin2,Fin3の第3の方向のスペースを狭めて高集積化を図っても、第1乃至第3のアシストゲートトランジスタAGT1,AGT2,AGT3のパターニング時に残渣が発生せず、高い信頼性を確保することができる、という顕著な効果を得ることができる。2.実施例構造図3は、不揮発性半導体記憶装置の斜視図、図4は、図1の装置の平面図である。図5は、図4のV-V線に沿う断面図、図6は、図4のVI-VI線に沿う断面図、図7は、図4のVII-VII線に沿う断面図、図8は、図4のVIII-VIII線に沿う断面図、図9は、図4のIX-IX線に沿う断面図である。半導体基板例えば、Si基板1上には、その表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数のメモリストリングNa、Nb,Ncが配置される。本例では、第1の方向に積み重ねられるメモリストリングの数は、3つであるが、これに限られない。即ち、第1の方向に積み重ねられるメモリストリングの数は、2つ以上であればよい。尚、第1の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。これらメモリストリングNa、Nb,Ncは、第1の方向に積み重ねられる3つの半導体層例えば、単結晶Si層2a,2b,2cと、第2の方向に直列接続される複数のメモリセルMCとから構成される。本例では、直列接続されるメモリセルMCの数は、2つであるが、これに限られない。即ち、第2の方向に直列接続されるメモリセルの数は、2つ以上であればよい。尚、第2の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。各半導体層2a,2b,2cは、複数の絶縁層9a,9b,9c,9dにより互いに絶縁される。即ち、複数の半導体層2a,2b,2c及び複数の絶縁層9a,9b,9c,9dのスタック構造によりフィン型積層構造Fin0~Fin3が形成される。各メモリセルMCは、例えば、図10に示すように、半導体層22a,2b,2cの第1及び第2の方向に対して垂直な第3の方向にある側面上に配置される記録層3aと、記録層3aの半導体層2側とは反対側に配置されるゲート電極例えば、ワード線WL4aとを備える。ゲート電極4aは、各半導体層2a,2b,2cの第3の方向にある側面側において第1の方向に延びる。また、ゲート電極4aをその上面から見たとき、ゲート電極4aは、複数のメモリストリングNa、Nb,Ncを跨いで、第3の方向に延びる。複数のメモリストリングNa、Nb,Ncの第2の方向の両端には、第3の方向に延びる梁5a,5bが接続される。複数の半導体層2a,2b,2cが複数の絶縁層9a,9b,9c,9dにより分離され、1つの半導体層と1つの絶縁層とが交互に積層されることによりフィン型積層構造Fin0~Fin3が形成されるとき、例えば、梁5a,5bは、フィン型積層構造Fin0~Fin3と同じ構造を有する。梁5a,5bは、フィン型積層構造Fin0~Fin3に共通の導電パスとなる。また、梁5a,5bは、複数のメモリストリングNa、Nb,Ncを固定し、フィン型積層構造Fin0~Fin3の倒壊を防止する機能を有する。梁5a,5bの第2の方向の幅は、フィン型積層構造Fin0~Fin3の第3の方向の幅、即ち、複数の半導体層2a,2b,2cの第3の方向の幅よりも広いのが望ましい。梁5a,5b間において、フィン型積層構造Fin0~Fin3を貫通し、これらフィン型積層構造Fin0~Fin3内の複数の半導体層2a,2b,2cに共通に接続されるソース電極共通電極SLが設けられる。この時、梁5a,5bは、ドレイン電極を構成する。また、複数のメモリストリングNa、Nb,Ncは、梁ドレイン電極5aとソース電極SLとの間、及び、梁ドレイン電極5bとソース電極SLとの間にそれぞれ形成される。複数のメモリストリングNa、Nb,Ncと梁5aとの間には、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。同様に、複数のメモリストリングNa、Nb,Ncと梁5bとの間にも、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。本例では、複数のメモリストリングNa、Nb,Ncとソース電極SLとの間にも、アシストゲートトランジスタAGTが配置される。このアシストゲートトランジスタAGTは、ソース電極SLに対して、梁5a側のメモリストリングNa、Nb,Ncを選択するか、又は、梁5b側のメモリストリングNa、Nb,Ncを選択するか、を決定する。但し、複数のメモリストリングNa、Nb,Ncと梁5a,5bとの間のアシストゲートトランジスタAGTにより、図示する全てのフィン型積層構造Fin0~Fin3のうちの1つを選択できるときは、複数のメモリストリングNa、Nb,Ncとソース電極5との間のアシストゲートトランジスタAGTを省略することも可能である。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。このため、アシストゲートトランジスタAGTは、メモリセルMCと同じ構造を有していてもよいし、異なる構造を有していてもよい。本例では、アシストゲートトランジスタAGTは、メモリセルMCと同様に、記録層3bと、ゲート電極アシストゲート電極4bとを有する。アシストゲートトランジスタAGTがメモリセルMCと異なる構造を有するとき、アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。梁5a,5b側のアシストゲートトランジスタAGTのゲート電極4bは、フィン型積層構造Fin0~Fin3に独立に設けられる。また、そのゲート電極4bは、コンタクトプラグ6を介して、アシストゲート線AGLに接続される。これに対し、ソース電極SL側のアシストゲートトランジスタAGTのゲート電極4bは、フィン型積層構造Fin0~Fin3に共通に設けられる。梁5a,5b側のアシストゲートトランジスタAGTのゲート電極4bは、第3の方向に千鳥配置される。例えば、第3の方向に並ぶ偶数番目のフィン型積層構造EvennumberedFintypestackedlayerstructureFin0,Fin2,...の第1の方向にある表面上に配置されるゲート電極4bは、奇数番目のフィン型積層構造OddnumberedFintypestackedlayerstructureFin1,Fin3,...の第1の方向にある表面上で互いに分断される。また、第3の方向に並ぶ奇数番目のフィン型積層構造Fin1,Fin3,...の第1の方向の表面上に配置されるゲート電極4bは、偶数番目のフィン型積層構造Fin0,Fin2,...の第1の方向にある表面上で互いに分断される。そして、例えば、偶数番目のフィン型積層構造Fin2上のゲート電極4bにより構成されるアシストゲートトランジスタAGTは、そのフィン型積層構造Fin2内にダブルゲート型として形成されると共に、フィン型積層構造Fin2に隣接する2つの奇数番目のフィン型積層構造Fin1,Fin3内にもシングルゲート型として形成される。また、例えば、奇数番目のフィン型積層構造Fin1上のゲート電極4bにより構成されるアシストゲートトランジスタAGTは、そのフィン型積層構造Fin1内にダブルゲート型として形成されると共に、フィン型積層構造Fin1に隣接する2つの偶数番目のフィン型積層構造Fin0,Fin2内にもシングルゲート型として形成される。梁5a,5bの第3の方向の端部には、複数のメモリストリングNa、Nb,Ncのうちの1つを選択するための機能が付加されている。例えば、梁5a,5bの第3の方向の端部は、階段形状を有し、梁5a,5b内の各半導体層フィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2cに対して、独立に、コンタクトプラグ7が接続される。梁5a,5b内の各半導体層2a,2b,2cは、コンタクトプラグ7を介して、ビット線BLに接続される。これにより、複数のメモリストリングNa、Nb,Ncのうちの1つフィン型積層構造Fin0~Fin3内の1つの半導体層を選択することができる。即ち、フィン型積層構造Fin0~Fin3内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。本例では、フィン型積層構造Fin0~Fin3は、第3の方向に並んで複数存在する。本例では、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、4つであるが、これに限られない。即ち、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、2つ以上であればよい。尚、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。また、本例では、さらに、偶数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタAGTをノーマリオンとし、奇数番目のフィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタAGTをノーマリオンとするために、フィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2c内に、ゲート電極4bの電位に依存しないノーマリオンチャネルを形成する。このノーマリオンチャネルは、例えば、フィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2c内に、不純物領域10を形成することにより実現する。また、梁5a,5bは、低抵抗化のために不純物領域8を有する。このため、不純物領域10は、不純物領域8と同時に形成するなどのプロセス的な変形、さらには、不純物領域8と一体化させるなどの構造的変形がそれぞれ可能である。材料次に、上述の不揮発性半導体記憶装置の各要素を構成する材料例を説明する。上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。フィン型積層構造及び梁を構成する半導体層は、例えば、シリコンSi、絶縁層は、例えば、酸化シリコンSiO2である。半導体層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造及び梁を構成する最上層の絶縁層は、例えば、酸化シリコンSiO2、窒化シリコンSiNx、又は、それらが積み重ねられた構造などを有する。メモリセルMCを構成する記録層は、例えば、電荷蓄積層フローティングゲート電極、電荷トラップ絶縁層など、可変抵抗層電圧、電流、熱、磁場などにより抵抗値が変化する材料層などである。メモリセルMCを構成する記録層が電荷蓄積層であるとき、メモリセルMCは、第1のゲート絶縁層トンネル絶縁層、電荷蓄積層、第2のゲート絶縁層ブロック絶縁層及びコントロールゲート電極を備える。この場合、コントロールゲート電極は、1つのフィン型積層構造内の1つのメモリストリングにおいて互いに分離されている必要がある。また、電荷蓄積層が電荷トラップ絶縁層であるとき、第1のゲート絶縁層、電荷蓄積層及び第2のゲート絶縁層は、1つのフィン型積層構造内の1つのメモリストリングにおいて互いに分離されていてもよいし、又は、互いに分離されていなくてもよい。第1のゲート絶縁層は、例えば、酸化シリコンSiO2であり、電荷蓄積層は、例えば、窒化シリコンSi3N4であり、第2のゲート絶縁層は、例えば、酸化アルミニウムAl2O3であり、コントロールゲート電極は、例えば、珪化ニッケルNiSiである。第1のゲート絶縁層は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、第1のゲート絶縁層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層は、例えば、シリコンリッチSiN、シリコンと窒素の組成比x、yが任意であるSixNy、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3及びランタンアルミネートLaAlO3のグループから選択される少なくとも1つである。電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。第2のゲート絶縁層は、例えば、酸化シリコンSiO2、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3、ランタンアルミネートLaAlO3及びランタンアルミシリケートLaAlSiOのグループから選択される少なくとも1つである。コントロールゲート電極は、例えば、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er、及び、これらのシリサイドである。ノーマリオンチャネルを形成する不純物及び梁を低抵抗化する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。また、コンタクトプラグ、ビット線、アシストゲート線、及び、ソース線は、例えば、W、Al、Cuなどの金属材料である。これらは、同じ材料から構成してもよいし、異なる材料から構成してもよい。ビット線とアシストゲート線は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。フィン型積層構造の選択方法図11は、フィン型積層構造の選択方法の例を示している。実施形態のアシストゲートトランジスタAGTのレイアウトを採用する場合、フィン型積層構造Fin0~Fin3は、第3の方向に千鳥配置される二列のアシストゲート電極4bにより選択可能である。例えば、フィン型積層構造Fin1を選択する場合を説明する。この場合、選択されたフィン型積層構造Fin1の第1の方向にある表面上に存在するアシストゲート電極4bにオン電位を与える○印。この時、フィン型積層構造Fin1内に形成されるダブルゲート型アシストゲートトランジスタAGTがオンとなる。また、フィン型積層構造Fin1に隣接する2つのフィン型積層構造Fin0,Fin2内に形成されるシングルゲート型アシストゲートトランジスタAGTもオンとなる。しかし、選択されたフィン型積層構造Fin1以外の非選択のフィン型積層構造Fin0,Fin2,Fin3の第1の方向にある表面上に存在するアシストゲート電極4bにはオフ電位が与えられている×印。このため、フィン型積層構造Fin0,Fin2,Fin3内に形成されるダブルゲート型アシストゲートトランジスタAGTがオフとなる。従って、非選択のフィン型積層構造Fin0,Fin2,Fin3内の各半導体層内に導電パス電流パスが形成されることはない。一方、非選択のフィン型積層構造Fin0,Fin2,Fin3の第1の方向にある表面上に存在するアシストゲート電極4bにはオフ電位が与えられているため、フィン型積層構造Fin1内に形成されるシングルゲート型アシストゲートトランジスタAGTもオフになると考えられる。しかし、選択されたフィン型積層構造Fin1内のシングルゲート型アシストゲートトランジスタAGTは、例えば、チャネルに不純物が注入されたノーマリオンとなっているため、結果として、選択されたフィン型積層構造Fin1内の各半導体層内に導電パス電流パスが形成される。製造方法次に、第1の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。まず、図12に示すように、例えば、面方位100及び比抵抗10~20Ωcmを有する第1の導電型例えば、P型半導体基板例えば、シリコン基板1を用意する。そして、この半導体基板1上に、絶縁層例えば、酸化シリコン9a,9b,9c,9dと半導体層例えば、単結晶シリコン2a,2b,2cの積層構造を形成する。即ち、半導体基板1上に絶縁層9aを形成し、絶縁層9a上に半導体層2aを形成する。また、半導体層2a上に絶縁層9bを形成し、絶縁層9b上に半導体層2bを形成する。さらに、半導体層2b上に絶縁層9cを形成し、絶縁層9c上に半導体層2cを形成し、半導体層2c上に絶縁層9dを形成する。次に、図13に示すように、絶縁層9a,9b,9c,9dと半導体層2a,2b,2cの積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成する。この階段形状は、例えば、4回のPEPPhotoEngravingProcessを用いることにより形成可能である。まず、第1のPEPにより、絶縁層9d上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEReactiveionetchingにより、絶縁層9dをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。また、第2のPEPにより、半導体層2c及び絶縁層9d上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2cと絶縁層9cをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。また、第3のPEPにより、半導体層2b,2c及び絶縁層9d上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2bと絶縁層9bをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。さらに、第4のPEPにより、半導体層2a,2b,2c上及び絶縁層9dにレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2aと絶縁層9aをエッチングする。この後、レジストパターンは、除去される。以上の工程により、積層構造の第3の方向の端部に、各半導体層最下層、中間層及び最上層2a,2b,2cの上面が露出する階段形状を形成することができる。次に、図14に示すように、絶縁層9a,9b,9c,9dと半導体層2a,2b,2cの積層構造をパターニングすることにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3及びこれらを第2の方向の端部で結合する梁5a,5bを形成する。例えば、PEPにより、半導体基板1上及び半導体層2a,2b,2c上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、半導体層2a,2b,2cと絶縁層9a,9b,9c,9dをエッチングする。これにより、第2の方向に延びる複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3、及び、第3の方向に延び、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第2の方向の端部で結合する梁5a,5bがそれぞれ形成される。ここで、図14の構造を平面図にしたものが図15である。以下のプロセスは、平面図に基づいて説明する。まず、図16に示すように、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を第3の方向に跨ぐワード線WL4a及びアシストゲート電極AG4bを形成する。ここでは、メモリセルMCとアシストゲートトランジスタAGTが同じ構造を有する場合を説明する。この場合、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の半導体層2a,2b,2cの表面第3の方向にある側面を覆うゲート絶縁層例えば、酸化シリコンを形成し、ゲート絶縁層を覆う記録層例えば、電荷蓄積層を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層ゲート電極層を形成する。そして、例えば、PEPにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3の第3の方向にある側面において第1の方向に延び、上面から見たときに第3の方向に延びるワード線WL4a及びアシストゲート電極AG4bがそれぞれ形成される。次に、図17に示すように、PEP及びRIEを用いて、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3を貫通する配線溝を形成する。そして、この配線溝内に導電材料を満たし、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の各半導体層に電気的に接続されるソース電極共通電極SLを形成する。次に、図18に示すように、PEP及びRIEを用いて、梁5a,5b側に存在するアシストゲート電極AG4bのパターニングを行う。その結果、梁5a,5b側に存在するアシストゲート電極AG4bは、第2の方向に二列に並び、第3の方向に千鳥配置される。このパターニングでは、フィン型積層構造Fin0,Fin1,Fin2,Fin3の第1の方向にある表面上に存在する導電材料のみを除去すればよい。即ち、アシストゲート電極AG4bの加工難易度が低く、かつ、フィン型積層構造Fin0,Fin1,Fin2,Fin3間に残渣が発生することもない。尚、本例では、梁5a,5b側に存在するアシストゲート電極AG4bのパターニングを二段階図16及び図18に分けて行っている。その理由は、図16のパターニングでのエッチング深さと、図18のパターニングでのエッチング深さとが異なるからである。即ち、図16では、フィン型積層構造Fin0,Fin1,Fin2,Fin3の間にある導電材料を、それらの間にある溝の底面半導体基板1の表面までエッチングする必要があるのに対し、図18では、フィン型積層構造Fin0,Fin1,Fin2,Fin3上に存在する導電材料のみを除去すればよいからである。但し、これらのパターニングを一つにまとめても構わない。即ち、図16のパターニングと同時に、図18のパターニングを行ってもよい。次に、図19に示すように、ノーマリオンチャネルを形成するための不純物のイオン注入を行い、複数のフィン型積層構造Fin0,Fin1,Fin2,Fin3内の各半導体層内に不純物領域10を形成する。この不純物領域10は、イオン注入したくない領域をレジストパターンで覆い、このレジストパターンと梁5a,5b側に存在するアシストゲート電極AG4bとをマスクにして、セルフアラインで形成することができる。例えば、ワード線WL4a上をレジストパターンで覆えば、メモリセルMCが形成される領域にイオン注入が行われることはない。図19の例は、ワード線WL4a上、ソース電極SL上、ソース電極10側のアシストゲートAG4b上、及び、梁5a,5b上を、それぞれレジストパターンで覆った場合を示している。即ち、不純物領域10は、ノーマリオンチャネルを形成したい部分のみに形成される。但し、このイオン注入により、同時に、梁5a,5bを低抵抗化するための不純物領域や、ソース電極SL側の半導体層を低抵抗化するための不純物領域などを形成しても構わない。また、メモリセルMCが微細化されると、ソース/ドレイン拡散層が存在しなくてもメモリストリングとして機能するフリンジ効果が発生するため、メモリセルMC内にはイオン注入を行わないのが望ましい。尚、図20は、梁5a,5bを低抵抗化するための不純物領域8と、ノーマリオンチャネルとなる不純物領域10とを同時に形成する例を示している。ここで使用する不純物としては、N型半導体となる不純物、例えば、砒素AsリンPなどの5価元素、P型半導体となる不純物、例えば、ホウ素BインジウムInなどの3価元素や、それらの組み合わせなどを使用可能である。次に、図21に示すように、アシストゲート電極AG4bに接続されるアシストゲート線コンタクト部プラグ6、さらに、梁5内の各半導体層2a,2b,2cに独立に接続されるビット線/ソース線コンタクト部プラグ7を形成する。また、ビット線BL、ソース線SL及びアシストゲート線AGLを形成することにより、図3乃至図10の装置が完成する。尚、上述の例では、ノーマリオンチャネルとしての不純物領域10は、フィン型積層構造Fin0,Fin1,Fin2,Fin3を形成した後に、イオン注入によりセルフアラインで形成される。しかし、各フィン型積層構造を構成する半導体層の数積層数が増えてくると、全ての半導体層内にイオン注入により不純物領域10を形成することが難しくなる。そこで、例えば、1つの半導体層を形成する度にイオン注入を行い、フィン型積層構造Fin0,Fin1,Fin2,Fin3を形成する前に、予め、ノーマリオンチャネルとしての不純物領域10を形成しておくことも可能である。例えば、図22に示すように、各半導体層2a,2b,2cを形成した直後に、イオン注入を行い、各半導体層2a,2b,2c内に不純物領域10を予め形成する。この後、図13に示す階段加工、及び、図14に示すパターニングを行うと、例えば、図23に示すように、ノーマリオンチャネルとしての不純物領域10を有するフィン型積層構造Fin0,Fin1,Fin2,Fin3が形成される。その他本実施例においては、ノーマリオンチャネルは、各半導体層内に不純物領域を設けることにより実現したが、不純物領域を設けなくても、例えば、各フィン型積層構造内に形成されるシングルゲート型アシストゲートトランジスタが、いわゆるフリンジ効果によりノーマリオンとなる現象を利用することも可能である。3.変形例変形例のいくつかについて説明する。以下では、上述の実施例と異なる部分について説明する。第1の変形例図24は、第1の変形例を示している。この変形例は、上述の実施例と比べると、梁5a,5b側ドレイン側のアシストゲートトランジスタAGTと、ソース電極SL側のアシストゲートトランジスタAGTの位置が互いに入れ替わった点に特徴を有する。即ち、ソース電極SL側のアシストゲートトランジスタAGTは、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。また、梁5a,5b側ドレイン側のアシストゲートトランジスタAGTは、複数のフィン型積層構造Fin0~Fin3に共有されるアシストゲート電極AG4bを備える。このような構造においても、実施例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。第2の変形例図25は、第2の変形例を示している。この変形例は、上述の実施例と比べると、梁5a,5b側ドレイン側のアシストゲートトランジスタAGTのレイアウトが異なる。即ち、上述の実施例では、梁5a,5b側のアシストゲートトランジスタAGTは、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。これに対し、この変形例では、梁5a,5b側のアシストゲートトランジスタAGTは、第2の方向に三列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。このように、アシストゲート電極AG4bの列数を増やしても、実施例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。但し、ノーマリオンチャネルやフリンジ効果を利用する場合、フィン型積層構造は、最低二列のアシストゲート電極AG4bにより選択可能であるため、高集積化の観点からすれば、実施例に示すように、二列にするのが望ましい。第3の変形例図26は、第3の変形例を示している。この変形例は、上述の実施例と比べると、梁5a,5b側ドレイン側のアシストゲートトランジスタAGTのレイアウトと、ソース電極SL側のアシストゲートトランジスタAGTのレイアウトとを同じにした点に特徴を有する。即ち、梁5a,5b側のアシストゲートトランジスタAGTは、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。同様に、ソース電極SL側のアシストゲートトランジスタAGTも、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。尚、梁5a,5b側のアシストゲート電極AG4b及びソース電極SL側のアシストゲート電極AG4bは、共に、第2の方向に二列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。例えば、梁5a,5b側のアシストゲート電極AG4bとソース電極SL側のアシストゲート電極AG4bとは、ミラー対称にレイアウトされていてもよい。このような構造においても、実施例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。第4の変形例図27は、第4の変形例を示している。この変形例は、上述の実施例と比べると、1つのフィン型積層構造を選択するためのアシストゲートトランジスタAGTを構成する二列のアシストゲート電極AG4bのうちの一列が、梁5a,5b側ドレイン側にあり、もう一列が、ソース電極SL側にある点に特徴を有する。また、フィン型積層構造Fin0~Fin3に共通のアシストゲート電極AG4bについては、梁5a,5b側に一列設け、ソース電極SL側にも一列設ける。結果として、梁5a,5b側のアシストゲート電極AG4bは、二列となり、ソース電極SL側のアシストゲート電極AG4bも、二列となる。このような構造においても、実施例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。第5の変形例図28は、第5の変形例を示している。この変形例は、上述の第3及び第4の変形例の組み合わせである。即ち、梁5a,5b側のアシストゲートトランジスタAGTは、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bと、フィン型積層構造Fin0~Fin3に共通のアシストゲート電極AG4bとを備える。結果として、梁5a,5b側のアシストゲート電極AG4bは、三列となる。同様に、ソース電極SL側のアシストゲートトランジスタAGTも、第2の方向に二列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bと、フィン型積層構造Fin0~Fin3に共通のアシストゲート電極AG4bとを備える。結果として、梁5a,5b側のアシストゲート電極AG4bも、三列となる。このような構造においても、実施例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。第6の変形例図29及び図30は、第6の変形例を示している。尚、図30は、図29のXXX-XXX線に沿う断面図である。この変形例は、上述の実施例と比べると、複数のフィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2c内にノーマリオンチャネル不純物領域やフリンジ効果などによりノーマリオン状態となるアシストゲートトランジスタAGTが形成されていない点に特徴を有する。これに伴い、複数のフィン型積層構造Fin0~Fin3のうちの1つを選択するためのアシストゲート電極AG4bが最低四列に変更される。それ以外の構成については、上述の実施例と同じである。この場合、各半導体層2a,2b,2c内のアシストゲートトランジスタAGTのチャネルのオン導通状態/オフ非導通状態は、ダブルゲート構造のアシストゲート電極AG及びシングルゲート構造のアシストゲート電極AGの双方によって制御される。例えば、フィン型積層構造Fin1内の各半導体層2a,2b,2c内のチャネルのオン/オフは、フィン型積層構造Fin1の第3の方向にある2つの側面を覆うダブルゲート構造のアシストゲート電極A1,A2、及び、フィン型積層構造Fin1の第3の方向にある2つの側面のうちの1つを覆うシングルゲート構造のアシストゲート電極A3~A6によって制御される。そこで、複数のフィン型積層構造Fin0~Fin3のうちの1つを選択する動作は、以下のように制御する。例えば、フィン型積層構造Fin1を選択する場合、図31に示すように、フィン型積層構造Fin1の第3の方向にある2つの側面を覆うダブルゲート構造のアシストゲート電極AGA1,A2にオン電位例えば、Hレベルを与える。また、フィン型積層構造Fin1の第3の方向にある2つの側面のうちの1つを覆うシングルゲート構造のアシストゲート電極AGA3,A6にもオン電位を与える。さらに、フィン型積層構造Fin1の第3の方向にある2つの側面のうちの1つを覆うシングルゲート構造のアシストゲート電極AGA4,A5にオフ電位例えば、Lレベルを与える。この時、選択されたフィン型積層構造Fin1については、アシストゲート電極AGA1,A2,A3,A6に与えられたオン電位により、各半導体層2a,2b,2c内にオンチャネル電流パスが形成される。また、非選択のフィン型積層構造Fin0については、アシストゲート電極AGA4に与えられたオフ電位により電流パスが遮断されるため、各半導体層2a,2b,2c内にメモリセルMCから梁5aまでの電流パスが形成されることはない。同様に、非選択のフィン型積層構造Fin2についても、アシストゲート電極AGA5に与えられたオフ電位により電流パスが遮断されるため、各半導体層2a,2b,2c内にメモリセルMCから梁5aまでの電流パスが形成されることはない。以上のように、複数のフィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2c内にノーマリオンチャネルを設けなくても、アシストゲート電極AG4bを最低四列設けることにより、1つのフィン型積層構造を選択することが可能である。この変形例によれば、例えば、ノーマリオンチャネルとしての不純物領域をフィン型積層構造Fin0~Fin3内の各半導体層2a,2b,2c内に形成する必要がなくなるため、製造プロセスの簡略化による製造コストの低減を図ることができる。また、本例によれば、微細化された領域内にイオン注入を行う必要がないため、不純物領域内の不純物が拡散し、他の領域に悪影響を与える事態を考慮しなくてよい。但し、アシストゲート電極AG4bを四列以上設ける必要があるため、メモリセルアレイに必要とされる面積に関しては、上述の実施例よりも大きくなる。そこで、実施例の構造を採用するか、この変形例の構造を採用するかは、半導体メモリのメモリ容量や、製造上の信頼性などを考慮して決定する。第7の変形例図32は、第7の変形例を示している。この変形例は、第6の変形例のさらなる変形例である。この変形例が第6の変形例と異なる点は、梁5a,5b側ドレイン側のアシストゲートトランジスタAGTのレイアウトと、ソース電極SL側のアシストゲートトランジスタAGTのレイアウトとを同じにした点に特徴を有する。即ち、梁5a,5b側のアシストゲートトランジスタAGTは、第2の方向に四列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。同様に、ソース電極SL側のアシストゲートトランジスタAGTも、第2の方向に四列に並び、第3の方向に千鳥配置されるアシストゲート電極AG4bを備える。尚、梁5a,5b側のアシストゲート電極AG4b及びソース電極SL側のアシストゲート電極AG4bは、共に、第2の方向に四列に並んで配置されていれば、互いに同じレイアウトを有していなくてもよい。例えば、梁5a,5b側のアシストゲート電極AG4bとソース電極SL側のアシストゲート電極AG4bとは、ミラー対称にレイアウトされていてもよい。このような構造においても、第6の変形例と同様のフィン型積層構造の選択方法により、1つのフィン型積層構造を選択可能である。その他の変形例メモリセルとして、電荷蓄積層を有するフラッシュメモリセルを用い、かつ、メモリストリングとして、直列接続された複数のメモリセルを備えるNANDストリングを用いる場合、各メモリセル間には、拡散層を形成してもよいし、形成しなくてもよい。また、上述の実施例及び各変形例において、ソース電極の位置とドレイン電極の位置とは、互いに入れ替えることも可能である。また、梁については、上述の実施例及び各変形例において必須ではない。但し、梁は、フィン型積層構造の倒壊防止などの効果を有するため、これを有するのが望ましい。例えば、図33に示すように、メモリストリングNa,Nb,Ncの第2の方向の両端をそれぞれ梁5a,5b,5cにより支えることも可能である。この場合においても、当然に、ソース線ソース電極SLの位置とビット線ドレイン電極BLの位置とを、互いに入れ替えることが可能である。また、図34乃至図36に示すように、メモリストリングNa,Nb,Ncの第2の方向の一端を梁5dにより支え、メモリストリングNa,Nb,Ncの第2の方向の他端を電極例えば、半導体層11に接続することも可能である。ここで、図35は、図34の一部分の平面図、図36は、図35のXXXVI-XXXVI線に沿う断面図である。本例において、電極11は、例えば、フィン型積層構造毎に設けられ、コンタクトプラグ12に接続される。電極11が半導体層から構成されるとき、半導体層は、不純物領域や金属シリサイドなどにより低抵抗化されているのが望ましい。尚、梁5dをドレイン電極とし、電極11をソース電極としてもよいし、梁5dをソース電極とし、電極11をドレイン電極としてもよい。さらに、各フィン型積層構造内の1つの半導体層を選択する手段としては、上述の実施例や各変形例に示すように、梁の一端を階段形状にすることにより実現することも可能であるし、また、以下のように、レイヤーセレクトトランジスタを用いることにより実現することも可能である。図37は、レイヤーセレクトトランジスタを用いる変形例を示している。この変形例では、梁5a,5b内の各半導体層2a,2b,2cに対して共通に1つのビット線コンタクト部プラグ7を設け、複数のメモリストリングNa,Nb,Ncのうちの1つ、即ち、複数の半導体層2a,2b,2cのうちの1つを選択する機能は、レイヤーセレクトトランジスタLSTa、LSTb,LSTcにより実現する。レイヤーセレクトトランジスタLSTaは、梁5a,5b内の最下層としての半導体層2a、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNaが形成される半導体層2aにおいて、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTaは、それ以外の半導体層2b,2cでは、スイッチとして機能する。また、レイヤーセレクトトランジスタLSTbは、梁5a,5b内の中間層としての半導体層2b、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNbが形成される半導体層2bにおいて、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTbは、それ以外の半導体層2a,2cでは、スイッチとして機能する。さらに、レイヤーセレクトトランジスタLSTcは、梁5a,5b内の最上層としての半導体層2c、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNcが形成される半導体層2cにおいて、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTcは、それ以外の半導体層2a,2bでは、スイッチとして機能する。レイヤーセレクトトランジスタLSTa,LSTb,LSTcのノーマリオン状態は、例えば、梁5a,5b内の各半導体層内に、不純物領域13a,13b,13cを選択的に形成することにより実現可能である。この場合、例えば、メモリストリングNaを選択するときは、レイヤーセレクトトランジスタLSTaがオフ状態、レイヤーセレクトトランジスタLSTb,LSTcがオン状態になる電位をセレクトゲート電極SGに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタLSTaがオフ状態であるため、メモリストリングNb,Ncは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタLSTaがノーマリオンであるため、メモリストリングNaが選択される。同様の原理により、メモリストリングNb,Ncについても、独立に選択することが可能である。尚、以上の構成以外については、図3乃至図10の装置と同じであるため、ここでの説明を省略する。また、材料例についても、実施例で説明した通りである。また、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、メモリセルMCと同様に、記録層3と、ゲート電極4bとから構成されていてもよいし、これに代えて、メモリセルMCとは異なる構造を有していてもよい。レイヤーセレクトトランジスタLSTa,LSTb,LSTcがメモリセルMCと異なる構造を有するとき、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、例えば、MOS構造を有するトランジスタから構成することができる。尚、BOXは、素子分離絶縁層であり、9a,9b,9cは、半導体層2a,2b,2cを絶縁する絶縁層である。この構造によれば、1つのフィン型積層構造内の複数のメモリストリングのうちの1つを選択するために、半導体層2a,2b,2cの積層数に応じたコンタクト部を設ける必要がない。例えば、図3乃至図10の例では、3つの半導体層2a,2b,2cに対して3つのコンタクト部プラグを設けていたのに対し、本例では、3つの半導体層2a,2b,2cに対して共通に1つのコンタクト部プラグを設ければよい。即ち、本例によれば、メモリストリングの積層数に係わらず各半導体層に対するコンタクト部は1つ設ければよいため、メモリストリングの積層数を増やしてメモリ容量の増大を図っても、コンタクト部の面積が増大することはない。従って、メモリ容量の増大と共にチップ面積の縮小にも貢献できる。4.動作実施形態に係わる不揮発性半導体記憶装置の動作の例を説明する。以下の説明では、書き込み/読み出しの対象は、図3実施例のフィン型積層構造Fin0内のメモリストリングNa,Nb,Ncとする。メモリストリングNa,Nb,Ncは、直列接続された複数のメモリセルを備えるNANDストリングとし、各メモリセルは、電荷蓄積層を有するFETフラッシュメモリセルであるものとする。書き込み動作の例は、以下の通りである。まず、ビット線BL及びソース線SLに接地電位を印加した状態で、全てのワード線WLに第1の正のバイアスを印加する。この時、メモリストリングNa,Nb,Ncのチャネルとなる半導体層2a,2b,2cに、N型不純物の蓄積領域が形成される。次に、選択されたフィン型積層構造Fin0に対応するアシストゲート線AGLの電位をHにし、フィン型積層構造Fin0内のダブルゲート構造のアシストゲートトランジスタAGTをオンにする。また、非選択のフィン型積層構造Fin1,Fin2,Fin3に対応するアシストゲート線AGLの電位をLにし、フィン型積層構造Fin1,Fin2,Fin3内のダブルゲート構造のアシストゲートトランジスタAGTをオフにする。ここで、Hとは、トランジスタFETをオンにするための電位と定義し、Lとは、トランジスタFETをオフにするための電位と定義する。以下、同じ。この後、書き込み対象となる選択されたメモリセルのワード線コントロールゲート電極WLselectに、例えば、第1の正のバイアスよりも大きい第2の正のバイアスを印加する。本例においては、選択されたフィン型積層構造Fin0内の全てのメモリストリングNa,Nb,Ncに対してパラレルに書き込みを行うことが可能である。このため、ビット線BLからフィン型積層構造Fin0内のメモリストリングNa,Nb,Ncのチャネルにプログラムデータ0/1を転送する。この時、非選択のフィン型積層構造Fin1,Fin2,Fin3内のメモリストリングNa,Nb,Ncでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止される。これに対し、選択されたフィン型積層構造Fin0では、ダブルゲート構造のアシストゲートトランジスタAGTがオンであるため、プログラムデータ0/1は、メモリストリングNa,Nb,Ncのチャネルに転送される。プログラムデータが0のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ビット線BL側のアシストゲートトランジスタAGTがカットオフ状態になる。従って、プログラムデータ0が転送されたメモリストリングでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される0-プログラミング。これに対し、プログラムデータが1のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されても、ビット線BL側のアシストゲートトランジスタAGTがカットオフ状態になることはない。従って、プログラムデータ1が転送されたメモリストリングでは、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される1-プログラミング。消去動作の例は、以下の通りである。消去動作は、例えば、選択された1つ以上のフィン型積層構造内のメモリストリングNa,Nb,Ncに対して同時に行うことができる。まず、ビット線BL及びソース線SLに接地電位を印加し、ワード線WLに第1の負のバイアスを印加する。この時、メモリストリングNa,Nb,Ncのチャネルとなる半導体層2a,2b,2cに、P型不純物の蓄積領域が形成される。また、消去対象となる選択された1つ以上のフィン型積層構造に対応するアシストゲート線AGLの電位をHにし、選択された1つ以上のフィン型積層構造に対応するダブルゲート構造のアシストゲートトランジスタAGTをオンにする。そして、全てのワード線WLに第1の負のバイアスよりも大きい第2の負のバイアスを印加する。その結果、コントロールゲート電極又は電荷蓄積層とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。読み出し動作の例は、以下の通りである。まず、ビット線BLを読み出し回路に接続し、ソース線SLに接地電位を印加する。次に、選択されたフィン型積層構造Fin0に対応するアシストゲート線AGLの電位をHにし、フィン型積層構造Fin0内のダブルゲート構造のアシストゲートトランジスタAGTをオンにする。また、非選択のフィン型積層構造Fin1,Fin2,Fin3に対応するアシストゲート線AGLの電位をLにし、フィン型積層構造Fin1,Fin2,Fin3内のダブルゲート構造のアシストゲートトランジスタAGTをオフにする。この後、ワード線WLに第1の正のバイアスを印加する。第1の正のバイアスは、例えば、0/1-データによらず、メモリセルをオン状態にする値とする。そして、メモリストリングNa,Nb,Ncに対して、ソース線SL側のメモリセルからビット線BL側のメモリセルに向かって、順次データの読み出しを行う。読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第1の正のバイアスよりも小さい読み出しのための第2の正のバイアスが印加される。第2の正のバイアスは、例えば、0-データの閾値と1-データの閾値との間の値とする。従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン/オフが決定されるため、読み出し回路を用いて、ビット線BLの電位変化や、ビット線BLに流れる電流変化などを検出することにより、読み出しを行うことができる。尚、本例では、選択されたフィン型積層構造Fin0内の全てのメモリストリングNa,Nb,Ncに対してパラレルに読み出しを行うことが可能である。5.クロスポイント型メモリセルアレイ上述の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするFET例えば、電荷蓄積層を有するフラッシュメモリセルであったが、これに限定されることはない。例えば、第1及び第2のフィン型積層構造を互いに交差させ、第1のフィン型積層構造内の電気伝導層と第2のフィン型積層構造内の電気伝導層との間に2端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。この場合、メモリセルは、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。また、電気伝導層としては、上述の実施例における低抵抗化技術が適用された半導体層や、金属層などを採用することができる。図38は、クロスポイント型メモリセルアレイを実現する不揮発性半導体記憶装置の斜視図、図39は、図38の装置の平面図である。半導体基板例えば、Si基板1上には、互いに交差する第1のフィン型積層構造と第2のフィン型積層構造が配置される。第1のフィン型積層構造は、半導体基板1の表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数の電気伝導層半導体層、金属層など21a,21b,21cを備える。第2のフィン型積層構造は、半導体基板1の表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第3の方向に延びる複数の電気伝導層半導体層、金属層など22a,22b,22cを備える。本例では、第1の方向に積み重ねられる電気伝導層の数は、第1及び第2のフィン型積層構造共に、3つであるが、これに限られない。即ち、第1の方向に積み重ねられる電気伝導層の数は、2つ以上であればよい。尚、第1の方向に積み重ねられる電気伝導層の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。第1のフィン型積層構造内の複数の電気伝導層21a,21b,21cは、ワード線WL/ビット線BLとして機能する。同様に、第2のフィン型積層構造内の複数の電気伝導層22a,22b,22cも、ワード線WL/ビット線BLとして機能する。例えば、図40及び図41に示すように、第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cと、第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cとの間には、2端子型のメモリセルMCが配置される。メモリセルは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cの第2の方向の両端には、第3の方向に延びる梁5a,5bが接続される。例えば、梁5a,5bは、第1のフィン型積層構造と同じ構造を有する。同様に、第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cの第3の方向の両端には、第2の方向に延びる梁5c,5dが接続される。例えば、梁5c,5dは、第2のフィン型積層構造と同じ構造を有する。梁5a~5dは、第1及び第2のフィン型積層構造を固定し、その倒壊を防止するために付加される。第1のフィン型積層構造に接続される梁5a,5bの第2の方向の幅は、第1のフィン型積層構造の第3の方向の幅、即ち、複数の電気伝導層WL/BL21a,21b,21cの第3の方向の幅よりも広いのが望ましい。また、第2のフィン型積層構造に接続される梁5c,5dの第3の方向の幅は、第2のフィン型積層構造の第2の方向の幅、即ち、複数の電気伝導層WL/BL22a,22b,22cの第2の方向の幅よりも広いのが望ましい。第1のフィン型積層構造内の電気伝導層WL/BL21a,21b,21cと梁5a,5bとの間には、アシストゲートトランジスタAGTが配置される。第2のフィン型積層構造内の電気伝導層WL/BL22a,22b,22cと梁5c,5dとの間にも、アシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。第1のフィン型積層構造の梁5a,5bの第3の方向の端部には、複数の電気伝導層21a,21b,21cのうちの1つを選択するための機能階層選択部が付加されている。例えば、梁5a,5bの第3の方向の端部は、階段形状を有し、第1のフィン型積層構造内の複数の電気伝導層21a,21b,21cに対して、独立に、コンタクトプラグ7が接続される。これにより、複数の電気伝導層21a,21b,21cのうちの1つを選択することができる。また、第2のフィン型積層構造の梁5c,5dの第2の方向の端部には、複数の電気伝導層22a,22b,22cのうちの1つを選択するための機能階層選択部が付加されている。例えば、梁5c,5dの第2の方向の端部は、階段形状を有し、第2のフィン型積層構造内の複数の電気伝導層22a,22b,22cに対して、独立に、コンタクトプラグ7が接続される。これにより、複数の電気伝導層22a,22b,22cのうちの1つを選択することができる。尚、第1のフィン型積層構造内の電気伝導層21a,21b,21cのうちの1つを選択する機能及び第2のフィン型積層構造内の電気伝導層22a,22b,22cのうちの1つを選択する機能は、それぞれ、レイヤーセレクトトランジスタ図37参照LSTにより実現してもよい。本例では、第1及び第2のフィン型積層構造の数は、それぞれ4つであるが、これに限られない。即ち、第1及び第2のフィン型積層構造の数は、2つ以上であればよい。尚、第1及び第2のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。また、本例では、第1のフィン型積層構造の2つの梁5a,5bに接続されるコンタクトプラグ7は、梁5a,5bに対して同じ側に配置されるが、図42に示すように、梁5a,5bに対して異なる側に配置してもよい。同様に、第2のフィン型積層構造の2つの梁5c,5dに接続されるコンタクトプラグ7についても、梁5c,5dに対して同じ側に配置されるが、図42に示すように、梁5c,5dに対して異なる側に配置してもよい。結果として、不揮発性半導体記憶装置の平面形状は、卍型となる。さらに、本例では、階層選択部本例では、階段形状は、第1及び第2のフィン型積層構造に接続される梁5a,5b,5c,5dのそれぞれ設けられるが、図43及び図44に示すように、第1及び第2のフィン型積層構造の一方のみに階層選択部を設けることによっても、クロスポイント型メモリセルアレイを動作させることが可能である。尚、電気伝導層21a,21b,21c,22a,22b,22c及び梁5a~5dについては、不純物領域や金属シリサイドにより低抵抗化されているのが望ましい。6.むすび実施形態によれば、不揮発性半導体記憶装置の高集積化を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"