"一端同士が互いに離間して対向した2つの伝送線路と、前記2つの伝送線路の一方の一端に実装され、該実装面となる下面電極と、該実装時に前記下面電極の上方に位置する上面電極を備えるキャパシタと、前記2つの伝送線路の対向する一端同士の間の領域に配置され、前記一端同士を電気的に接続する抵抗素子と、前記キャパシタの前記上面電極と前記2つの伝送線路の他方との間を電気的に接続する接続導体とを備えることを特徴とする高周波回路装置。前記抵抗素子は、前記2つの伝送線路の下部を含む領域に設けられた抵抗層のうち、前記一端同士の間の領域に存在する部分であることを特徴とする請求項1に記載の高周波回路装置。前記キャパシタの幅は、前記伝送線路の幅と同等であることを特徴とする請求項1または2に記載の高周波回路装置。前記2つの伝送線路は、同一線上に延在することを特徴とする請求項1から3の何れかに記載の高周波回路装置。前記接続導体は、前記伝送線路の幅全体にわたってボンディングされた複数のボンディングワイヤから構成されていることを特徴とする請求項1から3の何れかに記載の高周波回路装置。内部整合型トランジスタ装置は、低周波数帯域における発振現象を防止するために、発振防止回路が外部に接続される。この発振防止回路は、発振現象を防止する反面、内部整合型トランジスタ装置を実装した装置の小型化の障害となるだけでなく、高周波数帯域における挿入損失、及び反射損失の特性を劣化させるという問題も生じ得る。本発明の目的は、電気的特性を向上させた高周波回路装置を提供することである。上記の目的を達成するため、請求項1に記載の高周波回路装置は、一端同士が互いに離間して対向した2つの伝送線路と、前記2つの伝送線路の一方の一端に実装され、該実装面となる下面電極と、該実装時に前記下面電極の上方に位置する上面電極を備えるキャパシタと、前記2つの伝送線路の対向する一端同士の間の領域に配置され、前記一端同士を電気的に接続する抵抗素子と、前記キャパシタの前記上面電極と前記2つの伝送線路の他方との間を電気的に接続する接続導体とを備える。また、上記の高周波回路装置において、前記抵抗素子は、前記2つの伝送線路の下部を含む領域に設けられた抵抗層のうち、前記一端同士の間の領域に存在する部分としてもよい。上記の高周波回路装置において、前記キャパシタの幅は、前記伝送線路の幅と同等してもよい。上記の高周波回路装置において、2つの伝送線路は、同一線上に延在するようにしてもよい。上記の高周波回路装置において、前記接続導体は、前記伝送線路の幅全体にわたってボンディングされた複数のボンディングワイヤから構成してもよい。本発明によれば、電気的特性を向上させた高周波回路装置を提供することができる。図1は、高周波回路装置の内部の平面図である。高周波回路装置である内部整合型トランジスタ装置1は、パッケージ基板10と、入力端子15と、出力端子16とを含む。入力端子15、及び出力端子16は、内部整合型トランジスタ装置1が実装されたプリント回路基板2の伝送線路21,22にそれぞれ接続される。伝送線路21から伝送された信号は、入力端子15に入力されて増幅され、出力端子16から伝送線路22に出力される。パッケージ基板10は、例えば、セラミックなどの絶縁物を含む絶縁層に、銅などの金属を含む金属層を積層して形成されている。もっとも、パッケージ基板10は、放熱性を向上するために、金属層のみから形成されてもよい。パッケージ基板10は、例えば矩形状を有し、FET回路11と、入力側整合回路12と、出力側整合回路14と、発振防止回路13とが設けられている。なお、図示しないが、各回路11~14は、アルミニウムなどから形成された金属ケースにより覆われている。FET回路11と、入力側整合回路12と、出力側整合回路14と、発振防止回路13は、互いに独立して形成され、ろう材などの接着部材によってパッケージ基板10の金属層101の表面に接着されている。ここで、金属層101は、接地電極つまり、GNDとして機能する。また、FET回路11と、入力側整合回路12と、出力側整合回路14と、発振防止回路13は、1以上のボンディングワイヤ100により互いに電気的に接続されている。FET回路11は、1個、または複数のFET4を含んでいる。なお、複数のFET4を含むものは、マルチフィンガータイプFETと称される。入力側整合回路12、及び出力側整合回路14は、インダクタンス素子やコンデンサ素子などを含み、入力端子15とFET4の間、及びFET4と出力端子16の間において、インピーダンスをそれぞれ整合させる。具体的には、入力側整合回路12、及び出力側整合回路14は、FET4の入出力インピーダンスと伝送線路21,22の特性インピーダンスとを整合させる。また、発振防止回路13は、抵抗素子、及びコンデンサ素子を含み、低周波数帯域におけるFET4の発振現象を防止する。図2は、内部整合型トランジスタ装置1の電気的構成図である。なお、図2は、説明の便宜上、1個のFET4のみについて示されている。発振防止回路13は、抵抗素子R、及びコンデンサ素子Cが並列接続されたRC回路であり、一端が入力端子15に接続され、他端が入力側整合回路12と接続されている。抵抗素子Rは、伝送信号の低周波数成分の強度を低減し、他方、コンデンサ素子Cは、伝送信号の低周波数成分をカットすることによって、高周波数成分のみを通過させる。本実施形態において、発振防止回路13は、入力端子15と入力側整合回路12の間に接続されているが、これに限定されず、入力端子15とFET4のゲート電極Gの間を結ぶ伝送線路内であれば、どこに接続されてもよい。例えば、発振防止回路13は、入力側整合回路12とFET4のゲート電極Gの間に接続されてもよい。もっとも、上述した回路構成に限定されることはなく、発振防止回路13を、入力側整合回路12、またはFET回路11と統合して設けてもよい。FET4は、ゲート電極Gが入力側整合回路12と接続され、ソース電極Sが接地され、ドレイン電極Dが出力側整合回路14と接続されている。また、ドレイン電極Dは、チョークコイルLを介して電源Vccと接続に接続されている。この構成により、内部整合型トランジスタ装置1は、入力端子15から入力された信号を、FET4により増幅して、出力端子16に出力する。図3は、FET4の断面図である。FET4は、FET基板40の一面に形成され、窒化物半導体層41と、SiN層43,44と、配線層15と、ゲート電極Gと、ソース電極Sと、ドレイン電極Dとを含む。窒化物半導体層41は、バリア層410と、チャネル層411と、電子供給層412と、キャップ層413とを含む。FET基板40は、例えば、Siシリコン、SiC炭化珪素、GaN窒化ガリウム、及びサファイアから選択された1つを含む。バリア層410は、例えば、厚さ300nmのAlN窒化アルミニウムから形成され、チャネル層411は、例えば、厚さ1000nmのi-GaN窒化ガリウムから形成されている。電子供給層412は、例えば、厚さ20nmのAlGaN窒化アルミニウムガリウムから形成され、キャップ層413は、例えば、厚さ5nmのn-GaNから形成されている。また、SiN層43,44は、絶縁層として機能し、各厚さが、例えば、40nm、20nmに形成されている。配線層45は、例えばAu等の金属からなる。ソース電極S、及びドレイン電極Dは、オーミック電極であり、例えば、Ti、Al、またはTa、Alを、この順に積層して形成される。一方、ゲート電極Gは、例えば、Ni、Auを、この順に積層して形成される。上述したFET4の各層、及び電極は、例えば、エピタキシャル成長法、プラズマCVDChemicalVaporDeposition法、スパッタ、及び蒸着などの薄膜形成技術、印刷、めっき又はそれらの組み合わせによって形成される。また、FET4が含む窒化物半導体の例としては、上記のGaN、及びAlGaNの他にも、InN、AlN、InGaN、InAlN、GaInN、InAlGaNなどが挙げられる。一方、FET4は、GaAsガリウムヒ素系半導体を含んでもよく、その例としては、GaAs、AlGaAs、InGaAs、InGaAlAsなどが挙げられる。発振防止回路13は、特性インピーダンスを維持するように、絶縁体基板上に配線パタンを形成し、上述した金属層101との間に絶縁体基板、すなわち誘電体を挟み込むことにより、高周波伝送路であるマイクロストリップラインを構成するとよい。マイクロストリップラインのインピーダンスは、外部の伝送線路21,22に伝送される信号の周波数に応じて決定され、これにより配線パタンの線幅も決定される。例えば、伝送線路21,22にGHz帯の信号が伝送される場合、特性インピーダンスを50Ωとするのが望ましく、これに従って線幅はおよそ0.5~1.0mmとなる。仮に、この線幅内に収まるように抵抗素子R、コンデンサ素子Cを平行に配置するとすれば、例えば、比較的に小型のサイズ例えば、長さ0.6mm、幅0.3mmのチップ抵抗、及びチップコンデンサを採用することが考えられる。なお、以降の説明では、マイクロストリップラインを、単に、配線、または配線パタンと称することとする。しかし、このチップ抵抗、及びチップコンデンサの幅を合計すると、配線パタンの線幅のうち、0.6mmが占有されることになるため、配線パタンの幅方向において、実装に必要な間隔が多くとも0.4mm程度しか確保できない。このため、歩留まりの低下などの製造上の問題を生ずる可能性がある。さらに、チップコンデンサの幅が配線パタンの線幅と大きく異なるため、伝送信号の損失が増加するという問題もある。そこで、図4a及び図4bに示される発振防止回路13のように、誘電体基板130に形成された2つの配線パタン131,132において、間隔1301を挟んで隣り合う各々の端部1311,1321の幅を拡張することが考えられる。これらの拡張部分131a,132aを利用して抵抗R、コンデンサ素子Cを実装する場合、配線パタン131,132とほぼ同一の幅を有するサイズ例えば、長さ1.0mm、幅0.5mmのチップ抵抗、及びチップコンデンサを採用でき、さらに、配線パタン131,132の幅方向において、実装に必要な間隔を十分に確保することができる。しかし、配線パタン131,132の線幅が、拡張部分131a,132aにより部分的に変化するため、やはり、挿入損失、及び反射損失リターンロスなどの信号特性が劣化するという問題がある。図5a及び図5bに示された発振防止回路13は、上記の問題を解決するように構成されている。発振防止回路13は、2つの配線パタン133,134と、キャパシタCと、薄膜抵抗素子Rと、接続導体135とを含む。配線パタン133,134は、それぞれ、アルミナAl2O3などの絶縁物により形成された絶縁体基板130上に、金、銅、アルミニウムなどの金属を蒸着することによって形成された配線である。絶縁体基板130は、既に述べたように、パッケージ基板10の金属層101の上に積層されて形成されており、配線パタン133,134は、この金属層101とともに絶縁体層130を挟み込むことによりマイクロストリップラインを構成する。2つの配線パタン133,134は、一定の幅を有する直線状、または実質的な直線状に形成され、一端同士が互いに離間して対向するように配置されている。具体的には、2つの配線パタン133,134は、各々の一端1331,1341が、互いに間隔1301をおいて隣り合うとともに、各々の他端が、入力端子15、及び入力側整合回路12にそれぞれ接続されている。配線パタン133,134の他端は、例えば、図1に示されるように、ボンディングワイヤ100を介して入力側整合回路12の各端子、及び入力端子15に接続される。なお、発振防止回路13が、FET回路11と入力側整合回路12の間に設けられた場合、配線パタン133,134の他端の各々は、入力側整合回路12、及びFET4のゲート電極Gにそれぞれ接続される。もっとも、何れの場合であっても、配線パタン133,134の他端の各々は、直接的、または間接的に入力端子15、及びFET4のゲート電極Gにそれぞれ接続されることとなる。本実施形態では、2つの配線パタン133,134は、間隔1301を挟んで、同一の直線上に延在するように配線されているが、これに限定されず、例えば、互いに直角をなすように配置されてもよい。また、2つの配線パタン133,134の線幅は、互いに同一であり、上述したように、例えば0.5~1.0mmとする。キャパシタCは、2つの配線パタンの一方133の一端1331に実装され、上部電極層32と、下部電極層33と、キャパシタ構造体31とを備えている。このキャパシタCは、下部電極層33を下面、すなわち実装面にして実装することで、その上方には上部電極層32が位置することになる。つまり、上部電極層32は上面電極であり、下部電極層33は下面電極である。キャパシタ構造体31は、例えば、その内部に、上部電極層32あるいは下部電極層33と接続された複数の内部電極が互いに対向して設けられている。これは、一般に積層コンデンサと呼ばれる。また、他の例として、キャパシタ構造体31は、1つの誘電体で構成され、上部電極層32と下部電極層33とがキャパシタ対向電極として機能するものであってもよい。これは、一般にMIMキャパシタMIM:Metal-Insulator-Metalと呼ばれる。キャパシタ構造体31は、必要とする容量値によって適宜に選択される。キャパシタ構造体31を構成する誘電体としては、例えばチタン酸バリウムBaTiO3、酸化チタンTiO2がある。また、電極層32,33は、例えば金などの金属から形成された薄膜導体で構成することができる。電極層32,33は、例えば、金メッキを施すことにより容易に形成することができる。キャパシタCの幅は、配線パタン133,134の幅以下であり、上述したような幅の変化による伝送信号の損失を回避するために、配線パタン133,134と同一、または同等にすると好ましい。さらに、キャパシタCは、電気的特性が配線パタン133,134上の信号の伝送方向に依存することがないので、配線パタン133,134の何れの一端1331,1341に設けられてもよい。つまり、キャパシタCは、入力端子15に接続された配線パタン133、及び入力側整合回路12に接続された配線パタン134の何れに設けられていてもよい。下部電極層33は、一方の配線パタン133の一端1331の上部に積層されて、配線パタン133と電気的に接続されている。下部電極層33は、例えば、Au-Snろう材などの接着部材により配線パタン133の一端1331に接合されている。一方、上部電極層32は、接続導体135を介して、他方の配線パタン134の一端1341に接続されている。接続導体135は、例えば、金などの金属により形成されたボンディングワイヤであり、上部電極層32、及び配線パタン134をワイヤボンディングにより互いに接続している。具体的には、ワイヤ135は、薄膜抵抗素子Rの上方において、配線パタン133,134の間隔135を横切るように、上部電極層32、及び配線パタン134を互いに接続している。ワイヤ135は、その抵抗値、及びインダクタンスを低減するように、短くし、かつ、多数用いると好ましい。つまり、ワイヤ135は、配線パタン133,134の幅全体にわたってボンディングするように配置するとよい。また、ワイヤ135は、上部電極層32と配線パタン134の各高さ位置に差分があるため、その差分を吸収するように曲げられた状態で接合されている。なお、接続導体135は、これに限定されることはなく、例えば、リボンなどの金属薄片としてもよい。また、薄膜抵抗素子Rは、配線パタン133,134の間隔135にわたり、各々の一端1331,1341を互いに接続する。薄膜抵抗素子Rは、一端同士1331,1341の間の領域に配置された矩形のシート形状を有し、例えば、タンタルナイトライドTaN窒化タンタルなどの金属により絶縁体基板130上に形成されており、その抵抗値は、伝送される信号の低周波成分に応じて決定され、例えば1~10Ωとする。なお、薄膜抵抗素子Rの形状、及び幅は、上述した発振防止機能を発揮する限り、限定されない。薄膜抵抗素子Rの両端部Pは、配線パタン133,134とそれぞれ重複する。このため、配線パタン133は、当該重複部分が隆起しており、キャパシタCは、配線パタン133において、当該隆起部分を避けるように配置されている。このような隆起部分の発生を回避するため、図6に示された発振防止回路13のように、薄膜抵抗素子Rを、2つの配線パタン133,134の下部の全体にわたって延設してもよい。この場合、配線パタン133,134は、相互の間隔1301の領域を除き、絶縁体基板130に延びる薄膜抵抗素子Rに沿って形成される。このため、抵抗素子は、2つの配線パタン133,134の下部を含む領域に設けられた抵抗層Rのうち、一端同士1331,1341の間の領域に存在することになる。この実施形態によると、配線パタン133,134は、全体にわたって薄膜抵抗素子Rと重複するため、隆起部分がない平坦面を有し、上述したようなキャパシタCの配置の制限がなくなる。これまで述べた内部整合型トランジスタ装置1は、発振防止回路13が、2つの配線パタン133,134と、キャパシタCと、薄膜抵抗素子Rと、接続導体135とを含む。キャパシタCは、誘電体層31と、誘電体層31を上下からそれぞれ挟む上部電極層32、及び下部電極層30とを含み、低背の積層構造とすることができるため、下部電極層30を一方の配線パタン133の一端1331の上部に積層して形成することができる。一方、薄膜抵抗素子Rは、間隔1301にわたり、2つの配線パタン133,134の一端1331,1341を互いに接続する。このとき、薄膜抵抗素子Rは、薄膜であるため、多くの実装スペースを要することがない。したがって、接続導体135を介して、上部電極層32は、他方の配線パタン134の一端1341に接続することができる。そして、2つの配線パタン133,134は、一定の幅を有する直線状に形成されているため、上述したような線幅の変化に起因する伝送信号の損失を防止することができる。つまり、配線133134については、部品実装のために幅を広げることが無いため、高周波伝送路である配線133,134における特性劣化が防止される。キャパシタCの上部電極32は、対向する配線134に対して、例えばボンディングワイヤのような接続導体135により接続される。ここで、接続導体135は複数設けられており、また、対向する配線134の幅全体にわたって配置されている。このため、接続導体135を伝送される高周波信号の伝送特性は、良好である。また、本実施形態において、抵抗素子Rは、配線133,134よりも狭い幅で形成されているが、RC並列回路において、抵抗素子Rは、伝送信号の比較的に低い周波数成分から主に影響を受ける部分であり、抵抗素子Rの幅が配線133,134よりも狭くなることにより受ける影響は比較的に小さい。次に、本実施形態に係る内部整合型トランジスタ装置1の電気的特性について説明する。図7は、シミュレーションに基づく内部整合型トランジスタ装置1の挿入損失、及び反射損失を示すグラフである。このグラフにおいて、四角印のマークを結ぶ線、及び丸印のマークを結ぶ線は、図5a及び図5bに示された実施形態に基づく挿入損失、及び反射損失をそれぞれ表わす。一方、点線、及び一点鎖線は、図4a及び図4bに示された比較例に基づく挿入損失、及び反射損失をそれぞれ表わす。図5a及び図5bに示された実施形態に関するシミュレーション条件を以下の通りである。基板130の材質:アルミナ基板130の誘電率εp:9.9基板130の厚さtb:500μm配線パタン133,134の材質:金配線パタン133,134の厚さtp:4μm配線パタン133,134の幅Wp:500μmキャパシタCの誘電率εc:4000キャパシタCの長さLc×幅Wc:500μm×500μm誘電体層31の厚さtci:0.1μm上部、及び下部電極層30,32の材質:金上部、及び下部電極層30,32の厚さtcm:4μm薄膜抵抗素子Rのシート抵抗値Rs:5Ω薄膜抵抗素子Rの長さLr×幅Wr:200μm×200μm図4a、及び図4bに示された比較例に関するシミュレーション条件を以下の通りである。基板130の材質:アルミナ基板130の誘電率εpc:9.9基板130の厚さtb:500μm配線パタン131,132の材質:金配線パタン131,132の厚さtpc:4μm配線パタン131,132の基本幅Wpc:500μm配線パタン131,132の拡張幅Wdc:700μm配線パタン131,132の拡張部の長さLdc:200μm配線パタン131,132の間隔Lsc:600μm積層コンデンサCの容量cc:100pFチップ抵抗Rの抵抗値rc:5Ω積層コンデンサC、及びチップ抵抗Rの長さ×幅:1000μm×500μm1005サイズ図から理解されるように、図5に示された実施形態に係る内部整合型トランジスタ装置1は、図4に示された比較例と比較した場合、挿入損失が低減されるとともに、反射損失も改善されている。とりわけ、7~10GHzの高周波帯域において、著しい改善がなされている。なお、図6に示された実施形態に係る内部整合型トランジスタ装置1も、同様の構成を備えるため、同様の電気的特性が得られる。また、上述した内部整合型トランジスタ装置1は、発振防止回路13が、他の回路11,12,14と同一のパッケージ基板10に設けられているから、内部整合型トランジスタ装置1外の周辺の回路構成を単純にし、適用した装置の実装スペースを節約することができる。以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。"