"スイッチング素子と回生素子とが単一の樹脂パッケージ内に封止され、前記スイッチング素子は、シリコンからなり、コレクタ電極とエミッタ電極とゲート電極とを有するIGBTであって、前記回生素子は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、前記コレクタ電極と接続される第1の主電極と前記エミッタ電極と接続される第2の主電極と前記第1及び第2の主電極間に流れる電流を制御する制御電極とを有する半導体素子であって、前記回生素子は、前記エミッタ電極の電位が前記コレクタ電極の電位よりも高いときに前記第1の主電極から前記第2の主電極に電流を流し、かつ、前記スイッチング素子の導通期間のうち少なくとも一部の期間に前記第2の主電極から前記第1の主電極に電流を流すことを特徴とする半導体装置。前記回生素子は、第1の化合物半導体層と前記第1の化合物半導体層上に形成されかつ前記第1の化合物半導体層よりもバンドギャップが大きい第2の化合物半導体層とを有する主半導体領域と、前記主半導体領域上において互いに離間して形成された前記第1の主電極及び前記第2の主電極と、前記主半導体領域上において前記第1の主電極と前記第2の主電極との間に形成された前記制御電極と、を備えることを特徴とする請求項1に記載の半導体装置。前記回生素子は、前記スイッチング素子よりもチップ面積が小さいことを特徴とする請求項1又は2に記載の半導体装置。前記回生素子は、前記スイッチング素子上に配置されることを特徴とする請求項3に記載の半導体装置。前記回生素子は、少なくとも前記スイッチング素子が導通状態から遮断状態へ移行する期間に、前記第2の主電極から前記第1の主電極に電流を流すことを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記回生素子は、前記スイッチング素子と略同一のタイミングで遮断状態から導通状態へ移行することを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記回生素子は、前記制御電極に電位が0Vのときに前記第1の主電極と前記第2の主電極との間に電流が流れないノーマリオフ型の半導体素子であることを特徴とする請求項1~6のいずれか1項に記載の半導体装置。従来の半導体装置では、IGBTが、通常動作時のテール電流によるスイッチング損失と低出力軽負荷時の導通損失とを生じるため、従来の半導体装置を用いてインバータ回路を構成した場合、インバータ回路の低損失化、高周波化が困難という問題点がある。また、従来の半導体装置の構成は、スイッチング素子IGBTとダイオードFRDとを同一のリードフレームAl配線上に配置する通常2チップ構成であり実装面積が大きくなるという問題があった。本発明の目的は、上記の課題に鑑み、インバータ回路の低損失化、高周波化が容易で実装面積が小さい半導体装置を提供することにある。本発明に係る半導体装置は、上記の目的を達成するため、次のように構成される。第1の半導体装置請求項1に対応は、スイッチング素子と回生素子とが単一の樹脂パッケージ内に封止され、前記スイッチング素子は、シリコンからなり、コレクタ電極とエミッタ電極とゲート電極とを有するIGBTであって、前記回生素子は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、前記コレクタ電極と接続される第1の主電極と前記エミッタ電極と接続される第2の主電極と前記第1及び第2の主電極間に流れる電流を制御する制御電極とを有する半導体素子であって、前記回生素子は、前記エミッタ電極の電位が前記コレクタ電極の電位よりも高いときに前記第1の主電極から前記第2の主電極に電流を流し、かつ、前記スイッチング素子の導通期間のうち少なくとも一部の期間に前記第2の主電極から前記第1の主電極に電流を流すことを特徴とする。第2の半導体装置請求項2に対応は、上記の構成において、好ましくは、前記回生素子は、第1の化合物半導体層と前記第1の化合物半導体層上に形成されかつ前記第1の化合物半導体層よりもバンドギャップが大きい第2の化合物半導体層とを有する主半導体領域と、前記主半導体領域上において互いに離間して形成された前記第1の主電極及び前記第2の主電極と、前記主半導体領域上において前記第1の主電極と前記第2の主電極との間に形成された前記制御電極と、を備えることを特徴とする。第3の半導体装置請求項3に対応は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子よりもチップ面積が小さいことを特徴とする。第4の半導体装置請求項4に対応は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子上に配置されることを特徴とする。第5の半導体装置請求項5に対応は、上記の構成において、好ましくは、前記回生素子は、少なくとも前記スイッチング素子が導通状態から遮断状態へ移行する期間に、前記第2の主電極から前記第1の主電極に電流を流すことを特徴とする。第6の半導体装置請求項6に対応は、上記の構成において、好ましくは、前記回生素子は、前記スイッチング素子と略同一のタイミングで遮断状態から導通状態へ移行することを特徴とする。第7の半導体装置請求項7に対応は、上記の構成において、好ましくは、前記回生素子は、前記制御電極に電位が0Vのときに前記第1の主電極と前記第2の主電極との間に電流が流れないノーマリオフ型の半導体素子であることを特徴とする。本発明によれば、インバータ回路の低損失化、高周波化が容易で実装面積が小さい半導体装置を提供することができる。以下に、本発明の好適な実施形態実施例を添付図面に基づいて説明する。図1は、本発明の本実施形態に係る半導体装置の平面図である。図2は、本発明の本実施形態に係る半導体装置の断面図である。図3は、本発明の本実施形態に係る半導体装置を構成するIGBTの断面図である。図4は、本発明の本実施形態に係る半導体装置の回生素子の断面図である。図5は、図1と図2で示した半導体装置の回路図である。半導体装置10は、銅Cu板11上に半田等の導電性接着剤12によってコレクタ電極13が接合されたIGBTスイッチング素子14とIGBT14のエミッタ電極15上に半田等の導電性接着剤16によって裏面電極17が接合された回生素子18を備えている。IGBT14は、ゲート電極19が設けられている。また、回生素子18は、ソース電極20とドレイン電極21とゲート電極22を備えている。そして、銅板11には、コレクタドレイン端子11Aが設けられている。IGBT14のゲート電極19は、リード線23によりゲート端子24に接続されている。IGBT14のエミッタ電極15は、リード線25によりエミッタソース端子26に接続されている。回生素子18のゲート電極22はリード線27によりゲート端子28に接続されている。回生素子18のソース電極20は、リード線29によりエミッタソース端子26に接続されている。また、回生素子18のドレイン電極21は、リード線30により銅板11と接続されている。スイッチング素子14と回生素子18は、単一の樹脂パッケージ31内に封止されている。スイッチング素子14は、シリコンからなり、コレクタ電極13とエミッタ電極15とゲート電極19とを有するIGBT14である。図3に示すようにIGBT14は、P型半導体層14Aコレクタ層上に高抵抗のn-型半導体層14Bが形成されており、P型半導体層14Cが形成されている。そして、また、N型半導体層14Dエミッタ層が形成されている。N-型半導体層14Bの表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜14Eの上に形成されたゲート電極19が形成されている。また、層間絶縁膜14Fを形成して、P型半導体層14CおよびN型半導体層14Dにオーミック接触が形成されたエミッタ電極15が形成されている。また、P型半導体層14Aの裏面に金属膜が蒸着されたコレクタ電極13が形成されている。回生素子18は、シリコンよりもバンドギャップが大きい化合物半導体からなり、かつ、コレクタ電極13と接続される第1の主電極ドレイン電極21とエミッタ電極15と接続される第2の主電極ソース電極20と第1及び第2の主電極間に流れる電流を制御する制御電極ゲート電極22とを有する半導体素子である。図4に示すように回生素子18は、基板18D上に形成されたバッファ層18E上の第1の化合物半導体層18Aと第1の化合物半導体層18A上に形成されかつ第1の化合物半導体層18Aよりもバンドギャップが大きい第2の化合物半導体層18Bとを有する主半導体領域18Cと、主半導体領域18C上において互いに離間して形成された第1の主電極ドレイン電極21及び第2の主電極ソース電極20と、主半導体領域18C上において第1の主電極21と第2の主電極20との間に形成された制御電極ゲート電極22と、を備える。回生素子18は、スイッチング素子14よりもチップ面積が小さい。回生素子18は、スイッチング素子14上に配置される。ここでは、化合物半導体層として窒化物半導体層を用いた場合について説明する。上記のような回生素子18として、例えば、GaNFETを用いることができる。主半導体領域18Cは、第1の窒化物半導体層電子走行層18Aと、第1の窒化物半導体層18A上にヘテロ接合して形成される第2の窒化物半導体層電子供給層18Bと、第1の窒化物半導体層18A中に形成される2次元キャリアガス層18Fと、を有している。また、基板18Dと第1の窒化物半導体層18Aとの間にはバッファ層18Eが形成されている。さらに、基板18Dには、裏面電極18Fが設けられている。基板18Dの材料は、シリコンカーバイド、サファイア、スピネル、ZnO、シリコン、ガリウム窒化物、アルミニウム窒化物、またはIII族窒化物材料の成長が可能な任意の他の材料とすることができる。本実施形態における基板18Dは、シリコンからなる。バッファ層18Eは、基板18D上に生成され、基板18Dと電子走行層18Aとの間の格子不整合を低減するためのものである。バッファ層18Eは、膜厚が約1000Åとすることが好ましいが、他の膜厚を用いることができる。バッファ層18Eは、多くの異なる材料からなることができ、適切な材料は、AlxGa1-xN0≦x≦1である。本実施形態でのバッファ層は、GaNAlx1Ga1-x1N,x1=0とAlGaNAlx2Ga1-x2N,x2=1とを繰り返し積層した構造からなる。バッファ層18Eは、有機金属気相成長法MOVPE、または分子線エピタキシーMBEなどの既知の半導体成長法を用いて基板18D上に形成することができる。回生素子18は、バッファ層18E上に形成された電子走行層18Aをさらに備えている。適切な電子走行層18Aは、Aly1Gay2In1-y1-y2N0≦y1<1,0≦y2≦1,y1y2≦1などのIII族窒化物材料からなる。本実施形態では、電子走行層18Aは、膜厚約2μmでノンドープのGaN層からなる。電子走行層20は、有機金属気相成長法MOVPE、または分子線エピタキシーMBEなどの既知の半導体成長法を用いてバッファ層18E上に形成することができる。また、回生素子18では、電子走行層18A上に電子供給層18Bが形成されている。電子走行層18Aおよび電子供給層18Bのそれぞれは、ドープされたまたはアンドープのIII族窒化物材料からなる。電子供給層18Bは、InGaN,AlGaN,AlNまたはそれらの組み合わせなどの異なる材料の1つまたは複数の層からなる。本実施形態で、電子供給層18Bは、22.5nmのAlzGa1-zN0<z≦1からなる。二次元電子ガス2DEG層18Fが、電子走行層18Aにおける電子走行層18Aと電子供給層18Bとのヘテロ界面近傍に形成されている。電子供給層18Bは、有機金属気相成長法MOVPE、または分子線エピタキシーMBEなどの既知の半導体成長法を用いて電子走行層18A上に形成することができる。さらに、回生素子18には、金属の第2の主電極ソース電極20および第1の主電極ドレイン電極21が互いに離間するように形成されている。これらの電極に用いる金属として、例えば、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらの制限されない異なる材料を用いることができる。そして、これらのソース電極20、ドレイン電極21は、二次元電子ガス2DEG層18Fとオーム接触している。回生素子18のゲート電極22は、ソース電極20とドレイン電極21との間に形成される。ゲート電極22に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料を用いることができる。この回生素子18では、ゲート電極22とソース電極20と裏面電極18Gを接続することにより、ダイオード特性を得られるようにしている。なお、上記構成は、図5で示す回路図の構成となっているが、図6で示すようなGaNFETとGaNダイオードを並列に接続した構成でも良い。本実施形態では、上記のように、スイッチング素子としてIGBT14を用い、従来のFRDの代わりに例えばGaNFET18を用いることができる。そして、GaNFET18は、ダイオード動作させることができる。また、実装面積を削減するため、縦型デバイスのIGBT14のチップ上に横型デバイスのGaNFET18による回生素子18のチップを実装している。それにより、GaNFET18を横型デバイスとして作製した場合は、表面にドレイン、ソース、ゲートの各電極が配置される。チップ裏面はソース、ゲート、ドレインのいずれかの電位にすることも可能である。また、IGBT14のチップの上にGaNFET18のチップを実装したとき、IGBT14の表面電極エミッタ電極15上にGaNFET18の裏面が接続される。GaNFET18の裏面はどの電位でも良いが、好ましくはソースとする必要があり、電気回路上エミッタ15にはソース20を接続する必要があるため、この好ましい状態が必然的に達成される。すなわち、本発明の構成により実装面積の削減と電気回路的に好ましい電位設計が同時に達成できる。さらに、本実施形態では、ダイオードに電界効果を利用したGaNFETを用いる。例えば、ボディダイオード構造がないノーマリオフ型のGaNFETを考えたときに、ゲートとソースをショートするとしきい値電圧が順方向電圧に相当するダイオードが実現できる。GaNFET18のソースドレイン電極が、アノードカソード電極に相当する。本ダイオードとして用いるGaNFETもユニポーラ動作するのでリカバリ特性は良い。また、しきい値を低く作製すれば、低Vfの導通損失が少ないダイオードも実現できる。なお、ノーマリオフ型のGaNFETとして、リセス構造、ショットキーゲート構造、p型ゲート構造p型金属酸化膜、p-AlGaN、MIS構造、Fイオンによるしきい値制御構造などが考えられる。次に、本発明の本実施形態に係る半導体装置10の動作を、図5~図11を参照して説明する。本実施形態に係る半導体装置10では、図5に示す制御部40によりIGBT14のゲートとGaNFET18のゲートを制御することにより動作させる。まず、図5で示す制御部40を説明する。制御部40は、入力部41とCPU42とメモリ43とゲートドライブ44とゲートドライブ45とを備えている。メモリ43には、IGBT14のターンオフ時のテール電流が流れる期間TmとGaNFET18をオンする期間TONを記憶している。図7は、GaNFET18の電流電圧特性を示す図である。例えば、回生素子18は、制御電極に電位が0Vのときに第1の主電極と第2の主電極との間に電流が流れないノーマリオフ型の半導体素子である。GaNFETによって形成された回生素子18は、IGBT14のエミッタ電極の電位がコレクタ電極の電位よりも高いときには、図7の範囲Aに示すように第1の主電極ドレイン電極21から第2の主電極ソース電極20に電流が流れる。そして、制御部によって回生素子18のゲートを制御することにより、スイッチング素子14の導通期間のうち少なくとも一部の期間に第2の主電極ソース電極20と第1の主電極ドレイン電極21との間に電流を流す。ここでは、制御部40によりゲートを制御することによって、回生素子18は、少なくともスイッチング素子14が導通状態から遮断状態へ移行する期間に、第2の主電極20と第1の主電極21との間に電流を流すように制御する。半導体装置10での制御部40による各ゲートの制御によるIGBT14と回生素子18の第1の動作を、図8を参照して説明する。まず、入力部41からスイッチング素子であるIGBT14の動作の周波数又はオンデューティ等の指令を入力する。それにより、CPU42は、IGBT14のターンオン時刻t0とターンオフ時刻t1を演算する。次に、IGBT14のターンオフ時刻t1からメモリ43に記憶されているテール電流の期間Tmを減算することにより、GaNFET18のゲートをオンにする時刻t2=t1-Tmを演算する。次に、GaNFET18のゲートをオフする時刻t3をメモリ43に記憶しているTONを用いて、t3=t2TONとして演算する。CPU42は、ゲートドライブ44により得られた時刻t0でIGBT14のゲートをオンにし、時刻t2でゲートドライブ45によりGaNFET18のゲートをオンにし、時刻t1でIGBT14のゲートをオフし、時刻t3にGaNFET18のゲートをオフする。入力部41からIGBT14の動作の周波数の指令が変わらなければ、その周波数に基づいてIGBT14の次のターンオン時刻t0とターンオフ時刻t1をCPU42は演算し、それらに基づいて上記と同様にして再びGaNFET18のゲートをオンにする時刻t2とゲートをオフする時刻t3を演算し、上記の動作を繰り返し行う。入力部41からIGBT14の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてCPU42は、IGBT14のターンオン時刻とターンオフ時刻とGaNFET18のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、IGBT14のゲートとGaNFET18のゲートのオンオフを行う。このようにして半導体装置10では、IGBT14のターンオフ直前にIGBT14とGaNFET18の両方に電流が流れる状態にしておき、IGBT14を先にOFFして、その後にGaNFET18をOFFさせる。ターンOFF直前にIGBT14とGaNFET18を並列動作させて、両デバイスのOFFタイミングをずらす。具体的には、先にIGBT14をOFFさせテール電流期間が終了してからGaNFET18をOFFさせる。GaNFET18にはテール電流がなくスイッチング損失が少ない。すなわち、本動作によりIGBT14のテール電流による損失増大を防ぐことができる。次に、半導体装置10での制御部40による各ゲートの制御によるIGBT14と回生素子18の第2の動作を、図9を参照して説明する。まず、入力部41からスイッチング素子であるIGBT14の動作の周波数等の指令を入力する。それにより、CPU42は、IGBT14のターンオン時刻t0とターンオフ時刻t1を演算する。次に、IGBT14のターンオフ時刻t1からメモリ43に記憶されているテール電流の期間Tmを減算することにより、GaNFET18のゲートをオンにする時刻t2=t0-TIを演算する。次に、GaNFET18のゲートをオフする時刻t3をメモリ43に記憶しているTONを用いて、t3=t1-TmTONとして演算する。CPU42は、ゲートドライブ44,45により得られた時刻t0でIGBT14とGaNFET18のそれぞれのゲートをオンにし、時刻t1でIGBT14のゲートをオフし、時刻t3にGaNFET18のゲートをオフする。入力部41からIGBT14の動作の周波数の指令が変わらなければ、その周波数に基づいてIGBT14の次のターンオン時刻t0とターンオフ時刻t1をCPU42は演算し、それらに基づいて上記と同様にして再びGaNFET18のゲートをオンにする時刻t2とゲートをオフする時刻t3を演算し、上記の動作を繰り返し行う。入力部41からIGBT14の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてCPU42は、IGBT14のターンオン時刻とターンオフ時刻とGaNFET18のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、IGBT14のゲートとGaNFET18のゲートのオンオフを行う。このように、回生素子18は、スイッチング素子14と略同一のタイミングで遮断状態から導通状態へ移行する。そして、IGBT14と、GaNFET18を並列動作させる。ターンOFFは第1の動作と同じ考え方でIGBT14、GaNFET18の順番でOFFさせる。ターンON時にIGBT14よりも先にGaNFET18をONさせることで、GaNFET18の高速スイッチング特性を生かし同様な損失低減が期待できる。しかし、ターンオフ時とは異なり同時のタイミングでONさせても本効果は期待できる。半導体装置10での制御部による各ゲートの制御によるIGBTと回生素子の第3の動作を、図10を参照して説明する。まず、入力部41からスイッチング素子であるIGBT14の動作の周波数等の指令を入力する。それにより、CPU42は、IGBT14のターンオン時刻t0とターンオフ時刻t1を演算する。次に、IGBT14のターンオフ時刻t1からメモリ43に記憶されているテール電流の期間Tmを減算することにより、GaNFET18のゲートをオンにする時刻t2=t1-Tmを演算する。次に、GaNFET18のゲートをオフする時刻t3をメモリ43に記憶しているTONを用いて、t3=t2TONとして演算する。CPU42は、ゲートドライブ44により得られた時刻t0でIGBT14のゲートをオンにし、時刻t2でゲートドライブ45によりGaNFET18のゲートをオンにし、時刻t1でIGBT14のゲートをオフし、時刻t3にGaNFET18のゲートをオフする。入力部41からIGBT14の動作の周波数の指令が変わらなければ、その周波数に基づいてIGBT14の次のターンオン時刻t0とターンオフ時刻t1をCPU42は演算し、それらに基づいて上記と同様にして再びGaNFET18のゲートをオンにする時刻t2とゲートをオフする時刻t3を演算し、上記の動作を繰り返し行う。入力部41からIGBT14の動作の周波数の変更の指令が入力されれば、その変更された周波数に基づいてCPU42は、IGBT14のターンオン時刻とターンオフ時刻とGaNFET18のゲートのオン時刻とゲートのオフ時刻を上記と同様にして演算し、IGBT14のゲートとGaNFET18のゲートのオンオフを行う。また、図示しない電流センサにより、半導体装置10に流れる電流の大きさ又は方向を検出し、制御部40に入力する。そして、半導体装置10に流れる電流に応じてIGBT14及びGaNFET18を制御する。例えば、入力された電流が所定の電流よりも小さいときは、IGBT14のゲートをオフにし、GaNFET18のゲートをオンにする。入力された電流が所定の電流よりも大きいときは、IGBT14のゲートをオンにし、GaNFET18のゲートをオフにする。このように、低出力時はGaNFET18のみをスイッチとして動作させ、高出力時はIGBT14ものみスイッチとして動作させる。ターンOFFは第1の動作と同じ考え方でIGBT14、GaNFET18の順番でOFFさせる。IGBT14には立ち上がり電圧があるため、低出力低電流時に電圧降下が大きく低損失化に限界がある。そこで、低出力時にはGaNFET18もスイッチとして動作させて損失低減に積極的に利用する。もちろんGaNFET18は、低出力時だけでなく常にIGBT14と並列に動作させても良い。上記第1の動作、第2の動作、第3の動作を個々に説明したが、それぞれの動作を組み合わせて行っても良い。IGBT14には、導通損失立ち上がり電圧とテール電流にトレードオフがある。本発明によりターンOFFをGaNFET18が受け持つようになればIGBT14のテール電流特性を良くする必要がない。すなわち、トレードオフは関係から解放され立ち上がり電圧の非常に低いIGBT14が実現し、導通損失をより低減することが可能になる。その結果、インバータの電力損失は、さらに低減できることになる。モータドライブなどで力率が低い場合、本発明ではGaNFET18にゲートオン信号が入った状態で逆導通動作が見込めるので、FRDだけが逆導通動作を受け持っていた時に比べて、リカバリ特性に優れ、損失低減、効率アップが実現される。さらに、本実施形態に係る半導体装置の具体例を示す。図11は、半導体装置10の第2の動作でのゲート信号と電流波形例を示す図である。本具体例は、IGBT14とGaNFET18を並列動作させ、IGBT14のテール電流によるターンオフ損失を削減した例である。図11Aはゲート信号であり、IGBT14のゲート信号とGaNFET18のゲート信号を示している。曲線Aは、Idsであり、曲線BはIceである。曲線Cは、IceとIdsを加えた電流波形である。例えば、モータドライブ用のインバータを想定した場合、L負荷的な動作をするため、本発明の複合素子に流れる電流は、IGBT14とGaNFET18両方の合計が一定電流になろうとする。すなわち、IGBT14が先にターンオフした際の減少した電流はGaNFET18に流れる電流で補われる。その際GaNFET18は、ONし続けているので、IGBT14は、オフしてもそのVCEは低い電圧のままなので、テール電流によるスイッチング損失はほとんど発生しない。もちろん、GaNFET18の導通損失は若干増えるがその量は、オン期間が短いのでテール電流による損失低減量の1/100以下である。以上のように、本発明は、インバータ回路等に用いられる半導体装置において、オフ時のスイッチング損失と低出力時の導通損失とを低減することで、インバータ回路の高効率化に寄与する半導体装置を提供することができる。なお、本実施形態では、回生素子としてGaNFETを用いて説明したが、GaNFETだけでなく、ボディダイオード構造を持たないFETであれば適用可能である。また、本実施形態では、縦型IGBT14のチップの上に横型GaNFETを実装した例を示したが、横型GaNチップ上に、縦型IGBTチップを実装しても良い。さらに、ゲート入力端子は、それぞれ設けているが、パッケージ内に適切なタイミングを作り出すICを内蔵して入力を1つにしても良い。その場合電流検出をパッケージ内部あるいは外部で行い、その値をICにフィードバックしてGaNとIGBTのドライブ分担などを動的に制御しても良い。また、本実施形態では、電極の端子との接続をリード線で行うようにしたが、リード線の代わりに銅等の金属製のバーで接続することにより、放熱を良好にすることができる。また、GaNFET18のソース電極と裏面電極との接続をGaNFETの側面に堆積させた金属または、貫通孔を設けその貫通孔に設けた金属により接続するようにすることもできる。以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成材質等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。また、実施例同士を組み合わせても良い。"