"前面と、該前面において露出する第1の導電性パッドと、を有する第1の超小型電子素子と、前面と、該前面において露出する第2の導電性パッドと、を有する第2の超小型電子素子であって、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記前面は互いに面しており、前記第1のパッド及び前記第2のパッドは並置されており、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第2の超小型電子素子と、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記前面に向かって延在する第1の開口部内に、該第1の開口部から前記第1の超小型電子素子の前記前面に向かって延在する第2の開口部内に、かつ前記第1のパッド及び前記第2のパッドのうちの少なくとも一方を貫通して延在する第3の開口部内に延在する導電性素子であって、前記第1の開口部及び前記第2の開口部の内面は、前記第1の超小型電子素子の前記前面に対してそれぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記導電性素子は前記第1のパッド及び前記第2のパッドと接触する、導電性素子と、を具備する、超小型電子アセンブリ。前記第3の開口部は、前記第2の開口部から少なくとも前記第1の超小型電子素子の前記第1のパッドを貫通して延在している、請求項1に記載の超小型電子アセンブリ。前記第3の開口部は、前記第1のパッド及び前記第2のパッドの各々を貫通して延在している、請求項2に記載の超小型電子アセンブリ。前記第3の開口部は、前記第2の超小型電子素子の第2の面から少なくとも該第2の超小型電子素子の前記第2のパッドを貫通して延在している、請求項1に記載の超小型電子アセンブリ。前記導電性素子は、前記第1のパッド及び前記第2のパッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも1つを含む、請求項2又は4に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の開口部又は前記第2の開口部のうちの少なくとも一方の前記内面の少なくとも一部分の輪郭に沿う、請求項1に記載の超小型電子アセンブリ。前記導電性素子は、前記第1の開口部又は前記第2の開口部のうちの少なくとも一方の前記内面の少なくとも一部分の輪郭に沿わない、請求項1に記載の超小型電子アセンブリ。前記導電性素子は、前記第3の開口部の内面の少なくとも一部分の輪郭に沿う、請求項4に記載の超小型電子アセンブリ。前記導電性素子は、前記第3の開口部の内面の少なくとも一部分の輪郭に沿わない、請求項4に記載の超小型電子アセンブリ。前記第1の超小型電子素子の前記第1の開口部及び前記第2の超小型電子素子の前記開口部は先細りになって、互いから反対方向に小さくなっている、請求項4に記載の超小型電子アセンブリ。第1の面と、該第1の面において露出する導電性パッドと、を有する第1の超小型電子素子と、前記第1の超小型電子素子の前記第1の面に面する第1の面と、該第1の面において露出しておりかつ前記第1の超小型電子素子の前記導電性パッドと並置される導電性パッドと、を有する第2の超小型電子素子であって、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第2の超小型電子素子と、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記第1の面に向かって延在する第1の開口部内に、かつ前記並置された導電性パッドの少なくとも一方を貫通して延在する第2の開口部内に延在する導電性素子であって、前記パッドの並置された面の間に金属又は金属の導電性化合物のうちの少なくとも1つを含む、導電性素子と、を具備する超小型電子アセンブリ。前記第1の開口部は、前記第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記第1の面に向かって延在する第3の開口部と、該第3の開口部から前記第1の超小型電子素子の前記第1の面に向かう方向に延在する第4の開口部と、を含み、前記第3の開口部及び前記第4の開口部の内面は、前記第1の面に対してそれぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定している、請求項11に記載の超小型電子アセンブリ。前記第2の開口部は、前記第1の超小型電子素子の前記パッドを貫通して延在している、請求項12に記載の超小型電子アセンブリ。前記第2の開口部は、前記第2の超小型電子素子の前記背面から該第2の超小型電子素子の前記第1の面に向かって延在する第3の開口部を含み、前記第2の開口部は前記第2の超小型電子素子の前記パッドを貫通して延在している、請求項11に記載の超小型電子アセンブリ。前面と、該前面において露出する導電性パッドと、を有する第1の超小型電子素子と、前記第1の超小型電子素子の前記前面に面する前面と、該前面において露出しかつ前記第1の超小型電子素子の前記導電性パッドと並置される導電性パッドと、を有する第2の超小型電子素子であって、前記超小型電子素子の各々は能動半導体デバイスを具現化する、第2の超小型電子素子と、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記前面に向かって延在する第1の開口部内に、かつ前記第2の超小型電子素子の背面から該第2の超小型電子素子の前記前面に向かって延在する第2の開口部内に延在している導電性素子であって、前記第1の開口部及び前記第2の開口部の内面は、前記前面に対してそれぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記導電性素子は、前記並置されたパッドのうちの少なくとも一方を貫通して延在しかつ該パッドと接触している、導電性素子と、を具備する、超小型電子アセンブリ。前面、及び該前面において露出する第1の導電性パッド、並びに該第1の導電性パッドから離れる方向に前記前面に沿って延在する第1の導電性素子、を有する第1の超小型電子素子と、前記第1の超小型電子素子の前記前面に面する前面を有する第2の超小型電子素子であって、該第2の超小型電子素子の前記前面において露出し且つ前記第1の導電性素子の一部分と並置される第2の導電性パッドを有し、前記第1の超小型電子素子及び前記第2の超小型電子素子は能動半導体デバイスを具現化する、第2の超小型電子素子と、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記前面に向かって延在する開口部内に延在する第2の導電性素子であって、前記第1の導電性パッドと接触している第2の導電性素子と、前記第2の超小型電子素子の背面から該第2の超小型電子素子の前記前面に向かって延在する開口部内に延在する第3の導電性素子であって、前記第2の導電性パッドの開口部を通って延在しかつ前記第2の導電性パッド及び前記第1の導電性素子と接触している第3の導電性素子と、を具備する、超小型電子アセンブリ。前記第1の超小型電子素子の前記開口部は、該第1の超小型電子素子の背面から該第1の超小型電子素子の前記前面に向かって延在する第1の開口部と、該第1の開口部から前記第1の超小型電子素子の前記前面に向かって延在する第2の開口部と、を含み、前記第1の開口部及び前記第2の開口部の内面は、それぞれ前記前面に対して第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記第2の導電性素子は前記第1のパッド及び前記第2のパッドと接触している、請求項16に記載の超小型電子アセンブリ。前記第2の超小型電子素子の前記開口部は、該第2の超小型電子素子の背面から該第2の超小型電子素子の前記前面に向かって延在する第1の開口部と、該第1の開口部から前記第2の超小型電子素子の前記前面に向かって延在する第2の開口部と、を含み、前記第1の開口部及び前記第2の開口部の内面は、それぞれ前記前面に対して第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記第2の導電性素子は前記第1のパッド及び前記第2のパッドと接触している、請求項17に記載の超小型電子アセンブリ。前記第2の導電性素子及び前記第3の導電性素子は、前記超小型電子素子の前記前面に沿った方向において互いから間隔を空けて配置されている、請求項17又は18に記載の超小型電子アセンブリ。前記第1の導電性素子は、前記第2の超小型電子素子の前記前面において露出する上面を有し、前記第2の導電性素子は、前記上面の少なくとも一部分と接触している、請求項11、17、又は18に記載の超小型電子アセンブリ。前記第1の導電性素子の少なくとも一部分は導電性トレースである、請求項16に記載の超小型電子アセンブリ。前記第2の超小型電子素子の前記背面に面する前面を有する第3の超小型電子素子と、該第3の超小型電子素子の前記背面から延在する開口部内に延在している第4の導電性素子と、を更に具備し、前記第3の導電性素子は、前記第3の超小型電子素子の導電性パッドを通って延在し、かつ前記第2の導電性素子と接触している、請求項16又は17に記載の超小型電子アセンブリ。1つ又は複数の第4の超小型電子素子であって、各々が前記第3の超小型電子素子の前記背面の上に重なるように積層され、かつ該第3の超小型電子素子の前記第3の導電性素子と電気的に結合され、各第4の超小型電子素子は、隣接する前記第3の超小型電子素子又は前記第4の超小型電子素子の前記背面に面する前面を有している、1つ又は複数の第4の超小型電子素子、を更に具備し、少なくとも前記第4の超小型電子素子の前記背面から延在しかつ当該第4の超小型電子素子の導電性パッドを貫通して延在する開口部内に延在し、かつ隣接する前記超小型電子素子を通って延在する導電性素子と接触する、第5の導電性素子を有している、請求項22に記載の超小型電子アセンブリ。請求項1、11、15、又は16に記載の構造体と、該構造体に電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項24に記載のシステム。超小型電子アセンブリを製造する方法であって、a第1の超小型電子素子を第2の超小型電子素子と、該第1の超小型電子素子の第1の面が該第2の超小型電子素子の第1の面に面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第1の面において露出する導電性パッドが互いに並置されるようにする、ステップと、b次いで、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記第1の面に向かって延在する第1の開口部内に、該第1の開口部から前記第1の超小型電子素子の前記第1の面に向かって延在する第2の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも1つを貫通して延在する第3の開口部内に延在する導電性素子を形成するステップであって、前記第1の開口部及び前記第2の開口部の内面は、それぞれ前記第1の面に対して第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記導電性素子は前記並置された導電性パッドと接触する、ステップと、を含む、方法。前記導電性素子を形成するステップは、前記パッドの並置された面の上に金属又は金属の導電性化合物のうちの少なくとも1つを堆積させるステップを含む、請求項26に記載の方法。前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含み、前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の前記少なくとも1つを堆積させる、請求項27に記載の方法。前記第3の開口部は、前記第2の超小型電子素子の第2の面から少なくとも前記第1の超小型電子素子の前記並置されたパッドを貫通して延在する、請求項26に記載の方法。前記第3の開口部は、少なくとも前記第2の超小型電子素子の前記並置されたパッドを貫通して延在する、請求項26に記載の方法。前記導電性素子を形成するステップは、前記第1の開口部を形成するステップと、次いで、異なるプロセスにより前記第3の開口部を形成するステップと、を含む、請求項29又は30に記載の方法。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭に沿う、請求項26に記載の方法。前記導電性素子は、前記第1の開口部及び前記第2の開口部のうちの少なくとも一方の内面の輪郭に沿わない、請求項26に記載の方法。超小型電子アセンブリを製造する方法であって、a第1の超小型電子素子を第2の超小型電子素子と、該第1の超小型電子素子の第1の面が該第2の超小型電子素子の第1の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第1の面において露出する導電性パッドが互いに並置されるようにする、ステップと、b次いで、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記第1の面に向かって延在する第1の開口部内に、かつ前記並置された導電性パッドのうちの少なくとも一方を貫通して延在する第2の開口部内に延在する導電性素子を形成するステップであって、前記パッドの並置された面の上に、金属又は金属の導電性化合物のうちの少なくとも1つを堆積させることを含む、ステップと、を含む、方法。前記導電性素子を形成するステップは、前記パッドの前記並置された面の間にアンダーカットを形成するステップを含み、前記堆積させるステップは、前記アンダーカット内に金属又は金属の導電性化合物の少なくとも1つを堆積させる、請求項34に記載の方法。前記第1の開口部は、前記第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記第1の面に向かって延在する第3の開口部と、前記開口部から前記第2の開口部まで延在する第4の開口部と、を含み、前記第1の開口部及び前記第2の開口部の内面は、前記第1の面に対してそれぞれ第1の方向及び第2の方向に延在し、実質的な角度を画定し、前記第2の開口部は前記第1の超小型電子素子の前記パッドを貫通して延在する、請求項35に記載の方法。前記第2の開口部は、前記第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記第1の面に向かって延在する第3の開口部と、該第3の開口部から前記第2の超小型電子素子の前記パッドを貫通して延在する第4の開口部と、を含む、請求項35に記載の方法。超小型電子アセンブリを製造する方法であって、a第1の超小型電子素子を第2の超小型電子素子と、該第1の超小型電子素子の第1の面が該第2の超小型電子素子の第1の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子の前記第1の面において露出する導電性パッドが互いに並置されるようにする、ステップと、b次いで、前記第1の超小型電子素子の第2の面から該第1の超小型電子素子の前記第1の面に向かって延在する第1の開口部内に、前記第2の超小型電子素子の第2の面から該第2の超小型電子素子の前記第1の面に向かって延在する第2の開口部内に延在する導電性素子を形成するステップであって、前記第1の開口部及び前記第2の開口部の内面は、前記第1の面に対してそれぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記導電性素子は、前記並置されたパッドのうちの少なくとも一方を貫通して延在しかつ該パッドと接触する、ステップと、を含む、方法。超小型電子アセンブリを製造する方法であって、a第1の超小型電子素子を第2の超小型電子素子と、該第1の超小型電子素子の第1の面が該第2の超小型電子素子の第1の面と面するように組み立てるステップであって、前記超小型電子素子の各々は能動半導体デバイスを具現化し、前記超小型電子素子のうちの1つにおける前記第1の面において露出する導電性パッドが、前記超小型電子素子のうちの別の方における前記第1の面において露出する第1の導電性素子と並置されるようにする、ステップと、b次いで、前記第1の超小型電子素子の背面から該第1の超小型電子素子の前記第1の面に向かって延在する第1の開口部内に、該第1の開口部から前記第1の超小型電子素子の前記第1の面に向かって延在する第2の開口部内に、かつ前記パッド又は前記第1の導電性素子のうちの少なくとも一方を貫通して延在する第3の開口部内に延在する第2の導電性素子を形成するステップであって、前記第1の開口部及び前記第2の開口部の内面は、前記第1の面に対してそれぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定し、前記第2の導電性素子は前記パッド及び前記第1の導電性素子と接触する、ステップと、を含む、方法。前記パッドは、前記第1の超小型電子素子の前記第1の面において露出する第1のパッドであり、前記第2の超小型電子素子は、前記第1のパッドから該第2の超小型電子素子の前記第1の面に沿う方向に間隔を空けて配置される第2の導電性パッドを備え、前記第1の導電性素子は、前記第2の超小型電子素子の前記第1の面に沿って延在し、かつ前記第2のパッドに電気的に結合される、請求項39に記載の方法。前記パッドは、前記第2の超小型電子素子の前記第1の面において露出する第1のパッドであり、前記第1の超小型電子素子は、前記第1のパッドから該第1の超小型電子素子の前記第1の面に沿う方向に間隔を空けて配置される第2の導電性パッドを備え、前記第1の導電性素子は、前記第1の超小型電子素子の前記第1の面に沿って延在し、かつ前記第2のパッドに電気的に結合される、請求項39に記載の方法。前記第2の導電性素子は前記第1のパッドを貫通して延在する、請求項40又は41に記載の方法。前記第2のパッドは、前記第2の超小型電子素子から離れる方向に面する上面を有し、前記第1の導電性素子は、前記第2のパッドの前記上面の少なくとも一部分と接触する、請求項40又は41に記載の方法。ステップaの前に、前記第2のパッドの前記上面の少なくとも一部分と接触して前記第1の導電性素子を形成するステップを更に含む、請求項43に記載の方法。前記第1の導電性素子の少なくとも一部分は、前記第2のパッドと、前記第1のパッドと並置される前記第1の超小型電子素子の位置と、の間の方向において前記第1の超小型電子素子の表面に沿って延在する導電性トレースである、請求項44に記載の方法。前記第3の開口部は前記第1のパッドを貫通して延在し、前記第2の導電性素子の一部分は、前記第3の開口部内に更に延在し、かつ前記第1のパッドと接触する、請求項40に記載の方法。前記第2の導電性素子の一部分は、前記第2の超小型電子素子の背面から前記第2のパッドを貫通して延在する開口部内に更に延在する、請求項41に記載の方法。第3の超小型電子素子を前記第1の超小型電子素子及び前記第2の超小型電子素子と、該第3の超小型電子素子の第1の面が該第2の超小型電子素子の第2の面と面するように組み立てるステップと、次いで、前記第3の超小型電子素子の第2の面から延在する少なくとも1つの開口部内に延在する第3の導電性素子を形成するステップであって、該第3の導電性素子は前記第3の超小型電子素子の導電性パッドを貫通して延在し、かつ前記第2の導電性素子と接触する、ステップと、を更に含む、請求項39に記載の方法。詳細な説明図1は、本発明の一実施形態による超小型電子パッケージ100を示す。超小型電子パッケージは、超小型電子素子102、例えば半導体チップで具現化される集積回路を備え、それは、シリコン、シリコンの合金、又はIII-V族半導体材料若しくはII-VI族半導体材料等の他の半導体材料を含むことができる。図1Aの拡大図に見られるように、チップ102は、チップの主面である、コンタクト支持面とも呼ばれる前面104を有しており、前面においてチップの誘電体層105が露出している。第1の領域105は、通常、誘電体領域を含み、その誘電体領域は、通常、複数の配線層を備え、配線層の間及びその周囲に誘電体層が配置されている。特定の実施形態では、誘電体領域は、誘電率が低い誘電材料の1つ又は複数の層、すなわちlow-k誘電体層を含むことができる。low-k誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質low-k誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約1.0を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約1.0である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。しかしながら、高分子誘電材料及び多孔質誘電材料等の幾つかのlow-k誘電材料は、従来の誘電材料より、耐えられる機械的応力がはるかに小さい。超小型電子素子を試験することができる特定のタイプの動作環境及び方法は、low-k誘電材料が許容できる限界か又はその近くの応力を与える可能性がある。本明細書に記載する超小型電子アセンブリは、超小型電子素子に応力が加えられる位置を領域105内でlow-k誘電体層から離れるように移動させることにより、超小型電子素子のlow-k誘電体層に対する保護を改善する。このように、製造、動作及び試験がlow-k誘電体層に加える応力をはるかに低下させ、したがって、low-k誘電体層が保護される。層105はまた、能動半導体デバイス例えば、トランジスタ、ダイオード又は他の能動デバイスを含み、それらは、配線層により、前面にある複数の導電性パッド106に最終的に接続される。チップがシリコンオンインシュレータSOI型チップである場合、第1の領域105は、能動半導体デバイスの下に位置する埋込誘電体層も含むことができる。第1の領域105は、前面104からチップの第2の領域107を分離することができる。第1の領域は、通常、厚さが0.1ミクロンμmから5ミクロンμmであり、通常、薄化することができない。第2の領域107は、通常、本質的に半導体材料通常、単結晶又は多結晶のいずれかからなり、通常、厚さが20ミクロンμm未満であり、その厚さは、通常、処理中に初期半導体ウェハが薄化された程度によって決まる。一実施形態では、チップは、第1の領域105しか有することができず、第2の領域107は存在しない可能性がある。図1に更に見られるように、別の超小型電子素子110、すなわち能動半導体デバイスを具現化する半導体チップが、超小型電子素子102とともに、それら超小型電子素子の前面103、104が互いに面するように実装されている。図1に示すように、超小型電子素子110の複数の導電性パッド108を、超小型電子素子102の導電性パッド106と並置することができる。超小型電子素子は、通常、接着剤101等により互いに接合される。他のあり得る接合材料としてはガラスを挙げることができ、ガラスは、特定の実施形態では、ドープすることができ、500°C未満のガラス転移温度を有することができる。通常、超小型電子素子110は本質的に、他方の超小型電子素子102と同じ半導体材料からなる。図1に更に見られるように、超小型電子素子110は、複数の導電性ビア素子を有することができ、それらは、導電性パッド108及び106との導電性接続を提供するように、超小型電子素子の開口部を通って延在している。ビアを、超小型電子素子のうちの1つの背面とその超小型電子素子の少なくとも1つの導電性パッドとの間に複数の段がある段状ビアとすることができ、又は代替的に、単段ビアとすることができる。一例では、超小型電子素子110は複数の第1の開口部111を有することができ、それらは、露出した外側に面する面118からチップ前面104に向かって延在している。複数の第2の開口部113が、それぞれの第1の開口部111からチップのそれぞれの導電性パッド106まで延在することができる。図1Aに更に見られるように、第1の開口部及び第2の開口部が交わる位置において、第1の開口部の内面121及び第2の開口部の内面123は、主面104によって画定される平面に対して異なる角度140、142で延在し、その角度は、主面に対して平行なあらゆる平面135に対する角度140、142と同じである。したがって、第1の開口部及び第2の開口部の内面は、それぞれ第1の方向及び第2の方向に延在して、実質的な角度を画定する。複数の導電性素子114が、第1の開口部及び第2の開口部内に延在し、導電性パッド106、108に電気的に結合される。導電性素子114は、通常、第1の開口部及び第2の開口部の内面121、123を裏打ちすることができる絶縁層125によって、チップ110の他の部分から絶縁されている。導電性素子114は、通常、超小型電子素子110の露出した外側に面する面118において露出している。一例では、導電性素子114は、導電性パッド106、108の露出面と接触して金属を堆積させることによって形成される金属構造物featureを有することができる。後に更に詳細に説明するように、様々な金属堆積ステップを使用して、導電性素子を形成することができる。図1に更に見られるように、導電性素子114を、フリップチップ式と同様に、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せの塊128等を介して、誘電体素子126の面において露出したコンタクト124に導電接合することができる。そして、誘電体素子は、誘電体素子126から突出している導体塊132、例えばはんだボール等を介して、パッケージ100を、回路パネル134の対応するコンタクト136に更に電気的に接続する複数の端子130を有することができる。図1は、回路パネル134を接合する前のパッケージ100を示す。図2は、パッケージ100とそれに接合された回路パネル134とを備えた超小型電子アセンブリを示す。熱伝導性材料142、例えば熱伝導性グリース、熱伝導性接着剤、又は、はんだ、錫、インジウム、金若しくは他の材料等の比較的溶融温度の低い接合金属等により、超小型電子素子102の背面137にヒートスプレッダ140を熱的に結合することができる。金属又は金属の導電性化合物のように、熱伝導性材料142が導電性でもある場合、誘電体層図示せずは、こうした熱伝導性かつ導電性材料142から超小型電子素子102の背面137を分離することができる。図3は、エリアアレイで配置されるように示される、背面において露出された導電性素子114を示す、パッケージの超小型電子素子110の背面118に向かって見たときの図である。図3においてまた示されるように、導電性素子114は、第2の開口部123内に延在し、超小型電子素子110の前面103図1において露出している導電性パッド108同様にエリアアレイで配置することができるに接続されている。代替的に、超小型電子素子の導電性パッド108が、周縁114に隣接して配置することができるか、又は前面に対して中心に配置することができるように、異なる配置を有する場合、導電性素子114は、通常、整合パターンを有している。図4は、本発明の別の実施形態による超小型電子パッケージ150を示す。図4に見られるように、超小型電子素子102は、超小型電子素子102の背面154から延在している開口部153内に延在する導電性素子152を更に備えることができ、導電性素子152は導電性パッド106に接触している。図4に更に示すように、幾つかの導電性パッド106aは、超小型電子素子の開口部153内に延在している導電性素子152とは接触しない場合もある。1つ又は複数の導電性素子152bを、金属製ヒートスプレッダ140又は接地面に、それらの間の導電性かつ熱伝導性材料142を介して電気的に接続することができる。しかしながら、他の導電性素子152aを、誘電体層144によってこうしたヒートスプレッダ又は接地面から電気的に絶縁することができる。ここで、図5を参照して、超小型電子パッケージを作製する方法について説明する。そこに図示するように、複数の超小型電子素子102がダイシングレーン164において合わせて取り付けられている、半導体ウェハ160又はウェハの一部は、超小型電子素子102の前面104が、複数の超小型電子素子110がダイシングレーン164において合わせて取り付けられている別のウェハ162の前面103に面するように配置される。ウェハ160、162を、各ウェハの導電性パッド106、108の複数の対又は更には全てが互いに並置されるように位置合せすることができる。その後、図6に示すように、ウェハ160、162は、接着剤101等により合わせて接合される。次いで、ウェハ160の厚さを、研削、ラップ仕上げ又は研磨等によって減少させることができる。図7は、処理の更なるステップを示す部分図であり、そこでは、超小型電子素子110を備えたウェハ162に、段状開口部166が形成されている。図7は、段状開口部166が画定された後の処理の段階を示す。特に、段状開口部166は、超小型電子素子110の背面118からその前面103に向かって延在している第1の開口部168を含む。第1の開口部から前面に向かって第2の開口部170が延在している。超小型電子素子は、多くのこうした段状開口部166を備え、それらの各々の中で、導電性素子114を形成することができる。一例では、段状開口部を、エッチング、レーザパターニング、機械的フライス加工、通常サンドブラスト加工と呼ばれる、例えば粒子の方向付けられた流れからの微粒子アブレーション、又はこうしたステップの組合せ若しくは一連のこうしたステップを含むことができる、一連のステップによって形成することができる。開口部の内面121、123は、図1Aに関して上述したような構成を有することができる。第1の開口部及び第2の開口部を形成するプロセスを、米国特許出願公開第20080246136号、又は各々が2010年7月23日に出願された、米国特許出願第12/842,717号、同第12/842,612号、同第12/842,669号、同第12/842,692号、同第12/842、587号のいずれか又は全てに概略的に記載されているようなものとすることができ、それらの開示内容は、参照することにより本明細書の一部をなすものとする。段状開口部を形成するプロセスを、半導体領域174とパッド108との間に配置されたウェハ162の誘電体領域172に関して、開口部が誘電体層172を貫通しないように選択的に行うことができる。誘電体領域172は、パッシベーション層、ウェハの配線層を配置することができる1つ若しくは複数の誘電体層、又はパッシベーション層及びこうした誘電体層の両方を含むことができる。参照を容易にするために、これらのうちの任意のもの又は全てを、以降、代替的にパッシベーション層172と呼ぶことができる。その後、図8に見られるように、パッシベーション層172を貫通して延在する開口部176を形成することができる。パッシベーション層172に開口部176を形成する前又は形成した後、段状開口部の内面121、123に沿って延在し、かつウェハの背面118に接触する、誘電体層178図9を形成することができる。一例では、電気泳動堆積技法を使用して、開口部の内面121、123及び面118に対してコンフォーマルに誘電体コーティング178を形成することができる。このように、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面上のみに堆積することができる。堆積中、半導体デバイスウェハは所望の電位で保持され、液槽を異なる望ましい電位で保持するために、液槽内に電極が浸漬される。そして、導電性又は半導性であるデバイスウェハの露出面上に、電着したコンフォーマル誘電体層178を形成するために十分な時間、アセンブリは、適切な条件下で液槽内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と液槽との間に十分に強力な電場が維持される限り発生することができる。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る特定の厚さに達した後に堆積を停止するという点で自己限定的である。電気泳動堆積は、通常、アセンブリの導電性及び/又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電非導電特性に起因して、導電性パッド108の底面192の上に重なる残りの誘電体接合層172の上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積が、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約10ミクロンμmを超え数10ミクロンμmまでの厚さの誘電体層の上では発生しない。特定の例では、コンフォーマル誘電体層178を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。更なる処理では、誘電体接合材料101、例えば接着剤に対して選択的に行われるように導電性パッド108を通してエッチングする等により、パッド108に開口部180を形成することができ、その後、ウェハ160の下にある導電性パッド106を露出させるように、こうした開口部180内に露出している接合材料を除去することができる。その後、図10に見られるように、パッド106の露出部分の上に、かつパッド108及び誘電体層178と接触して、導電性材料、例えば金属の1つ又は複数の層182を堆積させることができる。金属を、スパッタリング、プラズマアシストであってもなくてもよい物理気相成長又は化学気相成長、原子層堆積、めっき、それらの組合せ又は他の方法等、様々な方法で堆積させることができる。金属層182の上に誘電体層184を堆積させることができ、次いで、誘電体層の1つ又は複数の露出面の上にパッド金属層186を堆積させるか又は他の方法で形成して、図10に示す導電性素子114を形成することができる。その後、図11を参照すると、更なる処理を行って、超小型電子素子102の背面154から延在して、超小型電子素子102の背面154に向かって面するパッド106の下面189を露出させるように、開口部153を形成することができる。次いで、こうした開口部153は誘電体層188図11によって裏打ちされ、次いで、その開口部153の中に、上述したように、誘電体層188上に1つ又は複数の金属層を堆積させること等により、導電性素子152が形成される。図11に見られるように、超小型電子素子の開口部のうちの1つ又は複数を先細りにすることができる。例えば、開口部153及び121を、これらの開口部の幅157、158が各々、反対の方向155、156において小さくなるように先細りにすることができる。これはまた、反対の方向155、156に先細りになっている開口部153及び123にも当てはめることができる。図11は、導電性素子114、152が、それぞれの開口部内の空間を実質的に充填し、非金属材料の内部空洞を含まないという点で非中空である、例を示す。しかしながら、図10及び更に図12に見られるように、導電性素子114b、152cを中空とすることができる。図12は、特定の例を更に示し、そこでは、超小型電子素子102を通って延在している導電性素子152cは、パッド106に面しているパッド108の上面190に接触するように導電性パッド106を貫通して延在している。図12の構造を、以下のような上述したプロセスの変形形態によって作製することができる。すなわち、図8に示す段階に続いて、導電性素子114bがパッド108の下面192に形成され、パッド108に開口部を形成する上述した処理図9及び図10と同様に、パッド106に、パッド108の上面まで延在する開口部が形成される。図13に更に見られるように、ウェハ162の導電性素子は非中空である必要はない。例えば、導電性素子は、開口部153を裏打ちする誘電体層188に沿って延在する1つ又は複数の部分152d、152eを有することができる。一例では、部分152d、152eを、開口部153の内面を完全に覆う連続層の一部とすることができる。別の例では、それらの部分152d、152eは、内面153に沿って合わせて接続することはできないが、パッド106、108のうちの1つ又は複数の表面に接続することができる、別個の構造物featureを表すことができる。図1、図2、図4及び図10~図13に示す実施形態の各々では、導電性素子は、超小型電子素子102、110の開口部の内面121、123及び153の輪郭に沿う。しかしながら、別の実施形態では、導電性素子は、開口部の内面の輪郭に沿う必要はない。例えば、図14は、導電性素子214が、超小型電子素子110の開口部の内面123、121のいずれの輪郭にも沿わない実施形態を示す。こうした導電性素子を、例えば、開口部内の空間を充填する誘電体領域216を形成し、次いで、誘電体領域を貫通して延在する開口部を形成し、その後、超小型電子素子102のパッド106から延在する金属柱を形成するように開口部内に金属を堆積させることによって形成することができる。その後、誘電体領域216の上に重なるように、導電性パッド218を形成することができる。その変形形態では、開口部121、123を裏打ちする誘電体層178は、誘電体領域216が、開口部の内面121、123において露出している半導体材料から導電性素子214を適切に絶縁するので、省略されることができる。図15は、図14の変形形態を示し、それは、超小型電子素子102の開口部253を通って延在する導電性素子252を更に備えている。導電性素子214のように、導電性素子252は、それが内部に延在する開口部253の内面の輪郭に沿わない。導電性素子は様々な組合せを有することができ、そこでは、1つ又は複数の導電性素子の少なくとも一部が、それが内部に延在する開口部の内面の輪郭に沿い、超小型電子素子の別の一部又は別の開口部の内面に沿わない、ということが理解されよう。ここで図16~図19を参照すると、更なる変形形態では、開口部、例えば図16に示す段状開口部を形成した後、導電性パッドの並置された面206、208の間の材料、例えば接合材料を除去するプロセスが適用される。例えば、エッチング液を使用して、パッドの並置された面の間から接合材料を除去することができる。次いで、図18に更に図示するように、導電性素子314を形成するとき、導電性パッドの並置された面206、208の間の領域に、金属又は金属の導電性化合物を堆積させる。図19は、更なる導電性素子352が形成された後の、図18に見られる構造を更に例示する。上述した実施形態のように、超小型電子素子110を通って延在するビアを、単段ビアすることができ、又は例えば図18に見られるように多段ビアとすることができる。図20は更なる変形形態を示し、そこでは、超小型電子素子302の導電性パッド306は、超小型電子素子302の前面304に沿ってその導電性パッド306から離れる方向に延在する導電性素子312を有している。例えば、導電性素子312は、領域312aにおける導電性パッドと、パッド312aをパッド306に接続する導電性トレース312bとを含むことができる。導電性素子312は、別の超小型電子素子310の導電性パッド308と並置される。第2の導電性素子324は、他方の超小型電子素子310の前面303において導電性パッド308を貫通して延在し、導電性素子312と接触することができる。図20に更に見られるように、更なる導電性素子334が、超小型電子素子302の厚さを貫通して延在し、パッド306と接触することができる。こうした導電性素子312、324、334の各々を、前面303、304に堆積した誘電体層、及び導電性素子324、334が内部を通って延在する開口部内に堆積した誘電体層により、他の導電性構造物、例えばパッド、他のトレースから、又は超小型電子素子の本体から、電気的に絶縁することができる。特定の実施形態では、バックエンドオブラインbackendoflineBEOL処理の間か又はそれに続いて、ウェハの上に形成された再配線層の一構造物として、導電性素子312を施すことができる。図20に見られる構成を、例えば、超小型電子素子の導電性パッド306のうちの少なくとも1つにおける位置が別の超小型電子素子の少なくとも1つの他の導電性パッド308の位置と一致しない状況で、使用することができる。このように、各超小型電子素子のボンドパッドの位置が、それらボンドパッドが並置され得るように一致する必要なしに、超小型電子素子302、310の間に電気的接続を行うことができる。特定の実施形態では、1つの超小型電子素子を、例えばプロセッサ等のロジックチップとすることができ、別の超小型電子素子を、メモリチップ、すなわち内部にメモリ記憶素子を有するチップとすることができる。メモリ記憶素子は、複数のメモリセルを、それらのメモリセルに対して読出し及び書込みを行う回路とともに備えている。図21は、図20に示す実施形態の変形形態を示し、そこでは、導電性素子412が、超小型電子素子410の導電性パッド408から離れる方向に延在しており、こうした導電性素子は、別の超小型電子素子402の導電性パッド406と並置されている。この場合、導電性素子434は、導電性パッド406を貫通して延在し、導電性素子412と接触している。図20及び図21は更なる変形形態を示し、そこでは、導電性素子324、334、424、434のうちの任意のもの又は全てを、図20に見られるように中空とするか、又は図21に見られるように非中空とすることができる。図22は、更なる実施形態を示し、そこでは、更なる超小型電子素子502が、アセンブリ500において、各々積層され、かつ図1と同様の超小型電子素子102、110と互いに接合されており、アセンブリ500では、各超小型電子素子502の厚さを貫通して延在する導電性素子552が、更なる超小型電子素子502各々のパッド506の開口部を通って電気的に接続されている。この変形形態では、導電性素子514は、パッド108を貫通して延在している。図23は、こうした実施形態の変形形態を示し、そこでは、導電性素子614はパッド108と接触しているが、別の導電性素子652がパッド106を貫通して延在し、かつパッド108と接触している。図23は、導電性素子614が中空である変形形態を更に示す。図24は、超小型電子素子710の開口部712が、その背面718からパッド708を貫通して延在し、導電性パッド706の一部を露出させる単段開口部である変形形態を更に示す。こうした開口部は、図24に見られるように、背面718とパッド708との間に一様な先細りを有することができる。図24は、導電性素子714がパッド706の上面716と接触し、導電性素子752がこうしたパッド706の下面726と接触している実施形態を示す。図25は、図24の実施形態の変形形態を示し、そこでは、導電性素子714は、両導電性パッド706、708通る等、両超小型電子素子710、702の開口部を通って延在している。超小型電子アセンブリの構造及び製造並びにそれを高レベルアセンブリ内に組み込むことは、各々が2010年12月2日に出願された、以下の本願と同一の所有者によって所有される同時係属米国特許出願、すなわち米国仮特許出願第61/419,033号及び米国非仮特許出願第12/958,866号、並びに、各々が2010年7月23日に出願された以下の米国特許出願、すなわち米国特許出願第12/842,717、同第12/842,651号、同第12/842,612号、同第12/842,669号、同第12/842,692号及び同第12/842,587号のうちの1つ又は複数に記載されている構造及び製造ステップを含むことができ、全てのこうした出願の開示内容は、参照することにより本明細書の一部をなすものとする。上述した構造体は、並外れた3次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、iプロセッサ及びプロセッサとともに使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の異なるタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム1300図26は、他の電子コンポーネント1308及び1310とともに上述したような構造体1306を含む。説明した例では、コンポーネント1308は半導体チップであり、コンポーネント1310が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図26には2つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体1306を、例えば、図1、図2、図4、図20及び図21に関連して上述したような超小型電子アセンブリ100とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体1306並びにコンポーネント1308及び1310は、破線で概略的に示す共通ハウジング1301内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル1302を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体1304を含み、それらのうちの1つのみを図26に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング1301は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面1310は、ハウジングの表面において露出している。構造体1306が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ1311又は他の光学デバイスもまた提供することができる。この場合もまた、図26に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、本発明を限定するものではなく例示するものとして受け取られるべきである。上記説明は、特定の用途に対する例示的な実施形態を参照するが、請求項に記載の発明はそれに限定されないことが理解されるべきである。当業者及び本明細書に提供する教示を利用できる者は、添付の特許請求の範囲内で更なる変形形態、応用形態及び実施形態を理解するであろう。"