半導体層に半導体デバイスを形成する方法であって、前記半導体層の上方に選択ゲート誘電体層を形成すること、前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、前記選択ゲート層の前記側壁の少なくとも一部分に、および前記選択ゲート層の少なくとも一部分の下に、犠牲層を成長させること、前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、前記電荷蓄積層の上方に制御ゲート層を形成することを含む、方法。前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含む、請求項1に記載の方法。前記電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含む、請求項1に記載の方法。前記犠牲層を除去することに先立って、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項1に記載の方法。前記犠牲層を成長させることに先立って、前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成することをさらに含む、請求項1に記載の方法。前記犠牲層を成長させることが、前記選択ゲート層の下の前記アンダーカットに前記犠牲層を成長させることをさらに含む、請求項5に記載の方法。前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項5に記載の方法。前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項5に記載の方法。前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されているノッチに前記犠牲層を成長させることをさらに含む、請求項8に記載の方法。半導体層に半導体デバイスを形成する方法であって、前記半導体層の上方に選択ゲート誘電体層を形成すること、前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、前記選択ゲート層の側壁の少なくとも一部分および前記選択ゲート層の下の前記アンダーカットに犠牲層を成長させることと、前記犠牲層を除去して、前記選択ゲート層の側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、前記選択ゲート層の下の前記半導体層の前記露出した表面の少なくとも一部分および前記選択ゲート層の側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成すること、前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、前記電荷蓄積層の上方に制御ゲート層を形成することを含む、方法。前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項10に記載の方法。前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項10に記載の方法。前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項10に記載の方法。前記犠牲層を成長させることの後、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項10に記載の方法。前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項10に記載の方法。前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域のノッチに前記犠牲層を成長させることをさらに含む、請求項15に記載の方法。半導体層に半導体デバイスを形成する方法であって、前記半導体層の上方に選択ゲート誘電体層を形成すること、前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、前記選択ゲート層の側壁にノッチを形成することであって、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、前記ノッチを形成すること、前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、前記選択ゲート層の前記側壁の少なくとも一部分、前記選択ゲート層の下の前記アンダーカット、および前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている前記ノッチに、犠牲層を成長させること、前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の表面および前記選択ゲート層の下の前記半導体層の表面を露出させること、前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、前記電荷蓄積層の上方に制御ゲート層を形成することを含む、方法。前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項17に記載の方法。前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項17に記載の方法。前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項17に記載の方法。従って、ディスターブの問題に関する改良が必要である。本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。スプリットゲートメモリセルの形成に有用な半導体構造を形成する方法は、制御ゲートが実装される場所に隣接する領域の選択ゲートの下にアンダーカットを形成することを含む。この領域は、選択ゲートの角cornerを含む。この角は、犠牲層を成長させ、犠牲層を除去し、制御ゲートのゲート誘電体を成長することによって丸められる。このプロセスは、角を丸める効果を有し、従って、角から基板の領域へ広がる電界を減少させる。この基板の領域においては、望ましくないキャリア生成が、制御ゲートと選択ゲートとの間の所与の電圧差に対して生じ得る。よって、制御ゲートと選択ゲートとの間の所与の電圧について、角における電界に起因する基板でのキャリア生成が低減される。キャリア生成が低減されると、プログラムの間、消去され、選択されないビットのディスターブがより少なくなる。このことは、以下の説明および図面を参照してより詳細に理解される。本明細書に記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコンオンインシュレータSOI、シリコン、単結晶シリコン等、およびこれらのものの組み合わせのような任意の半導体材料または材料の組み合わせであってよい。示されているのは、全て、半導体材料の上部である。図1には、半導体基板12、半導体基板12上のゲート誘電体14、ゲート誘電体14の一部分の上方の、選択ゲートとして使用されることになる導電性層16、および導電性層16上の反射防止膜ARC18を含む半導体デバイス10が示されている。記載されている例における基板12は、単結晶シリコンである。ゲート誘電体14は、ゲート誘電体として一般的な成長された酸化物であってよく、2ナノメートルの厚さであってよい。高K誘電体が使用されてもよく、異なる厚さを有し得る。導電性層16は、この例においては150ナノメートルであるが、他の厚さであってよく、ドーピングされたポリシリコンからなっていてもよい。図1示されるように、導電性層16は、パターンに従ってエッチングされ、側面が残る。導電性層16の側面の底部は、下部角と呼ばれる、相対的に鋭い角を有する。導電性層16の後続のエッチングが実施され、形成されるべき選択ゲートの境界を追加的に画定する。図2には、等方性エッチングを行って、図1および図2に示される導電性層16の側面に隣接する領域において、ゲート誘電体14を除去し、下部角の下をエッチングして、下部角の導電性層16下のアンダーカット20を残した後の半導体デバイス10が示されている。ゲート誘電体14がシリコン酸化物である場合、これはHFウェットエッチングを用いて容易に達成される。他の等方性エッチングも用い得る。ゲート誘電体14が高K誘電体である場合、高K誘電体と基板12の半導体材料との間に選択性を有する異なるエッチャントが使用され得る。エッチャントが完全に選択的であることはめったになく、このエッチングの間に、導電性層16の下部角を少量丸めることとなる。このエッチングが、導電性層16の側面に隣接する基板12の一部分を露出させる。図2に示されるアンダーカット20が得られる等方性エッチングを実行することに先立って、導電性層16の側面がゲート誘電体14と接触する場所をさらにエッチングする特別なエッチングを実行することも可能である。このエッチングは周知であるが、制御することが困難である可能性がある。もし十分制御され得る場合、このようなタイプのエッチングを用いて丸める処理を開始することは有益であり得る。図3には、基板12の露出された部分および導電性層16の側面に犠牲層22を成長させた後の半導体デバイス10が示されている。これは約5ナノメートルの厚さであってよい。犠牲層22は、アンダーカット20内に広がり、下部角をさらに丸くする効果がある。犠牲層22はシリコン酸化物であってよい。図4には、導電性層16の側面の犠牲層22と位置合わせされた、基板26の領域26を形成するために、カウンタードープと呼ばれる、基板12と逆のドーパントタイプの注入24を示す半導体デバイス10が示されている。通常、基板12は低濃度のPドーピングを有する。この例において、領域26は注入24により、Nタイプとなっている図5には、ウェットエッチングを再び使用して犠牲層22を除去した後の半導体デバイス10が示されている。ウェットエッチングはHFであってよい。このエッチングが犠牲層22を有効に除去し、下部角をさらに丸くする。アンダーカット20はある程度、下部角の丸みに対応して形状を変化させる。図6には、アンダーカット20を充填し、下部角をさらに丸くするゲート誘電体層を成長して、丸められた下部角が得られた後の半導体デバイス10が示されている。基板12のゲート誘電体層の成長により、導電性層16の側面上にもゲート誘電体層が成長する。ゲート誘電体層28は約5ナノメートルの厚さであってよい。丸められた下部角30は、アンダーカット20を形成し、犠牲層22を成長させ、犠牲層22を除去し、ゲート誘電体層28を成長することによって生じる。図7には、ゲート誘電体28およびARC18にナノ結晶および絶縁材料からなる蓄積層32を形成した後の半導体デバイス10が示されている。蓄積層32は、電荷蓄積素子としてナノ結晶を使用する電荷蓄積層であってよい。図8には、蓄積層32の上方に導電性層34を堆積した後の半導体デバイス10が示されている。これは、プロセスの観点から便利なドーピングされたポリシリコンであってよいが、別の導電性材料であってもよい。導電性層34は後続のステップにおいてパターン化され、制御ゲートが得られる。図9には、ARC18の上方の導電性層34をエッチングして、導電性層16の上方に導電性層34の側面を形成した後の半導体デバイス10が示されている。図10には、導電性層34および導電性層16をエッチングした後に得られた、選択ゲートを形成する導電性層16の部分および制御ゲートを形成する導電性層34の部分を有する半導体デバイス10が示されている。図11には、ドレイン36およびソース38を形成して、スプリットゲート不揮発性メモリセルを得た後の半導体デバイス10が示されている。丸められた角30は、角に一般的に形成される高電界を減少させるという点で有利である。角が鋭いほど、電界はより強くなる。丸められた角では、電界はより弱い。図11のメモリセルが、別のセルがプログラムされる間に選択されていない場合に生じる、制御ゲート34と選択ゲート16との間の電圧差は、蓄積層32の下を含む基板12に広がる、角30の電界を引き起こす。電界が十分強い場合、望ましくないキャリアが生成され得る。これらのキャリアが十分エネルギを有する場合、これらのキャリアは近くのナノ結晶にトンネルし得る。従って、鋭さを低減することによって丸められた角30は、基板12に広がる電界を低減させ、よって、蓄積層32のナノ結晶にトンネルするキャリアを低減させる。これまで、半導体層に半導体デバイスを形成する方法が提供されたことが理解されたであろう。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分に、及び選択ゲート層の少なくとも一部分の下に、犠牲層を成長することをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、犠牲層が犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を除去することに先立って、半導体層の少なくとも一つの領域にドーパントを注入することをさらに含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、犠牲層を成長させることに先立って、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することを含んでもよい。該方法は、犠牲層を成長させることが、選択ゲート層の下のアンダーカットに犠牲層を成長させることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチは、選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することを含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分および選択ゲート層の下のアンダーカットに犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を成長させることの後、半導体層の少なくともの一つの領域にドーパントを注入することを含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域のノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁にノッチを形成することをさらに含み、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分、選択ゲート層の下のアンダーカット、および選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに、犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。本発明は特定の導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解したであろう。さらに、明細書及び特許請求の範囲において、前方、後方、上部、底部、上に、下になど用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。本発明は、具体的な実施形態を参照して説明されたが、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。例えば、上部酸化物および下部酸化物が説明されるが、別の絶縁材料と置き換えられ得る。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、課題の解決方法は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。特に明記しない限り、第1及び第2等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。