"mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換えるA/D変換装置。前記mビットの分解能のときに供給される複数の位相差を持つクロック信号を、前記所定のタイミングで部分的に停止することで前記nビットの分解能に切り換える請求項1に記載のA/D変換装置。前記mビットの分解能のときに複数の位相差を持つクロック信号が供給され、前記nビットの分解能に切り換えるためにクロック信号を停止させるとき、停止させるクロック信号の少なくとも1つのクロック信号は、論理値が1の状態で停止される請求項2に記載のA/D変換装置。上位ビットを計数するリップルカウンタ内の所定の出力に応じて、前記クロック信号に基づく下位ビットをデコードする請求項2に記載のA/D変換装置。前記mビットの分解能のときに供給されるグレイコードカウンタを、前記所定のタイミングで部分的に停止することで前記nビットの分解能に切り換える請求項1に記載のA/D変換装置。前記mビットの分解能のときに複数のグレイコードが供給され、前記nビットの分解能に切り換えるためにグレイコードを停止させるとき、停止させるグレイコードの少なくとも1つのグレイコードは、論理値が1の状態で停止される請求項5に記載のA/D変換装置。前記所定のタイミングは、白領域になったタイミングである請求項1に記載のA/D変換装置。前記所定のタイミングは、1LSBの変化が、ノイズに埋もれる領域になったタイミングである請求項1に記載のA/D変換装置。時間とともに電圧値が線形に変化するランプ波形の参照電圧と、入力電圧を比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチし、その値をデコードすることでクロック信号の周期より分解能が高い下位ビットを出力する時間量子化部とをさらに備える請求項1乃至4、7、8のいずれかに記載のA/D変換装置。時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、クロック信号からグレイコードカウンタより生成されたグレイコードをラッチし、その値をデコードすることで下位ビットとを出力する下位ビットカウンタとをさらに備える請求項1、5乃至7、8のいずれかに記載のA/D変換装置。イメージセンサに、列並列に複数備えられ、同一の制御信号が供給される請求項1乃至10のいずれかに記載のA/D変換装置。mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換えるステップを含むA/D変換方法。アナログ信号をデジタル信号に変換するA/D変換装置を制御するコンピュータに、mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換えるステップを含む処理を実行させるためのコンピュータ読み取り可能なプログラム。これらの回路で分解能を向上させるためには、周波数を上げたり、時間をかけて処理するようにしたりするといったことが考えられる。また、消費電力を下げることも望まれている。さらには、携帯端末の普及により、回路規模の縮小も望まれている。本発明は、このような状況に鑑みてなされたものであり、適正な必要分解能を制御することで、性能を落とすことなく消費電力を抑えることができるようにするものである。本技術の一側面のA/D変換装置は、mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換える。前記mビットの分解能のときに供給される複数の位相差を持つクロック信号を、前記所定のタイミングで部分的に停止することで前記nビットの分解能に切り換えるようにすることができる。前記mビットの分解能のときに複数の位相差を持つクロック信号が供給され、前記nビットの分解能に切り換えるためにクロック信号を停止させるとき、停止させるクロック信号の少なくとも1つのクロック信号は、論理値が1の状態で停止されるようにすることができる。上位ビットを計数するリップルカウンタ内の所定の出力に応じて、前記クロック信号に基づく下位ビットをデコードするようにすることができる。前記mビットの分解能のときに供給されるグレイコードカウンタを、前記所定のタイミングで部分的に停止することで前記nビットの分解能に切り換えるようにすることができる。前記mビットの分解能のときに複数のグレイコードが供給され、前記nビットの分解能に切り換えるためにグレイコードを停止させるとき、停止させるグレイコードの少なくとも1つのグレイコードは、論理値が1の状態で停止されるようにすることができる。前記所定のタイミングは、白領域になったタイミングであるようにすることができる。前記所定のタイミングは、1LSBの変化が、ノイズに埋もれる領域になったタイミングであるようにすることができる。時間とともに電圧値が線形に変化するランプ波形の参照電圧と、入力電圧を比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチし、その値をデコードすることでクロック信号の周期より分解能が高い下位ビットを出力する時間量子化部とをさらに備えるようにすることができる。時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、クロック信号からグレイコードカウンタより生成されたグレイコードをラッチし、その値をデコードすることで下位ビットとを出力する下位ビットカウンタとをさらに備えるようにすることができる。イメージセンサに、列並列に複数備えられ、同一の制御信号が供給されるようにすることができる。本技術の一側面のA/D変換方法は、mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換えるステップを含む。本技術の一側面のプログラムは、アナログ信号をデジタル信号に変換するA/D変換装置を制御するコンピュータに、mビットの分解能を、前記mビットより小さいnビットの分解能に所定のタイミングで切り換えるステップを含む処理を実行させるためのコンピュータ読み取り可能なプログラムである。本技術の一側面のA/D変換装置、A/D変換方法、およびプログラムにおいては、mビットの分解能が、mビットより小さいnビットの分解能に所定のタイミングで切り換えられる。本発明の一側面によれば、適切な必要分解能を制御することができる。また、分解能を制御することで、消費電力を低減させることも可能となる。[第1の実施の形態について]図3にA/D変換装置AnalogDigitalConverterの一実施の形態の構成を示す。A/D変換装置20は、参照電圧供給部21、比較器22、ラッチデコード回路23、およびリップルカウンタ24を有する。ラッチデコード回路23は、ラッチ回路とデコード回路から構成される。図3に示したA/D変換装置20は、上位ビットカウンタと位相の異なるクロック信号をラッチとデコードをするTDCで下位ビットの情報を得る積分型A/D変換装置20である。ここでは例として、上位11bitのリップルカウンタと下位3bitのTDCで構成する分解能14bitのA/D変換装置20を示す。比較器22は、参照電圧供給部21から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧Vrampと、入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチデコード回路23とリップルカウンタ24に出力する。比較器22の出力信号VCOのレベルが反転した際に、リップルカウンタ24の上位ビットはカウントを停止し、ラッチデコード回路23はクロック信号CLKの位相情報をラッチし、ラッチデータEB拡張コードEBを出力する。ラッチデコード回路23には、位相が45度ずつ異なるクロック信号CLKA、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDが供給され、それぞれのクロック信号により位相情報がラッチされる。これらのクロック信号は、図示していない供給部から供給され、供給部から供給されるクロック信号は、制御部不図示の制御の基、ラッチデコード回路23に供給される。後述するが、これらのクロック信号は、所定の領域例えば、白領域であると判断されるときに、その供給が停止されるが、そのような判断は、制御部により行われる。ラッチデコード回路23は、ラッチ情報をパルス列に変換し、そのパルスをリップルカウンタ24のカウントクロック信号として出力する。リップルカウンタ24は、ラッチデコード回路23のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの最下位ビットとしてバイナリコードに変換する。図4に、図3に示したA/D変換装置20のラッチデコード回路23の詳細な構成を示す。図4に示したラッチデコード回路23は、拡張コードをバイナリ値に変換する回路である。図4に示したラッチデコード回路23は、ラッチ回路41とデコード回路51から構成され、ラッチ回路41は、フリップフロップ42乃至45から構成されている。デコード回路51は、セレクタ52、第1のデコード回路53、第1のリップルカウンタ部54、マスク回路55、第2のデコード回路56、第2のリップルカウンタ部57を有する。比較器22図3は、時間とともに電圧値が線形に変化するランプ波形の参照電圧Vrampと入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチ回路41の各フリップフロップ42乃至45に出力する。ラッチ回路41は、第1のラッチとしてのフリップフロップ42,43,44を有し、第2のラッチとしてのフリップフロップ45を有する。ラッチ回路41は、位相の異なる複数のクロック信号を用いて比較器22の出力信号VCOが反転したタイミングで位相情報をラッチする。本実施の形態では、位相の異なる複数のクロック信号として、クロック信号CLKAを基準に位相が45度ずつ順にずれた、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDとクロック信号CLKA自身を含めた4つのクロック信号が用いられる。位相ずれの45度はクロック信号周期Tckの1/8に相当する。フリップフロップ42乃至45はそれぞれ、比較器22の出力信号VCOに同期して、クロック信号CLKA、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDの位相情報をラッチする。フリップフロップ42は、比較器22の出力信号VCOに同期してクロック信号CLKDをラッチする。フリップフロップ42のQ出力からは拡張コードEB[0]が得られ、フリップフロップ42は得られた拡張コードEB[0]をセレクタ52に出力する。フリップフロップ43は、比較器22の出力信号VCOに同期してクロック信号CLKCの位相情報をラッチする。フリップフロップ43のQ出力からは拡張コードEB[1]が得られ、フリップフロップ43は得られた拡張コードEB[1]をセレクタ52に出力する。フリップフロップ44は、比較器22の出力信号VCOに同期してクロック信号CLKBの位相情報をラッチする。フリップフロップ44のQ出力からは拡張コードEB[2]が得られ、フリップフロップ44は得られた拡張コードEB[2]をセレクタ52に出力する。フリップフロップ45は、比較器22の出力信号VCOに同期してクロック信号CLKAの位相情報をラッチする。フリップフロップ45のQ出力からは拡張コードEB[3]が得られ、フリップフロップ45は得られた拡張コードEB[3]を第1のデコード回路53とマスク回路55に出力する。セレクタ52は、セレクタ信号EBSEL20に応じて、フリップフロップ42乃至44から出力される拡張コードEB[0]、拡張コードEB[1]、拡張コードEB[2]を順次選択し、信号EBOとして第1のデコード回路53に出力する。第1のデコード回路53は、ラッチ回路41のラッチ情報である拡張コードEB[0]乃至EB[2]を、パルス信号EBCKと拡張コード[3]に応じてパルス列に変換し、そのパルス信号EBCKOを第1のリップルカウンタ部54のカウントクロック信号として出力する。第1のデコード回路53は、2個のAND回路と1個のOR回路から構成されるAND-OR回路61を有する。AND-OR回路61の第1の3入力AND回路の第1の入力端子は、パルス信号EBCKの供給ラインに接続されている。第1の3入力AND回路の第2の負入力端子は、拡張コードEB[3]の出力ラインに接続され、第3の負入力端子は、セレクタ52の信号EBOの供給ラインに接続されている。AND-OR回路61の第2の3入力AND回路の第1の入力端子は、パルス信号EBCKOの供給ラインに接続されている。第2の3入力AND回路の第2の入力端子は、拡張コードEB[3]の出力ラインに接続され、第3の入力端子は、セレクタ52の信号EBOの供給ラインに接続されている。第1の3入力AND回路と第2の3入力AND回路からの出力は、OR回路にそれぞれ供給される構成とされている。そして、OR回路からの出力は、第1のリップルカウンタ部54に供給される構成とされている。第1のリップルカウンタ部54は、第1のデコード回路53のカウントクロック信号に応じて、クロック信号の位相情報を下位ビットとしてバイナリコードに変換する。第1のリップルカウンタ部54は、記憶素子として縦続接続されたフリップフロップ62とフリップフロップ63を有する。フリップフロップ62の端子CINは、第1のデコード回路53のパルス信号EBCKOの供給ラインに接続され、入力Dが反転出力/Q/は反転を示すに接続され、出力Qがフリップフロップ63の端子CINに接続されている。フリップフロップ63のD入力は、反転出力/Qに接続され、出力Qが第2のデコード回路56に接続されている。マスク回路55は、マスク信号XEBMSKに応じてラッチ回路41による拡張コードEB[3]を第2のデコード回路56に入力させるか非入力とするかを決定し処理するマスク処理を行う。マスク回路55は、負入力の2入力AND回路から構成されている。マスク回路55のAND回路の第1の負入力端子は、ラッチ回路41の拡張コードEB[3]の供給ラインに接続され、第2の負入力端子は、アクティブレベルがローレベルのマスク信号XEBMSKの供給ラインに接続されている。第2のデコード回路56は、ラッチ回路41の拡張コードEB[3]を、パルス信号EB4CKに応じてパルス列に変換し、その信号Q[2]を第2のリップルカウンタ部57のカウントクロック信号として出力する。第2のデコード回路56は、2個のAND回路と1個のOR回路から構成されるAND-OR回路64を有する。AND-OR回路64の第1の2入力AND回路の第1の入力端子は、パルス信号EB4CKの供給ラインに接続され、第2の入力端子は、マスク回路55の出力端子に接続されている。AND-OR回路64の第2の2入力AND回路の第1の負入力端子は、マスク回路55の出力端子に接続され、第2の入力端子は、第1のリップルカウンタ部54の出力Q[1]の出力ラインに接続されている。第1の2入力AND回路の出力と第2のAND回路の出力は、OR回路に供給され、OR回路からの出力信号Q[2]は、第2のリップカウンタ部57に供給されるように構成されている。第2のリップルカウンタ部57は、第2のデコード回路56のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの上位ビットとしてバイナリコードに変換する。第2のリップルカウンタ部57は、フリップフロップ57およびリップルカウンタ24図3を有する。フリップフロップ57は、入力Dが反転出力/Q/は反転を示すに接続され、端子CINが第2のデコード回路56の出力信号Q[2]の供給ラインに接続され、出力Qがリップルカウンタ24図3の入力端子に接続されている。フリップフロップ57は、バイナリ変換後の記憶素子ラッチとして機能する。図5に、図4のA/D変換装置20の動作を説明するためのタイミングチャートを示し、図6に、拡張コードをバイナリ値に変換するアルゴリズムを示し、図7に、拡張コードEB30をバイナリ値にデコードした結果の例を示す。図5では1/8TckTckはクロック信号周期ずつ位相がずれた4つのクロック信号の場合について示している。4つのクロック信号CLKA乃至CLKDの0/1の組み合わせによって、クロック信号の周期が8等分されている。最初の0乃至1/8Tckの期間ではクロック信号CLK301000b、次の1/8Tck乃至2/8Tckの期間ではクロック信号CLK301100b,となる。クロック信号CLKの位相を8分割することによって、バイナリコードで3b分の情報を得ることができる。比較器22の出力信号VCOがハイレベルHからローレベルLに変化した瞬間にクロック信号CLK30がラッチされ、ラッチデータを拡張コードEB30とする。クロック信号の最初の0乃至1/8Tckの期間を0、1/8Tck乃至2/8Tckの期間を1、以降2,3,4というカウント値に変換するものとすると、図7に示すような対応関係の数のパルスを発生させる。3btiTDCでは、拡張コードEB31の場合は、拡張コードEB20の1の数、拡張コードEB30の場合は、拡張コードEB20の0の数とそれに4を加えた数、が対応する数値となる。このようなアルゴリズムによれば、図7を参照するに、拡張コードEB[3],EB[2],EB[1],EB[0]が、1,0,0,0であった場合、そのバイナリコードは、000となり、デコード値は0となる。同様に、拡張コードEB[3],EB[2],EB[1],EB[0]が、1,1,0,0であった場合、そのバイナリコードは、001となり、デコード値は1となる。拡張コードEB[3],EB[2],EB[1],EB[0]が、1,1,1,0であった場合、そのバイナリコードは、010となり、デコード値は2となる。拡張コードEB[3],EB[2],EB[1],EB[0]が、1,1,1,1であった場合、そのバイナリコードは、011となり、デコード値は3となる。拡張コードEB[3],EB[2],EB[1],EB[0]が、0,1,1,1であった場合、そのバイナリコードは、100となり、デコード値は4となる。拡張コードEB[3],EB[2],EB[1],EB[0]が、0,0,1,1であった場合、そのバイナリコードは、101となり、デコード値は5となる。同様に、拡張コードEB[3],EB[2],EB[1],EB[0]が、0,0,0,1であった場合、そのバイナリコードは、110となり、デコード値は6となる。拡張コードEB[3],EB[2],EB[1],EB[0]が、0,0,0,0であった場合、そのバイナリコードは、111となり、デコード値は7となる。このようにして、拡張コードがデコード値に変換される。[消費電力を低減させるための処理について]このようにA/D変換回路20は動作するため、拡張コードによる分解能を高めたA/D変換を行うことが可能となる。例えば、このようなA/D変換回路20を備えるデジタルカメラによれば、分解能が高いことによる画質の向上を期待することができる。すなわち、分解能が高まることにより、このようなA/D変換回路20を備える装置におけるデータの質、例えば、画質や音質を高めることが可能となる。以下の説明においては、主に、デジタルカメラなどの画像や映像を扱う装置に本実施の形態におけるA/D変換回路が適用された場合を例にあげ、画質が低下することなく、消費電力を低下させるための処理について説明する。上記したように、ラッチデコード回路23には、4つのクロック信号が入力される。このクロック信号を停止することで、消費電力を低減させることができる。しかしながら、クロック信号を停止すると、分解能が低くなる。そこで、クロック信号が停止し、分解能が低下したとしても、その影響がない無視できるための条件について説明する。図8はイメージセンサに入射する光の照度と、そのときにイメージセンサの画素内に発生する電子数の関係を示したグラフである。低照度、すなわち黒領域においては固定成分である回路ノイズが支配的であり、また光量に比例する信号成分も小さい。一方、高照度、すなわち白領域においては照度の平方根に比例した光ショットノイズが支配的である。入射光によって発生する電子の数をQ[e-]とすると、光ショットノイズは次式1で定義される。電圧信号への変換効率をE[V/e-]とすると、光ショットノイズは次式2と表される。ここで読出し回路に起因する固定成分の回路ノイズをNc[Vrms]とし、ノイズの総量N[Vrms]を、電子の数Qの関数として表すと、次式3となり、次式4となる。図9に示したグラフは、横軸を光電子数Q[e-]であり、縦軸をノイズの総量N[Vrms]としたときの関係を示したグラフである。図9中、QFD[e-]は、画素の飽和容量である。また、イメージセンサのダイナミックレンジをDRANGE[V]とし、A/D変換装置の分解能をn[bit]とする。このような場合、1LSBleastsignificantbitの重み、すなわち1LSBで変化する電圧幅は次式5と表される。電圧幅=DRANGE/2n5図9には、ノイズの総量Nの曲線と、そのノイズの総量Nの半分のノイズの総量1/2Nの曲線を図示してある。ここで、ノイズの総量の半分のN/2より1LSBの電圧幅DRANGE/2nが小さい場合、1LSBの変化はノイズに埋もれてしまい、その領域例えば、白領域において、A/D変換装置の分解能は必ずしもnbit必要ではない。このようなノイズに埋もれてしまうような領域において、画質を維持するために分解能を維持する必要性はなく、nビット以下の分解能でも良いと考えられる。上記したように、A/D変換回路20は、ラッチデコード回路23に4つのクロック信号を入力し、処理することで、下位3ビットを作り出し、分解能をあげているが、このクロック信号を、画質に影響しない範囲で停止させることで、A/D変換回路20の消費電力を低下させることができる。換言すれば、高照度の部分、例えば白領域においてA/D変換装置20の最高の分解能が必要ではない領域があることに着眼し、この領域におけるA/D変換装置20の分解能を落とすことでA/D変換装置20全体の低消費電力化を実現する。なお、ノイズに埋もれてしまう条件について、画質評価等を経て決まるものであり必ずしも、上記した条件に限定されるわけではない。すなわち、上記した例では、ノイズの総量の半分のN/2より1LSBの電圧幅DRANGE/2nが小さい場合としたが、ノイズの総量の半分ではなく、その他の値、例えば3分の1や5分の1といった値でも良い。A/D変換回路20においてラッチデコード回路23に入力されるクロック信号を停止させた場合のデコード値について説明する。上記した図5乃至7を参照して、クロック信号を停止させないときのデコード値、すなわち3つのバイナリコードを得られる3bitTDCとして動作する動作モードのときのデコード値について説明した。同様に、以下に、2つのクロック信号を停止させることにより、2つのバイナリコードを得られる2bitTDCとしで動作する動作モードのときのデコード値と、3つのクロック信号を停止させることにより1つのバイナリコードを得られる1bitTDCとして動作する動作モードのとして機能したときのデコード値についてそれぞれ説明する。[2bitTDCの動作モード時について]図10に、図4のA/D変換装置20の動作を説明するためのタイミングチャートであり、ラッチデコード回路23に入力される4つのクロック信号の内の2つのクロック信号を停止させたときであり、2bitTDCとして機能したときのタイミングチャートを示す。図11に、そのときの拡張コードをバイナリ値に変換するアルゴリズムを示す。図12に、そのときの拡張コードEB30をバイナリ値にデコードした結果の例を示す。ラッチデコード回路23には、1/8TckTckはクロック信号周期ずつ位相がずれた4つのクロック信号が入力されるが、そのうちの2つのクロック信号が動作しているときのタイミングチャートである。図10には、クロック信号CLKAとクロック信号CLKCが動作し、クロック信号CLKBとクロック信号CLKDが停止されている状態のときのタイミングチャートを示す。また図10において、点線は、クロック信号が停止されていることを示す。2bitTDCの動作モードにおいては、EB3そのものが1の場合は0カウントとされ、0の場合は4カウントされ、EB1は、EB3が1のときは論理値1の数を、0のときは論理値0の数をそれぞれ2カウントする。すなわち、拡張コードEB31の場合は、拡張コードEB10の1の数、拡張コードEB30の場合は、拡張コードEB10の0の数とそれに4を加えた数が対応する数値となる。このようなアルゴリズムによれば、クロック信号周期の最初の0乃至2/8Tckの期間を0、3/8Tck乃至4/8Tckの期間を2、5/8Tck乃至6/8Tckの期間を4、7/8Tck乃至8/8Tckの期間を6というカウント値に変換され、図12に示すような対応関係の数のパルスが発生される。拡張コードEB[3],EB[1]が、1,0であった場合、そのバイナリコードは、000となり、デコード値は0となる。拡張コードEB[3],EB[1]が、1,1であった場合、そのバイナリコードは、010となり、デコード値は2となる。拡張コードEB[3],EB[1]が、0,1であった場合、そのバイナリコードは、100となり、デコード値は4となる。拡張コードEB[3],EB[1]が、0,0であった場合、そのバイナリコードは、110となり、デコード値は6となる。このような場合、クロック信号の1周期の中において、出力信号VCOが変化するタイミングで、位相が90度ずつ異なる2つのクロック信号CLKA,CLKCの値をラッチすることになり、4通りの拡張コードEB3、EB1が得られることになる。この4通りのコードをデコードして2bitの下位ビットの情報を得ることができ、このことを図示すると、図12に示したようになる。ここで、3bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が2本少ないことがわかる。このことは1bitの分解能を落とすことによって、2本のクロック信号を動作させる必要がなくなることを意味する。2本のクロック信号を動作させなければ、その分、消費される電力を削減できることは明らかである。[1bitTDCの動作モードについて]図13に、図4のA/D変換装置20の動作を説明するためのタイミングチャートであり、ラッチデコード回路23に入力される4つのクロック信号の内の3つのクロック信号を停止させたときであり、1bitTDCとして機能したときのタイミングチャートを示す。図14に、そのときの拡張コードをバイナリ値に変換するアルゴリズムを示す。図15に、そのときの拡張コードEB30をバイナリ値にデコードした結果の例を示す。ラッチデコード回路23には、1/8TckTckはクロック信号周期ずつ位相がずれた4つのクロック信号が入力されるが、そのうちの1つのクロック信号が動作しているときのタイミングチャートである。図13には、クロック信号CLKAが動作し、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDが停止されている状態のときのタイミングチャートを示す。また図13において、点線は、クロック信号が停止されていることを示す。1bitTDCの動作モードにおいては、EB3そのものが1の場合は0カウントとされ、0の場合は4カウントされる。すなわち、拡張コードEB31の場合は、0とされ、拡張コードEB30の場合は、4とされる。このようなアルゴリズムによれば、クロック信号周期の最初の0乃至4/8Tckの期間を0、5/8Tck乃至/8Tckの期間を4というカウント値に変換され、図15に示すような対応関係の数のパルスを発生される。拡張コードEB[3]が、1であった場合、そのバイナリコードは、000となり、デコード値は0となる。拡張コードEB[3]が、0であった場合、そのバイナリコードは、100となり、デコード値は4となる。このような場合、必要なクロック信号は1つのクロック信号CLKAのみで、クロック信号のHiかLoの2通りを位相情報として拡張コードEB3が得られる。この2通りのコードをデコードして1bitの下位ビットの情報を得ることができる。ここで、2bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が1本減らすことができることがわかる。また3bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が3本減らすことができることがわかる。3本のクロック信号を動作させなければ、その分、消費される電力を削減できることは明らかである。このように、クロック信号を停止させることで、分解能は落ちることになるが、クロック信号を停止させるタイミングを適切に行うことで、分解能の低下により画質が劣化することなく、消費電力を低減させることが可能となる。クロック信号を停止させるタイミングは、上記したように、例えば、ノイズの総量の半分のN/2より1LSBの電圧幅DRANGE/2nが小さくなるときであり、このような領域においてクロック信号を停止させ、分解能を低下させたとしても、実質的には画質に影響を与えることなく、デコードできることになる。[動作モードの切り換えについて]ラッチデコード回路23を、3bitTDC、2bitTDC、1bitTDCの順に切り換えて用いる場合、換言すれば、4つのクロック信号を動作させる動作モードから、2つのクロック信号を動作させる動作モードに切り換え、さらに1つのクロック信号を動作させる動作モードに切り換えて用いる場合について、図16を参照して説明する。図16に、A/D変換期間と4つのクロック信号の動作期間を示す。A/D変換期間の前半は画素出力VSLの電位が高いの計数で、後半はVSL電位が低いを計数している。A/D変換期間において、低照度の黒領域では分解能が高い3bitTDCで動作させ、そのときのクロック信号は、クロック信号CLKA、CLKB、CLKC、CLKDの4本を動作させておく。そして分解能を落としても良い領域から、2本のクロック信号CLKB、CLKDを停止させ、2bitTDCで動作させる。さらに、1本のクロック信号CLKCを停止させ、1bitTDCで動作させる。このように順次クロック信号を停止させることにより、常時クロック信号を4本動作させ、mビットの分解能で機能しているときと比較して、クロック信号CLKB,CLKC,CLKDを停止させ、nビットの分解能で機能しているときの方が、停止させているクロック信号の分だけ少なくとも消費電流を削減することができる。そして、クロック信号の停止は、白領域で行うようにすることで、クロック信号を停止させ、分解能を落としたとしても、実施的な画質の低下を招くことはない。[クロック停止による不具合の可能性について]しかしながら、このようにクロック信号を順次停止させることにより、リニアリティが悪化し、単調増加性が消失する可能性がある。その理由を説明する前に、A/D変換回路20に供給される制御信号について説明を加える。図17に、制御信号の波形を示す。図17Aは、ラッチデコード回路23が、3bitTDCとして機能しているときの波形であり、図17Bは、2bitTDCとして機能しているときの波形であり、図17Cは、1bitTDCとして機能しているときの波形である。制御信号EBCKのパルスはカウンタを駆動するための信号源である。制御信号EBCKOは、制御信号EBCKのパルスを通過させるか否かを表すパルスであり、拡張コードの値の組合せによりカウントが必要な場合はパルスを通過させ、カウントが必要でない場合は通過させないように制御するためのパルスである。通過したパルスが、実際にカウントクロック信号としてカウンタを駆動させる。制御信号XEBMSKは、ラッチ回路41による拡張コードEB[3]を、第2のデコード回路56に入力させるか非入力とするかを決定するマスク処理を行わせるための制御信号である。制御信号EB4CKは、ラッチ回路41の拡張コードEB[3]を、制御信号EB4CKのパルスに応じてパルス列に変換させ、その信号D[2]を第2のリップルカウンタ部28のカウントクロック信号として出力させるための制御信号である。図17において、EB3そのものが1の場合、0カウントとされ、EB3そのものが0の場合、4カウントとされるため、EB3は、制御信号XEBMSKと制御信号EB4CKで、直接3bit目のリップルカウンタに制御パルスが送られる。3bitTDCのときには、EB20について、EBSEL20でそれぞれの拡張コードを記憶するフリップフロップ62,63にアクセスされ、それと同タイミングで制御信号EBCKが、クロック信号パルスをひとつずつ発生させる。EB3の値とアクセスされたEB20の値により、制御信号EBCKOのパルスを通過させるか、またはさせないかにより論理値の数が、1または2ビット目のリップルカウンタに伝えられる。図17Bに示すように、2bitTDCのときには、EB1の論理値が2カウントされるため、EBSEL1によるEB1のアクセスが2回行われることにより、2カウントされる。図17Cに示すように、1bitTDCではEBSEL20によるEB20へのアクセスはない。このような制御信号により動作する図4に示したA/D変換回路20を列並列に有するイメージセンサに適用した場合、例えば、図18に示すように適用した場合、制御信号EBSEL、EBCK、EB4CK、XEBMSKなどは全カラムに共通に分配される制御信号である。図18は、図4に示したA/D変換回路20を列並列に有するイメージセンサに適用した、列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例を示すブロック図である。図18に示した固体撮像素子100は、画素部102、垂直走査回路103、水平転送走査回路104、およびADC群からなるカラム処理回路群105を有する。さらに、固体撮像素子100は、デジタル-アナログ変換装置DAC106、およびアンプ回路107を有する。DAC106は、図3における参照電圧供給部21に対応する。画素部102は、フォトダイオード光電変換素子と画素内アンプとを含む単位画素121がマトリクス状行列状に配置されて構成される。カラム処理回路群105は、列毎にADCを形成するカラム処理回路151が複数列配列されている。各カラム処理回路ADC151は、図3、図4におけるA/D変換回路20に対応する。各カラム処理回路151は、DAC106により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMP参照電圧Vrampと、行線毎に画素から垂直信号線108を経由し得られるアナログ信号とを比較する比較器151-1を有する。この比較器151-1は、図3における比較器22に対応する。さらに、各カラム処理回路151は、比較器151-1の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ151-2を有する。このカウンタラッチ151-2は、図3におけるラッチデコード回路23とリップルカウンタ24に対応する。カラム処理回路151は、nビットデジタル信号変換機能図3に示した例では、14ビットを有し、垂直信号線列線108-1乃至108-n毎に配置され、これにより列並列ADCブロックが構成される。各メモリ151-2の出力は、例えばkビット幅の水平転送線109に接続されている。そして、水平転送線に対応したk個のアンプ回路107が配置される。このような固体撮像素子100においては、カラム処理回路151、すなわちA/D変換回路20が複数並列に配置され、各A/D変換回路20に共通に制御信号EBSEL、EBCK、EB4CK、XEBMSKなどの制御信号が分配される。よって、所定の領域例えば、白領域でクロック信号を停止して分解能を下げた場合、列ごとにA/D変換されるデータが異なるため、拡張コードは列ごとに異なった分解能のコードが記憶されるが、デコード処理は特定の共通した制御信号で行われる。よって、クロック信号を停止させるタイミングなど、必ずしも全てのA/D変換回路20において適切なタイミングで行われ、デコードが実行されることは保証されていない。図19は、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す。2bitTDCのときには、クロック信号CLKBは停止されているため、その出力は、0である。同様に、2bitTDCのときには、クロック信号CLKDは停止されているため、その出力は、0である。この2つのクロック信号による値は、2bitTDCのときには本来用いられないが、誤って3bitTDCとして処理されると、この2つのクロック信号による値も処理されてしまう。その結果、図10を参照して説明したように、2bitTDCのときには、本来、デコード値加算値としては、0、0、2、2、4、4、6、6となるが、図19に示すように、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしてしまうと、そのデコード値は、0、0、1、1、6、6、7、7となってしまう。なお、理想のデコード値加算値とは分解能に応じた理想の線形性を持つ値のことである。実際のデコード値とは、後述する処理を行わないときのデコード値であり、後述する処理を行ったときには、この実際のデコード値と理想のデコード値の差は小さくなる。図19に示した結果をグラフに示すと、図20のようになる。図20は、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフである。図20において、丸い点は、理想のデコード値をプロットしたグラフである。また四角い点は、実際のデコード値をプロットしたグラフであり、クロック信号CLKBとクロック信号CLKDを、それぞれLowの状態で停止したときに得られるデコード値をプロットしたグラフである。図20は、横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティ直線性、入力される信号に対し、出力される信号の忠実度を図示した図である。図20から、理想のデコード値と実際のデコード値とでは乖離していることが読み取れる。参考のため、図21に、3bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフを示す。この場合、3bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしているため、理想のデコード値と実際のデコード値は一致する。このように、できるだけ、理想のデコード値と実際のデコード値が一致することが好ましい。すなわち、クロック信号を停止させたときに、理想のデコード値にできるだけ近いデコード値が出されることが好ましい。しかしながら、後述する処理を行わなければ、図20に示したように、2つのクロック信号を停止させたとき、理想のデコード値と実際のデコード値は乖離したものとなってしまう。同様に、1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしたときについて説明する。図22は、1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す。1bitTDCのときには、クロック信号CLKBは停止されているため、その出力は、0である。同様に、1bitTDCのときには、クロック信号CLKCとクロック信号CLKDは既に停止されているため、その出力は、共に0である。この3つのクロック信号による値は、1bitTDCのときには本来用いられないが、誤って3bitTDCとして処理されると、この3つのクロック信号による値も処理されてしまう。その結果、図13を参照して説明したように、1bitTDCのときには、本来、加算値としては、0、0、0、0、4、4、4、4となるが、図22に示したように1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしてしまうと、そのデコード値は、0、0、0、0、7、7、7、7となってしまう。このことを、グラフに示すと、図23のようになる。図23は、1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフである。図23において、丸い点は、理想のデコード値をプロットしたグラフである。また四角い点は、実際のデコード値をプロットしたグラフであり、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを、それぞれLowの状態で停止したときに得られるデコード値をプロットしたグラフである。図23は、横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示した図である。図23から、理想のデコード値と実際のデコード値とでは、乖離していることが読み取れる。この場合も、クロック信号を停止させたときに、理想のデコード値にできるだけ近いデコード値が出されることが好ましいが、後述する処理を行わなければ、図23に示したように、3つのクロック信号を停止させたとき、理想のデコード値と実際のデコード値が乖離したものとなってしまう。このように、クロック信号を停止すると、理想のデコード値と実際のデコード値が乖離し、リニアリティが悪化してしまうことが考えられる。リニアリティが悪化しないように、後述した処理が行われる。その処理について説明する前に、クロック信号を停止させることにより単調増加性が消失する可能性があることについて説明を加える。図24はクロック信号を停止させたとき、すなわち分解能の異なるTDCのつなぎ目においてのデコード値を示している。図22に示した例では、つなぎ目の部分で加算値が上下し単調増加性が消失しているのがわかる。すなわち、3bitTDCから2bitTDCに動作モードが切り換えられる前のデコード値は、3であるのに対し、後のデコード値は、1、さらにその後の時点でのデコード値は6となっている。本来、3bitTDCのままであれば、図5に示したように、そのデコード値は、0、1、2、3、4、5、7、8と単調増加する。また、2bitTDCであれば、図10に示したように、そのデコード値は、0、0、2、2、4、4、6、6と単調増加する。しかしながら、3bitTDCから2bitTDCに動作モードが切り換えられたときのタイミングにより、そのデコード値は、例えば図24に示したように、0、1、2、3、1、6、6、7、7と単調増加しない場合がある。図示はしないが、2bitTDCから1bitTDCに切り換えられたときにも、単調増加はしない場合がある。このように、クロック信号を停止したときに、単調増加性が消失する可能性があり、単調増加性が消失することで、消失したときのデコード値の精度が低下してしまう可能性がある。そこで、以下に説明するような処理が行われることで、単調増加性が消失してしまうことを防ぐようにする。[第1-1の実施の形態について]上記したリニアリティの悪化と、単調増加性の消失を考慮した処理について説明する。まず、クロック信号を停止させるときの論理値を工夫することにより、リニアリティの悪化と、単調増加性の消失を緩和する処理について説明する。図19、図22を再度参照する。図19は、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図であった。図19において、クロック信号CLKBとクロック信号CLKDは、共に停止されている状態であり、Lowで固定以下、Lo固定と記述されている。そのため、論理値は0となる。同様に、図22において、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDは、共に停止されている状態であり、Lo固定されている。そのため、論理値は0となる。図16を再度参照する。図16は、A/D変換期間と4つのクロック信号の動作期間を示す図であった。図16において、クロック信号CLKBとクロック信号CLKDは、3bitTDCのモードから2bitTDCのモードに切り替えられたときに停止され、それぞれLo停止されていることがわかる。さらに、2bitTDCのモードから1bitTDCのモードに切り替えられると、クロック信号CLKCも停止されるが、クロック信号CLKCも、Lo停止されている。このように、モードの切り替え時に、停止させるクロック信号をLowで停止させるのではなく、Highで停止以下、Hi停止と記述するさせるようにする。換言すれば、モードの切り替え時に、停止させるクロック信号の論理値が0となる状態で停止させるのではなく、1となる状態で停止させるようにする。具体的には、図25に示すように、例えば白領域でクロック信号を停止させる場合において、クロック信号の1つであるクロック信号CLKBを停止させるとき、Lo固定ではなくHi固定とする。図25において、実線は、実際の動作を表す。クロック信号CLKBは、3bitTDCから2bitTDCのモードに切り替わるとき、Hi停止され、Highの状態が維持された状態で停止されている。クロック信号CLKCは、2bitTDCから1bitTDCのモードに切り替わるとき、Lo停止され、Lowの状態が維持された状態で停止されている。クロック信号CLKDは、3bitTDCから2bitTDCのモードに切り替わるとき、Lo停止され、Lowの状態が維持された状態で停止されている。この場合、モードが切り換えられるときにHi停止されるのは、1つのクロック信号クロック信号CLKBだけである例を示した。ここでは、1つのクロック信号がHi停止される例を挙げて説明するが、1つのクロック信号のみがHi停止されることに限定する記載ではない。例えば、3bitTDCから2bitTDCのモードに切り替えられるとき、クロック信号CLKDも停止されるので、クロック信号CLKDもクロック信号CLKBと同じく、Hi停止されるようにしてもよい。また、クロック信号CLKBはLo停止され、クロック信号CLKDがHi停止されるようにしてもよい。さらに、2bitTDCから1bitTDCのモードに切り替えられるとき、クロック信号CLKCもHi停止されるようにしてもよい。なお、どのクロック信号をHi停止させ、どのクロック信号をLo停止させるかは、設計段階などにおいて、シミュレーションすることで決定されるようにすることが可能である。なお、後述する図28に、シミュレーション結果を示し、説明をする。ここでは、クロック信号CLKBが、3bitTDCから2bitTDCのモードに切り替えられるときに、Hi停止され、他のクロック信号は、Lo停止されるとして説明を続ける。このようにクロック信号が停止される場合、クロック信号が停止されている期間でのEB2は、論理値0ではなく論理値1が記憶されることになる。これをデコード処理のアルゴリズムにあてはめると、リニアリティの悪化を防ぎ、単調増加性が消失してしまうことを緩和することが可能となる。そのことについて図26を参照して説明する。図26は、2bitTDCモードでラッチされた拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図である。この図26は、図19に対応している。図19は、クロック信号CLKBをLo停止したときの2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図であるのに対し、図26は、クロック信号CLKBをHi停止したときの2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図である点が異なる。図19を再度参照するに、2bitTDCのときには、本来、加算値デコード値としては、0、0、2、2、4、4、6、6となるが、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードし、クロック信号CLKBを停止させるとき、Lo停止してしまうと、そのデコード値は、0、0、1、1、6、6、7、7となってしまう。この場合、理想値と実際のデコード値との差分をとると、0、0、-1、-1、2、2、1、1となる。しかしながら、図26に示すように、2bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしても、クロック信号CLKBを停止させるとき、Hi停止すると、そのデコード値は、1、1、2、2、5、5、6、6となる。この場合、理想値と実際のデコード値との差分をとると、1、1、0、0、1、1、0、0となる。図19に示したように、クロック信号CLKBを停止させるとき、Lo停止すると、理想値と実際のデコード値との差分は、最大で2となるのに対し、図26に示したように、クロック信号CLKBを停止させるとき、Hi停止すると、理想値と実際のデコード値との差分は、最大で1となる。すなわち、クロック信号CLKBを停止させるとき、Hi停止することで、理想値との乖離が小さくなることがわかる。さらに、このことについて、図27を参照する。図27は横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示したものである。この図27は、図20に対応している。図20は、Lo停止したときのA/D変換のリニアリティを図示したものであり、図27は、Hi停止したときのA/D変換のリニアリティを図示したものである。図20と図27を比較するに、明らかに、図27に示した場合の方が、図20に示した場合に対して、理想値と実際のデコード値とが乖離しておらず、理想のデコード値に近い値で、実際のデコード値がプロットされていることが読み取れる。このように、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティが改善する。上記したように、Hi停止させるクロック信号はクロック信号CLKBに限らず、他のクロック信号クロック信号CLKDをHi停止させてもよい。図28に、クロック信号CLKBまたは/およびクロック信号CLKCをLo停止または/およびHi停止させたときの組み合わせによる最大誤差を示す。クロック信号CLKBとクロック信号CLKDを共にLo停止とした場合、最大誤差は、2LSBとなる。クロック信号CLKBとクロック信号CLKDを共にHi停止の場合、最大誤差は、2LSBとなる。クロック信号CLKBをLo停止し、クロック信号CLKDをHi停止した場合、最大誤差は、1LSBとなる。クロック信号CLKBをHi停止し、クロック信号CLKDをLo停止した場合、最大誤差は、1LSBとなる。この結果、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、最大誤差を1LSBで抑えることができることがわかる。よって、3bitTDCから2bitTDCのモードに切り替えるとき、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、リニアリティが改善する。次に、1bitTDCの場合について説明する。図29は、1bitTDCモードでラッチされた拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図である。この図29は、図22に対応している。図22は、クロック信号CLKCをLo停止したときの1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図であるのに対し、図29は、クロック信号CLKCをHi停止したときの1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードした結果を示す図である点が異なる。図22を再度参照するに、1bitTDCのときには、本来、加算値デコード値としては、0、0、0、0、4、4、4、4となるが、1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードし、クロック信号CLKCを停止させるとき、Lo停止してしまうと、そのデコード値は、0、0、0、0、7、7、7、7となってしまう。この場合、理想値と実際のデコード値との差分をとると、0、0、0、0、3、3、3、3となる。しかしながら、図29に示すように、1bitTDCの拡張コードを、3bitTDCのデコード処理でデコードしても、クロック信号CLKCを停止させるとき、Hi停止すると、そのデコード値は、1、1、1、1、6、6、6、6となる。この場合、理想値と実際のデコード値との差分をとると、1、1、1、1、2、2、2、2となる。図22に示したように、クロック信号CLKCを停止させるとき、Lo停止すると、理想値と実際のデコード値との差分は、最大で3となるのに対し、図29に示したように、クロック信号CLKCを停止させるとき、Hi停止すると、理想値と実際のデコード値との差分は、最大で2となる。すなわち、クロック信号CLKCを停止させるとき、Hi停止することで、理想値との乖離が小さくなることがわかる。さらに、このことについて、図30を参照する。図30は横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示したものである。この図30は、図23に対応している。図23は、Lo停止したときのA/D変換のリニアリティを図示したものであり、図30は、Hi停止したときのA/D変換のリニアリティを図示したものである。図23と図30を比較するに、明らかに、図30に示した場合の方が、図23に示した場合に対して、理想値と実際のデコード値が乖離しておらず、理想のデコード値に近い値で、実際のデコード値がプロットされていることが読み取れる。このように、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティが改善する。クロック信号CLKCが停止されるときには、既にクロック信号CLKBとクロック信号CLKDは停止されている状態である。これらの3つのクロック信号を、それぞれ停止するときに、Hi停止するかまたはLo停止するかにより、最大誤差が異なってくる。そこで、図31に、1bitTDCにおいて停止させる3つのクロック信号CLKBCLKCCLKDを停止させる論理の組み合わせと、そのときの最大誤差を示す。クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを共にLo停止とした場合、最大誤差は、3LSBとなる。クロック信号CLKBとクロック信号CLKDを共にLo停止し、クロック信号CLKCをHi停止した場合、最大誤差は、1LSBとなる。クロック信号CLKBとクロック信号CLKDを共にHi停止し、クロック信号CLKCをLo停止した場合、最大誤差は、1LSBとなる。クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを共にHi停止とした場合、最大誤差は、3LSBとなる。クロック信号CLKBとクロック信号CLKCを共にLo停止し、クロック信号CLKDをHi停止した場合、最大誤差は、1LSBとなる。クロック信号CLKBをLo停止し、クロック信号CLKCとクロック信号CLKDを共にHi停止した場合、最大誤差は、1LSBとなる。クロック信号CLKBをHi停止し、クロック信号CLKCとクロック信号CLKDを共にLo停止した場合、最大誤差は、1LSBとなる。クロック信号CLKBとクロック信号CLKCを共にHi停止し、クロック信号CLKDをLo停止した場合、最大誤差は、1LSBとなる。このようなことから、クロック信号CLKB、クロック信号CLKC、またはクロック信号CLKDを停止するとき、1または2つのクロック信号をHi停止することで、リニアリティが改善することがわかる。また、3bitTDCから2bitTDCに動作モードが移行する際、図28を参照して説明したように、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、リニアリティが改善される。このことを合わせて考慮すると、クロック信号CLKB、クロック信号CLKC、またはクロック信号CLKDを停止するとき、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止し、クロック信号CLKCは、Hi停止、Lo停止のどちらでもよいことがわかる。このように、所定の領域例えば白領域において、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティの低下を最小限に抑えた状態で、クロック信号を停止させることによる消費電力の低減を実現することが可能となる。また、このように、Hi停止することで、単調増加性の消失も最小限に抑えることが可能となる。このことについて、図32を参照して説明する。図32は、クロック信号を停止させたとき、すなわち分解能の異なるTDCのつなぎ目においてのデコード値を示している。この図32は、図24に対応している。図24は、分解能の異なるTDCのつなぎ目において、クロック信号をLo停止したときのデコード値を表す図であるのに対し、図32は、分解能の異なるTDCのつなぎ目において、クロック信号をHi停止したときのデコード値を表す図である点が異なる。図32に示した例は、3bitTDCから2bitTDCのモードに切り替えられるときクロック信号CCKBがHi停止されるときの例である。このような場合のデコード値は、0、1、2、3,4,5,6,7、6となる。3bitTDCから2bitTDCのモードに切り替えられるとき、切り換えられる前の値は7であるのに対して、切り換えられた後の値は6となっている。このように、6,7ときて単調増加するのであれば次は8となるが、6となるため、単調増加性は失わることになるが、その変化は1と小さい値となる。すなわち、図24に示した例では、1、2、3の後、動作モードが切り替わると、1となるため、3から1へと、2の変化がある。さらに、デコード値は、1のあと、6となるため5の変化がある。このことと比較すると、1だけの変化ということは、明らかにその変化は少なく、単調増加性が消失してしまったとしても、最小限に抑えられていることがわかる。すなわち、クロック信号を停止するとき、Hi停止することで、単調増加性の消失を最小限に抑えることが可能となる。換言すれば、クロック信号を停止するとき、Hi停止することで、分解能の異なるTDCのつなぎ目におけるデコード値が上下し単調増加性が消失してしまっても、その段差は小さくなり、悪影響を最小限に抑えることが可能となる。このように、所定の領域例えば、白領域において、クロック信号を停止することで、クロック信号を停止した分だけ、少なくとも消費電力を低減させることが可能となる。クロック信号を停止させることは、分解能の落とすことになるが、分解能を落とすことによる影響が少ない領域例えば、白領域で分解能を落とすので、最終的なデコード値には影響がなく、画質を維持することができる。すなわち本実施の形態によれば、所定の領域において分解能を落とす分解能を切り換えることで、画質を落とすことなく、消費電力を落とすことが可能となる。また、分解能を落とすときに、すなわちクロック信号を停止させるときに、その停止されるクロック信号を状態LowもしくはHighの状態を適切に設定することで、リニアリティが低下したり、単調増加性が消失してしまったりするようなことを最小限に抑えることが可能となる。[第1-2の実施の形態について]上記した第1-1の実施の形態においては、クロック信号を停止させるとき、その停止されるクロック信号をHighの状態で停止させる例を説明した。この第1-1の実施の形態によると、リニアリティが低下したり、単調増加性が消失してしまったりするようなことを最小限に抑えることができるが、完全に抑えることは困難である。次に、リニアリティの低下や単調増加性の消失を完全に抑えるようにする実施の形態について説明する。この実施の形態においては、カウンタの上位ビットの変化が観測され、そのカラムの照度および分解能が認識され、カラム全体に分配された複数のデコード制御から各カラムの分解能に応じてデコード制御が選択的に行われる。この実施の形態においても、所定の領域において、クロック信号が停止され、その停止されるときに以下の処理が実行される。また以下に説明する処理は、図18に示した列並列ADC搭載固体撮像素子CMOSイメージセンサに適用され、複数のA/D変換装置が用いられ、制御信号が共通とされているときに行われる処理である。図33を参照し、照度が異なることで分解能が各カラムによって異なるTDC群に対し、各カラムで照度および分解能を認識する原理を示す。図3に示したA/D変換回路20は、積分型A/D変換回路に属し、A/D変換期間をアップカウントしていくため、クロック信号を停止する期間を、カウンタ値が変化するポイントに設定しておくと、逆にカウンタ値を参照する構成とすることができる。特に上位ビットが参照されるように構成することで、各カラムにおいて、どのA/D変換期間でVCOが変化し拡張コードがラッチされたかを識別することができる。図33に示した例では、Q[12]とQ[13]が参照され、Q[12]が初めて1となったとき以降を、2bitTDCとして所定のクロック信号を停止させ、さらにその後、Q[13]が初めて1となったとき以降を、1bitTDCとして所定のクロック信号を停止させる。また、論理回路でQ[12]が初めて1となったとき制御信号TDC2SELをアサートassertし、Q[13]が初めて1となったとき制御信号TDC1SELをアサートするように処理する。このように処理されるようにすることで、各カラムにおいて制御信号TDC2SELと制御信号TDC1SELの値でどの領域でVCOが変化したかがわかり、これを用いて図34に対応する分解能のデコード処理が行われるようにする。図34を参照するに、制御信号TDC2SELと制御信号TDC1SELが共にアサートされていない状態0である状態である場合、ラッチデコード回路23図3は、3bitTDCとして機能する。制御信号TDC2SELがアサートされた状態1である状態であり、制御信号TDC1SELがアサートされていない状態0である状態である場合、ラッチデコード回路23は、2bitTDCとして機能する。制御信号TDC2SELと制御信号TDC1SELが共にアサートされている状態1である状態である場合、ラッチデコード回路23は、1bitTDCとして機能する。制御信号TDC2SELがアサートされていない状態0である状態であり、制御信号TDC1SELがアサートされている状態1である状態は、発生しない状態であるため、動作モードとしては規定されていない。仮に、このような状態が発生した場合には、エラー処理が実行される。このような処理を行うA/D変換回路20は、図35に示すような構成となる。図4に示したA/D変換回路20と同一の部分は同一の符号を付し、その説明は省略する。図35に示したA/D変換回路200は、図4に示したA/D変換回路20と比較して、TDC分解能切り換え回路201が追加された構成とされている。また、図35においては、リップルカウンタ24を構成する上位ビットのリップルカウンタである、上位ビットリップルカウンタ202を図示してある。リップルカウンタ24は、カウントするビット数だけフリップフロップを備えているが、そのうちの、上位ビットのカウンタであるフリップフロップ221とフリップフロップ222を図示してある。フリップフロップ221は、上位ビットのQ[x]をカウントし、フリップフロップ222は、上位ビットのQ[y]をカウントする。このxやyは、図33を参照して説明した処理を行うA/D変換回路200の場合、12や13である。しかしながら、xやyは、12や13に限定されるのではなく、リップルカウンタ24内の所定のフリップフロップに接続され、その出力を参照できる構成とされていればよい。また、連続しているフリップフロップの出力が参照される実施の形態に限定されるわけではなく、連続していないフリップフロップの出力が参照される形態でもよい。さらに、2つの出力が参照されるだけでなく、さらに他の出力が参照されるように構成することも可能である。TDC分解能切り換え回路201は、2個のAND回路と1個のOR回路から構成されるAND-OR回路211、AND回路212、MullerのC素子213,214を備える。MullerのC素子は、待ち合わせ素子として知られており、2入力の両方が揃うと出力をその値にし、2入力が異なるときには前の出力値を保持し、出力する回路である。AND-OR回路211の第1の2入力AND回路の第1の入力端子は、パルス信号EBCK2の供給ラインに接続されている。第1の2入力AND回路の第2の負入力端子には、AND回路214からの制御信号TDC2SELが供給される。AND-OR回路211の第2の2入力AND回路の第1の入力端子は、パルス信号EBCK1の供給ラインに接続されている。第2の2入力AND回路の第2の入力端子には、MullerのC素子214からの制御信号TDC2SELが供給される。第1の2入力AND回路と第2の2入力AND回路からの出力は、OR回路に供給される。OR回路からの出力は、AND回路212の第1の入力端子に供給される。AND回路212の第2の負入力端子には、MullerのC素子213からの制御信号TDC1SELが供給される。AND回路212からの出力は、AND-OR回路61の第1の3入力AND回路の第1の入力端子と、第2の3入力AND回路の第1の入力端子に、パルス信号EBCKとして供給される。このような構成を有するA/D変換回路200の動作について、図36を参照して説明する。図36は、制御信号の波形を示す。図36Aは、ラッチデコード回路23図3が、3bitTDCとして機能しているときの波形であり、図36Bは、2bitTDCとして機能しているときの波形であり、図36Cは、1bitTDCとして機能しているときの波形である。図36に示した制御波形は、ラッチデコード回路23に供給される制御信号の波形であるが、このラッチデコード回路23の中身は、図35に示したA/D変換回路200の一部である。図36に示した制御波形は、A/D変換回路200に供給される制御信号の波形であるが、比較のために、図17に示したA/D変換回路20図4に供給される制御信号の波形を再度参照する。例えば、図17Aと図36Aを比較する。図17Aに対して、図36Aには、制御信号EBCK2と制御信号EBCK1が追加されていることがわかる。制御信号EBCK、制御信号EBCKO、制御信号XEBMSK、および制御信号EB4CKは、A/D変換回路20とA/D変換回路200で同じ制御を行うための信号である。しかしながら、A/D変換回路20図4において、制御信号EBCKは、外部から供給され、各カラムに共通して供給される信号であるのに対して、A/D変換回路200図35において、制御信号EBCKは、制御信号EBCK2と制御信号EBCK1から生成される信号である点が異なる。換言すれば、A/D変換回路20図4において、制御信号EBCKは、外部から供給される信号であるのに対し、A/D変換回路200図35において、制御信号EBCKは、自己で生成する信号である。よって、A/D変換回路200においては、各カラムで異なる制御信号EBCKに基づいて、個々のカラムが、そのカラムにおいて最適な分解能でデコード処理を実行することが可能となる。このことにより、A/D変換回路20と比較して、各カラムに制御信号EBCKが共通に供給されるときに生じる可能性のあるリニアリティの悪化や単調増加性の消失といったことが発生する可能性は、A/D変換回路200においてはない。図36を参照するに、制御信号EBCK1には2bitTDCのための2つのパルスが、制御信号EBCK2には3bitTDCのための3つのパルスがカラム全体に分配されており、各カラムでは制御信号TDC2SELと制御信号TDC1SELの値に応じて、この制御信号EBCK1、制御信号EBCK2を選択およびマスクすることで分解能に応じたデコードが可能となるように構成されている。ここで、EBSEL20は3bitTDC、2bitTDCの両方に対応するためタイミングをずらしてEB2に1回、EB1に2回、EB0に1回アクセスするようにしてある。図36Aに示すように、のとき、動作モードは3bitTDCである。このときデコードパルスには制御信号EBCK2が選択され制御信号EBCKにパルスが3つ出力される。EB3の値とアクセスされたEB20の値により、制御信号EBCKOにパルスが通過するかしないかでカウントするのは図17を参照して説明した場合と同様である。図36Bに示すように、のとき、動作モードは2bitTDCである。このときデコードパルスには制御信号EBCK1が選択され制御信号EBCKにパルスが2つ出力される。EB3の値と2回アクセスされたEB1の値により、制御信号EBCKOにパルスが通過するかしないかでカウントするのは図17を参照して説明した場合と同様である。図36Cに示すように、のとき、動作モードは1bitTDCである。このとき制御信号EBCK2および制御信号EBCK1はマスキングされ制御信号EBCKにはパルスが発生しない。そのため、EBSEL20によるアクセスがあってもEBCKOにパルスが発生することはない。このように、制御信号TDC2SELと制御信号TDC1SELに基づいてデコード処理が実行されるようにすることで、図35に示したA/D変換回路200においても、所定の領域例えば、白領域において、クロック信号を停止することで、クロック信号を停止した分だけ、少なくとも消費電力を低減させることが可能となる。クロック信号を停止させることは、分解能の落とすことになるが、分解能を落とすことによる影響が少ない領域例えば、白領域で分解能を落とすので、最終的なデコード値には影響がなく、画質を維持することができる。すなわち本実施の形態によれば、所定の領域において分解能を落とす分解能を切り換えることで、画質を落とすことなく、消費電力を落とすことが可能となる。また、分解能を落とすときに、すなわちクロック信号を停止させるときにリップルカウンタにおける上位ビットを参照し、所定の制御信号上記した例では、制御信号TDC1SELと制御信号TDC2SELをアサートすることで生成される信号に基づいてデコード処理を行なうことにより、リニアリティが悪化してしまうことや単調増加性が消失してしまうことを防ぐことができる。すなわち、分解能を落としたとしても、分解能を落とす前の状態と同程度の画質を維持することが可能となる。このように、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、比較器の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチしその値をデコードすることでクロック信号周期より分解能が高い下位ビットを出力する時間量子化器TDC:TimetoDigitalConverterを有する、積分型A/D変換器において、照度に応じ白領域においてTDCの分解能を減じることで、必要のない位相情報を持つクロック信号を停止させることで消費電流を減らすことが可能となる。この積分型A/D変換装置は、積分型A/D変換装置を列並列で有するCMOSイメージセンサに適用でき、照度が異なることで分解能がカラムによって異なるTDC群に対し、特定の分解能に対応したデコード制御をカラム全体で行うことによって生じるDNLdifferentialnonlinearityの悪化やリニアリティの悪化が発生する可能性を、クロック信号を停止させるとき固定する論理値を制御することによって緩和させることが可能となる。また積分型A/D変換器を列並列で有するCMOSイメージセンサに適用した場合において、照度が異なることで分解能がカラムによって異なるTDC群に対し、各カラムにおいてカウンタの上位ビットの変化を観測することでそのカラムの照度および分解能を認識することができ、カラム全体に分配された複数のデコード制御から各カラムの分解能に応じてデコード制御を選択的に行うようにすることができ、DNLdifferentialnonlinearityの悪化やリニアリティの悪化が発生しないようにすることができる。[第2の実施の形態について]図37にA/D変換装置AnalogDigitalConverterの一実施の形態の構成を示す。A/D変換装置300は、参照電圧供給部321、比較器322、ラッチデコード回路323、リップルカウンタ324、およびグレイコードカウンタ325を有する。ラッチデコード回路323は、ラッチ回路とデコード回路から構成される。A/D変換装置300は、上位ビットカウンタと、隣接する値の変化が常に1ビットであるという特徴をもつGCカウンタグレイコードカウンタで下位ビットを取得する積分型A/D変換装置である。図37には例として、上位9bitのリップルカウンタと下位5bitのGCカウンタで構成する分解能14bitのA/D変換装置を示している。比較器322は、参照電圧供給部321から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧Vrampと、入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチデコード回路323に出力する。ラッチデコード回路323は、比較器322の出力信号VCOのレベルが反転した際にグレイコードをラッチし、ラッチデータGCを出力する。ラッチデコード回路323には、グレイコードカウンタ325から5bit分のグレイコードGC40が供給される。グレイコードカウンタ325には、基準クロック信号CLKが供給される。ラッチデコード回路323は、ラッチ情報をパルス列に変換し、そのパルスをリップルカウンタ324のカウントクロック信号として出力する。リップルカウンタ324は、ラッチデコード回路323のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの最下位ビットとしてバイナリコードに変換する。図37に示したA/D変換回路300を列並列に有するイメージセンサに適用した場合、例えば、図18に示すように適用した場合、カラム処理回路群105は、図38に示したような構成となる。カラム処理回路群105は、下位Nビット、上位MビットのADCとして構成される。例えば、カラム処理回路群105は、下位5ビット、上位9ビットの合計14ビットのADCとして構成される。カラム処理回路群105は、複数カラムを含む複数のADCブロック105-1乃至105-Pを有する。換言すれば、カラム処理回路群105は、複数のカラムを1つのADCブロックとして複数のADCブロックに区分けされている。1つのADCは、図37に示したA/D変換装置300の構成とされている。カラム処理回路群105は、各ADCブロック105-1乃至105-Pに1つのグレイコードカウンタ325-1乃至325-Pが配置されている。グレイコードカウンタ325-1乃至325-Pは、コード変換カウンタとして機能する。各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部351が配置されている。カラム処理部351は、DAC321参照電圧供給部321により生成される傾きを変化させたランプ波形である参照信号RAMPVslopと、行線毎に画素から垂直信号線を経由し得られるアナログ信号VSLとを比較する比較器コンパレータ322を有する。カラム処理部351は、比較器322の出力およびグレイコードカウンタ325-1乃至325-Pのカウント結果を受けてカウント値をラッチする下位Nビットの下位ビットラッチ部352を有する。カラム処理部351は、下位ビットラッチ部352の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Mビット用の上位ビットカウンタ部353を有する。下位ビットラッチ部352は、ラッチデコード回路323に該当し、上位ビットカウンタ部353は、リップルカウンタ324に該当する。参照信号RAMPは、時間とともに電圧値が例えば線形に変化するランプ波形として生成される。各カラム処理部351の比較器322は、この参照信号RAMPと画素部不図示のアドレス指定された画素から垂直信号線に読み出されたアナログ信号VSLとを比較する。ここでは、比較器322は、参照信号RAMPとアナログ信号VSLが一致するまでは出力信号VCOをハイレベルで出力し、一致すると出力信号VCOのレベルをハイレベルからローレベルに反転する。この比較器322の出力信号VCOの出力レベルが反転したことをトリガとして下位ビットラッチ部352におけるグレイコードGC[0]乃至GC4のラッチ動作が行われる。各グレイコードカウンタ325は、タイミング制御回路に含まれるPLL回路371で生成され、クロック信号供給線を伝搬される、例えば周波数fnMHzの基準クロック信号CLKを受けデジタルコードであるNビットのグレイコードGCを生成する。複数のNビットのグレイコードGCは、1ビットのみ論理0と論理1間のレベル遷移がおこるコードとして形成される。グレイコードカウンタ325は、周波数fnの基準クロック信号CLKを受けてカウント動作を行い、分周した周波数の5=NビットのグレイコードGC[0]乃至GC[4]を生成する。グレイコードカウンタ325は、周波数1/2fnの最下位のグレイコードGC[0]を生成し、周波数1/4fnのグレイコードGC[1]を生成し、周波数1/8fnMHzのグレイコードGC[2]を生成する。さらにグレイコードカウンタ325は、周波数1/16fnのグレイコードGC[3]および最上位のグレイコードGC[4]を生成する。各グレイコードカウンタ325は、生成したグレイコードを同じADCブロック105-1乃至105-Pに含まれる複数カラム分の下位ビットラッチ部352に供給する。グレイコードカウンタ325は、入力基準クロック信号CLKの立ち下りエッジでバイナリコードBC[0]乃至BC[4]を生成し、入力クロック信号およびバイナリコードBC[0]乃至BC[4]を生成する。そして、基準クロック信号CLKと同じ周波数のクロック信号CKおよびその反転信号XCKで各ビットの同期を取り直して、グレイコードGC[0]乃至GC[4]を出力する。各グレイコードカウンタ325は、生成したグレイコードを同じADCブロック105-1乃至105-Pに含まれる複数カラム分の下位ビットラッチ部352に供給する。図39に、基準クロック信号CLKとグレイコードGC40の波形を示す。参照電圧供給部321から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧RAMPと入力電圧VSLとが比較器322で比較され、その比較結果がVCOとして出力され、ラッチデコード回路323に供給される。各カラムにおいて、VCOが変化したタイミングで上位カウンタは動作を開始もしくは停止する。また下位ビットラッチ部352は、グレイコードカウンタ325によるグレイコードGC[0]、グレイコードGC[1]、グレイコードGC[2]、グレイコードGC[3]、グレイコードGC[4]をそれぞれ取り込んでラッチする。グレイコードを用いたA/D変換回路300においても、所定の領域において分解能を落とすことで消費電力を低減させる。このことについて、図40を参照して説明する。図40にA/D変換期間とグレイコードGC40の動作期間を示す。A/D変換期間の前半は画素出力VSLの電位が高いの計数で、後半はVSL電位が低いを計数している。A/D変換期間において、低照度の黒領域では分解能が高い5bitGCの動作モードで動作させ、グレイコードカウンタ325においてグレイコードGC40が出力される。そして、分解能を落としても実質的に画質が低下しない領域からは、最下位のグレイコードGC0の出力を停止させ4bitGCの動作モードに移行させ、4bitGCとして動作させる。さらに、その後、次のグレイコードGC1の出力を停止させ3bitGCの動作モードに移行させ、3bitGCで動作させる。続けて、2bitGCの動作モード、1bitGCの動作モードに順次以降するようにしても良いし、3bitGCの動作モードまでで動作モードの移行は停止されるようにしても良い。このように、順次分解能を落とす分解能を切り換えることで、消費電力を削減することが可能となる。分解能を落とす方法としては、グレイコードの出力を停止させることで行うことができる。このようにグレイコードの出力を停止させることで、グレイコードカウンタ325からグレイコードGC40を出力し続けている場合と比較して、所定の領域例えば白領域でGC10を停止させた分だけ消費電流を削減できることは明らかである。ただし、単にグレイコードの出力を停止するだけでは、リニアリティが悪化する可能性がある。このことについて図41を参照して、n1bitのグレイコードGCn0をバイナリ値BCn0に変換するアルゴリズムについて説明する。図41は5bitのグレイコードGC40をバイナリ値BC40に変換する方法を示している。最上位のグレイコードGCnは、そのままバイナリ値の最上位BCnとし、その後は次式6に基づいてバイナリ値が求められる。式6から、下位のバイナリコードBC[m1]は、上位のバイナリコードBc[m]と下位のバイナリコードに対応するグレイコードGC[m-1]の排他的論理が求められることで算出されることがわかる。図41に基づいて説明すると、まず最上位のグレイコードGC[4]は、そのまま、バイナリコードBC[4]とされる。下位ビットは、自段でラッチされたグレイコードGCと前段のバイナリコードBCとの排他的論理和EXORをとることによりバイナリコードBCに変換されるため、バイナリコードBC[3]は、自段でラッチされたグレイコードGC[3]と前段のバイナリコードBC[4]との排他的論理和が取られることにより求められる。同様に、バイナリコードBC[2]は、自段でラッチされたグレイコードGC[2]と前段のバイナリコードBC[3]との排他的論理和が取られることにより求められ、バイナリコードBC[1]は、自段でラッチされたグレイコードGC[1]と前段のバイナリコードBC[2]との排他的論理和が取られることにより求められ、バイナリコードBC[0]は、自段でラッチされたグレイコードGC[0]と前段のバイナリコードBC[1]との排他的論理和が取られることにより求められる。このように、バイナリコードは、下位のバイナリコードと同位のグレイコードを用いて求められる。図42は、上述のアルゴリズムでバイナリ値に変換した結果を、横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示したものである。図42において、実際のデコード値とは、図40に示したように、グレイコードGC0を停止するときにLo固定して停止させたときの値である。図42において、丸い点は理想のデコード値を示し、四角い点は実際のデコード値を示し、4bitGCの動作モードで動作している時のデコード値を示す。図42から、理想のデコード値と実際のデコード値は乖離していることが読み取れる。さらに図43に、グレイコードGC1とグレイコードGC0をLo固定して上述のアルゴリズムでバイナリ値に変換した結果を、横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示する。図43において、丸い点は理想のデコード値を示し、四角い点は実際のデコード値を示し、3bitGCの動作モードで動作している時のデコード値を示す。図43に示した場合においても、理想のデコード値とデコード値には乖離があることが読み取れる。このように、グレイコードを停止するとき、Lo固定とすると、リニアリティが悪化する可能性がある。図42、図43に示した実際のデコード値は、グレイコードの出力を停止するとき、Lo固定としていた。すなわち、GC[0]=L、またはGC[1],GC[0]=L,Lの状態で、グレイコードの出力を停止していた。このように停止させるのではなく、停止させる論理値を変更することでリニアリティを改善することができる。図44は、白領域のクロック信号停止において、グレイコードカウンタにおいて最下位のグレイコードGC0を停止させるときLo固定ではなくHi固定とした例である。すなわち、GC[0]=Hの状態で、グレイコードの出力を停止した例である。このような停止を行うと、グレイコードの出力が停止されている期間クロック信号が停止されている期間では各カラムでラッチされる値は論理値0ではなく、論理値1が記憶される。これをグレイコードからバイナリ値に変換するアルゴリズムにあてはめると、リニアリティが改善される。4bitGCの動作領域においてはGC0がLo固定であってもHi固定であってもリニアリティに変化はないことが確認されている。3bitGCの動作領域においては、=と固定したときにリニアリティが改善することが確認されている。このことを、図46に示す。図46には3bitGCの動作領域において停止させる2つのグレイコードGC1GC0の論理の組み合わせと、そのときの最大誤差を表にまとめたものである。グレイコードGC[0]とグレイコードGC[1]が、共にLo停止された場合、最大誤差は、3LSBとなる。グレイコードGC[0]がLo停止され、グレイコードGC[1]がHi停止された場合、最大誤差は、3LSBとなる。グレイコードGC[0]がHi停止され、グレイコードGC[1]がLo停止された場合、最大誤差は、2LSBとなる。グレイコードGC[0]とグレイコードGC[1]が、共にHi停止された場合、最大誤差は、2LSBとなる。この結果から、上記したようにグレイコードGC[0]をHi停止し、グレイコードGC[1]をLo停止するように設定するか、またはグレイコードGC[0]とグレイコードGC[1]が、共にHi停止されるように設定すると、デコード値の最大誤差が小さくなり、クロック信号を停止させても、デコード値の精度の低下を最小限に抑えられる。また、このようにいくつかの組み合わせにおいて、停止させるときの論理値を変更することでリニアリティの改善することができる。よって、ここでは、一例を示したのであり、組み合わせの限定を示すわけではない。図45は横軸に時間、縦軸にデコード値をとり、A/D変換のリニアリティを図示する。図45は3bitGCの動作領域の結果である。図45は、図43に対応しており、図43が、GC[1],GC[0]=L,Lで停止したときのデコード値を示し、図45が、GC[1],GC[0]=L,HまたはGC[1],GC[0]=H,Hで停止したときのデコード値を表す。待たず45において、丸い点は理想のデコード値を示し、四角い点はGC[1],GC[0]=L,Hで停止した時のデコード値を示し、三角形の点はGC[1],GC[0]=H,Hで停止したときのデコード値を示す。図45に示したように、GC[1],GC[0]=L,HまたはGC[1],GC[0]=H,Hで停止したときのデコード値は、理想のデコード値と乖離しているが、その乖離幅は、図43に示した場合に対して小さくなっていることが読み取れる。すなわち、GC[1],GC[0]=L,HまたはGC[1],GC[0]=H,Hで停止したときの方が、GC[1],GC[0]=L,Lで停止したときよりもリニアリティが改善する。また、再度図43を参照する。図43において、時間4から5になるときのデコード値の増加率と、時間8から9になるときのデコード値の増加率は異なる。この場合、単調に増加しているが、その増加率の差が大きい。これに対して、図45において、時間4から5になるときのデコード値の増加率と、時間8から9になるときのデコード値の増加率は、ほぼ同じである。この場合、単調に増加し、かつその増加率の差も小さい。このようなことから、単調増加性も改善されることがわかる。このように、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、比較器の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、クロック信号からグレイコードカウンタより生成されたグレイコードをラッチしその値をデコードすることで下位ビットとを出力するグレイバイナリ複合カウンタを有する、積分型A/D変換器において、照度に応じ白領域においてグレイコードカウンタから分解能を減じることで必要がなくなるグレイコードの出力を停止させることで消費電流を減らすことが可能となる。また、このような積分型A/D変換器を列並列で有するCMOSイメージセンサに適用することができ、照度が異なることで分解能がカラムによって異なるグレイバイナリ複合カウンタ群に対し、一律のデコード制御をカラム全体で行うことによって生じるDNLdifferentialnonlinearityの悪化やリニアリティの悪化が起きる可能性を、グレイコードカウンタから出力されるグレイコードを停止させる際の論理値を制御することによって緩和させることが可能となる。なお、上述した実施の形態においては、積分型A/D変換装置を例にあげて説明したが、積分型に限定されるのではなく、逐次比較型、パイプライン型、ΣΔ型などにも適用できる。[記録媒体について]上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。図47は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、CPUCentralProcessingUnit1001、ROMReadOnlyMemory1002、RAMRandomAccessMemory1003は、バス1004により相互に接続されている。バス1004には、さらに、入出力インタフェース1005が接続されている。入出力インタフェース1005には、入力部1006、出力部1007、記憶部1008、通信部1009、およびドライブ210が接続されている。入力部1006は、キーボード、マウス、マイクロフォンなどよりなる。出力部1007は、ディスプレイ、スピーカなどよりなる。記憶部1008は、ハードディスクや不揮発性のメモリなどよりなる。通信部1009は、ネットワークインタフェースなどよりなる。ドライブ1010は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア1011を駆動する。以上のように構成されるコンピュータでは、CPU1001が、例えば、記憶部1008に記憶されているプログラムを、入出力インタフェース1005およびバス1004を介して、RAM1003にロードして実行することにより、上述した一連の処理が行われる。コンピュータCPU1001が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア1011に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。コンピュータでは、プログラムは、リムーバブルメディア1011をドライブ1010に装着することにより、入出力インタフェース1005を介して、記憶部1008にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部1009で受信し、記憶部1008にインストールすることができる。その他、プログラムは、ROM1002や記憶部1008に、あらかじめインストールしておくことができる。なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。"