"内蔵メモリの不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部を有する半導体記憶装置において、内蔵メモリの診断を行い、診断結果を全体比較結果信号として出力する自己診断回路と、前記ロウ冗長部へ置換するか否かを判定する単位である置換判定単位の区切りを示すアドレス検知信号を前記ロウアドレスの下位mrビット但し、mrは自然数に基づいて生成するアドレス切替検知回路と、前記アドレス検知信号がアクティブの時には前記全体比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記全体比較結果信号をラッチする不良情報保持回路と、前記不良情報信号がアクティブとなる前記ロウアドレスと、既に置き換えが確定している置換ロウアドレスが、前記下位mrビット以外のビットで一致するか否かを検出するロウアドレス重複判定回路と、前記ロウアドレスをラッチする置換アドレス情報保持回路と、を備え、前記置換アドレス情報保持回路は、前記ロウアドレス重複判定回路において一致を検出しない場合に、前記不良情報信号がアクティブとなる前記ロウアドレスをラッチし、前記置換アドレス情報保持回路にラッチされた検出順に、前記ロウ冗長部から1つの前記冗長メモリセル群を予め設定された順序に基づいて選択することを特徴とする半導体記憶装置。前記アドレス切替検知回路は、前記ロウアドレスの下位mrビットと、カラムアドレスの下位mcビット但し、mcは自然数に基づいて前記アドレス検知信号を生成することを特徴とする請求項1に記載の半導体記憶装置。前記アドレス検知信号は前記置換判定単位の最終サイクルにアクティブになり、前記置換判定単位の最終サイクルにおいて前記ロウアドレス重複判定回路による判定を行うことを特徴とする請求項1または2に記載の半導体記憶装置。IO単位のメモリセル群と置き換えられる冗長メモリセル群であるIO冗長部をさらに備え、前記自己診断回路は、IO毎の診断結果をIO毎比較結果信号として出力し、前記不良情報保持回路は、前記アドレス検知信号がアクティブの時には前記IO毎比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記IO毎比較結果信号をラッチし、前記IO毎不良情報信号に基づいて、前記IO冗長部から前記冗長メモリセル群を選択することを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。前記IO毎不良情報信号を前記IO毎にカウントするカウンタ回路をさらに備え、前記カウンタ回路のカウント出力が、所定の値以上である場合に、前記IO毎不良情報信号を確定することを特徴とする請求項4に記載の半導体記憶装置。以下の分析は、本発明により与えられる。しかしながら、特許文献1に記載された従来技術では、不良メモリセルの検出を高速動作で行う場合、メモリセルの不良が連続して発生していると、最初の不良で確定した冗長確定信号FILL_R1、置換ロウアドレスRrow1[n,0]のフィードバックが間に合わずに、2番目の不良データを正しく取得できないという問題がある。2回目以降のロウ置換判定には前回までに取得した置換アドレス情報ロウ冗長確定信号と置換ロウアドレスの参照が必要であるが、置換ロウアドレスと試験中のロウアドレスを逐次比較する際に、次サイクルの全体比較結果信号Judgeに対して、ロウ冗長確定信号FILL_R1や置換ロウアドレスRrow1[n,0]のフィードバックが遅延すると、全体比較結果信号Judge2が不正演算結果となり、置換の必要ないRowアドレスが重複して取得されてしまう。一般に、搭載するメモリセル数の増加に伴いスペアメモリセル数も増加するため、ロウアドレスの逐次比較回路例えば、図17における一致検出回路50a、50b等における論理段数が増加し、遅延量が増大する傾向にあるため、遅延による置換ロウアドレスの重複が問題となっている。従って、高速化、大容量化する半導体メモリにおいて、メモリセルの不良が連続して発生した場合においても、上記した遅延による不正演算が起きないように、ロウ置換判定の動作速度マージンを改善することが望まれている。本発明の第1の視点による半導体記憶装置は、内蔵メモリの不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部を有する半導体記憶装置において、内蔵メモリの診断を行い、診断結果を全体比較結果信号として出力する自己診断回路と、前記ロウ冗長部へ置換するか否かを判定する単位である置換判定単位の区切りを示すアドレス検知信号を前記ロウアドレスの下位mrビット但し、mrは自然数に基づいて生成するアドレス切替検知回路と、前記アドレス検知信号がアクティブの時には前記全体比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記全体比較結果信号をラッチする不良情報保持回路と、前記不良情報信号がアクティブとなる前記ロウアドレスと、既に置き換えが確定している置換ロウアドレスが、前記下位mrビット以外のビットで一致するか否かを検出するロウアドレス重複判定回路と、前記ロウアドレスをラッチする置換アドレス情報保持回路と、を備え、前記置換アドレス情報保持回路は、前記ロウアドレス重複判定回路において一致を検出しない場合に、前記不良情報信号がアクティブとなる前記ロウアドレスをラッチし、前記置換アドレス情報保持回路にラッチされた検出順に、前記ロウ冗長部から1つの前記冗長メモリセル群を予め設定された順序に基づいて選択する。メモリセルの不良が連続サイクルで発生した場合には、自己診断回路の診断結果である全体比較結果信号が連続してフェイル状態となる。ここで、本発明の半導体記憶装置によれば、置換判定単位の区切りを示すアドレス検知信号を生成し、アドレス検知信号が非アクティブの場合にはアクティブになるまで全体比較結果信号をラッチし、アドレス検知信号がアクティブの場合のみ全体比較結果信号を不良情報信号として出力するようにしたから、該不良情報信号が連続してアクティブにならないようにすることが可能になる。これにより、ロウアドレス重複判定回路の演算に間隔を空けることができるため、ロウ置換判定の動作速度マージンを改善することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態の半導体記憶装置は、内蔵メモリ図1の30の不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部図2の152を有する半導体記憶装置において、内蔵メモリ図1の30の診断を行い、診断結果を全体比較結果信号図1のJudgeとして出力する自己診断回路図1の10と、ロウ冗長部図2の152へ置換するか否かを判定する単位である置換判定単位図2の156、157、図7の403、404の区切りを示すアドレス検知信号図1のREをロウアドレスの下位mrビット図1のRow[0]但し、mrは自然数;図1のRow[0]は、mr=1でロウアドレスの最下位ビットであるに基づいて生成するアドレス切替検知回路図1の25と、アドレス検知信号図1のREがアクティブの時には全体比較結果信号図1のJudgeを不良情報信号図1のJGRとして出力し、アドレス検知信号図1のREが非アクティブの時にはアクティブになるまで全体比較結果信号図1のJudgeをラッチする不良情報保持回路図1の24と、不良情報信号図1のJGRがアクティブとなるロウアドレス図1、図5のRow[n,1]と、既に置き換えが確定している置換ロウアドレス図5、図6のRrow1[n,1]~Rrowk[n,1]のうち、確定しているものが、下位mrビット以外のビット図1の[n,1]、すなわち第nビット~第1ビットで一致するか否かを検出するロウアドレス重複判定回路図5の70と、ロウアドレス図1、図5のRow[n,1]をラッチする置換アドレス情報保持回路図5、図6の71と、を備え、置換アドレス情報保持回路図5、図6の71は、ロウアドレス重複判定回路図5の70において一致を検出しない場合に、不良情報信号図5のJGR2がアクティブとなるロウアドレス図5のRow[n,1]をラッチし、置換アドレス情報保持回路図5、図6の71にラッチされた検出順図5、図6のRrow1[n,1]→Rrow2[n,1]→...→Rrowk[n,1]の順に、ロウ冗長部図2の152から1つの冗長メモリセル群を予め設定された順序図2のRED1→RED2→...→REDkの順に基づいて選択する。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は本発明の実施例1に係る半導体記憶装置の構成を示すブロック図である。図1において、半導体記憶装置は、自己診断回路10、冗長素子配置演算器20、内蔵メモリ30を備える。自己診断回路10は、図15に示す従来の半導体記憶装置の自己診断回路10と同様であり、自己診断制御器11、アドレス発生器12、データ発生器13、比較器14を備え、データ発生器13で発生したテストパターンを内蔵メモリ30に対して発生し、テスト結果を比較器14で比較する機能を有する。比較器14は診断結果を全体比較結果信号Judgeとして冗長素子配置演算器20に出力する。ここで、全体比較結果信号Judgeは、アドレス発生器12が出力するアドレスによって選択されるメモリセルに不良セルが含まれているか否かを示す自己診断回路10の診断結果を示す信号である。全体比較結果信号Judgeは、不良セルが含まれている場合には診断結果がフェイルfailであることを示すハイレベルが出力され、不良セルが含まれていない場合には診断結果がパスpassであることを示すローレベルが出力される。また、冗長素子配置演算器20は、1次アドレスラッチ回路21、置換演算回路26、アドレス切替検知回路25、不良情報保持回路24を備える。1次アドレスラッチ回路21は、アドレス発生器12から内蔵メモリ30に出力されるアドレス信号を一旦ラッチし、ロウアドレスの最下位ビット以外のビットRow[n,1]を置換演算回路26に、ロウアドレスの最下位ビットRow[0]をアドレス切替検知回路25に出力する。置換演算回路26は、1次アドレスラッチ回路21が出力するロウアドレスRow[n,1]、不良情報保持回路24が出力する不良情報信号JGRを入力し、ロウアドレスRow[n,1]が既に冗長ロウ置換が確定しているか否かを判定した上で、冗長ロウ置換が確定していない場合に、冗長ロウ置換のためのロウアドレスRow[n,1]をラッチすることにより、置換アドレス情報であるロウ冗長確定信号FILL_R1~FILL_Rk、及び置換ロウアドレスRrow1[n,1]~Rrowk[n,1]を生成し、内蔵メモリ30内の電気ヒューズ回路33に出力する。電気ヒューズ回路33はロウ冗長確定信号FILL_R1~FILL_Rk、置換ロウアドレスRrow1[n,1]~Rrowk[n,1]を基に不良救済のための救済情報のプログラミングを行う。そして、電気ヒューズ回路33はロウ冗長確定信号PFILL_R1~PFILL_Rk、置換ロウアドレスPRrow1[n,1]~PRrowk[n,1]をメモリ部35に供給する。アドレス切替検知回路25は、1次アドレスラッチ回路21が出力するロウアドレスの最下位ビットRow[0]を入力し、置換判定単位の区切りを示すアドレス検知信号REを生成し、不良情報保持回路24に出力する。ここで、置換判定単位とアドレス検知信号REについて、図2を参照しながら以下に詳細に説明する。実施例1では、図2に示すように、ワード線2本の単位でメインメモリ部151の不良をロウ冗長部152に置換している。また、自己診断回路10によるテストの走行順は、メモリセルW0、Y0→W1、Y0→W2、Y0→W3、Y0→W4、Y0→...であり、同じカラム選択線上でワード線番号がインクリメントする方向になっている。ここで、メモリセルの指定は、上記のようにワード線番号、カラム選択線番号で記している。このような走行順序のテストで不良セルがあった場合、ワード線2本の単位ワード線番号が偶数W2iと奇数W2i1からなる単位、但し、i=0、1、2、...では、不良セルを検出した場合に、ロウ冗長部152の同じ置換先セットを参照することになる。そこで、上記したワード線2本の単位を置換判定単位とし、上記した置換判定単位毎に、ロウ冗長部152へ置換するか否かの判定が行われる。アドレス検知信号REは、置換判定単位の区切りを示す信号であり、具体的には、ロウアドレスの最下位ビットRow[0]=1のときにハイレベルアクティブになる。すなわち、アドレス検知信号REは置換判定単位の最終サイクルにおいてハイレベルアクティブとなる信号である。図2において、置換判定単位156、157を示す。置換判定単位156内のメモリセルW1、Y0においてアドレス検知信号REはハイレベルアクティブになり、置換判定単位157内のメモリセルW3、Y0においてアドレス検知信号REはハイレベルアクティブになる。また、不良情報保持回路24は比較器14が出力する全体比較結果信号Judge、アドレス切替検知回路25が出力するアドレス検知信号REを入力し、保持した不良情報を不良情報信号JGRとして置換演算回路26に出力する。内蔵メモリ30は、内蔵RAMであって、メモリセル選択のためのロウアドレスADDR[n,0]、カラムアドレスADDC[1,0]、データ入力端子Din、データ出力端子Doutを備え、電気ヒューズ回路33が出力する置換アドレス情報に従って、不良のメモリセルを置換することにより不良救済する機能を有する。ここで、実施例1では、カラムアドレスADDC[1,0]が2ビットの場合について例示しているが、これに限定されず、任意ビット数のカラムアドレスで構成することができる。電気ヒューズ回路33は、置換演算回路26が出力する置換アドレス情報ロウ冗長確定信号、置換ロウアドレスに基づいて、対応する不良を救済して復旧させるために電気ヒューズの切断による救済情報のプログラミングを行う。図2はメモリ部35の構成を示すブロック図である。メモリ部35は、メモリセル部150とデコーダ部160により構成される。デコーダ部160はスペアワードデコーダ166、167、ロウデコーダ162、カラムデコーダ163、NOR回路164、AND回路165を備える。メモリセル部150は、通常時に選択されるメインメモリ部151と、ロウ置換救済時に選択されるロウ冗長部152により構成される。メインメモリ部151は、ワード線W0~WN、及びカラム選択線Y0~Y3により選択されるメモリセルによって構成される。一方、ロウ冗長部152はスペアワード線R1_0、R1_1、...、Rk_0、Rk_1、及びカラム選択線Y0~Y3により選択されるメモリセルによって構成される。ここで、WNはロウアドレスADDRでデコードされる最大のワード線である。ワード線W0~WN、又はスペアワード線R1_0、R1_1、...、Rk_0、Rk_1の中のいずれか1本と、カラム選択線Y0~Y3のいずれか1本で選択された1つのメモリセルに対して、読み出し、書き込みが行われる。ここで、カラム選択線が4本の場合について例示しているが、前述のようにカラムアドレスADDCは任意ビットで構成することができ、カラム選択線はそれに対応した本数で構成することができる。ロウ冗長部152は、図2に示すように、スペアワード線2本を1組として置換するためのk個の置換先セットRED1、RED2、...、REDkに分割して配置される。ここで、kをスペア数と定義する。置換先セットRED1には2本のスペアワード線R1_0、R1_1が接続され、置換により選択された際、ロウアドレスADDR[0]=0であればスペアワード線R1_0、ロウアドレスADDR[0]=1であればスペアワード線R1_1が選択される。置換先セットRED1~REDkは、上述のRED0と同様の構成となるため説明は省略する。ロウデコーダ162はロウアドレスADDR[n,0]を入力し、ロウデコーダ162の出力端子は、AND回路165の一方の入力端子に接続される。また、AND回路165の他方の入力端子は、NOR回路164の出力端子と接続される。そして、AND回路165の出力端子は、夫々ワード線W0~WNと接続される。ここで、AND回路165はワード線の数N1個だけ存在する。カラムデコーダ163はカラムアドレスADDC[1,0]をデコードし、カラムデコーダ163の出力は、カラム選択線Y0~Y3と接続される。スペアワードデコーダ166には、ロウアドレスADDR[n,0]、ロウ冗長確定信号PFILL_R1、置換ロウアドレスPRrow1[n,1]が入力され、スペアワード線R1_0、R1_1に信号を出力する。また、スペアワードデコーダ167には、ロウアドレスADDR[n,0]、ロウ冗長確定信号PFILL_Rk、置換ロウアドレスPRrowk[n,1]が入力され、スペアワード線Rk_0、Rk_1に信号を出力する。ここで、スペアワードデコーダ166、167の台数はスペア数のk台である。NOR回路164は全てのスペアワード線R1_0、R1_1、...、Rk_0、Rk_1を入力し、NOR回路164の出力はAND回路165の一端に接続される。図3はアドレス切替検知回路25の構成を示している。アドレス切替検知回路25はAND回路51、フリップフロップ回路52、インバータ回路53で構成される。ロウアドレスの最下位ビットRow[0]はAND回路51の一端、及びフリップフロップ回路52のデータ入力端子Dに接続される。イニシャライズ信号INITはフリップフロップ回路52のリセット端子Rに接続される。クロック信号CLKはフリップフロップ回路52のクロック端子に接続される。また、フリップフロップ回路52の出力端子Qはインバータ回路53を介してAND回路51の他端に接続され、AND回路51の出力は、アドレス検知信号REとしてアドレス切替検知回路25から出力される。尚、図3に示したアドレス切替検知回路25は一例であり、同じ機能を持つ回路であれば、他の構成による回路を用いてもよい。次に、図4は不良情報保持回路24の構成を示している。不良情報保持回路24はAND回路60、61、OR回路63、インバータ回路62、フリップフロップ回路64で構成される。全体比較結果信号JudgeはOR回路63の一端に接続される。また、アドレス検知信号REはインバータ回路62を介してAND回路60の一端、及びAND回路61の一端に接続される。また、クロック信号CLKはフリップフロップ回路64のクロック端子と接続される。また、OR回路63の出力はAND回路60の他端、及びAND回路61の他端に接続される。また、AND回路60の出力は、フリップフロップ回路64のデータ入力端子Dに接続される。また、フリップフロップ回路64の出力端子QはOR回路63の他端に接続される。また、イニシャライズ信号INITはフリップフロップ回路64のリセット端子Rに接続される。また、AND回路61の出力は不良情報信号JGRとして出力される。次に、図5は、置換演算回路26の構成を示すブロック図である。置換演算回路26は、ロウアドレス重複判定回路70と置換アドレス情報保持回路71で構成される。ロウアドレス重複判定回路70は、不良情報信号JGR、ロウアドレスRow[n,1]、及び置換アドレス情報保持回路71からフィードバックされたロウ冗長確定信号FILL_R1~FILL_Rk、置換ロウアドレスRrow1[n,1]~Rrowk[n,1]を入力して、不良情報信号JGRがフェイルを示すロウアドレスが既に置換ロウアドレスとして確定しているか否かを判定する。具体的には、置換ロウアドレスRrow1[n,1]~Rrowk[n,1]とロウアドレスRow[n,1]が一致しているか否か、すなわち、Rrow1[n,1]~Rrowk[n,1]とロウアドレスRow[n,1]が重複しているか否かを判定する。そして、重複なしと判定した場合のみ、不良情報信号JGR2をハイレベルにして出力する。すなわち、不良情報信号JGRのハイレベルに対し、重複なしと判定された場合のみ、不良情報信号JGR2をハイレベルに出力する。図5に示すようにロウアドレス重複判定回路70は、一致検出回路72、73、74、AND回路75、76を備える。ここで、一致検出回路72は比較回路77、NAND回路78を備える。比較回路77は、入力される置換ロウアドレスRrow1[n,1]とロウアドレスRow[n,1]の全てのビットが一致する場合のみ、ハイレベルを出力する。NAND回路78の入力端子には、比較回路77の出力とロウ冗長確定信号FILL_R1が接続される。比較回路77が一致を検出してハイレベルを出力し、且つ、ロウ冗長確定信号FILL_R1がハイレベルの時、一致検出回路出力信号C1をローレベルに出力する。また、一致検出回路73、74の詳細は不図示であるが、一致検出回路72と同様の構成である。一致検出回路72、73、74は、現在テストしているロウアドレスと置換ロウアドレスを全て比較する必要があるため、図2における置換先セットRED1~REDkの台数であるスペア数kと同数が配置される。AND回路75は全ての一致検出回路出力信号C1、C2、...、CkのAND論理を取り、AND出力信号C_allを出力する。次に、AND回路76は、AND出力信号C_allと不良情報信号JGRのAND論理を取り、不良情報信号JGR2として出力し、置換アドレス情報保持回路71に供給する。次に、図6は置換アドレス情報保持回路71の構成を示している。置換アドレス情報保持回路71はフリップフロップ回路81~87で構成される。イニシャライズ信号INITは全てのフリップフロップ回路のリセット端子Rに接続される。不良情報信号JGR2はフリップフロップ回路81~84のクロック端子に接続される。ロウアドレスRow[n,1]はフリップフロップ回路85~87のデータ入力端子Dに接続される。ここで、フリップ回路81~83の総数及びフリップ回路85~87の総数はスペア数kと等しく、フリップフロップ回路85はフリップフロップ回路81に、フリップフロップ回路86はフリップフロップ回路82に、フリップフロップ回路87はフリップフロップ回路83に各々対応している。また、フリップフロップ回路81のデータ入力端子DはVCCハイレベルに接続され、データ出力端子Qは次段のフリップフロップ回路82のデータ入力端子Dに接続される。以降、フリップフロップ回路84まで同様に接続される。また、フリップフロップ回路85~87のクロック端子は夫々、対応するフリップフロップ回路81~83のデータ出力端子Qと接続される。フリップフロップ回路81~83のデータ出力端子Qはロウ冗長確定信号FILL_R1~FILL_Rkを、フリップフロップ回路84のデータ出力端子Qはロウ置換不可確定信号FILL_ALLを、フリップフロップ回路85~87のデータ出力端子Qは置換ロウアドレスRrow1~Rrowkを夫々出力する。[実施例1の動作]次に、実施例1の動作について図面を参照しながら詳細に説明する。図7は、実施例1の動作を示すタイミングチャートである。時刻T4においてイニシャライズ信号INITがハイレベルになると、フリップフロップ回路52、64、81~87は初期化され、各々のフリップフロップ回路のデータ出力端子Qはローレベルとなる。また、電気ヒューズ回路33は、入力されたロウ冗長確定信号FILL_R1~FILL_Rk、置換ロウアドレスRrow1~Rrowkを、夫々、プログラムした信号であるロウ冗長確定信号PFILL_R1~PFILL_Rk、置換ロウアドレスPRrow1~PRrowkとして直ちに出力する状態になる。その後、クロック信号CLKが入力されると自己診断回路10が動作し、内蔵メモリ30のテストが開始される。実施例1における自己診断回路10の動作は、図15に示す従来の半導体記憶装置における自己診断回路10の動作と同様である。まず、アドレス発生器12からロウアドレスADDRa0、a1、a2、....が内蔵メモリ30に対して順次出力され、1次アドレスラッチ回路21でロウアドレスが一旦ラッチされ、Row[n,0]が出力される。ここで、ロウアドレスADDRa0、a1、a2、....をラッチしたロウアドレスRow[n,0]を、夫々、R_a0、R_a1、R_a2、.....とする。図7に示すように、ロウアドレスの最下位ビットRow[0]は、ロウアドレスRow[n,0]が偶数の場合にローレベル、奇数の場合にハイレベルになる。また、ロウアドレスの最下位ビット以外のビットRow[n,1]は、ロウアドレスの偶数アドレスR_a0、R_a2、R_a4、...が、置換判定単位である2サイクル周期で出力される。また、内蔵メモリ30の出力データDoutは比較器14で比較評価され、パスpassであればローレベル、フェイルfailであればハイレベルとなる全体比較結果信号Judgeを不良情報保持回路24に出力する。図7に示すように、出力データDoutには、ラッチされたロウアドレスR_a0、R_a1、R_a2、....と同期して、夫々、D_a0、D_a1、D_a2、...が出力される。図7では、これらのうち、D_a1、D_a2に対してフェイルfailが検出され、全体比較結果信号Judgeがハイレベルになっている。次に、期間T5、T6、T7における動作を順に説明する。まず期間T5において、この期間の出力データDoutであるD_a1がフェイルと判定されると、全体比較結果信号Judgeはハイレベルになる。期間T5では、ラッチされたロウアドレスはR_a1であり、Row[0]はハイレベル、Row[n,1]はR_a0を出力している。アドレス切替検知回路25が出力するアドレス検知信号REはRow[0]と同じハイレベルになり、不良情報信号JGRにはハイレベルが出力される。このことは置換判定単位403内に置換が必要な不良が存在することを示している。ここで、置換判定単位は、最下位ビット以外のロウアドレスRow[n,1]が変化する単位であり、図7に示すように、2サイクル周期の単位になる。また、期間T5は、置換判定単位403の最終サイクル図7の401になっている。また、期間T5では、ロウアドレス重複判定回路70に対して最初のフェイルであるため重複なしと判定し、不良情報信号JGRと同位相の不良情報信号JGR2ハイレベルを出力する。そしてフリップフロップ回路81は、不良情報信号JGR2を受けて、データ入力端子DのハイレベルVCCをラッチして出力し、ロウ冗長確定信号FILL_R1をハイレベルにする。その直後、ロウ冗長確定信号FILL_R1がハイレベルに遷移したことによって、ロウアドレスの最下位ビット以外のビットRow[n,1]であるR_a0がフリップフロップ回路85により再度ラッチされ、1番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号FILL_R1がハイレベルになり、置換ロウアドレスRrow1[n,1]が確定する。ここで、図2のロウ冗長部152の置換先セットRED1~REDkはワード線2本単位の構成であり、ワード線2本単位で置換するため、最下位ビットRow[0]は置換アドレス情報として不要であり、ラッチされる置換ロウアドレスは[n,1]の範囲のビットで十分である。次に期間T6において、この期間の出力データDoutであるD_a2がフェイルと判定され、全体比較結果信号Judgeがハイレベルになる。この期間では、アドレス切替検知回路25が出力するアドレス検知信号REはローレベルである。そして、不良情報保持回路24のフリップフロップ回路64にハイレベルがラッチされる。すなわち、不良情報保持回路24にD_a2がフェイルであるという情報が保持される。但し、アドレス検知信号REはローレベルであるため、AND回路61により、不良情報信号JGRはローレベル非アクティブである。従って、置換演算回路26においてロウ置換判定の動作は行われない。次に期間T7において、この期間の出力データDoutであるD_a3はパスpassと判定され、全体比較結果信号Judgeがローレベルとなる。但し、アドレス検知信号REはハイレベルになるため、不良情報保持回路24のフリップフロップ回路64に保持されていたハイレベルの信号、すなわちD_a2がフェイルであるという情報が、不良情報信号JGRに出力される。次に、ロウアドレス重複判定回路70で、既に冗長確定されている置換ロウアドレスRrow1[n,1]と重複していないと判定されると、期間T5と同様の動作でロウ冗長確定信号FILL_R2がハイレベルになり、フリップフロップ回路86でロウアドレスR_a2が再度ラッチされ、2番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号FILL_R2がハイレベルになり、置換ロウアドレスRrow2[n,1]が確定する。また、期間T7は、置換判定単位404の最終サイクル図7の402になっている。ここで、期間T5、T6、T7における全体比較結果信号Judge、アドレス検知信号RE、不良情報信号JGRの関係について、図7を参照しながら、以下に整理する。まず、期間T5のように、アドレス検知信号REがアクティブハイレベルの場合に、全体比較結果信号Judgeがフェイルを示している場合、図7の矢印線Aに示すように、全体比較結果信号Judgeのフェイル状態は、不良情報信号JGRとしてそのまま出力される。次に、期間T6のように、アドレス検知信号REが非アクティブローレベルの場合に、全体比較結果信号Judgeがフェイルを示している場合、フェイル状態をラッチするが、この期間で、不良情報信号JGRとして出力しない。次に、期間T7で、アドレス検知信号REがアクティブハイレベルになると、ラッチされているフェイル情報を、この期間に、不良情報信号JGRとして出力する。従って、図7の矢印線Bに示すように、期間T6の全体比較結果信号Judgeが、アドレス検知信号REがアクティブとなる期間T7に現れることになる。このようにして、不良情報信号JGRは、置換判定単位の最終サイクル図7の401、402のみで、アクティブにすることができる。尚、ロウアドレス重複判定回路70において既に冗長確定されたアドレスと重複すると判定された場合には、不良情報信号JGR2はローレベルとなり、不良情報信号JGRが示すフェイル情報が無視され、置換アドレス情報保持回路71において重複した置換ロウアドレスのラッチが防止される。ここでは、置換判定単位の最終サイクル図7の401、402でのみ、置換演算回路26の動作が行われる。そのため、図7に示すように連続サイクルでフェイルD_a1、D_a2が発生している場合において、置換演算回路26の動作を行う間隔を空けることができる。具体的には、図7において、期間T5で置換演算回路26の動作を行った後は、次に置換演算回路26の動作を行うのは期間T7になる。ここで、期間T5において演算される置換演算回路26の動作速度マージンについて、検討する。期間T5において、ロウアドレス重複判定回路70において遅延が発生し、不良情報信号JGRの入力に対し、重複判定後の不良情報信号JGR2は遅延が発生する。そして、不良情報信号JGR2が置換アドレス情報保持回路71のフリップフロップのクロック端子に入力されることにより、ロウ冗長確定信号FILL_R1がローレベルからハイレベルに立ち上がる。その後、ロウアドレスRow[n,1]を再度ラッチして、置換ロウアドレスRrow1[n,1]はR_a0に確定する。ここで、もし、従来技術のように連続したサイクルで置換演算回路26を動作させる場合には、FILL_R1、Row[n,1]は、次の期間T6が始まるまでに信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図7に示すτ0である。ここで、期間T5におけるロウアドレスの重複判定は、最初のフェイルであるため、不要にすることも可能であるが、特に、最初のフェイルであるか否かの判定をしない場合には、ロウアドレスの重複判定は必要である。また、図7に示した動作速度マージンτ0は、2回目以降のフェイルに対しても同様である。しかしながら、実施例1によれば、前述のように連続したサイクルで置換演算回路26が動作しないようにすることができ、FILL_R1、Row[n,1]は、期間T7が始まるまでに、信号がフィードバックできていればよい。この場合の動作速度マージンは、図7に示すτ1である。ここで、上記した動作速度のマージンτ1は、2回目以降のフェイルに対しても同様である。以後、同様の動作で、ロウ冗長部152が持つ全てのメモリ置換先セットRED1~REDkを使い切った後、さらにロウ置換が必要な不良が生じた場合にはロウ置換不可確定信号FILL_ALLがハイレベルとなり、ロウ置換救済不可が確定する。自己診断回路10を用いた試験でFILL_ALLがハイレベルになることが検出された場合には、その半導体記憶装置を不良品とする。次に、図2を参照してメモリ部35の動作を補足説明する。図7におけるアドレスa0~a4が夫々参照されたときに、選択されるワード線は図2におけるW0~W4であり、カラム選択線はY0が選択される。期間T5においてフェイルと判定されるのは不良メモリセル1であり、期間T5に置換先セットRED1への置換が確定する。具体的には、ワード線W0、W1に接続されたメモリが置換先セットRED1へ置換される第1の置換153が確定する。次に期間T6においてフェイルと判定されるのは不良メモリセル2であり、期間T7において置換先セットRED2への置換が確定する。具体的には、ワード線W2、W3に接続されたメモリが置換先セットRED2へ置換される第2の置換154が確定する。一般的には、図2では、第kの置換までを行うことが可能である。第1~第kの置換は、置換アドレス情報保持回路にラッチされた検出順Rrow1[n,1]→Rrow2[n,1]→...→Rrowk[n,1]の順に、ロウ冗長部152から1つの冗長メモリセル群を予め設定された順序RED1→RED2→...→REDkの順に基づいて選択することにより確定される。また、ロウ冗長確定信号FILL_R1~FILL_Rk、置換ロウアドレスRrow1~Rrowkは電気ヒューズ回路33によってプログラムされ、イニシャライズ信号INITがハイレベルとなることで読み出され、ロウ冗長確定信号PFILL_R1~PFILL_Rk、置換ロウアドレスPRrow1~PRrowkとしてデコーダ部160に供給される。次に、電気ヒューズ回路33のプログラム後の動作について説明する。スペアワードデコーダ166において、ロウ冗長確定信号PFILL_R1=1、且つ、ロウアドレスADDR[n,1]と置換ロウアドレスPRrow1が等しいと判定されたとき、ロウアドレスADDR[0]=0の場合にはスペアワード線R1_0、ロウアドレスADDR[0]=1の場合にはスペアワード線R1_1が夫々選択される。このようにスペアワード線のいずれかが選択されると、NOR回路164の出力はローレベルとなり、AND回路165によってワード線W0~WNは全てローレベルとなり、メインメモリ部151のメモリセルは選択されずに、カラム選択線Y0とスペアワード線R1_0、R1_1によって選択された置換先セットRED1のメモリセルがアクセスされる。また、その他のスペアワードデコーダスペアワードデコーダ167等においても、上記したスペアワードデコーダ166における動作と同様の動作が行われる。例えば、スペアワードデコーダ167においてロウ冗長確定信号PFILL_Rk=1で、且つ、ロウアドレスADDR[n,1]と置換ロウアドレスPRrowkが等しいと判定されたとき、ロウアドレスADDR[0]=0の場合にはスペアワード線Rk_0、ロウアドレスADDR[0]=1の場合にはスペアワード線Rk_1が夫々選択される。よって第1の置換153により不良メモリセル1を含むワード線W0、W1上のメモリセルは置換先セットRED1のスペアワード線R1_0、R1_1上のメモリセルに置換される。同様に、第2の置換154により不良メモリセル2を含むワード線W2、W3上のメモリセルは置換先セットRED2のスペアワード線R2_0、R2_1上のメモリセルに置換される。以上により不良メモリセルの救済が行われる。実施例1では、ワード線2本の単位でロウ冗長部152の置換先セットと置換し、置換判定単位を2サイクル周期とする場合について例示した。その場合、アドレス検知信号REはロウアドレスの最下位ビットRow[0]に基づいて生成され、ロウアドレスの最下位ビット以外のビットRow[n,1]を用いて置換演算回路26で置換判定の演算を行う構成になる。但し、それに限定されず、一般的に、アドレス検知信号REをロウアドレスの下位mrビットmrは自然数Row[mr-1,0]に基づいて生成し、それ以外のビットRow[n,mr]を用いて置換演算回路26で置換判定の演算を行う構成にすることができる。その場合、2のmr乗本のワード線の単位でロウ冗長部152の置換先セットと置換し、置換判定単位は2のmr乗周期となる。実施例1の場合は、mr=1に相当する。例えば、mr=2とすると、アドレス検知信号REはRow[1,0]に基づいて生成され、Row[n,2]を用いて置換演算回路26で置換判定の演算を行う構成になる。この場合、4本のワード線の単位でロウ冗長部152の置換先セットと置換を行い、置換判定単位は4周期となる。逆に言えば、1つの置換先セットを構成するワード線の本数に応じてビット数mrを選択し、それに応じた置換判定単位やアドレス検知信号REを生成するようにすればよいことになる。[比較例]次に、比較例として、特許文献1に記載された従来の半導体記憶装置について、図面を参照しながら詳細に説明する。図15は、従来の半導体記憶装置の構成を示すブロック図である。内蔵メモリ30の不良救済のための2次元冗長パラメータは、ロウアドレスと入出力データIOである。この半導体記憶装置は、内蔵メモリ30の不良診断を行う自己診断回路10と、自己診断回路10の診断によって検出された不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定める冗長素子配置演算器20と、ロウ冗長部31及びIO冗長部32と、を備える。また、冗長素子配置演算器20は、優先軸決定を不良検出順に応じて予め設定した順番で行い、決定された冗長素子配置情報を保持する。図15の自己診断回路10は実施例1の自己診断回路10と同様であり、自己診断制御器11、アドレス発生器12、データ発生部13、比較器14を備え、内蔵メモリ30に対してテストパターンを発生しテスト結果を比較する機能を有する。自己診断回路10の構成は、IO冗長も取り入れて内蔵メモリをテストして復旧させるため、比較器14は全体比較結果信号Judgeと個別IO比較結果信号Jio[i,0]とを冗長素子配置演算器20に出力する。ここで全体比較結果信号Judgeは、実施例1と同様にアドレス発生器12が出力するアドレスによって選択されるメモリセルに不良セルが含まれているか否かを示す自己診断回路10の試験結果を示す信号である。また、個別IO比較結果信号Jio[i,0]は、IO毎にエラーであるか否かを示す信号であり、後述する本発明の実施例3におけるIO毎比較結果信号と同様である。ここで、入出力データIOはi1本を有しており、Jioの第iビット~第0ビットの各ビットは、夫々の入出力データIOに対するエラーの有り/なしを示している。冗長素子配置演算器20は、1次アドレスラッチ回路21、優先軸シーケンサ回路22、シフトレジスタ回路23を備える。1次アドレスラッチ回路21は、アドレス発生器12から内蔵メモリ30に出力されるアドレス信号ADDを一旦ラッチして、ロウアドレスRow[n,0]として出力し、優先軸シーケンサ回路22に供給する。優先軸シーケンサ回路22は、1次アドレスラッチ回路21が出力するロウドレスRow[n,0]、比較器14が出力する全体比較結果信号Judge、及び個別IO比較結果信号Jio[i,0]を入力し、優先軸決定を不良検出順に応じて予め設定した順番に従って行い、冗長置換のためのロウアドレス及びIOをラッチするために、FILL_R1、FILL_R2、FILL_IO1、Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]をシフトレジスタ回路23に出力する。シフトレジスタ回路23は、優先軸シーケンサ回路22からFILL_R1、FILL_R2、FILL_IO1、Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]を入力し、ロウアドレス情報、IO情報として、Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]を電気ヒューズ回路33に出力するためにデータの保持とタイミング調整を行う。内蔵メモリ30は、内蔵RAMであって、ロウ冗長部31、IO冗長部32、電気ヒューズ回路33、メモリセル34を備える。ロウ冗長部31及びIO冗長部32は、電気ヒューズ回路33が出力する情報にしたがって、メモリセル34中のビット性不良を置換し救済する。電気ヒューズ回路33は、冗長素子配置演算器20から出力されるロウアドレス情報、IO情報に基づいて、対応するビット性不良を救済して復旧させるために電気ヒューズの切断による救済情報のプログラミングを行う。図16は、従来の半導体記憶装置の優先軸シーケンサ回路22の構成を示すブロック図である。優先軸シーケンサ回路22は、ロウアドレス重複判定回路41、フリップフロップ回路42~48を備える。尚、ここでは、冗長ロウ数を2個、冗長IO数を1個として構成される場合を例示している。また、フリップフロップ回路46~48は、夫々、ロウアドレス情報及びIO情報のビット長に対応した個数だけ存在する。ロウアドレス重複判定回路41は、全体比較結果信号Judge、FILL_R1、FILL_R2、Row[n,0]、Rrow1[n,0]、Rrow2[n,0]を入力して、フェイルを示したロウアドレスが既に置換ロウアドレスとして使用されているか、すなわち、Rrow1[n,0]またはRrow2[n,0]と、Row[n,0]とが一致しているか否かすなわち重複しているか否かを判定する。そして、重複なしと判定された場合のみ、全体比較結果信号Judgeのハイレベルを全体比較結果信号Judge2として出力し、フリップフロップ回路42~45の夫々のクロック入力端子に供給する。フリップフロップ回路42~45は、夫々、全体比較結果信号Judge2がハイレベルに遷移する度にハイレベルVCCを次段のフリップフロップに対して順次シフトしていく。フリップフロップ回路42~44の出力は、夫々、ロウ冗長確定信号FILL_R1、FILL_R2、IO冗長確定信号FILL_IO1として出力され、それらは夫々フリップフロップ回路46~48のクロック入力端子に接続される。FILL_R1、FILL_R2、FILL_IO1が夫々ハイレベルになった時に、フリップフロップ回路46~48は、夫々Row[n,0]、Row[n,0]、Jio[i,0]をラッチし、夫々Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]として出力し、シフトレジスタ回路23に供給する。ここで、フリップフロップ回路46~48は、夫々、1番目の不良ロウアドレスのラッチ回路、2番目の不良ロウアドレスのラッチ回路、不良IOのラッチ回路に相当する。図17は、ロウアドレス重複判定回路41の構成を示すブロック図である。ロウアドレス重複判定回路41は、一致検出回路50a、50b、NAND回路であるNAND1、NAND2、NAND3、NAND4、インバータ回路であるINV1、INV2を備える。一致検出回路50aは、入力される信号Rrow1[n,0]とRow[n,0]の全てのビットが一致する場合、ハイレベルを出力する。同様に、一致検出回路50bは、入力される信号Rrow2[n,0]とRow[n,0]の全てのビットが一致する場合、ハイレベルを出力する。NAND1は、一致検出回路50aが一致を検出し、FILL_R1がハイレベルの時のみ、ローレベルを出力する。また、NAND2は、一致検出回路50bが一致を検出し、FILL_R2がハイレベルの時のみ、ローレベルを出力する。NAND3は、NAND1及びNAND2の出力を入力し、NAND3の出力はINV1を介してNAND4の入力の一端に接続される。NAND4の入力の他端には、全体比較結果信号Judgeが供給され、NAND4の出力はINV2を介して全体比較結果信号Judge2として出力される。次に、従来の半導体記憶装置の動作について図18を参照しながら説明する。図18は、従来の半導体記憶装置の動作を示すタイミングチャートである。時刻T1においてイニシャライズ信号INITがハイレベルになるとフリップフロップ回路42~48は初期化され、夫々のフリップフロップ回路の出力端子Qはローレベルとなる。その後、クロック信号が入力されると自己診断回路10が動作し、内蔵メモリ30のテストが開始される。アドレス発生器12からロウアドレス及びカラムアドレスを含むアドレスADDa0、a1、a2、...が内蔵メモリ30に対して順次出力され、1次アドレスラッチ回路21でロウアドレスがラッチされ、Row[n,0]が出力される。一方、比較器14は、メモリセル34の出力データDoutを比較評価し、パスpassであればローレベル、フェイルfailであればハイレベルとなる全体比較結果信号Judgeを出力して、優先軸シーケンサ回路22に供給する。ここで、図18に示すように、アドレスADDa0、a1、a2、...に対してラッチされたロウアドレスをR_a0、R_a1、R_a2、...とする。また、アドレスADDa0、a1、a2、...に対する出力データDoutをD_a0、D_a1、D_a2、...とする。図18では、これらのうち、D_a1、D_a2に対してフェイルfailが検出され、全体比較結果信号Judgeがハイレベルになっている。次に、時刻T2、T3おける動作を順に説明する。まず、時刻T2において、出力データDoutであるD_a1がフェイルと判定されると、全体比較結果信号Judgeはハイレベルとなる。この時、ロウアドレス重複判定回路41は、最初のフェイルであるため重複なしと判定し、全体比較結果信号Judgeと同位相の全体比較結果信号Judge2をハイレベルとして出力する。フリップフロップ回路42は、全体比較結果信号Judge2をクロック入力端子で受けて、フリップフロップ回路42のD端子のハイレベルVCCをラッチして出力し、ロウ冗長確定信号FILL_R1をハイレベルにする。その直後、信号FILL_R1がハイレベルに遷移したことによって、フリップフロップ回路46によって1次アドレスラッチ回路21でラッチしたロウアドレス信号R_a1が再度ラッチされ、1番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号FILL_R1がハイレベルになり、置換ロウアドレスRrow1[n,0]が確定する。次に、時刻T3において、出力データDoutであるD_a2がフェイルと判定され、さらにロウアドレス重複判定回路41において、ロウアドレスR_a2が、既に冗長確定された置換ロウアドレスでないと判定されると、時刻T2と同様の動作でロウ冗長確定信号FILL_R2がハイレベルとなり、フリップフロップ回路47でロウアドレス信号R_a2が再度ラッチされ、2番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号FILL_R2がハイレベルになり、置換ロウアドレスRrow2[n,0]が確定する。尚、ロウアドレス重複判定回路41で既に冗長確定されたアドレスと重複すると判定された場合には、全体比較結果信号Judge2はローレベルのままであり、全体比較結果信号Judgeのフェイル情報は無視される。比較例で示した従来の半導体記憶装置は、半導体メモリが高速で動作し、不良セルが連続して発生した場合、最初の不良で確定した冗長確定信号FILL_R1、置換ロウアドレスRrow1のフィードバックが間に合わない場合、2番目の不良データが正しく取得できないという問題がある。従来の半導体記憶装置は、2回目以降のロウ置換判定で既に確定した置換情報の参照を行う際に、既に確定した置換ロウアドレスと試験中のロウアドレスを逐次比較する回路構成になっている。そのため、次サイクルの全体比較結果信号Judgeに対して、ロウ冗長確定信号FILL_R1や置換ロウアドレスRrow1[n,0]のフィードバックが遅延すると、全体比較結果信号Judge2が不正演算結果となり、置換の必要のないRowアドレスが重複して取得されてしまう。上記のように、FILL_R1、Row[n,1]は、連続したサイクルでロウ置換判定を行う場合には、次の期間が始まるまでに、信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図18に示すτ0である。図18に示すτ0は、実施例1の動作で説明した図7におけるτ0と同じである。また、一般に搭載メモリセル数の増加に伴い、スペアメモリ数が増加し、アドレス情報の逐次比較回路における論理段数、遅延も増加する。具体的には、図17の一致検出回路50a、50bにおいて、n1ビットが全て一致するか否かの検出を行っているが、nが大きくなると遅延量が増加することが考えられる。また、冗長ロウ数図17では、2が増加すると、全体比較結果信号Judge2を算出するまでのNAND、インバータによる論理回路の遅延も増加することが考えられる。さらに、動作を高速化すると、動作速度マージンτ0を確保することができなくなり、正常な動作ができなくなる虞がある。以下に、実施例1の効果について、上記の比較例と対比しながら説明する。実施例1に係る半導体記憶装置では、置換判定単位毎の最終サイクルでアドレス検知信号REをアクティブにする。そして、アドレス検知信号REが非アクティブの場合には、アクティブになるまでフェイル情報を保持し、アクティブになったときのみ、置換演算回路26におけるロウ置換判定及び置換アドレス情報の保持が行われる。すなわち、連続したサイクルでメモリセルの不良が発生しても、置換演算回路26におけるロウ置換判定は、アドレス検知信号REがアクティブとなる置換判定単位の最終サイクルにおいてのみ実施されるから、置換演算回路26におけるロウ置換判定の間隔を空けることができ、置換演算回路26の動作速度マージンが改善されるという効果が得られる。具体的には、図7に示すように、従来の動作速度マージンτ0が、実施例1ではτ1に改善される。その結果、自己診断回路10による動作を高速化することができる半導体記憶装置を提供することができる。また、アドレス切替検知回路25、及び不良情報保持回路24は夫々1つのフリップフロップ回路と数個の論理素子により構成されるものであり、半導体記憶装置の面積増加は僅かで済む。また、メモリセル容量やIO構成が変化しても追加で必要となるフリップフロップの数は同じである。上記により、特許文献1に記載された従来の半導体記憶装置と同様に、面積削減が可能な半導体記憶装置を提供することができる。次に本発明の実施例2に係る半導体記憶装置について説明する。実施例2は図1で示した冗長素子配置演算器20を図8に示す冗長素子配置演算器220に置き換えた構成であり、その他の自己診断回路10、内蔵メモリ30は実施例1と同じ構成である。尚、実施例2において実施例1と同じ機能を有する要素に対しては同じ参照符号を付与している。実施例2では、図8において、アドレス切替検知回路225に対する入力としてカラムアドレスCOL[1,0]を追加することにより、置換判定タイミングをテストパターンに合わせて変更可能に構成している。図8の1次アドレスラッチ回路221は、ロウアドレスだけでなくカラムアドレスもラッチし、カラムアドレスCOL[1,0]も出力する。ここで、1次アドレスラッチ回路221でラッチするカラムアドレスは、2ビットの場合について例示しているが、これに限定されず任意ビット数で構成することができる。図9はアドレス切替検知回路225の詳細を示している。アドレス切替検知回路225は、1次アドレスラッチ回路221が出力するロウアドレスの最下位ビットRow[0]、カラムアドレスCOL[1,0]を入力し、置換判定単位の区切りを示すアドレス検知信号REを出力し、不良情報保持回路24に供給する。実施例2のアドレス切替検知回路225は、実施例1のアドレス切替検知回路25に対し、ロウアドレスRow[0]、カラムアドレス信号COL[1,0]を入力とするAND回路54を追加し、AND回路54の出力をフリップフロップ回路52のデータ入力端子Dに接続している。尚、図9に示したアドレス切替検知回路225は一例であり、同じ機能を持つ回路であれば、他の構成による回路を用いてもよい。ここで、実施例2における置換判定単位とアドレス検知信号REについて、図10を参照しながら以下に詳細に説明する。実施例2では、図10に示すように、実施例1と同様にワード線2本の単位でメインメモリ部151の不良をロウ冗長部152に置換している。一方、自己診断回路10によるテストの走行順は実施例1とは異なり、メモリセルW0、Y0→W0、Y1→W0、Y2→W0、Y3→W1、Y0→W1、Y1→W1、Y2→W1、Y3→W1、Y4→W2、Y0...である。すなわち、1つのワード線上でコラム方向に走行した後、次のワード線に進むようになっている。このような走行順序のテストで不良セルがあった場合、図10に示すように、ワード線2本の単位ワード線番号が偶数W2iと奇数W2i1を同じ単位とする。但し、i=0、1、2、...では、不良セルを検出した場合に、同じ置換先セットを参照することになる。そこで、上記したワード線2本の単位を置換判定単位としている。但し、実施例1と異なるのは、コラム方向に進む間は同じ置換判定単位となることである。具体的には、図10において、置換判定単位は8つのメモリセルを走行する範囲になる図10の置換判定単位158、159。上記した置換判定単位毎に、ロウ冗長部152へ置換するか否かの判定が行われる。アドレス検知信号REは、置換判定単位の区切りを示す信号であり、具体的には、ロウアドレスの最下位ビットRow[0]=1、且つ、カラムアドレスCOL[0]=COL[1]=1のときにハイレベルアクティブになる。すなわち、アドレス検知信号REは置換判定単位の最終サイクルにおいてハイレベルアクティブとなる。具体的には、図10において、置換判定単位158のメモリセルW1、Y3及び、置換判定単位159のメモリセルW3、Y3は、置換判定単位の最終サイクルになり、アドレス検知信号REはハイレベルアクティブになる。図10はメモリセル部150を示す。メモリセル部150は、実施例1におけるメモリセル部150図2と構成は同じである。以下に、メモリセル部150のメインメモリ部151において、図10に示す不良メモリセル3、4があるとする。以下に、これらの不良メモリセル3、4が検出された場合の動作について図9~11を参照しながら詳細に説明する。図11は、実施例2の動作を示すタイミングチャートである。前述した走行順から分かるように、不良メモリセル3と不良メモリセル4は、連続したサイクルで処理されることになる。まず、時刻T8においてイニシャライズ信号INITがハイレベルになると、フリップフロップ52、64、81~87は初期化され、夫々のフリップフロップ回路のデータ出力端子Qはローレベルとなる。その後、クロック信号CLKが入力されると自己診断回路10が動作し、内蔵メモリのテストを開始する。アドレス発生器12からロウアドレスADDR、カラムアドレスADDCが内蔵メモリ30に対して順次出力され、内蔵メモリ30のテストが行われる。アドレスの進行順序は、前述のように、カラムアドレスADDCのインクリメントを優先して行い、次にロウアドレスADDRがインクリメントされる。1次アドレスラッチ回路221では、2ビットのカラムアドレスADDC[1,0]に対してカラムアドレスCOL[1,0]、ロウアドレスADDR[n,0]に対してロウアドレスRow[n,0]が出力される。内蔵メモリ30の出力データDoutが、比較器14で比較評価され、全体比較結果信号Judgeが出力される。具体的には、アドレス発生器12からロウアドレスADDRa0、a0、a0、a0、a1、a1、a1、a1、a2、a2、...、カラムアドレスADDCb0、b1、b2、b3、b0、b1、b2、b3、b0、b1、...が内蔵メモリ30に対して順次出力される。ここで、ロウアドレスADDRa0、a0、a0、a0、a1、a1、a1、a1、a2、a2、...に対してラッチされたロウアドレスを、夫々、R_a0、R_a0、R_a0、R_a0、R_a1、R_a1、R_a1、R_a1、R_a2、R_a2、...とする。また、カラムアドレスADDCb0、b1、b2、b3、b0、b1、b2、b3、b0、b1、...に対してラッチされたカラムアドレスを、夫々、R_b0、R_b1、R_b2、R_b3、R_b0、R_b1、R_b2、R_b3、R_b0、R_b1、...とする。ここで、ラッチされたロウアドレスの最下位ビット以外のビットRow[n,1]は、図11に示すように、偶数アドレスR_a0、R_a2、R_a4、...が、置換判定単位である8サイクル周期で出力される。また、ロウアドレスADDRa0、a0、a0、a0、a1、a1、a1、a1、a2、a2、...と、カラムアドレスADDCb0、b1、b2、b3、b0、b1、b2、b3、b0、b1、...の各々の組み合わせに対する出力データDoutには、ラッチされたロウアドレス、カラムアドレスと同期して、D_00、D_01、D_02、D_03、D_10、D_11、D_12、D_13、D_20、D_21、...が出力される。ここで、上記の出力データDoutの表示D_ijにおいて、iはワード線番号、jはカラム選択線番号を示している。図11では、これらのうち、D_13、D_20に対してフェイルfailが検出され、全体比較結果信号Judgeがハイレベルになっている。次に、期間T9、T10、T11における動作を順に説明する。まず、期間T9において、この期間の出力データDoutであるD_13は、不良メモリセル3W1、Y3であるためフェイルと判定されると、全体比較結果信号Judgeは、ハイレベルになる。このとき、アドレス検知信号REもハイレベルであり、不良情報信号JGRにはハイレベルが出力される。ロウアドレス重複判定回路70は、不良情報信号JGRを最初のフェイルであるため重複なしと判定し、不良情報信号JGRと同位相の不良情報信号JGR2をハイレベルで出力する。最初のロウ冗長確定信号FILL_R1がハイレベルとなり、1次アドレスラッチ回路221でラッチしたロウアドレス信号R_a0が再度ラッチされ、図10における第1の置換173が確定する。ここでロウアドレス信号R_a0は期間T9におけるロウアドレスRow[n,1]である。次に期間T10において、この期間の出力データDoutであるD_20は、不良メモリセル4W2、Y0であるため続けてフェイルと判定されると、全体比較結果信号Judgeがハイレベルとなるが、アドレス検知信号REはローレベルであるため、不良情報保持回路24のフリップフロップ回路64にハイレベルがラッチされ、不良情報信号JGRはローレベルとなる。置換演算回路26では不良情報信号JGRがローレベルであるためロウ置換判定の動作は行われない。以後、順次アドレスが進みメモリセルのテストが実施されるが、期間T11に到達するまでの間に発生した不良については期間T10と同様にロウ置換判定の動作は行われない。次に期間T11において、この期間の出力データDoutであるD_33は、メモリセルW3、Y3が不良ではないためパスpassと判定され、全体比較結果信号Judgeがローレベルとなるが、アドレス検知信号REはハイレベルであるため、不良情報保持回路24のフリップフロップ回路64に保持されていたハイレベルの信号、すなわち、D_20がフェイルであるという情報が、不良情報信号JGRに出力される。そして、ロウアドレス重複判定回路70で、既に冗長確定された置換ロウアドレスRrow1[n,1]と重複していないと判定されると、期間T9と同様の動作でロウ冗長確定信号FILL_R2がハイレベルとなり、フリップフロップ回路86でロウアドレス信号R_a2がラッチされ、図10における第2の置換174が確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号FILL_R2がハイレベルになり、置換ロウアドレスRrow2[n,1]が確定する。また、期間T11は、置換判定単位407の最終サイクル図11の406になっている。ここで、期間T9、T10、T11における全体比較結果信号Judge、アドレス検知信号RE、不良情報信号JGRの関係について、図11を参照しながら、以下に整理する。まず、期間T9のように、アドレス検知信号REがアクティブハイレベルの場合で、全体比較結果信号Judgeがフェイルを示している場合、図11の矢印線Cに示すように、全体比較結果信号Judgeのフェイル状態は、不良情報信号JGRとしてそのまま出力される。次に、期間T10のように、アドレス検知信号REが非アクティブローレベルの場合で、全体比較結果信号Judgeがフェイルを示している場合、フェイル状態をラッチするが、この期間では、不良情報信号JGRとして出力しない。期間T11になるまで、フェイルの状態はラッチされ続ける。そして、期間T11で、アドレス検知信号REがアクティブハイレベルになると、ラッチされているフェイル情報を、この期間に、不良情報信号JGRとして出力する。従って、図11の矢印線Dに示すように、期間T9の全体比較結果信号Judgeが、アドレス検知信号REがアクティブとなる期間T11に現れることになる。次に、期間T9において演算される置換演算回路26の動作速度マージンについて、検討する。期間T9において、ロウアドレス重複判定回路70において遅延が発生し、不良情報信号JGRの入力に対し、重複判定後の不良情報信号JGR2は遅延が発生する。そして、不良情報信号JGR2が置換アドレス情報保持回路71のフリップフロップのクロック端子に入力されることにより、ロウ冗長確定信号FILL_R1がローレベルからハイレベルに立ち上がる。その後、ロウアドレスRow[n,1]を再度ラッチして、置換ロウアドレスRrow1[n,1]はR_a0に確定する。ここで、もし、従来技術のように連続したサイクルで置換演算回路26を動作させる場合には、FILL_R1、Row[n,1]は、次の期間T10が始まるまでに、信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図11に示すτ0である。ここで、期間T9におけるロウアドレスの重複判定は、最初のフェイルであるため、不要にすることも可能であるが、特に、最初のフェイルであるか否かの判定をしない場合には、ロウアドレスの重複判定は必要である。また、図11に示した動作速度マージンτ0は、2回目以降のフェイルに対しても同様である。しかしながら、実施例2によれば、連続したサイクルで置換演算回路26は動作しないようにすることができ、FILL_R1、Row[n,1]は、期間T11が始まるまでに、信号がフィードバックできていればよい。この場合の動作速度マージンは、図11に示すτ2である。ここで、上記した動作速度マージンは、他の期間においても同様である。このように、実施例2における動作速度マージンτ2は、実施例1における動作速度マージンτ1に比べて、大きくとることができる。また、図11に示した動作速度マージンτ2は、2回目以降のフェイルに対しても同様である。実施例2では、2ビットのカラムアドレスをラッチしているが、それに限定されず、一般に、1次アドレスラッチ回路221において、カラムアドレスの下位mcビットをラッチしてCOL[mc-1,0]を出力し、COL[mc-1,0]とRow[mr-1,0]に基づいてアドレス検知信号REを生成し、それ以外のロウアドレスのビットRow[n,mr]に対して置換演算回路26で演算を行う構成にすることができる但し、mr、mcは自然数。実施例2の場合は、mr=1、mc=2に相当する。例えば、mr=1、mc=3とすると、メモリを走査する走行順序が1本のワード線上でメモリセル8個を走査した後、次のワード線を走査する走行順序になり、置換判定単位は16個のメモリセルの走行範囲すなわち、16サイクルになる。以下に、実施例2の効果について、述べる。実施例2では、テストパターンのアドレスシーケンスが、ロウアドレス及びカラムアドレスに基づいて、設定される。このように任意に設定された走行パターンに対しても、置換判定単位の境界部で連続してフェイルが発生した場合例えば、図11のD_13、D_20においても、置換演算回路26の動作速度マージンを増加させることができる。また、アドレス検知信号REがローレベルの区間において何度フェイルが発生しても、置換演算回路26におけるロウ置換判定を、置換判定単位実施例2では8サイクルに一度だけ行えばよく、演算負荷を減少することができるという効果が得られる。また、前述のように、置換演算回路26の動作速度マージンτ2は図11、走行パターンによっては、実施例1の動作速度マージンτ1に比べて大幅に増加させることができる。図12は本発明の実施例3に係る半導体記憶装置を示すブロック図である。実施例3において、メモリ部36は、図13に示すように、IO冗長部134を有し、実施例1、2におけるロウ置換に加えて、IO単位で置換が可能なように構成されている。実施例3において、IOの本数が4、IO冗長部134の置換セット数が1である場合が例示されるが、これに限定されず、任意本数のIO、任意数の置換セットに対して適用することが可能である。図12において、自己診断回路310は、実施例1の全体比較結果信号Judgeの代わりに、IO毎の診断結果であるIO毎比較結果信号JIO[3,0]を冗長素子配置演算器320に対して出力する。また、図12の不良情報保持回路324は、IO毎比較結果信号JIO[3,0]及びアドレス検知信号REを入力し、IO毎に不良セルが存在するか否かを示すIO毎不良情報信号JIOR[3,0]を出力する。つまり、実施例3の不良情報保持回路324には、実施例1の不良情報保持回路24が、IOの本数だけ配置されている。具体的には、不良情報保持回路324は、実施例1の不良情報保持回路24を4セット有している。また、実施例3では、実施例1に対してカウンタ回路140が追加されている。図14は、カウンタ回路140の構成を示すブロック図である。カウンタ回路140はIO毎カウンタ回路140a~140d、OR回路147を備える。図14において、IO毎カウンタ回路140aの詳細を示している。IO毎カウンタ回路140b、140c、140dは、140aと同様な構成であるため、それらの詳細の図示は省略している。IO毎カウンタ回路140aは、フリップフロップ回路141、142、AND回路143、145、インバータ回路144、146を備える。イニシャライズ信号INITは、フリップフロップ回路141、142のリセット端子Rに接続される。そして、動作開始時に、イニシャライズ信号INITがハイレベルとなることによりフリップフロップ回路141、142を初期化し、IO毎不良確定信号JIOR2[3,0]をローレベルにする。フリップフロップ回路141のデータ入力端子DにはVCCレベルが接続され、フリップフロップ回路141のデータ出力端子Qはフリップフロップ回路142のデータ入力端子Dに接続されている。IO毎カウンタ回路140aにおいて、テストモード信号TESTはAND回路143の一端及びインバータ回路144を介してAND回路145の一端に接続される。IO毎不良情報JIOR[0]はAND回路143の一端及びAND回路145の一端に接続される。AND回路143の出力はフリップフロップ回路141、142のクロック端子に接続される。IO毎不良確定信号JIOR2[0,0]はインバータ回路146を介してAND回路145の一端に接続される。AND回路145の出力であるIO毎カウンタ回路出力P_JGR[0]はOR回路147に供給される。そして、OR回路147において全IO分に対して論理和が取られて、不良情報信号JGRとして出力され、置換演算回路26に供給される。図12において、内蔵メモリ330には自己診断回路310より、ロウアドレスADDR[n,0]、データ入力Din[3,0]が供給される。そして、内蔵メモリ330は出力データDout[3,0]を自己診断回路310に出力する。また、冗長素子配置演算器320より電気ヒューズ回路333に対して、ロウ冗長確定信号FILL_R1~FILL_Rk、置換ロウアドレスRrow1~Rrowk、IO毎不良確定信号JIOR2[3,0]が供給される。また、メモリ部36には電気ヒューズ回路333より置換アドレス情報をプログラムしたロウ冗長確定信号PFILL_R1~PFILL_Rk、置換ロウアドレスPRrow1~PRrowk、IO毎不良確定信号PJIO[3,0]が供給される。図13は実施例3のメモリ部36を示す。ロウアドレスADDR[n,0]によって選択されるワード線W0~WNに接続されるメモリセルから出力データDout[3,0]が読み出される。尚、デコーダ部は図1におけるデコーダ部160と同様であり、図13において図示を省略している。メモリ部36は2セットのロウアドレスの置換先セットRED1、RED2を有し、電気ヒューズ回路333にプログラムされたIO毎不良確定信号PJIO[3,0]に従って、IO選択回路131が不良IO線をIO冗長部134に置き換える置換救済を行う。具体的には、図13に示すように、0~3のうち、1番目のIOが不良であり、PJIO[1]=1、PJIO[0]=PJIO[2]=PJIO[3]=0の信号がIO選択回路131に入力される。そして、図11に示すように、IOの置換183により、1番目のIOのメモリセルは、IO冗長部134のメモリセルに置換される。次に、実施例3の自己診断回路310によるメモリ走査は、テストモード信号TESTをハイレベルに設定して行うIO置換テストモードと、それに引き続いて行われるテストモード信号TESTをローレベルに設定するロウ置換テストモードの2つの走査からなる。ここで、いずれのモードも、メモリを走査する順は、実施例1と同じである。まず、テストモード信号TESTをハイレベルに設定して行うIO置換テストモードについて説明する。IO置換テストモードにおいて、置換判定単位は、実施例1と同じである。従って、置換判定単位の区切りを示すアドレス検知信号REは、ロウアドレスの最下位ビットRow[0]がハイレベルのときに、ハイレベルとなる。まず、4本のIOのうち、番号0のIO→番号1のIO→番号2のIO→番号3のIOの順に走査する。図13に示すように、メインメモリ部132には、番号1のIOに複数の不良セルがある。従って、番号1のIOの走査の際に、図14に示すカウンタ回路140においてIO毎不良情報JIOR[1]がハイレベルとなり、その度にフリップフロップ回路141、142の順にハイレベルVCCレベルが伝播し、2回以上IO毎不良情報JIOR[1]がハイレベルとなると、対応するIO毎不良確定信号JIOR2[1]はハイレベルに固定される。このことは同一IO上に2つ以上の不良メモリセルがあり、ロウ置換で救済する場合、少なくともワード線2本単位で構成される置換セットを2つ以上使用することを意味しており、IO置換による救済のほうが、効率が良いということを示している。また、その他の番号のIOに対しては、不良セルはないので、IO毎不良確定信号JIOR2[0]、JIOR2[2]、JIOR2[3]はいずれもローレベルである。また、テストモードTEST信号がハイレベルの状態ではAND回路145に対して、インバータ144を介してTEST信号を反転した信号が入力されるから、P_JGR[0]~P_JGR[3]はいずれもローレベルとなり、その結果、不良情報信号JGRはローレベルで固定されるためにロウ置換判定は実施されない。一方、IO毎不良確定信号JIOR2[3,0]は、そのままIO置換のためのヒューズ情報として電気ヒューズ回路333に供給される。また、カウンタ回路140a~140dでは、2つのフリップフロップ141、142を接続することにより、IO上に2つ以上の不良セルがあった場合に、IO毎不良情報信号JIORを確定して、IO毎不良確定信号JIOR2をハイレベルにするようにしている。ここで、一般的に、カウンタ回路140a~140dのカウント出力が所定の値COUNT以上である場合に、IO毎不良情報信号JIORを確定するようにするには、カウンタ回路におけるフリップフロップを所定の値COUNTに相当する段数だけ接続するように構成すればよい。次に、イニシャライズを行わず、テストモード信号TESTをローレベルに設定し、ロウ置換テストモードで、再度メモリセルを走査するテストパターンを走行させる。IO置換対象となったIO毎不良情報はインバータ146を介してローレベルを出力し、AND回路145でマスクされるため、置換対象IO以外で発生した不良情報のみが不良情報信号JGRに伝播することとなる。以降は、実施例1と同様の動作により、発生した不良をロウ置換により救済する。以上のようにして、ロウ冗長部133及び冗長IO部134で置換救済を行う場合の置換アドレス情報の取得が行われる。以下に、実施例3の効果について、述べる。実施例3では、IO上の不良がロウアドレスの置換先セットを何セット使用するかをカウンタ回路140でカウントすることにより、IO救済のほうが効率的か否かの判定を行うことができる。また、IO不良に相当するIO線を抽出して冗長IOによる救済を確定させた後、救済される不良IOの情報をマスクした状態にして、実施例1と同様に冗長ロウによる救済を行うことができる。このように、実施例1に対して、さらに冗長IOによる救済も可能になり、効率的に不良救済を行う半導体記憶装置を提供することができる。一般的なロウ優先置換方式では、ロウ冗長部で救済しきれない不良をIO冗長部で救済することを行っている。しかしながら、断線等の原因によりIO線そのものが不良である場合、ロウ冗長部も不良IO線を含んでいるため、ロウ冗長部への置換では救済が不可能となる。このように内蔵メモリがIO不良を含む場合は、まずIO不良を抽出し、IO冗長部への置換を確定させてからロウ置換によるビット不良の救済を行うようにしたほうが、より効果的な救済を行うことができる。このように、IO線そのものが不良になっている場合にも、救済が可能な半導体記憶装置を提供することができる。"