入力信号に基づいて発光する発光素子と、複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された1つ以上の出力用MOSFETと、前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記1つ以上の出力用MOSFETのゲートの充電と放電とを切り換えることにより、前記1つ以上の出力用MOSFETを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のn型単結晶シリコン島に形成されていることを特徴とする半導体リレー装置。前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン/オフが切り換えられる半導体スイッチング素子であることを特徴とする請求項1に記載の半導体リレー装置。前記フォトダイオードアレイは、前記1つ以上の出力用MOSFETの各々のゲート閾値電圧の10倍以上の大きさの光起電力を出力することを特徴とする請求項1又は請求項2に記載の半導体リレー装置。前記フォトダイオードアレイは、14個以上の直列に接続されたフォトダイオードセルを有することを特徴とする請求項3に記載の半導体リレー装置。前記半導体素子は、縦型半導体素子であることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体リレー装置。前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたn型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が90以上になる深さであることを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体リレー装置。前記フォトダイオードアレイが形成されたn型単結晶シリコン島の深さは、40μm以上で70μm以下であることを特徴とする請求項6に記載の半導体リレー装置。しかしながら、近年のJISJapanIndustrialStandard等の安全規格の改訂に伴い、上記の半導体リレー装置についての耐圧向上の必要性が高まっている。そして、半導体リレー装置の耐圧を向上させるためには、上記の半導体スイッチング素子や受光素子等の半導体素子の電極間の距離例えばドレインソース間の距離を、従来の半導体リレー装置における半導体素子の電極間の距離よりも大きくする必要がある。このため、半導体リレー装置における各半導体素子のチップサイズが大きくなってしまい、半導体リレー装置におけるチップコストの上昇や実装面積の拡大等の問題が生じる。本発明は、上記課題を解決するものであり、装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることが可能な半導体リレー装置を提供することを目的とする。上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、複数の直列に接続されたフォトダイオードセルを有し、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された1つ以上の出力用MOSFETと、前記フォトダイオードアレイと並列に接続され、前記フォトダイオードアレイで発生する光起電力に応じて、前記1つ以上の出力用MOSFETのゲートの充電と放電とを切り換えることにより、前記1つ以上の出力用MOSFETを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路は、半導体素子を備え、この半導体素子が、誘電体分離基板上のn型単結晶シリコン島に形成されていることを特徴とする。この半導体リレー装置において、前記半導体素子は、前記フォトダイオードアレイで発生する光起電力に基づいてオン/オフが切り換えられる半導体スイッチング素子であることが望ましい。この半導体リレー装置において、前記フォトダイオードアレイは、前記1つ以上の出力用MOSFETの各々のゲート閾値電圧の10倍以上の大きさの光起電力を出力することが望ましい。この半導体リレー装置において、前記フォトダイオードアレイは、14個以上の直列に接続されたフォトダイオードセルを有することが望ましい。この半導体リレー装置において、前記半導体素子は、縦型半導体素子であってもよい。この半導体リレー装置において、前記フォトダイオードアレイと前記充放電回路は、同一の誘電体分離基板上に形成され、かつ、前記フォトダイオードアレイが形成されたn型単結晶シリコン島の深さは、前記フォトダイオードアレイによる近赤外線の光吸収率が90以上になる深さであることが望ましい。この半導体リレー装置において、前記フォトダイオードアレイが形成されたn型単結晶シリコン島の深さは、40μm以上で70μm以下であることが望ましい。本発明の半導体リレー装置によれば、充放電回路における半導体素子が、誘電体分離基板上のn型単結晶シリコン島に形成されている。ここで、一般に、同一耐圧同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がn型半導体である方が、p型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じn型単結晶シリコンとp型単結晶シリコンとについて考えると、n型単結晶シリコンのキャリア移動度は、p型単結晶シリコンに比べて、2倍以上の大きさである。このため、n型単結晶シリコンの抵抗値は、長さと断面積が同じp型単結晶シリコンの抵抗値の2分の1以下になる。従って、キャリアの通路例えばMOSFETの場合のチャネルの長さが同じ場合、n型単結晶シリコンのキャリアの通路の断面積を、p型単結晶シリコンのキャリアの通路の断面積の2分の1以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はp型単結晶シリコン島に形成していた充放電回路における半導体素子を、n型単結晶シリコン島に形成するように変更することにより、抵抗値MOSFETの場合のオン抵抗を大きくすることなく、キャリアの通路の断面積を小さくできる。また、耐圧は、単結晶シリコン不純物半導体がn型であるかp型であるかに係らず、単結晶シリコン不純物半導体の不純物濃度と半導体素子の電極間の距離とで決まる。このため、同一耐圧同一抵抗値の半導体素子の場合、この半導体素子をn型単結晶シリコン島に形成した方が、キャリアの通路の断面積を小さくできる。従って、充放電回路における半導体素子を誘電体分離基板上のn型単結晶シリコン島に形成することにより、この半導体素子をp型単結晶シリコン島に形成した場合と比べて、抵抗値を大きくすることなく、耐圧に必要な半導体素子の電極間の距離を確保しつつ、充放電回路における半導体素子のチップサイズの小型化を図ることができる。これにより、半導体リレー装置全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図1は、本発明の第1の実施形態による半導体リレー装置の回路構成を示す。第1の実施形態の半導体リレー装置1は、請求項における半導体素子及び半導体スイッチング素子として、nチャネル型でデプレッション型の横型MOSFET8以下、単にMOSFET8というを用いたものである。半導体リレー装置1は、入力端子IT1、IT2から入力される入力信号に基づいて発光する発光素子2例えばLEDと、発光素子2からの光を受光して、光起電力を発生するフォトダイオードアレイ3とを備えている。このフォトダイオードアレイ3は、複数の直列に接続されたフォトダイオードセル3aを有している。また、半導体リレー装置1は、フォトダイオードアレイ3と並列に接続された充放電回路7と、この充放電回路7及びフォトダイオードアレイ3に接続された出力用MOSFET5、6とを備えている。図に示されるように、これらの出力用MOSFET5、6は、お互いのソース電極同士が接続されることにより、逆直列に接続されている。半導体リレー装置1では、出力用MOSFET5、6を上記のように接続したことにより、出力用MOSFET5、6のドレイン電極に接続された出力端子OT1、OT2から双方向の電流を取り出し得るようにしている。すなわち、出力用MOSFET5、6は、いわゆる双方向スイッチである。なお、図中のD1、D2は、それぞれ出力用MOSFET5、6の寄生ダイオードを示す。充放電回路7は、上記のMOSFET8と抵抗9とを備えている。MOSFET8のドレインとゲートとは、それぞれフォトダイオードアレイ3のアノード側とカソード側とに接続されている。詳細は後述するが、MOSFET8は、フォトダイオードアレイ3で発生する光起電力に基づいてオン/オフが切り換えられる。また、抵抗9は、その一端が、MOSFET8のソース及び出力用MOSFET5、6のソースに接続されており、その他端が、MOSFET8のゲート及びフォトダイオードアレイ3のカソード側に接続されている。上記の充放電回路7は、フォトダイオードアレイ3で発生する光起電力の有無に応じて、2つの出力用MOSFET5、6のゲートの充電と放電とを切り換えることにより、これらの出力用MOSFET5、6の開閉を行う。本半導体リレー装置1では、入力端子IT1、IT2から入力される入力信号に応答して2つの出力用MOSFET5、6が同時に開閉される。これにより、外部出力端子OT1、OT2間の導通と遮断とが、切り換えられる。上記のフォトダイオードアレイ3は、2つの出力用MOSFET5、6の各々のゲート閾値電圧Vthの10倍以上の大きさの光起電力を出力する。ここで、ゲート閾値電圧とは、いわゆるパワーMOSFETに属する出力用MOSFET5、6がオンし始めるゲートソース間の電圧である。一般的に、半導体リレー装置における出力用MOSFETを動作させるためには、3Vから5Vの電圧をゲートに印加すれば充分である。しかしながら、近年、半導体リレー装置の低オン抵抗化により電力損失を減らすという市場ニーズが大きくなっている。このニーズを充たすために、本半導体リレー装置1では、出力用MOSFET5、6のゲートソース間の電圧を大きくして、出力用MOSFET5、6のチャネルの断面積を大きくすることにより、出力用MOSFET5、6のオン抵抗を小さくしている。より詳細に言うと、本半導体リレー装置1では、フォトダイオードアレイ3が、各出力用MOSFET5、6のゲート閾値電圧の10倍以上の大きさの光起電力を出力する。具体的には、各出力用MOSFET5、6のゲート閾値電圧が0.8Vであったとすると、フォトダイオードアレイ3は、各出力用MOSFET5、6のゲート閾値電圧である0.8Vの10倍8V以上の大きさの光起電力を出力する。これにより、2つの出力用MOSFET5、6のオン抵抗を大幅に低減することができるので、半導体リレー装置1全体の低オン抵抗化を図ることができる。なお、図1に示されるように、出力用MOSFET5と出力用MOSFET6とは、並列に接続されているので、これらの出力用MOSFET5、6のゲートには、いずれもフォトダイオードアレイ3から出力された8Vの電圧光起電力が印加される。また、この種の半導体リレー装置1に用いられる出力用MOSFETのゲート閾値電圧は、0.8V以上であることが多い。ここで、発光素子2から送られる光の強度に応じた1つのフォトダイオードセル3aからの光起電力を0.6Vに設定したとすると、各出力用MOSFET5、6のゲート閾値電圧の10倍8V以上の光起電力を得るためには、14個以上のセルが必要になる。何故なら、13<8V/0.6V<14だからである。本半導体リレー装置1に用いられるフォトダイオードアレイ3は、各出力用MOSFET5、6のゲート閾値電圧の10倍以上8V以上の大きさの光起電力を得るために、14個以上の直列に接続されたフォトダイオードセル3aを有している。上記のように、2つの出力用MOSFET5、6のゲートに印加する電圧ゲートソース間の電位差を、従来より大きくした場合には、充放電回路7のMOSFET8は、従来の充放電回路内のMOSFETと比べて、耐圧性が高くなければならない。ところが、一般に、半導体素子の高耐圧化を図った場合、半導体素子の電極間の距離が増大するので、半導体素子のチップサイズが大きくなってしまう。詳細は後述するが、本半導体リレー装置1は、MOSFET8等の半導体素子を、誘電体分離基板上のn型単結晶シリコン島に形成することで、MOSFET8等の高耐圧な半導体素子のチップサイズの増大を防いでいる。次に、本半導体リレー装置1において行われる、外部出力端子OT1、OT2間の導通と遮断との切り替え処理について詳細に説明する。入力端子IT1、IT2から信号が入力されると、この入力信号に基づいて、発光素子2が発光する。フォトダイオードアレイ3は、発光素子2からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Aの方向に流れる。この時点では、デプレッション型で、ノーマルオンのタイプのMOSFET8が導通状態のままであるので、フォトダイオードアレイ3から矢印Aの方向に流れた電流は、矢印Bの経路に流れる。これにより、抵抗9の両端に、図に示されるような電位差が生じる。そして、抵抗9における側と-側の電位差が所定のレベル以上に達すると、デプレッション型のMOSFET8のゲートが所定のマイナス電位になり、MOSFET8がオンからオフに切り換わる。このため、フォトダイオードアレイ3から矢印Aの方向に流れた電流は、矢印Bの経路に流れず、矢印Cの経路に流れるようになる。この電流により、2つのMOSFET5、6のゲートに電荷が蓄積されるので、MOSFET5、6のゲートソース間に電位差が発生して、MOSFET5、6は、オン導通状態閉じた状態になり、外部出力端子OT1、OT2間は導通され、リレーが閉じられる。これに対して、入力端子IT1、IT2から信号が遮断されて、発光素子2が発光しなくなると、フォトダイオードアレイ3において光起電力が生じなくなる。これにより、外部出力端子OT1、OT2間が導通した状態においては存在した、抵抗9における側と-側の電位差が無くなってしまうので、デプレッション型のMOSFET8のゲートに負の電圧がかからなくなり、MOSFET8がオフからオンに切り換わる。これにより、2つのMOSFET5、6のゲートに蓄積されていた電荷が、矢印Bの経路を通って、MOSFET5、6のソース側に流れ、放電されるので、MOSFET5、6は、オフ非導通状態開いた状態になる。このため、外部出力端子OT1、OT2間は遮断されて、リレーが開放される。次に、図2を参照して、上記のMOSFET8と、フォトダイオードアレイ3を構成する各フォトダイオードセル3aの構造について説明する。フォトダイオードアレイ3と充放電回路7は、同一の誘電体分離基板11上に形成されており、充放電回路7内のMOSFET8と、フォトダイオードアレイ3内の各フォトダイオードセル3aとは、それぞれ別のn型単結晶シリコン島13、14に形成されている。誘電体分離基板11は、誘電体層であるシリコン酸化膜12によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル3aを構成するn型単結晶シリコン島14と、MOSFET8を構成するn型単結晶シリコン島13とを含んでいる。n型単結晶シリコン島13は、p-ウェル電位を固定するためのp型高濃度領域16と、MOSFET8のソース領域15と、ゲート領域17と、ドレイン領域18と、ゲート電極19と、p型低濃度領域であるp―ウェル20を有している。上記のMOSFET8は、ソース領域15及びドレイン領域18よりも低濃度のn型n-のオフセット不純物層であるオフセット領域13aを有しており、いわゆるオフセットゲート型のMOSFETである。また、n型単結晶シリコン島14は、フォトダイオードセル3aのアノード領域21と、カソード領域22とを有している。なお、図2、及び後述する図4、図5では、全てMOSFETの酸化膜の図示を省力している。本半導体リレー装置1によれば、充放電回路7におけるMOSFET8が、誘電体分離基板11上のn型単結晶シリコン島13に形成されている。ここで、一般に、同一耐圧同一抵抗値の半導体素子の場合、その素子を形成する不純物半導体がn型半導体である方が、p型半導体である場合より素子領域を小さくすることができる。何故なら、例えば、不純物濃度が同じn型単結晶シリコンとp型単結晶シリコンとについて考えると、n型単結晶シリコンのキャリア移動度は、p型単結晶シリコンに比べて、2倍以上の大きさである。このため、n型単結晶シリコンの抵抗値は、長さと断面積が同じp型単結晶シリコンの抵抗値の2分の1以下になる。従って、キャリアの通路例えばMOSFETの場合のチャネルの長さが同じ場合、n型単結晶シリコンのキャリアの通路の断面積を、p型単結晶シリコンのキャリアの通路の断面積の2分の1以下にしても、これらのキャリアの通路における抵抗値を同じにすることができる。このため、従来はp型単結晶シリコン島に形成していた充放電回路におけるpチャネル型のMOSFETを、n型単結晶シリコン島13に形成したnチャネル型のMOSFET8に変更することにより、MOSFET8のオン抵抗を大きくすることなく、キャリアの通路の断面積を小さくできる。従って、MOSFET8をn型単結晶シリコン島13にnチャネル型で形成することにより、MOSFET8のオン抵抗を従来のMOSFETに比べて大きくすることなく、MOSFET8のゲート幅を従来のMOSFETより小さくできる。また、上記のように、不純物濃度が同じn型単結晶シリコンとp型単結晶シリコンとについて考えると、n型単結晶シリコンのキャリア移動度は、p型単結晶シリコンに比べて、2倍以上の大きさである。このため、本実施形態のフォトダイオードセル3aが形成されたn型単結晶シリコン島14と、従来のフォトダイオードセルが形成されたp型単結晶シリコン島との不純物濃度、長さ、及び断面積が、全て同じ場合には、以下のようになる。すなわち、n型単結晶シリコン島14の抵抗値rn図2参照は、p型単結晶シリコン島の抵抗値rp図4参照の2分の1以下になる。従って、フォトダイオードセル3aをn型単結晶シリコン島14に形成した方が、p型単結晶シリコン島に形成した場合よりも、フォトダイオード3の内部抵抗を小さくすることができる。本実施形態の半導体リレー装置1では、フォトダイオードセル3aをn型単結晶シリコン島14に形成したので、フォトダイオード3の内部抵抗を小さくして、フォトダイオード3の動作スピードの向上を図ることができる。この点は、以下の第2及び第3の実施形態による半導体リレー装置についても、同様である。次に、図3abを参照して、上記のMOSFET8におけるゲート幅の縮小化について具体的に説明する。図3abは、それぞれ後述する図4に示される従来のMOSFET208の上面図と、図2に示される本実施形態のMOSFET8の上面図とを示す。なお、図2は、図3bに示される本実施形態のMOSFET8のEーE線断面図であり、図4は、図3aに示される従来のMOSFET208のDーD線断面図である。上記のように、本半導体リレー装置1では、従来はp型単結晶シリコン島213に形成していたnチャネル型のMOSFET208を、n型単結晶シリコン島13に形成したnチャネル型のMOSFET8に変更した。これにより、MOSFET8のオン抵抗を従来のMOSFET208に比べて大きくすることなく、図3abに示されるように、MOSFET8のゲート幅W3を、従来のMOSFET208のゲート幅W1より小さくできる。従って、MOSFET8のチップの幅n型単結晶シリコン島13の幅W4を、従来のMOSFET208のチップの幅p型単結晶シリコン島213の幅W2より小さくして、MOSFET8のチップサイズの小型化を図ることができる。これにより、半導体リレー装置1全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。次に、図4を参照して、従来のp型単結晶シリコン島に形成された、nチャネル型でデプレッション型のMOSFETと比べた、本半導体リレー装置1におけるMOSFET8の優位性について説明する。図4は、従来のp型単結晶シリコン島に形成された、nチャネル型でデプレッション型の横型MOSFET208以下、単にMOSFET208というと、各フォトダイオードセル203aとが形成された誘電体分離基板211を示す。上記の誘電体分離基板211は、誘電体層であるシリコン酸化膜212によって単結晶シリコンが島状に分離された構造体であり、フォトダイオードセル203aを構成するp型単結晶シリコン島214と、MOSFET208を構成するp型単結晶シリコン島213とを含んでいる。p型単結晶シリコン島213は、p-基板電位を固定するためのp型高濃度領域216と、MOSFET208のソース領域215と、ゲート領域217と、ドレイン領域218と、ゲート電極219とを有している。また、p型単結晶シリコン島214は、フォトダイオードセル203aのアノード領域221と、カソード領域222とを有している。上記図2に示すように、n型単結晶シリコン島13にnチャネル型のMOSFET8を形成した場合、図4に示すように、p型単結晶シリコン島213にnチャネル型のMOSFET208を形成した場合よりも、MOSFETのチップサイズを容易に小さくできる。何故なら、p型単結晶シリコン島213にnチャネル型のMOSFET208を形成した場合と異なり、n型単結晶シリコン島13にnチャネル型のMOSFET8を形成した場合、図2に示すように、いわゆるオフセットゲート型のMOSFETになる。そして、このオフセットゲート型のMOSFET8では、ゲート領域17とドレイン領域18との間に、低濃度のn型n-のオフセット領域13aを有しており、ゲート領域の一部が低濃度のn型の領域になっているとみなすことができる。従って、図5に示されるように、ゲート領域217の全体を高濃度のn型で形成した場合と比べて、チャネル全体における抵抗値が増すので、MOSFET8のオフ時に、高耐圧化を図ることができる。上記の点について補足して説明すると、一般に、半導体のオン抵抗Ronは、距離Lに比例し、不純物濃度Ndに反比例する。すなわち、Ron∝L/Nd1である。この式から、低濃度のn型n-のオフセット領域13aを設けて、ゲート領域の一部を低濃度のn型にすることにより、図4に示されるように、ゲート領域217の全体を高濃度のn型で形成した場合と比べて、チャネル全体におけるオン抵抗が増すのが分かる。また、一般に、MOSFETの単位面積当たりのオン抵抗は、耐圧の2.5乗に比例する。従って、オフセット領域13aを設けて、ゲート領域の一部を低濃度のn型にすることにより、図4に示されるように、ゲート領域217の全体を高濃度のn型で形成した場合と比べて、耐圧を向上させることができる。上記の1式における距離Lは、MOSFETの場合、主にソースドレイン間の距離を意味する。従って、オフセット領域13aを設けて、ゲート領域の一部の不純物濃度Ndを下げることにより、ゲート領域の全体を高濃度のn型で形成した場合と比べて、ソースドレイン間の距離Lに相当を小さくしても、同じオン抵抗の値を維持することができる。このことは、MOSFET8のようにオフセット領域13aを設けることにより、図4に示されるように、ゲート領域217の全体を高濃度のn型で形成した場合と比べて、ソースドレイン間の距離を小さくしても、同じ耐圧を得ることができることを意味する。従って、図2に示すように、n型単結晶シリコン島13にnチャネル型のMOSFET8を形成した場合、図4に示すように、p型単結晶シリコン島213にnチャネル型のMOSFET208を形成した場合よりも、MOSFETのチップサイズを容易に小さくできる。これにより、半導体リレー装置1全体のチップサイズを小さくして、チップコストの低減と実装面積の縮小化を図ることができる。次に、図5を参照して、本発明の第2の実施形態による半導体リレー装置1について説明する。第2の実施形態の半導体リレー装置1は、誘電体分離基板31上の各半導体素子主に、MOSFETと、フォトダイオードアレイ内の各フォトダイオードセルを縦型の構造にした点が、上記第1の実施形態と異なっている。具体的には、本実施形態の誘電体分離基板31上の各n型単結晶シリコン島の外周部には、高濃度のn型の不純物が注入されている。これにより、例えば、各フォトダイオードセル33aのカソード領域32が、n型単結晶シリコン島14の外周部に延設され、また、MOSFET28のドレイン領域38が、n型単結晶シリコン島13の外周部に延設されている。本実施形態における他の構成については、上記第1の実施形態と同様である。本実施形態の半導体リレー装置1によれば、誘電体分離基板31上におけるMOSFET28等の半導体素子を縦型の構造にしたことにより、耐圧保持のための距離MOSFET28の場合は、図6中の両方向矢印に示される距離を縦方向にとることができる。ここで、一般的に、横型の半導体素子を、縦型の半導体素子に代えた場合、耐圧を高めることができるので、横型の半導体素子を、同耐圧の縦型の半導体素子に代えた場合、半導体素子の電極間の距離を小さくすることができる。従って、MOSFET28やフォトダイオードセル33aを縦型の構造にすることにより、これらの半導体素子を横型の構造にした場合と比べて、これらの半導体素子のチップサイズをより小さくすることができる。次に、図6及び図7を参照して、上記第1及び第2の実施形態の半導体リレー装置1に共通に採用されている、フォトダイオードアレイ3内の各フォトダイオードセル3aのチップサイズを縮小化するための工夫について説明する。以下、説明が冗長になるのを回避するため、第1の実施形態の半導体リレー装置1を例にして、このチップサイズを縮小化するための工夫について説明する。この半導体リレー装置1では、フォトダイオードアレイ3と充放電回路7とは、同一の誘電体分離基板図2に示される誘電体分離基板11上に形成されている。また、フォトダイオードアレイ3が形成されたn型単結晶シリコン島14は、その深さSD図6参照が、フォトダイオードアレイ3による近赤外線の光吸収率が90以上になる深さとなるように形成されている。ここで、光吸収率とは、n型単結晶シリコン島14における深さが0μmの位置n型単結晶シリコン島14の表面での、光入射エネルギーに対して、この光入射エネルギーのうちのどれだけの割合のエネルギーをn型単結晶シリコン島14が吸収したかを、百分率で表したものである。また、上記のn型単結晶シリコン島14の深さSDは、光吸収層の厚さでもある。上記のn型単結晶シリコン島14の深さSDは、実際には、40μm以上で70μm以下図7中の両矢印で示す範囲に設定されている。ここで、n型単結晶シリコン島14の深さSDを40μm以上に設定した理由は、近赤外線の波長が850μmの場合、光吸収率が90になるn型単結晶シリコン島14の深さは40μmだからである。また、n型単結晶シリコン島14の深さSDを70μm以下に設定した理由は、以下の通りである。すなわち、図7中の光吸収量y=100[]の直線162が、n型単結晶シリコン島14の深さSDと光吸収率との関係を示す曲線161に対する漸近線に相当するため、深さSDを70μm以上にしても、光吸収率を殆ど向上させられない。従って、製造コストチップコストを考慮すると、n型単結晶シリコン島14の深さSDを70μm以下に設定するのが、現実的だからである。なお、850μm以外の波長の近赤外線についても、n型単結晶シリコン島14の深さSDと光吸収率との関係は、図7に示される曲線161とほぼ同様な関係である。上記のように、フォトダイオードアレイ3を、その深さSDが、フォトダイオードアレイ3による近赤外線の光吸収率が90以上になるように形成したことにより、各フォトダイオードセル3aの単位表面積当たりの近赤外光による発電効率を最大に近づけられる。これにより、各フォトダイオードセル3aの表面積を最小に近づけることができるので、各フォトダイオードセル3aのチップサイズを小さくして、半導体リレー装置1全体のチップサイズをより小さくすることができる。従って、半導体リレー装置1全体のチップコストのより一層の低減と実装面積の縮小化を図ることができる。なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における充放電回路内の半導体素子が、デプレッション型でオフセットゲート型のMOSFETである場合の例を示したが、半導体素子は、これに限られない。例えば、エンハンスメント型のMOSFETであってもよいし、オフセットゲート型以外のMOSFETであってもよい。また、上記実施形態では、出力用MOSFETの数が2つの場合を示したが、出力用MOSFETの数は、これに限られず、例えば1つであってもよい。