"時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を有するA/D変換器。上記ビット非整合性防止部は、上記第1のカウンタの出力の上記第2のカウンタへの供給をキャリーマスク信号に応じて所定期間マスクする請求項1記載のA/D変換器。上記キャリーマスク信号は、上記第1のカウンタの出力ビットよりさらに下位側のビットに応じて生成される請求項2記載のA/D変換器。上記キャリーマスク信号は、上記第1のカウンタの出力ビットよりひとつ下位側のビットの反転信号として生成される請求項3記載のA/D変換器。上記ビット非整合性防止部は、上記比較器の反転した出力信号を遅延させて上記第1のカウンタに供給する機能を有する請求項1記載のA/D変換器。上記ビット非整合性防止部は、上記比較器の反転した出力信号を上記第1のカウンタのコードデータに同期してラッチする少なくとも一つの同期ラッチ部と、上記同期ラッチ部により同期した信号を遅延させる遅延部と、を含む請求項5記載のA/D変換器。上記同期ラッチ部は、上記比較器の反転した出力信号の供給ラインに対して並列に配置された2つの同期ラッチ回路を含み、一方の同期ラッチ回路は上記コードデータの立ち上がりのタイミングに同期してラッチ動作を行い、他方の同期ラッチ回路は、上記コードデータの立ち下がりのタイミングに同期してラッチ動作を行う請求項6記載のA/D変換器。カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタルA/D変換機能を含む複数のカラム処理部を有し、上記複数のカラム処理部の各々は、上記比較器、上記第1のカウンタ、上記第2のカウンタ、および上記ビット非整合性防止部を含み、上記第1のカウンタは、複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む請求項1から7のいずれか一に記載のA/D変換器。上記ラッチカウンタ部は、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部を含み、上記第2のカウンタは、上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部を含み、上記ビット非整合性防止部は、上記下位ビットラッチ部の出力と上記上位ビットカウンタ部の入力との間におけるビット非整合性を防止する請求項8記載のA/D変換器。上記コードカウンタは、基準クロックに応答して複数のビットのうち一つのビットのレベルが遷移する複数ビットのデジタルコードを生成する請求項8または9記載のA/D変換器。比較器で時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較し、上記比較器の出力信号によりカウント動作が制御される第1のカウンタでカウントを行い、上記第1のカウンタの上位のカウントデータをキャリーとして第2のカウンタでカウントを行い、上記第1のカウンタおよび上記第2のカウンタのカウント動作によりアナログ信号をデジタル信号に変換するA/D変換を行う際に、上器第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するA/D変換方法。光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するA/D変換器を含み、上記A/D変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を含む固体撮像素子。上記ビット非整合性防止部は、上記第1のカウンタの出力の上記第2のカウンタへの供給をキャリーマスク信号に応じて所定期間マスクする請求項12記載の固体撮像素子。上記キャリーマスク信号は、上記第1のカウンタの出力ビットよりさらに下位側のビットに応じて生成される請求項13記載の固体撮像素子。上記キャリーマスク信号は、上記第1のカウンタの出力ビットよりひとつ下位側のビットの反転信号として生成される請求項14記載の固体撮像素子。上記ビット非整合性防止部は、上記比較器の反転した出力信号を遅延させて上記第1のカウンタに供給する機能を有する請求項12記載の固体撮像素子。上記ビット非整合性防止部は、上記比較器の反転した出力信号を上記第1のカウンタのコードデータに同期してラッチする少なくとも一つの同期ラッチ部と、上記同期ラッチ部により同期した信号を遅延させる遅延部と、を含む請求項16記載の固体撮像素子。上記同期ラッチ部は、上記比較器の反転した出力信号の供給ラインに対して並列に配置された2つの同期ラッチ回路を含み、一方の同期ラッチ回路は上記コードデータの立ち上がりのタイミングに同期してラッチ動作を行い、他方の同期ラッチ回路は、上記コードデータの立ち下がりのタイミングに同期してラッチ動作を行う請求項17記載の固体撮像素子。カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタルA/D変換機能を含む複数のカラム処理部を有し、上記複数のカラム処理部の各々は、上記比較器、上記第1のカウンタ、上記第2のカウンタ、および上記ビット非整合性防止部を含み、上記第1のカウンタは、複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む請求項12から18のいずれか一に記載の固体撮像素子。上記ラッチカウンタ部は、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部を含み、上記第2のカウンタは、上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部を含み、上記ビット非整合性防止部は、上記下位ビットラッチ部の出力と上記上位ビットカウンタ部の入力との間におけるビット非整合性を防止する請求項19記載の固体撮像素子。上記コードカウンタは、基準クロックに応答して複数のビットのうち一つのビットのレベルが遷移する複数ビットのデジタルコードを生成する請求項19または20記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するA/D変換器を含み、上記A/D変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を含むカメラシステム。上述したように、一般的な列並列読み出しを行う電圧スロープ方式の固体撮像素子においては、全カラム列にそれぞれ配置されたリップルカウンタにAD分解能を決める基準クロックCKを入力し、カラム毎のカウント動作を行っている。ところが、下位ビットカウンタと上位ビットカウンタ間におけるデータの変化点のタイミングでビットの非整合性、具体的にはいわゆるメタステーブルが発生するおそれがある。その結果、誤カウントを行う可能性がある。本発明は、ビットの非整合性を防止でき、ひいては誤カウントの発生を防止することが可能なA/D変換器、A/D変換方法、固体撮像素子、およびカメラシステムを提供することにある。本発明の第1の観点のA/D変換器は、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を有する。本発明の第2の観点のA/D変換方法は、比較器で時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較し、上記比較器の出力信号によりカウント動作が制御される第1のカウンタでカウントを行い、上記第1のカウンタの上位のカウントデータをキャリーとして第2のカウンタでカウントを行い、上記第1のカウンタおよび上記第2のカウンタのカウント動作によりアナログ信号をデジタル信号に変換するA/D変換を行う際に、上器第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止する。本発明の第3の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するA/D変換器を含み、上記A/D変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を含む。本発明の第4の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するA/D変換器を含み、上記A/D変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号によりカウント動作が制御される第1のカウンタと、上記第1のカウンタの上位のカウントデータをキャリーとしてカウントする第2のカウンタと、上記第1のカウンタの上位ビット側の出力と上記第2のカウンタの下位ビット側との間におけるビット非整合性を防止するビット非整合性防止部と、を含む。本発明によれば、ビットの非整合性を防止でき、ひいては誤カウントの発生を防止することできる。以下、本発明の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の全体構成例2.カラムA/D変換器の基本構成例3.グレイコードカウンタの構成例4.下位ビットラッチ部および上位ビットリップルカウンタの構成例4.1下位ビットラッチ部の構成例4.2上位ビットカウンタ部の構成例5.ビット非整合性防止回路の構成例6.カメラシステムの構成例<1.固体撮像素子の全体構成例>図3は、本発明の実施形態に係る列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例を示すブロック図である。図4は、図3の列並列ADC搭載固体撮像素子CMOSイメージセンサにおける要部をより具体的に示すブロック図である。この固体撮像素子100は、図3および図4に示すように、撮像部としての画素部110、垂直走査回路120、水平転送走査回路130、タイミング制御回路140、および画素信号読み出し部としてのカラムA/D変換器ADC150を有する。なお、画素信号読み出し部は、垂直走査回路120等を含んで構成される。固体撮像素子100は、D/A変換器161を含むDACおよびバイアス回路160、アンプ回路S/A170、および信号処理回路180を有する。これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、カラムA/D変換器150、DACおよびバイアス回路160、並びにアンプ回路S/A170はアナログ回路により構成される。また、タイミング制御回路140、および信号処理回路180はデジタル回路により構成される。本実施形態に係るカラムADC150は、後で詳述するように、通常のカラムADCにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。カラムADC150は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックPLLCKに同期してカウントを行うNビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、AD変換値を確定する。本実施形態に係るカラムADC150においては、タイミング制御回路140のPLL回路で生成される基準クロックPLLCKは数ユニットのグレイコードカウンタのみに入力される。このため、配線負荷が軽く、動作周波数を大きくすることができる。また、本実施形態のカラムADC150においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。カラムADC150においては、カウンタ上位側ビットに関しては、カウンタ出力Nビット目のコードクロックを用いて、リップルカウント動作を行うことができる。これにより、カラム内デジタルCDSCorrelatedDoubleSampling;相関二重サンプリングを行うことができ、水平転送配線面積を抑えることも可能としている。また、カラムADC150は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直V方向加算を行う構成をとることも可能である。本実施形態のカラムADC150は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を1/8程度まで抑えることが可能となっている。画素部110は、フォトダイオード光電変換素子と画素内アンプとを含む複数の単位画素110Aがm行n列の2次元状マトリクス状に配列されている。[単位画素の構成例]図5は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。この単位画素110Aは、光電変換素子としてたとえばフォトダイオード111を有している。単位画素110Aは、1個のフォトダイオード111に対して、転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4トランジスタを能動素子として有する。フォトダイオード111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFDとの間に接続されている。転送トランジスタ112は、転送制御線LTxを通じてそのゲート転送ゲートに駆動信号TGが与えられることで、光電変換素子であるフォトダイオード111で光電変換された電子をフローティングディフュージョンFDに転送する。リセットトランジスタ113は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続されている。リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して垂直信号線116に接続され、画素部外の定電流源とソースフォロアを構成している。そして、選択制御線LSELを通して制御信号アドレス信号またはセレクト信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラムADC150に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。画素部110に配線されているリセット制御線LRST、転送制御線LTx、および選択制御線LSELが一組として画素配列の各行単位で配線されている。これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての垂直走査回路120により駆動される。固体撮像素子100は、画素部110の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する垂直走査回路120、列アドレスや列走査を制御する水平転送走査回路130が配置される。タイミング制御回路140は、画素部110、垂直走査回路120、水平転送走査回路130、カラムADC150、DACおよびバイアス回路160、信号処理回路180の信号処理に必要なタイミング信号を生成する。また、タイミング制御回路140は、PLL回路141を含む。PLL回路141は、カラムADC150のカウント動作に用いられる、たとえば周波数900MHzの基準クロックPLLCKを生成し、カラムADC150の複数カラムに一つ配置されるグレイコードカウンタにクロック供給線LCKを通して供給する。画素部110においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号VSLをカラム処理回路群としてのカラムADC150に出力する。カラムADC150では、各カラム部でそれぞれ、画素部110のアナログ出力をDAC161からの参照信号ランプ信号RAMPを使用したAD変換、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。水平転送走査回路130では、転送速度の確保のために数チャンネル同時並列転送を行う。後段の信号処理回路180では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレルシリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。本実施形態の固体撮像素子100においては、信号処理回路180のデジタル出力がISPやベースバンドbasebandLSIの入力として送信される。以下、本実施形態に係る特徴的な構成を有するカラムADC150の構成、機能について詳細に説明する。<2.カラムADCの基本構成例>図6および図7は、本実施形態に係るカラムA/D変換器カラムADC150の基本的な構成例を示す図である。本実施形態に係るカラムADC150は、下位Nビット、上位MビットのADCとして構成される。本実施形態に係るカラムADC150は、たとえば下位5ビット、上位10ビットのADCとして構成される。カラムADC150は、複数カラムを含む複数のADCブロック151-0~150-Pに有する。換言すれば、カラムADC150は、複数のカラムを一つのADCブロックとして複数のADCブロックに区分けされている。カラムADC150は、各ADCブロック150-1~150-Pに一つのグレイコードカウンタ200-1~200-Pが配置されている。グレイコードカウンタ200-1~200-Pは、コード変換カウンタとして機能する。各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部300が配置されている。カラム処理部300は、DAC161により生成される傾きを変化させたランプ波形である参照信号RAMPVslopと、行線毎に画素から垂直信号線116を経由し得られるアナログ信号VSLとを比較する比較器コンパレータ310を有する。カラム処理部300は、比較器310の出力およびグレイコードカウンタ200-1~200-Pのカウント結果を受けてカウント値をラッチする下位Nビットの下位ビットラッチ部320を有する。カラム処理部300は、下位ビットラッチ部320の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Mビット用の上位ビットカウンタ部330を有する。また、カラム処理部300は、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ部330の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路340を有する。なお、下位ビットラッチ部320と上位ビットカウンタ部330によりラッチカウンタ部が形成される。また、グレイコードカウンタ200と下位ビットラッチ部320により第1のカウンタが形成され、上位ビットカウンタ部330により第2のカウンタが形成される。本実施形態においては、参照信号RAMPは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。各カラム処理部300の比較器310は、この参照信号RAMPと画素部110のアドレス指定された画素から垂直信号線116に読み出されたアナログ信号VSLとを比較する。ここでは、比較器310は、参照信号PAMPとアナログ信号VSLが一致するまでは出力信号VCOをハイレベルで出力し、一致すると出力信号VCOのレベルをハイレベルからローレベルに反転する。本実施形態では、この比較器310の出力信号VCOの出力レベルが反転したことをトリガとして下位ビットラッチ部320におけるグレイコードGC[0]~GC4のラッチ動作が行われる。<3.グレイコードカウンタの構成例>各グレイコードカウンタ200は、タイミング制御回路140のPLL回路141で生成され、クロック供給線LPLLCKを伝搬される、たとえば周波数fnMHzの基準クロックPLLCKを受けデジタルコードであるNビットのグレイコードGCを生成する。複数のNビットのグレイコードGCは、1ビットのみ論理[0]と論理[1]間のレベル遷移がおこるコードとして形成される。本実施形態のグレイコードカウンタ200は、周波数fnの基準クロックPLLCKを受けてカウント動作を行い、分周した周波数の5=NビットのグレイコードGC[0]~GC[4]を生成する。グレイコードカウンタ200は、周波数1/2fnの最下位のグレイコードGC[0]を生成し、周波数1/4fnのグレイコードGC[1]を生成し、周波数1/8fnMHzのグレイコードGC[2]を生成する。グレイコードカウンタ200は、周波数1/16fnのグレイコードGC[3]おおび最上位のグレイコードGC[4]を生成する。各グレイコードカウンタ200は、生成したグレイコードを同じADCブロック150-1~150-Pに含まれる複数カラム分の下位ビットラッチ部320に供給する。グレイコードカウンタ200は、入力基準クロックPLLCKの立ち下りエッジでバイナリコードPG[0]~PG[4]を生成し、入力クロックおよびバイナリコードPG[0]~PG[4]を生成する。そして、基準クロックPLLCKと同じ周波数のクロックCKおよびその反転信号XCKで各ビットの同期を取り直して、グレイコードGC[0]~GC[4]を出力する。なお、グレイコードカウンタ200は、ビット非整合性防止回路34で用いられるキャリーマスク信号CMASKを生成する機能を有するが、その機能については、後述するビット非整合性防止回路34の説明のときに併せて行う。各グレイコードカウンタ200は、生成したグレイコードを同じADCブロック150-1~150-Pに含まれる複数カラム分の下位ビットラッチ部320に供給する。[基準クロックPLLCKの伝送]本実施形態においては、クロック供給線LCKを伝送される基準クロックPLLCKのデューティの崩れを防止するために、図7に示すような構成を採用している。すなわち、PLL回路141の出力部からカラム全体に配線される主クロック供給線MLCKにはひとつのCMOSバッファによる一つずつの主インバータMIVをリピータとして用いている。そして、各ADCブロック150-1~150-Pのグレイコードカウンタ200に分岐する副クロック供給線SLCKには、基準クロックPLLCKが正論理で供給されるように、反転回路としての副インバータSIVが選択的に配置される。図7の例では、ADCブロック150-1のグレイコードカウンタ200-1にはリピータとしての主インバータMIVを介していないことから、副クロック供給線SLCKには副インバータSIVは配置されていない。ADCブロック150-2のグレイコードカウンタ200-2には、リピータとしての主インバータMIVを介していることから、副クロック供給線SLCKには副インバータSIVが配置されている。以下同様に構成される。このような構成を採用することにより、周波数fnMHz程度の高速な基準クロックPLLCKのデューティに崩れを防止しながら、略50に保持しつつ、供給先のグレイコードカウンタ200に伝送することができる。<4.下位ビットラッチ部320および上位ビットリップルカウンタ部330の構成例>下位ビットラッチ部320は、同じADCブロック150-1~150-Pのグレイコードカウンタ200で生成されたグレイコードGC[0]~GC[4]を、同じカラムの比較器310の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。図8は、本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。図9は、本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。<4.1下位ビットラッチ部の構成例>各カラムに配置される下位ビットラッチ部320は、各グレイコードGC[0]~GC[4]をラッチする下位ビットラッチ回路LTC321~32532N、および比較器310の出力を入力する比較器出力入力部VCO入力部326を有する。下位ビットラッチ回路321は、グレイコードカウンタ200によるグレイコードGC[0]を取り込んでラッチする。下位ビットラッチ回路322は、グレイコードカウンタ200によるグレイコードGC[1]を取り込んでラッチする。下位ビットラッチ回路323は、グレイコードカウンタ200によるグレイコードGC[2]を取り込んでラッチする。下位ビットラッチ回路324は、グレイコードカウンタ200によるグレイコードGC[3]を取り込んでラッチする。下位ビットラッチ回路325は、グレイコードカウンタ200によるグレイコードGC[4]を取り込んでラッチする。そして、最上位側下位ビットラッチ回路325の出力がビット非整合性防止回路340を介して上位Mビット用の上位ビットカウンタ部330の最下位側リップルカウンタCT331に供給される。また、各下位ビットラッチ回路321~325は、CDSのためにP相時のラッチデータをデータ転送線LTRFに転送出力する機能を有する。この場合、後段の信号処理回路180において、P相のデータ処理が行われる。[遅延VCOによる駆動]図10A~Cは、本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延VCO駆動について説明するための図である。図10Aは、一つのADCブロックにおける下位ビットラッチ部を模式的に示している。図10Bは、比較器310の出力信号VCOを遅延させない通常VCO駆動のためのタイミングを示している。図10Cは、比較器310の出力信号VCOを遅延させる遅延VCO駆動のためのタイミングを示している。比較器310の出力信号VCOを遅延させない通常VCO駆動の場合、図10Bに示すように、信号VCOの立ち下がりのタイミングでラッチすることから、データが確定するまではラッチノードND322がトグルしているため、消費電力が大きい。比較器310の出力信号VCOを遅延させる遅延VCO駆動の場合、図10Cに示すように、信号VCOの立ち下がりのタイミングから数n秒後にラッチする。その結果、信号VCOのエッジタイミングまでは、ラッチノードND322のトグルが生じないことから消費電力を抑えることが可能となる。この遅延VCO駆動の場合、たとえばVCO入力部326において遅延素子を配置して調整するように構成することが可能である。<4.2上位ビットカウンタ部の構成例>このような構成を有する下位ビットラッチ部320の出力側にビット非整合性を防止するビット非整合性防止回路340を介して上位ビットカウンタ部330が配置されている。上位ビットカウンタ部330は、Mビット本例ではM=10のリップルカウンタバイナリカウンタCT331~CT340が縦続接続されて構成されている。リップルカウンタCT331~CT340は、アップダウンU/Dカウンタとして形成される。上位ビットカウンタ部330は、図9に示すように、下位ビットラッチ部320の最上位側の下位ビットラッチ回路325にラッチされたグレイコードGC[N=4]の立ち下りのタイミングで最下位側のリップルカウンタCT331でカウントされる。次に、次段のリップルカウンタCT332は、前段のリップルカウンタCT331の出力信号の立ち下りのタイミングでカウントされる。以下同様に、前段のリップルカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。[リップルカウンタの具体的な構成例]図11は、本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。図11の上位側リップルカウンタは、リップルカウンタCT331~CT340の共通回路構成を示している。ここでは、リップルカウンタCT331を例に説明する。リップルカウンタCT331は、フリップフロップFF331、およびフリップフロップFF331のクロック入力段に配置されたORNANDゲートORNA331により構成されている。ORNANDゲートORNA331のORゲートOR331の第1入力端子に前段のキャリーアウトCOUTがキャリーインCINクロック入力として入力され、第2入力端子に第1外部制御信号HLDCKが供給される。NANDゲートNA331の第1入力端子がORゲートOR331の出力が供給され、第2入力端子に第2外部制御信号xRVDCKが供給される。NANDゲートNA331の出力がフリップフロップFF331のクロックノードND331に接続されている。フリップフロップFF331は、ORNANDゲートORNA331の出力ノードND331がローレベルの場合には、出力ノードND332のラッチデータがQ入力側に供給される。フリップフロップFF331は、ノードND331がハイレベルの場合には、出力ノードND332のラッチデータがQ入力側レベルの反転レベルとなる。このような構成を有するリップルカウンタCT331では、P相およびD相切り替え時のデータ反転機能を有する。図12は、図11のリップルカウンタCT331におけるP相およびD相切り替え時のデータ反転機能を説明するための図である。P相時のデータが第1データに相当し、D相時のデータが第2データに相当する。図11のリップルカウンタCT331は、各ビットのクロックラインを外部から直接制御し、カウント動作データ反転に必要な立ち上がりRise立ち下りFallエッジを唯一一回強制付加することで、全ビットのデータ反転を実現可能である。本例の場合、第1外部制御信号HLDCKをハイレベルに保持した状態で、第2外部制御信号xRVDCKをハイレベルからローレベルに切り替えることにより、ノードND331のレベルをローレベルからハイレベルに切り替えることができる。これにより、データを反転させることができる。図13は、4つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。この例では、カウントアップ動作を行い、カウント値が6になった後に、第1外部制御信号HLDCKをハイレベルに保持した状態で、第2外部制御信号xRVDCKをハイレベルからローレベルに切り替えて、データ反転を行っている。これにより、-7からのダウンカウントに切り替えられている。このように、上位ビットカウンタ部330は、各カラムにおいて上記ビットのCDS処理を行う機能を有する。したがって、各カラム処理部300において、下位の5NビットのグレイコードGC[0]~GC[4]はラッチされたデータが、上位の10Mビットは各カラムのリップルカウンタによりCDSされたデータがデータ転送線LTRFに出力される。これらのデータは、データ転送線LTRFを介して信号処理回路180に供給されて、全体的なCDSが行われる。図14は、本実施形態における後段の信号処理回路におけるCSD演算処理を模式的に示す図である。図15は、本実施形態におけるバイナリデータとグレイコードのCDS演算処理の具体例を示す図である。信号処理回路180は、基本的に図14に示すように、あらかじめCDSされたバイナリデータである上位ビットBIN[14:5]、P相のグレイコードGCP[4:0]、およびD相のグレイコードGCD[4:0]が入力される。信号処理回路180は、グレイコードからバイナリコードへの変換回路181を有している。変換回路181は、P相のグレイコードGCP[4:0]をバイナリコードBCP[4:0]に変換する。変換回路181は、D相のグレイコードGCD[4:0]をバイナリコードBCD[4:0]に変換する。信号処理回路180は、加算部182において上位ビットBIN[14:5]とD相のバイナリコードBCD[4:0]とを加算する。そして、信号処理回路180は、減算部183において、加算部182の加算結果S182からP相のバイナリコードBCP[4:0]を減算する。さらに、信号処理回路180は、加算部184において、減算器の減算結果に初期値FV本実施形態では32を加算することにより、全体的にCDS演算されたデータCDSDATA[14:0]を得る。図15の例においては、リセット初期値32からP相およびD相カウントを行い、最終的に信号処理回路DPU180にて下位グレイコードの上記CDS演算を行う。その演算式は、次のように表すことができる。CDSデータ=バイナリデータD相グレイデータP相グレイデータ32digitすなわち、CDSDATA[14:0]=BIN[14:5]BCD[4:0]-BCP[4:0]32なお、下位ビットラッチ回路321~325のラッチデータをカラム内で加算処理してCDS処理を行うように構成することも可能である。図16は、下位ビットラッチ回路のラッチデータをカラム内で加算処理してCDS処理を行うCDS処理部の構成例を示す回路図である。CDS処理部327は、コードラッチ部CLT321~LT32NここではCLT323まで示しているに加えて、アップダウンカウンタとしてのフリップフロップFF321,FF322,FF323,FF324、FF325を有する。CDS処理部327は、2入力NANDゲートNA321,NA322,NA323,NA324,NA325、およびコード変換回路としてのEXORゲートEX321,EX322,EX323,EX324を有する。この処理部は、最下位の下位ビットラッチ回路321のコードラッチ部CLT321にラッチされたグレイコードGC0は、そのままバイナリコードBD[0]として扱われる。最下位のバイナリコードBD[0]はNANDゲートNA321の第1入力端子に供給される。NANDゲートNA321の第2入力端子には、パルス信号CNTPLS[0]が供給される。NANDゲートNA321の出力端子はフリップフロップFF321の端子RCKに接続されている。そして、フリップフロップFF321の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF322のクロック端に接続されている。フリップフロップFF321は、ラッチデータが0から1になるとキャリーを出力する。最下位ビットを除く、下位ビットは自段でラッチされたグレイコードGCと前段のバイナリコードBDとの排他的論理和EXORをとることによりバイナリコードBD[1]~BD[5]に変換される。すなわち、下位ビットラッチ回路322のコードラッチ部CLT322にラッチされたグレイコードGC1はEXORゲートEX321で前段のバイナリコードBD[0]とEXORがとられてバイナリコードBD[1]に変換される。最下位のバイナリコードBD[1]はNANDゲートNA322の第1入力端子に供給される。NANDゲートNA322の第2入力端子には、パルス信号CNTPLS[1]が供給される。NANDゲートNA322の出力端子はフリップフロップFF322の端子RCKに接続されている。そして、フリップフロップFF322の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF323のクロック端に接続されている。フリップフロップFF322は、ラッチデータが0から1になるとキャリーを出力する。下位ビットラッチ回路323のコードラッチ部CLT323にラッチされたグレイコードGC2はEXORゲートEX322で前段のバイナリコードBD[1]とEXORがとられてバイナリコードBD[2]に変換される。最下位のバイナリコードBD[2]はNANDゲートNA323の第1入力端子に供給される。NANDゲートNA323の第2入力端子には、パルス信号CNTPLS[2]が供給される。NANDゲートNA323の出力端子はフリップフロップFF323の端子RCKに接続されている。そして、フリップフロップFF323の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF324のクロック端に接続されている。フリップフロップFF323は、ラッチデータが0から1になるとキャリーを出力する。以下に、下位ビットラッチ回路324,325の段においても同様の処理が行われる。なお、パルス信号CNTPLS[0],[1],2,[3],[4]は順番に1パルスずつ入力される。<5.ビット非整合性防止回路340の構成例>カラム処理部300は、前述したように、最上位側下位ビットラッチ回路の出力と上位ビットカウンタ部330の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路340が配置される。ビット非整合性防止回路340は以下の理由により配置される。本実施形態のように、グレイコードおよびバイナリコードの複合カウンタ方式においては、グレイコード最上位ビットGC[4]の変化点タイミングでデータがラッチされると、いわゆるメタステーブルが発生するおそれがある。メタステーブルが発生するとグレイコード最上位ビットデータGDとバイナリコード最下位ビットデータBD[5]間にデータの非整合性が発生する。その結果、誤カウントを起こす可能性がある。このことについて、図17AおよびBに関連付けて説明する。図17AおよびBは、ビット非整合性防止回路を配置しない場合の構成およびタイミングチャートを示す図である。図17Aのように、ビット非整合性防止回路を配置しない場合、グレイコードGC[4]の立ち下り変化点においてデータがラッチされる際、そのタイミングによってはメタステーブルが生じる。これにより、グレイコードデータGD[4]とバイナリデータBD[5]の整合性がとれなくなり、32digitのデータ飛びが発生する可能性がある。すなわち、図17Bに示すように、グレイコードデータGD[4]が立ち下がらなかったにもかかわらず、キャリーCOUTが発生し、上位のバイナリビットBD[5]が反転し、その結果データ飛びが発生する。図18AおよびBは、ビット非整合性防止回路を配置した場合の構成およびタイミングチャートを示す図である。本実施形態においては、ビット非整合性防止回路340において、図18Bに示すように、キャリーマスク信号CMASKにより、グレイコードデータGD[4]の立ち下りで発生するキャリーCOUTを一時マスクしておく。そして、マスク解除後のグレイコードデータGD[4]の値によりキャリーCOUTを出力する。このように、本実施形態においては、ビット非整合性防止回路340およびキャリーマスク信号CMASKを導入することで、コードラッチエラーを防止する。ビット非整合性防止回路340は、ビット非整合性防止用ラッチ回路341を有する。ラッチ回路341にはキャリーマスク信号CMASKが供給される。ラッチ回路341は、キャリーマスク信号CMASKがハイレベルに保持されているときに、対応するグレイコードデータGD[4]のキャリーCOUTの出力をマスク所定期間停止する。そして、所定期間経過してキャリーマスク信号CMASKがローレベルに切り替わったときにキャリーCOUTを出力する。このように、最上位側下位ビットラッチ回路325の出力がビット非整合性防止回路34を介して所定期間出力が停止された後、上位Mビット用の上位ビットカウンタ部330の最下位側リップルカウンタCT331に供給される。図19は、本実施形態に係るキャリーマスク信号について説明するための波形図である。キャリーマスク信号CMASKは、グレイコード最上位ビットの立ち下りタイミングに、ハイレレベルとなる信号である必要がある。グレイコードNビットの場合、最上位ビットの1つ下の位のビット、すなわち、N-1ビット目の反転信号をキャリーマスク信号CMASKとして使用できる。これは、Nがどんな値であっても成り立つ。本例では、グレイコードGC[3]の反転信号と等価な信号がキャリーマスク信号CMASKとして採用されている。図20は、本実施形態に係るN-1ビット目によりキャリースク信号を生成するキャリーマスク信号生成回路、ビット非整合性防止回路340を含むカラム処理部の構成例を示す図である。キャリーマスク信号生成回路350は、NORゲート351およびバッファ352を有する。NOR351は、最上位ビットの1つ下の位のビットのグレイコードGC[3]が第1入力端子に供給され、リセット信号が第2入力端子に供給される。このように、キャリーマスク信号CMASKはグレイコードGC[3]の反転信号と等価な信号として生成される。図20の構成では、図示しないがビット非整合性防止回路340にはキャリーマスク信号CMASKの供給ラインに対して直列に接続されたインバータを有する。前段のインバータの出力によりキャリーマスク信号CMASKの反転信号XCMASKが得られ、後段のインバータの出力によりグレイコードGC[3]と同相のキャリーマスク信号CMASKが得られる。このように、メタステーブルが発生する可能性があるグレイコードGC4のエッジ付近では、キャリーマスク信号CMASKにより次段へのキャリーをマスクし、マスク解除時のGD[4]の値によりキャリーを生成する。上述したビット非整合性防止回路340は、グレイコード最上位ビットGC[4]の立ち上がりエッジおよび立ち下がりエッジのうちの、片方の立ち下がりエッジのみをマスクするように構成したが、両エッジをマスクすることも可能である。両エッジをマスクすることにより、立ち下り変化中に発生するメタステーブルだけでなく立ち上り変化中に発生するメタステーブルも抑止することが可能となる。上記の片エッジをマスクする構成では、グレイコードNビットの場合、最上位ビットの1つ下の位のビット、すなわち、N-1ビット目GC[3]の反転信号をキャリーマスク信号CMASKとして使用できることを例に説明した。本実施形態では、N-1ビット目GC[3]によりさらに下位のN-2ビット目GC[2]やN-3ビット目GC[1]の反転信号をキャリーマスク信号CMASKとして使用することもできる。そして、N-2ビット目GC[2]やN-3ビット目GC[1]の反転信号により、グレイコード最上位ビットGC[4]の立ち上がりエッジおよび立ち下がりエッジの両エッジをマスクすることができる。以下に、N-2ビット目GC[2]やN-3ビット目GC[1]の反転信号をキャリーマスク信号CMASKとして使用する例について説明する。図21は、本実施形態に係るN-2ビット目によりキャリーマスク信号を生成するキャリーマスク信号生成回路、ビット非整合性防止回路を含むカラム処理部の構成例を示す図である。図22は、本実施形態に係るN-3ビット目によりキャリーマスク信号を生成するキャリーマスク信号生成回路、ビット非整合性防止回路を含むカラム処理部の構成例を示す図である。図23は、下位のN-2ビット目GC[2]およびN-3ビット目GC[1]の反転信号をキャリーマスク信号CMASKとして使用する場合の波形例を示す図である。なお、回路動作の前提として、次段のバイナリカウンタは立ち下がりエッジで動作し、マスク信号はハイレベルでマスク動作、ローレベルでラッチスルー動作を行う。図21のキャリーマスク信号生成回路350Aは、NORゲート351およびバッファ352を有する。NOR351は、最上位ビットの2つ下の位N-2のビットのグレイコードGC[2]が第1入力端子に供給され、リセット信号が第2入力端子に供給される。この場合のキャリーマスク信号CMASK2は、図23に示すように、グレイコードGC[2]の反転信号と等価な信号として生成される。図22のキャリーマスク信号生成回路350Bは、NORゲート351およびバッファ352を有する。NOR351は、最上位ビットの3つ下の位N-3のビットのグレイコードGC[1]が第1入力端子に供給され、リセット信号が第2入力端子に供給される。この場合のキャリーマスク信号CMASK1は、図23に示すように、グレイコードGC[1]の反転信号と等価な信号として生成される。このように、N-1ビット目GC[3]によりさらに下位のN-2ビット目GC[2]やN-3ビット目GC[1]の反転信号を両エッジのキャリーマスク信号CMASK2、CMASK3として使用することもできる。ただし、下位のビット程、マスク期間の短いキャリーマスク信号CMASK2、CMASK1となる傾向にある。マスク期間が短くなると、マスク処理によるメタステーブル防止性能が下がってしまう弊害が発生するため、図23中に符号MSMASKで示すように、マスク期間を延ばしたマスク信号形成することが望ましい。図23のマスク信号MSMASKは、N-2ビット目GC[2]の反転信号で形成されるマスク信号CMASK2の立ち下がりエッジを、N-1ビット目GC[3]の立ち下がりエッジまで延ばしている。この場合のマスク信号MSMASKは、論理式MAMASK=/GC[2]CG[3]xorGC[4]に応じて形成される。ただし、/は反転を示す。また、ビット非整合性防止回路340を設けずにデータラッチタイミング調整により、メタステーブル発生を防ぐことも可能である。図24は、データラッチタイミング調整回路の構成例を示す図である。図25は、図24の回路のタイミングチャートを示す図である。このデータラッチタイミング調整回路360は、たとえばVCO入力部326に配置される。データラッチタイミング調整回路360は、最上位側下位ビットラッチ回路325におけるラッチ動作に用いる比較器310の出力信号VCOをグレイコードデータGDのレベル、換言されば下位ビットラッチ回路325のラッチノードND332の信号に同期させる。そして、グレイコードデータGDに同期した信号VCOを、グレイコードGCの変化にタイミングでラッチを行わないように遅延させて下位ビットラッチ回路325に供給する機能を有している。データラッチタイミング調整回路360は、同期ラッチ回路361,362、および遅延部363を有する。同期ラッチ回路361は、グレイコードデータ信号GDに同期して信号VCOをラッチして出力する機能を有する。同期ラッチ回路362は、グレイコードデータ信号GDの反転信号CGDに同期して信号VCOをラッチして出力する機能を有する。同期ラッチ回路361が信号VCOの出力を行っているときは、同期ラッチ回路362の出力はハイインピーダンスHi-Zに保持される。同様に、同期ラッチ回路362が信号VCOの出力を行っているときは、同期ラッチ回路361の出力はハイインピーダンスHi-Zに保持される。遅延部363は、同期ラッチ回路361,362でグレイコードデータ信号に同期され、遅延された信号VCOをグレイコードGCの変化にタイミングでラッチを行わないように遅延させて下位ビットラッチ回路325に供給する。遅延部363は、一または複数の遅延素子DLYにより形成され、素子数や遅延素子の遅延値により信号VCOの遅延量が調整される。このように、データラッチタイミング調整回路360により、グレイコードと同期させ、遅延を与えた同期遅延ラッチ信号をラッチ信号として使用して、ビット変化点タイミングでのデータラッチを行わないようにする。これにより、図25に示すように、メタステーブル発生を防止することができる。なお、データラッチタイミング調整回路360において、同期ラッチ回路361,362を並列に設けている理由は、本カラムADC150がクロックの半周期の分解能で動作するためである。すなわち、この分解能を維持するために、グレイコードデータの立ち上がりと立ち下がりのタイミングで並行するように同期ラッチするように同期ラッチ回路361,362が並列に設けられている。本実施形態に係るカラムADC150は、通常のカラムADCにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。カラムADC150は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックPLLCKに同期してカウントを行うNビットグレイコードカウンタ200の出力コードを各カラムでラッチする構成を採用する。これにより、AD変換値を確定する。本実施形態に係るカラムADC150においては、タイミング制御回路140のPLL回路で生成される基準クロックPLLCKは数ユニットのグレイコードカウンタのみに入力される。このため、配線負荷が軽く、動作周波数を大きくすることができる。また、本実施形態のカラムADC150においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。カラムADC150においては、カウンタ上位側ビットに関しては、カウンタ出力Nビット目のコードクロックを用いて、リップルカウント動作を行うことができる。これにより、カラム内デジタルCDSを行うことができ、水平転送配線面積を抑えることも可能としている。また、カラムADC150は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直V方向加算を行う構成をとることも可能である。本実施形態のカラムADC150は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を1/8程度まで抑えることが可能となっている。また、本実施形態によれば、グレイコードおよびバイナリコード複合カウンタ方式において固有である、グレイおよびバイナリビット非整合によるカウンタ誤カウントを防ぐことができる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<6.カメラシステムの構成例>図26は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図26に示すように、本実施形態に係る固体撮像素子100が適用可能な撮像デバイス410を有する。カメラシステム400は、撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系として、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。さらに、カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路430は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対して所定の信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した固体撮像素子100を搭載することで、高精度なカメラが実現できる。"