複数のメモリセルを含むメモリアレイと、1受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットを前記メモリアレイ内の第1のアドレスのメモリセルに格納し、前記最後に入力されたデータユニットに先行して入力されたデータユニットを前記メモリアレイ内の、前記第1のアドレスとは別の第2のアドレスのメモリセルに格納する制御部とを備え、前記第1のアドレスのメモリセルと前記第2のアドレスのメモリセルとは、前記メモリアレイ内では少なくとも行方向および列方向において隣接しない、半導体記憶装置。1受信単位が、第1番目~第N番目に入力されるデータユニットで構成されるときに、前記制御部は、第N番目に入力されたデータユニットから降順に前記メモリアレイのメモリセルに格納する、請求項1記載の半導体記憶装置。前記制御部は、前記1受信単位を構成する第1番目~第N番目の各データユニットを、前記1受信単位内の他のいずれのデータユニットとも、少なくとも行方向および列方向で隣接しない位置のメモリセルに格納する、請求項2記載の半導体記憶装置。1受信単位が、N個のデータユニットで構成され、前記制御部は、第1番目~第N番目のシフトレジスタを含み、前記第1番目のシフトレジスタのサイズが最大であり、第2番目~第N番目のシフトレジスタのサイズは、順次減少し、外部から入力されるデータユニットごとに、前記入力されたデータユニットの出力先のシフトレジスタを順番に循環的に切替えるスイッチと、前記第1番目~第N番目のシフトレジスタから順次出力されるデータユニットを受けて、前記受けたデータユニットを前記メモリアレイのメモリセルにアドレスの順序に従って書込む書込制御部とを含む、請求項1記載の半導体記憶装置。前記第i番目i=1~Nのシフトレジスタは、N1-i個のデータユニットを保持するためのサイズを有する、請求項4記載の半導体記憶装置。1受信単位が、N個のデータユニットで構成され、前記制御部は、第1番目~第N番目のシフトレジスタを含み、前記第1番目のシフトレジスタのサイズが最小であり、第2番目~第N番目のシフトレジスタのサイズは、順次増加し、前記メモリアレイのアドレスの順序に従ってメモリセルからデータユニットを順次読み出し、かつ読出すごとに読み出したデータユニットの出力先のシフトレジスタを順番に循環的に切替える読出制御部と、前記切り替えたデータユニットの出力先のシフトレジスタと、外部とを接続するスイッチとを含む、請求項1記載の半導体記憶装置。前記第i番目i=1~Nのシフトレジスタは、i個のデータユニットを保持するためのサイズを有する、請求項6記載の半導体記憶装置。ところで、特許文献1は、同一サイクルで複数のデータを読み出すことを前提としている。こうした前提の下では、同時に読み出されるデータの不良ビット数が多くなると、誤り訂正で訂正不可能になる。このような事態を回避するため、特許文献1では、同時に読み出されるデータは異なる領域に記憶することにしている。しかしながら、同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動や中性子などのノイズに耐性のある半導体記憶装置の需要は大きい。それゆえに、本発明の目的は、同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性のある半導体記憶装置を提供することである。上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルを含むメモリアレイと、1受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ内の第1のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第1のアドレスとは別の第2のアドレスのメモリセルに格納する制御部とを備える。第1のアドレスのメモリセルと第2のアドレスのメモリセルとは、メモリアレイ内で少なくとも行方向および列方向において隣接しない。本発明の一実施形態の半導体記憶装置によれば、同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性を有することができる。以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の実施形態の半導体記憶装置の構成を表わす図である。図1を参照して、この半導体記憶装置1は、メモリアレイ2と、制御部20とを備える。本実施の形態では、1受信単位のデータつまり、1パケットのデータは、N個のデータユニットから構成されるものとする。また、クロックCLKに従って、外部からデータユニットが順次入力されるものとする。本実施の形態において、1受信単位のデータが誤り訂正の単位とする。メモリアレイ2は、行列状に配置された複数のSDRAMSynchronousDynamicRandomAccessMemoryのメモリセルを含む。制御部20は、1受信単位を構成する第1番目~第N番目に入力されるデータユニットのうち、第N番目に入力されたデータユニットから降順にメモリアレイ2のメモリセルに格納する。格納位置として、制御部20は、1受信単位を構成する第1番目~第N番目の各データユニットを、1受信単位内の他のいずれのデータユニットとも少なくとも行方向および列方向で隣接しない位置のメモリセルに格納する。制御部20は、行方向および列方向に加えて、各データユニットを、1受信単位内の他のいずれのデータユニットとさらに斜め方向にも隣接しない位置のメモリセルに格納することとしてもよい。制御部20は、第1のスイッチ10と、書込用シフトレジスタ群6と、読出用シフトレジスタ群8と、第2のスイッチ12と、R/W制御部4とを備える。書込用シフトレジスタ群6は、シフトレジスタSRW1~SRWNを含む。このNは、1受信単位1パケットを構成するデータユニットの数と同じである。シフトレジスタSRWii=1~Nは、N1-i個のデータユニットを保持するためのサイズを有する。シフトレジスタSRW1~SRWNは、クロックCLKに従って、シフト動作を実行する。読出用シフトレジスタ群8は、シフトレジスタSRR1~SRRNを含む。このNは、1受信単位1パケットを構成するデータユニットの数と同じである。シフトレジスタSRRii=1~Nは、i個のデータユニットを保持するためのサイズを有する。シフトレジスタSRR1~SRRNを含む。シフトレジスタSRR1~SRRNは、クロックCLKに従って、シフト動作を実行する。第1のスイッチ10は、クロックCLKに従って、外部から入力されるデータユニットごとに、入力されたデータユニットの出力先のシフトレジスタSRWiを順番に循環的に切替える。すなわち、第1のスイッチ10は、外部から最初に入力されるデータユニットの出力先をシフトレジスタSRW1とし、外部から2番目に入力されるデータユニットの出力先をシフトレジスタSRW2とし、外部からN番目に入力されるデータユニットの出力先をシフトレジスタSRWNとし、外部からN1番目に入力されるデータユニットの出力先をシフトレジスタSRW1とする。第1のスイッチ10は、以下これを繰返す。R/W制御部4は、データの書込み時には、シフトレジスタSRW1~SRWNから順次出力されるデータユニットを受けて、受けたデータユニットをメモリアレイ2のメモリセルにアドレスの順序に従って書込む。すなわち、R/W制御部4は、シフトレジスタSRW1~SRWNから最初に出力されるデータユニットをメモリアレイ2の所定のアドレスのメモリセルに書込む。その後、R/W制御部4は、シフトレジスタSRW1~SRWNから2番目に出力されるデータユニットをメモリアレイ2の所定のアドレスの次のアドレスのメモリアドレスに書込む。その後、R/W制御部4は、シフトレジスタSRW1~SRWNから3番目に出力されるデータユニットを2番目に出力されたデータユニットの書込先のメモリセルの次のアドレスのメモリアドレスに書込む。R/W制御部4は、以下これを繰返す。R/W制御部4は、データの読出し時には、メモリアレイ2のアドレスの順序に従ってメモリセルからデータユニットを順次読み出し、かつ読出すごとに読み出したデータユニットの出力先のシフトレジスタを順番に循環的に切替える。すなわち、R/W制御部4は、メモリアレイ2から最初に読み出されたデータユニットをシフトレジスタSRR1に出力する。その後、R/W制御部4は、メモリアレイ2から2番目に読み出されたデータユニットをシフトレジスタSRR2に出力する。その後、R/W制御部4は、メモリアレイ2からN番目に読み出されたデータユニットをシフトレジスタSRRNに出力する。その後、R/W制御部4は、メモリアレイ2からN1番目に読み出されたデータユニットをシフトレジスタSRR1に出力する。R/W制御部4は、以下これを繰返す。第2のスイッチ12は、クロックCLKに従って、データユニットの出力先のシフトレジスタと、外部とを接続する。すなわち、第2のスイッチ12は、クロックCLKに従って、外部と接続するシフトレジスタSRRiを順番に循環的に切替える。書込時の制御図2は、書込時の制御を説明するための図である。図3は、メモリアレイ2内のデータユニットの格納位置を表わす図である。図2の例では、説明を簡単にするために、1受信単位の第1パケットは、第1データユニットD1、第2データユニットD2、第3データユニットD3で構成され、1受信単位の第2パケットは、第4データユニットD4、第5データユニットD5、第6データユニットD6で構成され、1受信単位の第3パケットは、第7データユニットD7、第8データユニットD8、第9データユニットD9で構成されるものとして説明する。また、以下の説明では、メモリアレイ内の行アドレスa1~a3、列アドレスb1~b7の範囲のメモリセルにデータユニットが書込まれるものとするが、これには限定されない。たとえば、列アドレスの数この例では7個を変化させることによって、同一の受信単位に属するデータユニットどうしが、斜め方向で隣接しないようにすることができる。図2を参照して、t=0の時点で、シフトレジスタSRW1、SRW2、SRW3の保持する値が0にリセットされる。次に、t=1の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。外部から入力された第1データユニットD1が、クロックCLKに同期してシフトレジスタSRW1の先頭に書込まれるとともに、0がR/W制御部4へ出力される。次に、t=2の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。外部から入力された第2データユニットD2が、クロックCLKに同期してシフトレジスタSRW2の先頭に書込まれるとともに、0がR/W制御部4へ出力される。次に、t=3の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。外部から入力された第3データユニットD3が、クロックCLKに同期してシフトレジスタSRW3の先頭に書込まれるとともに、0がR/W制御部4へ出力される。次に、t=4の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。シフトレジスタSRW1内の第1データユニットD1がクロックCLKに同期して右方向にシフトする。外部から入力された第4データユニットD4が、クロックCLKに同期してシフトレジスタSRW1の先頭に書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=4の時点で、行アドレスa1および列アドレスb1のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW1から出力された0を選択したメモリセルに書込む。次に、t=5の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。シフトレジスタSRW2内の第2データユニットD2がクロックに同期して右方向にシフトする。外部から入力された第5データユニットD5が、クロックCLKに同期してシフトレジスタSRW2の先頭に書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=5の時点で、行アドレスa1および列アドレスb2のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW2から出力された0を選択したメモリセルに書込む。次に、t=6の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。シフトレジスタSRW3内の第3データユニットD3がクロックCLKに同期してR/W制御部4へ出力されるとともに、外部から入力された第6データユニットD6が、クロックCLKに同期してシフトレジスタSRW3の先頭に書込まれる。R/W制御部4は、t=6の時点で、行アドレスa1および列アドレスb3のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW3から出力された第3データユニットD3を選択したメモリセルに書込む。次に、t=7の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。シフトレジスタSRW1内の第1データユニットD1および第4データユニットD4がクロックCLKに同期して右方向にシフトする。外部から入力された第7データユニットD7が、クロックCLKに同期してシフトレジスタSRW1の先頭に書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=7の時点で、行アドレスa1および列アドレスb4のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW1から出力された0を選択したメモリセルに書込む。次に、t=8の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。シフトレジスタSRW2内の第2データユニットD2がクロックCLKに同期してR/W制御部4へ出力される。第5データユニットD5がクロックCLKに同期して右方向にシフトするとともに、外部から入力された第8データユニットD8が、クロックCLKに同期してシフトレジスタSRW2の先頭に書込まれる。R/W制御部4は、t=8の時点で、行アドレスa1および列アドレスb5のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW2から出力された第2データユニットD2を選択したメモリセルに書込む。次に、t=9の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。シフトレジスタSRW3内の第6データユニットD6がクロックCLKに同期してR/W制御部4へ出力される。外部から入力された第9データユニットD9が、クロックCLKに同期してシフトレジスタSRW3の先頭に書込まれる。R/W制御部4は、t=9の時点で、行アドレスa1および列アドレスb6のメモリセルを選択する。R/W制御部4は、シフトレジスタSRW3から出力された第6データユニットD6を選択したメモリセルに書込む。次に、t=10の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。シフトレジスタSRW1内の第1データユニットD1がクロックCLKに同期してR/W制御部4へ出力される。第4データユニットD4および第7データユニットD7がクロックCLKに同期して右方向にシフトするとともに、クロックCLKに同期してシフトレジスタSRW1の先頭に0外部からの入力がないためが書込まれる。R/W制御部4は、t=10の時点で、行アドレスa1および列アドレスb7のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW1から出力された第1データユニットD1を選択したメモリセルに書込む。次に、t=11の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。シフトレジスタSRW2内の第5データユニットD5がクロックCLKに同期してR/W制御部4へ出力される。第8データユニットD8がクロックCLKに同期して右方向にシフトするとともに、クロックCLKに同期してシフトレジスタSRW2の先頭に0外部からの入力がないためが書込まれる。R/W制御部4は、t=11の時点で、行アドレスa2および列アドレスb1のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW2から出力された第5データユニットD5を選択したメモリセルに書込む。次に、t=12の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。シフトレジスタSRW3内の第9データユニットD9がクロックCLKに同期してR/W制御部4へ出力される。クロックCLKに同期してシフトレジスタSRW3の先頭に0外部からの入力がないためが書込まれる。R/W制御部4は、t=12の時点で、行アドレスa2および列アドレスb2のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW3から出力された第9データユニットD9を選択したメモリセルに書込む。次に、t=13の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。シフトレジスタSRW1内の第4データユニットD4がクロックCLKに同期してR/W制御部4へ出力される。第7データユニットD7がクロックCLKに同期して右方向にシフトするとともに、クロックCLKに同期してシフトレジスタSRW1の先頭に0外部からの入力がないためが書込まれる。R/W制御部4は、t=13の時点で、行アドレスa2および列アドレスb3のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW1から出力された第4データユニットD4を選択したメモリセルに書込む。次に、t=14の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。シフトレジスタSRW2内の第8データユニットD8がクロックCLKに同期してR/W制御部4へ出力されるとともに、クロックCLKに同期してシフトレジスタSRW2の先頭に0外部からの入力がないためが書込まれる。R/W制御部4は、t=14の時点で、行アドレスa2および列アドレスb4のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW2から出力された第8データユニットD8を選択したメモリセルに書込む。次に、t=15の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。クロックCLKに同期してシフトレジスタSRW3の先頭に0外部からの入力がないためが書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=15の時点で、行アドレスa2および列アドレスb5のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW3から出力された0を選択したメモリセルに書込む。次に、t=16の時点で、第1のスイッチ10の出力先がシフトレジスタSRW1に切替わる。シフトレジスタSRW1内の第7データユニットD7がクロックCLKに同期してR/W制御部4へ出力される。R/W制御部4は、t=16の時点で行アドレスa2および列アドレスb6のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW1から出力された第7データユニットD7を選択したメモリセルに書込む。次に、t=17の時点で、第1のスイッチ10の出力先がシフトレジスタSRW2に切替わる。クロックCLKに同期してシフトレジスタSRW2の先頭に0外部からの入力がないためが書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=17の時点で、行アドレスa2および列アドレスb7のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW2から出力された0を選択したメモリセルに書込む。次に、t=18の時点で、第1のスイッチ10の出力先がシフトレジスタSRW3に切替わる。クロックCLKに同期してシフトレジスタSRW3の先頭に0外部からの入力がないためが書込まれるとともに、0がR/W制御部4へ出力される。R/W制御部4は、t=18の時点で、行アドレスa3および列アドレスb1のメモリセルを選択する。R/W制御部4は、図3に示すように、シフトレジスタSRW3から出力された0を選択したメモリセルに書込む。以上説明したように、データの書込み時に、第1データユニットD1、第2データユニットD2、、第9データユニットD9の順序で外部から半導体記憶装置1に入力された場合に、t=6、8、9、10、11、12、13、14、16の時点で、それぞれ第3データユニットD3、第2データユニットD2、第6データユニットD6、第1データユニットD1、第5データユニットD5、第9データユニットD9、第4データユニットD4、第8データユニットD8、第7データユニットD7がメモリアレイ2に送られる。メモリアレイ2では、送られたデータユニットをアドレス順に記憶する。これによって、1受信単位の第1パケットについては、第3データユニットD3、第2データユニットD2、第1データユニットD1の順に、メモリアレイ2内の互いに隣接しないアドレスに書込まれる。また、1受信単位の第2パケットについては、第6データユニットD6、第5データユニットD5、第4データユニットD4の順に、メモリアレイ2内の互いに隣接しないアドレスに書込まれる。また、1受信単位の第3パケットについては、第9データユニットD9、第8データユニットD8、第7データユニットD7の順に、メモリアレイ2内の互いに隣接しないアドレスに書込まれる。したがって、1つのデータユニットの値が振動やノイズによって破壊されたとしても、他のデータユニットの値も同時に破壊される確率を減少させることができるので、誤り訂正によって、破壊されたデータユニットの復元が可能となる。読出時の制御図4は、読出時の制御を説明するための図である。図4を参照して、t=0の時点で、シフトレジスタSRR1、SRR2、SRR3の保持する値が0にリセットされる。次に、t=1の時点で、R/W制御部4は、行アドレスa1および列アドレスb1のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR1の先頭に書込む。シフトレジスタSRR1からは0が出力される。次に、t=2の時点で、R/W制御部4は、行アドレスa1および列アドレスb2のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR2の先頭に書込む。シフトレジスタSRR2からは0が出力される。次に、t=3の時点で、R/W制御部4は、行アドレスa1および列アドレスb3のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第3データユニットD3をクロックCLKに同期してシフトレジスタSRR3の先頭に書込む。シフトレジスタSRR3からは0が出力される。次に、t=4の時点で、R/W制御部4は、行アドレスa1および列アドレスb4のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR1の先頭に書込む。シフトレジスタSRR1からは0が出力される。次に、t=5の時点で、R/W制御部4は、行アドレスa1および列アドレスb5のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第2データユニットD2をクロックCLKに同期してシフトレジスタSRR2の先頭に書込む。シフトレジスタSRR2からは0が出力される。次に、t=6の時点で、R/W制御部4は、行アドレスa1および列アドレスb6のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第6データユニットD6をクロックCLKに同期してシフトレジスタSRR3の先頭に書込む。シフトレジスタSRR3に保持された第3データユニットD3は、クロックCLKに同期して右方向にシフトするとともに、0が出力される。次に、t=7の時点で、R/W制御部4は、行アドレスa1および列アドレスb7のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第1データユニットD1をクロックCLKに同期してシフトレジスタSRR1の先頭に書込む。シフトレジスタSRR1からは0が出力される。次に、t=8の時点で、R/W制御部4は、行アドレスa2および列アドレスb1のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第5データユニットD5をクロックCLKに同期してシフトレジスタSRR2の先頭に書込む。シフトレジスタSRR2に保持された第2データユニットD2は、クロックCLKに同期して右方向にシフトするとともに、0が出力される。次に、t=9の時点で、R/W制御部4は、行アドレスa2および列アドレスb2のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第9データユニットD9をクロックCLKに同期してシフトレジスタSRR3の先頭に書込む。シフトレジスタSRR3に保持された第6データユニットD6および第3データユニットD3は、クロックCLKに同期して右方向にシフトするとともに、0が出力される。次に、t=10の時点で、第2のスイッチ12の入力先がシフトレジスタSRR1に切替わる。R/W制御部4は、行アドレスa2および列アドレスb3のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第4データユニットD4をクロックCLKに同期してシフトレジスタSRR1の先頭に書込む。シフトレジスタSRR1からは、第1データユニットD1が出力され、、第1データユニットD1は、第2のスイッチ12を介して外部へ出力される。次に、t=11の時点で、第2のスイッチ12の入力先がシフトレジスタSRR2に切替わる。R/W制御部4は、行アドレスa2および列アドレスb4のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第8データユニットD8をクロックCLKに同期してシフトレジスタSRR2の先頭に書込む。シフトレジスタSRR2に保持された第5データユニットD5は、クロックCLKに同期して右方向にシフトするとともに、第2データユニットD2が出力され、第2データユニットD2は、第2のスイッチ12を介して外部へ出力される。次に、t=12の時点で、第2のスイッチ12の入力先がシフトレジスタSRR3に切替わる。R/W制御部4は、行アドレスa2および列アドレスb5のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR3の先頭に書込む。シフトレジスタSRR3に保持された第9データユニットD9および第6データユニットD6は、クロックCLKに同期して右方向にシフトするとともに、第3データユニットD3が出力され、第3データユニットD3は、第2のスイッチ12を介して外部へ出力される。次に、t=13の時点で、第2のスイッチ12の入力先がシフトレジスタSRR1に切替わる。R/W制御部4は、行アドレスa2および列アドレスb6のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された第7データユニットD7をクロックCLKに同期してシフトレジスタSRR1の先頭に書込む。シフトレジスタSRR1からは、第4データユニットD4が出力され、第4データユニットD4は、第2のスイッチ12を介して外部へ出力される。次に、t=14の時点で、第2のスイッチ12の入力先がシフトレジスタSRR2に切替わる。R/W制御部4は、行アドレスa2および列アドレスb7のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR2の先頭に書込む。シフトレジスタSRR2に保持された第8データユニットD8は、クロックCLKに同期して右方向にシフトするとともに、第5データユニットD5が出力され、第5データユニットD5は、第2のスイッチ12を介して外部へ出力される。次に、t=15の時点で、第2のスイッチ12の入力先がシフトレジスタSRR3に切替わる。R/W制御部4は、行アドレスa3および列アドレスb1のメモリセルを選択する。R/W制御部4は、選択されたメモリセルから出力された0をクロックCLKに同期してシフトレジスタSRR3の先頭に書込む。シフトレジスタSRR3に保持された第9データユニットD9は、クロックCLKに同期して右方向にシフトするとともに、第6データユニットD6が出力され、第6データユニットD6は、第2のスイッチ12を介して外部へ出力される。次に、t=16の時点で、第2のスイッチ12の入力先がシフトレジスタSRR1に切替わる。シフトレジスタSRR1に保持された第7データユニットD7が出力され、第7データユニットD7は、第2のスイッチ12を介して外部へ出力される。次に、t=17の時点で、第2のスイッチ12の入力先がシフトレジスタSRR2に切替わる。シフトレジスタSRR2に保持された第8データユニットD8が出力され、第8データユニットD8は、第2のスイッチ12を介して外部へ出力される。次に、t=18の時点で、第2のスイッチ12の入力先がシフトレジスタSRR3に切替わる。シフトレジスタSRR3に保持された第9データユニットD9が出力され、第9データユニットD9は、第2のスイッチ12を介して外部へ出力される。以上説明したように、図3に示すような配置で第1データユニットD1~第9データユニットD9がメモリアレイ2に記憶されている場合に、読み出し時において、書込み時に半導体記憶装置1へ外部から入力された順序と同じ順序で、第1データユニットD1、第2データユニット、、第9データユニットの順序で外部へ出力される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。