"現フレーム画像内で設定されたn画素×n画素の符号化対象マクロブロックの画素と、前記画素に対応する参照フレーム画像内で選定された探索領域内の照合マクロブロックの画素と、の差分絶対値を、符号化対象マクロブロックの全画素に対して加算し、差分絶対値和を求めるためのブロックマッチング処理回路において、前記ブロックマッチング処理回路は、2入力信号の差分絶対値を求めるn個の演算器と、n-1個の加算器からなり、前記演算器の全演算結果を順次階層的に加算する加算器回路と、前記加算器回路の出力結果を累算する第1の累算器および第2の累算器と、前記第1の累算器から時系列的に出力される累算結果を2つに分割する1対2分配器と、前記1対2分配器の出力結果を格納する第1のレジスタと、前記第1のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第2のレジスタと、前記第2の累算器から時系列的に出力される累算結果を4つに分割する1対4分配器と、前記1対4分配器の出力結果を格納する第3のレジスタと、前記第3のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第4のレジスタと、前記第4のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第5のレジスタと、を含み、前記第1~第5のレジスタが、前記差分絶対値和を出力することを特徴とするブロックマッチング処理回路。請求項1に記載のブロックマッチング処理回路におけるブロックマッチング処理方法であって、2入力信号の差分絶対値を求めるステップと、前記差分絶対値を順次階層的に加算するステップと、前記加算結果を累算するステップと、時系列的に出力される第1の累算結果を2つに分割するステップと、前記1対2分配結果を第1のレジスタに格納するステップと、前記格納値を加算するステップと、前記加算結果を第2のレジスタに格納するステップと、時系列的に出力される第2の累算結果を4つに分割するステップと、前記1対4分配結果を格納する第3のレジスタにステップと、前記格納値を加算するステップと、前記加算結果を第4のレジスタに格納するステップと、前記格納値を加算するステップと、前記加算結果を第5のレジスタに格納するステップと、を含み、前記第1~第5のレジスタが、前記差分絶対値和を出力することを特徴とするブロックマッチング処理方法。請求項1に記載のブロックマッチング処理回路を用い、参照フレーム画像内の探索点を決定するアルゴリズムであって、2p1画素×2p1画素の探索領域内の全探索点のうちpは自然数、前記探索領域内の中心に位置する中心探索点から上下左右に帯状に伸びる4本の第1の帯状探索点領域と、前記第1の帯状探索点領域を、前記中心探索点を中心に所定角度回転させた第2の帯状探索点領域と、からなる帯状探索点領域を設定し、前記帯状探索点領域のうち、符号化対象マクロブロックの左に位置するマクロブロックの動きベクトルMVβと、上に位置するマクロブロックの動きベクトルMVγと、の角度差θに従い、探索対象帯状探索点領域を設定し、前記探索対象帯状探索点領域内の全探索点のうち、前記中心探索点から、探索削減点を所定の規則に従って間引き、探索点を決定する、ことを特徴とするアルゴリズム。CMOS論理ゲートが動作しているとき、この論理ゲート1個が消費するする電力pWは近似的に下式で与えられる。p≒CfV2ここで、Cは該論理ゲートの負荷容量、fは入力信号の周波数、Vは供給電圧である。なお、Cの値は論理ゲート毎に異なる。多数の論理ゲートで構成される半導体集積回路の消費電力すなわち、ブロックマッチング処理回路1個の消費電力Pは各論理ゲートが消費する電力の総和である。例えば、図3に示した従来のブロックマッチング処理回路をCMOS論理ゲートで構成すると、V=1V、f=2GHz動作の時、ブロックマッチング処理回路1個の消費電力Pは689.3mWとなる。本発明の目的は、上述した従来技術の課題を解決し、高速処理を指向しながら、消費電力を大幅に低減したブロックマッチング処理回路およびブロックマッチング処理方法を提供することにある。本発明の要旨は、以下のとおりである。1現フレーム画像内で設定されたn画素×n画素の符号化対象マクロブロックの画素と、前記画素に対応する参照フレーム画像内で選定された探索領域内の照合マクロブロックの画素と、の差分絶対値を、符号化対象マクロブロックの全画素に対して加算し、差分絶対値和を求めるためのブロックマッチング処理回路において、前記ブロックマッチング処理回路は、2入力信号の差分絶対値を求めるn個の演算器と、n-1個の加算器からなり、前記演算器の全演算結果を順次階層的に加算する加算器回路と、前記加算器回路の出力結果を累算する第1の累算器および第2の累算器と、前記第1の累算器から時系列的に出力される累算結果を2つに分割する1対2分配器と、前記1対2分配器の出力結果を格納する第1のレジスタと、前記第1のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第2のレジスタと、前記第2の累算器から時系列的に出力される累算結果を4つに分割する1対4分配器と、前記1対4分配器の出力結果を格納する第3のレジスタと、前記第3のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第4のレジスタと、前記第4のレジスタの値を加算する加算器と、前記加算器の出力結果を格納する第5のレジスタと、を含み、前記第1~第5のレジスタが、前記差分絶対値和を出力することを特徴とするブロックマッチング処理回路。2上記1に記載のブロックマッチング処理回路におけるブロックマッチング処理方法であって、2入力信号の差分絶対値を求めるステップと、前記差分絶対値を順次階層的に加算するステップと、前記加算結果を累算するステップと、時系列的に出力される第1の累算結果を2つに分割するステップと、前記1対2分配結果を第1のレジスタに格納するステップと、前記格納値を加算するステップと、前記加算結果を第2のレジスタに格納するステップと、時系列的に出力される第2の累算結果を4つに分割するステップと、前記1対4分配結果を格納する第3のレジスタにステップと、前記格納値を加算するステップと、前記加算結果を第4のレジスタに格納するステップと、前記格納値を加算するステップと、前記加算結果を第5のレジスタに格納するステップと、を含み、前記第1~第5のレジスタが、前記差分絶対値和を出力することを特徴とするブロックマッチング処理方法。3上記1に記載のブロックマッチング処理回路を用い、参照フレーム画像内の探索点を決定するアルゴリズムであって、2p1画素×2p1画素の探索領域内の全探索点のうちpは自然数、前記探索領域内の中心に位置する中心探索点から上下左右に帯状に伸びる4本の第1の帯状探索点領域と、前記第1の帯状探索点領域を、前記中心探索点を中心に所定角度回転させた第2の帯状探索点領域と、からなる帯状探索点領域を設定し、前記帯状探索点領域のうち、符号化対象マクロブロックの左に位置するマクロブロックの動きベクトルMVβと、上に位置するマクロブロックの動きベクトルMVγと、の角度差θに従い、探索対象帯状探索点領域を設定し、前記探索対象帯状探索点領域内の全探索点のうち、前記中心探索点から、探索削減点を所定の規則に従って間引き、探索点を決定する、ことを特徴とするアルゴリズム。本発明により、高速処理を指向しながら、消費電力を大幅に低減したブロックマッチング処理回路およびブロックマッチング処理方法を提供することができる。図4を参照して、本発明のブロックマッチング処理回路を説明する。ブロックマッチング処理回路100は、16個の演算器1と、15個の加算器21~24からなる加算器回路2と、1個の第1の累算器31と、6個の第2の累算器32、33と、1個の1対2分配器42と、6個の1対4分配器44と、2個の第1のレジスタ51、52と、24個の第3のレジスタ53~56と、13個の加算器6と、1個の第2のレジスタ71と、12個の第4のレジスタ72、73と、2個の加算器8と、2個の第5のレジスタ9と、を含む。演算器1は、2入力信号の差分絶対値を求める回路である。2入力信号とは、例えば、符号化対象マクロブロック内の1行1列目の画素a0と、この画素a0に対応する照合マクロブロック内の1行1列目の画素b0である。加算器回路2は、演算器1の全演算結果を順次階層的に加算する回路である。例えば、ある加算器21が、画素a0と画素b0との差分絶対値と、画素a1と画素b1との差分絶対値と、を加算する。この加算器21による加算値と、別の加算器21による加算値と、を加算器22が加算する。この加算器22による加算値と、別の加算器22による加算値と、を加算器23が加算する。この加算器23による加算値と、別の加算器23による加算値と、を加算器24が加算する。ここで、4個の加算器22の加算値と、2個の加算器23の加算値と、1個の加算器24の加算値と、の合計7つの加算値が、加算器回路2の出力結果となる。なお、ブロックマッチング処理回路100は、上述した従来の回路と同様、パイプライン処理を行う。第1の累算器31および第2の累算器32、33は、加算器回路2の出力結果を15回累算する回路である。すなわち、図2に示す1行目の画素同士の差分絶対値和から16行目の画素同士の差分絶対値和までを累算する回路である。1対2分配器42は、第1の累算器31から時系列的に出力される累算結果を2つに分割し、第1のレジスタ51、52に供給する回路である。同様に、1対4分配器44は、第2の累算器32、33から時系列的に出力される累算結果を4つに分割し、第3のレジスタ53~56に供給する回路である。回路10a回路10aの第1のレジスタ51、52は、1対2分配器42の出力結果を格納する記憶回路である。第1のレジスタ51は、図2aに示す16画素×16画素の符号化対象マクロブロックの全画素の差分絶対値和のうち、1行目から8行目までの16画素×8画素の差分絶対値和を格納し、第1のレジスタ52は、9行目から16行目までの16画素×8画素の差分絶対値和を格納する。それゆえ、第1のレジスタ51は、和信号B116画素×8画素の符号化対象マクロブロックの画素図2bと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力し、同様に、第1のレジスタ52は、和信号B2を出力する。加算器6は、第1のレジスタ51、52の値を加算する。第2のレジスタ71は、加算器6の出力結果を格納する記憶回路である。それゆえ、第2のレジスタ71は、和信号A16画素×16画素の符号化対象マクロブロックの全画素図2aと、照合マクロブロック図示せずの対応する全画素と、に対する差分絶対値和を出力する。回路10b回路10bの第3のレジスタ53~56は、1対4分配器43の出力結果を格納する記憶回路である。第3のレジスタ53は、図2cに示す8画素×16画素の符号化対象マクロブロックの画素の差分絶対値和のうち、1行目から4行目までの8画素×4画素の差分絶対値和を格納し、第3のレジスタ54は、5行目から8行目までの8画素×4画素の差分絶対値和を格納し、第3のレジスタ55は、9行目から12行目までの8画素×4画素の差分絶対値和を格納し、第3のレジスタ56は、13行目から16行目までの8画素×4画素の差分絶対値和を格納する。それゆえ、第3のレジスタ53は、和信号E18画素×4画素の符号化対象マクロブロックの画素図2eと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力し、第3のレジスタ54は、和信号E2を出力し、第3のレジスタ55は、和信号E3を出力し、第3のレジスタ56は、和信号E4を出力する。加算器6は、第3のレジスタ53、54の値あるいは、第3のレジスタ55、56の値を加算する。第4のレジスタ72、73は、加算器6の出力結果を格納する記憶回路である。それゆえ、第4のレジスタ72は、和信号D18画素×8画素の符号化対象マクロブロックの画素図2dと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力し、第4のレジスタ73は、和信号D2を出力する。加算器8は、第4のレジスタ72、73の値を加算する。第5のレジスタ9は、加算器8の出力結果を格納する記憶回路である。それゆえ、第5のレジスタ9は、和信号C18画素×16画素の符号化対象マクロブロックの画素図2cと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力する。回路10c回路10cは、回路10bと同様の構成要素からなり、各レジスタの出力は以下の通りである。第3のレジスタ53は、和信号E5を出力し、第3のレジスタ54は、和信号E6を出力し、第3のレジスタ55は、和信号E7を出力し、第3のレジスタ56は、和信号E8を出力する。第4のレジスタ72は、和信号D3を出力し、第4のレジスタ73は、和信号D4を出力する。第5のレジスタ9は、和信号C2を出力する。回路10d回路10dの第3のレジスタ53~56は、1対4分配器44の出力結果を格納する記憶回路である。第3のレジスタ53は、4画素×16画素の符号化対象マクロブロックの画素の差分絶対値和のうち、1行目から4行目までの4画素×4画素の差分絶対値和を格納し、第3のレジスタ54は、5行目から8行目までの4画素×4画素の差分絶対値和を格納し、第3のレジスタ55は、9行目から12行目までの4画素×4画素の差分絶対値和を格納し、第3のレジスタ56は、13行目から16行目までの4画素×4画素の差分絶対値和を格納する。それゆえ、第3のレジスタ53は、和信号G14画素×4画素の符号化対象マクロブロックの画素図2gと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力し、第3のレジスタ54は、和信号G2を出力し、第3のレジスタ55は、和信号G3を出力し、第3のレジスタ56は、和信号G4を出力する。加算器6は、第3のレジスタ53、54の値あるいは、第3のレジスタ55、56の値を加算する。第4のレジスタ72、73は、加算器6の出力結果を格納する記憶回路である。それゆえ、第4のレジスタ72は、和信号F14画素×8画素の符号化対象マクロブロックの画素図2fと、照合マクロブロック図示せずの対応する画素と、に対する差分絶対値和を出力し、第4のレジスタ73は、和信号F2を出力する。回路10e回路10eは、回路10dと同様の構成要素からなり、各レジスタの出力は以下の通りである。第3のレジスタ53は、和信号G5を出力し、第3のレジスタ54は、和信号G6を出力し、第3のレジスタ55は、和信号G7を出力し、第3のレジスタ56は、和信号G8を出力する。第4のレジスタ72は、和信号F3を出力し、第4のレジスタ73は、和信号F4を出力する。回路10f回路10fは、回路10dと同様の構成要素からなり、各レジスタの出力は以下の通りである。第3のレジスタ53は、和信号G9を出力し、第3のレジスタ54は、和信号G10を出力し、第3のレジスタ55は、和信号G11を出力し、第3のレジスタ56は、和信号G12を出力する。第4のレジスタ72は、和信号F5を出力し、第4のレジスタ73は、和信号F6を出力する。回路10g回路10gは、回路10dと同様の構成要素からなり、各レジスタの出力は以下の通りである。第3のレジスタ53は、和信号G13を出力し、第3のレジスタ54は、和信号G14を出力し、第3のレジスタ55は、和信号G15を出力し、第3のレジスタ56は、和信号G16を出力する。第4のレジスタ72は、和信号F7を出力し、第4のレジスタ73は、和信号F8を出力する。図4では、符号化対象マクロブロックが16画素×16画素の場合について説明したが、本発明はこれに限定されることはない。符号化対象マクロブロックがn画素×n画素の場合は、n個の演算器1と、n-1個の加算器からなる加算器回路2とを用いる。また、図4では、演算器1は、2入力信号の差分絶対値を求める回路として説明したが、演算器1は、2入力信号の積を求める回路とすることもできる。この場合、ブロックマッチング処理回路100の出力は、差分絶対値和の代わりに積和となる。従来は、上述したように、41個の信号処理回路が必要であった。これに対して、本発明では、図4に示した1個のブロックマッチング処理回路100により、全ての符号化対象マクロブロックのブロックマッチング処理を同時に実行するので、本発明では、回路規模を従来の回路規模の1/40以下に小型化できる。また、図4に示した本発明のブロックマッチング処理回路をCMOS論理ゲートで構成すると、V=1V、f=2GHz動作の時、本発明のブロックマッチング処理回路1個の消費電力Pは80.3mWとなり、従来のブロックマッチング処理回路のPの1/858に低消費電力化できる。従来と本発明のブロックマッチング処理回路1個当たりの消費電力Pを表1に示す。以下、本発明のブロックマッチング処理回路およびブロックマッチング処理方法に用いられるのに好適なアルゴリズム帯状探索窓StickshapedSearchWindowpp11171120について説明する。図5aに示す現フレーム画像内の符号化対象マクロブロックに対して、図5bに示す参照フレーム画像内で選定された探索領域2p12を探索するpは自然数。ここで、探索領域の全範囲を探索すると、探索点の数N1は、N1=2p12であり、p=192画素の場合、N1=148,996となり膨大な値となる。それゆえ、探索点を中心に8本の帯状探索点領域を設定し、この帯状探索点領域内を探索する。図6を参照して、さらに詳細に説明する。図6aに示すように、探索領域101内の中心に位置する中心探索点102から上下左右に帯状に伸びる4本の第1の帯状探索点領域103a~103dと、この第1の帯状探索点領域103a~103dを、中心探索点102を中心に時計回りに所定角度、図示例では45°回転させた第2の帯状探索点領域103e~103gと、の総計8本の帯状探索点領域を設定する。なお、所定角度とは、45°の他15°、30°等とすることができる。各帯状探索点領域103a~103gには、p個の探索点が存在するので、探索点の数N2は、N2=8p1である。次に、図6bを参照して、各帯状探索点領域103a~103g内の全探索点のうち、探索削減点を所定条件に従い間引くことを検討する。図示例では、探索点間隔探索削減点間引かれる探索点を、1、2、、kk≦2p1/2としている。すなわち、中心探索点102から離れるほど探索点間隔kが大きくなるように設定する。各帯状探索点領域103a~103g内の探索点の数N3は、N3≒8k1≒82p1/2である。探索削減点を間引く方法は、上述した方法に限定されず、画質の低下を最小限に抑制しながら処理量を最小にするように最適化することができる。次に、探索方向を決定して帯状探索点領域を削減することを検討する。図7aに、現フレーム画像内の符号化対象マクロブロックαと、符号化対象マクロブロックの左に位置し、探索済みのマクロブロックβと、上に位置し、探索済みのマクロブロックγと、を示す。マクロブロックβの動きベクトルMVβと、マクロブロックγの動きベクトルMVγとの角度差θに対応して、帯状探索点領域の数rを決定し、探索対象帯状探索点領域を設定する。すなわち、角度差θが小さい場合、探索方向を狭い範囲に限定し、帯状探索点領域の数rを削減する。一例を以下に示す。0°<θ≦45°:r=345°<θ≦90°:r=590°<θ≦135°:r=7135°<θ≦180°:r=8なお、帯状探点索領域の方向も動きベクトルMVβ、MVγの方向を含む領域に設定する。図7bは、に0°<θ≦45°の場合、8本の帯状探索点領域103a~103gのうち、探索対象帯状探索点領域を3本の帯状探索点領域103b、103e、103fに設定した例を示す。このとき、各帯状探索点領域103b、103e、103f内の探索点の数N4は、N4=rN3/8≒r2p1/2であり、N4/N1は、r=3、p=192画素の場合N4/N1≒r2p1/2/4p2≒0.0399となり、探索点数は大幅に削減される。なお、8本の帯状探索点領域103a~103gの探索削減点を間引いた後、帯状探索点領域の数rを削減した例を説明したが、本発明は、この工程の順序に限定されることはない。すなわち、帯状探索点領域の数rを削減した後、探索削減点を間引いてもよい。以下、本発明のブロックマッチング処理に関する実施例を説明する。H.264/AVCを用いて評価した動きベクトル検出の速度と画質の一例を表2に示す。用いたテスト画像はRiverbed、Intersection、WhaleShow、Tractorの4種類、用いた動きベクトル検出アルゴリズムは全探索法および上述した最新の高速動きベクトル検出アルゴリズムStickshapedSearchWindowである。Nbは1探索点つまり、1つの符号化対象マクロブロック当たりの平均差分演算回数で、このNbをブロックマッチング処理速度の指標とすることができる。Rsnは再生画像の平均ピーク信号雑音で、このRsnを再生画像の画質の指標とすることができる。SSWのNbは、Riverbedで44,666回、Intersectionで10,850回、WhaleShowで25,793回、Tractorで20,190回、である。これらの値は全探索法のNbのそれぞれ0.0963、0.0368、0.0590、0.0662、である。探索点数の大幅な削減により、SSWのNbが全探索法のNbの1/1,000以下に削減され、ブロックマッチング処理速度が1,000倍以上に高速化されていることがわかる。一方、SSWのRsnは、最も画質がよいとされる全探索法のRsnとほぼ同一である。このことから、SSWは全探索法と遜色のない画質を補償していることを示している。以下、本発明のブロックマッチング処理回路に関する実施例を説明する。ケース1スーパーハイビジョンSHV画像の動きベクトルをH.264/AVCと全探索法を用いて検出する。テスト画像としてWhaleShowを用い、ブロックマッチング処理回路として図3に示した従来の処理回路を用いる。この場合、V=1V、f=2GHz動作の時、必要な従来の処理回路の数Nは1、424個となる。従って、総消費電力ブロックマッチング処理回路N個の消費電力PTは981.6Wと極めて高くなる。それゆえ、図3に示した従来のブロックマッチング処理回路のSHV画像符号化装置への適用ならびにその実用化はほぼ不可能といえる。ケース2本発明のブロックマッチング処理回路を用いて、ケース1と同じ処理をする。処理回路の数Nは、この場合も、1、424個である。一方、V=1V、f=2GHz動作の時、本発明の処理回路1個あたりのPは80.3Wと少ないので、PTは総消費電力114.4Wとなり、ケース1のPTの1/858に低減できることが分かる。ケース3スーパーハイビジョンSHV画像の動きベクトルをH.264/AVC、SSW、および図4に示した本発明の処理回路を用いて検出する。この場合、V=1V、f=320MHz動作の時、必要な本発明のブロックマッチング処理回路の数Nは6個ですむ。これは、前述したように、SSWのNbが全探索法のNbと比べ、大幅に削減されたため、クロック周波数が低い処理回路を用いることを可能とし、かつ、かつ処理回路の数を大幅に削減が可能となった。従って、本発明の処理回路1個あたりのPが10.35mWであるから、総消費電力PTはわずか621mWとなる。これはケース1つまり、全探索法と従来のブロックマッチング処理回路を用いた場合のPT981.6Wの1/15800以下、ケース2つまり、全探索法と本発明のブロックマッチング処理回路を用いた場合のPT114.4Wの1/1840以下、に低減できることが分かる。また、ブロックマッチング処理回路のNをケース1、ケース2の1/237に低減できることが分かる。さらに、本発明の処理回路は従来の回路規模の1/40以下であるから、ケース3の総回路規模はケース1、ケース2の1/9480以下に小型化できることが分かる。従って、本発明のSSW、本発明のブロックマッチング処理回路のSHV画像符号化装置への適用ならびにその実用化が十分に可能な値である。Vを1Vに固定したときのケース1~3のブロックマッチング処理回路数N、ブロックマッチング処理回路N個の総消費電力PTを表3に示す。"