第1の端子および第2の端子を有するキャパシタと、保護回路であって、第1の導電経路を有する第1のトランジスタであって、前記第1の導電経路の一端子が前記第1の端子に接続され、前記第1の導電経路の別の端子が第1の電源レールに接続される、第1のトランジスタと、第2の導電経路を有する第2のトランジスタであって、前記第2の導電経路の一端子が前記第2の端子に接続され、前記第2の導電経路の別の端子が異なる第2の電源レールに接続される、第2のトランジスタとを備える保護回路と、を備える、集積回路電源減結合回路。前記第1のトランジスタが第1のソース、第1のゲートおよび第1のドレインを有するp-チャネルFETであり、前記第2のトランジスタが第2のソース、第2のゲートおよび第2のドレインを有するn-チャネルFETであり、前記第1のゲートが前記第2のドレインおよび前記キャパシタの前記第2の端子に導電的に結合され、前記第2のゲートが前記第1のドレインおよび前記キャパシタの前記第1の端子に導電的に結合される、請求項1に記載の減結合回路。前記第1および前記第2の電源レールが、より高いVtのFETおよびより低いVtのFETを備える集積回路の電源レールであり、前記第1および第2のトランジスタがより低いVtのFETである、請求項1に記載の減結合回路。前記保護回路を通る前記第1および第2の電源レール間の電流が、前記キャパシタの低抵抗と前記キャパシタの高抵抗との間に1つの極大を示す関連電流特性を有する、請求項1に記載の減結合回路。デバイス基板と、前記基板の上に置かれ、第1の電源レールおよび第2の電源レールによって給電されるように構成されたアクティブ回路と、第1の端子および第2の端子を有し、前記第1および第2の電源レール上の電源ノイズを低減するように構成されたキャパシタと、前記キャパシタを通る電流を制限するように構成され、第1の導電経路を有する第1のトランジスタであって、前記第1の導電経路の一端子が前記第1の端子に接続され、前記第1の導電経路の別の端子が前記第1の電源レールに接続された、第1のトランジスタと、第2の導電経路を有する第2のトランジスタであって、前記第2の導電経路の一端子が前記第2の端子に接続され、前記第2の導電経路の別の端子が前記第2の電源レールに接続された、第2のトランジスタと、を備える保護回路と、を備える、集積回路。前記第1のトランジスタが、第1のソース、第1のゲートおよび第1のドレインを有するp-チャネルFETであり、前記第2のトランジスタが、第2のソース、第2のゲートおよび第2のドレインを有するn-チャネルFETであり、前記第1のゲートが前記第2のドレインおよび前記キャパシタの前記第2の端子に導電的に結合され、前記第2のゲートが前記第1のドレインおよび前記キャパシタの前記第1の端子に導電的に結合された、請求項5に記載の集積回路。前記キャパシタが、並列に接続された複数のキャパシタの直線的アレイのうちの1つであり、前記保護回路が、前記直線的アレイの第1の端に置かれた第1の保護回路であり、前記直線的アレイの第2の端に置かれた第2の保護回路をさらに備える、請求項5に記載の集積回路。集積回路を製造する方法であって、基板を供給することと、前記基板の上にアクティブ回路を形成することと、前記アクティブ回路を、第1の電源レールおよび第2の電源レールで給電されるように構成することと、前記基板の上に置かれた減結合キャパシタを、前記第1および第2の電源レール上の電源ノイズを濾過するように構成することと、前記キャパシタを通る電流を制限するように構成され、第1の導電経路を有する第1のトランジスタであって、前記第1の導電経路の一端子が前記キャパシタの第1の端子に接続され、前記第1の導電経路の別の端子が前記第1の電源レールに接続される、第1のトランジスタと、第2の導電経路を有する第2のトランジスタであって、前記第2の導電経路の一端子が前記キャパシタの第2の端子に接続され、前記第2の導電経路の別の端子が前記第2の電源レールに接続される、第2のトランジスタとを備える保護回路を前記基板の上に置くことと、を含む、方法。前記第1のトランジスタが第1のソース、第1のゲートおよび第1のドレインを有するp-チャネルFETであり、前記第2のトランジスタが第2のソース、第2のゲートおよび第2のドレインを有するn-チャネルFETであり、前記第1のゲートが前記第2のドレインおよび前記キャパシタの前記第2の端子の導電的に結合され、前記第2のゲートが前記第1のドレインおよび前記キャパシタの前記第1の端子の導電的に結合された、請求項8に記載の方法。前記第1および前記第2のトランジスタがバイポーラトランジスタである、請求項8に記載の方法。一態様は、キャパシタおよび保護回路を含む、集積回路電源減結合回路を提供する。キャパシタは、第1の端子および第2の端子を有する。保護回路は、第1の導電経路を有する第1のトランジスタ、および第2の導電経路を有する第2のトランジスタを含む。第1の導電経路の一端子がキャパシタの第1の端子に接続され、第1の導電経路の別の端子が第1の電源レールに接続される。第2の導電経路の一端子がキャパシタの第2の端子に接続され、第2の導電経路の別の端子が異なる第2の電源レールに接続される。別の態様が、デバイス基板および基板の上に置かれたアクティブ回路を含む集積回路を提供する。アクティブ回路は、第1の電源レールおよび第2の電源レールによって給電されるように構成される。第1の端子および第2の端子を有するキャパシタが、第1および第2の電源レール上の電源ノイズを低減するように構成される。保護回路が、キャパシタを通る電流を制限するように構成される。保護回路は、第1の導電経路を有する第1のトランジスタおよび第2の導電経路を有する第2のトランジスタを含む。第1の導電経路の一端子が第1の端子に接続され、第1の導電経路の別の端子が第1の電源レールに接続される。第2の導電経路の一端子が第2の端子に接続され、第2の導電経路の別の端子が第2の電源レールに接続される。さらに別の態様は、集積回路を製造する方法を提供する。方法は、基板を供給することおよび基板の上にアクティブ回路を形成することを含む。アクティブ回路は、第1の電源レールおよび第2の電源レールによって給電されるように構成される。基板の上に置かれた減結合キャパシタは、第1および第2の電源レール上の電源ノイズを低減するように構成される。保護回路は、キャパシタを通る電流を制限するために、基板の上に置かれる。保護回路は、第1の導電経路を有する第1のトランジスタおよび第2の導電経路を有する第2のトランジスタを含む。第1の導電経路の一端子が第1の端子に接続され、第1の導電経路の別の端子が第1の電源レールに接続される。第2の導電経路の一端子が第2の端子に接続され、第2の導電経路の別の端子が第2の電源レールに接続される。次に、以下の説明が、同じ番号が同じ要素を表す添付の図面と併せて参照される。キャパシタ誘電体としてゲート誘電体レベルを使用するトランジスタレベルにおけるDECAPセルの不良率は、比較的低い。これは、そのような減結合キャパシタが、高品質のゲート誘電体レベルを含む、標準CMOSトランジスタに使用されるプロセスと同じプロセスで製造されるからである。したがって、そのようなDECAPを使用する設計に対する歩留まり損失および/または電流漏れは、比較的小さい。しかし、MiMベースDECAPを形成するために使用される相互接続レベルは、通常、MiMDECAP電極間の、本明細書で時として短絡と呼ばれる、低抵抗経路をもたらす可能性のある加工不良を、より生じやすい。これらの不良は、総合的歩留まり、ならびにMiMDECAPを使用する製品の信頼性を低下させる可能性がある。MiMキャパシタを介する短絡は、電流供給ノードと接地ノードとの間に高電流をもたらし、それゆえ、デバイス全体の機能を危うくする可能性がある。本開示は、短絡したDECAPによる歩留まり損失のリスクを有利に著しく低減する、減結合キャパシタのための簡単で革新的な保護方式を紹介する。本明細書で説明される実施形態は、任意のオンチップ減結合キャパシタに対して実施されうるが、他の利用可能なキャパシタの種類に対してMiMキャパシタの不良がより高いので、MiMDECAPに対するそれらの実施形態の実施は、特に有利でありうる。本開示の実施形態は、これらの実施形態がなければ、信頼性への懸念から、そのようなMiMキャパシタに適切ではないであろう電子回路、例えば集積回路において、MiMDECAPの使用を可能にする。本明細書で説明される種々の実施形態は、1つまたは複数のMiMキャパシタと共に使用される、小さなCMOS互換保護回路を含む。保護回路は、上述の不良のリスクを低減または排除しながら、依然として、キャパシタの減結合の有効性を大幅に維持している。本明細書で説明される種々の実施形態の1つの利点は、この利点がなければ、電子デバイスの総合的歩留まりおよび信頼性に影響を与える可能性のある、潜在的な不良に対する設計のロバスト性を提供しながら、依然として電源減結合を提供することを含む。別の利点は、本明細書で説明される種々の実施形態が、減結合キャパシタを作製するために必要となるであろうものに対して、特別な加工または特別な設計ツールを何ら必要としないことである。図1は、本開示による電子デバイス100を示す。デバイス100は、例示的な集積回路である。デバイス100は、アクティブ回路120が置かれたデバイス基板110を含む。基板110は、半導体ウェーハなどであるが限定されない、電子デバイスを製造するのに適した任意の基板であってよい。半導体ウェーハは、例えば、シリコン、ゲルマニウム、GaAs、半導体オンインシュレータ、エピタキシャル層、および多結晶材料を含んでよい。いくつかの実施形態では、基板は、有機FEToFETおよび有機LEDoLEDなどの有機電子デバイスがその上に形成される有機膜を含んでよい。アクティブ回路は、少なくとも2つの極性の電圧源、例えばVddおよびVSSによって供給される電力で動作するように構成された、FET、バイポーラトランジスタ、抵抗器、キャパシタ、インダクタ、他などの電子素子の任意の組合せを意味する。アクティブ回路は、アクティブとみなされるために実際に給電される必要はなく、かつ、アクティブ回路とみなされるその最終構成の中に完全に相互接続される必要はない。アクティブ回路120は、電力を電源からアクティブ回路120の種々の素子に伝導する1つまたは複数の電源レールによって給電される。限定ではなく、本明細書では、1つの極性の電力レールがVddと呼ばれてよく、一方、別の極性の電力レールがVSSと呼ばれてよい。非制限的な一例では、Vddが正電圧であってよく、VSSが接地であってよい。デバイス100は、複数の電源減結合回路を含む。埋め込み減結合回路130、例えばキャパシタが、アクティブ回路120のために使用される、デバイス100の領域内に置かれる。統合減結合回路140が、アクティブ回路を含むブロックの外側にあるデバイス100の領域、例えば、デバイス100の設計レイアウトにおける、いわゆる余白whitespace、の中に置かれる。図2を見ると、電源減結合回路200の一実施形態が示される。減結合回路200は、集合的に減結合キャパシタ210と呼ばれ、さらなる区別が必要でないときに減結合キャパシタ210と単数で呼ばれる、1つまたは複数のキャパシタ210a、210b、...、210nを含む。減結合キャパシタ210は、デバイス100を形成するために使用されるプロセスフローによって形成されうる任意の種類のキャパシタを含んでよい。そのようなキャパシタの種類は、MiMキャパシタ、ゲート誘電体キャパシタ、およびDRAMセル蓄積キャパシタを含む。限定ではなく、種々の実施形態が、MiMキャパシタに言及して説明されるが、当業者が本実施形態の原理を他のキャパシタの種類に応用できることは、認識されている。減結合キャパシタ210は、ノードAおよびノードBを介して保護回路220に接続される。本明細書では、用語接続されるconnectedは、明記しない限りは、導電的結合を意味する。導電的結合は、金属またはポリシリコンの相互接続など、導電性配線によるものであってよく、特定の設計に適切な場合は、層間接続バイアを含んでよい。金属の相互接続は、例えば銅線またはアルミニウム線であってよい。保護回路220は、Vdd電圧レールおよびVSS電圧レールに接続される。減結合キャパシタ210は、電源ノイズ、例えばVddレールおよびVSSレール上に10ns以下の持続時間を有する、所望の電圧レベルからの過渡的電圧変動、を低減するように構成される。減結合キャパシタ210は、一般に複素数であり、抵抗成分を含むインピーダンスを有する。抵抗成分は、損失メカニズム、誘電漏れおよび減結合キャパシタ210のプレート間の短絡を含むすべての根源によって減結合キャパシタ210を通る電流を含んでよい。通常、短絡を除いては、減結合キャパシタ210を通る電流は無視できる。しかし、減結合キャパシタ210のプレート間の短絡で、VddレールとVSSレールとの間に過電流が流れるままになると、その短絡によって、デバイス100の故障または過剰な電力消費が引き起こされる可能性がある。保護回路220は、減結合キャパシタ210を通るVddレールとVSSレールとの間の電流Ileakを制限するように構成される。したがって、減結合キャパシタ210が短絡によって低抵抗を有するときに、保護回路220は、短絡が、デバイス100の故障を引き起こすのに十分なだけ大きい、VddとVSSとの間の電流をもたらすのを防止することができる。保護回路220は、第1のトランジスタ230および第2のトランジスタ240を含む。トランジスタ230、240は、限定されることなく電界効果トランジスタFETとして示され、相補型MOSCMOS技術で実施されるポリシリコン-酸化物-半導体FETであってよい。本明細書で説明される種々の実施形態によって例示される原理が、他のトランジスタの種類、例えばバイポーラトランジスタを使用して実施されうることは、当業者には理解されよう。トランジスタ230、240は、制御可能な導電経路を含む。FETに対して、導電経路はトランジスタがオンに切り替わると、ソースとドレインとの間にある。バイポーラトランジスタに対して、導電経路はエミッタとコレクタとの間に存在する。本実施形態では、第1のトランジスタ230はp-チャネルFETであり、第2のトランジスタ240はn-チャネルFETである。減結合キャパシタは、第1の端子ノードAおよび第2の端子ノードBを有する。第1のトランジスタ230のドレインノードAは、第2のトランジスタ240のゲートおよび減結合キャパシタ210の第2の端子に、導電的に結合される。第2のトランジスタ240のドレインノードBは、第1のトランジスタ230のゲートおよび減結合キャパシタ210の第1の端子に、導電的に結合される。第1のトランジスタ230のソースは、Vddレールに接続され、一方、第2のトランジスタ240のソースはVSSレールに接続される。トランジスタ230、240は従来型であってよく、特定のゲート幅、またはゲート長さ、または閾値電圧Vtのいずれにも限定されない。いくつかの実施形態では、トランジスタ230、240は、製造技術、および/または大きなゲート幅によってもたらされる、低いVtおよび/または最小チャネル長さを有する。有利には、これらの特徴のうちの1つまたは複数の特徴が、トランジスタ230、240のコンダクタンスを、その特徴がなければそうであろう値を超えて増加させることができ、減結合キャパシタ210のより急速な充放電がもたらされる。トランジスタ230、240の例示した構成は、トランジスタ対の従来の構成とは大幅に異なる。例えば、いくつかの従来の場合では、同じ種類、例えばp-チャネルのトランジスタ対が、その対が双安定記憶素子として働くように交叉結合されてよい。そのような場合は、両トランジスタが、通常、単一の電圧レール、例えばVddと結ばれる。そのような構成とは対照的に、本開示の範囲内の実施形態は、図1に示すように、異なる極性のトランジスタを含み、各トランジスタが異なる電圧レールに接続される。図3は、保護回路220および減結合キャパシタ210を代表する集中定数素子回路を示す回路300を表す。以下の説明は、FET動作の態様に言及するが、説明された原理をバイポーラデバイスに拡張することは、当業者には可能である。回路300は、第1のトランジスタ230の導電経路チャネル抵抗およびゲートキャパシタンスをそれぞれ表す、可変抵抗器R1およびキャパシタCG1を含む。抵抗器RG1は、第1のトランジスタ230のゲート漏れを表す。抵抗器R1がVddとノードAとの間に接続され、キャパシタCG1および抵抗器RG1がVddとノードBとの間に並列に接続される。可変抵抗器R2およびキャパシタCG2は、それぞれ、第2のトランジスタ240の導電経路チャネル抵抗およびゲートキャパシタンスを表す。抵抗器RG2は、第2のトランジスタ240のゲート漏れを表す。抵抗器R2がVSSとノードBとの間に接続され、キャパシタCG2および抵抗器RG2がVSSとノードAとの間に並列に接続される。キャパシタCcapは減結合キャパシタ210のリアクティブインピーダンスを表し、ノードAとノードBとの間に接続される。キャパシタCcapと並列の可変抵抗器Rcapは、減結合キャパシタ210の抵抗性インピーダンスを表す。可変抵抗器R1、R2の抵抗は、Rcapの抵抗値に応じて決まる。回路300の解析は、減結合キャパシタ210を通る漏れをDC漏れであるとみなすことによって簡略化されうる。DCにおいて、キャパシタCMiM、CG1およびCG2が、無視されうる。ある事例では、Rcapは、大きな抵抗を有するものとしてモデル化されてよい。本明細書では、大きな抵抗は、便宜上準無限大と呼ばれてよい。準無限大の抵抗は、例えば1MΩより大きくてよく、記号的にR≒∞と表されてよい。図4は、この場合の等価集中定数素子回路を示す。VddからVSSまでの等価抵抗は、ほぼ、R1RG2およびR2RG1の並列抵抗、例えばである。FETに対して、第1および第2のトランジスタのゲート誘電体は通常、高品質酸化物であり、それゆえ、RG1およびRG2は通常、大きい。したがって、R1およびR2の値に関わらず、REQは大きく、VddとVSSとの間の電流は小さいことが予測される。第2の場合では、Rcapは、短絡、例えばRcap≒0、とみなされてよい。図5は、この場合の等価集中定数素子回路を示す。VddからVSSまでの等価抵抗は、ほぼ、R1IIRG2およびR2IIRG1の直列結合、例えばである。トランジスタ230、240は、ノードAがノードBに短絡すると、共にオフ状態となることが予測され、それゆえ、R1およびR2は大きくなることが予測される。上で説明したように、RG1およびRG2は通常大きく、それゆえ、REQが大きいことが同様に予測され、VddとVSSとの間の電流が小さいことが予測される。次に、第3の場合を考察すると、Rcapの抵抗は、短絡と開路openとの間の中間値であってよい。図6は、この場合を表す集中定数素子回路を示す。一般に、トランジスタ230、240はいずれも、ある程度オンであり、それゆえ、R1およびR2は、一般に大きくはないであろう。トランジスタ230、240が導通する程度は、部分的には抵抗値Rcapによって決まることが予測される。VddとVSSとの間の抵抗は、ほぼ、R1、RcapおよびR2との直列結合、例えばREQ≒R1RcapR23であることが予測される。VddとVSSとの間の電流は、ゼロと∞との間のRcapのいくつかの値に対して、上述の第1および第2の場合より大きいことが予測される。通常、電流は、最大値を有することが予測される。図7は、図2の減結合回路200を代表する、計算されたI-R特性700の一例を示す。特性700の垂直軸は、VddとVSSとの間を減結合回路200を通って流れる電流Ileakを表す。水平軸は、ゼロから準無限大までの抵抗値Rcapを表す。計算は、代表的なCMOS加工技術の最小チャネル長さに一致するトランジスタ230、240に対するトランジスタパラメータ値を使用する。そのような技術は、多くの場合、より高いVtおよびより低いVtに対する選択肢を提供する。特性700はより高いVtの場合を表し、一方、下の図8はより低いVtの場合を示す。図7では、値710は、Rcap=0の場合の減結合回路200の等価抵抗を表す。値720は、Rcap≒∞の場合の減結合回路200のVdd端子とVSS端子との間の等価抵抗を表す。値710と720との間に値730があり、そこにおいて、VddとVSSとの間の電流が最大値に達する。ここで注目される、I-R特性700のいくつかの特性が存在する。第1に、減結合回路200を通る電流は、減結合キャパシタ210が短絡したとき、および減結合キャパシタ210が準無限大の抵抗を有するときは、ほぼ同じである。第2に、電流が、何らかの抵抗値に対して最大値に達している間、最大電流は、Rcap=0およびRcap≒∞における電流の10倍よりは小さい。この値は、少数の減結合キャパシタ210が最大電流をもたらす抵抗を有する場合であっても、デバイス100が、依然として動作するものと予測されるのに十分なほど低いことが、予測される。図2の参照を継続しながら図7のグラフを追従すると、Rcapの値が大きいときは、Ileakは、トランジスタ230、240の漏れ例えばゲート漏れによって決定される。Rcapの値が小さくなるにつれて、Ileakが上昇する。しかし、ある値より下では、トランジスタ230、240が遮断し始めると、Ileakが減少する。減結合キャパシタ210のプレート間に完全な短絡R=0が存在する場合は、トランジスタ230、240のコンダクタンスは低く、漏れは、大部分は、トランジスタ230、240のサブスレッショルド漏れによって決定される。特性700は、トランジスタ230、240のデバイスの長さLおよび幅W、ならびにそれらの閾値電圧Vtに応じて決まるものと予測される。デバイスのVtが引き下げられるのにつれて、R=0におけるIleakがより多くなることが予測される。その一方で、Rcap≒∞のときは、IleakはVtによって影響されるとは思われない。理論に限定されることなく、このことは、トランジスタ230、240のゲートからソースおよびドレインへの漏れを含む、総合的漏れ経路の性質によるものと思われる。この漏れは、Vtに対して比較的鈍感であるものと予測される。この点を例示するために、図8は、特性700の特性に類似する特性800を示す。特性800に対する計算は、特性700と同じ代表的なCMOS加工技術に対する最小チャネル長さを有するトランジスタ230、240と一致するが、より低いVtを有するパラメータ値を、同様に使用する。前と同様に、値810は、Rcap=0の場合の減結合回路200の等価抵抗を表す。値820は、Rcap≒∞の場合の等価減結合回路200の抵抗を表す。値810と820との間に値830があり、そこにおいて、VddとVSSとの間の電流が最大値に達する。特性700と800とを比較すると、810R=0、より低いVtにおける電流は、710R=0、より高いVtにおける電流よりいくぶん大きく、830より低いVtにおける最大電流は、電流730より高いVtより著しく大きい。対照的に、720、820Rcap≒∞における電流は、ほぼ同じである。Rcapが増加するにつれて、特性700と800とが収束し、Rcap→∞につれて本質的に区別がつかなくなる。したがって、Rcapが十分大きいときに、減結合回路200を通る漏れ電流は、保護減結合回路200を実施するために使用されたトランジスタのVtにほとんど無関係になる。いくつかの場合には、VddとVSSとの間にトランジスタ230、240によってもたらされる直列抵抗が存在することで、例えばRC遅延が増加することによって、減結合用途において電源ノイズを低減するのに必要な電荷を提供するための減結合キャパシタ210の有効性が低下する可能性がある。しかし、任意の通常のシステムでは、トランジスタ230、240によってもたらされる抵抗に類似する寄生抵抗が、電源分配ネットワーク内で金属配線から誘電体層を通る漏れに加えて、種々の回路中のゲート漏れの形で存在する。多くの場合では、減結合キャパシタ210の所望のサイズに照らして、シミュレーションおよび適切な工学的判定を介して減結合回路200の設計を注意深く評価することが有利であろう。いくつかの実施形態では、1より低いVtのトランジスタが、より高いVtのトランジスタよりも低い直列抵抗をもたらすことができるという観察、および2短絡する抵抗の大きな値Rcap≒∞におけるVddからVSSへの電流Ileakは、Vtに比較的鈍感であるということ、を考慮して、加工技術が選択肢を提供する場合に、より低いVtのデバイスを有するトランジスタ230、240を実施することが好ましいであろう。図9を見ると、回路900は、第1の保護回路910および第2の保護回路920がキャパシタアレイ930を保護するように構成された、一実施形態を示す。保護回路910、920およびキャパシタアレイ930は、VddおよびVSSの電源レール上の電源ノイズを濾過するために協働する。図10Aは、回路900に機能的に類似する直線的キャパシタアレイ1010の物理的レイアウトの実施形態を示す。図10Bは、例示的な統合減結合回路140を形成するように配列された複数のアレイ1010を示す。アレイ1010は、トッププレートバス1030およびボトムプレートバス1040によって並列に接続された複数の減結合キャパシタ1020を含む。種々の実施形態では、トッププレートバス1030およびボトムプレートバス1040は、基板110の上の第1の金属相互接続レベル、例えば金属1の中に実施される。減結合キャパシタ1020は、例えば、以前に説明したようなMiMキャパシタであってよい。1つの保護回路1050が、減結合キャパシタ1020のアレイの各端部に置かれる。バイア1060が、保護回路1050をトッププレートバス1030に接続し、一方、バイア1070が、保護回路1050をボトムプレートバス1040に接続する。トッププレート接点1080が、トッププレートバス1030から減結合キャパシタ1020のトッププレート層例えば金属3への電気的接続を提供し、ボトムプレート接点1090が、ボトムプレートバス1040から減結合キャパシタ1020のボトムプレート層例えば金属2への接続を提供する。保護回路1050は、減結合キャパシタ1020のうちの1つが、トッププレートおよびボトムプレートの端子間に低抵抗接続を有する場合に、トッププレートバス1030とボトムプレートバス1040との間に低抵抗接続が存在することからVddおよびVSSの電力レールを保護するように構成される。2つの保護回路1050の存在が、有利には、減結合キャパシタ1020のプレートから、アレイ1010によって保護される電源レールまでの抵抗を低減することが予測される。種々の実施形態では、複数の保護回路1050は、VddおよびVSSの電力レールと、減結合キャパシタ1020との間に所望の低さをもたらす必要があるので、並列に構成される。実際には、追加の保護回路1050の利点は、デバイス100上で消費される追加の面積を犠牲にして得られ、VddとVSSとの間に追加の漏れをもたらす可能性がある。減結合キャパシタのいくつかの従来の実施とは対照的に、アレイ1010は、比較的少数の、例えば約10未満の、保護回路1050内に置かれたトランジスタ230、240など、トランジスタの導電経路と並列に接続された、減結合キャパシタ1020を提供する。この構成の1つの利点は、保護回路から減結合キャパシタ1020までの抵抗が制限され、それにより、減結合キャパシタ1020の有効性を低下させる可能性のあるRC遅延が制限されることである。さらに、アレイ1010内の減結合キャパシタ1020が、作製後に短絡するかまたはその後に故障するならば、アレイ1010によってもたらされた利点が失われる可能性がある。比較的少数のキャパシタだけがアレイ1010の中に存在するので、残りのアレイ1010によってもたらされる、電源ノイズからの総合的な保護に比べて、電力ノイズからの電源レールの保護の低下は比較的小さい。トランジスタを2つだけ使用することに起因する、保護回路1050の小さな寸法によって、デバイス100上の保護回路1050の数に対する減結合キャパシタ1020の数の比を小さくすることができる。図10Bは、限定することなく、以前に説明した統合減結合回路140を形成するためにコンパクトな配置の中に共に群化された、直線的アレイ1010の複数の例を示す。減結合回路140は、有利には、図1に示すように、デバイス100の中の利用可能な余白に配置されうる。当然ながら、必要に応じて、また、局部的電力レール減結合をもたらすために空白があるならば、個々の減結合回路130、または図10Bに示すものより小さな群が、デバイス100の設計の中に配置されてよい。保護回路220は、キャパシタの短絡に対する保護を提供するために、そのようなキャパシタと共に置かれてよい。いくつかの実施形態では、減結合キャパシタ210などの減結合キャパシタのバンクが、いくつかのバンクが保護回路220によって保護され、いくつかのバンクが保護されないままである、デバイス100の設計の中で使用されてよい。後の部類の減結合キャパシタ210は、非常に鋭いスイッチング電流に対して、キャパシタの電力/接地への直接接続がより効果的である場合に、有用でありうる。保護されたキャパシタと保護されないキャパシタとの任意の組合せが、要望に応じて使用されてよい。いくつかの実施形態では、トッププレートバス1030またはボトムプレートバス1040が、2つ以上の直線的アレイ1010または減結合回路140と共通に構成され、依然として保護回路のすべての利点を保持することができる。そのような実施形態は、レイアウトを簡素化し、物理的な設計の面積を縮小する可能性を提供する。図11を見ると、電子デバイスを製造する例示的方法1100が表される。方法は、電子デバイス基板が供給されるステップ1110から始まる。本明細書および特許請求の範囲において、供給されるprovidedは、デバイス、基板、構造要素、などが、開示される方法を実施する個人または企業体によって製造されてよく、あるいは、それによって、その個人または企業体以外の、別の個人または企業体を含む源から得られてよいことを意味する。ステップ1120で、アクティブ回路が、基板の上に形成される。ステップ1130で、アクティブ回路が、第1の電源レールおよび第2の電源レール、例えばVddおよびVSSで給電されるように構成される。ステップ1140で、減結合キャパシタが、第1および第2の電源レール上の電源ノイズを低減するために、基板の上に置かれる。例えば、キャパシタが、電源レール上のスイッチングノイズを低減するための、短い持続時間の電荷のソースまたはシンクとして働くように、キャパシタの一端子が接続されてよい。ステップ1150で、保護回路が基板の上に置かれ、減結合キャパシタを通る電流を制限するように構成される。保護回路は、例えば、FETまたはバイポーラトランジスタを使用する保護回路220であってよい。保護回路は、第1の導電経路を有する第1のトランジスタを含む。第1の導電経路の一端子が、キャパシタの第1の端子に接続され、第1の導電経路の別の端子が、第1の電源レールに接続される。第2のトランジスタが、第2の導電経路を有する。第2の導電経路の一端子が、キャパシタの第2の端子に接続され、第2の導電経路の別の端子が第2の電源レールに接続される。FETトランジスタが使用される場合は、ゲートの長さおよび幅、ならびにVtの任意の組合せが、保護回路を構成するトランジスタに対して使用されてよい。説明した実施形態に対して、他のさらなる追加、削除、置換および改変がなされてよいことは、本願に関わる当業者には理解されよう。