基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。請求項1または2いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする半導体装置の製造方法。ところで、上記方法により炭化シリコン膜15を形成する場合、マスク14の直下に、炭化シリコン膜15と炭化されないアモルファスシリコン膜13とが接触する領域図中Aと表示が存在する。そのため、厚い炭化シリコン膜を形成するため、エピタキシャル成長する工程で、接触領域で炭化が進んだり、エピタキシャル成長膜の結晶性が乱れてしまうという問題が発生してしまう。本発明は、上記実状に鑑みなされるもので、結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供することを目的とする。上記目的を達成するため本願請求項1に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする。本願請求項2に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする。本願請求項3に係る発明は、請求項1または2いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする。本発明によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となる。本発明によれば、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を簡便に形成することができ、半導体装置の小型化が実現できる。以下、本発明について説明する。まず、基板1上に絶縁膜2酸化膜を介してシリコン膜3が形成された半導体基板例えば、SOI基板を用意する。次に、シリコン膜3表面を酸化し、酸化膜4を形成する図1a。さらに酸化膜4上に耐酸化膜となる窒化膜を形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、熱酸化のためのマスク膜5を形成する。図1b。次に、マスク膜5で被覆されていない領域のシリコン膜3を熱酸化し、下層の絶縁膜、上層の酸化膜と一体となった酸化膜4を形成する図1c。マスク膜5を除去した後、少なくともシリコン膜3を被覆する酸化膜4の一部を除去し、シリコン膜3を露出させる。その後、露出するシリコン膜3を炭化し、炭化シリコン膜6を形成する図1d。ここで、シリコン膜3は、露出する表面以外は、酸化膜4と接触した構造となっており、酸化膜4との接触領域で炭化が進むことはない。次に、炭化シリコン膜6表面を露出するように、厚い酸化膜7を形成する図1e。その後、露出する炭化シリコン膜6表面に炭化シリコンのエピタキシャル成長膜8を形成する図1f。ここで、エピタキシャル成長層8が薄い場合には、厚い酸化膜7は必ずしも必要ではない。このように形成した炭化シリコンからなるエピタキシャル成長膜8に半導体素子を形成することで、炭化シリコンをエッチング等することなく、厚い酸化膜7で素子分離された半導体素子形成領域を形成することが可能となる。以下、各種半導体装置の製造方法について、詳細に説明する。まず、MOS型FET電界効果トランジスタの製造方法について説明する。シリコンからなる基板1上に酸化膜からなる絶縁膜2を介してシリコン膜3が形成されたSOI基板を用意する。次に、シリコン膜3の厚さが10nmになるまで熱酸化を行い、シリコン膜3上に酸化膜4を形成する。一般的にSOI基板のシリコン膜は、1500nm程度と厚いため、酸化膜4の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜4の厚さが20nmとなるまでエッチングする図1aに相当。その後、酸化膜4上に窒化膜を50nm積層形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、マスク膜5を形成する図1bに相当。その後、熱酸化を行うことで、マスク膜5で被覆されていない領域のシリコン膜3を酸化膜4に変成させる。その結果、マスク膜5で被覆された領域のシリコン膜3は、周囲を酸化膜4で区画された領域となる図1cに相当。窒化膜5を除去した後、シリコン膜3を被覆する酸化膜4をドライエッチング法により除去する。このとき、シリコン膜3を区画する領域の酸化膜4は残される。その後、水素とプロパンC3H8の混合ガス中で加熱することにより、露出するシリコン膜3を炭化し、炭化シリコン膜6を形成する図1dに相当。ここでシリコン膜3の厚さは、10nm程度であったため、ほぼすべてのシリコン膜が炭化シリコン膜に変成することになる。形成される炭化シリコン膜6の厚さは、20nm程度であるため、MOS型FETを形成するには厚さが薄い。そこで、炭化シリコン膜6表面に低濃度でp型の導電性を有する炭化シリコンのエピタキシャル成長膜8を厚さ1500nm程度形成する。ここで、平坦性を確保するため、酸化膜4上に、CVD法により、厚い酸化膜7を形成した後、エピタキシャル成長するのが好ましい図1fに相当。厚い酸化膜7の分離された所望の厚さの炭化シリコンのエピタキシャル成長膜8上に、通常の半導体装置の製造工程に従い、高濃度のn型領域からなるソース領域、高濃度のn型領域からなるドレイン領域、高濃度のp型領域からなるバックゲート領域を形成し、さらにこれらに接続するソース電極G、ドレイン電極D、バックゲート電極BG、ソース領域とドレイン領域間にゲート酸化膜を介してゲート電極Gを形成することにより、MOS型FETを形成することができる図2。このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜を上層に形成する炭化シリコン膜は、酸化膜で区画された領域で、炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となり、特性の優れたMOS型FETを形成することができる。次に、縦型のMOS型FETの製造方法について説明する。第1の実施例同様、縦型のMOS型FETの形成予定領域に炭化シリコン膜6を形成する図1dに相当。酸化膜4上に、CVD法により、酸化膜7を形成し、炭化シリコン膜6表面に高濃度でn型の導電性を有する炭化シリコンのエピタキシャル成長膜8aを厚さ1500nm程度形成する図3a。この高濃度n型のエピタキシャル成長層は、ドレイン領域を構成する。高濃度のエピタキシャル成長層は、低濃度のエピタキシャル成長膜を形成した後、リンをイオン注入することで、形成することもできる。次に、ドレイン領域の引き出し用電極の形成予定領域の高濃度n型のエピタキシャル膜8aを覆うように別の厚い酸化膜7を形成し、エピタキシャル成長膜8a表面を露出させる図3b。その後、高濃度のエピタキシャル成長膜8a表面に、低濃度でn型の導電性を有する炭化シリコンのエピタキシャル成長膜8bを厚さ300nm程度形成する。この低濃度n型のエピタキシャル成長膜は、ドリフト領域を構成する図3c。以下、通常の半導体装置の製造工程に従い、低濃度n型のエピタキシャル成長膜8b上に、p型領域からなるチャネル領域、チャネル領域中にn型領域からなるソース領域を形成し、さらにソース領域に接続するソース電極S、高濃度n型のエピタキシャル成長膜8aからなるドレイン領域に接続するドレイン電極D、ゲート酸化膜を介してゲート電極Gを形成することにより、縦型のMOS型FETを形成することができる図3d。本実施例においても、加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜が形成される炭化シリコン膜は、酸化膜で区画された領域が炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となり、特性の優れたMOS型FETを形成することができる。次に、上述の第1の実施例あるいは第2の実施例で説明した炭化シリコン膜を形成し、その炭化シリコン膜中に半導体素子を形成する基板上に、同時にシリコン半導体素子を形成する方法について説明する。上述の第1および第2の実施例では、SOI基板のシリコン膜3のすべてを10nmになるまで熱酸化を行う場合について説明したが、シリコン半導体素子を形成する場合には、シリコン膜3の一部を厚いまま残し、この厚く残るシリコン膜3に半導体素子を形成すればよい。以下、炭化シリコン膜に半導体素子を形成する領域を炭化シリコン領域、シリコン膜に半導体素子を形成する領域シリコン領域、炭化シリコン領域とシリコン領域との間に素子分離のために酸化膜を形成する領域を素子分離領域と称し、説明する。まず、シリコンからなる基板1上に酸化膜からなる絶縁膜2を介してシリコン膜3が形成されたSOI基板を用意する。次に、シリコン膜3表面を熱酸化し、シリコン膜3上に厚さ20nmの酸化膜4を形成する。一般的にSOI基板のシリコン膜は、1500nm程度と厚いため、酸化膜4が形成された後でも、1500nmのシリコン膜が残ることになる。その後、シリコン領域の酸化膜4上に窒化膜を50nm積層させ、パターニングすることでマスク膜5を形成する図4a。その後、熱酸化を行うことで、マスク膜5で被覆されていない炭化シリコン領域と素子分離領域のシリコン膜3を酸化膜4に変成させる図4b。このとき残るシリコン膜3の厚さは、上述の実施例同様、10nmとする。次に、素子分離のための酸化膜を形成するため、先に形成したマスク膜5を除去した後、酸化膜4上に別の窒化膜からなるマスク膜5を50nm積層形成し、素子分離領域を開口するようにパターニングする。この酸化膜と窒化膜の積層膜を耐酸化のマスク膜として使用し、熱酸化を行うことにより、素子分離のための酸化膜4を形成する図4c。なお、この素子分離のための酸化膜を形成した後、炭化シリコン領域の厚い酸化膜を形成しても良い。次に、炭化シリコン領域の厚い酸化膜4を除去し、薄く残るシリコン膜3を露出させる。その後、露出するシリコン膜3を炭化し、炭化シリコン膜6を形成する図4d。さらに、半導体素子を形成するために、所望の不純物濃度、導電性を有する炭化シリコンのエピタキシャル成長層8を形成する図4e。表面を平坦化するとともに、シリコン領域のシリコン膜3を被覆する酸化膜4を除去することで、酸化膜4によって素子分離された炭化シリコン膜とシリコン膜を形成することができる図4f。以下、炭化シリコン膜とシリコン膜上に所望の半導体素子を形成することにより、同一基板上に、炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができる。一例として、図5には、炭化シリコン領域に実施例1、実施例2で説明したMOS型FETを形成し、シリコン領域には一般的なMOS型FETを形成した例を示す。このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となる。本実施例では、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができ、半導体装置の小型化が実現できる。次に、キャパシタの製造方法について説明する。シリコンからなる基板1上に酸化膜からなる絶縁膜2を介してシリコン膜3が形成されたSOI基板を用意する。次に、シリコン膜3の厚さが10nmになるまで熱酸化を行い、シリコン膜3上に酸化膜4を形成する。一般的にSOI基板のシリコン膜は、1500nm程度と厚いため、酸化膜4の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜4の厚さが20nmとなるまでエッチングする図6a。その後、酸化膜4上に窒化膜を50nm積層形成し、キャパシタ誘電体形成予定領域を被覆するようにパターニングし、マスク膜5を形成する。熱酸化を行うことで、マスク膜5で被覆されていない領域のシリコン膜3を酸化膜4に変成させる。その結果、マスク膜5で被覆された領域のシリコン膜3は、周囲を酸化膜4で区画された領域となる図6b。マスク膜5を除去した後、シリコン膜3を被覆する酸化膜4をドライエッチング法により除去する。このとき、シリコン膜3を区画する領域の酸化膜4は残される。その後、水素とプロパンC3H8の混合ガス中で加熱することにより、露出するシリコン膜3を炭化し、炭化シリコン膜6を形成する図6c。酸化膜4上に、CVD法により、厚い酸化膜7を形成した後、炭化シリコン膜6上の酸化膜7を除去する。露出する炭化シリコン膜6表面に、低濃度の炭化シリコンのエピタキシャル成長膜8を形成する図6d。このエピタキシャル成長膜8がキャパシタ誘電体となる。次にキャパシタ電極を形成するため、エピタキシャル成長膜8を挟んで対向するように、酸化膜7の一部を除去し、凹部を形成する。その後、凹部内に、キャパシタ電極を構成するアルミニウムを充填し、所望のパターニングを行うことで、キャパシタ電極9を形成し、キャパシタ素子を形成することができる図6e。このように本実施例においても、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。本実施例によるキャパシタ素子は、上述の実施例と同時に形成することも可能であり、占有面積を非常に小さくすることができる。一例として、図7に、図5に示した半導体装置と同一基板上にキャパシタ素子を形成した例を示す。