炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第1の導電型のコレクタ層と、前記コレクタ層の上部に設けられた第2の導電型のベース層と、前記ベース層の一部として設けられたベース電極と、前記ベース層上に設けられ前記ベース電極と離間して設けられたエミッタ層と、前記ベース電極から前記エミッタ層に対して移動する電荷の経路において、前記コレクタ層内に設けられた、前記コレクタ層内における電荷の経路を遮断する絶縁体層とを有することを特徴とする炭化珪素半導体装置。前記絶縁体層は前記ベース電極が設けられた領域の下部に形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記絶縁体層は前記コレクタ層を貫通していることを特徴とする請求項2に記載の炭化珪素半導体装置。前記絶縁体層は、平面視において少なくともベース電極とエミッタ層との間の領域を含んで設けられ、かつ前記コレクタ層を貫通していることを特徴とする請求項2または請求項3に記載の炭化珪素半導体装置。炭化珪素半導体基板により構成されたプレーナ型MOSトランジスタからなる炭化珪素半導体装置であり、第1の導電型のドレイン層と、前記ドレイン層の上面部に設けられた、第2の導電型のウェル層と、前記ウェル層の上面部に設けられたソース層と、前記ソース層と前記ドレイン層との間の前記ウェル層上面に設けられたゲート電極と、前記ウェル層から前記ドレイン層に対して移動する電荷の経路において、前記ドレイン層内に設けられた、前記ウェル層から前記ドレイン層に対する電荷の経路を遮断する絶縁体層とを有することを特徴とする炭化珪素半導体装置。前記絶縁体層は前記ウェル層の底面とドレイン層との界面に形成されていることを特徴とする請求項5に記載の炭化珪素半導体装置。前記絶縁体層は前記ドレイン層を貫通していることを特徴とする請求項6に記載の炭化珪素半導体装置。このような、上述した特許文献1においては、再結合層で全ての電荷が再結合される訳ではなく、この再結合層を通過してベース層104からコレクタ層102へ移動する電荷が存在する。したがって、特許文献1の構成では、結晶欠陥の成長の速度は低下するが、結晶欠陥の成長を停止させることができず、デバイス特性の劣化を防止することができない。本発明は、このような事情に鑑みてなされたものであり、エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供することを目的とする。本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第1の導電型のコレクタ層と、前記コレクタ層の上部に設けられた第2の導電型のベース層と、前記ベース層の一部として設けられたベース電極と、前記ベース層上に設けられ前記ベース電極と離間して設けられたエミッタ層と、前記ベース電極から前記エミッタ層に対して移動する電荷の経路において、前記コレクタ層内に設けられた、前記コレクタ層内における電荷の経路を遮断する絶縁体層とを有することを特徴とする。本発明の炭化珪素半導体装置は、前記絶縁体層は前記ベース電極が設けられた領域の下部に形成されていることを特徴とする。本発明の炭化珪素半導体装置は、前記絶縁体層は前記コレクタ層を貫通していることを特徴とする。本発明の炭化珪素半導体装置は、前記絶縁体層は、平面視において少なくともベース電極とエミッタ層との間の領域を含んで設けられ、かつ前記コレクタ層を貫通していることを特徴とする。本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成されたプレーナ型MOSトランジスタからなる炭化珪素半導体装置であり、第1の導電型のドレイン層と、前記ドレイン層の上面部に設けられた、第2の導電型のウェル層と、前記ウェル層の上面部に設けられたソース層と、前記ソース層と前記ドレイン層との間の前記ウェル層上面に設けられたゲート電極と、前記ウェル層から前記ドレイン層に対して移動する電荷の経路において、前記ドレイン層内に設けられた、前記ウェル層から前記ドレイン層に対する電荷の経路を遮断する絶縁体層とを有することを特徴とする。本発明の炭化珪素半導体装置は、前記絶縁体層は前記ウェル層の底面とドレイン層との界面に形成されていることを特徴とする。本発明の炭化珪素半導体装置は、前記絶縁体層は前記ドレイン層を貫通していることを特徴とする。この発明によれば、ベース層の下部に設けた絶縁層により、ベース層からコレクタ層を介してエミッタ層に対する正孔の移動を抑制するため、ベース層からコレクタ層に対して注入される電荷を無くすことが可能となり、エミッタ層から注入される電子と、ベース層から注入される正孔との再結合を原因とする、コレクタ層における欠陥の成長を防止することができる。<第1の実施形態>以下、図面を参照して、本発明の第1の実施形態について説明する。図1は、この発明の第1の実施形態による炭化珪素SiC半導体によるnpn型バイポーラトランジスタの断面構造を示す図である。n層101は、n型不純物が混入されたn型不純物層であり、炭化珪素半導体の単結晶基板である。また、n層101は、コレクタ層102とコレクタ電極103とをオーミック特性を有して接続させるための領域として用いられる。コレクタ層102は、n層101上面に形成された、n層101に比較して低い濃度のn型不純物例えば、N:窒素がドーピングされたSiCのn型不純物層である。ベース層104は、p型不純物例えば、B:ホウ素、Al:アルミニウムがドーピングされたSiCのp型不純物層であり、コレクタ層102上部n層101の形成された下部と反対の面に形成されている。P層105は、ベース層104内に形成されており、ベース層104の不純物濃度より高い濃度のp型不純物がドーピングされたSiCのp型不純物層であり、ベース層104とベース電極106とをオーミック特性を有して接続させるための領域である。。エミッタ層107は、n型不純物がコレクタ層102より高い濃度でドーピングされたSiCのn型不純物層であり、p層105が形成された領域を除いた、p層105の両側p層105に対して一定の距離を有する周囲領域におけるベース層104上部に形成されている。n層108は、n型不純物がエミッタ層107より高い濃度でドーピングされたSiCのn型不純物層であり、エミッタ層107の上部に設けられており、エミッタ層107とエミッタ電極109とをオーミック特性を有して接続させるための領域である。絶縁膜110は、エミッタ層107の側壁及びベース層104の上部に設けられ、p層105の上部で開口されている。また、開口されることで露出されたp層105上部に、すでに述べたベース電極106が形成されている。絶縁膜111は、絶縁膜110上部およびベース電極106上部に設けられており、n層108上部が開口されている。また、開口されることで露出されたn層108上部に、すでに述べたエミッタ電極109が形成されている。絶縁層112は、絶縁体で形成された層であり、コレクタ層102とベース層104との界面において、平面視においてp層105とオーバーラップする位置に、かつp層105を含む大きさで形成されている。本実施形態においては、詳細な製造方法は後述するが、SiC半導体基板であるn層101上部に、n層102より濃度の低いn型不純物がドーピングされたコレクタ層102をエピタキシャル成長させる。そして、コレクタ層102上部にp型不純物がドーピングされたベース層104をエピタキシャル成長させ、炭化珪素半導体からなるバイポーラトランジスタを形成している。ここで、図1に示すように、エピタキシャル成長時において、コレクタ層102及びベース層104内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生する。そして、すでに述べたように、ベース層104からコレクタ層102に注入され、エミッタ層107へ流れる電流成分がある。すなわち、エミッタ層107からベース層104を介してコレクタ層102に一旦注入された後、コレクタ層102からベース層104へ注入される電子が存在する。エミッタ層107からベース層104を介してコレクタ層102に注入される電子が、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域でベース層104から注入される正孔と再結合し、その再結合エネルギーにより、結晶欠陥が成長する結晶欠陥の領域が広がることになる。このため、本実施形態においては、エミッタ層107からベース層104を経由して介して一旦コレクタ層102に注入され、コレクタ層102からベース層104に注入される電子が通過する経路となる、コレクタ層102とp層105との界面の領域に、絶縁層112を形成している。この絶縁層112は、ベース層104及びコレクタ層102界面において、p層105と平面視にてオーバーラップする位置及び領域に形成されている。すなわち、絶縁層112は、コレクタ層102に対してエミッタ層107からベース層104を経由して電子が注入されない構成として、平面視においてp層105とオーバーラップし、p層105を含む大きさで形成されている。かつ、平面視において、絶縁層112は、その外周部の端部が、この外周部の端部と対向するエミッタ層107の端部近傍、あるいはエミッタ層107の端部とオーバーラップする位置まで伸びる大きさに形成されている。上述したように、この絶縁層112を形成することにより、エミッタ層107からの電子がベース層104を介してコレクタ層102に注入されず、ベース層104を介してベース層104へ注入されるため、コレクタ層102を経由してベース層104へ注入される電子の経路を遮断することができる。この結果、エミッタ層107からベース層104を経由してコレクタ層102へ注入される電子を抑制し、エミッタ層107からベース層104を経由してコレクタ層102に注入される電子をなくすことができ、また、ベース層104からコレクタ層102を経由してエミッタ層107へ注入される正孔を制御できるため、コレクタ層102における電子と正孔との再結合による結晶欠陥の成長を抑制することが可能となる。次に、図2から図10を用いて、図1に示すnpn型バイポーラトランジスタである炭化珪素半導体装置の製造方法について説明する。図2から図10は、図1の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。図2に示す製造工程1において、n型不純物が混入された炭化珪素半導体基板であるn層101上面に対して、エピタキシャル成長によって、n層101より不純物濃度の低いn型不純物がドーピングされた炭化珪素半導体であるコレクタ層102を形成する。そして、コレクタ層102上面に対して、エピタキシャル成長によって、p型不純物がドーピングされたベース層104を形成する。次に、ベース層104上面に対して、n層101より低く、コレクタ層102より高い不純物濃度でn型不純物がドーピングされた炭化珪素半導体であるエミッタ層107を、エピタキシャル成長により形成する。そして、エミッタ層107上面に対して、n層101と同程度のn型不純物濃度の炭化珪素半導体であるn層108を、エピタキシャル成長により形成する。次に、図3に示す製造工程2において、n層108上面全体に対し、レジスト201をスピンコートによりコーティングし、フォトリソグラフィ工程によりレジスト201をパターンニングすることによりエミッタ層104に対するコンタクト層であるp層105の領域202を形成するためのレジストパターンを、形成する。そして、このレジストパターンをマスクとして、n層108及びエミッタ層107の領域を異方性エッチングし、エミッタ層104の上面の一部を露出させる。次に、図4に示す製造工程3において、レジスト201を除去した後、全面に酸化膜203をCVDChemicalVaporDepositionなどにより形成し、この酸化膜203上面にレジストをスピンコートし、p層105を形成する領域に対応するレジストパターンを形成し、このレジストパターによって酸化膜203を異方性エッチングし、p層105を形成する領域のみを露出させた酸化膜パターン204を形成する。そして、レジストパターンを除去し、酸化膜パターン204をマスクとして、p型不純物をイオン注入によりベース層104表面に注入する。次に、図5に示す製造工程4において、酸化膜203を除去し、所定の温度によりアニーリングすることにより、ベース層104に注入されたp型不純物を活性化し、p層105を形成する。次に、図6に示す製造工程5において、半導体装置の上面の全体に酸化膜205をCVDなどにより形成し、この酸化膜205上面にレジストをスピンコートし、絶縁層112を形成する領域に対応するレジストパターンを形成する。そして、このレジストパターンにより酸化膜205を異方性エッチングし、絶縁層112を形成する領域においてベース層104及びp層105の上面を露出させた酸化膜パターン206を形成する。そして、レジストパターンを除去し、酸化膜パターン206をマスクとして、イオン注入により、ベース層104及びコレクタ層102の界面に酸素イオン図中X印を注入する。このイオン注入は、上述したように、平面視においてp層105を完全に含む大きさの領域、かつベース層104及びコレクタ層102の界面近傍の深さに注入する。このようにして絶縁層112は、平面視において、p層105とオーバーラップし、かつ端部がエミッタ層104の内周の端部とp層105の端部との間に配置されるように形成される。次に、図7に示す製造工程6において、酸化膜205を除去し、所定の温度によりアニーリングすることにより、コレクタ層102及びベース層104の界面に注入された酸素と、炭化珪素の珪素とを反応させ、酸化膜として絶縁層112を形成する。次に、図8に示す製造工程7において、半導体装置の上面の全体に層間絶縁膜としてCVD等により酸化膜を堆積させ、この酸化膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、p層105上面及びn層108上面を露出させるレジストパターンを形成する。そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜110を形成し、p層105上面の一部及びn層108上面を露出させる。また、レジストパターンを除去する。次に、図9に示す製造工程8において、半導体装置の上面の全体に金属膜例えば、Tiチタン/Alアルミニウムの積層金属膜を蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布する。ここで、上面のレジストに対して、フォトリソグラフィ工程により、ベース電極106を形成するためのレジストパターンを形成する。そして、形成したレジストパターンをマスクとしてエッチングを行い、ベース104の電極としてベース電極106を形成する。ベース電極106を形成した後にレジストを除去する。次に、下面の全体に金属膜例えば、Niニッケルを蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布する。ここで、下面のレジストに対して、フォトリソグラフィ工程により、コレクタ電極103を形成するためのレジストパターンを形成する。そして、形成したレジストパターンをマスクとしてエッチングを行い、コレクタ層102の電極としてコレクタ電極103を形成する。コレクタ電極103を形成した後にレジストを除去する。次に、図10に示す製造工程9において、半導体装置の上面全体に層間絶縁膜としてCVDにより酸化膜を堆積させ、この酸化膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、n層108上面の一部を露出させるレジストパターンを形成する。そして、このレジストパターンをマスクとして、酸化膜をエッチングすることにより絶縁膜111を形成し、n層108上の一部面を露出させる。また、レジストパターンを除去する。次に、図11に示す製造工程10において、半導体装置の上面全体に金属膜例えば、Alアルミニウムを蒸着法などにより堆積させ、この金属膜上面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、エミッタ電極113を形成するためのレジストパターンを形成する。そして、形成したレジストパターンをマスクとしてエッチングを行い、エミッタ層107の電極としてエミッタ電極113を形成する。また、レジストパターンを除去する。上述した図2から図11で説明したプロセスにより、炭化珪素半導体装置が完成する。図12は、製造工程1から製造工程10により製造された炭化珪素半導体装置の平面図である。図1の断面構造は、図12における線分A-Aによる線視断面となっている。図12に示されるように、ベース電極106は層間絶縁膜である絶縁膜111によりエミッタ電極113と絶縁され、エミッタ電極113が形成されていない箇所で露出されている後述する第2及び第3の実施形態も同様である。<第2の実施形態>以下、図面を参照して、本発明の第2の実施形態について説明する。図13は、この発明の第2の実施形態による炭化珪素半導体によるnpn型バイポーラトランジスタの断面構造を示す図である。第2の実施形態が第1の実施形態と異なる点は、p層105の下部において、コレクタ層102内に形成される絶縁層が、コレクタ層102及びn層101を貫通する絶縁層120として形成されていることである。図13の構成によれば、第1の実施形態と同様に、この絶縁層120を形成することにより、電子がエミッタ層107からコレクタ層102を経由してP層105に注入されず、エミッタ層107からベース層102を経由してP層105へ注入されるため、一旦コレクタ層102を経由した後、ベース層104へ注入される電荷の経路を遮断することができる。この結果、第2の実施形態によれば、第1の実施形態と同様に、エミッタ層107からベース層104を経由してコレクタ層102へ注入される電荷を抑制し、コレクタ層102に注入される電荷量を0とすることができ、積層欠陥の成長を抑制することが可能となる。次に、炭化珪素半導体の製造方法において、第1の実施形態と異なる部分を、図14、図15、図16を用いて説明する。この図14、図15及び図16は、図13の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。製造工程1から製造工程4までは、第1の実施形態と同様である。図14に示す製造工程5において、下面の全体にレジストをスピンコートにより塗布し、平面視にてp層105とオーバーラップする位置に、コレクタ層102及びn層101を貫通するトレンチを形成するためのトレンチパターンマスクをフォトリソグラフィ工程により作成する。そして、作成したトレンチパターンをマスクとしてエッチングを行うことにより、n層101及びコレクタ層102を順次貫通させ、ベース層104に達するトレンチ250を形成する。そして、トレンチパターンマスクを除去する。次に、図15に示す製造工程6-1において、熱酸化を行うことにより全面に酸化膜261を形成する。そして、炭化珪素半導体装置の下面トレンチが形成されている面の全体に、レジストをスピンコートにより塗布する。そして、下面の酸化膜をレジストにより保護した状態で、炭化珪素半導体装置の上面の酸化膜を、エッチングにより除去する。除去した後にレジストを除去する。また、炭化珪素半導体装置の下面の酸化膜261上に、CVDなどにより窒化膜SixNy262を堆積させる。そして、CDEChemicalDryEtchにより、n層101表面上の窒化膜262及び酸化膜261を除去し、トレンチ250内面上の窒化膜262及び酸化膜261のみを残す。次に、図16に示す製造工程6-1において、炭化珪素半導体装置の下面にCVDなどにより酸化膜263を堆積させる。そして、CDEにより、n層101表面上の酸化膜263を除去し、トレンチ250内面上の窒化膜262上面の酸化膜263のみを残す。この結果、酸化膜261、窒化膜262及び酸化膜263からなる絶縁層120が形成される。後の製造工程は、第1の実施形態における製造工程7から製造工程10と同様である。<第3の実施形態>以下、図面を参照して、本発明の第3の実施形態について説明する。図17は、この発明の第3の実施形態による炭化珪素半導体によるnpn型バイポーラトランジスタの断面構造を示す図である。第3の実施形態が第2の実施形態と異なる点は、平面視においてトレンチ251が図17の左側のエミッタ層107とp層105との間であって、エミッタ層107と、p層105との双方とオーバーラップする位置に形成され、トレンチ251内部に酸化膜125が充填されていることである。このトレンチ251は、ベース層104からコレクタ層102にかけて形成されている積層欠陥がコレクタ層102内において成長していく方向に設けられている。積層欠陥が成長する方向とは、エピタキシャル成長を行う際、炭化珪素半導体の基板であるn層101をオフ角の角度に傾けて、コレクタ層102及びベース層104等をエピタキシャル成長させる方向である。図17の積層欠陥は、オフ角θ4°または8°にて形成されており、コレクタ層102内部において成長するのは、図17において左方向である。図17に示されるように、トレンチ251は、オフ角θの面がベース層104とコレクタ層102の界面からコレクタ層102内部に伸びる方向X、すなわち、p層105から見て図中の左側に形成されている。このトレンチ251内に充填する絶縁層125の構造及び製造方法は、第2の実施形態における絶縁層120と同様である。このトレンチ251を形成する領域は、上述したようにエピタキシャル成長におけるオフ角から決定される。すなわち、エピタキシャル成長の際、基板を設定されたオフ角で傾けてエピタキシャル層を成長させるため、積層欠陥がオフ角の角度で生成されることになる。したがって、エピタキシャル層を成長させた面と反対の基板面を水平例えば、地球の重力の方向に対して垂直の面に平行にした状態において、積層欠陥の存在する面は水平面に対してオフ角の角度で存在することになる。このため、トレンチ251は、ベース層t104からコレクタ層102の内部方向に伸びるオフ角の角度の面と交わり、かつ平面視でエミッタ層107とp層105との間に配置する。上述したように、積層欠陥200はオフ角の傾いた面に2次元的に成長するため、面積が増加することにより、コレクタ電流を低下させることになる。このため、コレクタ層102内の結晶欠陥200の成長を抑止することで、コレクタ電流の低下を抑制することが可能となる。また、積層欠陥200はオフ角に傾いた面に沿って形成される。このため、ベース層104において、コレクタ層102とベース層104との界面から、この界面と対向するベース層104に対して、べース電極106及び酸化膜110で終端する。この終端により、積層欠陥200の成長も停止することになる。したがって、コレクタ層102内における結晶欠陥200の成長を抑制する位置に絶縁層102を形成することで、コレクタ電流の低下を抑制することが可能である。このように、第3の実施形態の炭化珪素半導体装置は、第2の実施形態における絶縁層120の配置位置を考慮し、結晶欠陥の成長を阻止したい位置に絶縁層125を、絶縁層102を平面視で見た断面積に対して小さな断面積で形成する。このため、第3の実施形態の炭化珪素半導体装置によれば、電荷の移動を阻止する絶縁層125の断面積を、第2の実施形態の絶縁層120に比較して小さくしたことにより、コレクタ電流の流れる面を大きく設定することができ、第2の実施形態に比較してコレクタ電流の容量の低下を低く抑え、結晶欠陥200の成長を抑制することが可能となる。<第4の実施形態>以下、図面を参照して、本発明の第2の実施形態について説明する。図18は、この発明の第4の実施形態による炭化珪素半導体によるプレーナ型のnチャネル型MOSMetalOxideSemiconductorトランジスタの断面構造を示す図である。n層501は、n型不純物が混入されたn型不純物層であり、炭化珪素半導体の単結晶基板である。ドレイン層502は、n層501上面に形成された、n層501に比較して低い濃度のn型不純物が混入されたSiCのn型不純物層である。また、n層501は、ドレイン層502とドレイン電極503とをオーミック特性を有して接続させるための領域として用いられる。ドレイン電極503は、n層501におけるドレイン層502と接した面と反対の面に形成されている。ウェル層505は、p型不純物がドーピングされたSiCのp型不純物層であり、ドレイン層502上部n層201と接する面と反対の面に形成されている。P層505は、ウェル層504内において、ウェル層504の底部まで貫通するように形成されており、ウェル層504の不純物濃度より高い濃度のp型不純物がドーピングされたSiCのp型不純物層である。このP層505は、ウェル層504とオーミックコンタクトをとるため、および寄生npnトランジスタの動作を抑制するために設けられている。ソース層507は、ウェル505内において、ウェル505の上部に設けられており、ドレイン層502より、n型不純物濃度が高く形成されている。絶縁層512は、絶縁体で形成された層であり、平面視において、ウェル層504の領域ウェル層504とウェル層504を貫通したP層505とからなる領域と重なる領域、あるいはウェル層504の領域を含む大きさに形成されている。絶縁層512は、ウェル層504の底部とドレイン層502との界面に形成されている。ゲート電極506は、例えば不純物が混入されたポリシリコン膜で形成され、ゲート絶縁膜508を介してドレイン層502上部に設けられている。ゲート電極506は、隣接するウェル層504の間のドレイン層502上部に形成されており、一方の端部が一方のウェル504内における他方のウェル層504内のソース層507と対向するソース層507と重なり、他方の端部が他方のウェル504内における一方のウェル層504内のソース層507と対向するソース層507と重なって形成されている。本実施形態においては、詳細な製造方法は後述するが、SiC半導体基板であるn層502上部に、n層502より濃度の低いn型不純物がドーピングされたドレイン層502をエピタキシャル成長させる。そして、ドレイン層502において、ドレイン層502表面にp型不純物がドーピングされたウェル層504を形成し、このウェル層504内において、ウェル層504表面にソース層507を形成している。図1に示す構造において、エピタキシャル成長時において、n層502上に形成したドレイン層502内に積層欠陥あるいは基底面転移に起因した結晶欠陥が発生することになる。ここで、ドレイン電極503とソース電極509との間に電圧を印加して寄生ダイオードを動作させると、ソース電極509からウェル層504を経由して、ドレイン電極503へ電流が流れる。したがって、ウェル層504からドレイン層502に対して注入される正孔が存在する。第1の実施形態から第3の実施形態の場合と同様に、ウェル層504からドレイン層502に注入される正孔が、ドレイン層502から注入される電子と、結晶欠陥、特に積層欠陥における結晶格子、あるいは積層欠陥近傍の結晶領域で再結合し、その再結合エネルギにより、結晶欠陥が成長する結晶欠陥の領域が広がることになる。このため、本実施形態においては、ウェル層504からドレイン層502に注入される正孔が通過する経路となる、ウェル層504からドレイン層502との界面の領域に、絶縁層512を形成している。この絶縁層512は、ウェル層504及びドレイン層502界面において、ウェル層504に平面視にてオーバーラップする位置及び領域に形成されている。すなわち、絶縁層512は、ドレイン層502に対して、ウェル層504からの電荷が注入されない構成として、平面視において、ウェル層504とオーバーラップし、ウェル層504を含む大きさにて形成されている。上述したように、この絶縁層512を形成することにより、電荷がウェル層504からドレイン層502に注入されないように、電荷の経路を遮断することができる。この結果、ウェル層504からドレイン層502へ注入される電荷を抑制し、ウェル層504からドレイン層502へ注入される電荷の電荷量を低減することができ、電荷の再結合による結晶欠陥の成長を抑制することが可能となる。次に、図19から図29を用いて、図18に示すプレーナ型のnチャネル型MOSトランジスタである炭化珪素半導体装置の製造方法について説明する。図19から図29は、図18の炭化珪素半導体装置の製造方法の工程を説明する、各工程における炭化珪素半導体装置の断面を示す図である。図19に示す製造工程1において、n型不純物がドーピングされた炭化珪素半導体基板であるn層501上面に対して、エピタキシャル成長によって、n層501より不純物濃度の低いn型不純物がドーピングされた炭化珪素半導体であるドレイン層502を形成する。次に、図20に示す製造工程2において、ドレイン層504の上部に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。そして、フォトリソグラフィ工程により、ウェル層504が作成される部分が開口されたイオン注入マスクパターンを形成する。次に、イオン注入マスクパターンをマスクとし、ドレイン層504の表面部に対し、p型不純物を注入し、p型不純物領域であるウェル層504を形成する。そして、ドレイン層502上部に形成された酸化膜イオン注入マスクを除去する。次に、図21に示す製造工程3において、ドレイン層504、ウェル層504を含む全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。そして、フォトリソグラフィ工程により、P層505が作成される部分が開口されたイオン注入マスクパターンを形成する。次に、イオン注入マスクパターンをマスクとし、ドレイン層504におけるウェル層504の表面部に対し、p型不純物を注入し、ウェル層504よりp型不純物の濃度が高いp型不純物領域であるP層505を形成する。そして、ドレイン層502、ウェル層504上部に形成された酸化膜イオン注入マスクを除去する。次に、図22に示す製造工程4において、ドレイン層504、ウェル層504を含む全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。そして、フォトリソグラフィ工程により、ソース層507が作成される部分が開口されたイオン注入マスクパターンを形成する。次に、イオン注入マスクパターンをマスクとし、ドレイン層504におけるウェル層504の表面部に対し、n型不純物を注入し、ドレイン層502よりn型不純物の濃度が高いn型不純物領域であるソース層507を形成する。そして、ドレイン層502、ウェル層504上部に形成された酸化膜イオン注入マスクを除去する。次に、図23に示す製造工程5において、全面に酸化膜を形成し、この酸化膜上にレジストをスピンコートにより塗布する。そして、フォトリソグラフィ工程により、平面視において、ウェル層504の領域と重なる開口部、すなわち絶縁層505を形成される部分が開口された酸化膜パターンを形成する。次に、酸化膜パターンをマスクとし、イオン注入を行う。このイオン注入は、上述したように、平面視においてウェル層504と重なる領域、かつウェル層504及びドレイン層502の界面近傍の深さに注入する。そして、酸化膜を除去し、所定の温度にてアニールすることにより、イオン注入した酸素と炭化珪素の珪素とを反応させ、酸化膜として絶縁層512を形成する。次に、図24に示す製造工程7において、熱酸化等により全面にゲート絶縁膜508を形成する。そして、ゲート絶縁膜508上部に、プラズマCVD法などにより、ゲート電極506となるポリシリコン膜例えば、n型不純物を含むを形成する。このポリシリコン膜の全面にレジストをスピンコートにより塗布し、フォトリソグラフィ工程により、MOSトランジスタのゲート電極506を形成するレジストパターンを形成する。そして、このレジストパターンをマスクとして、ポリシリコン膜をエッチングし、ゲート電極506のパターンを形成する。また、このレジストパターンをマスクとして、ゲート絶縁膜508をエッチングし、ソース層507及びP層505表面を露出させる。次に、図25に示す製造工程8において、層間絶縁膜510として、全面にCVD法により酸化膜を形成する。そして、層間絶縁膜510の上部にレジストをスピンコートにより塗布する。塗布したレジストに対してフォトリソグラフィを行い、ソース層507とp層507とにコンタクトを取るため、ソース層507及びp層507を露出させるレジストパターンを形成する。次に、作成したレジストパターンをマスクとし、層間絶縁膜510をエッチングし、ソース層507及びp層507を露出させ、コンタクト領域を形成する。そして、レジストを除去する。次に、図26に示す製造工程9において、n層501におけるドレイン層502と接した面と逆の面である、n層501の下面全体に蒸着法などにより、金属膜例えば、Ni金属膜からなるドレイン電極503を形成する。次に、ソース層507及びp層507が露出された半導体装置面全体に、蒸着法などにより、金属膜例えば、Tiチタン/Alsアルミニウムの積層金属膜を堆積させ、ソース電極509を形成する。第1の実施形態、第2の実施形態及び第3の実施形態においてnpn型のバイポーラトランジスタを例として説明したが、pnp型のバイポーラトランジスタでも同様に、エミッタ層107からの正孔電荷がベース層104を介して、ドレイン層102に一旦注入され、ベース層104に戻る経路を遮断することができる。また、第4の実施形態において、nチャネル型のMOSトランジスタを例として説明したが、pチャネル型のMOSトランジスタでも同様に、ウェル層504からドレイン層502に注入される電子の経路を遮断することができる。以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。