入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを具備する発振回路。前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する請求項1記載の発振回路。前記測定対象トランジスタは、前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、前記電源または前記アースと前記制御端子とに接続された第1の接続端子と、前記出力端子に接続された第2の接続端子とを備える請求項1記載の発振回路。前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである請求項1記載の発振回路。前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである請求項4記載の発振回路。前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する請求項1記載の発振回路。入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路とを具備する発振回路。入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、前記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路。入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路。しかしながら、上述の半導体集積回路では、以下の理由により、リーク電流の測定が困難となるおそれがあった。nMOSトランジスタとpMOSトランジスタとの特性のばらつきは、一般にnMOS同士またはpMOS同士のばらつきよりも顕著である。このため、nMOSトランジスタとpMOSトランジスタとの間のリーク電流の差のばらつきは、nMOSトランジスタ同士またはpMOSトランジスタ同士のリーク電流の差のばらつきよりも大きくなることが多い。このばらつきが大きいと、測定対象のnMOSトランジスタのリーク電流がpMOSトランジスタのリーク電流以下となり、nMOSトランジスタの出力端子の電位が十分に低下しないおそれがある。この場合、コンパレータの出力信号の周波数が、nMOSトランジスタのリーク電流に応じた周波数とは異なる値になってしまう。この結果、nMOSトランジスタの正確なリーク電流の測定が困難となっていた。pMOSトランジスタのリーク電流についても同様である。本技術はこのような状況に鑑みて生み出されたものであり、非導通状態のトランジスタから漏出するリーク電流を正確に測定することができるテスト回路を実現することを目的とする。本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを具備する発振回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延するという作用をもたらす。また、この第1の側面において、上記出力端子の電位の上記変化の遅延を指示する遅延指示信号が入力された場合には上記測定対象トランジスタを上記非導通状態に移行させ、上記遅延指示信号が入力されない場合には上記入力端子の電位に応じて上記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備してもよい。これにより、遅延指示信号が入力された場合には測定対象トランジスタが非導通状態に移行し、遅延指示信号が入力されない場合には入力端子の電位に応じて測定対象トランジスタが導通状態および非導通状態のうちのいずれかに移行するという作用をもたらす。また、この第1の側面において、上記測定対象トランジスタは、上記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、上記電源または上記アースと上記制御端子とに接続された第1の接続端子と、上記出力端子に接続された第2の接続端子とを備えてもよい。これにより、測定対象トランジスタの第1の接続端子が電源またはアースと制御端子とに接続されるという作用をもたらす。また、この第1の側面において、上記測定対象トランジスタは、当該測定対象トランジスタおよび上記制御トランジスタが上記非導通状態である場合には上記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタであってもよい。これにより、制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を測定対象トランジスタが漏出するという作用をもたらす。また、この第1の側面において、上記測定対象トランジスタは、上記電源と上記アースとの間において並列に接続された複数のトランジスタを備え、上記複数のトランジスタのそれぞれは、チャネルの極性が上記制御トランジスタと同一のトランジスタであってもよい。これにより、測定対象トランジスタが、電源とアースとの間において並列に接続された複数のトランジスタを備えるという作用をもたらす。また、この第1の側面において、上記反転回路は、上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記出力端子の電位を反転して上記入力端子に帰還させ、上記発振指示信号が入力されない場合には上記入力端子の電位を所定の電位に固定してもよい。これにより、発振指示信号が入力された場合には反転回路が出力端子の電位を反転して入力端子に帰還させ、発振指示信号が入力されない場合には反転回路が入力端子の電位を所定の電位に固定するという作用をもたらす。また、本技術の第2の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路とを具備する発振回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。また、本技術の第3の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを備える発振回路と、上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延し、出力端子の電位が所定期間内に反転した回数が計数されるという作用をもたらす。また、本技術の第4の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路と、いずれかの上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。本技術によれば、テスト回路がリーク電流を正確に測定することができるという優れた効果を奏し得る。以下、本技術を実施するための形態以下、実施の形態と称するについて説明する。説明は以下の順序により行う。1.第1の実施の形態発振制御:リーク電流の値に応じた周波数で発振させる例2.第2の実施の形態発振制御:周波数を切り替えて発振させる例<1.第1の実施の形態>[半導体集積回路の構成例]図1は、第1の実施の形態における半導体集積回路100の一構成例を示すブロック図である。この半導体集積回路100は、トランジスタ等の多数の半導体素子を集積した回路である。半導体集積回路100は、テスト回路210、220、230、240および250と、I/Oエリア610、620、630および640と、コアエリア700とを備える。テスト回路210、220、230、240および250は、それぞれ、半導体集積回路100内の所定の箇所におけるリーク電流を測定する回路である。このリーク電流の測定は、例えば、半導体集積回路100の開発時や製品出荷の直前に行われる。これらのテスト回路の構成の詳細については後述する。I/Oエリア610、620、630および640は、半導体集積回路100の外部の回路や装置からの信号をコアエリア700に入力し、また、コアエリア700からの信号を外部へ出力するものである。コアエリア700は、トランジスタ等の多数の半導体素子が集積された領域である。[テスト回路の構成例]図2は、第1の実施の形態におけるテスト回路210の一構成例を示すブロック図である。テスト回路210は、制御回路211およびリングオシレーターアレイ212を備える。テスト回路220、230、240および250の構成は、テスト回路210の構成と同様である。制御回路211は、リングオシレーター212を制御して、そのリングオシレーター212からの出力信号の発振周波数を測定するものである。この制御回路211には、テスト回路210を制御するための制御信号が外部の回路や装置から入力される。この制御信号には、発振周波数を測定するか否かを制御回路211に指示する信号が含まれる。制御信号に従って制御回路211は、発振するか否かを指示する発振制御信号をリングオシレーター212に出力する。例えば、発振制御信号は、発振させる場合にハイレベルに設定され、発振を停止させる場合にローレベルに設定される。そして、制御回路211は、一定期間内にリングオシレーター212からの出力信号が反転した回数を計数し、その計数値を発振周波数として出力する。この発振周波数からリーク電流が算出される。リーク電流の算出方法の詳細については後述する。なお、制御回路211は、特許請求の範囲における計数回路の一例である。リングオシレーターアレイ212は、特許請求の範囲に記載の発振回路の一例である。リングオシレーターアレイ212は、制御回路211の制御に従って出力信号を発振させるものである。このリングオシレーターアレイ212は、nMOSリークモニタ300、pMOSリークモニタ400、および、インバータリング500を備える。nMOSリークモニタ300は、制御回路211の制御に従って非導通状態のnMOSトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このnMOSリークモニタ300には、信号線214を介して制御回路211からの発振制御信号nOSCが入力される。また、nMOSリークモニタ300は、信号線301を介して出力信号nOUTを制御回路211へ出力する。ここで、発振制御信号nOSCは、nMOSリークモニタ300に対して発振するか否かを指示する信号である。発振制御信号nOSCにより発振が指示された場合には、nMOSリークモニタ300は出力信号nOUTを発振させる。一方、発振が指示されない場合には、nMOSリークモニタ300は出力信号nOUTを一定の状態例えば、ローレベルに固定して発振を停止する。pMOSリークモニタ400は、制御回路211の制御に従って非導通状態のpMOSトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このpMOSリークモニタ400には、信号線216を介して制御回路211からの発振制御信号pOSCが入力される。また、pMOSリークモニタ400は、信号線401を介して出力信号pOUTを制御回路211へ出力する。ここで、発振制御信号pOSCは、pMOSリークモニタ400に対して発振するか否かを指示する信号である。発振制御信号pOSCにより発振が指示された場合には、pMOSリークモニタ400は出力信号pOUTを発振させる。一方、発振が指示されない場合には、pMOSリークモニタ400は出力信号pOUTを一定の状態例えば、ローレベルに固定して発振を停止する。インバータリング500は、制御回路211の制御に従って、インバータの遅延時間に応じた周波数で出力信号を発振させるものである。このインバータリング500は、リング状に接続された1つ以上のインバータを備える。インバータリング500には、信号線218を介して制御回路211からの発振制御信号iOSCが入力される。また、インバータリング500は、信号線501を介して出力信号iOUTを制御回路211へ出力する。ここで、発振制御信号iOSCは、インバータリング500に対して発振するか否かを指示する信号である。発振制御信号iOSCにより発振が指示された場合には、インバータリング500は出力信号iOUTを発振させる。一方、発振が指示されない場合には、インバータリング500は出力信号iOUTを一定の状態例えば、ローレベルに固定して発振を停止する。なお、制御回路211が、出力信号の発振周波数を測定する構成としているが、外部の装置や回路が発振周波数を測定する構成とすることもできる。この場合、制御回路211は、発振周波数を測定せず、分周器などにより出力信号の周波数を変更して出力する。そして、外部の装置等が出力信号の周波数を測定する。[nMOSリークモニタの構成例]図3は、第1の実施の形態におけるnMOSリークモニタ300の一構成例を示す回路図である。nMOSリークモニタ300は、nMOS遅延回路310、320および330と、NAND否定論理積ゲート341および343と、インバータ342と、NOR否定論理和ゲート344とを備える。なお、NORゲート344は、特許請求の範囲に記載の反転回路の一例である。NANDゲート341および343と、インバータ342と、NORゲート344とからなる回路は、特許請求の範囲に記載の発振制御回路の一例である。nMOS遅延回路310、320、および330は、非導通状態のnMOSトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。nMOS遅延回路310は、入力信号cIN1の変化を遅延させた信号を出力信号cOUT1としてNANDゲート341の入力端子に出力する。nMOS遅延回路320は、入力信号cIN2の変化を遅延させた信号を出力信号cOUT2としてNANDゲート343の入力端子に出力する。また、nMOS遅延回路330は、入力信号cIN3の変化を遅延させた信号を出力信号cOUT3としてNORゲート344の入力端子に出力する。NANDゲート341および343は、2つの入力端子を備え、それらの入力端子に入力された信号の否定論理積を出力するものである。NANDゲート341は、発振制御信号nOSCとnMOS遅延回路310からの出力信号cOUT1との否定論理積を入力信号cIN2としてnMOS遅延回路320に出力する。NANDゲート343は、発振制御信号nOSCとnMOS遅延回路320からの出力信号cOUT2との否定論理積を入力信号cIN3としてnMOS遅延回路330に出力する。インバータ342は、発振制御信号nOSCを反転してNORゲート344の入力端子へ出力するものである。NORゲート344は2つの入力端子を備え、それらの入力端子に入力された信号の否定論理和を出力するものである。具体的には、NORゲート344は、反転された発振制御信号nOSCと出力信号cOUT3との否定論理和を出力信号nOUTとして制御回路211へ出力するとともに入力信号cIN1としてnMOS遅延回路310に帰還させる。このような構成により、発振制御信号nOSCがハイレベルである場合には、NANDゲート341および343とNORゲート344とのそれぞれは、nMOS遅延回路310、320および330からの入力信号を反転して出力する。NORゲート344の出力信号nOUTは、先頭のnMOS遅延回路310に帰還するため、この出力信号nOUTの電位が周期的に変化する。すなわち、nMOSリークモニタ300が発振する。一方、発振制御信号nOSCがローレベルである場合には、NANDゲート341および343は、入力信号cIN2およびcIN3をハイレベルに固定し、NORゲート344は、入力信号cIN1および出力信号nOUTをローレベルに固定する。この結果、出力信号nOUTの発振が停止する。入力信号cIN1、cIN2およびcIN3の各々は、少なくとも1つが異なる電位に固定されるため、発振の開始時に入力信号の電位が不定とならず、確実に発振する。なお、nMOSリークモニタ300に備えるnMOS遅延回路は3つに限定されない。nMOS遅延回路を1つのみとする場合、例えば、nMOS遅延回路310および320と、NANDゲート341および343とを削除し、発振制御信号nOSCをnMOS遅延回路330に入力すればよい。nMOS遅延回路を2つにする場合、例えば、nMOS遅延回路310を削除し、NORゲート344の出力をNANDゲート341の入力端子に帰還させればよい。nMOS遅延回路を4つ以上にする場合、NANDゲートと遅延回路とを必要に応じて追加していけばよい。また、NANDゲート341および343と、インバータ342と、NORゲート344とにより発振を制御する構成としているが、発振を制御する回路の構成は、この構成に限定されない。発振する場合にnMOS遅延回路の各々の入力信号を反転し、発振を停止する場合に少なくとも1つが異なる電位となるように入力信号を固定することができるのであれば、別の構成であってもよい。例えば、NANDゲート341および343をNORゲートに置き換え、NORゲート344をNANDゲートに置き換えてもよい。これにより、発振制御信号nOSCがローレベルの場合に入力信号の各々は反転され、発振制御信号nOSCがハイレベルの場合には入力信号cIN1がハイレベルに固定されるとともに入力信号cIN2およびcIN3がローレベルに固定される。[nMOS遅延回路の構成例]図4は、第1の実施の形態におけるnMOS遅延回路310の一構成例を示す回路図である。nMOS遅延回路310は、制御トランジスタ311、測定対象トランジスタ312、および、コンデンサ313を備える。nMOS遅延回路320および330の構成は、nMOS遅延回路310と同様である。制御トランジスタ311は、入力信号cIN1に応じて出力信号cOUTの電位を変化させるものである。例えばnMOSトランジスタが、この制御トランジスタ311として用いられる。また、制御トランジスタ311において、ゲート電極にはNORゲート344の出力端子に接続され、ソース電極は電源に接続される。そして、制御トランジスタ311のドレイン電極はNANDゲート341の入力端子とコンデンサ313の一端と測定対象トランジスタ312のドレイン電極とに接続される。なお、制御トランジスタ311のゲート電極は、特許請求の範囲に記載の入力端子の一例である。制御トランジスタ311のドレイン電極は、特許請求の範囲に記載の出力端子の一例である。測定対象トランジスタ312は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ312としては、制御トランジスタ311と同じ極性であり、かつ、制御トランジスタ311よりもリーク電流が大きいMOSトランジスタが用いられる。ここで、トランジスタの極性とは、チャネルの極性を意味する。制御トランジスタ311をn型とした場合、これと同様にn型のMOSトランジスタが測定対象トランジスタ312として用いられる。また、リーク電流が大きくなるように、例えば、制御トランジスタ311よりもゲート幅を大きくしたトランジスタが測定対象トランジスタ312として用いられる。また、測定対象トランジスタ312は、電源およびアース間において制御トランジスタ311と直列に、かつ、常に非導通状態となるように接続されている。具体的には、測定対象トランジスタ312において、ゲート電極およびソース電極は接地され、ドレイン電極は制御トランジスタ311のドレイン電極に接続されている。なお、制御トランジスタ311および測定対象トランジスタ312は、置換可能なトランジスタであれば、MOSトランジスタに限定されない。例えば、MOS型の電界効果トランジスタでなく、接合型の電界効果トランジスタであってもよい。コンデンサ313は、充電または放電により信号の変化を遅延させるものである。このコンデンサ313の一方の端子は電源に、他方の端子は制御トランジスタ311および測定対象トランジスタ312のドレイン電極に接続される。このような回路により、入力信号cIN1が立ち下った場合には、測定対象トランジスタ312に加えて制御トランジスタ311も非導通状態となる。制御トランジスタ311が非導通状態となると、測定対象トランジスタ312から漏出するリーク電流によりコンデンサ313が充電される。コンデンサ313の充電により制御トランジスタ311のドレイン端子の電位が下り、その充電時間の分、出力信号cOUT1の立下りが遅延する。ここで、前述したように測定対象トランジスタ312のリーク電流は制御トランジスタ311よりも大きいため、入力信号cIN1が立ち下った場合に測定対象トランジスタ312のドレイン電極の電位は十分に低くなる。したがって、出力信号cOUTが確実に立ち下る。一方、入力信号cIN1が立ち上った場合には、制御トランジスタ311が導通状態となり、コンデンサ313が放電されて出力信号cOUT1が立ち上る。ここで、コンデンサ313において充放電される電気量の総和をQとし、コンデンサ313の電気容量をCとし、コンデンサ313の端子間の電位差をVとする。この電位差Vは、放電完了時または充電開始時において、ほぼ電源電圧となる。電気量Qの単位は、例えば、クーロンCまたはアンペア秒Asである。電気容量Cの単位は、例えば、ファラッドFであり、電位差Vの単位はボルトVである。また、制御トランジスタ311が導通状態において出力する電流いわゆる、オン電流をIonとし、非道通状態の測定対象トランジスタ312から漏出するリーク電流をIleakとする。入力信号cIN1の立上りから出力信号cOUT1の立ち上がりまでの時間以下、立上り遅延時間と称する。をTriseとし、入力信号cIN1の立下りから出力信号cOUT1の立下りまでの時間以下、立下り遅延時間と称する。をTfallとする。IonおよびIleakの単位は、例えば、アンペアAであり、TriseおよびTfallの単位は、例えば、秒sである。上述の立上り遅延時間Triseは、オン電流Ionによるコンデンサ313の放電時間であるから、Q、TriseおよびIonの間には次の式1が成立する。Q=Ion×Trise式1一方、立下り遅延時間Tfallは、リーク電流をIleakによるコンデンサ313の充電時間であるから、Q、TfallおよびIleakの間には次の式2が成立する。Q=Ileak×Tfall式2電気量に関する公式であるQ=CVと式1および式2とから、次の式3および式4が導出される。Trise=C×V/Ion式3Tfall=C×V/Ileak式4nMOSリークモニタ300は、nMOS遅延回路を3つ備えるため、nMOSリークモニタ300の出力信号nOUTの発振周期をTとし、nMOS遅延回路以外の論理ゲートの遅延を無視すると式3および式4より次の式5が導かれる。発振周期Tの単位は、例えば秒sである。T=3TriseTfall=3CV/IonV/Ileak式5ただし、式5において、リーク電流をIleakは、オン電流Ionと比較して十分に小さいため、発振周期Tは次の式6に示すように近似することができる。T≒3Tfall=3C×V/Ileak式6出力信号nOUTの発振周波数をFとすると、式6から次の式7が導かれる。発振周波数Fの単位は、例えばヘルツHzである。F=1/T=Ileak/3CV式7この式7を用いることにより、発振周波数Fの測定値からリーク電流Ileakの正確な値が算出される。[pMOSリークモニタの構成例]図5は、第1の実施の形態におけるpMOSリークモニタ400の一構成例を示す回路図である。pMOSリークモニタ400は、pMOS遅延回路410、420および430と、NANDゲート441および443と、インバータ442と、NORゲート444とを備える。NANDゲート441および443、インバータ442ならびにNORゲート444は、nMOSリークモニタ300におけるNANDゲート341および343、インバータ342ならびにNORゲート344と同様のものである。すなわち、pMOSリークモニタ400は、nMOS遅延回路310等の代わりにpMOS遅延回路410等を備える点以外は、nMOSリークモニタ300と同様の構成である。pMOS遅延回路410、420、および、430は、非導通状態のpMOSトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。[pMOS遅延回路の構成例]図6は、第1の実施の形態におけるpMOS遅延回路410の一構成例を示す回路図である。pMOS遅延回路410は、制御トランジスタ411、測定対象トランジスタ412、および、コンデンサ413を備える。pMOS遅延回路420および430の構成は、pMOS遅延回路410と同様である。制御トランジスタ411は、入力信号cIN1に応じて出力信号cOUT1の値を変化させるものである。例えばpMOSトランジスタが、この制御トランジスタ411として用いられる。また、この制御トランジスタ411において、ゲート電極にはNORゲート444の出力端子に接続され、ソース電極は接地される。そして、制御トランジスタ411のドレイン電極はNANDゲート441の入力端子とコンデンサ413の一端と測定対象トランジスタ412のドレイン電極とに接続される。測定対象トランジスタ412は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ412としては、制御トランジスタ411よりもリーク電流が大きく、制御トランジスタ411と同じ極性例えば、p型のMOSトランジスタが用いられる。また、測定対象トランジスタ412のゲート電極およびソース電極は電源に接続され、ドレイン電極は制御トランジスタ411のドレイン電極に接続される。コンデンサ413は、充電または放電により信号の変化を遅延させるものである。このコンデンサ413の一方の端子は接地され、他方の端子は制御トランジスタ411および測定対象トランジスタ412のドレイン電極に接続される。このような回路により、入力信号cIN1が立ち上った場合には、測定対象トランジスタ412に加えて制御トランジスタ411も非導通状態となる。制御トランジスタ411が非導通状態となると、測定対象トランジスタ412から漏出するリーク電流によりコンデンサ413が充電され、その充電時間の分、出力信号cOUT1の立上りが遅延する。一方、入力信号cIN1が立ち下った場合には、制御トランジスタ411が導通状態となり、コンデンサ413が放電されて出力信号cOUT1が立ち下る。nMOS遅延回路310がリーク電流に応じて入力信号cIN1の立下りを遅延させたのに対し、pMOS遅延回路410は、リーク電流に応じて立上りを遅延させる。したがって、式6において、立下り遅延時間Tfallを立上り遅延時間Triseに置き換えれば、出力信号pOUTの発振周期Tが求められる。そして、出力信号pOUTの発振周波数は、出力信号nOUTの場合と同様に式7から算出される。このように、本技術の第1の実施の形態によれば、nMOSリークモニタ300は、nMOSトランジスタからのリーク電流に応じた周波数で出力端子の電位を発振させることができる。詳細には、nMOSリークモニタ300において、n型の制御トランジスタ311が非導通状態へ移行した場合には、同じくn型の測定対象トランジスタ312から漏出したリーク電流の値に応じて、コンデンサ313が出力端子の電位の変化を遅延させる。NORゲート344は、その出力端子の電位を反転して制御トランジスタ311の入力端子に帰還させる。これにより、出力端子の電位は、リーク電流の値に応じた周波数で変化する。そして、n型トランジスタ同士のリーク電流の差のばらつきは、n型とp型との間のリーク電流の差のばらつきよりも一般に小さい。このため、テスト回路210は、トランジスタ間のリーク電流の差のばらつきの影響を抑制して、n型のトランジスタのリーク電流を正確に測定することができる。p型のトランジスタのリーク電流についても同様である。そして、テスト回路210は、リーク電流を正確に測定することができるために、トランジスタが良品であるか否かを判定するテスト例えば、ウェハーテストを高い精度で行うことができる。ここで、ウェハーテストは、ウェハ製造後に回路全体のオフ電流の測定や、低いクロック周波数における回路動作の検証を行うことである。このウェハーテストの結果から、良品の選別が行われ、選別された良品のみで組み立てたモジュールに対して、最終的な動作検証であるモジュールテストが行われる。ウェハーテストの精度が高くなることにより、ウェハーテストの結果とモジュールテストの結果とがよく一致するようになる。このため、ウェハーテストとモジュールテストとの間の結果の不一致による損失が低減して、製造コストが削減される。また、nMOSリークモニタ300およびpMOSリークモニタ400は、コンパレータなどのコストのかかる素子や、そのコンパレータの参照電圧を必要としないため、集積回路に組み込むことが容易である。例えば、予めトランジスタを敷き詰めた基板に回路を作成するゲートアレイ方式や、設計済みの標準セルを配置するスタンダードセル方式などで製造する集積回路に容易に組み込むことができる。なお、テスト回路210は、リーク電流から半導体集積回路100の温度を求めることもできる。一般に、トランジスタの温度の上昇に伴い、そのトランジスタからのリーク電流は増加する。このリーク電流の温度依存特性に基づいて、テスト回路210は、リーク電流から半導体集積回路100の温度をモニタすることができる。温度をモニタする場合、半導体集積回路100を既知の温度に保って発振周波数を測定しておき、その発振周波数にから得られるリーク電流と保った温度とに基づいて、リーク電流の温度依存特性を示す温度依存モデルを修正することが望ましい。[変形例]図7を参照して、第1の実施の形態における変形例について説明する。図7は、変形例におけるnMOS遅延回路310の一構成例を示す回路図である。変形例のnMOS遅延回路310の構成は、並列に接続された複数個のnMOSトランジスタを測定対象トランジスタ312が備える点において第1の実施の形態と異なる。測定対象トランジスタ312は、nMOSトランジスタ314、315、316、および、317などの複数のnMOSトランジスタを備える。これらのnMOSトランジスタ314乃至317のドレイン電極は制御トランジスタ311のドレイン電極に接続される。また、nMOSトランジスタ314乃至317のソース電極およびゲート電極は接地される。測定対象トランジスタ312は、nMOSトランジスタ314等のリーク電流の合計値が制御トランジスタ311のリーク電流よりも大きくなるように、十分な個数例えば、数十個のnMOSトランジスタを備える。このように、第1の実施の形態の変形例においては、測定対象トランジスタ312が、並列に接続された複数のnMOSトランジスタを備える。これにより、ゲート幅を調整しなくとも、制御トランジスタ311より大きなリーク電流を測定対象トランジスタ312において漏出させることができる。<2.第2の実施の形態>[テスト回路の構成例]図8乃至図14を参照して、第2の実施の形態について説明する。図8は、第2の実施の形態におけるテスト回路210の一構成例を示すブロック図である。第2の実施の形態のテスト回路210は、nMOSリークモニタ300、pMOSリークモニタ400およびインバータリング500のそれぞれに対し、制御回路211がモード信号MODEをさらに出力する点において第1の実施の形態と異なる。モード信号MODEは、モード信号nMODE、pMODEおよびiMODEからなり、それぞれ、nMOSリークモニタ300、pMOSリークモニタ400およびインバータリング500に入力される。モード信号MODEは、リーク電流に応じて信号を遅延させるか否かを指示する信号である。例えば、モード信号MODEは、リーク電流に応じて遅延させる場合にローレベルに設定され、遅延させない場合にハイレベルに設定される。このモード信号MODEは、制御信号に従って制御される。例えば、制御信号により、モード信号MODEをローレベル、ハイレベルのそれぞれに維持する時間が指示される。発振制御信号nOSC、pOSCまたはiOSCがハイレベルであり、かつ、モード信号MODEがローレベルである場合には、出力信号nOUT、pOUTまたはiOUTがリーク電流に応じた周波数で変化する。この場合、制御回路211は出力信号の周波数を測定して出力する。一方、発振制御信号およびモード信号MODEがともにハイレベルである場合には、出力信号は、オン電流に応じた周波数で変化する。この場合、制御回路211は出力信号の周波数を測定せず、一定時間が経過してからモード信号MODEをローベルにする。発振制御信号およびモード信号MODEをハイレベルにすることにより、出力信号はオン電流に応じた周波数で発振し、その発振が継続する時間に応じて、テスト回路210が計測対象とするトランジスタが劣化する。このため、その劣化の前後においてリーク電流を測定することにより、劣化の程度が求められる。なお、トランジスタを劣化させる場合、試験時間の短縮のために、例えば、通常の動作時よりも高温または高電圧の環境下にテスト回路210を置いて劣化を加速させる手法が通常用いられている。[nMOSリークモニタの構成例]図9は、第2の実施の形態におけるnMOSリークモニタ300の一構成例を示す回路図である。第2の実施の形態のnMOSリークモニタ300の構成は、モード信号nMODEが入力され、nMOS遅延回路310、320および330の代わりにnMOS遅延回路350、360および370を備える点以外は、第1の実施の形態と同様である。nMOS遅延回路350は、モード信号nMODEに応じて信号の遅延時間を変えるものである。例えば、nMOS遅延回路350は、モード信号nMODEがローレベルである場合にはリーク電流に応じて信号を遅延させる。一方、モード信号nMODEがハイレベルである場合にはオン電流に応じて信号を遅延させる。nMOS遅延回路360および370の構成は、nMOS遅延回路350と同様である。[nMOS遅延回路の構成例]図10は、第2の実施の形態におけるnMOS遅延回路350の一構成例を示す回路図である。nMOS遅延回路350は、インバータ351およびNORゲート352をさらに備える点において第1の実施形態のnMOS遅延回路310と異なる。また、nMOS遅延回路350における測定対象トランジスタ312のゲート電極は、接地されずにNORゲート352の出力端子に接続される。インバータ351は、モード信号nMODEを反転してNORゲート352の入力端子に出力するものである。NORゲート352は、入力信号cIN1とインバータ351により反転されたモード信号nMODEとの否定論理和を測定対象トランジスタ312のゲート電極に出力するものである。インバータ351およびNORゲート352の追加により、モード信号nMODEがローレベルの場合には、測定対象トランジスタ312は、入力信号cIN1の変化に関らず、常に非導通状態となる。このため、立下り遅延時間Tfallはリーク電流に応じた時間となる。一方、モード信号nMODEがハイレベルの場合には、測定対象トランジスタ312は入力信号cIN1の変化に応じて非導通状態または導通状態になる。具体的には、測定対象トランジスタ312は、入力信号cIN1がハイレベルの場合に非導通状態になり、ローレベルの場合に導通状態になる。この結果、立下り遅延時間Tfallはオン電流に応じた時間となる。なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、インバータ351およびNORゲート352からなる回路に限定されない。例えば、ドモルガンの定理に基づいて、インバータ351およびNORゲート352からなる回路をインバータおよびAND論理積ゲートからなる回路に置き換えてもよい。この場合、インバータが入力信号cIN1を反転し、ANDゲートが、その反転された信号とモード信号nMODEとの論理積を測定対象トランジスタ312に出力すればよい。[pMOSリークモニタの構成例]図11は、第2の実施の形態におけるpMOSリークモニタ400の一構成例を示す回路図である。第2の実施の形態のpMOSリークモニタ400の構成は、モード信号pMODEが入力され、pMOS遅延回路410、420および430の代わりにpMOS遅延回路450、460および470を備える点以外は、第1の実施の形態と同様である。pMOS遅延回路450、460、および、470は、モード信号pMODEに応じて信号の遅延時間を変えるものである。[pMOS遅延回路の構成例]図12は、第2の実施の形態におけるpMOS遅延回路450の一構成例を示す回路図である。pMOS遅延回路450は、NANDゲート451をさらに備える点において第1の実施形態のpMOS遅延回路410と異なる。また、pMOS遅延回路450における測定対象トランジスタ412のゲート電極は、電源でなく、NANDゲート451の出力端子に接続される。NANDゲート451は、入力信号cIN1とモード信号pMODEとの否定論理積を測定対象トランジスタ412のゲート電極に出力するものである。NANDゲート451の追加により、モード信号pMODEがローレベルの場合には、測定対象トランジスタ412が常に非導通状態となり、立上り遅延時間Triseがリーク電流に応じた時間となる。一方、モード信号pMODEがハイレベルの場合には、測定対象トランジスタ312が入力信号cIN1に応じて非導通状態または導通状態になり、立上り遅延時間Triseがオン電流に応じた時間となる。なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、NANDゲート451からなる回路に限定されない。[nMOSリークモニタの動作例]図13は、nMOSリークモニタ300の動作の一例を示す表である。発振制御信号nOSCがハイレベルであり、かつ、モード信号nMODEがローレベルである場合、nMOSリークモニタ300における測定対象トランジスタ312が常に非導通状態になる。このため、出力信号nOUTは、リーク電流に応じた周波数で変化する。この発振周波数からリーク電流が測定される。発振制御信号nOSCおよびモード信号nMODEがハイレベルである場合、測定対象トランジスタ312は、入力信号に応じて導通状態または非導通状態になる。このため、出力信号nOUTは、オン電流に応じた周波数で変化する。オン電流に応じた周波数で長時間発振させることにより、測定対象トランジスタ312が劣化する。発振制御信号nOSCがローレベルである場合、モード信号nMODEに関らず、出力信号nOSCはローレベルに固定され、発振が停止する。測定対象トランジスタ312は、モード信号nMODEに応じて非導通状態または導通状態に固定される。具体的には、測定対象トランジスタ312は、モード信号nMODEがハイレベルの場合には導通状態に固定され、モード信号bMODEがローレベルの場合には非導通状態に固定される。[制御回路の動作例]図14は、第2の実施の形態における制御回路211の動作の一例を示すフローチャートである。この動作は、トランジスタの経年劣化の程度を測定するための試験を開始するときなどに開始する。制御回路211は、モード信号MODEをローレベルにして劣化前におけるトランジスタのリーク電流を測定するステップS910。次に、制御回路211は、モード信号MODEをハイレベルにして、高温高電圧などの環境下においてトランジスタを劣化させるステップS920。そして、制御回路211は、モード信号MODEをローレベルにして劣化後におけるトランジスタのリーク電流を測定するステップS930。ステップS930の後、制御回路211は動作を終了する。ステップS910およびS930において測定された劣化前後のリーク電流から、トランジスタの劣化の程度が求められる。このように、本技術の第2の実施の形態によれば、nMOSリークモニタ300は、リーク電流に応じた周波数とオン電流に応じた周波数とのうちのいずれかの周波数で出力信号を発振させることができる。詳細には、nMOSリークモニタ300は、遅延を指示するローレベルのモード信号nMODEが入力された場合にはnMOSトランジスタを非導通状態にする。一方、ハイレベルのモード信号nMODEが入力された場合にはnMOSリークモニタ300は、入力信号cIN1に応じてnMOSトランジスタを非導通状態または導通状態にする。これにより、モード信号nMODEがローレベルの場合にはリーク電流に応じた周波数で出力信号nOUTが発振し、モード信号nMODEがハイレベルの場合にはオン電流に応じた周波数で出力信号nOUTが変化する。したがって、オン電流に応じた周波数で長時間発振させ、その前後のリーク電流を測定すれば、それらのリーク電流からnMOSトランジスタの劣化の程度が求められる。pMOSトランジスタについても同様である。なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。なお、本技術は以下のような構成もとることができる。1入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを具備する発振回路。2前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する前記1記載の発振回路。3前記測定対象トランジスタは、前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、前記電源または前記アースと前記制御端子とに接続された第1の接続端子と、前記出力端子に接続された第2の接続端子とを備える前記1記載の発振回路。4前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである前記1乃至3のいずれかに記載の発振回路。5前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである前記4記載の発振回路。6前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する前記1乃至5のいずれかに記載の発振回路。7入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路とを具備する発振回路。8入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、前記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路。9入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも1つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路。