一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、このバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、前記バッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記アドレス記憶手段から選択して使用中とするアドレス選択手段と、このアドレス選択手段によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの前記アドレス記憶手段における使用中の状態を解除するアドレス解除手段と、前記バッファメモリにおける前記アドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段とを具備することを特徴とするメモリシステム。前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項1記載のメモリシステム。前記複数のメモリ領域はDRAMDynamicRandomAccessMemory素子単位に設定されていることを特徴とする請求項1記載のメモリシステム。前記複数のメモリ領域はDRAM素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする請求項1記載のメモリシステム。一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、このアドレス選択ステップによってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、前記バッファメモリにおける前記アドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップとを具備することを特徴とするバッファメモリ制御方法。前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項5記載のバッファメモリ制御方法。前記複数のメモリ領域はDRAM素子単位に設定されていることを特徴とする請求項5記載のバッファメモリ制御方法。前記複数のメモリ領域はDRAM素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする請求項5記載のバッファメモリ制御方法。コンピュータに、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、このアドレス選択処理によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、前記バッファメモリにおける前記アドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理とを実行させることを特徴とするバッファメモリ制御プログラム。前記複数のメモリ領域はバンク単位に設定されていることを特徴とする請求項9記載のバッファメモリ制御プログラム。これら第1および第2の関連技術では、DRAMの各行ごとに記憶すべき有効データが存在するかをチェックして、これら行ごとのチェック結果をDRAMアレイ以外のメモリに常に保持しておくことになる。そして、有効データが存在する行のみをリフレッシュ動作の対象とすることで電力の消費を抑制している。このため、これらの関連技術では、DRAMが大容量化すると有効データの存否を常に記憶するメモリが大容量化する。したがって、この分だけスイッチ装置等のDRAMを使用するメモリシステムのコストアップに繋がるという問題が発生する。また、DRAMを管理する管理回路も行の数が膨大になれば、大型化して同様にコストアップの要因となる。しかもDRAMは初期化後のわずかな時間に限って考えればその一部の行にしか有効データが存在しないのでリフレッシュ動作を必要としない行が多く、消費電力の低下に大きく貢献するが、時間が経過してDRAMの全般に有効データがランダムに記憶される段階になるとその効果が限定的となる。このため、メモリシステムのコストアップに見合うだけの消費電力の低下が得られるかが疑問になる場合も存在することになる。以上、スイッチ装置に使用するメモリシステムを中心にして説明を行ったが、DRAMをバッファメモリとして使用する各種の分野におけるメモリシステムにも同様の問題が存在する。そこで本発明の目的は、一時的に使用するデータをリフレッシュ動作の必要なバッファメモリに格納するとき、管理が簡単で必要な箇所にのみリフレッシュ動作を可能とするメモリシステム、バッファメモリ制御方法およびバッファメモリ制御プログラムを提供することにある。本発明では、イ一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、ロこのバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、ハ前記したバッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記したアドレス記憶手段から選択して使用中とするアドレス選択手段と、ニこのアドレス選択手段によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの前記したアドレス記憶手段における使用中の状態を解除するアドレス解除手段と、ホ前記したバッファメモリにおける前記したアドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、へ前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段とをメモリシステムが具備する。また、本発明では、イ一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、ロこのアドレス選択ステップによってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、ハ前記したバッファメモリにおける前記したアドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、ニ前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップとをバッファメモリ制御方法が具備する。更に本発明では、コンピュータに、バッファメモリ制御プログラムとして、イ一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、ロこのアドレス選択処理によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、ハ前記したバッファメモリにおける前記したアドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、ニ前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理とを実行させる。以上説明したように本発明によれば、バッファメモリに一時的に使用するデータを格納するときに書き込みや読み出しに使用するアドレスをアドレス記憶手段に記憶された全部のアドレスの中から所定の優先順位に沿って選択するようにした。これにより、バッファメモリの複数のメモリ領域で優先的に使用される領域とそうでない領域が生じ、データの格納されていないメモリ領域におけるリフレッシュ動作を省略して、電力消費を抑えることが可能になる。しかも本発明によれば、バッファメモリに格納が必要なくなったデータについては、そのアドレスを他のデータの選択のために再利用可能な状態にすればよく消去を必ずしも必要としないので、バッファメモリに対するデータの管理が単純化する。しかも、再度選択可能になったアドレスは前記した優先順位で再び選択の対象となるので、非輻輳時のように格納するデータが比較的少ない状態ではバッファメモリ内の有効なデータは優先的に使用されるメモリ領域に偏って存在する傾向が持続し、消費電力の軽減効果を長時間維持することができる。図1は、本発明のメモリシステムのクレーム対応図を示したものである。本発明のメモリシステム10は、バッファメモリ11と、アドレス記憶手段12と、アドレス選択手段13と、アドレス解除手段14と、リフレッシュ手段15と、アドレス選択時制御手段16を備えている。ここで、バッファメモリ11は、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成される。アドレス記憶手段12は、バッファメモリ11にデータを格納する単位となるアドレスの全部を格納する。アドレス選択手段13は、バッファメモリ11に格納するデータが発生するたびにそのデータを格納するアドレスを、アドレス記憶手段12から選択して使用中とする。アドレス解除手段14は、アドレス選択手段13によってアドレスが使用中とされバッファメモリ11でその使用中となったアドレスの箇所に格納したデータがバッファメモリ11での保持を不要にされたときそのアドレスのアドレス記憶手段12における使用中の状態を解除する。リフレッシュ手段15は、バッファメモリ11におけるアドレス選択手段13によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御手段16は、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。図2は、本発明のバッファメモリ制御方法のクレーム対応図を示したものである。本発明のバッファメモリ制御方法20は、アドレス選択ステップ21と、アドレス解除ステップ22と、リフレッシュステップ23と、アドレス選択時制御ステップ24を備えている。ここで、アドレス選択ステップ21では、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とする。アドレス解除ステップ22では、アドレス選択ステップ21によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除する。リフレッシュステップ23では、前記したバッファメモリにおける前記したアドレス選択ステップ21によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御ステップ24では、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。図3は、本発明のバッファメモリ制御プログラムのクレーム対応図を示したものである。本発明のバッファメモリ制御プログラム30は、コンピュータに、アドレス選択処理31と、アドレス解除処理32と、リフレッシュ処理33と、アドレス選択時制御処理34を実行させるようにしている。ここで、アドレス選択処理31では、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記した複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とする。アドレス解除処理32では、アドレス選択処理31によってアドレスが使用中とされ前記したバッファメモリでその使用中となったアドレスの箇所に格納したデータが前記したバッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除する。リフレッシュ処理33では、前記したバッファメモリにおける前記したアドレス選択処理31によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュする。アドレス選択時制御処理34では、前記した複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御する。<発明の実施の形態>次に本発明の実施の形態を説明する。図4は、本発明の実施の形態によるメモリシステムの構成の概要を表わしたものである。本実施の形態のメモリシステム100は、メモリ制御部101と、このメモリ制御部101によって制御されるバッファメモリ102によって構成されている。メモリ制御部101は、バッファメモリ102と接続されたメモリインタフェース処理部111と、入力データ112を処理する入力データ処理部113と、出力データ114を出力する出力データ処理部115と、アドレスの管理を行うアドレス管理部116を備えている。アドレス管理部116には、現在有効データが書き込まれていないメモリの実アドレスを複数格納する空きアドレス格納部117が配置されている。アドレス管理部116はバッファメモリ102に書き込むデータに使用する実アドレスの管理を行うようになっている。一方、バッファメモリ102は、たとえばスイッチ方路の輻輳に対処するためにパケットデータを一時的に蓄積するメモリである。このバッファメモリ102は、たとえばDRAMによって構成され、バンクAからバンクXまでの複数のバンクに区切られている。入力データ112は、このバッファメモリ102に一時的に蓄積する対象となるデータであり、データ実体121と入力データ情報122で構成されている。データ実体121の部分はメモリインタフェース処理部111に供給され、入力データ情報122の部分はアドレス管理部116に供給される。メモリインタフェース処理部111は、アドレス管理部116で選択された書込アドレス123と共にデータ実体121をバッファメモリ102に供給して、書込アドレス123で指定されたアドレスにデータ実体121を格納することになる。出力データ処理部115は、後段の図示しない回路部分に出力データ114を送出する処理を行う。この出力データ114は、データの読み出しの要求を受けると、この読出要求125をアドレス管理部116に伝達する。アドレス管理部116はこれ基にして読出アドレス126をメモリインタフェース処理部111に送出して、バッファメモリ102から要求の対象となったデータ実体128の読み出しを行わせる。読み出されたデータ実体128を基に出力データ処理部115は出力データ114を後段の図示しない回路部分に送出することになる。このような機能的構成のメモリ制御部101は、CPUCentralProcessingUnitと、このCPUが実行するプログラムを格納するメモリ共に図示せず。を備えている。そして、CPUがプログラムを実行することにより各機能部を実現している。もちろん、これら機能部の少なくとも一部がハードウェアで構成されていてもよい。図5は、図4のメモリ制御部にパケットデータが入力されたときの入力データ処理部の処理の様子を表わしたものである。図4と共に説明する。メモリ制御部101の入力データ処理部113は、パケットデータとしての入力データ112を受信するとステップS201:Y、情報抽出処理を行うステップS202。この情報抽出処理が行われると、入力データ処理部113は抽出したデータ実体121をメモリインタフェース処理部111に送出しステップS203、入力データ情報122についてはアドレス管理部116に送出するステップS204。これら抽出後のデータ実体121および入力データ情報122の送出順序はこの逆であってもよいし、これらの送出が並行して行われてもよい。入力データ処理部113は以上のようにして抽出したデータ実体121および入力データ情報122を送信したら、次の入力データ112の受信を待機するためにステップS201の処理に戻るリターン。図6は、入力データ情報が送られてきたときのアドレス管理部の処理の様子を表わしたものである。図4と共に説明する。アドレス管理部116は、入力データ情報122が入力データ処理部113から送られてくるとステップS221:Y、メモリインタフェース処理部111に送られたデータ実体121に対応する、バッファメモリ102における書込アドレス123を用意するステップS222。そして、用意した書込アドレス123をメモリインタフェース処理部111に送出しステップS223、続いてこの書込アドレス123を出力データ処理部115に送出するステップS224。ステップS223とステップS224の書込アドレス123の送出順序はこの逆であってもよいし、これらメモリインタフェース処理部111および出力データ処理部115への送出が時間的に並行して行われてもよい。本実施の形態では、ステップS224の処理が行われたら、次の入力データ情報122の受信を待機するために、ステップS221の処理に戻るリターン。図7は、メモリインタフェース処理部による書込コマンドの発行処理の様子を表わしたものである。図4と共に説明する。メモリインタフェース処理部111は、ステップS203で送られてくるデータ実体と、ステップS223で送られてくる書込アドレス123の双方が受信済みであるかをチェックするステップS241。そして、両者が対の関係として受信済みであればY、バッファメモリ102へ書込コマンドを発行して、このバッファメモリ102内にデータ実体の書込を実施するステップS242して、一連の処理を終了するエンド。図8は、バッファメモリからのパケットデータの出力の様子を表わしたものである。図4と共に説明する。出力データ処理部115はデータ実体の読出要求が発生するのを待機しているステップS261。データ実体の読出要求が発生するとY、出力データ処理部115はこれをアドレス管理部116に送出するステップS262。アドレス管理部116はデータ実体の読出要求を受け取ると、該当する読出アドレス126をメモリインタフェース処理部111に送出するステップS263。これを基にしてメモリインタフェース処理部111はバッファメモリ102から要求の対象となったデータ実体128を読み出してステップS264、データ出力の処理を終了することになるエンド。図9は、以上説明したアドレス管理部の書込アドレスの管理を具体的に説明するためのものである。図4と共に説明する。アドレス管理部116は、空きアドレス格納部117に、現在使用されていない空きアドレスを複数保持している。これら複数の空きアドレスを空きアドレス群と呼ぶことにする。アドレス管理部116は入力データ112が入力データ処理部113に送られてくると、入力データ情報122の供給を受ける。このときアドレス管理部116は、空きアドレス格納部117に格納されている空きアドレス群の中から書込アドレス123を1つ選択してメモリインタフェース処理部111に出力する。このようにしてメモリインタフェース処理部111に送出した書込アドレス123はバッファメモリ102に供給されて使用中のアドレスとなる。そこでアドレス管理部116はアドレス管理部116の空きアドレスの使用状況バンクの使用状況をバンク使用状態通知131としてメモリインタフェース処理部111に通知する。アドレス管理部116は、また使用中となった該当する書込アドレス123を空きアドレス格納部117から削除する制御も行う。一方、データをバッファメモリ102から読み出すデータ出力時にアドレス管理部116は読出アドレス126をメモリインタフェース処理部111に送出する。メモリインタフェース処理部111はこれを基にしてバッファメモリ102から要求の対象となったデータ実体128を読み出すが、このデータ実体128が出力データ処理部115に出力された後は読出アドレス126自体の役割が終了する。この読出アドレス126は空きアドレス格納部117から払い出されたままで空きアドレス格納部117には存在しない状態空きとなっている。そこでアドレス管理部116は、このアドレスを空きアドレス格納部117に追加する元に戻す処理を行うことになる。このようにして、空きアドレス格納部117に格納されている空きアドレス群は、バッファメモリ102に書き込むデータに使用する実アドレスとしての最大必要量だけ用意され、これらが繰り返し再利用されることになる。これは、DHCPDynamicHostConfigurationProtocolサーバが予め用意した複数のIPInternetProtocolアドレスを使い回すのと似た手法である。ところで空きアドレス格納部117に格納されている空きアドレス群は、既に説明したようにバッファメモリ102で使用する実メモリアドレスの集合である。実メモリアドレスはバンクと、ロウとカラムを示すアドレスから構成されている。このアドレスを便宜上、バンクロウカラムと表わすことにする。すなわち、バッファメモリ102の空きアドレス格納部117に格納されている空きアドレス群は、各バンク単位のアドレスで管理するようになっている。バッファメモリ102にデータ実体が書き込まれていない使用前のアドレス、あるいはデータ実体128が出力データ処理部115に出力された後のアドレスは、未使用のアドレスとして空きアドレス格納部117で管理される。したがって、本実施の形態のメモリシステム100の初期状態では、バッファメモリ102で使用されるすべての実アドレスが空きアドレス格納部117に格納されていることになる。図10は、システムの初期状態における空きアドレス格納部の空きアドレス群の状態を示したものである。図4と共に説明する。メモリシステム100の始動時の空きアドレス格納部117には、バンクA用格納領域141AからバンクX用格納領域141Xまでの複数のバンク用格納領域のそれぞれに所定数としてのY個ずつのロウカラムアドレスが格納されている。図11は、空きアドレス格納部から空きアドレスが1つ選択されて書込アドレスとして出力された状態を表わしたものである。図4と共に説明する。この図11に示した例ではアドレス管理部116がバンクA用格納領域141Aを使用中にして、その中のロウカラムアドレスにバンクAを加えたバンクロウカラムを書込アドレス123としてメモリインタフェース処理部111に出力している。この状態では、バンクB用格納領域141BからバンクX用格納領域141Xまでの残りのバンク用格納領域は共に未使用状態にある。図12は、空きアドレス格納部からY1個の空きアドレスが出力された状態を表わしたものである。図4と共に説明する。バンクA用格納領域141AからバンクX用格納領域141Xまでの各バンクから空きアドレスをどのように選択していくかについては、各種の手法が考えられる。本実施の形態では、その一例として、バンクA用格納領域141AからバンクX用格納領域141Xまで順にバンク用格納領域を選択していくことと、1つのバンク用格納領域が空になるまで後続のバンク用格納領域に進まないというルールに従ってバンク用格納領域の選択を行う。このルールに従うと、1つのバンク用格納領域に初期的に収容されているY個の空きアドレスが空きアドレス格納部117から全部払い出されると、バンクA用格納領域141Aにはロウカラムアドレスがなくなる。そこで、初期状態からY1個目の空きアドレスが要求されると、アドレス管理部116はバンクB用格納領域141Bを新たに使用中として、このバンクB用格納領域141BからロウカラムアドレスにバンクBを加えたバンクロウカラムを書込アドレス123としてメモリインタフェース処理部111に対して出力することになる。このとき、バンクA用格納領域141Aも使用中である。これらバンクAおよびバンクB以外のバンク用格納領域は未使用状態となる。このようにバンクA用格納領域141AからバンクX用格納領域141Xまで順にバンク用格納領域を選択して空きアドレスを出力する手法は、空きアドレス格納部117の各バンク用格納領域をたとえばFIFOFirstInFirstOutメモリで構成することで容易に実現することができる。アドレス管理部116は、バンクA用格納領域141A~バンクX用格納領域141Xのそれぞれについて、Y個のアドレスすべてが未使用であるか否かをダイナミックにバンク用格納領域使用状態通知131としてメモリインタフェース処理部111に通知をする。このバンク用格納領域使用状態通知131は空きアドレス格納部117をバンクごとのFIFOメモリで構成した場合、それぞれのFIFOメモリのエンプティ状態の有無を示す情報を用いて容易に通知することができる。図13は、アドレス管理部とメモリインタフェース処理部の関係を更に具体的に示したものである。図4と共に説明する。メモリインタフェース処理部111は、同図Aに示すように、本実施の形態でDRAMで構成されるバッファメモリ102に対して書き込みと読み出しを行うライトリードWriteReadコマンドと、リフレッシュコマンドを発出するタイムスロットを繰り返す構成となっている。そして、図7のステップS242で説明したパケットデータの書き込み時と、図8のステップS264で説明したパケットデータの出力時の読み出し時に、アドレス管理部116の処理に従って、アドレスの書込コマンドおよび読出コマンドをライトリードコマンドのタイムスロットで実施する。本実施の形態のタイムスロットには、最大負荷時におけるパケットの書き込みと読み出しが実施可能なアクセス帯域が用意されている。メモリインタフェース処理部111がリフレッシュコマンドを発出するタイムスロットは、バッファメモリ102のバンクA~バンクXのそれぞれに対応させたリフレッシュコマンドから構成されている。リフレッシュコマンドについてのタイムスロットは、本実施の形態でバッファメモリ102を構成するDRAM内のデータ内容を保持するために、一定の周期で繰り返すように用意されている。メモリインタフェース処理部111は、アドレス管理部116からアドレスがすべて未使用であるとの情報を受けたバンクに対して、リフレッシュコマンドの発出を行わない。既に説明したように本実施の形態のメモリシステム100では、実アドレスの使用をまずバンクAから開始し、バンクA用格納領域141AのY個のロウカラムアドレスを使い果たしたときに次のバンクB用格納領域141Bのロウカラムアドレスを使い始める。以下同様にバンクA用格納領域141Aに近い側のバンク用格納領域からのアドレスの使用が優先される。また、バッファメモリ102から実データ128を読み出してデータ出力の処理を終了すると、そのバンクロウカラムからなるアドレスを、該当するバンク用格納領域に戻す。バッファメモリ102で使用した実アドレスをアドレス格納部117に戻すのも、時間的に先に使用したバンクA用格納領域141A等の先行するバンク用格納領域の方がそれ以外のバンク用格納領域よりも一般に時期的に早くなる。以上の理由でバッファメモリ102の使用される割合が比較的少ない状態では、バンクA用格納領域141A~バンクX用格納領域141XのうちのバンクA用格納領域141Aに近い側での実アドレスの使用が集中することになる。したがって、バッファメモリ102におけるリフレッシュコマンドの発出されるバンクが限定される傾向が生じ、使用していないバンクの分だけリフレッシュに要する電力の節減を図ることができる。図13に示した例では、バンクA用格納領域141AとバンクC用格納領域141Cの2つのみの実アドレスが使用されている。すなわち、バッファメモリ102のバンクAとバンクCについてはデータ内容を保持するためにリフレッシュが必要であるが、バンクB等の残りのバンクについてはリフレッシュが不要であり、リフレッシュ動作が抑止させれることになる。以上説明したように本実施の形態によれば、バッファメモリ102を構成するDRAMのデータを格納していないバンクのリフレッシュ動作を抑制することができるので、DRAM全体の消費電力を低減することができる。また、バッファメモリ102へのデータの書き込みの行われる段階で予めメモリ使用領域に制限をかけ、有効データを保持する領域を限定することにした。これにより複雑な制御を行う制御回路や使用領域管理用のメモリの追加が不要であるという効果が生じる。<発明の変形例>図14は、本発明の変形例におけるメモリシステムの構成の概要を表わしたものである。この図14で先の実施の形態の図4と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この変形例のメモリシステム100Aは、メモリ制御部101Aと、このメモリ制御部101Aによって制御されるバッファメモリ部301によって構成されている。バッファメモリ部301には、第1~第Mのメモリ3111~311Mが配置されている。これら第1~第Mのメモリ3111~311Mは、いずれもDRAMで構成されており、数値Mは2以上の整数である。また、これら第1~第Mのメモリ3111~311Mは、先の実施の形態と同様にバンクAからバンクXまでの複数のバンクに分かれている。メモリ制御部101Aの空きアドレス格納部117Aには、第1~第Mのメモリ3111~311MのそれぞれについてのバンクAからバンクXまでの各バンクに対応するバンク用格納領域が設けられている。図15は、この変形例におけるシステムの初期状態での空きアドレス格納部の空きアドレス群の格納状態を示したものである。図14と共に説明する。メモリシステム100Aの始動時の空きアドレス格納部117Aには、第1~第Mのメモリ3111~311Mに1対1で対応する第1~第Mのアドレス格納領域3211~321Mが配置されている。このうちの第1のアドレス格納領域3211には、この初期状態で、バンクAからバンクXまでの複数X個のバンクのためにそれぞれY個のロウカラムアドレスが格納されたバンクA用格納領域341A~バンクX用格納領域341Xまでのバンク用格納領域が設けられている。第2~第Mのアドレス格納領域3212~321M第Mのアドレス格納領域321M以外は図示せず。についても同様であり、それぞれY個ずつのロウカラムアドレスが格納されたバンクA用格納領域341A~バンクX用格納領域341Xが設けられている。図16は、空きアドレス格納部から空きアドレスが1つ選択されて書込アドレスとして出力された状態を表わしたものである。図14と共に説明する。この図16に示した例ではアドレス管理部116Aが第1のアドレス格納領域3211のバンクA用格納領域341Aを使用中にして、その中のロウカラムアドレスにバンクAおよび第1のアドレス格納領域3211の情報を加えた情報を書込アドレス123Aとしてメモリインタフェース処理部111に出力している。この状態では、第1のアドレス格納領域3211のバンクB用格納領域341B図示せず。~バンクX用格納領域341Xまでの残りのバンクは共に未使用状態にある。第2~第Mのアドレス格納領域3212~321M第Mのアドレス格納領域321M以外は図示せず。のバンクA用格納領域341A~バンクX用格納領域341Xまでのすべてのバンクも同様に未使用状態にある。図17は、空きアドレス格納部の第Mのアドレス格納領域から最初の実アドレスが出力される状態を表わしたものである。図14と共に説明する。第1~第Mのメモリ3111~311Mに1対1で対応する第1~第Mのアドレス格納領域3211~321Mから空きアドレスをどのように選択していくかについては、各種の手法が考えられる。この変形例では、第1~第Mのアドレス格納領域3211~321Mについては第1のアドレス格納領域3211を先頭にして若い番号で表わされた順に書込アドレス123Aの選択を行う。たとえば、第1のアドレス格納領域3211内のXY個のロウカラムアドレスがすべて書込アドレス123Aとしてメモリインタフェース処理部111に出力されている状態でなければ、第2~第Mのアドレス格納領域3212~321M第Mのアドレス格納領域321M以外は図示せず。から空きアドレスを選択することはない。第1のアドレス格納領域3211内の空きアドレスがすべてなくなって、第2のアドレス格納領域3212から空きアドレスを選択して出力している場合を考える。この状態のある時点で第1のメモリ3111からデータの読み出しが行われ、その結果として第1のアドレス格納領域3211内から出力されたアドレスが不要になって第1のアドレス格納領域3211に戻されたとする。すると、この時点で第1のアドレス格納領域3211内には選択の対象としての空きアドレスが存在することになる。そこで、この場合には次の書込アドレスを用意しなければならなくなったとき、アドレス管理部116Aは第1のアドレス格納領域3211から空きアドレスを選択することになる。空きアドレスを選択する手法としてこの変形例で採用している第2の手法は、同一のアドレス格納領域321内ではバンクA用格納領域341Aから順にバンクX用格納領域341Xまで、1つのバンク用格納領域内の空きアドレスがすべてなくなってから選択する領域を移動させることである。これは、先の実施の形態で採用していた手法なので、その詳細な説明は省略する。したがって、図17に示した状態は、第Mのアドレス格納領域321M以外の領域ですべての空きアドレスが出力されており、最後の第Mのアドレス格納領域321Mから最初の1組のロウカラムアドレスが書込アドレス123Aとしてメモリインタフェース処理部111に出力されている状態を表わしている。この書込アドレス123Aは、ロウカラムアドレスにバンクAおよび第Mのアドレス格納領域321Mの情報を加えた情報として構成されている。この変形例では、メモリシステム100Aが図17に示すように第Mのアドレス格納領域321Mを使用中とするまでは第1~第Mのメモリ3111~311Mをランダムに使用している場合に比べてメモリ311単位での省電力化が可能である。また、仮に第Mのアドレス格納領域321Mが使用中となっても、バンク単位での省電力制御が行われる。したがって、図17に示す状態でも第Mのアドレス格納領域321MのバンクA用格納領域341A以外のバンクのリフレッシュ動作を抑制し、省電力化を図ることが可能である。以上説明した変形例のメモリシステム100Aによれば、バンク単位だけでなくメモリ単位についてもリフレッシュ動作を管理することができる。したがって、複数のメモリをパケットデータの一時的な格納に使用する場合についても、リフレッシュ動作に要する電力の消費を効果的に抑制することが可能になるという効果が生じる。なお、実施の形態および変形例ではバンクA用格納領域141A、314AからバンクX用格納領域141X、341Xまでの各バンク用格納領域の空きアドレスの最大収容個数をすべて等しくしたが、これに限定されるものではない。変形例における第1~第Mのメモリ3111~311Mについても、これらのメモリ容量を互いに等しいものとしたが、これについてもこのような制限が加えられる必要がないことは当然である。なお、実施の形態および変形例では空きアドレス格納部117、117Aから空きアドレスを取り出して、バッファメモリ102あるいはバッファメモリ部301で使用することにしたが、これに限るものではない。たとえば空きアドレス格納部117、117Aにアドレスの全部の一覧を保持しておき、どれが現在、データの保持のために取り出されたり、データの保持のために使用中であるかを記すようにしてもよい。この場合には、使用済みのアドレスを空きアドレス格納部117、117Aに回収することは、使用中の状態を解除する未使用状態にする。ことになる。以上説明した実施の形態の一部または全部は、以下の付記のようにも記載されるが、以下の記載に限定されるものではない。付記1一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持するようにした複数のメモリ領域から構成されるバッファメモリと、このバッファメモリにデータを格納する単位となるアドレスの全部を格納するアドレス記憶手段と、前記バッファメモリに格納するデータが発生するたびにそのデータを格納するアドレスを、前記アドレス記憶手段から選択して使用中とするアドレス選択手段と、このアドレス選択手段によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの前記アドレス記憶手段における使用中の状態を解除するアドレス解除手段と、前記バッファメモリにおける前記アドレス選択手段によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ手段と、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御手段とを具備することを特徴とするメモリシステム。付記2前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記1記載のメモリシステム。付記3前記複数のメモリ領域はDRAMDynamicRandomAccessMemory素子単位に設定されていることを特徴とする付記1記載のメモリシステム。付記4前記複数のメモリ領域はDRAM素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記1記載のメモリシステム。付記5一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択ステップと、このアドレス選択ステップによってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除ステップと、前記バッファメモリにおける前記アドレス選択ステップによって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュステップと、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御ステップとを具備することを特徴とするバッファメモリ制御方法。付記6前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記5記載のバッファメモリ制御方法。付記7前記複数のメモリ領域はDRAM素子単位に設定されていることを特徴とする付記5記載のバッファメモリ制御方法。付記8前記複数のメモリ領域はDRAM素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記5記載のバッファメモリ制御方法。付記9コンピュータに、一時的に格納するデータを該当するアドレスのメモリ素子に対する周期的なリフレッシュによって保持する複数のメモリ領域から構成されるバッファメモリに格納するデータが発生するたびに、そのデータを格納するアドレスを、予め用意した前記複数のメモリ領域の全アドレスを記憶したアドレス記憶手段から選択して使用中とするアドレス選択処理と、このアドレス選択処理によってアドレスが使用中とされ前記バッファメモリでその使用中となったアドレスの箇所に格納したデータが前記バッファメモリでの保持を不要にされたときそのアドレスの使用中の状態を解除するアドレス解除処理と、前記バッファメモリにおける前記アドレス選択処理によって使用中とされたアドレスの存在するメモリ領域のみを周期的にリフレッシュするリフレッシュ処理と、前記複数のメモリ領域にアドレスの使用中となる順位を定めておき、順位で優先するメモリ領域内の全部のアドレスが使用中となるまで次の順位のメモリ領域のアドレスを使用中としないように制御するアドレス選択時制御処理とを実行させることを特徴とするバッファメモリ制御プログラム。付記10前記複数のメモリ領域はバンク単位に設定されていることを特徴とする付記9記載のバッファメモリ制御プログラム。付記11前記複数のメモリ領域はDRAM素子単位に設定されていることを特徴とする付記9記載のバッファメモリ制御プログラム。付記12前記複数のメモリ領域はDRAM素子単位に分かれた領域内で更にバンク単位に分けられていることを特徴とする付記9記載のバッファメモリ制御プログラム。