チャネル形成領域として機能する第1の酸化物半導体層と、前記第1の酸化物半導体層と重なるソース電極層及びドレイン電極層と、前記第1の酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層と接するゲート絶縁層と、前記ゲート絶縁層に接して前記第1の酸化物半導体層と重なる第2の酸化物半導体層と、前記第2の酸化物半導体層上に設けられたゲート電極層と、を有することを特徴とする半導体装置。請求項1において、前記第2の酸化物半導体層の仕事関数は、4電子ボルト以上5電子ボルト未満であることを特徴とする半導体装置。請求項1又は請求項2において、前記第2の酸化物半導体層は、In-Ga-Zn-O膜、In-Sn-O膜、In-Ga-O膜、In-Zn-O膜、Sn-O膜、In-O膜のいずれか一であることを特徴とする半導体装置。絶縁表面上に、第1の酸化物半導体層を形成し、前記第1の酸化物半導体層と重なるソース電極層及びドレイン電極層を形成し、前記第1の酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層と接するゲート絶縁層を形成し、前記ゲート絶縁層に接して、前記第1の酸化物半導体層と重なる第2の酸化物半導体層を形成し、前記第2の酸化物半導体層上にゲート電極層を形成することを特徴とする半導体装置の作製方法。請求項4において、前記第2の酸化物半導体層の仕事関数は、4電子ボルト以上5電子ボルト未満であることを特徴とする半導体装置の作製方法。請求項4又は請求項5において、前記第2の酸化物半導体層は、In-Ga-Zn-O膜、In-Sn-O膜、In-Ga-O膜、In-Zn-O膜、Sn-O膜、In-O膜のいずれか一であることを特徴とする半導体装置の作製方法。ところで表示装置には各種の方式があり、液晶表示装置ではブルー相液晶が注目されている。また、電子ペーパーと呼ばれる表示装置では、コントラストを電気的に可変可能な媒体電子インクなどとも呼ばれているが用いられている。さらに、エレクトロルミネセンス材料を用いた自発光方式の表示装置も実用化が進展している。このような、新しい表示方式に対応するために、表示装置に用いられるトランジスタは、より高耐圧なものが求められている。また、表示装置に用いられるトランジスタは、0Vにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。トランジスタのしきい値電圧の値が負であると、ゲート電圧が0Vでもソース電極とドレイン電極の間に電流が流れる、いわゆるノーマリーオンの状態となる。アクティブマトリクス型の表示装置においては、回路を構成するトランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、負の電圧状態でもチャネルが形成されてドレイン電流が流れるノーマリオンのトランジスタは、制御が難しく、回路に用いるトランジスタとしては不向きである。ただしノーマリオンのトランジスタであっても、0Vにできるだけ近いしきい値電圧でチャネルが形成されるトランジスタであれば、表示装置に用いることも可能である。開示される発明の一態様は、上記課題に鑑み、新規な構造の半導体装置及び、その作製方法を提供することを課題とする。開示される発明の一態様は、ノーマリーオフのトランジスタ、及び、当該トランジスタを含んで構成される回路を有する半導体装置を提供することを課題の一つとする。開示される発明の一態様は、チャネル形成領域として機能する第1の酸化物半導体層と、当該第1の酸化物半導体層と重なるソース電極層及びドレイン電極層と、当該第1の酸化物半導体層、当該ソース電極層、及び当該ドレイン電極層と接するゲート絶縁層と、当該ゲート絶縁層に接して当該第1の酸化物半導体層と重なる第2の酸化物半導体層と、当該第2の酸化物半導体層上に設けられたゲート電極層とを有することを特徴とする半導体装置に関する。また開示される発明の一態様は、絶縁表面上に、第1の酸化物半導体層を形成し、当該第1の酸化物半導体層と重なるソース電極層及びドレイン電極層を形成し、当該第1の酸化物半導体層、当該ソース電極層、及び当該ドレイン電極層と接するゲート絶縁層を形成し、当該ゲート絶縁層に接して、当該第1の酸化物半導体層と重なる第2の酸化物半導体層を形成し、当該第2の酸化物半導体層上にゲート電極層を形成することを特徴とする半導体装置の作製方法に関する。ゲート電極層とゲート絶縁層との間に設けられた第2の酸化物半導体層として、具体的には、In-Ga-Zn-O膜や、In-Sn-O膜や、In-Ga-O膜や、In-Zn-O膜や、Sn-O膜や、In-O膜を用いる。これらの膜は4電子ボルト以上5電子ボルト未満の仕事関数を有し、ゲート電極層とゲート絶縁層との間に設けた場合、トランジスタの電気特性のしきい値電圧を正にすることができ、いわゆるノーマリーオフのトランジスタを得ることができる。なお本明細書において、ゲート電圧が0V、及び、ソース-ドレイン電圧が少なくとも1Vの場合、ドレイン電流が流れていないとみなすことができるトランジスタをノーマリオフのトランジスタと定義する。また、ゲート電圧が0V、及び、ソース-ドレイン電圧が少なくとも1Vの場合、ドレイン電流が流れているとみなすことができるトランジスタをノーマリオンのトランジスタと定義する。より具体的には、本明細書では、nチャネル型トランジスタにおいて、ドレイン電流が1×10-12Aのときのゲート電圧が正であるトランジスタを、ノーマリオフのトランジスタと定義する。またnチャネル型トランジスタにおいて、ドレイン電流が1×10-12Aのときのゲート電圧が負であるトランジスタを、ノーマリオンのトランジスタと定義する。チャネル形成領域として機能する第1の酸化物半導体層に用いる材料としては、四元系金属の酸化物であるIn-Sn-Ga-Zn-O膜や、三元系金属の酸化物であるIn-Ga-Zn-O膜、In-Sn-Zn-O膜、In-Al-Zn-O膜、Sn-Ga-Zn-O膜、Al-Ga-Zn-O膜、Sn-Al-Zn-O膜や、二元系金属の酸化物であるIn-Zn-O膜、Sn-Zn-O膜、Al-Zn-O膜、In-Ga-O膜などを用いることができる。また、上記酸化物半導体層にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O膜とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜である。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。開示される発明の一態様により、ノーマリーオフのトランジスタ、或いは当該トランジスタを含んで構成される回路を有する半導体装置を得ることができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本実施の形態のトランジスタ及びその作製方法を、図1A~図1C、図2A~図2B、図8A~図8B、図9A~図9Bを用いて説明する。まず基板101に付着している水分等を除去するために、基板101に対して真空加熱処理を行う。本実施の形態では、基板101を圧力10-5Paのチャンバ内で400°Cで10分間加熱する。また上記真空加熱処理に代えて、基板101に対して逆スパッタを行ってもよい。逆スパッタとは、アルゴン雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。基板101に対して逆スパッタを行うことにより、基板101に付着している水分等を除去することができる。基板101は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。大量生産する上では、基板101は第8世代2160mm×2460mm、第9世代2400mm×2800mm、または2450mm×3050mm、第10世代2950mm×3400mm等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、600°C以下、好ましくは450°C以下とすることが望ましい。なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を基板101として用いることもできる。他にも、結晶化ガラスなどを用いることができる。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表面に絶縁層を形成したものを用いることもできる。次いで基板101上に下地絶縁層である酸化物絶縁膜160を形成する。酸化物絶縁膜160は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成する。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜は、加熱により、後に形成される酸化物半導体膜に酸素を拡散させることができる。酸化物絶縁膜160は、代表的には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等で形成することができる。酸化物絶縁膜160の膜厚は、50nm以上、好ましくは200nm以上500nm以下とする。酸化物絶縁膜160を厚くすることで、酸化物絶縁膜160からの酸素放出量を増加させることができると共に、その増加によって酸化物絶縁膜160及び後に形成される酸化物半導体膜との界面における欠陥を低減することが可能である。酸化物絶縁膜160は、スパッタリング法、CVD法等により形成する。なお、加熱により酸素の一部が放出する酸化物絶縁膜は、スパッタリング法を用いることで形成しやすいため好ましい。本実施の形態では、酸化物絶縁膜160として、スパッタリング法を用いて酸化シリコンを膜厚300nmに成膜する。次いで、酸化物絶縁膜160上に酸化物半導体膜165を形成する図1A参照。酸化物半導体膜165は、スパッタ法等を用いて、少なくとも亜鉛を含む金属酸化物ターゲットを用い、酸素のみ、又はアルゴンなどの不活性ガス及び酸素の混合雰囲気下で得られる膜厚を5nm以上50μm以下とする。金属酸化物ターゲットの代表例としては、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属の酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属の酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物などのターゲットを用いることができる。また、ターゲットの純度を、99.99以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、トランジスタの電気特性のしきい値電圧をプラス方向にシフトさせるために、酸化物半導体膜165に窒素を微量に含ませてフェルミ準位EFを下げてもよい。また、酸化物半導体膜165の形成時に、スパッタリング装置の処理室の圧力を0.4Pa以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を抑制することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物等が挙げられる。また、スパッタリング装置の処理室のリークレートを1×10-10Pam3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を抑制することができる。また、排気系として吸着型の真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を防止することができる。また、酸化物半導体膜165の形成時に、ターゲットの間の距離T-S間距離を40mm以上300mm以下好ましくは60mm以上とする。酸化物半導体膜165の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下窒素雰囲気、酸素雰囲気、乾燥空気雰囲気例えば、露点-40°C以下、好ましくは露点-60°C以下などで加熱処理温度範囲200°C以上450°C以下を行ってもよい。この加熱処理は、酸化物半導体膜165中からH、OHなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で酸素を含む雰囲気下に切り替えて加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。次いで、酸化物半導体膜165を加工して島状の酸化物半導体層166を形成する。酸化物半導体層の加工は、第1のフォトマスクを用いて所望の形状のマスクを酸化物半導体膜165上に形成した後、酸化物半導体膜165をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体膜165のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。次いで、島状の酸化物半導体層166上に第1の導電膜106a、第2の導電膜106b、及び第3の導電膜106cを形成する図1B参照。本実施の形態では、第1の導電膜106aとしてチタン膜を膜厚50nm、第2の導電膜106bとしてアルミニウム膜を膜厚100nm、第3の導電膜106cとしてチタン膜を膜厚5nmで成膜する。次いで、第3の導電膜106c上に、第2のフォトマスクを用いてマスクの形成を行い、選択的にエッチングしてソース電極層108ソース電極層108a、ソース電極層108b、及びソース電極層108cを含む、並びにドレイン電極層109ドレイン電極層109a、ドレイン電極層109b、ドレイン電極層109cを含むを形成する図1C参照。なお本実施の形態では、ソース電極層108及びドレイン電極層109として、三層の導電膜を積層したが、本実施の形態はこれに限定されない。ソース電極層108及びドレイン電極層109として、単層の導電膜を用いてもよいし、積層の数は3に限定されず、積層の数は2又は4以上であってもよい。なお島状の酸化物半導体層166とドレイン電極層109またはソース電極層108との間に、窒素を含む金属酸化物を用いてバッファ層を形成してもよい。ドレイン電極層109またはソース電極層108と酸化物半導体層166との間に当該バッファ層を設けると、電界集中を緩和し、トランジスタの信頼性を向上させることができる。次いで、ソース電極層108a乃至ソース電極層108cの側面およびドレイン電極層109a乃至ドレイン電極層109cを覆い、且つ、酸化物半導体層166と接するゲート絶縁層103を形成する。ゲート絶縁層103は、プラズマCVD法又はスパッタリング法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。ただし、トランジスタのゲート絶縁層として機能することを考慮して、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、ハフニウムアルミネートHfAlxOyx>0、y>0、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、などの比誘電率が高い材料を採用しても良い。なお、水素や水などが混入しにくいという点では、スパッタリング法が好適である。またゲート絶縁層103としては、Ga-Zn-O膜や、六方晶構造をとるα-Ga2O3膜を用いると、酸化物半導体層166の結晶と、ゲート絶縁層103の結晶とを連続的に整合することができるため好ましい。次いで、ゲート絶縁層103上に酸化物半導体膜116を形成する図2A参照。ゲート絶縁層103上に接する酸化物半導体膜116は、In-Ga-Zn-O膜や、In-Sn-O膜や、In-Ga-O膜や、In-Zn-O膜や、Sn-O膜や、In-O膜などを用いる。酸化物半導体膜116として用いられるIn-Ga-Zn-O膜や、In-Sn-O膜や、In-Ga-O膜や、In-Zn-O膜や、Sn-O膜や、In-O膜のバンドギャップ及び仕事関数を表1に示す。表1に示されるように、これらの材料のバンドギャップは2.7電子ボルト以上3.3電子ボルト以下である。上述のように、酸化物半導体膜116として、In-Ga-Zn-O膜や、In-Sn-O膜や、In-Ga-O膜や、In-Zn-O膜や、Sn-O膜や、In-O膜を用いる。酸化物半導体膜116として、これらの膜は4電子ボルト以上5電子ボルト未満の仕事関数を有する表1参照。これによりノーマリーオフのトランジスタを得ることができる。このことは、シリコンを用いたトランジスタと異なると言える。シリコンを用いたn型のトランジスタは、p型を付与する元素をゲート電極に用いる、或いはp型を付与する不純物元素をシリコンに微量にドープすることでしきい値を正にする。一方、本実施の形態で示すように、酸化物半導体層を半導体層として有し、ゲート絶縁層を酸化物半導体層と4電子ボルト以上5電子ボルト未満の仕事関数を有する酸化物半導体膜で挟持し、かつ酸化物半導体膜をゲート電極と接するようにトランジスタを形成することで、しきい値電圧を正にすることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]三井金属製を用いて、基板とターゲットの間との距離T-S距離とも呼ぶを40mm以上300mm以下、具体的には60mm、基板温度80°C以上450°C未満、具体的には200°C、圧力0.4~0.6Pa、具体的には0.4Pa、直流DC電源0.1kW~5kW、具体的には0.5kW、アルゴン及び酸素雰囲気下で膜厚20nmの酸化物半導体膜116を成膜する。また、In-Ga-Zn-O膜は、加熱処理を行うと抵抗が小さくなるため、必要であれば加熱処理を行って抵抗を小さくしてもよい。なお、In-Ga-Zn-O膜は、c軸配向を有する多結晶であり、結晶性が高い。また、スパッタリング法で成膜した単膜を評価した結果、In-Ga-Zn-O膜の仕事関数は、表1に示されるように4.6電子ボルトであった。次いで酸化物半導体膜116を加工して、酸化物半導体層115を得る図2B参照。ゲート絶縁層103及び酸化物半導体層115を覆って、導電膜104を形成する図8A参照。導電膜104は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの金属、これらの窒化物、またはこれらを主成分とする合金を用いて形成することができる。または導電膜104として、少なくとも一層にアルミニウム、銅などを用いる積層とすることが好ましい。銅を導電膜104の一層として用いる場合、ゲート電極層形成後のプロセス温度は450°C以下とする。また、アルミニウムを導電膜104の一層として用いる場合、導電膜104形成後のプロセス温度は250°C以上380°C以下、好ましくは300°C以上350°C以下とする。また、アルミニウムを導電膜104の材料として用い、導電膜104上に酸化物を含む層間絶縁膜を形成する場合、酸化物を含む層間絶縁膜と接するアルミニウム表面に酸化物アルミナなどが形成される恐れがあるため、導電膜104の上にバリア層として窒化タンタルや窒化チタンを用いてもよい。次いで、導電膜104を加工して、酸化物半導体層115に接するゲート電極層102を形成する図8B参照。以上の工程でトップゲート型のトランジスタが形成される。図8Bに示すトップゲート型トランジスタは、チャネル形成領域として機能する酸化物半導体層166上に、ソース電極層108及びドレイン電極層109が接触する構造を有するトップゲート型トランジスタである。なお図8Bでは、酸化物半導体層115の端部とゲート電極層102の端部を揃えたが側面が同一平面、本実施の形態のトランジスタはこれに限定されない。図9Aに示すように、ゲート電極層102の端部が酸化物半導体層115の端部の外側に配置されていてもよいし、図9Bに示すように、ゲート電極層102の端部が酸化物半導体層115の端部の内側に配置されていてもよい。また本実施の形態では、酸化物半導体膜116を加工して酸化物半導体層115を得た後に、導電膜104を形成し、導電膜104を加工してゲート電極層102を形成したが、本実施の形態はこれに限定されない。酸化物半導体膜116及び導電膜104を連続して成膜し、酸化物半導体膜116及び導電膜104を同じマスクを用いて加工して、それぞれ酸化物半導体層115及びゲート電極層102を形成してもよい。この場合、酸化物半導体層115の端部と及びゲート電極層102の端部はそれぞれ一致する。以上本実施の形態により、ノーマリーオフのトランジスタを得ることができる。また本実施の形態のトランジスタがノーマリオンであっても、酸化物半導体層115が形成されているため、0Vに非常に近いしきい値電圧でチャネルを形成することができる。また本実施の形態において、ゲート電極層102とチャネル形成領域として機能する酸化物半導体層166との間に、酸化物半導体層115が設けられているため、ゲート絶縁層103の膜厚を薄くすることが可能である。本実施例では、実施の形態で述べられたトランジスタの特性について説明する。本実施例のトランジスタの構造は、図8Bに示す通りである。下地絶縁層である酸化物絶縁膜160として膜厚300nmの酸化シリコン膜、第1の酸化物半導体層である酸化物半導体層166として膜厚20nmのIn-Ga-Zn-O膜、ソース電極層108及びドレイン電極層109として膜厚50nmのタングステン膜、ゲート絶縁層103として膜厚30nmの窒素を含む酸化シリコン膜、第2の酸化物半導体層である酸化物半導体層115に膜厚10nmのIn-Ga-Zn-O膜、ゲート電極層102にタングステン膜140nmを用いた。酸化物半導体層115となる酸化物半導体膜116の成膜条件は、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]三井金属製を用いて、基板とターゲットの間との距離T-S距離とも呼ぶを60mm、基板温度200°C、圧力0.4Pa、直流DC電源0.5kW、アルゴン流量40sccmである。また比較例のトランジスタでは、第2の酸化物半導体層である酸化物半導体層115に代えて、導電膜である窒化タンタル膜を膜厚15nmで成膜した。図6に、本実施例のトランジスタチャネル長2.9μm、チャネル幅10μm及び比較例のトランジスタのゲート電圧Vg及びドレイン電流Idの関係を示す。なお図6において、本実施例のトランジスタの特性は実線IGZOと表記されている線、比較例のトランジスタの特性は点線窒化タンタルと表記されている線で示す。図6に示されるように、本実施例のトランジスタでは、ドレイン電流が1×10-12Aのときのゲート電圧は正である。よって本実施例のトランジスタは、ノーマリオフのトランジスタと言える。一方、比較例のトランジスタでは、ドレイン電流が1×10-12Aのときのゲート電圧は負であるので、ノーマリオンのトランジスタと言える。図7には、本実施例のトランジスタチャネル長9.9μm、チャネル幅10μm及び比較例のトランジスタのゲート電圧Vg及びドレイン電流Idの関係を示す。なお図7で用いられた本実施例のトランジスタと、図6で用いた本実施例のトランジスタは、チャネル長以外は同じ構造を有するトランジスタである。図7に示されるように、本実施例のトランジスタにおいて、ゲート電圧が0Vのときのドレイン電流は測定下限1×10-14A以下となっている。このように測定下限1×10-14A以下という電流値は、電流が流れていないとみなすことが可能な程度には十分小さい電流値である。よって図7に用いられた本実施例のトランジスタは、ノーマリオフのトランジスタであると言える。図3、図4、及び図5に、チャネル長としきい値電圧Vthとの関係、チャネル長とシフト値との関係、及びチャネル長とS値との関係、における本実施例及び比較例のトランジスタの比較を示す。なお図3、図4、及び図5においても、本実施例のトランジスタは実線IGZOと表記されている線、比較例のトランジスタは点線窒化タンタルと表記されている線とする。図3、図4、及び図5、特に図3に示されるように、本実施例のトランジスタは、比較例のトランジスタよりもしきい値電圧が高い。しきい値電圧がより高いほど、よりノーマリオフになりやすい。よって本実施例のトランジスタは比較例のトランジスタよりも、よりノーマリオフになりやすいと言える。以上本実施例より、開示される発明の一態様により、ノーマリオフのトランジスタを得られることが示された。