"不揮発性メモリ装置と前記不揮発性メモリ装置へのアクセスを行う制御回路装置とを含んで成る半導体装置であって、前記不揮発性メモリ装置は、上書き可能な特性であり、前記制御回路装置は、前記不揮発性メモリ装置のアドレス領域へのデータの書込と消去のサイズを同じにするように、所定の管理情報を用いて制御を行い、前記制御回路装置は、外部からの、第1種のアドレス及び書込みデータを伴うデータ書込みの要求に対し、当該第1種のアドレスに対して当該第1種のアドレスとは独立に前記不揮発性メモリ装置の連続的な第2種のアドレスを割当てる制御を行い、前記制御回路装置は、前記要求が、前記第1種のアドレスに対して割当てられている第2種のアドレスに対応する第1の領域の書込みデータに対する上書き要求である場合、データ上書き動作を行わずに、a前記第1の領域の書込みデータの消去動作、または当該第1の領域のフラグ値を無効状態に設定する無効化動作と、b前記第1の領域とは別に割当てられる第2の領域に対応する第2種のアドレスに対する前記書込みデータの書込動作、または当該第2の領域のフラグ値を有効状態に設定する有効化動作と、の2種類の動作のセットにより前記データ書込みを実現すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記管理情報として、前記不揮発性メモリ装置のアドレス領域ごとに、当該アドレス領域の格納データの有効状態/無効状態を表す有効フラグ情報を管理し、前記制御回路装置は、前記aとbのセットの動作において、前記aの動作で前記第1の領域のデータを消去及び無効化する場合は対応する有効フラグ値を0にし、前記bの動作で前記第2の領域のデータを書込み及び有効化する場合は対応する有効フラグ値を1にし、前記制御回路装置は、前記要求に対し次の書込み先となる前記第2の領域のアドレスを決定する際、前記有効フラグ値が無効状態のアドレスから選択すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記管理情報として、前記不揮発性メモリ装置の全体におけるアドレス領域ごとに、データの消去ないし書込の回数の情報を管理し、前記aないしbの動作の実行ごとに、前記回数をカウントアップし、前記制御回路装置は、前記要求に対し次の書込み先となる前記第2の領域のアドレスを決定する際、前記回数が少ないアドレスから選択すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記要求に対する前記aの第1の領域に対する消去動作と前記bの第2の領域に対する書込動作とのセットの動作にあたり、次の書込み先となる第2の領域のアドレスを決定する際、前記不揮発性メモリ装置の全体における連続的な物理アドレスへデータを書き込むように、前記不揮発性メモリ装置の複数の物理アドレスの中から物理アドレス値の順に割当て使用するように決定すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記aの消去動作の単位のデータのサイズと、前記bの書込動作の単位のデータのサイズとが同じになるように、所定のサイズの単位として、前記不揮発性メモリ装置の物理アドレス、及び複数の連続する物理アドレスの集まりによる物理セグメント、を含むアドレス情報を管理すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記不揮発性メモリ装置の全体における消去ないし書込のバラツキを抑え平準化するために、前記要求に対し次の書込み先となる第2の領域のアドレスを選択するための候補となる複数の前記不揮発性メモリ装置のアドレスの情報を前記要求よりも事前に登録しておき内容を随時更新する第1のテーブルを管理し、前記制御回路装置は、前記データ書込みの要求に対し、前記第1のテーブルに登録されているアドレス情報の中から、前記次の書込み先となる第2の領域のアドレスを選択する処理を行うこと、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記外部からのデータ書込みの要求における論理アドレスと、前記不揮発性メモリ装置の物理アドレスと、の割当ての対応関係を含む管理情報を保有し、前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとに、当該物理アドレスと対応関係を持つ論理アドレスの情報を格納すること、を特徴とする半導体装置。請求項1記載の半導体装置において、ランダムアクセスメモリを備え、前記制御回路装置は、前記ランダムアクセスメモリの内部に、前記外部からのデータ書込みの要求における論理アドレスの情報、前記不揮発性メモリ装置の物理アドレスの情報、前記アドレス領域ごとのフラグの情報、及び前記アドレス領域ごとのデータの消去ないし書込の回数の情報、を含む管理情報を保有すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとに、データ、当該物理アドレスと対応関係を持つ論理アドレスの情報、及び当該物理アドレスに格納されるデータの有効状態/無効状態を表すデータ有効フラグの情報を格納すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記外部からのデータ書込みの要求及び書込みデータを前記制御回路装置の内部に備えるバッファメモリ装置に転送する第1の処理単位と、前記書込みデータを前記不揮発性メモリ装置の次の書込み先の第2のアドレスへ書込むための所定の事前準備の処理を行う第2の処理単位と、前記バッファメモリ装置に格納されている前記書込みデータを前記不揮発性メモリ装置の前記次の書込み先の第2のアドレスへ書き込む第3の処理単位と、をパイプライン処理すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記不揮発性メモリ装置の領域における、前記無効状態のアドレスの最大消去回数と、前記有効状態のアドレスの最小消去回数との差を求め、当該差が所定の閾値よりも大きい場合、前記有効状態のアドレスに関する最小消去回数のアドレスのデータを、前記無効状態のアドレスへ移動させる処理を行うこと、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、前記要求ごとに、前記aの動作、前記bの動作の順で行い、前記aの動作では、前記第1の領域に対応するフラグ値を無効状態に設定する無効化動作と、その後の、当該第1の領域のデータの消去動作とを行い、前記bの動作では、前記第2の領域への書込みデータの書込み動作と、その後の、当該第2の領域に対応するフラグ値を有効状態に設定する有効化動作とを行うこと、を特徴とする半導体装置。請求項6記載の半導体装置において、前記制御回路装置は、内部に、前記第1のテーブルを保持し、前記第1のテーブルには、複数Nの前記不揮発性メモリ装置の物理アドレスの情報を登録し、前記物理アドレスごとに、当該アドレス領域の格納データの有効状態/無効状態を表すフラグ情報、及び、当該アドレス領域のデータの消去回数の情報を管理し、前記制御回路装置は、前記要求に対し前記第2の領域のアドレスの決定の際、前記第1のテーブルの複数Nのアドレスの中から順に選択すること、を特徴とする半導体装置。請求項6記載の半導体装置において、前記制御回路装置は、前記不揮発性メモリ装置の物理アドレスごとのデータの消去ないし書込の回数を所定の閾値と比較し、当該閾値よりも小さい物理アドレスを、前記第1のテーブルに登録すること、を特徴とする半導体装置。請求項6記載の半導体装置において、前記第1のテーブルは、複数Nの前記不揮発性メモリ装置の物理アドレスの情報を登録し、前記複数Nは、前記制御回路装置から前記不揮発性メモリ装置へ一度にデータを書込み可能な最大のサイズに応じた数であること、を特徴とする半導体装置。請求項4記載の半導体装置において、前記データ書込みの要求における論理アドレスの空間に対し、前記不揮発性メモリ装置の物理アドレスの空間の方がサイズが大きい構成とし、前記制御回路装置は、前記連続的な物理アドレスの割当てにおいて、前記不揮発性メモリ装置の物理アドレス値を最初から最後まで順に使用し、最後まで使用し切ると最初に戻って同様に繰り返し使用すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記制御回路装置は、使用開始時、起動時の電源オンの後、前記制御回路装置の内部に有する管理情報の内容を初期化し、前記不揮発性メモリ装置に格納されている管理情報の内容を初期化し、前記制御回路装置は、起動終了時の電源オフの前、前記管理情報を、前記不揮発性メモリ装置の内部に保存し、前記制御回路装置は、起動時の電源オンの後、前記不揮発性メモリ装置の内部に保存されている前記管理情報を読み出し、前回の続きの状態から制御を開始すること、を特徴とする半導体装置。請求項1記載の半導体装置において、前記不揮発性メモリ装置は、相変化メモリ装置であること、を特徴とする半導体装置。不揮発性メモリ装置へのアクセスを行う制御回路装置における前記不揮発性メモリ装置へのデータ書込みを含む処理動作の制御を行う、不揮発性メモリ装置の制御方法であって、前記不揮発性メモリ装置は、上書き可能な特性であり、前記制御回路装置は、前記不揮発性メモリ装置のアドレス領域へのデータの書込と消去のサイズを同じにするように、所定の管理情報を用いて制御を行い、前記制御回路装置により、外部からの、第1種のアドレス及び書込みデータを伴うデータ書込みの要求に対し、当該第1種のアドレスに対して当該第1種のアドレスとは独立に前記不揮発性メモリ装置の連続的な第2種のアドレスを割当てる処理手順と、前記制御回路装置により、前記要求が、前記第1種のアドレスに対して割当てられている第2種のアドレスに対応する第1の領域の書込みデータに対する上書き要求である場合、データ上書き動作を行わずに、a前記第1の領域の書込みデータの消去動作、または当該第1の領域のフラグ値を無効状態に設定する無効化動作と、b前記第1の領域とは別に割当てられる第2の領域に対応する第2種のアドレスに対する前記書込みデータの書込動作、または当該第2の領域のフラグ値を有効状態に設定する有効化動作と、の2種類の動作のセットにより前記データ書込みを実現する処理手順と、を有すること、を特徴とする、不揮発性メモリ装置の制御方法。請求項19記載の不揮発性メモリ装置の制御方法において、前記制御回路装置は、前記要求に対し次の書込み先となる第2の領域のアドレスを選択するための候補となる複数の前記不揮発性メモリ装置のアドレスの情報を第1のテーブルに登録しておく処理手順と、外部から入力される前記データ書込みの要求及び書込みデータを前記制御回路装置内部に転送する処理手順と、前記要求を解読し、所定の管理情報を参照し、当該要求で指定された論理アドレスに対する、前記不揮発性メモリ装置の物理アドレス、及び当該物理アドレスに対応するフラグ値を確認する処理手順と、前記上書き要求の場合に、前記第1のテーブルに登録されているアドレス情報の中から前記次の書込み先となる第2の領域のアドレスを選択する処理手順と、前記aの第1の領域のフラグ値を無効状態に設定するように前記管理情報を更新し、前記不揮発性メモリ装置の第1の領域のアドレスに当該フラグ値に対応する管理情報を格納する処理手順と、前記bの第2の領域のフラグ値を有効状態に設定するように前記管理情報を更新し、前記不揮発性メモリ装置の第2の領域のアドレスに当該フラグ値に対応する管理情報を格納する処理手順と、前記a,bの動作で前記フラグ値が更新された前記不揮発性メモリ装置のアドレスに対応する消去回数をカウントアップする処理手順と、前記フラグ及び消去回数の情報に基づき、前記第1のテーブルに登録されるアドレスを更新する処理手順と、を有すること、を特徴とする、不揮発性メモリ装置の制御方法。前述のように、不揮発性メモリ装置として、NAND型フラッシュメモリ、抵抗変化型不揮発性メモリ相変化メモリ、等のいずれにおいても、寿命、信頼性、処理効率、等の面に関して、それぞれ利点以外に問題点や改善余地がある。本発明者等は、1NAND型フラッシュメモリその制御方法などについて、及び更に、2抵抗変化型不揮発性メモリカルコゲナイド材料から成る記録層とダイオードを用いた相変化メモリの抵抗値の特性などについて、それぞれ以下のように検討した。[1NAND型フラッシュメモリの検討]例えば4GbitのNAND型フラッシュメモリ非特許文献4等は、204864=2112バイトから成るページと、64個のページから成るブロック1310724096=135168バイトと、4096ブロックから成るチップとで構成されている。また、SSDは、複数のNAND型フラッシュメモリと、これらのフラッシュメモリを制御するコントローラフラッシュコントローラとで構成されている。またホストコントローラ情報処理装置とSSDフラッシュコントローラとはSATAインターフェースによって接続されている。ホストコントローラからSSDへ1ページ分のデータ書込み命令が生じた場合のメモリNAND型フラッシュメモリへのデータ書込み動作について以下に説明する。上記メモリへのデータ書込みはページ単位で行われ、当該データ書込みの際、コントローラは、一旦、メモリから1ブロック分のデータ135168バイトを読み出し、この1ブロック分のデータを消去した後に、新たな1ページ分のデータ2112バイトを書き込む、といった動作の必要がある。即ち、上記データ書込みは、[ブロック読出動作][ブロック消去動作][ページ書込動作]により実現される。また上記NAND型フラッシュメモリには、最大消去可能回数EMAXとするがあり、この最大消去可能回数EMAXを超えてしまうと、当該メモリに保存されているデータは保証されなくなり、即ち当該メモリを利用したSSD等は寿命を迎えることになる。従って、SSD等の寿命を延ばすためには、効率良いデータ消去方法データ消去の制御を含む方式が必要である。しかしながら、上記メモリでは、前述のようにデータ書込み単位ページとデータ消去単位ブロックとが大きく異なっており、例えば1ページ分のデータ2112バイトを書き込む際に、その64倍のデータサイズである1ブロック分135168バイトを消去する必要がある。即ち、データ消去を含む処理動作が非常に非効率的であり、当該メモリを利用したSSD等の寿命を改善することは困難であると判明した。更には、上記1ページ分のデータ2112バイトを書き込む際に1ブロック分のデータ135168バイトを消去する前に、この1ブロック分のデータを読み出す必要があり、書込み性能が劣化することが判明した。[2抵抗変化型不揮発性メモリ相変化メモリ等の検討]抵抗変化型不揮発性メモリである相変化メモリ等のメモリは、前述のように、データ書き込み回数の上限値はあるが、データの上書きが可能であり、その最小単位は1バイトと小さく、つまり必要なデータサイズ分のみを書き換え可能であることが判明した。そこで本発明の課題の1つは、上記相変化メモリ等の抵抗変化型不揮発性メモリの特性利点を用いて、当該メモリ及びその制御回路を備えて成るメモリモジュール装置の長寿命化を図ることである。更に、特に相変化メモリについて検討した内容を以下に示す。相変化メモリへのデータ書込みでは、電流により発生するジュール熱を制御することにより相変化メモリセルの抵抗値を制御する。このジュール熱による熱履歴のために生じたメモリセルの電気特性の差によって、通常の書換え動作後の抵抗値にバラツキが発生するという問題があることが判明した。また、メモリセルへデータを上書きする場合においては、書換え後の状態の差異によって、抵抗値が変動するため、メモリセル間の抵抗バラツキが大きくなり、特性に大きな影響を及ぼすことが判明した。そこで本発明の課題の1つは、上記相変化メモリ等のメモリ及びその制御回路を備えて成るメモリモジュール装置に関して、制御回路からメモリへのデータ書込み等の方法を工夫することにより、長寿命化や高信頼性などを図ることである。以上のような検討を踏まえ、本発明の主な目的は、メモリを含んで構成される半導体装置などに係わり、長寿命化や高信頼性などを実現できる技術を提供することである。上記目的を達成するため、本発明のうち代表的な形態は、メモリ装置及び制御回路コントローラを含んで構成されるメモリモジュール半導体装置等であって、以下に示す構成を有することを特徴とする。本形態の半導体装置は、不揮発性メモリ装置と不揮発性メモリ装置へのアクセスを行う制御回路装置とを含んで成る半導体装置であって、不揮発性メモリ装置は、上書き可能な特性であり、制御回路装置は、不揮発性メモリ装置のアドレス領域へのデータの書込と消去のサイズを同じにするように、所定の管理情報を用いて制御を行い、外部からの、第1種のアドレス及び書込みデータを伴うデータ書込みの要求に対し、当該第1種のアドレスに対して当該第1種のアドレスとは独立に不揮発性メモリ装置の連続的な第2種のアドレスを割当てる制御を行い、前記要求が、第1種のアドレスに対して割当てられている第2種のアドレスに対応する第1の領域の書込みデータに対する上書き要求である場合、データ上書き動作を行わずに、a第1の領域の書込みデータの消去動作、または当該第1の領域のフラグ値を無効状態に設定する無効化動作と、b第1の領域とは別に割当てられる第2の領域に対応する第2種のアドレスに対する書込みデータの書込動作、または当該第2の領域のフラグ値を有効状態に設定する有効化動作と、の2種類の動作のセットによりデータ書込みを実現する。本発明のうち代表的な形態によれば、メモリを含んで構成される半導体装置などに係わり、長寿命化や高信頼性などを実現できる。1特に、不揮発性メモリ装置の領域のデータ消去回数などのバラツキを抑え平準化する仕組みにより、不揮発性メモリ装置に関する長寿命化を実現できる。2特に、不揮発性メモリ装置が上書き可能な方式であっても上書きせずに、[消去][書込動作]によりデータ書込みを実現し、抵抗変化型メモリセルの状態抵抗値のバラツキを抑える一定に揃える仕組みにより、読み出し処理性能を高め、高信頼性を実現できる。3特に、情報処理装置ホストからの論理アドレスに対して不揮発性メモリ装置の物理アドレスを連続的に割当てて使用し、メモリの物理アドレス等の領域ごとのデータ消去回数のバラツキを抑え平準化する仕組みにより、長寿命かつ高信頼性を実現できる。4特に、データ書込みでパイプライン処理を行う仕組みにより、更に高性能を実現できる。以下、図1~図16を用いて、本発明の実施の形態として、不揮発性メモリ装置、不揮発性メモリ装置と制御回路とを含んで成るメモリモジュール半導体装置、及びメモリモジュールと情報処理装置とを含んで成る情報処理システム、並びに、それら装置システムにおける不揮発性メモリ装置へのデータ書込み等に関する制御方法、等について説明する。<特徴等>本発明及び実施の形態は、以下のような特徴要素を有する構成である。A基本方式データ書込み方式:本半導体装置メモリモジュールにおいて、制御回路からメモリ装置不揮発性メモリ装置へのデータ書込みを含む処理動作の制御に係わる以下のような方式構成を採用する。メモリ装置としては、例えば相変化メモリ等の抵抗変化型不揮発性記憶装置を採用する。この場合、前述の特性{1書込み回数の上限、2書込と消去のサイズが同じ、3上書き可能、4書込みメモリセル抵抗値バラツキ、等}を有する。制御回路は、情報処理装置ホストからのデータの書き込みや読み出しの要求/指示を受け、メモリ装置に対するデータの書き込みや読み出しの処理動作を制御する。本方式では、制御回路からメモリ装置へのデータ書込みにおいて、たとえデータ上書き要求であったとしてもメモリ装置が上書き可能な形式であっても、データ上書き動作は行わずに、下記のように、a第1の領域/アドレスに対する[消去動作/無効化動作]b第2の領域/アドレスに対する[書込動作/有効化動作]、という2種類の動作のセットによりデータ書込みを実現する。即ち、a[消去動作/無効化動作]では、メモリ装置の該当の第1の領域/アドレスのデータのメモリセルの状態を一旦アモルファスあるいは結晶状態のいずれかの状態へ設定する動作消去動作、ないし、その状態消去状態に対応したフラグ値を設定する動作無効化動作を行う。それと共に、b[書込動作/有効化動作]では、書込みデータを上記第1の領域/アドレスとは別の第2の領域/アドレスのメモリセルへ書き込む動作書込動作、ないし、その状態書込状態に対応したフラグ値を設定する動作有効化動作を行う。例えば、消去動作はメモリセルの情報ビット抵抗値を同じ値になるようにリセットする動作、無効化動作は当該第1の領域/アドレスに対応するフラグ値を0にする動作、書込動作はメモリセルの情報ビットを書込みデータに応じた0または1にセットする動作、有効化動作は当該第2の領域/アドレスに対応するフラグ値を1にする動作である。B単位サイズ:制御回路等は、上記a[消去動作]におけるデータ消去単位のサイズと、上記b[書込動作]におけるデータ書き込み単位のサイズと、が等しくなるように、所定のサイズの単位でアドレス情報などを管理し、当該単位でメモリ装置に対するデータ消去及び書込み等を制御する。制御回路は、上記単位として、例えば、メモリ装置の物理アドレス領域セクタの単位と、連続する複数の物理アドレス領域セクタの集まりによる単位物理セグメントとの各単位のアドレス情報を管理する例えば物理アドレステーブル、物理セグメントテーブル。Cフラグ情報:制御回路等は、上記a、bの動作のための情報管理を行う。制御回路は、メモリ装置における物理アドレス等の単位の領域ごとに、当該領域及びその格納データの有効/無効状態を表すフラグ情報を管理する。そして、制御回路は、上記abの動作において、例えば、a動作で第1の領域の該当データを消去/無効化した場合は対応するフラグ値を0にし、b動作で第2の領域に書込みデータを書き込んだ場合は対応するフラグ値を1にする。D回数情報:制御回路等は、メモリ領域全体における物理アドレス等の単位の領域ごとに、データの消去回数もしくは書込回数の情報管理を行う。例えば上記a[消去動作]の実行ごとに、消去回数をカウントアップする。あるいはb[書込動作]の実行ごとに書込回数をカウントアップする。なおaとbがセットで対応するので、消去回数の概念と書込回数の概念とが対応する。E第1のテーブル:制御回路等は、上記回数やフラグの情報を用いて、メモリ領域全体における使用消去や書込のバラツキを抑え平準化するように、次にデータを書込む対象先となるアドレス/領域を選択決定する。制御回路は、上記次の書込み先を選択するためのアドレス情報例えば物理アドレス情報を管理する例えば第1のテーブル:書込み物理アドレステーブル。アドレス/領域ごとに、上記回数やフラグの情報などを対応付けて管理する。特に制御回路内に第1のテーブルを保持することにより処理高速化を図る。例えば、制御回路は、将来のデータ書込み要求に備えて事前に、上記次の書込み先のアドレスの候補もしくは優先使用対象とするための複数の物理アドレスなどの情報を第1のテーブルに登録しておき随時更新する。例えば、制御回路は、上記第1のテーブルに対しアドレス情報を登録する際、アドレス/領域ごとの上記回数が少なく、上記フラグ値が0無効の物理アドレス等を、優先的に登録する。例えば、制御回路は、消去回数などの値を所定の閾値と比較し、閾値より小さいアドレス/領域を登録する。例えば最小の消去回数の物理セグメントのアドレス対応する複数の物理アドレスを登録する。制御回路は、次のデータ書込みの際、第1のテーブルの情報を参照し、特に、上記回数の少ないアドレス、上記フラグ値が0無効のアドレスを、次の書込み先のアドレス第2の領域/アドレスとして割当てて使用するように選択決定する。これにより、メモリ領域全体の使用消去や書込のバラツキを抑え平準化する。また例えば、制御回路は、複数のデータ書込み要求に対して、第1のテーブルに登録されている複数のアドレス情報の中から例えば上から順優先順に複数を選択して使用する。F連続的なアドレスの割当:制御回路は、メモリ領域における連続的シーケンシャルなアドレス物理アドレス等へデータを書き込むように情報管理及び制御を行う。制御回路は、前記次のデータ書込み先のアドレス/領域を選択決定し前記a第1の領域の[消去動作]b第2の領域の[書込動作]を行うにあたり、例えば、メモリ領域全体の複数の物理アドレスの中から物理アドレス値の順に連続的に割当てて使用する。例えば物理アドレス値を最初から最後まで使い切った場合は最初の物理アドレス値に戻って同様に繰り返し使用する。特に前記セットの動作で、使用済みの第1の領域に対して未使用の第2の領域を選択する場合も、第1、第2の領域で連続したアドレスとなるようにする。例えば、本装置の使用開始時から、上記のようにメモリ領域を連続的なアドレスで使用し続ける。上記により、メモリ領域の使用消去や書込が平準化される。G論理アドレス-物理アドレス:制御回路等は、外部の情報処理装置ホストからの要求における論理アドレスと、メモリ装置の物理アドレスと、の対応関係割当を情報管理する例えばアドレス変換テーブル。特に、論理アドレス空間の大きさよりも物理アドレス空間の大きさに余裕を確保した構成とする。例えば、前記a動作の際、無効化動作として第1の領域のフラグ値の更新1から0へ変更のみ行い、時間的に後で、消去動作として第1の領域のデータ削除処理を行う。H各種テーブル:また、制御回路は、前記各種の情報管理のためのテーブル情報を、制御回路内部に備えるメモリ装置内、もしくは、制御回路外部でメモリモジュール内部に備えるメモリ装置内に保有し管理する。例えば、前記物理アドレス、前記物理セグメント、前記フラグ、及び前記回数の情報などを管理するテーブルや、前記論理アドレスと物理アドレスの対応関係変換を管理するテーブルや、前記次の書込み先のアドレスを選択するための第1のテーブルなどを保有する。また、制御回路は、制御回路側で保有する上記テーブル情報に対応した内容の情報を、メモリ装置側の領域内に、例えば物理アドレス等の単位の領域ごとに格納して管理する。I処理例:制御回路は、情報処理装置ホストからのデータ書込み要求例えば、論理アドレス、書込みデータ、サイズ、等を伴うに対して、前記管理情報テーブルを参照し、論理アドレスに関係付け割当られる物理アドレス、及びフラグや回数などの情報を読み出し、書込みデータの書込み先とする物理アドレス第2のアドレス/領域を選択決定する。例えば、制御回路は、メモリ装置のデータ格納済みの状態フラグ値が1有効の物理アドレス第1の領域に対するデータ書込み要求上書き要求である場合、当該アドレスとは別の新たにデータ書込みが可能な状態フラグ値が0無効である連続的な物理アドレス第2の領域を、第1のテーブルの複数のアドレスの中から、次の書込み先として選択決定する。制御回路は、上記次のアドレス第2の領域を選択すると、上記第1の領域の該当データに対するa[消去動作/無効化動作]を行い、それと共に、上記次のアドレス第2の領域への書込みデータのb[書込動作/有効化動作]を行う。Jパイプライン処理:制御回路は、情報処理装置ホストからのデータ書込み要求及び書込みデータを、制御回路内部または制御回路外部でメモリモジュール内部に備える所定のバッファメモリ装置などに転送格納する第1の処理単位動作と、上記書込みデータを前記メモリ装置の次の書込み先のアドレスへ書き込むための所定の事前準備の処理少なくとも次の書込み先のアドレスの決定を含むを行う第2の処理単位動作と、上記バッファメモリ装置の書込みデータを、メモリ装置の次の書込み先のアドレスへ書き込む第3の処理単位動作とを、パイプライン処理する。また上記パイプライン処理では、前記a[消去動作]とb[書込動作]とで、別のパイプライン処理単位に分けて行ってもよい。K構成例:本メモリモジュールMM0である半導体装置は、例えば、制御回路装置SC0と、複数の不揮発性メモリ装置NVMと、ランダムアクセスメモリRMと、を備える。制御回路装置SC0内部に、前記次の書込み先のアドレス情報を格納する第1のテーブルを保持する。ランダムアクセスメモリRM内部に、前記不揮発性メモリ装置NVMの物理アドレス等の管理情報、対応するフラグや回数の管理情報、データ書込み要求の論理アドレス情報と不揮発性メモリ装置NVMの物理アドレス情報との対応関係変換の管理情報などを格納する第2のテーブルを保持する。制御回路装置SC0は、情報処理装置CCとのインタフェース回路、情報処理回路、バッファメモリ装置、及びメモリ制御回路などを有する。L第2の平準化方法:制御回路は、無効状態0の物理アドレスの最大消去回数と、有効状態1の物理アドレスの最小消去回数との差を求め、この差が所定の閾値よりも大きい場合は、このような差を小さくするために消去回数を平準化するために、有効状態1の物理アドレスに関する最大消去回数の物理アドレスのデータを、無効状態0の物理アドレスに関する最大消去回数の物理アドレスへ移動させる。M初期化:制御回路は、例えば、装置使用開始時あるいは電源オン直後起動時に、制御回路内部及びランダムアクセスメモリ等に格納されている各管理情報のテーブルの内容を初期化し、また不揮発性メモリ装置に格納されている管理情報の内容を初期化する。また、制御回路は、起動終了時電源オフ直前には、各テーブル情報を不揮発性メモリ装置内に保存する。また、制御回路は、起動時には、不揮発性メモリ装置内に保存されている各テーブル情報を読み出して再現し、前回の続きの状態から制御を開始する。<実施の形態1>図1~図11を用いて、実施の形態1の情報処理システムについて説明する。実施の形態1は、不揮発性メモリ装置NVM相変化メモリPMの物理アドレスPA毎のデータ消去動作消去回数ECに関する第1の平準化方法動的な平準化方法を含む構成である。この平準化とは、NVM領域のデータ消去動作のバラツキを抑え平準化することを指す。[システム]図1は、実施の形態1の情報処理システムのブロック構成例を示す。本情報処理システムは、情報処理装置CCと、メモリモジュールMM0とが接続される構成である。情報処理装置CCは、本実施の形態では、メモリモジュールMM0へ読み書き保存されるデータを最小512バイト単位の論理アドレスLAで管理するホストコントローラCPUチップ等である。メモリモジュールMM0は、不揮発性ストレージ装置である半導体装置である。情報処理装置CCは、インターフェース信号HDHIFを通じて、メモリモジュールMM0に対してデータの読み出しや書き込みを行う。情報処理装置CCから、クロック情報が埋め込まれシリアルデータへ変換されたリードリクエストRQやライトリクエストWQなどが、インターフェース信号HDHIFを通じて、メモリモジュールMM0へ入力される。情報処理装置CCとメモリモジュールMM0とを接続する信号方式には、シリアルインターフェース信号方式、パラレルインターフェース信号方式や光インターフェース信号方式などがあり、全方式を適用可能である。また、情報処理装置CCとメモリモジュールMM0とを動作させるクロック方式として、コモンクロック方式、ソースシンクロナスクロック方式、エンベデッドクロック方式などがあり、全クロック方式を適用可能である。本実施の形態では、エンベデッドクロック方式でありシリアルインターフェース信号方式による動作例を説明する。リードリクエストRQには、論理アドレス値LA、データ読み出し命令RD、セクタカウントSECなどが含まれ、また、ライトリクエストWQには、論理アドレス値LA、データ書込み命令WT、セクタカウントSEC、及び書込みデータWDATAなどが含まれる。メモリモジュールMM0は、複数本例では8個の不揮発性メモリ装置NVM{NVM10~NVM17}と、ランダムアクセスメモリRMと、これらのメモリを制御する制御回路SC0と、を有する構成である。制御回路SC0は、ストレージコントローラ等と言い換え可能である。本実施の形態の不揮発性メモリ装置NVMは、後述の相変化メモリPM図3を採用する。複数8個の不揮発性メモリ装置NVM101~NVM178は、本例では同じ構成性能を持つ。制御回路SC0内には、後述の書込み物理アドレステーブルNXPAT図7などが格納されている。また、ランダムアクセスメモリRM内には、後述の物理アドレステーブルPAT図5、物理セグメントテーブルPST{PST1,PST2}図6、アドレス変換テーブルATT図8、等が格納されている。制御回路SC0内及びランダムアクセスメモリRM内に各種管理情報のテーブルを保有することにより、アドレス決定などの処理が効率化される。[制御回路]図2は制御回路SC0の構成例を示す。制御回路SC0は、インターフェース回路HIFと、バッファBUF{BUF0~BUF3}バッファメモリ装置と、ブート用不揮発性メモリ装置NVM0と、書込み物理アドレステーブルNXPATと、調停回路ARBと、情報処理回路MNGと、NVM{NVM10~NVM17}をそれぞれ直接制御するメモリ制御装置NC{NC0~NC7}と、ランダムアクセスメモリRMを直接制御するメモリ制御装置RMCと、を有する構成である。図2の構成例では、複数4個のバッファBUF{BUF0~BUF3}を有する。情報処理回路MNGは、制御回路SC0内の書込み物理アドレステーブルNXPATを管理し、また、ランダムアクセスメモリRM内の物理アドレステーブルPAT、物理セグメントテーブルPST、及びアドレス変換テーブルATTなどを管理する。[揮発性メモリ装置NVM相変化メモリPM]図3は、本実施の形態で図1の不揮発性メモリ装置NVM{NVM10~NVM17}として使用する例である、相変化メモリPMのブロック構成例を示す。相変化メモリPMは、クロック生成回路SYMD、ステータスレジスタSTREG、アドレスコマンドインターフェース回路ADCMDIF、入出力バッファIOBUF、制御回路CNTLOGIC、温度センサTHMO、データ制御回路DATACTL、及び複数のメモリバンクBK{BK0~BK3}、等を有する構成である。各メモリバンクBKにおいては、複数のメモリアレイARY{ARY0~m}、ロウアドレスラッチRADLT、カラムアドレスラッチCADLT、ロウデコーダROWDEC、カラムデコーダCOLDEC、データ選択回路DSW1、及びデータバッファDBUF0,DBUF1、等が含まれる構成である。各メモリアレイARYにおいては、複数のメモリセルc相変化型メモリ素子、ビット線選択回路BSW、センスアンプSA、及びライトドライバWDR、等が含まれる構成である。アドレスコマンドインターフェース回路ADCMDIFに入力される制御信号CTLは、コマンドラッチイネーブルCLE、チップイネーブル信号CEB、アドレスラッチ信号ALE、ライトイネーブル信号WEB、リードイネーブル信号REB、レディビジー信号RBB、等の信号から構成される。入出力バッファIOBUFに入力される入出力信号IO信号8ビットでは、コマンド、アドレス、及び書き込みデータが入力され、読み出しデータが出力される。本実施の形態において各ブロックを構成する回路素子は、例えば、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。更に、上記相変化メモリPMのように、メモリセルは、抵抗性記憶素子を用いているReRAMなどを用いてもよい特性は図16と同様。なお、不揮発性メモリ装置NVMとしては、上記相変化メモリPMに限らず、前述同様の特性を持つ他の種類のメモリ装置を適用することができる。[初期シーケンス]図4は、本情報処理システム図1の電源投入オン時の初期シーケンス例を示す。t1期間PwOnで、情報処理装置CC、メモリモジュールMM0内の不揮発性メモリ装置NVM{NVM10~NVM17}、ランダムアクセスメモリRM、及び制御回路SC0へ電源投入する。t2期間Resetでは、情報処理装置CC、制御回路SC0、不揮発性メモリ装置NVM{NVM10~NVM17}、及びランダムアクセスメモリRMとそれらの内部状態を、リセット初期設定する。このリセット方法は、特に限定しないが、それぞれの内蔵回路で自動的にリセットを行う方法でもよいし、あるいは、外部にリセット端子を持ちこのリセット信号図1、RSTSIG,RESETによってリセット動作を行う方法でもよいし、情報処理装置CCからインターフェース信号HDHIFを通じてリセット命令を制御回路SC0へ入力してリセットを行う方法でもよい。制御回路SC0は、ランダムアクセスメモリRM図1に格納されているアドレス変換テーブルATT、物理セグメントテーブルPST1,PST2、及び物理アドレステーブルPATを初期化し、更に不揮発性メモリ装置NVM格納情報及び書込み物理アドレステーブルNXPATを初期化する。t2期間が終了した後のt3期間SetUpでは、情報処理装置CCは、制御回路SC0内のブート用不揮発性メモリNVM0に格納されているブートプログラムを読み出し、情報処理装置CCを立ち上げる。t3期間が終了した後のt4期間Idle以降では、メモリモジュールMM0は、アイドル状態となり、情報処理装置CCからのリクエストを待つ状態となる。制御回路SC0は、装置使用開始時、あるいは電源オン直後起動時などに、上記t1,t2のように、各テーブルPAT、PST、ATTの内容を初期化し、更に、不揮発性メモリ装置NVMの格納情報、及び制御回路SC0内の書込み物理アドレステーブルNXPATの内容を初期化する。初期化の処理では、例えば装置使用開始の場合、図7a、図8などのように、値に0を設定する。また、制御回路SC0は、起動終了時電源オフ直前には、上記各テーブル情報を不揮発性メモリ装置NVM内に保存する。また、制御回路SC0は、起動時に、NVM内に保存されている各テーブル情報を読み出して再現し、前回の続きの状態から制御を開始する。[物理アドレステーブルPAT]図5は、RMに格納されている物理アドレステーブルPATの構成例を示している。PATは、物理アドレスPAPA310と、当該物理アドレスPAに対応した、有効フラグVF、及び消去回数ECとを有して構成される。本実施の形態では、物理アドレスPAPA31032ビットは、上位12ビットによる物理セグメントアドレスPSAPA3120と、下位20ビットによる物理アドレスPA190なお32ビットのPAとの区別のためPPAとすると、を有して構成される。有効フラグVFの値は、0または1であり、0がinvalid無効状態を示し、1がvalid有効状態を示す。無効0は、アドレス未割当、次書込み使用可データ消去可、初期状態、等の意味にも対応付けられる。有効1は、アドレス割当済み、次書込み使用不可データ消去不可、等の意味にも対応付けられる。また、0から1にすることを有効化、1から0にすることを無効化とする。本実施の形態では、有効フラグVF=0無効の物理アドレスPAを無効物理アドレスIPAとし、VF=1有効の物理アドレスPAを有効物理アドレスVPAとして管理する。消去回数ECEraseCountは、対応する物理アドレスPA領域単位で今までにデータ消去動作された回数ないし対応するデータ書込動作された回数を示す。消去回数ECは、例えば、NVMの使用開始時をEC=0として、制御回路SC0によるデータ消去動作ごとに累積でカウントアップされる。[物理セグメントテーブルPST]図6は、RMに格納されている物理セグメントテーブルPST{PST1,PST2}の構成例を示す。PSTは、物理セグメントアドレスPSA図5に関する管理テーブルであり、図6aは、無効物理アドレスIPAに関する物理セグメントテーブルPST1を示し、図6bは、有効物理アドレスVPAに関する物理セグメントテーブルPST2を示す。図6aにおいて、物理セグメントテーブルPST1は、物理セグメントアドレスPSAPA3120と、当該PSA内の無効物理アドレスIPAの総数TNIPAと、当該PSA内の無効物理アドレスIPAの中で最大消去回数ECmaxを持つ無効物理アドレスIPAmaxと、当該最大消去回数ECmaxと、当該PSA内の無効物理アドレスIPAの中で最小消去回数ECminを持つ無効物理アドレスIPAminと、当該最小消去回数ECminと、を有して構成される。図6bにおいて、物理セグメントテーブルPST2は、物理セグメントアドレスPSAPA3120と、当該PSA内の有効物理アドレスVPAの総数TNVPAと、当該PSA内の有効物理アドレスVPAの中で最大消去回数ECmaxを持つ有効物理アドレスVPAmaxと、当該最大消去回数ECmaxと、当該PSA内の有効物理アドレスVPAの中で最小消去回数ECminを持つ有効物理アドレスVPAminと、当該最小消去回数ECminと、を有して構成される。なお、複数のセクタのECの総計により、セグメント単位での消去回数ECも管理される。また、TNVPA例に示すように、1セグメントを構成するN個のセクタPAからIPA数TNIPAを引くとVPA数TNVPAになる。[単位サイズ]本実施の形態で用いる各種の単位やサイズの構成例についてまとめると以下である。図1のNVMPMの領域における、1物理アドレスPA領域=1セクタ=512バイトである。また、1物理セグメントアドレスPSA領域は、20ビット分2048個のPAセクタの連続的な集まりによる単位であり、1メガバイト2048×512バイトである。図5,図6のように、12ビット分4096個の物理セグメントアドレスPSA0~FFFを有し、20ビット分の物理アドレスPA0~FFFFFを有する。本方式では、a[消去動作]、b[書込動作]のデータサイズは等しく、例えばセクタやセグメントの単位である。なお本方式ではNAND型フラッシュメモリ等におけるページやブロックといった単位は使わない。セクタやセグメントなどの単位呼称は、適用するメモリに応じて他の単位呼称に言い換え可能である。情報処理装置CCホストからみた論理アドレスLA空間特にストレージアドレスに対して、アドレス変換テーブルATTを用いて、図1のNVMの物理アドレスPA空間が関係付けられる。特に、LA空間の大きさよりもPA空間の大きさに余裕を確保する構成とする。これにより、その余裕分のPA領域を用いて、消去動作などの効率性が高まる。例えば余裕分のPA領域でVF=0無効とし、データの消去動作と書込動作とを非同期で行うことができる。例えば先に無効化VF=0されたPA領域を後でデータ消去動作すること等ができる。[書込み物理アドレステーブルNXPAT]図7は、制御回路SC0に格納されている書込み物理アドレステーブルNXPATを示す。図7aは、装置使用開始時のNXPATの初期設定例を示す。図7aは、NXPATの内容の更新状態例を示す。NXPATは、不揮発性メモリ装置NVM{NVM10~NVM17}へデータを書き込む際に次に使用するNVMの物理アドレスPANXPAを決定選択するために用いるテーブルである。NXPATは、複数N組の物理アドレスPANXPAの情報の登録に対応している。NXPATは、エントリー番号ENUMと、物理アドレスNXPA32ビットと、当該NXPAに対応した、有効フラグNXVF、及び消去回数NXECと、を有する構成である。エントリー番号ENUMは、複数N組のNXPAにおけるN値0番~N-1番を示し、このN値は書込み優先度登録数を示す。このN値が小さい順から優先で使用される。NXPANXVFNXECは、図7のPATの情報に基づいた値が格納される。図7aのNXPATの初期設定例えば図4のt1では、ENUM=0番からN-1番まで順にそれぞれ物理アドレスNXPAの0番地からN-1番地が設定される。そしてこれらの物理アドレスNXPAに対応する有効フラグNXVF及び消去回数NXECはすべて0に設定される。消去回数NXECは、PATのECと同様に、NVMの使用開始時を0とした場合である。[最大書込サイズ、N値]なお、本実施の形態で、b[書込動作]のデータサイズ例えば1セクタ=512バイトとは別に、制御回路CS0からNVMのメモリセル群に対して一度に書き込みできる最大のサイズ最大書込サイズは、例えば図3のNVMの[チップあたりのバッファのサイズ]×[並列チップ数]=M×512バイトセクタ、である。例えばM=16×8=128である128個の物理アドレスPA分。このように一度に並列でMセクタ分のデータ書き込みができる構成に対応して、書込み物理アドレステーブルNXPATに、少なくともN=M個分の書込み物理アドレス情報を登録保持させるとよい。[アドレス変換テーブルATT,NVM情報]図8aは、RMに格納されているアドレス変換テーブルATTの構成例を示す。図8bは、図8aのATTの内容に対応して、不揮発性メモリ装置NVM側に格納される情報を示す。図8a,bは、NVM使用開始時の初期設定状態例を示している。ATTは、情報処理装置CCから制御回路SC0へ入力指定された論理アドレスLAを、不揮発性メモリ装置NVMの物理アドレスPAへ変換するために使用するテーブルであり、LAとPAの対応関係が設定される。アドレス変換テーブルATTは、論理アドレスLA、物理アドレスPA現在の物理アドレスCPA、当該PAの有効フラグVFCPAに対応する有効フラグCVF、等を有して成る。有効フラグ値VFCVFは、図5のVFと同様である。VF=0無効は、当該LAに対してPAが割当てられていないこと未割当を示し、VF=1有効は、当該LAに対して当該PAが割当てられていること割当済みを示す。NVM使用開始時の初期設定時例えば図4のt1、図8aのように、ATTの全PAと当該PAの有効フラグVFが0に設定される。図8bの不揮発性メモリ装置NVM{NVM10~NVM17}の情報は、物理アドレスPA、データDATA、論理アドレスLA、データ有効フラグDVFDVF情報格納領域、等を有して成る。これらNVM情報はATT側と対応した内容の情報が格納される。上記DATAは、PAに対応する領域データ格納領域である。上記LAは、LA情報格納領域である。上記DVFは、当該PA,DATAに対応した、DVF情報の格納領域である。NVM側のDVFは、ATT側のVFと対応関係を有する。不揮発性メモリ装置NVM内に管理情報を格納管理することにより、アドレス決定などの処理が効率化される。NVM使用開始時の初期設定時例えば図4のt1は、図8bのように、NVM情報は、全PAに対応する全DATA、全LA、及び全DVFが0に設定される。なおNVM使用開始後においては、電源投入時、各テーブル情報では、データ書き込み格納済みのPAに関する情報は保存されている。[ライトリクエスト]情報処理装置CCからインターフェース信号HDHIFを通じてメモリモジュールMM0へライトリクエストWQが入力された場合における不揮発性メモリ装置NVMへのデータ書き込み例は以下である。WQに含まれるセクタカウントSECは、1物理アドレスPA領域=1セクタ=512バイトごとに1カウントとし、セクタ単位のデータ書き込みを何回繰り返すかを指定する情報である。例えばSEC=1の場合、512バイト分のサイズのデータ書込みを示す。ある動作例として、SEC=1のライトリクエストWQがN回入力された場合WQ1~WQN、それぞれのライトリクエストWQに含まれるデータWDATAは、NVMのN個の物理アドレスPA領域セクタへ書き込まれる。このために使用されるPAは、書込み物理アドレステーブルNXPATに登録されている物理アドレスNXPAの中から選択決定される。例えば、NXPAT図7aのN個のNXPAによる0番地からN-1番地までの各領域へ順に書き込まれる。別の動作例として、例えばSEC=16=8KバイトのライトリクエストWQが1回入力された場合、このライトリクエストWQに含まれるデータWDATAは、NVMの物理アドレスPA領域セクタへのN=16個の512バイトごとの書込みデータとして分解され、N=16個の各PA領域セクタへ格納される。このために使用されるPAは、NXPATのN個のNXPAの中から選択され、例えば0番地からN-1番地までの各領域へ順に書き込まれる。[データ書込み処理]図9は、情報処理装置CCからメモリモジュールMM0の制御回路SC0へライトリクエストWQが入力された際にMM0SC0が行うデータ書込み動作の処理フロー例を示す。本実施の形態では、SC0内の情報処理回路MNGは、複数8個のNVM{NVM10~NVM17}の中メモリ領域へ、前述の512バイトのサイズの物理アドレスPA領域セクタ毎に書込みデータWDATAを書き込む。例えばライトリクエストWQ01は、論理アドレス値LA=0、データ書込み命令WT、セクタカウントSEC=1、512バイト単位の書込みデータWDATAWDATA01、が含まれるとする。図9の各処理主体は主にSC0MNGである。また図9は、制御回路SC0が備える書込み物理アドレステーブルNXPATが1つの場合図2の処理例である。Step101ライトリクエストWQWQ01が入力されると、インターフェース回路HIFは、WQに埋め込まれているクロック情報を取り出し、シリアルデータ化されたWQをパラレルデータへ変換し、バッファBUF0、及び情報処理回路MNGへ転送する。Step102次に、情報処理回路MNGは、上記WQWQ01のLA=0,WT,SEC=1を解読し、ランダムアクセスメモリRMの情報ATT,PST,PATにおけるLA=0番地に対応して格納されている現在の物理アドレス値CPA=0情報と、この値CPA=0に対応した有効フラグ値VFCVF例えば0及び消去回数値EC例えば500情報を読み出す。Step103次に、SC0は、書込み物理アドレステーブルNXPATから、書込み優先度の高い順、即ちENUM値の小さい順に、セクタカウントSECで指定された個数分例えば1個分だけ、書込み物理アドレスNXPA例えばNXPA=100と、このNXPAに対応したNXVF及びNXECの値を読み出す。Step104次に、SC0は、上記Step102の現在物理アドレス値CPA例:0と上記Step103の書込み物理アドレスNXPA例:100とを比較し、等しい場合YesはStep107へ、異なる場合NoはStep105へ移る。Step105Step105の場合、SC0は、Step104の現在物理アドレス値CPA例:0に対応した有効フラグ値CVFが0であるかどうかを判定する。CVF=0の場合Yesは、当該論理アドレスLA例:0に対応するNVMの中のPA例:0が無効であることを示し、これは当該LA例:0に対応させるPAとしては新しい物理アドレスPANEWPA例:100しか存在しないことを示すため、Step107へ移る。新しい物理アドレスPAをNEWPAとする。上記CVF=1の場合Noは、当該論理アドレスLA例:0に対応する物理アドレスCPA例:0が有効未だに有効であることを示すため、Step106へ移る。Step106Step106では、SC0は、上記論理アドレスLA例:0に対応するNVMの新しい物理アドレスPA例:100へ当該書込みデータWDATA01を書き込むために、現在物理アドレスCPA例:0に対応する有効フラグ値CVFを0無効へ変更し、更に対応して、物理アドレステーブルPAT内の当該物理アドレスCPA例:0の有効フラグVFを0無効に変更する。このようにStep106でLAに対応するCPAを無効化した後、Step107へ移る。Step107Step107では、SC0は、不揮発性メモリ装置NVM{NVM10~NVM17}の中の上記物理アドレスCPA=NXPA例:100の領域へ、当該書込みデータWDATA01と、当該NXPAに対応する論理アドレス値LA例:0及び有効フラグ値VF例:1とを書き込む。Step108続いてStep108では、SC0は、RMATTの論理アドレスLA例:0の領域に、上記Step107で書き込んだNVMのLA例:0に対応するPA例:100及びVF例:1情報を書き込む。Step109次のStep109では、MNGは、RM内の物理アドレステーブルPATの内容を更新する。即ち、MNGは、物理アドレスNXPA例:100に対応する消去回数値NXECを1つ増加させた新たな消去回数値ECを生成させ、RM内のPAT内の当該物理アドレスPA例:100に対応する消去回数値ECを、上記新たな消去回数値NEWECとなるように書き換え即ちECのカウントアップ、当該PAの有効フラグVFを1有効にする。Step110Step110では、SC0は、書込み物理アドレステーブルNXPATに登録されているN個のすべての物理アドレスNXPAへの書込み使用が完了した状態かどうか次に使用候補となるNXPAのエントリが無いか有るかを判定する。特に、NXPATの全NXPAへの書込みが完了した状態エントリ無しの場合YesはStep111へ移り、未完了エントリ有りの場合Noは最初に戻って情報処理装置CCからメモリモジュールMM0へのライトリクエストWQを待つ。Step111Step111では、上記NXPATの全NXPAの書込みが完了した時点で、MNGは、物理アドレステーブルPATのPAの有効フラグVF及び消去回数ECの情報を利用し、物理セグメントテーブルPST内の当該物理セグメントアドレスPSA対応する複数のPAに関する各情報を求め、無効物理アドレスIPAに関する物理セグメントテーブルPST1を更新する。即ち、MNGは、PST1内の当該PSAにおける前述のTNIPA,IPAmax,ECmax,IPAmin,ECminの値を求め、PST1を更新する。また上記同様に、MNGは、有効物理アドレスVPAに関する物理セグメントテーブルPST2内の当該PSAにおける前述のTNVPA,VPAmax,ECmax,VPAmin,ECminの値を求め、PST2を更新する。Step112Step112では、更に、MNGは、書込み物理アドレステーブルNXPATの内容を更新する後述、図10等。Step112のNXPATの更新が終了すると、最初に戻って情報処理装置CCからメモリモジュールMM0へのライトリクエストWQを待つ。[NXPAT更新処理]図10では、図9のStep112に対応した、情報処理回路MNGがデータをNVMへ書き込むために必要な書込み物理アドレステーブルNXPATの更新の処理フロー例を示す。MM0は、NXPATを更新するために、まず物理セグメントアドレスPSAを決定し、次にこのPSA内の物理アドレスPAを決定する、という流れになる。ランダムアクセスメモリRMには、前述の図6のPST12のように、物理セグメントアドレスPSA毎に、無効物理アドレスIPAの総数TNIPA、有効物理アドレスVPAの総数TNVPA、IPA,VPAの中で消去回数ECの最小値ECminを持つ物理アドレスIPAmin,VPAmin、及び当該最小消去回数ECmin、といった情報が格納されている。Step201まず、MNGは、RMPST1等から、物理セグメントアドレスPSA毎に、無効物理アドレス総数TNIPAと、これらの無効物理アドレスIPA対応PA、IPAmin及びECminなどの情報を読み出す。Step202次に、MNGは、上記PSAの中から、上記読み出されたPSA毎のTNIPAが書込み物理アドレステーブルNXPATの登録数Nよりも大きいTNIPA>Nという条件を満たすPSA対応PAを選択する。Step203更に、MNGは、上記選択されたPSA毎の最小消去回数値ECminを比較し、当該ECminの中の最小値MINECminとするを求める。Step204次に、MNGは、上記最小値MINECminを持つ物理セグメントアドレスPSA及び対応する物理アドレスPAから、書込み物理アドレステーブルNXPATを更新するための、物理セグメントアドレスPSATPSAとする及び対応する物理アドレスPATPAとするを決定する。上記Step202で選択される物理セグメントアドレスPSAを存在させるには、NVMにおける物理アドレスPA空間の大きさを、論理アドレスLA空間の大きさよりも、少なくともNXPATが登録できるアドレス分N分の大きさ以上にすると良い。Step205次に、MNGは、上記更新用の物理セグメントアドレスTPSA内の物理アドレスTPAに対応する消去回数値ECをRM内から読み出し、所定の消去回数閾値th1とすると比較する。EC≦th1の場合Yesは、現在の物理アドレスCPAへの書込みを許可し、Step206へ移る。EC>th1の場合Noは、上記書込みを禁止し、Step209へ移る。Step209Step209では、MNGは、現在の物理セグメントアドレスPSA内で、消去回数閾値th1以下の消去回数ECを持つ無効物理アドレスIPAの数n1とするが、書込み物理アドレステーブルNXPATが登録できるアドレスの数Nよりも小さいかどうかn1<Nを判定する。小さい場合YesはStep212へ、大きい場合はStep210へ移る。Step210Step210では、現在の物理アドレスCPAへ1を加算した連続する新しい物理アドレスCPAを生成し、Step205へ戻る。Step211Step211では、消去回数閾値th1へ所定値α分だけ加算した、新しい消去回数閾値th1を生成し、Step205へ戻る。Step206Step206では、MNGが、書込み物理アドレステーブルNXPATへ、現在の物理アドレスCPATPA情報と、当該CPATPAに対応した有効フラグ値VF及び消去回数値EC情報とを登録する。NXPATには、図7のようにN組の登録が可能であり、本実施の形態でStep206では、エントリ番号ENUMの小さな順にN組分の情報が登録される。また本実施の形態では、上記N値は、MNGによって任意に設定可能であり、特に、不揮発性メモリ装置NVM{NVM10~NVM17}への書込み速度が最大となるように設定すると良い。Step207次のStep207では、MNGは、書込み物理アドレステーブルNXPATへの上記全N組の情報の登録が完了したかをチェックする。未完了の場合NoはStep209へ移り、完了の場合YesはStep208へ移る。Step208Step208では、MNGは、書込み物理アドレステーブルNXPATの更新を完了する。[更新例]図11は、アドレス変換テーブルATT及び不揮発性メモリ装置NVM{NVM10~NVM17}の情報の更新状態例を示す。図11aは、図8のATT及びNVMの初期状態に対して、制御回路SC0がNVMへライトリクエストWQWQ1~WQ3によるデータWDATAを書き込んだ後NVM使用開始後の状態を示している。更に図11bは、図11aの状態の後に、続いて、制御回路SC0がNVMへライトリクエストWQWQ4~WQ9によるデータWDATAを書き込んだ後の状態を示している。図8と同様に、ATT及びNVMに格納される各アドレス、データ、及びフラグ等の値を示している。図11aで、本例では、まず情報処理装置CCから制御回路SC0へ例えば4つのライトリクエストWQ0,WQ1,WQ2,WQ3が入力され、これらWQ{論理アドレスLA,データ書込み命令WT,セクタカウントSEC,書込みデータWDATA}のデータWDATA0~WDATA3がNVMへ書き込まれた場合である。第1のライトリクエストWQ0には{LA=0,WT,SEC=1,WDATA0}が含まれる。第2のライトリクエストWQ1には{LA=1,WT,SEC=1,WDATA1}が含まれる。第3のライトリクエストWQ2には{LA=2,WT,SEC=1,WDATA2}が含まれる。第4のライトリクエストWQ3には{LA=3,WT,SEC=1,WDATA3}が含まれる。上記WQ0~WQ3が制御回路SC0へ入力された際、インターフェース回路HIFは、これらのライトリクエストWQをバッファBUF0へ転送する。次に、情報処理回路MNGは、バッファBUF0へ格納されているWQ0~WQ3を順に読み出す。次に、MNGは、WQ0~WQ3の論理アドレス値LAがそれぞれ0,1,2,3であるため、メモリ制御装置RMCを通じて、RMに格納されているアドレス変換テーブルATTの論理アドレスLAの0番地、1番地、2番地、及び3番地から、対応する物理アドレス値PA及び有効フラグ値VFを読み出す。最初は図8のように読み出された全てのVFCVFは0無効であるため、LA=0~3番地にはPAが割り当てられていないことがわかる。次に、MNGは、書込み物理アドレステーブルNXPAT図7のエントリ番号ENUMの0番から3番まで4つのRQに対応した4個分に格納されている物理アドレス値NXPA本例では図7aのNXPA=0,1,2,3を読み出し、当該物理アドレス値NXPAを、図11aのATTのLACPAに示すように、論理アドレスLAの0~3番地に対して割り当てる。更に、MNGは、上記物理アドレス値NXPA0~3に従い、調停回路ARB及びメモリ制御装置NC{NC0~NC7}を通じて、図11bに示すように、不揮発性メモリ装置NVMの物理アドレスPA=0番地の領域に対しては、第1のライトリクエストWQ0のデータWDATA0及びLA=0,DVF=1の情報を書き込む101。同様に、PA=1へWQ1のWDATA1,LA=1,DVF=1を書き込み102、PA=2へWQ2のWDATA2,LA=2,DVF=1を書き込み103、PA=3へWQ3のWDATA3、LA=3,DVF=1を書き込む104。最後に、MNGは、上記801~804に対応して、メモリ制御装置RMCを通じて、RMのアドレス変換テーブルATTの論理アドレスLA=0に対しては、図11aのように、物理アドレス値CPA=0、及び有効フラグ値CVF=1を書き込む。同様に、LA=1へCPA=1,CVF=1を書き込み、LA=2へCPA=2,CVF=1を書き込み、LA=3へCPA=3,CVF=1を書き込む。図11bで、情報処理装置CCから制御回路SC0へ、更に6つのライトリクエストWQ4,WQ5,WQ6,WQ7,WQ8,WQ9が入力され、これらのWQのデータWDATA4~WDATA9がNVMへ書き込まれた後の状態である。第5のライトリクエストWQ4には{LA=0,WT,SEC=1,WDATA4}が含まれる。第6のライトリクエストWQ5には{LA=1,WT,SEC=1,WDATA5}が含まれる。第7のライトリクエストWQ6には{LA=4,WT,SEC=1,WDATA6}が含まれる。第8のライトリクエストWQ7には{LA=5,WT,SEC=1,WDATA7}が含まれる。第9のライトリクエストWQ8には{LA=2,WT,SEC=1,WDATA8}が含まれる。第10のライトリクエストWQ9には{LA=3,WT,SEC=1,WDATA9}が含まれる。上記6つのライトリクエストWQ4~WQ9が制御回路SC0へ入力された際、インターフェース回路HIFは、これらのWQをバッファBUF0へ転送する。次に、情報処理回路MNGは、上記バッファBUF0へ格納されているWQ4~WQ9を順に読み出す。次に、MNGは、WQ4~WQ9のLAがそれぞれ0,1,4,5,2,3であるため、メモリ制御装置RMCを通じて、RMのアドレス変換テーブルATTのLA=0番地、1番地、4番地、5番地、2番地、及び3番地から、それぞれ物理アドレス値PA及び有効フラグ値VFを読み出す。そして以下1~6のようにまず[無効化動作]NVMのデータ有効フラグ値DVFを0にすること等が実施される。1WQ4に関して、図11aのように、ATTのLA=0に対応する物理アドレス値CPA=0、有効フラグ値CVF=1有効、割当済であり、まず、既に書き込まれている当該物理アドレスPA=0のデータWDATA0を無効にするために、情報処理回路MNGは、NVMのPA=0のDVFを0に設定する1から0へ更新する。101→111。2またWQ5に関して、ATTのLA=1に対応するCPA=1,CVF=1であり、既に書き込まれているPA=1のデータWDATA1を無効にするために、NVMのPA=1のDVFを0にする102→112。3次にWQ6に関して、図11aのように、ATTのLA=4に対応するCPA=0,CVF=0無効、未割当であり、LA=4には物理アドレスPAが割り当てられていないことがわかる105。4またWQ7に関して、ATTのLA=5に対応するCPA=0,CVF=0であり、LA=5には物理アドレスPAが割り当てられていないことがわかる106。5次にWQ8に関して、ATTのLA=2に対応するCPA=2,CVF=1であり、既に書き込まれているNVMのPA=2のデータWDATA2を無効にするために、NVMのPA=2のDVFを0にする103→113。6またWQ9に関して、ATTのLA=3に対応するCPA=3,CVF=1であり、既に書き込まれているPA=3のデータWDATA3を無効にするために、NVMのPA=3のDVFを0にする104→114。上記無効化動作の後、情報処理回路MNGは、以下のようにWQのデータWDATA及び対応情報をNVMの領域へ書き込む。MNGは、上記WQ4~WQ9の論理アドレス値LAがそれぞれ0,1,4,5,2,3であるため、書込み物理アドレステーブルNXPAT図7のエントリ番号ENUMの4番から9番まで6つのWQに対応した6個分に格納されている物理アドレス値NXPA=4,5,6,7,8,9を読み出し、当該NXPAを、図11bのLACPAのように、LAの0番地、1番地、4番地、5番地、2番地、及び3番地に対して割り当てる。更に、MNGは、上記物理アドレス値NXPA4~9に従い、調停回路ARB及びメモリ制御装置NC{NC0~NC7}を通じて、不揮発性メモリ装置NVM{NVM10~17}のPA=4番地の領域に対しては、ライトリクエストWQ4のデータWDATA4、論理アドレス値LA=0、及びデータ有効フラグ値DVF=1を書き込む115。同様に、PA=5へWQ5のWDATA5,LA=1,DVF=1を書き込み116、PA=6へWQ6のWDATA6,LA=4,DVF=1を書き込み117、PA=7へWQ7のWDATA7,LA=5,DVF=1を書き込み118、PA=8へWQ8のWDATA8,LA=2,DF=1を書き込み119、PA=9へWQ9のWDATA9,LA=3,DVF=1を書き込む120。[消去動作書込動作]本方式で、a[消去動作/無効化動作]b[書込動作/有効化動作]のセット動作の例は以下である。1回の1PAセクタ分のデータ書込動作の際、新規のデータ書き込みの場合など、有効フラグVF=0のアドレスへの書き込みの場合は、当然ながら消去動作を伴わず即時に書き込みされる。上書き要求の場合など、有効フラグVF=1のアドレスへの書き込みの場合は、当該第1のアドレス領域には上書きせず、無効化動作VFDVF値の更新1→0、及びデータ消去全ビットのリセットが行われ、続いて、第1のアドレス領域とは別の連続的な第2のアドレス領域VF=0である次の書込み物理アドレスNXPAの領域に対する書込みデータの書き込み動作、及び有効化動作VFDVF値の更新0→1が行われる。なお変形例として、上記セット動作につき、[消去動作]と[書込動作]の順序を逆にすることもできる。また、[消去動作]については、前述のように、無効化フラグ値更新のみ行っておき、時間的に後でデータ消去リセットを行うようにすることもできる。本実施の形態では、相変化メモリPMであるため、[消去動作]では、データ消去対象の全メモリセルの各々の状態を一旦アモルファスあるいは結晶状態のいずれかへ設定するリセット動作を行う。リセット動作により全メモリセルの情報値を‘1’にする図16。[効果等]以上のように、実施の形態1によれば、制御回路SC0により、書込み物理アドレステーブルNXPAT等の管理に基づき、情報処理装置CCからのデータ書込み要求WQに対して不揮発性メモリ装置NVM~WQは、インターフェース回路HIFでまず第1のバッファBUF0へ転送されるWTBUF0。第1のバッファBUF0へ書込みデータWDATAが格納できない状態バッファサイズ上限などになると、次のT2~T4の期間に発生した複数N回のライトリクエストWQ~WQは、第2のバッファBUF1へ転送されるWTBUF1。また第2のバッファBUF1へ書込みデータが格納できない状態になると、次のT4~T6の期間に発生した複数N回のライトリクエストWQ~WQは、第3のバッファBUF2へ転送されるWTBUF2。また第3のバッファBUF2へ書込みデータが格納できない状態になると、次のT6~T8の期間に発生した複数N回のライトリクエストWQ~WQは、第4のバッファBUF3へ転送されるWTBUF3。なお上記NはNXPATの登録数Nと対応関係である。情報処理回路MNGは、T1~T3の期間において、バッファBUF0に格納されている書込みデータWDATAをNVMへ書込むための事前準備動作PREOP0を行う。情報処理回路MNGが行う事前準備動作PREOP0の処理内容例を以下に示す。1上記ライトリクエストWQ~に含まれる論理アドレス値LAを利用し、アドレス変換テーブルATTから、当該LAに関係付けられる物理アドレスPAを読み出し、必要に応じてこのPAの有効フラグ値VF対応データ有効フラグ値DVFを0にして対応データDATAを無効にする。2アドレス変換テーブルATTを更新する。3書込み物理アドレステーブルNXPATに格納されている物理アドレスNXPAを読み出し、このアドレスNXPAへ、ライトリクエストWQ~に含まれる論理アドレスLAを割り当てる。4物理セグメントテーブルPSTPST1PST2を更新する。5物理アドレステーブルPATを更新する。6次の書き込みに備えて、書込み物理アドレステーブルNXPATを更新する。他の事前準備動作PREOP1~PREOP3についても上記PREOP0と同様である。次に、情報処理回路MNGは、T3からT5の期間において、バッファBUF0に格納されている書込みデータWDATAを不揮発性メモリ装置NVMへ書き込むデータ書込み動作WTNVM0を行う。この際、データWDATAが書き込まれるNVMの物理アドレスPAは、上記3で割り当てた物理アドレス値NXPAと等しい。他のデータ書込み動作WTNVM1~WTNVM3も上記WTNVM0と同様である。なお、PA領域ごとのデータ消去動作を行う場合、事前準備動作PREOPで行ってもよいし、データ書込み動作WTNVMで行うようにしてもよい。また、パイプライン処理において、前記a[消去動作],b[書込動作]で別の処理単位に分けて行ってもよい。以上のように、実施の形態3では、制御回路SC0がライトリクエストWQWDATAのバッファBUFへの格納動作WTBUFと、書込みの事前準備動作PREOPと、NVMへのデータ書込み動作WTNVMとをパイプライン処理する仕組みにより、前述の実施の形態1等の効果に加え、更に高性能を実現できる。<データ読み出し動作>図14は、情報処理装置CCからメモリモジュールMM0へリードリクエストRQ図1が入力された際における、メモリモジュールMM0が行うデータ読み出し動作の処理フロー例を示している。なお本読み出し処理は各実施の形態で概略同様である。Step401情報処理装置CCから制御回路SC0へ例えばリードリクエストRQ01{論理アドレス値LA例:0、データ読み出し命令RD、セクタカウント値SEC例:1}が入力されたとする。読み出し対象データをRDATA01とする。インターフェース回路HIFは、リードリクエストRQ01に埋め込まれているクロック情報を取り出し、シリアルデータ化されたリードリクエストRQ01をパラレルデータへ変換し、バッファBUF0及び情報処理回路MNGへ転送する。Step402次に、情報処理回路MNGは、RQ01における論理アドレス値LA例:0、データ読み出し命令RD、及びセクタカウントSEC例:1を解読し、RMに格納されているアドレス変換テーブルATT内のLA=0番地に格納されている物理アドレス値PA例:0と、このPA例:0に対応した有効フラグ値CVFとを読み出す。Step403次に、情報処理回路MNGは、上記読み出した有効フラグ値CVFが1であるかどうかをチェックする。Step405上記CVF=0の場合Noは、LA=0番地には物理アドレスPAが割り当てられていないことを示し、不揮発性メモリ装置NVMからデータを読み出すことができない。そのため、情報処理回路MNGは、エラーが発生したことを、インターフェース回路HIFを通じて情報処理装置CCへ伝える。Step404上記CVF=1の場合Yesは、LA=0番地には物理アドレスPA=0番地が対応割当していることを示す。そのため、情報処理回路MNGは、調停回路ARB及びメモリ制御装置NC{NC0~NC7}を通じて、不揮発性メモリ装置NVM{NVM10~NVM17}の当該PA=0番地から、データRDATA01を読み出す。更に、読み出されたデータRDATA01は、メモリ制御装置NC{NC0~NC7}、調停回路ARB、情報処理回路MNG、及びインターフェース回路HIFを通じて、情報処理装置CCへ転送される。<実施の形態4>図15は、実施の形態4における制御回路SC1の構成を示す。制御回路SC1は、図2の制御回路SC0の変形例であり、異なる点として、複数4個の書込み物理アドレステーブルNXPAT0~NXPAT3を備える構成である。NXPAT0~NXPAT3は、図7と同様に、それぞれ複数Nの物理アドレスNXPAの情報を登録する。即ち全体の登録数としてはN×4である。実施の形態4の制御回路SC1のように複数の書込み物理アドレステーブルNXPATNXPAT0~NXPAT3を備える場合、MNGはそれぞれのテーブルNXPATを独立に管理し更新処理図10と同様を行う。よって、複数の不揮発性メモリ装置NVM{NVM10~NVM17}に対する書込みデータ転送速度が向上する等の効果がある。[他の実施の形態]以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えばNVM領域の物理アドレスPA値の割当て使用の方法については、前述では、装置使用開始時から図8,図11のようにNVMのPA値を最初から小さい順01......に使用してゆき、NVMの最後のPAまで一旦使い切った場合は最初のPA0に戻って同様に使用を繰り返す構成であるが、最初にPAを使用し始める順序はこれに限らなくてもよい。例えばPAの大きい順でもよいし、例えば飛び飛び非連続的のPAを使用してもよい。いずれの場合でも、NXPATに消去回数ECなどが小さいアドレスNXPAを登録する仕組みにより、前述同様に書込消去のバラツキの平準化による同様の効果長寿命化などを実現できる。本情報処理システム制御回路SC0は、前記無効化動作されたPA領域について、時間的に後で明示的に格納データの消去動作を行ってもよい。後で消去動作を行うことにより、書込み時にはフラグ値の更新のみで済むため、書き込み性能が高速化される。特にLA空間の大きさを考慮してNVMのPA空間の大きさに余裕を設ける構成の場合は、上記時間的に後で消去動作をしやすく、有用である。消去回数ECの管理更新については、無効化または対応するデータ消去動作またはデータ書き込み動作などのタイミングに応じて行えばよい。また本仕組みでは、消去動作と書込動作とがセットであり回数的に対応関係であるから、ECは、書込回数などと捉えることが可能である。またECのカウントは、MM0NVMの使用開始時から累積でカウントすることに限らなくてもよい。所定の範囲内でカウントをやり直す構成でも、その範囲内で平準化の作用を持つため、相応の長寿命化などの効果が得られる。"