"マスタ基板とスレーブ基板が送信データ信号線,受信データ信号線および書込み制御信号線で接続され、前記マスタ基板からの指令によりスレーブ基板に実装されているROM内蔵CPUのプログラムデータを更新するための、信号送受信を管理する回路であって、前記書込み制御信号線に出力される書込みモードの信号により、Q出力の状態が変化し、リセットパルス信号により前記Q出力が元の状態に戻るフリップフロップ回路と、前記フリップフロップ回路のQ出力の状態変化によりトリガされ、特定時間リセットパルスを出力し、該特定時間リセットパルスを前記スレーブ基板のROM内蔵CPUのリセット端子に入力させるとともに前記Q出力を元の状態に戻すタイマIC回路とを備えたことを特徴とするタイマICを利用した書込み回路。前記請求項1記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、書込みモードの信号がアクティブな状態中に前記特定時間リセットパルスが停止すると、その時点から前記スレーブ基板はCPU書込みモードに移行し、前記マスタ基板はプログラムデータを前記送信データ信号線を介して前記ROM内蔵CPUに転送し前記ROMの内容を更新し、該ROMへの書込み完了のため前記書込みモードの信号をインアクティブな状態にしてネゲートすると、前記スレーブ基板は書込みモードを解除することを特徴とするタイマICを利用した書込み回路。前記請求項1記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、前記マスタ基板は前記特定時間より短い時間に前記書込みモードの信号をインアクティブにしてネゲートすると、前記スレーブ基板のROM内蔵CPUはリセットされ、該ROM内蔵CPUを通常モードに復帰させ動作を開始させることを特徴とするタイマICを利用した書込み回路。前記請求項1,2または3記載の書込み回路において、前記タイマIC回路は、トリガ信号の入力により特定時間のワンショットパルスが出力され、外部から前記特定時間を調整できることを特徴とするタイマICを利用した書込み回路。前記請求項1,2,3または4記載の書込み回路において、前記ROM内蔵CPUに記憶されるプログラムデータは、ゲーム装置のプログラムデータであることを特徴とするタイマICを利用した書込み回路。しかしながら、上記電子回路は外部にWDTICを用いるものであり、そのためにつぎのような問題が生じていた。外部にWDTICを備えるためコストアップの要因になっており、より安価な回路を用いてROM内蔵CPUのプログラムの更新ができることが要請されていた。また、WDTICは専用のものを用いるため、入手が困難になる場合があり、支障なくゲーム装置を製造する上で好ましくない。本発明は上記状況に鑑みなしたもので、その目的は、WDTICより安価なタイマICを用いることによりコストダウンを図るとともに回路部品の入手のし易さを確保し、ゲーム装置などのスレーブ基板に実装されているROM内蔵CPUのプログラムの更新を容易に行うことができるタイマICを利用した書込み回路を提供することにある。前記目的を達成するために本発明の請求項1は、マスタ基板とスレーブ基板が送信データ信号線,受信データ信号線および書込み制御信号線で接続され、前記マスタ基板からの指令によりスレーブ基板に実装されているROM内蔵CPUのプログラムデータを更新するための、信号送受信を管理する回路であって、前記書込み制御信号線に出力される書込みモードの信号により、Q出力の状態が変化し、リセットパルス信号により前記Q出力が元の状態に戻るフリップフロップ回路と、前記フリップフロップ回路のQ出力の状態変化によりトリガされ、特定時間リセットパルスを出力し、該特定時間リセットパルスを前記スレーブ基板のROM内蔵CPUのリセット端子に入力させるとともに前記Q出力を元の状態に戻すタイマIC回路とを備えたことを特徴とする。本発明の請求項2は、前記請求項1記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、書込みモードの信号がアクティブな状態中に前記特定時間リセットパルスが停止すると、その時点から前記スレーブ基板はCPU書込みモードに移行し、前記マスタ基板はプログラムデータを前記送信データ信号線を介して前記ROM内蔵CPUに転送し前記ROMの内容を更新し、該ROMへの書込み完了のため前記書込みモードの信号をインアクティブな状態にしてネゲートすると、前記スレーブ基板は書込みモードを解除することを特徴とする。本発明の請求項3は、前記請求項1記載の書込み回路において、前記マスタ基板から書込み制御信号線へ書込みモードの信号が入力され書込み制御信号線がアクティブな状態になり、前記マスタ基板は前記特定時間より短い時間に前記書込みモードの信号をインアクティブにしてネゲートすると、前記スレーブ基板のROM内蔵CPUはリセットされ、該ROM内蔵CPUを通常モードに復帰させ動作を開始させることを特徴とする。本発明の請求項4は、前記請求項1,2または3記載の書込み回路において、前記タイマIC回路は、トリガ信号の入力により特定時間のワンショットパルスが出力され、外部から前記特定時間を調整できることを特徴とする。本発明の請求項5は、前記請求項1,2,3または4記載の書込み回路において、前記ROM内蔵CPUに記憶されるプログラムデータは、ゲーム装置のプログラムデータであることを特徴とする。上記構成によれば、WDTICを用いないため、従来に比較し回路のコストダウンを実現することができる。また、タイマICは入手が容易であるため、回路部品取得が困難となって製造作業が滞る恐れはない。また、従来、開発中のスレーブ基板は、モード切替用のスイッチやジャンパが必要であったが、モードの切り替えをソフトウェアで行えるため、量産時のスレーブ基板と同一にできる。スレーブ基板のタイマICのワンショットパルス時間を利用して、マスタ基板よりスレーブ基板にハードウェアリセットを任意に行うことができるようになる。などの種々の利点がある。以下、図面を参照して本発明の実施の形態を詳しく説明する。図1は本発明によるタイマICを利用した書込み回路を実装したスレーブ基板の実施の形態を示す回路図である。この回路は例えば業務用ゲーム装置に適用するもので、業務用ゲーム装置はゲーム全般を制御するための指令系統の処理回路を含むマスタ基板と、マスタ基板に接続されマスタ基板からの指令によりゲーム回路を構成するROM内蔵のCPUなどの処理を行う1以上のスレーブ基板を備えるものである。この実施の形態はマスタ基板1と1つのスレーブ基板の本発明に直接関係のある回路のみを示したものである。スレーブ基板2の内蔵ROM8にゲームのプログラムデータを書き込むためにスレーブ基板2に、トランジスタにより構成される反転回路4,7、出力が入力により反転し保持するフリップフロップ回路FF回路5およびワンショットパルスを出力するタイマIC6が実装されている。マスタ基板1は、スレーブ基板2に書き込むべきプログラムデータを記憶するマスタROM1aを備えている。マスタ基板1は図示しないCPUの制御の下にマスタROM1aのプログラムをスレーブ基板2に転送する処理を行うことができる。マスタ基板1にデータを送信するための通信線送信線10,データを受信するための通信線受信線11が接続され、該送信線10および受信線11はスレーブ基板2のROM内蔵CPU3の書込み用受信データ端子および書込み用送信データ端子に接続されている。また、マスタ基板1に書込み制御信号線12が接続され、スレーブ基板2のROM内蔵CPU3の書込みモードの端子に接続されている。これら通信線はRS232,RS485またはRS422の各規格で接続することができる。この通信線は送信用,受信用と別けているが、全二重,半二重などの通信規格によって通信することができる。スレーブ基板2に搭載された反転回路トランジスタにより構成4の入力は書込み制御信号線12に接続され、その出力はフリップフロップ回路5のクロック端子に入力する。フリップフロップ回路5の/Q/QはQ出力の反転信号と定義するは特定時間のパルスを形成するタイマIC6のトリガ端子に入力する。タイマIC6の特定時間は外部より調整することが可能である。タイマIC6の出力は反転回路7に入力し、反転回路7の出力はROM内蔵CPU3のリセット端子に入力する。また、反転回路7の出力はフリップフロップ回路5の/CLR端子/CLRはCLR信号の反転信号に接続され、リセットパルスが入力する。図2は、本発明による書込み回路のCPU書込み設定およびリセット設定する場合の動作を説明するためのフローチャートである。また、図3Aは、CPU書込みブート設定における各回路の入出力の波形を示す図,図3Bは、リセット設定における各回路の入出力の波形を示す図である。図2,図3Aおよび図3Bを用い、マスタ基板1からプログラムデータをスレーブ基板2の内蔵ROM8に転送してスレーブ基板2のプログラム更新を行う動作およびプログラム更新後、CPUを通常動作に復帰させるリセットの動作を説明する。マスタ基板1にはマスタROM1aに更新用のプログラムデータが用意される。マスタ基板1からは書込み制御信号線12に書込みモードを示す書込み制御信号が送出される。書込み制御信号は図3Aaに示すようにローレベル出力であり、一定の時間、有効状態となる図2のS001。この書込み制御信号は反転回路4によりハイレベル出力に反転させられ、フリップフロップ回路5のクロック端子に入力する図3Ab。フリップフロップ回路5の/Q出力はクロックの立ち上がりエッジによってローレベルとなる図2のS002。フリップフロップ回路5の/Q出力がローレベルになる図3Acと、タイマIC6は規定時間特定時間パルスを出力する。この実施の形態では25msとしている。この規定時間は書込みモードであるのか、リセットモードであるのかをスレーブ基板のCPUに認識させるために設けた時間である。したがって規定時間パルスの幅をマスタ基板1およびスレーブ基板2の間の信号送受の処理の時間を考慮して25ms以外に調整することができる。タイマIC6はトリガ信号入力により上記25msのリセットパルスを出力する。タイマIC6が出力するリセットパルスはハイレベル信号である。タイマIC6が出力するハイレベル信号は、反転回路7により反転させられ、ROM内蔵CPU3のリセット端子にローレベルの25msのリセットパルスが入力する図3Ad,図2のS003。反転回路7のリセットパルスはフリップフロップ回路5の/CLR端子にも入力され、フリップフロップ回路5の出力はハイレベルに復帰する図3Acのトリガ信号の立ち上がり部分。ROM内蔵CPU3は書込み制御信号がローレベルとなっている有効状態アサートにおいて、リセット信号がローレベルからハイレベルになる図3Adの立ち上がり部分と、書込みモードと認識してCPUを書込みモードにしてプログラムデータの書込み開始を可能とする図2のS004,S005。マスタ基板1のCPUは、ROM内蔵CPU3からリセット中状態からCPU書込みモードブートモードになったことを示す信号を受信すると、マスタROM1aよりプログラムデータを読み出し、送信線10に読み出したプログラムデータを出力し、ROM内蔵CPU3に転送する図2のS006。図3Aeに書込みデータ送信の状態の波形が示されている。書込みが終了すると、マスタ基板1のCPUは書込みデータ転送の終了を示すコマンドをROM内蔵CPU3に送出する。これによりROM内蔵CPU3は内蔵ROM8への書込みを終了する図2のS007。マスタ基板1のCPUは書込み制御信号線12をハイレベルとし、書込みモードを解除する図2のS008,図3Aaの立ち上がり部分。書込み制御信号の立ち上がりにより、クロック入力端子はローレベルとなる。このCPU書込み設定の動作において、ROM内蔵CPU3の状態は、図3Afに示すようにリセット信号が入力する以前は不定状態であり、書込み制御信号の入力によりリセット中となり、CPU書込みモードに移行し、書込み完了で以後不定状態となる。書込みモードの書込みが終了した後、ROM内蔵CPUの状態は不定状態となる。そこで、図2に示すリセット設定が必要となる。このリセット設定によりROM内蔵CPU3はCPU通常モードに復帰することができる。マスタ基板1のCPUは、25msのリセット信号より短い期間のローレベル信号を出力する。リセット設定の動作では、このように書込み制御信号は25msのリセット信号より短い期間の間有効状態となり、リセット信号が停止する前に、書込み制御信号は、ローレベルの有効状態アサートからハイレベルの無効状態ネゲートに復帰する図2のS009,図3Baの立ち下がり部分。フリップフロップ回路5に入力するクロック信号は図3Bbに示すように書込み制御信号の立ち下がりにより立ち上がる。そしてフリップフロップ回路5の/Q出力はクロックの立ち下がりエッジによりローレベルとなる図2のS010。したがって、タイマIC6の出力を入力する反転回路7は25msのローレベルのリセットパルスを出力する図3Bd,図2のS011。このリセットパルスはフリップフロップ回路5の/CLR端子に入力し、フリップフロップ回路5の/Q出力を立ち上げる図3Bcの立ち上がり部分。マスタ基板1のCPUはリセット信号の25msより早く書込み制御信号を無効状態として書込みモードを解除する図2のS012。そのためROM内蔵CPU3は、リセット信号の25msより早く書込み制御信号が無効状態となるため、書込みモードが解除されてリセットされ図2のS013、CPU通常モードに移行し図2のS014、不定状態が解消される。このCPUリセット設定の動作において、ROM内蔵CPU3の状態は、図3Beに示すようにリセット信号が入力する以前は不定状態であり、書込み制御信号の入力によりリセット中となり、それ以降はCPU通常モードに移行する。以上の実施の形態は、書込み制御信号の有効状態を示す信号として、ローレベル信号をマスタ基板1が書込み制御信号に出力する例を示したが、アサートする信号はハイレベル信号でもよい。かかる場合の以降のフリップフロップ回路の出力およびタイマICが出力するレベルは、書込み制御信号のレベルに対応したレベル出力となる。また、スレーブ基板のROM内蔵CPUに書き込むデータをゲームのプログラムデータとする例を示したが、他の機能を実現するソフトのプログラムデータを更新する回路でも適用できる。タイマICは、ワンショット出力時間を調整できるワンショット出力のフリップフロップ回路で構成することもできる。"