"貫通孔を有する複数の第1絶縁層と、該第1絶縁層上に形成されている第1導体と、前記貫通孔内に設けられて前記第1導体同士を接続するビア導体と、を有する第1基板と、貫通孔を有するコア基板と、該コア基板の両面に形成されている第2導体と、前記貫通孔の内部に形成され前記第2導体同士を接続するスルーホール導体と、前記コア基板上及び前記第2導体上に形成されて第2絶縁層と第3導体とが交互に積層されてなるビルドアップ層と、を有する第2基板と、前記第1導体のうち最外層に位置する第1導体上に設けられ、前記第1基板と前記第2基板とを接続する第1バンプと、前記第3導体のうち最外層に位置する第3導体上に設けられ、半導体素子を接続する第2バンプと、からなる半導体実装部材であって、前記第2基板の厚みは、前記第1基板よりも厚い。前記第1基板の厚みをt1とし、前記第2基板の厚みをt2としたときに、1<t2/t1<2が成立する請求項1の半導体実装部材。前記第1基板と前記第2基板との間、及び前記第2基板と前記半導体素子との間には、それぞれ同一材料の樹脂充填材が充填されている請求項1の半導体実装部材前記第1バンプはペリフェラル配列である請求項1の半導体実装部材。前記第1バンプの配列領域を構成する4辺のうち、任意の1辺の配列領域は、該任意の1辺の配列領域に対向する1辺の配列領域と比べて幅が広い請求項4の半導体実装部材。前記第1基板の前記ビア導体は、前記貫通孔の内部にめっきが充填されて形成されている請求項1の半導体実装部材。前記第1基板の前記ビア導体は、柱状に積み上げられて形成されている請求項1の半導体実装部材。前記第2基板は、第1スルーホール導体と、該第1スルーホール導体よりも径の小さい第2スルーホール導体と、を有する請求項1の半導体実装部材。前記第1スルーホール導体は電源用又はグランド用の導体であり、前記第2スルーホール導体は信号用の導体である請求項8の半導体実装部材。請求項1に記載の半導体実装部材の製造方法であって、前記第1基板上に第1バンプを形成することと、前記第2基板のうち半導体素子を実装する側の第1面に第2バンプを形成することと、前記第1バンプを介して前記第1基板と前記第2基板とを接続することと、前記第1基板と前記第2基板との間に樹脂充填剤を充填することと、を有することを特徴とする半導体実装部材の製造方法。前記第2バンプを介して前記第2基板上に半導体素子を実装することと、前記第2基板と前記半導体素子との間に樹脂充填剤を充填することと、を有する請求項10の半導体実装部材の製造方法。前記第1基板と前記第2基板との間、及び前記第2基板と前記半導体素子との間に、それぞれ同一の樹脂充填材を充填する請求項11の半導体実装部材の製造方法。前記第1面とは反対側の第2面が上方に位置するように前記第2基板を配置し、該第2基板に対して前記第1バンプを介して前記第1基板を接続する請求項10の半導体実装部材の製造方法。パーソナルコンピュータと比較して高性能なサーバ用コンピュータのCPU用の実装基板として、多層配線への対応及び電源強化の観点から、層数が多く且つサイズが大きなプリント配線板が用いられる。パーソナルコンピュータのCPU実装用のプリント配線板に比較して、層数が多く且つサイズが大きくなると、歩留まりが下がるという課題が生じる。本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、多層配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材及びその製造方法を提供することにある。請求項1に記載の発明は、貫通孔を有する複数の第1絶縁層と、該第1絶縁層上に形成されている第1導体と、前記貫通孔内に設けられて前記第1導体同士を接続するビア導体と、を有する第1基板と、貫通孔を有するコア基板と、該コア基板の両面に形成されている第2導体と、前記貫通孔の内部に形成され前記第2導体同士を接続するスルーホール導体と、前記コア基板上及び前記第2導体上に形成されて第2絶縁層と第3導体とが交互に積層されてなるビルドアップ層と、を有する第2基板と、前記第1導体のうち最外層に位置する第1導体上に設けられ、前記第1基板と前記第2基板とを接続する第1バンプと、前記第3導体のうち最外層に位置する第3導体上に設けられ、半導体素子を接続する第2バンプと、からなる半導体実装部材であって、前記第2基板の厚みは、前記第1基板よりも厚いことを技術的特徴とする。請求項1では、半導体実装部材は、第1基板と、該第1基板上にバンプを介して設けられる第2基板とを有する。すなわち、請求項1に記載の半導体実装部材においては、多層配線で且つサイズの大きい従来の配線板を少なくとも2つの部材に分割するとともに各々の部材の層数を低減し、互いをバンプで接続している。これにより、多層配線で且つサイズの大きい従来の配線板と比較して、歩留まりの向上を図ることが可能となる。また、第2基板の厚みは第1基板よりも厚い。この場合、第2基板上に半導体素子を実装する際に生じる応力が、第1基板と第2基板との間に介在するバンプに伝播するまでに、相対的に厚い第2基板の内部で緩和されると推測される。その結果、第1基板と第2基板との間の接続信頼性が確保されやすくなる。図1~図15を参照して本実施形態に係る半導体実装部材について説明する。まず、図1は半導体実装部材100に半導体素子200が実装されている状態半導体装置を示している。図15は、半導体素子200を実装する前の状態の半導体実装部材100を示している。半導体実装部材100は、第1基板110と、第1基板110上にバンプ186を介して設けられている第2基板10とを有する。第1基板110と第2基板1との間には樹脂充填剤188が充填されている。半導体素子200は、半田バンプ86を介して第2基板10上に実装されている。第2基板10と半導体素子200との間には樹脂充填剤288が充填されている。第1基板110は厚さt1約0.8mmに構成されている。第2基板10は、厚さt2約1.0mmに構成されている。本実施形態では、第1基板110及び第2基板10は、1<t2/t1<2が成立するように構成されている。第1基板110の厚みt1と第2基板10の厚みt2とが上記の関係を満たすとき、実装部材10全体の厚みの増大を抑制しつつ、半導体素子200を実装する際にバンプ186に生じる応力を効果的に緩和することが可能になると推測される。第1基板図2は、第1基板110の断面図を示す。第1基板110は、厚み方向のほぼ中央部に、第1面Fと第2面Sとを有する第1絶縁層130を備える。絶縁層130の第1面F上には、第1導体147を有する第1絶縁層140Aが形成されている。この第1絶縁層140A上には、第1導体157を有する第1絶縁層150A、及び第1導体167を有する第1絶縁層160Aが順次形成されている。一方、絶縁層130の第2面S上には、第1導体148を有する第1絶縁層140Bが形成されている。この第1絶縁層140B上には、第1導体158を有する第1絶縁層150B、及び第1導体168を有する第1絶縁層160Bが順次形成されている。各第1絶縁層の内部にはそれぞれ貫通孔が設けられている。各貫通孔の内部には、めっきからなるビア導体136,146A,146B,156A,156B,166A,166Bが形成されている。これらビア導体136,146A,146B,156A,156B,166A,166Bにより、異なる層に位置する第1導体同士が電気的に接続されている。最外層の絶縁層160A上及び160B上には、開口181の設けられたソルダーレジスト層180が形成されている。絶縁層160A上のソルダーレジスト層180の開口181内には、上述した第2基板10を接続するための半田バンプ186が形成されている。絶縁層160B上のソルダーレジスト層180の開口181には、該開口により露出する第1導体168を含むパッドが設けられている。また、ビア導体136,146A,146B,156A,156B,166A,166Bは、柱状に積み上げられている。なお、柱状とは、厚み方向に隣接する一対のビア導体同士が接触している状態をいう。これにより、厚み方向における導体の距離が短縮され、配線抵抗が減少する。その結果、電源電圧や信号の損失が抑制される。図3は、第1基板110の平面図である。同図に示すように、第1基板110上に設けられる半田バンプ186はペリフェラル配列である。これらバンプ186の配列領域を構成する4辺のうち、任意の1辺の配列領域Xは、他の3辺の配列領域Yと比べて幅が広い。また、バンプ186の配列領域のうち、少なくとも1つの角部Cを形成するバンプは、斜線状に配置されている。バンプが斜線状に配置されている角部Cは、第1基板10を接続する際、双方の基板10,110を互いに位置あわせするときの目印となり得る。引き続き、図2を参照して上述した第2基板110の製造方法について図4~図7を参照して説明する。1厚さ約60μmのガラスエポキシ樹脂またはBTビスマレイミドトリアジン樹脂からなる絶縁層130の両面に約10μmの銅箔132がラミネートされている銅張積層板130Aを出発材料とする図4A。2レーザにより、裏面側の銅箔132に至るビア用開口133を形成した後図4B、全面に無電解めっき処理を施して無電解めっき膜131を設ける図4C。3電解めっき処理を施し、無電解めっき膜131上、及び、ビア用開口133内に電解めっき膜135を設ける図5A。4第1導体を形成する部分にエッチングレジスト137を形成する図5B。5レジスト137の非形成部の電解めっき膜135、無電解めっき膜131及び銅箔132をエッチングにより溶解した後、レジスト137を除去し、ビア導体136及び第1導体137、138を形成する図5C。その後、第1導体を粗化する図示せず。6片面のみに銅箔142Aを有するプリプレグを積層し、絶縁層130の第1面F上に絶縁層140Aを形成する。同じく、片面のみに銅箔142Bを有するプリプレグを第2面S上に積層し、絶縁層130の第2面S上に絶縁層140Bを形成する図5D。7レーザにより、絶縁層140Aにビア導体用の貫通孔143Aを、絶縁層140Bにビア導体用の貫通孔143Bを形成した後図6A、無電解めっき処理を施して無電解めっき膜141を設ける図6B。8電解めっき処理を施し、無電解めっき膜141上、及び、貫通孔143A、143B内に電解めっき膜145を設ける図6C。9第1導体を形成する部分にエッチングレジスト147を形成する図6D。10レジスト147の非形成部の電解めっき膜145、無電解めっき膜141及び銅箔142A、142Bをエッチングにより溶解した後、レジスト147を除去し、ビア導体146A、146B及び第1導体147、148を形成する図7A。その後、第1導体147、148を粗化する図示せず。11上述した6-10の工程を繰り返す図7B。12開口181を有し、厚さが約20μmのソルダーレジスト層180を形成する図7C。13ソルダーレジスト層180の開口181にニッケルめっき層182を形成した。金めっき層184を形成する図7D。ニッケル-金層以外にも、ニッケル-パラジウム-金層を形成してもよい。14半田ボールを開口181内に搭載し、所定温度でリフローを行い、半田バンプ186を形成する図2。第2基板図8は、第2基板10の断面図を示す。第2基板10は、厚み方向のほぼ中央部に、第1面Fと第2面Sとを有するコア基板30を備える。コア基板30の第1面F上及び第2面S上には、第2導体34が形成されている。コア基板30の内部には貫通孔33a、33bが形成されている。これら貫通孔は、異なる直径を有している。本実施形態では、直径が180μmの第1貫通孔33bと、直径が250μmの第2貫通孔33aを備える。これら貫通孔の内部には、第2導体34同士を接続するスルーホール導体が設けられている。このスルーホール導体のうち、大径の第1貫通孔内に設けられるのが第1スルーホール導体36aであり、小径の第2貫通孔内に設けられるのが第2スルーホール導体36bである。第1スルーホール導体36aは信号用の導体であり、第2スルーホール導体36bは電源用又はグランド用の導体である。なお、スルーホール導体36a,36bそれぞれの電気的な機能ははこれに限定されるものではない。コア基板30の第1面F上及び第2面S上には、それぞれ層間樹脂絶縁層50と第3導体58とが交互に積層されてなるビルドアップ層55が設けられている。そして、第2導体34と第3導体58とはビア導体59を介して接続され、異なる層に位置する第3導体58同士はビア導体69を介して電気的に接続されている。最外層の層間樹脂絶縁層70上には、開口を有するソルダーレジスト層80が形成されている。第1面側のソルダーレジスト層80の開口内には、半導体素子を実装するための半田バンプ86が形成されている。図9Aに、第2基板10の第1面半導体素子が実装される面の平面図を示す。第2基板10は略矩形状であり、第2バンプ86が形成されている半導体素子実装領域R1を有している。半導体素子実装領域R1の中心C1は、第2基板10の第1面の中心C2に対してずれている。すなわち、半導体素子実装領域R1の外周には、他よりも幅広い領域R2が存在する。領域R2は、第2基板10の中心C2から半導体素子実装領域R1の中心C1へ向かう方向とは逆方向に位置する領域である。このとき、半導体素子実装領域R1の外周のうち、領域R2以外の3辺の領域をR3とし、領域R2の幅をr2とし、領域R3の幅をr3としたとき、r2>r3を満たす。この幅広い領域R2に、樹脂充填剤を一旦塗布した後、半導体素子実装領域R1を形成する複数のバンプ86間及びその周辺に樹脂充填剤を流し込む。これにより、半導体素子実装領域R1と、そこに実装される半導体素子との間に存在する樹脂充填剤に空洞が発生することを効果的に抑制することが可能となる。また、半導体素子実装領域R1の外周のうち他の3辺の領域R3においては、相対的に幅狭となるため、樹脂充填剤がそれら3辺に沿って流れにくくなり、半導体素子実装領域R1を形成する複数のバンプ間に容易に樹脂充填剤を流動させることが可能となる。図9Bに示すように、第2基板10の裏面第2面は、上記第1基板110のバンプ配列に対応するパッド88から成るパッド配列を有している。このうち、第1基板110の角部Cに相当する箇所には、三角形状の表示マークMが設けられている。この表示マークMは、第1基板110と第2基板10とを接続する際、双方を位置あわせする目的を有する。引き続き、第2基板10の製造方法について図10~図13を参照して説明する。1厚さ0.2~0.8mmのガラスエポキシ樹脂またはBTビスマレイミドトリアジン樹脂からなる絶縁性基板30の両面に銅箔32がラミネートされている銅張積層板30Aを出発材料とする図10A。2まず、ドリル又はレーザーを用いて銅張積層板にスルーホール用貫通孔33を形成する図10B。その後、無電解めっき処理を施して無電解めっき膜31を設ける図10C。この際、直径の異なる2種類の貫通孔例えば180μm33b、貫通孔例えば、250μm33aを形成する。3電解めっき処理を施し、めっき膜31上、及び、スルーホール用貫通孔33内に電解めっき膜35を設ける図10D。次いで、電解めっき膜35で形成される空間内に穴埋め樹脂を充填する。なお、穴埋め樹脂を充填することを省略し、スルーホール用貫通孔33内に電解めっき膜を充填してもよい。4第2導体が形成される部分にエッチングレジスト37を形成する図10E。5レジスト37が形成されていない箇所の電解めっき膜35、無電解めっき膜31、銅箔32をエッチングにより溶解した後、レジスト37を除去し、スルーホール導体36a,36b及び第2導体34を形成する図11A。その後、第2導体34を粗化する図示せず。6上記工程を経たコア基板30の両面上に、厚さ約25μmの層間樹脂絶縁層用樹脂フィルム味の素社製:商品名;ABF-45SHを温度50~150°Cまで昇温しながら真空圧着ラミネートし、層間樹脂絶縁層50を設ける図11B。7次に、CO2ガスレーザにて層間樹脂絶縁層50に直径約60μmのバイアホール用開口51を設ける図11C。クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層50の粗化面を設ける図示せず。8予め層間樹脂絶縁層50の表層にパラジウムなどの触媒を付与させて、無電解めっき液に5~60分間浸漬させることにより、0.1~5μmの範囲で無電解めっき膜52を設ける図11D。9上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト54を設ける図12A。10次に、電解めっきを施して、厚さ15μmの電解めっき膜56を形成する図12B参照。11めっきレジスト54をアミン溶液で剥離除去した後、そのめっきレジスト下の無電解めっき膜52を硫酸と過酸化水素との混合液を用いるエッチングにて溶解除去し、無電解めっき膜52と電解めっき膜56からなる厚さ約15μmの第2導体58及びビア導体59を形成する図12C。第二銅錯体と有機酸とを含有するエッチング液によって、第3導体58及びビア導体59表面を粗化する図示せず。12上記6-11と同様にして、ビア導体69及び第2導体68の形成された層間樹脂絶縁層60と、ビア導体79及び第3導体58の形成された層間樹脂絶縁層70とを形成する図12D。13基板の両面に、市販のソルダーレジスト組成物を20μmの厚さで塗布し、乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層に密着させて紫外線で露光し、DMTG溶液で現像処理し、上面側に小径の開口81と、下面側に大径の開口81を形成する。さらに、加熱処理を行ってソルダーレジスト層を硬化させ、開口81を有し、その厚さが約20μmのソルダーレジストパターン層80を形成する図13A。14次に、ソルダーレジスト層80を形成した基板を、無電解ニッケルめっき液に浸漬して、開口81に厚さ5μmのニッケルめっき層82を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層82上に、厚さ0.03μmの金めっき層84を形成する図13B。ニッケル-金層以外にも、ニッケル-パラジウム-金層を形成してもよい。15開口を有するマスクを基板の開口81に位置合わせして載置し、半田ボール86αを開口81内に搭載する図13C。16約200°Cでリフローを行い、半田ボール86αを半田バンプ86にし、第2基板10を完成する図8。半導体実装部材の製造方法図14を参照して第2基板10と第1基板110との接続について説明する。図14Aに示すように、第2基板10を、半田バンプ76が下側に位置するように反転させる。そして、第1基板110を図示しない吸着部材で吸着し、第1基板110の半田バンプ186が、第2基板10のパッド88と対応するように位置決めする。そして、半田バンプ186をパッド88へ当接させた状態で約200°Cでリフローを行い、図14Bに示すように第2基板10と第1基板110とを接続する。そして、第1基板110と第2基板10との間に樹脂充填剤188を充填し、半導体実装部材100を完成する図15。次いで、半田バンプ86を介して半導体素子200を実装し、半導体素子200と第2基板10との間に樹脂充填剤288を充填する図1。ここで、第1基板110と第2基板10との間、及び半導体素子200と第2基板10との間には同じ樹脂充填剤288が充填される。これにより、半導体素子を実装する際に要求される信頼性を容易に確保でき、バンプ186にクラックが生じることを抑制することができる。本実施形態では、半導体実装部材100を第1基板110と第2基板10との2つのプリント配線板で構成するため、多層配線への対応及び電源強化の目的で、1枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。また、本実施形態では、第2基板110の両面にバンプを形成せず、双方の基板の接続に寄与するバンプを第1基板10側に設けている。通常、第2基板10は、第1基板110よりも製造時間が長く、生産効率は低い。このため、第2基板10の両面にバンプを形成するとなると、その分、生産効率はさらに低下する。よって、双方の基板の接続に寄与するバンプを第1基板110側に設けることで、第2基板10の生産効率は向上し、ひいては実装部材の生産効率を向上させることが可能になる。さらに、本実施形態では、下側に配置した第2基板10に対し、第1基板110を実装している。仮に、下側に配置した第1基板110に吸着部材を用いて第2基板10を実装した場合、第2基板10の第1面バンプ86が設けられている面が吸着面となる。このとき、吸着部材との干渉により、実装する際にバンプ86が損傷する可能性がある。これに対し、本実施形態では、第1基板110のうち、吸着部材が接触する側の面にはバンプが形成されていない。このため、双方の基板を接続する際に、バンプが損傷するおそれがない。また、第2基板10の厚みは第1基板110よりも厚い。この場合、半導体素子を実装する際に生じる応力が、第1基板110と第2基板10との間に介在するバンプに伝播するまでに、相対的に厚い第2基板10の内部で緩和されると推測される。その結果、第1基板110と第2基板10との間の接続信頼性が確保されやすくなる。"