"ワード線と、ビット線と、ゲートが前記ワード線に電気的に接続され、ソース及びドレインの一方が前記ビット線に電気的に接続されたトランジスタと、一方の電極が前記トランジスタのソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続された容量素子と、を有する記憶素子の駆動方法であって、前記トランジスタをオン状態とする電位が前記ワード線に供給される期間内において前記ビット線の電位を変動させることで、前記トランジスタのソース及びドレインの他方並びに前記容量素子の一方の電極が電気的に接続されるノードにおいて保持される電荷量を制御することを特徴とする記憶素子の駆動方法。請求項1において、前記トランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする記憶素子の駆動方法。請求項1又は請求項2に記載の記憶素子及びそれを駆動する駆動回路を有し、前記駆動回路は、多結晶シリコン又は単結晶シリコンによってチャネル領域が形成されるトランジスタを有することを特徴とする半導体装置の駆動方法。特許文献1で開示される半導体記憶装置は、メモリセルに多値化された情報を書き込む又は読み出すためにビット線を階層化するなど半導体記憶装置の構造が複雑化するという問題がある。上述した問題に鑑み、本発明の一態様は、記憶素子の保持情報の多値化を簡便に行うことを目的の一とする。本発明の一態様は、記憶素子が有するトランジスタがオン状態の期間において、当該記憶素子に対して情報の書き込みを行う配線ビット線の電位を変動させることで、当該記憶素子が有する容量素子に蓄積される電荷量を制御することを要旨とする。具体的には、本発明の一態様は、ワード線と、ビット線と、ゲートが前記ワード線に電気的に接続され、ソース及びドレインの一方が前記ビット線に電気的に接続されたトランジスタと、一方の電極が前記トランジスタのソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続された容量素子と、を有する記憶素子の駆動方法であって、前記トランジスタをオン状態とする電位が前記ワード線に供給される期間内において前記ビット線の電位を変動させることで、前記トランジスタのソース及びドレインの他方並びに前記容量素子の一方の電極が電気的に接続されるノードにおいて保持される電荷量を制御することを特徴とする記憶素子の駆動方法である。本発明の一態様に係る記憶素子の駆動方法は、ビット線に与えられる電位を変動させることで当該記憶素子において保持される情報の多値化を行う。そのため、当該記憶素子を有する半導体装置の構造を複雑化せずとも記憶素子の保持情報を多値化することが可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。<記憶素子の駆動方法例>まず、記憶素子10における情報の書き込み動作について図1A~Eを参照して説明する。図1Aは、本発明の一態様の記憶素子の構成例を示す図である。図1Aに示す記憶素子10は、ゲートがワード線11に電気的に接続され、ソース及びドレインの一方がビット線12に電気的に接続されたトランジスタ101と、一方の電極がトランジスタ101のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線13に電気的に接続された容量素子102とを有する。なお、当該固定電位としては、任意の電位を適用することが可能である。例えば、当該固定電位として接地電位又は0Vなどを適用することが可能である。また、ここでは、トランジスタ101は、Nチャネル型トランジスタである。また、トランジスタ101のソース及びドレインの他方並びに容量素子102の一方の電極に電気的に接続されたノードをノードAと呼び、記憶素子10の駆動方法について以下に説明する。図1B~Eは、記憶素子10に対して情報の書き込みが行われる際のワード線11の電位、ビット線12の電位、及びノードAの電位の変化を示す図である。なお、図1B~Eのそれぞれは、記憶素子10に対して異なる情報を書き込むノードAに異なる電位を書き込む際の駆動方法の例を示す図である。図1Bに示す駆動方法においては、ビット線12の電位がハイレベルとなる期間t2がワード線11の電位がハイレベルとなる期間t1を含む。そのため、図1Bに示す駆動方法においては、期間t1に渡ってノードAに正電荷が供給される。これにより、期間t1後のノードAの電位は、後述する図1C~Eに示すノードAの電位と比較して最も高くなる。図1Cに示す駆動方法においては、ビット線12の電位がハイレベルとなる期間t4がワード線11の電位がハイレベルとなる期間t3の後半部と重畳する。そのため、図1Cに示す駆動方法においては、期間t3の後半部においてのみノードAに正電荷が供給される。これにより、期間t3後のノードAの電位は、前述した図1Bに示すノードAの電位よりも低く、且つ後述する図1D、Eに示すノードAの電位よりも高くなる。図1Dに示す駆動方法においては、ビット線12の電位がハイレベルとなる期間t6がワード線11の電位がハイレベルとなる期間t5の前半部と重畳する。そのため、図1Dに示す駆動方法においては、期間t5の前半部においてノードAに正電荷が供給され、且つ後半部において当該正電荷が放出される。これにより、期間t5後のノードAの電位は、前述した図1B、Cに示すノードAの電位よりも低く、且つ後述する図1Eに示すノードAの電位よりも高くなる。図1Eに示す駆動方法においては、ワード線11の電位がハイレベルとなる期間t7に渡ってビット線12の電位がロウレベルと維持する。これにより、期間t7後のノードAの電位は、前述した図1B~Dに示すノードAの電位と比較して最も低くなる。以上のように、本明細書で開示される記憶素子10の駆動方法においては、当該記憶素子のノードAの電位を、ワード線11の電位がハイレベルとなる期間トランジスタ101がオン状態となる期間に渡ってビット線12の電位を特定の電位ハイレベルの電位又はロウレベルの電位に維持すること、又は当該期間においてビット線12の電位を変動することによって所望の値へと設定する。これにより、当該ノードAの電位ノードAに保持される電荷量を簡便に複数レベルに設定することが可能である。すなわち、当該記憶素子の保持情報の多値化を簡便に行うことが可能である。なお、図1B~Eにおいては、当該ノードAの電位を4段階に設定する記憶素子10が2ビットの情報を保持する例について示したが、ビット線12の電位を適宜制御することによりノードAの電位を5段階以上に設定することも可能である。次いで、記憶素子10における情報の読み出し動作について図2A~Eを参照して説明する。図2Aは、図1Aに示した記憶素子10から情報を読み出す読み出し回路20の構成例を示す図である。図2Aに示す読み出し回路20は、ゲートがプリチャージ信号PCEを供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧Vpcを供給する配線に電気的に接続され、ソース及びドレインの他方がビット線12に電気的に接続されたトランジスタ200と、第1の入力端子が第1の参照電圧Vref1を供給する配線に電気的に接続され、第2の入力端子がビット線12に電気的に接続されたコンパレータ201と、第1の入力端子が第2の参照電圧Vref2を供給する配線に電気的に接続され、第2の入力端子がビット線12に電気的に接続されたコンパレータ202と、第1の入力端子が第3の参照電圧Vref3を供給する配線に電気的に接続され、第2の入力端子がビット線12に電気的に接続されたコンパレータ203とを有する。なお、ここでは、当該プリチャージ電圧Vpcは、ビット線12に与えられるハイレベルの電位とロウレベルの電位の中間電位当該ハイレベルの電位を3V、当該ロウレベルの電位を0Vとした場合は1.5Vであるとする。また、ここでは、第1の参照電圧Vref1は、プリチャージ電圧Vpcよりも低電圧であり、第2の参照電圧Vref2は、プリチャージ電圧Vpcと同電圧であり、第3の参照電圧Vref3は、プリチャージ電圧Vpcよりも高電圧であるとする。したがって、読み出し回路20においては、コンパレータ201の出力信号Out1、コンパレータ202の出力信号Out2、及びコンパレータ203の出力信号Out3を判別することによって記憶素子10に保持された情報の読み出しを行うことが可能である。具体的な読み出し動作の例について以下に説明する。図2B~Eは、記憶素子10から情報の読み出しが行われる際のプリチャージ信号PCE、ノードAの電位、ワード線11の電位、及びビット線12の電位を示す図である。なお、図2B~Eのそれぞれは、図1B~Eに示す動作のそれぞれによって記憶素子10に書き込まれた情報ノードAの電位を読み出す際の駆動方法の例を示す図である。図2B~Eのそれぞれにおいては、プリチャージ信号PCEがハイレベルの電位を示す期間T1、T3、T5、T7においてビット線12の電位をプリチャージ電圧Vpcに設定する。その後、ワード線11の電位がハイレベルとなる期間T2、T4、T6、T8において、ビット線12とノードAの間で電荷の授受が生じる。これにより、ビット線12の電位を記憶素子10に保持された情報ノードAの電位に応じて変動させることができ、当該ビット線12の電位をコンパレータ201~203によって判別することで記憶素子10において保持された情報の読み出しを行う。なお、図2Bは、図1Bに示す駆動方法によって記憶素子10に保持された情報を読み出す際の動作を示す図であり、図2Cは、図1Cに示す駆動方法によって記憶素子10に保持された情報を読み出す際の動作を示す図であり、図2Dは、図1Dに示す駆動方法によって記憶素子10に保持された情報を読み出す際の動作を示す図であり、図2Eは、図1Eに示す駆動方法によって記憶素子10に保持された情報を読み出す際の動作を示す図である。<半導体装置の具体例>本明細書で開示される記憶素子10を有する半導体装置は、記憶素子10を構成するトランジスタ101、及び読み出し回路20を含む記憶素子10を駆動するための駆動回路を構成するトランジスタなど多数のトランジスタを有する。ただし、これらのトランジスタに求められる特性は異なる。具体的には、本明細書で開示される記憶素子10においては、ノードAに保持された電荷量を制御することによって情報の多値化を行う。そのため、当該情報の保持期間における当該電荷量の変動が抑制されることが好ましい。端的に述べると、記憶素子10を構成するトランジスタ101として、オフ電流の値が低いトランジスタを適用することが好ましい。これにより、当該記憶素子10における保持情報の正確性を向上させること及びリフレッシュ間隔を長期化することなどが可能となる。他方、読み出し回路20を含む記憶素子10を駆動するための駆動回路を構成するトランジスタとして高速動作性に優れたトランジスタを適用することが好ましい。端的に述べると、当該駆動回路を構成するトランジスタとして移動度の高いトランジスタを適用することが好ましい。例えば、前者のトランジスタとして酸化物半導体によってチャネル領域が形成されるトランジスタを適用し、後者のトランジスタとして多結晶シリコン又は単結晶シリコンによってチャネル領域が形成されるトランジスタを適用することが好ましい。これにより、上記の要求を満たすことが可能となる。具体的には、単結晶シリコン基板を用いて作製されたトランジスタを駆動回路用のトランジスタとして適用し、且つ当該単結晶シリコン基板上にフォトリソグラフィ法などを用いて作製されたチャネル領域が酸化物半導体によって形成されるトランジスタを記憶素子10用のトランジスタとして適用すること、又は絶縁表面を有する基板例えば、ガラス基板上に酸化物半導体によってチャネル領域が形成されるトランジスタと、多結晶シリコン又は単結晶シリコンによってチャネル領域が形成されるトランジスタとを設け、前者を記憶素子10用のトランジスタとして適用し、且つ後者を駆動回路用のトランジスタとして適用することなどによって当該半導体装置を実現することが可能である。ただし、当該駆動回路を構成するトランジスタの全てを多結晶シリコン又は単結晶シリコンなどの移動度の高いトランジスタとする必要はない。例えば、図2Aに示すトランジスタ200として酸化物半導体によってチャネル領域が形成されるトランジスタを適用することも可能である。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流リーク電流が極めて低いトランジスタを実現することができる。加えて、当該酸化物半導体は、電子供与体ドナーとなり得る水分または水素などの不純物濃度が低減されたi型真性半導体又はi型に限りなく近い酸化物半導体purifiedOSであることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。なお、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで行う水素濃度の分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、四元系金属酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物、三元系金属酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、二元系金属酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、及び酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。なお、本明細書においては、例えば、In-Ga-Zn系酸化物とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、上記酸化物半導体は、シリコンを含んでいてもよい。また、酸化物半導体として、化学式InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。ここで、Mは、Ga、Al、Fe、MnおよびCoから選ばれた一または複数の金属元素を指す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、In-Sn-Zn系酸化物は、組成比が、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いることで作製できる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、当該酸化物半導体の結晶構造は、特定の構造に限定されない。すなわち、当該酸化物半導体は、非晶質構造の酸化物半導体、結晶性酸化物半導体、又は非晶質構造と結晶とが混在する酸化物半導体であってもよい。例えば、六方晶構造の結晶を有し、且つ当該酸化物半導体が形成された面に対して概略垂直なc軸を有している結晶CAxisAlignedCrystal;CAACとも呼ぶを有する酸化物半導体とすることができる。<酸化物半導体の結晶構造>以下では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいうを含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸化が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図15乃至図17及び図32を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17及び図32は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図15Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15Aに示す小グループは電荷が0である。図15Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15Bに示す構造をとりうる。図15Bに示す小グループは電荷が0である。図15Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。図15Cに示す小グループは電荷が0である。図15Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15Dに示す小グループは電荷が1となる。図15Eに、2個のZnを含む小グループを示す。図15Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいうと呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。Inの上半分の3個のOは下方向に3個の近接Inを有し、下半分の3個のOは上方向に3個の近接Inを有する。Gaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。Znの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子InまたはSnが上半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInの上半分の4配位のO、5配位の金属原子GaまたはInの下半分の4配位のOまたは4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図16Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図16Bに、3つの中グループで構成される大グループを示す。なお、図16Cは、図16Bの層構造をc軸方向から観察した場合の原子配列を示す。図16Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図16Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図15Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図16Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いた場合も同様である。例えば、図17Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図17Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図17Bに3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図17Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。具体的には、図17Bに示した大グループが繰り返されることで、In-Ga-Zn-O系の結晶を得ることができる。なお、得られるIn-Ga-Zn-O系の層構造は、InGaO3ZnOnnは自然数。とする組成式で表すことができる。n=1InGaZnO4の場合は、例えば、図32Aに示す結晶構造を取りうる。なお、図32Aに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。また、n=2InGaZn2O5の場合は、例えば、図32Bに示す結晶構造を取りうる。なお、図32Bに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。<酸化物半導体によってチャネル領域が形成されるトランジスタの移動度>酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。式A5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに式A2および式A3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式A6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図18で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構造を図22に示す。図22に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域303aおよび半導体領域303cを有する。半導体領域303aおよび半導体領域303cの抵抗率は2×10-3Ωcmとする。図22Aに示すトランジスタは、下地絶縁層301と、下地絶縁層301に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物302の上に形成される。トランジスタは半導体領域303a、半導体領域303cと、それらに挟まれ、チャネル領域となる真性の半導体領域303bと、ゲート305を有する。ゲート305の幅を33nmとする。ゲート305と半導体領域303bの間には、ゲート絶縁層304を有し、また、ゲート305の両側面には側壁絶縁物306aおよび側壁絶縁物306b、ゲート305の上部には、ゲート305と他の配線との短絡を防止するための絶縁物307を有する。側壁絶縁物の幅は5nmとする。また、半導体領域303aおよび半導体領域303cに接して、ソース308aおよびドレイン308bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図22Bに示すトランジスタは、下地絶縁層301と、酸化アルミニウムよりなる埋め込み絶縁物302の上に形成され、半導体領域303a、半導体領域303cと、それらに挟まれた真性の半導体領域303bと、幅33nmのゲート305とゲート絶縁層304と側壁絶縁物306aおよび側壁絶縁物306bと絶縁物307とソース308aおよびドレイン308bを有する点で図22Aに示すトランジスタと同じである。図22Aに示すトランジスタと図22Bに示すトランジスタの相違点は、側壁絶縁物306aおよび側壁絶縁物306bの下の半導体領域の導電型である。図22Aに示すトランジスタでは、側壁絶縁物306aおよび側壁絶縁物306bの下の半導体領域はnの導電型を呈する半導体領域303aおよび半導体領域303cであるが、図22Bに示すトランジスタでは、真性の半導体領域303bである。すなわち、半導体領域303a半導体領域303cとゲート305がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物306a側壁絶縁物306bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図19は、図22Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁膜の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図20は、図22Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁膜の厚さを15nmとしたものであり、図20Bは10nmとしたものであり、図20Cは5nmとしたものである。また、図21は、図22Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁膜の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図19では80cm2/Vs程度であるが、図20では60cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。<酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流>ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流を測定した結果について示す。まず、上記測定に用いたトランジスタの作製方法について図3を参照して説明する。始めに、ガラス基板50上に膜厚100nmの窒化シリコン層及び膜厚150nmの酸化窒化シリコン層の積層からなる下地層51をCVD法により形成した図3A参照。次いで、当該下地層51上に膜厚100nmのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52を形成した図3B参照。次いで、下地層51上及びゲート層52上に膜厚100nmの酸化窒化シリコン層からなるゲート絶縁層53をCVD法により形成した図3C参照。次いで、ゲート絶縁層53上に膜厚25nmの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を200°C、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmという条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層54を形成した図3D参照。次いで、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行った。次いで、フォトリソグラフィ法を用いてゲート絶縁層53を選択的にエッチングした図示しない。なお、当該エッチング工程は、ゲート層52と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、ゲート絶縁層53及び酸化物半導体層54上に膜厚100nmのチタン層、膜厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層55a及びドレイン層55bを形成した図3E参照。次いで、窒素雰囲気下で300°C、1時間の熱処理を行った。次いで、ゲート絶縁層53、酸化物半導体層54、ソース層55a、及びドレイン層55b上に膜厚300nmの酸化シリコン層からなる保護絶縁層56を形成した。さらに、保護絶縁層56をフォトリソグラフィ法を用いて選択的にエッチングした図3F参照。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、保護絶縁層56上に膜厚1.5μmのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層57を形成した図3G参照。さらに、窒素雰囲気下で250°C、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層57を焼き固めた。次いで、平坦化絶縁層57上に膜厚200nmのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52に接続する導電層図示しない、ソース層55aに接続する導電層58a、及びドレイン層55bに接続する導電層58bを形成した図3H参照。次いで、窒素雰囲気下で250°C、1時間の熱処理を行った。以上の工程によって、上記測定に用いたトランジスタを作製した。さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。特性評価用回路による電流測定について、図4を用いて説明する。図4は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図4Aを用いて説明する。図4Aは、特性評価用回路の回路構成を示す回路図である。図4Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、Nチャネル型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の一方の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811として、図3を用いて説明した作製方法によって形成される、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815として、図3を用いて説明した作製方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。なお、少なくともトランジスタ812は、図4Bに示すようにゲート層52及びソース層55aと、ゲート層52及びドレイン層55bとが重畳せず、幅1μmのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。図4Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図4Aに示す特性評価回路のリーク電流測定方法について、図4Cを用いて説明する。図4Cは、図4Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図4Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図5を用いて説明する。図5Aに、SMP4、SMP5、及びSMP6におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図5Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図6に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流ここでは、単位チャネル幅1μmあたりの値は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図7乃至図9に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図7乃至図9に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。<酸化物半導体によってチャネル領域が形成されるトランジスタの特性>In、Sn、Znを主成分とする酸化物半導体をチャネル領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図23A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図23Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図23Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図23Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図23Aと図23Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図24Aに、マイナスBT試験の結果を図24Bに示す。また、試料2のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図26に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図27に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図27に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図28に、Id実線および電界効果移動度点線のVg依存性を示す。また、図29Aに基板温度としきい値電圧の関係を、図29Bに基板温度と電界効果移動度の関係を示す。図29Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図29Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。作製例1本作製例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図30などを用いて説明する。図30は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図30Aにトランジスタの上面図を示す。また、図30Bは図30Aの一点鎖線A1-A2に対応する断面図である。図30Bに示すトランジスタは、基板500と、基板500上に設けられた下地絶縁層502と、下地絶縁層502の周辺に設けられた保護絶縁層504と、下地絶縁層502および保護絶縁層504上に設けられた高抵抗領域506aおよび低抵抗領域506bを有する酸化物半導体膜506と、酸化物半導体膜506上に設けられたゲート絶縁層508と、ゲート絶縁層508を介して酸化物半導体膜506と重畳して設けられたゲート電極510と、ゲート電極510の側面と接して設けられた側壁絶縁膜512と、少なくとも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化物半導体膜506、ゲート電極510および一対の電極514を覆って設けられた層間絶縁膜516と、層間絶縁膜516に設けられた開口部を介して少なくとも一対の電極514の一方と接続して設けられた配線518と、を有する。なお、図示しないが、層間絶縁膜516および配線518を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜516の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。作製例2本作製例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図31は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図31Aはトランジスタの上面図である。また、図31Bは図31Aの一点鎖線B1-B2に対応する断面図である。図31Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体膜606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図31Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。本実施例においては、酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成される記憶素子における情報の保持特性の評価結果について示す。なお、当該評価にあたって図10に示す回路を作製した。具体的には、図10に示す回路は、図1Aに示す記憶素子10と同じ構成を有し且つ4行4列に配設された記憶素子1011~1014、1021~1024、1031~1034、1041~1044と、いずれかの行に配設された4つの記憶素子が有するトランジスタのゲートに電気的に接続されたワード線1101~1104と、いずれかの列に配設された記憶素子が有するトランジスタのソース及びドレインの一方に電気的に接続されたビット線1201~1204と、4行4列に配設された記憶素子が有する容量素子の他方の電極に電気的に接続される固定電位Cntを供給する配線1300と、ゲートがライトイネーブル信号WEを供給する配線に電気的に接続され、ソース及びドレインの一方がデータ信号Data1を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線1201に電気的に接続されたトランジスタ1501、乃至、ゲートがライトイネーブル信号WEを供給する配線に電気的に接続され、ソース及びドレインの一方がデータ信号Data4を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線1204に電気的に接続されたトランジスタ1504と、ゲートがプリチャージ信号PCEを供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧Vpcを供給する配線に電気的に接続され、ソース及びドレインの他方がビット線1201に電気的に接続されたトランジスタ2001、乃至、ゲートがプリチャージ信号PCEを供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧Vpcを供給する配線に電気的に接続され、ソース及びドレインの他方がビット線1204に電気的に接続されたトランジスタ2004と、第1の入力端子が第1の参照電圧Vref1を供給する配線に電気的に接続され、第2の入力端子がビット線1201に電気的に接続されたコンパレータ2011、乃至、第1の入力端子が第1の参照電圧Vref1を供給する配線に電気的に接続され、第2の入力端子がビット線1204に電気的に接続されたコンパレータ2014と、第1の入力端子が第2の参照電圧Vref2を供給する配線に電気的に接続され、第2の入力端子がビット線1201に電気的に接続されたコンパレータ2021、乃至、第1の入力端子が第2の参照電圧Vref2を供給する配線に電気的に接続され、第2の入力端子がビット線1204に電気的に接続されたコンパレータ2024と、第1の入力端子が第3の参照電圧Vref3を供給する配線に電気的に接続され、第2の入力端子がビット線1201に電気的に接続されたコンパレータ2031、乃至、第1の入力端子が第3の参照電圧Vref3を供給する配線に電気的に接続され、第2の入力端子がビット線1204に電気的に接続されたコンパレータ2034と、を有する。図11Aは、図10に示す回路に対して行った情報の書き込み動作を示す図である。なお、図11中においては、データ信号Data1~Data4の電位並びにワード線1101の電位WL1及びワード線1102の電位WL2の変化を示している。端的に述べると、本実施例においては、記憶素子1011、1024に対して図1Bに示した情報の書き込み動作を行い、且つ記憶素子1012、1023に対して図1Cに示した情報の書き込み動作を行い、且つ記憶素子1013、1022に対して図1Dに示した情報の書き込み動作を行い、且つ記憶素子1014、1021に対して図1Eに示した情報の書き込み動作を行っている。また、図11Bは、当該書き込み動作後に行った読み出し動作時におけるワード線1101の電位WL1及びワード線1102の電位WL2の変化を示している。なお、図11Bにおいてワード線1101の電位WL1がハイレベルになる期間が記憶素子1011~1014に保持された情報の読み出し期間であり、ワード線1102の電位WL2がハイレベルになる期間が記憶素子1021~1024に保持された情報の読み出し期間である。図12は、図11Bに示す読み出し動作時におけるビット線1201~1204の電位を測定した結果を示す図である。なお、各記憶素子1011~1014、1021~1024から情報を読み出す前にビット線1201~1204に対してプリチャージを行っている。具体的には、図12に示すワード線1101の電位がハイレベルになる期間ReadWL1において、ビット線1201の電位が記憶素子1011に保持された情報を示し、ビット線1202の電位が記憶素子1012に保持された情報を示し、ビット線1203の電位が記憶素子1013に保持された情報を示し、ビット線1204の電位が記憶素子1014に保持された情報を示している。同様に、図12に示すワード線1102の電位がハイレベルになる期間ReadWL2における、ビット線1201の電位が記憶素子1021に保持された情報を示し、ビット線1202の電位が記憶素子1022に保持された情報を示し、ビット線1203の電位が記憶素子1023に保持された情報を示し、ビット線1204の電位が記憶素子1024に保持された情報を示している。図12から、図11Aに示す書き込み動作によって記憶素子に保持される電荷量を複数段階に制御することができることが分かった。すなわち、図11Aに示す書き込み動作によって記憶素子の保持情報の多値化が可能であることが分かった。図13A、Bは、ワード線1101に電気的に接続された記憶素子に対して図1Cに示す情報の書き込み動作を行い、且つワード線1102に電気的に接続された記憶素子に対して図1Eに示す情報の書き込み動作を行った後の読み出し動作時におけるビット線の電位を測定した結果を示す図である。なお、前者の記憶素子及び後者の記憶素子は共に同じビット線に電気的に接続される記憶素子である。また、図13Aは、書き込み動作を行ってから120msec経過後に読み出し動作時におけるビット線の電位を測定した結果を示す図であり、図13Bは、書き込み動作を行ってから120min2h経過後に読み出し動作時におけるビット線の電位を測定した結果を示す図である。図13A、Bに示すように本実施例で作製された記憶素子は、保持期間が長期化した場合であっても読み出し動作時におけるビット線の電位がほとんど変動しないことが分かった。すなわち、当該記憶素子は、保持期間が長期化した場合であっても正確な情報の保持が可能であることが分かった。本実施例においては、上記記憶素子を用いて構成される半導体装置の具体例について説明する。図14Aは、ノート型のパーソナルコンピュータを示す図であり、本体2201、筐体2202、表示部2203、キーボード2204などによって構成されている。なお、本体2201は、本明細書で開示される記憶素子を備えた記憶装置を有する。図14Bは、携帯情報端末PDAを示す図であり、本体2211には表示部2213と、外部インターフェイス2215と、操作ボタン2214等が設けられている。また、操作用の付属品としてスタイラス2212がある。なお、本体2211は、本明細書で開示される記憶素子を備えた記憶装置を有する。図14Cは、電子書籍2220を示す図である。電子書籍2220は、筐体2221および筐体2223の2つの筐体で構成されている。筐体2221および筐体2223は、軸部2237により一体とされており、該軸部2237を軸として開閉動作を行うことができる。このような構成により、電子書籍2220は、紙の書籍のように用いることが可能である。なお、筐体2221の内部及び筐体2223の内部並びに軸部2237内の少なくとも一には、本明細書で開示される記憶素子を備えた記憶装置が設けられる。筐体2221には表示部2225が組み込まれ、筐体2223には表示部2227が組み込まれている。表示部2225および表示部2227は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図14Cでは表示部2225に文章を表示し、左側の表示部図14Cでは表示部2227に画像を表示することができる。また、図14Cでは、筐体2221に操作部などを備えた例を示している。例えば、筐体2221は、電源ボタン2231、操作キー2233、スピーカー2235などを備えている。操作キー2233により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2220は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍2220は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。図14Dは、携帯電話機を示す図である。当該携帯電話機は、筐体2240および筐体2241の二つの筐体で構成されている。筐体2241は、表示パネル2242、スピーカー2243、マイクロフォン2244、ポインティングデバイス2246、カメラ用レンズ2247、外部接続端子2248などを備えている。また、筐体2240は、当該携帯電話機の充電を行う太陽電池セル2249、外部メモリスロット2250などを備えている。また、アンテナは筐体2241内部に内蔵されている。なお、筐体2240の内部及び筐体2241の内部の少なくとも一方には、本明細書で開示される記憶素子を備えた記憶装置が設けられる。表示パネル2242はタッチパネル機能を備えており、図14Dには映像表示されている複数の操作キー2245を点線で示している。なお、当該携帯電話は、太陽電池セル2249から出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ICチップ、小型記録装置などを内蔵した構成とすることもできる。表示パネル2242は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2242と同一面上にカメラ用レンズ2247を備えているため、テレビ電話が可能である。スピーカー2243およびマイクロフォン2244は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2240と筐体2241はスライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。外部接続端子2248はACアダプタやUSBケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット2250に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図14Eは、デジタルカメラを示す図である。当該デジタルカメラは、本体2261、表示部A2267、接眼部2263、操作スイッチ2264、表示部B2265、バッテリー2266などによって構成されている。なお、本体2261は、本明細書で開示される記憶素子を備えた記憶装置を有する。図14Fは、テレビジョン装置を示す図である。テレビジョン装置2270では、筐体2271に表示部2273が組み込まれている。表示部2273により、映像を表示することが可能である。なお、ここでは、スタンド2275により筐体2271を支持した構成を示している。また、筐体2271の内部には、本明細書で開示される記憶素子を備えた記憶装置が設けられている。テレビジョン装置2270の操作は、筐体2271が備える操作スイッチや、別体のリモコン操作機2280により行うことができる。リモコン操作機2280が備える操作キー2279により、チャンネルや音量の操作を行うことができ、表示部2273に表示される映像を操作することができる。また、リモコン操作機2280に、当該リモコン操作機2280から出力する情報を表示する表示部2277を設ける構成としてもよい。なお、テレビジョン装置2270は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことが可能である。"