"導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形することを特徴とする導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形する請求項1記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成する請求項1又は2記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクに面取り部を形成する請求項1~3いずれか記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクを平坦に整形する請求項1~4いずれか記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクを曲面に整形する請求項1~4いずれか記載の導電性半導体ウェハーの製造方法。前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行である請求項6記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成する請求項1~7いずれか記載の導電性半導体ウェハーの製造方法。前記放電加工は、前記ウェハブランクを減厚する請求項1~8いずれか記載の導電性半導体ウェハーの製造方法。前記導電性半導体は、その抵抗率が10Ωcm以下である請求項1~9いずれか記載の導電性半導体ウェハーの製造方法。前記導電性半導体は、Si、Ge、SiC、GaAs、GaP、InP、GaN、AlNのいずれかを含む請求項1~10記載の導電性半導体ウェハーの製造方法。しかしながら特許文献1の方法は、ウェハブランクの表面のみを加工する方法であり、研削、面取り、OFまたはIFなど、基板の基幹構造そのものを形成するための工程を複数同時に行うことはできない。特許文献2,3の方法も、基板の基幹構造そのものを形成する方法ではなく、半導体ウェハーの製造コストを十分に低減させるために、基板の複数箇所を同時に加工できる技術が望まれる。本発明は上記課題を解決するためになされたものであり、その第一の目的は、多工程で高コストなウェハー加工工程を簡略化し、低コスト化を可能にする導電性半導体ウェハーの製造方法を提供することである。また本発明の第二の目的は、低コスト化のみならず、ウェハー表面や裏面を自在な形状に加工することにより、新たな機能性を付与することである。上記目的を達成するために創案された本発明は、導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形する方法である。前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形すると良い。前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成すると良い。前記放電加工は、前記ウェハブランクに面取り部を形成すると良い。前記放電加工は、前記ウェハブランクを平坦に整形すると良い。前記放電加工は、前記ウェハブランクを曲面に整形すると良い。前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行であると良い。前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成すると良い。前記放電加工は、前記ウェハブランクを減厚すると良い。前記導電性半導体は、その抵抗率が10Ωcm以下であると良い。前記導電性半導体は、Si、Ge、SiC、GaAs、GaP、InP、GaN、AlNのいずれかを含むと良い。本発明によれば、従来は多工程からなっていたウェハー加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減できる。また、ウェハーの表面や裏面を、目的に合わせて曲面や凹凸面に加工することで、製造時間やコストを増大させることなく新たな機能を付与することもできる。以下に、本発明の第一の実施の形態について図面を用いて説明する。先ず本発明は、ウェハブランクを半導体ウェハーの形状に整形するに際し、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いて、ウェハブランクに放電加工を行い、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を一つの工程で加工し、ウェハブランクを半導体ウェハーの形状に整形する製造方法である。図1a~dは、本実施の形態に係る製造方法を説明する図であり、導電性半導体からなるウェハブランクを放電加工機で半導体ウェハーの形状に整形する工程を示している。ここでは、表裏面が平坦に整形され、外周端部に面取り部3を有する半導体ウェハー2を作製する場合について説明する。本発明では、従来では研削などによって行っていたウェハー加工工程を、形彫りの放電加工によって行う。なお、本発明は加工するウェハブランク1の寸法などを限定するものではなく、一例では、2~6インチ径、0.65~1.2mm厚のウェハブランク1から半導体ウェハー2を作製することができる。先ず、図1aに示すように、インゴットからスライスして得られたアズスライスのウェハブランク1、あるいは基板上にウェハー1枚分だけ半導体層を育成して得られたアズグロウンのウェハブランク1を、放電加工機10の下部台座11と上部加工軸12との間に配置すると共に、導電性の接着剤を用いて下部台座11上に固定する。ウェハブランク1は、抵抗率導電率が10Ωcm以下の導電性半導体からなるものを用いることが好ましい。抵抗率が10Ωcmより大きい半導体では、放電加工による整形が困難になるためである。このような導電性半導体としては、Si、Ge、SiC、GaAs、GaP、InP、GaN、AlNのいずれかを含むものを用いることができる。放電加工機10は、上部加工軸12の下部に取り付けた加工電極13,14を、下部台座11上に固定した被加工材に近接させ、加工電極13,14と被加工材との間に放電を発生させて被加工材を電極に応じた形状に整形する形彫り放電加工を行うものである。ここでは、被加工材はウェハブランク1である。ウェハブランク1、下部台座11、加工電極13,14は、図示しない加工液タンク内の加工液例えば水、灯油などに浸漬される。この加工液は、放電加工時の電気抵抗を制御すると共に、加工熱を除去するものである。ウェハブランク1と加工電極13,14の近接距離は、上部加工軸12の上下動により調節される。また、放電加工によるウェハブランク1の加工量研削量は、上部加工軸12の下降距離によって調節される。なお、放電加工機10は公知の装置を使用可能であり、加工電極13,14以外の装置構成は特に限定されず、ウェハブランク1と加工電極13,14との距離を下部台座11の上下動で調節するような放電加工機を用いることもできる。ウェハブランク1を下部台座11上に固定した後、図1bに示すように、上部加工軸12に取り付けた加工電極13をウェハブランク1の上方から近接させ、ウェハブランク1の表面Fを加工電極13により放電加工する。この加工電極13は、半導体ウェハー2の表面形状を転写した座繰り部15を有する。ここでは、目的とする半導体ウェハー2の表面形状が平坦であり、かつ外周端部に面取り部3を有するので、座繰り部15の形状は半導体ウェハー2の形状と同一にされ、その底部16が平坦に形成されると共に、その底部16の外周には面取り部3の形状に応じたテーパ部17が形成される。座繰り部15の深さは、ウェハブランク1の加工箇所に合わせて適宜変更される。例えば、半導体ウェハー2と同一寸法のウェハブランク1の端面Eに面取り部3を形成する場合には、座繰り部15の深さを、面取り部3を形成するためのテーパ部17の高さ以上とする。また詳細は後述するが、半導体ウェハー2より寸法が大きいウェハブランク1の側面Sを切除して半導体ウェハー2の寸法に整形する場合には、座繰り部15の深さを、半導体ウェハー2の厚さ以上とする図2参照。加工電極13,14の材料としては、従来からよく用いられている銅やグラファイトを用いることができる。また、加工精度を高めるために、粗仕上げ用と仕上げ用の加工電極を別々に設け、これらを順次使用するようにしてもよい。この加工電極13を用いた放電加工により、ウェハブランク1の表面Fを平坦に整形する加工と、端面Eに面取り部3を形成する加工が同時に行われる。ウェハブランク1の表面Fの放電加工が終了した後、図1cに示すように、ウェハブランク1を裏返して下部台座11上に再度固定し、半導体ウェハー2の裏面形状を転写した座繰り部18を有する加工電極14を上部加工軸12に取り付ける。ここでは、半導体ウェハー2の裏面形状が平坦であり、かつ面取り部3を有するので、座繰り部18の形状は、その底部19が平坦に形成されると共に、その底部19の外周には面取り部3の形状に応じたテーパ部20が形成される。この加工電極14を用い、図1dに示すように、ウェハブランク1の裏面B側を放電加工する。これにより、ウェハブランク1の裏面Bを平坦に整形する加工と、端面Eに面取り部3を形成する加工が同時に行われる。なお、半導体ウェハー2の表面形状と裏面形状が同一である場合には、ウェハブランク1の表面Fと裏面Bとを同一の加工電極を用いて整形するようにしてもよい。次に、本発明の第二の実施の形態について図2を用いて説明する。ここでは、半導体ウェハー2の仕上がり寸法より、厚さ直径共に一回り大きいウェハブランク1aを円形状に整形すると同時に、面取り部3、結晶方位を示す印OFおよびIFを形成する場合について説明する。本発明では、一回り大きい寸法のウェハブランク1aを半導体ウェハー2の寸法に整形する場合には、図2aに示すように、座繰り部15aの形状および寸法を半導体ウェハー2と同一とし、その深さを半導体ウェハー2の厚さより深く形成した加工電極13を、図1で説明した放電加工機10の上部加工軸12に取り付けて放電加工を行う。これにより、図2bに示すように、ウェハブランク1aの表面Fを研削して半導体ウェハー2の厚さに加工したときに、加工電極13の下端がウェハブランク1aの裏面Bに到達し、側面Sがウェハブランク1aから切除され、半導体ウェハー2の寸法に整形されることとなる。また、ウェハブランク1aに面取り部3,OFおよびIFを形成する場合には、底部16の外周にテーパ部17を形成すると共に、座繰り部15aの外周上にOFおよびIFに相当する直線部図示省略を形成する。この加工電極13を用いて放電加工を行うことにより、ウェハブランク1aの表面Fを平坦に整形する加工と、端面Eに面取り部3を形成する加工と、側面Sを切除して半導体ウェハー2の寸法に整形する加工と、側面SにOFおよびIFを形成する加工が同時に行われる。また、このとき、上部加工軸12の下降距離あるいは、下部台座11の上昇距離に応じて、ウェハブランク1aの表面Fの研削量を調節し、ウェハブランク1aの厚さを減厚することができる。なお、ウェハブランク1aにOFおよびIFを形成する際には、予めX線回折測定などによりウェハブランク1a中の特定の結晶面結晶方位を決定することが行われる。その決定された結晶面に基づいて、座繰り部15aの外周上に形成した直線部と、ウェハブランク1a中のOFおよびIFに相当する結晶面とが一致するように、ウェハブランク1aと加工電極13との位置関係が調節される。ウェハブランク1aの表面Fの放電加工が終了した後、図2cに示すように、ウェハブランク1aを裏返して下部台座11上に再度固定し、座繰り部18aの形状寸法を半導体ウェハー2と同一に形成したつまり、底部19を平坦に形成し、底部19の外周にテーパ部20を形成した加工電極14を上部加工軸12に取り付ける。但し、図2では加工電極14の座繰り部18aの深さを、半導体ウェハー2の厚さ以上としているが、表面Fの加工後には側面Sは既に半導体ウェハー2の寸法に整形されているので、座繰り部18aの深さは半導体ウェハー2の厚さ以下としても良い。この加工電極14を用いて放電加工を行うことにより、図2dに示すように、ウェハブランク1aの裏面Bを平坦に整形する加工と、端面Eに面取り部3を形成する加工が同時に行われる。このように、本発明では工程数を可能な限り低減できるような加工電極を用いることが望ましいが、諸事情に合わせて、任意の工程を独立で実施したり、従来の研削加工や、ワイヤ放電加工等の他の手段によって行うこともできる。従来の研削加工では、高速回転する砥石を押し当てて加工を行うので、特にウェハー外周部の加工では欠けや割れが発生しやすかったが、放電加工ではそのようなリスクが大幅に低減するというメリットもある。以上要するに、本発明の導電性半導体ウェハーの製造方法では、ウェハブランクを半導体ウェハーの形状に整形する際に、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いてウェハブランクを放電加工し、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を同じ工程で加工するようにしている。これにより、半導体ウェハーの加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減することができる。また、別箇所を加工する毎に必要な加工位置の位置決めを省略できるので、半導体ウェハーの形状の品質が位置決めの精度や加工装置研削機、放電加工機などの動作精度などに左右されなくなり、半導体ウェハーの品質を向上できる。さらに、ウェハブランクの複数箇所の加工を放電加工機の加工電極のみで行うようにしているので、半導体ウェハーの形状の品質を、加工電極の形状で一元管理できると共に、加工装置の保守管理が容易になる。なお上記実施の形態では、いずれも表面および裏面が平坦な半導体ウェハーを作製する場合について説明したが、本発明では、半導体ウェハーの表面や裏面を、所定形状の加工電極を用いて曲面形状に加工することもできる。例えば、HVPE法によって育成されたGaN結晶は凹面形状の反りを有するので、これをそのまま平坦加工すると、形状としては平坦なウェハーを作製することができるが、結晶格子としては反りが残ったままである。従って、ウェハーの面内の位置によってオフ角度ウェハー表面と、ある面方位の結晶格子面とがなす角度が異なることになる。このようなオフ角度の分布は、デバイスエピ特性の分布を引き起こすことがあるので、オフ角度分布はなるべく低減する必要がある。そこで図3に示すように、格子面と同一の反り形状結晶のX線回折測定により決定できるの座繰り部15s,18sを有する加工電極13,14を用いて加工すれば、そのようなオフ角度分布を非常に小さくすることができる。ここで、より具体的に、HVPE法によって育成されGa極性面側でのc面が凹面形状を有するGaN結晶ウェハブランク1sを整形するに際し、Ga極性面を裏面B、N極性面を表面Fとして放電加工を行い、c面の反り形状と、表面および裏面形状が平行な半導体ウェハー2を作製する場合について説明する。まず、ウェハブランク1sの表面FN極性面側を整形する際には、表面FN極性面側でのc面は凸面形状を有するので、図3aに示すように、底部16がc面の凸面形状に平行な凹面形状に形成された座繰り部15sを有する加工電極13を上部加工軸12に取り付ける。この加工電極13を用いて、図3bに示すようにウェハブランク1sの表面F側を放電加工することで、ウェハブランク1sの表面Fをc面の凸面形状に平行に整形することができ、半導体ウェハー2の表面のオフ角度を非常に小さくすることができる。また、裏面BGa極性面側を整形する際には、裏面BGa極性面側でのc面は凹面形状を有するので、図3cに示すように、底部19がc面の凹面形状に平行な凸面形状に形成された座繰り部18sを有する加工電極14を上部加工軸12に取り付ける。この加工電極14を用いて、図3dに示すようにウェハブランク1sの裏面B側を放電加工することで、表面と裏面がc面の反り形状に平行な半導体ウェハー2を作製できる。従来の研削方法では、反り形状を有するウェハブランクを平面に変形させ、これを拘束して研削を行うので、研削後に拘束を解くと、研削前の反り形状が反映されて研削面に再び反り形状が発生し、表面と裏面が平行な半導体ウェハーを作製することが困難であった。一方、本発明ではウェハブランクを変形させることがないので、表面と裏面とが平行な半導体ウェハーを容易に作製できる。また本発明では、半導体ウェハーの表面や裏面を所定のパターンの加工電極を用いて凹凸形状に加工することもできる。半導体ウェハーの表面や裏面を所定の凹凸形状に仕上げることにより、デバイスエピの高品質化や応力緩和が期待できる。発光素子の光取り出し効率を改善することも可能である。より具体的には、ストライプ状に配列した複数の凸部を底部に有する加工電極を用い、ストライプ状の凹溝を半導体ウェハーに形成することで、その上にエピタキシャル成長させるデバイス層の応力を緩和し、デバイス層での割れ発生を低減することができる。また、三角格子状に配列した複数の孔を底部に有する加工電極を用い、三角格子状に配列した突起を半導体ウェハーに形成することで、デバイス層の結晶性を改善すると共に、発光デバイスの光取り出しを向上させることができる。従来、このようなウェハーの特殊加工は、通常の半導体ウェハーに対してリソグラフィやエッチングで追加工をすることで行っていたが、本発明では、単に加工電極をそのような形状にしておくだけで、加工の手間やコストを増大させることなく行うことができる。また、複数箇所に同時に凹溝を形成するようにしているので、形成した凹溝は、形成後に加工液に曝される時間や条件、洗浄の度合などを全て同一とすることができる。これにより、凹溝を形成した半導体ウェハー上に成長するデバイス層の特性ばらつきを抑えることができる。本発明は上記実施の形態に限られず、種々の変更が可能であり、例えば加工電極に微細な通流孔を多数設け、放電加工時にウェハブランクから脱離した微細な加工屑を加工液と共に加工領域から排出させることで、放電加工を安定化し、半導体ウェハーの品質を向上させることができる。以下に、本発明の実施例について説明する。[実施例1]Siのアズスライスウェハ、表裏面平坦加工、面取り同時加工本発明の実施例1に係る半導体ウェハーを、図1で説明した製造方法で作製した。はじめに、直径6インチ、厚さ1.2mmのSi単結晶ウェハブランク1を準備した。このウェハブランク1は、チョクラルスキー法によって育成されたSi単結晶インゴットを円筒研削と平坦研削によるOFおよびIF加工の後にワイヤソーによって切り出されたものであり、導電率は0.15Ωcmである。このウェハブランク1を、導電性の接着剤を用いて、形彫り放電加工機10の下部台座11に固定し、銅製の加工電極13を形彫り放電加工機10の上部加工軸12に取り付けた図1a。この加工電極13は、直径6インチの略円形の座繰り形状を有しており、底部16は平坦である。底部16の外周はC0.3のテーパ形状となっている。ウェハブランク1と加工電極13とを近接させ、パルス電圧を印加しながら上部加工軸12を徐々に下降させ、加工電極13によってウェハブランク1を放電加工し、表面Fを0.1mm除去したところで加工を停止した図1b。次に、このウェハブランク1を裏返しに貼りかえ、加工電極13とは左右対称形状の座繰り形状を有する加工電極14を上部加工軸12に取り付け図1c、裏面B側も表面F側と同様に加工した図1d。これらの加工により、ウェハブランク1の厚さは1mmとなり、同時に表裏面の端面EにC0.3の面取り加工がなされた。その後、両面を研磨加工することで、両鏡面仕上げの6インチSi単結晶ウェハー2が完成した。[実施例2]GaNのアズグロウンウェハ、表裏面平坦加工、面取り、OF,IF同時加工本発明の実施例2に係る半導体ウェハーを、図2で説明した製造方法で作製した。はじめに、直径56mm、厚さ0.65mmのc面を主面とするGaN単結晶ウェハブランク1aを準備した。このウェハブランク1aは、HVPE法によって育成されたものであり、導電率は1.5×102Ωcmである。このウェハブランク1aのGa極性面裏面B側を、導電性の接着剤を用いて、形彫り放電加工機10の下部台座11に固定し、銅製の加工電極13を形彫り放電加工機10の上部加工軸12に取り付けた図2a。この加工電極13は、直径2インチの略円形の座繰り形状を有しており、円周上にはOFとIFに相当する直線部が形成されている。底部16は平坦である。底部16の外周はC0.2のテーパ形状となっている。ウェハブランク1aと加工電極13とを近接させ、パルス電圧を印加しながら上部加工軸12を徐々に下降させ、加工電極13によってウェハブランク1のN極性面表面F側を放電加工し、表面Fを0.1mm除去したところで加工を停止した図2b。これにより、ウェハブランク1aの直径は2インチとなり、同時にOFとIFの加工が完了した。次に、このウェハブランク1aを裏返しに貼りかえ、加工電極13とは左右対称形状の座繰り形状を有する加工電極14を上部加工軸12に取り付け図2c、Ga極性面側もN極性面側と同様に加工した。これらの加工により、ウェハブランク1aは直径2インチ、厚さ0.45mmとなり、同時にOFとIFの形成、および両面の面取り加工も完了した図2d。その後、両面を研磨加工することで、両鏡面仕上げの2インチGaN単結晶ウェハー2が完成した。[実施例3]GaNのアズスライスウェハ、表裏面曲面加工、面取り同時加工本発明の実施例3に係る半導体ウェハーを、図3で説明した製造方法で作製した。はじめに、直径2インチ、厚さ0.65mmのc面を主面とするGaN単結晶ウェハブランク1sを準備した。このウェハブランク1sは、HVPE法によって育成されたGaNインゴットからワイヤソーによって切り出されたものであり、導電率は1.5×102Ωcmである。このウェハブランク1sは、形状はほぼ反りのない円板状だが、X線回折測定の結果、Ga極性面裏面B側を上にしたとき、c面が凹面の球面状の反りを有しており、その曲率半径は10mであることが分かっている。このウェハブランク1sのGa極性面側を、導電性の接着剤を用いて、形彫り放電加工機10の下部台座11に固定した。次に、銅製の加工電極13を形彫り放電加工機10の上部加工軸12に取り付けた図3a。この加工電極13は、直径2インチの略円形の座繰り形状を有しており、円周上にはOFとIFに相当する直線部が形成されている。底部16の形状は、球面状の凹型形状となっており、その曲率半径は10mとしてある。底部16の外周はC0.2のテーパ形状となっている。ウェハブランク1sと加工電極13とを近接させ、パルス電圧を印加しながら上部加工軸12を徐々に下降させ、加工電極13によってウェハブランク1sのN極性面表面F側を放電加工し、表面中心部の加工量が0.1mmとなったところで加工を停止した図3b。次に、このウェハブランク1sを裏返しに貼りかえ、再び下部台座11に固定した。上部加工軸12には別の加工電極14を取り付けた図3c。加工電極14は加工電極13と同一素材でできており、形状もほぼ同一だが、形状が左右対称であることと、底面19の形状が凸面になっているところが異なる。加工電極14を用いてGa極性面側の放電加工を行い、中心部の厚さが0.45mmとなったところで加工を停止した図3d。これらの加工により、ウェハブランク1sは直径2インチ、厚さ0.45mmとなり、同時にOFとIFの形成、および両面の面取り加工も完了した。また、表裏面はc面と平行な曲面状となっていた。その後、両面を研磨加工することで、オフ角度分布の無い、両鏡面仕上げの2インチGaN単結晶ウェハー2が完成した。[実施例4]GaNのアズグロウンウェハ、表面ストライプ加工ヘテロエピ歪緩和本発明の実施例4に係る半導体ウェハーを、図2で説明した製造方法で作製した。実施例2と同様の直径56mm、厚さ0.65mmのc面を主面とするGaN単結晶ウェハブランク1aを準備し図2a、実施例2と同様にしてウェハブランク1aのN極性面側表面Fを放電加工し、表面を0.1mm除去したところで加工を停止した図2b。次に、このウェハブランク1aを裏返しに貼りかえ、再び下部台座11に固定した。上部加工軸12には別の加工電極14を取り付けた図2c。ここで用いた加工電極14は加工電極13と同一素材でできており、やはり直径2インチの座繰り形状だが、底面19にストライプ状の凸面加工がなされているところが異なる。ストライプ凸部の幅と高さはそれぞれ20μmであり間隔は400μmである。この加工電極14を用いてGa極性面側裏面Bの放電加工を行い、中心部の厚さが0.45mmになったところで加工を停止した図2d。これらの加工により、ウェハブランク1aは直径2インチ、厚さ0.45mmとなり、同時にOFとIFの形成、および両面の面取り加工も完了した。また、Ga極性面側には、深さと幅がそれぞれ20μmのストライプ状の溝が400μm周期で形成された。その後、両面を研磨加工することで、溝付きの2インチGaN単結晶ウェハー2が完成した。[実施例5]溝付きGaN基板の効果実施例4で作製した溝付きのGaN単結晶ウェハー2溝付きGaN基板をMOVPEMetalOrganicVaporPhaseEpitaxy;有機金属気相成長炉にセットし、ストライプ上の溝を形成したGa極性面側裏面Bに厚さ1μmのAl01Ga09N薄膜のエピタキシャル成長を行った。比較のために、溝のない通常のGaN基板でも同じ成長を行った。成長後、通常のGaN基板上のエピ膜では、GaN基板との格子定数差に起因する応力によると考えられる無数のクラックが生じていたが、溝付きGaN基板を用いた場合にはクラックが発生していなかった。このエピ表面をSEMで観察したところ、エピ膜は溝の部分でそれぞれ分断されており、全体として連続膜になっていないことが明らかになった。すなわち、この膜の不連続部分で応力が緩和されたためにクラックが生じなかったものと考えられる。[実施例6]SiCのアズスライスウェハ、表裏面凹凸加工低転位化、取り出し向上本発明の実施例6に係る半導体ウェハーを、図2で説明した製造方法で作製した。はじめに、直径56mm、厚さ0.65mmの0001面を主面とする6H-SiC単結晶ウェハブランク1aを準備した。このウェハブランク1aは、昇華法によって育成されたインゴットから切出されたものである。このウェハブランク1aのSi面側裏面Bを、導電性の接着剤を用いて、形彫り放電加工機10の下部台座11に固定し、銅製の加工電極13を形彫り放電加工機10の上部加工軸12に取り付けた図2a。この加工電極13は、直径2インチの略円形の座繰り形状を有しており、円周上にはOFとIFに相当する直線部が形成されている。底部16は、平坦面に深さ4μm、直径4μmの円柱状の孔が、10μmの周期で三角格子状に配列した形状である。底部16の外周はC0.2のテーパ形状となっている。ウェハブランク1aと加工電極13とを近接させ、パルス電圧を印加しながら上部加工軸12を徐々に下降させ、加工電極13によってウェハブランク1aのC面側表面Fを放電加工し、表面Fを0.1mm除去したところで加工を停止した図2b。次に、このウェハブランク1aを裏返しに貼りかえ、再び下部台座11に固定し、加工電極13とは左右対称形状の座繰り形状を有する加工電極14を上部加工軸12に取り付け図2c、Si面側裏面BもC面側表面Fと同様の加工を行った図2d。これらの加工により、ウェハブランク1aは直径2インチ、厚さ0.45mmとなり、同時にOFとIFの形成、および両面の面取り加工も完了した。また、Si面とC面は、高さ4μm、直径4μmの突起が周期10μmの三角格子状に配列した形状となった。この両面を研磨加工することで、両面凹凸加工付きの2インチSiC単結晶ウェハー2が完成した。[実施例7]凹凸SiCの効果実施例6で作製したSiC単結晶ウェハー2凹凸SiC基板をMOVPE装置にセットし、GaN低温バッファ層、n型GaN層4μmと、In015Ga085N/GaN-3-MQW活性層well層3nm、barrier層10nmと、p型Al01Ga09N層40nm、p型GaN層500nmをMOVPE法を用いて順次積層し、LED構造を作製した。比較のために、凹凸の無い通常のSiC基板でも同様のLED構造を作製した。両方の基板から同様のプロセスによってLEDチップを作製し、それらの出力を比較したところ、凹凸SiC基板を用いて作製したLEDの光出力は、通常基板を用いたものの1.5倍と高いことが分かった。それぞれのSiC基板上に成長したGaN層の断面TEM観察の結果、通常基板では転位密度は1×109cm2程度であったが、凹凸SiC基板では、成長初期の3次元成長によって転位密度が8×107cm2と大きく改善していることが分かった。この転位密度の低減による内部量子効率の改善と、基板表面および裏面の凹凸による外部量子効率光の取り出し効率の改善により、光出力が向上したものと考えられる。上記実施例においては、GaNとSiおよびSiCのみについてのみ記したが、本発明は、Ge、InP、AlNなどの他の導電性半導体ウェハーの作製にも適用することができる。また、結晶方位を示す印としてはOFとIFの例のみ示したが、ノッチを形成しても良いし、裏面側の加工の際に何らかの目印を形成するようにしてもよい。"