基板上に形成されたヘテロ接合電界効果トランジスタHFETと、前記HFET上に形成されたヘテロ接合バイポーラトランジスタHBTとを備え、前記HFETは、キャリアが流れるチャネル層と、前記チャネル層に電界を印加するための少なくとも一つのゲート電極と、前記チャネル層と接続されたコンタクト層とを有し、前記HBTは、前記コンタクト層と接続された、又は、前記コンタクト層と一体化されたサブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層と、前記エミッタ層上に形成されたエミッタキャップ層と、前記エミッタキャップ層上に形成されたエミッタコンタクト層と、前記サブコレクタ層に接続された第一のコレクタ電極と、前記ベース層に接続されたベース電極と、前記エミッタコンタクト層に接続されたエミッタ電極とを有し、前記コレクタ層、前記ベース層及び前記エミッタ層は、メサ形状の構造体であるベースメサ領域を構成し、前記エミッタキャップ層及び前記エミッタコンタクト層は、メサ形状の構造体であるエミッタメサ領域を構成し、前記少なくとも一つのゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている半導体装置。前記ゲート電極は、前記ベースメサ領域の外周の一部又は全体を平面的に囲むように形成されており、前記第一のコレクタ電極は、前記ゲート電極よりも前記基板の周縁側に形成されている請求項1記載の半導体装置。前記ゲート電極は、前記ベースメサ領域の外周の一部を平面的に囲み、前記半導体装置はさらに、前記サブコレクタ層上における、前記ベースメサ領域の外周のうち、前記ゲート電極で囲まれていない領域に形成された第二のコレクタ電極を備える請求項2記載の半導体装置。前記HFETは、前記チャネル層に電界を印加するための複数のゲート電極を備え、前記複数のゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている請求項1から3のいずれか1項に記載の半導体装置。基板と、前記基板上に形成された複数の請求項1~4のいずれか1項に記載の半導体装置とを備え、前記複数の半導体装置の第一のコレクタ電極又は第二のコレクタ電極は、相互に接続され、前記複数の半導体装置のゲート電極は、相互に接続されている半導体装置。請求項1~5のいずれか1項に記載の半導体装置を備える電力増幅器であって、前記HBTは、前記第一のコレクタ電極又は前記第二のコレクタ電極から信号を出力し、前記HFETは、前記第一のコレクタ電極又は前記第二のコレクタ電極と当該電力増幅器の出力端子との間に接続され、前記第一のコレクタ電極又は前記第二のコレクタ電極と前記出力端子との接続をオンオフする電力増幅器。ところで、携帯電話等の通信機器におけるマルチバンド化により、パワーアンプにおいては、周波数切替や、パワーモード切替などの用途のスイッチ素子の使用頻度が増加している。図5は、そのようなマルチバンドに対応したパワーアンプのブロック図である。図5に示されるように、このようなマルチバンドに対応したパワーアンプでは、周波数帯域図5におけるBandA/BandBやパワーレベル図5におけるHigh/Middle/LoPowerの異なる、複数のパワーアンプAMPを並列接続し、スイッチ素子SWにより経路の切替を行っている。このようなパワーアンプでは、出力端子つまり、アンテナに接続される端子は共通となっているため、出力側出力端子から各パワーアンプへの漏洩電力をカットし、アイソレーションを確保する必要があるため、図5に示されるように、各パワーアンプの出力部にスイッチ素子SWを配置する。しかしながら、図4に示された従来のBi-HFET450を図5に示したパワーアンプに適用した場合には、HBT470の出力端子となるコレクタ電極422と、素子分離領域480を介して配置されたHFET460とを接続する必要があるため、HBT470のチップ面積半導体チップにおける占有面積に対して、HFET460の面積分がそのまま増大につながり、その結果、チップコストが増大するという課題を有している。更に、HBT470とHFET460とを配線で接続する必要があるので、その配線抵抗によるロスがパワーアンプの特性に悪影響を及ぼすという課題も有している。そこで、前記課題を鑑み、本発明は、トランジスタの占有面積をほとんど増やすことなく、かつ、HBTとHFETとを接続する配線による悪影響を受けない、HBTとHFETとが混載されたBi-HFET半導体装置を提供することを目的とする。つまり、本発明は、低コストで、かつ、低オン抵抗なBi-HFETであって、マルチバンド用パワーアンプに好適な半導体装置を提供することを目的とする。上記目的を達成するために、本発明に係る半導体装置の一形態は、基板上に形成されたヘテロ接合電界効果トランジスタHFETと、前記HFET上に形成されたヘテロ接合バイポーラトランジスタHBTとを備え、前記HFETは、キャリアが流れるチャネル層と、前記チャネル層に電界を印加するための少なくとも一つのゲート電極と、前記チャネル層と接続されたコンタクト層とを有し、前記HBTは、前記コンタクト層と接続された、又は、前記コンタクト層と一体化されたサブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層と、前記エミッタ層上に形成されたエミッタキャップ層と、前記エミッタキャップ層上に形成されたエミッタコンタクト層と、前記サブコレクタ層に接続された第一のコレクタ電極と、前記ベース層に接続されたベース電極と、前記エミッタコンタクト層に接続されたエミッタ電極とを有し、前記コレクタ層、前記ベース層及び前記エミッタ層は、メサ形状の構造体であるベースメサ領域を構成し、前記エミッタキャップ層及び前記エミッタコンタクト層は、メサ形状の構造体であるエミッタメサ領域を構成し、前記少なくとも一つのゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている。これにより、HBTは、従来のようにHFETと分離して配置されているのではなく、HFETの上に積層され、かつ、HBTとHFETとは、HBTのサブコレクタ層とHFETのコンタクト層とが直接、接しているか、又は、それらが一体化されている一つの層であるので、HFETにソース電極もドレイン電極も形成する必要がなくなり、かつ、HBTとHFETとを接続する配線も不要となる。その結果、トランジスタの占有面積をほとんど増やすことなく、かつ、HBTとHFETとを接続する配線による悪影響を受けない半導体装置が実現される。ここで、前記ゲート電極は、前記ベースメサ領域の外周の一部又は全体を平面的に囲むように形成されており、前記第一のコレクタ電極は、前記ゲート電極よりも前記基板の周縁側に形成されていてもよい。これにより、HBTとHFETとはレイアウト上の対称性を維持した状態で密に配置されるので、高密度でロスの少ない半導体装置が実現される。また、前記ゲート電極は、前記ベースメサ領域の外周の一部を平面的に囲み、前記半導体装置はさらに、前記サブコレクタ層上における、前記ベースメサ領域の外周のうち、前記ゲート電極で囲まれていない領域に形成された第二のコレクタ電極を備えてもよい。これにより、HBTのコレクタに直接電位を与える電極が追加された構造になるので、HBTの出力端子であるコレクタに各種周辺回路や配線を接続することが容易となり、本発明に係る半導体装置を用いた応用回路のバリエーションが増す。また、前記HFETは、前記チャネル層に電界を印加するための複数のゲート電極を備え、前記複数のゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されていてもよい。これにより、ゲート電極の本数の増加に伴って、スイッチ素子として機能するHFETのアイソレーションの程度が強くなるので、本発明に係る半導体装置を様々な大きさのパワーを出力するパワーアンプに適用できる。また、基板と、前記基板上に形成された複数の上記半導体装置とを備え、前記複数の半導体装置の第一のコレクタ電極又は第二のコレクタ電極は、相互に接続され、前記複数の半導体装置のゲート電極は、相互に接続されていてもよい。これにより、マルチセルHBTが実現され、本発明に係る半導体装置を高出力のパワーアンプに適用することができる。また、上記目的を達成するために、本発明に係る電力増幅器の一形態は、上記半導体装置を備える電力増幅器であって、前記HBTは、前記第一のコレクタ電極又は前記第二のコレクタ電極から信号を出力し、前記HFETは、前記第一のコレクタ電極又は前記第二のコレクタ電極と当該電力増幅器の出力端子との間に接続され、前記第一のコレクタ電極又は前記第二のコレクタ電極と前記出力端子との接続をオンオフする。これにより、本発明に係る半導体装置の特徴を生かしたマルチバンド用のパワーアンプを実現することができる。本発明により、トランジスタの占有面積をほとんど増やすことなく、かつ、HBTとHFETとを接続する配線による悪影響を受けない、HBTとHFETとが混載されたBi-HFET半導体装置が実現される。よって、低コストで、かつ、低オン抵抗なBi-HFETであって、マルチバンド用パワーアンプに好適な半導体装置が実現され、携帯電話等のマルチバンドによる通信が普及してきた今日における本発明の実用的価値は極めて高い。本発明の実施形態における半導体装置以下、Bi-HFETともいう。及び電力増幅器以下、パワーアンプともいう。について、図面を参照しながら説明する。第1の実施形態まず、本発明の第1の実施形態に係るBi-HFETについて説明する。図1aは、本発明の第1の実施形態に係るBi-HFET150の上面図である。図1bは、同Bi-HFET150の断面図図1aのA-A’線における断面図である。図1cは、同Bi-HFET150の回路図である。このBi-HFET150は、半絶縁性のGaAsからなる基板101上に形成されたHFET160と、HFET160上に形成されたHBT170とを備える。HFET160は、キャリアが流れるチャネル層102と、そのチャネル層102に電界を印加するための少なくとも一つここでは、3つのゲート電極202と、チャネル層102と接続されたコンタクト層104とを有する。ここで、チャネル層102は、例えば、n型にドープされた2つのキャリア供給層図1bにおけるチャネル層102の上層及び下層に挟まれたノンドープの層である。また、コンタクト層104は、例えば、高濃度にドープされたn型半導体である。一方、HBT170は、HFET160のコンタクト層104と接続された、又は、そのコンタクト層104と一体化されたサブコレクタ層107と、そのサブコレクタ層107上に形成されたコレクタ層108と、そのコレクタ層108上に形成されたベース層109と、そのベース層109上に形成されたエミッタ層110と、そのエミッタ層110上に形成されたエミッタキャップ層111と、そのエミッタキャップ層111上に形成されたエミッタコンタクト層112とを備える。さらに、このHBT170は、電極として、サブコレクタ層107に接続された第一のコレクタ電極203と、ベース層109に接続されたベース電極204と、エミッタコンタクト層112に接続されたエミッタ電極205とを有する。ここで、サブコレクタ層107は、例えば、高濃度にドープされたn型半導体である。また、コレクタ層108は、例えば、n型半導体か、又は、i型真性半導体である。また、ベース層109は、例えば、高濃度にドープされp型半導体である。さらに、エミッタ層110は、ベース層109の材料よりもバンドギャップが大きい材料で構成されている。なお、コレクタ層108、ベース層109及びエミッタ層110は、これらをアイランド状に区切るメサ形状の構造体であるベースメサ領域830を構成し、同様に、エミッタキャップ層111及びエミッタコンタクト層112は、これらをアイランド状に区切るメサ形状の構造体であるエミッタメサ領域831を構成している。ここで、ゲート電極202は、第一のコレクタ電極203とベースメサ領域830との平面的な間に設けられたリセス領域820内に形成されている。以上のように構成された本実施形態におけるBi-HFET150の構造上の特徴は次の通りである。図1bの断面図に示されるように、半絶縁性GaAs基板101上に、HFET160を構成するチャネル層102及びコンタクト層104が形成され、そのHFET160上にHBT170を構成するサブコレクタ層107、コレクタ層108、ベース層109、エミッタ層110、エミッタキャップ層111及びエミッタコンタクト層112がこの順に積層されている。なお、HFET160のコンタクト層104は、HBT170のサブコレクタ層107と共通化されていてもよいし、別体であってもよい。ここで、エミッタコンタクト層112及びエミッタキャップ層111は、メサ形状に分離されたエミッタメサ領域831を形成している。同様に、エミッタ層110、ベース層109及びコレクタ層108は、メサ状に分離されたベースメサ領域830を形成している。また、HBT170の電極として、エミッタコンタクト層112にはエミッタ電極205が、ベース層109にはベース電極204が、サブコレクタ層107には第一のコレクタ電極203がそれぞれ形成されている。更に、ベースメサ領域830と第一のコレクタ電極203との間平面的なの間には、HFET160のリセス領域820が形成され、そのリセス領域820には、ゲート電極202が形成されている。また、本実施形態におけるBi-HFET150のレイアウト上の特徴は次の通りである。つまり、図1aの上面図に示されるように、HFET160のゲート電極202は、ベースメサ領域830の外周の一部又は全体ここでは、ベースメサ領域830の矩形状の外周四辺を平面的に囲むように形成されている。さらに、第一のコレクタ電極203は、そのゲート電極202の外周の一部又は全体ここでは、矩形の線状に配置されたゲート電極202の外周四辺を平面的に囲むように、ゲート電極202よりも基板101の周縁側に形成されている。これにより、HBT170とHFET160とはレイアウト上の対称性を維持した状態で密に配置されるので、高密度でロスの少ないBi-HFET150が実現される。さらに、本実施形態におけるBi-HFET150の回路上の特徴は次の通りである。つまり、図1cの回路図に示されるように、このBi-HFET150は、出力端子にスイッチ素子が接続された、例えば、中出力のパワーアンプを構成している。ここでは、パワーアンプとして機能するHBT170の出力端子である第一のコレクタ電極203が、HFET160のコンタクト層104を介してHFET160に直接、接続されている。このようなパワーアンプでは、HBT170は、第一のコレクタ電極203から信号を出力し、一方、HFET160は、第一のコレクタ電極203と当該パワーアンプの出力端子との間に接続され、第一のコレクタ電極203と出力端子との接続をオンオフする。以上のように、本実施形態におけるBi-HFET150によれば、HBT170の出力端子に、HFET160からなるスイッチ素子が直接、接続されたパワーアンプを構成することが可能となり、しかも、HFET160にソース電極及びドレイン電極を形成する必要がなくなるので、従来のBi-HFETと比較して、トランジスタ面積を大幅に低減することができる。さらに、HBT170とHFET160とを接続する配線が不要になるので、特性劣化の要因となる配線抵抗を無くすことができ、Bi-HFET150の特性が向上される。なお、本実施形態では、中出力のパワーアンプでのアイソレーションを確保するために3本のゲート電極202配置されていたが、ゲート電極の本数は、HBT170の出力パワーに応じて任意に変えてもよい。また、上述したBi-HFET150を構成する各層の導電型p型/n型については、一例であり、上述と反対の極性であってもよい。第2の実施形態次に、本発明の第2の実施形態に係るBi-HFETについて説明する。図2aは、本発明の第2の実施形態に係るBi-HFET250の上面図である。図2bは、同Bi-HFET250の断面図図2aのA-A’線における断面図である。図2cは、同Bi-HFET250の回路図である。このBi-HFET250は、半絶縁性のGaAsからなる基板101上に形成されたHFET260と、HFET260上に形成されたHBT270とを備える。なお、本実施形態におけるBi-HFET250は、第1の実施形態におけるBi-HFET150の構成に加えて、第二のコレクタ電極201を備える。よって、第1の実施形態と第2の実施形態とでは、図1aと図2aとを比べて分かるように、平面的な構造レイアウトが異なるだけであり、よって、図1b及びcと図2b及びcとを比べて分かるように、断面図における構造及び回路図は同じである。以下、第1の実施形態と同じ構成要素には第1の実施形態と同じ符号を付し、その説明を省略する。第二のコレクタ電極201は、サブコレクタ層107に接続された電極であり、サブコレクタ層107上における、ベースメサ領域830の外周のうち、ゲート電極202で囲まれていない領域に形成されている。つまり、図1aの上面図に示されるように、第二のコレクタ電極201は、ベースメサ領域830の矩形状の外周四辺のうちの一辺に相当する位置に、ベースメサ領域830と燐接するように、形成されている。本実施形態におけるBi-HFET250の回路上の特徴は次の通りである。つまり、図2cの回路図に示されるように、このBi-HFET250は、出力端子にスイッチ素子が接続されたパワーアンプを構成している。ここでは、パワーアンプとして機能するHBT270の出力端子である第一のコレクタ電極203及び第二のコレクタ電極201が、HFET260のコンタクト層104を介してHFET260に直接、接続されている。このようなパワーアンプでは、HBT270は、第一のコレクタ電極203及び第二のコレクタ電極201から信号を出力し、一方、HFET260は、第一のコレクタ電極203及び第二のコレクタ電極201と当該パワーアンプの出力端子との間に接続され、第一のコレクタ電極203及び第二のコレクタ電極201と出力端子との接続をオンオフする。このように、本実施形態におけるBi-HFET250では、サブコレクタ層107の上面において、ベースメサ領域830の外周のうち、一部の領域にはゲート電極202を形成せず、そのようにゲート電極202が形成されていない領域に、ベースメサ領域830に隣接するように第二のコレクタ電極201が形成されている。このようなコレクタ電極201により、HBT270のコレクタに直接、電位を与えることができ、本実施形態におけるBi-HFET250を用いた回路のバリエーションを増やすことができる。つまり、HBT270の出力端子であるコレクタに各種周辺回路や配線を接続することが容易となり、本実施形態に係るBi-HFET250を用いた応用回路のバリエーションが増す。第3の実施形態次に、本発明の第3の実施形態に係るBi-HFETについて説明する。図3aは、本発明の第3の実施形態に係るBi-HFET350の上面図である。図1bは、同Bi-HFET350の回路図である。このBi-HFET350は、第1の実施形態又は第2の実施形態に係る複数のBi-HFETセル350a~350jが1チップとして構成された集積回路であり、具体的には、5個/行×2行の計10個のHBTを配置したマルチセルHBT構造を有する。各セル350a~350jを構成するHBTのコレクタ電極第一のコレクタ電極又は第二のコレクタ電極は共通化相互に接続されており、最終的に一つに集められている。たとえば、各セル350a~350jのサブコレクタ層が共通化されている。第1の実施形態及び第2の実施形態で説明したように、各セル350a~350jにおいて、HBTのベースメサ領域とコレクタ電極との平面的な間にHFETのリセス構造とゲート電極202ここでは、1本のゲート電極が形成されている。そして、各セル350a~350jのゲート電極202は1本に繋がって相互に接続されており、同時に電位を与えることができるようになっている。つまり、本実施形態におけるBi-HFET350では、複数のセル350a~350jを跨ぐように共通のゲート電極202が配置されているので、このゲート電極202を用いることで、複数のセル350a~350jを同時に制御することが可能になる。本実施形態におけるBi-HFET350の回路上の特徴は次の通りである。つまり、図3cの回路図に示されるように、このBi-HFET350は、コレクタが共通に接続された複数のHBTと、ゲート電極が共通に接続された複数のHFETから構成される。よって、このBi-HFET350は、小さいチップ面積の基板上に高密度実装された、高出力用パワーアンプとして、好適である。このような本実施形態におけるマルチセルHBT構造を有するBi-HFET350によれば、第1の実施形態及び第2の実施形態と同様に、チップ面積を増加させず、特性の優れたパワーアンプを形成することが可能となる。なお、第3の実施形態においても、スイッチ素子として機能するHFETについて所望のアイソレーション特性を得るために、ゲート電極202として、1本から複数本等の任意の本数のゲート電極を配置することができる。以上のように、本発明の実施形態に係る半導体装置Bi-HFET及び電力増幅器パワーアンプによれば、チップ占有面積を大幅に低減しながら、かつ特性の劣化なしに、HBTとHFETとを混載した回路が実現される。