"以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第1導電型と反対導電型の第2導電型を有する第1のボディ領域および第2のボディ領域;d2前記半導体基板の前記第1の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第1ゲート電極および第2のゲート電極;d3前記半導体基板の前記第1の主面に側から、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられたトレンチ;d4前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極;d5前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜;d6前記半導体基板の前記第1の主面側表面であって前記第1のボディ領域および前記第2のボディ領域内にそれぞれ設けられ、前記第1導電型を有する第1のソース領域および第2のソース領域;d7前記層間絶縁膜上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極。前記1項の半導体装置において、各単位セル領域は、更に以下を有する:d8前記半導体基板の前記第1の主面側表面内であって、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第1導電型を有する低抵抗領域。前記2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。前記2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも深い。前記4項の半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。前記1項の半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリシリコン部材で構成されている。前記1項の半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリサイド構造を有する。前記1項の半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。前記1項の半導体装置において、更に以下を有する:e前記層間絶縁膜上に設けられ、各単位セル領域の前記第1のゲート電極および前記第2のゲート電極と電気的に接続されたメタルゲート電極;f前記メタルゲート電極と各単位セル領域の前記第1のゲート電極および前記第2のゲート電極とを電気的に接続するポリシリコンゲート配線;g前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。前記9項の半導体装置において、前記半導体装置はパワーMOSFETである。たとえばDC-DCコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーMOSFET等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量主にゲート-ドレイン間容量を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Nチャネル型パワーMOSFETを例に取り説明すると、その反作用として、チャネルを形成するP型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、高速のスイッチングが可能な半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、プレーナ-バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチTrench内に延在するフィールドプレートFieldPlate、すなわち、トレンチフィールドプレートを設けたものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、プレーナ-バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内にトレンチフィールドプレートを設けたので、パンチスルー耐圧の低下を抑制することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む半導体装置:a第1の主面及び第2の主面を有する半導体基板;b前記半導体基板内に設けられ、第1導電型を有するドリフト領域;c前記第1の主面上に設けられたアクティブ領域;d平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:d1前記ドリフト領域の前記第1の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第1導電型と反対導電型の第2導電型を有する第1のボディ領域および第2のボディ領域;d2前記半導体基板の前記第1の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第1ゲート電極および第2のゲート電極;d3前記半導体基板の前記第1の主面に側から、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられたトレンチ;d4前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極;d5前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜;d6前記半導体基板の前記第1の主面側表面であって前記第1のボディ領域および前記第2のボディ領域内にそれぞれ設けられ、前記第1導電型を有する第1のソース領域および第2のソース領域;d7前記層間絶縁膜上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極。2.前記1項の半導体装置において、各単位セル領域は、更に以下を有する:d8前記半導体基板の前記第1の主面側表面内であって、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第1導電型を有する低抵抗領域。3.前記1または2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。4.前記1または2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも深い。5.前記1から4項のいずれか一つの半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。6.前記1から5項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリシリコン部材で構成されている。7.前記1から5項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリサイド構造を有する。8.前記1から7項のいずれか一つの半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。9.前記1から8項のいずれか一つの半導体装置において、更に以下を有する:e前記層間絶縁膜上に設けられ、各単位セル領域の前記第1のゲート電極および前記第2のゲート電極と電気的に接続されたメタルゲート電極;f前記メタルゲート電極と各単位セル領域の前記第1のゲート電極および前記第2のゲート電極とを電気的に接続するポリシリコンゲート配線;g前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。10.前記1から9項のいずれか一つの半導体装置において、前記半導体装置はパワーMOSFETである。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板等上に集積したものをいうマルチチップモジュール等を含む。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。なお、本願で説明するパワーMOSFET等のパワー系能動素子は、特に断らない限り、ノーマリオフNormally-Off型である。なお、本願において、半導体能動素子とは、トランジスタ、ダイオード等を指す。また、MOSという表現とMISという表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、MOSという表現を使用するものとする。パワーMOSFETは、通常、横型LateralパワーMOSFETと縦型VerticalパワーMOSFETに大別される。また、縦型パワーMOSFETは、トレンチゲートTrenchGateの有無によって、トレンチゲート-バーティカル型パワーMOSFETとプレーナ-バーティカル型パワーMOSFETに分類される。更に、プレーナ-バーティカル型パワーMOSFETの内、スプリットゲートを有するものをスプリットゲート-プレーナ-バーティカルSplitGatePlanarVertical型パワーMOSFETと呼ぶ。本願で主に取り扱うデバイスは、スプリットゲート-プレーナ-バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置であって、トレンチ内に延在するフィールドプレート、すなわちトレンチフィールドプレートを有するものである。なお、トレンチゲート型に比較して、プレーナ型は、ゲートの寄生容量が小さいと考えられている。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.IGBTの構造は、通常の縦型VerticalパワーMOSFETのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーMOSFETとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーMOSFETのソースに対応するIGBTの各要素をそのままソース領域、ソース電極、ソース端子と呼ぶことにする。7.パワーMOSFET等のパワー系能動素子は、一般に多数の単位セルが広範囲に分布した構造を有しているため、ある要素と他の要素間の電気抵抗といっても、その要素のどの部分かを特定しない限り、その値または関係を正確に言うことはできない。従って、本願に於いては、特にそうでない旨、明示した場合を除き、問題としている当該要素の中心位置幾何学的重心を当該要素の位置とする。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、コンピュータ電源等に使用されるDC-DCコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開2007-228711号公報または、これに対応する米国特許公開2010-253306号公報、日本特開2009-22106号公報または、これに対応する米国特許公開2009-15224号公報、日本特開2010-16035号公報または、これに対応する米国特許公開2010-1790号公報等がある。1.本願の各実施の形態の半導体装置の主要な応用分野等の説明主に図1以下の実施の形態で説明するパワーMOSFET等は、主にDC-DCコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途たとえば、同様の回路のハイサイドスイッチにも有効であることはいうまでもない。図1は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のDC-DCコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。図1に示すように、PCPersonalComputer等におけるマイクロプロセッサ等への電源供給は、通常、90から300ボルト程度の交流から減圧整流された17ボルト程度の直流を定電圧源直流電源Vinとして、DC-DCコンバータ50等のVRMVoltageRegulatorMOduleを用いて、例えば、1ボルト程度の低電圧電流的には、例えば20アンペア程度にして行われる。この電流量は、100アンペアを超えることもある。制御回路部53から、たとえば200kHz程度典型的な範囲としては、300kHz程度から500kHz程度、過去および近い将来に適用される範囲としては、20kHz程度から1MHz程度のスイッチング信号が送出され、ハイサイドドライバ51およびロウサイドドライバ52を通じて、相補的なパルス信号が、それぞれハイサイドSWパワーMOSFETQhhおよびロウサイドSWパワーMOSFETQhlを駆動する。ハイサイドSWパワーMOSFETQhhがオンのときは、ハイサイドSWパワーMOSFETQhhを通して電流が供給され、出力平滑用インダクタ54、出力平滑用コンデンサ55等から構成された平滑回路を経由して、電源出力端子Vddおよび接地端子Vssからマイクロプロセッサ等へ供給される。一方、ハイサイドSWパワーMOSFETQhhがオフと時は、ロウサイドSWパワーMOSFETQhlがオンとなり、ロウサイドSWパワーMOSFETQhlから出力平滑用インダクタ54へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドSWパワーMOSFETQhhがオンとなる時間の長さにより制御される。従って、ハイサイドSWパワーMOSFETQhhには、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。一方、ロウサイドSWパワーMOSFETQhlの方は、ハイサイドSWパワーMOSFETQhhがオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。このスイッチングスピードを上げるには、ゲート電極を分割して、中間の部分を除去するスプリットゲートSplitGate構造が有効である。しかし、その反作用として、中間の部分でフィールドプレート効果が消失した分、P型ボディ領域の端部に電界が集中して、パンチスルー耐圧が劣化するという問題がある。本願に各実施の形態では、これに対して、トレンチ型のフィールドプレートで対応している。2.本願の一実施の形態の半導体装置の一例であるパワーMOSFETの構造深いN型低抵抗領域を有するセル構造の説明主に図2から図7このセクションでは、セクション1で説明したロウサイドスイッチ等に特に適合したパワーMOSFETの構造図1のロウサイドSWパワーMOSFETQhlに対応したのもの概要を説明する。図2は本願の一実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ全体上面図である単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した。図3は図2のX-X’断面に対応するチップ模式断面図である。図4は図2の単位アクティブセル領域20の簡略化した拡大平面図である。図5は図4の単位アクティブセル領域部分切り出し部R3の拡大詳細平面図である。図6は図5のA-A’断面に対応する半導体チップの部分断面図単位アクティブセル領域である。図7は図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーMOSFETの構造を説明する。まず、半導体チップの上面構造を説明する。図2に示すように、半導体チップ2チップサイズは、たとえば、縦2ミリメートル程度、横3ミリメートル程度、厚さ0.1ミリメートル程度の周辺端部には、端部を周回するリング状のガードリング27たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが設けられており、その内側のほとんど全ての部分は、ゲート配線部24とメタルソース電極15これらも、たとえば、アルミニウム系メタル電極膜30と同一層で構成されているが占有している。ゲート配線部24の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部25となっており、メタルソース電極15の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部26となっている。また、半導体チップ2の上面主要部のメタルソース電極15下は、図4に示すように、主に、たとえば平面的に帯状の多数の単位セル領域20単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば3マイクロメートル程度を敷き詰めたアクティブ領域12アクティブセル領域となっており、その中央部には、たとえば線状のトレンチ5が形成されている。次に、図2のX-X’断面を図3に示す。図3に示すように、半導体チップ2の下半部は、たとえば比較的高濃度の第1導電型すなわちN型半導体基板領域1sたとえばN型単結晶シリコン基板、すなわち、N型ドレイン領域となっており、N型半導体基板領域1sの表面1a第1の主面側すなわち裏面1bの反対側には、要求される耐圧に応じた厚さのN-エピタキシャル領域1eたとえば耐圧を30ボルト程度とすると、厚さは、2.5マイクロメートル程度、添加不純物は、たとえばリンで、濃度は、たとえば4x1016cm3程度が設けられており、その主要部はN-ドリフト領域3に対応している。半導体チップ2の周辺部は、主にエッジターミネーション領域28となっており、半導体チップ2の内部領域は、ほとんどアクティブ領域12が占有しており、このアクティブ領域12には、平面的に帯状立体的には直方体の単位セル領域20が敷き詰められている。次に、図4の単位アクティブセル領域部分切り出し部R3を図5に、そのA-A’断面を図6に示す。図5および図6に示すように、単位アクティブセル20平面的には線状ゲート構造は、ほぼ左右対称になっており、半導体チップ2のN型半導体基板領域1sN型ドレイン領域の裏面1b側には、裏面メタル電極4たとえば、ドレイン電極が設けられており、N型半導体基板領域1sの表面1a側には、N-ドリフト領域3が設けられている。N-ドリフト領域3の表面1a側には、一定の間隔を隔てて、一対のP型ボディ領域9第2導電型の第1および第2のボディ領域が設けられており、各P型ボディ領域9内であって、N-ドリフト領域3の表面1a側の半導体表面領域内には、ソース領域11第1および第2のソース領域およびP型ボディコンタクト領域14が設けられている。また、半導体基板2の表面1a第1の主面側から、N-ドリフト領域3の内部に向かって、P型ボディ領域9たとえば深さ0.65マイクロメートル程度よりも浅いトレンチ5たとえば深さ0.45マイクロメートル程度、幅0.3マイクロメートル程度が設けられており、トレンチ5内には、ゲート絶縁膜6たとえば、厚さ30nm程度を介して、フィールドプレートポリシリコン電極7cが設けられている。なお、フィールドプレートポリシリコン電極7cは、トレンチ5の内部フィールドプレート電極のトレンチ部分7ctだけでなくトレンチ5の上部外の半導体基板2の表面1a第1の主面上へもゲート絶縁膜6を介して延在している。このフィールドプレートポリシリコン電極7cの両側の半導体基板2の表面1a第1の主面上には、ゲート絶縁膜6を介して、ゲート長がたとえば0.4マイクロメートル程度の一対のゲートポリシリコン電極7a第1および第2のゲート電極が設けられている。なお、この例では、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cは、一体のゲートポリシリコン膜7ポリシリコン部材からパターニングされたものである。一対のP型ボディ領域9の間のN-ドリフト領域3の表面1a側には、たとえば0.55マイクロメートル程度の深さのN型低抵抗領域40N型ウエル領域が設けられており、その不純物濃度は、N-ドリフト領域3よりも高く、ソース領域11よりも低くされている。また、N型低抵抗領域40の深さDは、この例では、一対のP型ボディ領域9のいずれの深さよりも浅く、トレンチ5の深さよりも深い。更に、半導体基板2の表面1a側には、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cを覆うように、層間絶縁膜8が設けられており、その上には、アクティブ領域12の全体を覆うように、メタルソース電極15アルミニウム系メタル電極膜30等からパターニングされているが形成されている。このメタルソース電極15は、ソースコンタクト部29aコンタクトホールを介して、ソース領域11およびP型ボディコンタクト領域14と電気的に接続されている。次に、図7に図2のゲート電極引き出し部切り出し領域R1の詳細平面構造を示す。図7に示すように、トレンチゲート電極7aを構成するゲートポリシリコン膜7は、トレンチ5の外部に於いては、ゲート引き出しポリシリコン配線部7bを構成しており、ゲートコンタクト部29bにおいて、メタルゲート配線部24アルミニウム系メタル電極膜30の一部と電気的に接続されている。一方、この例では、各フィールドプレートポリシリコン電極7cは、フィールドプレートコンタクト部29cを介して、メタルソース電極15と接続されている。このような構造によると、単位セル領域20内で見ると、N-ドリフト領域3における等ポテンシャル面が、フィールドプレートの効果により、押し下げられて比較的平坦になる結果、P型ボディ領域9の端部への電界集中が緩和される結果、パンチスルー耐圧が向上する。一方、このような構造に於いては、電界が最大になる点は、P型ボディ領域9の端部からフィールドプレート7cのトレンチ部分7ctすなわちトレンチフィールドプレートの下端部へ移動するが、トレンチフィールドプレート7ctの深さが、P型ボディ領域9の深さよりも浅いので、過度な電界集中が起きる可能性は比較的低い。このようにパンチスルー耐圧が向上するので、N型低抵抗領域40を導入することが容易になり、そのことによって、オン抵抗を低減することができる。ここで、N型低抵抗領域40の深さをP型ボディ領域9の深さよりも浅くするのは、P型ボディ領域9の端部への不所望な電界集中を回避するためである。3.本願の前記一実施の形態の半導体装置に対する製造方法の一例の説明主に図8から図16このセクションでは、図2から図7に説明したデバイスの製造工程の一例を説明する。図8は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中N型低抵抗領域導入工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図9は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中トレンチ形成工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図10は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中ゲート酸化およびポリシリコン膜等成膜工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図11は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中ゲート電極等パターニング工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図12は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中P型ボディ領域導入工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図13は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中層間絶縁膜成膜工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図14は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中ソースコンタクトホール形成工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図15は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中P型ボディコンタクト領域導入工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図16は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中メタル電極膜成膜工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明する。まず、図8に示すように、たとえば、面方位を100とした200φのN型シリコン単結晶ウエハ1s必要に応じて、300ファイでも、450ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、1から2mΩcm程度、厚さは、たとえば500マイクロメートル程度を用意し、必要な耐圧ここでは、一例としてソースドレイン耐圧を30ボルト程度とするに応じて、たとえば、2マイクロメートル程度範囲としては、たとえば1.3から3.3マイクロメートル程度のN型たとえばリンドープ、抵抗率は、たとえば、0.1から0.3mΩcm程度シリコンエピタキシャル層1eN-ドリフト領域3となる部分であるを堆積することにより、エピタキシャル層付ウエハ1とする。次に、たとえばイオン注入等イオン注入およびその後の活性化アニール等を含むにより、ウエハ1の表面1a第1の主面またはデバイス面、すなわち、裏面1b又は第2の主面と反対の面側のほぼ全面に、N型不純物を導入することにより、N型低抵抗領域40N型ウエル領域を形成する。この時のイオン注入条件としては、たとえば、イオン種:リン、打ち込みエネルギ:200keV程度,ドーズ量:1x1013cm2程度、打ち込み方法:垂直打ち込み垂直といっても、10度程度以内の微小傾きを含む、以下同じを好適なものとして例示することができる。なお、N型低抵抗領域40は、エピタキシャル成長によって、形成することもできる。その場合の不純物濃度は、たとえば、2x1017cm3程度を好適なものとして例示することができる。次に、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVDChemicalVaporDeposition等により、たとえば、450nm程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。次に、図9に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチングエッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気などにより、たとえば深さ0.45マイクロメートル程度幅0.3マイクロメートル程度のトレンチ5を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。次に、図10に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6ゲート絶縁膜を形成する。続いて、ゲート酸化膜6上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVDChemicalVaporDeposition等により、ゲートポリシリコン膜7たとえば、厚さ500nm程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、4x1020cm3程度を成膜する。更に、ゲートポリシリコン膜7上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばCVD等により、キャップ絶縁膜35たとえば、厚さ200nm程度の酸化シリコン系絶縁膜を成膜する。次に、図11に示すように、通常のリソグラフィにより、ゲートポリシリコン膜7キャップ絶縁膜35を含むをパターニングすることにより、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cを形成する。次に、図12に示すように、通常のリソグラフィにより、P型ボディ領域導入用レジスト膜36をパターニングし、これをイオン注入用マスクとして、半導体ウエハ1の表面1a側に対して、イオン注入等を実行することによりP型ボディ領域9を導入する。この時のイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:150keV程度,ドーズ量:1x1013cm2程度、注入方法:傾斜注入傾斜した4方向から4回に分けて注入するを好適なものとして例示することができる。次に、図13に示すように、P型ボディ領域導入用レジスト膜36をパターニングし、これをイオン注入用マスクとして、半導体ウエハ1の表面1a側に対して、イオン注入等を実行することによりN型ソース領域11を導入する。この時のイオン注入条件としては、たとえば、イオン種:砒素、打ち込みエネルギ:70keV程度,ドーズ量:3x1015cm2程度、打ち込み方法:垂直打ち込みを好適なものとして例示することができる。その後、P型ボディ領域導入用レジスト膜36をアッシング等により全面除去する。続いて、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSGPhospho-SilicateGlass膜たとえば、厚さ500nm程度からなる絶縁膜を好適なものとして例示することができる。次に、図14に示すように、通常のリソグラフィにより、コンタクト開口用レジスト膜37をパターニングし、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部29aコンタクトホールすなわちコンタクト溝を開口する。続いて、異方性ドライエッチングにより、コンタクト溝29aをソース領域11より深いところまで延長するエッチング量は、たとえば200nm程度。その後、コンタクト開口用レジスト膜37をアッシング等により全面除去する。次に、図15に示すように、半導体ウエハ1の表面1a側からほぼ全面に対して、たとえば、P型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にP型ボディコンタクト領域14P型高濃度コンタクト用不純物領域を導入する。このイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:30keV程度,ドーズ量:1x1015cm2程度を好適なものとして例示することができる。次に、図16に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば300nm程度の厚さのTiW膜TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しないを形成し、更にその上に、先と同様に、TiW膜上の半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば3マイクロメートルから5マイクロメートル程度の厚さのアルミニウム系メタル膜数程度のシリコン等を添加したアルミニウムを形成する。このTiW膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜30を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜30をパターニングすることにより、図2に示すように、メタルソース電極15、ゲート配線部24、ガードリング27等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜たとえば、厚さ2.5マイクロメートル程度等をウエハ1のデバイス面1aのほぼ全面に塗布する。更に、通常のリソグラフィによって、図2のソースパッド開口26、ゲートパッド開口25等の部分のファイナルパッシベーション膜を除去する。次に、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、500マイクロメータ程度のウエハ厚を必要により、たとえば100マイクロメータ程度通常の範囲としては30から300マイクロメータ程度に薄膜化する。その後、裏面電極4たとえばウエハに近い方から、チタン膜/ニッケル膜/金膜をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2図2に分割する。4.本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例変形例1:フィールドプレートゲート接続の構造説明主に図17このセクションでは、フィールドプレート電極7cの接続先に関する変形例を説明する。なお、このセクションのゲートダミーゲート引き出し構造は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。図17は本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例変形例1:フィールドプレートゲート接続の構造を説明するための図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例変形例1:フィールドプレートゲート接続の構造を説明する。この例では、図7と比較して、フィールドプレート電極7cの接続先がメタルゲート配線部24となっている点が異なっている。すなわち、具体的には図17に示すように、ここのセルに於いて、ゲートポリシリコン電極7aとフィールドプレートポリシリコン電極7cがゲート引き出しポリシリコン配線部7bに合流する形になっている。従って、構造的には、図7のものより単純なものとなっている。しかし、特性面では、フィールドプレートとしての効果が、ソース接続のもの図7と比較して弱く、ゲート寄生容量も増加する等のデメリットがある。5.本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例2:N型低抵抗領域のないセル構造の構造説明主に図18このセクションの例は、図6および図5に説明したセル構造に対する変形例である。図18は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例2:N型低抵抗領域のないセル構造の構造を説明するための図5のA-A’断面に対応する半導体チップの部分断面図単位アクティブセル領域である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例2:N型低抵抗領域のないセル構造の構造を説明する。図18に示すように、図6で説明したものと比較して、N型低抵抗領域40がない構造となっている。これは、もともと、トレンチフィールドプレート7ctを導入することによって、N型低抵抗領域40のようなパンチスルーの観点からすると不利な要素を導入して、別のパラメータであるオン抵抗の低減がなされたものであるから、これ以上のオン抵抗の低減が不要な場合は、N型低抵抗領域40を省略することができる。このことによって、工程が簡単になるほか、N型低抵抗領域40を導入することによるパンチスルー耐圧の劣化の可能性を排除できるメリットがある。なお、製造プロセスに関しては、セクション3に於いて、N型低抵抗領域40導入工程をスキップしたものとなるので、個々では、上記説明を繰り返さない。6.本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例3:ポリサイド構造の構造説明主に図19このセクションの例は、図6の例のセル構造の変形例である。なお、このセクションでは、図6に対応する構造についてのみ説明するが、図18、図19、図21、図26、又は図29等の構造にも適用できることは言うまでもない。図19は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例3:ポリサイド構造の構造を説明するための図5のA-A’断面に対応する半導体チップの部分断面図単位アクティブセル領域である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例3:ポリサイド構造の構造を説明する。図19に示すように、この例ではゲートポリシリコン電極7a、ゲート引き出しポリシリコン配線部7b、およびフィールドプレートポリシリコン電極7c上に、たとえばタングステンシリサイド膜等のシリサイド膜38が設けられている。すなわち、ゲートポリシリコン電極7a、ゲート引き出しポリシリコン配線部7b、フィールドプレートポリシリコン電極7c等の電極構造層がポリサイド膜39で形成されているので、当該電極に至るアクセス抵抗を低減できるメリットを有する。7.前記変形例3の半導体装置に対する製造方法の一例の説明主に図20このセクションでは、図19で説明したデバイスの製造方法を説明する。しかし、製造プロセスのほとんどは、セクション3で説明したところと同一図8、図9、および図11から図16であり、以下では異なる部分図10に対応する部分のみを説明する。図20は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例3:ポリサイド構造に対応する製造方法の一例を説明するための製造工程途中ゲート酸化およびポリシリコン膜等成膜工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これに基づいて、前記変形例3の半導体装置に対する製造方法の一例を説明する。図9に続いて、図20に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6ゲート絶縁膜を形成する。続いて、ゲート酸化膜6上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVDChemicalVaporDeposition等により、ゲートポリシリコン膜7たとえば、厚さ300nm程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、4x1020cm3程度を成膜する。ゲートポリシリコン膜7上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばWSi膜等のシリサイド膜38たとえば、厚さ200nm程度を形成する。更に、シリサイド膜38上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばCVD等により、キャップ絶縁膜35たとえば、厚さ200nm程度の酸化シリコン系絶縁膜を成膜する。次に、図11のゲートポリシリコン膜7シリサイド膜38およびキャップ絶縁膜35を含むのパターニングプロセスに移る。8.本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチの構造説明主に図21このセクションでは、図6で説明したセル構造に対する変形例を説明する。図21は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチの構造を説明するための図5のA-A’断面に対応する半導体チップの部分断面図単位アクティブセル領域である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチの構造を説明する。図21に示すように、図6のものと比較して、N型低抵抗領域40の深さDたとえば0.55マイクロメートル程度がP型ボディ領域9の深さよりも浅い点は同じであるが、トレンチ5の深さたとえば0.7マイクロメートル程度が、P型ボディ領域9の深さたとえば0.65マイクロメートル程度よりも深くなっている点が特徴となっている。更に、トレンチ底部の絶縁膜43の厚さが、チャネル部分のゲート絶縁膜630nm程度と比較して厚くなっている。トレンチ底部の絶縁膜43の厚さの好適な範囲は、たとえば、60nmから120nm程度である。ここで、トレンチ5の深さをP型ボディ領域9の深さよりも深くするのは、電界集中の場所を完全にトレンチ5の下端部に移すためである。このため、高い電界に耐えるため、トレンチ底部の絶縁膜43の厚さを厚くしている。9.前記変形例4の半導体装置に対する製造方法の一例の説明主に図22から図25このセクションでは、図21に説明したデバイスの製造プロセスを説明する。しかし、製造プロセスのほとんどは、セクション3で説明したところと同一図8、図10の一部、および図11から図16であり、以下では異なる部分図10の一部および図9に対応する部分のみを説明する。図22は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチに対応する製造方法の一例を説明するための製造工程途中トレンチ形成工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図23は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチに対応する製造方法の一例を説明するための製造工程途中犠牲酸化および犠牲ポリシリコン膜成膜工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図24は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチに対応する製造方法の一例を説明するための製造工程途中犠牲酸化および犠牲ポリシリコン膜エッチバック工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図25は本願の前記一実施の形態の半導体装置の断面構造に対する変形例変形例4:深いトレンチに対応する製造方法の一例を説明するための製造工程途中ゲート酸化工程における図2のB-B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、前記変形例4の半導体装置に対する製造方法の一例を説明する。図8に続いて、図22に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチングエッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気などにより、N型低抵抗領域40を貫通するように、たとえば深さ0.7マイクロメートル程度幅0.3マイクロメートル程度のトレンチ5を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。次に、図23に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度の犠牲酸化シリコン膜41を形成する。続いて、犠牲酸化シリコン膜41上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD等により、犠牲ポリシリコン膜42たとえば、厚さ500nm程度、たとえばノンドープポリシリコン膜を成膜する。次に、図24に示すように、犠牲酸化シリコン膜41をエッチングストップ膜として、犠牲ポリシリコン膜42をたとえばウエットエッチング等により、犠牲ポリシリコン膜の残存部分42rの厚さが、たとえば100nm程度になるようにエッチバックする。続いて、犠牲酸化シリコン膜41が犠牲ポリシリコン膜の残存部分42rの周辺のみに犠牲酸化シリコン膜の残存部分41r残るように、たとえば弗酸系エチング液を用いて、エッチバックする。次に、図25に示すように、ウエハ1のデバイス面1a側に対して、熱酸化処理を施すことにより、犠牲ポリシリコン膜の残存部分42rを完全に酸化するとともに、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6ゲート絶縁膜を形成する。なお、このとき、トレンチ底部の絶縁膜43は更に厚いものとなっている。その後、図10のゲートポリシリコン膜7の成膜プロセスに移る。10.本願の前記一実施の形態の半導体装置の平面構造等に対する変形例変形例5:高抵抗フィールドプレートの構造説明主に図26および図27このセクションでは、セクション2で説明したデバイスのフィールドプレート電極7cに関する変形例を説明する。このセクションで説明する例は、図6の構造に適用できるほか、図18、図19、図21、又は図29等の構造にも適用できることはいうまでもない。図26は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例変形例5:高抵抗フィールドプレートの構造を説明するための模式回路図である。図27は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例変形例5:高抵抗フィールドプレートの構造を説明するための図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の平面構造等に対する変形例変形例5:高抵抗フィールドプレートの構造を説明する。図26に示すように、この例では、ゲートポリシリコン膜7の内、フィールドプレートポリシリコン電極7cフィールドプレート電極のみを高抵抗とし、当該部分が実質的にスナバ回路SnubberCircuitを構成する付加的抵抗部34スナバ抵抗およびフィールドプレート-ドレイン間容量CFDスナバ容量として作用するようにしたものである。このような構成とすることにより、ハイサイドスイッチハイサイドSWパワーMOSFETがオフしたときに、ロウサイドSWパワーMOSFETQhlに印加されるサージ電圧の低減が図られる。この付加的抵抗部34は、図27に示すように、たとえば、フィールドプレートポリシリコン電極7cを他のゲートポリシリコン膜7部分、すなわち、ゲートポリシリコン電極7aおよびゲート引き出しポリシリコン配線部7bと比較して、高抵抗にすることによって実現することができる。一例を挙げれば、たとえば、図10のプロセスに於いて、ドープトポリシリコン膜の代わりに、ノンドープポリシリコンを用いて、図27に示すように、イオン注入マスク膜で被覆する部分44フィールドプレートポリシリコン電極7cとそれ以外の部分のイオン注入のドーズ量に差を持たせることで、フィールドプレートポリシリコン電極7cのリン濃度をたとえば4x1018cm3程度とし、それ以外の部分のリン濃度をたとえば4x1020cm3程度とすればよい。なお、付加的抵抗部34を実現する方法は、種々考えられ、たとえば、図27に於いて、フィールドプレートコンタクト部29cの近傍部のフィールドプレートポリシリコン電極7cのみを高抵抗にすることによっても実現できる。また、セクション6および7の例ポリサイド構造に於いて、フィールドプレートポリシリコン電極7cの全部又は一部のみにシリサイド膜38を作らないようにすることによっても実現できる。11.本願の各種実施の形態のIGBTへの適用の説明主に図28および図29ここまでに説明した例は、主にパワーMOSFETを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーMOSFET以外に、たとえば、IGBTInsulatedgateBipolarTransistorや、絶縁ゲート型パワー系能動素子とCMOSComplementaryMetalOxideSemiconductorまたはCMISComplementaryMetalInsulatorSemiconductor集積回路等と単一チップ上に集積した集積型パワー系デバイス等次セクションまたは次次セクションがある。以下これらについて簡単に説明する。図28は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTInsulatedgateBipolarTransistorの端子配置図である。図29は図18に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの単位セル断面図である。これらに基づいて、本願の各種実施の形態のIGBTへの適用を説明する。図28に示すように、IGBTの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子G、エミッタに対応する端子をエミッタ端子E、コレクタに対応する端子をコレクタ端子Cとしているが、構造的および動作的観点からは、エミッタ端子Eは、構造的呼称としてはソース端子と呼ぶ方が自然である。すなわち、図29に示すように、IGBTは、図18セル構造は、このほか、図6、図19又は図21等でも良いに説明したパワーMOSFETと構造的に同一部分R2のN型半導体基板領域1sの裏面1b側と裏面メタル電極4コレクタ電極の間に、P型コレクタ領域18を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域11、N型基板内ソース領域11a、ポリSiソース領域11b、メタルソース電極15、ソースパッド部26、ソースコンタクト部29a等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、または図26等の構造にも適用できることはいうまでもない。12.本願の各種実施の形態のワンチップへの集積例の説明主に図30から図32パワー系スイッチング回路においては、スイッチング周波数の上昇に伴って、寄生インダクタンス等の低減が重要となっており、スイッチデバイスおよびそのドライバのワンチップへの集積あるいは、ワンパッケージへの集積、すなわちモジュール化、または、これに制御回路を加えたワンチップへの集積等が重要である。以下これらについて説明する。図30は本願の各種実施の形態のワンチップへの集積例を説明するための図1に対応し、更に回路の細部を示したコンピュータ用のDC-DCコンバータの回路構成を示す模式回路図である回路構成としては、基本的に図1のものと同一である。図31は図1における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図32は図31のY-Y’断面に対応するチップ部分模式断面図である。これらに基づいて、本願の各種実施の形態のワンチップへの集積例への適用を説明する。図31に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型DC-DCコンバータ図1に対応のチップ2の上面レイアウトの一例を示す。図31に示すように、チップ2のデバイス面1aには、ハイサイドSWパワーMOSFETQhh、ロウサイドSWパワーMOSFETQhl、ハイサイドSWパワーMOSFETQhhを駆動するハイサイドドライバ51出力電圧Voutを基準電圧とし、高圧電源Vhによって駆動される、ロウサイドSWパワーMOSFETQhlを駆動するロウサイドドライバ52接地電圧Vssを基準電圧とし、低圧電源Vlによって駆動される、およびハイサイドドライバ51とロウサイドドライバ52を制御する制御回路部53たとえば、回路はCMOS回路構成となっている等がレイアウトされている。ここで、ロウサイドSWパワーMOSFETQhlは、具体的には、図6、図18、図19、図21、図26等で説明したパワー系能動素子絶縁ゲート型パワー系能動素子のいずれかである。なお、ハイサイドSWパワーMOSFETQhhも、これらのいずれかで構成することができる。次に、ロウサイドSWパワーMOSFETQhlのアクティブ領域12とCMOS制御回路部53の部分断面Y-Y’断面を図32に基づいて説明する。図32に示すように、ワンチップ型DC-DCコンバータは、たとえば、P型半導体基板1p上に作られる。すなわち、P型半導体基板1pP型半導体基板領域の表面1a第1の主面またはデバイス面側には、エピタキシャル成長等により、たとえばN-エピタキシャル領域1eが設けられており、このN-エピタキシャル領域1eとP型半導体基板領域1pの境界付近には、N埋め込み領域19が設けられている。CMOS領域RcとパワーMOS領域Rhの間等のN-エピタキシャル領域1eには、P素子分離領域22が設けられており、その上部のチップ2の上面1aには、フィールド絶縁膜23LOCOS型またはSTI型の絶縁膜が設けられている。次に、各デバイス領域を説明する。パワーMOS領域RhすなわちパワーMOSFETQhが作られた領域に於いては、ドレイン等をチップ2の上面1aに引き出すためのNドレイン引き出し領域21が設けられており、チップ2の上面1aの半導体表面領域には、トレンチ5、ゲート絶縁膜6、ゲートポリシリコン電極7a、フィールドプレートポリシリコン電極7c、P型ボディ領域9、ソース領域11、P型ボディコンタクト領域14等が設けられている。一方、CMOS領域Rcに於いては、N-エピタキシャル領域1eのチップ2の上面1a側表面下に、Pウエル領域31pおよびNウエル領域31nが設けられており、これらの表面領域にそれぞれN型およびP型のソースドレイン領域32が設けられている。更に、チップ2の上面1aには、これらのN型およびP型のソースドレイン領域32とともに、Nチャネル型のMOSFETQnおよびPチャネル型のMOSFETQpを構成するゲート電極33が設けられている。図30に示すように、この例スイッチ-ドライバ-コントローラ集積回路57では、ハイサイドSWパワーMOSFETQhh、ロウサイドSWパワーMOSFETQhl、ハイサイドドライバ51、ロウサイドドライバ52および制御回路部53がワンチップ上に集積されているので、各部間の接続に伴う寄生インダクタンスが大幅に低減されるメリットがある。なお、集積の範囲としては、たとえば、図30スイッチ-ドライバ集積回路56に示すように、ハイサイドSWパワーMOSFETQhh、ロウサイドSWパワーMOSFETQhl、ハイサイドドライバ51およびロウサイドドライバ52であっても良い。このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。13.本願の各種実施の形態のマルチチップモジュール等への集積例の説明主に図33セクション12では、ワンチップへの集積の例を示したが、単一モジュールへの集積によっても、程度の差はあるものの、個別のパッケージの配線基板への実装と比較すると、同様の効果を得ることができる。従って、このセクションでは、単一モジュールへの集積の例を説明する。図33は本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図見やすいように上面の封止樹脂は取り除いているである。これに基づいて、本願の各種実施の形態のマルチチップモジュール等への集積例を説明する。図33に示すように、スイッチ-ドライバ集積回路56に対応するモジュールマルチチップパッケージのメタル配線又はリード外部端子59等の上には、ハイサイドSWパワーMOSFET半導体チップQhh、ロウサイドSWパワーMOSFET半導体チップQhl、ハイサイドドライバ51およびロウサイドドライバ52を集積したドライバチップ58が搭載されており、金ワイヤ等のボンディングワイヤBWによって、制御回路部のボンディングパッドBPまたは各ソースパッド26、ゲートパッド25とメタル配線又はリード59等との間、または相互間の電気的接続がとられている。なお、このモジュールの外部端子としては、たとえば、スイッチング信号入力端子PWM、直流電源端子Vin、高圧電源端子Vh、低圧電源Vl、電源出力端子Vout、接地端子Vss等が設けられている。なお、なお、集積の範囲としては、たとえば、図30スイッチ-ドライバ-コントローラ集積回路57に示すように、ハイサイドSWパワーMOSFET半導体チップQhh、ロウサイドSWパワーMOSFET半導体チップQhl、ハイサイドドライバ51、ロウサイドドライバ52および制御回路部53を集積したドライバチップ58および制御回路部半導体チップ53としてもよい。このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。14.本願の全般に関する考察並びに各実施の形態に関する補足的説明主に図34から図35図34は比較例N型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーMOSFETに関する図5のA-A’断面に対応する半導体チップの部分断面図単位アクティブセル領域である。図35は図34に対応する比較例と、本願の実施の形態図6および図18における耐圧とN型低抵抗領域の深さDとの関係を示すデータプロット図である。これらに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。図34にデバイス特性を比較するための比較例N型低抵抗領域およびプレーナ型フィールドプレートを有するスプリットゲート-プレーナ-バーティカル型パワーMOSFETのアクティブセル構造を示す。図34に示すように、図6の構造N型低抵抗領域およびトレンチ型フィールドプレートを有するスプリットゲート-プレーナ-バーティカル型パワーMOSFETと類似しているが、フィールドプレートがプレーナ型となっている点のみが異なる。この比較例と図6の構造実施の形態について、N型低抵抗領域40の深さDこれが0の場合は、図18に対応するを代えたときのパンチスルー耐圧の推移を図35に示す。図35に示すように、比較例では、オン抵抗を下げるために、N型低抵抗領域40の深さDをましてゆくと、急速に耐圧が劣化するのに対して、実施の形態では、0.6マイクロメートル以下では、耐圧の劣化は、ほとんど見られない。すなわち、N型低抵抗領域40の深さDがP型ボディ領域9の深さここでは、0.65マイクロメートル程度よりも浅い範囲では、耐圧の劣化は、ほとんど見られない。15.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、Nシリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Pシリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタIGBTを含む等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクションSuper-Junction型のドリフト領域を有するものにも適用できることは言うまでもない。"