"被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたNNは2以上の整数段の画素列からなる画素列群が、前記垂直方向にMMは1以上の整数組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した1フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した1フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備える固体撮像装置。前記N段の画素列は、前記垂直方向に連続して配列された請求項1記載の固体撮像装置。各読出部は、M組の画素列群のそれぞれに対応するM組の信号保持群を備え、各信号保持群は、少なくともN-1個の前記信号保持部を備え、前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させる請求項1記載の固体撮像装置。前記加算部は、加算処理又は加算平均処理を行う請求項1記載の固体撮像装置。各読出部は、前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項1記載の固体撮像装置。前記出力制御部は、各組において、選択する画素列の個数を可変にする請求項1記載の固体撮像装置。前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成する画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とすると、Pd/Ps=MNα1/Mの関係を有する請求項1記載の固体撮像装置。前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成する画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とすると、Pd/Ps=MNα1-1/Mの関係を有する請求項1記載の固体撮像装置。前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成するN段の画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とし、前記遅延時間をδtとすると、Pd/Ps=MNα1/M-δtの関係を有する請求項1記載の固体撮像装置。前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成するN段の画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とし、前記遅延時間をδtとすると、Pd/Ps=MNα1-1/M-δtの関係を有する請求項1記載の固体撮像装置。各画素は、光電変換部及び画素回路により構成され、前記画素回路は、前記光電変換部により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換部に蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタとを含み、前記前記画素回路の少なくとも一部の回路素子が、異なる組の画素列群の間に配置されている請求項1記載の固体撮像装置。異なる組の画素列群の境界を挟んで配置された2段の画素列において、対称に位置する一対の画素の前記画素回路は、少なくとも一部の回路素子が前記境界に対して鏡面配置されている請求項11記載の固体撮像装置。前記一対の画素は、前記画素回路の少なくとも一部の回路素子が共有化され、共有化された回路素子が前記境界に配置されている請求項12記載の固体撮像装置。前記出力制御部は、前記画素列が前記垂直方向に所定距離移動する1フレーム期間をM分割することで得られる1水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、ある1組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第1処理と、前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第2処理と、前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第3処理とを実行する請求項1記載の固体撮像装置。請求項1記載の固体撮像装置と、前記固体撮像装置を制御する制御部とを備える撮像装置。前記水平方向の先端の読出部から後端の読出部に向けて、各読出部から出力された画素信号を順次に出力させる水平走査回路と、前記読出部から順次に出力された画素信号を複数フレーム分記憶する画像メモリとを更に備え、前記画像メモリは前記固体撮像装置又は前記制御部に含まれる請求項15記載の撮像装置。被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置の駆動方法であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたNNは2以上の整数段の画素列からなる画素列群が、前記垂直方向にMMは1以上の整数組配列され、前記固体撮像装置は、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列から出力される画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する画素列の画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、各読出部は、信号保持部及び加算部を備え、前記信号保持部が、前記前フレームの画素信号を保持するステップと、前記加算部が、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算するステップとを備える駆動方法。以下、図面を参照しつつ、本発明の実施の形態による撮像装置について説明する。図1は、本実施の形態による撮像装置の全体構成図である。図1に示すように撮像装置は、画素部1、読出ユニット2、垂直走査回路3、水平走査回路4、出力制御部5、垂直移動部6、バッファ7、画像メモリ8、及び制御部9を備えている。図1において垂直移動部6、バッファ7、画像メモリ8、及び制御部9を省いたもの、すなわち、画素部1、読出ユニット2、垂直走査回路3、水平走査回路4、及び出力制御部5が固体撮像装置となる。画素部1は、垂直移動部6の制御に従って、被写体に対して垂直方向に所定の移動速度で相対的に移動する。本実施の形態では、画素部1は、垂直方向に自ら移動することで停止している被写体を露光する。但し、これは一例であり、被写体を垂直方向に対して移動させ、停止している画素部1に被写体を露光させてもよい。画素部1は、水平方向に直交する垂直方向に配列された3組の画素列群10_R,10_G,10_Bを備えている。画素列群10_R~10_Bを特に区別しない場合は、画素列群10と記述する。画素列群10_R~10_Bは、それぞれ、垂直方向に2段で配列された画素列11_R,12_R、画素列11_G,12_G、画素列11_B,12_Bを備えている。つまり、本実施の形態では、画素部1は、合計6段の画素列11_R~12_Bにより構成されている。ここで、画素列11_R~12_Bを区別しない場合は画素列100と記述する。画素列100は、複数の画素GEが水平方向に一列で配列されている。画素列群10_R~10_Bは、それぞれ、R,G,Bに対応している。すなわち、画素列11_R,12_Rは、それぞれ、Rの画素GE_R1,GE_R2により構成され、画素列11_G,12_Gは、それぞれ、Gの画素GE_G1,GE_G2により構成され、画素列11_B,12_Bは、それぞれ、Bの画素GE_B1,GE_B2により構成されている。つまり、本実施の形態では、各画素列群10をそれぞれ2段の画素列100で構成することで、R,G,Bのそれぞれで2段のTDITimeDelayIntegrationを実現する。R,G,Bの画素GEは、それぞれ、R,G,Bのフィルタを備え、このフィルタを介して光を受光することで、R,G,Bの光を受光する。なお、図1では、画素列群10を3組としたが、これは一例であり、MMは1以上の整数組としてもよい。また、図1では、画素列群10の段数を2段としたが、これは一例でありNNは2以上の整数段としてもよい。図2は、図1に示す画素部1の詳細な構成を示す図である。図2に示すように、画素列100は、間隔領域13を介して垂直方向に隣接して配列されている。間隔領域13は、垂直方向の長さがLdであり、水平方向の長さが各画素列100の水平方向の長さに等しい短冊形状を有している。つまり、画素列12_Rと画素列11_Gとは、垂直方向にLdの間隔を空けて配列され、画素列12_Gと画素列11_Bとは、垂直方向にLdの間隔を空けて配列されている。1組の画素列群10において、各画素列100の垂直方向の配列間隔はPsである。また、3組の画素列群10_R~10_Bの垂直方向の配列間隔はPdである。図3は、1つの画素GEを構成する光電変換部PD及び画素回路GCの回路図である。画素回路GCは、CMOSの画素回路により構成され、転送トランジスタTQ、リセットトランジスタRQ、増幅トランジスタGQ、及び行選択トランジスタSQを含む。光電変換部PDは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換部PDはアノードが接地され、カソードが転送トランジスタTQの一端に接続されている。転送トランジスタTQは、ゲートに入力される信号であるφTXによってオンオフし、オンした場合、光電変換部PDにより蓄積された信号電荷をフローティングディフュージョン以下、FDと記述するに転送する。なお、φTXは、例えば垂直走査回路3から行選択信号線L1を介して出力される。FDは、光電変換部PDから転送された信号電荷を蓄積し、蓄積した信号電荷の大きさに応じたレベルを有する電圧信号に変換し、画素信号として出力する。リセットトランジスタRQは、一端に駆動電圧であるVRDが入力され、ゲートに入力される信号であるφRXにしたがってオンオフしてFDをリセットする。なお、VRDは図略の電圧源から出力され、φRXは、例えば垂直走査回路3から行選択信号線L1を介して出力される。増幅トランジスタGQは、一端に駆動電圧であるVDDが入力され、FDから出力される画素信号を増幅して行選択トランジスタSQに出力する。なお、VDDは、例えば図略の電圧源から出力される。行選択トランジスタSQは、ゲートに入力される行選択信号であるφSXによりオンオフし、オンした場合、増幅トランジスタGQから出力された画素信号を垂直信号線L2を介して読出部20に出力する。なお、φSXは例えば行選択信号線L1を介して垂直走査回路3から出力される。図1に戻り、垂直走査回路3は、各画素列100と行選択信号線L1を介して接続されている。そして、垂直走査回路3は、出力制御部5から出力されるクロック信号CLKに従って、各画素列100を選択するための行選択信号を垂直方向の上側から下側に向けて、又は下側から上側に向けて循環的に出力し、画素部1を垂直方向に走査する。本実施の形態では、垂直走査回路3は、例えばクロック信号CLKに従って動作するシフトレジスタにより構成されている。垂直走査回路3をシフトレジスタにより構成することで、簡易な構成でありながら、各画素列100を循環的に選択することができる。垂直信号線L2は、画素部1の水平方向の各列に対応して複数本存在する。また、各垂直信号線L2は、対応する列の6つの画素GEと接続されている。読出ユニット2は、画素部1の水平方向の各列に対応して設けられた複数の読出部20を備えている。読出部20は、対応する列の6個の画素GEから垂直信号線L2を介して順次に画素信号を読み出す。なお、読出部20の詳細については、後述する。出力制御部5は、図4に示すように、各画素列100が垂直方向に所定距離移動するフレーム期間Tを3分割することで得られる1つの水平処理期間Hが到来する毎に、各画素列群10の画素信号の出力処理期間を垂直方向の順番で順次に割り付けることで、各画素列群10を選択する。本実施の形態では、出力制御部5は、水平処理期間Hが到来する毎に画素列群10_R~10_Bの順、すなわち、R,G,Bの順で出力処理期間を割り付ける。出力制御部5の処理の詳細については後述する。図1に戻り、読出部20は、増幅器30、信号保持群40、加算部50、AD変換器60、及びラッチ部70を備えている。増幅器30は、画素部1と信号保持群40との間に接続されている。そして、増幅器30は、各画素GEから出力される画素信号に対して相関二重サンプリングを施し、画素信号に含まれるノイズ成分を除去し映像成分のみを抽出し、抽出した映像成分を所定の利得で増幅し、信号保持群40に出力する。本実施の形態では、画素GEは、画素信号の1回の出力動作において、1相目にノイズ成分のみを含む画素信号を出力し、2相目にノイズ成分及び映像成分を含む画素信号を出力する。そのため、増幅器30は、2相目に出力されたノイズ成分及び映像成分を含む画素信号から1相目に出力されたノイズ成分のみを含む画素信号を差し引くことで、映像成分のみを含む画素信号を抽出する相関二重サンプリング処理を行う。信号保持群40は、4個の信号保持部41_X,41_R,41_G,41_Bを備えている。なお、信号保持部41_X,41_R,41_G,41_Bを区別しない場合は、信号保持部41と記述する。信号保持部41は、例えばサンプルホールド回路からなるアナログメモリにより構成されている。図6は、信号保持部41の回路図である。信号保持部41は、一対のスイッチSW1,SW2と、コンデンサC1により構成されている。スイッチSW1,SW2は垂直信号線L2上に設けられ、スイッチSW1はスイッチSW2よりも画素信号の流れる方向に対して上流側に設けられている。コンデンサC1は、一端がスイッチSW1,SW2の接続点に接続され、他端が接地されている。スイッチSW1,SW2は、例えば、トランジスタにより構成され、出力制御部5から出力される制御信号にしたがって、オンオフする。そして、信号保持部41は、スイッチSW1=オン、スイッチSW2=オフの場合、垂直信号線L2に流れる画素信号をコンデンサC1に蓄積させる。これにより、アナログの画素信号が保持される。一方、信号保持部41は、スイッチSW1=オフ、スイッチSW2=オンの場合、コンデンサC1に蓄積する画素信号を加算部50に出力する。また、信号保持部41は、スイッチSW1=オン、スイッチSW2=オンの場合、垂直信号線L2に流れる画素信号をスルーさせる。なお、図6に示す信号保持部41は一例にすぎず、アナログの画素信号を保持することが可能な回路であれば、どのような回路を採用してもよい。図1に戻り、信号保持部41_Xは、画素列12_R,12_G,12_Bから出力される現フレームの画素信号を順次に保持する。ここで、現フレームの画素信号とは、出力処理期間が割り付けられた画素列群10の最終段の画素列12_R,12_G,12_Bが露光した1フレームの画素信号を指す。信号保持部41_Rは、画素列11_Rから出力される前フレームの画素信号を保持する。信号保持部41_Gは、画素列11_Gから出力される前フレームの画素信号を保持する。信号保持部41_Bは、画素列11_Bから出力される前フレームの画素信号を保持する。但し、これは一例であり、各信号保持部41に異なる画素列の画素信号を保持させてもよい。ここで、前フレームの画素信号は、出力処理期間が割り付けられた画素列群10において、最終段の画素列12_R,12_G,12_Bよりも画素部1の進行方向に対して先端側に位置する画素列11_R,11_G,11_Bが露光した1フレームの画素信号を指す。加算部50は、例えば、アナログの加算回路により構成され、出力制御部5の制御の下、信号保持部41_Xに保持された画素信号と、この画素信号と同一位置の画素信号であって信号保持部41_R~41_Bに保持された画素信号とを加算して、AD変換器60に出力する。AD変換器60は、例えば、積分型のAD変換器、又は逐次比較型のAD変換器により構成され、加算部50から出力された画素信号を所定ビット例えば14ビットのデジタルの画素信号に変換する。以下、デジタルの画素信号を画素データと記述する。ラッチ部70は、AD変換器60から出力された画素データを保持する。そして、ラッチ部70は、水平走査回路4により自身が選択されると、保持する画素データをバッファ7を介して画像メモリ8に出力する。水平走査回路4は、例えばシフトレジスタから構成され、出力制御部5から出力されるクロック信号CLKに従って、画素部1の水平方向の各列を左側から右側に向けて順次に選択するための列選択信号を各読出部20に循環的に出力し、選択した読出部20のラッチ部70から画素データを出力させる。なお、水平走査回路4は、各読出部20を右側から左側に向けて順次に選択してもよい。バッファ7は、ラッチ部70から出力される画素データの電圧が所定の閾値以上の場合、この電圧を所定レベルの電圧まで増大させ、画素データの電圧が所定の閾値未満の場合、この電圧を0とする。これにより、1つの画素データを構成する各ビットのビット値のHi又はLoを明確化することができる。画像メモリ8は、複数フレームの画素データを記憶することができる記憶容量を有する例えばRAMにより構成されている。制御部9は、例えば、CPU、ROM、RAM等を備えるコンピュータにより構成され、撮像装置の全体制御を司る。垂直移動部6は、画素部1を垂直方向に所定距離移動させる移動機構と、移動機構に駆動力を与えるモータとにより構成されている。これにより、画素部1は、被写体に対して移動し、被写体を露光することができる。なお、静止している画素部1に対して被写体を移動させる構成を採用する場合は、垂直移動部6の移動機構としては、被写体を垂直方向に移動させる移動機構を採用すればよい。この場合、被写体としては、例えば原稿が採用され、移動機構としては、例えば原稿を挟持して搬送させる搬送ローラを採用することができる。次に、出力制御部5の処理の詳細について説明する。図4A、Bは、本実施の形態による撮像装置の動作を示すタイミングチャートである。図5は、図3に示す画素回路GCのタイミングチャートである。図4Aにおいて、1~3段目は、それぞれ、画素列群10_R,10_G,10_Bに対する処理を示している。また、図4Aでは、水平処理期間H_1の左側には水平処理期間H_0,H_-1,H_-2,が続いているものとし、水平処理期間の右側には、水平処理期間H_5,H_6,H_7,が続いているものとする。図4Bにおいて、1~6段目は、それぞれ画素列12_R,11_R,12_G,11_G,12_B,11_Bの露光期間を示している。出力制御部5は、水平処理期間Hが到来する毎に、第1~第5処理S1~S5を実行する。第1処理S1は、画素列群10_R~10_Bのうち、ある画素列群10である注目画素列群10_Xに出力処理期間を割り付けたとき、注目画素列群10_Xのうち、画素部1の進行方向に対して最終段の画素列である2段目の画素列12_R,12_G,12_Bから画素信号を出力させ、信号保持部41_Xに保持させる処理である。図4の例では、水平処理期間H_1,H_2,H_3,H_4は、それぞれ、画素列群10_R,10_G,10_B,10_Rの出力処理期間が割り付けられている。したがって、画素列群10_Rは水平処理期間H_1,H_4において注目画素列群10_Xとなり、画素列群10_Gは水平処理期間H_2において注目画素列群10_Xとなり、画素列群10_Bは水平処理期間H_3において注目画素列群10_Xとなる。水平処理期間H_1の第1処理S1では、画素列12_Rから現フレームの画素信号が出力され、信号保持部41_Xに保持される。この現フレームの画素信号は、図4Bに示すように、水平処理期間H_-2~H_0の1フレーム期間Tで、画素列12_Rが被写体を露光した画素信号である。この現フレームの画素信号の出力処理の詳細を図5に示す。図5に示すように、水平処理期間H_1の開始時刻である時刻t1が到来すると、画素列12_Rの画素GE_R2のリセットトランジスタRQにφRX_R2が入力され、リセットトランジスタRQが所定時間だけオンされ、FDがリセットされる。次に、画素GE_R2の行選択トランジスタSQにφSX_R2が入力され、行選択トランジスタSQが所定時間だけオンされ、FDのリセットレベルの電圧が垂直信号線L2を介して読出部20に出力される。このリセットレベルの電圧は、画素GE_R2のノイズ成分の画素信号である。次に、画素GE_R2の転送トランジスタTQにφTX_R2が入力され、転送トランジスタTQが所定時間だけオンされ、光電変換部PDに蓄積されたフレーム期間Tの信号電荷がFDに転送される。なお、転送トランジスタTQがオフすると光電変換部PDは次のフレームの露光を開始する。次に、画素GE_R2の行選択トランジスタSQにφTX_R2が入力され、行選択トランジスタSQが所定時間だけオンされ、FDの電圧が画素信号として垂直信号線L2を介して読出部20に出力される。この画素信号はノイズ成分及び映像成分を含む。次に、読出部20の増幅器30により、ノイズ成分及び映像成分を含む画素信号からノイズ成分のみを含む画素信号が減算され、映像成分のみを含む画素信号が信号保持部41_Xに保持される。以上の図5の示す処理が、水平処理期間H_2,H_3,H_4の開始時刻t2,t3,t4が到来する毎に、画素列12_G,12_B,12_Rに対して順次に実行される。これにより、水平処理期間Hが到来する毎に、各画素列100からフレーム期間Tの画素信号が出力され、信号保持部41_Xに保持される。図4Aに戻り、水平処理期間H_2の第1処理S1では、画素列12_Gから現フレームの画素信号が出力され、信号保持部41_Xに保持される。この現フレームの画素信号は、図4Bに示すように、水平処理期間H_-1~H_1のフレーム期間Tで、画素列12_Gが被写体を露光した画素信号である。水平処理期間H_3の第1処理S1では、画素列12_Bから現フレームの画素信号が出力され、信号保持部41_Xに保持される。この現フレームの画素信号は、図4Bに示すように、水平処理期間H_0~H_2のフレーム期間Tで、画素列12_Bが被写体を露光した画素信号である。このように、画素列12_R,12_G,12_Bから水平処理期間H毎に順次に現フレームの画素信号が出力され、信号保持部41_Xに保持される。第2処理S2は、信号保持部41_Xに保持された現フレームの画素信号と、注目画素列群10_Xに対して出力処理期間が過去に割り付けられたときに、1段目の画素列100から出力されて信号保持部41に保持された同一位置の前フレームの画素信号とを加算部50に加算させる処理である。図4Aの例では、水平処理期間H_1の第2処理S2において、信号保持部41_Xに保持された現フレームの画素信号V_R2と信号保持部41_Rに保持された前フレームの画素信号V_R1とが加算される。このとき、信号保持部41_X,41_Rは空となる。ここで、信号保持部41_Xに保持された画素信号V_R1は、水平処理期間H_1の第1処理S1で画素列12_Rから出力された画素信号である。また、信号保持部41_Rに保持された画素信号は、水平処理期間H_1の1フレーム期間T前の水平処理期間H_-2の第3処理S3で画素列11_Rから出力された画素信号V_R1である。図7は、画素列11_Rの画素GE_R1と画素列12_Rの画素GE_R2との露光期間を説明する図である。図7では、画素部1の移動速度をVとする。画素信号V_R1は、画素GE_R1が時刻t-5δT~時刻t-2δTのフレーム期間Tで被写体を露光することで得られた画素信号である。ここで、δTは、水平処理期間Hの開始時刻から第3処理S3の開始時刻までの遅延時間を示している。このフレーム期間Tで画素GE_R1はVT移動するため、画素GE_R1が露光するフレームはD_R1となる。フレームD_R1の露光開始位置は時刻t-5δTにおける画素GE_R1の後端画素GE_R2の先端E2であり、フレームD_R1の露光終了位置は時刻t-2δTにおける画素GE_R1の先端E1である。画素信号V_R2は、画素GE_R2が時刻t-2~時刻t1のフレーム期間Tで被写体を露光することで得られた画素信号である。このフレーム期間Tで画素GE_R2はVT移動するため、画素GE_R2が露光するフレームはD_R2となる。フレームD_R2の露光開始位置は時刻t-2における画素GE_R2の後端E3であり、フレームD_R2の露光終了位置は時刻t1における画素GE_R2の先端E2である。そして、フレームD_R1,D_R2のずれはVδTであり、差は僅かである。よって、フレームD_R1とフレームD_R2とはほぼ同一位置となり、画素信号V_R2は、画素信号V_R1とほぼ同一位置をフレーム期間T後に露光した画素信号となる。そのため、第2処理S2で、画素信号V_R1,V_R2を加算することで、TDIを実現することができる。図4Aに戻り、水平処理期間H_2の第2処理S2において、信号保持部41_Xに保持された現フレームの画素信号V_G2と、信号保持部41_Gに保持された前フレームの画素信号V_G1とが加算される。このとき、信号保持部41_X,41_Gは空となる。画素信号V_G2は水平処理期間H_2の第1処理S1で画素列12_Gから出力された画素信号である。また、画素信号V_G1は、水平処理期間H_2のフレーム期間T前の水平処理期間H_-1の第3処理S3で画素列11_Gから出力された画素信号である。水平処理期間H_3の第2処理S2において、信号保持部41_Xに保持された現フレームの画素信号V_B2と信号保持部41_Bに保持された前フレームの画素信号V_B1とが加算され、信号保持部41_X,41_Bは空となる。画素信号V_B2は水平処理期間H_3の第1処理S1で画素列12_Bから出力された画素信号である。また、画素信号V_B1は、水平処理期間H_2の1フレーム期間T前の水平処理期間H_0の第3処理S3で画素列11_Bから出力された画素信号である。第3処理S3は、注目画素列群10_Xの1段目の画素列11_R,11_G,11_Bに前フレームの画素信号を出力させ、信号保持部41に保持させる処理である。図4Aの例では、水平処理期間H_1の第3処理S3において、画素列11_Rから画素信号V_R1が出力され、信号保持部41_Rに保持される。画素信号V_R1は、図4Bに示すように、水平処理期間H_-2の開始時刻のδT後~水平処理期間H_1の開始時刻のδT後のフレーム期間Tで、画素列11_Rが被写体を露光した画素信号である。この画素信号V_R1の出力処理の詳細は図5に示されているが、画素信号V_R2の出力処理と同一であるため、説明を省略する。また、水平処理期間H_2の第3処理S3において、画素列11_Gから画素信号V_G1が出力され、信号保持部41_Gに保持される。画素信号V_G1は、図4Bに示すように、水平処理期間H_-1の開始時刻のδT後~水平処理期間H_2の開始時刻のδT後の1フレーム期間Tで、画素列11_Gが被写体を露光した画素信号である。また、水平処理期間H_3の第3処理S3において、画素列11_Bから画素信号V_B1が出力され、信号保持部41_Bに保持される。この画素信号は、図4Bに示すように、水平処理期間H_0の開始時刻のδT後~水平処理期間H_3の開始時刻のδT後のフレーム期間Tで、画素列11_Bが被写体を露光した画素信号である。このように、第3処理S3では、水平処理期間H毎に、画素列12_R~12_Bに対してδTだけ時間をずらして、画素列11_R~11_Bから画素信号が出力され、信号保持部41_R~41_Bに保持される。第4処理S4は、加算部50により加算された画素信号を、AD変換器60にAD変換させる処理である。第4処理S4は、第3処理S3と並列して実行される。図4Aの例では、水平処理期間H_1の第4処理S4において、第2処理S2により加算されたRの画素信号がAD変換されて画素データとされ、ラッチ部70にラッチされる。水平処理期間H_1の第4処理S4が終了したとき、全列のラッチ部70は1フレームのRの画素データを格納している。水平処理期間H_2,H_3においても、水平処理期間H_1と同様、G,Bに対する第4処理S4が実行される。第5処理S5は、第4処理S4によりラッチ部70にラッチされた1フレームの画素データを順次に出力する処理である。第5処理S5は、第1処理S1~S4と並列して実行される。図4Aの例では、水平処理期間H_2の第5処理S5において、水平処理期間H_1の第4処理S4で全列のラッチ部70にラッチされた1フレームのRの画素データが順次に出力され、画像メモリ8に格納される。水平処理期間H_3,H_4においても、水平処理期間H_2と同様、G,Bに対する第5処理S5が実行される。このように、水平処理期間Hが経過する毎に、R,G,Bの1フレーム分の画像データが画像メモリ8に格納されることになる。図8A、Bは、垂直方向に移動する各画素列100の画素信号の露光期間を示した図である。図8A、Bにおいて、画素部1は下側から上側に向けて移動しているものとする。なお、図8A、Bにおいて、四角形の1升は画素列100を構成するある列の画素GEを表している。画素部1の移動速度Vは、V=Ps/Tに設定されている。図8Aの縦方向の1目盛りは、水平処理期間Hの画素部1の移動距離を示し、T=3Hであるため、Ps/3である。画素列群10の配列間隔Pdは、Pd=7Ps/3に設定されている。そのため、間隔領域13の垂直方向の長さLdは、Ld=Pd-2Ps=Ps/3である。フレーム期間T1_R2において、画素GE_R2は、先端E2が位置Y3~位置Y6に移動する。よって、画素GE_R2のフレームD_T1_R2は、露光開始位置が位置Y0となり、露光終了位置が位置Y6となる。また、フレーム期間T3_G2において、画素GE_G2は、先端E2が位置Y3~位置Y6に移動する。よって、画素GE_G2のフレームD_T3_G2は、露光開始位置が位置Y0となり、露光終了位置が位置Y6となり、フレームD_T1_R2と同一領域となる。フレームD_T1_R2の画素信号は水平処理期間H_4で読出部20に出力され、フレームD_T3_G2の画素信号は、水平処理期間H_11で、読出部20に出力される。したがって、画素GE_G2から出力される画素信号は、2フレーム期間2T前に画素GE_R2から出力される画素信号と同一位置の画素信号となる。また、図8Aのシーケンスから、画素GE_B2から出力される画素信号も、2フレーム期間2T前に画素GE_B2から出力される画素信号と同一位置の画素信号となることが分かる。よって、画素GE_R2~画素GE_B2は、同一位置の画素信号を出力することができる。画素GE_R1~画素GE_B1は、それぞれ、画素信号の出力タイミングが水平処理期間Hの開始時刻からδT遅れているが、フレーム期間Tが到来する毎に、順次に画素信号を出力しているため、画素GE_R2~画素GE_B2と同様、同一位置の画素信号を出力することができる。フレーム期間T1_R1において、画素GE_R1は先端E1が位置Y6VδT~位置Y9VδTに移動する。よって、画素GE_R1のフレームD_T1_R1は、露光開始位置が位置Y3VδTとなり、露光終了位置が位置Y9VδTとなる。また、フレーム期間T2_R2において、画素GE_R2は、先端E1が位置Y6~位置Y9に移動する。よって、画素GE_R2のフレームD_T2_R2は露光開始位置が位置Y3となり、露光終了位置が位置Y9となる。ここで、δTを短く設定すると、フレームD_T1_R1は、フレームD_T2_R2とほぼ同一位置となる。フレームD_T1_R2の画素信号は水平処理期間H_4の時刻t4で読出部20に出力され、フレームD_T2_R2の画素信号は、水平処理期間H_7の時刻t7δTで、読出部20に出力される。したがって、画素GE_R2から出力される画素信号は、ほぼ1フレーム期間T前に画素GE_R1から出力される画素信号と同一位置の画素信号となる。また、図8Aのシーケンスから、画素GE_G2から出力される画素信号も、1フレーム期間T前に画素GE_G1から出力される画素信号とほぼ同一位置の画素信号となることが分かり、画素GE_B2から出力される画素信号も、1フレーム期間T前に画素GE_B1から出力される画素信号とほぼ同一位置の画素信号となることが分かる。以上のことから、画素GE_R1及び画素GE_R2と、画素GE_G1及び画素GE_G2と、画素GE_B1及び画素GE_B2とのそれぞれにほぼ同一位置を露光させて、R,G,BのそれぞれにおいてTDIを行うことができる。図9は、画素列100の配置例を示した図である。各画素列100は、間隔領域13と受光領域14とを備えている。間隔領域13には図3に示す画素回路GCが配置され、受光領域14には光電変換部PDが配置される。具体的には、間隔領域13_1には画素列11_Rの画素回路GCが配置されている。また、間隔領域13_2には画素列12_R,11_Gの画素回路GCが配置されている。また、間隔領域13_3には画素列12_G,11_Bの画素回路GCが配置されている。また、間隔領域13_4には画素列12_Bの画素回路GCが配置されている。画素列群10_Rと画素列群10_Gとの境界を挟んで配置された2段の画素列12_R,11_Gは、対称に位置する一対の画素GE_R2,GE_G1の画素回路GCの一部の回路素子が境界に対して対称に配置、つまり、鏡面配置されている。また、画素GE_G2,GE_B1も画素GE_R2,GE_G1と同様、画素回路GCの回路素子が鏡面配置されている。更に、画素GE_R2,GE_G1及び画素GE_G2,GE_B1は、それぞれ、画素回路GCの一部の回路素子が共有化されている。図10は、境界に対して対称に配置された一対の画素GE_G2と画素GE_B1との回路図を示している。図10に示すように、画素GE_G2,GE_B1は、リセットトランジスタRQ、FD、増幅トランジスタGQ、及び行選択トランジスタSQが共有化されている。そのため、画素GE_G2,GE_B1毎に画素回路GCを設ける場合に比べて、画素回路GCを構成する回路素子を削減することができ、画素部1を狭小化しても、受光領域14を確保することができ、S/N比の高い画素信号を得ることができる。また、画素GE_G2,GE_B1の画素回路GCの一部の各回路素子は境界を中心として対称に配置されている。具体的には、転送トランジスタTQG2,TQB1はFDに対して等距離に配置されている。また、光電変換部PDG2,PDB1もFDに対して等距離に配置されている。そのため、光電変換部PDG2からFDまでの配線容量と、光電変換部PDB1からFDまでの配線容量とを等しくすることができ、画素間における画素信号のばらつきを抑制することができる。また、増幅トランジスタGQと行選択トランジスタSQとが共有化されているため、光電変換部PDG2の画素信号におけるFDから読出部20までの線路長と、光電変換部PDB1の画素信号におけるFDから読出部20までの線路長とを等しくすることができる。なお、画素GE_R2,GE_G1も図10と同一の回路構成を有している。図11A、Bは、R,G,Bの順序で画素信号を読み出す場合において、各画素列群10を構成する2段の画素列100の露光開始位置を揃えた場合の各画素列100の露光期間を示した図である。図8の例では、Pd=7Ps/3に設定されていたため、各画素列群10の各段の画素列100の露光開始位置はVδTずれていた。これを防止するために、図11の例では、δT=H/2に設定し、Ps=2.5VH=3-0.5VH、Pd=7Ps/2.5に設定した。そのため、Ld=Pd-2Ps=2VHとなっている。フレーム期間T1_R1において、画素GE_R1は、先端E1が位置Y5.5=Y50.5HV~位置Y8.5=Y80.5HVに移動する。ここで、フレーム期間T1_R1は、水平処理期間H1_1の開始時刻t1から0.5H経過した時刻t10.5Hを始点とし、水平処理期間H_4の開始時刻t4から0.5H経過した時刻t40.5Hを終点とする時間である。よって、画素GE_R1のフレームD_T1_R1は、露光開始位置が位置Y3=Y2.50.5HVとなり、露光終了位置が位置Y8.5=Y80.5HVとなる。また、フレーム期間T2_R2において、画素GE_R2は、先端E2が位置Y5.5~位置Y8.5に移動する。ここで、フレーム期間T2_R2は、水平処理期間H_2の開始時刻t4を始点とし、水平処理期間H_7の開始時刻t7を終点とする時間である。よって、画素GE_R2のフレームD_T2_R2は、露光開始位置が位置Y3となり、露光終了位置が位置Y8.5となり、フレームD_T1_R1と同一領域となる。フレームD_T1_R1の画素信号は水平処理期間H_4で読出部20に出力され、フレームD_T2_R2の画素信号は水平処理期間H_7で、読出部20に出力される。したがって、画素GE_R2から出力される画素信号は、フレーム期間T前に画素GE_R1から出力される画素信号と同一位置の画素信号となる。また、フレームD_T2_G1及びD_T3_G2を見れば分かるように、画素GE_G2から出力される画素信号も、1フレーム期間T前に画素GE_G1から出力される画素信号と同一位置の画素信号となることが分かる。また、フレームD_T2_B1及びD_T3_B2を見れば分かるように、GE_B2から出力される画素信号も、1フレーム期間T前に画素GE_B1から出力される画素信号と同一位置の画素信号となることが分かる。よって、画素列11_R,12_Rは、それぞれ、同一位置の画素信号を出力することができ、画素列11_G,12_Gは、それぞれ、同一位置の画素信号を出力することができ、画素列11_B,12_Bは、それぞれ、同一位置の画素信号を出力することができる。フレーム期間T1_R1において、画素GE_R1は、フレームD_T1_R1を露光する。フレームD_T1_R1は、露光開始位置が位置Y3=Y2.50.5HVであり、露光終了位置が位置Y8.5=Y80.5HVである。また、フレーム期間T3_G1において、画素GE_G1は、先端E2が位置Y5.5=Y50.5HV~位置Y8.5=Y80.5HVに移動する。ここで、フレーム期間T3_G1は、水平処理期間H_8の開始時刻t8から0.5H経過した時刻t80.5Hを始点とし、水平処理期間H_11の開始時刻t11から0.5H経過した時刻t110.5Hを終点とする時間である。よって、画素GE_G1のフレームD_T3_G1は、露光開始位置が位置Y3となり、露光終了位置が位置Y8.5となり、フレームD_T1_R1と同一位置となる。フレームD_T1_R1の画素信号は水平処理期間H_4で読出部20に出力され、フレームD_T3_G1の画素信号は水平処理期間H_11で、読出部20に出力される。したがって、画素GE_G1から出力される画素信号は、2フレーム期間2T前に画素GE_R1から出力される画素信号と同一位置の画素信号となる。また、フレームD_T1_G1,D_T3_B1を見れば分かるように、画素GE_B1から出力される画素信号も、2フレーム期間2T前に画素GE_G1から出力される画素信号と同一位置の画素信号となることが分かる。よって、各画素列100は、同一位置の画素信号を出力することができる。図12A、Bは、B,G,Rの順序で画素信号を読み出す場合において、各画素列群10を構成する2段の画素列100の露光位置を揃える場合の各画素列100の露光期間を示した図である。図11の例では、R,G,Bの順序で画素信号が読み出されていた。図12の例では、B,G,Rの順序で画素信号を読み出す。そして、図12の例では、各画素列100に同一位置を露光させるために、δT=H/2、Ps=2.5HV、Pd=8Ps/2.5に設定した。そのため、Ld=3HVとなっている。フレーム期間T1_B1において、画素GE_B1は、先端E1が位置Y5.5=Y50.5HV~位置Y8.5=Y80.5HVに移動する。ここで、フレーム期間T1_B1は、水平処理期間H1_1の開始時刻t1から0.5H経過した時刻t10.5Hを始点とし、水平処理期間H_4の開始時刻t4から0.5H経過した時刻t40.5Hを終点とする時間である。よって、画素GE_B1のフレームD_T1_B1は、露光開始位置が位置Y3=Y2.50.5HVとなり、露光終了位置が位置Y8.5=Y80.5HVとなる。また、フレーム期間T2_B2において、画素GE_B2は、先端E2が位置Y5.5~位置Y8.5に移動する。ここで、フレーム期間T2_B2は、水平処理期間H_2の開始時刻t4を始点とし、水平処理期間H_7の開始時刻t7を終点とする時間である。よって、画素GE_B2のフレームD_T2_B2は、露光開始位置が位置Y3となり、露光終了位置が位置Y8.5となり、フレームD_T1_B1と同一位置となる。フレームD_T1_B1の画素信号は水平処理期間H_4で読出部20に出力され、フレームD_T2_B2の画素信号は水平処理期間H_7で、読出部20に出力される。したがって、画素GE_B2から出力される画素信号は、1フレーム期間T前に画素GE_B1から出力される画素信号と同一位置の画素信号となる。また、フレームD_T1_G1,D_T2_G2を見れば分かるように、画素GE_G2から出力される画素信号も、1フレーム期間T前に画素GE_G1から出力される画素信号と同一位置の画素信号となることが分かる。また、フレームD_T1_R1,D_T2_R2を見れば分かるように、GE_R2から出力される画素信号も、1フレーム期間T前に画素GE_R1から出力される画素信号と同一位置の画素信号となることが分かる。よって、画素列11_B,12_Bは、それぞれ、同一位置の画素信号を出力することができ、画素列11_G,12_Gは、それぞれ、同一位置の画素信号を出力することができ、画素列11_R,12_Rは、それぞれ、同一位置の画素信号を出力することができる。フレーム期間T2_G2において、画素GE_G2は、フレームD_T2_G2を露光する。フレームD_T2_G2は、露光開始位置が位置Y12であり、露光終了位置が、位置Y17.5である。また、フレーム期間T5_B2において、画素GE_B2は、先端E2が位置Y14.5~位置Y17.5に移動する。ここで、フレーム期間T5_B2は、水平処理期間H_13の開始時刻t13を始点とし、水平処理期間H_16の開始時刻t16を終点とする時間である。よって、画素GE_B2のフレームD_T5_B2は、露光開始位置が位置Y12であり、露光終了位置が位置Y17.5となり、フレームD_T2_G2と同一領域となる。フレームD_T2_G2の画素信号は水平処理期間H_8で読出部20に出力され、フレームD_T5_B2の画素信号は水平処理期間H_16で、読出部20に出力される。したがって、画素GE_B2から出力される画素信号は、3フレーム期間3T前に画素GE_G2から出力される画素信号と同一位置の画素信号となる。また、フレームD_T1_R2及びD_T4_G2を見れば分かるように、画素GE_G2から出力される画素信号も、3フレーム期間3T前に画素GE_R2から出力される画素信号と同一位置の画素信号となることが分かる。よって、各画素列100は、同一位置の画素信号を出力することができる。図13は、図9に示す画素列100の配置例の変形例を示した図である。図9の配置例では、画素列12_R,11_Gと、画素列12_G,11_Bとのそれぞれのみで、リセットトランジスタRQ、増幅トランジスタGQ、及び行選択トランジスタSQが共有化されていた。図13の配置例では、全画素列100において、リセットトランジスタRQ、増幅トランジスタGQ、及び行選択トランジスタSQが共有化されている。また、図13の配置例では、画素列12_R,11_Gの境界の間隔領域13_2が、画素列12_Rの間隔領域13_A1と、画素列11_Gの間隔領域13_B1との2つの間隔領域に分けられている。また、画素列12_G,11_Bの境界の間隔領域13_3が、画素列12_Gの間隔領域13_A2と、画素列11_Bの間隔領域13_B2との2つの間隔領域に分けられている。図14は、図13に示す配置例における回路図を示している。図14に示す画素GE_R1,GE_R2,GE_G1,GE_G2,GE_B1,GE_B2は、それぞれ、画素列11_R,12_R,11_G,12_G,11_B,12_Bの同一列の画素を示している。光電変換部PDR1,PDR2,PDG1,PDG2,PDB1,PDB2は、それぞれ、図13に示す受光領域14_R1,14_R2,14_G1,14_G2,14_B1,14_B2に配置されている。転送トランジスタTQR1,TQR2,TQG1,TQG2,TQB1,TQB2は、それぞれ、間隔領域13_1,13_A1,13_B1,13_A2,13_B2,13_4に配置されている。FDは、1本の線路L11を介して6個の転送トランジスタTQのそれぞれと接続され、6個の画素GEにより共有化されている。リセットトランジスタRQは、一端がFDに接続され、増幅トランジスタGQはゲートがFDに接続され、それぞれ、6個の画素GEにより共有化されている。リセットトランジスタRQ、FD、増幅トランジスタGQは、図13に示す共有領域15に配置されている。共有領域15は、画素列12_Bの下側に設けられている。また、図14では、転送トランジスタTQは、信号電荷を転送する機能に加えて、図3に示す行選択トランジスタSQの機能を備えている。図15は、図14に示す回路のタイミングチャートを示している。時刻t1の少し手前で、φRXが所定期間オンされ、FDがリセットされ、FDのリセットレベルがノイズ成分の画素信号として、増幅トランジスタGQを介して垂直信号線L2に出力される。B,Gの処理はRの処理と同一であるため、Rのみ説明する。時刻t1において、φTX_R2が所定期間オンされ、光電変換部PDR2に蓄積された信号電荷がFDへと転送され、増幅トランジスタGQを介して垂直信号線L2に出力される。これにより、画素GE_R2の1フレームの画素信号が読出部20に出力される。時刻t1δTにおいて、φTX_R1がオンされ、光電変換部PDR1に蓄積された信号電荷がFDへと転送され、増幅トランジスタGQを介して垂直信号線L2に出力される。これにより、画素GE_R1の1フレームの画素信号が読出部20に出力される。以下、水平処理期間H_2において、画素GE_G1,GE_G2に対して上記の画素GE_R1,GE_R2と同一の処理が行われ、水平処理期間H_3において、画素GE_B1,GE_B2に対して上記の画素GE_R1,GE_R2と同一の処理が行われる。図16は、図1に示す読出ユニット2を、2つの読出ユニット2_1,2_2に分けた場合の配置例を示した図である。読出ユニット2_1は、画素列11_Rの上側に配置され、読出ユニット2_2は、画素列12_Bの下側に配置されている。読出ユニット2_1は、画素部1の左端から奇数列目に配置された画素GEから画素信号を読み出す複数の読出部20_1を備えている。読出ユニット2_2は、画素部1の左端から偶数列目に配置された画素GEから画素信号を読み出す複数の読出部20_2を備えている。また、読出ユニット2_1は、左端から奇数列の読出部20_1を水平走査する水平走査回路4_1と、左端から偶数列の読出部20_1を水平走査する水平走査回路4_2とを備えている。また、読出ユニット2_2は、左端から奇数列の読出部20_2を水平走査する水平走査回路4_3と、左端から偶数列の読出部20_2を水平走査する水平走査回路4_4とを備えている。次に、動作について説明する。まず、各読出部20_1は、垂直走査回路3によりある1段の画素列100が選択されると、選択された画素列100の対応する奇数列の画素GEから画素信号を読み出す。同時に、各読出部20_2は、対応する偶数列の画素GEから画素信号を読み出す。次に、読出ユニット2_1,2_2は、読み出した画素信号をAD変換して画素データとして、アンプ71~74に出力する。この場合、水平走査回路4_1が、1列目の画素GEの画素信号をアンプ71に出力するのと同時に、水平走査回路4_2が3列目の画素信号をアンプ72に出力する。また、水平走査回路4_3が、2列目の画素GEの画素信号をアンプ73に出力するのと同時に、水平走査回路4_4が4列目の画素信号をアンプ74に出力する。更に、読出ユニット2_1が1列目の画素GEと3列目の画素GEとの画素信号をアンプ71、72に出力するのと同時に、読出ユニット2_2は、2列目の画素GEと4列目の画素GEとの画素信号をアンプ73、74に出力する。読出ユニット2_1,2_2は、上記の処理を全列の画素GEに対して繰り返し行い、1段の画素列100の全画素データを出力する。これにより、読出ユニット2_1,2_2が1段の画素データを出力する時間が図1の場合に比べて1/4の時間となり、画素信号の高速読み出しが可能となる。図17は、図1に示す読出部20の変形例を示した撮像装置の構成図である。図17に示す読出部20は、図1に示す読出部20に対して加算部50が省かれ、代わりに、スイッチ部80とフィードバックループ90とが設けられている。スイッチ部80は、画素部1と増幅器30との間に接続されている。フィードバックループ90は、信号保持部41_Bの出力側とスイッチ部80との間に接続されている。スイッチ部80は、例えば、トランジスタにより構成され、出力制御部5の制御に従って、増幅器30を垂直信号線L2又はフィードバックループ90に接続させる。次に、図17のRの場合を例に挙げて読出部20の動作について説明する。図17に示す撮像装置の動作シーケンスは、図4と同じであるが、第1処理S1~第3処理S3が多少相違する。以下、この相違点を中心に図17に示す読出部20の動作について説明する。第1処理S1において、画素列12_Rは、画素信号V_R2を出力する。また、第1処理S1において、スイッチ部80は、増幅器30を垂直信号線L2に接続し、出力制御部5は、画素信号V_R2を信号保持部41_Xに保持させる。第2処理S2において、スイッチ部80は増幅器30をフィードバックループ90に接続し、出力制御部5は信号保持部41_Rが保持する画素信号V_R1をフィードバックループ90を介して増幅器30に入力させる。そして、第2処理S2において、増幅器30は、画素信号V_R1と画素信号V_R2とを加算し、AD変換器60に出力する。第3処理S3において、スイッチ部80は増幅器30を垂直信号線L2に接続し、出力制御部5は、画素列11_Rに画素信号V_R1を出力させ、信号保持部41_Rに保持させる。以上の処理がB,Gに対しても実行される。そして、以上の処理が、水平処理期間Hが到来する毎にR,G,Bの順で実行される。この場合、増幅器30に加算部50の機能を持たせることで、増幅器30とは別に加算部50を設ける必要がなくなり、読出部20の回路規模を縮小させることができる。M組、N段の場合次に、画素部1をM組の画素列群10_1~10_Mにより構成し、1組の画素列群10をN段の画素列100_1~100_Nで構成した場合について説明する。この場合、第3処理S3において、画素列100_N-1~画素列100N_1の順番で順次画素信号が出力される。信号保持部の個数について段数Nが大きいほど感度が大きくなりS/N比が良くなるが、信号保持部41等の付加回路の回路規模が増大する。そのため、段数Nとしては10段以下が好ましい。最終段の画素列100_N以外の画素信号は、以降の水平処理期間Hで使用されるため、読出部20にて保持する必要がある。そのため、信号保持部41の個数は、各組においてN-1個、すなわちN-1M個以上設ける必要がある。また、図1の例のように、最終段の画素列100_Nの画素信号も保持する場合は、信号保持部41の個数は、N-1M1個以上設ける必要がある。画素列100_1~100_N-1の画素信号を個別に保持してTDIを実現するためには、信号保持部41の個数は、1組につきΣn=1~Nn-1個必要となり、合計、Σn=1~Nn-1M個必要となる。図18は、N=3とした場合に1組につき必要となる信号保持部41の個数を説明するための図である。N=3の場合、Σn=1~Nn-1Mに従えば、信号保持部41は1組につき3個必要である。図18において、V1t~V3tは、それぞれ、水平処理期間H_tにおいて画素列100_1~100_3から出力された画素信号を示している。第1処理S1において、画素列100_3から画素信号V3tが出力されている。第2処理S2において、画素信号V3t,V1t-2,V2t-1が加算される。そのため、信号保持部41_1_1,41_2が空となっている。第3処理S3において、画素信号V1t,V2tがそれぞれ信号保持部41_1_1,41_2に保持される。このように、3段のTDIを実現するためには、第2処理S2において、画素信号V3tと同一位置の画素信号V2t-1,V1t-2が必要となる。また、水平処理期間H_t-1の第3処理S3で出力された画素信号V1t-1も次の水平処理期間H_t1で必要となるため、信号保持部41_1_2に保持しておく必要がある。したがって、画素列100_1の2フレームの画素信号を保持するための2個の信号保持部41_1_1,41_1_2と、画素列100_2の1フレームの画素信号を保持するための1個の信号保持部41_2を設ける必要がある。よって、N=3の場合、信号保持部41は、1組につき、3個必要となる。ここで、画素信号V2tは画素信号V1t-1と同一位置の画素信号である。そのため、第3処理S3において、画素信号V2tを画素信号V1t-1に上書きする構成を採用してもよい。この場合、画素列100_1の信号保持部41が1個で済み、1組につき、必要な信号保持部41の個数は2個となる。したがって、N段の場合、1組につき必要となる信号保持部41の個数は、N-1個で済み、合計、N-1M個で済む。信号保持部41の個数を削減すれば、読出部20の回路規模を縮小することができる。加算部50について加算部50としてはアナログの画素信号を加算処理するアナログ加算器を採用することが好ましい。加算部50をデジタル加算器で構成した場合、各段の画素信号をAD変換する必要があり、AD変換の回数が増大する。したがって、加算部50をアナログ加算器で構成すればAD変換の回数を低下させ、水平処理期間を短くすることができる。また、加算部50が加算対象とする画素信号を出力する画素列100の段数を可変としてもよい。この場合、固体撮像素子の感度を可変にすることができる。配列間隔Ps,Pdについて出力処理期間の割り付け順序として、以下のCaseAとCase2との2つのパターンがある。CaseA:画素部1の進行方向に対して、先端の画素列群10から後端の画素列群10に向かう順序で出力処理期間を割り付けるパターンである。この場合、図1において、R,G,B,R,の順序で出力処理期間が割り付けられる。CaseB:画素部1の進行方向に対して、後端の画素列群10から先端の画素列群10に向かう順序で出力処理期間を割り付けるパターンである。この場合、図1において、B,G,R,B,の順序で出力処理期間が割り付けられる。CaseAを採用した場合、画素列群10の配列間隔Psは式1で表され、CaseBを採用した場合、画素列群10の配列間隔Psは式2で表される。PdCaseA=VHMNα11PdCaseB=VHMNα1-12但し、αは0以上の整数である。また、1組の画素列群10におけるN段の画素列100の配列間隔Psは式3で表される。Ps=VHM-δtδt<13よって、CaseA、CaseBのそれぞれでPd/Psを求めると、VHが相殺され、式4、5が得られる。なお、δtは、水平処理期間Hによって規格化された遅延時間であり、詳しくは後述する。CaseA:Pd/Ps=MNα1/M-δt4CaseB:Pd/Ps=MNα1-1/M-δt5したがって、CaseAの場合、式4の関係を満たすように配列間隔Pd,Psを設定すると、各画素列100の露光開始位置を揃えることができる。図11は、式4において、M=3、N=2、α=0、δt=1/2を代入した場合であり、Pd、Psは、Pd=7/2.5Psの関係を有するように設定されている。また、CaseBの場合、式5の関係を満たすように配列間隔Pd,Psを設定すると、各画素列100の露光開始位置を揃えることができる。図12は、式5において、M=3、N=2、α=0、δt=1/2を代入した場合であり、Pd、Psは、Pd=8/2.5Psの関係を有するように設定されている。また、図8は、式4において、M=3、N=2、α=0、δt=0を代入した場合であり、Pd、Psは、Pd=7Ps/3の関係を有するように設定されている。次に、式1、2について説明する。各画素列群10に同一位置を露光させるための調整距離をLcとおく。CaseAの場合、画素列100_iの出力処理期間に対して、1H後が画素列100_i1の出力処理期間となる。例えば、図1において、R,G,Bの順序で出力処理期間を割り付ける場合、Rの出力処理期間の1H後がGの出力処理期間となる。したがって、CaseAの場合、各画素列群に同一の1フレームを露光させるために、Lc=VHと設定する。また、CaseBの場合、画素列100_iの出力処理期間に対して、M-1H後が画素列100_i1の出力処理期間となる。例えば、図1において、B,G,Rの順序で出力処理期間を割り付ける場合、Rの出力処理期間の2H後がGの出力処理期間となる。したがって、CaseBの場合、各画素列群に同一位置を露光させるために、Lc=VM-1Hと設定する。なお、調整距離Lcは、間隔領域13の垂直方向の長さLdに対して、Ld=NVHδtLcの関係を有している。画素列群10が1フレーム期間Tで相対移動する距離Lfは、Lf=VHMである。そのため、各画素列群10の配列間隔Pdは、下式で表すことができる。Pd=Lf×NLcβ但し、βは異組間付加スペースであり、1フレーム期間Tの画素列群10の移動距離の倍数である必要がある。そのため、β=VHMαである。但し、αは0以上の整数である。Pd=Lf×NLcβの式に、Lf=VHM、Lc=VHCaseA又はVM-1HcaseB、β=VHMαを代入すれば、式1及び式2が得られる。次に、式3について説明する。同一の画素列群10を構成するN段の画素列100で露光開始位置を揃えるためには、画素列100_Nの露光開始位置と画素列100_N-1の露光位置開始位置とを揃える必要がある。画素列100_1~100_Nにおいて、1フレーム期間Tの移動距離と配列間隔Psとが等しい場合、水平処理期間H内において、画素列100_1~100_Nの画素信号の読み出しタイミングを同一にすれば、各画素列100の露光開始位置が揃う。ところが、本実施の形態では、水平処理期間H内において、各画素列100の画素信号の出力タイミングが異なっているため、図7で示したように、各画素列100の露光開始位置が微小にずれることになる。そこで、本実施の形態では、この微小なずれが相殺されるように配列間隔Psを設定している。具体的には、配列間隔Psを下式で設定した。Ps=V画素列100_Nの露光開始時刻-画素列100_N-1の露光開始時刻=VHM-δT例えば、図3に示すように、M=3の場合、時刻t1を基準として、画素列100_Nの露光開始時刻はt4であり、画素列100_N-1の露光開始時刻はδTであり、時刻t1~t4の時間は3Hであるため、Ps=V3H-δTとなる。ここで、δT=δtHとおくと、式3が得られる。なお、δT>1Hとなると、次組の処理に入ってしまうため、δTは1Hを超えることがない。よって、δt<1である。次に、同一位置の読出期間のフレーム数のずれを示す遅延フレーム数Ddについて説明する。遅延フレーム数Ddは、CaseAの場合式6で表され、CaseBの場合式7で表される。DdCaseA=Nα[フレーム]6DdCaseB=Nα1[フレーム]7N=1、かつ、α=0の場合の遅延フレーム数Dd ́について考察する。CaseAでは、出力処理期間の割り付け順序が、進行方向に対して先端の画素列群10から開始されているため、1フレーム期間T後に同一位置の画素信号を取得できる。よって、Dd ́CaseA=1[フレーム]となる。一方、CaseBでは、出力処理期間の割り付け順序が、進行方向に対して後端の画素列群10から開始されているため、2フレーム期間T2後に同一位置の画素信号を取得できる。よって、Dd ́CaseB=2[フレーム]となる。次に、N段、かつ、α≠0の場合について考察する。この場合、画素列100がN段存在し、かつ、αで規定される付加スペースが加わるため、遅延フレーム数Ddは、次式で表される。Dd=Dd ́N-1α[フレーム]そのため、CaseAの場合、Ddは式6で表され、CaseBの場合、Ddは式7で表されるのである。上記撮像装置は、下記の態様を採用してもよい。1図1に示す画像メモリ8は、固体撮像装置内に設けてもよいし、固体撮像装置の外部に設けてもよい。まが、画像メモリ8は、同一位置の画素信号を読み取ることができるように、遅延フレーム数Dd×Mの期間で出力される複数行の画素データを記憶する容量を少なくとも有していることが好ましい。2読出部20は、図1のものに限定されず、例えば、AD変換せずにアナログの画素信号を出力するもので構成してもよい。この場合、読出部20において、AD変換器60が不要となる。また、この場合、ラッチ部70に代えてアナログメモリを採用すればよい。また、読出部20から増幅器30を省いても良い。3加算部50は、画素信号同士を加算したが、これに限定されず、加算平均処理を行ってもよい。また、画素信号毎に重み係数を設定し、重み付け加算を行ってもよい。また、これらの処理はデジタル的に行っても良いし、アナログ的に行っても良い。4第3処理S3は、第2処理S2の前であって、第1処理S1の終了後に実行してもよい。この場合、信号保持部41の個数が増大するため、信号保持部41の個数を削減させるという観点からは、第3処理S3は第2処理S2の終了後に実行することが好ましい。5また、画素部1は、R,G,Bの3組の画素列群10により構成されていたが、これに限定されず、R,G,B,Ir赤外の4組の画素列群10により構成してもよい。また、画素部1は、カラーに限定されず、例えば、異組の画素列群10を感度が異なる例えば2組の画素列群10により構成し、各画素列群10をN段のモノクロの画素列により構成してもよい。6また、図1では、画素列100は、各画素GEが水平方向に直線上に配列されていたが、例えば各画素GEを水平方向に千鳥状に配列してもよい。これにより、疑似ハニカム構造の画素列100を実現することができる。7画素回路GCは、転送トランジスタTQを有する4Tr型の画素回路により構成されていたが、例えば、転送トランジスタTQを備えていない3Tr型の画素回路により構成してもよい。8出力制御部5は、TDIの段数を可変にしてもよい。TDIの段数をkとする場合、出力制御部5は、各組において、画素列100_Nから先端に向けてk段の画素列100を用いればよい。上記の固体撮像装置等の技術的特徴をまとめると下記のようになる。1上記固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたNNは2以上の整数段の画素列からなる画素列群が、前記垂直方向にMMは1以上の整数組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した1フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した1フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備える。また、上記の固体撮像装置の駆動方法は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置の駆動方法であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたNNは2以上の整数段の画素列からなる画素列群が、前記垂直方向にMMは1以上の整数組配列され、前記固体撮像装置は、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列から出力される画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する画素列の画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、各読出部は、信号保持部及び加算部を備え、前記信号保持部が、前記前フレームの画素信号を保持するステップと、前記加算部が、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算するステップとを備える。これらの構成によれば、画素部は、M組の画素列群を備えている。各組の画素列群はN段の画素列から構成されている。このようにして、画素部は、複数の画素がマトリックス状に配列されている。画素部は被写体に対して所定の移動速度で垂直方向に相対的に移動される。読出部は、マトリックス状に配列された画素部の水平方向の各列に対応して設けられている。つまり、画素部が水平方向にL列で配列されているとすると、L個の読出部が設けられている。出力制御部は、各画素列群を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した1フレームの画素信号を現フレームの画素信号として読出部に読み出させる。読み出された現フレームの画素信号は、同一組、かつ、同一位置の前フレームの画素信号と加算される。そのため、画素間での信号電荷の転送を必要としない固体撮像装置において、TDIを実現することができる。ここで、同一組とは、現フレームの画素信号を出力した最終段の画素列と同一の画素列群を意味する。また、同一位置とは、被写体の同一箇所を意味するが、完全に一致している必要はなく、多少ずれていてもよい。また、最終段の画素列とは、N段の画素列のうち、第N段目の画素列を採用してもよいし、第2段目~第N-1段目を採用してもよく、実行するTDIの段数に応じて適宜変更すればよい。2前記N段の画素列は、前記垂直方向に連続して配列されたことが好ましい。この構成によれば、同一組のN段の画素列は垂直方向に纏めて配列される。そのため、TDIを実現するにあたり、画素信号の読み出し処理の簡便化を図ることができる。3各読出部は、M組の画素列群のそれぞれに対応するM組の信号保持群を備え、各信号保持群は、少なくともN-1個の前記信号保持部を備え、前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させることが好ましい。この構成によれば、M組の画素列群のそれぞれに対応するM組の信号保持群を備えているため、加算部は、現フレームの画素信号に対応する前フレームの画素信号を保持する信号保持部を容易に特定することができる。また、各信号保持群は少なくともN-1個の信号保持部を備えているため、N段のTDIを実現することができる。4前記加算部は、加算処理又は加算平均処理を行うことが好ましい。加算部が加算平均処理を行う場合、TDIによるS/N比を更に向上することができる。加算部が加算処理を行う場合、加算部の回路構成を簡便化することができる。5各読出部は、前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させることが好ましい。この構成によれば、増幅器に加算部の機能を持たせることで、増幅器とは別に加算部を設ける必要がなくなり、読出部の回路規模を縮小させることができる。6前記出力制御部は、各組において、選択する画素列の個数を可変にすることが好ましい。この構成によれば、各組において、選択する画素列の個数が可変とされているため、TDIの段数を任意に変更し、感度を可変にすることができる。例えば、明るい環境下で被写体を露光する場合は、TDIの段数を少なくし、暗い環境下で被写体を露光する場合は、TDIの段数を多くするというような、撮像環境に応じて適切な感度を設定することができる。7前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成する画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とすると、Pd/Ps=MNα1/Mの関係を有することが好ましい。この構成によれば、画素列群の選択順序を、進行方向に対して先端の画素列群から後端の画素列群に向かう順序とした場合において、組が異なる画素列群に同一位置を露光させることができる。8前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成する画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とすると、Pd/Ps=MNα1-1/Mの関係を有することが好ましい。この構成によれば、画素列群の選択順序を、進行方向に対して後端の画素列群から先端の画素列群に向かう順序とした場合において、組が異なる画素列群に同一位置を露光させることができる。9前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成するN行の画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とし、前記遅延時間をδtとすると、Pd/Ps=MNα1/M-δtの関係を有することが好ましい。この構成によれば、画素列群の選択順序を、進行方向に対して先端の画素列群から後端の画素列群に向かう順序とした場合において、同じ組の各段の画素列に同一位置を露光させることができる。10前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記M組の画素列群の前記垂直方向の配列間隔をPd、各画素列群を構成するN行の画素列の前記垂直方向の配列間隔をPsとし、αを0以上の整数とし、前記遅延時間をδtとすると、Pd/Ps=MNα1-1/M-δtの関係を有することが好ましい。この構成によれば、画素列群の選択順序を、進行方向に対して後端の画素列群から先端の画素列群に向かう順序とした場合において、同じ組の各段の画素列に同一位置を露光させることができる。11各画素は、光電変換部及び画素回路により構成され、前記画素回路は、前記光電変換部により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換部に蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタとを含み、前記前記画素回路の少なくとも一部の回路素子が、異なる組の画素列群の間に配置されていることが好ましい。この構成によれば、画素列の受光領域内に画素回路の全ての回路素子を配置する場合に比べて、画素列内での光電変換部が占める割合を増大させ、感度を向上させることができる。12異なる組の画素列群の境界を挟んで配置された2段の画素列において、対称に位置する一対の画素の前記画素回路は、少なくとも一部の回路素子が前記境界に対して鏡面配置されていることが好ましい。この構成によれば、例えば、N=2として各画素列群を2段の画素列で構成した場合、各画素において、光電変換部の占める割合を増大させ、感度を向上させることができる。また、一部の回路素子が鏡面配置されているため、微細化に有利である。13前記一対の画素は、前記画素回路の少なくとも一部の回路素子が共有化され、共有化された回路素子が前記境界に配置されていることが好ましい。この構成によれば、共有化された回路素子が境界に配置されているため、画素列内において光電変換部の占める割合を増大させ、感度を向上させることができる。また、微細化にも有利である。14前記出力制御部は、前記画素列が前記垂直方向に所定距離移動する1フレーム期間をM分割することで得られる1水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、ある1組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第1処理と、前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第2処理と、前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第3処理とを実行することが好ましい。この構成によれば、画素列が所定距離移動するのに要する1フレーム期間が、M分割されて得られる1水平処理期間が到来する毎に、各画素列群が選択される。例えば、M=3とすると、1水平処理期間は1フレーム期間の3分の1の期間となる。ある1組の画素列群である注目画素列群は、選択されると最終段の画素列から現フレームの画素信号が読出部に出力され、読出部の加算部に入力される第1処理。加算部に入力された現フレームの画素信号は、注目画素列群が過去に選択されたときに保持部に保持された同一位置の前フレームの画素信号と加算される第2処理。第2処理が終了すると、注目画素列群のうち、最終段の画素列以外の画素列から前フレームの画素信号が順次に出力され、信号保持部に保持される第3処理。ここで、注目画素列群を構成するN段の画素列を、第1段目~第N段目の画素列とし、最終段の画素列を第N段目とする。今回t、最終段の画素列である第N段目の画素列が出力した画素信号Vt_Nは、当該注目画素列群に対して、前回t、前々回t-1、前々回t-2、、選択されたときに、第N-1段目、第N-2段目、第N-3段目、の画素列が出力した画素信号Vt-1_N-1、Vt-2_N-2、Vt-3_N-3、と同一位置の画素信号となる。そのため、第2処理において、加算部は、画素信号Vt-1_N-1、Vt-2_N-2、Vt-3_N-3、を信号保持部から読み出して、入力された画素信号Vt_Nに加算すれば、TDIを実現することができる。また、他の組の画素列群も、注目画素列群となって同様に処理されるため、全組の画素列群においてTDIを実現することができる。したがって、本構成によれば、CMOS固体撮像装置のように、画素間の画素信号の転送ができないために、各列共通の読出部を設けた構成を備える固体撮像装置であっても、各組において、TDIを実現することができる。15本発明の一局面による撮像装置は、上記の固体撮像装置と、前記固体撮像装置を制御する制御部とを備えている。この構成によれば、上記の固体撮像装置を備える撮像装置を実現することができる。16前記水平方向の先端の読出部から後端の読出部に向けて、各読出部から出力された画素信号を順次に出力させる水平走査回路と、前記読出部から順次に出力された画素信号を複数のフレーム分記憶する画像メモリとを更に備え、前記画像メモリは前記固体撮像装置又は前記制御部に含まれることが好ましい。この構成によれば、複数フレーム分の画素信号を記憶可能な画像メモリを備えているため、組が異なるために異なるタイミングで出力された同一位置の全組の画素信号を画像メモリに記憶させておけば、全組の同一位置の画素信号を用いた画像処理を実現することができる。"