"受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを備え、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子。前記能動素子は、前記光電変換部で発生した電荷を増幅して読み出すための増幅トランジスタである請求項1に記載の固体撮像素子。前記能動素子は、前記光電変換部で発生した電荷が前記増幅トランジスタにより増幅された画素信号を出力可能な状態にする選択トランジスタである請求項2に記載の固体撮像素子。前記能動素子は、前記光電変換部で発生した電荷を浮遊拡散領域に転送するための転送トランジスタである請求項1に記載の固体撮像素子。前記能動素子は、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタである請求項4に記載の固体撮像素子。前記ゲート電極の底面、並びに、前記ゲート電極が有する前記凸部の底面および側面に沿ってチャネル領域が形成される請求項1に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に沿って形成される請求項1に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する略中央に形成される請求項7に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する両端近傍に形成される請求項7に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に沿って形成される請求項1に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する略中央に形成される請求項10に記載の固体撮像素子。前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する両端近傍に形成される請求項10に記載の固体撮像素子。受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを有し、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子を備える電子機器。しかしながら、固体撮像素子の多画素化が図られるのに伴い、画素の小型化が進んでおり、トランジスタのサイズを拡大するために、PDなどの他の素子のサイズを縮小することは困難である。このように、トランジスタとして使用することができる領域の面積が制限されており、トランジスタのサイズを拡大する方法以外の方法で、1/fノイズおよびバーストノイズの発生を抑制することが求められている。本開示は、このような状況に鑑みてなされたものであり、ノイズの発生を抑制し、より良好な画質を得ることができるようにするものである。本開示の一側面の固体撮像素子は、受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを備え、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される。本開示の一側面の電子機器は、受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを有し、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子を備える。本開示の一側面においては、能動素子が有するゲート電極の一部が、光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される。本開示の一側面によれば、ノイズの発生を抑制し、より良好な画質を得ることができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図2は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。図2において、固体撮像素子11は、CMOS型固体撮像素子であり、画素アレイ部12、垂直駆動回路13、シャッタ駆動回路14,CDS回路15、水平駆動回路16,AGCAutomaticGainController17,ADAnalogDigital変換部18、およびタイミングジェネレータ19を備えて構成される。画素アレイ部12は、2次元状に配置された複数の画素例えば、図3の画素21を有しており、各画素は、1または複数の光電変換素子を有している。また、画素アレイ部12には、垂直駆動回路13からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路15に出力するための複数の信号配線が列ごとに接続されている。垂直駆動回路13は、画素アレイ部12が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。シャッタ駆動回路14は、シャッタ駆動を行うための駆動信号を、画素アレイ部12が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路14から出力される駆動信号と、垂直駆動回路13から出力される信号との間隔を調整することで、画素の露光時間電荷蓄積時間を調整することができる。CDS回路15は、垂直駆動回路13からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。即ち、CDS回路15は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、CDS回路15は、水平駆動回路16からの駆動信号に従って、取得した画素値を示す信号を順次、AGC17に出力する。水平駆動回路16は、画素アレイ部12が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路15に出力する。AGC17は、CDS回路15から供給される画素値を示す信号を、適切なゲインで増幅して、AD変換部18に出力する。AD変換部18は、AGC17から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子11の外部に出力する。タイミングジェネレータ19は、所定の周波数のクロック信号に基づいて、固体撮像素子11の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。また、図2では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部12から出力された信号は、CDS回路15においてCDS処理が施された後に、AGC17において増幅され、AD変換部18においてAD変換されて外部に出力される。なお、図2は、固体撮像素子11の構成の一例を示すものであり、例えば、AD変換部18を固体撮像素子11の内部に備えない構成や、画素の列ごとにAD変換部を備える構成などを採用することができる。また、固体撮像素子11は、1つ以上のCDS回路15を備えたり、複数のAGC17およびAD変換部18を設けたりすることで、複数の出力系統を有する構成としてもよい。次に、図3を参照して、画素アレイ部12の画素および周辺回路について説明する。上述したように、画素アレイ部12には、2次元状に複数の画素が配置されているが、図3では、それらの中の1つの画素21が図示されており、その他の画素は簡略化のため図示が省略されている。また、図3に示すように、画素アレイ部12の周辺回路は、画素21の行ごとに配置されるアンド素子22乃至24、画素21の列ごとに配置されるトランジスタ25、および定電位源26を有して構成されている。画素21は、PD31、転送トランジスタ32、FD33、増幅トランジスタ34、選択トランジスタ35、リセットトランジスタ36を備えて構成される。また、画素21には、行方向に並ぶ画素21で共通する信号を供給する転送信号配線41、リセット信号配線42、および選択信号配線43が接続されるとともに、CDS回路15に画素信号を出力する画素出力配線44が接続される。また、画素21には、電源電位供給配線45を介して、所定の電源電位が供給される。PD31は、画素21に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。転送トランジスタ32は、転送信号配線41を介して供給される転送信号に従って、PD31に蓄積されている電荷を、FD33に転送する。FD33は、転送トランジスタ32と増幅トランジスタ34のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ32を介してPD31から転送された電荷を一時的に蓄積する。即ち、FD33に蓄積される電荷に応じて、増幅トランジスタ34のゲート電極の電位が増加する。増幅トランジスタ34は、そのドレインが電源電位供給配線45に接続されており、FD33に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。選択トランジスタ35には、画素信号を出力する画素21を選択する選択信号が選択信号配線43を介して供給され、選択トランジスタ35は、その選択信号に従って、増幅トランジスタ34を画素出力配線44に接続する。リセットトランジスタ36は、そのドレインが電源電位供給配線45に接続されており、リセット信号配線42を介して供給されるリセット信号に従って、FD33に蓄積されている電荷をリセットする。トランジスタ25は、画素出力配線44に定電流を供給する。即ち、画素信号の出力が選択された画素21の増幅トランジスタ34にトランジスタ25から定電流が供給されることにより、増幅トランジスタ34がソースフォロアとして動作する。これにより、増幅トランジスタ34のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線44に表れるように構成されている。定電位源26は、トランジスタ25が定電流を供給するために飽和領域動作をするように、定電位供給配線46を介して、トランジスタ25のゲート電極に一定の電位を供給する。アンド素子22は、出力端子が転送信号配線41を介して転送トランジスタ32のゲート電極に接続されている。また、アンド素子22は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線52を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。アンド素子23は、出力端子がリセット信号配線42を介してリセットトランジスタ36のゲート電極に接続されている。また、アンド素子23は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線53を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。アンド素子24は、出力端子が選択信号配線43を介して選択トランジスタ35のゲート電極に接続されている。また、アンド素子24は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線54を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。このような構成により、固体撮像素子11では、垂直駆動回路13によって選択された行に配置されている画素21に、転送信号配線41、リセット信号配線42、および選択信号配線43を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。次に、図4を参照して、画素21に供給される駆動信号について説明する。図4に示されている選択信号は、選択信号配線43を介して選択トランジスタ35に供給され、リセット信号は、リセット信号配線42を介してリセットトランジスタ36に供給され、転送信号は、転送信号配線41を介して転送トランジスタ32に供給される。画素21から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がhighレベルとなり、選択トランジスタ35が導通状態となることで、画素21の信号が画素出力配線44を介してCDS回路15に出力することができる状態になる。その後、リセット信号がhighレベルとなり、リセットトランジスタ36が導通状態となることで、FD33に蓄積されていた電荷がリセットされる。そして、リセット信号がLowレベルになることによりリセットトランジスタ36が非導通状態となってリセットが完了した後、リセットレベルの画素信号がCDS回路15に読み出される。次に、転送信号がhighレベルになることにより、転送トランジスタ32が導通状態となり、PD31に蓄積されていた電荷がFD33に転送される。そして、転送信号がLowレベルになることによって転送トランジスタ32が非導通状態となり電荷の転送が完了した後、FD33に蓄積されている電荷のレベルに応じた画素信号がCDS回路15に読み出される。このようにして、固体撮像素子11では、リセットレベルの画素信号と、FD33に蓄積されている電荷のレベルに応じた画素信号とがCDS回路15に読み出される。そして、CDS回路15が、CDS処理を行うことにより、画素21ごとの増幅トランジスタ34の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。また、CDS回路15は、水平駆動回路16によって選択された列の画素21の画素値を示す信号を、水平信号配線47を通して、図2のAGC17に出力する。次に、図5は、画素21が有する増幅トランジスタ34の第1の構成例を示す図である。図5Aには、増幅トランジスタ34の平面的な構成例が示されており、図5Bには、増幅トランジスタ34の幅方向の断面図5AのA-A断面における構成例が示されている。図5に示すように、増幅トランジスタ34は、シリコン基板61に対して、ゲート電極62、ソース領域63、ドレイン領域64、およびチャネル領域66が形成されて構成される。また、増幅トランジスタ34の幅方向図5AのA-A方向におけるゲート電極62の両端には、増幅トランジスタ34を挟み込むように、PD31などの他の素子と分離するための素子分離領域65が形成されている。ゲート電極62は、シリコン基板61の上面側に形成される本体部62-1と、本体部62-1の幅方向の両端近傍においてシリコン基板61の内部に突出するように形成される凸部62-2および62-3とを有して構成される。つまり、ゲート電極62の底面は、図5Bに示すように、増幅トランジスタ34の幅方向の断面に沿った形状が、シリコン基板61に向かって両端の2箇所が突出するようなコ字状となるように形成される。ソース領域63およびドレイン領域64は、高濃度の不純物がシリコン基板61にイオン注入されることにより形成される不純物領域であり、増幅トランジスタ34の長さ方向の一方にソース領域63が形成され、他方にドレイン領域64が形成される。チャネル領域66は、ソース領域63およびドレイン領域64の間で電流が流れる経路となる領域であり、ゲート電極62の底面の形状に沿って形成される。即ち、チャネル領域66は、ゲート電極62の本体部62-1の底面と、凸部62-2および62-3の側面とに形成され、その断面形状がコ字状に形成される。また、増幅トランジスタ34を製造するには、まず、増幅トランジスタ34の幅方向の両側において素子分離領域65が形成される際に溝が掘り込まれ、それらの両端の溝が開口している状態で、斜め方向からチャネル領域66を形成するためのイオン注入が行われる。これにより、チャネル領域66が、ゲート電極62の本体部62-1の底面に沿った部分と、ゲート電極62の凸部62-2および62-3の側面に沿った部分とで形成される。そして、図示しないゲート酸化膜を形成した後、増幅トランジスタ34の両端の溝にポリシリコンが埋め込まれて凸部62-2および62-3が形成され、さらにポリシリコンが積層されて本体部62-1が形成される。これにより、チャネル領域66が、ゲート電極62の本体部62-1の底面に沿った部分に形成されるとともに、凸部62-2および62-3の側面に沿った部分にも形成される。このように、増幅トランジスタ34では、凸部62-2および62-3の側面に沿った部分にチャネル領域66が形成される分だけ、増幅トランジスタ34が形成される領域の面積を増加させることなく、増幅トランジスタ34の実効のチャネル幅W長を広くすることができる。従って、増幅トランジスタ34は、相互コンダクタンスを増加させることができ、例えば、固体撮像素子11において画素信号の読み出し速度を向上させることができる。また、増幅トランジスタ34では、ゲート電極62の凸部62-2および62-3により、チャネル領域66と素子分離領域65とが非接触となるように構成されるので、ノイズの発生を抑制することができる。つまり、素子分離領域65の端をチャネル領域として使用した場合には、その接触する部分がノイズの発生源となるのに対し、増幅トランジスタ34では、ノイズの発生源が形成されない構造とすることができる。次に、図6を参照して、第2の構成例である増幅トランジスタ34Aについて説明する。図6Aには、増幅トランジスタ34Aの平面的な構成例が示されており、図6Bには、増幅トランジスタ34Aの幅方向の断面図6AのA-A断面における構成例が示されている。なお、図6では、図5の増幅トランジスタ34と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ34Aは、ソース領域63およびドレイン領域64が形成され、素子分離領域65により分離されている点で図5の増幅トランジスタ34と共通する。一方、増幅トランジスタ34Aでは、ゲート電極62Aおよびチャネル領域66Aの形状が、増幅トランジスタ34のゲート電極62およびチャネル領域66と異なって形成されている。ゲート電極62Aは、シリコン基板61の上面側に形成される本体部62A-1と、本体部62A-1の略中央においてシリコン基板61の内部に突出するように形成される凸部62A-2とを有して構成される。凸部62A-2は、ゲート電極62Cの長さ方向に沿った1本の溝をシリコン基板61に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極62Aの長さ方向に沿って延在するように形成される。これにより、ゲート電極62Aの底面は、図6Bに示すように、増幅トランジスタ34の幅方向の断面に沿った形状が、シリコン基板61に向かって中央が突出するようなT字形状となるように形成される。従って、ゲート電極62Aの底面の形状に沿って形成されるチャネル領域66Aは、ゲート電極62Aの本体部62A-1の底面と、凸部62A-2の底面および側面とに形成される。このように、増幅トランジスタ34Aでは、ゲート電極62Aの凸部62A-2の側面に沿った部分にチャネル領域66Aが形成される分だけ、増幅トランジスタ34Aの実効のチャネル幅W長を広くすることができる。これにより、増幅トランジスタ34Aは、相互コンダクタンスを増加させることができる。なお、チャネル領域66Aでは、チャネル領域66Aの両端が素子分離領域65に接触するように構成されているが、ゲート電極62Aの凸部62A-2が、素子分離領域65から離間した位置に形成される。このため、凸部62A-2を形成することにより発生することが懸念される隣接する他の素子への影響を抑制することができる。次に、図7を参照して、第3の構成例である増幅トランジスタ34Bについて説明する。図7Aには、増幅トランジスタ34Bの平面的な構成例が示されており、図7Bには、増幅トランジスタ34Bの幅方向の断面図7AのA-A断面における構成例が示されている。なお、図7では、図5の増幅トランジスタ34と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ34Bは、ソース領域63およびドレイン領域64が形成され、素子分離領域65により分離されている点で図5の増幅トランジスタ34と共通する。一方、増幅トランジスタ34Bでは、ゲート電極62Bおよびチャネル領域66Bの形状が、増幅トランジスタ34のゲート電極62およびチャネル領域66と異なって形成されている。ゲート電極62Bは、シリコン基板61の上面側に形成される本体部62B-1、本体部62B-1の幅方向の両端近傍においてシリコン基板61の内部に突出するように形成される凸部62B-2および62B-3、並びに、本体部62B-1の略中央においてシリコン基板61の内部に突出するように形成される凸部62B-4を有して構成される。凸部62B-2乃至62B-4は、ゲート電極62Bの長さ方向に沿った3本の溝をシリコン基板61に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極62Cの長さ方向に沿って延在するように形成される。つまり、ゲート電極62Bの底面は、図7Bに示すように、増幅トランジスタ34の幅方向の断面に沿った形状が、シリコン基板61に向かって両端および中央の3箇所が突出するようなE字形状となるように形成される。従って、ゲート電極62Aの底面の形状に沿って形成されるチャネル領域66Aは、ゲート電極62Aの本体部62A-1の底面と、凸部62A-2の底面および側面とに形成される。このように、増幅トランジスタ34Bでは、ゲート電極62Bの凸部62B-2乃至62B-4の側面に沿った部分にチャネル領域66Aが形成される分だけ、増幅トランジスタ34Aの実効のチャネル幅W長を広くすることができる。これにより、増幅トランジスタ34Aは、相互コンダクタンスを増加させることができる。次に、図8を参照して、第4の構成例である増幅トランジスタ34Cについて説明する。図8Aには、増幅トランジスタ34Cの平面的な構成例が示されており、図8Bには、増幅トランジスタ34Cの長さ方向の断面図8AのB-B断面における構成例が示されている。なお、図8では、図5の増幅トランジスタ34と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ34Cは、ソース領域63およびドレイン領域64が形成され、素子分離領域65により分離されている点で図5の増幅トランジスタ34と共通する。一方、増幅トランジスタ34Cでは、ゲート電極62Cおよびチャネル領域66Cの形状が、増幅トランジスタ34のゲート電極62およびチャネル領域66と異なって形成されている。ゲート電極62Cは、シリコン基板61の上面側に形成される本体部62C-1と、本体部62C-1の略中央においてシリコン基板61の内部に突出するように形成される凸部62C-2を有して構成される。凸部62C-2は、ゲート電極62Cの幅方向に沿った1本の溝をシリコン基板61に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極62Cの幅方向に沿って延在するように形成される。つまり、ゲート電極62Cの底面は、図8Bに示すように、増幅トランジスタ34Cの長さ方向の断面に沿った形状が、シリコン基板61に向かって中央が突出するようなT字形状となるように形成される。従って、ゲート電極62Cの底面の形状に沿って形成されるチャネル領域66Cは、ゲート電極62Cの本体部62C-1の底面と、凸部62C-2の底面および側面とに形成される。このように、増幅トランジスタ34Cでは、ゲート電極62Cの凸部62C-2の側面に沿った部分にチャネル領域66Cが形成される分だけ、増幅トランジスタ34Cの実効のチャネル長L長を広くすることができる。これにより、増幅トランジスタ34Cは、ノイズの発生を抑制することができる。次に、図9を参照して、第5の構成例である増幅トランジスタ34Dについて説明する。図9Aには、増幅トランジスタ34Dの平面的な構成例が示されており、図9Bには、増幅トランジスタ34Dの長さ方向の断面図9AのB-B断面における構成例が示されている。なお、図9では、図5の増幅トランジスタ34と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ34Dは、ソース領域63およびドレイン領域64が形成され、素子分離領域65により分離されている点で図5の増幅トランジスタ34と共通する。一方、増幅トランジスタ34Dでは、ゲート電極62Dおよびチャネル領域66Dの形状が、増幅トランジスタ34のゲート電極62およびチャネル領域66と異なって形成されている。ゲート電極62Dは、シリコン基板61の上面側に形成される本体部62D-1と、本体部62D-1の長さ方向のシリコン基板61の内部に突出するように形成される凸部62D-2および62D-3を有して構成される。凸部62D-2および62D-3は、ゲート電極62Dの幅方向に沿った2本の溝をシリコン基板61に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極62Dの幅方向に沿って延在するように形成される。つまり、ゲート電極62Dの底面は、図9Bに示すように、増幅トランジスタ34Dの長さ方向の断面に沿った形状が、シリコン基板61に向かって両端が突出するようなコ字形状となるように形成される。従って、ゲート電極62Dの底面の形状に沿って形成されるチャネル領域66Dは、ゲート電極62Dの本体部62D-1の底面と、凸部62D-2および62D-3の底面および側面とに形成される。このように、増幅トランジスタ34Dでは、ゲート電極62Dの凸部62D-2および62D-3の側面に沿った部分にチャネル領域66Dが形成される分だけ、増幅トランジスタ34Dの実効のチャネル長L長を広くすることができる。これにより、増幅トランジスタ34Dは、ノイズの発生を抑制することができる。また、増幅トランジスタのソース領域およびドレイン領域の近傍は、ゲート電極の側面に沿って形成されるサイドウォールによる応力の影響などを受けやすいことからノイズの発生源となりやすいと想定される。これに対し、増幅トランジスタ34Dでは、凸部62D-2および62D-3を形成することにより、ソース領域63およびドレイン領域64の端部でのノイズ発生による影響を抑制することができる。次に、図10を参照して、画素21の構成例について説明する。図10Aには、画素21の平面的な構成例が示されている。また、図10Bには、増幅トランジスタ34の幅方向の断面図10AのA-A断面における構成例が示されており、図10Cには、転送トランジスタ32の長さ方向の断面図10AのC-C断面における構成例が示されている。図10に示すように、画素21では、PD31およびFD33の間に転送トランジスタ32が形成され、転送トランジスタ32は、ゲート電極71を有して構成される。ゲート電極71は、図10Cに示すように、その一部がシリコン基板61に埋め込まれるように形成される。なお、転送トランジスタ32のように構成される埋め込みゲートについては、例えば、本願出願人が出願済みの特開2010-114274号公報に詳細に説明されている。つまり、画素21では、シリコン基板61に一部が埋め込まれたゲート電極71を有する転送トランジスタ32と、凸部62-2および62-3がシリコン基板61に埋め込まれたゲート電極62を有する増幅トランジスタ34とが組み合わされて使用される。従って、画素21の製造工程において、転送トランジスタ32に対する掘り込みを行うのと並行して、増幅トランジスタ34に対しても掘り込みを行うことができる。また、その掘り込みを行った後に、増幅トランジスタ34においてチャネル領域66を形成するためのイオン注入は、転送トランジスタ32において掘り込んだ箇所を覆って行われ、転送トランジスタ32に対してイオン注入が行われないようにされる。そして、転送トランジスタ32のゲート電極71と、増幅トランジスタ34のゲート電極62とは、並行して形成される。これにより、掘り込み構造を採用した転送トランジスタ32を製造する工程に対して、最小限の工程の増加で、増幅トランジスタ34に対して掘り込み構造を採用することができる。なお、図10の画素21では、図5の増幅トランジスタ34の構成が用いられているが、例えば、図6乃至図9を参照して説明した増幅トランジスタ34A乃至34Dの構成を用いてもよい。また、増幅トランジスタ34の構成に関して、ゲート電極62が有する凸部62-2の本数や、凸部62-2が形成される方向例えば、幅方向や長さ方向などなどは、上述した実施の形態に限られるものではない。即ち、1本、2本、または3本以上の凸部62-2を有するゲート電極62を形成したり、増幅トランジスタ34の幅方向および長さ方向に沿って延在する複数本の凸部62-2を組み合わせて使用したりしてもよい。また、凸部62-2を形成する深さについても、素子分離領域65よりも浅くても深くても実施可能である。さらに、増幅トランジスタ34の掘り込み構造について、選択トランジスタ35やリセットトランジスタ36など、画素21を構成する他のトランジスタに適用することができる。また、それらのトランジスタのサイズに関し、あるトランジスタのサイズを縮小した分だけ、他のトランジスタのサイズを拡大するようにしてもよい。図11は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図11に示すように、撮像装置101は、光学系102、撮像素子103、信号処理回路104、モニタ105、およびメモリ106を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子103に導き、撮像素子103の受光面センサ部に結像させる。撮像素子103としては、上述した各構成例の増幅トランジスタ34を有する固体撮像素子11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電荷が蓄積される。そして、撮像素子103に蓄積された電荷に応じた信号が信号処理回路104に供給される。信号処理回路104は、撮像素子103から出力された信号電荷に対して各種の信号処理を施す。信号処理回路104が信号処理を施すことにより得られた画像画像データは、モニタ105に供給されて表示されたり、メモリ106に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子103として、上述した各構成例の増幅トランジスタ34を有する固体撮像素子11を適用することにより、ノイズの発生を抑制し、より良好な画質を得ることができる。なお、本技術は以下のような構成も取ることができる。1受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを備え、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子。2前記能動素子は、前記光電変換部で発生した電荷を増幅して読み出すための増幅トランジスタである上記1に記載の固体撮像素子。3前記能動素子は、前記光電変換部で発生した電荷が前記増幅トランジスタにより増幅された画素信号を出力可能な状態にする選択トランジスタである上記1または2に記載の固体撮像素子。4前記能動素子は、前記光電変換部で発生した電荷を浮遊拡散領域に転送するための転送トランジスタである上記1に記載の固体撮像素子。5前記能動素子は、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタである上記1から3までのいずれかに記載の固体撮像素子。6前記ゲート電極の底面、並びに、前記ゲート電極が有する前記凸部の底面および側面に沿ってチャネル領域が形成される上記1から5までのいずれかに記載の固体撮像素子。7前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に沿って形成される上記1から6までのいずれかに記載の固体撮像素子。8前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する略中央に形成される上記1から7までのいずれかに記載の固体撮像素子。9前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する両端近傍に形成される上記1から8までのいずれかに記載の固体撮像素子。10前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に沿って形成される上記1から9までのいずれかに記載の固体撮像素子。11前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する略中央に形成される上記1から10までのいずれかに記載の固体撮像素子。12前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する両端近傍に形成される上記1から11までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。"