"入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗算器と、入力側が前記第1の実数乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数滅算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗要器と、入力側が前記実数加算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記第1の実数乗算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数減算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素に接続される実数加算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実数加算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。請求項5に記載の第1乃至第6のステップ、請求項6に記載の第1乃至第6のステップ、請求項7に記載の第1乃至第6のステップ、又は請求項8に記載の第1乃至第6のステップをコンピュータで実行させるためのプログラム。しかしながら、上記のような構成では、フィルタの次数を大きくした場合に乗算器の数が多くなる。半導体上で面積を要する乗算器の増加は製造コストを増加させる。本発明は上記問題点を解消し、次数を大きくした場合であっても乗算器の個数の増加を防止しコストの増加を防ぐことを目的とする。上記目的を達成するために、請求項1にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗算器と、入力側が前記第1の実数乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。請求項2にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数滅算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗要器と、入力側が前記実数加算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。請求項3にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記第1の実数乗算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。請求項4にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数減算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素に接続される実数加算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実数加算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。請求項5にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。請求項6にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。請求項7にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。請求項8にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。請求項9にかかる発明のプログラムは、請求項5に記載の第1乃至第6のステップ、請求項6に記載の第1乃至第6のステップ、請求項7に記載の第1乃至第6のステップ、又は請求項8に記載の第1乃至第6のステップをコンピュータで実行させることを特徴とする。本発明によれば、一般化ハミング窓の形状を持つデジタルフィルタを少ない数の乗算器で低コストに実現できる。特に次数が大きい場合に有利となる。<第1の実施例>図1に本発明の第1の実施例のデジタルフィルタを示す。100は信号入力端子、101は信号出力端子、102はNクロック分N段分遅延の実数遅延要素、103は1クロック分遅延の実数遅延要素、104は1クロック分遅延の複素遅延要素、105,112は実数減算器、106は実数加算器、107,111は実数乗算翠、108は複素乗算器、109は複素加算器、110は複素数から実部を抽出する実部抽出器である。Nクロック分遅延の実数遅延要素102の入力側は信号入力端子100に接続される。実数減算器105の入力側は信号入力端子100と実数遅延要素102の出力側に接続される。実数加算器106の入力側は実数遅延要素103の出力側と実数減算器105の出力側に接続される。実数遅延要素103の入力側は実数加算器106の出力側に接続される。実数乗算器107の入力側は実数加算器106の出力側に接続される。複素乗算器108の入力側は複素遅延要素104の出力側に接続される。複素加算器109の入力側は複素乗算器108の出力側と実数減算器105の出力側に疲続される。複素数から実部を抽出する実部抽出器110の入力側は複素加算器109の出力側に接続される。複素遅延要素104の入力側は複素加算器109の出力側に接続される。実数乗算器111の入力側は実部抽出器110の出力側に接続される。実数減算器112の入力側は実数乗算器107の出力側と実数乗算器111の出力側に接続される。信号出力端子101は実数減算器112の出力側に接続される。複素加算器109は、図2に示すように構成される。IN1r,IN2rは実数値入力端子、IN1j、IN2jは虚数値入力端子、OUTrは実数値出力端子、OUTjは虚数値出力端子、1091,1092は実数加算器である。入力端子IN1r,IN1jは実数減算器105の出力側に、入力端子IN2r,IN2jは複素乗算器108の出力側に、出力端子OUTr、OUTjは複素遅延要素104の入力側に、それぞれ接続される。この複素加算器109は、実数をa1,a2、虚数をjb1,jb2とすると、a1jb1a2jb2=a1a2jb1b2の処理を実現するものである。複素乗算器108は、図3に示すように構成される。1081~1084は実数乗算器、1085は実数減算器、1086は実数加算器である。入力端子IN1r,IN1jは複素遅延要素104の出力側に、入力端子IN2r,IN2jは固定の複素係数cosω、sinωの発生器図示せずの出力側に、出力端子OUTr、OUTjは複素加算器109の入力端子IN2r,IN2jに、それぞれ接続される。この複素加算器109は、a1jb1×a2jb2=a1×a2-b1×b2ja1×b2a2×b1の処理を実現するものである。複素遅延要素104は、図4に示すように構成される。1041,1042は実数遅延要素である。また、実部抽出器110は、図5に示すように、実数値入力端子INrの信号のみを実数値出力端子OUTrに出力し、虚数値入力端子INjは内部でオープンとする。本実施例では、Nを任意の正の整数、虚数単位をjとする。ω=2π/Nとする。実数乗算器107の実係数をc、実数乗算器111の実係数を1-c、複素乗算器109の複素係数をejωとする。信号入力端子100から実数加算器105の出力側までの伝達関数A1zは、となる。また、実数加算器105の出力側から実数加算器106の出力側までの伝達関数A2zは、となる。よって、信号入力端子100から実数乗算器107の出力側までの伝達関数A3zは、となる。一方、実数加算器105の出力側から複素加算器109の出力側までの伝達関数A4zは、となるので、実数加算器105の出力側から実部抽出部110の出力側までの伝達関数A5zは、となる。よって、信号入力端子100から実数乗算器111の出力側までの伝達関数A6zは、となる。したがって、信号入力端子100から信号出力端子101までの伝導関数Azは、式8となる。ω=2πNであるので、式8は式1と等しい。すなわち、図1の回路構成は、一般化ハミング窓の形状のインパルス応答特性をもつデジタルフィルタとなる。従来の図11の回路構成はNを大きくすると乗算器の個数が比例して多くなる問題があったが、本実施例によれば、実数遅延要素102の遅延段数はNの値に応じて増えるものの、実数乗算器107,111、複素乗算器108の個数は、Nの値によらず一定である。このためNを大きくしても、図11の構成と比較して面積の増加が少ない利点がある。<第2の実施例>図6に本発明の第2の実施例のデジタルフィルタを示す。この図6のデジタルフィルタは、図1に示したデジタルフィルタの実数加算器106と遅延要素103の組を、乗算器107と入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。<第3の実施例>図7に本発明の第3の実施例のデジタルフィルタを示す。この図7のデジタルフィルタは、図1に示したデジタルフィルタの複素遅延要素104と複素乗算器108と複素加算器109と実部抽出器110の組を、乗算器111とを入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。<第4の実施例>図8に本発明の第4の実施例のデジタルフィルタを示す。この図8のデジタルフィルタは、図1に示したデジタルフィルタの実数加算器106と遅延要素103の組を、乗算器107と入れ替えるとともに、図1に示したデジタルフィルタの複素遅延要素104と複素乗算器108と複素加算器109と実部抽出器110の組を、乗算器111と入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。<第5の実施例>以上ではデジタルフィルタをハードウエアで構成する場合について説明したが、プログラムを作成して、DSP等のコンピュータを制御することでも、同様のデジタルフィルタ機能を実現できる。図9、図10は図1の構成に対応する第5の実施例のプログラムリストの一部である。図9は初期化のプログラムリストである。行001~004では、実数遅延要素102に相当するN段の各遅延要素に相当する内容、実数遅延要素103に相当する内容、複素遅延要素104の実数値に相当する内容、複素遅延要素104の虚数値に相当する内容を、それぞれ0リセットする。行005では複素乗算器108に相当する処理の実数値係数としてcosωをセットする。行006では複素乗算器108に相当する処理の虚数値係数としてsinωをセットする。図10は演算器の処理と遅延要素の処理に相当する処理の1クロック当たりのリストである。行011では入力実数値からNクロック前の入力実数値を減算することで、実数減算器105で得られる値に相当する実数値diffを得る。行012では実数値diffと1クロック前の実数値diffを加算することで、実数加算器106で得られる値に相当する実数値add1を得る。行013,014では複素加算器109で得られる複素数値に相当する実数値add2_r、虚数値add2_jを得る。行015では実数減算器112で得られる実数値に相当する実数値yを得る。行021では実数値をシフトすることで実数遅延要素102の各段の遅延と同様なことを実現する。行022では実数遅延要素103と同様に実数値add1を1クロック遅らせる。行023,024で複素遅延要素104と同様に実数値add2_r、虚数値add2_jを1クロック遅らせる。図1のデジタルフィルタの機能は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffと1クロック前の第2の実数値add1を加算して第2の実数値add1を得る第2のステップと、該第2のステップで得られた第2の実数値add1に第1の実係数cを乗算して第3の実数値cadd1を得る第3のステップと、前記第1のステップで得られた前記第1の実数値diffと1クロック前の第1の複素数値add2に複素係数を乗算した値を複素加算して第1の複素数値add2を得るとともに該第1の複素数値add2から第4の実数値add2_rを抽出する第4のステップと、前記第4のステップで得られた第4の実数値add2_rに第2の実係数1-cを乗算して第5の実数値1-cadd2_rを得る第5のステップと、前記第3のステップで得られた第3の実数値cadd1から前記第5のステップで得られた第5の実数値1-cadd2_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図1に、対応するノードに得られる信号を示した。<第6の実施例>また、図6のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffに第1の実係数cを乗算して第2の実数値cdiffを得る第2のステップと、前記第2のステップで得られた第2の実数値cdiffと1クロック前の第3の実数値add3を加算して第3の実数値add3を得る第3のステップと、前記第1のステップで得られた前記第1の実数値diffと1クロック前の第1の複素数値add2に複素係数を乗算した値を複素加算して第1の複素数値add2を得るとともに該第1の複素数値add2から第4の実数値add2_rを抽出する第4のステップと、前記第4のステップで得られた第4の実数値add2_rに第2の実係数1-cを乗算して第5の実数値1-cadd2_rを得る第5のステップと、前記第3のステップで得られた第3の実数値add3から前記第5のステップで得られた第5の実数値1-cadd2_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図6に、対応するノードに得られる信号を示した。<第7の実施例>また、図7のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffと1クロック前の第2の実数値add1を加算して第2の実数値add1を得る第2のステップと、該第2のステップで得られた第2の実数値add1に第1の実係数cを乗算して第3の実数値cadd1を得る第3のステップと、前記第1のステップで得られた第1の実数値diffに第2の実係数1-cを乗算して第4の実数値1-cdiffを得る第4のステップと、該第4のステップで得られた第4の実数値1-cdifと1クロック前の第1の複素数値add4に複素係数を乗算した値を複素加算して第1の複素数値add4を得るとともに該第1の複素数値add4から第5の実数値add4_rを抽出する第5のステップと、前記第3のステップで得られた第3の実数値cadd1から前記第5のステップで得られた第6の実数値add4_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図7に、対応するノードに得られる信号を示した。<第8の実施例>また、図8のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffに第1の実係数cを乗算して第2の実数値cdiffを得る第2のステップと、前記第2のステップで得られた第2の実数値cdiffと1クロック前の第3の実数値add3を加算して第3の実数値add3を得る第3のステップと、前記第1のステップで得られた第1の実数値diffに第2の実係数1-cを乗算して第4の実数値1-cdiffを得る第4のステップと、該第4のステップで得られた第4の実数値1-cdifと1クロック前の第1の複素数値add4に複素係数を乗算した値を複素加算して第1の複素数値add4を得るとともに該第1の複素数値add4から第5の実数値add4_rを抽出する第5のステップと、前記第3のステップで得られた第3の実数値add3から前記第5のステップで得られた第6の実数値add4_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図8に、対応するノードに得られる信号を示した。"