"上部拡散層及び前記上部拡散層より下方に位置する第1下部拡散層を有する縦型MOSトランジスタと、前記第1下部拡散層と分離された第1ウェル、及び前記上部拡散層より下方に位置すると共に前記第1ウェルに形成された第2下部拡散層を有する第1ダイオードと、を備え、サージ電圧が印加された際に、前記第2下部拡散層と前記第1ウェルとの間において放電することを特徴とする半導体装置。前記第1下部拡散層の上面と前記第2下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項1に記載の半導体装置。前記第1ダイオードは、前記上部拡散層より下方に位置すると共に前記第1ウェルに形成された第3下部拡散層をさらに有し、前記第1ウェル及び前記第3下部拡散層は第1導電型を有し、前記第2下部拡散層は第2導電型を有し、前記第1ダイオードは、前記第1ウェルと前記第2下部拡散層とで形成されることを特徴とする請求項1又は2に記載の半導体装置。前記第3下部拡散層の上面は、前記上部拡散層に対して前記第2下部拡散層の上面と略同じ深さにあることを特徴とする請求項3に記載の半導体装置。前記第2下部拡散層は外部端子に電気的に接続され、前記第3下部拡散層は接地電位配線に電気的に接続され、サージ電圧は、前記第1ダイオード及び前記第3下部拡散層を経由して接地電位配線に放電されることを特徴とする請求項3又は4に記載の半導体装置。前記第1下部拡散層及び前記第1ウェルと分離された第2ウェル、及び前記上部拡散層より下方に位置すると共に前記第2ウェルに形成された第4下部拡散層を有する第2ダイオードをさらに備え、サージ電圧が印加された際に、前記第4下部拡散層と前記第2ウェルとの間において放電することを特徴とする請求項1~5のいずれか一項に記載の半導体装置。前記第1下部拡散層の上面と前記第4下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項6に記載の半導体装置。前記第2ダイオードは、前記上部拡散層より下方に位置すると共に前記第2ウェルに形成された第5下部拡散層をさらに有し、前記第4下部拡散層は第1導電型を有し、前記第2ウェル及び前記第5下部拡散層は第2導電型を有し、前記第2ダイオードは、前記第2ウェルと前記第4下部拡散層とで形成されることを特徴とする請求項6又は7に記載の半導体装置。前記第5下部拡散層の上面は、前記上部拡散層に対して前記第4下部拡散層の上面と略同じ深さにあることを特徴とする請求項8に記載の半導体装置。前記第4下部拡散層は外部端子に電気的に接続され、前記第5下部拡散層は電源電位配線に電気的に接続され、サージ電圧は、前記第2ダイオード及び前記第5下部拡散層を経由して電源電位配線に放電されることを特徴とする請求項8又は9に記載の半導体装置。前記第1ウェルと、前記第2下部拡散層と、前記第1ウェルに電気的に接続された第3ウェルと、前記上部拡散層より下方に位置すると共に前記第3ウェルに形成された第6下部拡散層と、を有するサイリスタをさらに備えることを特徴とする請求項1に記載の半導体装置。前記第2下部拡散層の上面と前記第6下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項11に記載の半導体装置。前記第2下部拡散層及び前記第3ウェルは第1導電型を有し、前記第6下部拡散層及び前記第1ウェルは第2導電型を有し、前記第2下部拡散層は外部端子に電気的に接続され、前記第6下部拡散層は接地電位配線に電気的に接続され、サージ電圧は前記サイリスタを経由して接地電位配線に放電されることを特徴とする請求項11又は12に記載の半導体装置。前記第3ウェルに電気的に接続された第2導電型の第4ウェルと、前記上部拡散層より下方に位置すると共に前記第4ウェルに形成された第1導電型の第7下部拡散層と、をさらに備え、前記第7下部拡散層は前記外部端子に電気的に接続されていることを特徴とする請求項13に記載の半導体装置。前記第2下部拡散層の上面と前記第7下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項14に記載の半導体装置。前記縦型MOSトランジスタと外部端子との間に介在され、前記縦型MOSトランジスタへのサージ電圧を低減する保護抵抗をさらに備え、前記縦型MOSトランジスタは前記第1ダイオード及び前記保護抵抗によって保護される被保護素子であることを特徴とする請求項1~15のいずれか一項に記載の半導体装置。前記縦型MOSトランジスタと外部端子との間に介在され、前記縦型MOSトランジスタへのサージ電圧を低減する保護抵抗をさらに備え、前記第1ダイオード及び前記第2ダイオードのうち、少なくともいずれかのダイオードを複数有し、当該複数のダイオードのうち、一方のダイオードは外部端子と前記保護抵抗との間において接地電位配線又は電源電位配線と接続され、他方のダイオードは前記保護抵抗と前記縦型MOSトランジスタとの間において接地電位配線又は電源電位配線と接続され、前記縦型MOSトランジスタは、前記複数のダイオード及び前記保護抵抗によって保護される被保護素子であることを特徴とする請求項1~16のいずれか一項に記載の半導体装置。半導体基板に、素子分離領域によって区画された第1ウェル及び第2ウェルを形成する工程と、前記第1ウェルにシリコン柱が残存するように、前記第1ウェル及び前記第2ウェルをエッチングして、前記第1ウェル及び前記第2ウェルを前記素子分離領域の上面よりも掘り下げる工程と、前記第1ウェルの底部及び前記シリコン柱の上部、並びに前記第2ウェルに不純物を注入して、不純物拡散層を形成する工程と、前記第1ウェルの底部及び前記前記シリコン柱の上部の不純物拡散層をソース電極及びドレイン電極とする縦型MOSトランジスタを形成する工程と、前記第2ウェルの不純物拡散層と前記第2ウェルとで第1ダイオードを形成し、前記縦型MOSトランジスタの静電気保護素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記第1ウェル及び前記第2ウェルを形成する工程において、半導体基板に、素子分離領域によって区画され、前記第2ウェルとは異なる導電型の第3ウェルをさらに形成し、前記第1ウェル及び前記第2ウェルをエッチングする工程において、前記第3ウェルも前記素子分離領域の上面よりも掘り下げ、不純物拡散層を形成する工程において、前記第2ウェルの不純物拡散層とは異なる導電型の不純物拡散層を前記第3ウェルに形成し、前記縦型MOSトランジスタの静電気保護素子を形成する工程において、前記第3ウェルの不純物拡散層と前記第3ウェルとで第2ダイオードを形成することを特徴とする請求項18に記載の半導体装置の製造方法。前記縦型MOSトランジスタを形成する工程において、前記第1ウェル上に導電材料を堆積し、前記導電材料をエッチバックすることにより、前記シリコン柱の側壁に沿って前記縦型MOSトランジスタのゲート電極を形成することを特徴とする請求項18又は19に記載の半導体装置の製造方法。以下の分析は、本発明の観点から与えられる。ESD保護素子は、特許文献3に記載のESD保護素子のように、MOSトランジスタを使用して構成することができる。この場合、半導体装置に形成するMOSトランジスタを縦型とする場合には、ESD保護素子に使用するMOSトランジスタも縦型とする必要がある。しかしながら、縦型MOSトランジスタは新規な構造のトランジスタであるため、半導体装置としての最適化が不十分な面があり、縦型MOSトランジスタでESD保護素子を構成した場合に、被保護素子を保護できなかったり、ESD保護素子自体が破壊されたりしてしまうことがある。MOSトランジスタで構成したESD保護素子においては、一般的には、クランプ動作には、ソースドレイン電極を構成する不純物拡散層と半導体基板間におけるPN接合のブレイクダウン特性が利用される。したがって、ESD保護のためにはブレイクダウン特性を安定化させることが重要である。しかしながら、後述する図12に示すような半導体装置においては、縦型MOSトランジスタの製造方法に起因するブレイクダウン電圧のばらつきや低下が生じるため、ブレイクダウン特性の安定化が得られないことがある。図11に、縦型MOSトランジスタにおける各要素の位置関係を示すための半導体装置の概略投影図を示す。図12に、図11に示すXII-XII線に沿った半導体装置の概略断面図を示す。図12は、第10縦型MOSトランジスタQn12を静電気保護素子として用いた半導体装置900の概略断面図である。半導体装置900においては、下部拡散層905は、第1コンタクトプラグ914を介して接地電位配線921に電気的に接続されている。上部拡散層912は、半導体層911及び第2コンタクトプラグ915を介してボンディング用のパッド920に電気的に接続されている。ゲート電極907は、第3コンタクトプラグ916を介して接地電位配線921に電気的に接続されている。ここで、図11及び図12に示す縦型MOSトランジスタを有する半導体装置900の製造方法の一例について説明する。図13及び図14に、半導体装置900の製造方法の一例を説明するための概略工程図を示す。図13及び図14は、図11のXII-XII線に沿った概略断面を図示する。まず、第1導電型例えばp型、以下同じの半導体基板901に、素子分離領域としてSTIShallowTrenchIsolation絶縁膜902をシリコン酸化膜等で形成し、表面を平坦化する図13a。次に、半導体基板901をエッチングして第1シリコン柱901a及び第2シリコン柱901bを形成する。エッチングする際、半導体基板901において、第1シリコン柱901a及び第2シリコン柱901bを形成する領域上には、第1マスク903及び第2マスク904を順次形成しておく図13b。第1マスク903としては例えばシリコン酸化膜SiO2を使用することができ、第2マスク904としては例えばシリコン窒化膜Si3N4を使用することができる。第1シリコン柱901aは、縦型MOSトランジスタの本体チャネル部となる。第2シリコン柱901bは、縦型MOSトランジスタのゲート電極に電位を与えるためのコンタクトプラグ後述を配置するために使用される。次に、ヒ素As等の第2導電型例えばn型、以下同じの不純物をイオン注入法等で、第1シリコン柱901a及び第2シリコン柱901b以外の領域に注入して、下部拡散層905を形成する。下部拡散層905は、ソース電極及びドレイン電極のうちの一方の電極として機能する。次に、熱酸化処理を施し、第1シリコン柱901a及び第2シリコン柱901bの側面にゲート絶縁膜906となる酸化膜を形成する図13c。次に、リンP等の不純物を含有した多結晶シリコン等のゲート電極前駆層907Aを全面に堆積させる図13d。次に、第1シリコン柱901a及び第2シリコン柱901bの側面にゲート電極前駆層907Aが残存するようにゲート電極前駆層907Aをエッチバックする。これにより、第1シリコン柱901a及び第2シリコン柱901bの側面に沿ってゲート電極907が形成される図13e。第1シリコン柱901aと第2シリコン柱901bとの間隔の設定によって、ゲート電極907は、第1シリコン柱901a及び第2シリコン柱901bの側面を覆い、電気的に導通する一体のゲート電極として形成することができる。このとき、STI絶縁膜902の側壁にもゲート電極前駆層907Aが残存するが、この残存物はトランジスタ動作には影響しない。なお、STI絶縁膜902の側壁に残存したゲート電極前駆層907Aは、フローティングのままでもよいし、接地電位に接続してもよい。次に、シリコン酸化膜等で第1層間絶縁膜908を形成し、化学機械研磨法CMP;ChemicalMechanicalPolishing等により第1層間絶縁膜908の上面を平坦化する図14f。次に、第1層間絶縁膜908上に、シリコン酸化膜等で第3マスク909を形成する。次に、第1シリコン柱901aの上方の第3マスクに第1開口909aを形成する。次に、第1開口909aを利用して、湿式エッチング等によって第1シリコン柱901a上の第2マスク904を除去する。これにより、第1層間絶縁膜908に第2開口908aが形成される図14g。このとき、第2シリコン柱901b上の第2マスク904は第3マスク909でマスクして除去されないようにしておく。次に、第2開口908aの内壁に、第4マスク910となるサイドウォールを形成する。第4マスク910は、例えば、シリコン窒化膜を形成した後にエッチバックすることにより形成することができる。次に、第4マスク910をマスクとして、第1シリコン柱901a上の第1マスク903をエッチングして第1シリコン柱901aの上面シリコン面を露出させる図14h。次に、選択エピタキシャル成長法によって第2開口908aを充填するように半導体層911を形成する。次に、ヒ素等の第2導電型の不純物をイオン注入法等で、第1シリコン柱901aの上部に注入して、上部拡散層912を形成する図14i。上部拡散層912は、ソース電極及びドレイン電極のうちの他方の電極、すなわち下部拡散層905の対極として機能する。次に、第1層間絶縁膜908上に、シリコン酸化膜等で第2層間絶縁膜913を形成して、その上面をCMP法等によって平坦化する。第2層間絶縁膜913は、第3マスク909をエッチング等で除去してから形成してもよい。次に、下部拡散層905、上部拡散層912及びゲート電極907と電気的に接続される第1~第3コンタクトプラグ914~916を形成する。第3コンタクトプラグ916は、第1シリコン柱901aの側面と対向していない第2シリコン柱901bの側面に配置されることでゲート電極907と電気的に接続される。微細化した縦型MOSトランジスタでは、第1シリコン柱901aの上部に第2コンタクトプラグ915と第3コンタクトプラグ916の双方を短絡しないように配置することは困難となる。そこで、第2シリコン柱901bの側面を利用して、ゲート電極907を第1シリコン柱901aの側面から離れた位置まで引き出すことによって、第3コンタクトプラグ916を第2コンタクトプラグ915と短絡しない位置に配置することが可能となる。以上の工程により、第10縦型MOSトランジスタQn12を有する半導体装置900を製造することができる。ここで、半導体装置900における製造方法に起因する問題点について説明する。図13及び図14に示す製造工程においては、シリコン柱901a,901bの側壁にゲート電極907を形成してから図13e上部拡散層912を形成するまで図14iの各工程の影響により、上部拡散層912とゲート電極907間の絶縁耐圧が低下したり、ブレイクダウン耐圧がばらついたりするおそれがある。例えば、図14hの工程において、第1シリコン柱901a上の第1マスク903をエッチングする際にゲート絶縁膜906にダメージを与えてしまうことによって、絶縁耐圧が低下するおそれがある。半導体装置900において、パッド920にサージ電圧静電気ストレスが印加された場合、上部拡散層912と半導体基板901との間でブレイクダウンが発生する。絶縁耐圧が低下すると、半導体装置900外部から印加された静電気ストレスを十分に放電しないうちに、静電気保護素子、すなわち縦型MOSトランジスタ自体が破壊されてしまう。また、図14iの工程において、半導体層911を選択エピタキシャル成長させる際に半導体層911が異常成長してしまうことがある。このとき、図15に示すように、異常成長した半導体層911がゲート電極907を覆うように形成されると、ゲート電極907と半導体層911との相互作用により、絶縁耐圧が低下してしまうおそれがある。さらに、図13eの工程において、ゲート電極907のエッチバック処理によってもブレイクダウン電圧がばらつくおそれもある。ゲート電極907の上端の位置は、エッチバック処理に依存するのでばらつきが生じやすい。一方、上部拡散層912の位置は、第1シリコン柱901aの上方から不純物を導入して形成するので、ゲート電極907の上端位置のばらつきの影響を受けない。すなわち、上部拡散層912は、ゲート電極907の上端の位置に関係なく独立にシリコン柱の上部に形成される。このため、上部拡散層912の底面下端とゲート電極907の上端との相対的距離が不均一になり、ブレイクダウン電圧がばらついてしまう。特に、図16に示すように、ゲート電極907の上端が半導体層911と近くなり過ぎた場合には絶縁耐圧が低下してしまうことになる。ブレイクダウン電圧がばらつけば、静電気保護素子の安定した作用は期待できない。また、ブレイクダウン電圧が低下すると、静電気ストレスを十分に放電できずに被保護素子の破壊を防止できなかったり、静電気保護素子自体が破壊されてしまったりするという問題が生じる。図12に示す半導体装置においては、外部端子は上部拡散層に接続されていたが、外部端子を下部拡散層に接続する場合にも静電気保護素子が破壊されるおそれがある。例えば、シリコン柱下部のコーナーにおいては、ゲート絶縁膜の厚さの制御が困難である。これにより、絶縁耐圧の低下やブレイクダウン電圧のバラツキが生じ、上述のように静電気保護素子自体が破壊されるおそれがある。縦型MOSトランジスタではなく、別途、上部拡散層を有するダイオードを静電気保護素子として使用する場合には、静電気保護素子の放電能力に問題が生ずる。図17及び図18に、上部拡散層を有するダイオードを静電気保護素子として使用した半導体装置の概略断面図を示す。図17及び図18に示す半導体装置700,800は、図12において示した第10縦型MOSトランジスタQn12を有する。図17に示す半導体装置700は、第10縦型MOSトランジスタQn12の他に、静電気保護素子として機能する第10ダイオードD10を有する。第10ダイオードD10は、第2導電型ウェル例えばNウェル931と、第1導電型上部拡散層例えばp型拡散層933と、第2導電型上部拡散層例えばn型拡散層932と、を有する。第1導電型上部拡散層933は第4シリコン柱901d上部に形成され、第2導電型上部拡散層932は、第3シリコン柱901c上部に形成されている。第1導電型上部拡散層933は、半導体層934及びコンタクトプラグ941を介してパッド920に電気的に接続されている。第2導電型上部拡散層932は半導体層934及びコンタクトプラグ942を介して電源電位配線922に電気的に接続されている。パッド920に印加された静電気ストレスは、第1導電型上部拡散層933、第2導電型ウェル931及び第2導電型上部拡散層932を経由して電源電位配線922に放電される。図18に示す半導体装置800は、第10縦型MOSトランジスタQn12の他に、静電気保護素子として機能する第11ダイオードD11を有する。第11ダイオードD11は、第2導電型ウェル例えばNウェル931と、第1導電型下部拡散層例えばp型拡散層935と、第2導電型上部拡散層例えばn型拡散層932と、を有する。第2導電型上部拡散層932は、第3シリコン柱901c上部に形成されている。第1導電型下部拡散層935は、コンタクトプラグ941を介してパッド920に電気的に接続されている。第2導電型上部拡散層932は半導体層934及びコンタクトプラグ942を介して電源電位配線922に電気的に接続されている。パッド920に印加された静電気ストレスは、第1導電型下部拡散層935、第2導電型ウェル931及び第2導電型上部拡散層932を経由して電源電位配線922に放電される。第10ダイオードD10及び第11ダイオードD11のように、シリコン柱901c,901dに形成された上部拡散層932,933を放電経路に使用すると、シリコン柱の高さ分だけ半導体層を通る経路が長くなってしまう。すなわち、コンタクトプラグよりも抵抗の高い半導体層を長く通ることにより、放電経路の抵抗が高くなり、放電能力が低下することになる。したがって、上部拡散層を有するダイオードを静電気保護素子として使用すると、十分な放電能力を有する静電気保護素子が得られないおそれがある。本発明の第1視点によれば、上部拡散層及び上部拡散層より下方に位置する第1下部拡散層を有する縦型MOSトランジスタと、第1下部拡散層と分離された第1ウェル、及び上部拡散層より下方に位置すると共に第1ウェルに形成された第2下部拡散層を有する第1ダイオードと、を備える半導体装置が提供される。サージ電圧が印加された際に、第2下部拡散層と第1ウェルとの間において放電する。本発明の第2視点によれば、半導体基板に、素子分離領域によって区画された第1ウェル及び第2ウェルを形成する工程と、第1ウェルにシリコン柱が残存するように、第1ウェル及び第2ウェルをエッチングして、第1ウェル及び第2ウェルを素子分離領域の上面よりも掘り下げる工程と、第1ウェルの底部及びシリコン柱の上部、並びに第2ウェルに不純物を注入して、不純物拡散層を形成する工程と、第1ウェルの底部及びシリコン柱の上部の不純物拡散層をソース電極及びドレイン電極とする縦型MOSトランジスタを形成する工程と、第2ウェルの不純物拡散層と第2ウェルとで第1ダイオードを形成し、縦型MOSトランジスタの静電気保護素子を形成する工程と、を含む半導体装置の製造方法が提供される。本発明は、以下の効果のうち少なくとも1つを有する。本発明においては、静電気保護素子に縦型MOSトランジスタを用いていない。これにより、縦型MOSトランジスタの製造工程に起因する絶縁耐圧の低下及びブレイクダウン電圧のばらつきに伴う問題の発生を回避することができ、静電気保護素子の破壊を防止することができる。本発明においては、上部拡散層と下部拡散層のうち、下部拡散層で静電気保護素子を形成している。これにより、半導体基板中を通る放電経路を短縮することができ、放電能力の低下を防止することができる。上記第1及び第2視点の好ましい形態を以下に記載する。上記第1視点の好ましい形態によれば、第1下部拡散層の上面と第2下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。上記第1視点の好ましい形態によれば、第1ダイオードは、上部拡散層より下方に位置すると共に第1ウェルに形成された第3下部拡散層をさらに有する。第1ウェル及び第3下部拡散層は第1導電型を有する。第2下部拡散層は第2導電型を有する。第1ダイオードは、第1ウェルと第2下部拡散層とで形成される。上記第1視点の好ましい形態によれば、第3下部拡散層の上面は、上部拡散層に対して第2下部拡散層の上面と略同じ深さにある。上記第1視点の好ましい形態によれば、第2下部拡散層は外部端子に電気的に接続されている。第3下部拡散層は接地電位配線に電気的に接続されている。サージ電圧は、第1ダイオード及び第3下部拡散層を経由して接地電位配線に放電される。上記第1視点の好ましい形態によれば、半導体装置は、第1下部拡散層及び第1ウェルと分離された第2ウェル、及び上部拡散層より下方に位置すると共に第2ウェルに形成された第4下部拡散層を有する第2ダイオードをさらに備える。サージ電圧が印加された際に、第4下部拡散層と第2ウェルとの間において放電する。上記第1視点の好ましい形態によれば、第1下部拡散層の上面と第4下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。上記第1視点の好ましい形態によれば、第2ダイオードは、上部拡散層より下方に位置すると共に第2ウェルに形成された第5下部拡散層をさらに有する。第4下部拡散層は第1導電型を有する。第2ウェル及び第5下部拡散層は第2導電型を有する。第2ダイオードは、第2ウェルと第4下部拡散層とで形成される。上記第1視点の好ましい形態によれば、第5下部拡散層の上面は、上部拡散層に対して第4下部拡散層の上面と略同じ深さにある。上記第1視点の好ましい形態によれば、第4下部拡散層は外部端子に電気的に接続されている。第5下部拡散層は電源電位配線に電気的に接続されている。サージ電圧は、第2ダイオード及び第5下部拡散層を経由して電源電位配線に放電される。上記第1視点の好ましい形態によれば、半導体装置は、第1ウェルと、第2下部拡散層と、第1ウェルに電気的に接続された第3ウェルと、上部拡散層より下方に位置すると共に第3ウェルに形成された第6下部拡散層と、を有するサイリスタをさらに備える。上記第1視点の好ましい形態によれば、第2下部拡散層の上面と第6下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。上記第1視点の好ましい形態によれば、第2下部拡散層及び第3ウェルは第1導電型を有する。第6下部拡散層及び第1ウェルは第2導電型を有する。第2下部拡散層は外部端子に電気的に接続されている。第6下部拡散層は接地電位配線に電気的に接続されている。サージ電圧はサイリスタを経由して接地電位配線に放電される。上記第1視点の好ましい形態によれば、半導体装置は、第3ウェルに電気的に接続された第2導電型の第4ウェルと、上部拡散層より下方に位置すると共に第4ウェルに形成された第1導電型の第7下部拡散層と、をさらに備える。第7下部拡散層は外部端子に電気的に接続されている。上記第1視点の好ましい形態によれば、第2下部拡散層の上面と第7下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。上記第1視点の好ましい形態によれば、半導体装置は、縦型MOSトランジスタと外部端子との間に介在され、縦型MOSトランジスタへのサージ電圧を低減する保護抵抗をさらに備える。縦型MOSトランジスタは第1ダイオード及び保護抵抗によって保護される被保護素子である。上記第1視点の好ましい形態によれば、半導体装置は、縦型MOSトランジスタと外部端子との間に介在され、縦型MOSトランジスタへのサージ電圧を低減する保護抵抗をさらに備える。第1ダイオード及び第2ダイオードのうち、少なくともいずれかのダイオードを複数有する。当該複数のダイオードのうち、一方のダイオードは外部端子と保護抵抗との間において接地電位配線又は電源電位配線と接続され、他方のダイオードは保護抵抗と縦型MOSトランジスタとの間において接地電位配線又は電源電位配線と接続されている。縦型MOSトランジスタは、複数のダイオード及び保護抵抗によって保護される被保護素子である。上記第2視点の好ましい形態によれば、第1ウェル及び第2ウェルを形成する工程において、半導体基板に、素子分離領域によって区画され、第2ウェルとは異なる導電型の第3ウェルをさらに形成する。第1ウェル及び第2ウェルをエッチングする工程において、第3ウェルも素子分離領域の上面よりも掘り下げる。不純物拡散層を形成する工程において、第2ウェルの不純物拡散層とは異なる導電型の不純物拡散層を第3ウェルに形成する。縦型MOSトランジスタの静電気保護素子を形成する工程において、第3ウェルの不純物拡散層と第3ウェルとで第2ダイオードを形成する。上記第2視点の好ましい形態によれば、縦型MOSトランジスタを形成する工程において、第1ウェル上に導電材料を堆積し、導電材料をエッチバックすることにより、シリコン柱の側壁に沿って縦型MOSトランジスタのゲート電極を形成する。本発明の第1実施形態に係る半導体装置について説明する。図1に、本発明の第1実施形態に係る半導体装置の概略断面図を示す。図2に、図1に示す半導体装置100の回路図の一例を示す。なお、特許請求の範囲に示す順序数と、以下の説明において示す順序数とは対応していない。以下の実施形態ないし実施例の記載において、図面参照符号は理解を助けるためのものであり、図示の態様に限定することを意図するものではない。半導体装置100は、第1導電型図1及び図2に示す形態においてはp型の半導体基板101と、素子分離領域102と、半導体基板101に形成された第2導電型の第1縦型MOSトランジスタQn1図1及び図2に示す形態においてはn型、第1ダイオードDp1及び第2ダイオードDn2と、第1縦型MOSトランジスタQn1、第1ダイオードDp1及び第2ダイオードDn2に電気的に接続されたパッド172と、パッド172から第1縦型MOSトランジスタQn1へ伝導する静電気ストレスを低減するための第1保護抵抗173と、第1縦型MOSトランジスタQn1に電気的に接続された第1接地電位配線175と、第2ダイオードDn2に電気的に接続された第2接地電位配線171と、第1ダイオードDp1に電気的に接続された電源電位配線174と、を備える。ここでは、第1ダイオードDp1及び第2ダイオードDn2が静電気保護素子となり、第1縦型MOSトランジスタQn1が被保護素子となる。なお、パッド172は、例えば、半導体装置100に信号を入出力するために設けられた外部端子と半導体装置内部の回路素子とを電気的に接続するためのワイヤボンディング等に使用する導電体ボンディングパッドである。パッドにはワイヤボンディングを用いずに、貫通電極等を介して外部端子と接続する際に配置される導電体も含まれる。なお、第1接地電位配線175と第2接地電位配線171とは同じ配線であってもよい。半導体装置100は、第1縦型MOSトランジスタQn1が形成された領域において、第1導電型の第1ウェル例えばpウェル103と、第1シリコン柱101aと、第2シリコン柱101bと、第1シリコン柱101aの下部の周囲に形成された第2導電型の第1下部拡散層例えばn型不純物拡散層104と、第1シリコン柱101aの上部に形成された第2導電型の上部拡散層例えばn型不純物拡散層105と、少なくとも第1シリコン柱101aの側壁に沿って第1下部拡散層104と上部拡散層105との間に形成されているゲート絶縁膜107と、ゲート絶縁膜107の外側に形成されたゲート電極108と、上部拡散層105上に、上部拡散層105に電気的に接続して形成された半導体層109と、半導体層109に電気的に接続された第1コンタクトプラグ161と、第2シリコン柱101bの側壁においてゲート電極108に電気的に接続された第2コンタクトプラグ162と、第1下部拡散層104に電気的に接続された第3コンタクトプラグ163と、を備える。上部拡散層105及び第1下部拡散層104は、ソース電極及びドレイン電極として機能する。図1に示す形態においては、ゲート絶縁膜107は、第1シリコン柱101a及び第2シリコン柱101bの側壁に沿って形成されている。ゲート電極108は、第1シリコン柱101a及び第2シリコン柱101bの周囲に一体的に接続されている。第2コンタクトプラグ162は、第1シリコン柱101aからより離れた部分、例えば第1シリコン柱101aの側壁と対向しないゲート電極108部分に接続することにより、第1シリコン柱101aの上の第1コンタクトプラグ161との短絡を防止することができる。ゲート電極108は、第2コンタクトプラグ162を介して第1保護抵抗173及びパッド172に電気的に接続されている。上部拡散層105は、半導体層109及び第1コンタクトプラグ161を介して第1接地電位配線175に電気的に接続されている。また、半導体装置100は、第1ウェル103の電位を固定するための第1導電型の第2下部拡散層例えばp型不純物拡散層106と、第2下部拡散層106と第1接地電位配線175とを電気的に接続する第4コンタクトプラグ164と、をさらに有すると好ましい。第2下部拡散層106は、例えばp型拡散層として半導体基板101に形成され、その外周を素子分離領域102によって区画されている。これにより、第1縦型MOSトランジスタQn1の基板電位を接地電位に固定することができる。半導体装置100は、第1ダイオードDp1が形成された領域において、第2導電型の第2ウェル例えばnウェル121と、第2導電型の第3下部拡散層例えばn型不純物拡散層122と、第1導電型の第4下部拡散層例えばp型不純物拡散層123と、第3下部拡散層122に電気的に接続された第5コンタクトプラグ165、第4下部拡散層123に電気的に接続された第6コンタクトプラグ166と、をさらに備える。第3下部拡散層122と第4下部拡散層123とは素子分離領域102で区画されている。第3下部拡散層122は、第5コンタクトプラグ165を介して電源電位配線に電気的に接続されている。第4下部拡散層123は第6コンタクトプラグ166を介してパッド172に電気的に接続されている。半導体装置100は、第2ダイオードDn2が形成された領域において、第2導電型のディープウェル例えばnディープウェル141と、ディープウェル141上に形成された第1導電型の第3ウェル例えばpウェル142と、第2導電型の第5下部拡散層例えばn型不純物拡散層143と、第1導電型の第6下部拡散層例えばp型不純物拡散層144と、第5下部拡散層143に電気的に接続された第7コンタクトプラグ167と、第6下部拡散層144に電気的に接続された第8コンタクトプラグ168と、をさらに備える。第5下部拡散層143と第6下部拡散層144とは素子分離領域102で区画されている。第5下部拡散層143は、第7コンタクトプラグ167を介してパッド172に電気的に接続されている。第6下部拡散層144は第8コンタクトプラグ168を介して第2接地電位配線171に電気的に接続されている。なお、第2導電型の第4ウェル132及び第5ウェル133例えばnウェルは、ディープウェル141に電気的に接続されており、ディープウェル141に電位を供給するためのウェルである。第1導電型の不純物拡散層例えばp型不純物拡散層131は、反転層形成防止のための領域である。半導体装置100において、装置外部からパッド172を介して静電気ストレスが印加されたとき、静電気ストレスが正電位である場合、第4下部拡散層123と第2ウェル121との間で順方向にバイアスされて、静電気ストレスは第1ダイオードDp1を介して電源電位配線174に放電される。一方、静電気ストレスが負電位である場合、第5下部拡散層143と第3ウェル142との間で順方向にバイアスされて、静電気ストレスは第2ダイオードDn2を介して第2接地電位配線171に放電される。また、第1保護抵抗173により静電気ストレスは、被保護素子である第1縦型MOSトランジスタQn1へ流れにくくなっている。これにより、第1縦型MOSトランジスタQn1は静電気ストレスから保護される。本発明によれば、縦型MOSトランジスタではなく、ダイオードを静電気保護素子とするので、縦型MOSトランジスタの製造方法に起因する問題を回避することができる。すなわち、絶縁耐圧の低下やブレイクダウン電圧のばらつきに伴う静電気保護素子の破壊や保護性能の不安定等の問題の発生を抑制することができる。また、静電気保護素子となるダイオードにおいては、上部拡散層を使用せずに、下部拡散層のみから放電している。これにより、放電経路において半導体基板中を通る距離が短くなり、抵抗の増大を抑制して、放電能力の低下を防止することができる。次に、本発明の第1実施形態に係る半導体装置の製造方法について説明する。図3~図6に、本発明の第1実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図3~図6において、上図のa図は、半導体装置の概略平面図であり、下図のb図は、a図のB-B線における概略断面図である。なお、縦型MOSトランジスタの製造工程は、図13及び図14に示す工程と同様とすることができる。まず、第1導電型の半導体基板101に素子分離領域102を形成して、第1~第6素子形成領域181~186を形成する。第1素子形成領域181及び第2素子形成領域182は、第1縦型MOSトランジスタQn1が形成される領域に形成される。第3素子形成領域183及び第4素子形成領域184は、第1ダイオードDp1が形成される領域に形成される。第5素子形成領域185及び第6素子形成領域186は、第2ダイオードDn2が形成される領域に形成される。次に、主として第3素子形成領域183及び第4素子形成領域184に第2導電型の不純物を注入して、第2ウェル121、第4ウェル132及び第5ウェル133を形成する。次に、主として、第1素子形成領域181、第2素子形成領域182、第5素子形成領域185及び第6素子形成領域186に第1導電型の不純物を注入して、第1ウェル103、第3ウェル142及び不純物拡散層131を形成する。次に、第5素子形成領域185及び第6素子形成領域186に、第3ウェル142の下を覆うように第2導電型不純物を注入してディープウェル141を形成する。第1導電型の第3ウェル142は、第2導電型の第4ウェル132、第5ウェル133及びディープウェル141によって側面及び底面を覆われ、第1導電型の半導体基板101から分離される図3。次に、第1素子形成領域181において、第1シリコン柱101a及び第2シリコン柱10bを形成する領域に、第1マスク110及び第2マスク111を積層する。第1マスク110としては、例えばシリコン酸化膜を使用することができる。第2マスク111としては、例えばシリコン窒化膜を使用することができる。次に、第1マスク110及び第2マスク111をマスクとして、半導体基板101をエッチングして、素子分離領域102の上面より掘り込んだ掘り込み部112を形成し、第1シリコン柱101a及び第2シリコン柱101bを形成する。このとき、第2~第6素子形成領域182~186も同様にエッチングして掘り込み部112を形成し、半導体基板101の上面を掘り下げる図4。これにより、上部拡散層が形成されるのは第1シリコン柱101a及び第2シリコン柱101bの上部のみとなる。次に、第1素子形成領域181、第3素子形成領域183及び第5素子形成領域185を露出するマスクを形成する。次に、第1素子形成領域181、第3素子形成領域183及び第5素子形成領域185の掘り込み部112に不純物を注入して、第2導電型の第1下部拡散層104、第3下部拡散層122及び第5下部拡散層143を形成する。次に、マスクを除去した後、第2素子形成領域182、第4素子形成領域184及び第6素子形成領域186を露出するマスクを形成する。次に、第2素子形成領域182、第4素子形成領域184及び第6素子形成領域186の掘り込み部112に不純物を注入して、第1導電型の第2下部拡散層106、第4下部拡散層123及び第6下部拡散層144を形成する。次に、マスクを除去した後、熱酸化により半導体基板1の露出面に酸化膜を形成し、ゲート絶縁膜107を形成する図5。次に、多結晶シリコンを体積してエッチバックすることにより、第1シリコン柱101a及び第2シリコン柱101bの側壁に沿って、サイドウォール状のゲート電極108を形成する。このとき、素子分離領域102の側壁にもサイドウォールが残存する図6。このとき、ゲート電極108の上面の高さがばらついたりしたとしても、第1ダイオードDp1及び第2ダイオードDn2の絶縁耐圧や保護性能に影響が及ぶことはない。ゲート電極108の材料は、多結晶シリコンのほかにも、例えば、窒化チタン、チタン、窒化タングステン、タングステン等の金属を用いてもよい。次に、第1層間絶縁膜151を形成した後、CMP法で平坦化する。次に、第1シリコン柱101a上の第2マスク111及び第1マスク110を除去して、第1シリコン柱101aの上部を露出させる。次に、第1シリコン柱101aの上部に不純物を注入して上部拡散層105を形成する。次に、上部拡散層105上に半導体層109を形成する。次に、第2層間絶縁膜152を形成する。次に、第1~第8コンタクトプラグ161~168を形成する。これにより、半導体装置100を製造することができる。次に、本発明の第2実施形態に係る半導体装置について説明する。図7に、本発明の第2実施形態に係る半導体装置の概略断面図を示す。図8に、図7に示す半導体装置200の回路図の一例を示す。図7及び図8において、図1~図6に示す第1実施形態と同じ要素には同じ符号を付してある。第2実施形態に係る半導体装置200においては、静電気保護素子として、2つのバイポーラ素子で構成されたサイリスタを用いている。半導体装置200は、第1実施形態と同様の第1縦型MOSトランジスタQn1と、静電気保護素子としてのサイリスタThyと、動作開始電圧を下げるための第3ダイオードD3と、を備える。サイリスタThyは、第1バイポーラ素子Qb2例えばPNPバイポーラ素子及び第2バイポーラ素子Qb3例えばNPNバイポーラ素子を有し、第1バイポーラ素子Qb2及び第2バイポーラ素子Qb3はPNPN構造を形成する。第3ダイオードD3は、第2バイポーラ素子Qb3のベース節点に電流を注入して、ベース節点の電位を浮き上がらせることによって、静電気保護素子の動作電圧を低下させる。半導体装置200は、サイリスタThyが形成された領域において、第2導電型の第6ウェル例えばnウェル201と、第6ウェルに形成された第1導電型の第7下部拡散層例えばp型不純物拡散層202と、第6ウェルに隣接して形成された第1導電型の第7ウェル例えばpウェル203と、第7ウェル203に形成された第2導電型の第8下部拡散層例えばn型不純物拡散層204及び第1導電型の第9下部拡散層例えばp型不純物拡散層205と、を備える。第7下部拡散層202はコンタクトプラグを介してパッド172に電気的に接続されている。第8下部拡散層204は、コンタクトプラグを介して第3接地電位配線211に電気的に接続されている。第9下部拡散層205は、コンタクトプラグを介して動作開始電圧を下げるための第1抵抗212、及び第3接地電位配線211に電気的に接続されている。第1バイポーラ素子Qb2は、例えば、第7下部拡散層202、第6ウェル201及び第7ウェル203で形成されている。第2バイポーラ素子Qb3は、第6ウェル201、第7ウェル203及び第8下部拡散層204で形成されている。半導体装置200は、第3ダイオードD3が形成された領域において、第7ウェルに隣接して形成された第2導電型の第8ウェル例えばnウェル206と、第8ウェル206に形成された第2導電型の第10下部拡散層例えばn型不純物拡散層207及び第1導電型の第11下部拡散層例えばp型不純物拡散層208と、を備える。第11下部拡散層208は、コンタクトプラグを介してパッド172に電気的に接続されている。第10下部拡散層207は、第1抵抗212及び第3接地電位配線211に電気的に接続されている。図7及び図8に示す形態においては、第3ダイオードD3は、1つのダイオード素子を示しているが、複数のダイオード素子を直列に接続したものであってもよい。ダイオード素子の数は、静電気保護素子の動作電圧を低下させる効果と通常動作時のリーク電流の大きさに応じて決定すると好ましい。パッド172に静電気ストレスが印加されると、静電気ストレスは、サイリスタThy及び第3ダイオードD3により第3接地電位配線211放電され、被保護素子例えば第1縦型MOSトランジスタQn1が保護される。第2実施形態においては、サイリスタThy及び第3ダイオードD3を静電気保護素子として用いているので、縦型MOSトランジスタを静電気保護素子として用いた場合のような、絶縁耐圧の低下やブレイクダウン電圧のばらつき等の問題が生じない。また、第7~第11下部拡散層202,204,205,207,208は、第1縦型MOSトランジスタQn1の第1下部拡散層104と同じ高さに形成されている。これにより、静電気保護素子に上部拡散層を用いないことにより、静電気ストレスが半導体基板101中を通る距離を短くすることができ、放電能力の低下を抑制することができる。第2実施形態に係る半導体装置200は、第1実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。第1実施形態及び第2実施形態においては、縦型MOSトランジスタとしてnチャネル型MOSトランジスタを示したが、pチャネル型MOSトランジスタであってもよい。次に、本発明の第3実施形態に係る半導体装置について説明する。図9に、本発明の第3実施形態に係る半導体装置の回路図の一例を示す。半導体装置300は、パッド172と、パッド172に電気的に接続され、被保護素子となるpチャネル型の第2~第4縦型MOSトランジスタQp4~Qp6と、パッド172に電気的に接続され、被保護素子となるnチャネル型の第5~第7縦型MOSトランジスタQn7~Qn9と、パッド172と第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9との間にそれぞれ介在され、第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9に対する保護抵抗として機能する第2~第7保護抵抗R1~R6と、パッド172に電気的に接続され、静電気保護素子として機能する第4ダイオードDp4及び第5ダイオードDn5と、を備える。第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9は、例えば出力トランジスタとすることができ、出力波形の特性を細かく調整するために用いることができる。第2~第4縦型MOSトランジスタQp4~Qp6は、出力トランジスタ専用の電源電位配線VDDQに電気的に接続され、第5~第7縦型MOSトランジスタQn7~Qn9は、出力トランジスタ専用の接地電位配線VSSQに電気的に接続されている。また、第4ダイオードは電源電位配線VDDQに電気的に接続され、第5ダイオードは接地電位配線VSSQに電気的に接続されている。第4ダイオードDp4及び第5ダイオードDn5におけるすべての不純物拡散領域は、第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9における上部拡散層と同じ高さの層に形成されておらず、下部拡散層と同じ高さの層に形成されている。第4ダイオードDp4、第5ダイオードDn5及び第2~第7保護抵抗R1~R6は、パッド172に印加された静電気ストレスに対して、第1実施形態における第1ダイオード、第2ダイオード及び保護抵抗と同様の作用によって静電気保護素子として機能し、第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9を静電気ストレスから保護する。第2~第7縦型MOSトランジスタQp4~Qp6,Qn7~Qn9は、図1に示す縦型MOSトランジスタと同様の構成を採ることができる。第3実施形態に係る半導体装置300は、第1実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。第3実施形態においても、絶縁耐圧の低下、保護性能の不安定化、及び放電能力の低下を防止することができる。次に、本発明の第4実施形態に係る半導体装置について説明する。図10に、本発明の第4実施形態に係る半導体装置の回路図の一例を示す。第1~第3実施形態は、外部から帯電したものがパッドに触れることによって生ずる静電気ストレスに対処する装置、すなわちHBMHumanBodyModelやMMMachineModelに対応するものであったが、第4実施形態に係る半導体装置400は、帯電した装置に起因する放電に対応するCDMChargedDeviceModelに関するものである。半導体装置400は、パッド172と、パッド172に接続され、被保護素子となるpチャネル型の第8縦型MOSトランジスタQp10及びnチャネル型の第9MOSトランジスタQn11と、パッド172と第8~第9縦型MOSトランジスタQp10,Qn11との間に介在され、第8~第9縦型MOSトランジスタQp10,Qn11に対する保護抵抗として機能する第8保護抵抗R7と、パッド172と第8保護抵抗R7との間に接続され、静電気保護素子として機能する第6ダイオードDp6及び第7ダイオードDn7と、第8保護抵抗R7と第8~第9縦型MOSトランジスタQp10,Qn11との間に接続され、静電気保護素子として機能する第8ダイオードDp8及び第9ダイオードDn9と、を備える。第8~第9縦型MOSトランジスタQp10,Qn11はインバータ回路を構成し、第8縦型MOSトランジスタQp10は電源電位配線VDDに電気的に接続され、第9縦型MOSトランジスタQn11は接地電位配線VSSに電気的に接続されている。第6ダイオードDp6及び第8ダイオードDp8はパッド172と電源電位配線VDDとの間に電気的に接続され、第7ダイオードDn7及び第9ダイオードDn9はパッド172と接地電位配線VSSとの間に電気的に接続されている。第6ダイオードDp6、第7ダイオードDn7、第8ダイオードDp8及び第9ダイオードDn9におけるすべての不純物拡散領域は、第8~第9縦型MOSトランジスタQp10,Qn11における上部拡散層と同じ高さの層に形成されておらず、下部拡散層と同じ高さの層に形成されている。第6ダイオードDp6、第7ダイオードDn7及び第8保護抵抗R7は、第1実施形態における第1~第2ダイオード及び第1保護抵抗と同様に作用して、パッド172からの静電気ストレスから第8~第9縦型MOSトランジスタQp10,Qn11を保護する。一方、第8ダイオードDp8及び第9ダイオードDn9は、装置自体の帯電をパッド172から放電する際に静電気ストレスから第8~第9縦型MOSトランジスタQp10,Qn11を保護する。すなわち、第8縦型MOSトランジスタQp10のゲート電極とソース電極基板との間に電位差が生じた場合、第8ダイオードDp8から電源電位配線VDDに放電し、第9縦型MOSトランジスタQn11のゲート電極とソース電極基板との間に電位差が生じた場合、第9ダイオードDn9から接地電位配線VSSに放電する。第8~第9縦型MOSトランジスタQp10,Qn11は、図1に示す縦型MOSトランジスタと同様の構成を採ることができる。第4実施形態に係る半導体装置400は、第1実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。第4実施形態においても、絶縁耐圧の低下、保護性能の不安定化、及び放電能力の低下を防止することができる。本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含むに対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含むの多様な組み合わせ置換ないし選択が可能である。縦型MOSトランジスタの導電型は、nチャネル型、pチャネル型のいずれでも、本発明を適用して静電気保護素子を構成することが可能である。本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。"