配線パターンが形成された多層構造で、平面視において略長方形形状を呈する基板と、前記基板の表面層側に長手方向に沿って並べて設けられた不揮発性半導体記憶素子と、前記不揮発性半導体記憶素子の表面を露出させつつ、前記不揮発性半導体記憶素子同士の隙間と、前記不揮発性半導体記憶素子と前記基板との隙間に充填された接着部と、を備える半導体装置。前記基板の層構造の中心線よりも表面層側に形成された前記配線パターンの配線密度と、前記基板の層構造の中心線よりも裏面層側に形成された前記配線パターンの配線密度とが略等しい請求項1に記載の半導体装置。前記基板の層構造の中心よりも裏面層側に形成された前記配線パターンの配線密度を、前記基板の裏面層側に形成されたグランド層の配線パターンによって調整する請求項2に記載の半導体装置。前記基板の裏面層側に形成されたグランド層に網目状の前記配線パターンを形成して、前記配線密度が調整される請求項3に記載の半導体装置。前記基板の層構造の中心よりも裏面層側に形成された前記配線パターンのうち、前記不揮発性半導体記憶素子同士の隙間に対向する部分の少なくとも一部にスリットを形成する請求項1に記載の半導体装置。本発明は、平面視において長方形形状の基板を用いる場合に、基板の反りを抑えることができる半導体装置を提供することを目的とする。本願発明の一態様によれば、基板と、不揮発性半導体記憶素子と、接着部とを備える半導体装置が提供される。基板は、配線パターンが形成された多層構造で、平面視において略長方形形状を呈する。不揮発性半導体記憶素子は、基板の表面層側に長手方向に沿って並べて設けられる。接着部は、不揮発性半導体記憶素子の表面を露出させつつ、不揮発性半導体記憶素子同士の隙間と、不揮発性半導体記憶素子と基板との隙間に充填される。以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。第1の実施の形態図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェースATAI/F2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置以下、ホストと略す1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232CインタフェースRS232CI/Fなどの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。半導体装置100は、不揮発性半導体記憶素子としてのNAND型フラッシュメモリ以下、NANDメモリと略す10と、コントローラとしてのドライブ制御回路4と、NANDメモリ10よりも高速記憶動作が可能な揮発性半導体記憶素子であるDRAM20と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7とを備えている。温度センサ7は、例えばNANDメモリ10の温度を直接または間接的に測定する。ドライブ制御回路4は、温度センサ7による測定結果が一定温度以上となった場合に、NANDメモリ10への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置100内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。図2は、半導体装置100の概略構成を示す平面図である。図3は、半導体装置100の側面図である。電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10は、配線パターンが形成された基板8上に搭載される。基板8は、平面視において略長方形形状を呈する。略長方形形状を呈する基板8の一方の短辺側には、ホスト1に接続されて、上述したSATAインタフェース2、通信インタフェース3として機能するコネクタ9が設けられている。コネクタ9は、ホスト1から入力された電源を電源回路5に供給する電源入力部として機能する。コネクタ9は、例えばLIFコネクタである。なお、コネクタ9には、基板8の短手方向に沿った中心位置からずれた位置にスリット9aが形成されており、ホスト1側に設けられた突起図示せずなどと嵌まり合うようになっている。これにより、半導体装置100が表裏逆に取り付けられることを防ぐことができる。基板8は、合成樹脂を重ねて形成された多層構造になっており、例えば8層構造となっている。なお、基板8の層数は8層に限られない。図4は、基板8の層構成を示す図である。基板8には、合成樹脂で構成された各層絶縁膜8aの表面あるいは内層に様々な形状で配線層8bとして配線パターンが形成されている。配線パターンは、例えば銅で形成される。基板8に形成された配線パターンを介して、基板8上に搭載された電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10同士が電気的に接続される。また、基板の表面第1層側と裏面第8層側は、保護膜としてソルダーレジスト8cに覆われている。図5は、基板8の各層の配線密度を示す図である。ここで、基板8の層構造の中心線30図4も参照よりも表面層側に形成された第1層から第4層までを上層といい、中心線30よりも裏面層側に形成された第5層から第8層までを下層という。基板8の各層に形成された配線層8bは、図5に示すように、信号を送受信する信号層、グランドや電源線となるプレーン層として機能する。そして、各層に形成された配線パターンの配線密度、すなわち、基板8の表面面積に対する配線層が占める割合を、図5に示すように構成している。本実施の形態では、グランドとして機能する第8層をプレーン層ではなく網状配線層とすることで、その配線密度を30~60に抑えている。ここで、基板8の上層全体での配線密度は約60となっている。そこで、第8層の配線密度を約30として配線パターンを形成することで、下層全体での配線密度を約60とすることができ、上層全体の配線密度と下層全体の配線密度とを略等しくすることができる。なお、第8層の配線密度は、約30~60の範囲で調整することで、上層全体の配線密度と略等しくなるようにすればよい。図6は、基板8の裏面層第8層に形成された配線パターンを示す図である。図6に示すように、基板8の裏面層第8層には配線パターンが網状に形成される。このように、基板8の第8層を網状配線層とすることで、プレーン層として形成するよりも配線密度を低く抑えている。裏面層に形成される配線層には、半導体装置100から漏れて他の装置へ与えるノイズの影響を軽減するシールド層としての機能も求められる。図8は、基板の裏面層第8層に形成された配線パターンのライン幅と間隔について説明するための図である。図8に示すように、ライン幅Lが0.3mm、ライン間隔Sが0.9mmとなる網状配線が基板8の第8層に形成される。このように形成された網状配線では、開口幅Wが0.9×√2=1.27mmとなる。例えば、3GHzのSATA基本波のような高周波であるノイズに対するシールド効果は、以下のようになる。まず、C=f×λ×√εから、SATA基本波の2次高調波の1/2波長λ/2を算出する。ここで、Cは光速であり、3.0×108m/sである。fは2次高調波の周波数であり、6.0×109Hzである。εは比誘電率であり、4.6である。上記条件によれば、λは23.3mmとなり、1/2波長λ/2は11.7mmとなる。すなわち、1/2波長λ/2は、開口幅W1.27mmの約10倍となる。また、λ/20=1.2mmで開口幅Wと略等しくなるため、シールド効果は約-20dBとなる。図9は、NANDメモリ10の隙間に充填された接着部を示す図である。図9に示すように、NANDメモリ10と基板8との隙間には、合成樹脂材料で構成された接着部31が充填されて、NANDメモリ10と基板8とを接着させている。また、接着部31は、その一部がNANDメモリ10と基板8との隙間からはみ出している。そのはみ出した部分は、基板8の長手方向に沿って並べられたNANDメモリ10同士の隙間に充填される。したがって、接着部31は、NANDメモリ10同士をその側面で接着させている。なお、接着部31は、NANDメモリ10の高さを超えない程度にはみ出しており、NANDメモリ10の表面は露出している。また、図9では、NANDメモリ10の高さの中間部程度まで接着部31を充填させているが、これより低くてもよく、隣接するNANDメモリ10同士に接着部31が接触していればよい。もちろん、図9に示す高さよりも高くなるようにNANDメモリ10間に接着部31を充填してもよい。図10は、基板8の第7層に形成されたスリットを示す図である。図10では、基板8を裏面層側から見た状態を示し、第8層を省略して示している。また、表面層側に実装されたNANDメモリ10を破線で示している。基板8の第7層には、配線層としてプレーン層が形成される。図10に示すように、基板8の第7層にはプレーン層として第7層の略全域に配線パターンを形成しつつ、その一部にスリット32配線層が形成されていない部分を設けている。スリット32は、第7層の略全域に形成された配線パターンのうち、NANDメモリ10の隙間に対向する部分に設けられている。図7は、比較例としての基板の各層の配線密度を示す図である。図7の比較例に示すように、従来の基板では、第8層をプレーン層とすることで、配線密度が約90となっていた。そのため、下層の配線密度が約75となり、上層の配線密度約60との差が大きくなっている。配線密度が異なることで、基板8の上層全体に占める絶縁膜8a合成樹脂と配線部分銅との比率が、基板8の下層全体に占める合成樹脂と銅との比率と異なることとなる。これにより、基板8の上層と下層とで熱膨張係数も異なることとなる。この熱膨張係数の違いにより、基板8の温度変化に伴って、基板8の長手方向に沿って表面層側に凸形状図3における上に凸形状となるような反りが発生しやすくなる。このような温度変化は、半導体装置100の製造過程で生じやすい。また、近年の半導体装置への小型化の要求により、基板8も薄型化する傾向にあり、このような反りが発生しやすくなっている。一方、本実施の形態では、第8層の配線密度は、約30~60の範囲で調整し、上層全体の配線密度と下層全体の配線密度とを略等しくしているので、熱膨張係数も略等しくなる。そのため、基板8に反りが発生するのを抑制することができる。また、中心線30図4も参照から最も離れた第8層で配線密度を調整しているので、反りを抑制するためのモーメントをより大きく発生させることができる。また、基板8の第8層で配線密度を調整しているので、信号層のように配線レイアウトに制限のある層で配線密度の調整をする場合に比べて、配線設計が容易になり、コストの抑制を図ることができる。また、隣接するNANDメモリ10同士の隙間に接着部31が充填されるので、接着部31の結合力により、矢印Xに示すようなNANDメモリ10同士を引き寄せる力が発生する。このNANDメモリ10同士を引き寄せる力は、凸形状となるように基板8を反らせる力に対抗する力となるので、基板8の反りの発生を抑制することができる。また、基板8の第7層の略全域に形成された配線パターンのうち、NANDメモリ10の隙間に対向する部分に設けられているため、スリット32部分で配線パターンの結合力が弱まる。そのため、NANDメモリ10同士の隙間に接着部31が充填されることによって生じる力図9の矢印Xも参照に対抗する力が弱まり、基板8の反りの発生をより一層効果的に抑制することができる。なお、本実施の形態では、基板8の下層全体の配線密度を調整するために、第8層の配線層を網状配線層にしているが、これに限られず、例えばライン上に配線層を形成してもよい。また、下層のうち第8層以外の層、すなわち第5層から第7層までの配線層の配線密度を調整して、下層全体としての配線密度を調整してもよい。もちろん、第5層から第8層までのすべての層で配線密度を調整して、下層全体としての配線密度を調整してもよい。また、スリット32が形成される層は第7層に限らない。下層のうち第7層以外の層、すなわち第5層から第6層および第8層にスリットが形成されてもよい。第2の実施の形態図11は、第2の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。本実施の形態では、基板8の第8層の外側に、9層目の層として最外層を設けている。そして、最外層の全域を銅箔で覆ってシールド層としている。このように、最外層の全域を銅箔で覆うことで、半導体装置からのノイズの漏れをより確実に防ぐことができる。なお、9層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。第3の実施の形態図12は、第3の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。図13は、図12に示す保持部材が箱に収納された状態を示す断面図である。本実施の形態では、半導体装置100を保持部材50で梱包して搬送する。保持部材50は、経時変化による基板8の反りを抑制する。保持部材50は、挟持部51と連結部52とを備える。1つの保持部材50に対して2つの挟持部51が設けられる。挟持部51は、基板8の長手方向に沿った部分を挟み込んで保持する。基板8を両側から保持するために、1つの保持部材50に対して2つの挟持部51が設けられる。挟持部51は、断面U字状に形成されて、その隙間に基板8の長手方向に沿った部分を挟み込む。挟持部51は、経時変化に伴って基板8の長手方向に沿った反りを生じさせる力に対抗して、基板8の反りを抑制する。したがって、挟持部51は、基板8を反らせようとする力に対抗できる強度で形成される。また、基板8の反りを抑制するために、基板8を保持している状態で、基板8に挟持部51が密着していることが好ましい。挟持部51に形成される隙間を、例えば、基板8の厚さよりも僅かに狭く形成し、その隙間を押し広げながら基板8を挟持部51に差し込むように構成してもよい。また、基板8と略等しい幅や僅かに広い幅で形成し、その隙間に簡単に基板8を差し込めるように構成してもよい。連結部52は、2つの挟持部51を連結する。これにより、保持部材50を一体化することができる。連結部52は、図13に示すように、複数の半導体装置100を箱内に収納した際に、半導体装置100同士の間隔を保持し、搬送時に半導体装置100に加わる衝撃を緩和する緩衝材としても機能する。なお、挟持部51には、それぞれに間隔保持部53が形成されている。間隔保持部53は、挟持部51に対して連結部52が設けられた側の反対側に延びるように形成される。間隔保持部53は、図13に示すように、複数の半導体装置100を箱内に収納した際に、半導体装置100同士の間隔を保持し、搬送時に半導体装置100に加わる衝撃を緩和する緩衝材として機能する。なお、本実施の形態では、挟持部51が基板8を挟み込むとして説明しているが、基板8には、例えば抵抗やコンデンサなどの電子部品図示せず、NANDメモリ10などが実装される。したがって、基板8の周囲部分に電子部品などが実装されている場合には、基板8と電子部品などを合わせて挟み込むことができる幅で挟持部51を形成すればよい。図14は、第3の実施の形態の変形例にかかる保持部材50の正面図である。本変形例では、挟持部51が固定部51aと可動部51bを有して構成される。固定部51aと可動部51bは、挟持部51に形成される隙間の底にあたる部分で回転可能に連結されており、可動部51bを開閉することができる。可動部51bのそれぞれには、閉止部55が形成されている。閉止部55は、図14に示すように、可動部51bを閉じた際に互いに引っ掛かりあって、可動部51bが閉じた状態を保持している。また、可動部51bが閉じた状態であることで、挟持部51に形成される隙間の幅が一定に保たれる。図15は、図14に示す保持部材50の可動部51bを開いた状態を示す図である。図15に示すように、可動部51bを開くことで、挟持部51の隙間を広げることができる。挟持部51の隙間を広げた状態で、固定部51aの上に半導体装置100を載置し、可動部51bを閉じれば、隙間を押し広げながら半導体装置100を挟持部51に差し込む場合に比べて容易に半導体装置100を保持部材50に保持させることができる。