"第1のノードと第2のノードとの間に接続され、印加される電圧に応じて内部容量が変化する可変容量素子と、前記第1のノードと前記第2のノードとの間に前記可変容量素子と並列に接続される電圧増幅部とを備え、前記電圧増幅部は、前記第1のノードと電気的に接続される増幅器と、前記増幅器の出力の電圧をシフトさせるレベルシフト回路とを含み、前記レベルシフト回路の出力は前記第2のノードと電気的に接続される、半導体装置。前記レベルシフト回路は、前記増幅器の出力をゲートに受ける第1のトランジスタと、前記第1のトランジスタのソースと接地電位との間に接続される電流源とを有する、請求項1に記載の半導体装置。前記電圧増幅部は、外部電源電圧を受ける電圧安定化回路をさらに含み、前記電圧安定化回路は前記増幅器または前記レベルシフト回路に動作電源を供給する、請求項1また請求項2に記載の半導体装置。前記増幅器は、非反転入力ノードに固定電位が与えられる反転増幅器を含み、前記反転増幅器の反転入力ノードと前記第1のノードとの間に接続される第1の抵抗と、前記反転増幅器の出力端子と前記反転入力ノードとの間に接続された第2の抵抗とを含む、請求項1または請求項2に記載の半導体装置。前記増幅器は、前記第1のノードに反転入力ノードが接続される非反転増幅器と、前記非反転増幅器の非反転入力ノードと接地電位との間に接続された第1の抵抗と、前記非反転入力ノードと前記非反転増幅器の出力端子との間に接続された第2の抵抗と、前記出力端子の電圧変化を反転させる反転部とを含む、請求項1または請求項2に記載の半導体装置。前記第1のトランジスタは第1導電型であり、前記可変容量素子は、前記第1導電型の第2のトランジスタによって構成され、前記第1および第2のトランジスタは、共通の物理特性を有する、請求項2に記載の半導体装置。しかしながら、容量素子として、たとえば、絶縁ゲート型電界効果トランジスタMetal-Oxide-SemiconductorField-EffectTransistor:MOSFETのゲート容量素子やバラクタ容量素子のような単位面積当たりの容量値が大きく、面積効率のよい半導体素子を用いる場合には、この半導体素子がオン状態にして十分に大きな所望の容量値を得るためには、容量端子間にこの半導体素子の閾値電圧以上十分大きな電圧の確保が必要であるという問題があった。また、電極間電圧依存性の無いあるいは小さいMIMMetal-Insulator-Metal容量素子やMOMMetal-Oxide-Metal容量素子などを用いた場合、単位面積辺りの容量値が小さく面積効率が悪いという問題があった。本発明は、上記問題を解決するために、省面積されたLPF回路およびLPF回路を備える半導体装置を提供することにある。この発明は、要約すれば、第1のノードと第2のノードとの間に接続され、印加される電圧に応じて内部容量が変化する可変容量素子と、第1のノードと第2のノードとの間に可変容量素子と並列に接続される電圧増幅部とを備え、電圧増幅部は、第1のノードと電気的に接続される増幅器と、増幅器の出力の電圧をシフトさせるレベルシフト回路とを含み、レベルシフト回路の出力は第2のノードと電気的に接続される。本発明により、面積効率のよい半導体素子を容量素子として用いることにより、チップ面積を減少させることができる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[実施の形態の全体構成]図1は、本発明の実施の形態のデータ処理システムの構成を示す図である。図1を参照して、データ処理システムは、たとえばHDDのような半導体装置100とパーソナルコンピュータのような半導体装置200とを含む。半導体装置100と半導体装置200との間の通信は、SATASerialAdvancedTechnologyAttachment規格あるいはUSBUniversalSerialBus規格にしたがう。半導体装置100は、CPU102CentralProcessingUnitと、機能ブロック104と、RAM106RandomAccessMemory、フラッシュメモリ108と、半導体装置200とデータの送受信を行なう通信インターフェース部110とを含む。半導体装置200も、半導体装置100と同様に、CPU202と、機能ブロック204と、RAM206RandomAccessMemory、フラッシュメモリ208と、半導体装置100とデータの送受信を行なう通信インターフェース部210とを含む。図2は、図1の通信インターフェース部110の構成を表わす図である。図1の通信インターフェース部210の構成もこれと同様である。図2を参照して、通信インターフェース部110は、送信用アナログ回路部111と、受信用アナログ回路部112と、出力端子131A,131Bと、入力端子132A,132Bとを含む。送信用アナログ回路部111は、TxPLLTxPhase-LockedLoop120と、シリアライザ114と、フロントエンドFE116とを含む。TxPLL120は、機能ブロック104のRef_clkからクロック信号CLKAを受けて、クロック信号CLKA_OUTを出力する。シリアライザ114は、クロック信号CLKA_OUTに同期して、機能ブロック104のTxDataInputから出力されるパラレルの送信信号S1をシリアルの送信信号S2に変換する。シリアライザ114は、クロック信号CLKA_OUTを受信用アナログ回路部112のCDRClockDataRecovery回路130へ出力する。フロントエンドFE116は、送信用のフロントエンド回路であり、FE116の出力信号S3と出力信号S3の反転信号/S3が出力端子131A,131Bを介して、送信信号DO,DO_Bとして、半導体装置200に送信される。出力された送信信号DO,DO_Bは、SATA規格等に従ってホスト側である半導体装置200へ送信される。受信用アナログ回路部112は、フロントエンドFE126と、CDR回路130と、デシリアライザ124と、スケルチ回路128とを含む。半導体装置200からの受信信号DI,DI_Bが入力端子132A,132Bを介して受信信号R1および受信信号R1の反転信号/R1としてFE126に受信される。FE126によって受信信号R1および受信信号R1の反転信号/R1が受信信号R2に変換され、受信信号R2はCDR回路130に送信される。CDR回路130は、FE126から出力される受信信号R2からクロック信号CLKとシリアルの受信信号R3とを復元する。デシリアライザ124は、CDR回路130で復元されたクロック信号CLKに同期して、シリアルの受信信号R3をパラレル変換する。デシリアライザ124は、変換されたパラレルの受信信号R4を機能ブロック104のRxDataoutputへ出力する。一方、復元されたクロック信号CLKはRxDataclkへ出力される。出力された受信信号R4は、機能ブロック104を介して上位の層へ出力される。スケルチ回路128は、通信相手側との間で通信のハンドシェークを行い、受信信号DI,DI_Bが通信相手側から伝送された有効な信号であるか、あるいはノイズであるかを検出する。検出信号が機能ブロック104のSQdetectoroutへ出力される。図3は、TxPLL120の構成を説明するためのブロック図である。図3を参照して、TxPLL120は、クロック信号CLKAとクロック信号FEED_BACK_CLKとの位相差を電圧に変換し出力するPFDPhaseFrequencyDetector:位相周波数比較器142と、CPChargePump:チャージポンプ144と、ループフィルタとしてLPFLowPassFileter150と、入力された電圧によって出力周波数を制御することができるVCOVoltageControlledOscillator:電圧制御発振器146と、帰還ループ内に入力された周波数を整数分の1にして出力する分周器148とを含む。基準周波数となるクロック信号CLKAと、入力電圧に応じて出力発振周波数が変化するVCO146のフィードバック信号FEED_BACK_CLKとの位相周波数差をそのVCO146に入力することによって、クロック信号CLKAとクロック信号CLKA_OUTとの位相を同期させる。LPF150は、フィードバックを含むため、回路では短周期の信号変動が増幅されることで無用な発振することを回避し、不要な短周期の変動を遮断する。図4は、CDR回路130の構成を説明するためのブロック図である。図4を参照して、CDR回路130は、PDPhaseDetector:位相比較器143と、CP144と、ループフィルタとしてLPF151と、VCO146と、データを保持するフリップフロップ152とを含む。PD143は、図2のFE126から出力されるシリアルの受信信号R2とVCO146から出力されるクロック信号CLKとの位相を比較し、位相差に応じた信号を出力する。VCO146は、LPF151から出力される信号電圧の大きさに応じて出力周波数を制御する。フリップフロップ152は、シリアルの受信信号R2を保持し、VCO146から出力されるクロック信号CLKに応じて、受信信号R3をデシリアライザ124へ出力する。これによりシリアルの受信信号R2がデータ信号とクロック信号に分離される。[検討例]検討例のLPF150について説明する。図5は、検討例のLPF150の構成を説明するための図である。図5を参照して、LPF150は、CP144とVCO146との間に電気的に接続される2次のローパスフィルタである。LPF150は、電圧Vcntが供給されるノードN0と接地電位との間に接続されるコンデンサ222と、ノードN0とノードN1との間に接続される抵抗224と、ノードN1が入力端子に接続され増幅利得が-Av倍となる増幅器228と、増幅器228の出力端子と接続されるノードN2とノードN1との間に接続されるコンデンサ226とを含む。コンデンサ222およびコンデンサ226は、MOSFETで構成されるMOSキャパシタである。ここでコンデンサ226は、コンデンサ222と比較して非常に大きな容量を有するため、容量マルチプライヤ技術を用いて、実効容量値を稼ぐとともに、省面積化を図っている。具体的には、コンデンサ226の容量値をC1とすると、実効容量値はC1×1Avとして与えられる。よって、増幅器228の増幅利得Avが調整されることにより、コンデンサ226は省面積化され、半導体装置全体の面積も減少させることができる。図6は、検討例のLPF150の動作を説明するための図である。図6を参照して、縦軸に出力Vout[V]が示され、横軸に入力Vin[V]が示される。入力ノードの電圧Vinと出力ノードの電圧Voutとの電位差がわかりやすいように、増幅器228の出力ノードの電圧Vout1を示す波形WBに重ねて増幅器228の入力ノードの電圧Vinを示す波形WAが示されている。波形WAの電圧は、入力ノードの電圧Vinの増加に伴い増加する。一方、波形WBは、増幅利得が-Av倍である増幅器228によって減少する。ある程度まで電圧Vout1が減少すると増幅器228の動作範囲を超えてしまい、電圧Vout1は一定値を出力し続ける。コンデンサ226に面積効率のよいMOSキャパシタを用いた場合、コンデンサとして機能できる十分に大きく安定した所望の容量値を得るためには、容量端子間電圧=Vin-Voutにはコンデンサ226として動作させるMOSキャパシタの閾値電圧Vth以上の電圧が供給される必要がある。従って、コンデンサ226を容量素子として動作させるための入力電圧Vinの範囲は、コンデンサ226の閾値電圧Vth以上となる電圧VAから波形WBが一定値の値を出力する電圧VBまでの動作可能範囲L1となる。この動作可能範囲L1は狭いため、半導体素子を容量素子として使用することができない。なお、CDR回路130のLPF151においてもLPF150と同様なため、説明は繰り返さない。[実施の形態1]検討例のLPF150と比較しつつ、実施の形態1のLPF150Aを説明する。図7は、実施の形態1のLPF150Aの構成を説明するための図である。図7を参照して、LPF150Aは、検討例のLPF150の構成に加え、図5の増幅回路270の増幅器228に代えて、増幅回路270Aの増幅器228Aと、ソースフォロア回路であるレベルシフト回路280Aと、増幅回路270Aとレベルシフト回路280Aに安定化された電源を供給するレギュレータ230とを含む。レベルシフト回路280Aは、レギュレータ230からの電圧が供給されるノードがドレインに接続され、ゲートに増幅器228Aの出力を受けるNチャネルMOSトランジスタ232と、NチャネルMOSトランジスタ232のソースと接地電位との間に接続される電流源234とを含む。電流源234は固定電流源でも可変電流源でもどちらでもよい。例えばNチャネルMOSトランジスタを用いたカレントミラー回路を用いることもできる。また、カレントミラー回路の増幅段を可変にスイッチを介して接続されるNチャネルMOSトランジスタの個数を可変にしておき、電流設定を容易に行い消費電力や帯域特性などを行える構成をとってもよい。レギュレータ230の詳しい構成は、図示しないが、たとえば、ドレインに電源電圧VDDが与えられ、ゲートに内部回路により生成された基準電圧を受けるNチャネルMOSトランジスタを用いることで実現できる。増幅器228Aおよびレベルシフト回路280Aの動作電源電圧は、レギュレータ230を介して安定化された電圧を供給されたが、レギュレータ230を介さず、電源電圧VDDが直接供給されても良い。なお、コンデンサ226は、増幅器228Aの入力ノードとレベルシフト回路280Aの出力ノードとの間に接続される。レベルシフト回路280Aの出力ノードの電圧Vout2は、レベルシフト回路280Aがソースフォロア回路であるため、電圧Vout1からNチャネルMOSトランジスタ232の閾値電圧分だけ低い電圧となる。図8は、増幅器228Aの一例を示す図である。図8を参照して、増幅器228Aは、ノードN3と接地電位との間に直列接続されたNチャネルMOSトランジスタ252、254を含む。NチャネルMOSトランジスタ252は、ゲートとドレインとにノードN3が接続され、ソースにNチャネルMOSトランジスタ254のドレインが接続される。NチャネルMOSトランジスタ254は、ゲートに電圧Vinを受け、ドレインにNチャネルMOSトランジスタ252のソースが接続され、ソースに接地電位が与えられる。NチャネルMOSトランジスタ252とNチャネルMOSトランジスタ254との接続ノードが図7のレベルシフト回路280AのNチャネルMOSトランジスタ232のゲートに入力される。また、NチャネルMOSトランジスタ252のゲート長Lsゲート幅Wsとし、NチャネルMOSトランジスタ254のゲート長Ltゲート幅Wtとすると、このときの増幅利得AvはWs/Ls/Wt/Ltと表される。従って、NチャネルMOSトランジスタ252、254のゲート長およびゲート幅を可変にすることで、増幅器228Aの所望の増幅利得を実現できる。図9は、実施の形態1のLPF150Aの動作を説明するための図である。図9を参照して、縦軸に出力Vout[V]が示され、横軸に入力Vin[V]が示される。入力ノードの電圧Vinと出力ノードの電圧Voutとの電位差がわかりやすいように、増幅器228の出力ノードの電圧Vout1を示す波形WBとレベルシフト回路280Aの出力ノードの電圧Vout2を示す波形WCとに重ねて増幅器228の入力ノードの電圧Vinを示す波形WAが示されている。なお、波形WAおよび波形WBについては、検討例と同様なため説明は繰り返さない。図6と比較して、波形WCは、ソースフォロア回路であるレベルシフト回路280Aによって、電圧Vout1からレベルシフト回路280AのNチャネルMOSトランジスタ232の閾値電圧Vth1の電圧値だけ降下した電圧が示されている。従って、コンデンサ226を容量素子として動作させるための閾値電圧Vthが取れる入力電圧Vinの範囲が広がり、閾値電圧Vth以上となる電圧VCから波形WBが一定値の値を出力する電圧VBまでの動作可能範囲L2となる。検討例の動作可能範囲L1に比較して実施の形態1の動作可能範囲L2は広がり、半導体素子を容量素子としての動作させるための電圧マージンが大きくなる。検討例のLPF150では、半導体製造ばらつきに伴うプロセスや電源温度変動などに伴いPLL120が動作する電圧Vcntや増幅器228から出力される電圧Vout1が大きく変動するため、コンデンサ226の容量端子間電圧は条件によって大きく変動する。一方、実施の形態1のLPF150Aでは、レベルシフト回路280Aを含むことで、半導体製造ばらつきに伴うプロセスや電源温度変動などに依存せず、半導体素子を容量素子として動作させる動作可能範囲が広がる。以上図7~図9を用いて実施の形態1を説明したように、コンデンサ226は、容量マルチプライヤ技術によりコンデンサ226の容量値をC1とすると、実効容量値はC1×1Avとなり、省面積化を図ることができる。また、ソースフォロア回路でもあるレベルシフト回路280Aにより、容量電極間の電圧を容量素子の閾値電圧以上に十分大きく確保でき、面積効率が良いMOSFETから構成されるゲート容量素子を使用することができる。さらに、LPF150Aの帯域に対して、フィルタを構成する増幅回路の帯域はLPF帯域より十分に大きくする必要がある。しかし、1段のソース接地回路である増幅器228Aと1段のソースフォロア回路であるレベルシフト回路280Aを用いることで、LPF150Aは極めて高速に広帯域動作でき、少ない消費電流でも増幅利得の帯域を十分に確保することができる増幅回路を実現できる。レギュレータ230を用いることにより、電源電圧VDDの変動に対して増幅器228Aの出力電圧である電圧Vout1は電源電圧VDDの変動を受けず、安定している。そのため、電源電圧VDDのノイズに対する耐性が高く、図3のPLL120のクロック信号CLKA_OUTを低ジッタで実現できる。また、電源電圧VDDの定常的な降下時や上昇時でもレギュレータ230を介し常に安定したDC電圧が供給されるので、反転増幅回路やレベルシフト回路280Aの動作可能な範囲が広くなる。なお、このレギュレータ230によって出力される安定化された電源は、増幅回路270Aやレベルシフト回路280Aに限らず、CP144やVCO146あるいはその他の回路と共有できる。図10は、実施の形態1の電圧増幅部153の構成の一例を示す図である。図10を参照して、電圧増幅部153は、増幅回路270Tと、レベルシフト回路280Tとを含む。増幅回路270Tは、入出力がそれぞれ電圧Vinと電圧Vout1であるカスコード回路であるソース接地回路と、NチャネルMOSトランジスタ310のパワーカット用のNチャネルMOSトランジスタ314とを含む。ソース接地回路は、NチャネルMOSトランジスタ302,304,306,308とNチャネルMOSトランジスタ310とで構成される。具体的には、増幅回路270Tは、ゲートに電圧Vinを受け、ドレインに電圧Vout1が接続され、ソースに接地電圧VSSが与えられるNチャネルMOSトランジスタ310と、NチャネルMOSトランジスタ310のゲートと接地電圧VSSとの間に接続され、ゲートに信号PCが接続されるNチャネルMOSトランジスタ314とを含む。NチャネルMOSトランジスタ314のゲートに接続される信号PCPowerCutがLレベルであるとき、NチャネルMOSトランジスタ314はオフ状態となる。従って、NチャネルMOSトランジスタ310のゲートは、VSSに固定されないので、NチャネルMOSトランジスタ310がオン状態となる。さらに、増幅回路270Tは、ゲートに反転信号PCBが与えられるNチャネルMOSトランジスタ302と、ゲートに信号APGAIN0が与えられるNチャネルMOSトランジスタ304と、ゲートに信号APGAIN1が与えられるNチャネルMOSトランジスタ306と、ゲートに信号APGAIN2が与えられるNチャネルMOSトランジスタ308とを含む。NチャネルMOSトランジスタ302,304,306,308は電源電圧VDDと電圧Vout1との間に並列に接続される。レベルシフト回路280Tは、ソースフォロア回路であり、可変電流源234Tと、ゲートに電圧Vout1を受け、ソースに可変電流源234TのNチャネルMOSトランジスタ330のソースが接続されるNチャネルMOSトランジスタ232Tと、パワーカット用のPチャネルMOSトランジスタ312とを含む。可変電流源234Tは、カレントミラー回路CM1~3と、各カレントミラー回路CM1~3のパワーカット用のMOSスイッチMS1,MS2およびNチャネルMOSトランジスタ316,318,322とを含む。具体的には、カレントミラー回路CM1は、ドレインに電圧IREFが接続され、ゲートにMOSスイッチMS1を介して電圧IREFが電気的に接続され、ソースに接地電圧が接続されるNチャネルMOSトランジスタ344と、ゲートにMOSスイッチMS1を介して電圧IREFが接続され、ソースに接地電圧が接続され、ドレインにカレントミラー回路CM2のNチャネルMOSトランジスタ336のドレインが接続されるNチャネルMOSトランジスタ344とを含む。MOSスイッチMS1は、ゲートに信号PCが接続されるPチャネルMOSトランジスタ356と、ゲートに信号PCの反転信号PCBが接続されるNチャネルMOSトランジスタ358とを含み、MOSスイッチの入力には電圧IREFが接続されている。カレントミラー回路CM2は、ソースに電源電圧VDDが与えられ、ドレインおよびゲートにカレントミラー回路CM1のNチャネルMOSトランジスタ342のドレインが接続されるPチャネルMOSトランジスタ336と、PチャネルMOSトランジスタ336とカレントミラー対となるISEL0~2およびISELBとを含む。ISEL0は、入力IN1に選択信号APIREF0が接続され、入力IN2にPチャネルMOSトランジスタ336のドレインが接続される選択回路340と、ゲートに選択回路340の出力信号OUTが接続され、ソースに電源電圧VDDが与えられ、ドレインにカレントミラー回路CM3のNチャネルMOSトランジスタ324のドレインが接続されるPチャネルMOSトランジスタ328とを含む。ISEL1は、入力IN1に選択信号APIREF1が接続され、入力IN2にPチャネルMOSトランジスタ336のドレインが接続される選択回路340と、ゲートに選択回路340の出力信号OUTが接続され、ソースに電源電圧VDDが与えられ、ドレインにカレントミラー回路CM3のNチャネルMOSトランジスタ324のドレインが接続されるPチャネルMOSトランジスタ332とを含む。ISEL2は、入力IN1に選択信号APIREF2が接続され、入力IN2にPチャネルMOSトランジスタ336のドレインが接続される選択回路340と、ゲートに選択回路340の出力信号OUTが接続され、ソースに電源電圧VDDが与えられ、ドレインにカレントミラー回路CM3のNチャネルMOSトランジスタ324のドレインが接続されるPチャネルMOSトランジスタ334とを含む。ISELBは、入力IN1に信号PCの反転信号PCBが接続され、入力IN2にPチャネルMOSトランジスタ336のドレインが接続される選択回路340と、ゲートに選択回路340の出力信号OUTが接続され、ソースに電源電圧VDDが与えられ、ドレインにカレントミラー回路CM3のNチャネルMOSトランジスタ324のドレインが接続されるPチャネルMOSトランジスタ326とを含む。図11は、カレントミラー回路CM2の選択回路340を示す回路図である。図11を参照して、選択回路340は、PチャネルMOSトランジスタ366およびNチャネルMOSトランジスタ368からなるMOSスイッチMSIと、信号IN1の論理を反転するインバータ362と、ゲートに信号IN1が接続され、ソースに電源電圧VDDが与えられ、ソースにMSIの出力信号OUTが接続されるPチャネルMOSトランジスタ364とを含む。信号IN1にHレベルが入力されると、MOSスイッチ370はオン状態、PチャネルMOSトランジスタ364はオフ状態となり、信号IN2が信号OUTとして出力される。一方、信号IN1にLレベルが入力されると、MOSスイッチ370はオフ状態、PチャネルMOSトランジスタ364はオン状態となり、電源電圧VDDからPチャネルMOSトランジスタ364の閾値分だけ低下した電圧が信号OUTに供給される。再び図10を参照すると、選択回路340の制御信号APIREF0~APIREF2のいずれかを選択し、選択された制御信号にHレベルを入力すると、PチャネルMOSトランジスタ336と選択された選択回路340に対応するPチャネルMOSトランジスタ326,328,332,334のいずれかとからなるカレントミラー回路を構成し、選択されたPチャネルMOSトランジスタのゲート長ゲート幅に応じて電流値を変化させて電流を流すことができる。カレントミラー回路CM2で生成された電流は、カレントミラー回路CM3によってさらに電流値が増幅される。カレントミラー回路CM3は、ゲートにMOSスイッチMS2を介してカレントミラー回路CM2の各PチャネルMOSトランジスタ326,328,332,334の各ドレインが電気的に接続され、ドレインにカレントミラー回路CM2の各PチャネルMOSトランジスタ326,328,332,334の各ドレインが接続され、ソースに接地電圧VSSが接続されるNチャネルMOSトランジスタ324と、ゲートにMOSスイッチMS2を介してカレントミラー回路CM2の各PチャネルMOSトランジスタ326,328,332,334の各ドレインが電気的に接続され、ドレインにNチャネルMOSトランジスタ232Tのソースが接続され、ソースに接地電圧VSSが接続される330とを含む。このNチャネルMOSトランジスタ232TとNチャネルMOSトランジスタ330との間の接続ノードに供給される電圧が電圧Vout2として出力される。以上のように、増幅回路270Tは、NチャネルMOSトランジスタ304,306,308のゲート長ゲート幅を変化させることで所望の増幅利得を得ることができる。また。NチャネルMOSトランジスタ310のゲート長ゲート幅を変化させることでも所望の増幅利得を得ることができる。さらに、NチャネルMOSトランジスタ310についても複数のNチャネルMOSトランジスタをNチャネルMOSトランジスタ310と並列に接続することによっても実現できる。レベルシフト回路280Tの電流源についても、PチャネルMOSトランジスタ328、332,334のゲート長ゲート幅を変化させることで、可変な電流源を得ることができる。[実施の形態2]検討例のLPF150と比較しつつ、実施の形態2のLPF150Bを説明する。図12は、実施の形態2のLPF150Bの構成を示す図である。図12を参照して、LPF150Bは、図5のLPF150の構成に加え、図5の増幅回路270の増幅器228に代えて、増幅回路270Bとレベルシフト回路280Bとを含む。増幅回路270Bは、差動増幅器228Bと、抵抗値Rsの抵抗素子236と、抵抗値Rfの抵抗素子238とによって構成される反転増幅回路を含む。差動増幅器228Bの反転入力端子は、抵抗素子236を介して入力される電圧Vinを供給するノードに接続されるとともに抵抗素子238を介して差動増幅器228Bの電圧Vout1が供給するノードに接続される。非反転入力端子には接地電位が与えられる。レベルシフト回路280Bは、差動増幅器228Bの出力される電圧Vout1をゲートに受け、ドレインに電源電圧VDDが与えられるNチャネルMOSトランジスタ232と、NチャネルMOSトランジスタ232のソースと接地電位との間に接続される電流源234とを含む。このLPF150Bのような構成を取ることにより、電源電圧にノイズが印加されたとき差動増幅器228Bから出力される電圧Vout1が電源電圧変動を受けにくい。このためVCO146に入力される電圧Vcntの変動も抑えられ、PLL120のクロック信号CLKA_OUTを低ジッタで実現でき、電源電圧ノイズに対する耐性が高い。また、増幅利得Avは抵抗値Rfと抵抗値Rsとの比で容易に設定できる。具体的には増幅利得Av=Rf/Rsと示される。また、抵抗素子236,238を可変にする構成とすることができる。これによって、所望の増幅利得Avを容易に設定できる。[実施の形態3]検討例のLPF150と比較しつつ、実施の形態3のLPF150Cを説明する。図13は、実施の形態3のLPF150Cの構成を示す図である。図13を参照して、LPF150Cは、図5のLPF150の構成に加え、図5の増幅回路270の増幅器228に代えて、増幅回路270Cとレベルシフト回路280Bとを含む。増幅回路270Cは、差動増幅器228Cと抵抗値Rsの抵抗素子236Aと,抵抗値Rfの抵抗素子238Aとによって構成される非反転増幅回路と、電圧Vout3が供給されるノードに入力ノードが接続される増幅利得が-1倍である増幅器228Dとを含む。差動増幅器228Cの反転入力端子は、抵抗素子236Aを介して入力される接地電位を供給するノードに接続されるとともに抵抗素子238Aを介して差動増幅器228Cの電圧Vout3のノードに接続される。非反転入力端子には電圧Vinを供給するノードが与えられる。増幅器228Dからの電圧Vout1の出力ノードはレベルシフト回路280Bに接続される。このLPF150Cのような構成を取ることにより、電源電圧にノイズが印加されたとき差動増幅器228Bから出力される電圧Vout1が電源電圧変動を受けにくい。このためVCO146に入力される電圧Vcntの変動も抑えられ、PLL120のクロック信号CLKA_OUTを低ジッタで実現でき、電源電圧ノイズに対する耐性が高い。また、増幅利得は抵抗値Rfと抵抗値Rsとの比で容易に設定できる。具体的には増幅利得Av=Rf/Rsと示される。また、抵抗素子236,238を可変にする構成とすることができる。これによって、所望の増幅利得を容易に設定できる。[実施の形態4]検討例のLPF150と比較しつつ、実施の形態4のLPF150Dを説明する。図14は、実施の形態4のLPF150Dの構成を示す図である。図14を参照して、LPF150Dは、図5のLPF150の構成に加え、レベルシフト回路280Cをさらに含む。レベルシフト回路280Cは、増幅器228の出力される電圧Vout1をゲートに受け、ドレインが電源電圧VDDに接続されるNチャネルMOSトランジスタ232Aと、NチャネルMOSトランジスタ232Aのソースと接地電位との間に接続される電流源234とを含む。ここで、コンデンサ226およびNチャネルMOSトランジスタ232Aは、プロセス工程において同じ閾値電圧Vthを有するように作製されている。このような構成により半導体プロセス製造ばらつきで閾値電圧のプロセス変動があった場合でも、コンデンサ226を構成するNチャネルMOSトランジスタおよびNチャネルMOSトランジスタ232Aの閾値電圧のばらつきは小さく抑えられる。以下、実施の形態4において、閾値電圧が低いNチャネルMOSトランジスタで作製されたLPF150Dの動作と、閾値電圧が高いNチャネルMOSトランジスタで作製されたLPF150Dの動作とについて説明する。図15は、閾値電圧が低いMOS容量素子の容量値と容量端子間電圧Vgを説明するための図である。図15を参照して、閾値電圧VthAが小さいMOSFETを用いてMOS容量素子を作製した場合は、閾値電圧VthAが低いため、比較的低い電圧でMOS容量素子が一定の容量値を有し、容量素子としての動作を有する。具体的には容量端子間電圧が閾値電圧VthA以上である電圧区間Aが容量端子間電圧Vgに与えられれば、MOS容量素子は一定の容量値を持つ容量素子として動作する。図16は、閾値電圧Vthが低い場合の実施の形態4の動作を説明するための図である。図16を参照して、縦軸に出力Vout[V]が示され、横軸に入力Vin[V]が示される。入力ノードの電圧Vinと出力ノードの電圧Voutとの電位差がわかりやすいように、増幅器228の出力ノードの電圧Vout1を示す波形WBとレベルシフト回路280Aの出力ノードの電圧Vout2を示す波形WD1とに重ねて増幅器228の入力ノードの電圧Vinを示す波形WAが示されている。なお、波形WAおよび波形WBについては、検討例と同様なため説明は繰り返さない。波形WD1は、図14のソースフォロア回路であるレベルシフト回路280Cによって、電圧Vout1からNチャネルMOSトランジスタ232Aの閾値電圧VthAの電圧値分だけ降下した電圧が示されている。この閾値電圧VthAは低いため、電圧Vout1から電圧Vout2へのシフト量も小さくなる。しかし、コンデンサ262についてもNチャネルMOSトランジスタ232Aと同じ閾値電圧VthAのMOSFETを用いているため、図15において説明したようにコンデンサ226が容量素子として動作するための容量端子間電圧も同様に低くなる。よって閾値電圧の変動に伴い、ソースフォロア回路であるレベルシフト回路280Cによってレベルシフトさせる電圧が小さくても、コンデンサ226の電極間Vin-Vout2に十分な電圧を確保することができるため、実施の形態4のLPF150Dは安定に動作することができる。図17は、閾値電圧が高いMOS容量素子の容量値と容量端子間電圧Vgを説明するための図である。図17を参照して、閾値電圧VthBが大きいMOSFETを用いてMOS容量素子を作製した場合は、閾値電圧VthBが高いため、図15の比較的高い電圧でMOS容量素子が一定の容量値を有し、容量素子としての動作を有する。具体的には容量端子間電圧が閾値電圧VthB以上である電圧区間Bが供給されれば、MOS容量素子は一定の容量値を持つ容量素子として動作する。図18は、閾値電圧Vthが高い場合の実施の形態4の動作を説明するための図である。図18を参照して、縦軸に出力Vout[V]が示され、横軸に入力Vin[V]が示される。入力ノードの電圧Vinと出力ノードの電圧Voutとの電位差がわかりやすいように、増幅器228の出力ノードの電圧Vout1を示す波形WBとレベルシフト回路280Aの出力ノードの電圧Vout2を示す波形WD2とに重ねて増幅器228の入力ノードの電圧Vinを示す波形WAが示されている。なお、波形WAおよび波形WBについては、検討例と同様なため説明は繰り返さない。波形WD2は、ソースフォロア回路であるレベルシフト回路280Cによって、電圧Vout1からNチャネルMOSトランジスタ232Aの閾値電圧VthBの電圧値だけ降下した電圧が示されている。この閾値電圧VthBは高いため、電圧Vout1から電圧Vout2へのシフト量は大きくなる。しかし、コンデンサ262についてもNチャネルMOSトランジスタ232Aと同じ閾値電圧VthBのMOSFETを用いているため、コンデンサ226が容量素子として動作するための容量端子間電圧も同様に高くなる。よって閾値電圧の変動に伴い、ソースフォロア回路であるレベルシフト回路280Cによってレベルシフトさせる電圧が大きくても、コンデンサ226の電極間Vin-Vout2に十分な電圧を確保することができるため、実施の形態4のLPF150Dは安定に動作することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"