"ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、前記第1電界効果トランジスタのソースと前記第2電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続され、カソードが、前記第2電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする半導体装置。前記ダイオードは、前記第2電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであることを特徴とする請求項1に記載の半導体装置。ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、前記第1電界効果トランジスタのソースと前記第2電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第1電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする半導体装置。前記第1電界効果トランジスタは、III族窒化物半導体を含むことを特徴とする請求項1~3のいずれか1項に記載の半導体装置。前記抵抗は、半導体のチップ上に製作されていることを特徴とする請求項1~4のいずれか1項に記載の半導体装置。請求項1~5のいずれか1項に記載の半導体装置を備えることを特徴とする電子機器。しかしながら、非特許文献2に記載の構成では、ノーマリーオン型のJFETをオフさせるために負電源を供給する必要があるため、負電源が必要になる。そして、負電源が必要になることにより、製造コストが増大するという問題点があった。また、非特許文献2に示されるような、ノーマリーオン型SiCJFETとMOSFETとのカスコード接続回路において、逆回復特性の改善を図ると、EMCelectromagneticcompatibility:電磁的両立性が悪化するという課題がある。ここで、逆回復特性の測定について、図10を用いて説明する。逆回復特性測定実験測定装置130図10は、評価対象121の逆回復特性を測定する測定装置130の回路図である。測定装置130は、電圧源V130、容量C130、電流計I130、コイルL130、信号発生器OS130、及び、装置FET125を備える。評価対象121は、図11で示される従来の半導体装置121’即ち複合素子であり、ノーマリーオン型のFET123とノーマリーオフ型のMOSFET124と、抵抗R121とを備える。ここで、ノーマリーオン型のFET123とノーマリーオフ型のMOSFET124とは、抵抗R121を介してカスコード接続されて構成されている。なお、ノーマリーオフ型のMOSFET124のゲートを、半導体装置121’のゲートと称する。同様に、ノーマリーオフ型のMOSFET124のソースを、半導体装置121’のソースと称する。さらに、ノーマリーオン型のFET123のドレインを、半導体装置121’のドレインと称する。評価対象121即ち半導体装置121’では、MOSFET124のゲートと、MOSFET124のソースとが短絡されている。この場合、MOSFET124のソースがダイオードのアノードとして作用し、MOSFET124のドレインがダイオードのカソードとして作用する。よって、MOSFET124がダイオード特性を示す。カスコード接続により評価対象121もダイオード特性を示す。図10の回路は、評価対象121の逆回復特性を測定する回路である。図10の測定装置130において、電圧源V130の出力は、容量C130の一端と、電流計I130の出力と、コイルL130の一端とに接続されている。コイルL130の他端と、抵抗R121の一端と、MOSFET124のソースと、MOSFET124のゲートと、装置FET125のドレインとは、互いに接続されている。抵抗R121の他端は、FET123のゲートに接続されている。FET123のソースは、MOSFET124のドレインに接続されている。FET123のドレインは、電流計I130の入力に接続されている。そして、電圧源V130の入力-と、容量C130の他端と、装置FET125のソースとは、電気的に接地されている。逆回復特性の測定ここで、図10の回路を用いて行う逆回復特性の測定について、以下に説明する。まず、図10の測定回路において、信号発生器OS130から装置FET125のゲートにハイレベルの信号を出力して、装置FET125をオンさせる。すると、電源電圧電圧源V130の出力電圧によって、コイルL130に電流が流れる。その間、評価対象121はオフしている。即ち、評価対象121内の2つのFETは、共にオフしている。コイルL130に電流を流した状態で装置FET125をオフさせると、装置FET125のドレインの電位、即ち、半導体装置121’のソースの電位が上昇する。そして、半導体装置121’のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のFET123が導通する。但し、この状態では、ノーマリーオフ型のMOSFET124はまだオフの状態である。半導体装置121’のソースの電位が、ノーマリーオフ型のMOSFET124が有するボディダイオードの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオードがオンして評価対象121がオンする。評価対象121がオンすることにより、電流が回生し、半導体装置121’のソースにおける電位上昇は止まる。評価対象121がオンした際の回生する電流は、コイルL130の一端→コイルL130の他端→MOSFET124のソース→MOSFET124のドレイン→FET123のソース→FET123のドレイン→電流計I130の経路で流れる。以上が、逆回復特性の測定における前段階である。逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置FET125をオンさせる。これにより、評価対象121において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、di/dtである。前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流が流れる。逆回復電流は、電流計I130→FET123のドレイン→FET123のソース→MOSFET124のドレイン→MOSFET124のソース→装置FET125のドレイン→装置FET125のソース→グランドGNDの経路で流れる。MOSFET124の有するボディダイオードがオフする、即ち回復すると同時に、装置FET125のドレインの電位、即ち、半導体装置121’のソースの電位が低下し始める。半導体装置121’のソースの電位低下に伴い、MOSFET124の有するボディダイオードがオフするので、MOSFET124のドレイン-ソース間電圧が上昇する。FET123のゲート-ソース間電圧が、負の閾値電圧を越えて0Vに近づくと、FET123がオフする。装置FET125のドレインの電位、即ち、半導体装置121’のソースの電位が、グランド電圧まで降下する。より正確には、装置FET125のドレインの電位、即ち、半導体装置121’のソースの電位が、装置FET125のオン電圧まで降下する。このようにして、評価対象121がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、評価対象121の逆回復特性を測定することが出来る。回生後に流れる電流ここで、前記回生が生じた後に流れる電流について補足する。前記回生する電流が流れている状態で、装置FET125をオンさせると、コイルL130に流れる電流が、前記回生する電流から、装置FET電流装置FET125に流れるに切り替わる。但し、図10の回路における各ダイオードが、理想的なダイオードである場合、前記回生する電流は、ゼロになった後にゼロのままとなる。電流が切り替わった直後、即ち、前記回生する電流がゼロになった直後、MOSFET124のドレインからソースに向かって電流が流れる。何故ならば、MOSFET124の有するボディダイオードは、まだ回復していないためである。コイルL130に流れる電流が、前記回生する電流から装置FET電流に切り替わる過程で、FET123はオン状態を維持している。MOSFET124の有するボディダイオードがオフすると、MOSFET124の出力容量ドレイン-ソース間寄生容量へ充電電流が流れる。FET123はオン状態を維持している。ここで、MOSFET124の内部ゲート抵抗が小さい場合を考える。この場合、MOSFET124のドレイン-ソース間電圧が、FET123の閾値電圧FET123がノーマリーオンなので負の電圧の絶対値より高くなると、FET123がオフして、充電電流が流れる。充電が終了すると、即ち、装置FET125のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。一方、MOSFET124の内部ゲート抵抗が大きい場合を考える。この場合、MOSFET124のドレイン-ソース間電圧が上がると、内部ゲート抵抗とFET123の入力容量とで定まる時定数に応じた遅延を経て、負の電圧であるFET123のゲート-ソース間電圧の絶対値が小さくなる0Vへ近づく。遅延を介しているので、FET123のゲート-ソース間電圧の絶対値が閾値以下になる前に、MOSFET124のドレイン-ソース間電圧がブレイクダウン電圧を越える。この結果、MOSFET124に、充電電流とは別の電流であるブレイクダウン電流が流れる。負の電圧であるFET123のゲート-ソース間電圧の絶対値が、閾値以下になると、FET123がオフして、充電電流が流れる。充電が終了すると、即ち、装置FET125のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。前記回生する電流がゼロになった後に流れ始めて、充電が終了するまで流れる電流が、逆回復電流である。逆回復電流と充電電流とは明確に区分することが難しく、逆回復電流の中に充電電流も含まれる。従来の発明が有している課題従来の発明が有している課題をまとめる。非特許文献2に係る発明では、上述したように、負電源の追加による製造コストの増大という問題点があった。次に、非特許文献1には、カスコード接続を用いて構成された半導体装置は逆回復特性が悪い旨の記載がある。ここで、逆回復特性のみを改善したいのであれば、図10の評価対象121において抵抗R121の抵抗値を小さくして、評価対象121のオフを速くすればよい。ただし、抵抗R121の抵抗値を小さくすると、評価対象121のオンも速くなる。このため、非特許文献1にある通り、EMCが悪化する。ここで、図12は、抵抗R121の抵抗値を小さくすることによって、逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図である。図12のaは、抵抗R121が10Ωである場合の波形図であり、図12のbは、抵抗R121が0Ωゼロオームである場合の波形図である。図12のa及びbから分かるように、抵抗R121の抵抗値を小さくすると、逆回復電流Irが減少する。また、逆回復時間trも、前記抵抗値を小さくすると短くなる。最後に、特許文献1,2に係る発明は、いずれもカスコード接続を用いて構成された半導体装置を備えている。よって、非特許文献1に係る発明と同様に、逆回復特性とEMCとがトレードオフの関係になる。このように、カスコード接続を用いて構成された半導体装置を備える従来の半導体装置例えば評価対象121では、負電源により製造コストが増加するか、逆回復特性とEMCとがトレードオフの関係になっていた。本発明は、前記従来の問題点に鑑みなされたものであって、その目的は、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供することにある。本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、前記第1電界効果トランジスタのソース電極と前記第2電界効果トランジスタのドレイン電極とが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続され、カソードが、前記第2電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする。前記発明によれば、前記半導体装置は、前記ダイオードを備えている。よって、カスコード接続された2つの電界効果トランジスタ前記第1電界効果トランジスタ及び前記第2電界効果トランジスタにおいて、前記第2電界効果トランジスタに流れる電流がオフする際に、前記抵抗に優先して前記ダイオードにゲート駆動電流が流れる。前記ゲート駆動電流は、前記第1電界効果トランジスタのドレイン→前記第1電界効果トランジスタのドレインゲート寄生容量→前記第1電界効果トランジスタのゲート→前記ダイオード→前記第2電界効果トランジスタのソースの経路と、前記第1電界効果トランジスタのソース→前記第1電界効果トランジスタのゲートソース寄生容量→前記第1電界効果トランジスタのゲート→前記ダイオード→前記第2電界効果トランジスタのソースの経路とで流れる。よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。従って、前記半導体装置は、前記逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。また、前記半導体装置は前記ダイオードを備えているため、前記ダイオードと並列に接続された前記抵抗の抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、前記抵抗の抵抗値は、良好なEMCelectromagneticcompatibility:電磁的両立性を実現することが出来る程度にスイッチング損失が大きくなりすぎない程度に大きな値とすればよい。これにより、良好なEMCを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第1電界効果トランジスタを動作させるために負電源負の電圧を供給する電圧源を設ける必要が無いので、従来の半導体装置よりも安価である。従って、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。前記半導体装置では、前記ダイオードは、前記第2電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであってもよい。この場合、前記第2電界効果トランジスタと前記ダイオードが同一チップで製作可能なため、前記第2電界効果トランジスタと前記ダイオードを別々に実装するものと比較してコストを削減することができる。また、ショットキー接合ダイオードである前記ダイオードは、オンするまでの時間が、PN接合ダイオードである前記ダイオードよりも短いので、前記ゲート駆動電流をより早く流して、前記半導体装置を高速にオフすることが出来る。本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、前記第1電界効果トランジスタのソースと前記第2電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第1電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする。前記発明によれば、前記半導体装置は、前記ダイオード及び前記容量を備えている。よって、カスコード接続された2つの電界効果トランジスタ前記第1電界効果トランジスタ及び前記第2電界効果トランジスタにおいて、半導体装置に流れる電流がオフする際に、前記ダイオード、前記容量及び前記抵抗に、ゲート駆動電流の一部が流れる。前記ゲート駆動電流は、前記ダイオードの寄生容量→前記容量→前記抵抗→→前記第2電界効果トランジスタのソースの経路で流れる。よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。従って、前記半導体装置は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。また、前記半導体装置は、前記ゲート駆動電流を流すために、前記ダイオード及び前記容量を備えている。これにより、前記容量の容量値は、良好なEMCを実現するために大きくする必要が無くなる。これにより、良好なEMCを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第1電界効果トランジスタを動作させるために負電源負の電圧を供給する電圧源を設ける必要が無いので、従来の半導体装置よりも安価である。従って、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。前記いずれかの半導体装置では、前記第1電界効果トランジスタは、III族窒化物半導体を含んでもよい。これにより、前記第1電界効果トランジスタをノーマリーオン型の電界効果トランジスタとすることが出来るとともに、前記第1電界効果トランジスタにおいて高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。前記いずれかの半導体装置では、前記抵抗は、半導体のチップ上に製作されていてもよい。これにより、前記半導体装置複合素子を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。本発明の電子機器は、前記いずれかの半導体装置を備えているので、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。本発明の半導体装置は、以上のように、第1電界効果トランジスタのソースと第2電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続され、カソードが、前記第2電界効果トランジスタのソースに接続されるダイオードとを備えるものである。また、本発明の半導体装置は、以上のように、第1電界効果トランジスタのソースと第2電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第1電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第1電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えるものである。それゆえ、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供するという効果を奏する。本発明の一実施形態について図1,図2及び図5~図8に基づいて説明すれば、以下の通りである。第1実施形態半導体装置1の構成図1は、本実施形態に係る半導体装置1の回路図である。半導体装置1即ち複合素子は、ノーマリーオン型のFET3第1電界効果トランジスタと、ノーマリーオフ型のMOSFET4第2電界効果トランジスタと、抵抗Rgsと、ダイオードD1とを備える。ノーマリーオン型のFET3とノーマリーオフ型のMOSFET4とは、カスコード接続されて構成されている。また、ノーマリーオフ型のMOSFET4は、ボディダイオード4dを有している。さらに、FET3は、窒化ガリウムGaN、AlGaN及びInGaN等に代表されるIII族窒化物半導体化合物半導体を含んでいる。これにより、FET3をノーマリーオン型の電界効果トランジスタとすることが出来るとともに、FET3において高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。ここで、MOSFET4のゲートを、半導体装置1のゲート図1のGと称する。同様に、MOSFET4のソースを、半導体装置1のソース図1のSと称する。さらに、FET3のドレインを、半導体装置1のドレイン図1のDと称する。図1の半導体装置1において、MOSFET4のソースと、ボディダイオード4dのアノードと、抵抗Rgsの一端と、ダイオードD1のカソードとは、互いに接続されている。また、MOSFET4のドレインと、ボディダイオード4dのカソードと、FET3のソースとは、互いに接続されている。さらに、抵抗Rgsの他端と、ダイオードD1のアノードと、FET3のゲートとは、互いに接続されている。半導体装置1の動作図1の半導体装置1では、半導体装置1をオンする際は、後述する電圧の変化率dv/dtを抑える小さくすることにより、良好なEMCelectromagneticcompatibility:電磁的両立性を実現する。また、半導体装置1をオフする際は、ダイオードD1により高速にオフすることで、良好な逆回復特性を実現する。まず、電圧の変化率dv/dtを抑えることにより、良好なEMCを実現する点に関連して、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズについて、図5を用いて以下に説明する。電圧の変化率dv/dtとノイズとの関係図5は、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。図5の回路は、半導体装置51と、インバータ回路52とから構成されている。半導体装置51は、ハイサイドFET61と、ローサイドFET62と、発振回路60と、容量C60とを備えている。容量C61,C62は、後述する寄生容量である。ハイサイドFET61は、ボディダイオード61dを有しており、ローサイドFET62は、ボディダイオード62dを有している。インバータ回路52は、コイルL51と、容量C52とを備えている。容量C51は、後述する寄生容量である。図5の回路において、容量C60の一端と、ハイサイドFET61のドレインと、ボディダイオード61dのカソードと、容量C61の一端とには、入力電圧Vinが印加される。ハイサイドFET61のゲートには、発振回路60から制御信号Sc-1が入力される。ハイサイドFET61は、制御信号Sc-1に応じて、オンまたはオフする。ローサイドFET62のゲートには、発振回路60から制御信号Sc-2が入力される。ローサイドFET62は、制御信号Sc-2に応じて、オンまたはオフする。ハイサイドFET61のソースと、ボディダイオード61dのアノードと、容量C61の他端と、ローサイドFET62のドレインと、ボディダイオード62dのカソードと、容量C62の一端と、コイルL51の一端と、容量C51の一端とは、接続されている。コイルL51の他端と、容量C51の他端とは、容量C52の一端に接続されている。そして、容量C60の他端と、ローサイドFET62のソースと、ボディダイオード62dのアノードと、容量C62の他端と、容量C52の他端とは、電気的に接地されている。ここで、図5の回路において、制御信号Sc-2によりローサイドFET62がオフして、還流電流がハイサイドFET61のボディダイオード61dを通って流れている状態を考える。まず、ハイサイドFET61には、容量C61が寄生している。同様に、ローサイドFET62には容量C62が寄生しており、コイルL51には容量C51が寄生している。以上に示した状態で、制御信号Sc-2によりローサイドFET62をオンした場合を考える。この場合、図5において、矢印つき破線L1で示される経路において、ハイサイドFET61の逆回復電流が流れる。ハイサイドFET61の逆回復電流の最大値は、当該逆回復電流が流れる直前に流れていた電流の変化率di/dtに依存し、一般に、変化率di/dtが大きいほど大きくなる。ハイサイドFET61のボディダイオード61dがオフすると、ローサイドFET62のドレインに接続されている寄生容量容量C51,C61,C62のそれぞれにおいて、充電または放電が行われる。容量C51の充放電電流の経路を、矢印付き実線L2で示す。容量C61の充電電流の経路を、矢印付き実線L3で示す。容量C62の放電電流の経路を、矢印付き実線L4で示す。これらの電流放電電流または充電電流の大きさは、入力電圧Vinの変化率dv/dtに比例する。一方、図5の回路において、電流が流れる経路には、インダクタンスが寄生する。寄生インダクタンスにおける電流の変化は、経路上に設けられたノードの電位を変化させたり、経路の周囲の磁界を変化させたりする。ノードにおける電位の変化は、入力電圧Vinが入力される端子における伝導性ノイズ源となる。経路の周囲における磁界の変化は、空間に放射される放射性ノイズのノイズ源となる。よって、ノイズを低減することにより良好なEMCを実現するためには、逆回復電流の変化と充放電電流の変化とを小さくすることが有効である。逆回復電流の変化を小さくするには、充放電電流の変化率di/dtを小さくすること、または、変化率di/dtに対する依存性を小さくすることが有効である。充放電電流の変化即ち充放電電流の変化率di/dtを小さくするためには、d2v/dt2を小さくすればよい。そして、d2v/dt2を小さくするためには、dv/dtを小さくすることが有効である。一般に、一方のFETがオンする際のdv/dtを小さくするような設計を行うと、前記一方のFETに接続されているダイオード他方のFETが有するボディダイオードのdi/dtも小さくなる。以上のように、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを低減して、良好なEMCを実現するためには、電圧の変化率dv/dtを小さくすればよい。但し、小さくし過ぎるとスイッチング損失が増えるので、EMCとスイッチング損失とを考慮した最適なdv/dtバランスの良いdv/dtとする必要がある。ここで、本実施形態に係る半導体装置1の逆回復特性の測定について、図2を用いて説明する。逆回復特性測定実験測定装置30図2は、本実施形態に係る半導体装置1の逆回復特性を測定する測定装置30の回路図である。測定装置30は、電圧源V30、容量C30、電流計I30、コイルL30、信号発生器OS30、及び、装置FET25を備える。半導体装置1では、MOSFET4のゲートと、MOSFET4のソースとが短絡されている。この場合、MOSFET4のソースがダイオードのアノードとして作用し、MOSFET4のドレインがダイオードのカソードとして作用する。よって、MOSFET4がダイオード特性を示す。図2の回路は、MOSFET4が構成するダイオードの逆回復特性を測定する回路である。図2の測定回路30において、電圧源V30の出力は、容量C30の一端と、電流計I30の出力と、コイルL30の一端とに接続されている。コイルL30の他端と、抵抗Rgsの一端と、ダイオードD1のカソードと、MOSFET4のソースと、ボディダイオード4dのアノードと、MOSFET4のゲートと、装置FET25のドレインとは、互いに接続されている。抵抗Rgsの他端は、ダイオードD1のアノードと、FET3のゲートとに接続されている。FET3のソースは、MOSFET4のドレインとボディダイオード4dのカソードとに接続されている。FET3のドレインは、電流計I30の入力に接続されている。そして、電圧源V30の入力-と、容量C30の他端と、装置FET25のソースとは、電気的に接地されている。逆回復特性の測定ここで、図2の回路を用いて行う逆回復特性の測定について、以下に説明する。まず、図2の測定回路において、信号発生器OS30から装置FET25のゲートにハイレベルの信号を出力して、装置FET25をオンさせる。すると、電源電圧電圧源V30の出力電圧によって、コイルL30に電流が流れる。その間、半導体装置1はオフしている。即ち、半導体装置1内の2つのFETは、共にオフしている。コイルL30に電流を流した状態で装置FET25をオフさせると、装置FET25のドレインの電位、即ち、半導体装置1のソースの電位が上昇する。そして、半導体装置1のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のFET3が導通する。FET3が導通する際は、半導体装置1のソース→抵抗Rgs→FET3のゲートの経路で、ゲート駆動電流Ig1が流れる。但し、この状態では、ノーマリーオフ型のMOSFET4はまだオフの状態である。半導体装置1のソースの電位が、ノーマリーオフ型のMOSFET4が有するボディダイオード4dの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード4dがオンして半導体装置1がオンする。半導体装置1がオンすることにより、電流が回生し、半導体装置1のソースにおける電位上昇は止まる。半導体装置1がオンした際の回生する電流は、コイルL30の一端→コイルL30の他端→MOSFET4のソース→MOSFET4のドレイン→FET3のソース→FET3のドレイン→電流計I30の経路で流れる。以上が、逆回復特性の測定における前段階である。逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置FET25をオンさせる。これにより、半導体装置1において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、di/dtである。前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流図6のIrが流れる。逆回復電流は、電流計I30→FET3のドレイン→FET3のソース→MOSFET4のドレイン→MOSFET4のソース→装置FET25のドレイン→装置FET25のソース→グランドGNDの経路で流れる。また、半導体装置1は、ダイオードD1を備えている。このため、MOSFET4の有するボディダイオード4dがオフするのと同時にゲート駆動電流Ig2が流れる。ゲート駆動電流Ig2は、電流計I30→FET3のドレイン→FET3のゲート→ダイオードD1→装置FET25のドレイン→装置FET25のソース→グランドGNDの経路で流れる。ゲート駆動電流Ig2によってFET3のゲート-ソース電圧がしきい値以下になったところで、FET3がオフし、逆回復電流がゼロとなる。このように、半導体装置1では、ゲート駆動電流Ig2がダイオードD1を介して流れるので、装置FET25のドレインの電位低下、即ち、半導体装置1のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置1は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置1は、従来の半導体装置よりも良好な逆回復特性を実現する。また、半導体装置1はダイオードD1を備えているため、ダイオードD1と並列に接続された抵抗Rgsの抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、抵抗Rgsの抵抗値は、良好なEMCを実現することが出来る程度にスイッチング損失が大きくなりすぎない程度に大きな値とすればよい。これにより、良好なEMCを実現することが出来ると共に、半導体装置1におけるスイッチング損失を低減することが出来る。さらに、従来の半導体装置と異なり、ノーマリーオン型のFET3を動作させるために負電源負の電圧を供給する電圧源を設ける必要が無いので、従来の半導体装置よりも安価である。従って、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置1を提供することが出来る。ダイオードD1本実施形態に係るダイオードD1は、通常、PN接合ダイオードP型半導体とN型半導体とを接合したダイオードを用いればよい。一方、MOSFET4のソース電極と半導体例えばP型半導体またはN型半導体とを接合してショットキー接合ダイオードを形成して、このショットキー接合ダイオードをダイオードD1として用いても良い。前記ショットキー接合ダイオードでは、PN接合ダイオードにおける一方の半導体が導体MOSFET4のソース電極に置き換わっている。よって、部品点数を減らし、実装コストを削減することが出来る。また、ショットキー接合ダイオードであるダイオードD1は、オンするまでの時間が、PN接合ダイオードであるダイオードD1よりも短いので、ゲート駆動電流Ig2をより早く流して、半導体装置1を高速にオフすることが出来る。逆回復電流逆回復時間ここで、図6は、本実施形態に係る半導体装置1において、従来の半導体装置121’よりも逆回復電流Irが小さくなり、逆回復時間trが短くなることを示す波形図である。図6のaは、従来の半導体装置121’における波形図であり、図6のbは、本実施形態に係る半導体装置1における波形図である。図6のa及びbから分かるように、本実施形態に係る半導体装置1では、従来の半導体装置121’と比較して逆回復電流Irが減少する。また、逆回復時間trも、本実施形態に係る半導体装置1ではより短くなる。FETの仕様また、図7は、ノーマリーオン型のFET3における仕様の一例を示す図である。ノーマリーオン型であるため、ゲート閾値電圧ゲートに入力される電圧の閾値、閾値電圧が負の電圧MINが-5.0V、MAXが-3.0Vである。よって、ゲートに0Vが入力されるとオンする。さらに、図8は、ノーマリーオフ型のMOSFET4における仕様の一例を示す図である。ノーマリーオフ型であるため、ゲート閾値電圧ゲートに入力される電圧の閾値、閾値電圧が正の電圧MINが1.0V、MAXが2.5Vである。よってゲートに0Vが入力されるとオフする。半導体装置1の各パラメータ半導体装置1では、FET3の入力容量と抵抗Rgsの抵抗値とを掛けた時定数によって、FET3のオンする時間ターンオン時間と、FET3のオフする時間ターンオフ時間とが定まる。前記時定数の最適値は、半導体装置1の設計時に、ドレイン-ゲート間容量または内部ゲート抵抗を定めることによって決められる。半導体装置1では、ターンオン時は抵抗Rgsにゲート駆動電流Ig1が流れるとともに、ターンオフ時はダイオードD1にゲート駆動電流Ig2が流れる。これにより、ターンオン時の時定数とターンオフ時の時定数とを異ならせることが出来る。FET3のオンする際の半導体装置1の各パラメータと、電流IDの変化率dID/dton即ちdi/dtとの間には、以下に示す1式が成立する。電流IDは、半導体装置1のソースから、半導体装置1のドレインへ流れる電流である。また、半導体装置1のソースに印加される電圧である電圧VDの変化率dVD/dton即ちdv/dtにも、電流IDと同様に、半導体装置1の各パラメータとの間の関係式以下の2式が成立する。1式及び2式において、Cgsはゲート-ソース間の容量を示す。Cdgは、ドレイン-ゲート間の容量を示す。また、gは、FETのトランスコンダクタンスを示す。そして、CDallは、半導体装置1のドレインに接続されている全ての寄生容量の和であり、ドレイン-ソース間の容量、ドレイン-ゲート間の容量、コイル寄生容量等が含まれる。1式及び2式より、抵抗Rgsの抵抗値を大きくすると、di/dtが小さくなるとともに、dv/dtが小さくなることが分かる。次に、FET3のオフする際の半導体装置1の各パラメータと、電圧VDの変化率dVD/dtoffとの間には、以下に示す3式及び4式が成立する。3式は、RgsまたはCdgが大きく、ターンオフが遅い場合RgsCdgILがCDallVTHよりも大きい場合である。ILは、半導体装置がオンしている際に流れる電流である。VTHは、FET3の閾値電圧である。4式は、RgsまたはCdgが小さく、ターンオフが速い場合RgsCdgILがCDallVTH以下である場合である。3式及び4式より、変化率dVD/dtoffは、RgsまたはCdgを大きくすると、3式に従って小さくなる結果、4式に示されるように、CDallの逆数に比例することとなる。なお、本実施形態1において、抵抗Rgsは、半導体のチップ上に製作されてもよい。これにより、半導体装置1複合素子を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。抵抗Rgsを半導体のチップ上に製作することにより製作された素子は、抵抗Rgsに相当する素子となる。上記製作された素子の電気的特性では、理想的な抵抗特性から外れて半導体特性が現れることがある。第2実施形態本発明の他の実施形態である実施形態2について、図3及び図4に基づいて説明すれば、以下の通りである。なお、本実施形態2において説明すること以外の構成は、前記実施形態1と同じである。また、説明の便宜上、前記実施形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。半導体装置11の構成図3は、本実施形態に係る半導体装置11の回路図である。半導体装置11即ち複合素子は、FET3と、MOSFET4と、抵抗Rgsと、ダイオードD2と、容量Cdg,Jとを備える。図3の半導体装置11において、MOSFET4のソースと、抵抗Rgsの一端とは、互いに接続されている。ダイオード4dは、MOSFET4に寄生しているボディダイオードである。また、MOSFET4のドレインと、ボディダイオード4dのカソードと、FET3のソースとは、互いに接続されている。さらに、抵抗Rgsの他端と、ダイオードD2のアノードと、FET3のゲートとは、互いに接続されている。さらに、ダイオードD2のカソードは、容量Cdg,Jの一端に接続されている。そして、容量Cdg,Jの他端と、FET3のドレインとは、互いに接続されている。逆回復特性測定実験測定回路30図4は、本実施形態に係る半導体装置11の逆回復特性を測定する測定回路30の回路図である。測定回路30の構成は、図2の測定回路と同一であり、測定対象が変わっているだけである。即ち、図4の測定回路30の測定対象は、半導体装置11であるとともに、半導体装置11のMOSFET4が構成するダイオードの逆回復特性を測定する回路である。図2の測定回路30において、コイルL30の他端と、抵抗Rgsの一端と、MOSFET4のソースと、MOSFET4のゲートと、装置FET25のドレインとは、互いに接続されている。抵抗Rgsの他端は、ダイオードD2のアノードと、FET3のゲートとに接続されている。ダイオードD2のカソードは、容量Cdg,Jの一端に接続されている。そして、容量Cdg,Jの他端と、FET3のドレインとは、電流計I30の入力に接続されている。その他の接続関係は、図2の測定回路30と同一である。逆回復特性の測定ここで、図4の回路を用いて行う逆回復特性の測定について、以下に説明する。まず、図4の測定回路において、信号発生器OS30から装置FET25のゲートにハイレベルの信号を出力して、装置FET25をオンさせる。すると、電源電圧電圧源V30の出力電圧によって、コイルL30に電流が流れる。その間、半導体装置11はオフしている。即ち、半導体装置11内の2つのFETは、共にオフしている。コイルL30に電流を流した状態で装置FET25をオフさせると、装置FET25のドレインの電位、即ち、半導体装置1のソースの電位が上昇する。そして、半導体装置1のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のFET3が導通する。半導体装置1のソースの電位が、ノーマリーオフ型のMOSFET4が有するボディダイオード4dの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード4dがオンして半導体装置11がオンする。半導体装置11がオンすることにより、電流が回生し、半導体装置1のソースにおける電位上昇は止まる。半導体装置11がオンした際の回生する電流は、コイルL30の一端→コイルL30の他端→MOSFET4のソース→MOSFET4のドレイン→FET3のソース→FET3のドレイン→電流計I30の経路で流れる。以上が、逆回復特性の測定における前段階である。逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置FET25をオンさせる。これにより、半導体装置11において流れている前記回生する電流の値が、徐々に減少する。前記回生する電流の減少率が、di/dtである。前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流図6のIrが流れる。逆回復電流は、電流計I30→FET3のドレイン→FET3のソース→MOSFET4のドレイン→MOSFET4のソース→装置FET25のドレイン→装置FET25のソース→グランドGNDの経路で流れる。また、半導体装置1は、ダイオードD2及び容量Cdg,Jを備えている。このため、逆回復電流が流れるのと同時に、電流計I30→容量Cdg,J→ダイオードD2の寄生容量→抵抗Rgs→装置FET25のドレイン→装置FET25のソース→グランドGNDの経路でゲート駆動電流Igが流れる。ゲート駆動電流Igが流れる際は、ダイオードD2がオフしている。よって、ダイオードD2の寄生容量と容量Cdg,Jとが直列接続されて構成される容量に、ゲート駆動電流Igが流れる。ダイオードD2の寄生容量の容量値は、容量Cdg,Jの容量値よりも小さくなるように設計する。よって、直列接続されて構成される容量では、ダイオードD2の寄生容量の占める割合が大きい支配的である。即ち、ダイオードD2の寄生容量は、容量Cdg,Jに容量値が小さい容量を接続したものと同様の効果を奏する。このように、半導体装置1では、逆回復電流とゲート駆動電流Igとが同時に流れる。よって、MOSFET4の有するボディダイオード4dがオフする、即ち回復すると同時に始まる、装置FET25のドレインの電位低下、即ち、半導体装置1のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置11は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置11は、従来の半導体装置よりも良好な逆回復特性を実現する。半導体装置1のソースの電位低下に伴い、MOSFET4の有するボディダイオード4dがオフするので、MOSFET4のドレイン-ソース間電圧が上昇する。FET3のゲート-ソース間電圧が、負の閾値電圧を越えて0Vに近づくと、FET3がオフする。装置FET25のドレインの電位、即ち、半導体装置1のソースの電位が、グランド電圧まで降下する。より正確には、装置FET25のドレインの電位、即ち、半導体装置1のソースの電位が、装置FET25のオン電圧まで降下する。このようにして、半導体装置11がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、半導体装置11の逆回復特性を測定することが出来る。以上のように、本実施形態に係る半導体装置11は、ダイオードD2及び容量Cdg,Jを備えている。よって、カスコード接続された2つのFETを備える半導体装置において、半導体装置のソースから半導体装置のドレインへ流れる電流がオフする際に、半導体装置のドレインから半導体装置のソースに流れる電流である逆回復電流が流れる。この逆回復電流に加えて、ダイオードD2、容量Cdg,J及び抵抗Rgsに、ゲート駆動電流Igが流れる。ゲート駆動電流Igは、容量Cdg,J→ダイオードD2の寄生容量→抵抗Rgs→MOSFET4のソース装置FET25のドレイン→装置FET25のソース→グランドGNDの経路で流れる。よって、半導体装置11は、従来の半導体装置よりも高速にオフすることが出来る。即ち、半導体装置11のスイッチング速度が速くなる。従って、本実施形態に係る半導体装置11は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。また、半導体装置11は、ゲート駆動電流Igを流すために、ダイオードD2及び容量Cdg,Jを備えている。これにより、容量Cdg,Jの容量値は、逆回復特性を改善するために小さくする必要が無くなる。即ち、容量Cdg,Jの容量値は、良好なEMCを実現することが出来る程度にスイッチング損失が大きくなりすぎない程度に大きな値とすればよい。これにより、良好なEMCを実現することが出来ると共に、半導体装置11における逆回復電流損失を低減することが出来る。さらに、従来の半導体装置と異なり、ノーマリーオン型のFET3を動作させるために負電源負の電圧を供給する電圧源を設ける必要が無いので、従来の半導体装置よりも安価である。従って、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置11を提供することが出来る。半導体装置11の各パラメータ本実施形態に係る半導体装置11では、実施形態1の半導体装置1と同様に、FET3の入力容量と抵抗Rgsの抵抗値とを掛けた時定数によって、FET3のオンする時間ターンオン時間と、FET3のオフする時間ターンオフ時間とが定まる。よって、FET3のオンする際の半導体装置1の各パラメータについて、実施形態1に記載の1式~4式が成立する。ここで、本実施形態に係る半導体装置11は容量Cdg,Jを備えている。容量Cdg,Jを追加することは、ドレイン-ゲート間の容量Cdgを大きくすることと同等の効果を奏する。よって、FET3がオンする際は、容量Cdg,Jによって、電流IDの変化率dID/dton即ちdi/dtが小さくなることが1式から分かる。同様に、容量Cdg,Jによって、電圧VDの変化率dVD/dton即ちdv/dtが小さくなることが2式から分かる。また、FET3がオフする際は、3式及び4式より、変化率dVD/dtoffは、容量Cdg,Jを追加する即ちCdgを大きくすると、3式に従って小さくなる結果、4式に示されるように、CDallの逆数に比例することとなる。時定数の選択第1実施形態の半導体装置1、及び、第2実施形態の半導体装置11では、非特許文献1で開示されている従来のカスコード接続回路と比較すると、ダイオードが追加されている。こうすることで、スイッチングの速さを決定する時定数を、ターンオンの場合とターンオフの場合とで、異ならせるようにした。より具体的には、ターンオフの場合における時定数を、ターンオンの場合における時定数よりも小さくする。これにより、ターンオフが速くなって逆回復特性が向上した。また、ターンオンの場合における時定数は、ターンオフの場合における時定数とは、独立して調整可能である設計時に調整する。従って、EMCを考慮した時定数の選択が可能となる。時定数を小さくすることの具体的な意味は、以下の通りである。第1実施形態の半導体装置1では、ターンオフの場合におけるゲート駆動電流が、ダイオードD1を介することにより、FET3のゲート抵抗の抵抗値を減らしたことと同様の効果を奏する。これにより、ターンオフの場合におけるゲート駆動電流が増えるので、FET3の入力容量からの電荷の引き抜きが速くなる結果、スイッチングが速くなる。第2実施形態の半導体装置11では、ゲート駆動電流igがダイオードD2の寄生容量を介する構成とすることにより、FET3のゲートドレイン容量を減らす。これにより、FE3の入力容量が減るので、引き抜く電荷そのものが減る結果、スイッチングが速くなる。適用例本発明の電子機器は、半導体装置1,11のいずれか1つを備えているので、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"