増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線と放電用トランジスタと放電用電源線とを有する半導体装置であって、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記出力端子と前記放電用電源線とは、一方は前記放電用トランジスタのソース端子に、一方は前記放電用トランジスタのドレイン端子に接続されていることを特徴とする半導体装置。増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有する半導体装置であって、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記バイアス側電源線の電位を前記増幅側電源線の電位に近づけるように動作する信号発生装置が前記バイアス信号線に接続されていることを特徴とする半導体装置。請求項1または請求項2において、負荷容量の一方の端子が前記出力端子に接続されており、前記負荷容量のもう一方の端子が負荷容量用電源線に接続されていることを特徴とする半導体装置。請求項1または請求項3のいずれか1項において、前記放電用電源線と前記バイアス側電源線が接続されていることを特徴とする半導体装置。請求項3において、前記放電用電源線、前記負荷容量用電源線、または前記バイアス側電源線の少なくとも2本が接続されていることを特徴とする半導体装置。請求項3または請求項5のいずれか1項において、前記負荷容量用電源線が前記増幅側電源線に接続されていることを特徴とする半導体装置。請求項3乃至請求項6のいずれか1項において、前記増幅側電源線、あるいは前記バイアス側電源線から、前記負荷容量、あるいは前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置。請求項1乃至請求項7までのいずれか1項において、前記増幅側電源線、あるいは前記バイアス側電源線から、前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置。請求項7または請求項8において、前記選択スイッチが、Nチャネル型トランジスタまたはPチャネル型トランジスタの少なくとも1つを有することを特徴とする半導体装置。請求項1乃至請求項9のいずれか1項において、前記バイアス用トランジスタのゲートソース間電圧の絶対値が、前記バイアス用トランジスタを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置。請求項1乃至請求項10のいずれか1項において、前記入力端子に光電変換素子が接続されていることを特徴とする半導体装置。請求項1乃至請求項10のいずれか1項において、前記入力端子に光電変換素子で生成された信号が入力することを特徴とする半導体装置。請求項11または請求項12において、前記光電変換素子が、X線センサまたは赤外線センサであることを特徴とする半導体装置。請求項11または請求項12において、前記光電変換素子が、フォトダイオード、ショットキーダイオード、アバランシェダイオード、またはフォトコンダクタのいずれか1つであることを特徴とする半導体装置。請求項14において、前記フォトダイオードが、PN型、PIN型、またはNPN埋め込み型のいずれか1つであることを特徴とする半導体装置。請求項11乃至請求項15のいずれか1項において、リセット用トランジスタを有しており、前記リセット用トランジスタのソース端子もしくはドレイン端子が前記光電変換素子と接続されていることを特徴とする半導体装置。請求項1乃至請求項16のいずれか1項において、前記バイアス用トランジスタを複数有する場合、前記複数のバイアス用トランジスタのゲートソース間電圧の絶対値が、前記複数のバイアス用トランジスタの全てを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置。請求項1、または請求項3乃至請求項17のいずれか1項において、前記増幅用トランジスタと前記バイアス用トランジスタと前記放電用トランジスタが同じ極性のトランジスタであることを特徴とする半導体装置。増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっている半導体装置の駆動方法において、プリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法。増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっている半導体装置の駆動方法において、前記バイアス側電源線の電位を前記増幅側電源線の電位に近づけることによりプリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法。増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線と放電用トランジスタと放電用電源線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記出力端子と前記放電用電源線とは、一方は前記放電用トランジスタのソース端子に、一方は前記放電用トランジスタのドレイン端子に接続されている半導体装置の駆動方法において、前記放電用トランジスタを導通状態にすることによりプリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法。請求項21において、前記放電用電源線の電位が前記バイアス信号線の電位と前記バイアス側電源線の電位の間の値を取ることを特徴とする半導体装置の駆動方法。請求項19乃至請求項22のいずれか1項において、負荷容量の一方の端子が前記出力端子に接続されており、前記負荷容量のもう一方の端子が負荷容量用電源線に接続されていることを特徴とする半導体装置の駆動方法。請求項21または請求項22のいずれか1項において、前記放電用電源線と前記バイアス側電源線を接続することを特徴とする半導体装置の駆動方法。請求項23において、前記放電用電源線、前記負荷容量用電源線、または前記バイアス側電源線の少なくとも2本を接続することを特徴とする半導体装置の駆動方法。請求項23または請求項25のいずれか1項において、前記負荷容量用電源線が前記増幅側電源線に接続されていることを特徴とする半導体装置の駆動方法。請求項23乃至請求項26のいずれか1項において、前記増幅側電源線、あるいは前記バイアス側電源線から、前記負荷容量、あるいは前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置の駆動方法。請求項19乃至請求項26までのいずれか1項において、前記増幅側電源線、あるいは前記バイアス側電源線から、前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置の駆動方法。請求項27または請求項28において、前記選択スイッチが、Nチャネル型トランジスタまたはPチャネル型トランジスタの少なくとも1つを有することを特徴とする半導体装置の駆動方法。請求項19乃至請求項29のいずれか1項において、前記バイアス用トランジスタのゲートソース間電圧の絶対値が、前記バイアス用トランジスタを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置の駆動方法。請求項19乃至請求項30のいずれか1項において、前記入力端子に光電変換素子が接続されていることを特徴とする半導体装置の駆動方法。請求項19乃至請求項30のいずれか1項において、前記入力端子に光電変換素子で生成された信号が入力することを特徴とする半導体装置の駆動方法。請求項31または請求項32において、前記光電変換素子が、X線センサまたは赤外線センサであることを特徴とする半導体装置の駆動方法。請求項31または請求項32において、前記光電変換素子が、フォトダイオード、ショットキーダイオード、アバランシェダイオード、またはフォトコンダクタのいずれか1つであることを特徴とする半導体装置の駆動方法。請求項34において、前記フォトダイオードが、PN型、PIN型、またはNPN埋め込み型のいずれか1つであることを特徴とする半導体装置の駆動方法。請求項31乃至請求項35のいずれか1項において、リセット用トランジスタを有しており、前記リセット用トランジスタが前記光電変換素子をリセットすることを特徴とする半導体装置の駆動方法。請求項19乃至請求項36のいずれか1項において、前記バイアス用トランジスタを複数有する場合、前記複数のバイアス用トランジスタのゲートソース間電圧の絶対値が、前記複数のバイアス用トランジスタの全てを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置の駆動方法。請求項21乃至請求項37のいずれか1項において、前記増幅用トランジスタと前記バイアス用トランジスタと前記放電用トランジスタが同じ極性のトランジスタであることを特徴とする半導体装置の駆動方法。請求項1から請求項18までのいずれか1項に記載の前記半導体装置を用いることを特徴とするスキャナ。請求項1から請求項18までのいずれか1項に記載の前記半導体装置を用いることを特徴とするデジタルスチルカメラ。請求項1から請求項18までのいずれか1項に記載の前記半導体装置を用いることを特徴とするX線カメラ。請求項1から請求項18までのいずれか1項に記載の前記半導体装置を用いることを特徴とする携帯情報端末。請求項1から請求項18までのいずれか1項に記載の前記半導体装置を用いることを特徴とするコンピュータ。まず、ソースフォロワ回路405に要求する項目について考える。最も必要なことは、出力電位Voutの振幅として、出来るだけ大きな値、つまり、入力電位Vinの振幅と同程度の値を得ることである。出力電位Voutの振幅が大きければ、階調数の多い信号を得ることが出来る。その結果、イメージセンサからの読み取り画像の画質が向上する。また、入出力関係が線形であることも必要である。つまり、ソースフォロワ回路における入力電位Vinと出力電位Voutの関係が、線形で動作する範囲が広いことが重要である。つまり、入力電位Vinが小さくなっても、VoutVinVbの関係を維持していること、要するに、バイアス用トランジスタ402が飽和領域で動作していることが重要である。その他に必要なのは、負荷容量への出力信号Voutの書き込み時間が短いことである。信号書き込み時間が長いと、動作が遅くなってしまう。そこで、上で述べたソースフォロワ回路への要求項目を満たすための方法について考えてみる。まず、出力電位Voutの振幅を大きくするためには、VoutVinVbなので、バイアス電位Vbを小さくすれば良い。また、入出力関係が線形である動作領域を広くする場合にも、バイアス電位Vbを小さくすれば良い。なぜなら、バイアス電位Vbが小さい場合、出力電位Voutが小さくなっても、バイアス用トランジスタ402が飽和領域で動作しやすいからである。しかしながら、バイアス電位Vbが小さい場合、出力信号の書き込み時間が長くなってしまう。つまり、出力電位の振幅と信号書き込み時間とは、トレードオフの関係にある。出力電位の振幅値を大きくしつつ、出力電位の書き込み時間を短くすることは、出来ない。また、出力電位の振幅値を大きくしつつ、入出力関係が線形である動作領域を広くすることも、出来ない。本願発明は、上記従来技術の問題点を解決することを目的とする。本発明では、Nチャネル型トランジスタを用いたソースフォロワ回路においては、そこから信号を出力する前に、いったん、出力電位負荷容量の電位を低くするPチャネル型トランジスタを用いたソースフォロワ回路の場合は、出力電位を高くする。以下では、ソースフォロワ回路の出力電位負荷容量の電位を、いったん低くすることPチャネル型トランジスタを用いた場合は、高くすることをプリ放電と呼び、プリ放電のための期間をプリ放電期間と呼ぶことにする。本発明では、プリ放電の後、実際の信号を出力する。従来は、Nチャネル型トランジスタを用いたソースフォロワ回路では、初期状態においてVoutVinVbの時、バイアス用トランジスタを通って、負荷容量の電荷を放電していた。しかしながら、本発明では、いったん、負荷容量の電位を低くして、VoutVinVbの状態にしておく。この動作がプリ放電である。その後、実際の信号を出力する。実際の信号を出力するときには、既にVoutVinVbとなっているので、増幅用トランジスタを通って、負荷容量に信号を出力する。そのため、信号書き込み時間が長くならない。実際の信号を出力するときのバイアス用トランジスタのゲート電位、つまり、バイアス電位Vbには、出来るだけ低い電位値、つまり、バイアス用トランジスタのしきい値電圧よりもわずかに大きい電位を加えておく。なぜなら、ソースフォロワ回路の入出力関係VoutVinVbを考慮すると、出力電位Voutを大きくするためには、バイアス電位Vbは出来るだけ低くした方がよいからである。ただし、バイアス用トランジスタは、導通状態になっている必要がある。つまり、バイアス用トランジスタは、飽和領域で動作していることが必要がある。よって、実際の信号を出力するときのバイアス用トランジスタのゲート電位、つまり、バイアス電位Vbは、バイアス用トランジスタのしきい値電圧よりも、僅かに大きい電位とする。現実的には、回路中の全てのバイアス用トランジスタの中で、最も大きいしきい値電圧の値よりも、僅かに大きい電位にする。このようにバイアス電位Vbを小さくして、そのため、バイアス用トランジスタの電流量が小さくなっても、バイアス用トランジスタを通って負荷容量の電荷を放電することはないため、信号書き込み時間が長くなってしまうことはない。また、バイアス電位Vbが小さいため、入出力関係が線形である動作領域を広い。その結果、信号書き込み時間を長くなってしまうことを防ぎつつ、出力電位の振幅を大きくすることと、入出力関係が線形である動作領域を広くすることが、同時に実現出来る。以下に、本願発明の構成を示す。本願発明は上記構成によって、増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線と放電用トランジスタと放電用電源線とを有する半導体装置であって、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記出力端子と前記放電用電源線とは、一方は前記放電用トランジスタのソース端子に、一方は前記放電用トランジスタのドレイン端子に接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有する半導体装置であって、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記バイアス側電源線の電位を前記増幅側電源線の電位に近づけるように動作する信号発生装置が前記バイアス信号線に接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、負荷容量の一方の端子が前記出力端子に接続されており、前記負荷容量のもう一方の端子が負荷容量用電源線に接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記放電用電源線と前記バイアス側電源線が接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記放電用電源線、前記負荷容量用電源線、または前記バイアス側電源線の少なくとも2本が接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記負荷容量用電源線が前記増幅側電源線に接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記増幅側電源線、あるいは前記バイアス側電源線から、前記負荷容量、あるいは前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記増幅側電源線、あるいは前記バイアス側電源線から、前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記選択スイッチが、Nチャネル型トランジスタまたはPチャネル型トランジスタの少なくとも1つを有することを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記バイアス用トランジスタのゲートソース間電圧の絶対値が、前記バイアス用トランジスタを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記入力端子に光電変換素子が接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記入力端子に光電変換素子で生成された信号が入力することを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記光電変換素子が、X線センサまたは赤外線センサであることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記光電変換素子が、フォトダイオード、ショットキーダイオード、アバランシェダイオード、またはフォトコンダクタのいずれか1つであることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記フォトダイオードが、PN型、PIN型、またはNPN埋め込み型のいずれか1つであることを特徴とする半導体装置が提供される。本願発明は上記構成によって、リセット用トランジスタを有しており、前記リセット用トランジスタのソース端子もしくはドレイン端子が前記光電変換素子と接続されていることを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記バイアス用トランジスタを複数有する場合、前記複数のバイアス用トランジスタのゲートソース間電圧の絶対値が、前記複数のバイアス用トランジスタの全てを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置が提供される。本願発明は上記構成によって、前記増幅用トランジスタと前記バイアス用トランジスタと前記放電用トランジスタが同じ極性のトランジスタであることを特徴とする半導体装置が提供される。本願発明は上記構成によって、増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっている半導体装置の駆動方法において、プリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっている半導体装置の駆動方法において、前記バイアス側電源線の電位を前記増幅側電源線の電位に近づけることによりプリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、増幅用トランジスタとバイアス用トランジスタと増幅側電源線とバイアス側電源線とバイアス信号線と放電用トランジスタと放電用電源線とを有し、前記増幅用トランジスタのドレイン端子は前記増幅側電源線に接続されており、前記バイアス用トランジスタのソース端子は前記バイアス側電源線に接続されており、前記増幅用トランジスタのソース端子は前記バイアス用トランジスタのドレイン端子に接続されており、前記バイアス用トランジスタのゲート端子は前記バイアス信号線に接続されており、前記増幅用トランジスタのゲート端子が入力端子になっており、前記増幅用トランジスタのソース端子が出力端子になっており、前記出力端子と前記放電用電源線とは、一方は前記放電用トランジスタのソース端子に、一方は前記放電用トランジスタのドレイン端子に接続されている半導体装置の駆動方法において、前記放電用トランジスタを導通状態にすることによりプリ放電を行った後、信号を出力することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記放電用電源線の電位が前記バイアス信号線の電位と前記バイアス側電源線の電位の間の値を取ることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、負荷容量の一方の端子が前記出力端子に接続されており、前記負荷容量のもう一方の端子が負荷容量用電源線に接続されていることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記放電用電源線と前記バイアス側電源線を接続することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記放電用電源線、前記負荷容量用電源線、または前記バイアス側電源線の少なくとも2本を接続することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記負荷容量用電源線が前記増幅側電源線に接続されていることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記増幅側電源線、あるいは前記バイアス側電源線から、前記負荷容量、あるいは前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記増幅側電源線、あるいは前記バイアス側電源線から、前記出力端子へ流れる電流を制御する選択スイッチを少なくとも1つ有することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記選択スイッチが、Nチャネル型トランジスタまたはPチャネル型トランジスタの少なくとも1つを有することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記バイアス用トランジスタのゲートソース間電圧の絶対値が、前記バイアス用トランジスタを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記入力端子に光電変換素子が接続されていることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記入力端子に光電変換素子で生成された信号が入力することを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記光電変換素子が、X線センサまたは赤外線センサであることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記光電変換素子が、フォトダイオード、ショットキーダイオード、アバランシェダイオード、またはフォトコンダクタのいずれか1つであることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記フォトダイオードが、PN型、PIN型、またはNPN埋め込み型のいずれか1つであることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、リセット用トランジスタを有しており、前記リセット用トランジスタが前記光電変換素子をリセットすることを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記バイアス用トランジスタを複数有する場合、前記複数のバイアス用トランジスタのゲートソース間電圧の絶対値が、前記複数のバイアス用トランジスタの全てを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しいことを特徴とする半導体装置の駆動方法が提供される。本願発明は上記構成によって、前記増幅用トランジスタと前記バイアス用トランジスタと前記放電用トランジスタが同じ極性のトランジスタであることを特徴とする半導体装置の駆動方法が提供される。本願発明は、ソースフォロワ回路の出力電位の書き込み時間が長くなることを避けつつ、出力電位の振幅を大きくする事が出来る。また、同時に、ソースフォロワ回路の入出力関係が線形である動作領域を広くすることも出来る。そのため、高い画質をもつセンサが実現される。実施の形態1以下に、本願発明の代表的な実施の形態を示す。図11では、プリ放電実施方法の一例を示す。図11に回路図、図11に信号タイミングチャートを示す。図11では、専用の放電用トランジスタ1108を配置することにより、プリ放電を行っている。図11では、Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合の例を示す。増幅用トランジスタ1101のゲート端子の電位が、入力電位Vinになり、これは、フォトダイオードのNチャネル側端子の電位に対応する。増幅用トランジスタ1101のドレイン端子は増幅側電源線1103と接続され、ソース端子は、バイアス用トランジスタ1102のドレイン端子に接続されている。増幅用トランジスタ1101のソース端子は、出力端子1107であり、そこの電位が出力電位Voutとなる。バイアス用トランジスタ1102のゲート端子には、バイアス電位Vbが加えられている。バイアス用トランジスタ1102のソース端子は、バイアス側電源線1104に接続されている。放電用トランジスタ1108のソース端子とドレイン端子は、ソースフォロワ回路の出力端子1107増幅用トランジスタ1101のソース端子と放電用電源線1109に接続されている。図11に示すように、放電用トランジスタ1108が導通状態になると、出力端子1107の電位が放電用電源線1109の電位になり、プリ放電が実行される。プリ放電期間中では、放電用トランジスタ1108のゲート電位が大きいため、放電用トランジスタ1108には、大きな電流を流すことが出来る。その結果、出力電位Voutを、急速に低くすることができ、プリ放電期間は、短くてすむ。この方法の場合、バイアス電位Vbは、従来と同様のままで構わないし、あるいは、プリ放電期間中は、大きくしても構わない。プリ放電の後、実際の信号が出力される。その場合、VoutVinVbの状態にあるため、増幅用トランジスタ1101には、そのゲートソース間電圧が大きいため、大電流が流れる。その結果、信号書き込み時間は、短くてすむ。出力電位Voutを出力するときのバイアス電位Vbは、入出力関係VoutVinVbを考慮すると、出力電位Voutを大きくするために、出来るだけ低くした方がよい。ただし、バイアス用トランジスタ1202が導通状態になっていなければならない。つまり、バイアス用トランジスタ1202が飽和領域で動作可能で、定電流が流れ得る値である必要がある。よって、プリ放電期間以外でのバイアス信号電位バイアス用トランジスタのゲートソース間電圧の絶対値の最適値は、バイアス用トランジスタ1202のしきい値電圧の絶対値よりも、僅かに大きい電位である。また、バイアス電位Vbが低いと、バイアス用トランジスタ1102が飽和領域で動作しやすいため、入出力関係が線形である動作領域を広くすることが出来る。以上の結果、信号書き込み時間を長くなってしまうことを防ぎつつ、出力電位の振幅を大きくすることと、入出力関係が線形である動作領域を広くすることが、同時に実現出来る。放電用トランジスタ1108の極性については、増幅用トランジスタ1101、バイアス用トランジスタ1102と同様な極性、つまり、図11では、Nチャネル型がよい。なぜなら、放電用電源線1109は、低い電位であるので、放電用トランジスタ1108を導通状態にするとき、Nチャネル型であれば、ゲートソース間電圧を大きくとれる。もし、放電用トランジスタ1108が、増幅用トランジスタ1101、バイアス用トランジスタ1102と異なる極性、つまり、図11では、Pチャネル型の場合、放電用トランジスタ1108のゲート端子には、非常に低い電位、つまり、バイアス側電源線1104よりも低い電位を加える必要がある。以上のことから、放電用トランジスタ1108の極性は、増幅用トランジスタ1101、バイアス用トランジスタ1102と同様な極性にすることが望ましい。なお、図11において、複数の放電用トランジスタ1108Nを用いてもよいし、その場合、両方の極性のトランジスタを用いてもよい。次に、放電用電源線1109の電位について述べる。プリ放電は、VoutVinVbの状態にすることである。よって、放電用電源線1109の電位は、低い電位にしておく必要がある。バイアス側電源線1104よりも低くしてもよいが、出力端子1107の電位動作範囲は、増幅側電源線1103の電位とバイアス側電源線1104の電位の間である。よって、放電用電源線1109の電位は、バイアス側電源線1104の電位より低くしても、改善効果はない。放電用電源線1109の電位が、バイアス側電源線1104の電位よりも高い場合については、バイアス信号線1106の電位よりも高くすると、VoutVinVbの状態に出来なくなる可能性がある。以上のことから、放電用電源線1109の電位は、バイアス側電源線1104の電位以上、バイアス信号線1106の電位以下にする必要がある。通常は、バイアス側電源線1104と同じ電位にしておけばよい。よって、放電用電源線1109と、バイアス側電源線1104とを接続してもよい。実際に、図11の回路を用いる場合は、出力端子1107に、負荷容量を接続し、そこに信号を蓄積することが多い。図11に示した回路に、負荷容量が接続された場合の回路図を、図1に示す。負荷容量110の一方の端子は、出力端子107に接続され、もう一方の端子は、負荷容量用電源線111に接続されている。負荷容量用電源線111の電位値は、任意の値でよい。通常は、バイアス側電源線104と同じ値にしておくことが多い。よって、負荷容量用電源線111と、バイアス側電源線104とを接続してもよい。負荷容量用電源線111と、増幅側電源線103とを接続してもよい。以上のことから、負荷容量用電源線111と、バイアス側電源線104と、放電用電源線109とにおいて、いずれか2本以上を相互に接続してもよい。3本を接続した場合の回路図とタイミングチャートを、図12に示す。また、これまでは、Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合について、述べてきた。しかしながら、Pチャネル型を用いて、ソースフォロワ回路を構成することも可能である。よって、次に、Pチャネル型を用いた場合の図を示す。図11について、Pチャネル型を用いた場合を図13に示す。図1について、Pチャネル型を用いた場合を図14に示す。図12について、Pチャネル型を用いた場合を図15に示す。Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合、増幅側電源線1103の電位は、バイアス側電源線1104の電位よりも高い。しかし、Pチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合、増幅側電源線1303の電位は、バイアス側電源線1304の電位よりも低い。複数のソースフォロワ回路を配置し、出力端子を相互に接続して配置する場合がある。その時は、1つのソースフォロワ回路からのみ、信号が出力される必要がある。そのため、電流の流れをせき止めるため、スイッチが配置されることがある。図1の回路において、出力端子1607と負荷容量1610の間に、転送用トランジスタ1612を配置した場合の回路図とタイミングチャートを、図16に示す。図16の回路において、出力端子1707と増幅用トランジスタ1701の間に、スイッチ用トランジスタ1713を配置した場合の回路図とタイミングチャートを、図17に示す。図16、あるいは、図17において、増幅用トランジスタ、およびバイアス用トランジスタ、および選択スイッチの少なくとも1個の素子を用いて、単位画素を構成することがある。なお、電流の流れをせき止めるため、スイッチは、Nチャネル型でも、Pチャネル型でも、どちらでもよい。また、複数のスイッチを用いても良い。接続方法も、直列でも並列でもよい。実施の形態2次に、実施の形態1とは異なる方法でプリ放電を行う場合の実施の形態を図18に示す。図18に回路図、図18に信号タイミングチャートを示す。図18では、バイアス電位Vbを大きくすることにより、プリ放電を行っている。図18では、Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合の例を示す。増幅用トランジスタ1801のゲート端子の電位が、入力電位Vinになり、これは、フォトダイオードのNチャネル側端子の電位に対応する。増幅用トランジスタ1801のドレイン端子は増幅側電源線1803と接続され、ソース端子は、バイアス用トランジスタ1802のドレイン端子に接続されている。増幅用トランジスタ1801のソース端子は、出力端子1807であり、そこの電位が出力電位Voutとなる。バイアス用トランジスタ1802のゲート端子には、バイアス電位Vbが加えられている。バイアス用トランジスタ1802のソース端子は、バイアス側電源線1804に接続されている。プリ放電期間中では、バイアス電位Vbを大きくする。その結果、出力端子1807の電位がバイアス側電源線1804の電位になり、プリ放電が実行される。プリ放電期間中では、バイアス用トランジスタ1802のゲート電位、つまり、バイアス電位Vbが大きいため、バイアス用トランジスタ1802には、大きな電流を流すことが出来る。その結果、出力電位Voutを、急速に低くすることができ、プリ放電期間は、短くてすむ。プリ放電の後、実際の信号が出力される。その場合、VoutVinVbの状態にあるため、増幅用トランジスタ1801には、そのゲートソース間電位が大きいため、大電流が流れる。その結果、信号書き込み時間は、短くてすむ。実際の出力電位Voutを出力するときのバイアス電位Vbは、入出力関係VoutVinVbを考慮すると、出力電位Voutを大きくするために、出来るだけ低くした方がよい。ただし、バイアス用トランジスタ1802が導通状態になっていなければならない。つまり、バイアス用トランジスタ1802が飽和領域で動作可能で、定電流が流れ得る値である必要がある。よって、プリ放電期間以外でのバイアス信号電位バイアス用トランジスタのゲートソース間電圧の絶対値の最適値は、バイアス用トランジスタ1802のしきい値電圧の絶対値よりも、僅かに大きい電位である。また、バイアス電位Vbが低いと、バイアス用トランジスタ1802が飽和領域で動作しやすいため、入出力関係が線形である動作領域を広くすることが出来る。以上の結果、信号書き込み時間を長くなってしまうことを防ぎつつ、出力電位の振幅を大きくすることと、入出力関係が線形である動作領域を広くすることが、同時に実現出来る。プリ放電時のバイアス電位Vbの電位値については、放電を行うため、なるべく高い方がよい。よって、回路の中で最も高い電位、例えば、増幅用電源線1803にまで大きくするのが適切である。従来技術では、バイアス信号線1806には、定電位が加えられていた。本実施の形態では、プリ放電時には、バイアス電位Vbが変化する。そのため、バイアス信号線1806には、バイアス電位Vbを変化させるため、信号発生装置が接続されている。また、これまでは、Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合について、述べてきた。しかしながら、Pチャネル型を用いて、ソースフォロワ回路を構成することも可能である。よって、Pチャネル型を用いた場合の図を図19に示す。実施形態1と同様に、Nチャネル型トランジスタを用いて、ソースフォロワ回路を構成した場合と、Pチャネル型トランジスタを用いて構成した場合とでは、増幅側電源線の電位とバイアス側電源線の電位との大小関係が異なる。なお、本実施形態においても、実施形態1と同様に、負荷容量や選択スイッチを配置することは、可能である。次に、周辺に駆動回路を搭載し、画素を2次元に配置したエリアセンサに、放電用トランジスタを用いてプリ放電を行う場合の実施例について述べる。全体の回路図を図20に示す。まず、画素が2次元に配列された画素配列部2005がある。そして、各々の画素のゲート信号線やリセット信号線を駆動するための駆動回路が、画素配列部2005の左右に配置されている。図20では、ゲート信号線用駆動回路2006が左側に、リセット信号線用駆動回路2007が右側に配置されている。そして、画素配列部2005の上側には、信号処理用の回路などが配置されている。図20では、画素配列部2005の上に、バイアス用回路2003が配置されている。このバイアス用回路2003は、各画素の増幅用トランジスタと対になって、ソースフォロワ回路を形成する。バイアス用回路2003の上には、サンプルホールド信号処理用回路2002が配置されている。ここでは、信号をいったん保存しておいたり、アナログデジタル変換を行ったり、雑音を低減したりするための回路などが配置されている。サンプルホールド信号処理用回路2002の上には、信号出力線用駆動回路2001が配置されている。信号出力線用駆動回路2001は、一時的に保存されていた信号を、順に出力していくための信号を出力している。そして、外に信号を出す前に、最終出力増幅用回路2004が配置されている。ここでは、サンプルホールド信号処理用回路2002と信号出力線用駆動回路2001とにより、順に出力されてくる信号を、外に出す前に、増幅している。よって、信号を増幅しない場合は必要ないが、現実的には、配置されることが多い。次に、各部分の回路図を示す。まず、2次元に配列されている画素配列部2005の中から、例として、i行j列目画素部回路2008の回路図を、図21に示す。図21では、Pチャネル型リセット用トランジスタ2107、Pチャネル型スイッチ用トランジスタ2101、Nチャネル型増幅用トランジスタ2106、光電変換素子ここでは、最も代表的なフォトダイオード2104から構成されている。フォトダイオード2104では、Pチャネル側端子は電源基準線2112に、Nチャネル側端子は、増幅用トランジスタ2106のゲート端子に接続されている。リセット用トランジスタ2107のゲート端子には、i行目リセット信号線2105が接続され、ソース端子とドレイン端子は、j列目電源線2109と増幅用トランジスタ2106のゲート端子に接続されている。スイッチ用トランジスタ2101のゲート端子は、i行目ゲート信号線2102に接続され、ソース端子とドレイン端子は、j列目電源線2109と増幅用トランジスタ2106に接続されている。増幅用トランジスタ2106のソース端子とドレイン端子は、j列目信号出力線2103とスイッチ用トランジスタ2101に接続されている。i行目ゲート信号線2102とi行目リセット信号線2105は、従来通り、横方向に配線が伸びている。ソースフォロワ回路での配線と対応させると、j列目電源線2109が増幅側電源線1103に対応し、電源基準線2112がバイアス側電源線1104に対応し、出力端子1107が、j列目信号出力線2103に対応する。図21では、リセット用トランジスタ2107は、Pチャネル型を用いている。しかし、リセット用トランジスタは、Nチャネル型でもよい。ただし、Nチャネル型の場合、リセット動作のとき、ゲートソース間電圧が大きくとれない。よって、リセット用トランジスタが飽和領域で動作することになり、フォトダイオード2104を十分に充電できない。したがって、リセット用トランジスタは、Nチャネル型でも動作するが、Pチャネル型の方が望ましい。スイッチ用トランジスタ2101については、i行目電源線2109と増幅用トランジスタ2106の間に配置し、かつ、Pチャネル型を用いるのが望ましい。しかし、従来と同様、Nチャネル型でも動作するため、Nチャネル型でも構わないし、j列目信号出力線2103と増幅用トランジスタ2106の間に配置しても構わない。ただし、正しく信号を出力しにくいため、スイッチ用トランジスタ2101は、i行目電源線2109と増幅用トランジスタ2106の間に配置し、かつ、Pチャネル型を用いるのが望ましい。増幅用トランジスタ2106については、図21では、Nチャネル型を用いている。しかし、Pチャネル型を用いることも可能である。ただしその場合、バイアス用トランジスタと組み合わせてソースフォロワ回路として動作させるためには、回路の接続方法を変える必要がある。つまり、単純に、図21の回路図において、増幅用トランジスタ2106の極性を変えるだけでは、動作しない。そこで、Pチャネル型の増幅用トランジスタを用いた時の回路構成の一例を図22に示す。図21との違いは、増幅用トランジスタ2206の極性がPチャネル型であることと、フォトダイオードの向きが逆になっていることと、電源線と電源基準線とが入れ替わっていることである。増幅用トランジスタにPチャネル型を用いる場合は、バイアス用トランジスタもPチャネル型を用いる必要がある。なぜなら、バイアス用トランジスタは、定電流源として動作させる必要があるからである。よって、図22では、参考のため、バイアス用トランジスタ2211も記述している。図22に示すi行j列画素部回路2008は、Nチャネル型リセット用トランジスタ2207、Nチャネル型スイッチ用トランジスタ2201、Pチャネル型増幅用トランジスタ2206、光電変換素子ここでは、最も代表的なフォトダイオード2204から構成されている。フォトダイオード2204は、Nチャネル側端子は電源線2209に、Pチャネル側端子は、増幅用トランジスタ2206のゲート端子に接続されている。リセット用トランジスタ2207のゲート端子には、i行目リセット信号線2205が接続され、ソース端子とドレイン端子は、j列目電源基準線2212と増幅用トランジスタ226のゲート端子に接続されている。スイッチ用トランジスタ2201のゲート端子は、i行目ゲート信号線2202に接続され、ソース端子とドレイン端子は、j列目電源基準線2212と増幅用トランジスタ2206に接続されている。増幅用トランジスタ2206のソース端子とドレイン端子は、j列目信号出力線2203とスイッチ用トランジスタ2201に接続されている。バイアス用トランジスタ2211のゲート端子には、バイアス信号線2210が接続され、ソース端子とドレイン端子は、j列目信号出力線2203と電源線2209に接続されている。ソースフォロワ回路での配線と対応させると、j列目電源基準線2212が増幅側電源線1803に対応し、電源線2209がバイアス側電源線1804に対応し、出力端子1807が、j列目信号出力線2203に対応する。図22では、リセット用トランジスタ2207は、Nチャネル型を用いている。しかし、リセット用トランジスタは、Pチャネル型でもよい。ただし、Pチャネル型の場合、リセット動作のとき、ゲートソース間電圧が大きくとれない。よって、リセット用トランジスタが飽和領域で動作することになり、フォトダイオード2204を十分に充電できない。したがって、リセット用トランジスタは、Pチャネル型でも動作するが、Nチャネル型の方が望ましい。図22では、スイッチ用トランジスタ2201については、j列目電源基準線2212と増幅用トランジスタ2206の間に配置し、かつ、Nチャネル型を用いるのが望ましい。しかし、Pチャネル型でも動作するため、Pチャネル型でも構わないし、j列目信号出力線2203と増幅用トランジスタ2206の間に配置しても構わない。ただし、正しく信号を出力しにくいため、スイッチ用トランジスタ2201は、j列目電源基準線2209と増幅用トランジスタ2206の間に配置し、かつ、Nャネル型を用いるのが望ましい。このように、図21と図22を比較すると分かるように、増幅用トランジスタの極性が異なると、最適なトランジスタの構成も異なってくる。次に、バイアス用回路2003とサンプルホールド信号処理用回路2002の中から、1列分の回路として、j列目周辺部回路2009の回路図を、図23に示す。バイアス用回路2003には、バイアス用トランジスタ2311が配置されている。その極性は、各画素の増幅用トランジスタの極性と同じものである。よって、画素の増幅用トランジスタがNチャネル型の場合は、バイアス用トランジスタもNチャネル型になる。図23では、バイアス用バイアス用トランジスタ2311は、Nチャネル型である。バイアス用トランジスタ2311のゲート端子には、バイアス信号線2310が接続され、ソース端子とドレイン端子は、j列目信号出力線2303と電源基準線2312に接続されているバイアス用トランジスタがPチャネル型の場合は、電源基準線の代わりに、電源線を用いる。バイアス用トランジスタは2311は、各画素の増幅用トランジスタと対になって、ソースフォロワ回路として動作する。転送用トランジスタ2313のゲート端子には、転送信号線2314が接続され、ソース端子とドレイン端子は、j列目信号出力線2303と負荷容量2315に接続されている。転送用トランジスタは、信号出力線2303の電位を負荷容量2315に転送するときに、動作させる。よって、Pチャネル型の転送用トランジスタを追加して、Nチャネル型転送用トランジスタ2314と並列に接続してもよい。負荷容量2315は、転送用トランジスタ2313と電源基準線2312に接続されている。負荷容量2315の役割は、信号出力線2303から出力される信号を一時的に蓄積することである。放電用トランジスタ2316のゲート端子は、プリ放電信号線2317に接続され、ソース端子とドレイン端子は、負荷容量2315と電源基準線2312に接続されている。放電用トランジスタ2316は、信号出力線2303の電位を負荷容量2315に入力する前に、いったん、負荷容量2315にたまっている電荷を放電するように動作する。なお、アナログデジタル信号変換回路や雑音低減回路などを配置することも可能である。そして、負荷容量2315と最終出力線2320の間に、最終選択用トランジスタ2319が接続される。最終選択用トランジスタ2319のソース端子とドレイン端子は、負荷容量2315と最終出力線2320に接続され、ゲート端子は、j列目最終選択線2318に接続される。最終選択線は、1列目から順にスキャンされる。そして、j列目最終選択線2318が選択され、最終選択用トランジスタ2319が導通状態になると、負荷容量2315の電位と最終出力線2320の電位が等しくなる。その結果、負荷容量2315に蓄積していた信号を最終出力線2320に出力することが出来る。ただし、最終出力線2320に信号を出力する前に、最終出力線2320に電荷が蓄積されていると、その電荷により、最終出力線2320に信号を出力したときの電位が影響を受けてしまう。そこで、最終出力線2320に信号を出力するまえに、最終出力線2320の電位を、ある電位値に初期化しなければならない。図23では、最終出力線2320と電源基準線2312の間に、最終リセット用トランジスタ2322を配置している。そして、最終リセット用トランジスタ2322のゲート端子には、j列目最終リセット線2321が接続されている。そして、j列目最終選択線2318を選択する前に、j列目最終リセット線2321を選択し、最終出力線2320の電位を電源基準線2312の電位に初期化する。その後、j列目最終選択線2318を選択し、最終出力線2320に、負荷容量2315に蓄積していた信号を出力する。最終出力線2320に出力される信号は、そのまま外に取り出しても良い。しかしながら、信号が微弱であるため、外に取り出す前に、信号を増幅しておく場合が多い。そのための回路として、図24に、最終部回路2010の回路を示す。信号を増幅する回路としては、演算増幅器など、様々なものがある。信号を増幅する回路であれば、どのような回路でもよいが、ここでは、最も簡単な回路構成として、ソースフォロワ回路を示す。図24では、Nチャネル型の場合を示す。最終出力増幅用回路2004への入力は、最終出力線2402となる。最終出力線2402には、1列目から順に、信号が出力される。その信号を、最終出力増幅用回路2004によって、増幅し、外に出力する。最終出力線2402は、最終出力増幅向け増幅用トランジスタ2404のゲート端子に接続される。最終出力増幅向け増幅用トランジスタ2404のドレイン端子は、電源線2406に接続され、ソース端子は、出力端子となる。最終出力増幅向けバイアス用トランジスタ2403のゲート端子は、最終出力増幅用バイアス信号線2405と接続される。ソース端子とドレイン端子は、電源基準線2407と最終出力増幅向け増幅用トランジスタ2404のソース端子とに接続される。図25に、Pチャネル型の場合のソースフォロワ回路を用いた場合の回路図を示す。図24との違いは、電源線と電源基準線を逆にしていることである。最終出力線2502は、最終出力増幅向け増幅用トランジスタ2504のゲート端子に接続される。最終出力増幅向け増幅用トランジスタ2504のドレイン端子は、電源基準線2507に接続され、ソース端子は、出力端子となる。最終出力増幅向けバイアス用トランジスタ2503のゲート端子は、最終出力増幅用バイアス信号線2505と接続される。ソース端子とドレイン端子は、電源線2506と最終出力増幅向け増幅用トランジスタ2504のソース端子とに接続される。最終出力増幅用バイアス信号線2505の電位は、Nチャネル型を用いた場合の最終出力増幅用バイアス信号線2405とは、値が異なる。図24と図25では、ソースフォロワ回路を1段のみで構成していた。しかしながら、複数段で構成しても良い。例えば、2段で構成する場合は、1段目の出力端子を2段目の入力端子に接続すればよい。また、各々の段において、Nチャネル型を用いても、Pチャネル型を用いても、どちらでも良い。ゲート信号線リセット信号線用駆動回路2006や電源線用駆動回路2007や信号出力線用駆動回路AZ01は、単に、パルス信号を出力しているだけの回路である。よって、公知の技術を用いて実施出来る。次に、信号のタイミングチャートについて述べる。まず、図20の回路におけるタイミングチャートについて、図26に示す。リセット信号線は、1行目から順にスキャンしていく。例えば、行目を選択し、その次に、i行目を選択し、次に、行目を選択していく。再び同じ行を選択するまでの期間がフレーム期間に相当する。ゲート信号線も、同様に、1行目から順にスキャンしていく。ただし、リセット信号線をスキャンし始めるタイミングよりも、ゲート信号線をスキャンし始めるタイミングの方が遅い。例えば、i行目の画素に着目すると、i行目リセット信号線が選択されて、その後、i行目ゲート信号線が選択される。i行目ゲート信号線が選択されると、i行目の画素から信号が出力される。画素がリセットされてから、信号を出力する時までの期間が、蓄積時間になる。蓄積時間の間、フォトダイオードにおいて、光によって生成される電荷を蓄積している。各行で、リセットされるタイミングと信号を出力するタイミングは、異なる。よって、蓄積時間は全行の画素で等しいが、蓄積している時刻は異なる。次に、図23における信号のタイミングチャートを図27に示す。繰り返しの動作になるため、例として、i行目のゲート信号線が選択されている時を考える。まず、i行目のゲート信号線2102が選択された後、プリ放電信号線2317を選択し、放電用トランジスタ2316を導通状態にする。その後、転送信号線2314を選択する。すると、i行目の画素から、各列の信号が各列の負荷容量2315に出力される。i行目の全ての画素の信号を、各列の負荷容量2315に蓄積した後、最終出力線2320に各列の信号を順に出力していく。転送信号線2314が非選択になってから、ゲート信号線が選択されているまでの間、信号出力線用駆動回路2001により、全列をスキャンしていく。まず、1列目の最終リセット線を選択し、最終リセット用トランジスタ2322を導通状態にし、最終出力線2320を電源基準線2312の電位に初期化する。その後、1列目の最終選択線2318を選択し、最終選択用トランジスタ2319を導通状態にし、1列目の負荷容量2315の信号を最終出力線2320に出力する。つぎに、2列目の最終リセット線を選択し、最終リセット用トランジスタ2322を導通状態にし、最終出力線2320を電源基準線2312の電位に初期化する。その後、2列目の最終選択線2318を選択し、最終選択用トランジスタ2319を導通状態にし、2列目の負荷容量2315の信号を最終出力線2320に出力する。その後も、同様の動作を繰り返していく。j列目の場合も、j列目の最終リセット線を選択し、最終リセット用トランジスタ2322を導通状態にし、最終出力線2320を電源基準線2312の電位に初期化する。その後、j列目の最終選択線2318を選択し、最終選択用トランジスタ2319を導通状態にし、j列目の負荷容量2315の信号を最終出力線2320に出力する。つぎに、列目の最終リセット線を選択し、最終リセット用トランジスタ2322を導通状態にし、最終出力線2320を電源基準線2312の電位に初期化する。その後、列目の最終選択線2318を選択し、最終選択用トランジスタ2319を導通状態にし、列目の負荷容量2315の信号を最終出力線2320に出力する。その後も、同様の動作を繰り返し、全列の信号を最終出力線に、順次、出力していく。そのあいだ、バイアス信号線2310は、一定のままである。最終出力線2320に出力された信号は、最終出力増幅用回路2004で増幅され、外へ出力されていく。次に、i1行目ゲート信号線が選択される。すろと、i行目ゲート信号線が選択されたのと同様に、動作させる。そして、さらに、次の行のゲート信号線が選択され、同様の動作を繰り返していく。ここで、バイアス信号線2310の電位について述べる。図23では、バイアス用トランジスタ2311が、複数配置されている。よって、バイアス用トランジスタ2311のしきい値電圧がばらついても、全てのバイアス用トランジスタ2311が導通状態になっている必要がある。そのため、バイアス用トランジスタのゲートソース間電圧の絶対値は、バイアス用トランジスタの全てを導通状態にするために必要なゲートソース間電圧の絶対値の最小値に等しくしておく必要がある。なお、光電変換などを行うセンサ部については、通常のPN型のフォトダイオードの他に、PIN型のダイオード、アバランシェ型ダイオード、npn埋め込み型ダイオード、ショットキー型ダイオード、X線用のフォトコンダクタ、赤外線用のセンサなどでもよい。また、蛍光材やシンチレータにより、X線を光に変換した後、その光を読みとってもよい。これまで述べてきたように、光電変換素子は、ソースフォロワ回路の入力端子に接続されることが多い。しかし、フォトゲート型のように、スイッチを間に挟んでもよい。あるいは、対数変換型のように、光強度の対数値なるように処理した後の信号を入力端子に入力してもよい。なお、本実施例では、画素が2次元に配置されたエリアセンサについて述べたが、画素が1次元に配置されたラインセンサを実現することも出来る。次に、周辺に駆動回路を搭載し、画素を2次元に配置したエリアセンサに、バイアス信号線を制御してプリ放電を行う場合の実施例について述べる。実施例1と異なるのは、回路図の一部図23と信号タイミングチャートの一部図27のみである。よって、図23に対応する図として、図29を示す。図27に対応する図として、図28を示す。図29は、図23において、放電用トランジスタ2316とプリ放電信号線2317を削除した図である。次に、図29における信号のタイミングチャートを図28に示す。繰り返しの動作になるため、例として、i行目のゲート信号線が選択されている時を考える。まず、i行目のゲート信号線2102が選択された後、バイアス信号線2910の電位と転送用トランジスタ2913の電位を、大きくして、プリ放電を実行する。その後、バイアス信号線2910の電位を元に戻す。すると、i行目の画素から、各列の信号が各列の負荷容量2915に出力される。そして、i行目の全ての画素の信号を、各列の負荷容量2915に蓄積した後、最終出力線2920に各列の信号を順に出力していく。なお、本実施例では、プリ放電時には、バイアス電位Vbが変化する。そのため、バイアス信号線2910には、バイアス電位Vbを変化させるため、信号発生装置が接続されていてもよい。本願発明のセンサを、TFTを用いてガラス上に作製する場合の作製方法について、図30~図33を用いて説明する。まず、図30Aに示すように、ガラス基板200上に下地膜201を300nmの厚さに形成する。本実施例では下地膜201として窒化酸化珪素膜を積層して用いる。この時、ガラス基板200に接する方の窒素濃度を10~25wtとしておくと良い。また、下地膜201に放熱効果を持たせることは有効であり、DLCダイヤモンドライクカーボン膜を設けても良い。次に下地膜201の上に50nmの厚さの非晶質珪素膜図示せずを公知の成膜法で形成する。なお、非晶質珪素膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。また、膜厚は20~100nmの厚さであれば良い。そして、公知の技術により非晶質珪素膜を結晶化し、結晶質珪素膜多結晶シリコン膜若しくはポリシリコン膜ともいう202を形成する。公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法がある。本実施例では、XeClガスを用いたエキシマレーザー光を用いて結晶化する。なお、本実施例では線状に加工したパルス発振型のエキシマレーザー光を用いるが、矩形であっても良いし、連続発振型のアルゴンレーザー光や連続発振型のエキシマレーザー光を用いることもできる。また、本実施例では結晶質珪素膜をTFTの活性層として用いるが、非晶質珪素膜を用いることも可能である。なお、オフ電流を低減する必要のあるリセット用トランジスタの活性層を非晶質珪素膜で形成し、増幅用トランジスタの活性層を結晶質珪素膜で形成することは有効である。非晶質珪素膜はキャリア移動度が低いため電流を流しにくくオフ電流が流れにくい。即ち、電流を流しにくい非晶質珪素膜と電流を流しやすい結晶質珪素膜の両者の利点を生かすことができる。次に、図30Bに示すように、結晶質珪素膜202上に酸化珪素膜でなる保護膜203を130nmの厚さに形成する。この厚さは100~200nm好ましくは130~170nmの範囲で選べば良い。また、珪素を含む絶縁膜であれば他の膜でも良い。この保護膜203は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。そして、その上にレジストマスク204a、204b、204cを形成し、保護膜203を介してn型を付与する不純物元素以下、n型不純物元素というを添加する。なお、n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィンPH3を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atomscm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により形成されるn型不純物領域b205a、205bには、n型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれるようにドーズ量を調節する。次に、図30Cに示すように、保護膜203、レジストマスク204a、204b、204cを除去し、添加したn型不純物元素の活性化を行う。活性化手段は公知の技術を用いれば良いが、本実施例ではエキシマレーザー光の照射レーザーアニールにより活性化する。勿論、パルス発振型でも連続発振型でも良いし、エキシマレーザー光に限定する必要はない。但し、添加された不純物元素の活性化が目的であるので、結晶質珪素膜が溶融しない程度のエネルギーで照射することが好ましい。なお、保護膜203をつけたままレーザー光を照射しても良い。なお、このレーザー光による不純物元素の活性化に際して、熱処理ファーネスアニールによる活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して450~550°C程度の熱処理を行えば良い。この工程によりn型不純物領域b205a、205bの端部、即ち、n型不純物領域b205a、205bの周囲に存在するn型不純物元素を添加していない領域との境界部接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。次に、図30Dに示すように、結晶質珪素膜の不要な部分を除去して、島状の半導体膜以下、活性層という206~210を形成する。次に、図31Aに示すように、活性層206~210を覆ってゲート絶縁膜211を形成する。ゲート絶縁膜211としては、10~200nm、好ましくは50~150nmの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では110nm厚の窒化酸化珪素膜を用いる。次に、200~400nm厚の導電膜を形成し、パターニングしてゲート電極212~216を形成する。なお本実施例では、ゲート電極とゲート電極に電気的に接続された引き回しのための配線以下、ゲート配線というとを同一材料で形成している。勿論、ゲート電極と、ゲート配線とを別の材料で形成しても良い。具体的にはゲート電極よりも低抵抗な材料をゲート配線として用いても良い。これは、ゲート電極としては微細加工が可能な材料を用い、ゲート配線には微細加工はできなくとも配線抵抗が小さい材料を用いるためである。このような構造とすることでゲート配線の配線抵抗を非常に小さくすることができるため、面積の大きいセンサ部を形成することができる。即ち、画面の大きさが対角10インチ以上さらには30インチ以上のセンサ部を有するエリアセンサを実現する上で、上記の画素構造は極めて有効である。また、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極212~216の材料としては公知のあらゆる導電膜を用いることができる。代表的には、アルミニウムAl、タンタルTa、チタンTi、モリブデンMo、タングステンW、クロムCr、シリコンSiから選ばれた元素でなる膜、または前記元素の窒化物膜代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜、または前記元素を組み合わせた合金膜代表的にはMo-W合金、Mo-Ta合金、または前記元素のシリサイド膜代表的にはタングステンシリサイド膜、チタンシリサイド膜を用いることができる。勿論、単層で用いても積層して用いても良い。本実施例では、30nm厚の窒化タングステンWN膜と、370nm厚のタングステンW膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてXe、Ne等の不活性ガスを添加すると応力による膜はがれを防止することができる。またこの時、ゲート電極213、216はそれぞれn型不純物領域b205a、205bの一部とゲート絶縁膜211を介して重なるように形成する。この重なった部分が後にゲート電極と重なったLDD領域となる。次に、図31Bに示すように、ゲート電極212~216をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成されるn型不純物領域c217~224にはn型不純物領域b205a、205bの1/2~1/10代表的には1/3~1/4の濃度でリンが添加されるように調節する。具体的には、1×1016~5×1018atomscm3典型的には3×1017~3×1018atomscm3の濃度が好ましい。次に、図31Cに示すように、ゲート電極212、214、215を覆う形でレジストマスク225a~225cを形成し、n型不純物元素本実施例ではリンを添加して高濃度にリンを含むn型不純物領域a226~233を形成する。ここでもフォスフィンPH3を用いたイオンドープ法で行い、この領域のリンの濃度は1×1020~1×1021atomscm3代表的には2×1020~5×1021atomscm3となるように調節する。この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成される。そしてnチャネル型TFTでは、図31Bの工程で形成したn型不純物領域217、218、222、223の一部を残す。この残された領域がLDD領域となる。次に、図31Dに示すように、レジストマスク225a~225cを除去し、新たにレジストマスク234a、234bを形成する。そして、p型不純物元素本実施例ではボロンを添加し、高濃度にボロンを含むp型不純物領域235、236を形成する。ここではジボランB2H6を用いたイオンドープ法により3×1020~3×1021atomscm3代表的には5×1020~1×1021atomscm3ノ濃度となるようにボロンを添加する。なお、不純物領域235、236には既に1×1020~1×1021atomscm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にp型に反転し、p型の不純物領域として機能する。次に、レジストマスク234a、234bを除去した後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができる。本実施例では電熱炉において窒素雰囲気中、550°C、4時間の熱処理を行う。このとき雰囲気中の酸素を極力排除することが重要である。なぜならば酸素が少しでも存在していると露呈したゲート電極の表面が酸化され、抵抗の増加を招くからである。従って、上記活性化工程における処理雰囲気中の酸素濃度は1ppm以下、好ましくは0.1ppm以下とすることが望ましい。次に、図32Aに示すように、第1層間絶縁膜237を形成する。第1層間絶縁膜237としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm~1.5μmとすれば良い。本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪素膜を積層した構造とする。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。なお、水素化処理は第1層間絶縁膜237を形成する間に入れても良い。即ち、200nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り800nm厚の酸化珪素膜を形成しても構わない。次に、ゲート絶縁膜211及び第1層間絶縁膜237に対してコンタクトホールを形成し、ソース配線238~242と、ドレイン配線243~247を形成する。なお、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。勿論、他の導電膜でも良い。次に、50~500nm代表的には200~300nmの厚さで第1パッシベーション膜248を形成する。本実施例では第1パッシベーション膜248として300nm厚の窒化酸化珪素膜を用いる。これは窒化珪素膜で代用しても良い。なお、窒化酸化珪素膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜237に供給され、熱処理を行うことで、第1パッシベーション膜248の膜質が改善される。それと同時に、第1層間絶縁膜237に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。次に、図32Bに示すように有機樹脂からなる第2層間絶縁膜249を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を使用することができる。特に、第2層間絶縁膜249は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1~5μmさらに好ましくは2~4μmとすれば良い。次に、第2層間絶縁膜249及び第1パッシベーション膜248にドレイン配線245に達するコンタクトホールを形成し、ドレイン配線245に接するようにフォトダイオードのカソード電極250を形成する。本実施例では、カソード電極250としてスパッタ法によって形成したアルミニウム膜を用いたが、その他の金属、例えばチタン、タンタル、タングステン、銅を用いることができる。また、チタン、アルミニウム、チタンでなる積層膜を用いてもよい。次に、水素を含有する非晶質珪素膜を基板全面に成膜した後にパターニングし、光電変換層251を形成する。次に、基板全面に透明導電膜を形成する。本実施例では透明導電膜として厚さ200nmのITOをスパッタ法で成膜する。透明導電膜をパターニングし、アノード電極252を形成する。図32C次に、図33Aに示すように第3層間絶縁膜253を形成する。第3層間絶縁膜253として、ポリイミド、ポリアミド、ポリイミドアミド、アクリル等の樹脂を用いることで、平坦な表面を得ることができる。本実施例では、第3層間絶縁膜253として厚さ0.7μmのポリイミド膜を基板全面に形成した。次に、第3層間絶縁膜253に、アノード電極252に達するコンタクトホールを形成し、センサ用配線254を形成する。本実施例ではアルミニウム合金膜1wtのチタンを含有したアルミニウム膜を300nmの厚さに形成する。こうして図33Bに示すような構造のセンサ基板が完成する。270は増幅用TFT、271はスイッチ用TFT、272はリセット用TFT、273はバイアス用TFT、274は放電用TFTである。本実施例では、増幅用TFT270及びバイアス用TFT273がnチャネル型TFTであり、それぞれソース領域側とドレイン領域側の両方にそれぞれLDD領域281~284を有している。なおこのLDD領域281~284はゲート絶縁膜211を間に介してゲート電極212、215と重なっていない。上記構成により、増幅用TFT270及びバイアス用TFT273は、極力ホットキャリア注入を低減させることができる。また本実施例では、スイッチ用TFT271及び放電用TFT274がnチャネル型TFTであり、それぞれドレイン領域側にのみそれぞれLDD領域283、286を有している。なおこのLDD領域283、286はゲート絶縁膜211を間に介してゲート電極213、216と重なっている。ドレイン領域側のみにLDD領域283、286を形成しているのは、ホットキャリア注入を低減させ、なおかつ動作速度を落とさないための配慮である。また、このスイッチ用271及び放電用TFT274はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、LDD領域283、286は完全にゲート電極213、216と重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。特に、ソース信号線駆動回路又はゲート信号線駆動回路を15V~20Vで駆動させる場合、本実施例の放電用TFT274の上記構成は、ホットキャリア注入を低減させ、なおかつ動作速度を落とさないのに有効である。また本実施例では、リセット用TFT272はpチャネル型TFTであり、LDD領域を有していない。pチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。また、リセット用TFT272がnチャネル型TFTであっても良い。また、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクターフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。なお、本実施例では、ガラス上のTFTやフォトダイオードを用いて、センサを作製しているが、単結晶シリコン基板上のトランジスタを用いて、センサを作製することも可能である。本願発明を実施して形成されたセンサは、様々な電子機器に用いることが出来る。その様な本願発明の電子機器としては、スキャナ、デジタルスチルカメラ、X線カメラ、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機、ノート型パーソナルコンピュータ、ゲーム機器、テレビ電話、等が挙げられる。図34は、スキャナであり、読みとり領域3402、センサ部3401、読みとり開始スイッチ3403等を含む。本願発明は、センサ部3401に用いることが出来る。図34は、デジタルスチルカメラであり、ファインダ3405、センサ部3404、シャッターボタン3406等を含む。本願発明は、センサ部3404に用いることが出来る。図35は、X線カメラであり、X線発生器3501、センサ部3503、信号処理用コンピュータ3504等を含む。X線発生器3501とセンサ部3503の間に、測定対象物3502が入って、X線写真を取る。本願発明は、センサ部3503に用いることが出来る。図36はパーソナルコンピュータであり、本体3601、筐体3602、表示装置3603、キーボード3604、センサ部3605等を含む。本願発明は表示装置3603及びセンサ部3605に用いることができる。ここで図37は携帯電話であり、本体3701、音声出力部3702、音声入力部3703、表示装置3704、操作スイッチ3705、アンテナ3706、センサ部3707を含む。本願発明はセンサ部3707に用いることができる。