プロセッサであって、第1の仮想接地端子と、第2の仮想接地端子と、前記第1の仮想接地端子に結合され、前記第1の仮想接地端子に電流を提供するための回路と、前記第1の仮想接地端子と前記第2の仮想接地端子との間に結合される第1の調整トランジスタと、前記第1の調整トランジスタに並列に結合され、前記第2の仮想接地端子を前記第1の仮想接地端子に直接接続することによって前記第1の調整トランジスタを選択的にディセーブルするための第1のディセーブルトランジスタと、前記第2の仮想接地端子と第1の接地端子との間に結合される第2の調整トランジスタと、前記第2の調整トランジスタに並列に結合され、前記第2の仮想接地端子を前記接地端子に直接接続することによって前記第2の調整トランジスタを選択的にディセーブルするための第2のディセーブルトランジスタとを備える、プロセッサ。電源電圧端子と前記第2の仮想接地端子との間に結合されるとともに、前記第1の仮想接地端子に結合される入力を有し、かつ前記第1の調整トランジスタの制御電極に結合される出力を有する第1のバイアス回路と、前記電源電圧端子と前記接地端子との間に結合されるとともに、前記第2の仮想接地端子に結合される入力を有し、かつ前記第2の調整トランジスタの制御電極に結合される出力を有する第2のバイアス回路とをさらに備える、請求項1に記載のプロセッサ。前記回路によって第1のノードに提供される電流は、低電力モード中に発生する漏れ電流である、請求項1に記載のプロセッサ。前記回路は電源電圧端子に結合され、前記第1の仮想接地端子における電圧は前記電源電圧端子における電圧よりも低く、接地よりも高い、請求項1に記載のプロセッサ。前記第1の仮想接地端子における電圧は前記電源電圧端子における電圧よりも低く、前記第2の仮想接地端子における前記電圧よりも高い、請求項4に記載のプロセッサ。前記回路はメモリを備え、前記メモリにおける状態の喪失が防止されるように前記第1の調整トランジスタおよび前記第2の調整トランジスタのうちの一方のみが低電力モード中にイネーブルされる、請求項1に記載のプロセッサ。前記回路はプロセッサ動作を実行する機能ブロックを備え、前記第1の調整トランジスタおよび前記第2の調整トランジスタの1つまたは複数は、低電力モード中イネーブルされる、請求項1に記載のプロセッサ。前記低電力モードを終了すると、前記第2の調整トランジスタは前記第1の調整トランジスタをディセーブルする前にディセーブルされる、請求項7に記載のプロセッサ。プロセッサであって、第1の仮想端子と、第2の仮想端子と、第1の電源端子と、第2の電源端子と、前記第2の電源端子と前記第1の仮想端子との間に結合される回路と、前記第1の仮想端子と前記第2の仮想端子との間に結合される第1の電圧調整器と、前記第2の仮想端子と前記第1の電源端子との間に結合される第2の電圧調整器とを備え、前記第1の電圧調整器がイネーブルされるとき、前記第2の電源端子と前記第1の仮想端子との間の電圧は前記第2の電源端子と前記第2の仮想端子との間の電圧よりも低く、前記第2の電圧調整器がイネーブルされるとき、前記第2の電源端子と前記第2の仮想端子との間の電圧は前記第2の電源端子と前記第1の電源端子との間の電圧よりも低い、プロセッサ。前記第1の電圧調整器がディセーブルされているとき、前記第2の電源端子と前記第1の仮想端子との間の電圧は前記第2の電源端子と前記第2の仮想端子との間の電圧と実質的に同じであり、前記第2の電圧調整器がディセーブルされているとき、前記第2の電源端子と前記第2の仮想端子との間の電圧は前記第2の電源端子と前記第1の電源端子との間の電圧と実質的に同じである、請求項9に記載のプロセッサ。前記第1の電源端子は接地基準端子である、請求項9に記載のプロセッサ。前記回路はメモリを備え、低電力モード中、前記メモリの状態の喪失を防止するために前記第1の電圧調整器および前記第2の電圧調整器のうちの一方のみがイネーブルされる、請求項9に記載のプロセッサ。前記回路はプロセッサ動作を実行する機能ブロックを備え、低電力モード中、前記第1の電圧調整器および前記第2の電圧調整器のうちの1つまたは複数はイネーブルされる、請求項9に記載のプロセッサ。ディープ低電力モード中、前記第1の電圧調整器および前記第2の電圧調整器の両方がイネーブルされる、請求項13に記載のプロセッサ。前記ディープ低電力モードを終了すると、前記第2の電圧調整器は前記第1の電圧調整器をディセーブルする前にディセーブルされる、請求項14に記載のプロセッサ。プロセッサであって、第1の仮想電源端子と、第2の仮想電源端子と、第3の仮想電源端子と、第1の電源端子と、第2の電源端子と、前記第2の電源端子および前記第1の仮想電源端子の間に結合され、プロセッサ動作を実行する機能回路と、前記第1の仮想電源端子および前記第2の仮想電源端子の間に結合される第1の電圧調整器と、前記第2の電源端子および前記第3の仮想電源端子の間に結合されるメモリと、前記第3の仮想電源端子および前記第2の仮想電源端子の間に結合される第2の電圧調整器と、前記第2の仮想電源端子および前記第1の電源端子の間に結合される第3の電圧調整器とを備え、前記第1の電圧調整器がイネーブルされるとき、前記第2の電源端子と前記第1の仮想電源端子との間の電圧は前記第2の電源端子と前記第2の仮想電源端子との間の電圧よりも低く、前記第2の電圧調整器がイネーブルされるとき、前記第2の電源端子と前記第3の仮想電源端子との間の電圧は前記第2の電源端子と前記第2の仮想電源端子との間の電圧よりも低く、前記第3の電圧調整器がイネーブルされるとき、前記第2の電源端子と前記第2の仮想電源端子との間の電圧は前記第2の電源端子と前記第1の電源端子との間の電圧よりも低い、プロセッサ。前記第1の電圧調整器がディセーブルされているとき、前記第1の仮想電源端子は前記第2の仮想電源端子に直接接続され、前記第2の電圧調整器がディセーブルされているとき、前記第3の仮想電源端子は前記第2の仮想電源端子に直接接続され、前記第3の電圧調整器がディセーブルされているとき、前記第2の仮想電源端子は前記第2の電源端子に直接接続される、請求項16に記載のプロセッサ。低電力モード中、前記メモリの状態の喪失を防止するために前記第2の電圧調整器および前記第3の電圧調整器のうちの一方のみがイネーブルされる、請求項17に記載のプロセッサ。ディープ低電力モード中、前記第1の電圧調整器および前記第2の電圧調整器の両方がイネーブルされる、請求項17に記載のプロセッサ。前記ディープ低電力モードを終了すると、前記第3の電圧調整器は前記第2の電圧調整器をディセーブルする前にディセーブルされる、請求項19に記載のプロセッサ。概して、1つまたは複数の機能論理ブロックおよび1つまたは複数のレベルのキャッシュメモリを有するデータプロセッサが提供される。1つの実施形態では、組み合わせ論理ブロックおよびキャッシュメモリが電源電圧端子に結合される。電源端子は、選択的に接地に、接地を上回る第1の所定の電圧に、または接地を上回る第2の所定の電圧に結合されてもよい。第1の所定の電圧および第2の所定の電圧は、動作モードに応じて、および、記憶されているデータが保存されなければならないか否かに応じてイネーブルおよびディセーブルされる電圧調整器を使用して提供される。1つの実施形態では、大域的電圧調整器が、第1の仮想接地端子と接地との間に結合され、接地を上回る第1の所定の電圧をセットするのに使用される。第1のローカル電圧調整器が機能論理ブロックと第1の仮想接地端子との間に結合される。第2のローカル電圧調整器がキャッシュメモリと第1の仮想接地端子との間に結合される。第1の低電力モード中で、かつキャッシュメモリの記憶されているデータが維持されるべきである場合、第2のローカル電圧調整器がイネーブルされるか、または大域的電圧調整器がイネーブルされて、接地を上回る第1の所定の電圧がキャッシュメモリに提供される。第2の低電力モード中で、かつ記憶されているデータが維持されるべきではない場合、大域的電圧調整器および第2のローカル電圧調整器が同時にオンされて、接地を上回る第2の所定の電圧がキャッシュメモリに提供される。1つの態様では、プロセッサであって、第1の仮想接地端子と、第2の仮想接地端子と、第1の仮想接地端子に結合され、第1の仮想接地端子に電流を提供するための回路と、第1の仮想接地端子と第2の仮想接地端子との間に結合される第1の調整トランジスタと、第1の調整トランジスタに並列に結合され、第2の仮想接地端子を第1の仮想接地端子に直接接続することによって第1の調整トランジスタを選択的にディセーブルするための第1のディセーブルトランジスタと、第2の仮想接地端子と第1の接地端子との間に結合される第2の調整トランジスタと、第2の調整トランジスタに並列に結合され、第2の仮想接地端子を接地端子に直接接続することによって第2の調整トランジスタを選択的にディセーブルするための第2のディセーブルトランジスタとを備えるプロセッサが提供される。プロセッサは、電源電圧端子と第2の仮想接地端子との間に結合されるとともに、第1の仮想接地端子に結合される入力を有し、かつ第1の調整トランジスタの制御電極に結合される出力を有する第1のバイアス回路と、電源電圧端子と接地端子との間に結合されるとともに、第2の仮想接地端子に結合される入力を有し、かつ第2の調整トランジスタの制御電極に結合される出力を有する第2のバイアス回路とをさらに備えることができる。回路によって第1のノードに提供される電流は、低電力モード中に発生する漏れ電流である場合がある。回路は電源電圧端子に結合され得、第1の仮想接地端子における電圧は、電源電圧端子における電圧よりも低く、接地よりも高い。第1の仮想接地端子における電圧は、電源電圧端子における電圧よりも低く、第2の仮想接地端子における電圧よりも高くてもよい。回路はメモリを備えてもよく、メモリにおける状態の喪失が防止されるように第1の調整トランジスタおよび第2の調整トランジスタのうちの一方のみが低電力モード中にイネーブルされる。回路はプロセッサ動作を実行する機能ブロックを備えてもよく、第1の調整トランジスタおよび第2の調整トランジスタの1つまたは複数は、低電力モード中イネーブルされる。低電力モードを終了すると、第2の調整トランジスタは第1の調整トランジスタをディセーブルする前にディセーブルされ得る。別の実施形態では、プロセッサであって、第1の仮想端子と、第2の仮想端子と、第1の電源端子と、第2の電源端子と、第2の電源端子と第1の仮想端子との間に結合される回路と、第1の仮想端子と第2の仮想端子との間に結合される第1の電圧調整器と、第2の仮想端子と第1の電源端子との間に結合される第2の電圧調整器とを備え、第1の電圧調整器がイネーブルされるとき、第2の電源端子と第1の仮想端子との間の電圧は第2の電源端子と第2の仮想端子との間の電圧よりも低く、第2の電圧調整器がイネーブルされるとき、第2の電源端子と第2の仮想端子との間の電圧は第2の電源端子と第1の電源端子との間の電圧よりも低い、プロセッサが提供される。第1の電圧調整器がディセーブルされているとき、第2の電源端子と第1の仮想端子との間の電圧は第2の電源端子と第2の仮想端子との間の電圧と実質的に同じであり得、第2の電圧調整器がディセーブルされているとき、第2の電源端子と第2の仮想端子との間の電圧は第2の電源端子と第1の電源端子との間の電圧と実質的に同じであり得る。第1の電源電圧端子は接地基準端子であってもよい。回路はメモリを備えてもよく、低電力モード中、メモリの状態の喪失を防止するために第1の電圧調整器および第2の電圧調整器のうちの一方のみがイネーブルされてもよい。回路はプロセッサ動作を実行する機能ブロックを備えてもよく、低電力モード中、第1の電圧調整器および第2の電圧調整器の1つまたは複数はイネーブルされる。ディープ低電力モード中、第1の電圧調整器および第2の電圧調整器の両方がイネーブルされてもよい。ディープ低電力モードを終了すると、第2の電圧調整器は第1の電圧調整器をディセーブルする前にディセーブルされてもよい。さらに別の態様では、プロセッサであって、第1の仮想電源端子と、第2の仮想電源端子と、第3の仮想電源端子と、第1の電源端子と、第2の電源端子と、第2の電源端子および第1の仮想電源端子の間に結合される、プロセッサ動作を実行する機能回路と、第1の仮想電源端子および第2の仮想電源端子の間に結合される第1の電圧調整器と、第2の電源端子および第3の仮想電源端子の間に結合されるメモリと、第3の仮想電源端子および第2の仮想電源端子の間に結合される第2の電圧調整器と、第2の仮想電源端子および第1の電源端子の間に結合される第3の電圧調整器とを備え、第1の電圧調整器がイネーブルされるとき、第2の電源端子と第1の仮想電源端子との間の電圧は第2の電源端子と第2の仮想電源端子との間の電圧よりも低く、第2の電圧調整器がイネーブルされるとき、第2の電源端子と第3の仮想電源端子との間の電圧は第2の電源端子と第2の仮想電源端子との間の電圧よりも低く、第3の電圧調整器がイネーブルされるとき、第2の電源端子と第2の仮想電源端子との間の電圧は第2の電源端子と第1の電源端子との間の電圧よりも低い、プロセッサが提供される。第1の電圧調整器がディセーブルされているとき、第1の仮想電源端子は第2の仮想電源端子に直接接続されてもよく、第2の電圧調整器がディセーブルされているとき、第3の仮想電源端子は第2の仮想電源端子に直接接続されてもよく、第3の電圧調整器がディセーブルされているとき、第2の仮想電源端子は第2の電源端子に直接接続されてもよい。低電力モード中、メモリの状態の喪失を防止するために第2の電圧調整器および第3の電圧調整器のうちの一方のみがイネーブルされてもよい。ディープ低電力モード中、第1の電圧調整器および第2の電圧調整器の両方がイネーブルされてもよい。ディープ低電力モードを終了すると、第3の電圧調整器は第2の電圧調整器をディセーブルする前にディセーブルされてもよい。アサートまたはセットおよびネゲートまたはアサート停止もしくはクリアという用語は、本明細書においては、信号、ステータスビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル1である場合、論理的に偽の状態は論理レベル0である。そして、論理的に真の状態が論理レベル0である場合、論理的に偽の状態は論理レベル1である。図1は、一実施形態によるデータプロセッサ10の簡略化されたビューを部分ブロック図形式かつ部分概略図形式で示す図である。データプロセッサ10は、例えば、マイクロコントローラ、マイクロプロセッサコア、またはデジタル信号プロセッサDSPのような任意のタイプのプロセッサであってもよい。データプロセッサ10は、機能ブロック12、レベル1L1のキャッシュメモリ14、レジスタ16、レベル2L2およびレベル3L3のうちの少なくとも一つのキャッシュメモリ18、および電力管理ユニット19のような複数の回路ブロックを含む。データプロセッサ10のブロック図を簡略化するために、回路ブロック間の相互接続は省略されている。さらに、データプロセッサ10の他の実施形態は、より多くの、より少ない、または異なるブロックを有してもよい。さらに、他の実施形態では2つ以上のプロセッサ10があってもよい。プロセッサ10は大域的電圧調整器22およびローカル電圧調整器20、24を含む。大域的電圧調整器22はトランジスタ32、トランジスタ34、およびバイアス回路36を含む。ローカル電圧調整器20はトランジスタ26、トランジスタ28、およびバイアス回路30を含む。ローカル電圧調整器24はトランジスタ38、トランジスタ40、およびバイアス回路42を含む。バイアス回路の実施形態は図2の説明において後述する。大域的電圧調整器22において、トランジスタ32は、VVSSとラベリングされる仮想接地導体に結合される第1の電流電極と、制御信号DISABLE2を受け取るように結合される制御電極と、VSSとラベリングされる接地導体に結合される第2の電流電極とを有する。トランジスタ34はVVSSに結合される第1の電流電極と、制御電極と、VSSに結合される第2の電流電極とを有する。バイアス回路36は、VDDとラベリングされる電源電圧端子に結合される電源端子と、VSSに結合される電源端子と、トランジスタ34の第1の電流電極におけるフィードバック信号を受け取るための入力端子と、トランジスタ34の制御電極に結合される出力とを有する。示されている形態では、トランジスタ26、28、32、34、38、および40はNチャネルトランジスタである。他の実施形態では、トランジスタ26、28、32、34、38、および40は異なる型のトランジスタであってもよい。電圧調整器20において、トランジスタ26は、VVVSS1とラベリングされる仮想電源端子において機能ブロック12に結合される第1の電流電極と、制御電極と、VVSSに結合される第2の電流電極とを有する。トランジスタ28は、仮想電源端子VVVSS1において機能ブロック12に結合される第1の電流電極と、電力管理ユニット19からDISABLE1とラベリングされる制御信号を受け取るように結合される制御電極と、VVSSに結合される第2の電流電極とを有する。バイアス回路30は、VDDに結合される電源端子と、VVSSに結合される電源端子と、VVVSS1からフィードバック信号を受け取るように結合される入力と、トランジスタ26の制御電極に結合される出力とを有する。なお、仮想という文言は本明細書においては、仮想電源電圧端子に提供される電源電圧が固定でなく、動作モードに応じて変化することを示すために使用される。電圧調整器24において、トランジスタ38は、電源端子VVVSS2においてキャッシュメモリ18に結合される第1の電流電極と、電力管理ユニット19から制御信号DISABLE3を受け取るための制御電極と、VVSSに結合される第2の電流電極とを有する。トランジスタ40はキャッシュメモリ18に結合される第1の電流電極と、制御電極と、VVSSに接続される第2の電流電極とを有する。バイアス回路42は、VDDに接続される電源端子と、VVSSに接続される電源端子と、VVVSS2からフィードバック信号を受け取るように接続される入力と、トランジスタ40の制御電極に接続される出力とを有する。プロセッサ10の各回路ブロックは電源電圧端子VDDに結合される。電力管理ユニット19は、電源電圧端子VSSにも接続されている。L1キャッシュ14およびレジスタ16は、仮想電源電圧端子VVSSにも接続されている。機能ブロック12は電源端子VVVSS1に接続され、キャッシュ18は電源端子VVVSS2に接続される。電力は、どの回路が動作しているかに応じて、プロセッサ10のさまざまな回路に分配される。さらに、電力は、記憶されているデータが、データプロセッサ10が低電力状態にあるときに保持される必要があるか否かに応じて分配される。1つの実施形態では、VSSは、接地に接続され、VVSSは接地電位または接地を上回る第1の所定の電圧のいずれかに接続される。電源端子VVVSS1は、接地電位、接地を上回る第1の所定の電圧、または接地を上回る第2の所定の電圧のいずれかに接続される。電源端子VVVSS2は、接地電位、接地を上回る第1の所定の電圧、または接地を上回る第3の所定の電圧のいずれかに接続され、第3の所定の電圧は第2の所定の電圧と同じであってもよいし、または異なってもよい。一般的に、制御信号DISABLE1、DISABLE2、およびDISABLE3は、静的漏れ電流を低減することによって電力消費を低減する目的で、回路ブロックの接地端子における電圧を引き上げるために使用される。一般的に、電圧調整器は段階的であるか、または階層的順序にある。プロセッサ10のブロックのすべては、どの電圧調整器がオンになっているかに応じて、同じ接地VSS電位、または、例えば、電源端子VVSS、もしくはVVVSS1およびVVVSS2における電圧等の接地を上回る何らかの電圧レベルを受け取ることができる。SRAM静的ランダムアクセスメモリの等の揮発性メモリ回路は、信頼性のあるデータ保持のために特定の電圧要件を有する。1つの実施形態では、キャッシュ18は、SRAMとして具体化され、それゆえ、最低限度のデータ保持電圧を有する。それゆえ、キャッシュ18に関して、VVVSS2における電圧が最低限度のデータ保持電圧を上回って上昇しないことを確実にするよう注意が払われなければならない。通常モード中、回路ブロックのすべてがフル電源電圧を受け取る。電源電圧端子はVDDを受け取り、すべての回路ブロックの接地端子は接地VSSに結合される。示されている実施形態では、電力管理ユニット19が制御信号DISABLE1、DISABLE2、およびDISABLE3を論理ハイ電圧としてアサートすると、通常動作モードに入る。トランジスタ26、32、および38の各々は導電性であり、電圧調整器20、22、および24を有効にディセーブルし、それによって、電源端子VSS、VVSS、VVVSS1、およびVVVSS2はすべて接地電位にある。1つの低電力モードにおいて、制御信号DISABLE2はネゲートされ、DISABLE1およびDISABLE3はアサートされる。DISABLE2がネゲートされることによって、大域的電圧調整器22がイネーブルされ、大域的電圧調整器22を用いてVVSSが接地を上回る第1の所定の電圧に引き上げられる。ローカル電圧調整器20および24は両方ともオフになり、それによってVVVSS1およびVVVSS2は両方ともVVSSと同じ電位になる。大域的電圧調整器22がイネーブルされるとき、制御信号DISABLE2は論理ローとしてネゲートされ、それによって、トランジスタ32は実質的に非導電性である。トランジスタ34はバイアス回路36によってバイアスされ、それによって、VVSSの電圧レベルは所定の電圧レベルだけ増大される。この低電力モードを終了して通常動作に戻るために、制御信号DISABLE2が論理ハイ電圧としてアサートされる。制御信号DISABLE2が論理ハイ電圧としてアサートされると大域的電圧調整器22はディセーブルされ、それによって、トランジスタ32はVSSが仮想VSSVVSSに接続される。それらの接地端子がVVSSに結合されている回路のすべては、接地電位に結合されることになる。別の低電力モードでは、大域的電圧調整器22はオフであり、ローカル電圧調整器20および24のうちのいずれか一方または両方がオンになる。キャッシュ18が最低限度のデータ保持電圧を有し、かつ大域的電圧調整器22がオンになるべきである場合、最低限度のデータ保持電圧を超えることを防止するために、大域的電圧調整器22がオンになる前にローカル電圧調整器24が最初にオフにならなければならない。機能ブロック12がデータ保持を発令していない場合、電圧調整器22および20を同時にオンさせることができる。ディープ低電力モードでは、静的漏れ電流を最大限低減するために電圧調整器20、22および24のすべてが同時にオンされる。しかしながら、プロセッサ10がディープ低電力モードにある間にキャッシュ18の最低限度のデータ保持電圧が維持されなくなる可能性がある。なお、データプロセッサ10の動作モードは図4に要約されている。図2は、一実施形態による図1のデータプロセッサ10の電圧調整器20を概略図形式で示す。電圧調整器20はディセーブルトランジスタ28と、調整トランジスタ26と、バイアス回路30とを含む。バイアス回路30は、検知トランジスタ218と、負荷トランジスタ220と、トランジスタ222および224とを含む。トランジスタ222および224はともに結合されて反転ステージ221を形成する。トランジスタ26、28、218、および224はN型MOS金属酸化膜半導体トランジスタであり、トランジスタ220および222はP型MOSトランジスタであり、1つの集積回路上に実装される。1つの実施形態では、電圧調整器20は、シリコンオンインシュレータSOI基板上のCMOS相補型金属酸化膜半導体トランジスタを使用して実装される。他の実施形態では、電圧調整器20は異なるトランジスタタイプを使用して別のタイプの基板上に実装されることができる。示されている実施形態では、電圧調整器22および24は電圧調整器20と同じである。別の実施形態では、電圧調整器20、22、および24は異なるタイプの電圧調整器回路を使用してもよく、互いに異なってもよい。低電力モード中に漏れ低減の利益を得る任意のタイプの回路を内部ノードN3VVVSS1に結合することができる。例えば、回路は、1つもしくは複数の論理回路もしくは複数のメモリセル、またはロジックおよびメモリの組み合わせとすることができる。1つの実施形態では、回路は、キャッシュ18のような静的ランダムアクセスメモリSRAMセルのアレイである。図1に示されるように、機能ブロック12は任意のタイプの回路とすることができる。1つの実施形態では、機能ブロック12は組み合わせ論理である。機能ブロック12が低電力モードにあるとき、Iとラベリングされる漏れ電流が存在することになる。1つの実施形態では、約0.9ボルトに等しいVDDは正電源電圧であり、VVSSは、電圧調整器20および22がオンまたはオフになっているか否かに応じて、接地または接地を上回る所定の電圧とすることができる。なお、特定の電圧レベルは実施形態を説明する目的において重要ではない。別の実施形態では、VDDはVVSSが負である間は接地であってもよい。さらに、他の実施形態では、電源電圧は任意の電圧であってもよい。低電力モード中、VVSS端子における電圧は、機能ブロック12からの漏れ電流を低減するために接地を上回って増大される。ディセーブルトランジスタ26は、ノードN3VVVSS1に接続される第1の電流電極と、ディセーブル信号DISABLE1を受け取るように接続される制御電極と、電源電圧端子VVSSに接続される第2の電流電極とを有する。検知トランジスタ218は、ノードN1に接続される第1の電流電極と、両方ともノードN3に接続される制御電極およびボディ端子と、VVSSに接続される第2の電流電極とを有する。他の実施形態では、トランジスタ218のボディ端子は、例えばVVSSのような別のノードに接続されてもよい。負荷トランジスタ220は、電源電圧端子VDDに接続される第1の電流電極と、両方ともノードN1においてトランジスタ218の第1の電流電極に接続される制御電極と、第2の電流電極とを有する。Pチャネルトランジスタ222は、VDDに接続される第1の電流電極と、トランジスタ220の制御電極に接続される制御電極と、第2の電流電極とを有する。トランジスタ224は、トランジスタ222の第2の電流電極に接続される第1の電流電極と、トランジスタ222の第2の電流電極に接続される制御電極と、VVSSに接続される第2の電流電極とを有する。調整トランジスタ26は、トランジスタ28の第1の電流電極に接続される第1の電流電極と、ノードN2においてトランジスタ224の制御電極に接続される制御電極と、VVSSに接続される第2の電流電極とを有する。Nチャネルトランジスタ26、28、および224のボディ端子図示せずはVVSSに接続され、Pチャネルトランジスタ220および222のボディ端子図示せずはVDDに接続される。通常動作モード中、回路12図1はアクティブであり、VDDにおける通常動作電源電圧を受け取る。ディセーブル信号DISABLE1が論理ハイとしてアサートされてトランジスタ26を導電性にし、したがってノードN3がVVSSに接続され、それによって、ノードN3は実質的にVSSにある。ノードN3が実質的にVSS電位にあるため、トランジスタ218は実質的に非導電性である。ノードN1はVDD電位にあり、それによって、トランジスタ220および222は実質的に非導電性である。ノードN2はVSS電位にあり、それによって、トランジスタ224および226は実質的に非導電性である。バイアス回路30のトランジスタ218、220、222、および224が非導電性であるため、それらの電流は漏れレベルまで低減される。低電力モード中、ディセーブル信号DISABLE1は論理ロー電圧としてネゲートされ、それによってトランジスタ28は実質的に非導電性になる。図2におけるIとラベリングされる漏れ電流がノードN3における電圧を増大させることになる。トランジスタ220、222、および224はノードN1からノードN2までのフィードバック経路を提供する。一般的に、検知トランジスタ218のゲートはノードN3における電圧を検知するように結合される。トランジスタ218が電圧の増大に応答すると、フィードバック経路は調整トランジスタ26の制御電極における電圧を制御してノードN3における電圧を所定の電圧レベルに維持する。トランジスタ218のボディ端子はノードN3に接続され、それによって、ノードN3における電圧の増大によりトランジスタ218のしきい値電圧VTが低下する。VTをこのように低下させることによって、トランジスタ218のサイズを増大させることなくトランジスタ218の導電性が向上する。電源電圧が0.9ボルトである1つの実施形態では、所定の電圧レベルは、VSSを上回る約300ミリボルトmVであり、ここで、VSSは示されている実施形態においては接地電位にある。別の実施形態では、所定の電圧レベルは異なる。より具体的には、低電力モード中、ノードN3における電圧の増大によりトランジスタ218が導電状態になり始め、それによってノードN1における電圧が低減する。ノードN1における電圧の低減によって、トランジスタ220および222にバイアスを与え、導電状態になり始めることになる。トランジスタ222が導電状態となると、ノードN2における電圧が増大することになる。ノードN2における電圧の増大によって、トランジスタ26が導電状態となり、ノードN3における電圧が低減することになる。したがって、調整トランジスタ26は、ノードN3における電圧を、VSSを上回る所定の電圧レベルに維持する。電源電圧は既に非常に低い例えば、0.9ボルトという理由、およびトランジスタのプロセスおよび電気的特性ならびに電源電圧における変動に起因して、通常モードから低電力モードに遷移するとき、回路12のデータ状態は容易に破損しやすくなるか、または不安定になり得る。回路12がSRAMアレイである事例では、ノードN3において電圧が過度に増大すると、メモリセルが不意に論理状態を変化させるほどマージンが低減する可能性がある。それゆえ、ノードN3における電圧が円滑に、かつ所定の電圧が接地を上回ってオーバーシュートすることが一切ないように遷移することが重要である。電圧調整器20において、トランジスタ222および224は利得の非常に低い反転ステージを形成し、それによって、ノードN3における電圧遷移が過減衰される。これは、ノードN3における電圧が少しでもオーバーシュートした場合に損傷を受けるであろうメモリセル内で十分なマージンを維持するように機能する。ノードN3における任意のオーバーシュートに対応するマージンを追加することによって、仮想VSSが上昇し得るような接地を上回る所定の電圧が低減する。これによって、漏れ電流の量が増大するであろう。それゆえ、過減衰応答を有しながらオーバーシュートがないN3における電圧を調整するための電流の消費が小さく、同時にノードN3における電圧を、VSSを上回る所定の電圧レベルに維持するのに十分な利得をも有する回路を有することが望ましい。図3は、図1のデータプロセッサ10の低電力モードに入るための方法50の流れ図を示す。方法50はステップ52において開始する。ステップ54において、電圧調整器22および20をイネーブルするとともに電圧調整器24をディセーブルすることによって低電力モードに入る。他の方法では、いずれの電圧調整器がイネーブルされるかに応じて異なる低電力モードに入ってもよい。決定ステップ56において、プロセッサ10が、例えば命令を実行するために起動されるべきであるか否かが判定される。答えがいいえである場合、いいえ経路が取られてステップ56が反復される。プロセッサ10が起動されるべきであると判定される場合、ステップ60までのはい経路が取られる。ステップ60において、制御信号DISABLE1およびDISABLE2をアサートすることによって調整器22および20がディセーブルされる。調整器22がディセーブルされると、トランジスタ32によってVVSSが接地電位に結合される。同様に、調整器20がディセーブルされると、トランジスタ28によってVVVSS1がVVSSに結合され、VVVSS1も接地電位にある。機能ブロック12およびキャッシュ18は通常電源電圧によって動作している。ステップ62において、ローカル調整器24がイネーブルされてキャッシュ18が低電力モードにおかれる。最低限度のデータ保持電圧を超えることを防止し、VVVSS2が接地を過度に上回って引き上げられることを防止するために、調整器24をイネーブルする前に調整器22がディセーブルされる。ステップ64において、機能ブロック12がデータを処理する。1つの実施形態では、機能ブロック12は実行ユニットであってもよく、命令を実行することによってデータを処理する。別の実施形態では、機能ブロック12は組み合わせ論理を含んでもよい。決定ステップ66において、プロセッサ12がデータ処理を完了したか否かが判定される。はいである場合、ステップ68までのはい経路が取られる。ステップ68において、電圧調整器24が最初にディセーブルされて、それによって、キャッシュ18のデータが保護される。ステップ70において、大域的調整器22およびローカル調整器20がイネーブルされる。上述のように、調整器22をイネーブルすることによって、VVSSおよびVVVSS1における電圧が、第1の所定の電圧レベルだけ接地を上回って引き上げられる。ローカル調整器20をイネーブルすることによって、VVVSS1が、追加の量だけ第2の所定の電圧レベルまで引き上げられる。電源電圧VDDが1.0ボルトである1つの実施形態では、所定の電圧は接地を上回る0.2ボルトである。プロセッサ10はVVVSS1が引き上げられると低電力モードに戻る。ステップ58と56との間のループはプロセッサが再起動されてデータを処理するるまで反復される。ステップ66においてステップ72までのいいえ経路が取られる場合、これはプロセッサ動作が完了しないことを示し、キャッシュ18がアクセスされるべきか否かが判定される。答えがいいえである場合、ステップ64に戻るいいえ経路が取られる。答えがはいである場合、ステップ74までのはい経路が取られる。キャッシュ18における電源電圧は、通常電圧に増大されなければならず、その後、キャッシュ18は例えば読み出し動作中に信頼可能にアクセス可能となる。ステップ74において、ローカル調整器24は、制御信号DISABLE3をアサートすることによってディセーブルされる。ステップ76の後、キャッシュアクセスが完了する。ステップ78において、電圧調整器24をイネーブルすることによって、低電力モードに再び入る。図4は、図1のデータプロセッサ10の低電力動作モードの表を示す。図4において、調整器20、22、および24のオン状態およびオフ状態がさまざまな動作モードについて示されている。図4から分かるように、通常モード中、3つの調整器のすべてがオフであり、各回路ブロックにはVDDとVSSとの間のフルレール電源電圧が供給される。さまざまな低電力モードにおいて、調整器20、22、および24はさまざまな組み合わせにおいてオンおよびオフすることができる。例えば、キャッシュメモリ18のためのデータ保持低電力モードにおいて、調整器22はオンであり、一方で調整器24はオフである。調整器22および24の両方が同時にオンである場合、キャッシュ18に提供される電源電圧は低すぎて記憶されているデータを信頼可能に保持できない可能性がある。別のメモリ保持低電力モードにおいて、調整器22はオフすることができ、一方で調整器24はオンである。キャッシュ18の記憶されているデータが保持されることが重要でない場合、調整器22および24の両方を同時にオンにすることによって、より深い非保持低電力モードに入ることができる。静的漏れ電流の最大の低減は、3つの電圧調整器すべてを同時にオンにすることによって得ることができる。本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。上記の実施形態のうちのいくつかは、適宜、さまざまな異なる情報処理システムを使用して具体化することができる。例えば、図1およびその説明は、例示的なデータプロセッサを記載しているが、この例示的なプロセッサは本発明のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このプロセッサの記載は説明の目的のために簡略化されており、これは、本発明に従って使用することができる多くの異なる種類の適切なプロセッサのうちのほんの1つに過ぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路に対する代替的な機能の分解を課してもよいことを、当業者は認識しよう。さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ/または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。本明細書において使用される場合、結合されているという用語は、直接結合または機械的結合に限定されるようには意図されていない。別途記載されない限り、第1のおよび第2ののような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。