"InPからなる基板の上に形成されてn型の化合物半導体からなる電子供給層と、前記電子供給層の上に形成されたスペーサ層と、前記スペーサ層の上に形成されたInGaAsおよびInAsより選択された化合物半導体からなるチャネル層と、前記チャネル層の上に形成された障壁層と、前記障壁層の上に形成されたゲート電極と、前記ゲート電極を挟んで各々離間して前記障壁層に接して形成された2つのコンタクト層と、一方の前記コンタクト層の上に形成されたソース電極と、他方の前記コンタクト層の上に形成されたドレイン電極とを少なくとも備え、前記コンタクト層は、GaおよびAlの少なくとも1つと、Inと、Asとを構成元素とするn型の化合物半導体から構成され、前記障壁層は、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から構成されていることを特徴とする電界効果型トランジスタ。請求項1記載の電界効果型トランジスタにおいて、前記コンタクト層は、InAlAsからなる下側コンタクト層と、InGaAsからなる上側コンタクト層との2層構造とされていることを特徴とする電界効果型トランジスタ。請求項1または2記載の電界効果型トランジスタにおいて、前記電子供給層と前記スペーサ層との間に形成されたInAlGaPからなる下側障壁層を備え、前記下側障壁層は、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から構成されていることを特徴とする電界効果型トランジスタ。請求項1~3のいずれか1項に記載の電界効果型トランジスタにおいて、前記ゲート電極と前記障壁層との間に挿入された絶縁層を備えることを特徴とする電界効果型トランジスタ。請求項1~4のいずれか1項に記載の電界効果型トランジスタにおいて、前記スペーサ層は、InAlAsから構成されていることを特徴とする電界効果型トランジスタ。しかしながら、上述した構成の電界効果型トランジスタの、ゲート電極511とチャネル層503とを挟む各層の薄層化には、次に示すような問題がある。まず、エッチング停止層507は、非特許文献1にあるように、ゲート電極511を形成する時のウェットリセスエッチングを、複数の電界効果型トランジスタが形成されるウエハ面内で均一に行い、各トランジスタの閾値電圧のウエハ面内均一性を確保するなど、実用上十分なプロセスマージンを得るために重要なものとなる。しかし、エッチング停止層507を薄層化すると、コンタクト層を構成するInGaAsやInAlAsに対し、十分なウエットエッチングの選択比を得る事が難しくなる。これは、結晶成長法によってInAlAsからなる障壁層506およびInPからなるエッチング停止層507を形成する際に、V族原子のヘテロ界面での急峻性を確保する事が難しく、As原子がInP層に混入しやすいためである。十分なプロセスマージンを確保するためには、エッチング停止層507の層厚は少なくとも2nmは必要と考えられる。このように、InPからなるエッチング停止層を用いる層構造では、エッチング停止層の厚さの分、ゲート電極511とチャネル層503との間の距離が長くなってしまう。これを回避するために、非特許文献2に記載のように、ウェットエッチングに加えて、ドライエッチングにより、InPからなるエッチング停止層自体を除去してゲート電極を形成する試みもなされている。しかし、ウェットエッチングのみのゲート電極形成工程と比較して作製工程が複雑となる他、ウエハ面内のドライエッチング深さの均一性低下も懸念される。また、前述した典型的なHEMT構造では、ゲート電極511とチャネル層503の間の層に、n型のドーピングを施した電子供給層505を用いている。このため、ゲート電極511とチャネル層503の間を薄層化した場合、ドーパントに起因するエネルギー準位を介したリーク電流が生じやすく、トランジスタの高速化動作を妨げる要因となる。さらに、薄層化に伴い電子供給層も薄くなるために、トランジスタ動作に必要なチャネル層の2次元電子濃度を得ることが困難となる。本発明は、以上のような問題点を解消するためになされたものであり、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにすることを目的とする。本発明に係る電界効果型トランジスタは、InPからなる基板の上に形成されてn型の化合物半導体からなる電子供給層と、電子供給層の上に形成されたスペーサ層と、スペーサ層の上に形成されたInGaAsおよびInAsより選択された化合物半導体からなるチャネル層と、チャネル層の上に形成された障壁層と、障壁層の上に形成されたゲート電極と、ゲート電極を挟んで各々離間して障壁層に接して形成された2つのコンタクト層と、一方のコンタクト層の上に形成されたソース電極と、他方のコンタクト層の上に形成されたドレイン電極とを少なくとも備え、コンタクト層は、GaおよびAlの少なくとも1つと、Inと、Asとを構成元素とするn型の化合物半導体から構成され、障壁層は、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から構成されている。上記電界効果型トランジスタにおいて、コンタクト層は、InAlAsからなる下側コンタクト層と、InGaAsからなる上側コンタクト層との2層構造とされていてもよい。また、電子供給層とスペーサ層との間に形成された下側障壁層を備え、下側障壁層は、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から構成されているようにしてもよい。また、ゲート電極と障壁層との間に挿入された絶縁層を備えるようにしてもよい。なお、スペーサ層は、InAlAsから構成されていればよい。以上説明したように、本発明によれば、チャネル層から見てゲート電極とは反対の側に電子供給層を備え、加えて、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から障壁層を構成するようにしたので、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について図1を用いて説明する。図1は、本発明の実施の形態1における電界効果型トランジスタの構成を示す構成図である。図1では、断面を模式的に示している。この電界効果型トランジスタは、InPからなる基板101の上に形成された電子供給層102と、電子供給層102の上に形成されたスペーサ層103と、スペーサ層103の上に形成されたチャネル層104と、チャネル層104の上に形成された障壁層105とを備える。また、障壁層105の上に形成されたゲート電極106と、ゲート電極106を挟んで各々離間して障壁層105に接して形成された2つのコンタクト層107とを備える。また、一方のコンタクト層107の上に形成されたソース電極111、および他方のコンタクト層107の上に形成されたドレイン電極112を備える。ソース電極111およびドレイン電極112は、各々コンタクト層107にオーミック接続している。この構造は、いわゆるリセスゲート構造であり、溝を形成することで2つの領域に分割したコンタクト層107の間の溝部に露出する障壁層105の上に、ゲート電極106が形成されている。基板101は、例えば鉄をドープすることで高抵抗としたInPから構成すればよい。電子供給層102は、n型の化合物半導体から構成されたものであり、例えば、n型の不純物を高濃度にドープしたInAlAsから構成されていればよい。スペーサ層103は、例えば、アンドープのInAlAsから構成されていればよい。また、チャネル層104は、InGaAsおよびInAsより選択された化合物半導体から構成されている。障壁層105は、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープの化合物半導体から構成されているものであり、例えば、アンドープのInAlGaPから構成されていればよい。障壁層105は、InとPとを含んで、InPよりショットキー障壁高さが高いものとなっていればよい。また、コンタクト層107は、GaおよびAlの少なくとも1つと、Inと、Asとを構成元素とするn型の化合物半導体から構成されているものであり、例えば、n型の不純物を高濃度にドープしたInAlAsから構成されていればよい。次に、製造方法について簡単に説明する。まず、基板101の上に、n型の不純物を高濃度にドープしたInAlAsの層電子供給層102、アンドープのInAlAsの層スペーサ層103、アンドープのInGaAsの層チャネル層104、アンドープのInAlGaPの層障壁層105、およびn型の不純物を高濃度にドープしたInAlAsの層コンタクト層107を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法または有機金属気相成長法により形成すればよい。次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、コンタクト層107となるInAlAsの層に溝リセスを形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。これらのエッチング液は、InGaAsやInAlAsなどのGaおよびAlの少なくとも1つと、Inと、Asとを構成元素とする化合物半導体は溶解するが、GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とする化合物半導体はあまり溶解しない。このため、上述したエッチング液を用いれば、コンタクト層107となるInGaAsの層に溝を形成するエッチングで、障壁層105となるInAlGaPの層がエッチング停止層として機能することになる。以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層105に接した2つのコンタクト層107を形成した後、溝のゲート電極形成領域の障壁層105の上に、ショットキー接続するゲート電極106を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去リフトオフすれば、ゲート電極106が形成できる。次に、一方のコンタクト層107の上にソース電極111を形成し、他方のコンタクト層107の上にドレイン電極112を形成する。これらの電極も、前述したゲート電極106の形成と同様に、いわゆるリフトオフ法により形成すればよい。上述した電界効果型トランジスタは、ゲート電極106に印加した電圧を変化させることによって、ゲート電極106下のチャネル層104に形成される2次元電子ガスの濃度を変化させ、ソース電極111からドレイン電極112へ流れるドレイン電流を変化させることができる。以上に説明したように、本実施の形態によれば、チャネル層に2次元電子を生じさせるための電子供給層をチャネル層よりも基板側に設けているので、ゲート電極とチャネル層との間隔は、障壁層の層厚のみで決定されるようになり、ゲート電極とチャネル層との間隔をより短くすることができる。また、障壁層は、コンタクト層を構成するInAlAsやInGaAsに対してウェットエッチングで実用的な選択比を確保できる、InAlGaPなどの化合物半導体より構成したので、障壁層でエッチング停止層を兼用することができる。このため、これらの構成は、前述したように、簡便な選択ウェットエッチングによって製造できる。また、障壁層をアンドープの化合物半導体から構成することで、ゲートリーク電流をより抑制することが可能となる。さらに、InPよりもショットキー障壁高さの高いGaおよびAlの少なくとも1つと、Inと、Pとを構成元素とする化合物半導体から障壁層を構成しているので、リーク電流をさらに抑制することが可能となる。これらのように、本実施の形態によれば、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。実施の形態2次に、本発明の実施の形態2について図2を用いて説明する。図2は、本発明の実施の形態2における電界効果型トランジスタの構成を示す構成図である。図2では、断面を模式的に示している。この電界効果型トランジスタは、InPからなる基板201の上に形成された電子供給層202と、電子供給層202の上に形成されたスペーサ層203と、スペーサ層203の上に形成されたチャネル層204と、チャネル層204の上に形成された障壁層205とを備える。実施の形態2では、基板201の上に、バッファ層213を介して電子供給層202を形成している。また、実施の形態2では、障壁層205の上に形成されたゲート電極206と、ゲート電極206を挟んで各々離間して障壁層205に接して形成された2つの下層コンタクト層207と、各々の下層コンタクト層207の上に形成された上層コンタクト層208とを備える。実施の形態2では、コンタクト層を2層構造としている。また、一方の上層コンタクト層208の上に形成されたソース電極211、および他方の上層コンタクト層208の上に形成されたドレイン電極212を備える。ソース電極211およびドレイン電極112は、各々上層コンタクト層208にオーミック接続している。上述した構造は、いわゆるリセスゲート構造であり、溝を形成することで2つの領域に分割した下層コンタクト層207および上層コンタクト層208の間の溝部に露出する障壁層205の上に、ゲート電極206が形成されている。基板201は、例えば鉄をドープすることで高抵抗としたInPから構成すればよい。電子供給層202は、n型の化合物半導体から構成されたものであり、例えば、n型の不純物であるシリコンが1×1019cm3程度の高濃度にドープされたIn052Al048Asから構成されていればよい。また、電子供給層202は、層厚3nm程度とすればよい。バッファ層213は、アンドープのIn052Al048Asから構成され、層厚200nm程度とされていればよい。スペーサ層203は、例えば、アンドープのIn052Al048Asから構成され、層厚3nm程度とされていればよい。また、チャネル層204は、In053Ga047Asから構成され、層厚15nm程度とされていればよい。また、障壁層205は、アンドープのIn075Al025Pから構成され、層厚2nm程度とされていればよい。下層コンタクト層207および上層コンタクト層208は、GaおよびAlの少なくとも1つと、Inと、Asとを構成元素とするn型の化合物半導体から構成されているものである。例えば、下層コンタクト層207は、シリコンが約1×1019cm3ドープされたIn052Al048Asから構成され、層厚20nmとされていればよい。また、上層コンタクト層208は、シリコンが約1×1019cm3ドープされたIn053Ga047Asから構成され、層厚15nmとされていればよい。次に、製造方法について簡単に説明する。まず、基板201の上に、アンドープのIn052Al048Asの層バッファ層213、n型の不純物を高濃度にドープしたIn052Al048Asの層電子供給層202、アンドープのIn052Al048Asの層スペーサ層203、アンドープのIn053Ga047Asの層チャネル層204、アンドープのIn075Al025Pの層障壁層205、n型の不純物を高濃度にドープしたIn052Al048Asの層下層コンタクト層207、およびn型の不純物を高濃度にドープしたIn053Ga047Asの層上層コンタクト層208を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法、または有機金属気相成長法により形成すればよい。次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、下層コンタクト層207となるIn052Al048Asの層および上層コンタクト層208となるIn053Ga047Asの層に溝リセスを形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。これらのエッチング液は、In052Al048AsおよびIn053Ga047Asは溶解するが、In075Al025Pはあまり溶解しない。このため、上述したエッチング液を用いれば、下層コンタクト層207となるIn052Al048Asの層および上層コンタクト層208となるIn053Ga047Asの層に溝を形成するエッチングで、障壁層205となるIn075Al025Pの層がエッチング停止層として機能することになる。以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層205に接した2つの下層コンタクト層207および2つの上層コンタクト層208を形成した後、溝部のゲート電極形成領域の障壁層205の上に、ショットキー接続するゲート電極206を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去リフトオフすれば、ゲート電極206が形成できる。次に、一方の上層コンタクト層208の上にソース電極211を形成し、他方の上層コンタクト層208の上にドレイン電極212を形成する。これらの電極も、前述したゲート電極206の形成と同様に、いわゆるリフトオフ用により形成すればよい。上述した実施の形態2における電界効果型トランジスタは、ゲート電極206に印加した電圧を変化させることによって、ゲート電極206下のチャネル層204に形成される2次元電子ガスの濃度を変化させ、ソース電極211からドレイン電極212へ流れるドレイン電流を変化させることができる。前述したように、実施の形態2の構成では、ゲート電極206とチャネル層204との間の距離は、障壁層205の層厚によってのみ決定される。発明者らは、これまでに、In075Al025Pからなる層厚2nm程度のエッチング停止層で、十分なプロセスマージンを有するウェットエッチングの選択性を確認している非特許文献3参照。例えば、非特許文献1に記載のトランジスタのゲート電極とチャネル層との間の距離14nmと比較すると、層厚2nmとした障壁層205は約14に相当し、顕著な薄層化が実現されていることが明確である。また、図5を用いて説明した典型的な電界効果型トランジスタでは、InPからなるエッチング停止層が一般に広く用いられている。これに対し、実施の形態2では、前述した実施の形態1と同様に、障壁層をGaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体であるIn075Al025Pから構成してエッチング停止層の機能を兼用するようにしたので、ゲート電極に対するショットキー障壁を約1eVとすることが可能となり、InPの場合の約0.6eVよりも高くでき、ゲートリーク電流を抑制することが可能となる非特許文献4参照。以上に説明したように、実施の形態2においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。実施の形態3次に、本発明の実施の形態3について図3を用いて説明する。図3は、本発明の実施の形態3における電界効果型トランジスタの構成を示す構成図である。図3では、断面を模式的に示している。この電界効果型トランジスタは、InPからなる基板301の上に形成された、バッファ層313と、バッファ層313の上に形成された電子供給層302と、電子供給層302の上に形成されたスペーサ層303と、スペーサ層303の上に形成されたチャネル層304と、チャネル層304の上に形成された障壁層305とを備える。加えて、実施の形態3では、電子供給層302とスペーサ層303との間に下側障壁層314を備える。また、実施の形態3では、障壁層305の上に形成されたゲート電極306と、ゲート電極306を挟んで各々離間して障壁層305に接して形成された2つの下層コンタクト層307と、各々の下層コンタクト層307の上に形成された上層コンタクト層308とを備える。これは、実施の形態2と同様である。また、一方の上層コンタクト層308の上に形成されたソース電極311、および他方の上層コンタクト層308の上に形成されたドレイン電極312を備える。ソース電極311およびドレイン電極112は、各々上層コンタクト層308にオーミック接続している。基板301は、例えば鉄をドープすることで高抵抗としたInPから構成すればよい。バッファ層313は、アンドープのIn052Al048Asから構成され、層厚200nm程度とされていればよい。電子供給層302は、n型の化合物半導体から構成されたものであり、例えば、n型の不純物であるシリコンが1×1019cm3程度の高濃度にドープされたIn052Al048Asから構成されていればよい。また、電子供給層302は、層厚3nm程度とすればよい。次に、下側障壁層314は、例えば、アンドープのIn075Al025Pから構成され、層厚2nm程度とされていればよい。スペーサ層303は、例えば、アンドープのIn052Al048Asから構成され、層厚3nm程度とされていればよい。また、チャネル層304は、In053Ga047Asから構成され、層厚15nm程度とされていればよい。また、障壁層305は、アンドープのIn075Al025Pから構成され、層厚2nm程度とされていればよい。また、下層コンタクト層307は、シリコンが約1×1019cm3ドープされたIn052Al048Asから構成され、層厚30nmとされていればよい。また、上層コンタクト層308は、シリコンが約1×1019cm3ドープされたIn053Ga047Asから構成され、層厚15nmとされていればよい。次に、製造方法について簡単に説明する。まず、基板301の上に、アンドープのIn052Al048Asの層バッファ層313、n型の不純物を高濃度にドープしたIn052Al048Asの層電子供給層302、アンドープのIn075Al025Pの層下側障壁層314、アンドープのIn052Al048Asの層スペーサ層303、アンドープのIn053Ga047Asの層チャネル層304、アンドープのIn075Al025Pの層障壁層305、n型の不純物を高濃度にドープしたIn052Al048Asの層下層コンタクト層307、およびn型の不純物を高濃度にドープしたIn053Ga047Asの層上層コンタクト層308を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法、または有機金属気相成長法により形成すればよい。次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、下層コンタクト層307となるIn052Al048Asの層および上層コンタクト層308となるIn053Ga047Asの層に溝リセスを形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。このエッチングによれば、前述した実施の形態2と同様であり、障壁層305となるIn075Al025Pの層がエッチング停止層として機能することになる。以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層305に接した2つの下層コンタクト層307および2つの上層コンタクト層308を形成した後、溝のゲート電極形成領域の障壁層305の上に、ショットキー接続するゲート電極306を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去リフトオフすれば、ゲート電極306が形成できる。次に、一方の上層コンタクト層308の上にソース電極311を形成し、他方の上層コンタクト層308の上にドレイン電極312を形成する。これらの電極も、前述したゲート電極306の形成と同様に、いわゆるリフトオフ用により形成すればよい。上述した実施の形態3における電界効果型トランジスタは、ゲート電極306に印加した電圧を変化させることによって、ゲート電極306下のチャネル層304に形成される2次元電子ガスの濃度を変化させ、ソース電極311からドレイン電極312へ流れるドレイン電流を変化させることができる。前述したように、実施の形態3の構成でも、ゲート電極306とチャネル層304との間の距離は、障壁層305の層厚によってのみ決定されるので、例えば、非特許文献1に記載のトランジスタのゲート電極とチャネル層との間の距離14nmと比較すると、層厚2nmとした障壁層305は約14に相当し、顕著な薄層化が実現されていることが明確である。また、図5を用いて説明した典型的な電界効果型トランジスタでは、InPからなるエッチング停止層が一般に広く用いられている。これに対し、実施の形態3では、前述した実施の形態1,2と同様に、障壁層をGaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体から構成してエッチング停止層の機能を兼用するようにしたので、ゲート電極に対するショットキー障壁を、InPの場合よりも高くでき、ゲートリーク電流を抑制することが可能となる。以上に説明したように、実施の形態3においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。また、実施の形態3では、下側障壁層314を用いているので、下側障壁層314が、電子供給層302に対してポテンシャルバリアとなる。このように下側障壁層314を備えることで、ゲート電極306にマイナスの電圧、つまり逆バイアスを印加する際に、バッファ層313内部への電子の注入が抑制される。この結果、バッファ層313を流れるリーク電流を抑制できるようになる。実施の形態4次に、本発明の実施の形態4について説明する。図4は、本発明の実施の形態4における電界効果型トランジスタの構成を示す構成図である。図4では、断面を模式的に示している。この電界効果型トランジスタは、InPからなる基板401の上に形成されたバッファ層413と、バッファ層413の上に形成された電子供給層402と、電子供給層402の上に形成されたスペーサ層403と、スペーサ層403の上に形成されたチャネル層404と、チャネル層404の上に形成されたInAlGaPからなる障壁層405とを備える。また、実施の形態4では、障壁層405の上に形成されたゲート電極406と、ゲート電極406を挟んで各々離間して障壁層405に接して形成された2つの下層コンタクト層407と、各々の下層コンタクト層407の上に形成された上層コンタクト層408とを備える。実施の形態4では、コンタクト層を2層構造としている。また、実施の形態4では、ゲート電極406と障壁層405との間に挿入された絶縁層414を備え、MISMetalInsulatorSemiconductor構造としている。また、一方の上層コンタクト層408の上に形成されたソース電極411、および他方の上層コンタクト層408の上に形成されたドレイン電極412を備える。ソース電極411およびドレイン電極112は、各々上層コンタクト層408にオーミック接続している。上述した構造は、いわゆるリセスゲート構造であり、溝を形成することで2つの領域に分割した下層コンタクト層407および上層コンタクト層408の間の溝部に露出する障壁層405の上に、ゲート電極406が形成されている。基板401は、例えば鉄をドープすることで高抵抗としたInPから構成すればよい。バッファ層413は、アンドープのIn052Al048Asから構成され、層厚200nm程度とされていればよい。電子供給層402は、n型の化合物半導体から構成されたものであり、例えば、n型の不純物であるシリコンが1×1019cm3程度の高濃度にドープされたIn052Al048Asから構成されていればよい。また、電子供給層402は、層厚3nm程度とすればよい。スペーサ層403は、例えば、アンドープのIn052Al048Asから構成され、層厚3nm程度とされていればよい。また、チャネル層404は、In053Ga047Asから構成され、層厚15nm程度とされていればよい。また、障壁層405は、アンドープのIn075Al025Pから構成され、層厚2nm程度とされていればよい。また、下層コンタクト層407は、シリコンが約1×1019cm3ドープされたIn052Al048Asから構成され、層厚40nmとされていればよい。また、上層コンタクト層408は、シリコンが約1×1019cm3ドープされたIn053Ga047Asから構成され、層厚15nmとされていればよい。また、絶縁層414は、Al2O3から構成すればよい。例えば、公知の原子層成長AtomicLayerDeposition:ALD法により、Al2O3を堆積することで、絶縁層414が形成できる。原子層成長法は、原料の1分子層を成長面に吸着させることによる成膜方法であり、数原子層程度の極薄い絶縁層が形成できる。このように薄い絶縁層414であれば、ゲート電極307とチャネル層404との間の距離は、十分に短い状態が維持できる。例えば、図5を用いて説明した典型的な電界効果型トランジスタの場合よりも、十分に短いMISトランジスタが製造できる。以上に説明した実施の形態4においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、電子供給層は、ドーパントであるシリコンを、面密度として例えば約3×1012cm2で、シート状にドープしたデルタドーピング層から構成してもよい非特許文献1参照。また、チャネル層は、InPに格子整合するIn053Ga047Asに限られるものではなく、例えば、InPに対する臨界膜厚よりも小さい膜厚を有するIn組成の高いIn07Ga03Asから構成してもよい。また、チャネル層は、In053Ga047AsとInAsを積層し、例えば、層厚3nm程度のInAs層、層厚3nm程度のIn053Ga047As層を積層した構造としてもよい。また、ゲート電極の下に絶縁層を設ける構成は、前述した実施の形態4に限るものではなく、他の実施の形態の電界効果型トランジスタに組み合わせるようにしてもよい。また、複数個の電界効果型トランジスタを同一基板上に作成する場合、公知のエッチング方法によりバッファ層の途中までエッチングすることによりメサ構造を形成すれば、メサ内にトランジスタを形成することによって、トランジスタ間のリークの抑制が可能である。例えば、障壁層までは、障壁層をエッチング停止層として用いるエッチングで加工し、障壁層は、下層例えばInGaAsの層でエッチングが停止するエッチングで加工し、この後、バッファ層の途中までエッチングすればよい。障壁層を2つ用いる構成では、上側の障壁層までは、障壁層をエッチング停止層として用いるエッチングで加工し、次いで、InGaAsの層でエッチングが停止するエッチングで上側の障壁層を加工する。次に、障壁層をエッチング停止層として用いるエッチングで下側の障壁層まで加工し、次いで、InGaAsの層でエッチングが停止するエッチングで下側の障壁層を加工する。この後、InGaAsの層でエッチングが停止するエッチングで下側の障壁層を加工し、この後、バッファ層の途中までエッチングすればよい。GaおよびAlの少なくとも1つと、Inと、Pとを構成元素とするアンドープ化合物半導体からなる障壁層をエッチングする場合は、例えば、塩酸,リン酸,酢酸,及び水らなるエッチング液、また、塩化水素水をエッチング液として用いればよい。これらのエッチング液であれば、InGaAsやInAlAsなどがあまりエッチングされず、障壁層を選択的にエッチングできる。"