"検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部と、前記センサ部の前記出力電圧を増幅するチョッパアンプと、前記チョッパアンプの後段側に設けられたA/D変換器とを備え、前記A/D変換器は、演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた積分器と、前記積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第1積分期間だけ積分した後に前記参照電圧を第2積分期間だけ積分する二重積分が行われるように前記切替部を制御する機能を有する制御手段と、前記第2積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタとを備え、前記制御手段は、前記積分器に前記入力電圧が入力されるように前記切替部を制御する直前から前記チョッパアンプの動作を開始させ、前記積分器に前記参照電圧が入力されるように前記切替部を制御した直後に前記チョッパアンプの動作を停止させる機能を有することを特徴とするセンサ装置。前記制御手段は、前記第2積分期間の直前から前記コンパレータの動作を開始させ前記第2積分期間の終了直後に前記コンパレータの動作を停止させることを特徴とする請求項1記載のセンサ装置。前記制御手段は、前記コンパレータを前記第2積分期間と同じ期間だけ動作させることを特徴とする請求項1記載のセンサ装置。前記第2積分期間において前記積分器の出力電圧が所定範囲内まで低下したか否かを判別するモニタ回路を備え、前記コンパレータは、前記モニタ回路により前記積分器の出力電圧が前記所定範囲内まで低下したと判別されたときに動作が開始されるか若しくは低速動作から高速動作へ切り替わり、前記制御手段は、少なくとも前記第2積分期間以外は前記コンパレータを停止させることを特徴とする請求項1記載のセンサ装置。前記モニタ回路は、前記コンパレータからなる第1のコンパレータよりも低速動作させる第2のコンパレータにより構成されており、前記積分器の出力電圧が前記所定範囲内になった場合にフラグを生成し、前記第1のコンパレータを動作させることを特徴とする請求項4記載のセンサ装置。前記制御手段は、前記カウンタによる前記クロックパルスのカウントが終了した後に前記コンパレータを停止させることを特徴とする請求項4または請求項5記載のセンサ装置。前記コンパレータの前記反転入力端子への前記基準電圧の入力をオンオフする第1のアナログスイッチを備え、前記コンパレータが前記モニタ回路に兼用されてなり、前記モニタ回路は、前記コンパレータと、前記コンパレータの反転入力端子への前記所定範囲を決める基準比較電圧の入力をオンオフする第2のアナログスイッチとを備え、前記制御手段は、前記第2積分期間の開始時には、前記コンパレータの前記反転入力端子に前記基準比較電圧が入力されるように前記第1のアナログスイッチおよび前記第2のアナログスイッチを制御して、前記コンパレータを低速動作させ、前記第2積分期間において前記コンパレータの出力電圧に基づいて前記積分器の出力電圧が前記所定範囲内まで低下したと判別した場合には、前記コンパレータの前記反転入力端子に前記基準電圧が入力されるように前記第1のアナログスイッチおよび前記第2のアナログスイッチを制御して、前記コンパレータを高速動作させることを特徴とする請求項4記載のセンサ装置。前記第2積分期間において前記積分器の前記出力電圧と前記基準電圧との差電圧をモニタする差電圧モニタ回路を備え、前記差電圧モニタ回路は、モニタしている前記差電圧が小さくなると、前記コンパレータのバイアス電圧を増加させて前記コンパレータを高速動作させることを特徴とする請求項1記載のセンサ装置。前記第2積分期間において前記積分器の前記出力電圧と前記基準電圧との差分を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて前記コンパレータのバイアス電圧を変化させるバイアス電圧設定回路とを備えることを特徴とする請求項1記載のセンサ装置。特許文献1に開示された図16の構成のセンサ装置100では、チョッパアンプ110での消費電流が大きく、消費電力が大きくなってしまう。そこで、このセンサ装置100においては、チョッパアンプ110での消費電流を小さくすることで、低消費電力化を図ることが考えられるが、検出性能が低下してしまう。本発明は上記事由に鑑みて為されたものであり、その目的は、検出性能を低下させることなく消費電力を低減させることが可能なセンサ装置を提供することにある。本発明のセンサ装置は、検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部と、前記センサ部の前記出力電圧を増幅するチョッパアンプと、前記チョッパアンプの後段側に設けられたA/D変換器とを備え、前記A/D変換器は、演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた積分器と、前記積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第1積分期間だけ積分した後に前記参照電圧を第2積分期間だけ積分する二重積分が行われるように前記切替部を制御する機能を有する制御手段と、前記第2積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタとを備え、前記制御手段は、前記積分器に前記入力電圧が入力されるように前記切替部を制御する直前から前記チョッパアンプの動作を開始させ、前記積分器に前記参照電圧が入力されるように前記切替部を制御した直後に前記チョッパアンプの動作を停止させる機能を有することを特徴とする。このセンサ装置において、前記制御手段は、前記第2積分期間の直前から前記コンパレータの動作を開始させ前記第2積分期間の終了直後に前記コンパレータの動作を停止させることが好ましい。このセンサ装置において、前記制御手段は、前記コンパレータを前記第2積分期間と同じ期間だけ動作させることが好ましい。このセンサ装置において、前記第2積分期間において前記積分器の出力電圧が所定範囲内まで低下したか否かを判別するモニタ回路を備え、前記コンパレータは、前記モニタ回路により前記積分器の出力電圧が前記所定範囲内まで低下したと判別されたときに動作が開始されるか若しくは低速動作から高速動作へ切り替わり、前記制御手段は、少なくとも前記第2積分期間以外は前記コンパレータを停止させることが好ましい。このセンサ装置において、前記モニタ回路は、前記コンパレータからなる第1のコンパレータよりも低速動作させる第2のコンパレータにより構成されており、前記積分器の出力電圧が前記所定範囲内になった場合にフラグを生成し、前記第1のコンパレータを動作させることが好ましい。このセンサ装置において、前記コンパレータの前記反転入力端子への前記基準電圧の入力をオンオフする第1のアナログスイッチを備え、前記コンパレータが前記モニタ回路に兼用されてなり、前記モニタ回路は、前記コンパレータと、前記コンパレータの反転入力端子への前記所定範囲を決める基準比較電圧の入力をオンオフする第2のアナログスイッチとを備え、前記制御手段は、前記第2積分期間の開始時には、前記コンパレータの前記反転入力端子に前記基準比較電圧が入力されるように前記第1のアナログスイッチおよび前記第2のアナログスイッチを制御して、前記コンパレータを低速動作させ、前記第2積分期間において前記コンパレータの出力電圧に基づいて前記積分器の出力電圧が前記所定範囲内まで低下したと判別した場合には、前記コンパレータの前記反転入力端子に前記基準電圧が入力されるように前記第1のアナログスイッチおよび前記第2のアナログスイッチを制御して、前記コンパレータを高速動作させることが好ましい。このセンサ装置において、前記第2積分期間において前記積分器の前記出力電圧と前記基準電圧との差電圧をモニタする差電圧モニタ回路を備え、前記差電圧モニタ回路は、モニタしている前記差電圧が小さくなると、前記コンパレータのバイアス電圧を増加させて前記コンパレータを高速動作させることが好ましい。このセンサ装置において、前記第2積分期間において前記積分器の前記出力電圧と前記基準電圧との差分を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて前記コンパレータのバイアス電圧を変化させるバイアス電圧設定回路とを備えることが好ましい。本発明のセンサ装置においては、検出性能を低下させることなく消費電力を低減させることが可能となる。実施形態1以下では、本実施形態のセンサ装置について図1~図6に基づいて説明する。センサ装置は、検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部1と、このセンサ部1の出力電圧を増幅するチョッパアンプ3と、このチョッパアンプ3の後段側に設けられたA/D変換器20とを備えている。A/D変換器20は、演算増幅器OP1と抵抗RとコンデンサCとを有しチョッパアンプ3の後段側に設けられた積分器6を備えている。また、A/D変換器20は、積分器6にチョッパアンプ3の出力である入力電圧Vinと基準電圧VAGNDに対して入力電圧Vinとは逆極性の参照電圧ここでは、第1の参照電圧VREFあるいは第2の参照電圧VREFとの一方を択一的に入力させる切替部5を備えている。また、A/D変換器20は、積分器6の出力電圧Vout1を基準電圧VAGNDと比較するコンパレータ8を備えている。また、A/D変換器20は、積分器6において入力電圧Vinを第1積分期間T1だけ積分した後に参照電圧を第2積分期間T2だけ積分する二重積分が行われるように切替部5を制御する機能を有する制御部9を備えている。なお、本実施形態では、制御部9が、制御手段を構成している。また、A/D変換器20は、第2積分期間T2毎にコンパレータ8の出力電圧Vout2が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタ11を備えている。ここで、センサ装置は、一定周期のクロックパルスを出力するクロックパルス発生部10を備えている。制御部9は、積分器6に入力電圧Vinが入力されるように切替部5を制御する直前からチョッパアンプ3の動作を開始させ、積分器6に参照電圧が入力されるように切替部5を制御した直後にチョッパアンプ3の動作を停止させる機能を有している。ここにおいて、制御部9は、クロックパルス発生部10の出力に基づいて切替部5およびチョッパアンプ3の動作を制御する機能を有している。ここで、積分器6に入力電圧Vinが入力されるように切替部5を制御する直前とは、第1積分期間T1図5参照の開始時よりも前のタイミング例えば、リセット期間T0の終了時と第1積分期間T1の開始時との間のタイミングである。この直前は、積分器6に入力電圧Vinが入力されるように切替部5を制御するタイミングよりも、クロックパルス発生部10で発生するクロックパルスの半周期~当該半周期の整数倍の時間だけ前のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、切替部5を制御するタイミングに近いほうが、好ましく、当該半周期の時間だけ前のタイミングが、より好ましい。また、積分器6に参照電圧が入力されるように切替部5を制御した直後とは、第1積分期間T1の終了時よりも後の第2積分期間T2内のタイミングである。この直後は、積分器6に参照電圧が入力されるように切替部5を制御するタイミングよりも、クロックパルス発生部10で発生するクロックパルスの半周期~当該半周期の整数倍の時間だけ後のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、切替部5を制御するタイミングに近いほうが、好まし区、当該半周期の時間だけ後のタイミングが、より好ましい。本実施形態のセンサ装置は、センサ部1が複数のセンサ素子部1aを有しており、センサ部1とチョッパアンプ3との間に、センサ部1とチョッパアンプ3の一方の入力端子との間を接続する第1状態とチョッパアンプ3の一方の入力端子と他方の入力端子との間を短絡する第2状態とを切り替える切替部2を備えている。なお、以下では、説明の便宜上、切替部2を第1の切替部2と称し、切替部5を第2の切替部5とも称する。第1の切替部2は、チョッパアンプ3の両入力端子間に接続された入力短絡手段であるアナログスイッチ2bを有している。この第1の切替部2は、チョッパアンプ3の両入力端子間に接続されたアナログスイッチ2bがオフの場合に、第1状態となり、チョッパアンプ3の両入力端子間に接続されたアナログスイッチ2bがオンでチョッパアンプ3の両入力端子間が短絡されている場合に、第2状態となる。また、第1の切替部2は、各センサ素子部1aの出力電圧をチョッパアンプ3へ順次入力させる入力切替手段であるアナログマルチプレクサ2aを備えている。ここにおいて、第1の切替部2は、第1状態の場合、アナログマルチプレクサ2aでは、1つの入力端と出力端との間が接続され、第2状態の場合、アナログマルチプレクサ2aの全ての入力端と出力端との間が未接続の状態となる。以下、本実施形態のセンサ装置の各構成要素について更に説明する。センサ部1としては、例えば、特開2010-237117号公報に開示された赤外線アレイセンサのように、感温部および当該感温部の出力電圧を取り出すためのMOSトランジスタを具備する複数の画素部が、半導体基板の一表面側において2次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることができる。この場合、各画素部それぞれが、センサ素子部1aを構成する。なお、この赤外線アレイセンサを温度センサとして用いる場合には、半導体基板の温度を一定に保つことで感温部におけるサーモパイルの冷接点の温度を一定温度に保つペルチェ素子を用いるか、あるいは、冷接点の温度を検出するサーミスタを設けることが好ましい。サーミスタを設ける場合には、このサーミスタも、センサ部1のセンサ素子部1aとして扱うことができる。センサ部1は、少なくとも2つセンサ素子部1aを有するものであればよく、赤外線アレイセンサに限定するものではなく、例えば、サーモパイルからなる感温部を1つだけ備えた赤外線センサと、この赤外線センサにおけるサーモパイルの冷接点の温度を検出するサーミスタとを、それぞれセンサ素子部1aとする構成としてもよい。第2の切替部5は、積分器6に入力電圧Vinと当該入力電圧Vinとは逆極性の第1の参照電圧VREFあるいは第2の参照電圧VREFとのいずれかを択一的に入力させることができる構成となっている。ここで、第1の参照電圧VREFは、基準電圧VAGNDよりも所定電圧Vrefだけ高い電圧であって、VREF=VAGNDVrefであり、第2の参照電圧VREFは、基準電圧VAGNDよりも所定電圧Vrefだけ低い電圧であり、VREF=VAGND-Vrefである。したがって、本実施形態におけるA/D変換器20は、両極性バイポーラの入力電圧Vinに対応することができる。なお、基準電圧VAGNDは、A/D変換器20の電源電圧VDDとグランド電圧0Vとの間に設定してある図3参照。上述の第2の切替部5は、チョッパアンプ3と積分器6との間に設けられたアナログスイッチ51と、第1の参照電圧VREFを出力する第1の参照電圧発生回路91図2a参照と積分器6との間に設けられたアナログスイッチ52と、第2の参照電圧VREFを出力する第2の参照電圧発生回路92図2b参照と積分器6との間に設けられたアナログスイッチ53とを備えている。要するに、第2の切替部5は、3つのアナログスイッチ51~53を具備している。積分器6は、演算増幅器OP1を備え、演算増幅器OP1の反転入力端子に抵抗Rが接続されるとともに、演算増幅器OP1の反転入力端子と出力端子との間にコンデンサCが接続されている。ここで、積分器6は、演算増幅器OP1の非反転入力端子の電位が、基準電圧VAGNDに設定されるように構成されている。要するに、積分器6は、演算増幅器OP1と抵抗RとコンデンサCとを用いた反転積分器の構成となっており、抵抗RとコンデンサCとの直列回路を有している。演算増幅器OP1の非反転入力端子には、基準電圧VAGNDを出力する基準電圧発生回路図示せずが接続されることが好ましい。ここで、第1の参照電圧VREFおよび第2の参照電圧VREFは、基準電圧VAGNDから生成されていることが好ましい。すなわち、第1の参照電圧発生回路91、第2の参照電圧発生回路92は、基準電圧発生回路から出力される基準電圧VAGNDから第1の参照電圧VREF、第2の参照電圧VREFを生成するものが好ましい。基準電圧発生回路は、例えば、バンドギャップリファレンス回路図示せずの出力から基準電圧VAGNDを生成することが好ましい。したがって、本実施形態のセンサ装置では、基準電圧VAGND、第1の参照電圧VREFおよび第2の参照電圧VREFそれぞれが時間や温度により変動するような場合でも、第1の参照電圧VREFおよび第2の参照電圧VREFが基準電圧VAGNDと同じ傾向で変動することとなる。これにより、センサ装置は、基準電圧VAGNDの変動にかかわらず、第1の参照電圧VREFおよび第2の参照電圧VREFそれぞれの基準電圧VAGNDとの電圧差を略一定に保つことが可能となる。第1の参照電圧発生回路91は、例えば、図2aに示すように演算増幅器OP11と各2つずつの抵抗R1,R2とを用いて構成することができ、第1の参照電圧VREFは、下記1式により表される。また、第2の参照電圧発生回路92は、例えば、図2bに示すように演算増幅器OP12と各2つずつの抵抗R1,R2とを用いて構成することができ、第2の参照電圧VREFは、下記2式により表される。上述の積分器6は、入力電圧Vinを第1積分期間T1だけ積分した後に、基準電圧VAGNDに対して入力電圧Vinとは逆極性の第1の参照電圧VREFあるいは第2の参照電圧VREFを積分する。ここで、積分器6は、第1の参照電圧VREFあるいは第2の参照電圧VREFを積分する第2積分期間T2に、コンデンサCの電荷が放電される。ところで、第1積分期間T1および第2積分期間T2における積分器6の出力電圧Voutの変化のパターンとしては、図3のパターンA1,A2の例が考えられる。実線で示したパターンA1は、入力電圧Vinの極性入力電圧Vinの平均値の極性がマイナスの場合であり、破線で示した変化パターンA2は、入力電圧Vinの極性がプラスの場合である。積分器6の出力電圧Vout1のフルスケールは、A/D変換器20から出力本実施形態では、ディジタル回路12から出力されるディジタル値のフルスケール最大出力値に対応する積分器6の出力電圧幅である。制御部9は、第1積分期間T1には、演算増幅器OP1の反転入力端子に抵抗Rを介して入力電圧Vinが入力され、第2積分期間T2には、演算増幅器OP1の反転入力端子に抵抗Rを介して第1の参照電圧VREFあるいは第2の参照電圧VREFが入力されるように第2の切替部5などを制御する。ここにおいて、制御部9は、第2の切替部5のアナログスイッチ51~53のオンオフを制御する制御信号S1~S3を出力する。この制御部9は、第1積分期間T1の終了時におけるコンパレータ8の出力電圧Vout2に基づいて積分器6の出力電圧Vout1の基準電圧VAGNDに対する大/小に基づくプラス/マイナス-の極性をH/Lとして判定して出力するとともに極性判定結果に応じて第2の切替部5を制御する機能を有している。具体的には、制御部9は、第1積分期間T1の終了時において、コンパレータ8の出力電圧Vout2がHレベルの場合には積分器6の出力電圧Vout1の極性をHプラスとして判定し、コンパレータ8の出力電圧Vout2がLレベルの場合には積分器6の出力電圧Vout1の極性をLマイナスと判定する。また、制御部9は、積分器6の出力電圧Vout1についての極性判定結果に応じて、積分器6に第1の参照電圧VREFと第2の参照電圧VREFとのいずれか一方が入力されるように第2の切替部5を制御する。要するに、制御部9は、第1積分期間T1の終了時において、コンパレータ8の出力電圧Vout2がHレベルの場合には積分器6に第1の参照電圧VREFを入力させ、コンパレータ8の出力電圧Vout2がLレベルの場合には積分器6に第2の参照電圧VREFを入力させる。これにより、積分器6の第1積分期間T1には、入力電圧VinとコンデンサCの容量値と抵抗Rの抵抗値とで決まる第1の電流が流れてコンデンサCが充電される。そして、第2積分期間T2には、第1の参照電圧VREFあるいは第2の参照電圧VREFとコンデンサCの容量値と抵抗Rの抵抗値とで決まる第2の電流が流れてコンデンサCの電荷が放電される。なお、制御部9は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。ところで、制御部9は、極性判定結果をディジタル回路12へ出力する。一方、ディジタル回路12は、メモリ12aと演算部12bとを備えており、制御部9から出力された極性判定結果をメモリ12aに記憶させることができるようになっている。なお、ディジタル回路12については、後述する。また、積分器6は、コンデンサCに、リセット用のアナログスイッチ61が並列接続されている。したがって、積分器6は、リセット用のアナログスイッチ61をオンさせることにより、コンデンサCの残留電荷を放電させるリセット期間T0図3、図5参照を設けることができる。このアナログスイッチ61のオンオフは、上述の制御部9からの制御信号S4によって制御される。カウンタ11のカウント値は、第2積分期間T2の終了直後にディジタル回路12に与えられる。つまり、カウンタ11のカウント値は、第2積分期間T2の後のリセット期間T0に読み出される。制御部9は、リセット期間T0、第1積分期間T1、第2積分期間T2がサイクリックに繰り返されるように、各アナログスイッチ51~53,61のオンオフのタイミングを制御するとともにディジタル回路12を制御する。したがって、A/D変換器20の変換レートは、リセット期間T0と第1積分期間T1と第2積分期間T2との合計の時間により決まる。各アナログスイッチ51~53,61は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。上述のカウンタ11は、一定周期のクロックパルスを出力するクロックパルス発生部10からのクロックパルスをカウントする。このカウンタ11は、積分器6のリセット期間T0に、制御部9からのリセット信号によってリセットされ、制御部9からのカウント開始信号によって積分器6の第2積分期間T2の開始と同時に動作カウント動作が開始され、その後にコンパレータ8の出力電圧Vout2が変化反転したときに制御部9からの停止信号によって動作カウント動作が終了される。要するに、制御部9は、第2積分期間T2にカウンタ11のカウント動作を開始させ第2積分期間T2においてコンパレータ8の出力電圧Vout2が反転したときにカウンタ11のカウント動作を停止させる機能を有している。したがって、カウンタ11は、第2積分期間T2において積分器6の出力電圧Vout1が基準電圧VAGNDに戻るまでの放電期間T4図3、図5参照のみクロックパルスをカウントしカウント値をディジタル回路12へ出力する。ところで、積分器6の出力電圧Vout1の絶対値は、第1積分期間T1においては入力電圧Vinの値平均値に比例した傾きで増加し、第2積分期間T2においては一定の傾きで減少するので、放電期間T4の長さは、入力電圧Vinに比例する。さらに説明すれば、第1積分期間T1の終了時における積分器6の出力電圧Vout1をVaとすると、となる。したがって、第1積分期間T1は、となる。一方、放電期間T4は、となる。そして、4式および5式から、となる。したがって、カウンタ11のカウント値は、入力電圧Vinに比例した値となる。なお、積分器6の第2積分期間T2は、積分器6のコンデンサCの容量値と抵抗Rの抵抗値とで決まる時定数に基づいて決定すればよい。カウンタ11としては、12ビットのカウンタを用いている。なお、カウンタ11は、12ビットのカウンタに限らず、例えば、8ビットのカウンタや16ビットのカウンタなどを用いてもよい。また、クロックパルス発生部10は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部10は、制御部9に設けてもよい。本実施形態では、基準電圧VAGNDを1.2Vに設定してあるが、これに限らず、例えば、0.6Vなどでもよい。また、本実施形態では、リセット期間T0、第1積分期間T1、第2積分期間T2について、T0T1=T2の関係が成り立つように設定してあり、制御部9が、第2の切替部5などを制御する。ここで、本実施形態では、リセット期間T0を0.3msec、第1積分期間T1を2msec、第2積分期間T2を2.3msecとしているが、これらの値は一例であり、特に限定するものではない。また、制御部9において極性を判定する際の第1積分期間T1の終了時とは、第1積分期間T1の終了時点に限らず、終了時点の直前例えば、30μsec前でもよい。ここにおける直前とは、第1積分期間T1の終了時点よりも前の第1積分期間T2内のタイミングであり、終了時点のタイミングよりも、クロックパルス発生部10で発生するクロックパルスの半周期~当該半周期程度の整数倍の時間だけ前のタイミングであることが好ましく、当該半周期の時間だけ前のタイミングが、より好ましい。制御部9は、第2の切替部5のアナログスイッチ51をオンに制御することによって、積分器6に、第1積分期間T1の間、入力電圧Vinの積分を行わせ、その後、第2の切替部5のアナログスイッチ52あるいはアナログスイッチ53をオンに制御することによって、積分器6に、第2積分期間T2の間、第1の参照電圧VREFあるいは第2の参照電圧VREFの積分を行わせる。ところで、本実施形態のセンサ装置は、第1の切替部2を備えているので、センサ部1とチョッパアンプ3とが接続された第1状態のとき、センサ部1とチョッパアンプ3とが未接続でチョッパアンプ3の両入力端子間が短絡された第2状態のとき、それぞれにおいて、積分器6により二重積分を行うことができる。ここで、第1状態において積分器6による二重積分を行う場合、カウンタ11からディジタル回路12には、センサ部1の出力電圧ここでは、センサ素子部1aの出力電圧をチョッパアンプ3により増幅することで得られた入力電圧Vinに応じたカウント値が入力される。また、第2状態において積分器6による二重積分を行う場合、A/D変換器20では、第1状態の場合と同様の動作が行われる。したがって、カウンタ11からディジタル回路12には、チョッパアンプ3の両入力端子間を短絡したときのチョッパアンプ3の出力電圧オフセット電圧からなる入力電圧Vinに応じたカウント値が入力される。ディジタル回路12は、カウンタ11から入力されたカウント値や制御部9から出力された極性などを記憶することが可能なメモリ12aを備えている。なお、ディジタル回路12は、メモリ12aに記憶されたカウント値を用いて適宜の演算を行う演算器12bとを備えている。このディジタル回路12は、制御部9からの読み出しタイミング信号が入力される度に、演算部12bが、第1状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値以下、第1のカウント値とも称すると第2状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値以下、第2のカウント値との差分値を求める機能を有している。また、本実施形態では、演算器12bが、この差分値に、制御部9での極性判定結果の極性とは逆の極性を表す符号を付加させてディジタル値として出力させる機能を有している。ディジタル回路12において、符号を付加させる機能は、例えば、符号付加回路などによって実現すればよい。なお、入力電圧Vinとして両極性を扱う必要がない場合には、符号を付加させる必要はなく、差分値をディジタル値として出力するようにすればよい。第1のカウント値、第2のカウント値は、適宜、メモリ12aに記憶され、演算器12bにおいて差分値を求める際にメモリ12aから読み出される。チョッパアンプ3は、例えば、従来例のセンサ装置において説明したチョッパアンプ部110図17参照と同様の構成のものを用いることができる。要するに、チョッパアンプ3は、変調用の第1のチョッパ回路110aと、増幅用のオペアンプ110bと、復調用の第2のチョッパ回路110cとを備えている。このチョッパアンプ3では、センサ部1の出力電圧電圧信号が、変調パルスチョッピング周波数fcを有する方形波で変調されることで変調信号が生成される。そして、チョッパアンプ3では、第1のチョッパ回路110aの出力である変調信号が、オペアンプ110bにより、所定の増倍率で増幅される。さらに、チョッパアンプ3では、オペアンプ110bの出力が、第2のチョッパ回路100cにより、復調される。なお、オペアンプ110bでの増幅過程において、オペアンプ110bに固有のオフセット電圧および1/fノイズ以下、ノイズ成分というが混入するが、このようなノイズ成分は、一般に、チョッピング周波数fcよりも低域の低周波数帯に位置する。しかし、このようなノイズ成分は、第2のチョッパ回路110cによる復調によって、チョッピング周波数fcおよびその奇数倍の周波数を有するようになる。そして、センサ装置では、積分器6が、チョッピング周波数fcおよびその奇数倍の周波数を有するノイズ成分を通過させにくくするローパスフィルタとして機能するので、S/N比を向上させることが可能となる。ここで、チョッパアンプ3は、スタンバイ機能付きチョッパアンプを用いている。また、センサ装置は、コンパレータ8としてスタンバイ機能付きコンパレータを用いている。コンパレータ8は、例えば、図4の回路構成のものを用いることができる。このコンパレータ8は、正電源入力端子VDD、負電源入力端子VSS、非反転入力端子VIN1、反転入力端子VIN2および出力端子VOUTの他にバイアス入力端子VBIASを備えている。このコンパレータ8は、2つのnMOSトランジスタM1,M2の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のnMOSトランジスタM3と、2つのpMOSトランジスタM6,M7を用いた第1のカレントミラーと、2つのpMOSトランジスタM8,M9を用いた第2のカレントミラーと、2つのpMOSトランジスタM10,M11とを備えている。また、このコンパレータ8は、2つのnMOSトランジスタM4,M5を用いた第3のカレントミラーを備えることにより、シングルエンド形出力を実現している。ここで、コンパレータ8は、正電源入力端子VDDと負電源入力端子VSSとの間に接続されたpMOSトランジスタM6とnMOSトランジスタM4との直列回路におけるpMOSトランジスタM6とnMOSトランジスタM4との接続点が、出力端子VOUTに接続されている。このコンパレータ8は、差動入力対の2つのnMOSトランジスタM1,M2の各ソースが、バイアス電流調整用のnMOSトランジスタM3のドレインに共通接続されている。このコンパレータ8は、バイアス入力端子VBIASに印加されるバイアス電圧の大小によってバイアス電流調整用のnMOSトランジスタM3に流れるバイアス電流の大小が決まるものであり、バイアス電流が大きくなるほど、動作速度が高速となる。逆に、コンパレータ8は、バイアス電流が小さくなるほど、動作速度が低速となり、例えばバイアス電圧を零とすれば、動作を停止させることができる。よって、センサ装置では、コンパレータ8での動作電流の平均電流を低減でき、消費電力を低減することが可能となる。なお、コンパレータ8の回路構成は一例であり、特に限定するものではない。また、センサ装置は、パーソナルコンピュータ用のインタフェースを備えており、適宜のプログラムを搭載したパーソナルコンピュータによってパワーマネジメントモードと通常モードとを選択可能となっている。そして、センサ装置は、パワーマネジメントモードが選択されている場合、制御部9が、チョッパアンプ3およびコンパレータ8それぞれを間欠的に動作させることで、低消費電力化を図るようになっている。なお、上述のインタフェースは必ずしも備えている必要はなく、制御部9が、チョッパアンプ3およびコンパレータ8それぞれを間欠的に動作させることで、低消費電力化を図るようになっている構成でもよい。チョッパアンプ3は、制御部9からの第1のスタンバイ信号SB1がHレベルの期間は動作が停止しており、第1のスタンバイ信号SB1がLレベルの期間のみ動作する。また、コンパレータ8は、制御部9からの第2のスタンバイ信号SB2がHレベルの期間は動作が停止しており、第2のスタンバイ信号SB2がLレベルの期間のみ動作する。ここにおいて、コンパレータ8は、バイアス入力端子VBIASへのバイアス電圧の入力をオンオフさせるアナログスイッチSW8を備えており、第2のスタンバイ信号SB2がHレベルの期間はオフとなり、第2のスタンバイ信号SB2がHレベルの期間のみオンとなる。アナログスイッチSW8は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。なお、コンパレータ8は、スタンバイ機能を有していて制御部9からの第2のスタンバイ信号SB2によってスタンバイ機能の動作が可能であれば、必ずしもアナログスイッチSW8を備えている必要はない。本実施形態のセンサ装置の第1状態での動作の一例をまとめると図5のようになる。ここで、図5は、aがアナログスイッチ61の制御信号S4、bがアナログスイッチ51の制御信号S1、cがアナログスイッチ53の制御信号S3、dがチョッパアンプ3の出力電圧つまり、A/D変換器20の入力電圧Vin、eが積分器6の出力電圧Vout1、fがコンパレータ8の出力電圧Vout2、gがチョッパアンプ3へ与えられる第1のスタンバイ信号SB1、hがコンパレータ8へ与えられる第2のスタンバイ信号SB2である。なお、図6は、パワーマネジメントモードが選択されていない場合の動作の一例であり、図6のa~hが図5のa~hにそれぞれ対応している。図5および図6は、積分器6の入力電圧Vinの極性がマイナスの場合の説明図であるが、入力電圧Vinの極性がプラスの場合の動作は、積分器6の出力電圧Vout1の極性が逆になるだけでその他は同様である。本実施形態のセンサ装置は、上述のように、センサ部1と、チョッパアンプ3と、A/D変換器20とを備え、A/D変換器20が、切替部5と、積分器6と、コンパレータ8と、制御手段たる制御部9と、カウンタ10と、ディジタル回路12とを備えている。そして、制御部9は、積分器6に入力電圧Vinが入力されるように切替部5を制御する直前からチョッパアンプ3の動作を開始させ、積分器6に参照電圧が入力されるように切替部5を制御した直後にチョッパアンプ3の動作を停止させる機能を有している。これにより、本実施形態のセンサ装置では、検出性能を低下させることなく、チョッパアンプ3での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。また、本実施形態のセンサ装置では、制御部9が、第2積分期間T2の直前からコンパレータ8の動作を開始させ第2積分期間T2の終了直後にコンパレータ8の動作を停止させることが好ましい。これにより、センサ装置は、検出性能を低下させることなく、コンパレータ8での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。ここにおいて第2積分期間T2の直前は、第1積分期間T1内のタイミングであり、クロックパルス発生部10で発生するクロックパルスの半周期~当該半周期の整数倍程度の時間だけ前のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、第2積分期間T2の開始時に近いほうが、好ましく、当該半周期だけ前のタイミングが、より好ましい。また、第2積分期間T2の終了直後とは、第2積分期間T2の終了時よりも後のリセット期間T0内のタイミングである。この直後は、第2積分期間T2の終了時よりも、クロックパルス発生部10で発生するクロックパルスの半周期~当該半周期の整数倍程度の時間だけ後のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、第2積分期間T2の終了時に近いほうが、好ましく、当該半周期だけ後のタイミングが、より好ましい。また、制御部9は、コンパレータ8を第2積分期間T2と同じ期間だけ動作させるようにしてもよい。これにより、センサ装置は、検出性能を低下させることなく、コンパレータ8での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。また、本実施形態のセンサ装置では、ディジタル回路12から出力されるディジタル値が、第1状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値と第2状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値との差分値である。しかして、本実施形態のセンサ装置では、チョッパアンプ3や演算増幅器OP1などのオフセット電圧の影響を低減することが可能となり、高精度化を図れる。実施形態2以下では、本実施形態のセンサ装置について、図7および図8に基づいて説明する。なお、実施形態1と同様の構成要素については、同一の符号を付して説明を省略する。本実施形態のセンサ装置は、第2積分期間T2において積分器6の出力電圧Vout1が所定範囲内まで低下したか否かを判別するモニタ回路15を備えている。ここで、所定範囲は、基準電圧VAGNDよりも高い第1の比較基準電圧VHと基準電圧VAGNDよりも低い第2の比較基準電圧VLとの範囲であり、VH~VLである。なお、第1の比較基準電圧VHは、第1積分期間T1の終了時の積分器6の出力電圧Vout1の極成がプラスの場合に積分器6の出力電圧Vout1よりも低く、基準電圧VAGNDに近い値に設定することが好ましい。また、第2の比較基準電圧VLは、第1積分期間T1の終了時の積分器6の出力電圧Vout1の極性がマイナスの場合に積分器6の出力電圧Vout1よりも高く、基準電圧VAGNDに近い値に設定することが好ましい。また、本実施形態のセンサ装置におけるコンパレータ8は、モニタ回路15により積分器6の出力電圧Vout1が所定範囲VH~VL内まで低下したと判別されたときに動作が開始される。ここで、コンパレータ8の動作の開始は、制御手段たる制御部9によって制御される。また、制御手段たる制御部9は、少なくとも第2積分期間T2以外はコンパレータ8を停止させる。モニタ回路15は、積分器6の出力電圧Vout1と第1の比較基準電圧VHとを比較するコンパレータ16aと、積分器6の出力電圧Vout1と第2の比較基準電圧VLとを比較するコンパレータ16bとを備えている。また、モニタ回路15は、両コンパレータ16a,16bそれぞれの出力を入力とする論理回路16cを備えており、論理回路16cの出力がモニタ回路15の出力V16となる。ここで、論路回路16cは、コンパレータ16aの出力がLレベル、コンパレータ16bの出力がHレベルの場合のみ、この論理回路16cの出力がHレベルとなるように構成してある。要するに、モニタ回路15は、積分器6の出力電圧Vout1が所定範囲VH~VL内にある場合のみ出力V16がHレベルとなるフラグを生成するウィンドコンパレータWCPにより構成されている。本実施形態では、コンパレータ8が、第1のコンパレータを構成し、ウィンドウコンパレータWCPが、第2のコンパレータを構成している。したがって、モニタ回路15は、第1のコンパレータ8よりも低速動作させる第2のコンパレータにより構成されており、第2積分期間T2において積分器6の出力電圧Vout1が所定範囲VH~VL内になった場合にフラグを生成し、第1のコンパレータ8を動作させる。本実施形態のセンサ装置の第1状態での動作の一例をまとめると図8のようになる。ここで、図8は、aがアナログスイッチ61の制御信号S4、bがアナログスイッチ51の制御信号S1、cがアナログスイッチ53の制御信号S3、dがチョッパアンプ3の出力電圧つまり、A/D変換器20の入力電圧Vin、eが積分器6の出力電圧Vout1、fがカウンタ11でカウントされるクロックパルス、gがコンパレータ8の出力電圧Vout2、hがコンパレータ8の出力電圧Vout2、iがコンパレータ8の動作期間である。なお、図8は、積分器6の入力電圧Vinの極性がマイナスの場合の説明図であるが、コンパレータ8の入力電圧Vinの極性がプラスの場合の動作は、積分器6の出力電圧Vout1の極性が逆になるだけでその他は同様である。以上説明した本実施形態のセンサ装置では、検出性能を低下させることなく、チョッパアンプ3および第1のコンパレータ8それぞれでの動作電流の平均値を低減することが可能となる。また、本実施形態のセンサ装置では、実施形態1に比べて第1のコンパレータ8の動作期間を短くすることが可能となる。また、本実施形態のセンサ装置では、第2のコンパレータたるウィンドウコンパレータWCPの動作速度を第1コンパレータ8の動作速度に比べて低速としても検出性能に影響を与えないようにすることができる。よって、本実施形態のセンサ装置では、モニタ回路15が、第1のコンパレータ8よりも低速動作させる第2のコンパレータたるウィンドウコンパレータWCPにより構成されており、積分器6の出力電圧Vout1が所定範囲VH~VL内になった場合にフラグを生成し、第1のコンパレータ8を動作させることにより、検出性能を低下させることなく、第1のコンパレータ8での動作電流の平均値を低減することが可能となる。また、第1のコンパレータ8は、モニタ回路15により積分器6の出力電圧Vout1が所定範囲VH~VL内まで低下したと判別されたときに低速動作から高速動作へ切り替わるようにしてもよい。第1のコンパレータ8の低速動作と高速動作との切り替えは、制御手段たる制御部9によって、第1のコンパレータ8へ与えるバイアス電圧を変えることで制御することができる。これによっても、本実施形態のセンサ装置は、検出性能を低下させることなく、第1のコンパレータ8での動作電流の平均値を低減することが可能となる。ところで、積分器6の入力電圧Vinとして両極性を扱う必要がない場合には、所定範囲VH~VLにおける第1の比較基準電圧VHと第2の比較基準電圧VLとの一方を基準電圧VAGNDとすることができ、モニタ回路15を、2個のコンパレータ16a,16bのうちの一方のみにより構成することが可能となる。この場合、論理回路16cは不要となり、コンパレータ16aあるいはコンパレータ16bの出力がモニタ回路15の出力V16となる。実施形態3以下では、本実施形態のセンサ装置について、図9および図10に基づいて説明する。なお、実施形態2と同様の構成要素については、同一の符号を付して説明を省略する。本実施形態のセンサ装置は、制御手段たる制御部9が、カウンタ11によるクロックパルスのカウントが終了した後にコンパレータ8を停止させる点が実施形態2とは相違する。要するに、本実施形態のセンサ装置における制御部9は、モニタ回路15により積分器6の出力電圧Vout1が所定範囲VH~VL内まで低下したと判別されたとき、つまり、モニタ回路15の出力V16がLレベルからHレベルに変化したときに、コンパレータ8の動作が開始されるように第2のスタンバイ信号SB2をHレベルからLレベルに変化させ、カウンタ11によるクロックパルスのカウントが終了すると、直ちに第2のスタンバイ信号SB2をLレベルからHレベルに変化させる。本実施形態のセンサ装置の第1状態での動作の一例をまとめると図10のようになる。ここで、図10は、aがアナログスイッチ61の制御信号S4、bがアナログスイッチ51の制御信号S1、cがアナログスイッチ53の制御信号S3、dがチョッパアンプ3の出力電圧つまり、A/D変換器20の入力電圧Vin、eが積分器6の出力電圧Vout1、fがカウンタ11でカウントされるクロックパルス、gがコンパレータ8の出力電圧Vout2、hがコンパレータ8の出力電圧Vout2、iが第2のスタンバイ信号SB2、jがコンパレータ8の動作期間である。なお、図10は、積分器6の入力電圧Vinの極性がマイナスの場合の説明図であるが、コンパレータ8の入力電圧Vinの極性がプラスの場合の動作は、積分器6の出力電圧Vout1の極性が逆になるだけでその他は同様である。本実施形態のセンサ装置では、制御手段たる制御部9が、カウンタ11によるクロックパルスのカウントが終了した後にコンパレータ8を停止させるので、実施形態2のセンサ装置に比べて、検出性能を低下させることなく、コンパレータ8での動作電流の平均値を低減することが可能となり、より一層の低消費電力化を図ることが可能となる。実施形態4以下では、本実施形態のセンサ装置について、図11~図13に基づいて説明する。なお、実施形態2と同様の構成要素については、同一の符号を付して説明を省略する。本実施形態のセンサ装置は、コンパレータ8の反転入力端子への基準電圧VAGNDの入力をオンオフする第1のアナログスイッチ71を備え、コンパレータ8が、モニタ回路15に兼用されている。ここで、本実施形態におけるモニタ回路15は、コンパレータ8と、このコンパレータ8の反転入力端子への上述の所定範囲VH~VLを決める基準比較電圧第1の基準比較電圧VH、あるいは第2の基準比較電圧VLの入力をオンオフする第2のアナログスイッチ72,73とを備えている。要するに、本実施形態のセンサ装置は、第1のアナログスイッチ71と、第2のアナログスイッチ72,73とで、コンパレータ8の反転入力端子へ基準電圧VAGND、第1の基準比較電圧VHおよび第2の基準比較電圧VLのいずれかを択一的に入力させる切替部を構成している。そして、制御手段たる制御部9は、第2積分期間T2の開始時には、コンパレータ8の反転入力端子に基準比較電圧が入力されるように第1のアナログスイッチ71および第2のアナログスイッチ72,73を制御して、コンパレータ8を低速動作させ、第2積分期間T2においてコンパレータ8の出力電圧Vout2に基づいて積分器6の出力電圧Vout1が所定範囲VH~VL内まで低下したと判別した場合には、コンパレータ8の反転入力端子に基準電圧VAGNDが入力されるように第1のアナログスイッチ71および第2のアナログスイッチ72,73を制御して、コンパレータ8を高速動作させる。ここにおいて、制御部9は、積分器6の出力電圧Vout1に基づいて積分器6の入力電圧Vinの極性がマイナスであると判断した場合には、コンパレータ8の反転入力端子に基準比較電圧を入力させる際に第2のアナログスイッチ72をオン、第2のアナログスイッチ73をオフとすることで第1の基準比較電圧VHを入力させる。また、制御部9は、積分器6の出力電圧Vout1に基づいて積分器6の入力電圧Vinの極性がプラスであると判断した場合には、コンパレータ8の反転入力端子に基準比較電圧を入力させる際に第2のアナログスイッチ72をオフ、第2のアナログスイッチ73をオンとすることで第2の基準比較電圧VLを入力させる。第1のアナログスイッチ71および第2のアナログスイッチ72,73の各々は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。コンパレータ8は、図12に示すように、1段目のコンパレータ8aと、2段目のコンパレータ8bと、3段目のコンパレータ8c、3段目のコンパレータ8cの後段のバッファ8dとを備えている。1段目のコンパレータ8aは、例えば、図13aの回路構成のものを用いることができる。この1段目のコンパレータ8aは、正電源入力端子VDD、負電源入力端子VSS、非反転入力端子VIN11、反転入力端子VIN12および2つの出力端子VON11,VOP12の他にバイアス入力端子VBIAS1を備えている。この1段目のコンパレータ8は、2つのnMOSトランジスタM01,M02の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のnMOSトランジスタM03とを備えている。この1段目のコンパレータ8aは、差動入力対の2つのnMOSトランジスタM01,M02の各ドレインがそれぞれ抵抗R01,R02を介して正電源入力端子VDDに接続されている。また、この1段目のコンパレータ8aは、差動入力対の2つのnMOSトランジスタM01,M02の各ソースが、バイアス電流調整用のnMOSトランジスタM03のドレインに共通接続されており、このnMOSトランジスタM03を介して負電源入力端子VSSに接続されている。そして、この1段目のコンパレータ8aは、直列接続された抵抗R01,R02とnMOSトランジスタM01,M02のドレインとの各接続点が、出力端子VON11,VOP12にそれぞれ接続されている。なお、2つの抵抗R01,R02は、同じ抵抗値に設定してある。また、2段目のコンパレータ8bは、例えば、図13bの回路構成のものを用いることができる。この2段目のコンパレータ8bは、正電源入力端子VDD、負電源入力端子VSS、非反転入力端子VIN21、反転入力端子VIN22および2つの出力端子VON21,VOP22の他にバイアス入力端子VBIAS2を備えている。この2段目のコンパレータ8は、2つのnMOSトランジスタM21,M22の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のnMOSトランジスタM23とを備えている。この2段目のコンパレータ8bは、差動入力対の2つのnMOSトランジスタM21,M22の各ドレインがそれぞれ抵抗R21,R22を介して正電源入力端子VDDに接続されている。また、この2段目のコンパレータ8bは、差動入力対の2つのnMOSトランジスタM21,M22の各ソースが、バイアス電流調整用のnMOSトランジスタM23のドレインに共通接続されており、このnMOSトランジスタM23を介して負電源入力端子VSSに接続されている。そして、この2段目のコンパレータ8bは、直列接続された抵抗R21,R22とnMOSトランジスタM21,M22のドレインとの各接続点が、出力端子VON21,VOP22にそれぞれ接続されている。なお、2つの抵抗R21,R22は、同じ抵抗値に設定してある。また、3段目のコンパレータ8cは、例えば、図13cの回路構成のものを用いることができる。この3段目のコンパレータ8cは、正電源入力端子VDD、負電源入力端子VSS、非反転入力端子VIN31、反転入力端子VIN32および出力端子VOUTの他にバイアス入力端子VBIAS3を備えている。この3段目のコンパレータ8cは、図4に示したコンパレータ8と同じ回路構成であり、2つのnMOSトランジスタM1,M2の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のnMOSトランジスタM3と、2つのpMOSトランジスタM6,M7を用いた第1のカレントミラーと、2つのpMOSトランジスタM8,M9を用いた第2のカレントミラーと、2つのpMOSトランジスタM10,M11とを備えている。また、この3段目のコンパレータ8cは、2つのnMOSトランジスタM4,M5を用いた第3のカレントミラーを備えることにより、シングルエンド形出力を実現している。ここで、3段目のコンパレータ8cは、正電源入力端子VDDと負電源入力端子VSSとの間に接続されたpMOSトランジスタM6とnMOSトランジスタM4との直列回路におけるpMOSトランジスタM6とnMOSトランジスタM4との接続点が、出力端子VOUTに接続されている。この3段目のコンパレータ8cは、差動入力対の2つのnMOSトランジスタM1,M2の各ソースが、バイアス電流調整用のnMOSトランジスタM3のドレインに共通接続されている。この3段目のコンパレータ8は、バイアス入力端子VBIAS3に印加されるバイアス電圧の大小によってバイアス電流調整用のnMOSトランジスタM3に流れるバイアス電流の大小が決まるものであり、バイアス電流が大きくなるほど、動作速度が高速となる。逆に、3段目のコンパレータ8cは、バイアス電流が小さくなるほど、動作速度が低速となり、例えばバイアス電圧を零とすれば、動作を停止させることができる。また、バッファ8dは、例えば、図13cの回路構成のものを用いることができる。このバッファ8dは、図13dに示すように、正電源入力端子VDD、負電源入力端子VSS、入力端子VIN4および出力端子VOUTを備えている。このバッファ8dは、正電源入力端子VDD、負電源入力端子VSSとの間にpMOSトランジスタM41,M43とnMOSトランジスタM42,M44との直列回路が接続されており、前段側となるpMOSトランジスタM41およびnMOSトランジスタM42のゲート同士が入力端子VIN4に共通接続され、ドレイン同士が、後段側となるpMOSトランジスタM43およびnMOSトランジスタM44のゲートに共通接続されている。また、後段側となるpMOSトランジスタM43およびnMOSトランジスタM44のドレイン同士が出力端子VOUTに共通接続されている。上述のコンパレータ8は、1段目のコンパレータ8aの非反転入力端子VIN11が積分器6の出力端に接続され、反転入力端子VIN12が、第1のアナログスイッチ71および第2のアナログスイッチ72,73に接続されている。また、1段目のコンパレータ8aの2つの出力端子VON11,VOP12が、2段目のコンパレータ8bの非反転入力端子VIN21、反転入力端子VIN22にそれぞれ接続されている。また、2段目のコンパレータ8bの2つの出力端子VON21,VOP22が、3段目のコンパレータ8cの非反転入力端子VIN31、反転入力端子VIN32にそれぞれ接続されている。また、3段目のコンパレータ8cの出力端子VOUTが、バッファ8dの入力端子VIN4に接続されている。また、バッファ8dの出力端子VOUTが、カウンタ11に接続されている。なお、バッファ8dを設けずに、3段目のコンパレータ8cの出力端子VOUTが、カウンタ11に接続される構成としてもよい。また、コンパレータ8は、1段目のコンパレータ8a、2段目のコンパレータ8bおよび3段目のコンパレータ8cに、バイアス電圧の入力を入り切り可能とするアナログスイッチ81,82,83がそれぞれ設けられている。そして、本実施形態のセンサ装置は、各段のコンパレータ8a,8b,8cに与えるバイアス電圧を変えるか、コンパレータ8の段数を切り替えることにより、コンパレータ8の動作速度を切り替えることが可能となっている。ここにおいて、コンパレータ8の段数を切り替える手段としては、例えば、アナログスイッチ81,82,83を各別にオンオフ制御することが可能で、1段目のコンパレータ8aの出力をコンパレータ8の出力とするかバッファ8dの出力をコンパレータ8の出力とするか選択可能なセレクタ9aを用いることができる。この場合は、セレクタ9aの出力端がカウンタ11に接続される。なお、コンパレータ8の動作速度を低速とする場合には、コンパレータ8の段数を1段とし、高速とする場合には、コンパレータ8の段数を3段とすればよい。しかして、本実施形態のセンサ装置では、コンパレータ8が、モニタ回路15に兼用されているので、回路面積および消費電力それぞれを低減することが可能となる。実施形態5以下では、本実施形態のセンサ装置について、図14に基づいて説明する。なお、実施形態1と同様の構成要素については、同一の符号を付して説明を省略する。本実施形態のセンサ装置は、第2積分期間T2において積分器6の出力電圧Vout1と基準電圧VAGNDとの差電圧をモニタする差電圧モニタ回路19を備えている。この差電圧モニタ回路19は、モニタしている差電圧が小さくなると、コンパレータ8のバイアス電圧を増加させてコンパレータ8を高速動作させるものである。ここにおいて、差電圧モニタ回路19は、抵抗R16とpMOSトランジスタ17とnMOSトランジスタ18との直列回路を備え、pMOSトランジスタ17のゲートが積分器6の出力端に接続され、nMOSトランジスタ18のドレインおよびゲートがコンパレータ8のバイアス入力端子VBIAS図4参照に接続されている。したがって、本実施形態のセンサ装置では、nMOSトランジスタ18に流れる電流Iの大きさによりコンパレータ8のバイアス電圧が決まる。しかして、本実施形態のセンサ装置では、実施形態2のようなウィンドウコンパレータWCPを設ける必要がなく、回路面積および消費電力それぞれを低減することが可能となる。実施形態6以下では、本実施形態のセンサ装置について、図15に基づいて説明する。なお、実施形態1と同様の構成要素については、同一の符号を付して説明を省略する。本実施形態のセンサ装置は、積分器6の出力電圧Vout1をモニタする電圧モニタ回路25が、第2積分期間T2において積分器6の出力電圧Vout1と基準電圧VAGNDとの差分を増幅する差動増幅器26と、この差動増幅器26の出力電圧に基づいてコンパレータ8のバイアス電圧を変化させるバイアス電圧設定回路27とを備えている点が実施形態1と相違する。差動増幅器26は、演算増幅器OP15と、この演算増幅器OP15の反転入力端子に接続された抵抗R3と、この演算増幅器OP15の反転入力端子と出力端子との間に接続された抵抗R4とで構成されている。バイアス電圧設定回路27は、実施形態5の差電圧モニタ回路19と同様の回路構成であり、抵抗R16とpMOSトランジスタ17とnMOSトランジスタ18との直列回路を備えている。ただし、バイアス電圧設定回路27は、pMOSトランジスタ17のゲートが差動増幅器26の出力端に接続され、nMOSトランジスタ18のドレインおよびゲートがコンパレータ8のバイアス入力端子VBIAS図4参照に接続されている。したがって、本実施形態のセンサ装置では、nMOSトランジスタ18に流れる電流Iの大きさによりコンパレータ8のバイアス電圧が決まる。しかして、本実施形態のセンサ装置では、実施形態5のように、積分器6の出力端をpMOSトランジスタ17のゲートに接続している場合に比べて、pMOSトランジスタ17のゲート電圧の設計が容易になり、コンパレータ8を低速動作から高速動作に切り替える積分器6の出力電圧Vout1の設計自由度が高くなる。ところで、各実施形態では、センサ部1として、赤外線アレイセンサを例示したが、赤外線アレイセンサに限らず、例えば、他の物理量センサや化学量センサなどでもよい。"