基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、前記第2電圧レベルを出力する第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する接続回路と、を有するレベルコンバータ。前記制御信号生成回路は、偶数段のインバータを含み、前記偶数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記偶数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項1記載のレベルコンバータ。前記制御信号生成回路は、偶数段のインバータを含み、前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され、前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項1記載のレベルコンバータ。前記接続回路は、前記制御信号をゲートに受けるPチャネル型トランジスタであることを特徴とする請求項1記載のレベルコンバータ。基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、前記第2電圧レベルを出力する第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、を有するレベルコンバータ。前記制御信号生成回路は、奇数段のインバータを含み、前記奇数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記奇数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする請求項5記載のレベルコンバータ。前記接続回路は、前記制御信号をゲートに受けるNチャネル型トランジスタであることを特徴とする請求項5記載のレベルコンバータ。基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、第1グループに属し、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第1入力信号を受け、前記第1入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第1レベル変換回路と、前記基準電源線と、前記第1電源線との間に設けられ、第2グループに属し、前記第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第2入力信号を受け、前記第2入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第2レベル変換回路と、前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第1入力信号を前記複数の第1レベル変換回路に出力し、複数の前記第2入力信号を前記複数の第2レベル変換回路に出力する処理回路と、前記第1グループと前記第2グループに共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する第1制御信号と、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する第2制御信号を出力する制御信号生成回路と、前記複数の第1レベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第1制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の第1接続回路と、前記複数の第2レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第2制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の第2接続回路と、を有するプロセッサ。前記制御信号生成回路は、複数段のインバータを含み、前記複数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記複数段の中の1段目のインバータの入力ノードは、前記第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きく、前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第1制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第2制御信号を出力することを特徴とする請求項8記載のプロセッサ。一方、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ110の通常動作期間T2においては、トランジスタ110のゲートには、低電圧電源線LVDDから電源電圧レベルLVLHレベルの信号が入力される。これにより、レベルコンバータ100はトランジスタ110をオフさせようとするが、トランジスタ110のソースの電圧レベルは高電圧電源線HVDDの電源電圧レベルHVLであり、トランジスタ110のゲートの電圧レベルがソースの電圧レベルと接地レベルの間の電位となるため、レベルコンバータ100はトランジスタ110を完全にオフさせることができない。よって、トランジスタ110はレベル変換回路102の出力ノードLVOUTと高電圧電源線HVDDを電気的に完全に分離することができない。そのため、図1に示したように、通常動作期間T2においては、レベル変換回路102において、出力ノードLVOUTと接地電源線GNDの間に設けられたトランジスタ112がオンするタイミングで、トランジスタ110と112を介して、高電圧電源線HVDDと接地電源線GNDとの間に貫通電流Ivddが流れてしまう。レベルコンバータ100においては、この貫通電流Ivddにより消費電流が増加し、その結果として消費電力が増大するという問題が生じていた。例えば、図2bに示したように、高電圧電源線HVDDの電源電圧レベルが1.50Vであり、低電圧電源線LVDDの電源電圧レベルが0.85Vである場合には、トランジスタ110のゲートの電圧レベルはソースの電圧レベルに比べて半分程度の中間電位となり、トランジスタ110は完全にはオフしないHVL=1.50V、LVL=0.85V。このため、入力信号の電圧レベルがHレベルLVLであるときに、トランジスタ112がオンすることから、貫通電流Ivddが流れてしまう。また、出力ノードからはHレベルHVLの信号が出力されるが、この貫通電流Ivddに起因してトランジスタ110に生じる電圧降下の影響により、出力ノードLVOUTの電圧レベルは0V接地レベルGVLにならない。さらに、一般に、LSIは多数の出力端子を有し、図1に示したレベルコンバータ100は各々の出力端子ごとに設けられる。すなわち、レベルコンバータ100はLSIの出力端子と同じ数だけ設けられるので、レベルコンバータ100に起因するLSI全体の貫通電流はLSIの出力端子の数に応じて増加する。よって、1つのレベルコンバータ100の貫通電流値は小さい値だとしても、LSI全体の貫通電流値は大きくなり、このことはLSIの消費電力を大きくする原因となる。近年、LSIの出力端子の数は増加の一途をたどっていることから、レベルコンバータ100の貫通電流に起因するLSIの消費電力の増大は、LSI全体での低消費電力化が求められている近年においては大きな弊害となっている。尚、上述の場合、トランジスタ110のゲート長を、レベル変換回路102を構成する各トランジスタのゲート長よりも長くすることにより、上述の通常動作期間T2におけるトランジスタ110の抵抗値を大きくすることで、トランジスタ110を流れる電流の値を小さくすることはできるが、この場合も貫通電流を無くすことができない。従って、本実施例の一側面においては、レベルコンバータにおいて、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することを目的とする。本実施例の一側面におけるレベルコンバータは、基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、前記第2電圧レベルを出力する第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する接続回路を含むものである。本実施例の一側面におけるレベルコンバータにおいては、電源シーケンス制御用に設けたトランジスタに起因する貫通電流の発生によって消費電流が増大するのを防止し、消費電力を低減することができる。以下、本発明の実施例について説明する。[1.第1実施例]以下、第1実施例に係るレベルコンバータ及びプロセッサについて説明する。[1-1.レベルコンバータ]まず、第1実施例に係るレベルコンバータの構成について説明する。図3は、第1実施例に係るレベルコンバータの回路構成の一例を示す図である。図3に示したように、レベルコンバータ300は、制御信号生成回路316及びレベル変換処理部318を含む。レベル変換処理部318は、レベル変換回路302、インバータ304、306、308、及び電源シーケンス制御用の接続回路314を含む。電源シーケンス制御用の接続回路314は、電源シーケンス制御用のトランジスタ310を含む。レベル変換処理部318において、レベル変換回路302は、高電圧電源と接続され、高電圧電源から電源電圧レベルHVLが供給される高電圧電源線HVDDと、基準電圧レベルを有する基準電源線として機能し、接地レベルGVLを有する接地電源線GNDの間に設けられ、インバータ304を介して、レベルコンバータ300の入力ノードINPUTに供給された入力信号の反転信号を受けとり、インバータ306を介して、入力ノードINPUTに供給された入力信号の非反転信号を受けとる。すなわち、レベル変換回路302は、入力ノードINPUTに供給された入力信号の非反転信号と反転信号を差動入力として受けとる。ここで、入力信号は、低電圧電源線LVDDに供給される電源電圧レベルLVLをHレベル1とし、接地電源線GNDの接地レベルGVLをLレベル0とする信号である。低電圧電源線LVDDは、低電圧電源と接続され、低電圧電源から電源電圧レベルLVLが供給される。低電圧電源線LVDDの電源電圧レベルLVLは、接地レベルGVLより高く、高電圧電源線HVDDの電源電圧レベルHVLよりも低い。例えば、電源電圧レベルLVLは0.85Vであり、HVLは1.50Vや1.35Vである。レベル変換回路302は、ソースが高電圧電源線HVDDに接続され、ドレインがレベル変換回路302の出力ノードLVOUTに接続されたPチャネル型トランジスタ322と、ソースが高電圧電源線HVDDに接続され、ドレインがPチャネル型トランジスタ322のゲートに接続され、ゲートがPチャネル型トランジスタ322のドレインに接続されたPチャネル型トランジスタ324と、ドレインが出力ノードLVOUTに接続され、ソースが接地電源線GNDに接続されたNチャネル型トランジスタ312と、ドレインがPチャネル型トランジスタ324のドレインに接続され、ソースが接地電源線GNDに接続されたNチャネル型トランジスタ326を含む。Nチャネル型トランジスタ312のゲートには、入力ノードINPUTに供給された入力信号の非反転信号が入力され、Nチャネル型トランジスタ326のゲートには、入力ノードINPUTに供給された入力信号の反転信号が入力される。レベル変換回路302は、受けとった入力信号に基づいて、入力信号を高電圧電源線HVDDの電源電圧レベルHVLをHレベル1とし、接地レベルGVLをLレベル0とする信号に変換し、各論理レベルHレベル、Lレベルに対応する電圧レベルが変更された信号を出力する。レベル変換回路302の出力ノードLVOUTはインバータ308の入力ノードに接続されている。インバータ308は、レベル変換回路302の出力ノードLVOUTからの出力信号を反転し、反転させた信号をレベルコンバータ308の出力信号として出力ノードOUTPUTに供給する。レベルコンバータ308はインバータ308の出力信号を出力ノードOUTPUTから後段回路に出力する。また、電源シーケンスフリーを実現するために、レベル変換処理部318には、電源シーケンス制御用の接続回路314が設けられている。接続回路314は、高電圧電源線HVDDとレベル変換回路302の出力ノードLVOUTの間に設けられ、制御信号生成回路316から、後述する制御信号CONを受けとる。図3に示した例では、電源シーケンス制御用の接続回路314は高電圧電源線HVDDと出力ノードLVOUTの間に設けられ、ゲートにおいて制御信号CONを受けとるPチャネル型トランジスタ310である。接続回路314は、制御信号CONの電圧レベルに応じて、高電圧電源線HVDDと、レベル変換回路302の出力ノードLVOUTを電気的に接続するか否かを制御する。すなわち、電源シーケンス制御用の接続回路314として設けられたPチャネル型トランジスタ310は、制御信号CONの電圧レベルが接地レベルGVLLレベルであるとき、オンし、高電圧電源線HVDDと出力ノードLVOUTの間に導通パスを形成する。これにより、Pチャネル型トランジスタ310は、高電圧電源線HVDDと出力ノードOUTPUTを電気的に接続し、出力ノードLVOUTの電圧レベルを、高電圧電源線HVDDの電源電圧レベルHVLに固定する。よって、インバータ308の入力ノードの電圧レベルが電源電圧レベルHVLに固定されるので、レベルコンバータ308は出力ノードOUTPUTにおいて、出力信号の電圧レベルを接地レベルGVLに固定することができる。一方、電源シーケンス制御用の接続回路314として設けられたPチャネル型トランジスタ310は、制御信号CONの電圧レベルが高電圧電源線HVDDの電源電圧レベルHVLHレベルであるときオフし、高電圧電源線HVDDと出力ノードLVOUTの間に導通パスを形成しない。これにより、Pチャネル型トランジスタ310は、高電圧電源線HVDDと出力ノードLVOUTを電気的に分離する。制御信号生成回路316は、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続されている。制御信号生成回路316は高電圧電源線HVDDに接続された高電圧電源がオンされているときに動作し、低電圧電源線LVDDの電圧レベルに応じて、異なる電圧レベルの制御信号CONを生成し、生成した制御信号CONを接続回路314として設けられたPチャネル型トランジスタ310に供給する。高電圧電源は高電圧電源線HVDDに、オン状態のときは電源電圧レベルHVLを出力し、オフ状態のときに接地レベルGVLを出力する。また、低電圧電源は低電圧電源線LVDDに、オン状態のときは電源電圧レベルLVLを出力し、オフ状態のときに接地レベルGVLを出力する。制御信号生成回路316は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線LVDDの電圧レベルが電源電圧レベルLVLであるとき、高電圧電源線HVDDの電源電圧レベルHVLHレベルを有する制御信号を生成する。また、制御信号生成回路316は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線LVDDの電圧レベルが接地レベルGVLであるとき、接地レベルGVLLレベルを有する制御信号を生成する。図4は、制御信号生成回路316の回路構成の一例を示す図である。図4に示したように、制御信号生成回路316は、高電圧電源線HVDDと接地電源線GNDの間に設けられたインバータ402と404を含み、2段のインバータを含む。1段目のインバータ402は、高電圧電源線HVDDと接地電源線GNDの間に直列に設けられた、Pチャネル型トランジスタ406とNチャネル型トランジスタ408を含み、Pチャネル型トランジスタ406及びNチャネル型トランジスタ408のゲートを入力ノードとしている。インバータ402の入力ノードは低電圧電源線LVDDに接続されている。インバータ402は、低電圧電源がオン状態のときは、低電圧電源線LVDDから電源電圧レベルLVLを受けとり、オフ状態のときは接地レベルGVLを受けとる。インバータ402に入力される電源電圧レベルLVLは、インバータ402が接続されている高電圧電源線HVDDの電源電圧レベルHVLより低く、電源電圧レベルHVLと接地レベルGVLの間のレベルである。このため、インバータ402の反転閾値は、電源電圧レベルHVLと接地レベルGVLの間の中間レベルよりも低く設定され、インバータ402が低電圧電源線LVDDの電源電圧レベルLVLの入力をHレベルの入力と認識し、電源電圧レベルLVLの入力に応答して、次段のインバータ404がLレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。このような反転閾値は、インバータ402に含まれるPチャネル型トランジスタ406とNチャネル型トランジスタ408の間でオン抵抗の値をアンバランスにし、Pチャネル型トランジスタ406のオン抵抗を、Nチャネル型トランジスタ408のオン抵抗よりも大きくすることにより、設定することができる。Pチャネル型トランジスタ406とNチャネル型トランジスタ408の間のオン抵抗値をアンバランスにするには、トランジスタ406のゲート長をトランジスタ408のゲート長よりも長くすればよく、例えば、トランジスタ406のゲート長をトランジスタ408のゲート長の10倍の長さにすればよい。また、トランジスタ406のゲート幅をトランジスタ408のゲート幅よりも狭くするようにしても、オン抵抗値をアンバランスにすることができる。よって、インバータ402は、電源電圧レベルLVLHレベルの入力に応答してLレベルをインバータ404に出力し、接地レベルGVLLレベルの入力に応答してHレベルをインバータ404に出力する。2段目のインバータ404はインバータ402の出力信号を受けとり、受けとった信号の反転信号を、制御信号CONとして出力する。従って、制御信号生成回路316は、電源電圧レベルLVLHレベルの入力に応答して、電源電圧レベルHVLを有する制御信号CONを生成し、接地レベルGVLLレベルの入力に応答して、接地レベルGVLを有する制御信号CONを生成することができる。尚、図4に示した例では、制御信号生成回路316のインバータの段数を2段としたが、インバータの段数は偶数段であればよく、制御信号生成回路316は任意の偶数段のインバータによって実現することができる。ここで、高電圧電源及び低電圧電源の投入時におけるレベルコンバータ300の動作について、図5を用いて説明する。図5は、電源投入時におけるレベルコンバータ300の動作を示すタイミングチャートである。図5は、高電圧電源及び低電圧電源の投入時、高電圧電源が低電圧電源よりも先にオンされる例を示すものである。図5に示した例では、時刻t1において、高電圧電源がオンされて、電源電圧レベルHVLを出力し、時刻t1より後の時刻t2において、低電圧電源がオンされて、電源電圧レベルLVLを出力している。図5aに示したように、高電圧電源はオンされているが、低電圧電源はオフされている電源投入期間T1においては、制御信号生成回路316には、接地レベルGVLLレベルの信号が入力されるので、制御信号生成回路316は接地レベルGVLLレベルの入力に応答して、接地レベルGVLを有する制御信号CONを生成する。よって、接続回路314として設けられたPチャネル型トランジスタ310は、ゲートに接地レベルGVLLレベルの信号が入力されるため、オンする。これにより、トランジスタ310はレベル変換回路302の出力ノードLVOUTと高電圧電源線HVDDを電気的に接続し、出力ノードLVOUTの電圧レベルを高電圧電源線HVDDの電源電圧レベルHVLに固定するので、出力ノードOUTPUTの出力信号の電圧レベルは接地レベルGVLに固定される。従って、レベルコンバータ300では、高電圧電源はオンしているが低電圧電源はオフであるような場合であっても、同一の高電圧電源を動作電源電圧とする後段回路に、出力ノードOUTPUTから電圧レベルが不定の信号が入力されることによって、後段回路が誤動作したり、後段回路において貫通電流が発生したりするのを防止することができる。一方、図5aに示したように、高電圧電源と低電圧電源がともにオンされている、レベルコンバータ110の通常動作期間T2においては、制御信号生成回路316には、電源電圧レベルHVLHレベルの信号が入力されるので、電源電圧レベルLVLHレベルの入力に応答して、電源電圧レベルHVLを有する制御信号CONを生成する。よって、接続回路314として設けられたPチャネル型トランジスタ310のゲートには、高電圧電源線HVDDの電源電圧レベルHVLHレベルの信号が入力されるため、トランジスタ310はオフする。このとき、トランジスタ310のソースの電圧レベルとゲートの電圧レベルはともに高電圧電源線HVDDの電源電圧レベルHVLであり、トランジスタ310のゲート電位がソース電位と一致するため、レベルコンバータ300はトランジスタ310を完全にオフすることができる。よって、トランジスタ310はレベル変換回路302の出力ノードLVOUTと高電圧電源線HVDDを電気的に完全に分離することができる。従って、例えば、図5bに示したように、高電圧電源線HVDDの電源電圧レベルHVLが1.50Vであり、低電圧電源線LVDDの電源電圧レベルLVLが0.85Vである場合であっても、トランジスタ310のゲートの電圧レベルはソースの電圧レベルと同一の1.50Vとなり、トランジスタ310は完全にオフするHVL=1.50V、LVL=0.85V。このため、入力信号の電圧レベルがHレベルLVLであるときに、レベル変換回路302において、出力ノードLVOUTと接地電源線GNDの間に設けられたトランジスタ312がオンしたとしても、トランジスタ310と312を介して、高電圧電源線HVDDと接地電源線GNDとの間に貫通電流が流れるのを防止することができる。また、貫通電流に起因してトランジスタ310に電圧降下が生じないので、出力ノードLVOUTの電圧レベルは0V接地レベルGVLにすることができる。以上説明したように、レベルコンバータ300においては、制御信号生成回路316と、電源シーケンス制御用の接続回路314として設けられたPチャネル型トランジスタ310により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路302の出力ノードLVOUTの電圧レベルを高電圧電源線HVDDの電源電圧レベルHVLに固定し、出力ノードOUTPUTの電圧レベルを接地電源線GNDの接地レベルGVLに固定することができ、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ310を完全にオフし、トランジスタ310を介して貫通電流が流れるのを防止することができる。従って、レベルコンバータ300においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図1に示したレベルコンバータ100と比べて、消費電力を低減することができる。尚、図4に示した制御信号生成回路316においては、高電圧電源と低電圧電源がともにオンされているとき、インバータ402には、電源電圧レベルHVLと接地レベルGVLの間のレベルである電源電圧レベルLVLが入力されるため、トランジスタ406と408はいずれも完全にオフされない。その結果、トランジスタ310を介して貫通電流が流れるのを防止することができる一方で、インバータ402を介して高電圧電源線HVDDと接地電源線GNDとの間に貫通電流が流れてしまう。しかしながら、インバータ402を介して流れる貫通電流は一般に、図1に示したトランジスタ110及び112を介して流れる貫通電流Ivddよりも小さくすることができる。インバータ402は図1のレベル変換回路102とは異なり、高速動作が要求されないため、インバータ402を構成するトランジスタ406と408は、トランジスタ112よりも駆動能力の小さいトランジスタによって形成することができるためである。従って、制御信号生成回路316に流れる貫通電流を考慮したとしても、レベルコンバータ300においては、図1に示したレベルコンバータ100と比べて、消費電力を低減することができる。尚、上述の実施例では、接続回路314がPチャネル型トランジスタ310である場合を例にとって説明したが、接続回路314の構成はこれに限定されない。接続回路314は、上述したPチャネル型トランジスタ310と同一の機能を有する回路であれば、他の回路によって実現してもよい。[1-2.プロセッサ]まず、第1実施例に係るプロセッサの構成について説明する。図6は、第1実施例に係るプロセッサの構成例を示す図である。図6に示したように、プロセッサ600は、処理回路602、レベルコンバータ604、及びI/Oインターフェース回路606を含む。メモリモジュール612は、DRAMDynamicRandomAccessMemoryチップ614などのメモリチップを含む。プロセッサ600において、処理回路602は、低電圧電源線LVDDから電源電圧レベルLVLの供給を受けて動作し、所定の演算処理を実行するものであり、例えばCPUCentralProcessingUnitである。処理回路602は例えば、メモリモジュール612内のDRAMチップ614からデータを受信し、受信したデータに基づいて演算処理を実行する。処理回路602はその演算処理結果に基づいて複数の出力ポートから、電源電圧レベルLVLをHレベルとし、接地レベルGVLをLレベルとする複数ビットの信号を、レベルコンバータ604に出力する。複数ビットの信号は例えば、メモリモジュール612内のDRAMチップ614に供給される書き込みデータ及び制御コマンドを含み、さらに、I/Oインターフェース回路606の動作モードを制御するための動作モード制御信号を含むものである。レベルコンバータ604は、低電圧電源線LVDDから電源電圧レベルLVLの供給を受け、高電圧電源線HVDDから電源電圧レベルHVLの供給を受けて動作し、処理回路602から、電源電圧レベルLVLをHレベルとし、接地レベルGVLをLレベルとする複数ビットの信号を受けとる。レベルコンバータ604は、受けとった信号を、電源電圧レベルHVLをHレベルとし、接地レベルGVLをLレベルとする信号に変換するレベル変換部を処理回路602の出力ポートごとに複数有し、各論理レベルに対応する電源電圧レベルが変換された複数ビットの信号を、I/Oインターフェース回路に出力する。レベルコンバータ604の内部の詳細については、後で説明する。I/Oインターフェース回路606は、高電圧電源線HVDDから電源電圧レベルHVLの供給を受けて動作し、レベルコンバータ604から、電源電圧レベルHVLをHレベルとし、接地レベルGVLをLレベルとする複数ビットの信号を受けとる。I/Oインターフェース回路606は複数の入出力動作モードを有し、複数の入出力動作モードの中から、受けとった複数ビットの信号に含まれる動作モード制御信号に基づいて、所定の入出力動作モードを設定する。例えば、制御信号は、I/Oインターフェース回路606の入出力ポートごとに設けられた出力ドライバの動作モードを設定するための信号であり、出力インピーダンスや出力電圧の大きさ、出力信号のスルーレート等の出力ドライバの特性を設定するための信号である。I/Oインターフェース回路606は、複数の入出力ポートを介してメモリモジュール612と接続されている。I/Oインターフェース回路606は、設定された動作モードに従って、メモリモジュール612内のメモリチップとの間で、複数の入出力ポートを介して、複数ビットの信号の送受信を行う。I/Oインターフェース回路606は例えば、メモリモジュール612に含まれるDRAMチップ614に、処理回路602からレベルコンバータ604を介して供給された書き込みデータ及び制御コマンドを出力する。メモリモジュール612はDRAMチップ614を含み、高電圧電源線HVDDから電源電圧レベルHVLの供給を受けて動作する。DRAMチップ614は、I/Oインターフェース回路606から、複数の入力ポートを介して、書き込みデータ及び制御コマンドを受けとり、受けとった制御コマンドに基づいて、書き込みデータを内部に格納する。図7は、レベルコンバータ604の内部構成の一例を示す図である。図7に示したように、レベルコンバータ604は、n個の複数のレベル変換処理部718718‐1~nと制御信号生成回路716を含む。尚、図7では、説明の都合上、プロセッサ600全体が示されている。複数のレベル変換処理部718‐1~nはそれぞれ、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続され、制御信号CONを受けとる。複数のレベル変換処理部718‐1~nは、処理回路602の複数の出力ポートに対応して出力ポートと同じ数だけ設けられ、処理回路の602の1つの出力ポートに対して1つのレベル変換処理部718が設けられる。処理回路602の出力ポート数は例えば30個である。各々のレベル変換処理部718‐1~nの内部構成は、図3に示したレベル変換処理部318の内部構成と同一である。よって、レベル変換処理部718の動作及び機能についての詳細な説明は省略する。また、制御信号生成回路716は、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続される。制御信号生成回路716は、複数のレベル変換処理部718‐1~nに対して共通に設けられ、共通の制御信号CONを生成して、レベル変換処理部718‐1~nの各々に出力する。制御信号生成回路716の内部構成は、図4に示した制御信号生成回路316の内部構成と同一である。よって、詳細な説明は省略する。複数のレベル変換処理部718‐1~nの各々は、共通の制御信号CONを受けとり、図3に示したレベル変換処理部318と同様に、受けとった制御信号CONに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオンオフを制御する。よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、プロセッサ600は、レベル変換処理部718‐1~nの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードOUTPUTの電圧レベルを接地レベルGVLに固定することができる。従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ600は後段のDRAMチップ614に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、DRAMチップ614が誤動作したり、DRAMチップ614において貫通電流が発生したりするのを防止することができる。一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ600は、レベル変換処理部718‐1~nの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線HVDDへの導通パスを形成させないことにより、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止する。従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ600は、レベル変換処理部718‐1~nの全てにおいて貫通電流に起因する消費電流の増大を防止することができるので、レベル変換処理部718‐1~nに図1に示したレベルコンバータ100を用いた場合と比べて、全体として消費電力を低減することができる。特に、プロセッサ600においては、処理回路602の複数の出力ポートに対応して、複数のレベル変換処理部718‐1~nが設けられることから、レベル変換処理部718‐1~nの数、すなわち、処理回路602の出力ポートの数が多くなるほど、レベル変換処理部718‐1~nに図1に示したレベルコンバータ100を用いた場合と比べて、電源シーケンス制御用のトランジスタに起因して流れる、より多くの量の貫通電流を無くすことができるので、プロセッサ600の消費電力を低減する効果はより大きくなる。尚、制御信号生成回路716においても、図4に示した制御信号生成回路316の場合と同様に、高電圧電源と低電圧電源がともにオン状態の場合には、高電圧電源線HVDDと接地電源線GNDとの間に貫通電流が流れてしまう。しかしながら、上述のように、プロセッサ600においては、高電圧電源と低電圧電源がともにオン状態の場合には、制御信号生成回路716によって生成される制御信号CONによって、制御信号生成回路716において貫通電流が生じるのと引き換えに、複数のレベル変換処理部718‐1~nの全てにおいて貫通電流が生じるのを防止することができる。従って、仮に制御信号生成回路716に流れる貫通電流の大きさが各々のレベル変換処理部718に流れる貫通電流と同程度の大きさであるとしても、プロセッサ600全体としては、発生する貫通電流の総量を大きく減らすことができるので、プロセッサ600全体の消費電力を低減する効果は大きくなる。例えば、処理回路602の出力ポート数が30個であり、その中の15個の出力ポートにおいてHレベルの信号が出力される場合において、仮に制御信号生成回路716に流れる貫通電流の大きさが各々のレベル変換処理部718に流れる貫通電流と同じであるとすると、プロセッサ600は、図7に示した構成を採用することにより、貫通電流の総量を1/15に抑えることができる。[2.第2実施例]次に、第2実施例に係るレベルコンバータ及びプロセッサについて説明する。[2-1.レベルコンバータ]第2実施例に係るレベルコンバータは、図3に示したレベルコンバータ300と、制御信号生成回路の回路構成が異なるが、それ以外の部分は同様である。よって、レベルコンバータ300の全体構成の図示は省略する。また、制御信号生成回路以外の部分の動作や機能は、図3において説明したとおりであるので、詳細な説明は省略する。図8は、第2実施例に係るレベルコンバータに設けられる制御信号生成回路816の回路構成の一例を示す図である。図8に示した制御信号生成回路816は、図4に示した制御信号生成回路316と、入力ノードが低電圧電源線LVDDに接続される1段目のインバータの回路構成が異なるが、それ以外の部分は同様である。図4に示した制御信号生成回路316と同一又は対応する部分は、同一の符号で示されている。図8において同一の符号で示した部分の動作や機能は、図4において説明したとおりであるので、詳細な説明は省略する。図8に示したように、制御信号生成回路816においては、入力ノードが低電圧電源線LVDDに接続される1段目のインバータ802が、高電圧電源線HVDDと接地電源線GNDの間に直列に設けられた、抵抗素子806とNチャネル型トランジスタ408を含み、Nチャネル型トランジスタ408のゲートを入力ノードとしている。インバータ802の入力ノードは、低電圧電源線VLDDに接続されている。インバータ802は、低電圧電源がオン状態のときは、低電圧電源線LVDDから電源電圧レベルLVLを受け、オフ状態のときは接地レベルGVLを受けとる。インバータ402に入力される電源電圧レベルLVLは、インバータ402が接続されている高電圧電源線HVDDの電源電圧レベルHVLと接地レベルGVLの間のレベルである。このため、インバータ802の反転閾値は、インバータ402と同様に、電源電圧レベルHVLと接地レベルGVLの間の中間レベルよりも低く設定され、インバータ802が低電圧電源線LVDDの電源電圧レベルLVLの入力をHレベルの入力と認識し、電源電圧レベルLVLの入力に応答して、次段のインバータ404がLレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。このような反転閾値は、インバータ802に含まれる抵抗素子806の抵抗値とNチャネル型トランジスタ408のオン抵抗の値をアンバランスにし、抵抗素子806の抵抗を、Nチャネル型トランジスタ408のオン抵抗よりも大きくすることにより、設定することができる。よって、インバータ802は、電源電圧レベルLVLHレベルの入力に応答してLレベルをインバータ404に出力し、接地レベルGVLLレベルの入力に応答してHレベルをインバータ404に出力する。2段目のインバータ404はインバータ802の出力信号を受けとり、受けとった信号の反転信号を、制御信号CONとして出力する。従って、制御信号生成回路816は、制御信号生成回路316と同様に、電源電圧レベルLVLHレベルの入力に応答して、電源電圧レベルHVLを有する制御信号CONを生成し、接地レベルGVLLレベルの入力に応答して、接地レベルGVLを有する制御信号CONを生成することができる。尚、図8に示した例では、制御信号生成回路816のインバータの段数を2段としたが、インバータの段数は偶数段であればよく、制御信号生成回路816は任意の偶数段のインバータによって実現することができる。[2-2.プロセッサ]第2の実施例に係るプロセッサ850は、図6及び図7に示したプロセッサ600において、制御信号生成回路716として、図8に示した制御信号生成回路816を用いたものである。プロセッサ850の動作や機能は、図6及び図7において説明したとおりである。よって、詳細な説明は省略する。[3.第3実施例]以下、第3実施例に係るレベルコンバータ及びプロセッサについて説明する。[3‐1.レベルコンバータ]図9は、第3実施例に係るレベルコンバータの回路構成の一例を示す図である。図9に示したレベルコンバータ900は、図3に示したレベルコンバータ300と、制御信号生成回路の回路構成が異なり、トランジスタ310、接続回路314及びレベル変換処理部318の代わりに、トランジスタ910、接続回路914及びレベル変換処理部918が設けられている点で異なるが、それ以外の部分は同様である。図3に示したレベルコンバータ300と同一又は対応する部分は、同一の符号で示されている。図9において同一の符号で示した部分の動作や機能は、図3において説明したとおりであるので、詳細な説明は省略する。図9に示したように、レベルコンバータ900においては、電源シーケンスフリーを実現するために、レベル変換処理部918には、電源シーケンス制御用の接続回路914が設けられている。接続回路914は、接地電源線GNDとレベル変換回路302の出力ノードLVOUTの間に設けられ、制御信号生成回路916から、後述する制御信号CONを受けとる。図9に示した例では、電源シーケンス制御用の接続回路914は接地電源線GNDと出力ノードLVOUTの間に設けられ、ゲートにおいて制御信号CONを受けとるNチャネル型トランジスタ910である。接続回路914は、制御信号CONの電圧レベルに応じて、接地電源線GNDと、レベル変換回路302の出力ノードLVOUTを電気的に接続するか否かを制御する。すなわち、接続回路914として設けられたNチャネル型トランジスタ910は、制御信号CONの電圧レベルが高電圧電源線HVDDの電源電圧レベルHVLHレベルであるとき、オンし、接地電源線GNDと出力ノードLVOUTの間に導通パスを形成する。これにより、Nチャネル型トランジスタ910は、接地電源線GNDと出力ノードOUTPUTを電気的に接続し、出力ノードLVOUTの電圧レベルを、接地電源線GNDの接地レベルGVLに固定する。よって、インバータ308の入力ノードの電圧レベルが接地レベルGVLに固定されるので、レベルコンバータ308は出力ノードOUTPUTにおいて、出力信号の電圧レベルを電源電圧レベルHVLに固定することができる。一方、接続回路914として設けられたNチャネル型トランジスタ910は、制御信号CONの電圧レベルが接地レベルGVLLレベルであるときオフし、接地電源線GNDと出力ノードLVOUTの間に導通パスを形成しない。これにより、Nチャネル型トランジスタ910は、接地電源線GNDと出力ノードLVOUTを電気的に分離する。制御信号生成回路916は、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続されている。制御信号生成回路916は高電圧電源線HVDDに接続された高電圧電源がオンされているときに動作し、低電圧電源線LVDDの電圧レベルに応じて、異なる電圧レベルの制御信号CONを生成し、生成した制御信号CONを接続回路914として設けられたNチャネル型トランジスタ910に供給する。制御信号生成回路916は、高電圧電源に加えて低電圧電源もオン状態にあり、低電圧電源線LVDDの電圧レベルが電源電圧レベルLVLであるとき、接地電源線GNDの接地レベルGVLLレベルを有する制御信号を生成する。また、制御信号生成回路316は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線LVDDの電圧レベルが接地レベルGVLであるとき、高電圧電源線HVDDの電源電圧レベルHVLHレベルを有する制御信号を生成する。図10は、制御信号生成回路916の回路構成の一例を示す図である。図10に示した制御信号生成回路916は、図4に示した制御信号生成回路316と、3段目のインバータ1012が追加されている点で異なるが、それ以外の部分は同様である。図4に示した制御信号生成回路316と同一又は対応する部分は、同一の符号で示されている。図10において同一の符号で示した部分の動作や機能は、図4において説明したとおりであるので、詳細な説明は省略する。図10に示したように、制御信号生成回路916は、高電圧電源線HVDDと接地電源線GNDの間に設けられたインバータ402、404及び1012を含み、3段のインバータを含む。1段目のインバータ402においては、入力ノードが低電圧電源線LVDDに接続されている。そのため、図4に示した制御信号生成回路316の場合と同様に、その反転閾値は、電源電圧レベルHVLと接地レベルGVLの間の中間レベルよりも低く設定され、インバータ402が低電圧電源線LVDDの電源電圧レベルLVLの入力をHレベルの入力と認識し、電源電圧レベルLVLの入力に応答して、次段のインバータ404がLレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。よって、インバータ402は、電源電圧レベルLVLHレベルの入力に応答してLレベルをインバータ404に出力し、接地レベルGVLLレベルの入力に応答してHレベルをインバータ404に出力する。2段目のインバータ404はインバータ402の出力信号を受けとり、受けとった信号の反転信号を、インバータ1012に出力する。3段目のインバータ1012はインバータ404の出力信号を受けとり、受けとった信号の反転信号を、制御信号CONとして出力する。従って、制御信号生成回路916は、電源電圧レベルLVLHレベルの入力に応答して、接地レベルGVLを有する制御信号CONを生成し、接地レベルGVLLレベルの入力に応答して、電源電圧レベルHVLを有する制御信号CONを生成することができる。尚、図10に示した例では、制御信号生成回路916のインバータの段数を3段としたが、インバータの段数は奇数段であればよく、制御信号生成回路916は任意の奇数段のインバータによって実現することができる。また、制御信号生成回路916において、1段目のインバータ402は、図8に示した制御信号生成回路916の1段目のインバータ802に置換することも可能である。以上説明したように、レベルコンバータ900においては、制御信号生成回路916と、電源シーケンス制御用の接続回路914として設けられたNチャネル型トランジスタ910により、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合には、レベル変換回路302の出力ノードLVOUTの電圧レベルを接地電源線GNDの接地レベルGVLに固定し、出力ノードOUTPUTの電圧レベルを高電圧電源線HVDDの電源電圧レベルHVLに固定することができる。従って、レベルコンバータ900においては、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、出力ノードOUTPUTの電圧レベルを、図3に示したレベルコンバータ300の場合と異なる電圧レベルに固定することができる。また、レベルコンバータ900においては、高電圧電源と低電圧電源がともにオン状態である場合には、電源シーケンス制御用のトランジスタ910を完全にオフすることができるので、入力ノードINPUTに供給された入力信号の電圧レベルがLレベル接地レベルGVLであるときに、レベル変換回路302において、出力ノードLVOUTと高電圧電源線HVDDの間に設けられたトランジスタ322がオンしたとしても、トランジスタ322と910を介して、高電圧電源線HVDDと接地電源線GNDとの間に貫通電流が流れるのを防止することができる。従って、レベルコンバータ900においては、電源シーケンス制御用の接続回路として設けられたトランジスタに起因する貫通電流によって消費電流が増大するのを防止することができるので、図1に示したレベルコンバータ100と比べて、消費電力を低減することができる。尚、上述の実施例では、接続回路914がNチャネル型トランジスタ910である場合を例にとって説明したが、接続回路914の構成はこれに限定されない。接続回路914は、上述したNチャネル型トランジスタ910と同一の機能を有する回路であれば、他の回路によって実現してもよい。[3-2.プロセッサ]第2の実施例に係るプロセッサ950は、図6及び図7に示したプロセッサ600において、レベル変換処理部718‐1~nとして、図9に示したレベル変換処理部918を用い、制御信号生成回路716として、図10に示した制御信号生成回路916を用いたものである。プロセッサ950の動作や機能は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、レベル変換処理部718‐1~nの出力ノードOUTPUTが固定される電圧レベルが異なる点を除いては、図6及び図7において説明したものと同様である。よって、詳細な説明は省略する。[4.第4実施例]以下、第4実施例に係るプロセッサについて説明する。図11は、第4実施例に係るプロセッサの内部構成の一例を示す図である。図11に示したプロセッサ1100は、図6及び図7に示したプロセッサ600と、レベルコンバータ604の代わりに、レベルコンバータ1104が設けられている点で異なるが、それ以外の部分は同様である。図6及び図7に示したプロセッサ600と同一又は対応する部分は、同一の符号で示されている。図11において同一の符号で示した部分の動作や機能は、図6及び図7において説明したとおりであるので、詳細な説明は省略する。図11に示したように、レベルコンバータ1104は、m個のレベル変換処理部A11321132‐1~m、k個のレベル変換処理部B11341134‐1~k及び制御信号生成回路1116を含む。レベルコンバータ1104は、グループA又はグループBに属する複数のレベル変換処理部を含む。レベルコンバータ1104においては、図7に示したレベル変換処理部718‐1~nと同様に、複数のレベル変換処理部は、処理回路602の複数の出力ポートに対応して、出力ポートと同じ数だけ設けられるが、そのレベル変換処理部の各々はグループA又はグループBのいずれかに属する。処理回路602の出力ポート数は例えば30個であり、この場合、グループAとグループBに属するレベル変換処理部の総数も30個となる。グループAはm個のレベル変換処理部Aを含む。グループAに属する複数のレベル変換処理部A1132‐1~mはそれぞれ、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続され、制御信号CON_Aを受けとる。各々のレベル変換処理部A1132‐1~mの内部構成は、図3に示したレベル変換処理部318の内部構成と同一である。グループBはk個のレベル変換処理部Bを含む。グループBに属する複数のレベル変換処理部B1134‐1~kはそれぞれ、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続され、制御信号CON_Bを受けとる。各々のレベル変換処理部B1134‐1~kの内部構成は、図9に示したレベル変換処理部918の内部構成と同一である。また、制御信号生成回路1116は、高電圧電源線HVDDと接地電源線GNDの間に設けられ、低電圧電源線LVDDと接続される。制御信号生成回路1116は、グループAに属するレベル変換処理部A1132‐1~mとグループBに属するレベル変換処理部B1134‐1~kに対して共通に設けられる。制御信号生成回路1116は、グループAに属するレベル変換処理部A1132‐1~mに対して共通の制御信号CON_Aを生成し、レベル変換処理部A1132‐1~mの各々に出力する。また、制御信号生成回路1116は、グループBに属するレベル変換処理部B1134‐1~kに対して共通の制御信号CON_Bを生成し、レベル変換処理部B1134‐1~kの各々に出力する。制御信号生成回路1116は、高電圧電源と低電圧電源がともにオン状態にあり、低電圧電源線LVDDの電圧レベルが電源電圧レベルLVLであるとき、高電圧電源線HVDDの電源電圧レベルHVLHレベルを有する制御信号CON_Aを生成するとともに、接地電源線GNDの接地レベルGVLLレベルを有する制御信号CON_Bを生成するまた、制御信号生成回路316は、高電圧電源はオン状態にあるが、低電圧電源はオフ状態にあり、低電圧電源線LVDDの電圧レベルが接地レベルGVLであるとき、接地レベルGVLLレベルを有する制御信号CON_Aを生成するとともに、電源電圧レベルHVLHレベルを有する制御信号CON_Bを生成する。図12は、レベルコンバータ1104に設けられる制御信号生成回路1116の回路構成の一例を示す図である。図12に示した制御信号生成回路1116は、図10に示した制御信号生成回路916と、2段目のインバータ404の出力ノードから制御信号を出力するようにした点で異なるが、それ以外の部分は同様である。図10に示した制御信号生成回路916と同一又は対応する部分は、同一の符号で示されている。図12において同一の符号で示した部分の動作や機能は、図4及び図10において説明したとおりであるので、詳細な説明は省略する。1段目のインバータ402においては、入力ノードが低電圧電源線LVDDに接続されている。そのため、図4に示した制御信号生成回路316の場合と同様に、その反転閾値は、電源電圧レベルHVLと接地レベルGVLの間の中間レベルよりも低く設定され、インバータ402が低電圧電源線LVDDの電源電圧レベルLVLの入力をHレベルの入力と認識し、電源電圧レベルLVLの入力に応答して、次段のインバータ404がLレベルの入力と認識することが可能な電圧レベルを有する信号を出力するように設定されている。2段目のインバータ404はインバータ402の出力信号を受けとり、受けとった信号の反転信号を、制御信号CON_Aとして出力する。3段目のインバータ1012はインバータ404の出力信号を受けとり、受けとった信号の反転信号を、制御信号CON_Bとして出力する。従って、制御信号生成回路1116は、電源電圧レベルLVLHレベルの入力に応答して、電源電圧レベルHVLを有する制御信号CON_Aを生成するとともに、接地レベルGVLを有する制御信号CON_Bを生成する。また、制御信号生成回路1116は、接地レベルGVLLレベルの入力に応答して、接地レベルGVLを有する制御信号CON_Aを生成し、電源電圧レベルHVLを有する制御信号CON_Bを生成する。尚、図12に示した例では、制御信号生成回路1116のインバータの段数を3段としたが、インバータの段数は複数段であればよく、制御信号生成回路1116が、偶数段目のインバータの出力信号を制御信号CON_Aとして出力し、奇数段目のインバータの出力信号を制御信号CON_Bとして出力するようにすればよい。また、制御信号生成回路1116において、1段目のインバータ402は、図8に示した制御信号生成回路916の1段目のインバータ802に置換することも可能である。ここで、図11に戻って、複数のレベル変換処理部A1132‐1~mの各々は、レベル変換処理部318と同様に、受けとった制御信号CON_Aに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオンオフを制御する。よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ1100は、レベル変換処理部A1132‐1~mの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードOUTPUT_Aの電圧レベルを、接地電源線GNDの接地レベルGVLに固定する。また、複数のレベル変換処理部B1134‐1~kの各々は、レベル変換処理部918と同様に、受けとった制御信号CON_Aに基づいて、電源シーケンス制御用の接続回路として内部に設けられたトランジスタのオンオフを制御する。よって、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、プロセッサ1100は、レベル変換処理部B1134‐1~kの全てにおいて、電源シーケンス制御用のトランジスタをオンさせることにより、全ての出力ノードOUTPUT_Bの電圧レベルを、高電圧電源線HVDDの電源電圧レベルHVLに固定する。従って、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合であっても、プロセッサ1100は、後段のDRAMチップ614に対して電圧レベルが不定の書き込みデータや制御コマンドを入力するのを防止することができるので、DRAMチップ614が誤動作したり、DRAMチップ614において貫通電流が発生したりするのを防止することができる。加えて、プロセッサ1100においては、処理回路602の出力ポートごとに、グループAに属するレベル変換処理部A又はグループBに属するレベル変換処理部Bのどちらを割り当てるかを適切に選択して、レベル変換処理部1132‐1~m、1134‐1~kを配置することにより、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のDRAMチップ614に出力される信号のビットごとに、Hレベル又はLレベルのどちらのレベルに固定するかを設定することができる。これにより、プロセッサ1110は、高電圧電源がオン状態であるが、低電圧電源がオフ状態である場合に、後段のDRAMチップ614に出力される信号の内容をビット単位で最適化することができるので、DRAMチップ614が誤動作したり、DRAMチップ614において貫通電流が発生したりするのをより確実に防止することができる。例えば、後段のDRAMチップ614への出力信号の内容を、DRAMチップ614が認識可能な制御コマンドとしておくことにより、DRAMチップ614が誤動作するのをより確実に防止することができる。一方、高電圧電源と低電圧電源がともにオン状態である場合には、プロセッサ1100は、レベル変換処理部A1132‐1~mの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、高電圧電源線HVDDへの導通パスを形成させず、レベル変換処理部B1132‐1~mの全てにおいて、電源シーケンス制御用のトランジスタをオフさせ、接地電源線GNDへの導通パスを形成させない。これにより、プロセッサ1100においては、プロセッサ600の場合と同様に、レベル変換処理部1132‐1~m、1134‐1~kの全てにおいて、電源シーケンス制御用のトランジスタに起因して貫通電流が流れるのを防止することができる。従って、高電圧電源と低電圧電源がともにオン状態である場合に、プロセッサ600は、レベル変換処理部1132‐1~m、1134‐1~kに図1に示したレベルコンバータ100を用いた場合と比べて、全体として消費電力を低減することができる。以上、本発明の例示的な実施形態のレベルコンバータ及びプロセッサについて説明したが、本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。各実施例に開示された技術は、相互に矛盾することがない限り、適宜組合せることが可能であるものである。以上の第1ないし第4実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、前記第2電圧レベルを出力する第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する接続回路と、を有するレベルコンバータ。付記2前記制御信号生成回路は、偶数段のインバータを含み、前記偶数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記偶数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記1記載のレベルコンバータ。付記3前記1段目のインバータは、前記入力ノードの電圧レベルが前記第2電圧レベルであるとき、前記第1論理レベルの入力と認識し、前記偶数段の中の2段目のインバータが前記第2論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記2記載のレベルコンバータ。付記4前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート長は、前記Nチャネル型トランジスタのゲート長よりも長いことを特徴とする付記2記載のレベルコンバータ。付記5前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート幅は、前記Nチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記2記載のレベルコンバータ。付記6前記制御信号生成回路は、偶数段のインバータを含み、前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され、前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記1記載のレベルコンバータ。付記7前記接続回路は、前記制御信号をゲートに受けるPチャネル型トランジスタであることを特徴とする付記1記載のレベルコンバータ。付記8基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換するレベル変換回路と、前記第2電圧レベルを出力する第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記基準電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記基準電源線と前記出力ノードを電気的に分離する接続回路と、を有するレベルコンバータ。付記9前記制御信号生成回路は、奇数段のインバータを含み、前記奇数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記奇数段の中の1段目のインバータの入力ノードは、前記第2電源に接続された第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記8記載のレベルコンバータ。付記10前記1段目のインバータは、前記入力ノードの電圧レベルが前記第2電圧レベルであるとき、前記第1論理レベルの入力と認識し、前記偶数段の中の2段目のインバータが前記第2論理レベルの入力と認識することが可能な電圧レベルを有する出力信号を生成することを特徴する付記9記載のレベルコンバータ。付記11前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート長は、前記Nチャネル型トランジスタのゲート長よりも長いことを特徴とする付記9記載のレベルコンバータ。付記12前記1段目のインバータにおいて、前記Pチャネル型トランジスタのゲート幅は、前記Nチャネル型トランジスタのゲート幅よりも狭いことを特徴とする付記9記載のレベルコンバータ。付記13前記制御信号生成回路は、奇数段のインバータを含み、前記偶数段の中の1段目のインバータは、前記第1電源線と前記基準電源線の間に直列に接続された抵抗素子とNチャネル型トランジスタを含み、前記1段目のインバータに含まれる前記Nチャネル型トランジスタのゲートは、前記第2電源に接続された第2電源線と接続され前記偶数段の中の2段目以降のインバータは、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記1段目のインバータにおいて、前記抵抗素子の抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きいことを特徴とする付記8記載のレベルコンバータ。付記14前記接続回路は、前記制御信号をゲートに受けるNチャネル型トランジスタであることを特徴とする付記8記載のレベルコンバータ。付記15レベル変換回路は、ソースが前記第1電源線に接続された第1Pチャネル型トランジスタと、ソースが前記第1電源線に接続され、ドレインが前記第1Pチャネル型トランジスタのゲートに接続され、ゲートが前記第1Pチャネル型トランジスタのドレインに接続された第2Pチャネル型トランジスタと、ソースが前記基準電源線に接続され、ドレインが前記第1Pチャネル型トランジスタのドレインに接続された第1Nチャネル型トランジスタと、ソースが前記基準電源線に接続され、ドレインが前記第2Pチャネル型トランジスタのドレインに接続された第2Nチャネル型トランジスタとを含み、前記第1Nチャネル型トランジスタと前記第2Nチャネル型トランジスタのゲートには、前記入力信号の非反転信号と反転信号が差動入力されていることを特徴とする付記1又は8記載のレベルコンバータ。付記16基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数のレベル変換回路と、前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、前記複数のレベル変換回路に共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する制御信号を出力する制御信号生成回路と、前記複数のレベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の接続回路と、を有するプロセッサ。付記17基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする入力信号を受け、前記入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数のレベル変換回路と、前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記入力信号を前記複数のレベル変換回路に出力する処理回路と、前記複数のレベル変換回路に共通に設けられ、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する制御信号を出力する制御信号生成回路と、前記複数のレベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の接続回路と、を有するプロセッサ。付記18基準電圧レベルを有する基準電源線と、前記基準電圧レベルより高い第1電圧レベルを出力する第1電源に接続された第1電源線との間に設けられ、第1グループに属し、前記第1電圧レベルより低く、前記基準電圧レベルより高い第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第1入力信号を受け、前記第1入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第1レベル変換回路と、前記基準電源線と、前記第1電源線との間に設けられ、第2グループに属し、前記第2電圧レベルを第1論理レベルとし、前記基準電圧レベルを前記第1論理レベルより低い第2論理レベルとする第2入力信号を受け、前記第2入力信号を、前記第1電圧レベルを前記第1論理レベルとし、前記基準電圧レベルを前記第2論理レベルとする信号に変換する複数の第2レベル変換回路と、前記第2電圧レベルを出力する第2電源に接続された第2電源線と前記基準電源線の間に設けられ、所定の処理を実行し、複数の前記第1入力信号を前記複数の第1レベル変換回路に出力し、複数の前記第2入力信号を前記複数の第2レベル変換回路に出力する処理回路と、前記第1グループと前記第2グループに共通に設けられ、前記第2電源がオフのとき前記基準電圧レベルを有し、前記第2電源がオンのとき前記第1電圧レベルを有する第1制御信号と、前記第2電源がオフのとき前記第1電圧レベルを有し、前記第2電源がオンのとき前記基準電圧レベルを有する第2制御信号を出力する制御信号生成回路と、前記複数の第1レベル変換回路ごとに、前記第1電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第1制御信号に応じて、前記第2電源がオフのとき前記第1電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第1電源線と前記出力ノードを電気的に分離する複数の第1接続回路と、前記複数の第2レベル変換回路ごとに、前記基準電源線と前記レベル変換回路の出力ノードの間に設けられ、前記第2制御信号に応じて、前記第2電源がオフのとき前記第2電源線と前記出力ノードを電気的に接続し、前記第2電源がオンのとき前記第2電源線と前記出力ノードを電気的に分離する複数の第2接続回路と、を有するプロセッサ。付記19前記制御信号生成回路は、複数段のインバータを含み、前記複数段のインバータの各々は、前記第1電源線と前記基準電源線の間に直列に接続されたPチャネル型トランジスタとNチャネル型トランジスタを含み、前記複数段の中の1段目のインバータの入力ノードは、前記第2電源線と接続され、前記1段目のインバータにおいて、前記Pチャネル型トランジスタのオン抵抗は、前記Nチャネル型トランジスタのオン抵抗よりも大きく、前記制御信号生成回路は、前記複数段の中の偶数段目のインバータから前記第1制御信号を出力し、前記複数段の中の奇数段目のインバータから前記第2制御信号を出力することを特徴とする付記18記載のプロセッサ。