センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路において、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とする基準電位生成回路。前記切換部はFETであり、前記FETの切換動作を制御する切換制御部を有することを特徴とする請求項1に記載の基準電位生成回路。前記センシング素子はピエゾ抵抗式センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。前記センシング素子はピエゾ抵抗式圧力センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。前記センシング素子はピエゾ抵抗式加速度センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。前記センシング素子は静電容量式センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。前記センシング素子は静電容量式圧力センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。前記センシング素子は静電容量式加速度センサであることを特徴とする請求項1又は請求項2に記載の基準電位生成回路。センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路を備えたセンサにおいて、前記基準電位生成回路が、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とするセンサ。ところで、内部にアナログオペアンプ回路を有するASICApplicationSpecificIntegratedCircuitにおいては、内部のオペアンプに基準電位を供給する回路を内部に備える必要がある。また、顧客からの要求仕様において、電源電圧の変動に対し出力電圧が比例して変動するレシオメトリック仕様と、変動しないノンレシオメトリック仕様との双方が要望される場合がある。レシオメトリック仕様は、電源電圧の変動に対して比例して変動する基準電圧を生成する電源部をASIC内部に備える必要がある。一方、ノンレシオメトリック仕様は、電源電圧の変動に対して変動しない基準電圧を生成するレギュレータ回路をASIC内部に備える必要がある。これに対し、双方の仕様をASICで実現しようとする場合、双方の仕様に対応した基準電位を出力するために2系統の回路を備え、双方の回路をそれぞれのオペアンプに接続する必要がある。この場合には、ASICの設計負担が増大する問題がある。そこで、本発明は、上述した実情に鑑みて提案されたものであり、信号処理回路に供給する基準電圧を生成するための設計負担を軽減できる基準電位生成回路及びセンサを提供することを目的とする。本発明の第1の態様に係る基準電位生成回路は、センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路において、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とする。本発明の第2の態様に係る基準電位生成回路は、上記第1の態様の基準電位生成回路に対し、前記切換部はFETであり、前記FETの切換動作を制御する切換制御部を有することを特徴とする。本発明の第3の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式センサであることを特徴とする。本発明の第4の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式圧力センサであることを特徴とする。本発明の第5の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式加速度センサであることを特徴とする。本発明の第6の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子は静電容量式センサであることを特徴とする。本発明の第7の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子は静電容量式圧力センサであることを特徴とする。本発明の第8の態様に係る基準電位生成回路は、上記第1又は第2の態様の基準電位生成回路に対し、前記センシング素子は静電容量式加速度センサであることを特徴とする。本発明の第9の態様に係るセンサは、センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路を備えたセンサにおいて、前記基準電位生成回路が、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とする。本発明によれば、電源電圧とレギュレータ電圧とを切り換える切換部を備え、切換部により切り換えられた電圧を信号処理回路に供給する基準電位として生成するので、2系統の電源回路を備える必要がなく、信号処理回路に供給する基準電圧を生成するための設計負担を軽減できる。以下、本発明の実施の形態について図面を参照して説明する。本発明は、例えば図1に示すようなASIC3に適用される。このASIC3は、センサ1に対してセンシング素子2と共に搭載されている。ASIC3は、図2に示すように、電源部11、レギュレータ部12、切換部13、基準電位生成部14、及び、オペアンプ回路信号処理回路15を含む。このASIC3は、複数のオペアンプ回路15A、15B、15Cに対して基準電位を供給した状態で、センシング素子2から出力されたセンサ信号を入力する。ASIC3は、当該入力信号と基準電位との比較によって処理された結果をセンサ出力として外部に出力する。ASIC3は、電源端子3a、センシング素子2と接続された入力端子3b、出力端子3c、GND端子3dが設けられている。電源端子3aは外部電源に接続されている。入力端子3bは、センシング素子2と接続されている。出力端子3cは、センシング素子2により検出されたセンサ検出結果を入力する外部装置と接続されている。電源部11は、電源端子3aに接続されている。電源部11は、電源端子3aを介して接続された外部電源から、電源電圧が供給される。電源部11は、所定値の動作電圧に変換して、切換部13及び基準電位生成部14に印加する。この動作電圧は、外部電源の変動に比例して変動する変動電圧である。レギュレータ部12は、電源端子3aに接続されている。レギュレータ部12は、電源端子3aを介して供給された電源電圧を調整し、調整したレギュレータ電圧をセンサ13及び基準電位生成部14に印加する。レギュレータ部12は、外部電源の電源電圧が変動しても当該変動に影響を受けない、一定の電圧とされたレギュレータ電圧を生成する。切換部13は、図示しない制御回路によって、電源部11及びレギュレータ部12と、基準電位生成部14との接続状態を切り換える。切換部13は、電源部11から供給された動作電圧をオペアンプ回路15の基準電圧とする場合には、端子13aと端子13cとを接続する状態となる。切換部13は、レギュレータ電圧をオペアンプ回路15の基準電圧とする場合には、端子13bと端子13cとを接続する状態となる。基準電位生成部14は、オペアンプ回路15に対して基準電位を供給する。基準電位生成部14は、切換部13の切換状態に応じて、動作電圧又はレギュレータ電圧を基準電位にする。以上のように、このASIC3によれば、動作電圧又はレギュレータ電圧をオペアンプ回路15に供給する基準電位生成回路として機能させることができる。このASIC3によれば、電源部11とレギュレータ部12とによってそれぞれ、外部電源の変動によって変動する動作電圧と、外部電源の変動に依存しないレギュレータ電圧とを生成する。そして、ASIC3は、切換部13によって何れかの電圧に切り換え、基準電位生成部14によって基準電位を生成する。このASIC3によれば、センサ1の2つの仕様に対応するために2系統のレギュレータ回路を備えて双方のレギュレータ回路のそれぞれをオペアンプ回路15に接続する必要がない。したがって、オペアンプ回路15に供給する基準電圧を生成するための設計負担を軽減できる。すなわち、各オペアンプ回路15の電位端子まで基準電位生成部14からの配線を伸ばすのではなく、基準電位生成部14にて供給電源を切り換えることにより、変更工数を減らし、設計負担を軽減できる。また、このASIC3は、図3に示すように、切換部13を、FET13Aと、切換制御部13Bとによって構成してもよい。このASIC3は、電源部11によって変動する動作電圧を基準電位にする場合と、レギュレータ部12のレギュレータ電圧を基準電位にする場合とで、切換制御部13BによってFET13Aの状態を切り換える。切換制御部13Bは、例えば、EEPROMElectricallyErasableProgrammableReadOnlyMemoryを含めて構成する。このASIC3によっても、上述したASIC3と同様に、オペアンプ回路15に供給する基準電圧を生成するための設計負担を軽減できる。更に、このASIC3によれば、各オペアンプ回路15の電位端子まで基準電位生成部14からの配線を伸ばすことがないので、チップ面積にも影響を与えることを抑制することができる。更に、上述したセンシング素子2は、各種の物理量を検出するものであればよい。例えば、図4に示すように、センシング素子2は、ピエゾ抵抗式センサ素子2Aであってもよい。更に、図5に示すように、センシング素子2は、ピエゾ抵抗式圧力センサ素子2Bであってもよい。更に、図6に示すように、センシング素子2は、ピエゾ抵抗式加速度センサ素子2Cであってもよい。更に他のセンシング素子2としては、図7に示すように、センシング素子2は、静電容量式センサ素子2Dであってもよい。更に、図8に示すように、センシング素子2は、静電容量式圧力センサ素子2Eであってもよい。更に、図9に示すように、センシング素子2は、静電容量式加速度センサ素子2Fであってもよい。なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。