"半導体基板に、複数の画素列を有する撮像領域と、各画素列ごともしくは複数の画素列ごとに設けられた、複数の列増幅回路が配された固体撮像装置であって、前記各列増幅回路は少なくとも2段の増幅回路を含んで構成され、前段の増幅回路は、ゲイン可変の増幅回路であり、且つ前記切り換え可能なゲインは1以上のゲインを複数含んでおり、後段の増幅回路は、前記前段の増幅回路において前記1以上のゲインで増幅された信号を更に1以上のゲインで増幅可能な構成であることを特徴とする固体撮像装置。前記前段の増幅回路は反転増幅可能な増幅回路であり、前記後段の増幅回路は正転増幅可能な増幅回路であることを特徴とする請求項1に記載の固体撮像装置。前記前段の増幅回路は、反転増幅動作とボルテージフォロワ動作を切り換え可能な構成であり、前記後段の増幅回路は正転増幅動作とボルテージフォロワ動作とを切り換え可能な構成であることを特徴とする請求項1または2のいずれかに記載の固体撮像装置。前記前段の増幅回路の出力ノードと前記後段の増幅回路の入力ノードとの聞の電気経路に第1スイッチが配され、前記前段の増幅回路の出力ノードには第2スイッチを介して位相補償用の容量が配され、前記第1スイッチと前記入力ノードとの聞には第3スイッチを介して前記入力ノードに基準電位を供給する経路が設けられていることを特徴とする請求項1~3のいずれか1項に記載の固体撮像装置。前記画素列に対して複数の垂直信号線が設けられており、各垂直信号線に対応して前記列増幅回路が1つずつ設けられていることを特徴とする請求項1~4のいずれか1項に記載の固体撮像装置。前記画素列には第1色の画素と、前記第1色とは異なる画素とを含んでおり、前記各垂直信号線に設けられた列増幅回路のそれぞれは、前記第1色の画素からの信号、もしくは前記第2色の画素からの信号のいずれかを増幅することを特徴とする請求項5に記載の固体撮像装置。前記前段の増幅回路の反転入力ノードは、入力容量を介して画素からの信号を受け、前記前段の増幅回路の正転入力ノードは基準電位を受けており、前記前段の増幅回路の正転入力ノードは前記基準電位を保持する保持容量を有していることを特徴とする請求項1~6のいずれか1項に記載の固体撮像装置。前記前段の増幅回路のバイアス電流を供給するためのトランジスタを有し、前記トランジスタのゲートには前記ゲートに供給される基準電位を保持する保持容量を有することを特徴とする請求項1~7のいずれか1項に記載の固体撮像装置。複数の画素列を有する撮像領域と、各画素列ごともしくは複数の画素列ごとに設けられた列回路を複数有する固体撮像装置の駆動方法であって、前記各列回路において、入力信号を1以上のゲインで増幅する第1の増幅ステップと、前記第1の増幅ステップにおいて増幅された信号を、1以上のゲインで増幅する第2の増幅ステップと、前記第2の増幅ステップ後の信号をサンプルホールドするサンプルホールドステップと、を複数の前記画素列で並列に行わせ、前記サンプルホールドステップ後の信号を順次もしくはランダムに水平出力線へ出力させる出力ステップと、を有することを特徴とする固体撮像装置の駆動方法。前記第1の増幅ステップは、前記画素列から出力される光信号もしくは光信号に基づく信号を1以上のゲインで反転増幅させるステップを含み、前記第2の増幅ステップは、前記第1の増幅ステップで1以上のゲインで反転増幅させた信号を、1以上のゲインで正転増幅させることを特徴とする請求項9に記載の固体撮像装置の駆動方法。前記第1の増幅ステップは、前記画素列からリセット信号が出力されている期間においてはボルテージフォロワ動作により増幅し、前記画素列から光信号が出力されている期間においては入力信号を1以上のゲインで反転増幅させるステップを含み、前記第2の増幅ステップは、前記画素列からリセット信号が出力されている期間においてはボルテージフォロワ動作により増幅し、前記画素列から光信号が出力されている期間においては、前記第1のステップで増幅された信号を、1以上のゲインで正転増幅させるステップを含むことを特徴とする請求項9または10のいずれかに記載の固体撮像装置の駆動方法。固体撮像装置においては、光電変換部で信号が生じてなるべく早い段階において高ゲインで信号を増幅することが求められている。これは信号にノイズが重畳する前に高ゲインで増幅することでSN比を向上させるためである。したがって近年では、列増幅回路でのさらなる高ゲインでの増幅が求められている。特許文献1のように前段のみでゲインをかけて増幅して後段はいわゆるパッファ段として用いる構成の場合には前段の増幅回路の構成が複雑になり、所定の画素ピッチ内に収まりきらないという場合が考えられる。本発明は上記課題に鑑み成されたものであり、たとえば、画素列に設けられた増幅回路において簡易な構成で高ゲインの増幅が行うことが可能となる構成を提供するものである。本発明は上記課題に鑑み、半導体基板に、複数の画素列を有する撮像領域と、各画素列ごと、もしくは複数の画素列ごとに設けられた、複数の列増幅回路が配された固体撮像装置であって、前記各列増幅回路は少なくとも2段の増幅回路を含んで構成され、前段の増幅回路は、ゲイン可変の増幅回路であり、且つ前記切り換え可能なゲインは1以上のゲインを複数含んでおり、後段の増幅回路は、前記前段の増幅回路において前記1以上のゲインで増幅された信号を更に1以上のゲインで増幅可能な構成であることを特徴とする。本発明は、列増幅回路において高ゲインで信号の増幅を行うことが可能となる。第1の実施形態図1に本発明の固体撮像装置のプロック図を示す。撮像領域101には画素102が行列状に配されている。画素列が複数配されて撮像領域を構成している。各画素列に垂直信号線103a~103dが配されている。各画素行の信号が、対応する垂直信号線103a~103dに略同時に読み出される。いいかえると並列に読み出されているともいえる。列増幅回路104a~104dは垂直信号線103a~103dに出力された信号を2段の増幅段で増幅可能な構成である。サンプルホールド回路105a~105dは列増幅回路104a~104dで増幅された信号をサンプリングする。サンプルホールド回路105a~105dで保持された信号は、不図示の水平走査回路からの駆動信号を受けて、順次もしくはランダムに水平出力線106a、106bに出力される。上記回路、ブロックは、好ましくは全て同一半導体基板に配されるのがよい。少なくとも撮像領域101と列増幅回路104a~104dは同一半導体基板に配されている必要がある。また、列増幅回路104a~104dの後段に列AD変換回路を配してもよい。この列AD変換回路も同一半導体基板に配される。列増幅回路104a~104d、サンプルホールド回路105a~105dを含んで列回路と呼ぶことができる。列回路とは、複数の垂直信号線に時間的に並列に読み出された信号を、時間的に並列処理可能な回路である。画素の構成としては種々の構成を用いることができる。たとえば、光電変換部と光電変換部で生じた信号を増幅する画素増幅部を有するいわゆるAPS型センサを用いると、SN比を向上させることが可能となり好ましい。図2に列増幅回路の具体的な等価回路図の一例を示す。前段の増幅回路200aと後段の増幅回路200bにより列増幅回路の全体が構成されている。演算増幅器201の反転入力ノード202には入力容量C10を介して垂直信号線103が電気的に接続される。入力容量C10をクランプ容量として用い画素のリセットノイズを抑制する回路を構成してもよい。非反転入力ノードには所定の基準電圧VREFが供給されている。入力容量C10と垂直信号線103との聞の電気経路にスイッチを設けて電気的導通を制御可能な構成としてもよい。演算増幅器201の反転入力ノード202と出力ノード203との聞の電気経路には複数の帰還経路が並列に設けられている。1つ目の帰還経路にはスイッチP1が設けられている。スイッチP1は演算増幅器201のリセット動作を行うためのものである。更にスイッチP1は演算増幅器201をボルテージフォロワ動作させるためのものともいえる。2つ目の帰還経路にはスイッチP11と第1の帰還容量C11が設けられている。3つ目の帰還経路にはスイッチP12と第2の帰還容量C12が設けられている。第1の帰還容量C11と第2の帰還容量C12の容量値は異なっている。排他的にスイッチP12、P13を動作させることにより、ゲインを異ならせて増幅させることができる。本例では2つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で前段の増幅回路を構成することができる。前段の増幅回路はゲイン可変の反転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。次に後段の増幅回路200bを説明する。演算増幅器204の正転入力ノード205は前段の増幅回路200aの出力ノード203と直接接続されている。つまり前段の増幅回路200aの信号を正転入力ノード205で受ける構成となっている。反転入力ノード206はスイッチP2及び容量C20を介して所定電圧が供給されている。本例では接地電位が供給されている。演算増幅器204の反転入力ノード206と出力ノード207との聞の電気経路には複数の帰還経路が並列に設けられている。1つ目の帰還経路はスイッチP20が設けられている。スイッチP20は演算増幅器204のリセット動作を行うためのものである。更にスイッチP20は演算増幅器204をボルテージフォロワ動作させるためのものともいえる。2つ目の帰還経路にはスイッチP21と第1の帰還容量C21が設けられている。3つ目の帰還経路にはスイッチP22と第2の帰還容量C22が設けられている。第1の帰還容量C21と第2の帰還容量C22の容量値は異なっている。排他的にスイッチP21、P22を動作させることにより、ゲインを異ならせて増幅させることができる。本例では2つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で後段の増幅回路200bを構成することができる。後段の増幅回路200bはゲイン可変の正転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。本実施例においては前段のゲイン可変の反転増幅回路及び後段のゲイン可変の正転増幅回路により列増幅回路の全体を構成している。このため各増幅回路のゲインはそれほど大きくする設定しなくてもよい。具体的なゲインの組み合わせとしては、前段の増幅回路200aのゲインを64倍として後段の増幅回路200bのゲインを4倍とすれば、列増幅回路として256倍のゲインを実現することが可能となる。増幅回路一段のみで256倍のゲインをかけようとすると回路規模が大きくなってしまう。更には増幅回路を構成する各トランジスタ自体のサイズも大きくする必要が生じ、消費電力も大きくなってしまう恐れがある。更には、各列増幅回路間でのゲインのずれも大きくなる可能性がある。この理由は例えば、基本容量に対してその256分の1という非常に小さな容量を作成する必要があり、その容量は製造ばらつきに非常に弱いためである。もしくは、電力を節約した設計を行うと、カットオフ周波数が低下するため、応答速度が著しく低下し高速化の妨げになってしまう。また前段、後段の増幅回路の両者でゲインをかけるモードと、前段もしくは後段の少なくとも一方、たとえば前段の増幅回路200aで1以上のゲインをかけて、後段をボルテージフォロワ動作させるモードとを切り換えて動作させることもできる。スイッチPTN、PTSは列増幅回路で処理された信号を保持するためのサンプルホールドスイッチである。PTNは列増幅回路のオフセット信号をサンプルホールドするためのスイッチであり、PTSは上記オフセット信号が重畳した光信号以下光信号を保持するためのスイッチである。サンプルホールド容量CTN、CTSはそれぞれオフセット信号、光信号を保持するための容量である。サンプルホールド容量CTN,CTSの後段に不図示のスイッチを設け、水平出力線に出力する構成としてもよいし、更に水平出力線との間の電気経路にサンプルホールド回路をもう一段設けて、プランキング期間を短縮可能な構成としてもよい。図3に本実施例の固体撮像装置の駆動パルスパターンの一例を示す。ハイレベルで各スイッチが導通し、ローレベルで非導通となるものとする。各パルスの符号は各スイッチの制御部に供給される駆動パルスを示す。図3aは前段の増幅回路200aを1以上のゲインで動作させ、後段の増幅回路200bをボルテージフォロワ動作させた場合の例である。また図3bは前段の増幅回路200a及び後段の増幅回路200bの両者を1以上のゲインで動作させた場合の例である。図3aにおいて図示されている期間中においてはφPll、φP20はハイレベルが維持されており、スイッチPllとP20とは導通状態が維持されている。またφP21、φP22はローレベルが維持されており、スイッチP21とP22は非導通状態が維持されている。更に、φPlは所定期聞がハイレベルとなりその他の期聞はローレベルである。つまりスイッチPlは一定期間導通状態となり、その後非導通状態となっている。φP2はローレベルが維持され、スイッチP2は非導通状態である。このような駆動パルスを供給することにより、前段の増幅回路200aは、ボルテージフォロワ動作と帰還容量Cllと入力容量C10との容量値の比によって反転増幅する動作とが切り替えられている。また後段の増幅回路200bはボルテージフォロワ動作が維持されている。もしくは後段の増幅回路200bは1以上のゲインでの正転増幅動作を行っていないともいえる。具体的に図3aの駆動パルスを説明する。時刻t1において、φP1がローレベルからハイレベルへ遷移する。入力容量C10の垂直信号線103側のノードには画素のリセットレベル、もしくは画素のリセットレベルに基づく信号が供給されている。時刻t2において、φP1がハイレベルからローレベルへ遷移する。期間t1―t2において前段の増幅回路200aはボルテージフォロワ動作する。したがって前段の増幅回路200aはイマージナリショートの状態となり、反転入力ノード202の電位はVREFとなる。このVREFを基準電位としてクランプ動作を行うことにより画素のリセットノイズを除去もしくは抑制することが可能となる。次に時刻t3においてφPTNがローレベルからハイレベルへ遷移する。これにより、スイッチCTNが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量CTNで保持する。時刻t4においてφPTNがハイレベルからローレベルへ遷移した後、入力容量C10の垂直信号線103側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。そして時刻t5においてφCTSがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプノレホールド容量CTSで保持される。次に図3bの動作を説明する。図3bにおいて図示されている期間においてはφP11、φP21及びφP2はハイレベルが維持され、スイッチP11、P21及びP2は導通状態が維持される。このような駆動パルスを供給することにより、前段の増幅回路200aは、ボルテージフォロワ動作と帰還容量C11と入力容量C10との容量値の比によって1以上のゲインで反転増幅する動作とが切り替えられて動作している。また後段の増幅回路200bはボルテージフォロワ動作とゲイン1以上の正転増幅動作とが切り替えられて動作している。具体的には、時刻t1においてφP1がローレベルからハイレベルへ遷移する。そしてφP20がローレベルからハイレベルへと遷移する。続いて時刻t2においてφP1がハイレベルからローレベルへ遷移し、時刻t3においてφP20がハイレベルからローレベルへ遷移する。期間t1-t2においては、前段の増幅回路200a及び後段の増幅回路200bの両者がボルテージフォロワ動作となっている。そして期間t2-t3においては前段の増幅回路200aはゲイン1以上の反転増幅動作となっており、後段の増幅回路200bはボルテージフォロワ動作となっている。時刻t3以降の期間においては、前段の増幅回路200aはゲイン1以上の反転増幅動作となっており、後段の増幅回路200bはゲイン1以上の正転増幅動作となっている。φP2Oがローレベルへ遷移する時刻t3はφP1がローレベルへ遷移する時刻t2と同時刻であってもよいが、好ましくは時刻t3の方が後の方がよい。次に時刻t4においてφPTNがローレベルからハイレベルへ遷移する。これにより、スイッチCTNが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量CTNで保持する。時刻t5においてφPTNがハイレベルからローレベルへ遷移した後、入力容量C10の垂直信号線103側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。そして時刻t6においてφCTSがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプルホールド容量CTSで保持される。図3bの動作は、入力信号を1以上のゲインで増幅する第1の増幅ステップと、第1の増幅ステップにおいて増幅された信号を、1以上のゲインで増幅する第2の増幅ステップとを有する駆動方法を示している。更に、前記第2の増幅ステップ後の信号をサンプルホールドするサンプルホールドステップを有している。ここまでの動作は複数の列で並列に行わせている。そしてその後図3では詳細は不図示であるが、サンプルホールドステップ後の信号を順次もしくはランダムに水平出力線へ出力させる出力ステップを有している。さらに詳細には、前記第1の増幅ステップは、反転増幅させるステップを含んでいる。また、第1の増幅ステップは、画素列からリセット信号が出力されている期間においてはボルテージフォロワ動作している。そして、画素列から光信号が出力されている期間においては入力信号を1以上のゲインで反転増幅させているのである。同様に第2の増幅ステップは、リセット信号が出力されている期間においてはボルテージフォロワ動作し、光信号が出力されている期間においては、第1のステップで増幅された信号を、1以上のゲインで正転増幅させている。図3a、bの違いは、サンプルホールド回路においてサンプルホールドする期間に、前段の増幅回路200aは1以上のゲインで反転増幅動作する。そして、後段の増幅回路200bは、図3aにおいてはボルテージフォロワ動作しており、図3bにおいては1以上のゲインで正転増幅動作している点である。本実施例の構成によれば図3aの動作と図3bの動作とを切り換えて動作させることが可能となる。更には、両増幅回路を1以上のゲインで動作させる際に、帰還容量を切り換えれば各増幅回路でのゲインを切り換えることもできる。また、前段の増幅回路200aが低いゲインで動作している場合は、カットオフ周波数が比較的高いので、後段の増幅回路200bでのボルテージフォロア動作による負荷容量の充電の補助が不要な場合がある。そのような場合は、後段の増幅回路の入力と出力を短絡する不図示の経路を活性化させ、前段の増幅回路200aをもちいて負荷容量を直接充電することができる。その際に、後段の増幅回路は、信号経路から見て十分に高いインピーダンスにしておくことが望ましい。第2の実施形態図4に本実施形態の列増幅回路の等価回路図を示す。第1の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態の第1の実施形態との違いは、前段の増幅回路400aの出力ノード403にスイッチP1Xを介して、一方のノードに所定の電位が供給された位相補償用の容量CPが設けられている点である。更に前段の増幅回路400aの出力ノード405と後段の増幅回路400bの正転入力ノード405との聞の電気経路にスイッチPXが設けられている点である。更に、スイッチPXと後段の増幅回路400bの正転入力ノード405との聞の電気経路にスイッチP2を介して基準電位VREFが供給可能となっている点である。本実施例の動作を図5を用いて説明する。図5に図示している期間においては、φPl1、φP21、φPIX、φP2がハイレベルに維持されている。つまりスイッチPll、P21、PIX、P2は導通状態が維持されている。時刻t1においてφPl、φP20、φP2Rがローレベルからハイレベルへ遷移する。そして、φPXがハイレベルからローレベルに遷移する。これにより前段の増幅回路400a及び後段の増幅回路400bがボルテージフォロワ動作となる。またスイッチP2Rにより後段の増幅回路400bの正転入力ノード405は強制的にリセットされ、スイッチPXにより前段の増幅回路400aの出力ノード403と後段の増幅回路400bの正転入力ノード405とが電気的に非接続状態となる。時刻t2において、φP20がハイレベルからローレベルへ遷移する。これによりスイッチP20が非導通状態となる。時刻t3においてφPlがハイレベルからローレベルへ遷移する。期間tl-t2においては前段の増幅回路400a及び後段の増幅回路400bの両者がボルテージフォロワ動作となる。期間t2-t3においては、前段の増幅回路400aが1以上のゲインでの反転増幅動作であり、後段の増幅回路400bはボルテージフォロワ動作である。時刻t3以降の期間においては、前段の増幅回路400aは1以上のゲインでの反転増幅動作をしており、後段の増幅回路400bは1以上のゲインでの正転増幅動作をしている。時刻t4においてφPXがローレベルからハイレベルに遷移する。そして、φP2Rがハイレベルからローレベルへ遷移する。これにより前段の増幅回路400aの出力ノード403と後段の増幅回路400bの正転入力ノードとが電気的に接続され導通状態となる。更にスイッチP2Rが非導通となることにより、後段の増幅回路400bの正転入力ノード405への基準電位VREFの供給が停止する。次に時刻t5においてφPTNがローレベルからハイレベルへ遷移する。これにより、スイッチCTNが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量CTNで保持する。時刻t6においてφPTNがハイレベルからローレベルへ遷移した後、入力容量C10の垂直信号線103側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。そして時刻t7においてφCTSがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプルホールド容量CTSで保持される。本実施例によれば、前段の増幅回路400aと後段の増幅回路400bとのリセット動作を独立に行うことが可能となる。φP1Xをローレベルにして、前段の増幅回路400aと後段の増幅回路400bを別々にリセットすることで、リセット時間を短縮できる。さらに前段の増幅回路400aに位相補償容量を設けて動作させることが可能となる。更に後段の増幅回路400bをボルテージフォロワ動作に固定させるモードを設けてもよい。第3の実施形態図6に本実施形態の増幅回路の等価回路図の一例を示す。本実施形態は第1及び第2の実施形態で述べた、前段の増幅回路の構成に関して特徴がある。具体的には、増幅回路600の正転入力ノード602に、基準電位VREFを保持するための保持容量604を設けた点である。また、増幅回路600にバイアス電流を供給するためのトランジスタ601のゲート605に、バイアス電位VBIASを保持するための保持容量606を設けた点である。スイッチ607、608はそれぞれ保持容量606、604に電位を保持させるためのものである。スイッチ607は配線PHOLD2に供給されるパルスで制御され、スイッチ608はPHOLDlで制御される。反転入力ノード603には画素からの信号が供給される。スイッチ609は消費電力を抑制するためのスイッチであり、配線POFFに供給されるパルスにより制御される。図3、5で示した動作を行う前に、保持容量602、604に、それぞれ対応する電位をサンプリングして動作させることができる。このような構成によれば、バイアス電位VBIASに重畳されている熱雑音や他のクロストークによるノイズによる、増幅回路の電流変動を低減することができる。電流変動により、電源やグランド等の基準となる電圧に変動が発生し、特にゲインが256倍等の高ゲインの場合はその電源変動は無視できないものとなるが、その影響を低減することができる。本図では保持容量602,604の両者を設けたがどちらか一方のみを設けてもよい。また図6で示した構成をフォールステッドカスコード構成としてもよい。第4の実施形態図7に本実施形態の列増幅回路の等価回路図を示す。図4の形態からの変更点は、後段の増幅回路700bが反転増幅回路となっている点である。前段の増幅回路700aは図2もしくは図4の構成と同様である。後段の増幅回路700bに含まれる演算増幅器704の反転入力ノードには入力容量C70が配される。入力容量C70の一方のノードはスイッチPXXを介して前段の増幅回路700aで増幅された信号が供給される。図8に本実施形態の駆動パルスパターンを示す。図8に示している期間においてはφP11、φP21、φP1Xはハイレベルが維持される。つまり、スイッチP11、スイッチP21、スイッチP1Xは導通状態が維持される。これに対してφP12、φP22はローレベルが維持される。つまり、スイッチP12、P22は非導通状態が維持される。時刻t1においてφP1R、φP2R、φP2R ́がローレベルからハイレベルへ遷移する。これによって対応するスイッチが導通状態となる。φPXXがハイレベルからローレベルに遷移し、対応するスイッチが非導通状態になる。前段及び後段の増幅回路がボルテージフォロワ動作となる。時刻t2において、φP2Rがハイレベルからローレベルへ遷移する。これにより、後段の増幅回路700bが1以上のゲインで反転増幅動作状態となる。時刻t3において、φP1R、φP2R ́がハイレベルからローレベルへ遷移する。これにより前段の増幅回路700aが1以上のゲインで反転増幅動作状態となる。またスイッチP2R ́が非導通となるため、入力容量C70の前段の増幅回路700a側のノードの電位がフローティングとなる。これにより後段の増幅回路700bのリセット動作が解除される。時刻t4において、φPXXがローレベルからハイレベルへ遷移する。これによりスイッチPXXが導通状態となり、前段の増幅回路700aの出力ノードと後段の増幅回路700bの入力ノードとが電気的に接続される。時刻t5においてφPTNがローレベルからハイレベルへ遷移し、時刻t6においてφPTNがハイレベルからローレベルへ遷移する。時刻t7においてφPTSがローレベルからハイレベルへ遷移し、時刻t8においてφPTSがハイレベルからローレベルへ遷移する。このような動作により、前段及び後段の増幅回路が1以上の反転増幅動作を行う。また前段の増幅回路700aに含まれる演算増幅器の入力がN型MOSトランジスタの場合には、後段の増幅回路700bに含まれる演算増幅器の入力はP型のMOSトランジスタにしたほうがよい。これら実施形態はその特徴を説明したもので適宜変更等は可能である。例えばその動作方法として、高いゲインで読み出しを行うモードにおいては、増幅回路等の、例えばグランド電位の変動が自身の信号に混入し、それがゲインアップされてノイズになる場合がある。そのような場合には、画素信号からのリセット信号と光信号をサンプルホールドする間、センサの電流源のバイアス信号をすべてホールドすることが望ましい。少なくとも、特に電力消費量が大きい、列の繰り返し回路の定電流源をすべてホールドすることが望ましい。もしくは、少なくとも、リセット信号と光信号をサンプルホールドする間にアクティブになっている回路もしくは列回路のバイアス信号をすべてホールドすることが望ましい。画素領域の説明図9に本発明の各実施形態に適用可能な画素プロック図を示す。画素が行列状に配されて撮像領域を構成するが、本図では1列×10行の画素を示している。図9においては画素等価回路を省略しているが、図1,5で示した画素等価回路を用いることができる。本実施形態の撮像装置はカラー撮像装置であり、本図では緑色の画素Grと、赤色の画素Reとが繰り返し配列されている構成である。このような配置はベイヤーパタンの一部に用いられる。第1及び第2の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。FDと記されていのは各画素のFDに接続されるノードを示しており、OUTは各画素の出力ノードを示している。図1の構成に対応づけて説明すれば、FDは光電変換部の電荷が転送される読み出しノードであり、OUTは選択部の出力ノードである。また第1及び第2の実施形態と異なる点としては信号線が各画素列に対して複数設けられている点である。本図では1画素列に対して2本の信号線が設けられている。スイッチ707n、707n2、707n4は共通のバイパス配線709bを介してn行目、n2行目、n4行目の画素のFDを電気的に接続可能である。スイッチ707n3、707n5、707n7は共通のバイパス配線709cを介してn3行目、n5行目、n7行目の画素のFDを電気的に接続可能である。さらに、赤色の画素のFDを電気的に接続するためのバイパス配線709b、709dが、赤色の画素の信号が読みだされる信号線708aに近接して配置されている。そして、緑色の画素のFDを電気的に接続するためのバイパス配線709a、709c、709eが、緑色の画素からの信号が出力される信号線708bに近接して配置されている。言い換えると、第1の色の画素のFDを接続するバイパス配線と第2の色の画素の信号が読み出される信号線との間の距離は、第1の色の画素のFDを接続するバイパス配線と第1の色の画素の信号が読み出される信号線との間の距離よりも大きい。このような構成によれば配線間容量を介して生じ得る混色を低減することが可能となる。特に画素の増幅部がソースフォロワ回路などのように正転アンプの場合には信号線の電位の変化方向とバイパス配線の電位の変化方向が同じ方向になるため好ましい。"