複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第1および第2のメモリプレーンを有し、少なくとも第1および第2のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送される、不揮発性半導体メモリにおけるデータの読出し方法であって、前記データレジスタから第1のメモリプレーンの第1のページのデータを出力している間に、前記ページバッファから第2のメモリプレーンの第2のページのデータを前記データレジスタに転送するステップと、前記データレジスタから第2のメモリプレーンの第2のページのデータを出力している間に、前記ページバッファから第1のメモリプレーンの第2のページのデータを前記データレジスタに転送するステップと、を有するデータの読出し方法。読出し方法はさらに、少なくとも2つの不連続となるページを選択可能な少なくとも2つのアドレス情報を入力するステップと、入力された少なくとも2つのアドレス情報を保持するステップと、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づきメモリアレイの第1および第2のメモリプレーンの第1のページを選択するステップと、選択された第1のページのデータを前記ページバッファへ転送するステップと、前記データレジスタから第1のページのデータを読出ししている期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップと、を有する請求項1に記載のデータの読出し方法。前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第2のメモリブロック内の第2のページを選択するためのアドレス情報である、請求項1または2に記載の読出し方法。前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記第1のメモリブロック内の第2のページを選択するためのアドレス情報である、請求項2に記載の読出し方法。読出し方法はさらに、第1および第2のメモリプレーン内の異なるメモリブロックのページを選択可能な少なくとも2つのアドレス情報を入力するステップと、入力された少なくとも2つのアドレス情報を保持するステップと、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づきメモリアレイの第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択するステップと、第1および第2のメモリプレーンの第1のメモリブロックの第1のページから最後のページまでのデータを順に前記ページバッファへ転送するステップと、前記データレジスタから第1のメモリブロックの最後のページのデータを読出ししている期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップと、を有する請求項1に記載のデータの読出し方法。読出し方法はさらに、第1および第2のメモリプレーンの第1のページを選択可能な第1のアドレス情報を入力するステップと、入力された第1のアドレス情報に基づき第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択するステップと、第1のメモリブロックの最後のページが読み出される前に、第2のメモリブロックの第2のページを選択可能な第2のアドレス情報を入力するステップと、前記データレジスタから第1のメモリブロックの最後のページのデータを読出している期間中に、前記第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップと、を有する請求項1に記載のデータの読出し方法。前記第2のアドレス情報を入力するためのコマンドが入力されたとき、前記データレジスタによるバースト読出しを中断し、前記データレジスタは、前記第2のアドレス情報が入力された後に、バースト読出しを再開する、請求項6に記載の読出し方法。前記データレジスタは、所定の周波数のクロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期してデータを出力し、前記データレジスタの第1および第2のメモリプレーンのページのデータを出力するのに要する時間t1は、メモリアレイからページバッファへデータを転送するのに要する時間t2よりも大きい、請求項1ないし7いずれか1つに記載の読出し方法。複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第1および第2のメモリプレーンを有し、少なくとも第1および第2のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送される、不揮発性半導体メモリであって、アドレス情報に基づきメモリアレイの少なくとも第1および第2のメモリプレーンのページを選択する選択手段と、前記選択手段によって選択されたページのデータの読出しを制御する制御手段とを有し、前記制御手段は、前記データレジスタから第1のメモリプレーンの第1のページのデータを出力している間に、前記ページバッファから第2のメモリプレーンの第2のページのデータを前記データレジスタに転送し、前記データレジスタから第2のメモリプレーンの第2のページのデータを出力している間に、前記ページバッファから第1のメモリプレーンの第2のページのデータを前記データレジスタに転送する、不揮発性半導体メモリ。不揮発性半導体メモリはさらに、少なくとも2つの不連続となるページを選択可能な少なくとも2つのアドレス情報が入力されたとき、当該2つのアドレス情報を保持する保持手段を有し、前記制御手段は、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づき選択された第1および第2のメモリプレーンの第1のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のページのデータを前記メモリアレイから前記ページバッファに転送する、請求項9に記載の不揮発性半導体メモリ。前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第2のメモリブロック内の第2のページを選択するためのアドレス情報である、請求項9に記載の不揮発性半導体メモリ。前記制御手段は、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づき選択された第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択し、第1のメモリブロックの第1のページから最後のページまでのデータを連続的に読出し、第1のメモリブロックの最後のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを前記メモリアレイから前記ページバッファに転送する、請求項10に記載の不揮発性半導体メモリ。従来のNAND型フラッシュメモリの読出しには、特許文献1に開示されるように、アドレス情報の入力に応答してメモリアレイからページバッファにデータを転送するtR期間ビジー期間が発生し、このビジー期間は、ページバッファからデータを読出すリードサイクル期間よりも非常に長い。従って、不連続な複数のページをバースト読出しする場合に、各ページを選択するためのアドレス情報を入力し、メモリアレイからページバッファへデータ転送を行うと、その都度、ビジー期間が発生してしまい、読出しに時間がかかってしまう。また、NAND型フラッシュには、データの読み書きを良好に行うことができない無効なメモリブロックInvalidBlockが存在するため、あるメモリブロックから次のメモリブロックにシーケンシャルに移行してページのバースト読出しを行うことができない場合がある。つまり、無効なメモリブロックを跨ぐようなメモリブロック間の読出しが必要となり、それらのメモリブロックの先頭ページを選択するためのアドレス情報を入力しなければならない。さらに、従来のNAND型フラッシュメモリには、キャッシュレジスタを用い、キャッシュレジスタからデータをシリアル出力している間に、次に出力すべきページのデータをページバッファに取り込むものがある。このようなキャッシュ読出しでは、キャッシュレジスタのすべてのページのデータを読み出した後に、ページバッファから次のページのデータをキャッシュレジスタに転送するため、転送している期間中は、キャッシュレジスタからデータが出力されない。つまり、バーストモードで複数のページの連続読出しを行う場合に、不連続な空白期間が生じてしまうという課題がある。本発明は、上記従来の課題を解決するものであり、データの読出しを高速に行うことができる不揮発性半導体メモリを提供することを目的とする。本発明に係る不揮発性半導体メモリは、複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第1および第2のメモリプレーンを有し、少なくとも第1および第2のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送されるものであって、本発明のデータの読出し方法は、前記データレジスタから第1のメモリプレーンの第1のページのデータを出力している間に、前記ページバッファから第2のメモリプレーンの第2のページのデータを前記データレジスタに転送するステップと、前記データレジスタから第2のメモリプレーンの第2のページのデータを出力している間に、前記ページバッファから第1のメモリプレーンの第2のページのデータを前記データレジスタに転送するステップとを有する。好ましくはデータの読出し方法はさらに、少なくとも2つの不連続となるページを選択可能な少なくとも2つのアドレス情報を入力するステップと、入力された少なくとも2つのアドレス情報を保持するステップと、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づきメモリアレイの第1および第2のメモリプレーンの第1のページを選択するステップと、選択された第1のページのデータを前記ページバッファへ転送するステップと、前記データレジスタから第1のページのデータを読出ししている期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップとを有する。好ましくは前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第2のメモリブロック内の第2のページを選択するためのアドレス情報である。好ましくは前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記第1のメモリブロック内の第2のページを選択するためのアドレス情報である。好ましくは読出し方法はさらに、第1および第2のメモリプレーン内の異なるメモリブロックのページを選択可能な少なくとも2つのアドレス情報を入力するステップと、入力された少なくとも2つのアドレス情報を保持するステップと、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づきメモリアレイの第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択するステップと、第1および第2のメモリプレーンの第1のメモリブロックの第1のページから最後のページまでのデータを順に前記ページバッファへ転送するステップと、前記データレジスタから第1のメモリブロックの最後のページのデータを読出ししている期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップと。好ましくは読出し方法はさらに、第1および第2のメモリプレーンの第1のページを選択可能な第1のアドレス情報を入力するステップと、入力された第1のアドレス情報に基づき第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択するステップと、第1のメモリブロックの最後のページが読み出される前に、第2のメモリブロックの第2のページを選択可能な第2のアドレス情報を入力するステップと、前記データレジスタから第1のメモリブロックの最後のページのデータを読出している期間中に、前記第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを、前記メモリアレイから前記ページバッファに転送するステップとを有する。好ましくは前記第2のアドレス情報を入力するためのコマンドが入力されたとき、前記データレジスタによるバースト読出しを中断し、前記データレジスタは、前記第2のアドレス情報が入力された後に、バースト読出しを再開する。好ましくは前記データレジスタは、所定の周波数のクロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期してデータを出力し、前記データレジスタの第1および第2のメモリプレーンのページのデータを出力するのに要する時間t1は、メモリアレイからページバッファへデータを転送するのに要する時間t2よりも大きい。さらに本発明に係る不揮発性半導体メモリは、複数のメモリセルを含むメモリアレイと、アドレス情報に基づき前記メモリアレイの選択されたページから転送されたデータを保持するページバッファと、前記ページバッファからデータを受け取り、受け取ったデータをクロック信号に応じて直列に出力可能なデータレジスタとを備え、前記メモリアレイは、少なくとも第1および第2のメモリプレーンを有し、少なくとも第1および第2のメモリプレーンの選択されたページのデータが同時に前記ページバッファに転送されるものであって、アドレス情報に基づきメモリアレイの少なくとも第1および第2のメモリプレーンのページを選択する選択手段と、前記選択手段によって選択されたページのデータの読出しを制御する制御手段とを有し、前記制御手段は、前記データレジスタから第1のメモリプレーンの第1のページのデータを出力している間に、前記ページバッファから第2のメモリプレーンの第2のページのデータを前記データレジスタに転送し、前記データレジスタから第2のメモリプレーンの第2のページのデータを出力している間に、前記ページバッファから第1のメモリプレーンの第2のページのデータを前記データレジスタに転送する。好ましくは不揮発性半導体メモリはさらに、少なくとも2つの不連続となるページを選択可能な少なくとも2つのアドレス情報が入力されたとき、当該2つのアドレス情報を保持する保持手段を有し、前記制御手段は、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づき選択された第1および第2のメモリプレーンの第1のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のページのデータを前記メモリアレイから前記ページバッファに転送する。好ましくは前記第1のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第1のメモリブロック内の第1のページを選択するためのアドレス情報であり、前記第2のアドレス情報は、前記メモリアレイの第1および第2のメモリプレーンの第2のメモリブロック内の第2のページを選択するためのアドレス情報である。好ましくは前記制御手段は、前記少なくとも2つのアドレス情報のうち第1のアドレス情報に基づき選択された第1および第2のメモリプレーンの第1のメモリブロックの第1のページを選択し、第1のメモリブロックの第1のページから最後のページまでのデータを連続的に読出し、第1のメモリブロックの最後のページのデータを前記データレジスタからバースト出力している期間中に、前記少なくとも2つのアドレス情報のうち第2のアドレス情報に基づき選択された第1および第2のメモリプレーンの第2のメモリブロックの第2のページのデータを前記メモリアレイから前記ページバッファに転送する。本発明によれば、第1のメモリプレーンの第1のページのデータを出力している間に、ページバッファから第2のメモリプレーンの第2のページのデータをデータレジスタに転送し、データレジスタから第2のメモリプレーンの第2のページのデータを出力している間に、ページバッファから第1のメモリプレーンの第2のデータをデータレジスタに転送するようにしたので、第1のページから第2のページのデータの読出しを連続的に高速に行うことができる。さらに、他の発明によれば、不連続となるページを選択可能なアドレス情報を予め保持することで、メモリアレイからページバッファへのデータ転送を連続的に行うことができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態は、複数のメモリプレーンを有するNAND型のフラッシュメモリを例示する。メモリプレーンの数は、2つ若しくはそれ以上であってもよい。メモリプレーンは、メモリバンクと同様に、メモリアレイの行が選択されたとき、複数のメモリプレーンの各ページが同時に選択される。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。図1は、本発明の実施例に係るNAND型フラッシュメモリの概略レイアウト構成を示す図である。ここに例示される半導体メモリ10は、行列のアレイ状に配列された複数のメモリセルを有するメモリアレイ100と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ110と、入出力バッファ110からのアドレスデータを受け取るアドレスレジスタ120と、入出力されるデータを保持するデータレジスタ130、入出力バッファ110からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ140と、アドレスレジスタ120からの行アドレス情報Axをデコードし、デコード結果に基づきメモリブロックの選択およびワード線の選択を行うワード線選択回路150と、ワード線選択回路150によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ/センス回路160と、アドレスレジスタ120からの列アドレス情報Ayをデコードし当該デコード結果に基づき列を選択する列選択回路170と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路180とを含んで構成される。メモリアレイ100は、2つのメモリプレーンメモリバンク100L、100Rに分割され、2つのメモリプレーン100Lと100Rの間にワード線選択回路150が配置される。メモリプレーン100L、100Rは、実質的に同様の構成を有しており、すなわち、メモリプレーン100Lは、列方向にm個のメモリブロックBLK1、BLK2、、BLKmを有し、メモリプレーン100Rは、列方向にm個のメモリブロックBLK1、BLK2、、BLKmを有し、各メモリブロックは、複数のページを含んでいる。ページバッファ160は、メモリプレーン100L、100Rのビット線に接続され、メモリプレーン100L、100Rの2ページ分のデータを一時的に格納する記憶容量を有する。また、本実施例では、キャッシュ読出しを実行するため、データレジスタ130は、メモリプレーン100L、100Rの2ページ分のデータを記憶する容量を有し、ページバッファ160からのデータを並列に入力し、読出しクロックに基づきデータを直列に出力する。ページデータのバースト読出しでは、データレジスタ130は、ページの先頭のカラムビット位置から最後のカラムビットまで2ページ分のデータを連続的に出力する。また、バースト読出し以外の読出しモードでは、列選択回路170により選択されたカラム位置のデータを出力することができる。次に、本実施例の半導体メモリ10の2プレーンキャッシュ読出しについて説明する。図2Aは、本実施例よるメモリブロック内バーストページ読出しの動作を説明する図である。メモリアレイ100には、選択された2つのメモリプレーンのページから転送されたデータを保持するページバッファPBと、ページバッファPBから転送されたデータを保持するキャッシュレジスタCRとを接続される。ページバッファPBは、図1のページバッファ/センス回路160に備えられ、キャッシュレジスタCRは、図1のデータレジスタ130に備えられることができる。図2Aに示すメモリブロック内バースト読出しは、メモリブロック内のアドレス指定されたページから当該メモリブロック内の最後のページまでを連続的に読出すものである。メモリブロック内バースト読出しのためのコマンドが入力されると、コントローラ140をそれを解読し、メモリブロック内バースト読出しの制御を行う。次いで、ブロック内の読出し開始ページを指定するアドレス情報が入力される。ワード線選択回路150は、入力された行アドレスAxに基づきメモリプレーン100L、100RのメモリブロックBLK1、BLKR1を選択し、かつ当該メモリブロック内のページを選択する。図の例では、選択されたページは、PageA、PageBである。次のシーケンスで、選択されたPageA、PageBのデータがビット線を介してページバッファPBに転送される。ページバッファPBは、メモリプレーン100Lと100Rの2ページ分のデータを保持する。つまり、ページバッファPBのビット数は、メモリプレーン100L、100Rの列方向のビット線の数に対応する。次のシーケンスで、ページバッファPBのデータがキャッシュレジスタCRに並列に転送される。キャッシュレジスタCRからデータが出力されている間、あるいはキャッシュレジスタCRからデータが出力される前に、次のページであるPageA1、PageB1のデータがページバッファPBに取り込まれる。本実施例の2プレーンキャッシュ読出しにおいて2ページのデータを連続的に出力させるモードでは、キャッシュレジスタCRから一方のメモリプレーンのページデータの読出しが開始される前に、次のページのデータがメモリアレイからページバッファPBに転送される。そして、キャッシュレジスタCRから当該一方のメモリプレーンのデータの読出しが開始されるや否や、ページバッファPBの他方のメモリプレーンのページのデータがキャッシュレジスタに転送され、次のデータ出力に備えられる。キャッシュレジスタCRは、ページバッファPBと同様に2ページ分のデータを保持することができ、保持したデータを読出しクロックに同期してシリアル出力する。キャッシュレジスタCRは、列アドレス情報Ayに基づき列選択回路170が選択するカラム位置からデータを出力することができるが、バーストモードでは、先頭のカラム位置から最終のカラム位置までのページデータを連続的にシリアル出力する。キャッシュレジスタCRは、読出しクロックの立ち上がりエッジまたは立下りエッジ、あるいは立ち上がりエッジと立ち下がりエッジの双方に同期してデータを出力することができる。こうして、キャッシュレジスタCRがデータを出力している間に、次のページのデータがページバッファPBに取り込まれ、メモリブロックの最後のページであるPageAM、PageBMまでの連続的なページのバースト読出しが行われる。図2Bは、メモリブロック内ランダム読出しの動作を説明する図である。この読出しモードは、メモリブロック内の不連続なページを連続的に読出すものである。当該読出しモードのためのコマンドが入力され、コントローラ140による読出し制御が開始される。次いで、不連続なページを選択するためのアドレス情報が外部から入力される。図の例では、アドレス情報として、PageA、PageBを選択するための行アドレス、PageA4、PageB4を選択するための行アドレス、PageAM2、PageBM2を選択するための行アドレスが入力される。キャッシュ読出し動作は、上記と同様に行われる。すなわち、キャッシュレジスタCRからPageA、PageBがシリアル出力されるとき、既に次のページであるPageA4、PageB4のデータがページバッファPBに保持され、最終的に、キャッシュレジスタCRからPageAM2、PageBM2のデータが出力される。図3Aは、ブロック間バースト読出しの動作を説明する図である。この読出しモードは、異なるメモリブロック間で連続的なページの読出しを行うものである。当該モードのコマンドが入力され、次いで、異なるメモリブロックにおける先頭ページを読出すためのアドレス情報が外部から入力される。図の例では、アドレス情報として、ブロックBLK1、BLK1のPageA、PageBを選択するための行アドレス、ブロックBLK3、BLK3のPageA2、PageB2を選択するための行アドレス、ブロックBLK5、BLK5のPageA3、PageB3を選択するための行アドレスが外部から入力される。先ず初めに、ブロックBLK1、BLK1のPageA、PageBから最後のページPageAM、PageBMまでのページが連続的に読み出され、次に、ブロックBLK3、BLK3のPageA2、PageB2から最後のページPageAM、PageBMまでのページが連続的に読み出され、次に、ブロックBLK5、BLK5のPageA3、PageB3から最後のページPageAM、PageBMまでのページが連続的に読み出される。図3Bは、ブロック間ランダム読出しの動作を説明する図である。この読出しモードは、異なるブロックの任意のページを連続的に読出すものである。当該モードのコマンドが入力され、次いで、異なるブロックの任意のページを選択するためのアドレス情報が外部から入力される。図の例では、図3Aのときと同様に、ブロックBLK1、BLK1のPageA、PageBを選択するための行アドレス、ブロックBLK3、BLK3のPageA2、PageB2を選択するための行アドレス、ブロックBLK5、BLK5のPageA3、PageB3を選択するための行アドレスが外部から入力される。ブロックBLK1、BLK1のPageA、PageBがキャッシュレジスタCRから出力されている間に、ブロックBLK3、BLK3のPageA2、PageB2のデータがページバッファPBに保持され、ブロックBLK3、BLK3のPageA2、PageB2のデータがキャッシュレジスタCRから出力されている間に、ブロックBLK5、BLK5のPageA3、PageB3のデータがページバッファに保持され、異なるブロック間の任意のページのバースト読出しが行われる。図4は、本発明の実施例による第1のデータ読出し方法を示すフローチャートである。第1の読出し方法は、図2Bに示すブロック内ランダム読出し、図3Aに示すブロック間バースト読出し、図3Bに示すブロック間ランダム読出しにおいて必要となる、不連続なページを選択するためのアドレス情報を予め入力し、保持するものである。先ず、外部のコントローラから半導体メモリ10に対して第1の読出し方法に関するコマンドが入力され、コントローラ140は、当該コマンドに基づき第1の読出し方法を実行すべく各部を制御する。次いで、不連続のページを選択するためのN個のアドレス情報Nは、2以上の自然数が半導体メモリ10に入力されるステップS101。入力されたアドレス情報は、例えば、アドレスレジスタ120にスタックされる形で保持されるS102。次に、ワード線選択回路150は、アドレス情報に蓄積されたi番目iは、1以上の自然数のアドレス情報に基づきメモリアレイのページを選択するS103。これは、メモリプレーン100L、100Rの両ページを同時に選択する。次に、選択されたページのデータがページバッファに転送されS104、引き続き、ページバッファPBのデータがキャッシュレジスタCRに転送されS105、キャッシュレジスタCRからデータが読出しクロック信号に同期してシリアル出力される。キャッシュレジスタCRからデータの出力が終了する前に、次のi1のアドレス情報に基づき選択されたページのデータがページバッファPBに転送されるS107。こうして、N個のアドレス情報を用いたページデータのバースト読出しが行われる。第1の読出し方法では、不連続なページを選択するためのN個のアドレス情報を予め入力しておくため、不連続なページを読み出すたびにアドレス情報を入力する必要がなくなる。従って、アドレス情報の入力に応じて選択されたページのデータを、メモリアレイからページバッファへ転送するビジー期間の発生は、最初のページの選択時のみであり、データ読出しの高速化を図ることができる。好ましい態様では、キャッシュレジスタが2ページ分のデータを出力するのに要する時間t1は、メモリアレイからページバッファへデータを転送するのに要する時間t2よりも幾分だけ大きい。これにより、キャッシュレジスタからデータ出力している間に、バックグランド処理で、メモリアレイからページバッファへのデータ転送を行うことができる。図5は、本発明の実施例による第2のデータ読出し方法を示すフローチャートである。第2の読出し方法は、図3Aに示すブロック間バースト読出しにおいて必要となる、不連続なページを選択するためのアドレス情報を、最適なタイミングで入力するものである。初めに、第2のデータ読出しに関するコマンドが外部から入力され、次いで、アドレス情報が入力されるS201。このアドレス情報は、あるメモリブロック内の読出しを開始する先頭のページを選択するためのものである。コントローラ140の制御のもと、ワード線選択回路150は、入力されたアドレス情報に基づきメモリブロック内のページを選択し、以後、当該メモリブロック内の最後のページまでのバースト読出しが開始されるS202。キャッシュレジスタCRからデータが出力されている期間中に、次の選択されたページのデータがページバッファPBに転送されるS203。次いで、メモリブロックの最後のページがキャッシュレジスタCRから読み出される前にコマンドが入力されS204、次いで、このコマンドに応答してコントローラ140は読出しクロックを停止させることで、キャッシュレジスタCRからのデータ出力が一時中断されるS205。但し、この読出しの一時中断は必須ではなく、任意のオプションであることができる。ここで、外部のコントローラから半導体メモリ10に対して、次のメモリブロックのページを選択するためのアドレス情報が入力され、これがアドレスレジスタ120に保持されるS206。コントローラ140は、アドレス情報が入力された後、キャッシュレジスタCRのデータの読出しを再開させるS207。そして、メモリブロックの最後のページのデータが出力される前に、コントローラ140は、次のメモリブロックのアドレス情報がアドレスレジスタ120に保持されているか否かをチェックしS209、アドレス情報が保持されている場合には、当該アドレス情報に基づき選択されたページのデータをページバッファPBに転送させる。このデータ転送は、キャッシュレジスタCRによる最後のページの読出しの開始前に行われる。他方、次のメモリブロックのアドレス情報が保持されていないと判定されたとき、読出しが終了する。次に、本発明の実施例による2メモリプレーンのキャッシュ読出し動作について説明する。本実施例のキャッシュ読出し動作は、図2Aに示すブロック内バースト読出し、図2Bに示すブロック内ランダム読出し、図3Aに示すブロック間バースト読出し、図3Bに示すブロック間ランダム読出しに適用可能である。好ましくは、コントローラ140は、制御プログラムを含み、外部からのコマンドに基づき各部を制御するための制御信号を生成する。図6は、キャッシュ読出し動作のフローを示し、図7は、そのタイミングシーケンスを示している。先ず、メモリアレイの選択されたページのデータがページバッファPBに転送されるS301。図1に示す例では、メモリアレイが2つのメモリプレーンを有するので、各メモリプレーン100L、100Rの同一行のページのデータがページバッファPBに転送される。もし、メモリアレイが4つのメモリプレーンを有する場合には、4つのメモリプレーンのページのデータがページバッファに転送される。なお、以後の説明では、キャッシュレジスタCR、ページバッファPBにおいて、メモリプレーン100Lから転送されたデータを保持する領域をメモリプレーン0、メモリプレーン100Rから転送されたデータを保持する領域をメモリプレーン1と称する。次に、ページバッファPBのデータがキャッシュレジスタCRへ転送され、次に選択されたページのデータがページバッファPBに転送されるS302。この状態で、キャッシュレジスタCRは、先に選択されたメモリプレーン0、1のページのデータを保持し、ページバッファPBは、次に選択されたメモリプレーン0、1のページのデータを保持している。次に、キャッシュレジスタCRからメモリプレーン0のデータがシーケンシャルに出力される。列選択回路170は、読出しクロックに同期してキャッシュレジスタCRデータレジスタ130の先頭アドレス位置から順にデータをシリアル出力させる。例えば、列選択回路170は、読出しクロック信号に応答してインクリメントされるカウンタを含み、カウンタの計数値に応じてキャッシュレジスタCRのアドレス位置を選択させ、データを順次出力させる。図7Bは、本実施例の2メモリプレーンのキャッシュ読出し動作を示している。同図の読出しシーケンス1では、キャッシュレジスタCRに保持されたメモリプレーン0のページAのデータが出力される。このとき、キャッシュレジスタCRには、メモリプレーン0のページAのデータとメモリプレーン1のページBのデータが保持され、ページバッファPBには、メモリプレーン0の次のページA1とメモリプレーン1のページB1のデータが保持されている。コントローラ140は、キャッシュレジスタCRからメモリプレーン0のデータが全て出力されたか否かを判定するS304。この判定結果は、ページバッファPBからキャッシュレジスタCRへのデータ転送の制御に利用される。メモリプレーン0のデータの読出しが終了すると、次に、キャッシュレジスタCRからメモリプレーン1のデータの出力が行われるS305。キャッシュレジスタCRにおけるメモリプレーン0からメモリプレーン1へのデータの読出しは、連続的に行われる。メモリプレーン0のデータの出力が終了すると、言い換えればメモリプレーン1のデータの読出しが開始されると、コントローラ140の制御のもと、ページバッファPBのメモリプレーン0のページのデータがキャッシュレジスタCRに転送されるS306。図7Bの読出しシーケンス2を参照すると、キャッシュレジスタCRからメモリプレーン1のページBのデータが出力される期間に、ページバッファPBのメモリプレーン0の次のページA1のデータがキャッシュレジスタCRに転送される。次に、コントローラ140は、キャッシュレジスタCRからメモリプレーン1のデータが全て出力されたか否かを判定するS304。この判定結果は、ページバッファPBからキャッシュレジスタCRへのデータ転送の制御に利用される。メモリプレーン1のデータの読出しが終了すると、次に、キャッシュレジスタCRからメモリプレーン0のデータの出力が行われるS308。キャッシュレジスタCRにおけるメモリプレーン1からメモリプレーン0へのデータの読出しは、連続的に行われる。メモリプレーン1のデータの出力が終了すると、言い換えればメモリプレーン0のデータの読出しが開始されると、コントローラ140の制御のもと、ページバッファPBのメモリプレーン1のページのデータがキャッシュレジスタCRに転送されるS309。これ以降も同様に、キャッシュレジスタCRにおいて一方のメモリプレーンのデータが出力されている期間中に、他方のメモリプレーンのデータがページバッファPBから転送され、これにより、キャッシュレジスタCRからは、複数のページ間のデータを連続的に読出すことができる。図7Bの読出しシーケンス3を参照すると、キャッシュレジスタCRからメモリプレーン0のページA1のデータが出力される期間に、ページバッファPBのメモリプレーン1の次のページB1のデータがキャッシュレジスタCRに転送される。また、読出しシーケンス4では、キャッシュレジスタCRからメモリプレーン1のページB1のデータの読出しが終了する前に、メモリプレーンからページバッファに次のページA2、B2のデータが転送され、かつページバッファPBのメモリプレーン0のページA2のデータがキャッシュレジスタCRに転送される。一方、図7Aは、従来方式の読出し動作を示している。読出しシーケンス1では、図7Bのときと同様に、ページAのデータが出力される。読出しシーケンス2において、キャッシュレジスタCRのメモリプレーン1のページBのデータが出力されるが、この期間中、ページバッファPBの次のページA1のデータはキャッシュレジスタCRに転送されない。次の読出しシーケンス3において、ページバッファPBのメモリプレーン0、1の次のページA1、B1のデータがキャッシュレジスタCRに転送される。この転送期間Td、キャッシュレジスタCRからはデータが出力されない。読出しシーケンス4において、キャッシュレジスタCRからメモリプレーン0のページA1のデータが出力され、読出しシーケンス5において、キャッシュレジスタCRからメモリプレーン1のページB1のデータが出力される。このように、従来方式では、キャッシュレジスタCRのメモリプレーン0、1のデータが全て出力された後に、ページバッファPBからメモリプレーン0、1の次のページのデータが転送されるため、複数のページ間の読出しにおいて、期間Tdの空白期間が生じ、その分だけデータ読出しの遅延が生じる。次に、本発明の実施例による具体的な読出し動作の例を図8ないし図11に示す。図8は、ブロック内バーストページ読出し図2Aの例を示している。先ず、外部のコントローラから半導体メモリ10に対してコマンドが入力され、次いで、メモリブロックの読出しを開始するアドレス情報が入力される。この例では、メモリプレーン0、1のPageA、PageBを選択するためのアドレス情報が入力される。アドレス情報の入力が終了すると、再度、コマンドが入力され、半導体メモリ10は、当該コマンドに応答してブロック内バーストページ読出しを実行する。アドレス情報によりページ選択が行われると、メモリアレイ100からページバッファPB、キャッシュレジスタCRにPageA、PageBのデータが転送される。この転送期間tR、半導体メモリ10から外部のコントローラに対してビジー信号が出力される。リードサイクルtRCの期間、キャッシュレジスタCRからPageAのデータが出力され、その次にPageBのデータが出力され、この期間、次のPageA1のデータがキャッシュレジスタCRに転送される。こうして、メモリブロックの最後のPageAM、PageBMまでキャッシュ読出しが行われる。この読出しでは、図7Aに示したように空白期間Tdが生じないため、従来方式よりもデータの読出しを高速に行うことができる。図9は、ブロック内ランダムページ読出し図2Bの例を示している。ここでは、図4に説明した第1の読出し方法が用いられる。先ず、外部のコントローラからのコマンドが半導体メモリ10に入力され、次に、メモリブロックの最初のページを選択するためのアドレス情報が入力され、これがアドレスレジスタ120に保持される。次に、コマンドが入力され、メモリブロックの次のページPageAM1、PageBM1を選択するためのアドレス情報が入力され、これがアドレスレジスタ120に保持される。入力すべきアドレス情報が終了すると、外部のコントローラからコマンドが半導体メモリ10に入力され、このコマンドに基づき、半導体メモリ10は、ブロック内ランダムページの読出しを実行する。第1の読出し方法では、予めアドレス情報を入力しておくため、従来のように、不連続となるページを読出すときにアドレス情報を入力する必要がない。このことは、アドレス情報に応答して選択されたページのデータをメモリアレイからページバッファへ転送するビジー期間を発生させない。つまり、PageAM1、PageBM1のデータは、PageA、PageBのデータを出力している間に既にページバッファに取り込まれ、PageBのデータが読み出されている間に、PageAM1のデータがページバッファPBからキャッシュレジスタCRに転送され、PageA、PageBの読出し終了後に、連続的にPageAM1、PageBM1のデータが読み出される。図10は、ブロック間バーストページ読出し図3Aの例を示している。この場合には、図9のときと異なり、異なるメモリブロックのページを選択するためのアドレス情報が予め入力される。この例では、メモリブロックBLKXのPageA、PageBからPageAM、PageBMまでのバースト読出しが行われた後に、連続的に、メモリブロックBLKYのPageA1、PageB1からPageAM、PageBMまでのバースト読出しが行われる。なお、図3Bのブロック間ランダムページ読出しの具体的な読出し例は省略するが、この場合にも、異なるブロックにおいて選択すべきページのアドレス情報を予め入力することで、上記と同様に高速の読出しを行うことができる。図11は、図5に示した第2の読み出し方法を用いたときのブロック間バーストページ読出しの例を示している。先ず、外部のコントローラからコマンドが入力された後に、メモリブロックBLKXのPageA、PageBを選択するためのアドレス情報が入力される。その後、コマンドが入力されると、半導体メモリ10は、当該コマンドに応じてブロック間バーストページ読出しを実行する。メモリブロックBLKXのバースト読出しが終了する前に、外部のコントローラからコマンドが入力され、次のメモリブロックBLKYのPageA1、PageB1を選択するためのアドレス情報が入力される。このとき、コントローラ140は、読出しクロックを停止することで、キャッシュレジスタCRからのデータ出力を一時停止してもよい。入力されたアドレス情報はアドレスレジスタ120に一時保持され、次いで、外部のコントローラからコマンドが入力されると、コントローラ140は、キャッシュレジスタCRの出力を開始させ、停止されていた次のデータから読出しが再開される。次いで、メモリブロックBLKXの最後のPageAM、PageBMのデータが出力される前に、次のメモリブロックBLKYのPageA1、PageB1のデータがページバッファPBに取り込まれる。そして、最後のPageBMが出力されている間に、ページバッファのPageA1のデータがキャッシュレジスタCRに転送される。こうして、ブロック間のバーストページ読出しを高速化することができる。また、連続的なバースト読出しを行うために、最後のPageAM、PageBMの出力が開始された後の期間は、次のメモリブロックBLKYのページを選択するためのコマンドの入力が禁止される。本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。