出力端子を介して、内部電源電圧を内部回路へ供給する電圧発生回路であって、第1電源と前記出力端子との間に配置される第1のドライブ素子を備え、前記第1のドライブ素子を制御することにより、基準電圧に基づく電圧を前記出力端子に供給するレギュレータと、前記第1電源と前記出力端子との間に配置され、活性状態のときに、前記第1電源の電圧を前記出力端子へ供給する第2ドライブ素子と、前記第1電源の電圧が、予め設定する検出電圧値以下である場合に、前記第1のドライブ素子と前記第2のドライブ素子とを活性状態に制御し、前記第1電源の電圧が前記検出電圧値を超えると、前記第2のドライブ素子を非活性状態に制御する制御部と、を備える電圧発生回路。前記制御部は、前記第1のドライブ素子のゲートを制御する電圧を制御して、前記第1のドライブ素子を活性状態にすることを特徴とする請求項1記載の電圧発生回路。前記制御部は、前記第2のドライブ素子を活性状態から非活性状態に制御するタイミングにおいて、前記第1のドライブ素子が活性状態を維持するように構成されることを特徴とする請求項1または2記載の電圧発生回路。前記制御部は、前記第1電源の電圧が前記検出電圧値以下であるか否かを検出し、検出結果を出力する端子を前記第2のドライブ素子のゲートに接続する検出部と、前記第1電源と前記第1のドライブ素子のゲートとの間に配置され、前記検出結果を出力する端子がゲートに接続される第3のドライブ素子と、を備えることを特徴とする請求項1乃至3のいずれか一項に記載の電圧発生回路。前記第3のドライブ素子は、前記第1電源の電圧が前記検出電圧値以下である場合、前記第1のドライブ素子のゲートへ前記第1電源の電圧を供給し、前記第1電源の電圧が前記検出電圧値を超えると、前記第1のドライブ素子のゲートに対して電圧の供給を停止することを特徴とする請求項4記載の電圧発生回路。前記検出部は、能動負荷回路を構成する2つのトランジスタと、差動対を構成する2つのトランジスタと、前記能動負荷回路を構成する2つのトランジスタのゲートと第2電源との間に配置される容量素子と、を備えることを特徴とする請求項4または5記載の電圧発生回路。前記制御部は、さらに、前記検出部と前記第3のドライブ素子との間に配置され、前記第1のドライブ素子のゲートを制御する電圧を緩やかに変化させるタイミング生成部を備えることを特徴とする請求項4乃至6のいずれか一項に記載の電圧発生回路。前記タイミング生成部は、前記第1電源の電圧が前記検出電圧値を超えたときに、前記第1のドライブ素子のゲートを制御する電圧の降下を遅延させる遅延素子を有することを特徴とする請求項7記載の電圧発生回路。前記タイミング生成部は、一方の端子が前記第2電源に接続される制御素子と、前記第3のドライブ素子と前記制御素子との間に接続され、前記遅延素子として機能する容量素子と、前記検出部と前記制御素子との間に配置され、前記検出部が出力する前記検出結果に基づいて前記制御素子を制御するスイッチ部と、を備え、前記スイッチ部は、前記第1電源の電圧が前記検出電圧値以下である場合、前記制御素子を活性状態に制御して前記容量素子を前記第2電源に接続し、前記第1電源の電圧が前記検出電圧値を超えると、タイミングを遅らせて前記制御素子を非活性状態に制御して前記容量素子を前記第2電源から切り離すことを特徴とする請求項8記載の電圧発生回路。しかしながら、特許文献1の技術は、降圧レギュレータと外部電源配線より直接内部電源電圧を供給する手段とを切替える際にレギュレータの出力電圧が変動し易いという課題が潜んでいる。言い換えると、外部電源電圧の変動に対して、レギュレータの出力電圧に変動が生じるという問題がある。その理由は、レギュレータ回路30pおよび電圧切換トランジスタ50pは、ノードNaの電圧レベルに応じて相補的に活性化されるため、たとえば外部電源電圧VCEが基準電圧V1より低くなる場合は、電圧切換トランジスタ50pがオフしてからレギュレータ回路30pが活性化するまでにタイムラグが生じ、内部電源電圧Vccの変動が生じてしまうからである。この課題に対して、特許文献1の技術は、レギュレータ回路の出力外付け部品として安定化容量を備えており、このようにすれば出力電圧の変動を抑えることが可能となる。その一方、出力外付け部品としての安定化容量は、実装基盤上の領域確保や部品付与により装置のコストが増加するなどのデメリットがある。近年、外付け部品として安定化容量を必要としない電源回路の要求が強まっている。発明者らは、レギュレータが備えるドライブ素子を制御することにより、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することを発見した。本発明に係る電圧発生回路の一態様は、出力端子を介して、内部電源電圧を内部回路へ供給する電圧発生回路であって、レギュレータ、第2のドライブ素子、及び、制御部を備える。レギュレータは、第1電源と前記出力端子との間に配置される第1のドライブ素子を備え、前記第1のドライブ素子を制御することにより、基準電圧に基づく電圧を前記出力端子に供給する。第2のドライブ素子は、前記第1電源と前記出力端子との間に配置され、活性状態のときに、前記第1電源の電圧を前記出力端子へ供給する。制御部は、前記第1電源の電圧が、予め設定する検出電圧値以下である場合に、前記第1のドライブ素子と前記第2のドライブ素子とを活性状態に制御し、前記第1電源の電圧が前記検出電圧値を超えると、前記第2のドライブ素子を非活性状態に制御する。第2のドライブ素子を活性状態にしている間、第1のドライブ素子を活性状態に制御することにより、第1電源の電圧が検出電圧値を超え、第2のドライブ素子が非活性状態に移行したときに、第1のドライブ素子が活性化されるまでの時間を要することなく、第1のドライブ素子を介して出力端子へ電流を供給することを可能とする。これにより、電圧の供給を第2のドライブ素子からレギュレータへ切り替える際に、内部回路に供給される電圧の変動を抑制することができる。本発明によれば、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することが可能となる。以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。実施形態1実施形態1の構成図1は、本発明の実施形態1の電源発生回路の構成例を示す図である。電源発生回路は、出力電圧配線出力端子5を介して、内部電源電圧を内部回路16へ供給する回路であり、レギュレータ10、ドライブ素子第2のドライブ素子2、制御回路制御部13を備える。内部回路16は、出力電圧配線から供給される内部電源電圧によって駆動される。レギュレータ10は、外部電源VDD第1電源3と出力電圧配線5との間に配置されるドライブ素子第1のドライブ素子1を備え、ドライブ素子1を制御することにより、基準電圧第1基準電圧6に基づく電圧を内部電源電圧として出力電圧配線5に供給する。レギュレータ10は、上述したドライブ素子1に加え、抵抗素子7、8、及び増幅回路17を備える。増幅回路17は、一方の入力端子を基準電圧6に接続され、他方の入力端子を配線15に接続され、基準電圧6と配線15の電圧との差電圧を増幅し、増幅した電圧を出力配線11へ出力する。配線15は、増幅回路17の他方の入力端子と、抵抗素子7及び抵抗素子8との間に配線され、抵抗素子7により、出力電圧配線5の電圧に比例した電圧が供給される。増幅回路17の出力配線11の電圧は、ドライブ素子1のゲートを制御する。基準電圧6は、内部回路16の内部電源電圧の定格値より低い電圧レベルが予め設定される。ドライブ素子2は、外部電源VDD3と出力電圧配線5との間に配置され、活性状態のときに、外部電源VDD3の電圧以降、適宜外部電源電圧ともいうを出力電圧配線5へ供給する。言い換えると、ドライブ素子2は、外部電源電圧を内部電源電圧として出力電圧配線5内部回路16へ供給する電圧供給回路として機能する。制御回路13は、外部電源VDD3の電圧レベルが、基準電圧第2基準電圧20に基づいて生成される検出電圧値以下である場合に、ドライブ素子1とドライブ素子2とを活性状態に制御し、外部電源VDD3の電圧レベルが検出電圧値を超えると、ドライブ素子2を非活性状態に制御する。制御回路13は、検出回路検出部14と制御素子第3のドライブ素子18とを備える。検出回路14は、外部電源VDD3に比例した電圧を検出する。具体的には、外部電源VDD3の電圧レベルが検出電圧値以下であるか否かを検出し、検出結果として、LレベルまたはHレベルの制御信号を出力配線検出結果を出力する端子12へ出力する。検出回路14は、出力配線12をドライブ素子2のゲート及び制御素子18のゲートに接続し、出力配線12からの制御信号によりドライブ素子2及び制御素子18の活性状態を制御する。具体的には、検出回路14は、外部電源VDD3の電圧レベルが検出電圧値以下である間、ドライブ素子2と制御素子18とを活性状態にする制御信号を出力し、外部電源VDD3の電圧レベルが検出電圧値を超えると、ドライブ素子2と制御素子18とを非活性状態にする制御信号を出力する。制御素子18は、外部電源VDD3とドライブ素子1のゲートとの間に配置され、ゲートが検出回路14の出力配線12と接続され、検出回路14からの制御信号により、活性状態が制御される。制御素子18は、ドライブ素子1のゲートを制御する電圧を制御して、ドライブ素子1の活性状態を制御するように構成されている。具体的には、制御素子18は、外部電源VDD3の電圧レベルが検出電圧値以下である場合検出回路14からの制御信号により活性状態になると、ドライブ素子1のゲート出力配線11へ外部電源VDD3の電圧を供給し、外部電源VDD3の電圧レベルが検出電圧値を超えると、ドライブ素子1のゲートに対して電圧の供給を停止する。図1では、ドライブ素子1をN型トランジスタ、ドライブ素子2及び制御素子18をP型トランジスタで構成している。上述した制御回路13によって、ドライブ素子1は、増幅回路17が出力する電圧にかかわらず、外部電源VDD3の電圧レベルが検出電圧値以下である間、言い換えると、制御素子18が活性状態である間、活性状態に制御されることになる。加えて、制御回路13は、ドライブ素子2を活性状態から非活性状態に制御するタイミング検出回路14の制御信号がLレベルからHレベルへ移行するタイミングにおいて、ドライブ素子1が活性状態を維持するように構成される。この点については、図3を用いて後述する。従って、ドライブ素子1は、増幅回路17が出力する電圧、あるいは、制御素子18が出力する電圧によって、言い換えると、出力配線11の電圧によって、制御されることになる。図2に、実施形態1の電圧発生回路が備える検出回路14の構成例を示す。検出回路14は、能動負荷回路を構成する2つのトランジスタ負荷段トランジスタ、差動対を構成し、外部電源VDD3の電圧と基準電圧20とを比較する2つのトランジスタ差動段トランジスタ、及び、増幅段回路21を有する比較回路から構成される。負荷段トランジスタは、出力側負荷段トランジスタ22と、負荷段カレントミラートランジスタ23とからなる。差動段トランジスタは、負側の差動入力トランジスタ27と、正側の差動入力トランジスタ28とからなる。実施形態1の動作図3は、本発明の実施形態1のタイミングチャートである。基準電圧20に基づいて生成する検出電圧値をVA以降、適宜検出回路14の検出電圧値VAともいうとする。レギュレータ10の特性によって決まる出力電圧が安定するときの電圧値をVB以降、適宜レギュレータ10の出力電圧値VBともいうとする。ここで、レギュレータ10の特性によって決まる出力電圧とは、基準電圧6と、出力電圧配線5の電圧に比例する配線15の電圧との差電圧を増幅する増幅回路17、及びドライブ素子1で構成によって決まる出力電圧をいう。レギュレータ10が出力電圧値VBを出力するときの増幅回路17の出力配線11の電圧値をVC以降、適宜、出力配線11の電圧値VCともいうとする。ここでは、検出回路14の検出電圧値VAは、レギュレータ10の出力電圧値VBより高く設定され、かつ、内部回路16の内部電源電圧の定格値以下の電圧に設定されることを前提とする。加えて、外部電源VDD3の電圧レベルが検出回路14の検出電圧値VA以下のとき、検出回路はLレベルの制御信号を出力配線12へ出力し、外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAを超えると、Hレベルの制御信号を出力配線12へ出力することを前提とする。図3では、時間の経過横軸に伴って、外部電源VDD3及び各配線において電圧が変化する様子を示す。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAより高くなるタイミングをt11とする。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VA以下ときには、制御回路13の制御によってドライブ素子1およびドライブ素子2は活性状態になっており、外部電源VDD3から内部回路16に電荷を供給している。具体的には、ドライブ素子2及び制御素子18は、外部電源VDD3の電圧レベルが検出回路14の検出電圧値VA以下の間、出力配線12に出力される制御信号によって、活性状態ON状態に制御される。ドライブ素子1は、制御素子18がオン状態であるためて、増幅回路17の動作状態に関わらず強制的に活性状態に制御される。従って、タイミングt11までは増幅回路17の出力配線11とレギュレータ10の出力電圧配線5との電圧は外部電源VDD3の電圧レベルと同じとなる。外部電源VDD3の電圧レベルが上昇して図3におけるタイミングt11で検出回路14の検出電圧値VAより高くなると、制御回路13の制御によってドライブ素子2が非活性状態となる。同時に、制御素子18はオフ状態非活性状態となる。これに伴い、ドライブ素子1は増幅回路17により制御されことになる。従って、レギュレータ10の出力電圧配線5と増幅回路17の出力配線11との電圧は、外部電源VDD3の電圧レベルから降圧された電圧となる。このとき、電圧は緩やかに降下し、出力電圧配線5は、レギュレータ10の出力電圧値VBに、増幅回路17の出力配線11は、増幅回路17の電圧値VCへ到達する。その後、フィードバック制御により出力電圧値VBあるいは電圧値VCが維持される。実施形態1のメカニズムおよび効果図3では、外部電源VDD3の電圧レベルが検出電圧値VAに上昇するまでタイミングt11までは、ドライブ素子2と制御素子18とは、検出回路14の出力配線12の制御信号Lレベルによって、活性状態オン状態を維持する。このため、制御素子18を介して、外部電源VDD3から増幅回路17の出力配線11へ電流が供給され、ドライブ素子1のゲートを制御する電圧が上昇する。その結果、ドライブ素子1およびドライブ素子2が活性状態となる。このように、タイミングt11までは、外部電源VDD3から出力電圧配線5へ電流が供給されるため、出力電圧配線5の電圧レベルは外部電源VDD3に追従して上昇する。加えて、外部電源VDD3の電圧レベルが低い状態例えば起動時から検出電圧値VAに上昇するまでタイミングt11までの間に、出力電圧配線5の電圧レベルがレギュレータ10の出力電圧値VBを上回ると、増幅回路17はフィードバック制御によって出力配線11の電圧を降下させようとする。このとき、出力電圧配線5の電圧レベルは上昇を続けているため、増幅回路17から出力される電圧がGNDレベルに到達する。しかし、制御素子18のドレインがドライブ素子1のゲートに接続しているため、ドライブ素子1は強制的に活性状態に制御される。このようにして、外部電源VDD3が検出回路14の検出電圧値VAより低い場合に、ドライブ素子1およびドライブ素子2がともに活性状態に維持されている。出力電圧配線5の電圧がレギュレータ10の出力電圧値VBのレベルを上回ったとしても、ドライブ素子1が活性状態から非活性状態に切り替わることがなく、活性状態を維持したままとなる。その結果、タイミングt11までは、増幅回路17の出力配線11とレギュレータ10の出力電圧配線5では、外部電源VDD3と同じ電圧レベルとなる。次に、タイミングt11で外部電源VDD3の電圧レベルが検出電圧値VAを上回ると、検出回路14からの制御信号がLレベルからHレベルになり、ドライブ素子2及び制御素子18は、活性状態オン状態から非活性状態オフ状態に変わる。これにより、ドライブ素子2を介して、外部電源VDD3から出力電圧配線5への電流の供給が止まるため、レギュレータ10の出力電圧配線5の電圧は下がろうとする。同時に、制御素子18を介して、外部電源VDD3から出力配線11への電流の供給が止まり、出力配線11の電圧も下がろうとする。ここで、出力配線11の電圧は下がるものの、一定期間、ドライブ素子1が活性状態に維持される。このため、ドライブ素子1が活性状態に維持されている間には、外部電源VDD3からドライブ素子1を介して出力電圧配線5へ電流が供給される。これは、検出回路14の制御信号がLレベルからHレベルに変化すると、制御素子18がオフ状態になるものの、ゲートを制御する電圧出力配線11の電圧が、ドライブ素子1を活性状態に制御できる電圧レベルを維持している期間が存在することにより生じる。その結果、ドライブ素子1を介して、外部電源VDD3から出力電圧配線5へ電流が供給され、出力電圧配線5の電圧低下速度が遅くなる。これにより、出力電圧配線5において急峻な電圧低下が抑制される。出力配線11の電圧が電圧値VCまで降下したタイミングをt12とする。タイミングt12以降、出力配線11の電圧が緩やかに降下することに応じて、増幅回路17のフィードバック制御が機能して、出力配線11へ出力する電圧が上昇することになる。その結果、出力電圧配線5の電圧がレギュレータ10の出力電圧値VBに制御され、出力配線11が増幅回路17の電圧値VCに制御されて、タイミングt12以降では安定した電圧の供給ができる。このように、タイミングt11からタイミングt12の間において、ドライブ素子1が活性状態を維持することにより、出力電圧配線5の急峻な電圧変動を抑制する。これにより、従来技術のように、ドライブ素子1が活性化するまでにタイムラグが生じ、レギュレータの出力電圧の変動が生じることを回避することができる。さらに、本実施形態では、外付け容量素子によって出力電圧の落ち込みを緩和する必要がなくなるため、外付け容量素子を削除することができる。合わせて、レギュレータの出力配線に外付け容量素子を接続するための端子を削除することが可能となる。これにより、回路面積の縮小や、製造に要する時間等を含めたコストの削減が可能になる。なお、実施形態1では、本実施形態の特徴及び効果が顕著となるように、検出回路14の検出電圧値VAが出力電圧値VBより大きい場合を説明した。しかしながら、検出電圧値VAが出力電圧値VBより小さい場合であっても、出力電圧配線5の急峻な電圧低下を抑制するという効果を奏することができることは言うまでもない。実施形態2実施形態2の構成図4に、本発明の実施形態2の検出回路14-2の構成例を示す。実施形態2における検出回路14-2は、図2に示す検出回路14の構成に加え、出力側負荷段トランジスタ22のゲートとGND第2電源、接地4間に容量素子29を有する。実施形態2の動作図5は、本発明の実施形態2の電圧電源回路の動作例を示すタイミングチャートである。外部電源VDD3が急峻に上昇した場合、外部電源VDD3の電圧が検出電圧値VAを上回るタイミングt21において、容量素子29が機能して出力側負荷段トランジスタ22のゲート配線25は緩やかに変化するため、出力側負荷段トランジスタ22のドレイン24の電圧は瞬時にハイレベルとなり、増幅段回路21を介して出力配線12は瞬時にハイレベルとなり、ドライブ素子2および制御素子18が瞬時に非活性状態に移行する。実施形態2のメカニズムおよび効果外部電源VDD3が急峻に上昇した場合において、ドライブ素子2および制御素子18が瞬時に非活性状態に移行するため、出力電圧配線5の電圧の上昇が抑えられる。実施形態3.実施形態3の構成図6は、本発明の実施形態3の制御回路13-3が備えるタイミング生成回路の構成例を示す図である。タイミング生成回路30タイミング生成部は、検出回路14の出力配線12と制御素子18の出力配線11との間に接続される。タイミング生成回路30は、容量素子34、制御トランジスタ制御素子35、及び、スイッチ回路スイッチ部39を備える。容量素子34は、制御素子18と制御トランジスタ35との間に配置され、制御トランジスタ35を介してGND4と接続される。制御トランジスタ35は、一方の端子がGND4に接続され、他方の端子が容量素子34に接続され、ゲートがスイッチ回路39の出力端子に接続される。具体的には、制御トランジスタ35は、N型トランジスタによって構成され、ソースをGND4、ドレインを容量素子34配線37に接続され、ゲートをスイッチ回路39の出力端子配線36に接続される。スイッチ回路39は、検出回路14と制御トランジスタ35との間に配置され、検出回路14が出力する制御信号出力配線12の電圧に基づいて制御トランジスタ35を制御する。具体的には、スイッチ回路39は、外部電源VDD3の電圧が検出電圧値VA以下である場合、制御トランジスタ35を活性状態に制御して容量素子34をGND4に接続し、外部電源VDD3の電圧が検出電圧値を超えると、タイミングを遅らせて制御トランジスタ35を非活性状態に制御して容量素子34をGND4から切り離す。具体的には、スイッチ回路39は、P型トランジスタ31、N型トランジスタ32、抵抗素子33、及び、容量素子38から構成される。P型トランジスタ31のドレインとN型トランジスタ32のドレインとは、制御トランジスタ35へ接続する配線36に接続される。P型トランジスタ31のソースは外部電源VDD3に接続される。N型トランジスタ32のソースは抵抗素子33を介してGND4に接続される。P型トランジスタ31のゲートとN型トランジスタ32のゲートは検出回路14の出力配線12に接続される。容量素子38は制御トランジスタ35のゲートに接続する配線36とGND4との間に配置される。実施形態3の動作図7は、本発明の実施形態3の電圧発生回路の動作例を示すタイミングチャートである。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAより低い場合、出力配線12はGNDレベルになっており、P型トランジスタ31はオン状態、N型トランジスタ32はオフ状態であるためゲート配線36の電圧は外部電源3の電圧レベルとなっている。そのため制御トランジスタ35はオン状態に制御され、配線37がGNDレベルとなって容量素子34が遅延素子として機能する。また、出力電圧配線5はドライブ素子2が活性状態にあるため外部電源3の電圧レベルとなっており、出力配線11は制御素子18がオン状態であるため、外部電源3の電圧レベルとなっている。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAを上回る時点で、出力配線12は外部電源3の電圧レベルとなり、P型トランジスタ31はオフ状態、N型トランジスタ32はオン状態であるため、ゲート配線36の電圧は下がるが、電圧の低下スピードは抵抗素子33と容量素子38によって遅延が付くため緩やかに低下する。ゲート配線36の電圧が制御トランジスタ35の閾値電圧まで下がると制御トランジスタ35がオフ状態となり、配線37がフローティングとなって容量素子34は遅延素子として機能しなくなる。実施形態3のメカニズムおよび効果外部電源VDD3が検出回路14の検出電圧値VAを超えてから制御トランジスタ35がオフ状態になるまでに、抵抗素子33と容量素子38によって所定の時間が確保され、容量素子34は遅延素子として機能する。このため、出力配線11へ電圧が供給されることになり、増幅回路17の出力配線11の電圧レベルが緩やかに変化する。このとき、実施形態1に比べ、ドライブ素子1は、活性状態の期間が延長され、かつ、出力配線11は、高い電圧レベルに維持される時間が長くすることができる。これにより、ドライブ素子1を介して、外部電源VDD3から出力電圧配線5へ、実施形態1に比べ、より多くの電流が供給されることになり、出力電圧配線5の変化をより緩やかに変化させることができる。なお、制御トランジスタ35がオフ状態になると容量素子34は遅延素子として機能しなくなるため、制御トランジスタ35がオフした状態ではレギュレータ動作に影響しない。その他の実施形態上記各実施形態では、電圧発生回路の構成例を示したがこれに限られるわけではない。例えば、制御回路13、13-3は、ドライブ素子1のゲートを制御する電圧を用いて、ドライブ素子1を活性状態にするように構成されていること、あるいは、ドライブ素子2を活性状態から非活性状態に制御するタイミングにおいて、ドライブ素子1が活性状態を維持するように構成されることを満たす回路構成であれば、その他の構成により実現してもよい。実施形態3の図6では、実施形態1の検出回路14を用いて説明したが、実施形態2の検出回路14-2を用いる場合であってもよい。上記説明したように、本発明の各実施形態では、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することを可能にする半導体集積回路の電圧発生回路に関して説明した。電圧発生回路は、ドライブ素子1を介して外部電源電圧を降圧した電圧を内部回路に供給する機能、外部電源の電圧レベルが所定の検出電圧値VAより低い場合に、ドライブ素子2を介して外部電源電圧を内部回路に供給する機能、及び、外部電源の電圧レベルが所定の検出電圧値VAより低い場合に、第1のドライブ素子と第2のドライブ素子とをともに活性状態に制御する制御回路とを有する。制御回路は外部電源電圧に比例した電圧を検出する検出回路を有し、外部電源の電圧レベルが所定の検出電圧値VAより低いときには、第1のドライブ素子および第2のドライブ素子はともに活性状態に制御することによって、外部電源から内部回路に電荷を供給し、外部電源の電圧レベルが所定の検出電圧値VAより高くなると、第2のドライブ素子を非活性状態に制御するともに、第1のドライブ素子が増幅回路によりレギュレート制御されるように構成される。このように、第2のドライブ素子が活性状態から非活性状態に移行するときに、第1のドライブ素子は活性状態にあり、第1のドライブ素子を非活性状態から活性状態にするまでのタイムラグがなくなる。これによって電圧発生回路が出力する出力電圧の落ち込みを抑えることが可能となる。なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。