基板と、前記基板上の第1導電型のエピタキシャル成長層と、前記エピタキシャル成長層上の第2導電型の拡散層と、前記拡散層を貫通し、先端が前記エピタキシャル成長層に達するトレンチゲートと、前記トレンチゲートの先端に接するように前記エピタキシャル成長層に形成された、前記エピタキシャル成長層よりもキャリア濃度の低い、第1導電型の低キャリア濃度部と、を備えたことを特徴とするトレンチゲート型半導体装置。前記トレンチゲートの先端は、前記エピタキシャル成長層と前記拡散層の界面から3.5μm以上前記エピタキシャル成長層側にあることを特徴とする請求項1に記載のトレンチゲート型半導体装置。前記低キャリア濃度部のキャリア濃度は1.0×1011~1.0×1014cm-3のいずれかの値であることを特徴とする請求項1又は2に記載のトレンチゲート型半導体装置。前記トレンチゲートの上に形成されたコバルトシリサイド膜を備えたことを特徴とする請求項1乃至3のいずれか1項に記載のトレンチゲート型半導体装置。前記トレンチゲート型半導体装置はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1乃至4のいずれか1項に記載のトレンチゲート型半導体装置。前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項5に記載のトレンチゲート型半導体装置。特許文献1に開示される半導体装置は、トレンチゲートの深さを浅くするため、アバランシェ耐量を向上させることができない。また、半導体装置のアバランシェ耐量を向上させるためにトレンチゲートの深さを深くすると主耐圧が悪化する。本発明は、上述のような課題を解決するためになされたもので、アバランシェ耐量と主耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。本願の発明に係るトレンチゲート型半導体装置は、基板と、該基板上の第1導電型のエピタキシャル成長層と、該エピタキシャル成長層上の第2導電型の拡散層と、該拡散層を貫通し、先端が該エピタキシャル成長層に達するトレンチゲートと、該トレンチゲートの先端に接するように該エピタキシャル成長層に形成された、該エピタキシャル成長層よりもキャリア濃度の低い、第1導電型の低キャリア濃度部と、を備えたことを特徴とする。本発明によれば、トレンチゲートを深く形成するとともにトレンチゲートの先端に低キャリア濃度部を形成するのでトレンチゲート型半導体装置のアバランシェ耐量と主耐圧を向上させることができる。実施の形態1.図1は、本発明の実施の形態1に係るトレンチゲート型半導体装置の断面図である。トレンチゲート型半導体装置10は基板12を備えている。基板12上にn型以後、第1導電型というのエピタキシャル成長層14が形成されている。エピタキシャル成長層14の層厚図1にLで示すは10μmである。なお、Lの値はトレンチゲート型半導体装置の耐圧によって変わるものであり、本発明の実施の形態1ではトレンチゲート型半導体装置10の耐圧を75VとするとためにLの値を10μmとしている。エピタキシャル成長層14上にp型以後、第2導電型というの拡散層16が形成されている。そして、拡散層16を貫通し、先端がエピタキシャル成長層14に達するようにトレンチゲート18が形成されている。トレンチゲート18の先端は、エピタキシャル成長層14と拡散層16の界面から3.5μmエピタキシャル成長層14側にある。なお、トレンチゲートがエピタキシャル成長層14と拡散層16の界面からエピタキシャル成長層14側へ伸びる長さをトレンチゲートの深さということがある。トレンチゲート18の先端に接して、エピタキシャル成長層14のキャリア濃度多数キャリアのキャリア濃度をいう、以下同じよりもキャリア濃度の低い第1導電型の低キャリア濃度部20が形成されている。低キャリア濃度部20はエピタキシャル成長層14に形成されている。この低キャリア濃度部20は、エピタキシャル成長層14と導電型が反対のイオンであるボロンをカウンタードーズすることによりキャリア濃度を1.0×1011cm-3まで低減した第1導電型の部分である。ボロンのカウンタードーズは、トレンチゲート18を形成する工程で用いるマスクを用いたイオン注入により行われる。なお、イオン注入では低キャリア濃度部20がn型第1導電型を維持できる程度にドーズ量を制御してボロンを注入する。トレンチゲート18に接して第1導電型のソース22が形成されている。ソース22と別のソース22の間には第2導電型の拡散層24が形成されている。さらに、トレンチゲート18と接してゲート配線26が形成されている。さらに、ソース22と接してソース電極30が形成されている。ソース電極30は、層間膜28を介してゲート配線26と接している。ここまでは基板12の表面側の構造を説明したが、基板12の裏面にはコレクタ電極32が形成されている。図2は、本発明の実施の形態1に係るトレンチゲート型半導体装置10の最外周部とその近傍の断面図である。トレンチゲート型半導体装置10はその最外周部に第2導電型の拡散層40を備えている。拡散層40は、エピタキシャル成長層14と接するように形成されており、トレンチゲート型半導体装置10のターンオフ時のアバランシェ耐量を向上するために設けられている。本発明の実施の形態1に係るトレンチゲート型半導体装置10によれば、トレンチゲート18の先端は、エピタキシャル成長層14と拡散層16の界面から3.5μmエピタキシャル成長層14側にある。すなわち、トレンチゲート18が深く形成されている。よって、トレンチゲート型半導体装置のターンオフ時に拡散層40のみならずトレンチゲート18にも電界集中が起こる。こうして、ターンオフ時のエネルギーがチップ全体に分散される。ここで、ターンオフ時のトレンチゲート18直下における空乏層の伸び方について図3を参照して説明する。図3は、トレンチゲート型半導体装置のターンオフ時のトレンチゲート18直下における空乏層の伸び方を示す図である。ターンオフ時には等電位線50がトレンチゲート18の形状に沿って伸びるので、トレンチゲート18の深さが深いことにより空乏層が基板12の裏面に早く到達する。従って、ターンオフ時に拡散層40に過剰な電界集中が起こることを防止し、アバランシェ耐量を向上できる。ここで、トレンチゲート18の深さを深くすると、トレンチゲート18先端と基板12の距離が短くなりトレンチゲート型半導体装置10の主耐圧低下が懸念される。ところが、本発明の実施の形態1に係るトレンチゲート型半導体装置10によれば、トレンチゲート18先端に低キャリア濃度部20が形成されておりトレンチゲート18先端直下の比抵抗が高くなる。その結果、トレンチゲート18先端直下の空乏層の厚みが増大するため、主耐圧を向上できる。本発明の実施の形態1に係るトレンチゲート型半導体装置10は様々な変形が可能である。たとえば、トレンチゲート18の深さは3.5μmとしたが、トレンチゲート18の先端がエピタキシャル成長層14に達する限り、ターンオフ時にトレンチゲート18にも電界集中を負担させアバランシェ耐量を向上できる。よってトレンチゲート18の深さは3.5μmに限定されない。なお、アバランシェ耐量を十分に向上させるためには、トレンチゲート18の深さは3.5μm以上であることが望ましい。エピタキシャル成長層14の層厚は10μmに限定されない。エピタキシャル成長層の最適な層厚Lはトレンチゲート型半導体装置の耐圧クラスによって変わる。たとえば、耐圧が100VクラスであればLは11.5μm、耐圧が150VクラスであればLは16μmであることが望ましい。低キャリア濃度部20のキャリア濃度は1.0×1011cm-3であるとしたが、本発明はこれに限定されない。トレンチゲート型半導体装置の主耐圧を向上させるためにはトレンチゲート先端と基板の間に比抵抗の高い部分を形成する必要があるため、低キャリア濃度部のキャリア濃度は1.0×1011~1.0×1014cm-3のいずれかの値であることが望ましい。本発明の実施の形態1に係るトレンチゲート型半導体装置10では、アバランシェ耐量を向上させるためにトレンチゲートの深さを深くしたが本発明はこれに限定されない。すなわち、トレンチゲート先端と基板の距離を縮めればアバランシェ耐量を向上できるので、エピタキシャル成長層の層厚を薄くしてもトレンチゲートの深さを深くすることと同じ効果を得ることができる。本発明の実施の形態1では第1導電型をn型、第2導電型をp型としたが導電型を逆転させてもよい。また、トレンチゲート型半導体装置10を、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体は耐電圧性などに優れるため、トレンチゲート型半導体装置を小型化することができる。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。実施の形態2.図4は、本発明の実施の形態2に係るトレンチゲート型半導体装置の断面図である。本発明の実施の形態2に係るトレンチゲート型半導体装置は、ポリシリコンで形成されたトレンチゲート18上にコバルトシリサイド膜CoSi膜60を備えている。このコバルトシリサイド膜60は、スパッタ法で形成されたコバルトをトレンチゲート18と反応させて形成されたものである。図4のトレンチゲート型半導体装置において、本発明の実施の形態1のトレンチゲート型半導体装置と共通する部分には同一符号を付して説明を省略する。本発明の実施の形態2に係るトレンチゲート型半導体装置によれば、本発明の実施の形態1に係るトレンチゲート型半導体装置の効果を得つつ、コバルトシリサイド膜60によりゲート抵抗を下げて装置のオン抵抗を低減できる。