"メモリチップとロジックチップとを備えた半導体装置であって、前記ロジックチップは、内部ロジック回路と、前記内部ロジック回路及び前記メモリチップと接続され、外部端子から前記メモリチップにアクセスして前記メモリチップをテストするテスト処理回路とを備え、前記テスト処理回路は、前記メモリチップをテストする際には、前記外部端子と前記メモリチップとの間の信号転送レートをテスト速度に応じて選択可能な高速テスト制御回路を有する半導体装置。前記高速テスト制御回路は、前記テスト処理回路がテストをする際に、前記信号転送レートを所望の信号転送レートとする高速テスト調整回路を有する請求項1記載の半導体装置。テスト時に、前記高速テスト制御回路は、前記外部端子からのテスト信号を、直接あるいは前記高速テスト調整回路を経由して、前記メモリチップに供給する請求項1又は2記載の半導体装置。前記テスト処理回路は、第1のセレクタを有し、前記第1のセレクタは、第1の選択信号に応じて、前記外部端子からのテスト信号と、前記高速テスト調整回路を介したテスト信号とのいずれか一方を選択出力する請求項2又は3記載の半導体装置。前記テスト処理回路は、第2のセレクタを有し、前記第2のセレクタは、第2の選択信号に応じて、前記外部端子からのテスト信号と、前記内部ロジック回路からのユーザ信号とのいずれか一方を選択出力する請求項1乃至4のいずれか1項記載の半導体装置。前記高速テスト調整回路は、複数段のフリップフロップから構成されることを特徴とする請求項2乃至5のいずれか1項記載の半導体装置。前記複数段のフリップフロップはシリアル接続されていることを特徴とする請求項6に記載の半導体装置。前記複数段のフリップフロップには、外部端子より入力されたクロックが供給されることを特徴とする請求項6乃至7のいずれか1項記載の半導体装置。前記クロックが入力される外部端子は、前記内部ロジック回路のクロックとは別個に設けられている請求項8に記載の半導体装置。前記ロジックチップと接続された複数の前記メモリチップを有し、前記ロジックチップのテスト処理回路により前記複数のメモリチップを個別にテストすることを特徴とする請求項1乃至9のいずれか1項記載の半導体装置。前記ロジックチップ内に複数の前記テスト処理回路を有し、前記複数のテスト処理回路に一対一で対応する複数のメモリチップを有することを特徴とする請求項1乃至10のいずれか1項記載の半導体装置。前記半導体装置は、SiPSystemInPackageであることを特徴とする請求項1乃至12のいずれか1項記載の半導体装置。メモリチップと、内部ロジック回路、並びに前記メモリチップ及び内部ロジック回路に電気的に接続されたテスト処理回路を備えるロジックチップとを有し、前記テスト処理回路は、外部端子から入力されるテスト信号を前記メモリチップに供給することで当該メモリチップのテストを実行する半導体装置のテスト方法であって、前記テスト信号を、前記テスト処理回路に設けられた、前記外部端子と前記メモリ回路との間の信号転送レートをテスト速度に応じて選択可能な高速テスト制御回路を介して前記メモリチップに供給し、前記メモリチップをテストする半導体装置のテスト方法。前記テスト処理回路が実動作速度で高速テストをする際には、前記高速テスト制御回路の高速テスト調整回路を使用し、前記外部端子と前記メモリチップとの間の信号転送レートを所望の信号転送レートとして前記高速テストを実行することを特徴とする請求項13記載の半導体装置のテスト方法。前記テスト処理回路が前記実動作速度より遅い速度の低速テストをする際には、前記高速テスト制御回路により、前記外部端子と前記メモリチップとの間の信号転送レートを前記実動作速度より遅い信号転送レートとして前記低速テストを実行することを特徴とする請求項13又は14記載の半導体装置のテスト方法。しかしながら、上述したように、特許文献1に記載の半導体装置は、ロジックチップ内にメモリチップのテスト用BISTを用いたものである。よって、メモリチップをBISTによりテストする場合には、メモリチップの実動作速度でのテストが可能であるが、メモリチップのロウ/カラムの構成に対応したBIST回路を作成する必要がある。同じビット数のメモリでも製造プロセス対応するデザインルールによって最適なロウ数、カラム数の割合が変わる場合があり、マーチングテストやチェッカーボードテストなどの想定したロウ数及びカラム数に基づいて行うテストでは、1個のBISTで異なるロウ数/カラム数のメモリチップに対応することが困難だからである。また、特許文献2に記載の半導体装置は、テストモード時に外部端子からテスト信号を供給して、メモリチップのテストを行うためのテスト回路をロジックチップに内蔵したものである。よって、外部からテスト信号を入力できるので、ロウ数及びカラム数の如何にかかわらず、内部回路を変更することなく所望のテストが可能である。しかしながら、テスト時にテストデータ信号入力端子からメモリチップへ入力するテスト信号の信号遅延、及びメモリチップからテストデータ信号端子へ取り出すテスト結果信号の信号遅延が障害となって、メモリチップの実動作速度でのテストが困難となる場合が生じる。つまり、テスト周波数が高速になると、ロジックチップ内の信号遅延が障害となって、所望の動作周波数での高速テストが困難になるという問題点がある。本発明にかかる半導体装置は、メモリチップとロジックチップとを備えた半導体装置であって、前記ロジックチップは、内部ロジック回路と、前記内部ロジック回路及び前記メモリチップと接続され、外部端子から前記メモリチップにアクセスして前記メモリチップをテストするものである。本発明においては、前記外部端子から前記メモリチップにアクセスしてテストする際に、テスト速度に応じた信号転送レートを選択することができる高速テスト制御回路を有する。よって、例えば実動作周波数での高速テストを実行する際においては、高速テストに応じた信号転送レートとするなどテスト速度に応じた信号転送レートを選択してメモリ回路をテストすることができる。ここで、メモリ回路をアクセスするとは、メモリ回路のリード及びライト動作の制御を行い、かつリードデータの観測が可能であることを示す。本発明によれば、所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、SiP型半導体装置におけるメモリチップのテストに適用したものである。実施の形態1.図1は本発明の実施の形態1にかかる半導体装置を示すブロック図である。本実施の形態にかかるSiP型半導体装置以下、SiPという。101は、有機基板インターポーザ102上に、ロジックチップ103Aとメモリチップ103Bとが搭載されている。ロジックチップ103Aは、内部ロジック回路20及びテスト処理回路21を内蔵し、かつ複数のテスト端子23n、及び2つのテストモード選択端子241、242がそれぞれ外部端子として接続されている。このテスト端子23n、及びテストモード選択端子241、242は、ユーザが使用する外部端子数との兼ね合いにより、外部専用端子、または外部兼用端子のどちらにも設定可能である。また、ロジックチップ103Aとメモリチップ103Bとは、バンプやワイヤなどで直接接続されているのみであり、メモリチップ103Bの各端子は外部端子として取り出されていないものとする。ここで、本実施の形態にかかるテスト処理回路21は、テスト回路121と、高速テスト制御回路122とを有する。テスト回路121は、特許文献2に記載のテスト回路316と同様の機能を有する。一方、高速テスト制御回路122は、SiP101において、テスト回路121を介してメモリチップ103Bのアクセス端子へ接続され、外部端子であるテスト端子23nからメモリチップ103Bのリード及びライト動作を制御し、かつリードデータを観測するアクセスすることでメモリチップ103Bのテストをする。そして、この高速テスト制御回路122は、テスト端子23nとメモリチップ103Bとの間において、テスト速度に応じた信号転送レートを選択可能となっている。すなわち、実動作速度での高速テストの際には、テスト端子23nとアクセス端子との間の信号転送レートを所望の信号転送レートとしたり、低速テストの際には、実動作速度より低い信号転送レートとしたりすることができる。このため、この高速テスト制御回路122は、詳細は後述するがテスト速度に応じた信号転送レートに合わせ、テスト信号のタイミングを調整することで、テスト信号の同期信号からの遅延の影響を低減する機能を有する。このことにより、メモリチップ103Bの高速テスト実動作速度テストの困難度が低減される。また、外部端子であるテスト端子23nから所望のテスト信号を供給することができ、メモリチップ103Bのロウ/カラム数にかかわらず、内部回路を変更することなく所望の高速テストが可能となる。図2は上記テスト処理回路21を示すブロック図である。テスト処理回路21は、テスト回路121と高速テスト制御回路122とを有する。テスト回路121は、入出力切替回路B28を有し、高速テスト制御回路122は、テストモード切替回路25、入出力切替回路A26、及び信号切替回路27を有する。テストモード選択端子241、242は、配線7、8を介して高速テスト制御回路122のテストモード切替回路25へ接続される。テストモード切替回路25の各出力信号は、入出力切替回路A26、入出力切替回路B28、信号切替回路27へ入力される。テストモード切替回路25は、テストモード選択端子241、242からの信号に基づき、メモリチップ103Bの単体テストモードをするか否か、及び低速テストモードもしくは高速テストモードかを選択して、入出力切替回路A26、入出力切替回路B28、信号切替回路27の各回路を所定のモードに設定する。また、入出力切替回路A26には、テスト端子23nから配線1~6を介して、それぞれデータ信号A、アドレス信号A、制御信号A、クロック信号A、I/O制御信号I1、I2が供給される。さらに、I/O制御信号I1は、入出力切替回路B28にも供給される。低速テストモード時には、I/O制御信号I2は無効とし、I/O制御信号I1によりデータ信号A、およびデータ信号Bのイネーブル切り替えを行い、メモリチップ103Bに対するデータ信号のWRITE/READ制御を行う。一方、高速テストモード時には、I/O制御信号I1によりデータ信号B、またI/O制御信号I2によりデータ信号Aのイネーブル切り替えを個別に行い、メモリチップ103Bに対するデータ信号のWRITE/READ制御を高速に行う。入出力切替回路A26の出力信号であるデータ信号、アドレス信号、制御信号、及びクロック信号は、信号切替回路27に供給され、前記クロック信号は入出力切替回路B28へも供給される。信号切替回路27の出力信号であるデータ信号、アドレス信号、及び制御信号は、入出力切替回路B28に供給される。さらに内部ロジック回路20から、配線13~17を介して、入出力切替回路B28へそれぞれ実動作時のデータ信号、アドレス信号、制御信号、クロック信号、及びデータイネーブル信号が供給される。また、内部ロジック回路20から、高速テスト制御回路122の入出力切替回路A26へ、配線18を介して実動作時のユーザモード信号が供給される。入出力切替回路B28は、テストモードの際には、信号切替回路27からのデータ信号、アドレス信号、制御信号及び入出力切替回路A26からのクロックを選択し、一方、実動作モードユーザモードの際には、内部ロジック回路20からのデータ信号、アドレス信号、制御信号、及びクロック信号を選択し、配線9~12を介してメモリチップ103Bへ供給する。図3は図2に示すテスト処理回路21の詳細の一例を示す図である。上述したように、高速テスト制御回路122は、外部端子であるテスト端子23n231~236と接続される。そして、テスト端子231~233を介してデータ信号A、アドレス信号A、制御信号Aが入力される。これらの信号は、それぞれバッファ31、32、33を介して、ANDゲート42、43、44の一方の入力端子に入力される。このANDゲート42、43、44の他方の入力端子には、外部端子であるテストモード選択端子241、及び242から入力されるテストモード選択信号I1及びテストモード選択信号I2を入力としたORゲート41の出力信号が入力される。さらにANDゲート42、43、44の出力信号は、セレクタ51、52、53の一方の入力端子に直接接続され、もう一方の入力端子には高速テスト調整回路47、48、49の出力が入力される。セレクタ51、52、53により、低速テストモードの際は、ANDゲート42、43、44の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路47、48、49の出力信号が選択される。このため、前記セレクタ51、52、53には、選択信号として、テストモード選択信号I2が供給される。さらに、セレクタ51、52、53の出力信号は、セレクタ54、56、57の一方の入力端子に供給され、前記セレクタ54、56、57の他方の入力端子は内部ロジック回路20からの信号が入力される。また選択信号として、前記ORゲート41の出力が供給され、テストモードの際には、セレクタ51、52、53の出力信号を選択し、実動作モードの際には内部ロジック回路20からの信号を選択出力する。このセレクタ54、56、57の出力信号は、バッファ60、62、63を介して、それぞれデータ信号B、アドレス信号B、制御信号Bとして、メモリチップ103Bへ出力される。また、データ信号Bは、メモリチップ103Bから供給され、バッファ59を介してANDゲート50の一方の入力端子、及び内部ロジック回路20に接続される。ANDゲート50の他方の入力端子には、ORゲート41の出力信号が供給される。さらに、ANDゲート50の出力信号は、セレクタ39の一方の入力端子に供給され、もう一方の入力端子には高速テスト調整回路46の出力信号が供給される。セレクタ39により、低速テストモードの際は、ANDゲート50の出力信号が選択され、また、高速テストモードの際は、高速テスト調整回路46の出力信号が選択される。このため、セレクタ39には、選択信号として、テストモード選択信号I2が供給されている。さらに、セレクタ39の出力信号は、セレクタ37の一方の入力端子に供給され、他方の入力端子には配線18が接続され内部ロジック回路20のユーザモード信号が供給される。また選択信号としてORゲート41の出力信号が供給され、テストモード時にはセレクタ39の出力が、実動作モードのときには内部ロジック回路20のユーザモード信号が選択出力される。セレクタ37の出力は、バッファ30を介して、テスト端子231から出力される。クロック信号Aは、外部端子であるテスト端子234から入力され、バッファ34を介してさらにANDゲート45の一方の入力端子に供給される。このANDゲート45の他方の入力端子には、ORゲート41の出力信号が供給される。さらに、ANDゲート45の出力信号は、高速テスト調整回路46、47、48、49のクロック入力信号となると共にセレクタ58の一方の入力端子に供給される。セレクタ58の他方の入力端子は配線16に接続され内部ロジック回路20のクロック信号が供給される。そして、選択信号としてORゲート41の出力信号が供給され、テストモード時にはテスト端子234からのクロック信号Aが選択出力され、実動作モードの時には、内部ロジック回路20のクロック信号が選択出力される。セレクタ58の出力は、バッファ64を介して、クロック信号Bとしてメモリチップ103Bへ供給される。I/O制御信号I1、及びI/O制御信号I2は、外部端子であるテスト端子235、236から供給され、それぞれバッファ35、36を介し、セレクタ40に入力される。このセレクタ40には、選択信号として、テストモード選択信号I2が供給され、低速テストモード又は高速テストモードに応じてI/O選択信号I1、I2が選択出力される。セレクタ40の出力は、セレクタ38の一方の入力端子に接続され、他方の入力端子は配線18と接続され内部ロジック回路20のユーザモード信号が供給される。このセレクタ38には、選択信号としてORゲート41の出力信号が供給され、テストモード時にはセレクタ40の出力が選択出力され、実動作モードのときには内部ロジック回路20のユーザモード信号が選択出力される。このセレクタ38の出力は、バッファ30のイネーブル信号となる。I/O制御信号I1が供給されるバッファ35の出力は、セレクタ55の一方の入力端子と接続され、他方の入力端子は配線17と接続され内部ロジック回路20のデータイネーブル信号が供給されている。このセレクタ55は選択信号としてORゲート41の出力が供給され、テストモード時には、I/O制御信号I1を選択出力し、実動作モード時には内部ロジック回路20のデータイネーブル信号が選択出力される。セレクタ55の出力は、インバータ61を介し、バッファ60のイネーブル信号となる。なお、上記回路構成例は、これに限定されるものではなく、所望の機能を実現可能であれば、任意の回路構成に変更可能である。次に、高速テスト調整回路について説明する。ここでは先ず、本実施の形態における高速テスト調整回路の説明をする前にその原理について説明する。一般的に、PVTプロセス、電圧、温度バラツキに基づく素子特性変動に因る遅延時間のばらつき、及び信号配線の長さによる遅延時間の増大は、例えばフロップフロップのセットアップ時間の増大を招く。すなわち、従来は、遅延時間のバラツキ又は増大によって、フリップフロップのセットアップ時間が大きくなるなどして高速テストが困難であった。これに対し、本実施の形態においては、複数のRetiming用フリップフロップを高速テスト調整回路として設けることで、素子特性変動に因る遅延時間のバラツキを抑制する。このことにより、高速な信号を長距離に渡って伝播することを可能とし、結果高速テストを可能とするものである。図4は、高速テスト調整回路の原理を説明する図である。図4aに示すように、抵抗Ra、RbコンデンサCa、Cbを有する回路151にフリップフロップFFaが接続されている場合、PVTバラツキに基づく閾値などの素子特性の変動が右図に示すようにΔあるとする。そして、当該閾値の変動Δによる遅延時間の変動がΔT1であるとする。回路151の抵抗Ra、Rb、コンデンサCa、Cbの値が大きくなると、この遅延時間の変動ΔT1が大きくなり、例えばフリップフロップFFaのセットアップ時間が増大して高速テストを行なうことができない。これに対し、図4bに示すように、回路151の間にFFbを設けると、回路152a、152bのようになる。これらの回路152a、152bの閾値の変動は右図に示すように、図4aと同じくΔであるが、フリップフロップFFb、FFcに対する遅延時間の変動がΔT2と短くなる。よってセットアップ時間を短くすることができ高速テストが可能となる。本実施の形態においては、この原理を利用し、高速テスト調整回路として、Retiming用のフリップフロップをロジックチップ103A内に必要に応じた数、配置することで、遅延時間の変動を抑制し、高速テストを可能とするものである。具体的には、本実施の形態においては、メモリの高速テストに使用するテスト信号のうち、データ信号、アドレス信号及び制御信号を高速テスト調整回路を介してメモリへ供給することで、高速テストを可能とする。なお、テストの際に使用するクロック信号は高速テスト調整回路を介さずそのままメモリへ供給する。図5は図3内の高速テスト調整回路46~49を示す一例である。本実施の形態における高速テスト調整回路は、複数段のフリップフロップから構成される。なお、図5においては、簡単のため、2つのフリップフロップ70、71のみを示す。クロック入力信号は、各フリップフロップ70、71のクロック入力へそれぞれ供給される。また、データ入力信号は、フリップフロップ70のデータ入力へ入力され、フリップフロップ70の出力をシフトレジスタ構成で接続されたフリップフロップ群を介し、最終段であるフリップフロップ71の出力からデータ出力信号として出力される。このフリップフロップの段数は所望のテスト周波数により任意に設定可能である。すなわち、フリップフロップによりデータ信号を順次転送することで、その間の信号遅延によるタイミングのずれを吸収する。よって、例えば高速テスト調整回路が配置される信号配線が長く、テスト周波数が高い場合には、信号遅延が大きくなるため、このフリップフロップの段数を増やせばよい。次に、本実施の形態にかかるSiPの動作について説明する。先ず、メモリチップ103Bのテスト方法の概要について説明する。外部端子のテストモード選択端子241、242から、ロジックチップ103A内のテスト処理回路21に対し、実動作モードかメモリチップ103Bの単体テストモードかの設定を行い、テストモードである場合には、低速テストモードもしくは高速テストモードの設定を行う。次に、外部端子であるテスト端子23nを使用し、メモリベンダ所有の高品質なテストプログラムを用いて、ロジックチップ103Aを経由して、メモリチップ103BへWRITE、READ動作を行い、メモリチップ103Bの良品/不良品の判定を行う。なお、テストプログラムは、低速テスト、高速テストに応じてテスト項目毎にそれぞれ存在する。次に、テスト処理回路21の動作について説明する。まず、テストモード選択端子241、242から、配線7、8を用いてテストモード選択信号I1、テストモード選択信号I2をテストモード切替回路25に入力し、実動作モードユーザモード、低速テストモード、又は高速テストモードの各種モードの設定を行う。テストモード切替回路25は、入出力切替回路A26、信号切替回路27、入出力切替回路B28に対し、各モードの設定を行う。入出力切替回路A26は、テストモード切替回路25の出力信号より、実動作モードとテストモードとの切り替え設定を行う。低速テストまたは高速テストのテストモード時は、テスト端子23nから配線1~4を介して入力されるデータ信号A、アドレス信号A、制御信号A、クロック信号Aを、それぞれデータ信号、アドレス信号、制御信号、クロック信号として信号切替回路27へ出力する。また、配線5,6を用いて入力されるI/O制御信号I1、I/O制御信号I2により低速テスト又は高速テストのデータ信号Aのイネーブルを切り替える。本実施の形態においては、低速テストモードではI/O制御信号I1をイネーブル信号として使用し、高速テストモードではI/O制御信号I2をイネーブル信号として使用している。一方、実動作モードのときは、配線18を介してユーザモード信号が高速テスト制御回路122へ供給される。この時、消費電力低減のため、データ信号A、アドレス信号A、制御信号A、クロック信号Aが内部でディスイネーブルされる。入出力切替回路A26の出力信号であるデータ信号、アドレス信号、制御信号、クロック信号は、信号切替回路27に入力される。この信号切替回路27は、高速テストであれば、前記データ信号、アドレス信号、制御信号を高速テスト調整回路経由で出力し、低速テストモードであれば、上記各信号をスルーで出力する。この信号切替回路27の出力信号である前記データ信号、アドレス信号、制御信号は、入出力切替回路B28に入力される。入出力切替回路B28は、テストモード時は、前記信号切替回路27の出力である前記データ信号、アドレス信号、制御信号、及び前記入出力切替回路A26から出力されるクロック信号を配線9~12を用いて、メモリチップ103Bへ出力する。なお、配線5を用いて入力されるI/O制御信号I1は、データ信号Bのイネーブル信号として使用される。一方、実動作モードの時は、入出力切替回路B28は、配線13を介して内部ロジック回路20のデータ信号をやりとりし、配線14~17を介して内部ロジック回路20から、それぞれアドレス信号、制御信号、クロック信号、データイネーブル信号を受け取り、メモリチップ103Bに出力する。なお、配線17のデータイネーブル信号は、データ信号Bのイネーブル信号として使用される。次に、メモリチップ103Bのテスト方式詳細について説明する。まず、外部端子であるテストモード選択端子241、242から、ロジックチップ103A内のテスト処理回路21に対し、テストモードの設定と、高速テストモード又は低速テストモードかの設定とを行なう。本実施の形態においては、テストモード選択信号I1、I2のいずれか一方がH、又は両方がHの状態とすることで、メモリチップ103Bの単体テストモードに設定することができる。また、テストモード選択信号I1がHで、かつテストモード選択信号I2がLの状態とすることで、低速テストモードの設定をすることができる。一方、テストモード選択信号I1がL又はHで、かつテストモード選択信号I2がHの状態とすることで高速テストモードの設定を行うことができる。低速テストモードは、メモリベンダ所有の高品質なテストプログラム中、比較的低速でテストする項目用LooseFunctionTest、STATICHOLD等を行うテストモードである。低速テストモードにおいては、I/O制御信号I2は無効とし、I/O制御信号I1により、データ信号A、及びデータ信号Bのイネーブル切り替えを行い、メモリチップ103Bに対するデータ信号のWRITE/READ制御を行う。また、データ信号A、アドレス信号A、制御信号Aの各入力信号は、ロジックチップ103A内のテスト処理回路21をスルーで通過し、直接データ信号B、アドレス信号B、制御信号Bとして出力される。さらに、クロック信号Aも、直接クロック信号Bとして出力され、これらの信号を用いて、メモリチップ103Bに対するデータ信号のWRITE/READを行い、メモリチップ103Bの良品/不良品の判定を行う。なお、実動作時において、図3に示すANDゲート42、43、44、45は、消費電力低減のため、テストモード選択信号I1、I2の両信号をLの状態とすることで、データ信号A、アドレス信号A、制御信号A、クロック信号Aの各入力信号をディスイネーブルすることができる。また、低速テストモードでは、テスト処理回路21内の信号遅延等があっても、低速であるため、高速テスト調整回路等を使用せずとも十分同期がとれテストすることが可能となっている。一方、高速テストモードは、メモリベンダ所有の高品質なテストプログラム中、高速でテストする項目用MARCH、BANKPINGPONG等のテストモードである。I/O制御信号I1によりデータ信号B、またI/O制御信号I2によりデータ信号Aのイネーブル切り替えを個別に行い、メモリチップ103Bに対するデータ信号のWRITE/READ制御を高速に行う。また、WRITE時、データ信号A、アドレス信号A、制御信号Aの各入力信号は、ロジックチップ103A内のテスト処理回路21中にある高速テスト調整回路47、48、49を介し、クロック信号Aに同期してデータ信号B、アドレス信号B、制御信号Bへ出力される。高速テスト調整回路47、48、49内には、所望の高速テスト周波数に対応するため、複数段のフリップフロップが内蔵され、上記クロック信号Aによりデータ信号A、アドレス信号A、制御信号Aを高速クロックで一時的にフリップフロップに格納、次クロックで出力することにより、ロジックチップ103A内に発生する物理的な信号遅延を短縮し、高速でメモリチップ103Bへの書き込みが可能となる。また、同様にREAD時においても、データ信号Bの入力信号は、高速テスト調整回路46を介し、クロック信号Aに同期してデータ信号Aへ出力される。上記の通り、ロジックチップ103A内のテスト処理回路21中に、高速テスト調整回路を内蔵することにより、メモリチップ103Bに対するデータ信号のWRITE/READを高速に行い、メモリチップ103Bの良品/不良品の判定を行うことができる。図6は、高速テストモード時のタイミングチャートWRITEtoREAD、CL=2、BL=1時を示す図である。本例は、高速テスト調整回路内にフリップフロップを2段内蔵したものである。また、図6中の端子名、信号名は、図3に示したテスト処理回路21の端子名、信号名に相当する。まず、高速テストモードに設定するため、テストモード選択信号I1をL又はH、かつテストモード選択信号I2をHに設定する。次に、アドレス信号A、及び制御信号Aより、T1からT3サイクル順にACTコマンド、WRITEコマンド、READコマンドを入力する。クロック信号Aにより、高速テスト調整回路48、49内F/F1、及びF/F2で各信号を2クロック分シフトさせ、アドレス信号B、及び制御信号Bとして出力し、メモリチップ103Bに上記各コマンドを書き込む。上記動作に合わせ、データ信号AよりT2サイクルでWRITEデータを入力し、クロック信号Aにより、高速テスト調整回路47内F/F1、及びF/F2でWRITEデータを2クロック分シフトさせ、T4サイクルでメモリチップ103BにWRITEデータを書き込む。この際、I/O制御信号I1をWRITE期間だけT4サイクルイネーブルLにし、データ信号Bを出力モードにする。また、T7サイクルでメモリチップ103Bから出力されるREADデータは、本来高速でテストするのが理想であり、T7サイクル中のREADデータaで、WRITEデータとの一致/不一致の比較照合が求められる。しかし、実際にはロジックチップ103A内の信号遅延や外部負荷容量大による出力バッファ遅延等の影響により、T8サイクルのREADデータbまで遅延してしまう場合があり、高速でテストするのが困難となる。これに対し、高速テスト調整回路46を用いることにより、前記高速テスト調整回路46内F/F1で、T7サイクル中のREADデータを一時的に保持し、F/F2でREADデータをシフトさせ、2クロック後のT9サイクルで図6に示すデータ信号aとしてREADデータcを出力させる。このREADデータcと前記WRITEデータと比較し、一致/不一致を検出することにより、メモリチップ103Bの良品/不良品の判定を高速で行うことができる。この際、I/O制御信号I2をREAD期間だけT9サイクルイネーブルHにし、データ信号Aを出力モードにすればよい。なお、上記説明では、特にメモリチップ103Bに対するREAD時の高速テストについて言及しているが、これに限らずWRITE時も同様である。本実施の形態においては、テストモード選択端子241、242よりメモリチップ103Bに対するテストモードを設定し、テスト端子23nからメモリベンダ所有のテストプログラムを使用してメモリチップ103Bのテストを行うことにより、BISTによるテスト方式で問題となっていた、メモリベンダ、及び使用プロセスにより異なるロウ/カラム構成の違いに左右されず、かつBIST回路の作成も必要なくメモリチップ103Bのテストが可能である。さらに、メモリベンダ所有のテストプログラムを用いてメモリチップ103Bの高速テストが行えるため、高品質なテストが可能である。また、図5の高速テスト調整回路を内蔵し、所望のテスト周波数に合わせてフリップフロップの段数を任意に変更することにより、従来困難であった外部端子を使用したメモリチップの高速テストの実現が可能である。すなわち、図3において、例えばロジックチップ103Aのチップサイズが大きく、かつ端子配置の制約により、テスト端子231データ信号Aなどのテスト端子23nとデータ信号Bの端子などのメモリチップ103Bへの出力又はメモリチップからの入力のための入出力端子との端子位置が物理的に離れている場合がある。この場合には、テスト端子23nと上記入出力端子との間におけるゲート遅延及び配線遅延の影響が大きいことにより、上述したように、図6に示すT7のタイミングのREADデータaが高速テストにおいては、T8又はそれ以降のタイミングで出力されるなどする。このように、読み出されるタイミングが遅延するため、高速テストにおける所望の周波数でWRITEデータとの一致比較することが困難であった。これに対し、本実施の形態においては、高速テスト制御回路を設けることで、上記入出力端子とテスト端子23nとの間のゲート遅延及び配線遅延により生じる信号遅延を抑制することができる。すなわち、ロジックチップ103Aのチップサイズが大きく、かつ端子配置の制約よりテスト端子23nとメモリチップ103Bへの入出力端子の端子位置が物理的に離れている場合でも、ロジックチップ103Aのレイアウトを行う際、高速テスト時の周波数を考慮して、高速テスト調整回路内のフリップフロップを最適な位置に配置するのみで、ゲート遅延及び配線遅延の影響を容易に抑制することができる。また、T7のタイミングでメモリチップ103Bから出力されるREADデータaを、高速テスト調整回路を介すことで、所定のタイミング、すなわち本実施の形態においては、T9のタイミングのREADデータcとして取り出すことが可能となり、所望の周波数での高速テストが容易に可能となる。よって、実動作時の信号転送レートでのテストが可能となる。実施の形態2.図7は本発明の実施の形態2にかかる半導体装置を示す図である。図1に示す実施の形態1との違いは、ロジックチップ1個に対し、同一のデータバス上にメモリチップを2個接続した点である。メモリチップを2つ接続としても、テスト処理回路21を、メモリチップ103B、103Cに対してそれぞれ個別にREAD可能とする回路構成に変更するのみで、メモリチップ103B、103Cをそれぞれ個別に高速テストを行うことが容易に可能である。実施の形態3.図8は本発明の実施の形態3にかかる半導体装置を示す図である。図7に示す実施の形態2との違いは、メモリチップ103B、103Cに対して、それぞれ一対一でテスト回路を接続できるよう、テスト処理回路21A、21Bの2つを備える点である。実施の形態2においてはメモリチップ103B、103Cをそれぞれ個別にテストしていたが、本実施の形態においては、メモリチップ103B、103Cに対し、同時に高速テストが可能となり、テスト時間の短縮を図ることができる。以上説明したように、本発明によれば以下の効果を奏する。1.BIST設計が不要でかつ、メモリベンタや、使用プロセスに左右されることなく、メモリチップのテストが可能となる2.メモリチップを実動作周波数でテストすることが可能となる3.全メモリベンダのメモリ専用テストプログラムの採用が可能となるため、チップの高品質を確保できる4.BIST回路によるメモリチップのテスト方式より、回路規模が小さく、回路全体に対するオーバーヘッドが小さくなる例えば、従来のBIST回路は、約100Kgateであり、本実施の形態のテスト回路は約2Kgateなどで構成することが可能である。5.テスト専用外部端子が不要となるため、パッケージコストを低減することができるなお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。"