"ステッピングモータの軸角度を検出するエンコーダと、前記エンコーダからの検出信号により前記ステッピングモータに速度指令を与えて動作制御を行う制御手段とを有し、前記エンコーダからの検出信号に含まれるノイズを除去するエンコーダ信号フィルタ装置において、前記制御手段による前記ステッピングモータの速度指令に基づいて、遮断周波数を調整する速度検出部と、前記遮断周波数に基づいて、前記エンコーダからの検出信号に含まれるノイズを除去するフィルタ処理部とを備えることを特徴とするエンコーダ信号フィルタ装置。前記速度検出部に前記速度指令が入力されるとともに、前記速度検出部が前記速度指令に比例するように前記遮断周波数を調整することを特徴とする請求項1記載のエンコーダ信号フィルタ装置。前記制御手段からのクロック信号と前記遮断周波数に基づいてタイミング信号を生成するタイミング信号発生部を備えることを特徴とする請求項1又は2記載のエンコーダ信号フィルタ装置。前記フィルタ処理部は、前記タイミング信号の周期で前記エンコーダの検出信号を複数の記憶部に推移させるシフトレジスタと、前記シフトレジスタの前記複数の記憶部の記憶データが全て一致する場合にのみ前記エンコーダの検出信号の検出値の変化を反映して出力するフリップフロップ回路とを備えることを特徴とする請求項3記載のエンコーダ信号フィルタ装置。ところで、エンコーダによるクローズドループ制御では、エンコーダからのフィードバック信号エンコーダパルス信号にノイズが入った場合、ステッピングモータの制御装置がノイズをエンコーダパルスと誤認識して取り込んでしまい、誤動作してしまう恐れがある。このため、エンコーダから出力される信号は差動信号とよばれる伝送方式を採用しているものが多い。この方式は2本の信号線を用いて、その差動信号間の電圧差でHレベルとLレベルの識別を行っている。しかしながら、制御装置からモータまでの配線は、エンコーダがステッピングモータに併設される構成上、ノイズ源となるモータ動力線駆動パルス信号とエンコーダ信号線が平行し近接して配線されることが多いことから、ノイズの影響を受けやすく、差動信号を用いてもエンコーダ信号からノイズを十分に除去することは困難であった。このため、エンコーダ信号を入力する制御装置側でフィルタ処理を行うこともノイズ対策として一般的に行われていた。この場合、ノイズと、エンコーダ信号を切り分けるために、信号周波数の閾値として、遮断周波数をあらかじめ設定し、ローパスフィルタにより、遮断周波数より高い周波数はノイズとしてカットし、それより低い周波数はエンコーダ信号として通過させることで、ノイズのみ除去することが可能である。しかしながら、モータの速度によって、検出されるエンコーダ信号の周波数やノイズ源となる駆動パルス信号の周波数が変化する為、固定された遮断周波数に基づいてノイズ除去を行うローパスフィルタではノイズを完全に除去することは困難であった。本発明は、モータの速度変化時にも安定的にエンコーダ信号からノイズの影響を排除することをその目的とする。請求項1記載の発明は、ステッピングモータの軸角度を検出するエンコーダと、前記エンコーダからの検出信号により前記ステッピングモータに速度指令を与えて動作制御を行う制御手段とを有し、前記エンコーダからの検出信号に含まれるノイズを除去するエンコーダ信号フィルタ装置において、前記制御手段による前記ステッピングモータの速度指令に基づいて、遮断周波数を調整する速度検出部と、調整された前記遮断周波数に基づいて、前記エンコーダからの検出信号に含まれるノイズを除去するフィルタ処理部とを備えることを特徴とする。請求項2記載の発明は、請求項1記載の発明と同様の構成を備えると共に、前記速度検出部に前記速度指令が入力されるとともに、前記速度検出部が前記速度指令に比例するように前記遮断周波数を調整することを特徴とする。請求項3記載の発明は、請求項1又は2記載の発明と同様の構成を備えると共に、前記制御手段からのクロック信号と前記遮断周波数に基づいてタイミング信号を生成するタイミング信号発生部を備えることを特徴とする。請求項4記載の発明は、請求項3記載の発明と同様の構成を備えると共に、前記フィルタ処理部は、前記タイミング信号の周期で前記エンコーダの検出信号を複数の記憶部に推移させるシフトレジスタと、前記シフトレジスタの前記複数の記憶部の記憶データが全て一致する場合にのみ前記エンコーダの検出信号の検出値の変化を反映して出力するフリップフロップ回路とを備えることを特徴とする。請求項1から3記載の発明は、速度検出部が、ノイズとしてエンコーダ信号から除去すべき信号の周波数である遮断周波数をステッピングモータの速度指令から算出し、フィルタ処理部が、遮断周波数に基づいてエンコーダ信号のノイズを除去することから、ステッピングモータの回転速度の変動に伴いノイズの周波数も変動する場合であっても、遮断周波数もステッピングモータの回転速度に合わせて調整されるので、エンコーダ信号からノイズを適宜識別して除去することが可能である。このため、本発明は、ステッピングモータの高速域に限らず、低速域でもエンコーダ信号のノイズを除去することが可能となり、ステッピングモータの動作速度に拘らず、安定的に高精度なステッピングモータの位置軸角度検出を行うことが可能となる。請求項4記載の発明は、フィルタ処理部を、シフトレジスタ及びフリップフロップ回路のような論理回路で構成することができ、処理の高速化を容易に実現することが可能となる。発明の実施形態の概要本実施形態は、図1に示す電子サイクルミシン100において、被縫製物である布地を水平面上で毎針ごとに任意に移動位置決めするためのエンコーダ信号フィルタ処理装置としてのステッピングモータの制御装置90であってフィルタ処理を行う信号処理装置50を備えるものである。上記電子サイクルミシン100は、図1に示すように、図示しないミシンモータによって上下動する針棒101と、針棒の下方に水平に設置された布板102と、布板102の上で布を保持する保持枠103と、保持枠103を水平且つ互いに直交する二方向の各々に移動させる二つのステッピングモータ104図2参照と、各ステッピングモータ104の出力軸の回転角度や回転角速度等の角度変化量、すなわち軸角度を検出するエンコーダ105図2参照とを備えている。そして、この電子サイクルミシン100の制御装置90は、縫製データを読み込んで、一針ごとに二つのステッピングモータ104の動作量を制御して任意の位置に保持枠を移動位置決めし、所望の縫製パターンに応じた縫製を実行する。その際、各ステッピングモータ104の動作量をエンコーダ105が検出し、制御装置90では、各ステッピングモータ104に対するフィードバック制御クローズドループ制御を実行するようになっている。制御装置図2は、信号処理装置50を搭載した制御装置90のブロック図である。なお、この図2では、ステッピングモータ104及びエンコーダ105を一つのみ図示しているが、実際には、各ステッピングモータ104に併設されたそれぞれのエンコーダ105に対して個々に信号処理装置50が搭載される。エンコーダ信号フィルタ装置としての制御装置90は、エンコーダ105と、ステッピングモータ104に対して所定の回転駆動を行わせるための速度指令をパルス信号にて出力する制御手段としてのCPU91と、入力されたパルス信号に基づいて、ステッピングモータ104にモータ電流を流すモータドライブ回路92と、ステッピングモータ104の出力軸に取り付けられると共に出力軸の回転に応じてエンコーダ105が出力する回転角度情報となるエンコーダ信号のノイズを除去してCPU91にフィードバックする信号処理装置50とを備えている。そして、制御装置90は、エンコーダ105からの検出信号によりステッピングモータ104に速度指令を与えて動作制御を行う。なお、制御装置90は、電子サイクルミシン100の各構成とも接続され、各種の動作制御を実行するが、ここでは、ステッピングモータ104の制御系に関する構成のみについて言及するものとする。上記CPU91は、上記構成により、信号処理装置50でフィルタ処理が行われたエンコーダ信号に基づいて、縫製データに基づく動作指令に追従するようステッピングモータ104に対するクローズドループ制御を行う。また、このCPU91は、速度指令パルス信号の出力に際して、信号処理装置50を動作させる為のクロック信号を当該信号処理装置50に対して入力する。なお、クロック信号の意義は、後述するタイミング信号発生部30について説明する際に詳述する。信号処理装置信号処理装置50は、PLDProgrammableLogicDeviceと呼ばれるICで構成され、論理的な回路構造をプログラミングソフトウェアによって設定することができる。これにより、信号処理装置50は、エンコーダ105から入力されるエンコーダ信号に対してノイズとしてカットすべき周波数遮断周波数の値を決定する速度検出部20と、クロック信号の入力を受けて次段のフィルタ処理部40を動作させるタイミング信号を生成するタイミング信号発生部30と、タイミング信号に基づいて、エンコーダ105から入力されたエンコーダ信号からノイズを除去して、CPU91に出力するフィルタ処理部40とを構成している。すなわち、フィルタ処理部40は遮断周波数に基づいて、エンコーダからの検出信号に含まれるノイズを除去する。速度検出部CPU91は、モータドライブ回路92だけでなく速度検出部20にも速度指令を入力する。速度検出部20は、CPU91からの速度指令を取り込んで、指令速度に応じた遮断周波数を算出する。すなわち、速度検出部20は制御手段90によるステッピングモータへの速度指令に基づいて、遮断周波数を調整する。また、この調整に際して速度指令に比例して遮断周波数を算出する。以下、速度検出部20による遮断周波数の算出処理を図3のフローチャートに基づいて説明する。制御手段を構成するCPU91の速度指令は、パルス信号であり、そのパルス数はステッピングモータ104に対する動作量を、その周波数はステッピングモータ104に対する動作速度を示している。速度検出部20は、CPU91から速度指令信号パルス信号が入力されるとステップS1、一定時間に速度指令信号パルス信号がいくつ入力されたかカウントするステップS3。これにより1秒間あたりのパルス数である指令パルス周波数fp[Hz]を取得する。次いで、算出した指令パルス周波数fpから、当該指令パルス周波数fp通りにステッピングモータ104が回転した場合に、エンコーダ105が出力するであろうエンコーダ信号であるパルス信号の周波数feを次式1により算出するステップS5。fe=fp×/...1ここで、モータ1回転あたりの指令パルス数と、ステッピングモータ104の1回転あたりのエンコーダパルス数は、それぞれステッピングモータ104とエンコーダ105の仕様によって予め定まる固定値であるため、指令パルス周波数fpが入力されると、エンコーダパルス信号の周波数feは一義的に算出することができる。次に、信号処理装置50が、ローパスフィルタとして、エンコーダ信号より高い所定の周波数成分の信号をノイズとしてカットするために、閾値となるフィルタ遮断周波数fcutを次式2により算出するステップS7。fcut=fe×A...2A:フィルタ調整ゲインここで、フィルタ調整ゲインAは少なくとも1より大きな値を設定し、遮断周波数fcutがエンコーダパルス信号の周波数feよりも高い周波数となるようにする。フィルタ調整ゲインAの値が大きい程、遮断周波数fcutは高くなり、フィルタ処理によるエンコーダ信号への影響を減らせるが、ノイズ除去効果は低減する。また、フィルタ調整ゲインAの値が1に近い程、遮断周波数fcutはエンコーダパルス信号の周波数feに近くなり、ノイズ除去効果は高まるが、実際にはノイズとはいえない範囲のエンコーダパルス信号も除去される可能性が生じる。従って、使用するステッピングモータ、エンコーダの特性等によって、最適な値となるようにフィルタ調整ゲインAを調整する必要がある。そして、速度検出部20は、算出した遮断周波数fcutの値をタイミング信号発生部30に出力するステップS9。タイミング信号発生部タイミング信号発生部30は、図4に示すように、m段mは1以上のあらかじめ設定された数の2進カウンタ31と、カウンタ段数指定部32及びAND回路331~33mと、OR回路34とを備えている。上記2進カウンタ31は、m段の出力部を備え、各出力部はカウント出力Q1~Qmを出力する。CPU91は一定の周波数fclkのクロック信号を2進カウンタ31に入力している。当該クロック信号は、サンプリングの精度を上げる為、エンコーダ周波数よりも十分高い周波数例えば、100kHzの信号を入力する。これに対して、2進カウンタ31の各段数の出力部は、クロック信号の周波数fclkをそれぞれの段数を指数とする2の乗数で除算した周波数のカウント出力Q1~Qmを行う。例えば、図5に示すように、n段のカウント出力Qnの周波数は1002nkHzとなる。カウンタ段数指定部32は、速度検出部20から遮断周波数fcutが入力されると、2進カウンタ31の各出力部のカウント出力Q1~Qmの中からフィルタ処理部40に出力すべき段数nを次式3より算出する。nlog2[fclk/fcut×B]...3但し、1≦n≦mで、小数点以下切捨てBは後述するフィルタ処理部40内のシフトレジスタ後述の段数であり、あらかじめ決められた整数である。このため、式3では、遮断周波数fcut以外は全て定数であり、遮断周波数fcutが定まればnを決定することができる。また、段数nは2進カウンタ31の最大段数であるm段より大きくできない為、カウンタ段数指定部32は、段数nの算出において、1≦n≦mとなるよう、制限を行っている。また、算出により段数を決定することを目的とするので、nは整数である必要があり、カウンタ段数指定部32は、式3の演算による算出値の小数点以下を切り捨てる。また、カウンタ段数指定部32は、算出した段数nを2進カウンタ31のカウント出力Q1~Qmに反映するために、出力段指令信号f1SELECT~fmSELECTを個々に出力するm個の出力部を備えている。カウンタ段数指定部32において、式3に基づいて段数nが算出されると、出力段指令信号f1SELECT~fmSELECTの内で、出力段指令信号fnSELECTのみがHレベル、その他の信号はLレベルが出力される以降HLと記す。一方、2進カウンタ31のカウント出力Q1~Qmは、その段数に応じて対応するAND回路331~33mの一方の入力部に入力され、カウンタ段数指定部32の出力段指令信号f1SELECT~fmSELECTは段数に応じて対応するAND回路331~33mの他方の入力部に入力される。そして、全AND回路331~33mの出力部は、OR回路34の入力部に接続されている。これにより、カウンタ段数指定部32において算出した段数nに応じて出力段指令信号fnSELECTのみがHレベルで出力されると、AND回路33nのみがカウント出力QnをOR回路34に入力し、OR回路34はカウント出力Qnと同じ周波数のタイミング信号をフィルタ処理部40に入力する。上記タイミング信号発生部30の処理を図6のフローチャートに基づいて説明する。まず、前提として、2進カウンタ31は、CPU91から周波数fclkのクロック信号が入力されており、各出力部はカウント出力Q1~QmをそれぞれのAND回路331~33mに入力した状態にある。そして、速度検出部20からカウンタ段数指定部32に遮断周波数fcutが入力されるとステップS11、前述した式3により段数nの値を算出するステップS13。そして、カウンタ段数指定部32は、出力段指令信号fnSELECTのみHレベルとして、各出力段指令信号f1SELECT~fmSELECTを対応するAND回路331~33mに入力する。これにより、AND回路33nに入力されたカウント出力Qnと同じ周波数のタイミング信号がOR回路34を通じてフィルタ処理部40に入力されるステップS15。すなわち、タイミング信号発生部30は、制御手段90からのクロック信号と遮断周波数に基づいてタイミング信号を生成し、このタイミング信号がフィルタ処理部40に入力される。フィルタ処理部:構成フィルタ処理部40は、図7に示すように、エンコーダ105から出力されるフィルタ処理前のエンコーダ信号と前述したタイミング信号とが入力されるシフトレジスタ41と、シフトレジスタ41の複数段四段とするの記憶部の記憶データD1~D4が入力される第一のAND回路42と、シフトレジスタ41の四段の記憶部からの記憶データD1~D4のHとLとが全て反転されて入力される第二のAND回路43と、第一と第二のAND回路42,43からの入力信号によりフィルタ処理後のエンコーダ信号を出力するJKフリップフロップ回路44とを備えている。シフトレジスタ41は、タイミング信号発生部30で生成されるタイミング信号の一周期ごとに、入力されるフィルタ処理前のエンコーダ信号に基づく記憶データを上位の記憶部から下位の記憶部に順々に移し替える論理回路である上位の記憶部から下位の記憶部の順に従って記憶データをD1~D4と記載する。すなわち、図8に示すように、各記憶部は当初は全てLが記憶データとして記憶されており、フィルタ処理前のエンコーダ信号が入力されると、逐次、記憶データD1がエンコーダ信号に応じてH又はLに書き換えられ、その後はタイミング信号の一周期ごと記憶データD1の内容は記憶データD2に、記憶データD2の内容は記憶データD3に、記憶データD3の内容は記憶データD4に、記憶データD1の内容は記憶データD2に書き換えられると共に、各AND回路42,43に出力される。第一のAND回路42は、入力される記憶データD1~D4が全てHの場合にのみJKフリップフロップ回路44のJ入力にHを入力し、それ以外は全てLを入力する。第二のAND回路43では、入力される記憶データD1~D4が全てLの場合にのみJKフリップフロップ回路44のK入力にHを入力し、それ以外は全てLを入力する。従って、JKフリップフロップ回路44のJ入力とK入力とに入力される信号の組み合わせは、,,のみであり、は発生しない。JKフリップフロップ回路44は、毎回の出力に前回の出力に依存する場合がある論理回路である。JKフリップフロップ回路44は、図9の対応表に示すように、タイミング信号発生部30で生成されるタイミング信号の一周期ごとに、J入力とK入力とがいずれもLの場合には前回の出力が維持され、J入力とK入力とがいずれもHの場合には前回の出力が反転され、J入力がLでK入力がHの場合には前回の出力に拘らず今回の出力がLとなり、J入力がHでK入力がLの場合には前回の出力に拘らず今回の出力がHとなる。フィルタ処理部:処理の流れ上記構成のフィルタ処理部40の処理を図10のフローチャートに示す。当初、シフトレジスタ41の記憶データD1~D4は全てLにセットされるステップS21。そして、タイミング信号発生部30からタイミング進行が入力されステップS23、当該タイミング信号の立ち上がりLからHへの切り替わりが検出されるまでステップS25:NO、タイミング信号の読み込みが繰り返し実行される。そして、タイミング信号の立ち上がりが検出されるとステップS25:YES、シフトレジスタ41の記憶データD1~D4がそれぞれ、D1→D2、D2→D3、D3→D4とシフトされステップS27、記憶データD1にはフィルタ処理前のエンコーダ信号が読み込まれてセットされるステップS29。ついで、上記処理の結果、シフトレジスタ41の記憶データD1~D4が全てHとなる場合にはステップS31:YES、JKフリップフロップ回路44のJ入力とK入力とに入力される信号の組み合わせはとなり、フィルタ処理後のエンコーダ出力QoutはHがセットされ、出力されるステップS33。また、シフトレジスタ41の記憶データD1~D4が全てHとならない場合にはステップS31:NO、記憶データD1~D4が全てLとなるか判定が行われ、全てLの場合にはステップS35:YES、JKフリップフロップ回路44のJ入力とK入力とに入力される信号の組み合わせはとなり、フィルタ処理後のエンコーダ出力QoutはLがセットされ、出力されるステップS37。また、シフトレジスタ41の記憶データD1~D4が一部不一致の場合にはステップS35:NO、JKフリップフロップ回路44のJ入力とK入力とに入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutがそのまま維持される。フィルタ処理部:ノイズ除去の原理次に、フィルタ処理前のエンコーダ信号にタイミング信号の四分の一の周波数より高い周波数のノイズNタイミング信号の波長四つ分より小さい波長のノイズが入った場合に当該ノイズNを除去する工程について図8及び図9に基づいて説明する。なお、図8に示されているように、フィルタ処理前のエンコーダ信号が入力されてからシフトレジスタ41の各記憶部の記憶データD1~D4に反映されるまでにタイミング信号の一周期分の遅れがあり、各記憶部の記憶データD1~D4が入力されてからJKフリップフロップ回路44が出力するフィルタ処理後のエンコーダ信号に反映されるまでにタイミング信号の一周期分の遅れがある。図8の区間aでは、前述したように、シフトレジスタ41の記憶データD1~D4は全てLにセットされている。従って、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutに拘らず、今回のフィルタ処理後のエンコーダ出力QoutはLとなる。ついで、図8の区間bでは、Hのフィルタ処理前のエンコーダ信号の入力によって、シフトレジスタ41の記憶データD1~D4は順番にHに書き換えられるが、記憶データD4がHとなるまでは、記憶データD1~D4が不一致であるため、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutを維持して、今回のフィルタ処理後のエンコーダ出力QoutもLとなる。図8の区間cでは、Hのフィルタ処理前のエンコーダ信号の入力によって、シフトレジスタ41の記憶データD1~D4は全てHに書き換えられ、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutに拘らず、今回のフィルタ処理後のエンコーダ出力QoutはHとなる。図8の区間dでは、Hのフィルタ処理前のエンコーダ信号にノイズNが入り、シフトレジスタ41の記憶データD1~D4の一部がLに書き換えられる。この時、ノイズNはタイミング信号の四分の一の周波数より高い周波数であることから、記憶データD1~D4の全てがLに書き換えられる全一致状態は発生せず、このため、ノイズがシフトレジスタ41に読み込まれている区間dでは、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせは常にとなり、前回のフィルタ処理後のエンコーダ出力Qoutを維持して、今回のフィルタ処理後のエンコーダ出力QoutはHとなる。る。従って、フィルタ処理前のエンコーダ信号にノイズNが入った場合でも、フィルタ処理後のエンコーダ信号はHを維持し続け、ノイズの影響は除去される。なお、図8ではフィルタ処理前のエンコーダ信号がHであって、Lのノイズが入った場合を例示したが、フィルタ処理前のエンコーダ信号がLであって、Hのノイズが入った場合でも、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutを維持するので、フィルタ処理後のエンコーダ信号はLの状態が維持され、ノイズの影響は除去される。その後、図8の区間eでは、Lのフィルタ処理前のエンコーダ信号の入力によって、シフトレジスタ41の記憶データD1~D4は順番にLに書き換えられるが、記憶データD4がLとなるまでは、記憶データD1~D4が不一致であるため、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutを維持して、今回のフィルタ処理後のエンコーダ出力QoutもHとなる。そして、図8の区間fでは、シフトレジスタ41の記憶データD1~D4は全てLに書き換えられ、JKフリップフロップ回路44のJK入力に入力される信号の組み合わせはとなり、前回のフィルタ処理後のエンコーダ出力Qoutに拘らず、今回のフィルタ処理後のエンコーダ出力QoutはLとなる。このように、タイミング信号の四分の一の周波数より高い周波数のノイズNがフィルタ処理前のエンコーダ信号に入った場合でも、フィルタ処理後のエンコーダ信号にはノイズNを除去することが可能である。すなわち、フィルタ処理部40は、タイミング信号発生部30からのタイミング信号の周期で、エンコーダ105の検出信号を複数の記憶部D1~D4に対応するに推移させるシフトレジスタ41と、シフトレジスタ41の複数の記憶部の記憶データD1~D4が全て一致する場合にのみ、エンコーダの検出信号の検出値の変化を反映して出力するフリップフロップ回路44とを備えている。実施例エンコーダ信号フィルタ装置としての制御装置90の各種パラメータ等について具体的な数値を例示した実施例について説明する。なお、以下の具体数値は、制御装置90の各構成による処理内容を明確に説明するための例示であって、以下の例示の数値に発明の内容が限定されるものではない。CPU91が出力するクロック信号の周波数fclk=10MHz、ステッピングモータ1回転あたりの指令パルス数=1000パルス、モータ1回転あたりのエンコーダパルス数500パルス、フィルタ調整ゲインA=12、2進カウンタ31の段数m=10、シフトレジスタ41の段数B4の場合における信号処理装置50の動作を説明する。まず、速度検出部20に速度指令のパルス信号が入力され、そのパルス周波数fp10kHzの場合、式1の処理を行い、エンコーダパルス信号の周波数fe=10kHz×500ハ ゚ルス/1000ハ ゚ルス=5kHzが算出される。次に、式2により、フィルタ遮断周波数fcut=5kHz×126kHzが決定する。タイミング信号発生部では、2進カウンタ31の出力段nを式3より求める。nlog2[10000k/6k×4]≒8.7nは小数点以下切捨てなので、n=8となる。前述したように、fclk=10MHzとしている。従って、n段目のカウント出力Qnの周波数はfn=fclk/2n[Hz]となる。これにn=8を代入すると、fn=10MHz/28≒39kHzとなる。この周波数39kHzのパルスがタイミング信号としてフィルタ処理部40に入力される。フィルタ処理部40では、図8で前述したように、タイミング信号が4パルス連続してエンコーダ信号が同じレベルでない限り、フィルタ出力は変化しない。従ってタイミング信号周波数fn/4=39kHz/4=975[kHz]以上の周波数の信号はノイズとしてフィルタ処理されることになる。ノイズ源となるモータ電流パルスの周波数が10kHzであることから、モータ電流パルスに基づくノイズを除去することが可能である。上記の数値例では、電流指令パルスfpが10kHzである場合について例示したが、モータ速度が変化した時についてさらに図11に示す。ステッピングモータ104が減速して、ノイズ源となるモータ電流パルス周波数が下がった場合、その変化に応じて、遮断周波数fcutも下げる必要がある。信号処理装置50では、図11に示すように、遮断周波数fcutはエンコーダ信号周波数feより常に高い周波数になるように算出するので、エンコーダ信号の変化には影響を与えない。このように遮断周波数fcutを高速回転時は高く、低速時は低く設定することで、ノイズを効率的に除去することができる。モータ制御装置の技術的な効果エンコーダ信号フィルタ装置としてのモータ制御装置90は、速度検出部20が、ノイズとしてエンコーダ信号から除去すべき信号の周波数である遮断周波数をステッピングモータ104の速度指令から算出し、フィルタ処理部40が、遮断周波数に基づくタイミング信号によりエンコーダ信号のノイズを除去することから、ステッピングモータ104の回転速度の変動に伴いノイズの周波数も変動する場合であっても、遮断周波数もステッピングモータ104の回転速度に合わせて変動させることができ、エンコーダ信号からノイズを適宜識別して除去することが可能である。このため、モータ制御装置90は、ステッピングモータ104の低速域でもエンコーダ信号のノイズを除去することが可能となり、当該モータ制御装置90により、ステッピングモータ104の動作速度に拘らず、安定的に高精度なステッピングモータ104の位置軸角度検出を行うことが可能となる。また、モータ制御装置90は、フィルタ処理部40を、シフトレジスタ41、フリップフロップ回路44、その他AND回路42,43のような二値を取り扱う論理回路で構成するため、処理の高速化を容易に実現することが可能となる。さらに、モータ制御装置90の信号処理装置50は、PLDで構成されるため、モータ制御装置90が制御を行うステッピングモータ104や軸角度の検出を行うエンコーダ105が仕様の異なるものに交換された場合でも、ステッピングモータ104やエンコーダ105に関する各種のパラメータの値を変更したり、最適な遮断周波数を求めるための係数などを変更することが、信号処理装置50内のPLDのソフトウェアの変更により行うことが可能であることから、ハードウェアを交換することなく、最適なステッピングモータ制御を行うことが可能である。上記実施形態では、フィルタ調整ゲインAを一定値として、速度指令に比例して遮断周波数を算出していた。これに代えて、速度領域毎にフィルタ調整ゲインAを設定することも容易に考えられる。また、速度領域とフィルタ調整ゲインAとのデータテーブルから遮断周波数を決定すると等種々変更可能である。"