電界効果トランジスタの製造方法であって、-支持基板2と、誘電体層と、半導体材料4の層と、ゲート材料6の層と、エッチングマスクと、が連続的に含まれる基板1を提供するステップであって、前記エッチングマスクが、ゲート電極パターンと、前記ゲート電極パターンの内側に配置された対向電極コンタクトパターンと、を含むようなステップと、-前記エッチングマスク8を用いて前記ゲート材料6をエッチングして、ゲート電極9と、前記ゲート材料6内の対向電極コンタクト領域15と、を画定するステップであって、前記対向電極コンタクト領域15が前記ゲート電極9で囲まれるようなステップと、-前記対向電極コンタクト領域15内の前記支持基板2の一部分を露出させるステップと、-前記対向電極コンタクト領域15内に前記対向電極コンタクトを形成するステップと、を含むことを特徴とする方法。前記半導体材料層4は覆うが、前記対向電極コンタクト領域15内の前記支持基板2の一部分は覆わない保護層21の形成を含むことを特徴とする請求項1に記載の方法。前記エッチングマスク8を用いた前記ゲート電極9の輪郭描写には、前記ゲート材料6内のソースコンタクト12およびドレインコンタクト13の画定が含まれることを特徴とする請求項1または2に記載の方法。前記ゲート材料6をエッチングした後に、前記ゲート電極9と前記ソースコンタクト12および前記ドレインコンタクト13との間に位置する空間への充填材17、19の充填を含むことを特徴とする請求項3に記載の方法。前記充填材17、19を充填した後に、前記半導体材料層4のエッチングを含むことを特徴とする請求項4に記載の方法。前記対向電極コンタクト領域15への犠牲材料16の充填を含むことを特徴とする請求項1乃至5のいずれかに記載の方法。輪郭描写材料19の堆積と、前記犠牲材料16の一部分、前記ソースコンタクト12の一部分、およびゲート材料6で作られた前記ドレインコンタクト13の一部分にアクセスするための前記輪郭描写材料のエッチングと、を含むことを特徴とする請求項4に記載の方法。前記輪郭描写材料19をエッチングした後に、導電性材料を堆積することによる前記対向電極コンタクト15と、前記ソースコンタクト12と、前記ドレインコンタクト13との同時形成を含むことを特徴とする請求項2乃至7のいずれかに記載の方法。前記支持基板2の一部分の露出には、前記半導体材料層4の等方性エッチングが含まれることを特徴とする請求項2乃至8のいずれかに記載の方法。前記支持基板2の一部分の露出には、半導体材料層4とゲート材料6との間に配置された誘電体層3の等方性エッチングが含まれることを特徴とする請求項2乃至9の何れかに記載の方法。-支持基板2と、-誘電体層3と、-前記誘電体層3により前記支持基板2から隔てられた半導体材料膜4と、-ゲート誘電体5により前記半導体材料膜4から隔てられたゲート電極9と、-前記支持基板2の電気コンタクト15と、を含む電界効果トランジスタであって、前記支持基板2の前記電気コンタクトが、前記ゲート電極9を貫通し、かつ、前記半導体材料膜4を貫通することを特徴とする電界効果トランジスタ。前記支持基板の前記電気コンタクトを、前記半導体材料膜4から、保護膜21が電気的に絶縁することを特徴とする請求項11に記載のトランジスタ。本発明の電界効果デバイスの製造方法は、基板1から実行され、基板1は、図1に示すように、例えば半導体材料から作られた支持基板2と、誘電体層3と、半導体材料膜4と、ゲート誘電体5と、ゲート材料6の層と、マスク層7と、を連続的に含む。マスク層7はハードマスクとしての役割を果たし、例えば、窒化シリコンまたは酸化シリコンなどの絶縁体から作られる。図1は、方法のステップの平面図を代表する図2および図4に示した線AA’および線BB’に沿った、左から右への断面図を示す。したがって、基板1は、ゲート誘電体5と、ゲート電極としての役割を果たすことができる材料6とで覆われたセミコンダクタオンインシュレータ型の基板であり、このゲート材料6自体がハードマスクとしての役割を果たすマスク材料7で覆われる。例えば、ゲート誘電体は、1~3nmの間に含まれる厚さを有しており、ゲート材料6は、金属の場合には2~15nmの間に含まれる厚さを有し、または多結晶シリコンの場合には30~80nmの間に含まれる厚さを有する。マスク材料は、20~50nmの間に含まれる厚さを有することが好ましい。図2および図3に示すように、エッチングマスク8はマスク層7内に形成される。エッチングマスク8は、ゲート電極9、ソース電極10およびドレイン電極11、ならびにソースコンタクト12およびドレインコンタクト13のようなトランジスタを形成する異なる要素を画定し、および/または互いに対して位置付けることができるようにする。例えば、エッチングマスク8はフォトリソグラフィおよびエッチングにより形成される。図2に示すように、エッチングマスク8は、ゲート電極9の輪郭を描くパターンを含む。ゲート電極9のパターンは、伝導チャネル14の輪郭を描くという目的、および伝導チャネル14の両側にソース電極10およびドレイン電極11を位置付けるという目的に役立つ図3。図3に示すように、ソース電極10およびドレイン電極11、ならびに伝導チャネル14は、半導体材料層4内に配置される。また、エッチングマスク8は、ソース電極10およびドレイン電極11上に形成されることになる将来のソースコンタクト12およびドレインコンタクト13の輪郭を描く領域のパターンを含む。さらに、エッチングマスク8は、将来の対向電極コンタクトを形成することになるアクセス領域15のパターンを、ゲート電極9のパターン内に含む。このアクセス領域15はゲート電極の内側に形成された閉パターンに対応する。アクセス領域15のパターンとゲート電極9のパターンとは異極性である。エッチングマスク8内に形成されたパターンを用いることにより、ソース電極10およびドレイン電極11、ならびにソースコンタクト12およびドレインコンタクト13の位置は、単一のフォトリソグラフィレベルでゲート電極9に対して側方に画定できる。その結果、上述のすべての電極の自己整合およびコンタクトの自己整合が実現される。また、このフォトリソグラフィレベルを用いて異なるコンタクトの寸法を画定できる。ゲート電極9の従来のパターンは、このゲート電極9の内側に形成されたアクセス領域15のパターンにより完成する。ゲート電極9、ソースコンタクト12、ドレインコンタクト13、およびアクセス領域15の形状は、マスク層7の完全領域または空隙領域によりエッチングマスク8内に表される。マスク層7は、後続のエッチングステップに対するハードマスクとしての役割を果たす。したがって、マスク層7は、ハードマスクとしての役割を果たすことができるほどに十分強い材料から選択される。技術的ステップを限定するために、ゲート電極9を代表する領域、ならびにソースコンタクト12およびドレインコンタクト13を代表する領域は、エッチングマスク内の完全領域により表されることが有利である図3。図3および図4に示すように、エッチングマスク8とゲート誘電体層5の間に配置された層をパターン形成するために異方性エッチングが実行され、この場合には、ゲート材料6だけがこれらの2つの層の間に存在している。ゲート電極9の形状は、図3に断面図で示すようにゲート材料6の領域およびマスク材料7の領域によりソースコンタクト12およびドレインコンタクト13の輪郭を描く領域と同時に画定される。ゲート電極9の輪郭描写が実行されるときに、ゲート電極9内のアクセス領域15の輪郭描写もまた実行される。ソースコンタクト12およびドレインコンタクト13は、図2および図4のゲート電極のパターンとは異なるパターンであるが、それらは、また、後続の段階ではゲート電極パターンと結合することもでき、分離することもできる。ゲート電極9が作られて、マスク層7およびゲート材料6の側方にアクセス領域15ならびに、該当する場合、ソースコンタクト12およびドレインコンタクト13の輪郭が描かれると、アクセス領域15のマスキングならびに、該当する場合、ゲート電極9と、将来のソースコンタクト12およびドレインコンタクト13との間に存在する空間のマスキングが実行される。ゲート電極9と、将来のソースコンタクトおよびドレインコンタクトとの間の空間は、ゲート電極9とソースコンタクト12およびドレインコンタクト13のそれぞれとに向かい合う側壁の間の容積に対応する。マスキングは異なる方法で実行できる。例えば、マスキングは異なる付加的なフォトリソグラフィステップで実現でき、この異なる付加的なフォトリソグラフィステップは、アクセス領域15、またはゲート電極9とソースコンタクト12およびドレインコンタクト13との間に位置する領域を、自由にしておくだけである。この場合、自由なままにされた領域内に第1の充填材16および第2の充填材17が堆積される。第1の充填材16は、アクセス領域15に対応する空隙領域を充填し、他方、第2の充填材17は、ゲート電極9とソースコンタクト12およびドレインコンタクト13との間のゲート電極9の両側にある2つの空隙領域を充填する。第2の充填材17は、ゲート電極9とソースコンタクト12およびドレインコンタクト13との間の短絡を防止する。第1の充填材16は、例えば、シリコンゲルマニウム合金型の材料である。一般に、第1の充填材16は、存在する他の材料に対して選択的に取り除くことができる材料により形成される。第2の充填材17が依然として最終構造内に残っている場合には、第2の充填材17は、ゲート電極9とソースコンタクト12およびドレインコンタクト13との間の電気絶縁を実行する材料により形成される。第2の充填材17は、例えば、TEOS型オルトケイ酸テトラエチルの酸化シリコンである。第2の充填材が最終構造内に保持されていない場合には、第2の充填材は導電性材料から作られても良い。第1および第2の充填材の選択は、第2の充填材17に対して第1の充填材16を選択的に取り除くことができるように行われる。優先実施形態では、いかなる付加的なフォトリソグラフィレベルも使用せずに、アクセス領域15のマスキング、ならびにゲート電極9とソースコンタクト12およびドレインコンタクト13との間の領域のマスキングが実行される。マスキングは、所望の空隙領域を充填するために使用された材料16または17のコンフォーマルデポジションを用いて実行され、その後、材料16または17の部分エッチング、好ましくはエッチング停止検出を備えた等方性エッチングが行われる。第1の充填材16および第2の充填材17の位置をマスターするために、アクセス領域15の最小寸法と、ソースコンタクト12およびドレインコンタクト13からエッチングマスク8内のゲート電極9を分離する距離とを、基板1の表面に対して平行な平面内で画定しなければならない。好ましい方法では、デバイスの製造を容易にするために、アクセス領域15の穴とソースコンタクト12およびドレインコンタクト13のそれぞれとの間には約10nmの距離が存在する。最小側方寸法を示す空隙領域が最初に充填されることになる。したがって、第1の充填材16が第2の充填材17よりも先に堆積される場合、アクセス領域15の大きさは、それに応じて形成されなければならない。その結果、アクセス領域15は、コンタクト12および13からゲート電極9を分離する最小距離よりも小さい縦方向寸法および/または横方向寸法を示すであろう。第1の充填材16が第2の充填材17の後に堆積される場合には、寸法に対する制約は反対になるであろう。好ましい方法では、充填されるべき領域を確実に区別するために、5~10の間に含まれる安全域が使用される。それに対して、アクセス領域15の寸法が固定され、かつ、ゲート電極9とソースコンタクト12およびドレインコンタクト13との間の距離が固定された場合、材料16および17の堆積順序は自ずと決められる。第1の充填材16が最後に堆積され、すなわち、第2の充填材17の後に堆積されることが好ましい。最初に堆積された材料充填材16および17のどちらかが、コンフォーマルデポジションと、その後に続く等方性エッチングとを用いて必要な空隙領域内に位置付けられる。このようにして、最小寸法を有する空隙領域が堆積材料で充填されると、等方性エッチングが実行される。この等方性エッチングは、充填材を充填すべき空隙領域内を除いて充填材を取り除く。同等な方法が、その後に堆積される材料を位置付けるために使用される。図4および図5に示すように、第1の充填材16がアクセス領域15内に堆積され局所化されると、輪郭描写パターン18が形成される。この輪郭描写パターン18は、ウェハ全面に堆積された輪郭描写材料19により実現される。したがって、輪郭描写材料19は、少なくともゲート誘電体10上、およびエッチングマスク8上に堆積され、既存のすべての空隙領域を充填することが好ましい。輪郭描写パターン18は、ゲート電極9の周囲、ならびにソースコンタクト12およびドレインコンタクト13の周囲に形成される。図6に示す特定の実施形態では、輪郭描写パターン18を形成する前には、ゲート電極9と、ソースコンタクト12およびドレインコンタクト13との間の空隙領域を、自由なままにしておくことが考えられる。また、この場合、輪郭描写パターン18を構成する輪郭描写材料19は第2の充填材17をも形成する。輪郭描写パターン18は、ゲート電極9と、ソースコンタクト12と、ドレインコンタクト13との周囲にも絶縁パターンを形成するために、電気絶縁材料から作られることが好ましい。したがって、変形例として、第2の充填材17および輪郭描写材料19は、異なる時間に、同一かまたは異なるものとなり得る材料で堆積される。図7および図8に示すように、輪郭描写パターン18は、ゲート電極9の上端壁の一部分、第1の充填材16の上端壁の一部分、ならびにソースコンタクト12およびドレインコンタクト13の上端壁の一部分を自由なままにしておくすなわち、ソースコンタクト12の上端壁の一部分と、ドレインコンタクト13の上端壁の一部分と、を覆わないようにパターン形成される。図7に示す特定の実施形態では、その後、必要な領域を覆わないように、輪郭描写パターン18内に少なくとも1つの開口部20が形成される。図8に示す他の特定の実施形態では、ゲート電極9の上端壁、ソースコンタクト12およびドレインコンタクト13の上端壁、ならびに第1の充填材16の上端壁が完全に自由なままにされる。この解放は、マスク層7を停止層として使用する化学機械研磨を用いて実現されることが好ましい。しかしながら、輪郭描写パターン18の上端面の平担化を実行して、その後、ゲート電極9、第1の充填材16、ならびにソースコンタクト12およびドレインコンタクト13を解放するエッチングステップを実行することが考えられる。第2の充填材17が最終構造内に保持される場合には、第2の充填材17の上端面の少なくとも部分的な解放を実行する必要はない。反対に、第2の充填材17の上端面の一部分を解放しなければならないが、しかしながら、この解放は方法の後半で実行できる。図9および図10に示すように、その後、第1の充填材16は取り除かれて、ゲート誘電体5へのアクセスが可能になる。つづいて、ゲート誘電体5、半導体材料4、その後、誘電体層3もまた、アクセス領域15のレベルで取り除かれる。エッチング工程は、必要な構成および/またはアクセス領域15上方の輪郭描写パターン18内の開口領域の表面に応じて、等方的に図10または異方的に図9実行できる。支持基板2へのアクセス経路が作られると、アクセス領域15を介してアクセス可能な導電性材料の少なくとも自由領域上に保護層21が形成されるが、ただし、保護層21が形成される領域は、支持基板2上と、場合によりゲート電極9上とを除く。示された構成では、保護層21は、少なくとも半導体材料4上に形成されなければならない。この保護層21は任意の好適な方法を用いて、例えば、支持基板2およびゲート材料6に対する半導体材料層4の選択的酸化を用いて形成できる。図11に示す特定の実施形態では、半導体材料4のエッチングが等方的に実行され、層3および4内に、エッチングマスク8図10内のアクセス領域15の表面および/または輪郭描写パターン18内の関連する開口部20よりも広範囲の空隙領域をもたらす。その後、保護層21は酸化により、または電気絶縁材料の堆積により形成される。形成された誘電体は、異方性エッチングを用いて支持基板2の表面のレベルで取り除かれる。このようにして、第1の充填材16の上端壁の自由表面のパターン図7または図8は、支持基板2上の自由領域のパターンに一致する。他の場所では、電気絶縁保護層21は保持される。保護層21は、短絡から半導体材料層4を保護するとともに、支持基板2と将来の対向電極コンタクトとの間の有効接触面の輪郭を描く。大きな有効コンタクトを得るためには、アクセス領域15の上端面全体を解放する必要があることが好ましい。図12に示すように、支持基板2がアクセス領域15内に自由領域を提示して、保護層21が少なくとも半導体材料層4とのいかなる短絡をも防止すると、対向電極コンタクトを形成できる。コンタクトは、例えば、金属またはドープ半導体材料などの第1の導電性材料22の堆積およびパターン形成により作られる。支持基板2がシリコンから、またはシリコンベースの材料もしくはゲルマニウムベースの材料から作られる場合には、材料22の堆積の前に金属薄膜層の堆積を行うことが好ましい。この金属層は、支持基板2と電気対向電極コンタクトとの間の電気コンタクトを強化するシリサイドおよび/またはゲルマナイド図示せずを形成するために熱処理を受ける。図13に示すように、その後、ソースコンタクト領域12およびドレインコンタクト領域13は、これらの領域の下端に存在するゲート材料6にアクセスするために、少なくとも部分的に解放される。ソースコンタクト領域12およびドレインコンタクト領域13の解放は、任意の好適な技法を用いて、例えば、ソースコンタクト領域12の上端面と、ドレインコンタクト領域13の領域の上端面と、が覆われていない状態のままにするフォトリソグラフィステップを用いて実行される。優先的方法では、異なる材料が、ゲート電極のレベルに存在する異なる材料と比較して、コンタクト領域12および13内に配置される。この点は、第1および第2の充填材16および17の位置決めについて説明したように、異なるコンタクトの寸法を調節することにより得ることができる。その後、トランジスタのソース電極10およびドレイン電極11を形成する半導体材料層4のうちの少なくとも一部分を解放するために、ゲート材料6、その次にゲート誘電体5が取り除かれる。ここで再び、ソースコンタクト12およびドレインコンタクト13が、例えば、金属またはドープ半導体材料などの、第1の導電性材料22と同一かまたは異なる第2の導電性材料23を堆積することにより、従来と同様に形成される。上述のように、この材料を堆積する前にシリサイドまたはゲルマナイドを形成できることが好ましい。この実施形態では、ソースコンタクト12およびドレインコンタクト13、ならびに対向電極コンタクト、すなわち、支持基板2の対向電極コンタクトは、別々に形成される。第1の導電性材料22が指向性を保持して堆積される場合には、この電極と半導体材料4との間には、いかなるコンタクトもあり得ないため、図10に示す実施形態では保護層21を提供する必要はない。また、図14に示すように、将来のゲート電極9の輪郭を描く領域も、ゲート材料6の一部分をアクセス可能にしてゲートコンタクトを形成できるようにするために、少なくとも部分的に解放される。マスク材料の少なくとも部分的なエッチングが実行されると、ゲート材料6へのアクセスが可能になり、その後、既存のゲート材料6を他の材料に置き換えることを想定できるとともに、ゲート誘電体5もまた、より有利な特徴を示す他の材料に置き換えることができる。また、導電性材料を使用することもでき、ここでは、例えば、第2の導電性材料23が使用される。このようにして、いくつかのトランジスタを基板上に形成する場合には、ゲート電極9を形成する材料を変更することにより異なるトランジスタを特徴化することができる。その後、輪郭描写パターン18および/または第2の充填材17を取り除くことができる。残りのトランジスタは従来と同様に製造される。このようにして、ソースコンタクト12はソース電極10に電気的に接続され、ドレインコンタクト13はドレイン電極11に電気的に接続される。対向電極コンタクトは、半導体材料層4に接続されずに、支持基板2に電気的に接続される。図15~図17に示す他の代替の実施形態では、対向電極コンタクトがソースコンタクト12およびドレインコンタクト13と同時に形成される。その後、ゲート電極9と、ソースコンタクト12およびドレインコンタクト13とが、同じ導電性材料で形成される。輪郭描写パターン18が形成されると、輪郭描写パターン18はアクセス領域15の上端面、ゲート電極9の上端面、ならびにソースコンタクト12およびドレインコンタクト13の上端面を解放するためにパターン形成される。パターン形成は、エッチングステップと関連する、または関連しない平担化ステップにより実現される。その後、基板表面には、第1の充填材16、エッチングマスク8、および第2の充填材17図8がある。その後、エッチングマスク8は取り除かれ、それによりゲート材料6、第1の充填材16の側壁の一部分、および第2の充填材17の側壁の一部分がアクセス可能になる。図15に示すように、その後、被覆材料24がコンフォーマル手法で自由表面上に堆積される。この被覆材料24は一定の厚さを有しており、最初の表面トポグラフィを再現する。被覆材料の堆積厚さは、輪郭描写パターン18の内側のゲート電極9を代表する空隙領域が埋められるような厚さである。このようにして、ゲート電極9のレベルの輪郭描写パターン18では、エッチングマスク8は被覆材料24で完全に置き換えられてしまう。ゲート電極9の形状は保持される。他方、ゲート電極9の横方向寸法および縦方向寸法のうちの最小寸法よりも何れも大きい横方向寸法および縦方向寸法を示すソースコンタクト領域12およびドレインコンタクト領域13、その後、側壁上に側部スペーサ25の形成がある。この側部スペーサ25は、ゲート材料6のアクセス可能表面を減少させるが、このコンタクト領域を埋めてしまうことはない。また、ゲート電極9内だけに被覆材料を局所化するために追加のフォトリソグラフィステップを用いることによって、ソースコンタクト領域12およびドレインコンタクト領域13内の側部スペーサ25の形成を防止することもできる。その後、材料24は任意の好適な技法により堆積される。ゲート電極9が被覆材料24で覆われると、第1の充填材16が取り除かれ、それによってアクセス領域15内でゲート誘電体5がアクセス可能になり、このゲート誘電体5は、その後、取り除かれる。図16に示すように、コンタクト領域12および13のゲート材料6、ならびにアクセス領域15の下部の半導体材料層4が取り除かれる。好適な方法では、ゲート材料6および半導体材料層4が、同じ材料から作られるか、または同じエッチング化学反応で変化を生じる場合、これらの2つの材料は同時に取り除くことができる。エッチングは異方性または等方性の何れもとり得る。ゲート材料6を取り除くために異方性エッチングを使用し、かつ被覆材料24内にスペーサ25が存在している場合には、コンタクト領域の側壁上にゲート材料6から作られたスペーサの形成がある。これらのスペーサが存在しないときには、ゲート材料6はコンタクト領域から完全に取り除かれる。ソースコンタクト領域12およびドレインコンタクト領域13内のゲート材料6を取り除くために等方性エッチングを使用する場合には、被覆材料24から作られたスペーサ25の有無は重要ではない。しかしながら、ゲート材料6がアクセス領域15の自由表面から消費されるであろうことに留意されたい。半導体材料層4は、誘電体層3の一部分がアクセス可能になるようにパターン形成される。また、誘電体層3は、支持基板2へのアクセスが可能になるようにパターン形成される。アクセス可能な支持基板2の範囲は、使用されるエッチング法に依存する。誘電体層5および半導体材料層4を取り除くために使用されるエッチング法は、解放された表面を増加させるためには等方型であることが好ましい。コンタクト領域12および13内でゲート誘電体5がアクセス可能になると、ゲート誘電体5を取り除くことができる。ゲート誘電体5および誘電体層3が同じエッチング化学反応で変化を生じる材料である場合には、ゲート誘電体5および誘電体層3を同時に取り除くことが好ましい。支持基板2がアクセス領域15内でアクセス可能になると、支持基板2と他の電極の間のいかなる短絡をも防止するために保護層21を形成しなければならない。上述のように、保護層は電気絶縁材料から作られ、局所化される。保護層21の局所化は、選択的形成により、および/または一般的形成と、その後に続くパターン形成により、実現できる。保護層21は半導体材料層4と支持基板2との間のいかなる電気コンタクトをも防止する。また、保護層21はゲート電極9と支持基板2との間の電気コンタクトも防止できる。保護層21は、例えば、半導体材料層4の酸化または窒化により、すなわち、半導体材料層4の電気絶縁材料への表面的な変質により形成される。同じことが、ゲート材料層6の電気絶縁材料への表面的な変質にも当てはまる。また、この変質の間に、支持基板2が変質する場合には、支持基板2上に形成された保護層21は、支持基板2の一部分へのアクセスを可能にするために少なくとも部分的に取り除かれる。このアクセスは、アクセス領域15の上端から見える保護層21だけを取り除く異方性プラズマエッチングにより実現できる。また、保護層21が、支持基板2と比較して、被覆される領域付近でより厚くなっている場合には、異方性ウェットエッチングにより、または異方性プラズマエッチングにより、このアクセスを達成することも考えられる。また、保護層21が、他の被覆領域と比較して、支持基板2の近くでより速いエッチングレートを可能にするような組成の差を示す場合には、異方性ウェットエッチングにより、またはプラズマエッチングにより、このアクセスを達成することもある。このようにして、保護層21は半導体材料層4の端部上に少なくとも局所化される。半導体材料層4がコンタクト領域内でアクセス可能ではない場合には、半導体材料層4は露出されなければならない。コンタクト領域内のゲート誘電体5は、遅くともこのステップで取り除かれるが、ゲート誘電体5は、事前に、例えば、誘電体層3をエッチングするときに取り除くこともできる。図17に示すように、この構造から、ソースコンタクト12、ドレインコンタクト13、および対向電極コンタクトは、これらすべての電極がアクセス可能であるため、同時に形成できる。これらのコンタクトは、例えば、導電性材料の堆積により形成され、例えば、第2の導電性材料23は、ここでは金属である。固有コンタクトを形成するための導電性材料の局所化が、輪郭描写パターン18を停止層として使用する化学機械研磨ステップにより実現されることが好ましい。電気コンタクトを改善するための金属の堆積の前に、シリサイド化ステップが半導体材料4の自由領域上で実行されることが好ましい。このようにして、シリサイドはソースコンタクト領域12およびドレインコンタクト領域13内の半導体材料層4上に、ならびにアクセス領域15内およびゲート電極9内の支持基板2上に形成されるが、ただし、これらの材料は、シリサイドを形成するために、または金属挙動を有し半導体ベースの材料から作られた他の任意の材料を形成するために、金属と反応できる。図18に示す他の代替の実施形態では、第2の被覆材料26の層が堆積され、パターン形成される。堆積厚さは、第2の被覆材料26の層がソースコンタクト領域12およびドレインコンタクト領域13内に側部スペーサ27を形成して、ゲート電極9の空の容積を充填するように、選択される。このようにして、ゲート電極9の上端が第2の被覆材料26で覆われて、この第2の被覆材料26はゲートコンタクトのその後の形成を防止する。したがって、この実施形態は、アクセス領域15内に形成された対向電極コンタクトがゲート電極9をそれらの共通側壁を用いて電気的に接続する場合に関心があるだけである。その後、ソースコンタクト領域12およびドレインコンタクト領域13内に存在する空隙領域は、有効なソースコンタクト12およびドレインコンタクト13を形成する導電性材料により充填される。これらのソースコンタクト12およびドレインコンタクト13は、第2の充填材17の厚さ分だけ、および第2の被覆材料26から作られた側部スペーサ27の厚さ分だけ、ゲート電極9から隔てられる。これらの2つの厚さは、ソースコンタクト12及びドレインコンタクト13と、ゲート電極9との間に存在する浮遊容量の値を制御できるようにする。使用する実施形態に応じて、少数のステップを追加することで、電気的観点から見て完全に分離したゲート電極および対向電極を達成するか、または電気的に接続された電極を達成するか、のどちらかが可能である。ゲート電極と対向電極コンタクトとの間の電気的独立性を達成するためには、第1の導電性材料22とゲート電極9を形成する材料との間に電気絶縁層を有する必要がある。図19に示すように、この電気絶縁層は、保護層21と少なくとも他の1つの絶縁体28とにより形成できる。例えば、保護層21が半導体または導電性材料の酸化により形成される場合には、半導体材料層4の自由な側壁上の保護層21の形成、およびゲート材料6の側壁上の他の絶縁体28の形成が可能である。電気絶縁層のパターン形成は、半導体材料層4の端部上およびゲート材料6の端部上に電気絶縁体を局所化できるようにするとともに、支持基板2の少なくとも一部分を解放する。また、図20に示すように、輪郭描写パターン18内に形成された開口部20がアクセス領域15の範囲よりも小さい場合には、電気絶縁膜は保護層21により、および場合によっては他の絶縁体28により形成できる。したがって、アクセス領域15の上方に形成された開口部20は、アクセス領域15の周囲のエッチングマスク8の一部分を解放しない。第1の充填材16の異方性エッチングが実行される場合には、アクセス領域15の壁上に材料28の連続膜の形成があり、すなわち、第1の密封膜16はゲート材料6の側壁、およびエッチングマスク8の側壁を覆う。材料28が電気絶縁性であるか、または第1の充填材16の、例えば、酸化などの変質による場合には、保護層21および/または材料28は第1の充填材16により形成できる。支持基板2の一部分の解放は、異方性エッチングを用いて実現することが好ましい。また、他の実施形態では、図示されていないが、ゲート材料6が取り除かれたときに対向電極コンタクトが形成された後に、絶縁膜を形成することもできる。この場合、対向電極コンタクトの側壁へのアクセスを解放する必要がある。これは、ゲート電極を形成する材料を取り除くことにより、および電気絶縁材料のコンフォーマルデポジションにより実現できる。この絶縁層は、ゲート誘電体が堆積されるときに、ゲート誘電体により形成できることが好ましい。したがって、例えば、図14、図17、および図19に示すように、ゲート電極9および対向電極を含む電界効果トランジスタを取得できる。トランジスタは、支持基板2、誘電絶縁体層3、および半導体材料膜4を連続的に含む。半導体材料膜4は、誘電体層3により支持基板2から隔てられており、ゲート誘電体5およびゲート材料6の層で覆われる。ゲート電極9は、ゲート誘電体5により半導体材料膜4から隔てられる。対向電極は支持基板2内に形成され、対向電極の制御はアクセス領域15から形成された支持基板コンタクトを用いて実現される。支持基板コンタクトは、支持基板上の膜と短絡することなくゲート電極9を貫通し、半導体材料膜4を貫通する。これは、例えば、半導体材料膜4のコンタクトから支持基板2のコンタクトを電気的に絶縁する保護層21を用いて実現される。ゲート電極9および半導体材料膜4の中のコンタクトのこの統合化は、最終回路のコンパクト性に関する限り大きな進歩を可能にする。デバイスの表面は他のアーキテクチャと比較した電気性能のように保持される。隣接する絶縁パターン内に対向電極コンタクトを作ることはもはや必要ない。これは高密度領域内で絶縁パターンのレベルでの寸法制約を減らすことを可能にする。また、これは、信頼できるコンタクト接続を確保するために、いくつかの対向電極が拡張された領域内での、短絡および浮遊容量の問題を防止する。いくつかのトランジスタを半導体材料膜4上に形成するときには、電気絶縁パターンもまた同様に組み込まなければならない。これらの電気絶縁パターンの目的は、電荷担体が寄生的な方法で1つのトランジスタから他のトランジスタへ移動することを防止することである。半導体材料膜4は、1つ以上のトランジスタが形成されたアクティブ領域を画定するようにパターン形成される。これらのアクティブ領域の相補的部分は絶縁パターンである。絶縁パターンは、電気絶縁材料で形成されるか、または空隙領域、すなわち、固体材料で充填されていない領域で形成される。特定の実施形態では、アクティブ領域は、第1および第2の密封材の堆積後に画定される。したがって、アクティブ領域は、トランジスタと同じ形状を示す。ゲート電極9の全体は、半導体材料膜4の上方に形成される。また、特定のフォトリソグラフィステップを用いてアクティブ領域を画定することもできる。このステップは、輪郭描写材料19が電気絶縁性であり、最終構造内に保持されている場合には、輪郭描写材料19の堆積前に実行されることが好ましい。また、アクティブ領域は、トランジスタが製造された時点でも画定できる。また、アクティブ領域および絶縁パターンが形成された時点でトランジスタを製造することも想定できる。この場合、コンタクト領域を組み込んだゲート電極の部分は、アクティブ領域の上方に形成されることが好ましい。図21に示す他の代替の実施形態では、アクセス領域15は絶縁パターンの上方に配置される。先の実施形態と同様に、ゲート材料6はエッチングマスク8を用いてパターン形成される。第1および第2の密封材が堆積され、輪郭描写パターン18が形成される図7、図8。第1の充填材16が取り除かれて、ゲート材料5または絶縁パターンの一部分を自由のままにする。先の場合と同様に、アクセス領域の下部に配置された材料が、支持基板2の接続を可能にするために取り除かれる。図21に示す特定の事例では、半導体膜4と対向電極コンタクトとの間に寄生電気接続がない。しかしながら、また、対向電極と半導体材料膜4との間に短絡が存在しないことを確保するために保護層を堆積することもできる。図示の実施形態では、絶縁パターン26の下端から、および絶縁パターン26の外側部から電気接続が作られる。対向電極を絶縁パターン26の下部まで拡張する必要がないため、側壁から接続を作ることが特に好ましい。しかしながら、絶縁パターン26をアクセス領域上に配置するときには絶縁パターン26とアクティブ領域の間の界面の傾斜を考慮する必要があるため、この実施形態を実現するのは少し困難である。優先的方法では、対向電極は支持基板のドーピングにより実現される。さらに優先的方法では、対向電極は、半導体材料のアクティブ領域と、絶縁領域とが画定されるときに形成される。このことは、対向電極のアクティブ領域との自己整合を容易に実現できるようにする。他の実施形態では、対向電極はデバイスとそろえることができる。これを行うために、ソースコンタクト12およびドレインコンタクト13からゲート電極9を分離する空間のように、アクセス領域15のコンタクトを妨害する。この一体鋳造パターンが形成されると、半導体材料4と、支持基板2の一部分とが、このパターンを用いてエッチングされ、このパターンは、対向電極の横方向拡張部を、ゲート電極のパターンに、ならびにソース電極とドレイン電極との間の表面のパターンに限定する。この手法は対向電極コンタクトの位置をゲート電極のパターンの中に画定できるようにするもので、これは対向電極が、ソース電極およびドレイン電極の下部ではなく、ゲート電極の下部だけに配置されるときに特に好ましい。また、この手法は、デバイスが形成された時点で、対向電極を形成する材料の性質を可変にする。この点は、半導体材料4および支持基板材料が同じエッチング剤によく反応する場合に特に好ましい。対向電極がソース電極またはドレイン電極のうちの1つに接続される場合には、半導体材料4もまた同様に取り除くことなしに、対向電極を取り除くことはできない。その結果、電界効果トランジスタの破壊が生じる。ゲート電極内に形成された対向電極コンタクトを有する対向電極を含む電界効果トランジスタの使用は空間の節約を可能にするため、特に関心がある。形成されたコンタクトがゲート電極および対向電極の両方を制御するので、節約される空間はますます大きくなる。平面図で示した実施形態では、対向電極コンタクトはゲートヘッドを形成する部分のほぼ中央に配置されるが、このコンタクト領域を片寄らせることもまた可能である。ゲート電極および対向電極コンタクトが電気的に分離している場合に種々の異なるコンタクトが形成されるとき、この片寄りにますます関心が高まる。このようにして、4個のトランジスタを有するSRAMメモリセルを簡単かつコンパクトに製造することが可能になる。このセルの電気配置については文献US2009/0129142に開示されている。このようなセルを得るためには、図22に示すエッチングマスクを使用すれば十分である。このマスク8は、メモリセルを形成する4個のトランジスタを代表する4個のゲート電極のパターンを含む。異なるゲート電極9およびアクセス領域15の配置および配向は最大の空間節約を生み出すが、提示された配置および配向以外の可能性も想定できる。4個のトランジスタのSRAMメモリセルでは、2個のNMOSトランジスタおよび2個のPMOSトランジスタがある。NMOSトランジスタはPMOSトランジスタと直列に接続され、直列接続された2対のトランジスタが存在するようになっている。トランジスタの各対はアクティブ領域上に形成され、メモリセル内には2つの異なるアクティブ領域が存在するようになっている。NMOSおよびPMOSトランジスタが所定の電気性能を有しているとき、それらのトランジスタは、伝導チャネルの長さおよび幅に関する限り所定の寸法を有する。伝導チャネルの寸法のうちの1つはゲート電極9により画定されるのに対して、残りの1つの寸法はアクティブ領域の大きさにより画定される。これは、NMOSトランジスタとPMOSトランジスタとの間のゲート電極の寸法が同一である必要はないという結果をもたらす。上述の好適な実施形態では、アクティブ領域の幅はソースコンタクトおよびドレインコンタクトの幅に関連している。その結果、異なる幅のアクティブ領域を得るためには、異なる大きさのソースコンタクトおよびドレインコンタクトを使用しなければならない。その結果、アクティブ領域は、それらのソースコンタクトおよびドレインコンタクトがPMOSトランジスタに関連しているか、またはNMOSトランジスタに関連しているかに応じて異なる大きさを有するソースコンタクトおよびドレインコンタクトを含む。所望のメモリセル内に、アクティブ領域に関連するために、2個のトランジスタに関連する対向電極があるという事実に起因して、各トランジスタがアクセス領域を含むことは必須ではない。アクティブ領域の2個のトランジスタのうちの1個がアクセス領域を含んでいれば十分である。欠落した電気接続は、従来の方法で電気相互接続レベルを用いて作られる。そのゲート電極が対向電極に電気的に接続されるトランジスタだけが、アクセス領域を提示することが好ましい。したがって、この特定のエッチングマスク8を用いて、および上述の方法を用いて、電気挙動の観点から極めて良好な動作性能を示す対向電極を有する4個のトランジスタのSRAMメモリセルを簡単かつ工業的な方法で取得できる。上述の実施形態では、ゲート電極と同時にソースコンタクトおよびドレインコンタクトの輪郭を描き、それにより、異なる電極の高速かつ効率的な自己整合が可能になる。また、ゲート電極の輪郭描写の前または後に、ソースコンタクトまたはドレインコンタクトの輪郭を描くことも想定できる。この場合、その後に形成される電極の最終的な輪郭描写よりも広いパターンを用いたゲート材料内の事前輪郭描写がある。また、異なる方法で、通常は従来の方法で、ソースコンタクトおよびドレインコンタクトを形成することも想定できる。