"以下の工程を含むことを特徴とする半導体装置の製造方法:a平面形状が、互いに対向する一対の第1辺、および前記第1辺と交差し、かつ互いに対向する一対の第2辺を有する四角形からなるダイパッドと、平面視において前記ダイパッドの2つの前記第1辺のうちの一方に沿って配置された第1リード群と、平面視において前記ダイパッドの2つの前記第1辺のうちの他方に沿って配置された第2リード群と、前記ダイパッドの前記第2辺に繋がる吊りリードとを備えたリードフレームを準備する工程;b第1表面、前記第1表面に形成された複数の第1ボンディングパッド、および前記第1表面とは反対側の第1裏面を有する第1半導体チップを、前記ダイパッドの第1領域に搭載し、第2表面、前記第2表面に形成された複数の第2ボンディングパッド、および前記第2表面とは反対側の第2裏面を有する第2半導体チップを、平面視において前記第1領域の隣に位置する前記ダイパッドの第2領域に搭載する工程;c前記複数の第1ボンディングパッドのうちの複数の外部用ボンディングパッドおよび前記複数の第2ボンディングパッドのうちの複数の外部用ボンディングパッドと、前記第1リード群および前記第2リード群とを、複数の外部用ワイヤを介してそれぞれ電気的に接続し、前記複数の第1ボンディングパッドのうちの複数の内部用ボンディングパッドと、前記複数の第2ボンディングパッドのうちの複数の内部用ボンディングパッドとを、複数の内部用ワイヤを介してそれぞれ電気的に接続する工程;d前記ダイパッドの2つの前記第2辺のうちの一方側から他方側に向かって樹脂を供給し、前記ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記複数の外部用ワイヤ、および前記複数の内部用ワイヤを前記樹脂で封止する工程;ここで、前記第2領域は、平面視において、前記第1領域と前記ダイパッドの2つの前記第2辺のうちの前記他方との間に位置しており、前記第1半導体チップの前記複数の内部用ボンディングパッドは、第1パッド群と、第2パッド群とを有し、前記第2半導体チップの前記複数の内部用ボンディングパッドは、第3パッド群と、第4パッド群とを有し、前記複数の内部用ワイヤは、前記第1パッド群と前記第3パッド群とをそれぞれ電気的に接続する複数の第1内部用ワイヤと、前記第2パッド群と前記第4パッド群とをそれぞれ電気的に接続する複数の第2内部用ワイヤとを有し、前記第1パッド群と前記第2パッド群との間隔は、前記第3パッド群と前記第4パッド群との間隔よりも大きく、前記第1パッド群と前記第2パッド群との間隔は、前記複数の内部用ボンディングパッドのうちの複数個分よりも大きい。請求項1において、前記第1半導体チップと前記第2半導体チップとの間隔は、前記第1リード群、または前記第2リード群における1つあたりのリードの幅よりも小さい、あるいは同じであることを特徴とする半導体装置の製造方法。請求項1において、前記第1パッド群は、前記第1半導体チップのデジタル系内部用インタフェース回路と電気的に接続され、前記第2パッド群は、前記第1半導体チップのアナログ系内部用インタフェース回路と電気的に接続され、前記第3パッド群は、前記第2半導体チップのデジタル系内部用インタフェース回路と電気的に接続され、前記第4パッド群は、前記第2半導体チップのアナログ系内部用インタフェース回路と電気的に接続され、前記複数の第1内部用ワイヤは、前記第1パッド群と前記第3パッド群とをそれぞれ電気的に接続する複数の内部用デジタル系ワイヤであり、前記複数の第2内部用ワイヤは、前記第2パッド群と前記第4パッド群とをそれぞれ電気的に接続する複数の内部用アナログ系ワイヤであることを特徴とする半導体装置の製造方法。請求項1において、前記b工程では、前記ダイパッドの前記第1辺に形成された切り欠き部を認識することにより前記第1領域および前記第2領域を判別することを特徴とする半導体装置の製造方法。請求項1において、前記b工程では、前記第1リード群と前記第2リード群のうちの何れか一方もしくは両方の複数のリードの平面視において、他のリードとは異なった形状の異形リードを認識することにより前記第1領域および前記第2領域を判別することを特徴とする半導体装置の製造方法。請求項1において、前記c工程では、前記第1半導体チップ側を第1ボンドとしてワイヤボンディングし、前記第2半導体チップ側を第2ボンドとしてワイヤボンディングすることを特徴とする半導体装置の製造方法。請求項6において、前記2ボンドでは前記第2半導体チップ上に形成されたバンプ電極に対してワイヤボンディングすることを特徴とする半導体装置の製造方法。請求項1において、前記第1半導体チップの前記ボンディングパッドのピッチは、前記第2半導体チップの前記ボンディングパッドのピッチより狭いことを特徴とする半導体装置の製造方法。請求項1において、前記第2半導体チップの前記ボンディングパッドのピッチは、前記第1半導体チップの前記ボンディングパッドのピッチより狭く設けられ、前記c工程では、前記第2半導体チップ側を第1ボンドとしてワイヤボンディングし、前記第1半導体チップ側を第2ボンドとしてワイヤボンディングすることを特徴とする半導体装置の製造方法。請求項1において、平面視で前記第1半導体チップのチップサイズは、前記第2半導体チップのチップサイズより小さいことを特徴とする半導体装置の製造方法。請求項1において、前記第1半導体チップの前記複数の第1ボンディングパッドの配置は、前記第1半導体チップの前記第1表面の3つの辺に沿って配置された3辺パッド配置であり、前記ダイパッドの前記第2辺側にはリードが配置されていないことを特徴とする半導体装置の製造方法。請求項1において、前記第1リード群および前記第2リード群を形成する複数のリードそれぞれのインナ部は、平面視において、前記複数のリードそれぞれのアウタ部から前記ダイパッドに向かって屈曲していることを特徴とする半導体装置の製造方法。請求項1において、前記第1半導体チップでは、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間の領域に他の回路が配置されており、前記第2半導体チップでは、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間の領域以外の領域に前記他の回路が配置されていることを特徴とする半導体装置の製造方法。請求項1において、前記d工程により形成された封止体の側面から前記第1リード群の一部および前記第2リード群の一部が突出していることを特徴とする半導体装置の製造方法。請求項1において、前記d工程により形成された封止体の下面から前記第1リード群の一部および前記第2リード群の一部が露出していることを特徴とする半導体装置の製造方法。請求項1において、前記第1半導体チップの厚さは、前記第2半導体チップの厚さより厚いことを特徴とする半導体装置の製造方法。請求項1において、前記d工程で、前記樹脂を前記第1半導体チップの前記第1パッド群と前記第2パッド群の間に通して前記第1半導体チップと前記第2半導体チップの間の領域に充填することを特徴とする半導体装置の製造方法。以下の工程を含むことを特徴とする半導体装置の製造方法:a平面形状が、互いに対向する一対の第1辺、および前記第1辺と交差し、かつ互いに対向する一対の第2辺を有する四角形からなるダイパッドと、平面視において前記ダイパッドの2つの前記第1辺のうちの一方に沿って配置された第1リード群と、平面視において前記ダイパッドの2つの前記第1辺のうちの他方に沿って配置された第2リード群と、前記ダイパッドの前記第2辺に繋がる吊りリードとを備えたリードフレームを準備する工程;b第1表面、前記第1表面に形成された複数の第1ボンディングパッド、および前記第1表面とは反対側の第1裏面を有する第1半導体チップを、前記ダイパッドの第1領域に搭載し、第2表面、前記第2表面に形成された複数の第2ボンディングパッド、および前記第2表面とは反対側の第2裏面を有する第2半導体チップを、平面視において前記第1領域の隣に位置する前記ダイパッドの第2領域に搭載する工程;c前記複数の第1ボンディングパッドのうちの複数の外部用ボンディングパッドおよび前記複数の第2ボンディングパッドのうちの複数の外部用ボンディングパッドと、前記第1リード群および前記第2リード群とを、複数の外部用ワイヤを介してそれぞれ電気的に接続し、前記複数の第1ボンディングパッドのうちの複数の内部用ボンディングパッドと、前記複数の第2ボンディングパッドのうちの複数の内部用ボンディングパッドとを、複数の内部用ワイヤを介してそれぞれ電気的に接続する工程;d前記ダイパッドの2つの前記第2辺のうちの一方側から他方側に向かって樹脂を供給し、前記ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記複数の外部用ワイヤ、および前記複数の内部用ワイヤを前記樹脂で封止する工程;ここで、前記第2領域は、平面視において、前記第1領域と前記ダイパッドの2つの前記第2辺のうちの前記他方との間に位置しており、前記第1半導体チップの厚さは、前記第2半導体チップの厚さよりも大きい。近年、複数の半導体チップが組み込まれた半導体装置が種々開発されているが、その中で、例えば、前記特許文献1のように、1つのチップ搭載部ダイパッド上に複数の半導体チップを並べて搭載平面配置する半導体装置がある。本願発明者は、このような半導体装置の外形サイズをさらに低減することを検討した。前述のような半導体装置の外形サイズを低減するためには、例えば、互いに隣り合う半導体チップの間隔を小さくし、これにより、チップ搭載部の外形サイズを低減することが考えられる。しかしながら、前記特許文献1のように、1つのチップ搭載部上に複数の半導体チップを搭載する場合、先に搭載する半導体チップが、後に搭載する半導体チップの領域チップ搭載領域に重ならないように、正確に位置合わせを行う必要がある。ここで、図27は本願発明者が比較検討を行った比較例の半導体装置半導体パッケージ50の構造を示す平面図である。半導体パッケージ50では、1つのダイパッドチップ搭載部53に2つの半導体チップ51,52が平面配置で横に並んで搭載されており、2つの半導体チップ51,52の周囲に複数のリード54が配置されているとともに、それぞれの半導体チップ51,52と複数のリード54とが導電性のワイヤ56によって電気的に接続されている。また、ダイパッド53は吊りリード55によって支持されており、さらにダイパッド53、各半導体チップ51,52、複数のワイヤ56及び複数のリード54それぞれの一部は、樹脂からなる封止体57によって封止されている。半導体パッケージ50の組み立てにおいて、前述のそれぞれの半導体チップ51,52のチップ搭載領域の判別による前記位置合わせを行う手法としては、例えば、ダイパッド53の互いに隣り合うチップ搭載領域の間にスリット貫通孔53aを設けておき、このスリット53aを目印としてそれぞれのチップ搭載領域を判別認識することが考えられる。しかしながら、スリット53aを適用する場合、スリット53aの加工精度を考慮すると、スリット53aを形成するための領域がある程度必要となるため、互いに隣り合う半導体チップ51,52の間隔を十分に近づけることが困難となる。すなわち、チップ搭載部であるダイパッド53の外形サイズを低減することが困難となる。そこで、本願発明者は、スリット以外の手法を用いて半導体チップの位置合わせを行い、互いに隣り合う半導体チップの間隔をより小さく例えば、前記特許文献1よりも狭い間隔する構造を検討したところ、半導体チップを搭載した後の樹脂封止工程モールド工程において、互いに隣り合う半導体チップ間にボイド樹脂未充填不良が発生するという課題を見出した。この原因は、樹脂封止工程において、一方の半導体チップ側から他方の半導体チップ側に向かって樹脂を供給したことにあり、半導体チップ間に樹脂が十分に充填されなかったためと考えられる。本発明は、上記課題に鑑みてなされたものであり、その目的は、ボイドの発生を抑制することができる技術を提供することにある。また、本発明の他の目的は、半導体装置の小型化を実現することができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。代表的な実施の形態による半導体装置の製造方法は、a平面形状が、互いに対向する一対の第1辺、および前記第1辺と交差し、かつ互いに対向する一対の第2辺を有する四角形からなるダイパッドと、平面視において前記ダイパッドの2つの前記第1辺のうちの一方に沿って配置された第1リード群と、平面視において前記ダイパッドの2つの前記第1辺のうちの他方に沿って配置された第2リード群と、前記ダイパッドの前記第2辺に繋がる吊りリードとを備えたリードフレームを準備する工程;b第1表面、前記第1表面に形成された複数の第1ボンディングパッド、および前記第1表面とは反対側の第1裏面を有する第1半導体チップを、前記ダイパッドの第1領域に搭載し、第2表面、前記第2表面に形成された複数の第2ボンディングパッド、および前記第2表面とは反対側の第2裏面を有する第2半導体チップを、平面視において前記第1領域の隣に位置する前記ダイパッドの第2領域に搭載する工程;c前記複数の第1ボンディングパッドのうちの複数の外部用ボンディングパッドおよび前記複数の第2ボンディングパッドのうちの複数の外部用ボンディングパッドと、前記第1リード群および前記第2リード群とを、複数の外部用ワイヤを介してそれぞれ電気的に接続し、前記複数の第1ボンディングパッドのうちの複数の内部用ボンディングパッドと、前記複数の第2ボンディングパッドのうちの複数の内部用ボンディングパッドとを、複数の内部用ワイヤを介してそれぞれ電気的に接続する工程;d前記ダイパッドの2つの前記第2辺のうちの一方側から他方側に向かって樹脂を供給し、前記ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記複数の外部用ワイヤ、および前記複数の内部用ワイヤを前記樹脂で封止する工程;ここで、前記第2領域は、平面視において、前記第1領域と前記ダイパッドの2つの前記第2辺のうちの前記他方との間に位置しており、前記第1半導体チップの前記複数の内部用ボンディングパッドは、第1パッド群と、第2パッド群とを有し、前記第2半導体チップの前記複数の内部用ボンディングパッドは、第3パッド群と、第4パッド群とを有し、前記複数の内部用ワイヤは、前記第1パッド群と前記第3パッド群とをそれぞれ電気的に接続する複数の第1内部用ワイヤと、前記第2パッド群と前記第4パッド群とをそれぞれ電気的に接続する複数の第2内部用ワイヤとを有し、前記第1パッド群と前記第2パッド群との間隔は、前記第3パッド群と前記第4パッド群との間隔よりも大きく、前記第1パッド群と前記第2パッド群との間隔は、前記複数の内部用ボンディングパッドのうちの複数個分よりも大きい。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。半導体装置の組み立てにおいてボイドの発生を抑制することができる。また、半導体装置の小型化を実現することができる。以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。また、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、以下の実施の形態において、構成要素等について、Aからなる、Aよりなる、Aを有する、Aを含むと言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。実施の形態図1は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図2は図1のA-A線に沿って切断した構造の一例を示す断面図、図3は図1のB-B線に沿って切断した構造の一例を示す断面図、図4は図1のC-C線に沿って切断した構造の一例を示す断面図、図5は図1の半導体装置のシステム構成の一例を示す回路ブロック図である。まず、本実施の形態の半導体装置について説明する。図1~図4に示す本実施の形態の半導体装置は、1つのダイパッドチップ搭載部、タブともいう3aに2つの半導体チップ第1半導体チップ、第2半導体チップが横に並んで搭載平面配置された樹脂封止型のパッケージであり、本実施の形態では、前記半導体装置の一例として、平面形状が四角形からなる封止体4の各辺のうち、互いに対向して配置される2つの側面4aのそれぞれから複数のリードが露出突出する薄型のSOPSmallOutlinePackage6を取り上げて説明する。なお、リードのうち、封止体4から露出突出する部分はアウタリードアウタ部3cであり、これらは封止体4の外側において、ガルウィング状に折り曲げ形成されている。前記SOP6の詳細構成について説明すると、図1に示す平面形状が四角形の板状のチップ搭載部であるダイパッド3aタブともいうと、このダイパッド3aに横並びで搭載された第1半導体チップであるMCUMicroControlUnitチップ1及び第2半導体チップであるAFEAnalogFrontEndチップ2と、それぞれの半導体チップと電気的に接続される複数のインナリードインナ部3bと、複数のインナリード3bそれぞれと一体に形成された複数のアウタリード3cとを有している。さらに、MCUチップ1及びAFEチップ2は、それぞれインナリード3bと導電性細線であるワイヤ5によって電気的に接続されている。また、ダイパッド3aは、その平面形状が、互いに対向する一対の第1辺長辺3aa、3abと、この第1辺3aa、3abと交差し、かつ互いに対向する一対の第2辺短辺3ac、3adとを備えた四角形本実施の形態では、長方形からなる。ここで、図1に示すように、本実施の形態では、各長辺に切り欠き部ノッチ3eが形成されているため、正確に言えば、ダイパッド3aの平面形状は多角形であるものの、この切り欠き部ノッチ3eの大きさ寸法は、ダイパッド3aに対して小さい。そのため、本実施の形態では、このようなこの切り欠き部ノッチ3eが設けられた形状であっても、四角形として定義する。また、一方の第2辺3acおよび他方の第2辺3adのそれぞれに2本ずつ吊りリード3dが繋がっている一体に形成されている。したがって、ダイパッド3aは、これら4本の吊りリード3dによって支持されている。そのため、後述するように、なお、本実施の形態では、吊りリード3dが4本あるが、1本の吊りリードの太さが大きい、厚さが大きい、または強度が強い場合には、第2辺のそれぞれに1本ずつ吊りリード3dが繋がっていてもよい。また、MCUチップ1、AFEチップ2、ダイパッド3a、複数のインナリード3b及び吊りリード3d、さらに複数のワイヤ5は、封止用樹脂からなる封止体4によって封止されている。封止体4は、その平面形状が長方形である。ここで、図4に示すように、ダイパッド3aを支持している4本の吊りリード3dそれぞれには、ダイパッド3aの高さを低い位置に下げるように曲げ加工タブ下げ加工が施されている。これにより、封止体4においてダイパッド3aの裏面側の樹脂量と2つの半導体チップの上側の樹脂量とを略同じにすることができ、SOP本体の反りを低減することができる。また、図1に示すように、複数のインナリード3bの殆どは、長方形のダイパッド3aの長辺である対向する第1辺3aa、3abに略沿った状態で並んで配置されている。すなわち、複数のインナリード3bのうちのダイパッド3aの第1辺3aa側に配置されたリード群である第1リード群3baは、第1辺3aaと対向して配置されており、一方、ダイパッド3aの第1辺3ab側に配置されたリード群である第2リード群3bbは、第1辺3abと対向して配置されている。さらに、第1リード群3baおよび第2リード群3bbを形成する複数のインナリード3bリードそれぞれのインナ部は、平面視において、複数のアウタリード3cリードそれぞれのアウタ部からダイパッド3aに向かって屈曲している。これにより、平面視においてインナリード3bの延在方向に対して各ワイヤ5を略直線状となるようにワイヤリングすることができ、各ワイヤ5のワイヤ長の低減化を図ることができる。なお、上記した互いに隣り合う半導体チップ間のボイド樹脂未充填不良を抑制することだけを考慮した場合には、複数のインナリード3bのそれぞれを、互いに同じ長さで、かつ直線状屈曲していないに形成してもよい。また、本実施の形態では、AFEチップ2の複数のボンディングパッドのうちの一部が、図1で言う右辺2n側にも配置されている。そのため、本実施の形態では、複数のインナリード3bのうち、第1リード群3ba及び第2リード群3bbの一部のリードを、その先端部がダイパッド3aの短辺側例えば、第2辺3ad側に回り込むように延在させている。これにより、このようなボンディングパッドと接続されるワイヤの長さも低減することができる。なお、AFEチップ2も、MCUチップ1と同様に、3つの辺ここでは、図1で言う2j、2k、2mに複数のボンディングパッドを配置する場合は、ダイパッド3aの短辺側にインナリード3bの先端部を配置しなくてもよい。また、図2及び図3に示すように、複数のインナリード3bと一体で形成された複数のアウタリード3cは封止体4の両側の側面4aから突出し、ガルウィング状に曲げ成形されている。また、MCUチップ1及びAFEチップ2は、それぞれ銀ペースト等のペースト状の接着材によってダイパッド3aに固着されている。ただし、DAFDieAttachFilm等のフィルム状の接着材を介して固着されていてもよい。その際、MCUチップ1は、図7に示すダイパッド3aの第1領域3aeに搭載され、一方、AFEチップ2は、平面視において第1領域3aeの隣に位置する第2領域3afに搭載されている。ここで、ダイパッド3aの2つの第2辺3ac,3adのうち、第2辺3acを一方側とし、第2辺3adを他方側とすると、第2領域3afは、平面視において第1領域3aeとダイパッド3aの他方側の第2辺3adとの間に位置している。なお、本実施の形態のSOP6では、図1に示すように、ダイパッド3aにおいて、図7の前記第1領域3aeと第2領域3afの間の第1辺3aaと第1辺3abに、ノッチ切り欠き部3eが形成されている。このノッチ3eは、後述するダイパッド3aにMCUチップ1とAFEチップ2を搭載するダイボンディング工程において、それぞれのチップ搭載領域第1領域3ae、第2領域3afを判別認識する際の目印である。なお、チップ搭載領域の目印であるノッチ3eは、半導体チップになるべく近い位置に設けた方が位置認識の精度を高めることができるため好ましく、したがって、目印をダイパッド3aに設けることは非常に有効である。また、目印を切り欠きではなく、ダイパッド3aから突出した形状にすることも考えられる。しかしながら、エッチング加工によってリードフレーム加工を行う場合、ダイパッド3aと各インナリード先端との距離が、各インナリード3bに対して同じ揃っている方が加工し易く、したがって、リードフレーム加工の面からも目印をノッチ3eにすることは好ましい。また、目印をダイパッド3aに設けたノッチ3eとすることで、MCUチップ1とAFEチップ2の距離を、図27の比較例の半導体パッケージ50のようなスリット貫通孔53aを設けた場合のチップ間の距離より短くすることができる。図1に示す本実施の形態のSOP6の場合、MCUチップ1とAFEチップ2のチップ間距離間隔を、0.8mm未満、好ましくは0.3~0.4mm程度とすることができる。この0.3~0.4mmの距離は、例えば、封止体4から突出露出するアウタリードアウタ部3cのリードの幅よりも小さい、あるいは略同じである。なお、リードのうち、封止体4で封止される部分インナリード、インナ部が、ワイヤ長を低減するため、あるいはワイヤ5の延在方向に合わせて屈曲されている場合には、封止体4から突出露出する部分アウタリード、アウタ部3cの幅よりも細くなるため、この場合の比較対象物としては、アウタリード3cとする。このようにダイパッド3aにおけるチップ搭載領域の目印としてノッチ3eを設けることで、前述のスリット53aの場合と比較して2つのチップ間距離を短くすることができ、これにより、ダイパッド3aの長辺である第1辺3aa,3abを短くすることができ、ダイパッド3aの小型化を図ることができる。その結果、封止体4の長辺も短くすることができるため、SOP6半導体装置の小型化を実現することができる。次に、SOP6に搭載されるMCUチップ1とAFEチップ2について説明する。まず、MCUチップ1は、CPUCentralProcessingUnit、メモリ、入出力回路、タイマー回路等の集積回路が形成された半導体チップであり、図4に示すように表面第1表面、主面1aと、この表面1aとは反対側の裏面第1裏面1bとを有しており、表面1aには、図1に示すように複数のボンディングパッド第1ボンディングパッド、電極パッド1cが形成されている。一方、AFEチップ2は、アナログ/デジタル変換に先行するアナログ回路部分を備えた半導体チップであり、MCUチップ1と同様に、図4に示すように表面第2表面、主面2aと、この表面2aとは反対側の裏面第2裏面2bとを有しており、表面2aには、図1に示すように複数のボンディングパッド第2ボンディングパッド、電極パッド2cが形成されている。ここで、図1に示すMCUチップ1及びAFEチップ2がそれぞれ有する複数のボンディングパッド1c,2cのうち、アウタリード3cと繋がるインナリード3bにワイヤ5を介して電気的に接続されるパッドを外部用とし、MCUチップ1とAFEチップ2の間でワイヤ5を介して電気的に接続されるパッドを内部用としてパッドの種類分けを行うと、MCUチップ1の複数のボンディングパッド1cのうちの複数の外部用ボンディングパッド1caと、第1リード群3baの複数のインナリード3bとが複数の外部用ワイヤ5aを介して電気的に接続されている。さらに、MCUチップ1の複数のボンディングパッド1cのうちの複数の外部用ボンディングパッド1caと、第1リード群3baと反対側の第2リード群3bbの複数のインナリード3bとが複数の外部用ワイヤ5aを介して電気的に接続されている。一方、AFEチップ2の複数のボンディングパッド2cのうちの複数の外部用ボンディングパッド2caと、第1リード群3baの複数のインナリード3bとが複数の外部用ワイヤ5aを介して電気的に接続されている。同様に、AFEチップ2の複数のボンディングパッド2cのうちの複数の外部用ボンディングパッド2caと、第1リード群3baと反対側の第2リード群3bbの複数のインナリード3bとが複数の外部用ワイヤ5aを介して電気的に接続されている。また、2つのチップ間では、複数のボンディングパッド1cのうちの複数の内部用ボンディングパッド1cbと、複数のボンディングパッド2cのうちの複数の内部用ボンディングパッド2cbとが、複数の内部用ワイヤ5bを介してそれぞれ電気的に接続されている。すなわち、MCUチップ1の表面1aにおいて、第1リード群3baのインナリード3bと電気的に接続する複数のボンディングパッド1cは、ダイパッド3aの第1辺3aa近傍のMCUチップ1の辺1jに沿って配置され、一方、第2リード群3bbのインナリード3bと電気的に接続する複数のボンディングパッド1cは、ダイパッド3aの第1辺3ab近傍のMCUチップ1の辺1kに沿って配置されている。同様に、AFEチップ2の表面2aにおいて、第1リード群3baのインナリード3bと電気的に接続する複数のボンディングパッド2cは、ダイパッド3aの第1辺3aa近傍のAFEチップ2の辺2jに沿って配置され、一方、第2リード群3bbのインナリード3bと電気的に接続する複数のボンディングパッド2cは、ダイパッド3aの第1辺3ab近傍のAFEチップ2の辺2kに沿って配置されている。さらに、2つのチップ間を電気的に接続する複数のボンディングパッド1c,2cは、両者のチップ間で対向するそれぞれの辺1m,2mに沿って配置されている。ここで、図5は、SOP6のシステム構成の回路ブロック図の一例を示すものであり、周辺機器として電池パック8の例を取り上げたものである。ここでは、SOP6は、リチウムイオン電池セル7aや制御FETFieldEffectTransistor7b等と電気的に接続され、これらが電池パック8を構成している。なお、電池パック8に組み込まれたMCUチップ1には、デジタル系内部用インタフェース回路1d、デジタル系外部用インタフェース回路1e、アナログ系内部用インタフェース回路1f、アナログ系外部用インタフェース回路1g及び信号処理回路他の回路1h等が形成されている。一方、AFEチップ2にも、同様に、デジタル系内部用インタフェース回路2d、デジタル系外部用インタフェース回路2e、アナログ系内部用インタフェース回路2f、アナログ系外部用インタフェース回路2g及び信号処理回路他の回路2h等が形成されている。つまり、MCUチップ1においてもAFEチップ2においても、デジタル系とアナログ系の信号のやり取りは、直接行うのではなく、それぞれの信号処理回路1h,2hを経由変換して行われる。詳細な信号の入出力動作について説明すると、まず外部から供給されたデジタル系の信号は、MCUチップ1のデジタル系外部用インタフェース回路1eに、リードおよびボンディングパッドを介して供給される。そして、MCUチップ1の内部形成された信号処理回路1hを経由してデジタル系内部用インタフェース回路1dに供給される。その後、ボンディングパッドおよびワイヤを介して、このデジタル系の信号は、AFEチップ2のデジタル系内部用インタフェース回路に伝達される。そして、AFEチップ2で処理されたデジタル系の信号が、再び、ワイヤおよびボンディングパッドを介してMCUチップ1のデジタル系内部用インタフェース1dに戻ってくる。なお、動作駆動は様々であり、例えば、AFEチップ2のデジタル系内部用インタフェース回路2dに伝達されたデジタル系の信号が、AFEチップ2の信号処理回路2hでアナログ系の信号に変換され、その後、AFEチップ2のアナログ系外部用インタフェース回路2gを経由して外部機器であるリチウムイオン電池セル7aに供給される場合もあれば、AFEチップ2のアナログ系内部用インタフェース回路2f、ワイヤ、およびボンディングパッドを介して、MCUチップ1のアナログ系内部用インタフェース回路1fにアナログ信号が伝達される場合もある。以上のように、図1に示すようにMCUチップ1だけでなく、AFEチップ2においてもワイヤ5やインナリード3b及びアウタリード3cを介して直接外部と信号のやり取りを行う複数の外部用ボンディングパッド2ca2cが設けられているため、これらの外部用ボンディングパッド2caは、AFEチップ2のダイパッド3aの第1辺3aa近傍の辺2j及びその反対側の第1辺3ab近傍の辺2kにそれぞれ沿って配置されている。なお、図1及び図5に示すように、MCUチップ1の複数の内部用ボンディングパッド1cbは、MCUチップ1のデジタル系内部用インタフェース回路1dと電気的に接続される第1パッド群1ccと、MCUチップ1のアナログ系内部用インタフェース回路1fと電気的に接続される第2パッド群1cdとに分けられる。一方、MCUチップ1の複数の外部用ボンディングパッド1caのうち、図1においてMCUチップ1の上辺側に配置された複数の外部用ボンディングパッド1caは、MCUチップ1のデジタル系外部用インタフェース回路1eと電気的に接続され、図1においてMCUチップ1の下辺側に配置された複数の外部用ボンディングパッド1caは、MCUチップ1のアナログ系外部用インタフェース回路1gと電気的に接続される。同様に、AFEチップ2の複数の内部用ボンディングパッド2cbは、AFEチップ2のデジタル系内部用インタフェース回路2dと電気的に接続される第3パッド群2ccと、AFEチップ2のアナログ系内部用インタフェース回路2fと電気的に接続される第4パッド群2cdとに分けられる。さらに、両チップ間を接続する複数の内部用ワイヤ5bは、第1パッド群1ccのボンディングパッド1cと第3パッド群2ccのボンディングパッド2cとをそれぞれ電気的に接続する複数の内部用デジタル系ワイヤ5cと、第2パッド群1cdのボンディングパッド1cと第4パッド群2cdのボンディングパッド2cとをそれぞれ電気的に接続する複数の内部用アナログ系ワイヤ5dとに分けられる。なお、SOP6では、図1に示すように、第1パッド群1ccと第2パッド群1cdとの間隔Lは、第3パッド群2ccと第4パッド群2cdとの間隔Mよりも大きくなっているL>M。また、本実施の形態では、第1パッド群1cc、第2パッド群1cd、第3パッド群2ccおよび第4パッド群2cdのそれぞれのボンディングパッド1c、2cの外形サイズは、互いにほぼ同じ大きさからなり、第1パッド群1ccと第2パッド群1cdとの間隔Lは、複数のボンディングパッドのうちの複数個分よりも大きい、あるいは同じである。詳細には、例えばボンディングパッド5つ分よりも大きい、あるいはほぼ同じである言い換えると、ボンディングパッド1cの辺の5倍の長さよりも大きい。なお、本実施の形態では、ボンディングパッドの平面形状は、辺1m、2mと並ぶ辺を有する四角形からなり、外形サイズは、例えば75μm×75μmである。ここで、ボンディングパッドの数が5つ分である理由は、詳細については後述するが、本実施の形態では、平面視において、第1パッド群1ccと第2パッド群1dの間に、信号処理回路1hが配置されており、この信号処理回路1hの大きさ辺1mに沿った方向における幅が、ボンディングパッド1cの5つ分にほぼ相当しているためである。これにより、モールド工程において、ゲートから供給された樹脂がこの第1パッド群1ccと第2パッド群1cdで構成された間口樹脂浸入経路に浸入し易くなり、この結果、互いに隣り合うMCUチップ1とAFEチップ2との間への樹脂の充填性を向上することができる。なお、第1パッド群1ccと第2パッド群1cdとの間隔Lをより大きくすれば、樹脂の浸入する間口を広くすることができるが、この間隔Lが大きすぎると、第1パッド群1ccと第2パッド群1cdを同一辺に沿って配置することが困難となる。そのため、本実施の形態では、本実施の形態において使用するMCUチップの辺1mの長さ本実施の形態では、2.7mmと、ボンディングパッドの外形サイズ□75μmと、この辺1mに配置するボンディングパッドの数に基づいて、算出することが好ましい。一方、下限としては、例えばボンディングパッド1cが少なくとも3つ分でも樹脂の充填性のみを考慮すれば問題ない。しかしながら、この場合には、第1パッド群1ccと第2パッド群1dの間に配置される信号処理回路1hの大きさが、この間隔よりも小さい、あるいはほぼ同じである必要がある。ここで、SOP6において前記L>Mとしている理由について説明する。まず、図1に示すようにMCUチップ1とAFEチップ2では、チップサイズが平面視でMCUチップ1の方が小さい。例えば、MCUチップ1が2.1mm×2.7mmであるのに対して、AFEチップ2は、2.7mm×2.7mmである。また、MCUチップ1のボンディングパッド1cのピッチは、AFEチップ2のボンディングパッド2cのピッチより狭い。例えば、MCUチップ1のパッドピッチは、80μmであり、AFEチップ2のパッドピッチは、130μmである。したがって、SOP6ではMCUチップ1の方がAFEチップ2より集積度が高い。ただし、チップの厚さに関しては、図4に示すようにMCUチップ1の厚さの方が、AFEチップ2より厚い。例えば、MCUチップ1の厚さが0.3mmであるのに対して、AFEチップ2の厚さは、0.2mmである。なお、MCUチップ1とAFEチップ2において、デジタル系のインタフェース回路デジタル系外部用インタフェース回路1e,2e、デジタル系内部用インタフェース回路1d,2dはノイズを発生するのに対し、アナログ系のインタフェース回路アナログ系外部用インタフェース回路1g,2g、アナログ系内部用インタフェース回路1f,2fは、このノイズの影響により誤動作する恐れがある。そこで、本実施の形態のSOP6のMCUチップ1では、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間隔を広くしている。また、この間隔をある程度広く取ることで、ノイズの伝搬を抑制することは可能であるが、SOP6では、前述のようにMCUチップ1の集積度がAFEチップ2の集積度よりも高い。そのため、MCUチップ1では、AFEチップ2とは異なり、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間に信号処理回路他の回路1hを配置しているため、AFEチップ2の第3パッド群2ccと第4パッド群2cdの間隔のように、第1パッド群1ccと第2パッド群1cdの間隔を狭くすることが困難である。このことについて、図28を用いて詳細に説明する。まず、図28は、図1において、図5に示す各回路と関係のあるものだけを抜粋した上で、各チップMCUチップ1、AFEチップ2のそれぞれに、図5に示す回路ブロック図を組み合わせた平面図である。また、本実施の形態における実際の各ボンディングパッド1cのレイアウトは、図1に示す位置であるが、例えば、外部用ボンディングパッド1caと、この外部用ボンディングパッド1caに対応する回路が複数の回路のうちのどれかここでは、デジタル系およびアナログ系外部用インタフェース回路1e、1gを見易くするために、図1に示すレイアウトとは異なる位置で図示している。さらに、ダイパッド3aに形成された切り欠き部ノッチ3eや、各リード3ba、3bbの平面形状などについては、ここでの説明では特に不要であるため、図28では図示していない。図28からも分かるように、MCUチップ1はAFEチップ2よりも集積度が高いため、信号処理回路1hが、MCUチップ1の各辺のうちのAFEチップ2と対向する辺1mの近傍まで配置される。回路上にボンディングパッドを配置する場合、後述するワイヤボンディング工程において生じるボンディング荷重により、回路が損傷する恐れがあるため、本実施の形態では、回路上にボンディングパッドを配置していない。この結果、第1パッド群1ccは、第2パッド群1cdから図1の間隔Lの分だけ離間している。一方、AFEチップ2では、MCUチップ1よりも集積度が低いため、信号処理回路2hは、AFEチップ2の各辺のうちのMCUチップ1と対向する辺2mから離間させることができ、この結果、この辺2mに沿って複数のボンディングパッド第3パッド群2cc、第4パッド群2cd2cをほぼ等ピッチで配置することができる第3パッド群2ccと第4パッド群2cdとの図1の間隔Mを、間隔Lよりも小さくできる。さらに詳細に説明すると、MCUチップ1は、チップシュリンクが進んでおり、回路の集積度が高いため、個々の回路領域の配置に余裕がなく、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間で、かつAFEチップ2側の辺1mの近傍に信号処理回路1hを配置している。すなわち、平面視図示しないにおいて、MCUチップ1のデジタル系内部用インタフェース回路1dと電気的に接続される第1パッド群1ccと、MCUチップ1のアナログ系内部用インタフェース回路1fと電気的に接続される第2パッド群1cdとの間に、信号処理回路1hが配置されているため、この領域にはパッド群ボンディングパッドを配置することができない。一方、AFEチップ2では、MCUチップ1ほどチップシュリンクが進んでいないことで回路の集積度がMCUチップ1に比べて低いため、回路レイアウト的にMCUチップ1より余裕がある。したがって、AFEチップ2では、信号処理回路他の回路2hは、デジタル系のインタフェース回路とアナログ系のインタフェース回路との間の領域以外の領域に配置されている。したがって、AFEチップ2では、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の領域を詰めて配置可能なため、図1に示す第3パッド群2ccと第4パッド群2cdの間隔Mを狭くできる。しかしながら、MCUチップ1では、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の間の領域に信号処理回路1hの領域があるため、図1に示す第1パッド群1ccと第2パッド群1cdの間隔Lを大きくしているL>M。その結果、MCUチップ1において、デジタル系のインタフェース回路とアナログ系のインタフェース回路の両者の領域を分離することができ、デジタル系のインタフェース回路から発生するノイズの対策を図ることができる。したがって、MCUチップ1において、直接外部と繋がる回路は、MCUチップ1のダイパッド3aの第1辺3aa近傍の辺1j及びその反対側の第1辺3ab近傍の辺1kにそれぞれ寄せて配置し、また、AFEチップ2と繋がる回路は、AFEチップ2側の辺1mに寄せて配置しており、さらにその中で、デジタル系のインタフェース回路とアナログ系のインタフェース回路も、それぞれダイパッド3aの第1辺3aa近傍の辺1j及びその反対側の第1辺3ab近傍の辺1kに分けて配置してノイズ対策を図っている。その結果、図1に示すようにMCUチップ1では、外部用ボンディングパッド1caは、MCUチップ1のダイパッド3aの第1辺3aa近傍の辺1j及びその反対側の第1辺3ab近傍の辺1kに振り分け、さらに、AFEチップ2と繋がる内部用ボンディングパッド1cbは、全てMCUチップ1のAFEチップ2側の辺1mに沿うように集約させて配置し、3辺パッド配置となっている。すなわち、MCUチップ1の複数のボンディングパッド1cの配置は、その表面1aの3つの辺辺1j,1k,1mに沿って配置された3辺パッド配置であり、したがって、ダイパッド3aの第2辺3acMCUチップ1の辺1n側にはインナリード3bは配置されていない。このようにMCUチップ1において、辺1n側にパッドを配置することなく3辺パッド配置としたことにより、不要なリードを排除して封止体4の長辺を短くすることができ、SOP6の小型化を実現できる。すなわち、図27の比較例の半導体パッケージ50のように、半導体チップ51が4辺パッド配置であると、リード54がダイパッド53の短辺側にも配置され、その結果、封止体57の長辺を短くすることが困難であるが、本実施の形態のSOP6では、MCUチップ1を3辺パッド配置とすることで封止体4の長辺を短くしてSOP6の小型化を図ることができる。なお、本実施の形態のSOP6では、AFEチップ2は、表面2aのダイパッド3aの第2辺3ad側の辺2nに沿っても2つのボンディングパッド2cが形成されているため、4辺パッド配置となっており、この2つのボンディングパッド2cが設けられていることで、これらのボンディングパッド2cに接続する2本のインナリード3bは、直線状で他のインナリード3bより長くなっている。これにより、この2本のインナリード3bに接続するワイヤ5のワイヤ長を短くすることができる。なお、AFEチップ2も、MCUチップ1と同様に3辺パッド配置であってもよいことは言うまでもない。次に、本実施の形態のSOP半導体装置6の製造方法について説明する。図6は図1の半導体装置の組み立て手順の一例を示す製造フロー図、図7は図1の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す拡大部分平面図、図8は図1の半導体装置の組み立てにおける第1ダイボンディング後の構造の一例を示す拡大部分平面図、図9は図1の半導体装置の組み立てにおける第2ダイボンディング後の構造の一例を示す拡大部分平面図である。また、図10は図1の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図、図11は図1の半導体装置の組み立てのワイヤボンディングにおけるチップ間のワイヤ接続の手順の一例を示す部分断面図、図12は図1の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図である。さらに、図13は図1の半導体装置の組み立てのモールドにおける金型クランプ時の構造の一例を示す部分断面図、図14は図1の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図15は図14の樹脂の充填状態の一例を示す部分断面図、図16は図1の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図17は図16の樹脂の充填状態の一例を示す部分断面図である。また、図18の図1の半導体装置の組み立てのモールドにおける樹脂の充填状態の一例を示す平面図、図19の図18に示す樹脂の充填状態の一例を示す部分断面図、図20は図1の半導体装置の組み立てのモールドにおける樹脂の充填完了時の構造の一例を示す平面図、図21は図20に示す樹脂の充填完了時の構造の一例を示す部分断面図である。まず、図7に示すようなリードフレーム3を準備する。なお、本実施の形態では、リードフレーム3の一例として、複数のデバイス領域3gがマトリクス配置で形成されたマトリクスフレームを取り上げて説明する。各デバイス領域3gには、平面形状が四角形である長方形からなり、かつ一対の第1辺3aa,3abおよび第1辺3aa,3abと交差する一対の第2辺3ac,3adを有するダイパッド3aと、平面視においてダイパッド3aの2つの第1辺3aa,3abのうちの一方の第1辺3aaに沿って配置された複数のインナリード3b及びアウタリード3cと、平面視においてダイパッド3aの2つの第1辺3aa,3abのうちの他方の第1辺3abに沿って配置された複数のインナリード3b及びアウタリード3cと、ダイパッド3aの第2辺3ac,3adに繋がる4本の吊りリード3dとが形成されている。なお、本実施の形態のSOP6では、ダイパッド3aの第1辺3aaに沿って配置された複数のインナリード3b及びアウタリード3cの集合を第1リード群3baとし、ダイパッド3aの第1辺3abに沿って配置された複数のインナリード3b及びアウタリード3cの集合を第2リード群3bbとしている。また、各デバイス領域3gにおいて、各アウタリード3cや各吊りリード3dの先端は、内枠や外枠等の枠部3hによって支持されている。さらに、各アウタリード3cにおいて隣あったアウタリード間には、モールド樹脂の流出を阻止するタイバー3fが形成されている。また、長方形四角形のダイパッド3aのチップ搭載面には、MCUチップ1が搭載される第1領域3aeと、平面視においてこの第1領域3aeの隣に位置し、かつAFEチップ2が搭載される第2領域3afとが形成されており、さらに、第1領域3aeと第2領域3afの間の第1辺3aa,3abには、切り欠き部であるノッチ3eが形成されている。なお、本実施の形態におけるダイパッド3aの平面形状は、四角形であり、詳細には長方形であるが、これに限らず、MCUチップ1とAFEチップ2を平面配置で搭載することが可能な形状であれば、正方形、あるいは円形等でもよい。ダイパッド3aの平面形状が、例えば、円形である場合の各デバイス領域3gには、片方の側の複数のインナリード3b及びアウタリード3cの集合である第1リード群3baと、第1リード群3baと対向する側の複数のインナリード3b及びアウタリード3cの集合である第2リード群3bbと、平面視において第1リード群3baと第2リード群3bbとの間に配置されたダイパッド3aと、平面視において第1リード群3baと第2リード群3bbとの間に位置し、かつダイパッド3aを支持する複数4本の吊りリード3dとが形成されていることになる。次に、各半導体チップ、つまり、MCUチップ1とAFEチップ2を準備する。すなわち、図6に示すステップS1のダイシングによって良品のMCUチップ1を取得し、一方、ステップS2のダイシングによって良品のAFEチップ2を取得する。その後、ステップS3-1の第1ダイボンディングと、ステップS3-2の第2ダイボンディングを行う。ダイボンド工程では、吸着用のコレットを用いて各半導体チップを吸着保持し、ダイボンドを行うが、まず、ダイパッド3aの第1辺3aa,3abに形成された切り欠き部であるノッチ3eを認識して第1領域3ae及び第2領域3afを判別する。前記判別後、ダイパッド3aの第1領域3aeと第2領域3afに、例えば、ペースト状のダイボンド材を塗布し、その上に半導体チップを載置する。ダイボンド材としては、フィルム状の接着材DAFを用いてもよい。第1ダイボンディングでは、例えば、ゴムコレットを用いて厚さの厚いMCUチップ1を吸着保持し、図7の第1領域3ae上に載置して図8に示すようにMCUチップ1からダイパッド3aへの搭載を行う。その後、第2ダイボンディングでは、同様にゴムコレットによって厚さの薄いAFEチップ2を吸着保持し、図7の第2領域3af上に載置して図9に示すようにAFEチップ2の搭載を完了する。なお、ゴムコレットを用いた場合には、各半導体チップの主面の中央付近を吸着保持する。ただし、吸着コレットは、ゴムコレットに限らず、例えば、半導体チップの周縁部を保持する角錐コレットを用いてもよい。前記角錐コレットを用いる場合には、厚さの薄いAFEチップ2を先にダイホンドし、その後、厚さの厚いMCUチップ1をダイホンドする。これは、角錐コレットでは半導体チップの周縁部を保持するため、厚いチップからダイボンドすると、薄いチップをダイボンドする際に角錐コレットが厚いチップに当たってしまうという問題が発生する。したがって、この問題が起こらないようにするために薄いチップからダイボンドを行う。ダイボンド完了後、図6のステップS4に示すワイヤボンディングを行う。ワイヤボンディング工程では、MCUチップ1の複数のボンディングパッド1cのうちの複数の外部用ボンディングパッド1caとこれらに対応する第1リード群3ba及び第2リード群3bbのインナリード3bとを、さらにAFEチップ2の複数のボンディングパッド2cのうちの複数の外部用ボンディングパッド2caとこれらに対応する第1リード群3ba及び第2リード群3bbのインナリード3bとを、複数の外部用ワイヤ5aを介してそれぞれ電気的に接続するとともに、MCUチップ1の複数のボンディングパッド1cのうちの複数の内部用ボンディングパッド1cbと、AFEチップ2の複数のボンディングパッド2cのうちの複数の内部用ボンディングパッド2cbとを、複数の内部用ワイヤ5bを介してそれぞれ電気的に接続する。なお、MCUチップ1の複数の内部用ボンディングパッド1cbとAFEチップ2の複数の内部用ボンディングパッド2cbとの電気的な接続、すなわちMCUチップ1とAFEチップ2のチップ間でのワイヤボンディングでは、厚さが厚いMCUチップ1側を1stボンド第1ボンド側とし、厚さが薄いAFEチップ2側を2ndボンド第2ボンド側としてワイヤボンディングを行うことが好ましい。これは、チップ間のワイヤボンディングでは、一般的に狭いパッドピッチのチップ側から打ち降ろしで広いパッドピッチのチップ側に打つ方がワイヤループのループ形状が作り易いため、MCUチップ1とAFEチップ2間のワイヤボンディングでは、パッドピッチが狭く、かつチップ厚が厚いMCUチップ1を1stボンド側とするものである。ここで、チップ間のワイヤボンディングの手順の一例を図10を用いて説明する。まず、図10のステップS4-1のワイヤボンディング前に示すように、ダイパッド3a上に搭載されたMCUチップ1とAFEチップ2において、ステップS4-2のバンプ形成に示すように、厚さの薄いAFEチップ2のボンディングパッド2cにキャピラリ9によってボールボンディングを行ってバンプ電極2iを形成する。バンプ電極2iは、例えば、金ワイヤから形成された金バンプである。その後、ステップS4-3の1st側ボンディングに示すように、MCUチップ1のボンディングパッド1c上にキャピラリ9を配置し、キャピラリ9によってボンディングパッド1cにワイヤ5を接続して第1ボンドを行う。その後、図11のステップS4-4のループ形成に示すように、MCUチップ1のボンディングパッド1cの上方にキャピラリ9を引き上げ、さらにAFEチップ2のボンディングパッド2cに向けてキャピラリ9を緩やかに下降させながら移動させてワイヤ5のルーピングを行う。その後、ステップS4-5の2nd側ボンディングに示すように、AFEチップ2のボンディングパッド2c上のバンプ電極2iにキャピラリ9を着地させてワイヤ5をバンプ電極2iに接続して2ndボンドを行う。これにより、ステップS4-6のワイヤボンディング完に示すように、MCUチップ1側からAFEチップ2側への打ち降ろしのワイヤボンディングを完了する。このように高い方MCUチップ1から低い方AFEチップ2にワイヤボンディングを行ったことでワイヤループの形状の安定化を図ることができる。ここで、SOP6のワイヤボンディングでは、2ndボンド側AFEチップ2側に予めバンプ電極2iを形成しておくため、別の言い方でボンディング順を示すと、AFEチップ2側に1stボンドを行い、続いてMCUチップ1側に2ndボンドを行ってから、AFEチップ2側に3rdボンドを行うことになる。また、SOP6では、図1に示すように、第1パッド群1ccと第2パッド群1cdとの間隔Lは、第3パッド群2ccと第4パッド群2cdとの間隔Mよりも大きくなっているL>M。したがって、チップ間のワイヤボンディングが完了すると、複数の内部用ワイヤ5bからなる内部用ワイヤ5b群においては、ダイパッド3aの第2辺3ac側に向けて開口した状態となる。なお、AFEチップ2のボンディングパッド2cのピッチが、MCUチップ1のボンディングパッド1cのピッチより狭い場合には、AFEチップ2側を第1ボンド側とし、MCUチップ1のボンディングパッド1cに予め金バンプを形成しておいて、MCUチップ1側を第2ボンド側として打ち上げのワイヤボンディングを行ってもよい。以上のようにチップ間のワイヤボンディングを行うとともに、図12に示すようにMCUチップ1の各ボンディングパッド1cと各インナリード3bとを、さらにAFEチップ2の各ボンディングパッド2cと各インナリード3bとをワイヤ5で接続してワイヤボンディング工程を完了する。その後、図6のステップS5のモールドを行う。本実施の形態のモールド工程では、スルーゲートモールド方式を用いて行う。このスルーモールド方式について詳細に説明すると、まず、図13に示すような成形金型11を準備する。ここで、本実施の形態の成形金型11は、複数のキャビティ上型12と下型13を合わせることで構成される空間部12a、13aうちの互いに隣り合うキャビティ同士が、この互いに隣り合うキャビティ間に設けられたゲート12b、13bとエアベント12c、13cを介して連結している。そして、第1のキャビティ12a、13aに連結するゲート12b、13cを介して第1のキャビティ12a、13a内に供給されたモールド用の樹脂10が、この第1のキャビティ12a、13aの隣に配置された第2のキャビティ12a、13a内に、第1のキャビティ12a、13aと第2のキャビティ12a、13aとの間に設けられた流路ここでは、ゲート12b、13cとエアベント12c、13cを介して供給する方式である。なお、本実施の形態では、ゲートが上型12と下型13のそれぞれに形成されているが、これに限定されるものではなく、どちらか一方にのみ形成されていてもよい。但し、樹脂10の充填性を向上することを考慮すれば、上型12と下型13のそれぞれに形成しておくことが好ましい。また、エアベントについても、ゲートと同様に、上型12または下型13のどちらか一方にのみ形成されていてもよい。したがって、スルーモールド方式の成形金型11は、一対を成す上型12と下型13を有しており、樹脂10が、それぞれのゲート12b,13b、キャビティ12a,13a、及びエアベント12c,13cを一通で通り抜けられるように連通して略直線上に配置されている。また、成形金型11において、ゲート12b13bは、図7に示すリードフレーム3の第1リード群3baと第2リード群3bbの間の領域に配置される。すなわち、ゲート12b13bは、図1に示す封止体4の平面視での短辺側に相当する、リードフレーム3における平面形状が長方形のダイパッド3aの短辺第2辺3ac側に配置される。これは、本実施の形態のSOP6及び成形金型11では、リード幅インナリード3bの幅は0.2mmであり、リード間隔隣り合ったインナリード3bの間隔も0.2mmであり、これに対してゲート12b13bの幅は1.2mmである。したがって、リード間隔よりゲート幅の方が大きいため、インナリード3b間にはゲート12b13bは配置できない。すなわち、ダイパッド3aのインナリード3bが配置された長辺側にはゲート12b13bは配置できず、ダイパッド3aの短辺第2辺3ac側の2本の吊りリード3dの間に配置される。言い換えると、ゲート12b13bは、封止体4の平面視での短辺側の略中央部に相当する、リードフレーム3の箇所に配置される。以上のようなゲート配置となる成形金型11において、図13に示すように、下型13の上にワイヤボンディング済みのリードフレーム3のダイパッド3aがキャビティ13a上に位置するようにリードフレーム3を配置する。この時、キャビティ13aに対して樹脂10の流動方向のゲート13b側とエアベント13c側とで、厚さの厚いMCUチップ1がゲート13b側、厚さの薄いAFEチップ2がエアベント13c側となるようにリードフレーム3を配置する。その後、上型12と下型13で金型クランプを行い、MCUチップ1とAFEチップ2を上型12のキャビティ12aで覆った状態とする。その後、成形金型11を所定の高温状態として、図14及び図15に示すように、図13のゲート12b,13bから樹脂10を供給する。詳細には、図12に示す長方形のダイパッド3aの2つの第2辺短辺3ac,3adのうちの一方の第2辺3ac側から他方の第2辺3ad側に向かって樹脂10が流れるように供給する。さらに言い換えると、厚さの厚いチップMCUチップ1側から厚さの薄いチップAFEチップ2側に樹脂10が流れるように供給する。なお、ダイパッド3aの平面形状が円形の場合には、MCUチップ1側の一方の吊りリード3d側からAFEチップ2側の他方の吊りリード3d側に向けて樹脂10を供給する。供給された樹脂10は、図16及び図17に示すように、リード列に略沿ってAFEチップ2に向かって流れてMCUチップ1上とダイパッド3aの裏面側を充填していく。さらに、MCUチップ1上を覆った樹脂10は、図1に示すMCUチップ1の第1パッド群1ccと第2パッド群1cdの間を通ってMCUチップ1とAFEチップ2の間の領域を充填する。すなわち、図1に示すようにSOP6では、第1パッド群1ccと第2パッド群1cdの間隔Lは、第3パッド群2ccと第4パッド群2cdの間隔Mよりも大きくL>Mなっており、その結果、複数の内部用ワイヤ5bからなる内部用ワイヤ5b群の形は、ダイパッド3aの第2辺3ac側ゲート12b側に向けて広く開口した形となっていて、第2辺3ad側エアベント12c側に向かうほど絞られた形となっている。これにより、ゲート12b側からエアベント12c側に向かって流れる樹脂10のうちチップ上の中央付近を流れる樹脂10は、必然的に第1パッド群1ccと第2パッド群1cdの間の開口部を通ってMCUチップ1とAFEチップ2の間の領域に流れ込みこの領域を充填する。したがって、MCUチップ1とAFEチップ2の間の領域にボイドが形成されることを低減または防止できる。樹脂10は、さらにリード列に略沿ってエアベント12c13c側に向かって流れて、図18及び図19に示すようにAFEチップ2上とダイパッド3aの裏面側を充填していき、その後、キャビティ12a,13aの充填を完了してエアベント12c,13cに入り込む。エアベント12c,13cに入り込んだ樹脂10は、さらにそのまま流れて次のキャビティ12a,13aのゲート12b,13bを介して次のキャビティ12a,13aに流れ込み、同様にして図20及び図21に示すように次のキャビティ12a,13aへの充填を完了する。これにより、各キャビティ12a,13aにおいて、ダイパッド3a、複数のインナリード3b、MCUチップ1、AFEチップ2、複数の外部用ワイヤ5a5及び複数の内部用ワイヤ5b5が樹脂10によって封止される。本実施の形態のスルーモールドでは、SOP6の吊りリード3dが長方形のダイパッド3aの片側で2本ずつであり、成形金型11のゲート12b13bが、封止体4の平面視での短辺側の略中央部に相当するリードフレーム3の箇所、すなわち2本の吊りリード3dの間に配置されるため、樹脂充填時において、第1リード群3baと接続する複数の外部用ワイヤ5a5に加わる樹脂圧樹脂充填圧力と、第2リード群3bbと接続する複数の外部用ワイヤ5a5に加わる樹脂圧樹脂充填圧をほぼ同じにすることができる。これにより、複数の外部用ワイヤ5a5のうちのあるワイヤだけが極端に傾いてしまうことを抑制できる。また、本実施の形態では、平面視において第1リード群3baと第2リード群3bbとの間ほぼ中央部に設けられたゲート12b13bの両脇に吊りリード3dが配置されているため、ダイパッド3aの支持強度を向上させることができる。すなわち、樹脂10がキャビティ上型と下型を合わせることで構成される空間部12a、13a内に供給されている際に、ダイパッド3aが傾くことを抑制できる。なお、図27の比較例の半導体パッケージ50では、太い1本の吊りリード55が長方形のダイパッド53の一方の短辺側の中央部に配置されており、これにより、モールド時のゲート位置がダイパッド53の短辺側の中央部からずれることになるため、樹脂充填におけるばらつきが発生し易い。これに対して本実施の形態のスルーモールドでは、前述のように複数の外部用ワイヤ5a5に対して同じ樹脂圧で樹脂10を充填できるため、樹脂充填のばらつきを抑制することができ、ワイヤ流れを低減することができる。また、本実施の形態のスルーモールドでは、樹脂10の流れにおいて、厚さの厚いMCUチップ1側を上流側とし、厚さの薄いAFEチップ2側を下流側としている。一般的に、モールドでの樹脂流れにおいて、ゲートに近い側よりゲートから遠い側の方が樹脂の流速が低下してゲル化が進むため、樹脂が固くなって流れが悪くなりボイドが形成され易い。しかしながら本実施の形態のスルーモールドでは、前述のように樹脂10の流れの上流側を厚さが厚いMCUチップ1とし、下流側を厚さが薄いAFEチップ2とすることで、樹脂10の流れが速い段階では厚いMCUチップ1上の流路が狭い領域に樹脂10を流し、樹脂10の流れが遅くなった段階で薄いAFEチップ2上の流路が広い領域を樹脂10が流れるようにしており、樹脂10のチップ上での流れの流動性を高めている。言い換えると、上型12のキャビティ面と下型13のキャビティ面との間隔を広く大きく確保できる、厚さの薄いAFEチップ2側にエアベント12c,13cを配置することが好ましい。また、前述のように、厚さの大きいMCUチップ1に形成された第1パッド群1ccと第2パッド群1cdの間隔Lを、MCUチップ1よりも厚さの薄いAFEチップ2に形成された第3パッド群2ccと第4パッド群2cdの間隔Mよりも大きくした上で、このMCUチップ1側からAFEチップ2側に向かって樹脂を供給することで、互いに隣り合うチップ間の領域への樹脂の充填性をより向上することができる。さらに、チップ間のワイヤボンディングによる内部用ワイヤ5b群の形を、ゲート12b側に向けて広く開口した形としていることで、前述の流動性が高められた樹脂10のチップ間への進入性を向上させることができ、その結果、チップ間の領域でのボイドの発生を抑制低減することができる。また、本実施の形態のSOP6では、第1リード群3baおよび第2リード群3bbを形成する複数のインナリード3bは、平面視において複数のアウタリード3cからダイパッド3aに向かって屈曲しており、その結果、平面視においてインナリード3bの延在方向に対して各ワイヤ5を略直線状となるようにワイヤリングすることができ、樹脂10の流入経路を確保できるとともに、各ワイヤ5のワイヤ長の低減化を図ることができる。これにより、ワイヤ長が低減化されていることで、モールド時のワイヤ流れの低減化を図ることができる。一般的に封止体の短辺に相当する方向から樹脂を流した場合、ワイヤ流れが発生し易く、図27の比較例の半導体パッケージ50のように各リード54がダイパッド53に向かって直線的に延在している形状では、ワイヤ長の低減化が図られていないため、ワイヤ流れが発生し易い。これに対して本実施の形態のSOP6では、前述のように複数のインナリード3bがダイパッド3aに向かって屈曲した形状となっていることで、ワイヤ長が低減化されているため、モールド時に、封止体4の短辺に相当する方向から樹脂10を流してもワイヤ流れの低減化を図ることができる。また、本実施の形態のSOP6では、図4に示すように、ダイパッド3aを支持している4本の吊りリード3dそれぞれに、ダイパッド3aの高さを低い位置に下げるように曲げ加工タブ下げ加工が施されており、これにより、ワイヤボンディング時の高さを合わせてボンディング性を高めることができるとともに、モールド時のチップ上とダイパッド下の樹脂10の流れのバランスを良くしてモールド性を向上させることができる。モールド終了後、図6のステップS6に示すマークを行う。ここでは、封止体4の上面に、例えば、レーザー等によって所定のマークを付す。その後、ステップS7に示すタイバーカットを行う。ここでは、モールド後の図7に示すリードフレーム3における隣り合ったアウタリード3c間のタイバー3fを切断し、隣り合ったアウタリード3cを絶縁する。その後、ステップS8に示す切断成形を行う。ここでは、各アウタリード3c及び吊りリード3dの先端部を切断して枠部3hから分離するとともに、各アウタリード3cをガルウィング状に曲げ成形する。これにより、図1に示すSOP6の組み立て完了となる。なお、図1及び図2に示すように、SOP6では、モールド工程により形成された封止体4の側面4aから第1リード群3baの一部の複数のアウタリード3c及び第2リード群3bbの一部の複数のアウタリード3cが突出しており、これら複数のアウタリード3cがガルウィング状に形成されている。次に、本実施の形態の変形例について説明する。図22は本発明の実施の形態の第1変形例の半導体装置の構造を封止体を透過して示す平面図、図23は本発明の実施の形態の第2変形例の半導体装置の構造を封止体を透過して示す平面図、図24は図23のA-A線に沿って切断した構造の一例を示す断面図、図25は図23のB-B線に沿って切断した構造の一例を示す断面図、図26は図23のC-C線に沿って切断した構造の一例を示す断面図である。図22に示す第1変形例の半導体装置は、図1に示すSOP6と略同様の構造のSOP14であり、SOP6との相違点は、第1リード群3baと第2リード群3bbのうちの何れか一方もしくは両方の複数のインナリード3bにおいて、その平面視で他のインナリード3bとは異なった形状の異形リード3bcを有していることである。すなわち、前記実施の形態では、ダイパッド3aに形成した切り欠き部ノッチ3eを用いて各チップの搭載領域を判別認識していたが、これに限らず、平面視においてMCUチップ1とAFEチップ2の間、もしくはその近傍に位置するインナリード3bの形状を、太さを変える等して他のインナリード3bの形状と異なるようにし、各チップの搭載領域を判別認識する際、切り欠き部ノッチ3eの変わりにこの異形リード3bcを用いてもよい。ここで、本変形例における異形とは、例えば、リード幅を大きくしてもよいし、また狭くしてもよい。しかしながら、各チップの搭載精度をより向上する上では、各チップの搭載領域のできるだけ近傍に、搭載領域を判別認識するための目印切り欠き部、異形リードなどを設けておくことが好ましいため、この点を考慮すれば、本変形例よりも前記実施の形態のように、ダイパッド3aに形成した切り欠き部ノッチ3eを用いることが好ましい。次に、図23~図26に示す第2変形例の半導体装置は、図24及び図25に示すように、複数のリード3iの一部であるアウタ部3kが封止体4の下面4bから露出しているSONSmallOutlineNonleadedpackage15の場合であり、本実施の形態の半導体装置は、SON15に適用することも可能である。SON15では、各リード3iが、封止体4内に埋め込まれるインナ部3jと封止体4から露出するアウタ部3kとから成り、モールド工程により形成された封止体4の下面4bから第1リード群3baのリード3iのアウタ部3kおよび第2リード群3bbのリード3iのアウタ部3kが露出している。さらに、SON15では、図24~図26に示すように、ダイパッド3aも封止体4の下面4bに露出している。すなわち、SON15はタブ露出構造であり、リード3iの高さとダイパッド3aの高さが同じ高さとなっている。なお、第2変形例のSON15の製造方法によって得られる効果については、本実施の形態のSOP6の製造方法によって得られる効果と同様であるため、その重複説明は省略する。以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前記実施の形態では、半導体装置SOP6内に、MCUチップ1とAFEチップ2が搭載された場合を一例として取り上げて説明したが、これに限定されるものではなく、前記半導体装置が、例えば、SIPSystemInPackage型のものであり、メモリチップと、このメモリチップを制御するマイコンチップコントロールチップが搭載されたものであってもよい。"