"信号を処理する信号処理回路が内部に埋設されたチップ型電子部品本体と、このチップ型電子部品本体の外部側面に形成された側面電極と、前記チップ型電子部品本体の下面に形成され前記側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極と、前記チップ型電子部品本体の内部に形成され、前記信号処理回路に接続されるとともに前記下面電極方向へ伸び、前記下面電極、又は前記下面電極と前記信号処理回路の形成面との間における前記側面電極の途中に接続されるビアと、を具備することを特徴とするチップ型電子部品の端子構造。前記ビアは、前記下面電極と前記信号処理回路の形成面との間において、前記側面電極の途中に1箇所以上接続された請求項1記載のチップ型電子部品の端子構造。前記信号処理回路の前記下面電極からの高さが、前記チップ型電子部品本体の高さの1/2以下である請求項1又は2記載のチップ型電子部品の端子構造。前記ビアは、前記チップ型電子部品本体の上面に形成され前記側面電極が接続される上面電極方向に延び、前記上面電極、又は前記上面電極と前記信号処理回路の形成面との間における前記側面電極の途中に接続された請求項1又は2記載のチップ型電子部品の端子構造。前記ビアは、前記上面電極と前記信号処理回路の形成面との間において、前記側面電極の途中に1箇所以上接続された請求項4記載のチップ型電子部品の端子構造。前記ビアは、前記下面電極又は上面電極との接続部分以外がこれより大径に形成されてなる請求項1~5いずれか1記載のチップ型電子部品の端子構造。前記ビアは、僅かな間隔をおいて並列形成された複数本のものからなる請求項1~6いずれか1記載のチップ型電子部品の端子構造。しかしながら、上述した従来構成では、その寸法や誘電体基板13a~13cの誘電率にもよるが、差動信号の周波数が10~15GHzまでならば、実用可能な通過特性を得ることが可能であるものの、差動信号の周波数が20GHzを超えて30GHzにも達すると、実用可能な通過特性を得ることが困難であった。上述した特許文献1、2についても同様のことがいえる。さらに、図12に示した電極構造では、内部線路15a、15bと側面電極3AS、3BSとの接続箇所が伝搬信号にとっての分岐点となるため、信号の一部が上面電極3AU、3BU方向へ伝搬し、上面電極3AU、3BUが開放終端であるためそこで反射する。すなわち、側面電極3AS、3BSにおける内部線路15a、15bより上の部分は終端開放線路であり、伝送電路上に枝のように接続された終端開放線路が終端開放スタブと呼ばれ、通過特性を劣化させる要因となる。しかしながら、現状のセラミック積層部品における側面電極形成は、製造コスト等の理由により、図12に示すように下面電極3AL、3BLから上面電極3AU、3BUまで達する形状に仕上げる手法が主流で、無理して下面電極3AL、3BLから内部線路15a、15bまでの高さに抑えると量産性が劣り、大幅なコストアップにつながる。従って、現状では、図12の構成で、内部線路15a、15bの形成面高さを最適化することが重要であり、内部線路15a、15bの形成面を上面電極3AU、3BUに近づけると、側面電極3AS、3BSは終端開放スタブとして機能し難くなる。一方、下面電極3AL、3BLから内部線路15a、15bまでの距離が長くなるので、図14における等価インダクタンスLtが増加し、通過特性の劣化を引き起こす。逆に、内部線路15a、15bの形成面を下面電極3AL、3BLに近づけると、等価インダクタンスLtは減少する一方、側面電極3AS、3BSが終端開放スタブとして機能し易くなるため、内部線路15a、15bの形成面高さの最適化は容易ではない。本発明はそのような課題を解決するためになされたもので、実装回路パターンに接続するチップ型電子部品において、20GHz~30GHzまでの超高速差動信号を低損失で通過させ易くしたチップ型電子部品の端子構造の提供を目的とする。そのような課題を解決するために本発明の請求項1に係るチップ型電子部品の端子構造は、信号を処理する信号処理回路が内部に埋設されたチップ型電子部品本体と、このチップ型電子部品本体の外部側面に形成された側面電極と、このチップ型電子部品本体の下面に形成されその側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極と、そのチップ型電子部品本体の内部に形成されるとともにその下面電極方向へ伸び、その下面電極、又はその下面電極とその信号処理回路の形成面との間における側面電極の途中に接続されるビアとを具備している。本発明の請求項2に係るチップ型電子部品の端子構造は、上記ビアが、下面電極と信号処理回路の形成面との間において、前記側面電極の途中に1箇所以上接続された構成である。本発明の請求項3に係るチップ型電子部品の端子構造は、上記信号処理回路の上記下面電極からの高さを、そのチップ型電子部品本体の高さの1/2以下とした構成である。本発明の請求項4に係るチップ型電子部品の端子構造は、上記ビアが、そのチップ型電子部品本体の上面に形成され側面電極が接続される上面電極方向に延び、その上面電極、又はそれら上面電極と信号処理回路の形成面との間における側面電極の途中に接続された構成である。本発明の請求項5に係るチップ型電子部品の端子構造は、上記ビアが、上面電極と信号処理回路の形成面との間において、側面電極の途中に1箇所以上接続された構成である。本発明の請求項6に係るチップ型電子部品の端子構造は、上記ビアが、その下面電極又は上面電極との接続部分以外がこれより大径に形成されてなる構成である。本発明の請求項7に係るチップ型電子部品の端子構造は、上記ビアが、僅かな間隔をおいて並列形成された複数本のものからなる構成である。このような本発明の請求項1に係るチップ型電子部品の端子構造では、信号処理回路が内部に埋設されたチップ型電子部品本体の外部側面に側面電極を、このチップ型電子部品本体の下面にはその側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極を形成し、そのチップ型電子部品本体の内部には、その信号処理回路に接続されるとともにその下面電極間方向へ延び、その下面電極、又はその下面電極とその信号処理回路の形成面との間における側面電極の途中に接続されるビアを形成したから、超高速差動信号が上記ビアを経由する最短経路で実装基板パターンと信号処理回路との間を流れ、実装回路パターンとチップ型電子部品との間において、20GHz~30GHzに達する超高速差動信号を低損失で通過させ易い。本発明の請求項2に係るチップ型電子部品の端子構造では、上記ビアが、上記側面電極の途中に1箇所以上接続された構成であるから、上記ビアと上記側面電極の並列回路を形成することでそれらのインダクタンスを小さく抑えることができ、良好な特性が得られる。本発明の請求項3に係るチップ型電子部品の端子構造では、上記信号処理回路の上記下面電極からの高さが、そのチップ型電子部品本体の高さの1/2以下となる構成であるから、上記ビアの全長が短くなってインダクタンスを小さく抑えることが可能で、良好な特性が得られる。本発明の請求項4に係るチップ型電子部品の端子構造では、上記ビアが、側面電極に接続された上面電極方向へも延び、その上面電極、又は上面電極と信号処理回路の形成面との間における側面電極の途中に接続された構成であるから、チップ型電子部品の上面と下面を入れ替えて実装しても特性に差が生じ難く、マーキングやテーピングの方向性を省略して製造コストや実装コストを削減することが可能である。本発明の請求項5に係るチップ型電子部品の端子構造では、上記ビアが、上面電極と信号処理回路の形成面との間における側面電極の途中に1箇所以上接続された構成であるから、それらビアと側面電極の並列回路を形成することでそれらのインダクタンスを小さく抑えることが容易で、良好な特性が得られる。本発明の請求項6に係るチップ型電子部品の端子構造では、上記ビアが、その下面電極又は上面電極との接続部分以外がこれより大径に形成されているから、形状の大型化を抑えつつビア部分の導体インダクタンスを小さくすることが可能で、良好な特性の維持が可能である。本発明の請求項7に係るチップ型電子部品の端子構造では、上記ビアが、僅かな間隔をおいて並列形成された複数本のものからなるから、等価的に大径のビアと同等の特性となり、ビアを加工形成するうえで大径のビア形成が困難な場合でも、所望の特性を得やすい。以下、本発明に係るチップ型電子部品の端子構造の実施の形態を図面を参照して説明する。なお、従来例と共通する部分には同一の符号を付す。図1および図2は本発明に係るチップ型電子部品の端子構造の実施の形態を示す断面図および分解斜視図である。図1および図2において、遅延線本体1は、例えば4枚の薄い方形の誘電体基板13a、13b、13c、13dを積層一体化してチップ型に形成されている。それら誘電体13a、13b間には内部線路15a、15bが、誘電体13b、13c間には内部線路15a、15bと対面するグランド導体15cが形成され、信号処理回路としての遅延線素子17が遅延線本体1内に形成されている。内部線路15a、15bおよびグランド線路15cの詳細は後述する。遅延線本体1の外周には、図1では図示しない実装基板7図11参照に接続される信号入力端子3A、3Bおよび信号出力端子5A、5B図1では図示せず。が形成されている。信号入力端子3A、3Bは、側面電極3AS、3BS、下面電極3AL、3BLおよび上面電極3AU、3BUを有して形成されている図3参照。側面電極3AS、3BSは、遅延線本体1にあって対向する両側面の一方の端部において、上下誘電体基板13a~13dの厚み方向に延びる一対の帯状に形成されている。下面電極3AL、3BLは、遅延線本体1誘電体基板13dの下面において、この縁部に側面電極3AS、3BSに寄せて形成され、側面電極3AS、3BSに接続されている。上面電極3AU、3BUは、遅延線本体1誘電体基板13aの上面において、この縁部に側面電極3AS、3BSに寄せて形成され、側面電極3AS、3BSに接続されている。信号出力端子5A、5Bは、図2および図3に示すように、側面電極5AS、5BS、下面電極5AL、5BLおよび上面電極5AU、5BUを有している。側面電極5AS、5BSは、遅延線本体1の対向側面の他方の端部において、上下誘電体基板13a~13dの厚み方向に一対の帯状に形成されている。下面電極5AL、5BLは、遅延線本体1誘電体基板13dの下面において、この縁部に側面電極5AS、5BSに寄せて形成され、側面電極5AS、5BSに接続されている。上面電極5AU、5BUは、遅延線本体1誘電体基板13aの上面において、この縁部に側面電極5AS、5BSに寄せて形成され、側面電極5AS、5BSに接続されている。側面電極3AS、3BSおよび側面電極5AS、5BSは、誘電体基板13a~13dの端面に個別に形成され、図3に示すように、それらが連結一体化されており、下面電極3AL、3BL、5AL、5BLが上述した図11の実装基板7の信号線路9A、9B、11A、11Bに接続される。なお、図2において、下面電極3AL、3BL、5AL、5BLは、便宜上、誘電体基板13dから分離して図示されている。内部線路15a、15bは、図2に示すように、誘電体13b上の中央部において後述するビア19AV、19BV、21AV、21BV間に、側面電極3AS3BSと5AS5BS間方向に延び、互いに僅かな間隔で平行形成されるとともに、各々の両端部が屈曲形成されてビア19AV、19BV、21AV、21BVに接続されている。グランド導体15cは、誘電体13c上の中央部にあってビア19AV、19BV、21AV、21BV間にて、内部線路15a、15bと対面するよう幅広形状で、側面電極3AS3BSと5AS5BS間方向に形成されている。図1に戻って、遅延線本体1誘電体基板13a~13d内には、左右の側面電極3AS、3BSから僅かな間隔gだけ内部に寄った位置に、下面電極3AL、3BLから内部線路15a、15bの形成面までの高厚みで延びる導電性のビア19AV、19BVが、1端子当り1本ずつ側面電極3AS、3BSと並行に形成されている。内部線路15a、15bは、誘電体基板13b上面すなわちその形成面において、ビア19AV、19BV、21AV、21BVの各々上端に接続されている。左右の側面電極5AS、5BSに対しても、図2に示すように、ビア21AV、21BVが並行に形成され、誘電体基板13b上面すなわちその形成面において、内部線路15a、15bの出力側がビア21AV、21BVの上端にそれぞれ接続されている。ビア19AV、19BVは、図1および図3に示すように、各々の下部すなわち下面電極3AL、3BLの近傍では細い小径部19AVN、19BVNを有し、下面電極3AL、3BLからはみ出さないようになっており、その他の大部分が大径に形成されている。ビア21AV、21BVについても、同様に小径部21AVN、21BVNが形成されている。このような図1に係るチップ型電子部品の端子構造では、外部からの差動信号が、下面電極3AL3BLからビア19AV19BVを経由して最短距離で内部線路15a、15bに到達する。信号出力端子5A、5Bについても、信号が出力される違いはあるが、動作的には信号入力端子3A、3Bと同様である。本発明者は、このような図1に係るチップ型電子部品の端子構造に関し、次のような実例において電磁界シミュレーションによる解析を行った。すなわち、上述した図11と同様に、遅延線DLの外径寸法を長さ2mm、幅1.2mm、高さ0.73mmとし、遅延線本体1の外周には、幅0.3mm、厚さ0.025mmの側面電極3AS、3BS、5AS、5BSを形成した。さらに、本発明の説明を明確にするため、遅延線DLを単なる伝搬時間20psの差動マイクロストリップ線路と考え、誘電体基板13a~13eの誘電率を4.6、ビア19AV、19BV、21AV、21BVの径を0.16mm、小径部19AVN、19BVN、21AVN、21BVNの径および高さをそれぞれ0.08mmと0.1mm、間隔gを0.05mmとし、遅延線本体1の高さをt、下面電極3AL、3BL、5AL、5BLから内部線路15A、15Bまでの高さをhとした構成において、高さtとhの比h/tが0.25、0.5および0.75の3つの場合について解析した。その解析結果として、図4のSdd21new~3に示す通過特性が得られた。ここでSdd21new:h/t=0.75Sdd21new:h/t=0.5Sdd21new:h/t=0.25であり、図4のSdd21oldは、図11に示した従来構成において高さtとhの比h/tを0.5とした場合に相当する。従来例の通過特性Sdd21oldでは、図4から明らかなように、15GHzから特性が下降し始め、38GHzで再びピークとなる波状特性を示す。これに対して、本発明に係る遅延線DLは、従来例と同じh/t=0.5の条件で比較すると、23GHz付近から下降が始まり、次のピークは40GHzを超えており、大幅に通過特性が向上している。このように通過特性が向上した理由は、磁界強度分布を基に考察すれば、高周波信号の大部分の成分が、ビア19AV、19BVを経由した最短経路で下面電極3AL、3BLから信号線路15a、15bへ流れ、同様にビア21AV、21BVを経由した最短経路で信号線路15a、15bから下面電極5AL、5BLへ流れることにより、図14の等価回路における入出力経路の等価端子インダクタンスLtが減少したためであることが分かる。すなわち、信号入力端子3A、3B側について説明を付け加えると、下面電極3AL、3BLの近傍には、入力した高周波信号によって形成される磁界が分布する。その磁界の強度は、下面電極3AL、3BLから高さ方向に離れるにつれ小さくなり、代わってビア19AV、19BVにあって対面する互いの内側に磁束が多く現れるようになる。高周波電流図示せずは、金属の表面の磁界に覆われた部分に集中して流れるので、下面電極3AL、3BLに入力された高周波電流は、磁界に覆われた小径部19AVN、19BVNの表面を経由してビア19AV、19BVに達し、ビア19AV、19BV表面をそれらの対向する内側に向かって斜めに流れる。これにより、高周波電流が信号線路15a、15bへ最短距離で流れる。そして、側面電極3AS、3BSは、下面電極3AL、3BLから見て終端開放線路であるが、側面電極3AS、3BS表面を覆う磁界が下面電極3AL、3BLのごく近傍に限定され、側面電極3AS、3BSを流れる高周波電流が極めて少ないから、これら側面電極3AS、3BSが終端開放スタブとして機能し難い。信号出力端子5A,5B側については説明を省略するが、信号入力端子3A,3B側と同様である。一方、上述した図12の従来例では、高周波電流が側面電極3AS、3BSを経由するため、図1に比べ伝送経路が長く、側面電極3AS、3BSのインダクタ成分が大きくなり、図13に示す4端子インピーダンス回路Ztの遮断周波数を下げ易い。さらに、図示はしないが、内部線路15aと側面電極3ASとの交点および内部線路15bと側面電極3BSとの交点において磁界が強く、しかも、磁界はこれら交点の上下に均等に分布するため、高周波電流がこれら側面電極3AS、3BS表面上を内部線路15a、15bより上の領域まで流れる。しかしながら、側面電極3AS、3BSの内部線路15a、15bより上の領域は、何も接続されない終端開放線路と等価のため、側面電極3AS、3BSが終端開放スタブとなり、多重反射や共振を起こして周波数特性を劣化させ易い。以上のような理由で、図1に示す構成は、図12の構成に比べ、通過特性Sdd21が改善される。もっとも、図1の構成においても、h/t=0.75の場合では、h/tが0.25と、0.5の場合に比べて特性が悪くなる。その理由は、図3において、ビア19AV、19BVの長さが長くなると、下面電極3AL、3BLの上部の磁界が、間隔gの幅でより高い範囲まで分布するようになり図示せず、高周波電流が側面電極3AS、3BS表面を上側に向かって流れ、側面電極3AS、3BSが終端開放スタブとなって特性を劣化させるから、と考えられる。従って、h/tが可能な限り小さくなるよう設計することが望ましい。もっとも、設計の段階でh/t>0.5となっても、ビア19AV、19BV、21AV、21BVを、上面電極3AU、3BU、5AU、5BUに接続し直して、上面電極方向にのみ延ばす構成にした後、上面と下面を入れ替えれば、h/t<0.5の条件を満たすことが可能である。このようにすれば、h/t>0.5となるケースは、実質的に起こり難くすることが可能で、良好な特性を得るための条件をh/t≦0.5とすることが可能である。上述した説明では、間隔gを0.05mmとしたが、この値を大きくすると、ビア19AV~21BVが遅延線本体1内部により配置され、遅延線素子17の配線領域を狭めることになるので好ましくない。また、間隔gが逆により小さくなる場合は、一般的なセラミック積層部品の製造技術上の制約から、内部ビアは製品端面から一定の距離を保つことが要求される。従って、間隔gの値が0.05mm程度が現実的である。要は、ビア19AV~21BVは、遅延線本体1内部において、側面電極3AS、3BSと遅延線素子17の形成領域までの間に形成すればよい。さらに、本発明に係るチップ型電子部品の端子構造では、ビア19AV~21BVに対して下面電極3AL~5BLおよび上面電極3AU~5BUを重ねるように接続しているが、一般的なセラミック積層部品の製造工程では、上面電極および下面電極の寸法は外部電極形成装置の能力で決まってしまい、任意の寸法まで大きくすることは製造コストとの関係で困難な場合が多い。従って、下面電極3AL~5BLは、ビア19AV~21BVを完全に収容できる程の寸法には設定できない場合が起こり得る。しかし、下面電極3AL~5BLの近傍のみ小径部19AVN~21BVNとすれば、ビア19AV~21BVの径を小さくすることなく下面電極3AL~5BLに接続できるので、下面電極3AL~5BLと内部線路15a、15bとの伝送距離を短くするとともに、等価端子インダクタンスLtを小さくすることが可能である。図5は本発明に係るチップ型電子部品の端子構造の別の実施の形態である。図1に示した実施の形態では、ビア19AV~21BVが小径部19AVN~21BVNを介して下面電極3AL~5BLに接続されていた。図5に示す構成では、小径部19AVN~21BVNがなく、ビア19AV~19BVは下面電極3AL~3BL近傍において、図示しない誘電体基板13c、13d間に形成された分岐線路23AI、23BIを介して側面電極3AS、3BSの途中に接続されている。ビア21AV~21BVは、下面電極5AL~5BL近傍において、分岐線路25AI、25BIを介して側面電極5AS、5BSの途中に接続されている。その他の構成は図1と同様である。このような図5の構成では、入力信号が下面電極3AL、3BLから側面電極3AS、3BSを通って分岐線路23AI、23BIまで流れ、さらに分岐線路23AI、23BIを経由してビア19AV、19BVに達し、ビア19AV、19BV表面をそれらの対向する内側に向かって斜めに流れ、信号線路15a、15bへ最短距離で到達する。出力信号は、同様に、信号線路15a、15bから分岐線路25AI、25BIへ向かってビア21AV、21BV表面を最短距離で流れ、分岐線路25AI、25BIから側面電極5AS,5BSを通って下面電極5AL、5BLに達する。この場合、図1の構成に比べ、側面電極3AS~5BSを経由する分、信号の電流経路が長くなり、等価信号端子インダクタンスLtが大きくなるように考えられるが、分岐線路23AI~25BIを遅延線本体1の下面から0.1mmの位置に配置しての電磁界シミュレーションでは、殆ど差のない特性が得られる。この理由としては、図示はしないが、高周波電流の電流密度分布を電磁界シミュレーションで確認すると、図1における小径部19AVN~21BVNを流れる電流が、これら円筒形状の表面を均一に流れず、側面電極3AS~5BSと対向する半円部に集中している。一方、図5の構成では、電流が側面電極3AS~5BS上を分岐線路23AI~25BIの幅に広がって流れるため、等価信号端子インダクタンスLtが上昇することなく、同等となるためであると考えられる。この構成では、ビア19AV~21BVが下面電極3AL、3BLに直接接続されていないから、ビア19AV~21BVと側面電極3AS~5BSとの間隔gに対し、下面電極3AL~5BLの張り出し寸法を十分に確保でない場合、又は下面電極3AL~5BLを形成し難い場合に有用である。図6および図7は本発明に係るチップ型電子部品の端子構造に関する別の実施の形態である。この構成では、図1の構成に対し、誘電体基板13a,13b間および13c、13d間に形成された分岐線路23AI~25BIを追加して、ビア19AV~21BVの両端を側面電極3AS~5BSの途中にも接続している。このような構成にすることにより、図7に示すように、磁界分布は、側面電極3AS~5BSとビア19AV~21BVとの間には存在しなくなる。その理由としては、分岐線路23AI~25BIの追加により、側面電極3AS~5BSとビア19AV~21BVとは並列回路を構成し、これらの並列回路間は等電位で電界が形成されなくなったためであると考えられる。その結果、側面電極3AS~5BS上を流れる高周波電流も図1の構成以上に減少する。そのため側面電極3AS~5BSの終端開放スタブとしての機能がより弱まり、図1の構成に比べてわずかではあるが特性が改善される。なお、ビア19AV~21BVは、下面電極3AL~5BLと遅延線素子17の形成面との間において、側面電極3AS~5BSの途中に1箇所以上接続されれば、本発明の目的達成が可能である。図8および図9は本発明に係るチップ型電子部品の端子構造の別の実施の形態である。この構成は、上述した構成と比較した場合、ビア19AV~21BVを、遅延線素子17の形成面と上面電極3AU~5BUの間において、上面電極3AU~5BU方向にも伸ばしたものである。内部線路15a、15bは、それぞれビア19AV、19BV、21AV、21BVの途中に直接接続されるとともに、分岐線路23AI、23BI、25AI、25BIを介して側面電極3AS、3BS、5AS、5BSの途中にも接続されている。さらに、ビア19AV、19BV、21AV、21BVの上下両端が、分岐線路23AI、23BI、25AI、25BIを介して上面電極3AU、3BU、5AU、5BUおよび下面電極3AL、3BL、5AL、5BLの近傍において、側面電極3AS、3BS、5AS、5BSの途中に接続されたものである。この構成においても、下面電極3AL~5BLや上面電極3AU~5BUの張り出し寸法を十分に確保でない場合、又は下面電極3AL~5BLや上面電極3AU~5BUを形成し難い場合に有用である。このような構成では、遅延線本体1の上面と下面を入れ替えて実装しても、高周波電流が側面電極3AS~5BSおよびビア19AV~21BVを流れる点で、経路の条件が上述した構成と同様になり、特に、h/t=0.5の場合、特性差が極めて小さくなることが期待できる。これにより、遅延線本体1の上面と下面を区別することなく実装可能となるため、実装コストの削減のみならず、製造時の方向性マーキングやテーピング時の方向性管理を省略でき、製造コストも削減可能となる。この構成でも、分岐電極23AI~25BIを遅延線DLの底面から0.1mm上がった位置と、遅延線DLの上面から0.1mm下がった位置に形成したとき、電磁界シミュレーションでの差動信号に対する通過特性が、図1、図5および図6の場合と殆ど同等の特性となり、h/t>0.5の場合で比較すると、むしろ図1の場合よりも若干優れた特性が得られる。その理由は、図6の構成と同様、側面電極3AS~5BSとビア19AV~21BVとが並列回路を構成し、これらの並列回路間では等電位で電磁界が形成されず、側面電極3AS~5BSの終端開放スタブとしての機能が図1の構成より弱まるからであると考えられる。なお、ビア19AV~21BVは、上面電極3AU~5BUと遅延線素子17の形成面との間において、側面電極3AS~5BSの途中に1箇所以上接続されれば本発明の目的達成が可能であるし、遅延線本体1の上面に形成され側面電極3AS~5BSが接続された上面電極3AU~5BUに接続する構成も可能である。図10は上述した本発明に係るチップ型電子部品の端子構造の考え方を拡張した実施の形態である。これまでの構成は、上面電極3AU、3BU、5AU、5BUおよび下面電極3AL、3BL、5AL、5BLに対し、各々1本のビア19AV、19BV、21AV、21BVを形成するものであった。これに対し、図10の構成は、図9の構成におけるビア19VA~21VBを、僅かな間隔を平行にして配置した各々2本の小径なビア19AVa、19AVb、19BVa、19BVb、21AVa、21AVa、21AVb、21BVa、21BVbとしたものである。セラミック積層加工において、ビアの形成にはレーザー加工を使うことが多いため、レーザーのビーム径にもよるが、一般的にはビア径を大きくし難く、更に、他の加工方法でビア径を大きくしても、焼成時に歪みを起こし易いという問題がある。この点、本構成は、そのような問題を回避するために、製造工程上および品質上現実的な径のビアを複数本並べ、大径のビアと同等の特性を得るものである。このような構成で、ビア19AVa~21BVbの径を0.08mm、各入出力端子3A~5Bにおける1端子当たりの隣接するビアどうしの距離を0.16mm、側面電極3AS~5BSとビア19AVa~21BVbとの間隔gを0.1mmとし、電磁界シミュレーションを行ったところ、図示はしないが図9の構成とほぼ同等の特性が得られている。なお、図10の構成では、ビア19AVa~21BVbは、側面電極3AS~5BSと平行に2本並べているが、側面電極3AS~5BSと垂直に並べることも可能であるし、1端子当たり3本以上にしても良い。さらに、図9における分岐線路23AI~25BIは、常に両者を同時に形成する必要はない。例えば、下面電極3AL~5BLは、十分な張り出し形成可能であるうえ、ビア19AV~21BVを接続できる。しかし、上面電極3AU~5BUは、十分な張り出し形成ができない場合、分岐線路23AI~25BIを上面電極3AU~5BU近傍にのみ形成し、ビア19AV~21BVを接続すればよい。これまで、本発明の主な目的である20GHz~30GHzに及ぶ超高速信号を伝送できるチップ型電子部品の信号端子の端子構造の新しい提案について説明してきた。しかし、本発明の要旨である、信号入出力端子3A、3B、5A、5Bを側面電極3AS~5BSとビア19AV~21BVとの並列回路に分けて形成した構成から得られる効果、すなわち、信号端子の等価インダクタンスを減少させる効果は、信号端子だけに限らない。具体的なシミュレーションの結果は示さないが、信号入出力端子3A~5Bだけでなく、例えばグランド端子に適用しても効果が期待できる。さらに、本発明は、単なる回路部品としてのチップ型電子部品、例えばチップキャパシタのようなチップ型電子部品の端子に適用しても、端子の等価インダクタンスを低減できるので、特性の改善が可能となる。"