基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、を備えた窒化物系半導体装置。前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている、請求項1に記載の窒化物系半導体装置。前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている請求項2に記載の窒化物系半導体装置。前記電子供給層とpn接合する半導体層を備え、前記半導体層上に前記キャリア輸送用電極がオーミック接合されている、請求項1に記載の窒化物系半導体装置。前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記ソース電極に接続された第1のn層と、前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第2のn層と、を備えた請求項1から請求項4のいずれか1項に記載の窒化物系半導体装置。前記ドレイン電極の下部領域の電子供給層及び電子走行層がn層である、請求項5に記載の窒化物系半導体装置。前記電子走行層は、アンドープのGaNからなり、厚さが2nm以上、かつ、500nm以下である、請求項1から請求項6のいずれか1項に記載の窒化物系半導体装置。前記電子供給層は、AlGaNからなり、厚さが1nm以上、かつ、50nm以下である、請求項1から請求項7のいずれか1項に記載の窒化物系半導体装置。前記電子走行層に発生する2次元電子ガスのキャリア濃度は2×1012cm-2以上、かつ、2×1013cm-2以下である、請求項1から請求項8のいずれか1項に記載の窒化物系半導体装置。前記電子供給層は、組成が異なる少なくとも二種類の層が繰り返し積層された積層構造を有する、請求項1から請求項9のいずれか1項に記載の窒化物系半導体装置。前記電子供給層は、前記電子走行層との間に、AlNからなる層を備えた、請求項1から請求項10のいずれか1項に記載の窒化物系半導体装置。前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層を備え、前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する、請求項1から請求項11のいずれか1項に記載の窒化物系半導体装置。前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、GaNよりなるキャップ層を備えた、請求項1から請求項12のいずれか1項に記載の窒化物系半導体装置。前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成された前記電子供給層の表面を覆うように形成された保護膜を備えた、請求項1から請求項13のいずれか1項に記載の窒化物系半導体装置。本発明は、上記に鑑みてなされたものであって、MOS型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。請求項1に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、を備える。請求項2に記載の窒化物系半導体装置は、請求項1に記載の窒化物系半導体装置において、前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている。請求項3に記載の窒化物系半導体装置は、請求項2に記載の窒化物系半導体装置において、前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている。請求項4に記載の窒化物系半導体装置は、請求項1に記載の窒化物系半導体装置において、前記電子供給層とpn接合する半導体層を備え、前記半導体層上に前記キャリア輸送用電極がオーミック接合されている。請求項5に記載の窒化物系半導体装置は、請求項1から請求項4のいずれか1項に記載の窒化物系半導体装置において、前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記ソース電極に接続された第1のn層と、前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第2のn層と、を備えた。請求項6に記載の窒化物系半導体装置は、請求項5に記載の窒化物系半導体装置において、前記ドレイン電極の下部領域の電子供給層及び電子走行層がn層である。請求項7に記載の窒化物系半導体装置は、請求項1から請求項6のいずれか1項に記載の窒化物系半導体装置において、前記電子走行層は、アンドープのGaNからなり、厚さが2nm以上、かつ、500nm以下である。請求項8に記載の窒化物系半導体装置は、請求項1から請求項7のいずれか1項に記載の窒化物系半導体装置において、前記電子供給層は、AlGaNからなり、厚さが1nm以上、かつ、50nm以下である。請求項9に記載の窒化物系半導体装置は、請求項1から請求項8のいずれか1項に記載の窒化物系半導体装置において、前記電子走行層に発生する2次元電子ガスのキャリア濃度は2×1012cm-2以上、かつ、2×1013cm-2以下である。請求項10に記載の窒化物系半導体装置は、請求項1から請求項9のいずれか1項に記載の窒化物系半導体装置において、前記電子供給層は、組成が異なる少なくとも二種類の層が繰り返し積層された積層構造を有する。請求項11に記載の窒化物系半導体装置は、請求項1から請求項10のいずれか1項に記載の窒化物系半導体装置において、前記電子供給層は、前記電子走行層との間に、AlNからなる層を備える。請求項12に記載の窒化物系半導体装置は、請求項1から請求項11のいずれか1項に記載の窒化物系半導体装置において、前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層を備え、前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する。請求項13に記載の窒化物系半導体装置は、請求項1から請求項12のいずれか1項に記載の窒化物系半導体装置において、前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、GaNよりなるキャップ層を備える。請求項14に記載の窒化物系半導体装置は、請求項1から請求項13のいずれか1項に記載の窒化物系半導体装置において、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成された前記電子供給層の表面を覆うように形成された保護膜を備える。MOS型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することができる、という効果を奏する。[第1の実施の形態]以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図1に示す。本実施の形態の窒化物系半導体素子10は、基板12、バッファ層14、GaN層16、AlGaN層20、ゲート絶縁膜22、ソース電極24、ゲート電極28、ドレイン電極26、ゲート電極28、及びSBDSchottkyBarrierDiode、ショットキーバリアダイオード金属電極30を備えて構成されている。また、本実施の形態の窒化物系半導体素子10は、等価回路としての見方をするとMOSFET部32とHEMTHighElectronMobilityTransistor部34により構成されている。基板12の具体的一例としては、シリコン、サファイア、SiC、ZrB2、Si、GaN、MgO等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層14は、GaN結晶を積層するための機能を有する層であり、GaN、AlN、AlGaN等を用いることができ、バッファ層14上に形成される電子走行層本実施の形態ではGaN層16を形成するGaN結晶と格子整合すればよい。GaN層16は、電子走行層として機能するものであり、アンドープのGaN等からなる。また、GaN層16はN型でもP型でもよい。AlGaN層20は、電子供給層として機能するものであり、GaN層16とバンドギャップエネルギーが異なるAlGaNからなる。また、AlGaN層20は、Al濃度の異なる複数の層構成を有していてもよい。GaN層16とAlGaN層20との界面にバンドオフセットが形成されると共に、AlGaN/GaN界面にAlGaN層20及びGaN層16の自発分極及びピエゾ分極によって、正の電荷が発生することにより、GaN層16の表面には、2DEGが生成される。本実施の形態では、2DEGが生成されたGaN層16の表面層を2DEG層18という。このとき、正の電荷の量は、GaN層16及びAlGaN層20の膜厚とAl組成の調整によって、制御される。なお、本実施の形態では、GaN層16の厚さは2nm以上、500nm以下が好ましい。また、AlGaN層20の厚さは1nm以上、50nm以下であり、Al組成比が0.01以上、0.99以下であることが好ましい。電子走行層と電子供給層の組み合わせとしては、GaN/AlGaNの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばGaN/AlInGaN、InGaN/GaN、GaNAs/GaN、GaInNAsP/GaN、GaInNP/GaN、GaNP/GaN、GaN/AlGaInNAsP、または、AlInGaN/AlGaNの組み合わせであってもよい。これらの組み合わせの場合であっても、2DEGの濃度を最適範囲内とするため、電子供給層及び電子走行層の膜厚及び組成比を適宜調整すればよい。本実施の形態では、AlGaN層20を貫通してGaN層16に達する深さまでリセス部21が形成されており、図1のようにゲート絶縁膜22がリセス部21の内部及びAlGaN層20の表面ゲート電極28とソース電極24との間の表面、及びゲート電極28とドレイン電極26との間の表面を覆うように形成されている。ゲート絶縁膜22は、SiO2やAl2O3、SiN、SiON、または、これらの複合膜を用いることができる。ソース電極24及びドレイン電極26は、オーミック電極であり、AlGaN層20上に直接形成されている。ゲート電極28は、リセス部21に形成されており、本実施の形態では、ゲート電極28の下部MOSFET部の下部がGaN層16になっている。SBD金属電極30は、ゲート電極28のドレイン電極26側の端部23の外側のAlGaN層20上の位置に、AlGaN層20とショットキー接合されて形成されており、ソース電極24に電気的に接続されている。図1に示した窒化物系半導体素子10の等価回路図を図2に示す。ゲート電極28にオフ信号が入ると、本実施の形態の窒化物系半導体素子10はノーマリオフのデバイスであるため、MOSFET部32はオフ状態となる。MOSFET部32のドレイン側の電圧がドレイン電極26の電圧値と近くなることから、ドレイン電極26の電圧が上昇すると、SBD金属電極30の電圧値が、MOSFET部32のドレイン側の電圧値よりも低くなるため、SBD金属電極30によってMOSFET部32のドレイン側とドレイン電極26とが電気的に切断される。MOSFET部32のドレイン側にはSBD金属電極30が2DEG層18をオフ状態にするための概略数V程度の電圧がかかるだけで、MOSFET部32がオフ状態でもゲート電極28の端部のゲート絶縁膜22には大きな電界が印加されず、一方、SBD金属電極30とドレインとの間には大きな電圧が印加される。一方、ゲート電極28にオン信号が入ると、MOSFET部32は導通状態となって、MOSFET部32のドレイン側の電圧値がソース電極24の電圧値と近くなり、SBD金属電極30がオフ状態からオン状態へと移行して、デバイス全体で導通状態となる。本実施の形態の窒化物系半導体素子10及び図21に示した従来の窒化物系半導体素子1000の2DEGのキャリア濃度と耐圧との関係を図3に示す。一般に、2DEGのキャリア濃度は、2×1012cm-2以上、1×1013cm-2以下で用いられる。しかしながら図21に示したような従来の窒化物系半導体素子1000では、2DEGのキャリア濃度を2×1012cm-2以上に大きくすると耐圧が極端に低下するが、本実施の形態の窒化物系半導体素子10は、上述した構造をとることにより、2DEGのキャリア濃度を一般に、好ましいとされている濃度である5×1012cm-2以上に大きくしても、耐圧を維持することができるようになった。すなわち、低いオン抵抗と高い耐圧とを同時に実現することが可能となった。さらに、オフ状態のときに、MOSFET部32のドレイン側に大きな電圧が印加されないため、ゲート絶縁膜22を保護することが可能となった。また、スイッチング動作時において、ドレイン電極26に電圧の時間変化dv/dtが発生するとき、MOSFET部32のドレイン側の電圧値の上昇が10V前後となり、従来のドレイン電極26に印加されていた電圧値と同等の電圧値例えば300~500V程度が印加されていた状態に比べて、MOSFET部32のドレイン側の電圧値が小さくなったため、ゲートドレイン間容量に起因した帰還容量が著しく低減でき、より高速なスイッチング動作が可能となる副次的な効果が得られる。また、従来のMOS型デバイスでは、一般に、ゲート電極28端部での電界緩和のために、ゲート電極28によるフィールドプレートを設ける必要があった。当該フィールドプレートを設けることでゲートドレイン間距離が近くなるため、さらにゲートドレイン間容量に起因した帰還容量が増加して、スイッチング特性に悪影響を与える場合があった。本発明の窒化物系半導体素子10では、ゲート電極28にこのようなフィールドプレートを設けなくとも、ゲート電極28端部での電界が緩和されるため、当該フィールドプレートに起因した帰還容量の増加を防止することができ、さらにスイッチング特性が改善されるという効果が得られる。さらに、窒化物系半導体素子10をインバータに使用する場合においては、負荷側が短絡して、窒化物系半導体素子10がオン状態のままで大きな電圧が印加されてしまう、いわゆる短絡状態であっても、ある程度窒化物系半導体素子10が破壊されずに耐えられなければいけない。図21に示したような従来の窒化物系半導体素子1000では、短絡時には、MOSゲートのドレイン側に大きな電圧が印加されて、短絡耐量は殆ど期待できなかった。一方、本実施の形態の窒化物系半導体素子10では、短絡時であっても、MOSFET部32が電流緩和領域に入ると、SBD金属電極30とMOSFET部32のドレイン側の間に電圧が発生して、2DEG層18が空乏化するため、ピンチオフして電流を制限するように働く。当該動作により、過大な電流が流れたり、MOSFET部32のドレイン側に過大な電圧が印加されたりするのを低減できるようになった。これにより、短絡耐量が従来の窒化物系半導体素子1000よりも著しく向上して、破壊されにくい窒化物系半導体素子10が得られるようになった。さらにまた、上述のように、図21に示したような従来の窒化物系半導体素子1000では、内蔵ダイオードFWDが存在しないため、インバータ等に使用する場合では、外部にFWDを接続する必要がある場合があった。本実施の形態の窒化物系半導体素子10では、SBD金属電極30とMOSFET部32のドレイン側端部との間でショットキーダイオードを構成しているため、FWDを内蔵していることになり、新たに外部にFWDを接続する必要がないため、全体の大きさを従来に比べて著しく縮小することが可能となった。本実施の形態の窒化物系半導体素子10の図1に示した概略構成の断面図よりも詳細な断面構造の一例を図4に示す。図4に示すように、SBD金属電極30とドレイン電極26との間のAlGaN層20の表面にはフィールド絶縁膜36が設けられており、また、ゲート電極28の表面を覆うように絶縁膜37が設けられている。SBD金属電極30と短絡するためのソース電極24により、SBD金属電極30とドレイン電極26との間にひさし状のフィールドプレート構造24a以下、FPというを構成しており、SBD金属電極30端部での電界集中を防止するようにしている。また、ドレイン電極26においても同様なFP構造26aが付加されている。窒化物系半導体素子10の表面ゲート電極28等の電極が形成されている側の面、図4では上側にあたる面には、外部からのごみや影響等を最低限に抑えるための表面保護膜38が設けられている。基板12の裏面には、裏面電極35が形成されている。裏面電極35は、通常はソース電極24と短絡する場合が多いが、ドレイン電極26と短絡したり、あるいはどちらとも接続しない短絡しないようにしたり等、用途やパッケージ構造に合わせて接続を変更してもよい。なお、窒化物系半導体素子10では、SBD金属電極30をAlGaN層20上に設けるための面積が必要になる。これによりデバイスのサイズが大きくなってしまうことや、ソースドレイン間の距離が長くなることにより素子抵抗が増大することを軽減するために、図4に示した長さL1、L2をできる限り小さくすることが好ましいが、以下に説明するような制限が設けられているため、当該制限を考慮して長さL1、L2が定められる。なお、長さL1は、リセス部21の内側壁におけるゲート絶縁膜22とAlGaN層20との接合部からSBD金属電極30のゲート電極28側端部までの距離であり、長さL2は、SBD金属電極30の長さゲート電極28側端部からドレイン電極26側端部までの長さである。窒化物系半導体素子10がオフ状態である場合、AlGaN層20/GaN層16の界面の2DEG層18のSBD金属電極30直下は、2DEGが空乏化しており、図4に示すように、容量C1、C2としてモデル化することができる。これによりSBD金属電極30直下の電圧値V1は、下記式1~3により得られる。V1=C2×Vds/C1C2Vds:ドレインソース間電圧式1C1∝L2/L4L4:AlGaN層20の層厚式2C2∝L3/L5L3:GaN層16の層厚、L5:ドレイン電極26端部からSBD金属電極30のドレイン電極26側端部までの距離式3例えば具体的一例として、L2=1μm、L3=1μm、L4=20nm、及びL5=10μmとした場合、V1は下記式4として与えられる。V1=0.002×VdVd:ドレイン電圧式4Vd=1kVとして電圧を印加すると、V1=2Vとなる。これは簡単なモデルによる説明だが、実際には、容量C1、C2は、様々な要因により、上述の式2、3のような簡単な式では表せず、本発明者の経験等を考慮すると実際には電圧V1は、上記4式の5倍程度の電圧上昇を伴う。従って、実際のデバイス構造においては、上記式2~4と合わせて下記式5のようになる。V1=0.1×Vd/L5×L2L2、L5共にμm単位式5電圧V1が定常的にゲート電極28に印加されても問題ない程度とするためには、下記式6を満たす必要がある。V1<Emax×doxEmax:ゲート絶縁膜22に定常的に印加しても良い最大電界値、dox:ゲート絶縁膜22の膜厚式6上記式5、6を合わせると長さL2に対して下記式7の関係を満たす必要がある。L2>0.1×Vd/L5×Vd×Emax式7電界値Emaxは、ゲート絶縁膜22がSiO2である場合、一般に3MV/cm程度である。電圧Vdと長さL5から得られる電界値は100V/μm程度であることが一般に知られているため、上記式7は下記式8のように簡略化される。L2>10/Emax×dox8例えば、ゲート絶縁膜22の膜厚dox=60nmである場合、長さL2=0.6μm程度以上となる。ゲート絶縁膜22をより薄くした場合には、さらに長さL2を短くすることが困難になる。これらと、実際の窒化物系半導体素子10の製造方法を鑑みると、ゲート絶縁膜22の膜厚を厚くして0.1μm程度とした場合には、上記式8より、L2=0.3μm程度が下限値として得られる。また、長さL1もMOSFET部32のソースドレイン間耐圧を決める要素であることは当業者に一般的に理解されている。すなわち、MOSFET部32のドレイン側端部の電圧値は、上述した電圧値V1とほぼ同じ電圧値となることから、長さL1を極端に短くしてしまうと、当該耐圧が低下してしまう。当該耐圧が低下してしまうと、ドレイン電極26に大きな電圧が印加された場合、MOSFET部32のドレイン側端部に当該耐圧以上の大きな電圧が印加されることになり、ゲート絶縁膜22が破壊されてしまう。従って、上記電圧V1が印加されても、長さL1で示した領域でのブレークダウンが発生しないような長さに長さL1を設定する必要がある。具体的には、長さL1は、GaN層16の耐圧で決められる。本発明者の経験により、GaN層16の横方向耐圧は上記のように100V/μm程度であることから、電圧V1として20V以上の耐圧を持たせるためには、L1=0.2μm以上とする必要がある。なお、上述した本実施の形態の窒化物系半導体素子10は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。MOCVD法や、分子線エピタキシャル成長MolecularBeamEpitaxial、MBE法等のエピタキシャル結晶成長法により、基板12上にバッファ層14及びGaN層16を順次積層させる。さらに、GaN層16の上にAlGaN層20を同様にエピタキシャル成長法により形成する図5参照。なお、2DEGのキャリア濃度を制御するため、AlGaN層20では、Alの組成や層厚が調整される。次に、AlGaN層20の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、リセス部21が形成される領域の、AlGaN層20及びGaN層16一部をエッチングにより除去する。さらに、化学気相成長ChemicalVaporDeposirion、CVD法等によりSiO2膜等のゲート絶縁膜22をリセス部21及び電極が形成される側の素子の表面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、ソース電極24、ドレイン電極26、及びSBD金属電極30が形成される領域等のゲート絶縁膜22をエッチング除去する図6参照。さらに、スパッタ法や真空蒸着法等によりソース電極24、ドレイン電極26、及びゲート電極28を形成する。また、SBD金属電極30を形成する。さらに、ソース電極24とSBD金属電極30とを電気的に接続することにより、図1に示した本実施の形態の窒化物系半導体素子10が製造される。以上説明したように、本発明者の多くの実験と破壊メカニズムの解析の結果得られた本実施の形態の窒化物系半導体素子10では、ドレイン電極26とゲート電極28との間に設けられたSBD金属電極30がAlGaN層20とショットキー接合されている。また、SBD金属電極30とソース電極24とが接続されており、電気的に短絡している。これにより、ゲート電極28にオフ信号が入ると、MOSFET部32がオフ状態となり、MOSFET部32のドレイン側の電圧がドレイン電極26の電圧値と近くなる。ドレイン電極26の電圧が上昇すると、SBD金属電極30の電圧値が、MOSFET部32のドレイン側の電圧値よりも低くなるため、SBD金属電極30によってMOSFET部32のドレイン側とドレイン電極26とが電気的に切断される。このように本実施の形態では、ゲート電極28にオフ信号が入ると、SBD金属電極30によりMOSFET部32のドレイン側とドレイン電極26とが電気的に切断され、MOSFET部32のドレイン側端部に集まる正孔をソース電極24へ排出するため、ドレイン電極26に大きな電圧が印加された場合であっても、ゲート電極28の端部のゲート絶縁膜22には大きな電界が印加されない。従って、ゲート絶縁膜22の破壊を防止すると共に、信頼性を向上させることができ、高耐圧高速低抵抗の高性能な窒化物系半導体素子10が得られる。なお、本実施の形態の窒化物系半導体素子10では、電子供給層としてAlGaN層20を用いているがこれに限らず、AlGaNが主成分であればよい。また、本実施の形態の窒化物系半導体素子10では、基板12上に1つの窒化物系半導体素子10が形成されている構成について説明したがこれに限らず、1つの基板12上に、お互いに電気的に絶縁された複数の窒化物系半導体素子10を配置して、お互いに配線することによってインバータ等を構成してもよい。[第2の実施の形態]第2の実施の形態の窒化物系半導体素子は、第1の実施の形態の窒化物系半導体素子10と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図7に示す。本実施の形態の窒化物系半導体素子50では、リセス部51がGaN層16に達していない、すなわちMOSFET部32の下部がAlGaN層20であるように形成されている。MOSFET部32の閾値をある程度低くしても良い場合には、このように構成することが好ましい。なお、本実施の形態では、リセス部51が形成されているAlGaN層20が十分に薄いため、GaN層16の表面に生成された2DEGは濃度が十分に低く、ノーマリオフ型の窒化物系半導体装置として動作する。第1の実施の形態の窒化物系半導体素子10のようにGaN層16上にゲート絶縁膜52を形成する場合では、リセス部51を形成する際のエッチングプロセスによるダメージ等により、GaN層16表面に形成される電子の反転層の移動度が低下する。GaN層16とAlGaN層20との界面よりも上部にゲート絶縁膜52を形成することにより、移動度の低下を防止することができる。この場合には、MOSチャネルはGaN層16/AlGaN層20界面に形成されるため、MOSFET部32の抵抗の上昇が抑えられるという利点が生じる。このように本実施の形態の窒化物系半導体素子50では、リセス部51がAlGaN層20内に形成されているため、GaN層16表面に形成される電子の反転層の移動度の低下を防止すると共に、MOSFET部32の抵抗の上昇を抑えることができるという効果がさらに得られる。従って、安価で高性能なデバイスを提供することができる。[第3の実施の形態]第3の実施の形態の窒化物系半導体素子は、第1の実施の形態の窒化物系半導体素子10及び第2の実施の形態の窒化物系半導体素子50と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図8に示す。本実施の形態の窒化物系半導体素子60では、第1の実施の形態の窒化物系半導体素子10では、AlGaN層20とショットキー接合された電極としてSBD金属電極30が設けられているがこれにかわり、AlGaN層20とpn接合されたp-AlGaN層64半導体層と、p-AlGaN層64の上にオーミック接合された電極が設けられている。本実施の形態の窒化物系半導体素子60は、AlGaN層20の上にpn接合されたp-AlGaN層64が設けられており、さらにp-AlGaN層64の上にオーミック電極62が形成されている。本実施の形態の窒化物系半導体素子60のp-AlGaN層64においても、第1の実施の形態の窒化物系半導体素子10のSBD金属電極30と同様に、MOSFET部32のドレイン側端部に集まる正孔をソース電極24に排出する機能を有しているため、同様の効果が得られる。なお、第1の実施の形態に示したSBD金属電極30と本実施の形態のp-AlGaN層64とを混載するように構成してもよい。[第4の実施の形態]第4の実施の形態の窒化物系半導体素子は、第1の実施の形態~第3の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図9に、また、上ソース電極24、ドレイン電極26、及びゲート電極28が形成されている側から見た平面図を図10に示す。なお、図9は図10におけるA-A断面での構成である。本実施の形態の窒化物系半導体素子70では、第1の実施の形態の窒化物系半導体素子10ではAlGaN層20上に設けられていたSBD金属電極30にかわり、AlGaN層20及びGaN層16に埋込まれたSBD金属電極72が設けられている。本実施の形態では、AlGaN層20の表面から、AlGaN層20を貫通し、GaN層16に到るまでリセス部74が形成されており、当該リセス部74にSBD金属電極72が設けられており、図10におけるB-B断面での構成は図1に示したような構成となる。なお、リセス部74は、図10に示すように、部分的に設けられている。このようにリセス部74内にSBD金属電極72が設けられていることにより、MOSFET部32界面に蓄積する正孔をより効率的にソース電極24に排出することができる。なお、リセス部74の深さは、少なくともAlGaN層20内部まででもよいが、好ましくは図9に示したようにGaN層16に到達している方がよく、特に2DEGの発生部分2DEG層18にSBD金属電極72が接触していることが好ましい。[第5の実施の形態]第5の実施の形態の窒化物系半導体素子は、第1の実施の形態~第4の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60、70と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図11に示す。本実施の形態の窒化物系半導体素子80では、ゲート絶縁膜22の下部領域に第1のn領域となるソース電極24側のnAlGan層83-1及びnGaN層82-1と、SBD金属電極30側のnAlGaN層83-2及びnGaN層82-2が設けられていると共に、ドレイン電極26の下部に第2のn領域となるnAlGaN層84及びnGaN層86が設けられている。ソース電極24とゲート電極28との間のゲート絶縁膜22の下部領域のn領域であるnAlGaN層83-1は、ソース電極24と接合されている。また、ゲート電極28とSBD金属電極30との間のゲート絶縁膜22の下部領域のn領域であるnGaN層82-2及びnAlGaN層83-2は、SBD金属電極30とは接続されていない。本実施の形態のn領域nGaN層82-1、82-2及びnAlGaN層83-1、83-2は、AlGaN層20を形成後、該当個所にSiを1015cm-2程度でイオン注入し、その後1000°C前後で熱処理することにより、AlGaN層20がnAlGaN層83-1、83-2に、GaN層16がnGaN層82-1、82-2に変化することで形成される。このようにゲート絶縁膜22下部領域にn領域が設けられていることにより、ゲート絶縁膜22の側壁部分リセス部21の側壁部分がチャネル領域となっているために、当該側壁部分を伝わって流れる抵抗成分を除去することができ、窒化物系半導体素子80全体の抵抗を小さくすることができる。また、本実施の形態の窒化物系半導体素子80では、ドレイン電極26の下部領域のAlGaN層20がnAlGaN層84に、GaN層16がnGaN層86に変化している。これにより、ドレイン電極26のオーミック抵抗を小さくすることができると共に、リーク電流を減少させることができる。[第6の実施の形態]第6の実施の形態の窒化物系半導体素子は、第1の実施の形態~第5の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60、70、80と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図12に示す。本実施の形態の窒化物系半導体素子90では、第1~第5の実施の形態のAlGaN層20にかわり、GaN層92-AとAlN層92-Bとが繰り返し積層されてなる電子供給層92が設けられている。図12では、電子供給層92をGaN層92-AとAlN層92-Bとが3回、繰り返し積層されている場合を示している。このように電子供給層92を、GaN層92-AとAlN層92-Bとが繰り返し積層された積層構造とすることにより、2DEG層18のキャリア濃度を高濃度、例えば、1×1013cm-2を越える濃度とし、窒化物系半導体素子90を低抵抗化することができる。ところで、第1の実施の形態では、第1の実施の形態の窒化物系半導体素子10は、2DEGのキャリア濃度が2×1012cm-2以上、1×1013cm-2以下で用いられることについて述べたが、これは、キャリア濃度が1×1013cm-2を越える範囲では、耐圧の低下が問題になる場合があるからである。図13に、本実施の形態の窒化物系半導体素子90、第1の実施の形態の窒化物系半導体素子10、及び図21に示した従来の窒化物系半導体素子1000の2DEGのキャリア濃度と耐圧との関係を示す。一般に、窒化物系半導体素子の耐圧は、GDゲート-ドレイン間距離に依存し、GD間距離が大きくなるほど、耐圧は、大きくなる。そのため、キャリア濃度が1×1013cm-2を越える場合には、GD間距離を大きくとることにより、耐圧の低下による問題を解消することができる。そのため、本実施の形態の窒化物系半導体素子90では、第1の実施の形態の窒化物系半導体素子10よりもGD間距離を大きくしている。図13に示すように、本実施の形態の窒化物系半導体素子90では、耐圧が向上されているため、耐圧が低下していく傾向にあるキャリア濃度が1×1013cm-2を越える範囲好ましくは、2×1013cm-2以下においても、実用上、充分な耐圧が得られることが可能となった。なお、本実施の形態では、上述のように、電子供給層92がGaN層92-AとAlN層92-Bとが3回、繰り返し積層されている積層構造図12参照である場合について示したが、積層回数、電子供給層92全体におけるAlの組成比率、電子供給層92の膜厚等、これに限定されるものではない。図14に、本実施の形態の窒化物系半導体素子90における、積層回数とキャリア濃度との関係を示す。なお、ここでは、積層回数にかかわらず、電子供給層92全体の膜厚及びAlの組成比率は、略同様としている。具体的例として、積層回数が3回の場合では、GaN層92-A=6.20nm、AlN層92-B=2.10nm、電子供給層92=24.9nm、AlN膜厚比=0.253としている。図14に示すように、本実施の形態の窒化物系半導体素子90では、積層回数にかかわらず、いずれも高いキャリア濃度が得られているが、積層回数により、キャリア濃度は異なる。また、図15に、本実施の形態の窒化物系半導体素子90における、電子供給層92全体のAlの組成比率とキャリア濃度との関係を示す。なお、ここでは、電子供給層92全体の膜厚及びAlの組成比率は、略同様としており、またAlN層92-Bの膜厚=0.55nmで同一としており、GaN層92-Aの膜厚及び繰り返し回数を変化させている。図15に示すように、電子供給層92全体のAlの組成比率が増加するのに応じて、キャリア濃度も増加する。また、図16に、本実施の形態の窒化物系半導体素子90における、電子供給層92の膜厚とキャリア濃度との関係を示す。なお、ここでは、電子供給層92全体のAlの組成比率は略同様としており、繰り返し回数は12回としている。GaN層92-A及びAlN層92-Bの膜厚を変化させることにより、電子供給層92全体の膜厚を変更させている。図16に示すように、電子供給層92全体の膜厚が増加するのに応じて、キャリア濃度も増加する。このように、窒化物系半導体素子90では、積層回数、電子供給層92全体におけるAlの組成比率、電子供給層92の膜厚等により、キャリア濃度が異なるため、これらは、所望のキャリア濃度や窒化物系半導体素子90の特性等に応じて、定めればよい。また、本実施の形態では、電子供給層92を2種類の層GaN層92-A及びAlN層92-Bにより構成しているがこれに限らず、3種類以上の層で構成するようにしてもよい。[第7の実施の形態]第7の実施の形態の窒化物系半導体素子は、第1の実施の形態~第6の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60、70、80、90と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図17に示す。本実施の形態の窒化物系半導体素子100では、電子供給層102が、GaN層16と接する側に、AlN層102-Cが備えられている。図17に示した本実施の形態の窒化物系半導体素子100では、具体的例として、電子供給層102を、膜厚が1.60nmのGaN層102-Aと膜厚が0.55nmのAlN層102-Bとが、12回繰り返し積層された積層構造と、AlN層102-Cとからなるように構成している。このように、電子供給層102が、AlN層102-Cを備えることにより、キャリアの移動度を向上させることができる。図18に、本実施の形態の窒化物系半導体素子100における、AlN層102-Cの膜厚とキャリア移動度との関係を示す。図18に示すように、AlN層102-Cの膜厚によりキャリア移動度は、変化するため、AlN層102-Cの膜厚は、0.5~1.5nm程度が好ましく、1nm程度がより好ましい。なお、本実施の形態では、電子供給層102は、GaN層102-AとAlN層102-Bとによる積層構造と、GaN層16と、の間にAlN層102-Cを備えるように構成しているがこれに限らず、例えば、第1~第5の実施の形態のように単一の電子供給層であるAlGaN層AlGaN層20と、GaN層16と、の間にAlN層102-Cを備えるように構成してもよい。[第8の実施の形態]第8の実施の形態の窒化物系半導体素子は、第1の実施の形態~第7の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60、70、80、90、100と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図19に示す。本実施の形態の窒化物系半導体素子120では、電子供給層20とゲート絶縁膜122との間の、リセス部21の周囲を除いた領域に電界緩和層124が設けられている。第1の実施の形態では、ゲート電極28端部での電界が緩和されるため、ゲートドレイン間距離が近くなってしまうフィールドプレートを設ける必要がなく、帰還容量の増加を防止することができることについて述べた。第1の実施の形態の窒化物系半導体素子10では、MOSFET部32がオフ時には、ゲート絶縁膜22に高電圧が印加されない構造であるため、このように、フィールドプレートを設ける必要がない。しかしながら、オン時には、ゲート絶縁膜22に高電圧が印加されるため、ゲート電極28端部に電界を緩和するための構造電界緩和構造が必要とされる場合がある。そこで本実施の形態の窒化物系半導体素子110では、当該電界緩和構造として、電子供給層20とゲート絶縁膜122との間の、リセス部21の周囲を除いた領域に電界緩和層124が設けられている。電界緩和層124を設けることにより、ゲート絶縁膜122は、電子供給層20の表面及び電界緩和層124の表面で折れ曲がった、多段本実施の形態では2段構造を有するように形成される。このようにゲート絶縁膜122では、電界緩和層124により、電界緩和層124の膜厚に応じた段差が生じ、ゲート電極の端部123に集中する電界を当該段差部分に分散させるため、ゲート電極の端部123に集中する電界を緩和することができる。電界緩和層124としては、SiO2やSiN、または、これらの複合膜等を用いることができ、好ましくは、SiO2膜が用いられる。また、電界緩和層124の膜厚は、当該膜厚に応じて電界が緩和されるため、オン時にゲート絶縁膜122に印加される電圧値等に応じて定められるが、0.05~0.5nmが好ましい。[第9の実施の形態]第9の実施の形態の窒化物系半導体素子は、第1の実施の形態~第8の実施の形態の窒化物系半導体素子窒化物系半導体素子10、50、60、70、80、90、100、110と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図20に示す。本実施の形態の窒化物系半導体素子130では、電子供給層20の表面にGaNよりなるキャップ層132が設けられている。キャップ層132の膜厚は、0.5~10nmが好ましい。このようにGaNよりなるキャップ層132を電子供給層20の表面に設けることにより、高電圧が印加された際にドレイン電流が減少する、コラプスを低減することができる。なお、本実施の形態では、キャップ層132を図20に示すように、リセス部21を除いた電子供給層20の表面全体に設けられているがこれに限らず、ソース電極24、ドレイン電極26、及びSBD金属電極30の下部にあたる領域には設けないようにしてもよい。なお、上述の第1~第9の実施の形態では、説明及び図示を省略したが、窒化物系半導体素子の表面電子供給層が設けられている側の面全体には、例えば、SiNxよりなる表面保護膜パッシベーション膜を設けることが好ましい。