"光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、時間変化する参照信号を生成する参照信号生成部と、前記画素に接続された第1入力端子と、前記参照信号生成部に接続された第2入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するAD変換部と、を備え、前記光電変換素子は、第1スイッチ素子を介して所定の接続点に接続され、前記所定の接続点は、第2スイッチ素子を介して所定の定電圧源に接続され、且つ、第3スイッチ素子を介して前記第1入力端子に接続され、前記第1入力端子と前記第2入力端子は、第4スイッチ素子を介して接続されている固体撮像装置であって、前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、前記第2スイッチ素子をオンすることにより、前記所定の接続点をリセットし、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第4スイッチ素子をオンすることにより、第1入力端子と前記第2入力端子とを等電位とし、前記第2スイッチ素子をオンさせずに前記第3スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記AD変換部がデジタル信号に変換し、前記第2スイッチ素子をオンさせずに前記第1スイッチ素子と前記第3スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記AD変換部がデジタル信号に変換する固体撮像装置。前記第2スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記AD変換部によってデジタル信号に変換する際に、前記第2スイッチ素子をオンとオフの中間的な状態としつつ前記第3スイッチ素子をオンする請求項1に記載の固体撮像装置。前記AD変換部は、前記第1スイッチ素子がオンされている状態と前記第1スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関2重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、前記第2スイッチ素子の接続度合いを変動させたときに、前記画素から前記第1入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、前記リセットされた前記所定の接続点の電圧を前記AD変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記AD変換部によってデジタル信号に変換する前に、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第1入力端子と前記第2入力端子を等電位とし、更に、前記AD変換部の行う相関2重サンプリングにおいて、前記第1スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第1スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする請求項1に記載の固体撮像装置。光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、時間変化する参照信号を生成する参照信号生成部と、前記画素に接続された第1入力端子と、前記参照信号生成部に接続された第2入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するAD変換部と、を備え、前記光電変換素子は、第1スイッチ素子を介して所定の接続点に接続され、前記所定の接続点は、第2スイッチ素子を介して所定の定電圧源に接続され、且つ、第3スイッチ素子を介して前記第1入力端子に接続され、前記第1入力端子と前記第2入力端子は、第4スイッチ素子を介して接続されている固体撮像装置の制御方法であって、前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、前記第2スイッチ素子をオンすることにより、前記所定の接続点をリセットし、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第4スイッチ素子をオンすることにより、第1入力端子と前記第2入力端子とを等電位とし、前記第2スイッチ素子をオンさせずに前記第3スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記AD変換部がデジタル信号に変換し、前記第2スイッチ素子をオンさせずに前記第1スイッチ素子と前記第3スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記AD変換部がデジタル信号に変換する固体撮像装置の制御方法。光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、時間変化する参照信号を生成する参照信号生成部と、前記画素に接続された第1入力端子と、前記参照信号生成部に接続された第2入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するAD変換部と、を備え、前記光電変換素子は、第1スイッチ素子を介して所定の接続点に接続され、前記所定の接続点は、第2スイッチ素子を介して所定の定電圧源に接続され、且つ、第3スイッチ素子を介して前記第1入力端子に接続され、前記第1入力端子と前記第2入力端子は、第4スイッチ素子を介して接続されている固体撮像装置の制御プログラムであって、前記第2スイッチ素子をオンすることにより、前記所定の接続点をリセットする機能と、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第4スイッチ素子をオンすることにより、第1入力端子と前記第2入力端子とを等電位にする機能と、前記第2スイッチ素子をオンさせずに前記第3スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記AD変換部によってデジタル信号に変換する機能と、前記第2スイッチ素子をオンさせずに前記第1スイッチ素子と前記第3スイッチ素子をオンすることにより前記光電変換素子が生成する信号電荷に応じた電圧を前記AD変換部によってデジタル信号に変換する機能と、を固体撮像装置に実現させるための制御プログラム。上述した従来の技術は、画素とは無関係な電源電圧を利用して、垂直信号線の電圧をクランプしており、このクランプ電位は一定値になるものと考えられる。しかしながら、フローティングディフュージョンを用いた画素においては、フローティングディフュージョンのレベルは、トランジスタの物性フローティングディフュージョン容量、増幅トランジスタや負荷MOSのゲートの閾電圧、ドレインソース電流によって影響を受けるため、値が変動する。従って、フローティングディフュージョンをリセットした時の垂直信号線の電位FDリセットレベルと、垂直信号線の電位をクランプ回路によってクランプした電位クランプレベルと、に不整合が生じやすい。このため、上述した特許文献1,2の技術を用いると、同じ製品であっても異なるロットもしくはチップでは適正なクランプレベルが異なり、共通のクランプ電位を設定できない。ここで、この不整合に起因して、クランプレベルがFDリセットレベルに比べて高すぎる場合を考える。相関2重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより高くなりすぎると、相関2重サンプリングの1回目のサンプリング時に、垂直信号線の電位が低下し始めたときに、トランジスタの物性のバラツキ次第では、実際の画素信号が黒レベルを示していた場合であっても、カウントレンジを外してしまう可能性がある。逆に、前記不整合に起因して、クランプレベルがFDリセットレベルに比べて低すぎる場合を考える。相関2重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより低くなりすぎると、画素の入射光が、太陽黒点と通常状態の中間的な強さの場合に不具合が生じる可能性がある。すなわち、相関2重サンプリングの1回目のサンプリングにおいて、カウントレンジを外さなかった場合、垂直信号線が取り得る電圧値の下限値までのマージンがとれず、白になるはずの信号値が灰色になってしまう可能性がある。以上説明した、垂直信号線の電圧をクランプすることにより太陽黒点に対処する技術を利用すると、垂直信号線の電圧のクランプ電圧を設定するための設定値が適正範囲に適合しないチップを、プロセスバラツキとして選別する必要が生じ、歩留まり悪化の原因となる。また、この技術を利用しないのであれば、後段のロジック回路でフレーム単位の信号処理を行って黒点補整する必要があり、回路規模が増大する。本発明は、上記課題に鑑みてなされたもので、より適切な太陽黒点の補正を実現可能な固体撮像装置、固体撮像装置の制御方法、及び、固体撮像装置の制御プログラムの提供を目的とする。上記課題を解決するために、本技術にかかる固体撮像装置は、光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、時間変化する参照信号を生成する参照信号生成部と、前記画素に接続された第1入力端子と、前記参照信号生成部に接続された第2入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するAD変換部と、を備え、前記光電変換素子は、第1スイッチ素子を介して所定の接続点に接続され、前記所定の接続点は、第2スイッチ素子を介して所定の定電圧源に接続され、且つ、第3スイッチ素子を介して前記第1入力端子に接続され、前記第1入力端子と前記第2入力端子は、第4スイッチ素子を介して接続されている固体撮像装置であって、前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、前記第2スイッチ素子をオンすることにより、前記所定の接続点をリセットし、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第4スイッチ素子をオンすることにより、第1入力端子と前記第2入力端子とを等電位とし、前記第2スイッチ素子をオンさせずに前記第3スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記AD変換部がデジタル信号に変換し、前記第2スイッチ素子をオンさせずに前記第1スイッチ素子と前記第3スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記AD変換部がデジタル信号に変換する構成としてある。なお、前記固体撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記固体撮像装置を備える撮像システム、前述した装置の構成に対応した工程を有する固体撮像装置の制御方法、前述した装置の構成に対応した機能を固体撮像装置に実現させるための制御プログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。本技術によれば、より適切な太陽黒点の補正を実現可能となる。以下、下記の順序に従って本技術を説明する。1固体撮像装置の構成:2固体撮像装置の動作の第1実施例:3固体撮像装置の動作の第2実施例:4固体撮像装置の構成の変形例:5固体撮像装置の動作の第3実施例:6まとめ:1固体撮像装置の構成:図1は、固体撮像装置の構成を示すブロック図である。本実施形態では、撮像装置としてX-Yアドレス型固体撮像装置の一種であるCMOSイメージセンサを例にとり説明を行う。以下、図1を参照しつつ、固体撮像装置の具体的な一例について説明する。図1において、固体撮像装置100は、色フィルタアレイ10と、半導体基板20とを備えている。半導体基板20には、画素アレイ部30と、垂直駆動部40と、水平駆動部50と、タイミング制御部60と、カラム処理部70と、参照信号生成部80と、出力回路90が設けられている。なお、以下では、参照信号生成部80をDAC80と記載する場合がある。なお、必要に応じて、出力回路90の前段に、デジタル演算部を設けてもよい。デジタル演算部は、例えば、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行なう場合などに設ける。画素アレイ部30は、受光面側に各画素に対応してフィルタの色を区分された色フィルタアレイ10が設けられ、光電変換素子としてのフォトダイオードが含む画素PXLが行列状に配置されている。なお、画素PXLの具体的な回路構成については、後に詳述する。画素アレイ部30には、n本の画素駆動線HSLnnは2以上の整数とm本の垂直信号線VSLmmは2以上の整数が配線されている。画素駆動線HSLnは、図の左右方向画素行の画素配列方向/水平方向に沿って等間隔で配線され、垂直信号線VSLmは、図の上下方向画素列の画素配列方向/垂直方向に沿って等間隔で配線されている。画素駆動線HSLnの一端は、垂直駆動部40の各行に対応した出力端に接続されている。垂直信号線VSLmの一端は、カラム処理部70において各垂直信号線VSLmに対応したADC回路に接続されている。なお、画素駆動線HSLnと垂直信号線VSLmの具体的な配線については、後述の単位画素の説明とともに説明する。垂直駆動部40、水平駆動部50、タイミング制御部60等から成る駆動制御部は、画素アレイ部30の外側に設けられ、画素アレイ部30を構成する各画素から信号を順次に読み出す制御を行う。タイミング制御部60は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロックマスタークロックに基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板20の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像装置100の内部情報を含むデータを出力する。タイミング制御部60は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを2分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部、例えば、垂直駆動部40、水平駆動部50、カラム処理部70等に供給する。垂直駆動部40は、シフトレジスタやアドレスデコーダ等によって構成されており、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部40は、読み出し走査と掃き出し走査が可能である。読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。水平駆動部50は、タイミング制御部60の出力するクロックに同期してカラム処理部70のADC回路を順番に選択し、その信号を水平信号線水平出力線Ltrfに導く。水平駆動部50は、例えば、水平方向の読出列を規定するカラム処理部70内の個々のADC回路を選択する水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部70の各信号を水平信号線Ltrfに導く水平走査部を備える。水平走査部による選択走査により、カラム処理部70を構成する各ADC回路にて信号処理された画素信号が、水平信号線Ltrfを介して順番に出力回路90へ出力される。参照信号生成部80は、DACDigtalAnalogConverterを備え、タイミング制御部60から供給される初期値から、タイミング制御部60から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波ランプ波形を生成して、カラム処理部70の個々のADC回路に参照信号として供給する。カラム処理部70は、垂直信号線VSLmごとに設けられたADC回路71mmは2以上の整数を備え、各垂直信号線VSLmから出力されるアナログ信号をデジタル信号に変換し、水平駆動部50の制御に従って水平信号線Ltrfに出力する。なお、以下では、ADC回路71mやその内部構成比較器73m、カウンタ74mについてmに相当する数字を付けずに説明する場合は、各ADC回路に共通の説明であるものとする。出力回路90は、画素アレイ部30からカラム処理部70を経由して出力される、色フィルタアレイ10の色配列に対応した信号を、演算処理にて色配列に対応した信号に変換する処理を行う。[画素構成]図2は、カラム処理部と画素の回路構成を説明する図である。なお、同図では、説明を簡略化するため、画素とADC回路とを1つずつ示してある。また、画素の回路構成は、等価回路にて示してある。図2において、画素PXLは、一般的な4トランジスタ方式の構成とされ、フォトダイオードPDと、4つのトランジスタ転送トランジスタTR1、リセットトランジスタTR2、増幅トランジスタTR3、選択トランジスタTR4を備えている。なお、本実施形態においては、転送トランジスタTR1が第1スイッチ素子を構成し、リセットトランジスタTR2が第2スイッチ素子を構成し、選択トランジスタTR4が第3スイッチ素子を構成し、ADC回路がAD変換部を構成する画素PXLには、垂直駆動部40のリセット信号生成回路41や各種ドライバから、信号線Ltrg,Lrst,Lselを介して、各種の制御信号が入力される。フォトダイオードPDは、受光光量に応じた電流を光電変換によって発生させる。フォトダイオードPDのアノードはグランドに接続され、そのカソードは転送トランジスタTR1のドレインに接続される。転送トランジスタTR1のゲートには、転送ゲート信号の信号線Ltrgが接続される。転送トランジスタTR1のソースは、リセットトランジスタTR2のソースと、増幅トランジスタTR3のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンFDを構成する。転送トランジスタTR1は、そのゲートに信号線Ltrgを通じて転送信号が入力されるとオンし、フォトダイオードPDの光電変換によって蓄積された信号電荷ここでは、光電子をフローティングディフュージョンFDに転送する。リセットトランジスタTR2は、そのゲートにリセット信号の信号線Lrstが接続され、ドレインに定電圧源VDDが接続される。リセットトランジスタTR2は、信号線Lrstを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンFDを定電圧源VDDの電圧にリセットする。なお、本明細書では、電圧と言う言葉を、機器のグランドに対する電位差を意味する用語として用いる。一方、信号線Lrstを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタTR2はオフし、フローティングディフュージョンFDと定電圧源VDDとの間に所定のポテンシャル障壁を形成する。フローティングディフュージョンFDに蓄積されている電荷が、このポテンシャル障壁に応じた量の電荷以下であれば、フローティングディフュージョンFDから定電圧源VDDへの電荷の移動が阻止される。増幅トランジスタTR3は、ゲートをフローティングディフュージョンFDに接続され、ドレインを定電圧源VDDに接続され、ソースを選択トランジスタTR4のドレインに接続されている。選択トランジスタTR4は、ゲートに選択信号の信号線Lselが接続され、ソースが垂直信号線VSLに接続される。選択トランジスタTR4は、信号線Lselを通じてゲートに制御信号アドレス信号またはセレクト信号を入力されるとオンし、信号線Lselを通じてゲートにこの制御信号を入力されていない場合はオフする。選択トランジスタTR4がオンすると、増幅トランジスタTR3は、フローティングディフュージョンFDの電圧を増幅して垂直信号線VSLに出力する。垂直信号線VSLを通じて各画素から出力された電圧は、カラム処理部70に入力される。[ADC回路]図2に示すように、ADC回路71は、定電流源72、比較器73、カウンタ74、AZスイッチ75、を備えている。定電流源72は、画素PXLの選択トランジスタTR4との間でソースフォロワを構成しており、選択トランジスタTR4がオンしたときに、画素PXLに定電流を流す負荷電流源を構成する。比較器73は、一方の入力端子に、DCカット用の容量を介して、参照信号生成部80により生成される参照信号を入力され、他方の入力端子に、同じくDCカット用の容量を介して、画素から垂直信号線VSLを通して出力されるアナログの画素信号を入力されている。なお、本実施形態においては、比較器の一方の入力端子が第1入力端子を構成し、他方の入力端子が第2入力端子を構成する。比較器73は、これら参照信号と画素信号を比較する。比較器73は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。カウンタ74は、タイミング制御部60からクロックを供給されており、AD変換の開始から終了までの時間カウント動作有効期間をカウントしている。AD変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器73の出力反転に基づいて特定する。ここで、カウンタ74は、いわゆる相関2重サンプリングCDSにより、画素信号をA/D変換する。具体的には、カウンタ74は、タイミング制御部60の制御に従い、垂直信号線VSLmからリセット成分に相当するアナログ信号が出力されている間は、ダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、垂直信号線VSLmを通して画素からカラム処理部70へ入力されたアナログの画素信号に相当するデジタルデータを、リセット成分にて較正した信号成分となる。カウンタ74が生成したデジタルデータは、水平信号線を介して出力回路90へ出力される。比較器73の2つの入力端子は、AZスイッチ75によって短絡可能に接続されている。AZスイッチ75は、タイミング制御部60の出力するAZ信号に基づく制御により、オンオフを制御される。AZスイッチ75がオンされると、比較器73の2つの入力端子が等電位になる。なお、本実施形態においては、AZスイッチ75が第4スイッチ素子を構成する。これにより、比較器73に入力される画素信号と参照信号は、双方のオフセットによる電位差がキャンセルされて等電位となる。以下、この動作をAutoZero:オートゼロ動作と呼ぶことにする。[垂直駆動部]固体撮像装置100は、信号線Lrstを通じてリセットトランジスタTR2に入力するための各種のリセット信号を生成する回路として、リセット信号生成回路41を備えている。図3は、リセット信号生成回路41の一例を示す図である。同図において、リセット信号生成回路41は、分圧回路41aとセレクタ回路41bを備えている。リセット信号生成回路41は、例えば、リセットオン電圧とリセットオフ電圧とに相当する高低2種類の電圧を外部から供給され、この2種類の電圧を分圧回路にて分圧し、リセットオン電圧とリセットオフ電圧の中間的な電圧であるFDクランプ電圧を生成する。セレクタ回路41bは、リセットオン電圧とリセットオフ電圧とFDクランプ電圧の3種類の中からいずれか選択された電圧を、リセット信号としてリセットトランジスタTR2に供給する。リセットオン電圧は、リセットトランジスタTR2を完全にオンさせる電圧である。リセットトランジスタTR2は、ゲートにリセットオン電圧を印加されると、ドレイン-ソース間のポテンシャル障壁が消失し、定電圧源VDDとフローティングディフュージョンFDとが等電位となる。リセットオフ電圧は、リセットトランジスタTR2を完全にオフさせる電圧である。リセットトランジスタTR2は、ゲートにリセットオフ電圧を印加されると、ドレイン-ソース間に所定のポテンシャル障壁を形成し、理想的には、図2に示す定電圧源VDDとフローティングディフュージョンFDとの間を電気的に分断する。以下では、リセットオフ電圧によってリセットトランジスタTR2のドレイン-ソース間に形成されるポテンシャル障壁を、第1レベルのポテンシャル障壁と呼ぶことにする。FDクランプ電圧は、リセットオン電圧とリセットオフ電圧の中間的な電圧であり、リセットトランジスタTR2と不完全にオンさせる電圧である。以下、この不完全なオン状態を半オン状態と呼ぶことにする。リセットトランジスタTR2は、ゲートにFDクランプ電圧を印加されると、ドレイン-ソース間に、ゲートにリセットオフ電圧を印加した時よりも低いポテンシャル障壁を形成する。以下では、FDクランプ電圧によってリセットトランジスタTR2のドレイン-ソース間に形成されるポテンシャル障壁を、第2レベルのポテンシャル障壁と呼ぶことにする。リセットトランジスタTR2が第2レベルのポテンシャル障壁を形成すると、フローティングディフュージョンFDには、このポテンシャル障壁を越える電荷は蓄積されない。すなわち、フローティングディフュージョンFDに蓄積される電荷フローティングディフュージョンFDの電圧を、FDクランプ電圧に応じた量以下に、クランプすることができる。以上のように、リセット信号生成回路41は、外部入力された2種類の電圧と、内部生成した電圧と、の少なくとも3つの異なる電圧を選択的に出力可能に構成されている。従って、リセット信号を適宜に選択することにより、リセットトランジスタTR2の接続度合いを変更することができる。むろん、必要に応じて、内部生成する電圧の種類を増やすことにより、4種類以上の電圧を選択的に出力できるようにしても構わない。2固体撮像装置の動作の第1実施例:2-1通常光入射時のCDS動作:次に、以上説明した固体撮像装置100の動作について説明する。まず、図4,5を参照して、通常光入射時の固体撮像装置100の動作の第1実施例について説明する。図4は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図5は、図4の各タイミングにおける画素のポテンシャルを説明する図である。なお、以下の説明では、太陽黒点現象を生じるレベルの光を過大光、太陽黒点現象を生じないレベルの光を通常光、過大光と通常光の中間的なレベルの光を中間光と呼ぶことにする。また、図4や後述する各ポテンシャル図において、PDは、フォトダイオードPDが受光量に応じて生成する電荷のポテンシャル、FDは、フローティングディフュージョンFDに蓄積される電荷のポテンシャルを、TR2は、リセットトランジスタTR2がフローティングディフュージョンFDと定電圧源VDDとの間に形成するポテンシャル障壁、TR3は、増幅トランジスタTR3が定電圧源VDDと選択トランジスタTR4との間に形成するポテンシャル障壁、TR4は、選択トランジスタTR4が増幅トランジスタTR3と垂直信号線VSLとの間に形成するポテンシャル障壁、VSLは、垂直信号線VSLの電圧に対応するポテンシャル、LMは、定電流源72が形成するポテンシャル、を表している。<リセット期間>画素の読み出し動作においては、まず、フローティングディフュージョンFDに蓄積されている電荷を掃き出す。以下では、この期間をリセット期間と呼ぶことにする。図4では、t0~t1がリセット期間に相当する。具体的には、リセット期間において、処理対象の画素に対して、上述したリセットオン電圧に相当するリセットパルスを印加する。すると、図5aに示すように、リセットトランジスタTR2がオン状態となり、定電圧源VDDとフローティングディフュージョンFDとの間にリセットトランジスタTR2が形成していたポテンシャル障壁が取り除かれる。これにより、フローティングディフュージョンFDは、定電圧源VDDと電気的に接続され、所定のレベルにリセットされる。また、リセット期間においては、処理対象の画素に対して、選択パルス選択オン信号も印加する。すると、増幅トランジスタTR3や選択トランジスタTR4もオンするため、図5aに示すように、定電圧源VDDと垂直信号線VSLとの間に増幅トランジスタTR3や選択トランジスタTR4が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線VSLは、定電圧源VDDに電気的に接続され、所定レベルにリセットされる。また、本実施形態においては、リセット期間中に、後述するAZ期間において実行されるAZ動作も実行されている。このため、リセット期間においても、比較器73に入力される垂直信号線VSLの電圧と参照信号VREFの電位差はキャンセルされた状態である。すなわち、リセット期間に引き続いて実行されるAZ期間において実行するAZ動作の効果をより向上できる。なお、リセット期間においては、処理対象の画素に対して、転送パルス転送オン信号を印加しない。従って、転送トランジスタTR1はオフし、図5aに示すように、フォトダイオードPDとフローティングディフュージョンFDとの間には転送トランジスタTR1によりポテンシャル障壁が形成される。すなわち、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。以上のようにしてリセットされた垂直信号線VSLの電圧と、垂直信号線VSLが取り得る下限の電圧と、の間が、垂直信号線VSLが取り得る電圧のレンジとなる。以下、垂直信号線VSLの電圧をVSL電圧と呼ぶことにする。<AZ期間>リセット期間が終了すると、次に、比較器73の2つの入力端子間の電位差をキャンセルするAZ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもAZ動作を行っているため、リセット期間に引き続いて所定時間T1~T2だけAZ動作を実行することになる。AZ動作を行うことにより、比較器73に入力される画素信号VSLと参照信号VREFの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このAZ動作を行う所定期間t1~t2をAZ期間と呼ぶことにする。AZ期間においては、処理対象の画素に対して、上述したFDクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタTR2は、上述した半オン状態となり、定電圧源VDDとフローティングディフュージョンFDとの間には、図5bに示すように、上述した第2レベルに相当するポテンシャル障壁が形成される。これにより、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えないレベルであればフローティングディフュージョンFDに電荷が蓄積され、フローティングディフュージョンFDに蓄積される電荷がこのポテンシャル障壁を越えるレベルになると、電荷はフローティングディフュージョンFDから流出する。その結果、フローティングディフュージョンFDの電圧は、上述した第2レベルのポテンシャル障壁に応じた電圧未満に低下しないようにクランプされる。本実施形態では、フローティングディフュージョンFDにはマイナスの電荷、すなわち電子が蓄積されるためである。以下、このようにしてクランプされた時の電圧をVSLクランプ電圧と呼ぶことにする。また、AZ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス選択オン信号を印加する。そのため、増幅トランジスタTR3や選択トランジスタTR4はオンした状態であり、垂直信号線VSLは、図5bに示すように、フローティングディフュージョンFDの電圧を増幅トランジスタTR3が増幅した電圧となる。なお、以下では、フローティングディフュージョンFDがVSLクランプ電圧になっているときの垂直信号線VSLの電圧をクリップ電圧と呼ぶことにする。また、AZ期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス転送オン信号を印加しない。そのため、転送トランジスタTR1はオフし、図5bに示すように、フォトダイオードPDとフローティングディフュージョンFDとの間には転送トランジスタTR1によりポテンシャル障壁が形成された状態が維持される。従って、AZ期間においては、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。ただし、図4に示すように、通常光入射時でも微弱なブルーミングは発生しており、AZ期間において、フローティングディフュージョンFDには微量の電荷が蓄積され、VSL電圧はわずかながら低下する。本実施形態では、上述した通常光により発生するブルーミングノイズであってCDSで除去可能なレベルのブルーミングノイズによってフローティングディフュージョンFDに流入する電荷を、フローティングディフュージョンFDに蓄積できるようにしてある。具体的には、VSLクランプ電圧を規定するFDクランプ電圧は、通常光により発生するブルーミングノイズによってフローティングディフュージョンFDに流入する電荷を、実験的に考慮して決定してあり、このブルーミングノイズによってフローティングディフュージョンFDの電圧が変動可能な範囲を包含するレベルに設定してある。すなわち、通常光によって発生するノイズは、上述した第2レベルのポテンシャル障壁を越えるレベルの電荷をフローティングディフュージョンFDに発生させることは無く、このとき、フローティングディフュージョンFDの電圧がVSLクランプ電圧以下になることは無い。<P相期間>AZ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間をP相期間と呼ぶことにする。なお、広義には、P相期間は、フォトダイオードPDにて生成された電荷がフローティングディフュージョンFDに転送される前の期間であり、図4においてはt2~t3に対応する。ただし、狭義には、この期間から、DAC安定のためのマージン期間を除いて、P相期間としてもよい。P相期間においては、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタTR2はオフ状態である。すなわち、定電圧源VDDとフローティングディフュージョンFDとの間には、図5cに示すように、上述した第1レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンFDに蓄積される電荷の上限は、この第1レベルのポテンシャル障壁により規定される。ここで、第1レベルのポテンシャル障壁は、フローティングディフュージョンFDに蓄積され得る電荷では超えられないレベルに設計されている。従って、リセットトランジスタTR2を超えて、フローティングディフュージョンFDから定電圧源VDDの側へ電荷が流出することはない。また、P相期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス転送オン信号を印加しない。このため、転送トランジスタTR1はオフし、図5cに示すように、フォトダイオードPDとフローティングディフュージョンFDとの間には転送トランジスタTR1によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。また、P相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス選択オン信号を印加するため、選択トランジスタTR4はオンした状態である。すなわち、VSL電圧は、フローティングディフュージョンFDの電圧を増幅トランジスタTR3にて増幅した電圧となる。なお、図5cにおいては、フローティングディフュージョンFDにほとんど電荷が蓄積されていないため、VSL電圧もほぼ0である。また、上述したように、通常光入射時の固体撮像装置100においては、太陽黒点以外に起因するノイズによってフローティングディフュージョンFDに電荷が流入するが、太陽黒点現象は発生しない。従って、VSL電圧が、VSLクランプ電圧を超えることはない。また、P相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるVSL電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関2重サンプリングの1回目のサンプリングを正常に行うことができるようになっている。図4に示す例は、通常光入射時の固体撮像装置100であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンFDに電荷が流入するが、太陽黒点現象は発生しない。従って、VSL電圧は、クリップ電圧まで低下することなく、カウンタ74が-100のダウンカウントの時点で、参照信号と交差している。<D相期間>P相期間が終了すると、次に、フォトダイオードPDの受光量に応じた電圧を測定する。以下では、この期間をD相期間と呼ぶことにする。なお、広義には、D相期間は、フォトダイオードPDにおいて生成された電荷をフローティングディフュージョンFDへ転送する期間と転送した後の期間であり、図4のt3~t4を指す。ただし、狭義には、この期間からDAC安定やデータ転送のためのマージン部分を除いた期間を、D相期間としてもよい。D相期間においては、P相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタTR2はオフ状態である。すなわち、定電圧源VDDとフローティングディフュージョンFDとの間には、図5dに示すように、上述した第1レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。従って、リセットトランジスタTR2を超えて、フローティングディフュージョンFDから定電圧源VDDの側へ電荷が流出することはない。また、D相期間においては、処理対象の画素に対して転送パルス転送オン信号を印加する。このため、転送トランジスタTR1はオンし、P相期間においてフォトダイオードPDとフローティングディフュージョンFDとの間に形成されていたポテンシャル障壁は、図5dに示すように消失する。これにより、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入する。また、D相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス選択オン信号を印加するため、選択トランジスタTR4はオンした状態である。すなわち、VSL電圧は、図5dに示すように、フローティングディフュージョンFDの電圧を増幅トランジスタTR3にて増幅した電圧となる。すなわち、垂直信号線VSLは、フォトダイオードPDの受光量に応じた電圧となる。また、D相期間の画素電圧を測定する際に用いる参照電圧は、図4に示すように、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、システム上の飽和レベルと呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線VSLが取り得る下限を下回ることは無く、相関2重サンプリングの2回目のサンプリングを正常に行うことができるようになっている。以上のように画素PXL及びADC回路71が制御されるため、VSL電圧は、垂直信号線VSLの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ74が1000までアップカウントした時点で、参照信号と交差している。2-2過大光入射時のCDS動作:次に、図6,7を参照しつつ、過大光入射時の固体撮像装置100の動作の第1実施例について説明する。図6は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図7は、図6の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、定電圧源VDDとフローティングディフュージョンFDとの間には、第1レベルのポテンシャル障壁が形成されている。また、リセット期間中は、AZ動作も実行されている図6参照。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源VDDとフローティングディフュージョンFDとの間に形成されるポテンシャル障壁は、第2レベルに変化する図6、図7b参照。ここで、フローティングディフュージョンFDには、過大光に起因して発生するブルーミングにより、図7bに示すように、このブルーミングによる電荷がフローティングディフュージョンFDに蓄積される。増幅トランジスタTR3は、この蓄積された電荷に応じた電圧を増幅して垂直信号線VSLに出力する。従って、VSL電圧は、図6に示すように、リセット期間に比べて大きく低下する。ただし、上述したように、リセットトランジスタTR2の形成するポテンシャル障壁は、第1レベルよりも低い第2レベルに調整されており、フローティングディフュージョンFDの電圧は、FDクランプ電圧以下にクランプされる。従って、VSL電圧も、クリップ電圧以上にクランプされる。図6に示す例でも、ブルーミングによってフローティングディフュージョンFDに流入する電荷の総量は、第2レベルのポテンシャル障壁を越えるレベルになるため、VSL電圧は、AZ期間において、クリップ電圧にクランプされている。<P相期間>P相期間においては、リセットトランジスタTR2は、オフ状態である。ここで、フローティングディフュージョンFDには、図7cに示すように、過大光に起因して発生するブルーミングによる電荷が蓄積される。ただし、リセットトランジスタTR2の形成するポテンシャル障壁は、AZ期間における第2レベルよりも上昇し、第1レベルに変化する。従って、図6に示すように、AZ期間からP相期間に移行すると、VSL電圧は、クリップ電圧を初期値とする指数関数的に、フローティングディフュージョンFDに蓄積されたVSLクランプ電圧に応じた低下度合いにて、漸次に低下していく。例えば、フローティングディフュージョンFDに最大レベルの電荷が蓄積されている場合は、図6に示すように、VSL電圧は急峻に低下する。従って、参照信号とVSL電圧は交差せず、相関2重サンプリングの1回目のサンプリングでは、画素信号をサンプリングできず、カウンタ74はフルカウントすることになる。このような場合、相関2重サンプリングは機能しないため、P相期間においてカウンタ74がフルカウントした場合は、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。<D相期間>D相期間においては、リセットトランジスタTR2は、P相期間と同じくオフ状態である。また、転送トランジスタTR1は、転送パルス転送オン信号を印加されるため、オン状態である。従って、フォトダイオードPDが受光量に応じて生成する電荷が、フローティングディフュージョンFDに流入する。すなわち、フローティングディフュージョンFDには、図7dに示すように、過大光に起因して発生するブルーミングによる電荷と、フォトダイオードPDが受光量に応じて生成する電荷が蓄積される。なお、リセットトランジスタTR2の形成するポテンシャル障壁は、第2レベルよりも高い第1レベルである。例えば、フローティングディフュージョンFDに最大レベルの電荷が蓄積されている場合は、VSL電圧の低下度合いは、図6に示すように急峻であり、P相期間からD相期間に移行した時点で垂直信号線VSLが取り得る下限に到達している。従って、図6に示すように、カウンタ74のフルカウント近くで参照信号とVSL電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはフローティングディフュージョンFDに蓄積される電荷は飽和して流出しているため、実際の受光量には対応しないカウント値である。このような場合、上述したP相期間においてカウンタ74がフルカウントした場合に強制的に画素を白信号と判定する処理を行うことにより、適切に対処することができる。また、垂直信号線VSLが取り得る下限とシステム上の飽和レベルの関係次第では、参照信号とVSL電圧が交差しない場合もある。このような場合、相関2重サンプリングの二回目のサンプリングで画素信号をサンプリングできず、カウンタ74はフルカウントすることになる。このような場合、当然ながら、相関2重サンプリングは機能しない。従って、D相期間においてカウンタ74がフルカウントした場合も、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。以上説明したように、3値構成のリセット電圧を用いる本実施形態に係る固体撮像素子であれば、太陽黒点現象による悪影響を適切に回避できる。2-3中間光入射時のCDS動作:次に、図8,9を参照しつつ、中間光入射時の固体撮像装置100の動作の第1実施例について説明する。図8は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図9は、図8の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、定電圧源VDDとフローティングディフュージョンFDとの間には、第1レベルのポテンシャル障壁が形成されている。また、リセット期間中は、AZ動作も実行されている図9a参照。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。このとき、定電圧源VDDとフローティングディフュージョンFDとの間に形成されるポテンシャル障壁は、第2レベルに変化する。ここで、フローティングディフュージョンFDには、中間光に起因して発生するブルーミングにより、図9bに示すように、微量の電荷が蓄積される。ただし、過大光に比べると光が弱いため、フローティングディフュージョンFDには、リセットトランジスタTR2の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されない。従って、図8に示すように、VSL電圧は、AZ期間において、指数関数的に低下していくものの、AZ期間中にクリップ電圧まで降下せず、その後のP相期間の全域に渡ってゆるやかに電圧が低下していく。<P相期間>P相期間においては、リセットトランジスタTR2はオフ状態である。ここで、フローティングディフュージョンFDには、図9cに示すように、中間光に起因して発生するブルーミングによる電荷が徐々に蓄積されていく。ここで、P相期間において、リセットトランジスタTR2のポテンシャル障壁は、上述したAZ期間の第2レベルに比べて高い第1レベルになっているため、ブルーミングによって蓄積された電荷のポテンシャルは、第2レベルを超えても徐々に上昇を続ける。このとき、垂直信号線VSLと参照電圧とが交差しなければ上述した過大光入射時のCDS動作にて対応可能であるが、VSL電圧の降下状況次第では、図8に示すように、カウンタ74のフルカウント近くで、垂直信号線VSLと参照電圧とが交差してしまうことが考えられる。このような場合、相関2重サンプリングが機能してしまい、D相期間でも垂直信号線VSLと参照電圧とが交差してしまうと、後述のように、太陽黒点現象に適切に対処できないことになる。<D相期間>D相期間においては、リセットトランジスタTR2は、P相期間と同じくオフ状態であるが、転送トランジスタTR1は、オン状態である。従って、フォトダイオードPDが受光量に応じて生成する電荷が、フローティングディフュージョンFDに流入する。すなわち、フローティングディフュージョンFDには、図9dに示すように、過大光に起因して発生するブルーミングによる電荷とフォトダイオードPDが受光量に応じて生成する電荷とが、第1レベルのポテンシャル障壁を超えない範囲で蓄積される。ここで、中間光の入射時は、過大光の入力時に比べて、ブルーミングによる電荷は少なく、又、フォトダイオードPDが受光量に応じて生成する電荷も少ない。従って、フローティングディフュージョンFDに蓄積される電荷は、第1レベルのポテンシャル障壁を超えるレベルには達せず、VSL電圧の低下度合いは、図8に示すようになだらかである。このような場合、システム上の飽和レベルは、図8に示すように、垂直信号線VSLの取り得る下限を下回る可能性が高く、VSL電圧は、その下限にてクリップされた状態で参照信号と比較されることになる。すなわち、図8に示すように、カウンタ74のフルカウント近くで参照信号とVSL電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはVSL電圧は飽和しているため、実際の受光量には対応しないカウント値である。以上のように中間光入射時は、P相期間でもD相期間でもカウンタ74がカウントしているため、相関2重サンプリングが機能してしまう可能性があり、実際には白画素であっても、灰色の画素として認識してしまうことがある。図8に示す例では、P相期間において-200までカウントしているため、D相期間のカウントは700であり、白画素を示す1023よりも大幅に小さいカウント値になっている。このような場合、第1実施例に係るCDS動作では対処できないため、下記の第2実施例に係るCDS動作を適用することが好ましい。3固体撮像装置の動作の第2実施例:3-1通常光入射時のCDS動作:次に、図10,11を参照して、通常光入射時の固体撮像装置100の動作の第2実施例について説明する。図10は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図11は、図10の各タイミングにおける画素のポテンシャルを説明する図である。なお、第2実施例において、画素PXLやADC回路71の基本的な制御は上述した第1実施例と同様であるため、以下では、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した第1実施例と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、定電圧源VDDとフローティングディフュージョンFDとの間には、第1レベルのポテンシャル障壁が形成されている。ままた、リセット期間中は、AZ動作も実行されている図11a参照。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源VDDとフローティングディフュージョンFDとの間に形成されるポテンシャル障壁は、第2レベルに変化する図11b参照。<P相期間>P相期間においては、リセットトランジスタTR2は、オフ状態である。ここでは、通常光が入射しているため、ブルーミングノイズは発生せず、フローティングディフュージョンFDには、図11cに示すように、ほとんど電荷は蓄積されない。ただし、本第2実施例は、上述した第1実施例に比べてFDクランプ電圧を印加する期間が長いため、太陽黒点現象が発生していないときにCDSで除去するレベルのブルーミングノイズのみならず、トランジスタ物性のバラツキによってVSL電圧が変動する範囲、をも考慮して、FDクランプ電圧を設定する必要がある。なお、ここで言うトランジスタ物性とは、フローティングディフュージョン容量、増幅トランジスタや負荷MOSのゲートの閾電圧、定電流源がトランジスタに流すドレインソース電流、等である。そこで、VSLクランプ電圧を規定するFDクランプ電圧は、太陽黒点現象が発生していないときにCDSで除去するレベルのブルーミングノイズと、トランジスタ物性のバラツキと、を実験的に考慮して、これらに起因してフローティングディフュージョンFDの電圧が変動可能な範囲を包含するレベルに設定されている。図10に示す例は、通常光入射時の固体撮像装置100であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンFDに電荷が流入するが、太陽黒点現象は発生しない。従って、VSL電圧は、クリップ電圧まで低下することなく、カウンタ74が-100のダウンカウントの時点で、参照信号と交差している。<D相期間>D相期間においては、リセットトランジスタTR2は、P相期間と同じくオフ状態であるり、選択トランジスタTR4もオン状態であるが、転送トランジスタTR1はオン状態である。従って、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入する。また、VSL電圧は、フローティングディフュージョンFDの電圧を増幅トランジスタTR3にて増幅した電圧となる。すなわち、垂直信号線VSLは、フォトダイオードPDの受光量に応じた電圧となる。図10に示す例では、通常光入射時の固体撮像装置100であり、太陽黒点現象は発生していないため、VSL電圧は、垂直信号線VSLの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ74が1000までアップカウントした時点で、参照信号と交差している。3-2過大光入射時のCDS動作:次に、図12,13を参照しつつ、過大光が入射したときの固体撮像装置100の動作の第2実施例について説明する。図12は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図13は、図12の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、定電圧源VDDとフローティングディフュージョンFDとの間には、第1レベルのポテンシャル障壁が形成されている。また、リセット期間中は、AZ動作も実行されている。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。。このとき、定電圧源VDDとフローティングディフュージョンFDとの間に形成されるポテンシャル障壁は、第2レベルに変化するここで、フローティングディフュージョンFDには、過大光に起因して発生するブルーミングにより、図13bに示すように、このブルーミングによる電荷がフローティングディフュージョンFDに蓄積される。増幅トランジスタTR3は、この蓄積された電荷に応じた電圧を増幅して垂直信号線VSLに出力する。従って、垂直信号線VSLの電圧は、図12に示すように、リセット期間に比べて大きく低下する。ただし、上述したように、リセットトランジスタTR2の形成するポテンシャル障壁は、第1レベルよりも低い第2レベルに調整されており、フローティングディフュージョンFDの電荷は、FDクランプ電圧以下にクランプされる。従って、VSL電圧も、クリップ電圧以上にクランプされる。図12に示す例でも、ブルーミングによってフローティングディフュージョンFDに流入する電荷の総量は、第2レベルのポテンシャル障壁を越えるレベルになるため、VSL電圧は、AZ期間において、クリップ電圧にクランプされている。<P相期間>P相期間においては、リセットトランジスタTR2は、半オン状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。図12、13に示す例では、過大光に起因するブルーミングが発生しており、AZ期間の段階で、既に、フローティングディフュージョンFDの電圧は、FDクランプ電圧以下にクランプされ、VSL電圧も、クリップ電圧以上にクランプされている。従って、P相期間において、更に、過大光に起因するブルーミングによってフローティングディフュージョンFDに電荷が流入しても、フローティングディフュージョンFDの電圧は、FDクランプ電圧にクランプされ続け、VSL電圧は、クリップ電圧以上にクランプされ続ける。すなわち、図12に示すように、本実施例2に係るCDS動作であれば、過大光が入射されても、VSL電圧は、P相期間において最小でもクリップ電圧までしか低下しない。そのため、図12に示す例では、相関2重サンプリングの1回目のサンプリングでは、カウンタ74が-100までダウンカウントした時点で、参照信号と交差している。<D相期間>D相期間においては、リセットトランジスタTR2は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。すなわち、P相期間に比べてD相期間では、リセットトランジスタTR2の形成するポテンシャル障壁が高くなり、フローティングディフュージョンFDに蓄積可能な電荷の最大値が増大する。図12、13に示す例では、過大光に起因するブルーミングが発生しており、P相期間からD相期間に移行した時点リセット電圧が、FDクランプ電圧からリセットオフ電圧に変化した時点から、ブルーミングで発生した電荷がフローティングディフュージョンFDに再び蓄積し始める。そのため、フローティングディフュージョンFDの電圧は、FDクランプ電圧から徐々に低下していき、これに伴い、垂直信号線VSLの電圧も、クリップ電圧から指数関数的に徐々に低下していく。ただし、クリップ電圧は、P相期間のVSL電圧と、D相期間のVSL電圧との間で、システム上の飽和レベルが確保されるように決定されている。そのため、図12に示すように、D相期間において、VSL電圧が下限レベルになった場合であっても、カウンタ74は確実に1023のフルカウントすることが可能になっており、過大光入力時に、相関2重サンプリングによって、白信号を確実に出力させることができる。3-3中間光入射時のCDS動作:次に、図14,15を参照しつつ、中間光が入射したときの固体撮像装置100の動作の第2実施例について説明する。図14は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図15は、図14の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、定電圧源VDDとフローティングディフュージョンFDとの間には、第1レベルのポテンシャル障壁が形成されている。また、リセット期間中は、AZ動作も実行されている。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。図14、15に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンFDに蓄積される。増幅トランジスタTR3は、この蓄積された電荷に応じた電圧を増幅して垂直信号線VSLに出力させるため、垂直信号線VSLの電圧は緩やかに低下する。従って、フローティングディフュージョンFDには、リセットトランジスタTR2の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、AZ期間においては、VSL電圧はクリップ電圧まで低下しない。<P相期間>P相期間においては、リセットトランジスタTR2は、AZ期間と同じく半オン状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。図14、15に示す例では、中間光に起因するブルーミングが発生しており、AZ期間の段階で、フローティングディフュージョンFDの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、VSL電圧も、徐々に低下している。P相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンFDに電荷が流入し、この電荷の蓄積が増加するに伴って、VSL電圧が、クリップ電圧に向けて徐々に低下する。そして、図14に示す例では、P相期間の後半で、フローティングディフュージョンFDの電圧は、FDクランプ電圧に達し、VSL電圧は、クリップ電圧にクランプされる。従って、図14に示すように、本実施例2に係るCDS動作であれば、中間光が入射されても、VSL電圧は、P相期間において最小でもクリップ電圧までしか低下しない。そのため、相関2重サンプリングの1回目のサンプリングでは、カウンタ74が-255までダウンカウントした時点で、参照信号と交差している。<D相期間>D相期間においては、リセットトランジスタTR2は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。図14、15に示す例では、中間光に起因するブルーミングが発生しており、P相期間からD相期間に移行した時点リセット電圧が、FDクランプ電圧からリセットオフ電圧に変化した時点から、ブルーミングで発生した電荷がフローティングディフュージョンFDに再び蓄積し始める。そのため、フローティングディフュージョンFDの電圧は、FDクランプ電圧から徐々に低下していき、これに伴い、垂直信号線VSLの電圧も、クリップ電圧から指数関数的に徐々に低下していく。ただし、クリップ電圧は、P相期間のVSL電圧と、D相期間のVSL電圧との間で、システム上の飽和レベルが確保されるように決定されている。そのため、D相期間において、VSL電圧が下限レベルになった場合であっても、カウンタ74は確実に1023のフルカウントすることが可能になっており、図14に示す例では、VSL電圧は、カウンタ74は1000までアップカウントした時点で参照信号と交差している。すなわち、中間光が入力した時にも、相関2重サンプリングによって、白信号を確実に出力させることができる。4固体撮像装置の構成の変形例:上述した第2実施例に係るCDS動作においては、フローティングディフュージョンFDのポテンシャルレベルは、画素フローティングディフュージョンFDに付いている寄生容量のばらつきに起因するカップリング現象と、リセットトランジスタTR2のゲートとフローティングディフュージョンFDとの間に存在する容量に起因するチャージインジェクション現象に影響を受け、黒レベルにずれが生じる問題がある。なお、従来のCSD動作であれば、これら現象の影響は受けなかった。図16は、上述したカップリング現象とチャージインジェクション現象を説明する図である。図16abは、カップリング現象を説明している。同図において、CRSTは、リセットトランジスタのゲートと、フローティングディフュージョンと、の間に形成される容量であり、C’FDは、フローティングディフュージョンFDの寄生容量である。図16a1に示すように、リセットオン状態においては、リセットトランジスタTR2のゲートとフローティングディフュージョンFDとは電気的に接続されるため、容量CRSTには電荷が蓄積されないが0V、C’FDには電荷が蓄積されている。そして、図16a2に示すように、リセットオフ状態になると、リセットトランジスタTR2のゲートとフローティングディフュージョンFDとの間にポテンシャル障壁が形成されるため、容量CRSTとC’FDの双方に電荷が蓄積される。すると、フローティングディフュージョンFDに接続される容量が変動し、フローティングディフュージョンFDの電位が変動する可能性がある。これが上述したカップリング現象である。また、図16bに示すように、リセットトランジスタTR2がオン状態からオフ状態に移行すると、ポテンシャル障壁が形成されるため、ゲート下の電荷が、定電圧源VDDの側とフローティングディフュージョンFDとのいずれかに確率的に振り分けて押し上げられる。すなわち、ゲート下の電荷が、フローティングディフュージョンFDの側に押し上げられると、フローティングディフュージョンFDの電位が変動する可能性がある。これが上述したチャージインジェクション現象である。上述した第2実施例に係るCDS動作では、P相期間が終了して、D相期間に移行する際に、リセットトランジスタTR2が形成するポテンシャル障壁のレベルが変化するため、カップリング現象やチャージインジェクション現象に起因するオフセットが、フローティングディフュージョンFDに重畳される。そのため、最終的に得られるデジタル信号にも、画素間の容量バラツキによる固定パタンノイズが重畳されてしまう。本実施例3においては、これら現象の影響を回避するため、カラム処理部と画素の回路構成に太陽黒点判定のための回路を追加した回路構成を採用する。図17は、第3実施例に係るカラム処理部と画素の回路構成を示す要部回路図である。なお、図17に示す画素の回路構成と、カラム処理部の大部分は、図2と同様の構成であり、図2と同様の構成については図2と同じ符号を付して説明を省略する。図17において、カラム処理部71は、上述した図2の回路構成に加えて、比較器76、SUNスイッチ77、コンデンサ78、論理和回路79、を備えている。また、上述した図2のAZスイッチ75は、タイミング制御部60の制御ではなく、論理和回路79の出力に応じてスイッチングされるようになっている。また、タイミング制御部60は、画素を駆動するための転送信号、リセット信号、選択信号、AZ動作を指示するためのAZ信号、に加えて、SUNスイッチ77のオンオフを制御するためのSUNスイッチ信号、比較器76の動作のオンオフを制御するためのSUNCOMP信号、を出力するようになっている。比較器76は、2つの入力端子の間をSUNスイッチ77で接続されている。SUNスイッチ77は、タイミング制御部60の出力するSUNスイッチ信号によりオンオフ制御される。SUNスイッチ77がオンされると、比較器76の2つの入力端子は短絡されて同電圧となり、SUNスイッチ77がオフされると、比較器76の2つの入力端子は互いに異なる電圧を入力可能となる。比較器76の一方の入力端子は、コンデンサ78を介してグランドに接続されており、他方の入力端子は、垂直信号線VSLに接続されている。すなわち、SUNスイッチ77がオンされ、所定時間後にオフされると、コンデンサ78は、その時点の垂直信号線VSLの電圧を記憶する。論理和回路79は、一方の入力端子を比較器76の出力端子に接続され、他方の出力端子を、タイミング制御部60の出力するAZ信号を伝送するラインに接続されている。すなわち、論理和回路79は、比較器76の出力とAZ信号のいずれか一方がオンであれば、オン信号を出力し、いずれもオンでない場合は、オフ信号を出力するように構成されている。AZスイッチ75は、上述したように論理和回路79の出力に応じて制御され、論理和回路79の出力がオンの場合はオンし、論理和回路79の出力がオフの場合はオフする。なお、上述した太陽黒点判定のために追加した回路比較器76、SUNスイッチ77、コンデンサ78、論理和回路79は、ADC回路71ごとに設置しても良いし、カラム処理部70全体に1つ設けてもよい。むろん、ADC回路71を任意数にグループ分けし、各グループ毎に設けてもよい。ADC回路71ごとに設ける場合は、画素単位で相関2重サンプリングの有効無効を判定することができる。カラム処理部70全体やグループ単位で設ける場合は、行単位やグループ単位でしか相関2重サンプリングの有効無効を判定することができないが、カラム処理部70が占める面積やコストを削減することができる。以下では、図17のように構成された固体撮像装置におけるCDS動作について説明する動作の第3実施例。5固体撮像装置の動作の第3実施例:5-1通常光入射時のCDS動作:図18は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図19は、図18の各タイミングにおける画素のポテンシャルを説明する図である。<リセット期間>画素の読み出し動作においては、まず、リセットトランジスタTR2を所定時間図18の、t0~t1オンすることにより、フローティングディフュージョンFDに蓄積されている電荷を掃き出す。以下では、この期間をリセット期間と呼ぶことにする。具体的には、リセット期間において、処理対象の画素に対して上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタTR2がオン状態となり、定電圧源VDDとフローティングディフュージョンFDとの間にリセットトランジスタTR2が形成するポテンシャル障壁が、消失する。これにより、フローティングディフュージョンFDは、定電圧源VDDに電気的に接続され、所定のレベルにリセットされる。また、リセット期間においては、処理対象の画素に対して選択パルス選択オン信号も印加する。すると、増幅トランジスタTR3や選択トランジスタTR4がオンするため、定電圧源VDDと垂直信号線VSLとの間に増幅トランジスタTR3や選択トランジスタTR4が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線VSLは、定電圧源VDDに電気的に接続され、所定レベルにリセットされる。また、リセット期間においては、AZ信号がオンになり、SUNスイッチ信号はオフになる。このとき、論理和回路79はオン信号を出力するため、AZスイッチ75はオンする。すなわち、リセット期間においても、AZ動作が実行されており、比較器73に入力される画素信号VSLと参照信号VREFの電位差はキャンセルされた状態である。なお、リセット期間においては、処理対象の画素に対して転送パルス転送オン信号を印加しない。従って、転送トランジスタTR1はオフし、フォトダイオードPDとフローティングディフュージョンFDとの間には転送トランジスタTR1によりポテンシャル障壁が形成される。すなわち、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。しかし、リセットトランジスタTR2がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、フローティングディフュージョンFDの電圧が上昇する。このため、垂直信号線VSLの電圧も上昇する。すなわち、リセットトランジスタTR2がオフからオンに移行すると垂直信号線VSLの電圧も変動する。以上のようにしてリセットされた垂直信号線VSLの電圧と、垂直信号線VSLが取り得る下限の電圧と、の間が、垂直信号線VSLが取り得る電圧のレンジとなる。<AZ期間>リセット期間が終了すると、次に、比較器73の2つの入力端子間の電位差をキャンセルするAZ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもAZ動作を行っているため、リセット期間に引き続いて所定時間図18のt1~t2だけAZ動作を実行することになる。AZ動作を行うことにより、比較器73に入力される画素信号VSLと参照信号VREFの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このAZ動作を行う所定時間t1~t2をAZ期間と呼ぶことにする。ここで、AZ期間においては、処理対象の画素に対して、上述したFDクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタTR2は、上述した半オン状態となり、定電圧源VDDとフローティングディフュージョンFDとの間には、図19bに示すように、上述した第2レベルに相当するポテンシャル障壁が形成される。これにより、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンFDに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンFDから流出する。その結果、フローティングディフュージョンFDの電圧は、上述した第2レベルのポテンシャル障壁に応じた電圧以上にクランプされる。以下、この電圧をVSLクランプ電圧と呼ぶことにする。また、AZ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス選択オン信号を印加する。そのため、選択トランジスタTR4はオンした状態であり、垂直信号線VSLは、フローティングディフュージョンFDの電圧を増幅トランジスタTR3が増幅した電圧となる。なお、以下では、フローティングディフュージョンFDがVSLクランプ電圧になっているときに垂直信号線VSLに現れる電圧をクリップ電圧と呼ぶことにする。また、AZ期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス転送オン信号を印加しない。そのため、転送トランジスタTR1はオフし、フォトダイオードPDとフローティングディフュージョンFDとの間には転送トランジスタTR1によりポテンシャル障壁が形成された状態が維持される。従って、AZ期間においては、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。ただし、上述した太陽黒点現象が発生していないときにCDSで除去するレベルのブルーミングノイズによってフローティングディフュージョンFDに流入する電荷は蓄積できるようにしておく必要がある。そこで、VSLクランプ電圧を規定するFDクランプ電圧は、太陽黒点現象が発生していないときにCDSで除去するレベルのブルーミングノイズによってフローティングディフュージョンFDに流入する電荷を、実験的に考慮して決定されており、このブルーミングノイズによってフローティングディフュージョンFDの電圧が変動可能な範囲を包含するレベルに設定されている。すなわち、このノイズによってフローティングディフュージョンFDに発生する電荷は、上述した第2レベルのポテンシャル障壁を越えるレベルになることは無く、通常光入射時にフローティングディフュージョンFDの電圧がVSLクランプ電圧以下になることは無い。<P相期間>AZ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間をP相期間と呼ぶことにする。なお、広義には、P相期間は、フォトダイオードPDにて生成された電荷がフローティングディフュージョンFDに転送される前の期間であり、図18においてはt2~t4に対応する。ただし、狭義には、この期間から、DAC安定のためのマージン期間や後述する太陽クリップ期間のt3~t4を除いた期間を、P相期間としてもよい。なお、以下では、後述する太陽クリップ期間のt3~t4を除いた期間をP相期間として説明する。P相期間においては、AZ期間に引き続き、処理対象の画素に対して上述したFDクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタTR2は、上述した半オン状態となり、定電圧源VDDとフローティングディフュージョンFDとの間には、上述した第2レベルに相当するポテンシャル障壁が形成される。これにより、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第2レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンFDに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンFDから流出する。その結果、フローティングディフュージョンFDの電圧は、上述したAZ期間に加えて当該P相期間においても、上述した第2レベルのポテンシャル障壁に応じた電圧以上にクランプされる。すなわち、VSL電圧は、クリップ電圧以上に維持される。よって、仮にVSL電圧がクリップ電圧にクリップされたとしても、このクリップ状態をP相期間も継続するため、P相期間におけるVSL電圧と、後述するD相期間におけるVSL電圧との差分、すなわち、フォトダイオードPDの受光量を検出することができる。また、P相期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス転送オン信号を印加しない。このため、転送トランジスタTR1はオフし、フォトダイオードPDとフローティングディフュージョンFDとの間に転送トランジスタTR1によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入しない。また、P相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス選択オン信号を印加するため、選択トランジスタTR4はオンした状態である。すなわち、VSL電圧は、フローティングディフュージョンFDの電圧を増幅トランジスタTR3にて増幅した電圧となる。また、P相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるVSL電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関2重サンプリングの1回目のサンプリングを正常に行うことができるようになっている。図18に示す例では、太陽黒点以外に起因するノイズによってフローティングディフュージョンFDに電荷が流入するが、太陽黒点現象は発生しない。従って、VSL電圧は、クリップ電圧まで低下することなく、カウンタ74が-100のダウンカウントの時点で、参照信号と交差している。<太陽黒点判断期間>P相期間において、参照電圧とVSL電圧との比較が終了すると、図18に示すt3~t4において、太陽黒点が発生しているか否かを判断する。以下では、この判断を行う期間を太陽黒点判断期間と呼ぶことにする。なお、本第3実施例では、太陽黒点判断期間をP相期間とD相期間の間に設けてあるが、D相期間より前であって、同じ画素の画素信号の読み出しを行っている間であれば、他のタイミングで行っても良い。太陽黒点判断期間においては、まず、P相期間終了時点のVSL電圧を、コンデンサ78に記憶する。具体的には、SUNスイッチ信号をオンに変更し、所定期間が経過した後、SUNスイッチ信号をオフに変更する。なお所定時間は、コンデンサ78にVSL電圧に相当する電荷が充電されるのに十分な時間である。次に、リセットトランジスタTR2が、過大光が入射されない通常状態で発生しうるノイズレベル相当のポテンシャル障壁を形成するリセットパルスを、リセットトランジスタTR2のゲートに印加する。ここで形成されるポテンシャル障壁は、ブルーミングノイズやトランジスタ物性のバラツキによってVSL電圧に発生する変動によっては超えられない程度であって、例えば、上述のFDクランプ電圧に相当する電圧とすればよい。このように、リセットトランジスタTR2にポテンシャル障壁を形成させた状態で、比較器76を動作させる。すなわち、比較器76に入力するSUNCOMP信号をオンに変更する。このとき、比較器76の一方の端子には、リセットトランジスタTR2のゲートに、リセットオフ電圧が印加されているときのVSL電圧が印加され、比較器76の他方の端子には、リセットトランジスタTR2のゲートに、FDクランプ電圧が印加されているときのVSL電圧が印加される。すなわち、比較器76は、互いに異なるリセット電圧をリセットトランジスタTR2に入力しているときのVSL電圧を比較することになる。比較器76は、2つの入力端子の電位差が許容範囲外であれば、過大光を受光していると判断してAZ動作を行い、2つの入力端子の電位差が許容範囲内であれば、過大光を受光していないと判断してAZ動作を行わない。例えば、比較器76は、許容範囲に相当する所定の閾値の範囲を不感帯とするヒステリシスを備えたコンパレータにて実現可能である。このとき、比較器76は、2つの入力端子の電位差が許容範囲外であればオン信号を論理和回路79に出力して、AZスイッチ75をオンさせ、2つの入力端子の電位差が許容範囲内であればオフ信号を論理和回路79に出力して、AZスイッチ75をオフさせる。図18に示す例では、過大光を受光していないため、太陽黒点判断期間においてAZ動作は行わない。さらに、タイミング制御部60は、比較器76の比較結果を監視しており、比較の結果、2つの入力端子の電位差が許容範囲外と判断されると、カウンタ74を制御してP相期間にカウントしたカウント値をクリアさせる。一方、2つの入力端子の電位差が許容範囲内と判断されると、カウンタ74にカウント値を維持させ、相関2重サンプリングを実行させる。なお、図18に示す例では、過大光を受光していないため、カウンタ74のカウント値はクリアされない。<D相期間>P相期間が終了すると、次に、フォトダイオードPDにおける受光量に応じた電圧を測定する。以下では、この期間をD相期間と呼ぶことにする。なお、広義には、D相期間は、フォトダイオードPDにおいて生成された電荷をフローティングディフュージョンFDへ転送する期間と転送した後の期間であり、図18のt4~t5を指す。ただし、狭義には、この期間からDAC安定やデータ転送のためのマージン部分を除いた期間を、D相期間としてもよい。D相期間においては、P相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタTR2はオフ状態である。すなわち、定電圧源VDDとフローティングディフュージョンFDとの間には、上述した第1レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。従って、リセットトランジスタTR2を超えて、フローティングディフュージョンFDから定電圧源VDDの側へ電荷が流出することはない。また、D相期間においては、処理対象の画素に対して転送パルス転送オン信号を印加する。このため、転送トランジスタTR1はオンし、P相期間までフォトダイオードPDとフローティングディフュージョンFDとの間に形成されていたポテンシャル障壁が消失する。これにより、フォトダイオードPDが受光量に応じて生成する電荷は、フローティングディフュージョンFDに流入する。また、D相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス選択オン信号を印加するため、選択トランジスタTR4はオンした状態である。すなわち、VSL電圧は、フローティングディフュージョンFDの電圧を増幅トランジスタTR3にて増幅した電圧となる。すなわち、垂直信号線VSLは、フォトダイオードPDの受光量に応じた電圧となる。また、D相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、システム上の飽和レベルと呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線VSLが取り得る下限を下回ることは無く、相関2重サンプリングの2回目のサンプリングを正常に行うことができるようになっている。以上説明したように、画素PXL、ADC回路71が制御されるため、VSL電圧は、垂直信号線VSLの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ74が800までアップカウントした時点で、参照信号と交差している。また、本実施例3においては、仮に、フォトダイオードPDの受光量が過大になれば、相関2重サンプリングが無効化されるため、ブルーミングの影響を有効に回避することができる。また、本実施例3においては、P相期間とD相期間でリセットトランジスタTR2が形成するポテンシャル障壁は同じ第1レベルであるため、上述したカップリング現象やチャージインジェクション現象の影響を回避することができる。5-2過大光入射時のCDS動作:次に、図20,21を参照しつつ、過大光が入射したときの固体撮像装置100の動作の第3実施例について説明する。図20は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図21は、図20の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、リセットトランジスタTR2がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図21aに示すように、フローティングディフュージョンFDの電圧が上昇し、図20に示すように、VSL電圧も上昇している。また、リセット期間中は、AZ動作も実行されている。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。ここで、フローティングディフュージョンFDには、過大光に起因して発生するブルーミングにより、図21bに示すように、電荷が蓄積される。増幅トランジスタTR3は、この蓄積された電荷に応じた電圧を増幅して垂直信号線VSLに出力させるため、垂直信号線VSLの電圧はリセット期間に比べて低下する。ただし、上述したように、リセットトランジスタTR2の形成するポテンシャル障壁は、第1レベルよりも低い第2レベルに調整されており、フローティングディフュージョンFDの電圧は、FDクランプ電圧以下にクリップされており、VSL電圧も、クリップ電圧以上にクリップされることとなる。<P相期間>P相期間においては、リセットトランジスタTR2は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンFDに蓄積される電荷の上限は、この第1レベルのポテンシャル障壁により規定される。P相期間においては、過大光に起因するブルーミングにより、図21cに示すように、フローティングディフュージョンFDに電荷が蓄積される。ここで、P相期間においては、上述したAZ期間に比べてリセットトランジスタTR2のポテンシャル障壁が高くなっているため、ブルーミングによって蓄積された電荷のポテンシャルが第2レベルを超えても上昇を続けることになる。例えば、フローティングディフュージョンFDに最大レベルの電荷が蓄積されている場合は、VSL電圧の低下度合いが、図20に示すように急峻になる。従って、参照信号とVSL電圧は交差せず、相関2重サンプリングの1回目のサンプリングでは、画素信号をサンプリングできず、カウンタ74はフルカウントすることになる。このような場合、相関2重サンプリングは機能しない。そこで、P相期間においてカウンタ74がフルカウントした場合は、強制的に画素を白信号と判定するといった対応を取ることにより、本実施形態に係る固体撮像素子であれば、太陽黒点現象に適切に対処することができる。<太陽黒点判断期間>図20に示す例では過大光を受光しているため、太陽黒点判断期間において、AZ動作やカウンタ74のカウント値の破棄が行われる。具体的には、比較器76が比較動作を行い、その結果、論理和回路79にオン信号を出力する。すると、論理和回路79がAZスイッチ75にオン信号を出力し、AZスイッチ75をオンさせるAZ動作を行う。また、タイミング制御部60の制御によりカウンタ74のカウント値もリセットされる。このように、相関2重サンプリングに係る情報を破棄すると、カウンタ74は、D相期間において、黒レベル相当から再度カウントを開始するため、D相期間でフルカウントしなくても白信号として出力させることができる。<D相期間>D相期間においては、リセットトランジスタTR2は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。すなわち、太陽黒点判断期間に比べてD相期間では、リセットトランジスタTR2の形成するポテンシャル障壁が高くなり、フローティングディフュージョンFDに蓄積可能な電荷の最大値が増大する。図20、21に示す例では、過大光に起因するブルーミングが発生しており、太陽黒点判断期間からD相期間に移行した時点リセット電圧が、FDクランプ電圧からリセットオフ電圧に変化した時点から、ブルーミングで発生した電荷がフローティングディフュージョンFDに再び蓄積し始める。そのため、フローティングディフュージョンFDの電圧は、FDクランプ電圧から徐々に低下していき、これに伴い、垂直信号線VSLの電圧も、クリップ電圧から指数関数的に徐々に低下していく。ただし、上述した太陽黒点判断期間においてAZ動作に用いたクリップ電圧は、太陽黒点判断期間にリセットされたVSL電圧と、D相期間のVSL電圧との間で、システム上の飽和レベルが確保されるように決定されている。従って、D相期間の開始時点でVSL電圧がクリップ電圧であって、その後、VSL電圧が下限まで低下した場合、カウンタ74は、確実にフルカウントする。図20に示す例では、カウンタ74は黒レベルに相当する0になるまでカウントを停止し、その後、0からカウントを開始し、1023のフルカウントまでカウントアップしている。従って、過大光入力時に、相関2重サンプリングをオフして、白信号を確実に出力させることができる。5-3中間光入射時のCDS動作:次に、図22,22を参照しつつ、中間光が入射したときの固体撮像装置100の動作の第3実施例について説明する。図22は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図23は、図22の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やADC回路71の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。<リセット期間>リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタTR2がリセットオン電圧によってリセットされている。このとき、リセットトランジスタTR2がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図23aに示すように、フローティングディフュージョンFDの電圧が上昇し、図22に示すように、VSL電圧も上昇している。また、リセット期間中は、AZ動作も実行されている。<AZ期間>AZ期間においては、リセットトランジスタTR2は、上述したFDクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源VDDとフローティングディフュージョンFDとの間に形成されるポテンシャル障壁は、第2レベルに変化する。図22、22に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンFDに蓄積される。増幅トランジスタTR3は、この蓄積された電荷に応じた電圧を増幅して垂直信号線VSLに出力させるため、垂直信号線VSLの電圧は緩やかに低下する。従って、フローティングディフュージョンFDには、リセットトランジスタTR2の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、AZ期間においては、VSL電圧はクリップ電圧まで低下しない。<P相期間>P相期間においては、リセットトランジスタTR2は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンFDに蓄積される電荷の上限は、この第1レベルのポテンシャル障壁により規定される。図22、22に示す例では、中間光に起因するブルーミングが発生しており、AZ期間の段階で、フローティングディフュージョンFDの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、VSL電圧も、徐々に低下している。P相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンFDに電荷が流入し、この電荷の蓄積が増加するに伴って、VSL電圧が、クリップ電圧に向けて徐々に低下する。このとき、垂直信号線VSLと参照電圧とが交差しなければ上述した過大光入射時のCDS動作にて対応可能であるが、VSL電圧の降下状況次第では、図22に示すように、カウンタ74が-200のフルカウント近くまでカウントしたときに、垂直信号線VSLと参照電圧とが交差してしまう場合がある。<太陽黒点判断期間>従って、図22に示す例では、中間光を受光しており、この中間光が太陽黒点現象を引き起こす可能性があるため、上述した許容範囲外と判断されて、AZ動作や相関2重サンプリングに係る情報の破棄が行われる。具体的には、比較器76が比較動作を行い、その結果、論理和回路79にオン信号を出力する。すると、論理和回路79がAZスイッチ75にオン信号を出力し、AZスイッチ75をオンさせるAZ動作を行う。また、タイミング制御部60の制御によりカウンタ74のカウント値もリセットされる。このように、相関2重サンプリングに係る情報を破棄すると、カウンタ74は、D相期間において、黒レベル相当から再度カウントを開始するため、D相期間でフルカウントしなくても白信号として出力させることができる。<D相期間>D相期間においては、リセットトランジスタTR2は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンFDに蓄積される電荷の上限は、上述した第1レベルのポテンシャル障壁により規定される。図22、22に示す例では、中間光に起因するブルーミングが発生しており、太陽黒点判断期間からD相期間に移行した時点リセット電圧が、FDクランプ電圧からリセットオフ電圧に変化した時点から、ブルーミングで発生した電荷がフローティングディフュージョンFDに再び蓄積し始める。図22に示す例では、カウンタ74は黒レベルに相当する0になるまでカウントを停止し、その後、0からカウントを開始し、900までカウントアップしている。従って、中間光入力時には、可能であれば相関2重サンプリングによって信号を出力させ、太陽黒点現象を引き起こす可能性がある場合は、相関2重サンプリングをオフして、フォトダイオードPDの受光量に応じた適切な信号を出力させることができる。6まとめ:上述した実施形態によれば、リセット期間とP相期間の間で、フローティングディフュージョンFDに接続されているリセットトランジスタTR2に印加するリセット信号のレベルを、リセットオン電圧とリセットオフ電圧の中間的なFDクリップ電圧とすることにより、フローティングディフュージョンFDに流入するブルーミングに起因する相関2重サンプリングの失敗を回避し、ADC回路が画素信号に対応した適切なデジタル信号を出力するようにできる。そして、本技術は、以下のような構成を取ることができる。1光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、時間変化する参照信号を生成する参照信号生成部と、前記画素に接続された第1入力端子と、前記参照信号生成部に接続された第2入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するAD変換部と、を備え、前記光電変換素子は、第1スイッチ素子を介して所定の接続点に接続され、前記所定の接続点は、第2スイッチ素子を介して所定の定電圧源に接続され、且つ、第3スイッチ素子を介して前記第1入力端子に接続され、前記第1入力端子と前記第2入力端子は、第4スイッチ素子を介して接続されている固体撮像装置であって、前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、前記第2スイッチ素子をオンすることにより、前記所定の接続点をリセットし、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第4スイッチ素子をオンすることにより、第1入力端子と前記第2入力端子とを等電位とし、前記第2スイッチ素子をオンさせずに前記第3スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記AD変換部デジタル信号に変換し、前記第2スイッチ素子をオンさせずに前記第1スイッチ素子と前記第3スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記AD変換部がデジタル信号に変換する固体撮像装置。2前記第2スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記AD変換部によってデジタル信号に変換する際に、前記第2スイッチ素子をオンとオフの中間的な状態としつつ前記第3スイッチ素子をオンする前記1に記載の固体撮像装置。3前記AD変換部は、前記第1スイッチ素子がオンされている状態と前記第1スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関2重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、前記第2スイッチ素子の接続度合いを変動させたときに、前記画素から前記第1入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、前記リセットされた前記所定の接続点の電圧を前記AD変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記AD変換部によってデジタル信号に変換する前に、前記第2スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第1入力端子と前記第2入力端子を等電位とし、更に、前記AD変換部の行う相関2重サンプリングにおいて、前記第1スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第1スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする前記1又は2に記載の固体撮像装置。なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また,本発明の技術的範囲は上述した実施形態に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。"