Si基板と、前記Si基板の表面に形成されたSi酸化層と、前記Si酸化層上に形成され、前記Si酸化層の一部を露出する核形成層と、前記Si酸化層及び前記核形成層上に形成された化合物半導体積層構造と、を有することを特徴とする化合物半導体装置。前記核形成層がAlN層であることを特徴とする請求項1に記載の化合物半導体装置。前記化合物半導体積層構造は、電子走行層と、前記電子走行層の上方に形成された電子供給層と、を有することを特徴とする請求項1又は2に記載の化合物半導体装置。前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする請求項3に記載の化合物半導体装置。請求項1乃至4のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至4のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。Si基板上に核形成層を形成する工程と、前記核形成層に前記Si基板の一部を露出する開口部を形成する工程と、前記開口部を通じて前記Si基板の表面を酸化してSi酸化層を形成する工程と、前記Si酸化層及び前記核形成層上に化合物半導体積層構造を形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。前記Si基板の酸化を熱酸化法により行うことを特徴とする請求項7に記載の化合物半導体装置の製造方法。前記核形成層としてAlN層を形成することを特徴とする請求項7又は8に記載の化合物半導体装置の製造方法。前記化合物半導体積層構造を形成する工程は、電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、を有することを特徴とする請求項7乃至9のいずれか1項に記載の化合物半導体装置の製造方法。本発明の目的は、GaとSiとの反応を抑制することができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、Si基板と、前記Si基板の表面に形成されたSi酸化層と、前記Si酸化層上に形成され、前記Si酸化層の一部を露出する核形成層と、前記Si酸化層及び前記核形成層上に形成された化合物半導体積層構造と、が設けられている。化合物半導体装置の製造方法では、Si基板上に核形成層を形成する。前記核形成層に前記Si基板の一部を露出する開口部を形成する。前記開口部を通じて前記Si基板の表面を酸化してSi酸化層を形成する。前記Si酸化層及び前記核形成層上に化合物半導体積層構造を形成する。上記の化合物半導体装置等によれば、化合物半導体積層構造にGaが含有されていても、Si酸化層の存在によってSiとGaとの反応を抑制することができる。本願発明者は、従来の技術においてAlN層を形成してもGaとSiとの反応を十分に抑制することができない原因を究明すべく鋭意検討を行った。この結果、AlN層をSi基板上に緻密に形成することが極めて困難であり、AlN層にSi基板まで貫通する隙間が不可避的に形成されてしまうことを見出した。つまり、このような隙間が存在するため、Gaを含む層をAlN層上に形成する際に、GaとSiとの反応が生じてしまうのである。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図1に示すように、Si基板1の表面にSi酸化層3が形成されている。Si酸化層3の厚さは、例えば500nm程度である。Si酸化層3上にAlN層2が形成されている。AlN層2は核形成層の一例である。AlN層2の厚さは、例えば100nm程度である。AlN層2には複数の開口部2aが形成されている。開口部2aは、例えば線状に形成されている。つまり、AlN層2の平面形状は、例えばラインアンドスペースのパターン状になっている。開口部2aの幅、及び隣り合う開口部2a同士の間隔は、例えば800nm程度である。AlN層2及びSi酸化層3上に化合物半導体積層構造9が形成されている。化合物半導体積層構造9には、バッファ層4、電子走行層5、スペーサ層6、電子供給層7及びキャップ層8が含まれている。バッファ層4としては、例えば厚さが300nm程度のAlGaN層が用いられる。電子走行層5としては、例えば厚さが3μm程度の、不純物の意図的なドーピングが行われていないi-GaN層が用いられる。スペーサ層6としては、例えば厚さが5nm程度の、不純物の意図的なドーピングが行われていないi-AlGaN層が用いられる。電子供給層7としては、例えば厚さが30nm程度のn型のn-AlGaN層が用いられる。キャップ層8としては、例えば厚さが10nm程度のn型のn-GaN層が用いられる。電子供給層7及びキャップ層8には、n型の不純物として、例えばSiが5×1018cm3程度の濃度でドーピングされている。化合物半導体積層構造9に、素子領域を画定する素子分離領域20が形成されており、素子領域内において、キャップ層8に開口部10s及び10dが形成されている。そして、開口部10s内にソース電極11sが形成され、開口部10d内にドレイン電極11dが形成されている。キャップ層8上に、ソース電極11s及びドレイン電極11dを覆う絶縁膜12が形成されている。絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。このように構成されたGaN系HEMTでは、AlN層2とSi基板1との間にSi酸化層3が介在している。従って、AlN層2とSi基板1との界面が存在せず、意図しないキャリアの発生を抑制して耐圧の低下を抑制することができる。また、Si酸化層3が介在しているため、AlN層2に隙間が存在していたとしても、GaはSi基板1まで到達することができない。従って、GaとSiとの反応を十分に抑制することができる。次に、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図2A~図2Cは、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図2Aaに示すように、Si基板1上にAlN層2を形成する。AlN層2は、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxy法により形成することができる。次いで、図2Aa及び図3に示すように、AlN層2に複数の開口部2aを形成し、Si基板1の表面の一部を露出させる。開口部2aの形成では、例えば、開口部2aを形成する予定の領域を露出するフォトレジストのパターンをAlN層2上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。図3は、開口部2aの形成後の状態を示す平面図であり、図3中のII線に沿った断面が図2Abに対応する。その後、酸化雰囲気中でアニールを行う。この結果、開口部2aから露出している部分からSi基板1の表面が徐々に熱酸化される。このとき、Si基板1に侵入した酸素は、Si基板1の厚さ方向だけでなく、これに直交する方向横方向にも拡散する。従って、AlN層2の下方でもSi基板1の熱酸化が生じる。そして、AlN層2の幅方向の両側から進行してきた熱酸化が、幅方向の中心付近で衝突する。このような熱酸化を継続することにより、図2Acに示すように、Si基板1の表面にSi酸化層3が形成される。例えば、Si酸化層3の厚さはAlN層2の幅の1/2以上とする。具体的には、AlN層2の幅が800nmの場合、例えばSi酸化層3の厚さは500nm程度とする。Si酸化層3の形成に伴って、AlN層2とSi基板1との界面が消失する。続いて、図2Adに示すように、AlN層2及びSi酸化層3上に化合物半導体積層構造9を形成する。化合物半導体積層構造9の形成では、バッファ層4、電子走行層5、スペーサ層6、電子供給層7及びキャップ層8を、例えばMOVPE法により形成する。これら化合物半導体層の形成に際して、例えば、Al源であるトリメチルアルミニウムTMAガス、Ga源であるトリメチルガリウムTMGガス、及びN源であるアンモニアNH3ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、例えば、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。また、n型の化合物半導体層を成長させる際には、例えば、Siを含むSiH4ガスを所定の流量で混合ガスに添加し、化合物半導体層にSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。次いで、図2Beに示すように、化合物半導体積層構造9に、素子領域を画定する素子分離領域20を形成する。素子分離領域20の形成では、例えば、素子分離領域20を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造9上に形成し、このパターンをマスクとしてAr等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図2Bfに示すように、素子領域内において、キャップ層8に開口部10s及び10dを形成する。開口部10s及び10dの形成では、例えば、開口部10s及び10dを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造9上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、図2Bgに示すように、開口部10s内にソース電極11sを形成し、開口部10d内にドレイン電極11dを形成する。ソース電極11s及びドレイン電極11dは、例えばリフトオフ法により形成することができる。すなわち、ソース電極11s及びドレイン電極11dを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが20nm程度のTa膜を形成した後に、厚さが200nm程度のAl膜を形成する。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば550°Cで熱処理を行い、オーミック特性を確立する。その後、図2Chに示すように、全面に絶縁膜12を形成する。絶縁膜12は、例えば原子層堆積ALD:atomiclayerdeposition法、プラズマ化学気相成長CVD:chemicalvapordeposition法又はスパッタ法により形成することが好ましい。続いて、図2Ciに示すように、絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に開口部13gを形成する。次いで、図2Cjに示すように、開口部13g内にゲート電極11gを形成する。ゲート電極11gは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極11gを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが30nm程度のNi膜を形成した後に、厚さが400nm程度のAu膜を形成する。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第1の実施形態に係るGaN系HEMTを製造することができる。なお、AlN層2のパターンは特に限定されないが、上記のようなラインアンドスペース状になっていることが好ましい。AlN層2自体のパターニング及びSi酸化層3の形成が容易だからである。また、Si酸化層3がAlN層2とSi基板1との界面を消失させる程度に形成されていればSi酸化層3の厚さは特に限定されないが、最も薄い部分で10nm以上であることが好ましく、20nm以上であることが好ましく、30nm以上であることがより好ましい。Si酸化層3が薄すぎると、Si基板1の表面近傍に僅かながらキャリアが発生する可能性があるためである。熱酸化がAlN層2の開口部2aから露出した部分から進行するため、Si酸化層3の最も薄い部分は、AlN層2の残存部の下方に位置する部分となる。つまり、Si酸化層3のAlN層2の残存部の下方に位置する部分は、開口部2aの下方に位置する部分よりも薄い。第2の実施形態次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極11gが化合物半導体積層構造9にショットキー接合しているのに対し、第2の実施形態では、ゲート電極11gと化合物半導体積層構造9との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。このような第2の実施形態によっても、第1の実施形態と同様に、Si酸化層3の存在に伴う、耐圧の向上及びGaとSiとの反応の抑制という効果を得ることができる。なお、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第3の実施形態次に、第3の実施形態について説明する。図5は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ソース電極11s及びドレイン電極11dが開口部10s及び10d内に形成されているのに対し、第3の実施形態では、開口部10s及び10dが形成されずにソース電極11s及びドレイン電極11dがキャップ層8上に形成されている。このような第3の実施形態によっても、第1の実施形態と同様に、Si酸化層3の存在に伴う、耐圧の向上及びGaとSiとの反応の抑制という効果を得ることができる。第4の実施形態第4の実施形態は、GaN系HEMTのディスクリートパッケージに関する。図6は、第4の実施形態に係るディスクリートパッケージを示す図である。第4の実施形態では、図6に示すように、第1~第3の実施形態のいずれかのGaN系HEMTのHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第5の実施形態次に、第5の実施形態について説明する。第5の実施形態は、GaN系HEMTを備えたPFCPowerFactorCorrection回路に関する。図7は、第5の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第3の実施形態のいずれかのGaN系HEMTが用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第6の実施形態次に、第6の実施形態について説明する。第6の実施形態は、GaN系HEMTを備えた電源装置に関する。図8は、第6の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第6の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第3の実施形態のいずれかのGaN系HEMTが用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第7の実施形態次に、第7の実施形態について説明する。第7の実施形態は、GaN系HEMTを備えた高周波増幅器に関する。図9は、第7の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第3の実施形態のいずれかのGaN系HEMTを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等を用いることができる。また、これらの混晶を用いることもできる。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。以下、本発明の諸態様を付記としてまとめて記載する。付記1Si基板と、前記Si基板の表面に形成されたSi酸化層と、前記Si酸化層上に形成され、前記Si酸化層の一部を露出する核形成層と、前記Si酸化層及び前記核形成層上に形成された化合物半導体積層構造と、を有することを特徴とする化合物半導体装置。付記2前記核形成層がAlN層であることを特徴とする付記1に記載の化合物半導体装置。付記3前記化合物半導体積層構造は、電子走行層と、前記電子走行層の上方に形成された電子供給層と、を有することを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする付記3に記載の化合物半導体装置。付記5前記Si酸化層の最も薄い部分の厚さが10nm以上であることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記核形成層は、平面視で前記Si酸化層上の複数個所において線状に延びていることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7付記1乃至6のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記8付記1乃至6のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記9Si基板上に核形成層を形成する工程と、前記核形成層に前記Si基板の一部を露出する開口部を形成する工程と、前記開口部を通じて前記Si基板の表面を酸化してSi酸化層を形成する工程と、前記Si酸化層及び前記核形成層上に化合物半導体積層構造を形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。付記10前記Si基板の酸化を熱酸化法により行うことを特徴とする付記9に記載の化合物半導体装置の製造方法。付記11前記核形成層としてAlN層を形成することを特徴とする付記9又は10に記載の化合物半導体装置の製造方法。付記12前記化合物半導体積層構造を形成する工程は、電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、を有することを特徴とする付記9乃至11のいずれか1項に記載の化合物半導体装置の製造方法。付記13前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記12に記載の化合物半導体装置の製造方法。付記14前記Si酸化層の最も薄い部分の厚さを10nm以上とすることを特徴とする付記9乃至13のいずれか1項に記載の化合物半導体装置の製造方法。付記15前記開口部を、平面視で前記Si基板上の複数個所において線状に延びるように形成することを特徴とする付記9乃至14のいずれか1項に記載の化合物半導体装置。