複数の配線層が積層され、平面視において複数の半導体チップ領域と、前記複数の半導体チップ領域を分離するスクライブ領域とを有する半導体ウエハであって、前記スクライブ領域に配置された電気特性評価用のモニタ素子と、前記スクライブ領域に配置され、前記モニタ素子と接続され、前記複数の配線層のうちいずれかの配線層に形成された第1の電極パッドと、前記半導体チップ領域に配置され、前記第1の電極パッドと接続され、前記第1の電極パッドが形成された前記配線層よりも上層に形成された第2の電極パッドを備えた半導体ウエハ。前記第1の電極パッドの直上にメタルが形成されていない請求項1に記載の半導体ウエハ。前記スクライブ領域の前記第1の電極パッドの形成領域とは異なる領域に、前記複数の配線層を有し、総平面積が前記第1の電極パッドの総平面積より小さいダミー配線構造を有する請求項1又は2に記載の半導体ウエハ。前記第1の電極パッドが前記複数の配線層の最下層の配線層に形成された請求項1~3のいずれかに記載の半導体ウエハ。前記第2の電極パッドが前記複数の配線層の最上層の配線層に形成された請求項1~4のいずれかに記載の半導体ウエハ。前記第2の電極パッドは、前記半導体チップの周縁部に形成されたシールリングより外側に形成された請求項1~5のいずれかに記載の半導体ウエハ。前記第2の電極パッドは、前記半導体チップの周縁部に形成されたシールリングより内側に形成され、前記第1の電極パッドと前記第2の電極パッドとが前記シールリングより下層の導電層を介して導通された請求項1~5のいずれかに記載の半導体ウエハ。発明者が鋭意検討した結果、次に示す課題を見出した。以下の説明は、発明者の検討結果に基づくものである。図8は発明者が作成した課題を説明するための図である。図中、符号Cは半導体チップ領域、符号Sはスクライブ領域、符号Mはメタル配線又は電極パッド、符号Vはビアホールをそれぞれ示している。図8では、半導体チップ領域C内の複数のメタルと複数のメタル間を絶縁する層間絶縁膜と層間絶縁膜に形成されたビアホールとにより構成される配線構造の図示を省略してある。図8における半導体ウエハ101では、スクライブ領域Sにモニタ素子110が形成され、複数の配線層の最下層メタルMBにモニタ素子110に導通された第1の電極パッド120が形成されている。この第1の電極パッド120は、半導体チップ領域Cに複数の配線層を形成する前に半導体素子の素子特性等の半導体チップ領域Cの電気特性を検出するためのものである。第1の電極パッド120上には、ビアホールVとメタルMとが交互に複数接続され、最上層メタルMTに第2の電極パッド140が形成されている。最下層の配線層が形成された時点で、モニタ素子110に接続された第1の電極パッド120に通電して、プロセスが正常であるかをモニタ素子110の特性から判断する。そして、複数の配線層の形成が完了したところで、モニタ素子110に接続された第2の電極パッド140に通電して、プロセスが正常であるかをモニタ素子110の特性から判断する。このように早い段階で特性が正常であるかを判断できるので、プロセスコストを削減できる。ここで、次のような課題が発生することが発明者により明らかとなった。第1の電極パッド120に通電するためにプローブを接触させた場合、第1の電極パッド120の表面にプロービングの跡が形成される。このとき、この第1の電極パッド120の上に形成されるビアホールV及びメタルMと、第1の電極パッド120との間に電気的な接触性に影響を与える恐れがある。そのため、第2の電極パッド140を用いる検査の精度が低下してしまう恐れがある。特許文献1-5には、このような課題についての認識がなく、またそれに対する解決手段についても開示されていない。本発明の半導体ウエハは、複数の配線層が積層され、平面視において複数の半導体チップ領域と、前記複数の半導体チップ領域を分離するスクライブ領域とを有する半導体ウエハであって、前記スクライブ領域に配置された電気特性評価用のモニタ素子と、前記スクライブ領域に配置され、前記モニタ素子と接続され、前記複数の配線層のうちいずれかの配線層に形成された第1の電極パッドと、前記半導体チップ領域に配置され、前記第1の電極パッドと接続され、前記第1の電極パッドが形成された前記配線層よりも上層に形成された第2の電極パッドを備えたものである。本発明の半導体ウエハにおいては、第1の電極パッドとそれより上層にある第2の電極パッドの平面位置を異ならせているので、第1の電極パッドを用いた製造初期の検査後に第1の電極パッド上にプロービング跡が残ったとしても、このプロービング跡が第2の電極パッドを用いた製造後期の検査時に影響を与えることなく、高精度に検査を実施することができる。本発明によれば、半導体ウエハの製造過程において複数のタイミングで半導体チップの電気特性を高精度に評価することができる半導体ウエハを提供することができる。一実施形態図面を参照して、本発明に係る一実施形態の半導体ウエハの構成について説明する。図1は本実施形態の半導体ウエハの全体平面図であり、図2は部分拡大平面図である。図3~図5は本実施形態の半導体ウエハの要部斜視図であり、図6及び図7は要部断面図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせて簡略化してある。また、一部の構成要素の図示を省略してある。上記図中、符号Cは半導体チップ領域、符号Sはスクライブ領域、符号Mはメタル配線又は電極パッド、符号Iは層間絶縁膜、符号Vはビアホールを示している。上記図では、半導体チップ領域C内に形成され、複数のメタルMと複数のメタルM間を絶縁する層間絶縁膜Iと層間絶縁膜I内に形成されたビアホールVとにより構成される配線構造の図示を省略してある。図1に示すように、本実施形態の半導体ウエハ1は、平面視矩形状の半導体チップ領域Cがマトリクス状に複数形成されたものである。隣接する半導体チップ領域C間がスクライブ領域Sとなっている。半導体チップ領域Cの数や配置等は適宜設計される。半導体ウエハ1上には複数の配線層が積層されている。配線層はダマシンプロセスを用いたCMPchemicalMechanicalPolishing工程により形成することができる。複数の配線層は、半導体チップ領域Cとスクライブ領域Sとに形成される。スクライブ領域Sにおいて、複数の配線層のうち一部の配線層は除去されていてもよい。半導体ウエハ1において、複数の配線層には、配線メタルM及び層間絶縁膜Iからなる配線層の他、層間絶縁膜I及び層間絶縁膜Vに埋め込まれたビアホールVとからなるビア層を含むものとする。半導体チップ領域C内においては通常、配線層とビア層とが交互に積層されている。層間絶縁膜の組成は特に制限なく、酸化シリコン、SiOC、SiOCH、MSQ、HSQ、MHSQ、ポーラスSi、あるいはSiLK等のLowK材料が挙げられる。近接するメタル間にはSiN等のバリア膜が形成されていてもよい。メタルMの組成は特に制限されず、Al及び/又はCuを含む材料が好ましい。半導体チップ領域Cには、トランジスタ等の半導体素子図示略が形成されている。図3に示すように、半導体ウエハ1には、半導体ウエハ1の製造過程において半導体素子の素子特性等を評価するための少なくとも1つのモニタ素子モニタパターン10と、このモニタ素子10に導通され、複数の配線層のうちいずれかの配線層に形成され、モニタ素子10の特性検査を行うための複数の第1の電極パッド20と、各々の第1の電極パッド20に接続され、第1の電極パッド20が形成された配線層よりも上層に形成された複数の第2の電極パッド40とが形成されている。第1の電極パッド20は、半導体チップ領域Cの複数の配線層を形成する前半導体ウエハ製造初期に半導体チップ領域Cの電気特性を評価するためのものである。最下層メタルMB第1層メタルによって第1の電極パッド20を形成することが好ましい。第2の電極パッド40は、半導体チップ領域Cの複数の配線層を形成した後半導体ウエハ製造後期、半導体チップ領域Cの電気特性を評価するためのものである。最上層メタルMTによって第1の電極パッド20を形成することが好ましい。製造初期では、モニタ素子10に導通された複数の第1の電極パッド20のそれぞれにプローブを接触させて、モニタ素子の特性が評価される。また、複数の配線層形成後の製造後期では、複数の第2の電極パッド40のそれぞれにプローブを接触させて、モニタ素子の特性が評価される。製造初期における特性評価の結果、異常であると判断された場合は、異常ウエハとしてそのロットの製造を止めるか、または前工程に戻るための再工事プロセスを行った後、再度同じプロセスを行うか、不良解析を行うか、を判断する。製造初期の特性評価で異常が見られなかったウエハは、次工程に進め、製造後期で再度特性評価を行うことになる。モニタ素子としては特に制限されず、トランジスタ、抵抗体、ビアチェーン、及びメタル間リークチェックパターンなどが例示される。図3に示す例では、モニタ素子10は半導体チップ領域Cの半導体素子の素子特性を評価するためのトランジスタであり、半導体ウエハの表層に形成される。この上に層間絶縁膜が覆うように形成される。この上に最下層メタルMBを有する最下層の配線層が形成される。図示する例では、第1の電極パッド20は最下層メタルMBに形成されている。第1の電極パッド20の直上には配線M及びビアホールVが形成されていない。第1の電極パッド20の直上には層間絶縁膜Iのみが形成される。ただし、第1の電極パッド20の直上の層間絶縁膜は部分的または全て除去しても構わない。半導体チップ領域Cの周縁部には、最上層メタルMTに第2の電極パッド40が形成されている。図3では最上層メタルMTに第2の電極パッド40を形成しているが、第1の電極パッド20の形成された配線層より上層であればよく、必ずしも最上層メタルMBでなくてもよい。本実施形態において、第1の電極パッド20とモニタ素子10とは、スクライブ領域S内に形成された、第1の電極パッド20から引き出された配線11及び配線11とそれより下層のモニタ素子10とを接続するコンタクト12とを介して導通されている。また、第1の電極パッド20から半導体チップ領域C内に延びて引き出された配線21が形成され、この配線21が半導体チップ領域C内に最下層メタルMBによって形成された配線30に接続されている。最下層メタルMBに形成された配線30と最上層メタルMTに形成された第2の電極パッド40とは複数のメタルMとこれらの間に形成された複数のビアホールVとを介して導通されている。モニタ素子10は、半導体素子の素子特性を評価するものの他、ビアホールVとメタルMとの間の電気抵抗、及び半導体層の活性化領域とコンタクト12との間の電気抵抗、ポリシリコン等の抵抗体の抵抗値、近接メタル間のリークチェック、及びキャパシタのリークチェックのうちいずれかを評価するものでもよい。半導体ウエハ1は検査対象の異なる複数種のモニタ素子10を備えることができる。図3に示す例では、モニタ素子10が半導体素子の素子特性を評価するものであり、半導体層表層に形成されているが、モニタ素子10がいずれの層に形成されるかは検査対象による。図3に示す例では、第1の電極パッド20が最下層メタルMBに形成され、第2の電極パッド40が最上層メタルMTに形成されているが、第1の電極パッド20より第2の電極パッド40が上層であれば、これらはいずれの層に形成されてもよい。第2の電極パッド40は、最上層メタルMTの直上に形成されてもよい後記図6及び図7に示す例を参照。電極パッド20、40がいずれの層に形成されても、第1の電極パッド20が形成された時点で第1の電極パッド20を用いた検査を行い、第2の電極パッド40が形成された時点で第2の電極パッド40を用いた検査を行うことができる。図4に示すように、半導体チップ領域Cの周縁部には、半導体チップ領域C内に水分等が侵入することを防止するために、シールリング50が形成されていてもよい。図6及び図7に示すように、シールリング50は複数のメタルMと複数のビアホールVとが接続された構造を有している。図4に示すように、第2の電極パッド40を含む配線構造Xは、シールリング50より外側に形成することができる。図5に示すように、第2の電極パッド40は、半導体チップ領域Cの周縁部に形成されたシールリング50より内側に形成し、第1の電極パッド20と第2の電極パッド40とをシールリング50より下層のポリシリコン層又は半導体層に形成される拡散層を介して導通する構成としてもよい。図5中、シールリング50の形成位置を破線で示してある。図5に示す構造の要部断面例を図6及び図7に示す。これら図中の配線層数は図1~図3とは異ならせて、少なく図示してある。これらの例では、第2の電極パッド40は、最上層メタルMTではなく、最上層メタルMTの直上に形成されている。図中、符号61は半導体基板、符号62は素子分離領域、符号63はウェル領域、符号64は拡散層活性層、符号65はポリシリコンからなるゲート電極、符号66はパッシベーション膜、符号Iは層間絶縁膜である。例えば、図6に示すように、第1の電極パッド20と第2の電極パッド40を含む配線構造Xとを、シールリング50より下層にある半導体素子60の拡散層活性層64を介して導通することができる。あるいは、図7に示すように、第1の電極パッド20と第2の電極パッド40を含む配線構造Xとを、シールリング50より下層にある半導体素子60のポリシリコンからなるゲート電極65を介して導通することができる。第1の電極パッド20と第2の電極パッド40を含む配線構造Xとをシールリング50より下層にある導電層を介して接続する構成では、ダイシング工程における配線欠片の飛散及びその半導体チップ領域Cへの影響を低減することができ、好ましい。背景技術の項に挙げた特許文献4では、シールリングの最上層を部分的に切断しているため、シールリングのシール性が低下して、水分等が半導体チップ領域C内に侵入する恐れがある。図5~図7に示す例では、シールリング50を部分的に除去していないため、シールリングのシール性を低下させる恐れがない。上記例では、第1の電極パッド20と第2の電極パッド40を含む配線構造Xとをシールリング50より下層にある導電層である拡散層64又はポリシリコンからなるゲート電極65を介して導通する構成について説明したが、これらはシールリング50より下層にある任意の導電層を介して導通することができる。本実施形態の半導体ウエハ1においては、第1の電極パッド20とそれより上層にある第2の電極パッド40とを設けているので、例えば半導体ウエハ1の製造初期と製造後期のように、異なるタイミングで複数回検査を実施することができる。本実施形態の半導体ウエハ1においては、第1の電極パッド20とそれより上層にある第2の電極パッド40の平面視における位置を異ならせているので、第1の電極パッド20を用いた検査後に第1の電極パッド20上にプロービング跡が残ったとしても、このプロービング跡が第2の電極パッド40を用いた検査時に影響を与えることなく、高精度に検査を実施することができる。本実施形態では、第1の電極パッド20とそれより上層にある第2の電極パッド40の平面位置を異ならせているので、第1の電極パッド20の直上に配線構造を形成する必要がない。したがって、スクライブ領域Sのメタル総量を低減することができる。その結果、ウエハ製造後のダイシング工程においてダイシングブレードにメタルが付着して、半導体ウエハ1にダメージを与えることが抑制される。本実施形態の半導体ウエハ1においては、図2に示すように、必要に応じて、スクライブ領域Sの第1の電極パッド20の形成領域とは異なる領域に、半導体チップ領域Cの配線構造と同じ配線構造を有し、総平面積が第1の電極パッド20の総平面積より小さいダミー配線構造Dを設けることができる。かかる構成では、ダミー配線構造Dによってスクライブ領域SにおけるCMP時の表面平坦性が確保でき、半導体チップ領域C内の配線構造を良好に形成することができる。ここで、ダミー配線構造Dは、複数のダミー配線がビアホールで互いに接続された構造としてもよいし、複数のダミー配線がビアホールで接続されていない構造とすることもできる。ダミー配線は、半導体チップ領域C内の配線と接続されない。モニタ素子用の電極パッド20は、プローブを接触するために、ある程度の平面積は必要である。ダミー配線構造Dには電極パッドが含まれないので、ダミー複層配線構造Dの総平面積は第1の電極パッド20の総平面積より小さくすることができる。したがって、本実施形態の構成では、スクライブ領域Sにダミー配線構造Dを設けても、スクライブ領域Sに電極パッドとその直上の配線構造とを設ける従来構成よりもスクライブ領域Sの総メタル量を低減することができる。以上説明したように、本実施形態によれば、半導体ウエハ1の製造過程において複数のタイミングで半導体チップ領域Cの電気特性を高精度に評価することができ、かつ、スクライブ領域Sの総メタル量を低減することができ、高歩留まりで半導体チップ領域Cを製造することが可能な半導体ウエハ1を提供することができる。比較例図8に示す比較例と、上記本発明に係る実施形態との相違点について説明する。図8に示す比較例では、製造初期の段階で検査に用いる第1の電極パッド120を用いてモニタ素子110の特性を確認後、複数の配線層を形成した後に、第2の電極パッド140を用いてモニタ素子110の特性を確認する場合、第1の電極パッド110と第2の電極パッド140とは、両者を電気的に接続するために複数のビアホールV及び複数のメタルMが接続される。そのため、スクライブ領域Sに第1の電極パッド120を配置した場合、図8に示すように、スクライブ領域Sにおけるメタル総量が増加してしまう。このスクライブ領域Sにおけるメタル総量の増加は、半導体チップ領域Cの個片化の際に、チッピングを引き起こしてしまう。半導体チップ領域Cは、通常スクライブ領域Sをダイシングブレードにより切断することで、各半導体チップ領域Cに分割する。この時、スクライブ領域Sにおけるメタル総量が多いとダイシングブレードに目づまりが発生し、半導体ウエハ101に応力が加わり、チッピングが発生する。上記本発明に係る実施形態では、第2の電極パッド140は、スクライブ領域Sではなく、半導体チップ領域Cに配置している。そのため、半導体チップ領域Cがチッピングするのを抑制することができる。特に、配線層の形成プロセスがCMPChemicalMechanicalPolishingを用いるダマシンプロセスの場合、CMP工程における配線層の平坦性を確保するため、図8における第1の電極パッド120と第2の電極パッド140との間のメタルMも第1の電極パッド120と同程度の面積とする必要がある。第1の電極パッド120と第2の電極パッド140との間のメタルMは、第1の電極パッド120と第2の電極パッド140とが電気的に接続できる程度の大きさよりも大きくする必要がある。そのため、図8の構成では、スクライブ領域Sにおけるメタル総量が多くなりやすい。上記本発明に係る実施形態においては、配線層がダマシンプロセスで形成される場合にはより図8と比べチッピングを抑制することができ、好ましい。設計変更本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。