"配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、前記一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備え、前記一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの前記接続パッドに接続された複数の第一配線とを備え、前記配線基板の他面は、格子状に配置された複数の外部端子と、前記各外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された複数の第二配線を備えており、前記複数の外部端子は、非I/O系GND用の外部端子、非I/O系電源用の外部端子、I/O系GND用の外部端子、およびI/O系電源用の外部端子を含み、前記複数の接続パッドのうちの非I/O系GND用の接続パッド、非I/O系電源用の接続パッド、I/O系GND用の接続パッド、I/O系電源用の接続パッドはそれぞれ、対応する前記非I/O系GND用の外部端子、対応する前記非I/O系電源用の外部端子、対応する前記I/O系GND用の外部端子、対応する前記I/O系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、前記一面は、前記接続パッドの列を取り囲むように形成され、かつ前記非I/O系のGND用接続パッドと前記第一配線を介して接続された非I/O系GND用の面状導体パターンをさらに備え、前記他面は、複数の前記I/O系GND用の外部端子を連結するように配置されたI/O系GND用の面状導体パターンと、複数の前記I/O系電源用の外部端子を連結するように配置されたI/O系電源用の面状導体パターンとをさらに備えた半導体装置。配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、前記一面と接合される半導体チップの面の中央領域と周縁付近にそれぞれ列状に配置された複数の電極パッドを備え、前記一面は、該半導体チップの中央領域の各電極パッドに対応して配列した複数のセンター接続パッド、前記半導体チップの周縁付近の各電極パッドに対応して配列した複数のエッジ接続パッド、および、それぞれの前記センター接続パッドに接続された複数の第一配線を備え、前記配線基板の他面は、格子状に配置された複数の外部端子と、それぞれの前記外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された第二配線を備えており、前記複数の外部端子は、非I/O系GND用の外部端子、非I/O系電源用の外部端子、I/O系GND用の外部端子、およびI/O系電源用の外部端子を含み、前記複数のセンター接続パッドのうちの非I/O系GND用の接続パッド、非I/O系電源用の接続パッド、I/O系GND用の接続パッド、I/O系電源用の接続パッドはそれぞれ、対応する前記非I/O系GND用の外部端子、対応する前記非I/O系電源用の外部端子、対応する前記I/O系GND用の外部端子、対応する前記I/O系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、前記一面は、前記センター接続パッドの列を取り囲むように形成され、かつ前記非I/O系のGND用接続パッドと前記第一配線を介して接続された非I/O系GND用の面状導体パターンをさらに備え、前記他面は、複数の前記I/O系GND用の外部端子を連結するように配置されたI/O系GND用の面状導体パターンと、複数の前記I/O系電源用の外部端子を連結するように配置されたI/O系電源用の面状導体パターンとをさらに備えた半導体装置。前記非I/O系GND用の面状導体パターンの、接続パッド列を取り囲む開口縁辺に凹み部が形成され、前記非I/O系電源用の接続パッドに接続された前記第一配線が、前記凹み部内に入り込むように配置されている、請求項1または2に記載の半導体装置。前記一面は、前記非I/O系電源用の接続パッドに接続された前記第一配線を構成し、かつ、複数の前記非I/O系電源用の接続パッドを連結するように前記センター接続パッドの列に沿って形成された非I/O系電源用の面状導体パターンをさらに備えた、請求項2に記載の半導体装置。前記複数のエッジ接続パッドが、前記非I/O系GND用の面状導体パターンと直接接続された非I/O系GND用の接続パッドと、非I/O系電源用の接続パッドとを含んでおり、前記一面は、前記複数のエッジ接続パッドのうちの非I/O系電源用の接続パッドを連結するように前記エッジ接続パッドの列に沿って形成された非I/O系電源用の面状導体パターンをさらに備えたことを特徴とする請求項2に記載の半導体装置。前記半導体チップがDRAMチップであることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。しかしながら、特許文献1に開示される発明は、BGA型半導体装置における、信号配線の特性インピーダンスのミスマッチ解消と、接地用導体層のインダクタンス低減とを主要な目的としている。このため、特許文献1は、接地回路を構成する接地用導体層GND用の面状導体パターンを、配線基板の他面の信号用端子電極や信号用配線の近傍に配置せず、半導体チップが搭載される側の配線基板の一面に形成するという構成を提案しているだけである。特許文献1に開示される構成ではGNDだけが強化され、対応する電源については全く強化策がとられていない。つまり、GND用と電源用の面状導体パターンのバランスが悪い。結果、電源の供給が不安定になり、電源およびGNDの供給が効率的に行われない。この事は、FCBGA型の半導体装置における低電圧化と高速化を阻害する要因となる。本発明は、半導体装置のI/O系および非I/O系の電源およびGNDをバランス良く強化する態様を提案する。その一態様は、配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置である。該一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備える。配線基板の一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの接続パッドに接続された複数の第一配線とを備える。そして、配線基板の他面は、格子状に配置された複数の外部端子と、各外部端子に接続されるとともに、それぞれの外部端子に対応する第一配線と電気的に導通された複数の第二配線を備えている。複数の外部端子は、非I/O系GND用の外部端子、非I/O系電源用の外部端子、I/O系GND用の外部端子、およびI/O系電源用の外部端子を含んでいる。そして、複数の接続パッドのうち非I/O系GND用の接続パッド、非I/O系電源用の接続パッド、I/O系GND用の接続パッドおよびI/O系電源用の接続パッドはそれぞれ、対応する非I/O系GND用の外部端子、対応する非I/O系電源用の外部端子、対応するI/O系GND用の外部端子、対応するI/O系電源用の外部端子に、第一配線と第二配線によって電気的に導通されている。さらに、配線基板の一面は、接続パッドの列を取り囲むように形成され、かつ非I/O系のGND用接続パッドと第一配線を介して接続された非I/O系GND用の面状導体パターンを備える。一方、配線基板の他面は、複数のI/O系GND用の外部端子を連結するように配置されたI/O系GND用の面状導体パターンと、複数のI/O系電源用の外部端子を連結するように配置されたI/O系電源用の面状導体パターンとをさらに備えている。上記した態様によれば、配線基板の一面に形成した非I/O系GND用の面状導体パターンにより、半導体チップにおける非I/O系GNDの供給を低インピーダンスで行うことができ、非I/O系GNDが強化される。そればかりか、配線基板の他面に形成したI/O系GND用の面状導体パターンおよびI/O系電源用の面状導体パターンにより、半導体チップにおけるI/O系のGNDと電源の供給も低インピーダンスで行うことができ、I/O系のGNDと電源も強化される。したがって、電源とGNDがバランス良く強化されているため、半導体装置の低電圧動作性能および高速動作性能を向上させることができる。以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の一実施例による半導体装置FCBGA型の概略構成を示す断面図である。図2は図1の半導体装置に用いられる半導体チップの概略構成を示す平面図である。図1から分かるように、本実施例の半導体装置1は、略四角形で所定の配線が形成された配線基板2を有している。配線基板2は、絶縁基材3、例えば0.2mm厚のガラスエポキシ基材の上下面にそれぞれCu等からなる所定の配線パターンが形成されている。絶縁基材3にはビア4が形成されており、ビア4を介して絶縁基材3の上下面の対応する配線パターンが電気的に接続されている。また絶縁基材3の上下面には絶縁膜、例えばソルダーレジスト膜5が形成されており、配線パターンは一部を除き、ソルダーレジスト膜5で覆われている。絶縁基材3の上面側のソルダーレジスト膜5から露出した配線パターンの部位は、半導体チップ9を電気接続するための接続パッド6となる。絶縁基材3の下面側のソルダーレジスト膜5から露出した配線パターンの部位は、はんだボール8等の金属ボールを搭載するためのランド外部端子7となる。複数のランド7は絶縁基材3の下面に所定の間隔で格子状に配置されており、各ランド7にははんだボール8が搭載されている。また配線基板2の上面には、半導体チップ9がフリップチップ接続方式で搭載されている。半導体チップ9は、略四角形のシリコン基板の一面に例えばメモリ回路、より具体的にはDRAM領域不図示と電極パッド10が形成されており、該電極パッド10を除く一面上にパッシベーション膜11が形成されている。電極パッド10は、例えばシリコン基板の一面の中央領域に形成されたセンターパッド群と、該シリコン基板の周辺領域に形成されたエッジパッド群とを含む。前記センターパッド群は、例えば図2に示すように、略長方形のシリコン基板の2つの短辺の中央を通る中央領域に、該シリコン基板の長辺と平行な方向に沿って2列で配列された、複数のセンター電極パッド10Aを含む。また、2列で配列されたセンターパッド群は例えばI/O系領域11と非I/O系領域12に分けられており、I/O系領域11には、I/O系電源VDDQ:データ信号用の電源およびI/O系GNDVSSQ:データ信号用のグランドの電極パッドが含まれている。非I/O系領域12には、非I/O系電源VDD:電源および非I/O系GNDVSS:グランドの電極パッドが含まれている。一方、前記エッジパッド群は、該シリコン基板の各長辺の近傍にて長辺に沿って1列で配列された、複数のエッジ接続パッド10Bを含む。1列で配列されたエッジパッド群は、非I/O系のGNDVSSや電源VDDの電極パッドを有している。前記センターパッド群とエッジパッド群の電極パッド10上には、例えばバンプ電極13図1が形成されている。バンプ電極13としては、例えばCuメッキ等によるCuピラー、或いは、AuワイヤによるAuのワイヤバンプスタッドバンプ等が用いられる。そして半導体チップ9は、図1に示すように、シリコン基板の一面側を配線基板2の上面に向けて、電極パッド10とバンプ電極13とをはんだで接続することで、配線基板2上に搭載されている。半導体チップ9と配線基板2との間には隙間が形成されており、その隙間にはアンダーフィル材14が充填されている。そして、半導体チップ9が搭載された配線基板2の一面には封止体15が形成されており、封止体15により半導体チップ9が覆われている。封止体15は、例えばエポキシ樹脂等の熱硬化性の樹脂が用いられる。尚、半導体装置の保護や耐湿性の向上の為に封止体15が配線基板2上に設けられたが、本発明は、封止体15が設けられていない構成でも良い。さらに、配線基板2の他面側に形成された複数のランド7にはそれぞれ、はんだボール8が搭載されている。実施例1図3は、図1の半導体装置1に用いられる配線基板2の配線パターンを説明するための平面図である。特に、図3aは配線基板2の半導体チップ9が搭載される側の面における配線パターンを示し、図3bは配線基板2の半導体チップ9が搭載される側の面に、該面とは反対側の面における配線パターンを透視させて示した図である。尚、図3においては、図1に示した配線基板2の一面及び他面に形成されているソルダーレジスト膜5は省略されている。図3aに示すように、半導体チップ9が搭載される配線基板2の一面には、半導体チップ9上の電極パッド10の配置に対応して、センター接続パッド群と、エッジ接続パッド群が設けられている。前記センター接続パッド群は、半導体チップ9の中央領域のセンターパッド群センター電極パッド10Aに対応し、略長方形の配線基板2の中央領域にセンター接続パッド6Aが、該配線基板2の長辺と平行な方向に沿って2列で配置されている。またエッジ接続パッド群は、半導体チップ9の周辺領域のエッジパッド群エッジ電極パッド10Bに対応し、配線基板2の2つの長辺の各々に沿ってエッジ接続パッド6Bが配置されている。さらに、配線基板2には、それぞれのセンター接続パッド6Aに対応した貫通ビア4が形成されており、それらのセンター接続パッド6Aは配線16を介して、それぞれ対応する貫通ビア4に電気的に接続されている。尚、図面では、例えば図3aに示すように配線基板2上の接続パッド6A,6Bを四角形で図示し、貫通ビア4を丸形で図示した。また、配線基板2の上面の、半導体チップ9が搭載される領域17を、点線で図示した。そして絶縁基材3の一面には、複数のセンター接続パッド6Aの形成領域を取り囲むように、非I/O系GNDVSS用の面状導体パターン以下、VSS用面状導体パターンと称す。18が形成されている。非I/O系GNDVSSに対応するセンター接続パッド6A-1は、配線16および貫通ビア4図中に縦縞で示すビアを介して、VSS用面状導体パターン18に電気的に接続されている。VSS用面状導体パターン18の開口縁辺18aには凹み部19が形成されている。凹み部19内に、一部の非I/O系電源VDDに対応した貫通ビア図中に横縞で示すビア4が配置されていて、VDD用のセンター接続パッド6A-2と配線16を介して電気的に接続されている。さらにVSS用面状導体パターン18はエッジ接続パッド6Bと直接接続されている。このように配線基板2の一面のセンター接続パッド群の周囲領域に、VSS用面状導体パターン18を形成することで、半導体チップ9のセンター電極パッド10AへのGND供給を低インピーダンスで行うことができ、非I/O系GNDVSSが強化される。また、GNDVSS用のエッジ電極パッド10Bが配置された半導体チップ9を使用する態様では、本実施例のようにVSS用面状導体パターン18にエッジ接続パッド6Bが配置されていることで、半導体チップ9のエッジ電極パッド10BへのGND供給も低インピーダンスで行うことが出来る。一方、図3bに示すように、絶縁基板3の他面には、はんだボール8が搭載されるランド外部端子7が格子状に配置されており、配線20を介して貫通ビア4と電気的に接続されている。図3bでは、センター接続パッド群が配置されるエリアの両側にそれぞれ、例えば3×9の配列でランド7が配置されている。本実施例では、複数のランド外部端子7の群中に、非I/O系のVSS用外部端子7-1およびVDD用外部端子7-2と、I/O系のVSSQ用外部端子7-3およびVDDQ用外部端子7-4が含まれている。これら以外にはDQ用データ信号用やNCノーコンタクト用の外部端子が設けられている。尚、図3ではランド外部端子7を丸で図示し、貫通ビア4をそれより小さい丸で図示した。特に、VSSに対応する外部端子7-1や貫通ビア4は縦縞の丸枠で示し、VDDに対応する外部端子7-2や貫通ビア4は横縞の丸枠で示し、VSSQに対応する外部端子7-3や貫通ビア4は右斜め45度の縞の丸枠で示し、VDDQに対応する外部端子7-3や貫通ビア4は左斜め45度の縞の丸枠で示した。DQやNCの外部端子は白抜きの丸枠で示してある。複数のセンター接続パッド6AのうちのVSS用接続パッド6A-1、VDD用接続パッド6A-2、VSSQ用接続パッド6A-3、VDDQ用接続パッド6A-4はそれぞれ、対応するVSS用外部端子7-1、対応するVDD用外部端子7-2、対応するVSSQ用外部端子7-3、対応するVDDQ用外部端子7-4に、配線16と貫通ビア4と20によって電気的に導通されている。さらに、絶縁基板3の他面にVSSQ用面状導体パターン21およびVDDQ用面状導体パターン22が形成されている。VSSQ用面状導体パターン21は複数のVSSQ用外部端子7-3を連結するように配置され、VDDQ用面状導体パターン22は複数のVDDQ用外部端子7-4を連結するように配置されている。これにより、I/O系の電源供給およびGND供給を低インピーダンスで行うことが可能となる。すなわち、I/O系の電源VDDQとGNDVSSQが強化される。上記した構成により、電源及びGNDがバランス良く強化されて、DRAMの低電圧動作性能および高速動作性能を向上させることができる。実施例2配線基板2の半導体チップ9が搭載される側の面における配線パターンについて、他の実施例を説明する。図4は、実施例2の配線基板2の、半導体チップ9を搭載する側の面の配線パターンを示す平面図である。実施例2においては、VDD用面状導体パターン23が、配線基板2の一面側の中央領域に2列で配置されたセンター接続パッド群の間センター接続パッド6Aの列間に設けられ、かつVDDに対応したセンター接続パッド6A-2を連結している。さらに、VDD用面状導体パターン23はVDD用のセンター接続パッド6A-2から、これに対応する貫通ビア4図中に横縞で示すビアへと延びて、それらを電気的に接続している。つまり、図1に示したような配線16に代えて、それよりも幅広の面状導体パターンがVDDラインとして用いられている。このような構成以外の点は、実施例1の半導体装置と同じ様に構成されている。実施例2では、実施例1と同様な効果が得られると共に、半導体チップ9のセンター電極パッド10AへVDD供給を低インピーダンスで行うことが可能となる。つまり、実施例1に加えて非I/O系の電源VDDも強化される。したがって、実施例1よりさらに、DRAMの低電圧動作性能および高速動作性能を向上させることができる。実施例3配線基板2の半導体チップ9が搭載される側の面における配線パターンについて、さらに他の実施例を説明する。図5は、実施例3の配線基板2の、半導体チップ9を搭載する側の面の配線パターンを示す平面図である。実施例3は、配線基板2の一面に搭載される半導体チップ9が、エッジパッド群の中に非I/O系のGNDVSSのエッジ電極パッド6B-1と共に非I/O系の電源VDDの電極パッド6B-2を含んでいる場合の例である。この例では、VDD用面状導体パターン24が、配線基板2の一面側の各長辺付近に配列されたエッジ接続パッド群のうちの、VDDに対応した複数のエッジ接続パッド6B-2を連結している。また、エッジ接続パッド6B-1と直接接続されたVSS用面状導体パターン18は、VDD用面状導体パターン24の外周辺とは間隔を空けて配置されている。このような構成以外の点は、実施例1の半導体装置と同じ様に構成されている。実施例3では、実施例1と同様な効果が得られると共に、半導体チップ9のエッジ電極パッド6B-2へのVDD供給を低インピーダンスで行うことが可能となる。つまり、実施例1に加えて非I/O系の電源VDDも強化される。したがって、実施例1よりさらに、DRAMの低電圧動作性能および高速動作性能を向上させることができる。以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施例では、2層の配線層を持つ配線基板2を例示して説明したが、本発明はこれに限られない。例えば4層以上の配線層を持ち、配線基板の上下面の配線層の間に配置される配線層の所でVDDやVSSQの面状導体パターンを形成することで、VDDやVSSQをさらに強化しても良い。また上述した実施例では、1つの半導体チップ9を配線基板2にフリップチップ実装方式で搭載した構成を含む半導体装置1について説明した。しかし本発明は、図6に示すように、複数の半導体チップ例えばDRAMチップ9A,9Bが貫通電極25により電気的に接続されたチップ積層体を配線基板2にフリップチップ実装方式で搭載した構成を含む半導体装置1Aに適用されても良い。尚、上述した実施例ではI/O系のGNDの外部端子と、非I/O系のGNDの外部端子を分けるように構成したが、I/O系と非I/O系でGNDの外部端子を共用するように構成しても良い。"