第1の電源又は電圧レギュレータと第2の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第1の電源又は前記電圧レギュレータと接続するスイッチ部と、を備える、論理回路。前記電圧検出部は、前記バッファ部が前記第1の電源と接続された状態で、前記出力端子の電圧が所定値以上であるかを検出し、前記スイッチ部は、前記出力端子の電圧が所定値以上である場合には、前記検出信号に応じて、前記バッファ部を前記電圧レギュレータと接続することを特徴とする、請求項1に記載の論理回路。前記電圧検出部は、前記バッファ部が前記第1の電源と接続された状態で、前記出力端子の電圧が所定値以上に上昇したならば、前記検出信号のレベルを遷移させ、前記スイッチ部は、前記検出信号のレベルの遷移に応じて、前記バッファ部を前記電圧レギュレータと接続することを特徴とする、請求項2に記載の論理回路。前記電圧レギュレータは、前記第1の電源から供給される電圧を変換した電圧を出力することを特徴とする、請求項1乃至3のいずれか一項に記載の論理回路。前記電圧検出部は、出力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、請求項1乃至4のいずれか一項に記載の論理回路。前記スイッチ部は、入力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、請求項1乃至4のいずれか一項に記載の論理回路。前記遅延調整器が前記検出信号に付加する遅延量は可変であることを特徴とする、請求項5又は6に記載の論理回路。前記バッファ部は、一端が前記スイッチ部を介して前記第1の電源と接続され、入力信号に応じてオン/オフする第1のトランジスタと、一端が前記スイッチ部を介して前記電圧レギュレータと接続され、前記入力信号に応じてオン/オフする第2のトランジスタと、一端が前記第1及び第2のトランジスタの他端と接続され、他端が前記第2の電源と接続され、前記第1及び第2のトランジスタに対して相補的にオン/オフする第3のトランジスタと、前記入力信号に遅延を付加した信号を、前記第1及び第2のトランジスタの制御端子に出力する第1の遅延発生器と、前記入力信号に前記第1の遅延発生器とは異なる遅延を付加した信号を、前記第3のトランジスタの制御端子に出力する第2の遅延発生器と、を備えることを特徴とする、請求項1乃至7のいずれか一項に記載の論理回路。請求項1乃至8のいずれか一項に記載の前記論理回路を備えることを特徴とする、半導体集積回路。第1の又は第3の電源と第2の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を前記スイッチ部に出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第1の電源又は前記電圧レギュレータと接続するスイッチ部と、を備える、論理回路。前記第3の電源は、前記第1の電源から供給される電圧を変換した一定電圧を出力することを特徴とする、請求項10に記載の論理回路。前記電圧検出部は、前記バッファ部が前記第1の電源と接続された状態で、前記出力端子の電圧が所定値以上であるかを検出し、前記スイッチ部は、前記出力端子の電圧が所定値以上である場合には、前記検出信号に応じて、前記バッファ部を前記第3の電源と接続することを特徴とする、請求項11に記載の論理回路。前記電圧検出部は、前記バッファ部が前記第1の電源と接続された状態で、前記出力端子の電圧が所定値以上に上昇したならば、前記検出信号のレベルを遷移させ、前記スイッチ部は、前記検出信号のレベルの遷移に応じて、前記バッファ部を前記第3の電源と接続することを特徴とする、請求項12に記載の論理回路。前記電圧検出部は、出力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、請求項10乃至13のいずれか一項に記載の論理回路。前記スイッチ部は、入力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、請求項10乃至13のいずれか一項に記載の論理回路。前記遅延調整器が前記検出信号に付加する遅延量は可変であることを特徴とする、請求項14又は15に記載の論理回路。前記バッファ部は、一端が前記スイッチ部を介して前記第1の電源と接続され、入力信号に応じてオン/オフする第1のトランジスタと、一端が前記スイッチ部を介して前記第3の電源と接続され、前記入力信号に応じてオン/オフする第2のトランジスタと、一端が前記第1及び第2のトランジスタの他端と接続され、他端が前記第2の電源と接続され、前記第1及び第2のトランジスタに対して相補的にオン/オフする第3のトランジスタと、前記入力信号に遅延を付加した信号を、前記第1及び第2のトランジスタの制御端子に出力する第1の遅延発生器と、前記入力信号に前記第1の遅延発生器とは異なる遅延を付加した信号を、前記第3のトランジスタの制御端子に出力する第2の遅延発生器と、を備えることを特徴とする、請求項10乃至16のいずれか一項に記載の論理回路。請求項10乃至17のいずれか一項に記載の前記論理回路を備えることを特徴とする、半導体集積回路。ところが、発明者らは、上述のバッファ回路には、以下で説明する問題点が有ることを見出した。図12は、バッファ回路500の使用例を示すブロック図である。電圧レギュレータ1は、電源端子Ts1を介して供給される外部電源電圧VDDを、一定の内部電源電圧VINTに変換する。図13は、外部電源電圧VDDと内部電源電圧VINTとの関係を示すグラフである。なお、図13では、内部電源電圧VINTの目標値である一定値をVINT0としている。バッファ回路500は、電圧レギュレータ1から内部電源電圧VINTの供給を受ける。具体的には、バッファ回路500は、内部電源電圧VINT及びグランド電圧GNDが供給される。バッファ回路500は、電源端子Ts2を介して、グランド電圧GNDが供給される。また、電圧レギュレータ1からは、内部電源電圧VINTが供給される。バッファ回路500の入力は入力端子Tinと接続され、入力信号INが入力する。バッファ回路500には、例えば、クロック信号などの周期性を有する信号が、入力信号INとして入力する。そして、バッファ回路500は、出力端子Toutを介して、出力信号OUTを出力する。また、バッファ回路500の出力と電源端子Ts2との間には、負荷Cloadが接続される。なお、負荷Cloadは、バッファ回路500から出力信号OUTの供給を受ける回路ブロックの容量である。電圧レギュレータ1の出力と電源端子Ts2との間には、周辺回路2が接続される。なお、周辺回路2は、電圧レギュレータ1から内部電源電圧VINTの供給を受けて動作する、バッファ回路500以外の回路ブロックである。一般に、バッファ回路にクロック信号のような周期性を有する信号が入力すると、バッファ回路は同様の周期性を有する信号を出力する。この際、上述のように、バッファ回路には、出力レベルの変化に同期して貫通電流が流れる。この貫通電流の量が多ければ、バッファ回路の出力レベルが変化するごとに、内部電源電圧VINTが一時的に降下してしまう現象が生じる。図14は、内部電源電圧VINTと電圧レギュレータ1の出力電流IINTとの関係を示すグラフである。図14に示すように、内部電源電圧VINTは、出力電流IINTの増大とともに降下してしまう。このため、一定の電圧供給を目的として電圧レギュレータ1を用いているにもかかわらず、本来一定であるはずの内部電源電圧VINTの電圧が変動してしまう。しかも、その結果、内部電源電圧VINTは、本来、一定のDC電圧として供給されるべきであるにもかかわらず、電圧変動が周期的に生じると、一定の周波数を有するノイズが重畳されてしまう。このような現象が生じると、周辺回路2へ供給する内部電源電圧VINTの質が劣化し、周辺回路2の動作停止や誤動作を招くこととなってしまう。上述のバッファ回路500では、貫通電流を低減しているので、内部電源電圧VINTの変動を抑制できると期待される。しかし、発明者がさらに検討を進めたところ、バッファ回路500では、内部電源電圧VINTの変動を十分に抑制できないことを突き止めた。図12に示すように、バッファ回路500の出力に負荷Cloadが接続されている場合には、出力信号OUTの変化に同期して、負荷Cloadの充放電が行われる。この際、充電時には、駆動電流Idが流れる。図15は、バッファ回路500における貫通電流Itと駆動電流Idの電流パスを示す回路図である。図15に示すバッファ回路500は、出力端子Toutに負荷Cloadが接続されている他は、図10と同様であるので、説明を省略する。駆動電流Idは、PMOSトランジスタ55→負荷Cloadの経路を流れる。従って、この駆動電流Idが流れる際に、内部電源電圧VINTが低下してしまう。この駆動電流Idは、負荷Cloadの大きさに応じて変化し、大きな負荷Cloadが接続された場合は貫通電流Itよりも大電流となる場合があり、内部電源電圧VINTの変動に対して、支配的な影響を与える。つまり、バッファ回路500は、駆動電流Idによる内部電源電圧VINTの変動を抑制することはできず、電圧レギュレータ1を用いる目的を達することができないことが理解できる。本発明の一態様である論理回路は、第1の電源又は電圧レギュレータと第2の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第1の電源又は前記電圧レギュレータと接続するスイッチ部と、を備えるものである。この論理回路では、入力信号のレベルが変化した際に、出力端子に接続された負荷に駆動電圧が流れる際に、バッファ部を第1の電源に接続する。これにより、電圧レギュレータが出力する電圧の変動を抑制することができる。本発明の一態様である論理回路は、第1の又は第3の電源と第2の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第1の電源又は前記電圧レギュレータと接続するスイッチ部と、を備えるものである。この論理回路では、入力信号のレベルが変化した際に、出力端子に接続された負荷に駆動電圧が流れる際に、バッファ部を第1の電源に接続する。これにより、第3の電源が出力する電圧の変動を抑制することができる。本発明によれば、供給される電源電圧の変動を抑制することができる論理回路及び当該論理回路が搭載される半導体集積回路を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、本発明の実施の形態1にかかるバッファ回路100について説明する。バッファ回路100は、入力する信号と同論理の信号を出力する論理回路として構成される。図1は、実施の形態1にかかるバッファ回路100の使用の態様を示すブロック図である。電圧レギュレータ1は、電源端子Ts1を介して供給される外部電源電圧VDDを、一定値の内部電源電圧VINTに変換する。バッファ回路100は、電源端子Ts1及びTs2を介して、それぞれ外部電源電圧VDD及びグランド電圧GNDが供給される。また、電圧レギュレータ1からは、内部電源電圧VINTが供給される。バッファ回路100の入力は入力端子Tinと接続され、入力信号INが入力する。なお、外部電源電圧VDDは、第1の電源の電圧に対応する。グランド電圧GNDは、第2の電源の電圧に対応する。電圧レギュレータ1は、第3の電源に対応する。バッファ回路100には、例えば、クロック信号などの周期性を有する信号が、入力信号INとして入力する。そして、バッファ回路100は、出力端子Toutを介して、入力信号INと同論理の信号を出力信号OUTとして出力する。具体的には、バッファ回路100には外部電源電圧VDDの大きさの振幅を有するクロック信号CLK1が入力する。そして、バッファ回路100は、内部電源電圧VINTの大きさの振幅を有するクロック信号CLK2を出力する。また、バッファ回路100の出力と電源端子Ts2との間には、負荷Cloadが接続される。なお、負荷Cloadは、バッファ回路100から出力信号OUTの供給を受ける回路ブロックの容量である。電圧レギュレータ1の出力と電源端子Ts2との間には、周辺回路2が接続される。なお、周辺回路2は、電圧レギュレータ1から内部電源電圧VINTの供給を受けて動作する、バッファ回路100以外の回路ブロックである。次いで、バッファ回路100の構成について、図面を参照して具体的に説明する。図2は、実施の形態1にかかるバッファ回路100の構成を示す回路図である。バッファ回路100は、バッファ部11、電圧検出部12及びスイッチ部13を有する。バッファ部11は、PMOSトランジスタMP2及びMP4、NMOSトランジスタMN1、インバータINV1を有する。PMOSトランジスタMP2及びMP4のドレインは、NMOSトランジスタMN1のドレインと接続される。また、PMOSトランジスタMP2及びMP4のドレインは出力端子Toutと接続され、出力信号OUTが出力される。NMOSトランジスタMN1のソースは、電源端子Ts2グランド電圧GNDと接続される。インバータINV1の入力は入力端子Tinと接続され、入力信号INが入力する。インバータINV1の出力は、PMOSトランジスタMP2及びMP4、NMOSトランジスタMN1のゲートと接続される。つまり、PMOSトランジスタMP2及びMP4とNMOSトランジスタMN1とは、入力信号INのレベルの変化に応じて、相補的にオン/オフする。インバータINV1は、電源端子Ts1外部電源電圧VDD及びTs2グランド電圧GNDと接続されることにより電源供給を受ける。なお、PMOSトランジスタMP2及びMP4、NMOSトランジスタMN1は、それぞれ第1~第3のトランジスタに対応する。また、PMOSトランジスタMP2及びMP4、NMOSトランジスタMN1のゲート端子は、それぞれ第1~第3のトランジスタの制御端子に対応する。電圧検出部12は、PMOSトランジスタMP5及びMP6、NMOSトランジスタMN2及びMN3、インバータINV2を有する。PMOSトランジスタMP5及びMP6のソースは電源端子Ts1と接続され、外部電源電圧VDDが供給される。PMOSトランジスタMP5及びMP6のドレインは、それぞれNMOSトランジスタMN2及びMN3のドレインと接続される。PMOSトランジスタMP6のドレインからは、検出信号Sdetが出力される。NMOSトランジスタMN2及びMN3のソースは電源端子Ts2と接続され、グランド電圧GNDが供給される。PMOSトランジスタMP5のゲートはPMOSトランジスタMP6のドレインと接続される。PMOSトランジスタMP6のゲートはPMOSトランジスタMP5のドレインと接続される。NMOSトランジスタMN2のゲートには、出力信号OUTが入力する。NMOSトランジスタMN3のゲートには、インバータINV2を介して、出力信号OUTの反転信号が入力する。よって、NMOSトランジスタMN2及びMN3は、出力信号OUTに応じて、それぞれ相補的にオン/オフ動作を行う。インバータINV2は、端子Tint内部電源電圧VINT及び電源端子Ts2グランド電圧GNDと接続されることにより電源供給を受ける。スイッチ部13は、PMOSトランジスタMP1及びMP3、インバータINV3を有する。PMOSトランジスタMP1のソースは電源端子Ts1と接続され、外部電源電圧VDDが供給される。PMOSトランジスタMP1のドレインは、PMOSトランジスタMP2のソースと接続される。PMOSトランジスタMP3のソースには、端子Tintを介して電圧レギュレータ1から内部電源電圧VINTが供給される。PMOSトランジスタMP3のドレインは、PMOSトランジスタMP4のソースと接続される。PMOSトランジスタMP1のゲートには、検出信号Sdetが入力する。PMOSトランジスタMP3のゲートには、インバータINV3を介して、検出信号Sdetの反転信号が入力する。よって、PMOSトランジスタMP1及びMP3は、検出信号Sdetに応じて、それぞれ相補的にオン/オフ動作を行う。インバータINV3は、電源端子Ts1外部電源電圧VDD及びTs2グランド電圧GNDと接続されることにより電源供給を受ける。続いて、バッファ回路100の動作について説明する。図3は、実施の形態1にかかるバッファ回路100の動作を模式的に示すタイミングチャートである。初期状態図3のタイミングT11では、入力信号INがLOWであるものとする。このとき、バッファ部11の電圧V1は、HIGHである。よって、NMOSトランジスタMN1がオン、PMOSトランジスタMP2及びMP4がオフであるので、出力信号OUTはLOWである。出力信号OUTがLOWの場合、電圧検出部12では、電圧V2はLOW、電圧V3はHIGHであるので、NMOSトランジスタMN2がオフ、NMOSトランジスタMN3がオンである。よって、PMOSトランジスタMP5がオン、PMOSトランジスタMP6がオフであるので、検出信号SdetはLOWである。検出信号SdetがLOWの場合、スイッチ部13では、電圧V4がLOW、電圧V5がHIGHである。よって、PMOSトランジスタMP1がオン、PMOSトランジスタMP3がオフである。この状態で、入力信号INがLOWからHIGHに変化する場合について検討する。入力信号INがLOWからHIGHに変化図3のタイミングT12すると、バッファ部11の電圧V1は、HIGHからLOWに変化する。よって、NMOSトランジスタMN1がオフ、PMOSトランジスタMP2及びMP4がオンとなる。このとき、上述の通り、PMOSトランジスタMP1がオン、PMOSトランジスタMP3がオフであるので、電源端子Ts1外部電源電圧VDD→PMOSトランジスタMP1→PMOSトランジスタMP2→出力端子Tout→負荷Cload→電源端子Ts2グランド電圧GNDの経路に電流パスが形成され、このパスに駆動電流Idが流れる。以下、この電流パスをP1と称する。図4は、実施の形態1にかかるバッファ回路100の電流パスを示す回路図である。バッファ回路100の構成は、図2と同様であるので、説明を省略する。駆動電流Idにより負荷Cloadが充電されるのに伴い、出力信号OUTは、LOWからHIGHへと変化する。出力信号OUTがLOWからHIGHへ変化すると、電圧検出部12では、電圧V2はLOWからHIGH、電圧V3はHIGHからLOWに変化し、NMOSトランジスタMN2がオン、NMOSトランジスタMN3がオフとなる。よって、PMOSトランジスタMP6がオン、PMOSトランジスタMP5がオフとなるので、検出信号SdetはLOWからHIGHに変化する。つまり、電圧検出部12は、出力信号OUTの電圧変化を検出し、検出信号Sdetの電圧レベルを変化させる。検出信号SdetがLOWからHIGHに変化するので、スイッチ部13では、電圧V4がLOWからHIGHに変化する図3のタイミングT13。よって、PMOSトランジスタMP1がオフとなる。その結果、電流パスP1が閉ざされる。また、電圧V5はHIGHからLOWに変化する図3のタイミングT13。よって、PMOSトランジスタMP3がオンとなる。その結果、端子Tint内部電源電圧VINT→PMOSトランジスタMP3→PMOSトランジスタMP→出力端子Tout→負荷Cload→電源端子Ts2グランド電圧GNDの経路が新たな電流パスとなる。以下、この電流パスをP2と称する図4を参照。つまり、スイッチ部13は、検出信号Sdetの電圧変化に応じて、駆動電流Idが流れる電流パスを切り替える。換言すれば、スイッチ部13は、バッファ部11に接続される電源電圧を、外部電源電圧VDDから内部電源電圧VINTに切り替える。その結果、負荷Cloadは、内部電源電圧VINTまで充電されるので、出力信号OUTの電圧は、最終的には内部電源電圧VINTとなる。以上より、出力信号OUTがLOWからHIGHへ変化すると、バッファ回路100は、外部の負荷Cloadに駆動電流を供給する。この際、出力信号OUTがLOWからHIGHへ変化した直後には、バッファ回路100は、電圧レギュレータ1をバイパスし、外部の負荷Cloadに外部電源電圧VDDを供給する図3のタイミングT12。これにより、大きな駆動電流が流れている時期には、バッファ回路100は電圧レギュレータ1からの電源供給を受けずに済むので、内部電源電圧VINTが低下することはない。その後、バッファ回路100は、負荷Cloadが充電されて駆動電流Idが減少したタイミングで、外部の負荷Cloadに内部電源電圧VINTを供給する図3のタイミングT13。これにより、バッファ回路100は、本来出力するべき電圧である内部電源電圧VINTを供給できる。図5は、実施の形態1にかかるバッファ回路100の出力信号OUT、駆動電流Id、電圧レギュレータ1の内部電源電圧VINT及び出力電流IINTの関係を示すタイミングチャートである。図4では、内部電源電圧VINTの本来の一定値をVINT0として表示している。また、図4では、通常のバッファ回路の電圧及び電流波形を、破線で表示している。バッファ回路100は、電流パスP1に大きな駆動電流Idが流れるので、電圧レギュレータ1の出力電流IINTは抑制される。その結果、内部電源電圧VINTの変動が抑制される。すなわち、バッファ回路100は、大きな駆動電流Idが流れる際に電源供給元を切り替えることで、内部電源電圧VINTの変動を防止することができる。なお、バッファ回路100が、外部の負荷Cloadに駆動電流Idを供給する状態図3及び4のタイミングT12~T14を、以下では駆動状態と称する。図3に戻り、バッファ回路100の動作について引き続き説明する。次いで、入力信号INがHIGHからLOWに変化する場合について検討する。入力信号INがHIGHからLOWに変化図3のタイミングT14すると、バッファ部11の電圧V1は、LOWからHIGHに変化する。よって、NMOSトランジスタMN1がオン、PMOSトランジスタMP2及びMP4がオフとなる。よって、出力信号OUTは、HIGHからLOWに変化する。すなわち、バッファ部11は、初期状態に復帰する。出力信号OUTがHIGHからLOWへ変化すると、電圧検出部12は、初期状態に復帰する。よって、検出信号SdetはHIGHからLOWに変化する。同様に、スイッチ部13も、初期状態に復帰する。よって、PMOSトランジスタMP1がオン、PMOSトランジスタMP3がオフとなる。つまり、入力信号INがHIGHからLOWに変化すると、バッファ回路100は、初期状態に復帰する。よって、バッファ回路100は、入力信号INのレベルの変化に伴って、初期状態と駆動状態とを繰り返す。以上説明したように、バッファ回路100は、駆動電流Idによる内部電源電圧VINTの変動を回避することができる。よって、本構成によれば、入力信号のレベル変動が生じても、供給される一定レベルの電源電圧が、外部負荷に流れる駆動電流により変動してしまう現象を防止することができる。これにより、電圧レギュレータの出力電圧内部電源電圧VINTを一定に保ち、電圧レギュレータから電源供給を受ける回路の安定動作を維持することができる。また、本構成によれば、電圧レギュレータの出力電圧内部電源電圧VINTを一定に保つことができるので、電圧レギュレータの出力電圧内部電源電圧VINTに周期的なノイズが重畳される現象も防止することが可能である。なお、電圧レギュレータの出力電圧内部電源電圧VINTを一定に保つには、電圧レギュレータの出力抵抗を低減することで実現することも可能である。具体的には、図14で示した、内部電源電圧VINTと電圧レギュレータ1の出力電流IINTとの関係を示す線の傾きを緩やかにすることで、電圧レギュレータ1の出力電圧の変動を低減することが可能である。しかし、電圧レギュレータの出力抵抗を低減するためには、電圧レギュレータ出力部アクティブ素子の駆動能力の増強や、出力部の充電容量の増加などが必要となる。その結果、電圧レギュレータのレイアウト面積は、大幅に増加してしまう。これに対し、本構成では、バッファ回路に簡易な構成の電圧検出部及びスイッチ部を設けるだけで、駆動電流による電圧レギュレータの出力電圧内部電源電圧VINTの変動を防止することができる。よって、本構成によれば、電圧レギュレータのレイアウト面積の増加を伴うことはない。従って、本構成は、回路レイアウト面積の最小化の観点からも有利である。実施の形態2次に、本発明の実施の形態2にかかるバッファ回路200について説明する。バッファ回路200は、入力する信号と同論理の信号を出力する論理回路として構成される。図6は、実施の形態2にかかるバッファ回路200の構成を示す回路図である。バッファ回路200は、バッファ回路100の電圧検出部12を、電圧検出部22に置換した構成を有する。電圧検出部22は、バッファ回路100の電圧検出部12に遅延調整器221を追加した構成を有する。遅延調整器221は、PMOSトランジスタMP6のドレインとスイッチ部13との間に挿入される。遅延調整器221は、PMOSトランジスタMP6のドレインの電圧レベルに遅延を付加した信号を、検出信号Sdetとして出力する。遅延調整器221は、外部から遅延量が調整可能である。バッファ回路200のその他の構成及び動作原理については、バッファ回路100と同様であるので、説明を省略する。バッファ回路200は、遅延調整器221により、検出信号Sdetの出力タイミングを調整することができる。これにより、様々な種類の負荷Cloadを駆動する際に、出力信号OUTの立ち上がり時間が変動しても、出力信号OUTの電圧が内部電源電圧VINTに近いタイミングで電流パスを切換えることができる。つまり、バッファ回路200によれば、バッファ回路100と同様の作用効果を奏するのみならず、電流パスP2を流れる駆動電流Idを最小化でき、内部電源電圧VINTの変動を更に低減することが可能となる。実施の形態3次に、本発明の実施の形態3にかかるバッファ回路300について説明する。バッファ回路300は、入力する信号と同論理の信号を出力する論理回路として構成される。図7は、実施の形態3にかかるバッファ回路300の構成を示す回路図である。バッファ回路300は、バッファ回路100のバッファ部11を、バッファ部31に置換した構成を有する。バッファ部31は、バッファ回路100のバッファ部11に遅延発生器311及び312を追加した構成を有する。遅延発生器311は、インバータINV1の出力とPMOSトランジスタMP2及びMP4のゲートとの間に挿入される。遅延発生器312は、インバータINV1の出力とNMOSトランジスタMN1のゲートとの間に挿入される。遅延発生器311及び312は、インバータINV1の出力に遅延を付加した信号を出力する。バッファ回路300のその他の構成及び動作原理については、バッファ回路100と同様であるので、説明を省略する。バッファ回路300では、遅延発生器311の遅延量と遅延発生器312の遅延量とを相違させることにより、PMOSトランジスタMP2及びMP4がオンになるタイミングとNMOSトランジスタMN1がオンになるタイミングとを相違させることが可能である。つまり、PMOSトランジスタMP2及びMP4とNMOSトランジスタMN1とが、同時にオンとなることを防止することができる。これにより、バッファ部31に流れる貫通電流を低減することができる。つまり、バッファ回路300によれば、バッファ回路100と同様の作用効果を奏するのみならず、貫通電流を最小化でき、内部電源電圧VINTの変動を更に低減することが可能となる。実施の形態4次に、本発明の実施の形態について説明する。本実施の形態では、上述の実施の形態1~3にかかるバッファ回路100、200及び300に、負荷Cloadとして、チャージポンプ型昇圧回路401を接続する。以下では、代表としてバッファ回路100を用いる例について説明する。図8は、実施の形態4におけるバッファ回路100の使用の態様を示すブロック図である。バッファ回路100の出力には、負荷Cloadとして、チャージポンプ型昇圧回路401が接続される。チャージポンプ型昇圧回路401は、電圧レギュレータ1の出力と出力端子T1との間に、ダイオードD1及びD2が直列に接続される。ダイオードD1のカソードとバッファ回路100の出力との間には、ポンプ容量Cpが接続される。ダイオードD2のカソードと電源端子Ts2グランド電圧GNDとの間には、容量Cbが接続される。その他の構成は、図1と同様であるので、説明を省略する。電圧レギュレータ1は、外部電源電圧VDDを内部電源電圧VINTに変換する。バッファ回路100は、入力信号INとして、外部電源電圧VDDの大きさの振幅を有するクロック信号CLK1が入力し、内部電源電圧VINTの大きさの振幅を有するクロック信号CLK2を出力する。内部電源電圧VINTはチャージポンプ型昇圧回路401に入力され、そのポンプ容量を内部電源電圧VINTの大きさの振幅を有するクロック信号CLK2で駆動する。そして、チャージポンプ型昇圧回路401は、昇圧電圧VOUTを出力する。このとき、昇圧電圧VOUTは、以下の式1で表される。但し、Vfは、ダイオードD1及びD2の順方向降下電圧である。VOUT=VINT-VfVINT-Vf=2VINT-2Vf1本実施の形態では、バッファ回路100を用いることで、チャージポンプ型昇圧回路401のポンプ容量Cpを充電する際の駆動電流を低減できる。その結果、内部電源電圧VINTの変動を抑制することができる。その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態2では、電圧検出部22に遅延調整器221が含まれているが、これは例示に過ぎない。よって、遅延調整器は、スイッチ部に含まれていてもよい。すなわち、スイッチ部に設けられた遅延調整器に検出信号Sdetを入力し、遅延調整器の出力を、PMOSトランジスタMP1及びMP2のゲートに接続する構成とすることも可能である。また、実施の形態2及び3は組み合わせることが可能である。つまり、実施の形態2にかかる遅延調整器回路221と、実施の形態3にかかる遅延発生器311及び312と、を有する、バッファ回路を構成することも可能である。また、実施の形態2及び3の組あウェア背によるバッファ回路に、チャージポンプ型昇圧回路401を接続することも可能である。実施の形態1~3にかかるバッファ回路は、半導体集積回路に搭載可能であることは言うまでもない。また、実施の形態1~3にかかるバッファ回路は、電圧レギュレータ1、周辺回路2及びチャージポンプ型昇圧回路401と同じ半導体集積回路上に集積することも可能である。実施の形態4では、バッファ回路100を用いた場合について説明したが、バッファ回路200又は300を用いることができることはいうまでもない。また、上述の実施の形態1~4にかかるバッファ回路の、バッファ部、電圧検出部及びスイッチ部の回路構成は例示に過ぎない。従って、上述の実施の形態1~4で説明した機能と同様の機能を発揮し得る限り、他の回路構成とすることも可能である。さらに、上述の実施の形態では、電圧レギュレータ1から電源供給を受ける周辺回路2は1つでもよいし、複数でもよい。また、複数の周辺回路が電圧レギュレータ1から電源供給を受ける場合には、複数の周辺回路は、同じ構成の回路でもよいし、それぞれ構造及び機能が異なる回路でもよい。実施の形態1~3にかかるバッファ回路100、200及び300は、入力する信号と同論理の信号を出力する論理回路として構成されているが、出力する論理はこれに限られない。例えば、本発明にかかる論理回路は、入力する信号に対して反転論理の信号を出力するインバータ回路として構成することも可能である。本発明にかかる論理回路をインバータ回路として構成する場合には、例えば、実施の形態1~3にかかるバッファ回路100、200及び300のインバータINV1と入力端子Tinとの間に別途インバータを挿入することにより、容易に実現することが可能である。図9は、バッファ回路100の構成転換例であるインバータ回路101の構成を示す回路図である。図9に示すように、インバータ回路101のインバータINV1と入力端子Tinとの間には、インバータINV10が挿入される。インバータINV10は、電源端子Ts1外部電源電圧VDD及びTs2グランド電圧GNDと接続されることにより電源供給を受ける。インバータ回路101のその他の構成は、実施の形態1にかかるバッファ回路100と同様であるので、説明を省略する。これにより、インバータ回路101は、入力信号INに対して反転論理の出力信号OUTを出力する。実施の形態2及び3にかかるバッファ回路200及び300についても、インバータINV1と入力端子Tinとの間にインバータINV10を挿入することが可能である。上述の実施の形態では、入力信号INの立ち上がりで駆動電流Idが流れる場合について説明したが、入力信号INの立ち下がりで駆動電流Idが流れる構成とすることも可能である。