"電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第1の下層ビアを介して接続された第1の下層配線と、前記電流出力端に第2の下層ビアを介して接続された第2の下層配線と、前記第1の下層配線に第1の上層ビアを介して接続された第1の上層配線と、前記第2の下層配線に第2の上層ビアを介して接続された第2の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、前記第1及び第2の下層配線をそれぞれ一つの直列抵抗で、前記第1及び第2の下層ビアをそれぞれ1個の抵抗で、前記第1及び第2の上層ビアをそれぞれ1個の抵抗で、前記第1及び第2の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第1及び第2の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第1及び第2の下層配線、前記第1及び第2の上層配線における各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とする半導体装置における電流による配線破壊箇所の予測方法。前記回路シミュレータにより前記トランジスタに供給する電流は、三角波電流であることを特徴とする請求項1に記載の半導体装置における電流による配線破壊箇所の予測方法。予測された前記配線破壊箇所は、表示装置に表示されることを特徴とする請求項1又は2に記載の半導体装置における電流による配線破壊箇所の予測方法。予測された前記配線破壊箇所に基づいて、前記第1及び第2の下層配線又は前記第1及び第2の上層配線のレイアウトをCADシステムにより修正することを特徴とする請求項1乃至3のいずれかに記載の半導体装置における電流による配線破壊箇所の予測方法。しかしながら、伝熱解析を行うためには、レイアウト上の全ての領域で電流密度を求める必要がある。一般的なパワートランジスタでは、そのレイアウトが複雑で、特にビアとトランジスタに最も近い1層メタルの配線層は、非常に複雑な形状を有している。そのため、ビアと1層メタルの配線層を含むレイアウトから抵抗を抽出し、それらの抵抗が結線されてなる解析モデルを作成すると、解析モデルの規模が大きくなりすぎて、電流解析、電流密度解析、伝熱解析に要する解析時間が非常に長くなっていた。また、近年、エンドユーザの商品サイクルが短くなりつつあることから、半導体装置の製品寿命もますます短くなっている。そのため、半導体装置の設計期間の短縮が求められている。そこで本発明は、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することを目的とする。本発明は、電流入力端と電流出力端を有するトランジスタと、前記電流入力端に第1の下層ビアを介して接続された第1の下層配線と、前記電流出力端に第2の下層ビアを介して接続された第2の下層配線と、前記第1の下層配線に第1の上層ビアを介して接続された第1の上層配線と、前記第2の下層配線に第2の上層ビアを介して接続された第2の上層配線と、を備える半導体装置における電流による配線破壊箇所の予測方法において、前記第1及び第2の下層配線をそれぞれ一つの直列抵抗で、前記第1及び第2の下層ビアをそれぞれ1個の抵抗で、前記第1及び第2の上層ビアをそれぞれ1個の抵抗で、前記第1及び第2の上層配線をそれぞれ抵抗ブリッジ回路で、前記トランジスタをその両端がそれぞれ前記第1及び第2の下層ビアに接続された直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により自動生成し、回路シミュレータにより、前記解析モデルにおけるトランジスタに電流を供給し、前記解析モデルにおける各抵抗に流れる電流に基づいて、前記第1及び第2の下層配線、前記第1及び第2の上層配線における各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器により比較することにより、配線破壊箇所を予測することを特徴とするものである。本発明によれば、大電流による配線破壊箇所を予測する方法において、電流密度解析及び伝熱解析を行う方法と同等の予測精度を確保しながら解析時間を短縮することができる。これにより、半導体装置の設計期間を短縮すると共に、解析コストを抑えることができる。<<半導体装置の構成>>まず、本発明の実施形態における電流による配線破壊箇所の予測方法の対象となる半導体装置について説明する。この半導体装置は、大電流駆動のパワートランジスタを含むものであり、例えば、スピーカーの駆動トランジスタとして複数のパワートランジスタ例えばMOSトランジスタが形成された半導体装置例えばLSIチップである。この半導体装置は、エンドユーザによって音響機器のコネクタ等に接続され得ることを想定している。そして、エンドユーザによる条件外の接続例えば正極と負極の逆接続によっては、パワートランジスタに大電流が流れ、この大電流による発熱が原因で配線破壊に至るおそれがある。[パワートランジスタのレイアウト]以下に、本実施形態の半導体装置に含まれるパワートランジスタTRのレイアウトの一例について図1及び図2を参照して説明する。図1は複数のパワートランジスタTRのレイアウトを模式的に示す平面図である。図2は図1の複数のパワートランジスタTRの中の1つを模式的に示す斜視図である。図2は、図1のA-A線に沿った断面に対応している。図2の点線矢印は電流経路を示す。なお、図1及び図2では、レイアウトの平面は、X方向とそれに直交するY方向で定義され、その平面に対する垂直方向はZ方向で定義されるものとして説明する。また、図1及び図2では、説明の便宜上、主要な構成要素のみを図示している。シリコン基板の表面に形成された半導体層11の表面には、パワートランジスタTRのドレイン層12D、ソース層12S、及びゲート電極13大きなゲート幅を有するが、X方向に延びて配置されている。それらの上層には、不図示の層間絶縁膜例えば二酸化シリコン膜を含むを介して、最下層のメタル層例えばアルミニウムである第1及び第2の下層配線層14A,14BがX方向に延びて複数配置されている。ドレイン層12D上の第1の下層配線層14Aは、層間絶縁膜に設けられた第1の下層ビア15Aを介してドレイン層12Dと接続され、ソース層12S上の第2の下層配線層14Bは、第2の下層ビア15Bを介してソース層12Sに接続されている。これらの第1及び第2の下層配線層14A,14Bは、パワートランジスタTRのドレイン層12Dとソース層12Sの抵抗を合成抵抗として下げる機能を有する。第1及び第2の下層配線層14A,14Bの上層には、不図示の他の層間絶縁膜例えば二酸化シリコン膜を含むを介して、メタル層例えばアルミニウムである第1及び第2の上層配線層16A,16Bが櫛型の平面パターンで配置されている。つまり、第1の上層配線層16Aは、Y方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がX方向に沿って所定の間隔で並設されている。第1の上層配線層16Aは、層間絶縁膜に設けられた第1の上層ビア17Aを介して、第1の下層配線層14Aと接続される。第2の上層配線層16Bは、Y方向に沿って延びる複数の引き出し部を有し、それらの引き出し部がX方向に沿って所定の間隔で並設されている。第2の上層配線層16Bの各引き出し部は、第1の上層配線層16Aの各引き出し部の間に配置されている。第2の上層配線層16Bは、層間絶縁膜に設けられた第2の上層ビア17Bを介して、第2の下層配線層14Bと接続される。第1の上層配線層16Aの一端にはパッド端子P1が接続され、第2の上層配線層16Bの一端にはパッド端子P2が接続されている。レイアウトを平面的にみると、パッド端子P1とパッド端子P2に挟まれる領域に、複数のパワートランジスタTRが配置される。パッド端子P1に供給された電流は、図2の第1の上層配線層16A、第1の上層ビア17A、第1の下層配線層14A、第1の下層ビア15A、パワートランジスタTR、第2の下層ビア15B、第2の下層配線層14B、第2の上層ビア17B、第2の上層配線層16Bの順に流れ、パッド端子P2に至る。[大電流による配線破壊のメカニズム]以下に、上述した半導体装置の大電流による配線破壊のメカニズムについて説明する。メタル層である第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bの寄生抵抗はパワートランジスタTRの抵抗に比べて極めて小さい。そのため、図2に示した電流経路において、第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bでは、電流はパワートランジスタTRでの電流密度が均等になるように流れる。このため、第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bの電流密度に粗密が生じる。図3Aは、図1及び図2のレイアウトの第1及び第2の上層配線層16A,16Bにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。領域Aと比べると領域Bは電流密度が高い。これは、領域Aと領域Bのそれぞれの直下のパワートランジスタTRに流れる電流はほぼ均一であるので、領域Bには、領域Aと領域Bの直下のパワートランジスタTRへの電流の合計が流れるためである。図3Bは、図1及び図2のレイアウトの第1及び第2の下層配線層14A,14Bにおける電流の方向と電流密度の概要を示す。図中の矢印の方向は電流の流れる方向である。矢印の根元に近いほど電流密度が高い。パワートランジスタTRのゲート幅の方向即ちX方向に電流が流れることにより、ドレイン層12Dとソース層12Sの抵抗値を下げたのと同じ効果が得られ、トランジスタ電流が均一化される。これにより、第1及び第2の下層配線層14A,14Bの大部分で均一な電流密度となることが多い。ところがレイアウトによっては、図3Bのように電流が局所的に集中する。以下に、パワートランジスタTRの放熱経路について説明する。アルミニウム等からなる第1及び第2の上層配線層16A,16Bとシリコン基板の熱伝導率は、パッシベーション膜やモールド材不図示の熱伝導率に比べて高い。そのため、第1及び第2の上層配線層16A,16Bの電流により発生した熱の大部分は、第1及び第2の上層ビア17A,17Bを経由し第1及び第2の下層配線層14A,14B方向へ抜ける。第1及び第2の下層配線層14A,14Bの熱は、主に第1及び第2の下層ビア15A,15Bを経由しパワートランジスタTRへ抜ける。パワートランジスタTRの半導体層11はシリコン基板に配置されているため、第1及び第2の下層配線層14A,14Bに向かう方向以外の全方向に放熱する。温度上昇の点から見ると、パワートランジスタTRでは抵抗成分の抵抗値が大きいが、電流密度が比較的小さいため、発熱量は全体的に均一的に低く、さらに放熱経路が多いため、温度上昇は小さい。一方、第1及び第2の上層配線層16A,16Bの中でも特に図3Aの領域Bでは、電流の集中により電流密度が高くなるため、発熱量が大きい。また、領域Bの真下に位置する第1及び第2の下層配線層14A,14Bも、電流が集中した場合は電流密度が高くなって温度が上昇する。放熱量は熱をやりとりする両者の温度差に比例するため、第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bの温度がともに上昇した場合は、両者ともに放熱しにくく温度が上がりやすい。次にビアに関して述べる。ビアの抵抗値は一般的にメタル層に比べて数十倍であることから、メタル層と比べるとビアの電流は均一化され、直近のメタル層と比べるとビアの発熱量は小さい。よって、第1及び第2の下層ビア15A,15Bと第1及び第2の上層ビア17A,17Bでは、半導体装置内で温度上昇が最大となる可能性は低い。第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bを構成するアルミニウムは、660°Cが溶解温度であり、400°C前後で原子が移動し始める非特許文献6。第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bが400°Cを超えると、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bの抵抗値が上昇することで、さらに発熱と温度上昇を起こす。そのため、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bが最終的に破壊に至る場合がある。この現象とは別に、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bが約300°Cを超えると熱膨張が発生し、この熱膨張を起因として、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bが破壊に至る場合がある。どちらの場合も温度上昇の原因は電流による発熱であり、放熱しにくい原因の1つは配線破壊箇所の近くでも温度が高いことである。本実施形態では、パワートランジスタTRに流れる電流は数十A、電流ピーク値までの時間を数百μ秒と想定しており、パワートランジスタTRの寄生容量に比べて十分高く遅い。そのため、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bにおいて、各位置でのピーク電流時間は同時と考える。よって、第1及び第2の上層配線層16A,16Bや第1及び第2の下層配線層14A,14Bで最も温度が上昇する場所は、電流密度が高い場所、または電流密度が高く周りの電流密度も高い場所である。図3Aの例で最も温度が高くなる場所は、電流密度が高い領域Bであり、中でも直下の下層配線層の電流が比較的大きい最も左側の領域Bである。<<本実施形態による大電流による配線破壊箇所の予測方法>>以下に、本実施形態の配線破壊箇所の予測方法について説明する。この予測方法は、図4に示した計算機システムの演算により行われるものであり、図5に示したフローチャートの各ステップに従う。この計算機システムは、図4に示すように、半導体装置のレイアウトデータに基づいて解析モデル等価回路のモデリングを行うモデリング用計算機1、このモデリング用計算機1により構成された解析モデルにおける抵抗結線情報や電気的条件等の情報が格納されるデータベース2、データベース2に格納された情報に基づいて、解析モデルの回路シミュレーションを実行し、解析モデルにおける各抵抗に流れる電流の電流値と、電流密度を算出する回路シミュレータ3例えばSPICEがインストールされた計算機、回路シミュレータ3により計算された各抵抗の電流密度と、配線破壊を起こす電流密度の臨界値である、電流密度閾値とを比較する比較器4、比較器4の比較結果に基づいた配線破壊箇所を表示する表示装置5を含む。回路シミュレータ3は、電流モデルを生成する電流生成部3A、電流計算部3B、電流密度計算部3Cを含む。比較器4は、回路シミュレータ3の中に含まれても良い。[本実施形態によるレイアウトの分割と解析モデルの構成]図5のステップS1において、CADシステムにより、半導体装置のレイアウトデータが作成される。そして、ステップS2において、レイアウトデータに対して、モデリング用計算機1により、解析モデルのモデリングが行われる。以下に、この解析モデルの詳細について図6、図7に基づいて説明する。この解析モデルは、前述の大電流による配線破壊のメカニズムに基づいている。第1及び第2の上層配線層16A,16Bにおいて、電流はX方向とY方向に流れるため、X方向とY方向の両方向の抵抗成分でモデル化している。すなわち、図6に示すように、第1及び第2の上層配線層16A,16BをX-Y平面上で格子状に分割し、各格子の四辺に対応して抵抗を設ける。これにより、図7に示すように、第1及び第2の上層配線層16A,16Bは、2次元の抵抗ブリッジ回路としてモデル化される。この場合、各格子は正方形であることが、計算コストを小さくするために好ましく、また、特殊なレイアウトでも解析誤差を抑えるために好ましい。なお、第1及び第2の上層配線層16A,16Bのレイアウトの格子状の分割と対応して、第1及び第2の下層配線層14A,14BとパワートランジスタTRのレイアウトについても、X-Y平面上で格子状に分割される。第1及び第2の下層配線層14A,14Bにおいては、殆どの電流はX方向に流れるため、X方向に複数の抵抗が直列接続されてなる直列抵抗によりモデル化している。この場合、直列抵抗の各抵抗はX方向に分割された各格子の辺に対応している。第1及び第2の下層ビア15A,15Bと、第1及び第2の上層ビア17A,17Bについては、Z方向のみに電流が流れ、抵抗成分も小さいことから、それぞれ、1つの抵抗によりモデル化している。この場合、1つの格子に存在する第1の下層ビア15A、第2の下層ビア15Bを1つの抵抗としてモデル化している。同様に、1つの格子に存在する第1の上層ビア17A、第2の上層ビア17Bを1つの抵抗としてモデル化している。また、パワートランジスタTRについては、厚さ方向即ちZ方向に分割せず、Y方向に複数の抵抗が直列接続されてなる直列抵抗としてモデル化している。この場合、直列抵抗の一端は第1の下層ビア15Aに接続され、もう一端は第2のビア15Bに接続される。このようにパワートランジスタTRをY方向の直列抵抗としてモデル化した理由は、第1に、パワートランジスタTRにおいては、Y方向への電流が大部分を占めるため、第2に、パワートランジスタTRの抵抗値は、第1及び第2の下層配線層14A,14B、第1及び第2の上層配線層16A,16Bの抵抗値の数百倍以上あるので、パワートランジスタTRの抵抗値の誤差は解析結果に大きく影響しないためである。なお、図7の解析モデルは、図2に対応して記述しているため、パワートランジスタTRにおいては、1つの直列抵抗だけが設けられているが、図1の実際のレイアウトに対応させた場合には、ビアが多数あるため、直列抵抗もビアに対応して複数設けられることになる。上述したレイアウトの分割と解析モデルのモデリング抵抗値の算出を含むは、図4のモデリング用計算機1例えばレイアウトエディタ、回路エディタ、抵抗値計算プログラムがインストールされた計算機の演算によって自動的に行われる。このレイアウトの分割とモデリングによって得られた解析モデルの抵抗結線情報と電気的条件は、モデリング用計算機1からデータベース2に格納される。[電流密度解析]次に、上記レイアウトの分割とモデリングが行われた解析モデルに対して、ステップS3,S4において、以下に説明するように電流密度解析を行う。図8は、パワートランジスタTRに流れる総電流を、三角波電流によりモデル化した場合の電流モデルを示す。Ipeakは電流のピーク値であり、twは三角波電流の変化時間である。Ipeak、twともに、図4の回路シミュレータ3の電流生成部3A例えばSPICEの一機能によって行われる演算により算出される。この電流モデルを用い、図4の回路シミュレータ3の電流計算部3Bと電流密度計算部3C例えばSPICEの一機能が、データベース2に格納された結線情報と電気的条件を参照して演算を行うことにより、各抵抗に流れる電流の電流値を得るステップS3。そして、各抵抗の電流値に基づいて、第1及び第2の上層配線層16A,16B、第1及び第2の下層配線層14A,14Bに対応して構成された各格子における電流密度を算出するステップS4。この場合、各格子のX-Y面からZ方向に立設された直方体を想定する。直方体のZ方向の高さは第1及び第2の上層配線層16A,16B、第1及び第2の下層配線層14A,14Bの厚さに対応している。そして、各抵抗における電流値をこの直方体の断面積で割ることにより、各直方体における電流密度を求めることができる。すなわち、第1及び第2の上層配線層16A,16Bの電流密度IDupmは式1で求めることができる。IDupm=Iupxym/GRIDxyDup1ここで、Iupxymは、第1及び第2の上層配線層16A,16Bに対応する各格子に設けられた各抵抗に流れる電流の電流値、GRIDxyは、各格子のX方向、又はY方向の長さ、Dupは第1及び第2の上層配線層16A,16Bの厚さである。第1及び第2の下層配線層14A,14Bの電流密度IDlowmは式2で求めることができる。IDlowm=Ilowxm/GRIDxyDlow2ここで、Ilowxmは、第1及び第2の下層配線層14A,14Bに対応する各格子の各抵抗に流れる電流の電流値、Dlowは第1及び第2の下層配線層14A,14Bの厚さである。[電流密度解析に基づく、電流による配線破壊箇所の予測]非特許文献2によれば、約80×1010Am2が配線破壊が起こる電流密度である。そこで、本実施形態では、この80×1010Am2を電流密度閾値として用いることにする。レイアウトの設計段階において電流による配線破壊箇所を予測する目的としては、ビアよりも配線層の温度の方が高いことが一般的である。よって、配線層の電流密度を解析した上述の電流密度閾値をもって、危険箇所を判断する。つまり、上述の電流密度解析を行い、その算出された各格子における電流密度が、上記電流密度の閾値80×1010Am2より大きければ、その格子の領域が配線破壊箇所であると予測する図5のステップS5。電流密度と、電流密度閾値との比較は、図4の比較器4により行われる。予測された配線破壊箇所は、図4の表示装置5により表示される図5のステップS6。表示装置5に予測された配線破壊箇所が表示されると、CADシステムにより、レイアウトデータの修正が行われる。さらに、算出された電流密度が、上記電流密度の閾値以下となるまで、CADシステムにより、レイアウトデータの修正を行い図5のステップS7、レイアウトの分割と解析モデルのモデリングステップS2から電流密度解析の電流密度閾値との比較判定ステップS5までの各ステップを繰り返してもよい。<<配線破壊箇所の予測方法の検証>>以下に、本実施形態の電流による配線破壊箇所の予測方法の検証について、比較例と対比しながら説明する。[解析対象のレイアウト]解析対象は、図1のレイアウトである。パッド端子P1側のY方向に平行に延びる第1及び第2の上層配線層16A,16Bの引き出し部が7本、パッド端子P2側も同じの7本である。レイアウトのX方向の全体の長さは1056μm、Y方向の全体の長さは780μmである。図6のレイアウトの格子状の分割に関して、第1及び第2の上層配線層16A,16Bと第1及び第2の下層配線層14A,14Bでは6μm×6μm×各配線層の厚さの直方体で分割されるものとする。比較例においては、パワートランジスタTRでは6μm×6μm×1μmの直方体で分割されるものとする。[比較例のレイアウト分割と解析モデルの構成]比較例よるレイアウトの分割では、本実施形態のレイアウト分割とは異なり、パワートランジスタTRについては、Z方向半導体層11の厚さ方向においても、直方体で分割する。また、比較例の解析モデルでは、図9に示すように、パワートランジスタTR半導体層11を含むをX、Y、Z方向の3次元の抵抗ブリッジ回路でモデル化する点で、2次元の抵抗ブリッジ回路を用いる本実施形態と相違している。また、比較例の解析モデルでは、第1及び第2の下層配線層14A,14BをX方向とY方向の2次元の抵抗ブリッジ回路でモデル化する点で、X方向の直列抵抗を用いる本実施形態と相違している。そして、比較例では、図9の解析モデルに対して、本実施形態の図5のステップS3、S4と同様に電流密度解析が行われるが、さらに、以下に説明する伝熱解析を行うことで、両解析結果を基に配線破壊箇所の予測が行われる。[比較例における伝熱解析]一般的な3次元の非定常熱伝導方程式は式3で表わされる。∂T/∂t=α∂2T/∂x2∂2T/∂y2∂2T/∂z2,α=λ/ρc3ここで、λは熱伝導率、ρは密度、cは比熱である。これをCrankNicolsonの差分式非特許文献12を用いて、各座標の各時間での温度を式4に表す。Tn1xjyjz=1/21cxcycz{cxTn1i1jkTn1i-1jkTni1jkTni-1jkcyTn1ij1kTn1ij-1kTnij1kTnij-1kczTn1ijk1Tn1ijk-1Tnijk1Tnijk-121-cx-cy-czTnxjyjz2cqQ},cx=rΔt/Δx2,cy=rΔt/Δy2,cz=rΔt/Δz2,r=λ/ρc4ここで、nは時間ステップ番号、i,j,kはX,Y,Zのそれぞれの方向の座標、Tnijkは座標i,j,kの時間nステップでの温度、Δtは解析間隔の時間、Qは発熱密度である。[本実施形態と比較例との対比]本実施形態によるシミュレーションでは、図5のステップS2のモデリングによる図7の解析モデルの抵抗数は59898となり、比較例によるシミュレーションでは、比較例のモデリングによる図9の解析モデルの抵抗数は600939となった。比較例によるシミュレーションでは、伝熱解析の結果として、上層配線層の2箇所で300°Cを超え、配線破壊箇所として予測された。本実施形態によるシミュレーションでは、電流密度解析の結果として、第1及び第2の上層配線層16A,16Bの2箇所で、それぞれの電流密度が84×1010Am2と82×1010Am2と算出され、非特許文献2に基づく閾値である80×1010Am2を超え、配線破壊箇所として予測された。この本実施形態によるシミュレーションで予測した2箇所は比較例によるシミュレーションで予測した配線破壊箇所と一致した。従って、本実施形態による配線破壊箇所の予測方法の精度は、伝熱解析を用いた比較例による配線破壊箇所の予測方法と同等であると判断できる。なお、本発明の発明者が図1及び図2のレイアウトと同等の実物の半導体装置を用いて電流破壊の実験を行った結果、実測において配線破壊した箇所は、本実施形態によるシミュレーションで配線破壊箇所として予測された第1及び第2の上層配線層16A,16Bの2箇所から、僅か6μm離れた箇所であった。つまり、本実施形態により予測された電流による配線破壊箇所は、実物の半導体装置を用いた実験における実測結果と略一致したといえる。よって、本実施形態における電流による配線破壊箇所の予測方法は高い精度であることがわかった。さらに、配線破壊箇所の予測に要する解析時間については、本実施形態は比較例に比して大幅に短縮されている。本実施形態と比較例による配線破壊箇所の予測に様子した解析時間を表1に示す。ただし、解析モデルのモデリングでは、64bitIntelCore2duo2CPU28GHzを使用しJavaJavaは、オラクルアメリカ,インコーポレーテッドの登録商標であるでインプリメントした。電流密度解析では64bitAMDOpteron24GHzLinuxを使用し、商用のFastSPICEを使用した。伝熱解析では64bitIntelCore2duo2CPU28GHzを使用しCでインプリメントした。表1の結果によれば、本実施形態の予測方法では解析時間の合計が5分と高速であり、比較例に比べて、解析時間の合計を1705分低減、つまり997低減される。よって、パワートランジスタTRを含む半導体装置の配線破壊箇所の予測において、本実施形態はレイアウトの設計段階で使用可能なレベルに高速かつ高精度であり、レイアウトの設計段階で使う方法としてはリーズナブルな方法である。上述したように、実施形態によれば、パワートランジスタTRを含む半導体装置のレイアウトの設計段階で、伝熱解析を行わずに、簡単な解析モデルに基づく電流密度解析により、高精度に配線破壊箇所を予測できる。そのため、比較例に比して、配線破壊箇所の予測にかかる解析時間を大幅に短縮すると共に、解析にかかるコストを抑えることができる。<<他の実施形態>>以下に、他の実施形態として、本実施形態の電流密度解析と比較例の伝熱解析を併用する例について述べる。比較例の伝熱解析では、解析時間を要するものの、特殊な放熱を行うレイアウトでも精度高く解析できる。よって、精度と解析時間のバランスを考慮した上で、本実施形態と比較例の両方を併用することができる。まず、図5のフローチャートに従って、本実施形態による電流による配線破壊箇所の予測方法ステップS2~S6とレイアウトデータの修正ステップS7を複数回繰り返し、短時間にレイアウトを最適に近づけるフェーズ1。このフェーズ1のレイアウトデータの修正ではレイアウトの縦横比の変更や、配線層数を変更するなど、大きなレイアウト変更を行う。おおよそのレイアウトを決定し、フェーズ2に移る。フェーズ2では、比較例の伝熱解析を用いて配線破壊箇所を予測し、必要に応じてレイアウトデータの微修正を行う。このフェーズ1とフェーズ2の繰り返し数が1~2回程度で済むように、フェーズ1でのレイアウトデータの修正を終えておく。なお、本発明は上記実施形態に限定されず、要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態では、2層配線の半導体装置を対象としているが、本発明の配線破壊箇所の予測方法は3層以上の多層配線構造にも適用することができる。また、本発明の配線破壊箇所の予測方法は、MOSトランジスタを含む半導体装置だけでなく、バイポーラトランジスタ、IGBT等のトランジスタを含む半導体装置に適用することができる。"