"半導体基板の表面を掘り下げた凹部内にゲート絶縁膜を介してゲート電極を形成する第1工程と、前記ゲート電極の両脇における前記半導体基板の表面を掘り下げて、掘り下げた表面側にソース/ドレイン拡散層を形成する第2工程と、前記ソース/ドレイン拡散層の表面を覆う状態で、前記半導体基板の表面よりも深い応力印加層を形成する第3工程と、を有し、前記応力印加層は、前記ソース/ドレイン拡散層の表面側に形成させたシリサイド膜と、この上部に形成された絶縁性材料からなるストレスライナー膜との積層構造からなり、前記半導体基板の表面に対する前記チャネル部の深さ位置を、前記応力印加層の深さ位置よりも浅くし、前記凹部の底部を、前記ストレスライナー膜の膜厚の範囲内にする半導体装置の製造方法。半導体基板の表面側を掘り下げた凹部を形成する第1工程と、前記凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース/ドレイン拡散層を形成する第2工程と、前記ソース/ドレイン拡散層の表面層に当該ソース/ドレイン拡散層の深さの範囲で前記半導体基板の表面よりも深い応力印加層を形成する第3工程と、前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第4工程と、前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第5工程と、を有し、前記第1工程において、前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、前記第3工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い半導体装置の製造方法。前記第2工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールの外側に前記ソース/ドレイン拡散層を形成し、前記第3工程では、前記サイドウォールの外側に前記応力印加層を形成する請求項2に記載の半導体装置の製造方法。前記第3工程では、前記応力印加層としてシリサイド膜からなる前記応力印加層を形成する請求項2または請求項3に記載の半導体装置の製造方法。前記第3工程では、前記ソース/ドレイン拡散層の表面を掘り下げた後、当該ソース/ドレイン拡散層上に絶縁性のストレスライナー膜からなる前記応力印加層を形成する請求項2または請求項3に記載の半導体装置の製造方法。前記第2工程では、前記ゲート絶縁膜を介して前記ダミーのゲート電極を形成し、前記第5工程では、前記第2工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する請求項2~5のうちの1項に記載の半導体装置の製造方法。前記第2工程では、前記ゲート絶縁膜と前記ダミーのゲート電極との間に、キャップ膜を形成し、前記第4工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う請求項6に記載の半導体装置の製造方法。上述したようなチャネル部に応力を印加する技術においては、トレンチ内にソース/ドレインとして設けた半導体層や、シリサイド層および応力印加膜からチャネル部に印加される応力は、チャネル部の上方に設けられたゲート電極からの反作用により弱められてしまう。このため、半導体層や、シリサイド層および応力印加膜からの応力が、チャネル部に対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。そこで本発明は、チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置の製造方法を提供することを目的とする。また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第1工程では、半導体基板の表面側を掘り下げた凹部を形成する。次いで第2工程では、凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース/ドレイン拡散層を形成する。続く第3工程では、ソース/ドレイン拡散層の表面層に当該ソース/ドレイン拡散層の深さの範囲で、半導体基板の表面よりも深い応力印加層を形成する。その後、第4工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する。次の第5工程では、半導体基板の凹部を含む溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。さらに、本発明の半導体装置の製造方法は、第1工程において、前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、前記第3工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い。このような手順によれば、第4工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第5工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。以上説明したように本発明によれば、ゲート電極の両脇の応力印加層から、より効果的にチャネル部に応力を印加することができるため、効果的にキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。以下、本発明の各実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、先ず半導体装置の構成を説明し、次に半導体装置の製造方法を説明する。≪第1実施形態の半導体装置の構成≫図1は、本発明を適用した第1実施形態の半導体装置11の要部断面図である。この図に示す半導体装置11は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。すなわち、単結晶シリコンからなる半導体基板3には、表面を掘り下げてリセスした凹部3aが設けられている。そして、半導体基板3上には、この凹部3aを埋め込む状態でゲート絶縁膜5を介してゲート電極7が設けられている。ゲート電極7の両脇には、絶縁性のサイドウォール9が設けられている。また、サイドウォール9が設けられたゲート電極7の両脇における半導体基板3の表面側にはソース/ドレイン拡散層11が設けられている。このソース/ドレイン拡散層11の表面は、シリサイド膜13で覆われている。そして特に本第1実施形態においては、このシリサイド膜13が、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜応力印加層13は、次の製造方法で詳細に説明するように、ソース/ドレイン拡散層9が形成されている半導体基板3の露出面においてシリサイド化されたものであり、ソース/ドレイン拡散層9の深さの範囲において、半導体基板3の表面から十分な深さd1を有して設けられている。ここで、半導体基板3の表面に対する、シリサイド膜応力印加層13の深さd1と、ゲート絶縁膜5およびゲート電極7が埋め込まれた凹部3aの深さ、すなわちチャネル部chの深さd2とは、[d2]<[d1]であることとする。尚、この範囲においてのチャネル部chの深さd2の最適な深さについては、チャネル部chに印加される応力が最も高くなるように、実験的に求められることとする。また、シリサイド膜13は、例えばコバルトCo、ニッケルNiプラチナPtなどのシリサイドからなる。このようなシリサイド膜13であれば、単結晶シリコンからなる半導体基板3に対して引っ張り応力を印加する応力印加層となる。したがって、このようなシリサイド膜13を備えた半導体装置11は、nチャンネル型の電界効果型トランジスタに好ましく適用される。尚、シリサイド膜13が圧縮応力を持つものであれば、このようなシリサイド膜13を備えた半導体装置11は、pチャンネル型の電界効果型トランジスタに好ましく適用される。またゲート絶縁膜5およびゲート電極7は、例えばダマシンゲート構造であって、絶縁性のサイドウォール9を備えている。この構造においては、例えば半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、サイドウォール9によって側壁が規定された溝パターン17が設けられている。この溝パターン17の底面は、さらに半導体基板3部分を掘り下げた凹部3aの底部に設定されている。そして、この溝パターン17の底面を含む内壁を覆う状態でゲート絶縁膜5が設けられ、このゲート絶縁膜5を介して溝パターン17内を埋め込む状態でゲート電極7が設けられている。尚、このような半導体装置11は、さらに必要に応じて上層絶縁膜19で覆われていても良い。この場合、この上層絶縁膜19と層間絶縁膜15とに、例えばシリサイド膜構造の素子分離31を形成する。次いで図22に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜33を5~10nm程度の膜厚で成膜する。その後、しきい値調整用にリンP、ヒ素As、ホウ素B、インジウムInなどの不純物のイオン注入を行う。この際、nチャンネル型の電界効果トランジスタの形成領域以下nMOS領域と記すと、pチャンネル型の電界効果トランジスタの形成領域以下pMOS領域と記すとに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜33を除去する。次に図23に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜35を1~3nm程度の膜厚で成膜する。その後、CVD法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜37を100~150nm程度の膜厚で成膜する。さらにこの上部にCVD法によって窒化シリコンからなるハードマスク層39を30~100nm程度の膜厚で成膜する。次に、図24に示すように、ハードマスク層39、ダミーのゲート電極膜37、およびダミーのゲート絶縁膜35を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Aを形成する。このようなパターンエッチングは次のように行う。先ず、ハードマスク層39上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層39をエッチングし、ハードマスク層39をパターニングする。その後、パターニングされたハードマスク層39上からのエッチングより、ダミーのゲート電極膜37をパターニングしてダミーのゲート電極37aとし、さらにダミーのゲート絶縁膜35をパターニングする。このパターニングは、ハードマスク層39をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜37のパターニングにおいては、ダミーのゲート絶縁膜35をストッパにしたエッチングを行うことにより、ダミーゲート構造Aの両脇の半導体基板3の表面にエッチングダメージが入ることを防止することが好ましい。以上の後には、図25に示すように、ダミーゲート構造Aの側壁に、絶縁性の第1サイドウォール91を形成する。この場合、例えばCVD法によって成膜した膜厚1~10nm程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造Aの側壁のみに窒化シリコン膜を残して第1サイドウォール91を形成する。尚、第1サイドウォール91は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極37aの側壁を酸化させて形成しても良い。尚、この第1サイドウォール91は、以降に行うソースドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。次いで図31に示すように、イオン注入によって、ソースドレイン領域のエクステンション11eを形成するための不純物を、半導体基板3の表面層に導入する。この際、pMOS領域にはBやInなどのp型不純物を、nMOS領域にはAsやPなどのn型不純物を導入する。また、注入エネルギー0.5~2keV程度、ドーズ量5×1014~2×1015個/cm2程度でのイオン注入を行うこととする。次いで、図32に示すように、第1サイドウォール91の外側に、絶縁性の第2サイドウォール92を形成する。ここでは、CVD法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第2サイドウォール92を形成する。尚、第1サイドウォール91と、この外側の第2サイドウォール92とを、合わせてサイドウォール9と称する。以上の後には、ソースドレイン拡散層11形成のため、P、As、Bなどの不純物イオン注入を行う。このイオン注入の後には、注入した不純物を活性化させるために900°C~1100°Cの熱処理を60秒以下の範囲で行う。尚、この際、pMOS領域にはBやInなどのp型不純物を、nMOS領域にはAsやPなどのn型不純物を導入する。その後、図33に示すように、サリサイドプロセス技術によってソースドレイン拡散層11の表面に、コバルトCoニッケルNiプラチナPtなどの金属のシリサイド膜13を応力印加層として形成する。またこのシリサイド膜13により、ソースドレイン拡散層11のコンタクト抵抗を低減させる。この際、ソースドレイン拡散層11の表面、すなわち単結晶シリコンからなる半導体基板3の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜応力印加層13が成長する。このため、ここでは、ソース/ドレイン拡散層11の深さの範囲内において、半導体基板3の表面に対して十分な深さd1となるように、シリサイド膜応力印加層13を成長させることが重要である。次に、図34に示すように、ダミーゲート構造Aおよびシリサイド膜応力印加層13を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜15を成膜する。次いで、図41に示すように、ダミーゲート構造Aにおけるダミーのゲート電極37aが露出するまで層間絶縁膜15の表面をCMP法によって研磨する。次に、図42に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極37aをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜35をウェットエッチングにより除去する。これにより、半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、ダミーゲート構造Aを除去してなる溝パターン17を形成し、溝パターン17の底面に半導体基板3を露出させる。この溝パターン17は、サイドウォール991,92によって側壁が規定されたものになる。次に、図43に示すように、溝パターン17の底部における半導体基板3の露出面を掘り下げ、半導体基板3に凹部3aを形成するリセスエッチングを行い、シリサイド膜応力印加層13との間に離間させた位置において溝パターン17を掘り下げる。この際、半導体基板3の表面に対して、シリサイド膜応力印加層13の深さd1とした場合、凹部3aの深さd2すなわちチャネル深さd2が、[d2]<[d1]となるようにする。尚、この範囲においての凹部3aのチャネル深さd2の最適値については、ここで形成するMOSトランジスタ電界効果トランジスタのチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板3の表面に1~2nm程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さd2に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板3の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために500°C以下で行うことが望ましい。尚、半導体基板3の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。次に、図44に示すように、半導体基板3の表面を掘り下げた溝パターン17の内壁を覆う状態で、ゲート絶縁膜5を成膜する。ここでは、CVD法やALD法などにより、上述した高誘電率材料からなるゲート絶縁膜5を成膜することが好ましい。次に、図51に示すように、溝パターン17の内部を埋め込む状態で、ゲート絶縁膜5を介してゲート電極材料膜7aを成膜する。ここでは、ゲート電極材料膜7aとして、メタルゲート用の金属層をCVD法、PVD法、またはALD法によって成膜する。このゲート電極材料膜7aは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。次に、図52に示すように、層間絶縁膜15が露出するまで、ゲート電極材料膜7aとゲート絶縁膜5をCMPによって研磨する。これにより、溝パターン17内に、ゲート絶縁膜5を介してゲート電極材料膜7aを残してなるゲート電極7を形成する。以上の後には必要に応じて、図53に示すように、層間絶縁膜15およびゲート電極7を覆う状態で、酸化シリコンからなる上層絶縁膜19を成膜する。次いで、上層絶縁膜19および層間絶縁膜15に、シリサイド膜応力印加層13に達する接続孔21を形成する。そして、これらの接続孔21を埋め込むプラグおよびこれに接続する配線23を形成する。以上により図1を用いて説明したように、半導体基板3の表面を掘り下げた凹部3a内にゲート絶縁膜5を介して設けられたゲート電極7が設けられ、ゲート電極7両脇のソース/ドレイン拡散層11の表面を覆う状態で半導体基板3の表面よりも深くシリサイド膜応力印加層13を設けた構成の半導体装置11が得られる。そして以上説明した製造方法によれば、図42を用いて説明したように、シリサイド膜応力印加層13が形成された状態でダミーゲート構造Aを除去することにより、シリサイド膜応力印加層13からダミーゲート構造A下の半導体基板3部分に印加される応力が、ダミーのゲート電極37aからの反作用により弱められることが防止される。このため、チャネル部chに対して、シリサイド膜応力印加層13からの応力が効果的に印加された状態となる。そして特に、次の図43で用いて説明したように、ダミーゲート構造Aを除去した溝パターン17の底部の半導体基板3をさらに掘り下げることにより、半導体基板3の表面よりも深い位置がチャネル部chとなる。これにより、このチャネル部chには、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜応力印加層13からの応力を効果的にかつ集約させた状態でチャネル部chに印加させることが可能な構成の半導体装置11を作製することが可能になる。≪第2実施形態の半導体装置の構成≫図6は、本発明を適用した第2実施形態の半導体装置12の要部断面図である。この図に示す半導体装置12は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置12が、図1を用いて説明した第1実施形態と異なるところは、ソース/ドレイン拡散層11およびシリサイド膜応力印加層13が設けられている半導体基板3の表面部分が、リセスエッチングによって掘り込まれているところにある。これ以外の構成は、第1実施形態と同様である。すなわち、第1実施形態と同様に、単結晶シリコンからなる半導体基板3には、表面を掘り下げてリセスした凹部3aが設けられている。そして、半導体基板3上には、この凹部3aを埋め込む状態でゲート絶縁膜5を介してゲート電極7が設けられている。ゲート電極7の両脇には、絶縁性のサイドウォール9が設けられている。また、本第2実施形態においては、サイドウォール9が設けられたゲート電極7の両脇における半導体基板3の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース/ドレイン拡散層11が設けられている。このソース/ドレイン拡散層11の表面は、シリサイド膜13で覆われている。そして特に本第2実施形態においても、このシリサイド膜13が、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜応力印加層13は、次の製造方法で詳細に説明するように、ソース/ドレイン拡散層9が形成されている半導体基板3の露出面においてシリサイド化されたものであり、ソース/ドレイン拡散層9の深さの範囲において、半導体基板3の表面から十分な深さd1を有して設けられている。ここで、半導体基板3の表面に対する、シリサイド膜応力印加層13の深さd1と、ゲート絶縁膜5およびゲート電極7が埋め込まれた凹部3aの深さ、すなわちチャネル部chの深さd2とは、[d2]<[d1]であることも第1実施形態と同様である。さらに、チャネル部chの深さd2の最適な深さについては、チャネル部chに印加される応力が最も高くなるように、実験的に求められることも第1実施形態と同様である。尚、本第2実施形態では、シリサイド膜応力印加層13の膜厚の範囲、すなわちシリサイド膜応力印加層13の表面と深さd1の位置裏面との間に、凹部3aの底部が配置されることが好ましい。また、この場合であっても、第1実施形態と同様に、シリサイド膜13は、例えばコバルトCo、ニッケルNiプラチナPtなどのシリサイドからなるものであれば、半導体基板3に対して引っ張り応力を印加する応力印加層となり、nチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜13が圧縮応力を持つものであれば、このようなシリサイド膜13を備えた半導体装置12は、pチャンネル型の電界効果型トランジスタに好ましく適用される。またゲート絶縁膜5およびゲート電極7は、第1実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール9を備えている。この構造においては、例えば半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、サイドウォール9によって側壁が規定された溝パターン17が設けられている。この溝パターン17の底面は、さらに半導体基板3部分を掘り下げた凹部3aの底部に設定されている。そして、この溝パターン17の内壁を覆う状態でゲート絶縁膜5が設けられ、このゲート絶縁膜5を介して溝パターン17内を埋め込む状態でゲート電極7が設けられている。尚、このような半導体装置12は、さらに必要に応じて上層絶縁膜19で覆われていても良い。この場合、この上層絶縁膜19と層間絶縁膜15とに、例えばシリサイド膜応力印加層13に達する接続孔21を設け、この接続孔21の底部においてシリサイド膜応力印加層13を介してソース/ドレイン拡散層11に接続された配線23を設けることができる。またゲート絶縁膜5は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率High-K絶縁膜で構成されていることが好ましいことも第1実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。またゲート電極7の構造および構成材料も、第1実施形態で示したと同様の構成および構成材料が適用される。以上のような構成の半導体装置12であっても、半導体基板3においてゲート絶縁膜5との界面側に設けられるチャネル部chが、シリサイド膜応力印加層13間において半導体基板3の表面よりも深い部分に設定された状態となる。これにより、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、シリサイド膜応力印加層13の深さ方向の中間部に位置するチャネル部chに対して集約的に印加されるようになる。したがって、半導体基板3の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜応力印加層13からの応力をより効果的にチャネル部chに対して印加させることができる。この結果、シリサイド膜応力印加層13を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置12のさらなる高機能化を図ることが可能になる。≪第2実施形態の半導体装置の製造方法≫図7は、図6を用いて説明した第2実施形態の半導体装置12の製造方法の特徴部を示す断面工程図である。以下、この図および第1実施形態の製造方法で用いた断面工程図に基づいて第2実施形態の製造方法を説明する。先ず、第1実施形態において図21~図32を用いて説明した工程を同様に行なう。これにより、図71に示すように、単結晶シリコンからなる半導体基板3の表面側に、素子分離31を形成し、さらにハードマスク層39、ダミーのゲート電極膜37、およびダミーのゲート絶縁膜35を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Aを形成する。また、ダミーゲート構造Aの側壁に、絶縁性の第1サイドウォール91と、この外側の第2サイドウォール92とを合わせたサイドウォール9を形成する。さらに、サイドウォール9の外側に、エクステンション11eを有するソースドレイン拡散層11を形成する。次に、図72に示すように、半導体基板3の露出表面、すなわちソース/ドレイン拡散層11の露出表面をリセスエッチングすることによって掘り下げる。その後、図73に示すように、サリサイドプロセス技術によってソースドレイン拡散層11の表面に、コバルトCoニッケルNiプラチナPtなどの金属のシリサイド膜13を応力印加層として形成する。またこのシリサイド膜13により、ソースドレイン拡散層11のコンタクト抵抗を低減させる。この際、ソースドレイン拡散層11の表面、すなわち単結晶シリコンからなる半導体基板3の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜応力印加層13が成長する。このため、ここでは、ソース/ドレイン拡散層11の深さの範囲内において、半導体基板3の表面に対して十分な深さd1となるように、シリサイド膜応力印加層13を成長させることが重要である。以上の後には、第1実施形態において図34~図53を用いて説明した工程を同様に行なう。すなわち、層間絶縁膜15を成膜し、ダミーゲート構造Aにおけるダミーのゲート電極37aが露出するまで層間絶縁膜15の表面をCMP法によって研磨し、その後、ダミーゲート構造Aを除去してなる溝パターン17を形成して溝パターン17の底面に半導体基板3を露出させる。この溝パターン17は、サイドウォール991,92によって側壁が規定されたものになる。次に、溝パターン17の底部における半導体基板3の露出面を掘り下げ、半導体基板3に凹部3aを形成するリセスエッチングを行い、シリサイド膜応力印加層13との間に離間させた位置において溝パターン17を掘り下げる。この際、半導体基板3の表面に対して、シリサイド膜応力印加層13の深さd1とした場合、凹部3aの深さd2すなわちチャネル深さd2が、[d2]<[d1]となるようにする。ただし、本第2実施形態では、シリサイド膜応力印加層13の膜厚の範囲、すなわちシリサイド膜応力印加層13の表面と深さd1の位置裏面との間に、凹部3aの底部が位置するようにリセスエッチングを行なうことが好ましい。さらに、半導体基板3の表面を掘り下げた溝パターン17の内壁を覆う状態で、ゲート絶縁膜5を成膜し、次いでゲート電極材料膜7aを成膜し、これらをCMPによって研磨することにより、溝パターン17内にゲート絶縁膜5を介してゲート電極材料膜7aを残してなるゲート電極7を形成する。その後、必要に応じて、上層絶縁膜19、接続孔21、および配線23を形成する。以上により図6を用いて説明したように、半導体基板3の表面を掘り下げた凹部3a内にゲート絶縁膜5を介して設けられたゲート電極7が設けられ、ゲート電極7両脇のソース/ドレイン拡散層11の表面を覆う状態で半導体基板3の表面よりも深くシリサイド膜応力印加層13を設けた構成の半導体装置12が得られる。そして以上説明した製造方法であっても、第1実施形態の製造方法と同様に、シリサイド膜応力印加層13が形成された状態でダミーゲート構造Aの除去が行われる。このため、シリサイド膜応力印加層13からダミーゲート構造A下の半導体基板3部分に印加される応力が、ダミーのゲート電極37aからの反作用により弱められることが防止される。このため、チャネル部chに対して、シリサイド膜応力印加層13からの応力が効果的に印加された状態となる。また第1実施形態と同様に、ダミーゲート構造Aを除去した溝パターン17の底部の半導体基板3をさらに掘り下げることにより、半導体基板3の表面よりも深い位置がチャネル部chとなる。これにより、このチャネル部chには、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜応力印加層13からの応力を効果的にかつ集約させた状態でチャネル部chに印加させることが可能な構成の半導体装置12を作製することが可能になる。≪第3実施形態の半導体装置の構成≫図8は、本発明を適用した第3実施形態の半導体装置13の要部断面図である。この図に示す半導体装置13は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置13が、図1を用いて説明した第1実施形態と異なるところは、ゲート絶縁膜5が、溝パターン17の内壁全面を覆っておらず、内壁の上部を露出する状態で設けられているところにある。これ以外の構成は、第1実施形態と同様である。すなわち、第1実施形態と同様に、単結晶シリコンからなる半導体基板3には、表面を掘り下げてリセスした凹部3aが設けられている。そして、半導体基板3上には、この凹部3aを埋め込む状態でゲート絶縁膜5を介してゲート電極7が設けられている。ゲート電極7の両脇には、絶縁性のサイドウォール9が設けられている。また、サイドウォール9が設けられたゲート電極7の両脇における半導体基板3の表面側にはソース/ドレイン拡散層11が設けられている。このソース/ドレイン拡散層11の表面は、シリサイド膜13で覆われている。そして特に本第3実施形態においても、このシリサイド膜13が、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜応力印加層13は、次の製造方法で詳細に説明するように、ソース/ドレイン拡散層9が形成されている半導体基板3の露出面においてシリサイド化されたものであり、ソース/ドレイン拡散層9の深さの範囲において、半導体基板3の表面から十分な深さd1を有して設けられている。ここで、半導体基板3の表面に対する、シリサイド膜応力印加層13の深さd1と、ゲート絶縁膜5およびゲート電極7が埋め込まれた凹部3aの深さ、すなわちチャネル部chの深さd2とは、[d2]<[d1]であることも第1実施形態と同様である。さらに、チャネル部chの深さd2の最適な深さについては、チャネル部chに印加される応力が最も高くなるように、実験的に求められることも第1実施形態と同様である。さらに、シリサイド膜応力印加層13の膜厚の範囲、すなわち膜応力印加層13の表面と深さd1の位置裏面との間に、チャネル部chが配置されることが好ましいことも第1実施形態と同様である。また、この場合であっても、第1実施形態と同様に、シリサイド膜13は、例えばコバルトCo、ニッケルNiプラチナPtなどのシリサイドからなるものであれば、半導体基板3に対して引っ張り応力を印加する応力印加層となり、nチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜13が圧縮応力を持つものであれば、このようなシリサイド膜13を備えた半導体装置13は、pチャンネル型の電界効果型トランジスタに好ましく適用される。またゲート絶縁膜5およびゲート電極7は、第1実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール9を備えている。この構造においては、例えば半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、サイドウォール9によって側壁が規定された溝パターン17が設けられている。この溝パターン17の底面は、さらに半導体基板3部分を掘り下げた凹部3aの底部に設定されている。そして、特に本第3実施形態においては、この溝パターン17の下部である凹部3aの内壁を覆うが、溝パターン17の内壁の上部を露出する状態でゲート絶縁膜5が設けられ、このゲート絶縁膜5を介して溝パターン17内を埋め込む状態でゲート電極7が設けられている。尚、このような半導体装置13は、さらに必要に応じて上層絶縁膜19で覆われていても良い。この場合、この上層絶縁膜19と層間絶縁膜15とに、例えばシリサイド膜応力印加層13に達する接続孔21を設け、この接続孔21の底部においてシリサイド膜応力印加層13を介してソース/ドレイン拡散層11に接続された配線23を設けることができる。またゲート絶縁膜5は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率High-K絶縁膜で構成されていることが好ましいことも第1実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。またゲート電極7の構造および構成材料も、第1実施形態で示したと同様の構成および構成材料が適用される。以上のような構成の半導体装置13であっても、半導体基板3においてゲート絶縁膜5との界面側に設けられるチャネル部chが、シリサイド膜応力印加層13間において半導体基板3の表面よりも深い部分に設定された状態となる。これにより、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、シリサイド膜応力印加層13の深さ方向の中間部に位置するチャネル部chに対して集約的に印加されるようになる。したがって、半導体基板3の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜応力印加層13からの応力をより効果的にチャネル部chに対して印加させることができる。この結果、シリサイド膜応力印加層13を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置13のさらなる高機能化を図ることが可能になる。また本第3実施形態では、ゲート絶縁膜5は、溝パターン17の下部を構成する凹部3aの内壁のみに設けられていて、溝パターン17の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜5が、ゲート電極7と配線23との間に存在せず、ゲート電極7-配線23間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。≪第3実施形態の半導体装置の製造方法≫図9~図11は、図8を用いて説明した第3実施形態の半導体装置13の製造方法を示す断面工程図である。以下これらの図に基づいて第3実施形態の製造方法を説明する。先ず、図91に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第1実施形態と同様に行う。次に、図92に示すように、半導体基板3における素子分離31で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部3aを形成する。この凹部3aは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板3のリセスエッチングによって形成する。尚、ここでは、この凹部3aの表面層がチャネル部となるため、凹部3aの深さが第実施形態で説明したチャネル深さd2となる。このチャネル深さd2は、先の第1実施形態と同様であり、後で形成するシリサイド膜応力印加層の深さd1に対して、[d2]<[d1]となるようにする。次に、図93に示すように、半導体基板3の表面を掘り下げた凹部3aの内壁を覆う状態で、CVD法やALD法などにより上述した高誘電率材料からなるゲート絶縁膜5を成膜する。尚、ここでは予め高誘電率材料からなるゲート絶縁膜5を成膜しているが、ゲート絶縁膜5に代えてダミーの酸化膜を形成しても良い。その後、図94に示すように、ゲート絶縁膜5上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜37、さらには窒化シリコンからなるハードマスク層39を順次成膜する。次に、図95に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層39をエッチングし、ハードマスク層39をパターニングする。その後、パターニングされたハードマスク層39上からのエッチングより、ダミーのゲート電極膜37をパターニングしてダミーのゲート電極37aとする。ダミーのゲート電極膜37のパターニングにおいては、高誘電率材料からなるゲート絶縁膜5をストッパにしたエッチングを行うことにより、ダミーゲート構造Aの両脇の半導体基板3の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばHBr/O2などを用いたドライエッチングを行う。また、以上のドライエッチングに続けてゲート絶縁膜5のエッチングを行い、ダミーゲート構造A下のみにゲート絶縁膜5を残す。尚、図示した例においては、ダミーゲート構造Aが凹部3aに対して一致した状態を示している。しかしながら、ダミーゲート構造Aは、凹部3aに重ねて設けられていれば良く、これらのパターンがずれていても良い。すなわち、図101に示すように、ダミーゲート構造Aの側壁に、絶縁性の第1サイドウォール91を形成する。その後、イオン注入によって、ソース/ドレイン拡散層のエクステンション11eを形成するための不純物を、半導体基板3の表面層に導入する。この際、イオン注入の打ち分けによりpMOS領域とnMOS領域とで異なる不純物を導入することは、第1実施形態と同様である。尚、この工程は必要に応じて行えば良い。次いで、図102に示すように、第1サイドウォール91の外側に、絶縁性の第2サイドウォール92を形成する。尚、第1サイドウォール91と、この外側の第2サイドウォール92とを、合わせてサイドウォール9と称する。その後、ソースドレイン拡散層11を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Aと凹部3aとのパターンがずれていて、凹部3aの底面がダミーゲート構造Aから露出している場合、凹部3aの露出部分が第2サイドウォール92で完全に覆われるようにすることが好ましい。その後、図103に示すように、サリサイドプロセス技術によってサイドウォール9の外側のソースドレイン拡散層11の表面に、コバルトCoニッケルNiプラチナPtなどの金属のシリサイド膜13を応力印加層として形成する。またこのシリサイド膜13により、ソースドレイン拡散層11のコンタクト抵抗を低減させる。この際、ソースドレイン拡散層11の表面、すなわち単結晶シリコンからなる半導体基板3の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜応力印加層13が成長する。このため、ここでは、ソース/ドレイン拡散層11の深さの範囲内において、半導体基板3の表面に対して十分な深さd1となり、かつ凹部3aの深さd2に対して[d2]<[d1]となるように、シリサイド膜応力印加層13を成長させることが重要である。その後、図104に示すように、ダミーゲート構造Aおよびシリサイド膜応力印加層13を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜15を成膜する。次いで、図111に示すように、ダミーゲート構造Aにおけるダミーのゲート電極37aが露出するまで層間絶縁膜15の表面をCMP法によって研磨する。次に、図112に示すように、ゲート絶縁膜5を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極37aをドライエッチングにより除去する。これにより、半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、ダミーゲート構造Aを除去してなる溝パターン17を形成する。溝パターン17の底面はゲート絶縁膜5で覆われた状態となるが、この溝パターン17は、凹部3aに重ねて形成される。またこの溝パターン17は、サイドウォール991,92によって側壁が規定されたものになる。尚、本実施例では予め高誘電率膜からなるゲート絶縁膜3を形成してあるが、ダミーのゲート絶縁膜を形成している場合は、ここでダミーのゲート絶縁膜も除去する。次に、図113に示すように、溝パターン17の内部を埋め込む状態でゲート電極7を形成する。この際、先ず溝パターン17の内部を埋め込む状態で、ゲート絶縁膜5を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をCVD法、PVD法、またはALD法によって成膜する。このゲート電極材料膜7は、単層または積層構造であって良く、第1実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜15が露出するまで、ゲート電極材料膜をCMPによって研磨する。これにより、溝パターン17内に、ゲート絶縁膜5を介してゲート電極材料膜を残してなるゲート電極7を形成する。尚、ダミーゲート絶縁膜を除去していた場合は、ゲート電極材料膜の成膜前に、ゲート絶縁膜を成膜しておくものとする。以上の後には必要に応じて、図114に示すように、層間絶縁膜15およびゲート電極7を覆う状態で、酸化シリコンからなる上層絶縁膜19を成膜する。次いで、上層絶縁膜19および層間絶縁膜15に、シリサイド膜応力印加層13に達する接続孔21を形成する。そして、これらの接続孔21を埋め込むプラグおよびこれに接続する配線23を形成する。以上により図8を用いて説明したように、半導体基板3の表面を掘り下げた凹部3a内にゲート絶縁膜5を介して設けられたゲート電極7が設けられ、ゲート電極7両脇のソース/ドレイン拡散層11の表面を覆う状態で半導体基板3の表面よりも深くシリサイド膜応力印加層13を設けた構成の半導体装置13が得られる。そして以上説明した製造方法であっても、図112を用いて説明したように、シリサイド膜応力印加層13が形成された状態でダミーのゲート電極37aの除去が行われる。このため、シリサイド膜応力印加層13からダミーゲート構造A下の半導体基板3部分に印加される応力が、ダミーのゲート電極37aからの反作用により弱められることが防止される。このため、チャネル部chに対して、シリサイド膜応力印加層13からの応力が効果的に印加された状態となる。また、半導体基板3をさらに掘り下げた凹部3aを溝パターン17の底部としたことにより、半導体基板3の表面よりも深い位置がチャネル部chとなる。これにより、このチャネル部chには、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜応力印加層13からの応力を効果的にかつ集約させた状態でチャネル部chに印加させることが可能な構成の半導体装置13を作製することが可能になる。≪第3実施形態の半導体装置の製造方法変形例≫図12~図14は、図8を用いて説明した第3実施形態の半導体装置13の製造方法の変形例を示す断面工程図である。以下これらの図に基づいて第3実施形態の製造方法の変形例を説明する。先ず、図121、2は、第3実施形態の手順と同様に行なう。すなわち、図121に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第1実施形態と同様に行う。次に、図122に示すように、半導体基板3における素子分離31で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部3aを形成する。この凹部3aは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板3のリセスエッチングによって形成する。尚、ここでは、この凹部3aの表面層がチャネル部となるため、凹部3aの深さが第実施形態で説明したチャネル深さd2となる。このチャネル深さd2は、先の第1実施形態と同様に例と同様であり、後で形成するシリサイド膜応力印加層の深さd1に対して、[d2]<[d1]となるようにする。次に、図123に示すように、半導体基板3の表面を掘り下げた凹部3aの内壁を覆う状態で、CVD法やALD法などにより上述した高誘電率材料からなるゲート絶縁膜5を成膜する。そしてこの変形例では、さらにゲート絶縁膜5上に、キャップ膜50をCVD法、PVD法、またはALD法などにより成膜する。このキャップ膜50は、以降の工程においてゲート絶縁膜5を保護するためのものである。このようなキャップ膜50として、例えば窒化チタンTiN膜を1~10nm程度の膜厚で形成する。その後、図124に示すように、キャップ膜50上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜37、さらには窒化シリコンからなるハードマスク層39を順次成膜する。次に、図125に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層39をエッチングし、ハードマスク層39をパターニングする。その後、パターニングされたハードマスク層39上からのエッチングより、ダミーのゲート電極膜37をパターニングしてダミーのゲート電極37aとする。またこのダミーのゲート電極37のエッチングに続けて、キャップ膜50、さらにはゲート絶縁膜5のエッチングを行う。これにより、ダミーゲート構造A下のみにゲート絶縁膜5を残す。その後、図131~図141までは、第3実施形態において図101~図111を用いて説明したと同様に行なう。すなわち図131に示すように、ダミーゲート構造Aの側壁に、絶縁性の第1サイドウォール91を形成する。その後、イオン注入によって、ソース/ドレイン拡散層のエクステンション11eを形成するための不純物を、半導体基板3の表面層に導入する。この際、イオン注入の打ち分けによりpMOS領域とnMOS領域とで異なる不純物を導入することは、第1実施形態と同様である。尚、この工程は必要に応じて行えば良い。次いで、図132に示すように、第1サイドウォール91の外側に、絶縁性の第2サイドウォール92を形成する。尚、第1サイドウォール91と、この外側の第2サイドウォール92とを、合わせてサイドウォール9と称する。その後、ソースドレイン拡散層11を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Aと凹部3aとのパターンがずれていて、凹部3aの底面がダミーゲート構造Aから露出している場合、凹部3aの露出部分が第2サイドウォール92で完全に覆われるようにすることが好ましい。その後、図133に示すように、サリサイドプロセス技術によってソースドレイン拡散層11の表面に、コバルトCoニッケルNiプラチナPtなどの金属のシリサイド膜13を応力印加層として形成する。またこのシリサイド膜13により、ソースドレイン拡散層11のコンタクト抵抗を低減させる。この際、ソースドレイン拡散層11の表面、すなわち単結晶シリコンからなる半導体基板3の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜応力印加層13が成長する。このため、ここでは、ソース/ドレイン拡散層11の深さの範囲内において、半導体基板3の表面に対して十分な深さd1となり、かつ凹部3aの深さd2に対して[d2]<[d1]となるように、シリサイド膜応力印加層13を成長させることが重要である。その後、図134に示すように、ダミーゲート構造Aおよびシリサイド膜応力印加層13を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜15を成膜する。次いで、図141に示すように、ダミーゲート構造Aにおけるダミーのゲート電極37aが露出するまで層間絶縁膜15の表面をCMP法によって研磨する。その後、図142に示すように、キャップ膜50をエッチングストッパーとして、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極37aをドライエッチングにより除去する。これにより、高誘電率材料からなるゲート絶縁膜5にダメージが入ることを抑制する。次に、図143に示すように、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜50を選択的に除去する。これにより、半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、溝パターン17を形成する。溝パターン17の底面はゲート絶縁膜5で覆われた状態となるが、この溝パターン17は、凹部3aに重ねて形成される。またこの溝パターン17は、サイドウォール991,92によって側壁が規定されたものになる。その後、図144、5に示す工程は、第3実施形態において図113、4を用いて説明したと同様に行なう。すなわち、先ず図144に示すように、溝パターン17の内部を埋め込む状態でゲート電極7を形成する。この際、先ず溝パターン17の内部を埋め込む状態で、ゲート絶縁膜5を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をCVD法、PVD法、またはALD法によって成膜する。このゲート電極材料膜7は、単層または積層構造であって良く、第1実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜15が露出するまで、ゲート電極材料膜をCMPによって研磨する。これにより、溝パターン17内に、ゲート絶縁膜5を介してゲート電極材料膜を残してなるゲート電極7を形成する。以上の後には必要に応じて、図8にも示したように、層間絶縁膜15およびゲート電極7を覆う状態で、酸化シリコンからなる上層絶縁膜19を成膜する。次いで、上層絶縁膜19および層間絶縁膜15に、シリサイド膜応力印加層13に達する接続孔21を形成する。そして、これらの接続孔21を埋め込むプラグおよびこれに接続する配線23を形成する。以上により図8を用いて説明したように、半導体基板3の表面を掘り下げた凹部3a内にゲート絶縁膜5を介して設けられたゲート電極7が設けられ、ゲート電極7両脇のソース/ドレイン拡散層11の表面を覆う状態で半導体基板3の表面よりも深くシリサイド膜応力印加層13を設けた構成の半導体装置13が得られる。そして以上説明した製造方法であっても、図142を用いて説明したように、シリサイド膜応力印加層13が形成された状態でダミーのゲート電極37aの除去が行われる。このため、シリサイド膜応力印加層13からダミーのゲート電極37a下の半導体基板3部分に印加される応力が、ダミーのゲート電極37aからの反作用により弱められることが防止される。このため、チャネル部chに対して、シリサイド膜応力印加層13からの応力が効果的に印加された状態となる。また、半導体基板3をさらに掘り下げた凹部3aを溝パターン17の底部としたことにより、半導体基板3の表面よりも深い位置がチャネル部chとなる。これにより、このチャネル部chには、シリサイド膜応力印加層13の深さ方向にわたって当該シリサイド膜応力印加層13間の半導体基板3部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜応力印加層13からの応力を効果的にかつ集約させた状態でチャネル部chに印加させることが可能な構成の半導体装置13を作製することが可能になる。また本第3実施形態の変形例の作製手順では、ゲート絶縁膜5上にキャップ膜50を設け、ダミーのゲート電極37aを除去する際のエッチングストッパーとしたことにより、予めゲート絶縁膜5を形成しておく手順であっても、ダミーのゲート電極37aを除去する際のエッチングダメージがゲート絶縁膜5に加わることが防止でき、ゲート絶縁膜5の膜質を維持できる。尚、本第3実施形態の変形例の作製手順では、キャップ膜50を除去する構成としたが、キャップ膜50はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜50は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。≪第4実施形態の半導体装置の構成≫図15は、本発明を適用した第4実施形態の半導体装置14の要部断面図である。この図に示す半導体装置14は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置14が、図1を用いて説明した第1実施形態と異なるところは、第1にソース/ドレイン拡散層11およびシリサイド膜13が設けられている半導体基板3の表面部分が、リセスエッチングによって掘り込まれているところにある。また第2に、応力印加層として、ストレスライナー膜応力印加層53が設けられているところにある。これ以外の構成は、第1実施形態と同様である。すなわち、第1実施形態と同様に、単結晶シリコンからなる半導体基板3には、表面を掘り下げてリセスした凹部3aが設けられている。そして、半導体基板3上には、この凹部3aを埋め込む状態でゲート絶縁膜5を介してゲート電極7が設けられている。ゲート電極7の両脇には、絶縁性のサイドウォール9が設けられている。また、本第4実施形態においては、サイドウォール9が設けられたゲート電極7の両脇における半導体基板3の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース/ドレイン拡散層11が設けられている。このソース/ドレイン拡散層11の表面は、シリサイド膜13で覆われている。さらに本第4実施形態においては、このシリサイド層13上からサイドウォール9の側壁にかけてが、連続してストレスライナー膜53で覆われている。ここでストレスライナー膜53は、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜53は、例えば窒化シリコンからなり、nMOS領域には半導体基板3に対して引張応力を与える材質が適用され、pMOS領域には半導体基板3に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜応力印加層53は、半導体基板3の表面から十分な深さd1’を有して設けられている。ここで、半導体基板3の表面に対する、ストレスライナー膜応力印加層53の深さd1’と、ゲート絶縁膜5およびゲート電極7が埋め込まれた凹部3aの深さ、すなわちチャネル部chの深さd2とは、[d2]<[d1’]であることとする。さらに、チャネル部chの深さd2の最適な深さについては、チャネル部chに印加される応力が最も高くなるように、実験的に求められることは第1実施形態と同様である。尚、本第4実施形態では、ストレスライナー膜応力印加層53の膜厚の範囲、すなわちストレスライナー膜応力印加層53の表面と深さd1’の位置裏面との間に、凹部3aの底部が配置されることが好ましい。また本第4実施形態においても、シリサイド膜13が、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層として設けられていても良い。これにより、シリサイド膜13とストレスライナー膜53との積層構造として応力印加層が構成されることになる。この場合であっても、第1実施形態と同様に、シリサイド膜13は、例えばコバルトCo、ニッケルNiプラチナPtなどのシリサイドからなるものであれば、半導体基板3に対して引っ張り応力を印加する応力印加層となり、nチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜13が圧縮応力を持つものであれば、このようなシリサイド膜13を備えた半導体装置12は、pチャンネル型の電界効果型トランジスタに好ましく適用される。またゲート絶縁膜5およびゲート電極7は、第1実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール9を備えている。この構造においては、例えば半導体基板3とシリサイド膜応力印加層13とを覆う層間絶縁膜15に、サイドウォール9によって側壁が規定された溝パターン17が設けられている。この溝パターン17の底面は、さらに半導体基板3部分を掘り下げた凹部3aの底部に設定されている。そして、この溝パターン17の内壁を覆う状態でゲート絶縁膜5が設けられ、このゲート絶縁膜5を介して溝パターン17内を埋め込む状態でゲート電極7が設けられている。尚、このような半導体装置14は、さらに必要に応じて上層絶縁膜19で覆われていても良い。この場合、この上層絶縁膜19と層間絶縁膜15とに、例えばシリサイド膜応力印加層13に達する接続孔21を設け、この接続孔21の底部においてシリサイド膜応力印加層13を介してソース/ドレイン拡散層11に接続された配線23を設けることができる。またゲート絶縁膜5は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率High-K絶縁膜で構成されていることが好ましいことも第1実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。またゲート電極7の構造および構成材料も、第1実施形態で示したと同様の構成および構成材料が適用される。以上のような構成の半導体装置14であっても、半導体基板3においてゲート絶縁膜5との界面側に設けられるチャネル部chが、シリサイド膜13とストレスライナー膜53との積層構造からなる応力印加層において半導体基板3の表面よりも深い部分に設定された状態となる。これにより、ストレスライナー膜53とシリサイド膜13とからなる応力印加層の深さ方向にわたって半導体基板3部分に印加される応力が、応力印加層の深さ方向の中間部に位置するチャネル部chに対して集約的に印加されるようになる。したがって、半導体基板3の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部chに対して印加させることができる。この結果、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置14のさらなる高機能化を図ることが可能になる。≪第4実施形態の半導体装置の製造方法≫図16~18は、図15を用いて説明した第4実施形態の半導体装置14の製造方法の特徴部を示す断面工程図である。以下、この図および第1実施形態の製造方法で用いた断面工程図に基づいて第4実施形態の製造方法を説明する。先ず、第1実施形態において図21~図32を用いて説明した工程を同様に行なう。これにより、図161に示すように、単結晶シリコンからなる半導体基板3の表面側に、素子分離31を形成し、さらにハードマスク層39、ダミーのゲート電極膜37、およびダミーのゲート絶縁膜35を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Aを形成する。また、ダミーゲート構造Aの側壁に、絶縁性の第1サイドウォール91と、この外側の第2サイドウォール92とを合わせたサイドウォール9を形成する。さらに、サイドウォール9の外側に、エクステンション11eを有するソースドレイン拡散層11を形成する。次に、図162に示すように、半導体基板3の露出表面、すなわちソース/ドレイン拡散層11の露出表面をリセスエッチングすることによって掘り下げる。この際、掘り下げたリセス表面が、以降に形成するストレスライナー膜の深さを決めるため、ここではソース/ドレイン拡散層11の深さの範囲内において、十分な深さで半導体基板3を掘り下げることが重要である。その後、図163に示すように、サリサイドプロセス技術によってソースドレイン拡散層11の表面に、コバルトCoニッケルNiプラチナPtなどの金属のシリサイド膜13を応力印加層として形成する。またこのシリサイド膜13により、ソースドレイン拡散層11のコンタクト抵抗を低減させる。この際、ソースドレイン拡散層11の表面、すなわち単結晶シリコンからなる半導体基板3の表面においては、シリサイド化の進行にともなってリセス表面の上方にもシリサイド膜13が成長する。このため、ここで成長したシリサイド膜13の表面が、次に形成するストレスライナー膜の深さd1’となる。次に、図171に示すように、ダミーゲート構造Aおよびシリサイド膜応力印加層13を埋め込む状態で、ストレスライナー膜53を成膜する。この際、nMOS領域には引張応力を有するストレスライナー膜53を、pMOS領域には圧縮応力を有するストレスライナー膜53を形成する。このようなストレスライナー膜53形成は、例えば以下のように行う。すなわち、nMOS領域に形成する引張応力を有するストレスライナー膜53は、プラズマCVD法によって、成膜した窒化シリコン膜を用いる。このような窒化シリコン膜の成膜は、成膜雰囲気内にN2ガス500~2000sccm、NH3ガス500~1500sccm、SiH4ガス50~300sccmをそれぞれの流量で供給し、基板温度200~400°C、成膜雰囲気内圧力5~15Torr、RFパワー50~500Wの条件で化学反応させる。さらに成膜後、Heガス10~20slmを供給し、温度400~600°C、圧力5~15Torr、UVランプパワーが1~10kWの条件でUV照射処理を行う。これにより、膜厚が40nm程度で、1.2GPa程度の引張応力を有する窒化シリコン膜がストレスライナー膜53として成膜される。尚、ストレスライナー膜53の膜厚、および引張応力は、上述した値に限定されるものではない。一方、pMOS領域に形成する圧縮応力を有するストレスライナー膜53についても、プラズマCVD法によって、成膜した窒化シリコン膜が用いられる。このような窒化シリコン膜の成膜は、成膜雰囲気内にH2ガス1000~5000sccm、N2ガス500~2500sccm、Arガス1000~5000sccm、NH3ガス50~200sccm、トリメチルシランガス10~50sccmをそれぞれの流量で供給し、基板温度400~600°C、成膜雰囲気内圧力1~5Torr、RFパワー50~500Wの条件で化学反応させて行われる。これにより、膜厚が40nm程度で、1.2GPa程度の圧縮応力を有する窒化シリコン膜がストレスライナー膜53として成膜される。尚、ストレスライナー膜53の膜厚、および圧縮応力は、上述した値に限定されるものではない。次に、図172に示すように、ダミーゲート構造Aを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜15を成膜する。次いで、図173に示すように、ダミーゲート構造Aにおけるダミーのゲート電極37aが露出するまで層間絶縁膜15の表面をCMP法によって研磨する。次に、図174に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極37aをドライエッチングにより除去し、さらに酸化シリコンからなるダミーのゲート絶縁膜35をウェットエッチングにより除去する。これにより、半導体基板3を覆う層間絶縁膜15に、ダミーゲート構造Aを除去してなる溝パターン17を形成し、さらに、溝パターン17の底部における半導体基板3の露出面を掘り下げるリセスエッチングを行う。この際、半導体基板3の表面に対して、ストレスライナー膜応力印加層53の深さd1’とした場合、凹部3aの深さd2すなわちチャネル深さd2が、[d2]<[d1’]となるようにする。尚、この範囲においての凹部3aのチャネル深さd2の最適値については、ここで形成するMOSトランジスタ電界効果トランジスタのチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。またここでは、ストレスライナー膜応力印加層53の膜厚の範囲、すなわちストレスライナー膜応力印加層53の表面と深さd1’の位置裏面との間に、凹部3aの底部が位置するようにリセスエッチングを行なうことが好ましい。次に、図181に示すように、溝パターン17の内部を埋め込む状態で、ゲート絶縁膜5を介してゲート電極材料膜7aを成膜する。ここでは、CVD法やALD法などにより、上述した高誘電率材料からなるゲート絶縁膜5を成膜することが好ましい。その後、溝パターン17の内部を埋め込む状態で、ゲート絶縁膜5を介してゲート電極材料膜7aを成膜する。ここでは、ゲート電極材料膜7aとして、メタルゲート用の金属層をCVD法、PVD法、またはALD法によって成膜する。このゲート電極材料膜7aは、単層または積層構造であって良く、第1実施形態の装置の構成において述べた各材料を用いて成膜されることとする。次に、図182に示すように、層間絶縁膜15が露出するまで、ゲート電極材料膜7aとゲート絶縁膜5をCMPによって研磨する。これにより、溝パターン17内に、ゲート絶縁膜5を介してゲート電極材料膜7aを残してなるゲート電極7を形成する。以上の後には必要に応じて、図183に示すように、層間絶縁膜15およびゲート電極7を覆う状態で、酸化シリコンからなる上層絶縁膜19を成膜する。次いで、上層絶縁膜19、層間絶縁膜15、およびストレスライナー膜53に、シリサイド膜13に達する接続孔21を形成する。そして、これらの接続孔21を埋め込むプラグおよびこれに接続する配線23を形成する。以上により図15を用いて説明したように、半導体基板3の表面を掘り下げた凹部3a内にゲート絶縁膜5を介して設けられたゲート電極7が設けられ、ゲート電極7両脇のソース/ドレイン拡散層11上のシリサイド膜13表面を覆う状態で、半導体基板3の表面よりも深くストレスライナー膜応力印加層53を設けた構成の半導体装置14が得られる。そして以上説明した製造方法によれば、図174を用いて説明したように、ストレスライナー膜応力印加層53が形成された状態でダミーゲート構造Aを除去することにより、ストレスライナー膜応力印加層53からダミーゲート構造A下の半導体基板3部分に印加される応力が、ダミーのゲート電極37aからの反作用により弱められることが防止される。このため、チャネル部chに対して、ストレスライナー膜応力印加層53からの応力が効果的に印加された状態となる。そして、ダミーゲート構造Aを除去した溝パターン17の底部の半導体基板3をさらに掘り下げることにより、半導体基板3の表面よりも深い位置がチャネル部chとなる。これにより、このチャネル部chには、ストレスライナー膜応力印加層53の深さ方向にわたって当該ストレスライナー膜応力印加層53間の半導体基板3部分に印加される応力が、集約的に印加されるようになる。したがって、ストレスライナー膜応力印加層53からの応力を効果的にかつ集約させた状態でチャネル部chに印加させることが可能な構成の半導体装置14を作製することが可能になる。尚、上述した第4実施形態の製造方法では、溝パターン17を形成してその底部の半導体基板3をリセスエッチングによって掘り下げて、半導体基板3に凹部3aを形成する手順を説明した。しかしながら、本第4実施形態のようにストレスライナー膜53を応力印加層とした半導体装置の製造にも、第3実施形態を適用し、予め半導体基板3をリセスエッチングして凹部3aを形成してゲート絶縁膜5を形成した後に、溝パターン17を形成する手順を適用しても良い。尚この場合、第3実施形態において図102を用いて説明したようにソース/ドレイン拡散層11を形成した後、ソース/ドレイン拡散層11の表面を掘り下げ、この上部に絶縁性のストレスライナー膜からなる前記応力印加層を形成する手順とする。このような手順を適用することにより、溝パターン17の側壁上部にゲート絶縁膜が形成されない構成の半導体装置の作製が可能となる。これにより、第3実施形態で説明したように、高誘電率材料からなるゲート絶縁膜5がゲート電極7と配線23との間に存在せず、ゲート電極7-配線23間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。≪第5実施形態の半導体装置の構成≫図19は、本発明を適用した第5実施形態の半導体装置15の要部断面図である。この図に示す半導体装置15が、図15に示した第4実施形態の半導体装置と異なるところは、ソース/ドレイン拡散層11の表面にシリサイド膜13を設けておらず、ソース/ドレイン拡散層11の上面に直接ストレスライナー膜53を設けているところにある。これ以外の構成は、第4実施形態と同様である。ここでストレスライナー膜53は、第4実施形態と同様であり、ゲート電極7下部における半導体基板3のチャネル部chに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜53は、例えば窒化シリコンからなり、nMOS領域には半導体基板3に対して引張応力を与える材質が適用され、pMOS領域には半導体基板3に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜応力印加層53は、半導体基板3の表面から十分な深さd1’を有して設けられている。また半導体基板3の表面に対する、ストレスライナー膜応力印加層53の深さd1’と、ゲート絶縁膜5およびゲート電極7が埋め込まれた凹部3aの深さ、すなわちチャネル部chの深さd2とは、[d2]<[d1’]であることは、第4実施形態と同様である。さらに、ストレスライナー膜応力印加層53の膜厚の範囲、すなわちストレスライナー膜応力印加層53の表面と深さd1’の位置裏面との間に、凹部3aの底部が配置されることが好ましいことも、第4実施形態と同様である。尚、以上のような第5実施形態の半導体装置15の製造手順は、第4実施形態で説明した製造手順においてシリサイド膜13の形成工程を省けば良い。このような構成の半導体装置15であっても、第4実施形態と同様の効果を得ることができる。またさらに、nMOS領域とpMOS領域とに、例えば一般的に用いられているコバルトCo、ニッケルNiプラチナPtなどのシリサイド膜を設けた場合、これらのシリサイド膜13は、半導体基板3に対して引張応力を印加する。このため、pチャンネル型の電界効果型トランジスタに対しては、ストレスライナー膜から効果的に圧縮応力を印加することが困難である。したがって、シリサイド膜を除去した本第5実施形態の構成っであれば、pMOS領域にも、ストレスライナー膜53から効果的に圧縮応力を印加することが可能になる。"