出力手段と、データを保持する記憶領域を備え前記出力手段に当該記憶領域のデータを供給するフェッチ手段と、前記出力手段がデータを要求する前に前記出力手段に送信すべきデータを外部に要求するプリフェッチ手段と、を有するデータ供給装置であって、前記フェッチ手段は、外部より受信するデータを前記記憶領域の一部である受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域を送信領域として割り当て、前記出力手段は前記フェッチ手段によって送信領域として割り当てられた領域のデータを出力することを特徴とするデータ供給装置。前記フェッチ手段は、前記記憶領域の一部を前記受信領域として割り当て、外部より供給されるデータを当該受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域を送信領域として再び割り当てることを特徴とする請求項1に記載のデータ供給装置。複数のステージを有するパイプライン手段を更に有し、前記フェッチ手段は前記複数のステージのうちの1つにデータを供給し、前記プリフェッチ手段は前記フェッチ手段がデータを供給するステージに先行するステージの動作に応じてデータを要求することを特徴とする請求項1又は2に記載のデータ供給装置。前記プリフェッチ手段で要求されたデータが前記フェッチ手段に届いたときに前記受信領域を管理する管理情報を更新することを特徴とする請求項1乃至3のいずれか1項に記載のデータ供給装置。前記記憶領域に対する前記受信領域の容量を変更することを特徴とする請求項1乃至4のいずれか1項に記載のデータ供給装置。前記受信領域の管理情報に基づいて前記プリフェッチ手段のデータ要求を停止することを特徴とする請求項4に記載のデータ供給装置。前記受信領域の管理情報に基づいて前記フェッチ手段からのデータ供給を待機することを特徴とする請求項4又は6に記載のデータ供給装置。前記プリフェッチ手段と前記フェッチ手段との間に中間待ち行列を備えることを特徴とする請求項1乃至7のいずれか1項に記載のデータ供給装置。請求項1乃至8のいずれか1項に記載のデータ供給装置と、キャッシュ判定手段とを備え、前記フェッチ手段の前記記憶領域に前記キャッシュ判定手段に対応するキャッシュデータを格納することを特徴とするキャッシュ装置。ラウンドロビン方式のリプレイス手法を用いることを特徴とする請求項9に記載のキャッシュ装置。連想ライン選択方式がフルアソシアティブ方式であることを特徴とする請求項9に記載のキャッシュ装置。連想ライン選択方式がセットアソシアティブ方式であることを特徴とする請求項9に記載のキャッシュ装置。連想ライン選択方式がダイレクトマップ方式であることを特徴とする請求項9に記載のキャッシュ装置。前記フェッチ手段は前記受信領域を示す受信ポインタと前記送信領域を示すデータポインタとを管理し、当該受信ポインタ又はデータポインタを更新することによって、前記受信領域又は前記送信領域の割り当てを変更することを特徴とする請求項1乃至8のいずれか1項に記載のデータ供給装置。出力手段と、前記出力手段が要求する前に前記出力手段に送信すべきデータを要求するプリフェッチ手段と、データを保持する記憶領域と、を有するデータ供給装置によるデータ供給方法であって、外部より受信するデータを前記記憶領域の一部である受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域を送信領域として割り当て、前記出力手段は前記フェッチ手段によって送信領域として割り当てられた領域のデータを出力することを特徴とするデータ供給方法。出力手段と、前記出力手段が要求する前にキャッシュ判定により前記出力手段に送信すべきデータを要求するプリフェッチ手段と、データを保持する記憶領域と、を有するデータ供給装置を有するキャッシュ装置のキャッシュ方法であって、外部より受信するデータを前記記憶領域の一部である受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域をキャッシュ領域として割り当て、前記出力手段は前記フェッチ手段によってキャッシュ領域として割り当てられた領域のデータを出力することを特徴とするキャッシュ方法。出力手段と、前記出力手段が要求する前に前記出力手段に送信すべきデータを要求するプリフェッチ手段と、データを保持する記憶領域と、を有するデータ供給装置に以下の手順を動作させるプログラムであって、外部より受信するデータを前記記憶領域の一部である受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域を送信領域として割り当て、前記出力手段は前記フェッチ手段によって送信領域として割り当てられた領域のデータを出力することを特徴とするプログラム。しかしながら特許文献1の技術では、キャッシュメモリとは別に動作するリフィルデータを一旦、格納するためのフィルFIFOが必要となる。本発明の目的は、処理性能を維持しながら、回路規模を削減することである。上記目的を達成するため、本発明に係るデータ供給装置は、出力手段と、前記出力手段にデータを保持する記憶領域を備え、前記出力手段に当該記憶領域のデータを供給するフェッチ手段と、前記出力手段がデータを要求する前に、前記出力手段に供給すべきデータを外部に要求するプリフェッチ手段と、を備えるデータ供給装置であって、前記フェッチ手段は、前記記憶領域の一部を外部より供給されるデータを受信領域に格納し、前記プリフェッチ手段の要求に応じて当該要求に対応するデータを保持している受信領域を送信領域として割り当て、前記出力手段は前記フェッチ手段によって送信領域として割り当てられた領域のデータを出力することを特徴とする。本発明によれば、ノンブロッキング動作で動作する装置にデータを供給するデータ供給装置について、処理性能を維持しつつフィルFIFOを削減し回路規模を低減できる。まず、前述の特許文献1について説明を補足する。特許文献1の技術では、キャッシュメモリとは別に動作するリフィルデータを一旦、格納するためのフィルFIFOが必要となる。前述のようにキャッシュデータの読み書き先である記憶装置には、安価なDRAMを搭載する。一般的にDRAMへの読み書きは、ある程度の連続した記憶領域を一度にデータ要求バーストアクセスする方がメモリ帯域の効率が良い。そのため、DRAMへのアクセス単位は、このバーストアクセスによる読み書き単位が望ましい。DRAMを製造するときの半導体プロセスの微細化と製品ニーズから、DRAMは製造世代と共に内部動作周波数は年々高くなっている。当然、このバーストアクセスによる読み書きの単位も、年々大きくなる傾向がある。高性能を要求する製品ニーズから、今後もDRAMの読み書きの単位が大きくなり続けると予想される。キャッシュ装置では、1つのキャッシュタグキャッシュアドレスに対応するキャッシュデータキャッシュラインを、このバーストアクセスによる読み書き単位の整数倍に合わせることが多い。1つのキャッシュミスに対応する、前記リフィルデータの読み書き単位リフィル長は、当然ながら、このキャッシュラインと同容量となる。例えば、上記のDRAMとの関係でリフィルデータの読み書き単位は32バイト~128バイトに及ぶ。前述のフィルFIFOは、先の中間待ち行列FIFOの中にある、キャッシュミスのコマンド数に対応したリフィルデータを十分格納する容量が必要となる。組み込み機器では、前記リフィルレイテンシは数十サイクルから数百サイクルに及ぶので、中間待ち行列FIFOの段数もそれに準ずる。例えば、キャッシュヒット率が75の場合、中間待ち行列FIFOの25はキャッシュミスとなる。中間待ち行列FIFOが128段なら、フィルFIFOは、128段の25である32段が必要となる。先ほどのリフィルデータの読み出し単位を考慮するとフィルFIFOは1Kバイト~4Kバイトの容量となり、組込み機器において無視してよいほど小さいとは言えない。特許文献1の技術のキャッシュ装置では、1プリフェッチ論理でキャッシュヒット/ミス評価で使用するキャッシュタグの記憶領域、2中間待ち行列FIFOの記憶領域、3フェッチ論理のフィルFIFOの記憶領域、4フェッチ論理のキャッシュデータを格納するキャッシュメモリの記憶領域、が必要となる。前述の説明の通り、このうち回路規模に大きな影響を与えるのは、リフィル長の大きな3フィルFIFOと、4キャッシュメモリであり、特許文献1のように3フィルFIFOと、4キャッシュメモリが別のハードウエア構成として存在すると回路規模が増加してしまう。なお、2中間待ち行列は、FIFO段数は多いものの、キャッシュヒット/ミス評価結果のフラグとキャッシュメモリの格納先のアドレスを伝搬するだけでよく、後述するようにFIFOそのもののデータ長は、リフィル長に比べ非常に小さい。<第1実施形態>以下、添付の図面を参照して本発明の好適な実施形態を説明する。キャッシュ装置を組み込んだ処理装置と、このキャッシュ装置について詳細説明する。処理装置図1は、第1実施形態による処理装置の全体構成の一例を示すブロック図である。処理装置には、CPU160、外部の記憶装置外部メモリであるDRAM165、DRAMコントローラ166とシステムバス164が含まれる。また、DRAM165に対するデータの読み書きのために、データ読み出し用のDMACDirectMemoryAccessControllerであるRDMAC162とデータ書き込み用のWDMAC163も含まれる。また処理装置には、画像処理などのデータ処理を行うデータ処理装置101と、本発明のキャッシュ装置110が含まれる。なおデータ処理装置に含める処理装置の数は任意であり、処理装置の各々は、高速に固定処理するパイプライン回路で構成されていてもよいし、低速ではあるが、柔軟に処理内容を変更可能なプロセッサとプログラムで構成されていてもよい。CPU160は、制御バス161を介してRDMAC162、WDMAC163、データ処理装置101を制御し、処理装置全体を統括制御する。CPU160の指示によりRDMAC162は、システムバス164、DRAMコントローラ166を介してDRAM165に格納された画像やプログラムなどのデータを読み出し、データ処理装置101に入力する。データ処理装置101は、所望のデータ処理を行い、処理結果の画像などのデータをWDMAC163に送り出す。このとき、WDMAC163は予めCPU160から指示されており、データ処理装置101から受け取ったデータをシステムバス164、DRAMコントローラ166を介してDRAM165に格納する。処理装置は、前述の一連の動作を実行することにより画像処理等のデータ処理を実施するのである。前述のデータ処理の過程で、データ処理装置101は、接続されたキャッシュ装置110を介して、DRAM165から各種必要な対象データ画像、映像、設定値、テーブル、属性情報などを読み出してデータ処理に使用できる。またデータ処理装置101がプロセッサとプログラムで構成されている場合、キャッシュ装置110を介してプログラムを逐次的に読み出して処理を実行することも可能である。データ供給装置次にデータ供給装置キャッシュ装置の動作について詳細説明する。前述のデータ処理装置101は、データ供給装置キャッシュ装置を介してDRAM165からデータを読み出すときに、DRAM165上のデータの格納アドレス113を、I/F112を介してキャッシュ判定部120に入力する。そして入力された格納アドレス113をもとにキャッシュ判定部120でキャッシュヒットもしくはキャッシュミスが判定される。キャッシュ判定部さらに図2を用いて図1記載の処理装置のキャッシュ判定部120の回路構成の一例について詳細説明する。第1実施形態では、連想ライン選択方式がフルアソシアティブ方式のキャッシュ装置について説明する。前述の格納アドレス113がキャッシュ判定部120へ入力される。キャッシュ判定部120には、8個のキャッシュタグ230が記憶されており、8ノードのフルアソシアティブ方式のキャッシュ装置となる。また8個のキャッシュタグ230には、[0]~[7]の番号が予め定められており、対応するキャッシュメモリの相対キャッシュライン番号を示している。相対番号である理由は後述する。入力された格納アドレス113と8個のキャッシュタグ230は、8個の比較器220で、一致が判定される。そして比較器220から8個の比較結果228が判定器250に出力される。8個の比較結果228のうち、1つでも一致であれば、キャッシュヒットと評価される。8個の比較結果228のうち、いずれも一致でなければ、キャッシュミスと評価される。評価結果はキャッシュミスフラグ240として、キャッシュ判定部120から出力される。評価結果がキャッシュヒットの場合、一致したキャッシュタグの相対ライン番号が、ライン番号245としてキャッシュ判定部120から出力される。また評価結果が、キャッシュミスの場合分岐255のYES、入力された格納アドレス113がキャッシュタグ230へ書き込まれ、キャッシュタグが更新される。キャッシュタグ230は、シフトレジスタで構造された記憶領域である。評価結果がキャッシュミスの場合、シフト動作によりキャッシュタグの値が下流のキャッシュタグに移動する。つまり、キャッシュタグ[0]にはキャッシュタグ[1]の値が、キャッシュタグ[1]にはキャッシュタグ[2]の値が各々書き込まれる。同様の書き込みが繰り返され、キャッシュタグ[6]にはキャッシュタグ[7]の値が書き込まれる。そして最後にキャッシュタグ[7]に格納アドレス113の値が書き込まれる。評価結果がキャッシュミスの場合、上記のようなキャッシュタグの更新が行われ、ライン番号245としてライン[7]の値がキャッシュ判定部120から出力される。このように必ず古いキャッシュタグ[0]のタグ情報が破棄される、キャッシュタグのリプレイス手法を、FIFO方式ラウンドロビン方式という。フルアソシアティブ方式のキャッシュ装置では、装置を簡単に実現できるので、リプレイス手法としてFIFO方式ラウンドロビン方式を採用することが多い。最後にキャッシュ判定部120は、上記のように求めたキャッシュミスフラグ240とライン番号245に、入力された格納アドレス113を合わせてキャッシュ判定結果125として出力する。本実施形態の処理装置では、キャッシュミス時のペナルティであるリフィルレイテンシを隠蔽するためにノンブロッキングのキャッシュ機構を採用している。これは、たとえキャッシュ判定結果125がキャッシュミスと判定されても、後に必要となる情報ライン番号、キャッシュミスフラグ135を中間待ち行列FIFO140に退避する。そして、キャッシュミスのキャッシュデータをDRAM165から読み出し、キャッシュメモリ190へ格納する処理が完了する前に、次のデータのキャッシュ判定処理を先行して実行する。このような処理を行うことでキャッシュミスのキャッシュデータをDRAM165からキャッシュメモリ190へリフィルしている間にも、続くデータに対するキャッシュ判定処理を行うことができる。したがって、キャッシュのキャッシュミス時の性能低下を抑制することが可能となる。なおアクセス調停部の説明で後述するように、アクセス調停部130は、キャッシュミスのときにキャッシュ判定結果125の中から格納アドレス113に相当する格納アドレス132を取り出し送信FIFO150へ順次記憶する。DRAMコントローラ166は、この送信FIFO150から格納アドレス132を受け取り、所望のデータリフィルデータをDRAM165から読み出して、キャッシュメモリ190へ書き込んでいく。データ取得部180は、中間待ち行列FIFO140からキャッシュミスフラグを取り出して、キャッシュ判定の結果がキャッシュミスであったかキャッシュヒットであったかを特定する。データ取得部180は、キャッシュ判定の結果がキャッシュヒットのとき、キャッシュデータ185をキャッシュメモリ190から直接読み出してI/F116へ送り出す。一方、キャッシュ判定の結果がキャッシュミスのとき、データ取得部で後述するように、所望のキャッシュデータを更新する。そして、このキャッシュデータ185をI/F116へ送り出す。このようなキャッシュミスしたキャッシュデータをDRAM165から読み出して、キャッシュメモリ190に更新する、一連の処理が前述のリフィルである。アクセス調停部アクセス調停部130は入力されたキャッシュ判定結果125が有効のとき動作し、それ以外は待機する。そしてアクセス調停部130は、キャッシュ判定の結果キャッシュミスフラグが有効/無効に応じて以下の処理を行う。キャッシュ判定の結果キャッシュミスフラグが有効キャッシュミスのとき、まず接続される2つのFIFOである、送信FIFO150、中間待ち行列FIFO140の格納領域の空き状態を評価する。さらにデータ取得部180からのプリフェッチ許可信号181の状態を評価する。2つのFIFOすべてに空き領域があり、プリフェッチ許可信号181の状態が許可である場合、ライン番号、キャッシュミスフラグ135を中間待ち行列FIFO140に書き込む。また同時に、格納アドレス132を送信FIFO150に書き込む。2つのFIFOに空き領域がない、もしくはプリフェッチ許可信号181の状態が許可でない場合は、キャッシュ判定部120を停止ストールする。そして、2つのFIFOの格納領域が空き、かつ、プリフェッチ許可信号181の状態が許可になるまで待機する。キャッシュ判定の結果キャッシュミスフラグが無効キャッシュヒットのとき、中間待ち行列FIFO140の空き状態を評価する。そして記憶領域に空きがあれば、ライン番号、キャッシュミスフラグ135を中間待ち行列FIFO140に書き込む。記憶領域に空きがなければ、キャッシュ判定部120を停止ストールし、格納領域が空くまで待機する。本実施形態の一例では、中間待ち行列FIFO140に格納する、キャッシュミスフラグは1ビット信号であり、ライン番号は3ビット信号でよいため、中間待ち行列FIFO140のデータ長は高々4ビット長となる。たとえ中間待ち行列FIFO140が128段あったとしても64バイトの容量でよく、大きな記憶容量とは言えない。それ故、フルアソシアティブ方式のキャッシュタグのノード数や中間待ち行列FIFOの段数を増やすことは容易であり、中間待ち行列FIFO140が制約となることはない。なお、上記で説明したキャッシュ判定部とアクセス調停部は、これから説明するデータ取得部に対応したプリフェッチ構成装置/回路/論理となっている。そして、キャッシュ判定部とアクセス調停部は、データを必要とする所定のパイプラインステージに対し、先行するパイプラインステージと繋がり、所定のパイプラインステージに対する前処理にある。データ取得部データ取得部180は中間待ち行列FIFO140の格納領域に処理すべきデータがあるかどうかを評価する。中間待ち行列FIFO140が空の場合は処理すべきキャッシュ判定結果がないため、データ取得部180は当然ながら待機する。データ取得部180は、中間待ち行列FIFO140から処理すべきキャッシュ判定の評価結果であるライン番号、キャッシュミスフラグを取り出すS305。そして評価結果であるキャッシュミスフラグの値に応じて次のキャッシュデータの取得動作を行う。図3aにデータ取得部180のキャッシュデータの取得動作の一例を示す。図4aに示すように本発明のキャッシュメモリ190は、データ領域送信領域、キャッシュ領域と受信領域を含んで構成される。そして、受信領域を管理する情報受信ポインタと、データ領域を管理する情報データポインタとをデータ取得部に備える。キャッシュミスフラグが無効キャッシュヒットのときは、中間待ち行列FIFO140から同時に取り出したライン番号とキャッシュメモリ190の受信ポインタとデータポインタからキャッシュデータの格納アドレスを算出する。そして、その格納アドレスをもとに記憶済みのデータをキャッシュメモリ190からリードデータ192として読み出すS360。そして、要求されたキャッシュデータ185を、I/F116を介して処理装置101に送出するS365。なお、格納アドレスの算出方法については後述する。キャッシュミスフラグが有効キャッシュミスのとき、データ取得部180は受信ポインタとデータポインタの差を確認するS340。両ポインタに差がない0の値のときS340のNO、DRAM165からの要求されているリフィルデータがキャッシュメモリ190に届いていないと評価し、リフィルデータが届くまで待機するS345。両ポインタに差がある0ではない値のときS340のYES、DRAM165からの要求されているリフィルデータがキャッシュメモリ190に格納済みのためデータポインタを更新するS350。ここからキャッシュデータ185の出力までの手順は、前記のキャッシュミスフラグが無効キャッシュヒットの手順と同様となる。データ取得部180では、前述のキャッシュデータの取得動作とは並行して、要求されたリフィルデータの受信動作を行っている。図3bにデータ取得部180のリフィルデータの受信動作の一例を示す。DRAM165からの要求されているリフィルデータがデータ取得部180に届いた場合S380のYES、受信ポインタを更新するS385。次にデータ取得部180は受信ポインタとデータポインタの差を確認するS390。両ポインタに差が予め定められた受信の閾値と同数であるときS390のYES、これ以上、リフィルデータを受信することができないので、プリフェッチ許可信号181を禁止にするS394。両ポインタに差が予め定められた受信の閾値より小さいときS390のNO、DRAM165からリフィルデータを受け取ることができるので、プリフェッチ許可信号181は許可のままでよいS392。回路実装では、アクセス調停部130の方がデータ取得部180より前段にある。それ故、データ取得部180からのプリフェッチ許可信号181を受け取ってから、アクセス調停部130でDRAMへのアクセスデータ要求を止めても遅いケースがある。このような回路の位置関係からくるレイテンシの違いを考慮して、前記の受信の閾値を、予め記憶できる受信段数より少なく設定してもよい。また、より厳密な手法としては、リフィル待ち数を新たに定義し、このリフィル待ち数を用いてプリフェッチ許可信号181を生成してもよい。新たに定義するリフィル待ち数とは、0から開始し、アクセス調停部130でキャッシュミスの度に1を加算し、データ取得部にリフィルデータが到着する度に1を減算した数とする。つまり、リフィル待ち数とは、データ要求を行ったが、まだフェッチ構成に到達していないリフィルデータの数を表している。そして、受信済みのリフィルデータ数受信ポインタとデータポインタの差とリフィル待ち数の合計値が将来受信するリフィルデータ数となる。この将来受信する数が受信の閾値より小さい場合、プリフェッチ許可信号181は許可とし、将来受信する数が受信の閾値と同じ数であればプリフェッチ許可信号181は禁止とするのである。データ取得部とキャッシュメモリの動作例図4bを用いてキャッシュメモリ調停回路180とキャッシュメモリ190の具体的な動作の一例について説明する。まず、状態[0]はリセット直後の初期状態を示している。初期状態では受信領域の開始を示す受信ポインタは0の値である。またデータ領域の上端を示すデータポインタは0での値である。この動作の一例では、受信領域は4段、データ領域は8段となっている。キャッシュメモリ190は合計12段の記憶領域となっている。記憶領域には図面の下側から上側に向かて0から11の番号が記載されており、キャッシュメモリ190のアドレスを示している。また記憶領域の1段は、1回のDRAMアクセスデータ要求に対応するリフィルデータリフィル長を格納できる記憶領域であり、1キャッシュラインに相当する。次にアクセス調停部130で1回のミスヒット評価による1回のリフィル要求があり、そのリフィルデータがデータ取得部180に届いたとき[A]リフィルデータを1つ受信、キャッシュメモリ190は状態[1]になる。状態[1]では、図3bの動作手順に従い、1つのリフィルデータがキャッシュメモリに格納される。そして、受信ポインタが1の値となる。データポインタは0の値のままであり、受信ポインタとデータポインタの差は1の値となる。この差は受信数を表しており、受信領域は4段であったので残りの受信領域は3段となる。次に中間待ち行列FIFO140を介してキャッシュミスのデータがキャッシュ調停部180に入力され[B]キャッシュミスが1回発生、キャッシュメモリ190は状態[2]となる。状態[2]では、図3aの動作手順に従い、1つのキャッシュデータが有効となる。そして、データポインタが1の値となる。データポインタはデータ領域の上限を示しており、データポインタの位置は仮想的にデータ領域のライン番号8に相当すると定義する。データポインタが1となった状態[2]のケースでは、有効化されたキャッシュデータはキャッシュメモリ190のアドレス0の領域にある。データポインタの指し示す1がライン番号8に相当するのに対応して、このアドレス0の領域は、ライン番号7=8-1を指示している。前述のキャッシュ判定部の説明で判定の結果がキャッシュミスのときのライン番号が7になると説明した動作に合致している。このとき、前述のリフィルデータを受け取った受信領域の一部が、データ領域に置き換わることとなる。キャッシュメモリ190はリング式FIFOと同様に、アドレス11とアドレス0に連続していると考える。アドレス0の領域がライン番号7に対応している規則と同様に、アドレス11の領域はライン番号6を示している。さらにアドレス10の領域はライン番号5を示している。同様の規則を繰り返し、アドレス5の領域がライン番号0を示している。データ領域はアドレス5からアドレス11を経てアドレス0の領域までとなる。そして残りのアドレス1からアドレス4までの領域が受信領域となる。状態[2]では、受信ポインタとデータポインタの値が同一となり、受信済みのリフィルデータが格納済みのキャッシュデータに変わることで受信領域が1段回復している。つまり、受信領域の一部とデータ領域の一部が置き換わり交換され、キャッシュメモリに対する受信領域の割り当てが更新されている。さらにアクセス調停部130で4回のミスヒット評価が連続し、4回のリフィル要求の後、その4つのリフィルデータがデータ取得部180に届いたとき[C]リフィルデータを4つ受信、キャッシュメモリ190は状態[3]になる。状態[3]では、4つのリフィルデータがキャッシュメモリに格納される。そして、受信ポインタが5の値となる。データポインタは1の値のままであり、受信ポインタとデータポインタの差は4の値となる。この差は受信数を表しており、受信領域は4段であったので残りの受信領域は0段となる。説明を簡単にするために前述の受信の閾値は、受信領域の数4と同じ設定とする。このとき、受信数と受信の閾値は同じ値であるので、これ以上、リフィルデータを受け取ることはできない。そのため、キャッシュ調停部180は、プリフェッチ許可信号181を禁止にしてアクセス調停部130に通知し、ノンブロッキングアクセスを一旦、停止する。プリフェッチ構成は、記憶装置へのデータ要求を止めることとなる。さらに、4つのキャッシュミスのデータがキャッシュ調停部180に連続して入力され[D]キャッシュミスが連続4回発生、キャッシュメモリ190は状態[4]となる。状態[4]では、4つのキャッシュデータが有効となる。そして、データポインタが5の値となる。データ領域は残り3段となる。さらに、[E]リフィルデータを4つ受信し、状態[5]を経て、[F]キャッシュミスが連続4回発生し、状態[6]となる。状態[6]では、受信ポインタとデータポインタは共に9の値であり、データ領域はアドレス1から8までとなり、受信領域はアドレス9からアドレス11を経てアドレス0までとなる。状態[5]から状態[6]に至るまでの過程で、データ領域の残りは0段となっており、これ以降、データ領域の8段すべてには何かしら有効なキャッシュデータが格納されている。また状態[6]では、状態[2]でアドレス0に格納されていたキャッシュデータは、データ領域の外側の受信領域に存在することになる。このキャッシュデータはもともと最も古く、状態[5]から状態[6]までの一連の動作の過程で、データ領域から破棄されたことになる。古いキャッシュデータから順に置き換えられるのでFIFO方式ラウンドロビン方式のリプレイス手法と合致する。このように受信領域の一部がデータ領域に置き換わり、データ領域の一部が受信領域に置き換わり交換され、結果として受信領域の割り当てが更新されている。これまで説明した動作と同様により、キャッシュメモリ190は、動作[G]、動作[H]に対応して状態[7]、状態[8]へと遷移する。なお、図4bの状態[3]において、受信数が受信の閾値となったためノンブロッキング動作を停止すると説明した。しかしながら、状態[0]初期状態から状態[3]までの間は、データ領域には有効なキャッシュデータが保持されているわけではない。つまり、状態[0]初期状態からすべてのデータ領域が一度有効なキャッシュデータで埋まるまでの間は、受信の閾値を4段ではなく12段とし、初期状態の受信領域を増加させる。このような工夫により、初期時のノンブロッキング動作の停止を抑制し、性能をさらに向上することができる。このようなことができるのは、受信領域とデータ領域を一体化したからに他ならない。以上、説明したデータ取得部は要求されたデータを取得する、フェッチ構成装置/回路/論理となっている。そして、取得したデータを所定のパイプラインステージにデータ供給する。本実施形態のキャッシュ装置によれば、簡単な構成によって、ノンブロッキング動作のフルアソシアティブ方式のキャッシュ装置を実現できる。また従来技術では、ノンブロッキング動作のためにキャッシュメモリとは別に受信用のフィルFIFOを備える必要があったが、本発明の手法ではキャッシュメモリの領域の一部を受信領域に割り当てることでフィルFIFOを備える必要がない。一般的に、ある記憶領域を内蔵SRAMで実現するとき、同容量の記憶領域に対して1つの内蔵SRAMで構成する場合より、複数の内蔵SRAMに分割して構成する方が回路規模は増大する。本発明の手法では、従来技術で言うところのフィルFIFOとキャッシュメモリを1つの内蔵SRAMで構成できるのでキャッシュ装置の回路規模を小さく抑えることができる。また従来技術では、キャッシュミス時にリフィルデータをフィルFIFOに一旦書き込み、さらにフィルFIFOから読み出してキャッシュメモリに再び書き込み、キャッシュデータとして利用する。従来技術では少なくとも、フィルFIFOとキャッシュメモリに2回の書き込みと1回の読み出しが必要となる。本発明の方法では、データ受信とデータ保持が一つの記憶領域に統合されているので、キャッシュミス時に記憶領域に対し、1回の書き込みと1回の読み出しでよい。本発明の手法をハードウエアで実現する場合、内蔵SRAMの制御回路も簡易化が可能である。また本発明の手法をソフトウエアで実現したとしても、記憶領域へのアクセス回数が少なくてよいので、処理の高速化が可能となる。本発明の主旨は、キャッシュメモリに受信領域を統合して、キャッシュメモリへのアクセス回数を削減することである。そのため、本実施形態のように受信ポインタとデータポインタを用いてキャッシュメモリと受信領域を関係付ける方法である必要はなく、キャッシュメモリと受信領域を関係付けるための対応表リンクテーブルを別途記憶し、プリフェッチ手段の情報に従い、対応表リンクテーブルを更新する関連付け方法でも良い。また、本実施形態はFIFO方式ラウンドロビン方式を採用しているフルアソシアティブ方式のキャッシュ装置にも適用できる。<第2実施形態>データ供給装置次にフルアソシアティブ方式とは異なる連想ライン選択方式である、ダイレクトマップ方式やセットアソシアティブ方式に本発明のデータ供給方法を適用した場合の動作について詳細説明する。第1実施形態ではフルアソシアティブ方式の連想ライン選択方式を採用していたため、一般的な実装方法ではキャッシュタグをレジスタで構成することになる。そのため、あまり大きな数のキャッシュタグ数に対応するとキャッシュタグの回路規模が大きくなる課題がある。ダイレクトマップ方式やセットアソシアティブ方式の利点は、キャッシュタグをSRAM等の記憶装置タグメモリで構成することで回路規模を抑えられる点にある。もちろんダイレクトマップ方式やセットアソシアティブ方式においてもキャッシュタグをレジスタで構成できることは言うまでもない。なお、第1実施形態と本実施形態との主な違いであるキャッシュ判定部とデータ取得部について詳細説明し、第1実施形態と同様の動作については以降での説明を割愛する。ダイレクトマップ方式のキャッシュ判定部図5aを用いて図1記載の処理装置のキャッシュ判定部120の回路構成の一例について詳細説明する。前述の格納アドレス113がキャッシュ判定部120へ入力される。キャッシュ判定部120には、N個のキャッシュタグ530がタグメモリSRAMに記憶されており、Nラインのダイレクトマップ方式のキャッシュ装置となる。またN個のキャッシュタグ530には、[0]~[N-1]の番号が予め定められており、対応するキャッシュメモリのキャッシュライン番号を示している。まず格納アドレス113のうち、前述のキャッシュタグ[0]~[N-1]の番号に対応する信号を抜き出し、下位アドレス515とする。そして残りの値を表現できる信号を抜き出し、上位アドレス512とする。次に下位アドレス515を用いてキャッシュタグ530から対応するキャッシュタグ[k]535を読み出す。そして比較器520を用いて上位アドレス512とキャッシュタグ535の一致を判定する。比較器520から1個の比較結果528が判定器550に出力される。比較結果528が一致であれば、キャッシュヒットと評価される。比較結果528が一致でなければ、キャッシュミスと評価される。評価結果はキャッシュミスフラグ240として、キャッシュ判定部120から出力される。また評価結果が、キャッシュミスの場合分岐555のYES、格納アドレス113がキャッシュタグ530へ書き込まれ、キャッシュタグが更新される。なお、ダイレクトマップ方式の場合、キャッシュタグは1個しかないため、リプレイス手法について考える必要はない。第1実施形態とは異なり、評価結果がキャッシュヒットの場合もキャッシュミスの場合も下位アドレス515の値がライン番号245としてキャッシュ判定部120から出力される。以上の説明から明らかなようにキャッシュ判定部120には一般的なダイレクトマップ方式のキャッシュ判定構成装置/回路/論理を用いて差し支えない。セットアソシアティブ方式のキャッシュ判定部同様に図5bを用いて図1記載の処理装置のキャッシュ判定部120の回路構成の一例について詳細説明する。多くの動作は前述のダイレクトマップ方式のキャッシュ判定部と同じである。図5bは4ウェイセットアソシアティブ方式の一例であり、ダイレクトマップ方式と異なる点について言及する。キャッシュ判定部120には、4×N個のキャッシュタグ530がタグメモリSRAMに記憶されており、Nラインの4ウェイセットアソシアティブ方式のキャッシュ装置となる。またN個のキャッシュタグ530には、[0][]~[N-1][]の番号が予め定められており、対応するキャッシュメモリのキャッシュライン番号を示している。また[]はウェイ番号を示し、本実施形態では4ウェイのため[]には[0]から[3]の値が入る。下位アドレス515を用いてキャッシュタグ530から対応する4個のキャッシュタグ[k][0]~[k][3]535を読み出す。そして4個の比較器520を用いて上位アドレス512と4個のキャッシュタグ[k][0]~[k][3]535の各々について一致を判定する。4個の比較器520から、4個の比較結果528が判定器550に出力される。4個の比較結果528のうち1つでも一致であれば、キャッシュヒットと評価される。また4個の比較結果528が何れも一致でなければ、キャッシュミスと評価される。評価結果はキャッシュミスフラグ240として、キャッシュ判定部120から出力される。また評価結果が、キャッシュミスの場合分岐555のYES、FIFO方式ラウンドロビン方式のリプレイス手法を用いて最も古いウェイ番号を選択する。そして、そのウェイ番号のキャッシュタグのみ格納アドレス113と差し換え、その他のウェイ番号のキャッシュタグはそのままの値で、キャッシュタグ530が更新される。以上の説明から明らかなようにキャッシュ判定部120には、一般的なセットアソシアティブ方式のキャッシュ判定構成装置/回路/論理を用いて差し支えない。データ取得部まず、図6を用いて第1実施形態と異なる本実施形態のデータ供給装置キャッシュ装置の特徴について言及する。本実施形態では、キャッシュミスで記憶装置に所望のデータを要求する際、ライン番号用の中間待ち行列FIFO645にキャッシュミス時のライン番号を格納する。そして、データ取得部180は、この中間待ち行例FIFO645を介し、キャッシュミス時のリフィルデータのキャッシュメモリへの格納先を示すライン番号を取得する。なお、この中間待ち行列FIFO645に空きがない場合、当然ながらアクセス調停部130は停止ストールする。また図7を用いて本実施形態のキャッシュメモリ190の一例について説明する。この一例では同容量の記憶領域を、ダイレクトマップ方式に対応した場合図7a記載と、4ウェイセットアソシアティブ方式に対応した場合図7b記載の2種の連想ライン選択方式に対応できることを説明している。この一例では、1つのキャッシュラインに対して8個の格納先が予め割り当てられている。ダイレクトマップ方式では7個の受信領域と1個のデータ領域が割り当てられており、4ウェイセットアソシアティブ方式では4個の受信領域と4個のデータ領域が割り当てられている。本実施形態のキャッシュメモリは、必ず1つのキャッシュラインに対して複数の格納先を持ち、データ取得部180への外部からのレジスタ設定等により、複数の格納先を受信領域とデータ領域に分配できる仕組みを持つ。一例では、まず、ダイレクトマップ方式のデータ領域は格納先1個とし、4ウェイセットアソシアティブ方式のデータ領域は格納先4個のように、アドレス1つにつき連想するキャッシュタグの数に合わせてデータ領域の格納先を割り当てる。そして残りの格納先を受信領域とする。このように受信領域とデータ領域の分配を変更することで、同一のキャッシュメモリを異なる連想ライン選択方式に対応させている。キャッシュ判定部120を、連想ライン選択方式の異なる種々の判定回路に置き換えても、データ取得部180とキャッシュメモリ190は変更することなく使用できる。なお、記憶領域から連想ライン選択方式に応じたデータ領域を割り当てるが、残りの記憶領域に対しては、少なくとも1つの記憶先を受信領域に割り当てればよい。必ずしも残りの記憶領域すべてを受信領域に割り当てる必要はなく、受信ポインタとデータポインタの算出を工夫して、余った格納先を別用途で使用してもよい。次にデータ取得部180のキャッシュデータの取得動作の一例を図8aに示し、リフィルデータの受信動作の一例を図8bに示す。まず図7に示すように、本実施形態のデータ取得部180はキャッシュライン毎に受信ポインタとデータポインタを備える。そこで、データ取得動作やリフィルデータ受信動作において、最初に関連するライン番号から、対応する受信ポインタとデータポインタを選択する必要がある。例えば、データ取得動作においてデータ取得部180は、中間待ち行列FIFO140から処理すべきキャッシュ判定結果であるライン番号、キャッシュミスフラグを取り出すS805。そして、ライン番号を基に対応する受信ポインタとデータポインタを取得するS802。また、リフィルデータ受信動作においてデータ取得部180は、キャッシュミスに関するライン番号用の中間待ち行列FIFO645から関連するライン番号を取り出すS882。そして、そのライン番号を基に対応する受信ポインタ取り出し、更新するS885。対応する受信ポインタとデータポインタを選択した後のデータ取得動作やリフィルデータ受信動作は、第1実施形態と同様の動作でよい。データ取得部とキャッシュメモリの動作例上記のような手法でライン番号が取り出され、キャッシュメモリ上の記憶領域がライン番号により定まった後は、アドレス算出を始め、受信ポインタやデータポインタの関係など第1実施形態と同様の動作でよい。なお、データ取得部180からアクセス調停部130へのプリフェッチ許可信号681は、すべてのキャッシュラインに対応した受信ポインタとデータポインタから算出される1ビットの許可信号をキャッシュライン分、束ねた信号となる。この点が、第1実施形態とは異なるため注意が必要である。なお、セットアソシアティブ方式の連想ライン選択方式は、第1実施形態と同様にFIFOラウンドロビン方式のリプレイス手法となる。しかしながら、ダイレクトマップ方式の連想ライン選択方式は、連想数が1個であるため、FIFOラウンドロビン方式のリプレイス手法とは呼ばない。ダイレクトマップ方式の連想ライン選択方式は、この点が他の連想ライン選択方式と異なるため注意が必要である。以上、説明したデータ取得部は、ダイレクトマップ方式やセットアソシアティブ方式の連想ライン選択方式に対応して、要求されたデータを取得する、フェッチ構成装置/回路/論理となっている。本実施形態のデータ供給装置キャッシュ装置によれば、非常に簡単な構成において、ノンブロッキング動作のダイレクトマップ方式やセットアソシアティブ方式のキャッシュ装置を実現できる。また従来技術では、ノンブロッキング動作のためにキャッシュメモリとは別に受信用のフィルFIFOを備える必要があったが、本発明の手法ではキャッシュメモリの領域の一部を受信領域に割り当てることでフィルFIFOを備える必要がない。またプリフェッチ構成にあるダイレクトマップ方式やセットアソシアティブ方式のキャッシュ判定回路を所望する連想数に合わせて差し替えることができる。そしてフェッチ構成にあるデータ取得部とキャッシュメモリは、設定により記憶領域の中での受信領域とデータ領域の容量を変更すればよい。このように本実施形態のデータ供給装置キャッシュ装置を用いれば、設計工数を軽減しつつ、幅広い連想数のキャッシュ装置方法に対応することができる。<第3実施形態>これまでキャッシュ装置において本発明のデータ供給方法を適用してきたが、キャッシュ装置以外にも適用できることは明らかである。キャッシュ装置は入力された格納アドレスに対し、キャッシュ判定部120にてキャッシュヒット/キャッシュミスを評価し、対応するキャッシュデータをキャッシュメモリから読み出す。これに対しデータ処理装置101が、キャッシュ判定部120を経由せず構成としてキャッシュ判定部120を含めず、直接アクセス調停部130へ格納アドレスのデータを要求してもよい。このときデータ処理装置101は、例えばシーケンサ回路等により予め決められたパターンで、記憶装置への更新データの要求キャッシュミスに相当と、既に記憶装置からリフィル済みのデータの再要求キャッシュヒットに相当を繰り返す。データ取得部180は、この予め決められたパターンでリフィルデータを受け取りつつ、データバッファキャッシュメモリに相当にデータを更新し、要求された記憶装置のデータを更新しながらデータ処理装置101へ供給し続ければよい。本実施形態のデータ供給装置によれば、非常に簡単な構成において、ノンブロッキング動作のデータ取得とデータバッファへのデータ更新を実現できる。また従来技術では、ノンブロッキング動作のためにキャッシュメモリとは別に受信用のフィルFIFOを備える必要があったが、本発明の手法ではデータバッファの領域の一部を受信領域に割り当てることでフィルFIFOを備える必要がない。<その他の実施形態>また、上述までの説明では性能向上を目的とし、ノンブロッキング動作を前提に装置の動作を説明してきた。しかしながら本発明の装置は、例え中間待ち行列FIFOを備えないブロッキング動作においても適用できることは明らかである。例えば図9に中間待ち行列FIFOを備えない処理装置の一例を示す。アクセス調停部からデータ取得部へ直接ライン番号、キャッシュミスフラグ935を送出する。またデータ取得部からアクセス調停部にフェッチ許可信号981を返すことでブロッキング動作を実現する。キャッシュミスフラグがキャッシュミスのとき受信領域に要求したデータがリフィルされるまでプリフェッチ許可信号981を禁止にし、アクセス調停部のプリフェッチ動作を停止すればよい。一方、キャッシュミスフラグがキャッシュヒットのときはプリフェッチ許可信号981を許可のままとし、アクセス調停部のプリフェッチ動作を継続すればよい。要求したデータがリフィルされるまで受信ポインタとデータポインタの差は0のままであるためデータ取得部は図3を用いて説明した処理フローに従い、待機となる。前述までの説明と矛盾することなくブロッキング動作に対応できる。ブロッキング動作の場合は、受信領域がたとえ0段であっても対応できるのではあるが、本発明の趣旨に沿うにはリフィルデータを1段の受信領域に受けてから、キャッシュデータとして有効化するという手順を守る。これによりデータ取得部を動作に合わせて作り直す必要はなくなる。また、上述までの説明では本発明の特徴である、受信領域を管理する情報受信ポインタと、データ領域を管理する情報データポインタとをデータ取得部に備えた。それによりキャッシュ判定部には、一般的なキャッシュ判定構成装置/回路/論理を使用することができる。しかしながら、これらの管理情報をキャッシュ判定部にキャッシュタグと並んで格納してもよい。そしてデータ取得部で行っていたキャッシュデータの格納先アドレスの算出や受信ポインタとデータポインタの差の算出を予めキャッシュ判定部にて行う。そして算出結果を中間待ち行列FIFOを介してデータ取得部に送る構成でも何ら問題は生じない。特に第2実施形態の場合、キャッシュライン毎に管理情報を記憶する必要があり、これらをキャッシュ判定部のタグメモリにキャッシュタグと並んで格納することで、キャッシュタグと管理情報の記憶構成を一体化できるという利点がある。また、前述までの説明では、受信領域を管理する情報受信ポインタと、データ領域を管理する情報データポインタを用いて動作説明を行った。しかしながら、必ずしも記憶領域の格納先を指すポインタだけで管理を行う必要はなく、受信領域の状態を示す、受信ポインタと受信数で管理してもよい。この管理では、先のデータポインタは、受信ポインタから受信数を減算した値とすればよい。そして、リフィルデータが届く度に受信数が1つ増え、受信ポインタが更新される。そして、プリフェッチ構成から出力される情報キャッシュミスフラグに従い、キャッシュミスでは受信数が1つ減り、キャッシュヒットではそのままの受信数となる。この場合の利点は、受信領域の管理情報のみで本発明のデータ供給装置を制御することができるということである。つまり、受信領域の管理情報のみで制御できるという点において、データを記憶する記憶領域に、受信のために必要な受信領域を割り当てるという本発明の趣旨に、より合致していると言える。また、前述の各実施例の処理は、複数のハードウエアとソフトウエアの協同によって実現するようにしてもよい。この場合、ネットワーク又は各種記憶媒体を介して取得したソフトウエアプログラムをコンピュータ等の処理装置CPU、プロセッサにて実行することで実現できる。また、本発明は前述した実施例の機能をコンピュータに実現させるプログラムを記憶した記憶媒体を、システム或いは装置に供給することによって実現してもよい。