"入力信号の電圧レベルが昇圧作用電圧レベルよりも低い場合、前記入力信号を昇圧した出力信号を出力し、前記入力信号の電圧レベルが前記昇圧作用電圧レベルよりも高い電圧の場合、前記入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路を有することを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、さらに、アナログ信号をデジタル信号に変換するA/D変換器を有し、前記昇圧回路は、前記A/D変換器に入力信号を取り込むアナログスイッチ回路に備えられることを特徴とする半導体集積回路装置。第1の電源電圧により動作し、入力信号を反転する第1のインバータと、前記第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータと、前記第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータと、前記第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に前記第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、前記第3のインバータの出力部にアノードが接続され、カソードに前記静電容量の他方の接続部、および前記プリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオードと、第1、および第2のトランジスタが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に前記プリチャージ用トランジスタのゲートが接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、前記静電容量の他方の接続部、および前記ダイオードのカソードがそれぞれ接続され、前記第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータとを有する昇圧回路を備え、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧し、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記ダイオードを介して前記第1のインバータから出力された信号を反転して出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、前記入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、前記ダイオードを介して出力された電圧を出力信号として出力することを特徴とする半導体集積回路装置。第1の電源電圧により動作し、入力信号を反転する第1のインバータと、前記第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータと、前記第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータと、前記第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に前記第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、前記第3のインバータの出力部にアノードが接続されたダイオードと、第1、および第2のトランジスタが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲート、および前記ダイオードのカソードがそれぞれ接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータとを有する昇圧回路を備え、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第1のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第3のインバータから出力された電圧を出力信号として出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力することを特徴とする半導体集積回路装置。第1の電源電圧により動作し、入力信号を反転する第1のインバータと、前記第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータと、前記第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータと、前記第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に前記第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第1、および第2のトランジスタが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲートが接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第2のトランジスタの他方の接続部に前記第3のインバータの出力部が接続された第4のインバータと、前記第2のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオードとを有する昇圧回路を備え、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第1のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第3のインバータから出力された電圧を出力信号として出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力することを特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記ダイオードは、前記第2のトランジスタにおいて生じる寄生ダイオードであることを特徴とする半導体集積回路装置。請求項3~6のいずれか1項に記載の半導体集積回路装置において、前記ダイオード、前記プリチャージ用トランジスタ、および前記第4のインバータは、前記静電容量と前記昇圧回路に接続される外部負荷との間にレイアウトされていることを特徴とする半導体集積回路装置。請求項3~7のいずれか1項に記載の半導体集積回路装置において、さらに、アナログ信号をデジタル信号に変換するA/D変換器を有し、前記昇圧回路は、前記A/D変換器に入力信号を取り込むアナログスイッチ回路に備えられることを特徴とする半導体集積回路装置。請求項8記載の半導体集積回路装置において、前記第1の電源電圧は、前記A/D変換器を動作させるアナログ系回路の動作電圧であり、前記第2の電源電圧は、ロジック系回路を動作させる動作電圧であることを特徴とする半導体集積回路装置。ところが、上記のような半導体集積回路装置に設けられた昇圧回路の昇圧技術では、次のような問題点があることが本発明者により見い出された。アナログスイッチ回路に用いられる昇圧回路は、低電源電圧動作時においてサンプリングスイッチとなるアナログスイッチのオン抵抗を低減するため可能な限り昇圧を行い、高電源電圧動作時は該アナログスイッチを構成するMOSトランジスタの劣化破壊を防ぐため昇圧しすぎないようにする必要がある。そのため、特許文献1に挙げた昇圧回路では、高電源電圧動作時に低電圧時のような昇圧動作ではなく、降圧動作を行わせることによってMOSトランジスタのゲート破壊を防止している。半導体装置は、高温、高電圧印加などのストレスを与えることによって初期故障となる半導体チップを選別する信頼性加速試験が行われる。たとえば、高電圧印加によって加速される不良の一例としては、たとえば、TDDBがある。これは、電圧加速が最も顕著に現われる不良酸化膜破壊であり、酸化膜に一定の電界を印加し続けることにより、酸化膜にかかる電界が破壊限界より低い値であっても時間に依存した破壊が起こる劣化特性である。しかし、特許文献1における昇圧回路では、信頼性加速試験の際に高電圧を印加しても、前述したように昇圧回路が降圧動作を行ってしまうので、アナログスイッチにテスト用の高電圧を印加することができず、TDDBによる正確な評価ができないという問題がある。本発明の目的は、低電源電圧が入力された際に昇圧動作を行い、高電源電圧が入力された際に該高電源電圧と同じ程度の電圧を出力することのできる技術を提供することにある。本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、入力信号の電圧レベルが昇圧作用電圧レベルよりも低い場合、該入力信号を昇圧した出力信号を出力し、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い電圧の場合、入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路を有するものである。また、本発明は、さらに、アナログ信号をデジタル信号に変換するA/D変換器を有し、昇圧回路は、A/D変換器に入力信号を取り込むアナログスイッチ回路に備えられるものである。さらに、本願のその他の発明の概要を簡単に示す。本発明は、第1の電源電圧により動作し、入力信号を反転する第1のインバータと、該第1の電源電圧の電圧レベルとは異なる低い第2の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第2のインバータと、第1の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第3のインバータと、第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第2の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第3のインバータの出力部にアノードが接続され、カソードに静電容量の他方の接続部、およびプリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオードと、第1、および第2のトランジスタが直列接続された構成からなり、第1のトランジスタと第2のトランジスタとの接続部にプリチャージ用トランジスタのゲートが接続され、第1、および第2のトランジスタのゲートに第1のインバータの出力部がそれぞれ接続され、第1のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、静電容量の他方の接続部、およびダイオードのカソードがそれぞれ接続され、第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータとを有する昇圧回路を備え、第2のインバータは、第1のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧し、第3のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合にダイオードを介して第1のインバータから出力された信号を反転して出力し、第4のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、ダイオードを介して出力された電圧を出力信号として出力するものである。また、本発明は、第1の電源電圧により動作し、入力信号を反転する第1のインバータと、該第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第2のインバータと、第1の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第3のインバータと、第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第2の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第3のインバータの出力部にアノードが接続されたダイオードと、第1、および第2のトランジスタが直列接続された構成からなり、第1のトランジスタと第2のトランジスタとの接続部に、プリチャージ用トランジスタのゲート、およびダイオードのカソードがそれぞれ接続され、第1、および第2のトランジスタのゲートに第1のインバータの出力部がそれぞれ接続され、第1のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、および静電容量の他方の接続部がそれぞれ接続され、第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータとを有する昇圧回路を備え、第2のインバータは、第1のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧を達成させ、第3のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に第1のインバータから出力された信号を反転してダイオードに出力し、ダイオードは、第3のインバータから出力された電圧を出力信号として出力し、第4のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。さらに、本発明は、第1の電源電圧により動作し、入力信号を反転する第1のインバータと、該第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第2のインバータと、第1の電源電圧により動作し、第1のインバータから出力される信号を反転して出力する第3のインバータと、第2のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第2の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第1、および第2のトランジスタが直列接続された構成からなり、第1のトランジスタと第2のトランジスタとの接続部に、プリチャージ用トランジスタのゲートが接続され、第1、および第2のトランジスタのゲートに第1のインバータの出力部がそれぞれ接続され、第1のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、および静電容量の他方の接続部がそれぞれ接続され、第2のトランジスタの他方の接続部に第3のインバータの出力部が接続された第4のインバータと、第2のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオードとを有する昇圧回路を備え、第2のインバータは、第1のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧を達成させ、第3のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に第1のインバータから出力された信号を反転してダイオードに出力し、ダイオードは、第3のインバータから出力された電圧を出力信号として出力し、第4のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。1入力信号が低電圧の際に昇圧動作を行って昇圧した出力信号を出力し、信頼性加速試験などにおいて高電圧のテスト用信号が印加された際には、該テスト用信号と略等しい電圧を出力信号として出力することができるので、正確な信頼性評価を行うことができる。2上記1により、半導体集積回路装置における信頼性を向上させることができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の実施の形態1による半導体集積回路装置の一例を示すブロック図、図2は、図1の半導体集積回路装置に設けられたアナログスイッチ回路の接続例を示す説明図、図3は、図2のアナログスイッチ回路における構成の一例を示す説明図、図4は、図3のアナログスイッチ回路に設けられた昇圧回路における回路構成の一例を示す説明図、図5は、図4の昇圧回路における出力特性の一例を示した説明図、図6は、図4の昇圧回路におけるダイオード、トランジスタ、およびインバータにおけるレイアウトの一例を示す説明図、図7は、図6のX-Y断面を示す説明図、図8は、図3のスイッチ回路における昇圧回路に寄生する配線寄生容量の一例を示す説明図、図9は、図4の昇圧回路におけるダイオード、トランジスタ、およびインバータにおける寄生容量を低減するレイアウトの一例を示す説明図、図10は、図3のスイッチ回路に設けられたスイッチにおけるON抵抗の説明図、図11は、昇圧回路が設けられていないスイッチ回路におけるスイッチのON抵抗のシミュレーション結果図、図12は、背景技術において述べた昇圧回路を用いた場合のスイッチのON抵抗におけるシミュレーション結果図、図13は、図4の昇圧回路を用いたスイッチにおけるON抵抗のシミュレーション結果図である。発明の概要本発明の第1の概要は、入力信号の電圧レベルが昇圧作用電圧レベル電圧Vxよりも低い場合、前記入力信号を昇圧した出力信号を出力し、前記入力信号の電圧レベルが前記昇圧作用電圧レベルよりも高い電圧の場合、前記入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路昇圧回路10を有するものである。また、昇圧回路は、第1の電源電圧電源電圧VCC1により動作し、入力信号を反転する第1のインバータインバータ11と、前記第1の電源電圧の電圧レベルとは異なる低い第2の電源電圧電源電圧VCC2により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータインバータ13と、第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータインバータ12と、前記第2のインバータの出力部に一方の接続部が接続された静電容量静電容量16と、一方の接続部に第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタトランジスタ15と、前記第3のインバータの出力部にアノードが接続され、カソードに前記静電容量の他方の接続部、および前記プリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオードダイオード17と、第1、および第2のトランジスタトランジスタ14a,14bが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に前記プリチャージ用トランジスタのゲートが接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のインバータの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、前記静電容量の他方の接続部、および前記ダイオードのカソードがそれぞれ接続され、前記第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータインバータ14とを有するものである。そして、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧し、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記ダイオードを介して前記第1のインバータから出力された信号を反転して出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、前記入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、前記ダイオードを介して出力された電圧を出力信号として出力する。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態1において、マイクロコンピュータなどの半導体集積回路装置1には、図1に示すように、4つの周辺部に、外部とのインタフェースとなるI/O領域1aが設けられている。そして、I/O領域1aに囲まれるように複数の内部回路が形成されている。内部回路は、たとえば、A/D変換器2、周辺回路3、RAM4、およびメモリ5などからなる。A/D変換器2は、図1の右上方のI/O領域1aの近傍に設けられており、該A/D変換器2の右側下方には、RAM4が設けられている、このRAM4の左側には、周辺回路3が設けられている。また、図1の左上方から左下方のI/O領域1a、および左下方から右下方のI/O領域1aにかけては、L字状にメモリ5が設けられている。周辺回路3は、たとえば、CPUやタイマなどからなる。A/D変換器2は、I/O領域1aに設けられている後述するアナログスイッチ回路6を介して外部から入力されたアナログ信号をデジタル信号に変換し、周辺回路3のCPUなどに出力する。RAM4は、揮発性半導体メモリであり、データの一時的な保存に用いられる。メモリ5は、フラッシュメモリに例示される不揮発性メモリからなり、半導体集積回路装置1における動作プログラムなどが格納されている。また、A/D変換器2近傍のI/O領域1a図1の点線内の領域には、図2に示すように、複数のアナログスイッチ回路6が形成されている。アナログスイッチ回路6は、半導体集積回路装置1の外部から入力されるアナログ信号をパッドDを介して取りこむスイッチとして機能する。図3は、アナログスイッチ回路6における構成の一例を示す説明図である。アナログスイッチ回路6は、インバータ7,8、スイッチ9、および昇圧回路10から構成されている。スイッチ9は、たとえば、PチャネルMOSのトランジスタ9aとNチャネルMOSのトランジスタ9bとが並列接続された構成からなる。インバータ7の入力部には、たとえば、周辺回路3から出力されるスイッチ信号SWCが入力されるように接続されている。インバータ7の出力部には、インバータ8の入力部、およびトランジスタ9aのゲートが接続されている。インバータ8の出力部outには、昇圧回路10の入力部inが接続されており、該昇圧回路10の出力部には、トランジスタ9bのゲートが接続されている。これらインバータ7,8は、動作電圧として電源電圧VCC1が供給されている。ここで、電源電圧VCC1は、たとえば、A/D変換動作を行うアナログ系回路の電源電圧である。電源電圧VCC1は、多用途の適用を可能とするために、たとえば、1.8V~5.0V程度の広範囲の電源電圧のいずれか任意の電圧において使用される。スイッチ9の一方の接続部には、アナログ信号が入力される外部ピンが接続されており、該スイッチ9の他方の接続部には、A/D変換器2の入力部が接続されている。スイッチ信号SWCは、インバータ7によって反転されて、トランジスタ9aをON/OFFする制御信号として出力される。このように、トランジスタ9aは、電源電圧VCC1に依存した電圧振幅によって制御される。また、インバータ7によって反転された信号は、インバータ8によって再び反転されて昇圧回路10に入力される。昇圧回路10は、インバータ8から出力された信号を昇圧し、トランジスタ9bをON/OFFする制御信号として出力する。昇圧回路10は、電源電圧を昇圧した昇圧電圧をトランジスタ9bに供給することにより、該トランジスタ9bのゲート-ソース間に加わる電圧が低下することによるトランジスタのON抵抗の増大を防止する。図4は、昇圧回路10における回路構成の一例を示す説明図である。昇圧回路10は、図示するように、インバータ11~14、トランジスタ15、静電容量16、ならびにダイオード17から構成されている。また、インバータ14は、PチャネルMOSのトランジスタ14aとNチャネルMOSのトランジスタ14bとを直列接続した構成からなる。同様に、インバータ11~13においても、PチャネルMOSのトランジスタ14aとNチャネルMOSのトランジスタ14bとを直列接続した構成からなる。インバータ11の入力部昇圧回路10の入力部inは、インバータ8図3の出力部が接続されており、該インバータ11の出力部には、インバータ12の入力部、インバータ13の入力部、およびインバータ14の入力部トランジスタ14a,14bのゲートがそれぞれ接続されている。インバータ11は、インバータ8から出力される信号を反転する。インバータ13は、インバータ11から出力された信号に基づいて、静電容量16の容量カップリングにより昇圧を達成させる。インバータ12は、後述する高電圧領域におけるパルス入力時には、整流作用をもつダイオード17を介して直流的に高電圧を出力させる。インバータ11,12には、動作電圧として電源電圧VCC1が供給されており、インバータ13には、動作電圧として電源電圧VCC2が供給されている。ここで、電源電圧VCC2は、半導体集積回路装置1の周辺回路などのロジック系回路に供給される動作電圧であり、たとえば、1.5V程度である。インバータ12の出力部には、ダイオード17のアノードが接続されており、インバータ13の出力部には、静電容量16の一方の接続部が接続されている。トランジスタ15の一方の接続部には、電源電圧VCC2が接続されており、該トランジスタ15の他方の接続部には、静電容量16の他方の接続部、ダイオード17のカソード、ならびにインバータ14を構成するトランジスタ14aの一方の接続部がそれぞれ接続されている。トランジスタ14aの他方の接続部とトランジスタ14bの一方の接続部がそれぞれ接続されており、該トランジスタ14bの他方の接続部には、グランドGND基準電位が接続されている。トランジスタ14aとトランジスタ14bとの接続部インバータ14の出力部には、トランジスタ15のゲートが接続されており、このトランジスタ14aとトランジスタ14bとの接続部が昇圧回路10の出力部outとなる。インバータ14は、インバータ11から出力される信号に基づいて、昇圧電圧を出力する。トランジスタ15は、インバータ14から出力される信号の入力前に電源電圧VCC2から静電容量16への電荷の充電を図る。次に、本実施の形態による昇圧回路10における動作について説明する。昇圧回路10は、図5に示すように、低電圧領域においては、昇圧された出力電圧VOUTを出力部outから出力し、高電圧領域においては、電源電圧VCC1に正比例した出力電圧VOUTを出力部outから出力する出力特性を有した回路である。図5において、横軸は、電源電圧VCC1の電圧レベルを示しており、縦軸は、昇圧回路10の出力部outから出力される出力電圧VOUTの電圧レベルを示している。ここで、低電圧領域とは、たとえば、電源電圧VCC1が図5に示す横軸の’電圧VX’よりも低い電圧レベルのことであり、高電圧領域とは、電源電圧VCC1が図5に示す横軸の’電圧VX’よりも高い電圧レベルのことである。図5の場合、昇圧回路10は、電源電圧VCC1が、たとえば、3.0V程度よりも低い場合低電圧時には、出力電圧VOUTを3.0V程度まで昇圧して出力し、電源電圧VCC1が、たとえば、3.0V程度よりも高く高電圧時なると、出力電圧VOUTが電源電圧VCC1と略同じ電圧レベルVCC1=VOUTとなるように出力する。前述したように、電源電圧VCC1は、たとえば、1.8V~5.0V程度の広範囲の電源電圧のいずれか任意の電圧において使用される、一方、高電圧を印加する信頼性加速試験の場合には、電源電圧VCC1が、たとえば、7.0V程度の電圧となり、昇圧回路10から出力される電圧も略7.0V程度となる。このように、信頼性加速試験の際には、印加する高電圧VCC=7.0V程度と略同じ電圧をスイッチ9に印加することができる。図4において、インバータ11にLo信号が入力されると、該インバータ11からは、Hi信号が出力される。これにより、インバータ12,13の出力がLo信号となる。また、トランジスタ14bがONすることによってインバータ14の出力もLo信号となるので、トランジスタ15がONとなり、該トランジスタ15を介して静電容量16、およびダイオード17の逆バイアス容量に電源電圧VCC2の電荷が充電プリチャージされる。それにより、図4のノードXの電位は電源電圧VCC2となる。続いて、インバータ11にHi信号が入力されると、該インバータ11から出力された反転信号Lo信号によってインバータ14のトランジスタ14aがONとなる。これにより、ノードXとノードX’図4との電位が略同じとなる。また、インバータ11からLo信号が出力されることによって、インバータ13を構成するPチャネルMOSトランジスタがONとなり、静電容量16の容量カップリングによってノードX、およびノードX’が昇圧されて出力される。ここで、ダイオード17は、アノードがインバータ12の出力部に接続され、カソードがノードXトランジスタ14aに接続されているので、電源電圧VCC1が高電圧領域の電圧レベルの際には、電源電圧VCC1の電圧レベルがダイオード17を介して直流的に出力される。図6は、昇圧回路10におけるダイオード17、トランジスタ15、およびインバータ14を構成するトランジスタ14a,14bにおけるレイアウトの一例を示す説明図であり、図7は、図6のX-Y断面を示す説明図である。図6、図7において、左側には、ダイオード17がレイアウトされている。このダイオード17において、たとえば、P型半導体基板18上には、ディープNウェル19が形成されている。このディープNウェル19の中央部には、Pウェル20が形成されている。また、Pウェル20の左右には、該Pウェル20を囲うようにNウェル21,22がそれぞれ形成されている。また、Pウェル20左上部には、P型拡散層23が形成されており、該Pウェル20右上部には、N型拡散層24が形成されている。この場合、P型拡散層23がダイオード17のアノードとなり、N型拡散層24がダイオード17のカソードとして機能する。Nウェル21の上部には、N型拡散層40が形成されている。N型拡散層40には、複数のコンタクトCを介して配線層に形成された電源電圧VCC1を供給する配線HP1が接続されている。また、ダイオード17のアノードとなるP型拡散層23には、複数のコンタクトCを介して配線HP2が接続されている。配線HP2は、図4に示すノードBに接続されている。ダイオード17のカソードとなるN型拡散層24には、コンタクトCを介して配線HP3が接続されている。ダイオード17の右側には、トランジスタ15がレイアウトされている。トランジスタ15においては、P型半導体基板18上にNウェル25が形成されている。Nウェル25の上部には、左側から右側にかけて、ソース/ドレインとして機能するP型拡散層26,27、およびバックゲートとして機能するN型拡散層28がそれぞれ任意の間隔で形成されている。P型拡散層26とP型拡散層27との間の上方には、ゲート29が形成されている。トランジスタ15のソース/ドレインとして機能するP型拡散層26には、電源電圧VCC2が供給される配線HP4がコンタクトCを介して接続されている。トランジスタ15のゲート29には、コンタクトCを介して配線HP5が接続されている。トランジスタ15のソース/ドレインとして機能するP型拡散層27、およびバックゲートとして機能するN型拡散層28には、コンタクトCを介して配線HP3がそれぞれ接続されている。トランジスタ15の右側には、トランジスタ14aがレイアウトされている。このトランジスタ14aにおいては、P型半導体基板18上にNウェル30が形成されている。このNウェル30の上部には、左側から右側にかけて、バックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32,33がそれぞれ任意の間隔で形成されている。そして、P型拡散層32とP型拡散層33との間の上方には、ゲート34が形成されている。トランジスタ14aのバックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32は、コンタクトCを介して配線HP3がそれぞれ接続されている。トランジスタ14aのソース/ドレインとして機能するP型拡散層33は、コンタクトCを介して配線HP5に接続されており、該トランジスタ14aのゲートには、配線HP6が接続されている。この配線HP6は、図4に示すノードAに接続されている。また、トランジスタ14aの右側には、トランジスタ14bがレイアウトされている。トランジスタ14bにおいては、P型半導体基板18上にPウェル35が形成されている。このPウェル35の上部には、左側から右側にかけて、ソース/ドレインとして機能するN型拡散層36,37、およびバックゲートとして機能するP型拡散層38がそれぞれ任意の間隔で形成されている。N型拡散層36とN型拡散層37との間の上方には、ゲート39が形成されている。トランジスタ14bのソース/ドレインとして機能するN型拡散層36は、コンタクトCを介して配線HP5に接続されている。配線HP5は、昇圧回路10の出力部outとなる。トランジスタ14bのゲート39は、コンタクトCを介して配線HP6が接続されており、該トランジスタ14bのソース/ドレインとして機能するN型拡散層37とバックゲートとして機能するP型拡散層38は、グランド基準電位VSSに接続される配線HP7に接続されている。また、トランジスタ14bの右側には、P型拡散層49が形成されており、該P型拡散層49は、コンタクトC、および配線HP8を介してP型半導体基板18がグランド基準電位VSSに接続されている。このように、昇圧回路10に設けられるダイオード17を具体的に実現すると、図6、および図7に示したような一般的なデバイス構造となり、特殊な製造プロセスなどは不要である。図8は、アナログスイッチ回路6のトランジスタ9bを含めた昇圧回路10に寄生する寄生容量の一例を示す説明図である。昇圧回路10の昇圧効率を向上させるためには、図8に示す寄生容量Cp1,Cp2、および外部負荷容量CLなどをできるだけ削減することが効果的である。ここで、寄生容量Cp1は、図8に示す昇圧回路10のトランジスタ15、静電容量16、トランジスタ14a、およびダイオード17を接続する配線H1に寄生する配線容量である。また、寄生容量Cp2は、トランジスタ15、トランジスタ14a,14b、およびトランジスタ9bを接続する配線H2に寄生する配線容量であり、外部負荷容量CLは、トランジスタ9bのゲート容量である。図9は、寄生容量Cp1,Cp2を低減させるのに効果的なレイアウトの一例を示す説明図である。この場合、図9の上方には、静電容量16がレイアウトされており、該静電容量16の下方には、左側から右側にかけて、ダイオード17、トランジスタ15、トランジスタ14a、およびトランジスタ14bがそれぞれレイアウトされている。以下、ダイオード17、トランジスタ15、トランジスタ14a、およびトランジスタ14bがレイアウトされて領域を出力論理部OUTLという。そして、出力論理部OUTLの下方には、トランジスタ9bがレイアウトされている。このように、出力論理部OUTLを上下に挟むように静電容量16とトランジスタ9bとをレイアウトすることによって、図示するように、静電容量16と出力論理部OUTLとを接続する配線H1、およびトランジスタ9bと接続される配線H2の配線距離をどちらも略最短距離で配線接続することができるので、寄生容量Cp1,Cp2を大幅に低減することが可能となる。外部負荷容量CLに比べて寄生容量Cp1,Cp2が大きいと、昇圧回路10の昇圧能力が損なわれることになるが、図9に示すように配線H1,H2の配線距離をどちらも略最短距離でレイアウトすることにより、昇圧回路10の昇圧電圧の生成効率を向上させることができる。次に、スイッチ9図3におけるON抵抗のシミュレーション方法について説明する。ここでは、図10に示すように、スイッチを構成するPチャネルMOSのトランジスタとNチャネルMOSトランジスタとのON抵抗の合成抵抗値をシミュレーションする。たとえば、図10aの場合、スイッチに入力される入力電圧は、1.8V程度である。このとき、PチャネルMOSトランジスタのON抵抗は、右側の一点鎖線に示す曲線であり、NチャネルMOSトランジスタのON抵抗は、左側の一点鎖線に示す曲線となり、これらトランジスタの合成抵抗が実線に示す曲線となる。また、図10bでは、スイッチに入力される入力電圧ゲート電圧が2.5V程度であり、これにより、NチャネルMOSトランジスタのインピーダンスが低下する。よって、入力電圧が2.5V程度の場合のNチャネルMOSトランジスタのON抵抗一点鎖線に示す曲線は、1.8V程度の入力電圧の場合のON抵抗左側の破線に示す曲線よりも小さくなり、スイッチを構成する2つのトランジスタの合成抵抗実線に示す曲線が小さくなる。図11~図13は、図10に示したシミュレーションによるスイッチ9図3のON抵抗のシミュレーション結果の一例を示す説明図である。図11は、昇圧回路が設けられておらず、そのために電源電圧VCC1が昇圧されずにスイッチ9に入力された際のシミュレーション結果を示すものであり、図11aは、電源電圧VCC1が、スイッチ9の低電圧使用時の電圧レベルである1.8V程度であり、図11bは、電源電圧VCC1が、たとえば約7.0V程度であり、信頼性加速試験などを行う場合に入力される電圧レベルである。また、図12は、背景技術において述べた昇圧回路を用いた場合のスイッチのON抵抗のシミュレーション結果を示すものでる。図12の昇圧回路は、先に述べたように、低電源電圧動作時にスイッチのオン抵抗を低減するため昇圧動作を行い、高電源電圧動作時はスイッチを構成するトランジスタの劣化破壊を防ぐため電源電圧VCC1を降圧して出力する。この場合も、図11aは、電源電圧VCC1が、スイッチ9が低電圧動作時の電圧レベルである1.8V程度である。また、図11bは、電源電圧VCC1が、たとえば約7.0V程度の信頼性加速試験などを行う場合の電圧レベルである。図13は、本発明による昇圧回路10を用いたスイッチ9におけるON抵抗のシミュレーション結果の一例を示す説明図である。ここでも、図13aは、電源電圧VCC1がスイッチ9が低電圧動作時の電圧レベルである1.8V程度であり、図11bは、電源電圧VCC1が信頼性加速試験などを行う場合に入力される電圧レベル、たとえば約7.0V程度となっている。まず、図11a、図12a、および図13aに示す電源電圧VCC1が1.8V程度の場合について説明する。昇圧回路が設けられていないと、1.8V程度の低い電圧がトランジスタ9bのゲート電圧として入力されることになり、トランジスタ9bのインピーダンスが高くなり、その結果、図11aに示すように、スイッチ9の合成抵抗も非常に大きな値となってしまう。また、背景技術において述べた昇圧回路を用いた場合には、該昇圧回路によって電源電圧VCC1が昇圧された後、トランジスタ9bのゲート電圧として入力されるので該トランジスタ9bのインピーダンスが低くなり、その結果として、図12aに示すように、スイッチ9の合成抵抗が小さくなる。昇圧回路10を用いた場合も、該昇圧回路10によって電源電圧VCC1が昇圧されてトランジスタ9bのゲート電圧として入力されるのでインピーダンスが低くなり、図13aに示すように、スイッチ9の合成抵抗を小さくすることができる。続いて、図11b、図12b、および図13bに示す電源電圧VCC1が7.0V程度の場合について説明する。昇圧回路が設けられていない場合には、7.0V程度の高い電圧がトランジスタ9bのゲート電圧として入力され、該トランジスタ9bのインピーダンスが低くなる。その結果、図11bに示すように、スイッチ9の合成抵抗も低い値となる。また、背景技術において述べた昇圧回路を用いた場合には、該昇圧回路によって、7.0V程度の電源電圧VCC1が降圧されてしまい、7.0V程度よりも低い電圧たとえば約4.5V程度がトランジスタ9bのゲート電圧として入力される。それによって、トランジスタ9bのインピーダンスが高くなり、その結果として、図12bに示すように、スイッチ9の合成抵抗が大きくなる。昇圧回路10を用いた場合には、該昇圧回路10から、7.0V程度の電源電圧VCC1に略等しい電圧が出力され、トランジスタ9bのゲート電圧として入力される。よって、トランジスタ9bは、図11bに示した昇圧回路がない場合と同程度のON抵抗となり、図13bに示すように、スイッチ9の合成抵抗を小さくすることができる。このように、昇圧回路10を用いた場合には、電源電圧VCC1が、3.0V程度までは昇圧した電圧をトランジスタ9bに出力し、電源電圧VCC1が、3.0V程度よりも高くなると、該電源電圧VCC1と略同じ電圧レベルの電圧をトランジスタ9bに出力するので、通常動作時の電源電圧たとえば、電源電圧VCC1が1.8V~5.0V程度では、スイッチ9のON抵抗を大幅に低減しながら、信頼性加速試験などにおいて、たとえば、7.0V程度の高い電圧レベルの電源電圧VCC1をスイッチ9に印加することも可能とすることができる。よって、信頼性加速試験などにおいて、正確なテスト用の電圧レベルをスイッチ9に印加することが可能となり、トランジスタ9a,9bの高精度な評価を行うことができる。それにより、本実施の形態1によれば、昇圧回路10により、スイッチ9のON抵抗を低減させながら、スイッチ9を構成するトランジスタ9a,9bの高精度な信頼性加速試験を実施することができる。実施の形態2図14は、本発明の実施の形態2による昇圧回路の一例を示す説明図、図15は、図14の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図、図16は、図15のX-Y断面を示す説明図である。発明の概要本発明の第2の概要は、第1の電源電圧により動作し、入力信号を反転する第1のインバータインバータ11と、前記第1の電源電圧の電圧レベルとは異なる第2の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータインバータ13と、第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータインバータ12と、前記第2のインバータの出力部に一方の接続部が接続された静電容量静電容量16と、一方の接続部に第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタトランジスタ15と、前記第3のインバータの出力部にアノードが接続されたダイオードダイオード17と、第1、および第2のトランジスタトランジスタ14a,14bが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲート、および前記ダイオードのカソードがそれぞれ接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第2のトランジスタの他方の接続部が基準電位に接続された第4のインバータインバータ14とを有する昇圧回路を備えたものである。また、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第1のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第3のインバータから出力された電圧を出力信号として出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態2において、マイクロコンピュータなどの半導体集積回路装置1は、前記実施の形態1の図1と同様の構成からなる。また、半導体集積回路装置1図1に設けられたアナログスイッチ回路6においても、前記実施の形態1の図2と同様の構成からなり、異なる点は、昇圧回路10の構成である。昇圧回路10は、図14に示すように、インバータ11~14、トランジスタ15、静電容量16、ならびにダイオード17からなり、前記実施の形態1の図4における昇圧回路10と異なるところは、ダイオード17のカソードが、インバータ14の出力部トランジスタ14aとトランジスタ14bとの接続部、およびトランジスタ15のゲートにそれぞれ接続されている点である。その他の接続構成、および動作については、図4と同様であるので、説明は省略する。このように、ダイオード17のカソードを、昇圧回路10の出力部であるインバータ14の出力部、およびトランジスタ15のゲートに接続することにより、電源電圧VCC1が高電圧領域電源電圧VCC1が図5に示す横軸の’電圧VX’よりも高い電圧レベルの場合に、電源電圧VCC1と略同じ電圧レベルの電圧をダイオード17を介して直接トランジスタ9b図3に供給することができる。図15は、昇圧回路10におけるダイオード17、トランジスタ15、およびインバータ14を構成するトランジスタ14a,14bのレイアウトの一例を示す説明図であり、図16は、図15のX-Y断面を示す説明図である。図15、図16において、左側には、ダイオード17がレイアウトされている。このダイオード17において、たとえば、P型半導体基板18上には、ディープNウェル19が形成されている。このディープNウェル19の中央部には、Pウェル20が形成されている。また、Pウェル20の左右には、該Pウェル20を囲むようにNウェル21,22がそれぞれ形成されている。また、Pウェル20左上部には、P型拡散層23が形成されており、該Pウェル20右上部には、N型拡散層24が形成されている。この場合、P型拡散層23がダイオード17のアノードとなり、N型拡散層24がダイオード17のカソードとして機能する。Nウェル21の上部には、N型拡散層40が形成されている。N型拡散層40には、複数のコンタクトCを介して配線層に形成された電源電圧VCC1を供給する配線HP1が接続されている。また、ダイオード17のアノードとなるP型拡散層23には、複数のコンタクトCを介して配線HP2が接続されている。配線HP2は、図14に示すノードBに接続されている。ダイオード17のカソードとなるN型拡散層24には、コンタクトCを介して配線HP9が接続されている。ダイオード17の右側には、トランジスタ15がレイアウトされている。トランジスタ15においては、P型半導体基板18上にNウェル25が形成されている。Nウェル25の上部には、左側から右側にかけて、ソース/ドレインとして機能するP型拡散層26,27、およびバックゲートとして機能するN型拡散層28がそれぞれ任意の間隔で形成されている。P型拡散層26とP型拡散層27との間の上方には、ゲート29が形成されている。トランジスタ15のソース/ドレインとして機能するP型拡散層26には、電源電圧VCC2が供給される配線HP4がコンタクトCを介して接続されている。トランジスタ15のゲート29には、コンタクトCを介して配線HP9が接続されている。トランジスタ15のソース/ドレインとして機能するP型拡散層27、およびバックゲートとして機能するN型拡散層28には、コンタクトCを介して配線HP10がそれぞれ接続されている。トランジスタ15の右側には、トランジスタ14aがレイアウトされている。このトランジスタ14aにおいては、P型半導体基板18上にNウェル30が形成されている。このNウェル30の上部には、左側から右側にかけて、バックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32,33がそれぞれ任意の間隔で形成されている。そして、P型拡散層32とP型拡散層33との間の上方には、ゲート34が形成されている。トランジスタ14aのバックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32は、コンタクトCを介して配線HP10がそれぞれ接続されている。トランジスタ14aのソース/ドレインとして機能するP型拡散層33は、コンタクトCを介して配線HP9に接続されており、該トランジスタ14aのゲートには、配線HP6が接続されている。この配線HP6は、図14に示すノードAに接続されている。また、トランジスタ14aの右側には、トランジスタ14bがレイアウトされている。トランジスタ14bにおいては、P型半導体基板18上にPウェル35が形成されている。このPウェル35の上部には、左側から右側にかけて、ソース/ドレインとして機能するN型拡散層36,37、およびバックゲートとして機能するP型拡散層38がそれぞれ任意の間隔で形成されている。N型拡散層36とN型拡散層37との間の上方には、ゲート39が形成されている。トランジスタ14bのソース/ドレインとして機能するN型拡散層36は、コンタクトCを介して配線HP9に接続されている。配線HP9は、昇圧回路10の出力部outとなる。トランジスタ14bのゲート39は、コンタクトCを介して配線HP9が接続されており、該トランジスタ14bのソース/ドレインとして機能するN型拡散層37とバックゲートとして機能するP型拡散層38は、グランド基準電位VSSに接続される配線HP7に接続されている。また、トランジスタ14bの右側には、P型拡散層49が形成されており、該P型拡散層49は、コンタクトC、および配線HP8を介してP型半導体基板18がグランド基準電位VSSに接続されている。ここでも、昇圧回路10に設けられるダイオード17を具体的に実現する場合には、図15、および図16に示したような一般的なデバイス構造で実現可能であり、特殊な製造プロセスなどは不要である。それにより、本実施の形態2においても、昇圧回路10により、スイッチ9のON抵抗を低減させながら、スイッチ9を構成するトランジスタ9a,9bの高精度な信頼性加速試験を実施することができる。実施の形態3図17は、本発明の実施の形態3による昇圧回路の一例を示す説明図、図18は、図17の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図、図19は、図18のX-Y断面を示す説明図である。発明の概要本発明の第3の概要は、第1の電源電圧により動作し、入力信号を反転する第1のインバータインバータ11と、前記第1の電源電圧の電圧レベルとは異なる低い第2の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第2のインバータインバータ13と、第1の電源電圧により動作し、前記第1のインバータから出力される信号を反転して出力する第3のインバータインバータ12と、前記第2のインバータの出力部に一方の接続部が接続された静電容量静電容量16と、一方の接続部に第2の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタトランジスタ15と、第1、および第2のトランジスタトランジスタ14a,14bが直列接続された構成からなり、前記第1のトランジスタと前記第2のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲートが接続され、前記第1、および前記第2のトランジスタのゲートに前記第1のインバータの出力部がそれぞれ接続され、前記第1のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第2のトランジスタの他方の接続部に前記第3のインバータの出力部が接続された第4のインバータインバータ14と、前記第2のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオードダイオードD1とを有する昇圧回路を備えている。この昇圧回路において、前記第2のインバータは、前記第1のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第3のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第1のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第3のインバータから出力された電圧を出力信号として出力し、前記第4のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態3においては、前記実施の形態2の図14における昇圧回路10のダイオード17をトランジスタの寄生ダイオードによって実現する構成となっている。この場合、昇圧回路10は、図17に示すように、インバータ11~14、トランジスタ15、および静電容量16からなる。インバータ12の出力部は、インバータ14を構成するトランジスタ14bの他方の接続部に接続されている。また、トランジスタ14bの他方の接続部には、該トランジスタ14bのバックゲートを接続し、この接続により生じた寄生ダイオードD1を利用する。また、ダイオード17を除くその他の接続構成においては、前記実施の形態2の図17と同様であるので説明は省略する。この場合、図17の昇圧回路10においても、電源電圧VCC1が高電圧領域電源電圧VCC1が図5に示す横軸の’電圧VX’よりも高い電圧レベルの場合に、電源電圧VCC1と略同じ電圧レベルの電圧を寄生ダイオードD1を介して直接トランジスタ9b図3に供給することができる。図18は、図17の昇圧回路10におけるダイオード17、トランジスタ15、およびインバータ14を構成するトランジスタ14a,14bのレイアウトの一例を示す説明図であり、図19は、図18のX-Y断面を示す説明図である。図18、図19において、左側には、トランジスタ15がレイアウトされている。トランジスタ15においては、P型半導体基板18上にNウェル25が形成されている。Nウェル25の上部には、左側から右側にかけて、ソース/ドレインとして機能するP型拡散層26,27、およびバックゲートとして機能するN型拡散層28がそれぞれ任意の間隔で形成されている。P型拡散層26とP型拡散層27との間の上方には、ゲート29が形成されている。トランジスタ15のソース/ドレインとして機能するP型拡散層26には、電源電圧VCC2が供給される配線HP4がコンタクトCを介して接続されている。トランジスタ15のゲート29には、コンタクトCを介して配線HP9が接続されている。トランジスタ15のソース/ドレインとして機能するP型拡散層27、およびバックゲートとして機能するN型拡散層28には、コンタクトCを介して配線HP10がそれぞれ接続されている。トランジスタ15の右側には、トランジスタ14aがレイアウトされている。このトランジスタ14aにおいては、P型半導体基板18上にNウェル30が形成されている。このNウェル30の上部には、左側から右側にかけて、バックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32,33がそれぞれ任意の間隔で形成されている。そして、P型拡散層32とP型拡散層33との間の上方には、ゲート34が形成されている。トランジスタ14aのバックゲートとして機能するN型拡散層31、ならびにソース/ドレインとして機能するP型拡散層32は、コンタクトCを介して配線HP10がそれぞれ接続されている。トランジスタ14aのソース/ドレインとして機能するP型拡散層33は、コンタクトCを介して配線HP9に接続されており、該トランジスタ14aのゲートには、配線HP6が接続されている。この配線HP6は、図17に示すノードAに接続されている。また、トランジスタ14aの右側には、トランジスタ14bがレイアウトされている。トランジスタ14bにおいては、P型半導体基板18上には、ディープNウェル40aが形成されている。このディープNウェル40aの中央部には、Pウェル41が形成されている。また、Pウェル41の左右には、該Pウェル41を挟むようにNウェル42,43がそれぞれ形成されている。また、Pウェル41左上部には、ソース/ドレインとして機能するN型拡散層44が形成されており、N型拡散層44の右側には、ソース/ドレインとして機能するN型拡散層45が形成されている。ここで、トランジスタ14bの寄生ダイオードD1は、Pウェル41とN型拡散層44とのPN接合によって形成されている。このN型拡散層45の右側には、バックゲートとして機能するP型拡散層46が形成されている。N型拡散層44とN型拡散層45との間の上方には、ゲート47が形成されている。N型拡散層44は、コンタクトCを介して配線HP9が接続されており、ゲート47には、コンタクトCを介して配線HP6が接続されている。N型拡散層45、およびP型拡散層46には、コンタクトCを介して配線HP11が接続されている。配線HP11は、図17に示すノードBに接続されている。また、Nウェル43の上部には、N型拡散層48が形成されており、このN型拡散層48は、コンタクトCを介して電源電圧VCC1を供給する配線HP12に接続されている。トランジスタ14bの右側には、P型拡散層49が形成されており、該P型拡散層49は、コンタクトC、および配線HP8を介してP型半導体基板18がグランド基準電位VSSに接続されている。このように、トランジスタ14bの寄生ダイオードD1を用いる構成とすることによって、ダイオード17が不要となり、レイアウト面積を低減させるができる。それにより、本実施の形態3では、昇圧回路10におけるレイアウト面積を低減しながら、スイッチ9を構成するトランジスタ9a,9bの高精度な信頼性加速試験を実施することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"