"半導体基板と、前記半導体基板上に設けられた複数のセルトランジスタと、隣接する前記セルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグと、複数の前記コンタクトプラグ間を埋め込む層間絶縁膜と、前記コンタクトプラグの上方に設けられておらず、前記層間絶縁膜の上方に設けられた記憶素子と、前記記憶素子の側面の少なくとも一部を被覆し、前記半導体基板の表面上方から見たときに、前記コンタクトプラグに重複するように設けられた側壁膜と、前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられ、前記記憶素子と前記コンタクトプラグとを電気的に接続する下部電極とを備えた半導体記憶装置。前記半導体基板の表面上方から見たときに、前記側壁膜の外縁の形状は、前記下部電極の外縁の形状とほぼ同じ形状であることを特徴とする請求項1に記載の半導体記憶装置。前記半導体基板の表面上方から見たときに、前記記憶素子の外縁の形状は、前記下部電極の外縁の形状とほぼ相似形であることを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記半導体基板の表面上方から見たときに、前記記憶素子と前記コンタクトプラグとは重複することなく間隙部分を有し、前記下部電極は前記間隙部分に設けられていることを特徴とする請求項1から請求項3に記載の半導体記憶装置。前記側壁膜は、少なくともシリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜であることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。前記記憶素子上に設けられた上部電極をさらに備え、前記側壁膜は、前記上部電極の側面、前記記憶素子の側面、および、前記下部電極の上面の一部に設けられていることを特徴とする請求項1から請求項5に記載の半導体記憶装置。前記記憶素子は、2つの磁性層と、該2つの磁性層の間に設けられたトンネルバリア膜とを含み、前記側壁膜は、前記トンネルバリア膜の上面上および該トンネルバリア膜上にある一方の前記磁性層の側面に設けられていることを特徴とする請求項1から請求項5に記載の半導体記憶装置。半導体基板上に複数のセルトランジスタを形成し、複数の前記セルトランジスタのゲート電極間に層間絶縁膜を埋め込み、隣接する前記セルトランジスタ間に、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグを形成し、前記コンタクトプラグおよび前記層間絶縁膜上に下部電極の材料を堆積し、前記半導体基板の表面上方から見たときに前記コンタクトプラグに重複せず、前記層間絶縁膜に重複するように、前記下部電極の材料上に記憶素子を形成し、前記半導体基板の表面上方から見たときに前記コンタクトプラグおよび前記層間絶縁膜の両方に重複するように、前記記憶素子の側面の少なくとも一部に側壁膜を形成し、前記側壁膜をマスクとして用いて前記下部電極の材料を加工し、前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられた下部電極を形成することを具備した半導体記憶装置の製造方法。微細化されても、MTJ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、MTJ素子の特性の劣化を抑制した半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、磁気ランダムアクセスメモリMRAM:magneticrandomaccessmemory、抵抗ランダムアクセスメモリReRAM:resistancerandomaccessmemory、相変化ランダムアクセスメモリPRAM:phasechangerandomaccessmemory、強誘電体メモリFeRAM:ferroelectoricrandomaccessmemoryなど様々な種類のメモリに用いることができる。以下の実施形態では、MRAMを抵抗変化型メモリの一例として説明する。MRAMは、トンネル磁気抵抗TMRtunnelingmagnetoresistive効果を利用するMTJmagnetictunneljunction素子を記憶素子として備え、このMTJ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をMTJ素子に流すことによって、MTJ素子の磁化を直接書き換える方式である。第1の実施形態図1は、第1の実施形態に従ったMARMの構成を示すブロック図である。メモリセルアレイ11内には、複数のメモリセルMCがマトリクス状に二次元配置されている。各メモリセルMCは、MTJ素子およびセルトランジスタCTを含む。MTJ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタCTは、MTJ素子に対応して設けられ、該対応するMTJ素子に電流を流すときに導通状態となるように構成されている。複数のワード線WLはロウ方向に、複数のビット線BLはカラム方向にそれぞれ互いに交差するように配線されている。隣接する2つのビット線BLは対を成しており、メモリセルMCは、ワード線WLとビット線対例えば、第1のビット線BL1、第2のビット線BL2との交点に対応して設けられている。各メモリセルMCのMTJ素子およびセルトランジスタは、ビット線対の間例えば、BL1とBL2との間に直列に接続されている。また、セルトランジスタCTのゲートはワード線WLに接続されている。メモリセルアレイ11のビット線方向の両側には、センスアンプ12およびライトドライバ22が配置されている。センスアンプ12は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ22は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに電流を流すことによってデータを書き込む。メモリセルアレイ11のワード線方向の両側には、ロウデコーダ13およびワード線ドライバ21がそれぞれ配置されている。ワード線ドライバ21は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線WLに電圧を印加するように構成されている。センスアンプ12またはライトドライバ22と外部入出力端子I/Oとの間のデータの授受は、データバス14及びI/Oバッファ15を介して行われる。コントローラ16には、各種の外部制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、及び読み出しイネーブル信号/REなどが入力される。コントローラ16は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレスAddとコマンドComとを識別する。そして、コントローラ16は、アドレスAddを、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に転送する。また、コントローラ16は、コマンドComをデコードする。センスアンプ12は、カラムデコーダ18によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ21は、ロウデコーダ13によってデコードされたロウアドレスに従って、選択ワード線WLに電圧を印加することができるように構成されている。コントローラ16は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路19は、各動作に必要な内部電圧例えば、電源電圧より昇圧された電圧を発生するために設けられている。この内部電圧発生回路19も、コントローラ16により制御され、昇圧動作を行い必要な電圧を発生する。図2は、メモリセルMCの書込み動作を示す説明図である。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層F,Pとこれらに挟まれた非磁性層絶縁薄膜Bとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層F,Pの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層Pin層P、トンネルバリア膜B、記録層Free層Fを順次積層して構成される。Pin層PおよびFree層Fは、強磁性体で構成されており、トンネルバリア膜Bは、絶縁膜例えば、Al2O3,MgOからなる。Pin層Pは、磁化の向きが固定されている層であり、Free層Fは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電極以上の電流を流すと、Pin層Pの磁化の向きに対してFree層Fのそれがアンチパラレル状態AP状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電極以上の電流を流すと、Pin層PとFree層Fとのそれぞれの磁化の向きがパラレル状態P状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。尚、Pin層PとFree層Fとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。図3は、第1の実施形態に従ったMRAMのメモリセルアレイの部分的平面図である。図4Aおよび図4Bは、図3の4-4線に沿った断面図である。図3に示すように、本実施形態によるMRAMは、アクティブエリアAAと、ワード線WLゲート電極GCと、ビット線対BL1、BL2と、コンタクトプラグCBと、MTJ素子と、セルトランジスタCTとを備えている。隣接する複数のアクティブエリアAAは、半導体基板10に形成された素子分離領域STIShallowTrenchIsolationによって分離されている。ワード線WLは、ロウ方向に延伸しており、セルトランジスタCTのゲート電極GCとして機能する。あるいは、ワード線WLは、セルトランジスタCTのゲート電極GCに接続されている。ビット線対BL1、BL2は、ワード線WLと直交するカラム方向に延伸している。MTJ素子は、隣接する2つのワード線WLとビット線対BL1、BL2との交点に対応して設けられており、半導体基板10の上方にマトリクス状に二次元配置されている。コンタクトプラグCB1は、アクティブエリアAAに形成された拡散層とビアコンタクトV1との間を電気的に接続するように設けられている。ビアコンタクトV1は、コンタクトプラグCB1とビット線BL1との間を電気的に接続する。これにより、ビット線BL1は、ビアコンタクトV1およびコンタクトプラグCB1を介してセルトランジスタCTの一方の拡散層ソースまたはドレインに接続されている。一方、コンタクトプラグCB2は、セルトランジスタCTの他方の拡散層ドレインまたはソースと下部電極LEとの間を電気的に接続している。ここで、コンタクトプラグCB2は、図3に示す重複エリアA0において下部電極LEと接続されている。MTJ素子の下端は、下部電極LEを介してコンタクトプラグCB2に電気的に接続されている。下部電極LEは、ロウ方向に隣接する2つのコンタクトプラグCBのうち一方と重複エリアA0において重複しており、この重複エリアA0においてコンタクトプラグCBと接続されている。従って、MTJ素子の下端は、下部電極LEを介してコンタクトプラグCB2に接続され、さらにコンタクトプラグCB2を介してセルトランジスタCTの他方の拡散層に接続されている。一方、MJT素子の上端は、上部電極およびビアコンタクトV2を介してビット線BL2に電気的に接続される。従って、MTJ素子およびセルトランジスタCTは、ビット線BL1とBL2との間において直列に接続される。本実施形態では、1つのMTJ素子に対して2つのセルトランジスタCTが電流を流すように構成されている。例えば、MTJ素子MTJ0は、ロウ方向に対して斜め方向に隣接するセルトランジスタCT0、CT1によって駆動される。セルトランジスタCT0、CT1は、それぞれワード線WL0、WL1に対応しており、かつ、ビット線対BLP0のうちビット線BL1に接続されている。これにより、ワード線WL0、WL1に電圧を印加することによって、2つのセルトランジスタCT0、CT1が導通状態となり、MTJ素子MTJ0がビット線対BLP0のBL1とBL2との間に接続される。そして、ビット線対BLP0のビット線BL1とBL2との間に電圧差を印加することによって、MTJ素子MTJ0へ電流を流すことができる。図4Aおよび図4Bに示すように、本実施形態によるMRAMは、半導体基板としてのシリコン基板10と、拡散層20と、ゲート電極GCと、コンタクトプラグCB2と、層間絶縁膜ILDと、下部電極LEと、MTJ素子と、側壁膜40と、上部電極UEと、ビアコンタクトV2とを備えている。シリコン基板10上には、拡散層20が設けられている。また、シリコン基板10上には、ゲート絶縁膜25を介してゲート電極CGワード線WLが設けられている。ゲート電極GCおよび拡散層20が複数のセルトランジスタCTの一部を構成する。尚、図4は、ワード線WLに沿ったロウ方向の断面を示しているので、ビアコンタクトV1が接続されている拡散層はここでは図示されていない。しかし、図3、図4Aおよび図4Bを参照することによって、複数のセルトランジスタCTがシリコン基板10上に形成されていることは容易に理解できる。コンタクトプラグCB2は、図3に示すように隣接するセルトランジスタCT間に埋め込まれている。そして、コンタクトプラグCB2は、ゲート電圧GCとの絶縁を維持しつつ、該隣接するセルトランジスタCT間にある拡散層20に電気的に接続されている。層間絶縁膜ILDは、複数のコンタクトプラグCB2の間を埋め込んでいる。また、図4Aおよび図4Bでは示さないが、層間絶縁膜ILDは、複数のコンタクトプラグCB1の間を埋め込んでいる。さらに、層間絶縁膜ILDは、隣接する複数のゲート電極GC間を埋め込んでいる。これにより、ゲート電極GC、コンタクトプラグCB1、CB2は、互いに電気的に絶縁されている。図4Aおよび図4Bに示すように、下部電極LEは、ロウ方向に隣接する2つのコンタクトプラグCB2のうち一方に重複エリアA0によって接続されている。逆に、下部電極LEは、ロウ方向に隣接する2つのコンタクトプラグCB2のうち他方には接続されていない。図4Aおよび図4Bに示すように、MTJ素子は、いずれのコンタクトプラグCB2の上方にも設けられておらず、層間絶縁膜ILD素子分離領域STIの上方に設けられている。従って、図3に示すように、MTJ素子は、シリコン基板10の表面上方から見たときに、いずれのコンタクトプラグCB1、CB2にも重複していない。しかし、MTJ素子の下に設けられた下部電極LEは、コンタクトプラグCB2に重複エリアA0によって接続されている。従って、MTJ素子は、層間絶縁膜ILD素子分離領域STIの上方に設けられているが、1つのコンタクトプラグCB2と電気的に接続される。側壁膜40は、図4Aに示すように、MTJ素子の側面を被覆している。シリコン基板10の表面上方から見たときに、側壁膜40の外縁の形状は、下部電極LEの外縁の形状とほぼ同じ形状である。本実施形態では、側壁膜40および下部電極LEの外縁の形状は、シリコン基板10の表面上方から見たときに、共にほぼ円形であり、それらの円形の中心はほぼ一致している。従って、側壁膜40は、図3に示すMTJ素子の外縁と下部電極LEの外縁との間に存在することになる。よって、側壁膜40は、下部電極LEと同様に、コンタクトプラグCB2に重複エリアA0において重複するように設けられている。側壁膜40は、図4Aに示すようにMTJ素子の側面全体を被覆してもよいが、図4Bに示すようにMTJ素子の一部側面のみを被覆してもよい。例えば、側壁膜40は、トンネルバリア膜B上にある上側磁性層例えば、Free層Fの側面のみを被覆する。この場合、側壁膜40は、トンネルバリア膜Bの上面の一部の上に設けられ、トンネルバリア膜Bの下にある下側磁性層例えば、Pin層Pの側面には設けられていない。側壁膜40は、下部電極LEの加工時にマスクとして機能するために設けられているので、必ずしもMTJ素子の側面全体を被覆していなくてもよい。また、この場合、トンネルバリア膜Bおよび下側磁性層が下部電極LEと同程度の平面サイズとなる。しかし、MTJ素子として機能する有効な平面エリアは、面積の小さな上側磁性層によって決定されるので、MTJ素子の特性および機能としては、図4Aに示すMTJ素子と変わらない。さらに、側壁膜40は、上側磁性層およびトンネルバリア膜Bの側面を被覆してもよい。この場合、側壁膜40は、下側磁性層の上面上に設けられる。また、本実施形態では、MTJ素子の下側磁性層がPin層Pであり、上側磁性層がFree層Fであるが、Pin層PとFree層Fとの位置関係は逆でもよい。即ち、MTJ素子の下側磁性層がFree層Fであり、上側磁性層がPin層Pであってもよい。この場合、側壁膜40は、MTJ素子のPin層Pの側面のみを被覆してもよく、Pin層Pおよびトンネルバリア膜Bの側面を被覆してもよい。この場合であっても、側壁膜40は、下部電極LEの加工時にマスクとして機能することができる。MTJ素子上には、上部電極UEが設けられている。側壁膜40は、上部電極UEの側面、MTJ素子の側面、および、下部電極LEの上面の一部に設けられている。下部電極LEは、MTJ素子の底面と層間絶縁膜ILDとの間だけでなく、側壁膜40とコンタクトプラグCB2との間にも設けられている。これにより、下部電極LEは、MTJ素子の下端とコンタクトプラグCB2とを電気的に接続する。ビアコンタクトV2は、上部電極UE上に設けられており、上部電極UEとビット線BL2との間を電気的に接続する。MRAMの微細化によってコンタクトプラグCB1、CB2のアスペクト比が大きくなると、図4に示すように、ボイドまたはシーム30が発生する。本実施形態によるMRAMは、シリコン基板10の表面上方から見たときに、平面レイアウト上において、MTJ素子とコンタクトプラグCB2とは重複していない。MTJ素子は、素子分離領域STI上に形成されており、ロウ方向に隣接する2つのコンタクトプラグCB2からそれぞれ間隙部分G1、G2図3、4参照だけ離れている。従って、MTJ素子は、ボイドまたはシーム30の影響を受けない。もし、MTJ素子がコンタクトプラグCB2上に設けられていた場合、MTJ素子においてボイドまたはシーム30に起因する段差が生じる場合がある。このような段差は、MTJ素子の特性を劣化させる。これに対し、本実施形態によるMTJ素子は、ボイドまたはシーム30の影響を受けないので、段差は生じない。従って、MTJ素子の特性の劣化を抑制することができる。一方、下部電極LEは間隙部分G1、G2に設けられている。これにより、下部電極LEは、間隙部分G1側においてコンタクトプラグCB2と接続する。その結果、下部電極LEは、MTJ素子の下端とコンタクトプラグCB2との電極的接続を維持することができる。これにより、MTJ素子およびセルトランジスタCTは、ビット線対BL1、BL2の間に接続され、正常に動作することができる。このような構成を有するMRAMは、以下のように製造方法によって形成される。図5~図9は、第1の実施形態に従ったMRAMの製造方法を示す断面図である。まず、シリコン基板10上にセルトランジスタCTを形成する。素子分離領域STIの形成後、アクティブエリアAAにセルトランジスタCTを形成する。セルトランジスタCTは、既知のトランジスタの形成方法と同様でよい。図5では、セルトランジスタCTの拡散層20およびゲート電極GCが表示されている。拡散層20は、ソースまたはドレインのいずれかである。ゲート電極GCは、コンタクトプラグCBに対して図5の紙面に対して垂直方向カラム方向にずれて配置されているので、鎖線で示されている。次に、ゲート電極GC上およびゲート電極GC間を被覆するように、層間絶縁膜ILDInterLayerDielectricを堆積する。CMPChemicalMechanicalPolishing法を用いて、層間絶縁膜ILDを平坦化する。次に、リソグラフィ技術およびRIEReactiveIonEtching法を用いて、層間絶縁膜ILDにコンタクトプラグCB用のコンタクトホールCHを形成する。そして、CVDChemicalVaporDeposition法を用いて金属材料例えば、タングステンをコンタクトホールCH内に堆積する。通常、装置の微細化のために、隣接するセルトランジスタCT間の間隔は狭く、かつ、ゲート電極GCワード線WLの抵抗を下げるためにゲート電流GCワード線WLは厚く形成されている。このため、コンタクトホールCHの溝のアスペクト比は大きい。従って、金属材料は、コンタクトホールCHを完全に充填することはできず、その中にボイドおよびシーム30が形成され易い。また、層間絶縁膜ILDと金属材料との間に僅かな段差が生じる場合もある。次に、CMP法を用いて金属材料を平坦化し、隣接するコンタクトプラグCBを互いに電気的に分離する。コンタクトプラグCBは、互いに分離され、拡散層20に接続され、かつ、ゲート電極GCから絶縁されるように形成される。その後、下部電極LEの材料を堆積する。下部電極LEの材料は、例えば、Ta、Pt、Ir、Ru、Pd、W、Ti、Al及びそれらの窒化物、あるいは、これらの材料の複合膜である。次に、下部電極LE上に、MTJ素子の材料を堆積する。例えば、下部電極LE上に、記録層Fの材料、トンネルバリア膜Bの材料および固定層Pの材料の順番に堆積する。記録層Fおよび固定層Pの材料は、例えば、Co、Fe、Ni、Pt、Fe、Pd、B、Ta、Dy、Tv、Cr等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。次に、MTJ素子の材料の上に、ハードマスクHMの材料を堆積する。これにより、図5に示す構造が得られる。ハードマスクHMの材料は、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3等の単層膜または積層膜である。ハードマスクHMが積層膜の場合、ハードマスクHMの材料は、図4の上部電極UEとして利用され得るように、導電性材料例えば、Ta、TiAlxNy、TaN、WN、W、TiNであることが好ましい。ハードマスクHMが積層膜の場合、ハードマスクHMの材料は、少なくともMTJ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料例えば、SiO2、SiN、Al2O3を堆積する。ハードマスクHMの絶縁性材料は、MTJ素子のエッチング時に除去される。本実施形態では、ハードマスクHMの材料として、プラズマTEOSによって形成されたSiO2とSiNとTaとの積層膜、あるいは、SiO2、TaおよびTiAlNの積層膜を採用した。この場合、TaまたはTiAlNがMTJ素子の材料上に最初に堆積され、その後にSiNおよびSiO2が堆積される。次に、リソグラフィ技術およびRIE法を用いて、ハードマスクHMを加工する。さらに、ハードマスクHMをマスクとして用いて、MTJ素子の材料固定層P、トンネル絶縁膜Bおよび記録層Fの各材料を、下部電極LEの上面が露出されるまで連続的にエッチングする。これにより、図6に示す構造が得られる。このエッチング工程において、ハードマスクHMの上部の絶縁性材料は除去される。従って、ハードマスクHMは、以降、上部電極UEと呼ぶ。ここで、MTJ素子の材料は、RIE、150°C~300°Cの高温RIE、IBEIonBeamEtchingを用いてエッチングしてもよい。さらに、MTJ素子の材料は、RIE、高温RIE、IBEのうち複数の方法を組み合わせてエッチングしてもよい。また、MTJ素子の材料の加工後、室温~200°Cの低温でO2プラズマ処理を施すことによって、MTJ素子のダメージを回復させ、トンネルバリア膜Bの電流リークを低減させることができる。図4Bに示す構造を形成する場合、ハードマスクHMをマスクとして用いて、MTJ素子の材料のうち上側磁性層としてのFree層Fをトンネルバリア膜Bの表面が露出されるまでエッチングする。この場合、トンネルバリア膜Bをエッチングストッパとして用いればよい。これにより、後述する側壁膜40は、Free層Fの側面のみに残置され得る。また、MTJ素子の材料のうちFree層Fおよびトンネルバリア膜Bを、下側磁性層としてのPin層Pの表面が露出されるまでエッチングする。この場合、側壁膜40は、Free層Fおよびトンネルバリア膜Bの側面のみに残置され得る。図6に示すように、ハードマスクHMおよびMTJ素子は、シリコン基板10の表面上方から見たときに、コンタクトプラグCBに重複せず、層間絶縁膜ILDに重複するように、下部電極LEの材料上に形成される。即ち、ハードマスクHMおよびMTJ素子は、層間絶縁膜ILD素子分離領域STI上に形成され、コンタクトプラグCB上に形成されていない。これにより、MTJ素子は、ボイドまたはシーム30の影響を受けない。さらに、ハードマスクHMおよびMTJ素子は、ロウ方向に隣接する2つのコンタクトプラグCBの一方側に偏って配置されている。従って、本実施形態では、MTJ素子は、一方のコンタクトプラグCBから間隙G1だけ離れており、他方のコンタクトプラグCBから間隙G2G2>G1だけ離れている。これにより、MTJ素子と一方のコンタクトプラグCBとの電気的接続を維持し、かつ、他方のコンタクトプラグCBから電気的に絶縁され得る。尚、MTJ素子の側面は、加工後、順テーパーを有する。従って、ハードマスクHMの外縁は、シリコン基板10の表面上方から見たときに、MTJ素子の外縁の内側に存在する。次に、MTJ素子および下部電極LE上に側壁膜40の材料を堆積する。側壁膜40の材料は、絶縁材料であり、例えば、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜である。本実施形態では、側壁膜40の材料は、例えば、PVDPlasmaVaporDeposition法、ALD法AtomicLayerDeposition、PeALD法で堆積されたシリコン窒化膜等である。次に、RIE法を用いて側壁膜40の材料を異方性エッチングし、側壁膜40をMTJ素子の側面のみに残置させる。このとき、側壁膜40は、シリコン基板10の表面上方から見たときに、一方のコンタクトプラグCBおよび層間絶縁膜ILDの両方に重複するように形成される。尚且つ、側壁膜40は、シリコン基板10の表面上方から見たときに、他方のコンタクトプラグCBに重複しないように形成される。従って、側壁膜40の材料は、間隙G1よりも厚く堆積され、かつ、間隙G2よりも薄く形成されることが好ましい。また、側壁膜40のエッチングも、側壁膜40が一方のコンタクトプラグCB上に残り、かつ、他方のコンタクトプラグCB上に残らないように実行される。これにより、図7に示す構造が得られる。次に、側壁膜40および上部電極UEをマスクとして用いて下部電極LEの材料をRIE法で加工する。このとき、コンタクトプラグCBの上部もオーバーエッチングされる。これにより、図8に示す断面が得られる。図4Bに示す構造を形成する場合、側壁膜40および上部電極UEをマスクとして用いて、トンネルバリア膜B、Pin層Pおよび下部電極LEの材料を加工する。この場合、Pin層Pは、下部電極LEとほぼ同じサイズに形成されるが、MTJ素子として機能する有効な平面エリアは、面積の小さな上側磁性層Free層Fによって決定されるので、問題はない。尚、側壁膜40が、Free層Fおよびトンネルバリア膜Bの側面に設けられている場合には、上記エッチング工程において、Pin層Pおよび下部電極LEの材料が加工される。下部電極LEの多くの部分は、シリコン基板10の表面上方から見たときに、層間絶縁膜ILDに重複している。従って、下部電極LEの多くの部分は、MTJ素子の底面と層間絶縁膜ILDとの間に設けられている。一方、下部電極LEの一部は、シリコン基板10の表面上方から見たときに、ロウ方向に隣接するコンタクトプラグCBのうち一方のコンタクトプラグCBに重複しているが、他方のコンタクトプラグCBには重複していない。従って、下部電極LEの一部は、側壁膜40と一方のコンタクトプラグCBとの間に設けられているが、側壁膜40と他方のコンタクトプラグCBとの間には設けられていない。下部電極LEとコンタクトプラグCBとの間の重複部分が図3に示す重複エリアA0である。このように、MTJ素子とコンタクトプラグCBとは重複することなく間隙G1、G2を有しながらも、下部電極LEはその一方の間隙G1を埋めるよう形成される。即ち、下部電極LEは、MTJ素子の下端から横方向ロウ方向に延伸し、MTJ素子の下端を1つのコンタクトプラグCBに電気的に接続する。これにより、MTJ素子の下端は、下部電極LEを介して一方のコンタクトプラグCBに電気的に接続される。ここで、側壁膜40をマスクとして下部電極LEを自己整合的に加工しているので、シリコン基板10の表面上方から見たときに、側壁膜40および下部電極LEは、ほぼ同一の外形を有する。本実施形態では側壁膜40および下部電極LEは、ほぼ円形であり、側壁膜40および下部電極LEの中心はほぼ一致している。また、MTJ素子も、同様にほぼ円形であり、MTJ素子および下部電極LEの中心もほぼ一致している。尚、側壁膜40は、マスクとして用いられると共に、下部電極LEの加工後には、酸素および水素等をブロックする側壁保護絶縁膜として機能する。酸素および水素等をブロックするために、側壁膜40は、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいは前記膜の複合膜が有効である。また、側壁膜40は、上部電極UEの側面、MTJ素子の側面、および、下部電極LEの上面の一部に設けられているので、酸素および水素等のブロックとして有効に機能する。本実施形態では、側壁膜40は、スパッタ法を用いてシリコン窒化膜を堆積し、さらに、カバレッジの良好なALDAtomicLayerDeposition法を用いてシリコン窒化膜を再度堆積することによって形成されている。スパッタ法を用いたシリコン窒化膜は、ALDAtomicLayerDeposition法、あるいはPeALD法によるシリコン窒化膜の堆積時におけるMTJ素子へのダメージを抑制できる。従って、MTJ素子に直接接する側壁膜40の部分は、スパッタ法で形成することが好ましい。次に、側壁膜40、上部電極UE、下部電極LE、コンタクトプラグCB上に層間絶縁膜ILDをさらに堆積する。そして、層間絶縁膜ILDを上部電極UEの表面が露出されるまでエッチングバックする。このとき、上部電極UEおよび側壁膜40は、エッチングストッパとして機能する。これにより、図9に示す断面が得られる。次に、図4に示すように、上部電極UE上に、さらに中間プラグ電極を形成し、上部電極UEを被覆するように層間絶縁膜ILD2を堆積する。中間プラグ電極は例えば、窒化チタンからなり、上部電極UEとして機能する。その後、ビアコンタクトV1、V2を形成し、ビット線BL1、BL2の配線等を形成することによって本実施形態によるMRAMが完成する。尚、ビアコンタクトV1は、セルトランジスタCTのゲート電極GCを挟んで拡散層20とは反対側の拡散層に接続される。本実施形態によれば、リソグラフィ技術およびRIE法を用いてハードマスクHMおよびMTJ素子を加工した後、下部電極LEは、側壁膜40をマスクとして自己整合的に加工されている。このため、上部電極UE、MTJ素子および下部電極LEの加工に必要なリソグラフィ工程は1回だけである。従って、本実施形態によるMRAMは、従来よりも簡単な製造方法で形成することができる。一方、本実施形態によるMRAMでは、上部電極UEおよびMTJ素子が層間絶縁膜ILDの上方に設けられつつ、隣接するコンタクトプラグCBのうち一方のコンタクトプラグCB側に偏って形成されている。これにより、シリコン基板10の表面上方から見たときに、MTJ素子とコンタクトプラグCBとは重複せず、かつ、下部電極LEがコンタクトプラグCBと重複するように形成され得る。このように、MTJ素子の全体が層間絶縁膜ILD素子分離領域STIの上方に設けられているので、MRAMが微細化されても、MTJ素子は、コンタクトプラグCB内のシームまたはボイド30の影響を受けない。従って、本実施形態によるMRAMは、MTJ素子の特性の劣化を抑制することができる。さらに、MTJ素子は、隣接する2つのコンタクトプラグCBのうち一方のコンタクトプラグCB側に偏って形成されていることによって、MTJ素子の下端は、下部電極LEを介して一方のコンタクトプラグCBとの電気的接続を維持することができる。これにより、本実施形態によるMRAMは、メモリとして正常に動作し得る。上部電極UE、MTJ素子および下部電極LEは、1回のリソグラフィ工程で形成されているので、上部電極UE、MTJ素子、側壁膜40、下部電極LEのそれぞれの外縁の形状は、全て相似の形状を有し、かつ、中心がほぼ一致している。尚、本実施形態において、下部電極LEの加工後、保護絶縁膜図示せずを再度堆積してもよい。これにより、後工程での水素、水、酸素をブロックすることができるので、MTJ素子の特性をさらに改善することができる。この場合、保護絶縁膜の材料は、側壁膜40の材料と同じでよい。第2の実施形態図10は、第2の実施形態に従ったMRAMの断面図である。第2の実施形態は、ビアコンタクトV2と上部電極UEとの間に中間プラグ電極が設けられていない点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。第2の実施形態では、ビアコンタクトV2が、上部電極UE上に直接接続されている。この場合、図10に示すように、ビアコンタクトV2のコンタクトホールが上部電極UEの位置からずれて形成される可能性がある。しかし、第2の実施形態では、側壁膜40が上部電極UEおよびMTJ素子の各側面を被覆している。また、側壁膜40は、図3に示す重複エリアA0を確保するために、或る程度厚く形成される。従って、ビアコンタクトV2のコンタクトホールのアライメントが多少ずれたとしても、側壁膜40がMTJ素子を保護することができる。さらに、第2の実施形態によれば、ビアコンタクトV2は、中間プラグ電極を介すことなく、上部電極UE上に直接接続することが可能である。従って、第2の実施形態によるMRAMの製造方法は、第1の実施形態によるMRAMの製造方法から中間プラグ電極の形成工程を省略すればよい。第2の実施形態では、中間プラグ電極の形成が不要であるので、その分、MRAMの製造方法が簡単になる。第2の実施形態は、さらに第1の実施形態の効果を得ることができる。第3の実施形態図11は、第3の実施形態によるMRAMのメモリセルアレイの部分的平面図である。第3の実施形態は、下部電極LEの形状が凸形状に形成されている点で第1の実施形態と異なる。第3の実施形態のその他の構成は、第1の実施形態と同様でよい。第3の実施形態では、平面レイアウトにおいて、下部電極LEが、該下部電極LEに接続されるコンタクトプラグCBに向かってロウ方向へ突出している。従って、下部電極LEとコンタクトプラグCBとの接続面積重複エリアA1の面積がより広く形成されている。これにより、下部電極LEは、コンタクトプラグCBとMTJ素子の下端との間を確実に電気的に接続することができる。さらに、第3の実施形態は、MTJ素子の全体が層間絶縁膜ILD素子分離領域STIの上方に設けられている。これにより、MRAMが微細化されても、MTJ素子は、コンタクトプラグCB内のシームまたはボイド30の影響を受けない。従って、第3の実施形態によるMRAMも、第1の実施形態と同様の効果を得ることができる。ただし、第3の実施形態では、平面レイアウトにおける下部電極LEの形状は、MTJ素子の形状と相似形ではない。このため、第3の実施形態は、MTJ素子の形成時に用いられたハードマスクHMとは異なるマスクを用いて下部電極LEを加工する必要がある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"