"各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路と、前記複数の単位バッファ回路のうちの1または複数個の単位バッファ回路を選択的に活性化する制御回路と、前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの1つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路とを含む、前記インピーダンス調整部と、を備えることを特徴とする半導体装置。前記レプリカ回路に接続される第1の端子を備え、前記インピーダンス調整部は、前記レプリカ回路のインピーダンスが前記第1の端子に接続された外部抵抗の抵抗値に等しくなるインピーダンス調整信号を発生し、前記インピーダンス調整信号を前記複数の単位バッファに供給して、前記複数の単位バッファのそれぞれの前記調整可能なインピーダンスを調整することを特徴とする請求項1に記載の半導体装置。前記インピーダンス調整部は、前記レプリカ回路に電流を供給する第1の電源と、前記外部抵抗が接続される第2の電源との間に、前記インピーダンス調整信号に応じて第1の電流を流し、前記負荷電流生成回路は、前記1又は複数個の単位バッファ回路の個数から1を減じた個数に前記第1の電流の電流量を乗じた電流量の第2の電流を、前記第1の電源から前記第2の電源と同じレベルの自身が接続される第3の電源へと流す、ことを特徴とする請求項2に記載の半導体装置。前記負荷電流生成回路は、前記第3の電源に接続される抵抗、前記抵抗に接続される第1のスイッチ、及び前記第1のスイッチと前記第1の電源との間に設けられる第2のスイッチから構成される直列回路を複数有するとともに、複数の前記直列回路のうちの一つの直列回路の前記抵抗における前記第3の電源に接続される端子とは反対側の端子の電圧レベルと、前記第1の端子に現れる電圧レベルとを比較し、比較結果に応じて複数の前記直列回路の第1のスイッチ各々を導通させる比較回路を有し、複数の前記直列回路における前記第2のスイッチが導通して、前記第2の電流を前記第3の電源へと流す、ことを特徴とする請求項3に記載の半導体装置。前記負荷電流生成回路は、複数の負荷電流生成部を有し、前記負荷電流生成部は、前記第3の電源に接続される抵抗、前記抵抗に接続される第1のスイッチ、及び前記第1のスイッチと前記第1の電源との間に設けられる第2のスイッチから構成される直列回路と、前記第1の電源の電圧レベルを分圧する分圧回路と、前記直列回路の前記抵抗における前記第3の電源に接続される端子とは反対側の端子の電圧レベルと、前記分圧回路の分圧レベルとを比較し、比較結果に応じて前記直列回路の前記第1のスイッチを導通させる比較回路と、を備え、前記第2のスイッチが導通する前記直列回路における前記抵抗は、前記分圧回路の分圧レベルに応じて、前記第2の電流を前記第3の電源へと流す、ことを特徴とする請求項3に記載の半導体装置。前記1又は複数個の単位バッファの個数を示すデータを記憶するモードレジスタを備え、前記制御回路は、前記単位バッファの個数を示すデータに基づいて、前記第2のスイッチの導通または非導通を切り替える設定信号を出力し、前記インピーダンス調整部は、前記設定信号に応じて、複数の前記直列回路の第2のスイッチを導通させる導通制御信号を出力する負荷電流選択部を含む、ことを特徴とする請求項4または請求項5いずれか一項に記載の半導体装置。第2の端子を備え、前記複数の単位バッファ各々は、前記第2の端子を前記第1の電源の電圧レベルへ駆動するプルアップ回路と、前記第2の端子を前記第2の電源の電圧レベルへ駆動するプルダウン回路を有し、前記設定信号には、第1の設定信号と第2の設定信号とが含まれており、前記制御回路は、前記半導体装置に、内部に記憶するデータの前記第2の端子へデータを読み出し、前記第2の端子へ出力する動作を指示するリードコマンドが入力されると、前記第1の設定信号に応じて、前記1又は複数個の単位バッファにおける前記プルアップ回路または前記プルダウン回路のいずれか一方を活性化させて前記第2の端子を駆動し、前記半導体装置に、前記出力回路を終端抵抗として機能させる指示をするオンダイターミネーション信号が入力されると、前記第2の設定信号に応じて、前記1又は複数個の単位バッファにおける前記プルアップ回路及び前記プルダウン回路の両方を活性化させて前記第2の端子を駆動することを特徴とする請求項6に記載の半導体装置。特許文献1に記載のインピーダンス調整部は、1個の単位バッファ回路に対応するレプリカ回路を用いて複数の単位バッファ回路のインピーダンスを共通に調整している。一方で、出力回路は複数個の単位バッファ回路を用いて出力端子を駆動している。このように、特許文献1の半導体装置では、単位バッファ回路のインピーダンス調整において、実際に出力端子を駆動する単位バッファ回路の個数が反映されていなかった。出力回路では、活性化される単位バッファ回路の個数に応じて、電源線と単位バッファ回路との間での電圧降下及び電圧上昇の量が変化する。そのため、特許文献1のインピーダンス調整においては、出力回路のインピーダンスが要求されるインピーダンスからずれを生じる恐れがあった。本発明は、各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路と、前記複数の単位バッファ回路のうちの1または複数個の単位バッファ回路を選択的に活性化する制御回路と、前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの1つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路とを含む、前記インピーダンス調整部と、を備えることを特徴とする半導体装置である。本発明によれば、インピーダンス調整部は、レプリカ回路と並列に接続される負荷電流生成回路において、選択的に活性化された単位バッファ回路の個数に応じて自身を流れる電流量を変化させる。そのため、レプリカ回路のインピーダンスは、単位バッファ回路の個数に応じて調整される。この単位バッファの個数に応じて調整されたレプリカ回路のインピーダンス調整結果を、出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置10は、メモリセルアレイ20、制御回路21、モードレジスタ22、及びデータ入出力部100を含んで構成される。本発明の半導体装置10の特徴部分となるデータ入出力部100は、DS機能を有している。DSDriverStrengthen機能とは、データ出力時に、出力バッファのインピーダンスを調整する機能である。半導体装置10は、インピーダンス設定コードRon<1,0>インピーダンス設定信号に応じて、出力バッファを構成する単位バッファの活性化する個数を変更することで、このDS機能を有効にする。このDS機能に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。半導体装置10は、外部端子半導体チップ上のパッドとして、コマンド端子12a、アドレス端子13、データ端子DQ0~DQn、キャリブレーション端子ZQを備えている。その他、クロック端子、電源端子等の外部端子も備えるが、これらについては本発明とは関連がないため図示を省略してある。コマンド端子12aは、例えばロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS等の信号が供給される端子を総称して示した端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド端子12aは、制御回路21に接続される。アドレス端子13は、アドレス信号ADDが供給される端子であり、制御回路21に接続される。データ端子DQは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部100に接続されている。また、データ入出力部100はキャリブレーション端子ZQにも接続されている。データ入出力部100におけるキャリブレーション動作後述は、このキャリブレーション端子ZQに外部抵抗を接続して行われる。メモリセルアレイ20は、複数のワード線と複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルを含む。制御回路21は、外部からコマンド端子12aを介して供給されるコマンド信号CMDと、外部からアドレス端子13を介して供給されるアドレス信号ADDとに応じて、メモリセルアレイ20の動作を制御する各種動作制御信号ICNTを、メモリセルアレイ20に供給する。制御回路21は、各種動作制御信号ICNTを、メモリセルアレイ20に供給することで、メモリセルアレイ20におけるメモリセルからのデータ読み出し動作であるリード動作と、メモリセルへのデータ書き込み動作であるライト動作とを制御する。具体的には、制御回路21は、コマンド信号CMDがリードコマンドRDコマンドである場合、データ入出力部100に出力イネーブル信号OEを供給するとともに、メモリセルアレイ20の中のアドレス信号ADDで指定されたメモリセルのデータがデータ入出力部100にデータDataとして出力されるように、メモリセルアレイ20の動作を制御する。一方、制御回路21は、コマンド信号CMDがライトコマンドWTコマンドである場合、データ入出力部100が外部から受け取ったデータDataが、メモリセルアレイ20のメモリセルの中のアドレス信号ADDで指定されたメモリセルへ書き込まれるように、データ入出力部100及びメモリセルアレイ20の動作を制御する。また、制御回路21は、外部からコマンド端子12aを介して、コマンド信号CMDとしてキャリブレーション動作の実行を示すコマンドCALコマンドが供給された場合、制御信号ACT1,制御信号ACT2をデータ入出力部100に供給する。また、制御回路21は、外部からコマンド端子12aを介して、コマンド信号CMDとしてモードレジスタセットコマンドMRSコマンドが供給された場合、このMRSコマンドが供給される際アドレス端子13に供給されるアドレス信号ADDを、モードレジスタセット信号MRSとともにモードレジスタ22に供給する。モードレジスタ22MRは、制御回路21から供給されるモードレジスタセット信号MRSとアドレス信号ADDとに応じて、半導体装置の各種設定を変更する。モードレジスタ22は、図1において、具体的には、データ入出力部100の出力回路のインピーダンスを設定するための信号である、インピーダンス設定コードRon<1,0>をデータ入出力部100に供給する。後述の通り、このインピーダンス設定コードRon<1,0>は、データ入出力部100においてデータ出力時に使用される、つまり、リード動作におけるデータ出力時に活性化される単位バッファの台数を指定する信号である。なお、本実施形態においては、例えばアドレス信号ADDのうちアドレス信号A1の論理レベルが、インピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>の論理レベルに、アドレス信号A5の論理レベルが、インピーダンス設定コードRon<1>の論理レベルに等しく対応するものとする。つまり、モードレジスタ22は、アドレス信号A1のHレベルハイレベルまたはLレベルローレベルに対応して、HレベルまたはLレベルのインピーダンス設定コードRon<0>を、アドレス信号A5のHレベルまたはLレベルに対応して、HレベルまたはLレベルのインピーダンス設定コードRon<1>を、それぞれデータ入出力部100に対して出力する。データ入出力部100は、制御回路21に供給されるコマンドがRDコマンドであり、メモリセルアレイ20がリード動作を行っているときは、メモリセルアレイ20から供給されたデータDataを受け取り、受け取ったデータDataを、データ端子DQ0~nを介して外部に出力するデータ出力動作。この際、データ入出力部100は、モードレジスタ22から供給されるインピーダンス設定コードRon<1,0>に応じてデータ出力動作時にデータ端子DQ0~nを駆動する単位バッファの個数を制御する。一方、データ入出力部100は、制御回路21に供給されるコマンドがWTコマンドであり、メモリセルアレイ20がライト動作をおこなっているときには、データ端子DQ0~nを介して外部から入力されるデータDataをメモリセルアレイ20に供給する。また、データ入出力部100は、キャリブレーション端子ZQに接続される。ここで、キャリブレーション端子ZQは、所望の抵抗値のインピーダンス調整用抵抗外部抵抗RZQが接続される構成となっており、データ入出力部100は、外部抵抗RZQに応じて自身のインピーダンスを調整する。尚、制御回路21から、データ入出力部100に供給されるインピーダンス調整活性化信号制御信号ACT1,制御信号ACT2は、データ入出力部100のインピーダンス調整動作の実行を制御する信号である。次にデータ入出力部100について、図2を用いて説明する。図2は、データ入出力部100の構成を示すブロック図である。図2に示すように、データ入出力部100は、データ端子DQに接続された第1の出力バッファ110及び第2の出力バッファ120と、キャリブレーション端子ZQに接続されたインピーダンス調整部130と、データ端子DQに接続された入力バッファ170とを備えている。なお、入力バッファ170は、データ入力時に活性化される回路であるが、入力バッファ170の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。また、本明細書において、第1の出力バッファ110及び第2の出力バッファ120により、データ入出力部100の出力バッファ101が構成されるものとする。出力バッファ101を構成する第1の出力バッファ110は、並列接続された4つの単位バッファ111~114によって構成される。また、出力バッファ101を構成する第2の出力バッファ120は並列接続された3つの単位バッファ121~123によって構成される。単位バッファ111~114,121~123は、リード動作時においてデータ端子DQを駆動するための回路であり、図2に示すようにデータ端子DQに対して並列に接続されている。これら単位バッファ111~114,121~123は互いに同一の回路構成を有しており、一例として、本実施形態ではいずれも240Ω調整後の値のインピーダンスを有している。このインピーダンスは、キャリブレーション動作後述において、インピーダンス調整部130により生成されるインピーダンス制御信号DRZQコードにより調整可能なインピーダンスである。従って、例えば、全ての単位バッファ111~114,121~123が活性化されれば、データ端子DQからみた出力バッファ101のインピーダンス目標値は、約34.3Ω=240Ω/7となる。また、例えば、第1の出力バッファ110を構成する4つの単位バッファ111~114と、第2の出力バッファ120を構成する3つの単位バッファ121~123のうち、2つの単位バッファ121,122が活性化されれば、データ端子DQからみた出力バッファ101のインピーダンス目標値は40Ω=240Ω/6となる。しかしながら、これら複数の単位バッファが共通に接続される電源配線の抵抗が、活性された単位バッファの個数に依存して変化する。そのため、活性化された複数の単位バッファ回路各々のインピーダンスが、データ出力時等に、キャリブレーション動作において調整された所定の設定値この場合240Ωと異なってしまい、結果として出力バッファ101のインピーダンスが目標値からずれてしまう。例えば、上記例の場合、全ての単位バッファこの場合7個が選択的に活性化された場合は、1個の単位バッファが選択的に活性化された場合に比べて、各単位バッファが共通に接続される電源配線が電圧降下しやすくなる。キャリブレーション動作では、1個の単位バッファに相当するレプリカバッファを用いて複数の単位バッファ各々のインピーダンスを240Ωに設定するため、7個の単位バッファが選択的に活性化されると、単位バッファのインピーダンスは調整された240Ωより高くなり、出力バッファ101のインピーダンスも目標である約34.3Ωより高めに設定されてしまう。このように、選択的に活性化された単位バッファの個数に応じて、データ出力時等に、所定の設定値この場合240Ωに調整したインピーダンスと異なってしまい、結果として出力バッファ101のインピーダンスが目標値からずれてしまう。そのため、インピーダンス調整部130は、活性される単位バッファの個数に応じて、インピーダンス制御信号DRZQを生成し、これを出力バッファ101に供給することで、出力バッファ101のインピーダンスを目標値に近づける。インピーダンス調整部130は、活性化される単位バッファ回路の個数として、インピーダンス設定コードRon<1,0>をモードレジスタ22から受け取り、この設定コードを基にインピーダンス制御信号DRZQインピーダンス調整信号を生成し、インピーダンス制御信号DRZQを、前段回路161~163を介して複数の単位バッファ単位バッファ111~114,121~123に供給して、複数の単位バッファのそれぞれのインピーダンスを調整する。単位バッファ111~114の動作は、前段回路161より供給される動作信号161P,161Nによって制御され、単位バッファ121,122の動作は、前段回路162より供給される動作信号162P,162Nによって制御され、単位バッファ123の動作は、前段回路163より供給される動作信号163P,163Nによって制御される。前段回路161~163は、それぞれ対応する単位バッファ111~114,121~123に含まれる複数の出力トランジスタ後述のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン導通またオフ非導通は、動作信号161P~163P及び動作信号161N~163Nによって制御される。図2に示すように、前段回路161~163には、インピーダンス調整部130からインピーダンス制御信号DRZQが共通に供給されるとともに、出力制御回路150から選択信号151P~153P及び選択信号151N~153Nが個別に供給される。出力制御回路150は、複数の単位バッファ111~11nのうち活性化させる単位バッファを指定するとともに、DQ端子を駆動する際の出力レベルを指定する回路である。活性化させる単位バッファの指定は、インピーダンス設定コードRon<1,0>をモードレジスタ22から受け取り、この設定コードに基づき、選択信号151P~153P及び選択信号151N~153Nを前段回路161~163に出力することにより行う。また、活性化させる単位バッファの出力レベルは、リード動作ではメモリセルアレイ20から供給されるデータDataに基づいて定められる。以下、データ入出力部100を構成する各回路ブロックについてより詳細に説明する。図3は、単位バッファ111の回路図である。図3に示すように、単位バッファ111は、並列接続された複数本実施形態では5つのPMOSトランジスタ211~215と、並列接続された複数本実施形態では5つのNMOSトランジスタ221~225と、これらPMOSトランジスタ211~215とNMOSトランジスタ221~225との間に直列に接続された抵抗231,232とを備え、抵抗231と抵抗232の接続点がデータ端子DQに接続されている。単位バッファ111のうち、PMOSトランジスタ211~215及び抵抗231からなる部分はプルアップ回路PUを構成しており、NMOSトランジスタ221~225及び抵抗232からなる部分はプルダウン回路PDを構成している。PMOSトランジスタ211~215のゲートには、動作信号161Pを構成する5つの動作信号161P1~161P5が供給されており、NMOSトランジスタ221~225のゲートには、動作信号161Nを構成する5つの動作信号161N1~161N5が供給されている。これにより、単位バッファ111に含まれる10個のトランジスタは、10本の動作信号161P1~161P5及び動作信号161N1~161N5によって、個別にオンまたはオフ制御を行うことができる。PMOSトランジスタ211~215からなる並列回路及びNMOSトランジスタ221~225からなる並列回路は、いずれも導通時に120Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、キャリブレーション動作において実際にインピーダンスを120Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのW/L比ゲート幅/ゲート長比を互いに異ならせることが好ましく、2のべき条の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、PMOSトランジスタ211のW/L比を1とした場合、PMOSトランジスタ212~215のW/L比をそれぞれ2、4、8、16に設定しているW/L比の値は相対値であり、実際のW/L比を表しているものではない。以下同様。これにより、動作信号161P1~161P5及び動作信号161N1~161N5によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をキャリブレーション動作においてほぼ120Ωに固定させることができる。また、抵抗231,232の抵抗値は、いずれも120Ωに設計されている。これにより、PMOSトランジスタ211~215からなる並列回路及びNMOSトランジスタ221~225からなる並列回路の少なくとも一方がオン状態となれば、データ端子DQからみた単位バッファ111のインピーダンスは240Ωとなる。抵抗231,232としては、例えばタングステンW抵抗を用いることができる。第1の出力バッファ110を構成する他の単位バッファ112~114も、図3に示す単位バッファ111と同じ回路構成を有し、かつ、同じ動作信号161P1~161P5及び動作信号161N1~161N5によって制御される。一方、第2の出力バッファ120を構成する他の単位バッファ121~123は、図3に示す単位バッファ111と同じ回路構成を有しているものの、単位バッファ121,122の動作は動作信号162P,162Nによって制御され、単位バッファ123の動作は動作信号163P,163Nによって制御される。動作信号162P,162,163P,163Nについても、それぞれ5つの動作信号によって構成されており、それぞれ対応するプルアップ回路PU又はプルダウン回路PDを制御する。図4は、前段回路161の回路図である。前段回路161は、論理和回路であるOR回路411~415と、論理積回路であるAND回路421~425によって構成されている。OR回路411~415には、出力制御回路150からの選択信号151Pが共通に供給されているとともに、インピーダンス調整部130からのインピーダンス制御信号DRZQP1~DRZQP5がそれぞれ供給されている。一方、AND回路421~425には、出力制御回路150からの選択信号151Nが共通に供給されているとともに、インピーダンス調整部130からのインピーダンス制御信号DRZQN1~DRZQN5がそれぞれ供給されている。OR回路411~415の出力である動作信号161P1~161P5動作信号161Pを構成する、並びに、AND回路421~425の出力である動作信号161N1~161N5動作信号161Nを構成するは、図2に示すように、単位バッファ111~114に共通に供給され、それぞれ対応するトランジスタを制御する。他の前段回路162,163も、図4に示す前段回路161と同様の回路構成を有している。前段回路162に含まれるOR回路411~415及びAND回路421~425は、出力制御回路150からの選択信号152P,152Nがそれぞれ共通に供給され、動作信号162P1~162P5動作信号162Pを構成する、並びに、動作信号162N1~162N5動作信号162Nを構成するを単位バッファ121~122に共通に供給する。また、前段回路163に含まれるOR回路411~415及びAND回路421~425は、出力制御回路150からの選択信号153P,153Nがそれぞれ共通に供給され、動作信号163P1~163P5動作信号163Pを構成する、並びに、動作信号163N1~163N5動作信号163Nを構成するを単位バッファ123に供給する。図5は、インピーダンス調整部130の回路図である。インピーダンス調整部130は、負荷電流選択回路140、プルアップ回路131、プルアップ回路132、及びプルダウン回路133を備えている。また、インピーダンス調整部130は、プルアップ回路132の動作を制御するカウンタ134、プルダウン回路133の動作を制御するカウンタ135、カウンタ134を制御するコンパレータ136、及びカウンタ135を制御するコンパレータ137を備えている。図6は、負荷電流選択回路140、及びプルアップ回路131の回路図である。負荷電流選択回路140は、3入力のNAND回路である論理回路140e、3入力のNAND回路である論理回路140f、及びAND回路140gを含んで構成される。論理回路140eは、インピーダンス設定コードRon0の論理反転信号、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの出力信号をAND回路140gに出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの出力信号をAND回路140gに出力する。論理回路140fは、インピーダンス設定コードRon0、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10を出力する。AND回路140gは、論理回路140eの出力信号と導通制御信号RON10との論理積演算をし、導通制御信号RON00を出力する。すなわち、負荷電流選択回路140は、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がLレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルに維持する。また、負荷電流選択回路140は、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がHレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルからLレベルに変化させる。プルアップ回路131は、レプリカ回路131e、及び負荷電流生成回路131fを含んで構成される。図6に示すように、レプリカ回路131eレプリカ回路は、単位バッファ111~114,121~123に含まれるプルアップ回路PUと実質的に同じ回路構成を有している。つまり、レプリカ回路131eは、並列接続された5つのPMOSトランジスタ311~315と、一端がこれらPMOSトランジスタのドレインに接続された抵抗331とを備え、抵抗331の他端がキャリブレーション端子ZQに接続されている。レプリカ回路131eに含まれるPMOSトランジスタ311~315は、図3に示すPMOSトランジスタ211~215に対応しており、それぞれ同一のインピーダンスを有している。したがって、PMOSトランジスタ211~215のW/L比と同様、PMOSトランジスタ311~315のW/L比もそれぞれ1、2、4、8、16に設定されている。抵抗331も、図3に示す抵抗231に対応しており、したがって、その抵抗値は120Ωに設定されている。PMOSトランジスタ311~315のゲートには、カウンタ134よりインピーダンス制御信号DRZQP1~DRZQP5がそれぞれ供給されており、これによってレプリカ回路131eの動作が制御される。インピーダンス制御信号DRZQP1~DRZQP5は、動作信号161P1~161P5に対応する信号である。負荷電流生成回路131fは、それぞれ2つのスイッチ及び抵抗から構成され、レプリカ回路131eの電源配線VDDに接続される直列回路61~66、抵抗67R、抵抗68R、及びコンパレータ69を含んで構成される。直列回路61~直列回路66各々は、導通制御信号RON00または導通制御信号RON10のいずれか一方がゲートへ入力されるPMOSトランジスタ第2のスイッチ、コンパレータ69の出力信号がゲートへ入力されるNMOSトランジスタ第1のスイッチ、及び抵抗を直列接続して形成される。例えば、直列回路61は、PMOSトランジスタ61P、NMOSトランジスタ61N、及び抵抗61Rから構成される。PMOSトランジスタ61Pにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140に接続されて導通制御信号RON00が入力され、ドレインは、NMOSトランジスタ61Nのドレインに接続される。また、NMOSトランジスタ61Nにおいて、ドレインはPMOSトランジスタ61Pのドレインに接続され、ゲートはコンパレータ69の出力に接続され、ソースは抵抗61Rの一端接続点Nd61とするに接続される。また、抵抗61Rは、一端が接続点Nd61に接続され、他端が接地される。同様に、直列回路jj=62~65各々は、PMOSトランジスタjP、NMOSトランジスタjN、及び抵抗jRから構成される。PMOSトランジスタjPにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140に接続されて導通制御信号RON00が入力され、ドレインは、NMOSトランジスタjNのドレインに接続される。また、NMOSトランジスタjNにおいて、ドレインはPMOSトランジスタjPのドレインに接続され、ゲートはコンパレータ69の出力に接続され、ソースは抵抗jRの一端に接続される。また、抵抗jRは、一端がNMOSトランジスタjNのソースに接続され、他端が接地される。また、直列回路66は、PMOSトランジスタ66P、NMOSトランジスタ66N、及び抵抗66Rから構成される。PMOSトランジスタ66Pにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140に接続されて導通制御信号RON10が入力され、ドレインは、NMOSトランジスタ66Nのドレインに接続される。また、NMOSトランジスタ66Nにおいて、ドレインはPMOSトランジスタ66Pのドレインに接続され、ゲートはコンパレータ69の出力に接続され、ソースは抵抗66Rの一端に接続される。また、抵抗66Rは、一端がNMOSトランジスタ66Nのソースに接続され、他端が接地される。抵抗67R抵抗値R1、及び抵抗68R抵抗値R1は、分圧回路を構成し、この分圧回路によりレプリカ回路131eの電源配線の電圧レベルを1/2の電圧レベルVDD/2にし、コンパレータ69の正転入力端子に出力する。コンパレータ69は、正転入力端子が分圧回路の出力に接続され、反転入力端子-が直列回路61における接続点Nd61に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路61~直列回路66におけるNMOSトランジスタ61N~NMOSトランジスタ66Nのゲートに対して出力する。コンパレータ69は、接続点Nd61の電圧レベルが電圧レベルVDD/2より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ61N~NMOSトランジスタ66Nをオン導通させる。一方、コンパレータ69は、接続点Nd61の電圧レベルが電圧レベルVDD/2より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ61N~NMOSトランジスタ66Nをオフ非導通させる。これにより、直列回路61における抵抗61Rを、その抵抗値R2が外部抵抗RZQと同じ値に設定することで、抵抗61Rに流れる電流値図中iで示すを、キャリブレーション端子ZQの電圧レベルがVDD/2となるときに外部抵抗RZQに流れる電流値と同程度の電流値とすることができる。キャリブレーション動作時において、レプリカ回路131eには、インピーダンス制御信号DRZQPDRZQP1~DRZQP5が入力され、キャリブレーション端子ZQの電圧レベルがVDD/2となるようにインピーダンス制御信号DRZQPが調整される。一方、抵抗61Rにおいて、抵抗61Rの一端の電圧レベルがVDD/2となるように、コンパレータ69が動作してNMOSトランジスタ61Nがオンするから、抵抗61Rに流れる電流値iは、外部抵抗RZQの電流値と同程度になる。このように、直列回路61は、キャリブレーション動作において、PMOSトランジスタ61Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流と、ほぼ同じ電流値iの電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。その他の直列回路における抵抗の抵抗値も直列回路61と同様の抵抗値R1に設定される。つまり、キャリブレーション動作において、負荷電流選択回路140からLレベルの導通制御信号RON00を負荷電流生成回路131fに出力することにより、直列回路61~直列回路65の計5個を動作させる。これにより、図2に示す単位バッファ111~114、及び単位バッファ121~122の計6個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路131eの電源配線を生じさせることができる。また、負荷電流選択回路140からLレベルの導通制御信号RON00、及びLレベルの導通制御信号RON10を負荷電流生成回路131fに出力することにより、直列回路61~直列回路66の計6個を動作させる。これにより、図2に示す単位バッファ111~114、単位バッファ121~122、及び単位バッファ123の計7個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路131eの電源配線を生じさせることができる。このように、負荷電流生成回路131fは、キャリブレーション動作において、活性化される単位バッファの個数に応じて自身に流れる電流を変化させることにより、活性化される単位バッファが接続される電源配線の電圧レベルの降下を、レプリカ回路131eの電源配線にも生じさせる。そのため、キャリブレーション動作において確定するインピーダンス制御信号DRZQを、活性化される単位バッファの個数を反映した調整結果とすることが可能となる。なお、抵抗値R2について、単位バッファと単位バッファが接続される電源配線と、負荷電流生成回路131f、及びレプリカ回路131eが接続される電源配線とが、同様のレイアウト構成を持つ場合、上述のように抵抗RZQの抵抗値と等しく設定すればよい。しかしながら、レイアウト構成が両者で一致しない場合、それぞれのレイアウト構成を反映した回路シミュレーションを実行して、抵抗値R2を抵抗RZQの抵抗値とは異なる値に設定してもよい。図7は、プルアップ回路132、及びプルダウン回路133の回路図である。プルアップ回路132は、図7aに示すように、図6に示すレプリカ回路131eと同一の回路構成を有しており、プルアップ回路132に含まれる5つのPMOSトランジスタのゲートには、同じくインピーダンス制御信号DRZQP1~DRZQP5が供給される。プルダウン回路133は、図7bに示すように、単位バッファ111~114,121~123に含まれるプルダウン回路PDと実質的に同じ回路構成を有している。つまり、プルダウン回路133は、並列接続された5つのNMOSトランジスタ321~325と、一端がこれらNMOSトランジスタのドレインに接続された抵抗332とを備えている。プルダウン回路133に含まれるNMOSトランジスタ321~325は、図3に示すNMOSトランジスタ221~225に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路131と同様である。抵抗332も、図3に示す抵抗232に対応しており、したがって、その抵抗値は120Ωに設定されている。NMOSトランジスタ321~325のゲートには、カウンタ135よりインピーダンス制御信号DRZQN1~DRZQN5がそれぞれ供給されており、これによってプルダウン回路133の動作が制御される。インピーダンス制御信号DRZQN1~DRZQN5は、動作信号161N1~161N5に対応する信号である。このように、プルアップ回路131におけるレプリカ回路131e,プルアップ回路132は、いずれも単位バッファ111~114,121~123に含まれるプルアップ回路PUと実質的に同じ回路構成を有しており、プルダウン回路133は、単位バッファ111~114,121~123に含まれるプルダウン回路PDと実質的に同じ回路構成を有している。これらのレプリカ回路131e,132及びプルダウン回路133のインピーダンスは、いずれもキャリブレーション動作において、活性化する単位バッファの個数に応じたインピーダンスに調整される。このうち、プルアップ回路132とプルダウン回路133は、レプリカバッファを構成しており、したがって、レプリカバッファは単位バッファ111~114,121~123と実質的に同じ回路構成を有していることになる。図5に戻って、レプリカバッファの出力端である接点Aは、コンパレータ137の非反転入力端子に接続されている。カウンタ134は、制御信号ACT1が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ136の出力である比較信号COMP1がHレベルである場合にはカウントアップを続け、比較信号COMP1がLレベルである場合にはカウントダウンを続ける。コンパレータ136の非反転入力端子はキャリブレーション端子ZQに接続されており、反転入力端子-は電源電位VDDとグランド電位GND間に直列接続された抵抗138及び抵抗139の中点に接続されている。かかる構成により、コンパレータ136は、キャリブレーション端子ZQの電位と中間電位VDD/2とを比較し、前者の方の電位が高ければその出力である比較信号COMP1をHレベルとし、後者の方の電位が高ければ比較信号COMP1をLレベルとする。一方、カウンタ135は、制御信号ACT2が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ137の出力である比較信号COMP2がHレベルである場合にはカウントアップを続け、比較信号COMP2がLレベルである場合にはカウントダウンを続ける。コンパレータ137の非反転入力端子はレプリカバッファの出力端である接点Aに接続され、反転入力端子-は抵抗138,139の中点に接続されている。かかる構成により、コンパレータ137は、レプリカバッファの出力電位と中間電圧VDD/2とを比較し、前者の方の電位が高ければその出力である比較信号COMP2をHレベルとし、後者の方の電位が高ければ比較信号COMP2をLレベルとする。そして、カウンタ134,135は、制御信号ACT1,制御信号ACT2が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ134のカウント値はインピーダンス制御信号DRZQPとして用いられ、カウンタ135のカウント値はインピーダンス制御信号DRZQNとして用いられる。そして、これらの総称であるインピーダンス制御信号DRZQは、このキャリブレーション動作において、負荷電流生成回路131fにより活性化される単位バッファの個数を反映して調整されており、確定したインピーダンス制御信号DRZQは、図2、及び図4に示す前段回路161~163に共通に供給される。以上が、本実施形態によるデータ入出力部100の構成である。次に、本実施形態によるデータ入出力部100の動作について、キャリブレーション動作、データ出力動作の順に、図8及び図9を用いて説明する。図8は、キャリブレーション動作を説明するためのフローチャートであり、図9は、キャリブレーション動作中におけるキャリブレーション端子ZQ、接点Aの電位変化を示すグラフである。[キャリブレーション動作]キャリブレーション動作は、上述のとおり、出力バッファ101のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に1回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましく、本実施形態によるデータ入出力部100は、このように実際の動作時において定期的にキャリブレーション動作を実行する場合に特に有効である。以下、具体的に説明する。キャリブレーション動作を行う場合には、あらかじめ、キャリブレーション端子ZQに外部抵抗RZQを接続しておく必要がある図2、図5参照。外部抵抗RZQとしては、単位バッファ111~114,121~123の目標とするインピーダンス=レプリカバッファのインピーダンスと同じインピーダンスを持つ抵抗を用いる必要がある。従って、本実施形態では、240Ωの外部抵抗RZQが用いられる。また、半導体装置10にコマンド信号CMDとしてキャリブレーション動作を指示するキャリブレーションコマンドCALコマンドが供給される以前において、半導体装置10にはコマンド信号CMDとしてモードレジスタコマンドMRSコマンドが供給されているものとする。また、半導体装置10には、このMRSコマンドとともに、アドレス端子13にアドレス信号ADDとしてモード設定コードコードA5、A1からなるDS設定コード=0、1が供給され、モードレジスタ22はインピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>をHレベルに維持し、インピーダンス設定コードRon<1>をHレベルからLレベルに変化させ、それぞれデータ入出力部100に対して出力しているものとする。まず、CALコマンドによってキャリブレーション動作が指示されるとステップS11:YES、制御信号ACT1を活性化し、インピーダンス調整部130に含まれるカウンタ134のカウント動作を開始させるステップS12。制御信号ACT1が活性レベルになる前の初期状態においては、カウンタ134のカウント値は、一例としてオール1本実施例では、5’b11111と表すにリセットされており、そのため、カウンタ134の出力であるインピーダンス制御信号DRZQP1~DRZQP5は、いずれもHレベルである。したがって、プルアップ回路131のレプリカ回路131eに含まれるPMOSトランジスタ311~315は全てオフ状態となり、その結果、コンパレータ136の出力である比較信号COMP1はLレベルとなる。このため、カウンタ134はカウントダウンを進め、カウントダウンに連動してPMOSトランジスタ311~315のオンまたはオフ状態が切り替わる。具体的には、PMOSトランジスタ311~315のW/L比がそれぞれ1、2、4、8、16に設定されていることから、カウンタ134の最下位ビットMLBがインピーダンス制御信号DRZQP11に割り当てられ、カウンタ134の最上位ビットMSBがインピーダンス制御信号DRZQP15に割り当てられる。これにより、プルアップ回路131のレプリカ回路131eのインピーダンスを最小ピッチで変化させることができる。また、負荷電流選択回路140がインピーダンス設定コードRon<1,0>に応じて導通制御信号RON00,及び導通制御信号RON10をいずれもLレベルとすることにより、負荷電流生成回路131fの直列回路61~直列回路66全てが動作し、レプリカ回路131eとともに、レプリカ回路131eへ電源を供給する電源配線の電圧レベルを、活性化される単位バッファの個数この場合は7個に応じて降下させる。このようなカウントダウンが進むに連れて、レプリカ回路131eのインピーダンスは徐々に低下し、図9aに示すように、キャリブレーション端子ZQの電位は徐々に上昇する。そして、レプリカ回路131eのインピーダンスが目的とするインピーダンス240Ω未満まで低下すると、キャリブレーション端子ZQの電位が中間電圧VDD/2を超えることから、コンパレータ136の出力である比較信号COMP1はHレベルに反転する。これに応答してカウンタ134はカウントアップを進め、今度はレプリカ回路131eのインピーダンスを上昇させる。このような動作を繰り返すことにより、キャリブレーション端子ZQの電位は中間電圧VDD/2近傍で安定する。その後、制御信号ACT1を非活性化し、カウンタ134のカウント動作を停止させるステップS13。また、負荷電流選択回路140が導通制御信号RON00,及び導通制御信号RON10をいずれもHレベルとすることにより、負荷電流生成回路131fの直列回路61~直列回路66の全てにおいて、PMOSトランジスタ第2のスイッチがオフし、負荷電流生成回路131fはレプリカ回路131eの電源配線から電気的に分離される。これにより、カウンタ134のカウント値は固定され、インピーダンス制御信号DRZQP1~DRZQP5のレベルが確定する。以上の動作により、レプリカ回路131e、プルアップ回路132のインピーダンスが活性化される単位バッファの個数に応じたインピーダンスに調整される。尚、カウンタ134の初期値をオール1ではなく、設計値で240Ωとなるような値とし、比較信号COMP1のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。次に、制御信号ACT2を活性化し、インピーダンス調整部130に含まれるカウンタ135のカウント動作を開始させるステップS14。制御信号ACT1が活性レベルになる前の初期状態においては、カウンタ135のカウント値は、一例としてオール0本実施例では、5’b00000と表すにリセットされており、そのため、カウンタ135の出力であるインピーダンス制御信号DRZQN1~DRZQN5は、いずれもLレベルである。したがって、プルダウン回路133に含まれるNMOSトランジスタ321~325は全てオフ状態となり、その結果、コンパレータ137の出力である比較信号COMP2はHレベルとなる。これに応答してカウンタ135はカウントアップを進め、カウントアップに連動して、NMOSトランジスタ321~325のオンまたはオフ状態が切り替わる。この場合も、NMOSトランジスタ321~325のW/L比がそれぞれ1、2、4、8、16に設定されていることに対応して、カウンタ135の最下位ビットMLBがインピーダンス制御信号DRZQN11に割り当てられ、カウンタ135の最上位ビットMSBがインピーダンス制御信号DRZQN15に割り当てられる。これにより、プルダウン回路133のインピーダンスを最小ピッチで変化させることができる。このようなカウントアップが進むに連れて、プルダウン回路133のインピーダンスは徐々に低下し、図9bに示すように、接点Aの電位は徐々に低下する。そして、プルダウン回路133のインピーダンスが目的とするインピーダンス240Ω未満まで低下すると、接点Aの電位は中間電圧VDD/2を下回るため、コンパレータ137の出力である比較信号COMP2はLレベルに反転する。これに応答してカウンタ135はカウントダウンを進め、今度はプルダウン回路133のインピーダンスを上昇させる。このようなカウントアップおよびカウントダウン動作を繰り返すことにより、接点Aの電位は中間電圧VDD/2近傍で安定する。その後、制御信号ACT2を非活性化し、カウンタ135のカウント動作を停止させるステップS15。これにより、カウンタ135のカウント値は固定され、インピーダンス制御信号DRZQN1~DRZQN5のレベルが確定する。以上の動作により、プルダウン回路133のインピーダンスもレプリカ回路131e、プルアップ回路132と同じく、単位バッファの個数に応じたインピーダンスに調整される。この場合も、カウンタ135の初期値をオール0ではなく、設計値で240Ωとなるような値とし、比較信号COMP2のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。そして、ステップS11に戻り、CALコマンドによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されるとステップS11:YES、上記一連の動作を再び実行する。以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号DRZQは、図2及び図4に示す前段回路161~163に共通に供給されることから、前段回路161~163によって制御される単位バッファ111~114,121~123についても、活性化される単位バッファの個数に応じて調整されたインピーダンスで動作することが可能となる。また、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。なお、キャリブレーション動作を指示するCALコマンドが供給される以前において、半導体装置10にMRSコマンドとともに、DS設定コード00が与えられる場合、モードレジスタ22はインピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>をHレベルからLレベルに、インピーダンス設定コードRon<1>をHレベルからLレベルに変化させ、それぞれデータ入出力部100に対して出力している。この場合、制御信号ACT1が活性レベルにある期間、負荷電流選択回路140がインピーダンス設定コードRon<1,0>に応じて導通制御信号RON00をLレベル,導通制御信号RON10をHレベルとすることにより、負荷電流生成回路131fの直列回路61~直列回路65が動作する。負荷電流生成回路131fは、レプリカ回路131eとともに、レプリカ回路131eへ電源を供給する電源配線の電圧レベルを、活性化される単位バッファの個数この場合は6個に応じて降下させる。これによって、前段回路161~163によって制御される単位バッファ111~114,121~122について、活性化される単位バッファの個数この場合6個に応じて調整されたインピーダンスで動作することが可能となる。[データ出力動作]次に、データ出力動作について説明する。データ出力動作は、上述したキャリブレーション動作を少なくとも1回実行した後に行う必要があり、これによって、正しいインピーダンスで動作することが可能となる。例えば、メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてMRSコマンドを供給するとともに、半導体装置10のアドレス端子13にアドレス信号ADDとしてDS設定コード00を供給するものとする。これにより、制御回路21は、モードレジスタ信号MRSをモードレジスタ22に出力する。モードレジスタ22は、インピーダンス設定コードRon<1,0>をインピーダンス調整部130に出力する。このとき、CALコマンドは、まだ供給されていないので、インピーダンス制御信号DRZQP1~DRZQP5のレベルは、例えばカウンタ134の初期値であるオール15’b11111であり、インピーダンス制御信号DRZQN1~DRZQN5のレベルは、例えばカウンタ135の初期値であるオール05’b00000=00hである。また、出力制御回路150は、データ出力動作を指示されていない。この場合、出力制御回路150の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号DRZQのレベルに関らず、出力バッファ101は非活性状態となる。メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてCALコマンドを供給すると、インピーダンス調整部130は制御信号ACT1、制御信号ACT2が制御回路21から入力され、キャリブレーション動作を実行する。これにより、レプリカ回路131e、プルアップ回路132及びプルダウン回路133のインピーダンスが、単位バッファの活性化される個数6個に応じたインピーダンスに調整され、調整後のインピーダンス制御信号DRZQP1~DRZQP5のレベルが5’b01111=0Fhに確定し、また、調整後のインピーダンス制御信号DRZQN1~DRZQN5のレベルが、例えば5’b10000=10hに確定する。続いて、出力制御回路150は、制御回路21にコマンド端子12aを介して、コマンド信号CMDとしてメモリセルアレイ20からのデータDataをデータ端子DQから外部へ出力する指示を示すコマンドRDコマンドが供給されると、制御回路21から出力イネーブル信号OEが供給される。この出力イネーブル信号OEが供給されると、出力制御回路150は、データDataが1Hレベルの場合、前段回路161~163を制御して出力バッファ101に接続されたデータ端子DQをHレベルに駆動し、データDataが0Lレベルの場合、前段回路161~163を制御して出力バッファ101に接続されたデータ端子DQをLレベルに駆動する。また、データ端子DQをHレベルまたはLレベルに駆動する際、出力制御回路150は、モードレジスタ22から供給されるインピーダンス設定コードRon<1,0>に応じて、前段回路161~163に出力する選択信号151P~153P、選択信号151N~153NをHレベルまたはLレベルに変化させる。データ端子DQをHレベルに駆動する場合、出力制御回路150は、インピーダンス設定コードRon<1,0>がモードレジスタ22から入力されると、インピーダンス設定コードRon<1,0>が00であって、データDataが1であるので、選択信号151P、152PをLレベル、選択信号153PをHレベル、選択信号151N~153Nを全てLレベルとする。これにより、前段回路161~162に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1~DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1~DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQP1~DRZQP5のレベルは、上述の通り5’b01111=0Fhである。そのため、動作信号161Pのうち、動作信号161P5がLレベル、動作信号161P1~161P4がHレベルとなる。また、動作信号162Pのうち、動作信号162P5がLレベル、動作信号162P1~162P4がHレベルとなる。また、前段回路163に含まれるOR回路は、インピーダンス制御信号DRZQP1~DRZQP5のレベルにかかわらず、全てHレベルの動作信号を出力する。そのため、動作信号163Pのうち、動作信号163P1~163P5が全てHレベルとなる。また、前段回路161~163に含まれるAND回路は、インピーダンス制御信号DRZQN1~DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N~163Nが全てLレベルとなる。これにより、単位バッファ111~114,121~122に含まれるプルアップ回路PUは、インピーダンス調整部130に含まれるレプリカ回路131e、及びプルアップ回路132と同じインピーダンス活性化する単位バッファの個数に応じて調整済のインピーダンスでオンする。また、単位バッファ123に含まれるプルアップ回路PU、及び単位バッファ111~114,121~123に含まれるプルダウン回路PDは、全てオフとなる。つまり、6個の単位バッファ111~114,121~122に含まれるプルアップ回路PUが全てキャリブレーション動作において6個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子DQは、出力バッファ101により40Ω=240Ω/6に近いインピーダンスでHレベルVDD電位に駆動されることになる。一方、データ端子DQをLレベルに駆動する場合、出力制御回路150は、インピーダンス設定コードRon<1,0>がモードレジスタ22から入力されると、インピーダンス設定コードRon<1,0>が00であって、データDataが0であるので、選択信号151P~153PをHレベル、選択信号151N~152NをHレベル、選択信号153NをLレベルとする。これにより、前段回路161~163に含まれるOR回路は、インピーダンス制御信号DRZQP21~DRZQP25のレベルにかかわらず、全てHレベルの動作信号を出力する。そのため、動作信号161P~163Pが全てHレベルとなる。また、前段回路161~162に含まれるAND回路のうち、入力信号として対応するインピーダンス制御信号DRZQN1~DRZQN5がHレベルとなっているものはHレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQN1~DRZQN5がLレベルとなっているものはLレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQN1~DRZQN5のレベルは、5’b10000=10hである。そのため、動作信号161Nのうち、動作信号161N5がHレベル、動作信号161N1~161N4がLレベルとなる。また、動作信号162Nのうち、動作信号162N5がHレベル、動作信号162N1~162N4がLレベルとなる。また、前段回路163に含まれるAND回路は、インピーダンス制御信号DRZQN1~DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号163Nが全てLレベルとなる。これにより、単位バッファ111~114,121~122に含まれるプルダウン回路PDは、インピーダンス調整部130に含まれるプルダウン回路133と同じインピーダンス活性化する単位バッファの個数に応じて調整済のインピーダンスでオンする。また、単位バッファ123に含まれるプルダウン回路PD、及び単位バッファ111~114,121~123に含まれるプルアップ回路PUは、全てオフとなる。つまり、6個の単位バッファ111~114,121~122に含まれるプルダウン回路PDが全てキャリブレーション動作において6個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子DQは、出力バッファ101により40Ω=240Ω/6に近いインピーダンスでLレベルGND電位に駆動されることになる。単位バッファを7個の状態で、活性化する場合、再度のCALコマンドを供給する前に、メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてMRSコマンドを供給するとともに、半導体装置10のアドレス端子13にアドレス信号ADDとしてDS設定コード01を供給する。これにより、制御回路21は、モードレジスタ信号MRSをモードレジスタ22に出力する。モードレジスタ22は、インピーダンス設定コードRon<1,0>をインピーダンス調整部130に出力する。このとき、CALコマンドは、まだ供給されていないので、インピーダンス制御信号DRZQP1~DRZQP5のレベルは、例えばカウンタ134の初期値であるオール15’b11111であり、インピーダンス制御信号DRZQN1~DRZQN5のレベルは、例えばカウンタ135の初期値であるオール05’b00000=00hである。また、出力制御回路150は、データ出力動作を指示されていない。この場合、出力回路150の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号DRZQのレベルに関らず、出力バッファ101は非活性状態となる。メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてCALコマンドを供給すると、インピーダンス調整部130は制御信号ACT1、制御信号ACT2が制御回路21から入力され、上述したキャリブレーション動作を実行する。これにより、レプリカ回路131e、プルアップ回路132及びプルダウン回路133のインピーダンスが、単位バッファの活性化される個数7個に応じたインピーダンスに調整され、調整後のインピーダンス制御信号DRZQのレベルが、例えば5’b01111=0Fhに確定する。出力制御回路150は、制御回路21にコマンド端子12aを介して、コマンド信号CMDとしてRDコマンドが供給されると、制御回路21から出力イネーブル信号OEが供給される。データ端子DQをHレベルに駆動する場合、出力制御回路150は、インピーダンス設定コードRon<1,0>がモードレジスタ22から入力されると、インピーダンス設定コードRon<1,0>が01であって、データDataが1であるので、選択信号151P~153PをLレベル、選択信号151N~153Nを全てLレベルとする。これにより、前段回路161~163に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1~DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1~DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQP21~DRZQP25のレベルは、5’b10000=10hである。そのため、動作信号161Pのうち、動作信号161P5がHレベル、動作信号161P1~161P4がLレベルとなる。また、動作信号162Pのうち、動作信号162P5がHレベル、動作信号162P1~162P4がLレベルとなる。また、動作信号163Pのうち、動作信号163P5がHレベル、動作信号163P1~163P4がLレベルとなる。また、前段回路161~163に含まれるAND回路は、インピーダンス制御信号DRZQN1~DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N~163Nが全てLレベルとなる。これにより、単位バッファ111~114,121~123に含まれるプルアップ回路PUは、インピーダンス調整部130に含まれるレプリカ回路131e、及びプルアップ回路132と同じインピーダンス活性化する単位バッファの個数に応じて調整済のインピーダンスでオンする。また、単位バッファ111~114,121~123に含まれるプルダウン回路PDは、全てオフとなる。つまり、7個の単位バッファ111~114,121~123に含まれるプルアップ回路PUが全てキャリブレーション動作において7個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子DQは、出力バッファ101により34.3Ω=240Ω/7に近いインピーダンスでHレベルVDD電位に駆動されることになる。データ端子DQをLレベルに駆動する場合、出力制御回路150は、インピーダンス設定コードRon<1,0>がモードレジスタ22から入力されると、インピーダンス設定コードRon<1,0>が01であって、データDataが1であるので、選択信号151P~153PをHレベル、選択信号151N~153Nを全てHレベルとする。これにより、前段回路161~163に含まれるOR回路は、インピーダンス制御信号DRZQP1~DRZQP5のレベルにかかわらず、全てHレベルの動作信号を出力する。そのため、動作信号161P~163Pが全てHレベルとなる。また、前段回路161~163に含まれるAND回路のうち、入力信号として対応するインピーダンス制御信号DRZQN1~DRZQN5がHレベルとなっているものはHレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQN1~DRZQN5がLレベルとなっているものはLレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQN1~DRZQN5のレベルは、5’b01111=0Fhである。そのため、動作信号161Nのうち、動作信号161N5がLレベル、動作信号161N1~161N4がHレベルとなる。また、動作信号162Nのうち、動作信号162N5がLレベル、動作信号162N1~162N4がHレベルとなる。また、動作信号163Nのうち、動作信号163N5がLレベル、動作信号163N1~163N4がHレベルとなる。これにより、単位バッファ111~114,121~123に含まれるプルダウン回路PDは、インピーダンス調整部130に含まれるプルダウン回路133と同じインピーダンス活性化する単位バッファの個数に応じて調整済のインピーダンスでオンする。また、単位バッファ111~114,121~123に含まれるプルアップ回路PUは、全てオフとなる。つまり、7個の単位バッファ111~114,121~123に含まれるプルダウン回路PDが全てキャリブレーション動作において7個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子DQは、出力バッファ101により34.3Ω=240Ω/7に近いインピーダンスでLレベルGND電位に駆動されることになる。このように、半導体装置10は、各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路出力バッファ101と、前記複数の単位バッファ回路のうちの1または複数個の単位バッファ回路を選択的に活性化する制御回路出力制御回路150と、前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの1つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路レプリカ回路131eと、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路負荷電流生成回路131fとを含む、前記インピーダンス調整部インピーダンス調整部130と、を備える。これにより、インピーダンス調整部130は、レプリカ回路131eと並列に接続される負荷電流生成回路131fにおいて、選択的に活性化された1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる。そのため、レプリカ回路131eのインピーダンスは、1又は複数個の単位バッファ回路の個数に応じて調整される。このレプリカ回路のインピーダンス調整結果を、出力バッファ101出力回路を構成する単位バッファ回路のインピーダンス調整に反映することで、単位バッファ回路の個数を出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。以下、本願発明が奏する効果として、活性化される単位バッファ回路の個数によって生じる出力バッファ101のインピーダンスのずれΔRonRonずれの抑制について、実験結果に基づいて説明する。図10及び図11は、単位バッファ回路の台数によるインピーダンスのずれΔRonを説明するための図である。図10a、及び図11は、本願発明を適用せず、出力バッファ101のうち単位バッファを1個、または2個、4個、7個活性化した場合のインピーダンスのずれΔRonを示している。また、図10bは、本願発明を適用し、出力バッファ101のうち単位バッファを1個、または7個活性化した場合のインピーダンスのずれΔRonを示している。なお、図10、図11において、インピーダンス制御信号DRZQZQ調整コードと、ZQ調整コードにより調整されたレプリカ回路131eのインピーダンスのずれΔRonとの関係を、□印でプロットしている。また、図10、図11において、単位バッファの1個を活性化した場合の出力バッファ101のインピーダンスのずれΔRon図中DQ回路RZQ/1が対応するを▲印でプロットし、単位バッファ複数個を活性化した場合の出力バッファ101のインピーダンスのずれΔRon図中DQ回路RZQ/7等が対応するを◇印でプロットしている。ここで、レプリカ回路131eのインピーダンスのずれΔRonは、本実施形態において、レプリカ回路131eのインピーダンス値-240Ω/240Ωをで示した値である。また、出力バッファ101のインピーダンスのずれΔRonは、出力バッファ101のインピーダンス-240Ω/活性化する単位バッファの個数/240Ω/活性化する単位バッファの個数をで示した値である。なお、240Ω/活性化する単位バッファの個数が、キャリブレーション動作後の、つまりZQ調整コードによりインピーダンス調整後の出力バッファ101の目標インピーダンスである。本実施形態において、レプリカ回路131eのインピーダンスが240Ωに調整されるので、図10及び図11に示すように、ZQ調整コード=15=5’b01111=0Fhのとき、レプリカ回路131eのインピーダンスずれΔRonはほぼ0である。なお、レプリカ回路131eのインピーダンスは、ZQ調整コードの値が大きくなるにつれて、インピーダンスが下がり、インピーダンスのずれRonは-側に増大する。一方、レプリカ回路131eのインピーダンスは、ZQ調整コードの値が小さくなるにつれて、インピーダンスが上がり、インピーダンスのずれΔRonは側に増大する。図10a、図10bに示すように、出力バッファ101のうち単位バッファの1個を活性化した場合の出力バッファ101のインピーダンスのずれΔRonは、レプリカ回路131eのインピーダンスのずれΔRonと、ほぼ同じである。これは、キャリブレーション動作において、出力バッファ101において活性化する単位バッファの数が1であるため、出力バッファ101の電源配線に生じる電圧降下とレプリカ回路131eの電源配線に生じる電圧降下とがほぼ同じためである。ところが、本願発明を適用しない場合、図10aに示すように、出力バッファ101のうち単位バッファの7個を活性化した場合の出力バッファ101のインピーダンスのずれΔRonは、レプリカ回路131eのインピーダンスのずれΔRonから大きく乖離し、例えばZQ調整コード=15では10程度側にずれてしまっている。これは、キャリブレーション動作において、出力バッファ101において活性化する単位バッファの数が7であるため、出力バッファ101の電源配線に生じる電圧降下がレプリカ回路131eの電源配線に生じる電圧降下に比べて大きくなるためである。一方、本願発明を適用した場合、図10bに示すように、出力バッファ101のうち単位バッファの7個を活性化した場合の出力バッファ101のインピーダンスのずれΔRonが、本願発明を適用しない場合に比べて大きく改善され、例えばZQ調整コード=15では4程度側にずれるまで改善している。これは、キャリブレーション動作において、負荷電流生成回路131fが出力バッファ101において活性化する単位バッファの数に応じて、レプリカ回路131eの電源配線に電圧降下を生じさせたため、出力バッファ101の電源配線に生じる電圧降下とレプリカ回路131eの電源配線に生じる電圧降下とがほぼ同程度になったためである。つまり、本願発明により、活性化する単位バッファ回路の個数を出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。なお、図11に示すように、出力バッファ101において活性化する単位バッファの数が増えるほど、出力バッファ101のインピーダンスのずれΔRonの割合が大きくなる。例えば、外部抵抗RZQ=240Ωで、製品仕様Specを±10とした場合の出力バッファ101のインピーダンスのずれΔRonの割合を考える。RZQ/1でのSpecからの10ずれは、240Ω×10=24Ωとなる。また、RZQ/2でのSpecからの10ずれは、240Ω×1/2×10=12Ωとなる。また、RZQ/4でのSpecからの10ずれは、240Ω×1/4×10=6Ωとなる。また、RZQ/7でのSpec10ずれは、240Ω×1/7×10=3.4Ωとなる。つまり、ずれ量が同じ3Ω程度であれば、RZQ/1では、ずれの割合が3/24×10=1.3とあまり効いてこない。しかし、RZQ/7になると、ずれの割合が3/3,4×10=8.8と大きく効いてくる。そのため、本実施形態では、出力バッファ101のインピーダンスのずれΔRonの割合が大きい状態である単位バッファの個数を多くした状態をターゲットとして、レプリカ回路131eのインピーダンス調整をする例を示した。このように単位バッファの個数を多くした状態で調整したCodeインピーダンス制御信号DRZQを、単位バッファの個数が少ない状態に使用したとしても、DQバッファの台数が少ない状態は出力バッファ101のインピーダンスのずれΔRonの割合が上述の通り小さいので、影響はほとんどない。従って、本願発明では、出力バッファ101において活性化する単位バッファの個数が少ない状態での出力バッファ101のインピーダンスのずれΔRonの割合を従来と実質的に同等に抑えつつ、この出力バッファ101のインピーダンスのずれΔRonの割合が顕著である、出力バッファ101において活性化する単位バッファの個数が多い状態の出力バッファ101のインピーダンスのずれΔRonの割合を改善することができる。また、プルアップ回路131における負荷電流生成回路131fは、上述した回路構成に限るものではなく、例えば、次に説明する回路構成をとることもできる。図12は、図6に対応する図面であり、負荷電流選択回路140a、及びプルアップ回路131aの回路構成を示している。なお、図12において、図6に示す負荷電流選択回路140、及びプルアップ回路131と同一の部分については同一の符号を付し、その説明を省略する。負荷電流選択回路140aは、3入力のNAND回路である論理回路140h、3入力のNAND回路である論理回路140fを含んで構成される。論理回路140hは、インピーダンス設定コードRon0の論理反転信号、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1が入力される。論理回路140hは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON00を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON00を出力する。論理回路140fは、負荷電流選択回路140と同じ構成であり、インピーダンス設定コードRon0、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10を出力する。すなわち、負荷電流選択回路140aは、負荷電流選択回路140と同じく、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がLレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルに維持する。一方、負荷電流選択回路140aは、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がHレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。プルアップ回路131aは、レプリカ回路131e、及び負荷電流生成回路131gを含んで構成される。このうち、レプリカ回路131eは、プルアップ回路131におけるレプリカ回路131eと同一であるので、説明を省略する。負荷電流生成回路131gは、プルアップ回路131における負荷電流生成回路131fと相違し、直列回路毎に分圧回路、及びコンパレータを備えている。すなわち、負荷電流生成回路131gは、それぞれ分圧回路、及びコンパレータを備え、活性化する単位バッファの個数に応じて、キャリブレーション時にレプリカ回路131eに流れる電流の5倍の電流を自身に流すX5負荷電流生成回路71負荷電流生成部、6倍の電流を自身に流すX6負荷電流生成回路72負荷電流生成部を有している。X5負荷電流生成回路71は、レプリカ回路131eの電源配線VDDに接続される直列回路71a、抵抗71Ru、抵抗71Rd、及びコンパレータ71cを含んで構成される。また、X6負荷電流生成回路72は、レプリカ回路131eの電源配線に接続される直列回路72a、抵抗72Ru、抵抗72Rd、及びコンパレータ72cを含んで構成される。X5負荷電流生成回路71において、直列回路71aは、PMOSトランジスタ71P、NMOSトランジスタ71N、及び抵抗71Rから構成される。PMOSトランジスタ71Pにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140aに接続されて導通制御信号RON00が入力され、ドレインは、NMOSトランジスタ71Nのドレインに接続される。また、NMOSトランジスタ71Nにおいて、ドレインはPMOSトランジスタ71Pのドレインに接続され、ゲートはコンパレータ71cの出力に接続され、ソースは抵抗71Rの一端接続点Nd71とするに接続される。また、抵抗71R抵抗値R3は、一端が接続点Nd71に接続され、他端が接地される。X5負荷電流生成回路71において、抵抗71Ru抵抗値R1、及び抵抗71Rd抵抗値R2は、分圧回路を構成し、この分圧回路によりレプリカ回路131eの電源配線の電圧レベルを分圧して電圧レベルV1にし、コンパレータ71cの正転入力端子に出力する。コンパレータ71cは、正転入力端子がこの分圧回路の出力に接続され、反転入力端子-が直列回路71aにおける接続点Nd71に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路71aにおけるNMOSトランジスタ71Nのゲートに対して出力する。コンパレータ71cは、接続点Nd71の電圧レベルが電圧レベルV1より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ71Nをオン導通させる。一方、コンパレータ71cは、接続点Nd71の電圧レベルが電圧レベルV1より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ71Nをオフ非導通させる。これにより、直列回路71aにおける抵抗71Rの抵抗値を抵抗値R3に設定することで、抵抗71Rに流れる電流値図中i6で示すを、キャリブレーション端子ZQの電圧レベルがVDD/2となるときに外部抵抗RZQに流れる電流値の5倍の電流値とすることができる。キャリブレーション動作時において、レプリカ回路131eには、インピーダンス制御信号DRZQが入力され、キャリブレーション端子ZQの電圧レベルがVDD/2となるようにインピーダンス制御信号DRZQが調整される。一方、抵抗71Rにおいて、抵抗71Rの一端の電圧レベルがV1となるように、コンパレータ71cが動作してNMOSトランジスタ71Nがオンする。そこで、抵抗値R3をV1/VDD/2/240Ω×5に設定することで、抵抗71Rに流れる電流値i6を、外部抵抗RZQの電流値の5倍の電流値と同程度にすることができる。つまり、直列回路71aを備えるX5負荷電流生成回路71は、キャリブレーション動作において、Lレベルの導通制御信号RON00が入力されてPMOSトランジスタ71Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流の、ほぼ5倍の電流値i6の電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。X5負荷電流生成回路71と同様に、X6負荷電流生成回路72において、直列回路72aは、PMOSトランジスタ72P、NMOSトランジスタ72N、及び抵抗72Rから構成される。PMOSトランジスタ72Pにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140aに接続されて導通制御信号RON10が入力され、ドレインは、NMOSトランジスタ72Nのドレインに接続される。また、NMOSトランジスタ72Nにおいて、ドレインはPMOSトランジスタ72Pのドレインに接続され、ゲートはコンパレータ72cの出力に接続され、ソースは抵抗72Rの一端接続点Nd72とするに接続される。また、抵抗72R抵抗値R4は、一端が接続点Nd72に接続され、他端が接地される。X6負荷電流生成回路72において、抵抗72Ru抵抗値R1、及び抵抗72Rd抵抗値R2は、分圧回路を構成し、この分圧回路によりレプリカ回路131eの電源配線の電圧レベルを分圧して電圧レベルV1にし、コンパレータ72cの正転入力端子に出力する。コンパレータ72cは、正転入力端子がこの分圧回路の出力に接続され、反転入力端子-が直列回路72aにおける接続点Nd72に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路72aにおけるNMOSトランジスタ72Nのゲートに対して出力する。コンパレータ72cは、接続点Nd72の電圧レベルが電圧レベルV1より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ72Nをオン導通させる。一方、コンパレータ72cは、接続点Nd72の電圧レベルが電圧レベルV1より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ72Nをオフ非導通させる。これにより、直列回路72aにおける抵抗72Rの抵抗値を抵抗値R4に設定することで、抵抗72Rに流れる電流値図中i7で示すを、キャリブレーション端子ZQの電圧レベルがVDD/2となるときに外部抵抗RZQに流れる電流値の6倍の電流値とすることができる。キャリブレーション動作時において、レプリカ回路131eには、インピーダンス制御信号DRZQが入力され、キャリブレーション端子ZQの電圧レベルがVDD/2となるようにインピーダンス制御信号DRZQが調整される。一方、抵抗72Rにおいて、抵抗72Rの一端の電圧レベルがV1となるように、コンパレータ72cが動作してNMOSトランジスタ72Nがオンする。そこで、抵抗値R4をV1/VDD/2/240Ω×6に設定することで、抵抗72Rに流れる電流値i7を、外部抵抗RZQの電流値の6倍の電流値と同程度にすることができる。つまり、直列回路72aを備えるX6負荷電流生成回路72は、キャリブレーション動作において、Lレベルの導通制御信号RON10が入力されてPMOSトランジスタ72Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流の、ほぼ6倍の電流値i7の電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。このように、負荷電流生成回路131gは、キャリブレーション動作において、活性化される単位バッファの個数に応じて自身に流れる電流を変化させることにより、活性化される単位バッファが接続される電源配線の電圧レベルの降下を、レプリカ回路131eの電源配線にも生じさせる。そのため、キャリブレーション動作において確定するインピーダンス制御信号DRZQを、活性化される単位バッファの個数を反映した調整結果とすることが可能となる。なお、抵抗値R1~抵抗値R4について、単位バッファと単位バッファが接続される電源配線のレイアウト構成、負荷電流生成回路131g、及びレプリカ回路131eが接続される電源配線のレイアウト構成を反映した回路シミュレーションを実行して、設定することができる。また、上記実施形態においては、データ出力時の出力バッファ101のインピーダンスに着目して説明したが、複数の単位バッファを選択的に活性化させる動作は、終端抵抗ODT動作でも行われる。従って、本発明は、データ出力動作に限られず、例えば、終端抵抗動作にも適用することができる。以下、データ出力動作、及びODT動作を行う半導体装置10aについて、簡単に説明する。図13は、半導体装置10aのブロック構成図であり、半導体装置10の回路構成を示す図1に対応する。図13において、図1と同一の部分については同一の符号を付し、その説明を省略する。半導体装置10aはDS機能に加えて、ODT機能を備えている。ODTOnDieTermination機能とは、データ端子DQ第2の端子に接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、出力バッファを終端抵抗として機能させることによって信号の反射を防止する機能である。半導体装置10aは、インピーダンス設定コードに応じて、出力バッファを構成する単位バッファにおける活性化する個数を変更することで、このODT機能を有効にする。そのため、半導体装置10aは、半導体装置10に対して、外部端子半導体チップ上のパッドとして、オンダイターミネーション端子12bを更に備えている。オンダイターミネーション端子12bは、オンダイターミネーション信号ODTが供給される端子である。このオンダイターミネーション端子12bは、制御回路21aに接続される。制御回路21aは、外部からオンダイターミネーション端子12bを介して供給されるオンダイターミネーション信号ODTのレベルに応じて、内部オンダイターミネーション制御信号IODTの活性レベルと非活性レベルとを制御する。さらに、制御回路21aは、外部からコマンド端子12aを介して、コマンド信号CMDとしてキャリブレーション動作の実行を示すコマンドCALコマンドが供給された場合、制御信号ACT1,制御信号ACT2をそれぞれ2回Hレベルにして活性化して、制御信号ACT1,制御信号ACT2をデータ入出力部100に供給する。データ入出力部100におけるインピーダンス調整部130bにおいて、データ出力動作に対応する出力バッファのキャリブレーション動作、及びODT動作に対応する出力バッファのキャリブレーション動作を行うためである。モードレジスタ22aは、データ入出力部100aの出力回路のインピーダンスを設定するための信号である、インピーダンス設定コードRon<1,0>第1の設定信号、及びインピーダンス設定コードRtt<1,0>第2の設定信号をデータ入出力部100aに供給する。このインピーダンス設定コードRtt<1,0>は、データ入出力部100aにおいてODT時に使用される、つまり、ODT時に活性化される単位バッファの台数を指定する信号である。なお、本実施形態においては、インピーダンス設定コードRon<1,0>に用いるアドレス信号とは異なる、例えばアドレス信号ADDのうちアドレス信号A2の論理レベルが、インピーダンス設定コードRtt<1,0>のうち、インピーダンス設定コードRtt<0>の論理レベルに、アドレス信号A6の論理レベルが、インピーダンス設定コードRtt<1>の論理レベルに等しく対応するものとする。つまり、モードレジスタ22aは、アドレス信号A2のHレベルまたはLレベルに対応して、HレベルまたはLレベルのインピーダンス設定コードRtt<0>を、アドレス信号A6のHレベルまたはLレベルに対応して、HレベルまたはLレベルのインピーダンス設定コードRtt<1>を、それぞれデータ入出力部100aに対して出力する。データ入出力部100aは、制御回路21aから供給される内部オンダイターミネーション制御信号IODTが活性レベルHレベルのとき、モードレジスタ22aから供給されるインピーダンス設定コードRtt<1,0>に応じて、ODT時にデータ端子DQ0~nを駆動する単位バッファの個数を制御する。次にデータ入出力部100aについて、図14を用いて説明する。図14は、データ入出力部100aの構成を示すブロック図であり、データ入出力部100の構成を示す図2に対応する。図14において、図2と同一の部分については同一の符号を付し、その説明を省略する。インピーダンス調整部130bは、活性化される単位バッファ回路の個数として、インピーダンス設定コードRon<1,0>、及びインピーダンス設定コードRtt<1,0>をモードレジスタ22aから受け取り、これらの設定コードを基にインピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2インピーダンス調整信号を生成する。インピーダンス調整部130bは、内部オンダイターミネーション制御信号IODTの論理レベルに応じて、いずれか一方の制御信号をインピーダンス制御信号DRZQとして、前段回路161~163を介して複数の単位バッファ単位バッファ111~114,121~123に供給し、複数の単位バッファのそれぞれのインピーダンスを調整する。出力制御回路150aは、複数の単位バッファ111~11nのうち活性化させる単位バッファを指定するとともに、DQ端子を駆動する際の出力レベルを指定する。活性化させる単位バッファの指定は、インピーダンス設定コードRon<1,0>、及びインピーダンス設定コードRtt<1,0>をモードレジスタ22aから受け取り、これらの設定コードに基づき、選択信号151P~153P及び選択信号151N~153Nを前段回路161~163に出力することにより行う。図15は、インピーダンス調整部130bの構成を示すブロック図であり、インピーダンス調整部130の構成を示す図5に対応する。図15において、図5と同一の部分については同一の符号を付し、その説明を省略する。インピーダンス調整部130bは、負荷電流選択回路140b、プルアップ回路131a、プルアップ回路132、及びプルダウン回路133を備えている。また、インピーダンス調整部130bは、プルアップ回路132の動作を制御するカウンタ134、プルダウン回路133の動作を制御するカウンタ135、カウンタ134を制御するコンパレータ136、及びカウンタ135を制御するコンパレータ137を備えている。さらに、インピーダンス調整部130bは、キャリブレーション動作において発生するインピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2をラッチし、内部オンダイターミネーション制御信号IODTの論理レベルに応じて、インピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2のいずれか一方を、前段回路161~前段回路163へ出力するラッチ及び選択回路140pを備えている。図16は、負荷電流選択回路140b、及びプルアップ回路131aの回路図であり、負荷電流選択回路140a、及びプルアップ回路131aの回路構成を示す図12に対応する。図16において、図12と同一の部分については同一の符号を付し、その説明を省略する。負荷電流選択回路140bは、3入力のNAND回路である論理回路140h、3入力のNAND回路である論理回路140f、3入力のNAND回路である論理回路140i、3入力のNAND回路である論理回路140j、AND回路140k、及びAND回路140mを含んで構成される。論理回路140hは、インピーダンス設定コードRon0の論理反転信号、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1aが入力される。論理回路140hは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON00aを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON00aを出力する。論理回路140fは、インピーダンス設定コードRon0、インピーダンス設定コードRon1の論理反転信号、及び制御信号ACT1aが入力される。論理回路140fは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10aを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10aを出力する。論理回路140iは、インピーダンス設定コードRtt0、インピーダンス設定コードRtt1、及び制御信号ACT1bが入力される。論理回路140iは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON11aを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON11aを出力する。論理回路140jは、インピーダンス設定コードRtt0、インピーダンス設定コードRtt1の論理反転信号、及び制御信号ACT1bが入力される。論理回路140jは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10bを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10bを出力する。AND回路140kは、導通制御信号RON00aと導通制御信号RON11aとの論理積演算をし、導通制御信号RON00を出力する。AND回路140mは、導通制御信号RON10aと導通制御信号RON10bとの論理積演算をし、導通制御信号RON10を出力する。負荷電流選択回路140bは、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がLレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1aがHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルに維持する。一方、負荷電流選択回路140bは、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon0がHレベル、インピーダンス設定コードRon1がLレベル、かつ制御信号ACT1aがHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。また、負荷電流選択回路140bは、インピーダンス設定コードRtt<1,0>のうちインピーダンス設定コードRtt0がHレベル、インピーダンス設定コードRtt1がHレベル、かつ制御信号ACT1bがHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルに維持する。一方、負荷電流選択回路140bは、インピーダンス設定コードRtt<1,0>のうちインピーダンス設定コードRtt0がHレベル、インピーダンス設定コードRtt1がLレベル、かつ制御信号ACT1bがHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。図15に戻って、カウンタ134は、制御回路21aが制御信号ACT1を2度活性化すると、それぞれの活性化期間においてカウントアップ又カウントダウンし、制御信号ACT1が非活性化するとカウント動作を停止し、制御信号ACT1が活性レベルから非活性レベルとなる2回のタイミングで、それぞれのカウント値を保持する。一方、カウンタ135は、制御回路21aが制御信号ACT2を2度活性化すると、それぞれの活性化期間においてカウントアップ又カウントダウンし、制御信号ACT2が活性レベルから非活性レベルとなる2回のタイミングで、それぞれのカウント値を保持する。そして、ラッチ及び選択回路140pは、制御信号ACT2が活性レベルから非活性レベルとなる2回のタイミングで、カウンタ134のカウント値、カウンタ135のカウント値をラッチする。制御信号ACT2が活性レベルから非活性レベルとなる1回目のタイミングで、ラッチ及び選択回路140pには、カウンタ134のカウント値が、インピーダンス制御信号DRZQP1として、カウンタ135のカウント値がインピーダンス制御信号DRZQN1としてそれぞれラッチされる。これらの総称であるインピーダンス制御信号DRZQ1は、キャリブレーション動作において、負荷電流生成回路131gにより、活性化される単位バッファの個数を反映して調整されている。ラッチされたインピーダンス制御信号DRZQ1は、内部オンダイターミネーション制御信号IODTがLレベルのとき、図2、及び図4に示す前段回路161~163に、インピーダンス制御信号DRZQとして共通に供給される。また、制御信号ACT2が活性レベルから非活性レベルとなる2回目のタイミングで、ラッチ及び選択回路140pには、カウンタ134のカウント値がインピーダンス制御信号DRZQP2として、カウンタ135のカウント値がインピーダンス制御信号DRZQN2としてラッチされる。これらの総称であるインピーダンス制御信号DRZQ2は、キャリブレーション動作において、負荷電流生成回路131gにより、活性化される単位バッファの個数を反映して調整されている。ラッチされたインピーダンス制御信号DRZQ2は、内部オンダイターミネーション制御信号IODTがHレベルのとき、図2、及び図4に示す前段回路161~163に、インピーダンス制御信号DRZQとして共通に供給される。次に、データ出力動作及びODT動作について、図17の設定コードを示すテーブル、及び図18のタイムチャートを用いて説明する。なお、図18において示すインピーダンス制御信号DRZQ1のレベルは、キャリブレーション動作において1回目の制御信号ACT2の立下りで確定するインピーダンス制御信号DRZQN11~DRZQN15のレベルである。また、インピーダンス制御信号DRZQ2のレベルは、キャリブレーション動作において2回目の制御信号ACT2の立下りで確定するインピーダンス制御信号DRZQN21~DRZQN25のレベルである。キャリブレーション動作において、調整後のインピーダンス制御信号DRZQ1インピーダンス制御信号DRZQP11~DRZQP15、DRZQN11~DRZQN15のレベルは、例えば、出力時に活性化する単位バッファの個数6個に応じて、それぞれ、5’b01111=0Fh、5’b10000=10hに確定する。また、調整後のインピーダンス制御信号DRZQ2インピーダンス制御信号DRZQP21~DRZQP25、DRZQN21~DRZQN25のレベルは、例えば、ODT動作時に活性化する単位バッファの個数7個に応じて、それぞれ、5’b01101=0Dh、5’b10010=12hに確定する。データ出力動作及びODT動作は、キャリブレーション動作を少なくとも1回実行した後に行う必要があり、これによって、出力バッファ101が目標インピーダンスで動作することが可能となる。時刻t1において、例えば、メモリコントローラから、半導体装置10aのコマンド端子12aにコマンド信号CMDとしてMRSコマンドを供給するとともに、半導体装置10aのアドレス端子13にアドレス信号ADDとして、図17に例を示すDS設定コード00及びODT設定コード01を供給する。また、メモリコントローラは、オンダイターミネーション端子12bをLレベルに維持する。これにより、制御回路21aは、モードレジスタ信号MRSをモードレジスタ22aに出力する。また、制御回路21aは、内部オンダイターミネーション制御信号IODTを非活性レベルLレベルに維持する。モードレジスタ22aは、インピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>をHレベルからLレベルに変化させ、インピーダンス設定コードRon<1>をHレベルからLレベルに変化させ、それぞれをデータ入出力部100に対して出力する。また、モードレジスタ22aは、インピーダンス設定コードRtt<1,0>のうち、インピーダンス設定コードRtt<0>をHレベルに維持し、インピーダンス設定コードRtt<1>をHレベルからLレベルに変化させ、それぞれをデータ入出力部100に対して出力する。このとき、出力制御回路150aは、データ出力動作またはODT動作を指示されていない。この場合、出力制御回路150の出力は全てハイインピーダンス状態とされる。これにより、出力バッファ101は非活性状態となる。時刻t2において、メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてCALコマンドを供給する。制御回路21aは、1回目の制御信号ACT1ACT1a、及び制御信号ACT2をインピーダンス調整部130bに出力する。インピーダンス調整部130bにおいて、カウンタ134及びカウンタ135が初期値にリセットされることにより、インピーダンス制御信号DRZQP11~DRZQP15のレベルが、例えばカウンタ134の初期値であるオール15’b11111=1Fhに、インピーダンス制御信号DRZQN11~DRZQN15のレベルが、例えばカウンタ135の初期値であるオール05’b00000=00hにセットされる。インピーダンス調整部130bは、続く制御信号ACT1がHレベルの期間、及び制御信号ACT2がHレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路131e,プルアップ回路132及びプルダウン回路133のインピーダンスが、データ出力時に活性化する単位バッファの個数この場合6個に応じて調整され、インピーダンス制御信号DRZQP11~DRZQP15のレベルが、例えば5’b01111=0Fhに、インピーダンス制御信号DRZQN11~DRZQN15のレベルが、例えば5’b10000=10hに確定する。時刻t3において、ラッチ及び選択回路140pは、制御信号ACT2の立下りで、確定したインピーダンス制御信号DRZQP11~DRZQP15、及びインピーダンス制御信号DRZQN11~DRZQN15をインピーダンス制御信号DRZQ1としてラッチする。その後、制御回路21aは、2回目の制御信号ACT1ACT1b、及び制御信号ACT2をインピーダンス調整部130bに出力する。インピーダンス調整部130bにおいて、カウンタ134及びカウンタ135が初期値にリセットされることにより、インピーダンス制御信号DRZQP21~DRZQP25のレベルが、例えばカウンタ134の初期値であるオール15’b11111=1Fhに、インピーダンス制御信号DRZQN21~DRZQN25のレベルが、例えばカウンタ135の初期値であるオール05’b00000=00hにセットされる。インピーダンス調整部130bは、続く制御信号ACT1がHレベルの期間、及び制御信号ACT2がHレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路131e,プルアップ回路132及びプルダウン回路133のインピーダンスが、ODT動作時に活性化する単位バッファの個数この場合7個に応じて調整され、インピーダンス制御信号DRZQP21~DRZQP25のレベルが、例えば5’b01101=0Dhに、インピーダンス制御信号DRZQN21~DRZQN25のレベルが、例えば5’b10010=12hに確定する。時刻t4において、ラッチ及び選択回路140pは、制御信号ACT2の立下りで、確定したインピーダンス制御信号DRZQP21~DRZQP25、及びインピーダンス制御信号DRZQN21~DRZQN25をインピーダンス制御信号DRZQ2としてラッチする。時刻t5において、制御回路21aにコマンド端子12aを介して、コマンド信号CMDとしてメモリセルアレイ20からのデータDataをデータ端子DQから外部へ出力する指示を示すコマンドRDコマンドが供給される。制御回路21aは、出力イネーブル信号OEを出力制御回路150aに供給する。出力制御回路150aは、この出力イネーブル信号OEが供給されると、データDataが1Hレベル、かつ、内部オンダイターミネーション制御信号IODTがLレベルの場合、前段回路161~163を制御して出力バッファ101に接続されたデータ端子DQをHレベル第1の電源電圧レベルに駆動する。また、出力制御回路150aは、データDataが0Lレベル、かつ、内部オンダイターミネーション制御信号IODTがLレベルの場合、前段回路161~163を制御して出力バッファ101に接続されたデータ端子DQをLレベル第2の電源電圧レベルに駆動する。また、出力制御回路150aは、データ端子DQをHレベルまたはLレベルに駆動する際、モードレジスタ22aから供給されるインピーダンス設定コードRon<1,0>に応じて、前段回路161~163に出力する選択信号151P~153P、選択信号151N~153NをHレベルまたはLレベルに変化させる。データ端子DQをHレベルに駆動する場合、出力制御回路150aは、インピーダンス設定コードRon<1,0>が00であって、データDataが1、かつ、内部オンダイターミネーション制御信号IODTがLレベルであるので、選択信号151P、152PをLレベル、選択信号153PをHレベル、選択信号151N~153Nを全てLレベルとする。これにより、前段回路161~162に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1~DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1~DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。このとき、インピーダンス調整部130bにおけるラッチ及び選択回路140pは、内部オンダイターミネーション制御信号IODTがLレベルであるので、インピーダンス制御信号DRZQ1を選択して、前段回路161~163に出力している。そのため、インピーダンス制御信号DRZQP1~DRZQP5のレベルは、5’b01111=0Fhである。これにより、動作信号161Pのうち、動作信号161P5がLレベル、動作信号161P1~161P4がHレベルとなる。また、動作信号162Pのうち、動作信号162P5がLレベル、動作信号162P1~162P4がHレベルとなる。また、前段回路163に含まれるOR回路は、インピーダンス制御信号DRZQP1~DRZQP5のレベルにかかわらず、全てHレベルの動作信号を出力する。そのため、動作信号163Pのうち、動作信号163P1~163P5が全てHレベルとなる。また、前段回路161~163に含まれるAND回路は、インピーダンス制御信号DRZQN1~DRZQN5のレベル5’b10000=10hにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N~163Nが全てLレベルとなる。これにより、単位バッファ111~114,121~122に含まれるプルアップ回路PUは、インピーダンス調整部130bに含まれるレプリカ回路131e、及びプルアップ回路132により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ123に含まれるプルアップ回路PU、及び単位バッファ111~114,121~123に含まれるプルダウン回路PDは、全てオフとなる。つまり、6つの単位バッファ111~114,121~122に含まれるプルアップ回路PUが全てオンすることから、データ端子DQは、出力バッファ101により40Ω=240Ω/6に近いインピーダンスでHレベルVDD電位に駆動されることになる。一方、データ端子DQをLレベルに駆動する場合、出力制御回路150aは、インピーダンス設定コードRon<1,0>がモードレジスタ22aから入力されると、インピーダンス設定コードRon<1,0>が00であって、データDataが0、かつ、内部オンダイターミネーション制御信号IODTがLレベルであるので、選択信号151P~153PをHレベル、選択信号151N~152NをHレベル、選択信号153NをLレベルとする。これにより、前段回路161~163に含まれるOR回路は、インピーダンス制御信号DRZQP1~DRZQP5のレベル5’b01111=0Fhにかかわらず、全てHレベルの動作信号を出力する。そのため、動作信号161P~163Pが全てHレベルとなる。また、前段回路161~162に含まれるAND回路のうち、入力信号として対応するインピーダンス制御信号DRZQN1~DRZQN5がHレベルとなっているものはHレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQN1~DRZQN5がLレベルとなっているものはLレベルの動作信号を出力することになる。このとき、図18に示すようにインピーダンス制御信号DRZQN1~DRZQN5のレベルは、5’b10000=10hである。そのため、動作信号161Nのうち、動作信号161N5がHレベル、動作信号161N1~161N4がLレベルとなる。また、動作信号162Nのうち、動作信号162N5がHレベル、動作信号162N1~162N4がLレベルとなる。また、前段回路163に含まれるAND回路は、インピーダンス制御信号DRZQN1~DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号163Nが全てLレベルとなる。これにより、単位バッファ111~114,121~122に含まれるプルダウン回路PDは、インピーダンス調整部130bに含まれるプルダウン回路133により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ123に含まれるプルダウン回路PD、及び単位バッファ111~114,121~123に含まれるプルアップ回路PUは、全てオフとなる。つまり、6つの単位バッファ111~114,121~122に含まれるプルダウン回路PDが全てオンすることから、データ端子DQは、出力バッファ101により正確に40Ω=240Ω/6に近いインピーダンスでLレベルGND電位に駆動されることになる。時刻t6において、メモリコントローラは、オンダイターミネーション端子12bをLレベルからHレベルに遷移させ、制御回路21aに、出力バッファ101出力回路を終端抵抗として機能させる指示をする。これにより、制御回路21aは、出力制御回路150aに供給する内部オンダイターミネーション制御信号IODT信号を非活性レベルLレベルから活性レベルHレベルへ遷移させる。インピーダンス調整部130bにおけるラッチ及び選択回路140pは、キャリブレーション動作においてラッチしたインピーダンス制御信号DRZQ2を、インピーダンス制御信号DRZQ1に替えて、インピーダンス制御信号DRZQとして前段回路161~163に出力する。出力制御回路150aは、Hレベルの内部オンダイターミネーション制御信号IODT信号が供給されるので、出力バッファ101出力回路を終端抵抗として機能させるため、データ端子DQを中間電位に駆動する。出力制御回路150aは、インピーダンス設定コードRtt<1,0>が01であって、内部オンダイターミネーション制御信号IODTがHレベルであるので、選択信号151P~153PをLレベル、選択信号151N~153NをHレベルとする。これにより、前段回路161~163に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1~DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1~DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQP1~DRZQP5のレベルは、5’b01101=0Dhである。そのため、動作信号162Pのうち、動作信号162P4、162P3,162P1がHレベル、動作信号162P5、162P2がLレベルとなる。また、前段回路161~163に含まれるAND回路のうち、入力信号として対応するインピーダンス制御信号DRZQN1~DRZQN5がHレベルとなっているものはHレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQN1~DRZQN5がLレベルとなっているものはLレベルの動作信号を出力することになる。このとき、インピーダンス制御信号DRZQN1~DRZQN5のレベルは、5’b10010=12hである。そのため、動作信号162Nのうち、動作信号162N5、162N2がHレベル、動作信号162N4、162N3、162N1がLレベルとなる。これにより、単位バッファ111~114、121~123に含まれるプルアップ回路PUは、インピーダンス調整部130bに含まれるレプリカ回路131e、プルアップ回路132により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ111~114、121~123に含まれるプルダウン回路PDは、インピーダンス調整部130bに含まれるプルダウン回路133により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。つまり、7つの単位バッファ111~114、121~123に含まれるプルアップ回路PU及びプルダウン回路PDが全てオンすることから、データ端子DQは、出力バッファ101により、34.3Ω=240Ω/7のインピーダンスに近いインピーダンスでVDD/2電位中間電位に終端されることになる。時刻t7において、メモリコントローラが、オンダイターミネーション端子12bをHレベルからLレベルに遷移させると、インピーダンス制御信号DRZQのレベルは、時刻t6以前のレベルに戻り、半導体装置10は、データ出力動作が可能な状態へ移行する。すなわち、上述した時刻t5~t6と同様に、メモリセルアレイ20からのデータDataをデータ端子DQへ出力する動作を行うことができる状態へ移行する。このように、半導体装置10aは、キャリブレーション動作において、データ出力動作及びODT動作で活性化させる単位バッファの数に応じて、複数の単位バッファのそれぞれのインピーダンスを調整する。このため、データ出力動作及びODT動作において、活性化させる単位バッファの数に違いによる出力回路のインピーダンスの目標値からのずれを低減することができ、出力回路出力バッファ101のインピーダンス調整の精度を向上させることができる。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、上記実施形態による出力バッファ101は、7つの単位バッファを有し、データ出力動作及びODT動作を行う際には6つ又は7つの単位バッファを活性化しているが、単位バッファの全数については2つ以上であれば特に限定されず、また、データ出力時やODT動作時に活性化する単位バッファの数についても特に限定されない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。"