絶縁層と導体パターンとが交互に積層されてなり、第1及び第2主面に第1及び第2電子部品がそれぞれ実装された積層部を備え、前記積層部の第2主面を構成する絶縁層の内部には、第1ビア導体と、前記第1ビア導体よりも大きな径を有する第2ビア導体とが設けられており、前記積層部においては、前記第2ビア導体の直上の領域に前記導体パターンが形成されていない、ことを特徴とする半導体装置。前記第1ビア導体の表面は略平面であり、前記第2ビア導体は表面に凹部を有することを特徴とする請求項1に記載の半導体装置。前記第1電子部品と第2電子部品とを接続する導体パターンは、前記第2電子部品を厚さ方向に投影した投影領域内に形成されていることを特徴とする請求項1又は2に記載の半導体装置。前記第1ビア導体は、フィルドビア構造を有し、前記第2ビア導体は、フィルドビア構造を有さないことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記第2ビア導体は、前記第1ビア導体の外側に位置することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。前記積層部は、矩形状に形成され、前記第1ビア導体は、当該矩形状の積層部の中央領域に形成され、前記第2ビア導体は、前記矩形状の積層部の周辺領域に形成されている、ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。前記第2ビア導体上には、マザーボード基板への実装のための半田ボールが形成される、ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。前記第1ビア導体上には、前記第2電子部品としての中央制御装置CPUが実装され、前記第1電子部品は、前記中央制御装置に接続配線を介して接続されるスタック型メモリであることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。第1ビア導体、及び、前記第1ビア導体よりも大きな径を有する第2ビア導体を有する導体パターンと、前記導体パターン上に形成された絶縁層と、を備え、前記第2ビア導体上の前記絶縁層には、導体パターンが形成されていない、ことを特徴とする配線板。支持板上に、絶縁層と導体パターンとが交互に積層されてなり、第1及び第2主面を有する積層部を形成することと、前記支持板を前記積層部から剥離することと、を備え、前記第2主面を構成する絶縁層の内部に、第1ビア導体と、前記第1ビア導体よりも大きな径を有する第2ビア導体とを設けることをさらに備え、前記第2ビア導体の直上の領域には、導体パターンを形成しない、ことを特徴とする配線板の製造方法。そして、この凹部によって、大径のビアの上層にある層間絶縁層の表面にもそれに追従して窪みが形成される。こうした窪みにより、微細な導体パターンの形成が困難となる。さらに、層間絶縁層に対する導体パターンの密着性も低下することがある。この結果、半導体基板の信頼性が損なわれることがある。本発明は、上述した事情に鑑みてなされたもので、電子部品間を接続する接続配線の信頼性を向上できる半導体装置、配線板、及び、配線板の製造方法を提供することを目的とする。本発明の第1の観点に係る半導体装置は、絶縁層と導体パターンとが交互に積層されてなり、第1及び第2主面に第1及び第2電子部品がそれぞれ実装された積層部を備え、前記積層部の第2主面を構成する絶縁層の内部には、第1ビア導体と、前記第1ビア導体よりも大きな径を有する第2ビア導体とが設けられており、前記積層部においては、前記第2ビア導体の直上の領域に前記導体パターンが形成されていない、ことを特徴とする。前記第1ビア導体の表面は略平面であり、前記第2ビア導体は表面に凹部を有することが好ましい。前記第1電子部品と第2電子部品とを接続する導体パターンは、前記第2電子部品を厚さ方向に投影した投影領域内に形成されていることが好ましい。前記第1ビア導体は、フィルドビア構造を有し、前記第2ビア導体は、フィルドビア構造を有さないことが好ましい。前記第2ビア導体は、前記第1ビア導体の外側に位置することが好ましい。前記積層部は、矩形状に形成され、前記第1ビア導体は、当該矩形状の積層部の中央領域に形成され、前記第2ビア導体は、前記矩形状の積層部の周辺領域に形成されていることが好ましい。前記第2ビア導体上には、マザーボード基板への実装のための半田ボールが形成されることが好ましい。前記第1ビア導体上には、前記第2電子部品としての中央制御装置CPUが実装され、前記第1電子部品は、前記中央制御装置CPUに接続配線を介して接続されるスタック型メモリであることが好ましい。本発明の第2の観点に係る配線板は、第1ビア導体、及び、前記第1ビア導体よりも大きな径を有する第2ビア導体を有する導体パターンと、前記導体パターン上に形成された絶縁層と、を備え、前記第2ビア導体上の前記絶縁層には、導体パターンが形成されていないことを特徴とする。本発明の第3の観点に係る配線板の製造方法は、支持板上に、絶縁層と導体パターンとが交互に積層されてなり、第1及び第2主面を有する積層部を形成することと、前記支持板を前記積層部から剥離することと、を備え、前記第2主面を構成する絶縁層の内部に、第1ビア導体と、前記第1ビア導体よりも大きな径を有する第2ビア導体とを設けることをさらに備え、前記第2ビア導体の直上の領域には、導体パターンを形成しない、ことを特徴とする。本発明に係る半導体装置、配線板、及び配線板の製造方法によれば、電子部品間を接続する接続配線の信頼性を向上することができる。以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Z1、Z2は、それぞれ各層の主面表裏面の法線方向又は厚み方向に相当する積層方向を指す。一方、矢印X1、X2及びY1、Y2は、それぞれ積層方向に直交する方向各層の主面に平行な方向を指す。各層の主面は、X-Y平面に平行な面となる。また、各層の側面は、X-Z平面又はY-Z平面に平行な面となる。相反する法線方向を向いた2つの主面を、第1主面Z1側の面、第2主面Z2側の面という。すなわち、第1主面の反対側の主面が第2主面であり、第2主面の反対側の主面が第1主面である。ビア導体又はその孔ビアホールに関しては、Z方向に直交する断面X-Y平面を、横断面という。また、Z方向に平行な断面X-Z平面又はY-Z平面を、縦断面という。導体パターンとは、導体回路を構成する配線グランドも含むや、パッド、ランド、ビア導体等を含む場合もあれば、導体回路を構成しないベタパターン等である場合もある。また、電子部品や他のコアレス配線板を内蔵するコアレス配線板では、その電子部品の電極や他のコアレス配線板のパッドも、導体パターンに含まれる。また、ファンアウトとは、端子ピッチの疎な他のデバイスと電気的に接続できるように、デバイスの端子ピッチを拡げることをいう。開口部には、孔や溝のほか、切欠や切れ目等も含まれる。孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、ビアホール及びスルーホールなどが含まれ、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体という。開口部内に形成される導体ビア導体やスルーホール導体等のうち、開口部の内面側面及び底面に形成された導体膜をコンフォーマル導体といい、開口部に充填された導体膜をフィルド導体という。めっきとは、金属や樹脂などの表面に層状に導体例えば金属を析出させることと、析出した導体層例えば金属層をいう。めっきには、電解めっき等の湿式めっきのほか、PVDPhysicalVaporDepositionやCVDChemicalVaporDeposition等の乾式めっきも含まれる。実施形態1本実施形態のフリップチップ型半導体装置1000は、図1、図2に示すように、コアレス配線板100と、第1ビア導体101と、第2ビア導体102と、第3ビア導体103と、複数の層間絶縁層121~123積層部120図3参照と、を有する。コアレス配線板100とフリップチップ型半導体装置1000とは、図2に示すように、図1をZ2方向から観た場合の全体形状がいずれも矩形状とされている。具体的には、コアレス配線板100とフリップチップ型半導体装置1000との平面形状X-Y平面は、例えば正方形であり、その一辺の長さd1は例えば4~15mmである。コアレス配線板100は、図3に示すように、積層部120が3層構造の第1~第3層間絶縁層121~123を含んでいる。最下層の第1層間絶縁層121と下層から2番目中間の第2層間絶縁層122との間、第2層間絶縁層122と最上層の第3層間絶縁層123との間には、それぞれ、第1導体パターン101a、第2導体パターン103aが形成されている。第1ビア導体101と第2ビア導体102とは、図1、図3に示すように、第1層間絶縁層121を貫通して形成されている。第1ビア導体101は、第1層間絶縁層121を貫通する第1ビアホール111内に形成されており、第2ビア導体102は、第1層間絶縁層121を貫通する第2ビアホール112内に形成されている。第3ビア導体103は、第2層間絶縁層122を貫通して形成されており、第2層間絶縁層122の下面第1層間絶縁層121の上面に形成される導体パターンと、第2層間絶縁層122の上面に形成される導体パターンとを電気的に接続している。そして、第1ビア導体101と第3ビア導体103とによって、コアレス配線板100を貫通し、コアレス配線板100の第1主面100a及び第2主面100bにそれぞれ形成される導体パターンが電気的に接続されている。このビア導体による、第1主面100a側と第2主面100b側との接続は、コアレス配線板100の略中央領域で行われている。このように第1ビア導体101及び第3ビア導体103は、コアレス配線板100の中央領域に形成されている。また、第2ビア導体102は、コアレス配線板100の周辺領域に形成されている。本実施形態では、図3に示すように、第2ビア導体102の直径R2は、第1ビア導体101の直径よりも大きい。具体的には、第1ビア導体101、第3ビア導体103の直径R1は、例えば50~80μmであり、第2ビア導体の直径R2は、例えば100~200μmである。第1ビア導体101は、第1ビアホール111貫通孔内が完全に導電材料例えば、銅が充填されたフィルドビア構造を有するビアである。一方、第2ビア導体102は、第2ビアホール112貫通孔内が完全に導電材料が充填されず、縦断面で凹部102aリセス領域を有するようにされ、フィルドビア構造を有さないビアである。換言すれば、第2ビア導体102は、コンフォーマル導体に類似した形状を有している。ここで、第1ビア導体101、第2ビア導体102、第3ビア導体103の縦断面の形状は、例えば、コアレス配線板100の第1主面100a側から第2主面側100bに向けて縮径されるようにテーパしたテーパ円柱円錐台である。すなわち、第1~第3ビア導体101、102、103の横断面X-Y平面の形状は、例えば真円であり、縦断面の形状は、例えば台形である。このように、第1ビア導体101が、フィルドビア構造を有し、第2ビア導体102は、フィルドビア構造を有さないのは、第1層間絶縁層121に形成された貫通孔に、同一の工程において、電解めっき等によってビアを同時に形成したときに、第1ビア導体101、第3ビア導体103では、貫通孔の直径が小さく50~80μm、めっき導体がほぼ完全に充填されるためであり、第2ビア導体102では、貫通孔の直径が大きく100~200μm、めっきの充填が不完全となるためである。図3に示すように、第2ビア導体102では、凹部102aの深さd3は、例えば10~15μmである。なお、本実施形態では、第1ビア導体101でも、表面に深さ5μm以下の微少な凹部リセス領域101cが存在していてもよい。本実施形態では、第2ビア導体102上の第3層間絶縁層123には、図1、図3に示すように、第2ビア導体102の凹部102aに応じた窪み123aが形成されている。この窪み123aの深さd4は、10~15μmである。そして、この窪み123aが形成されている領域には、導体パターンが形成されていない。これにより、第3層間絶縁層123の窪み123aが形成されている領域に導体パターンが形成されている場合と比較し、導体パターンの形成が容易になるとともに、第3層間絶縁層123の表面と導体パターンとの密着性が低下することが防止される。図3に示すように、コアレス配線板100の第2主面100b上において、第1ビア導体101、第2ビア導体102の底部は、それぞれ、第1ランド101b、第2ランド102bとして機能する。コアレス配線板100の第1主面100a上には、第3ビア導体103に接続された導体パターン上に、第3ランド103bが露出している。第1ランド101b上には、第1バンプ220、第2ランド102b上には、半田ボール1003、第3ランド103b上には、第2バンプ320がそれぞれ形成されている。そして、コアレス配線板100の第2主面100b上において、第1ランド101b、及び、第1バンプ220を介して、中央制御装置CPU200が実装されている。第1バンプ220は、中央制御装置200の第1電極パッド210と電気的に接触している。また、コアレス配線板100の第1主面100a上において、第3ランド103b、及び、第2バンプ320を介して、スタック型メモリ300が実装されている。第2バンプ320は、スタック型メモリ300の第2電極パッド310と電気的に接触している。スタック型メモリ300は、4層のメモリ層301を有する4層構造のものであり、コアレス配線板100との間には、熱膨張率のミスマッチ緩和のため、アンダーフィル材330が充填されている。ここで、アンダーフィル材330は、第3層間絶縁層123の窪み123a内にも入り込んでいる図1、図3参照。そして、スタック型メモリ300は、図1、図3を参照して、モールド樹脂封止樹脂230によって、その全体が覆われるように、コアレス配線板100にモールドされている。モールド樹脂230は、例えば可撓性エポキシ樹脂およびビスフェノール型エポキシ樹脂を含有する樹脂からなる。また、モールド樹脂230は、コアレス配線板100の側面100cと同一平面上に位置する側面230aを有する。これにより、コアレス配線板100の側面の全面がモールド樹脂230で覆われず、露出した状態となっている。図1及び図2に示すように、スタック型メモリ300の平面形状X-Y平面は、例えば正方形であり、その一辺の長さd1は、例えば2~10mmである。また、モールド樹脂230の、コアレス配線板100の側面を覆う部分の厚みd2図1参照は、0.1~0.5mmである。スタック型メモリ300の中央部には、各メモリ層301を電気的に接続するための信号線302が設けられている。スタック型メモリ300には、信号線302を介して、中央制御装置200の動作に必要な各種情報が記憶され、当該各種情報は、必要に応じ、信号線302を介して、中央制御装置200によって呼び出される。このときのスタック型メモリ300と中央制御装置200との間で交換される各種情報を含む電気信号は、第1ビア導体101、第3ビア導体103、及びそれらに接続された第1導体パターン101a、第2導体パターン103aを介して伝送される。本実施形態では、中央制御装置200とスタック型メモリ300とを接続する接続導体第1ビア導体101と第3ビア導体103とによるビア導体接続を含むは、中央制御装置200を厚さ方向に投影した投影領域内に形成されている図1参照。本実施形態のフリップチップ型半導体装置1000は、以上のようにスタック型メモリ300及び中央制御装置200がコアレス配線板100に実装されてなり、例えば図13に示すように、半田ボール1003を介して、マザーボード基板2000に実装される。本実施形態のフリップチップ型半導体装置1000では、コアレス配線板100によって端子が再配置されることにより、端子ピッチは、中央制御装置200から第2ランド102bへファンアウトしている。これにより、端子ピッチの密な中央制御装置200を、端子ピッチの疎なマザーボード図13参照等と電気的に接続することが可能になる。本実施形態では、上述したように、第3層間絶縁層123に第2ビア導体102の凹部102aに応じた窪み123aが形成される。この窪み123a上の積層部120には導体パターンが形成されていないので、第3層間絶縁層123の表面と導体パターンとの密着性が低下することが防止される。この結果、フリップチップ型半導体装置1000が、高い信頼性を有するものとなる。実施形態2次に、上記フリップチップ型半導体装置1000の製造方法の一例について説明するが、フリップチップ型半導体装置1000の製造方法は以下に限定されない。本実施形態では、フリップチップ型半導体装置1000が、図4のフローチャートに示す手順で製造される。まず、ステップS11図4では、図5に示すように、支持板1001支持材を準備する。支持板1001は、例えばガラスからなる。そして、支持板1001上に、剥離層1002を形成する。次いで、ステップS12図4では、支持板1001上に、剥離層1002を介して、積層部120を形成する。この積層部120は、樹脂からなる絶縁層110a積層部120と、第1導体パターン101a、第2導体パターン103a配線層とが交互に積層されてなる3層構造のものである。具体的には、図6に示すように、剥離層1002上に、例えば樹脂からなる絶縁層110a第1層間絶縁層121を配置する。絶縁層110aと剥離層1002とは、例えば加熱処理により接着する。続いて、例えばレーザにより、絶縁層110aに第1ビアホール111、第2ビアホール112を形成する。ここでは、第1ビアホール111の直径は50~80μmとし、第2ビアホール112の直径は100~200μmとする。そして、第1ビアホール111、第2ビアホール112は、剥離層1002に達する。その後、必要に応じて、デスミアやソフトエッチをする。続いて、例えばフルアディティブ法、セミアディティブSAP法、又はサブトラクティブ法などのめっき形成法により、絶縁層110a上に第1導体パターン101aとなる導体層を形成するとともに、第1ビアホール111、第2ビアホール112内に導体めっきを導入し、第1ビアホール111、第2ビアホール112内に、それぞれ、フィルド導体としての、第1ビア導体101、第2ビア導体102を同一の工程で同時に形成する。そうすると、第1ビア導体101が、フィルドビア構造を有し、第2ビア導体102は、フィルドビア構造を有さないようになる。これは、絶縁層110a第1層間絶縁層121に形成された第1ビアホール111、第2ビアホール112貫通孔に、同一の工程において、電解めっき等によって同時にビアを形成したときに、第1ビア導体101、第3ビア導体103では、貫通孔第1ビアホール111の直径が小さく50~80μm、導体がほぼ完全に充填されるためであり、第2ビア導体102では、貫通孔第2ビアホール112の直径が大きく100~200μm、導体の充填が不完全となるためである。そして、図3に示すように、第2ビア導体102の直径R2は、第1ビア導体101の直径R1よりも大きくなる。具体的には、第1ビア導体101、第3ビア導体103の直径R1は、50~80μmであり、第2ビア導体102の直径R2は、100~200μmである。ここで、第2ビア導体102では、凹部リセス領域102aの深さd3は、10~15μmである。なお、第1ビア導体101でも、表面に深さ5μm以下の微少な凹部リセス領域が存在してもよい。続いて、絶縁層110a上に第1導体パターン101aを形成する。ここでは、第2ビア導体102上の絶縁層110a上には第1導体パターン101aを形成せず、第1ビア導体101上の絶縁層110a上に第1導体パターン101aを形成する。即ち、積層部120においては、第2ビア導体102の直上の領域には第1導体パターン101a導体層を形成しない。なお、本実施形態では、第1導体パターン101a第1ビア導体101及び第2ビア導体102を含むは、2層構造のものであり、下層の第1導体膜は、TiN層下層とTi層中間層とCu層上層の3層からなり、上層の第2導体膜は電解めっき膜からなる。続いて、図6に示すように、絶縁層110a上に、例えばラミネート等により、絶縁層110b第2層間絶縁層122を、第1導体パターン101aを覆うように形成する。続いて、例えばレーザにより、絶縁層110bに第3ビアホール113を形成する。ここでは、第3ビアホール113の直径は50~80μmとする。第3ビアホール113は、第1導体パターン101aに達し、第1導体パターン101aの一部が露出する。その後、必要に応じて、デスミアやソフトエッチをする。続いて、例えばフルアディティブ法、セミアディティブSAP法、又はサブトラクティブ法などのめっき形成法により、絶縁層110b上に第2導体パターン103aとなる導体層を形成するとともに、第3ビアホール113内に第3ビア導体103フィルド導体を形成する。続いて、絶縁層110b上に、エッチングレジストによって、第2導体パターン103aを形成する。ここでは、第2ビア導体102上の絶縁層110b上には第2導体パターン103aを形成せず、第1ビア導体101上の絶縁層110b上に第2導体パターン103aを形成する。即ち、積層部120においては、第2ビア導体102の直上の領域には第2導体パターン103a導体層を形成しない。ここで、第2導体パターン103a及び第3ビア導体103は、第1導体パターン101aと同様に2層構造のものであり、下層の第1導体膜は、TiN層下層とTi層中間層とCu層上層の3層からなり、上層の第2導体膜は電解めっき膜からなる。続いて、図7に示すように、第2導体パターン103aを覆うように、絶縁層110cを形成し、化学機械研磨法などによって絶縁層110cの表面を平坦化し、第2導体パターン103aの表面を露出させる。このとき、第2ビア導体102上の第3層間絶縁層123には、第2ビア導体102の凹部102aに応じた、深さ10~15μmの窪み123aが形成される。この窪み123aは、第2ビア導体102の凹部102aの影響により、第1層間絶縁層121と、第2層間絶縁層122とに順次に形成された窪みが上層に移るに従って大きくなったものである。次いで、ステップS13図4では、ソルダーレジストSR層;SolderResistlayer130を形成し、スタック型メモリ300の実装のための第2バンプ320を形成する。具体的には、図7に示すように、絶縁層110c上に、ソルダーレジストを形成する。これにより、支持板1001上に、絶縁層110a、110b、110c第1~第3層間絶縁層121~123、第1導体パターン101a、第2導体パターン103a、及びソルダーレジスト130から構成される積層部120図3参照が形成される。ソルダーレジスト130は、例えば感光性樹脂からなる。また、これにより、コアレス配線板100が完成する。続いて、図7に示すように、ソルダーレジスト130に開口部132を形成する。これにより、第2導体パターン103aの一部が開口部132を通して露出する。この露出した領域に形成された第3ランド103b図3参照に第2バンプ320を形成する。これにより、支持板1001と積層部120とからなる中間部品240が製造される図7参照。次いで、ステップS14図4では、コアレス配線板100にスタック型メモリ300半導体素子をフリップチップ実装する。具体的には、第2電極パッド310を有するスタック型メモリ300を準備し、図8に示すように、本実施形態ではフリップチップ実装により、第2バンプ320上に、第2電極パッド310を介して、スタック型メモリ300を実装する。なお、第2バンプ320は例えば半田バンプである。続いて、コアレス配線板100とスタック型メモリ300との間に、絶縁性を有するアンダーフィル材330を注入する。その結果、最外層に配置される第2導体パターン103a上に、第2バンプ320を介して、スタック型メモリ300が実装されたコアレス配線板100が得られる。ここで、アンダーフィル材330は、第3層間絶縁層123の窪み123a内にも入り込むようになる図3参照。上述したように、第2ビア導体102上の第3層間絶縁層123には、第2ビア導体102の凹部102aに応じた窪み123aが形成されている。そして、この窪み123aが形成されている領域には、導体パターン配線層を形成していない。これにより、第3層間絶縁層123の窪み123aが形成されている領域に導体パターンが形成されている場合に、第3層間絶縁層123の表面と導体パターンとの密着性が低下することが防止される。次いで、ステップS15図4では、モールド樹脂230でスタック型メモリ300を被覆する。具体的には、図9に示すように、コアレス配線板100上に、スタック型メモリ300を封止するためのモールド樹脂230を形成する。これにより、スタック型メモリ300がアンダーフィル材330及びモールド樹脂230で覆われる。すなわち、スタック型メモリ300は、アンダーフィル材330及びモールド樹脂230によって封止される。次いで、ステップS16図4では、コアレス配線板100から支持板1001支持材を取り外すとともに、コアレス配線板100の第2主面100bに付着した剥離材を洗浄する。具体的には、例えば図10に示すように、例えばレーザを照射して剥離層1002を軟化させた後、X方向又はY方向に支持板1001をX2方向にスライド移動させることにより、コアレス配線板100の第2主面100bから支持板1001を剥離させる。これにより、コアレス配線板100の第2主面100bに、第1ビア導体101第1ランド101b、第2ビア導体102第2ランド102bが露出する図11参照。そして、コアレス配線板100から支持板1001を剥離した後において、剥離層1002の一部がコアレス配線板100の第2主面100b上に残っている場合には、洗浄を行い、その剥離層1002の一部を除去する。また、支持板1001は、例えば洗浄等をして、再利用することができる。続いて、図11に示すように、例えばダイシングソーにより、所定の箇所でカットして、スタック型メモリ300が実装されているコアレス配線板100の領域RAと、その領域RAの全ての側面4つの側面の全部分を覆うモールド樹脂230と、を切り取る。これにより、図11に示すように、コアレス配線板100が切り出される。次いで、ステップS17図4では、中央制御装置200の実装のための第1バンプ220を形成する。具体的には、図11に示すように、コアレス配線板100の第2主面100bに、第1開口部141、第2開口部142を有するソルダーレジスト140を形成する。そして、図12に示すように、その第1開口部141、第2開口部142からそれぞれ露出する第1ランド101b、第2ランド102b上に、それぞれ、第1バンプ220、半田バンプ第3バンプ1003を形成する。続いて、ステップS18図4では、第1バンプ220上に中央制御装置200をフリップチップ実装する図12参照。これにより、先の図1に示したフリップチップ型半導体装置1000が完成する。この半導体装置1000は、例えばマザーボード2000等の外部基板上に実装される図13参照。本実施形態の製造方法は、このようなフリップチップ型半導体装置1000の製造に適している。こうした製造方法であれば、導体パターン第1、第2導体パターン101a、103aと層間絶縁層第1、第2、第3層間絶縁層121、122、123との密着性が維持された高信頼性のフリップチップ型半導体装置1000が得られる。以上、本発明の実施形態に係る半導体装置及びその製造方法について説明したが、本発明は、上記実施形態に限定されるものではない。上記実施形態では、図1及び図2に示したように、モールド樹脂230が、コアレス配線板100の第1主面100aは覆い、コアレス配線板100の全ての側面4つの側面の全部分を覆わない状態とした。しかしこれに限られず、本実施形態の効果を発揮する上で即ち、第3層間絶縁層123に窪み123aが形成されるために、コアレス配線板100の全ての側面がモールド樹脂230で覆われないことは必須ではない。つまり、図15に示すように、コアレス配線板100の全ての側面がモールド樹脂230で覆われている場合でも、第3層間絶縁層123に第2ビア導体102の凹部102aに応じた窪み123aが形成される。そして、この変形例でも本実施形態と同様に、この第2ビア導体102の凹部102a上には導体パターン配線層が形成されていないので、層間絶縁層第1、第2、第3層間絶縁層121、122、123の表面と導体パターンとの密着性が低下することが防止される。この結果、フリップチップ型半導体装置1000が、高い信頼性を有するものとなる。上記実施形態では、第1~第3ビア導体101、102、103の横断面X-Y平面の形状は、例えば真円であり、縦断面の形状は、例えば台形である。しかしこれに限定されず、第1、第2、第3ビア導体101、102、103の全体形状は任意であり、例えば円柱であってもよい。上記実施形態では、第1ビア導体101、第3ビア導体103の直径R1は、例えば50~80μmであり、第2ビア導体の直径R2は、例えば100~200μmである状態を想定したが、第2ビア導体102の直径R2は、第1ビア導体101の直径よりも大きければよい。即ち、第1ビア導体101、第3ビア導体103の直径R1、第2ビア導体の直径R2はこのような数値範囲以外であってもよい。上記実施形態では、第1ビア導体101でも、表面に深さ5μm以下の微少な凹部リセス領域101cが存在していた。しかしこれに限られず、第1ビア導体101において、このような凹部101cが形成されず、完全なフィルドビア構造であってもよい。上記実施形態では、中央制御装置200とスタック型メモリ300とを接続する接続導体第1ビア導体101と第3ビア導体103とによるビア導体接続を含むは、中央制御装置200を厚さ方向に投影した投影領域内に形成したが、これに限られず、接続導体は、中央制御装置200を厚さ方向に投影した投影領域外に形成されていてもよい。上記実施形態では、半導体装置として、以上のようにスタック型メモリ300及び中央制御装置200がコアレス配線板100に実装されてなるフリップチップ型半導体装置1000を例として説明した。しかしこれに限られず、その他の半導体素子、電子部品が実装された実装基板であってもよく、実装方式もフリップチップ型などのベアチップ実装に限定されないことは言うまでもない。本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。