高電位側電源電位に接続するための第1の配線と、前記高電位側電源電位に接続するための、前記第1の配線とは別の第2の配線と、前記第1の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備え、前記保護素子は、前記第1の配線に接続される、第1のp形半導体領域と、前記第2の配線に接続される、前記第1のp形半導体領域に接したn形半導体領域と、前記n形半導体領域に接し、前記第1のp形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第2のp形半導体領域と、を有したことを特徴とする半導体装置。高電位側電源電位と低電位側電源電位との間で、被保護回路と並列に接続された保護素子を備えた半導体装置であって、半導体基板に形成された第1のp形領域と、前記半導体基板に形成され、前記第1のp形領域に接したn形領域と、前記半導体基板に形成され、前記n形領域に接し、前記第1のp形領域から離隔し、前記低電位側電源電位が印加される第2のp形領域と、前記第1のp形領域に接続され、前記高電位側電源電位が印加され、前記被保護回路に供給する電流が流れる第1の配線と、前記n形領域に接続され、前記高電位側電源電位が印加され、前記被保護回路に供給する電流が流れない第2の配線と、を備えたことを特徴とする半導体装置。前記第1の配線及び前記第2の配線は、それぞれ別のボンディングワイヤを介して共通のリードピンに接続されていることを特徴とする請求項1または2に記載の半導体装置。前記第1のp形領域は前記n形領域に囲まれており、前記n形領域は前記第2のp形領域に囲まれていることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記第1及び第2のp形領域は、前記n形領域に囲まれていることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記半導体基板に形成され、前記n形領域を囲む第3のp形領域をさらに備えたことを特徴とする請求項5記載の半導体装置。高電位側電源電位に接続される第1の配線と、前記高電位側電源電位に接続される、前記第1の配線とは別の第2の配線と、前記第1の配線を介した高電位側電源電位と低電位側電源電位との間に接続され、出力端に前記高電位側電源電位と前記低電位側電源電位とを選択的に接続するスイッチング回路と、前記スイッチング回路の出力端に一端が接続されるインダクタと、前記インダクタの他端と前記低電位側電源電位との間に接続されるキャパシタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチング回路と並列に接続される保護素子とを備え、前記保護素子は、前記第1の配線に接続される、第1のp形半導体領域と、前記第2の配線に接続される、前記第1のp形半導体領域に接したn形半導体領域と、前記n形半導体領域に接し、前記第1のp形半導体領域から離隔し、前記低電位側電源電位に接続される第2のp形半導体領域と、を有することを特徴とするDC-DCコンバータ。前記第1の配線及び第2の配線は、それぞれ別のワイヤを介して前記高電位側電源電位に接続されることを特徴とする請求項7記載のDC-DCコンバータ。本発明の目的は、耐久性が高い半導体装置及びDC-DCコンバータを提供することである。実施形態に係る半導体装置は、高電位側電源電位に接続するための第1の配線と、前記高電位側電源電位に接続するための、前記第1の配線とは別の第2の配線と、前記第1の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備える。前記保護素子は、前記第1の配線に接続される、第1のp形半導体領域と、前記第2の配線に接続される、前記第1のp形半導体領域に接したn形半導体領域と、前記n形半導体領域に接し、前記第1のp形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第2のp形半導体領域と、を有する。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体装置を例示する模式的回路図であり、図2は、本実施形態における半導体装置の一部を例示する斜視図であり、図3は、本実施形態に係る保護素子を例示する模式的断面図である。図1に示すように、本実施形態の半導体装置100はDC-DCコンバータである。半導体装置100においては、外部直流電源101の高電位側電源配線102と低電位側電源配線103との間に、保護素子1が接続されている。以下、外部直流電源101の正極電位、すなわち、高電位側電源配線102の電位を高電位側電源電位といい、外部直流電源101の負極電位、すなわち、低電位側電源配線103の電位を低電位側電源電位という。低電位側電源電位は、例えば接地電位である。電源配線102と電源配線103との間には、ハイサイドトランジスタ104及びロウサイドトランジスタ105が直列に接続されている。ハイサイドトランジスタ104及びロウサイドトランジスタ105はいずれも電界効果トランジスタであり、それぞれのゲートには制御回路106から出力された制御電位が供給される。これにより、ハイサイドトランジスタ104及びロウサイドトランジスタ105は交互にオン状態及びオフ状態となり、ハイサイドトランジスタ104とロウサイドトランジスタ105との間の接続点N1の電位を周期的に変動させる。すなわち、ハイサイドトランジスタ104及びロウサイドトランジスタ105は、それぞれ、高電位側電源配線102を低電位側電源電位103に接続するか否かを切り替えるスイッチング回路として動作する。接続点N1と半導体装置100の高電位側出力端子111との間にはインダクタ108が接続されている。また半導体装置100の低電位側出力端子112は、外部直流電源101の低電位側電源配線103に接続されている。そして、高電位側出力端子111と低電位側出力端子112との間には、キャパシタ109が接続されている。これにより、周期的に変動する接続点N1の電位が、インダクタ108及びキャパシタ109からなるLC回路によって平滑化され、高電位側出力端子111及び低電位側出力端子112からは、略一定の直流電流が出力される。このとき、制御回路106が、ハイサイドトランジスタ104がオン状態にある時間とロウサイドトランジスタ105がオン状態にある時間との比を制御することにより、出力端子111及び112から出力される電圧を制御する。そして、保護素子1は、高電位側電源配線102と低電位側電源電位103との間で、ハイサイドトランジスタ104及びロウサイドトランジスタ105からなる回路と並列に接続されており、この回路を保護する。すなわち、保護素子1が保護対象とする被保護回路は、ハイサイドトランジスタ104及びロウサイドトランジスタ105からなり、DC-DCコンバータの一部をなす回路である。図2に示すように、半導体装置100においては、実装基板120が設けられており、実装基板120には集積回路チップ121が搭載されている。集積回路チップ121においては、シリコン基板126図1参照及び層間絶縁膜127図1参照が設けられている。層間絶縁膜127は、シリコン基板126上に設けられている。そして、保護素子1の一部、並びにハイサイドトランジスタ104及び制御回路106図1参照は、集積回路チップ121に形成されている。また、半導体装置100においては、リードピン122~125が設けられている。リードピン122は高電位側電源配線102図1参照に接続されている。リードピン123は低電位側電源配線103図1参照に接続されている。リードピン124は、回路図上の接続点N1図1参照に相当し、インダクタ108図1参照に接続されている。リードピン125は低電位側出力端子112図1参照に接続されている。図1~図3に示すように、保護素子1においては、シリコン基板126の上層部分に、導電形がp形のp形ウェル131が形成されている。このように、シリコン基板106にはp形領域が形成されている。なお、シリコン基板126全体がp形であってもよい。また、p形ウェル131の上層部分の一部には、n形領域132が形成されている。すなわち、n形領域132はシリコン基板126に形成され、p形ウェル131に囲まれており、p形ウェル131に接している。n形領域132の上層部分の一部には、p形領域133が形成されている。すなわち、p形領域133はシリコン基板126に形成され、n形領域132に囲まれており、n形領域132に接している。p形領域133はp形ウェル131から離隔しており、p形ウェル131とp形領域133との間にはn形領域132が介在している。層間絶縁膜127内には、アノード電極136、カソード電極137、サブ電極138が設けられている。アノード電極136の下端はp形領域133に接続されており、カソード電極137の下端はn形領域132に接続されており、サブ電極138の下端はp形ウェル131に接続されている。層間絶縁膜127の上面には、上層配線141~144が形成されている。上層配線141の一端にはボンディングパッド141aが形成されており、中間部分はアノード電極136の上端に接続されており、他端はハイサイドトランジスタ104の一方の端子104aに接続されている。上層配線142の一端にはボンディングパッド142aが形成されており、他端はカソード電極137の上端に接続されている。上層配線143の一端にはボンディングパッド143aが形成されており、中間部分はサブ電極138の上端に接続されており、他端にはボンディングパッド143bが形成されている。上層配線144の一端はハイサイドトランジスタ104の他方の端子104bに接続されており、他端にはボンディングパッド144aが形成されている。保護素子1においては、例えば金属からなる導電性のワイヤ151、152、153が設けられている。図1においては、ワイヤ151、152、153を、インダクタとして示している。ワイヤ151の一端はリードピン122にボンディングされており、他端はボンディングパッド141aにボンディングされている。ワイヤ152の一端はリードピン122にボンディングされており、他端はボンディングパッド142aにボンディングされている。リードピン122において、例えば、ワイヤ152はワイヤ151よりも外部直流電源101側に接続されている。なお、ワイヤ151をワイヤ152よりも外部直流電源101側に接続してもよい。ワイヤ153の一端はリードピン123にボンディングされており、他端はボンディングパッド143aに接続されている。また、半導体装置100には、ワイヤ154及び155が設けられている。ワイヤ154の一端はボンディングパッド144aにボンディングされており、他端はリードピン124にボンディングされている。ワイヤ155の一端はボンディングパッド143bにボンディングされており、他端はリードピン125にボンディングされている。これにより、ワイヤ151及び152には、共通のリードピン122を介して、外部直流電源101から出力される高電位側電源電位が印加される。ワイヤ153及び155には、リードピン123を介して、外部直流電源101から出力される低電位側電源電位が印加される。ワイヤ154には、ハイサイドトランジスタ104がオン状態のときは、ハイサイドトランジスタ104を介して高電位側電源電位が印加され、ロウサイドトランジスタ105がオン状態のときは、ロウサイドトランジスタ105を介して低電位側電源電位が印加される。p形ウェル131、n形領域132、p形領域133、アノード電極136、カソード電極137、サブ電極138、上層配線141、142、143、ワイヤ151、152、153により、本実施形態に係る保護素子1が形成されている。次に、本実施形態の動作について説明する。図4a~cは、本実施形態に係る保護素子の動作を例示する図であり、aはハイサイドトランジスタがオン状態である場合を示し、bはハイサイドトランジスタがオン状態からオフ状態に移行した場合を示し、cはESDが印加された場合を示す。なお、図4a~cにおいては、ハイサイドトランジスタ104をスイッチとして示している。上述の如く、本実施形態に係る半導体装置100においては、DC-DCコンバータの動作として、ハイサイドトランジスタ104がオン状態であり、ロウサイドトランジスタ105がオフ状態である状態と、ハイサイドトランジスタ104がオフ状態であり、ロウサイドトランジスタ105がオン状態である状態とを、短い周期で交互に実現する。このとき、スイッチング回路であるハイサイドトランジスタ104及びロウサイドトランジスタ105は、オン/オフを高い周波数で繰り返す。図4aに示すように、ハイサイドトランジスタ104がオン状態であるときは、外部直流電源101から、高電位側電源配線102、リードピン122、ワイヤ151、上層配線141を介して、ハイサイドトランジスタ104に向けて電流I1が流れる。一方、ワイヤ151とワイヤ152には共通のリードピン122を介して相互に等しい電位高電位側電源電位が印加されるため、p形領域133の電位とn形領域132の電位も等しくなり、p形領域133とn形領域132との間には電流が流れない。従って、ワイヤ152には電流が流れない。また、p形ウェル131には、外部直流電源101から、低電位側電源配線103、リードピン123、ワイヤ153及びサブ電極138を介して低電位側電源電位が印加されるため、n形領域132とp形ウェル131との界面には逆バイアス電圧が印加される。n形領域132とp形ウェル131との界面の耐圧は、この逆バイアス電圧よりも高く設定されているため、n形領域132とp形ウェル131との間には電流は流れない。従って、ワイヤ153にも電流は流れない。図4bに示すように、ハイサイドトランジスタ104がオン状態からオフ状態に移行すると、ワイヤ151のインダクタンスにより、上層配線141の電位が高電位側電源電位よりも高くなる。これにより、p形領域133の電位がn形領域132の電位よりも高くなり、両領域間の界面に順方向電圧が印加されて、p形領域133からn形領域132に向けて電流I2が流れる。電流I2は、ワイヤ151→上層配線141→アノード電極136→p形領域133→n形領域132→カソード電極137→上層配線142→ワイヤ152→リードピン122→ワイヤ151、の経路でループ状に流れる帰還電流となる。電流I2が流れることにより、p形領域133、n形領域132、p形ウェル131からなる寄生pnpトランジスタのベースn形領域132の電位が低下し、この寄生pnpトランジスタがオン状態となる。具体的には、電流I2が流れることにより、p形領域133とn形領域132との間で、電子及び正孔が移動する拡散電流が生じ、発生した正孔電流の一部がより電位が低いp形ウェル131に流入し、サブ電極138及びワイヤ153を介して、外部直流電源101の負極に排出される。これにより、ワイヤ151→上層配線141→アノード電極136→p形領域133→n形領域132→p形ウェル131→サブ電極138→上層配線143→ワイヤ153→リードピン123→配線103→外部直流電源101、の経路で、電流I3が流れる。電流I3は、p形領域133の電位がn形領域132の電位よりも例えば0.2V程度高くなることにより、p形領域133とn形領域132との界面で発生した正孔がp形ウェル131に移動するエネルギーを与えられることによって発生する。電流I2及びI3が流れることにより、ワイヤ151のインダクタンスに蓄積されたエネルギーが消滅する。図4cに示すように、高電位側電源配線102にESD等によるサージ電流I4が印加された場合には、このサージ電流I4は、リードピン122、ワイヤ152、上層配線142、カソード電極137を介してn形領域132に流入する。また、リードピン122、ワイヤ151、上層配線141、アノード電極136を介してp形領域133にも印加される。これにより、p形領域133の電位とn形領域132の電位は相互に等しくなるため、p形領域133とn形領域132との間には電流が流れない。しかし、n形領域132とp形ウェル131との間には逆バイアス電圧が印加され、この逆バイアス電圧がn形領域132とp形ウェル131とのpn界面の耐圧を超えると、このpn界面において雪崩降伏が発生し、ブレークダウン電流が流れる。これにより、配線102→リードピン122→ワイヤ152→上層配線142→カソード電極137→n形領域132→p形ウェル131→サブ電極138→上層配線143→ワイヤ153→リードピン123→配線103、の経路でサージ電流I4が流れ、エネルギーが放出される。この結果、ハイサイドトランジスタ104及びロウサイドトランジスタ105に流入する電流が少なくなり、これらのトランジスタが保護される。次に、本実施形態の効果について説明する。図4cを参照して説明したように、本実施形態によれば、半導体装置100にESD等によるサージ電流が印加された場合には、保護素子1が雪崩降伏し、ハイサイドトランジスタ104及びロウサイドトランジスタ105を保護することができる。このようにして、非定常的且つ頻度の低いストレスに対して、被保護回路を保護することができる。また、図4bを参照して説明したように、被保護回路に含まれるスイッチング回路、すなわち、ハイサイドトランジスタ104がオン状態からオフ状態に移行した場合には、電流I2がpn界面の順方向電流として流れると共に、電流I3が寄生pnpトランジスタのオン電流として流れ、ワイヤ151のインダクタンスによって蓄積されたエネルギーが放出される。このとき、保護素子1は、降伏を生じることなく、電流を流すため、保護素子1がダメージを受けることがない。この結果、ハイサイドトランジスタ104が高周波数でオン/オフを繰り返しても、保護素子1が劣化することがない。また、p形領域133とn形領域132との間に所定の耐圧を持たせる必要がないため、保護素子1のサイズを小さくすることができる。次に、第2の実施形態について説明する。図5は、本実施形態に係る半導体装置を例示する模式的回路図である。図5に示すように、本実施形態においては、半導体装置200に、被保護回路201及び保護素子1が設けられている。保護素子1の構成は、前述の第1の実施形態と同様である。被保護回路201においては、高電位側電源電位と低電位側電源電位との間に、nチャネル形MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタ202、pチャネル形MOSFET203、スイッチング素子204が相互に並列に接続されている。次に、本実施形態の動作及び効果について説明する。先ず、本実施形態の実施例のシミュレーション結果を示す。図6は、横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びpチャネル形MOSFET以下、pMOSという及びnチャネル形MOSFET以下、nMOSというに流れる電流をとって、シミュレーション結果を例示するグラフ図であり、図7は、横軸に時間をとり、縦軸に保護素子の各電極を流れる電流をとって、保護素子の挙動のシミュレーション結果を例示するグラフ図である。図6及び図7に示すシミュレーションにおいては、スイッチング素子204がオン状態からオフ状態に移行するときに発生する電圧及び電流をシミュレートした。そして、外部直流電源101の出力電圧を5Vボルトとし、スイッチング素子204がオン状態にあるときに電源配線を流れる電流の大きさを3Aアンペアとし、スイッチング素子204の遮断スピードを2nsナノ秒とした。図6に示すように、スイッチング素子204を遮断すると、ワイヤ151のインダクタンスにより電源電圧は最大2.5V程度増加したが、遮断を開始してから約3ns後には、元の電圧5Vに収束した。このとき、図7に示すように、保護素子1のアノード電極136には、最大で約0.25Aの電流が流れた。そして、そのうち約0.20Aの電流は電流I2としてカソード電極137に流れ、残りの約0.05Aの電流は電流I3としてサブ電極138に流れた。これにより、図6に示すように、被保護回路201のnMOS202及びpMOS203に流れる電流の大きさはほとんど変化しなかった。従って、nMOS202及びpMOS203を保護することができた。次に、第2の実施形態の第1の比較例のシミュレーション結果を示す。図8は、本比較例の半導体装置を例示する模式的回路図であり、図9は、横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びpMOS及びnMOSに流れる電流をとって、シミュレーション結果を例示するグラフ図である。図8に示すように、本比較例の半導体装置210においては、第2の実施形態の半導体装置200図5参照とは異なり、保護素子1図5参照が設けられていない。この半導体装置210を想定して前述の第2の実施形態と同様なシミュレーションを行った。図9に示すように、スイッチング素子204を遮断することにより、電源電圧は約13Vまで上昇した。また、nMOS202は雪崩降伏を起こして約1.4Aのドレイン電流が流れ、pMOS203も雪崩降伏を起こして約0.6Aの電流が流れた。このように、本比較例においては、保護素子1が設けられていないため、被保護回路201が十分に保護されなかった。次に、第2の実施形態の第2の変形例について説明する。図10は、本比較例の半導体装置を例示する模式的回路図である。図10に示すように、本比較例の半導体装置220においては、第2の実施形態の半導体装置200図5参照と比較して、保護素子1図5参照の替わりに保護素子251が設けられている。保護素子251においては、保護素子1と同様に、p形ウェル131に低電位側電源電位が印加され、n形領域132に高電位側電源電位が印加されるが、保護素子1とは異なり、p形領域133には高電位側電源電位ではなく低電位側電源電位が印加される。また、保護素子251の耐圧は、被保護回路201中の各素子の耐圧よりも低く設定されている。本比較例においては、ESD等により電源配線にサージ電流が印加されたときは、保護素子251のn形領域132とp形領域133との界面が雪崩降伏して、サージ電流が流れる。これにより、被保護回路201を保護することができる。しかし、スイッチング素子204がオン状態からオフ状態に移行したときにも、n形領域132とp形領域133との界面が雪崩降伏して、電流を流してしまう。これにより、被保護回路201は保護されるものの、保護素子251はダメージを受けてしまう。そして、スイッチング素子204が定常的にオン/オフを繰り返すと、保護素子251が頻繁に雪崩降伏を起こすことになり、短期間で破壊に至ってしまう。これを回避するためには、スイッチング素子204がオン状態からオフ状態に移行する速さを遅くして、電源配線間の電圧の上昇を抑制することが考えられるが、そうすると、半導体装置220の動作効率が低下してしまう。また、本比較例においては、保護素子251の耐圧を被保護回路201中の各素子の耐圧よりも低く設定する必要がある。このため、被保護回路201中の素子のサイズを大きくするか、又は、保護素子251と被保護回路201との間に抵抗を設けて電源電圧を分圧する必要がある。これにより、半導体装置220が大型化してしまう。これに対して、第2の実施形態によれば、前述の第1の実施形態と同様に、ESD等によるサージ電流は、n形領域132とp形ウェル131との間のブレークダウン電流として流し、スイッチング素子204がオフ状態からオン状態に移行したときのスパイク電流は、p形領域133とn形領域132との間の順方向電流I2、及び、p形領域133、n形領域132、p形ウェル131からなる寄生pnpトランジスタのオン電流I3として流す。これにより、被保護回路201を保護しつつ、スイッチング素子204のオン/オフ動作によって保護素子1が劣化することを防止できる。次に、第3の実施形態について説明する。図11は、本実施形態に係る保護素子を例示する模式的断面図である。図11に示すように、本実施形態に係る保護素子3は、pMOS構造を利用して形成されている。すなわち、n形領域132としてpMOSのバックゲート領域311を用い、カソード電極137としてpMOSのバックゲート電極312を用いている。また、p形領域133としてpMOSのソース領域313及びドレイン領域314の一方又は両方を用いており、アノード電極136としてpMOSのソース電極315及びドレイン電極316の一方又は両方を用いている。なお、ソース領域313とドレイン領域314との間の領域の直上域には、ゲート電極301が設けられており、シリコン基板126とゲート電極301との間には、ゲート絶縁膜302が設けられている。但し、保護素子3はpMOSとしては機能せず、pMOSのゲート電極301及びゲート絶縁膜302は、保護素子3の構成部材として積極的には用いていない。例えば、集積回路チップ121における保護素子3から離隔した領域にpMOS図示せずが設けられており、保護素子3はこのpMOSと同じパターン及び同じ工程で形成されたものである。本実施形態によれば、保護素子3をpMOS工程で形成することができる。このため、保護素子3を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図12は、本実施形態に係る保護素子を例示する模式的断面図である。図12に示すように、本実施形態に係る保護素子4は、nMOS構造を利用して形成されている。このnMOS構造においては、p形ウェル131の上層部分の一部にn形ウェル310が形成されており、n形ウェル310の上層部分の一部にp形のバックゲート領域311が形成されており、バックゲート領域311の上層部分の一部にn形のソース領域313及びドレイン領域314が形成されている。ソース領域313とドレイン領域314の間の領域の直上域には、ゲート電極301が設けられており、シリコン基板126とゲート電極301との間には、ゲート絶縁膜302が設けられている。そして、保護素子4のn形領域132としてnMOSのn形ウェル310を用い、カソード電極137としてn形ウェル310に接続された電極を用い、p形領域133としてnMOSのバックゲート領域311を用い、アノード電極136としてnMOSのバックゲート電極312を用いている。なお、保護素子4はnMOSとしては機能せず、nMOSのソース領域313、ドレイン領域314、ゲート電極301、ゲート絶縁膜302は、保護素子4の構成部材として積極的には用いていない。例えば、集積回路チップ121における保護素子4から離隔した領域にnMOS図示せずが設けられており、保護素子4はこのnMOSと同じパターン及び同じ工程で形成されたものである。本実施形態によれば、保護素子4をnMOS工程で形成することができる。このため、保護素子4を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。次に、第5の実施形態について説明する。図13は、本実施形態に係る保護素子を例示する模式的断面図である。図13に示すように、本実施形態に係る保護素子5は、pnpトランジスタ構造を利用して形成されている。すなわち、n形領域132としてpnpトランジスタのベース領域321を用い、カソード電極137としてpnpトランジスタのベース電極322を用いている。また、p形領域133としてpnpトランジスタのコレクタ拡散層323及びエミッタ拡散層324の一方又は両方を用い、アノード電極136としてpnpトランジスタのコレクタ電極325及びエミッタ電極326の一方又は両方を用いている。なお、保護素子5はpnpトランジスタとしては機能しない。例えば、集積回路チップ121における保護素子5から離隔した領域にpnpトランジスタ図示せずが設けられており、保護素子5はこのpnpトランジスタと同じパターン及び同じ工程で形成されたものである。本実施形態によれば、保護素子5をpnpトランジスタ工程で形成することができる。このため、保護素子5を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。次に、第6の実施形態について説明する。図14は、本実施形態に係る保護素子を例示する模式的断面図である。図14に示すように、本実施形態に係る保護素子6は、npnトランジスタ構造を利用して形成されている。すなわち、n形領域132としてnpnトランジスタのコレクタ拡散層323を用い、カソード電極137としてnpnトランジスタのコレクタ電極325を用いている。また、p形領域133としてnpnトランジスタのベース領域321を用い、アノード電極136としてnpnトランジスタのベース電極322を用いている。なお、ベース領域321の上層部分の一部にはエミッタ拡散層324が設けられており、エミッタ拡散層324にはエミッタ電極326が接続されている。保護素子6はnpnトランジスタとしては機能せず、エミッタ拡散層324及びエミッタ電極326は保護素子6の構成部材として積極的には用いていない。例えば、集積回路チップ121における保護素子6から離隔した領域にnpnトランジスタ図示せずが設けられており、保護素子6はこのnpnトランジスタと同じパターン及び同じ工程で形成されたものである。本実施形態によれば、保護素子6をnpnトランジスタ工程で形成することができる。このため、保護素子6を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。次に、第7の実施形態について説明する。図15は、本実施形態に係る保護素子を例示する模式的断面図である。図15に示すように、本実施形態に係る保護素子7は、前述の第3の実施形態に係る保護素子3図11参照と比較して、アノード電極136としてpMOSのソース電極315及びドレイン電極316の一方のみを用いており、サブ電極138としてソース電極315及びドレイン電極316の他方を用いる点が異なっている。図15に示す例では、アノード電極136としてドレイン電極316を用い、サブ電極318としてソース電極315を用いている。なお、アノード電極136としてソース電極315を用い、サブ電極318としてドレイン電極316を用いてもよい。本実施形態においては、p形ウェル131は保護素子7の構成要素として積極的には使用していない。本実施形態に係る保護素子7においては、図4bに示す電流I2は、p形のドレイン領域314及びn形のバックゲート領域311からなる寄生pnダイオードの順方向電流として流れ、図4bに示す電流I3は、p形のドレイン領域314、n形のバックゲート領域311、p形のソース領域313からなる寄生pnpトランジスタのオン電流として流れ、図4cに示すサージ電流I4は、n形のバックゲート領域311及びp形のソース領域313からなる寄生pnダイオードのブレークダウン電流として流れる。本実施形態によれば、電流I2、I3、I4がバックゲート領域311の外部に流出することがなく、ワイヤ151のインダクタンス又はESDに起因するエネルギーを、シリコン基板126における保護素子7以外の部分を介さずに排出できるため、集積回路チップ121に設けられた他の素子図示せずの誤動作を防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第3の実施形態と同様である。次に、第8の実施形態について説明する。図16は、本実施形態に係る保護素子を例示する模式的断面図である。図16に示すように、本実施形態に係る保護素子8は、前述の第5の実施形態に係る保護素子5図13参照と比較して、アノード電極136としてpnpトランジスタのコレクタ電極325及びエミッタ電極326の一方のみを用いており、サブ電極138としてコレクタ電極325及びエミッタ電極326の他方を用いる点が異なっている。図16に示す例では、アノード電極136としてエミッタ電極326を用い、サブ電極318としてコレクタ電極325を用いている。なお、アノード電極136としてコレクタ電極325を用い、サブ電極318としてエミッタ電極326を用いてもよい。本実施形態においては、p形ウェル131は保護素子8の構成要素として積極的には使用していない。本実施形態に係る保護素子8においては、図4bに示す電流I2は、p形のエミッタ拡散層324及びn形のベース領域321からなる寄生pnダイオードの順方向電流として流れ、図4bに示す電流I3は、p形のエミッタ拡散層324、n形のベース領域321、p形のコレクタ拡散層323からなる寄生pnpトランジスタのオン電流として流れ、図4cに示すサージ電流I4は、n形のベース領域321及びp形のコレクタ拡散層323からなる寄生pnダイオードのブレークダウン電流として流れる。本実施形態によれば、電流I2、I3、I4がベース領域321の外部に流出することがなく、ワイヤ151のインダクタンス又はESDに起因するエネルギーを、シリコン基板126における保護素子8以外の部分を介さずに排出できるため、集積回路チップ121に設けられた他の素子図示せずの誤動作を防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第5の実施形態と同様である。なお、第7の実施形態において、保護素子7はpMOS構造でなくてもよく、第8の実施形態において、保護素子8はpnpトランジスタ構造でなくてもよい。すなわち、シリコン基板126にn形領域を形成し、このn形領域内に相互に離隔した2つのp形領域を形成して、一方のp形領域にアノード電極136を接続し、他方のp形領域にサブ電極138を接続し、n形領域にカソード電極137を接続してもよい。換言すれば、高電位側電源電位が印加され、被保護回路に供給する電流が流れる第1の配線に接続された第1のp形領域と、低電位側電源電位が印加される第2のp形領域は、高電位側電源電位が印加され、被保護回路に供給する電流が流れない第2の配線に接続されたn形領域に囲まれていてもよい。これにより、電流がn形領域の外部に漏洩せず、この電流に起因して集積回路チップ121に設けられた他の素子が誤動作することを防止できる。なお、このn形領域は、他のp形領域、例えば、p形ウェル又はp形基板に囲まれていることが好ましい。これにより、電流がn形領域の外部に漏洩することを、より確実に防止できる。また、前述の各実施形態においては、ワイヤ151及びワイヤ152が同一のリードピン122に接続されている例を示したが、これには限定されず、ワイヤ151とワイヤ152は異なるリードピン又はその他の導電部材に接続されていてもよい。但し、ワイヤ151及びワイヤ152には、定常状態においては相互に等しい電位が印加される必要がある。また、ワイヤ151には被保護回路に供給する電流が流れ、ワイヤ152には被保護回路に供給する電流が流れないことが必要である。以上説明した実施形態によれば、耐久性が高い半導体装置及びDC-DCコンバータを実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。