"半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断して形成され、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成する工程と、前記第2の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記第1の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記フォトレジスト膜を現像することにより、前記第1の部分パターンと前記第2の部分パターンとが露光された箇所における前記フォトレジスト膜に第1の開口部を形成する工程と、前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記絶縁膜に形成する工程と、前記第1のコンタクトホール内に第1のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に第2のコンタクトホールを形成するための第3の部分パターンを、少なくとも前記第2のゲート配線の一部と重なり合うように、前記フォトレジスト膜に更に露光し、前記第2の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に前記第2のコンタクトホールを形成するための第4の部分パターンを、少なくとも前記第1のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に更に露光し、前記フォトレジスト膜を現像する工程では、前記第3の部分パターンと前記第4の部分パターンとが露光された箇所における前記フォトレジスト膜に第2の開口部を更に形成し、前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングする工程では、前記第2のゲート配線と前記第1のトランジスタの前記ソース/ドレイン拡散層とに達する前記第2のコンタクトホールを、前記絶縁膜に更に形成し、前記第1のコンタクトホール内に第1のコンタクト層を埋め込む工程では、前記第2のコンタクトホール内に第2のコンタクト層を更に埋め込むことを特徴とする半導体装置の製造方法。半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断し、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記第1の絶縁膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第1のフォトレジスト膜を形成する工程と、前記第2の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記第1のフォトレジスト膜に露光する工程と、前記第1のフォトレジスト膜を現像することにより、前記第1の部分パターンが露光された箇所における前記第1のフォトレジスト膜に第1の開口部を形成する工程と、前記第1の開口部が形成された前記第1のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜上に第2のフォトレジスト膜を形成する工程と、前記第1の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記第2のフォトレジスト膜に露光する工程と、前記第2のフォトレジスト膜を現像することにより、前記第2の部分パターンが露光された箇所における前記第2のフォトレジスト膜に第2の開口部を形成する工程と、前記第2の開口部が形成された前記第2のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記第1の絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記第1の絶縁膜に形成する工程と、前記第1のコンタクトホール内に第1のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記第1の部分パターンを前記第1のフォトレジスト膜に露光する工程では、前記第1の絶縁膜に第2のコンタクトホールを形成するための第3の部分パターンを、少なくとも前記第2のゲート配線の一部と重なり合うように、前記第1のフォトレジスト膜に更に露光し、前記第1のフォトレジスト膜を現像する工程では、前記第3の部分パターンが露光された箇所における前記第1のフォトレジスト膜に第3の開口部を更に形成し、前記第1のフォトレジスト膜をマスクとして前記第2の絶縁膜をエッチングする工程では、前記第3の開口部が更に形成された前記第1のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングし、前記第2の部分パターンを前記第2のフォトレジスト膜に露光する工程では、前記第1の絶縁膜に前記第2のコンタクトホールを形成するための第4の部分パターンを、少なくとも前記第1のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記第2のフォトレジスト膜に更に露光し、前記第2のフォトレジスト膜を現像する工程では、前記第4の部分パターンが露光された箇所における前記第2のフォトレジスト膜に第4の開口部を更に形成し、前記第2のフォトレジスト膜をマスクとして前記第2の絶縁膜をエッチングする工程では、前記第4の開口部が更に形成された前記第2のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングし、前記第2の絶縁膜をマスクとして前記第1の絶縁膜をエッチングする工程では、前記第2のゲート配線と前記第1のトランジスタの前記ソース/ドレイン拡散層とに達する前記第2のコンタクトホールを、前記第1の絶縁膜に更に形成し、前記第1のコンタクトホール内に前記第1のコンタクト層を埋め込む工程では、前記第2のコンタクトホール内に第2のコンタクト層を更に埋め込むことを特徴とする半導体装置の製造方法。請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、前記第1の位置合わせマークは、前記活性領域を画定する素子分離領域と同一の膜により画定されていることを特徴とする半導体装置の製造方法。請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、前記第2の位置合わせマークは、前記第1のゲート配線及び前記第2のゲート配線と同一の膜により形成されていることを特徴とする半導体装置の製造方法。しかしながら、提案されているは半導体装置の製造方法では、必ずしも十分な信頼性や歩留りを得られない場合があった。本発明の目的は、信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供することにある。実施形態の一観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断して形成され、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成する工程と、前記第2の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記第1の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記フォトレジスト膜を現像することにより、前記第1の部分パターンと前記第2の部分パターンとが露光された箇所における前記フォトレジスト膜に第1の開口部を形成する工程と、前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記絶縁膜に形成する工程と、前記第1のコンタクトホール内に第1のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。実施形態の他の観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断し、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記第1の絶縁膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第1のフォトレジスト膜を形成する工程と、前記第2の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記第1のフォトレジスト膜に露光する工程と、前記第1のフォトレジスト膜を現像することにより、前記第1の部分パターンが露光された箇所における前記第1のフォトレジスト膜に第1の開口部を形成する工程と、前記第1の開口部が形成された前記第1のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜上に第2のフォトレジスト膜を形成する工程と、前記第1の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なり合うように、前記第2のフォトレジスト膜に露光する工程と、前記第2のフォトレジスト膜を現像することにより、前記第2の部分パターンが露光された箇所における前記第2のフォトレジスト膜に第2の開口部を形成する工程と、前記第2の開口部が形成された前記第2のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記第1の絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記第1の絶縁膜に形成する工程と、前記第1のコンタクトホール内に第1のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。開示の半導体装置の製造方法によれば、ゲート配線のパターンを転写するのと同時に転写された第2の位置合わせマークに対して位置合わせして、第1のコンタクトホールの第1の部分パターンをフォトレジスト膜に露光する。また、活性領域のパターンを転写するのと同時に転写された第1の位置合わせマークに対して位置合わせして、第1のコンタクトホールの第2の部分パターンをフォトレジスト膜に露光する。このため、位置ずれが生じた場合であっても、ゲート配線の端部とソース/ドレイン拡散層の一部とをコンタクト層により一体的に確実に接続し得る。従って、信頼性の高い半導体装置を高い歩留りで製造することができる。参考例による半導体装置の製造方法を図49乃至図52を用いて説明する。図49乃至図52は、参考例による半導体装置の製造方法を示す工程平面図である。図49に示すように、半導体基板図示せずのメモリセル158が形成される箇所には、素子分離領域図示せずにより画定された活性領域111a~111dが形成される。活性領域111a~111dを形成するのと同時に、位置合わせマーク111eも形成される。位置合わせマーク111eは、活性領域111a~111dを画定する素子分離領域と同一の膜により画定される。次に、活性領域111a~111dに交差するようにゲート配線116a~116dが形成される。ゲート配線116a~116dのパターンを転写する際には、位置合わせマーク111eに対してマスクレチクルの位置合わせが行われる。ゲート配線116a~116dを形成するのと同時に、位置合わせマーク116e、116fが形成される。位置合わせマーク116e、116fは、ゲート配線116a~116dと同一の膜を用いて形成される。次に、ゲート配線116a~116の両側の活性領域111a~111dにソース/ドレイン拡散層120,122,124,126,128,130,132,134,136,138が形成される。こうして、ロードトランジスタL1、L2、ドライバトランジスタD1,D2、トランスファトランジスタT1、T2が形成される。次に、半導体基板上に層間絶縁膜図示せずを形成する。次に、層間絶縁膜にコンタクトホール146a~146lを転写する。コンタクトホール146a~146lを転写する際には、位置合わせマーク116fに対してマスクの位置合わせが行われる。コンタクトホール146a~146lを形成するのと同時に、マスクの位置合わせマークのパターンの開口部146mが形成される。次に、コンタクトホール146a~146l内にコンタクト層148a~148lを埋め込む。この際、開口部146m内にも、位置合わせマーク148mが埋め込まれる図50参照。しかしながら、マスクの位置合わせを行う際に位置ずれが生じる場合がある。図51は、ゲート配線116a~116dのパターンを転写する際にY方向に大きな位置ずれが生じた場合を示している。図52は、コンタクトホール146aのパターンを転写する際にX方向に大きな位置ずれが更に生じた場合を示している。このような位置ずれが生じた場合には、図52において丸印で囲んだ箇所において、コンタクト層146a、148bとゲート配線116a、116bとの間において、接続不良が生じる場合がある。また、コンタクト層146a、146bとソース/ドレイン拡散層120、122との間において、接続不良が生じる場合がある。本願発明者らは、鋭意検討した結果、以下のようにして信頼性の高い半導体装置を高い歩留りで製造することに想到した。[第1実施形態]第1実施形態による半導体装置及びその製造方法を図1乃至図33を用いて説明する。半導体装置まず、本実施形態による半導体装置を図1乃至図4を用いて説明する。図1は、本実施形態による半導体装置を示す平面図その1である。図1aは、メモリセル領域内に形成された複数のメモリセルのうちの一つのメモリセルを示している。図1bは、半導体チップの周縁部に設けられた位置合わせマークを示している。図2は、本実施形態による半導体装置を示す断面図である。図2aの一番左側の図は図1aのA-A′線断面図であり、図2aの左から2番目の図は、図1aのB-B′線断面図である。図2aの左から3番目の図は図1aのC-C′線断面図であり、図2aの左から4番目の図は図1aのD-D′線断面図である。図2bは、図1bのE-E′線断面図である。図3は、本実施形態による半導体装置を示す平面図その2である。図1は設計パターンの形状の例を示しており、図3は実際に形成されるパターンの形状の例を示している。図3は、図1aに対応している。図4は、本実施形態による半導体装置を示す回路図である。半導体基板10には、素子領域11a~11dを画定する素子分離領域12aが形成されている。素子分離領域12aは、半導体基板10に形成された溝13a内に埋め込まれている。半導体基板10としては、例えばシリコン基板が用いられている。素子分離領域12aとしては、例えばシリコン酸化膜が用いられている。また、半導体基板10には、位置合わせマーク11e、11fが形成されている。位置合わせマーク11e、11fは、例えば、半導体基板半導体チップ10の周縁部に設けられている。位置合わせマーク11e、11fは、素子分離領域12aと同一の絶縁膜12bにより画定されている。位置合わせマーク11e、11fを画定する絶縁膜12bは、半導体基板10に形成された溝13b内に埋め込まれている。位置合わせマーク11e、11fの平面形状は、例えば矩形とする。なお、位置合わせマーク11e、11fの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク11e、11fの平面形状を枠形等にしてもよい。半導体基板10上には、ゲート絶縁膜14を介して、ゲート配線16a~16dが形成されている。また、半導体基板10上には、絶縁膜14を介して、位置合わせマーク16e、16fが形成されている。位置合わせマーク16e、16fは、ゲート配線16a~16dと同一の膜により形成されている。即ち、ゲート配線16a~16dと位置合わせマーク16e、16fとは、同一の膜をパターニングすることにより形成されたものである。位置合わせマーク16eの平面形状は、例えば枠形とする。なお、位置合わせマーク16eの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク16eの平面形状を矩形等にしてもよい。位置合わせマーク16fの平面形状は、例えば矩形とする。なお、位置合わせマーク16fの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク16fの平面形状を枠形等にしてもよい。ゲート配線16a~16d及び位置合わせマーク16e、16fの側壁部分には、サイドウォール絶縁膜18がそれぞれ形成されている。ゲート配線16aは、素子領域11a、11cに交差するように形成されている。ゲート配線16aは、ロードトランジスタL1のゲート電極とドライバトランジスタD1のゲート電極とを含むものであり、ロードトランジスタL1のゲート電極とドライバトランジスタD1のゲート電極とを共通に接続するものである。ゲート配線16aは、素子領域11b内に形成された、ロードトランジスタL2のソース/ドレイン拡散層20の近傍まで延在している。ゲート配線16aの両側の素子領域11a内には、ソース/ドレイン拡散層22,24が形成されている。ゲート電極16aとソース/ドレイン拡散層22,24とによりロードトランジスタL1が形成されている。ゲート配線16aの両側の素子領域11c内には、ソース/ドレイン拡散層26,28が形成されている。ゲート電極16aとソース/ドレイン拡散層26,28とによりドライバトランジスタD1が形成されている。ゲート配線16bは、素子領域11b、11dに交差するように形成されている。ゲート配線16bは、ロードトランジスタL2のゲート電極とドライバトランジスタD2のゲート電極とを含むものであり、ロードトランジスタL2のゲート電極とドライバトランジスタD2のゲート電極とを共通に接続するものである。ゲート配線16bは、素子領域11a内に形成された、ロードトランジスタL1のソース/ドレイン拡散層22の近傍まで延在している。ゲート配線16aの長手方向とゲート配線16bの長手方向とは同じである。ゲート配線16aとゲート配線16bとは、一部の領域において対向している。ゲート配線16bの両側の素子領域11b内には、ソース/ドレイン拡散層20,30が形成されている。ゲート電極16bとソース/ドレイン拡散層20,30とによりロードトランジスタL2が形成されている。ゲート配線16bの両側の素子領域11d内には、ソース/ドレイン拡散層32,34が形成されている。ゲート電極16bとソース/ドレイン拡散層32,34とによりドライバトランジスタD2が形成されている。ゲート配線16cは、素子領域11cに交差するように形成されている。ゲート配線16cは、ゲート配線16bの延長線上に位置している。ゲート配線16cは、トランスファトランジスタT1のゲート電極を含むものである。ゲート配線16cの両側の素子領域11c内には、ソース/ドレイン拡散層26、36が形成されている。ゲート電極16cとソース/ドレイン拡散層26、36とによりトランスファトランジスタT1が形成されている。トランスファトランジスタT1の一方のソース/ドレイン拡散層26とドライバトランジスタD1の一方のソース/ドレイン拡散層26とは、共通のソース/ドレイン拡散層26により形成されている。ゲート配線16dは、素子領域11dに交差するように形成されている。ゲート配線16dは、ゲート配線16aの延長線上に位置している。ゲート配線16dは、トランスファトランジスタT2のゲート電極を含むものである。ゲート電極16dの両側の素子領域11d内には、ソース/ドレイン拡散層32,38が形成されている。ゲート電極16dとソース/ドレイン拡散層32,38とによりトランスファトランジスタT2が形成されている。トランスファトランジスタT2の一方のソース/ドレイン拡散層32と、ドライバトランジスタD2の一方のソース/ドレイン拡散層32とは、共通のソース/ドレイン拡散層32により形成されている。ゲート配線16a~16dの幅、即ち、ゲート長は、例えば35~60nm程度とする。ゲート配線16a~16dの高さは、例えば70~100nm程度とする。ゲート配線16a、16dとゲート配線16b、16cとの間隔、即ち、ゲート配線のピッチは、例えば0.16~0.2μm程度とする。ソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38上には、例えばニッケルシリサイドのシリサイド膜52が形成されている。ソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38上のシリサイド膜52は、ソース/ドレイン電極として機能する。また、ゲート配線16a~16d上には、例えばニッケルシリサイドのシリサイド膜52が形成されている。これらトランジスタL1、L2、D1、D2、T1、T2が形成された半導体基板10上には、例えば窒化シリコンの絶縁膜40が形成されている。絶縁膜40は、ゲート配線16a~16d間を埋め込むように形成されている。絶縁膜40が形成された半導体基板10上には、例えば二酸化シリコンの絶縁膜42が形成されている。絶縁膜42の表面は、研磨により平坦化されている。絶縁膜40と絶縁膜42とにより、層間絶縁膜44が形成されている。層間絶縁膜44には、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に露出するコンタクトホール開口部46aが形成されている。半導体基板10の表面に平行な方向における開口部46aの断面の形状は、例えば略楕円形である図3参照。開口部46a内には、例えばタングステンのコンタクト層導体プラグ48aが埋め込まれている。層間絶縁膜44には、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22とを一体的に露出する開口部46bが形成されている。半導体基板10の表面に平行な方向における開口部46bの断面の形状は、例えば略楕円形である図3参照。開口部46b内には、例えばタングステンのコンタクト層48bが埋め込まれている。コンタクト層48a、48bは、シェアードコンタクトと称される。層間絶縁膜44には、ロードトランジスタL1のソース/ドレイン拡散層24を露出する開口部46cと、ロードトランジスタL2のソース/ドレイン拡散層30を露出する開口部46dとが形成されている。また、層間絶縁膜44には、ドライバトランジスタD1のソース/ドレイン拡散層28を露出する開口部46eと、ドライバトランジスタD1とトランスファトランジスタT1の共通のソース/ドレイン拡散層26を露出する開口部46fとが形成されている。また、層間絶縁膜44には、ドライバトランジスタT1のソース/ドレイン拡散層36を露出する開口部46gと、ドライバトランジスタD2のソース/ドレイン拡散層34を露出する開口部46hとが形成されている。また、層間絶縁膜44には、ドライバトランジスタD2とトランスファトランジスタT2の共通のソース/ドレイン拡散層32を露出する開口部46iと、ドライバトランジスタT2のソース/ドレイン拡散層38を露出する開口部46jが形成されている。また、層間絶縁膜44には、ゲート配線16cを露出する開口部46kと、ゲート配線16dを露出する開口部46lとが形成されている。半導体基板10の表面に平行な方向における開口部46c~46lの断面の形状は、例えば略円形である図3参照。開口部46c~46lの径は、例えば50~80nmである。開口部46c~46l内には、例えばタングステンのコンタクト層48c~48lが埋め込まれている。また、層間絶縁膜44には、絶縁膜12bに達する開口部46m、46nが形成されている。開口部46m、46n内には、位置合わせマーク48m、48nが埋め込まれている。位置合わせマーク48m、48nの平面形状は、例えば枠形とする。なお、位置合わせマーク48m、48nの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク48m、48nの平面形状を矩形等にしてもよい。層間絶縁膜44上には、コンタクト層48a~48lにそれぞれ接続された配線50図2参照が形成されている。コンタクト層48aとコンタクト層48iとは、配線50により電気的に接続されている。コンタクト層48bとコンタクト層48fとは、配線50により電気的に接続されている。コンタクト層48c、48dに接続された配線50は、電源電圧Vdd図4参照に電気的に接続される。コンタクト層48e、48hに接続された配線50は、接地電圧Vss図4参照に電気的に接続される。コンタクト層46g、46jに接続された配線50は、ビット線BL図4参照に電気的に接続されている。ゲート配線16a、16bは、図示しないコンタクト層及び配線50を介して、ワード線WL図4参照に電気的に接続されている。図4は、本実施形態による半導体装置のメモリセルの回路図である。図4に示すように、ロードトランジスタL1とドライバトランジスタD1とによりインバータ54aが形成されている。ロードトランジスタL2とドライバトランジスタD2とによりインバータ54bが構成されている。インバータ54aとインバータ54bとによりフリップフロップ回路56が形成されている。フリップフロップ回路56は、ビット線BL及びワード線WLに接続されたトランスファトランジスタT1、T2により制御される。ロードトランジスタL1、L2と、ドライバトランジスタD1、D2と、トランスファトランジスタT1、T2とにより、メモリセル58が形成されている。半導体装置の製造方法次に、本実施形態による半導体装置の製造方法を図5乃至図29を用いて説明する。図5乃至図29は、本実施形態による半導体装置の製造方法を示す工程図である。図5乃至図10は、断面図である。図11は、図10に対応する平面図である。図12は、断面図である。図13は、図12に対応する平面図である。図14乃至図19は、断面図である。図20は、図19に対応する平面図である。図21は、断面図である。図22は、図21に対応する平面図である。図23は、断面図である。図24は、図23に対応する平面図である。図25は、断面図である。図26は、図25に対応する平面図である。図27は、断面図である。図28は、図27に対応する平面図である。図29は、断面図である。まず、図5に示すように、半導体基板半導体ウェハ10を用意する。半導体基板10としては、例えばシリコンウェハを用いる。次に、例えば熱酸化法により、半導体基板10上に、膜厚10nm程度のシリコン酸化膜53を形成する。次に、全面に、例えばCVDChemicalVaporDeposition、化学気相堆積法により、膜厚100nm程度のシリコン窒化膜55を形成する。次に、全面に、例えばスピンコート法により、フォトレジスト膜57を形成する。次に、活性領域素子領域11a~11dのパターンと位置合わせマーク11e、11fのパターンとが形成されたレチクルを用いて、フォトレジスト膜57にこれらのパターンを露光する。次に、フォトレジスト膜57を現像する。こうして、活性領域11a~11dのパターンと位置合わせマーク11e、11fのパターンとがフォトレジスト膜57に転写される図6参照。具体的には、素子分離領域12aを形成するための開口部59aと、位置合わせマーク11e、11fを形成するための開口部59bとが、フォトレジスト膜57に形成される。次に、図7に示すように、フォトレジスト膜57をマスクとして、シリコン窒化膜55及びシリコン酸化膜53をエッチングする。次に、図8に示すように、フォトレジスト膜57をマスクとして半導体ウェハ10をエッチングすることにより、素子分離領域12aを埋め込むための溝13aと、絶縁膜12bを埋め込むための溝13bとを、半導体ウェハ10に形成する。次に、例えばアッシングにより、フォトレジスト膜57を剥離する。次に、図9に示すように、溝13a、13b内及び半導体ウェハ10上に、例えば膜厚500nmのシリコン酸化膜の絶縁膜12を形成する。次に、例えばCMPChemicalMechanicalPolishing、化学的機械的研磨法により、絶縁膜12を研磨する。この後、シリコン窒化膜55及びシリコン酸化膜53をエッチング除去する。こうして、STIShallowTrenchIsolation法により、素子分離領域12a及び絶縁膜12bが溝13a、13b内にそれぞれ埋め込まれる。溝13b内に埋め込まれた絶縁膜12bにより位置合わせマーク11e、11fがそれぞれ画定される図10及び図11参照。位置合わせマーク11e、11fは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。位置合わせマーク11e、11fの平面形状は、例えば矩形とする。なお、位置合わせマーク11e、11fの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク11e、11fの平面形状を枠形等にしてもよい。こうして、活性領域11a~11dが素子分離領域12aにより画定されるとともに、絶縁膜12bにより画定された位置合わせマーク11e、11fが形成される。次に、図示はしていないが、ウェル図示せずを形成のためのイオン注入と、チャネルドープ層図示せずを形成のためのイオン注入とを、活性領域11a~11dに対して行い、この後、活性化アニールを行う。次に、全面に、例えば熱酸化法により、例えば物理膜厚0.6~2nmの二酸化シリコンのゲート絶縁膜14を形成する。次に、全面に、例えばCVDChemicalVaporDeposition、化学気相堆積法により、例えば膜厚70~120nm程度のポリシリコン膜を形成する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、ゲート配線16a~16dのパターンと位置合わせマーク16e、16fのパターンとが形成されたレチクルを用い、フォトレジスト膜にこれらのパターンを露光する。なお、レチクルの位置合わせを行う際には、絶縁膜12bにより画定された位置合わせマーク11eが用いられる。次に、フォトレジスト膜を現像する。こうして、ゲート配線16a~16dのパターンと位置合わせマーク16e、16fのパターンとがフォトレジスト膜に転写される。次に、フォトレジスト膜をマスクとして、ポリシリコン膜をエッチングする。こうして、ポリシリコンのゲート配線16a~16dとポリシリコンの位置合わせマーク16e、16fとが形成される図12及び図13参照。ゲート配線16aは、素子領域11a、11cに交差するように直線状に形成される。ゲート配線16bは、素子領域11b、11dに交差するように直線状に形成される。ゲート配線16cは、素子領域11cに交差するように直線状に形成される。ゲート配線16dは、素子領域11dに交差するように直線状に形成される。ゲート配線16a~16dの長手方向は、互いに同じ方向である。ゲート配線16aとゲート配線16bとは、一部の領域において互いに近接するように形成される。ゲート配線16cは、ゲート配線16bの延長線上に位置するように形成される。ゲート配線16dは、ゲート配線16aの延長線上に位置するように形成される。ゲート配線16a~16dの幅、即ち、ゲート長は、例えば35~60nm程度とする。ゲート配線16a、16dとゲート配線16b、16cとの間隔、即ち、ゲート配線のピッチは、例えば0.16~0.2μm程度とする。位置合わせマーク16e、16fは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。位置合わせマーク16eの平面形状は、例えば枠形とする。なお、位置合わせマーク16eの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク16eの平面形状を矩形等にしてもよい。位置合わせマーク16fの平面形状は、例えば矩形とする。なお、位置合わせマーク16fの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク16fの平面形状を枠形等にしてもよい。こうして、ゲート配線16a~16dが形成されるとともに、位置合わせマーク16e、16fが形成される。次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線16a~16dの両側の半導体基板10内に、エクステンションソース/ドレイン構造の浅い領域を形成するエクステンション領域図示せずをそれぞれ形成する。次に、全面に、例えばCVD法により、例えば膜厚30~60nm程度のシリコン酸化膜を形成する。次に、例えば異方性エッチングにより、シリコン酸化膜をエッチングする。これにより、ゲート配線16a~16dの側壁部分に、二酸化シリコンのサイドウォール絶縁膜18が形成される図14参照。次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線16a~16dの両側の半導体基板10内に、エクステンションソース/ドレイン構造の深い領域を形成する不純物拡散領域を形成する。これにより、エクステンション領域と深い不純物拡散領域とを有するソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38図1参照が形成される。次に、ソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38に導入されたドーパント不純物を活性化するための熱処理アニールを行う。熱処理温度は、例えば800~1200°C程度とする。次に、全面に、例えばスパッタリング法により、膜厚5~30nmの高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜が形成される。次に、熱処理を行うことにより、半導体基板10の表面と高融点金属膜とを反応させるとともに、ゲート配線16a~16dの上面と高融点金属膜とを反応させる。この後、未反応の高融点金属膜をエッチング除去する。これにより、ソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38上に、例えばニッケルシリサイドのシリサイド膜52が形成される。ソース/ドレイン拡散層20、22、24、26、28、30、32,34、36、38上のシリサイド膜52は、ソース/ドレイン電極として機能する。また、ゲート配線16a~16d上に、例えばニッケルシリサイドのシリサイド膜52が形成される。また、位置合わせマーク11e、11f、16e、16f上に、例えばニッケルシリサイドのシリサイド膜52が形成される図15参照。次に、全面に、例えばプラズマCVD法により、例えば膜厚30~80nm程度の窒化シリコンの絶縁膜40を形成する。絶縁膜40の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば13.56MHzとする。成膜室内に導入するガスは、例えばSiH4ガスとNH3ガスとN2ガスとを含む混合ガスとする。成膜室内の温度は、例えば350~450°Cとする。絶縁膜40はゲート配線16a~16d間を埋め込むように形成される図16参照。次に、全面に、例えばプラズマCVD法により、例えば膜厚400~700nm程度の二酸化シリコンの絶縁膜42を形成する。絶縁膜42の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば13.56MHzとする。成膜室内に導入するガスは、SiH4ガスとN2Oガスとを含む混合ガスとする。成膜室内の温度は、例えば350~450°C程度とする。次に、例えばCMP法により、絶縁膜42の表面を平坦化する。絶縁膜40と絶縁膜42とにより層間絶縁膜44が形成される図17参照。次に、図18に示すように、全面に、例えばスピンコート法により、フォトレジスト膜60を形成する。次に、フォトリソグラフィ技術を用い、部分パターン61a1、61b1及びパターン61c~61lをフォトレジスト膜60に露光する図19及び図20参照。部分パターン61a1、61b1は、コンタクトホール46a、46bを形成するためのものである。パターン61c~61lは、コンタクトホール46c~46lを形成するためのものである。部分パターン61a1、61b1は、ゲート配線16a、16bの一部と十分に重なり合うように配される。また、部分パターン61a1、61b1は、後述する部分パターン61a2、61b2図21及び図22参照の一部と十分に重なり合うように配される。部分パターン61a1、61b1及びパターン61c~61lを露光するための第1のマスク第1のレチクル図示せずの位置合わせを行う際には、位置合わせマーク16fを用いて位置合わせが行われる。位置合わせマーク16fのパターンとゲート配線16a~16dのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク16fとゲート配線16a、16bとの間には、位置ずれは生じない。第1のマスクの位置合わせを行う際に位置合わせマーク16fが用いられるため、部分パターン61a1、61b1とゲート配線16a、16bとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン61a1、61b1とゲート配線16a、16bの一部とを十分に重なり合わせることが可能である。こうして、コンタクトホール46a、46bを形成するための部分パターン61a1、61b1と、コンタクトホール46c~46lを形成するためのパターン61c~61lとが、フォトレジスト膜60に露光される。この際、第1のマスク図示せずの位置合わせマーク図示せずのパターン61mも、フォトレジスト膜60に露光される。次に、フォトリソグラフィ技術を用い、部分パターン61a2、61b2を、フォトレジスト膜60に露光する図21及び図22参照。部分パターン61a2、61b2は、部分パターン61a1、61b1と相俟って、コンタクトホール46a、46bを形成するためのものである。部分パターン61a2、61b2は、活性領域11b、11aの一部と十分に重なり合うように配される。また、部分パターン61a2、61b2は、部分パターン61a2、61b2の一部と十分に重なり合うように配される。部分パターン61a2、61b2を露光するための第2のマスク第2のレチクル図示せずの位置合わせを行う際には、位置合わせマーク11fを用いて位置合わせが行われる。位置合わせマーク11fのパターンと活性領域11a~11dのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク11fと活性領域11a~11dとの間には位置ずれは生じない。第2のマスクの位置合わせを行う際に位置合わせマーク11fが用いられるため、部分パターン61a2、61b2と活性領域11b、11aとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン61a2、61b2の一部と活性領域11b、11aの一部とを十分に重なり合わせることが可能である。こうして、コンタクトホール46a、46bの部分パターン61a2、61b2が、フォトレジスト膜60に露光される。この際、第2のマスクの位置合わせマーク図示せずのパターン61nも、フォトレジスト膜60に露光される。このようにして部分パターン61a1、61b1と部分パターン61a2、61b2とが露光されるため、部分パターン61a1、61b1の一部と部分パターン61a2、61b2の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。次に、フォトレジスト膜60を現像する。これにより、コンタクトホール46a~46lを形成するための開口部70a~70lと、第1のマスクの位置合わせマークのパターンの開口部70mと、第2のマスクの位置合わせマークのパターンの開口部70nとが、フォトレジスト膜60に形成される図23及び図24参照。このように、本実施形態によれば、部分パターン61a1、61b1の一部とゲート配線16a、16bの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン61a2、61b2の一部と活性領域11b、11aの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン61a1、61b1の一部と部分パターン61a2、61b2の一部とが、十分に重なり合うように配される。従って、フォトレジスト膜60の開口部70aは、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とに十分に重なり合うように形成される。また、フォトレジスト膜60の開口部70bは、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とに十分に重なり合うように形成される。次に、フォトレジスト膜60をマスクとして層間絶縁膜44をエッチングする。これにより、コンタクトホール46a~46lと開口部46m、46nとが層間絶縁膜44に形成される図25及び図26参照。上述したように、フォトレジスト膜60の開口部70aは、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とに十分に重なり合う。このため、コンタクトホール46aは、位置ずれが生じた場合であっても、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に確実に露出する。また、上述したように、フォトレジスト膜60の開口部70bは、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とに十分に重なり合う。このため、コンタクトホール46bは、位置ずれが生じた場合であっても、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22とを一体的に確実に露出する。半導体基板10の表面に平行な方向におけるコンタクトホール46a、46bの断面の形状は、例えば略楕円形である図3参照。コンタクトホール46cは、ロードトランジスタL1のソース/ドレイン拡散層24を露出するように形成される。コンタクトホール46dは、ロードトランジスタL2のソース/ドレイン拡散層30を露出するように形成される。コンタクトホール46eは、ドライバトランジスタD1のソース/ドレイン拡散層28を露出するように形成される。コンタクトホール46fは、ドライバトランジスタD1とトランスファトランジスタT1の共通のソース/ドレイン拡散層26を露出するように形成される。コンタクトホール46gは、ドライバトランジスタT1のソース/ドレイン拡散層36を露出するように形成される。コンタクトホール46hは、ドライバトランジスタD2のソース/ドレイン拡散層34を露出するように形成される。コンタクトホール46iは、ドライバトランジスタD2とトランスファトランジスタT2の共通のソース/ドレイン拡散層32を露出するように形成される。コンタクトホール46jは、ドライバトランジスタT2のソース/ドレイン拡散層38を露出するように形成される。半導体基板10の表面に平行な方向におけるコンタクトホール46c~46jの断面の形状は、例えば略円形である図3参照。コンタクトホール46c~46lの径は、例えば50~80nm程度とする。開口部46m、46nは、絶縁膜12bに達するように形成される。半導体基板10の表面に平行な方向における開口部46m、46nの断面の形状は、例えば枠状である。次に、全面に、例えばスパッタリング法又はCVD法により、例えば膜厚2~10nmのTi膜と、例えば膜厚2~10nmのTiN膜を順次形成することにより、グルー層を形成する。次に、全面に、例えばスパッタリング法により、例えば膜厚70~100nm程度のタングステン膜を形成する。次に、例えばCMP法により、層間絶縁膜44の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール46a~46l内にタングステンのコンタクト層48a~48jがそれぞれ埋め込まれる。また、開口部46m、46n内にタングステンの位置合わせマーク48m、48nがそれぞれ埋め込まれる図27及び図28参照。上述したように、コンタクトホール46aは、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とを一体的に確実に露出する。このため、コンタクト層48aは、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に確実に接続する。また、上述したように、コンタクトホール46bは、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22とを一体的に確実に露出する。このため、コンタクト層48bは、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に接続する。次に、全面に、例えばスパッタリング法により導電膜を形成する。次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層48a~48lにそれぞれ接続された配線50を形成する図29参照。こうして本実施形態による半導体装置が製造される。なお、本実施形態による半導体装置の製造方法において位置ずれが生じた場合には、以下のようになる。位置ずれが生じた場合について、図30乃至図33を用いて説明する。図30乃至図33は、本実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図である。図30は、上述した図13に対応するものである。図30は、ゲート配線16a~16dのパターンを転写する際に、Y方向に大きな位置ずれが生じた場合を示している。位置合わせマーク16e、16fのパターンもゲート配線16a~16dのパターンを転写するのと同時に転写されるため、位置合わせマーク16e、16fのパターンは、位置合わせマーク11e、11fに対して大きく位置ずれする。図31は、上述した図20に対応するものである。位置合わせマーク16fに対して第1のマスク図示せずの位置合わせマーク図示せずを位置合わせするため、図31に示すように、ゲート配線16a、16bの端部と部分パターン61a1、61b1の一部とを十分に重ね合わせることができる。図32は、上述した図22に対応するものである。位置合わせマーク11fに対して第2のマスク図示せずの位置合わせマーク図示せずを位置合わせするため、図32に示すように、ロードトランジスタL2のソース/ドレイン拡散層20の一部と部分パターン61a2とを十分に重ね合わせることができる。また、ロードトランジスタL1のソース/ドレイン拡散層22の一部と部分パターン61b2の一部とを十分に重ね合わせることができる。図33は、上述した図24に対応するものである。コンタクトホール46aは、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とを一体的に十分に露出している。また、コンタクトホール46bは、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に十分に露出している。このように、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とを一体的に確実に露出するコンタクトホール46aを形成し得る。また、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に露出するコンタクトホール46bを形成し得る。本実施形態では、ゲート配線16a、16bのパターンの転写と同時に転写された位置合わせマーク16fに対して位置合わせして、コンタクトホール46a、46bの一部を形成するための部分パターン61a1、61b1がフォトレジスト膜60に露光される。このため、部分パターン61a1、61b1の一部とゲート配線16a、16bの一部とを十分に重ね合わせることができる。また、活性領域11a、11bのパターンを転写するのと同時に転写された位置合わせマーク11fに対して位置合わせして、コンタクトホール46a、46bの一部を形成するための部分パターン61a2、61b2がフォトレジスト膜60に露光される。このため、部分パターン61a2、61b2の一部と活性領域11b、11aの一部とを十分に重ね合わせることができる。また、部分パターン61a1、61b1の一部と部分パターン61a2、61b2の一部とが、十分に重なり合うように配される。このため、本実施形態によれば、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とを一体的に確実に露出するコンタクトホール46aを形成し得る。また、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に露出するコンタクトホール46bを形成し得る。従って、本実施形態によれば、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に確実に接続するコンタクト層48aを形成し得る。また、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に接続するコンタクト層48bを形成し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。[第2実施形態]第2実施形態による半導体装置の製造方法を図34乃至図48を用いて説明する。図34乃至図48は、本実施形態による半導体装置の製造方法を示す工程図である。図34及び図35は、断面図である。図36は、図35に対応する平面図である。図37は、断面図である。図38は、図37に対応する平面図である。図39は、断面図である。図40は、図39に対応する平面図である。図41は、断面図である。図42は、図41に対応する平面図である。図43は、断面図である。図44は、図43に対応する平面図である。図45は、断面図である。図46は、図45に対応する平面図である。図47は、断面図である。図58は、図47に対応する平面図である。図1乃至図33に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置の製造方法は、ハードマスクを用いてコンタクトホール46a~46lを形成するものである。まず、半導体基板10上にシリコン酸化膜53を形成する工程から層間絶縁膜44を形成する工程までは、図5乃至図17を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する。次に、図34aに示すように、例えばプラズマCVD法により、膜厚30nm程度のシリコン窒化膜72を形成する。シリコン窒化膜72は、ハードマスクとなるものである。次に、全面に、例えばスピンコート法により、フォトレジスト膜74を形成する。次に、図19を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、フォトリソグラフィ技術を用い、部分パターン61a1、61b1及びパターン61c~61l図19及び図20参照をフォトレジスト膜74に露光する図34b参照。上述したように、部分パターン61a1、61b1は、上述したように、コンタクトホール46a、46bを形成するためのものである。パターン61c~61lは、上述したようにコンタクトホール46c~46lを形成するためのものである。部分パターン61a1、61b1は、ゲート配線16a、16bの一部と十分に重なり合うように配される。また、部分パターン61a1、61b1は、後述する部分パターン61a2、61b2図40参照の一部と十分に重なり合うように配される。部分パターン61a1、61b1及びパターン61c~61lを露光するための第1のマスク第1のレチクル図示せずの位置合わせを行う際には、位置合わせマーク16f図20参照を用いて位置合わせが行われる。位置合わせマーク16fのパターンとゲート配線16a~16dのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク16fとゲート配線16a、16bとの間には、位置ずれは生じない。第1のマスクの位置合わせを行う際に位置合わせマーク16fが用いられるため、部分パターン61a1、61b1とゲート配線16a、16bとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン61a1、61b1とゲート配線16a、16bの一部とを十分に重なり合わせることが可能である。こうして、コンタクトホール46a、46bを形成するための部分パターン61a1、61b1と、コンタクトホール46c~46lを形成するためのパターン61c~61l図20参照とが、フォトレジスト膜60に露光される。この際、第1のマスクの位置合わせマーク図示せずのパターン61m図19及び図20参照も、フォトレジスト膜74に露光される。次に、フォトレジスト膜74を現像する。これにより、コンタクトホール46a、46bの部分パターン61a1,61b1の開口部76a、76bと、コンタクトホール46c~46lを形成するための開口部76c~76lとが、フォトレジスト膜74に形成される。また、第1のマスク図示せずの位置合わせマーク図示せずのパターンの開口部76mが、フォトレジスト膜74に形成される図35及び図36参照。上述したように、部分パターン61a1、61b1の一部とゲート配線16a、16bの一部とは、十分に重なり合う。このため、開口部76a、76bとゲート配線16a、16bの一部とは、十分に重なり合う。次に、フォトレジスト膜74をマスクとしてシリコン窒化膜72をエッチングする。これにより、コンタクトホール46a、46bの部分パターンの開口部78a1、78b1と、コンタクトホール46c~46lを形成するための開口部78c~78lとが形成されたハードマスク72が形成される。また、ハードマスク72には、第1のマスク図示せずの位置合わせマーク図示せずのパターンの開口部78mも形成される図37及び図38参照。上述したように、開口部76a、76bとゲート配線16a、16bの一部とは、十分に重なり合う。このため、開口部78a1、78b1とゲート配線16a、16bの一部とは、十分に重なり合う。次に、図39aに示すように、ウェット処理及びアッシングにより、フォトレジスト膜74を除去する。次に、図39bに示すように、全面に、例えばスピンコート法により、フォトレジスト膜80を形成する。次に、フォトリソグラフィ技術を用い、部分パターン61a2、61b2を、フォトレジスト膜80に露光する図40参照。部分パターン61a2、61b2は、活性領域11b、11aの一部と十分に重なり合うように配される。また、部分パターン61a2、61b2は、開口部78a1、78b1の一部と十分に重なり合うように配される。部分パターン61a2、61b2を露光するための第2のマスク図示せずの位置合わせを行う際には、位置合わせマーク11fを用いて位置合わせが行われる。位置合わせマーク11fのパターンと活性領域11a~11dのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク11fと活性領域11a~11dとの間には位置ずれは生じない。第2のマスクの位置合わせを行う際に位置合わせマーク11fが用いられるため、部分パターン61a2、61b2と活性領域11b、11aとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン61a2、61b2の一部と活性領域11b、11aの一部とを十分に重なり合わせることが可能である。こうして、コンタクトホール46a、46bの部分パターン61a2、61b2が、フォトレジスト膜80に露光される。この際、第2のマスクの位置合わせマーク図示せずのパターン61n図42参照も、フォトレジスト膜80に露光される。このようにして部分パターン61a2、61b2が露光されるため、開口部78a1、78b1の一部と部分パターン61a2、61b2の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。次に、フォトレジスト膜80を現像する。これにより、コンタクトホール46a、46bの部分パターン61a2、61b2を形成するための開口部82a、82bと、位置合わせマーク68cのパターンの開口部82cとが、フォトレジスト膜80に形成される。開口部82a、82bの一部と活性領域11b、11aの一部とは十分に重なり合う図41及び図42参照。次に、フォトレジスト膜80をマスクとして、ハードマスク72をエッチングする。こうして、コンタクトホール46a、46bの部分パターン61a2、61b2がハードマスク72に転写される。こうして、ハードマスク72に、コンタクトホール46a、46bを形成するための開口部78a、78bが形成される。また、ハードマスク72には、第2のマスク図示せずの位置合わせマーク図示せずのパターンの開口部78nも形成される図43及び図44参照。上述したように、開口部82a、82bの一部と活性領域11b、11aの一部とは十分に重なり合う。このため、開口部78a、78bの一部と活性領域11b、11aの一部とは十分に重なり合う。また、上述したように、開口部78a1、78b1図41参照とゲート配線16a、16bの一部とは、十分に重なり合う。このため、開口部78a、78bの一部とゲート配線16a、16bの一部とは、十分に重なり合う。次に、図45aに示すように、ウェット処理及びアッシングにより、フォトレジスト膜80を除去する。次に、ハードマスク72をマスクとして層間絶縁膜44をエッチングする。これにより、コンタクトホール46a~46lと開口部46m、46nとが層間絶縁膜44に形成される図45b及び図46参照。上述したように、開口部78a、78bの一部と活性領域11b、11aの一部とは十分に重なり合う。このため、コンタクトホール46a、46bの一部と活性領域11b、11aの一部とは十分に重なり合う。また、上述したように、開口部78a、78bの一部とゲート配線16a、16bの一部とは、十分に重なり合う。このため、コンタクトホール46a、46bの一部とゲート配線16a、16bの一部とは、十分に重なり合う。従って、コンタクトホール46aは、位置ずれが生じた場合であっても、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に確実に露出する。また、コンタクトホール46bは、位置ずれが生じた場合であっても、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22とを一体的に確実に露出する。この後の半導体装置の製造方法は、図27乃至図29を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する。こうして、本実施形態による半導体装置が製造される図47及び図48参照。このように、ハードマスク72を用いて層間絶縁膜44をエッチングするようにしてもよい。本実施形態では、ゲート配線16a、16bのパターンの転写と同時に転写された位置合わせマーク16fに対して位置合わせして、コンタクトホール46a、46bの一部を形成するための部分パターン61a1、61b1がハードマスク72に転写される。また、活性領域11a、11bのパターンを転写するのと同時に転写された位置合わせマーク11fに対して位置合わせして、コンタクトホール46a、46bの一部を形成するための部分パターン61a2、61b2がハードマスク72に転写される。また、部分パターン61a1、61b1の一部と部分パターン61a2、61b2の一部とは、十分に重なり合うように配される。このため、本実施形態によっても、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20の一部とを一体的に確実に露出するコンタクトホール46aを形成し得る。また、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に露出するコンタクトホール46bを形成し得る。従って、本実施形態によっても、ゲート配線16aの端部とロードトランジスタL2のソース/ドレイン拡散層20とを一体的に確実に接続するコンタクト層48aを形成し得る。また、ゲート配線16bの端部とロードトランジスタL1のソース/ドレイン拡散層22の一部とを一体的に確実に接続するコンタクト層48bを形成し得る。従って、本実施形態によっても、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、第1回目の露光の際に部分パターン61a1、61b1、及び、パターン61c~61mを露光し、第2回目の露光の際に部分パターン61a2、61b2、61nを露光したが、これに限定されるものではない。例えば、第1回目の露光の際に61a1、61b1、及び、パターン61mを露光し、第2回目の露光の際に部分パターン61a2、61b2、及び、パターン61c~61l、61nを露光してもよい。また、上記実施形態では、ゲート配線16a、16bのパターンの転写と同時に転写された位置合わせマーク16fに対して第1のマスクを位置合わせして、第1回目の露光を行った。また、活性領域11a、11bのパターンを転写するのと同時に転写された位置合わせマーク11fに対して第2のマスクを位置合わせして、第2回目の露光を行った。しかし、露光の順番はこれに限定されるものではない。例えば、活性領域11a、11bのパターンを転写するのと同時に転写された位置合わせマーク11fに対して第2のマスクを位置合わせして、第1回目の露光を行ってもよい。そして、ゲート配線16a、16bのパターンの転写と同時に転写された位置合わせマーク16fに対して第1のマスクを位置合わせして、第2回目の露光を行ってもよい。"