"集積回路、及び該集積回路の電源-グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、前記複数のデカップリングコンデンサは、所定の抵抗値を有する抵抗パターンを含む配線パターンによって前記集積回路の電源-グランド間に接続される1以上の積層セラミックコンデンサと、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源-グランド間に接続される1以上の積層セラミックコンデンサとを有することを特徴とする多層配線基板。前記積層セラミックコンデンサの等価直列抵抗は、100mΩ以下であり、前記積層セラミックコンデンサの等価直列抵抗と前記抵抗パターンとの合成抵抗は、1.5Ω以上20Ω以下であることを特徴とする請求項1に記載の多層配線基板。前記抵抗パターンを含む配線パターンによって前記集積回路の電源-グランド間に接続される積層セラミックコンデンサの数は、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源-グランド間に接続される積層セラミックコンデンサの数以上であることを特徴とする請求項1又は2に記載の多層配線基板。前記積層セラミックコンデンサの等価直列インダクタンスは、1nH以下であることを特徴とする請求項1~3のいずれか1項に記載の多層配線基板。前記抵抗パターンを含む配線パターンによって前記集積回路の電源-グランド間に接続される積層セラミックコンデンサ全体の実効抵抗は、0.16Ω以上3.98Ω以下であることを特徴とする請求項1~4のいずれか1項に記載の多層配線基板。前記抵抗パターンを含む配線パターンのインダクタンス値と、前記抵抗パターンを含まない配線パターンのインダクタンス値とは略等しいことを特徴とする請求項1~5のいずれか1項に記載の多層配線基板。非特許文献1において提案されている手法によれば、高抵抗を付与したコンデンサを用いることにより、反共振が抑制される。しかしながら、この手法では、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供することを目的とする。本発明に係る多層配線基板は、集積回路、及び該集積回路の電源-グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって集積回路の電源-グランド間に接続される1以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって集積回路の電源-グランド間に接続される1以上の積層セラミックコンデンサとを有することを特徴とする。本発明に係る多層配線基板によれば、ICやLSI等の集積回路の電源-グランド間に互いに並列に実装される複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって接続される1以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって接続される1以上の積層セラミックコンデンサとを有している。ここで、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサでは、該積層セラミックコンデンサの容量に対して抵抗成分が直列に付加されることとなるため、実質的に等価直列抵抗ESRが高くなる。すなわち、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサは、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサよりも実質的に等価直列抵抗ESRが高くなる。以下、抵抗パターン及び該抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサを高ESRコンデンサともいい、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサを低ESRコンデンサともいう。このように、本発明に係る多層配線基板では、集積回路の電源-グランド間に互いに並列に実装される複数のデカップリングコンデンサが、高ESRコンデンサと、低ESRコンデンサとを有しているため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むでは低ESRコンデンサを通り、反共振周波数の付近の周波数では高ESRコンデンサを通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。なお、ここで、多層配線基板には、プリント基板の他、インターポーザなどを含むものとする。本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列抵抗が100mΩ以下であり、積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗が1.5Ω以上20Ω以下であることが好ましい。この場合、高ESRコンデンサのESR積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗が1.5Ω以上20Ω以下に設定され、低ESRコンデンサのESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ESRコンデンサのみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源-グランド間に接続される積層セラミックコンデンサの数が、抵抗パターンを含まない配線パターンによって集積回路の電源-グランド間に接続される積層セラミックコンデンサの数以上であることが好ましい。このようにすれば、並列に接続される高ESRコンデンサの数が多くなるため、より多くの高ESRコンデンサのESLが並列に接続されることとなり、高ESRコンデンサ全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。また、本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列インダクタンスが、1nH以下であることが好ましい。このようにすれば、1以上の高ESRコンデンサ及び1以上の低ESRコンデンサを含むバイパスコンデンサ全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源-グランド間に接続される積層セラミックコンデンサ全体の実効抵抗が、0.16Ω以上3.98Ω以下であることが好ましい。このようにすれば、あらゆる条件で、反共振周波数における電源インピーダンスを、低ESRコンデンサのみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。なお、この場合、並列に接続される高ESRコンデンサの数は、該高ESRコンデンサのESRに応じて、実効抵抗合成抵抗が、0.16Ω以上3.98Ω以下となるように設定される。また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンのインダクタンス値と、抵抗パターンを含まない配線パターンのインダクタンス値とが略等しいことが好ましい。このようにすれば、集積回路の電源端子からのインダクタンス値が略等しい位置に高ESRコンデンサと低ESRコンデンサとを配置することができる。本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。まず、図1~図3を併せて用いて、実施形態に係る多層配線基板1の構成について説明する。図1は、多層配線基板1の構成を示す断面図であり、図2は、図1の矢印方向から見た多層配線基板1の要部拡大図底面図である。また、図3は、多層配線基板1に実装される積層セラミックコンデンサ6067の断面図である。多層配線基板1は、図1において上側から、絶縁層30、電源プレーン電源層10、絶縁層31、グランドプレーングランド層20、及び、絶縁層32、が順番に積層されて構成されている。すなわち、多層配線基板1は、電源プレーン10、及び、該電源プレーン10と絶縁層31を介して対向して配置されるグランドプレーン20を内層として有している。絶縁層30,31,32それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン10は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン20は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。多層配線基板1の上面1aには、例えば銅箔などからなる配線パターンプリント配線が形成されており、IC特許請求の範囲に記載の集積回路に相当50等の電子部品が実装されている。なお、IC50は、例えば、BGABallGridArrayパッケージのICであり、ボール状電極バンプを用いたフェースダウン実装によって、多層配線基板1の上面1aに実装される。IC50の電源端子51は、絶縁層30を厚み方向に貫通するように形成された第1層間貫通ビア以下単に第1ビアという11を介して電源プレーン10と接続されている。また、IC50のグランド端子52は、絶縁層30及び絶縁層31を厚み方向に貫通するように形成された第2層間貫通ビア以下単に第2ビアという21を介してグランドプレーン20と接続されている。一方、多層配線基板1の裏面1bには、図2に示されるように、複数図2の例では2個の積層セラミックコンデンサデカップリングコンデンサ60,67がはんだ付けなどによって実装されている。ここで、積層セラミックコンデンサ60,67には、公知の積層セラミックコンデンサを用いることができる。すなわち、図3に断面図で示されるように、積層セラミックコンデンサ6067は、矩形に形成された複数の誘電体層62と、複数の内部電極63,64とが交互に積層されることにより構成された直方体形状の積層体61と、該積層体61の対向する側面に形成された一対の外部電極6568,6669を備えて構成されている。なお、積層セラミックコンデンサ60,67としては、等価直列インダクタンスESLが1nH以下のものを用いた。図2に戻って説明を続けると、多層配線基板1の裏面1bには、例えば銅箔などから形成され、IC50の電源-グランド間に2個の積層セラミックコンデンサ60,67を並列に接続するための配線パターンプリント配線14,1516,24,25が形成されている。なお、多層配線基板1では、IC50の電源端子51から積層セラミックコンデンサ60までのインダクタンス値と、積層セラミックコンデンサ67までのインダクタンス値とが略等しくなるように、すなわち、配線パターン14と配線パターン1516との配線長が略等しくなるように形成されている。配線パターン14の一端には、はんだ付けによって積層セラミックコンデンサ60の一方の外部電極65が接続されている。この配線パターン14の他端は、第3層間貫通ビア以下単に第3ビアという12と接続されている。第3ビア12は、配線パターン14の他端と多層配線基板1の電源プレーン10とを接続するものである。これにより、積層セラミックコンデンサ60の一方の外部電極65は、電源プレーン10に接続される。また、配線パターン24の一端には、はんだ付けによって積層セラミックコンデンサ60の他方の外部電極66が接続されている。この配線パターン24の他端は、第4層間貫通ビア以下単に第4ビアという22と接続されている。第4ビア22は、配線パターン24の他端と多層配線基板1のグランドプレーン20とを接続するものである。これにより、積層セラミックコンデンサ60の他方の外部電極66は、グランドプレーン20に接続される。配線パターン15の一端には、所定の抵抗値詳細は後述するを有する抵抗パターン16が形成されており、該抵抗パターン16に、はんだ付けなどによって積層セラミックコンデンサ67の一方の外部電極68が接続されている。この配線パターン15の他端は、第3ビア13と接続されている。第3ビア13は、配線パターン15の他端と多層配線基板1の電源プレーン10とを接続するものである。これにより、積層セラミックコンデンサ67の一方の外部電極68は、抵抗パターン16を介して電源プレーン10に接続される。ここで、積層セラミックコンデンサ67は、抵抗パターン16を介して配線パターン15に接続されるため、該積層セラミックコンデンサ67の容量に対して抵抗成分が直列に付加されることとなり、実質的に等価直列抵抗ESRが高くなる。一方、配線パターン25の一端には、はんだ付けによって積層セラミックコンデンサ67の他方の外部電極69が接続されている。この配線パターン25の他端は、第4ビア23と接続されている。第4ビア23は、配線パターン25の他端と多層配線基板1のグランドプレーン20とを接続するものである。これにより、積層セラミックコンデンサ67の他方の外部電極69は、グランドプレーン20に接続される。以上のようにして、2個の積層セラミックコンデンサ60,67は、IC50の電源-グランド間に互いに並列に接続されて実装される。また、その際に、積層セラミックコンデンサ67は、抵抗パターン16を介して、IC50の電源-グランド間に接続され、積層セラミックコンデンサ60は、抵抗パターン16を介することなくIC50の電源-グランド間に接続される。以下、区別を容易にするために、抵抗パターン16及び該抵抗パターン16を含む配線パターン15によって接続される積層セラミックコンデンサ67を高ESRコンデンサ70ともいい、抵抗パターン16を含まない配線パターン14によって接続される積層セラミックコンデンサ60を低ESRコンデンサ60ともいう。図2では、高ESRコンデンサ70と低ESRコンデンサ60とが1個づつ実装されている場合を例に示したが、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数は複数であってもよい。ただし、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数は、10以下に設定される。また、高ESRコンデンサ70の数は、低ESRコンデンサ60の数以上に設定される。その際、抵抗パターン16の抵抗値、高ESRコンデンサ70の数は、要求されるインピーダンス特性、実装面積や、後述する実効抵抗などを考慮して設定される。ここで、抵抗パターン16は、例えば、抵抗成分を含有する抵抗ペースト抵抗材を塗布して焼き付けることによって形成される。なお、抵抗成分としては、例えば、In-Sn複合酸化物ITO、La-Cu複合酸化物、Sr-Fe複合酸化物、Ca-Sr-Ru複合酸化物などの複合酸化物が用いられる。また、抵抗パターン16には、例えばB-Si系ガラス、B-Si-Zn系ガラスなどのガラスが添加される。さらに、抵抗パターン16に、Ni,Cu、Mo、Cr、Nbなどの金属や、Al2O3、TiO2、ZrO2、ZnO2などの金属酸化物を添加することにより、比抵抗等を調整することができる。このようにして抵抗パターン16の抵抗値を調節することにより、高ESRコンデンサ70のESRすなわち、積層セラミックコンデンサ67のESRと抵抗パターン16との合成抵抗は、1.5Ω~20Ωの範囲内に調節される。ここで、図4を参照しつつ、高ESRコンデンサ70のESRの設定方法について説明する。ここで、図4は、多層配線基板1の等価回路を示す図である。図4において、60Aは、全て本実施形態では1個の低ESRコンデンサ60の実効回路を示し、70Aは、全て本実施形態では1個の高ESRコンデンサ70の実効回路を示す。なお、第1ビア11のインダクタンス及び第2ビア21のインダクタンスは、反共振には影響しないため、図4に示した等価回路では省略した。まず、図4に示した多層配線基板1の等価回路において、低ESRコンデンサ60の実効回路60Aの実効抵抗R1を10mΩ、実効静電容量C1を1μFとするとともに、高ESRコンデンサ70の実効回路70Aの実効静電容量C2を1μFとした。そして、多層配線基板1のプレーン間容量平板容量Cpを100pF~2nF10水準、低ESRコンデンサ60の実効インダクタンスL1を100pH~1nH8水準、高ESRコンデンサ70の実効インダクタンスL2を100pH~1nH8水準ただしL1≦L2の間でそれぞれ変化させた、計640ケースに対して、高ESRコンデンサ70の実効抵抗R2を10mΩとした場合すなわち低ESRコンデンサ60と同じにした場合と比較して、反共振のインピーダンスのピーク値が1/2以下になる最小と最大の実効抵抗R2を10m~100Ω101水準の範囲で探索した。その結果、図5に示されるように、反共振のインピーダンスのピーク値が1/2以下になる実効抵抗R2は、最小が0.16Ω、最大が3.98Ωとなった。求められた実効抵抗R2に対して、並列に接続され得る高ESRコンデンサ70の数を考慮し、各高ESRコンデンサ70のESRすなわち積層セラミックコンデンサ67のESRと抵抗パターン16との合成抵抗を、1.5Ω以上20Ω以下の範囲に設定すれば、反共振のインピーダンスのピークを、低ESRコンデンサ60のみを使用した場合実効抵抗R2が10mΩの場合と比較して、50以上低減できるという結果が得られた。すなわち、並列に接続される高ESRコンデンサ70の数は、ESR積層セラミックコンデンサ67のESRと抵抗パターン16との合成抵抗に応じて、実行抵抗R2が上述した範囲内に収まるように設定される。上述したように実装されることにより、高ESRコンデンサ70と低ESRコンデンサ60とが、並列に、IC50の電源-グランド間に挿入される。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むでは低ESRコンデンサ60側を通り、反共振周波数の付近の周波数では高ESRコンデンサ70側を通る。よって、共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。特に、本実施形態に係る多層配線基板1では、高ESRコンデンサ70のESR積層セラミックコンデンサ67のESRと抵抗パターン16との合成抵抗が1.5Ω以上20Ω以下に設定され、低ESRコンデンサ60のESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数における電源インピーダンスが、低ESRコンデンサ60のみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当される。ここで、本実施形態に係る多層配線基板1による電源インピーダンスの低減効果を確認するために、多層配線基板1の電源インピーダンスを測定した。また、比較例として、低ESRコンデンサ60のみを実装した場合すなわち、全ての積層セラミックコンデンサ60を抵抗パターン16を含まない配線パターン14で接続した場合の電源インピーダンス、及び、高ESRコンデンサ70のみを実装したときすなわち、全ての積層セラミックコンデンサ67を抵抗パターン16を含む配線パターン15で接続したときの電源インピーダンスを併せて測定した。なお、多層配線基板1として、ESRが10mΩの低ESRコンデンサ60が1個と、ESRが1.5Ωの高ESRコンデンサ70が1個、実装されているものを用いた。一方、比較例として、低ESRコンデンサ60のみが2個実装された多層配線基板、及び高ESRコンデンサ70のみが2個実装された多層配線基板を用いた。低ESRコンデンサ60と高ESRコンデンサ70が1個づつ実装された多層配線基板1、低ESRコンデンサ60のみが2個実装された多層配線基板、及び、高ESRコンデンサ70のみが2個実装された多層配線基板それぞれの電源インピーダンスの周波数特性測定結果を図6に示す。図6に示されたグラフの横軸は周波数Hzであり、縦軸はインピーダンスΩである。また、図6のグラフでは、実施形態に係る多層配線基板1の測定結果を実線で、低ESRコンデンサ60のみが実装された多層配線基板の測定結果を破線で、高ESRコンデンサ70のみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。図6に破線で示されるように、低ESRコンデンサ60のみが実装された多層配線基板の場合、共振周波数約12MHzでのインピーダンスは低く約13mΩ抑えられているが、反共振周波数約500MHzではピークが生じ、インピーダンスが急激に増大約100Ωした。一方、図6に一点鎖線で示されるように、高ESRコンデンサ70のみが実装された多層配線基板では、反共振周波数約500MHzでのインピーダンスは比較的低く約3Ω抑えられている。しかしながら、反共振周波数よりも低周波数側、特に60MHzよりも低い周波数領域で、インピーダンスが増大約250~400mΩしている。図6に実線で示されるように、本実施形態に係る多層配線基板1の場合、共振周波数約16MHzでのインピーダンスは比較的低く約22mΩ抑えられている。また、反共振周波数約500MHzでのインピーダンスも比較的低く約5.5Ω抑えられている。このように、本実施形態に係る多層配線基板1によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ESRコンデンサ60のみが実装された多層配線基板と比較して、1/2以下に低減される。以上、詳細に説明したように、本実施形態によれば、IC50の電源-グランド間に高ESRコンデンサ70と低ESRコンデンサ60とが並列に接続されている。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むでは低ESRコンデンサ60を通り、反共振周波数の付近の周波数では高ESRコンデンサ70を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることが可能となる。特に、本実施形態では、高ESRコンデンサ70のESR積層セラミックコンデンサ67のESRと抵抗パターン16との合成抵抗が1.5Ω以上20Ω以下に設定され、低ESRコンデンサ60のESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ESRコンデンサ60のみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。さらに、本実施形態によれば、並列に接続された高ESRコンデンサ70の実効抵抗R2が、0.16Ω以上3.98Ω以下に設定されているため、あらゆる条件で、反共振周波数における電源インピーダンスを、低ESRコンデンサ60のみの場合と比較して、半分以下に低減することが可能となる。また、本実施形態によれば、高ESRコンデンサ70積層セラミックコンデンサ67のESL、及び低ESRコンデンサ60積層セラミックコンデンサ60のESLが共に1nH以下に設定されているため、高ESRコンデンサ70及び低ESRコンデンサ60を含むバイパスコンデンサ全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。ところで、積層セラミックコンデンサ67にチップ抵抗を直列に接続することによって、ESRを高めようとした場合、チップ抵抗のESLが高ESRコンデンサ70側に付加されてしまう。しかしながら、本実施形態では、抵抗パターン16により抵抗を付与しているため、ESLが増大することなく、高ESRコンデンサ70側のESLと低ESRコンデンサ60側のESLとを揃えることができる。以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、低ESRコンデンサ60及び高ESRコンデンサ70を多層配線基板1の裏面1bに実装したが、IC50と同じ側の実装面1aに実装する構成としてもよい。また、上記実施形態では、抵抗パターン16を、積層セラミックコンデンサ67の一方の外部電極68側に設けたが、他方の外部電極69側、又は、双方の外部電極68,69に設けてもよいまた、上記実施形態では、配線パターン15の一部に抵抗パターン16を形成する構成としたが、多層配線基板1の第3ビア13又は第4ビア23が裏面1bの配線パターン15又は配線パターン25と接している箇所に抵抗ペーストを塗布することにより、抵抗を付与する構成としてもよい。上記実施形態では、多層配線基板1として3層の基板を用いたが、多層配線基板1としては、4層以上のものを用いてもよい。上記本実施形態では、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数を1個にしたが、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数は2以上であってもよい。この場合、高ESRコンデンサ70の数は、低ESRコンデンサ60の数以上であることが好ましい。このようにすれば、並列に接続される高ESRコンデンサ70の数が多くなるため、より多くの高ESRコンデンサ70のESLが並列に接続されることとなり、高ESRコンデンサ70全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。"