基体と、前記基体上の絶縁層と、前記絶縁層上の半導体層とを有する半導体基板と、前記半導体層に形成された半導体素子と、素子分離領域において、前記半導体層および前記絶縁層に形成された溝部に埋め込まれた素子分離膜とを有し、前記絶縁層と前記素子分離膜との間に酸化防止膜が介在することを特徴とする半導体装置。請求項1記載の半導体装置において、前記絶縁層と前記素子分離膜は酸化シリコン膜を含むことを特徴とする半導体装置。請求項2記載の半導体装置において、前記酸化防止膜は窒化シリコン膜を含むことを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体層は、一部が前記素子分離膜と直接接していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記絶縁層は、前記溝部の側面から後退しており、前記酸化防止膜は、後退した前記絶縁層と前記素子分離膜との間に介在するとともに、上下から前記半導体層と前記基体に挟まれていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記溝部は、前記溝部の底面および側面が全面に亘り前記酸化防止膜により被覆されており、前記素子分離膜は、前記底面および前記側面が全面に亘り前記酸化防止膜に被覆された前記溝部に埋め込まれたことを特徴とする半導体装置。a基体と、前記基体上の絶縁層と、前記絶縁層上の半導体層とを有する半導体基板を準備する工程、b素子分離領域において、前記半導体層、前記絶縁層および前記基体をエッチングして溝部を形成する工程、c前記絶縁層のうち、前記溝部の側面に露出した部分をエッチングして前記溝部の側面に凹部を形成する工程、d前記凹部を埋め込むとともに前記溝部の側面を被覆するように酸化防止膜を形成する工程、e形成された前記酸化防止膜のうち、前記凹部を埋め込む部分が残るように、前記酸化防止膜をエッチングする工程、f前記凹部が前記酸化防止膜により埋め込まれた状態で、前記溝部を埋め込むように素子分離膜を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記絶縁層と前記素子分離膜は酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記酸化防止膜は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、g形成された前記素子分離膜を研磨する工程、を有することを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。バルク基板の電位を用いて閾値電圧を制御するためには、BOX層の膜厚が均一になることが必要である。ところが、従来の技術で素子分離領域に素子分離膜を形成すると、素子分離膜を熱処理する際に、活性領域の素子分離領域側部分において、SOI層が素子分離膜を通して拡散する酸素により酸化され、BOX層の膜厚が局所的に厚くなってしまうことが分かった。BOX層の膜厚が局所的に厚くなるなどして変動すると、MISFETの閾値電圧も変動する。また、MISFETのチャネル長が短くなると、素子分離領域側部分の寄与が大きくなる。従って、チャネル長が短い半導体素子において、BOX層の膜厚が変動すると、例えば半導体装置の閾値電圧等の電気的特性の均一性が低下するなどして、半導体装置の性能を低下させる。本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、SOI基板に設けた素子分離膜との間に酸化防止膜を介在させたものである。また、代表的な実施の形態による半導体装置の製造方法は、SOI基板のSOI層、BOX層および支持基板をエッチングして溝部を形成し、溝部の側面に露出したBOX層に凹部を形成する。そして、形成された凹部を埋め込むように酸化防止膜を形成し、凹部を埋め込む部分が残るように酸化防止膜をエッチングし、凹部が酸化防止膜により埋め込まれた状態で、溝部を埋め込むように素子分離膜を形成する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1<半導体装置>本発明の一実施の形態である半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてMISFETを有する半導体装置である。図1および図2は、実施の形態1の半導体装置の要部断面図である。図2は、図1のnチャネル型のMISFETQ1近傍領域を拡大して示す図である。なお、図1では、図面を見易くするために、一部の素子分離領域5の図示を省略している。図1に示されるように、本実施の形態の半導体装置に備えられるMISFETは、SOI基板1に形成される。SOI基板1は、基体である支持基板2と、支持基板2の主面表面上に形成された絶縁層すなわち埋め込み酸化膜であるBOX層3と、BOX層3上に形成された半導体層であるSOI層4とを有する。SOI層4には、半導体素子としてMISFETが形成されている。支持基板2は、例えば、単結晶シリコン基板である。BOX層3は、例えば、酸化シリコン膜であり、その膜厚は、例えば、4~100nm程度である。また、SOI層4は、例えば、単結晶シリコン層であり、その膜厚は、例えば、4~100nm程度である。SOI基板1の主面上には、素子分離領域5とMISFET形成領域活性領域6A、6Bが規定されている。MISFET形成領域6A、6Bは、素子分離領域5により区画された領域である。MISFET形成領域6A、6BにおけるSOI層4には、MISFETなどの半導体素子が形成されている。MISFET形成領域6Aは、SOI層4上にnチャネル型のMISFETQ1が形成された領域n型MISFET形成領域6Aである。MISFET形成領域6Bは、SOI層4上にpチャネル型のMISFETQ2が形成された領域p型MISFET形成領域6Bである。なお、図1においては、理解を簡単にするために、n型MISFET形成領域6Aおよびp型MISFET形成領域6Bを互いに隣接して示しているが、n型MISFET形成領域6Aおよびp型MISFET形成領域6Bの実際の位置関係は、必要に応じて変更することができる。n型MISFET形成領域6Aおよびp型MISFET形成領域6Bにおいて、支持基板2には、それぞれウェル領域PW、NWが形成されている。n型MISFET形成領域6Aにはp型ウェル領域PWが形成されており、p型MISFET形成領域6Bにはn型ウェル領域NWが形成されている。なお、n型MISFET形成領域6Aに形成されたp型ウェル領域PWの下側主面と反対側にはディープウェル領域DWが形成されていてもよい。始めに、n型MISFET形成領域6Aに形成されたnチャネル型のMISFETQ1の具体的な構成について説明する。nチャネル型のMISFETQ1のゲート電極GEは、n型MISFET形成領域6Aにおいて、支持基板2に形成されたp型ウェル領域PW上に、BOX層3、SOI層4、ゲート絶縁膜GIを介して形成されている。ゲート絶縁膜GIは、例えば酸化シリコン膜または酸窒化シリコン膜である。あるいは、ゲート絶縁膜GIとして、例えば、酸化ハフニウムHfO2膜、酸化ジルコニウムZrO2膜、酸化アルミニウムAl2O3膜、酸化タンタルTa2O5膜または酸化ランタンLa2O3膜などの金属酸化物膜であるHigh-k膜高誘電率膜を用いることもできる。さらに、ゲート絶縁膜GIとして、酸化シリコン膜または酸窒化シリコン膜とHigh-k膜高誘電率膜との積層膜を用いることもできる。ゲート電極GEは、例えば不純物が導入されて低抵抗率とされている多結晶シリコン膜ドープトポリシリコン膜である。あるいは、ゲート電極GEとして、例えば、窒化チタンTiN膜、窒化タンタルTaN膜、窒化タングステンWN膜、炭化チタンTiC膜、炭化タンタルTaC膜、炭化タングステンWC膜または窒化炭化タンタルTaCN膜などの金属膜を用いることもできる。さらに、これらの金属膜と多結晶シリコン膜との積層構造であるMIPSMetalInsertedPolysiliconStack構造とすることもできる。そして、ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。n型MISFET形成領域6Aであって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、SOI層4上に選択エピタキシャル成長により選択的に成長させたシリコン層からなるソースドレイン領域SDが形成されている。n型MISFET形成領域6Aでは、ソースドレイン領域SDは、例えばリンPまたはヒ素Asなどのn型の不純物を拡散させたn型半導体領域である。なお、選択エピタキシャル成長によりSOI層4上に形成されたソースドレイン領域SDに代え、SOI層4であってサイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分にn型の不純物を拡散させることでn型半導体領域を形成し、ソースドレイン領域とすることもできる。また、SOI層4中に、n-型半導体領域エクステンション領域とそれよりも高不純物濃度のn型半導体領域ソースドレイン領域とを形成し、LDDLightlyDopedDrain構造のソースドレイン領域とすることもできる。さらに、ソースドレイン領域SD上およびゲート電極GE上に、サリサイドSalicide:SelfAlignedSilicide技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。次に、p型MISFET形成領域6Bに形成されたpチャネル型のMISFETQ2の具体的な構成について、nチャネル型のMISFETQ1と異なる点を中心に説明する。pチャネル型のMISFETQ2のゲート電極GEは、p型MISFET形成領域6Bにおいて、支持基板2に形成されたn型ウェル領域NW上に、BOX層3、SOI層4、ゲート絶縁膜GIを介して形成されている。ゲート絶縁膜GIとして、nチャネル型のMISFETQ1のゲート絶縁膜GIと同様の材料を用いることができる。また、ゲート電極GEとして、nチャネル型のMISFETQ1のゲート電極GEと同様の材料を用いることができる。そして、ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。p型MISFET形成領域6Bであって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、SOI層4上に選択エピタキシャル成長により選択的に成長させたシリコン層からなるソースドレイン領域SDが形成されている。p型MISFET形成領域6Bでは、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。なお、p型MISFET形成領域6Bでも、n型MISFET形成領域6Aと同様に、SOI層4であってサイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分にp型の不純物を拡散させることでp型半導体領域を形成し、ソースドレイン領域とすることができる。また、p型MISFET形成領域6Bでも、LDD構造のソースドレイン領域とすることができる。さらに、p型MISFET形成領域6Bでも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。このように、n型MISFET形成領域6Aにnチャネル型のMISFETQ1が形成され、p型MISFET形成領域6Bにpチャネル型のMISFETQ2が形成されている。素子分離領域5は、nチャネル型のMISFETQ1が形成されたn型MISFET形成領域6A、および、pチャネル型のMISFETQ2が形成されたp型MISFET形成領域6Bを区画する領域である。素子分離領域5では、SOI基板1の主面に、SOI層4およびBOX層3を貫通し、底面7aが支持基板2の厚みの途中に位置するように、素子分離溝溝7が形成されており、形成された溝7に、素子分離膜8が埋め込まれている。素子分離膜8は、n型MISFET形成領域6Aに形成されたnチャネル型のMISFETQ1、および、p型MISFET形成領域6Bに形成されたpチャネル型のMISFETQ2を分離する。素子分離膜8は、好ましくは酸化シリコン膜からなる。素子分離領域5における素子分離膜8は、後述するように、STIShallowTrenchIsolation法により形成することができる。本実施の形態では、BOX層3のうち溝7の側面7bに露出した部分と、素子分離膜8との間には、酸化防止膜9が介在する。酸化防止膜9は、溝7を埋め込むように形成された素子分離膜8を焼き締めるための熱処理アニール処理を行う際に、SOI層4の酸化を防止する。支持基板2およびSOI層4が単結晶シリコンからなり、BOX層3が酸化シリコン膜であるときは、酸化防止膜9として窒化シリコン膜を用いることが好ましい。このとき、酸化防止膜9は、溝7を形成した後、溝7の底面7aおよび側面7bを全面に亘り被覆するように、窒化シリコン膜を堆積することにより形成することができる。あるいは、酸化防止膜9は、溝7を形成した後、溝7の底面7aおよび側面7bを窒化処理することにより形成することができる。また、本実施の形態の半導体装置は、SOI層4に形成されるMISFETQ1、Q2よりも高耐圧のMISFETQ3を有することができる。高耐圧のMISFETQ3は、SOI基板1の主面の一部の領域において、SOI層4およびBOX層3を除去することで支持基板2が露出した領域に形成することができる。このとき、SOI基板1には、図1に示されるように、支持基板2が露出した領域であって、高耐圧のMISFETQ3を形成するための高耐圧MISFET形成領域6Cが規定されている。高耐圧のMISFETQ3をnチャネル型のMISFETとする場合、高耐圧MISFET形成領域6Cにおいて、支持基板2には、例えばn型MISFET形成領域6Aにおけるp型ウェル領域PWよりもp型の不純物濃度が小さい高耐圧ウェル領域HWを形成することができる。あるいは、高耐圧のMISFETQ3をpチャネル型のMISFETとする場合、高耐圧MISFET形成領域6Cにおいて、支持基板2には、例えばp型MISFET形成領域6Bにおけるn型ウェル領域NWよりもn型の不純物濃度が小さい高耐圧ウェル領域HWを形成することができる。高耐圧のMISFETQ3のゲート電極GEは、高耐圧MISFET形成領域6Cにおいて、支持基板2に形成された高耐圧ウェル領域HW上に、ゲート絶縁膜GIを介して形成されている。ゲート絶縁膜GIとして、nチャネル型のMISFETQ1のゲート絶縁膜GIと同様の材料を用いることができる。また、ゲート電極GEとして、nチャネル型のMISFETQ1のゲート電極GEと同様の材料を用いることができる。そして、ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。高耐圧MISFET形成領域6Cであって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、支持基板2に不純物を拡散させることでソースドレイン領域SDが形成されている。なお、高耐圧MISFET形成領域6Cでも、n型MISFET形成領域6Aと同様に、LDD構造のソースドレイン領域とすることができる。さらに、高耐圧MISFET形成領域6Cでも、ソースドレイン領域SD上、および、ゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。上記したSOI基板1の主面表面全面上には、nチャネル型のMISFETQ1、pチャネル型のMISFETQ2および高耐圧のMISFETQ3のそれぞれのゲート電極GE、サイドウォールスペーサSWおよびソースドレイン領域SDを覆うように、層間絶縁膜10が形成されている。層間絶縁膜10は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜窒化シリコン膜が下層側などからなり、層間絶縁膜10の上面は、n型MISFET形成領域6A、p型MISFET形成領域6B、および高耐圧MISFET形成領域6Cでその高さがほぼ一致するように、平坦化されている。層間絶縁膜10にはコンタクトホールCNTが形成されており、コンタクトホールCNT内には、導電性のプラグPGが形成されている。コンタクトホールCNTおよびそれを埋め込むプラグPGは、n型MISFET形成領域6A、p型MISFET形成領域6Bおよび高耐圧MISFET形成領域6Cのソースドレイン領域SD上およびゲート電極GE上などに形成されている。プラグPGの底部は、n型MISFET形成領域6A、p型MISFET形成領域6Bおよび高耐圧MISFET形成領域6Cに形成されたソースドレイン領域SDおよびゲート電極GEと電気的に接続されている。プラグPGが埋め込まれた層間絶縁膜10上には、例えば酸化シリコン膜などからなる絶縁膜11が形成されており、絶縁膜11に形成された配線溝開口部内に第1層配線としての配線M1が形成されている。配線M1は、プラグPGを介して、n型MISFET形成領域6A、p型MISFET形成領域6Bおよび高耐圧MISFET形成領域6Cに形成されたソースドレイン領域SDおよびゲート電極GEなどと電気的に接続されている。配線M1は、ダマシン技術ここではシングルダマシン技術により形成されているが、他の形態として、パターニングされた導体膜例えばタングステン配線またはアルミニウム配線により形成することもできる。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図3および図4は、実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図5~図12および図18~図22は、実施の形態1の半導体装置の製造工程中の要部断面図である。図13は、実施の形態1の第1変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図14~図17は、実施の形態1の第1変形例の半導体装置の製造工程中の要部断面図である。なお、図5~図12および図14~図17では、素子分離領域近傍を拡大して示す。まず、図5に示されるように、SOI基板1を準備する図3のステップS1。このSOI基板1は、前述したとおり、基体である支持基板2と、支持基板2の主面表面上に形成された絶縁層すなわち埋め込み酸化膜であるBOX層3と、BOX層3上に形成された半導体層であるSOI層4とを有する。支持基板2は、例えば、単結晶シリコン基板である。BOX層3は、例えば、酸化シリコン膜であり、その膜厚は、例えば、4~100nm程度である。また、SOI層4は、例えば、単結晶シリコン層であり、その膜厚は、例えば、4~100nm程度である。次に、SOI基板1の素子分離領域5において、STI法により素子分離膜8を形成する。図6に示されるように、SOI基板1の主面表面全面上に、絶縁膜21、絶縁膜22、絶縁膜23を順次形成する図3のステップS2。まず、SOI基板1を酸化好ましくは熱酸化して、SOI基板1の主面表面全面上に、すなわちSOI層4上に、絶縁膜酸化膜21を形成する。次に、SOI基板1の主面表面全面上に、すなわち絶縁膜21上に、CVDChemicalVaporDeposition:化学気相成長法例えば熱CVD法などにより、絶縁膜22を形成堆積する。次に、SOI基板1の主面表面全面上に、すなわち絶縁膜22上に、CVD法例えば熱CVD法などにより、絶縁膜23を形成堆積する。絶縁膜21は、好ましくは酸化シリコン膜からなり、絶縁膜22は、好ましくは窒化シリコン膜からなり、絶縁膜23は、好ましくは酸化シリコン膜からなる。絶縁膜21の厚みは、例えば5~20nm程度とすることができ、絶縁膜22の厚みは、例えば50~150nm程度とすることができ、絶縁膜23の厚みは、例えば10~100nm程度とすることができる。次に、SOI基板1の主面表面全面上に、すなわち絶縁膜23上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、図7に示されるように、フォトレジストパターンPR1を形成する図3のステップS3。フォトレジストパターンPR1は、素子分離領域5に開口部を有している。次に、フォトレジストパターンPR1をエッチングマスクとして用いて、絶縁膜23、絶縁膜22、絶縁膜21およびSOI基板1を順次ドライエッチングプラズマドライエッチングすることにより、図8に示されるように、溝素子分離溝7を形成する図3のステップS4。このステップS4では、例えばプラズマドライエッチングによって溝7を形成する。溝7は、絶縁膜23、絶縁膜22、絶縁膜21、SOI層4、BOX層3および支持基板2にかけて形成されている。すなわち、溝7は、絶縁膜23、絶縁膜22、絶縁膜21、SOI層4、BOX層3を貫通し、溝7の底面7aが支持基板2の厚みの途中に位置するように形成されている。従って、溝7の底面7aおよび側面7bに支持基板2が露出しており、溝7の側面7bにBOX層3、SOI層4、絶縁膜21、絶縁膜22、絶縁膜23が露出している。支持基板2における溝7の深さ支持基板2の上面から溝7の底面7aまでの深さは、例えば300~700nm程度である。溝7の形成後、フォトレジストパターンPR1は除去する。図8には、フォトレジストパターンPR1を除去した段階状態が示されている。次に、図9に示されるように、溝7の内部すなわち溝7の底面7aおよび側面7bおよび絶縁膜23の表面を被覆するように、CVD法例えば熱CVD法などにより、酸化防止膜9を形成堆積する図3のステップS5。このとき、支持基板2のうち、溝7の底面7aおよび側面7bに露出している部分、ならびに、BOX層3、SOI層4、絶縁膜21、絶縁膜22、絶縁膜23のうち、溝7の側面7bに露出している部分は、全面に亘り酸化防止膜9により被覆される。酸化防止膜9は、好ましくは窒化シリコン膜からなる。酸化防止膜9は、後述する素子分離膜8の熱処理アニール処理その他の各工程における熱処理を行う際に、素子分離膜8を通して供給される酸素によるSOI層4の酸化を防止することができる。酸化防止膜9の厚みは、例えば1~10nm程度とすることができる。次に、図10に示されるように、SOI基板1の主面表面全面上に、すなわち酸化防止膜9上に、溝7を埋め込むように、素子分離膜8を形成堆積する図3のステップS6。素子分離膜8は、好ましくは酸化シリコン膜からなる。素子分離膜8は、好ましくはプラズマCVDにより形成し、特に好ましくはHDPHighDensityPlasma:高密度プラズマ-CVD法により形成する。素子分離膜8は、溝7を埋め込むことができるような厚みに形成する。溝7の深さにもよるが、素子分離膜8の厚みは、例えば500~1000nm程度とすることができる。プラズマCVD法特にHDP-CVD法により素子分離膜8を成膜した場合、酸化防止膜9は、素子分離膜8を堆積する際のSOI基板1へのダメージを防止する作用も備えている。次に、溝7内に埋め込まれた素子分離膜8を焼き締めるための熱処理アニール処理を行う。この熱処理は、SOI基板1を例えば400~1200°C程度で熱処理することにより、行うことができる。次に、素子分離膜8をCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨する図3のステップS7。これにより、図11に示されるように、溝7の外部の素子分離膜8が除去され、溝7内に素子分離膜8が残される。また、このCMP処理の際に、絶縁膜22上の素子分離膜8、酸化防止膜9および絶縁膜23も除去され、絶縁膜22の上面が露出される。また、このCMP処理は、素子分離膜8および絶縁膜23酸化シリコン膜の研磨速度に比べて、絶縁膜22窒化シリコン膜の研磨速度が小さくなるような条件で行われるため、絶縁膜22はCMP処理のストッパ膜または保護膜として機能することができる。次に、図12に示されるように、絶縁膜22、21を除去し、素子分離膜8を所望量エッチングし、溝7内に埋め込まれた素子分離膜8とSOI層4との段差を低減する処置を行う図3のステップS8。まず、熱リン酸などの薬液エッチング液を用いたウェットエッチングにより絶縁膜22を除去する。この際のウェットエッチングは、絶縁膜22窒化シリコン膜のエッチング速度に比べて素子分離膜8および絶縁膜21酸化シリコン膜のエッチング速度が小さくなるようなエッチング条件で行われるため、絶縁膜22が選択的に除去されて、絶縁膜21の上面が露出される。次に、フッ酸などの薬液エッチング液を用いたウェットエッチングにより、絶縁膜21を除去する。絶縁膜21を除去したことにより、SOI層4の上面が露出される。また、絶縁膜21のウェットエッチングでは、絶縁膜21が除去されてSOI層4の上面が露出される程度だけ行うため、溝7内の素子分離膜8および酸化防止膜9は、ほとんどエッチングされずに残存する。次に、溝7内の素子分離膜8の上部上面をドライエッチングプラズマドライエッチングによってエッチバックすることにより、溝7内の素子分離膜8の上面を後退させる。この際、溝7内の素子分離膜8の上面の高さ位置が、SOI層4の上面の高さ位置よりも低くなる前に、ドライエッチングプラズマドライエッチングを終了することが好ましい。図12には、溝7内の素子分離膜8の上面の高さ位置が、SOI層4の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。ここで、第1変形例として、図14~図17に示されるように、窒化シリコン膜の堆積に代え、溝7の内部の窒化により酸化防止膜9を形成することもできる。この第1変形例の場合、まず、図5~図8に示される工程図3のステップS1~ステップS4と同様の工程図13のステップS1~ステップS4を行って、素子分離領域5に溝7を形成する。素子分離領域5に溝7を形成した後、図9に示される工程図3のステップS5に代え、図14に示されるように、溝7の内部すなわち溝7の底面7aおよび側面7bを窒化処理する図13のステップS21。この窒化処理により、SOI層4、BOX層3、支持基板2のうち、溝7に露出した部分が窒化され、酸化防止膜9となる。すなわち、SOI層4、BOX層3、支持基板2のうち、溝7に露出した部分は、全面に亘り酸化防止膜9により被覆される。例えばSOI層4が単結晶シリコン層である場合、溝7に露出した部分は、窒化されて窒化シリコン膜になる。同様に、例えば支持基板2が単結晶シリコン基板である場合、溝7に露出した部分は、窒化されて窒化シリコン膜になる。また、例えばBOX層3が酸化シリコン膜である場合、溝7に露出した部分は、窒化されて酸窒化シリコン膜になる。窒化シリコン膜および酸窒化シリコン膜は、いずれも酸化シリコン膜よりも酸素が拡散し難くなる。従って、酸化防止膜9は、後述する素子分離膜8の熱処理アニール処理その他の各工程における熱処理を行う際に、素子分離膜8を通して供給される酸素によるSOI層4の酸化を防止することができる。また、窒化処理により形成される酸化防止膜9の厚みは、例えば1~5nm程度とすることができる。窒化処理は、例えばプラズマ窒化又は熱窒化により行うことができる。プラズマ窒化は、プラズマにより窒素N2ガスなどの窒素系ガスを励起させて窒素イオンまたは窒素ラジカル活性種を発生させ、これにSOI基板1を曝して、窒素イオンまたは窒素ラジカル活性種によって基板表面を窒化処理する手法である。また、熱窒化は、例えば一酸化窒素NOガスなどの雰囲気中で、例えば1000°C程度の高温に保持し、基板表面を窒化処理する手法である。窒化処理をプラズマ窒化により行う場合、酸化シリコン膜からなるBOX層3のうち溝7に露出した部分には酸窒化シリコン膜が容易に形成される。しかし、単結晶シリコン層からなるSOI層4および支持基板2では、溝7に露出した表面部分から奥側へ窒化が進行せず、窒化シリコン膜が容易に形成され難い。一方、窒化処理を例えばNOガスを用いた熱窒化により行う場合、SOI層4および支持基板2でも、溝7に露出した表面部分から奥側へ窒化が進行し易く、窒化シリコン膜が容易に形成され得る。よって、窒化処理を例えばNOガスを用いた熱窒化により行うことが好ましい。その後、図10~図12に示される工程図3のステップS6~ステップS8と同様に、図15~図17に示される工程図13のステップS6~ステップS8を行う。これにより、溝7を埋め込むように素子分離膜8を形成し、溝7内に埋め込まれた素子分離膜8とSOI層4との段差を低減する処置が行われる。このようにして、図12または図17に示されるように、SOI基板1の素子分離領域5において、素子分離膜8がSTI法により形成される。また、図18に示されるように、SOI基板1の主面表面全面に亘り、複数の素子分離領域5において、素子分離膜8が形成される。素子分離領域5に素子分離膜8を形成したことで、SOI基板1においては、素子分離膜8が形成された素子分離領域5によりMISFET形成領域活性領域6A、6B、6Cが規定画定される。そして、そのMISFET形成領域6A、6B、6Cに、以降の工程で種々の半導体素子例えば後述するMISFETQ1、Q2、Q3などが形成される。なお、図18以降では、図12と図17とを代表し、図12に示される構造本実施の形態を有する例を例示して説明するが、図17に示される構造第1変形例を有する場合も、略同様にして行うことができる。次に、図19に示されるように、支持基板2の上面から所定の深さに亘ってウェル領域を形成する図4のステップS9。本実施の形態では、支持基板2中に、p型不純物例えば、ホウ素などを含有するp型ウェル領域PW、およびn型不純物を形成することもできる。この金属シリサイド層は、ゲート電極GEおよびソースドレイン領域SDを覆うように、例えばコバルトCo膜またはニッケルNi膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。次に、層間絶縁膜10およびプラグPGを形成する図4のステップS12。まず、SOI基板1の主面表面全面上に層間絶縁膜10を形成する。すなわち、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、SOI基板1の主面表面全面上に層間絶縁膜10を形成する。層間絶縁膜10は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜10の表面上面をCMP法により研磨するなどして、層間絶縁膜10の上面を平坦化する。下地段差に起因して層間絶縁膜10の表面に凹凸形状が形成されていても、層間絶縁膜10の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、層間絶縁膜10上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜10をドライエッチングすることにより、層間絶縁膜10にコンタクトホールCNTを形成する。コンタクトホールCNTの底部では、SOI基板1の主面の一部、例えばソースドレイン領域SDの表面の一部や、ゲート電極GEの表面の一部などが露出される。次に、コンタクトホールCNT内に、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部を含む層間絶縁膜10上に、プラズマCVD法などによりバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜を、CVD法などによって、バリア導体膜上にコンタクトホールCNTを埋めるように形成し、層間絶縁膜10上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、図22に示されるように、プラグPGを形成することができる。図22では、図面の簡略化のために、プラグPGは、主導体膜とバリア導体膜を一体化して示してある。プラグPGは、その底部で、ゲート電極GEまたはソースドレイン領域SDの表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層などと接して、電気的に接続される。次に、プラグPGが埋め込まれた層間絶縁膜10上に、絶縁膜11を形成する。絶縁膜11は、複数の絶縁膜の積層膜で形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する図4のステップS13。具体的には、次のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングプラズマドライエッチングによって絶縁膜11の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜11上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により除去して、配線溝に埋め込まれ銅を主導電材料とする第1層目の配線M1を形成する。これにより、図1に示すように、第1層目の配線M1までが形成された構造を有する半導体装置が製造される。図1では、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグPGを介してゲート電極GEまたはソースドレイン領域SDなどと電気的に接続されている。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。<素子分離領域形成に伴うSOI層の酸化について>図23は、酸化防止膜を形成しない比較例の半導体装置の素子分離領域近傍を拡大して示す要部断面図である。図23において、SOI基板101、支持基板102、BOX層103、SOI層104は、それぞれ上記SOI基板1、上記支持基板2、上記BOX層3、上記SOI層4に相当するものである。また、絶縁膜121、122は、それぞれ上記絶縁膜21、22に相当するものである。また、溝107、素子分離膜108は、それぞれ上記溝7、上記素子分離膜8に相当するものである。また、素子分離領域105、MISFET形成領域106A、106Bは、上記素子分離領域5、上記MISFET形成領域6A、6Bに相当するものである。図23の構造状態は、上記図5~図8の工程を行った後、上記図9の工程を行わず、上記図10の工程のうち、素子分離膜8を焼き締めるための熱処理を行う前までの工程を行うことにより形成されている。すなわち、図23の構造状態は、酸化防止膜9を形成しない点を除き、上記図10の構造状態を得るまでとほぼ同様の工程を行うことにより形成されている。ただし、図23の構造状態では、上記図6~図7の工程において、絶縁膜23も形成されていない。しかし、本発明者の解析によると、図23の状態から、素子分離膜108を焼き締めるための熱処理アニール処理を行った後、MISFET形成領域106A、106Bの素子分離領域105側部分において、BOX層103が著しく厚くなり、SOI層104が湾曲して歪む場合があることが分かった。アニール処理後の半導体装置の素子分離領域近傍について、断面が露出するように加工した試験片を作製し、作製した試験片について、SEMScanningElectronMicroscopeにより断面形状を観察した画像をトレースして得た図の一例を図24に示す。MISFET形成領域106A、106Bの素子分離領域105側部分一点鎖線で囲まれた端部側領域101A、101BのBOX層103の厚さが、MISFET形成領域106A、106Bの中心側部分一点鎖線で囲まれた中心側領域101C、101DのBOX層103の厚さよりも著しく厚くなっている。それに伴って、端部側領域101A、101BのSOI層104が、中心側領域101C、101DのSOI層104よりも上方に持ち上げられた結果、SOI層104が湾曲して歪んでいる。このBOX層103の膜厚が増大する原因について、本発明者が検討したところ、アニール処理を行う際に、端部側領域101A、101Bにおいて、SOI層104のうちBOX層103と接する部分が酸化されることが主原因であることが分かった。すなわち、図23に矢印Aで示されるように、アニール処理を行う際に、素子分離膜108の酸化シリコン膜およびBOX層103の酸化シリコン膜を通して酸素が拡散することによって、SOI層104のうちBOX層103と接する部分が酸化され、BOX層103の一部となるためであることが分かった。端部側領域101A、101Bの方が酸素が多く供給されるため、端部側領域101A、101Bと中心側領域101C、101Dとでは、BOX層103の膜厚に差が発生する。また、MISFETのチャネル長が短くなると、中心側領域101C、101Dの寄与が小さくなるとともに端部側領域101A、101Bの寄与が大きくなる。さらに、例えばBOX層103が厚くなるとMISFETの閾値電圧Vthが増大するなどして、BOX層103の膜厚の変動に伴ってMISFETの閾値電圧Vthが変動する。従って、比較例の半導体装置では、特にチャネル長が短い微小なMISFETにおいて、端部側領域101A、101BにおけるBOX層103の膜厚が増加する現象が顕著になり、半導体装置の閾値電圧Vthが変動しやすくなるおそれがある。さらに、端部側領域101A、101BのBOX層103の膜厚が増加する量を、SOI基板101の主面表面全面で均一に制御することも困難である。従って、比較例の半導体装置では、特にチャネル長が短い微小なMISFETにおいて、SOI基板101の主面表面全面に亘り半導体装置の閾値電圧Vthにばらつきが発生しやすくなり、半導体装置の電気的特性の均一性が低下しやすくなるおそれがある。また、ここでは図示しないが、図24に示される観察を行った試験片に対してフッ酸によるエッチング処理を行ったところ、端部側領域101A、101BのBOX層103のエッチング速度が、中心側領域101C、101DのBOX層103のエッチング速度に比べて非常に大きいことが分かった。すなわち、比較例の半導体装置では、端部側領域101A、101Bと、中心側領域101C、101Dとで、BOX層103のエッチング速度にも差が発生する。また、前述したように、MISFETのチャネル長が短くなると、中心側領域101C、101Dの寄与が小さくなるとともに端部側領域101A、101Bの寄与が大きくなる。従って、比較例の半導体装置では、特にチャネル長が短い微小なMISFETにおいて、端部側領域101A、101BにおけるBOX層103が工程中にエッチングされて形成されるべき素子のパターンがところどころ失われるパターン飛びが発生するおそれがある。<本実施の形態の主要な特徴と効果>そこで、本実施の形態では、素子分離領域5に溝7を形成した後、溝7の内部を被覆するように酸化防止膜9を堆積して形成する。また、第1変形例では、溝7の内部を窒化処理して酸化防止膜9を形成する。溝7を形成する際にBOX層3が溝7の側面7bに露出するが、酸化防止膜9を形成することにより、BOX層3のうち溝7の側面7bに露出した部分が酸化防止膜9により被覆される。すなわち、BOX層3と素子分離膜8との間に酸化防止膜9が介在する。これにより、BOX層3が酸化防止膜9により被覆された溝7を埋め込むように素子分離膜8を形成した後、アニール処理を行う際に、素子分離膜8およびBOX層3を通して酸素が拡散することを防止することができ、SOI層4が酸化されることを防止できる。特に、BOX層3および素子分離膜8が酸化シリコン膜であるとき、酸化防止膜9が窒化シリコン膜であることが好ましい。窒化シリコン膜により酸素の拡散が防止されるため、素子分離膜8の酸化シリコン膜およびBOX層3の酸化シリコン膜を通して酸素が拡散することをより確実に防止することができ、アニール処理する際に、SOI層4が酸化されることをより確実に防止できる。その結果、本実施の形態における半導体装置では、チャネル長が短い微小なMISFETにおいても、素子分離領域5側のBOX層3の膜厚が増加することを防止し、半導体装置の閾値電圧Vthの変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なMISFETにおいても、SOI基板1の主面表面全面に亘り半導体装置の閾値電圧Vthにばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域5側におけるBOX層3のエッチング速度が増大することを防止できるため、パターン飛びが発生することを防止できる。実施の形態2実施の形態1では、溝7の底面7aおよび側面7bと、素子分離膜8との間には、全面に亘り酸化防止膜9が介在した。それに対して、実施の形態2では、溝7の底面7aおよび側面7bに露出しているSOI層4および支持基板2と、素子分離膜8との間には、酸化防止膜9が介在しない。即ち、実施の形態2では、酸化防止膜9を、BOX層3のうち溝7に露出した部分を被覆するように形成し、酸化防止膜9をBOX層3と素子分離膜8との間に介在させる。<半導体装置>図25および図26は、実施の形態2の半導体装置の要部断面図である。図26は、図25のnチャネル型のMISFETQ1近傍領域を拡大して示す図である。本実施の形態では、BOX層3と素子分離膜8との間に酸化防止膜9が介在する。酸化防止膜9は、溝7内に埋め込まれた素子分離膜8を焼き締めるための熱処理アニール処理を行う際に、SOI層4の酸化を防止する。支持基板2およびSOI層4が単結晶シリコンからなり、BOX層3が酸化シリコン膜であるときは、酸化防止膜9として、窒化シリコン膜を用いることができる。このとき、溝7を形成した後、BOX層3のうち溝7の側面7bに露出した部分をエッチングし、BOX層3を溝7の側面7bから後退させることによって、溝7の側面7bに凹部7cを形成する。そして、凹部7cを埋め込むとともに溝7の側面7bを被覆するように、窒化シリコン膜を形成し、形成された窒化シリコン膜のうち、凹部7cを埋め込む部分が残るように、窒化シリコン膜をエッチングすることで、酸化防止膜9を形成することができる。形成された酸化防止膜9は、溝7の側面7bから後退したBOX層3と素子分離膜8との間に介在するとともに、上下からSOI層4と支持基板2に挟まれている。あるいは、溝7を形成した後、凹部を形成せず、溝7の側面7bを被覆するように窒化シリコン膜を形成し、形成された窒化シリコン膜のうち、BOX層3を被覆する部分が残るように、窒化シリコン膜をエッチングすることで、酸化防止膜9を形成することができる。なお、SOI層4は、一部が素子分離膜8と直接接していることが好ましい。これにより、SOI層4と接する部分に形成された酸化防止膜窒化シリコン膜に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。さらに、SOI層4の上面側の部分が、素子分離膜8と直接接しているとともに、SOI層4の下面側の部分が、酸化防止膜9を介して素子分離膜8と接していることがより好ましい。これにより、MISFETの閾値電圧Vthの変動を抑制できるとともに、熱処理アニール処理の際に素子分離膜8とBOX層3とを通して供給される酸素によるSOI層4の酸化を効率よく防止することができる。また、支持基板2と素子分離膜8との間には、酸化防止膜9が介在しないことが好ましい。これにより、酸化防止膜に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図27は、実施の形態2の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図28~図33および図50~図52は、実施の形態2の半導体装置の製造工程中の要部断面図である。図34は、実施の形態2の第1変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図35~図41は、実施の形態2の第1変形例の半導体装置の製造工程中の要部断面図である。図42は、実施の形態2の第2変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図43~図49は、実施の形態2の第2変形例の半導体装置の製造工程中の要部断面図である。なお、図28~図33、図35~図41および図43~図49では、一つの素子分離領域の付近を拡大して示す。まず、図5~図8に示される工程図3のステップS1~ステップS4と同様の工程図27のステップS1~ステップS4を行って、素子分離領域5に溝7を形成する。次に、図28に示されるように、BOX層3のうち、溝7の側面7bに露出した部分をエッチングして、溝7の側面7bに凹部7cを形成する図27のステップS31。フッ酸などの薬液エッチング液を用いたウェットエッチングにより、BOX層3のうち、溝7の側面7bに露出した部分を横方向にエッチングし、溝7の側面表面7bから奥側に後退させることによって凹部7cが形成される。また、BOX層3とともに、絶縁膜21のうち、溝7の側面7bに露出した部分も横方向にエッチングされ、溝7の側面表面7bから奥側に後退する。このウェットエッチングは、BOX層3が溝7の側面表面7bから奥側に後退され凹部7cが形成される程度だけ行うため、絶縁膜22、23は、ほとんどエッチングされずに残存する。次に、図29に示されるように、凹部7cを埋め込むとともに溝7の側面7bを被覆するように、CVD法例えば熱CVD法などにより、酸化防止膜9を形成堆積する図27のステップS32。酸化防止膜9は、窒化シリコン膜からなる。酸化防止膜9の厚みは、例えば1~5nm程度とすることができる。次に、図30に示されるように、形成された酸化防止膜9のうち、凹部7cを埋め込む部分が残るように、ドライエッチングプラズマドライエッチングにより、酸化防止膜9をエッチングする図27のステップS33。これにより、溝7の側面7bに露出した部分のうち、BOX層3のみを酸化防止膜9により被覆することができる。溝7の側面7bに露出したBOX層3を被覆するように形成された酸化防止膜9は、後の工程で形成される素子分離膜8図31参照の熱処理アニール処理その他の各工程における熱処理を行う際に、素子分離膜8およびBOX層3を通して供給される酸素によるSOI層4の酸化を防止することができる。また、SOI層4と素子分離膜8との間に酸化防止膜9が介在しないため、酸化防止膜9に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。さらに、支持基板2と素子分離膜8との間にも酸化防止膜9が介在しないため、酸化防止膜9に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。その後、図10に示される工程図3のステップS6と同様に、図31に示される工程図27のステップS6を行うことにより、凹部7cが酸化防止膜9により埋め込まれた状態で、溝7を埋め込むように、素子分離膜8を形成堆積する。そして、図11および図12に示される工程図3のステップS7およびステップS8と同様に、図32および図33に示される工程図27のステップS7およびステップS8を行うことにより、溝7内に埋め込まれた素子分離膜8とSOI層4との段差を低減する処置が行われる。ここで、第1変形例として、図35~図41に示されるように、凹部7cを形成せずに、BOX層3のうち溝7の側面7bに露出している部分を酸化防止膜9により被覆することもできる。この第1変形例の場合、まず、図5~図8に示される工程図3のステップS1~ステップS4と同様の工程図34のステップS1~ステップS4を行って、素子分離領域5に溝7を形成する。次に、図35に示されるように、SOI基板1の主面表面全面上に、すなわち絶縁膜23上に、溝7を埋め込むように、素子分離膜8aを形成堆積する図34のステップS41。次に、図36に示されるように、溝7内の素子分離膜8aをドライエッチングプラズマドライエッチングによってエッチバックすることにより、溝7内の素子分離膜8aの上面を後退させる図34のステップS42。このとき、底面7aを素子分離膜8aにより被覆した状態で、BOX層3の支持基板2側下面側の端部まで溝7の側面7bに露出するように、溝7内の素子分離膜8aの上面8bを後退させる。次に、図37に示されるように、溝7の内部すなわち溝7の側面7bおよび素子分離膜8aの上面8bおよび絶縁膜23の表面を被覆するように、CVD法例えば熱CVD法などにより、酸化防止膜9を形成堆積する図34のステップS43。酸化防止膜9は、窒化シリコン膜からなる。酸化防止膜9の厚みは、例えば1~5nm程度とすることができる。次に、図38に示されるように、形成された酸化防止膜9のうち、少なくともBOX層3を被覆する部分が残るように、ドライエッチングプラズマドライエッチングにより、酸化防止膜9をエッチングする図34のステップS44。これにより、溝7の側面7bに露出した部分のうち、少なくともBOX層3を酸化防止膜9により被覆することができる。また、酸化防止膜9のうち、素子分離膜8aの上面8bと接している部分も除去する。溝7の側面7bに露出したBOX層3を被覆するように形成された酸化防止膜9は、後の工程で形成される素子分離膜8c図39参照の熱処理アニール処理その他の各工程における熱処理を行う際に、素子分離膜8cおよびBOX層3を通して供給される酸素によるSOI層4の酸化を防止することができる。このとき、SOI層4の一部が、後の工程で形成される素子分離膜8cと直接接するように、酸化防止膜9のうち、SOI層4と接している部分の一部を除去することが好ましい。SOI層4と素子分離膜8cとの間に酸化防止膜9が介在すると、酸化防止膜9に電荷が捕捉されてチャージアップし、MISFETの閾値電圧Vthが変動するおそれがある。従って、SOI層4の一部と素子分離膜8cとの間に酸化防止膜9を介在させないことにより、MISFETの閾値電圧Vthの変動を抑制することができる。さらに、図38に示されるように、酸化防止膜9のうち、SOI層4の下面側と接している部分一点鎖線で囲まれた領域9bを残し、SOI層4の上面側と接している部分破線で示す領域9aを除去することがより好ましい。SOI層4の下面側とは、SOI層4のBOX層3側であり、SOI層4の上面側とは、SOI層4のBOX層3側と反対側である。これにより、MISFETの閾値電圧Vthの変動を抑制できるとともに、熱処理アニール処理の際に素子分離膜8cとBOX層3とを通して供給される酸素によるSOI層4の酸化を防止することができる。なお、支持基板2と素子分離膜8aとの間にも酸化防止膜9が介在しないため、酸化防止膜9に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。その後、図10~図12に示される工程図3のステップS6~ステップS8と同様に、図39~図41に示される工程図34のステップS6~ステップS8を行う。ただし、図39に示される工程では、溝7を埋め込むように素子分離膜8cを形成する。予め、図38に示される工程で、酸化防止膜9のうち、素子分離膜8aの上面8bと接している部分を除去しておくことにより、素子分離膜8cと素子分離膜8aは素子分離膜8として一体化される。そして、図40および図41に示される工程で、溝7内に埋め込まれた素子分離膜8とSOI層4との段差を低減する処置が行われる。また、第2変形例として、図43~図49に示されるように、凹部7cを形成せずに、BOX層3のうち溝7の側面7bに露出している部分を酸化防止膜9により被覆することもできる。この第2変形例の場合、まず、図5~図7に示される工程図3のステップS1~ステップS3と同様の工程図42のステップS1~ステップS3を行って、フォトレジストパターンを形成する。次に、フォトレジストパターンをエッチングマスクとして用いて、絶縁膜23、絶縁膜22、絶縁膜21、SOI層4およびBOX層3を順次ドライエッチングプラズマドライエッチングすることにより、図43に示されるように、溝素子分離溝7dを形成する図42のステップS51。溝7dは、絶縁膜23、絶縁膜22、絶縁膜21、SOI層4、BOX層3を貫通し、溝7dの底面7eが支持基板2の上面に位置するように形成されている。従って、溝7dの底面7eに支持基板2の上面が露出しており、溝7dの側面7bにBOX層3、SOI層4、絶縁膜21、絶縁膜22、絶縁膜23が露出している。次に、図44に示されるように、溝7dの内部すなわち溝7dの底面7eおよび側面7bおよび絶縁膜23の表面を被覆するように、CVD法例えば熱CVD法などにより、酸化防止膜9を形成堆積する図42のステップS52。酸化防止膜9は、窒化シリコン膜からなる。酸化防止膜9の厚みは、例えば1~5nm程度とすることができる。次に、図45に示されるように、形成された酸化防止膜9のうち、少なくともBOX層3を被覆する部分が残るように、ドライエッチングプラズマドライエッチングにより、酸化防止膜9をエッチングする図42のステップS53。これにより、溝7dの側面7bに露出した部分のうち、少なくともBOX層3を酸化防止膜9により被覆することができる。溝7dの側面7bに露出したBOX層3を被覆するように形成された酸化防止膜9は、後の工程で形成される素子分離膜8図47参照の熱処理アニール処理その他の各工程における熱処理を行う際に、素子分離膜8およびBOX層3を通して供給される酸素によるSOI層4の酸化を防止することができる。このとき、SOI層4の一部が、後の工程で形成される素子分離膜8と直接接するように、酸化防止膜9のうち、SOI層4と接している部分の一部を除去することが好ましい。SOI層4と素子分離膜8との間に酸化防止膜9が介在すると、酸化防止膜9に電荷が捕捉されてチャージアップし、MISFETの閾値電圧Vthが変動するおそれがある。従って、SOI層4の一部と素子分離膜8との間に酸化防止膜9を介在させないことにより、MISFETの閾値電圧Vthの変動を抑制することができる。さらに、図45に示されるように、酸化防止膜9のうち、SOI層4の下面側と接している部分一点鎖線で囲まれた領域9bを残し、SOI層4の上面側と接している部分破線で示す領域9aを除去することがより好ましい。SOI層4の下面側とは、SOI層4のBOX層3側であり、SOI層4の上面側とは、SOI層4のBOX層3側と反対側である。これにより、MISFETの閾値電圧Vthの変動を抑制できるとともに、熱処理アニール処理の際に素子分離膜8とBOX層3とを通して供給される酸素によるSOI層4の酸化を効率よく防止することができる。なお、酸化防止膜9のうち、溝7dの底面7eと接している部分を除去することが好ましい。これにより、次の工程で、溝7dの底面7eを掘り下げて溝7f図46参照を形成する際に、予め酸化防止膜9のうち底面7eと接している部分をエッチングする工程が不要となる。次に、図46に示されるように、溝7dの側面7bに露出した部分のうちBOX層3が酸化防止膜9により被覆された状態で、溝7dの底面7eに露出している支持基板2をドライエッチングプラズマドライエッチングして掘り下げることにより、溝7fを形成する図42のステップS54。溝7fは、溝7fの底面7aが支持基板2の厚みの途中に位置するように形成されている。また、溝7fと溝7dは溝7図47参照として一体化される。その後、図10~図12に示される工程図3のステップS6~ステップS8と同様に、図47~図49に示される工程図42のステップS6~ステップS8を行う。これにより、溝7の内部底面7aおよび側面7bを被覆するとともに、溝7を埋め込むように素子分離膜8を形成し、溝7内に埋め込まれた素子分離膜8とSOI層4との段差を低減する処置が行われる。なお、支持基板2と素子分離膜8との間にも酸化防止膜9が介在しないため、酸化防止膜9に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。このようにして、図33、図41または図49に示されるように、SOI基板1の素子分離領域5において、素子分離膜8がSTI法により形成される。また、図50に示されるように、SOI基板1の主面表面全面に亘り、複数の素子分離領域5において、素子分離膜8が形成される。素子分離領域5に素子分離膜8を形成したことで、SOI基板1においては、素子分離膜8が形成された素子分離領域5によりMISFET形成領域活性領域6A、6B、6Cが規定画定される。そして、そのMISFET形成領域6A、6B、6Cに、以降の工程で種々の半導体素子例えば後述するMISFETQ1、Q2、Q3などが形成される。その後、図19および図20に示される工程と同様の工程図4のステップS9およびステップS10を行うことにより、図51に示されるように、ウェル領域PW、NW、HWを形成し、高耐圧MISFET形成領域6CでSOI層4およびBOX層3を除去する。そして、図21および図22に示される工程と同様の工程図4のステップS11およびステップS12を行うことにより、図52に示されるように、SOI層4上にnチャネル型のMISFETQ1およびpチャネル型のMISFETQ2が形成され、支持基板2上に高耐圧のMISFETQ3が形成され、それらのMISFETQ1、Q2、Q3上に層間絶縁膜10およびプラグPGが形成される。さらに、図4のステップS13に示される工程と同様の工程を行うことにより、図25に示されるように、第1層目の配線M1までが形成された構造を有する半導体装置が製造される。<本実施の形態の主要な特徴と効果>本実施の形態では、素子分離領域5に溝7を形成し、BOX層3のうち溝7の側面7bに露出した部分をエッチングして溝7の側面7bに凹部7cを形成し、凹部7cに露出したBOX層3を被覆するように酸化防止膜9を形成する。また、第1変形例および第2変形例では、溝7の内部を全面に被覆するように堆積した後、BOX層3を被覆する部分が残るようにエッチングすることで酸化防止膜9を形成する。酸化防止膜9を形成することにより、BOX層3が酸化防止膜9により被覆される。すなわち、BOX層3と素子分離膜8との間に酸化防止膜9が介在する。これにより、BOX層3が酸化防止膜9により被覆された溝7を埋め込むように素子分離膜8を形成した後、アニール処理を行う際に、素子分離膜8およびBOX層3を通して酸素が拡散することを防止することができ、SOI層4が酸化されることを防止できる。特に、BOX層3および素子分離膜8が酸化シリコン膜であるとき、酸化防止膜9が窒化シリコン膜であることが好ましい。窒化シリコン膜により酸素の拡散が防止されるため、素子分離膜8の酸化シリコン膜およびBOX層3の酸化シリコン膜を通して酸素が拡散することをより確実に防止することができ、アニール処理する際に、SOI層4が酸化されることをより確実に防止できる。その結果、本実施の形態における半導体装置では、チャネル長が短い微小なMISFETにおいても、素子分離領域5側のBOX層3の膜厚が増加することを防止し、半導体装置の閾値電圧Vthの変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なMISFETにおいても、SOI基板1の主面表面全面に亘り半導体装置の閾値電圧Vthにばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域5側におけるBOX層3のエッチング速度が増大することを防止できるため、チャネル長が短い微小なMISFETにおいても、パターン飛びが発生することを防止できる。さらに、本実施の形態では、SOI層4と素子分離膜8との間、および、支持基板2と素子分離膜8との間に酸化防止膜が介在しないため、酸化防止膜に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。実施の形態3実施の形態1、2では、溝7の側面7bに露出したBOX層3と素子分離膜8との間に、酸化防止膜9が介在した。それに対して、実施の形態3では、BOX層3のうち、SOI層4側の部分または支持基板2側の部分が窒化されているSOI基板1を準備し、このようなSOI基板1に溝7を形成し、形成した溝7を埋め込むように素子分離膜8を形成する。<半導体装置>図53および図54は、実施の形態3の半導体装置の要部断面図である。図54は、図53のnチャネル型のMISFETQ1近傍領域を拡大して示す図である。本実施の形態では、SOI基板1のBOX層3のうち、SOI層4側の部分または支持基板2側の部分が窒化されている。BOX層3のうち窒化されている部分は、溝7内に埋め込まれた素子分離膜8を焼き締めるための熱処理アニール処理を行う際に、SOI層4の酸化を防止する。SOI基板1は、支持基板2およびSOI層4が単結晶シリコンからなり、BOX層3が酸化シリコン膜である。ただし、BOX層3のうち、SOI層4側の部分または支持基板2側の部分が窒化され、酸窒化シリコンになっている。このようなSOI基板1を用い、溝7を形成した後、溝7の内部を被覆するような酸化防止膜を形成せず、直接溝7を埋め込むように素子分離膜8を形成する。これにより、素子分離膜8を形成した後、アニール処理を行う際に、SOI層4の酸化を防止する。また、本実施の形態では、SOI層4と素子分離膜8との間、および、支持基板2と素子分離膜8との間には、酸化防止膜が介在しない。これにより、酸化防止膜に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図55は、実施の形態3の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図56~図58、図59aおよび図60~図68は、実施の形態3の半導体装置の製造工程中の要部断面図である。図59bは、窒素濃度の分布を模式的に示すグラフである。なお、図60~図65では、素子分離領域近傍を拡大して示す。まず、図56に示されるように、SOI基板1を作製するための半導体基板31、32を準備する図55のステップS61。半導体基板31は、基体33と、基体33上に形成された絶縁層34とを有する。半導体基板32は、基体35と、基体35上に形成された絶縁層36とを有する。基体33、35は、例えば、単結晶シリコン基板である。絶縁層34、36は、例えば、酸化シリコン膜であり、その膜厚は、例えば、2~10nm程度である。次に、図57に示されるように、絶縁層34、36を窒化処理する図55のステップS62。ここでの窒化処理は、NOガス等の窒化ガス窒化種を用いた熱処理により行う。この場合、窒化種は酸化シリコン膜である絶縁層34、36とシリコンである基体33、35の界面を主に窒化する。その結果、絶縁層34、36のうち、基体33、35側の部分図57において下側の部分が、基体33、35側と反対側の部分図57において上側の部分よりも窒素濃度の高い酸窒化シリコン膜となる。酸窒化シリコン膜中では、酸化シリコン膜中よりも酸素が拡散し難いため、後の工程で形成される素子分離膜8図63参照のアニール処理においてSOI層4の酸化を防止する機能を有する。また、絶縁層34、36のうち、基体33、35側と反対側の部分はほとんど窒化されず、酸化シリコン膜のままであるため、BOX層すなわち埋め込み酸化膜としての機能を確保することができる。前述したように、窒化処理は、例えばプラズマ窒化又は熱窒化により行うことができる。このうち、絶縁層34、36中に窒素が拡散し易く、窒化シリコン膜が容易に形成され得る点で、上述したように窒化処理を例えばNOガスを用いた熱窒化により行うことが好ましい。次に、図58に示されるように、それぞれ絶縁層34側、絶縁層36側で接するように、半導体基板31と半導体基板32とを圧着させ、例えば1000°Cの高温に保持し、熱処理を施すことによって、半導体基板31、32を貼り合わせる図55のステップS63。このとき、絶縁層34、36は接合され、一体となる。次に、図59aに示されるように、貼り合わせた半導体基板31、32の基体35を研磨する図55のステップS64。基体35の厚さが例えば4~100nm程度になるように研磨して薄化することによって、基体33を支持基板2とし、接合された絶縁層34、36をBOX層3とし、薄化された基体35をSOI層4とするSOI基板1が作製される。図59bは、図59aの一点鎖線で囲まれた領域Iにおける、SOI基板1の厚み方向に沿った窒素濃度の分布を模式的に示すグラフである。図59bに示されるように、SOI基板1の厚み方向に沿って、支持基板2とBOX層3の界面近傍、および、BOX層3とSOI層4との界面近傍において、窒素濃度が極大を示す。すなわち、SOI基板1の厚み方向に沿って、BOX層3のうち支持基板2側の部分、および、BOX層3のうちSOI層4側の部分が窒化され、酸窒化シリコンになっている。BOX層3が、SOI基板1の厚み方向に沿って、窒化された部分を有するため、BOX層3が全く窒化されていない場合に比べ、BOX層3を通して酸素が拡散しにくくなっており、後の工程で形成される素子分離膜8図63参照のアニール処理においてSOI層4の酸化を防止する機能を有する。また、絶縁層34、36のうち、基体33、35側と反対側の部分はほとんど窒化されず、酸化シリコン膜のままであるため、BOX層すなわち埋め込み酸化膜としての機能を確保することができる。なお、半導体基板31、32のうち一方のみが窒化処理されてもよい。このときも、SOI基板1の厚み方向に沿って、BOX層3のうち支持基板2側の部分、および、BOX層3のうちSOI層4側の部分のいずれかの部分が窒化されているため、BOX層3が全く窒化されていない場合に比べ、BOX層3を通して酸素が拡散しにくくなっており、後の工程で形成される素子分離膜8のアニール処理においてSOI層4の酸化を防止する機能を有する。次に、図6~図8に示される工程図3のステップS2~ステップS4と同様に、図60~図62の工程図55のステップS2~ステップS4を行って、素子分離領域5に溝7を形成する。そして、図10~図12に示される工程図3のステップS6~ステップS8と同様に、図63~図65の工程図55のステップS6~ステップS8を行って、素子分離膜8を形成する。このようにして、図65に示されるように、SOI基板1の素子分離領域5において、素子分離膜8がSTI法により形成される。また、図66に示されるように、SOI基板1の主面表面全面に亘り、複数の素子分離領域5において、素子分離膜8が形成される。素子分離領域5に素子分離膜8を形成したことで、SOI基板1においては、素子分離膜8が形成された素子分離領域5によりMISFET形成領域活性領域6A、6B、6Cが規定画定される。そして、そのMISFET形成領域6A、6B、6Cに、以降の工程で種々の半導体素子例えば後述するMISFETQ1、Q2、Q3などが形成される。その後、図19および図20に示される工程と同様の工程図4のステップS9およびステップS10を行うことにより、図67に示されるように、ウェル領域PW、NW、HWを形成し、高耐圧MISFET形成領域6CでSOI層4およびBOX層3を除去する。そして、図21および図22に示される工程と同様の工程図4のステップS11およびステップS12を行うことにより、図68に示されるように、SOI層4上にnチャネル型のMISFETQ1およびpチャネル型のMISFETQ2が形成され、支持基板2上に高耐圧のMISFETQ3が形成され、それらのMISFETQ1、Q2、Q3上に層間絶縁膜10およびプラグPGが形成される。さらに、図4のステップS13に示される工程と同様の工程を行うことにより、図53に示されるように、第1層目の配線M1までが形成された構造を有する半導体装置が製造される。<本実施の形態の主要な特徴と効果>本実施の形態では、BOX層3のうち、SOI層4側の部分または支持基板2側の部分が窒化されているSOI基板1を準備し、素子分離領域5に溝7を形成する。BOX層3は溝7の側面7bに露出してはいるものの、BOX層3のSOI層4側の部分または支持基板2側の部分が窒化されているため、BOX層3が全く窒化されていない場合に比べ、酸素が拡散しにくくなっている。これにより、溝7を埋め込むように素子分離膜8を形成した後、アニール処理を行う際に、素子分離膜8およびBOX層3を通して酸素が拡散することを防止することができ、SOI層4が酸化されることを防止できる。その結果、本実施の形態における半導体装置でも、チャネル長が短い微小なMISFETにおいても、素子分離領域5側のBOX層3の膜厚が増加することを防止し、半導体装置の閾値電圧Vthの変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なMISFETにおいても、SOI基板1の主面表面全面に亘り半導体装置の閾値電圧Vthにばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域5側におけるBOX層3のエッチング速度が増大することを防止できるため、チャネル長が短い微小なMISFETにおいても、パターン飛びが発生することを防止できる。また、本実施の形態では、SOI層4と素子分離膜8との間、および、支持基板2と素子分離膜8との間に酸化防止膜が介在しないため、酸化防止膜に電荷が捕捉されてチャージアップすることによる、MISFETの閾値電圧Vthの変動を抑制することができる。さらに、本実施の形態では、予めSOI基板1を作製する工程で窒化処理を行うため、SOI基板1に溝7を形成した後、酸化防止膜を形成する工程が不要であり、半導体装置の製造工程を短縮することができる。一方、上記実施の形態1、2では、BOX層3と素子分離膜8との間に酸化防止膜9が介在するため、BOX層3のSOI層4側または支持基板2側の部分が窒化されている実施の形態3と比べて、アニール処理を行う際に、SOI層4が酸化されることをより確実に防止できるという点で有利である。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。