一方の面に外部接続端子を備えた第1の配線基板と、前記第1の配線基板の他方の面上に配置された第2の配線基板と、前記第1の配線基板の前記他方の面上に配置された半導体チップと、を有し、前記第2の配線基板は、前記半導体チップで用いられる所定の信号のための信号配線を有し、前記第2の配線基板は前記第1の配線基板に突起状の接続電極によって接続されている、ことを特徴とする半導体装置。前記第2の配線基板は、前記第1の配線基板とは反対側の第1の配線層と、前記第1の配線基板側の第2の配線層とを有し、前記第1の配線層は前記信号配線を含み、前記第2の配線層は、前記信号配線の少なくとも一部に対向する電源プレーン又はグランドプレーンを含む、ことを特徴とする請求項1に記載の半導体装置。前記第1の配線層は更に、前記信号配線に隣接配置された電源プレーン又はグランドプレーンを含む、ことを特徴とする請求項2に記載の半導体装置。前記半導体チップと前記第2の配線基板の前記信号配線とを接続するボンディングワイヤ、を更に有することを特徴とする請求項1乃至3の何れか一項に記載の半導体装置。前記第2の配線基板の前記信号配線と前記半導体チップとが、前記第1の配線基板上の配線を介して接続されている、ことを特徴とする請求項1乃至3の何れか一項に記載の半導体装置。前記第1の配線基板及び前記第2の配線基板はともに2層基板である、ことを特徴とする請求項1乃至5の何れか一項に記載の半導体装置。故に、半導体装置に対する複雑化する電気特性要求に対応して、高速信号などの特定の信号に対するノイズ対策及び/又はインピーダンス整合を確保しながら、多層基板の使用を抑制あるいは排除して低コスト化を図ることが可能な技術が依然として望まれる。一観点によれば、半導体装置は、一方の面に外部接続端子を備えた第1の配線基板と、第1の配線基板の他方の面上に配置された半導体チップとを有する。当該半導体装置は更に、第1の配線基板の前記他方の面上に配置された第2の配線基板を有する。第2の配線基板には、半導体チップで用いられる所定の信号が配線される。第2の配線基板また、第1の配線基板に突起状の接続電極によって接続される。第1の配線基板上に突起電極によって第2の配線基板を接続することで、部分的にパッケージ基板を多層化したのと同様の効果を得ることができる。故に、配線層数が少ない低コストの配線基板を用いながら、第2の配線基板に形成された信号配線について、ノイズ対策及び/又はインピーダンス整合を確保することが可能となる。以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。先ず、図2-4を参照して、一実施形態に係る半導体装置の一例を説明する。図2-4に示した半導体装置100は、プラスチックボールグリッドアレイPBGA型半導体装置である。図2及び3は、それぞれ、半導体装置100の内部を透視的に見た斜視図及び上面図であり、図4は、図3の直線A-A’における半導体装置100の断面図である。半導体装置100は、パッケージ基板以下、PKGインターポーザと称する120及びその上に搭載された半導体チップ140を含んでいる。PKGインターポーザ120は、例えば、18mm□~40mm□程度の大きさの、ガラスエポキシ基板などの樹脂基板とし得る。PKGインターポーザ120の半導体チップ搭載面とは反対側の面、すなわち、半導体装置100の裏面には、例えば半田ボールなどの突起状の外部接続端子125が配設されている。半田ボール125は、例えばSn-Pd合金、Sn-Au合金、Sn-Ag合金又はSn-Ag-Cu合金など、種々の半田材料から形成され得る。半導体チップ140は、例えば銀ペーストなどの接着材145によってPKGインターポーザ120上に接着されることができる。また、半導体チップ140は、モールド樹脂150によって封止されている。半導体装置100はまた、PKGインターポーザ120上に更なる配線基板130を含んでいる。配線基板130は、PKGインターポーザ120より小さいサイズを有し、半導体チップ140とともにモールド樹脂150によって封止され、半導体装置100に内包される。故に、以下では、配線基板130を内包インターポーザと称する。内包インターポーザ130は、例えば、ガラスエポキシ基板などの樹脂基板とし得る。半導体装置100は更に、半導体チップ140と、PKGインターポーザ120具体的には、その上の電極パッド122図3及び内包インターポーザ130とを電気的に接続するボンディングワイヤ160及び165を含んでいる。ボンディングワイヤ160及び165は、例えば直径10~30μmの金ワイヤーとすることができ、以下では金ワイヤーであるとして説明する。しかしながら、例えば銅ワイヤーなどのその他の金属ワイヤーも用い得る。半導体チップ140は、例えば中央演算処理装置CPUなどのプロセッサ又は特定用途向け集積回路ASICなどとすることができ、信号、電源及びグランドGND用の多数の電極を有し得る。金ワイヤー165は、半導体チップ140の多数の電極のうちの一部を、内包インターポーザ130に接続し、金ワイヤー160は、半導体チップ140の残りの電極をPKGインターポーザ120に接続する。内包インターポーザ130に接続される半導体チップ140の電極は、好ましくは、他の信号より強固なノイズ対策及び/又はインピーダンス整合を必要とする所定の信号のための電極パッドを含んでいる。このような信号は、例えば高速マクロ信号などの高速信号を含み、しばしば差動伝送信号対として2本の信号線を介して伝送され得る。高速マクロ信号の例としては、PCI-Express、DDR、LVDS、Serial-ATA、USB、HDMI、及びFPD-linkなどの各種規格にて使用されるマクロ信号を挙げることができる。好ましくは、ノイズ対策の強化及び/又はインピーダンス整合の容易化のため、金ワイヤー165の長さを短縮し得るよう、内包インターポーザ130は、金ワイヤー165によって内包インターポーザ130に接続されるべき電極に近接して配置される。図4に示した例において、PKGインターポーザ120及び内包インターポーザ130は何れも2層基板であり、それぞれのコア基板の上面及び下面に、配線、電極パッド及び/又はダイパッドなどを構成するようにパターニングされた配線層を有している。具体的には、PKGインターポーザ120はコア基板例えば、ガラスエポキシ基板自体121の上面及び下面に、それぞれ、第1の配線層122及び第2の配線層123を有している。また、内包インターポーザ130はコア基板例えば、ガラスエポキシ基板自体131の上面及び下面に、それぞれ、第1の配線層132及び第2の配線層133を有している。各インターポーザ120、130において、上下の配線層はスルーホールビア124、134によって接続され得る。なお、図4における配線層パターン及びスルーホールビアは説明のために配置されたものであり、正確に配置されていないことに注意されたい。各インターポーザ120、130の配線層及びスルーホールビアは、例えば銅の電解メッキ又は無電解メッキなど、当業者に知られた種々のプロセスのうちの何れを用いて形成されていてもよい。各インターポーザ120、130及び配線層の上には、好ましくは、配線層の所定部分を露出させるようにソルダーレジスト126、136が形成される。内包インターポーザ130は、例えば半田ボールなどの突起状の接続電極135によって、PKGインターポーザ120に接続され得る。2つのインターポーザ間の半田ボール135の半田材料は、例えば、外部接続端子としての半田ボール125に関して上述した種々の材料から選択され得る。しかしながら、好ましくは、後に半導体装置100をマザーボードなどに実装する際のリフロー工程時に溶融しないよう、半田ボール125の材料より高融点の材料から選択される。ここで、図5に、内包インターポーザ130の一部を更に詳細に示す。内包インターポーザ130は、ガラスエポキシなどのコア基板131の上面に形成された第1の配線層132に、例えば一対の差動伝送信号配線として形成された高速マクロ信号のための配線132aを含み得る。第1の配線層132には更に、信号配線132aに隣接し且つ好ましくは信号配線132aを取り囲むように、電源電位例えば、VDD若しくはVSS又はグランド電位などのプレーン132bが形成され得る。以下では、プレーン132bはVSSプレーンであるとして説明する。また、コア基板131の下面に形成された第2の配線層133にも、VSSプレーン133bが形成され得る。下面のVSSプレーン133bは、好ましくは、コア基板131を挟んで信号配線132aのより多くの部分に対向するように形成される。上面及び下面のVSSプレーン132b及び133bは互いに、スルーホールビア134を介して接続され得る。図5とは異なる断面において、上面の信号配線132aを下面側に引き出すためのスルーホールビアも形成され得る。第1及び第2の配線層132及び133並びにスルーホールビア134は、例えば、コア基板131の両面とコア基板131に設けられたスルーホールの内壁とに、銅を電解メッキあるいは無電解メッキすることにより形成され得る。図5に示すようにスルーホールを銅で完全に充填しない場合、残存したスルーホール内の空洞部には、後に形成されるソルダーレジスト又はその他の樹脂などを孔埋め材137として充填し得る。ソルダーレジスト136の塗布及びパターニングの後、ソルダーレジスト136の開口部において、第2の配線層132に電気的に連通するように、PKGインターポーザ120との接続のための突起電極例えば、半田ボール135が形成され得る。内包インターポーザ130を突起状の接続電極135によって接続することにより、高コストの多層基板を用いることなく、PKGインターポーザ120の一部を擬似的に多層化することができる。故に、内包インターポーザ130の配線層132及び/又は133に電源及び/又はグランドのプレーンを形成することが可能となり、内包インターポーザ130の信号配線132aのノイズ対策及び/又はインピーダンス整合を確実に行うことができる。また、同様にプレーン形成により2つのインターポーザ120及び130の信号配線間の干渉を抑制することが可能であり、一例において、2つのインターポーザ120及び130を利用して半導体装置100の配線数を増加させ得る。他の一例において、内包インターポーザ130に比較的高い密度で配線を形成し、より大きいPKGインターポーザ120に比較的低い配線密度の基板を採用することで、半導体装置100の更なる低コスト化を図ってもよい。また、内包インターポーザ130をワイヤー接続するためのスペースをPKGインターポーザ120上に設ける必要がないため、PKGインターポーザ120の面積資源を更に有効に利用することができる。なお、ここではPKGインターポーザ120及び内包インターポーザ130の双方が2層基板である例を説明した。しかしながら、本実施形態はこの例に限定されず、例えば、PKGインターポーザ120及び/又は内包インターポーザ130は3層以上の多層基板を有していてもよい。このように一方又は双方に多層基板を用いる場合であっても、パッケージ基板全体をより多層の基板で構成する場合と比較して、基板コストを低減することができる。また、ここでは1つの半導体チップと1つの内包インターポーザとを含む半導体装置について説明した。しかしながら、本実施形態に係る半導体装置は、複数の半導体チップを含むマルチチップパッケージMCPとしてもよく、該複数の半導体チップの1つ以上に付随して2つ以上の内包インターポーザを含んでいてもよい。さらに、ここでは低コスト化に有利なPBGA型半導体装置について説明したが、本実施形態は、パッケージ基板インターポーザを有するその他の半導体装置にも同様に適用され得る。各インターポーザ120、130は、樹脂基板に限定されるものではなく、例えばセラミック基板などのその他の材料を有する基板としてもよい。続いて、図6を参照して、内包インターポーザ130とPKGインターポーザ120との積層部分の一例を説明する。図6は、内包インターポーザ130の一部と、PKGインターポーザ120の一部とを模式的に示している。内包インターポーザ130は、上述のように、コア基板131と、該基板の上面及び下面にそれぞれ形成された第1の配線層132及び第2の配線層133とを含み得る。内包インターポーザ130は更に、ソルダーレジスト層136を有し得る。PKGインターポーザ120も、上述のように、コア基板121と、該基板の上面及び下面にそれぞれ形成された第1の配線層122及び第2の配線層123とを有し得る。PKGインターポーザ120は更にソルダーレジスト層126を有し得る。内包インターポーザ130は、この例において、第1の配線層132に、一対の差動伝送信号配線からなる高速マクロ信号配線132aとVSSプレーン132bとを有し、第2の配線層133にVSSプレーン133bを有している。第2の配線層のVSSプレーン133bは、コア基板131を挟んで第1の配線層の高速マクロ信号配線132aに対向するように形成されている。内包インターポーザのコア基板131の厚さは、PKGインターポーザのコア基板121の厚さと同一としてもよいし、異なるものとしてもよい。しかしながら、好ましくは、コア基板131の厚さ及び誘電率と、信号配線132aの長さ及び幅とを適切に設計することにより、高速マクロ信号配線132aのインピーダンス整合が達成される。PKGインターポーザ120は、第1の配線層122に、2つの別個のあるいは一対の信号配線122aと、該信号配線を取り囲むように配置されたVSSプレーン122bとを有し、第2の配線層123にVSSプレーン123bを有している。PKGインターポーザ120においても、第2の配線層のVSSプレーン123bは、信号配線122aに対向するように形成され得る。内包インターポーザ130が半田ボールなどの接続電極135を介してPKGインターポーザ120に接続されると、内包インターポーザのVSSプレーン132b、133bがPKGインターポーザのVSSプレーン122b、123bと電気的に接続され得る。半田ボール135は、半田リフロー工程に先立って、内包インターポーザ130又はPKGインターポーザ120の何れかに形成され得る。内包インターポーザの第1及び第2の配線層にVSSプレーンなどの定電位プレーン132b及び133bを形成することにより、該プレーンのシールド遮蔽作用を用いて、内包インターポーザ上の高速マクロ信号配線132aのノイズ対策を確実に行い得る。また、特に内包インターポーザ130の第2の配線層にVSSプレーン133bを形成することにより、内包インターポーザ上の信号配線132aとPKGインターポーザ上の信号配線122aとの間での干渉を抑制あるいは排除することができる。さらに、内包インターポーザのVSSプレーン133bによってPKGインターポーザ上の信号配線122aに対するシールド効果も強化され得るため、PKGインターポーザ120上にノイズ対策が必要な重要配線の一部を形成することも可能である。次に、図7を参照して、半導体装置100の一変形例に係る半導体装置100’を説明する。図7は、図4と同様の断面図にて、半導体装置100’を示している。半導体装置100’は、PKGインターポーザ120’及び内包インターポーザ130’を含んでいる。これらのインターポーザ120’及び130’は、それぞれ、上述の半導体装置100のインターポーザ120及び130と同様の構成を有し得る。しかしながら、内包インターポーザ130’上の信号配線は、金ワイヤー図4の165によって直接的に半導体チップ140に接続される代わりに、PKGインターポーザ120’を介して半導体チップ140に接続されている。すなわち、半田ボールなどの突起状の接続電極135’、PKG上の信号配線122a’、及びPKGインターポーザ120’と半導体チップとを接続する金ワイヤー165’を介して、半導体チップ140の対応する電極に接続されている。半導体装置100’においては、内包インターポーザ130’に接続される信号に関するインピーダンス設計及び/又はノイズケア設計を、PKGインターポーザ120’をも含めて行う必要があるものの、上述の半導体装置100と同様の効果を奏し得る。また、半導体装置100’においては、全てのワイヤー160及び165’がPKGインターポーザ120’上に接続されるため、ワイヤボンディング工程が簡略化される。以下、幾つかの実施例を示す。図8に、実施例1に係る半導体装置にて使用され得る2層基板の形態をした内包インターポーザ230を斜視図にて示す。なお、コア基板231の部分はあたかも透明であるように示されている。内包インターポーザ230は、コア基板231の上面に、差動伝送信号のため一対の信号配線232a同種又は異なる種類のより多くの信号配線を含み得る、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン232bなどを含んでいる。信号配線232a及びプレーン232bは、例えば、ワイヤー265によって半導体チップに接続され得る。内包インターポーザ230はまた、コア基板231の下面に、上面の信号配線232a又はプレーン232bにスルーホールビア234によって接続されたランド又はプレーン233bなどを含んでいる。内包インターポーザ230は更に、下面のランド又はプレーン233bに接続された、PKGインターポーザとの接続のための接続電極235を有している。下面側にも配線パターンを形成することができるため、接続電極235の位置は、内包インターポーザ230の下面内で広範囲に変更可能であり、様々な品種の半導体装置のPKGインターポーザに適応され得る。図9に、実施例2に係る半導体装置にて使用され得る2層基板の形態をした内包インターポーザ330を斜視図にて示す。なお、コア基板331の部分はあたかも透明であるように示されている。内包インターポーザ330は、コア基板331の上面に、差動伝送信号のため一対の信号配線332a同種又は異なる種類のより多くの信号配線を含み得る、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン332bなどを含んでいる。内包インターポーザ330はまた、コア基板331の下面に、上面の信号配線332a又はプレーン332bにスルーホールビア334によって接続されたランド又はプレーン333bなどを含んでいる。内包インターポーザ330は更に、下面のランド又はプレーン333bに接続された、PKGインターポーザとの接続のための接続電極335を有している。内包インターポーザ330は、特定の高速マクロ信号ここではPCI-Express用の差動信号とするに適合するようにインピーダンス設計されている。PCI-Express回路を含む様々な品種の半導体装置のPKGインターポーザにおいて、内包インターポーザとの接続ランドパターンを予め決めておくことにより、内包インターポーザ330は、該回路を含む異品種の半導体装置に共通に使用され得る。また、例えばDDR、LVDS、Serial-ATA、USB、HDMI、及びFPD-linkなど、その他の高速マクロ信号に関しても、インピーダンスを調整した同様の内包インターポーザを作成することができる。それにより、1つ以上の高速マクロ信号を取り扱う半導体装置において、内包インターポーザをその都度設計するのではなく、予め作成され且つ特性検証された内包インターポーザの中から所要の1つ以上を選択して使用することが可能となる。図10に、実施例3に係る半導体装置にて使用され得る2層基板の形態をした内包インターポーザ430を上面図にて示す。なお、コア基板431の部分はあたかも透明であるように示されている。内包インターポーザ430は、コア基板431の上面に、差動伝送信号のため一対の信号配線432a同種又は異なる種類のより多くの信号配線を含み得る、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン432bなどを含んでいる。信号配線432a及びプレーン432bは、例えば、ワイヤー465によって半導体チップに接続され得る。内包インターポーザ430はまた、コア基板431の下面に、上面の信号配線432a又はプレーン432bにスルーホールビアによって接続されたランド又はプレーン433bなどを含んでいる。図10は、内包インターポーザ430を上面図で示すことにより、下面の電源又はグランドのプレーン433bが、コア基板431を挟んで、上面の信号配線432aの略全体と対向していることを示している。PKGインターポーザ構造と連携させた電磁界シミュレーションにより、このような内包インターポーザ下面のプレーンにより、内包インターポーザとPKGインターポーザとの間での信号干渉ひいてはノイズが抑制されることが示されている。以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。以上の説明に関し、更に以下の付記を開示する。付記1一方の面に外部接続端子を備えた第1の配線基板と、前記第1の配線基板の他方の面上に配置された第2の配線基板と、前記第1の配線基板の前記他方の面上に配置された半導体チップと、を有し、前記第2の配線基板は、前記半導体チップで用いられる所定の信号のための信号配線を有し、前記第2の配線基板は前記第1の配線基板に突起状の接続電極によって接続されている、ことを特徴とする半導体装置。付記2前記第2の配線基板は、前記第1の配線基板とは反対側の第1の配線層と、前記第1の配線基板側の第2の配線層とを有し、前記第1の配線層は前記信号配線を含み、前記第2の配線層は、前記信号配線の少なくとも一部に対向する電源プレーン又はグランドプレーンを含む、ことを特徴とする付記1に記載の半導体装置。付記3前記第1の配線層は更に、前記信号配線に隣接配置された電源プレーン又はグランドプレーンを含む、ことを特徴とする付記2に記載の半導体装置。付記4前記所定の信号は差動伝送信号対である、ことを特徴とする付記1乃至3の何れか一に記載の半導体装置。付記5前記第2の配線基板は、複数の高速インタフェース規格の各々に対して設計された複数の基板から、前記所定の信号が従う規格に対応して選択されている、ことを特徴とする付記1乃至4の何れか一に記載の半導体装置。付記6前記半導体チップと前記第2の配線基板の前記信号配線とを接続するボンディングワイヤ、を更に有することを特徴とする付記1乃至5の何れか一に記載の半導体装置。付記7前記第2の配線基板の前記信号配線と前記半導体チップとが、前記第1の配線基板上の配線を介して接続されている、ことを特徴とする付記1乃至5の何れか一に記載の半導体装置。付記8前記第1の配線基板及び前記第2の配線基板はともに2層基板である、ことを特徴とする付記1乃至7の何れか一に記載の半導体装置。