"SRAM型メモリセルであって、絶縁BOX層によってベース基板2から隔離された半導体材料の薄膜1を含む絶縁基板上の半導体と、6個のトランジスタT1-T6であって、2個のアクセストランジスタT1,T4と、2個の伝導トランジスタT2,T5と、前記伝導トランジスタT2,T5とともに2個のバック結合インバータを形成するように配置された2個の充電トランジスタT3,T6とを含み、それぞれの前記トランジスタT1-T6は前記薄膜1内に配置されたドレイン領域Dとソース領域Sを含み、チャネルCは前記ソース領域と前記ドレイン領域との間に延び、フロントゲートGは前記チャネルCの上方に位置する、6個のトランジスタT1-T6とを含み、前記メモリセルは、前記トランジスタT1-T6のそれぞれが、前記チャネルCの下方で前記ベース基板2内に形成されたバックコントロールゲートBG1,BG2を有し、前記トランジスタの敷居電圧を調整するようにバイアスをかけられ、第1のバックゲートラインはアクセストランジスタの前記バックコントロールゲートBG1を第1の電位に接続し、第2のバックゲートラインは前記伝導トランジスタT2,T5および前記充電トランジスタT3,T6の前記バックコントロールゲートを第2の電位に接続し、前記第1および前記第2の電位はセル制御動作の型に応じて調整されることを特徴とするメモリセル。前記アクセストランジスタT1,T4および前記伝導トランジスタT2,T5はNFETトランジスタであり、前記充電トランジスタT3,T6はPFETトランジスタであり、前記アクセストランジスタT1,T4の前記バックコントロールゲートBG1はN伝導であり、前記伝導トランジスタT2,T5および前記充電トランジスタT3,T6の前記バックコントロールゲートBG2はN伝導であることを特徴とする請求項1に記載のメモリセル。前記伝導トランジスタT2,T5および前記充電トランジスタT3,T6の前記バックコントロールゲートBG2は前記バックコントロールゲートBG2の伝導とは反対の伝導の井戸5内の前記チャネルCの下方で前記ベース基板2内に配置されることを特徴とする請求項1および2に記載のメモリセル。前記メモリセルは完全に空乏化されていることを特徴とする請求項1乃至3のいずれか1項に記載のメモリセル。それぞれの前記トランジスタT1-T6の前記チャネルは、前記トランジスタの前記バックコントロールゲートBG1,BG2に電位を加えることによって調整できる、最小の物理幅ではあるが明らかな前記幅を有することを特徴とする請求項1乃至4のいずれか1項に記載のメモリセル。請求項1に記載のSRAM型メモリセルを製造する方法であって、絶縁BOX層によってベース基板2から隔離された半導体材料の薄膜1を含む絶縁体上の半導体基板を提供するステップと、埋め込みによってベース基板内にバックコントロールゲートBG1,BG2を形成するステップとを含むことを特徴とする方法。請求項1乃至4のいずれか1項に記載のメモリセルを制御する方法であって、いわゆる高正電圧および前記高電圧より低いいわゆる低正電圧またはゼロ電圧が、トランジスタT1-T6のバックコントロールゲートBG1,BG2にバイアスをかけるために定義されており、高電圧または定電圧は動的に前記トランジスタT1-T6の前記バックコントロールゲートBG1,BG2に印加されることを特徴とする方法。スタンドバイ運転では、アクセストランジスタT1,T4の前記バックコントロールゲートBG1、伝導トランジスタT2,T5、および充電トランジスタT3,T6の前記バックコントロールゲートBG2に低電圧が印加されることを特徴とする請求項7に記載の方法。書き込み運転では、前記アクセストランジスタT1,T4の前記バックコントロールゲートBG1に低電圧が印加され、前記伝導トランジスタT2,T5、および前記充電トランジスタT3,T6の前記バックコントロールゲートBG2に高電圧が印加されることを特徴とする請求項7または8に記載の方法。読み込み運転では、前記アクセストランジスタT1,T4の前記バックコントロールゲートBG1に高電圧が印加され、前記伝導トランジスタT2,T5、および前記充電トランジスタT3,T6の前記バックコントロールゲートBG2に低電圧が印加されることを特徴とする請求項7乃至9のいずれか1項に記載の方法。<SRAMセルの構造>図1は本発明に係るSRAM型メモリセルに対応する回路図を示す。メモリセルは6個のトランジスタT1からT6を含む。これらトランジスタのうちの2個は、アクセストランジスタT1からT4である。トランジスタT1からT4は絶縁体上の半導体基板上に設置され、トランジスタのそれぞれは、トランジスタの振る舞いを調節するために制御されることができるフロントゲートGおよびバックコントロールゲートBG1を有する。バックゲートラインは、2個のアクセストランジスタT1、T4のバックコントロールゲートBG1を1および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。アクセストランジスタT1、T4それぞれのフロントゲートGはワードラインWLに接続されている。さらに、アクセストランジスタT1、T4それぞれのドレイン電極はビットラインBL1、BL2それぞれに接続され、ビットラインBL2はビットラインBL1を補完する。メモリセルはさらに2個のインバータを含み、それぞれは、電力供給電圧VDDと接地GNDとの間に並列に、充電トランジスタT3、T6および伝導トランジスタT2、T5を含む。これらインバータは本質的に従来知られている方法でバック結合しており、1個のインバータの入力は他のインバータの出力に接続されており、逆も同様である。アクセストランジスタT1、T4と同様、トランジスタT2、T3、T5、およびT6はフロントゲートGに加え、バックコントロールゲートBG2を有することに注目されたい。バックゲートラインは、トランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2を1および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。バックコントロールゲートBG1およびBG2はトランジスタT2、T3、T5、およびT6のソースおよびドレインから独立し、非接続であることが望ましい。バックコントロールゲートBG1およびBG2に印加される電圧は電力供給電圧VDDと接地GNDとから独立し、値の連続する範囲のいずれの値、たとえばVDD/2またはVDD/3をとりうる。アクセストランジスタT1、T4は、メモリセルの読み出しおよび書き込み動作の間、バック接続インバータへのアクセスを制御するために使用される。それぞれのアクセストランジスタT1、T4のソース電極は、よって、インバータのうちの1個の出力に、およびもう一方のインバータの入力に接続される。図2はSRAMセルのトポロジーを説明する図である。図3は図2に示されたセルのA-Aにおける断面図である。まずアクセストランジスタT1に注目する説明は第2のアクセストランジスタT4にも有効である。絶縁体上の半導体基板は絶縁層によってベース基板から隔離された半導体材料の薄膜1を含む。絶縁体上の半導体基板はたとえば絶縁体上のシリコンSOI基板である。望ましい実施形態によると、絶縁層は埋め込み酸化BuriedOxide、BOX層である。絶縁層は、たとえば、SiO2によって作られる。トランジスタT1は、ソース領域S、ドレイン領域Dおよびソース領域とドレイン領域の間に延びるフローティングチャネルCを有するNFETトランジスタである。ドレイン領域Dおよびソース領域Sは、トランジスタが完全に空乏化されるように、絶縁BOX層に優先的に接している。よって基板はFDSOIとみなされる。トランジスタを部分的に空乏化することも可能であるが、この技術は、半導体材料の薄膜および絶縁層の厚みが大きいために利点が小さく、バックコントロールゲートの効果は非常に小さくなるたったの数;さらに、この場合、チャネルはドープされていなければならず、このことは、変動の意味では、バルク基板と同程度の状況に対応する。フロントゲートGは基板表面上でチャネルCの上方を本質的に従来知られている方法で延び、よって誘電体層3から分離されている。本発明との関連で、トランジスタT1のバックコントロールゲートBG1はベース基板2内部、絶縁BOX層の下部にトランジスタのチャネルCに面するように配置される。図3に見られるように、トランジスタT2はトランジスタT5のようにソース領域S、ドレイン領域Dおよびソース領域とドレイン領域の間に延びるフローティングチャネルCを有するNFETトランジスタである。ドレイン領域Dおよびソース領域Sは、トランジスタが完全に空乏化されるように、絶縁BOX層に優先的に接している。代わりに、上記のように、トランジスタT2、T3、T5、およびT6を部分的に空乏化することも可能である。フロントゲートGは基板表面上でチャネルCの上方を本質的に従来知られている方法で延び、よって誘電体層3から分離されている。本発明との関連で、トランジスタT3のバックコントロールゲートBG2はベース基板2内部、絶縁BOX層の下部にトランジスタのチャネルCに面するように配置される。単に説明するための例として、絶縁体上の半導体基板の薄膜1の厚さは1.5nmと50nmとの間であり、絶縁BOX層の厚さは1.5nmと50nmとの間である。バックコントロールゲートが他のいかなる動作機能も有さない場合、後者の導電性はFETトランジスタと同じ型つまり、NチャネルトランジスタではN型導電性、PチャネルトランジスタではP型導電性であるように選択される。スタンドバイモードにおける漏れ電流を最小にするために、理想的な状態は、すべてのトランジスタで、ドーパント濃度が約1018cm3以上、かつトランジスタのそれぞれとは反対の型の最上部のドープされた領域を有することである。しかし、このことは、それぞれのセルのバックコントロールゲートを個々に再接続する必要があるため、セルの表面積の約50以上の増加による即時の効果を有する、メモリセルの下の3つの異なるバックコントロールゲートの構成を要求する。望ましい目的は、SRAMセルの表面積を最小にするためにトランジスタの容積を最小にすることであるため、最も適切な交換条件が決定される。よってアクセストランジスタT1、T4はN型バックコントロールゲートBG1を有するNFETトランジスタである。伝導トランジスタT2、T5はN型バックコントロールゲートBG2を有するNFETトランジスタである。充電トランジスタT3、T6はN型バックコントロールゲートBG2を有するPFETトランジスタである。図3および4に示されるように、バックコントロールゲートBG1およびBG2は、P-基板のバイアスと逆のバイアスを有する井戸4および5によってベース基板6から絶縁され、基板2は領域4、5および6を含む。N型バックコントロールゲートBG1では井戸4はN-型である;N型バックコントロールゲートBG2では井戸5はP-型である。井戸4、5の電圧は、バックコントロールゲートと井戸の間の電気的接点によって生成された寄生ダイオードが常に反転するように選択され、ダイオードはバックコントロールゲートを井戸およびバックコントロールゲートBG2から絶縁する。本発明は、上記のような複数のSRAMセルを含むメモリアレイにも関する。このようなアレイは図5に示される。アレイは列と行に配列されている。慣例により、列はワードラインWLこの発明の場合トランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2の方向でもあるの方向に表され、図5においては水平であり、行はビットライン金属から構成されるの方向であり、垂直である。アレイは、アプリケーションが要求するだけの列と行を含む。この発明の場合、メモリセルはバックコントロールゲートBG1およびBG2を有するという特別な特徴を有する。インバータのバックコントロールゲートBG2は、一方ではワードラインWLに対するようにアドレッシングによってデコードされ、もう一方では動作モード読出しまたは書き込みによってデコードされる。バックコントロールゲートBG1はアイランドI内のアクセストランジスタを調節する図5参照。アイランドIは井戸4によってセルの下方で互いに接続される。バックコントロールゲートBG1のN導電性は、ダイオードの形成を避け、よってトランジスタの下で直接バイアスがかけられるようにするために必要である。<SRAMセルの製造方法>SRAMセルはマスクを互いに連動させて調整する通常の方法によって製造される。適切な方法は、たとえば非特許文献3の第2章に記述されている。絶縁BOX層の下部の適したレベルは埋め込みによってすべて形成される。<SRAMセルのトランジスタの特性の制御>本発明との関連で、バックコントロールゲートBG1およびBG2は動的に使用される:これらに印加される電圧は、セル制御動作スタンドバイ、読み出し、書き込みにしたがって効率的に調整される。それぞれのトランジスタのバックコントロールゲートに正または負のバイアス典型的には±0.3Vを印加することにより、トランジスタの特性は個別に調整できる。特に、トランジスタの敷居電圧をオフセットできる。偶然にも、敷居電圧を調整することはチャネルの幅を物理的に調整することと等価である。よって本発明との関連で、チャネルの物理的な幅は一度限りで決定されるが、それぞれのトランジスタに対して個別に、チャネルの見かけの幅はバックコントロールゲートを制御することにより調整できる。バックコントロールゲートに印加される電圧は調整できるので、本発明はチャネルの見かけの幅の動的な調整の利点を提案する。バックコントロールゲートを介したトランジスタの敷居電圧の変動は以下の式で表される:Vth=Vt0-α.VBGここでVthはトランジスタの敷居電圧、VBGはバックゲートに印加される電圧、Vt0は名目上の敷居電圧PまたはN型のバックコントロールゲートのどちらが使用されるかに依存して動作機能によってオフセットされることができる、およびαはトランジスタの形状に関する係数である。係数αは特に以下の式にしたがってモデル化される:α=3.toxl/tSi3.tox2、ここで、toxlはフロントゲートをチャネルから隔離しているゲート誘電層の厚さを指定し、tox2はバックコントロールゲートをチャネルから隔離している絶縁層の厚さを指定し、tSiは薄膜の厚さを指定する。よってトランジスタのバックコントロールゲートのドーピングの型は通常の敷居電圧をオフセットにすることもあり、バックコントロールゲートにバイアスをかけることは敷居電圧を調整することを可能にすることが理解される。したがって敷居電圧を減少させることでトランジスタのアクティブ状態において伝導電流IONの増加、および敷居電圧を増加させることでトランジスタの非アクティブ状態において漏れ電流IOFFの減少から利益を得ることができる。敷居電圧は、バックコントロールゲートにNトランジスタでは正でPトランジスタではVDDより小さい電圧を印加することで減少させることができる。さらに本発明はゼロまたは正のバックコントロールゲート電圧に限定せず、ゼロまたは負のバックコントロールゲート電圧に拡張する。シリコンおよびBOXの厚さが大きすぎると係数αは急激に減少する。たとえば、Vt0=0.35V、動作機能が0.15Vとすると、敷居電圧Vth=0.5Vが得られる。動作モードが動作のために敷居電圧Vth=0.2Vを要求すると、α=0.3でなければならない電力供給電圧VDD=1V。厚さの比がこれを許可しない場合、動作機能は低下し、動作モードによって要求される電圧0.2Vに達する。これらモードによって要求される値0.5Vを発見するために他のモードにおいて負のバックコントロールゲート電圧を補償することが明らかに必要である。図6は、絶縁層の下方で、トランジスタのチャネルに面する、ベース基板上に配置されたバックコントロールゲートへのバイアスを印加することによるSOIまたは一般的に絶縁誘電体上の半導体:SeIO基板上に設置されたトランジスタの敷居電圧の制御を示す。図6において、中心の曲線Cnは通常の特性logIDVGバックコントロールゲートを有しないトランジスタの例を表す。以下の値は例に過ぎない。IONの値は技術によって100μA/μmと2000μA/μmとの間を変化することができ、電流IOFFは1fA/μmと30nA/μmとの間を変化することができる。電流ION、IOFFはそれぞれ150μA、5nA/μmと決定される。最も下に位置する曲線CVTは、0Vで制御される、動作機能と共にバックコントロールゲートの効果のもとでの通常の特性logIDVGを表す。この最も下に位置する曲線は、敷居電圧における増加を示す。電流ION、IOFFはそれぞれ100μA、200pA/μmと決定される。最も上に位置する曲線CVTは、通常の電力供給電圧VDDで制御される、動作機能なしでバックコントロールゲートの効果のもとでの通常の特性logIDVGを表す。この最も上に位置する曲線は、敷居電圧における減少を示す。電流ION、IOFFはそれぞれ200μA、100nA/μmと決定される。よってバックコントロールゲートに正または負にバイアスをかけ、トランジスタの敷居電圧および特性電流ION、IOFFを調整することにより、CVTとCVTの間のすべての範囲をカバーすることができる。本発明によって、電流ION、IOFFの実質的な変化の影響を受ける、電力供給電圧が低くなると大きくなるチャネルの見かけの幅を減少/増加させることができる。この面において、本発明の技術的な面における傾向は、将来には、さらに低い電源供給電圧を使用する電子部品に利用されることに注意されたい。以下に3つの動作モード:スタンドバイ、書き込み、読み取りにおけるメモリセルを制御する方法を詳細に記述する。<スタンドバイモード>以下の表に示すように、スタンドバイモードでは、アクセストランジスタT1、T4はブロックされ、このことはビットラインBL1およびBL2のインバータを分離する。電力供給電圧VDDはベース基板2およびバックコントロールゲートBG2を含む井戸5に印加され、ゼロ電圧はバックコントロールゲートBG1を含む井戸4に印加される。VDDに比べて低い電圧VBG1はアクセストランジスタT1、T4のバックコントロールゲートBG1に印加される。トランジスタT1、T4の敷居電圧はよって増加し、BG電圧が小さい場合も同様である。この結果伝導電流ION、漏れ電流IOFFは最小化される以下のテーブルでは、記号-で表される。VBG2はトランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2に印加される電圧である。スタンドバイモードでは、VBG2は減少する。NFETトランジスタT2、T5では、漏れ電流は減少する。PFETトランジスタT3、T6では、漏れ電流は高くなる場合がある;しかし、SRAMセルでは、低導電性、低漏洩PFETトランジスタが通常使用される。メモリセル内部での、ビットラインからの漏れは最小化される。<書き込みモード>書き込みモードにおいて、高電源供給電圧がバックコントロールゲートBG1を含む井戸4に印加される;バックコントロールゲートBG2を含む井戸5は接地されたままである。低電圧VBG2はトランジスタT2、T3、T5、およびT6のバックコントロールゲートがインバータを形成するのを維持する。NFETトランジスタT2、T5はよって、PFETトランジスタT3、T6が構造上弱いように、弱いままである。井戸4の電圧はアクセストランジスタT1、T4のバックコントロールゲートBG1を通過する。これは、トランジスタの敷居電圧を減少させ、ブーストboosted高い電流IONさせる。アクセストランジスタに印加される伝導、および弱いインバータは、ビットラインからメモリセルを通過し、書き込みを始める。<読出しモード>読出しモードにおいて、低電源供給電圧がバックコントロールゲートBG1を含む井戸4に印加され、これはBG1を通過する。井戸4の下のベース基板は接地されたままである。バックコントロールゲートBG2を含む井戸5は接地されたままである。高い正の電圧VBG2たとえばVDDのオーダーはインバータを形成するトランジスタT2、T3、T5、およびT6のバックコントロールゲートBG2に印加される。NFETトランジスタT2、T5は強くなり、これらのチャネルの見かけの幅は増加し、PFETトランジスタT3、T6は弱いままである。アクセストランジスタT1、T4を考慮すると、バックコントロールゲートに印加される電圧VBG1は低い。アクセストランジスタに印加される伝導、および強いインバータは、セルの内部をBL電圧によるいかなる撹乱からも保護し、周辺の増幅器によって検出されるための十分な読出し信号を供給する。本発明の利点は以下の通りである。それぞれのトランジスタのバックゲートに関するFD-SOI型基板の使用は、安全な読み込み、容易な書き込みおよび漏洩を最小化したスタンドバイモードを得るため、トランジスタの見かけの寸法を調整する。さらに、FD-SOI型基板は、ドーピングのランダムな分散によって引き起こされる変動を取り除く、ドープされていないチャネルトランジスタを形成するために使用されることができる。これは、メモリセルの安定性を損なうことなく最小寸法のトランジスタを使用することを可能にする。本発明は、比を動作モードに適合させ、他のモードの正常な動作を損なうことなくそれぞれのモードにおける利得を向上させる。さらに、動作は列で行われワードラインWLに並列に、すべてのセルはこのWL上で作動する、行のほかのセルを妨げない。これらすべての対策はさらにトランジスタの、よってセルの容積を減少させる。言うまでもなく、述べられた例は単に説明するためのものであり、本発明の応用の範囲を限定するものではない。メモリセルは、電源供給電圧VDDが敷居電圧より小さい、いわゆるサブ敷居モードまたはサブ敷居伝導モードで動作することができる。このタイプのセルは特に低電源用途において利点がある。本発明に関するSRAMセルは現存するサブ敷居セルに対するより小さい電源供給電圧VDDで作動し、敷居電圧は可能な限り減少し、電圧VDDは減少する。漏れ電流は、現存するセル内の漏れ電流よりさらに効率的に減少する。"