第1の窒化物半導体層と、前記第1の窒化物半導体層の禁制帯幅よりも大きい禁制帯幅を有する第2の窒化物半導体層とが積層されたヘテロ接合体を少なくとも2つ以上有する窒化物半導体積層体を備え、前記窒化物半導体積層体に設けられたドレイン電極及びソース電極と、並びに前記ドレイン電極と前記ソース電極に挟まれる位置にあってそれぞれに対向するように設けられたゲート電極とを有し、前記ドレイン電極と前記ソース電極は、前記窒化物半導体積層体の表面または側面に配置され、前記ゲート電極は、前記窒化物半導体積層体の深さ方向に設けられた第1ゲート電極と、該第1ゲート電極と前記窒化物半導体積層体の深さ方向の配置深さが異なる第2ゲート電極とを有することを特徴とする半導体装置。前記第1ゲート電極は、前記窒化物半導体積層体の内部に配置され、かつ、前記第1ゲート電極下部には、前記へテロ接合体が1組以下配置されていることを特徴とする請求項1に記載の半導体装置。前記第1ゲート電極は、少なくとも1組以上の前記ヘテロ接合体を貫通していることを特徴とする請求項1に記載の半導体装置。前記第2ゲート電極は、前記窒化物半導体積層体の内部あるいは表面に配置され、かつ、前記第2ゲート電極下部には、前記へテロ接合体が2組以上配置されていることを特徴とする請求項1または2に記載の半導体装置。前記第1ゲート電極および第2ゲート電極は、前記窒化物半導体積層体の表面上、又は前記窒化物半導体積層体の内部に設けられた溝部に設けられたゲート絶縁膜を介して配置された導電性材料で構成されていることを特徴とする請求項1に記載の半導体装置。前記第1ゲート電極と前記第2ゲート電極それぞれの長手方向の両端は、前記窒化物半導体積層体の内部および表面上部において前記窒化物半導体積層体の側面に沿って設けられた素子絶縁分離領域に架かるように配置されていることを特徴とする請求項1に記載の半導体装置。前記第1ゲート電極と前記第2ゲート電極は、前記窒化物半導体積層体の内部にそれぞれ所定の間隔を保持して設けられ、前記窒化物半導体積層体の表面においては一体化され電気的に接続されていることを特徴とする請求項6に記載の半導体装置。前記第1ゲート電極と前記第2ゲート電極は、前記窒化物半導体積層体の内部および表面で一体化され電気的に接続されていることを特徴とする請求項6に記載の半導体装置。前記ヘテロ接合体は、GaNとAlxGa1-xN0<x≦1からなることを特徴とする請求項1に記載の半導体装置。前記ヘテロ接合体は、GaNとInyAl1-yN0<y≦1からなることを特徴とする請求項1に記載の半導体装置。上記従来技術では、窒化物半導体によるヘテロ接合体、すなわちヘテロ界面に生成されるチャネルを複数積層した電界効果トランジスタにおいて、表面のゲート電極から遠い側のチャネルをバイアス印加により制御することが困難である。したがって、ゲートに十分なオフバイアスを印加しないと、遠い側のチャネルのキャリアをカットすることができない。すなわち、この電界効果トランジスタは、ゲートにバイアスを印加しないときはオン状態でありノーマリオンとなる。パワーデバイスにおいては、安全のため、ゲートにバイアスを印加しないときにはオフとなるノーマリオフが強く望まれる。上記特許文献2には、表面をリセスしてゲートを埋め込んだ構造が記載されている。この場合、上部のチャネルをリセスゲートが遮断してしまい、上部チャネルのキャリアは伝導に寄与しない。すなわち、オン抵抗が低減できなくなるという課題を有する。そこで、本発明の目的は、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術を提供することである。上記目的を達成するために、本発明の半導体装置の主要な構成は、次の通りとなる。第1の窒化物半導体層と、第1の窒化物半導体層よりも禁制帯幅が大きい第2の窒化物半導体層とが積層されたヘテロ接合体を少なくとも2つ以上有する窒化物半導体積層体を備え、窒化物半導体積層体に設けられたドレイン電極と、ソース電極と、ドレイン電極とソース電極の両者に対向して設けられたゲート電極とを有し、ドレイン電極とソース電極は、窒化物半導体積層体の表面または側面に配置され、ゲート電極は、窒化物半導体積層体の深さ方向に設けられた第1ゲート電極と、該第1ゲート電極と窒化物半導体積層体の深さ方向の配置深さが異なる第2ゲート電極とを有することを特徴とする。この構成によれば、配置が深い第1ゲート電極によって第2積層体中の複数のチャネルをすべて遮断することができ、ノーマリオフを達成できる。一方、ゲートに正バイアスを印加して電界効果トランジスタをオンさせる時には、第2ゲート電極によって窒化物半導体積層体中の複数のチャネルを接続させ、複数チャネル中のキャリアも伝導に寄与できる。したがって、オン抵抗の低減が可能となる。本発明によれば、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現できる。以下、実施例を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図1および図2はそれぞれ、本発明の実施例1における半導体装置の断面および平面構造を示す説明図である。なお、図1と図2は対応するが、素子絶縁分離領域18は、図2には図示していない。本実施例1による半導体装置は、半導体基板1上に形成されたバッファ層2および窒化物半導体の積層体10と、窒化物半導体積層体10中に形成された第1導電型の不純物nが導入された領域17と、その上部に形成されたソース電極13と、同じくn領域17上に形成されたドレイン電極14と、窒化物半導体積層体10の一部あるいは上部に絶縁膜11を介して形成されたゲート電極15および16とを備えている電界効果トランジスタである。素子間絶縁が必要な領域には、素子分離領域18が形成され、素子表面は保護絶縁膜12で覆われている。前記電界効果トランジスタにおいて、半導体基板1は、例えばSi、サファイア、SiC、GaNなどからなる。バッファ層2は、例えば厚さ数十nm以下のAlGaNとAlNが積層された超格子層から構成される。バッファ層2上に形成された窒化物半導体積層体10は、例えば窒化物半導体3から9が積層されて構成されている。窒化物半導体3は、例えば不純物が意図的に導入されていないアンドープで厚さ数μmのGaNからなり、窒化物半導体4は、例えば厚さ25nm程度の窒化物半導体3より禁制帯幅が大きいAlxGa1-xN0<x≦1からなる。ここでAl組成比xは格子歪の影響を少なくするため、0.25程度以下が好ましい。このヘテロ接合体の接合界面には、分極によって1x1013/cm2程度の電荷が生じている。また、窒化物半導体4としては、InyAl1-yN0<y≦1でも良い。In組成比が0.18程度のときGaNと格子整合するため、結晶成長が容易になる。本構成においても、ヘテロ界面に分極によって高濃度の電荷が生じる。窒化物半導体5と6、および、7と8も同様にヘテロ接合体を形成しており、窒化物半導体5および7が禁制帯幅の小さい、例えば厚さ25nm程度のGaNから構成され、窒化物半導体6および8は、それぞれ窒化物半導体5および7より禁制帯幅の大きい、例えば厚さ25nm程度のAlGaNAl組成0.25程度からなる。ここでは、3組の窒化物半導体ヘテロ接合体を積層した例を示したが、ヘテロ接合体は少なくとも2組以上あればよい。上記へテロ接合体が多く積層されるほど、電界効果トランジスタのキャリアとして寄与する電荷の総量が多くなり、オン抵抗がより低減できる。窒化物半導体積層体10の表面には、キャリアへの表面準位の影響を少なくするため、例えば厚さ5nm程度のGaNからなる窒化物半導体9が形成されていることが望ましい。以下、図1を参照しながら、製造工程を順次説明する。はじめに、半導体基板1上に、エピタキシャル成長でバッファ層2と窒化物半導体積層体10を形成する。続いて、図示しないSiO2膜を堆積し、フォトリソグラフィおよびドライエッチングによりSiO2膜を加工してパターニングする。さらに、これをハードマスクとして、塩素プラズマを用いたドライエッチングにより、窒化物半導体積層体10を窒化物半導体3に到達するまで加工する。この加工された領域18は、ヘテロ界面がなくなるためキャリアが存在せず、絶縁された素子分離領域18となる。また別の手法として、フォトリソグラフィによりパターンを形成した後、イオン注入によってBあるいはFeなどを窒化物半導体積層体10の表面から窒化物半導体3に到達するように注入する。この注入領域は、前記の手法と同様に絶縁された素子分離領域18となる。続いて、フォトリソグラフィによりパターンを形成した後、イオン注入によってSiなどを窒化物半導体積層体10の表面から窒化物半導体3に到達するように注入する。この高濃度例えば、1x1018/cm3以上に注入された領域は、注入された不純物によって第1導電型nの低抵抗な領域17となる。さらには、スパッタ法あるいは蒸着法およびリフトオフ法を用いて、n領域17上にオーミック電極Ti/Al等を形成する。これにより、ソース電極13およびドレイン電極14が形成される。次に、フォトリソグラフィとドライエッチングにより、窒化物半導体積層体10のゲート領域を各々加工する。ここで、第1のゲート領域においては、窒化物半導体積層体10の表面から窒化物半導体4に到達するまで、第2のゲート領域においては、窒化物半導体積層体10の表面から窒化物半導体8に到達するまで加工する。このとき、第1ゲート領域下には、1組のヘテロ接合体が残っており、第2ゲート領域下には、3組のヘテロ接合体が残っている。ただし、第1ゲート領域下にはヘテロ接合体が残っていなくともよく、第2ゲート領域下には、2組以上のヘテロ接合体が残っていることが望ましい。続いて、スパッタ法あるいはCVDChemicalVaporDeposition法あるいはALDAtomicLayerDeposition法などを用いてゲート絶縁膜11を堆積する。このゲート絶縁膜11は、例えばSiO2膜、SiN膜、Al2O3膜、HfO2膜など、あるいはこれらの積層膜から構成され、厚さは数nmから数十nmで形成される。さらには、フォトリソグラフィおよびリフトオフ法などによって、ゲート電極15および16を形成する。ゲート電極は、例えばAl、Ti/Pt/Au、Ti/Al、TiN/Al、ドープドPoly-Si、TiN/ドープドPoly-Si、などから構成される。このMISMetalInsulatorSemiconductor構造では、ゲートにバイアスを印加してもゲート電流がほとんど流れず、ゲートに高いバイアスを印加することができる。また、ゲート絶縁膜の構成によって、電界効果トランジスタのしきい電圧を調整することも可能である。ここでは、ゲート絶縁膜11を介してゲート電極15および16を形成した例を示したが、ゲート絶縁膜11を介さずゲート電極を形成してもよい。この場合、ゲートは窒化物半導体積層体10とショットキー接触し、ゲート電極は、例えばNi/Au、Pt/Au、Pd/Auなどから構成される。このショットキーゲートの場合、ゲートにバイアスを印加するとゲート電流が流れるためゲートに高いバイアスを印加することはできないが、製造工程が簡易となる。最後にスパッタ法あるいはCVD法を用いて絶縁保護膜12を厚さ数百nmから数μm程度堆積し、図示していないがそれぞれの電極に外部からバイアスを印加するパッド領域を開口して、本実施例の半導体装置が完成する。平面構造としては、図2に示すように、素子絶縁分離領域18に囲まれた窒化物半導体積層体10ここで窒化物半導体積層体10上の絶縁保護膜12などは図示していないにおいて、窒化物半導体積層体10上にソース電極13とドレイン電極14が対向して配置されており、その間に第1ゲート電極15および第2ゲート電極16が素子絶縁分離領域18上に架かるまで配置されている。本実施例の構成による、第1ゲート電極15および第1ゲート電極15下の窒化物半導体積層体10のバンドダイヤグラムを図3に示す。第1ゲート電極15にバイアスを印可していないとき0V、第1ゲート電極15とゲート絶縁膜11の静電ポテンシャルにより、系のフェルミエネルギーEFは窒化物半導体3と4からなるヘテロ接合体の伝導帯ECより低くなっており、ヘテロ界面のキャリアがなくなっている。したがって、電界効果トランジスタはオフ状態であり、ノーマリオフ動作を実現できる。一方、第1ゲート電極15に正バイアスを例えば、15V印加すると、系のEFは窒化物半導体3と4からなるヘテロ接合体の伝導帯ECより高くなり、ヘテロ界面に高濃度の2次元電子ガスが生成される。したがって、電界効果トランジスタはオン状態となる。このとき、第2ゲート電極16にも正バイアス例えば、10V印加する。第2ゲート電極16および第2ゲート電極16下の窒化物半導体積層体10のバンドダイヤグラムを図4に示す。第2ゲート電極16に印加された正バイアスにより、窒化物半導体積層体10のゲート側のECはEFより低く下がっており、それぞれ窒化物半導体3と4、5と6、7と8からなる3組のヘテロ接合体のヘテロ界面には、2次元電子ガスが生成されている。さらには、各2次元電子ガスに対して障壁となっている窒化物半導体4および6の障壁高さもEF対して低くなっており、電子はトンネル効果によって障壁を乗り越えることができる。したがって、図1で示す電界効果トランジスタのオン状態時において、キャリアはソース電極13から第1ゲート電極15下を介し、第2ゲート電極16下で複数図1では3組のチャネルが接続され、その3組のチャネルを通ってドレイン電極14へ到達する。すなわち、ヘテロ接合体の積層数が多ければ多いほど、生成される2次元電子ガスの量は多くなり、電界効果トランジスタのオン抵抗が低減できる。この電界効果トランジスタのオフ耐圧に関しては、上記特許文献1に記載されているように、分極効果によってヘテロ接合体の積層数にかかわらず、一定を維持できる。また、正バイアスが印加されたドレイン電極14からの電気力線は、第1ゲート電極15と第2ゲート電極16両者に終端するため、第1ゲート電極15に対して、第2ゲート電極16は電界緩和効果をもつ。すなわち、本実施例によって、オフ耐圧の向上も可能となる。実施例1においては、ゲート電極が2つあるため、それぞれのゲート電極ごとに独立してバイアスを印加し制御できるというメリットがあるが、配線のレイアウトや電界効果トランジスタの駆動方法が複雑になる。そこで、本実施例では、製造工程、レイアウト、駆動方法が簡易な半導体装置の例を説明する。図5は、実施例2における半導体装置の断面構造を示す説明図である。実施例1で既に説明した同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。本実施例は、実施例1と異なり、ゲート電極15とゲート電極16が窒化物半導体積層体10の表面上で一体となって形成されていることを特徴とする。以下、製造工程を順次追いながら説明する。実施例1と同様、半導体基板1上に、バッファ層2および窒化物半導体積層体10を形成し、素子分離領域18、n型領域17、ソース電極13、ドレイン電極14を形成する。次に、CVD法あるいはスパッタ法などにより、絶縁保護膜12を堆積する。ここで、絶縁保護膜12は、例えば厚さ300nm程度でSiO2膜あるいはSiN膜、またはこれらの積層膜などから構成される。続いて、フォトリソグラフィにより第1ゲート領域15と第2ゲート領域16をパターニングし、ドライエッチングにより該領域の前記絶縁保護膜12を加工する。さらには、フォトリソグラフィにより第1ゲート領域15のみをパターニングし、ドライエッチングにより該領域の窒化物半導体積層体10を加工する。この際、実施例1と同様に、窒化物半導体積層体10の表面から窒化物半導体4に到達するまで加工することが望ましい。この後、CVD法あるいはALD法などにより、実施例1記載のゲート絶縁膜11を堆積する。続いて、フォトリソグラフィおよびリフトオフ法などにより、実施例1記載の第1ゲート電極15および第2ゲート電極16を形成する。図5では、第2ゲート電極16は窒化物半導体積層体10の表面上に形成した例を図示しているが、図1で示すように窒化物半導体積層体10の内部に形成しても良い。ただし、実施例1で述べたように、第1ゲート領域下にはヘテロ接合体が残っていなくともよく、第2ゲート領域下には、2組以上のヘテロ接合体が残っていることが望ましい。最後に、図示していないがそれぞれの電極に外部からバイアスを印加するパッド領域を開口して、本実施例の半導体装置が完成する。本実施例では、第1ゲート電極15と第2ゲート電極16を同時に形成できるので、製造工程を簡略化できる。さらには、第1ゲート電極15と第2ゲート電極16が一体化されているため、配線レイアウトや電界効果トランジスタの駆動方法も簡易となる。本構成においても、実施例1同様、ノーマリオフ動作およびオン抵抗の低減を実現できる。実施例2においては、第1および第2ゲート電極領域15、16の絶縁保護膜12をパターニング後、第1ゲート電極領域15をフォトグラフィでパターニングし、加工する必要があった。本実施例では、製造工程がより簡易な半導体装置の例を説明する。図6は、実施例3における半導体装置の断面構造を示す説明図である。実施例1および2で既に説明した同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。本実施例は、実施例2と異なり、窒化物半導体積層体10中において、ゲート電極15とゲート電極16が一体となって形成されていることを特徴とする。以下、製造工程を順次追いながら説明する。実施例2と同様、半導体基板1上に、バッファ層2および窒化物半導体積層体10を形成し、素子分離領域18、n型領域17、ソース電極13、ドレイン電極14を形成する。次に、CVD法あるいはスパッタ法などにより、絶縁保護膜12を堆積する。ここで、絶縁保護膜12は、例えば厚さ300nm程度のSiN膜などから構成される。続いて、フォトリソグラフィにより、第2ゲート領域16に相当する領域をパターニングし、ドライエッチングにより該領域の前記絶縁保護膜12を加工する。さらには、パターニングされた絶縁保護膜12をハードマスクにして、窒化物半導体積層体10をドライエッチングにより加工する。図7では、窒化物半導体積層体10の表面から窒化物半導体8まで加工した例を示したが、加工領域下に2組以上のヘテロ接合体が残っていればよい。次に、CVD法あるいはスパッタ法などにより、例えば厚さ300nm程度のSiO2膜などを堆積する。その後、ドライエッチングにより、前記SiO2膜をエッチバックすることで、保護絶縁膜12の開口部側壁に前記SiO2膜からなるサイドウォール19を形成する。続いて、前記保護絶縁膜12およびサイドウォール19をハードマスクに、ドライエッチングにより窒化物半導体積層体10を加工する図8。さらには、例えばフッ酸などを用いて選択的にウエットエッチングすることにより、前記サイドウォール19のみを除去でき、ゲート領域を段差形状に加工した窒化物半導体積層体10が得られる。この後、実施例2同様、ゲート絶縁膜11を堆積し、ゲート電極形成等を経て、本実施例の半導体装置が完成する。ただし、実施例1で述べたように、第1ゲート領域下にはヘテロ接合体が残っていなくともよく、第2ゲート領域下には、2組以上のヘテロ接合体が残っていることが望ましい。本実施例では、実施例2と異なり、フォトリソグラフィを追加せず第1ゲート電極領域を加工でき、製造工程を簡略化できる。さらに、本実施例の電界効果トランジスタのオン状態においては、キャリアが第1ゲート電極15下を通過後ただちに、第2ゲート電極16によって複数のヘテロ接合体中のキャリアを結合させることができ、よりオン抵抗が低減できる。また、電界効果トランジスタのオフ状態においては、図6に示されているように、ゲート電極をドレイン電極14側に庇状に形成することで、第1および第2ゲート電極15、16に対するドレイン電極14からの電界を緩和させることができ、オフ耐圧の向上も可能となる。本構成においても、実施例1および2同様、ノーマリオフ動作およびオン抵抗の低減を実現できる。