"第1主面および前記第1主面と反対面の第2主面を有し、炭化珪素からなる第1導電型の基板と、前記基板の前記第1主面上に形成された炭化珪素からなるエピタキシャル層と、前記エピタキシャル層の表面から所定の深さを有して、前記エピタキシャル層内に形成された前記第1導電型とは異なる第2導電型のボディ層と、前記ボディ層内に形成された前記第1導電型のソース領域と、前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層に位置するチャネル領域と、前記チャネル領域に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたゲート電極と、前記基板の前記第2主面から所定の深さを有して、前記基板に形成された前記第1導電型のドレイン領域と、を備え、前記ソース領域と前記チャネル領域との境界線上の前記ゲート絶縁膜側の第1端と、前記チャネル領域と前記ゲート絶縁膜との境界線上の前記ソース領域側の第2端とを有し、第1端と第2端が離れていることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、平面視において前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層に前記チャネル領域を有し、前記エピタキシャル層の表面から所定の深さを有して前記ボディ層内に前記ソース領域を有し、前記ソース領域が形成された前記エピタキシャル層の表面の位置が、前記ゲート絶縁膜と前記エピタキシャル層との界面の位置よりも低く、かつ、前記ソース領域の不純物濃度が最大値となる位置が、前記ソース領域が形成された前記エピタキシャル層の表面よりも深い位置にあることを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、前記ソース領域が形成された前記エピタキシャル層の表面の位置と、前記ゲート絶縁膜と前記エピタキシャル層との界面の位置との差は、0.01~0.15μmであることを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、前記ソース領域の不純物濃度の最大値は、前記ソース領域が形成された前記エピタキシャル層の表面から0.05μm以上深い位置にあることを特徴とする炭化珪素半導体装置。請求項4記載の炭化珪素半導体装置において、前記ソース領域の不純物濃度の最大値は、前記ソース領域が形成された前記エピタキシャル層の表面における不純物濃度よりも、10倍以上高いことを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、前記ソース領域の端部側面の前記チャネル領域には、前記第2導電型のポケット領域が形成されていることを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、前記チャネル領域と前記ソース領域との境に段差が形成され、前記段差のエッジ部分は5nm以上の曲率半径を有していることを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、前記ゲート絶縁膜は酸窒化珪素膜または酸窒化珪素膜を一部に含む積層膜であることを特徴とする炭化珪素半導体装置。請求項2記載の炭化珪素半導体装置において、さらに、前記エピタキシャル層の外周部に形成された前記第1導電型のガードリングと、を有し、前記ソース領域の不純物濃度分布と前記ガードリングの不純物濃度分布とが異なることを特徴とする炭化珪素半導体装置。第1主面および前記第1主面と反対面の第2主面を有し、炭化珪素からなる第1導電型の基板と、前記基板の前記第1主面上に形成された炭化珪素からなる第1エピタキシャル層と、前記第1エピタキシャル層の表面から所定の深さを有して、前記第1エピタキシャル層内に形成された前記第1導電型とは異なる第2導電型のボディ層と、前記ボディ層の表面から所定の深さを有して、前記ボディ層内に形成された前記第1導電型のソース領域と、前記ボディ層が形成されていない前記第1エピタキシャル層の表面上、および前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層の表面上に形成された前記第2導電型の第2エピタキシャル層と、平面視において前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層、および前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層の表面上の前記第2エピタキシャル層に位置するチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記基板の前記第2主面から所定の深さを有して、前記基板に形成された前記第1導電型のドレイン領域と、を備え、前記ソース領域が形成された前記第1エピタキシャル層の表面の位置が、前記ゲート絶縁膜と前記第2エピタキシャル層との界面の位置よりも低く、かつ、前記ソース領域の不純物濃度が最大値となる位置が、前記ソース領域が形成された前記第1エピタキシャル層の表面よりも深い位置にあることを特徴とする炭化珪素半導体装置。請求項10記載の炭化珪素半導体装置において、前記第2エピタキシャル層の厚さは0.05~0.2μmであることを特徴とする炭化珪素半導体装置。請求項10記載の炭化珪素半導体装置において、前記ソース領域の不純物濃度の最大値は、前記ソース領域が形成された前記第1エピタキシャル層の表面から0.05μm以上深い位置にあることを特徴とする炭化珪素半導体装置。請求項12記載の炭化珪素半導体装置において、前記ソース領域の不純物濃度の最大値は、前記ソース領域が形成された前記第1エピタキシャル層の表面における不純物濃度よりも、10倍以上高いことを特徴とする炭化珪素半導体装置。請求項10記載の炭化珪素半導体装置において、前記ゲート絶縁膜は酸窒化珪素膜または酸窒化珪素膜を一部に含む積層膜であることを特徴とする炭化珪素半導体装置。以下の工程を含む炭化珪素半導体装置の製造方法:a炭化珪素からなる第1導電型の基板の第1主面上に、炭化珪素からなる前記第1導電型のエピタキシャル層を形成する工程;b前記基板の前記第1主面とは反対面の第2主面に、前記基板の前記第2主面から第3深さを有する前記第1導電型のドレイン領域を形成する工程;c前記エピタキシャル層の表面から第1深さを有し、前記第1導電型とは異なる第2導電型のボディ層を前記エピタキシャル層内に形成する工程;d前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように第1マスクを形成して、前記第1マスクから露出する前記ボディ層が形成された前記エピタキシャル層を、前記エピタキシャル層の表面から前記第1深さよりも浅い第4深さまで掘る工程;e前記第1マスクから露出する前記ボディ層が形成された前記エピタキシャル層に前記第1導電型の不純物を注入して、前記エピタキシャル層の表面から前記第1深さよりも浅く、前記第4深さよりも深い第2深さを有する前記第1導電型のソース領域を形成する工程。請求項15記載の炭化珪素半導体装置の製造方法において、前記第4深さは、0.01~0.15μmであることを特徴とする炭化珪素半導体装置の製造方法。請求項15記載の炭化珪素半導体装置の製造方法において、前記c工程は、さらに、c1前記エピタキシャル層の表面上に第1絶縁膜を形成する工程;c2前記第1絶縁膜を第1ドライエッチングにより加工して、前記エピタキシャル層の表面上の前記ボディ層が形成されない領域に前記第1絶縁膜からなる第2マスクを形成する工程;c3前記第2マスクから露出する前記エピタキシャル層に前記第2導電型の不純物を注入して、前記第2導電型の前記ボディ層を前記エピタキシャル層内に形成する工程;を含み、前記d工程は、さらに、d1前記第2マスクを覆うように、前記エピタキシャル層の表面上に第2絶縁膜を形成する工程;d2前記第2絶縁膜を異方性の第2ドライエッチングにより加工して、前記第2マスクの側面に前記第2絶縁膜からなるサイドウォールを形成し、前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように前記第2マスクおよび前記サイドウォールからなる前記第1マスクを形成する工程;d3前記第1マスクから露出する前記ボディ層が形成された前記エピタキシャル層を、前記エピタキシャル層の表面から前記第1深さよりも浅い前記第4深さまで第3ドライエッチングにより掘る工程;を含むことを特徴とする炭化珪素半導体装置の製造方法。請求項17記載の炭化珪素半導体装置の製造方法において、前記c2工程における前記第1ドライエッチングにより、前記エピタキシャル層に形成される第1段差と、前記d3工程における前記第3ドライエッチングにより、前記エピタキシャル層に形成される第2段差とによって、チャネル領域のチャネル長が規定されることを特徴とする炭化珪素半導体装置の製造方法。請求項15記載の炭化珪素半導体装置の製造方法において、前記e工程の後、さらに、f前期第1マスクをマスクとして、前記ボディ層に前記第2導電型の不純物を注入して、前記ソース領域の端部側面の前記ボディ層に前記第2導電型のポケット領域を形成する工程;を含むことを特徴とする炭化珪素半導体装置の製造方法。請求項15記載の炭化珪素半導体装置の製造方法において、前記e工程の後、さらに、g高温水素雰囲気におけるエッチングを行う工程;を含むことを特徴とする炭化珪素半導体装置の製造方法。以下の工程を含む炭化珪素半導体装置の製造方法:a炭化珪素からなる第1導電型の基板の第1主面上に、炭化珪素からなる前記第1導電型の第1エピタキシャル層を形成する工程;b前記基板の前記第1主面とは反対面の第2主面に、前記基板の前記第2主面から第3深さを有する前記第1導電型のドレイン領域を形成する工程;c前記第1エピタキシャル層の表面から第1深さを有し、前記第1導電型とは異なる第2導電型のボディ層を前記第1エピタキシャル層内に形成する工程;d前記ボディ層内に前記第1導電型の不純物を注入して、前記第1エピタキシャル層の表面から前記第1深さよりも浅い第2深さを有する前記第1導電型のソース領域を形成する工程;e前記第1エピタキシャル層の表面上に、炭化珪素からなる前記第2導電型の第2エピタキシャル層を形成する工程;f前記第2エピタキシャル層をドライエッチングにより加工して、前記ボディ層が形成されていない前記第1エピタキシャル層の表面上、および前記ボディ層の端部と前記ソース領域の端部との間の前記ボディ層の表面上の前記第2エピタキシャル層を残す工程。請求項21記載の炭化珪素半導体装置の製造方法において、前記第2エピタキシャル層の厚さは、0.05~0.2μmであることを特徴とする炭化珪素半導体装置の製造方法。以下の工程を含む炭化珪素半導体装置の製造方法:a炭化珪素からなる第1導電型の基板の第1主面上に、炭化珪素からなる前記第1導電型のエピタキシャル層を形成する工程;b前記基板の前記第1主面とは反対面の第2主面に、前記基板の前記第2主面から第3深さを有する前記第1導電型のドレイン領域を形成する工程;c前記エピタキシャル層の表面から第1深さを有し、前記第1導電型とは異なる第2導電型のボディ層を前記エピタキシャル層内に形成する工程;d前記ボディ層内に前記第1導電型の不純物を注入して、前記エピタキシャル層の表面から前記第1深さよりも浅い第2深さを有する前記第1導電型のソース領域を形成する工程;e前記エピタキシャル層の表面から前記ボディ層を貫通するトレンチを前記ソース領域と第1距離を有して形成する工程。請求項23記載の炭化珪素半導体装置の製造方法において、前記第1距離は、0.01~0.10μmであることを特徴とする炭化珪素半導体装置の製造方法。しかしながら、DMIS構造のSiCパワーMISFETについては、埋め込みチャネルおよび自己整合により短チャネルを形成しても、以下に説明する種々の技術的課題が存在する。まず、埋め込みチャネルを形成した場合の課題について説明する。埋め込みチャネルは、チャネルとなる部位を含むボディ層をSiC基板に形成した後、ボディ層の導電型と異なる導電型の不純物をボディ層の表層部に注入することにより、チャネルをSiC基板とゲート絶縁膜との界面よりも深い位置に形成する技術である。一般には、p型不純物、例えばアルミニウムAlまたはホウ素BがSiC基板に注入されて、p型の導電性を示すボディ層が形成される。その後、n型不純物、例えば窒素NまたはリンPがボディ層の表層部にカウンター注入されて、ボディ層の表層部にp-型、真性、またはn-型のいずれかの導電性を示すカウンター層が形成されることにより、埋め込みチャネルは形成される。埋め込みチャネルを形成した場合、チャネルの位置をSiC基板とゲート絶縁膜との界面から離れた位置に形成することができるので、チャネル移動度およびキャリア注入速度を大きくすることができる。しかし、ゲート電圧が閾値電圧よりも高くなると、チャネルの位置はSiC基板とゲート絶縁膜との界面に引き寄せられる。そのため、ゲートオーバー電圧が大きくなるとチャネル移動度が大幅に低下するという問題が生じる。また、上記現象を抑制するために、カウンター注入されるn型不純物の注入量を増やすと、ボディ層の表層部がよりn型化するために閾値電圧が低くなり、ノーマリーオン型のMISFETが形成されるという弊害が生じる。次に、自己整合により短チャネルを形成した場合の課題について説明する。前述したように、自己整合による短チャネルの形成は、低チャネル移動度を補う方法として有用であることに加えて、2回の露光により生じる合わせずれの問題を回避できる利点を有している。しかし、極端な短チャネル化を進めると、閾値電圧の低下を引き起こすという弊害が生じる。一方、トレンチ構造のSiCパワーMISFETにおいては、チャネル長はボディ層の深さで規定され、短チャネル化は閾値電圧の低下だけではなく、耐圧不良の問題も引き起こす。また、トレンチ構造のSiCパワーMISFETにおける埋め込みチャネルの形成は、DMIS構造のSiCパワーMISFETと比較してパンチスルーを起こしやすく、やはり閾値電圧の低下だけではなく、耐圧不良の問題を引き起こす。このように、トレンチ構造のSiCパワーMISFETにおいては、チャネル移動度を向上させることが、DMIS構造のSiCパワーMISFETに比べて難しい。本発明の目的は、炭化珪素半導体装置において、閾値電圧を低下させることなく、チャネル移動度およびキャリア注入速度を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、第1導電型のSiC基板と、SiC基板の表面上に形成された第1導電型のSiCエピタキシャル層と、SiCエピタキシャル層の表面から所定の深さを有して、SiCエピタキシャル層内に形成された第1導電型とは異なる第2導電型のボディ層と、SiCエピタキシャル層の表面から所定の深さを有して、ボディ層内に形成された第1導電型のソース領域と、平面視においてボディ層の端部とソース領域の端部との間のボディ層に位置するチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、SiC基板の裏面から所定の深さを有して、SiC基板に形成された第1導電型のドレイン領域と、を備える炭化珪素半導体装置であって、ソース領域が形成されたSiCエピタキシャル層の表面の位置が、ゲート絶縁膜とSiCエピタキシャル層との界面の位置よりも低く、かつ、ソース領域の不純物濃度が最大値となる位置が、ソース領域が形成されたSiCエピタキシャル層の表面よりも深い位置にある。この実施の形態は、炭化珪素半導体装置の製造方法であって、第1導電型のSiC基板の表面上に、第1導電型のSiCエピタキシャル層を形成する工程と、SiC基板の裏面に、SiC基板の裏面から第3深さを有する第1導電型のドレイン領域を形成する工程と、SiCエピタキシャル層の表面から第1深さを有し、第1導電型とは異なる第2導電型のボディ層をSiCエピタキシャル層内に形成する工程と、SiCエピタキシャル層の表面上に、ボディ層の一部を覆うようにマスクを形成して、マスクから露出するボディ層が形成されたSiCエピタキシャル層を、SiCエピタキシャル層の表面から第1深さよりも浅い第4深さまで掘る工程と、マスクから露出するボディ層が形成されたSiCエピタキシャル層に第1導電型の不純物を注入して、SiCエピタキシャル層の表面から第1深さよりも浅く、第4深さよりも深い第2深さを有する第1導電型のソース領域を形成する工程とを有するものである。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。炭化珪素半導体装置において、閾値電圧を低下させることなく、チャネル移動度およびキャリア注入速度を向上させることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1≪炭化珪素半導体装置≫本発明の実施の形態1による炭化珪素半導体装置について図1~図3を用いて説明する。図1は複数のSiCパワーMISFETにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図2はSiCパワーMISFETの要部断面図、図3はSiCパワーMISFETの一部を拡大して示す模式断面図である。炭化珪素半導体装置を構成するSiCパワーMISFETは、垂直ドレイン型MISFET、いわゆる一般にDMISFETと呼ばれるDMIS構造のMISFETである。図1に示すように、炭化珪素半導体装置を搭載する半導体チップ1は、複数のnチャネル型のSiCパワーMISFETが並列接続されたアクティブ領域SiCパワーMISFET形成領域2と、平面視において上記アクティブ領域2を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域2を囲むように形成された複数のp型のフローティングフィールドリミッティングリングFloatingFieldLimitedRing:FLR3と、さらに平面視において上記複数のp型のフローティングフィールドリミッティングリング3を囲むように形成されたn型のガードリング4が形成されている。n型のSiCエピタキシャル基板のアクティブ領域の表面側に、SiCパワーMISFETのゲート電極、n型のソース領域、チャネル領域等が形成され、SiCエピタキシャル基板の裏面側に、SiCパワーMISFETのn型のドレイン領域が形成されている。複数のp型のフローティングフィールドリミッティングリング3をアクティブ領域2の周辺に形成することにより、オフ時において、最大電界部分が順次外側のp型のフローティングフィールドリミッティングリング3へ移り、最外周のp型のフローティングフィールドリミッティングリング3で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図1では、3つのp型のフローティングフィールドリミッティングリング3が形成されている例を図示しているが、これに限定されるものではない。また、n型のガードリング4は、アクティブ領域2に形成されたSiCパワーMISFETを保護する機能を有する。アクティブ領域2内に形成された複数のSiCパワーMISFETのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線ゲートバスラインによって、全てのSiCパワーMISFETのゲート電極はゲート配線用電極5と電気的に接続している。また、複数のSiCパワーMISFETのそれぞれのソース領域は、複数のSiCパワーMISFETを覆う層間絶縁膜に形成された開口部6を通じてソース配線用電極7と電気的に接続している。ゲート配線用電極5とソース配線用電極7とは互いに離間して形成されており、ソース配線用電極7は、ゲート配線用電極5が形成された領域を除いて、アクティブ領域2のほぼ全面に形成されている。また、n型のSiCエピタキシャル基板の裏面側に形成されたn型のドレイン領域は、n型のSiCエピタキシャル基板の裏面全面に形成されたドレイン配線用電極と電気的に接続している。次に、本実施の形態1によるSiCパワーMISFETの構造を、図2を用いて説明する。SiCからなるn型のSiC基板101の表面第1主面上に、SiC基板101よりも不純物濃度の低いSiCからなるn-型のエピタキシャル層102が形成されており、n型のSiC基板101とn-型のエピタキシャル層102とからSiCエピタキシャル基板103が構成されている。n-型のエピタキシャル層102の厚さは、例えば5~20μm程度である。n-型のエピタキシャル層102の表面から所定の深さを有して、n-型のエピタキシャル層102内にはp型のボディ層ウェル領域105が形成されている。さらに、n-型のエピタキシャル層102の表面から所定の深さを有して、p型のボディ層105内にはn型のソース領域110が形成されている。p型のボディ層105のn-型のエピタキシャル層102の表面からの深さは、例えば0.5~2μm程度であり、n型のソース領域110のn-型のエピタキシャル層102の表面からの深さは、例えば0.1~0.5μm程度である。さらに、p型のボディ層105のn型のソース領域110が形成されていない領域にはp型のボディ層105の電位を固定するp層112が形成されている。隣り合うp型のボディ層105に挟まれた領域はJFET領域102aとして機能する部位である。また、平面視においてp型のボディ層105の端部JFET領域102aとp型のボディ層105との界面とn型のソース領域110の端部との間に位置するp型のボディ層105がチャネル領域107として機能する部位である。また、n型のソース領域110の端部側面のボディ層105チャネル領域107には、閾値電圧を調整するためのp型のポケット領域111が形成されている。このp型のポケット領域111のみでは閾値電圧の調整が難しい場合には、チャネル領域107の表層部にn型不純物、例えば窒素またはリンをカウンター注入してもよい。SiC基板101の裏面第2主面から所定の深さを有して、n型のドレイン領域104が形成されている。なお、-およびは、導電型がn型またはp型の相対的な不純物濃度を表記した符号であり、例えばn-、n、nの順にn型不純物の不純物濃度は高くなる。n型のSiC基板101の不純物濃度の好ましい範囲は、例えば1×1018~1×1021cm-3、n-型のエピタキシャル層102の不純物濃度の好ましい範囲は、例えば1×1014~1×1017cm-3、p型のボディ層105の不純物濃度の好ましい範囲は、例えば1×1016~1×1019cm-3、n型のソース領域110の不純物濃度の好ましい範囲は、例えば1×1019~1×1021cm-3、p層112の不純物濃度の好ましい範囲は、例えば1×1019~1×1021cm-3の範囲である。チャネル領域107上にはゲート絶縁膜116が形成され、ゲート絶縁膜116上にはゲート電極GEが形成されており、これらゲート絶縁膜116およびゲート電極GEは層間絶縁膜119により覆われている。さらに、層間絶縁膜119に形成された開口部の底面ではn型のソース領域110の一部およびp層112が露出し、これら表面に金属シリサイド層122が形成されている。さらに、n型のソース領域110の一部およびp層112は、金属シリサイド層122を介してソース配線用電極125が電気的に接続され、n型のドレイン領域104には、金属シリサイド層123を介してドレイン配線用電極124に電気的に接続されている。図示は省略するが、同様に、ゲート電極GEは、ゲート配線用電極に電気的に接続されている。ソース配線用電極125には外部からソース電位が印加され、ドレイン配線用電極124には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。次に、本実施の形態1によるSiCパワーMISFETの構成の特徴を、図3を用いて説明する。図3に示すように、n型のソース領域が形成されたn-型のエピタキシャル層の表面の位置図3中に示す位置1がゲート絶縁膜とn-型のエピタキシャル層との界面の位置図3中に示す位置2よりも低く、かつ、n型のソース領域を構成するn型不純物の不純物濃度分布の最大値がn型のソース領域が形成されたn-型のエピタキシャル層の表面よりも深くに位置するように、n型のソース領域が形成されている。n-型のエピタキシャル層の表面を掘り込むことによって、n型のソース領域が形成されたn-型のエピタキシャル層の表面の位置をゲート絶縁膜とn-型のエピタキシャル層との界面の位置よりも低くしており、n型のソース領域が形成されたn-型のエピタキシャル層の表面の位置と、ゲート絶縁膜とn-型のエピタキシャル層との界面の位置との差は、例えば0.01~0.15μm程度である。これにより、n型のソース領域とチャネル領域との境界線上のゲート絶縁膜側の第1端と、チャネル領域とゲート絶縁膜との境界線上のn型のソース領域側の第2端とが離れて、チャネル領域とn型のソース領域との境に段差第2段差が形成される。なお、p型のボディ層を形成する際のエッチング工程においてもn-型のエピタキシャル層の表面が削れるエッチング条件によってはn-型のエピタキシャル層の表面が削れない場合もある。そのため、p型のボディ層が形成されるn-型のエピタキシャル層の表面の位置がJFET領域となるn-型のエピタキシャル層の表面の位置よりも、例えば0~0.05μm程度低くなり、p型のボディ層の端部に段差第1段差が形成される。このように、n型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とn-型のエピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびn型のソース領域からチャネル領域へキャリアが注入される速度に対する影響を低減することができる。また、チャネル領域は、後述するように自己整合によって形成されており、短チャネル化が可能である。短チャネル化により、チャネル移動度を向上することができる。前述したように、極端な短チャネル化は閾値電圧の低下を招くことが懸念されるが、本実施の形態1では、n型のソース領域の端部側面のボディ層チャネル領域にp型のポケット領域を形成することにより、閾値電圧の低下を抑制することができる。また、チャネル領域とn型のソース領域との境に形成される段差第2段差のエッジ部分は丸められており、このエッジ部分は、例えば5nm以上の曲率半径を有している。このように、チャネル領域とn型のソース領域との境に形成される段差のエッジ部分を丸めることにより、電界集中を回避することができて、ゲート絶縁膜の破壊耐圧の低下等を防ぐことができる。≪炭化珪素半導体装置の製造方法≫本発明の実施の形態1による炭化珪素半導体装置の製造方法について図4~図21を用いて工程順に説明する。図4~図21は炭化珪素半導体装置のSiCパワーMISFET形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。なお、図4~図21の周辺形成領域には、2つのフローティングフィールドリミッティングリングを記載している。まず、図4に示すように、4H-SiC基板101を用意する。SiC基板101には、n型不純物が導入されている、このn型不純物は、例えば窒素であり、このn型不純物の不純物濃度は、例えば1×1018~1×1021cm-3の範囲である。また、SiC基板101はSi面とC面との両面を有するが、SiC基板101の表面はSi面またはC面のどちらでもよい。次に、SiC基板101の表面第1主面にエピタキシャル成長法によりSiCのn-型のエピタキシャル層102を形成する。エピタキシャル層102には、SiC基板101の不純物濃度よりも低いn型不純物が導入されている。エピタキシャル層102の不純物濃度はSiCパワーMISFETの素子定格に依存するが、例えば1×1014~1×1017cm-3の範囲である。また、エピタキシャル層102の厚さは、例えば5~20μmである。以上の工程により、SiC基板101およびエピタキシャル層102からなるSiCエピタキシャル基板103が形成される。次に、SiC基板101の裏面第2主面から所定の深さ第3深さを有して、SiC基板101の裏面にn型のドレイン領域104を形成する。ドレイン領域104の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、図5に示すように、エピタキシャル層102の表面上に、例えばプラズマCVDChemicalVaporDeposition法により絶縁膜、例えばSiO2膜106を堆積する。SiO2膜106の厚さは、例えば1~3μm程度である。続いて、レジストパターンをマスクとして、SiO2膜106をドライエッチング法により加工することにより、SiO2膜106からなるハードマスクHM1をエピタキシャル層102の表面上に形成する。SiCパワーMISFET形成領域におけるハードマスクHM1の幅は、例えば1~5μm程度である。この際、前述の図3を用いて説明したように、エピタキシャル層102の表面が0~5nm程度削れて、ハードマスクHM1の側面下のエピタキシャル層102に第1段差が形成される。次に、エピタキシャル層102にp型不純物、例えばAlをイオン注入する。これにより、エピタキシャル層102のSiCパワーMISFET形成領域にp型のボディ層105を形成し、周辺形成領域にp型のフローティングフィールドリミッティングリング以下、リングと記す105aを形成する。ボディ層105およびリング105aのエピタキシャル層102の表面からの深さ第1深さは、例えば0.5~2μm程度である。また、ボディ層105およびリング105aの不純物濃度は、例えば1×1016~1×1019cm-3の範囲である。SiCパワーMISFET形成領域において、ハードマスクHM1の下隣り合うボディ層105の間のp型不純物がイオン注入されないエピタキシャル層102がJFET領域102aとなる。ここで、周辺形成領域のリング105aが形成された領域では、隣り合うハードマスクHM1の間隔が、SiCパワーMISFET形成領域に形成された隣り合うハードマスクHM1の間隔よりも狭くなっている。周辺形成領域のリング105aが形成された領域における隣り合うハードマスクHM1の間隔は、例えばチャネル長の2倍未満である。また、周辺形成領域の終端部はハードマスクHM1により覆われており、ボディ層105およびリング105aは形成されない。これにより、フローティングフィールドリミッティンングリング構造を形成することができる。終端部の構造としては、これに限定されるものではなく、例えばジャンクションターミネーションエクステンションJunctionTerminationExtension:JTE構造であってもよい。次に、図6に示すように、ハードマスクHM1を覆うように、エピタキシャル層102の表面上に、例えばプラズマCVD法により絶縁膜、例えばSiO2膜108を堆積する。SiO2膜108の厚さは、所望するチャネル長によって設定される。ここで、周辺形成領域のリング105aが形成された領域では、隣り合うハードマスクHM1の間をSiO2膜108によって完全に埋め込む。次に、図7に示すように、SiCパワーMISFET形成領域における隣り合うハードマスクHM1の間であって、ボディ層105の電位を固定する領域後の工程においてソース領域を形成しない領域のSiO2膜108上にレジストパターン109を形成する。次に、図8に示すように、レジストパターン109をマスクとして、SiO2膜108を異方性のドライエッチング法により加工して、後の工程においてソース領域を形成する領域のSiO2膜108を除去する。同時に、ハードマスクHM1の側面にはSiO2膜108からなるサイドウォールSWを形成する。その後、レジストパターン109を除去する。ここで、周辺形成領域のリング105aが形成された領域では、隣り合うハードマスクHM1の間に埋め込まれたSiO2膜108は除去されずに残るので、エピタキシャル層102は露出しない。なお、リング105aの幅を、例えばチャネル長の2倍以上とするレイアウトの場合は、隣り合うハードマスクHM1の間のSiO2膜108が除去される可能性がある。この場合には、周辺形成領域においてリング105aが形成された領域をレジストパターン109により覆っておく。これにより、エピタキシャル層102の露出を防止することができる。次に、図9に示すように、ハードマスクHM1、サイドウォールSW、およびSiO2膜108をマスクとして、露出したエピタキシャル層102をドライエッチング法によって掘ることにより、後の工程においてソース領域を形成する領域のエピタキシャル層102の表面を、他の領域のエピタキシャル層102の表面よりも低くする。掘る深さ第4深さとしては、例えば0.01~0.15μm程度である。従って、前述の図3に示したように、サイドウォールSWの側面下のエピタキシャル層102に第2段差が形成される。周辺形成領域では、エピタキシャル層102の表面は露出していないので、エピタキシャル層102は掘られていない。次に、図10に示すように、エピタキシャル層102にn型不純物、例えば窒素をイオン注入して、n型のソース領域110を形成する。ソース領域110のエピタキシャル層102の表面からの深さ第2深さは、ボディ層105のエピタキシャル層102の表面からの深さ第1深さよりも浅く、例えば0.1~0.5μm程度である。ソース領域110の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。上記n型不純物は、サイドウォールSW下のエピタキシャル層102にはイオン注入されておらず、このサイドウォールSW下のボディ層105がチャネル領域107となる。言い換えると、ボディ層105を形成する工程で形成される第1段差0~5nmとソース領域110を形成する工程で形成される第2段差0.01~0.15μmとの間のボディ層105がチャネル領域107となる。従って、第1段差と第2段差とに挟まれたチャネル領域107が形成されて、そのチャネル長は第1段差と第2段差とによって規定することができる。また、DMIS構造のSICパワーMISFETでは、JFET領域102aを挟んで2つのチャネル領域107が形成されるが、この2つのチャネル領域107は自己整合によって形成される。従って、JFET領域102aを挟む一方のチャネル領域107のチャネル長と他方のチャネル領域107のチャネル長との差は、露光装置における位置合わせマージンよりも小さくすることができる。前述の図3を用いて説明したように、ソース領域110からチャネル領域107へキャリアを注入する注入端はソース領域110が形成されたエピタキシャル層102の表面から深い位置に形成することが望ましい。例えばソース領域110が形成されたエピタキシャル層102の表面から0.05μm以上深い位置における不純物濃度が、ソース領域110が形成されたエピタキシャル層102の表面における不純物濃度よりも10倍以上高いことが望ましい。このような所望するソース領域110の不純物濃度分布を得るために、上記n型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。なお、周辺形成領域のエピタキシャル層102の表面上にはハードマスクHM1またはSiO2膜108が形成されているので、周辺形成領域のエピタキシャル層102にはソース領域110を形成するためのn型不純物はイオン注入されていない。次に、図11に示すように、ソース領域110の端部側面のボディ層105チャネル領域107に、閾値電圧を調整するためのp型不純物、例えばAlをイオン注入して、p型のポケット領域111を形成する。ポケット領域111の不純物濃度は、例えば1×1016~1×1021cm-3の範囲である。上記p型不純物は、チャネル領域107の表面近傍にイオン注入されるため、注入エネルギーは、例えば100keV以下が望ましい。注入角度はエピタキシャル層102の法線から30~60度程度傾いた角度が望ましい。また、SiCパワーMISFETの構造にも依存するが、全てのソース領域110の端部側面のボディ層105チャネル領域107に均一にイオン注入するために、2~4方向からイオン注入することが望ましい。次に、図12に示すように、ハードマスクHM1、サイドウォールSW、およびSiO2膜108を除去した後、エピタキシャル層102の表面上に、例えばプラズマCVD法により絶縁膜、例えばSiO2膜113を堆積する。SiO2膜113の厚さは、例えば0.5~2μm程度である。続いて、レジストパターンをマスクとして、SiO2膜113をドライエッチング法により加工することにより、SiO2膜113からなるハードマスクHM2を形成する。このハードマスクHM2には、ボディ層105の電位を固定する領域となるエピタキシャル層102の表面を露出するための開口部が設けられている。次に、ハードマスクHM2をマスクとして、エピタキシャル層102にp型不純物、例えばAlをイオン注入して、ボディ層105の電位を固定する領域にp層112を形成する。p層112の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、図13に示すように、ハードマスクHM2を除去した後、エピタキシャル層102の表面上に、例えばプラズマCVD法により絶縁膜、例えばSiO2膜115を堆積する。SiO2膜115の厚さは、例えば0.2~5μm程度である。続いて、レジストパターンをマスクとして、SiO2膜115をドライエッチング法により加工することにより、SiO2膜115からなるハードマスクHM3を形成する。このハードマスクHM3には、ガードリングが形成される周辺形成領域の一部領域に開口部が設けられている。次に、ハードマスクHM3をマスクとして、エピタキシャル層102にn型不純物、例えば窒素をイオン注入して、n型のガードリング114を形成する。ガードリング114の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。ガードリング114の不純物濃度分布は、ソース領域110の不純物濃度分布に合わせる必要はなく、所望する素子定格を得るために設定することができる。次に、ハードマスクHM3を除去した後、図示は省略するが、SiCエピタキシャル基板103の表面上および裏面上に、例えばプラズマCVD法により炭素膜を堆積する。炭素膜の厚さは、例えば0.03μm程度である。この炭素膜により、SiCエピタキシャル基板103の表面および裏面を被覆した後、SiCエピタキシャル基板103に1500°C以上の温度で2~3分程度の熱処理を施す。これにより、SiCエピタキシャル基板103にイオン注入した各不純物の活性化を行う。熱処理後は、炭素膜を、例えば酸素プラズマ処理により除去する。ところで、SiCエピタキシャル基板103では、不純物の活性化の熱処理には1500°C以上の温度が要求される。しかし、1500°Cの温度を超えると、SiCエピタキシャル基板103の表面および裏面から、Si原子またはイオン注入した各不純物の離脱が起きる。そこで、熱処理の際には、SiCエピタキシャル基板103の表面および裏面を炭素膜により被覆することにより、上記問題を回避している。一方、SiCエピタキシャル基板103の表面および裏面を炭素膜により被覆したことにより、SiCエピタキシャル基板103の表面近傍および裏面近傍には炭素が余剰に入った層が形成される。この層を除去するために、不純物の活性化の熱処理の後、高温水素雰囲気においてSiCエピタキシャル基板103の表面および裏面をエッチングする。このエッチングの温度は、例えば1000°C以上が望ましい。また、このエッチングにより、先の工程おいてボディ層105チャネル領域107とソース領域110との境に形成された第2段差のエッジ部分を丸めることができる。このエッジ部分の曲率半径は、例えば5nm以上が望ましい。次に、図14に示すように、NOガスを用いてエピタキシャル層102の表面にSiON膜を形成し、このSiON膜上に、例えば熱CVD法によりSiO2膜を形成して、SiON膜とSiO2膜との積層膜を形成する。この積層膜は、ゲート絶縁膜116として機能する。ゲート絶縁膜116の厚さは、例えば0.05~0.15μm程度である。ここでは、ゲート絶縁膜116をSiON膜とSiO2膜との積層膜により構成したが、SiON膜のみによって構成してもよい。次に、ゲート絶縁膜116上に、p型の多結晶Si膜118を形成する。多結晶Si膜118の厚さは、例えば0.2~0.5μm程度である。次に、図15に示すように、レジストパターン117をマスクとして、多結晶Si膜118をドライエッチング法により加工して、ゲート電極GEを形成する。次に、図16に示すように、レジストパターン117を除去した後、エピタキシャル層102の表面上にゲート電極GEおよびゲート絶縁膜116を覆うように、例えばプラズマCVD法により層間絶縁膜119を形成する。続いて、層間絶縁膜119を、例えば1000°Cの温度で焼き締める。次に、図17に示すように、レジストパターン120をマスクとして、層間絶縁膜119およびゲート絶縁膜116をドライエッチング法により加工して、ソース領域110の一部およびp層112に達する開口部CONTを形成する。次に、図18に示すように、レジストパターン120を除去した後、エピタキシャル層102の表面上に層間絶縁膜119および開口部CONTの内部側面および底面を覆うように、例えばスパッタリング法により金属膜121、例えばニッケルNiを堆積する。金属膜121の厚さは、例えば0.02μm程度である。次に、図19に示すように、500~900°Cのシリサイド化熱処理を施すことにより、開口部CONTの底面において金属膜121とエピタキシャル層102とを反応させて、金属シリサイド層122、例えばニッケルシリサイドNiSi層を開口部CONTの底面に露出しているソース領域110の一部およびp層112のそれぞれの表面に形成する。続いて、未反応の金属膜121をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。次に、図示は省略するが、SiC基板101の裏面に、例えばスパッタリング法により金属膜を堆積する。この金属膜の厚さは、例えば0.1μm程度である。次に、図20に示すように、800~1200°Cのシリサイド化熱処理を施すことにより、上記金属膜とSiC基板101とを反応させて、SiC基板101の裏面側に形成されたドレイン領域104を覆うように金属シリサイド層123を形成する。続いて、金属シリサイド層123を覆うように、ドレイン配線用電極124を形成する。ドレイン配線用電極124の厚さは、例えば0.4μm程度である。次に、図示は省略するが、レジストパターンをマスクとして、層間絶縁膜119をドライエッチング法により加工して、ゲート電極GEに達する開口部を形成する。次に、図21に示すように、ソース領域110の一部およびp層112のそれぞれの表面に形成された金属シリサイド層122に達する開口部CONT、ならびにゲート電極GEに達する開口部の内部を含む層間絶縁膜119上に金属膜、例えばチタンTi膜と窒化チタンTiN膜とAl膜とからなる積層膜を堆積する。Al膜の厚さは、例えば2μm以上が好ましい。続いて、その金属膜を加工することにより、金属シリサイド層122を介してソース領域110の一部と電気的に接続するソース配線用電極125およびゲート電極GEと電気的に接続するゲート配線用電極図示は省略を形成する。その後、ソース配線用電極125およびゲート配線用電極にそれぞれ外部配線が電気的に接続される。このように、本実施の形態1によれば、ソース領域110が形成されたエピタキシャル層102の表面の位置がゲート絶縁膜116とエピタキシャル層102との界面の位置よりも低く、かつ、ソース領域110を構成するn型不純物の不純物濃度分布の最大値が、ソース領域110が形成されたエピタキシャル層102の表面よりも深くに位置するように、ソース領域110が形成されている。従って、ソース領域110からチャネル領域107へキャリアを注入する注入端を、ゲート絶縁膜116とエピタキシャル層102との界面から遠ざけることができるので、その界面に残留する炭素のチャネル移動度およびソース領域110端部のキャリア注入速度に対する影響を低減することができる。さらに、ボディ層105を形成する際のハードマスクHM1をドライエッチング法により形成するため、エピタキシャル層102の表面が0~0.05μm程度削られて、JFET領域102aとボディ層105との境に第1段差が形成される。さらに、ソース領域110が形成される領域のエピタキシャル層102の表面が0.01~0.15μm程度削られて、ボディ層105チャネル領域107とソース領域110との境に第2段差が形成される。従って、第1段差と第2段差とに挟まれたボディ層105にチャネル領域107が形成されて、そのチャネル長は第1段差と第2段差とによって規定することができる。この規定されたチャネル長を有するチャネル領域107は自己整合により形成されるので、短チャネルのチャネル領域107の形成は容易である。短チャネル化によって低下する閾値電圧は、ソース領域110の端部側面のボディ層105チャネル領域107に形成したp型のポケット領域111により抑制することができる。これらのことから、閾値電圧を低下させることなく、高チャネル移動度および高効率なキャリア注入を有するSiCパワーMISFETを実現することができる。実施の形態2本実施の形態2と前述した実施の形態1との相違点は、チャネル領域の形成方法である。すなわち、前述した実施の形態1では、チャネル領域を自己整合により形成したが、本実施の形態2では、チャネル領域を自己整合により形成していない。本実施の形態2による炭化珪素半導体装置の製造方法について図22~図26を用いて工程順に説明する。図22~図26は炭化珪素半導体装置のSiCパワーMISFET形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。前述した実施の形態1と同様にして、n型のSiC基板201の表面第1主面上にn-型のエピタキシャル層202を形成して、SiC基板201とエピタキシャル層202とからなるSiCエピタキシャル基板203を形成する。SiC基板201の不純物濃度は、例えば1×1018~1×1021cm-3の範囲であり、エピタキシャル層202の不純物濃度は、例えば1×1014~1×1017cm-3の範囲である。続いて、SiC基板201の裏面第2主面側にn型のドレイン領域204を形成する。ドレイン領域204の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、図22に示すように、例えばSiO2膜からなるハードパターンをマスクとして、エピタキシャル層202にp型不純物、例えばAlをイオン注入する。これにより、エピタキシャル層202の表面側のSiCパワーMISFET形成領域にp型のボディ層205を形成し、周辺形成領域にp型のリング205aを形成する。ボディ層205およびリング205aのエピタキシャル層202の表面からの深さ第1深さは、例えば0.5~2μm程度である。また、ボディ層205およびリング205aの不純物濃度は、例えば1×1016~1×1019cm-3の範囲である。SiCパワーMISFET形成領域において、上記ハードマスクの下隣り合うボディ層205の間のp型不純物がイオン注入されないエピタキシャル層202がJFET領域202aとなる。なお、上記ハードマスクをエピタキシャル層202の表面上に形成する際には、前述した実施の形態1と同様に、エピタキシャル層202の表面が0~5nm程度削れて、ハードマスクの側面下のエピタキシャル層202に第1段差が形成される。次に、図23に示すように、エピタキシャル層202の表面上に、例えばプラズマCVD法により絶縁膜、例えばSiO2膜215を堆積する。SiO2膜215の厚さは、例えば0.5~2μm程度である。続いて、レジストパターンをマスクとして、SiO2膜215をドライエッチング法により加工することにより、SiCパワーMISFET形成領域では後の工程においてソース領域を形成する領域、および周辺形成領域では後の工程においてガードリングを形成する領域のエピタキシャル層202の表面を露出させる。ここで、ボディ層205の端部からSiO2膜215によって覆われたボディ層205の一部が、チャネル領域207となる。続いて、露出したエピタキシャル層202の表面をドライエッチング法により掘ることにより、SiCパワーMISFET形成領域では後の工程においてソース領域を形成する領域および周辺形成領域では後の工程においてガードリングを形成する領域のエピタキシャル層202の表面を、他の領域のエピタキシャル層202の表面よりも低くする。掘る深さ第4深さとしては、例えば0.01~0.15μm程度である。次に、図24に示すように、エピタキシャル層202にn型不純物、例えば窒素をイオン注入して、n型のソース領域210およびn型のガードリング214を形成する。ソース領域210とガードリング214とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域210およびガードリング214のエピタキシャル層202の表面からの深さ第2深さは、例えば0.1~0.5μm程度である。ソース領域210およびガードリング214の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。前述の図3を用いて説明したように、ソース領域210からチャネル領域207へキャリアを注入する注入端はソース領域210が形成されたエピタキシャル層202の表面から深い位置に形成することが望ましい。例えばソース領域210が形成されたエピタキシャル層202の表面から0.05μm以上深い位置における不純物濃度が、ソース領域210が形成されたエピタキシャル層202の表面における不純物濃度よりも10倍以上高いことが望ましい。このような所望するソース領域210の不純物濃度分布を得るために、上記n型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。次に、図25に示すように、ソース領域210の端部側面のボディ層205チャネル領域207に、閾値電圧を調整するためのp型不純物、例えばAlをイオン注入して、p型のポケット領域211を形成する。ポケット領域211の不純物濃度は、例えば1×1016~1×1021cm-3の範囲である。上記p型不純物は、チャネル領域207の表面近傍にイオン注入されるため、注入エネルギーは、例えば100keV以下が望ましい。注入角度はエピタキシャル層202の法線から30~60度程度傾いた角度が望ましい。また、SiCパワーMISFETの構造にも依存するが、全てのソース領域210の端部側面のボディ層205チャネル領域207に均一にイオン注入するために、2~4方向からイオン注入することが望ましい。その後は、図26に示すように、前述した実施の形態1と同様にして、SiCパワーMISFET形成領域に、ボディ層205の電位を固定するp層212、ゲート絶縁膜216、およびゲート電極GE等を形成する。続いて、エピタキシャル層202の表面上に層間絶縁膜219を形成した後、層間絶縁膜219の所望する領域に開口部CONTを形成し、開口部CONTの底面に露出しているソース領域210の一部およびp層212のそれぞれの表面に金属シリサイド層222を形成する。続いて、SiC基板201の裏面側に形成されたドレイン領域204を覆うように金属シリサイド層223を形成した後、金属シリサイド層223を覆うように、ドレイン配線用電極224を形成する。続いて、ゲート電極GEに達する開口部図示は省略を層間絶縁膜219に形成した後、金属シリサイド層222を介してソース領域210の一部と電気的に接続するソース配線用電極225およびゲート電極GEと電気的に接続するゲート配線用電極図示は省略を形成する。このように、本実施の形態2によれば、前述した実施の形態1と同様に、ソース領域210が形成されたエピタキシャル層202の表面の位置がゲート絶縁膜216とエピタキシャル層202との界面の位置よりも低く、かつ、ソース領域210を構成するn型不純物の不純物濃度分布の最大値が、ソース領域210が形成されたエピタキシャル層202の表面よりも深くに位置するように、ソース領域210が形成されている。従って、ソース領域210からチャネル領域207へキャリアを注入する注入端を、ゲート絶縁膜216とエピタキシャル層202との界面から遠ざけることができるので、その界面に残留する炭素のチャネル移動度に対する影響を低減することができる。また、前述した実施の形態1と同様に、ボディ層205を形成する工程で形成される第1段差とソース領域210を形成する工程で形成される第2段差とに挟まれたチャネル領域207が形成されて、そのチャネル長は第1段差と第2段差とによって規定することができる。しかしながら、自己整合を用いてチャネル領域207を形成していないことから、前述した実施の形態1のSiCパワーMISFETよりも、チャネル長を短くすることができない。このため、前述した実施の形態1のSiCパワーMISFETよりもチャネル移動度の向上が図れない可能性はある。ただし、本実施の形態2による炭化珪素半導体装置では、ガードリング214をソース領域210と同じ工程で形成していることから、前述した実施の形態1の炭化珪素半導体装置よりも、その製造過程においてフォトリソグラフィ工程を減らすことができる。また、本実施の形態2による炭化珪素半導体装置の製造方法が、前述した実施の形態1による炭化珪素半導体装置の製造方法よりも容易であることから、製造コストの低減および製造歩留りの向上を図ることができる。実施の形態3本実施の形態3と前述した実施の形態1,2との相違点は、ソース領域が形成されたエピタキシャル層の表面の位置とゲート絶縁膜とエピタキシャル層との界面の位置とに差を設ける形成方法である。すなわち、前述した実施の形態1では、エピタキシャル層102の一部の表面をドライエッチング法により掘ることにより、ソース領域110が形成されたエピタキシャル層102の表面の位置をゲート絶縁膜116とエピタキシャル層102との界面の位置よりも低くしたが、本実施の形態3では、ソース領域を形成しないエピタキシャル層の表面上に、さらにエピタキシャル層を形成することにより、ソース領域が形成されたエピタキシャル層の表面の位置をゲート絶縁膜とエピタキシャル層との界面の位置よりも低くする。本実施の形態3によるSiCパワーMISFETの構成の特徴を、図27を用いて説明する。図27はSiCパワーMISFETの一部を拡大して示す模式断面図である。図27に示すように、n型のソース領域が形成されたn-型の第1エピタキシャル層の表面の位置がゲート絶縁膜とp型の第2エピタキシャル層との界面の位置よりも低く、かつ、n型のソース領域を構成するn型不純物の不純物濃度分布の最大値が、n型のソース領域が形成されたn-型の第1エピタキシャル層の表面よりも深くに位置するように、n型のソース領域が形成されている。すなわち、前述した実施の形態1,2において説明したSiCパワーMISFETとは異なり、n型のソース領域を形成しないn-型の第1エピタキシャル層の表面上に、SiCからなるp型の第2エピタキシャル層を形成することによって、n型のソース領域が形成されたn-型の第1エピタキシャル層の表面の位置をゲート絶縁膜とp型の第2エピタキシャル層との界面の位置よりも低くしている。p型の第2エピタキシャル層の厚さは、例えば0.05~0.2μm程度である。このように、n型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とp型の第2エピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度に対する影響を低減することができる。また、チャネル領域とn型のソース領域との境に形成される段差p型の第2エピタキシャル層の端部のエッジ部分は丸められており、このエッジ部分は、例えば5nm以上の曲率半径を有している。このように、チャネル領域とn型のソース領域との境に形成される段差のエッジ部分を丸めることにより、電界集中を回避することができて、ゲート絶縁膜の破壊耐圧の低下等を防ぐことができる。次に、本実施の形態3による炭化珪素半導体装置の製造方法について図28~図33を用いて工程順に説明する。図28~図33は炭化珪素半導体装置のSiCパワーMISFET形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。前述した実施の形態1と同様にして、n型のSiC基板301の表面第1主面上にn-型の第1エピタキシャル層302を形成して、SiC基板301と第1エピタキシャル層302とからなるSiCエピタキシャル基板303を形成する。SiC基板301の不純物濃度は、例えば1×1018~1×1021cm-3の範囲であり、第1エピタキシャル層302の不純物濃度は、例えば1×1014~1×1017cm-3の範囲である。続いて、SiC基板301の裏面第2主面側にn型のドレイン領域304を形成する。ドレイン領域304の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、図28に示すように、例えばSiO2膜からなるハードパターンをマスクとして、第1エピタキシャル層302にp型不純物、例えばAlをイオン注入する。これにより、第1エピタキシャル層302の表面側のSiCパワーMISFET形成領域にp型のボディ層305を形成し、周辺形成領域にp型のリング305aを形成する。ボディ層305およびリング305aの第1エピタキシャル層302の表面からの深さ第1深さは、例えば0.5~2μm程度である。また、ボディ層305およびリング305aの不純物濃度は、例えば1×1016~1×1019cm-3の範囲である。SiCパワーMISFET形成領域において、上記ハードマスクの下隣り合うボディ層305の間のp型不純物がイオン注入されない第1エピタキシャル層302がJFET領域302aとなる。なお、上記ハードマスクを第1エピタキシャル層302の表面上に形成する際には、前述した実施の形態1と同様に、第1エピタキシャル層302の表面が0~5nm程度削れて、ハードマスクの側面下の第1エピタキシャル層302に第1段差が形成される。次に、図29に示すように、第1エピタキシャル層302の表面上に、例えばプラズマCVD法により絶縁膜、例えばSiO2膜315を堆積する。SiO2膜315の厚さは、例えば0.5~2μm程度である。続いて、レジストパターンをマスクとして、SiO2膜315をドライエッチング法により加工することにより、SiCパワーMISFET形成領域では後の工程においてソース領域を形成する領域、および周辺形成領域では後の工程においてガードリングを形成する領域の第1エピタキシャル層302の表面を露出させる。ここで、ボディ層305の端部からSiO2膜315によって覆われたボディ層305の一部が、第1チャネル領域307aとなる。SiO2膜315をドライエッチング法により加工する際、第1エピタキシャル層302の一部が削れるが、削れ量は極力抑えることが望ましい。具体的には、5nm以下に抑えることが望ましい。次に、図30に示すように、第1エピタキシャル層302にn型不純物、例えば窒素をイオン注入して、n型のソース領域310およびn型のガードリング314を形成する。ソース領域310とガードリング314とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域310およびガードリング314の第1エピタキシャル層302の表面からの深さ第2深さは、例えば0.1~0.5μm程度である。ソース領域310およびガードリング314の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。前述の図27を用いて説明したように、ソース領域310からチャネル領域307へキャリアを注入する注入端はソース領域310が形成された第1エピタキシャル層302の表面から深い位置に形成することが望ましい。例えばソース領域310が形成された第1エピタキシャル層302の表面から0.05μm以上深い位置における不純物濃度が、ソース領域310が形成された第1エピタキシャル層302の表面における不純物濃度よりも10倍以上高いことが望ましい。このような所望するソース領域310の不純物濃度分布を得るために、上記n型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。次に、図31に示すように、SiO2膜315を除去した後、第1エピタキシャル層302の表面上にp型の第2エピタキシャル層326を形成する。第2エピタキシャル層326は、熱CVD法により形成される。成膜条件としては、ステップフロー成膜条件が望ましく、例えば原料ガスはシランSiH4およびプロパンC3H8、キャリアガスは水素H2ガス、温度は1200°Cを例示することができる。第2エピタキシャル層326に注入されるp型不純物は、例えばAlであり、第2エピタキシャル層326の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。また、第2エピタキシャル層326の厚さは、例えば0.05~0.2μm程度が望ましい。なお、第2エピタキシャル層326を形成する際、ボディ層305を形成する工程において第1エピタキシャル層302の表面に形成された第1段差は均されて、第2エピタキシャル層326の表面に及ぼす第1段差の影響はほとんど現れない。次に、図32に示すように、レジストパターン327をマスクとして、第2エピタキシャル層326をドライエッチング法により加工することにより、SiCパワーMISFET形成領域のボディ層305が形成されていない第1エピタキシャル層302JFET領域302aの表面上、およびボディ層305の端部とソース領域310の端部とに挟まれたボディ層305第1チャネル領域307aの表面上を残して、それ以外の第2エピタキシャル層326を除去する。ここで、第1チャネル領域307a上に位置する第2エピタキシャル層326が第2チャネル領域307bとなり、第1エピタキシャル層302に形成される第1チャネル領域307aと第2エピタキシャル層326に形成される第2チャネル領域307bとによってチャネル領域307が構成される。その後は、図33に示すように、前述した実施の形態1と同様にして、SiCパワーMISFET形成領域に、ボディ層305の電位を固定するp層312、ゲート絶縁膜316、およびゲート電極GE等を形成する。続いて、第1エピタキシャル層302の表面上に層間絶縁膜319を形成した後、層間絶縁膜319の所望する領域に開口部CONTを形成し、開口部CONTの底面に露出しているソース領域310の一部およびp層312のそれぞれの表面に金属シリサイド層322を形成する。続いて、SiC基板301の裏面側に形成されたドレイン領域304を覆うように金属シリサイド層323を形成した後、金属シリサイド層323を覆うように、ドレイン配線用電極324を形成する。続いて、ゲート電極GEに達する開口部図示は省略を層間絶縁膜319に形成した後、金属シリサイド層322を介してソース領域310の一部と電気的に接続するソース配線用電極325およびゲート電極GEと電気的に接続するゲート配線用電極図示は省略を形成する。このように、本実施の形態3によれば、前述した実施の形態1,2と同様に、ソース領域310が形成された第1エピタキシャル層302の表面の位置がゲート絶縁膜316と第2エピタキシャル層326との界面の位置よりも低く、かつ、ソース領域310を構成するn型不純物の不純物濃度分布の最大値が、ソース領域310が形成された第1エピタキシャル層302の表面よりも深くに位置するように、ソース領域310が形成されている。従って、ソース領域310からチャネル領域307へキャリアを注入する注入端を、ゲート絶縁膜316と第2エピタキシャル層326との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびキャリア注入速度に対する影響を低減することができる。また、本実施の形態3による炭化珪素半導体装置では、チャネル領域307の一部を構成する第2エピタキシャル層326を、ドーパントガスとして不純物を注入するエピタキシャル成長により形成しているので、不純物を注入する際にチャネル領域307へ及ぼすダメージがない。これにより、炭化珪素半導体装置の信頼性の向上および表面散乱によるキャリア移動度の低下を抑制することができる。実施の形態4本実施の形態4と前述した実施の形態1,2,3との相違点は、トレンチ構造を設ける形成方法である。すなわち、前述した実施の形態1では、ゲート絶縁膜116は炭化珪素エピタキシャル基板103の表面に設けられているが、本実施の形態4では、ゲート絶縁膜は炭化珪素エピタキシャル基板に垂直に設けられたトレンチの側壁に設けられる。さらに、ソース領域はゲート絶縁膜とトレンチ面トレンチの側壁との界面から離れている。言い換えると、ソース領域とチャネル領域との境界線上のゲート絶縁膜側の第1端と、チャネル領域とゲート絶縁膜との境界線上のソース領域側の第2端とが離れている。本実施の形態4によるSiCパワーMISFETの構成の特徴を、図34を用いて説明する。図34はトレンチ構造のSiCパワーMISFETの一部を拡大して示す模式断面図である。図34に示すように、n型のソース領域がトレンチ面に形成されたゲート絶縁膜と離れるように、n型のソース領域が形成されている。すなわち、前述した実施の形態1,2,3とは異なり、本実施の形態4はトレンチ構造のSiCパワーMISFETであるので、n型のソース領域の位置をトレンチ面に形成されたゲート絶縁膜と離すように形成することで、n型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とn-型のエピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度とキャリア注入速度に対する影響を低減することができる。n型のソース領域とトレンチ面に形成されたゲート絶縁膜との距離は、例えば0.00~0.1μm程度である。次に、本実施の形態4による炭化珪素半導体装置の製造方法について、図35~図45を用いて工程順に説明する。図35~図45は炭化珪素半導体装置のSiCパワーMISFET形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。まず、図35に示すように、前述した実施の形態1と同様にして、n型のSiC基板401の表面第1主面上にn-型のエピタキシャル層402を形成して、SiC基板401とエピタキシャル層402とからなるSiCエピタキシャル基板403を形成する。SiC基板401の不純物濃度は、例えば1×1018~1×1021cm-3の範囲であり、エピタキシャル層402の不純物濃度は、例えば1×1014~1×1017cm-3の範囲である。続いて、SiC基板401の裏面第2主面側にn型のドレイン領域404を形成する。ドレイン領域404の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、エピタキシャル層402の表面上に、例えばSiO2膜からなるハードマスクHM4を形成する。ハードマスクHM4の厚さは、例えば1~3μm程度である。次に、エピタキシャル層402にp型不純物、例えばAlをイオン注入する。これにより、エピタキシャル層402の表面側のSiCパワーMISFET形成領域にp型のボディ層405を形成し、周辺形成領域にp型のリング405aを形成する。ボディ層405およびリング405aのエピタキシャル層402の表面からの深さ第1深さは、例えば0.5~2μm程度である。次に、図36に示すように、ハードマスクHM4を除去した後、エピタキシャル層402の表面上に、例えばSiO2膜からなるハードマスクHM5を形成する。ハードマスクHM5をマスクとして、エピタキシャル層402にp型不純物、例えばAlをイオン注入して、ボディ層405の電位を固定する領域にp層406を形成する。p層406の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。次に、図37に示すように、ハードマスクHM5を除去した後、エピタキシャル層402の表面上に、例えばプラズマCVD法を用いて窒化シリコン膜407を堆積させる。窒化シリコン膜407の厚さは、例えば1~3μm程度である。次に、図38に示すように、レジストパターン408をマスクとして、窒化シリコン膜407をドライエッチング法により加工し、後の工程においてトレンチが形成される領域以外の領域に在る窒化シリコン膜407を除去する。その後、レジストパターン408を除去する。次に、図39に示すように、窒化シリコン膜407を覆うように、エピタキシャル層402の表面上に絶縁膜、例えばSiO2膜420を堆積する。SiO2膜420の厚さは、例えば0.05~0.01μm程度である。次に、図40に示すように、SiCパワーMISFET形成領域ではp層406以外の領域、および周辺形成領域では後の工程においてガードリングを形成する領域を露出するレジストパターン409を形成する。続いて、レジストパターン409をマスクとして、SiO2膜420を異方性のドライエッチング法により加工して、窒化シリコン膜407の側面にSiO2膜420からなるサイドウォールSWを形成する。続いて、エピタキシャル層402にn型不純物、例えば窒素をイオン注入して、n型のソース領域410およびn型のガードリング411を形成する。ソース領域410とガードリング411とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域410およびガードリング411のエピタキシャル層402の表面からの深さ第2深さは、例えば0.1~0.5μm程度である。ソース領域410およびガードリング411の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。その後、レジストパターン409を除去する。次に、図41に示すように、窒化シリコン膜407およびサイドウォールSWを覆うように、エピタキシャル層402の主面上に絶縁膜、例えばSiO2膜412を堆積させる。SiO2膜412の厚さは、窒化シリコン膜407の厚さと同程度であり、例えば1~3μm程度である。次に、図42に示すように、化学機械研磨ChemicalMechanicalPolishing:CMP法を用いて、窒化シリコン膜407の上部表面が現れるまで、SiO2膜412を研磨する。次に、図43に示すように、熱燐酸を用いたウェットエッチング法により、窒化シリコン膜407を除去する。この際、窒化シリコン膜407が選択的にエッチングされるので、エピタキシャル層402の表面後の工程においてトレンチが形成される領域が露出する。次に、図44に示すように、露出したエピタキシャル層402をドライエッチング法により加工してトレンチ421を形成する。トレンチ421のエピタキシャル層402の表面からの深さは、ボディ層405のエピタキシャル層402の表面からの深さよりも深くする。例えばトレンチ421のエピタキシャル層402の表面からの深さは、ボディ層405の表面からの深さよりも0~0.5μm程度深い。続いて、純水によって1/10程度に希釈されたフッ酸を用いてウェットエッチング法によりサイドウォールSW、SiO2膜412、およびSiO2膜420を除去する。続いて、高温水素雰囲気においてトレンチ421の底部表面をエッチングする。このエッチングの温度は、例えば1000°C以上が望ましい。また、このエッチングにより、トレンチ421の底部のエッジ部分を丸めることができる。次に、図45に示すように、前述した実施の形態1と同様にして、SiCパワーMISFET形成領域に、ゲート絶縁膜413およびゲート電極GE等を形成する。このゲート絶縁膜413とボディ層405との界面に沿ったボディ層405の一部がチャネル領域414となる。続いて、エピタキシャル層402の表面上に層間絶縁膜415を形成した後、層間絶縁膜415の所望する領域に開口部CONTを形成し、開口部CONTの底面に露出しているソース領域410の一部およびp層406のそれぞれの表面に金属シリサイド層416を形成する。続いて、SiC基板401の裏面側に形成されたドレイン領域404を覆うように金属シリサイド層417を形成した後、金属シリサイド層417を覆うように、ドレイン配線用電極418を形成する。続いて、ゲート電極GEに達する開口部図示は省略を層間絶縁膜415に形成した後、金属シリサイド層416を介してソース領域410の一部と電気的に接続するソース配線用電極419およびゲート電極GEと電気的に接続するゲート配線用電極図示は省略を形成する。このように、本実施の形態4に示したSiCパワーMISFEEは、前述した実施の形態1,2,3とは異なりトレンチ構造のSiCパワーMISFEEである。しかし、ソース領域410はゲート絶縁膜413とボディ層405との界面から離れた位置に形成されている。従って、前述した実施の形態1,2,3と同様に、ソース領域410からチャネル領域414へキャリアを注入する注入端を、ゲート絶縁膜413とボディ層405との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびキャリア注入速度に対する影響を低減することができる。また、本実施の形態4によるトレンチ構造のSiCパワーMISFETでは、4H-SiC基板の水平面よりもチャネル移動度が高い4H-SiC基板の垂直面をチャネル領域として利用している。これにより、チャネル抵抗を低減することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、各部の材質、導電型、および製造条件等は前述した実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施例に記載した導電型には限定されない。"