高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答して前記ノードをプルアップする主プルアップ回路部と、低位側電源と前記ノードとの間に接続され、前記入力信号に応答して前記ノードをプルダウンする主プルダウン回路部と、前記高位側電源と前記ノードの間に前記主プルアップ回路部と並列に接続され、前記主プルアップ回路部が前記ノードをプルアップするときに前記ノードをプルアップするように構成された抵抗補償プルアップ部と、前記低位側電源と前記ノードの間に前記主プルダウン回路部と並列に接続され、前記主プルダウン回路部が前記ノードをプルダウンするときに前記ノードをプルダウンするように構成された抵抗補償プルダウン部とを備え、前記抵抗補償プルアップ部は、前記高位側電源と前記ノードの間に直列に接続された第1NMOSトランジスタと第1PMOSトランジスタを含み、且つ、前記第1NMOSトランジスタのゲートが前記高位側電源に接続され、前記抵抗補償プルダウン部は、前記低位側電源と前記ノードの間に直列に接続された第2NMOSトランジスタと第2PMOSトランジスタを含み、且つ、前記第2PMOSトランジスタのゲートが前記低位側電源に接続された集積回路。請求項1に記載の集積回路であって、前記主プルアップ回路部における前記高位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルアップ部における前記高位側電源と前記ノードの間の導通抵抗よりも低い集積回路。請求項2に記載の集積回路であって、前記主プルアップ回路部において、単一のMOSトランジスタを通過して前記ノードから前記高位側電源に到達する経路が存在する集積回路。請求項1乃至3に記載の集積回路であって、前記主プルダウン回路部における前記低位側電源と前記ノードの間の導通抵抗が、前記抵抗補償プルダウン部における前記低位側電源と前記ノードの間の導通抵抗よりも低い集積回路。請求項2に記載の集積回路であって、前記主プルダウン回路部において、単一のMOSトランジスタを通過して前記ノードから前記低位側電源に到達する経路が存在する集積回路。請求項1乃至5のいずれかに記載の集積回路であって、前記入力信号が単一の信号であり、前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第3PMOSトランジスタを含み、前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第3NMOSトランジスタを含み、前記抵抗補償プルアップ部の前記第1PMOSトランジスタのゲートに、前記入力信号が供給され、前記抵抗補償プルダウン部の前記第2NMOSトランジスタのゲートに、前記入力信号が供給される集積回路。請求項1乃至5のいずれかに記載の集積回路であって、更に、前記ノードの信号の論理値を反転した論理値の出力信号を生成するインバータを備え、前記主プルアップ回路部が、ソースが前記高位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第3PMOSトランジスタを含み、前記主プルダウン回路部が、ソースが前記低位側電源に接続され、ドレインが前記ノードに接続され、ゲートに前記入力信号が供給される第3NMOSトランジスタを含み、前記抵抗補償プルアップ部の前記第1PMOSトランジスタのゲートに、前記出力信号が供給され、前記抵抗補償プルダウン部の前記第2NMOSトランジスタのゲートに、前記出力信号が供給される集積回路。請求項1乃至5のいずれかに記載の集積回路であって、前記少なくとも一の入力信号が第1入力信号と第2入力信号とを含み、前記主プルアップ回路部が、前記高位側電源と前記ノードの間に並列に接続された第3PMOSトランジスタ及び第4PMOSトランジスタを備え、前記第3PMOSトランジスタのゲートに前記第1入力信号が入力され、前記第4PMOSトランジスタのゲートに前記第2入力信号が入力され、前記主プルダウン回路部が前記低位側電源と前記ノードの間に直列に接続された第3NMOSトランジスタ及び第4NMOSトランジスタを備え、前記第3NMOSトランジスタのゲートに前記第1入力信号が入力され、前記第4NMOSトランジスタのゲートに前記第2入力信号が入力され、前記抵抗補償プルアップ部が、更に、前記第1NMOSトランジスタに直列に且つ前記第1PMOSトランジスタに並列に接続された第5PMOSトランジスタを備え、前記第1PMOSトランジスタのゲートに前記第1入力信号が入力され、前記第5PMOSトランジスタのゲートに前記第2入力信号が入力され、前記抵抗補償プルダウン部が、更に、前記第2PMOSトランジスタ及び前記第2NMOSトランジスタに直列に接続された第5NMOSトランジスタを備え、前記第2NMOSトランジスタのゲートに前記第1入力信号が入力され、前記第5NMOSトランジスタのゲートに前記第2入力信号が入力される集積回路。請求項1乃至5のいずれかに記載の集積回路であって、前記少なくとも一の入力信号が第1入力信号と第2入力信号とを含み、前記主プルアップ回路部が、前記高位側電源と前記ノードの間に直列に接続された第3PMOSトランジスタ及び第4PMOSトランジスタを備え、前記第3PMOSトランジスタのゲートに前記第1入力信号が入力され、前記第4PMOSトランジスタのゲートに前記第2入力信号が入力され、前記主プルダウン回路部が前記低位側電源と前記ノードの間に並列に接続された第3NMOSトランジスタ及び第4NMOSトランジスタを備え、前記第3NMOSトランジスタのゲートに前記第1入力信号が入力され、前記第4NMOSトランジスタのゲートに前記第2入力信号が入力され、前記抵抗補償プルアップ部が、更に、前記第1NMOSトランジスタ及び前記第1PMOSトランジスタに直列に接続された第5PMOSトランジスタを備え、前記第1PMOSトランジスタのゲートに前記第1入力信号が入力され、前記第5PMOSトランジスタのゲートに前記第2入力信号が入力され、前記抵抗補償プルダウン部が、更に、前記第2PMOSトランジスタに直列に且つ前記第2NMOSトランジスタに並列に接続された第5NMOSトランジスタを備え、前記第2NMOSトランジスタのゲートに前記第1入力信号が入力され、前記第5NMOSトランジスタのゲートに前記第2入力信号が入力される集積回路。高位側電源と出力ノードの間に直列に接続された第1NMOSトランジスタと第1PMOSトランジスタと、低位側電源と出力ノードの間に直列に接続された第2NMOSトランジスタと第2PMOSトランジスタと、前記高位側電源と前記出力ノードの間に、前記第1NMOSトランジスタ及び前記第1PMOSトランジスタと並列に接続された第3PMOSトランジスタと、前記低位側電源と前記出力ノードの間に、前記第2NMOSトランジスタ及び前記第2PMOSトランジスタと並列に接続された第3NMOSトランジスタとを具備し、前記第1NMOSトランジスタのゲートが前記高位側電源に接続され、前記第2PMOSトランジスタのゲートが前記低位側電源に接続され、前記第1PMOSトランジスタ、前記第2NMOSトランジスタ、前記第3PMOSトランジスタ、及び、前記第3NMOSトランジスタのゲートが入力ノードに接続された集積回路。高位側電源と中間ノードの間に直列に接続された第1NMOSトランジスタと第1PMOSトランジスタと、低位側電源と中間ノードの間に直列に接続された第2NMOSトランジスタと第2PMOSトランジスタと、前記高位側電源と前記中間ノードの間に、前記第1NMOSトランジスタ及び前記第1PMOSトランジスタと並列に接続された第3PMOSトランジスタと、前記低位側電源と前記中間ノードの間に、前記第2NMOSトランジスタ及び前記第2PMOSトランジスタと並列に接続された第3NMOSトランジスタと、前記中間ノードの信号の論理値を反転した論理値の信号を出力ノードに生成するインバータとを具備し、前記第1NMOSトランジスタのゲートが前記高位側電源に接続され、前記第2PMOSトランジスタのゲートが前記低位側電源に接続され、前記第3PMOSトランジスタ、及び、前記第3NMOSトランジスタのゲートが入力ノードに接続され、前記第1PMOSトランジスタ及び前記第2NMOSトランジスタのゲートが前記出力ノードに接続された集積回路。外部から入力信号を受けとる入力回路と、前記入力回路から前記入力信号に対応する信号を受け取る内部回路とを備え、前記入力回路と前記内部回路はモノリシックに集積化されており、前記入力回路が請求項1乃至7のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る集積回路装置。送信側LSIと前記送信側LSIと伝送路を介して接続される受信側LSIとを具備し、前記受信側LSIは、前記送信側LSIから入力信号を受けとる入力回路と、前記入力回路から前記入力信号に対応する信号を受け取る内部回路とを備え、前記入力回路が請求項1乃至7のいずれかに記載の集積回路を備え、前記集積回路を用いて前記入力信号を受け取る伝送システム。したがって、本発明の目的は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することにある。本発明の一の観点では、集積回路が、高位側電源と特定のノードとの間に接続され、少なくとも一の入力信号に応答してノードをプルアップする主プルアップ回路部と、低位側電源とノードとの間に接続され、入力信号に応答してノードをプルダウンする主プルダウン回路部と、高位側電源とノードの間に、主プルアップ回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルアップする抵抗補償プルアップ部と、低位側電源とノードの間に、主プルダウン回路部と並列に接続され、入力信号又は入力信号に対応する信号に応答してノードをプルダウンする抵抗補償プルダウン部とを備えている。抵抗補償プルアップ部は、高位側電源とノードの間に直列に接続された第1NMOSトランジスタと第1PMOSトランジスタを含む。第1NMOSトランジスタのゲートは、高位側電源に接続されている。抵抗補償プルダウン部は、低位側電源とノードの間に直列に接続された第2NMOSトランジスタと第2PMOSトランジスタを含んでいる。第2PMOSトランジスタのゲートは低位側電源に接続されている。当該集積回路は、集積回路装置において外部から信号を入力するための入力回路として使用されることが特に好適である。このような集積回路装置は、伝送システムの受信側LSIとして使用されることが好適である。本発明によれば、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制できる集積回路を提供することができる。第1の実施形態:図3は、本発明の第1の実施形態の集積回路1の構成を示す回路図である。第1の実施形態では、集積回路1が、主プルアップ回路部2と、主プルダウン回路部3と、抵抗補償プルアップ部4と、抵抗補償プルダウン部5とを備えている。後述のように、集積回路1は、インバータとして動作し、入力回路として好適に使用される。主プルアップ回路部2は、高位側電源VDDと出力端子出力ノードOUTの間に接続されたPMOSトランジスタMP1を備えており、入力端子入力ノードINに入力された入力信号が低電位のときに出力端子OUTをプルアップする。PMOSトランジスタMP1は、ソースが高位側電源VDDに接続され、ドレインが出力端子OUTに接続され、ゲートが入力端子INに接続されている。主プルダウン回路部3は、低位側電源VSS接地端子と出力端子OUTの間に接続されたNMOSトランジスタMN1を備えており、入力端子INに入力された入力信号入力信号が高電位の時に出力端子OUTをプルダウンする。NMOSトランジスタMN1は、ソースが低位側電源VSSに接続され、ドレインが出力端子OUTに接続され、ゲートが入力端子INに接続されている。抵抗補償プルアップ部4は、高位側電源VDDと出力端子OUTの間に直列に接続されたPMOSトランジスタMP2とNMOSトランジスタMN3を備えている。PMOSトランジスタMP2は、ソースが高位側電源VDDに接続され、ドレインがNMOSトランジスタMN3のドレインに接続され、ゲートが入力端子INに接続されている。また、NMOSトランジスタMN3は、ソースが出力端子OUTに接続され、ドレインがPMOSトランジスタMP2のドレインに接続され、ゲートが高位側電源VDDに接続されている。この抵抗補償プルアップ部4は、高位側電源VDDと出力端子OUTの間に主プルアップ回路部2PMOSトランジスタMP1と並列に接続されており、主プルアップ回路部2と同様に、入力信号が低電位の時に出力端子OUTをプルアップする。なお、抵抗補償プルアップ部4において、PMOSトランジスタMP2とNMOSトランジスタMN3の位置は入れ替えられてもよい。抵抗補償プルダウン部5は、低位側電源VSSと出力端子OUTの間に直列に接続されたNMOSトランジスタMN2とPMOSトランジスタMP3とを備えている。NMOSトランジスタMN2は、ソースが低位側電源VSSに接続され、ドレインがPMOSトランジスタMP3のドレインに接続され、ゲートが入力端子INに接続されている。また、PMOSトランジスタMP3は、ソースが出力端子OUTに接続され、ドレインがNMOSトランジスタMN2のドレインに接続され、ゲートが低位側電源VSSに接続されている。この抵抗補償プルダウン部5は、低位側電源VDDと出力端子OUTの間に主プルプルダウン回路部NMOSトランジスタMN1と並列に接続されており、主プルダウン回路部3と同様に、入力信号が高電位の時に出力端子OUTをプルダウンする。なお、抵抗補償プルダウン部5において、NMOSトランジスタMN2とPMOSトランジスタMP3の位置は入れ替えられてもよい。ここで、図3の集積回路1は、PMOSトランジスタMP1とNMOSトランジスタMN1で構成される一般的な構成のインバータに、抵抗補償プルアップ部4と抵抗補償プルダウン部5が付加された構成と把握することもできることに留意されたい。図3の集積回路1は、入力端子INに入力された入力信号が高電位にプルアップされるとNMOSトランジスタMN1、MN2がオンされ、出力端子OUTから出力される出力信号が低電位にプルダウンされる。一方、入力端子INに入力された入力信号が低電位にプルダウンされるとPMOSトランジスタMP1、MP2がオンされ、出力端子OUTから出力される出力信号が高電位にプルアップされる。このように、図3の集積回路1は、入力信号を反転するインバータとして動作する。そして、以下で詳細に議論するように、図3の集積回路1は、回路遅延の増大を抑制しながら、回路しきい値電圧のバラツキを抑制することができる。まず、回路しきい値電圧のバラツキの抑制について議論する。PMOSトランジスタMP1~MP3及びNMOSトランジスタMN1~MN3のしきい値電圧が変動すると、入力電圧が集積回路1の回路しきい値電圧の近傍に達した時に各MOSトランジスタの導通抵抗に変動が生じる。ここで、入力信号の電圧レベルが集積回路1の回路しきい値電圧の近傍に達し、PMOSトランジスタMP1~MP3の導通抵抗がそれぞれRからRΔRに変化し、NMOSトランジスタMN1~MN3の導通抵抗がそれぞれRからR-ΔRに変化した場合について考えよう。ここで、一般的には、PMOSトランジスタとNMOSトランジスタのしきい値電圧のバラツキは、局所的には、PMOSトランジスタとNMOSトランジスタの一方について導通抵抗が増大し、他方について導通抵抗が低減するという現象として現れることに留意されたい。図4は、この場合の集積回路1の等価回路を示している。定性的に重要なことは、抵抗補償プルアップ部4、及び、抵抗補償プルダウン部5のいずれにおいても、PMOSトランジスタとNMOSトランジスタとが直列に接続されているため、PMOSトランジスタとNMOSトランジスタのしきい値電圧のバラツキに起因してそれぞれの導通抵抗が変化しても、その変化がキャンセルされることである。例えば、本実施形態では、PMOSトランジスタの導通抵抗がそれぞれRからRΔRに変化し、NMOSトランジスタの導通抵抗がそれぞれRからR-ΔRに変化した場合でも、抵抗補償プルアップ部4、及び、抵抗補償プルダウン部5それぞれの全体としての導通抵抗は2Rで一定である。このため、出力端子OUTの電位の変動が小さくなり、最終的には、回路しきい値電圧のバラツキも抑制される。より定量的には、図4に図示された等価回路から理解されるように、出力端子OUTの電位VOUTは次の式4で与えられる:ここで、本実施形態の集積回路1について成立する式4が、図1の従来の入力回路100について成立する式1と同一であることに留意されたい。このことから理解されるように、本実施形態の集積回路1は、図1の入力回路100と同等の回路しきい値電圧のバラツキ低減効果を有している。その一方で本実施形態の集積回路1では、出力抵抗が低減され、回路遅延の増大が抑制される。これは、定性的には、出力端子OUTから電源VDD又はVSSに到達する導通抵抗が小さい電流経路が存在するためである。例えば、本実施形態の集積回路1では、出力端子OUTをプルアップする電流が流れる経路が2つある。一つは、主プルアップ回路部2PMOSトランジスタMP1を通過する経路であり、もう一つは抵抗補償プルアップ部4が通過する経路である。このうち、主プルアップ回路部2を通過する経路においては、出力端子OUTと高位側電源VDDとの間の経路におけるMOSトランジスタの数が1つであるため、当該経路における導通抵抗は相対的に小さい。図1の入力回路100では、出力端子OUTと高位側電源VDDとの間の経路におけるMOSトランジスタの数が2つであることに留意されたい。このように、本実施形態の集積回路1では、出力端子OUTをプルアップする電流が流れる経路の導通抵抗が小さくなり、回路遅延の増大が抑制される。定量的に議論すれば、本実施形態の集積回路1では、出力端子OUTが高電位にプルアップされる場合の出力抵抗ROUTは、図4から理解されるように、式5で与えられる:式5で与えられる本実施形態の集積回路1の出力抵抗ROUTは、式3で与えられる図1の従来の入力回路100の出力抵抗ROUTの半分程度であり、単純なCMOSインバータの出力抵抗RΔRと比べても、0.7倍程度になる。出力端子OUTをプルダウンする電流が流れる経路についても同様の議論が成立する。本実施形態の集積回路では、出力端子OUTをプルダウンする電流が流れる2つの経路のうち、主プルダウン回路部3NMOSトランジスタMN1を通過する経路では、出力端子OUTと高位側電源VDDとの間の経路におけるMOSトランジスタの数が1つである。したがって、当該経路における導通抵抗は小さい。このように、本実施形態の集積回路1は、回路しきい値電圧のバラツキを抑制できる一方で、出力抵抗を低減して回路遅延の増大を抑制することができる。図5は、図3に図示されている本実施形態の集積回路1の使用例を示している。図5の集積回路1Aは、図3の集積回路1と同一の回路構成を有する2つの集積回路1-1、1-2を備えている。集積回路1-1、1-2は、直列に接続されており、中間ノードN1は、集積回路1-1の出力端子及び集積回路1-2の入力端子として機能する。このような構成の集積回路1Aは、バッファとして動作する。第2の実施形態:図6は、本発明の第2の実施形態の集積回路11の構成を示す回路図である。第2の実施形態では、本実施形態の集積回路11は、主プルアップ回路部12と、主プルダウン回路部13と、抵抗補償プルアップ部14と、抵抗補償プルダウン部15と、PMOSトランジスタMP14と、NMOSトランジスタMN14とを備えている。後述のように、集積回路11は、シュミットトリガ回路として動作し、入力回路として好適に使用される。主プルアップ回路部12は、高位側電源VDDと中間ノードN11の間に接続されたPMOSトランジスタMP11を備えており、入力端子INに入力された入力信号に応答して中間ノードN11をプルアップする。PMOSトランジスタMP11は、ソースが高位側電源VDDに接続され、ドレインが中間ノードN11に接続され、ゲートが入力端子INに接続されている。主プルダウン回路部13は、低位側電源VSSと中間ノードN11の間に接続されたNMOSトランジスタMN11を備えており、入力端子INに入力された入力信号に応答して中間ノードN11をプルダウンする。NMOSトランジスタMN11は、ソースが低位側電源VSSに接続され、ドレインが中間ノードN11に接続され、ゲートが入力端子INに接続されている。抵抗補償プルアップ部14は、高位側電源VDDと中間ノードN11の間に直列に接続されたPMOSトランジスタMP12とNMOSトランジスタMN13とを備えている。PMOSトランジスタMP12は、ソースが高位側電源VDDに接続され、ドレインがNMOSトランジスタMN13のドレインに接続され、ゲートが出力端子OUTに接続されている。また、NMOSトランジスタMN13は、ソースが中間ノードN11に接続され、ドレインがPMOSトランジスタMP12のドレインに接続され、ゲートが高位側電源VDDに接続されている。この抵抗補償プルアップ部14は、高位側電源VDDと中間ノードN11の間に主プルアップ回路部12と並列に接続されており、出力端子OUTから出力される出力信号に応答して中間ノードN11をプルアップする動作を行う。ここで、本実施形態の集積回路11では、出力端子OUTから出力される出力信号は、入力端子INに入力される入力信号に対応しており、遅延の影響を除けば同一の論理値を有するから、結局、遅延の影響を除けば、主プルアップ回路部12が中間ノードN11をプルアップするときに抵抗補償プルアップ部14も中間ノードN11をプルアップすることになる。なお、抵抗補償プルアップ部14において、PMOSトランジスタMP12とNMOSトランジスタMN13の位置は入れ替えられてもよい。抵抗補償プルダウン部15は、低位側電源VSSと中間ノードN11の間に直列に接続されたNMOSトランジスタMN12とPMOSトランジスタMP13とを備えている。NMOSトランジスタMN12は、ソースが低位側電源VSSに接続され、ドレインがPMOSトランジスタMP13のドレインに接続され、ゲートが出力端子OUTに接続されている。また、PMOSトランジスタMP13は、ソースが中間ノードN11に接続され、ドレインがNMOSトランジスタMN12のドレインに接続され、ゲートが低位側電源VSSに接続されている。この抵抗補償プルダウン部15は、低位側電源VDDと中間ノードN11の間に主プルプルダウン回路部13と並列に接続されており、出力端子OUTから出力される出力信号に応答して中間ノードN11をプルダウンする動作を行う。ただし、上述のように、出力端子OUTから出力される出力信号は入力端子INに入力される入力信号と対応しており、遅延の影響を除けば同一の論理値を有するから、主プルダウン回路部13が中間ノードN11をプルアップするときに抵抗補償プルダウン部15も中間ノードN11をプルダウンすることになる。なお、抵抗補償プルダウン部15において、NMOSトランジスタMN12とPMOSトランジスタMP13の位置は入れ替えられてもよい。PMOSトランジスタMP14とNMOSトランジスタMN14とは、中間ノードN11の論理値を反転した論理値の出力信号を出力端子OUTから出力するインバータとして機能する。PMOSトランジスタMP14は、ソースが高位側電源VDDに接続され、ドレインが出力端子OUTに接続され、ゲートが中間ノードN11に接続されている。NMOSトランジスタMN14は、ソースが低位側電源VSSに接続され、ドレインが出力端子OUTに接続され、ゲートが中間ノードN11に接続されている。このような構成の集積回路11において、すべてのMOSトランジスタのβ値が同等になるように設定されている場合を考える。初期的に、入力端子INに入力される入力信号が低電位の場合には、PMOSトランジスタMP11が導通するので中間ノードN11の電位は高電位になる。更に、NMOSトランジスタMN11が導通するので、出力端子OUTから出力される出力信号は低電位になる。出力信号が低電位であるのでPMOSトランジスタMP12及びNMOSトランジスタMN13は導通し、よって、中間ノードN11は、抵抗補償プルアップ部14によっても高電位にプルアップされることになる。ここで、入力端子INに入力される入力信号の電位が低電位から上昇すると、NMOSトランジスタMN11が導通し始め、中間ノードN11をプルダウンしようとする。ただし、抵抗補償プルアップ部14が中間ノードN11をプルアップしているため、出力端子OUTの電位を最終的に高電位にプルアップさせるような入力信号の電圧レベルは、VDD/2より高くなる。ただし、VDDは、高位側電源VDDの電位である。一方、入力端子INに入力される入力信号が高電位の場合には、NMOSトランジスタMN11、PMOSトランジスタMP14が導通すると共に抵抗補償プルダウン部15のNMOSトランジスタMN12及びPMOSトランジスタMP13が導通し、出力端子OUTから出力される出力信号も高電位になる。そして入力信号の電位が高電位から下降すると、PMOSトランジスタMP11が導通し始め、中間ノードN11をプルアップしようとする。ただし、抵抗補償プルダウン部15が中間ノードN11をプルダウンしているため、出力端子OUTの電位を最終的に低電位にプルダウンさせるような入力信号の電圧レベルは、VDD/2より低くなる。このように、第2の実施形態の集積回路11は、入出力特性にヒステリシスを持つシュミットトリガ回路として動作する。ここで、第2の実施形態の集積回路11では、抵抗補償プルアップ部14においてPMOSトランジスタMP12とNMOSトランジスタMN13とが直列に接続され、更に、抵抗補償プルダウン部15においてNMOSトランジスタMN12とPMOSトランジスタMP13とがそれぞれ直列に接続されている。このため、第2の実施形態の集積回路11は、第1の実施形態の集積回路1図3参照と同様に、MOSトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。加えて、第2の実施形態の集積回路11では、中間ノードN11と高位側電源VDDとの間に導通抵抗が小さい経路具体的には、PMOSトランジスタMP11を通過する経路が存在し、且つ、中間ノードN11と低位側電源VSSとの間に導通抵抗が小さい経路具体的には、NMOSトランジスタMN11を通過する経路が存在する。このため、第2の実施形態の集積回路11は、第1の実施形態の集積回路1図3参照と同様に、回路遅延の増大を抑制することができる。第3の実施形態:図7は、本発明の第3の実施形態の集積回路21の構成を示す回路図である。第3の実施形態では、集積回路21が、2入力NAND回路として構成されている。集積回路21は、主プルアップ回路部22と、主プルダウン回路部23と、抵抗補償プルアップ部24と、抵抗補償プルダウン部25とを備えている。主プルアップ回路部22は、出力端子OUTと高位側電源VDDとの間に並列に接続されたPMOSトランジスタMP21、MP22を備えている。PMOSトランジスタMP21のゲートは入力端子IN_Aに接続され、PMOSトランジスタMP22のゲートは入力端子IN_Bに接続されている。主プルアップ回路部22は、入力端子IN_A、IN_Bに入力された入力信号の少なくとも一方が低電位である場合に出力端子OUTをプルアップする。主プルダウン回路部23は、出力端子OUTと低位側電源VSSとの間に直列に接続されたNMOSトランジスタMN21、MN22を備えている。NMOSトランジスタMN21のゲートが入力端子IN_Aに接続され、NMOSトランジスタMN22のゲートが入力端子IN_Bに接続されている。主プルダウン回路部23は、入力端子IN_A、IN_Bに入力された入力信号の両方が高電位である場合に出力端子OUTをプルダウンする。なお、主プルダウン回路部23において、NMOSトランジスタMN21、MN22の位置は入れ替えられてもよい。ここで、主プルアップ回路部22及び主プルダウン回路部23のPMOSトランジスタMP21、MP22、及び、NMOSトランジスタMN21、MN22は、一般的な2入力NAND回路を構成していることに留意されたい。抵抗補償プルアップ部24は、PMOSトランジスタMP23、MP24と、NMOSトランジスタMN25とを備えている。PMOSトランジスタMP23、MP24は、並列に接続されており、並列接続されたPMOSトランジスタMP23、MP24と、NMOSトランジスタMN25とが高位側電源VDDと出力端子OUTの間で直列に接続されている。PMOSトランジスタMP23のゲートは入力端子IN_Aに接続され、PMOSトランジスタMP24のゲートは入力端子IN_Bに接続されている。更に、NMOSトランジスタMN25のゲートは、高位側電源VDDに接続されている。抵抗補償プルアップ部24は、主プルアップ回路部22と同様に、入力端子IN_A、IN_Bに入力された入力信号の少なくとも一方が低電位である場合に出力端子OUTをプルアップする。なお、抵抗補償プルアップ部24において、並列接続されたPMOSトランジスタMP23、MP24の位置と、NMOSトランジスタMN25の位置とは入れ替えられてもよい。抵抗補償プルダウン部25は、低位側電源VSSと出力端子OUTの間で直列に接続された、NMOSトランジスタMN23、MN24、及びPMOSトランジスタMP25を備えている。NMOSトランジスタMN23のゲートは入力端子IN_Aに接続され、NMOSトランジスタMN24のゲートは入力端子IN_Bに接続されている。PMOSトランジスタMP25のゲートは、低位側電源VSSに接続されている。抵抗補償プルダウン部25は、主プルダウン回路部23と同様に、入力端子IN_A、IN_Bに入力された入力信号の両方が高電位である場合に出力端子OUTをプルダウンする。なお、抵抗補償プルダウン部25において、NMOSトランジスタMN23、MN24、及びPMOSトランジスタMP25が接続される順序は変更されてもよい。図7に図示された第3の実施形態の集積回路21では、入力端子IN_A、IN_Bのうちの少なくとも一方に入力される入力信号が低電位である場合、主プルアップ回路部22及び抵抗補償プルアップ部24によって出力端子OUTが高電位にプルアップされる。一方、入力端子IN_A、IN_Bに入力される入力信号の両方が高電位である場合、主プルダウン回路部23及び抵抗補償プルダウン部25によって出力端子OUTが低電位にプルダウンされる。したがって、第3の実施形態の集積回路21は、2入力NAND回路として動作する。ここで、第3の実施形態の集積回路21では、抵抗補償プルアップ部24においてNMOSトランジスタMN25が、並列接続されたPMOSトランジスタMP23及びMP24に対して直列に接続され、更に、抵抗補償プルダウン部25においてNMOSトランジスタMN23、MN24とPMOSトランジスタMP25とが直列に接続されている。このため、第3の実施形態の集積回路21は、第1の実施形態の集積回路1と同様に、MOSトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。加えて、第3の実施形態の集積回路21では、出力端子OUTと高位側電源VDDとの間に接続された主プルアップ回路部22が、抵抗補償プルアップ部24と比較して相対的に導通抵抗が小さい経路として機能し、出力端子OUTと低位側電源VSSとの間に接続された主プルダウン回路部23が抵抗補償プルダウン部25と比較して相対的に導通抵抗が小さい経路として機能する。このため、第3の実施形態の集積回路21も、第1の実施形態の集積回路1と同様に、回路遅延の増大を抑制することができる。第4の実施形態:図8は、本発明の第4の実施形態の集積回路31の構成を示す回路図である。第3の実施形態では、集積回路31が、2入力NOR回路として構成されている。集積回路31は、主プルアップ回路部32と、主プルダウン回路部33と、抵抗補償プルアップ部34と、抵抗補償プルダウン部35とを備えている。主プルアップ回路部32は、出力端子OUTと高位側電源VDDとの間に直列に接続されたPMOSトランジスタMP31、MP32を備えている。PMOSトランジスタMP31のゲートは入力端子IN_Aに接続され、PMOSトランジスタMP32のゲートは入力端子IN_Bに接続されている。主プルアップ回路部32は、入力端子IN_A、IN_Bに入力された入力信号の両方が低電位である場合に出力端子OUTをプルアップする。なお、主プルアップ回路部32において、PMOSトランジスタMP31、MP32の位置は入れ替えられてもよい。主プルダウン回路部33は、出力端子OUTと低位側電源VSSとの間に並列に接続されたNMOSトランジスタMN31、MN32を備えている。NMOSトランジスタMN31のゲートが入力端子IN_Aに接続され、NMOSトランジスタMN32のゲートが入力端子IN_Bに接続されている。主プルアップ回路部32は、入力端子IN_A、IN_Bに入力された入力信号のうちの少なくとも一方が高電位である場合に出力端子OUTをプルダウンする。ここで、主プルアップ回路部32及び主プルダウン回路部33のPMOSトランジスタMP31、MP32、及び、NMOSトランジスタMN31、MN32は、一般的な2入力NOR回路を構成していることに留意されたい。抵抗補償プルアップ部34は、高位側電源VDDと出力端子OUTの間で直列に接続された、PMOSトランジスタMP33、MP34と、NMOSトランジスタMN35とを備えている。PMOSトランジスタMP33のゲートは入力端子IN_Aに接続され、PMOSトランジスタMP34のゲートは入力端子IN_Bに接続されている。更に、NMOSトランジスタMN35のゲートは、高位側電源VDDに接続されている。抵抗補償プルアップ部34は、主プルアップ回路部32と同様に、入力端子IN_A、IN_Bに入力された入力信号の両方が低電位である場合に出力端子OUTをプルアップする。なお、抵抗補償プルアップ部34において、PMOSトランジスタMP33、MP34、及びNMOSトランジスタMN35が接続される順序は変更されてもよい。抵抗補償プルダウン部35は、NMOSトランジスタMN33、MN34と、PMOSトランジスタMP35とを備えている。NMOSトランジスタMN33、MN34は、並列に接続されており、並列接続されたNMOSトランジスタMN33、MN34と、PMOSトランジスタMP35とが低位側電源VSSと出力端子OUTの間で直列に接続されている。NMOSトランジスタMN33のゲートは入力端子IN_Aに接続され、NMOSトランジスタMN34のゲートは入力端子IN_Bに接続されている。PMOSトランジスタMP35のゲートは、低位側電源VSSに接続されている。抵抗補償プルダウン部35は、主プルダウン回路部33と同様に、入力端子IN_A、IN_Bに入力された入力信号の少なくとも一方が高電位である場合に出力端子OUTをプルダウンする。抵抗補償プルアップ部34において、並列接続されたNMOSトランジスタMN33、MN34の位置と、PMOSトランジスタMP35の位置とは入れ替えられてもよい。図8に図示された第4の実施形態の集積回路31では、入力端子IN_A、IN_Bの両方に入力される入力信号が低電位である場合、主プルアップ回路部32及び抵抗補償プルアップ部34によって出力端子OUTが高電位にプルアップされる。一方、入力端子IN_A、IN_Bに入力される入力信号の少なくとも一方が高電位である場合、主プルダウン回路部33及び抵抗補償プルダウン部35によって出力端子OUTが低電位にプルダウンされる。したがって、第3の実施形態の集積回路31は、2入力NOR回路として動作する。ここで、第4の実施形態の集積回路31では、抵抗補償プルアップ部34においてNMOSトランジスタMN33、MN34とPMOSトランジスタMP35とが直列に接続され、更に、抵抗補償プルダウン部35において、NMOSトランジスタMN35が、並列接続されたPMOSトランジスタMP33及びMP34に対して直列に接続されている。このため、第4の実施形態の集積回路31は、第1の実施形態の集積回路1と同様に、MOSトランジスタの導通抵抗のバラツキを抑制し、回路しきい値電圧のバラツキを抑制させることができる。加えて、第4の実施形態の集積回路31では、出力端子OUTと高位側電源VDDとの間に接続された主プルアップ回路部32が、抵抗補償プルアップ部34と比較して相対的に導通抵抗が小さい経路として機能し、出力端子OUTと低位側電源VSSとの間に接続された主プルダウン回路部33が抵抗補償プルダウン部35と比較して相対的に導通抵抗が小さい経路として機能する。このため、第4の実施形態の集積回路31も、第1の実施形態の集積回路1と同様に、回路遅延の増大を抑制することができる。第5の実施形態:図9は、本発明の第5の実施形態を示しており、本発明の集積回路を適用した伝送システムの構成を示す図である。図9の伝送システムは、送信側LSI51と、受信側LSI52とを備えている。送信側LSI51と受信側LSI52とは、複数の伝送路53で接続される。送信側LSI51は、伝送路53を介して受信側LSI52に複数のデータ信号を送信する。受信側LSI52は、入力回路54と受信回路55とを備えている。入力回路54と受信回路55とは、モノリシックに即ち、同一のチップに集積化されている。入力回路54は、外部から本実施形態では送信側LSI1から受信側LSI52に信号を入力するために使用される。入力回路54は、伝送路53に接続されており、伝送路53を介して受け取ったデータ信号に対応するデータ信号を受信回路55に送信する。上記受信回路55は受け取ったデータ信号を処理する内部回路である。ここで、受信側LSI52の入力回路54において、第1の実施形態のインバータとして機能する集積回路1、バッファとして機能する集積回路1A、又は、第2の実施形態のシュミットトリガ回路として機能する集積回路11が用いられる。本発明の集積回路特に、第1の実施形態の集積回路1、1A又は第2の実施形態の集積回路11を入力回路54に適用することで、入力回路54における回路しきい値電圧のバラツキと遅延が低減され、入力回路54で発生するジッタを削減することができる。これにより、規格で決められた受信回路55のタイミング制約を満足させることができる。詳細には、回路しきい値電圧のバラツキの低減により、信号のDuty崩れに起因するジッタを削減することができる。上記入力回路54で発生するDuty崩れに起因するジッタrise遅延値とfall遅延値の差は、回路しきい値電圧のバラツキ[mV]÷信号のなまり[mV/ps]で表現されるからである。伝送路53では、通常、信号のなまりが発生するため、本発明の集積回路を受信側LSI52の入力回路54に使用することは、ジッタ削減の効果がある。加えて、入力回路54の回路遅延の削減により、上記Duty崩れに起因するジッタの削減に加え、LSIの製造ばらつきに起因するジッタ、温度ばらつきに起因するジッタ、電圧ばらつきに起因するジッタ、電源ノイズに起因するジッタを削減することができる。さらに、ジッタの削減をすることで、伝送路53を介して複数の信号を伝送した場合の信号間スキューの発生を低減することができる。これにより、受信回路55で、入力回路54から受信した複数のデータ信号を単一のクロック信号または、ストローブ信号で同期してサンプリングする際に、タイミングのバラツキを小さくすることができる。このような利点を有する本実施形態の伝送システムは、例えば、LPDDRLowPowerDoubleDataRateやLPDDR2のような、モバイル向けメモリインターフェース規格に適用されることが好適である。