ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するデータ保持装置であって、前記不揮発性記憶部に含まれる複数の強誘電体素子は、各々よりも素子幅の小さいダミー素子によって包囲されていることを特徴とするデータ保持装置。前記ダミー素子は、閉じた環状に形成されていることを特徴とする請求項1に記載のデータ保持装置。前記強誘電体素子同士を隔てる第1素子間距離と、前記強誘電体素子と前記ダミー素子を隔てる第2素子間距離は、互いに同値とされていることを特徴とする請求項1または請求項2に記載のデータ保持装置。前記ループ構造部は、第1入力端が第1パススイッチを介して入力信号の印加端に接続された第1マルチプレクサと;入力端が前記第1マルチプレクサの出力端に接続され、出力端から出力信号の出力端に接続された第1論理ゲートと;第1入力端が前記第1論理ゲートの出力端に接続された第2マルチプレクサと;入力端が前記第2マルチプレクサの出力端に接続され、出力端が第2パススイッチを介して前記第1マルチプレクサの第1入力端に接続された第2論理ゲートと;を含むことを特徴とする請求項1~請求項3のいずれか一項に記載のデータ保持装置。前記不揮発性記憶部は、第1端が第1プレートラインに接続され、第2端が第3パススイッチを介して前記第1マルチプレクサの第1入力端に接続されると共に、前記第2マルチプレクサの第2入力端にも接続された第1強誘電体素子と;第1端が前記第1プレートラインに接続され、第2端が第4パススイッチを介して前記第2マルチプレクサの第1入力端に接続されると共に、前記第1マルチプレクサの第2入力端にも接続された第2強誘電体素子と;を含むことを特徴とする請求項4に記載のデータ保持装置。前記不揮発性記憶部は、さらに、第1端が第2プレートラインに接続され、第2端が前記第1強誘電体素子の第2端に接続された第3強誘電体素子と;第1端が前記第2プレートラインに接続され、第2端が前記第2強誘電体素子の第2端に接続された第4強誘電体素子と;を含むことを特徴とする請求項5に記載のデータ保持装置。前記第1強誘電体素子、前記第2強誘電体素子、前記第3強誘電体素子、及び、前記第4強誘電体素子は、2行2列の格子状に配列されていることを特徴とする請求項6に記載のデータ保持装置。前記回路分離部は、前記第1マルチプレクサと前記第2マルチプレクサを前記ループ構造部と共有し、前記第3パススイッチと前記第4パススイッチを前記不揮発性記憶部と共有することを特徴とする請求項5~請求項7のいずれか一項に記載のデータ保持装置。ラッチやレジスタとして、請求項1~請求項8のいずれか一項に記載のデータ保持装置を有することを特徴とする論理演算回路。ところで、半導体集積回路装置のレイアウト設計に際しては、マスクパターンの疎密に起因するエッチングのローディング効果を抑制するために、実際に使用されるセルパターンに隣接して、実際には使用されないダミーパターンを設けることが多い。例えば、半導体基板上にメモリアレイを形成する場合には、図30で示すように、メモリアレイの終端部主として外周部に配置されているメモリセルAと、メモリアレイの終端部以外に配置されているメモリセルBとの間で、マスクパターンの疎密が生じないように、メモリセルA及びBと同一サイズのダミーセルCがメモリセルAに隣接して設けられていた。なお、メモリアレイは、多数のメモリセルA及びBによって形成されているので、メモリセルA及びBと同一サイズのダミーセルCを設けたとしても、メモリアレイ全体に占めるダミーセルCの面積比率はさほど大きいものではない。しかしながら、図31で示すように、少数例えば4つの強誘電体素子Xを用いたデータ保持装置において、強誘電体素子Xと同サイズのダミー素子Yを設けると、データ保持装置全体に占めるダミー素子Yの面積比率が非常に大きくなってしまう。そのため、チップ面積の拡大を回避するためには、強誘電体素子Xのサイズを縮小しなければならず、データ保持装置の信頼性低下を招くという課題があった。逆に、データ保持装置の信頼性低下を回避するためには、チップ面積自体を拡大しなければならず、データ保持装置のコストアップを招くという課題があった。本発明は、本願の発明者らにより見出された上記の問題点に鑑み、マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路を提供することを目的とする。上記目的を達成すべく、本発明に係るデータ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するものであって、前記不揮発性記憶部に含まれる複数の強誘電体素子は、各々よりも素子幅の小さいダミー素子によって包囲された構成第1の構成とされている。なお、上記第1の構成から成るデータ保持装置において、前記ダミー素子は、閉じた環状に形成されている構成第2の構成にするとよい。また、上記第1または第2の構成から成るデータ保持装置において、前記強誘電体素子同士を隔てる第1素子間距離と、前記強誘電体素子と前記ダミー素子を隔てる第2素子間距離は、互いに同値とされた構成第3の構成にするとよい。また、上記第1~第3いずれかの構成から成るデータ保持装置において、前記ループ構造部は、第1入力端が第1パススイッチを介して入力信号の印加端に接続された第1マルチプレクサと;入力端が前記第1マルチプレクサの出力端に接続され、出力端から出力信号の出力端に接続された第1論理ゲートと;第1入力端が前記第1論理ゲートの出力端に接続された第2マルチプレクサと;入力端が前記第2マルチプレクサの出力端に接続されて、出力端が第2パススイッチを介して前記第1マルチプレクサの第1入力端に接続された第2論理ゲートと;を含む構成第4の構成にするとよい。また、上記第4の構成から成るデータ保持装置において、前記不揮発性記憶部は、第1端が第1プレートラインに接続され、第2端が第3パススイッチを介して前記第1マルチプレクサの第1入力端に接続されると共に、前記第2マルチプレクサの第2入力端にも接続された第1強誘電体素子と;第1端が前記第1プレートラインに接続され、第2端が第4パススイッチを介して前記第2マルチプレクサの第1入力端に接続されると共に、前記第1マルチプレクサの第2入力端にも接続された第2強誘電体素子と;を含む構成第5の構成にするとよい。また、上記第5の構成から成るデータ保持装置において、前記不揮発性記憶部は、さらに、第1端が第2プレートラインに接続され、第2端が前記第1強誘電体素子の第2端に接続された第3強誘電体素子と;第1端が前記第2プレートラインに接続され、第2端が前記第2強誘電体素子の第2端に接続された第4強誘電体素子と;を含む構成第6の構成にするとよい。また、上記第7の構成から成るデータ保持装置において、前記第1強誘電体素子、前記第2強誘電体素子、前記第3強誘電体素子、及び、前記第4強誘電体素子は、2行2列の格子状に配列された構成第7の構成にするとよい。また、上記第5~第7いずれかの構成から成るデータ保持装置において、前記回路分離部は、前記第1マルチプレクサと前記第2マルチプレクサを前記ループ構造部と共有し、前記第3パススイッチと前記第4パススイッチを前記不揮発性記憶部と共有する構成第8の構成にするとよい。また、本発明に係る論理演算回路は、ラッチやレジスタとして、上記第1~第8いずれかの構成から成るデータ保持装置を有する構成第9の構成とされている。本発明によれば、マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置、及び、これを用いた論理演算回路を提供することが可能となる。<データ保持装置>図1は、本発明に係るデータ保持装置の一実施形態を示す回路図である。本図に示す通り、本実施形態のデータ保持装置は、インバータINV1~INV7と、パススイッチSW1~SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子強誘電体キャパシタCL1a、CL1b、CL2a、CL2bと、を有して成るラッチ回路である。インバータINV1の入力端は、データ信号Dの印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端1に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号Qの引出端に接続されている。マルチプレクサMUX2の第1入力端1は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端1に接続されている。このように、本実施形態のデータ保持装置は、ループ状に接続された2つの論理ゲート図1ではインバータINV3、INV4を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有して成る。なお、ループ構造部LOOPは、第1電源電圧VDD1例えば0.6[V]の供給を受けて駆動されるものである。インバータINV6の入力端は、マルチプレクサMUX1の第1入力端1に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端0に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端1に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。このように、本実施形態のデータ保持装置は、強誘電体素子CL1a、CL1b、CL2a、CL2bのヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有して成る。なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2例えば1.2[V]の供給を受けて駆動されるものである。また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKBクロック信号CLKの論理反転信号に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的相補的にオン/オフされる。一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサMUX1、MUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部として機能する。なお、回路分離部を形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1、MUX2は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるパススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。図2は、レベルシフト機能を備えたインバータINV6インバータINV7についても同様の一構成例を示す回路図である。図2に示すように、インバータINV6INV7は、Pチャネル型MOS電界効果トランジスタP1~P3と、Nチャネル型MOS電界効果トランジスタN1~N3と、を有して成る。トランジスタN1のゲートは、入力端INに接続されている。トランジスタN1のソースは、接地端に接続されている。トランジスタN1のドレインは、トランジスタP1のドレインに接続される一方、出力端OUTにも接続されている。トランジスタP1、P2のソースは、いずれも第2電源電圧VDD2の印加端に接続されている。トランジスタP1のゲートは、トランジスタP2のドレインに接続されている。トランジスタP2のゲートは、トランジスタP1のドレインに接続されている。トランジスタP2のドレインは、トランジスタN2のドレインに接続されている。トランジスタN2のソースは、接地端に接続されている。トランジスタP3、N3のゲートは、いずれも入力端INに接続されている。トランジスタP3のソースは、第1電源電圧VDD1の印加端に接続されている。トランジスタP3のドレインは、トランジスタN3のドレインに接続される一方で、トランジスタN2のゲートにも接続されている。トランジスタN3のソースは、接地端に接続されている。上記構成から成るインバータINV6INV7において、入力端INにハイレベル第1電源電圧VDD1の論理信号が入力された場合には、トランジスタN1、P2がオンとなり、トランジスタN2、P1がオフとなるので、出力端OUTからはローレベル接地電圧GNDの論理信号が出力される。逆に、入力端INにローレベル接地電圧GNDの論理信号が入力された場合には、トランジスタN1、P2がオフとなり、トランジスタN2、P1がオンとなるので、出力端OUTからはハイレベル第2電源電圧VDD2の論理信号が出力される。すなわち、インバータINV6INV7は、入力端INに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第1電源電圧VDD1から第2電源電圧VDD2まで引き上げて出力する。次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子CL1a、CL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a、CL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。図3は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧VDD1、VDD2、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び出力信号Qの電圧波形を示している。まず、データ保持装置の通常動作について説明する。時点W1までは、Fリセット信号FRSTが1ハイレベル:VDD2とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも0ローレベル:GNDとされている。また、時点W1までは、制御信号E1が0GNDとされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ図1の例ではインバータINV6、INV7はいずれも無効とされている。また、時点W1までは、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。なお、図4は、上記した通常動作時の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子へのデータ書き込み動作について説明する。時点W1~W3では、クロック信号CLKが0GNDとされて、反転クロック信号CLKBが1VDD1とされる。従って、第1パススイッチSW1がオフされ、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。また、時点W1~W3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。また、時点W1~W3では、制御信号E1が1VDD2とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ図1の例ではインバータINV6、INV7がいずれも有効とされる。なお、時点W1~W3では、それまでと同様、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。また、時点W1~W2では、第1プレートラインPL1と第2プレートラインPL2が0GNDとされ、時点W2~W3では、第1プレートラインPL1と第2プレートラインPL2が1VDD2とされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。図3の例に即して具体的に述べると、時点W1では、出力信号Qが1VDD1であるため、ノード電圧V1が0GNDとなり、ノード電圧V2が1VDD2となる。従って、時点W1~W2において、第1プレートラインPL1と第2プレートラインPL2が0GNDとされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2~W3において、第1プレートラインPL1と第2プレートラインPL2が1VDD2とされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。時点W3では、Fリセット信号FRSTが再び1VDD2とされることによって、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも0GNDとされる。また、時点W3では、制御信号E1が再び0GNDとされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ図1の例ではインバータINV6、INV7がいずれも無効とされる。なお、制御信号E2については不問であるが、図3の例では0GNDとされている。そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給がいずれも遮断される。このとき、Fリセット信号FRSTは、時点W3から1VDD2に維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、図5は、上記したデータ書き込み動作時特に時点W1~W3の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子からのデータ読み出し動作について説明する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDD1とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRSTが1VDD1とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも0ローレベル:GNDとされている。時点R2では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部LOOPで通常ループが無効とされている状態で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図6中の太線で描写された信号ラインは、フローティングとなっている。続く時点R3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が0GNDに維持されたまま、第1プレートラインPL1が1VDD2とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図3の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号以下、その論理をWL[WeakLow]と呼ぶが現れ、ノード電圧V2としては、比較的高い電圧信号以下、その論理をWH[WeakHi]と呼ぶが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。このとき、時点R3~R4では、制御信号E2が0VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だに不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDD1となっていない状態である。続く時点R4では、制御信号E2が1VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDD1に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDD1に確定される。このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1とノード電圧V2との電位差がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ図2の例では1VDD1が復帰される。その後、時点R5では、Fリセット信号FRSTが再び1VDD2とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0GNDとされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。なお、図6は、上記したデータ読み出し動作時特に時点R3~R4の信号経路図中では太線として描写を示す回路図である。上記で説明したように、本実施形態のデータ保持装置は、ループ状に接続された論理ゲート図1ではインバータINV3、INV4を用いてデータを保持するループ構造部LOOPと、強誘電体素子のヒステリシス特性を用いてループ構造部LOOPに保持されたデータを不揮発的に記憶する不揮発性記憶部NVMCL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2bと、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部MUX1、MUX2、INV6、INV7、SW3、SW4と、を有して成り、回路分離部は、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部LOOPを電気的に動作させる構成とされている。このように、ループ構造部LOOPの信号線から強誘電体素子CL1a、CL1b、CL2a、CL2bを直接駆動するのではなく、ループ構造部LOOPの信号線と強誘電体素子CL1a、CL1b、CL2a、CL2bとの間に、バッファとしても機能するデータ書き込み用ドライバ図1ではインバータINV6、INV7を設けることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bがループ構造部LOOP内の負荷容量とならないようにすることが可能となる。また、データ書き込み用ドライバインバータINV6、INV7の出力端にパススイッチSW3、SW4を接続し、制御信号E1に応じて、データの書き込み時にのみ、パススイッチSW3、SW4をオンさせる構成であれば、通常動作時には、強誘電体素子CL1a、CL1b、CL2a、CL2bが駆動されないようにすることが可能となる。また、データ読み出しの際には、制御信号E2に応じて、マルチプレクサMUX1、MUX2の入出力経路を切り換えることにより、ループ構造部LOOP内の論理ゲート図1ではインバータINV3、INV4と強誘電体素子CL1a、CL1b、CL2a、CL2bとの導通/遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。なお、本実施形態のデータ保持装置では、制御信号E1、E2が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、データ保持装置の消費電力には、ほとんど影響を与えることがない。また、本実施形態のデータ保持装置では、データ書き込み用ドライバインバータINV6、INV7や、マルチプレクサMUX1、MUX2が新たに必要となるが、CPU[CentralProcessingUnit]などの演算回路内におけるデータ保持装置の占有面積は、数に過ぎないことが多く、演算回路全体に与える面積増加の影響は殆どないと言える。このように、本実施形態のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なCPU等を実現することが可能となる。また、本実施形態のデータ保持装置において、ループ構造部LOOPと不揮発性記憶部NVMは、互いに異なる第1、第2電源電圧VDD1、VDD2の供給を別個に受けて駆動されるものであり、回路分離部は、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタ図1の例では、レベルシフト機能を備えたインバータINV6、INV7を有して成る。このような構成とすることにより、第1電源電圧VDD1を用いてループ構造部LOOPを低電圧駆動するとともに、第1電源電圧VDD1よりも高い第2電源電圧VDD2を用いて不揮発性記憶部NVMより具体的には、これに含まれる強誘電体素子CL1a、CL1b、CL2a、CL2bを適切に駆動することができるので、低電圧駆動デバイス超低電圧プロセッサなどにも好適に組み込むことが可能なデータ保持装置を提供することが可能となる。<第1の変形例>なお、上記の実施形態では、インバータINV6とパススイッチSW3、及び、インバータINV7とパススイッチSW4をそれぞれ組み合わせた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図7に示すように、制御信号E1に応じてその出力状態をハイインピーダンスとすることが可能な3ステートのインバータINV6’、INV7’を用いることで、パススイッチSW3、SW4を省略しても構わない。この場合、インバータINV6’インバータINV7’についても同様の構成は、図8に示す通りとなる。図8は、レベルシフト機能を備えた3ステートのインバータINV6’インバータINV7’についても同様の一構成例を示す回路図である。図8に示すように、レベルシフト機能を備えた3ステートのインバータINV6’INV7’は、先出のインバータINV6INV7に若干の変更を加えることにより容易に実現することが可能である。より具体的に述べると、3ステートのインバータINV6’INV7’は、図2の構成に加えて、Pチャネル型MOS電界効果トランジスタP4及びP5と、Nチャネル型MOS電界効果トランジスタN4及びN5と、を有して成る出力段を別途設けるとともに、トランジスタP1のドレインから出力信号を引き出す構成に代えて、上記の出力段から出力信号を引き出す構成とすればよい。上記の出力段を形成するトランジスタP4のソースは、第2電源電圧VDD2の印加端に接続されている。トランジスタP4のゲートは、反転制御信号E1バーの印加端に接続されている。トランジスタP4のドレインは、トランジスタP5のソースに接続されている。トランジスタP5のドレインは、トランジスタN4のドレインに接続される一方、出力端OUTにも接続されている。トランジスタP5、N4のゲートは、いずれもトランジスタP2のドレインに接続されている。トランジスタN4のソースは、トランジスタN5のドレインに接続されている。トランジスタN5のソースは、接地端に接続されている。トランジスタN5のゲートは、制御信号E1の印加端に接続されている。上記構成から成る3ステートのインバータINV6’INV7’において、制御信号E1がハイレベル第2電源電圧VDD2とされている場合、入力端INにハイレベル第1電源電圧VDD1の論理信号が入力されたときには、出力端OUTからローレベル接地電圧GNDの論理信号が出力され、逆に、入力端INにローレベル接地電圧GNDの論理信号が入力されたときには、出力端OUTからハイレベル第2電源電圧VDD2の論理信号が出力される。すなわち、インバータINV6’INV7’は、制御信号E1がハイレベルとされているときには、入力端INに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第1電源電圧VDD1から第2電源電圧VDD2まで引き上げて出力する。一方、制御信号E1がローレベルGNDとされている場合、トランジスタP4、N5がいずれもオフとなるので、出力端OUTはハイインピーダンス状態となる。すなわち、インバータINV6’INV7’は、制御信号E1がローレベルGNDとされているときには、入力端INに入力される論理信号に依らず、出力端OUTをハイインピーダンス状態とすることができる。従って、3ステートのインバータINV6’、INV7’を用いれば、図2に示したパススイッチSW3、SW4を省略することが可能となる。次に、強誘電体素子からのデータ読み出し動作の変形例について、図9を参照しながら詳細な説明を行う。図9は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧VDD1、VDD2、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び、出力信号Qの電圧波形を示している。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDD1とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRSTが1VDD2とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも0ローレベル:GNDとされている。時点R2では、Fリセット信号FRSTが0GNDとされて、トランジスタQ1a、Q1b、Q2a、Q2bがオフされることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が0GNDに維持されたまま、第1プレートラインPL1が1VDD2とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図9の例に即して具体的に説明すると、ノード電圧V1の論理としてはWLが現れ、ノード電圧V2の論理としてはWHが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。ただし、時点R2~R3では、未だ電源電圧VDDが投入されていないため、ループ構造部LOOP各部のノード電圧V3~V6はいずれも0GNDとなっており、延いては、出力信号Qが0GNDとなっている。続く時点R3では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図6中の太線で描写された信号ラインは、フローティングとなっている。なお、時点R3~R4では、制御信号E2が0GNDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だ不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDD1となっていない状態である。続く時点R4では、制御信号E2が1VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDD1に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDD1に確定される。このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1とノード電圧V2との電位差がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ図9の例では1VDD1が復帰される。その後、時点R5では、Fリセット信号FRSTが再び1VDD2とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0GNDとされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。上記したように、図9のデータ読み出し動作は、図3のデータ読み出し動作と異なり、第1電源電圧VDD1と第2電源電圧VDD2の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号ノード電圧V1、V2の引き出し動作を開始する構成とされている。このような構成とすることにより、第1電源電圧VDD1と第2電源電圧VDD2をいずれも投入した後の動作ステップ数を減らして図3の動作例では3ステップ時点R3、R4、R5を要するのに対して、図9の動作例では2ステップ時点R4、R5のみ、通常動作に復帰するまでの所要時間を短縮することが可能となる。<強誘電体素子>次に、本実施形態のデータ保持装置で用いられる強誘電体素子の特性について、詳細な説明を行う。図10は、強誘電体素子の特性を説明するための図である。なお、図10の上段には、強誘電体素子Csに電圧Vsを印加する様子が模式的に描写されている。また、図10の下段左側には、強誘電体素子Csのヒステリシス特性が示されており、下段右側には、強誘電体素子Csの容量特性が示されている。本図に示すように、強誘電体素子Csは、その両端間に電圧Vsを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体素子Csの両端間に正極性の電圧Vsを印加して、強誘電体素子Csを非反転状態S=0とした場合には、その容量値が小さくなる。逆に、強誘電体素子Csの両端間に負極性の電圧Vsを印加して、強誘電体素子Csを反転状態S=1とした場合には、その容量値が大きくなる。従って、強誘電体素子Csに記憶されたデータの読み出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。そこで、本実施形態データ保持装置は、不揮発性記憶部NVMからデータを読み出す際に、非反転状態S=0の強誘電体素子と、反転状態S=1の強誘電体素子との容量結合を用いる構成とされている。図11は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。なお、図11の上段は、強誘電体素子CL1a強誘電体素子CL2aが反転状態S=1で、強誘電体素子CL1b強誘電体素子CL2bが非反転状態S=0であるときの容量特性を示しており、図11の下段は、上記と逆に、強誘電体素子CL1a強誘電体素子CL2aが非反転状態S=0で、強誘電体素子CL1b強誘電体素子CL2bが反転状態S=1であるときの容量特性を示している。先にも述べたように、強誘電体素子に対するデータの書き込みに際して、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。従って、互いに残留分極状態が逆である2つの強誘電体素子CL1aとCL1b、並びに、強誘電体素子CL2aとCLK2bを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧V1、V2容量値の比で決まる電圧値であり、図11では読み出し電圧Voutと表記を検出する構成とすれば、読み出し電圧Voutの振幅値を1[V]近辺まで確保して、読み出しマージンを大幅に改善することが可能となる。また、本実施形態のデータ保持装置は、強誘電体素子CL1a、CL1bの容量比に応じたノード電圧V1と、強誘電体素子CL2a、CL2bの容量比に応じたノード電圧Vbを比較することで、不揮発性記憶部NVMから読み出されたデータの0/1判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。<第2、第3の変形例>このように、本実施形態のデータ保持装置では、強誘電体素子間の容量結合を用いたデータ読み出し方式が採用されているが、本発明の構成はこれに限定されるものではなく、図12第2の変形例に示すように、強誘電体素子CL1a、CL2aと、インバータINV3、INV4を構成するトランジスタのゲート容量との容量結合を用いることで、不揮発性記憶部NVMからデータを読み出す構成言い換えれば、図1の構成から、強誘電体素子CL1b、CL2bとトランジスタQ1b、C2bを除いた構成としても構わないし、若しくは、図13第3の変形例に示すように、強誘電体素子CL1a、CL1bと、その他の容量素子C1、C2との容量結合を用いることで、不揮発性記憶部NVMからデータを読み出す構成としても構わない。<Dフリップフロップへの適用例>図14は、セット/リセット機能を備えたDフリップフロップレジスタへの適用例を示す回路図である。本図に示すように、Dフリップフロップを構成する場合には、ラッチ回路が2段組マスタとスレーブに直列接続されるが、マスタとスレーブの両方を不揮発化する必要はなく、スレーブ側のラッチ回路にのみ本発明を適用すれば足りる。また、その通常動作、強誘電体素子へのデータ書き込み動作、及び、強誘電体素子からのデータ読み出し動作は、マスタ側のラッチ回路が接続されている以外、先述と同様であり、各々の動作時における信号経路についても、図15~図17で示すように、特段重複した説明を要するものではない。ただし、本図に示すDフリップフロップでは、セット/リセット機能を実現すべく、ループ構造部を形成する論理ゲートとして、インバータではなく、否定論理積演算器NAND1~NAND4が用いられている。なお、否定論理積演算器NAND1、NAND3に入力されるセット信号SNを0GNDとすれば、出力信号Qが強制的に1VDD1となり、否定論理積演算器NAND2、NAND4に入力されるリセット信号RNを0GNDとすれば、出力信号Qが強制的に0GNDとなる。従って、データの書き込み動作時やデータの読み出し動作時には、セット信号SN及びリセット信号RNを1VDD1としておく必要がある。<第4の変形例>次に、本発明に係るデータ保持装置の第4の変形例について、図18を参照しながら、詳細な説明を行う。図18は、本発明に係るデータ保持装置の第4の変形例を示す回路図である。本図に示したデータ保持装置は、インバータINV1~INV7と、パススイッチSW1~SW4と、マルチプレクサMUX1~MUX4と、デマルチプレクサDeMUX1、DeMUX2と、Nチャネル型電界効果トランジスタQ11a~Q1ma、Q11b~Q1mb、Q21a~Q2ma、Q21b~Q2mbと、強誘電体素子強誘電体キャパシタCL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbと、を有して成るラッチ回路である。インバータINV1の入力端は、データ信号Dの印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端1に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号Qの引出端に接続されている。マルチプレクサMUX2の第1入力端1は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端1に接続されている。このように、本実施形態のデータ保持装置は、ループ状に接続された2つの論理ゲート図18ではインバータINV3、INV4を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有して成る。なお、ループ構造部LOOPは、第1電源電圧VDD1例えば0.6[V]の供給を受けて駆動されるものである。インバータINV6の入力端は、マルチプレクサMUX1の第1入力端1に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、デマルチプレクサDeMUX1の入力端に接続されている。デマルチプレクサDeMUX1の第1出力端~第m出力端は、それぞれ、マルチプレクサMUX4の第1入力端~第m入力端に接続されている。マルチプレクサMUX4の出力端は、マルチプレクサMUX2の第2入力端0に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端1に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、デマルチプレクサDeMUX2の入力端に接続されている。デマルチプレクサDeMUX2の第1出力端~第m出力端は、それぞれ、マルチプレクサMUX3の第1入力端~第m入力端に接続されている。マルチプレクサMUX3の出力端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL11a~CL1maの正極端は、それぞれ、プレートラインPL11~PL1mに接続されている。強誘電体素子CL11a~CL1maの負極端は、それぞれ、デマルチプレクサDeMUX1の第1出力端~第m出力端に接続されている。強誘電体素子CL11a~1maの両端間には、それぞれ、トランジスタQ11a~Q1maが接続されている。トランジスタQ11a~Q1maのゲートは、それぞれ、Fリセット信号FRST1~FRSTmの印加端に接続されている。強誘電体素子CL11b~CL1mbの正極端は、それぞれ、デマルチプレクサDeMUX1の第1出力端~第m出力端に接続されている。強誘電体素子CL11b~CL1mbの負極端は、それぞれ、プレートラインPL21~PL2mに接続されている。強誘電体素子CL11b~CL1mbの両端間には、それぞれ、トランジスタQ11b~Q1mbが接続されている。トランジスタQ11b~Q1mbのゲートは、それぞれ、Fリセット信号FRST1~FRSTmの印加端に接続されている。強誘電体素子CL21a~CL2maの正極端は、それぞれ、プレートラインPL11~PL1mに接続されている。強誘電体素子CL21a~CL2maの負極端は、それぞれ、デマルチプレクサDeMUX2の第1出力端~第m出力端に接続されている。強誘電体素子CL21a~CL2maの両端間には、それぞれ、トランジスタQ21a~Q2maが接続されている。トランジスタQ21a~Q2maのゲートは、それぞれ、Fリセット信号FRST1~FRSTmの印加端に接続されている。強誘電体素子CL21b~CL2mbの正極端は、それぞれ、デマルチプレクサDeMUX2の第1出力端~第m出力端に接続されている。強誘電体素子CL21b~CL2mbの負極端は、それぞれ、プレートラインPL21~PL2mに接続されている。強誘電体素子CL21b~CL2mbの両端間には、それぞれ、トランジスタQ21b~Q2mbが接続されている。トランジスタQ21b~Q2mbのゲートは、それぞれ、Fリセット信号FRST1~FRSTmの印加端に接続されている。上記したように、本実施形態のデータ保持装置は、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbのヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有して成る。なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2例えば1.2[V]の供給を受けて駆動されるものである。また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKBクロック信号CLKの論理反転信号に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的相補的にオン/オフされる。一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。また、マルチプレクサMUX3、MUX4と、デマルチプレクサDeMUX1、DeMUX2は、いずれも制御信号SEL1~SELmに応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサMUX1~MUX4と、デマルチプレクサDeMUX1、DeMUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部として機能する。なお、回路分離部を形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1~MUX4は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるデマルチプレクサDeMUX1、DeMUX2と、パススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。なお、インバータINV6、INV7の回路構成については、説明済みであるため、重複した説明は割愛する。また、先出の図7で示したように、インバータINV6とパススイッチSW3、及び、インバータINV7とパススイッチSW4に代えて、3ステートのインバータINV6’、INV7’を用いてもよい。このように、上記構成から成るデータ保持装置は、データDをmビット分m≧2だけ格納するために、図1の構成をさらに拡張したものであって、制御信号SEL1~SELmに応じて選択可能な第1記憶領域~第m記憶領域を有する構成とされている。なお、図18の例に即して説明すると、第x記憶領域1≦x≦mは、強誘電体素子CL1xa、CL1xb、CL2xa、CL2xbと、トランジスタQ1xa、Q1xb、Q2xa、Q2xbと、によって形成されている。ただし、本発明の構成はこれに限定されるものではなく、先出の図12、図13と同様の変形を行うことも可能である。次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、デマルチプレクサDeMUX1の第1出力端~第m出力端マルチプレクサMUX4の第1入力端~第m入力端に各々現れる電圧をV11~V1m、デマルチプレクサDeMUX2の第1出力端~第m出力端マルチプレクサMUX3の第1入力端~第m入力端に各々現れる電圧をV21~V2m、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように各部のノード電圧に符号を付すことにする。図19は、本発明に係るデータ保持装置の一動作例第1記憶領域にデータDを書き込んで、第m記憶領域からデータDを読み出す動作を説明するためのタイミングチャートであり、上から順に、電源電圧VDD1、VDD2、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、制御信号SEL1、Fリセット信号FRST1、プレートラインPL11の印加電圧、プレートラインPL21の印加電圧、ノード電圧V11、ノード電圧V21、制御信号SELm、Fリセット信号FRSTm、プレートラインPL1mの印加電圧、プレートラインPL2mの印加電圧、ノード電圧V1m、ノード電圧V2m、及び出力信号Qの電圧波形を示している。なお、データDの書き込み先や読み出し元として選択されていない第y記憶領域1<y<mに関連する制御信号SELy、Fリセット信号FRSTy、プレートラインPL1yの印加電圧、プレートラインPL2yの印加電圧、ノード電圧V1y、ノード電圧V2yは、データDの書き込み動作中には、データDの書き込み先として選択されていない第m記憶領域のそれと同様となり、データDの読み出し動作中には、データDの読み出し元として選択されていない第1記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。まず、データ保持装置の通常動作について説明する。時点W1までは、Fリセット信号FRST1~FRSTmが全て1ハイレベル:VDD2とされており、トランジスタQ11a~Q1ma、Q11b~Q1mb、Q21a~Q2ma、Q21b~Q2mbが全てオンされ、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbの各両端間がいずれも短絡されているので、これらの強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbには一切電圧が印加されない状態となっている。なお、プレートラインPL11~PL1mとプレートラインPL21~PL2mは、いずれも0ローレベル:GNDとされている。また、時点W1までは、制御信号E1が0GNDとされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ図18の例ではインバータINV6、INV7はいずれも無効とされている。また、時点W1までは、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。次に、第1記憶領域へのデータ書き込み動作について説明する。時点W1~W3では、クロック信号CLKが0GNDとされ、反転クロック信号CLKBが1VDD1とされる。従って、第1パススイッチSW1がオフされて、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。また、時点W1~W3では、データDの書き込み先として第1記憶領域を選択すべく、制御信号SEL1が1VDD2とされ、その余の制御信号SEL2~SELmが0GNDとされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第1出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第1入力端を結ぶ信号経路が選択された状態となる。また、時点W1~W3では、Fリセット信号FRST1が0GNDとされ、トランジスタQ11a、Q11b、Q21a、Q21bがオフされて、強誘電体素子CL11a、CL11b、CL21a、CL21bに対する電圧印加が可能な状態とされる。一方、Fリセット信号FRST2~FRSTmは、引き続き1VDD2に維持されるので、第2記憶領域~第m記憶領域でのデータ化けを回避することが可能となる。また、時点W1~W3では、制御信号E1が1VDD2とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ図18の例ではインバータINV6、INV7がいずれも有効とされる。なお、時点W1~W3では、それまでと同様、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。また、時点W1~W2では、プレートラインPL11、PL21が0GNDとされ、時点W2~W3では、プレートラインPL11、PL21が1VDD2とされる。すなわち、プレートラインPL11、PL21に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。図19の例に即して具体的に述べると、時点W1では出力信号Qが1VDD1であるため、ノード電圧V11が0GNDとなり、ノード電圧V21が1VDD1となる。従って、時点W1~W2において、プレートラインPL11、PL21がいずれも0GNDとされている間、強誘電体素子CL11a、CL11bの両端間には、電圧が印加されない状態となり、強誘電体素子CL21aの両端間には、負極性の電圧が印加される状態となり、強誘電体素子CL21bの両端間には、正極性の電圧が印加される状態となる。一方、時点W2~W3において、プレートラインPL11、PL21がいずれも1VDD2とされている間、強誘電体素子CL21a、CL21bの両端間には、電圧が印加されない状態となり、強誘電体素子CL11aの両端間には、正極性の電圧が印加される状態となり、強誘電体素子CL11bの両端間には、負極性の電圧が印加される状態となる。このように、プレートラインPL11、PL21に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL11aとCL11bとの間、及び、強誘電体素子CL21aとCL21bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL11aとCL21aとの間、及び、強誘電体素子CL11bとCL21bとの間でも、互いの残留分極状態が逆になる。なお、時点W1~W3において、プレートラインPL12~PL1m、PL22~PL2mはいずれも0GNDに維持される。時点W3では、Fリセット信号FRST1が再び1VDD2とされて、トランジスタQ11a、Q11b、Q21a、Q21bがオンされ、強誘電体素子CL11a、CL11b、CL21a、CL21bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL11a、CL11b、CL21a、CL21bは一切電圧が印加されない状態となる。このとき、プレートラインPL11、PL21はいずれも0GNDとされる。また、制御信号SEL1も0GNDとされる。また、時点W3では、制御信号E1が再び0GNDとされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ図18の例ではインバータINV6、INV7がいずれも無効とされる。なお、制御信号E2については不問であるが、図19の例では0GNDとされている。また、時点W3において、Fリセット信号FRST2~FRSTmは、いずれも、1VDD2に維持され、制御信号SEL2~SELm、プレートラインPL12~PL1m、PL22~PL2mは、いずれも0GNDに維持される。そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給が遮断される。このとき、Fリセット信号FRST1~FRSTmは、いずれも第1電源電圧VDD1と第2電源電圧VDD2の遮断前から1VDD2に維持されており、トランジスタQ11a~Q1ma、Q11b~Q1mb、Q21a~Q2ma、Q21b~Q2mbがオンされて、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。次に、第m記憶領域からのデータ読み出し動作について説明する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDD1とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1においては、最先に全てのFリセット信号FRST1~FRSTmが1VDD2とされており、トランジスタQ11a~Q1ma、Q11b~Q1mb、Q21a~Q2ma、Q21b~Q2mbがオンされて、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、プレートラインPL11~PL1mとプレートラインPL21~PL2mは、いずれも0ローレベル:GNDとされている。時点R2では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。続く時点R3では、データDの読み出し元として第m記憶領域を選択すべく、制御信号SELmが1VDD2とされ、その余の制御信号SEL1~SELm-1が0GNDとされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第m出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第m入力端を結ぶ信号経路が選択された状態となる。また、時点R3では、Fリセット信号FRSTmが0GNDとされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオフされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbに対する電圧印加が可能な状態とされる一方、プレートラインPL2mが0GNDに維持されたままで、プレートラインPL1mが1VDD2とされる。このようなパルス電圧の印加により、ノード電圧V1m及びノード電圧V2mとして、強誘電体素子内の残留分極状態に応じた電圧信号が現れる。図19の例第m記憶領域に論理1のデータDが格納されていた場合に即して具体的に説明すると、ノード電圧V1mの論理としてはWLが現れ、ノード電圧V2mの論理としてはWHが現れる。すなわち、ノード電圧V1mとノード電圧V2mとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。このとき、時点R3~R4では、制御信号E2が0GNDとされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1m、V2m、V3~V6が未だ不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDD1となっていない状態である。なお、時点R3において、Fリセット信号FRST1~FRSTm-1は、いずれも1VDD2に維持されて、制御信号SEL1~SELm-1、プレートラインPL11~PL1m-1、PL21~PL2m-1は、いずれも0GNDに維持される。続く時点R4では、制御信号E2が1VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDD1に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDD1に確定される。このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1mとノード電圧V2mとの電位差がループ構造部LOOPで増幅される形となり、出力信号Qとして第3記憶領域の保持データ図19の例では1VDD1が復帰される。その後、時点R5では、Fリセット信号FRSTmが再び1VDD2とされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオンされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbには、一切電圧が印加されない状態となる。このとき、プレートラインPL1mとプレートラインPL2mは、いずれも0GNDとされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。上記で説明したように、第4変形例のデータ保持装置において、強誘電体素子のヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMは、強誘電体素子を用いたm個の記憶領域を有して成り、所定の制御信号SEL1~SELmに応じて、データDの書き込み先ないしは読み出し元となる記憶領域を選択して用いる構成とされている。このような構成とすることにより、複数のデータDを任意に切り換えて使用することが可能なデータ保持装置を実現することができる。なお、データ保持装置の通常動作時には、強誘電体素子が信号線から分離されるので、強誘電体素子の増加によって、データ保持装置の性能劣化速度劣化や消費電力の増加などが招かれることはない。次に、第m記憶領域からのデータ読み出し動作の変形例について、図20を参照しながら詳細な説明を行う。図20は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧VDD1、VDD2、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、制御信号SEL1、Fリセット信号FRST1、プレートラインPL11の印加電圧、プレートラインPL21の印加電圧、ノード電圧V11、ノード電圧V21、制御信号SELm、Fリセット信号FRSTm、プレートラインPL1mの印加電圧、プレートラインPL2mの印加電圧、ノード電圧V1m、ノード電圧V2m、及び、出力信号Qの電圧波形を示している。なお、データDの書き込み先や読み出し元として選択されていない第y記憶領域1<y<mに関連する制御信号SELy、Fリセット信号FRSTy、プレートラインPL1yの印加電圧、プレートラインPL2yの印加電圧、ノード電圧V1y、ノード電圧V2yは、データDの書き込み動作中には、データDの書き込み先として選択されていない第m記憶領域のそれと同様となり、データDの読み出し動作中には、データDの読み出し元として選択されていない第1記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDD1とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRST1~FRSTmが1VDD2とされており、トランジスタQ11a~Q1ma、Q11b~Q1mb、Q21a~Q2ma、Q21b~Q2mbがオンされて、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合であっても、強誘電体素子CL11a~CL1ma、CL11b~CL1mb、CL21a~CL2ma、CL21b~CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、プレートラインPL11~PL1mとプレートラインPL21~PL2mは、いずれも0ローレベル:GNDとされている。時点R2では、Fリセット信号FRSTmが0GNDとされて、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオフされ、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbに対する電圧印加が可能な状態とされる一方、プレートラインPL2mが0GNDに維持されたまま、プレートラインPL1mが1VDD2とされる。このようなパルス電圧の印加により、ノード電圧V1m及びノード電圧V2mとして、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図20の例第3記憶領域に論理1のデータDが格納されていた場合に即して具体的に説明すると、ノード電圧V1mの論理としてはWLが現れ、ノード電圧V2mの論理としてはWHが現れる。すなわち、ノード電圧V1mとノード電圧V2mとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。ただし、時点R2~R3では、未だ第1電源電圧VDD1が投入されていないため、ループ構造部LOOP各部のノード電圧V3~V6はいずれも0GNDとなっており、延いては、出力信号Qが0GNDとなっている。続く時点R3では、データDの読み出し元として第m記憶領域を選択すべく、制御信号SELmが1VDD2とされ、その余の制御信号SEL1~SELm-1が0GNDとされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第m出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第m入力端を結ぶ信号経路が選択された状態となる。また、時点R3では、制御信号E1、E2が共に0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。なお、時点R3~R4では、制御信号E2が0GNDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だ不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDD1となっていない状態である。続く時点R4では、制御信号E2が1VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDD1に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDD1に確定される。このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1mとノード電圧V2mとの電位差がループ構造部LOOPで増幅される形となり、出力信号Qとして第3記憶領域の保持データ図20の例では1VDD1が復帰される。その後、時点R5では、Fリセット信号FRSTmが再び1VDD2とされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオンされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbには、一切電圧が印加されない状態となる。このとき、プレートラインPL1mとプレートラインPL2mは、いずれも0GNDとされる。従って、データ保持装置は、時点W1以前と同様、通常動作状態に復帰される。上記したように、図20のデータ読み出し動作は、図19のデータ読み出し動作と異なり、第1電源電圧VDD1と第2電源電圧VDD2の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号ノード電圧V1m、V2mの引き出し動作を開始する構成とされている。このような構成とすることにより、第1電源電圧VDD1と第2電源電圧VDD2を投入した後の動作ステップ数を減らして図19の動作例では、3ステップ時点R3、R4、R5を要するのに対して、図20の動作例では、2ステップ時点R4、R5のみ、通常動作に復帰するまでの所要時間を短縮することが可能となる。<CPU処理切替動作>次に、第4変形例のデータ保持装置をCPUに適用した場合の処理切替動作について、図21を参照しながら説明する。図21は、データ入れ替えによる処理切替動作の一例を示す模式図であり、データ保持装置の第1記憶領域と第m記憶領域を任意に切り替えて用いることにより、処理A例えば動画圧縮処理と処理B例えば表計算処理が交互に切り替えられる様子が模式的に示されている。なお、図21の左側には、縦軸を時間軸として処理Aと処理Bが交互に切り替えられる様子が示されており、図21の右側には、CPU内部で使用されているデータ保持装置の動作状態が模式的に示されている。処理Aから処理Bに移る場合、データ保持装置は、処理Aに関するデータDAを第1記憶領域CL11a~CL21bに書き込み、処理Bに関するデータDBを第m記憶領域CL1ma~CL2mbから読み出すことで、データ保持装置に格納されているデータの入替処理を行う。一方、処理Bから処理Aに移る場合には、上記と逆に、データ保持装置は、処理Bに関するデータDBを第m記憶領域CL1ma~CL2mbに書き込み、処理Aに関するデータDAを第1記憶領域CL11a~CL21bから読み出すことで、データ保持装置に格納されているデータの入替処理を行う。このようなデータの入替処理により、CPUで実行される処理を瞬時に切り替えることが可能となる。なお、データ入れ替えによってCPUの処理切替を行う場合、先出の図19、図20で示した電源オフ期間は必ずしも必要ではない。<セルパターン>次に、強誘電体素子のセルパターンのレイアウトについて、図22~図25を参照しながら詳細に説明する。図22~図25は、それぞれ、強誘電体素子のセルパターンの第1レイアウト例~第4レイアウト例を示す模式図である。なお、図中の符号a~dは、それぞれ、強誘電体素子を示しており、符号x、yは、それぞれ、素子間距離を示している。半導体基板上に複数の強誘電体素子を形成する際、そのレイアウト段階では、いずれの強誘電体素子も同一の形状例えば、上面視した場合に正方形や長方形となる形状に設計されているが、マスキングプロセスやエッチングプロセスを経て半導体基板上に形成される実際の素子形状は、プロセスの特性上、設計通りの形状とはならないことが多い。例えば、図22において、強誘電体素子a、dは、いずれの四辺にも別の素子が近接していないため、素子のコーナー部分がエッチングされやすく、半導体基板上に形成される実際の素子形状は、各々の四隅全てが比較的大きく丸められた形となる。一方、強誘電体素子b、cは、各々の一辺が互いに対向する形で互いに近接しているため、この一辺を含む素子のコーナー部分がエッチングされにくく、半導体基板上に形成される実際の素子形状は、各々の四隅のうち、互いに対向する二隅が比較的小さく丸められた形となり、その余の二隅が比較的大きく丸められた形となる。図23~図25の例についても、上記と同様である。このように、半導体基板上に形成される実際の素子形状は、素子の疎密に応じて四隅のエッチング度合いが異なるものとなるが、強誘電体素子CL1aと強誘電体素子CL1bとのペア、並びに、強誘電体素子CL2aと強誘電体素子CL2bとのペアについては、それぞれ半導体基板上に形成された実際の形状が等しくなるように配置するとよい。図22の例であれば、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとすればよい。また、図23の例であれば、強誘電体素子a、bを第1ペアとし、強誘電体素子c、dを第2ペアとしてもよいし図中aを参照、若しくは、強誘電体素子a、cを第1ペアとし、強誘電体素子b、dを第2ペアとしてもよい図中bを参照。また、図24の例であれば、強誘電体素子a、cを第1ペアとし、強誘電体素子b、dを第2ペアとしてもよいし図中aを参照、強誘電体素子a、bを第1ペアとし、強誘電体素子c、dを第2ペアとしてもよいし図中bを参照、若しくは、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとしてもよい図中cを参照。また、図25の例であれば、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとすればよい。このようなセルパターンのレイアウトを行うことにより、一対となる強誘電体素子の形状面積を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。また、図18で示すように、記憶領域を複数設ける場合についても上記と同様であり、強誘電体素子CL11a~CL1maと強誘電体素子CL11b~CL1mbとのペア、並びに、強誘電体素子CL21a~CL1maと強誘電体素子CL21b~CL2mbとのペアについては、互いの形状面積を揃えておくことが重要である。<ダミーパターン>図26は、ダミーパターンの第1レイアウト例を示す模式図である。4つの強誘電体素子強誘電体キャパシタXは、それぞれ、図1の強誘電体素子CL1a、CL1b、CL2a、及び、CL2bに相当する。各々の強誘電体素子Xは、いずれもm×m例えばm=2.8μmの正方形状に形成されている。ただし、強誘電体素子Xの形状はこれに限定されるものではなく、例えば長方形状に形成しても構わない。4つの強誘電体素子Xは、図24のレイアウトに倣い、2行2列の格子状に配列されている。このようなセルパターンのレイアウトを採用することにより、一対となる強誘電体素子の形状面積を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。強誘電体素子X同士を列方向に隔てる素子間距離x1と、強誘電体素子X同士を行方向に隔てる素子間距離y1とは、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、互いに同値としておくことが望ましい。ダミー素子Yは、強誘電体素子Xと隣接して同一レイヤに形成されているものの、実際には使用されることのない素子電気的に他の素子と接続されていない強誘電体キャパシタである。ダミー素子Yは、4つの強誘電体素子Xを包囲するように配置されている。ダミー素子Yの素子幅nは、強誘電体素子Xの素子幅mよりも小さい値に設計されている。チップ面積効率を最大限に高めるためには、ダミー素子Yの素子幅nを半導体集積回路装置の製造プロセスルールで定まる最小寸法に設計しておくことが望ましい。ただし、実際にはパターニングの困難性などを考慮する必要があり、例えば、0.13μmプロセスルールでは、ダミー素子Yの素子幅nを0.4μm程度に設計することが妥当となる。強誘電体素子Xとダミー素子Yを列方向に隔てる素子間距離x2は、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、強誘電体素子X同士を列方向に隔てる素子間距離x1と同値に設定しておくことが望ましい。同様に、強誘電体素子Xとダミー素子Yを行方向に隔てる素子間距離y2は、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、強誘電体素子X同士を行方向に隔てる素子間距離y1と同値に設定しておくことが望ましい。このように、強誘電体素子Xよりも素子幅の小さいダミー素子Yによって、強誘電体素子Xを包囲した構成であれば、データ保持装置全体に占めるダミー素子Yの面積比率を小さく抑えることができる。従って、チップ面積を不必要に拡大することなく、マスクパターンの疎密に起因する強誘電体素子Xの特性ばらつきを低減することができるので、データ保持装置の信頼性や歩留りを高めることが可能となる。図27は、ダミーパターンの第2レイアウト例を示す模式図である。第2レイアウト例において、ダミー素子Yは、強誘電体素子Xを取り囲んで閉じた環状に形成されている。このような構成とすることにより、リソグラフィ時のレジスト倒れが起こりにくくなるので、ダミー素子Yの素子幅nをより小さく設計することが可能となり、延いては、チップ面積の縮小や、或いは、強誘電体素子Xの大型化データ保持装置の特性向上に寄与することが可能となる。図28は、強誘電体素子X及びダミー素子Yの製造工程を示す縦断面図である。第1工程では、基板101上に下部電極層102、強誘電体層103、及び、上部電極層104が積層形成される。下部電極層102のうち、強誘電体素子Xに属する部分は、基板101上に形成された各種回路と電気的に接続される。一方、下部電極層102のうち、ダミー素子Yに属する部分は、電気的にフローティング状態とされる。第2工程では、上部電極層104上にレジスト層105が形成される。このレジスト層105は、強誘電体素子Xとダミー素子Yを被覆する領域を除いて不要部分が除去され、マスクパターンが形成される。第3工程では、エッチング処理により、下部電極層102、強誘電体層103、及び、上部電極層104のうち、マスクパターンに覆われていない不要部分が除去される。エッチング度合いテーパなどは、マスクパターンの疎密に応じて異なる。ただし、強誘電体素子Xの周囲にはダミー素子Yが配置されているので、複数の強誘電体素子Xのエッチング度合いは、いずれも均一となっている。第4工程では、レジスト層105が除去されて強誘電体素子X及びダミー素子Yが完成される。上部電極層104のうち、強誘電体素子Xに属する部分は、さらに上部に形成される配線層不図示と電気的に接続される。一方、上部電極層104のうち、ダミー素子Yに属する部分は、電気的にフローティング状態とされる。なお、図26及び図27では、いずれも、図24のセルパターンレイアウトを基礎とした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図29Aで示すように、図22や図23のセルパターンレイアウトを基礎としてもよいし、或いは、図29Bで示すように、図25のセルパターンレイアウトを基礎としてもよい。<その他の変形例>また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。