"キャリア基板の上に複数の半導体チップを積層したチップ積層体を形成する工程と、前記キャリア基板及び前記複数の半導体チップの各隙間に第1の封止体を充填しながら、前記チップ積層体を第1の封止体で封止する工程と、前記配線基板となる部分が複数並んで形成された母配線基板の一面に、この母配線基板と前記キャリア基板との間で前記複数の半導体チップを挟み込むように、前記チップ積層体を前記配線基板となる部分毎に実装する工程と、前記第1の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第2の封止体で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする半導体装置の製造方法。前記チップ積層体を形成する工程は、前記キャリア基板となる部分が複数並んで設けられた母キャリア基板の一面に、前記複数の半導体チップを順次積層しながら前記キャリア基板となる部分毎に実装する工程と、前記母キャリア基板を前記キャリア基板となる部分毎に切断することによって個々のチップ積層体に分割する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記チップ積層体を前記第1の封止体で封止する工程を、前記母キャリア基板を切断して個々のチップ積層体に分割する工程の前に行うことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記チップ積層体を前記第1の封止体で封止する工程を、前記母キャリア基板を切断して個々のチップ積層体に分割する工程の後に行うことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記チップ積層体を形成する工程は、一面側に第1の接続端子を有するキャリア基板と、一面側に第1の接続端子及び他面側に第2の接続端子と、これら第1の接続端子と第2の接続端子との間を接続する貫通電極とを有する複数の半導体チップとを用意し、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層することにより行うことを特徴とする請求項1~4の何れか一項に記載の半導体装置の製造方法。前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第3の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第3の接続端子と前記第1の接続端子とを接合することにより行うことを特徴とする請求項1~5の何れか一項に記載の半導体装置の製造方法。前記キャリア基板と前記配線基板には、同じ材質のものを用いることを特徴とする請求項1~6の何れか一項に記載の半導体装置の製造方法。前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項1~7の何れか一項に記載の半導体装置の製造方法。前記母配線基板を切断する工程の前に、前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項1~8の何れか一項に記載の半導体装置の製造方法。ところで、上述したチップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、薄型化を図るためには、この半導体チップの厚みを薄くする必要がある。しかしながら、半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップを積層したチップ積層体に加わることになる。この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分バンプ接合部にストレスが加わることで、このバンプ接合部が破断したり、半導体チップにクラックが生じたりするといった問題が発生してしまう。また、アンダーフィル材の供給時に周囲に形成されるフィレットの形状が安定しないため、アンダーフィル材の広がりによってはフィレット幅が大きくなり、パッケージサイズが大きくなってしまう。そこで、上記特許文献1では、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した後に、このチップ積層体を配線基板に搭載することで、半導体チップの接続部分に破断が生じたり、半導体チップにクラックが生じたりすることを抑制する技術が提案されている。しかしながら、チップ積層体は、配線基板に搭載された後も封止工程やリフロー工程等で加熱されるため、各半導体チップを厚み方向に貫通する貫通電極が熱膨張することにより、これら半導体チップに応力が加わることになる。特に、半導体チップに加わる応力は、チップ積層体の最上層に位置する半導体チップで最大となる。すなわち、アンダーフィル材により封止されたチップ積層体を、ガラス転移温度Tg以上に昇温させことで、貫通電極の膨張収縮による応力が発生する。この応力は、最上層に位置する半導体チップ配線基板から最も離れた半導体チップの貫通電極の最上面側で最大となるため、この最上層に位置する半導体チップの貫通電極の近傍にクラックが生じ易くなる。本発明に係る半導体装置の製造方法は、キャリア基板の上に複数の半導体チップを積層したチップ積層体を形成する工程と、キャリア基板及び複数の半導体チップの各隙間に第1の封止体を充填しながら、チップ積層体を第1の封止体で封止する工程と、配線基板となる部分が複数並んで形成された母配線基板の一面に、この母配線基板とキャリア基板との間で複数の半導体チップを挟み込むように、チップ積層体を配線基板となる部分毎に実装する工程と、第1の封止体で封止されたチップ積層体の全体を覆うように母配線基板の一面側を第2の封止体で封止する工程と、母配線基板を配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする。以上のように、本発明では、配線基板とキャリア基板との間で複数の半導体チップを挟み込むようにチップ積層体を配線基板の一面に実装することで、実装後の加熱により各半導体チップに加わる応力を低減し、これら半導体チップにクラック等が発生することを抑制することが可能である。また、各半導体チップの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップに反り等の変形が発生したりすることを抑制し、半導体装置の接続信頼性を高めることが可能である。以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、本発明を適用して製造される半導体装置の一例として、図1に示すCoC型の半導体パッケージ1について説明する。この半導体パッケージ1は、図1に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Aと、このチップ積層体3Aを封止する第1の封止体4と、この第1の封止体4を覆った状態で配線基板2の一面を封止する第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Aが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビア貫通電極や配線パターンなどの引回し配線部9図1中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Aは、キャリア基板10の上に複数本例では4つの半導体チップ11a~11dが積層されたものからなる。このうち、キャリア基板10は、平面視で矩形状を為すと共に、上記配線基板2よりも小さいプリント配線板からなる。また、このキャリア基板10には、上記配線基板2と同じ材質で同じ厚みのプリント配線板を用いている。また、このキャリア基板10は、一面側に複数の第1のバンプ電極第1の接続端子12aを有している。一方、複数の半導体チップ11a~11dは、平面視で矩形状を為すと共に、キャリア基板10よりも小さい形状を有している。また、各半導体チップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。なお、本例では、厚み50μm程度の半導体チップ11a~11dを用いている。そして、これらキャリア基板10及び複数の半導体チップ11a~11dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されることによって、チップ積層体3Aを構成している。また、このチップ積層体3Aは、最上層に位置する半導体チップ11dを下方に向けた状態で、この半導体チップ11dの他面と配線基板2の一面実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7とを接合することによって、配線基板2の一面に実装されている。さらに、このチップ積層体3Aは、配線基板2の一面と半導体チップ11dの他面との間に充填された絶縁性の接着部材14を介して配線基板2の実装領域2aに接着固定されている。なお、チップ積層体3Aは、配線基板2のパッド電極7上にワイヤーバンプ接合部材を設けて、このワイヤーバンプを介して第2のバンプ電極12bとパッド電極7とを接合することによって、配線基板2の一面に実装することも可能である。第1の封止体4は、チップ積層体3Aを構成するキャリア基板10及び複数の半導体チップ11a~11dの各隙間に充填されたアンダーフィル材によって、チップ積層体3Aを封止している。第2の封止体5は、第1の封止体4で封止されたチップ積層体3Aの全体を覆うモールド樹脂によって、配線基板2の一面側を全面的に封止している。以上のような構造を有する半導体パッケージ1では、配線基板2とキャリア基板10との間で複数の半導体チップ11a~11dを挟み込むようにチップ積層体3Aを配線基板2の一面に実装することで、実装後の加熱より各半導体チップ11a~11dを厚み方向に貫通する貫通電極13が熱膨張した場合に、各半導体チップ11a~11dに加わる応力を配線基板2とキャリア基板10が受けることになる。すなわち、一旦硬化されたアンダーフィル材の熱履歴による応力の集中箇所がキャリア基板10となる。これにより、各半導体チップ11a~11dに加わる応力を低減し、これら半導体チップ11a~11dにクラック等が発生することを抑制することが可能である。また、この半導体パッケージ1では、各半導体チップ11a~11dの接合部分に加わるストレスも低減できる。特に、配線基板2とキャリア基板10に同じ材質のものを用い、更に厚みを等しくすることで、これら配線基板2とキャリア基板10との間で熱膨張係数の差異による応力を低減できる。これにより、配線基板2とキャリア基板10との間に挟み込まれた半導体チップ11a~11dの接合部分が破断したり、半導体チップ11a~11dに反り等の変形が発生したりすることを抑制し、半導体パッケージ1の接続信頼性を高めることが可能である。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法として、上記図1に示す半導体パッケージ1の製造工程について説明する。上記半導体パッケージ1を製造する際は、先ず、図2A~図2Dに示すように、キャリア基板10の上に複数の半導体チップ11a~11eを積層したチップ積層体3Aを形成する。具体的には、先ず、図2Aに示すように、上記キャリア基板10となる部分が複数並んで設けられた母キャリア基板10Aを用意する。この母キャリア基板10Aは、例えばガラスエポキシ基板からなり、上記キャリア基板10となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記キャリア基板10となる部分を個々のキャリア基板10として切り出すことが可能となっている。次に、図2Bに示すように、図示を省略する吸着ステージ上に、上記複数の第1のバンプ電極12aが形成された面一面を上方に向けた状態で、母キャリア基板10Aを載置する。そして、この母キャリア基板10Aは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に保持される。この状態から、母キャリア基板10A上の上記キャリア基板10となる部分に、ボンディングツール100を用いて、1層目の半導体チップ11aを積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツール100に設けられた吸引孔101により1層目の半導体チップ11aを吸引保持しながら、このボンディングツール100が半導体チップ11aを第2のバンプ電極12bが形成された面他面を下方に向けた状態で保持する。このボンディングツール100は、1層目の半導体チップ11aの他面と、その下にある上記キャリア基板10となる部分の一面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、1層目の半導体チップ11aを上記キャリア基板10となる部分に載置する。そして、この状態でボンディングツール100が加熱しながら荷重を加えることによって、第1のバンプ電極12aと第2のバンプ電極12bとを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、1層目の半導体チップ11aが上記キャリア基板10となる部分にフリップチップ実装される。この状態から更に、上述した1層目の半導体チップ11aをフリップチップ実装する場合と同様の方法を用いて、この1層目の半導体チップ11a上に2層目の半導体チップ11bと、この2層目の半導体チップ11b上に3層目の半導体チップ11cと、この3層目の半導体チップ11c上に4層目の半導体チップ11dとを、順にフリップチップ実装する。そして、このようなボンディングツール100を用いた操作を、母キャリア基板10Aの上記キャリア基板10となる部分毎に繰り返す。次に、図2Cに示すように、母キャリア基板10A上に積層された複数の半導体チップ11a~11dの各隙間に、液状のアンダーフィル材4Aを供給するディスペンサー200を用いて、上記第1の封止体4となるアンダーフィル材4Aを充填する。このとき、アンダーフィル材4Aは、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材4Aは、上層側から下層側に向かって漸次幅方向に広がった形状となる。この状態から、アンダーフィル材4Aを例えば150°C程度で加熱キュアすることで、このアンダーフィル材4Aを硬化させる。これにより、母キャリア基板10Aの上記キャリア基板10となる部分に積層された複数の半導体チップ11a~11dの各隙間が上記第1の封止体4により封止される。そして、このようなディスペンサー200を用いた操作を、母キャリア基板10Aの上記キャリア基板10となる部分毎に繰り返す。次に、図2Dに示すように、母キャリア基板10Aの他面側にダイシングテープ300を貼着した後、ダイシングブレード400を用いて、母キャリア基板10Aをダイシングテープ300とは反対側からダイシングラインLに沿って切断し、上記キャリア基板10となる部分を個々のチップ積層体3Aに分割する。これにより、上記第1の封止体4により封止されたチップ積層体3Aを得ることができる。そして、このチップ積層体3Aは、ダイシングテープ300から引き剥がされた後、図示を省略する収納用トレイに収容されて、次工程へと送られる。次に、図3に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、図4に示すように、この母配線基板2Aの一面に、ディスペンサー図示せず。を用いて、NCPと呼ばれる液状の接着部材14を上記配線基板2となる部分の実装領域2a毎に塗布した後、ボンディングツール500を用いて、上記第1の封止体4により封止されたチップ積層体3Aを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツール500の吸引孔501によりチップ積層体3Aを吸引保持しながら、このボンディングツール500がキャリア基板10を上方に向けた状態でチップ積層体3Aを保持する。このボンディングツール500は、半導体チップ11dの他面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7との位置を合わせた状態で、上記第1の封止体4により封止されたチップ積層体3Aを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツール500が加熱しながら荷重を加えることによって、第1のバンプ電極12aとパッド電極7とを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極12aとパッド電極7との間が電気的に接続フリップチップ接続されて、上記第1の封止体4により封止されたチップ積層体3Aが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材14は、母配線基板2Aの一面と半導体チップ11dの他面との間からはみ出した状態で硬化される。これにより、上記第1の封止体4により封止されたチップ積層体3Aは、この接着部材14を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツール500を用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。なお、上記チップ積層体3Aの周囲からはみ出した第1の封止体4は、上記チップ積層体3Aが上記配線基板2となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第1の封止体4によって、母配線基板2Aの一面と半導体チップ11dの他面との間からはみ出した接着部材14の這い上がりを抑制できるため、ボンディングツール500への接着部材14の付着に起因するチップ積層体3Aの割れや接合不良等の発生を低減できる。次に、図5に示すように、上記第1の封止体4により封止されたチップ積層体3Aを覆うように母配線基板2Aの一面側を上記第2の封止体5となるモールド樹脂5Aで封止する。具体的には、図示を省略するトランスファモールド装置を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂5Aが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記第1の封止体4により封止されたチップ積層体3Aが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂5Aを注入する。このモールド樹脂5Aには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂5Aを所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂5Aを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂5Aが完全に硬化される。これにより、母配線基板2Aの一面側が上記第2の封止体5となるモールド樹脂5Aで完全に封止される。本発明では、上述したように、第1の封止体4で封止されたチップ積層体3Aを母配線基板2A上に実装した後、この母配線基板2A上を上記第2の封止体5となるモールド樹脂5Aで一括的に封止することで、ボイド気泡の発生を低減できる。次に、図6に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、複数の吸着孔図示せず。が形成されたボールマウンターのマウントツール600を用いて、複数のはんだボール6をマウントツール600で吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図7に示すように、母配線基板2Aを配線基板2となる部分毎に切断することによって個々の半導体パッケージ1に分割する。具体的には、母配線基板2Aの第2の封止体5側にダイシングテープ700を貼着した後、ダイシングブレード800を用いて母配線基板2Aをダイシングテープ700とは反対側からダイシングラインLに沿って切断する。これにより、半導体パッケージ1毎に分割される。そして、図8に示すように、これら半導体パッケージ1をダイシングテープ700から引き剥がすことで、複数の半導体パッケージ1を一括して製造することができる。以上のように、本発明では、母配線基板2Aとキャリア基板10との間で複数の半導体チップ11a~11dを挟み込むようにチップ積層体3Aを配線基板2となる部分に実装することで、実装後の封止工程やリフロー工程等の加熱より各半導体チップ11a~11dを厚み方向に貫通する貫通電極13が熱膨張した場合でも、各半導体チップ11a~11dに加わる応力を低減し、これら半導体チップ11a~11dにクラック等が発生することを抑制することが可能である。また、本発明では、各半導体チップ11a~11dの接合部分に加わるストレスも低減できる。特に、母配線基板2Aとキャリア基板10に同じ材質のものを用い、更に厚みを等しくすることで、これら母配線基板2Aとキャリア基板10との間で熱膨張係数の差異による応力を低減できる。これにより、母配線基板2Aとキャリア基板10との間に挟み込まれた半導体チップ11a~11dの接合部分が破断したり、半導体チップ11a~11dに反り等の変形が発生したりすることを抑制し、上記半導体パッケージ1の接続信頼性を高めることが可能である。また、本発明では、上述した吸着ステージ上に母キャリア基板10Aを保持しながら、この母キャリア基板10A上にボンディングツール100を用いて半導体チップ11a~11dをフリップ実装することで、従来のような高温例えば300°C程度による熱圧着が不要となり、例えば常温~150°C程度での超音波接合が可能となるため、半導体チップ11a~11dへの熱の影響を低減できる。また、本発明では、母キャリア基板10Aを切断して個々のチップ積層体3Aに分割するまで、この母キャリア基板10Aのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施形態では、上記チップ積層体3Aを第1の封止体4で封止する工程を、母キャリア基板10Aを切断して個々のチップ積層体3Aに分割する工程の前に行う場合について説明したが、本発明では、上記チップ積層体3Aを第1の封止体4で封止する工程を、母キャリア基板10Aを切断して個々のチップ積層体3Aに分割する工程の後に行うことも可能である。具体的には、図9Aに示すように、上述した母キャリア基板10Aの上記キャリア基板10となる部分毎に複数の半導体チップ11a~11dを積層した状態から、図9Bに示すように、母キャリア基板10Aの他面側にダイシングテープ300を貼着した後、ダイシングブレード400を用いて、母キャリア基板10AをダイシングラインLに沿って切断し、上記キャリア基板10に分割する。そして、図9Cに示すように、キャリア基板10上に積層された複数の半導体チップ11a~11dの各隙間に、液状のアンダーフィル材4Aを供給するディスペンサー200を用いて、上記第1の封止体4となるアンダーフィル材4Aを充填した後、このアンダーフィル材4Aを硬化させる。これにより、上記第1の封止体4により封止されたチップ積層体3Aを得ることができる。そして、この第1の封止体4により封止されたチップ積層体3Aは、図9Dに示すように、ダイシングテープ300から引き剥がされた後、上記図4に示す工程と同様に、ボンディングツール500を用いて、半導体チップ11dの第1のバンプ電極12aとパッド電極7との間を電気的に接続フリップチップ接続しながら、母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装されることになる。本発明では、上述したように、母配線基板2Aとキャリア基板10との間で複数の半導体チップ11a~11dを挟み込むようにチップ積層体3Aを母配線基板2Aの一面に実装することで、実装後の加熱により各半導体チップ11a~11dに加わる応力を低減し、これら半導体チップ11a~11dにクラック等が発生することを抑制することが可能である。また、各半導体チップ11a~11dの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ11a~11dに反り等の変形が発生したりすることを抑制し、半導体パッケージ1の接続信頼性を高めることが可能である。また、本発明では、上記チップ積層体3Aの構成に必ずしも限定されるものではなく、例えば図10A~図10Dに示すようなチップ積層体3Bを配線基板2上に実装することも可能である。具体的に、このチップ積層体3Bは、上記キャリア基板10の上に、DRAMDynamicRandomAccessMemory回路などが形成された複数本例では4つのメモリーチップ第1の半導体チップ11a~11dと、この上に、各メモリーチップ11a~11dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたIFチップ第2の半導体チップ11eとを積層した構造を有している。このうち、複数のメモリーチップ11a~11dは、平面視で矩形状を為すと共に、配線基板2よりも小さい形状を有している。また、各メモリーチップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、図10Aに示すように、これら複数のメモリーチップ11a~11dは、上記図2Bに示す場合と同様に、母キャリア基板10A上の上記キャリア基板10となる部分に、ボンディングツール100を用いて、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層される。一方、IFチップ11eは、平面視で矩形状を為すと共に、上記メモリーチップ11a~11dよりも小さい形状を有している。また、IFチップ11eは、その一面側に複数の第1のバンプ電極第1の接続端子12aと、その他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、図10Aに示すように、このIFチップ11eは、ボンディングツール100を用いて、その他面と、上記メモリーチップ11dの一面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層される。なお、IFチップ11eの第1のバンプ電極12aは、配線基板2のパッド電極7との間隔に合わせて、上記メモリーチップ11a~11dの第1のバンプ電極12aよりも広い間隔200μm以上を有している。このため、IFチップ11eでは、第1のバンプ電極12aと貫通電極13との間に、再配線のための配線パターン15を設けて、配線基板2のパッド電極7との間隔調整を行っている。そして、母キャリア基板10A上に複数のメモリーチップ11a~11d及びIFチップ11eを積層した後は、図10Bに示すように、これら複数のメモリーチップ11a~11d及びIFチップ11eの各隙間に、液状のアンダーフィル材4Aを供給するディスペンサー200を用いて、上記第1の封止体4となるアンダーフィル材4Aを充填した後、このアンダーフィル材4Aを硬化させる。その後は、図10Cに示すように、上記図2Dに示す工程と同様に、母キャリア10Aの他面側にダイシングテープ300を貼着した後、ダイシングブレード400を用いて、母キャリア基板10Aをダイシングテープ300とは反対側からダイシングラインLに沿って切断し、上記キャリア基板10となる部分を個々のチップ積層体3Bに分割する。これにより、上記第1の封止体4により封止されたチップ積層体3Bを得ることができる。そして、このチップ積層体3Bは、図10Dに示すように、ダイシングテープ300から引き剥がされた後、上記図4に示す工程と同様に、ボンディングツール500を用いて、IFチップ11eの第1のバンプ電極12aとパッド電極7との間を電気的に接続フリップチップ接続しながら、母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装されることになる。本発明では、母配線基板2Aとキャリア基板10との間で複数のメモリーチップ11a~11d及びIFチップ11eを挟み込むようにチップ積層体3Bを母配線基板2Aの一面に実装することで、実装後の加熱により各半導体チップ11a~11eに加わる応力を低減し、これら半導体チップ11a~11eにクラック等が発生することを抑制することが可能である。また、各半導体チップ11a~11eの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ11a~11eに反り等の変形が発生したりすることを抑制し、半導体パッケージ1の接続信頼性を高めることが可能である。なお、上記チップ積層体3Bは、メモリーチップ11a~11dとIFチップ11eとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。また、本発明では、上述した4段構成や5段構成のチップ積層体3A,3Bの構成に必ずしも限定されるものではなく、チップ積層体の積層数については少なくとも2段以上であればよく、4段以下や6段以上としてもよい。また、第1のバンプ電極12a、貫通電極13及び第2のバンプ電極12bの配置や数についても、上記チップ積層体3A,3Bの構成に限らず、適宜変更して実施することが可能である。また、本発明は、上記BGA型の半導体パッケージ1に限らず、例えば、LGALandGridArray型やCSP型などの他の半導体パッケージにも適用可能である。"