ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路。デジタル駆動回路を有する半導体表示装置においては、ソース信号線側駆動回路では、外部から供給されるデジタルビデオデータは、シフトレジスタからのタイミング信号に基づいてラッチ回路等に順次短期間保持され、アナログ信号階調電圧に変換された後、対応する画素TFTに供給される。デジタル駆動回路を用いると、1ライン分の画素TFTが一斉に駆動される、いわゆる線順次駆が可能となる。デジタル駆動回路においては、シフトレジスタからのタイミング信号に基づいて、ラッチ回路やD/A変換回路等の動作タイミングが決定される。シフトレジスタからタイミング信号が供給される信号線には、負荷容量の大きな数多くの回路や素子が接続されている。そのため、シフトレジスタからのタイミング信号は、途中で鈍りを生じることがあり、この対策の一つとして、シフトレジスタからのタイミング信号をバッファ回路等を通すことによって、鈍りをなくそうとする試みがなされている。このようなバッファは電流容量が小さくても意味が無く、ある程度大きな電流容量を有するバッファが要求される。電流容量の大きなバッファを薄膜トランジスタTFTで作製する場合、電流容量の大きい、つまりチャネル幅の大きなTFTが必要となる。しかし、チャネル幅の大きなTFTは、素子内での結晶性のばらつきが生じてしまい、その結果、TFTごとにしきい値電圧のばらつきが生じてしまう。よって、複数のTFTによって構成されるバッファの特性にも、ばらつきが生じてくるのは必至である。よって、ソース信号線ごとに特性のばらつきを有するバッファが存在することとなり、それらの特性のばらつきがそのまま画素マトリクス回路への印加電圧のばらつきに結びつく。このことが、表示装置全体としての表示むらとなって現れる。また、TFTのサイズチャネル幅が大きすぎると、TFTの中央部分だけがチャネルとして機能し、その端部はチャネルとして機能せず、TFTの劣化が加速されることがある。さらに、TFTのサイズが大きいと、TFTの自己発熱が大きくなり、しきい値の変化や劣化が生じることにつながることもある。また、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号に基づいてゲイト信号線走査線に走査信号が順次供給される。線順次駆動を行うデジタル駆動回路においては、1本の走査線に接続されている1ライン分の全ての画素TFTを駆動しなければならず、1本の走査線に接続されている負荷容量は大きい。よって、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号をバッファ回路等を通すことによって鈍りをなくしてやることが必要となる。この場合にも、電流容量の大きなバッファが必要となり、上述したような問題が生じてくる。特に、ゲイト信号線のバッファは、接続されている1ライン分の全ての画素マトリクス回路のTFTを駆動しなくてはならないという点で、その特性のばらつきは著しい画像ムラを引き起こすことになる。このことは、高精細高解像度の表示装置が望まれるにあたって、最も大きな問題の一つである。そこで、本発明は上述したような問題を解決するためになされたものであり、画像ムラがなく、高精細高解像度の良好な画像を得ることができる半導体表示装置を提供するものである。本発明のある実施形態によると、半導体表示装置の駆動回路において、ソース信号線側駆動回路のシフトレジスタ回路とラッチ回路1との間に設けられているバッファ回路を構成するTFTに、サイズチャネル幅の大きなTFTを用いず、その代わりにサイズの小さな複数のTFTを並列接続して用いる。また、ゲイト信号線側駆動回路のシフトレジスタ回路とゲイト信号線との間に設けられているバッファ回路を構成するTFTに、サイズチャネル幅の大きなTFTを用いず、その代わりにサイズの小さな複数のTFTを並列に接続して用いる。いずれの場合も、複数のバッファ回路が並列に接続されてバッファ回路を構成する。こうすることによって、バッファ回路の電流容量を確保しながら、その特性のばらつきを減少させることができる。本発明の構成は、以下に述べる通りである。本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。また、本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ソース信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。また、本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ソース信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されており、前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。また、本発明のある実施形態によると、前記前記半導体表示装置の駆動回路と、画素マトリクス回路とを有する半導体表示装置が提供される。このことによって上記目的が達成される。ここで、以下の実施例をもって本発明の半導体表示装置の駆動回路および半導体表示装置の詳細について説明する。ただし、以下の実施例の記載は、本発明のある実施形態に過ぎず、本発明の半導体表示装置の駆動回路および半導体装置は、これらに限定されるわけではない。本発明によると、半導体表示装置の駆動回路において、バッファ回路の電流容量を確保しながら、その特性のばらつきを減少させることができる。よって、表示ムラのない高精細高解像度の半導体表示装置が実現される。本実施例では、本発明の半導体表示装置の駆動回路が用いられる一つの実施形態として、画素数が横1920×縦1080であるアクティブマトリクス型液晶表示装置について説明する。図1を参照する。図1には、本実施例のアクティブマトリクス型液晶表示装置の主要部のブロック図が示されている。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路A101、ソース信号線側駆動回路A102、ゲイト信号線側駆動回路A112、ソース信号線側駆動回路A115、画素マトリクス回路、およびデジタルビデオデータ分割回路を有ている。ソース信号線側駆動回路A101は、シフトレジスタ回路102、バッファ回路102、ラッチ回路1104、ラッチ回路2105、セレクタ回路1108、レベルシフタ回路107、D/A変換回路108、セレクタ回路2109を備えている。ソース信号線側駆動回路A101は、奇数番目のソース信号線に映像信号階調電圧信号を供給する。ソース信号線側駆動回路A101の動作を説明する。シフトレジスタ回路101には、スタートパルスおよびクロック信号が入力される。シフトレジスタ回路101は、上記のスタートパルスおよびクロック信号に基づきタイミング信号をバッファ回路103に順次供給する。後述するが、シフトレジスタ回路101は、複数のクロックドインバータによって構成されている。シフトレジスタ回路102からのタイミング信号は、バッファ回路103によってバッファされる。シフトレジスタ回路102から画素マトリクス回路118に接続されているソース信号線までには、多くの回路あるいは素子が接続されているために負荷容量が大きい。この負荷容量が大きいために生ずるタイミング信号の鈍りを防ぐために、このバッファ回路103が設けられている。バッファ回路103によってバッファされたタイミング信号は、ラッチ回路1104に供給される。ラッチ回路1104は、4ビットのデータを扱うラッチ回路を960個含んでいる。ラッチ回路1104は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路から供給されるデジタル信号を順次取り込み、保持する。ラッチ回路1104の全てのラッチ回路に対するデジタル信号の書き込みが一通り終了するまでの時間は、1ライン期間と呼ばれる。すなわち、ラッチ回路1104の中で一番左側のラッチ回路に対してデジタルビデオデータ分割回路からのデジタルビデオデータの書き込みが開始される時点から、一番右側のラッチ回路へのデジタルビデオデータの書き込みが終了する時点までの時間間隔が1ライン期間である。ラッチ回路1104に対するデジタル信号の書き込みが終了した後、ラッチ回路1104に書き込まれたデジタル信号は、シフトレジスタ回路102の動作タイミングに合わせて、ラッチ回路2105に接続されているラッチパルス線にラッチパルスが流れた時にラッチ回路2105に一斉に送出され、書き込まれる。デジタルビデオデータをラッチ回路2105に送出し終えたラッチ回路1104には、シフトレジスタ回路102からのタイミング信号により、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。この2順目の1ライン期間中には、2順目の1ライン期間の開始に合わせてラッチ回路2に送出されたデジタルビデオデータが、セレクタ回路A106によって順次選択される。セレクタ回路の詳細については、本出願人の特許出願である特願平9-286098号に記載されているので参考にされたい。セレクタ回路で選択されたラッチ回路から4ビットのデジタルビデオデータがレベルシフタ107に供給される。レベルシフタ107によってデジタルビデオデータの電圧レベルは上げられ、D/A変換回路108に供給される。D/A変換回路108は、4ビットのデジタルビデオデータをアナログ信号階調電圧に変換し、セレクタ回路2によって選択されるソース信号線に順次供給される。ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回路の画素TFTのソース領域に供給される。ゲイト信号線側駆動回路A112においては、シフトレジスタ113からのタイミング信号がバッファ回路114に供給され、対応するゲイト信号線走査線に供給される。ゲイト信号線には、1ライン分の画素TFTのゲイト電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路114には電流容量の大きなものが用いられる。このように、ゲイト信号線側シフトレジスタからの走査信号によって対応するTFTのスイッチングが行われ、ソース信号線側駆動回路からのアナログ信号階調電圧が画素TFTに供給され、液晶分子が駆動される。111はソース信号線側駆動回路Bであり、構成はソース信号線側駆動回路A101と同じである。ソース信号線側駆動回路B111は、偶数番目のソース信号線に映像信号を供給する。110はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路110は、外部から入力されるデジタルビデオデータの周波数を1/mに落とすための回路である。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1/mに落とすことができる。ここで、図2を参照し、本実施例のデジタルビデオデータ分割回路110について簡単に説明する。なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と同じ基板上に一体形成することは、本出願人による特許出願である特願平9-356238号に開示されいる。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参考にされたい。図2において、201はシンクロナスカウンタであり、クロック信号ckとリセットパルスresetが入力される。本実施例では、外部から供給される80MHzのデジタルビデオデータを8分割し、10MHzのデジタルビデオデータを作り出している。よって、16個のDフリップフロップが図2に示されるように接続されている。デジタルビデオデータ分割回路110によって作り出された10MHzのデジタルビデオデータは、前述したようにラッチ回路1104に供給される。図1を再び参照し、ゲイト信号線側駆動回路の動作を説明する。112は、ゲイト信号線側駆動回路Aである。ゲイト信号線側駆動回路A112は、シフトレジスタ回路113およびバッファ回路114を備えている。シフトレジスタ回路113は、タイミング信号をバッファ回路114に供給する。バッファ回路114は、シフトレジスタ回路113からのタイミング信号をバッファし、ゲイト信号線走査線に供給する。115はゲイト信号線側駆動回路Bであり、ゲイト信号線側駆動回路A112と同じ構成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路116の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作しない場合にも対応できるようになっている。画素マトリクス回路116は、横1920×縦1080の画素TFTがマトリクス状に配置された構成をとる。上述した動作を走査線の数だけ繰り返すことによって1画面1フレームが形成される。本実施例のアクティブマトリクス型液晶表示装置では、1秒間に60フレームの画像の書き換えが行われている。ここで、本実施例のシフトレジスタ回路102およびバッファ回路103の一部最も部分の回路図を図3に示す。図3には、シフトレジスタ回路102を構成するフリップフロップFF回路102’と、バッファ回路103を構成するバッファ回路103’が示されている。本実施例では、シフトレジスタ回路102は、240個のフリップフロップ回路102’から構成されている。フリップフロップ回路102’は、クロックドインバータ301~304を含む。ckはクロック信号である。LRは走査方向切り替え信号であり、LRがHiのときシフトレジスタ回路102の一番左側のフリップフロップ回路102’にスタートパルスSPが供給され、フリップフロップ回路102’が左から右に信号を伝達していく。LRがLoのとき一番右側のフリップフロップ回路図示せずにスタートパルスSPが供給され、フリップフロップ回路102’が右から左に信号を伝達していく。以下に、LRにはHiの信号が入力される場合、つまり、シフトレジスタ回路102のフリップフロップ回路が左から右に動作していく場合を例にとって説明する。クロックドインバータ301にスタートパルスSPが入力される。スタートパルスがクロックドインバータ301に入力されると、クロックドインバータ301は、クロック信号ckおよび反転クロック信号反転ckに同期して動作し、入力信号の反転信号を出力する。クロックドインバータ302には、LR=Hiの信号が入力されているので、クロックドインバータ302は、クロックドインバータ301からの信号を受け取り、その反転信号を出力する。また、クロックドインバータ304は、クロックドインバータ302からの信号を受け取り、反転させて出力する。なお、クロックドインバータ303は、LR=Hiの信号が入力されているので動作しない。このようにして、シフトレジスタ回路102’はNAND回路305にタイミング信号を出力する。シフトレジスタ回路102フリップフロップ回路102’からのタイミング信号は、NAND回路305を通り、バッファ回路103’に供給される。バッファ回路103’は、本実施例では5つのインバータ306~310を含む。なお、本実施例では、バッファ回路103’は、5個のインバータを含んでいるが、本発明を実施するにあたっては、インバータの数はこれに限定されるわけではなく、5個以下、あるいは5個よりも多くのインバータを含んでいてもよい。これらの5つのインバータ306~310は、それぞれサイズチャネル幅の違うTFTによって構成されている。本実施例では、インバータ306、307および308は、チャネル幅が30μmであるTFTによって構成されている。インバータ309および310は、チャネル幅が100μmであるTFTによって構成されている。これらのインバータを構成するTFTのサイズは、シミュレーション等によって選択された最適なものが用いられ得る。また、半導体表示装置の画素数などに応じて最適なTFTのサイズが決定され得る。ここで、インバータ307を例にとって説明する。図4には、インバータ307の回路図が示されている。インバータ307は、6個のPチャネル型TFTと6個のNチャネル型TFTとによって構成されている。それぞれのTFTのチャネル幅は、30μmである。なお、これらのTFTのチャネル幅は、100μm以下好ましくは90μm以下とすればよい。図4に示すように、インバータ307は、3個のPチャネル型TFTを並列に接続した回路と、3個のNチャネル型TFTを並列に接続した回路とによって構成されたインバータ回路を2つ並列に接続した構成をとっている。このように、チャネル幅の小さな本実施例では30μmTFTを複数組み合わせて用いることにより、チャネル幅の大きなTFTによってインバータを構成する場合に比較して、TFTのばらつきを解消できる。また、チャネル幅が大きいことによる発熱や劣化などを防ぐことができる。次に、図5を参照する。図5には、本実施例のゲイト信号線側駆動回路のシフトレジスタ回路113およびバッファ回路114の一部最も上の部分の回路図が示されており、シフトレジスタ回路113を構成するフリップフロップ回路113’と、バッファ回路114を構成するバッファ回路114’が示されている。本実施例では、シフトレジスタ回路113は、1080個のフリップフロップ回路113’から構成されている。フリップフロップ回路113’は、クロックドインバータ501~504を含む。ckはクロック信号である。LRは操作方向切り替え信号であり、LRがHiのときシフトレジスタ回路102の一番左側のフリップフロップ回路102’にスタートパルスSPが供給され、LRがLoのとき一番右側のフリップフロップ回路図示せずにスタートパルスSPが供給される。なお、シフトレジスタ回路113の動作は、ソース信号線側駆動回路のシフトレジスタ回路102と同じなので、ここでは省略する。シフトレジスタ回路113フリップフロップ回路113’からのタイミング信号は、NAND回路505を通り、バッファ回路114’に供給される。バッファ回路114’は、3つのインバータ506~508を含む。なお、本実施例では、バッファ回路114’は、3個のインバータを含んでいるが、本発明を実施するにあたっては、インバータの数はこれに限定されるわけではなく、5個以下、あるいは5個よりも多くのインバータを含んでいてもよい。これらの3個のインバータ506~508は、チャネル幅が90μmであるTFTによって構成されている。これらのインバータを構成するTFTのサイズは、シミュレーション等によって選択された最適なものが用いられ得る。また、半導体表示装置の画素数などに応じて最適なTFTのサイズが決定され得る。ここで、インバータ508の回路図を図6に示す。インバータ508は、8個のPチャネル型TFTと8個のNチャネル型TFTとによって構成されている。それぞれのTFTのチャネル幅は、90μmである。なお、これらのTFTのチャネル幅は、100μm以下好ましくは90μm以下とすればよい。図6に示すように、2個のPチャネル型TFTが直列に接続された回路実際はダブルゲイトのTFTを用いているが2個並列に接続されている。また、2個のNチャネル型TFTが直列に接続された回路実際はダブルゲイトのTFTを用いているが2個並列に接続されている。これらの回路によってインバータ508が構成されている。このように、チャネル幅の小さなTFTを複数組み合わせて用いることにより、チャネル幅の大きなTFTによってインバータを構成する場合に比較して、TFTのばらつきを解消でき、しかも電流容量を確保できる。また、チャネル幅が大きいことによる発熱や劣化などを防ぐことができる。図7には、図4に示したインバータ307の回路パターン図が示されている。図7において、701および702は、N型の不純物が添加された半導体活性層である。703および704は、P型の不純物が添加された半導体活性層である。705はゲイト電極配線であり、本実施例では2wtのScスカンジウムを含有したAlアルミニウムが用いられている。706~711は、第2配線であり、本実施例ではAlが用いられている。なお712は、ゲイト電極配線と同じ層にある配線である。また代表的に713で示されているような黒く塗りつぶされている部分は、ゲイト電極と第2配線と、または半導体活性層と第2配線とが接続コンタクトをとっている部分である。706はGND、707はVddH電源、712はOUT出力、714はIN入力である。なお、図中で同じ模様の配線は、それぞれ同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線の形状を示す。また、図7に示されるインバータ307において、3個のPチャネル型TFTと3個のNチャネル型TFTとは、同一半導体層上に形成されているが、3個の独立したPチャネル型TFTと3個の独立したNチャネル型TFTとが独立した半導体層上に形成され、コンタクトを介して金属配線などによって接続されるようにしても良い。しかし、本実施例の場合の方がよりインバータ307の小面積化が図れるので好ましい。次に図8を参照する。図8には、図6に示したインバータ508の回路パターン図が示されている。なお、図8においては、インバータ508だけではなく、合計4つのインバータが図示されている。図8において、801~808は、P型の不純物が添加された半導体活性層である。809~816は、N型の不純物が添加された半導体活性層である。817~824はゲイト電極配線であり、本実施例では2wtのScスカンジウムを含有したAlアルミニウムが用いられている。なお825~828は、ゲイト電極配線と同じ層にある配線である。829~835は、第2配線であり、本実施例ではAlが用いられている。また代表的に836で示されているような黒く塗りつぶされている部分は、ゲイト電極と第2配線と、または半導体活性層と第2配線とが接続コンタクトをとっている部分である。829はVddH高圧電源、832はGND、833はVddL低圧電源である。なお、IN1~4は入力を、OUT1~4は出力を示す。なお、図中で同じ模様の配線は、それぞれ同じ材質で同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線の形状を示す。ここで、本実施例の駆動回路を備えたアクティブマトリクス型液晶表示装置の製造方法について以下に述べることにする。なお、以下に述べる製造方法は、本発明を実現する一製造方法にすぎず、他の製造方法によっても本発明のアクティブマトリクス型液晶表示装置が実現され得る。ここでは、絶縁表面を有する基板上に複数のTFTを形成し、画素マトリクス回路、駆動回路、およびロジック回路等をモノリシックに構成する例を図10~図13に示す。なお、本実施例では、画素マトリクス回路の1つの画素と、他の回路駆動回路、ロジック回路等の基本回路であるCMOS回路とが同時に形成される様子を示す。また、本実施例では、Pチャネル型TFTとNチャネル型TFTとがそれぞれ1つのゲイト電極を備えている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたTFTによるCMOS回路をも同様に作製することができる。図9を参照する。まず、絶縁表面を有する基板として石英基板901を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用いても良い。基板901上に非晶質珪素膜902を減圧CVD法、プラズマCVD法、またはスパッタ法により形成する。非晶質珪素膜902は、最終的な膜厚熱酸化後の膜減りを考慮した膜厚が10~100nm好ましくは30~60nmとなる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。なお、本実施例では、基板901上に非晶質珪素膜902を形成したが、非晶質珪素膜の代わりに他の半導体薄膜を用いてもよい。例えば、SiXGe1X0<X<1で示される珪素とゲルマニウムの化合物を用いることも可能である。本実施例の場合、非晶質珪素膜902中では結晶化を阻害する不純物であるC炭素およびN窒素の濃度はいずれも5×1018atoms/cm3未満代表的には5×1017atoms/cm3以下、好ましくは2×1017atoms/cm3以下、O酸素は1.5×1019atoms/cm3未満代表的には1×1018atoms/cm3以下、好ましくは5×1017atoms/cm3以下となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、SIMS質量2次イオン分析の測定結果における最小値で定義される。上記構成を得るため、本実施例で用いる減圧熱CVD炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、200~400°C程度に加熱した炉内に100~300sccmのClF3フッ化塩素ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。なお、本出願人の知見によれば炉内温度300°Cとし、ClF3フッ化塩素ガスの流量を300sccmとした場合、約2μm厚の付着物主に珪素を主成分するを4時間で完全に除去することができる。また、非晶質珪素膜902中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜902の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化することでプラズマCVD法を用いることも可能である。なお、非晶質珪素膜902の成膜時にTFTのしきい値電圧Vthを制御するための不純物元素13族元素、代表的にはボロン、または15族元素、代表的にはリンを添加することは有効である。添加量は、上記Vth制御用不純物を添加しない場合のVthを鑑みて決定する必要がある。次に、非晶質珪素膜902の結晶化工程を行う。結晶化の手段としては特開平7-130652号公報記載の技術を用いる。同公報の実施例1および実施例2のどちらの手段でも良いが、本実施例では、同広報の実施例2に記載した技術内容特開平8-78329号公報に詳しいを利用するのが好ましい。特開平8-78329号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜903を形成する。マスク絶縁膜903は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケルNiを含有した溶液をスピンコート法により塗布し、Ni含有層904を形成する。なお、触媒元素としてはニッケル以外にも、コバルトCo、鉄Fe、パラジウムPd、ゲルマニウムGe、白金Pt、銅Cu、金Au等を用いることができる図9A。また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。次に、触媒元素の添加工程が終了したら、500°Cで2時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において500~700°C代表的には550~650°C、好ましくは570°Cの温度で4~24時間の加熱処理を加えて非晶質珪素膜902の結晶化を行う。本実施例では窒素雰囲気で570°Cで14時間の加熱処理を行う。この時、非晶質珪素膜902の結晶化はニッケルを添加した領域905および906等で発生した核から優先的に進行し、基板901の基板面に対してほぼ平行に成長した結晶領域907および908が形成される。この結晶領域907および908を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある図9B。なお、上述の特開平7-130652号公報の実施例1に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。結晶化のための加熱処理が終了したら、マスク絶縁膜903を除去してパターニングを行い、横成長領域907および908でなる島状半導体層活性層909、910、および911を形成する図9C。ここで909はCMOS回路を構成するNチャネル型TFTの活性層、910はCMOS回路を構成するPチャネル型TFTの活性層、911は画素マトリクス回路を構成するNチャネル型TFT画素TFTの活性層である。活性層909、910、および911を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜912を成膜する図9C。そして、次に図9Dに示す様に触媒元素ニッケルを除去または低減するための加熱処理触媒元素のゲッタリングプロセスを行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700°Cを超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。そのため本実施例ではこの加熱処理を700°Cを超える温度で行い、好ましくは800~1000°C代表的には950°Cとし、処理時間は0.1~6hr、代表的には0.5~1hrとする。なお、本実施例では酸素雰囲気中に対して塩化水素HClを0.5~10体積本実施例では3体積の濃度で含有させた雰囲気中において、950°Cで、30分の加熱処理を行う例を示す。HCl濃度を上記濃度以上とすると、活性層909、910、および911の表面に膜厚程度の凹凸が生じてしまうため好ましくない。また、ハロゲン元素を含む化合物してHClガスを用いる例を示したが、それ以外のガスとして、代表的にはHF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。この工程においては活性層909、910、および911中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層909、910、および911中のニッケルの濃度は5×1017atoms/cm3以下にまで低減される。なお、5×1017atoms/cm3という値はSIMS質量二次イオン分析の検出下限である。本出願人が試作したTFTを解析した結果、1×1018atoms/cm3以下好ましくは5×1017atoms/cm3以下ではTFT特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、SIMS分析の測定結果の最小値でもって定義される。また、上記加熱処理により活性層909、910、および911とゲイト絶縁膜912との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜912の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体/絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良エッジシニングを防ぐ効果もある。また、触媒元素のゲッタリングプロセスを、マスク絶縁膜903を除去した後、活性層をパターンニングする前に行なうことも有効である。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。なお、触媒元素のゲッタリングプロセスを、Pリンを用いることによって行うこともできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950°Cで1時間程度の加熱処理を行なうことで、ゲイト絶縁膜912の膜質の向上を図ることも有効である。なお、SIMS分析により活性層909、910、および911中にはゲッタリング処理に使用したハロゲン元素が、1×1015atoms/cm3~1×1020atoms/cm3の濃度で残存することも確認されている。また、その際、活性層909、910、および911と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがSIMS分析によって確かめられている。また、他の元素についてもSIMS分析を行った結果、代表的な不純物であるC炭素、N窒素、O酸素、S硫黄はいずれも5×1018atoms/cm3未満典型的には1×1018atoms/cm3以下であることが確認された。このようにして得られた活性層の横成長領域は、棒状または偏平棒状の集合体からなる特異な結晶構造を示す。この特異な結晶構造の特徴に関しては後述することにする。次に、図10を参照する。まず、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型913、914、および915を形成する。本実施例では2wtのスカンジウムを含有したアルミニウム膜を用いる図10A。なお、2wtのスカンジウムを含有したアルミニウム膜の代わりに、不純物を注入した多結晶珪素膜をゲイト電極として用いてもよい。次に、特開平7-135318号公報記載の技術により多孔性の陽極酸化膜916、917、および918、無孔性の陽極酸化膜919、920、および921、ゲイト電極922、923、および924を形成する図10B。こうして図10Bの状態が得られたら、次にゲイト電極922、923、および924、多孔性の陽極酸化膜916、917、および918をマスクとしてゲイト絶縁膜912をエッチングする。そして、多孔性の陽極酸化膜916、917、および918を除去して図10Cの状態を得る。なお、図10Cにおいて925、926、および927で示されるのは、加工後のゲイト絶縁膜である。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはNチャネル型ならばPリンまたはAs砒素、P型ならばBボロンまたはGaガリウムを用いれば良い。本実施例では、Nチャネル型およびPチャネル型のTFTを形成するための不純物添加をそれぞれ2回の工程に分けて行う。最初に、Nチャネル型のTFTを形成するための不純物添加を行う。まず、1回目の不純物添加本実施例ではPリンを用いるを高加速電圧80keV程度で行い、n領域を形成する。このn領域は、Pイオン濃度が1×1018atoms/cm3~1×1019atoms/cm3となるように調節する。さらに、2回目の不純物添加を低加速電圧10keV程度で行い、n領域を形成する。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このn領域は、シート抵抗が500Ω以下好ましくは300Ω以下となるように調節する。以上の工程を経て、CMOS回路を構成するNチャネル型TFTのソース領域928、ドレイン領域929、低濃度不純物領域930、チャネル形成領域931が形成される。また、画素TFTを構成するNチャネル型TFTのソース領域932、ドレイン領域933、低濃度不純物領域934、チャネル形成領域935が確定する図10D。なお、図10Dに示す状態ではCMOS回路を構成するPチャネル型TFTの活性層は、Nチャネル型TFTの活性層と同じ構成となっている。次に、図11Aに示すように、Nチャネル型TFTを覆ってレジストマスク936を設け、P型を付与する不純物イオン本実施例ではボロンを用いるの添加を行う。この工程も前述の不純物添加工程と同様に2回に分けて行うが、Nチャネル型をPチャネル型に反転させる必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のBボロンイオンを添加する。こうしてCMOS回路を構成するPチャネル型TFTのソース領域937、ドレイン領域938、低濃度不純物領域939、チャネル形成領域940が形成される図11A。以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。次に、層間絶縁膜941として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極942、943、および944、ドレイン電極945、946を形成して図11Bに示す状態を得る。なお、層間絶縁膜941として有機性樹脂膜を用いることもできる。図11Bに示す状態が得られたら、有機性樹脂膜からなる第1の層間絶縁膜947を0.5~3μmの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。次に、第1の層間絶縁膜947上に遮光性を有する膜でなるブラックマトリクス948を100nmの厚さに形成する。なお、本実施例では、ブラックマトリクス948としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。なお。ブラックマトリクス948にチタン膜を用いる場合には、駆動回路や他の周辺回路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラックマトリクス948の形成時に、同時に形成され得る。ブラックマトリクス948を形成したら、第2の層間絶縁膜949として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を0.1~0.3μmの厚さに形成する。そして層間絶縁膜947および層間絶縁膜949にコンタクトホールを形成し、画素電極950を120nmの厚さに形成する。本実施例の構成によると、ブラックマトリクス948と画素電極950とが重畳する領域で補助容量が形成されている図11C。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極950を構成する導電膜としてITO等の透明導電膜を用いる。次に、基板全体を350°Cの水素雰囲気で1~2時間加熱し、素子全体の水素化を行うことで膜中特に活性層中のダングリングボンド不対結合手を補償する。以上の工程を経て同一基板上にCMOS回路および画素マトリクス回路を作製することができる。次に、図12を用いて、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図11Cの状態のアクティブマトリクス基板に配向膜951を形成する。本実施例では、配向膜951には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板952、透明導電膜953、配向膜954とで構成される。なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ共に図示せずなどを介して貼り合わせる。その後、両基板の間に液晶材料955を注入し、封止剤図示せずによって完全に封止する。よって、図12に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。なお本実施例では、液晶パネルがTNツイストネマチックモードによって表示を行うようにした。そのため、1対の偏光板図示せずがクロスニコル1対の偏光板が、それぞれの偏光軸を直交させるような状態で、液晶パネルを挟持するように配置された。よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。なお、本実施例の液晶パネルは、FPCを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの3つの端面は揃っている。上述した製造方法によって、本実施例のアクティブマトリクス液晶表示装置は、駆動回路と他の周辺装置と画素とが共に石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。上述の製造方法によって作製されたアクティブマトリクス型液晶表示装置を図13に示す。図13には、チェックパターンを表示したときのアクティブマトリクス型液晶表示装置の外観が示されている。なお、図13に示したアクティブマトリクス型液晶表示装置は、白黒のチェックパターンを表示しているが、このアクティブマトリクス型液晶表示装置を3枚用いることによってフルカラーの投射型液晶表示装置が実現される。ここで、本実施例の作製方法によって得られた半導体層の横成長領域が有する結晶構造の特徴について述べることにする。上記作製方法に従って形成した横成長領域は、微視的に見れば複数の棒状または偏平棒状結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはTEM透過型電子顕微鏡法による観察で容易に確認することができる。また、本出願人は上述した作製方法によって得られた半導体薄膜の結晶粒界をHR-TEM高分解能透過型電子顕微鏡法で詳細に観察した図14。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。ところで前述のHR-TEM高分解能透過型電子顕微鏡法とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。本出願人が得たTEM写真図14では異なる二つの結晶粒棒状結晶粒が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略{110}配向であることが電子線回折により確認されている。ところで、前述の様なTEM写真による格子縞観察では{110}面内に{111}面に対応する格子縞が観察された。なお、{111}面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に{111}面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。この時、本出願人は上述した作製方法によって得られた半導体薄膜のTEM写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも{111}面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であった。この様な結晶構造正確には結晶粒界の構造は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。なお、図15に、本発明者らはリファレンスとして従来の多結晶珪素膜いわゆる高温ポリシリコン膜についても電子線回折およびHR-TEM観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。本出願人は、本実施例の方法により作製された半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手又は不対結合手と呼ぶ。本実施例で用いられる半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10以下好ましくは5以下、さらに好ましくは3以下であった。即ち、全体の結合手の90以上好ましくは95以上、さらに好ましくは97以上が整合結合手によって構成されているのである。また、前述の工程に従って作製した横成長領域を電子線回折で観察した結果を図16aに示す。なお、図16bは比較のために観察した従来のポリシリコン膜高温ポリシリコン膜と呼ばれるものの電子線回折パターンである。図16a、bに示す電子線回折パターンは電子線の照射エリアの径が425μmであり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を調べた結果の代表的な回折パターンである。図16aの場合、110入射に対応する回折スポット回折斑点が比較的きれいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が{110}配向していることが確認できる。一方、図16bに示す従来の高温ポリシリコン膜の場合、回折スポットには明瞭な規則性が見られず、{110}面以外の面方位の結晶粒が不規則に混在することが判明した。この様に、結晶粒界を有する半導体薄膜でありながら、{110}配向に特有の規則性を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。以上の様に、前述に示した作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造正確には結晶粒界の構造を有する半導体薄膜であった。本出願人は本実施例で用いる半導体薄膜について解析した結果を特願平955633号、同9165216号、同9212428号でも説明している。また、上述の様な本実施例で用いる半導体薄膜の結晶粒界は、90以上が整合結合手によって構成されているため、キャリアの移動を阻害する障壁バリアとしては機能は殆どない。即ち、本実施例で用いる半導体薄膜は実質的に結晶粒界が存在しないとも言える。従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本実施例で用いる半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本実施例で用いる半導体薄膜を用いて作製したTFTの電気特性は非常に優れた値を示す。この事については以下に示す。TFTの電気特性に関する知見本実施例で用いる半導体薄膜は実質的に単結晶と見なせる実質的に結晶粒界が存在しないため、それを活性層とするTFTは単結晶シリコンを用いたMOSFETに匹敵する電気特性を示す。本発明者らが試作したTFTからは次に示す様なデータが得られている。1TFTのスイッチング性能オン/オフ動作の切り換えの俊敏性の指標となるサブスレッショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60~100mVdecade代表的には60~85mVdecadeと小さい。2TFTの動作速度の指標となる電界効果移動度μFEが、Nチャネル型TFTで200~650cm2Vs代表的には250~300cm2Vs、Pチャネル型TFTで100~300cm2Vs代表的には150~200cm2Vsと大きい。3TFTの駆動電圧の指標となるしきい値電圧Vthが、Nチャネル型TFTで05~15V、Pチャネル型TFTで15~05Vと小さい。以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。なお、CGSを形成するにあたって前述した結晶化温度以上の温度700~1100°Cでのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。図17aは、前述の結晶化工程までを終了した時点での結晶シリコン膜を25万倍に拡大したTEM写真であり、結晶粒内黒い部分と白い部分はコントラストの差に起因して現れるに矢印で示されるようなジグザグ上に見える欠陥が確認される。このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図17aは{111}面に平行な欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約70°の角度をなして折れ曲がっていることからも確認できる。一方、図17bに示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することができる。即ち、本実施例で用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。このように図17aとbとの写真が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図17bに示した結晶シリコン膜が図17Aに示した結晶シリコン膜よりも遥かに高い電気特性を示す理由はこの欠陥数の差による所が大きい。以上のことから、CGSを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。まず、図17aに示す状態では結晶粒内の欠陥主として積層欠陥には触媒元素代表的にはニッケルが偏析している。即ち、SiNiSiといった形の結合が多数存在していると考えられる。しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSiNi結合は切れる。そのため、シリコンの余った結合手は、すぐにSiSi結合を形成して安定する。こうして欠陥が消滅する。勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。また、本発明者らは結晶化温度以上の温度700~1100°Cで加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。こうして得られた結晶シリコン膜図17bは、単に結晶化をおこなっただけの結晶シリコン膜図17aと比較して格段に結晶粒内の欠陥数が少ないという特徴を有している。この欠陥数の差は電子スピン共鳴分析ElectronSpinResonance:ESRによってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のスピン密度は少なくとも1×1018個/cm3以下代表的には5×1017個/cm3以下である。以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界結晶シリコンContinuousGrainSilicon:CGSと呼んでいる。上記実施例1では、本発明のデジタル駆動方式の駆動回路をアクティブマトリクス型液晶表示装置に用いた場合について説明した。この場合、アクティブマトリクス型液晶表示装置に用いられる表示方法としては、ネマチック液晶を用いたTNモードや電界制御複屈折を利用したモード、液晶と高分子との混合層、いわゆる高分子分散モードなども用いることができる。さらに、本発明のデジタル駆動方式の駆動回路は、上述したように画素TFTの線順次走査を行い、その画素数は今後のATVAdvancedTVに対応している。よって、応答速度の速い、いわゆる無しきい値反強誘電性液晶を用いたアクティブマトリクス型液晶表示装置に用いると、さらに優れた特性をを発揮できる。また、最近の研究によって実現されつつある、特殊な配向膜によって強誘電性液晶の配向を制御し、TN液晶モードのように階調表示を可能とした強誘電性液晶を用いた液晶表示装置にも本発明の駆動回路を用いることができる。液晶材料としては、例えば、1998SIDCharacteristicsandDrivingSchemeofPolymerStabilizedMonostableFLCDExhibitingFastResponseTimeandHighContrastRatiowithGrayScaleCapabilitybyHFurueetalや、1997SIDDIGEST841AFullColorThresholdlessAntiferroelectricLCDExhibitingWideViewingAnglewithFastResponseTimebyTYoshidaetal、または米国特許第5594569号に開示された液晶材料を用いることが可能である。特に、無しきい値反強誘電性液晶材料や、強誘電性液晶材料と反強誘電性液晶材料との混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±2.5V程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を用いた場合には、画像信号のサンプリング回路の電源電圧を5V~8V程度に抑えることが可能となり、比較的LDD領域低濃度不純物領域の幅が小さなTFT例えば、0nm~500nmまたは0nm~200nmを用いる場合においても有効である。ここで、無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示すグラフを図19に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の偏光軸に対してほぼ直角クロスニコルに設定されている。このように、無しきい値反強誘電性混合液晶を用いると、図のような印加電圧-透過率特性を示す階調表示を行うことが可能であることがわかる。また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動とすることにより、画素への階調電圧の書き込み期間ピクセルフィードピリオドを長くし、保持容量が小くてもそれを補うこともできる。なお、無しきい値反強誘電性液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。また、代表的に実施例1あるいは2に示された本発明の駆動回路を、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を備えた表示装置の駆動回路に用いてもよい。例えば、エレクトロルミネセンス素子などを用いた表示装置の駆動回路に用いても良い。また、代表的に実施例1あるいは2に示された本発明の駆動回路を、イメージセンサなどの半導体装置の駆動回路に用いることもできる。この場合、イメージセンサの受光部と、受光部で電気信号に変換された映像を表示する画像表示部とが一体形成されたイメージセンサにも適応させることができる。また、イメージセンサは、ラインセンサあるいはエリアセンサのどちらにでも適応可能である。また、上記実施例1および2は、透過型のアクティブマトリクス型液晶表示装置について説明してきたが、本発明の駆動回路は、反射型のアクティブマトリクス型液晶表示装置にも用いられるのは言うまでもない。上記実施例1の駆動回路、それを用いたアクティブマトリクス型半導体表示装置実施例2および3には様々な用途がある。本実施例では、これらの半導体表示装置を組み込んだ半導体装置について説明する。このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話などなどが挙げられる。それらの一例を図7に示す。図18Aは携帯電話であり、本体1801、音声出力部1802、音声入力部1803、半導体表示装置1804、操作スイッチ1805、アンテナ1806で構成される。図18Bはビデオカメラであり、本体1901、半導体表示装置1902、音声入力部1903、操作スイッチ1904、バッテリー1905、受像部1906で構成される。図18Cはモバイルコンピュータであり、本体2001、カメラ部2002、受像部2003、操作スイッチ2004、半導体表示装置2005で構成される。図18Dはヘッドマウントディスプレイであり、本体2101、半導体表示装置2102、バンド部2103で構成される。図18Eはリア型プロジェクタであり、2201は本体、2202は光源、2203は半導体表示装置、2204は偏光ビームスプリッタ、2205および2206はリフレクター、2207はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。なお、半導体表示装置2203を3個R、G、Bの光にそれぞれ対応させる使用することによって、さらに高解像度高精細のリア型プロジェクタを実現することができる。図18Fはフロント型プロジェクタであり、本体2301、光源2302、半導体表示装置2303、光学系2304、スクリーン2305で構成される。なお、半導体表示装置2303を3個R、G、Bの光にそれぞれ対応させる使用することによって、さらに高解像度高精細のフロント型プロジェクタを実現することができる。