電源線を介して電源から供給される第1の電圧に基づいて、前記第1の電圧よりも小さい第2の電圧を生成するレギュレータと、電源投入後の前記第1の電圧が第1の値まで上昇したことを検出し、第1のリセット信号を出力する第1のパワーオンリセット回路と、電源投入後の前記第2の電圧が前記第1の値よりも小さい第2の値まで上昇したことを検出し、第2のリセット信号を出力する第2のパワーオンリセット回路と、前記第1及び第2のリセット信号の論理積である第3のリセット信号を出力する制御回路と、を備える、半導体装置。前記第1のリセット信号は、前記第2のリセット信号と出力タイミングが異なることを特徴とする、請求項1に記載の半導体装置。前記第1のパワーオンリセット回路は、第1の閾値を有する第1のトランジスタを含み、前記第2のパワーオンリセット回路は、前記第1の閾値よりも小さい第2の閾値を有する第2のトランジスタを含むことを特徴とする、請求項1又は2に記載の半導体装置。前記第3のリセット信号は当該半導体装置の外部の回路に出力され、前記回路は、前記第3のリセット信号によりリセットされることを特徴とする、請求項1乃至3のいずれか一項に記載の半導体装置。前記第2の電圧を、当該半導体装置の外部に電源電圧として供給することを特徴とする、請求項4に記載の半導体装置。前記第3のリセット信号によりリセットされるロジック回路を更に備えることを特徴とする、請求項1乃至3のいずれか一項に記載の半導体装置。前記ロジック回路は、前記第2の電圧を電源電圧とすることを特徴とする、請求項6に記載の半導体装置。ところが、発明者が上記の半導体装置200について検討を行ったところ、半導体装置200は電源ノイズにより誤動作を起こすという問題点を見出した。以下、電源ノイズが有る状態での電源立ち上げ時の半導体装置200の動作について説明する。パワーオンリセット回路22は、最大で1次電源電圧VDD215Vまで上昇する電源線VL21の電圧を検出するために、5V動作するトランジスタで構成される。このトランジスタの閾値Vt22_trは、1V程度である。CMOS論理回路を構成するトランジスタは一般的にエンハンス型であるので、パワーオンリセット回路22を構成するトランジスタは、閾値Vt22_tr以下ではOFF状態である。従って、OFF状態の場合にはトランジスタにはほとんど電流が流れず、動作しない。電源線VL21の電圧が閾値Vt22_trを超えると、回路内の各ノードには電流が流れて電圧が確定し、正常な動作となる。これに対して、電源線VL21の電圧がトランジスタの閾値電圧近傍であるときに電源ノイズが乗った場合、電源ノイズの振幅によって、トランジスタの各ノードの電圧は、閾値電圧を跨いで振動する。そのため、回路内の各ノードはほとんど電流が流れない不定状態と電流が流れて各ノードの電圧が確定し、回路が動作する状態が混在することとなる。その結果、不定状態のノードの論理値を、電圧が確定したノードが受けてしまい、パワーオンリセット回路は誤動作することになる。図6は、電源ノイズが有る状態での電源立ち上げ時の半導体装置200の動作を示すタイミングチャートである。電源を立上げると図6のタイミングT211、電源線VL21の電圧は、時間と経過に伴って0Vから1次電源電圧VDD21、すなわち5Vまで上昇する。これにより、レギュレータ21が電圧を出力する電源線VL22の電圧は、0Vから2次電源電圧VDD22、すなわち2.5Vまで上昇する。しかし、電源線VL21に電源ノイズが乗ると、電源線VL21の電圧は、トランジスタの閾値Vt22_trである1Vを跨いで振動する区間Z21が生じてしまう。そのため、区間Z21では、パワーオンリセット回路22は誤動作し、検出閾値Vt22である3Vに達していないにも関わらず、区間Z21の始期から所定の遅延後、リセット信号R_22をLからHに遷移させてしまう図6のタイミングT213。そして、区間Z21の終期から所定の遅延後、リセット信号R_22は、HからLに復帰する図6のタイミングT214。区間Z21を過ぎると、電源線VL21の電圧が検出閾値Vt22である3Vを超える図6のタイミングT212。よって、パワーオンリセット回路22は、所定の遅延後、リセット信号R_22を、LからHに遷移させる図6のタイミングT215。以上のように、半導体装置200は、ノイズの影響により、タイミングT213~T214の間、誤ってリセット信号R_22を出力してしまう。本発明の一態様である半導体装置は、電源線を介して電源から供給される第1の電圧に基づいて、前記第1の電圧よりも小さい第2の電圧を生成するレギュレータと、電源投入後の前記第1の電圧が第1の値まで上昇したことを検出し、第1のリセット信号を出力する第1のパワーオンリセット回路と、電源投入後の前記第2の電圧が前記第1の値よりも小さい第2の値まで上昇したことを検出し、第2のリセット信号を出力する第2のパワーオンリセット回路と、前記第1及び第2のリセット信号の論理積である第3のリセット信号を出力する制御回路と、を備えるものである。この半導体装置は、ノイズによる誤動作により第1及び第2のリセット信号の一方が出力されても、第1及び第2のリセット信号の論理積を取ることで、外部にリセット信号が出力されることを防止できる。電源投入時に、ノイズの影響により誤ってリセット信号が出力されることを防止できる半導体装置を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1以下、本発明の実施の形態1にかかる半導体装置100について説明する。図1は、実施の形態1にかかる半導体装置100の構成を示すブロック図である。半導体装置100は、レギュレータ11、第1のパワーオンリセット回路12、第2のパワーオンリセット回路13及び制御回路14を有する。半導体装置100は、ロジック回路15に、第3のリセット信号R_Cを出力する。レギュレータ11は、電源線VL11を介して、半導体装置100の外部の電源VS11から電圧供給を受ける。電源VS11の出力電圧は、1次電源電圧VDD11である。レギュレータ11は、電源線VL11を介して受ける電圧に基づき2次電源電圧を生成し、電源線VL12へ出力する。電源線VL11の電圧が1次電源電圧VDD11である場合の2次電源電圧の値をVDD12とする。第1のパワーオンリセット回路12は、電源線VL11を介して受ける電圧の値を検出し、第1のリセット信号R_12を生成する。第2のパワーオンリセット回路13は、電源線VL12を介して受ける電圧の値を検出し、第2のリセット信号R_13を生成する。制御回路14は、第1のリセット信号R_12及び第2のリセット信号R_13に応じて、ロジック回路15に第3のリセット信号R_Cを生成する。第2のパワーオンリセット回路13が検出する電圧の検出閾値Vt13は、第1のパワーオンリセット回路12が検出する電圧の検出閾値Vt12と異なる。よって、第2のパワーオンリセット回路13を構成するトランジスタQ13の閾値Vt13_trは、第1のパワーオンリセット回路12を構成するトランジスタQ12の閾値Vt12_trと異なる。従って、第2のパワーオンリセット回路13を構成するトランジスタQ13は、第1のパワーオンリセット回路12を構成するトランジスタQ12と比べ、電源ノイズにより誤動作を起こす際の電圧が異なる。なお、検出閾値Vt12は第1の値に対応し、検出閾値Vt13は第2の値に対応する。トランジスタQ12は第1のトランジスタに対応し、トランジスタQ13は第2のトランジスタに対応する。閾値Vt12_trは第1の閾値に対応し、閾値Vt13_trは第2の閾値に対応する。続いて、電源ノイズが無い状態での電源立ち上げ時の半導体装置100の動作について説明する。図2は、電源ノイズが無い状態での電源立ち上げ時の半導体装置100の動作を示すタイミングチャートである。なお、以下では、1次電源電圧VDD11を5V、2次電源電圧VDD12を2.5Vとする。また、第1のパワーオンリセット回路12が検出する電圧の検出閾値Vt12を3V、第2のパワーオンリセット回路13が検出する電圧の検出閾値Vt13を2Vとする。第1のパワーオンリセット回路12は、5V動作するトランジスタQ12で構成され、その閾値Vt12_trを1Vとする。第2のパワーオンリセット回路13は、2.5V動作するトランジスタQ13で構成され、その閾値Vt13_trを0.5Vとする。電源を立上げると図2のタイミングT101、電源線VL11の電圧は、時間の経過に伴って0Vから1次電源電圧VDD11、すなわち5Vまで上昇する。これにより、レギュレータ11が電圧を出力する電源線VL12の電圧は、0Vから2次電源電圧VDD12、すなわち2.5Vまで上昇する。第1のパワーオンリセット回路12は、電源線VL11の電圧が上昇し、検出閾値Vt12である3Vを超えたことを検出する図2のタイミングT102。また、第2のパワーオンリセット回路13は、電源線VL12の電圧が上昇し、検出閾値Vt13である2Vを超えたことを検出する図2のタイミングT103。よって、第1のパワーオンリセット回路12は、タイミングT102から所定の遅延後、第1のリセット信号R_12を、LからHに変化させる図2のタイミングT104。第2のパワーオンリセット回路13は、タイミングT103から所定の遅延後、第2のリセット信号R_13を、LからHに変化させる図2のタイミングT105。制御回路14は、第1のリセット信号R_12及び第2のリセット信号R_13の論理積をとる。制御回路14は、第1のリセット信号R_12及び第2のリセット信号R_13が共にHである場合に、所定の遅延後、第3のリセット信号R_Cを、LからHに変化させる図2のタイミングT106。ロジック回路15は、第3のリセット信号R_Cのレベル遷移に応じて、リセットされる。次いで、電源ノイズが有る状態での電源立ち上げ時の半導体装置100の動作について説明する。図3は、電源ノイズが有る状態での電源立ち上げ時の半導体装置100の動作を示すタイミングチャートである。電源を立上げると図3のタイミングT111、電源線VL11の電圧は、時間の経過に伴って0Vから1次電源電圧VDD11、すなわち5Vまで上昇する。これにより、レギュレータ11が電圧を出力する電源線VL12の電圧は、0Vから2次電源電圧VDD12、すなわち2.5Vまで上昇する。但し、図3においては電源線VL11には電源ノイズが乗っているので、電源線VL12の電圧も、電源ノイズの影響により上下に振動した波形となる。電源線VL11に電源ノイズが乗ると、電源線VL11の電圧は、第1のパワーオンリセット回路12のトランジスタQ12の閾値Vt12_trである1Vを跨いで振動する区間Z11が生じてしまう。そのため、区間Z11では、第1のパワーオンリセット回路12は誤動作し、検出閾値Vt12である3Vに達していないにも関わらず、区間Z11の始期から所定の遅延後、第1のリセット信号R_12をLからHに遷移させてしまう図3のタイミングT116。そして、区間Z11の終期から所定の遅延後、第1のリセット信号R_12は、HからLに復帰する図3のタイミングT117。区間Z11を過ぎた後、電源線VL11の電圧が検出閾値Vt12である3Vを超える図3のタイミングT114。すると、第1のパワーオンリセット回路12は、第1のリセット信号R_12をLからHに遷移させる図3のタイミングT118。また、電源線VL12の電圧も、第2のパワーオンリセット回路13のトランジスタQ13の閾値Vt13_trである0.5Vを跨いで振動する区間Z12が生じてしまう。そのため、区間Z12では、第2のパワーオンリセット回路13は誤動作し、検出閾値Vt13である2Vに達していないにも関わらず、区間Z12の始期から所定の遅延後、第2のリセット信号R_13をLからHに遷移させてしまう図3のタイミングT112。そして、区間Z12の終期から所定の遅延後、第2のリセット信号R_13は、HからLに復帰する図3のタイミングT113。区間Z12を過ぎた後、電源線VL12の電圧が検出閾値2Vを超える図3のタイミングT115。すると、第2のパワーオンリセット回路13は、第2のリセット信号R_13をLからHに遷移させる図3のタイミングT119。上述のように、制御回路14は、第1のリセット信号R_12及び第2のリセット信号R_13の論理積を出力する。すなわち、制御回路14は、第1のリセット信号R_12及び第2のリセット信号R_13が共にHである場合のみ、所定の遅延後、第3のリセット信号R_CをLからHに変化させる図3のタイミングT120。従って、電源ノイズにより、一時的に電源線VL11又はVL12のレベルが遷移しても、制御回路14は、第3のリセット信号R_CのレベルをLに維持する。つまり、電源ノイズにより誤動作する電圧が異なる複数のパワーオンリセット回路を組み合わせることにより、各パワーオンリセット回路から出力される誤動作による信号の出力タイミングが異ならせることができる。そして、各リセット信号の論理積をとることで、複数のパワーオンリセット回路のいずれかから誤動作による信号が出力されても、ロジック回路15にリセット信号が出力されることを防止できる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態と同様の動作を実現できるならば、トランジスタQ12及びQ13は、NchMOSトランジスタでもよいし、PchMOSトランジスタでもよい。また、上述の実施の形態では、検出閾値の異なる2つのパワーオンリセット回路を設けたが、あくまで例示に過ぎない。よって、3以上の検出閾値がそれぞれ異なるパワーオンリセット回路を設け、これらの論理積をリセット信号として出力してもよい。上述の実施の形態では、ロジック回路15は半導体装置100の外部に設けられているが、あくまで例示に過ぎない。よって、ロジック回路15は半導体装置100の内部に設けられ、電源線VL12から電源供給をうけてもよい。