"通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御回路であって、複数の割り込み処理手段と、前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付ける割り込み要求受付手段と、前記受け付けられた複数の割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる割り込み処理分配手段と、前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む制御手段と、を有することを特徴とする割り込み制御回路。前記割り込み要求受付手段が、前記複数の周辺機能回路を予め複数のグループに分けておき、グループごとに複数の割り込み要求を時分割方式により受け付け、前記割り込み処理分配手段が、前記複数のグループからの割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる、ことを特徴とする請求項1に記載の割り込み制御回路。前記制御手段が、前記複数の割り込み処理手段の各々の割り込み処理の結果に対して前記システム共通記憶部へのアクセス権を付与するアクセス調停手段を有する、ことを特徴とする請求項1または2に記載の割り込み制御回路。通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御方法であって、前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付け、前記受け付けられた複数の割り込み要求に対して複数の割り込み処理手段をそれぞれ割り当て、前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む、ことを特徴とする割り込み制御方法。前記複数の周辺機能回路を予め複数のグループに分けておき、グループごとに複数の割り込み要求を時分割方式により受け付け、前記複数のグループからの割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる、ことを特徴とする請求項4に記載の割り込み制御方法。前記複数の割り込み処理手段の各々の割り込み処理の結果に対して前記システム共通記憶部へのアクセス権を付与することで前記システム共通記憶部に書き込む、ことを特徴とする請求項4または5に記載の割り込み制御方法。通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御回路としての機能をプログラム制御プロセッサ上で実現するためのプログラムであって、複数の割り込み処理機能と、前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付ける割り込み要求受付機能と、前記受け付けられた複数の割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる割り込み処理分配機能と、前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む制御機能と、を前記プログラム制御プロセッサ上で実現することを特徴とするプログラム。しかしながら、上述した特許文献1に開示されたシステムでは、割り込み発生時に割り込み専用のCPUが通常の処理とは独立して割り込み処理を実行するだけであり、複数の割り込み要求が競合した場合、処理の中断あるいは処理が実行されない場合が発生しうる。そこで、本発明の目的は、複数の割り込み要求が同時に発生した場合であっても割り込み要求を消失させることなく受け付けることができる割り込み制御回路および割り込み制御方法を提供することにある。本発明による割り込み制御回路は、通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御回路であって、複数の割り込み処理手段と、前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付ける割り込み要求受付手段と、前記受け付けられた複数の割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる割り込み処理分配手段と、前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む制御手段と、を有することを特徴とする。本発明による割り込み制御方法は、通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御方法であって、前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付け、前記受け付けられた複数の割り込み要求に対して複数の割り込み処理手段をそれぞれ割り当て、前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む、ことを特徴とする。本発明によれば、複数の割り込み要求が同時に発生した場合であっても割り込み要求を消失させることなく受け付けることができる。本発明によれば、割り込み要求受付時に割り込み要求を時分割管理することで、割り込み要求を消失させることなく受け付けることができる。また、受け付けた割り込み要求は複数の割り込み処理部に分散し並列に割り込み処理を行うことで、それぞれの処理を中断することなく最小限の遅延で全ての処理を完了することが可能となる。より具体的には、通常処理のプロセッサ以外に、割り込み処理専用の簡易プロセッサを複数個実装することで負荷分散を行い、プロセッサでの通常処理を中断することなく、割り込み処理を並列で実行する。たとえば割り込み要求を時分割方式によるタイムスロットで管理し、割り込み要求が同時に発生した場合でも割り込み要求を消失することなく受け付けることが可能となる。さらに、複数の割り込み処理結果をアクセス調停してシステム共通記憶部にライトバックすることで、競合することなくプロセッサ側と割り込み処理結果を共有することができる。以下、本発明の実施形態について図面を参照しながら詳細に説明する。1.第1実施形態1.1回路構成図1に示すように、CPU10は周辺制御バス20を通して、システム共通RAM30、システム共通ROM40および複数の周辺機能回路501~Nと接続している。このようなCPUシステムにおいて、本発明の第1実施形態による割り込み制御回路100は、周辺制御バス20、システム共通RAM30および複数の周辺機能回路501~Nに接続されている。割り込み制御回路100は、N個の周辺機能回路501~Nにそれぞれ対応するN個の割り込み要求受付インタフェース1011~N、タイムスロット基準パルス生成部102、アドレス変換テーブル103、処理待ち合わせバッファ104、割り込み処理分配部105、割り込み処理部選択部106、複数の割り込み処理部1071~M、ライトバックアクセス調停部108、ライトバックアクセス用バス109、および、複数の割り込み処理部1071~Mに対応した複数のハンドラRAM110を有する。割り込み要求受付インタフェース1011~Nは、それぞれ対応する周辺機能回路50からの割り込み要求を受け付け、周辺割り込み要求信号に時分割多重してアドレス変換テーブル103へ出力する。複数の割り込み要求を時分割で多重するので割り込み競合による割り込み要求の消失を回避することができる。タイムスロット基準パルス生成部102は、各割り込み要求受付インタフェース101の同期用のタイムスロット基準パルスとアドレス変換テーブル103を参照するためのタイムスロット番号とを生成する。アドレス変換テーブル103は、割り込み要求時のタイムスロット番号を入力し、そのタイムスロット番号をハンドラアドレスへ変換して処理待ち合わせバッファ104へ出力する。処理待ち合わせバッファ104は、アドレス変換テーブル104から入力したハンドラアドレスを一旦格納し、割り込み処理が開始されるまで保持する。割り込み処理部分配部105は、処理待ち合わせバッファ104に格納されたハンドラアドレスを読み出し、割り込み処理部選択部106で選択された割り込み処理部へハンドラアドレスと割り込み要求とを通知する。割り込み処理部選択部106は、各割り込み処理部の状態を監視し、次に割り込み要求を通知するべき割り込み処理部の選択を行う。割り込み処理部1071~Mは、通知されたハンドラアドレスに従ってハンドらRAM110からプログラムのフェッチを行い、割り込み処理を実行するプロセッサユニットである。この割り込み処理の結果は、ライトバックアクセス調停部108のアクセス調停に従って、ライトバックアクセス用バス109を通してデュアルポートのシステム共通RAM30へライトバックされる。ライトバックアクセス調停部108は、複数の割り込み処理部1071~Mからのアクセス要求をラウンドロビン方式で調停し、決定した割り込み処理部へアクセス権を与える。また、割り込み処理部からの読み出し/書き込みコマンドに対応しシステム共通RAM30からのデータ読み出しおよび書き込みを行う。ハンドラRAM110は、システム共通ROM40上の割り込み処理用のハンドラプログラムを格納し、割り込み処理部107からのプログラムフェッチによるバス競合を回避する。尚、各割り込み処理部のハンドラRAM110は、同じアドレスでメモリマップにマッピングされる構成をとり、ハンドラプログラムは、CPU10のスタートアッププログラムによりシステム初期化時にシステム共通ROM40のプログラム領域からハンドラRAM110の全てに同じプログラムを一括で転送する。なお、上述した割り込み処理分配部105、割り込み処理部選択部106、複数の割り込み処理部1071~Mおよびライトバックアクセス調停部108は、メモリに記録されたプログラムをプログラム制御プロセッサ上で実行することにより同等の機能を実現することもできる。1.2動作上述した割り込み制御回路100の時分割方式による動作は、a割り込み要因の発生から処理の待ち合わせまで、b割り込み処理部の決定から割り込み処理の実行まで、およびc割り込み処理結果のライトバックまで、の3つに大別できる。以下、図面を参照しながら詳細に説明する。a割り込み要因の発生から処理の待ち合わせまで図2に示すように、周辺機能回路50にて発生した割り込み要因は、割り込み要求受付インタフェース101で時分割多重され、アドレス変換テーブル103にてハンドラアドレスに変換された後、処理待ち合わせバッファ104へ格納される。図3Aに示すように、各割り込み要求受付インタフェース101にはタイムスロット判定用カウンタ101-1および割り込み要求多重信号生成部101-2が設けられ、タイムスロット判定用カウンタ101-1はタイムスロット基準パルスにより動作してカウンタ値を出力する。割り込み要求多重信号生成部101-2は、周辺機能回路から割り込み要求が発生すると、予め決められた自己の出力タイミングを示す所定カウンタ値で割り込み要求多重信号を出力し、OR回路により他の割り込み要求受付インタフェースからの割り込み要求多重信号と時分割多重され、周辺割り込み要求信号を生成する。図3Bに示すように、タイムスロット判定用カウンタ101-1は、タイムスロット基準パルス生成部102からのタイムスロット基準パルスに同期してカウント動作を行う。また、割り込み要求受付インタフェース101は自身に設定されているタイムスロット番号のタイミングで周辺割り込み要求を通知する。図3Bでは、割り込み要求受付インタフェースXの動作タイミングを示しており、タイムスロット判定用カウンタ101-1がXとなった時に周辺割り込み要求を通知する。b割り込み処理部の決定から割り込み処理の実行まで次に、割り込み処理部107の決定から割り込み処理実行までの動作を図4および図5を用いて説明する。割り込み処理部選択部106は、次に処理要求を通知する割り込み処理部107の選択を行い、割り込み処理分配部105は、選択された割り込み処理部107へ割り込み要求とハンドラアドレスを通知する。図4に示すように、割り込み処理分配部105は、全ての割り込み処理部がBusy状態または処理待ち合わせバッファ104に処理待ちのハンドラアドレスが格納されていない場合は割り込み要求の通知は行なわない。処理要求の通知を受けると、割り込み処理部107は現在の処理状況をBusy状態に更新し、通知されたハンドラアドレスによりプログラムをフェッチして割り込み処理を実行する。割り込み処理部107は割り込み処理実行完了後、再度処理状況をReady状態に更新する。図5に示すように、割り込み処理部選択部106は、Ready状態の割り込み処理部107のうち、固定優先で最も優先度の高い割り込み処理部を選択し、選択された割り込み処理部の番号を割り込み処理分配部105へ通知する。ここでは、Ready状態の割り込み処理部107のうち最も優先度の高いものとして割り込み処理部yが選択されている。また全ての処理部がBusy状態である場合は最も優先度の低い0番が選択されることで、割り込み処理分配部105において全処理部がBusy状態であることが判る仕組みとなっている。c割り込み処理結果のライトバックまで最後に割り込み処理と処理結果のライトバック動作について説明する。割り込み処理部107はローカルに持つハンドラRAM110のハンドラアドレスからプログラムをフェッチし処理を実行する。ハンドラRAM110にはシステム初期化時にシステム共通ROM30よりプログラムをコピーしておく必要がある。割り込み処理の実行結果はシステム共通RAM30へ書き込み、CPU10およびその他の割り込み処理部110との間で処理結果の情報共有を行なう。図6に示すように、割り込み処理部107からシステム共通RAM30へアクセスする場合、複数の割り込み処理部107からのアクセス要求が競合する可能性がある。そこで、ライトバックアクセス調停部108は、割り込み処理部107からのアクセス要求が競合した場合、それらのアクセス要求を調停し、競合しないように割り込み処理部107を順次決定してバスの使用権アクセス権を与える。アクセス権を得た割り込み処理部107は次の1クロック時間で読み出し/書き込みコマンドを実行し、システム共通RAM30へアクセスを行なう。アクセス要求を調停には、図7に示すように、一度アクセス権を与えた割り込み処理部の優先度が最低となるラウンドロビン方式を採用することができる。これにより図6に示すように、複数の割り込み処理部がアクセス権を順次付与され、それに従ってシステム共通RAM30へのアクセスを競合することなく実行することができる。1.3効果以上述べたように、本発明の第1実施形態によれば、割り込み処理回路107を使用しCPU10の処理と平行して割り込み処理を行うので、CPU10による通常処理を停止することなく割り込みの処理を行うことができる。また、タイムスロットにより各割り込み要求の受付タイミングをずらしているので、複数の割り込み要求が同時に発生したとしてもタイムスロットの基本周期時間内で確実に発生した割り込み要求を受け付けることが可能となる。なお、図8に示すように、システムに破綻がなく最も効果的に動作するのはタイムスロットの基本周期が最短の処理時間である処理Cより短い場合であり、輻輳が発生しても要求を消失することなく、且つ処理A,B,Cの処理時間を合計した時間よりも短い時間で全ての処理を完了することが可能となる。特に、既存のSoCマイコンでは割り込み発生時に割り込み処理はCPUでのみ実行されるので、多数の割り込みが同時に発生した輻輳状態ではCPUに負荷が集中して通常処理が停止する可能性がある。本実施形態によれば、このような通常処理の停止を起こすことなく複数の割り込み要求を受け付けて処理することが可能となる。2.第2実施形態上述した第1実施形態では、図1に示すように、複数の割り込み要求を1本の周辺割り込み要求信号に時分割多重しているので、割り込みの種類が増えた場合にタイムスロットを増やして対応することになる。このためタイムスロットが1周する周期が長くなり、その結果、割り込み通知が遅くなる。そこで、本発明の第2実施形態による割り込み制御回路100aは、周辺機能回路50をいくつかにグループ化し、それぞれのグループで割り込み要求信号を多重化することでタイムスロットの数を抑える構成を採用する。図9に示すように、割り込み制御回路100aでは、N個の割り込み要求受付インタフェース1011~Nが2つのグループG1およびG2に分けられ、それぞれのグループから周辺割り込み要求信号G1とG2が生成される。周辺割り込み要求信号G1とG2は、図3で説明したようにタイムスロットによる時分割多重により生成される。割り込み制御回路100aには、グループに対応するアドレス変換テーブル103g1、103g2と、処理待ち合わせバッファ104g1、104g2が設けられ、それぞれハンドアドレスが割り込み処理分配部105によって処理待ち合わせバッファ104g1、104g2から読みだされる。アドレス変換テーブル103g1、103g2および処理待ち合わせバッファ104g1、104g2の機能は、第1実施形態のアドレス変換テーブル103および処理待ち合わせバッファ104と同様であり、またその他の機能ブロックも第1実施形態と同様であるから同じ参照番号を付して説明は省略する。なお、図9に示すシステムでは、周辺機能回路600および既存割り込み制御部70が設けられ、即時処理が必要な割り込み要求に対して既存の割り込み制御部70により処理する構成となっている。図10に示すように、割り込み処理Aに要する時間がタイムスロットの基本周期より短い場合は、割り込み要求Aを受け付けられず無駄な処理待ち時間が発生してしまう。この処理待ち時間が許されないような即時処理が必要な割り込みに関しては、既存の割り込み制御部70により処理することで対処することができる。"