"表面及び裏面を有する半導体チップと、前記半導体チップを貫通する第1の貫通電極と、前記半導体チップの表面側に位置する前記第1の貫通電極の一端に接続される第1の表面電極と、前記半導体チップの裏面側に位置する前記第1の貫通電極の一端に接続される第1の裏面電極と、前記半導体チップを貫通する第2の貫通電極と、前記半導体チップの裏面側に位置する前記第2の貫通電極の一端に接続される第2の裏面電極と、を備え、前記半導体チップの表面側に位置する前記第2の貫通電極の一端には電極が設けられていないことを特徴とする半導体装置。半導体チップと、前記半導体チップを貫通する第1の貫通電極と、前記第1の貫通電極の一端に接続される第1の裏面電極と、前記第1の貫通電極の他端に接続される第1の表面電極と、前記半導体チップを貫通する第2の貫通電極と、前記第2の貫通電極の一端に接続される第2の裏面電極と、を備え、前記第2の貫通電極の他端を覆う絶縁膜を設けたことを特徴とする半導体装置。前記半導体チップは、半導体基板と、前記半導体基板上に設けられた多層配線構造体と、を備え、前記第1の貫通電極は、前記半導体基板を貫通する第1の部分と、一端が第1の部分と接続され、かつ他端が前記多層配線構造体から露出された第2の部分と、を有し、前記第2の貫通電極は、前記半導体基板を貫通する第3の部分と、一端が第3の部分と接続され、かつ他端が前記多層配線構造体から露出された第4の部分と、を有することを特徴とする請求項1または2記載の半導体装置。前記第1及び第3の部分の材料は、銅であり、前記第2及び第4の部分の材料は、銅以外であることを特徴とする請求項3記載の半導体装置。前記第2の裏面電極の面のうち、前記第2の貫通電極と接触する面の反対側に位置する面の面積は、前記第1の裏面電極の面のうち、前記第1の貫通電極と接触する面の反対側に位置する面の面積よりも大きいことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。通常動作モードと、テストモードと、を備え、前記第2の貫通電極は、前記テストモード時に使用する信号を伝送し、前記通常動作モード時に使用する信号を伝送しないことを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置。前記第2の貫通電極は、前記半導体基板の表面側に設けられたテスト回路と電気的に接続されることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。パッケージ基板と、請求項1ないし7のうち、いずれか1項記載の複数の前記半導体装置と、を備え、複数の前記半導体装置は、前記パッケージ基板上に積み重ねられており、複数の前記半導体装置の各々に設けられた前記第1の貫通電極は、前記第1の表面電極及び前記第1の裏面電極を介して、隣接する前記半導体装置の間を其々電気的に接続し、複数の前記半導体装置の各々に設けられた前記第2の貫通電極は、隣接する前記半導体装置同士間で電気的に接続されないことを特徴とする積層型半導体装置。しかしながら、回路基板に実装する前に、半導体チップのテストを実施する場合、貫通電極の端に直接プローブ針を当接させる必要がある。これにより、プローブ針が接触した貫通電極の端に傷がついてしまう。このため、半導体装置を積層させた時に隣接する半導体装置同士を接続する貫通電極間で接触不良が生じるという問題があった。本発明の一観点によれば、表面及び裏面を有する半導体チップと、前記半導体チップを貫通する第1の貫通電極と、前記半導体チップの表面側に位置する前記第1の貫通電極の一端に接続される第1の表面電極と、前記半導体チップの裏面側に位置する前記第1の貫通電極の一端に接続される第1の裏面電極と、前記半導体チップを貫通する第2の貫通電極と、前記半導体チップの裏面側に位置する前記第2の貫通電極の一端に接続される第2の裏面電極と、を備え、前記半導体チップの表面側に位置する前記第2の貫通電極の一端には電極が設けられていないことを特徴とする半導体装置が提供される。本発明の半導体装置によれば、半導体チップの表面側に位置する一端に第1の表面電極を有し、かつ半導体チップの裏面側に位置する一端に第1の裏面電極を有した第1の貫通電極と、半導体チップの裏面側の一端に第2の裏面電極を有し、かつ半導体チップの表面側に位置する一端に電極を有していない第2の貫通電極と、を設けることにより、半導体装置を構成する半導体チップをテストする際、第2の貫通電極の一端に設けられた第2の裏面電極に検査用装置の端子具体的には、例えば、プローブ針を当接させて、半導体チップのテストを行なうことが可能になると共に、複数の半導体装置を積み重ねた状態で、半導体装置間を電気的に接続する際、テストに使用しない第1の貫通電極に設けられた第1の表面電極及び第1の裏面電極を介して、半導体装置間を電気的に接続することが可能となる。これにより、積み重ねられた半導体装置間の電気的接続信頼性を向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。実施の形態図1は、本発明の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。図1を参照するに、本実施の形態の積層型半導体装置10は、パッケージ基板11と、インターフェース用半導体装置12と、複数の半導体装置13本実施の形態の場合、8つの半導体装置13と、非導電性フィルム15と、リードフレーム16と、アンダーフィル樹脂17と、封止樹脂19と、外部端子21と、を有する。パッケージ基板11は、基板本体22と、スルーホール電極23と、配線層24と、ランド部26と、ソルダーレジスト27と、を有する。基板本体22は、板状とされた基板である。基板本体22としては、例えば、絶縁樹脂基板を用いることができる。スルーホール電極23は、金属材料により構成されており、基板本体22を貫通するように設けられている。スルーホール電極23の一端23Aは、基板本体22の表面22aから露出されている。スルーホール電極23の他端23B一端23Aの反対側に位置するスルーホール電極23の端は、基板本体22の裏面22bから露出されると共に、基板本体の裏面22bに対して略面一とされている。配線層24は、スルーホール電極23の他端23Bと接触するように、基板本体22の裏面22bに設けられている。配線層24は、再配線であり、外部端子21の配設ピッチを広げるための配線層である。ランド部26は、基板本体22の裏面22bに設けられている。ランド部26は、配線層24と一体に構成されている。ランド部26は、外部端子21が接続される導体である。上記構成とされたパッケージ基板11は、外部端子21を介して、マザーボート図示せずと電気的に接続される。ソルダーレジスト27は、配線層24を覆うように、基板本体22の裏面22bに設けられている。ソルダーレジスト27は、ランド部26を露出する開口部図示せずを有する。インターフェース用半導体装置12は、半導体チップ31と、貫通電極32と、絶縁リング33と、電極パッド35と、を有する。半導体チップ31は、半導体基板36と、回路層を含む多層配線構造体37と、を有する。半導体基板36は、板状とされており、例えば、シリコン基板を用いることができる。多層配線構造体37は、半導体基板36の表面36aに設けられている。多層配線構造体37は、積層された複数の絶縁層、及び該複数の絶縁層に形成された複数の配線及びコンタクトプラグ等により構成されている。貫通電極32は、半導体基板36を貫通するように複数配置されている。半導体基板36の裏面36b側に位置する貫通電極32の一端は、はんだを介して、パッケージ基板11に設けられた貫通電極23の一端23Aと接続されている。絶縁リング33は、貫通電極32の周囲に位置する半導体基板36を貫通するように設けられている。絶縁リング33は、半導体基板36を介して、貫通電極32の外周を囲むように配置されている。電極パッド35は、多層配線構造体37上に設けられており、多層配線構造体37を構成する配線及びコンタクトプラグと電気的に接続されている。電極パッド35は、多層配線構造体37を構成する複数の配線及びコンタクトプラグを介して、半導体基板36に形成されたインターフェース回路図示せずと電気的に接続されている。上記構成とされたインターフェース用半導体装置12は、パッケージ基板11の表面側基板本体22の表面22a側に実装されている。インターフェース用半導体装置12は、インターフェース用半導体装置12上に積み重ねられる複数の半導体装置13とパッケージ基板11との間の情報のやり取りを行なう。複数の半導体装置13本実施の形態の場合、8つの半導体装置13は、インターフェース用半導体装置12上に積み重ねられており、インターフェース用半導体装置12と電気的に接続されている。複数の半導体装置13は、インターフェース用半導体装置12を介して、パッケージ基板11と電気的に接続されている。半導体装置13としては、半導体メモリ、或いは半導体メモリ以外の半導体チップを用いることができる。上記半導体メモリとしては、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、PRAMPhasechangeRAM、フラッシュメモリ等を用いることができる。なお、半導体装置13の具体的な構成については、後述する図2を参照して説明する。非導電性フィルム15は、具体的には、NFCNon-conductiveFilmであり、積み重ねられた半導体装置13のうち、最上層に配置された半導体装置13の上面を覆うように配置されている。リードフレーム16は、金属材料により構成されており、非導電性フィルム15上に配置されている。リードフレーム16は、半導体装置13よりも幅広形状とされている。アンダーフィル樹脂17は、インターフェース用半導体装置12と半導体装置13との間、半導体装置13間、及び積み重ねられた複数の半導体装置13の側面を覆うように設けられている。封止樹脂19は、アンダーフィル樹脂17の外周を囲むように、パッケージ基板11とリードフレーム16との間に設けられている。封止樹脂19は、アンダーフィル樹脂17を介して、インターフェース用半導体装置12及び複数の半導体装置13を封止している。外部端子21は、パッケージ基板11に設けられたランド部26に配置されている。これにより、外部端子21は、パッケージ基板11を介して、インターフェース用半導体装置12及び複数の半導体装置13と電気的に接続されている。外部端子21としては、例えば、半田ボールを用いることができる。図2は、図1に示す領域Aに囲まれた半導体装置を拡大した断面図である。図2を参照するに、半導体装置13は、半導体チップ38と、絶縁リング42-1,42-2と、第1の絶縁膜43と、第2の絶縁膜45と、第1の貫通電極48と、第2の貫通電極49と、第3の絶縁膜52と、第1の表面電極53と、保護膜54と、第1の裏面電極55と、第2の裏面電極56と、を有する。図2を参照するに、半導体チップ38は、半導体基板58と、多層配線構造体59と、を有する。半導体基板58は、板状とされており、表面58a及び裏面58bを有する。本実施の形態の場合、半導体チップ38の表面とは、多層配線構造体59の上面第5の層間絶縁膜65の上面上面56Aのことである。また、半導体チップ38の裏面とは、多層配線構造体59の下面具体的には、半導体基板58の下面58bのことである。半導体基板58は、例えば、シリコン基板を用いることができる。図2を参照するに、多層配線構造体59は、第1~第5の層間絶縁膜61~65と、配線パターン67と、を有する。第1~第5の層間絶縁膜61~65は、半導体基板58の表面58aに、第1の層間絶縁膜61、第2の層間絶縁膜62、第3の層間絶縁膜63、第4の層間絶縁膜64、第5の層間絶縁膜65の順に積層されている。図2を参照するに、配線パターン67は、複数の配線及びスルーホール電極により構成されており、積層された第1~第5の層間絶縁膜61~65に複数内設されている。配線パターン67は、第1の貫通電極48を構成する後述する第1~第4の配線パッド74~77、及び第2の貫通電極49を構成する後述する第1~第4の配線パッド91~94と電気的に接続されている。複数の配線パターン67は、複数の信号や電源を伝送するための導体である。なお、図2には図示していないが、半導体基板58の表面58a側には、テスト回路後述する図5に示すテスト回路101、アドレスバッファ図5に示すアドレスバッファ102、コマンドデコーダ図5に示すコマンドデコーダ103、内部回路、ロウデコーダ図5に示すロウデコーダ104、カラムデコーダ図5に示すカラムデコーダ105、及びメモリセルアレイ106等が形成されている。図2を参照するに、絶縁リング42-1,42-2は、半導体基板58を貫通するように設けられている。絶縁リング42-1,42-2は、2重構造とされている。言い換えれば、絶縁リング42-1,42-2は、それぞれ2つの絶縁リングを有する。絶縁リング42-1は、第1の貫通電極48具体的には、後述する第1の部分である第1の基板貫通電極71を囲むように配置されている。絶縁リング42-2は、第2の貫通電極49具体的には、後述する第3の部分である第2の基板貫通電極85を囲むように配置されている。絶縁リング42-1,42-2は、半導体基板58と第1及び第2の基板貫通電極71,85との間の静電容量を低減させる機能を有する。図2を参照するに、第1の絶縁膜43は、半導体基板58の裏面58bを覆うように設けられている。第2の絶縁膜45は、第1の絶縁膜43の下面43aに設けられている。図2を参照するに、第1の貫通電極48は、第1の部分である第1の基板貫通電極71と、第2の部分である第1の配線構造物72と、を有する。図2を参照するに、第1の基板貫通電極71は、半導体基板58のうち、絶縁リング42-1で囲まれた部分、第1及び第2の絶縁膜43,45、及び第1の層間絶縁膜61を貫通するように設けられている。半導体基板58の表面58a側に位置する第1の基板貫通電極71の一端71a第1の層間絶縁膜61から露出された端は、平坦な面とされており、第1の層間絶縁膜61の上面61aに対して略面一とされている。第1の基板貫通電極71の一端71aは、第1の配線構造物72を構成する第1のパッド74と接続されている。これにより、第1の基板貫通電極71は、第1の配線構造物72と電気的に接続されている。半導体基板58の裏面59a側に位置する第1の基板貫通電極71の一端71bは、第2の絶縁膜45から露出された平坦な面とされており、該平坦な面は第2の絶縁膜45の下面45aに対して略面一とされている。第1の基板貫通電極71の材料としては、銅を用いる。図2を参照するに、第1の配線構造物72は、第1~第4の配線パッド74~77と、第1~第3のスルーホール電極81~83と、を有する。第1の配線パッド74第1の配線構造物72の一端は、第1の基板貫通電極71の一端71a全体と接触するように、第1の層間絶縁膜61の上面61aに設けられている。これにより、第1の配線パッド74は、第1の基板貫通電極71と電気的に接続されている。第2の配線パッド75は、第1の配線パッド74と対向するように、第3の層間絶縁膜63の上面63aに設けられている。第3の配線パッド76は、第2の配線パッド75と対向するように、第3の層間絶縁膜64の上面64aに設けられている。第4の配線パッド77第1の配線構造物72の一端は、第3の配線パッド76と対向するように、第4の層間絶縁膜65の上面65aに設けられている。第4の配線パッド77は、最上層に配置された配線パッドであり、第5の層間絶縁膜65の上面65aから露出されている。上記構成とされた第1~第4の配線パッド74~77は、銅以外の材料で構成されている。具体的には、第1~第4の配線パッド74~77は、例えば、チタンTi、窒化チタンTiN、アルミニウムAl等の材料により構成することができる。第1のスルーホール電極81は、第1の配線パッド74と第2の配線パッド75との間に位置する第2及び第3の層間絶縁膜62,63を貫通するように配置されている。第1のスルーホール電極81は、その一端が第2の配線パッド75と接続されており、他端が第1の配線パッド74と接続されている。これにより、第1のスルーホール電極81は、第1の配線パッド74を介して、第1の基板貫通電極71と第2の配線パッド75とを電気的に接続している。第2のスルーホール電極82は、第2の配線パッド75と第3の配線パッド76との間に位置する第4の層間絶縁膜64を貫通するように配置されている。第2のスルーホール電極82は、その一端が第3の配線パッド76と接続されており、他端が第2の配線パッド75と接続されている。これにより、第2のスルーホール電極82は、第2の配線パッド75を介して、第1の基板貫通電極71と第3の配線パッド76とを電気的に接続している。第3のスルーホール電極83は、第3の配線パッド76と第4の配線パッド77との間に位置する第5の層間絶縁膜65を貫通するように配置されている。第3のスルーホール電極83は、その一端が第4の配線パッド77と接続されており、他端が第3の配線パッド76と接続されている。これにより、第3のスルーホール電極83は、第3の配線パッド76を介して、第1の基板貫通電極71と第4の配線パッド77とを電気的に接続している。上記構成とされた第1~第3のスルーホール電極81~83は、銅以外の材料で構成されている。具体的には、第1~第3のスルーホール電極81~83は、例えば、チタンTi、窒化チタンTiN、タングステンW等の材料により構成することができる。図2を参照するに、第2の貫通電極49は、第3の部分である第2の基板貫通電極85と、第2の部分である第2の配線構造物86と、を有する。図2を参照するに、第2の基板貫通電極85は、半導体基板58のうち、絶縁リング42-2で囲まれた部分、第1及び第2の絶縁膜43,45、及び第1の層間絶縁膜61を貫通するように設けられている。半導体基板58の表面58a側に位置する第2の基板貫通電極85の一端85a第1の層間絶縁膜61から露出された端は、平坦な面とされており、第1の層間絶縁膜61の上面61aに対して略面一とされている。第2の基板貫通電極85の一端85aは、第2の配線構造物86を構成する第1のパッド91と接続されている。これにより、第2の基板貫通電極85は、第2の配線構造物86と電気的に接続されている。半導体基板58の裏面59a側に位置する第2の基板貫通電極85の一端85bは、第2の絶縁膜45から露出された平坦な面とされており、第2の絶縁膜45の下面45aに対して略面一とされている。第2の基板貫通電極85の材料としては、銅を用いる。図2を参照するに、第2の配線構造物86は、第1~第4の配線パッド91~94と、第1~第3のスルーホール電極96~98と、を有する。第1の配線パッド91第2の配線構造物86の一端は、第2の基板貫通電極85の一端85aと接触するように、第1の層間絶縁膜61の上面61aに設けられている。これにより、第1の配線パッド91は、第2の基板貫通電極85と電気的に接続されている。第1の配線パッド91は、第2の基板貫通電極85の一端85aよりも幅広形状とされている。第2の配線パッド92は、第1の配線パッド91と対向するように、第3の層間絶縁膜63の上面63aに設けられている。第3の配線パッド93は、第2の配線パッド92と対向するように、第3の層間絶縁膜64の上面64aに設けられている。第4の配線パッド94半導体チップ38の表面側に位置する第2の貫通電極49の一端は、第3の配線パッド93と対向するように、第4の層間絶縁膜65の上面65aに設けられている。第4の配線パッド94は、最上層に配置された配線パッドであり、第5の層間絶縁膜65の上面65aから露出されている。上記構成とされた第1~第4の配線パッド91~94は、銅以外の材料で構成されている。具体的には、第1~第4の配線パッド91~94は、例えば、チタンTi、窒化チタンTiN、アルミニウムAl等の材料により構成することができる。第1のスルーホール電極96は、第1の配線パッド91と第2の配線パッド92との間に位置する第2及び第3の層間絶縁膜62,63を貫通するように配置されている。第1のスルーホール電極96は、その一端が第2の配線パッド92と接続されており、他端が第1の配線パッド91と接続されている。これにより、第1のスルーホール電極96は、第1の配線パッド91を介して、第2の基板貫通電極85と第2の配線パッド92とを電気的に接続している。第2のスルーホール電極97は、第2の配線パッド92と第3の配線パッド93との間に位置する第4の層間絶縁膜64を貫通するように配置されている。第2のスルーホール電極97は、その一端が第3の配線パッド93と接続されており、他端が第2の配線パッド92と接続されている。これにより、第2のスルーホール電極97は、第2の配線パッド92を介して、第2の基板貫通電極85と第3の配線パッド93とを電気的に接続している。第3のスルーホール電極98は、第3の配線パッド93と第4の配線パッド94との間に位置する第5の層間絶縁膜65を貫通するように配置されている。第3のスルーホール電極98は、その一端が第4の配線パッド94と接続されており、他端が第3の配線パッド93と接続されている。これにより、第3のスルーホール電極98は、第3の配線パッド93を介して、第2の基板貫通電極85と第4の配線パッド94とを電気的に接続している。上記構成とされた第1~第3のスルーホール電極96~98は、銅以外の材料で構成されている。具体的には、第1~第3のスルーホール電極96~98は、例えば、チタンTi、窒化チタンTiN、タングステンW等の材料により構成することができる。図2を参照するに、第3の絶縁膜52は、第5の層間絶縁膜65の上面65aに、第4の配線パッド77の一部、及び第4の配線パッド94を覆うように設けられている。第3の絶縁膜52は、第1の貫通電極48を構成する第4の配線パッド77の上面77aの一部を露出する開口部52Aを有する。第3の絶縁膜52としては、例えば、SiON膜を用いることができる。図2を参照するに、第1の表面電極53は、開口部52Aを埋め込むように、第3の絶縁膜52の上面52aに設けられている。第1の表面電極53は、第4の配線パッド94の上面77a半導体チップ38の表面側に位置する第1の貫通電極48の一端と接続されている。これにより、第1の表面電極53は、第4の配線パッド77を介して、第1の貫通電極48と電気的に接続されている。図1に示すように、第1の表面電極53は、該第1の表面電極53の上方に配置された半導体装置13に設けられた第1の裏面電極55と接続される電極であると共に、半導体装置10のテストを実施する場合、検査装置の端子例えば、プローブ針が当接されない電極である。図3は、図2に示す半導体装置の裏面側を示す斜視図である。図3に示すBは、第2の貫通電極49の形成領域以下、第2の貫通電極形成領域Bというを示している。図3を参照するに、第1の表面電極53は、半導体装置13の両端に設けられた第2の貫通電極形成領域B間に配置されている。つまり、第1の表面電極53は、半導体装置13のうち、両端よりも内側に配置されている。図2を参照するに、保護膜54は、第3の絶縁膜52の上面52aに設けられており、第1の表面電極53を露出する開口部54Aを有する。図2を参照するに、第1の裏面電極55は、第1の基板貫通電極71の一端71bを覆うように設けられている。第1の裏面電極55は、第2の絶縁膜45の下面45aから突出している。図1に示すように、第1の裏面電極55は、該第1の裏面電極55の下方に配置された半導体装置13に設けられた第1の表面電極53と接続される電極であると共に、半導体装置10のテストを実施する場合、検査装置の端子例えば、プローブ針が当接されない電極である。図2を参照するに、第2の裏面電極56は、第2の基板貫通電極85の一端85bと接触するように、第2の絶縁膜45の下面45aに設けられている。第2の裏面電極56は、他の半導体装置13との接続に利用しない電極であると共に、半導体装置10のテストを実施する場合、検査装置の端子例えば、プローブ針が当接させる電極である。第2の裏面電極56の面のうち、第2の貫通電極49と接触する面の反対側に位置する面56aの面積は、第1の裏面電極55の面のうち、第1の貫通電極48と接触する面の反対側に位置する面55aの面積よりも大きい。このように、第2の裏面電極56の面56aの面積を、第1の裏面電極55の面55aの面積よりも大きくすることにより、第2の裏面電極56の面56aに容易にプローブ針を当接することができる。図4は、図2に示す半導体装置の表面側を示す斜視図である。図4に示すCは、第2の裏面電極56が形成される領域以下、第2の裏面電極形成領域Cというを示している。図4を参照するに、第2の裏面電極56は、複数の第1の裏面電極55を挟み込むように、半導体装置13の両端に位置する第2の裏面電極形成領域Cに配置されている。本実施の形態の半導体装置によれば、半導体チップ38の表面側に位置する一端第4の配線パッド77の上面77aに第1の表面電極53を有し、かつ半導体チップ38の裏面側に位置する一端第1の基板貫通電極71の一端71bに第1の裏面電極55を有した第1の貫通電極48と、半導体チップ38の裏面側の一端第2の基板貫通電極85の一端85bに第2の裏面電極56を有し、かつ半導体チップ38の表面側に位置する一端に電極を有していない第2の貫通電極と、を設けることにより、半導体装置13を構成する半導体チップ38をテストする際、第2の貫通電極49の一端に設けられた第2の裏面電極56に検査用装置の端子具体的には、例えば、プローブ針を当接させて、半導体チップ38のテストを行なうことが可能になると共に、複数の半導体装置13を積み重ねた状態で、半導体装置13間を電気的に接続する際、テストに使用しない第1の貫通電極48に設けられた第1の表面電極53及び第1の裏面電極55を介して、半導体装置13間を電気的に接続することが可能となる。これにより、積み重ねられた半導体装置13間の電気的接続信頼性を向上させることができる。図5は、図2に示す半導体装置を構成する半導体チップの回路ブロックを模式的に示す図である。図5を参照するに、半導体チップ38は、テスト回路101と、アドレスバッファ102と、コマンドデコーダ103と、ロウデコーダ104と、カラムデコーダ105と、アモリセルアレイ106と、を有する。テスト回路101は、半導体チップ38のテストを行なうための回路であり、ロウデコーダ104及びカラムデコーダ105と電気的に接続されている。テスト回路101は、図2に示す第2の貫通電極49を介して、テスト信号IN及び電源電位が入力される。アドレスバッファ102は、ロウデコーダ104及びカラムデコーダ105と電気的に接続されている。アドレスバッファ102は、図2に示す第1の貫通電極48から入力されるアドレス信号に含まれるロウアドレスから内部ロウアドレスを生成し、この内部ロウアドレスをロウデコーダ104及びカラムデコーダ105に送信する。コマンドデコーダ103は、ロウデコーダ104及びカラムデコーダ105と電気的に接続されている。コマンドデコーダ103は、図2に示す第1の貫通電極48から入力されるコマンド信号をデコードし、デコードしたコマンド信号をロウデコーダ104及びカラムデコーダ105に送信することで、ロウデコーダ104及びカラムデコーダ105の制御を行なう。ロウデコーダ104は、アドレスバッファ102から入力された内部ロウアドレスをデコードし、該デコードされた信号により、メモリセルアレイ106に設けられたワード線を選択する。カラムデコーダ105は、アドレスバッファ102から入力された内部ロウアドレスをデコードし、該デコードされた信号により、メモリセルアレイ106に設けられたビット線図示せずを選択する。メアモリセルアレイ106は、複数のワード線図示せず、ビット線と交差する複数のワード線図示せず、及び複数のメモリセル図示せずを有する。ワード線は、ロウデコーダ104と電気的に接続されている。また、ビット線は、カラムデコーダ105と電気的に接続されている。ここで、図5を参照して、半導体装置13の動作について説明する。半導体装置13は、通常動作モードと、テストモードと、を有する。通常動作モード時には、図2に示す第1の貫通電極48を介して入出力されるアドレス信号ADD、コマンド信号CMD、電源電位、DQ信号によってリード動作やライト動作を行なう。一方、テストモード時には、図2に示す第2の貫通電極49から入出力されるテスト信号IN、テスト信号OUT、電源電位によってテスト動作が行われる。つまり、第2の貫通電極49は、テスト回路101に接続されており、テストモード時に使用される信号を伝送するが、通常動作時に使用される信号は伝送しない。なお、テストモードは複数有り、テスト回路101は、テスト信号INに基づいて、リードやライト等のデータの入出力に関連するテストモードのときは、テスト信号OUT2の経路にてテスト動作を制御し、これ以外のテストモード例えば、電源やクロック等のテストのときはテスト信号OUT1の経路にてテスト動作を制御する。ここで、テスト信号IN及びテスト信号OUTの数は、これに限るものではなく、テストの用途に応じていくつあっても構わない。よって、第2の貫通電極49の数もテスト信号数に応じて設定すればよい。図6は、パッケージ基板上に半導体装置を積み重ねる前に行なう半導体装置のテストの様子を模式的に示す断面図である。図6において、図2に示す半導体装置13と同一構成部分には、同一符号を付す。また、図6では、図2に示す第2の貫通電極49を、説明の便宜上、第2の貫通電極49-1,49-2,49-3として図示する。図6を参照して、図1に示すパッケージ基板11上に半導体装置13を積み重ねる前に行なう半導体装置13を構成する半導体チップ38のテストについて簡単に説明する。このテストは、半導体基板58が個片化されていない状態、つまりウエハ状態で行なう。具体的には、検査装置であるプローバー図示せずに設けられたプローブ針108を、第2の裏面電極56に当接することで、半導体チップ38のテストを行なう。先に図5において説明したように、テスト信号INを受ける第2の貫通電極49-1は、テスト回路101と電気的に接続されているため、テストモードに応じて別の第2の貫通電極49-2からテスト信号OUTが出力される。このように、第2の貫通電極49-1,49-2,49-3に設けられた第2の裏面電極56にプローブ針108を当接させて、半導体チップ38のテストを行なうことにより、第1の裏面電極55にプローブ針108が当接接続されることがなくなる。これにより、プローブ針108により、他の半導体装置13と接続される第1の裏面電極55が損傷することがなくなるため、複数の半導体装置13を積み重ねてパッケージ基板11上に実装した際、プローブ針108による傷に起因する半導体装置13間の電気的接続不良を回避することができる。ところで、第1及び第2の基板貫通電極71,85を有する半導体装置13の製造方法は、幾つかあるが、例えば、ビアラスト方法半導体基板58の表面58a側に電気回路/配線等を形成する前工程後に、半導体基板58に基板貫通電極を形成する方法がある。上記ビアラスト方法を用いて第1及び第2の基板貫通電極71,85を形成する場合、前工程後に電気テストを行う必要がある。図7は、ビアラスト方法にて第1及び第2の基板貫通電極を形成する場合の電気テストの様子を模式的に示す断面図である。図7において、図6に示す構造体と同一構成部分には、同一符号を付す。また、図7では、図6に示す第2の配線構造物86を、説明の便宜上、第2の配線構造物86-1,86-2,86-3として図示する。図7に示すように、ビアラスト方法にて第1及び第2の基板貫通電極71,85を形成する場合、各第2の配線構造物86-1,86-2,86-3に設けられ、最上層に配置された第4の配線パッド94を前工程後のP/Wパッドとして使用することで、電気テストを行なう。図7の場合、第2の配線構造物86-1を構成する第4の配線パッド94にプローブ針108を当接することで、第2の配線構造物86-1にテスト信号INを入力し、第2の配線構造物86-2を構成する第4の配線パッド94にプローブ針108を当接することで、第2の配線構造物86-2にテスト信号OUTを入力し、第2の配線構造物86-3を構成する第4の配線パッド94にプローブ針108を当接することで、第2の配線構造物86-3に電源電位を入力する。このように、第2の配線構造物86-1~86-3を構成する第4の配線パッド94にプローブ針108を当接して、電気テストを行なうことで、他の半導体装置13との接続に使用する第1の裏面電極55及び第1の表面電極53が損傷することがなくなるため、パッケージ基板11上に複数の半導体装置13を積み重ねて実装した際、半導体装置13間の電気的接続不良を回避することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"