制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルと、前記複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される複数のワード線と、出力において電圧を出力し、前記出力の電位を放電する放電経路を含んだ電圧生成回路と、前記電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する、接続回路と、を具備することを特徴とする半導体記憶装置。前記電圧生成回路が、前記出力の大きさに基づいて自律的にオンおよびオフする、ことを特徴とする請求項1の半導体記憶装置。前記電圧生成回路が、第1電圧および第2電圧を生成し、前記接続回路が、前記第1および第2電圧が隣接する第1ワード線および第2ワード線にそれぞれ供給されるように、前記電圧生成回路を前記第1および第2ワード線に接続し、前記第2電圧の立ち上がりの間、前記第1ワード線を前記電圧生成回路の出力から分離するとともに前記供給ノードに接続する、ことを特徴とする請求項2の半導体記憶装置。前記第2ワード線が、データを書き込まれるメモリセルの制御電極に供給される第3電圧を供給される第3ワード線に隣接する、ことを特徴とする請求項3の半導体記憶装置。前記複数のメモリセルが、電荷を捕獲する絶縁膜を共有する、ことを特徴とする請求項4の半導体記憶装置。高速動作が可能な半導体記憶装置を提供しようとするものである。一実施形態による半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路は、出力において電圧を出力し、出力の電位を放電する放電経路を含む。接続回路は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。NAND型フラッシュメモリは、複数の直列接続されたメモリセルトランジスタからなるNANDストリングを複数個有する。選択メモリセルへの書き込みプログラミングの際、ワード線制御ゲート電極CGに電圧を印加するに先立ち、特定の複数のメモリセルトランジスタのチャネルを所望の電圧にする必要がある。図1の例では、選択メモリセルよりビット線BL側にある全てのメモリセルトランジスタMTrのチャネルが電圧VSSとされる。この電圧の転送のために、ビット線BLから、オンしている選択ゲートトランジスタSTrを介して電圧VSSがNANDストリングの端のメモリセルトランジスタMTrに印加され、この電圧が隣のトランジスタに順次転送されることを目指す。そのためには、メモリセルトランジスタMTrはオンしている必要がある。NAND型フラッシュメモリでは、一般に、消去状態のメモリセルトランジスタは負の閾値電圧を有し、このため、消去状態のメモリセルトランジスタは常時オンしている。メモリセルトランジスタをオンさせるための動作無しに、電圧がメモリセルトランジスタを介して転送されることが可能である太線にて図示。FGは浮遊ゲートある。メモリセルトランジスタのチャネル電圧の制御後、諸ワード線が、どのメモリセルトランジスタが選択されているかに基づいて定まる種々の電圧へと充電される。具体的には、選択メモリセルのワード線選択ワード線はプログラム電圧VPGMを受け取り、選択ワード線の隣のワード線は電圧VPASSを受け取る。電圧VPASSを受け取るワード線のさらに隣のワード線はブーストアイソレーション電圧VISOを受け取る。電圧VISO、VPASSとの間の差は大きいので、電圧VISOを受け取るワード線は、電圧VPASSを受け取るワード線からカップリングにより強く影響され得る。そこで、図2に示されるように、電圧VISOを受け取るワード線WLn2の充電の開始を近隣のワード線WLn1、WLn2の充電の開始と同時破線よりも遅らせ、ワード線WLn2を電圧VPASSの立ち上がりの間電圧VSSに固定しておく実線ことが検討されている。NAND型フラッシュメモリの一形態として、BiCS技術の製造プロセスを用いて製造された、いわゆる3次元構造のNAND型フラッシュメモリ以下、BiCSメモリ、BiCS型フラッシュメモリと称する場合があるがある。BiCSメモリでは、従来の2次元構造のNAND型フラッシュメモリ平面メモリと称する場合があるとは異なり、消去状態のメモリセルトランジスタの閾値を正とする必要があり、平時オフしている。その理由は、後に詳述するように、BiCSメモリでは、複数メモリセルトランジスタの電荷蓄積層絶縁膜が共用されていて、負の閾値を有するメモリセルトランジスタと正の閾値を有するメモリセルトランジスタが隣接すると、データリテンションが悪化する場合があるためである。このため、NANDストリング中のメモリセルトランジスタのチャネル電圧を制御するために、チャネル電圧を制御されるメモリセルトランジスタに、これらをオンさせるためのチャネルプリチャージ電圧VCHPCHが印加される必要がある。電圧VCHPCHは電圧VISOと同じ電圧生成回路により生成され、この電圧生成回路の出力が電圧VPGM、VPASSの充電開始と同じタイミングで電圧VCHPCHから電圧VISOに切替えられる。このため、平面メモリでのカップリング緩和のために、電圧VPASSの充電開始直後に、電圧VISOに充電されるワード線を電圧VSSに固定する技術がBiCSメモリに適用しにくい。よって、BiCSメモリでは電圧VISOに充電されるワード線はカップリングの影響を強く受ける。さらに、BiCSメモリではワード線の負荷容量が平面メモリより大きいので、カップリングの影響も大きい。このことは、メモリの高速動作を妨げる。以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、種々の詳細事項を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。第1実施形態図3は、本発明の第1実施形態に係る半導体記憶装置の全体の構成を例示するブロック図である。図3に示されるように、半導体記憶装置は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データバッファ4、データ入出力端子5、ワード線制御回路6、制御回路7、制御信号入力端子8、電圧生成回路9を含んでいる。これらの各機能ブロックが、このように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。メモリセルアレイ1は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ1は、ビット線制御回路2、ワード線制御回路6、制御回路7、電圧生成回路9と電気的に接続されている。ビット線制御回路2は、ビット線を介してメモリセルアレイ1内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路2は、ビット線を介してメモリセルアレイ1内のメモリセルに書き込みプログラム電圧を印加してメモリセルにデータを書き込む。ビット線制御回路2には、カラムデコーダ3、データバッファ4、制御回路7が電気的に接続されている。ビット線制御回路2はセンスアンプS/Aやデータ記憶回路等図示せずを含んでいる。特定のデータ記憶回路がカラムデコーダ3によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ4を介してデータ入出力端子5から外部へ出力される。データ入出力端子5は、NAND型フラッシュメモリ外部の装置例えば、ホスト、メモリコントローラなどに接続される。データ入出力端子5は、NAND型フラッシュメモリの動作を制御する各種コマンドCOM、アドレスADDを受け取り、またデータDTを受け取ったり、出力したりする。データ入出力端子5に入力された書き込みデータDTは、データバッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に供給される。コマンドCOMおよびアドレスADDは、制御回路7に供給される。センスアンプは、ビット線上の電位を増幅する。ワード線制御回路6は、制御回路7の制御に従ってメモリセルアレイ1内の特定のワード線を選択する。また、ワード線制御回路6は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路9から受け取る。ワード線制御回路6は、これらの電圧を、選択されたワード線に印加する。制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データバッファ4、ワード線制御回路6、電圧生成回路9に電気的に接続され、これらを制御する。制御回路7は、制御信号入力端子8に接続され、外部から制御信号入力端子8を介して入力されるALEアドレスラッチイネーブル信号等の制御信号によって制御される。また、制御回路7は、電圧生成回路9に制御信号を出力し、電圧生成回路9を制御する。電圧生成回路9は、制御回路7の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ1、ワード線制御回路6等に必要な電圧を与える。具体的には、電圧生成回路9は、書き込み時には、少なくともプログラム電圧VPGM、電圧VPASS、アイソレーション電圧VISOを生成する。メモリセルアレイ1は、図4~図6に示す3次元構造を有する。図4は、メモリセルアレイ1の一部の斜視図である。図5は、メモリセルアレイ1の一部の回路図である。図6は、メモリセルアレイ1の一部のyz面に沿った断面図である。図4~図6のうち、ある図面に示されている要素が、別の図面では図の明瞭化のために省略されている。図4~図6に示されるように、基板subのz軸に沿った上方には絶縁膜IN1を介して導電材料からなるバックゲートBGが形成されている。バックゲートBGは、xy平面に沿って広がる。また、基板subのz軸に沿った上方には、複数のメモリユニットMUが形成されている。メモリユニットMUは、x軸方向およびy軸方向にマトリックス状に並ぶ。1つのメモリユニットMUは、選択ゲートトランジスタSDTr、メモリストリングMS、選択ゲートトランジスタSSTrを含む。メモリストリングMSは、直列接続された複数例えば16のメモリセルトランジスタMTr0~MTr15を含んでいる。メモリセルトランジスタMTr0~MTr7は、この順で、z軸に沿って基板subに近づく方向に並ぶ。メモリセルトランジスタMTr8~MTr15は、この順で、z軸に沿って基板subから離れる方向に沿って並ぶ。メモリセルトランジスタMTr0~MTr7の組と、メモリセルトランジスタMTr8~MTr15の組とは、バックゲートトランジスタBTrを介して接続される。選択ゲートトランジスタSSTr、SDTrは、それぞれ、メモリセルトランジスタMTr0、MTr15のz軸に沿った上方に位置する。選択ゲートトランジスタSSTr、SDTrは、それぞれ、メモリセルトランジスタMTr0、MTr15と接続されている。選択ゲートトランジスタSSTr、SDTrのz軸に沿った上方において、それぞれソース線SL、ビット線BLが、x軸、y軸に沿って延びている。選択ゲートトランジスタSSTr、SDTrは、それぞれソース線SL、ビット線BLと接続されている。メモリセルトランジスタMTr0~MTr15は、半導体柱SPおよび半導体柱SPの表面の絶縁膜IN2膜を含み、さらにx軸に沿って延びるワード線制御ゲートWL0~WL15をそれぞれ含む。半導体柱SPは、z軸に沿って延び、x軸方向およびy軸方向にマトリックス状に並び、バックゲートBG上の層間絶縁膜IN3中の孔に埋め込まれ且つ不純物を導入された半導体例えばシリコンからなる。半導体柱SP中には、ソース/ドレイン領域が形成されており、隣接するメモリセルトランジスタMTr同士のソース/ドレイン領域は接続されている。1つのメモリストリングMSを構成する2本の半導体柱SPは、バックゲートBG中の導電材料からなるパイプ層PLにより電気的に接続されており、パイプ層PLはバックゲートトランジスタBTrを構成する。ワード線WLは、z軸およびy軸に沿って相互に間隔を有して並ぶ。各ワード線WLをx軸に沿って並ぶ複数の半導体柱SPが貫き、したがって各ワード線WLは、x軸に沿って並ぶ複数のメモリセルトランジスタMTrによって共有されている。同じワード線WLと接続されている複数のメモリセルトランジスタMTrからなる記憶空間は1つのページを構成する。絶縁膜IN2は、中に半導体中SPが形成される孔の表面上に広がっており、拡大図に示されるように、トンネル絶縁膜IN2a、絶縁材料からなる電荷蓄積層IN2b、電極間絶縁膜IN2cを含む。メモリセルトランジスタMTrは、電荷蓄積層IN2b中のキャリアの個数に基づいて定まるデータを不揮発に記憶する。選択ゲートトランジスタSSTr、SDTrは、半導体柱SP、半導体柱SPの表面のゲート絶縁膜IN4を含み、さらにx軸に沿って延びるゲート電極SGS、SGDをそれぞれを含んでいる。半導体柱SP中には、ソース/ドレイン領域が形成されている。各ゲート電極SGSをx軸に沿って並ぶ複数の半導体柱SPが貫き、したがって各ゲート電極SGSは、x軸に沿って並ぶ複数の選択ゲートトランジスタSSTrによって共有されている。各ゲート電極SGDをx軸に沿って並ぶ複数の半導体柱SPが貫き、したがって各ゲート電極SGDは、x軸に沿って並ぶ複数の選択ゲートトランジスタSDTrによって共有されている。ソース線SLは、x軸に沿って並ぶ複数のメモリユニットの各選択ゲートトランジスタSSTrと接続されている。複数のビット線BLは、x軸に沿って並んでいる。1つのビット線BLは、y軸に沿って並ぶ複数のメモリユニットMUの各選択ゲートトランジスタSDTrとプラグCP1を介して接続されている。隣接する2つのメモリユニットMUはz軸に関して線対象の関係を有し、ソース線SLを共有する。図4~図6に示される半導体記憶装置は、いわゆるBiCS型フラッシュメモリBiCSメモリである。このため、上記のように、平面メモリと異なり、電荷蓄積層IN2bが複数のメモリセルトランジスタMTrによって共有されている。このことに起因して、以下の現象が生じ得る。説明の便宜上、2ビット/セルを例に説明する。具体的には、メモリセルトランジスタMTrの閾値電圧分布は、1つの負の分布E、4通りの正の分布EP、A、B、Cを持ち得る。図7は、メモリセルトランジスタMTrにより記憶される2ビットの4値データデータ11、10、01、00とメモリセルトランジスタMTrの閾値電圧分布との関係を示す。ここで、データ11E、EPは消去状態、データ10、01、00A、B、Cは書き込み状態を示す。閾値電圧分布Eの下限は、負の値を有する。閾値電圧分布EP、A、B、Cの下限は、正の値を有する。閾値電圧分布EP、A、B、Cは、所定のマージンをおいて正の方向に並ぶ。メモリセルトランジスタMTrを消去状態にするには、メモリセルトランジスタMTrの電荷蓄積膜IN2bにホールをトラップさせて、閾値電圧分布EP、A、B、Cを負方向に移動させて閾値電圧分布Eに設定する。しかしながら、メモリセルトランジスタMTr1~MTr8で電荷蓄積層IN2bが連続するため、あるメモリセルトランジスタMTrが閾値電圧分布Eを有し、それに隣接するメモリセルトランジスタMTrが、閾値電圧分布E以外の閾値電圧分布例えばAを有する場合、時間の経過と共に隣接するメモリセルトランジスタMTr相互間で電荷電子、ホールが移動する。このことは、保持されていたデータが消失し、データリテンションが悪化する場合がある。そこで、メモリセルトランジスタMTrに閾値電圧分布Eを持たせた後に、このメモリセルトランジスタMTrの電荷蓄積層IN2bに電子をトラップさせて閾値電圧分布EPにする。結果、消去状態のメモリセルトランジスタMTrは、正の閾値電圧分布を有する。この点が平面メモリと異なるこことに起因して、第1実施形態に係るメモリは、上記の平面メモリで採用されるカップリング緩和技術を使用できない。次に、図8を参照して、電圧生成回路9について説明する。図8は、第1実施形態に係る電圧生成回路9を示す回路図であり、電圧生成回路9のうちのアイソレーション電圧VISO生成用の部分以下、VISO生成回路と称する場合があるを示している。VISO生成回路は電圧VISOを生成する。図8に示されるように、オペアンプOP1の非反転入力は、参照電圧VREF例えば1.2Vを受け取る。オペアンプOP1の出力は、n型のMOSFETmetaloxidesemiconductorfieldeffecttransistorTP1のゲートに接続される。トランジスタTP1は、一端において電源電圧を受け取り、他端において抵抗R1の一端と接続される。抵抗R1他端は、n型のMOSFETTN1の一端と接続されるとともに、直列接続された抵抗R2およびn型のMOSFETN2を介して、トランジスタTN1の他端と接続される。トランジスタTN1、TN2の接続ノードは、直列接続された複数の抵抗R3図は5個を例示の一端と接続される。複数の抵抗R3の直列接続構造の他端は、電流源I1およびオペアンプOP1の反転入力に接続される。抵抗R3の直列構造には、複数抵抗R3の個数1個のn型のNMOSFETTN3の並列接続構造が接続される。すなわち、抵抗R3の直列接続構造の両端、および抵抗R3同士の各接続ノードは、1つのトランジスタTN3を介してオペアンプOP1の反転入力に接続されている。トランジスタTN1、TN2、TN3のゲートは、制御回路7から制御信号に基づいた信号を受け取る。オペアンプOP1、トランジスタTP1、TN1~TN3、抵抗R1~R3、電流源I1は、電圧生成部VGを構成する。制御回路7から受け取る信号を元にTN1~TN3が選択される図示せずことにより、所望の電圧VISO、電圧VCHPCHが生成される。抵抗R2とトランジスタTN2との接続ノードは、n型のMOSFETTN5を介して放電経路DP1と接続される。トランジスタTN5は、ゲート電極において後述の信号FLGの否定論理/FLGを受け取る。放電経路DP1は、複数図は2個を例示のダイオード接続されたn型MOSFETTN6を含む。ダイオード接続されたトランジスタTN6同士は直列接続され、この直列接続構造の一端がトランジスタTN5の他端と接続されている。直列接続構造の他端は、n型のMOSFETNT8を介して接地されている。トランジスタTN8は、ゲート電極において上述の信号FLGを受け取る。信号FLG、/FLGは、制御回路7により生成される。放電経路DP1とトランジスタTN5の接続ノードAはトランジスタTN9の一端と接続されている。トランジスタTN9の他端は、電圧生成回路9の出力として機能し、アイソレーション電圧VISOへと充電されるワード線WLと電気的に接続されている。トランジスタTN9は、電圧生成回路9とワード線制御回路6との接続/非接続を制御するためのものであり、ゲート電極において制御回路7から信号を受け取る。電圧生成回路9は、VISO生成回路に加えて、少なくとも、電圧VPASSを生成する部分VPASS生成回路VISOGEN、プログラム電圧VPGMを生成する部分VPGM生成回路を含んでいるいずれも図示せず。VISO生成回路、VPASS生成回路、VPGM生成回路は、ワード線制御回路6の制御により、特定のワード線WLに接続される。次に、図9を参照して、図8の電圧生成回路VISO生成回路の動作について説明する。図9は、データ書き込み時の図8のVISO生成回路の主要部および関連部分の電圧のタイミングチャートである。データ書き込みのために、選択ワード線WLにはVPGM生成回路によってプログラム電圧VPGMが印加される。選択ワード線WLに隣接するワード線WLは、VPASS生成回路によって電圧VPASSへと駆動される。図8のVISO生成回路によって、電圧VPASSへと駆動されるワード線WLの隣のワード線WLは電圧VISOへと駆動される。VISO生成回路は、上記のように、プログラム時に、まずチャネルを特定の電圧に設定するために特定のワード線WLに印加されるチャネルプリチャージ電圧VCHCHPを生成している。そして、電圧VCHPCHが、ワード線WLに印加されている。データ書き込みの開始とともに、VISO生成回路は電圧VISOを生成するように切り替えられる。図9に示されるように、信号/FLGは有効論理Lレベルであって、電圧生成部VGの出力ノードBは、電圧VISOに駆動されるワード線WLと接続されている。時刻T0~T1は電圧VCHPCHの印加時間である。電圧VPASSの立ち上がりは、時刻T1~T2にわたる。電圧VPASSの立ち上がりに要する時刻T1~T2の間、電圧VPASSへと充電されるワード線WLによるカップリングの緩和が望まれる。そのために、時刻T1~T2の間、信号/FLGが無効論理Lレベルとされて、電圧生成部VGの出力ノードBが、電圧VISOへと充電されるワード線WLから分離される。図示の電圧VISOへと充電されるワード線WLは、隣の電圧VPASSへと充電されるワード線WLとのカップリングによって上昇する。同様に、ノードAの電位も上昇する。出力ノードBとワード線WLの分離と並行して、時刻T1~T2の間、信号FLGが有効論理Hレベルとされる。この結果、放電経路DP1が有効になり、接地電位VSSダイオード接続トランジスタTN6全閾値落ちの合計分の電位へと、電圧VISOへ充電されるワード線WLは引かれる。よって、放電経路DP1を流れる放電電流ID1の大きさが増大して、ノードAの電位および電圧VISOへと充電されるワード線WLの電位は低下する。図9から分かるように、電圧VISOへと充電されるワード線WLの電位は、電圧VPASSの印加前の値に近い値へと速やかに低下する。時刻T2において、電圧VPASSの立ち上がり完了とともに、時刻T2において、信号FLG、/FLGは、それぞれ無効論理および有効論理に戻される。結果、VISOへと駆動されるワード線WLは、出力ノードBと接続され、時刻T3までの間に電圧VISOへと充電される。以上説明したように、第1実施形態に係る半導体記憶装置によれば、隣のワード線WLとのカップリングにより影響されるワード線WLを駆動するための電圧生成回路VISO生成回路は、当該ワード線から分離されるためのトランジスタTN5および当該ワード線WLを放電するための放電経路DP1を含んでいる。隣のワード線WLの電圧の立ち上がりの間、トランジスタTN5によってVISO生成回路は当該ワード線WLから分離されるとともに放電経路DP1によって当該ワード線WLは放電される。このため、隣のワード線WLの立ち上がりの間、当該ワード線WLを接地電位に向けて引いて、電圧VPASSの印加前の値に近い値へと速やかに戻すことができる。よって、高速動作が可能な半導体記憶装置を実現できる。第2実施形態第2実施形態では、電圧生成回路9VISO生成回路が第1実施形態と異なる放電経路を有する。図10は、第2実施形態に係る電圧生成回路9を示す回路図であり、電圧生成回路9のうちの電圧VISO生成用の部分を示している。図10に示されるように、電圧生成回路9の電圧VISO用の部分VISO生成回路は、図8の放電経路DP1に代えて放電経路DP2を含んでいるとともに、トランジスタT5を含んでいない。電圧生成回路9のその他の部分および半導体記憶装置の全体の構成は、第1実施形態と同じである。すなわち、電圧生成回路9は、やはりVCHPCH生成回路でもある。放電経路DP2は、直列接続されたn型のMOSFETTN11、TN12、TN13と、オペアンプOP2を含んでいる。トランジスタTN11、TN12、TN13の直列接続構造は、ノードAと接地端VSSとの間に接続される。トランジスタTN11のゲートには、TN11がオンできる程度の電圧が印加されている。トランジスタTN12のゲートは、オペアンプOP2の出力と接続されている。トランジスタTN13のゲートは、オペアンプOP1、OP2のイネーブル信号図示せずと同じ信号を制御回路7から受け取る。オペアンプOP2の非反転入力は参照電圧VREF例えば1.2Vを受け取り、反転入力は信号MONとしてオペアンプOP1の反転入力に入力されている。図11~図13を参照して、図10の電圧生成回路VISO生成回路の動作について説明する。図11~図13は、図10のVISO生成回路の主要部および関連部分の電圧のタイミングチャートである。図11~図13は、相違するアイソレーション電圧VISOについての結果を示している。より具体的には、図11~図13の電圧は、2V、3.75V.4Vである。ただし、電圧VISOの具体的な値は、半導体記憶装置の非常に多くの部位の接続、印加される電圧、制御の方式やタイミング等の多岐に亘る詳細事項の組合せにより決定される。したがって、ここで列挙した値は、あくまで特定の条件下で選択された値の例である。第1実施形態と同じく、データ書き込みのために、選択ワード線WL、選択ワード線WLの隣接ワード線WL、選択ワード線WLの隣の隣の隣隣接ワード線WLは、それぞれ、電圧VPGM、VPASS、VISOへと駆動される。図11~図13に示されるように、電圧VPASSの立ち上がりは、時刻T1~T2にわたる。時刻T0~T1は電圧VCHPCHの印加時間である。図示の電圧VISOへと充電されるワード線WLは、隣の電圧VPASSへと充電されるワード線WLとのカップリングによって上昇する。また、電圧VPASSの上昇によって、ノードAの電位も上昇する。ノードAの電位が上昇した結果電圧MONが電圧VREFを上回ると、オペアンプOP2の出力はオンになり、放電経路DP2が有効化される。この結果、放電電流ID2の大きさが増大して、ノードAの電位および電圧VISOへと充電されるワード線WLの電位は低下する。図11~図13から分かるように、電圧VISOへと充電されるワード線WLの電位は、時刻T3までの間に電圧VPASSの印加前の値に近い値へと速やかに低下する。電圧MONが電圧VREFを下回ると、オペアンプOP2の出力はオフしていて放電経路DP2は無効化され、放電電流ID2の大きさは減少する。このように、ノードAの電圧を検知して放電経路DP2が自動で有効/無効となるので、第1実施形態のように、放電経路DP2をタイミングに基づいて制御する必要がない。以上説明した点以外の点については、第1実施形態の記述が当てはまる。以上説明したように、第2実施形態に係る半導体記憶装置によれば、隣のワード線WLとのカップリングにより影響されるワード線WLを駆動するための電圧生成回路VISO生成回路は、放電経路DP2を含んでいる。放電経路DP2は、当該ワード線WLが特定の電圧を超えると当該ワード線WLを接地電位に向けて引く。このため、VISO生成回路の出力と接続されている、電圧VISOへと充電されるワード線WLの電圧を電圧VPASSの印加前の値に近い値へと速やかに戻すことができる。よって、高速動作が可能な半導体記憶装置を実現できる。また、第2実施形態によれば、放電経路DP2の有効化/無効化が特定のノードの電圧に基づいて自律的に行われるので、VISO生成回路の制御が容易である。なお、上記のように、電圧VISOの値は、種々の事項に基づいて決定されるので、上に例示の値でのみ上記の利点が得られるというわけではない。第3実施形態第3実施形態は、第2実施形態に付加された構成を有する。図14は、第3実施形態に係る電圧生成回路9およびワード線制御回路6の一部を示す回路図である。電圧生成回路9は、電圧VISO生成用の部分を示している。図14に示されるように、電圧生成回路9の電圧VISO用の部分VISO生成回路は、図10の構成と同じである。ワード線制御回路6は、n型のMOSFETTN21、TN22、TN23を含んでいる。トランジスタTN21は、VISO生成回路の出力トランジスタTN9の他端と、アイソレーション電圧VISOへと充電されるワード線WLとの間に接続されている。トランジスタTN21のゲートは、制御回路7から信号G_ISO1を受け取る。信号G_ISO1は、電圧生成回路9をワード線WLに接続するかを選択するための信号である。トランジスタTN22、TN23の各一端は、トランジスタTN21のワード線WLとの接続ノードと接続されている。トランジスタTN22の他端には、電源電圧VDDが供給されている。トランジスタTN23の他端には、電圧生成回路9から電圧VCCが供給されている。電圧VCCは、電源電圧VDDより高い。トランジスタTN22、TN23の各ゲートは、それぞれ、制御回路7から信号G_ISO_VDD、G_ISO_VCCを受け取る。トランジスタTN21~TN23は、ワード線WLをVISO生成回路から切断しかつ電圧VDDVCCに接続するための回路接続回路SCを構成する。電圧生成回路9のその他の部分および半導体記憶装置の全体の構成は、第1実施形態と同じである。図15を参照して、図14の電圧生成回路VISO生成回路およびワード線制御回路の動作について説明する。図15は、データ書き込み時の図10のVISO生成回路の主要部および関連部分の電圧のタイミングチャートである。データ書き込みのために、選択ワード線WLはVPGM生成回路によってプログラム電圧VPGMへと駆動される。選択ワード線WLに隣接するワード線WLは、VPASS生成回路によって電圧VPASSへと駆動される。図8のVISO生成回路によって、電圧VPASSへと駆動されるワード線WLの隣のワード線WLは電圧VISOへと駆動される。電圧VCHPCHがワード線WLに、図11~図13等の時刻T0~T1の間、印加されている。次いで、第2実施形態と同様に、時刻T1において、VISO生成回路がワード線WLに接続される。図15に示されるように、電圧VPASSの立ち上がりは、時刻T1~T2にわたる。時刻T1~T2の間、信号G_ISO1が無効論理Lレベルとされて、VISO生成回路が、電圧VISOへと充電されるワード線WLから切断される。また、時刻T1~T2の間、信号G_ISO_VDDは、有効論理Hレベルとされる。この結果、トランジスタTN22がオンして、電圧VISOへと充電されるワード線WLは、電圧VDDに固定されて、隣のワード線WLとのカップリングによる電圧変動が緩和される。電圧VISOへと充電されるワード線WLの電位は、電圧VDDに向かって上昇する。または、時刻T1~T2の間、信号G_ISO_VCCが、有効論理HレベルとされてトランジスタTN23がオンして、電圧VISOへと充電されるワード線WLの電位は電圧VCCに向かって上昇する。一方、VISO生成回路は時刻T1に先立って動作を開始して、ノードAにおいて電圧VISOを生じる。時刻T2において電圧VPASSの立ち上がりが完了すると、トランジスタTN21がオンされ、またオンしていたトランジスタTN22またはTN23がオフされる。この後の電圧の振る舞いは、電圧VISOが、電圧VDDまたはVCCより低いか高いかに基づいて相違する。電圧VISOが、電圧VDDまたはVCCより高い場合、トランジスタTN21のオンに起因して、VISOへと充電されるワード線WLは引き続いて電圧VISO向かって上昇する。一方、電圧VISOが電圧VDDまたはVCCより低い場合、電圧VISOへと充電されるワード線WLは、放電経路DP2によって接地電位VSSに向かって引かれて、電圧VISOまで低下する。以上説明したように、第3実施形態に係る半導体記憶装置によれば、電圧生成回路9は第2実施形態と同じ構成を有するとともにワード線制御回路7はワード線WLを特定の電圧に固定するための接続回路SCを含んでいる。接続回路SCによって、電圧VPASSの立ち上がりの間ワード線WLは特定の電位に固定される。このため、電圧VISOへと充電されるワード線WLの電位は、パッドから直接印加される外部電源の電位に固定されて、隣の電圧VPASSへと充電されるワード線WLからのカップリングの影響を緩和できる。さらに、電圧VPASSの立ち上がり後、場合に応じて、電圧VISOへと充電されるワード線WLは放電経路によって放電して電圧VISOへと制御される。こうして、ワード線WLをカップリングの影響から守りつつ、所望の値へと制御できる。よって、高速動作が可能な半導体記憶装置を実現できる。第4実施形態第4実施形態は、VPASSの立ち上がりの速度に関する。図16は、第4実施形態に係る電圧生成回路9およびワード線制御回路6の一部を示す回路図である。図16に示されるように、電圧VISO生成用の部分VISO生成回路は、第3実施形態と同じ構成を有する。また、ワード線制御回路6のVISO生成回路と接続される部分も、第3実施形態と同じ構成を有する。一方、電圧生成回路9の中の電圧VPASSを生成する部分VPASS生成回路VPASSGENは、制御回路7から信号Ramp_rateを受け取る。信号Ramp_rateは、電圧VPASSの立ち上がりの速度を制御する。電圧VPASSは、Ramp_rateに基づいて定まる速度で立ち上がる。電圧生成回路9のその他の部分および半導体記憶装置の全体の構成は、第1実施形態と同じである。電圧VPASSの立ち上がりを遅くするほど、電圧VPASSへと充電されるワード線WLに隣接しかつ電圧VISOへと充電されるワード線WLのカップリングによる不要な電圧上昇を緩和できる。しかしながら、電圧VPASSの立ち上がりが遅いほど、半導体記憶装置の動作は遅くなる。さらに、ノードAの電圧が上昇した方が放電経路DP2による放電量も大きいので、ワード線WLが目標電圧電圧VISOまで低下する時間も長くなる。このため、半導体記憶装置に要求される動作速度を考慮して、電圧VPASSの立ち上がり速度が決定される。ここで説明した点以外の動作については、第3実施形態と同じである。以上説明したように、第4実施形態に係る半導体記憶装置は、第3実施形態と同じく電圧生成回路は第2実施形態と同じ構成を有するとともにワード線制御回路はワード線を特定の電圧に固定するための接続回路を含んでいる。このため、第3実施形態と同じ効果を得られる。さらに、第4実施形態に係る半導体記憶装置では、電圧VPASSの立ち上がりの速度が制御されることが可能になっている。このため、立ち上がり速度の適切な制御を通じて、電圧VISOへと充電されるワード線WLのカップリングによる不要な電圧上昇を緩和できる。その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。