ソース領域とドレイン領域とを含む基板領域と、主ゲート部分と、1つまたは複数のゲート先端と、1つまたは複数の対応するゲート丸め部分とを含むゲート領域、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、および、ここにおいて、前記1つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、と、を備えるトランジスタ。前記ゲート領域が、ポリシリコン主ゲート部分と、1つまたは複数のポリシリコンゲート先端と、1つまたは複数の対応するポリシリコンゲート丸め部分とを備えるポリシリコンゲート領域である、請求項1に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの1つにおいて形成され、前記1つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成される、請求項1に記載のトランジスタ。前記所定の長さおよび前記所定の距離が、ゲート領域製造プロセスと、前記トランジスタを備える集積回路の幾何学的設計レイアウトと、前記トランジスタに関連する最小フィーチャサイズと、前記集積回路に関連する1つまたは複数の設計ルールとのうちの少なくとも1つに基づいて決定される、請求項3に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの1つにおいて形成され、ここにおいて、前記1つまたは複数のゲート先端の各々が前記基板領域に実質的に平行である、請求項1に記載のトランジスタ。前記主ゲート部分が、前記基板領域の上に形成された前記主ゲート部分の一部と、第1の端部と、第2の端部と、ここにおいて、前記第1および第2の端部が前記基板領域に実質的に直角に形成され、ここにおいて、前記1つまたは複数のゲート先端が、前記端部のうちの1つにおいて形成され、前記基板領域に実質的に平行であり、および、ここにおいて、前記ゲート領域が、前記基板領域上に形成されたゲート酸化物部分上に形成される、を備える請求項1に記載のトランジスタ。前記基板領域と前記ゲート領域との間に形成されるゲート酸化物部分をさらに備える、請求項1に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端が第1のゲート先端を備え、および、ここにおいて、前記第1のゲート先端が前記主ゲート部分の前記第1の端部において形成される、請求項1に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端が第1のゲート先端と第2のゲート先端とを備え、前記第1のゲート先端と前記第2のゲート先端とが前記主ゲート部分の前記第1の端部において形成されるか、または前記第1のゲート先端が前記主ゲート部分の前記第1の端部において形成され、前記第2のゲート先端が前記主ゲート部分の前記第2の端部において形成された、請求項1に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端が、第1のゲート先端と、第2のゲート先端と、第3のゲート先端とを備え、ここにおいて、前記第1のゲート先端と前記第2のゲート先端とが前記主ゲート部分の前記第1の端部において形成され、前記第3のゲート先端が前記主ゲート部分の前記第2の端部において形成される、請求項1に記載のトランジスタ。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端が、第1のゲート先端と、第2のゲート先端と、第3のゲート先端と、第4のゲート先端とを備え、ここにおいて、前記第1のゲート先端と前記第2のゲート先端とが前記主ゲート部分の前記第1の端部において形成され、前記第3のゲート先端と前記第4のゲート先端とが前記主ゲート部分の前記第2の端部において形成される、請求項1に記載のトランジスタ。前記1つまたは複数のゲート先端の各々について、前記ゲート先端と前記主ゲート部分との間の前記ゲート丸め領域が、前記トランジスタに関連する実効チャネル長を増加させる前記基板領域の一部分にわたって拡大する、請求項1に記載のトランジスタ。前記トランジスタに関連する前記実効チャネル長が、前記トランジスタに関連する平均ゲート長であり、ここにおいて、前記平均ゲート長が、前記1つまたは複数のゲート丸め部分によって覆われる前記基板領域の第1の部分に関連する第1のゲート長と、前記1つまたは複数のゲート丸め部分によって覆われない前記基板領域の第2の部分に関連する第2のゲート長とに少なくとも部分的に基づいて計算される、請求項12に記載のトランジスタ。前記1つまたは複数のゲート先端の各々について、前記ゲート先端の長さの増加が、前記トランジスタに関連する実効チャネル長を増加させ、前記ゲート先端と前記基板領域との間の距離の減少が、前記トランジスタに関連する前記実効チャネル長を増加させる、請求項1に記載のトランジスタ。前記トランジスタが金属酸化物半導体電界効果トランジスタMOSFETである、請求項1に記載のトランジスタ。ソース領域とドレイン領域とを含む基板領域と、および、主ゲート部分と、1つまたは複数のゲート先端と、1つまたは複数の対応するゲート丸め部分とを含むゲート領域であって、前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの1つにおいて形成され、ここにおいて、前記1つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成され、および、ここにおいて、前記1つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、ゲート領域とを備える金属酸化物半導体電界効果トランジスタMOSFET。前記1つまたは複数のゲート先端の各々が、前記MOSFETを備える集積回路の設計レイアウトにおける構成要素間の対応する1つまたは複数の空隙内に形成された、請求項16に記載のMOSFET。前記1つまたは複数のゲート先端の各々の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項17に記載のMOSFET。前記1つまたは複数のゲート先端の各々が前記基板領域までの異なる長さおよび異なる距離に関連する、請求項16に記載のMOSFET。前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端が第1のゲート先端を備え、および、ここにおいて、前記第1のゲート先端が前記主ゲート部分の前記端部のうちの1つにおいて形成される、か、前記1つまたは複数のゲート先端が第1のゲート先端と第2のゲート先端とを備え、および、ここにおいて、前記第1のゲート先端が前記主ゲート部分の前記第1の端部において形成され、前記第2のゲート先端が前記主ゲート部分の前記第2の端部において形成される、か、前記1つまたは複数のゲート先端が、第1のゲート先端と、第2のゲート先端と、第3のゲート先端とを備え、ここにおいて、前記第1のゲート先端と前記第2のゲート先端とが前記主ゲート部分の前記第1の端部において形成され、前記第3のゲート先端が前記主ゲート部分の前記第2の端部において形成されるか、または前記1つまたは複数のゲート先端が、第1のゲート先端と、第2のゲート先端と、第3のゲート先端と、第4のゲート先端とを備え、ここにおいて、前記第1のゲート先端と前記第2のゲート先端とが前記主ゲート部分の前記第1の端部において形成され、前記第3のゲート先端と前記第4のゲート先端とが前記主ゲート部分の前記第2の端部において形成される、請求項16に記載のMOSFET。複数のトランジスタを備える集積回路であって、前記複数のトランジスタの各々が、ソース領域とドレイン領域とを含む基板領域と、および、主ゲート部分と、1つまたは複数のゲート先端と、1つまたは複数の対応するゲート丸め部分とを含むゲート領域、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、および、ここにおいて、前記1つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、ゲート領域とを備える集積回路。前記複数のトランジスタの各々について、前記トランジスタの前記主ゲート部分が第1の端部と第2の端部とを備え、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの1つにおいて形成され、前記1つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成される、請求項21に記載の集積回路。前記複数のトランジスタの各々について、前記1つまたは複数のゲート先端の各々が、前記集積回路の設計レイアウトにおける構成要素間の対応する1つまたは複数の空隙内に形成された、請求項21に記載の集積回路。前記複数のトランジスタの各々について、前記1つまたは複数のゲート先端の各々の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項23に記載の集積回路。集積回路のトランジスタの基板領域上にゲート酸化物層を形成すること、ここにおいて、前記基板領域がソース領域とドレイン領域とを備える、と、前記トランジスタの前記ゲート酸化物層上にゲート材料を堆積させることと、前記トランジスタのゲート領域を形成するために前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との一部分を除去すること、ここにおいて、前記ゲート領域が、主ゲート部分と、1つまたは複数のゲート先端と、1つまたは複数の対応するゲート丸め部分とを備え、ここにおいて、前記1つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、ここにおいて、前記1つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成され、および、ここにおいて、前記1つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、と、を備える方法。前記トランジスタのゲート領域を形成するために前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との前記一部分を前記除去することが、前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との前記一部分を除去し、前記主ゲート部分と、前記1つまたは複数のゲート先端と、前記1つまたは複数の対応するゲート丸め部分とを含む、前記トランジスタの前記ゲート領域を形成するためにゲート製造マスクを適用することを備える、請求項25に記載の方法。前記1つまたは複数のゲート先端の各々が、前記主ゲート部分と、前記集積回路の1つまたは複数の構成要素との間の対応する空隙内に形成された、請求項25に記載の方法。前記1つまたは複数のゲート先端の各々について、前記ゲート先端の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項25に記載の方法。前記ゲート先端の前記長さの増加が、前記トランジスタに関連する実効チャネル長を増加させ、前記ゲート先端と前記基板領域との間の前記距離の減少が、前記トランジスタに関連する前記実効チャネル長を増加させる請求項25に記載の方法。以下の説明は、本発明の主題の技法を実施する例示的なシステム、方法、技法、構造、および回路要素を含む。ただし、説明する実施形態は、これらの具体的な詳細なしに実施され得ることを理解されたい。たとえば、例では、MOSFETのゲート領域を製造するためにポリシリコン材料が採用されることに言及するが、他の実施形態では、MOSFETのゲート領域を製造するために他の適切な材料たとえば、金属が採用され得る。例では、MOSFETにおけるリーク電力を低減するためのゲート丸め技法について説明するが、他の実施形態では、ゲート丸め技法は、他の適切なトランジスタたとえば、接合型電界効果トランジスタJFET:junctionfieldeffecttransistorなどにおけるリーク電流を低減するために適用され得る。他の事例では、説明を不明瞭にしないために、よく知られている構造および技法を詳細に図示していない。MOSFETにおけるリーク電流によって生じる静的電力消費は、MOSFETを備える集積回路に供給される電力の不要な消耗をもたらすことがある。さらに、MOSFETのサイズが減少するにつれて、MOSFETによって生成されるリーク電流は増加する。これにより、MOSFETおよび集積回路の静的電力消費が増加することがある。MOSFETによって生成されるリーク電流を低減し、静的電力消費を低減するためのいくつかの既存の技法は、高しきい値MOSFET設計または長チャネルMOSFET設計を含む。高しきい値MOSFET設計は、製造のために1つまたは複数の追加のマスクを必要とする高しきい値MOSFETを利用することができる。したがって、高しきい値MOSFET設計を実装することは、MOSFET設計および製造のコストを増加させることがある。長チャネルMOSFET設計は、ゲート領域の長さを増加させることによって、チャネル長を増加させるすなわち、MOSFETのソース領域とドレイン領域との間の距離を増加させることを試みる。しかしながら、ゲート領域およびチャネル長の増加に適応するために、長チャネルMOSFET設計は、より大きい面積を必要とし得、それにより、コストが増加し、集積回路におけるあまりに多くのダイ面積が利用され得る。MOSFETの実効チャネル長を増加させるために、したがってMOSFETに関連するリーク電流および静的電力消費を低減するために、MOSFET設計および製造においてゲート丸め技法が実装され得る。ゲート丸め技法によれば、従来のMOSFETにおけるゲート領域主ゲート領域とともに、ポリシリコンまたはゲート領域を構成するために採用される他の材料の1つまたは複数のセグメントが置かれ得る。主ゲート領域とともに置かれた1つまたは複数のセグメントを、本明細書ではゲート先端と呼ぶ。製造中に、主ゲート領域とゲート先端の各々との間の接合は丸め形状ゲート丸め領域をとる。ゲート丸め領域はMOSFETのゲート領域の平均長を増やし、したがって、MOSFETに関連する実効チャネル長が増加する。MOSFETに関連する実効チャネル長の増加はMOSFETのリーク電流および静的電力消費の減少を引き起こす。MOSFETの実効チャネル長を増加させるためにゲート丸め技法を採用することは、MOSFETを設計および製造することに関連するコストおよび面積を減らすことができる。ゲート丸め技法は、集積回路の設計レイアウトにおける空隙または空きスペース内のゲート先端を実装し、したがって、設計レイアウトによって利用される面積の量が増加しないことを保証する。図1Aは、リーク電流を最小限に抑えるためにゲート丸めプロセスを採用するMOSFET100の例示的な概念図上面図である。MOSFET100は、基板領域102と、以下で説明するようにセグメント104、108、110、112、および114によって表されるゲート領域とを備える。図1Aでは、ゲート領域を表すために、斜めのハッチが使用される。基板領域102はソース領域118とドレイン領域120とを備える。ソース領域118およびドレイン領域120は、基板領域102と比較して、両方とも逆にドープされた領域である。NチャネルMOSFETの一例では、ソース領域118およびドレイン領域120は、P型ドープ半導体基板たとえば、P型ドープシリコン上のN型ドープ半導体領域たとえば、N型ドープシリコンであり得る。ゲート領域は半導体基板層102の上に置かれる。ゲート領域はゲート酸化物層一般に二酸化ケイ素、図示せずによって基板領域102から分離される。基板領域102上にあるゲート酸化物層上にゲート領域を作成するために、ポリシリコンまたは別の適切な材料が利用され得る。一般に、ソース領域118とドレイン領域120とは、図1Aに示すようにゲート領域の両側にある。MOSFET100のゲート領域およびソース領域118の両端間にまたはゲート領域およびドレイン領域120の両端間に電圧が印加されたとき、基板領域102を通ってソース領域118からドレイン領域120までチャネルが作成される。チャネル長は、ソース領域118とドレイン領域120との間の分離幅であり、一般にゲート領域の長さに等しい。図1Aを参照すると、MOSFETは、現在、MOSFETのゲート領域が主ゲート領域104のみを備えるように製造される。したがって、現在の技法を用いて製造されるMOSFETの図1AにL106として示されたチャネル長は、一般に主ゲート領域104の幅である。いくつかの実施形態では、ゲート丸めプロセスに従って、主ゲート領域104とともに追加のポリシリコン材料ゲート先端が置かれ得る。図1Aに示すように、ゲート先端108は主ゲート領域104の1つの端部の左側に置かれ、ゲート先端110は主ゲート領域104の同じ端部の右側に置かれる。主ゲート領域104ならびにゲート先端108および110はともにT字形ゲート領域を形成する。以下でさらに説明するように、ゲート先端108および110は、ゲート先端と基板領域102との間に分離/ギャップがあるように置かれ得る。しかしながら、MOSFETのサブミクロンサイズおよび製造プロセスたとえば、フォトリソグラフィプロセスの欠陥のために、主ゲート領域104とゲート先端108および110の各々との間の接合は矩形エッジを有しないことがある。言い換えれば、主ゲート領域104とゲート先端108および110の各々との間の接合は、互いに90度でないことがあるが、図1Aに示すように丸められ得る。主ゲート領域104とゲート先端108および110の各々との間の接合が丸められるこのプロセスを、本明細書ではゲート丸めと呼ぶ。図1Aでは、破線によって示されるゲート丸め領域112は、ゲート先端108と主ゲート領域104との接合において形成される。同様に、破線によって示されるゲート丸め領域114は、ゲート先端110と主ゲート領域104との接合において形成される。したがって、ゲート丸めを使用した製造の後に、MOSFETの実効ゲート領域は、主ゲート領域104と、ゲート先端108および110と、ゲート丸め領域112および114とを備える。図1Aに示すように、ゲート丸め領域112および114は、基板領域102の一部分を侵食または覆うことによって、したがって主ゲート領域104とゲート先端108および110との間の接合の近くのゲート領域の長さを増加させることによって、ソース領域118とドレイン領域120との間のチャネルの実効長を増加させる。ゲート丸め領域112および114が基板領域102のいくつかの部分を覆うので、これらの覆われる部分におけるゲート領域の長さは増加するが、ゲート丸め領域112および114によって覆われない他の部分におけるゲート領域の長さは同じままである。したがって、覆われる部分におけるゲート長の増加のために、ゲート領域の実効長は増加する。ゲート領域の実効長はゲート領域の平均長として計算され得る。一実装形態では、ゲート領域の実効長は、ゲート丸め領域112および114によって覆われるすなわち、ゲート長が増加した部分におけるゲート領域の長さ、ならびにゲート丸め領域112および114によって覆われないすなわち、ゲート長さが増加しなかった他の部分におけるゲート領域の長さの平均として計算され得る。最大実効チャネル長は、Leffmax116として図1Aに示されており、基板領域102の上にあるゲート丸めの後のゲート領域の最も長い部分であり得る。言い換えれば、図1AのMOSFET100の上面図を参照すると、最大実効チャネル長116は、Aゲート丸め領域112と基板領域102との上面図視覚交差点と、Bゲート丸め領域114と基板領域102との上面図視覚交差点との間の近似距離であり得る。図1Aは、説明を簡単で容易にするために、複数のセグメントに分割されているMOSFET100のゲート領域すなわち、主ゲート領域104、ゲート先端108および110、ならびにゲート丸め領域112および114を示していることに留意されたい。実際には、MOSFET100のゲート領域は単一の領域として構成される。したがって、主ゲート領域104ならびにゲート先端108および110は、単一の領域として基板領域102上のゲート酸化物層上に据え付けられ得る。ゲート丸め領域112および114は、本明細書で説明するようにフォトリソグラフィプロセス中に形成され得る。図1Bは、MOSFETの実効チャネル長に影響を及ぼすゲート丸めパラメータを含むMOSFET150の例示的な概念図である。図1Bは、基板領域102と、領域104、110、および114によって表されるゲート領域とを備えるMOSFET150を示している。図1BのMOSFET150は、主ゲート領域104の1つの端部の右側に置かれた単一のゲート先端110を備える。したがって、図1Aを参照しながら上記で説明したように、製造の後に、ゲート先端110と主ゲート領域104との間の接合は、ゲート丸め領域114図1Bに図示せずを形成するために丸められる。したがって、図1Bでは、実効ゲート領域は、主ゲート領域104と、ゲート先端110と、ゲート丸め領域114とを備える。図1Bはまた、MOSFETの実効チャネル長に影響を及ぼすことがあるゲート丸めパラメータを示す。ゲート丸めパラメータは、Aゲート先端110と基板領域102との間の距離L2152と、Bゲート先端110の長さR154とである。ゲート先端110と基板領域102との間の距離152およびゲート先端の長さ154は、カスタマイズ可能であり得、製造プロセスと、幾何学的レイアウト制約と、最小フィーチャサイズと、設計ルールと、他のそのような制約とに依存し得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離152およびゲート先端の長さ154は、シミュレーションと他のデータ分析とに基づいて決定され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離152およびゲート先端の長さ154は、MOSFETが実装される集積回路のレイアウトに応じて異なり得る。他の実装形態では、ゲート先端と基板領域との間の距離152およびゲート先端の長さ154は複数の集積回路レイアウトにわたって一定のままであり得る。一般に、固有のプロセスばらつき/物理的ばらつきのために、ゲート先端は、ほぼ所定の長さ154を有することがあり、基板領域102から実質的に所定の距離152において形成され得る。たとえば、ゲート先端と基板領域との間の所定の距離152は40nmであり得る。いくつかの実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離たとえば、40nmの0から5まで変動し得る。他の実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離の5から10まで変動し得る。別の例として、ゲート先端の所定の長さ154は60nmであり得る。いくつかの実装形態では、製造の後に、ゲート先端の長さは所定の長さたとえば、60nmの0から5まで変動し得る。ゲート丸め領域112および114は、対応するゲート先端と基板領域102との間のギャップ全体を包含しないことがあることに留意されたい。言い換えれば、ゲート先端は基板領域102から実質的に距離152において最初に堆積され得るが、ゲート丸め領域が主ゲート領域とゲート先端との接合において形成された後、ゲート先端と基板領域102との間の距離152の一部は、対応するゲート丸め領域によって覆われ得る。しかしながら、ゲート先端の端部または概してゲート先端全体は基板領域102からほぼ距離152にとどまる。図2A~図2Cでさらに説明するように、ゲート先端と基板領域との間の距離152およびゲート先端の長さ154は、MOSFETに関連する実効チャネル長を変更するために変化させられ得る。図1は、2つのゲート先端108および110と、対応する2つのゲート丸め領域112および114とを備えるMOSFET100を示しているが、実施形態はそのように限定されないことに留意されたい。いくつかの実施形態では、MOSFETは任意の適切な数のゲート先端を備えることができる。たとえば、図1Bに示すように、MOSFET150は、逆L字形ゲート領域を形成するために主ゲート領域の1つの端部の右または左側に置かれた1つのゲート先端を備えることができる。別の例として、2つのゲート先端は、逆T字形ゲート領域を形成するために主ゲート領域の1つの端部の左側および右側に置かれ得る。別の例として、第1のゲート先端および第2のゲート先端がそれぞれ主ゲート領域の第1の端部および第2の端部に置かれ得る。別の例として、図1CのMOSFETレイアウト160に示すように、主ゲート領域104とともに3つのゲート先端が置かれ得る。図1Cでは、ゲート先端108および110は、図1Aを参照しながら説明したように主ゲート領域104の一方の端部の左側および右側に置かれる。さらに、第3のゲート先端162が主ゲート領域104の他方の端部の左側に置かれる。したがって、MOSFETレイアウト160では、実効ゲート領域は、主ゲート領域104と、ゲート先端108、110、および162と、主ゲート領域とゲート先端の各々との間のゲート丸め領域図示せずとを備える。別の例として、図1DのMOSFETレイアウト170によって示されるように、主ゲート領域104とともに4つのゲート先端が置かれ得る。図1Dでは、ゲート先端108および110は、図1Aを参照しながら説明したように主ゲート領域104の一方の端部の左側および右側に置かれ、第3のゲート先端162は、図1Cに示したように主ゲート領域の他方の端部の左側に置かれる。さらに、第4のゲート先端164が主ゲート領域104のその端部の右側に置かれる。したがって、MOSFETレイアウト170では、実効ゲート領域は、主ゲート領域104と、ゲート先端108、110、162、および164と、対応するゲート丸め領域図示せずとを備える。別の例として、集積回路チップ上の利用可能なスペースたとえば、主ゲート領域104と集積回路の他の構成要素との間の空隙に応じて、他の適切な数のゲート先端が、主ゲート領域104の左側および/または右側においてたとえば、一方の端部おいて、両方の端部において、長さに沿って置かれ得る。図2Aは、MOSFETに関連する実効チャネル長とゲート先端の長さとの間の関係を示す例示的なグラフである。Y軸は実効チャネル長をマイクロメートルμmで表すが、X軸はゲート先端の長さR154を表す。図2Aによって示されるように、実効チャネル長はゲート先端の長さ154との直接関係を有する。実効チャネル長とゲート先端の長さ154との間の関係を決定する際に、ゲート先端と基板領域との間の距離L2152および基板領域102の幅は一定であると仮定される。したがって、図2Aに示すように、ゲート先端の長さ154が増加するにつれて、実効チャネル長は増加する。これは、ゲート先端の長さ154が増加するにつれて、ゲート先端と主ゲート領域との接合においてゲート丸め領域の弧長が増加し、ゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、MOSFETの実効チャネル長が増加する。図2Cを参照しながら説明するように、実効チャネル長の増加は、MOSFETによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端の長さ154は、MOSFETを備える集積回路の設計レイアウトに依存することがある。言い換えれば、ゲート先端の長さ154は、ゲート先端が対応する空隙内にあるように、設計レイアウトにおける構成要素間の空隙と同じくらい大きくまたは小さくなり得る。図2Bは、MOSFETに関連する実効チャネル長と、ゲート先端と基板領域との間の距離との間の関係を示す例示的なグラフである。Y軸は実効チャネル長をマイクロメートルμmで表すが、X軸はゲート先端と基板領域との間の距離152を表す。図2Bによって示されるように、実効チャネル長はゲート先端と基板領域との間の距離L2152との逆関係を有する。実効チャネル長と距離L2152との間の関係を決定する際に、ゲート先端の長さ154および基板領域102の幅は一定であると仮定される。したがって、図2Bに示すように、距離L2152が減少するにつれて、実効チャネル長は増加する。これは、ゲート先端と基板領域との間の距離154が減少するにつれて、ゲート先端と主ゲート領域との接合においてゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、MOSFETの実効チャネル長が増加する。図2Cを参照しながら説明するように、実効チャネル長の増加は、MOSFETによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端と基板領域との間の距離152は、40nmから50nmの範囲内にあるように選択され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離152は、製造プロセス、幾何学的レイアウト制約などに応じて選択され得る。たとえば、最小フィーチャサイズが40nmである場合、ゲート先端と基板領域との間の距離152は、一般に40nm未満でないことがあるただし、上記で説明したように、製造プロセスによりある程度のばらつきがありうる。図2Cは、MOSFETに関連する実効チャネル長とMOSFETによって生成されるリーク電流との間の関係を示す例示的なグラフである。Y軸は、MOSFETによって生成されるリーク電流の減少率を表すが、X軸は実効チャネル長をナノメートルnmで表す。図2Cによって示されるように、MOSFETに関連する実効チャネル長が増加するにつれて、MOSFETによって生成されるリーク電流は指数関数的に減少する。いくつかの実装形態では、図2Cのグラフに基づいて、ゲート先端の長さ154およびゲート先端と基板領域との間の距離152は、実効チャネル長が45nmにほぼ等しいかまたはそれよりも大きくなるように変化させられ得る。いくつかの実装形態では、リーク電流の一定の低減を達成するために必要とされ得る実効チャネル長は、実装される製造プロセスに応じて変動し得る。図3は、ゲート丸めプロセスを使用して製造されたMOSFETを使用した例示的なインバータレイアウト300の上面図である。インバータレイアウト300は、PチャネルMOSFETPMOS302とNチャネルMOSFETNMOS304とを備える相補型MOSFETCMOSインバータを示している。インバータレイアウト300または、電源レールpowersupplyrail306と接地端子または基準電源レール340とを示している。PMOS302は、基板領域と、主ゲート領域312と、主ゲート領域312の1つの端部に置かれたゲート先端314および316とを備える。PMOS302の基板領域はソース領域346とドレイン領域348とを備える。ソース領域346とドレイン領域348とは主ゲート領域312によって分離される。同様に、NMOS304は、基板領域と、主ゲート領域330と、主ゲート領域330の1つの端部に置かれたゲート先端336および338とを備える。NMOS304の基板領域はソース領域342とドレイン領域344とを備える。ソース領域342とドレイン領域344とは主ゲート領域330によって分離される。インバータレイアウト300では、PMOS302とNMOS304とは、共通ゲート、共通ドレイン構成において互いに接続される。したがって、図3に示すように、PMOS302の主ゲート領域312はNMOS304の主ゲート領域330に結合される。さらに、ゲート先端320および322も、結合された主ゲート領域の長さに沿った適切な中間位置に置かれる。たとえば、ゲート先端320および322は、主ゲート領域312および330の交差部においてまたはその近くに置かれ得る。共通ゲート端子324はゲート先端320上にある。共通ゲート端子324を介して入力信号がインバータに与えられ得る。インバータレイアウト300の他の実装形態では、任意の適切な数のゲート先端が主ゲート領域の左側/右側に置かれ得ることに留意されたい。さらに、共通ゲート端子は主ゲート領域上のまたはゲート先端上の任意の位置に配置され得る。PMOS302のソース領域346は金属の接続308を介して電源レール306に結合され、ソース領域346と金属結合308との間のジャンクションjunction310はPMOS302のソース端子310と呼ばれる。PMOS302のドレイン領域348は金属の接続326を介してNMOS304のドレイン領域344に結合される。PMOS302のドレイン領域348と金属の接続326との間のジャンクション318はPMOS302のドレイン端子318と呼ばれる。NMOS304のドレイン領域344と金属の接続326との間のジャンクション328はNMOS304のドレイン端子328と呼ばれる。出力信号すなわち、ゲート端子324において与えられる入力信号の反転は、ドレイン端子318、ドレイン端子328、または金属の接続326の途中の別の適切な端子において受信され得る。NMOS304のソース領域342は金属の接続334を介して接地端子340に結合され、ソース領域342と金属結合334との間のジャンクション332はNMOS304のソース端子332と呼ばれる。図3に示していないが、製造の後に、主ゲート領域とゲート先端314、316、320、322、336、および338の各々との間の接合は一般に矩形でなく、、図1Aを参照しながら上記で示し説明したように、本明細書で説明されるゲート丸め効果により丸められることに留意されたい。製造の後に、MOSFETインバータに関連する実効ゲート領域は、主ゲート領域312および330と、ゲート先端314、316、320、322、336、および338と、主ゲート領域とゲート先端の各々との間のゲート丸め領域とを備えることができる。図4は、ゲート丸めプロセスを含む例示的なトランジスタ製造工程を示す流れ図フロー400である。フロー400はブロック402において開始する。ブロック402において、製造されるべきトランジスタの基板領域を形成する。一実装形態では、製造システムがトランジスタの基板領域を形成することができる。たとえば、MOSFET100を製造するために、基板領域102は、イオン注入プロセス、イオン拡散プロセス、または別の適切なプロセスを使用して形成され得る。NチャネルMOSFETの場合、基板領域102はp型ドープ半導体たとえば、p型ドープシリコンであり得る。PチャネルMOSFETの場合、基板領域102はn型ドープ半導体であり得る。他の実装形態では、トランジスタは接合型FETJFETまたは他の適切なトランジスタであり得ることに留意されたい。フローはブロック404に進む。ブロック404において、トランジスタの基板領域上にゲート酸化物層を成長させる。たとえば、製造は、熱酸化プロセスを使用して基板領域102にわたってフィールド酸化物fieldoxideたとえば、二酸化ケイ素の層を成長させることができる。次に、フィールド酸化物層は、MOSFETが形成される基板領域102の一部分を曝露するために、たとえば、フッ化水素HFエッチングプロセスまたはフォトエッチングプロセスを使用してエッチングされ得る。MOSFETが形成される基板領域102の部分すなわち、ソース領域、ドレイン領域、およびゲート領域のみからフィールド酸化物をエッチングするために、第1のマスクが採用され得る。次に、たとえば、熱酸化プロセスを使用してゲート酸化物層を成長させることができる。一般に、ゲート酸化物層もフィールド酸化物層たとえば、二酸化ケイ素と同じ材料であり得る。しかしながら、ゲート酸化物層の厚さは、一般にフィールド酸化物層の厚さよりもはるかに薄い。フローはブロック406に進む。ブロック406において、ゲート酸化物層上にゲート材料を堆積させる。たとえば、製造システムは、化学気相堆積CVD:chemicalvapordepositionまたは別の適切な堆積機構を使用して、ゲート酸化物層上にポリシリコンとも呼ばれる多結晶シリコン、アルミニウム、または別の適切なゲート材料を堆積させることができる。ゲート材料は、基板領域全体を覆うゲート酸化物層にわたって堆積され得る。次いで、ゲート領域を形成し、基板領域の他の部分からゲート酸化物とゲート材料とを除去するために、以下で説明するようにゲートマスクが使用され得る。フローはブロック408に進む。ブロック408において、主ゲート領域と、主ゲート領域に沿った1つまたは複数のゲート先端とを備える適切なゲートマスクを使用してゲート材料をエッチングすることによってゲート領域を形成する。たとえば、製造システムは、ゲート領域を形成するために、ゲートマスクを使用してポリシリコンと対応するゲート酸化物層とをエッチングすることができる。言い換えれば、ゲートマスクは、エッチングされるまたは除去されるべきでないポリシリコンのそれらの面積を保護することができる。基板領域上に残っているポリシリコンのこれらの面積すなわち、除去されないポリシリコンおよびゲート酸化物の面積はトランジスタのゲート領域を構成する。いくつかの実装形態では、ゲートマスクは、ソース領域およびドレイン領域が形成される基板領域102上のそれらの面積からポリシリコンおよびゲート酸化物をエッチングするために構成され得る。いくつかの実装形態では、ゲートマスクは、それがゲート酸化物またはMOSFETが形成されない基板領域102のそれらの部分からのフィールド酸化物を除去しないように構成され得る。ゲートマスクはまた、トランジスタを備える集積回路の設計レイアウトにおける、構成要素間の1つまたは複数の空隙またはギャップまたは空きスペース、相互接続などをたとえば、製造プロセスより前に識別することによって構成され得る。いくつかの実装形態では、トランジスタの主ゲート領域が設計レイアウト上で識別され得、主ゲート領域に近接または隣接する設計レイアウトにおける1つまたは複数の空隙が識別され得る。ゲートマスクは、ゲート先端が対応する空隙内にあるように、主ゲート領域とゲート先端とを形成するように、それに応じて設計され得る。いくつかの実装形態では、ポリシリコンおよびゲート酸化物層は、ゲート先端と主ゲート領域とが互いに直角90度であるようにゲートマスクに従ってエッチングされ得る。プロセス制限および物理的制限により、主ゲート領域104は基板領域102に実質的に直角であり得ることを理解されたい。また、プロセス制限/物理的制限により、ゲート先端108および110は、基板領域に実質的に平行であり得、主ゲート領域104に実質的に直角であり得る。たとえば、ゲート先端108および110は基板領域102に完全には平行でないことがあり、完全に平行な位置からの0~5偏差を有することがある。他の実装形態では、ゲート先端および主ゲート領域はそれらの接合点において他の適切な角度を有することがある。したがって、ゲート先端は、基板領域102に概して平行であり得るが、ゲート先端と主ゲート領域104との間の接合など、ゲート先端の特定の点またはセクションが基板領域102に平行でないことがある。主ゲート領域とともに任意の適切な数のゲート先端がエッチングされ得る。たとえば、図1Aに示した2つのゲート先端、図1Bに示した1つのゲート先端、図1Cに示した3つのゲート先端、または図1Dに示した4つのゲート先端は主ゲート領域の左側/右側においてエッチングされ得る。いくつかの実装形態では、事前製造分析中に識別された空隙の数にかかわらず、主ゲート領域とともに所定の数のゲート先端のみがエッチングされ得る。他の実装形態では、ゲート先端の数は、事前製造分析中に識別された空隙の数によってのみ制限され得る。図2A~図2Cにおいて上記で説明したように、ゲート先端の長さ154およびゲート先端と基板領域との間の距離152は、トランジスタに関連する実効チャネル長に影響を及ぼすことがある。いくつかの実装形態では、すべてのゲート先端は同じ長さを有し得、基板領域から同じ距離にあり得る。他の実装形態では、ゲート先端のいくつか/すべては、基板領域からの異なる長さおよび/または異なる距離を有し得る。製造プロセスのプロセス制限および物理的制限により、各ゲート先端と主ゲート領域との間の接合は、上記で説明したように、実質的に矩形接合から実質的に丸め接合に変化し得る。たとえば、接合は、製造プロセス中にまたは製造プロセスの他のステップ中にトランジスタに熱が加えられた後、実質的に丸め領域に変化し得る。ゲート先端と従来のゲート領域との間の丸め接合を、本明細書ではゲート丸め領域と呼ぶ。上記で説明したように、ゲート丸めプロセスのために、ゲート丸め領域の少なくとも一部分が、主ゲート領域とゲート先端の各々との間の接合の近くのゲート領域の長さを増加させる基板領域を侵食または覆い、したがってトランジスタに関連する実効チャネル長が増加する。実効チャネル長の増加は、トランジスタによって生成されるリーク電流、およびトランジスタに関連する静的電力消費の減少をもたらす。フローはブロック410に進む。ブロック410において、トランジスタの基板領域上にソース領域とドレイン領域とを形成する。たとえば、製造システムは、それに応じて基板領域102のエッチングされた部分をドープすることによって、基板領域102上にソース領域118とドレイン領域120とを形成することができる。製造システムは、不純物拡散プロセス、イオン注入プロセス、または別の適切なプロセスを使用して、トランジスタの基板領域102上にソース領域とドレイン領域とを形成することができる。たとえば、NチャネルMOSFETの場合、基板領域102はp型ドープ半導体であり得、ソース領域118およびドレイン領域120は、p型ドープ基板領域上にn型ドープソース領域とn型ドープドレイン領域とを形成するために不純物を注入することによって形成され得る。ソース領域、ドレイン領域、およびゲート領域が基板領域上に形成された後、トランジスタ製造プロセスは1つまたは複数の追加のステップを備えることができることに留意されたい。たとえば、基板領域102の表面全体は二酸化ケイ素の絶縁層で覆われ得る。最後に、ソース領域、ドレイン領域、およびゲート領域上に金属接点が形成される。トランジスタを集積回路の1つまたは複数の他の構成要素に接続するために金属相互接続が追加される。ブロック408から、フローは終了する。図1A~図4は、実施形態を理解するのを助けるための例であり、実施形態を限定したり、特許請求の範囲を限定したりするために使用されるべきでないことを理解されたい。実施形態は、追加の動作を実行し、より少ない動作を実行し、動作を異なる順序で実行し、動作を並行して実行し、いくつかの動作を別様に実行し得る。本明細書で説明したゲート丸め技法は既存の設計レイアウトに適用され得ることに留意されたい。ゲート丸め技法はまた、MOSFETによって生成されるリーク電流およびそれに関連する静的電力消費をさらに低減するために、MOSFETによって生成されるリーク電流を低減するための既存の技法たとえば、高しきい値MOSFET設計、長チャネルMOSFET設計などの拡張として適用され得る。いくつかの実装形態では、MOSFET設計のためのゲート丸め技法は、限定はしないが、標準論理、ドライバ、メモリセル、およびMOSFETを採用する他の集積回路など、様々なタイプの回路において採用され得る。さらに、他の実施形態では、動作のいくつかがトランジスタ製造のために実行される順序は、図4に示した順序とは異なることがあることに留意されたい。本実施形態について、様々な実装形態および活用を参照しながら説明したが、これらの実施形態は例示的なものであり、本発明の主題の範囲はそれらに限定されないことを理解されよう。概して、本明細書で説明した低減されたトランジスタリーク電流のためのゲート丸め技法は、任意の1つまたは複数のハードウェアシステムに一致する設備を用いて実装され得る。多くの変形、修正、追加、および改善が可能である。単一の事例として本明細書で説明した構成要素、動作、または構造について、複数の事例が与えられ得る。最後に、様々な構成要素と、動作と、データストアとの間の境界はいくぶん恣意的であり、特定の動作が、特定の例示的な構成のコンテキストで示されている。機能の他の割振りが想定され、本発明の主題の範囲内に入り得る。概して、例示的な構成において別個の構成要素として提示された構造および機能は、組み合わされた構造または構成要素として実装され得る。同様に、単一の構成要素として提示された構造および機能は、別個の構成要素として実装され得る。これらおよび他の変形、修正、追加、および改善は、本発明の主題の範囲内に入り得る。