"複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルの中の不良メモリセルを前記冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロックと、前記複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び前記不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、前記複数のメモリセルブロックの前記セレクタの制御信号を出力する制御回路とを有し、前記制御回路は、前記複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、前記特定情報をシリアルにシフトするための複数のフリップフロップと、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップをバイパスし、前記不良情報が前記不良メモリセルを有する情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに対して前記特定情報をシリアルにシフトさせるバイパス回路と、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに前記不良メモリセルがない旨を示す制御信号を記憶させるリセット回路と、前記複数のフリップフロップに前記特定情報をシフトさせるためのクロック信号を前記複数のフリップフロップに出力するためのクロック生成部とを有し、前記複数のフリップフロップは、前記クロック信号に同期して前記特定情報をシフトした後、前記複数のメモリセルブロックのセレクタの制御信号を出力し、前記メモリセルブロックのセレクタは、前記制御信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替えることを特徴とするメモリ装置。前記制御回路は、前記不良情報及び前記特定情報を記憶する不揮発性メモリを有することを特徴とする請求項1記載のメモリ装置。前記不揮発性メモリは、さらに前記クロック信号のパルス数を記憶し、前記クロック生成部は、前記不揮発性メモリ内のパルス数を有するクロック信号を生成することを特徴とする請求項2記載のメモリ装置。前記制御回路は、前記不揮発性メモリ内の前記特定情報をパラレルからシリアルに変換するパラレルシリアル変換部を有し、前記複数のフリップフロップは、前記シリアルの特定情報を入力することを特徴とする請求項2又は3記載のメモリ装置。本発明の目的は、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することである。メモリ装置は、複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルの中の不良メモリセルを前記冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロックと、前記複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び前記不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、前記複数のメモリセルブロックの前記セレクタの制御信号を出力する制御回路とを有し、前記制御回路は、前記複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、前記特定情報をシリアルにシフトするための複数のフリップフロップと、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップをバイパスし、前記不良情報が前記不良メモリセルを有する情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに対して前記特定情報をシリアルにシフトさせるバイパス回路と、前記不良情報が前記不良メモリセルを有しない情報であるときには、その不良情報に対応するメモリセルブロックに対応するフリップフロップに前記不良メモリセルがない旨を示す制御信号を記憶させるリセット回路と、前記複数のフリップフロップに前記特定情報をシフトさせるためのクロック信号を前記複数のフリップフロップに出力するためのクロック生成部とを有し、前記複数のフリップフロップは、前記クロック信号に同期して前記特定情報をシフトした後、前記複数のメモリセルブロックのセレクタの制御信号を出力し、前記メモリセルブロックのセレクタは、前記制御信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替える。不良情報及び特定情報を基に不良メモリセルを冗長メモリセルに切り替えるので、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができる。参考技術図1は、メモリ装置の構成例を示す図である。メモリ装置は、メモリセルブロック201及び制御回路102を有する。メモリセルブロック201は、複数のメモリセル111~117と、冗長メモリセル118と、複数のセレクタ121~127を有する。メモリセル111~118は、例えばSRAMメモリセルである。セレクタ121~127は、複数のメモリセル111~117の中に不良メモリセル114がある場合にはその不良メモリセル114を冗長メモリセル118に切り替えることができる。制御回路102は、ヒューズROM103を有する。ヒューズROM103は、メモリセル111~117の中の不良メモリセル例えば不良メモリセル114の位置を特定するための3ビットの特定情報F0[2:0]を記憶し、特定情報F0[2:0]をメモリセルブロック201内のセレクタ121~127に出力する。特定情報F0[2:0]は、メモリセル111~117内に不良メモリセルがある場合にはメモリセル111~117の中の1個の不良メモリセルの位置を特定するための情報を示し、メモリセル111~117内に不良メモリセルがない場合にはその旨の情報を示す。セレクタ121~127は、特定情報F0[2:0]が示す不良メモリセル114を除いて、その他のメモリセル111~113、115~118を外部線131~137等に接続する。例えば、セレクタ121~123はメモリセル111~113を外部線131~133に接続し、セレクタ124~127はメモリセル115~118を外部線134~137に接続する。特定情報F0[2:0]が不良メモリセルがない旨の情報を示すときには、セレクタ121~127は、それぞれメモリセル111~117を外部線131~137に接続する。外部線131~137は、ビット線及び/又はワード線である。これにより、不良メモリセル114を冗長メモリセル118に切り替えて、使用することができる。図2は、複数のメモリセルブロック201~203を有するメモリ装置の構成例を示す図である。メモリ装置は、メモリセルブロック201~203及び制御回路102を有する。メモリセルブロック202及び203は、メモリブロック201と同様の構成を有する。ヒューズROM103は、メモリ容量削減のため、メモリセルブロック201~203の中の2個のメモリセルブロック内の不良メモリセルの位置を特定するための3ビット特定情報F0[2:0]及び3ビット特定情報F0[5:3]を記憶する。例えば、メモリセルブロック201は不良メモリセルを有さず、メモリセルブロック202は不良メモリセル114を有し、メモリセルブロック203は不良メモリセル112を有する。制御回路102は、特定情報[2:0]をメモリセルブロック201内のセレクタ121~127に出力し、特定情報[5:3]をメモリセルブロック202内のセレクタ121~127に出力する。メモリセルブロック201では、セレクタ121~127は、不良メモリセルが存在しない旨を示す特定情報F0[2:0]を基に、冗長メモリセル118を除いて、メモリセル111~117をそれぞれ外部線131~137に接続する。メモリセルブロック202では、セレクタ121~127は、不良メモリセル114の位置を特定する特定情報F0[5:3]を基に、不良メモリセル114を除いて、メモリセル111~113,115~118をそれぞれ外部線131~137に接続する。メモリセルブロック203では、セレクタ121~127の制御が行われず、デフォルト状態として、メモリセル111~117がそれぞれ外部線131~137に接続され、不良メモリセル112が外部線132に接続されてしまう。そのため、不良メモリセル112の救済を行うことができない。この場合、特定情報F[2:0]及びF0[5:3]は2個のメモリセルブロック201及び202を救済するためのビット数しか有さないため、メモリセルブロック203が不良メモリセル112を有する場合に救済することができない。図3は、複数のメモリセルブロック201~203を有するメモリ装置の他の構成例を示す図である。図3のメモリ装置は、図2のメモリ装置に対して、メモリセルブロック203内のセレクタ121~127も特定情報F0[5:3]により制御される点が異なる。メモリセルブロック203では、メモリセルブロック202と同様に、メモリセル114が切断され、メモリセル112が外部線132に接続される。この場合、不良メモリセル112が使用状態になり、不良メモリセル112の救済を行うことができない。メモリセルブロック202及び203は、特定情報F0[5:3]を共用するため、救済可能となるメモリセルブロック201~203の数が増加する。しかし、特定情報F0[5:3]を共用するメモリセルブロック202及び203の両方が不良メモリセルを有する場合では、メモリセルブロック202又は203のいずれか一方を救済することができるが、他方を救済できない。実施形態図4は、実施形態によるメモリ装置401の全体構成例を示す図である。アドレスレジスタ411は、入力されたアドレスを保持する。クロックバッファ412は、入力されたクロック信号を増幅する。ライト/チップイネーブル信号は、クロックバッファ412等に入力される。パルス発生器417は、クロックバッファ412により出力されるクロック信号を基にパルス信号を生成し、ロウデコーダ418、カラムデコーダ419、ライトアンプ421及びセンスアンプ422に出力する。ロウデコーダ418は、アドレスレジスタ411内のアドレスをデコードし、ワード線バッファ420に出力する。ワード線バッファ420は、メモリセルマトリックス402内に配列された2次元行列状のメモリセルのワード線を選択する。カラムデコーダ419は、アドレスレジスタ411内のアドレスをデコードし、カラムアドレスに応じてカラムセレクタ423を制御する。まず、ライト動作を説明する。データマスクは、データマスクレジスタ414に保持される。入力データは、入力データレジスタ415に保持される。ライトアンプ421は、入力データレジスタ415内の入力データを増幅する。カラムセレクタ423は、カラムアドレスに応じてメモリセルマトリックス402内のメモリセルのビット線を選択し、選択したビット線にライトアンプ421の出力データを出力する。ワード線が選択されたメモリセルに、ビット線のデータが書き込まれる。次に、リード動作を説明する。メモリセルマトリックス402では、ワード線が選択されたメモリセルがビット線に保持データを出力する。カラムセレクタ423は、カラムアドレスに応じてビット線を選択し、選択したビット線のデータをセンスアンプ422に出力する。センスアンプ422は、入力されたデータを増幅する。出力データレジスタ416は、センスアンプ422の出力データを保持し、外部にデータを出力する。制御回路413は、情報F0を入力して保持し、メモリセルマトリックス402内の不良メモリセルを冗長メモリセルに切り替える。図5は、メモリ装置の一部の構成例を示す図である。t個のメモリセルブロック501~50tは、それぞれ図1のメモリセルブロック201と同様の構成を有し、図4のメモリセルマトリックス402内に設けられる。第1の制御回路521及び第2の制御回路522は、図4の制御回路413に対応する。第1の制御回路521は、電気的にヒューズを切断することにより書き込みを行うエレクトリカルヒューズROM不揮発性メモリ523を有する。なお、ヒューズROM523は、エレクトリカルヒューズROMの他、レーザ光により光学的にヒューズを切断することにより書き込みを行うオプティカルヒューズROMでもよい。ヒューズROM523は、不良情報F0[0:t-1]及び特定情報F0[t:u]を記憶する。不良情報F0[0:t-1]は、複数のメモリセルブロック501~50tの各々が不良メモリセルを有するか否かを示す情報である。特定情報F0[t:u]は、不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための情報である。第1の制御回路521は、ヒューズROM523内の不良情報F0[0:t-1]及び特定情報F0[t:u]を第2の制御回路522に出力する。第2の制御回路522は、不良情報F0[0:t-1]及び特定情報F0[t:u]を入力し、メモリセルブロック501~50tに特定情報を出力する。メモリセルブロック501~50tは、特定情報に応じて、不良メモリセルを冗長メモリセルに切り替える。t個のメモリセルブロック501~50tが存在する場合、tビットの不良情報F0[0:t-1]をセレクト信号として使用する。図6は、第2の制御回路522の構成例を示す図である。情報F0[t:u]は、クロックパルス数の情報、及びメモリセルブロック501~50tのうちの不良メモリセルを有するメモリセルブロックについてのみ不良メモリセルの位置を特定するための情報を有する。クロック生成部602は、情報F0[t:u]により指定されるクロックパルス数を有するクロック信号CLKを生成する。パラレルシリアル変換部601は、情報F0[t:u]内の特定情報をパラレルからシリアルに変換し、シリアルの特定情報INを出力する。第1の不良情報F0[0]は、第1のメモリセルブロック501が不良メモリセルを有する場合には1であり、第1のメモリセルブロック501が不良メモリセルを有さない場合には0である。第2の不良情報F0[1]は、第2のメモリセルブロック502が不良メモリセルを有する場合には1であり、第2のメモリセルブロック502が不良メモリセルを有さない場合には0である。第3の不良情報F0[2]は、第3のメモリセルブロック503が不良メモリセルを有する場合には1であり、第3のメモリセルブロック503が不良メモリセルを有さない場合には0である。セレクタ621は、第1の不良情報F0[0]が1のときには特定情報INを選択し、第1の不良情報F0[0]が0のときにはデータ0を選択し、フリップフロップ群611に出力する。フリップフロップ群611は、例えば3個のフリップフロップの直列接続回路を有し、クロック信号CLKのパルス数だけ入力データをシフトするシフトレジスタである。セレクタ631は、第1の不良情報F0[0]が1のときにはフリップフロップ群611の出力データを選択し、第1の不良情報F0[0]が0のときには特定情報INを選択し、出力する。セレクタ622は、第2の不良情報F0[1]が1のときにはセレクタ631の出力データを選択し、第2の不良情報F0[1]が0のときにはデータ0を選択し、フリップフロップ群612に出力する。フリップフロップ群612は、例えば3個のフリップフロップの直列接続回路を有し、クロック信号CLKのパルス数だけ入力データをシフトするシフトレジスタである。セレクタ632は、第2の不良情報F0[1]が1のときにはフリップフロップ群612の出力データを選択し、第2の不良情報F0[1]が0のときにはセレクタ631の出力データを選択し、出力する。セレクタ623は、第3の不良情報F0[2]が1のときにはセレクタ632の出力データを選択し、第3の不良情報F0[2]が0のときにはデータ0を選択し、フリップフロップ群613に出力する。フリップフロップ群613は、例えば3個のフリップフロップの直列接続回路を有し、クロック信号CLKのパルス数だけ入力データをシフトするシフトレジスタである。セレクタ633は、第3の不良情報F0[2]が1のときにはフリップフロップ群613の出力データを選択し、第3の不良情報F0[2]が0のときにはセレクタ632の出力データを選択し、出力する。セレクタ621~623及び631~633により、不良メモリセルを有するメモリセルブロック501~503に対応するフリップフロップ群611~613のみがチェーン状に接続される。フリップフロップ群611~613のチェーンにシリアルの特定情報INを入力し、クロック信号CLKのパルス数だけシフトすることにより、不良メモリセルを有するメモリセルブロック501~503に対応するフリップフロップ群611~613にのみ特定情報INがセットされる。不良メモリセルを有しないメモリセルブロック501~503に対応するフリップフロップ群611~613は、セレクタ621~623及び631~633によりバイパスされ、データ0がセットされる。フリップフロップ群611~613のデータシフト後、フリップフロップ群611は、不良メモリセルの位置を特定するための3ビット特定情報F1[0]~F1[2]をメモリセルブロック501に出力する。メモリセルブロック501は、特定情報F1[0]~F1[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。フリップフロップ群612は、不良メモリセルの位置を特定するための3ビット特定情報F2[0]~F2[2]をメモリセルブロック502に出力する。メモリセルブロック502は、特定情報F2[0]~F2[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。フリップフロップ群613は、不良メモリセルの位置を特定するための3ビット特定情報F3[0]~F3[2]をメモリセルブロック503に出力する。メモリセルブロック503は、特定情報F3[0]~F3[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。図7は、図6の第2の制御回路522の動作例を示す図である。メモリセルブロック501及び503は不良メモリセルを有する故障有りのメモリセルブロックであり、メモリセルブロック502は不良メモリセルを有さない故障無しのメモリセルブロックである場合を例に説明する。この場合、特定情報INは、経路701により伝達される。第1のメモリセルブロック501は不良メモリセルを有するので、第1の不良情報F0[0]は1になる。すると、セレクタ621は特定情報INを選択し、セレクタ631はフリップフロップ群611の出力データを選択する。第2のメモリセルブロック502は不良メモリセルを有さないので、第2の不良情報F0[1]は0になる。すると、セレクタ622はデータ0を選択し、セレクタ632はセレクタ631の出力データを選択する。第3のメモリセルブロック503は不良メモリセルを有するので、第3の不良情報F0[2]は1になる。すると、セレクタ623はセレクタ632の出力データを選択し、セレクタ633はフリップフロップ群613の出力データを選択する。これにより、フリップフロップ群611には、特定情報INの一部である3ビット特定情報F1[0]~F1[2]がセットされる。メモリセルブロック501は、特定情報F1[0]~F1[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。フリップフロップ群612には、3ビット特定情報F2[0]~F2[2]として000がセットされる。メモリセルブロック502は、000の特定情報F2[0]~F2[2]に応じて、図2のメモリセルブロック201と同様に、冗長メモリセル118への切り替えを行わない。フリップフロップ群613には、特定情報INの一部である3ビット特定情報F3[0]~F3[2]がセットされる。メモリセルブロック503は、特定情報F3[0]~F3[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。図8は、メモリセルブロック502及びフリップフロップ群612の構成例を示す図である。メモリセルブロック501及び503~50tもメモリセルブロック502と同様の構成を有し、フリップフロップ群611及び613もフリップフロップ群612と同様の構成を有する。フリップフロップ群612は、例えば3個のフリップフロップFF3~FF5の直列接続回路を有する。フリップフロップFF3は、入力端子Dにセレクタ622の出力データを入力し、クロック端子CKにクロック信号CLKを入力する。フリップフロップFF4は、入力端子DにフリップフロップFF3の出力データを入力し、クロック端子CKにクロック信号CLKを入力する。フリップフロップFF5は、入力端子DにフリップフロップFF4の出力データを入力し、クロック端子CKにクロック信号CLKを入力し、出力端子Xから出力データをセレクタ632に出力する。クロック信号CLKによるデータシフトの後、フリップフロップFF3の出力端子Xは特定情報F2[0]を出力し、フリップフロップFF4の出力端子Xは特定情報F2[1]を出力し、フリップフロップFF5の出力端子Xは特定情報F2[2]を出力する。メモリセルブロック502は、複数のメモリセル111~117と、冗長メモリセル118と、複数のセレクタ121~127を有する。メモリセル111~118は、例えばSRAMメモリセルである。セレクタ121~127は、特定情報制御信号F2[0]~F2[2]に応じて、複数のメモリセル111~117の中に不良メモリセル114がある場合にはその不良メモリセル114を冗長メモリセル118に切り替えることができる。特定情報F2[0]~F2[2]は、メモリセル111~117内に不良メモリセルがある場合にはメモリセル111~117の中の1個の不良メモリセルの位置を特定するための情報を示し、メモリセル111~117内に不良メモリセルがない場合には不良メモリセルがない旨のデータ000を示す。セレクタ121~127は、特定情報F2[0]~F2[2]が示す不良メモリセル114を除いて、その他のメモリセル111~113、115~118を外部線131~137に接続する。例えば、セレクタ121~123はメモリセル111~113を外部線131~133に接続し、セレクタ124~127はメモリセル115~118を外部線134~137に接続する。特定情報F0[2:0]が不良メモリセルがない旨のデータ000を示すときには、セレクタ121~127は、図2のメモリセルブロック201と同様に、それぞれメモリセル111~117を外部線131~137に接続する。外部線131~137は、ビット線及び/又はワード線である。これにより、不良メモリセル114を冗長メモリセル118に切り替えて、使用することができる。図10は、3個のメモリセルブロック501~503を有するメモリ装置の構成例を示す図である。以下、図10が図6と異なる点を説明する。フリップフロップ群611は、3個のフリップフロップFF0~FF2の直列接続回路を有する。フリップフロップ群612は、3個のフリップフロップFF3~FF5の直列接続回路を有する。フリップフロップ群613は、3個のフリップフロップFF6~FF8の直列接続回路を有する。フリップフロップFF0~FF2は、それぞれ特定情報制御信号F1[0]~F1[2]をメモリセルブロック501内のセレクタ121~127に出力する。フリップフロップFF3~FF5は、それぞれ特定情報制御信号F2[0]~F2[2]をメモリセルブロック502内のセレクタ121~127に出力する。フリップフロップFF6~FF8は、それぞれ特定情報制御信号F3[0]~F3[2]をメモリセルブロック503内のセレクタ121~127に出力する。図9は、図5のヒューズROM523に記憶されている13ビット情報F0[0:12]の例を示す図である。情報F0[0:12]は、不良情報901、クロックパルス数902及び特定情報903を有する。不良情報901は、複数のメモリセルブロック501~503の各々が不良メモリセルを有するか否かを示す3ビット情報F0[0:2]である。クロックパルス数902は、クロックパルス数を示す4ビット情報F0[3:6]である。特定情報903は、不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための6ビット情報F0[7:12]である。メモリセルブロック501及び503が不良メモリセルを有し、メモリセルブロック502が不良メモリセルを有しない場合を例に説明する。まず、不良情報901の3ビットF0[0]~F[2]を説明する。不良情報F0[0]は、メモリセルブロック501が不良メモリセルを有するので1になる。不良情報F0[1]は、メモリセルブロック502が不良メモリセルを有しないので0になる。不良情報F0[2]は、メモリセルブロック503が不良メモリセルを有するので1になる。次に、クロックパルス数902の4ビットF0[3:6]について説明する。クロックパルス数F0[3:6]は、不良メモリセルを有するメモリセルブロックの数×1個のフリップフロップ群内のフリップフロップの数=2×3=6の2進数データ0110で表される。次に、特定情報903の6ビットF0[7:12]について説明する。特定情報F0[7:12]は、不良メモリセルを有するメモリセルブロック501及び503内の不良メモリセルを特定するための情報である。例えば、特定情報F0[7:12]は、011011で表される。ここで、3ビット特定情報F0[7]~F0[9]は、011であり、メモリセルブロック503内の不良メモリセルを特定するための特定情報F3[0]~F3[2]である。また、3ビット特定情報F0[10]~F0[12]は、010であり、メモリセルブロック501内の不良メモリセルを特定するための特定情報F1[0]~F1[2]である。図11は、図9の情報F0[0:12]を入力した場合の図10のメモリ装置の動作例を示すタイミングチャートである。信号のハイレベルは1を表し、信号のローレベルは0を表す。不良情報F0[0]は1であるので、セレクタ621は特定情報INの1ビットF0[7]=0を選択して出力し、セレクタ631はフリップフロップFF2の出力データを選択して出力する。また、不良情報F0[1]は0であるので、セレクタ622はデータ0を選択して出力し、セレクタ632はセレクタ631の出力データを選択して出力する。また、不良情報F0[2]は1であるので、セレクタ623はセレクタ632の出力データを選択して出力する。まず、クロック信号CLKの1個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は、特定情報F2[0]としてデータ0を出力する。次に、クロック信号CLKの2個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[8]=1を出力し、フリップフロップFF1は特定情報F1[1]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は特定情報F2[0]としてデータ0を出力し、フリップフロップFF4は特定情報F2[1]としてデータ0を出力する。次に、クロック信号CLKの3個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[9]=1を出力し、フリップフロップFF1は特定情報F1[1]として特定情報F0[8]=1を出力し、フリップフロップFF2は特定情報F1[2]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は特定情報F2[0]としてデータ0を出力し、フリップフロップFF4は特定情報F2[1]としてデータ0を出力し、フリップフロップFF5は特定情報F2[2]としてデータ0を出力する。次に、クロック信号CLKの4個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[10]=0を出力し、フリップフロップFF1は特定情報F1[1]として特定情報F0[9]=1を出力し、フリップフロップFF2は特定情報F1[2]として特定情報F0[8]=1を出力する。また、フリップフロップFF6は特定情報F3[0]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は特定情報F2[0]としてデータ0を出力し、フリップフロップFF4は特定情報F2[1]としてデータ0を出力し、フリップフロップFF5は特定情報F2[2]としてデータ0を出力する。次に、クロック信号CLKの5個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[11]=1を出力し、フリップフロップFF1は特定情報F1[1]として特定情報F0[10]=0を出力し、フリップフロップFF2は特定情報F1[2]として特定情報F0[9]=1を出力する。また、フリップフロップFF6は特定情報F3[0]として特定情報F0[8]=1を出力し、フリップフロップFF7は特定情報F3[1]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は特定情報F2[0]としてデータ0を出力し、フリップフロップFF4は特定情報F2[1]としてデータ0を出力し、フリップフロップFF5は特定情報F2[2]としてデータ0を出力する。次に、クロック信号CLKの6個目のパルスにより、フリップフロップFF0は特定情報F1[0]として特定情報F0[12]=0を出力し、フリップフロップFF1は特定情報F1[1]として特定情報F0[11]=1を出力し、フリップフロップFF2は特定情報F1[2]として特定情報F0[10]=0を出力する。また、フリップフロップFF6は特定情報F3[0]として特定情報F0[9]=1を出力し、フリップフロップFF7は特定情報F3[1]として特定情報F0[8]=1を出力し、フリップフロップFF8は特定情報F3[2]として特定情報F0[7]=0を出力する。また、フリップフロップFF3は特定情報F2[0]としてデータ0を出力し、フリップフロップFF4は特定情報F2[1]としてデータ0を出力し、フリップフロップFF5は特定情報F2[2]としてデータ0を出力する。以上の動作により、特定情報F3[0]~F3[2]は、011となり、メモリセルブロック503内のセレクタ121~127に出力される。また、特定情報F2[0]~F2[2]は、000となり、メモリセルブロック502内のセレクタ121~127に出力される。また、特定情報F1[0]~F1[2]は、010となり、メモリセルブロック501内のセレクタ121~127に出力される。クロック信号CLKの6個のパルスにより、特定情報F0[7]~F0[12]=011010は、シリアルにシフトされ、不良メモリセルを有するメモリセルブロック501及び503に対応するフリップフロップFF0~FF2及びFF6~FF8にセットされる。フリップフロップFF0~FF2は、特定情報F1[0]~F1[2]として、特定情報F0[10]~F0[12]=010を出力する。また、フリップフロップFF6~FF8は、特定情報F3[0]~F3[2]として、特定情報F0[7]~F0[9]=011を出力する。本実施形態によれば、不良メモリセルを有さないメモリセルブロック502の特定情報F2[0]~F2[2]=000を除き、不良メモリセルを有するメモリセルブロック501及び503の特定情報F0[7]~F0[12]をヒューズROM523に記憶させればよいので、ヒューズROM523の記憶容量を小さくし、メモリ装置の半導体チップの面積を小さくすることができる。フリップフロップFF0~FF8は、複数のメモリセルブロック501~503のセレクタ121~127の特定情報制御信号F1[0]~F1[2],F2[0]~F2[2],F3[0]~F3[2]の各ビット線に対応して設けられ、クロック信号CLKに同期して、特定情報F0[7:12]をシリアルにシフトする。セレクタ621~623,631及び632は、不良情報F0[1]が不良メモリセルを有しない情報であるときには、その不良情報F0[1]に対応するメモリセルブロック502に対応するフリップフロップFF3~FF5をバイパスし、不良情報F0[0]及びF0[2]が不良メモリセルを有する情報であるときには、その不良情報F0[0]及びF0[2]に対応するメモリセルブロック501及び503に対応するフリップフロップFF0~FF2及びFF6~FF8に対して特定情報F0[7:12]をシリアルにシフトさせるバイパス回路である。セレクタ621~623は、不良情報F0[1]が不良メモリセルを有しない情報であるときには、その不良情報F0[1]に対応するメモリセルブロック502に対応するフリップフロップFF3~FF5に不良メモリセルがない旨を示す0のデータ制御信号を記憶させるリセット回路である。クロック生成部602は、複数のフリップフロップFF0~FF8に特定情報F0[7:12]をシフトさせるためのクロック信号CLKを複数のフリップフロップFF0~FF8に出力する。フリップフロップFF0~FF8は、クロック信号CLKに同期して特定情報F0[7:12]をシフトした後、複数のメモリセルブロック501~503のセレクタ121~127の特定情報制御信号F1[0]~F1[2],F2[0]~F2[2],F3[0]~F3[2]を出力する。メモリセルブロック501~503のセレクタ121~127は、特定情報制御信号F1[0]~F1[2],F2[0]~F2[2],F3[0]~F3[2]に応じて、不良メモリセルを冗長メモリセルに切り替える。本実施形態によれば、不良情報F0[0:2]、クロックパルス数F0[3:6]及び特定情報F0[7:12]を基に不良メモリセルを冗長メモリセルに切り替えるので、少ない情報で不良メモリセルを冗長メモリセルに切り替えることができる。図12は、図1~図3のメモリ装置に必要なヒューズROM103の記憶容量を説明するための図である。例えば、メモリ装置は、16個のメモリセルブロック201~216を有する。例えば、16個のメモリセルブロック201~216のうち、6個のメモリセルブロック201,204,207,210,213,216が不良メモリセルを有する場合を例に説明する。この場合、16個のメモリセルブロック201~216の中で10個のメモリセルブロックが良品であるので、製造歩留まりは10÷16=62.5となる。16個のメモリセルブロック201~216は、それぞれ8ビット特定情報F1[7:0]~F16[7:0]を入力する。したがって、ヒューズROM103に記憶させる情報は、8ビット×16個=128ビットになる。128ビットの情報F0[127:0]をヒューズROM103に記憶させるため、ヒューズROM103の記憶容量は128ビットを必要とする。図13は、本実施形態の図5のメモリ装置に必要なヒューズROM523の記憶容量を説明するための図である。図12と同様に、メモリ装置は、16個のメモリセルブロック501~516を有する。例えば、16個のメモリセルブロック501~516のうち、6個のメモリセルブロック501,504,507,510,513,516が不良メモリセルを有する場合を例に説明する。この場合、16個のメモリセルブロック501~516の中で10個のメモリセルブロックが良品であるので、製造歩留まりは10÷16=62.5となる。まず、不良情報901は、16個のメモリセルブロック501~516の各々が不良メモリセルを有するか否かの情報であるので、16ビットになる。次に、クロックパルス数902について説明する。6個の不良メモリセルブロック501,504,507,510,513,516の各々が8ビット特定情報F1[7:0],F4[7:0],F7[7:0],F10[7:0],F13[7:0],F16[7:0]を入力するため、6個×8ビット=48パルスが必要になる。したがって、クロックパルス数902は、48のクロックパルス数を2進数表現するために、6ビットを必要とする。次に、特定情報903について説明する。6個の不良メモリセルブロック501,504,507,510,513,516の各々が8ビット特定情報F1[7:0],F4[7:0],F7[7:0],F10[7:0],F13[7:0],F16[7:0]を入力するため、6個×8ビット=48ビットが必要になる。したがって、特定情報903は、48ビットになる。ヒューズROM523に記憶される情報は、不良情報901とクロックパルス数902と特定情報903の合計ビット数であるので、16648=70ビットになる。70ビットの情報F0[69:0]をヒューズROM523に記憶させるため、ヒューズROM523の記憶容量は70ビットを必要とする。したがって、本実施形態のメモリ装置のヒューズROM523の記憶容量70ビットは、図1~図3のメモリ装置のヒューズROM103の記憶容量128ビットより小さくすることができる。逆に、図1~図3のメモリ装置のヒューズROM103の記憶容量を70ビットにした場合は、メモリセルブロック210以降の不良メモリセルを救済することができなくなってしまう。なお、本実施形態のメモリ装置は、SRAMに限定されず、DRAM等の他の冗長メモリセルを有するメモリ装置にも適用可能である。上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。"