"入力調整値に応じて調整したN逓倍周波数信号を発振出力する制御発振部と、前記制御発振部のN逓倍周波数信号をN分周した分周クロックを出力する分周部と、AD変換器のサンプリング値のゼロクロス前後のデジタル値を線形近似しゼロクロスタイミングの位相補正値を算出する位相補正部と、前記AD変換器のサンプリング値の符号情報に応じて符号クロックを生成するクロック生成部と、前記クロック生成部の符号クロックと前記分周部の分周クロックとの位相差を算出する位相比較部と、前記位相比較部の位相算出値に前記位相補正部の位相補正値を加減算する加減算部と、前記加減算部の出力値に応じた調整量を前記制御発振部の入力調整値として出力する調整出力部と、を備え、前記位相比較部は、前記クロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントクロックによるカウントを開始し、前記分周部の分周クロックによるカウント転換タイミングにて前記一方向とは逆方向にカウントクロックによるカウントを逆転し、前記クロック生成部の符号クロックによるカウント終了タイミングまでカウントするアップダウンカウンタを備え、前記クロック生成部の符号クロックと前記分周部の分周クロックの位相差を算出するときには、前記アップダウンカウンタによってカウント終了タイミングで得られたカウント値を前記位相算出値として出力することを特徴とするデジタル位相同期回路。前記位相比較部は、前記クロック生成部の符号クロックと前記分周部の分周クロックとの周波数および位相が互いに同一となるときのカウント値を基準出力する構成であり、前記アップダウンカウンタは、前記クロック生成部の符号クロックの立上りタイミングから所定のカウントクロックに応じてダウンカウントし、当該ダウンカウントされてから前記分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから前記カウントクロックに応じてアップカウントすることを特徴とする請求項1記載のデジタル位相同期回路。前記アップダウンカウンタは、2つの同じカウンタを組み合わせてカウントすることを特徴とする請求項1または2記載のデジタル位相同期回路。前記位相補正部は、アナログ値をサンプリングした前記AD変換器のサンプリング値を1サンプリングクロック分遅延させる第1遅延器と、前記第1遅延部の遅延サンプリング値を前記AD変換器の現サンプリング値から減算する第1減算器と、前記AD変換部の現サンプリング値を前記第1減算器の減算値により除算する第1除算器と、前記AD変換器のサンプリング周期に相当する前記カウントクロックのカウント値を-2倍した定数値を前記第1除算部の除算値と乗算する第1乗算器とを備えたことを特徴とする請求項1ないし3の何れかに記載のデジタル位相同期回路。前記位相補正部の第1減算器、第1除算器および第1乗算器は、その少なくとも何れか一つが演算許可/演算停止の切換機能を有することを特徴とする請求項4記載のデジタル位相同期回路。前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項5記載のデジタル位相同期回路。前記位相補正部の第1減算器、第1除算器および第1乗算器がクロックに同期してデータを保持する構成であるときには、前記第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止することを特徴とする請求項5または6記載のデジタル位相同期回路。AD変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項5ないし7の何れかに記載のデジタル位相同期回路。前記クロック生成部の符号クロックを用いて前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項5ないし7の何れかに記載のデジタル位相同期回路。前記位相補正部は、アナログ値をサンプリングした前記AD変換器のサンプリング値の絶対値を演算する絶対値演算器と、前記絶対値演算器の演算値を1サンプリングクロック分遅延させる第2遅延器と、前記第2遅延器の遅延サンプリング値と前記絶対値演算器の演算値とを加算する第2加算器と、前記絶対値演算器の演算値を前記第2加算器の加算値により除算する第2除算器と、前記AD変換器のサンプリング周期に相当する前記カウントクロックのカウント値を-2倍した定数値を前記第2除算部の除算値と乗算する第2乗算器とを備えたことを特徴とする請求項1ないし3の何れかに記載のデジタル位相同期回路。前記位相補正部の第2減算器、第2除算器、第2乗算器は、その少なくとも何れか一つが演算許可/演算停止の切換機能を有することを特徴とする請求項10記載のデジタル位相同期回路。前記位相補正部の第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項11記載のデジタル位相同期回路。前記位相補正部の第2減算器、第2除算器および第2乗算器がクロックに同期してデータを保持するデータ保持回路であるときには、前記第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の入力クロックを停止することを特徴とする請求項11または12記載のデジタル位相同期回路。AD変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項11ないし13の何れかに記載のデジタル位相同期回路。前記クロック生成部の符号クロックを用いて前記位相補正部の第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項11ないし13の何れかに記載のデジタル位相同期回路。駆動信号が与えられることにより基準方向に振動する振動子を備え当該振動子に与えられる物理量に応じてセンサ信号を出力する角速度検出部を具備する物理量検出センサであって、入力信号の振幅を一定となるように制御し前記振動子に駆動信号を印加するAGCと、前記基準方向の振動信号を検出する信号検出部と、前記信号検出部の検出信号を入力しこの入力信号を位相同期して前記駆動信号出力部の入力信号として出力する請求項1ないし15の何れかに記載のデジタル位相同期回路と、を備えたことを特徴とする物理量検出センサ。本発明は、上記事情に鑑みてなされたもので、その目的は、簡単な構成で正確な位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供することにある。請求項1記載の発明によれば、次のように作用する。位相補正部はAD変換器のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出する。他方、クロック生成部はAD変換器のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部がクロック生成部の符号クロックと分周部の分周クロックとの位相差を算出する。すると、AD変換器のサンプリング値の符号が切替わるタイミングと分周部の分周クロックのタイミングの位相差を検出できる。調整出力部には、この位相比較部の位相差を位相補正部の位相補正値で補正した値が与えられるため、調整出力部はこの値に応じた調整量を制御発振部の入力調整値として出力し、制御発振部はこの調整量に応じてN逓倍周波数信号を発振出力できる。したがって、位相比較部、加減算部、調整出力部、制御発振部および分周部によるフィードバックループは、クロック生成部が生成した符号クロックの位相を位相補正部の位相補正値により補正しているため、位相を正確に同期することができ、制御発振部は位相同期した安定的なN逓倍周波数信号を発振出力できる。主に位相補正部、位相比較部により位相同期を図っているため、正確な位相同期処理を実現できる。また、アップダウンカウンタがクロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントを開始し、分周部の分周クロックによるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部の符号クロックによるカウント終了タイミングにて得られたカウント値を出力し、このカウント値を位相算出値とする。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。請求項2記載の発明によれば、アップダウンカウンタが、クロック生成部の符号クロックの立上りタイミングから所定の基準クロックに応じてダウンカウントし、当該ダウンカウントされてから分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから基準クロックに応じてアップカウントする。そして、位相比較部は、クロック生成部の符号クロックの立上りタイミングにてアップダウンカウンタによるアップカウントを終了し、得られたカウント値を位相算出値として出力する。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。請求項3記載の発明に示すように、アップダウンカウンタが2つの同じカウンタを組み合わせてダウンカウントおよびアップカウントすると良い。請求項4記載の発明によれば、位相補正部の第1減算器が遅延サンプリング値xn-1立上りゼロクロス時は負数を、AD変換器の現サンプリング値xn立上りゼロクロス時は正数から減算すると、減算値xn-xn-1を算出できる。そして、第1除算器がAD変換部の現サンプリング値xnを第1減算器の減算値xn-xn-1によって除算すると、xn/xn-xn-1を算出できる。この値は、AD変換部のゼロクロス前後のサンプリング値の振幅比分に相当する値となり、現サンプリングタイミングおよび遅延サンプリングタイミング間の時間に対する現サンプリングタイミングからゼロクロスタイミングの時間の比に対応する。位相比較部のアップダウンカウンタのダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部で得られた位相差に相当するカウント値はカウントクロックの2倍のカウント値となる。したがって、第1乗算器が、サンプリング周期に相当するカウントクロックのカウント値を-2倍した値を第1除算器の除算値xn/xn-xn-1と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出できる。したがって、加減算部が位相比較部によって算出した位相算出値に位相補正部によって算出した位相補正値を加減算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。請求項5記載の発明によれば、位相補正部の第1減算器、第1除算器、第1乗算器は、その少なくとも何れか一つが演算許可/停止の切換機能を有しているため、第1減算器、第1除算器、第1乗算器の少なくとも一つを演算停止でき、演算停止中の消費電力を低減できる。請求項6記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中における消費電力を低減できる。請求項7記載の発明によれば、第1減算器、第1除算器および第1乗算器がクロックに同期してデータを保持する構成であるとき、第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中における消費電力を低減できる。請求項8記載の発明によれば、ゼロクロス検出部はAD変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する期間を設定する。請求項9記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第1減算器、第1除算器および第1乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。請求項10記載の発明によれば、位相補正部の第2加算器が、第2遅延器の遅延サンプリング値|xn-1|xn-1は立上りゼロクロス時に負数と絶対値演算器の演算値|xn|xnは立上りゼロクロス時に正数とを加算し、第2除算器が絶対値演算器の演算値|xn|を第2加算器の加算値|xn||xn-1|によって除算すると|xn|/|xn||xn-1|を算出できる。したがって、請求項4記載の発明と同様に、第2乗算器が、サンプリング周期に相当するカウントクロックのカウント値を-2倍した値を第2除算器の除算値|xn|/|xn||xn-1|と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出でき、同様にゼロクロスタイミングに応じた位相値を正確に出力できる。請求項11記載の発明によれば、位相補正部の第2減算器、第2除算器、第2乗算器は、その少なくとも何れか一つが演算許可/演算停止の切換機能を有しているため、第2減算器、第2除算器、第2乗算器は演算停止することができ、演算停止中の消費電力を低減できる。請求項12記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中の消費電力を低減できる。請求項13記載の発明によれば、第2減算器、第2除算器および第2乗算器がクロックに同期してデータを保持する構成であるとき、第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中の消費電力を低減できる。請求項14記載の発明によれば、ゼロクロス検出部はAD変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第2減算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する期間を設定する。請求項15記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第2減算器、第2除算器および第2乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。請求項16記載の発明のように、AGC、信号検出部、請求項1ないし15の何れかに記載のデジタル位相同期回路を備えた物理量検出センサに適用すると良い。第1実施形態以下、本発明の物理量検出センサを振動型角速度センサに適用した第1実施形態について図面を参照しながら説明する。車両内では、舵角、車輪速、加速度の各センサの情報から、各車輪の駆動トルク、ブレーキ力を適切に制御することにより車両のスピンやドリフトを抑制する。したがって、振動型角速度センサ10は、車両性能を向上させる上で重要なセンサとなる。図1は、振動型角速度センサの電気的なブロック構成を示している。振動型角速度センサ10は、特に車両用のヨーレートセンサとして用いられるもので、振動子11、信号検出回路12、位相同期回路13、タイミング生成部13a、AGC14、角速度検出部15を接続して構成される。振動子11は、AGC14から駆動信号が与えられることにより基準方向に振動する。この振動した振動子11に角速度Ωが加わると、基準方向と直交する検出方向にコリオリ力が働く。例えば、質量mの物体が角速度ベクトルΩで回転する平面上を速度ベクトルvで移動すると、その物体に発生するコリオリ力Fcは、Fc=2mv×Ω×は外積を示す...1で表される。信号検出回路12は、基準方向の振動信号を波形整形する回路を示している。振動子11には電極が構成されており、信号検出回路12は、基準方向に振動した振動子11の電極の容量変化をCV変換回路により電圧値として検出することで基準方向の振動信号以下モニタ信号を検出し、フィルタ、アンプなどを通じて出力する。デジタル位相同期回路以下、位相同期回路と称す13は、所謂デジタルPLLPhaseLockedLoop回路であり、入力信号と出力信号との位相差を検出し同期した周波数信号を発振出力する。この位相同期回路13の詳細構成は後述する。タイミング生成部13aは、駆動タイミング信号、サンプリングクロック、カウントクロック等のセンサ回路の動作に要するタイミング信号を生成する。AGC14は、信号検出回路12の出力信号振幅を基に、振動子11の基準方向の振動が所望の振動状態で一定となるように、タイミング生成部13aの駆動タイミング信号の振幅を制御した駆動信号を振動子11に印加する。角速度検出部15は、振動子11に生じたコリオリ力に応じた角速度振動信号について、信号検出回路12と同等の処理で電圧値として検出し、同期検波回路、LPFを用いて角速度振動成分のみを抽出し、角速度情報センサ信号として出力する。振動子11には固有振動数が存在し、角速度振動信号を効率良く検出するためには、振動子11に適切な周波数の駆動信号を印加すると良く、位相同期回路13を用いて駆動信号を適切な周波数および位相に制御すると良い。図2は、位相同期回路の電気的構成の概略的なブロック図を示している。本実施形態では、全ての構成要素をデジタルブロックで構成した実施形態を示す。位相同期回路13は、AD変換器16、位相補正部17、クロック生成部18、位相比較部19、加減算部としての加算器20、調整出力部としてのループフィルタ21、制御発振部としてのDCODigitalControlledOscillator22、分周部としての分周器23を接続して構成されている。この位相同期回路13は、AD変換器16によりモニタ信号をサンプリングしたサンプリング値に応じてPLL出力クロックをAGC14に出力する。AD変換器16は、与えられたサンプリングクロックに応じてモニタ信号をサンプルホールドし、位相補正部17およびクロック生成部18の入力デジタル値とする。位相補正部17は、サンプリング値がゼロクロスする前後のサンプリング値に応じて、ゼロクロスタイミングの位相を補正する位相補正値を出力する。この位相補正部17の具体構成例を図3に示している。図3に示すように、位相補正部17は、遅延器第1遅延器に相当24、減算器第1減算器に相当25、除算器第1除算器に相当26、乗算器第1乗算器に相当27、サンプルホールド回路28、および立上りゼロクロス検出回路29を組み合わせたハードウェアにより構成されている。位相補正部17は、ゼロクロス前後のAD変換器16のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出する。遅延器24は、AD変換器16のサンプリング値xnを1サンプリングクロック分遅延し、減算器25に出力する。減算器25は、AD変換器16の現サンプリング値xnから1サンプリングクロック分遅延した遅延サンプリング値xn-1を減算すなわち、xn--|xn-1|し、除算器26に出力する。除算器26は、現サンプリング値xnを減算器25で減算した結果xn-xn-1で除算し、乗算器27に出力する。乗算器27は、定数サンプリング周期に相当するカウントクロックのカウント値を-2倍した値に除算器26の除算値xn/xn-xn-1を乗算し、サンプルホールド回路28に与える。サンプルホールド回路28は、乗算器27の乗算値を立上りゼロクロス検出回路29で検出されたタイミングでサンプルホールドする。図4は、位相補正部17の動作説明図を示している。図4には、例えばモニタ信号のアナログ値の最大周波数最小周期を8サンプリング1桁数サンプリングする例を示している。なお、サンプリングクロックはカウントクロックに同期するもので、サンプリングクロック周期は、カウントクロック周期の数十~数百倍の時間に設定されている。ゼロクロスタイミング前後のサンプリング値を、それぞれxn-1,xnとすると、これらのxn-1とxnの振幅比は、xn-1のAD変換タイミングからゼロクロスするまでの時間T1と、ゼロクロスタイミングからxnのAD変換タイミングまでの時間T2との比とほぼ同一となる。したがって、AD変換器16のサンプリング間隔にxn/xn-xn-1を乗算することで時間T2に相当する時間を算出できる。立上りゼロクロス検出回路29は、現サンプリング値xnが正数で且つ遅延サンプリング値xn-1が負数となるタイミングにおいてサンプルホールド回路28にサンプリングパルスを出力し、サンプルホールド回路28は、このタイミングでxn/xn-xn-1×定数サンプリング周期に相当するカウントクロックのカウント数×-2を取得する。ここで、-2のうち-1は図4のサンプリングポイントAより時間を遡ることを示しており、2とはシステムに依存した係数値を示している。この定数は、クロック生成部18および位相比較部19のカウントクロックの位相比較カウント値のカウント方式後述参照に合わせて設定されている。さて、位相補正部17による補正方法を適用すると、サンプリングポイント間を線形近似した場合のゼロクロスタイミングを算出でき、例えば正弦波のゼロクロス付近を線形近似可能な場合に近似して求めることができる。本実施形態では、クロック生成部18、位相比較部19、および加算器20を設けることで、AD変換器16のサンプリング数が少なくても正確なゼロクロスタイミングを簡単に導出できるようにしている。以下、図2を参照しながら説明を行う。クロック生成部18は、モニタ信号のAD変換器16のサンプリング値の符号情報を2値化して位相比較部19に出力するもので、例えば、AD変換器16のサンプリング値が0以上ののときにはHレベル、0未満の-のときにはLレベルを出力する。これにより符号クロックCLK1が生成される。図5は、AD変換器16のサンプリング値の符号情報と符号クロックCLK1の信号波形の関係を示している。この符号クロックCLK1の立上りタイミングは離散化に応じた誤差が生じている。正確な位相比較を行うためには、AD変換器16のサンプリング周波数をより高速にする必要がある。高速サンプリングを防ぎながら正確な位相比較を行うため、前述した位相補正部17が設けられると共に、さらに、後述の位相比較部19、加算器20が構成されている。図2に示すように、位相比較部19には、符号クロックCLK1と、DCO22のPLL出力クロックを分周器23にて分周した分周クロックCLK2とが与えられている。DCO22は、符号クロックCLK1をN逓倍したPLL出力クロックをN逓倍周波数信号として発振出力し、分周器23は、PLL出力クロックをN分周し分周クロックCLK2として位相比較部19に出力する。図6は、位相比較部19のハードウェア構成を示している。位相比較部19は、アップ/ダウン選択回路30、セレクタ31、加算器32、サンプルホールド回路33、立上りエッジ検出回路34、および、サンプルホールド回路35を備える。カウントクロックは、アップ/ダウン選択回路30、セレクタ31、サンプルホールド回路33、および、立上りエッジ検出回路34に与えられている。アップ/ダウン選択回路30は、符号クロックCLK1および分周クロックCLK2を入力し、カウントクロックの入力タイミングにおいて選択信号を切替出力する。このアップ/ダウン選択回路30は、カウントクロックの立上りタイミングにおいて符号クロックCLK1が立ち上がったか否かを判定し、符号クロックCLK1の立上りエッジを検出すると、セレクタ31に-1を選択するための選択信号を出力する。また、アップ/ダウン選択回路30は、カウントクロックの立上りタイミングにおいて分周クロックCLK2が立ち下がったか否かを判定し、分周クロックCLK2の立下りを検出すると、セレクタ31に1を選択するための選択信号を出力する。セレクタ31は、選択信号に応じて-1または1を出力し、加算器32はサンプルホールド回路33にてホールドされた出力値にセレクタ31の出力値-1または1を加算して出力し、サンプルホールド回路33は、この出力値を次回のカウントクロックの立上りタイミングでサンプリングホールドする。したがって、アップ/ダウン選択回路30は、符号クロックCLK1の変化に応じて所定の一方向本実施形態の場合、減少方向にカウントする方向を変化させ、分周クロックCLK2の変化カウント転換タイミングにて一方向とは逆方向本実施形態の場合、増加方向にカウントする方向を転換させている。そして、加算器32およびサンプルホールド回路33は、セレクタ31の増加値1または減少値-1をカウントクロックの立上りタイミングにて加算する。すなわち、セレクタ31、加算器32およびサンプルホールド回路33は、アップダウンカウンタ36として動作するものであり、そのカウント値を位相比較カウント値としてサンプルホールド回路35に出力する。立上りエッジ検出回路34は、符号クロックCLK1の立上りエッジをカウントクロックの立上りタイミングにて検出し、サンプルホールド回路35のサンプルタイミングとして出力する。サンプルホールド回路35は、立上りエッジ検出回路34が検出した符号クロックCLK1の立上りエッジのタイミングにて位相比較カウント値をサンプルホールドし位相値として出力する。図7a~図7cは、それぞれ、周波数および位相が同期した場合、位相遅れを生じた場合、位相進みが生じた場合の各クロックと位相比較カウント値の関係を示している。また、図8a~図8cは、それぞれ、周波数および位相が同期した場合、分周クロックCLK2の周波数が高い場合、分周クロックCLK2の周波数が低い場合、についての各クロックと位相比較カウント値の関係を示している。これらの図7a~図7c、図8a~図8cに示すように、符号クロックCLK1が立ち上がると、アップダウンカウンタ36は、ダウンカウントを開始し、カウントクロックを受け付ける度にダウンカウントする。そして、分周クロックCLK2の立下りエッジを検出するとカウントを停止し、その後、カウントクロックを受け付ける度にアップカウントし、符号クロックCLK1が再度立ち上がると、サンプルホールド回路35が位相比較カウント値を位相値としてサンプルホールド出力し、出力がカウントクリアされる。したがって、図7aまたは図8aに示すように、符号クロックCLK1と分周クロックCLK2とが同一周波数、同一位相となるときには、位相比較カウント値が例えば0を基準出力した時点でサンプルホールド回路35がサンプルホールドし位相値として出力する。また、図7bに示すように、分周クロックCLK2の位相が符号クロックCLK1に比較して遅れた場合には、ダウンカウント数が基準出力よりも多くなり、逆にアップカウント数が基準出力より少なくなり、基準出力より少ない値例えば負の値を位相比較カウント値として出力した時点でサンプルホールド回路35がサンプルホールドし位相値として出力する。このとき、最終的に得られる位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の位相遅れに相当するカウントクロック数の2倍カウントされることになる。図7bに示す模式的な例では、分周クロックCLK2は符号クロックCLK1に3カウント遅れており位相値は-6となる。逆に、図7cに示すように、分周クロックCLK2の位相が符号クロックCLK1に比較して進む場合には、ダウンカウント数が基準出力よりも少なくなり、逆にアップカウント数が基準出力より多くなるため、位相比較カウント値として基準出力より多い値例えば正の値を出力した時点でサンプルホールド回路35がサンプルホールドし位相値として出力する。前述と同様に、最終的に得られる位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の位相進みに相当するカウントクロック数の2倍カウントされることになる。図7cに示す模式的な例では、分周クロックCLK2は符号クロックCLK1に3カウント進んでおり位相値は6となる。同様に、図8bに示すように、分周クロックCLK2の周波数が符号クロックCLK1に比較して高い場合には、ダウンカウント数が基準出力より少なくなり、逆にアップカウント数が基準出力より多くなるため、位相値として基準出力より多い値例えば正の値を出力する。このとき、出力される位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の2倍カウントされることになる。図8bに示す模式的な例では、分周クロックCLK2は符号クロックCLK1の2倍の周波数となっており、カウントクロック数は3カウント進んでおり位相値は6となる。さらに、図8cに示すように、分周クロックCLK2の周波数が符号クロックCLK1に比較して低い場合には、ダウンカウント数が基準出力より多くなり、逆にアップカウント数が基準出力より少なくなるため、位相値として負の値を出力する。このとき出力される位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の2倍カウントされることになる。図8cの例では、分周クロックCLK2は符号クロックCLK1の1/2の周波数となっており、カウントクロック数は3カウント遅れており位相値は-6となる。位相比較部19の位相比較カウント値がカウントクロックの2倍のカウントをしており、前述した時間T2に対応した位相補正部17による位相補正値をカウントクロックに対応づけて2倍のカウントを行っている。したがって、前述では2というアップダウンカウントシステムに依存した係数値を採用して構成している。<第1実施形態のまとめ>位相補正部17は、AD変換器16のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出し、他方では、クロック生成部18がAD変換器16のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部19がクロック生成部18の符号クロックCLK1と分周器23の分周クロックCLK2の位相差を算出する。これにより、AD変換器16の入力サンプリング値の符号が切替わるタイミングと分周器23の分周クロックのタイミングとの位相差を検出できる。ループフィルタ21には、この位相比較部19の位相差を位相補正部17の位相補正値で補正した値が与えられるため、ループフィルタ21はこの出力値に応じた調整量をDCO22に出力し、DCO22はこの調整量に応じてN逓倍周波数信号を発振出力できる。したがって、位相比較部19、加算器20、ループフィルタ21、DCO22および分周器23によるフィードバックループは、クロック生成部18が生成した符号クロックCLK1の位相を位相補正部17の位相補正値により補正しているため、位相同期することができ、DCO22は位相同期した安定的なN逓倍周波数信号を発振出力できる。したがって、主に位相補正部17、位相比較部19を構成して位相同期を図っているため正確な位相同期を実現できる。アップダウンカウンタ36は、クロック生成部18の符号クロックCLK1によるカウント開始タイミングから一方向にカウントを開始し、分周器23の分周クロックCLK2によるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部18の符号クロックCLK1によるカウント終了タイミングにて得られたカウント値を位相算出値として出力する。これにより、符号クロックCLK1と分周クロックCLK2の位相差を簡単な構成で算出できる。具体的には、アップダウンカウンタ36が、クロック生成部18の符号クロックCLK1の立上りタイミングからカウントクロックに応じてダウンカウントし、アップダウンカウンタ36は、ダウンカウントされてから分周器23の分周クロックCLK2による立下りタイミングを受け付けると当該立下りタイミングからカウントクロックに応じてアップカウントする。そして、位相比較部19は、クロック生成部18の符号クロックCLK1の立上りタイミングにてアップカウンタによるカウントを終了し得られたカウント値を位相算出値として出力する。これにより、符号クロックCLK1と分周クロックCLK2の位相差を簡単な構成で算出できる。位相補正部17の減算器加減算器25が遅延サンプリング値とAD変換器16の現サンプリング値とを減算すると、xn-xn-1を算出できる。そして、除算器26がAD変換器16の現サンプリング値を減算器加減算器25の加減算値により除算すると、xn/xn-xn-1を算出できる。位相比較部19のアップダウンカウンタ36のダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部19で得られた位相差に相当するカウント値はカウントクロックの2倍のカウント値となる。したがって、乗算器27が、サンプリング周期に相当するカウンタクロックのカウント値を-2倍した値を除算器26の除算値と乗算すれば、位相比較部19と位相補正部17のカウント値のカウント値増減度をマッチさせて算出でき、位相比較部19により算出した位相算出値に位相補正部17により算出した位相補正値を加算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。以上の作用により、低速サンプリングで離散化による位相誤差が発生しても正確な位相同期が可能となる。また、位相補正精度は、AD変換器16の分解能により決定されるため、適切なAD分解能に設定することでカウントクロックの高速化を最低限に抑えることができる。特許文献2記載の技術思想では、周波数比較器、ローパスフィルタに加えて、周波数比較器をスイッチによってオンオフ制御を行う回路を具備するため、処理が複雑となり回路サイズが大きくなってしまう。本実施形態では、周波数比較器をスイッチでオンオフする回路を設ける必要がなくなり、より簡単で小型化できる。また、高速なクロックが不要となるため、位相補正部17、位相比較部19を小型化、低消費電力化することができる。また、位相補正部17で算出した位相補正値をち密なタイミング操作例えば回路のセット、リセット等ではなく、デジタル値の加算のみで行うことができるため、回路設計が簡単になる。第2実施形態図9は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、位相補正部の構成を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。図9は、位相補正部の変形例を示している。位相補正部37は、絶対値演算器38、遅延器第2遅延器に相当39、加算器第2加算器に相当40、除算器第2除算器に相当41、乗算器第2乗算器に相当42などを組み合わせて構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。AD変換器16によるモニタ信号のサンプリング値は、絶対値演算器38に入力される。絶対値演算器38はサンプリング値の絶対値を演算し、遅延器39、加算器40、除算器41に演算値を出力する。遅延器39は、絶対値演算器38の演算値を1サンプリングクロック分遅延して加算器40に出力する。加算器40は、遅延サンプリング値の絶対値|xn-1|と現サンプリング値の絶対値|xn|とを加算し除算器41に出力する。除算器41は、現サンプリング値の絶対値|xn|を加算器40の加算値|xn||xn-1|で除算し、乗算器42に出力する。乗算器42は、除算器41の除算値|xn|/|xn||xn-1|と定数サンプリング周期に相当するカウントクロックのカウント値を-2倍した値を乗算した値を位相補正値として出力する。すると、|xn|/|xn||xn-1|×定数サンプリング周期に相当するカウントクロックのカウント数×-2を演算できる。この場合、クロック生成部18が出力したゼロクロスタイミング直後の符号クロックCLK1の立上りタイミングL→Hでサンプリングして位相補正値として出力すれば、前述実施形態と同様に位相補正部17の位相補正値を適切に取得できる。第3実施形態図10は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタの構成を変更したところにある。図10は、第1実施形態の位相比較部19に代わる位相比較部43の電気的構成を示している。図10に示すアップダウンカウンタ44は第1実施形態のアップダウンカウンタ36に代えて構成されている。アップダウンカウンタ44は、アップ/ダウン選択回路30からアップカウント、ダウンカウントの選択信号を入力すると、アップカウンタ、ダウンカウンタの機能を切替え、入力するカウントクロックのパルスに応じてアップカウントまたはダウンカウントし、位相比較カウント値としてサンプルホールド回路35に出力する。このアップダウンカウンタ44は、例えばJKフリップフロップなどのフリップフロップを連結して構成されている。このように位相比較部43が構成されていたとしても前述実施形態と同様の作用効果が得られる。第4実施形態図11は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタについて、2つのアップカウンタを組み合わせて構成したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。図11は位相比較部45の電気的構成を示している。位相比較部45は、前述実施形態のアップ/ダウン選択回路30に代わるカウンタ選択回路46を備える。また、アップダウンカウンタ36または44に代わるアップダウンカウンタ47を備える。カウンタ選択回路46は、符号クロックCLK1の立上りエッジを受け付けると有効/無効切替信号イネーブル信号としてHレベルを出力し、分周クロックCLK2の立下りエッジを受け付けると有効/無効切替信号イネーブル信号としてLレベルをアップダウンカウンタ47に出力するように構成されている。アップダウンカウンタ47は、2つのアップカウンタ48aおよび48bを備える。アップカウンタ48aは、加算器50aによりサンプルホールド回路51aの出力に1を加算し、再度サンプルホールド回路51aに入力する。このアップカウンタ48aは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。一方のアップカウンタ48aのサンプルホールド回路51aにはイネーブル端子ENが設けられており、このイネーブル端子ENにはカウンタ選択回路46が出力する有効/無効切替信号イネーブル信号が入力されている。他方、アップカウンタ48bは、加算器50bによりサンプルホールド回路51bの出力に1を加算し、再度サンプルホールド回路51bに入力するように構成される。このアップカウンタ48bは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。他方のアップカウンタ48bのサンプルホールド回路51bにもイネーブル端子ENが設けられており、このイネーブル端子ENにはカウンタ選択回路46が出力する有効/無効切替信号イネーブル信号が反転ゲート49を介して入力されている。すなわち、2つのアップカウンタ48aおよび48bは、カウンタ選択回路46が出力する有効/無効切替信号イネーブル信号に応じて何れか一方が動作する。これらのアップカウンタ48aおよび48bの出力は減算器52に与えられている。この減算器52はアップカウンタ48bの出力値からアップカウンタ48aの出力値を減算し、位相比較カウント値としてサンプルホールド回路35に出力する。サンプルホールド回路35は、立上りエッジ検出回路34の出力パルスに応じてサンプルホールドし位相値として出力する。したがって、2つのアップカウンタ48a、48bを切替え、それぞれアップカウンタ、ダウンカウンタとして機能させることで前述実施形態と同様の動作を実現できる。本実施形態のように、位相比較部45のアップダウンカウンタ47が2つのアップカウンタ48aおよび48bを備えて構成されていたとしても前述実施形態と同様の作用効果が得られる。第5実施形態図12は、本発明の第5実施形態を示すもので、前述の第4実施形態と異なるところは、2つのアップカウンタを別構成したところにある。図12は、第4実施形態の位相比較部45に代わる位相比較部53の電気的構成を示している。図12に示すアップダウンカウンタ54は第4実施形態のアップダウンカウンタ47に代えて構成されている。アップダウンカウンタ54は、反転ゲート49および減算器52と共に、2つのアップカウンタ55aおよび55bを備える。すなわち、第4実施形態のアップカウンタ48aおよびアップカウンタ48bに代えて、本実施形態では、アップカウンタ55aおよび55bを具備する。アップカウンタ55aおよび55bは、それぞれ例えばJKフリップフロップなどのフリップフロップを連結して構成されている。位相比較部53がこのように構成されていても前述実施形態と同様の作用効果が得られる。第6実施形態図13a~図13cおよび図14は、本発明の第6実施形態を示すもので、第1実施形態と異なるところは、位相補正部の減算器25第1減算器に相当および除算器26第1除算器に相当が演算許可/演算停止の切換可能に構成されているところにある。特に、減算器25および除算器26が、立上りゼロクロス検出回路29が検出する立上りゼロクロス検出信号の無効期間ロウ期間にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。図13aは、図3に代わる位相補正部のブロック構成を概略的に示している。この図13aに示すように、位相補正部17に代わる位相補正部17aは、遅延器24、減算器25、除算器26、乗算器27、サンプルホールド回路28、立上りゼロクロス検出回路29と共に、固定値設定器としてデータマスク回路56~58を追加して組み合わせたハードウェアにより構成されている。前述実施形態で説明したように、位相補正部17aは、ゼロクロス前後のAD変換器16のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出するが、このゼロクロス前後のAD変換器16のサンプリング値を取得し位相値を算出する間以外の期間は演算機能が不要となるため、データマスク回路56~58を設けることで減算器25および除算器26の演算機能を停止させている。データマスク回路56~58のそれぞれの構成例を図13bまたは図13cに示している。データマスク回路56~58は、図13bに示すようにANDゲート59によって構成しても良いし、図13cに示すようにNOTゲート60およびORゲート61を組み合わせて構成しても良い。図13bに示す回路例を適用したとき、立上りゼロクロス検出回路29の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路29の出力がロウであるときには、データマスク回路56~58の出力をロウに固定マスクできる。図13cに示す回路例を適用したとき、立上りゼロクロス検出回路29の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路29の出力がロウであるときには、データマスク回路56~58の出力をハイに固定マスクできる。したがって、図14のタイミングチャートに示すように、モニタ信号のサンプリング値が負から正になったときには、符号情報が負から正に切換わり、立上りゼロクロス検出回路29の出力がハイとなるため、データマスク回路56~58は、入力データをマスクすることなく、減算器25および除算器26にそれぞれ入力データを与える。しかし、それ以外の期間立上りゼロクロス検出回路29の出力のロウ期間では、データマスク回路56~58は入力データをマスクすることになるため、データマスク回路56~58は減算器25および除算器26にそれぞれ固定値を与える。減算器25および除算器26は、それぞれ複数のスイッチング素子を組み合わせて構成され、これらの演算器は多数のスイッチング素子をオンオフ切換えすることで演算処理しているが、演算処理するとスイッチング損失が増加する。したがって、減算器25、除算器26に固定値が与えられている間は、スイッチング素子をオンオフ切換えすることがなくなるためスイッチング損失も発生しない図14の低消費電力期間参照。これにより、低消費電力期間において、減算器25および除算器26が演算処理することがなくなり消費電力を低減できる。図14に示すように、減算器25および除算器26は、モニタ信号の一周期に一回演算処理するのみであるため消費電力を低減できる。第7実施形態図15および図16は、本発明の第7実施形態を示すもので、第1実施形態と異なるところは、位相補正部の減算器25第1減算器に相当および除算器26第1除算器に相当が演算停止対象とされており、演算許可/演算停止の切換可能に構成されているところにある。特に、減算器25および除算器26が、クロック生成部18が生成する符号クロックCLK1のロウ期間符号情報の負期間にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。図15は、図3に代わる位相補正部のブロック構成を概略的に示している。前述実施形態と同様に、位相補正部17aにはデータマスク回路56~58が設けられており、これらのデータマスク回路56~58には、クロック生成部18が生成した符号クロックCLK1がマスク信号として与えられている。図16のタイミングチャートに示すように、クロック生成部18が符号クロックCLK1をハイ出力している間、各データマスク回路56~58は入力データをそのまま減算器25および除算器26に与える。しかし、クロック生成部18が符号クロックCLK1をロウ出力している間は、各データマスク回路56~58は入力データをマスクして固定値を減算器25および除算器26に与える。したがって、減算器25および除算器26に固定値が与えられている間、前述実施形態と同様に消費電力を低減できる。第8実施形態図17は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、第2実施形態で説明した加算器40第2加算器に相当および除算器41第2除算器に相当を演算停止対象とし、第6実施形態または第7実施形態の特徴を適用したところにある。前述実施形態と同一または類似部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明を行う。図17は、図9に代わる位相補正部のブロック構成を概略的に示している。この図17に示すように、位相補正部37に代わる位相補正部37aは、絶対値演算器38、遅延器39、加算器40、除算器41、乗算器42と共に、固定値設定器としてデータマスク回路62~64を追加して組み合わせたハードウェアにより構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。データマスク回路62~64は、それぞれ、前述実施形態で説明したデータマスク回路56~58と同様の回路で構成されており、これらのデータマスク回路62~64は、低消費電力制御信号に応じた入力データをマスクし、加算器40および除算器41に出力する。この低消費電力制御信号は、第6実施形態に示したように、立上りゼロクロス検出回路29の出力であっても良いし、第7実施形態に示したように、クロック生成部18の符号クロックCLK1の出力であっても良い。すなわち、第6実施形態で説明したように、立上りゼロクロス検出回路29の立上りゼロクロス検出信号がハイ期間のとき、データマスク回路62~64が入力データをそのまま加算器40および除算器41に出力し、ゼロクロス検出信号がロウ期間のとき、データマスク回路62~64が入力データをマスクして固定値を加算器40および除算器41に出力する。この場合、前述説明と同様に低消費電力化を図ることができる。また、第7実施形態で説明したように、クロック生成部18の符号クロックCLK1の出力がハイ期間のとき、データマスク回路62~64が入力データをそのまま加算器40および除算器41に出力し、符号クロックCLK1の出力がロウ期間のとき、データマスク回路62~64が入力データをマスクして固定値を加算器40および除算器41に出力する。この場合も同様に低消費電力化を図ることができる。他の実施形態本発明は、前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。振動型角速度センサ10としては、セラミック音叉型、シリコン音叉型、容量式等の何れに適用しても良い。アップダウンカウンタ36、44、47、54は、それぞれダウンカウントしてからカウント転換タイミングにてアップカウントを開始する形態を示したが、アップカウントしてからカウント転換タイミングにてダウンカウントを開始する形態に適用しても良い。前述実施形態では、位相同期回路13は全ての構成要素をデジタルブロックにより構成した実施形態を示したが、一部アナログブロックで構成しても良い。例えば、ループフィルタ21をアナログローパスフィルタにしても良く、DCO22をVCOとしても良い。このような場合、D/A変換器、A/D変換器などを別途挿入して構成しても良い。第6実施形態、第7実施形態では、減算器25および除算器26が演算停止対象として構成され演算許可/演算停止の切換可能に構成された実施形態を示したが、何れか一方のみが切換えできるように構成されていても良く、また、その他の演算器例えば乗算器27などが演算停止機能を備えていても良い。同様に、第8実施形態では、加算器40および除算器41が演算許可/演算停止の切換可能に構成されている実施形態を示したが、何れか一方のみで切換えできるように構成されていても良く、また、その他の演算器例えば乗算器42などが演算停止機能を備えていても良い。また、特に第1実施形態において、減算器25、除算器26、乗算器27がクロックに同期してデータを保持する構成であるとき、減算器25、除算器26、乗算器27の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。前述実施形態の特に第2実施形態でも同様に、加算器40、除算器41、乗算器42がクロックに同期してデータを保持する構成であるとき、加算器40、除算器41、乗算器42の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。このような場合、演算器の動作クロックによって動作するトランジスタのオンオフ時スイッチング損失を低減でき、演算停止中における消費電力を低減できる。"