半導体基板にMISFETが形成される第1領域と、前記MISFETのゲート電極が電気的に接続する配線が形成される第2領域とを有する半導体装置であって、前記半導体基板上に形成された第1導電型の第1半導体層と、前記第1半導体層上に形成された、前記第1導電型とは逆の導電型である第2導電型の第2半導体層と、前記第1領域の前記第2半導体層を貫通するように形成された第1溝部と、前記第2領域の前記第2半導体層を貫通するように形成された第2溝部と、前記第1領域において、前記第1溝部内に形成された第1絶縁膜と、前記第2領域において、前記第2溝部内に形成され、且つ、前記第2溝部外の前記第2半導体層上に形成された前記第1絶縁膜と、前記第1領域において、前記第1絶縁膜を介して前記第1溝部内に埋め込まれて形成された第1導電性膜と、前記第2領域において、前記第1絶縁膜を介して前記第2溝部内に埋め込まれて形成され、且つ、前記第2溝部外の前記第1絶縁膜上に形成された前記第1導電性膜と、前記第1領域において、前記第1溝部と隣接する位置の前記第2半導体層に形成された前記第1導電型の第3半導体層と、前記第2領域において、前記第1導電性膜上に形成された第2絶縁膜と、前記第2領域において、前記第1導電性膜に達するように前記第2絶縁膜に形成された第1開口部と、を有し、前記第1領域における前記第1導電性膜は前記MISFETのゲート電極を構成しており、前記第2領域における前記第1導電性膜は前記MISFETのゲート電極が電気的に接続する配線を構成しており、前記第1領域において、前記第1溝部内に埋め込まれた前記第1導電性膜は、その表面が前記第2半導体層の表面よりも低い位置になるように形成されており、前記第1領域において、前記第2絶縁膜が前記第1溝部内を埋め込むように、前記第1導電性膜上に形成されており、前記第2領域において、前記第2溝部外に形成された前記第1導電性膜には、第3溝部が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1領域において、前記第1半導体層を前記MISFETのドレインとし、前記第2半導体層を前記MISFETのチャネルとし、前記第3半導体層を前記MISFETのソースとすることを特徴とする半導体装置。請求項1または2に記載の半導体装置において、前記第1領域において、前記第3半導体層と電気的に接し、前記第1導電性膜とは電気的に接しないように、前記第3半導体層上および前記第2絶縁膜上に第1配線が形成されており、前記第2領域において、前記第1導電性膜と電気的に接するように、前記第1開口部内および前記第1開口部外の前記第2絶縁膜上に第2配線が形成されていることを特徴とする半導体装置。請求項1~3の何れか1項に記載の半導体装置において、前記第1領域において、前記第2絶縁膜は前記第1溝部内に形成されており、前記第1溝部外には形成されていないことを特徴とする半導体装置。請求項1~4の何れか1項に記載の半導体装置において、平面形状において、前記第1開口部は前記第3溝部よりも前記第1領域に近い位置に形成されていることを特徴とする半導体装置。請求項5に記載の半導体装置において、平面形状において、前記第3溝部が延在する方向は、前記第1開口部が延在する方向と垂直な方向であることを特徴とする半導体装置。請求項5に記載の半導体装置において、平面形状において、前記第3溝部はその周りを前記第1導電性膜に囲まれるように形成されていることを特徴とする半導体装置。請求項7に記載の半導体装置において、平面形状において、前記第3溝部は円形状であることを特徴とする半導体装置。請求項7に記載の半導体装置において、平面形状において、前記第3溝部は長方形状であることを特徴とする半導体装置。請求項1~9の何れか1項に記載の半導体装置において、前記第1導電性膜は多結晶シリコン膜であることを特徴とする半導体装置。請求項1~10の何れか1項に記載の半導体装置において、前記第2絶縁膜は酸化シリコン膜であることを特徴とする半導体装置。数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。中でもパワーMISFETにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ溝ゲート型やプレーナゲート型といった構造に分類される。このようなパワーMISFETにおいては、大きな電力を得るために、たとえば微細なパターンのMISFETを多数個たとえば数万個並列に接続した構造が採用されている。本発明者らは、パワーMISFETのオン抵抗を低減する技術について検討している。オン抵抗を低減することにより、大電流を得ることができるからである。また、本発明者らは、パワーMISFETが形成された半導体チップ以下、単にチップと記すを小型化する技術についても検討している。オン抵抗を低減するためには、単位面積当たりのチャネル幅を長くする必要がある。そこで、本発明者らは、トレンチゲート型構造を採用し、さらにゲート部が形成される溝の幅を小さくすることによって、単位面積当たりのチャネル幅を長くする技術を検討している。その溝の幅を狭くすることによって、チップの小型化も実現可能となり、隣接する溝の間隔も可能な限り狭くすることによって更なるチップの小型化も実現可能となる。ここで本発明者らは、上記トレンチゲート型構造のパワーMISFETを製造するに当って以下のような課題が存在することを見出した。すなわち、本発明者らが検討したトレンチゲート型構造のパワーMISFETの製造工程は、以下のような工程を含む。まず、図21に示すように、半導体基板以下、単に基板と記す101の主面素子形成面に溝102、103を形成した後、溝102内にゲート電極104を形成し、溝103内にゲート配線105を形成する。ゲート電極104とゲート配線105とは一体に形成され、ゲート配線105の一部は、溝103の外部に延在するようにパターニングされる。その後、基板101上に層間絶縁膜106を堆積する。層間絶縁膜106は、ゲート電極104が形成されているセル領域においてゲート電極104上の溝102を埋め込むことから、セル領域における膜厚TCは、それ以外の領域における膜厚TLに比べて薄くなる。次いで、その層間絶縁膜106をパターニングすることによって、セル領域上溝102内は除くの層間絶縁膜106を除去し、溝103外へ延在しているゲート配線105上の層間絶縁膜106にゲート配線105に達する開口部107を形成する図22参照。溝102内に残った層間絶縁膜106は、後の工程で溝102の上部に形成される配線とゲート電極104とを絶縁する機能を有する。この時、層間絶縁膜106は、セル領域における膜厚TCがそれ以外の領域における膜厚TLに比べて薄くなっていることから、開口部107が完全に開孔するまでエッチングを施すと、溝102内に残る層間絶縁膜106の膜厚TGがオーバーエッチングされ所望のゲート耐圧を保つには不十分となってしまう課題が存在する。逆に、溝102内に残る層間絶縁膜106の膜厚TGを所望のゲート耐圧を保つのに十分な膜厚とすると、開口部107がゲート配線105まで達しなくなってしまう課題が存在する。本発明者らは、上記の課題を解決するために、ゲート電極104の上面を低くし、溝102内に残る層間絶縁膜106の膜厚を十分確保する方法について検討した。しかしながら、ゲート電極104の上面を溝102の深さ方向に低くすると、ソース半導体層110を深くする必要が生じる。ソース半導体層110を深くするとパンチスルー耐圧が低下してしまうのでチャネル半導体層108も深くする必要が生じる。チャネル半導体層108を深くするとそれを貫く溝102も深くする必要がある。溝102が深くなることにより、ゲートソース間の寄生容量が増加してしまうためスイッチング損失が増加してしまうという課題が生じる。また、溝102を深くすると浅いときに比べて深さばらつきが増えるため、溝102のうち、パワーMISFETのチャネルとなる半導体層108を突き抜けてドレインとなる半導体層109に達する部分が増える。それにより、ゲート電極104と半導体層109との間に生じるゲートドレイン間の寄生容量が増加し、パワーMISFETのスイッチング損失が増加してしまう課題も生じる。また、パワーMISFETのソースとなる半導体層110および前記半導体層108を深く形成するためには半導体層110および半導体層108を形成する不純物を拡散させるための熱処理に要する時間が増大し、半導体装置を製造するTATTurnAroundTimeが増加してしまう課題が生じる。また、溝102を深く形成しなければいけないことから、溝102の形状を制御することが困難になる上にエッチングに要する時間が増加し、半導体装置を製造するTATTurnAroundTimeが増加してしまう課題が生じる。本発明の目的は、寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーMISFETを製造できる技術を提供することにある。本発明の他の目的は、信頼性を向上できるパワーMISFETを製造できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体装置の製造方法は、a第1導電型の半導体基板の主面に第1導電型の第1半導体層を形成する工程、b前記半導体基板に前記第1導電型とは逆の極性の第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程、c前記半導体基板の主面において、第1領域に前記第2半導体層を貫通する第1溝部を形成し、第2領域に前記第2半導体層を貫通する第2溝部を形成する工程、d前記第1溝部内および前記第2溝部内に第1絶縁膜を形成する工程、e前記第1絶縁膜の存在下で前記半導体基板上に第1導電性膜を形成し、前記第1溝部および前記第2溝部を前記第1導電性膜で埋め込む工程、f前記第1導電性膜をパターニングし、前記第1領域においては前記第1溝部外の前記第1導電性膜と前記第1溝部の開口部から第1の深さ分だけの前記第1導電性膜とを除去し、前記第2領域においては前記第2溝部を埋め込み前記第2溝部外へ所定量延在する前記第1導電性膜を残し、前記前記第2領域において前記第2溝部外へ延在する前記第1導電性膜に第3溝部を形成する工程、g前記第1領域の前記第2半導体層に第1導電型の不純物を導入し、前記第1溝部と隣接する前記第2半導体層に第1導電型の第3半導体層を形成する工程、h前記f工程後、前記半導体基板上に前記第1溝部を埋め込む第2絶縁膜を形成する工程、i前記第2絶縁膜をパターニングし、前記第1領域においては前記第1溝部外の前記第2絶縁膜を除去し、前記第2領域においては前記第2絶縁膜に前記第2溝部外へ延在する前記第1導電性膜に達する第1開口部を形成する工程、j前記i工程後、前記第1領域の前記半導体基板上に前記第3半導体層と電気的に接続する第1配線を形成し、前記第2領域の前記半導体基板上に前記第1開口部下で前記第1導電性膜と電気的に接続する第2配線を形成する工程、を含み、前記第1領域にて、前記第1半導体層をドレインとし、前記第2半導体層をチャネルとし、前記第3半導体層をソースとするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーMISFETを製造できる。また、ゲート電極上に形成される層間絶縁膜は、十分なゲート耐圧を確保する膜厚で形成できることから、パワーMISFETの信頼性を向上できる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図においては、部材の位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1本実施の形態1の半導体装置は、たとえばpチャネル型のトレンチゲート型パワーMISFETを有するものである。このような本実施の形態1の半導体装置の製造方法を図1~図14を用いて工程順に説明する。まず、図1に示すように、p型第1導電型の不純物たとえばBホウ素が高濃度で導入されたp型単結晶シリコン基板1の表面主面に、p型単結晶シリコン基板1よりも低濃度であるp型の不純物たとえばBがドープされたp型単結晶シリコン層第1半導体層2をエピタキシャル成長させた半導体基板以下、単に基板というを準備する。この基板は、後の工程でパワーMISFETのゲート電極、ソースおよびドレインなどを含む活性セルが形成される活性セル領域第1領域ACA、パワーMISFETのゲート電極と電気的に接続する配線が形成されるゲート配線領域第2領域GLAおよびガードリング領域が形成されるターミネーション領域TNAを有している。p型単結晶シリコン基板1およびp型単結晶シリコン層2は、後の工程でパワーMISFETのドレイン領域となる。続いて、たとえばp型単結晶シリコン層2の表面主面を熱酸化することによって酸化シリコン膜3を形成する。次に、前記酸化シリコン膜3上に窒化シリコン膜図示は省略を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてその窒化シリコン膜をエッチングすることにより、その窒化シリコン膜をパターニングする。続いて、基板に熱酸化処理を施すことにより、フィールド絶縁膜4を形成する。次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてp型単結晶シリコン層2にn型第2導電型の不純物たとえばPリンを導入する。続いて、基板に熱処理を施すことにより、n型半導体領域第2半導体層5を形成する。後の工程でゲート電極が形成される活性セル領域ACAに形成されたn型半導体領域5は、本実施の形態1のパワーMISFETのチャネル領域となる。次に、基板上に酸化シリコン膜6を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてその酸化シリコン膜6および酸化シリコン膜3をエッチングすることにより、酸化シリコン膜6および酸化シリコン膜3をパターニングする。続いて、酸化シリコン膜6および酸化シリコン膜3をマスクとして基板をエッチングすることにより、活性セル領域ACAに溝部第1溝部7を形成し、ゲート配線領域GLAに溝部第2溝部8を形成する。溝部7は、溝部7が延在する方向第1方向と交差する方向の断面第1断面において複数配置されるように形成する。次に、エッチングにより酸化シリコン膜6、3を除去した後、図2に示すように、基板に熱酸化処理を施すことにより、膜厚70nm程度のゲート酸化膜第1絶縁膜9を形成する。続いて、CVDChemicalVaporDeposition法にて基板上に多結晶シリコン膜第1導電性膜10を堆積し、その多結晶シリコン膜10で溝部7、8を埋め込む。次いで、その多結晶シリコン膜10に、たとえばBホウ素を導入する。ここで、図3は次工程時における基板の要部平面図であり、図4および図5はそれぞれ図3中のA-A線およびB-B線に沿った断面図である。また、図4は、前工程の説明に用いた図2が示す断面と同じ断面を示している。なお、以降の工程を説明する各断面図において、Aの符号を付した図は図4と同じ断面を図示したものであり、Bの符号を付した図は図5と同じ断面を図示したものである。上記多結晶シリコン膜10を成膜した後、図3~図5に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略によってゲート配線領域GLAを覆い、そのフォトレジスト膜をマスクとして多結晶シリコン膜10をエッチングする。それにより、活性セル領域ACAにおいては、多結晶シリコン膜10を溝部7内にのみ残し、溝部7内にてその多結晶シリコン膜10からゲート電極11を形成することができる。ゲート配線領域GLAにおいては、多結晶シリコン膜10は溝部8内を埋め込み、一部が溝部8内から連続して溝部8の外部に残るようにパターニングされ、ゲート電極11と電気的に接続するゲート引き出し電極12が形成される。また、溝部8外のゲート引き出し電極12には、ゲート引き出し電極12の端部から延在するスリット第3溝部14が形成される。このスリット14が延在する方向を溝部7、8が延在する方向ゲート引き出し電極12が延在する方向と交差する方向とすることにより、ゲート引き出し電極12がスリット14によって分断されてしまう不具合を防ぐことができる。ターミネーション領域TNAでは、多結晶シリコン膜10は除去される。ところで、d1は溝部8外における多結晶シリコン膜10ゲート引き出し電極12の膜厚であり、d2は溝部7内の多結晶シリコン膜10がオーバーエッチングされた量、すなわち溝部7の開口部から溝部7内の多結晶シリコン膜10ゲート電極11の表面までの深さである。本実施の形態1においては、スリット14の体積とゲート電極11より上の溝部7の体積とが同じとなるように、スリット14の幅および配置される間隔を設定する。次に、図6に示すように、基板に熱処理を施すことにより、膜厚20nm程度の酸化シリコン膜15を形成する。この時、溝部7付近を拡大した図7に示すように、溝部7の開口部からゲート電極11の表面までの側壁7Aにおいては、ゲート酸化膜9と酸化シリコン膜15とが二重に重なった状態で成膜される。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてn型半導体領域5にp型の不純物たとえばBF2二フッ化ホウ素を導入することにより、活性セル領域ACAのn型半導体領域5にp型半導体領域第3半導体層16を形成し、ターミネーション領域TNAにp型ガードリング領域17を形成する。p型半導体領域16は、本実施の形態1のトレンチゲート型パワーMISFETのソースとなる。p型ガードリング領域17は、平面において活性セル領域ACAおよびゲート配線領域GLAを取り囲むように形成される。このp型の不純物を導入する工程時には、前述したように、溝部7の開口部からゲート電極11の表面までの側壁には、ゲート酸化膜9と酸化シリコン膜15との二重の酸化シリコン膜が成膜されている。それにより、p型の不純物が溝部7の側壁からn型半導体領域5に導入されてしまうことを防ぎ、p型半導体領域16の濃度プロファイルを最適化することが可能となる。すなわち、所望の形成範囲のp型半導体領域16の下部に望ましくないp型半導体領域16A図7参照が形成されてしまう不具合を未然に防ぐことが可能となる。また、p型の不純物が溝部7の側壁からゲート電極11に導入されてしまうことも防ぎ、ゲート耐圧を確保することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてn型半導体領域5にn型の不純物たとえばPリンを導入することにより、活性セル領域ACAのn型半導体領域5にn型半導体領域18を形成する。次に、図8および図9に示すように、CVD法で基板上に膜厚900Å~1100Å程度の酸化シリコン膜19を堆積する。続いて、CVD法で酸化シリコン膜第2絶縁膜19上に膜厚4000Å~5000Å程度のBPSGBoroPhosphoSilicateGlass膜第2絶縁膜20を堆積する。続いて、基板に900°C程度の熱処理を施すことにより、BPSG膜20を流動化させ、BPSG膜20の表面の段差を緩和する。ここで、BPSG膜20はゲート電極11上の溝部7内へ流れ込むため、溝部8外のゲート引き出し電極12にスリット14図3および図5も参照が形成されていない場合には、活性領セル域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1は、その流れ込んだ分だけ他の領域、たとえばゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1より薄くなる。一方、本実施の形態1では、スリット14が形成されていることから、BPSG膜20はこのスリット14に流れ込む。それにより、たとえばゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1を活性セル領域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1以下とすることが可能となる。これら各領域における酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚と工程との関係については、次工程を説明する際にさらに詳しく説明する。次に、図10~図12に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしたエッチングにより、BPSG膜20、酸化シリコン膜19および酸化シリコン膜15をパターニングする。それにより、活性セル領域ACAにおいては、BPSG膜20、酸化シリコン膜19および酸化シリコン膜15がエッチバックされることになり、溝部7外のBPSG膜20、酸化シリコン膜19および酸化シリコン膜15は除去され、溝部7内にはそれらが所定量残される。ゲート配線領域GLAにおいては、溝部7外のBPSG膜20、酸化シリコン膜19および酸化シリコン膜15にゲート引き出し電極12に達する開口部第1開口部21が形成される。ターミネーション領域TNAにおいては、p型ガードリング領域に達する開口部22が形成される。ところで、前述したようにスリット14が形成されていない場合には、活性セル領域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1は、ゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1より薄くなる。そのため、BPSG膜20、酸化シリコン膜19および酸化シリコン膜15をエッチングし、開口部21が完全にゲート引き出し電極12に達した時点において、ゲート電極11上のBPSG膜20、酸化シリコン膜19および酸化シリコン膜15の総膜厚が、所望のゲート耐圧を保つのに不十分となってしまう場合がある。一方、図8を用いて前述したように、本実施の形態1では、ゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1を活性セル領域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1以下とすることができる。そのような酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1、TL1とすることにより、BPSG膜20、酸化シリコン膜19および酸化シリコン膜15のパターニング時には、開口部21が完全にゲート引き出し電極12に達した時点でも、溝部7内の酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20はエッチバックされることなく、溝部7内を完全に埋め込むように残すことができる。開口部21が完全にゲート引き出し電極12に達した後は、溝部7内の酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TG1が所望の膜厚となるまでエッチバックを進める。それにより、本実施の形態1のトレンチゲート型パワーMISFETにおいては、所望のゲート耐圧を確保することが可能となる。また、溝部7の開口部から溝部7内のゲート電極11の表面までの深さd2図4参照が、溝部8外におけるゲート引き出し電極12の膜厚d1図4参照と等しい場合には、スリット14の幅およびスリット14が配置される間隔を適当に設定し、たとえば溝部7とスリット14の幅とが同じ寸法となり、隣接する溝部7間の間隔と隣接するスリット14間の間隔とが同じ寸法となるようにすることにより、ゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1を活性セル領域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1と同等とすることができる。さらに、溝部8外におけるゲート引き出し電極12の膜厚d1図4参照が、溝部7の開口部から溝部7内のゲート電極11の表面までの深さd2図4参照より厚くなるように設定すれば、ゲート配線領域GLAにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TL1を活性セル領域ACA溝部7内を除くにおける酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TC1以下とすることができる。また、本発明者らは、スリット14を形成しなくともゲート電極11の上面を溝部7の深さ方向に低くすることにより、開口部21が完全にゲート引き出し電極12に達した時点でも、溝部7内の酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TG1を所望のゲート耐圧を確保するのに十分な膜厚とすることができる技術について検討した。しかしながら、ゲート電極11の上面を溝部7の深さ方向に低くすると、ソースとなるp型半導体領域16を深くする必要が生じる。ソースを深くするとパンチスルー耐圧が低下してしまうのでチャネルとなるn型半導体領域5も深くする必要が生じる。チャネルとなるn型半導体領域5を深くするとそれを貫く溝7も深くする必要がある。溝7が深くなることにより、ゲートソース間の寄生容量が増加してしまうためスイッチング損失が増加してしまうという不具合が生じる。また、溝7を深くすると浅いときに比べて深さばらつきが増えるため、溝部7のうち、トレンチゲート型パワーMISFETのチャネルとなるn型半導体領域5を突き抜けてドレインとなるp型単結晶シリコン層2に達する部分が増える。それにより、ゲート電極11とp型単結晶シリコン層2との間に生じるゲートドレイン間の寄生容量が増加し、トレンチゲート型パワーMISFETのスイッチング損失が増加してしまう不具合が生じる。また、トレンチゲート型パワーMISFETのソースとなるp型半導体領域16および前記n型半導体領域5を深く形成するためにはp型半導体領域16およびn型半導体領域5を形成する不純物を拡散させるための熱処理に要する時間が増大し、半導体装置を製造するTATTurnAroundTimeが増加してしまう不具合が生じる。また、溝部7を深く形成しなければいけないことから、溝部7の形状を制御することが困難になる上にエッチングに要する時間が増加し、半導体装置を製造するTATTurnAroundTimeが増加してしまう不具合が生じる。一方、本実施の形態1によれば、溝部7を深く形成しなくとも、溝部7内の酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TG1を所望のゲート耐圧を確保するのに十分な膜厚とすることができるので、これらの不具合を解消することができる。また、本実施の形態1を適用しても、スリット14の形成は、多結晶シリコン10を成膜した後、フォトリソグラフィ技術によって、ゲート配線領域GLA及びゲート電極11以外の部分と同時に除去できるので、プロセス工程が増えることはない。次に、図13および図14に示すように、基板上にバリア導体膜として、たとえばスパッタリング法で膜厚1000Å~2200Å程度のTiWチタンタングステン膜23を堆積した後、基板に熱処理を施す。続いて、そのTiW膜23上に、たとえばスパッタリング法にて膜厚26000Å~55000Å程度のAlアルミニウム膜24を堆積する。バリア導体膜は、Alと基板Siとが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態1において、Al膜は、Alを主成分とする膜を意味し、他の金属等を含有していてもよい。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのTiW膜23およびAl膜24をエッチングすることにより、ゲート引き出し電極12と電気的に接続するゲート配線第2配線25、パワーMISFETのソース領域となるp型半導体領域16と電気的に接続するソースパッドソース電極第1配線26、p型ガードリング領域17と電気的に接続する配線27、およびゲート配線25と電気的に接続するゲートパッドゲート電極を形成する。なお、そのゲートパッドは、図13および図14では図示されない領域に形成される。図示は省略するが、上記ゲート配線25、ソースパッド26、配線27およびゲートパッドを形成した後、基板の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲートパッドおよびソースパッド26上のポリイミド樹脂膜を除去し、開口部を形成する。次いで、基板の表面をテープ等で保護した後、保護面を下側とし、p型単結晶シリコン基板1の裏面を研削する。上記テープを剥がした後、p型単結晶シリコン基板1の裏面上に、導電性膜として、たとえばTiチタン膜、Niニッケル膜およびAu金膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレインp型単結晶シリコン基板1およびp型単結晶シリコン層2の引出し電極ドレイン電極となる。続いて、上記ポリイミド樹脂膜に形成した開口部上に、たとえばAu等よりなるバンプ電極を形成した後、ウエハ状態の基板を、たとえば分割領域図示は省略に沿ってダイシングし、個々のチップへと分割する。その後、個々のチップを、たとえば外部端子を有するリードフレーム実装板上に搭載し樹脂等で封止実装し、本実施の形態1の半導体装置を製造する。実施の形態2本実施の形態2の半導体装置は、前記実施の形態1の半導体装置と同様に、たとえばpチャネル型のパワーMISFETを有するものである。この本実施の形態2の半導体装置の製造方法について図15および図16を用いて説明する。本実施の形態2の半導体装置の製造工程は、前記実施の形態1においてBPSG膜20を成膜した工程図8および図9参照までは同様であるが、ゲート引き出し電極12にスリット14図3および図5参照は形成しない。その後、図15に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜R1によって基板上のゲート配線領域GLAおよびターミネーション領域TNAを覆い、活性セル領域ACAのBPSG膜20、酸化シリコン膜19および酸化シリコン膜15をエッチングする。それにより、活性セル領域ACAにおいては、溝部7外のBPSG膜20、酸化シリコン膜19および酸化シリコン膜15を除去し、溝部7内においては酸化シリコン膜15、酸化シリコン膜19およびBPSG膜20の総膜厚TG1を所望の膜厚とする。次に、上記フォトレジスト膜R1を除去した後、図16に示すように、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜R2によって基板上の開口部21、22が形成される領域以外の領域を覆い、BPSG膜20、酸化シリコン膜19および酸化シリコン膜15をエッチングする。それにより、溝部7内のBPSG膜20および酸化シリコン膜19を目減りさせることなく開口部21、22を形成することができる。すなわち、本実施の形態2のトレンチゲート型パワーMISFETにおいても、所望のゲート耐圧を確保することが可能となる。その後、前記実施の形態1にて図13および図14を用いて説明した工程と同様の工程を経ることにより、本実施の形態2の半導体装置を製造する。上記のような本実施の形態2によっても、前記実施の形態1と同様の効果を得ることができる。実施の形態3本実施の形態3の半導体装置は、前記実施の形態1、2の半導体装置と同様に、たとえばpチャネル型のパワーMISFETを有するものである。この本実施の形態3の半導体装置の製造方法について図17および図18を用いて説明する。本実施の形態3の半導体装置の製造工程は、前記実施の形態1においてBPSG膜20を成膜した工程図8および図9参照までは同様であるが、ゲート引き出し電極12にスリット14図3および図5参照は形成しない。その後、図17に示すように、BPSG膜20および酸化シリコン膜19をエッチバックし、溝部7外のBPSG膜20および酸化シリコン膜19を除去する。ここで、溝部7内に残ったBPSG膜20、酸化シリコン膜19および酸化シリコン膜15の総膜厚を確認する。続いて、図18に示すように、基板上に酸化シリコン膜19と同様の酸化シリコン膜第2絶縁膜、第3絶縁膜19AおよびBPSG膜20と同様のBPSG膜第2絶縁膜、第3絶縁膜20Aを順次堆積し、基板に熱処理を施してBPSG膜20Aを流動化させる。この時、BPSG膜20および酸化シリコン膜19をエッチバックした際に、溝部7内に残ったBPSG膜20、酸化シリコン膜19および酸化シリコン膜15の総膜厚が、所望のゲート耐圧を確保するのに十分であった場合には、BPSG膜20A、酸化シリコン膜19Aおよび酸化シリコン膜15をエッチングして開口部21、22を形成し、その後、前記実施の形態1にて図13および図14を用いて説明した工程と同様の工程を経ることにより、本実施の形態3の半導体装置を製造する。一方、BPSG膜20および酸化シリコン膜19をエッチバックした際に、溝部7内に残ったBPSG膜20、酸化シリコン膜19および酸化シリコン膜15の総膜厚が、所望のゲート耐圧を確保するのに十分でない場合には、BPSG膜20Aおよび酸化シリコン膜19Aをエッチバックし、溝部7外のBPSG膜20Aおよび酸化シリコン膜19Aを除去する。ここで、溝部7内に残ったBPSG膜20、20A、酸化シリコン膜19、19Aおよび酸化シリコン膜15の総膜厚を確認し、所望のゲート耐圧を確保するのに十分でない場合には、十分な総膜厚となるまで、酸化シリコン膜19AおよびBPSG膜20Aを堆積する工程と、この積層膜をエッチバックする工程とを繰り返した後に開口部21、22を形成する。このような本実施の形態3のトレンチゲート型パワーMISFETにおいても、所望のゲート耐圧を確保することが可能となる。実施の形態4本実施の形態4の半導体装置は、前記実施の形態1~3の半導体装置と同様に、たとえばpチャネル型のパワーMISFETを有するものである。この本実施の形態4の半導体装置の製造方法について図19および図20を用いて説明する。本実施の形態4の半導体装置の製造工程は、前記実施の形態1の半導体装置の製造工程とほぼ同様であるが、図19に示すように、ゲート引き出し電極12に前記実施の形態1で形成したスリット14図3および図5参照の代わりに複数の平面円形の開口部第3溝部14Aを形成する。この開口部14Aの開口径は、スリット14の幅と同程度とすることを例示できる。スリット14の代わりに平面円形の開口部14Aを形成することにより、後の工程で形成されるゲート配線25図13および図14参照とゲート引き出し電極12とが接触する面積を増加することができる。それにより、ゲート抵抗を低減することができる。また、図20に示すように、スリット14の代わりに、ゲート引き出し電極12の端部まで達していないスリット第3溝部14Bを形成してもよい。このように、平面で周囲をゲート引き出し電極12に囲まれたスリット14Bとすることにより、ゲート引き出し電極12は、電流経路と直行する方向での断面積を増加できるので、ゲート抵抗を低減することができる。また、この電流経路と直行する方向での断面積を増加できるという観点では、上記の平面円形の開口部14Aを形成した場合でも同様の効果を得ることをできる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、前記実施の形態では、トレンチゲート型パワーMISFETを含む半導体装置の製造工程について説明したが、同様に基板に形成された溝部内にゲート電極を有するIGBTInsulatedGateBipolarTransistorを含む半導体装置の製造工程に対しても同様の製造工程を適用することができる。