"複数の画素と、参照電圧を発生する電圧発生部と、一方向に沿って並んで配置され、前記複数の画素からそれぞれ出力される電圧を前記参照電圧とそれぞれ比較する複数の比較器と、前記電圧発生部が発生する前記参照電圧の変化に連動してカウントを行うカウンタと、前記カウンタに直列に接続され、各々は前記カウンタの出力を順次受ける複数のバッファ回路と、前記複数の比較器からそれぞれ出力されるトリガ信号に応じてその入力に入力される値を取り込む複数のラッチ回路と、前記複数のラッチ回路のそれぞれ入力に共通に接続される共通信号線と、前記複数のバッファ回路の出力にそれぞれ接続され、前記カウンタの出力を伝搬させる複数の信号線とを備え、前記複数の信号線の各々は、前記一方向に沿って延びるように配置され、前記カウンタの出力を伝搬する第1の信号線経路と、前記第1の信号線経路から分岐して設けられ、前記共通信号線に前記カウンタの出力を供給するための第2の信号線経路とを含む、固体撮像装置。前記第2の信号線経路上の信号をそれぞれ受けて前記共通信号線を駆動する複数のサブバッファ回路をさらに備える、請求項1に記載の固体撮像装置。前記複数のサブバッファ回路の各々は、互いに相補な相補信号を出力し、前記共通信号線は、前記相補信号のうちの一方で駆動され、前記固体撮像装置は、前記複数のラッチ回路に前記相補信号のうちの他方を伝達する他の信号線をさらに備える、請求項2に記載の固体撮像装置。前記サブバッファ回路は、前記相補信号を生成する第1および第2のサブローカルバッファ回路を有する、請求項3に記載の固体撮像装置。前記第1のサブローカルバッファ回路は、奇数個のインバータ回路を有し、前記第2のサブローカルバッファ回路は、偶数個のインバータ回路を有する、請求項4に記載の固体撮像装置。前記複数のバッファ回路は、直列に接続され、前記カウンタの出力を順次伝搬する複数のインバータ回路を含む、請求項1に記載の固体撮像装置。前記固体撮像装置は、前記複数のバッファ回路の前記カウンタの出力を伝達する経路の配線上に分散して接続される複数のスイッチ回路と、前記複数のスイッチ回路と接地ノードとの間に接続される複数のコンデンサとを備え、前記複数のスイッチ回路の各々は、個別に制御可能な制御信号によって制御される、請求項1に記載の固体撮像装置。前記複数のバッファ回路の各々は、前記カウンタ出力を波形整形する波形整形段と、前記波形整形段の入力と出力とにそれぞれ接続される第1および第2の配線を含み、前記第1の配線は、第1の幅を有する第1の部分と、前記第1の幅より小さい幅を有し、前記第1の部分に接続される第2の部分とを有し、前記第2の配線は、前記第1の幅を有する第3の部分と、前記第1の幅より小さい幅を有し、前記第3の部分に接続される第4の部分とを有し、前記第2の部分と前記第4の部分とは対向するように配置され、前記第2の部分と前記第4の部分との間に前記波形整形段が接続される、請求項1に記載の固体撮像装置。選択された行の画素の信号を垂直読出線を介して上記ADCが取り込み順次A/D変換する構成においては、ADCを含んだコラム回路を画素アレイの上下に配置する必要がある。たとえば、コラム回路を画素アレイの上下に配置することで、コラム回路の横幅を画素ピッチの2倍とすることができる。この場合には、たとえば画素サイズが5μmの場合、その2倍の10μmにADCなどの回路を収める必要がある。このため高速イメージセンサでは、図2に示すような列状に並べて複数のADCが配置されるようにレイアウト上の工夫などの様々な工夫がされている。ここで12bitのADCでは、4096回2の12乗回の処理でAD変換が完了する。この変換の1ステップ以下、1LSBLeastSignificantBitという。はたとえば250μVの微弱な振幅電圧となるため、レイアウト形状や何千コラムという個数の個体バラツキに起因する誤差が顕在化するコラム間精度誤差。たとえば、特定のコラムでADCのオフセットが5mVのばらつきが生じると、画像情報は25LSBの誤差を生じる。この誤差により、本来の輝度から大きくずれた画像出力が特定コラムのみ発生してしまう。また、このような多数並んだ回路の特性の誤差を全てなくすことは難しい。しかし、少しでもこの誤差を減少させるために様々な補正方法が考えられている特許文献1~特許文献3。特に、隣接コラム間の1LSB以下の誤差を減少することについては、特許文献1~特許文献3に開示されている技術では誤差を減少することができないという問題がある。本発明は、上記問題を解決するため、カウンタ信号の配線上に配置されるバッファ及びその配線の配置により画素の峡ピッチ化に対応することを目的とする。さらに隣接コラム間誤差を減少させる固体撮像装置を提供することを目的とする。この発明は、要約すれば、固体撮像装置であって、複数の画素と、参照電圧を発生する電圧発生部と、一方向に沿って並んで配置され、複数の画素からそれぞれ出力される電圧を参照電圧とそれぞれ比較する複数の比較器と、電圧発生部が発生する参照電圧の変化に連動してカウントを行なうカウンタと、カウンタに直列に接続され、各々はカウンタの出力を順次受ける複数のバッファ回路と、複数の比較器からそれぞれ出力されるトリガ信号に応じてその入力に入力される値を取り込む複数のラッチ回路と、複数のラッチ回路のそれぞれ入力に共通に接続される共通信号線と、複数のバッファ回路の出力にそれぞれ接続され、カウンタの出力を伝搬させる複数の信号線とを備える。複数の信号線の各々は、一方向に沿って延びるように配置され、カウンタの出力を伝搬する第1の信号線経路と、第1の信号線経路から分岐して設けられ、共通信号線にカウンタの出力を供給するための第2の信号線経路とを含む。本発明は、コラムADC内蔵イメージセンサにおいて、カウンタ信号グローバルバッファ前後の隣接間のラッチ回路に入力されるカウンタ信号同士とその反転信号配線同士をそれぞれ電気的に接続することで隣接コラム間遅延時間差を減少できる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[各実施の形態の固体撮像装置の共通する全体構成]図1は、固体撮像装置の全体構成を示すブロック図である。図1を参照して、この固体撮像装置10は、入力バッファ21と、制御回路24と、垂直スキャナV-Scanner25と、画素アレイ11と、ランプ波発生回路26と、PGAProgrammableGainAmplifier16と、コラムADC12と、水平スキャナH-Scanner14と、パラレル/シリアル変換器23と、出力バッファ22とを含む。ランプ波発生回路26として、たとえば、DACDigitalAnalogConverterを用いることが好ましい。PGA16およびコラムADC12は、画素アレイ11の列ごとに設けられる。画素アレイ11の偶数列0,2,4,...に対応するPGA16およびコラムADC12は、画素アレイの上側に配置され、画素アレイ11の奇数列1,3,5,...に対応するPGA16およびコラムADC12は、画素アレイの下側に配置される。水平スキャナ14およびランプ波発生回路26は、画素アレイの奇数列と偶数列に対して、それぞれ1個設けられている。入力バッファ21は、外部からのコマンドCommandおよび入力データInputを受付ける。制御回路24は、CMOSイメージセンサ全体の動作を制御する。垂直スキャナ25は、画素アレイ11内の行を選択する。画素アレイ11は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、撮像部として機能する。画素アレイ11は、垂直スキャナ25によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。PGA16は、垂直読出線を介して出力された各画素の信号を増幅して図3において説明するサンプルホールド回路18に出力する。コラムADC12は、PGA16でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。水平スキャナ14は、画素アレイ11の各列に対応するコラムADC12から出力されるデジタル信号を水平方向にパラレルに転送する。パラレル/シリアル変換器23は、水平スキャナ14によって転送されるパラレルデータをシリアルデータに変換して、出力バッファ22へ出力する。出力バッファ22は、外部へ出力データOutputを出力する。ランプ波発生回路26は、クロックに同期して階段状に変化するランプ電圧Vrampを発生する。図2は、図1に示す固体撮像装置10の画素アレイ11およびコラムADC12の部分を拡大した図である。図2を参照して、画素アレイ11の画素PXの2列に対して1個のコラム回路が設けられている。それぞれのコラム回路は、コラムADC12と、PGA16と、データラッチ/転送回路17とを含む。PGA16は、列方向の画素PXから順次送られてくる画素出力を増幅してADC12に出力する。コラムADC12は、PGA16から受けたアナログ信号をデジタル信号に変換してデータラッチ/転送回路17に出力する。データラッチ/転送回路17は、行方向の画素出力のデジタル値を順次シフトし、3000画素分のデジタル信号を外部に出力する。なお、画素アレイ11の上部にも同様の回路が配置される。デジタル信号の信号線上には、デジタル信号の波形を整形するために複数のグローバルバッファGB62Fが配置される。このグローバルバッファGB62Fとしてインバータやリピータインバータを2段にして直列接続させたものを利用するとよい。図3は、各画素信号をアナログデジタル変換する動作を説明するためのブロック図である。図3を参照して、垂直スキャナ25によって行選択された画素アレイ11内の画素PXの画素出力は、PGA16に送信される。PGA16は、列方向の画素PXから順次送られてくる画素出力を増幅してサンプルホールド回路18に出力する。サンプルホールド回路18は、画像出力をサンプルホールドする。サンプルホールド回路18が設けられていない場合、画像出力の時間変化がA/D変換に要する時間に比べて速い場合には、検出誤差が大きくなってしまう。サンプルホールド回路18を設けることによって、同一のタイミングでサンプリングされた信号に対してA/D変換を行なうことができる。比較器36は、一方向に沿って並んで配置され、サンプルホールド回路18からの出力信号と、ランプ波発生回路26によってクロックに同期して階段状に変化するランプ電圧Vrampとを受ける。サンプルホールド回路18からの出力信号とリファレンス電圧としてのランプ電圧Vrampとの比較を行ない、比較器36はラッチ回路80にグローバルカウンタ34から出力されたカウンタ信号を保持するためのトリガ信号CMPを出力する。ランプ波発生回路26に連動してカウントアップするグローバルカウンタ34からの出力信号であるカウンタ信号CNTの情報がラッチ回路80により保持される。カウンタ信号CNTの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTを伝搬される。この一方向とは、比較器36の配置されている方向であり、コラムADC12が配列されている方向であり、すなわちサンプルホールド回路18が配列されている方向であり、ラッチ回路80が配列されている方向を示す。また、ラッチ回路80は、マスタラッチ回路80AM-Latch80Aと、スレーブラッチ回路80BM-Latch80Bとを含む。水平スキャナ14は、ラッチ回路80から出力されるデジタル信号を水平方向にパラレルに転送する。図1のパラレル/シリアル変換器23は、水平スキャナ14によって転送されるパラレルデータをシリアルデータに変換して、出力バッファ22へ出力する。図4は、図3に示した画素PXの電気的等価回路を示す図である。画素PXは、光信号を電気信号に変換するフォトダイオード3と、転送制御線上の転送制御信号TXに従ってフォトダイオード3によって生成された電気信号を伝達する転送トランジスタ2と、リセット制御線上のリセット制御信号RXに従ってフローティングディフュージョン7を所定の電圧レベルにリセットするリセットトランジスタ1とを含む。さらに、画素PXは、フローティングディフュージョン7上の信号電位に従って電源ノード上の電源電圧VDDをソースフォロアモードで伝達するソースフォロアトランジスタ4と、行選択制御線上の行選択信号SLに従ってソースフォロアトランジスタ4により伝達された信号を垂直読出線9上に伝達する行選択トランジスタ5とを含む。リセットトランジスタ1,転送トランジスタ2,ソースフォロアトランジスタ4および行選択トランジスタ5は、一例として、NチャネルMOSトランジスタで構成される。図5は、図3に示すADC12を構成する積分型ADCの構成例とその動作を説明するための図である。図5aに示すように、積分型ADCは比較器36によって構成され、画素出力をサンプルホールド回路18信号電圧として受け、リファレンス電圧としてランプ波発生回路26によって階段状に変化するランプ電圧Vrampと比較することによりAD変換を行なう。積分型ADCにおいては、初期設定時にカウンタの値をクリアした後、カウンタのカウントアップを開始する。図5bに示すように、リファレンス電圧を最小電圧または最大電圧から1LSBずつ変化させて、階段状に上昇または下降させる。比較器36は、信号電圧とリファレンス電圧との比較を行ない、比較結果が反転したときのカウンタの値をデジタル値とする。積分型ADCにおいては、このような比較方法をとるため、NをADC分解能とするとAD変換には2N2のN乗に比例した時間が必要になる。コラムADC12の構成として、積分型ADCを説明したが、サブレンジ方式のADCの構成をとってもよい。図6は、サブレンジ式のADCの構成の一例を概略的に示す回路図である。図6では、電荷比較方式のサブレンジ型のADCが一例として示される。サブレンジ型のADCでは、AD変換ステージが、CoarseとFineの2段階に分けられる。AD変換の方式は、リアルタイム処理が可能な変換速度を有するとともに、図2に示した細長い矩形の領域に形成可能なものであれば、図6に示す方式に限られない。図6において、サブレンジ式のADCは、スイッチ31およびスイッチ33と、比較器36と、コンデンサC3およびコンデンサC41~コンデンサC48と、スイッチ51~53とを含む。比較器36の正入力には、PGA16から出力された光信号および暗信号がスイッチ31を介して与えられる。比較器36の負入力には、比較器36の出力がスイッチ33を介して接続されるとともに、暗信号を保持するためのコンデンサC3が接続される。比較器36は、動作モードとして、正入力および負入力に与えられた信号を比較する比較モードと、正入力および負入力に与えられた信号を差動増幅する差動増幅モードとを有する。コンデンサC41~コンデンサC48は等しい電気容量を有しており、一端がノードvcmと容量結合されている。これらのコンデンサの他端に接続されるスイッチ51,スイッチ52を順次切替えることにより、コンデンサC41~コンデンサC48の他端の電位をvrefpたとえば、2.0Vからvrefnたとえば、1.0Vに順次変化させて、ノードvcmの電位が8つのレンジのどこに属するかを判定する。初期状態では、コンデンサ41~コンデンサ48にそれぞれ接続されるスイッチ51がオン状態であり、スイッチ52および53がオフ状態である。まず、スイッチ31および34がオン状態になるとともに、比較器36が差動増幅モードに設定される。この状態で暗信号がPGA16に入力されることによって、コンデンサC3に暗信号が保持される。次に、スイッチ33がオフ状態になり、比較器36が比較モードに設定される。その後、スイッチ31がオン状態となるとともに光信号がPGA16に入力されることによって、増幅された光信号がノードvcmに保持される。その後、スイッチ31がオフ状態になることよってサンプルホールドが完了する。コンデンサC41に接続されたスイッチ51がオン状態からオフ状態に変化するとともにスイッチ52がオフ状態からオン状態に変化する。これによって、ノードvcmと容量結合されたコンデンサC41の他端の電位がvrefpからvrefnに変化するので、ノードvcmの電位がvrefp-vrefn/8だけ下降する。以下同様に、コンデンサC42からコンデンサC48の順番で、順にスイッチ51およびスイッチ52のオンおよびオフの切替えが行なわれる。これによって、ノードvcmの電位がvrefp-vrefn/8ずつ下降する。比較器36の出力信号であるトリガ信号CMPがハイレベルからローレベルに変化した時点で、スイッチ51,スイッチ52のオンおよびオフの切替を終了する。ここで、図1の制御回路24内には図示はしていない3ビットカウンタが設けられ、その出力値がスイッチ51およびスイッチ52の切替に同期して変化する。具体的には、3ビットカウンタは、比較器36のトリガ信号CMPをモニターし、その値がハイレベルからローレベルに変化したときの3ビットカウンタの出力値を保持する。これにより、画素信号の上位の3ビットが決定することで、Coarse変換ステージが完了する。次のFine変換ステージでは、コンデンサ41~コンデンサ48に接続されたスイッチ51およびスイッチ52の開閉状態は、比較器36のトリガ信号CMPがハイレベルからローレベルに変化したときの状態がそのまま維持される。この状態で、コンデンサ41に接続されたスイッチ53がオフ状態からオン状態に変化するとともに、スイッチ53を介してコンデンサC41に与えるランプ電圧Vrampがvrefpvrefp-vrefn×256/2048に引き上げられる。同時に、制御回路24内に設けられた12ビットカウンタが10進数換算で0からカウントアップを開始する。それ以降、ランプ電圧Vrampをvrefn-vrefp-vrefn×256/2048までスロープ状に引き下げる。ランプ電圧Vrampの下降終了時点で、12ビットカウンタの値が10進数換算で2559となる。制御回路24の3ビットカウンタ図示せずは、比較器36のトリガ信号CMPをモニターし、その値がハイレベルからローレベルに変化したときの12ビットカウンタの出力値を保持する。Fine変換ステージの実質的な変換精度は11ビットであるが、vrefp-vrefn×256/2048だけ設定電圧範囲の上下にオーバーランさせているので、実際には12ビットのデジタルデータが得られる。以上で、オーバーレンジを含む画素信号の下位の12ビットが決定し、Fine変換ステージが完了する。[検討例]図7は、検討例のグローバルカウンタ34からのカウンタの出力1bit分がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。図7を参照して、グローバルカウンタ34からの出力信号であるカウンタ信号CNTの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTを伝搬される。この一方向とは、比較器36図示せずの配置されている方向であり、コラムADC12図示せずが配列されている方向であり、すなわちサンプルホールド回路18図示せずが配列されている方向であり、ラッチ回路80が配列されている方向を示す。この信号線経路上には、カウンタ信号CNTの波形を整形するためのグローバルバッファGB62-0,GB62-1,...以下総称してグローバルバッファGB62とも称する。が配置される。ラッチ回路80にカウンタ信号CNTを供給するための図示していないローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNTの信号線経路から分岐して設けられる。この分岐された信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64-0.0,LB64-0.1,...,LB64-0.N-1,64-1.0,...以下、総称してローカルバッファLB64とも称する。が配置される。ここで、ラッチ回路80は、1ビットのカウンタ信号ごとに約3000個の接続される。また、グローバルバッファGB62は、192コラムごとにカウンタ信号CNTの信号線経路上に1つずつ配置される。すなわち、1本のカウンタ信号CNT上に10~20個のグローバルバッファGB62が配置される。また、ローカルバッファLB64は、24個のラッチ回路80ごとにカウンタ信号CNTの信号線経路上から分岐した信号線経路上に配置される。なお、ローカルバッファLB64は、通常、カウンタ信号CNTの信号線経路上の直下またはその付近に配置される。また、図示はしていないが各ラッチ回路80には、トリガ信号CMTが与えられる。なお、カウンタ信号CNTとトリガ信号CMTとは、半導体チップ上の異なる配線レイヤで構成される。図8は、検討例のグローバルカウンタ34からのカウンタの出力Mbit分がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。なお、以下に説明する図8の構成は各実施の形態においても、ローカルカウンタ信号CNT_BUF反転信号CNT_BUF_Bの接続関係以外には共通に有している。図8を参照して、グローバルカウンタ34から、M本のカウンタ信号CNTと図5で説明した比較器36から出力されたn本のトリガ信号CMPとが配線される。カウンタ信号CNT<0>,CNT<1>,...,CNT<M-1>以下総称してカウンタ信号CNTとも称する。の信号線は他の信号線と比較して非常に長い。また、このカウンタ信号CNT<i>の信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTを伝搬される。この一方向とは、比較器36図示せずの配置されている方向であり、コラムADC12図示せずが配列されている方向であり、すなわちサンプルホールド回路18図示せずが配列されている方向であり、ラッチ回路が配列されている方向を示す。この信号線経路上には、カウンタ信号CNT<i>の波形を整形するためのグローバルバッファGB62.i-ji=0,1,...,M-1およびj=0,...が配置される。すなわちグローバルバッファGB62.i-jはカウンタ信号CNT<i>の信号線経路上に配置されたj番目のグローバルバッファを示す。グローバルバッファGB62.i-ji=0,1,...,M-1およびjは整数は、図7のローカルバッファLB64に対応する。ラッチ回路80にカウンタ信号CNT<i>を供給するためのローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNT<i>の信号線経路から分岐して設けられる。この分岐された信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64.i-j.ki=0,1,...,M-1およびj,k=0,...が配置される。すなわちローカルバッファLB64.i-j.kはカウンタ信号CNT<i>の信号線経路上に配置されたj番目のグローバルバッファの出力信号によって駆動されるk番目のローカルバッファを示す。ローカルバッファLB64.i-j.ki=0,1,...,M-1およびj,k=0,...は、図7のローカルバッファLB64に対応する。カウンタ信号CNT<i>の信号線経路は他の信号線と比較しても長いため波形を整形するために192コラムごとにグローバルバッファGB62.i-ji=0,1,...,M-1およびj=0,...がカウンタ信号CNT<i>の信号線経路上に配置される。また、ローカルバッファLB64.i-j.ki=0,1,...,M-1およびj,k=0,...は、カウンタ信号CNT<i>の信号線経路上から分岐された信号線上に配置され、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを生成する。ローカルバッファLB64.i-j.ki=0,1,...,M-1およびj,k=0,...は、通常、カウンタ信号CNT<i>の信号線経路上の直下またはその付近に配置される。グローバルカウンタ34の出力であるカウンタ信号CNT<0>~CNT<M-1>たとえば図3のカウンタは12ビット出力なのでM=12となる。について、カウンタ信号CNT<0>がカウンタの出力値のLSB最下位ビット側、カウンタ信号CNT<M-1>がカウンタの出力値のMSB最上位ビット側に相当する。ただし、これに限定されず、カウンタ信号CNT<M-1>をカウンタ出力値のLSBとし、カウンタ信号CNT<0>をカウンタの出力値のMSBとしてもよい。各カウンタの出力値は、各ローカルバッファLB64.i-j.ki=0,1,...,M-1およびj,k=0,...によって駆動されたローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bによってラッチ回路群80<0>,80<1>,...,80<M-1>に伝搬する。ここで、ローカルカウンタ信号CNT_BUF反転信号CNT_BUF_Bは、ローカルバッファLB64.i-j.kごとに設けられ、その信号線同士は互いに分離されている。また、各ビットに対応する複数のラッチ回路群80<0>,80<1>,...,80<M-1>の配置は、LSB側のラッチ回路80ほど比較器36図示せずの近くに配置されることが好ましい。具体的には、ラッチ回路群80<M-1>からラッチ回路群80<0>につれて比較器36に近づくように一列に配置されていることが好ましい。ローカルカウンタ信号CNT_BUFおよびその反転信号CNT_BUF_Bの出力データは、トリガ信号CMPによってラッチ回路80に保持され、信号CSLの制御により、出力バッファ22にデータが転送される。図9は検討例および各実施の形態に共通のラッチ回路80の詳細な回路図である。図9を参照して、ラッチ回路80は、マスタラッチ回路80Aとスレーブラッチ回路80Bと、ラッチ出力制御回路80Cとを含む。マスタラッチ回路80Aは、トリガ信号CMPをゲートに受けローカルカウンタ信号CNT_BUFをドレインに受けるNMOSトランジスタMT1と、トリガ信号CMPをゲートに受けローカルカウンタ信号CNT_BUFの反転信号CNT_BUF_Bをドレインに受けるNMOSトランジスタMT2と、ローカルカウンタ信号CNT_BUFおよびローカルカウンタ信号CNT_BUFの反転信号CNT_BUF_Bのデータを保持するための保持回路を構成するインバータMINV1、MINV2とを含む。マスタラッチ回路80Aは、さらに、MINV1の出力信号をゲートに受けソース電極が接地電位に接続されるNMOSトランジスタMT3と、MINV2の出力信号をゲートに受けソース電極が接地電位に接続されるNMOSトランジスタMT4とを含む。ローカルカウンタ信号CNT_BUFおよびその反転信号CNT_BUF_Bはトリガ信号CMPに制御され、トリガ信号CMPがHレベルになると、NMOSトランジスタMT1とNMOSトランジスタMT2とがON状態になり、ローカルカウンタ信号CNT_BUFの出力およびその反転信号CNT_BUF_Bの出力がマスタラッチ回路80Aに保持される。マスタラッチ回路80Aが保持するデータは、イネーブル信号ENにより、次段のスレーブラッチ回路80Bに転送される。このイネーブル信号ENは、グローバルカウンタ34によって全カウントが終了後に活性化され、スレーブラッチ回路80Bにデータが転送される。なお、スレーブラッチ回路80Bの回路構成は、マスタラッチ回路80Aと同一であるので、説明は繰り返さない。ラッチ出力制御回路80Cは、ゲートに信号CSLを受けスレーブラッチ回路80Bに保持されていたデータとその反転データの出力が供給されるノードがそれぞれドレインに接続されるNMOSトランジスタST5、NMOSトランジスタST6を含む。スレーブラッチ回路80Bに保持されているデータとその反転データとは、信号CSLの活性化により、信号DT、信号DBを通じて水平スキャナ14へ転送し、パラレル/シリアル変換器23にて変換され、外部に順次読み出される。図10は、検討例のグローバルカウンタ34からのカウンタの出力1ビット分がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。図7、図8において説明したことに加えて、ラッチ回路80にカウント値が伝搬するためにローカルバッファLB64ごとに対応するローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、カウンタ信号CNTの信号線経路から分岐して設けられる。具体的には、ローカルバッファLB64-0.0に対応するカウンタ信号CNTが供給されたローカルカウンタ信号CNT_BUF<0>の信号線が設けられ、ローカルバッファLB64-0.1に対応するカウンタ信号CNTが供給されたローカルカウンタ信号CNT_BUF<1>の信号線経路が設けられている。さらに、カウント値を供給するローカルカウンタ信号CNT_BUF<0>には、複数のラッチ回路80が接続される。言い換えるとこの複数のラッチ回路80には、この複数のラッチ回路の間で共通なローカルカウンタ信号CNT_BUF<0>が与えられる。これは、ローカルカウンタ信号CNT_BUF<0>に限らず、他のローカルカウンタ信号CNT_BUF<i>においても同じであるため、説明は繰り返さない。しかしながら、検討例では、ローカルカウンタ信号CNT_BUF<i>とローカルカウンタ信号CNT_BUF<i1>とは分離されている。このため、これらに接続されているラッチ回路80に与えられるカウント値は異なる。すなわち、同一ローカルカウンタ信号CNT_BUF<i>に接続されているラッチ回路80には同一のカウント値の出力が与えられるが、同一ではないローカルカウンタ信号に接続されているラッチ回路80には、互いに異なるカウント値が与えられる。具体的には、任意のローカルカウンタ信号CNT_BUF<i>とローカルカウンタ信号CNT_BUF<i1>とが分離されていることから、各ローカルカウンタ信号CNT_BUF<i>とローカルカウンタ信号CNT_BUF<i1>とにそれぞれ接続されているラッチ回路80には、共通のカウンタ信号が供給されない。また、この関係は、これらの反転信号CNT_BUF_Bについても同様である。ローカルバッファLB64-0.0は、直列接続された2段のインバータINV0_00およびINV0_01と、インバータINV0_01の出力ノードとローカルカウンタ信号CNT_BUFを供給するノードとの間に接続されるサブローカルバッファLB0_0Rと、インバータINV0_01の出力ノードとカウンタ信号の反転信号CNT_BUF_Bを供給するノードとの間に接続されるサブローカルバッファLB0_0Lとを含む。サブローカルバッファLB0_0Rは、直列接続されたインバータINV0_02、INV0_03を含み、サブローカルバッファLB_0LはインバータINV0_04を含む。サブローカルバッファLB0_0RおよびLB0_0Lによって、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bは生成される。なお、サブローカルバッファLB0_0RとサブローカルバッファLB0_0Lとの構成は、それぞれから出力される信号が相補関係にあればよく、この構成に限らない。また、他のローカルバッファLB64-0.1,...,LB64-1.0,...,は、ローカルバッファLB64-0.0と同様な構成を取るため説明は繰り返さない。図11は、検討例のグローバルカウンタ34からの出力1ビット分を保持するラッチ回路80の動作を説明するための図である。図9~図11を参照して、グローバルカウンタ出力は、ランプ波発生回路26に連動するグローバルカウンタ34のカウンタ信号CNTの出力を示す。たとえば、12ビットのDACの場合にはグローバルカウンタ34のカウント値は、<0>~<4095>の4096段階を持つ。マスター0、マスター2、マスター4はマスタラッチ回路80Aの出力を示す。スレーブ0、スレーブ2、スレーブ4はスレーブラッチ回路80Bの出力を示す。グローバルカウンタ34のカウント値が1段階ずつインクリメントされる。このとき、マスター0、マスター2、マスター4に、比較器36によりトリガ信号CMPが非活性Lレベルとなる直前のグローバルカウンタ34のカウンタ値デジタル値がマスタラッチ回路80Aに保持される。それぞれ<1000>、<1500>、<1250>の段階のカウンタ値がマスタラッチ回路80Aに保持される。グローバルカウンタ34のカウントの終了後、制御回路24によって<4095>の段階のカウント値をホールドする。グローバルカウンタ34のカウントの終了後、制御回路24からのイネーブル信号ENが非活性Lレベルから活性Hレベルへ切り替わることによってマスター0、マスター2、マスター4に保持されていたデータがスレーブ0、スレーブ2、スレーブ4に同時に転送される。なお、イネーブル信号ENが非活性Lレベルである間は、スレーブ0、スレーブ2、スレーブ4は、以前のデータを保持したままである。スレーブラッチ回路80Bへマスタラッチ回路のデータが全て転送されると、制御回路24によってイネーブル信号ENが活性Hレベルから非活性Lレベルへ切り替わる。その後、トリガ信号CMPが非活性Lレベルから活性Hレベルへ切り替わり、次の画素の読出しが開始される。このような動作が全ビットにおいて繰り返し行なわれる。スレーブラッチ回路80Bに転送されたデータは信号CSLが非活性Lレベルから活性Hレベルへ切り替わることにより、出力バッファ22へ転送される。図12は、コラムアドレスに対するカウンタ信号の遅延時間を測定するシミュレーションの結果を示す図である。図12を参照して、隣接するコラム間の遅延時間nsecが縦軸に示され、コラムアドレス番号が横軸に示される。点線で示されている波形が検討例の構成の場合のシミュレーション結果の波形であり、実線で示されている波形が後ほど説明する実施の形態1の構成の場合のシミュレーション結果の波形である。検討例を示す波形点線では、COL1356までのコラム間の遅延時間とCOL1552以降のコラム間の遅延時間とを比較すると、COL1356-COL1552間において400psec程度の遅延時間差が生じるグローバルバッファ遅延時間差。これは、COL1356-COL1552間にグローバルバッファGB62が配置され、このグローバルバッファGB62から生じるものである。また、図10で説明したようにローカルカウンタ信号CNT_BUFおよびその反転信号CNT_BUF_B同士も同様にローカルバッファLB64に応じて分離されているため、ローカルバッファLB64においても隣接するラッチ回路間に遅延時間が生じるローカルバッファ遅延時間差。たとえば、COL1520-COL1536間やCOL1552-COL1568間の遅延時間差が該当する。なお検討例では、このローカルバッファ遅延時間差の変動差は、グローバルバッファ遅延時間差の変動差に比較して非常に小さい。グローバルバッファ遅延時間差は、ローカルバッファ遅延時間差と比較して、非常に大きく、グローバルバッファGB62の前後においてカウンタ信号の到達時間に大きな遅延が生じ、また、グローバルバッファ遅延時間差およびローカルバッファ遅延時間差のそれぞれの変動差が激しいため、1LSBの範囲内ではあるが本来の輝度から大きくずれた画像出力が特定コラムのみ発生してしまうことになる。図13は、検討例の各ローカルカウンタ信号CNT_BUFのカウンタ値の遅延を説明するための図である。図13を参照して、隣接している2つラッチ回路の各々が異なるローカルカウンタ信号CNT_BUF<P>,CNT_BUF<P1>にそれぞれ接続されているときのカウント値が示されている。トリガ信号CMPが活性から非活性へ切り替わるときに、ローカルカウンタ信号CNT_BUF<P>からカウント値が供給されるラッチ回路には、カウント値<1501>が供給される。一方、ローカルカウンタ信号CNT_BUF<P1>からカウント値を供給される隣接するラッチ回路には、カウント値<1500>が供給される。検討例のようにローカルカウンタ信号CNT_BUF<P>とローカルカウンタ信号CNT_BUF<P1>とが分離されている構成をとれば、カウント値の出力の遅延時間TAが発生する。ローカルカウンタ信号CNT_BUF<P1>からカウント値が供給されるラッチ回路には、カウント値<1501>を所望している場合には、本来の輝度からずれた画像が出力されることになる。このような遅延は、グローバルバッファGB62の前後はさらに増加する。以上説明したように、検討例の構成では、各ローカルバッファLB64毎に対応するローカルカウンタ信号CNT_BUF反転信号CNT_BUF_Bを設け、ローカルカウンタ信号CNT_BUF反転信号CNT_BUF_B間は共通な信号線ではなく、それぞれ分離している信号線であるため、この構成に起因するカウンタ信号CNTの遅延時間差の増加や遅延時間のばらつきが生じてしまうことになる。上記問題を解決するため以下に各実施の形態を詳細に説明する。なお、各実施の形態を説明する際に、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[実施の形態1]実施の形態1について図10の検討例と比較しつつ説明する。図14は、実施の形態1のグローバルカウンタ34からのカウンタの出力がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。図14を参照して、グローバルカウンタ34からの出力信号であるカウンタ信号CNTの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTが伝搬される。この一方向とは、比較器36の配置されている方向であり、コラムADC12が配列されている方向であり、すなわちサンプルホールド回路18が配列されている方向であり、ラッチ回路が配列されている方向を示す。この信号線経路上には、カウンタ信号CNTの波形を整形するためグローバルバッファGB62A-0,GB62A-1,GB62A-2,...,以下総称してグローバルバッファGB62Aとも称する。が配置される。ラッチ回路80にカウンタ信号CNTを供給するためのローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNTの信号線経路から分岐して設けられる。グローバルバッファGB62Aは、リピータのような構成であればよく、これに限定されない。また、各ラッチ回路80には、トリガ信号CMTが与えられる。なお、カウンタ信号CNTとトリガ信号CMTとは、半導体チップ上の異なる配線レイヤで構成される。カウンタ信号CNTの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64A-0.0,LB64A-0.1,...,LB64A-1.0,...以下、総称してローカルバッファLB64Aとも称する。が配置される。ローカルバッファLB64Aは、カウンタ信号CNTの信号線経路上の直下またはその付近に配置される。実施の形態1の信号線経路において、ローカルカウンタ信号CNT_BUFは、各ローカルバッファLB64Aによって生成され、生成された各ローカルカウンタ信号CNT_BUF同士は互いに接続される。これによって、検討例と異なり、ローカルカウンタ信号CNT_BUFが共通信号線として全てのラッチ回路80にカウンタ信号CNTを供給することができる。なお、反転信号CNT_BUF_Bについても同様な構成のため説明は繰り返さない。全てのラッチ回路80に共通信号線であるローカルカウンタ信号CNT_BUFを供給することにより、グローバルバッファGB62AやローカルバッファLB64Aの影響を最小限にでき、隣接するラッチ回路80へのカウンタ信号CNTの遅延時間の差が小さくなる。再度図12を参照して、検討例点線と比較して、実施の形態1の構成を取ることにより、全てのラッチ回路80のローカルカウンタ信号CNT_BUFを共通化し、カウンタ信号CNTを各ラッチ回路80に供給することによって、グローバルバッファGB62AおよびローカルバッファLB64Aの影響を受けず、隣接するラッチ回路80へのローカルカウンタ信号の遅延時間差が小さくなる。具体的には、遅延時間差が400ps程度あるCOL1356-COL1552間において、実施の形態1の構成をとることにより、遅延時間差が100ps以下に減少できる。また、ローカルバッファ遅延時間差の変動差についても同様に100ps以下程度発生しているため、ユーザは、違和感なく本来の輝度から大きくずれていない画像が出力されていると認識する可能性が高い。以上図12、図14を用いて説明したように、全てのラッチ回路80は、共通化されたローカルカウンタ信号CNT_BUF共通信号線からカウント値を供給させる。ローカルグローバル信号を共通化することにより、グローバルバッファ遅延時間差も減少する。また、グローバルバッファGB62Aを全体的に適切配置することによってさらに遅延時間をさらに短縮でき、本来の輝度の画像のように再現することができる。[実施の形態2]図15は、実施の形態2のグローバルカウンタ34からのカウンタの出力がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。実施の形態1では、カウンタ信号CNTの信号線経路上に図14のグローバルバッファGB62Aが配置されていた。図15を参照して、実施の形態2では、カウンタ信号CNTの信号線経路上のグローバルバッファGB62Aに代えて、カウンタ信号CNTの信号線経路上にインバータGINV63A-0,GINV63A-1,GINV63A-2,...,以下総称してインバータGINV63Aとも称する。を設ける。また、実施の形態1のローカルバッファLB64Aに代えて、実施の形態2では後ほど説明するローカルバッファLB64B,LB64Cを加える。グローバルカウンタ34からの出力信号であるカウンタ信号CNTの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTが伝搬される。この一方向とは、比較器36の配置されている方向であり、コラムADC12が配列されている方向であり、すなわちサンプルホールド回路18が配列されている方向であり、ラッチ回路が配列されている方向を示す。この信号線経路上には、カウンタ信号CNTの波形を整形するためインバータGINV63A-0が配置される。ラッチ回路80にカウンタ信号CNTを供給するためのローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNTの信号線経路から分岐して設けられる。また、各ラッチ回路80には、トリガ信号CMTが与えられる。なお、カウンタ信号CNTとトリガ信号CMTとは、半導体チップ上の異なる配線レイヤで構成される。カウンタ信号CNTの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64B-0.0,LB64B-0.1,...,LB64C-1.0,...以下、総称してそれぞれローカルバッファLB64BおよびローカルバッファLB64Cとも称する。が配置される。ローカルバッファLB64B,LB64Cは、カウンタ信号CNTの信号線経路上の直下またはその付近に配置される。ローカルバッファLB64B-0.0は、インバータINVB0_00と、インバータINVB0_00の出力ノードとローカルカウンタ信号CNT_BUFを供給するノードとの間に接続されるサブローカルバッファLBB0_0Rと、インバータINVB0_00の出力ノードとカウンタ信号の反転信号CNT_BUF_Bを供給するノードとの間に接続されるサブローカルバッファLBB0_0Lとを含む。サブローカルバッファLBB0_0Rは直列接続された偶数段のインバータINVB0_01、INVB0_02を含み、サブローカルバッファLBB0_0Lは奇数段のインバータINVB0_03を含む。サブローカルバッファLBB0_0RおよびLBB0_0Lによって、ローカルカウンタ信号CNT_BUFおよびその反転信号CNT_BUF_Bは生成される。ローカルバッファLB64C-1.0は、直列接続された2段のインバータINVC1_00およびINVC1_01と、インバータINVC1_01の出力ノードとローカルカウンタ信号CNT_BUFを供給するノードとの間に接続されるサブローカルバッファLBC1_0Rと、インバータINVC1_01の出力ノードとカウンタ信号の反転信号CNT_BUF_Bを供給するノードとの間に接続されるサブローカルバッファLBC1_0Lとを含む。サブローカルバッファLBC1_0Rは、直列接続された偶数段のインバータINVC1_02、INVC1_03を含み、サブローカルバッファLBC1_0Lは奇数段のインバータINVC1_04を含む。サブローカルバッファLBC0_0RおよびLBC1_0Lによって、ローカルカウンタ信号CNT_BUFおよびその反転信号CNT_BUF_Bは生成される。このローカルバッファLB64BおよびローカルバッファLB64Cは、入力されるカウンタ信号CNTとその反転信号CNT_Bに対応させて適切なほうが選択されローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを生成する。具体的には、グローバルカウンタ34から出力されたカウンタ信号CNTを供給するノードは、インバータGINV63A-0の入力ノードと接続され、インバータGINV63A-0によって反転信号CNT_Bが出力される。反転信号CNT_Bを供給するノードが次段のインバータGINV63A-1の入力ノードと接続されるまでは、論理の整合性を取るためにローカルバッファLB64Bが配置される。同様に、インバータGINV63A-0からインバータGINV63A-1までは、カウンタ信号CNTの論理は正論理になっているため、図14の実施の形態1のローカルバッファLBA64と同様のローカルバッファLBC64が配置される。以上図15を用いて説明したように、全てのラッチ回路80は、共通化されたローカルカウンタ信号CNT_BUF共通信号線からカウント値を供給される。ローカルグローバル信号を共通化し、かつ実施の形態1のグローバルバッファGB62AからインバータGINV63Aに置き換えることによって、グローバルバッファ遅延時間差が減少し、本来の輝度の画像のように再現することができ、またチップ全体の省面積化が図られる。具体的には、実施の形態1に比較してグローバルバッファGB62Aの1つ当たりインバータ1段分の面積が削減できる。この削減できるインバータは、通常、カウンタ信号CNTの信号線経路に配置されるため、駆動能力が大きくする必要がある。駆動能力を大きくするためには、インバータの面積も大きくなるため、この面積が必要なければ、チップ面積の省面積化をすることができる。また、このような削減はグローバルバッファGB62Aの1つ当たりインバータ1段分削除可能であるため、チップ全体に適用すると、効率的にチップ面積の省面積化が可能となる。[実施の形態3]図16は、実施の形態3のグローバルカウンタ34からのカウンタの出力がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。実施の形態1と比較しつつ、実施の形態3を説明する。図16を参照して、実施の形態1のカウンタ信号CNTをカウンタ信号CNT_Hとし、これに加えて、その反転カウンタ信号CNT_Lが生成され、この反転カウンタ信号CNT_Lの信号線経路は、カウンタ信号CNT_Hの信号線経路と同じ方向に沿って延びるように配置される。なお、以下に行なう説明の中で、カウンタ信号CNT_H<i>i=1,2,3,...,CNT_L<i>i=1,2,3,...のことを総称してそれぞれカウンタ信号CNT_H,CNT_Lとも称する。すなわち、グローバルカウンタ34からのカウンタの出力がラッチ回路80に伝播されるまでの信号線経路は、カウンタ信号CNT_Hとその反転信号CNT_Lとの2つの信号線経路と、カウンタ信号CNT_Hとその反転信号CNT_Lとから分岐して設けられ、共通信号線であるローカルカウンタ信号CNT_BUFにカウンタの出力を供給するための信号線経路とを含む。グローバルカウンタ34からのカウンタ信号CNTに基づいて、グローバルバッファGB62B-0およびインバータGINV63B-0により、それぞれカウンタ信号CNT_H<1>とその反転信号CNT_L<1>とが生成される。カウンタ信号CNT_H<1>の信号線経路上にはインバータGINV63BH-1,GINV63BH-2,...,が配置される。反転信号CNT_Lの信号線経路上には、インバータGINV63BL-1,GINV63BL-2,...,が配置される。なお、これらカウンタ信号CNT_Hとその反転信号CNT_Lの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNT_HCNT_Lが伝搬される。この一方向とは、比較器36の配置されている方向であり、コラムADC12が配列されている方向であり、すなわちサンプルホールド回路18が配列されている方向であり、ラッチ回路が配列されている方向を示す。これらの信号線経路上には、カウンタ信号CNT_HCNT_Lの波形を整形するためインバータGINV63B-0グローバルバッファGB62B-0等が配置される。ラッチ回路80にカウンタ信号CNT_HCNT_Lを供給するためのローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNT_HCNT_Lの信号線経路から分岐して設けられる。また、各ラッチ回路80には、トリガ信号CMTが与えられる。なお、カウンタ信号CNT_HCNT_Lとトリガ信号CMTとは、半導体チップ上の異なる配線レイヤで構成される。なお、カウンタ信号CNT_H<i>i=2,3,...は、GINV63BH_iの出力信号を示し、CNT_L<j>j=1,2,...は、GINV63BL_jの出力信号を示す。ここでCNT_H<1>は、グローバルバッファGB62-0からの出力信号を示す。さらに、カウンタ信号CNT_H<i>およびCNT_L<i>は、常に相補関係になる。カウンタ信号CNT_HCNT_Lの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64D-0.0,LB64D-0.1,...,LB64D-1.0,...以下、総称してローカルバッファLB64Dとも称する。が配置される。ローカルバッファLB64Dは、カウンタ信号CNT_HCNT_Lの信号線経路上の直下またはその付近に配置される。ローカルバッファLB64D-0.0は、カウンタ信号CNT_Hの信号線経路から分岐した信号線経路上に直列接続されたインバータINVDL0_00,INVDL0_01が配置され、かつカウンタ信号CNT_Lの信号線経路から分岐した信号線経路上に直列接続されたインバータINVDH0_00,INVDH0_01が配置される。ここで、上述したようにカウンタ信号CNT_H<i>,CNT_L<i>は、互いに相補関係であり、またカウンタ信号CNT_H<i>とCNT_H<i1>との間についても、両信号の論理は逆転している。このためカウンタ信号CNT_H,CNT_Lから分岐した信号線をローカルカウンタ信号CNT_BUF,CNT_BUF_Bとの論理に合わせて接続することが重要となる。たとえば、カウンタ信号CNT_H<i>がカウンタ信号CNTの論理と同一の場合には、カウンタ信号CNT_H<i>から分岐した信号線はローカルカウンタ信号CNT_BUFと接続される。一方、カウンタ信号CNTの論理と反転論理であるカウンタ信号CNT_L<i>は、カウンタ信号CNT_L<i>から分岐した信号線は反転信号CNT_BUF_Bと接続される。また、カウンタ信号CNT_H<i>がカウンタ信号CNTの論理と逆の場合には、カウンタ信号CNT_H<i>から分岐した信号線は反転信号CNT_BUF_Bと接続される。カウンタ信号CNTの論理であるカウンタ信号CNT_L<i>は、カウンタ信号CNT_L<i>から分岐した信号線はローカルカウンタ信号CNT_BUFと接続される。このように、カウンタ信号CNT_H,CNT_Lの論理とローカルカウンタ信号CNT_BUF,CNT_BUF_Bの論理との整合性をとりつつ、カウンタ信号CNT_H,CNT_Lから分岐した信号線は、ローカルカウンタ信号CNT_BUF,CNT_BUF_Bへ接続される。なお、ローカルバッファLB64D-0.1,...,LB64D-1.0についても同様な構成であるため説明は繰り返さない。以上図16を用いて説明したように、カウンタ信号CNTに基づき、互いに相補な信号であるカウンタ信号CNT_H,CNT_Lを生成し、これらのカウンタ信号CNT_H,CNT_Lから分岐した信号線は、共通信号線であるローカルカウンタ信号CNT_BUF,CNT_BUF_Bの論理との整合性を取るように接続される。この構成により、同一構成のローカルバッファLB64Dを利用することができ、カウンタ信号の遅延時間の短縮とレイアウトの工数が減少できる。[実施の形態4]図17は、実施の形態4のグローバルカウンタ34からのカウンタの出力がラッチ回路80に伝播されるまでの信号線経路を説明するための図である。実施の形態1と比較しつつ、実施の形態4を説明する。図17を参照して、実施の形態4の信号線経路では、実施の形態1の信号線経路の構成に加えて、カウンタ信号CNTの信号線経路から分岐した信号線経路上にMOSスイッチSW0.0,SW0.1,...および対応するコンデンサCg0.0,Cg0.1,...が設けられる。以下、MOSスイッチSW0.0,SW0.1,...を総称してMOSスイッチSWともいい、コンデンサCg0.0,Cg0.1,...を総称してコンデンサCgとも称する。グローバルカウンタ34からの出力信号であるカウンタ信号CNTの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号CNTが伝搬される。この一方向とは、比較器36の配置されている方向であり、コラムADC12が配列されている方向であり、すなわちサンプルホールド回路18が配列されている方向であり、ラッチ回路が配列されている方向を示す。この信号線経路上には、カウンタ信号CNTの波形を整形するためグローバルバッファGB62C-0が配置される。ラッチ回路80にカウンタ信号CNTを供給するためのローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bの信号線経路は、このカウンタ信号CNTの信号線経路から分岐して設けられる。カウンタ信号CNTの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号CNT_BUFとその反転信号CNT_BUF_Bを駆動するためのローカルバッファLB64E-0.0,LB64E-0.1,...,LB64E-1.0,...以下、総称してそれぞれローカルバッファLB64Eとも称する。が配置される。ローカルバッファLB64Eは、カウンタ信号CNTの信号線経路上の直下またはその付近に配置される。各MOSスイッチSWは、制御信号Csel0,Csel1,...,Cseln以下、Csel0,Csel1,...,Cselnを総称して制御信号Cselとも称する。によって制御される。制御回路24によって制御信号Csel0,Csel1,...,Cselnにより対応するMOSスイッチSWを個別にオン/オフを組み合わせることにより、カウンタ信号CNTの遅延時間を調整することができる。例えばADC12のランプ波形と、カウンタ信号CNTの遅延時間を同じにすることで、隣接のラッチ回路80の遅延時間差の調整を行なうことができる。具体的には、再度図13を参照すると、コンデンサCgを利用してローカルカウンタ信号CNT_BUF<P>を時間TAだけ遅延させ、ローカルカウンタ信号CNT_BUF<P1>の出力とのタイミングを合わせることにより、本来の輝度の画像データが出力されることになる。以上図17を用いて説明したように、カウンタ信号CNTの信号線経路上に、制御回路24によって制御されるMOSスイッチSWおよび対応するコンデンサCgを設けることにより、ローカルカウンタ信号の遅延時間を調整することができる。これにより全てのラッチ回路80の遅延時間差をなくすことができるため、本来の輝度に近い画像を出力できる。実施の形態5図18は、グローバルバッファGB62Fのレイアウト配置の概略を示す図である。図2、図18aに示すように、グローバルバッファGB62Fは、グローバルカウンタ34の出力を伝搬するカウンタ信号CNTの信号線経路上に設けられる。このグローバルバッファGB62Fは、複数のサブバッファ回路62F1~62F4を含む。サブバッファ回路62F1~62F4は同一の入力信号92と出力信号94との間に並列接続され、配線方向と垂直方向に配置されている。このような配置では、複数あるカウンタ信号CNTの配線のピッチを狭くすることができない。一方、図18bに示すように、グローバルバッファGB62Fの入力信号92と出力信号94の配線の一部を変形し、対向するように配置して、サブバッファ回路62F1~62F4を並列に分散配置することにより、カウンタ信号CNTの配線のピッチを狭くできる。以上図18を用いて説明したように、グローバルバッファGB62Fの入力と出力の配線の一部をそれぞれ細くし、対向するように配置して分散配置することにより、バッファ回路を増やすことで、カウンタ信号CNTの配線のピッチを狭くでき、さらに遅延時間差を短縮でき、画素の峡ピッチ化にも対応できる。さらに、実施の形態5を実施の形態1から実施の形態4と組み合わせることにより、固体撮影装置のチップ面積を小さくでき、高速化が図れる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"