"p型の半導体基板と、前記半導体基板上に形成されるn型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するp型の分離領域と、前記島領域内の表面層に形成されたn型のカソード領域と、前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたp型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。前記絶縁分離領域が前記分離領域まで延在していることを特徴とする請求項2に記載の半導体装置。前記絶縁分離領域が空洞であることを特徴とする請求項1または2に記載の半導体装置。前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第2フローティング領域を備えることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。前記第1フローティング領域と前記分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えることを特徴とする請求項1ないし4のいずれか一項に記載の半導体装置。前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項5に記載の半導体装置。p型の半導体基板と、前記半導体基板上に形成されるn型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第1島領域を区分するp型の第1分離領域と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第1島領域と離れて第2島領域を区分するp型の第2分離領域と、前記第1島領域内の表面層に形成されたn型のカソード領域と、前記第1分離領域と前記カソード領域との間で両者と離れて前記第1島領域内の表面層に形成されたp型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記第1分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、前記第2島領域内で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記第1分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。前記絶縁分離領域が前記第1分離領域まで延在していることを特徴とする請求項7に記載の半導体装置。前記絶縁分離領域が空洞であることを特徴とする請求項7または8に記載の半導体装置。前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えることを特徴とする請求項7ないし9のいずれか一項に記載の半導体装置。前記第1フローティング領域と前記分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えることを特徴とする請求項7ないし10のいずれか一項に記載の半導体装置。前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項11に記載の半導体装置。図14および図15に示されている構成では、ハイサイドIGBTQ1がオフすると、U-OUT電圧はグランド電位まで引き下げられて、ブートストラップコンデンサC1を充電する。ブートストラップダイオードDbは、p基板上にNepi層であるn層とn埋め込み層を設け、アノード拡散領域としてp拡散を形成した構造をしている。そのため、ブートストラップコンデンサC1を充電する過程で、ブートストラップダイオードDbのアノード電極からVDD電源へ電子を供給する一方、電位の低いカソード電極へホールが供給される。しかし、ブートストラップダイオードDbの順電圧降下VF電圧が2V以下の低電圧領域では、多くのホールがn埋め込み層を貫通し、グランド電位であるp基板へ流れ込む。その結果、U-OUT電圧がグランド電位まで引き下げられブートストラップコンデンサを充電する期間には、VDD電源の高電位側端子からHVゲートドライバーICのp基板のGND端子に大きなリーク電流漏れ電流が発生し消費電流を増加させる。ホール電流Ih経路の様子をデバイスシミュレーションしたホール濃度分布図を図16に示す。このときの条件は、VDD電源電圧が15V、コンデンサC1に電流供給するU-VCC電圧が14V、p基板がグランド電位の印加条件で、ブートストラップダイオードDbのVF電圧順電圧降下を1Vである。図16に示したブートストラップダイオードDbのp領域であるアノード領域側VDDからn埋め込み層を経由して、p基板にホールが抜け出しリーク電流Ileakとなることが分かる。これは、p領域であるアノード領域側から注入されたホールがn領域であるカソード領域側で取り込まれて少数キャリアとして電子と再結合する割合より、電位障壁の低いグランド電位に固定されたp基板方向へ流れるホール成分の方が多いために起こるもので、結果的にp基板へのリーク電流となってしまう。図16に示したブートストラップダイオードDbの活性幅W帯状となるp領域の長さをW=1000μm、活性長Ln領域とp領域の間隔をL=100μmとした構成において、カソード領域であるn領域の電位を14Vに固定し、p基板をグランド電位に固定したとき、アノード領域であるp領域の電位VDD電位を14Vから15Vまで電位を上昇させていったときのカソード領域であるn領域へ流れる電流と、p基板へ流れる電流をプロットしたグラフを図に示す。ブートストラップダイオードDbのVF電圧が1VのときにはAnodeVoltageが15Vのとき:図の円内、カソード領域であるn領域へ100mA電流が流れ込み、p基板には40mAのリーク電流が流れ込むことが分かる。尚、図中のEはべき数を示し、例えば、1E-1は1×101を示す。また、SubstrateCurrentがp基板へ流れるホール電流を示す。特許文献1~4では、SONSiliconOnNothing半導体基板またはSOISiliconOnInsulator半導体基板にブートストラップダイオードを形成し、このブートストラップダイオードと基板電位をとるためのGNDp領域の間にフローティングp領域を設けてホールによるp基板へのリーク電流を抑制することについては記載されていない。この発明の目的は、前記の課題を解決して、ブートストラップダイオードを集積化した半導体装置において、ブートストラップダイオードの順バイアス時にp基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。前記の目的を達成するために、特許請求の範囲の請求項1に記載の発明によれば、p型の半導体基板と、前記半導体基板上に形成されるn型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するp型の分離領域と、前記島領域内の表面層に形成されたn型のカソード領域と、前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたp型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。また、特許請求の範囲の請求項2記載の発明によれば、請求項1に記載の発明において、前記絶縁分離領域が前記分離領域まで延在しているとよい。また、特許請求の範囲の請求項3記載の発明によれば、請求項1または2に記載の発明において、前記絶縁分離領域が空洞であるとよい。また、特許請求の範囲の請求項4に記載の発明によれば、請求項1ないし3のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第2フローティング領域を備えるとよい。また、特許請求の範囲の請求項5に記載の発明によれば、請求項1ないし5のいずれか一項に記載の発明において、前記第1フローティング領域と前記分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えるとよい。また、特許請求の範囲の請求項6に記載の発明によれば、請求項5に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。また、特許請求の範囲の請求項7に記載の発明によれば、p型の半導体基板と、前記半導体基板上に形成されるn型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第1島領域を区分するp型の第1分離領域と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第1島領域と離れて第2島領域を区分するp型の第2分離領域と、前記第1島領域内の表面層に形成されたn型のカソード領域と、前記第1分離領域と前記カソード領域との間で両者と離れて前記第1島領域内の表面層に形成されたp型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記第1分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、前記第2島領域内で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記第1分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。また、特許請求の範囲の請求項8に記載の発明によれば、請求項7に記載の発明において、前記絶縁分離領域が前記第1分離領域まで延在しているとよい。また、特許請求の範囲の請求項9に記載の発明によれば、請求項7または8に記載の発明において、前記絶縁分離領域が空洞であるとよい。また、特許請求の範囲の請求項10に記載の発明によれば、請求項7ないし9のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えるとよい。また、特許請求の範囲の請求項11に記載の発明によれば、請求項7ないし10のいずれか一項に記載の発明において、前記第1フローティング領域と前記分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えるとよい。また、特許請求の範囲の請求項12に記載の発明によれば、請求項11に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。この発明では、ブートストラップダイオード下にSON構造の空洞やSOI基板の酸化膜などで絶縁分離領域を形成し、ブートストラップダイオードとグランド電位となるGNDp領域との間のnエピ層にその絶縁分離領域に達するフローティングp領域を形成することで、外部のブートストラップコンデンサ充電時のp基板へのホールによるリーク電流を抑えることができる。実施の形態を以下の実施例で説明する。図1から図3は、この発明の実施例1に関係する図であり、図1はロジック部を含めた要部断面図、図2は図1の点線51で囲まれた箇所のブートストラップダイオードの構成図、図3は主回路を含めた全体の回路ブロック図である。図3の点線52で囲まれた箇所の一部の断面図が図1の断面図である。つぎにこれらの図を詳細に説明をする。図1は、この発明の第1実施例の高耐圧集積回路装置100の要部断面図である。この図はU相部分のGDUの一部とブートストラップダイオードに関係する箇所の断面図である。図1において、高耐圧集積回路装置100は、p基板1上に形成されるnエピ層2エピタキシャル成長層の表面層に形成されるpチャネルMOSFET31とpオフセット領域と、pオフセット領域21内に形成されるnチャネルMOSFET32とを備えている。この半導体素子であるpチャネルMOSFET31とnチャネルMOSFET32でGDU内のCMOS回路33が形成される。このCMOS回路33はロジック回路である。また、nエピ層2の表面層にCMOS回路33と離して形成されるn領域7と、n領域7と離して形成されるp領域6と、このp領域6と離して形成されるフローティングp領域5からなる。このn領域7とp領域6でブートストラップダイオードDbが形成され、n領域7がカソード領域、p領域6がアノード領域となる。また、フローティングp領域5と離して形成されるGNDp領域4と、p基板1の表面層に形成されフローティングp領域5と接し、さらにカソード領域であるn領域7下まで延在するSON構造35を構成する空洞3からなる。このGNDp領域4とは、p基板1をGND電位に固定するためのp領域のことである。この高耐圧集積回路装置100の製造方法を説明する。p基板1の表面に微細なホールトレンチを複数形成し、水素雰囲気で1000°C以上の温度で熱処理することでp基板1の表面層にSON構造35が形成される。このSON構造35が形成されたp基板1の上面全域にnエピ層2を形成する。その後で、フローティングp領域5、GNDp領域4、ブートストラップダイオードDbおよびCMOS回路33などをnエピ層2に形成する。このnエピ層2を形成するときに、p基板1の表面層がn型に反転してn半導体層2dになる。SON構造35を構成する空洞3上の半導体層CAP層と呼ばれる層もn半導体層2aとなり、このn半導体層2aはn半導体層2dに含まれる。尚、nエピ層2は本来はn半導体層2bであるが、ここでは説明の都合上n半導体層2dを含めn半導体層2bとn半導体層2dを合わせた層とする。空洞3上の全体のn半導体層2cはn半導体層2aとn半導体層2bを合せた層となる。もし、CAP層が厚くn半導体層2aが空洞3に達しない場合やn半導体層2dの不純物濃度をn半導体層2bより高くしたい場合には、n半導体層2dに高濃度のn型不純物を拡散すればよい。前記のGNDp領域4はGND端子11に接続し、p領域6はVDD端子12に接続する。n領域7はU-VCC端子13に接続し、U-VCC端子13は外付けのブートストラップコンデンサC1の高電位側に接続し、さらにCMOS回路33を構成するpチャネルMOSFET31のpソース領域18に接続する。C1の低電位側はCMOS回路33を構成するnチャネルMOSFET32のnソース領域22に接続し、さらに、U-OUT端子14に接続する。pチャネルMOSFET31のpドレイン領域19とnチャネルMOSFET32のnドレイン領域23が接続し、U-GATE端子15に接続する。前記のCMOS回路33はハイサイド回路であり、高電位の浮遊電位領域内に形成される。VDD端子12はローサイド回路を駆動する制御電源の高電位側端子であり、制御電源は低電圧電源である。U-VCC端子13は、ハイサイド回路を駆動する制御電源の高電位側端子であり、U-OUT端子14の中間電位を基準にしたVDD電源16の高電位側電位とほぼ等しくなる。U-OUT端子14の中間電位は主回路電源である高圧電源VCC2の高電位側電位VCC2H~低電位側電位VCC2Lの間で変動する。前記したことは、U相について説明したがV相およびW相についても同様である。尚、図中の符号で、8,9,10,26,27,29,30は各領域に接続する電極であり25,28はゲート電極である。また、20,24はnコンタクト領域およびpコンタクト領域である。また、GNDp領域4の表面層はコンタクト領域としてのp領域が形成されている。また、アノード領域のp領域6は、p領域の表面層にコンタクト領域のp領域が形成された構造をしており、カソード領域のn領域7は、n領域の表面層にコンタクト領域のn領域が形成された構造をしている。図2は、GDUとそれを囲む耐圧構造部にブートストラップダイオードDbが形成された図であり、同図aは要部平面図、同図bは同図aのX-X線で切断した要部断面図である。p基板1とnエピ層2の間に部分的に空洞3が形成され、この空洞3に接するようにフローティングp領域5が形成され、このフローティングp領域5に囲まれてアノード領域となるp領域6およびこのp領域6に囲まれてカソード領域となるn領域7が形成される。また、p基板1に達するGNDp領域4が形成され、フローティングp領域5がこのGNDp領域4で取り囲こまれる。また、ハイサイド側のロジック部図ではLogicと書かれているはカソード領域であるn領域7で取り囲まれる。このロジック部は図1のCMOS回路33などで構成され、図3のGDU-Uの回路が含まれる。nエピ層2の表面にLOCOS41が形成され、このLOCOS41の開口部にGNDp領域4と接続するGND電極8、p領域6と接続するアノード電極9、n領域7と接続するカソード電極10が形成される。GND電極8にGND端子11が接続し、アノード電極9にVDD端子12が接続し、カソード電極10にU-VCC端子13が接続する。図3は、高耐圧集積回路装置100を構成する主回路駆動回路およびブートストラップ回路の要部ブロック図である。図3では主回路を構成する上アーム出力素子Q1U相と下アーム出力素子Q4X相およびそれらと逆並列接続するダイオードD1,D4も示した。図3において、主回路駆動回路は、HVゲートドライバICと称せられる高耐圧集積回路装置100に形成され、主回路ここでは3相インバータ回路のU相とX相を示すを構成する上アーム出力素子Q1と下アーム出力素子Q4のゲートを駆動する回路である。上アーム出力素子Q1と下アーム出力素子Q4の接続点は主回路の中間点端子OUTであり、高耐圧集積回路装置100のU-OUT端子14に接続し、また図示しない負荷モータなどに接続する。U-OUT端子14OUT端子は中間電位にあり、主回路電源である高圧電源VCCの高電位側電位VCC2H~低電位側電位VCC2Lの間で変動する。外付けの上アーム出力素子Q1、下アーム出力素子Q4として、それぞれ、IGBTを用いた場合の例で説明する。このIGBTの代わりにMOSFETMOS型電界効果トランジスタ、GTOゲートターンオフサイリスタ、サイリスタ、SIT静電誘導型トランジスタ、SI静電誘導サイリスタ等の他の出力素子を用いても構わない。上アーム出力素子Q1のコレクタ電極は高圧電源VCC2のVCC2H端子に、下アーム出力素子Q4のエミッタ電極は接地電位にあるGND端子VCC2L端子に接続されている。そして上アーム出力素子Q1のエミッタ電極と、下アーム出力素子Q4のコレクタ電極とが、中間電位となる中間点端子OUTに接続され、この中間点端子OUTは図示していない負荷と接続される。各相の中間点端子OUTには図11に示すようにU-OUT端子,V-OUT端子,W-OUT端子に接続する。上アーム出力素子Q1には上アームダイオードD1還流ダイオードが、下アーム出力素子Q4には下アームダイオードD4還流ダイオードが逆並列接続されている。図3に示すように、上アーム出力素子Q1は、フローティング状態浮遊電位状態の上アームドライバGDU-Uにより駆動される。つまり外付けの上アーム出力素子Q1の制御電極にはHVゲートドライバICの上アームドライバGDU-Uの出力端子U-GATEが接続される。一方、外付けの下アーム出力素子Q4の制御電極にはHVゲートドライバICの下アームドライバGDU-Xの出力端子X-GATEが接続される。上アームドライバGDU-Uは内部電源であるU-VCC電源の高電位側端子U-VCC端子13と中間点端子OUTU-OUT端子14間に接続され、所定の電源電圧C1電圧=VDD電圧が供給される。前記の上アームドライバGDU-Uは高電位で浮遊電位にあるハイサイド回路であり、下アームドライバGDU-Xは低電位で固定電位にあるローサイド回路である。また、下アームドライバGDU-Xは低電圧電源であるVDD電源16の高電位側端子であるVDD端子12と接地電位にあるGND端子11間に接続され、所定の電源電圧VDD電圧が供給される。図12、図13に示すように、上アームドライバGDU-UにはLSUにある高耐圧nチャネルMOSFET61を介して、制御回路部CUから上アーム用制御信号が、下アームドライバGDU-Xには制御回路部CUから直接下アーム用制御信号が入力される。図示していないが、上アームドライバGDU-Uは上アームCMOSインバータと上アームバッファアンプおよび上アームコントロールロジックから構成されている。一方、下アームドライバGDU-Xは下アームCMOSインバータと、下アームバッファアンプおよび下アームコントロールロジックとから構成されている。図3に示す構成において、上アーム出力素子Q1および下アーム出力素子Q4は、上アームドライバGDU-Uおよび下アームドライバGDU-Xにより駆動され、それぞれ交互にオン/オフを行う。したがって中間点端子OUTの電位中間電位は上アーム出力素子Q1および下アーム出力素子Q4の交互のオン/オフに伴って、接地電位GND=VCC2Lと高圧電源VCC2の高電位側電位VCC2Hの間で上昇下降を繰り返す。上アーム出力素子Q1と下アーム出力素子Q4との交互のオン/オフの際のブートストラップ回路ブートストラップダイオードDbとブートストラップコンデンサC1の動作については、前記したように、ブートストラップコンデンサC1は、上アーム出力素子Q1がオフの場合でかつ、中間点端子OUTの電位がグランド電位まで下げられた時のみ充電するため、ローサイドスイッチ下アーム出力素子Q4のオンタイムあるいはハイサイドスイッチ上アーム出力素子Q1のオフタイムは、ハイサイドドライバGDU-UによってブートストラップコンデンサC1から引き出される電荷が完全に補充されるのに十分な長さにしなければならない。また、高耐圧ブートストラップダイオードDbの逆耐圧は、前記主回路の電源電圧VCC2Hに前記下アーム出力素子のゲートに制御信号を伝送する低電圧電源の電源電圧VDDを加算した電圧以上に高い電圧にする。図2において、ブートストラップダイオードDbは、pnダイオードであり、Dbのn領域7とp領域6およびフローティングp領域5は空洞3上のn半導体層2cに形成される。SON構造35を構成する空洞3上のn半導体層2aの厚さが2~6μm程度で、例えば4μmであり、その上のn半導体層2bの厚さは5~50μm程度で、例えば10μmである。つまり、空洞3上の全体のn半導体層2cの厚さは、空洞3上のn半導体層2aとその上のn半導体層2bを加えた厚さであり、例えば14μm程度である。空洞3の厚さQが大きく、幅Pが広くなるほど空洞3は潰れやすくなるので、空洞3の厚さQは6μm程度以下に、幅Pは100μm~200μm程度以下とするとよい。また、1200Vクラスの高耐圧レベルシフタを想定した場合、p基板1としては比抵抗率250~400Ωcm程度のものを用いる。つぎに、SON構造35の空洞3の形成方法を説明する。支持基板であるp基板1にマスク酸化膜熱酸化を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。つぎに、エッチング後はウェットエッチングでマスク酸化膜を除去し、1000~1200°C高温下の不活性ガス雰囲気例えば水素ガスでアニール処理を行う。このアニール後はトレンチホールパターンの上部が塞がり空洞3が形成される。ここで、電解エッチングなどでポーラスシリコンを形成し、高温下の不活性ガス雰囲気でアニール処理を行い、空洞3を形成してもよい。空洞3形成後、nエピ層2の成長をさせる。nエピ層2の不純物濃度は1×1014~1×1016/cm3程度である。図2に示されているように、空洞3に接するフローティングp領域5、GND端子11に接続するGNDp領域4および空洞3上にDbのp領域6とn領域7をそれぞれ形成するために、パターニング後にリンボロンのイオン注入を行う。ドーズ量は次の通りである。Dbのp領域6は1×1012~1×1014/cm2、Dbのn領域7は1×1015/cm2、フローティングp領域5は1×1012~5×1014/cm2、GNDp領域4は1×1012~1×1014/cm2程度である。フローティングp領域5を空洞3にまで拡散させ、かつGNDp領域4をp基板1に達するように拡散させるため、イオン注入後に1100~1200°C程度で10時間ほどアニール処理をする。このフローティングp領域5によって、VDD端子12に接続されたDbのp領域6からGND端子11に接続するp基板1への正孔によるリーク電流を抑えることができる。ここでDbのp領域6とn領域7が空洞3にまで拡散してもかまわない。但し、Dbのp領域6、フローティングp領域5およびGNDp領域4同士が接続しないように、互いに隙間を設ける。Dbのp領域6とn領域7の間隔は100μm程度に設定し、p領域6とフローティングp領域5の間はVDD電源電圧例えば、15V程度でパンチスルーしない広さに空ける。図1に示すように、半導体層の表面構造は、p領域6であるアノード領域とアノード電極9VDD端子12に接続、n領域7であるカソード領域とカソード電極10U-VCC端子13に接続、p領域であるGNDp領域4とGND電極8、図2bに示すように、フィールド酸化膜であるLOCOS41、TEOSテトラエトキシシランやBPSGボロンリンガラスなどのシリコン酸化膜である層間絶縁膜42およびシリコン窒化膜であるパッシベーション膜43により構成されている。ここで、空洞3形成後にnエピ層2ではなくpエピ層を成長させ、リン不純物を注入し拡散することで、図2bのGNDp領域4とフローティングp領域5の間のn領域と、フローティングp領域5からDbのカソード領域であるn領域7までの間のn領域を形成してもよい。不純物注入後、1100~1200°Cで10時間ほどアニール処理を行い、これらのn領域を空洞の深さまで拡散させる。このとき、これらのn領域の濃度は1×1014~1×1017/cm3程度である。この場合、図2bのフローティングp領域5はpエピ層2に置き換わる。または、nエピ層2ではなくpエピ層を成長させ、GNDp領域4からn領域7までの間のn領域を一体として形成し、その後にGNDp領域4を形成してもよい。また、図4に示すように、前記の空洞3をGNDp領域4に接するように形成しても良い。第1実施例で示したようにフローティングp領域5を設けることで、外付けのブートストラップコンデンサC1を充電する時に、p基板1へのホールによるリーク電流を抑えることができる。また、ホールによるリーク電流を抑えることで、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置100を実現できる。また、ブートストラップダイオードDbをp基板1に形成すること内蔵化によって、このブートストラップダイオードDbを外付けした場合に比べてプリント基板など導電パターン付絶縁基板の省面積化ができる。また、空洞3はブートストラップダイオードDbの島領域帯状のリング領域に部分的に形成すればよいので、ウェハp基板1の反りに与える影響は少ない。また、部分SON形成には、トレンチホール形成工程マスク酸化,パターニング,トレンチエッチング水素アニール工程エピ成長工程を加えるだけでよいので、第5実施例に示すSOI基板を用いる場合より製造コストを抑えることができる。図5は、ハイサイド側にあるロジック部がGNDp領域4の外側に配置された要部平面図である。ブートストラップダイオードDbのカソード領域であるn領域7はボンディングワイヤ45でハイサイド側にあるロジック部と接続される。このハイサイド側にあるロジック部もまたブートストラップダイオードDbを取り囲むGNDp領域4とは別のGNDp領域4で取り囲まれている。このロジック部は図1のCMOS回路33などで構成され、図3のGDU-Uが含まれる。また、空洞3を形成する範囲は、最小でフローティングp領域5からn領域7である。また、これより広くしてハイサイド側のロジック部下まで形成しても構わない。空洞3が広いほどp基板1へのホールによるリーク電流が小さくなる。つぎに、前記の空洞3の厚さについて説明する。一般にリサーフRESURF効果を損なわないときの誘電体分離半導体装置の耐圧Vbrはポアソン式を変換して式1で表される。Vbr=Ecr×d/2Tox×εsi/εox1ここでEcrは臨界電界、dはn型半導体層の厚さ、Toxは誘電体層の厚さ、εsiはシリコンの比誘電率、εoxは誘電体の比誘電率である。誘電体層が空洞3の場合、εoxに対応する空洞3の誘電率εcabityは1となり、Ecr=3×105V/cm,d=10μm,εsi=11.7で、Toxに対応する空洞3の厚さTcabity=4μmを代入するとVbr=1550Vとなる。この空洞3の厚さはSOI基板を用いるときの酸化膜の厚さの1/4程度になる。一般に高耐圧集積回路装置100に搭載されるレベルシフタLSUや高耐圧ブートストラップダイオードDbの耐圧は1200V製品仕様の場合にはn半導体層nエピ層2の比抵抗バラツキ、空洞3の厚さバラツキ、さらに外付け部品のパワートランジスタQ1,Q4の実耐圧などを加味すると最低でも1500V程度の耐圧が要求される。1式から、誘電体分離半導体装置の高耐圧化にはn半導体層nエピ層2、または誘電体層の厚膜化を行えばよいことがわかるが、誘電体層を空洞3とした場合、空洞3を厚くしてしまうと、空洞3が潰れてしまう。よって空洞3の厚さは4~6μm程度が好適である。また、空洞3にアノード領域となるp領域6およびカソード領域となるn領域7を接するように形成しても構わない。図6は、この発明の第2実施例の高耐圧集積回路装置200の要部断面図である。これは、フローティングp領域5とGNDp領域4の間にあるnエピ層2をコンタクト領域であるn領域37を介してVDD端子12に接続した場合の断面構造図である。フローティングp領域5とGND端子11に接続されたGNDp領域4の間に挟まれたnエピ層2をコンタクト領域であるn領域37を介してVDD端子12に接続する。こうすることで、実施例1の効果に加えて、VDD端子12に正電圧サージが入力したときに、GNDp領域4とnエピ層2のpn接合のアバランシェで発生する電子がフローティングp領域5に入りことを防止する。これによってフローティングp領域5の電位低下が防止され通常動作でフローティングp領域5とこのフローティングp領域5とp領域6の間にあるnエピ層2とで構成されるpn接合38がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。図7は、この発明の第3実施例の高耐圧集積回路装置300の要部断面図である。これは、Dbのn領域7であるカソード領域側にもフローティングp領域39を形成した場合である。この構成とすることで、ホールがDbのp領域6アノード領域からp基板1へ流れる正孔によるリーク電流を防ぐことができる。図8は、この発明の第4実施例の高耐圧集積回路装置400の要部断面図である。これは、Dbのn領域7であるカソード領域側にもフローティングp領域5を形成した場合である。実施例3との違いは、フローティングp領域5とGND端子11に接続されたGNDp領域4の間に挟まれたnエピ層2をコンタクト領域であるn領域37を介してVDD端子12に接続した点である。こうすることで、実施例3の効果に加えて、VDD端子12に正電圧サージが入力したときに、GNDp領域4とnエピ層2のpn接合のアバランシェで発生する電子がフローティングp領域5に入ることを防止する。これによってフローティングp領域5の電位低下が防止され、通常動作でフローティングp領域5とnエピ層2のpn接合38がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。図9は、この発明の第5実施例の高耐圧集積回路装置500の要部断面図である。図1との違いは、部分SON構造35の代わりに部分SOI基板40を用いた点である。この場合の絶縁膜である酸化膜40aの厚さは、1500V程度の耐圧では15μm程度必要となりSON構造の空洞3の場合に比べて4倍程度厚く製造コストが増大する。また、全面が酸化膜であるSOI基板を用いても構わない。図10は、この発明の第6実施例の高耐圧集積回路装置500の構成図であり、同図aは要部平面図、同図bは同図aのZ-Z線で切断した要部断面図である。これはロジック部とレベルシフト回路を形成した領域の平面図である。ブートストラップダイオードDbはロジック部を挟んでレベルシフト回路と反対側に形成されている。GNDp領域4は全体を取り囲んでいる。フローティングp領域5は、ブートストラップダイオードDbとロジック部をレベルシフト回路側を除いて取り囲んでいる。カソード領域であるn領域7はフローティングp領域5に対向して形成される。アノード領域であるp領域6はn領域7に対向してX-X線上に形成しその長さはn領域7より大幅に短くする。また、レベルシフト回路形成領域下にもSON構造の空洞3をGNDp領域4に接するように形成する。また、空洞3は、n領域7からフローティングp領域5との間のp基板1とnエピ層2の界面に形成される。空洞3は、ロジック回路を囲むように環状に形成することが望ましい。また、空洞3をGNDp領域4内全面に形成してもよい。p領域6からnエピ層2に注入された正孔はn領域7に大部分は吸い取られが多少はn領域7とフローティングp領域5に挟まれ、下側は空洞3があるnエピ層2を長い距離高い抵抗R流れて行く。この箇所は抵抗が高いため、その少ない正孔もn領域7に吸い取られる。また、フローティングp領域5が無いレベルシフト回路形成領域下には空洞3が形成されているため、p基板1への正孔による漏れ電流は極めて小さくなる。尚、図中の符号で53,54,55はレベルシフト回路を構成するMOSFETのドレイン、ソース、ゲートである。"