デバイスを形成する方法であって、基板を提供することと、前記基板上に少なくとも1つのメタライゼーションレベルを形成することと、前記メタライゼーションレベル上に誘電体キャップを選択的に付着させることを含む、方法。前記誘電体キャップがプラズマエンハンス化学気相付着PECVDによって選択的に付着される、請求項1記載の方法。前記誘電体キャップが、炭窒化シリコンSiCN、窒化シリコンSiN、および炭化シリコンSiCからなるグループから選択される、請求項1記載の方法。前記メタライゼーションレベルが銅である、請求項1記載の方法。前記誘電体キャップに隣接するスペーサを形成することをさらに含む、請求項1記載の方法。誘電体キャップを選択的に付着させる前記ステップの前に前記メタライゼーションレベルにくぼみを形成することをさらに含む、請求項1記載の方法。デバイスを形成する方法であって、基板を提供することと、前記基板の上に第1のILD層を形成することであって、前記第1のILD層が上面と第1の開口部とを有することと、前記第1の開口部内に第1の金属ライナを付着させることと、前記第1の開口部内に第1のメタライゼーションレベルを形成することと、前記第1のILD層の前記上面上に第1のキャップ層を形成することと、前記第1のキャップ層の上に第2のILD層を形成することであって、前記第2のILD層が上面と、前記第1のメタライゼーションレベル内に延びる第2の開口部とを有することと、前記上面上と前記第2の開口部内に第2の金属ライナを付着させることと、前記第2の開口部内に第2のメタライゼーションレベルを形成することと、前記第2のメタライゼーションレベルのCMPを実行することであって、前記第2のメタライゼーションレベルの上面が前記第2の金属ライナの上面と同一表面上にあることと、前記第2のメタライゼーションレベル上に第2のキャップ層を形成することと、前記第2のILD層の前記上面から前記第2の金属ライナを除去することを含む、方法。前記第2のメタライゼーションレベル上に第2のキャップ層を形成する前記ステップが、誘電体キャップを選択的に付着させることを含む、請求項7記載の方法。前記誘電体キャップが、化学的気相堆積CVDおよび原子層付着ALDのうちの1つによって選択的に付着される、請求項8記載の方法。前記誘電体キャップが、炭窒化シリコンSiCN、窒化シリコンSiN、および炭化シリコンSiCからなるグループから選択される、請求項9記載の方法。前記第2のILD層の前記上面から前記第2の金属ライナを除去する前記ステップが、四フッ化炭素CF4反応性イオンエッチングRIEおよびフッ化キセノンXeFガスエッチングのうちの1つを実行することを含む、請求項7記載の方法。前記第2のILD層が、炭素ドープ酸化シリコンSiCOH、多孔質SiCOH、および酸化シリコンSiOからなるグループから選択される、請求項7記載の方法。前記第2の金属ライナが、窒化タンタルTaNとタンタルTaのスタックの1つである、請求項7記載の方法。前記第2のメタライゼーションレベルが銅である、請求項7記載の方法。前記第2のキャップに隣接するスペーサを形成することをさらに含む、請求項7記載の方法。前記第2のメタライゼーションレベル上に第2のキャップ層を形成する前記ステップの前に前記第2のILD層の前記上面の下の前記第2のメタライゼーションレベルにくぼみを形成することをさらに含む、請求項7記載の方法。前記第2のILD層に少なくとも1つのトレンチを形成することをさらに含む、請求項7記載の方法。前記第2のILD層に少なくとも1つのトレンチを形成する前記ステップが、前記第2のILD層の選択エッチングを実行することを含む、請求項17記載の方法。基板と、前記基板上の少なくとも1つのメタライゼーションレベルと、前記メタライゼーションレベル上に選択的に付着させた誘電体キャップとを含む、デバイス。基板と、前記基板の上に形成された第1のILD層であって、上面と第1の開口部とを有する第1のILD層と、前記第1の開口部内に形成された第1の金属ライナと、前記第1の開口部内に形成された第1のメタライゼーションレベルと、前記第1のILD層の前記上面上に形成された第1のキャップ層と、前記第1のキャップ層の上に形成された第2のILD層であって、上面と、前記第1のメタライゼーションレベル内に延びる第2の開口部とを有する第2のILD層と、前記第2の開口部内に付着させた第2の金属ライナと、前記第2の開口部内に形成された第2のメタライゼーションレベルであって、前記第2のILD層の前記上面と同一表面上にある第2のメタライゼーションレベルと、前記第2のメタライゼーションレベル上に形成された第2のキャップ層とを含む、デバイス。前記第2のメタライゼーションレベルが銅を含む、請求項20記載のデバイス。前記第2のキャップ層に隣接して形成されたスペーサをさらに含む、請求項20記載のデバイス。前記第2のメタライゼーションレベルが前記第2のILD層の前記上面の下にくぼんでいる、請求項20記載のデバイス。前記第2のILD層に形成された少なくとも1つのトレンチをさらに含む、請求項20記載のデバイス。前記第2のキャップ層が、炭窒化シリコンSiCN、窒化シリコンSiN、および炭化シリコンSiCからなるグループから選択される、請求項20記載のデバイス。キャパシタンスの低減およびパフォーマンスの改善のために自己整合誘電体キャップを有することが望ましい。本発明の第1の態様では、デバイスを形成する方法は、基板を提供することを含む。この方法は、基板上に少なくとも1つのメタライゼーションレベルを形成することをさらに含む。また、この方法は、メタライゼーションレベル上に誘電体キャップを選択的に付着させることも含む。本発明の第2の態様では、デバイスを形成する方法は、基板を提供することを含む。この方法は、基板の上に第1のILD層を形成することであって、第1のILD層が上面と第1の開口部とを有することを含む。この方法は、第1の開口部内に第1の金属ライナを付着させることを含む。この方法は、第1の開口部内に第1のメタライゼーションレベルを形成することを含む。この方法は、第1のILD層の上面上に第1のキャップ層を形成することを含む。この方法は、第1のキャップ層の上に第2のILD層を形成することであって、第2のILD層が上面と、第1のメタライゼーションレベル内に延びる第2の開口部とを有することを含む。この方法は、上面上と第2の開口部内に第2の金属ライナを付着させることを含む。この方法は、第2の開口部内に第2のメタライゼーションレベルを形成することを含む。この方法は、第2のメタライゼーションレベルのCMPを実行することであって、第2のメタライゼーションレベルの上面が第2の金属ライナの上面と同一表面上にあることを含む。この方法は、第2のメタライゼーションレベル上に第2のキャップ層を形成することをさらに含む。また、この方法は、第2のILD層の上面から第2の金属ライナを除去することも含む。本発明の他の一態様では、デバイスは基板を含む。このデバイスは、基板上の少なくとも1つのメタライゼーションレベルをさらに含む。また、このデバイスは、メタライゼーションレベル上に選択的に付着させた誘電体キャップも含む。本発明のさらに他の一態様では、デバイスは基板を含む。このデバイスは、基板の上に形成された第1のILD層であって、上面と第1の開口部とを有する第1のILD層を含む。このデバイスは、第1の開口部内に形成された第1の金属ライナを含む。このデバイスは、第1の開口部内に形成された第1のメタライゼーションレベルを含む。このデバイスは、第1のILD層の上面上に形成された第1のキャップ層を含む。このデバイスは、第1のキャップ層の上に形成された第2のILD層であって、上面と、第1のメタライゼーションレベル内に延びる第2の開口部とを有する第2のILD層を含む。このデバイスは、第2の開口部内に付着させた第2の金属ライナを含む。このデバイスは、第2の開口部内に形成された第2のメタライゼーションレベルであって、第2のILD層の上面と同一表面上にある第2のメタライゼーションレベルを含む。このデバイスは、第2のメタライゼーションレベル上に形成された第2のキャップ層も含む。本発明の模範的な諸実施形態の非制限的な例を描写する添付図面に関連して、以下の詳細な説明で本発明について説明する。図1は、本発明の一実施形態による開始相互接続構造体10を示している。相互接続構造体10は、従来のプロセスを使用して、基板15上に形成することができる。相互接続構造体10は、基礎メタライゼーションまたはデバイスレベル20と、キャップ層25と、層間誘電体層ILD30と、金属ライナ31と、銅メタライゼーションレベル32とを含むことができる。基礎メタライゼーションレベル20は、銅Cu、アルミニウムAl、タングステンW、およびその他の低抵抗半導体適合金属lowresistivitysemiconductorcompatiblemetalを含むことができるが、これらに限定されない。キャップ層25は、炭窒化シリコンSiCN、窒化シリコンSiN、および炭化シリコンSiCを含むことができるが、これらに限定されない。ILD30は、炭素ドープ酸化シリコンSiCOH、多孔質SiCOH、および酸化シリコンSiOを含むことができるが、これらに限定されない。金属ライナ31は、窒化タンタルTaNとタンタルTaのスタックを含むことができるが、これに限定されない。化学的機械的平坦化CMPを実行して銅を除去し、電界ライナ領域で停止する。ライナ31aは電界領域fieldregionで保持される。ライナ31aは研磨されない。CMPは、ライナ研磨の前に停止される。図2を参照すると、誘電体キャップ35は、銅メタライゼーションレベル32上に選択的に付着させることができる。nBLoKなどのプラズマエンハンス化学気相付着PECVD炭窒化シリコンSiCNが選択的特性を備えていることが発見された。nBLoKはTaNあるいはTaまたはその両方の上に大量に付着しないことが観察された。誘電体キャップ付着の選択性により、nBLoKは銅メタライゼーションレベル32上にのみ付着し、ライナ31a上には付着しない。PECVD、化学的気相堆積CVDまたは原子層付着ALD、あるいは任意の既知のプロセスまたは今後開発されるプロセスによって付着させたSiNおよびSiCなどのその他の誘電体キャップ材料は、この選択的付着特性を有するように調整することができる。誘電体キャップ35は、約5nm~100nmの厚さにすることができる。図3を参照すると、ライナ31aは電界領域でエッチバックされ、除去される。低バイアスフッ素含有プラズマあるいは任意の既知のプロセスまたは今後開発されるプロセスを使用することができる。ライナ31aは、四フッ化炭素CF4反応性イオンエッチングRIEなどのフッ素ベースの化学作用を使用して除去することができる。この化学作用は、誘電体キャップ35の一部も除去することができる。これは、誘電体キャップ35の初期付着厚に対する要因として考慮することができる。また、ライナ31aは、フッ化キセノンXeFガスを使用して除去することもできる。XeFガスは誘電体キャップ35に対して選択的にライナ31aを除去する。その後、従来のプロセスを使用して、次のレベルのILDを付着させ、構築を続行することができる。図4は、本発明の第2の実施形態による相互接続構造体400を示している。図3に示されている構造体上でILD30の選択エッチングが行われる。この結果、銅メタライゼーションレベル32の側壁ライナ31間にトレンチ38が形成される。このトレンチは約50nm~500nmの範囲内の深さを有することができる。このトレンチは約2:1のアスペクト比深さ:幅の比率を有することができる。自己整合誘電体キャップ35は、選択エッチング用のエッチングハードマスクとして使用される。ILD30は、炭素ドープ酸化シリコンSiCOH、多孔質SiCOH、または酸化シリコンSiOにすることができる。SiCOHの場合、アッシュエッチングashetchを実行することができる。SiOの場合、DHFを実行することができる。非共形の次のレベルのILD付着を実行することができ、その結果、エアギャップ形状が得られる。銅メタライゼーションレベル32は保護される。このエアギャップ形状は、Sub-lithographicDimensionedAirGapFormationandRelatedStructureという名称で本出願人に譲渡された米国特許公報第US20090200636A1号に記載されているプロセスを使用して形成することができる。図5は、本発明の第3の実施形態による相互接続構造体500を示している。窒化シリコンSiNを含むがこれに限定されない非選択的な共形誘電体材料を付着させ、その後、従来のプロセスを使用してエッチバックすることができ、その結果、スペーサ39が得られる。スペーサの厚さ付着させた通りは側壁ライナ31の厚さ以上にすることができる。スペーサ39はILDエッチング中に側壁ライナ31の保護を行うものである。図6は、本発明の第4の実施形態による相互接続構造体600を示している。選択的誘電体キャップ35を付着させる前に銅メタライゼーションレベル32にくぼみ40を形成することができる。くぼみ40は約5nm~100nmの範囲内の深さを有することができる。誘電体キャップ35は約5nm~100nmの厚さにすることができる。くぼみ40は銅のみのCMP図1に示されている通り後に形成することができる。この結果、異なる線幅の全域で均一な誘電体キャップの厚さが得られ、相互接続の信頼性が高くなる。誘電体キャップ35の選択的付着に続いて、同じプロセスを使用してライナエッチバック図3に示されている通りを行うことができる。銅のくぼみは、CopperRecessProcesswithApplicationtoSelectiveCappingandElectrolessPlatingという名称で本出願人に譲渡された米国特許第6975032号に記載されているプロセスを使用して形成することができる。上記の方法は集積回路チップの形成に使用される。その結果の集積回路チップは、生ウェハの形ですなわち、パッケージ化していない複数のチップを有する単一ウェハとして、ベアダイとして、またはパッケージ化した形で、製造業者によって配布することができる。後者の場合、チップは単一チップパッケージマザーボードまたはその他の高次キャリアにリードが取り付けられたプラスチックキャリアなどまたはマルチチップパッケージ表面相互接続部または埋め込み相互接続部のいずれか一方または両方を有するセラミックキャリアなどに実装される。いずれの場合も、チップはその後、aマザーボードなどの中間製品またはb最終製品のいずれか一方の一部として、その他のチップ、個別回路要素、あるいはその他の信号処理デバイス、またはこれらの組み合わせと統合される。最終製品は、玩具その他のローエンドアプリケーションから、ディスプレイ、キーボードまたはその他の入力装置、およびセントラルプロセッサを有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品にすることができる。本発明の説明は、例示および解説のために提示されているが、網羅するためまたは開示された形式で本発明を限定するためのものではない。多くの変更例および変形例は、本発明の精神および範囲を逸脱せずに当業者にとって明白になるであろう。この実施形態は、本発明の原理、実用的な適用例を最も良く説明するため、ならびにその他の当業者が企図された特定の用途に適した様々な変更例を含む様々な実施形態について本発明を理解できるようにするために、選択され記載されたものである。