"支持基板、前記支持基板上に形成された埋め込み絶縁膜及び前記埋め込み絶縁膜上に形成された半導体層をもつSOI基板に形成されたMOSトランジスタを備えた半導体装置において、前記MOSトランジスタは、前記半導体層に形成された第1導電型ソースコンタクト用拡散層、第1導電型ドレインコンタクト用拡散層、第1導電型拡散層及び第2導電型拡散層、ならびに前記半導体層上に形成されたゲート絶縁膜及びゲート電極を備え、前記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は前記半導体層に互いに間隔をもって形成されており、前記第1導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ソースコンタクト用拡散層、前記ドレインコンタクト用拡散層及び前記半導体層表面に接して、かつ前記ソースコンタクト用拡散層及び前記ドレインコンタクト用拡散層よりも薄い第1導電型不純物濃度で形成されており、前記第2導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ドレインコンタクト用拡散層及び前記半導体層表面とは間隔をもって、かつ前記第2導電型拡散層及び前記埋め込み絶縁膜に接して形成されており、前記ゲート電極は、第2導電型のポリシリコンからなり、かつ上方から見て前記第2導電型拡散層と重なる位置で前記第1導電型拡散層上に前記ゲート絶縁膜を介して形成されており、前記ゲート電極にゲート電圧が印加されていない状態では、前記ソースコンタクト用拡散層と同じ電位にされた前記第2導電型拡散層に起因して前記第1導電型拡散層に形成される第1空乏層と、前記ゲート絶縁膜を介して配置されている前記ゲート電極及び前記第1導電型拡散層の仕事関数差に起因して前記第1導電型拡散層に形成される第2空乏層によって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が電気的に遮断され、前記ゲート電極にゲート電圧が印加された状態では、前記第2空乏層が消滅又は縮小することによって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が前記第1導電型拡散層を介して電気的に導通することを特徴とする半導体装置。上方から見て、前記ゲート電極は前記ドレインコンタクト用拡散層とは間隔をもって形成されている請求項1に記載の半導体装置。支持基板、前記支持基板上に形成された埋め込み絶縁膜及び前記埋め込み絶縁膜上に形成された半導体層をもつSOI基板に形成されたMOSトランジスタを備えた半導体装置において、前記MOSトランジスタは、前記半導体層に形成された第1導電型ソースコンタクト用拡散層、第1導電型ドレインコンタクト用拡散層、第1導電型拡散層及び第2導電型拡散層、ならびに前記半導体層に形成された溝内に配置されたゲート絶縁膜及びゲート電極を備え、前記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は前記半導体層に互いに間隔をもって形成されており、前記第1導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ソースコンタクト用拡散層、前記ドレインコンタクト用拡散層、前記埋め込み絶縁膜及び前記半導体層表面に接して、かつ前記ソースコンタクト用拡散層及び前記ドレインコンタクト用拡散層よりも薄い第1導電型不純物濃度で形成されており、前記溝は、前記第1導電型拡散層及び前記埋め込み絶縁膜に接して形成されており、前記第2導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ドレインコンタクト用拡散層及び前記溝とは間隔をもって、かつ前記第1導電型拡散層、前記半導体層表面及び前記埋め込み絶縁膜に接して形成されており、前記ゲート電極は、第2導電型のポリシリコンからなり、かつ前記溝内に前記ゲート絶縁膜を介して形成されており、前記ゲート電極にゲート電圧が印加されていない状態では、前記ソースコンタクト用拡散層と同じ電位にされた前記第2導電型拡散層に起因して前記第1導電型拡散層に形成される第1空乏層と、前記ゲート絶縁膜を介して配置されている前記ゲート電極及び前記第1導電型拡散層の仕事関数差に起因して前記第1導電型拡散層に形成される第2空乏層によって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が電気的に遮断され、前記ゲート電極にゲート電圧が印加された状態では、前記第2空乏層が消滅又は縮小することによって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が前記第1導電型拡散層を介して電気的に導通することを特徴とする半導体装置。上方から見て、前記溝は前記ドレインコンタクト用拡散層とは間隔をもって形成されている請求項3に記載の半導体装置。薄膜SOIデバイスには、支持基板とBox酸化膜と半導体層の積層構造による寄生MOSトランジスタの存在により、意図しない電流が流れる不具合がある。この不具合を防止するために、寄生MOSトランジスタの反転電圧を高くすることを目的としてチャンネル領域の高濃度化が必要とされる。チャネル領域の高濃度化は、ドレインコンタクト用拡散層とチャネル領域との接合耐圧を低下させ、MOSトランジスタの高耐圧化の妨げになっていた。薄膜SOIデバイスにおいてMOSトランジスタの高耐圧化を目指すためには、ドレイン濃度をなるべく薄くする必要がある。しかし、ドレイン濃度を薄くすると、オン抵抗が高くなって大電流を流すことができないという問題があった。本発明は、高耐圧を確保でき、かつ大電流を流すことができるMOSトランジスタを備えた半導体装置を提供することを目的とする。本発明にかかる半導体装置の第1態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつSOI基板に形成されたMOSトランジスタを備えた半導体装置であって、上記MOSトランジスタは、上記半導体層に形成された第1導電型ソースコンタクト用拡散層、第1導電型ドレインコンタクト用拡散層、第1導電型拡散層及び第2導電型拡散層、ならびに上記半導体層上に形成されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第1導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第1導電型不純物濃度で形成されており、上記第2導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記半導体層表面とは間隔をもって、かつ上記第2導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第2導電型のポリシリコンからなり、かつ上方から見て上記第2導電型拡散層と重なる位置で上記第1導電型拡散層上に上記ゲート絶縁膜を介して形成されており、上記ゲート電極にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第2導電型拡散層に起因して上記第1導電型拡散層に形成される第1空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第1導電型拡散層の仕事関数差に起因して上記第1導電型拡散層に形成される第2空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第2空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第1導電型拡散層を介して電気的に導通するものである。本発明にかかる半導体装置の第2態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつSOI基板に形成されたMOSトランジスタを備えた半導体装置であって、上記MOSトランジスタは、上記半導体層に形成された第1導電型ソースコンタクト用拡散層、第1導電型ドレインコンタクト用拡散層、第1導電型拡散層及び第2導電型拡散層、ならびに上記半導体層に形成された溝内に配置されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第1導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層、上記埋め込み絶縁膜及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第1導電型不純物濃度で形成されており、上記溝は、上記第1導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記第2導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記溝とは間隔をもって、かつ上記第1導電型拡散層、上記半導体層表面及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第2導電型のポリシリコンからなり、かつ上記溝内に上記ゲート絶縁膜を介して形成されており、上記ゲート電極にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第2導電型拡散層に起因して上記第1導電型拡散層に形成される第1空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第1導電型拡散層の仕事関数差に起因して上記第1導電型拡散層に形成される第2空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第2空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第1導電型拡散層を介して電気的に導通するものである。本願特許請求の範囲及び本明細書において、第1導電型とはN型又はP型を意味する。第2導電型とは第1導電型とは逆導電型のP型又はN型を意味する。本発明の半導体装置では、第1導電型ソースコンタクト拡散層、第1導電型拡散層及び第1導電型ドレインコンタクト拡散層は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。また、本発明の半導体装置では、MOSトランジスタの動作時に、第1導電型拡散層を第1導電型のキャリアが流れるので、多数キャリアが電流になる。本発明の半導体装置で第1導電型拡散層は寄生バイポーラトランジスタ構造の形成には寄与していないので、本発明の半導体装置は、第1導電型拡散層の濃度を薄くすることが容易であり、第1導電型拡散層と第2導電型拡散層の接合耐圧を高くすることができる。したがって、本発明の半導体装置は高耐圧のMOSトランジスタを実現できる。また、本発明の半導体装置では、MOSトランジスタの動作時に多数キャリアが電流になるので、本発明の半導体装置に形成されたMOSトランジスタは小さいバイアス条件で大電流を流すことができる。図1から図3は本発明の第1態様の一実施例の構造を説明するための概略図である。図1は断面図である。図2は平面図である。図3は斜視図である。図1の断面は図2のA-A位置に対応している。支持基板1、支持基板1上に形成された埋め込み絶縁膜3及び埋め込み絶縁膜3上に形成されたシリコン層5をもつSOI基板にMOSトランジスタが形成されている。MOSトランジスタの形成領域は、埋め込み絶縁膜3と素子分離絶縁膜7によって、支持基板1や他の領域のシリコン層5とは絶縁分離されている。素子分離絶縁膜7は例えばLOCOSLOCalOxidationofSilicon法やSTIShallowTrenchIsolationによって形成された絶縁膜からなる。MOSトランジスタは、シリコン層5に形成されたN型第1導電型ソースコンタクト用拡散層9N、N型ドレインコンタクト用拡散層11N、N型拡散層13N-及びP型第2導電型拡散層15Pを備えている。さらに、MOSトランジスタは、シリコン層5上に形成されたゲート酸化膜17及びゲート電極19を備えている。ソースコンタクト用拡散層9及びドレインコンタクト用拡散層11はシリコン層5に互いに間隔をもって形成されている。N型拡散層13は、ソースコンタクト用拡散層9とドレインコンタクト用拡散層11の間のシリコン層5に、ソースコンタクト用拡散層9、ドレインコンタクト用拡散層11及びシリコン層5表面に接して形成されている。N型拡散層13は、ソースコンタクト用拡散層9及びドレインコンタクト用拡散層11よりも薄いN型不純物濃度で形成されている。P型拡散層15は、ソースコンタクト用拡散層9とドレインコンタクト用拡散層11の間のシリコン層に、ソースコンタクト用拡散層9、ドレインコンタクト用拡散層11及び半導体層5表面とは間隔をもって、かつN型拡散層13及び埋め込み絶縁膜3に接して形成されている。P型拡散層15はソースコンタクト用拡散層9と同じ電位に接続される。P型拡散層15は、後述する第1空乏層23の広がりを大きくするために、高濃度のP型不純物濃度をもつことが好しい。例えば、P型拡散層15は、N型拡散層13のN型不純物濃度よりも濃いP型不純物濃度をもつ。ゲート電極19は、例えばP型ポリシリコンによって形成されている。ゲート電極19は、上方から見てP型拡散層15と重なる位置でN型拡散層13上にゲート酸化膜17を介して形成されている。ゲート電極19は、上方から見てソースコンタクト用拡散層9及びドレインコンタクト用拡散層11とは間隔をもって配置されている。シリコン層5には、P型拡散層15の電位をとるために設けられたコンタクト用P型拡散層21Pも形成されている。コンタクト用P型拡散層21はシリコン層5表面からP型拡散層15に到達する深さで形成されている。N型拡散層13に、N型拡散層13とP型拡散層15のPN接合の内蔵電界によってN型拡散層13に第1空乏層23が形成される図1を参照。。さらに、ゲート電極19及びN型拡散層13の仕事関数差に起因してN型拡散層13に第2空乏層25が形成される。ソースコンタクト用拡散層9とドレインコンタクト用拡散層11は第1空乏層23及び第2空乏層25によって電気的に遮断されている。例えば、ソースコンタクト用拡散層9及びP型拡散層15を接地電位0Vボルトに接続し、ドレインコンタクト用拡散層11に40Vのドレイン電圧を印加する。ゲート電極19にゲート電圧が印加されていない状態0Vでは、図1に示されるように、第1空乏層23及び第2空乏層25の存在によってソースコンタクト用拡散層9とドレインコンタクト用拡散層11の間には電流は流れない。図4は図1のMOSトランジスタの動作状態を説明するための断面図である。ゲート電極19に例えば5Vのゲート電圧が印加されると、図4に示されるように、第2空乏層25が消滅又は縮小することによってソースコンタクト用拡散層9とドレインコンタクト用拡散層11がN型拡散層13を介して電気的に導通する。これにより、ソースコンタクト用拡散層9とドレインコンタクト用拡散層11の間に電流が流れる。図5は、図1のMOSトランジスタの電流電圧特性を説明するための模式的な波形図である。図5において、縦軸はIdドレイン電流を示し、横軸はVdsドレインソース間電圧を示す。図5の3つの波形は、ゲート電圧Vgが0Vのとき、2Vのとき、5Vのときを示す。ゲート電圧が大きくされると、ゲート電極19下に出現するN型拡散層13の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。このように、図1のMOSトランジスタは、ノーマリーオフのMOSトランジスタとして取り扱うことができる。通常のMOSトランジスタでは、チャネル領域がソース及びドレインとは反対導電型で形成されるため、MOSトランジスタの動作時にゲート電極下で少数キャリアが電流になる。これに対し、図1のMOSトランジスタでは、N型のソースコンタクト用拡散層9及びドレインコンタクト用拡散層11はN型拡散層13を介して電気的に導通する。MOSトランジスタの動作時にゲート電極19下で多数キャリアが電流になるので、低オン抵抗化が可能となり、MOSトランジスタは大電流を流すことができる。また、図1のMOSトランジスタを高耐圧のものにするためには、N型拡散層13とP型拡散層15の接合耐圧を高くする必要がある。一般的なNMOSトランジスタは、N型ソース拡散層、P型チャネル拡散層及びN型ソース拡散層からなる寄生バイポーラトランジスタ構造をもっている。一般的なNMOSトランジスタにおいて、P型チャネル拡散層の不純物濃度を薄くすると、インパクトイオン化による寄生バイポーラ動作が生じる。図1のMOSトランジスタにおいて、N型ソースコンタクト拡散層9、N型拡散層13及びN型ドレインコンタクト拡散層11は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。したがって、図1のMOSトランジスタは、N型拡散層13のN型不純物濃度を薄くすることができ、N型拡散層13とP型拡散層15のPN接合耐圧を高くして高耐圧化を実現できる。なお、図1のMOSトランジスタではソースコンタクト用拡散層9とP型拡散層15は互いに間隔をもって配置されているが、これらの拡散層9,15は同電位に接続されるので、拡散層9,15は隣接して配置されていてもよい。さらに、図1のMOSトランジスタでは、上方から見てゲート電極19とドレインコンタクト用拡散層11は互いに間隔をもって配置されているので、図1のMOSトランジスタは高耐圧化を実現できる。なお、図1のMOSトランジスタでは、上方から見てゲート電極19とソースコンタクト用拡散層9は互いに間隔をもって配置されているが、ゲート電極19とソースコンタクト用拡散層9は隣接して配置されていてもよい。また、上方から見てゲート電極19とドレインコンタクト用拡散層11が隣接している場合であっても所望の耐圧が得られる場合には、ゲート電極19とドレインコンタクト用拡散層11は隣接して配置されていてもよい。図6から図8は、図1の半導体装置の製造工程の一例を説明するための工程図である。この製造方法例は図1及び図2も参照して説明される。1例えばシリコン基板からなる支持基板1の上に埋め込み絶縁膜3が形成され、埋め込み絶縁膜3の上にシリコン層5が形成されたSOI基板が準備される。埋め込み絶縁膜3の膜厚は例えば3000nmナノメートルのシリコン酸化膜で形成されている。シリコン層5の膜厚は例えば500nmである。シリコン層5はN型シリコンで形成されている。シリコン層5のN型不純物濃度は例えば5×1015cm3である。熱酸化処理により、シリコン層5の表面に膜厚が例えば25nmのバッファ酸化膜27が形成される。減圧CVDChemicalVaporDeposition法により、バッファ酸化膜27の上に膜厚が例えば100nmのシリコン窒化膜29が形成される。2写真製版技術及びエッチング技術により、トランジスタを形成する部分にバッファ酸化膜27及びシリコン窒化膜29が残されるように、バッファ酸化膜27及びシリコン窒化膜29がパターニングされる。3LOCOS法により、シリコン層5が酸化されて素子分離絶縁膜7が形成される。素子分離酸化膜7は埋め込み絶縁膜3に到達する深さで形成される。素子分離酸化膜7で囲まれたシリコン層5はN型拡散層13を構成する。4シリコン窒化膜29及びシリコン酸化膜27が除去される。熱酸化処理により、N型拡散層13の表面にゲート酸化膜17が形成される。ゲート酸化膜17の膜厚は例えば15nmである。5写真製版技術により、レジスト31が形成される。レジスト31は、P型拡散層15図1及び図2を参照。の形成予定位置に対応する位置に開口部を備えている。レジスト31がマスクにされたイオン注入処理により、ボロンイオン印参照。がN型領域13に注入される。注入条件は、例えば注入エネルギーが160KeV、ドーズ量が1×1015cm2である。また、後工程の熱処理によってボロンイオンがN型拡散層13表面まで拡散するのを防止するために、N型拡散層13表面にN型不純物が打ち返されることが好ましい。例えば、レジスト31がマスクにされたイオン注入処理により、リンイオン-印参照。がN型領域13に注入される。注入条件は、例えば注入エネルギーが40KeV、ドーズ量が1×1011cm2である。ただし、この打ち返し工程はなくてもよい。6レジスト31が除去される。CVD法により、ゲート酸化膜17上及び素子分離絶縁膜7上に高抵抗ポリシリコン膜が形成される。そのポリシリコン膜の膜厚は例えば350nmである。写真製版技術及びドライエッチング技術により、そのポリシリコン膜がパターニングされて、ゲート電極19が形成される。7写真製版技術により、レジスト33が形成される。レジスト33は、N型のソースコンタクト用拡散層9及びドレインコンタクト用拡散層11図1及び図2を参照。の形成予定位置に対応する位置に開口部を備えている。レジスト33がマスクにされたイオン注入処理により、リンイオン-印参照。がN型領域13に注入される。注入条件は、例えば注入エネルギーが50KeV、ドーズ量が6×1015cm2である。リンイオンはゲート電極19から例えば10μmマイクロメートル以上離れた位置に注入される。8レジスト33が除去される。写真製版技術により、レジスト35が形成される。レジスト35は、ゲート電極19上とコンタクト用P型拡散層21図2を参照。の形成予定位置に対応する位置に開口部を備えている。レジスト35がマスクにされたイオン注入処理により、ボロンイオンが、ゲート電極19と、コンタクト用P型拡散層21の形成予定位置のN型領域13に注入される。注入条件は、例えば注入エネルギーが50KeV、ドーズ量が1×1015cm2である。9各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が920°C、時間が30分である。これにより、ソースコンタクト用拡散層9、ドレインコンタクト用拡散層11、P型拡散層15及びコンタクト用P型拡散層21図2を参照。が形成される。さらに、ゲート電極19を構成するポリシリコンでP型不純物イオンが活性化される。上記の製造工程は、一般的なシリコンデバイス製造工程で用いられる工程と同様である。したがって、図1に示されたMOSトランジスタは、同一SOI基板上に、ソース及びドレインとは逆導電型のチャネル領域をもつ一般的なMOSトランジスタと同時に作成されることも可能である。図9から図11は本発明の第2態様の一実施例の構造を説明するための概略図である。図9は平面図である。図10は断面図である。図11は斜視図である。図10の断面は図9のB-B位置に対応している。支持基板1、埋め込み絶縁膜3及びシリコン層5をもつSOI基板にMOSトランジスタが形成されている。MOSトランジスタの形成領域は、埋め込み絶縁膜3と素子分離絶縁膜37によって、支持基板1や他の領域のシリコン層5とは絶縁分離されている。素子分離絶縁膜37は例えばLOCOS法やSTIによって形成された絶縁膜からなる。MOSトランジスタは、シリコン層5に形成されたN型ソースコンタクト用拡散層39N、N型ドレインコンタクト用拡散層41N、N型拡散層43N-及びP型拡散層45Pを備えている。さらに、MOSトランジスタは、シリコン層5に形成された溝51内に配置されたゲート酸化膜47及びゲート電極49を備えている。ソースコンタクト用拡散層39及びドレインコンタクト用拡散層41はシリコン層5に互いに間隔をもって形成されている。N型拡散層43は、ソースコンタクト用拡散層39とドレインコンタクト用拡散層41の間のシリコン層5に、ソースコンタクト用拡散層39、ドレインコンタクト用拡散層41、埋め込み絶縁膜3及びシリコン層5表面に接して形成されている。N型拡散層43は、ソースコンタクト用拡散層39及びドレインコンタクト用拡散層41よりも薄いN型不純物濃度で形成されている。溝51は、ソースコンタクト用拡散層39とドレインコンタクト用拡散層41の間のN型拡散層43を挟んで2本形成されている。溝51はN型拡散層43及び埋め込み絶縁膜3に接して形成されている。P型拡散層45は、ソースコンタクト用拡散層39とドレインコンタクト用拡散層41の間のシリコン層5に、ソースコンタクト用拡散層39、ドレインコンタクト用拡散層41及び溝51とは間隔をもって形成されている。さらに、P型拡散層45は、N型拡散層43、シリコン層5表面及び埋め込み絶縁膜3に接して形成されている。P型拡散層45はソースコンタクト用拡散層39と同じ電位に接続される。P型拡散層45は、後述する第1空乏層53の広がりを大きくするために、高濃度のP型不純物濃度をもつことが好しい。例えば、P型拡散層45は、N型拡散層43のN型不純物濃度よりも濃いP型不純物濃度をもつ。ゲート電極49はP型のポリシリコンPで形成されている。ゲート電極49は溝51内にゲート絶縁膜47を介して形成されている。N型拡散層43に、N型拡散層43とP型拡散層45のPN接合の内蔵電界によってN型拡散層43に第1空乏層53が形成される図9及び図10を参照。。さらに、ゲート電極49及びN型拡散層43の仕事関数差に起因してN型拡散層43に第2空乏層55が形成される。ソースコンタクト用拡散層39とドレインコンタクト用拡散層41は第1空乏層53及び第2空乏層55によって電気的に遮断されている。例えば、ソースコンタクト用拡散層39及びP型拡散層45を接地電位0Vに接続し、ドレインコンタクト用拡散層41に40Vのドレイン電圧を印加する。ゲート電極49にゲート電圧が印加されていない状態0Vでは、図9に示されるように、第1空乏層53及び第2空乏層55の存在によってソースコンタクト用拡散層39とドレインコンタクト用拡散層41の間には電流は流れない。図12は図9のMOSトランジスタの動作状態を説明するための平面図である。ゲート電極49に例えば5Vのゲート電圧が印加されると、図12に示されるように、第2空乏層55が消滅又は縮小することによってソースコンタクト用拡散層39とドレインコンタクト用拡散層41がN型拡散層43を介して電気的に導通する。これにより、ソースコンタクト用拡散層39とドレインコンタクト用拡散層41の間に電流が流れる。図9のMOSトランジスタの模式的な電流電圧特性は図1のMOSトランジスタと同様の特性を示す図5を参照。。図9のMOSトランジスタにおいて、ゲート電圧が大きくされると、ゲート電極49の側方に出現するN型拡散層43の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。このように、図9のMOSトランジスタは、ノーマリーオフのMOSトランジスタとして取り扱うことができる。図9のMOSトランジスタでも、図1のMOSトランジスタと同様に、MOSトランジスタの動作時に多数キャリアが電流になるので、低オン抵抗化が可能となり、MOSトランジスタは大電流を流すことができる。また、図9のMOSトランジスタは、N型拡散層43を含む寄生バイポーラトランジスタ構造をもたない。したがって、図9のMOSトランジスタは、N型拡散層43のN型不純物濃度を薄くすることができ、N型拡散層43とP型拡散層45のPN接合耐圧を高くして高耐圧化を実現できる。なお、図9のMOSトランジスタではソースコンタクト用拡散層39とP型拡散層45は互いに間隔をもって配置されているが、これらの拡散層39,45は同電位に接続されるので、拡散層39,45は隣接して配置されていてもよい。さらに、図9のMOSトランジスタでは、溝51とドレインコンタクト用拡散層41は互いに間隔をもって配置されているので、図9のMOSトランジスタは高耐圧化を実現できる。なお、図9のMOSトランジスタでは、溝51とソースコンタクト用拡散層39は互いに間隔をもって配置されているが、溝51とソースコンタクト用拡散層39は隣接して配置されていてもよい。また、溝51とドレインコンタクト用拡散層41が隣接している場合であっても所望の耐圧が得られる場合には、溝51とドレインコンタクト用拡散層41は隣接して配置されていてもよい。図13から図15は、図9の半導体装置の製造工程の一例を説明するための工程図である。図13から図15において、断面図は図9のC-C位置に対応し、平面図は図9に対応する。図13から図15において、図6から図8と同じ部分には同じ符号が付されている。この製造方法例は図9も参照して説明される。1支持基板1、埋め込み絶縁膜3、及びN型不純物濃度が例えば5×1015cm3のシリコン層5が積層されたSOI基板が準備される。シリコン層5の表面にバッファ酸化膜27が形成される。バッファ酸化膜27の上にシリコン窒化膜29が形成される。2写真製版技術及びエッチング技術により、トランジスタを形成する部分にバッファ酸化膜27及びシリコン窒化膜29が残されるように、バッファ酸化膜27及びシリコン窒化膜29がパターニングされる。3LOCOS法により、シリコン層5が酸化されて素子分離絶縁膜37が形成される。素子分離酸化膜37は埋め込み絶縁膜3に到達する深さで形成される。4シリコン窒化膜29が除去される。熱酸化処理により、N型拡散層13の表面にゲート酸化膜17が形成される。写真製版技術により、レジスト57が形成される。レジスト57は、溝51図9を参照。の形成予定位置に対応する位置に開口部を備えている。5レジスト57がマスクにされた酸化膜エッチング処理及びシリコンドライエッチング処理により、シリコン層5に溝51が形成される。溝51の底部は埋め込み絶縁膜3まで到達している。溝51により、N型拡散層43の形成領域が画定される。また、溝51は、ソースコンタクト用拡散層39とドレインコンタクト用拡散層41図9を参照。がLOCOS酸化膜からなる素子分離絶縁膜37のバーズビーク下のシリコン層5を介して導通しないように、バーズビーク下のシリコン層5を除去するように形成される。レジスト57が除去される。バッファ酸化膜27が除去される。6熱酸化処理により、N型拡散層43の表面にゲート酸化膜47が形成される。ゲート酸化膜47の膜厚は例えば15nmである。CVD法により、ボロンイオンが導入されたポリシリコン膜が堆積される。そのポリシリコン膜に対するエッチバック処理により、溝51内にポリシリコン膜が残されて、P型ポリシリコンからなるゲート電極49が形成される。7写真製版技術により、P型拡散層45図9を参照。の形成予定位置に対応する位置に開口部59をもつレジスト図示は省略が形成される。そのレジストがマスクにされたイオン注入処理により、ボロンイオン印参照。がN型領域43に注入される。注入条件は、例えば注入エネルギーが30KeV、ドーズ量が1×1015cm2である。8ボロンイオンの注入処理で用いられたレジストが除去される。写真製版技術により、N型のソースコンタクト用拡散層39及びドレインコンタクト用拡散層41図9を参照。の形成予定位置に対応する位置に開口部61をもつレジスト図示は省略が形成される。そのレジストがマスクにされたイオン注入処理により、リンイオン-印参照。がN型領域13に注入される。注入条件は、例えば注入エネルギーが50KeV、ドーズ量が6×1015cm2である。リンイオンは溝51から例えば10μm以上離れた位置に注入される。9リンイオンの注入処理で用いられたレジストが除去される。各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が1000°C、時間が30分である。これにより、ソースコンタクト用拡散層39、ドレインコンタクト用拡散層41及びP型拡散層45が形成される図9も参照。。図16は、本発明の第2態様の他の実施例の構造を説明するための概略図である。図9と同じ部分には同じ符号が付される。図9のMOSトランジスタは2本のゲート電極49及び溝51を備えているのに対して、この実施例のMOSトランジスタは1本のゲート電極49及び溝51を備えている。P型拡散層45は素子分離絶縁膜37に隣接して配置されている。この実施例のMOSトランジスタでも、ゲート電圧が印加されていない状態では第1空乏層53及び第2空乏層55が形成される。ゲート電圧が印加された状態では第2空乏層55が消滅又は縮小することによってソースコンタクト用拡散層39とドレインコンタクト用拡散層41がN型拡散層43を介して電気的に導通する。したがって、この実施例は図9の実施例と同様の作用及び効果が得られる。以上、本発明の実施例を説明したが、材料や配置、寸法、数値等は一例である。本発明は、実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。例えば、上記の実施例の導電型の極性が逆にされて、MOSトランジスタは、P型のソースコンタクト用拡散層及びドレインコンタクト用拡散層、P型拡散層、N型拡散層、ならびに、N型ポリシリコンからなるゲート電極を備えているようにしてもよい。また、上記の実施例では、ゲート絶縁膜としてシリコン酸化膜が用いられている。本発明の半導体装置において、ゲート絶縁膜はシリコン酸化膜以外の材料、例えばシリコン窒化膜やシリコン酸窒化膜、シリコン酸化膜及びシリコン窒化膜の積層膜などで形成されていてもよい。また、図1から図3の実施例において、図2のA-A方向チャネル長方向でP型拡散層15第2導電型拡散層は上方から見てゲート電極19で覆われている。本発明の半導体装置において、第2導電型拡散層は、上方から見てチャネル長方向で上方から見てゲート電極19の形成位置からはみ出していてもよい。また、上記の実施例では、ソースコンタクト用拡散層9,39及びドレインコンタクト用拡散層11,41は素子分離絶縁膜7又は37と接しているが、これらの拡散層9,11,39,41は素子分離絶縁膜7又は37とは間隔をもって配置されていてもよい。また、半導体層の材料はシリコン層に限らず、どのような半導体材料であってもよい。"