"一端が第1のノードに接続されるサンプリング用キャパシターと、前記第1のノードと第2のノードの間に設けられるメイントランジスターと、前記メイントランジスターと並列に設けられるサブトランジスターと、を含み、前記サブトランジスターのゲート面積は、前記メイントランジスターのゲート面積よりも小さく、サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになることを特徴とするサンプルホールド回路。請求項1において、トランジスターのゲート幅をW、ゲート長をLと表した場合に、前記サブトランジスターのゲートのW/Lは、前記メイントランジスターのゲートのW/Lよりも小さいことを特徴とするサンプルホールド回路。請求項2において、前記サンプリング用キャパシターの容量をCsとし、前記メイントランジスターのチャージインジェクションにより前記第1のノードへ注入される電荷をqmとし、前記サブトランジスターのチャージインジェクションにより前記第1のノードへ注入される電荷をqsとし、前記サブトランジスターのオン抵抗をrsとし、サンプリング電圧の許容誤差をΔVerとした場合に、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Tdは、を満たすことを特徴とするサンプルホールド回路。請求項2において、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第2の電荷相殺用トランジスターと、を含むことを特徴とするサンプルホールド回路。請求項4において、前記メイントランジスターとして、並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、前記サブトランジスターとして、並列接続される第1のサブトランジスター及び第2のサブトランジスターが設けられ、前記第1の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第1、第2のメイントランジスターのゲート幅及びゲート長と同じであり、前記第2の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第1、第2のサブトランジスターのゲート幅及びゲート長と同じであることを特徴とするサンプルホールド回路。請求項4において、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第4の電荷相殺用トランジスターと、を含むことを特徴とするサンプルホールド回路。請求項2において、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、を含み、前記メイントランジスターとして、並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、前記第1のメイントランジスターは、前記第1の電荷相殺用トランジスターと共通の拡散領域に形成され、前記第2のメイントランジスターは、前記第3の電荷相殺用トランジスターと共通の拡散領域に形成されることを特徴とするサンプルホールド回路。請求項1乃至7のいずれかに記載のサンプルホールド回路と、前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、を含み、前記電圧出力回路は、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドすることを特徴とする回路装置。請求項1乃至7のいずれかに記載のサンプルホールド回路を含むことを特徴とするA/D変換回路。請求項9において、前記第1のノードを比較ノードとするコンパレーターと、前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、前記サンプルホールド回路を有し、前記逐次比較用データのD/A変換を行うことを特徴とするD/A変換回路を含むことを特徴とするA/D変換回路。請求項1乃至7のいずれかに記載のサンプルホールド回路を含むことを特徴とする電子機器。さて、入力信号をサンプルホールドするサンプルホールド回路では、サンプリング終了時にスイッチ素子がオフになり、キャパシターに入力信号がホールドされる。このようなサンプルホールド回路では、スイッチ素子がオフになる際にチャージインジェクションが生じ、キャパシターにサンプリングされる信号に誤差が生じるという課題がある。例えば、上述のA/D変換回路では、このサンプルホールド回路における信号誤差が変換精度に影響を与えてしまう。本発明の幾つかの態様によれば、チャージインジェクションによる信号誤差を抑制できるサンプルホールド回路、回路装置、A/D変換回路及び電子機器等を提供できる。本発明の一態様は、一端が第1のノードに接続されるサンプリング用キャパシターと、前記第1のノードと第2のノードの間に設けられるメイントランジスターと、前記メイントランジスターと並列に設けられるサブトランジスターと、を含み、前記サブトランジスターのゲート面積は、前記メイントランジスターのゲート面積よりも小さく、サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになるサンプルホールド回路に関係する。本発明の一態様によれば、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターがオフになった後に、メイントランジスターよりもゲート面積が小さいサブトランジスターがオフになる。これにより、チャージインジェクションによるサンプリング信号の誤差を抑制すること等が可能になる。すなわち、メイントランジスターがオフになるときのチャージインジェクションによる誤差が、サブトランジスターにより低減される。また、サブトランジスターがオフになるときのチャージインジェクションは、メイントランジスターのチャージインジェクションよりも小さい。また本発明の一態様では、トランジスターのゲート幅をW、ゲート長をLと表した場合に、前記サブトランジスターのゲートのW/Lは、前記メイントランジスターのゲートのW/Lよりも小さくてもよい。このようにすれば、サブトランジスターのオン抵抗をメイントランジスターのオン抵抗よりも大きくできる。これにより、入力信号のサンプリングに必要な時定数をメイントランジスターにより確保でき、サブトランジスターのゲート面積を小さくできる。また本発明の一態様では、前記サンプリング用キャパシターの容量をCsとし、前記メイントランジスターのチャージインジェクションにより前記第1のノードへ注入される電荷をqmとし、前記サブトランジスターのチャージインジェクションにより前記第1のノードへ注入される電荷をqsとし、前記サブトランジスターのオン抵抗をrsとし、サンプリング電圧の許容誤差をΔVerとした場合に、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Tdは、を満たしてもよい。このようにすれば、チャージインジェクションによるサンプリング電圧の誤差を、許容誤差ΔVerよりも小さくすることができる。また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第2の電荷相殺用トランジスターと、を含んでもよい。このようにすれば、メイントランジスターからサンプリング用キャパシターへのチャージインジェクションを第1の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターからサンプリング用キャパシターへのチャージインジェクションを第2の電荷相殺用トランジスターにより相殺できる。また本発明の一態様では、前記メイントランジスターとして、並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、前記サブトランジスターとして、並列接続される第1のサブトランジスター及び第2のサブトランジスターが設けられ、前記第1の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第1、第2のメイントランジスターのゲート幅及びゲート長と同じであり、前記第2の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第1、第2のサブトランジスターのゲート幅及びゲート長と同じであってもよい。このようにすれば、第1の電荷相殺用トランジスターと第1、第2のメイントランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第1の電荷相殺用トランジスターが相殺できる電荷と、メイントランジスターからのチャージインジェクションを同一にすることが可能になる。また第2の電荷相殺用トランジスターと第1、第2のサブトランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第2の電荷相殺用トランジスターが相殺できる電荷と、サブトランジスターからのチャージインジェクションを同一にすることが可能になる。また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第4の電荷相殺用トランジスターと、を含んでもよい。このようにすれば、メイントランジスターから第2のノードへのチャージインジェクションを第3の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターから第2のノードへのチャージインジェクションを第4の電荷相殺用トランジスターにより相殺できる。また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第1のノードに接続される第1の電荷相殺用トランジスターと、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第2のノードに接続される第3の電荷相殺用トランジスターと、を含み、前記メイントランジスターとして、並列接続される第1のメイントランジスター及び第2のメイントランジスターが設けられ、前記第1のメイントランジスターは、前記第1の電荷相殺用トランジスターと共通の拡散領域に形成され、前記第2のメイントランジスターは、前記第3の電荷相殺用トランジスターと共通の拡散領域に形成されてもよい。このようにすれば、第1のメイントランジスターから第1の電荷相殺用トランジスターを見たときのインピーダンスと、第2のメイントランジスターから第3の電荷相殺用トランジスターを見たときのインピーダンスを、近づけることが可能になる。また本発明の他の態様は、上記のいずれかに記載のサンプルホールド回路と、前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、を含み、前記電圧出力回路は、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドする回路装置に関係する。また本発明の他の態様は、上記のいずれかに記載のサンプルホールド回路を含むA/D変換回路に関係する。また本発明の他の態様では、前記第1のノードを比較ノードとするコンパレーターと、前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、前記サンプルホールド回路を有し、前記逐次比較用データのD/A変換を行うことを特徴とするD/A変換回路を含んでもよい。また本発明の他の態様は、上記のいずれかに記載のサンプルホールド回路を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.構成図1に本実施形態のサンプルホールド回路の構成例を示す。このサンプルホールド回路は、メイントランジスターTM第1のスイッチ素子、サブトランジスターTS第2のスイッチ素子、サンプリング用キャパシターCsを含む。またサンプルホールド回路は、第1~第4の電荷相殺用トランジスターTR1~TR4、入力用トランジスターTVP,TVN、リファレンス用トランジスターTFP,TGNを含むことができる。なお、本実施形態のサンプルホールド回路は図1の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば電荷相殺用トランジスターTR3,TR4を省略してもよい。また、メイントランジスターTMやサブトランジスターTS、電荷相殺用トランジスターTR1~TR4を、P型トランジスターのみ又はN型トランジスターのみで構成してもよい。サンプリング用キャパシターCsは、第1のノードN1サンプリングノードと入力ノードNWの間に設けられる。すなわち、キャパシターCsの一端はノードN1に接続され、他端はノードNWに接続される。キャパシターCsは、入力信号VINをサンプリングするためのキャパシターであり、サンプリング後にはVINに対応する電荷をホールドする。メイントランジスターTMは、第1のノードN1と第2のノードN2の間に設けられる。具体的には、メイントランジスターTMは、P型トランジスターTMPPMOSトランジスターとN型トランジスターTMNNMOSトランジスターにより構成される。TMPのソース又はドレインとTMNのドレインソースはノードN2に接続され、TMPのドレインソースとTMNのソースドレインはノードN1に接続される。なお、ノードN2には中間信号VCM例えばVREFGND/2が供給される。サブトランジスターTSは、メイントランジスターTMからのチャージインジェクションによるサンプリング信号の誤差を低減するためのトランジスターである。サブトランジスターTSは、第1のノードN1と第2のノードN2の間にTMに並列に設けられる。具体的には、トランジスターTSは、P型トランジスターTSPとN型トランジスターTSNにより構成される。TSPのソース又はドレインとTSNのドレインソースはノードN2に接続され、TSPのドレインソースとTSNのソースドレインはノードN1に接続される。より具体的には、サブトランジスターTSのゲートのW/LはメイントランジスターTMのゲートのW/Lよりも小さい。すなわちTSのオン抵抗はTMのオン抵抗よりも大きい。例えばTSのゲートのW/Lは、MSのゲートのW/Lの1/2以下である。望ましくはTSのオン抵抗は、後述する下式4を満たすオン抵抗rsである。ここで、W/LのWはトランジスターのゲート幅を表し、Lはトランジスターのゲート長を表す。第1の電荷相殺用トランジスターTR1と第3の電荷相殺用トランジスターTR3は、メイントランジスターTMに対応し、TMからのチャージインジェクションを相殺する。具体的には、トランジスターTR1はP型トランジスターTP1とN型トランジスターTN1により構成される。トランジスターTR3はP型トランジスターTP3とN型トランジスターTN3により構成される。トランジスターTP1,TN1のソース及びドレインはノードN1に接続される。トランジスターTP3,TN3のソース及びドレインはノードN2に接続される。トランジスターTP1,TP3のゲートサイズゲート面積はトランジスターTMPのゲートサイズの1/2である。トランジスターTN1,TN3のゲートサイズはトランジスターTMNのゲートサイズの1/2である。第2の電荷相殺用トランジスターTR2と第4の電荷相殺用トランジスターTR4は、サブトランジスターTSに対応し、TSからのチャージインジェクションを相殺する。具体的には、トランジスターTR2はP型トランジスターTP2とN型トランジスターTN2により構成される。トランジスターTR4はP型トランジスターTP4とN型トランジスターTN4により構成される。トランジスターTP2,TN2のソース及びドレインはノードN1に接続される。トランジスターTP4,TN4のソース及びドレインはノードN2に接続される。トランジスターTP2,TP4のゲートサイズゲート面積はトランジスターTSPのゲートサイズの1/2である。トランジスターTN2,TN4のゲートサイズはトランジスターTSNのゲートサイズの1/2である。入力用トランジスターTVP,TVNは、入力信号VINをノードNWに供給するためのスイッチ素子である。リファレンス用トランジスターTFPは、第2基準信号VREF例えば電源電圧をノードNWに供給するためのスイッチ素子である。リファレンス用トランジスターTGNは、第1基準信号GND例えばグランド電圧をノードNWに供給するためのトランジスターである。2.動作次に、図2を用いて本実施形態の動作について説明する。図2に示すように、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターTMがオフした後にサブトランジスターTSがオフする。具体的には、サンプリング期間において制御信号SM,SSがアクティブ例えばハイレベルになり、メイントランジスターTMとサブトランジスターTSがともにオンになる。キャパシターCsの一端のノードN1はVCMに設定される。また入力用トランジスターTVP,TVNがオンになり、キャパシターCsの他端のノードNWがVINに設定され、VINに対応する電荷がキャパシターCsにチャージされる。次に、制御信号SMが非アクティブ例えばローレベルになり、メイントランジスターTMがオフになる。このときTMからチャージインジェクションが発生するため、キャパシターCsの電荷にはVINに対応する電荷からの誤差が生じる。遷移期間TdではサブトランジスターTSがオンしており、キャパシターCsの電荷はVINに対応する電荷に漸近していく。そして遷移期間Tdが経過した後に制御信号SSが非アクティブになり、サブトランジスターTSがオフになる。ホールド期間ではメイントランジスターTMとサブトランジスターTSがともにオフしており、キャパシターCsの電荷がホールドされる。入力用トランジスターTVP,TVNがオフになり、リファレンス用トランジスターTFP又はリファレンス用トランジスターTGNがオンになる。ノードNWはVREF又はGNDに設定される。またサンプリング期間において制御信号SM,SSがアクティブになり、電荷相殺用トランジスターTR1~TR4はオフになる。次に、制御信号SMが非アクティブになり、電荷相殺用トランジスターTR1,TR3がオンになる。メイントランジスターTMがオフした際に生じるチャージインジェクションは、TR1,TR3がオンすることで吸収される。次に、制御信号SSが非アクティブになり、電荷相殺用トランジスターTR2,TR4がオンになる。サブトランジスターTSがオフした際に生じるチャージインジェクションは、TR2,TR4がオンすることで吸収される。このようにして電荷相殺用トランジスターTR1,TR3は、メイントランジスターTMのチャージインジェクションを相殺し、電荷相殺用トランジスターTR2,TR4は、サブトランジスターTSのチャージインジェクションを相殺する。なお図1における制御信号SMB,SSBは、それぞれ制御信号SM,SSの論理レベルを反転した信号である。図3にサンプルホールド回路の比較例を示す。このサンプルホールド回路は、メイントランジスターTM、サンプリング用キャパシターCs、入力用トランジスターTVP,TVNを含む。この比較例では、サブトランジスターTSや電荷相殺用トランジスターTR1~TR4が設けられていない。そのため、サンプリング期間が終了したときにメイントランジスターTMから生じるチャージインジェクションの電荷がキャパシターCsに蓄積されてしまい、キャパシターCsにホールドされる電荷に誤差が生じてしまう。例えばこのサンプルホールド回路を図6で後述するA/D変換回路に適用した場合、入力信号VINをサンプリングしたサンプリング信号SINにはVINからの誤差が生じる。そうすると、逐次比較結果に誤差が生じるため、A/D変換の変換精度が劣化してしまう。この点本実施形態によれば、メイントランジスターTMがオフした後の遷移期間TdにおいてサブトランジスターTSがオンしているため、TMからのチャージインジェクションをノードN2VCMへ逃すことができる。また、メイントランジスターTMよりもサブトランジスターTSのゲートサイズが小さいため、TMよりもTSのチャージインジェクションを小さくできる。これにより、メイントランジスターTMのみの場合に比べてチャージインジェクションによる誤差を小さくできる。また、電荷相殺用トランジスターTR1~TR4が設けられているため、メイントランジスターTMやサブトランジスターTSからのチャージインジェクションをさらに低減することが可能になる。このようにして、キャパシターCsにホールドされる電荷を入力信号VINに対応する電荷に近づけ、サンプリング信号の誤差を抑制することができる。図4を用いて、サブトランジスターTSによる誤差抑制について更に詳細に説明する。図4に示すように、サンプリング用キャパシターの容量値をCsとし、メイントランジスターTMがオンからオフに遷移する際にチャージインジェクションによりCsに注入される電荷をqmとする。また、サブトランジスターTSがオンからオフに遷移する際にチャージインジェクションによりCsに注入される電荷をqsとし、TSのオン抵抗をrsとする。メイントランジスターTMがオフしたときのノードN1サンプリングノードの電圧VS0は下式1となる。サブトランジスターTSがオフになる直前のノードN1の電圧VS1は下式2となる。ここで、Tdは図2で上述の遷移期間である。サブトランジスターTSがオフになった直後のノードN1の電圧VS2は下式3となる。上式3より、サンプリング電圧に許容される電圧誤差をΔVerとすると下式4を満たす必要がある。ここで許容電圧誤差ΔVerは、サンプルホールド回路が適用された回路の仕様等を満たすための許容誤差であり、例えばA/D変換回路の変換特性に応じた許容誤差である。例えばΔVerは、A/D変換回路の1LSBに対応する電圧よりも低い電圧である。さて、下式5を満たすサンプルホールド回路を設計したとする。下式5は、トランジスターTSに比べてTMのチャージインジェクションによる影響を小さくする場合の一例である。メイントランジスターTMのW/LがサブトランジスターTSのW/Lのk倍であるすると、注入電荷量も比例するためkqs=qmを満たす。上式5にkqs=qmを代入して整理すると下式6となる。以上より、上式4や6を満たすようにトランジスターTM,TSのサイズや遷移期間Tdを設計することで、チャージインジェクションによるサンプリング電圧誤差を抑制できる。すなわち、上式4を満たすことでサンプリング電圧誤差をΔVerよりも小さくできる。また、上式6を満たすことでトランジスターTSに比べてTMのチャージインジェクションによる影響を小さくできる。3.レイアウト図5に本実施形態のサンプルホールド回路のレイアウト配置例を示す。図5は、図1のサブトランジスターTSと電荷相殺用トランジスターTR2,TR4のレイアウト配置例を示すものである。図5に示すように、サブトランジスターは、並列に接続される第1のサブトランジスターTS1と第2のサブトランジスターTS2により構成される。TS1とTS2のゲート幅及びゲート長ゲートサイズは同一である。電荷相殺用トランジスターTR2のゲート幅及びゲート長は、第1のサブトランジスターTS1のゲート幅及びゲート長と同一である。TR2とTS1のゲートは共通の拡散領域上に形成される。電荷相殺用トランジスターTR4のゲート幅及びゲート長は、第2のサブトランジスターTS2のゲート幅及びゲート長と同一である。TR4とTS2のゲートは共通の拡散領域上に形成される。より具体的には、第1のサブトランジスターTS1は、P型トランジスターTSP1とN型トランジスターTSN1により構成される。第2のサブトランジスターTS2は、P型トランジスターTSP2とN型トランジスターTSN2により構成される。TSP1とTSP2のゲート幅WP及びゲート長LPは同一である。TSN1とTSN2のゲート幅WN及びゲート長LNは同一である。電荷相殺用トランジスターTR2は、P型トランジスターTP2とN型トランジスターTN2により構成される。TP2のゲートGP2のゲート幅及びゲート長は、TSP1のゲートGSP1のゲート幅WP及びゲート長LPと同一である。ゲートGP2とゲートGSP1は、共通の拡散領域DP1上に形成される。TN2のゲートGN2のゲート幅及びゲート長は、TSN1のゲートGSN1のゲート幅WN及びゲート長LNと同一である。ゲートGN2とゲートGSN1は、共通の拡散領域DN1上に形成される。電荷相殺用トランジスターTR4は、P型トランジスターTP4とN型トランジスターTN4により構成される。TP4のゲートGP4のゲート幅及びゲート長は、TSP2のゲートGSP2のゲート幅WP及びゲート長LPと同一である。ゲートGP4とゲートGSP2は、共通の拡散領域DP2上に形成される。TN4のゲートGN4のゲート幅及びゲート長は、TSN2のゲートGSN2のゲート幅WN及びゲート長LNと同一である。ゲートGN4とゲートGSN2は、共通の拡散領域DN2上に形成される。以上により、電荷相殺を高精度に行うことが可能になる。すなわち、サブトランジスターを2串に分け、TS1とTR2のゲートサイズを同一にすることで、TS1とTR2の寄生容量を同一ほぼ同一にできる。これによりTS1とTR2のチャージインジェクションを同一ほぼ同一にできる。またTS2とTR4のゲートサイズを同一にすることで、TS2とTR4の寄生容量を同一ほぼ同一にできる。これによりTS2とTR4のチャージインジェクションを同一ほぼ同一にできる。また、TS1とTR2を共通の拡散領域上に形成し、TS2とTR4を共通の拡散領域上に形成することで、TS1、TR2のペアとTS2、TR4のペアを対称に配置することが可能になる。これにより、TS1からTR2を見たときのインピーダンスと、TS2からTR4を見たときのインピーダンスを同一ほぼ同一にできるため、ドレイン側とソース側に対称にチャージインジェクションが生じることが期待できる。4.A/D変換回路図6に、本実施形態のサンプルホールド回路が適用されたA/D変換回路の構成例を示す。このA/D変換回路は、比較回路10、制御回路20、S/Hサンプルホールド回路30、D/A変換回路DACを含む。また入力選択回路MUX、電圧出力回路AMP増幅回路を含むことができる。なお、本実施形態のA/D変換回路は図6の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば後述する電荷再分配型等のD/A変換回路では、S/H回路30をD/A変換回路DACに含む構成としてもよい。また入力選択回路MUX、電圧出力回路AMPを省略してもよい。入力選択回路MUXは、入力信号MIN1,MIN2のいずれかを選択し、選択した信号を信号MQとして出力する。電圧出力回路AMPは、MUXからの信号MQを増幅し、増幅した信号を信号VIN出力電圧として出力する。また電圧出力回路AMPは、サンプルホールド機能を有し、少なくとも図2に示す遷移期間Tdにおいて出力信号VINをホールドする。例えば図2に示すサンプリング期間と遷移期間Tdにおいて出力信号VINをホールドする。S/H回路30は、A/D変換の対象となる入力信号VIN入力電圧をサンプルホールドし、VINをサンプルホールドした信号SINサンプリング電圧を出力する。S/H回路30は、図1のメイントランジスターTM、サブトランジスターTS、サンプリング用キャパシターCsを含む。比較回路10は、コンパレーターにより実現され、例えば信号SINと信号DQの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。制御回路20は、逐次比較レジスターSARSuccessiveApproximationRegisterを有し、逐次比較用データRDAD/A入力データを出力する。逐次比較レジスターSARは、比較回路10からの比較結果信号CPQによりそのレジスター値が設定されるレジスターである。例えば比較回路10が、MSBのビットからLSBのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果1、0が、逐次比較レジスターSARの各レジスター値として記憶される。なお制御回路20は、A/D変換回路の各回路ブロックの制御処理も行うこともできる。例えばD/A変換回路DACやS/H回路30に含まれるスイッチ素子スイッチアレイのオンオフ制御を行う。D/A変換回路DACは、制御回路20からの逐次比較用データRDAのD/A変換を行い、RDAに対応するD/A出力信号DQRDAをD/A変換したアナログ信号を出力する。このD/A変換回路DACは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部又は全部がラダー抵抗型であってもよい。比較回路10は、入力信号VINのサンプリング信号SINとD/A出力信号DQとを比較する処理を行う。具体的には比較回路10は、第1の入力端子に入力されるサンプリング信号SINと第2の入力端子に入力されるD/A出力信号DQD/A変換電圧を比較する。なお、電荷再分配型の場合等では、比較回路10は、サンプリング信号SINとD/A出力信号DQの差分信号と、基準信号例えばグランド電圧を比較する処理を行ってもよい。また、差動の場合には、比較回路10は、SINとDQの差分信号の正信号と負信号を比較する処理を行ってもよい。そして制御回路20は、逐次比較レジスターSARからの逐次比較結果データ最終的なデータを出力データDOUT出力コードとして出力する。DOUTは、入力信号VINのA/D変換データである。以上によれば、本実施形態のサンプルホールド回路を有する逐次比較型のA/D変換回路を構成できる。また、電圧出力回路AMPが遷移期間Tdにおいて信号VINをホールドすることで、サブトランジスターのオン抵抗を大きくすることが可能になる。すなわち、遷移期間TdにおいてVINが変化しないため、サブトランジスターはメイントランジスターのチャージインジェクションを逃がすことさえできればよい。そして、サブトランジスターのゲート面積を小さくできるため、サブトランジスターがオフする際のチャージインジェクションを最小限にすることが可能になる。5.A/D変換回路の詳細な構成図7に本実施形態のA/D変換回路の詳細な構成例を示す。図7は、図6の比較回路10、S/H回路30、D/A変換回路DACの詳細な構成例を示すものであり、DACは電荷再分配型のD/A変換回路により構成される。なお図7のスイッチ素子SS1Nが、図1のメイントランジスターTMとサブトランジスターTSに対応する。またキャパシターアレイ部51、直列キャパシターCS1N、キャパシターアレイ部52が、図1のサンプリング用キャパシターCsに対応する。非反転側のDACPにおいても同様である。このA/D変換回路は、比較回路10と、比較回路10の反転入力端子第1の入力端子に接続される第1のD/A変換回路DACNと、比較回路10の非反転入力端子第2の入力端子に接続される第2のD/A変換回路DACPを含む。なお、本実施形態は図7の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えばDACをシングルエンドのD/A変換回路により構成してもよい。またDACPとDACNの直列キャパシターCS1P,CS1Nを省略してもよい。反転側負側のD/A変換回路DACNは、第1のキャパシターアレイ部51と第1のスイッチアレイ部41を含む。また第1の比較ノードN1NとノードN3Nとの間に設けられる第1の直列キャパシターCS1Nを含む。またDACNは、第2のキャパシターアレイ部52と第2のスイッチアレイ部42を含む。またDACNは、ノードN1NとノードN2との間に設けられるスイッチ素子SS1Nを含む。SS1Nは、サンプリング期間において、ノードN1Nを中間電圧VCMに設定するためのスイッチ素子である。なお、ノードN3Nに対して第3の直列キャパシターの一端を接続し、この第3の直列キャパシターの他端側に、キャパシターアレイ部52、スイッチアレイ部42と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。DACNの第1のキャパシターアレイ部51は、複数のキャパシターCA1N~CA4Nを含む。これらのキャパシターCA1N~CA4Nは、その一端が比較回路10の第1の比較ノードN1Nに接続される。ここで第1の比較ノードN1N第1のサンプリングノードは、比較回路10の第1の入力端子反転入力端子に接続されるノードである。キャパシターCA1N~CA4Nはバイナリで重み付けされており、例えばCA1N、CA2N、CA3N、CA4Nの容量値は、4ビットの場合にはC、2C、4C、8Cになっている。DACNの第1のスイッチアレイ部41は、複数のスイッチ素子SA1N~SA4Nを含む。これらのスイッチ素子SA1N~SA4Nは、第1のキャパシターアレイ部51のキャパシターCA1N~CA4Nの他端に接続される。そしてスイッチ素子SA1N~SA4Nは、逐次比較用データRDAの上位ビットのデータ例えばRDAが8ビットの場合には上位の4ビットのデータに基づきスイッチ制御される。DACNの第2のキャパシターアレイ部52は、複数のキャパシターCB1N~CB4Nを含む。これらのキャパシターCB1N~CB4Nは、その一端がノードN3Nに接続される。ここでノードN3Nは、一端が第1の比較ノードN1Nに接続される第1の直列キャパシターCS1Nの他端側のノードである。キャパシターCB1N~CB4Nはバイナリで重み付けされており、例えばCB1N、CB2N、CB3N、CB4Nの容量値は、4ビットの場合にはC、2C、4C、8Cになっている。DACNの第2のスイッチアレイ部42は、複数のスイッチ素子SB1N~SB4Nを含む。これらのスイッチ素子SB1N~SB4Nは、第2のキャパシターアレイ部52のキャパシターCB1N~CB4Nの他端に接続される。そしてスイッチ素子SB1N~SB4Nは、逐次比較用データRDAの下位ビットのデータ例えばRDAが8ビットの場合には下位の4ビットのデータに基づきスイッチ制御される。非反転側正側のD/A変換回路DACPの構成は、DACNと同様である。すなわちDACPは、第3のキャパシターアレイ部53と第3のスイッチアレイ部43を含む。また第2の比較ノードN1PとノードN3Pとの間に設けられる第2の直列キャパシターCS1Pを含む。またDACPは、第4のキャパシターアレイ部54と第4のスイッチアレイ部44を含む。またDACPは、ノードN1PとノードN2との間に設けられるスイッチ素子SS1Pを含む。ここで第2の比較ノードN1P第2のサンプリングノードは、比較回路10の第2の入力端子非反転入力端子に接続されるノードである。次に、図8を用いて本実施形態の動作について詳細に説明する。以下では反転側のD/A変換回路DACNを例に説明するが、非反転側のD/A変換回路DACPについても同様である。図8に示すように、第1の入力信号NIN反転入力信号のサンプリング期間では、D/A変換回路DACNのスイッチ素子SS1Nがオンになり、ノードN1Nが中間信号VCM例えばVREFGND/2に設定される。またD/A変換回路DACNのスイッチ素子SA1N~SA4N、SB1N~SB4Nを介して、キャパシターCA1N~CA4N、CB1N~CB4Nの他端がNINの電圧レベルに設定される。これにより入力信号NINのサンプリングが行われる。そしてスイッチ素子SS1Nがオフすると、そのタイミングでの入力信号NINの電圧がホールドされる。このとき、スイッチ素子SS1Nのメイントランジスターがオフした後にサブトランジスターがオフする。ここで第1の入力信号NINは、差動入力信号を構成する一方の入力信号である。DACPに入力される第2の入力信号PIN非反転入力信号は、入力差動入力信号を構成する他方の入力信号である。次に、A/D変換の逐次比較期間になると、逐次比較用データRDAの各ビットに基づいて、DACNのスイッチ素子SA1N~SA4N、SB1N~SB4Nがスイッチ制御され、キャパシターCA1N~CA4N、CB1N~CB4Nの他端は電源電圧VREF第2の基準電圧又はグランド電圧GND第1の基準電圧に設定される。例えば逐次比較用データがRDA=10000000である場合には、RDAのMSBに対応するキャパシターCA4Nの他端は基準電圧VREFに設定される。また、他のキャパシターCA3N~CA1N、CB4N~CB1Nの他端はGNDに設定される。また逐次比較用データがRDA=10001000である場合には、キャパシターCA4NとCB4Nの他端はVREFに設定される。また、他のキャパシターCA3N~CA1N、CB3N~CB1Nの他端はGNDに設定される。6.電子機器図9に本実施形態のA/D変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。図9の電子機器としては、例えば生体計測機器脈拍計、歩数計等、携帯型情報端末、映像機器デジタルカメラ、ビデオカメラ、時計などの種々の機器を想定できる。センサー510は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路520はセンサー510から出力されるセンサー信号を増幅して、所望信号を抽出する。またA/D変換回路530は検出回路520からの検出信号所望信号をデジタルデータに変換して、処理部540へ出力する。処理部540は、A/D変換回路530からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部540は、検出回路520のゲイン制御等を行ってもよい。ここで処理部540で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またサンプルホールド回路、D/A変換回路、比較回路、制御回路、A/D変換回路、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。"