"互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および出力端子と、第1容量素子とを備え、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第3トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と、前記第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち前記第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第2端子との電気的な接続を継断するようになっており、前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線側の端子とは異なる端子に接続されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子、第2入力端子および出力端子と、容量素子とを備え、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第3トランジスタのソースまたはドレインである第1端子の電圧と、前記第5トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記第5トランジスタのゲートとの電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と、前記第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち前記第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第2端子との電気的な接続を継断するようになっており、前記第4トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記出力端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されているインバータ回路。前記第2端子と前記第2入力端子との電気的な接続を継断する第6トランジスタをさらに備えた請求項1または請求項2に記載のインバータ回路。前記第2端子と、前記第1トランジスタのソースおよびドレインのうち前記第1電圧線に電気的に接続された端子との間に挿入された第2容量素子をさらに備えた請求項3に記載のインバータ回路。前記第1トランジスタのオン抵抗は、前記第2トランジスタのオン抵抗よりも小さくなっている請求項1ないし請求項4のいずれか一項に記載のインバータ回路。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および出力端子と、第1容量素子とを有し、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第3トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と、前記第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち前記第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第2端子との電気的な接続を継断するようになっており、前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線側の端子とは異なる端子に接続されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子、第2入力端子および出力端子と、容量素子とを備え、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第3トランジスタのソースまたはドレインである第1端子の電圧と、前記第5トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記第5トランジスタのゲートとの電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と、前記第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち前記第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第2端子との電気的な接続を継断するようになっており、前記第4トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記出力端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている表示装置。前記駆動回路は、前記走査線ごとに前記インバータ回路を有するとともに、各インバータ回路の出力端子から出力される信号またはそれに対応する信号を前記走査線に出力するようになっており、さらに、i-x1≦i≦N、1≦x≦i-1、Nは前記走査線の本数段目の走査線に対応して設けられたインバータ回路の出力端子から出力される信号もしくはそれに対応する信号を反転させた反転信号を、i段目の走査線に対応して設けられたインバータ回路の第2入力端子に入力するようになっている請求項6または請求項7に記載の表示装置。インバータ回路10では、例えば、図28に示したように、入力端子INの電圧VinがVssとなっている時、出力端子OUTの電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力端子OUTの電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力端子OUTの電圧Voutは、トランジスタT20の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図29のインバータ回路20に示したように、トランジスタT20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2≧VddVthが印加される正側電圧線L30にゲートを接続することが考えられる。また、例えば、図30のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタT20のゲートと正側電圧線L20との間にトランジスタT30を挿入し、トランジスタT30のゲートを正側電圧線L20に接続するとともに、トランジスタT20のゲートとトランジスタT30のソースとの接続点Dと、接続点Cとの間に容量素子C10を挿入した回路構成が考えられる。しかし、図27、図29、図30のいずれの回路においても、入力端子INの電圧Vinがハイとなっている時、つまり、出力端子OUTの電圧Voutがローとなっている時まで、トランジスタT10,T20を介して、正側電圧線L20側から負側電圧線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。本発明の第1のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、第1入力端子、第2入力端子および出力端子と、第1容量素子とを備えている。第1トランジスタは、第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、第3トランジスタのソースまたはドレインである第1端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、第1入力端子の電圧と、第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第2端子との電気的な接続を継断するようになっている。第1容量素子は、第2トランジスタのゲートと、第2トランジスタのソースおよびドレインのうち第2電圧線側の端子とは異なる端子に接続されている。本発明の第1の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第1のインバータ回路と同一の構成要素を含んでいる。本発明の第2のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子、第2入力端子および出力端子と、容量素子とを備えている。第1トランジスタは、第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのゲートと第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、第3トランジスタのソースまたはドレインである第1端子の電圧と、第5トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と第5トランジスタのゲートとの電気的な接続を継断するようになっている。第3トランジスタは、第1入力端子の電圧と、第2入力端子を介して、当該第3トランジスタのソースおよびドレインのうち第1端子とは異なる端子である第2端子に入力される電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第2端子との電気的な接続を継断するようになっている。第4トランジスタは、第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第4電圧線との電気的な接続を継断するようになっている。第5トランジスタは、当該第5トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と出力端子との電気的な接続を継断するようになっている。容量素子は、第2トランジスタのゲートと第2トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。本発明の第2の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第2のインバータ回路と同一の構成要素を含んでいる。本発明の第1および第2のインバータ回路ならびに第1および第2の表示装置では、第1入力端子から印加される電圧に応じてオンオフする第3トランジスタを介して、第2入力端子の電圧が第2トランジスタのゲートに入力される。これにより、第1入力端子および第2入力端子に入力される電圧がともにハイとなったときだけ、第1トランジスタおよび第2トランジスタの双方のゲートにオン電圧が印加される。つまり、第1トランジスタおよび第2トランジスタが同時にオンする期間を、第2入力端子に入力する電圧によって制御することが可能である。本発明の第1および第2のインバータ回路ならびに第1および第2の表示装置によれば、第1トランジスタおよび第2トランジスタが同時にオンする期間を、第2入力端子に入力する電圧によって制御することができるようにしたので、貫通電流を少なくすることができる。これにより、消費電力を抑えることができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態図1~図82.変形例図9~図193.適用例図20~図26<1.実施の形態>構成図1は、本発明の一実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子IN1に入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Cを出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の3つのトランジスタT1~T3を備えたものである。インバータ回路1は、上記の3つのトランジスタT1~T3の他に、1つの容量素子C1と、2つの入力端子IN1,IN2と、1つの出力端子OUTとを備えており、3Tr1Cの回路構成となっている。トランジスタT1が本発明の第1トランジスタの一具体例に相当し、トランジスタT2が本発明の第2トランジスタの一具体例に相当し、トランジスタT3が本発明の第3トランジスタの一具体例に相当する。容量素子C1が本発明の容量素子の一具体例に相当する。入力端子IN1が本発明の第1入力端子の一具体例に相当し、入力端子IN2が本発明の第2入力端子の一具体例に相当する。トランジスタT1~T3は、互いに同一チャネル型の薄膜トランジスタTFTであり、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタT1のオン抵抗は、トランジスタT2のオン抵抗よりも小さくなっている。なお、トランジスタT1のオン抵抗は、トランジスタT2のオン抵抗よりも非常に小さくなっていることが好ましい。トランジスタT1は、入力端子IN1の電圧と低電圧線L1の電圧Vssとの電位差またはそれに対応する電位差に応じて、出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。なお、以下では、入力端子IN1の電圧を入力電圧Vin1と称するものとする。トランジスタT1のゲートが入力端子IN1に電気的に接続されている。トランジスタT1のソースまたはドレインが低電圧線L1に電気的に接続されている。トランジスタT1のソースおよびドレインのうち低電圧線L1に未接続の端子が出力端子OUTに電気的に接続されている。トランジスタT2は、トランジスタT3のソースまたはドレインのうち入力端子IN2に未接続の端子の電圧と、出力端子OUTの電圧との電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。なお、以下では、トランジスタT3のソースまたはドレインのうち入力端子IN2に未接続の端子を端子Aと称するものとする。また、出力端子OUTの電圧を出力電圧Voutと称するものとする。トランジスタT2のゲートがトランジスタT3の端子Aに電気的に接続されている。トランジスタT2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタT2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線L2に電気的に接続されている。トランジスタT3は、入力電圧Vin1と入力端子IN2の電圧以下、入力電圧Vin2という。の電位差またはそれに対応する電位差に応じてトランジスタT2のゲートと入力端子IN2との電気的な接続を継断するようになっている。トランジスタT3のゲートが入力端子IN1に電気的に接続されている。トランジスタT3の端子AがトランジスタT2のゲートに電気的に接続されており、トランジスタT3のソースおよびドレインのうち端子Aとは異なる端子が入力端子IN2に電気的に接続されている。低電圧線L1が本発明の第1電圧線の一具体例に相当する。高電圧線L2が本発明の第2電圧線の一具体例に相当する。トランジスタT3の端子Aが本発明の第1端子の一具体例に相当する。高電圧線L2は、低電圧線L1の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L2の電圧は、インバータ回路1の駆動時にハイレベルの電圧Vddとなっている。一方、低電圧線L1は、高電圧線L2の電圧よりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線L1の電圧は、インバータ回路1の駆動時に、ローレベルの電圧Vss<Vddとなっている。入力端子IN2は、所定のパルス信号を出力する電源S1図示せずに接続されている。電源S1は、例えば、図2Bに示したように、入力電圧Vin1が立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Vssを制御信号として出力するようになっている。なお、図2Bには、電源S1が、入力電圧Vin1が連続してハイレベルの電圧Vddとなっている時間よりも長い時間、ローレベルの電圧Vssを制御信号として出力するようになっている場合が例示されている。また、電源S1は、例えば、図2Bに示したように、上記以外の期間の間、ハイレベルの電圧Vddを制御信号として出力するようになっている。容量素子C1は、トランジスタT2のゲートと、トランジスタT2のソースおよびドレインのうち高電圧線L2に未接続の端子つまり出力端子OUT側の端子との間に挿入されている。容量素子C1の容量は、入力端子IN1に立ち下がり電圧が入力され、トランジスタT1,T3がオフしたときに、トランジスタT2のゲートをVssVth2よりも大きな電圧にチャージすることの可能な値となっている。なお、Vth2はトランジスタT2の閾値電圧である。動作次に、図3~8を参照しつつ、インバータ回路1の動作の一例について説明する。図3~図8は、インバータ回路1の一連の動作の一例を表す回路図である。まず、図3に示したように、期間t1において、入力電圧VinがローVssとなっており、入力端子IN2には制御信号としてハイVddが印加されている。このとき、トランジスタT1のゲート-ソース間電圧は0Vであり、トランジスタT1の閾値電圧が正であればトランジスタT1はオフ状態となる。さらに、トランジスタT2のゲート-ソース間電圧はVdd-Vss-ΔV-Vth3となる。Vth3は、トランジスタT3の閾値電圧である。トランジスタT2のゲート-ソース間電圧がトランジスタT2の閾値電圧Vth2よりも大きいので、トランジスタT2はオンし、ハイレベルの電圧Vddが出力電圧Voutとして出力される詳細は後述する。次に、図4に示したように、入力電圧Vin2がハイVddからローVssに変化しつまり立ち下がり、期間t1から期間t2に移行する。しかし、トランジスタT3のゲート-ソース電圧は0Vであり、トランジスタT3の閾値電圧が正であればトランジスタT3は、期間t1から変わらずオフ状態のままである。次に、図5に示したように、入力電圧Vin1がローVssからハイVddに変化しつまり立ち上がり、期間t2から期間t3に移行する。これにより、トランジスタT1,T3がオン状態となり、トランジスタT2のゲートおよび出力端子OUTがVssに充電される。その結果、トランジスタT2のゲートソース間の電圧Vgs2が0Vとなり、トランジスタT2はオフ状態となるVth2が0Vよりも大きい場合。つまり、期間t3において、高電圧線L2から低電圧線L1には貫通電流は流れない。一定時間経過後、図6に示したように、入力電圧Vin2がローVssからハイVddに変化しつまり立ち上がり、期間t3から期間t4に移行する。これにより、トランジスタT3からトランジスタT2のゲートへ電流が流れ、トランジスタT2のゲート電圧がローVssから徐々に上昇する。最終的に、トランジスタT2のゲート電圧がVdd-Vth3という電圧となる。トランジスタT2のゲート電圧が増加することで、トランジスタT2もオン状態となり、高電圧線L2から低電圧線L1へ貫通電流が流れる。この時、出力電圧VoutはVssΔVとなるが、トランジスタT2のオン抵抗に比べてT1のオン抵抗が非常に小さければ、出力電圧Voutはほぼローレベルの電圧Vssとなる。最後に、図7に示したように、入力電圧Vin1がハイVddからローVssに変化しつまり立ち下がり、期間t4から期間t1に移行する。これにより、トランジスタ1がオフ状態となり、高電圧線L2からの電流によって出力電圧Voutは徐々に上昇する。この時、トランジスタT2のゲート-ソース間の容量C1によって、トランジスタT2のゲート電圧も上昇する。最終的に、トランジスタT2のソース電圧の上昇に対して、ゲート電圧の上昇の比率が1であったとすると、トランジスタT2のゲート電圧は2Vdd-Vss-ΔV-Vth3となり、出力電圧Voutはハイレベルの電圧Vddとなる。以上のようにして、本実施の形態のインバータ回路1では、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Cが出力端子OUTから出力される。効果ところで、例えば、図27に示したような従来のインバータ回路10は、2つのnチャネルMOS型のトランジスタT10,T20が直列接続された単チャネル型の回路構成となっている。インバータ回路10では、例えば、図28に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタT2の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図29のインバータ回路20に示したように、トランジスタT20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vss2=VddVthが印加される高電圧配線L30にゲートを接続することが考えられる。また、例えば、図30のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。しかし、図27、図29、図30のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタT10,T20を介して、高電圧配線L20側から低電圧配線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。一方、本実施の形態のインバータ回路1では、入力端子IN1から印加される電圧に応じてオンオフするトランジスタT3を介して、入力電圧Vin2がトランジスタT2のゲートに入力される。そのため、入力電圧Vin1,Vin2がともにハイとなったときだけ、トランジスタT1,T2の双方のゲートにオン電圧が印加される。つまり、トランジスタT1,T2が同時にオンする期間を、入力端子IN2に入力する電圧によって制御することができる。これにより、図27、図29、図30に記載のインバータ回路と比べて、貫通電流を少なくすることができ、消費電力を抑えることができる。<2.変形例>[変形例1]上記実施の形態において、さらに、出力段にトランジスタT4,T5が設けられていてもよい。図8は、本変形例に係るインバータ回路1の構成の一例を表したものである。本変形例において、トランジスタT1は、入力電圧Vin1と低電圧線L1の電圧Vssとの電位差またはそれに対応する電位差に応じて、トランジスタT5のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT1のゲートが入力端子IN1に電気的に接続されている。トランジスタT1のソースまたはドレインが低電圧線L1に電気的に接続されている。トランジスタT1のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタT5のゲートに電気的に接続されている。トランジスタT2は、トランジスタT3のソースまたはドレインの電圧と、トランジスタT5のゲート電圧との電位差またはそれに対応する電位差に応じて高電圧線L3とトランジスタT5のゲートとの電気的な接続を継断するようになっている。トランジスタT2において、ゲートがトランジスタT3のソースまたはドレインに接続されている。また、トランジスタT2において、ソースおよびドレインのうち一方が高電圧線L3に接続され、ソースおよびドレインのうち他方がトランジスタT5のゲートに接続されている。トランジスタT4は、入力端子IN1の電圧と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じて出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT4において、ゲートが入力端子IN1に接続されている。トランジスタT4において、ソースおよびドレインのうち一方が低電圧線L1に接続され、ソースおよびドレインのうち他方が出力端子OUTに接続されている。トランジスタT5は、トランジスタT2のソースおよびドレインのうち高電圧線L3に未接続の端子の電圧と、出力電圧Voutとの電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタT5において、ゲートがトランジスタT2のソースおよびドレインのうち高電圧線L3に未接続の端子に接続されている。トランジスタT2において、ソースおよびドレインのうち一方が高電圧線L2に接続され、ソースおよびドレインのうち他方が出力端子OUTに接続されている。高電圧線L3は、高電圧線L2の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L3の電圧は、インバータ回路1の駆動時にVccとなっている。なお、高電圧線L3の電圧Vccは、VddVth5よりも高い電圧となっていることが好ましい。Vth5はトランジスタT5の閾値電圧である。トランジスタT4が本発明の第4トランジスタの一具体例に相当し、トランジスタT5が本発明の第5トランジスタの一具体例に相当する。高電圧線L3が本発明の第3電圧線に相当する。図9は、本変形例に係るインバータ回路1の入出力電圧波形の一例を表したものである。図10は、本変形例に係るインバータ回路1の動作の一例を表したものである。本変形例に係るインバータ回路1の基本的な動作は、図2に示すものと基本的には同じである。ただし、期間t4において相違点がある。図1のインバータ回路1では、期間t4において、出力電圧VoutがVssΔVとなる。そのため、トランジスタT2がオンし、最終段のトランジスタT1,T2に貫通電流が流れていた。一方、本変形例に係るインバータ回路1では、ΔV<Vth5となるので、トランジスタT5がオフしたままであり、出力電圧VoutもVssのままとなる。これにより、本変形例では、出力電圧VoutはVddとVssの2値となり、正常な出力が得られる。また、図1のインバータ回路1では、上述したように、期間t4において、トランジスタT1,T2を介して貫通電流が流れる。一般に、インバータ回路は負荷を駆動するバッファとして用いられることが多いので、その出力段を形成するトランジスタのサイズは大きく設計するつまり、抵抗を小さく設計する。そのため、図2に示したようにトランジスタT1,T2を介して貫通電流が流れる場合には、短時間ではあるものの、貫通電流が非常に大きくなってしまう可能性がある。一方、本変形例では、図9、図10に示したように、期間t4において、高電圧線L3から低電圧線L1へ貫通電流が流れるが、最終段のトランジスタT4,T5には貫通電流が流れない。従って、消費電力を小さく抑えることが可能である。[変形例2]上記実施の形態において、例えば、図11に示したように、トランジスタT3のソースおよびドレインのうちトランジスタT2のゲートに未接続の端子と、入力端子IN2との間に、さらに、トランジスタT6が設けられていてもよい。トランジスタT6は、入力端子IN3を介して当該トランジスタT6のゲートに入力された電圧に応じて、トランジスタT3のソースおよびドレインのうちトランジスタT2のゲートに未接続の端子と、入力端子IN2との電気的な接続を継断するようになっている。トランジスタT6のゲートが入力端子IN3に電気的に接続されている。トランジスタT6のソースまたはドレインが入力端子IN2に電気的に接続されている。トランジスタT6のソースおよびドレインのうち入力端子IN2に未接続の端子がトランジスタT3のソースおよびドレインのうちトランジスタT2のゲートに未接続の端子に電気的に接続されている。図12は、図11のインバータ回路1における入出力電圧波形の一例を表したものである。図13~図16は、図11のインバータ回路1における動作の一例を表したものである。まず、期間t1において、入力電圧Vin1はローVssとなっているので、トランジスタT1はオフしており、トランジスタT2のゲート電位はVxとなっている。ここで、トランジスタT2のゲート-ソース間電圧は、トランジスタT2の閾値電圧Vth2よりも大きいので、トランジスタT2はオン状態となり、出力電圧VoutとしてハイVddが出力される。次に、図13に示したように、入力電圧Vin2がハイVddからローVssに変化しつまり立ち下がり、期間t1から期間t2に移行する。さらに、トランジスタT6がオン状態となり、トランジスタT3とトランジスタT6との接続ノードの電圧がローVssとなる。しかし、入力電圧Vin1はローVssとなっているので、トランジスタT3はオフしたままであり、出力電圧VoutにはハイVddが出力される。さらに、図14に示したように、入力電圧Vin1がローVssからハイVddに変化しつまり立ち上がり、期間t2から期間t5に移行する。この時、トランジスタT1,T3がオンする。ここで、トランジスタT2のゲート電圧は出力電位Voutの低下に加え、電圧T3とT6の接続点のノードとの電荷分配によって低下し、最終的にトランジスタT2のゲート電圧はVssΔV1となる。ここで、ΔV1がトランジスタT2の閾値電圧Vth2よりも大きければ、図14に示したように、高電圧線L2から低電圧線L1へ貫通電流が流れ、出力電圧VoutはVssΔV ́となる。なお、トランジスタT1のオン抵抗がトランジスタT2のオン抵抗よりも十分に小さい場合には、ΔV ́≒0となる。一定時間経過後、図15に示したように、入力電圧Vin2がローVssからハイVddへ変化しつまり立ち上がり、期間t5から期間t6に移行する。しかし、この時、入力端子IN3はローVssであるので、トランジスタT6はオフしている。次に、入力端子IN3がローVssからハイVddに変化しつまり立ち上がり、期間t6から期間t7に移行する。これにより、図15に示したように、トランジスタT3,T6を介してトランジスタT2のゲート電圧がVdd-Vth3-Vth6となり、貫通電流が図のように流れ、出力電圧VoutはVssΔVとなる。しかし、トランジスタT1のオン抵抗がトランジスタT2のオン電圧よりも十分に小さい場合には、ΔV≒0となる。その後、入力電圧Vin3がハイVddからローVssに変化し、トランジスタT6がオフするが、トランジスタT2のゲート電圧は変化しない。最後に、図16に示したように、入力電圧Vin1がハイVddからローVssに変化しつまり立ち下がり、期間t7から期間t1に移行する。これにより、トランジスタT1がオフ状態となり、高電圧線L2からの電流によって出力電圧Voutが徐々に上昇する。この時、トランジスタT2のゲート-ソース間に接続された容量素子C1によってトランジスタT2のゲート電圧も上昇する。最終的に、出力電圧VoutにはハイVddが出力される。[変形例3]上記の変形例2において、さらに、出力段にトランジスタT4,T5が設けられていてもよい。図17は、本変形例に係るインバータ回路1の動作の一例を表したものである。図18は、本変形例に係るインバータ回路1の入出力電圧波形の一例を表したものである。本変形例に係るインバータ回路1の基本的な動作は、図11に示すものと基本的には同じである。従って、最終段に貫通電流を流すことがなく、出力電圧もVssとVddの2値のみをとることが可能である。[変形例4]上記の変形例2において、さらに、例えば、図19に示したように、トランジスタT3とトランジスタT6との接続点と、トランジスタT1のソースおよびドレインのうち低電圧線L1側の端子との間に、容量素子C2が設けられていてもよい。このようにした場合には、貫通電流量を小さくすることができる。<3.適用例>図20は、上記実施の形態およびその変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110と、表示パネル110を駆動する駆動回路120とを備えている。表示パネル110表示パネル110は、複数の表示画素114が2次元配置された表示領域110Aを有しており、各表示画素114が駆動回路120によって駆動されることにより、表示領域110Aに映像を表示するものである。各表示画素114は、互いに隣り合う3つの画素113R,113G,113Bからなる。なお、以下では、各画素113R,113G,113Bの総称として画素113を適宜、用いるものとする。画素113Rは、有機EL素子111Rおよび画素回路112を含んで構成されている。画素113Gは、有機EL素子111Gおよび画素回路112を含んで構成されている。画素113Bは、有機EL素子111Bおよび画素回路112を含んで構成されている。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。図21は、表示領域110A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。各画素回路112は、例えば、有機EL素子111に流れる電流を制御する駆動トランジスタT100と、信号線DTLの電圧を駆動トランジスタT100に書き込む書き込みトランジスタT200と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタT100および書き込みトランジスタT200は、例えば、nチャネルMOS型の薄膜トランジスタTFTにより形成されている。駆動トランジスタT100または書き込みトランジスタT200は、例えば、pチャネルMOS型のTFTであってもよい。表示領域110Aにおいて、複数の書込線WSLが行状に配置され、複数の信号線DTLが列状に配置されている。なお、書込線WSLが本発明の走査線の一具体例に相当する。表示領域110Aには、さらに、複数の電源線PSL電源電圧の供給される部材が書込線WSLに沿って行状に配置されている。各信号線DTLと各書込線WSLとの交差点近傍には、有機EL素子111が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路123の出力端と、書き込みトランジスタT200のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線WSLは、後述の書込線駆動回路124の出力端と、書き込みトランジスタT200のゲート電極に接続されている。各電源線PSLは、後述の電源線駆動回路125の出力端と、駆動トランジスタT100のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタT200のドレイン電極およびソース電極のうち信号線DTLに未接続の方の電極は、駆動トランジスタT100のゲート電極と、保持容量Csの一端に接続されている。駆動トランジスタT100のドレイン電極およびソース電極のうち電源線PSLに未接続の方の電極と保持容量Csの他端とが、有機EL素子111のアノード電極図示せずに接続されている。有機EL素子111のカソード電極は、例えば、グラウンド線GNDに接続されている。駆動回路120次に、駆動回路120内の各回路について、図20、図21、図22を参照して説明する。なお、図22は、同期信号の波形の一例と、駆動回路120から各書込線WSLに出力される電圧波形の一例とを表したものである。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124および電源線駆動回路125を有している。また、駆動回路120は、上記実施の形態およびその変形例における各種電源具体的には低電圧線L1および高電圧線L2,L3等に接続された電源も有している。タイミング生成回路121は、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125が連動して動作するように制御するものである。タイミング生成回路121は、例えば、外部から入力された同期信号120Bに応じて同期して、上述した各回路に対して制御信号121Aを出力するようになっている。映像信号処理回路122は、外部から入力された映像信号120Aに対して所定の補正を行うと共に、補正した後の映像信号122Aを信号線駆動回路123に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。信号線駆動回路123は、制御信号121Aの入力に応じて同期して、映像信号処理回路122から入力された映像信号122Aを各信号線DTLに印加して、選択対象の画素113に書き込むものである。なお、書き込みとは、駆動トランジスタT100のゲートに所定の電圧を印加することを指している。信号線駆動回路123は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各列に対応して、1段ごとにバッファ回路図示せずを備えている。この信号線駆動回路123は、制御信号121Aの入力に応じて同期して、各信号線DTLに対して、例えば、2種類の電圧Vofs、Vsigを出力可能となっている。具体的には、信号線駆動回路123は、各画素113に接続された信号線DTLを介して、書込線駆動回路124により選択された画素113へ2種類の電圧Vofs、Vsigを順番に供給するようになっている。ここで、オフセット電圧Vofsは、信号電圧Vsigの値に依らず一定電圧値となっている。また、信号電圧Vsigは、映像信号122Aに対応する電圧値となっている。信号電圧Vsigの最小電圧はオフセット電圧Vofsよりも低い電圧値となっており、信号電圧Vsigの最大電圧はオフセット電圧Vofsよりも高い電圧値となっている。書込線駆動回路124は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各行に対応して、1段ごとにバッファ回路2を備えている。バッファ回路2は、上述したインバータ回路1を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路124は、制御信号121Aの入力に応じて同期して、各書込線WSLに対して、2種類の電圧Vdd、Vssを出力可能となっている。具体的には、書込線駆動回路124は、各画素113に接続された書込線WSLを介して、駆動対象の画素113へ2種類の電圧Vdd、Vssを供給し、書き込みトランジスタT200を制御するようになっている。例えば、図22に示したように、制御信号121Aとして、クロックckと、スキャンパルスspが入力されると、書込線駆動回路124は、複数の書込線WSLに対して、波高値がVddで、幅が2Hのパルスを含む電圧Vsi1≦i≦N、iおよびNは正の整数を、パルスの位相を1Hずつずらしながら順番に出力するようになっている。ここで、電圧Vddは、書き込みトランジスタT200のオン電圧以上の値となっている。電圧Vddは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路124から出力される電圧値である。電圧Vssは、書き込みトランジスタT200のオン電圧よりも低い値となっており、かつ、電圧Vddよりも低い値となっている。電源線駆動回路125は、例えばシフトレジスタ図示せずを含んで構成されており、例えば、画素113の各行に対応して、1段ごとにバッファ回路図示せずを備えている。この電源線駆動回路125は、制御信号121Aの入力に応じて同期して、2種類の電圧VccH、VccLを出力可能となっている。具体的には、電源線駆動回路125は、各画素113に接続された電源線PSLを介して、駆動対象の画素113へ2種類の電圧VccH、VccLを供給し、有機EL素子111の発光および消光を制御するようになっている。ここで、電圧VccLは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧VccHは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧以上の電圧値である。表示装置100では、各画素113において画素回路112がオンオフ制御され、各画素113の有機EL素子111に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル110の表示領域110Aにおいて画像が表示される。ところで、本適用例では、例えば、書込線駆動回路124内のバッファ回路2は、上述したインバータ回路1を複数含んで構成されている。これにより、バッファ回路2内を流れる貫通電流はほとんど存在しないので、バッファ回路2の消費電力を抑えることができる。また、本適用例において、書込線駆動回路124が、トランジスタT4またはトランジスタT5を、入力端子IN1の電圧が連続してハイとなっている時間と等しい時間オフさせるように、トランジスタT4またはトランジスタT5のゲートに制御信号を入力するようになっていてもよい。この場合に、書込線駆動回路124は、例えば、図23、図24に示したように、書込線WSLごとに設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti=Vsiまたはそれに対応する信号を書込線WSLに出力するようになっている。書込線駆動回路124は、さらに、i-x段目1≦x≦i-1の書込線WSLに対応して設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti-xまたはそれに対応する信号を反転させた反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT4のゲートに入力するようになっていてもよい。上記のxは、できるだけ小さいことが好ましく、1であることが最も好ましい。なお、書込線駆動回路124は、図示しないが、上記の反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT5のゲートに入力するようになっていてもよい。このようにした場合には、トランジスタT4またはトランジスタT5のゲートに入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置100の回路構成を簡略化することができる。なお、上記の反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT4またはトランジスタT5のゲートに入力するに際して、図23に記載の回路の代わりに、図25に記載の回路が用いられてもよい。なお、図23に記載の回路の代わりに、図25に記載の回路が用いられた場合には、図25に記載の回路の入出力電圧波形が、例えば図26に記載されるような波形となる。以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路1が書込線駆動回路124の出力段に用いられていたが、書込線駆動回路124の出力段の代わりに、電源線駆動回路125の出力段に用いられていてもよいし、書込線駆動回路124の出力段と共に、電源線駆動回路125の出力段に用いられていてもよい。なお、上記各実施の形態およびその変形例に係るインバータ回路1を電源線駆動回路125の出力段に用いる場合には、例えば、低電圧線L1に対して、電圧VccLを出力する電源図示せずを接続し、高電圧線L2,L3に対して、電圧VccHを出力する電源図示せずを接続し、高電圧線L4に対して、電圧VccHよりも高い電圧を出力する電源図示せずを接続すればよい。"