"信号入力ポートと信号出力ポートとを有する主線路と、カップリングポートとアイソレーションポートとを有し、電界結合と磁界結合とにより前記主線路に結合する副線路と、を備え、前記信号出力ポートと前記カップリングポートとは、いずれか一方のみ直列容量が接続される、方向性結合器。所望の周波数で前記信号出力ポートの寄生インダクタンスと共振する容量値C1、所望の周波数で前記カップリングポートの寄生インダクタンスと共振する容量値C2として、前記直列容量の容量値が前記容量値C1以下、または前記容量値C2以下に設定された、請求項1に記載の方向性結合器。所望の周波数で前記信号出力ポートの寄生インダクタンスと共振する容量値C1、所望の周波数で前記カップリングポートの寄生インダクタンスと共振する容量値C2として、前記直列容量の容量値が次式を満足する容量値Cxに設定された、請求項2に記載の方向性結合器。Cx1/1/C11/C2前記信号出力ポートと前記カップリングポートとのうち、前記カップリングポートのみに前記直列容量が接続された、請求項1~3のいずれかに記載の方向性結合器。前記主線路、前記副線路、及び、前記直列容量の電極パターンが薄膜プロセスにより形成された、請求項1~4のいずれかに記載の方向性結合器。前記主線路と前記副線路との少なくとも一方を、前記直列容量を構成する電極として利用した、請求項1~5のいずれかに記載の方向性結合器。前記主線路と前記副線路と前記直列容量を構成する電極が形成された半絶縁性基板を備える、請求項1~6のいずれかに記載の方向性結合器。上述の理想的な方向性結合器120Aでは、相互インダクタンスMの結合係数が1であり、アイソレーションポートISOでは電界結合による信号と磁界結合による信号とが逆相で打ち消しあう。しかしながら、実際の方向性結合器では、相互インダクタンスMの結合係数を上述のように1にすることは困難であり、通常は引き回し配線やワイヤ等による寄生インダクタンスが存在する。図3は実際の方向性結合器120Bにおける寄生インダクタンスの影響を説明する図である。図3Aには方向性結合器120Bの等価回路を示している。この方向性結合器120Bでは、主線路121の信号出力ポートRFoutに寄生インダクタンスL1が、副線路122のカップリングポートCPLに寄生インダクタンスL2が発生している。図3B、図3Cには、寄生インダクタンスL1=05nH、L2=10nHとした場合の方向性結合器120Bの周波数特性とアイソレーション特性とを示している。この場合、副線路122において電界結合により発生する信号と磁界結合により発生する信号とは位相遅れが生じ、アイソレーションポートISOには両信号の加算では相殺されない信号が発生する。そして、十分なアイソレーションや方向性が確保できないことになる。なお、信号入力ポートRFinやアイソレーションポートISOにも寄生インダクタンスが発生することがあるが、それらの寄生インダクタンスは、方向性結合器のアイソレーション特性や方向性をほとんど劣化させることがなく、ここではそれらの発生はないものとみなす。ところで、高周波回路においては寄生インダクタンスに直列共振する直列容量を接続することにより、寄生インダクタンスの影響を抑制する技術が知られている。そこで、上述の方向性結合器120Bにおいても、寄生インダクタンスL1,L2に対して直列容量を接続することが考えられる。図4は、寄生インダクタンスに直列容量を接続した構成の方向性結合器120Cについて説明する図である。方向性結合器120Cでは、主線路121にインダクタンスL1=05nHと所望の周波数約20GHzで直列共振する直列容量C114pFを挿入し、副線路122にインダクタンスL2=10nHと所望の周波数約20GHzで直列共振する直列容量C26pFを挿入している。この場合、各寄生インダクタンスと直列容量とが直列共振する周波数約20GHzでは、アイソレーションと方向性とが改善したものになっている。ただし、このように直列容量を挿入した回路構成では、直列容量C1,C2の分だけ方向性結合器120C全体としてのデバイスサイズが大型化することになる。特に、信号出力ポートRFoutでの外部回路とのインピーダンス整合を考えれば、信号出力ポートRFoutの寄生インダクタンスL1は小さくなるように回路設計する必要があり、その場合、その寄生インダクタンスL1に共振する直列容量C1は大容量で極めて大型のものになってしまう。このため、直列容量C1によってデバイスサイズの大型化が招かれることになる。そこで、この発明は、寄生インダクタンスが存在しても良好なアイソレーション特性が得られ、大型化を抑制できる構成の方向性結合器を提供することを目的とする。この発明は伝送線路型の方向性結合器に関し、主線路と、電界結合と磁界結合とにより主線路に結合する副線路とを備える。主線路は信号入力ポートと信号出力ポートとを有し、副線路はカップリングポートとアイソレーションポートとを有する。ここで、信号出力ポートとカップリングポートとは、いずれか一方のみ直列容量が接続される。この構成では、信号出力ポートとカップリングポートとのいずれか一方のみに直列容量を接続することで、アイソレーションおよび方向性を改善でき、また、両方に直列容量を接続する場合よりもデバイスサイズの大型化を抑制できる。上記方向性結合器では、所望の周波数で信号出力ポートの寄生インダクタンスと共振する容量値C1、所望の周波数でカップリングポートの寄生インダクタンスと共振する容量値C2として、直列容量の容量値は容量値C1以下、または容量値C2以下に設定すると好適である。より好ましくは、直列容量の容量値は次式を満足する容量値Cxに設定すると好適である。Cx1/1/C11/C2直列容量として容量値C1や容量値C2を挿入すると、アイソレーションおよび方向性を改善することができるが、アイソレーションおよび方向性は、容量値C1や容量値C2よりも小さな容量値Cxに近いほど改善される。その上、容量値が小さいほど直列容量を小型化でき、デバイスサイズの抑制に寄与する。上記方向性結合器では、信号出力ポートとカップリングポートとのうち、カップリングポートのみ直列容量が接続されると好適である。これにより、信号出力ポートに直列容量が挿入されることがなく、挿入損失の増大を防ぐことができる。上記方向性結合器は、主線路、副線路、及び直列容量が薄膜プロセスにより形成されていると好ましい。薄膜プロセスにより方向性結合器を作成することで、各部品の位置ばらつきを抑制できるので、方向性結合器の電気的特性のばらつきは非常に小さく抑えられる。上記方向性結合器は、主線路と副線路との少なくとも一方を、直列容量を構成する電極として利用すると好ましい。この構成では、直列容量を構成する電極及び主線路、並びに副線路を一括して形成することができるので、従来の製造プロセスに追加されるプロセス数を低減できる。また、直列容量の電極面積の分だけデバイスサイズが大型化することを防ぐことができる。上記方向性結合器は、半絶縁性基板を用いると、損失が小さく、方向性結合器の挿入損失を低減でき望ましい。また、その場合には、方向性結合器に他の能動素子を混載してデバイスの小型化や低価格化などを進めることができる。この発明によれば、主線路や副線路に寄生インダクタンスが存在しても、信号出力ポートとカップリングポートの一方にのみ直列容量を挿入して、良好なアイソレーション特性と方向性が得られる。また、その場合、2つの直列容量を用いずに1つの直列容量のみを用いるためデバイスサイズの大型化を抑制することができる。以下、本発明の実施形態に係る伝送線路型の方向性結合器の概略構成及び動作について説明する。《第1の実施形態》図5Aは、本発明の第1の実施形態に係る伝送線路型の方向性結合器20Aの等価回路図である。方向性結合器20Aは、主線路21と副線路22とを備える。主線路21と副線路22とはそれぞれインダクタンスLを有し、互いに線路間の分布容量Cによって容量結合するとともに、相互インダクタンスMによって磁界結合する。主線路21は信号入力ポートRFinと信号出力ポートRFoutとを有する。副線路22はカップリングポートCPLとアイソレーションポートISOとを有する。副線路22において、カップリングポートCPLでは電界結合による信号と磁界結合による信号とが同位相で強めあい、アイソレーションポートISOでは電界結合による信号と磁界結合による信号とが逆位相で弱めあう。理想的な方向性結合器であれば相互インダクタンスMと分布容量Cとを適切に調整することで、カップリングポートCPLの出力が信号入力ポートRFinの入力電力に対して90°の位相成分のみとなる。また、アイソレーションポートISOの出力がほぼ0になる。しかしながら、実際には相互インダクタンスMの結合係数は1にならず、主線路21に線路自体のインダクタンスLとともに配線などによる寄生インダクタンスL1が存在し、また、副線路22には線路自体のインダクタンスLとともに寄生インダクタンスL2が存在することになる。このため、副線路22に生じる磁界結合による信号と電界結合による信号には、寄生インダクタンスに起因する位相遅れが生じ、アイソレーションポートISOの出力電力を電界結合、磁界結合で完全に打ち消しあうことができず、アイソレーション特性の劣化が発生することになる。そこで、本実施形態では副線路22において寄生インダクタンスL2に対して直列に直列容量Cxを挿入している。ここで直列容量Cxは、前述の方向性結合器120C図4参照。に設けた直列容量C1,C2を直列接続した場合の容量値と等しいものとしている。則ち、直列容量Cxは下記式を満足するものにしている。なお、直列容量C1,C2はそれぞれ寄生インダクタンスL1,L2に直列共振する容量値である。Cx1/1/C11/C2{=1/1/141/6=4.2}これにより、この方向性結合器20Aは、所望の周波数約20GHzにおけるアイソレーションおよび方向性が、寄生インダクタンスL1,L2が存在するにも関わらず、改善されることになる。図5Bは方向性結合器20Aの周波数特性を例示する図であり、図5Cはそのアイソレーション特性を極座標表示した図である。方向性結合器20Aの周波数特性において、信号出力ポートRFoutでの挿入損失は全周波数帯域に亘りほぼ0であり、アイソレーションポートISOでのアイソレーションは周波数約20GHzで共振により大幅に改善されている。そして、この周波数約20GHzでは、カップリングポートCPLにおける結合量とアイソレーションの比である方向性も大幅に改善されている。このように、この方向性結合器20Aでは、カップリングポートCPLに直列容量Cxを挿入することで、アイソレーション特性および方向性を改善することができる。図6に、方向性結合器20Aと従来構成との周波数20GHzでの周波数特性の比較を示す。方向性結合器20Aは、理想的な回路構成の方向性結合器120Aに比べて、アイソレーションと方向性に若干の劣化があるが、いずれも実用限度となる30dBよりも十分に大きく、実用可能な特性を実現できている。一方、寄生インダクタンスによる悪影響のある方向性結合器120Bに比べて、アイソレーションと方向性とが改善されていて、特に方向性が実用限度となる30dBを上回るほど大幅に改善されている。また、各寄生容量に直列共振する直列容量C1,C2を設ける方向性結合器120Cに比べて、直列容量C1,C2よりも小型の直列容量Cxを1つのみ設けるために、デバイスサイズが大型化することを抑制できている。その上、直列容量Cxは直列容量C1,C2よりも小容量で小型なものになるため、この点でも小型化に適している。したがって、カップリングポートCPLに直列容量Cxを挿入する方向性結合器20Aでは、寄生インダクタンスの影響を回避しながら、デバイスサイズの大型化を大幅に抑制することが可能である。なお、信号出力ポートRFoutのみに寄生インダクタンスL1が発生した場合は、カップリングポートCPLに寄生インダクタンスL1と共振する直列容量C1を追加すると好適である。また、カップリングポートCPLのみに寄生インダクタンスL2が発生した場合は、カップリングポートCPLに寄生インダクタンスL2と共振する直列容量C2を追加すると好適である。これらの場合でも、上記実施形態と同様に、アイソレーションと方向性とを改善することができる。《第2の実施形態》次に、第2の実施形態に係る方向性結合器20Bについて説明する。図7Aは方向性結合器20Bの等価回路図であり、方向性結合器20BはカップリングポートCPLにのみ直列容量Cx’C26pFを挿入した構成である。この構成では、図7B,7Cの周波数特性やアイソレーション特性が示すように、直列容量Cx’による共振周波数が所望の周波数約20GHzからずれて、アイソレーションと方向性との改善効果は限定されたものになり、ある程度のアイソレーションと方向性との改善しか期待できない。しかしながら、少なくとも信号出力ポートRFoutに従来設けていた直列容量C1が省かれるので、直列容量C1の分だけデバイスサイズを抑制でき、また、主線路21への直列容量C1の挿入による挿入損失の劣化も抑制することができる。このため、前述の方向性結合器20Aのように直列容量C1と直列容量C2とを直列接続したものと等価な容量値Cxを接続するほうが好適であると考えられる。《第3の実施形態》次に、第3の実施形態に係る方向性結合器20Cについて説明する。図8Aは方向性結合器20Cの等価回路図であり、方向性結合器20Cは信号出力ポートRFoutにのみ直列容量Cx42pFを挿入した構成である。この構成では、図8B,8Cの周波数特性やアイソレーション特性が示すように、直列容量Cxによる共振周波数は所望の周波数約20GHzになり、ある程度のアイソレーションと方向性との改善が期待できる。また、少なくともカップリングポートCPLに従来設けていた直列容量C2が省かれるので、直列容量C2の分だけデバイスサイズを抑制できる。ただし、主線路21への直列容量Cxの挿入により、若干の挿入損失の劣化が生じてしまう。そのため、前述の方向性結合器20AのようにカップリングポートCPL側に直列容量を接続するほうが好適であると考えられる。《実施例1》次に、本発明の方向性結合器の製造方法について説明する。図9Aは方向性結合器20Dのパターン図であり、図9Bは図9Aに示すB-B’断面での断面図である。方向性結合器20Dは、半絶縁性基板24上に、主線路21、副線路22、信号入力ポートRFin、信号出力ポートRFout、カップリングポートCPL、およびアイソレーションポートISOを備えている。また、各ポートを露出させる開口を設けた誘電体膜23を、半絶縁性基板24上に積層している。そして、カップリングポートCPLの露出する開口から誘電体膜23上に上面電極25を設け、上面電極25の端部の矩形領域を副線路22の端部の矩形領域に重ならせることにより、直列容量Cxを形成している。信号入力ポートRFin、信号出力ポートRFout、カップリングポートCPL、及びアイソレーションポートISOは、ワイヤ等により外部回路に接続される。図10は、方向性結合器20Dの製造プロセスを説明する模式図である。方向性結合器20Dは、デバイスを複数配列可能で、GaAsガリウムヒ素等の誘電体損失が小さい材料を用いたウエハ基板を用いて製造する。図には、ウェハ上の個別デバイス形性領域を半絶縁性基板24として示している。まず、図10Bに示すように、半絶縁性基板24上に方向性結合器20Dの主線路21、副線路22、信号入力ポートRFin、信号出力ポートRFout、カップリングポートCPL、およびアイソレーションポートISOを、薄膜プロセスを用いて形成する。なお、主線路21、信号入力ポートRFin、および信号出力ポートRFoutは互いに導通するようにAuまたはAlからなる一体のパターンで形成する。また、副線路22およびアイソレーションポートISOも互いに導通するようにAuまたはAlからなる一体のパターンで形成する。カップリングポートCPLは副線路22から離間したパターンとしてAuまたはAlからなるパターンで形成する。薄膜プロセスでは、蒸着、スパッタリング、またはメッキ等により、電極材を全面に形成した後、フォトリソグラフィプロセスによりレジスト膜を形成し、不要な電極材をエッチングにより除去する。または、先にフォトリソグラフィプロセスによりレジスト膜のパターンを形成した後、蒸着、スパッタリング、またはメッキ等によりレジスト膜パターン以外の部分に電極材を堆積させ、最後にレジスト膜を剥離リフトオフすることによって電極パターンを形成する。このような薄膜プロセスによれば、各電極の位置ばらつきを10μm以下に抑制できるので、方向性結合器の電気的特性のばらつきは非常に小さく抑えられ、方向性結合器の歩留まりを向上させることができる。なお、薄膜プロセスによりデバイスを製造する場合、基板材料としてシリコンを使用することが一般的であるが、シリコン基板は半導体基板であるため損失が大きく、本発明の方向性結合器に使用すると、主線路での挿入損失が増加する。これに対して、GaAs等の損失が小さい材料により作成された半絶縁性基板24を用いることで、挿入損失を低減できる。次に、図10Cに示すように、信号入力ポートRFin、信号出力ポートRFout、カップリングポートCPL、およびアイソレーションポートISOを露出させる4つの開口を設けて、誘電体膜23を半絶縁性基板24上に成膜する。開口の形性には、エッチングプロセスを採用することができる。続いて、図10Dに示すように、誘電体膜23の表面に上面電極25を薄膜プロセスにより形成する。上面電極25はカップリングポートCPLが露出する開口から、副線路22の一端の矩形領域まで至るパターンで形成する。これにより、上面電極25と副線路22との対向する領域を、直列容量Cxとすることができ、方向性結合器20Dのアイソレーションや方向性を改善することが可能になる。《実施例2》次に、本発明の方向性結合器の他の実施例について説明する。図11Aは方向性結合器20Eのパターン図であり、図11Bは方向性結合器20Eの図11Aに示すB-B’断面での断面図である。この方向性結合器20Eは、副線路22および上面電極25において、直列容量Cxとなる矩形領域を周囲よりも大面積な形状に拡大している。このような構成とすれば、直列容量Cxの容量値を比較的大きくすることが容易となる。《実施例3》次に、本発明の方向性結合器の他の実施例について説明する。図12Aは方向性結合器20Fのパターン図であり、図12Bは方向性結合器20Fの図12Aに示すB-B’断面での断面図である。この方向性結合器20Fは、直列容量Cxの容量値を比較的大きく確保するために、副線路22の線路形状はそのままに、上面電極25を副線路22に重なる線路状とすることにより、直列容量Cxとなる矩形領域を大面積にしている。このような構成とすれば、デバイスサイズの大型化を招くことなく、直列容量Cxの容量値を確保することができる。以上に示した各実施形態や各実施例のように本発明は多様な構成で実施でき、本発明の範囲は上述の実施形態の記載に制限されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"