互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第1の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第1の周期より長い第2の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち外部から前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされる、ことを特徴とする半導体装置。前記複数の制御回路は、更に、前記複数の記憶領域のオートリフレッシュ動作を、それぞれ独立且つ非同期に制御する、ことを特徴とする請求項1に記載の半導体装置。更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示するセルフリフレッシュコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項1または2に記載の半導体装置。更に、前記複数の記憶領域にそれぞれ対応し、前記セルフリフレッシュコマンドを受領する複数のコマンド端子を備える、ことを特徴とする請求項3に記載の半導体装置。更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、外部と通信する、それぞれ互いに独立且つ非同期に入出力する複数のデータ端子を備える、ことを特徴とする請求項4に記載の半導体装置。更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示するセルフリフレッシュコマンド、及び前記複数の記憶領域のオートリフレッシュ動作をそれぞれ外部から指示するオートリフレッシュコマンドを、それぞれ認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項2に記載の半導体装置。更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、それぞれ互いに独立且つ非同期に外部と入出力する複数のデータ端子を備える、ことを特徴とする請求項6に記載の半導体装置。更に、前記複数の記憶領域にそれぞれ対応し、前記入出力に関連する動作をそれぞれ外部から指示するリードコマンド及びライトコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項7に記載の半導体装置。前記複数の記憶領域にそれぞれ対応し、前記オートリフレッシュコマンド、前記リードコマンド及び前記ライトコマンドを受領する複数のコマンド端子を備える、ことを特徴とする請求項8に記載の半導体装置。前記リフレッシュ起動信号生成回路は、前記オシレータ信号を分周して周期が異なる複数の分周信号を出力する分周回路と、前記複数の分周信号をデコードして前記複数のリフレッシュ起動信号を出力するデコーダと、を備える、ことを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記分周回路は、縦続接続されたNNは2以上の整数個の2分周回路を含み、前記第2の周期は、前記第1の周期の2N倍の周期である、ことを特徴とする請求項10に記載の半導体装置。前記複数のリフレッシュ起動信号のそれぞれの周期は、同一の周期である、ことを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。前記複数のリフレッシュ起動信号の活性化タイミングは、互いに前記第1の周期だけずれている、ことを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。前記複数の記憶領域と、前記複数の制御回路と、前記リフレッシュ起動信号生成回路とは、1つのチップ上に構成されている、ことを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置。前記半導体装置は、互いに積層された第1及び第2のチップを含み、前記第1及び第2のチップの各々は、前記複数の記憶領域、前記複数の制御回路、前記オシレータ、及び前記リフレッシュ起動信号生成回路を含み、前記第1のチップの前記リフレッシュ起動信号生成回路は、更に、前記第1のチップの前記オシレータ信号に関連する第1の信号と、前記第2のチップの前記オシレータ信号に関連する第1の信号と異なる位相である第2の信号と、のいずれか一方を選択された第1のオシレータ信号として選択する第1のマルチプレクサを含み、前記第1のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第1のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、前記第2のチップの前記リフレッシュ起動信号生成回路は、更に、前記第2のチップの前記オシレータ信号に関連する第1の信号と、前記第1のチップの前記オシレータ信号に関連する第1の信号と異なる位相である第2の信号と、のいずれか他方を選択された第2のオシレータ信号として選択する第2のマルチプレクサを含み、前記第2のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第2のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成する、ことを特徴とする請求項1乃至14のいずれか一項に半導体装置。前記第1のマルチプレクサは、前記第1のチップの前記オシレータ信号に関連する前記第1の信号を選択し、前記第2のマルチプレクサは、前記第1のチップの前記オシレータ信号に関連する前記第2の信号を選択する、ことを特徴とする請求項15に記載の半導体装置。前記第1及び第2のチップは、更に、前記第1及び第2のマルチプレクサの選択動作にそれぞれ関連する選択情報を第1及び第2の選択情報としてそれぞれ保持する第1及び第2の情報保持部を備える、ことを特徴とする請求項15または16に記載の半導体装置。前記第1及び第2の選択情報は、更に、それぞれ対応する前記オシレータの活性及び非活性を制御する、ことを特徴とする請求項17に記載の半導体装置。前記第1の選択情報は、前記第1のチップの前記オシレータを活性に制御し、前記第2の選択情報は、前記第2のチップの前記オシレータを非活性に制御する、ことを特徴とする請求項18に記載の半導体装置。前記第1及び第2の情報保持部のそれぞれは、ヒューズ素子または外部から供給される前記選択情報を保持するレジスタにより構成される、ことを特徴とする請求項17乃至19のいずれか一項に記載の半導体装置。請求項1または15に記載の半導体装置と、前記半導体装置と接続され、前記半導体装置の動作を制御するコントローラと、を備えることを特徴とするシステム。前記半導体装置と前記コントローラとが、一体的にパッケージングされたこと、を特徴とする、請求項21に記載のシステム。発明者は、複数の記憶領域が、互いに独立且つ非同期にセルフリフレッシュ可能な第3の半導体装置を検討した。これは、例えば、第1の記憶領域はセルフリフレッシュを実行しつつ、第2の記憶領域はリード動作を実行しつつ、第3の記憶領域はライト動作をしつつ、第4の記憶領域はアイドルスタンバイを実行することが可能な半導体装置である。さらには、リード動作を実行している第2の記憶領域が、セルフリフレッシュを実行している第1の記憶領域と同じセルフリフレッシュのステートに移行することが可能な半導体装置である。言い換えれば、この第3の半導体装置は、複数の記憶領域が互いに非同期でアクティブ、プリチャージ、リード、及びライト動作することができる点において第1及び第2の半導体装置と同じであるが、複数の記憶領域が互いに非同期にセルフリフレッシュ動作することができる点において、第1及び第2の半導体装置とは明確に異なる。詳細には、複数の記憶領域が、それぞれ対応する互いに非同期な複数のセルフリフレッシュコマンドによって、互いに独立に制御される半導体装置である。上記従来のセルフリフレッシュ制御の手法は、複数の記憶領域が、1つのセルフリフレッシュコマンドに同期したシーケンシャルな遅延制御である。言い換えれば、複数の記憶領域が、共通のセルフリフレッシュコマンド前記第1及び第2のコマンドに応じて共通に制御される。しかしながら、発明者が検討した第3の半導体装置においては、特許文献1~4のセルフリフレッシュ制御の手法を用いたとしても、ノイズの抑制は実現できない。詳細には、複数の記憶領域が互いに独立且つ互いに非同期にセルフリフレッシュへのステートに移行する場合、それら動作の重複に起因するノイズの問題を有効に抑制できないという問題があった。よって、この第3の半導体装置を検討するにあたり、オートリフレッシュよりもノイズ量が大きなセルフリフレッシュに関連するノイズを削減しなければならない。上記課題を解決するために、本発明の半導体装置は、互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第1の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第1の周期より長い第2の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち外部から前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされる、ことを特徴としている。本発明の半導体装置によれば、互いに独立且つ非同期に動作する複数の記憶領域にそれぞれ対応する複数のリフレッシュ起動信号は、互いに異なる活性化タイミングに制御されている。複数のリフレッシュ起動信号のそれぞれは、リフレッシュ対象となる記憶領域の制御回路の制御に従って、対応する記憶領域をリフレッシュする。よって、例えば、所定の期間に2以上の記憶領域をリフレッシュする際、それぞれの記憶領域のリフレッシュ動作の起動タイミングが重ならないように制御することができるので、リフレッシュ電流の集中によるノイズの発生を抑制することができる。例えば、セルフリフレッシュを実行する記憶領域と、セルフリフレッシュ以外の動作を行う記憶領域が混在したとしても、複数の記憶領域に共通であるリフレッシュ起動信号生成回路を用いて、複数の記憶領域のリフレッシュを、互いに異なるタイミングに制御することができる。また、上記課題を解決するために、本発明のシステムは、互いに複数の貫通電極で電気的に接続され、互いに積層される第1のチップ及び前記第1のチップを制御するコントローラチップを備え、前記第1のチップは、互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第1の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第1の周期より長い第2の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち前記コントローラチップから前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされ、前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記セルフリフレッシュ要求に関連するセルフリフレッシュコマンドを供給する、ことを特徴としている。以上説明したように本発明によれば、半導体装置及びシステムにおいて、互いに独立かつ非同期にセルフリフレッシュ動作する複数の記憶領域のうちセルフリフレッシュの対象となる少なくとも2つ以上の記憶領域において、互いに異なるタイミングで2つ以上の記憶領域のリフレッシュを制御することで、リフレッシュ動作時の起動タイミングが重なることによるリフレッシュ電流の集中に起因するノイズの発生を抑制することができる。また、例えば、複数の半導体チップを積層した半導体装置において、異なる半導体チップ間の記憶領域であっても、同様の効果を得ることができる。本発明の課題を解決する技術思想の代表的な例について述べる。ただし、本発明は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。本発明の技術思想の一例は、例えば、図3乃至図5に示すように、互いに独立に動作する複数の記憶領域10と、複数の記憶領域10の動作をそれぞれ独立且つ非同期に制御する複数の制御回路22と、リフレッシュ起動制御回路40を備える、1チップで構成された半導体装置100である。1チップの定義は、複数の機能体で構成された所謂半導体ウェハから、1つの半導体装置を1つのチップとしてスクライブラインに沿って切り出されたチップのことである。複数の制御回路22とリフレッシュ起動制御回路40は、図4において詳細に示される。リフレッシュ起動制御回路40は、図5において詳細に示される。図4及び図5において、第1の周期を有するオシレータ信号N0を出力するオシレータ41と、オシレータ信号N0に基づいて、第1の周期より長い第2の周期を有するとともに活性化タイミングが互いに異なる複数のリフレッシュ起動信号RSを生成するリフレッシュ起動信号生成回路42と、を備え、複数の制御回路22は、それぞれ外部から独立且つ非同期に供給されたセルフリフレッシュコマンドに対応して、セルフリフレッシュに関連するセルフリフレッシュエントリ信号SREを、リフレッシュ起動制御回路40に供給する。リフレッシュ起動制御回路40は、複数のセルフリフレッシュエントリ信号SREにそれぞれ対応して、活性化タイミングが異なる複数のリフレッシュ起動信号RSを供給する。複数の制御回路22のうち外部からリフレッシュ要求を受けた制御回路22に対応する記憶領域10は、対応するリフレッシュ起動信号RSの活性化タイミングに応答してリフレッシュされる。このような構成により、リフレッシュ起動制御回路40は、独立且つ非同期に動作する複数の記憶領域10に対し、それぞれのリフレッシュ動作の起動タイミングを重ならないように制御し、リフレッシュ電流の集中に起因するノイズの発生を抑制することができる。複数の記憶領域10は、それぞれ独立且つ非同期にセルフリフレッシュを実行することに注意が必要である。以下では、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。[第1実施形態]本発明を適用した第1実施形態の半導体装置について説明する。図1は、第1実施形態において1チップで構成された半導体装置100の概念図を例示している。図1に示す半導体装置100は、例えば、揮発性の記憶機能を有する4個のDRAMDynamicRandomAccessMemory10を1つのチップ半導体チップ;単にチップと呼ぶ上に配置して構成され、いわゆるワイドIODRAMと呼ばれている。半導体装置100内の各々のDRAM10は、データ及びコマンド並びにアドレスをそれぞれ送受信する複数の端子を含む端子群を有するインターフェース10aを備えて構成される。各々のインターフェース10aはチャネルと呼ばれている。図1では、4個のDRAM10本発明の複数の記憶領域をそれぞれチャネル0、1、2、3と表記している以下、チャネル0~3のDRAM10をそれぞれ単にチャネル0~3と呼ぶ場合がある。それぞれのDRAM10は、対応する後述の制御回路の制御により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御することができる。例えば、チャネル0はセルフリフレッシュモードであり、チャネル1はリードモードであり、チャネル2はライトモードであり、チャネル3はアイドルモードスタンバイモードであるという様に、各チャネルは、それぞれ独立且つ非同期に動作することができる。また、4個のDRAM10の各インターフェース10aに対し、128ビットのI/O数同時に入出力できるデータの幅が割り当てられ、全部で512ビットのI/O数I/O0~511を有している。故に、これら4つのチャネルで構成された半導体装置100をそれぞれ独立に制御するコントローラ300も、後述する図13に開示される。なお、図1には、半導体装置100の4個のDRAM10を取り囲むスクライブラインSLを示している。このスクライブラインSLは、半導体装置100を含む1つのチップをウェハから切り出すための切断線である。なお、図1では、半導体装置100に4個のDRAM10が含まれる例を示しているが、DRAM10の個数は4個には限られない。また、複数のDRAM10が1つのチップ上に配置される形態に限らず、複数のDRAM10が、例えば後述する図9及び図10に例示されるような2以上のチップに配置されている形態を採用してもよい。図2は、図1のDRAM10の一例としての全体構成を示すブロック図である。故に、半導体装置100には、図2で示されるブロックが、4つあることを示す。図2に示すDRAM10は、複数のメモリセル不図示を含むメモリセルアレイ11と、メモリセルアレイ11に付随するロウデコーダ12、センスアンプ列13、カラムデコーダ14とを備えている。さらに、図2に示すDRAM10は、クロック生成回路20と、コマンドデコーダ21本発明のコマンド認識回路と、制御ロジック部本発明の制御回路22と、モードレジスタ23と、ロウアドレスバッファ24と、リフレッシュカウンタ25と、カラムアドレスバッファ26と、データ制御回路27と、データラッチ回路28と、DLLDelayLockedLoop29と、I/Oバッファ30とを備えている。なお、図3に示す複数の制御回路22は、図2に示す制御ロジック部22の一部である。さらに、それぞれが外部から制御信号、アドレス信号、及びデータと通信する複数の制御回路クロック生成回路20、コマンドデコーダ21、モードレジスタ23、ロウアドレスバッファ24、カラムアドレスバッファ26、DLLDelayLockedLoop29、及びI/Oバッファ30は、図1におけるインターフェース10aの概念に含まれる。メモリセルアレイ11は、複数のバンクに区分されている。図2の例では、4つのバンクが例示されている4バンク構成。各々のバンクは、複数のワード線及び複数のビット線の各交点に形成された複数のメモリセルを含む。ロウデコーダ12は、ロウアドレスに対応する各バンクのワード線を選択する。センスアンプ列13は、複数のビット線にそれぞれ接続される複数のセンスアンプを含む。カラムデコーダ14は、カラムアドレスに対応する各バンクのビット線を選択する。メモリセルアレイ11は、その周囲のロウデコーダ12、センスアンプ列13、カラムデコーダ14と一体的に記憶部を構成している。メモリセルアレイ11は揮発性の記憶部であるため、所定の時間間隔でメモリセルのデータを保持するリフレッシュ動作を行う必要がある。メモリセルアレイ11内の複数のバンクに対するリフレッシュ制御は、各バンクが互いに異なる時間で順次リフレッシュ動作が行われる。具体的には、前述の特許文献2特開2001-035152に開示された構成及び制御方法を利用するものである。例えば、DRAM10の待機時アイドル時から、セルフリフレッシュモードに移行した後つまり、セルフリフレッシュエントリ後に、所定の時間間隔でセルフリフレッシュが実行される。第1実施形態における具体的なリフレッシュ動作については後述する。一方、クロック生成回路20は、外部からクロック信号CK、/CK及びクロックイネーブル信号CKEを受け、内部クロックを生成してDRAM10の各部に供給する。コマンドデコーダ21は、外部から制御信号/CS、/RAS、/CAS、/WE及びアドレス信号ADRを受け、DRAM10に対するコマンドを判別して制御ロジック部22に送出する。制御信号/CS、/RAS、/CAS、/WEは、インターフェース10aに含まれるコマンド端子から供給される。コマンドデコーダ21及びクロック生成回路20は、本願明細書で既述のセルフリフレッシュコマンドセルフリフレッシュエントリのコマンド及びセルフリフレッシュイグジットのコマンド、オートリフレッシュコマンドを認識する回路である。なお、以下の説明では、セルフリフレッシュを単にリフレッシュと呼ぶことがある。オートリフレッシュとセルフリフレッシュを明確に異なる意味づけとする場合には、それぞれオートとセルフの名称を付して記載する。コマンドデコーダ21は、更に、各バンクをアクティブ及びプリチャージするロウデコーダ12、メモリセルアレイ11及びセンスアンプ13をアクティブ及びプリチャージするアクティブコマンドACT及びプリチャージコマンドPRE、メモリセルアレイ11とデータを通信するカラムデコーダ14、データ制御回路27、データラッチ回路28、及びI/Oバッファ30をアクティブにするリードコマンドRD及びライトコマンドWTを、認識する。制御ロジック部22は、コマンドデコーダ21で判別されるコマンドに応じて、DRAM10の各部の動作を制御する。モードレジスタ23は、上記アドレス信号ADRアドレスに基づきDRAM10の動作モードを選択的に設定する。モードレジスタ23は、更に後述するマルチプレクサ及びオシレータの制御も行う。また、ロウアドレスバッファ24は、アドレス信号ADRに含まれるロウアドレスを保持してロウデコーダ12に送出する。リフレッシュカウンタ25は、セルフリフレッシュ動作時に、リフレッシュ起動信号RSの活性化毎に、ロウアドレスをカウントし、そのカウント値をリフレッシュアドレスとして出力する。リフレッシュカウンタ25は、更に、オートリフレッシュ動作時に、コマンドデコーダ21から供給されるオートリフレッシュコマンド毎に、ロウアドレスをカウントし、そのカウント値をリフレッシュアドレスとして出力する。カラムアドレスバッファ26は、アドレス信号ADRに含まれるカラムアドレスを保持してカラムデコーダ14に送出する。メモリセルアレイ11とI/Oバッファ30との間のデータ転送は、データ制御回路27の制御の下でデータラッチ回路28を経由して行われる。I/Oバッファ30は、DLL29によって制御されるタイミングに同期しながら、データ入出力端子DQ本発明のデータ端子を介して外部との間でデータを入出力する。次に、図1の半導体装置100におけるリフレッシュ動作に関連する構成及び動作について図3~7を参照しながら説明する。図3は、図1の概念図に加えて、チャネル0~3に共通のリフレッシュ起動制御回路40を開示した概念図である。リフレッシュ起動制御回路40は、セルフリフレッシュに関連する回路であり、オートリフレッシュには関連しない回路である。リフレッシュ起動制御回路40は、4つのDRAM10の各制御ロジック部22との送受信を行うとともに、後述するように独立且つ非同期な各チャネル0~3におけるそれぞれのセルフリフレッシュ動作時のリフレッシ起動タイミングを制御する。各チャネル0~3が、それぞれどのタイミングでセルフリフレッシュにエントリするかは、ケースバイケースである。なお、リフレッシュ起動制御回路40を配置するチップ内の領域は特に制約されないが、例えば、チップの中央付近の所定領域に配置してもよいし、チャネル0~3のいずれかのDRAM10内の空き領域に配置してもよい。ここで、図4を参照して、図3のリフレッシュ起動制御回路40と各チャネル0~3との間の信号伝送について説明する。リフレッシュ起動制御回路40は、所定の周期を有するオシレータ信号N0を出力するオシレータ41と、各チャネル0~3のリフレッシュ動作時のそれぞれの起動タイミングを与える複数のリフレッシュ起動信号RSを生成するリフレッシュ起動信号生成回路42とにより構成される。図4に示すように、リフレッシュ起動制御回路40は、各制御ロジック部22から、それぞれ対応する各コマンドデコーダ21の判別結果に基づく複数のセルフリフレッシュエントリ信号SREを受信するとともに、リフレッシュ起動信号生成回路42により複数のリフレッシュ起動信号RSを生成し、各制御ロジック部22を経由して対応する各チャネルのロウアドレスバッファ24及びリフレッシュカウンタ25に送信する。ただし、リフレッシュ起動信号RSは、セルフリフレッシュエントリ信号SREが供給されたチャネルに対応して出力されることに注意が必要である。詳細は、図6で後述する。セルフリフレッシュエントリ信号SREは、コマンドデコーダ21を介してDRAM10に対するセルフリフレッシュコマンドを受けたときに本発明のリフレッシュ要求制御ロジック部22により活性化される信号であり、各チャネル0~3に対応する4つのセルフリフレッシュエントリ信号SRE0~SRE3が含まれる。このうち、リフレッシュ動作の対象となる1つ以上のセルフリフレッシュエントリ信号SREに応じて、オシレータ41とデコーダ53がともに活性化されるが、詳細は後述する。また、リフレッシュ起動信号RSは、対応するチャネルのDRAM10において所定周期で実行されるセルフリフレッシュの起動タイミングを制御するために用いられ、チャネル0~3に対応する4つのリフレッシュ起動信号RS0~RS3が含まれる。図5は、リフレッシュ起動制御回路40の具体的な構成例を示している。既に述べたように、リフレッシュ起動制御回路40は、オシレータ41と、リフレッシュ起動信号生成回路42とにより構成される。リフレッシュ起動信号生成回路42は、本発明の分周回路を構成する3段の2分周回路50、51、52と、デコーダ53とを含んでいる。図5において、オシレータ41は、所定の基本周期を有するオシレータ信号N0を出力する発振回路である。オシレータ信号N0の基本周期としては、例えば、1μsに設定される。縦続接続された2分周回路50、51、52の各々は、例えば、フリップフロップを用いて構成される。初段の2分周回路50は、オシレータ41のオシレータ信号N0を2分周し、オシレータ信号N0の2倍の周期を有する分周信号N2を出力する。また、2段目の2分周回路51は、2分周回路50の分周信号N2を更に2分周した分周信号N3を出力し、3段目の2分周回路52は、2分周回路51の分周信号N3を更に2分周した分周信号N4を出力する。つまり、分周信号N3は、オシレータ41の基本周期の4倍の周期を有し、分周信号N4は、オシレータ41の基本周期の8倍の周期を有する。例えば、オシレータ信号N0の基本周期が1μsである場合には、分周信号N2、N3、N4の各周期は、順に2μs、4μs、8μsとなる。また、デコーダ53は、2分周回路51、52から出力される分周信号N3、N4をデコードして各チャネルへのリフレッシュ起動信号RS0~RS3を出力する。よって、デコーダ53に直接関連しない2分周回路50を、オシレータ41の定義に含めてもよい。この場合、オシレータ41の周期は、2μsとなる。ここで、図6は、デコーダ53の論理回路の一例を示している。図6に示すデコーダ53には、分周信号N3、N4に加えて、上述のセルフリフレッシュエントリ信号SRE0~SRE3が入力される。デコーダ53は、4つのANDゲートを含んで構成され、それぞれセルフリフレッシュエントリ信号SRE0~SRE3が活性化されたとき、対応するタイミングで活性化されるリフレッシュ起動信号RS0~RS3を出力する。分周信号N3、N4に着目すると、4つのANDゲートに対し、分周信号N3、N4の反転入力の組合せが異なるため、後述するようにリフレッシュ起動信号RS0~RS3の立ち上りエッジが重ならないように制御できるが、詳細は後述する。なお、図5の構成例では、リフレッシュ起動信号生成回路42が3段の分周回路を含む場合を示しているが、分周回路の段数は3段に限定されない。すなわち、リフレッシュ起動信号生成回路42において、縦続接続されたN個の2分周回路を設けてもよい。例えば、図5の構成例に更に2分周回路を付加し、4以上のN段の分周回路を構成することにより、オシレータ信号N0の周期Tに対し、2N倍の周期を有する分周信号を生成し、2N-1個のリフレッシュ起動信号RSを生成することができる。これにより、半導体装置100のチャネル数が増加した場合であっても、第1実施形態の適用が可能となる。次に、図5のリフレッシュ起動制御回路40の動作について説明する。図7は、図1のチャネル0~3の各DRAM10に対するセルフリフレッシュを行う際のリフレッシュ起動制御回路40のタイミング波形図を示している。ここで、オシレータ41は周期T本発明の第1の周期のオシレータ信号N0を出力するものとする。よって、2分周回路50から出力される分周信号N2は2倍の周期2Tとなり、2分周回路51から出力される分周信号N3は4倍の周期4Tとなり、2分周回路52から出力される分周信号N4は8倍の周期8T本発明の第2の周期となる。例えば、T=1μsを想定すると、分周信号N2、N3、N4の各周期は、順に2μs、4μs、8μsとなる。また、デコーダ53により、上記分周信号N3、N4に基づいて、チャネル0~3のリフレッシュ起動信号R30~R33が生成される。分周信号N3、N4の論理レベルを[N3、N4]と表したとき、図6のデコーダ53の構成に基づき、[N3、N4]=[1、1]のときに、チャネル0のリフレッシュ起動信号RS0がハイレベルになる。同様に、[N3、N4]=[0、1]のときに、チャネル1のリフレッシュ起動信号RS1がハイレベルになり、[N3、N4]=[1、0]のときに、チャネル2のリフレッシュ起動信号RS2がハイレベルになり、[N3、N4]=[0、0]のときに、チャネル3のリフレッシュ起動信号RS3がハイレベルになる。なお、いずれのリフレッシュ起動信号RSとも、周期が8Tで、デューティー比が0.25パルス幅が2Tである。故に、リフレッシュ起動信号RS0~RS3は、それぞれ同一周期である。リフレッシュ起動信号RS0を基準として、リフレッシュ起動信号RS2は、位相が180度遅れている。リフレッシュ起動信号RS0を基準として、リフレッシュ起動信号RS1は、位相が90度遅れている。リフレッシュ起動信号RS0を基準として、リフレッシュ起動信号RS3は、位相が270度遅れている。図7に示すように、最初にリフレッシュ起動信号RS0が立ち上がるタイミングt0を起点にして、時間2T、4T、6Tがそれぞれ経過するタイミングで、リフレッシュ起動信号RS1、RS2、RS3が順番に立ち上がる。その結果、リフレッシュ起動信号RS0~RS3に応じたチャネル0~3の各DRAM10のセルフリフレッシュ動作の起動タイミングは、互いに分周信号N2の1周期分時間2Tだけずれる関係になる。よって、チャネル0~3の各DRAM10において、互いのリフレッシュ動作の起動タイミングが時間的に重複することを防止し、リフレッシュ動作時のチャネル0~3間のノイズによる影響を抑制することができる。なお、図7の例では、全てのチャネル0~3のDRAM10がセルフリフレッシュにエントリした際にリフレッシュ起動信号RS0~RS3が活性化される場合を示しているが、一部のリフレッシュ起動信号RSのみを活性化してもよい。すなわち、セルフリフレッシュエントリ信号SREによってセルフリフレッシュの対象となるチャネルのDRAM10に関し、図7のリフレッシュ起動信号RSを生成し、それ以外のチャネルのDRAMはリフレッシュ起動信号RSが生成されない状態も想定される。また、前述したようにリフレッシュ起動信号RS0~RS3のそれぞれに対応するチャネル0~3は、対応するリフレッシュ起動信号RSの1回の活性化ワンエッジに対応して、対応するチャネルに含まれるメモリセルアレイ11内の複数のバンクが互いに異なる時間で順次リフレッシュ動作で行われる。第1実施形態の半導体装置100においては、図3~図7を用いて説明した構成及び動作に限定されることなく、多様な変形例が存在する。図8は、図3の半導体装置100に関連する一変形例である。図3では、チップ内に1つのリフレッシュ起動制御回路40が配置される場合を説明したが、本変形例では、図8Aに示すように、チップ内にチャネル0~3の4つのリフレッシュ起動制御回路40が配置されている。すなわち、チャネル0~3のDRAM10において、それぞれリフレッシュ起動制御回路400~403が配置されている。各々のリフレッシュ起動制御回路40は、イネーブル信号ENEN0~EN3を入力し、上述のリフレッシュ起動信号RSを出力するが、それぞれの具体的な構成は図5と同様である。チャネル0~3に対応する4つのイネーブル信号EN0~EN3のうち1つのみが選択的に活性化される。ここで、図8Bは、チャネル0に対応するリフレッシュ起動制御回路40へのイネーブル信号EN0を生成する生成回路の構成例を示している。図8Bに示すように、チャネル0~3のセルフリフレッシュエントリ信号SRE0~SRE3に関連する信号SR0~SR3がORゲートに入力され、後段のANDゲートには、ORゲートの出力と、選択信号SEL0が入力され、ANDゲートからイネーブル信号EN0が出力される。よって、選択信号SEL0がハイレベルで、セルフリフレッシュエントリ信号SRE0~SRE3の少なくとも1つがハイレベルのとき、イネーブル信号EN0がハイレベルに活性化される。このとき、他のチャネル1~3の選択信号SEL1~SEL3がともにローレベルとされ、イネーブル信号EN1~EN3がローレベルの非活性状態に保たれる。このように、本変形例では4つのリフレッシュ起動制御回路40のうち1つのみを用いることが前提である。図8の変形例を採用することにより、チップ面積は図3に比べて大きくなるが、各DRAM10の設計を共通化することができる。選択信号SEL0に関して、4つのDRAM10のうち最も発振周期が短いオシレータ41に設定されたリフレッシュ起動制御回路40の選択信号SELを選択させることが望ましい。ウェハ状態では、各DRAM10のリフレッシュ実力リフレッシュインターバルの測定が個別に試験され、各DRAM10のそれぞれのリフレッシュ実力に最適なオシレータ周期に調整されるからである。よって、4つのDRAM10を1つのオシレータ周期で制御する場合、最も周期の短いオシレータ周期に設定されたオシレータ41を選択することが望ましい。[第2実施形態]以下、本発明を適用した第2実施形態の半導体装置について説明する。第2実施形態の半導体装置は、第1実施形態の半導体装置100図1を含むチップを積層した構造の積層型半導体装置である。図9は、第2実施形態の半導体装置200の模式的な断面構造図であり、図10は、図9の半導体装置200の接続関係を示す概念図である。第2実施形態の半導体装置200は、3つのチップが積層された構造を有する。すなわち、下層側から順に、チップC0、C1、C2が積層されている。チップC0本発明のコントローラチップは、例えば半導体装置200を制御するSOCSystemonChipであり、チップC1スライスS0;本発明の第1のチップ及びチップC2スライスS1;本発明の第2のチップの各々は、例えば4つのDRAM10図1を含むメモリチップである。故に、半導体装置200は、チップC0、C1、C2が一体的にパッケージングされたシステムである。チップC0を除く、チップC1及びC2で構成されれば、それは一体的にパッケージングされた受動素子としての半導体装置である。チップC1及びチップC2の各々は、チップC0の制御のもと、チップC0とのみ通信を行う。チップC0は、外部端子TEを介して外部と通信する。チップC1及びチップC2の各々は、チップC0の各チャネル制御を介して互いに通信してもよい。例えば、チャネル間のデータのコピーや、チップC0のSOCSystemonChip内でのデータ処理に関連するチャネル間のデータ処理に有用である。また、チップC1及びチップC2の各々は、チップC0の制御のもと、チップC0及び外部端子TEを介して外部と接続してもよい。メモリチップであるチップC1、C2は、それぞれ図1と同様、4つのチャネル0~3に対応する領域に区分されている図10。第2の実施形態において、チップC1、C2の枚数は、1枚であってもよいし、2枚以上であってもよい。第2実施形態においては、2枚以上の場合における更なるセルフリフレッシュに関連する特徴を開示する。図9及び図10に示すように、チップC0、C1、C2の対応する端子同士は、半導体装置200内を積層方向に貫通する貫通電極であるTSVThroughSiliconViaを介して電気的に接続されている。また、半導体装置200の底面には複数の外部端子TEが形成され、チップC0、C1、C2の対応する端子群と電気的に接続されている。例えば、図5に示す2つの分周信号N2、N3は、半導体装置200を貫通する2本のTSV図11のTSVa、TSVbを介して、各チップC1、C2の間を接続可能な構成になっている。なお、その他のコマンド端子やアドレス端子等についても複数のTSV図11に表記される複数のTSVによって、各チップC0、C1、C2の間を接続可能な構成になっている。また、図10において模式的に示すように、各チップC0~C2に配置されるインターフェース10a図1参照のそれぞれ対応する位置の端子同士が、複数のTSVを介して電気的に接続されている。図11は、第2実施形態において、半導体装置200のスライスS0、S1に構成された2つのリフレッシュ起動制御回路40a、40bの具体的な構成例を示している。それぞれのリフレッシュ起動制御回路40a、40bにおいて、多くの構成部分は第1実施形態の図5と共通であるので説明を省略するものとし、以下では、主に第2実施形態において図5と異なる点について説明する。図11に示すように、スライスS0のリフレッシュ起動制御回路40aにおいては、オシレータ41、リフレッシュ起動信号生成回路42内の2分周回路50、51、52、デコーダ53の部分は図5と同様であるが、これらに加えて、マルチプレクサMUX60と、インバータ61、ヒューズ62とを備えている。マルチプレクサ60は、2入力ノード及び1出力ノードを有するスイッチ回路である。以下、スライスS0のリフレッシュ起動制御回路40aに関する説明は、スライスS1のリフレッシュ起動制御回路40bについても概ね共通である。なお、図11では、それぞれのリフレッシュ起動制御回路40a、40b内のリフレッシュ起動信号生成回路42の境界は図示されていない。スライスS0の2分周回路50は、オシレータ信号N0の2倍の周期を有する分周信号N1を出力する。この分周信号N1は、図5の分周信号N2に対応する。分周信号N1は、マルチプレクサ60に入力されるとともに、インバータ61を介して分周信号N1を反転した反転分周信号N1bが、TSVaを経由してスライスS1へ伝送され、スライスS1のマルチプレクサ60に供給される。つまり、マルチプレクサ60は、分周信号N1と、分周信号N1と異なる位相の分周信号N1bとを入力する。一方、スライスS1の2分周回路50、マルチプレクサ60、インバータ61、TSVbについても、スライスS0と同様の接続関係にある。つまり、スライスS0、S1の各マルチプレクサ60には、自己側の分周信号N1と相手側の反転分周信号N1bがそれぞれ入力されることになる。なお、4つのDRAM10図1を含むメモリチップが3枚以上である場合は、各マルチプレクサ60の入力ノードの数が増加すると考えればよい。スライスS0、S1の各ヒューズ62本発明の情報保持部は、マルチプレクサ60に入力される分周信号N1及び反転分周信号N1bのいずれか一方を選択するための選択情報を保持している。よって、スライスS0、S1の各マルチプレクサ60では、ヒューズ62の選択情報に基づいて、自己側の分周信号N1を使用するか、あるいは相手側の反転分周信号N1bを使用するかを制御することができる。例えば、スライスS0のマルチプレクサ60が、自己側の分周信号N1を使用する場合、スライスS1のマルチプレクサ60は相手側の反転分周信号N1bを使用する。スライスS0、S1の各マルチプレクサ60は、それぞれ対応する各ヒューズ62の選択情報に基づき、スライスS0の分周信号N1又はスライスS1の反転分周信号N1bを、選択的に分周信号N2本発明において、選択された第1及び第2のオシレータ信号として次段の2分周回路51に出力する。それ以降、2分周回路51、52、デコーダ53の構成については、第1実施形態の図5と同様である。また、スライスS0、S1の各ヒューズ62は、オシレータ41を動作及び停止のいずれかの状態に制御するための制御情報を保持している。例えば、スライスS0のマルチプレクサ60で自己側の分周信号N1を用い、スライスS1のマルチプレクサ60で相手側の反転分周信号N1bを用いる場合は、スライスS0のオシレータ41を動作状態とし、スライスS1のオシレータ41を停止状態とするように、それぞれのヒューズ62の制御情報を設定すればよい。これによって、低消費電力が実現できる。なお、情報保持部は、ヒューズに限られず、外部から供給される選択情報を保持するレジスタにより構成することができる。例えば、図2におけるモードレジスタ23でもよい。モードレジスタ23は、揮発性であっても不揮発性であってもよい。次に、図11のスライスS0、S1のリフレッシュ起動制御回路40a、40bの動作について説明する。図12は、図11のスライスS0、S1のそれぞれに関し、チャネル0~3の各DRAM10に対するセルフリフレッシュを行う際のリフレッシュ起動制御回路40a、40bのタイミング波形図を示している。図12では、スライスS0、S1の各ヒューズ62に保持される選択情報により、スライスS0側の分周信号N1スライスS1に送出される反転分周信号N1bを選択する場合を説明する。まず、スライスS0においては、オシレータ41から出力されるオシレータ信号N0と、2分周回路50、51、52からそれぞれ出力される分周信号N2、N3、N4と、デコーダ53から出力されるリフレッシュ起動信号RS0~RS3が順次生成されるが、これらは第1実施形態の図7と共通である。一方、スライスS1においては、マルチプレクサ60でスライスS0側の反転分周信号N1が選択されることから、スライスS0の分周信号N2とは逆位相の分周信号N2が得られる。つまり、スライスS1の分周信号N2の立ち上がりエッジに対し、スライスS1の分周信号N2の立ち上がりエッジは、オシレータ信号N0の周期Tに相当する時間だけ遅れることになる。そして、スライスS1の分周信号N2を基準にして、分周信号N3、N4及びフレッシュ起動信号RS0~RS3が順次生成される。その結果、スライスS0、S1を対応する波形同士を比べると、スライスS0の波形に対してスライスS1の波形はいずれも周期Tに相当する時間だけ遅れることになる。図12に示すように、周期8Tを有するスライスS0のリフレッシュ起動信号RS0が立ち上がるタイミングt0を基準に考えると、スライスS0のリフレッシュ起動信号RS1、RS2、RS3はこの順にタイミングt02T、t04T、t06Tで立ち上がり、スライスS1のリフレッシュ起動信号RS0、RS1、RS2、RS3はこの順にタイミングt0T、t03T、t05T、t07Tで立ち上がる。つまり、スライスS0、S1の8つのリフレッシュ起動信号RSは、互いに時間Tオシレータ信号T0の周期だけずれたタイミングで立ち上がる。また、それぞれのリフレッシュ起動信号RSの位相については、0~360度の範囲内で、タイミングt0を起点に45度ずつ位相がずれていく関係にある。以上のように、第2実施形態においては、異なるスライスS0、S1に配置された各DRAM10同士のリフレッシュ動作が時間的に重複することを防止することができる。第2実施形態の半導体装置において、スライスS0、S1のウェハ試験を行う場合、各スライスS0、S1毎のオシレータ41をそれぞれ用いて、それぞれのDRAM10のセルフリフレッシュのテストが実施される。スライスS0、S1の各オシレータ41の設定速度は前述のように実際には異なるので、仮にスライスS0のオシレータ41がスライスS1に比べて低速であるとしたとき、スライスS0のオシレータ41を用いてテストを行う場合を想定する。このとき、相対的に高速なスライスS1のオシレータ41を用いてテストを直前まで実施していたスライスS1のリフレッシュ動作のタイミングが、オシレータ41の速度の低下に伴い遅延し、リフレッシュ周期が実力値のインターバルよりも長くなって、スライスS1のテスト時のリフレッシュ不良と判別される可能性がある。このような場合への方策として、第2実施形態においては、例えば、スライスS0、S1の各ヒューズ62を、スライスS0の側のオシレータ41を停止させるとともにスライスS1の側のオシレータ41を動作させるように設定することが有効である。このように、リフレッシュ起動制御回路40a、40bのヒューズ62に対し、スライスS0、S1のいずれか所望のオシレータ41を使用してテスト等を実施するように、選別又は積層実装の際に各ヒューズ62を予め切断しておくか、あるいはレジスタに設定することができる。なお、ヒューズ62としては、レーザヒューズ選別時にウェハ状態で切断を用いても、あるいは電気ヒューズ実装後に外部から切断を用いてもよい。あるいは、ヒューズ62に代えて、情報保持部としての揮発性又は不揮発性のレジスタを設け、チップC0SOC又は外部外部端子TEから、情報を必要に応じてレジスタに書き込むようにしてもよい。[システム]以下、本発明尾半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図13は、図1に示す半導体装置100と、この半導体装置100の動作を制御するコントローラ300とを含む処理システムの構成例を示している。コントローラ300は、半導体装置100の各チャネル0~3のDRAM10をそれぞれ制御するためのコマンドCMD0~CMD3を出力する。また、コントローラ300と半導体装置100の各DRAM10は、各チャネルのインターフェース10aを介してデータD0~D3をそれぞれ送受信する。コントローラ300のコマンドCMD0~CMD3に基づき、各チャネル0~3のDRAM10は、互いに非同期かつ独立にアクセスすることができる。例えば、それぞれのDRAM10においては、コマンドCMD0~CMD3及びデータD0~D3に応じて、リード動作、ライト動作、アイドル状態、セルフリフレッシュ動作等の制御が行われる。一方、コントローラ300は、半導体装置100の各DRAM10に対して、例えば、ディープパワーダウン機能を同時に制御する。図13のシステムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。以上、これまで説明した複数の実施例及びそれら実施例の組み合わせから得られる本願の技術思想及び態様を、システムの視点で以下に付記として記述する。[付記1]互いに複数の貫通電極で電気的に接続され、互いに積層される第1のチップ及び前記第1のチップを制御するコントローラチップを備え、前記第1のチップは、互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第1の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第1の周期より長い第2の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち前記コントローラチップから前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされ、前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記セルフリフレッシュ要求に関連するセルフリフレッシュコマンドを供給する、ことを特徴とするシステム。[付記2]前記複数の制御回路は、更に、前記複数の記憶領域のオートリフレッシュ動作を、それぞれ独立且つ非同期に制御する、ことを特徴とする付記1に記載のシステム。[付記3]更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示する前記セルフリフレッシュコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする付記1または2に記載のシステム。[付記4]更に、前記複数の記憶領域にそれぞれ対応し、前記セルフリフレッシュコマンドを受領する複数のコマンド端子を備え、前記コントローラチップは、前記複数のコマンド端子と前記複数の貫通電極で接続される、ことを特徴とする付記3に記載のシステム。[付記5]更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、外部と通信する、それぞれ互いに独立且つ非同期に入出力する複数のデータ端子を備え、前記コントローラチップは、前記複数のデータ端子と前記複数の貫通電極で接続される、ことを特徴とする付記4に記載のシステム。[付記6]更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示する前記セルフリフレッシュコマンド、及び前記複数の記憶領域のオートリフレッシュ動作をそれぞれ外部から指示するオートリフレッシュコマンドを、それぞれ認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする付記2に記載のシステム。[付記7]更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、それぞれ互いに独立且つ非同期に外部と入出力する複数のデータ端子を備え、前記コントローラチップは、前記複数のデータ端子と前記複数の貫通電極で接続される、ことを特徴とする6のいずれか一項に記載のシステム。[付記8]更に、前記複数の記憶領域にそれぞれ対応し、前記入出力に関連する動作をそれぞれ外部から指示するリードコマンド及びライトコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備え、前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記リードコマンド及び前記ライトコマンドを供給する、ことを特徴とする付記7に記載のシステム。[付記9]前記複数の記憶領域にそれぞれ対応し、前記オートリフレッシュコマンド、前記リードコマンド及び前記ライトコマンドを受領する複数のコマンド端子を備え、前記コントローラチップは、前記複数のコマンド端子と前記複数の貫通電極で接続される、ことを特徴とする付記8に記載のシステム。[付記10]前記リフレッシュ起動信号生成回路は、前記オシレータ信号を分周して周期が異なる複数の分周信号を出力する分周回路と、前記複数の分周信号をデコードして前記複数のリフレッシュ起動信号を出力するデコーダと、を備える、ことを特徴とする付記1乃至9のいずれか一項に記載のシステム。[付記11]前記分周回路は、縦続接続されたNNは2以上の整数個の2分周回路を含み、前記第2の周期は、前記第1の周期の2N倍の周期である、ことを特徴とする付記10に記載のシステム。[付記12]前記複数のリフレッシュ起動信号のそれぞれの周期は、同一の周期である、ことを特徴とする付記1乃至11のいずれか一項に記載のシステム。[付記13]前記複数のリフレッシュ起動信号の活性化タイミングは、互いに前記第1の周期だけずれている、ことを特徴とする付記1乃至12のいずれか一項に記載のシステム。[付記14]前記複数の記憶領域と、前記複数の制御回路と、前記リフレッシュ起動信号生成回路とは、1つのチップ上に構成されている、ことを特徴とする付記1乃至13のいずれか一項に記載のシステム。[付記15]前記システムは、更に、前記第1のチップと同一構成の第2のチップを含み、前記第1及び第2並びに前記コントローラチップは、前記複数の貫通電極で接続され、互いに積層され、前記第1及び第2のチップの各々は、前記複数の記憶領域、前記複数の制御回路、前記オシレータ、及び前記リフレッシュ起動信号生成回路を含み、前記第1のチップの前記リフレッシュ起動信号生成回路は、更に、前記第1のチップの前記オシレータ信号に関連する第1の信号と、前記第2のチップの前記オシレータ信号に関連する第1の信号と異なる位相である第2の信号と、のいずれか一方を選択された第1のオシレータ信号として選択する第1のマルチプレクサを含み、前記第1のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第1のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、前記第2のチップの前記リフレッシュ起動信号生成回路は、更に、前記第2のチップの前記オシレータ信号に関連する第1の信号と、前記第1のチップの前記オシレータ信号に関連する第1の信号と異なる位相である第2の信号と、のいずれか他方を選択された第2のオシレータ信号として選択する第2のマルチプレクサを含み、前記第2のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第2のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、前記第1のチップの前記第2の信号と前記第2のチップの前記第2の信号は、それぞれ対応する前記複数の貫通電極を介して、それぞれ対応する第1及び第2のマルチプレクサに供給される、ことを特徴とする付記1乃至14のいずれか一項にシステム。[付記16]前記第1のマルチプレクサは、前記第1のチップの前記オシレータ信号に関連する前記第1の信号を選択し、前記第2のマルチプレクサは、前記第1のチップの前記オシレータ信号に関連する前記第2の信号を選択する、ことを特徴とする付記15に記載のシステム。[付記17]前記第1及び第2のチップは、更に、前記第1及び第2のマルチプレクサの選択動作にそれぞれ関連する選択情報を第1及び第2の選択情報としてそれぞれ保持する第1及び第2の情報保持部を備える、ことを特徴とする付記15または16に記載のシステム。[付記18]前記第1及び第2の選択情報は、更に、それぞれ対応する前記オシレータの活性及び非活性を制御する、ことを特徴とする付記17に記載のシステム。[付記19]前記第1の選択情報は、前記第1のチップの前記オシレータを活性に制御し、前記第2の選択情報は、前記第2のチップの前記オシレータを非活性に制御する、ことを特徴とする付記18に記載のシステム。[付記20]前記第1及び第2の情報保持部のそれぞれは、ヒューズ素子または外部から供給される前記選択情報を保持するレジスタにより構成される、ことを特徴とする付記17乃至19のいずれか一項に記載のシステム。以上、本発明の好ましい実施形態について説明したが、本発明は、上記各実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されることは言うまでもない。例えば、上記各実施形態においては、それぞれ同一機能を有するDRAM10を用いることが前提であるが、本発明はこれに限定されるものではない。よって、異なる機能のDRAMを用いてあってもよく、データの保持動作が必要な他の半導体メモリを用いてもよい。また、第2の実施形態のSOCは、DRAMチップの制御に加えてその他の機能を有する半導体チップであってもよい。さらに、第2実施形態の半導体装置200にSOC及び複数のメモリチップが及びSOC積層されていることは必須ではなく、1枚のメモリチップ例えば、DRAMチップで構成してもよい。SOC及び複数のメモリチップのうち、一部又は全部のチップが平面的に配置されていてもよい。また、第2実施形態の半導体装置200は、TSVを用いた構造のCOCである限り、多様な半導体装置を適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様なパッケージ形態を有する半導体装置を挙げることができる。上記各実施形態の回路を構成するトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは、第1導電型の電界効果トランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは、第2導電型の電界効果トランジスタの代表例である。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。