一方の面が000-1C面でその反対の面が0001Si面からなる単結晶の炭化珪素基板にて構成される第1、第2基板11、12を有し、前記第1基板11の0001Si面と前記第2基板12の0001Si面同士が向かい合わされた状態で前記第1、第2基板11、12が貼り合わされることで、露出している両面が000-1C面で構成されていることを特徴とする化合物半導体基板。一方の面が0001Ga面でその反対の面が000-1N面からなる単結晶の窒化ガリウム基板にて構成される第1、第2基板31、32を有し、前記第1基板31の000-1N面と前記第2基板32の000-1N面同士が向かい合わされた状態で前記第1、第2基板31、32が貼り合わされることで、露出している両面が0001Ga面で構成されていることを特徴とする化合物半導体基板。前記第1基板11、31と前記第2基板12、32とは直接貼り合わされていることを特徴とする請求項1または2に記載の化合物半導体基板。前記第1基板11、31と前記第2基板12、32とは導電性接着剤を介して貼り合わされていることを特徴とする請求項1または2に記載の化合物半導体基板。一方の面が000-1C面でその反対の面が0001Si面からなる単結晶の炭化珪素基板にて構成される第1、第2基板11、12を用意する工程と、前記第1基板11の0001Si面と前記第2基板12の0001Si面同士を向かい合わせた状態で前記第1、第2基板11、12を貼り合わせる工程と、前記第1基板11を所定厚さ分除去し、該第1基板11の薄膜と前記第2基板12とにより、露出している両面が000-1C面で構成される化合物半導体基板を形成する工程と、を含んでいることを特徴とする化合物半導体基板の製造方法。一方の面が0001Ga面でその反対の面が000-1N面からなる単結晶の窒化ガリウム基板にて構成される第1、第2基板31、32を用意する工程と、前記第1基板31の000-1N面と前記第2基板32の000-1N面同士を向かい合わせた状態で前記第1、第2基板31、32を貼り合わせる工程と、前記第1基板31を所定厚さ分除去し、該第1基板31の薄膜と前記第2基板32とにより、露出している両面が0001Ga面で構成される化合物半導体基板を形成する工程と、を含んでいることを特徴とする化合物半導体基板の製造方法。前記第1基板11、31と前記第2基板12、32のうち向かい合わされて貼り合わされる側の面を平坦化したのち、前記第1、第2基板11、12、31、32を貼り合わせる工程を行うことを特徴とする請求項5または6に記載の化合物半導体基板の製造方法。前記第1、第2基板11、12、31、32を貼り合わせる工程では、加熱しながら同時に前記第1、第2基板11、12、31、32の両側から加圧することで、前記第1、第2基板11、12、31、32を貼り合わせることを特徴とする請求項5ないし7のいずれか1つに記載の化合物半導体基板の製造方法。前記第1基板11、31のうち前記第2基板12、32と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層13を形成する工程を有し、前記化合物半導体基板を形成する工程では、前記第1基板11、31を所定厚さ分除去する際に、前記ダメージ像13において、前記第1基板11、31を剥離させることを特徴とする請求項5ないし8のいずれか1つに記載の化合物半導体基板の製造方法。しかしながら、SiC半導体基板やGaN半導体基板では、表面と裏面において極性面が異なるため、縦型デバイスを作製する場合には、表裏面共に同じ極性面を選択することはできない。このため、SiC半導体基板の場合には、Si面を表面側とした場合にはC面を裏面側にするしかなく、C面を表面側とした場合にはSi面を裏面側にするしかない。したがって、例えばC面を表面側として縦型MOSFETを作製する場合には、ドレイン電極をSi面上に形成するしかなく、接触抵抗が高くなる。同様に、GaN半導体基板では、Ga面を表面側とした場合にはN面を裏面側にするしかなく、N面を表面側とした場合にはGa面を裏面側にするしかない。このように、表面と裏面のいずれか一方のみでしか、良好な極性面を用いることができなかった。本発明は上記点に鑑みて、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、一方の面が000-1C面でその反対の面が0001Si面からなる単結晶の炭化珪素基板にて構成される第1、第2基板11、12を有し、第1基板11の0001Si面と第2基板12の0001Si面同士が向かい合わされた状態で第1、第2基板11、12が貼り合わされることで、露出している両面が000-1C面で構成されていることを特徴としている。このように、第1基板11の0001Si面と第2基板12の0001Si面同士が向かい合わされた状態で第1、第2基板11、12が貼り合わされることで、露出している両面が000-1C面で構成されるようにすることができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。このような両面が000-1C面の化合物半導体基板を用いれば、例えば、縦型パワーMOSFETを形成する際に、表面側においてはエピ成長で形成されるドリフト層の表面が平坦で欠陥の少ない高品質な表面が得られ、それに伴い、高チャネル移動度特性が得られる。また、裏面側においてはドレイン電極とSiC接触面とのコンタクト抵抗を低くすることができる。請求項2に記載の発明では、一方の面が0001Ga面でその反対の面が000-1N面からなる単結晶の窒化ガリウム基板にて構成される第1、第2基板31、32を有し、第1基板31の000-1N面と第2基板32の000-1N面同士が向かい合わされた状態で第1、第2基板31、32が貼り合わされることで、露出している両面が0001Ga面で構成されていることを特徴としている。このように、第1基板31の000-1N面と第2基板32の000-1N面同士が向かい合わされた状態で第1、第2基板31、32が貼り合わされることで、露出している両面が0001Ga面で構成されるようにすることができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。このような両面が0001Ga面の化合物半導体基板を用いれば、例えば、縦型ショットキーバリアダイオードを形成する際に、表面側では良質な結晶品質のエピタキシャル層を成長させることができ、裏面側では裏面電極とGaN表面とのコンタクト抵抗をより小さくすることが可能となる。第1基板11、31と第2基板12、32とは、請求項3に記載したように直接貼り合わされていても良いし、請求項4に記載したように導電性接着剤16を介して貼り合わされていても良い。請求項5ないし9に記載の発明は、請求項1ないし4に記載の化合物半導体基板の製造方法に関する発明である。例えば、請求項1に記載の化合物半導体基板については、請求項5に記載したように、一方の面が000-1C面でその反対の面が0001Si面からなる単結晶の炭化珪素基板にて構成される第1、第2基板11、12を用意する工程と、第1基板11の0001Si面と第2基板12の0001Si面同士を向かい合わせた状態で第1、第2基板11、12を貼り合わせる工程と、第1基板11を所定厚さ分除去し、該第1基板11の薄膜と第2基板12とにより、露出している両面が000-1C面で構成される化合物半導体基板を形成する工程とを含む製造方法により、製造することができる。また、請求項2に記載の化合物半導体基板については、請求項6に記載したように、一方の面が0001Ga面でその反対の面が000-1N面からなる単結晶の窒化ガリウム基板にて構成される第1、第2基板31、32を用意する工程と、第1基板31の000-1N面と第2基板32の000-1N面同士を向かい合わせた状態で第1、第2基板31、32を貼り合わせる工程と、第1基板31を所定厚さ分除去し、該第1基板31の薄膜と第2基板32とにより、露出している両面が0001Ga面で構成される化合物半導体基板を形成する工程とを含む製造方法により、製造することができる。請求項7に記載の発明では、第1基板11、31と第2基板12、32のうち向かい合わされて貼り合わされる側の面を平坦化したのち、第1、第2基板11、12、31、32を貼り合わせる工程を行うことを特徴としている。このように、第1、第2基板11、12、31、32のうち貼り合せ面側を平坦化していれば、加熱を行わなくても貼り合せが可能であるため、加熱工程を省略できる。請求項8に記載の発明では、第1、第2基板11、12、31、32を貼り合わせる工程では、加熱を行いながら第1、第2基板11、12、31、32の両側から加圧することで、第1、第2基板11、12、31、32を貼り合わせることを特徴としている。このように、加熱を行いながら同時に第1、第2基板11、12、31、32の両側から加圧することで、第1、第2基板11、12、31、32を貼り合わせることができる。この加圧の際に、第1、第2基板11、12、31、32の加熱も同時に行うようにすれば、より強固に第1、第2基板11、12、31、32の貼り合せが行え、後工程で行われる素子形成のための各種工程の際に、貼り合せ面で剥離することをより確実に防ぐことが可能となる。請求項9に記載の発明では、第1基板11、31のうち第2基板12、32と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層13を形成する工程を有し、化合物半導体基板を形成する工程では、第1基板11、31を所定厚さ分除去する際に、ダメージ層13において、第1基板11、31を剥離させることを特徴としている。このように、第1基板11、31のうち第2基板12、32と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層13を形成しておき、このダメージ層13で第1基板11、31を剥離させることができる。なお、このようなダメージ層13を形成しておいて第1基板11、31を剥離させる場合、請求項7に記載したように、貼り合わされる側の面の平坦化を行い、加熱工程を行わなくても済むようにしておけば、加熱工程を行ったときにダメージ層13で再結合することを防止でき、確実にダメージ層13にて第1基板11、31の剥離が行えるようにできる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態図1は、本発明の第1実施形態にかかるSiC半導体基板を用いて縦型パワーMOSFETを形成したSiC半導体装置の断面図である。図1に示すように、縦型パワーMOSFETは、n型SiC基板1を用いて形成されている。このn型SiC基板1は、表面側と裏面側の両面ともに面方位が000-1C面とされており、窒素等のn型不純物濃度が例えば1.0×1018/cm3とされ、厚さが300μm程度とされている。n型SiC基板1は、後述するように二枚のn型SiC基板11、12の0001Si面同士を向かい合わせて貼り合わせることで形成され、露出している両面が共に000-1C面となるようにしてある。このn型SiC基板1の表面にSiCからなるn型ドリフト層2がエピタキシャル成長させられている。このn型ドリフト層2は、窒素等のn型不純物濃度が例えば5.0×1015/cm3~2.0×1016/cm3、厚さ8~15μm程度のSiCで構成され、000-1C面のn型SiC基板1の表面に形成されていることから、表面の面方位が000-1C面となっている。n型ドリフト層2の表層部における所定領域には、所定深さを有するp型ベース領域3が離間して形成されている。また、p型ベース領域3の表層部には、p型ベース領域3よりも浅い高不純物濃度のn型ソース領域4が形成され、さらに、p型ベース領域3の上層部分にはn型ソース領域4およびp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1016~2.0×1019/cm3、厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部におけるリン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。n型ソース領域4は、1セルごとに2つずつ所定間隔離間して対向配置されており、p型コンタクト層5は、対向配置されたn型ソース領域4を真ん中に挟んでその両側に備えられている。p型ベース領域3やn型ソース領域4は、n型ドリフト層2の表層部に対してイオン注入を行うこと、もしくは、n型ドリフト層2の上にエピタキシャル成長させることによって形成されているが、いずれの場合であってもn型ドリフト層2と同じく、n型SiC基板1の表面の面方位である000-1C面を受け継いでおり、表面の面方位が000-1C面となっている。さらに、n型ソース領域4とn型ドリフト層2の間におけるp型ベース領域3の表面部およびn型ドリフト層2の表面には、シリコン酸化膜等で構成されたゲート絶縁膜6が形成され、ゲート絶縁膜6の上にはゲート電極7が形成されている。また、ゲート電極7が層間絶縁膜8によって覆われており、この層間絶縁膜8の上にソース電極9が形成されている。ソース電極9は、層間絶縁膜8に形成したコンタクトホールを通じてn型ソース領域4およびp型コンタクト領域5に電気的に接続されている。そして、n型SiC基板1の裏面側には、ドレイン電極10が形成されている。このような構成により、縦型パワーMOSFETが構成されている。なお、図1は、SiC半導体装置における縦型パワーMOSFETの1セル分を図示したものであり、実際には図1に示す断面構造と同様のものが複数セル連続的に並べられることでSiC半導体装置が構成されている。このように構成される縦型パワーMOSFETを備えたSiC半導体装置は、表面側と裏面側の両面ともに面方位が000-1C面とされたn型SiC基板1を用いて形成されている。このため、ソース電極9と接触するn型ソース領域4およびp型コンタクト領域5やドレイン電極10と接触するn型SiC基板1の接触表面の面方位がすべて000-1C面となる。したがって、n型SiC基板1のいずれか一方の面が0001Si面である場合と比較し、ドレイン電極10とのコンタクト抵抗を小さくすることが可能となるし、ゲート絶縁膜6を熱酸化によって形成する場合の熱酸化速度が速く、かつ、チャネル移動度も高くすることが可能となる。次に、上記のように構成されるSiC半導体装置の製造に用いることができるSiC半導体基板の製造方法について説明する。図2に、本実施形態のSiC半導体基板の製造工程中の断面図を示し、この図を参照して説明する。図2aに示す工程まず、高品位かつ表面が平坦で、一面側の面方位が0001Si面で他面側の面方位が000-1C面とされた4H-SiCからなる単結晶の二枚のn型SiC基板11、12を用意する。具体的には、図3aに示す4H-SiCの結晶構造を表した模式図のように、4H-SiCは、六方晶構造とされており、SiとCとが交互に結合されて六角形状をなしている。このため、4H-SiCでは、2つの極性面を有しており、一方がC原子が主に基板表面から露出させられる000-1C面、他方がSi原子が主に基板表面から露出させられる0001Si面となる。なお、n型SiC基板11、12としては、表面の面方位や裏面の面方位が0001Si面や000-1C面のジャスト面とされたオン基板だけでなく、これらのジャスト面に対してオフ角を有したオフ基板もn型SiC基板11、12として使用することができる。また、オフ基板の場合において、n型SiC基板11とn型SiC基板12とで、オフ方向やオフ角度が違っていても良い。これら二枚のn型SiC基板11、12の0001Si面側の表面粗度Raを5nm以下まで平坦化したのち、HFで表面処理をする。そして、一方のn型SiC基板11の両表面のうち平坦化およびHFで表面処理した側の面から水素もしくは希ガスイオンを注入する工程を行う。例えば、加速エネルギー200keV、ドーズ量2.0×1017/cm2でn型SiC基板11の0001Si面側に水素もしくは希ガスイオンを注入する。このイオン注入によって、所定深さの位置において水素もしくは希ガスイオンの濃度が最大となるようにすることで、水素もしくは希ガスイオンと結晶欠陥が高密度に偏析するダメージ層13を形成する。加速エネルギーとドーズ量は必要なダメージ層13の形成深さによって設定され、上記条件の場合には1.3μm程度の深さにダメージ層13を形成することができる。その後、二枚のn型SiC基板11、12の0001Si面同士を向かい合わせて配置する。なお、イオン注入時にチャネリング防止用のキャップ酸化膜をn型SiC基板11の表面に形成しておき、イオン注入後に除去するようにしても良い。図2bに示す工程次に、例えばカーボン製の型を構成する中空円柱状のダイ14と、ダイ14の中空部と同径とされた円柱状のパンチ15を用意する。そして、ダイ14の中空部内にダメージ層13を形成しておいたn型SiC基板11ともう一枚のn型SiC基板12を配置する。この後、パンチ15をn型SiC基板11、12の両側に配置したのち、100kgf/cm2の圧力で加圧することで、n型SiC基板11、12の0001Si面同士が貼り合わされる。この加圧の際に、n型SiC基板11、12の加熱も同時に行うようにすれば、より強固にn型SiC基板11、12の貼り合せが行え、後工程で行われる素子形成のための各種工程の際に、貼り合せ面で剥離することをより確実に防ぐことが可能となる。ただし、本実施形態のように、貼り合せ面側を平坦化していれば、加熱を行わなくても貼り合せが可能であるため、加熱工程を省略できるし、加熱工程を行ったときにダメージ層13で再結合することを防止でき、次の分離工程で確実にダメージ層13にてn型SiC基板11の剥離が行えるようにできる。図2cに示す工程ダイ14およびパンチ15にて構成された型から貼り合せ後のn型SiC基板11、12を取り外す。そして、n型SiC基板11の一部を分離する分離工程を行う。例えば、取り外したn型SiC基板11、12を加熱炉に設置し、加熱炉にて900°C、30分間の熱処理を行うと、水素イオンが注入されることで結晶欠陥が析出したダメージ層13においてn型SiC基板11が剥離する。これにより、n型SiC基板11、12の厚みが所望の厚さとなり、両面が000-1C面とされたn型SiC基板1が完成する。具体的には、図3bに示す貼り合せ後のn型SiC基板1の結晶構造を表した模式図のように、結合界面ではSi原子同士が結合され、露出させられる表面側にC原子が配置された構造となる。図2dに示す工程このようにして完成したn型SiC基板1の一方の表面の上に、低不純物濃度のSiCをエピタキシャル成長して半導体素子の活性領域となるn型ドリフト層2を形成する。このとき、単結晶のn型SiC基板1の表面にn型ドリフト層2を形成しているため、n型ドリフト層2の結晶性はn型SiC基板1の結晶性が引き継がれ、n型ドリフト層2の表面も000-1C面となる。このような工程を経て、n型SiC基板1の表面にn型ドリフト層2を形成したのち、周知のデバイス形成プロセスを実施することにより、図1に示した縦型パワーMOSFETを製造する。すなわち、n型ドリフト層2に対してマスクを用いた不純物のイオン注入および活性化熱処理を行うことでp型ベース領域3およびn型ソース領域4を形成したのち、熱酸化等によってゲート絶縁膜6を形成し、その後、ドープトPoly-Siの成膜およびパターニングによりゲート電極7を形成する。そして、層間絶縁膜の形成工程、コンタクトホールの形成工程、ソース電極9やゲート配線のパターニング工程、ドレイン電極10の形成工程等を経ることで、図1に示す縦型パワーMOSFETが完成する。以上説明したように、本実施形態では、二枚のn型SiC基板11、12の0001Si面同士を貼り合せることにより、両面が000-1C面のn型SiC基板1を製造することができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。また、このように両面が000-1C面のn型SiC基板1を用いて、縦型パワーMOSFETなどの縦型素子を形成することにより、n型SiC基板1の表面側においては高チャネル移動度が得られ、裏面側においてはドレイン電極10とSiC接触面とのコンタクト抵抗を低くすることができる。第2実施形態本発明の第2実施形態について説明する。図4は、本発明の第2実施形態にかかるGaN半導体基板を用いて縦型ショットキーバリアダイオードを形成したGaN半導体装置の断面図である。図4に示すように、縦型ショットキーバリアダイオードは、GaN半導体基板としてn型GaN基板21を用いて形成されている。このn型GaN基板21は、表面側と裏面側の両面ともに面方位が0001Ga面とされており、第1実施形態で説明したn型SiC基板1と同様に、後述するように二枚のn型GaN基板31、32の000-1N面同士を向かい合わせて貼り合わせることで形成され、露出している両面が共に0001Ga面となるようにしてある。このn型GaN基板21の表面にGaNからなるn型エピタキシャル層22が形成されている。このn型エピタキシャル層22は、0001Ga面のn型GaN基板21の表面に形成されていることから、表面の面方位が0001Ga面となっている。そして、このn型エピタキシャル層22の表面に、例えばAuにて構成されたショットキー電極23が形成されており、n型GaN基板21の裏面にはオーミック接触させられたTiにて構成された裏面電極24が形成されている。このような構成により、縦型ショットキーバリアダイオードを備えたGaN半導体装置が構成されている。このように構成される縦型ショットキーバリアダイオードを備えたGaN半導体装置は、表面側と裏面側の両面ともに面方位が0001Ga面とされたn型GaN基板21を用いて形成されている。このため、n型GaN基板21の表面側では良質な結晶品質のn型エピタキシャル層22を成長させることができ、裏面側では裏面電極24とGaN表面とのコンタクト抵抗をより小さくすることが可能となる。次に、上記のように構成されるGaN半導体装置の製造に用いることができるGaN半導体基板の製造方法について説明する。図5に、本実施形態のGaN半導体基板の製造工程中の断面図を示し、この図を参照して説明する。なお、本実施形態のGaN半導体基板の製造方法は、第1実施形態のSiC半導体基板の製造方法をほぼ共通しているため、異なる部分について主に説明する。図5aに示す工程まず、高品位かつ表面が平坦で、一面側の面方位が0001Ga面で他面側の面方位が000-1N面とされた単結晶の二枚のn型GaN基板31、32を用意する。単結晶のGaNでは、2つの極性面を有しており、一方がGa原子が主に基板表面から露出させられる0001Ga面、他方がN原子が主に基板表面から露出させられる000-1N面となる。なお、n型GaN基板31、32としては、表面の面方位や裏面の面方位が0001Ga面や000-1N面のジャスト面とされたオン基板だけでなく、これらのジャスト面に対してオフ角を有したオフ基板もn型GaN基板31、32として使用することができる。これら二枚のn型GaN基板31、32の000-1N面側を表面粗度Raを5nm以下まで平坦化したのち、HFで表面処理をする。その後、二枚のn型GaN基板31、32の000-1N面同士を向かい合わせて配置する。図5bに示す工程次に、第1実施形態と同様のダイ14およびパンチ15を有する型を用いて、n型GaN基板31、32を000-1N面同士を向かい合わせた状態で型内に配置する。この後、パンチ15をn型GaN基板31、32の両側に配置したのち、1000°Cの温度下において、100kgf/cm2の圧力で加圧することで、n型GaN基板31、32の000-1N面同士が貼り合わされる。図5cに示す工程ダイ14およびパンチ15にて構成された型から貼り合せ後のn型GaN基板31、32を取り外す。そして、n型GaN基板31、32のうちのいずれか一方の基板を10μm程度の厚さまで研磨することで、n型GaN基板31、32を合わせた厚みが所望の厚さとなり、両面が0001Ga面とされたn型GaN基板21が完成する。図5dに示す工程このようにして完成したn型GaN基板21の一方の表面の上に、低不純物濃度のGaNをエピタキシャル成長してn型エピタキシャル層22を形成する。このとき、0001Ga面とされたn型GaN基板21の表面にn型エピタキシャル層22を形成しているため、良質な結晶品質でn型エピタキシャル層22を形成できる。このような工程を経て、n型GaN基板21の表面にn型エピタキシャル層22を形成したのち、周知のデバイス形成プロセスを実施することにより、図4に示した縦型ショットキーバリアダイオードを製造する。すなわち、n型エピタキシャル層22の表面にAu層を成膜したのちパターニングすることでショットキー電極23を形成し、さらにn型GaN基板21の裏面にTiからなる裏面電極24を形成する。このとき、n型GaN基板21の裏面も0001Ga面にて構成されていることから、裏面電極24はGaN接触面に対してよりコンタクト抵抗の少ないオーミック接触とすることが可能となる。このようにして、図4に示す縦型ショットキーバリアダイオードが完成する。以上説明したように、本実施形態では、二枚のn型GaN基板31、32の000-1N面同士を貼り合せることにより、両面が0001Ga面のn型GaN基板21を製造することができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。また、このように両面が0001Ga面のn型GaN基板21を用いて、縦型ショットキーバリアダイオードなどの縦型素子を形成することにより、n型GaN基板1の表面側では良質な結晶品質のn型エピタキシャル層22を成長させることができ、裏面側では裏面電極24とGaN表面とのコンタクト抵抗をより小さくすることが可能となる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してn型SiC基板1の構成および製造方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図6は、本発明の第3実施形態にかかるSiC半導体基板を用いて縦型パワーMOSFETを形成したSiC半導体装置の断面図である。図6に示すように、本実施形態でも第1実施形態と同様の構造の縦型パワーMOSFETとしているが、n型SiC基板1として、n型SiC基板11とn型SiC基板12とを高導電率の導電性接着剤16にて接着した構造としている。導電性接着剤16としては、例えば体積抵抗率が1.0×102Ωcm程度のカーボン性接着剤を用いることができ、例えば1μm程度の厚みとされる。この他の構成については、第1実施形態と同様である。図7は、本実施形態のSiC半導体基板の製造工程中の断面図である。この図に示すように、図7aに示す工程において、第1実施形態で説明した図2aに示す工程を行う。そして、図7bに示す工程において、n型SiC基板11、12のうちの一方の0001Si面に導電性接着剤16を塗布したのち、二枚のn型SiC基板11、12の0001Si面同士を向かい合わせて配置し、導電性接着剤16を介して二枚のn型SiC基板11、12を貼り合せる。その後、図7cの工程において、第1実施形態で説明した図2cに示す工程を行うことで、n型SiC基板11の一部を分離することで、所望の厚さで、両面が000-1C面とされたn型SiC基板1が完成する。このように、n型SiC基板11とn型SiC基板12との間に導電性接着剤16が配置されたものをn型SiC基板1として用いても、第1実施形態と同様の効果を得ることができる。他の実施形態上記第1、第3実施形態では、4H-SiCで構成されたn型SiC基板11、12を用いる場合について説明したが、4H-SiCに限るものではなく、他の結晶構造のSiCを用いても良い。また、n型SiC基板11が4H-SiC、n型SiC基板12が6H-SiCのように結晶構造が異なるようにしても良い。上記第1、第3実施形態では、SiC半導体基板に対して縦型の半導体素子として縦型パワーMOSFETを形成する場合について説明したが、他の縦型の半導体素子、例えば第2実施形態で説明したような縦型ショットキーバリアダイオード等を形成することもできる。逆に、第2実施形態では、GaN半導体基板に対して縦型の半導体素子として縦型ショットキーバリアダイオードを形成する場合について説明したが、他の縦型の半導体素子、例えば第1実施形態で説明したような縦型パワーMOSFET等を形成することもできる。また、上記実施形態では、nチャネル型の縦型パワーMOSFETを例に挙げたため、n型SiC基板1の上にn型ドリフト層2を形成した構造について説明したが、nチャネル型の縦型IGBTの場合にはp型SiC基板とされる。この場合には、p型SiC基板として、両面が000-1C面となるものを上記のような製造方法によって製造すれば良い。また、上記第1、第3実施形態ではnチャネルタイプの縦型パワーMOSFETを例に挙げたが、各部の導電型を逆にしたpチャネルタイプの縦型パワーMOSFETを製造しても良い。勿論、IGBTなどの他の縦型の半導体素子についても、2枚の基板それぞれの導電型に拘わらず、上記のような製造方法によってSiC半導体基板を製造し、それを用いて製造することができる。この際、n型SiC基板11、12のいずれか一方をp型SiC基板に変更し、導電型が異なるSiC基板を貼り合わせるようにしても良い。また、上記第1、第3実施形態では、熱処理によってダメージ層13の部分でn型SiC基板11の一部を剥離させるようにしたが、何らかの外力を加えることでダメージ層13からn型GaN基板31の一部を分離させることもできる。さらに、n型SiC基板11にダメージ層13を形成してこのダメージ層13で剥離させる場合について説明したが、第2実施形態のようにn型GaN基板31の剥離についても、水素もしくは希ガスイオンを注入してダメージ層を形成することで行うことができる。なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー-を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。