相補的な2進値を記憶するように構成された記憶ノードペアと、前記記憶ノードとの間で前記相補的な2進値を送信するように構成されたビット線ペアと、前記記憶ノードを正の電源電圧に結合するように構成されたプルアップデバイスペアと、前記記憶ノードを負の電源電圧に結合するように構成されたプルダウンデバイスペアと、前記記憶ノードを前記ビット線に結合するように構成されたパスゲートデバイスペアと、前記パスゲートデバイスのドライブ強度を調整するように構成された第1の制御信号および第2の制御信号と、前記プルアップデバイスのドライブ強度を調整するための第3の制御信号とを備えるスタティックランダムアクセスメモリセル。前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスが、IGFinFETトランジスタペアを備える、請求項1に記載のSRAMセル。前記第1の制御信号が、読取り動作および書込み動作中に高電圧状態に維持され、前記第2の制御信号が、書込み動作中に高電圧状態に維持され、前記第3の制御信号が、スタンバイモードおよび書込み動作中に高電圧状態に維持される、請求項2に記載のSRAMセル。読取り動作中に、前記パスゲートデバイスのドライブ強度が、読取りスタティックノイズマージンパラメータを改善するために低減される、請求項3に記載のSRAMセル。書込み動作中に、前記プルアップデバイスのドライブ強度が、書込みノイズマージンパラメータを改善するために低減される、請求項3に記載のSRAMセル。前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項1に記載のSRAMセル。少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のSRAMセル。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項1に記載のSRAMセル。スタティックランダムアクセスメモリセルを形成する方法であって、相補的な2進値を記憶するように記憶ノードペアを構成するステップと、前記記憶ノードとの間で前記相補的な2進値を送信するように、ビット線ペアを前記記憶ノードに結合するステップと、前記記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを前記記憶ノードに結合するステップと、前記記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを前記記憶ノードに結合するステップと、前記記憶ノードを前記ビット線に接続するために、パスゲートデバイスペアを前記記憶ノードに結合するステップと、前記パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号を前記パスゲートデバイスに結合するステップと、前記プルアップデバイスのドライブ強度を調整するために、第3の制御信号を前記プルアップデバイスに結合するステップとを含む方法。IGFinFETトランジスタペアを使用して、前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスを形成するステップを含む、請求項9に記載の方法。読取り動作および書込み動作中に前記第1の制御信号を高電圧状態に維持するステップと、書込み動作中に前記第2の制御信号を高電圧状態に維持するステップと、スタンバイモードおよび書込み動作中に前記第3の制御信号を高電圧状態に維持するステップとを含む、請求項10に記載の方法。読取り動作中に、前記パスゲートデバイスのドライブ強度を低減し、そうすることによって読取りスタティックノイズマージンパラメータを改善するステップを含む、請求項11に記載の方法。書込み動作中に、前記プルアップデバイスのドライブ強度を低減し、そうすることによって書込みスタティックノイズマージンパラメータを改善するステップを含む、請求項11に記載の方法。前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項9に記載の方法。前記SRAMセルが少なくとも1つの半導体ダイに組み込まれる、請求項9に記載のSRAMセル。前記SRAMセルが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項9に記載の方法。相補的な2進値を記憶するための記憶手段と、前記記憶手段との間で前記相補的な2進値を送信するためのビット線アクセス手段と、前記記憶手段を正の電源電圧に結合するためのプルアップ手段と、前記記憶手段を負の電源電圧に結合するためのプルダウン手段と、前記記憶手段を前記ビット線アクセス手段に結合するためのパスゲート手段と、前記パスゲート手段のドライブ強度を調整するための第1の制御手段および第2の制御手段と、前記プルアップ手段のドライブ強度を調整するための第3の制御手段とを備えるスタティックランダムアクセスメモリセル。前記プルアップ手段、プルダウン手段およびパスゲート手段が、IGFinFETトランジスタペアを備える、請求項17に記載のSRAMセル。前記第1の制御手段が、読取り動作および書込み動作中にアクティブハイ状態に維持され、前記第2の制御手段が、書込み動作中にアクティブハイ状態に維持され、前記第3の制御手段が、スタンバイモードおよび書込み動作中にアクティブハイ状態に維持される、請求項18に記載のSRAMセル。読取り動作中に、読取りスタティックノイズマージンパラメータを改善するために、前記パスゲート手段のドライブ強度が低減される、請求項18に記載のSRAMセル。書込み動作中に、前記プルアップ手段のドライブ強度が、書込みノイズマージンパラメータを改善するために低減される、請求項18に記載のSRAMセル。前記第1の制御手段が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御手段が、前記ビット線方向と同じ方向に経路指定される、請求項17に記載のSRAMセル。少なくとも1つの半導体ダイに組み込まれた、請求項17に記載のSRAMセル。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項17に記載のSRAMセル。スタティックランダムアクセスメモリセルを形成する方法であって、相補的な2進値を記憶するように記憶ノードペアを構成するためのステップと、前記記憶ノードとの間で前記相補的な2進値を送信するように、ビット線ペアを前記記憶ノードに結合するためのステップと、前記記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを前記記憶ノードに結合するためのステップと、前記記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを前記記憶ノードに結合するためのステップと、前記記憶ノードを前記ビット線に接続するために、パスゲートデバイスペアを前記記憶ノードに結合するためのステップと、前記パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号を前記パスゲートデバイスに結合するためのステップと、前記プルアップデバイスのドライブ強度を調整するために、第3の制御信号を前記プルアップデバイスに結合するためのステップとを含む方法。IGFinFETトランジスタペアを使用して、前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスを形成するためのステップを含む、請求項25に記載の方法。読取り動作および書込み動作中に前記第1の制御信号を高電圧状態に維持するためのステップと、書込み動作中に前記第2の制御信号を高電圧状態に維持するためのステップと、スタンバイモードおよび書込み動作中に前記第3の制御信号を高電圧状態に維持するためのステップとを含む、請求項26に記載の方法。読取り動作中に、前記パスゲートデバイスのドライブ強度を低減し、そうすることによって読取りスタティックノイズマージンパラメータを改善するためのステップを含む、請求項27に記載の方法。書込み動作中に、前記プルアップデバイスのドライブ強度を低減し、そうすることによって書込みスタティックノイズマージンパラメータを改善するためのステップを含む、請求項27に記載の方法。前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項25に記載の方法。前記SRAMセルが少なくとも1つの半導体ダイに組み込まれる、請求項25に記載の方法。前記SRAMセルが、前記SRAMセルが統合されたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、および前記SRAMセルが組み込まれるコンピュータからなる群から選択されたデバイスに組み込まれる、請求項25に記載の方法。したがって、当該分野において、スタンバイ動作モードにおける安定性を低下させることなく、読取り、書込み動作モード中のSRAM回路のSNMを改善するための技法が必要とされている。例示的な実施形態は、独立ゲートFinFETアーキテクチャを使用する、高安定SRAMセルのためのシステムおよび方法を対象とする。SRAMセルの例示的な実施形態は、HSNMを低下させることなく、RSNMおよびWNMなどのパラメータによって実証されるように、従来のSRAMセルよりも安定性を改善させる。たとえば、例示的な実施形態は、相補的な2進値を記憶するように構成された記憶ノードペアと、記憶ノードとの間で相補的な2進値を送信するように構成されたビット線ペアと、記憶ノードを正の電源電圧に結合するように構成されたプルアップデバイスペアと、記憶ノードを負の電源電圧に結合するように構成されたプルダウンデバイスペアと、記憶ノードをビット線に結合するように構成されたパスゲートデバイスペアと、パスゲートデバイスのドライブ強度を調整するように構成された第1の制御信号および第2の制御信号であって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定される、第1の制御信号および第2の制御信号と、プルアップデバイスのドライブ強度を調整するための第3の制御信号であって、第3の制御信号が、ビット線方向と同じ方向に経路指定される、第3の制御信号とを備えるSRAMセルを対象とする。別の例示的な実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成するステップと、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合するステップと、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合するステップと、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合するステップと、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合するステップと、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合するステップであって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定されるステップと、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合するステップであって、第3の制御信号が、ビット線方向と同じ方向に経路指定されるステップとを含む、SRAMセルを形成する方法を対象とする。さらに別の例示的な実施形態は、相補的な2進値を記憶するための記憶手段と、記憶手段との間で相補的な2進値を送信するためのビット線アクセス手段と、記憶手段を正の電源電圧に結合するためのプルアップ手段と、記憶手段を負の電源電圧に結合するためのプルダウン手段と、記憶手段をビット線アクセス手段に結合するためのパスゲート手段と、パスゲート手段のドライブ強度を調整するための第1の制御手段および第2の制御手段であって、第1の制御手段が、ビット線方向に対して直角の方向に経路指定され、第2の制御手段が、ビット線方向と同じ方向に経路指定される手段と、プルアップ手段のドライブ強度を調整するための第3の制御手段であって、第3の制御手段が、ビット線方向と同じ方向に経路指定される手段とを備えるSRAMセルを対象とする。別の例示的な実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成するためのステップと、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合するためのステップと、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合するためのステップと、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合するためのステップと、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合するためのステップと、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合するためのステップであって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定されるステップと、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合するためのステップであって、第3の制御信号が、ビット線方向と同じ方向に経路指定されるステップとを含む、SRAMセルを形成する方法を対象とする。添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。本発明の態様は、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。例示的という語は、例、実例、または具体例としての役割を果たすことを意味するように本明細書において用いられている。例示的として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、実施形態という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形a、an、およびtheは、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する含む、含んでいる、含む、およびまたは含んでいるという用語は、述べられた特徴、整数、ステップ、動作、要素、およびまたは構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、およびまたはそれらのグループの存在または追加を排除しないことを理解されたい。さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路によって、1つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行できることが認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、様々な実施形態の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施され得る。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式を、たとえば、記載のアクションを実行するように構成された論理として本明細書で説明することがある。前述したように、Guoなどの従来技術技法は、SRAMセル内のPG回路のバックゲートを制御することによって、RSNMを改善することを探求するが、WNMが悪化しないように保つのに利用されるVDDCell電圧低下によるHSNMの低減という犠牲を払う。一方、Liuは、読取り動作中のRSNMを改善するが、WNMは改善されていない。したがって、例示的な実施形態は、HSNMが劣化から実質的に保護されると同時に、RSNMおよびWNMの改善を対象とする。図5は、例示的な一実施形態である。図5に示すように、SRAMセル50は、独立制御可能なPU、PDおよびPG回路を備える。これらの回路の各々は、独立制御可能なゲートを有するIGFinFETによって形成されるトランジスタペアを備える。制御信号SWは、PUデバイスPU51およびPU52内のIGFinFETのバックゲート電位を制御する。信号SWは、スタンバイおよび書込み動作モード中はハイである。制御信号RWは、PGデバイスPG51およびPG52内のIGFinFETのフロントゲート電位を制御する。制御信号Wは、2つのペアの他のトランジスタを制御する。信号RWは、読取りおよび書込み動作中にハイであるが、信号Wは、書込み動作中のみハイである。SRAM50における書込み動作は、3つすべての信号、すなわちSW、RWおよびWをハイに駆動することで進む。SWをハイに駆動することは、PU51およびPU52のIGFinFETトランジスタのバックゲートをオフにするという影響をもつ。したがって、フロントゲートは、書込み動作中は導通しており、セルのPU強度はそれに対応して低減される。一方、PGデバイスPG51およびPG52の両方のトランジスタは、書込み中に導通している。したがって、PG強度が高い値に維持され、PU強度が低下されると、比αと、それに対応して、回路のWNMとが増大される。したがって、SRAM50は、書込みモードにおける高いWNMおよび書込み可能性の改善を達成する。読取り動作中、信号RWがハイである間、SWとWの両方がローにされる。その結果、PG51およびPG52のフロントゲートのみがオンであり、それによって、PGの強度が低減するが、PDおよびPUの強度は変化しない。したがって、βが増大し、それに対応して、SRAMセルのRSNMも増大される。スタンバイモードでは、SWはハイであり、RWおよびWはローに維持される。したがって、PU51およびPU52のバックゲートがオフにされ、そうすることによって、PUの強度を減少させる。RWおよびWがローなので、PGデバイスPG51およびPG52は導通中ではなく、SRAM記憶素子はビット線から絶縁される。PUのドライブ強度はわずかに減少されるだけなので、HSNM劣化は些細である。図6は、上記セクションで説明した例示的な実施形態によるセルを備えるSRAMアレイを示す。図示するビット線BLおよびBLBは、垂直方向に配設される。制御信号SWおよびWは、これ以降は垂直方向と呼ばれる、ビット線と同じ方向に経路指定される。制御信号RWは、これ以降は水平方向と呼ばれる、ビット線に対して直角の方向に経路指定される。SRAMセル60は、例示的な書込み動作中の選択セルである。セル62は、水平選択されているが垂直選択されておらず、セル64は、垂直選択されているが水平選択されていない。セル62および64は、半選択セルと呼ばれる。セル62は、読取り動作モードで動作し、セルはホールド状況にある。2進値0および1が、読取りおよび書込み動作中に指示される。値f1は、1という浮動電圧値を指し、D、Dは、相補的なデータ値を指示するのに使われる。例示的な実施形態は有利には、制御信号SWおよびWを垂直に経路指定することによって、半選択セルに関連付けられた問題を回避する。セル62に注目すると、セルが属す列が選択されていないので、ビット線が浮動している。信号RWは、前述したように水平に経路指定され、したがってRWは、書込み動作中に選択セル60と半選択セル62の両方についてハイにされる。ただし、セル62が選択列中にないので、信号SWおよびWはセル62についてローに維持される。既存の技法は、セル62を半選択読取り問題にあわせてしまうが、例示的な実施形態はこの問題を回避する。SWおよびWがローであり、RWのみがハイなので、セル62のPGデバイスの強度が低減される。したがって、αは低く、それゆえセル62のRSNMは高い値である。言い換えると、セルは、読取り動作中は安定しており、偽の読取り動作が防止される。セル64について、SWおよびWは、垂直に駆動され、セルが選択列中にあるのでハイであるが、RWはローである。したがって、各PGデバイスのバックゲートのみがわずかに導通しており、pチャネルPUデバイスもわずかに弱められる。ただし、PGデバイスを流れる電流は、この場合無視することができ、わずかに弱まったPUデバイスは、HSNMに些細な影響しか与えない。したがって、非選択セル64は、例示的な実施形態における半選択問題によって影響を受けるのを防止される。要するに、上述した例示的な実施形態は、回路のHSNMが悪化を被ることなく、WNMおよびRSNMを改善する。LiuのSRAM回路と、SRAMセル50の例示的な実施形態との間での、3つすべてのSNMパラメータ、すなわちRSNM、WNMおよびHSNMの比較を、図10の表に示す。図10において、Liuは、RSNMについての2つの異なるエントリをもち、セル50は、HSNMについての3つの異なるエントリをもつ。信号SWは、スタンバイモードと書込み動作の両方においてハイである。したがって、書込み動作中、PUのバックゲートはオフにされ、PGはフルにオンにされる。PUの弱まった駆動強度により、α比は増大され、したがってセル50のWNMは、従来のTGSRAMおよびLiuのものと比較して改善される。読取り動作中、PGは、Liuと同じように動作する。一方、SWはローであり、したがって両方のPUのバックゲートがオンにされ、バックゲートのみがオンにされている一方のPUを通る漏れ電流を引き起こす。ただし、漏れ電流は、無視することができ、正常読取り動作を損なうことはない。したがって、セル50のRSNMは、LiuのRSNM1に匹敵する。スタンバイモード中、SWはハイであり、したがってPUのバックゲートはオフにされる。PUの弱まった駆動強度により、セル50のホールドスタティックノイズマージンは、従来のTGSRAMのものと比較して、わずかに劣化される。ただし、HSNM劣化は、後で説明するように、無視することができる。セルはすべて、図10に示すように、4つの異なるケース、すなわち選択セル、水平選択および垂直半選択セル、垂直選択および水平半選択セル、ならびに非選択セルに分類される。Liuとは対照的に、Wは、垂直に配設され、BLが選択されている場合のみハイである。Wは、HSLC1についてローなので、書込み動作中のHSLC1についてのRSNMは、読取り動作中のRSNMと同じである。したがって、セル50は、書込み動作中にHSLC1についてRSNM劣化を被らない。読取りおよび書込み動作中、HSLC2およびUSLCの安定性は、PGがバックゲートによって完全にオフにされ、または半分オンにされるので、HSNMによって評価される。読取りおよび書込み動作中のUSLCについてのHSNM2、ならびに書込み動作中のHSLC2についてのHSNM3は、スタンバイモード中のHSNM1とほぼ同じである。これらの結果は、図11のグラフにも示されている。したがって、例示的な実施形態は、読取り、書込みおよびスタンバイ動作モード中の安定性および高いノイズマージンを達成する。実施形態は、本明細書で開示されるプロセス、機能およびまたはアルゴリズムを実行するための様々な方法を含むことが理解されよう。たとえば、図12に示すように、ある実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成することを含む、SRAMセルを形成する方法を含み得る。次に、ブロック1204で、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合する。ブロック1206で、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合する。ブロック1208に進み、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合し、ブロック1210で、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合する。次に、ブロック1212で、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合し、ここで第1の制御信号は水平に経路指定され、第2の制御信号は垂直に経路指定される。最後に、ブロック1214で、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合し、ここで第3の制御信号は垂直に経路指定される。情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。本明細書で開示した実施形態と関連して説明した方法、シーケンス、およびまたはアルゴリズムは、ハードウェアで直接実施され得るか、プロセッサによって実行されるソフトウェアモジュールで実施され得るか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。したがって、実施形態は、高安定SRAMアーキテクチャにおいてアーキテクチャを使用するための方法を実施するコンピュータ可読媒体を含むことができる。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も実施形態中に含まれる。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。前述の開示されたデバイスおよび方法は、通常、コンピュータ可読記憶媒体に保存されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成される。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、本明細書において様々な変更および改変がなされ得ることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよびまたはアクションは、特定の順序で実行されなくてもよい。さらに、様々な実施形態の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。