横型のMISFETを備える半導体装置であって、前記MISFETは、半導体基板上に形成された半導体層と、前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備し、前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由する半導体装置。前記半導体層は、前記ソース電極と接続され、前記ゲート配線と対向配置される位置まで延在された第1導電型ソース領域と、前記ドレイン電極と接続され、前記トレンチ溝と同じ、若しくは前記トレンチ溝以上の深さを有する第1導電型ドレイン領域と、前記第1導電型ソース領域を取り囲む第2導電型ベース領域と、少なくとも前記第1導電型ドレイン領域と前記第2導電型ベース領域の間に形成された第1導電型活性領域と、前記第1導電型ドレイン領域と前記第2導電型ベース領域の間の表層であって、かつ、前記第1導電型活性領域上に形成された第1導電型ドリフト領域とを具備し、前記第1導電型ドリフト領域は、前記第1導電型活性領域よりも不純物が低濃度であり、前記トレンチ溝の側壁は、前記第1導電型ソース領域、前記第2導電型ベース領域、及び前記第1導電型活性領域と当接していることを特徴とする請求項1に記載の半導体装置。前記半導体基板と前記半導体層間に、埋め込み酸化膜層が配設されていることを特徴とする請求項1又は2に記載の半導体装置。前記トレンチ溝は、前記ソース電極側は、前記ゲート配線の端部と略一致しており、前記ドレイン電極側は、前記ゲート配線よりも突出していることを特徴とする請求項1~3のいずれか1項に記載の半導体装置。前記トレンチ溝の底面は、前記半導体層の底面と一致することを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記第2導電型ベース領域は、前記半導体層の底面と一致することを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記第1導電型ソース領域のうちの前記トレンチ溝の側壁と接する領域は、前記半導体層の底面と一致することを特徴とする請求項1~6のいずれか1項に記載の半導体装置。前記半導体層は、シリコン層であることを特徴とする請求項1~7のいずれか1項に記載の半導体装置。前記第1導電型がN型であり、前記第2導電型がP型であることを特徴とする請求項1~8のいずれか1項に記載の半導体装置。横型のMOSFETを有する半導体装置においては、従来から、スイッチング動作であるON-OFF動作を繰り返し行った場合において、オン抵抗特性の変動が生じやすいという問題があった。このため、長期的に信頼性を高める技術が切望されてきた。特に、トランジスタのオン動作時に、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加してスイッチング動作であるON-OFF動作を繰り返し行った場合において、オン抵抗特性の変動を低減させる技術が強く求められていた。なお、上記においては、横型MOSFETにおける課題について述べたが、横型MISFET全般において同様の課題がある。本発明に係る半導体装置は、横型のMISFETを備える半導体装置であって、前記MISFETは、半導体基板上に形成された半導体層と、前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備する。前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由するものである。本発明に係る半導体装置によれば、オン動作時に、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域において、ほとんど電流が流れず、前記トレンチ溝の側面近傍に電流が流れるように設計している。その結果、ホットキャリアの影響によるオン抵抗特性の変動を低減することが可能となる。その結果、長期に亘って信頼性が高い半導体装置を提供することができる。本発明によれば、長期に亘って信頼性の高い横型MISFETを有する半導体装置を提供することができるという優れた効果を有する。以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。[第1実施形態]図1に第1実施形態に係る半導体装置の要部の模式的平面図を、図2Aに図1のIIA-IIA切断部断面図を、図2Bに図1のIIB-IIB切断部断面図を示す。また、図3に、オン動作時の図1のIII-III切断線における電流経路の説明図を示す。半導体装置1は、横型MOSFET1yを有する。半導体装置1は、MOSFET1yの他、例えば、素子分離膜を介してロジック部やバイポーラトランジスタ部等が形成されている。半導体装置1は、半導体基板11、埋め込み酸化膜層12、半導体層13を有するSOI基板10を具備する。埋め込み酸化膜層12は、支持基板として機能するSiからなる半導体基板11上に形成され、半導体層13は埋め込み酸化膜層12上に形成されている。半導体層13は、図2Aや図2Bに示すように、第1導電型活性領域であるN型活性領域21、第1導電型ドレイン領域であるN型ドレイン領域22、第2導電型ベース領域であるP型ベース領域23、第1導電型ソース領域であるN型ソース領域24、第1導電型ドリフト領域であるN-型ドリフト領域25を備える。また、半導体層13には、トレンチ溝30が形成されている。半導体層13は、シリコン層である。N型活性領域21は、例えば、0.5~2.0μm、不純物濃度1.0×10-15~1.0×10-17cm-3の範囲である。N型ドレイン領域22は、例えば、不純物濃度が1.0×10-19cm-3であり、フォトリソグラフィー法等により埋め込み酸化膜層12まで到達するように形成されている。また、P型ベース領域23は、例えば、不純物濃度が5.0×10-18cm-3であり、N型ドレイン領域22と離間した位置に形成されている。P型ベース層23とN型ドレイン領域22の間には、場所によって、トレンチ溝30とN型活性領域21、又はN型活性領域21が形成されている。N型ソース領域24は、例えば、不純物濃度が5.0×10-19cm-3であり、P型ベース領域23の表面に形成されている。N-型ドリフト領域25は、P型ベース領域23とN型ドレイン領域22の間のN型活性領域21上の表面層に、かつP型ベース領域23よりも浅く形成されている。N-型ドリフト領域25の不純物濃度は、N型活性領域21よりも低濃度である。N-型ドリフト領域25は、例えばBボロンを用いたイオン注入により得ることができる。N-型ドリフト領域25は、例えば、不純物濃度が5.0×10-18cm-3、深さは、0.2~0.5μmとする。トレンチ溝30は、半導体層13の表面から、埋め込み酸化膜12に達するように形成されている。トレンチ溝30の側壁は、N型活性領域21、P型ベース領域23、N型ソース領域24、及びN-型ドリフト領域25に接する位置に形成されている。トレンチ溝30内には、その側壁を被覆した絶縁膜31内にゲート電極32が埋設されている図2B参照。換言すると、ゲート電極32は、絶縁膜31を介して、N型活性領域21、P型ベース領域23、N型ソース領域24、及びN-型ドリフト領域25と対向するように配設されている。半導体層13上には、ゲート絶縁膜41、層間絶縁膜42、ゲート配線51、ソース電極52、ドレイン電極53が形成されている。ゲート配線51は、例えば、ポリシリコンにより、ソース電極52、ドレイン電極53は、アルミ等の金属により構成することができる。ゲート電極32、ゲート配線51、ソース電極52、及びドレイン電極53は、本発明の趣旨を逸脱しない範囲で、上述した材料に変えて他の導体を適宜用いることができる。ゲート配線51は、トレンチ溝30の上部において、ゲート電極32と接続するように形成されている。トレンチ溝30のうちの一部の上には、図1に示すように、ゲート配線51が形成されていない領域も存在する。ソース電極52は、P型ベース領域23とN型ソース領域24上部に形成され、ドレイン電極53は、N型ドレイン領域22上部に形成されている。ソース電極52とドレイン電極53は、ゲート配線51の幅方向図1のX方向の両端部に形成されている。ソース電極52の一部は、層間絶縁膜42上の端部まで延在されている。同様に、ドレイン電極53の一部は、層間絶縁膜42上の端部まで延在されている。ゲート絶縁膜41は、N型ソース領域24上からN型ドレイン領域22上に亘る領域に形成されている。ゲート配線51は、N型ソース領域24のドレイン側端部からP型ベース領域23の途中に亘る幅を有し、図1のY軸方向に延在するように形成されている。換言すると、ゲート配線51は、図2A中のZ軸方向においてゲート絶縁膜41を介してN型ソース領域24、P型ベース領域23と対向配置されている。上記構成によって、ゲート電極32は、ゲート配線51に接続され、ゲート配線51は、N-型ドリフト領域25とは対向配置しないように形成されている。第1実施形態に係るMOSFET1yは、上記のような構成となっている。半導体装置1において、ソース電極52、ドレイン電極53間に電圧印加された状態で、ゲートとソース間にMOSFET1yの閾値電圧を越えるような電圧を印加すると、トレンチ溝30の側面のP型ベース領域23がN層反転する。そして、図3に示すように、N型ソース領域24から、反転N層となったトレンチ溝30の側面のP型ベース領域23、N型活性領域21、N型ドレイン領域22を経由して電流が流れ、ドレイン電極53とソース電極52間に電流が流れる。第1実施形態に係るMOSFET1yにおいては、上述したように、ゲート配線51の下層にN-型ドリフト領域25が配置されていない。また、N型活性領域21の濃度よりも低濃度のN-型ドリフト領域25を、P型ベース領域23とN型ドレイン領域22の間の表面層であって、N型活性領域21上に形成し、かつ、その深さをP型ベース領域23よりも浅く形成している。その結果、MOSFET1yのオン動作時にゲート配線51下のP型ベース領域23表面領域においてチャネル層の形成を抑制することができる。換言すると、MOSFETのオン動作時にゲート配線51下のP型ベース領域23表面領域において電流がほとんど流れない状態とすることができる。このため、P型ベース領域23における電流経路は、実質上、トレンチ溝30の側面近傍に形成されるチャネル層領域のみとすることができる。第1実施形態によれば、オン動作時のドレイン電極53とソース電極52の電流経路を上記のようにすることにより、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるON-OFF動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。その結果、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。従って、第1実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。[第2実施形態]次に、上記実施形態とは異なる構造のMOSFETの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。図4に、第2実施形態に係る半導体装置の要部の模式的平面図を、図5Aに、図4のVA-VA切断部断面図を、図5Bに図4のVB-VB切断部断面図を示す。また、図6に、オン動作時の図4のVI-VI切断線における電流経路の説明図を示す。第2実施形態に係る半導体装置2は、横型MOSFET2yが形成されている。半導体装置2の基本的な構成は、下記の点を除き上記第1実施形態と同様である。すなわち、第2実施形態に係る半導体装置2は、P型ベース領域が埋め込み酸化膜層まで到達している点において、第1実施形態と相違する。第1実施形態に係るP型ベース領域23は、図2Aに示すように、N型活性領域21を介して埋め込み酸化膜層12と対向配置されていた。すなわち、第1実施形態に係るP型ベース領域23は、埋め込み酸化膜層12上に形成されたN型活性領域21上に形成されていた。一方、第2実施形態に係るP型ベース領域23aは、埋め込み酸化膜層12の直上に形成されている。P型ベース領域23aが埋め込み酸化膜層12まで到達している分だけ、第2実施形態に係るN型活性領域21aの領域が縮小されている図4、図5A参照。また、P型ベース層23とN型活性層21aの接合面積が縮小されている。第2実施形態によれば、オン動作時に、上記第1実施形態と同様の電流経路でドレイン電極53とソース電極52間に電流を流すことができる図6参照。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるON-OFF動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。従って、第2実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。これに加えて、第2実施形態に係る半導体装置によれば、第1実施形態に係る半導体装置に比して、P型ベース層23aとN型活性層21a間の接合面積を減らすことができるので、低容量特性を実現することができる。[第3実施形態]図7に、第3実施形態に係る半導体装置の要部の模式的平面図を、図8Aに、図7のVIIIA-VIIIA切断部断面図を、図8Bに図7のVIIIB-VIIIB切断部断面図を、図8Cに図7のVIIIC-VIIIC切断部断面図を示す。また、図9に、オン動作時の図7のIX-IX切断線における電流経路の説明図を示す。第3実施形態に係る半導体装置3は、横型MOSFET3yを有する。半導体装置3の基本的な構成は、下記の点を除き上記第1実施形態と同様である。すなわち、第3実施形態に係る半導体装置3は、P型ベース領域とN型ソース領域が、埋め込み酸化膜層まで到達している点において、第1実施形態と相違する。第1実施形態に係るP型ベース領域23は、図2Aに示すように、N型活性領域21を介して埋め込み酸化膜層12と対向配置されていた。また、第1実施形態に係るN型ソース領域24は、P型ベース領域23の表層にのみ形成されていた。一方、第3実施形態に係るNソース領域24bの一部、及びP型ベース領域23bは、埋め込み酸化膜層12上に到達するように形成されている図7、図8A~図8C参照。より詳細には、Pベース層23b内に配設されたN型ソース領域24bは、トレンチ溝30に接する領域、及びその近傍が埋め込み酸化膜12まで到達し、それ以外の領域はP型ベース領域上に形成されている。第3実施形態によれば、オン動作時に、上記第3実施形態と同様の電流経路でドレイン電極53とソース電極52間に電流を流すことができる。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるON-OFF動作を繰り返し行ってもオン抵抗特性の変動を低減させることができる。より詳細には、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。その結果、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。これに加えて、第3実施形態に係る半導体装置によれば、第2実施形態に係る半導体装置に比して、N型ソース領域からN型活性層間の電流経路を短縮することができ、チャネル抵抗を低減することが可能となる。その結果、オン抵抗特性の低減をより効果的に図ることができる。[第1比較例]次に、本発明の効果を説明するために、比較例について説明する。図11は、第1比較例に係る半導体装置の要部の模式的断面図を示す。半導体装置201は、MOSFET201yを有する。半導体装置201は、半導体基板211、埋め込み酸化膜層212、半導体層213を有するSOI基板210を具備する。埋め込み酸化膜層212は、支持基板として機能するSiからなる半導体基板211上に形成され、半導体層213は埋め込み酸化膜層212上に形成されている。半導体層213は、図11に示すように、第1導電型活性領域であるN型活性領域221、第1導電型ドレイン領域であるN型ドレイン領域222、第2導電型ベース領域であるP型ベース領域223、第1導電型ソース領域であるN型ソース領域224、第1導電型ドリフト領域であるN型ドリフト領域225を備える。半導体層213は、シリコン層である。N-型活性領域221上に、P型ベース領域223とN型ドリフト領域225が形成されている。そして、P型ベース領域223上の表層部にN型ソース領域224が形成されている。また、N型ドリフト領域225の表層部にN型ドレイン領域222が形成されている。N型ソース領域224は、P型ベース領域223の表面に形成されている。N型ドリフト領域225は、P型ベース領域223と隣接して形成されている。半導体層213上には、ゲート絶縁膜241、層間絶縁膜242、ゲート配線251、ソース電極252、ドレイン電極253が形成されている。ゲート配線251は、ゲート絶縁膜241を介してN型ソース領域224のドレイン側端部と、P型ベース領域223と、N型ドリフト領域225の一部と対向配置されている。ソース電極252は、P型ベース領域223とN型ソース領域224上部に形成されている。また、ソース電極252の一部は、層間絶縁膜242上の端部まで延在されている。ドレイン電極253は、Nドレイン領域222上に形成され、一部が層間絶縁膜242上の端部まで延在されている。ソース電極252とドレイン電極253は、ゲート配線251の幅方向の両端部に形成されている。ゲート絶縁膜241は、N型ソース領域224上の一部からN型ドレイン領域222の端部に亘る領域に形成されている。半導体装置201において、ソース電極252、ドレイン電極253間に電圧印加された状態で、ゲートとソース間にMOSFET201yの閾値電圧を越えるような電圧を印加すると、ゲート電極251直下のP型ベース領域223の領域のチャネル領域がN層反転する。そして、MOSFET201yがオン状態となり、ドレイン電極253とソース電極252間に、主にN型ソース領域224から、反転N層となったP型ベース領域223を通って、N型ドリフト領域225を経由し、N型ドレイン領域222に電流が流れる図11参照。第1比較例に係るMOSFET201yおいては、オン動作時の電流経路が主にゲート絶縁膜241下のシリコン表面層領域となる。このため、ゲート絶縁膜241近傍のN型ドリフト領域225の不純物濃度が低下した場合、オン抵抗特性の上昇を引き起こす。これは、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされ、ゲート絶縁膜近傍のN型シリコン層の不純物濃度が初期状態と比較して低下するためである。第1比較例に係る半導体装置によれば、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるON-OFF動作を繰り返し行った場合において、上記第1実施形態に比してオン抵抗特性の変動が大きくなる。[第2比較例]図12は、第2比較例に係る半導体装置の要部の模式的断面図を示す。図13Aに、図12のXIIIA-XIIIA切断部断面図を、図13Bに図12のXIIIB-XIIIB切断部断面図を示す。また、図14に、オン動作時の図12のXIII-XIII切断線に相当する位置おける電流経路の説明図を示す。半導体装置301は、MOSFET301yを有する。半導体装置301は、半導体基板311、埋め込み酸化膜層312、半導体層313を有するSOI基板310を具備する。埋め込み酸化膜層312は、支持基板として機能するSiからなる半導体基板311上に形成され、半導体層313は埋め込み酸化膜層312上に形成されている。半導体層313は、図13A、図13Bに示すように、第1導電型活性領域であるN型活性領域321、第1導電型ドレイン領域であるN型ドレイン領域322、第2導電型ベース領域であるP型ベース領域323、第1導電型ソース領域であるN型ソース領域324、第1導電型ドリフト領域であるN-型ドリフト領域325を備える。半導体層313は、シリコン層である。N型活性領域321上に、P型ベース領域323とN-型ドリフト領域325が形成されている。そして、P型ベース領域323上の表層部にN型ソース領域324が形成されている。また、N型ドレイン領域322は、P型ベース領域323、N型ソース領域324と離間した位置に形成されている。N型ドリフト領域325は、P型ベース領域323と隣接して形成されている。半導体層313上には、ゲート絶縁膜341、層間絶縁膜342、ゲート配線351、ソース電極352、ドレイン電極353が形成されている。ゲート配線351は、ゲート絶縁膜341を介してN型ソース領域324のドレイン側端部と、P型ベース領域323と、N型ドリフト領域325、トレンチ溝330の一部と対向配置されている。ソース電極352は、P型ベース領域323とN型ソース領域324上部に形成されている。また、ソース電極352の一部は、層間絶縁膜342上の端部まで延在されている。ドレイン電極353は、N型ドレイン領域322上に形成され、一部が層間絶縁膜342上の端部まで延在されている。ソース電極352とドレイン電極353は、ゲート配線351の幅方向図12中のX方向の両端部に形成されている。ゲート絶縁膜341は、N型ソース領域324上の一部からN型ドレイン領域322の端部に亘る領域に形成されている。上記構成によって、ゲート電極332は、ゲート絶縁膜341を介してゲート配線351に接続される。半導体装置301において、ソース電極352、ドレイン電極353間に電圧印加された状態で、ゲートとソース間にMOSFET301yの閾値電圧を越えるような電圧を印加すると、トレンチ溝330内のゲート電極332側面、及びゲート配線351直下のP型ベース領域323の領域のチャネル領域がN層反転する。そして、MOSFET301yがオン状態となり、N型ソース領域324から、ゲート配線351下の反転N層、及びトレンチ溝330側面の反転N層を通ってN-型ドリフト領域325及びN型活性領域321を経由し、N型ドレイン領域322に電流が流れる図14参照。第2比較例によれば、第1比較例と比較して単位面積当たりの電流経路を拡大することができる。そのため、単位面積当たりのオン抵抗を低減することができる。しかしながら、MOSFET301yのオン動作時の電流経路は、トレンチ側面全体に分散されるため、第1比較例に比してオン抵抗の上昇を低く抑えることができる一方で、P型ベース領域323とN型ドレイン領域322間のN-型ドリフト領域325シリコン表面層領域を電流経路として使用しているため、P型ベース領域323とN型ドレイン領域322間の距離によっては、N-型ドリフト領域325に流れる電流が支配的になり、オン抵抗特性が上昇してしまうという問題がある。以上、本発明に係る第1実施形態~第3実施形態と、比較例に係る第1比較例、第2比較例について説明した。本発明によれば、上述した通り、ゲート配線の幅を第2比較例に比して短縮させ、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。なお、上記実施形態は一例であって、オン動作時の電流経路が、ソース電極とドレイン電極の間の半導体層の表面領域を実質的に経由せず、トレンチ溝の側面近傍を経由する半導体層であればよく、上記例に限定されない。また、上記実施形態においては、第1導電型としてN型、第2導電型としてP型の例を説明したが、第1導電型としてP型、第2導電型としてN型にすることも可能である。また、半導体層としてシリコン層を適用する例を挙げたが、シリコンに限定されず他の半導体材料を適用することもできる。また、トレンチ溝が埋め込み酸化膜層12まで到達している例を挙げたが、半導体層13の途中の深さまで形成されているものでもよい。また、上記実施形態においては、埋め込み酸化膜層を形成する例を説明したが、目的、ニーズに応じて埋め込み酸化膜層を省略することも可能である。さらに、上記実施形態においては、第1導電型ドレイン層が、埋め込み酸化膜層まで到達している例を挙げたが、トレンチ溝と同等の深さか、若しくはトレンチ溝よりも半導体層内に深く形成されていてもよい。また、上記実施形態においては、トレンチ溝が3つある例を説明したが、説明の便宜上のものであって、トレンチ溝の個数は、1つ若しくは任意の個数とすることができる。また、トレンチ溝とゲート配線は、ソース領域側で実質的に一致し、ドレイン領域側ではトレンチ溝が突出している例を挙げたが、少なくともゲート配線は、前記トレンチ溝の少なくとも一部と対向配置されていればよく、本発明の趣旨を逸脱しない範囲で適宜設計することが可能である。好ましくは、上記実施形態のように、ソース電極側のトレンチ溝の端部が、ゲート配線の端部と略一致し、ドレイン電極側のゲート配線よりも突出している構造とすることが、オン抵抗の抑制の観点から好ましい。