"交互供給ドーピング型を有する複数の半導体層を備え、前記複数の半導体層が、電子デバイスの第1の接触領域を形成する高濃度にドーピングされたウェルを備える第1のドーピング型のベース層、および電子デバイスの第2の接触領域を形成し、前記第1のドーピング型と反対である第2のドーピング型である、前記ベース層上の1つまたは複数の接触層を備える構造と、前記ベース層の前記表面における界面電荷を不動態化する前記ベース層の少なくとも表面上の半導体レッジ層とを備える電子デバイス。前記半導体レッジ層は、低濃度にドーピングされている請求項1に記載の電子デバイス。前記半導体レッジ層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内である請求項2に記載の電子デバイス。前記半導体レッジ層は、前記第1のドーピング型である請求項2に記載の電子デバイス。前記半導体レッジ層は、前記第2のドーピング型である請求項2に記載の電子デバイス。前記半導体レッジ層は、前記第1の接触領域と前記第2の接触領域との間の前記ベース層の前記表面および前記ベース層の前記表面に隣接する前記1つまたは複数の接触層の1つまたは複数の側壁表面上にある請求項2に記載の電子デバイス。前記半導体レッジ層は、前記第1の接触領域と前記第2の接触領域との間の前記ベース層の少なくとも前記表面上にある請求項2に記載の電子デバイス。前記半導体レッジ層のドーピングレベルおよび厚さは、前記ベース層の前記表面の前記界面電荷を補償するように最適化される請求項2に記載の電子デバイス。前記半導体レッジ層の前記ドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内であり、前記半導体レッジ層の前記厚さは、約1000から3000オングストロームまでの範囲内である請求項8に記載の電子デバイス。前記半導体レッジ層は、前記ベース層の前記表面上の高濃度にドーピングされた半導体レッジ層であり、前記高濃度にドーピングされた半導体レッジ層は、前記第1のドーピング型である請求項1に記載の電子デバイス。前記高濃度にドーピングされた半導体レッジ層は、1立方センチメートルcm3当たりのキャリア数、約1×1018個以上である前記ドーピングレベルを有する請求項10に記載の電子デバイス。前記ベース層は、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内にあるドーピングレベルを有する請求項11に記載の電子デバイス。前記高濃度にドーピングされた半導体レッジ層のドーピングレベルは、前記高濃度にドーピングされた半導体レッジ層から前記ベース層までのドーピング勾配が、前記ベース層内に注入された電荷キャリアを前記ベース層の前記表面における前記界面電荷から遠ざける反発力を生じる電界を発生するように前記ベース層のドーピングレベルより大きい請求項10に記載の電子デバイス。前記ドーピング勾配は、1cm当たり約1×105から1×108立方セントメートルcm3までの範囲内にある請求項13に記載の電子デバイス。前記複数の半導体層は、前記ベース層が形成される1つまたは複数の半導体層をさらに備え、前記1つまたは複数の半導体層の底面は、前記電子デバイスの第3の接触領域を形成する請求項1に記載の電子デバイス。前記電子デバイスは、ゲートターンオフサイリスタGTOであり、前記第1の接触領域は、前記GTOのゲートであり、前記第2の接触領域は、前記GTOのアノードであり、前記第3の接触領域は、前記GTOのカソードである請求項15に記載の電子デバイス。前記電子デバイスは、バイポーラ接合トランジスタBJTであり、前記第1の接触領域は、前記BJTのベースであり、前記第2の接触領域は、前記BJTのエミッタであり、前記第3の接触領域は、前記BJTのコレクタである請求項15に記載の電子デバイス。前記電子デバイスは、MOS制御サイリスタMCTである請求項1に記載の電子デバイス。前記界面電荷は、前記1つまたは複数の接触層の前記エッチングを行って前記第2の接触領域を形成する結果生じる前記ベース層の少なくとも前記表面上の結晶損傷によって引き起こされる請求項1に記載の電子デバイス。前記複数の半導体層および前記半導体レッジ層は、炭化ケイ素SiCから形成される請求項1に記載の電子デバイス。前記複数の半導体層および前記半導体レッジ層は、エピタキシャル成長半導体層である請求項1に記載の電子デバイス。電子デバイスを作製する方法であって、交互供給ドーピング型を有する複数の半導体層を備える構造を設けるステップであって、前記複数の半導体層は第1のドーピング型のベース層と前記ベース層上の1つまたは複数の接触層とを備え、前記1つまたは複数の接触層は前記第1のドーピング型と反対の第2のドーピング型である、ステップと、前記1つまたは複数の接触層をエッチングして前記電子デバイスの第1の接触領域を形成するステップと、前記ベース層内に高濃度にドーピングされたウェルを設けて前記電子デバイスの第2の接触領域を形成するステップと、前記ベース層の少なくとも表面上に半導体レッジ層を設けるステップであって、前記半導体レッジ層は前記ベース層の前記表面における界面電荷を不動態化する、ステップとを含む方法。前記半導体レッジ層は、低濃度にドーピングされている請求項22に記載の方法。前記半導体レッジ層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内である請求項23に記載の方法。前記半導体レッジ層は、前記第1のドーピング型である請求項23に記載の方法。前記半導体レッジ層は、前記第2のドーピング型である請求項23に記載の方法。前記半導体レッジ層を形成するステップは、前記第1の接触領域と前記第2の接触領域との間の前記ベース層の前記表面および前記ベース層の前記表面に隣接する前記1つまたは複数の接触層の1つまたは複数の側壁表面上に前記半導体レッジ層を形成するステップを含む請求項23に記載の方法。前記半導体レッジ層を形成するステップは、前記第1の接触領域と前記第2の接触領域との間の前記ベース層の少なくとも前記表面上に前記半導体レッジ層を形成するステップを含む請求項23に記載の方法。前記半導体レッジ層のドーピングレベルおよび厚さは、前記ベース層の前記表面の前記界面電荷を補償するように最適化される請求項23に記載の方法。前記半導体レッジ層の前記ドーピングレベルは、1立方センチメートルcm3当たりのキャリア数、約5×1015から1×1017個までの範囲内であり、前記半導体レッジ層の前記厚さは、約1000から3000オングストロームまでの範囲内である請求項29に記載の方法。前記半導体レッジ層は、前記ベース層の前記表面上の高濃度にドーピングされた半導体レッジ層であり、前記高濃度にドーピングされた半導体レッジ層は、前記第1のドーピング型である請求項22に記載の方法。前記高濃度にドーピングされた半導体レッジ層は、1立方センチメートルcm3当たりのキャリア数、約1×1018個以上であるドーピングレベルを有する請求項31に記載の方法。前記ベース層は、1cm3当たりのキャリア数、約1×1017から1×1018個までの範囲内にあるドーピングレベルを有する請求項32に記載の方法。前記高濃度にドーピングされた半導体レッジ層のドーピングレベルは、前記高濃度にドーピングされた半導体レッジ層から前記ベース層までのドーピング勾配が、前記ベース層内に注入された電荷キャリアを前記ベース層の前記表面における前記界面電荷から遠ざける反発力を生じる電界を発生するように前記ベース層のドーピングレベルより大きい請求項31に記載の方法。前記ドーピング勾配は、1cm当たり約1×105から1×108立方セントメートルcm3までの範囲内にある請求項34に記載の方法。前記複数の半導体層は、前記ベース層の前記表面に隣接する前記1つまたは複数の接触層の側壁表面に対応する平面上の熱酸化率が前記ベース層の前記表面に対応する平面上の熱酸化率に比べて実質的に大きい半導体材料から形成され、前記半導体レッジ層を形成するステップは、前記1つまたは複数の接触層の前記側壁表面および前記ベース層の前記表面の上に前記第1のドーピング型である前記半導体材料の高濃度にドーピングされた層をエピタキシャル成長させるステップと、熱酸化プロセスを実行して、酸化物を前記高濃度にドーピングされた層の上に、前記1つまたは複数の接触層の前記側壁表面上にある前記高濃度にドーピングされた層の一部が前記熱酸化プロセスにおいて犠牲にされ、前記熱酸化プロセスの実行後に前記ベース層の前記表面上に残る前記高濃度にドーピングされた層の一部が前記高濃度にドーピングされた半導体レッジ層を形成するように成長させるステップとを含む請求項31に記載の方法。前記熱酸化プロセスを実行するステップは、前記1つまたは複数の接触層の前記側壁表面の上に成長させた前記酸化物の一部が前記熱酸化プロセスを実行する前の前記高濃度にドーピングされた層の厚さの2倍におおよそ等しくなるまで前記熱酸化プロセスを実行し続けるステップを含む請求項36に記載の方法。前記ベース層の前記表面に隣接する前記1つまたは複数の接触層の前記側壁表面に対応する前記平面上の前記熱酸化率は、前記ベース層の前記表面に対応する前記平面上の前記熱酸化率に比べて少なくとも約4倍大きい請求項36に記載の方法。前記半導体材料は、炭化ケイ素SiCである請求項36に記載の方法。前記複数の半導体層は、前記ベース層が形成される1つまたは複数の半導体層をさらに備え、前記1つまたは複数の半導体層の底面は、前記電子デバイスの第3の接触領域を形成する請求項22に記載の方法。前記電子デバイスは、ゲートターンオフサイリスタGTOであり、前記第1の接触領域は、前記GTOのアノードであり、前記第2の接触領域は、前記GTOのゲートであり、前記第3の接触領域は、前記GTOのカソードである請求項40に記載の方法。前記電子デバイスは、バイポーラ接合トランジスタBJTであり、前記第1の接触領域は、前記BJTのエミッタであり、前記第2の接触領域は、前記BJTのベースであり、前記第3の接触領域は、前記BJTのコレクタである請求項40に記載の方法。前記電子デバイスは、MOS制御サイリスタMCTである請求項22に記載の方法。前記界面電荷は、前記1つまたは複数の接触層のエッチングを行って前記第1の接触領域を形成する結果生じる前記ベース層の少なくとも前記表面上の結晶損傷によって引き起こされる請求項22に記載の方法。前記複数の半導体層および前記半導体レッジ層は、エピタキシャル成長半導体層である請求項22に記載の方法。0006表面パッシベーションのための半導体レッジ層を備える電子デバイス構造およびその構造を製造する方法が開示される。一般に、電子デバイス構造は、限定はしないが、ゲートターンオフサイリスタGTO、バイポーラ接合トランジスタBJT、またはMOS制御サイリスタMCTなどのPN接合ベースの電子デバイス向けに実現されたものである。一実施形態では、電子デバイスは、交互供給ドーピング型を有する多数の半導体層を備える。半導体層は、電子デバイスの第1の接触領域を形成する高濃度にドーピングされたウェルを備える第1のドーピング型のベース層と、およびベース層上の第2のドーピング型の1つまたは複数の接触層を備える。この1つまたは複数の接触層がエッチングされ、ベース層の一部に電子デバイスの第2の接触領域を形成する。1つまたは複数の接触層のエッチングにより、ベース層の表面上に実質的に結晶性の損傷、したがって界面電荷が生じる。ベース層の表面を不動態化するために、少なくともベース層の表面上に、半導体レッジ層を成長させる。一実施形態では、半導体層および半導体レッジ層は、炭化ケイ素SiCから形成される。0007一実施形態では、半導体レッジ層は、低濃度にドーピングされ、第1のドーピング型であるか、または第2のドーピング型である。好ましい一実施形態では、半導体レッジ層は、低濃度にドーピングされ、第1のドーピング型であり、これはベース層と同じドーピング型である。それに加えて、半導体レッジ層は、第1の接触領域の側壁の少なくとも一部も覆うものとしてよい。半導体レッジ層の厚さおよびドーピングレベルは、ベース層の表面上の界面電荷の量を補償するように最適化することもできる。好ましくは、半導体レッジ層の厚さは、約1000から3000オングストロームまでの範囲内であり、半導体レッジ層のドーピングレベルは、1立方センチメートルcm3当たりのキャリア原子数、約5×1015から1×1017個までの範囲内である。0008別の実施形態では、半導体レッジ層は、高濃度にドーピングされ、第1のドーピング型であり、これはベース層と同じドーピング型である。この実施形態では、半導体レッジ層は、第1の接触領域と第2の接触領域との間のベース層の表面の少なくとも一部を覆うが、第1の接触領域の側壁を覆わない。さらに、半導体レッジ層のドーピングレベルは、ベース層と半導体レッジ層との間のドーピング勾配が、ベース層内に注入された電荷キャリアをベース層の表面上の界面電荷から遠ざける反発力を生じる電界を発生するようにベース層のドーピングレベルより実質的に大きく、これにより、表面再結合を低減する。その結果、電子デバイスのゲインは減少し、次いで、電子デバイスのターンオン電流も減少する。一実施形態では、半導体レッジ層のドーピングレベルは、1cm3当たりのキャリア原子数、約1×1018個以上であり、ベース層のドーピングレベルは、1cm3当たりのキャリア原子数、約1×1017から1×1018個までの範囲内にある。一実施形態では、ドーピング勾配は、1cm当たり約1×105から1×108cm3までの範囲内である。0009別の実施形態では、半導体レッジ層は、第1のドーピング型の高濃度にドーピングされた半導体レッジ層であり、これはベース層と同じドーピング型であり、半導体層および高濃度にドーピングされた半導体レッジ層は、1つまたは複数の接触層の側壁表面に対応する平面上の熱酸化率がベース層の表面に対応する平面上の熱酸化率に比べて実質的に大きい半導体材料から形成される。好ましい一実施形態では、半導体層および半導体レッジ層は、SiCから形成される。この実施形態では、高濃度にドーピングされた半導体レッジ層を作製するために、1つまたは複数の接触層の側壁表面およびベース層の表面の上に半導体材料の高濃度にドーピングされた層を所定の厚さまで成長させる。高濃度にドーピングされた層を成長させた後、熱酸化プロセスを実行して、1つまたは複数の接触層の側壁表面上にある高濃度にドーピングされた層の一部が熱酸化プロセスにおいて犠牲になるよう高濃度にドーピングされた層の上に酸化物を成長させる。熱酸化プロセスを実行した後にベース層の表面上に残る高濃度にドーピングされた層の一部は、高濃度にドーピングされた半導体レッジ層を形成する。0010当業者なら、添付図面に関連して好ましい実施形態の以下の詳細な説明を読めば、本開示の範囲を理解し、その追加の態様があることに気づくであろう。0011本明細書に組み込まれ、本明細書の一部をなす、添付図面は、本開示のさまざまな態様を例示しており、また説明と併せて、本開示の原理を説明するのに役立つ。0018以下で述べられる実施形態は、当業者がこれらの実施形態を実践することを可能にするために必要な情報を表し、これらの実施形態を実施する最良の態様を示す。添付図面に照らして以下の説明を読めば、当業者なら、開示の概念を理解し、本明細書では特に扱われていない概念の応用を理解するであろう。これらの概念および応用事例は、本開示および付属の請求項の範囲内にあることを理解されたい。0019表面パッシベーションのための半導体レッジ層を備える電子デバイス構造およびその構造を製造する方法が開示される。一般に、PN接合ベースの電子デバイス用に電子デバイス構造が実現される。以下の説明において、PN接合ベースの電子デバイスは、主に、ゲートターンオフサイリスタGTOである。しかし、本明細書で開示されている本発明の概念は、それに限定されない。本明細書で開示されている本発明の概念は、例えば、バイポーラ接合トランジスタBJT、MOS制御サイリスタMCT、または同様のものなどの他の種類のPN接合ベースの電子デバイスに等しく適用可能である。0020図2Aから2Eは、GTO30および本開示の一実施形態によりGTO30を作製するプロセスを例示する。図2Aに例示されているように、GTO30の作製は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層34から42を含む構造32から始まる。好ましい実施形態において、半導体層34から42は、炭化ケイ素SiCのエピタキシャル成長層である。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。構造32は、高濃度にドーピングされたN型半導体層34、N型半導体層34上のP型半導体層36、P型エピタキシャル層36上にエピタキシャル成長させたN型ベース層38、高濃度にドーピングされ、N型ベース層38上にあるP型半導体層40、および非常に高濃度にドーピングされ、P型半導体層40上にあるP型半導体層42を備える。P型半導体層40および42は、本明細書では接触層とも称されうる。図示されていないが、当業者なら、半導体層34から42のうちの1つまたは複数が下層を備えうることを容易に理解するであろう。例えば、P型半導体層36は、N型半導体層34上のP型の下層例えば、絶縁層、およびP型の下層上の低濃度にドーピングされたP型の下層例えば、ドリフト層を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1立方センチメートルcm3当たりのキャリアつまり、電子または正孔数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0021図2Bに例示されているように、P型半導体層40および42は、エッチング後にP型半導体層40および42がGTO30のアノードを形成するように、下のN型ベース層38までエッチングされる。一実施形態では、P型半導体層40および42は、反応性イオンエッチングRIEを介してエッチングされる。N型半導体層34は、GTO30のカソードを形成する。図示されているように、エッチングプロセスの結果、GTO30のアノードを形成するP型半導体層40および42の側壁表面44とN型ベース層38の表面46の両方における結晶構造に実質的な損傷が生じている。次に、図2Cに例示されているように、Nウェル48がイオン注入を介して図示されているようにN型ベース層38内に形成され、Nウェル48は、GTO30のゲートを形成する。この実施形態のGTO30は、2つのNウェル48、したがって2つのゲートを備えるが、GTO30は、代替的に、1つのNウェル48のみと、1つのゲートとを備えることができることに留意されたい。GTO30のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0022この実施形態では、GTO30のアノードを形成するP型半導体層40および42の側壁表面44とN型ベース層38の表面46で結晶構造に損傷が生じる結果発生する界面電荷、または表面トラップを低減するか、または排除するために、N型ベース層38の表面46、ならびにGTO30のアノードを形成するP型半導体層40および42の側壁表面44の上に半導体レッジ層50をエピタキシャル成長させる。この実施形態では、半導体レッジ層50が、半導体層34から42と同じ材料から形成され、低濃度にドーピングされたN型N-または低濃度にドーピングされたP型P-のいずれかである。一実施形態では、半導体層34から42および半導体レッジ層50は両方とも、SiCから形成される。半導体レッジ層50は、低濃度にドーピングされているため、半導体レッジ層50は、高い抵抗を有し、これにより、GTO30のゲート複数可へのGTO30のアノードのショートが防止される。さらに、半導体レッジ層50は、エピタキシャル成長層なので、半導体レッジ層50は、二酸化ケイ素SiO2および窒化ケイ素SiNなどの従来のパッシベーション層に比べて表面44および46の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、半導体レッジ層50のエピタキシャル成長を行う際に、表面44および46上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてGTO30が加熱され、これにより、表面44および46の品質を改善し、表面44および46における界面電荷を低減することができる。半導体レッジ層50によってもたらされるパッシベーションの結果として、表面44および46における界面電荷は低減され、これにより、GTO30の頂部トランジスタのゲインβが高まり、次いで、これにより、GTO30のターンオン電流IG,TURN-ONが減少する。0023好ましくは、半導体レッジ層50のドーピングレベルおよび厚さは、表面44および46の界面電荷の量を補償するように最適化される。より具体的には、半導体レッジ層50の電荷QLEDGEはQLEDGE=qtLEDGENLEDGEと定義することができ、ただし式中、qは、1つの電子/正孔の電子電荷の大きさであり、tLEDGEは、半導体レッジ層50の厚さであり、NLEDGEは、半導体レッジ層50のドーピングレベルである。次いで、半導体レッジ層50の厚さtLEDGEおよび半導体レッジ層50のドーピングレベルNLEDGEが、QLEDGE=qtLEDGENLEDGE≒QINTERFACE,となるように最適化することができ、ただし式中、QINTERFACEは、界面電荷である。界面電荷QINTERFACEは、例えば、シミュレーションまたは実験などの好適な技術を使用して決定することができる。一実施形態では、半導体レッジ層50のドーピングレベルNLEDGEは、1cm3当たりのキャリア数、約5×1015から1×1017個までの範囲内であり、半導体レッジ層50の厚さtLEDGEは、約1000から3000オングストロームまでの範囲内である。対照的に、一実施形態では、N型ベース層38は、1cm3当たりの電子数、約1×1017から1×1018個までの範囲内のドーピングレベル、および約0.5から5マイクロメートルまでの範囲内の厚さを有する。しかし、その厚さに対して、N型ベース層38の厚さは反比例することに留意されたい。例えば、N型ベース層38は、1cm3当たりの電子数1×1017個のドーピングレベルに対して5マイクロメートルの厚さ、または1cm3当たりの電子数1×1018個のドーピングレベルに対して0.5マイクロメートルの厚さを有することができる。0024適宜、図2Eに例示されているように、パッシベーション層52は、半導体レッジ層50の上に形成されうる。パッシベーション層52は、例えば、SiO2、SiN、または他の好適な材料から形成することができる。図2Dおよび2Eの半導体レッジ層50は、P型半導体層40および42の側壁表面44とN型ベース層38の表面46の両方を覆うが、本開示は、それに限定されないことに留意されたい。別の実施形態では、半導体レッジ層50はN型ベース層38の表面46を覆うが、GTO30のアノードを形成するP型半導体層40および42の側壁表面44の上を覆わないように半導体レッジ層50を作製することができる。この場合、パッシベーション層52は、半導体レッジ層50と、P型半導体層40および42の露出された表面とを覆うことができる。0025図2Aから2EのGTO30は、P型GTOであるが、図3に例示されているように、N型GTO54にも同じ概念が適用されうる。図示されているように、GTO54は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層56から64を含む。好ましい実施形態において、半導体層56から64は、SiCのエピタキシャル成長層である。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。半導体層56から64は、高濃度にドーピングされ、GTO54のカソードとして使用されるP型半導体層56、P型半導体層56上のN型半導体層58、N型半導体層58上にエピタキシャル成長させたP型ベース層60、高濃度にドーピングされ、P型ベース層60上にあるN型半導体層62、および非常に高濃度にドーピングされ、N型半導体層62上にあるN型半導体層64を備える。ここでもまた、図示されていないが、当業者なら、半導体層56から64のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、N型半導体層58は、P型半導体層56上のN型の下層例えば、絶縁層、およびN型の下層上の低濃度にドーピングされたN型の下層例えば、ドリフト層を備えることができる。0026N型半導体層62および64は、エッチング後にN型半導体層62および64がGTO54のアノードを形成するように、下のP型ベース層60までエッチングされる。一実施形態では、N型半導体層62および64は、RIEを介してエッチングされる。エッチングプロセスの結果、GTO54のアノードを形成するN型半導体層62および64の側壁表面とP型ベース層60の表面の両方における結晶構造に実質的な損傷が生じている。Pウェル66は、図示されているようにP型ベース層60内に形成され、Pウェル66は、GTO54のゲートを形成する。ここでもまた、この実施形態のGTO54は、2つのPウェル66、したがって2つのゲートを備えるが、GTO54は、代替的に、1つのPウェル66のみと、1つのゲートとを備えることができることに留意されたい。GTO54のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0027この実施形態では、GTO54のアノードを形成するN型半導体層62および64の側壁表面とP型ベース層60の表面に損傷が生じる結果発生する界面電荷、または表面トラップを低減するか、または排除するために、P型ベース層60の表面、ならびにGTO54のアノードを形成するN型半導体層62および64の側壁表面の上に半導体レッジ層68をエピタキシャル成長させる。この実施形態では、半導体レッジ層68が、半導体層56から64と同じ材料から形成され、低濃度にドーピングされたN型N-または低濃度にドーピングされたP型P-のいずれかである。一実施形態では、半導体層56から64および半導体レッジ層68は両方とも、SiCから形成される。半導体レッジ層68は、低濃度にドーピングされているため、半導体レッジ層68は、高い抵抗を有し、これにより、GTO54のゲート複数可へのGTO54のアノードのショートが防止される。さらに、半導体レッジ層68は、エピタキシャル成長層なので、半導体レッジ層68は、SiO2およびSiNの層などの従来のパッシベーション層に比べたときに、GTO54のアノードを形成するN型半導体層62および64の側壁表面ならびにP型ベース層60の表面の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、半導体レッジ層68のエピタキシャル成長を行う際に、GTO54のアノードを形成するN型半導体層62および64の側壁表面ならびにP型ベース層60の表面上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてGTO54が加熱されうる。その結果、界面電荷、または表面トラップの数が低減される。半導体レッジ層68によってもたらされるパッシベーションの結果として、GTO54の頂部トランジスタのゲインβが高まり、次いで、これにより、GTO54のターンオン電流IG,TURN-ONが減少する。0028好ましくは、半導体レッジ層68のドーピングレベルおよび厚さは、GTO54のアノードを形成するN型半導体層62および64の側壁表面とP型ベース層60の表面において界面電荷の量を補償するように最適化される。より具体的には、半導体レッジ層68の電荷QLEDGEはQLEDGE=qtLEDGENLEDGEと定義することができ、ただし式中、qは、1つの電子/正孔の電子電荷の大きさであり、tLEDGEは、半導体レッジ層68の厚さであり、NLEDGEは、半導体レッジ層68のドーピングレベルである。次いで、半導体レッジ層68の厚さtLEDGEおよび半導体レッジ層68のドーピングレベルNLEDGEが、QLEDGE=qtLEDGENLEDGE≒QINTERFACE,となるように最適化することができ、ただし式中、QINTERFACEは、界面電荷である。界面電荷QINTERFACEは、例えば、シミュレーションまたは実験などの好適な技術を使用して決定することができる。一実施形態では、半導体レッジ層68のドーピングレベルNLEDGEは、1cm3当たりのキャリア数、約5×1015から1×1017個までの範囲内であり、半導体レッジ層68の厚さtLEDGEは、約1000から3000オングストロームまでの範囲内である。対照的に、一実施形態では、P型ベース層60は、1cm3当たりの正孔数、約1×1017から1×1018個までの範囲内のドーピングレベル、および約0.5から5マイクロメートルまでの範囲内の厚さを有する。0029適宜、図示されているように、パッシベーション層70は、半導体レッジ層68の上に形成されうる。パッシベーション層70は、例えば、SiO2、SiN、または他の好適な材料から形成することができる。図3の半導体レッジ層68は、N型半導体層62および64の側壁表面とP型ベース層60の表面の両方を覆うが、本開示は、それに限定されないことに留意されたい。別の実施形態では、半導体レッジ層68は、P型ベース層60の表面を覆うが、GTO54のアノードを形成するN型半導体層62および64の側壁表面を覆わないように半導体レッジ層68を作製することができる。この場合、パッシベーション層70は、半導体レッジ層68ならびにN型半導体層62および64の露出された表面を覆うことができる。0030図4Aから4Gは、GTO72および本開示の別の実施形態によりGTO72を作製するプロセスを例示する。図4Aに例示されているように、GTO72の作製は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層76から84を含む構造74から始まる。構造74は、高濃度にドーピングされたN型半導体層76、N型半導体層76上のP型半導体層78、P型半導体層78上にエピタキシャル成長させたN型ベース層80、高濃度にドーピングされ、N型ベース層80上にあるP型半導体層82、および非常に高濃度にドーピングされ、P型半導体層82上にあるP型半導体層84を備える。この実施形態では、半導体層76から84は、SiCのエピタキシャル成長層である。しかし、本開示は、それに限定されない。以下で説明するが、本開示を読めば当業者なら理解するように、アノードの側壁表面に対応する平面上の熱酸化率がN型ベース層80の表面に対応する平面上の熱酸化率より大きい他の半導体材料も使用されうる。ここで、図示されていないが、当業者なら、半導体層76から84のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、P型半導体層78は、N型半導体層76上のP型の下層例えば、絶縁層、およびP型の下層上の低濃度にドーピングされたP型の下層例えば、ドリフト層を備えることができる。ここでもまた、本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1018個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約5×1018から2×1020個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、1cm3当たりのキャリア数、約1×1017個以下であるドーピングレベルを有する。0031図4Bに例示されているように、P型半導体層82および84は、エッチング後にP型半導体層82および84がGTO72のアノードを形成するように、下のN型ベース層80までエッチングされる。一実施形態では、P型半導体層82および84は、RIEを介してエッチングされる。N型半導体層76は、GTO72のカソードを形成する。図示されているように、エッチングプロセスの結果、GTO72のアノードを形成するP型半導体層82および84の側壁表面86とN型ベース層80の表面88の両方における結晶構造に実質的な損傷が生じている。次に、図4Cに例示されているように、Nウェル90がイオン注入を介して図示されているようにN型ベース層80内に形成され、Nウェル90は、GTO72のゲートを形成する。この実施形態のGTO72は、2つのNウェル90、したがって2つのゲートを備えるが、GTO72は、代替的に、1つのNウェル90のみと、1つのゲートとを備えることができることに留意されたい。GTO72のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0032この実施形態では、界面電荷、または表面トラップを低減するか、または排除するために、N型ベース層80と同じドーピング型の高濃度にドーピングされた半導体レッジ層が、N型ベース層80の表面88上に形成される。以下で詳述するように、高濃度にドーピングされた半導体レッジ層は、高濃度にドーピングされた半導体レッジ層とN型ベース層80との間にドーピング勾配を生じる。このドーピング勾配は、N型ベース層80内に注入された電子をN型ベース層80の表面88上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をする電界を発生する。その結果、GTO72の頂部トランジスタのゲインβが、従来のGTO10と比較して実質的に増大し図1Aから1C、次いで、これにより、GTO72のターンオン電流IG,TURN-ONが減少する。0033高濃度にドーピングされた半導体レッジ層を作製するために、この実施形態では、図4Dに例示されているように、N型ベース層80の表面88ならびにGTO72のアノードを形成するP型半導体層82および84の側壁表面86の上に、高濃度にドーピングされたN型層92をエピタキシャル成長させる。この高濃度にドーピングされたN型層92は、半導体層76から84と同じ材料から形成される。そのため、この実施形態では、半導体層76から84および高濃度にドーピングされたN型層92は、SiCから形成される。高濃度にドーピングされたN型層92のドーピングレベルは、好ましくは、1cm3当たりの電子数、約1×1018個以上である。次に、熱酸化プロセスを実行して、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上の高濃度にドーピングされたN型層92の一部を取り除く。熱酸化プロセスは、例えば1時間などの所定の長さの時間にわたって例えば1100°Cなどの所定の温度のオーブンまたは加熱炉内にGTO72を置くことによって実行されうる。0034より具体的には、ケイ素Si原子の層と炭素C原子の層を交互に並べたものから形成される。この実施形態では、N型ベース層80の表面88は、ケイ素Si原子の層であり、本明細書ではSiCのSi面と称される。それとは対照的に、GTO72のアノードを形成するP型半導体層82および84の側壁表面86は、ケイ素Si原子と炭素C原子を交互に並べたもので、本明細書ではSiCのA面と称される。SiCのA面の熱酸化率は、SiCのSi面の熱酸化率の約4倍以上である。SiCのA面とSiC面との間の熱酸化率の差を利用して、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上にある高濃度にドーピングされたN型層92の一部を取り除く。0035なおいっそう具体的には、図4Eに例示されているように、熱酸化プロセスの前に高濃度にドーピングされたN型層92の厚さの約2倍の厚さを有する酸化物94がGTO72のアノードを形成するP型半導体層82および84の側壁表面86上に形成されるまで、熱酸化プロセスの実行を続ける。酸化物94の厚さの約半分は、犠牲になったSiC96である。そのようなものとして、酸化物94の厚さは、高濃度にドーピングされたN型層92の厚さの約2倍であるため、犠牲になったSiC96は、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上の高濃度にドーピングされたN型層92の一部である。しかし、Si面の熱酸化率は、A面上の熱酸化率の約1/4以下であるため、N型ベース層80の表面上の高濃度にドーピングされたN型層92の一部の表面上に形成された酸化物98は、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上に形成された酸化物94の厚さの約1/4以下である。ここでもまた、酸化物98の厚さの約半分は、犠牲になったSiC100である。しかし、この場合、犠牲になったSiC100の厚さは、熱酸化プロセスを実行する前のN型層80の表面上の高濃度にドーピングされたN型層92の厚さの約1/4以下に過ぎない。そのようなものとして、高濃度にドーピングされたN型層92は、熱酸化プロセスを実行した後もN型ベース層80の表面上に残るが、厚さは、熱酸化プロセスを実行する前の高濃度にドーピングされたN型層92の厚さの3/4以上に縮小される。類似の方法で、P型半導体層84の頂面上に酸化物が形成され、この酸化物を形成することで、P型半導体層84の頂面上の高濃度にドーピングされたN型層92の一部の約1/4以下が犠牲になる。0036熱酸化プロセスおよびP型半導体層82および84の側壁表面86上の高濃度にドーピングされたN型層92の一部の除去が、図5により詳しく示されている。図5に例示されているように、熱酸化プロセスを実行する前に、高濃度にドーピングされたN型層92は、厚さtΝを有する。次いで、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上に形成された酸化物94の厚さtOX,Α-FACEが、熱酸化プロセスを実行する前の高濃度にドーピングされたN型層92の厚さtNの2倍に等しいか、または少なくともほぼ等しい。熱酸化プロセスにおいて、その結果得られる酸化物の厚さの半分は、犠牲になったSiCである。そのようなものとして、厚さtOX,A-FACEは、高濃度にドーピングされたN型層92の厚さtNの2倍であるため、P型半導体層82および82の側壁表面86上の高濃度にドーピングされたN型層92が犠牲にされ酸化物94を形成する。0037しかし、A面上の熱酸化率は、Si面上の熱酸化率の約4倍以上であるため、N型ベース層80の表面88上の高濃度にドーピングされたN型層92の一部に形成された酸化物98の厚さtOX,Si-FACEは、P型半導体層82および84の側壁表面86上に形成された酸化物94の厚さtOX,A-FACEの約1/4以下である。その結果、N型ベース層80の表面88上の高濃度にドーピングされたN型層92の約1/4以下が犠牲になる。N型ベース層80の表面88上の高濃度にドーピングされたN型層92の残り部分は、N型ベース層80の表面88上に高濃度にドーピングされた半導体レッジ層102を形成する。0038次に、図4Fに例示されているように、N型ベース層80の表面88上の高濃度にドーピングされたN型層92の残り部分は、高濃度にドーピングされた半導体レッジ層102を形成する。例示的な一実施形態では、高濃度にドーピングされた半導体レッジ層102は、約0.5マイクロメートル以下の厚さを有する。それに加えて、次に、GTO72のアノードを形成するP型半導体層82および84の側壁表面86上の酸化物94ならびにN型ベース層80の表面88上の高濃度にドーピングされたN型層92の残り部分の表面上の酸化物98を取り除くことができる。この実施形態では、P型半導体層84の頂面上の高濃度にドーピングされたN型層92の残り部分もすでに取り除かれている。次いで、適宜、パッシベーション層104が、図4Gに例示されているように、高濃度にドーピングされた半導体レッジ層102、およびGTO72のアノードを形成するP型半導体層82および84の露出された表面の上に形成されうる。パッシベーション層104は、例えば、SiO2、SiN、または他の好適な材料から形成することができる。代替的一実施形態において、パッシベーション層104を形成する代わりに、酸化物94および98の全部または一部を、パッシベーション層としてGTO72上に残してもよい。0039上で述べたように、高濃度にドーピングされた半導体レッジ層102は、高濃度にドーピングされた半導体レッジ層102とN型ベース層80との間にドーピング勾配を生じる。一実施形態では、高濃度にドーピングされた半導体レッジ層102は、1cm3当たりの電子数、約1×1018個を超えるドーピングレベルを有し、N型ベース層80は、1cm3当たりの電子数、約1×1017から1×1018個までの範囲内にあるドーピングレベルを有する。しかし、高濃度にドーピングされた半導体レッジ層102およびN型ベース層80のドーピングレベルは、高濃度にドーピングされた半導体レッジ層102のドーピングレベルがN型ベース層80のドーピングレベルより実質的に高くなるように選択される。一実施形態では、ドーピング勾配は、1cm当たり約1×105から1×108cm3までの範囲内である。高濃度にドーピングされた半導体レッジ層102およびN型ベース層80から生じるドーピング勾配は、N型ベース層80内に注入された電子をN型ベース層80の表面88上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をするドーピング勾配に比例する電界を発生する。その結果、従来のGTO10と比べてGTO72の頂部トランジスタのゲインβが実質的に高くなり図1Aから1C、これにより、次いで、従来のGTO10と比べてGTO72のターンオン電流IG,TURN-ONが減少する。0040図4Aから4GのGTO72は、P型GTOであるが、図6に例示されているように、N型GTO106にも同じ概念が適用されうる。図示されているように、GTO106は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層108から116を含む。半導体層108から116は、高濃度にドーピングされたP型半導体層108、P型半導体層108上のN型半導体層110、N型半導体層110上にエピタキシャル成長させたP型ベース層112、高濃度にドーピングされ、P型ベース層112上にあるN型半導体層114、および非常に高濃度にドーピングされ、N型半導体層114上にあるN型半導体層116を備える。この実施形態では、半導体層108から116は、SiCのエピタキシャル成長層である。しかし、本開示は、それに限定されない。以下で説明するが、本開示を読めば当業者なら理解するように、アノードの側壁表面に対応する平面上の熱酸化率がP型ベース層112の表面に対応する平面上の熱酸化率より大きい他の半導体材料も使用されうる。ここで、図示されていないが、当業者なら、半導体層108から116のうちの1つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、N型半導体層110は、P型半導体層108上のN型の下層例えば、絶縁層、およびN型の下層上の低濃度にドーピングされたN型の下層例えば、ドリフト層を備えることができる。0041N型半導体層114および116は、エッチング後にN型半導体層114および116がGTO106のアノードを形成するように、下のP型ベース層112までエッチングされる。一実施形態では、N型半導体層114および116は、RIEを介してエッチングされる。P型半導体層108は、GTO106のカソードを形成する。エッチングプロセスの結果、GTO106のアノードを形成するN型半導体層114および116の側壁表面とP型ベース層112の表面の両方における結晶構造に実質的な損傷が生じている。Pウェル118は、図示されているようにイオン注入を介してP型ベース層112内に形成され、Pウェル118は、GTO106のゲートを形成する。ここでもまた、この実施形態のGTO106は、2つのPウェル118、したがって2つのゲートを備えるが、GTO106は、代替的に、1つのPウェル118のみと、1つのゲートとを備えることができることに留意されたい。GTO106のアノード、カソード、およびゲート複数可は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。0042この実施形態では、界面電荷、または表面トラップを低減するか、または排除するために、P型ベース層112と同じドーピング型の高濃度にドーピングされた半導体レッジ層120が、P型ベース層112の表面上に形成される。好ましくは、高濃度にドーピングされた半導体レッジ層120は、高濃度にドーピングされた半導体レッジ層102に関して上で説明されているのと似た方法で形成される図4E、図4F、および図5。高濃度にドーピングされた半導体レッジ層120は、高濃度にドーピングされた半導体レッジ層120とP型ベース層112との間にドーピング勾配を生じる。一実施形態では、高濃度にドーピングされた半導体レッジ層120は、1cm3当たりの正孔数、約1×1018個を超えるドーピングレベルを有し、P型ベース層112は、1cm3当たりの正孔数、約1×1017から1×1018個までの範囲内にあるドーピングレベルを有する。しかし、高濃度にドーピングされた半導体レッジ層120およびP型ベース層112のドーピングレベルは、高濃度にドーピングされた半導体レッジ層120のドーピングレベルがP型ベース層112のドーピングレベルより実質的に高くなるように選択される。一実施形態では、ドーピング勾配は、1cm当たり約1×105から1×108cm3までの範囲内である。高濃度にドーピングされた半導体レッジ層120およびP型ベース層112から生じるドーピング勾配は、P型ベース層112内に注入された正孔をP型ベース層112の表面上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をするドーピング勾配に比例する電界を発生する。その結果、従来のGTO10と比べてGTO106の頂部トランジスタのゲインβが実質的に高くなり図1Aから1C、これにより、次いで、従来のGTO10と比べてGTO106のターンオン電流IG,TURN-ONが減少する。パッシベーション層122は、高濃度にドーピングされた半導体レッジ層120、およびGTO106のアノードを形成するN型半導体層114および116の露出された側壁表面の上に形成されうる。0043ここでもまた、本明細書ではGTO30、54、72、および106を重点的に説明しているが、本明細書で開示されている概念は、例えば、BJT、MCT、または同様のものなどのPN接合ベースの他の種類のデバイスにも等しく適用可能であることに留意されたい。例えば、図2Aから2E、図3、図4Aから4G、および図6の構造は、それぞれ、底部半導体層34、56、76、および108を省くことによって対応するBJTを形成するように容易に変更できる。そこで、図2Eの構造を例にとると、P型半導体層40および42は、対応するPNPBJTのエミッタを形成することができ、Nウェル48は、対応するPNPBJTのベースを形成することができ、P型半導体層36は、対応するPNPBJTのコレクタを形成することができる。同様の方法で、本明細書で開示されている概念は、MCTにも適用可能である。0044当業者なら、本開示の好ましい実施形態への改善形態および修正形態を理解するであろう。そのようなすべての改善形態および修正形態は、本明細書で開示されている概念および以下の請求項の範囲内にあると考えられる。"