"第1トランジスタの電流制御端子にコンデンサを通して外部信号を与える回路であって、前記第1トランジスタと前記第1トランジスタと同一導電型の第2トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第1の主端子を第1抵抗の一方の端子に接続し、前記第1抵抗の他方の端子を第1電圧源に接続し、前記第2トランジスタの電流制御端子に規定電圧を与え、前記第1トランジスタの電流制御端子と、前記一対の主端子のうち前記第1の主端子とは異なる第2の主端子との間に第2抵抗を配置し、前記第1トランジスタの前記第2の主端子と第2電圧源との間に第3抵抗を配置した、ことを特徴とするクランプ回路。前記第1トランジスタ及び前記第2トランジスタが、PNP型バイポーラトランジスタ、またはpチャネル型電界効果トランジスタである、ことを特徴とする請求項1記載のクランプ回路。前記第1トランジスタ及び前記第2トランジスタが、NPN型バイポーラトランジスタ、またはnチャネル型電界効果トランジスタである、ことを特徴とする請求項1記載のクランプ回路。前記クランプ回路がAD変換回路の直前に配置されている、ことを特徴とする請求項1から3記載の信号処理システム。前記AD変換回路によるAD変換後の信号に、さらにペデスタルクランプ処理を行うデジタルクランプ回路が配置されている、ことを特徴とする請求項4記載の信号処理システム。ところで、NPN型トランジスタの閾値電圧Vbeは、LSIが置かれる環境温度の影響を受けて変化する。図13は、NPN型トランジスタにおけるベースとエミッタとの間の電圧ベースエミッタ間電圧と、ベース電流との関係を示すグラフである。図13に示すグラフは、クランプ回路が動作する環境温度Taを、-25°C、25°C、100°Cと変化させたときのベース電流IBのベースエミッタ間電圧VBE依存性を示している。この図13に示すように、例えばベース電流IBが10μAとなるときのベースエミッタ間電圧VBEをNPN型トランジスタの閾値電圧Vbeとすると、閾値電圧Vbeは環境温度Taが-25°Cから100°Cと変化すると、±0.1V程度変化する。従って、図11のクランプ回路51の回路構成では、アナログ信号1の同期期間におけるクランプ回路の出力電圧以下、同期信号電圧というがVB-Vbeとなるので、同期信号電圧は温度により±0.1V程度変化することになる。このため、例えばTa=25°Cを基準にして、次段のAD変換回路の入力電圧範囲を定めると、100°Cでは0.1V程度Vbeが下がるので、その分、同期信号電圧レベルが上昇し、AD変換回路のデジタル化できる電圧範囲を無駄に使うことになるという課題がある。また、LSIを製造するための複数の製造工程からなるASICApplicationSpecificIntegratedCircuitプロセスに依っては、PNP型トランジスタやp型FETpチャネル型電界効果トランジスタしか製造できないプロセスもある。図11に示すクランプ回路51の構成では、NPN型トランジスタが使われているため、そのようなプロセスには適用できないと言う課題もある。これに対して、図12に示すクランプ回路52は、ダイオードから構成されるため、上記ASICプロセスによって生じる課題はないが、ダイオードの閾値電圧Vcaも環境温度の影響を受けて変化する。図14は、PNダイオードにおけるアノードとカソードとの間の電圧順電圧VFと、アノードからカソードに流れる電流順電流IFとの関係を示すグラフである。図14に示すグラフは、クランプ回路52が動作する環境温度Taを、図13と同様に、-25°C、25°C、100°Cと変化させたときの順電流IFの順電圧VF依存性を示している。この図14に示すように、例えば順電流IFが1mAとなるときの順電圧VFをPNダイオードの閾値電圧Vcaとすると、閾値電圧Vcaは環境温度Taが-25°Cから100°Cと変化すると、±0.1V程度変化する。このため、例えばTa=25°Cを基準にして、次段のAD変換回路の入力電圧範囲を定めると、100°Cでは0.1V程度Vcaが下がるので、その分、同期信号電圧レベルが上昇し、AD変換回路のデジタル化できる電圧範囲を無駄に使うことになるという課題がある。本発明は、上記の問題点に鑑みなされたものであり、簡単な回路構成によりアナログ入力電圧を温度変化の少ない電圧にクランプするクランプ回路を提供することを主要な課題とする。なお、図15に示す従来回路構成特許文献2の図1には、差動増幅回路Aの入力端子Ia1に上記クランプ回路52の出力端子O1を接続し、他方の入力端子Ia2にバイアス回路Bの出力を接続し、差動増幅回路Aの出力端子Oa1からクランプされた信号を出力する回路構成が示されている。しかしながら、このバイアス回路Bはクランプ電圧、またはクランプ電圧を中心に振幅する電圧を入力端子Ia2に出力するものであるから、出力端子Oa1から出力されるクランプ電圧のレベルは、クランプ回路52と同様にダイオードの閾値電圧Vcaを含んだレベルとなり、温度依存性を有するものとなってしまう。本発明のクランプ回路は、上記課題を解決する第1の解決手段として、第1トランジスタの電流制御端子にコンデンサを通して外部信号を与える回路であって、前記第1トランジスタと前記第1トランジスタと同一導電型の第2トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第1の主端子を第1抵抗の一方の端子に接続し、前記第1抵抗の他方の端子を第1電圧源に接続し、前記第2トランジスタの電流制御端子に規定電圧を与え、前記第1トランジスタの電流制御端子と、前記一対の主端子のうち前記第1の主端子とは異なる第2の主端子との間に第2抵抗を配置し、前記第1トランジスタの前記第2の主端子と第2電圧源との間に第3抵抗を配置した、ことを特徴とする。上記第1の解決手段では、第2トランジスタが導通状態となるよう第2トランジスタの電流制御端子に規定電圧VDとするを与える。第1の主端子は、第1トランジスタ及び第2トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方の主端子であって、電流量を規定する基準電圧が印加される端子である。そのため、第1の主端子の電圧は、第2トランジスタの電流制御端子に与える規定電圧VDと、第2トランジスタの電流制御端子及び基準電圧端子間の電圧閾値電圧VbeまたはVthとするとの和により定まる。第1トランジスタと第2トランジスタは同一導電型のトランジスタであるので、同等の性能を持ったトランジスタとすることができる。そのため、同期信号期間に第1トランジスタの電流制御端子の電圧が規定電圧VD以下になると、第1トランジスタの電流制御端子と基準電圧端子間との間の電圧も閾値電圧VbeまたはVthとなり、第1トランジスタが導通状態となる。これにより、第3抵抗により、第2の主端子の電位は上昇し、第2の主端子に第2抵抗を介して接続される第1トランジスタの電流制御端子の電圧は、規定電圧VD以下になることが抑えられ、規定電圧VDにクランプされる。つまり、第1トランジスタと第2トランジスタの温度特性が同等なので、温度に依らず第1トランジスタの電流制御端子電圧は、規定電圧VDをピークとするクランプされた電圧となる。また、本発明のクランプ回路は、上記課題を解決する第2の解決手段として、上記第1の解決手段において、前記第1トランジスタ及び前記第2トランジスタが、PNP型トランジスタ、またはpチャネル型電界効果トランジスタである、ことを特徴とする。入力されるアナログ信号CVBSは、同期信号期間の電圧を一定とする信号である。上記第1及び第2トランジスタがPNP型トランジスタ、またはp型FETであれば、正極性のCVBSの場合、同期期間電圧が最小電圧となるので、その最小電圧を上記規定電圧VBとする。また、本発明のクランプ回路は、上記課題を解決する第3の解決手段として、上記第1の解決手段において、前記第1トランジスタ及び前記第2トランジスタが、NPN型トランジスタ、またはnチャネル型電界効果トランジスタである、ことを特徴とする。上記第1及び第2トランジスタがNPN型トランジスタ、またはn型FETであれば、負極性のCVBSの場合、同期期間電圧が最大電圧となるので、その最大電圧を上記規定電圧VBとする。また、本発明の信号処理システムは、上記課題を解決する第1の解決手段として、前記クランプ回路がAD変換回路の直前に配置されている、ことを特徴とする。信号処理システムにおいて、クランプ回路をAD変換回路の直前に配置することで、入力アナログ信号のDC成分をカットした信号をAD変換回路の入力電圧範囲に収める。また、本発明の信号処理システムは、上記課題を解決する第1の解決手段として、上記第1の解決手段において、前記AD変換回路によるAD変換後の信号に、さらにペデスタルクランプ処理を行うデジタルクランプ回路が配置されている、ことを特徴とする。ペデスタルクランプ処理を行うデジタルクランプ回路を配置することにより、AD変換後バックポーチ期間ペデスタル期間を検出し、その期間の値が所定値となるようデジタル的なクランプを再度掛けることにより、映像信号の最小信号レベルをより正確に再生する。本発明のクランプ回路によれば、入力アナログ信号をクランプした後の電圧が規定電圧VDと等しくなり、第1または第2トランジスタの閾値電圧がクランプした電圧に含まれないので、クランプした後の電圧の温度依存性が少なくなる。このため、クランプ回路の次段に接続されるAD変換回路のデジタル化できる電圧範囲を有効に使えるという効果がある。また、AD変換できる電圧範囲を有効に使えるので、クランプ回路を含む信号処理システムにおいて、AD変換回路の持つ階調分解能を有効に使え、量子化誤差の少ない、滑らかな映像が表示できる効果もある。以下、図面を参照しながら本発明の実施形態を詳細に説明する。[第1の実施形態]図1は、本発明のクランプ回路を適用する液晶表示装置111の全体構成ブロック図である。液晶表示装置111は、図1に示すように、画像を表示するための液晶モジュール112、液晶モジュール112に表示用の映像信号を供給するための画像処理エンジン113SoC;SystemonaChip、画像処理エンジン113に供給されるRF信号映像信号を検波するチューナ114を少なくとも含んだ構成となっている。ここでは、映像信号として、放送波を想定して説明する。放送波としては、NTSC方式、PAL方式等のインターレース信号とする。画像処理エンジン113は、Y/C分離回路115、NR回路116ノイズ低減処理装置、I/P変換回路117を備えて、検波後のRF信号映像信号に対して所定の処理を施して、後段の液晶モジュール表示装置112に送信する。すなわち、液晶表示装置111は、アンテナやケーブルから届くRF信号をチューナ114で検波し、CVBSコンポジットビデオ信号を画像処理エンジン113に送信する。画像処理エンジン113において、CVBSをY/C分離回路115により輝度信号Yと色信号Cに分離する。NR回路116では、Y/C信号からノイズを落とし、I/P変換回路117に出力する。I/P変換回路117では、液晶の解像度に合わせて入力映像を解像度変換し、液晶モジュール112へ出力する。液晶モジュール112では、入力された映像信号をTCON回路118タイミングコントローラで受けて、LCD119液晶パネルの仕様に合わせた信号とタイミングに変換し、LCD119に表示させる。このLCD119は、マトリックス状に配置され、入力される画像データに対応する画素を有する表示パネル表示部である。図2は、Y/C分離回路115のブロック構成を示す図である。Y/C分離回路115は、図2に示すように、アナログCVBSコンポジット映像信号をクランプ回路120で電圧レベルをシフトし、ADC回路121AnalogtoDigitalConverterでアナログCVBSをデジタル化し、デコーダ122で輝度信号Yと色信号CbCrに分離する。図3は、クランプ回路120の回路構成、及び次段のADC回路121等との関係を示す図である。アナログCVBSは、図3に示すように、一旦コンデンサ101でDCカットされ、必要に応じてLPFを掛けられ、ADC回路121へ入力される。ADC回路121は、アナログ信号をデジタル信号に変換するが、本ADC回路121の入力レベルは0V~2Vの範囲である。そこで、クランプ回路120では、DCカット後のクランプ回路120とADC回路121との接続点ポイントEの電圧を、例えば0V~2Vの範囲に入るよう調整する。本発明の解決手段は、このクランプ回路120へ適用される。本実施形態では、本発明の解決手段として、図3にその回路構成を示すクランプ回路120を用いる。すなわち、クランプ回路120は、PNP型トランジスタ102第1トランジスタのベース端子にコンデンサ101を通してCVBSを与え、PNP型トランジスタ102及びPNP型トランジスタ103第2トランジスタそれぞれのエミッタ端子それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第1の主端子を第1抵抗104の一方の端子に接続する。また、第1抵抗104の他方の端子を正極性電圧源電源に接続し、PNP型トランジスタ103のベース端子電流制御端子に規定電圧VDを与える。また、PNP型トランジスタ102のベース端子とコレクタ端子一対の主端子のうち第1の主端子とは異なる第2の主端子との間に第2抵抗105を配置し、PNP型トランジスタ102のコレクタ端子と負極性電圧源-電源の間に第3抵抗106を配置した構成である。なお、PNP型トランジスタ103のコレクタ端子も負極性電圧源に接続されている。また、PNP型トランジスタ103の規定電圧VDは、定電圧源108により正極性電圧源よりもVbe3以上低い値に設定されている。ここで、Vbe3はPNP型トランジスタ103のベースエミッタ間閾値電圧である。また、コンデンサ107は規定電圧VDの変動を防止するためのコンデンサである。図3に示すクランプ回路120において、PNP型トランジスタ102及びPNP型トランジスタ103PNP型バイポーラトランジスタのエミッタ端子ポイントBで示すの電圧VBは、PNP型トランジスタ103のベース端子ポイントDで示すの電圧VDと、PNP型トランジスタ103のベースエミッタ間閾値電圧Vbe3とを用いて、次の式3で示す値になる。VB=VDVbe33図10において、正極性CVBSの最低電圧は、ポイントFで示す同期期間の電圧である。この同期期間にポイントEの電圧VEが以下の式4で示す電圧以下となると、PNP型トランジスタ102は導通する。VE<VB-Vbe2=VDVbe3-Vbe24ここで、Vbe2はPNP型トランジスタ102のベースエミッタ間閾値電圧である。この同期期間の電圧がVE<VB-Vbe2になると、PNP型トランジスタ102のコレクタ端子ポイントCで示すの電圧が、抵抗106にPNP型トランジスタ102のコレクタ電流が流れることにより上昇する。また、PNP型トランジスタ102のコレクタ端子とベース端子との間に設けられる抵抗105は、ポイントEの電圧を上昇させる。VE≒VB-Vbe2となったとき、PNP型トランジスタ102は非導通となる。このように、クランプ回路120は、CVBS信号が最小電圧である同期期間において、ADC回路121への入力電圧を、第1または第2トランジスタの閾値電圧を含まない値にすることができる。つまり、第1トランジスタと第2トランジスタを同一構造とすることで、上記式4において、第2トランジスタの閾値電圧Vbe3と第1トランジスタの閾値電圧Vbe2とを等しくすることができる。これにより、クランプ回路120は、温度依存のないクランプ電圧電圧レベルVDを、CVBS信号の同期期間において、ADC回路121に対して出力することができる。そして、その後、ポイントEの電圧は実際の映像信号の送信期間におけるCVBS信号によりVE≧VB-Vbe2で推移するが、抵抗105と抵抗106を通してコンデンサ101の電荷が流出するので、やがてポイントEの電圧がVE<VB-Vbe2となると、再びPNP型トランジスタ102は導通する。しかし、実際の映像信号の送信期間にPNP型トランジスタ102を導通させることはできない。そこで、この電荷放出期間を決めるコンデンサ101の値と抵抗105の値を充分大きく取って、時定数τを大きくする。具体的には、クランプ回路120を構成する各素子の値を次のように設定した。例えば、コンデンサ101を0.047μF、抵抗105を1MΩ、抵抗106を80kΩ、抵抗104を3.9kΩ、また、正極性電圧を5V、負極性電圧を-2Vとした。このため、電荷放出期間の時定数τは、コンデンサ101と抵抗105の積で求められる約0.047秒となり、CVBSの1H期間例えば60μ秒と比べて充分大きくすることができた。これにより、クランプ回路120は、CVBS信号が同期期間になる毎に、ポイントEの電圧を規定電圧VDの電圧にすることができる。また、クランプ回路120は、1H期間経過ごとのポイントEの電圧変動を抑えるので、クランプ回路120の次段であるADC回路121の最小分解能を1LSB以内に収めることができる。図3に示す本願発明のクランプ回路120と、図12に示す従来のクランプ回路との間で同期期間電圧の温度特性を比較したグラフを図4に示す。図4は、出力電圧同期期間電圧が、環境温度が-25°Cと70°Cとの間で25°Cの出力電圧に対してどれだけずれるか相対的なズレを示している。図4において、◇印で示す温度補償型の温度依存性がクランプ回路120の温度依存性であり、□印で示すダイオード型の温度依存性が従来のクランプ回路の温度依存性である。この図4に示すように、従来のクランプ回路の同期期間電圧が±100mV程度の温度依存性を有しているのに対して、図3に示す本願のクランプ回路120では同期期間電圧が温度に依らず殆ど一定であることが判る。このため、従来技術では温度依存性を考慮して、次段のAD変換回路の25°Cにおける入力電圧範囲を0.1V~1.9Vとしなければならなかったが、本願発明では温度依存性を考慮することなく、次段のAD変換回路の25°Cにおける入力電圧範囲を0V~2.0Vとすることができる。つまり、本願発明のクランプ回路120を、図3に示すようにADC回路121の直前に配置することで、クランプ回路の出力電圧の温度依存性の影響を受けず、AD変換回路の入力電圧範囲を有効利用できる。なお、図10にポイントFで示す同期期間電圧とポイントGで示すバックポーチ期間ペデストラル期間の電圧差は、CVBSを送信する放送環境により変化する。このため、ADC回路121による映像信号のAD変換後、バックポーチ期間のタイミングを検出し、その期間の平均値が所定値とるよう映像信号の値を変化させる。このようなベデスタルクランプ処理により、映像信号の最小信号レベルをより正確に再生できるので、図3に示す様にペデスタルクランプ回路123をADC回路121の後段に配置することがより好ましい。[第2の実施形態]第2の実施形態では、本願発明のクランプ回路を他の画像処理システムに適用する例について説明する。図5は、撮像装置211の構成である。撮像装置211では、CCD212ChargeCoupledDeviceにより、光信号をRGBアナログ信号へ変換し、変換後のRGBアナログ信号を信号処理回路213により映像信号またはCVBSデジタル信号に変換する。IF回路214では、信号処理回路213が出力する映像信号をHDMI_IF回路219によりHDMI信号HighDefinitionMultimediaInterface規格に準拠したデジタル信号へ変換し、CVBSデジタル信号をDAC回路220によりCVBSアナログ信号へ変換する。信号処理回路213は、入力されたRGBアナログ信号をクランプ回路215でクランプし、ADC回路216でデジタル変換し、画像処理回路217でYCbCr信号へ変換し、エンコーダ218でCVBSデジタル信号へ変換する。YCbCr信号とは、映像を表示するための信号であって、明るさを表す輝度信号Y、輝度信号と赤との差である色差信号Cb、及び輝度信号と青との差である色差信号Crの3つの情報で色を表現する映像信号である。このようなRGB信号用クランプ回路215にも本願発明のクランプ回路を適用できる。なお、本実施形態では、クランプ回路をFET電界効果トランジスタで構成する例について説明する。図6は、クランプ回路120の回路構成、及び次段のADC回路216等との関係を示す図である。なお、ペデスタルクランプ回路223については、第1の実施形態におけるペデスタルクランプ回路123と同じ機能を有する回路であるので、その説明を省略する。図6に示すクランプ回路215は、図3に示すクランプ回路120におけるPNP型トランジスタ102,PNP型トランジスタ103を、それぞれpチャネル型電界効果トランジスタであるp型FET202,p型FET203に置き換えた回路である。すなわち、クランプ回路215は、p型FET202第1トランジスタのゲート端子にコンデンサ201を通してCVBSを与え、p型FET202及びp型FET203第2トランジスタのソース端子それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第1の主端子を第1抵抗204の一方の端子に接続する。また、第1抵抗204の他方の端子を正極性電圧源電源に接続し、p型FET203のゲート端子に規定電圧VDを与える。また、p型FET202のゲート端子電流制御端子と、ドレイン端子一対の主端子のうち第1の主端子とは異なる第2の主端子との間に第2抵抗205を配置し、p型FET202のドレイン端子と負極性電圧源-電源の間に第3抵抗206を配置した構成である。なお、p型FET203のドレイン端子も負極性電圧源に接続されている。また、p型FET203の規定電圧VDは、定電圧源208により正極性電圧源よりもVgs3以上低い値に設定されている。ここで、Vgs3はFET203のゲートソース間閾値電圧である。また、コンデンサ207は規定電圧VDの変動を防止するためのコンデンサである。図6に示すクランプ回路215においても、p型FET202及びp型FET203のソース端子ポイントBで示すの電圧VBは、p型FET203のゲート端子ポイントDで示すの電圧VDと、p型FET203のゲートソース間閾値電圧Vgs3を用いて、次の式5で示す値になる。VB=VDVgs35アナログRGB信号も、正極性CVBSと同様に正極性ブランキング期間を持つので、その期間にp型FET202のゲート端子ポイントEで示すの電圧VEが以下の電圧以下となると、p型FET202は導通する。VE<VB-Vgs2=VDVgs3-Vgs26ここで、Vgs2はp型FET202のゲートソース間閾値電圧である。このブランキング期間の電圧がVE<VB-Vgs2のとき、p型FET202のドレイン端子ポイントCで示すの電圧が上昇し、抵抗205を通して、ポイントEの電圧を上昇させ、VE≒VB-Vgs2となったとき、FET202は非導通となる。これにより、クランプ回路215は、アナログRGB信号が最小電圧である正極性ブランキング期間において、次段のADC回路216への入力電圧を、p型FET202またはp型FET203の閾値電圧を含まない値にすることができる。つまり、上記式6において、p型FET202とp型FET203を同一構造とすることで、p型FET203の閾値電圧Vgs3とp型FET202の閾値電圧Vgs2とを等しくすることができる。これにより、クランプ回路215は、温度依存の少ないクランプ電圧VDを、アナログRGB信号の正極性ブランキング期間において、ADC回路216に対して出力することができる。そして、その後、ポイントEの電圧はVE≧VB-Vgs2で推移するが、抵抗205と抵抗206を通してコンデンサ201の電荷が流出するので、やがて同期期間にVE<VB-Vgs2となり、再びp型FET202は導通する。このように、クランプ回路215では、クランプ回路120のNPN型トランジスタの替わりにp型FETを用いてもクランプ回路120と同様の効果が得られる。特に、p型FETはCMOSトランジスタのみを形成するASICプロセスにより実現することが可能なので、本願発明のクランプ回路を、CMOSトランジスタのみを用いて製造されるLSIに内蔵させることが可能となる。[第3の実施形態]第3の実施形態では、負極性CVBSを扱う場合について説明する。図7は、負極性CVBSの信号波形図である。図7に示す負極性CVBSでは、最大電圧が同期期間の電圧となる。このような負極性CVBSに対して、図3に示すクランプ回路120或いは図6に示すクランプ回路215を用いれば、図7における映像信号のピークである期間ポイントIで示すの電圧が規定電圧VDとなってしまう。しかしながら、映像信号のピークは映像により変化するので、この期間を一定にしても図7にポイントFで示す同期期間の電圧は変動してしまう。そこで、正の最大電圧を一定とできるクランプ回路が必要となる。図8は、正の最大電圧を一定とするクランプ回路311の回路構成、及びクランプ回路311の次段回路であるADC回路312等との関係を示す図である。なお、ADC回路312、ペデスタルクランプ回路313、及びデコーダ314については、第1の実施形態におけるADC回路121、ペデスタルクランプ回路123、及びデコーダ122と同じ機能を有する回路であるので、その説明を省略する。図8に示すクランプ回路311は、nチャネル型電界効果トランジスタであるn型FET302第1トランジスタのゲート端子にコンデンサ301を通してCVBSを与え、n型FET302及びn型FET303第2トランジスタのソース端子それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第1の主端子を第1抵抗304の一方の端子に接続する。また、第1抵抗304の他方の端子を負極性電圧源-電源に接続し、n型FET303のゲート端子に規定電圧VDを与える。また、n型FET302のゲート端子電流制御端子と、ドレイン端子一対の主端子のうち第1の主端子とは異なる第2の主端子との間に第2抵抗305を配置し、n型FET302のドレイン端子と正極性電圧源電源の間に第3抵抗306を配置した構成である。なお、n型FET303のドレイン端子も正極性電圧源に接続されている。また、n型FET303の規定電圧VDは、定電圧源308により負極性電圧源よりもVgs3以上高い値に設定されている。ここで、Vgs3はFET303のゲートソース間閾値電圧である。図8に示すクランプ回路311においても、n型FET302及びn型FET303のソース端子ポイントBで示すの電圧VBは、n型FET303のゲート端子ポイントDで示すの電圧VDと、n型FET303のゲートソース間閾値電圧Vgs3を用いて、次の式7で示す値になる。VB=VD-Vgs37図7において、負極性CVBSの最大電圧は、ポイントFで示す同期期間の電圧である。この同期期間にポイントEの電圧VEが以下の式4で示す電圧以上となると、n型FET302は導通する。VE>VBVgs2=VD-Vgs3Vgs28この同期期間の電圧がVE>VBVgs2のとき、ポイントCの電圧が低下し、抵抗305を通して、ポイントEの電圧を低下させ、VE≒VBVgs2となったとき、n型FET302は非導通となる。そして、その後、ポイントEの電圧はVE≦VBVgs2で推移するが、抵抗305と抵抗306を通してコンデンサ301へ電荷が充電されるので、やがて同期期間の電圧がVE>VBVgs2となり、再びn型FET302は導通する。このように、負極性信号に対しても本願発明のクランプ回路は有効である。もちろん、第1の実施形態と第2の実施形態において説明したように、FETとバイポーラトランジスタとを置き換えることができるので、第3の実施形態におけるn型FETをNPN型トランジスタに置き換えて負極性CVBS用のクランプ回路を構成してもよい。"