第1導電型の半導体基板上に第1導電型のドリフト層を形成する工程と、前記ドリフト層に第2導電型のボディ層を形成する工程と、前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの内壁を被覆するダミー酸化膜を形成し、その後ダミー酸化膜を含む前記半導体基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をエッチバックして前記トレンチの底面にポリシリコン層を形成する工程と、前記ポリシリコン層及び前記トレンチの側壁を犠牲酸化し、前記トレンチの側壁及び底面にシリコン酸化膜を形成する工程と、前記トレンチの側壁に形成したシリコン酸化膜の全てと前記トレンチの底面に形成されたシリコン酸化膜の一部をエッチング除去する工程と、前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第1導電型のソース層及び第2導電型のコンタクト層を形成する工程と、を有し、前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする半導体装置の製造方法。前記トレンチの底面に形成した前記ポリシリコン層を前記犠牲酸化時と前記ゲート絶縁膜形成時の双方の酸化処理により、完全にシリコン酸化膜に変換することを特徴とする請求項1に記載の半導体装置の製造方法。第1導電型の半導体基板上に第1導電型のドリフト層を形成する工程と、前記ドリフト層に第2導電型のボディ層を形成する工程と、前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの底面に露出する前記ドリフト層に第1導電型の容量形成層を形成する工程と、前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第1導電型のソース層及び第2導電型のコンタクト層を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記容量形成層を前記トレンチの底面に第2導電型の不純物をイオン注入することにより形成することを特徴とする請求項3に記載の半導体装置の製造方法。前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。第1導電型の半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層に形成された第2導電型のボディ層と、前記ボディ層の表面から前記ドリフト層内まで延在して形成されたトレンチと、前記トレンチの底面の前記ドリフト層に形成された第1導電型の容量形成層と、前記トレンチの内壁を被覆して形成されたゲート絶縁膜と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設して形成されたゲート電極と、前記ボディ層に形成された第1導電型のソース層及び第2導電型のコンタクト層と、を有することを特徴とする半導体装置。前記ゲート絶縁膜が前記トレンチの底面において該トレンチの側壁部より厚く形成されることを特徴とする請求項6に記載の半導体装置。特許文献1では、トレンチ側壁をシリコン窒化膜で被覆した状態で半導体基板を高温の酸化雰囲気中に曝すことにより、シリコン窒化膜で被覆されていないトレンチ底面にゲート絶縁膜を厚く形成する内容を開示している。確実に、トレンチ底面のゲート絶縁膜を必要な膜厚にすることができる利点があるが、シリコン窒化膜のマスク形成等に費用、工数を要する。特許文献2では、横型パワーMOSトランジスタの空乏層容量CSを低減させつつ、オン抵抗が増大しないようにゲート電極の直下のチャネル領域の端部からドレイン領域に延在するドリフト層の不純物濃度を2段階に分けて形成している。これにより空乏層容量CSを低減しつつ、オン抵抗の増大防止を図っている。シリコン窒化膜を使用することなくトレンチ底面のゲート絶縁膜を厚く形成しゲートドレイン間容量CGDを小さくする事、及びトレンチ構造縦型パワーMOSトランジスタの空乏層容量CSを小さくしてゲートドレイン間容量CGDを小さくする事が課題となる。本発明の半導体装置の製造方法は、第1導電型の半導体基板上に第1導電型のドリフト層を形成する工程と、前記ドリフト層に第2導電型のボディ層を形成する工程と、前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの内壁を被覆するダミー酸化膜を形成し、その後ダミー酸化膜を含む前記半導体基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をエッチバックして前記トレンチの底面にポリシリコン層を形成する工程と、前記ポリシリコン層及び前記トレンチの側壁を犠牲酸化し、前記トレンチの側壁及び底面にシリコン酸化膜を形成する工程と、前記トレンチの側壁に形成したシリコン酸化膜の全てと前記トレンチの底面に形成されたシリコン酸化膜の一部をエッチング除去する工程と、前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第1導電型のソース層及び第2導電型のコンタクト層を形成する工程と、を有し、前記ゲート絶縁膜を前記トレンチの底面において該トレンチの側壁部より厚く形成することを特徴とする。また、本発明の半導体装置の製造方法は、第1導電型の半導体基板上に第1導電型のドリフト層を形成する工程と、前記ドリフト層に第2導電型のボディ層を形成する工程と、前記ボディ層の表面から前記ドリフト層内まで延在するトレンチを形成する工程と、前記トレンチの底面に露出する前記ドリフト層に第1導電型の容量形成層を形成する工程と、前記トレンチの内壁を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設するゲート電極を形成する工程と、前記ボディ層に第1導電型のソース層及び第2導電型のコンタクト層を形成する工程と、を有することを特徴とする。本発明の半導体装置は、第1導電型の半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層に形成された第2導電型のボディ層と、前記ボディ層の表面から前記ドリフト層内まで延在して形成されたトレンチと、前記トレンチの底面の前記ドリフト層に形成された第1導電型の容量形成層と、前記トレンチの内壁を被覆して形成されたゲート絶縁膜と、前記ゲート絶縁膜に被覆された前記トレンチ内を埋設して形成されたゲート電極と、前記ボディ層に形成された第1導電型のソース層及び第2導電型のコンタクト層と、を有することを特徴とする。また、本発明の半導体装置は、前記ゲート絶縁膜が前記トレンチの底面において該トレンチの側壁部より厚く形成されたことを特徴とする。本発明の半導体装置及びその製造方法によれば、トレンチゲート構造を有する縦型パワーMOSトランジスタのゲートドレイン間容量の低減を図ることができる。第1の実施形態図1及び図2は本実施形態の半導体装置の製造方法を示す断面図である。図3は従来の半導体装置の断面図である。図1と同一構成は同一記号で表示している。従来の半導体装置では、トレンチ4を形成後にトレンチ4の側壁と底面とは同時にゲート絶縁膜5が形成される。この場合、同図に示すトレンチ4の底面のゲート絶縁膜5cが、トレンチ4の側壁のゲート絶縁膜5aより薄くなる場合があり、ゲートドレイン間容量が大きくなり問題となる。本実施形態の半導体装置の製造方法は、係る従来の半導体装置の問題の解決を図るもので、従来の半導体装置の製造方法との相違点はトレンチ4の底面のゲート絶縁膜5の形成法のみで、その他の構成については同様に製造される。先ず、図1に示すように、半導体基板1を準備する。該半導体基板1はN型ドレイン層1aになる。半導体基板1上に所定のエピタキシャル法にてN型ドリフト層2を堆積する。N型ドリフト層2の膜厚や比抵抗はパワーNMOSトランジスタの耐圧とオン抵抗から決定される。次に図2Aに示すように、N型ドリフト層2にP型ボディ層3を所定のボロンB等のイオン注入等により形成する。図1に示すゲート電極6に正電圧が印加されると、ゲート絶縁膜5aと対峙するP型ボディ層3に、N型反転層からなるチャネル層が形成されパワーNMOSトランジスタはオンする。次に、P型ボディ層3の表面から該P型ボディ層3を貫通しN型ドリフト層2の内部まで延在するトレンチ4を、所定のドライエッチング法により形成する。その後、トレンチ4の内壁等に対して、ライトエッチングや犠牲酸化膜の生成除去によりドライエッチング時に受けた損傷除去作業がなされる。次に、トレンチ4内を含む半導体基板1にシリコン熱酸化膜等からなるダミー酸化膜12を形成し、その後、トレンチ4内を含む半導体基板1の全面に所定のCVD法によりポリシリコン膜11を堆積する。同図に示すようにポリシリコン膜11は、トレンチ4内部を完全に埋設する。次に、図2Bに示すように、所定のドライエッチングによりポリシリコン膜11を全面エッチバックする。この場合、トレンチ4の底部に所望の膜厚のポリシリコン層11aが残るような条件でエッチバックする。次に、図2Cに示すように、高温炉中に半導体基板1を投入して、犠牲酸化によりトレンチ4の底部に残存するポリシリコン層11aをシリコン酸化膜11bにする。このとき、トレンチ4の側壁等のダミー酸化膜12も厚くなりダミー酸化膜12aになる。次に、図2Dに示すように、ダミー酸化膜12aを所定のウエットまたはドライエッチングで除去し、トレンチ4の側壁を露出させる。この場合、トレンチ4の底面のポリシリコン酸化膜11bも一部エッチングされるが所望の膜厚以上が残るようにする。次に、露出したトレンチ4の側壁に、所定の方法でシリコン熱酸化膜等からなる所定の膜厚のゲート絶縁膜5aを形成する。トレンチ4の底面は残存するシリコン酸化膜11bをベースにしてゲート絶縁膜5aより膜厚の厚いゲート絶縁膜5bで被覆される。このようにして、トレンチ4の底面のゲート絶縁膜5bの膜厚をトレンチ4の側壁のゲート絶縁膜5aより厚く形成したのが本実施形態の特徴である。この結果、ゲートドレイン間容量CGDが従来に比し低減される。その後、図1に示すように、トレンチ4内を含む半導体基板1上に所定のCVD法によりポリシリコン膜を堆積する。次に、所定のドライエッチングによりポリシリコン膜をエッチバックしてトレンチ4の内部を埋設するゲート電極6を形成する。その後、所定の方法でP型ボディ層3に砒素As等をイオン注入してN型ソース層7を、またボロンB等をイオン注入してP型コンタクト層8を形成する。次に、トレンチ4及びその周辺を被覆する層間絶縁膜9を、所定のCVD法等により堆積された絶縁膜を所定のフォトエッチング処理することにより形成する。その後、N型ソース層7及びP型コンタクト層8と接続するソース電極10を、所定のスパッタ法により堆積されたアルミニュームAl合金等を、所定のフォトエッチング処理をする事により形成する。次に、必要に応じ多層配線構造を形成し、最後にシリコン窒化膜等からなるパッシベーション膜を形成することにより、本実施形態の半導体装置は完成する。本実施形態では、トレンチ4の底面でゲート絶縁膜5bを介して対峙するN型ドリフト層2とゲート電極6との間のゲートドレイン間容量CGDを、ゲート絶縁膜5bを厚く形成し絶縁膜容量COXを小さくする事により低減している。第2の実施形態本実施形態の半導体装置について、図4に基づいて以下に説明する。第1の実施形態と同様の構成には同一の符号を付している。第1の実施形態とは、図3に示す従来例のようにゲート絶縁膜5が特にトレント4の底面で厚く形成されていず、トレンチ4の底面のゲート絶縁膜5cがトレンチ4の側壁のゲート絶縁膜5aより薄くなる場合がある点で異なる。なお、第1の実施形態と同様の工程を経ることにより、図1に示す場合と同様に、トレンチ4の底面に厚いゲート絶縁膜5bを形成することも可能である。この場合、以下の本実施形態と重畳した効果が発揮されることになり、更にゲートドレイン間容量CGDの低減を図ることも可能になる。第1実施形態との最大の相違点は、同図に示すように、トレンチ4の底面及びその近傍からゲート絶縁膜5cを介して、N型ドリフト層2に該N型ドリフト層2より不純物濃度の低いN-型容量形成層2aを設けたことである。係る構成により、トレンチ4の底面からN型ドリフト層2内に空乏層を拡がりやすくし、空乏層容量CSの低減を図ったのが本実施形態の特徴である。パワーMOSトランジスタのゲートドレイン間容量CGDは、前述のように、その殆どがトレンチ4の底面のゲート絶縁膜5cの膜厚及びトレンチ4の底面のゲート絶縁膜5cに隣接するN型ドレイン層2に拡がる空乏層の幅で決定される。ゲートドレイン間容量CGDは、ゲート絶縁膜5cを挟み込むゲート電極6とN型ドレイン層2間の絶縁膜容量COXと、トレンチ4の底面のゲート絶縁膜5cの直下から下方にN型ドリフト層2内を延在する空乏層容量CSが直列に接続された状態で構成される。従って、絶縁膜容量COXまたは空乏層容量CSを小さくすればするほど、ゲートドレイン間容量CGDを小さくすることができる。絶縁膜容量COX及び空乏層容量CSの双方を小さくすれば、一層ゲートドレイン間容量CGDは小さくなり好ましい。第1の実施形態は、トレンチ4の底面のゲート絶縁膜5bを厚くして絶縁膜容量COXを小さくしている点に特徴がある。それに対して、本実施形態ではトレンチ4の底面の下方のN型ドリフト層2に、該N型ドリフト層2より不純物濃度の低いN-型容量形成層2aを設けて、空乏層を拡がりやすくして空乏層容量CSを小さくしている点に特徴がある。本実施形態の半導体装置の製造方法について図4及び図5に基づいて以下に説明する。トレンチ4の形成までは第1の実施形態と同様である。本実施形態の半導体装置の製造方法の特徴的部分を、図5に基づいて説明する。図5Aに示すように、トレンチ4の形成に用いられた絶縁膜等からなるマスク層13をマスクとしてトレンチ4の底面に露出するN型ドリフト層2に、反対導電型のボロンB等を所定の方法によりイオン注入する。イオン注入時のボロンB等のドーズ量は、N型ドリフト層2の不純物濃度をコンペンセイトし、その不純物濃度が該N型ドリフト層2の不純物濃度より低いN-型容量形成層2aを形成するよう設定される。図5Aでは、ボロンB等はトレンチ4の底面に垂直方向にイオン注入される。イオン注入の方向は、トレンチ4の底面に垂直に限るものではなく、斜め方向に角度をもって注入してもよい。N型ドリフト層2の不純物濃度はP型ボディ層3の不純物濃度に比べて低いので、N-型容量形成層2aを形成するときのボロンB等のドーズ量はそれほど多くなく、P型ボディ層3にトレンチ4の側壁部からボロンB等が注入されたとしてもそれほど大きな問題とならないからである。次に、図5Bに示すように、マスク層13を除去し、所定の犠牲酸化等の熱処理を行い、該犠牲酸化膜を除去してからゲート絶縁膜5を所定の方法で形成する。この場合、図2Dに示すように、第1の実施形態と同様の処理を行いトレンチ4の底部のゲート絶縁膜5cを膜厚の厚いゲート絶縁膜5bとしてもよい。次に、第1の実施形態と同様の処理でゲート電極6を形成する。イオン注入後の熱処理等により図5Bに示すように、N型ドリフト層2に活性化されたN-型容量形成層2aが形成される。N-型容量形成層2aはトレンチ4の底面及びその近傍直下のN型ドリフト層2にのみ形成される。従って、N-型容量形成層2aは、N型ソース層7から、ゲート電極6に印加された正電圧によりP型ボディ層3に誘起されたチャネル層を経由して、N型ドレイン層1aに流れるオン電流に対する大きな障害になることも無い。即ち、トレンチ4の底面に形成された不純物濃度の低いN-型容量形成層2aがパワーMOSトランジスタのオン抵抗を高くする事は無い。以降、図4に示すように、第1の実施形態と同様の工程を経ることにより本実施形態に係るパワーNMOSトランジスタが完成する。以上において、パワーNMOSトランジスタを例にとり説明したが、本発明は、パワーPMOSトランジスタにおいても同様に適用できることは言うまでも無い。