所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたドレイン電極とを有し、前記ソース電極は、前記ドレイン電極の電極歯部の延在する側に配置され、前記ドレイン電極は、前記ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と等しい長さで対峙した構造を有していることを特徴とするトランジスタ。所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたドレイン電極とを有し、前記ソース電極は、前記ドレイン電極の電極歯部の延在する側に配置され、前記ドレイン電極は、前記ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と異なる長さで対峙した構造を有していることを特徴とするトランジスタ。所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたソース電極と、矩形状に形成されたドレイン電極とを有し、前記ドレイン電極は、前記ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合った構造を有していることを特徴とするトランジスタ。所定の間隔を隔てて並設してなる複数の電極歯部と、前記電極歯部を連結する連結部と、を有して櫛歯状に形成されたドレイン電極と、矩形状に形成されたソース電極とを有し、前記ソース電極は、前記ドレイン電極の電極歯部の延在する側に配置され、各電極は互いに向かい合った構造を有していることを特徴とするトランジスタ。ゲート電極と、前記ゲート電極に接するゲート絶縁層と、前記ゲート電極と前記ゲート絶縁層を介して前記ゲート電極に重畳する半導体層と、前記半導体層の一方の面に端部を接し、前記ゲート絶縁層及び前記半導体層を介して、前記ゲート電極と端部を重畳する前記ソース電極と前記半導体層の一方の面に端部を接し、前記ゲート絶縁層及び前記半導体層を介して、前記ゲート電極と端部を重畳する前記ドレイン電極とを有する請求項1乃至請求項4に記載のトランジスタ。前記ソース電極の連結部と前記ゲート電極が重畳せず、かつ前記ドレイン電極の連結部と前記ゲート電極が重畳しないことを特徴とする請求項1乃至請求項5に記載のトランジスタ。前記ソース電極の前記櫛歯状電極の先端部の幅が、前記ソース電極の幅の3/8以上1以下であり、前記ドレイン電極の幅の3/8以上8/3以下であることを特徴とする請求項1乃至請求項6に記載のトランジスタ。前記ドレイン電極の前記櫛歯状電極の先端部の幅が、前記ドレイン電極の幅の3/8以上1以下であり、前記ソース電極の幅の3/8以上8/3以下であることを特徴とする請求項1乃至請求項7に記載のトランジスタ。前記各電極歯部間の間隔が、0μmより大きく5μm以下であることを特徴とする請求項1乃至請求項8に記載のトランジスタ。上述の問題に鑑み、本発明の一態様は、ソース電極ドレイン電極と、ゲート電極との重畳部に生ずる寄生容量を低減させつつ、オン電流の低減を抑制することを課題の一とする。トランジスタのソース電極及びドレイン電極の電極形状を櫛歯形状にすることによって、上記課題を解決する。本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたドレイン電極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、ドレイン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と等しい長さで対峙した構造を有していることを特徴とするトランジスタである。以下A構造と呼ぶ本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたドレイン電極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、ドレイン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と異なる長さで対峙した構造を有していることを特徴とするトランジスタである。以下B構造と呼ぶ本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたソース電極と、矩形状に形成されたドレイン電極とを有し、ドレイン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合った構造を有していることを特徴とするトランジスタである。以下C構造と呼ぶ本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたドレイン電極と、矩形状に形成されたソース電極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、各電極は互いに向かい合った構造を有していることを特徴とするトランジスタである。以下C構造と呼ぶ上記において、該トランジスタは、ゲート電極と、ゲート電極に接するゲート絶縁層と、ゲート絶縁層を介してゲート電極に重畳する半導体層と、半導体層の一方の面に端部を接し、ゲート絶縁層及び半導体層を介して、ゲート電極と端部を重畳するソース電極と、半導体層の一方の面に端部を接し、ゲート絶縁層及び半導体層を介して、ゲート電極と端部を重畳するドレイン電極とを有する。上記において、該トランジスタは、ソース電極櫛歯状電極の連結部とゲート電極が、重畳しないものとする。またドレイン電極櫛歯状電極の連結部とゲート電極が、重畳しないものとする。上記において、該トランジスタは、ソース電極の櫛歯状電極の先端部の幅が、ソース電極の幅の3/8以上1以下であり、ドレイン電極の幅の3/8以上8/3以下であると良い。上記において、該トランジスタは、ドレイン電極の櫛歯状電極の先端部の幅が、ドレイン電極の幅の3/8以上1以下であり、ソース電極の幅の3/8以上8/3以下であると良い。上記において、該トランジスタは、各電極歯部間の間隔が、0μmより大きく5μm以下であると良い。なお、該トランジスタが、上述した範囲を満たさない場合、オン電流の値の落ち込みが、許容範囲を超えることがある。ただし、本明細書において、オン電流の値の数程度までの落ち込みは、オン電流の値を維持できているとみなせるものとする。以下、本明細書で用いる用語について簡単に説明する。本明細書において、櫛歯形状とは、凹部と凸部を備えた全ての形状を指すものとする。櫛歯状電極とは、端部に凹部と凸部を備えたソースドレイン電極全体を指し、櫛歯状電極の先端部とは、連結部の端部を除いて、連結部の端部に平行なゲート電極と重畳するソースドレイン電極の各電極歯部の端部全てを指し、櫛歯状電極の先端部の幅とは、連結部の端部を除いて、連結部の端部に平行なゲート電極と重畳するソースドレイン電極の各電極歯部の端部全ての長さの和を指すものとする。電極歯部間の間隔は、ゲート電極の端部と、ゲート電極と重畳するソースドレイン電極の電極歯部の交点から、ゲート電極の端部と、ゲート電極と重畳するソースドレイン電極の次の電極歯部の交点までの、ゲート電極と、ソースドレイン電極とが重畳しないゲート電極の端部の長さを指すものとする。本明細書において、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書において使用した程度を表す用語、例えばほぼ約若干程度などは、最終結果が顕著には変化しないように幾分変更された用語の合理的な逸脱の程度を意味する。これらの逸脱が幾分変更される用語の意味を否定しないことを条件とする。半導体層上に延在するソース電極ドレイン電極の形状を櫛歯状にすることで、ソース電極ドレイン電極とゲート電極が重畳する面積を低減することができ、それにより寄生容量を低減することができる。さらに、櫛歯状のソース電極と、ドレイン電極を櫛歯部分が対向するように配置することで、回り込み電流を利用することができ、オン電流が低減しないトランジスタを提供することができる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。実施の形態1本実施の形態では、オン電流の値を損なうこと無く寄生容量の値を低減させるトランジスタの一態様について図1乃至図8を用いて説明する。本実施の形態で例示するソース電極層とドレイン電極層の形状を工夫したA構造のトランジスタの、平面の構成を図1Aを用いて説明し、断面の構成を図1Bを用いて説明する。なお、図1Bに示す断面図は、図1Aの切断線A1-A2における断面に対応する。図1Bに示すトランジスタ121は、基板100上に設けられ、ゲート電極層111と、ゲート電極層111に接するゲート絶縁層102と、ゲート絶縁層102を介してゲート電極層111に重畳する半導体層106と、半導体層106の一方の面に端部を接し、ゲート絶縁層102を介してゲート電極層111と端部を重畳するソース電極105a及びドレイン電極105bとを有する。A構造のトランジスタにおける模式的平面図を図1Aに示す。ソース電極層105aは、所定の間隔s1、s2、s3を隔てて並設してなる複数の電極歯部112、113、114、115と該電極歯部を連結する連結部116とを有する。ドレイン電極層105bは、所定の間隔s4、s5、s6を隔てて並設してなる複数の電極歯部142、143、144、145と該電極歯部を連結する連結部146とを有する。ソース電極層105aは、ドレイン電極層105bの電極歯部142、143、144、145の延在する側に配置され、ドレイン電極層105bは、ソース電極層105aの電極歯部112、113、114、115の延在する側に配置され、各電極層は互いに向かい合い、かつ互いに入り組むことのないように配置されている。電極歯部112の先端部と電極歯部142の先端部は、互いに等しい長さで対峙して配置されP1、電極歯部113の先端部と電極歯部143の先端部は、互いに等しい長さで対峙して配置されP2、電極歯部114の先端部と電極歯部144の先端部は、互いに等しい長さで対峙して配置されP3、電極歯部115の先端部と電極歯部145の先端部は、互いに等しい長さで対峙して配置されP4ている。また、ソース電極層105aにおける櫛歯状電極層の先端部と、ドレイン電極層105bにおける櫛歯状電極層の先端部との間隔は、例えば、3μm以上隔てた状態とするのが好ましい。これは、電極層間での接触によりショートが発生する不良などが生じないようにするためである。また、ソース電極層105a及びドレイン電極層105bは、複数の層で積層されていてもよい。図1Aに示されるように、ソース電極層105aの各電極歯部112、113、114、115及びドレイン電極層105bの各電極歯部142、143、144、145は、半導体層106を介して、その一部が、ゲート電極層111と必ず重畳するように重畳部120及び重畳部150が設けられている。また、ソース電極層105aの各電極歯部112、113、114、115及びドレイン電極層105bの各電極歯部142、143、144、145全体がゲート電極層111と重畳していてもよい。また、ソース電極層櫛歯状電極105aの連結部116とゲート電極層111及び、ドレイン電極層櫛歯状電極105bの連結部146とゲート電極層111は、それぞれ重畳しないように設けられている。ソース電極層105aの各電極歯部の延在方向における、電極歯部112、113、114、115とゲート電極層111との重畳部120の長さa、及びドレイン電極層105bの各電極歯部の延在方向における、電極歯部142、143、144、145とゲート電極層111との重畳部150の長さbは、例えば1.5μm以上が好ましい。これは、ゲート幅gが固定の場合、重畳部120の長さa重畳部150の長さbが短くなりすぎると、ソース電極層105aの先端部とドレイン電極層105bの先端部との間隔Lが、長くなりすぎるため、オン電流の値が急激に低下する、又ソース電極層105aドレイン電極層105bとゲート電極層111との重畳部120重畳部150でコンタクトが取れなくなるため、トランジスタの電気抵抗が大きくなる、等という問題が生じるためである。なお、ソース電極層105aの各電極歯部とゲート電極層111との重畳部120の長さaと、ドレイン電極層105bの各電極歯部とゲート電極層111との重畳部150の長さbにおいて、前者を後者よりも長く、あるいは短くしてもよい。ソース電極層105aの各電極歯部112、113、114、115の上面形状は、少なくとも一つの角部が丸みを帯びた形状となっていてもよく、片側もしくは両側の側面が傾斜していてもよく、片側もしくは両側の側面が湾曲していてもよい。ドレイン電極層105bの各電極歯部142、143、144、145の上面形状は、少なくとも一つの角部が丸みを帯びた形状となっていてもよく、片側もしくは両側の側面が傾斜していてもよく、片側もしくは両側の側面が湾曲していてもよい。ソース電極層105aの各電極歯部112、113、114、115の長さh、及びドレイン電極層105bの各電極歯部142、143、144、145の長さiは、それぞれ同じでも違っていてもよい。ソース電極層105aにおける電極歯部112-113間の間隔s1、電極歯部113-114間の間隔s2、電極歯部114-115間の間隔s3、ドレイン電極層105bにおける電極歯部142-143間の間隔s4、電極歯部143-144間の間隔s5、電極歯部144-145間の間隔s6は、それぞれ0μmより大きく5μm以下であることが好ましい。特に寄生容量値の低減を確実にするためには、間隔s1、間隔s2、間隔s3、間隔s4、間隔s5、間隔s6は、それぞれ3μmより大きく5μm以下であることがより好ましい。更にオン電流値の落ち込みを許容範囲内にするためには、該間隔は、それぞれチャネル形成領域の長さソース電極層105aの先端部と、ドレイン電極層105bの先端部との間隔L以下であることがより好ましい。ソース電極層105a櫛歯状電極層の先端部の幅は、該ソース電極層105aの幅w1の3/8以上1以下であり、ドレイン電極層105bの幅w2の3/8以上8/3以下であることが好ましい。ドレイン電極層105b櫛歯状電極層の先端部の幅は、該ドレイン電極層105bの幅w2の3/8以上1以下であり、ソース電極層105aの幅w1の3/8以上8/3以下であることが好ましい。なお、図2Aに示されるB構造ように、電極歯部112の先端部と電極歯部152の先端部は、互いに該先端部と異なる長さで対峙して配置されP1’、電極歯部113の先端部と電極歯部153の先端部は、互いに該先端部と異なる長さで対峙して配置されP2’、電極歯部114の先端部と電極歯部154の先端部は、互いに該先端部と異なる長さで対峙して配置されP3’、電極歯部115の先端部と電極歯部155の先端部は、互いに該先端部と異なる長さで対峙して配置されP4’ていてもよい。この場合、ソース電極層105aにおける電極歯部112-113間の間隔s1、電極歯部113-114間の間隔s2、電極歯部114-115間の間隔s3、ドレイン電極層106bにおける電極歯部152-153間の間隔s4’、電極歯部153-154間の間隔s5’、電極歯部154-155間の間隔s6’、は、それぞれ同じであっても違っていてもよく、また、ドレイン電極層106bの各電極歯部152、153、154、155の長さi’は、それぞれ同じであっても違っていてもよい。なお、図2Bに示されるC構造ように、ドレイン電極層107bの形状は、矩形状に形成されていてもよい。次に、ソース電極層とドレイン電極層の形状を工夫した新たな電極形状のトランジスタを用いると、ソース電極層ドレイン電極層と、ゲート電極層との重畳部に生じる寄生容量の値を低減させてもオン電流の値をほぼ維持できることを、従来のトランジスタと比較しながら説明する。従来のトランジスタ200における模式的平面図の一例を、図3Aに、新たな電極形状のトランジスタ201A構造における模式的平面図の一例を、図3Bに示す。なお、トランジスタ200及びトランジスタ201の断面の構成は、図1BにおけるA構造のトランジスタ121の断面の構成と同一とする。図3Aでは、ソース電極層205a、ドレイン電極層205b、ゲート電極層222、半導体層106を各々示している。図3Bでは、ソース電極層206a、ドレイン電極層206b、ゲート電極層222、半導体層106を各々示している。なお、ソース電極層205aドレイン電極層205bの幅w及びソース電極層206aドレイン電極層206bの幅w’は等しく、ソース電極層205aと、ゲート電極層222との重畳部の長さa、及びドレイン電極層205bと、ゲート電極層222との重畳部の長さb、及びソース電極層櫛歯状電極206aの各電極歯部と、ゲート電極層222との重畳部の長さa’、及びドレイン電極層櫛歯状電極206bの各電極歯部と、ゲート電極層222との重畳部の長さb’は等しく、ソース電極層205aの端部とドレイン電極層205bの端部との間隔L、及びソース電極層206aの先端部とドレイン電極層206bの先端部との間隔L’は、等しいものとする。図3に示されるように、トランジスタ201のソース電極206aドレイン電極206bと、ゲート電極層222との重畳部の面積は、トランジスタ200のソース電極205aドレイン電極205bと、ゲート電極層222との重畳部の面積より、小さくすることができる。例えば、図3Bに示されるソース電極206aドレイン電極206bにおける各電極歯部の長さがそれぞれ全て等しく、ソース電極206aドレイン電極206bにおける各電極歯部の幅がそれぞれ全て等しく、各電極歯部間の間隔がそれぞれ全て等しければ、ソース電極206aドレイン電極206bとゲート電極層222との重畳部の面積は、図3Aに示されるソース電極205aドレイン電極205bとゲート電極層222との重畳部の面積の約半分にすることができる。従って、ソースドレイン電極層の形状を矩形状から櫛歯形状にすることによって、重畳部に生じる寄生容量の値を低減させることができる。トランジスタ200における電流経路の模式的平面図の一例を、図4Aに、トランジスタ201A構造における電流経路の模式的平面図の一例を、図4Bに示す。図4Aに示されるように、トランジスタ200では、ソース電極層205aの端部からドレイン電極層205bの端部に向かって、直線電流が流れる。一方、図4Bに示されるように、トランジスタ201では、ソース電極層206aの各電極歯部212、213、214、215の先端部からドレイン電極層206bの各電極歯部242、243、244、245の先端部に向かって直線電流が流れ、更に、ソース電極層206aの連結部216の端部からドレイン電極層206bの連結部246の端部に向かって、直線電流が流れる。トランジスタ201における直線電流の値は、トランジスタ200における直線電流の値よりも小さい。これは、連結部216連結部246が、ゲート電極層222と重畳していないため、電気抵抗が大きくなり、連結部216の端部から連結部246の端部に向かって流れる直線電流が、微小になるためである。しかし、図4Bに示されるように、トランジスタ201では、トランジスタ200と比べて減少する直線電流をほぼ補うように、ソース電極層206aの各電極歯部212、213、214、215の側面から、ドレイン電極層206bの各電極歯部242、243、244、245の側面に向かって曲線電流が流れる。これにより、トランジスタ200における直線電流の値と、トランジスタ201における直線電流と曲線電流の和の値を、ほぼ等しく取ることができる。図4Aに示されるトランジスタ200において、ゲート幅gが固定の場合、ソース電極層205aとゲート電極層222との重畳部の長さaドレイン電極層205bとゲート電極層222との重畳部の長さbを短くすれば、重畳部の面積を低減させることができるが、同時にチャネル形成領域の長さLソース電極層205aの端部とドレイン電極層205bの端部との間隔Lが長くなるためオン電流の値を維持することができない。しかし、各電極層の形状を、矩形状のソース電極層205aドレイン電極205bから櫛歯状のソース電極層206aドレイン電極206bに変化させることによって、チャネル形成領域の長さを変化させることなくソース電極層205aの端部とドレイン電極層205bの端部との間隔Lとソース電極層206aの先端部とドレイン電極層206bの先端部との間隔L’は、等しい。、重畳部の面積を低減させることができる。更にこの時、ソース電極層206aの各電極歯部の側面から、ドレイン電極層206bの各電極歯部の側面に向かって、それぞれの電極歯部の周りを囲む様に流れる曲線電流を発生させることができるため、チャネル形成領域の幅が短くなっても、短くする前と変わらないオン電流の値を維持することができる。つまり、トランジスタ201もトランジスタ200と同様にチャネル形成領域の長さにのみ依存するオン電流の値を維持することができる。従って、ソースドレイン電極層の形状を矩形状から櫛歯形状にすることによって、寄生容量の値を低減させてもオン電流の値をほぼ維持させることができる。なお、図3B及び図4Bに示されるトランジスタ201の、各電極歯部間の間隔をさらに広げ、櫛歯状電極層の先端部間の間隔をさらに広げると、寄生容量の値を低減させることはできるが、減少する直線電流を補えるだけの、各電極歯部の周りを囲む様に流れる曲線電流を発生させることができなくなってしまう。こうなると、オン電流の値が急激に低下する。従って、各電極歯部間の間隔及び櫛歯状電極層の先端部間の間隔は、オン電流を一定の値以上とするために、ある値以下に保つ必要がある。以上のような構成により、ソース電極層ドレイン電極層と、ゲート電極層との重畳部に生じる寄生容量の値を低減させてもオン電流の値をほぼ維持する事のできる新たな構造のトランジスタを提供することができる。なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。実施の形態2本実施の形態は、実施の形態1で説明したトランジスタを構成する半導体層の材料として、酸化物半導体を用いる場合の製造工程について図9を参照して説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分は上記実施の形態と同様に形成することができ、上記実施の形態と同一工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。以下、図9A乃至Eを用い、基板505上にトランジスタ510を作製する工程を説明する。まず、絶縁表面を有する基板505上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層511を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。本実施の形態では絶縁表面を有する基板505としてガラス基板を用いる。下地膜となる絶縁膜を基板505とゲート電極層511との間に設けてもよい。下地膜は、基板505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。また、ゲート電極層511の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。次いで、ゲート電極層511上にゲート絶縁層507を形成する。ゲート絶縁層507は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。本実施の形態の酸化物半導体は、不純物を除去され、I型化又は実質的にI型化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、μ波例えば周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。また、ゲート絶縁層507、酸化物半導体膜530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜530の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層511が形成された基板505、又はゲート絶縁層507までが形成された基板505を予備加熱し、基板505に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層516の成膜前に、ソース電極層515a及びドレイン電極層515bまで形成した基板505にも同様に行ってもよい。次いで、ゲート絶縁層507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を形成する図9A参照。。なお、酸化物半導体膜530をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層507の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜530に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、単元系金属酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その化学量論比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。本実施の形態では、酸化物半導体膜530としてIn-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により成膜する。この段階での断面図が図9Aに相当する。酸化物半導体膜530をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In-Ga-Zn-O膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。酸化物半導体膜530を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板505上に酸化物半導体膜530を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。スパッタリング法を行う雰囲気は、希ガス代表的にはアルゴン、酸素、または希ガスと酸素の混合雰囲気とすればよい。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。次いで、酸化物半導体膜530を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530の加工時に同時に行うことができる。なお、ここでの酸化物半導体膜530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜530のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。次いで、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理の温度は、400°C以上750°C以下、または400°C以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層531を得る図9B参照。。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。なお、第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下を導入してもよい。酸素ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する成分材料の1つである酸素を供給することによって、酸化物半導体層を高純度化及び電気的にI型真性化する。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜530に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。なお、第1の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。また、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530に第1の加熱処理を行う前でも行った後に行ってもよい。また、酸化物半導体層を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域単結晶領域、即ち、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。次いで、ゲート絶縁層507、及び酸化物半導体層531上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。特に酸化物半導体層と接する側にチタンを含む導電膜を設けることが好ましい。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層515a、ドレイン電極層515bを形成した後、レジストマスクを除去する図9C参照。。なお、ソース電極層515a及びドレイン電極層515bの形状は櫛歯形状であり、酸化物半導体層531上に延在する各電極歯部は、少なくともその一部が、ゲート電極層511と重畳するように形成される。ソース電極層515a及びドレイン電極層515bの形状を櫛歯状にすることで、ソース電極層515aドレイン電極層515bとゲート電極層511が重畳する面積を低減することができ、それにより寄生容量を低減することができる。また、図9Cに示されるように、櫛歯状のソース電極層515aと、ドレイン電極層515bを各電極歯部が対向するように配置することで、ソース電極層515aの電極歯部の側面から、ドレイン電極層515bの電極歯部の側面に向かって、各電極歯部の周りを囲む様に流れる曲線電流を発生させることができる。この曲線電流回り込み電流を利用することによって、オン電流の値の低減を防ぐことができる。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層531上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電膜のエッチングの際に、酸化物半導体層531がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層531は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電膜としてTi膜を用い、酸化物半導体層531にはIn-Ga-Zn-O系酸化物半導体を用いたので、Ti膜のエッチャントとしてアンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2を用いる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層516を形成する。絶縁層516は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層516に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層516に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化N型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層516はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。本実施の形態では、絶縁層516として膜厚200nmの酸化シリコン膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層516は、水分や、水素イオンや、OH-などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。酸化物半導体膜530の成膜時と同様に、絶縁層516の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層516に含まれる不純物の濃度を低減できる。また、絶縁層516の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。絶縁層516を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域が絶縁層516と接した状態で加熱される。以上の工程を経ることによって、酸化物半導体膜に対して第1の加熱処理を行って水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。よって、酸化物半導体層は高純度化及び電気的にI型真性化する。以上の工程でトランジスタ510が形成される図9D参照。。また、絶縁層516に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。絶縁層516上にさらに保護絶縁層506を形成してもよい。保護絶縁層506は、例えば、RFスパッタ法を用いて窒化シリコン膜を形成する。RFスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶縁層506を形成する図9E参照。。本実施の形態では、保護絶縁層506として、絶縁層516まで形成された基板505を100°C~400°Cの温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、絶縁層516と同様に、処理室内の残留水分を除去しつつ保護絶縁層506を成膜することが好ましい。保護絶縁層の形成後、さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。本実施の形態で例示したトランジスタに、酸化物半導体を用いることで、高い電界効果移動度が得られるため、高速動作させることが可能となる。また、ソース電極層515aドレイン電極層515bの形状を櫛歯形状にしているため、ソース電極層515aドレイン電極層515bとゲート電極層511との間に生じる寄生容量を低減させつつ高速動作させることが可能となる。更に、ゲート電極層511に印加した信号のなまりが無視できる程度となり、酸化物半導体を用いたトランジスタ回路を高い周波数で動作させることができる。このようなトランジスタを、さまざまなデバイスに用いることによって、低消費電力動作かつ、高速動作が可能になる。このことは、例えば液晶表示装置において、より大型なパネル、高精細なパネルへのドライバの組み込みの可能性を広げることになるといえる。なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。本実施例では、実施の形態1で例示したソース電極層とドレイン電極層の形状を工夫したトランジスタを作製した。作製したトランジスタが、ソース電極層ドレイン電極層とゲート電極層との重畳部に生じる寄生容量の値を低減させても、オン電流の値をほぼ維持できたことを、実験に基づいて、具体的に証明する。本実施例におけるトランジスタの断面の構成における詳細を示す。ガラス基板上に下地膜を形成した。二層の積層構造からなる下地膜には、窒化珪素膜及び酸化窒化珪素膜を用いて、それぞれ、膜厚100nm、150nmとした。下地膜上に、ゲート電極層を形成した。ゲート電極層には、タングステンWを用いて膜厚100nmとした。更にゲート電極層上に、ゲート絶縁膜を形成した。ゲート絶縁膜には、酸化窒化珪素膜を用いて膜厚100nmとした。更に、ゲート絶縁膜を介して、ゲート電極層に重畳する酸化物半導体膜を形成した。酸化物半導体膜には、IGZOを用いて膜厚15nmとした。更に酸化物半導体膜に端部を接し、ゲート電極層と端部を重畳するように、ソース電極層及びドレイン電極層を形成した。三層の積層構造からなるソース電極層及びドレイン電極層には、チタンTi、アルミニウムAl、及びチタンTiを用いて、それぞれ、膜厚50nm、200nm、50nmとした。本実施例における、トランジスタの平面の構成における詳細を、図5及び図6に示す。ソース電極層及びドレイン電極層の形状が異なる四種類のトランジスタを作製した。A構造のトランジスタ400は、図5Aに示されるように形成した。具体的には、ソース電極層105a櫛歯状電極層の先端部とドレイン電極105b櫛歯状電極層の先端部との間隔L=3μm、ソース電極層105aの幅wドレイン電極層105bの幅w=50μm、各電極歯部の幅l1、l2、l3、l4、l5、l6、l7、l8=3μm、各電極歯部間の間隔s1、s2、s3、s4、s5、s6=3μm、ソース電極層105aドレイン電極層105bの各電極歯部の長さhi=2μm、ソース電極層105aドレイン電極層105bの各電極歯部とゲート電極層111との重畳部の長さab=1.5μm、ゲート幅g=6μm、各電極歯部の先端部同士が対峙する長さP=3μmとした。B構造のトランジスタ401は、図5Bに示されるように形成した。具体的には、ソース電極層105a櫛歯状電極層の先端部とドレイン電極106b櫛歯状電極層の先端部との間隔L=3μm、ソース電極層105aの幅wドレイン電極層106bの幅w=50μm、各電極歯部の幅l1、l2、l3、l4、l5’、l6’、l7’=3μm、l8’=1.5μm、各電極歯部間の間隔s1、s2、s3、s5’、s6’、s7’=3μm、s4’=1.5μm、ソース電極層105aドレイン電極層106bの各電極歯部の長さhi’=2μm、ソース電極層105aドレイン電極層106bの各電極歯部とゲート電極層111との重畳部の長さab’=1.5μm、ゲート幅g=6μm、各電極歯部の先端部同士が対峙する長さP’=1.5μmとした。C構造のトランジスタ402は、図6Aに示されるように形成した。具体的には、ソース電極層105a櫛歯状電極層の先端部とドレイン電極107bの端部との間隔L=3μm、ソース電極層105aの幅wドレイン電極層107bの幅w=50μm、各電極歯部の幅l1、l2、l3、l4、=3μm、各電極歯部間の間隔s1、s2、s3=3μm、ソース電極層105aの各電極歯部の長さh=2μm、ソース電極層105aの各電極歯部とゲート電極層111との重畳部の長さa=1.5μm、ドレイン電極層107bとゲート電極層111との重畳部の長さb’’=1.5μm、ゲート幅g=6μmとした。従来構造のトランジスタ403は、図6Bに示されるように形成した。具体的には、ソース電極層107aの端部とドレイン電極107bの端部との間隔L=3μm、ソース電極層107aの幅wドレイン電極層107bの幅w=50μm、ソース電極層107aドレイン電極層107bとゲート電極層111との重畳部の長さa’b’’=1.5μm、ゲート幅g=6μmとした。以下に、ソース電極層とドレイン電極層の形状を工夫した三種類のトランジスタ400、401、402は、従来構造のトランジスタ403と比べて寄生容量の値が低減されていることを、実験に基づいて証明する。以下に実験条件を示す。各トランジスタのソース電極層ドレイン電極層と、ゲート電極層との重畳部に生じる寄生容量の値Cを、インピーダンスアナライザagilent製、4294Aを使用して、室温25°C、基板温度25°C、VG=-20~30V刻み幅0.25V×201ステップで変化させて、インピーダンスアナライザの4端子からGPIBケーブルagilent製を延長し、マニピレータと直接接続させて測定した。2端子で測定し、ソース電極層及びドレイン電極層には、片側のみ針を当て、もう片側は、フローティングとして測定した。測定の前に、キャリブレーションを行い、周波数を変更する度にキャリブレーションを行った。このキャリブレーションの際には、マニピレータを全て共通にした。測定周波数fは、1MHz、100kHz、10kHz、1kHzの4条件で変化させて測定した。図7a、図7b、図7c、図7dは、実際に測定した、各トランジスタのソース電極層ドレイン電極層と、ゲート電極層との重畳部に生じる寄生容量の値Cの容量特性である。それぞれ、図7aは、A構造のトランジスタ400、図7bは、B構造のトランジスタ401、図7cは、C構造のトランジスタ402、図7dは、従来構造のトランジスタ403の容量特性を示している。図7a、図7b、図7cの寄生容量の値Cは、図7dと比べて、低減されていることが確認できた。例えば、周波数1MHz、VG=-20Vの時における、寄生容量の測定値は、トランジスタ400の容量値C=5.50×10-14F、トランジスタ401の容量値C=5.41×10-14F、トランジスタ402の容量値C=6.74×10-14F、従来構造のトランジスタ403の容量値C=9.63×10-14F、となった。また、周波数1MHz、VG=0Vの時における、寄生容量の測定値は、トランジスタ400の容量値C=5.54×10-14F、トランジスタ401の容量値C=5.57×10-14F、トランジスタ402の容量値C=6.81×10-14F、従来構造のトランジスタ403の容量値C=9.61×10-14F、となった。これより、ソース電極層ドレイン電極層と、ゲート電極層との重畳部の面積がトランジスタ400及びトランジスタ401は、従来構造のトランジスタ403の約1/2になり、トランジスタ402は、従来構造のトランジスタ403の約3/4になるのと同様に、寄生容量の値Cもまた、トランジスタ400及びトランジスタ401は、従来構造のトランジスタ403の約1/2になり、トランジスタ402は、従来構造のトランジスタ403の約3/4になることが確認できた。従って、ソース電極層ドレイン電極層と、ゲート電極層との重畳部の面積を低減させることによって、寄生容量の値を低減させることができることが確認できた。また、ソース電極層ドレイン電極層と、ゲート電極層との重畳部の面積と、重畳部に生じる寄生容量の値は、ほぼ比例関係にあることが確認できた。以下に、従来構造のトランジスタ403とソース電極層とドレイン電極層の形状を工夫した三種類のトランジスタ400、401、402は、オン電流の値がほぼ変わらないことを、実験に基づいて証明する。以下に実験条件を示す。各トランジスタのオン電流の値IDIDとは、ソース電極層とドレイン電極層との間に流れる電流のことである。を、セミオートプローバ4155Bを使用して、室温25°C、基板温度25°C、VG=-20~20V刻み幅0.2V×201ステップで変化させ、VDS=1Vで測定した。図8a、図8bは、実際に測定した、各トランジスタのオン電流の値IDの電流特性である。図8aは、図8bのy軸を対数表示したものである。図8bにおいて、1は、A構造のトランジスタ400、2は、B構造のトランジスタ401、3は、C構造のトランジスタ402、4は、従来構造のトランジスタ403の電流特性を示している。図8より、従来構造のトランジスタ403とソース電極層とドレイン電極層の形状を工夫した三種類のトランジスタ400、401、402は、オン電流の値がほぼ変わらないことが確認できた。例えば、VG=20Vの時における、オン電流の測定値は、1のトランジスタ400の電流値ID=10.1×10-5A、2のトランジスタ401の電流値ID=9.69×10-5A、3のトランジスタ402の電流値ID=11.0×10-5A、4の従来構造のトランジスタ403の電流値ID=13.35×10-5A、となった。これより、ソース電極層ドレイン電極層と、ゲート電極層との重畳部の面積を低減させると、それに伴ってオン電流の値も、若干減少するものの、その減少率は数程度であることが確認できた。これは、トランジスタ400、401、402では、寄生容量の値を低減させることによって減少する直線電流を補えるだけの、各電極歯部の周りを囲む様に流れる曲線電流を発生させることができたことを示唆している。すなわち、ソースドレイン電極層の形状を矩形状から櫛歯形状にすることによって、チャネル形成領域の幅が短くなっても、短くする前と変わらないオン電流の値を維持することができたことを示唆している。つまり、トランジスタ400、401、402、従来構造のトランジスタ403のオン電流の値は、全てチャネル形成領域の長さにのみ依存するとみなせることが確認できた。従って、ソース電極層とドレイン電極層の形状を工夫したトランジスタは、ソース電極層ドレイン電極層とゲート電極層との重畳部に生じる寄生容量の値を低減させても、オン電流の値をほぼ維持できることが確認できた。