"導体ベースプレートと、前記導体ベースプレート上に配置され、入力端子および出力端子を有するMMIC基板と、前記導体ベースプレート上に配置され、前記MMIC基板を囲むセラミック枠体と、前記セラミック枠体上に配置されたパッケージ入力端子およびパッケージ出力端子と、前記MMIC基板と前記セラミック枠体との間の前記導体ベースプレート上に配置された結合用基板と、前記結合用基板上に配置されたキャパシタ電極と、前記パッケージ入力端子と前記キャパシタ電極間、および前記キャパシタ電極と前記入力端子間とをそれぞれ接続する第1および第2ボンディングワイヤとを備えることを特徴とするMMIC用パッケージ。前記第1ボンディングワイヤの等価インダクタンスと、前記第2ボンディングワイヤの等価インダクタンスと、前記キャパシタ電極が接地電位との間で形成する等価キャパシタによって、ローパスフィルタが形成されることを特徴とする請求項1に記載のMMIC用パッケージ。前記結合用基板は、前記MMIC基板と同じ材質を有する半導体基板であることを特徴とする請求項1または2に記載のMMIC用パッケージ。前記結合用基板は、前記セラミック枠体と同じ材質を有するセラミック基板であることを特徴とする請求項1または2に記載のMMIC用パッケージ。前記出力端子と前記パッケージ出力端子間を接続する第3ボンディングワイヤを備えることを特徴とする請求項1~4のいずれか1項に記載のMMIC用パッケージ。前記入力端子と前記パッケージ入力端子間の距離は、前記出力端子と前記パッケージ出力端子間の距離よりも大きいことを特徴とする請求項1~5のいずれか1項に記載のMMIC用パッケージ。前記結合用基板は、前記入力端子と前記パッケージ入力端子間に配置されたことを特徴とする請求項1~6のいずれか1項に記載のMMIC用パッケージ。基板と、前記基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えるトランジスタを搭載したことを特徴とする請求項1~7のいずれか1項に記載のMMIC用パッケージ。基板と、前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、前記基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極とを備えるトランジスタを搭載したことを特徴とする請求項1~7のいずれか1項に記載のMMIC用パッケージ。前記基板は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項8または9に記載のMMIC用パッケージ。パッケージにMMICをAuSn半田等で実装するときには、AuSn表面の酸化皮膜破り、AuSnをパッケージ表面とMMICの裏面全体に馴染ませるために、MMICを前後左右にスライドさせるスクライブという作業が必要となる。スクライブのために、パッケージのキャビティーは、MMICよりも約1mm程度大きく形成されている。パッケージに実装されたMMICとパッケージ端子をボンディングワイヤで接続すると、MMICとパッケージ端子間に大きな隙間があるために、ボンディングワイヤの長さが長くなり、ボンディングワイヤの有するインダクタンス成分の値が増大する。本実施の形態が解決しようとする課題は、チップサイズの大きい高周波部品MMICとパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善するMMIC用パッケージを提供することにある。本実施の形態に係るMMIC用パッケージは、導体ベースプレートと、MMIC基板と、セラミック枠体と、パッケージ入力端子およびパッケージ出力端子と、結合用基板と、キャパシタ電極と、第1および第2ボンディングワイヤとを備える。MMIC基板は、導体ベースプレート上に配置され、入力端子および出力端子を有する。セラミック枠体は、導体ベースプレート上に配置され、MMIC基板を囲む。パッケージ入力端子およびパッケージ出力端子は、セラミック枠体上に配置される。結合用基板は、MMIC基板とセラミック枠体との間の導体ベースプレート上に配置される。キャパシタ電極は、結合用基板上に配置される。第1および第2ボンディングワイヤは、それぞれパッケージ入力端子とキャパシタ電極間、およびキャパシタ電極と入力端子間とを接続する。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態第1の実施の形態に係るMMIC用パッケージ1の模式的鳥瞰構造は、図1に示すように表され、図1のI-I線に沿う模式的断面構造は、図2に示すように表される。また、第1の実施の形態に係るMMIC用パッケージの模式的平面構成は、図3に示すように表される。第1の実施の形態に係るMMIC用パッケージ1は、図1~図3に示すように、導体ベースプレート200と、導体ベースプレート200上に配置され、入力端子24aおよび出力端子24bを有するMMIC基板24と、導体ベースプレート200上に配置され、MMIC基板24を囲むセラミック枠体180と、セラミック枠体180上に配置されたパッケージ入力端子21aおよびパッケージ出力端子21bと、MMIC基板24とセラミック枠体180との間の導体ベースプレート200上に配置された結合用基板25と、結合用基板25上に配置されたキャパシタ電極25aと、パッケージ入力端子21aとキャパシタ電極25a間、およびキャパシタ電極25aと入力端子24a間とをそれぞれ接続する第1第2ボンディングワイヤ1214とを備える。また、第1の実施の形態に係るMMIC用パッケージ1において、第1ボンディングワイヤ12の等価インダクタンスL2/2と、第2ボンディングワイヤ14の等価インダクタンスL2/2と、キャパシタ電極25aが接地電位との間で形成する等価キャパシタンスC2によって、ローパスフィルタが形成される。また、第1の実施の形態に係るMMIC用パッケージ1においては、結合用基板25は、MMIC基板24と同じ材質を有する半導体基板で形成されている。また、第1の実施の形態に係るMMIC用パッケージ1において、入力端子24aとパッケージ入力端子21a間の距離は、出力端子24bとパッケージ出力端子21b間の距離よりも大きく設定されていても良い。また、第1の実施の形態に係るMMIC用パッケージ1において、結合用基板25は、入力端子24aとパッケージ入力端子21a間に配置されている。ここで、セラミック枠体180の厚さt1は、例えば、約0.5mmであり、MMIC基板24の厚さt3は、例えば、約0.05mmである。また、セラミック枠体180が搭載される部分の導体ベースプレート200の厚さt2は、例えば、約0.5mmである。また、MMIC基板24が搭載される部分の導体ベースプレート200の厚さは、t1t2-t3で表され、約0.95mmである。また、第1の実施の形態に係るMMIC用パッケージ1において、入力端子24a近傍のセラミック枠体180とMMIC基板24との距離は、約1.00mmである。また、入力端子24aとパッケージ入力端子21a間に配置される結合用基板25の寸法は、図2のI-I線方向において、約0.6mm、図2の紙面に垂直方向において、約0.6mmである。また、第1の実施の形態に係るMMIC用パッケージ1に適用されるMMIC基板24などのチップサイズの大きい高周波部品のサイズは概ね3mm□程度である。MMIC基板24は、半田もしくは接着剤で接合され、導体ベースプレート200上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。MMIC基板24をスクラブするために必要な隙間は、1mm程度である。また、結合用基板25は寸法的に小さいほど、スクラブしやすい。尚、第1の実施の形態に係るMMIC用パッケージ1においては、入力側もしくは出力側のいずれに結合用基板25を配置可能である。MMIC基板24は、パッケージ入力端子21aもしくはパッケージ出力端子21bの何れかに寄せて配置可能であるため、隙間が開いた側に結合用基板25を配置すれば良いからである。但し、入力側で発生するロスと出力側で発生するロスは比率デシベルでは同じだが、消失電力としては、伝送している電力が大きい出力側でのロスは入力側でのロスよりも大きくなる。このため、低消費電力化を図るためには、MMIC基板24は、パッケージ出力端子21b側に寄せて配置し、隙間の生じた入力側に結合用基板25を配置した方が良い。尚、結合用基板25は、多少のボイドを含んでいても問題はないので、スクラブは小さくても良い。結合用基板25上には、キャパシタ電極25aが配置され、発熱体を含まないので、気泡ボイドは問題とならないからである。比較例に係るMMIC用パッケージにおいて、MMIC基板24とパッケージ入力端子21aとの接続部分の詳細な模式的平面パターン構成例は、図4aに示すように表され、図4aのボンディングワイヤBW0の等価インダクタンスLBWOの回路構成例は、図4bに示すように表される。一方、第1の実施の形態に係るMMIC用パッケージ1において、MMIC基板24とパッケージ入力端子21aとの接続部分の詳細な模式的平面パターン構成例は、図5aに示すように表され、図5aのボンディングワイヤ1214および結合用基板25上のキャパシタ電極25aによる等価回路の説明は、図5bに示すように表される。比較例に係るMMIC用パッケージにおいては、セラミック枠体180上のパッケージ入力端子21aと入力端子24a間を相対的に長いボンディングワイヤBW0を用いて接続する必要がある。したがって、図4bに示すように、パッケージ入力端子21aと入力端子24a間には、相対的に大きな値の等価インダクタンスLBW0が形成される。一方、第1の実施の形態に係るMMIC用パッケージ1においては、セラミック枠体180上のパッケージ入力端子21aと入力端子24a間を結合用基板25上のキャパシタ電極25aを介して接続している。キャパシタ電極25aは、接地電位との間にキャパシタを形成し、パッケージ入力端子21aとキャパシタ電極25a間をボンディングワイヤ12、キャパシタ電極25aと入力端子24a間をボンディングワイヤ14を用いて接続することができる。この結果、図5bに示すように、パッケージ入力端子21aと入力端子24a間には、ボンディングワイヤ12の等価インダクタンスL2/2と、キャパシタ電極25aの等価キャパシタンスC2と、キャパシタ電極25aと入力端子24a間の等価インダクタンスL2/2とによって、ローパスフィルタが形成される。このローパスフィルタは、パッケージ入力端子21a側の特性インピーダンスZo、入力端子24a側の特性インピーダンスをZoとインピーダンス整合化される。ここで、セラミック枠体180とMMIC基板24間の距離Wは、約1mmであり、セラミック枠体180と結合用基板25間の距離d/2は、MMIC基板24と結合用基板25間の距離d/2に等しく、約0.2mmである。パッケージ入力端子21aとキャパシタ電極25a間のボンディングワイヤ12、キャパシタ電極25aと入力端子24a間のボンディングワイヤ14の長さは、約1mmである。この程度の長さのボンディングワイヤ1214をキャンセルする等価キャパシタンスC2の値は、動作周波数が7GHzにおいては、約0.326pFであり、結合用基板25の厚さは、約0.097mmである。ここで、結合用基板25の寸法を約0.6mm□としている。同様に、動作周波数が14GHzにおいては、等価キャパシタンスC2の値は、約0.224pFであり、結合用基板25の厚さは、約0.14mmであり、動作周波数が28GHzにおいては、等価キャパシタンスC2の値は、約0.097pFであり、結合用基板25の厚さは、約0.33mmである。尚、図4aおよび図5aにおいて、信号ラインSLに接続される入力端子24aを挟み、接地端子S0S0が配置されている。接地端子S0S0は、VIAホールSC0SC0を介してMMIC基板24の裏面に配置された接地電極図示省略に接続されている。結果として、入力端子24aと、入力端子24aを挟む接地端子S0S0によって、高周波プローブパッドが形成され、高周波プローブにより入力信号を検出可能である。尚、高周波プローブパッドの構成は一例であって、入力端子24aを挟む接地端子S0S0は、配置されていなくても良い。第1の実施の形態に係るMMIC用パッケージ1において、搭載されたMMICのSパラメータS11の周波数特性例は、図6に示すように表され、SパラメータS12の周波数特性例は、図7に示すように表される。図6および図7に示すように、搭載されたMMICのSパラメータS11は、約14GHzにおいて、反射係数が小さく、またSパラメータS12は、0.0dBであり、透過性を示すことがわかる。ここで、図5bに示すT型フィルタ回路において、例えば、動作周波数が14GHzにおいては、等価キャパシタンスC2の値は、約0.224pFであり、等価インダクタンスL2の値は、約1nHである。第1の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載された増幅器の模式的平面パターン構成例は、図8に示すように表される。図8の模式的平面パターン構成例は一例を表し、これに限るものではない。図8に示すように、第1の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載された増幅器において、トランジスタQu1によって増幅された信号電力は、電力分配器61によって分配されて、トランジスタQu2Qu3に入力される。トランジスタQu2Qu3で増幅された信号電力は、電力合成器81によって合成され、出力電力が得られる。尚、図8において、信号ラインSLに接続される入力端子24aを挟み、接地端子S0S0が配置されている。接地端子S0S0は、VIAホールSC0SC0を介してMMIC基板24の裏面に配置された接地電極図示省略に接続されている。結果として、入力端子24aと、入力端子24aを挟む接地端子S0S0によって、高周波プローブパッドが形成され、高周波プローブにより入力信号を検出可能である。入力端子24aに接続される信号ラインSLには、入力パッドGLが接続されている。同様に、出力端子24bを挟み、接地端子S0S0が配置されている。接地端子S0S0は、VIAホールSC0SC0を介してMMIC基板24の裏面に配置された接地電極図示省略に接続されている。結果として、出力端子24bと、出力端子24bを挟む接地端子S0S0によって、高周波プローブパッドが形成され、この高周波プローブにより出力信号を検出可能である。出力端子24bに接続される信号ラインには、出力パッドDLが接続されている。また、各トランジスタのQu1Qu2Qu3の構成は、図13~図18において説明する。また、第1の実施の形態に係るMMIC用パッケージに搭載された増幅器の模式的回路ブロック構成例は、図9に示すように表される。第1の実施の形態に係るMMIC用パッケージ1のMMIC基板24上に搭載された増幅器の模式的回路ブロック構成例は、図9に示すように、パッケージ入力端子21aにボンディングワイヤ12を介して接続されるキャパシタ電極25aと、キャパシタ電極25aにボンディングワイヤ14を介して接続される入力端子24aと、入力端子24aに接続された増幅ユニット20と、増幅ユニット20に接続された出力端子24bと、出力端子24bにボンディングワイヤ16を介して接続されるパッケージ出力端子21bとを備える。ここで、入力端子24a出力端子24bは、MMIC基板24上の入力端子Pi出力端子Poに対応する。増幅ユニット20は、トランジスタQu1Qu2Qu3と、トランジスタQu1の入力側に接続された入力整合回路MNIN18iトランジスタQu1の出力側に接続された出力整合回路MNOUT18oと、出力整合回路MNOUT18oに接続された電力分配器PD61と、電力分配器PD61に接続され、トランジスタQu2の入力側に接続された入力整合回路MNIN19iトランジスタQu2の出力側に接続された出力整合回路MNOUT19oと、電力分配器PD61に接続され、トランジスタQu3の入力側に接続された入力整合回路MNIN19iトランジスタQu3の出力側に接続された出力整合回路MNOUT19oと、2つの出力整合回路MNOUT19o19oの出力を合成する電力合成器PC81とを備える。第1の実施の形態に係るMMIC用パッケージ1においては、T型フィルタを構成する等価キャパシタンスC2も等価インダクタンスL2もMMIC基板24の外付けとなるため、MMIC基板24上に搭載する必要がなく、設計上の自由度を確保することができる。また、第1の実施の形態に係るMMIC用パッケージ1においては、MMIC基板24は、MMIC用パッケージ1内の出力側に寄せて実装し、MMIC基板24とセラミック枠体180の隙間を入力側のみに集め、結合用基板25は片側にのみ実装すれば良い。第1の実施の形態に係るMMIC用パッケージ1においては、形状の連続性を必要としないため、インダクタンスの値を小さくする必要はないため、隙間があってもよい。また、第1の実施の形態に係るMMIC用パッケージ1においては、MMIC基板24とセラミック枠体180との間に配置されるT型フィルタは、回路方式として表現すると容易であるが、MMIC基板24とセラミック枠体180の隙間を許容できる寸法のボンディングワイヤ1214と結合用基板25キャパシタ電極25aを接続することで、実装上の作業性もよい。第1の実施の形態に係るMMIC用パッケージ1によれば、結合用基板25上にキャパシタ電極を備えることにより、チップサイズの大きい高周波部品MMICとパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善することができる。第2の実施の形態第2の実施の形態に係るMMIC用パッケージ1の模式的鳥瞰構造は、図10に示すように表され、図10のII-II線に沿う模式的断面構造は、図11に示すように表される。また、第2の実施の形態に係るMMIC用パッケージ1の模式的平面構成は、図12に示すように表される。第2の実施の形態に係るMMIC用パッケージ1は、図10~図12に示すように、導体ベースプレート200と、導体ベースプレート200上に配置され、入力端子24aおよび出力端子24bを有するMMIC基板24と、導体ベースプレート200上に配置され、MMIC基板24を囲むセラミック枠体180と、セラミック枠体180上に配置されたパッケージ入力端子21aおよびパッケージ出力端子21bと、MMIC基板24とセラミック枠体180との間の導体ベースプレート200上に配置された結合用基板26と、結合用基板26上に配置されたキャパシタ電極26aと、パッケージ入力端子21aとキャパシタ電極26a間、およびキャパシタ電極26aと入力端子24a間とをそれぞれ接続する第1第2ボンディングワイヤ1214とを備える。また、第2の実施の形態に係るMMIC用パッケージ1において、第1ボンディングワイヤ12の等価インダクタンスL2/2と、第2ボンディングワイヤ14の等価インダクタンスL2/2と、キャパシタ電極26aが接地電位との間で形成する等価キャパシタンスC2によって、ローパスフィルタが形成される。また第2の実施の形態に係るMMIC用パッケージ1において、結合用基板26は、セラミック枠体180と同じ材質を有するセラミック基板で形成されている。また、第2の実施の形態に係るMMIC用パッケージ1において、入力端子24aとパッケージ入力端子21a間の距離は、出力端子24bとパッケージ出力端子21b間の距離よりも大きく設定されていても良い。また、第2の実施の形態に係るMMIC用パッケージ1において、結合用基板26は、入力端子24aとパッケージ入力端子21a間に配置されている。ここで、セラミック枠体180の厚さt1は、例えば、約0.5mmであり、MMIC基板24の厚さt3は、例えば、約0.05mmである。また、セラミック枠体180が搭載される部分の導体ベースプレート200の厚さt2は、例えば、約0.5mmである。また、MMIC基板24が搭載される部分の導体ベースプレート200の厚さは、t1t2-t3で表され、約0.95mmである。また、第2の実施の形態に係るMMIC用パッケージ1において、入力端子24a近傍のセラミック枠体180とMMIC基板24との距離は、約1.00mmである。また、第2の実施の形態に係るMMIC用パッケージ1において、入力端子24aとパッケージ入力端子21a間に配置される結合用基板26の寸法は、図11のII-II線方向において、約0.6mm、図2の紙面に垂直方向において、約0.6mmである。また、第2の実施の形態に係るMMIC用パッケージ1に適用されるMMIC基板24などのチップサイズの大きい高周波部品のサイズは概ね3mm程度である。MMIC基板24は、半田もしくは接着剤で接合され、導体ベースプレート200上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。MMIC基板24をスクラブするために必要な隙間は、1mm程度である。このため、隙間を埋める結合用基板26の長辺方向の長さは1mm程度で十分となる。また、結合用基板26は寸法的に小さいほど、スクラブしやすい。第2の実施の形態に係るMMIC用パッケージの形状においても、MMIC基板24のスクラブは可能である。第2の実施の形態に係るMMIC用パッケージは、結合用基板26を安価なセラミック基板で形成可能である。ここで、セラミック基板としては、酸化アルミニウムAl2O3、窒化アルミニウムAlN、若しくは酸化ベリリウムBeOなどを適用可能である。第2の実施の形態に係るMMIC用パッケージにおいては、結合用基板26の厚さがMMIC基板24の厚さ約0.05~0.10mmよりも厚いときに、結合用基板26を導体ベースプレート200に対してザグリ形状に形成し、結合用基板26表面の高さをセラミック枠体180の表面およびMMIC基板24の表面と高さを揃えることでボンディングワイヤ1214の長さを短くすることができる。第2の実施の形態に係るMMIC用パッケージ1においては、T型フィルタを構成する等価キャパシタンスC2も等価インダクタンスL2もMMIC基板24の外付けとなるため、MMIC基板24上に搭載する必要がなく、設計上の自由度を確保することができる。また、第2の実施の形態に係るMMIC用パッケージ1においては、MMIC基板24は、MMIC用パッケージ1内の出力側に寄せて実装し、MMIC基板24とセラミック枠体180の隙間を入力側のみに集め、結合用基板26は片側にのみ実装すれば良い。第2の実施の形態に係るMMIC用パッケージ1においては、形状の連続性を必要としないため、インダクタンスの値を小さくする必要はないため、隙間があってもよい。また、第2の実施の形態に係るMMIC用パッケージ1においては、MMIC基板24とセラミック枠体180との間に配置されるT型フィルタは、回路方式として表現すると容易であるが、MMIC基板24とセラミック枠体180の隙間を許容できる寸法のボンディングワイヤ1214と結合用基板26キャパシタ電極26aを接続することで、実装上の作業性もよい。第2の実施の形態に係るMMIC用パッケージ1によれば、結合用基板26上にキャパシタ電極26aを備えることにより、チップサイズの大きい高周波部品MMICとパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善することができる。半導体素子構造第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140の模式的平面パターン構成の拡大図は、図13aに示すように表され、図13aのJ部分の拡大図は、図13bに示すように表される。また、第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140の構成例1~4であって、図13bのIII-III線に沿う模式的断面構成例1~4は、それぞれ図14~図17に示すように表される。第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140において、複数のFETセルFET1~FET10は、図13~図17に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤが接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤが接続され、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部には、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102が形成され、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介してソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極図示省略に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。構造例1第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140のFETセルの構成例1は、図14に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120、ゲートフィンガー電極G124およびドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。図14に示す構成例1では、高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。構造例2第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140のFETセルの構成例2は、図15に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極S120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極G124およびドレイン領域128上に配置されたドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極G124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図15に示す構成例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。構造例3第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140のFETセルの構成例3は、図16に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極G124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図16に示す構成例3では、HEMTが示されている。構造例4第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される半導体装置140のFETセルの構成例4は、図17に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図17に示す構成例4では、HEMTが示されている。また、上記の構成例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、半導体装置140において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。第1~第2の実施の形態に係るMMIC用パッケージ1のMMIC基板24に搭載される別の半導体装置150の模式的平面パターン構成は、図18に示すように、MMIC基板24上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、MMIC基板24上に配置され、ゲートフィンガー電極124、ドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Gおよびドレイン端子電極Dと、MMIC基板24上に配置され、ソースフィンガー電極120の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Sとを備える。図8に示された各トランジスタのQu1Qu2Qu3の模式的平面パターン構成は、図18に対応している。以上説明した実施形態によれば、MMIC回路などのチップサイズの大きい高周波部品とパッケージ端子間を接続するボンディングワイヤのインダクタンス成分を抑制するMMIC用パッケージを提供することができる。その他の実施の形態実施の形態に係るMMIC用パッケージを説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係るMMIC用パッケージに搭載される半導体装置としては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"