"第1の基板と、第2の基板と、前記第1の基板と前記第2の基板との間に設けられた液晶と、を有する半導体装置であって、前記第1の基板は、ソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜を活性層とするTFTと、前記TFT上に設けられた、開口部を有する層間絶縁膜と、前記層間絶縁膜上に設けられ、前記開口部を介して前記ソース領域又は前記ドレイン領域と電気的に接続された画素電極と、を有し、前記半導体膜は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶構造を含む半導体膜からなり、前記結晶構造を含む半導体膜は、前記結晶成長された領域同士がぶつかる領域に形成された境界部を有し、前記境界部は、前記ソース領域又は前記ドレイン領域に含まれており、前記第2の基板は対向電極を有し、前記第1の基板と前記第2の基板とは、前記開口部と重なるように前記画素電極上に設けられたスペーサを介して貼り合わされていることを特徴とする半導体装置。第1の基板と、第2の基板と、前記第1の基板と前記第2の基板との間に設けられた液晶と、を有する半導体装置であって、前記第1の基板は、ソース領域、ドレイン領域及び複数のチャネル形成領域を有する半導体膜を活性層とするTFTと、前記TFT上に設けられた、開口部を有する層間絶縁膜と、前記層間絶縁膜上に設けられ、前記開口部を介して前記ソース領域又は前記ドレイン領域と電気的に接続された画素電極と、を有し、前記半導体膜は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶構造を含む半導体膜からなり、前記結晶構造を含む半導体膜は、前記結晶成長された領域同士がぶつかる領域に形成された境界部を有し、前記境界部は、前記複数のチャネル形成領域の間に設けられ、前記第2の基板は対向電極を有し、前記第1の基板と前記第2の基板とは、前記開口部と重なるように前記画素電極上に設けられたスペーサを介して貼り合わされていることを特徴とする半導体装置。請求項1又は2において、前記結晶化を助長する触媒元素は、Ni、Fe、Co、Cu、Ge、Pdから選ばれた一種または複数種類の元素であることを特徴とする半導体装置。本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図ることを課題とする。また、近年の回路の微細化及び集積化に伴い、少ないスペースに触媒元素導入領域を効率よく配置することも本願発明の課題の一つである。従来では、後の工程によりTFTの活性層となる領域が、結晶成長の先端部と帯状の触媒元素導入領域とで挟まれた領域内に存在するように、触媒元素導入領域の配置を決定すればよいとされていた。また、触媒元素は結晶化後の工程で除去しても、完全に除去するのが困難であるため、必要最低限の量を導入すればよいとされていた。そのため、触媒元素導入領域は、後の工程によりTFTの活性層となる領域に対して、一方の側に一つ設けられていた。なお、一つの触媒元素導入領域幅w=10μmのみ配置された場合の570°Cにおける結晶成長速度は約3μm/hr程度であった。本発明人らは、結晶成長条件が触媒元素導入領域の幅及び配置間隔に大きく依存していることに着目し、従来と比較して結晶成長を効率よく行う方法を見出した。本明細書で開示する発明の構成は、絶縁表面を有する基板上に設けられたTFTを含む半導体装置であって、前記TFTの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記TFTの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記ソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。即ち、本発明において、少なくとも一つのTFTの活性層は、一方の触媒元素が導入された領域から結晶成長した第1の領域と、もう一方の触媒元素が導入された領域から結晶成長した第2の領域とを含んでいることを特徴としている。また、他の発明の構成は、絶縁表面を有する基板上に設けられたTFTを含む半導体装置であって、前記TFTの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記TFTの活性層は、複数のチャネル形成領域を有し、前記複数のチャネル形成領域に挟まれた領域には、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。また、他の発明の構成は、絶縁表面を有する基板上にnチャネル型TFTとpチャネル型TFTとで形成されたCMOS回路を含む半導体装置であって、前記nチャネル型TFT及びpチャネル型TFTの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記nチャネル型TFT及びpチャネル型TFTの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記nチャネル型TFTのソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。また、他の発明の構成は、絶縁表面を有する基板上にnチャネル型TFTとpチャネル型TFTとで形成されたCMOS回路を含む半導体装置であって、前記nチャネル型TFT及びpチャネル型TFTの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記nチャネル型TFT及びpチャネル型TFTの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記pチャネル型TFTのソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。上記各構成において、前記境界部は、前記触媒元素が導入された第1の領域から結晶成長された領域と、前記触媒元素が導入された第2の領域から結晶成長された領域とがぶつかる領域に形成されたことを特徴としている。また、上記各構成において、前記境界部は直線形状であることを特徴としている。また、上記構造を実現するための発明の構成は、非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を助長する触媒元素を選択的に複数の領域に導入する工程と、加熱処理により前記触媒元素が導入された前記複数の領域から結晶成長させ、境界部を形成する工程と、前記結晶成長させた領域に存在する前記触媒元素を除去または低減させる工程と、前記触媒元素を除去または低減された領域を用いてTFTの活性層を形成する工程とを有することを特徴とする半導体装置の作製方法である。また、上記構成において、前記触媒元素を選択的に導入する工程は、前記非晶質半導体膜の一部を露呈させる開口部を有したマスクを用いて行われ、前記マスクは、前記境界部を挟んで複数の開口部を有していることを特徴としている。また、上記各構成において、前記境界部を含むTFTのソース領域またはドレイン領域を形成することを特徴としている。また、上記各構成において、前記開口部と、前記境界部との間にTFTのチャネル形成領域を形成することを特徴としている。また、上記各構成において、前記結晶化を助長する触媒元素は、Ni、Fe、Co、Cu、Ge、Pdから選ばれた一種または複数種類であることを特徴としている。本明細書では、触媒元素導入領域の配置を決定することにより、結晶成長を効率よく行う技術を以下に説明する。本願発明人らは、図2に示したように、一つの活性層204を挟んで二つの触媒元素導入領域201、202を配置して結晶化を行う実験を行った。後の工程によりTFTの活性層となる領域204を2つの触媒元素導入領域201、202が挟んだ状態で結晶化を行えば、一方の触媒元素導入領域から他方の触媒元素導入領域に向かって互いに結晶が成長することになる。なお、TFTのチャネル形成領域204aの位置は、触媒元素導入領域201と、そこから成長した結晶の先端部205に挟まれた領域に存在するように、触媒元素導入領域201、202が配置されているものとする。まず、65nmの膜厚を有する非晶質シリコン膜と、150nmの膜厚を有する酸化珪素膜を積層した。次いで、触媒元素導入領域201、202に触媒元素を導入するため、酸化珪素膜に非晶質シリコン膜に達する開口部を形成した。この開口部によって露呈されたシリコン膜面における帯状の領域が触媒元素導入領域201、202となる。次いで、結晶成長を助長させる触媒元素としてニッケルを用い、重量換算で10ppmのニッケル元素を含んだ酢酸ニッケルエタノール溶液を用いて触媒元素導入領域にニッケル元素を導入した。最後に、570°Cの熱処理を行い結晶成長させた。その後、リン元素をドーピングドーズ量は2×1015atomscm2としたした後、600°C、12時間の熱処理ゲッタリングを行い、ニッケル元素の低減を行った。図2において、結晶成長方向203一方の触媒元素導入領域201から、他方の触媒元素導入領域202に向かう方向における結晶成長速度をv、2つの触媒元素導入領域201、202の間隔距離をdとする。また、触媒元素導入領域201、202の幅をwとする。ここでは、w=10μmとした場合と、w=30μmとした場合とでそれぞれ結晶化のための熱処理を行った。上記条件において、2つの触媒元素導入領域に挟まれた領域の間隔距離dの値から結晶成長速度vを算出したグラフを図3及び図21に示す。図3から明らかなように、結晶成長速度vは間隔距離dに依存し、間隔距離d<400μmの範囲においては、間隔距離dが大きければ結晶成長速度vは小さくなる。ただし、間隔距離dが400μmを越えると結晶成長速度vは飽和する傾向にある。この飽和した結晶成長速度vの値は、1つの触媒元素導入領域のみを配置して結晶化させた時の結晶成長速度とほぼ等しい。このようにして本願発明人らは、結晶成長条件が2つの触媒元素導入領域の間隔距離dに大きく依存していることを見出した。また、触媒元素導入領域202から触媒元素導入領域201へ向かう方向の結晶成長速度も同様に間隔距離dに依存する。従って、所望の領域を挟んで2つの触媒元素導入領域を配置し、その間隔距離dを小さくすれば効率よく短時間で所望の領域の結晶化を行うことができる。ただし、間隔距離dは、2つの触媒元素導入領域の幅が等しい場合、結晶成長距離の約2倍に等しい。加えて、間隔距離dは、d<2×触媒元素導入領域201と活性層となる領域204との間隔結晶成長方向203における活性層となる領域204の幅である。また、触媒元素導入領域の幅wが広くなるにつれて、結晶成長速度vは大きくなる。従って、触媒元素導入領域の幅wを広くすれば効率よく短時間で結晶化を行うことができる。なお、熱処理条件等のパラメーターを変化させても結晶成長速度vと間隔距離dとの間に成立する関係は変わらなかった。このように、所望の領域を挟んで2つの触媒元素導入領域幅wが同じを配置して結晶成長させた場合、2つの触媒元素導入領域の中間位置で結晶成長がぶつかる。このようすは、顕微鏡で観察することができ、一方からの結晶成長による結晶粒界と、もう一方からの結晶粒界とが一致しない領域が線状に延在している。結晶成長を行った直後では、結晶成長がぶつかる領域には触媒元素が偏析しているので、エッチングを行えば、より詳しくその偏析部分結晶成長がぶつかる領域を観察することができる。その顕微鏡観察写真及び模式図を図4に示す。結晶成長のぶつかる領域は結晶粒界の一つとも言えるが、図4中に見られる結晶粒界403a、403bとは異なり、長さ数μm以上の直線形状の模様が、くっきりと見られる。一般的な結晶粒界と区別するため、本明細書では、この結晶成長のぶつかる領域を境界部405と呼ぶ。境界部405がTFTのソース領域またはドレイン領域の一部を形成するように2つの触媒元素導入領域401、402を配置し、短時間で結晶化させた後、触媒元素を低減させるゲッタリング工程を行ってTFTを作製し、その特性を比較する実験を行ったが、特にTFT特性に変化はなかった。一方、境界部405がTFTのチャネル形成領域に配置された場合、TFT特性が悪化し、しきい値が高くなる等の弊害が生じる。境界部405がTFTのソース領域またはドレイン領域の一部を形成するように2つの触媒元素導入領域401、402を配置した場合、TFTを形成する活性層は、401からの結晶成長による結晶粒界403bを有する結晶領域と、402からの結晶成長による結晶粒界403aを有する結晶領域とからなる。この場合、一つの触媒元素導入領域から成長した結晶領域のみからなる活性層を形成する場合と比べて結晶化に要する時間を短縮することができる。このように結晶成長に要する時間を短縮することは、プロセス簡略化を図る上で大変重要である。本発明においては、境界部405とTFTのチャネル形成領域との間に、ある程度のマージンをもたせて配置することにより、TFT特性を変化させることなく結晶化に要する時間を短縮することができた。ただし、境界部405は、中央部からの偏差σで約1μm程度のばらつきをもっていることを考慮に入れると、マージンを2μm以上とすることが望ましい。また、従来では、10時間を越える熱処理であったため、570°Cより高い温度とすると、触媒元素によらない核自然核が発生しやすくなり、TFT特性を悪化させていた。しかし、本発明の構成とすれば、さらに短時間で結晶化させるために温度を上昇1~10°C程度させても、自然核の発生が生じにくく、バラツキの少ない優れた結晶質半導体膜を得ることができる。即ち、本発明においては、2つの触媒元素導入領域からの結晶成長によって形成される境界部がTFTのチャネル形成領域以外の領域、好ましくはソース領域またはドレイン領域に位置することを特徴としている。また、上記結晶化を行った後、所望の領域を挟んで小さい間隔距離dで配置された2つの触媒元素導入領域に、ゲッタリング作用のある元素、代表的にはリンを添加して加熱し、触媒元素の低減を行った場合、効率よく短時間で所望の領域のゲッタリングを行うことができる。2つの触媒元素導入領域に挟まれた領域の間隔距離dとゲッタリングに必要な熱処理時間加熱温度575°Cとの関係を示すグラフを図22に示す。このようにゲッタリングに要する時間を短縮することは、プロセス簡略化を図る上で大変重要である。本発明で提示された技術により、結晶化工程に要する熱処理時間を短縮して、優れた電気特性を有するTFTを作製することが可能である。また、ゲッタリングに要する熱処理時間を短縮して、優れた電気特性を有するTFTを作製することが可能である。また、本発明で提示された技術を用いて、触媒元素導入領域の幅及び配置を最適化することにより、少ないスペースに触媒元素導入領域を効率よく配置し、回路の微細化及び集積化を図ることが可能である。以下に本発明の実施の形態を示す。例えば、図3の関係を得た上記条件と同じ条件非晶質シリコン膜の膜厚は65nm、触媒元素導入用マスクに用いた酸化珪素膜の初期膜厚は150nm、重量換算で10ppmのニッケル元素を含んだ酢酸ニッケルエタノール溶液を添加し触媒元素導入領域を形成するを用いて非晶質シリコン膜を結晶化させる場合を考える。図5は、非晶質シリコン膜を成膜し、酸化珪素膜からなるマスクを用いて触媒元素導入領域505、506を形成した後、570°Cの熱処理を施して結晶化させた直後の状態を示す図である。図5のように活性層となる領域501、502、503が配置されている。活性層となる領域501のサイズは、長辺65μm、短辺45μmとし、活性層となる領域502、503のサイズは長辺30μm、短辺28μmとする。なお、活性層となる領域502、503とのマージンを2μmとって幅w=10μmの触媒元素導入領域505が配置されている。そして、触媒元素導入領域505からの間隔距離dを80μmとして触媒元素導入領域506と平行に配置されている。570°Cの熱処理を施した場合、図5に示したように、一方の触媒元素導入領域505からの結晶成長ともう一方の触媒元素導入領域506からの結晶成長とが中央部でぶつかり、境界部507が形成される。境界部507が形成される位置のばらつきを考慮して2μmのマージンを考えると、一方の触媒元素導入領域から結晶成長距離は42μm80μm÷22μmである。また、570°Cにおける幅w=10μmの触媒元素導入領域からの結晶成長速度vは6.4μm/hrである。従って、結晶質シリコン膜を得るのに必要な熱処理時間は、6.6時間となる。なお、活性層となる領域501と境界部507とが重なる領域はドレイン領域となる。ただし、チャネル形成領域501a、501bと境界部507とが重ならないようにすることが重要である。また、活性層となる領域502、503に関しては、境界部507と重ならない。さらに、熱処理温度を上昇させれば、さらなる熱処理時間の短縮が可能となる。例えば、上記熱処理温度570°Cに代えて580°Cとした時、結晶成長速度vは9.5μm/hrであるため、4.4時間での結晶化が可能となる。また、触媒元素導入領域の幅wを大きくすれば、さらに短時間での結晶化が可能となる。短時間で結晶化を行った後、触媒元素を低減させるためのゲッタリング工程を施し、優れた結晶性を有する結晶質シリコンを得る。このようにして得られた結晶質シリコン膜を用いてTFTを作製し、図6A~Cや図7A~Cに示すような回路を形成すればよい。なお、図6Aは図5と同一の符号を用いた。図6Aには触媒元素導入領域505、506が点線で示されているが、実際にはわずかな跡しか残っていない。また、図6BはA-A’断面図を示している。図6Bにおいて活性層601a~601cは、触媒元素導入領域506から結晶成長した領域であり、活性層601d~601fは、触媒元素導入領域505から結晶成長した領域である。また、触媒元素導入領域506からの結晶成長と触媒元素導入領域505からの結晶成長がぶつかる領域境界部507aを図示した。なお、図6に示した回路はインバータ回路であり、その等価回路図を図6Cに示した。また、図7AはCMOS回路の一例である。また、図7BはA-A’断面図の一例を示している。結晶成長がぶつかる領域701がpチャネル型TFTのドレイン領域に存在するように、2つの触媒元素導入領域図示しないを配置した例である。領域701までの距離が均等となるよう2つの触媒元素導入領域を配置してもよいし、触媒元素導入領域の幅を異ならせて領域701がpチャネル型TFTのドレイン領域に存在するように設計してもよい。幅が異ならせた場合は、領域701の位置は、触媒元素導入領域の間隔の中央部からずれる。また、図7Cは、結晶成長がぶつかる領域702がnチャネル型TFTのドレイン領域に存在するように、2つの触媒元素導入領域図示しないを配置した例である。このように、2つの触媒元素導入領域の配置の自由度は高く、これを利用して結晶化に要する時間を短縮することが可能である。以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。本実施例では本発明の構成について図8~図14を用い、画素部とその周辺に設けられるドライバー回路の基本形態であるCMOS回路を同時に形成したアクティブマトリクス基板の作製方法について説明する。図8Aにおいて、基板801には、ガラス基板や石英基板やシリコン基板を使用することが望ましい。本実施例では石英基板を用いた。その他にも金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、800°C以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。そして、基板801のTFTが形成される表面には、20~100nm好ましくは40~80nmの厚さの非晶質構造を含む半導体膜802を減圧熱CVD法、プラズマCVD法またはスパッタ法で形成する。なお、本実施例では60nm厚の非晶質シリコン膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なTFTの活性層の膜厚になるわけではない。また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。さらに、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えないようにすることが可能となり、作製されるTFTの特性バラツキを低減させることができる。次に、非晶質シリコン膜802上に珪素シリコンを含む絶縁膜でなるマスク膜803を形成し、パターニングによって開口部804a、804bを形成する。この開口部によって露呈された非晶質シリコン膜面における帯状の領域が、次の結晶化工程の際に結晶化を助長する触媒元素を導入するための触媒元素導入領域となる。図8Aこの触媒元素導入領域の位置が後の結晶化工程において重要となる。本実施例では図示しないが、活性層となる領域から2μmのマージンをとり、帯状の第1の触媒元素導入領域幅w=10μmを配置した。そして、活性層となる領域を挟むように第2の触媒元素導入領域を配置した。実施者は、図3及び図21を用いて、この第1の触媒元素導入領域と第2の触媒元素導入領域との間隔距離d及び触媒元素導入領域の幅wを適宜決定すればよい。本実施例ではd=80μm、w=10μmとした。ただし、全て同じ間隔距離dや幅wにする必要はなく、回路配置を考慮して、適宜実施者が決定すればよい。なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、SiOxNyで表される絶縁膜である。窒化酸化シリコン膜はSiH4とN2OとNH3を原料ガスとして作製することが可能であり、含有する窒素濃度が25atomic以上50atomic未満とすると良い。また、このマスク膜803のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。マスク膜803をエッチングする際に非晶質シリコン膜802も僅かにエッチングされるが、この段差が後にマスク合わせの時にマーカーパターンとして用いることができるのである。次に、特開平10-247735号公報米国出願番号09/034,041に対応に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素を用いる結晶化手段である。具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。なお、結晶化手段としては、特開平7-130652号公報の実施例1に記載された技術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。また、非晶質シリコン膜は含有水素量にもよるが、好ましくは400~550°Cで1時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を5atom以下とすることが好ましい。結晶化工程は、まず400~500°Cで1時間程度の熱処理工程を行い、水素を膜中から脱離させた後、500~650°C好ましくは550~600°Cで3~16時間好ましくは5~14時間の熱処理を行う。本実施例では、触媒元素としてニッケルを用い、触媒元素導入領域の幅および位置を上述のように工夫したため、570°C、6.6時間の熱処理で結晶化することができた。その結果、開口部804a、804bを起点として概略基板と平行な方向矢印で示した方向に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜本実施例では結晶質シリコン膜805a~805dが形成された。なお、805bと805cとの境界部は、結晶成長がぶつかる領域であり、比較的高濃度にニッケルが存在している。また、805dや805aにおいても結晶成長がぶつかるように触媒元素導入領域を配置している。次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク膜803をそのままマスクとして15族に属する元素本実施例ではリンを添加する工程を行い、開口部804a、804bで露出した結晶質シリコン膜に1×1019~1×1020atomscm3の濃度でリンを含むリン添加領域以下、ゲッタリング領域という806a、806bを形成する。図8C次に、窒素雰囲気中で450~650°C好ましくは500~550°C、4~24時間好ましくは6~12時間の熱処理工程を行う。この熱処理工程により結晶質シリコン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域806a、806bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去されるため、ゲッタリング後の結晶質シリコン膜807a~807dに含まれるニッケル濃度は、1×1017atmscm3以下、好ましくは1×1016atmscm3にまで低減することができる。次に、マスク膜803を除去し、結晶質シリコン膜807a~807d上に後の不純物添加時のために保護膜808を形成する。保護膜808は100~200nm好ましくは130~170nmの厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良い。この保護膜808は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。そして、その上にレジストマスク809を形成し、保護膜808を介してp型を付与する不純物元素以下、p型不純物元素というを添加する。p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程チャネルドープ工程というはTFTのしきい値電圧を制御するための工程である。なお、ここではジボランB2H6を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により1×1015~1×1018atomscm3代表的には5×1016~5×1017atomscm3の濃度でp型不純物元素本実施例ではボロンを含む不純物領域810a、810bを形成する。なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域但し、リンは含まれていない領域をp型不純物領域bと定義する。図8D次に、レジストマスク809を除去し、結晶質シリコン膜をパターニングして島状の半導体層以下、活性層という811~814を形成する。図示しないが、結晶質シリコン膜をエッチングする際に基板または基板上に設けられている下地膜も僅かにエッチングされる。そのため、触媒元素導入領域を配置した跡がわずかに残る。なお、活性層811~814は、ニッケルを選択的に導入して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層811~814中に残存する触媒元素の濃度は、1×1017atmscm3以下、好ましくは1×1016atmscm3である。図8Eまた、pチャネル型TFTの活性層811は意図的に導入された不純物元素を含まない領域であり、nチャネル型TFTの活性層812~814はp型不純物領域bとなっている。本明細書中では、この状態の活性層811~814は全て真性または実質的に真性であると定義する。即ち、TFTの動作に支障をきたさない程度に不純物元素が意図的に導入されている領域が実質的に真性な領域と考えて良い。次に、プラズマCVD法またはスパッタ法により10~100nm厚の珪素を含む絶縁膜を形成する。本実施例では、30nm厚の窒化酸化シリコン膜を形成する。この珪素を含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。次に、800~1150°C好ましくは900~1000°Cの温度で15分~8時間好ましくは30分~2時間の熱処理工程を、酸化性雰囲気下で行う熱酸化工程。本実施例では酸素雰囲気中に3体積の塩化水素を添加した雰囲気中で950°C、80分の熱処理工程を行う。なお、図8Dの工程で添加されたボロンはこの熱酸化工程の間に活性化される。図9Aなお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、100酸素雰囲気で行っても構わない。この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層811~814との界面においても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁膜815の膜厚が50~200nm好ましくは100~150nmとなるように調節する。本実施例の熱酸化工程では、60nm厚の活性層のうち25nmが酸化されて活性層811~814の膜厚は35nmとなる。また、30nm厚の珪素を含む絶縁膜に対して50nm厚の熱酸化膜が加わるので、最終的なゲート絶縁膜815の膜厚は105nmとなる。次に、新たにレジストマスク816~819を形成する。そして、n型を付与する不純物元素以下、n型不純物元素というを添加してn型を呈する不純物領域820~822を形成する。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリンまたは砒素を用いることができる。図9Bこの不純物領域820~822は、後にCMOS回路およびサンプリング回路のnチャネル型TFTにおいて、LDD領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはn型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれている。本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域bと定義する。なお、ここではフォスフィンPH3を質量分離しないでプラズマ励起したイオンドープ法でリンを1×1018atomscm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート膜815を介して結晶質シリコン膜にリンを添加する。次に、600~1000°C好ましくは700~800°Cの不活性雰囲気中で熱処理を行い、図9Bの工程で添加されたリンを活性化する。本実施例では800°C、1時間の熱処理を窒素雰囲気中で行う。図9Cこの時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。この工程によりn型不純物領域b820~822の境界部、即ち、n型不純物領域bの周囲に存在する真性又は実質的に真性な領域勿論、p型不純物領域bも含むとの接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第1導電膜823と第2導電膜824とでなる積層膜を形成する。図9Dここで第1導電膜823、第2導電膜824としては、タンタルTa、チタンTi、モリブデンMo、タングステンW、クロムCr、シリコンSiから選ばれた元素、または前記元素を主成分とする導電膜代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜、または前記元素を組み合わせた合金膜代表的にはMo-W合金膜、Mo-Ta合金膜、タングステンシリサイド膜等を用いることができる。なお、第1導電膜823は10~50nm好ましくは20~30nmとし、第2導電膜824は200~400nm好ましくは250~350nmとすれば良い。本実施例では、第1導電膜823として、50nm厚の窒化タングステンWN膜を、第2導電膜824として、350nm厚のタングステン膜を用いる。なお、図示しないが、第1導電膜823の下にシリコン膜を2~20nm程度の厚さで形成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることができる。また、第1導電膜823として窒化タンタル膜、第2導電膜としてタンタル膜を用いることも有効である。次に、第1導電膜823と第2導電膜824とを一括でエッチングして400nm厚のゲート配線825~828を形成する。この時、ドライバー回路に形成されるゲート配線826、827はn型不純物領域b820~822の一部とゲート絶縁膜815を介して重なるように形成する。この重なった部分が後にLov領域となる。なお、ゲート配線828a、828bは断面では二つに見えるが実際は連続的に繋がった一つのパターンから形成されている。図9E次に、レジストマスク829を形成し、p型不純物元素本実施例ではボロンを添加して高濃度にボロンを含む不純物領域830、831を形成する。本実施例ではジボランB2H6を用いたイオンドープ法勿論、イオンインプランテーション法でも良いにより3×1020~3×1021atomscm3代表的には5×1020~1×1021atomscm3濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域をp型不純物領域aと定義する。図10A次に、レジストマスク829を除去し、ゲート配線及びpチャネル型TFTとなる領域を覆う形でレジストマスク832~834を形成する。そして、n型不純物元素本実施例ではリンを添加して高濃度にリンを含む不純物領域835~841を形成する。ここでも、フォスフィンPH3を用いたイオンドープ法勿論、イオンインプランテーション法でも良いで行い、この領域のリンの濃度は1×1020~1×1021atomscm3代表的には2×1020~5×1020atomscm3とする。図10Bなお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域aと定義する。また、不純物領域835~841が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域835~841はn型不純物領域aと言い換えても構わない。次に、レジストマスク832~834を除去し、珪素を含む絶縁膜でなるキャップ膜842を形成する。膜厚は25~100nm好ましくは30~50nmとすれば良い。本実施例では25nm厚の窒化珪素膜を用いることとする。キャップ膜842は後の活性化工程でゲート配線の酸化を防ぐ保護膜としても機能するが、厚く形成しすぎると応力が強くなって膜はがれ等の不具合が発生するので好ましくは100nm以下とすることが好ましい。次に、ゲート配線825~828をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成された不純物領域843~846には前記n型不純物領域bの1/2~1/10代表的には1/3~1/4の濃度但し、前述のチャネルドープ工程で添加されたボロン濃度よりも5~10倍高い濃度、代表的には1×1016~5×1018atomscm3、典型的には3×1017~3×1018atomscm3、でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域但し、p型不純物領域aを除くをn型不純物領域cと定義する。図10Cこの工程では105nmの膜厚の絶縁膜キャップ膜842とゲート絶縁膜815との積層膜を通してリンを添加することになるが、ゲート配線834a、834bの側壁に形成されたキャップ膜もマスクとして機能する。即ち、キャップ膜842の膜厚に相当する長さのオフセット領域が形成されることになる。なお、オフセット領域とは、チャネル形成領域に接して形成され、チャネル形成領域と同一組成の半導体膜でなるが、ゲート電圧が印加されないため反転層チャネル形成領域を形成しない高抵抗な領域を指す。オフ電流値を下げるためにはLDD領域とゲート配線の重なりを極力抑えることが重要であり、そういう意味でオフセット領域を設けることは有効と言える。なお、本実施例のように、チャネル形成領域にも1×1015~1×1018atomscm3の濃度でp型不純物元素を含んでいる場合、当然オフセット領域にも同濃度でp型不純物元素が含まれる。このオフセット領域の長さは、実際にゲート配線の側壁に形成されるキャップ膜の膜厚や不純物元素を添加する際の回り込み現象マスクの下に潜り込むように不純物が添加される現象によって決まるが、LDD領域とゲート配線との重なりを抑えるという観点からすれば、本願発明のようにn型不純物領域cを形成する際に、前もってキャップ膜を形成しておくことは非常に有効である。なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも1×1016~5×1018atomscm3の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。また、n型不純物領域b843~846には既にチャネルドープ工程で1×1015~1×1018atomscm3の濃度のボロンが添加されているが、この工程ではp型不純物領域bに含まれるボロンの5~10倍の濃度でリンが添加されるので、この場合もボロンはn型不純物領域bの機能には影響を与えないと考えて良い。但し、厳密にはn型不純物領域b847、848のうちゲート配線に重なった部分のリン濃度が2×1016~5×1019atomscm3のままであるのに対し、ゲート配線に重ならない部分はそれに1×1016~5×1018atomscm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。次に、第1層間絶縁膜849を形成する。第1層間絶縁膜849としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は100~400nmとすれば良い。本実施例では、プラズマCVD法でSiH4、N2O、NH3を原料ガスとし、200nm厚の窒化酸化シリコン膜但し窒素濃度が25~50atomicを用いる。その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、不活性雰囲気中において500~800°C、好ましくは550~600°Cで行えば良い。本実施例では600°C、4時間の熱処理を行い、不純物元素を活性化する。図10Dなお、本実施例では窒化シリコン膜842と窒化酸化シリコン膜849とを積層した状態でゲート配線を覆い、その状態で活性化工程を行っている。本実施例ではタングステンを配線材料として用いているが、タングステン膜は非常に酸化に弱いことが知られている。即ち、保護膜で覆って酸化してもピンホールが保護膜に存在すればただちに酸化されてしまう。ところが、本実施例では酸化防止膜としては非常に有効な窒化シリコン膜を用い、且つ、窒化シリコン膜に対して窒化酸化シリコン膜を積層しているため、窒化シリコン膜のピンホールの問題を気にせずに高い温度で活性化工程を行うことが可能である。次に、活性化工程の後、3~100の水素を含む雰囲気中で、300~450°Cで1~4時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。活性化工程を終えたら、第1層間絶縁膜849の上に500nm~1.5μm厚の第2層間絶縁膜850を形成する。本実施例では第2層間絶縁膜850として800nm厚の酸化シリコン膜をプラズマCVD法により形成する。こうして第1層間絶縁膜窒化酸化シリコン膜849と第2層間絶縁膜酸化シリコン膜850との積層膜でなる1μm厚の層間絶縁膜を形成する。なお、後の工程で耐熱性が許せば、第2層間絶縁膜850として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCBベンゾシクロブテン等の有機樹脂膜を用いることも可能である。その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線851~854と、ドレイン配線855~857を形成する。なお、CMOS回路を形成するためにドレイン配線855はpチャネル型TFTとnチャネル型TFTとの間で共通化されている。また、図示していないが、本実施例ではこの配線を、Ti膜を200nm、Tiを含むアルミニウム膜500nm、Ti膜100nmをスパッタ法で連続して形成した3層構造の積層膜とする。図11A次に、パッシベーション膜858として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で50~500nm代表的には200~300nmの厚さで形成する。この時、本実施例では膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第1、第2層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜858の膜質を改善するとともに、第1、第2層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。また、パッシベーション膜858を形成した後に、さらに水素化工程を行っても良い。例えば、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜858に開口部図示せずを形成しておいても良い。その後、有機樹脂からなる第3層間絶縁膜859を約1μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCBベンゾシクロブテン等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300°Cで焼成して形成する。次に、画素部となる領域において、第3層間絶縁膜859上に遮蔽膜860を形成する。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽膜860はアルミニウムAl、チタンTi、タンタルTaから選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で100~300nmの厚さに形成する。本実施例では1wtのチタンを含有させたアルミニウム膜を125nmの厚さに形成する。なお、第3層間絶縁膜859上に酸化シリコン膜等の絶縁膜を5~50nm形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成した第3層間絶縁膜859の表面にCF4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、ドライバー回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第3層間絶縁膜にコンタクトホールを形成しておく必要がある。次に、遮蔽膜860の表面に陽極酸化法またはプラズマ酸化法本実施例では陽極酸化法により20~100nm好ましくは30~50nmの厚さの酸化物861を形成する。本実施例では遮蔽膜860としてアルミニウムを主成分とする膜を用いたため、陽極酸化物861として酸化アルミニウム膜アルミナ膜が形成される。この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは15の酒石酸アンモニウム水溶液とエチレングリコールとを2:8で混合した溶液であり、これにアンモニア水を加え、pHが7±0.5となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜860が形成されている基板を溶液に浸し、遮蔽膜860を陽極として、一定数mA~数十mAの直流電流を流す。溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま100V/minの昇圧レートで電圧を上昇させて、到達電圧45Vに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜860の表面には厚さ約50nmの陽極酸化物861を形成することができる。また、その結果、遮蔽膜860の膜厚は90nmとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマCVD法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は20~100nm好ましくは30~50nmとすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLCDiamondlikecarbon膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。次に、第3層間絶縁膜859、パッシベーション膜858にドレイン配線857に達するコンタクトホールを形成し、画素電極862を形成する。なお、画素電極863は隣接する別の画素の画素電極である。画素電極862、863は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムスズITO膜を110nmの厚さにスパッタ法で形成する。また、この時、画素電極862と遮蔽膜860とが陽極酸化物861を介して重なり、保持容量キャハ ゚シタンスストレーシ ゙864を形成する。なお、この場合、遮蔽膜860をフローティング状態電気的に孤立した状態か固定電位、好ましくはコモン電位データとして送られる画像信号の中間電位に設定しておくことが望ましい。こうして同一基板上に、ドライバー回路と画素部とを有したアクティブマトリクス基板が完成した。なお、図11Bにおいては、ドライバー回路にはpチャネル型TFT1101、nチャネル型TFT1102、1103が形成され、画素部にはnチャネル型TFTでなる画素TFT1104が形成される。ドライバー回路のpチャネル型TFT1101には、チャネル形成領域1001、ソース領域1002、ドレイン領域1003がそれぞれp型不純物領域aで形成される。但し、厳密にはソース1002領域及びドレイン領域1003に1×1016~5×1018atomscm3の濃度でリンを含んでいる。また、nチャネル型TFT1302には、チャネル形成領域1004、ソース領域1005、ドレイン領域1006、そしてチャネル形成領域とドレイン領域との間に、ゲート絶縁膜を介してゲート配線と重なった領域本明細書中ではこのような領域をLov領域という。なお、ovはoverlapの意味で付した。1007が形成される。この時、Lov領域1007は2×1016~5×1019atomscm3の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成される。また、nチャネル型TFT1303には、チャネル形成領域1008、ソース領域1009、ドレイン領域1010、そしてチャネル形成領域を挟むようにしてLDD領域1011、1012が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン領域とチャネル形成領域との間にLDD領域が形成される。なお、この構造ではLDD領域1011、1012の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を介してゲート配線と重なった領域Lov領域とゲート配線と重ならない領域本明細書中ではこのような領域をLoff領域という。なお、offはoffsetの意味で付した。が実現されている。また、チャネル長3~7μmに対してnチャネル型TFT1302のLov領域207の長さ幅は0.3~3.0μm、代表的には0.5~1.5μmとすれば良い。また、nチャネル型TFT1303のLov領域の長さ幅は0.3~3.0μm、代表的には0,5~1.5μm、Loff領域の長さ幅は1.0~3.5μm、代表的には1.5~2.0μmとすれば良い。また、画素TFT1304に設けられるLoff領域1017~1020の長さ幅は0.5~3.5μm、代表的には2.0~2.5μmとすれば良い。また、本実施例では保持容量の誘電体として比誘電率が7~9と高いアルミナ膜を用いたことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることができる。さらに、本実施例のように画素TFT上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特開平11-133463号公報、特願平11-977702号公報または特願平10-254097号出願に記載された構造の保持容量を用いることもできる。次いで上記基板から、液晶表示装置を作製する工程を説明する。図12に示すように、図11Bの状態の画素部及びドライバー回路が形成された基板に対し、配向膜1201を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板1202には、透明導電膜からなる対向電極1203と、配向膜1204とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、ドライバー回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材1206やスペーサ図示せずなどを介して貼りあわせる。シール材には樹脂とファイバーを含ませた。また、ショートを防ぐため柱状のスペーサが補助容量部に重ならないようにした。また、画素部においてはディスクリ低減のため、画素電極のコンタクト上に柱状のスペーサを設けた。その後、両基板の間に液晶1405を注入し、封止剤図示せずによって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図12に示す液晶表示装置が完成する。次に、この液晶表示装置の構成を、図13の斜視図を用いて説明する。なお、図13は、図12の断面構造図と対応付けるため、共通の符号を用いている。石英基板801上には、画素部1301と、ゲート側ドライバー回路1302と、ソース側ドライバー回路1303が形成されている。画素部の画素TFT1104はnチャネル型TFTであり、周辺に設けられるドライバー回路はCMOS回路を基本として構成されている。ゲート側ドライバー回路1302と、ソース側ドライバー回路1303はそれぞれゲート配線828とソース配線854で画素部1301に接続されている。また、FPC1304が接続された外部入出力端子1305からドライバー回路の入出力端子までの接続配線1306、1307が設けられている。次に、図13に示した液晶表示装置の回路構成の一例を図14に示す。本実施例の液晶表示装置は、ソース側ドライバー回路1401、ゲート側ドライバー回路A1407、ゲート側ドライバー回路B1411、プリチャージ回路1412、画素部1406を有している。なお、本明細書中において、ドライバー回路にはソース側ドライバー回路1401およびゲート側ドライバー回路1407が含まれる。ソース側ドライバー回路1401は、シフトレジスタ回路1402、レベルシフタ回路1403、バッファ回路1404、サンプリング回路1405を備えている。また、ゲート側ドライバー回路A1407は、シフトレジスタ回路1408、レベルシフタ回路1409、バッファ回路1410を備えている。ゲート側ドライバー回路B1411も同様な構成である。なお、本実施例の構成は、図8~11に示した工程に従ってTFTを作製することによって容易に実現することができる。また、本実施例では画素部とドライバー回路の構成のみ示しているが、本実施例の作製工程に従えば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらにはマイクロプロセッサ回路などの信号処理回路論理回路と言っても良いを同一基板上に形成することも可能である。このように本発明は、同一基板上に画素部と該画素部を制御するためのドライバー回路とを少なくとも含む半導体装置、例えば同一基板上に信号処理回路、ドライバー回路および画素部とを具備した半導体装置を実現しうる。本実施例では、実施例1において結晶質シリコン膜中の触媒元素の低減に他の手段を用いた場合について説明する。実施例1においては、リン元素を選択的に添加した後に加熱処理を行い結晶質シリコン膜中の触媒元素を低減するゲッタリングと、ハロゲン元素を含む酸化性雰囲気中で熱処理によるゲッタリングを行ったが、本実施例においては、ゲート電極を形成後、リン元素を添加し、500~650°Cの熱処理を2~16時間の熱処理を行例を示す。まず、実施例1の工程に従って図10Cの状態を得た。次いで、5×1018~1×1020atomscm3好ましくは1×1019~5×1019atomscm3の濃度となるようにゲート電極をマスクとして活性層にリンの添加を行う。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域以下、リンドープ領域というが形成された。図15A次いで、500~650°Cの熱処理を2~16時間加え、珪素膜の結晶化に用いた触媒元素本実施例ではニッケルのゲッタリングを行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±50°C程度の温度が必要であるが、結晶化のための熱処理が550~600°Cで行われるため、500~650°Cの熱処理で十分にゲッタリング作用を奏することができる。本実施例では600°C、8時間の熱処理を加えることによってニッケルが矢印図15Bに示すの方向に移動し、リンドープ領域に含まれるリンによってゲッタリングされて捕獲された。こうしてゲッタリング領域リンドープ領域に対応する領域が形成される。これにより、リンドープ領域に含まれるニッケルの濃度は2×1017atomscm3以下好ましくは1×1016atomscm3以下にまで低減される。次いで、実施例1と同様に第1層間絶縁膜を形成する。図15C以降の工程は実施例1に従って図12に示したような半導体装置を完成すればよい。また、その他のゲッタリング方法として、高温の硫酸を用いた液相を接触させることによりゲッタリングする方法を用いてもよい。なお、本実施例の構成は実施例1の構成と組み合わせることが可能である。実施例1における図9Aに示した熱酸化工程までの工程を経た活性層の結晶構造は結晶格子に連続性を持つ特異な結晶構造となる。その特徴について以下に説明する。実施例1の作製工程に従って形成した結晶質シリコン膜は、微視的に見れば複数の棒状又は柱状の結晶が集まって並んだ結晶構造を有する。このことはTEM透過型電子顕微鏡法による観察で容易に確認できた。また、電子線回折及びエックス線X線回折を利用すると活性層の表面チャネルを形成する部分が、結晶軸に多少のずれが含まれているものの主たる配向面として{110}面を有することを確認できた。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、{110}面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。また、本出願人は個々の棒状結晶が接して形成する結晶粒界をHR-TEM高分解能透過型電子顕微鏡法により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。なお、結晶粒界における結晶格子の連続性は、その結晶粒界が平面状粒界と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、CharacterizationofHighEfficiencyCastSiSolarCellWafersbyMBICMeasurement;RyuichiShimokawaandYutakaHayashi,JapaneseJournalofAppliedPhysicsvol27,No5,pp751758,1988に記載されたPlanarboundaryである。上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。特に結晶軸結晶面に垂直な軸が110軸である場合、{211}双晶粒界はΣ3の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。本出願人が本実施例を実施して得た結晶質シリコン膜を詳細にTEMを用いて観察した結果、結晶粒界の殆ど90以上、典型的には95以上がΣ3の対応粒界、即ち{211}双晶粒界であることが判明した。二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が{110}である場合、{111}面に対応する格子縞がなす角をθとすると、θ=705°の時にΣ3の対応粒界となることが知られている。本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約705°の角度で連続しており、その事からこの結晶粒界は{211}双晶粒界であるという結論に辿り着いた。なお、θ=389°の時にはΣ9の対応粒界となるが、この様な他の結晶粒界も存在した。この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶質シリコン膜は面方位が概略{110}で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。この様な結晶構造正確には結晶粒界の構造は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在しない見なすことができる。またさらに、700~1150°Cという高い温度での熱処理工程本実施例における熱酸化工程またはゲッタリング工程にあたるによって結晶粒内に存在する欠陥が殆ど消滅していることがTEM観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。この欠陥数の差は電子スピン共鳴分析ElectronSpinResonance:ESRによってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質シリコン膜のスピン密度は少なくとも5×1017spinscm3以下好ましくは3×1017spinscm3以下であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。TFTの電気特性に関する知見本実施例の活性層を用いたTFTは、MOSFETに匹敵する電気特性を示した。本出願人が試作したTFT但し、活性層の膜厚は30nm、ゲート絶縁膜の膜厚は100nmからは次に示す様なデータが得られている。1スイッチング性能オン/オフ動作切り換えの俊敏性の指標となるサブスレッショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60~100mVdecade代表的には60~85mVdecadeと小さい。2TFTの動作速度の指標となる電界効果移動度μFEが、Nチャネル型TFTで200~650cm2Vs代表的には300~500cm2Vs、Pチャネル型TFTで100~300cm2Vs代表的には150~200cm2Vsと大きい。3TFTの駆動電圧の指標となるしきい値電圧Vthが、Nチャネル型TFTで05~15V、Pチャネル型TFTで15~05Vと小さい。以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。なお、本実施例の構成は、実施例1または実施例2の構成とも自由に組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例1または実施例2で示したような結晶化を助長する触媒元素を用いていることが重要である。本発明は従来のMOSFET上に層間絶縁膜を形成し、その上にTFTを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてSIMOX、Smart-CutSOITEC社の登録商標、ELTRANキャノン株式会社の登録商標などのSOI基板を用いることも可能である。なお、本実施例の構成は、実施例1または実施例2の構成とも自由に組み合わせることが可能である。本発明はアクティブマトリクス型ELディスプレイに適用することも可能である。その例を図16に示す。図16はアクティブマトリクス型ELディスプレイの回路図である。81は表示領域を表しており、その周辺にはX方向駆動回路82、Y方向駆動回路83が設けられている。また、表示領域81の各画素は、スイッチ用TFT84、保持容量85、電流制御用TFT86、有機EL素子87を有し、スイッチ用TFT84にX方向信号線88aまたは88b、Y方向信号線89aまたは89b、89cが接続される。また、電流制御用TFT86には、電源線90a、90bが接続される。本実施例のアクティブマトリクス型ELディスプレイでは、X方向駆動回路82、Y方向駆動回路83に用いられるTFTを図11Bのpチャネル型TFT1101、nチャネル型TFT1102または1103を組み合わせて形成する。また、スイッチ用TFT84や電流制御用TFT86のTFTを図5Bのnチャネル型TFT1104で形成する。なお、本実施例のアクティブマトリクス型ELディスプレイに対して、実施例1または実施例2の構成を組み合わせても良い。実施例1によって作製された液晶表示装置には、TN液晶以外にも様々な液晶を用いることが可能である。例えば、1998SIDCharacteristicsandDrivingSchemeofPolymerStabilizedMonostableFLCDExhibitingFastResponseTimeandHighContrastRatiowithGrayScaleCapabilitybyHFurueetalや、1997SIDDIGEST841AFullColorThresholdlessAntiferroelectricLCDExhibitingWideViewingAnglewithFastResponseTimebyTYoshidaetalや、1996JMaterChem6671673ThresholdlessantiferroelectricityinliquidcrystalsanditsapplicationtodisplaysbySInuietalや、米国特許第5594569号に開示された液晶を用いることが可能である。ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、V字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度セル厚約1μm~2μmのものも見出されている。ここで、V字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図17に示す。図17に示すグラフの縦軸は透過率任意単位、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角クロスニコルに設定されている。図17に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、5V~8V程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、液晶表示装置の低消費電力化および高信頼性が実現できる。また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する液晶表示装置に用いた場合にも、D/A変換回路の出力電圧を下げることができるので、D/A変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的LDD領域低濃度不純物領域の幅が小さなTFT例えば、0nm~500nmまたは0nm~200nmを用いる場合においても有効である。また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間ピクセルフィードピリオドを長くし、保持容量が小さくてもそれを補うようにしてもよい。なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。なお、図17に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶表示装置の表示部として用いることができる。また、本実施例の構成は、実施例1または実施例2の構成とも自由に組み合わせることが可能である。本願発明を実施して形成されたCMOS回路や画素マトリクス回路は様々な電気光学装置アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイに用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクターリア型またはフロント型、ヘッドマウントディスプレイゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図18、図19、及び図20に示す。図18Aはパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004で構成される。本願発明を画像入力部2002、表示部2003やその他の駆動回路に適用することができる。図18Bはビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本願発明を表示部2102、音声入力部2103やその他の駆動回路に適用することができる。図18Cはモバイルコンピュータモービルコンピュータであり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205で構成される。本願発明は表示部2205やその他の駆動回路に適用できる。図18Dはゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303で構成される。本発明は表示部2302やその他の駆動回路に適用することができる。図18Eはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402やその他の駆動回路に適用することができる。図18Fはデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部図示しないで構成される。本願発明を表示部2502やその他の駆動回路に適用することができる。図19Aはフロント型プロジェクターであり、投射装置2601、スクリーン2602等を含む。本発明は投射装置2601の一部を構成する液晶表示装置2808やその他の信号制御回路に適用することができる。図19Bはリア型プロジェクターであり、本体2701、投射装置2702、ミラー2703、スクリーン2704等を含む。本発明は投射装置2702の一部を構成する液晶表示装置2808やその他の信号制御回路に適用することができる。なお、図19Cは、図19A及び図19B中における投射装置2601、2702の構造の一例を示した図である。投射装置2601、2702は、光源光学系2801、ミラー2802、2804~2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図19C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。また、図19Dは、図19C中における光源光学系2801の構造の一例を示した図である。本実施例では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。なお、図19Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。ただし、図19に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。図20Aは携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本願発明を音声出力部2902、音声入力部2903、表示部2904やその他の駆動回路に適用することができる。図20Bは携帯書籍電子書籍であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003やその他の駆動回路に適用することができる。図20Cはディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上特に30インチ以上のディスプレイには有利である。以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1~6のどのような組み合わせからなる構成を用いても実現することができる。本実施例では、本発明を用いてELエレクトロルミネセンス表示装置を作製した例について説明する。なお、図23Aは本発明のEL表示装置の上面図であり、図23Bはその断面図である。図23Aにおいて、4001は基板、4002は画素部、4003はソース側駆動回路、4004はゲート側駆動回路であり、それぞれの駆動回路は配線4005を経てFPCフレキシブルプリントサーキット4006に至り、外部機器へと接続される。このとき、画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004を囲むようにして第1シール材4101、カバー材4102、充填材4103及び第2シール材4104が設けられている。また、図23Bは図23AをA-A’で切断した断面図に相当し、基板4001の上にソース側駆動回路4003に含まれる駆動TFT但し、ここではnチャネル型TFTとpチャネル型TFTを図示している。4201及び画素部4002に含まれる電流制御用TFTEL素子への電流を制御するTFT4202が形成されている。本実施例では、駆動TFT4201には図12のpチャネル型TFTまたはnチャネル型TFTと同じ構造のTFTが用いられ、電流制御用TFT4202には図12のpチャネル型TFTと同じ構造のTFTが用いられる。また、画素部4002には電流制御用TFT4202のゲートに接続された保持容量図示せずが設けられる。駆動TFT4201及び画素TFT4202の上には樹脂材料でなる層間絶縁膜平坦化膜4301が形成され、その上に画素TFT4202のドレインと電気的に接続する画素電極陽極4302が形成される。画素電極4302としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。そして、画素電極4302の上には絶縁膜4303が形成され、絶縁膜4303は画素電極4302の上に開口部が形成されている。この開口部において、画素電極4302の上にはELエレクトロルミネッセンス層4304が形成される。EL層4304は公知の有機EL材料または無機EL材料を用いることができる。また、有機EL材料には低分子系モノマー系材料と高分子系ポリマー系材料があるがどちらを用いても良い。EL層4304の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、EL層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。EL層4304の上には周期表の1族または2族に属する元素を含む導電膜代表的にはアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含ませた導電膜からなる陰極4305が形成される。また、陰極4305とEL層4304の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、EL層4304を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4305を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式クラスターツール方式の成膜装置を用いることで上述のような成膜を可能とする。そして陰極4305は4306で示される領域において配線4005に電気的に接続される。配線4005は陰極4305に所定の電圧を与えるための配線であり、異方導電性フィルム4307を介してFPC4006に電気的に接続される。以上のようにして、画素電極陽極4302、EL層4304及び陰極4305からなるEL素子が形成される。このEL素子は、第1シール材4101及び第1シール材4101によって基板4001に貼り合わされたカバー材4102で囲まれ、充填材4103により封入されている。カバー材4102としては、ガラス材、金属材代表的にはステンレス材、セラミックス材、プラスチック材プラスチックフィルムも含むを用いることができる。プラスチック材としては、FRPFiberglass-ReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。但し、EL素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。また、充填材4103としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVCポリビニルクロライド、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。この充填材4103の内部に吸湿性物質好ましくは酸化バリウムもしくは酸素を吸着しうる物質を設けておくとEL素子の劣化を抑制できる。また、充填材4103の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極4305上に樹脂膜を設けることも有効である。また、配線4005は異方導電性フィルム4307を介してFPC4006に電気的に接続される。配線4005は画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004に送られる信号をFPC4006に伝え、FPC4006により外部機器と電気的に接続される。また、本実施例では第1シール材4101の露呈部及びFPC4006の一部を覆うように第2シール材4104を設け、EL素子を徹底的に外気から遮断する構造となっている。こうして図23Bの断面構造を有するEL表示装置となる。ここで画素部のさらに詳細な断面構造を図24に、上面構造を図25Aに、回路図を図25Bに示す。図24、図25A及び図25Bでは共通の符号を用いるので互いに参照すれば良い。図24において、基板4401上に設けられたスイッチング用TFT4402は図12のnチャネル型TFT1102を用いて形成される。従って、構造の説明はnチャネル型TFT1102の説明を参照すれば良い。また、4403で示される配線は、スイッチング用TFT4402のゲート電極4404a、4404bを電気的に接続するゲート配線である。なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、スイッチング用TFT4402のドレイン配線4405は電流制御用TFT4406のゲート電極4407に電気的に接続されている。なお、電流制御用TFT4406は図12のpチャネル型TFT1101を用いて形成される。従って、構造の説明はpチャネル型TFT1101の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。スイッチング用TFT4402及び電流制御用TFT4406の上には第1パッシベーション膜4408が設けられ、その上に樹脂からなる平坦化膜4409が形成される。平坦化膜4409を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。また、4410は透明導電膜からなる画素電極EL素子の陽極であり、電流制御用TFT4406のドレイン配線4417に電気的に接続される。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極4410の上にはEL層4411が形成される。なお、図24では一画素しか図示していないが、本実施例ではR赤、G緑、B青の各色に対応したEL層を作り分けている。また、本実施例では蒸着法により低分子系有機EL材料を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニンCuPc膜を設け、その上に発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体Alq3膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。但し、以上の例はEL層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層発光及びそのためのキャリアの移動を行わせるための層を形成すれば良い。例えば、本実施例では低分子系有機EL材料をEL層として用いる例を示したが、高分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。次に、EL層4411の上には導電膜からなる陰極4412が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜マグネシウムと銀との合金膜を用いても良い。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。この陰極4412まで形成された時点でEL素子4413が完成する。なお、ここでいうEL素子4413は、画素電極陽極4410、EL層4411及び陰極4412で形成されたコンデンサを指す。次に、本実施例における画素の上面構造を図25Aを用いて説明する。スイッチング用TFT4402のソースはソース配線4415に接続され、ドレインはドレイン配線4405に接続される。また、ドレイン配線4405は電流制御用TFT4406のゲート電極4407に電気的に接続される。また、電流制御用TFT4406のソースは電流供給線4416に電気的に接続され、ドレインはドレイン配線4417に電気的に接続される。また、ドレイン配線4417は点線で示される画素電極陽極4418に電気的に接続される。このとき、4419で示される領域には保持容量が形成される。保持容量4419は、電流供給線4416と電気的に接続された半導体膜4420、ゲート絶縁膜と同一層の絶縁膜図示せず及びゲート電極4407との間で形成される。また、ゲート電極4407、第1層間絶縁膜と同一の層図示せず及び電流供給線4416で形成される容量も保持容量として用いることが可能である。本実施例では、実施例8とは異なる画素構造を有したEL表示装置について説明する。説明には図26を用いる。なお、図25と同一の符号が付してある部分については実施例8の説明を参照すれば良い。図26では電流制御用TFT4501として図12のnチャネル型TFT1102と同一構造のTFTを用いる。勿論、電流制御用TFT4501のゲート電極4502はスイッチング用TFT4402のドレイン配線4405に電気的に接続されている。また、電流制御用TFT4501のドレイン配線4503は画素電極4504に電気的に接続されている。本実施例では、導電膜からなる画素電極4504がEL素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。画素電極4504の上にはEL層4505が形成される。なお、図26では一画素しか図示していないが、本実施例ではG緑に対応したEL層を蒸着法及び塗布法好ましくはスピンコーティング法により形成している。具体的には、電子注入層として20nm厚のフッ化リチウムLiF膜を設け、その上に発光層として70nm厚のPPVポリパラフェニレンビニレン膜を設けた積層構造としている。次に、EL層4505の上には透明導電膜からなる陽極4506が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。この陽極4506まで形成された時点でEL素子4507が完成する。なお、ここでいうEL素子4507は、画素電極陰極4504、EL層4505及び陽極4506で形成されたコンデンサを指す。EL素子に加える電圧が10V以上といった高電圧の場合には、電流制御用TFT4501においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制御用TFT4501として本発明の構造のnチャネル型TFTを用いることは有効である。また、本実施例の電流制御用TFT4501はゲート電極4502とLDD領域4509との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図25A、Bに示した保持容量4419と同等の機能を持たせることも可能である。特に、EL表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。なお、EL素子に加える電圧が10V以下、好ましくは5V以下となった場合、上記ホットキャリア効果による劣化はさほど問題とならなくなるため、図26においてLDD領域4509を省略した構造のnチャネル型TFTを用いても良い。本実施例では、実施例8もしくは実施例9に示したEL表示装置の画素部に用いることができる画素構造の例を図27A~Cに示す。なお、本実施例において、4601はスイッチング用TFT4602のソース配線、4603はスイッチング用TFT4602のゲート配線、4604は電流制御用TFT、4605はコンデンサ、4606、4608は電流供給線、4607はEL素子とする。図27Aは、二つの画素間で電流供給線4606を共通とした場合の例である。即ち、二つの画素が電流供給線4606を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。また、図27Bは、電流供給線4608をゲート配線4603と平行に設けた場合の例である。なお、図27Bでは電流供給線4608とゲート配線4603とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線4608とゲート配線4603とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。また、図27Cは、図27Bの構造と同様に電流供給線4608をゲート配線4603a、4603bと平行に設け、さらに、二つの画素を電流供給線4608を中心に線対称となるように形成する点に特徴がある。また、電流供給線4608をゲート配線4603のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。本実施例では、本発明を実施したEL表示装置の画素構造の例を図28A、Bに示す。なお、本実施例において、4701はスイッチング用TFT4702のソース配線、4703はスイッチング用TFT4702のゲート配線、4704は電流制御用TFT、4705はコンデンサ省略することも可能、4706は電流供給線、、4707は電源制御用TFT、4709は電源制御用ゲート配線、4708はEL素子とする。電源制御用TFT4707の動作については特願平11-341272号を参照すると良い。また、本実施例では電源制御用TFT4707を電流制御用TFT4704とEL素子4708との間に設けているが、電源制御用TFT4707とEL素子4708との間に電流制御用TFT4704が設けられた構造としても良い。また、電源制御用TFT4707は電流制御用TFT4704と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。また、図28Aは、二つの画素間で電流供給線4706を共通とした場合の例である。即ち、二つの画素が電流供給線4706を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。また、図28Bは、ゲート配線4703と平行に電流供給線4710を設け、ソース配線4701と平行に電源制御用ゲート配線4711を設けた場合の例である。なお、図28Bでは電流供給線4710とゲート配線4703とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線4710とゲート配線4703とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。本実施例では、本発明を実施したEL表示装置の画素構造の例を図29A、Bに示す。なお、本実施例において、4801はスイッチング用TFT4802のソース配線、4803はスイッチング用TFT4802のゲート配線、4804は電流制御用TFT、4805はコンデンサ省略することも可能、4806は電流供給線、、4807は消去用TFT、4808は消去用ゲート配線、4809はEL素子とする。消去用TFT4807の動作については特願平11-338786号を参照すると良い。消去用TFT4807のドレインは電流制御用TFT4804のゲートに接続され、電流制御用TFT4804のゲート電圧を強制的に変化させることができるようになっている。なお、消去用TFT4807はnチャネル型TFTとしてもpチャネル型TFTとしても良いが、オフ電流を小さくできるようにスイッチング用TFT4802と同一構造とすることが好ましい。また、図29Aは、二つの画素間で電流供給線4806を共通とした場合の例である。即ち、二つの画素が電流供給線4806を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。また、図29Bは、ゲート配線4803と平行に電流供給線4810を設け、ソース配線4801と平行に消去用ゲート配線4811を設けた場合の例である。なお、図29Bでは電流供給線4810とゲート配線4803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線4810とゲート配線4803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。また、本発明を実施したEL表示装置は画素内にいくつのTFTを設けた構造としても良い。例えば、四つ乃至六つまたはそれ以上のTFTを設けても構わない。本発明はEL表示装置の画素構造に限定されずに実施することが可能である。"