基準電圧を生成する電圧生成回路と、アナログ入力電圧と、前記基準電圧との電位差を比較する第1比較回路と、前記アナログ入力電圧を保持し、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ入力電圧から予め設定された第1電圧を減算した第1出力電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ入力電圧に予め設定された第2電圧を加算した第2出力電圧を出力するサンプルホールド回路と、前記アナログ入力電圧が前記基準電圧より高い場合、前記第1出力電圧と前記第1電圧とを加算した電圧に相当する第1デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第2出力電圧から前記第2電圧を減算した電圧に相当する第2デジタル出力信号を出力する変換回路とを具備するアナログ/デジタル変換装置。請求項1に記載のアナログ/デジタル変換装置であって、前記サンプルホールド回路は、前記アナログ入力電圧を前記第2デジタル出力信号へ変換するための変換開始を表す変換信号に基づいて、保持している前記アナログ入力電圧を前記第1出力電圧又は前記第2出力電圧へ変換し、前記変換回路は、前記変換信号に基づいて、前記第1出力電圧又は前記第2出力電圧を前記第2デジタル出力信号に変換するアナログ/デジタル変換装置。請求項2に記載のアナログ/デジタル変換装置であって、前記変換回路は、前記変換信号に基づいて、所定のデジタル信号を出力する逐次比較レジスタと、前記デジタル信号を表すアナログ電圧を生成するデジタル/アナログ変換回路と、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧から前記第1電圧を減算した第1比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧に前記第2電圧を加算した第2比較電圧を出力するアナログ演算回路と、前記第1出力電圧と前記第1比較電圧、又は、前記第2出力電圧と前記第2比較電圧とを比較し、比較結果を表す第3出力信号を出力する第2比較回路とを備え、前記逐次比較レジスタは、前記第3出力信号と、前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第1デジタル出力信号又は前記第2デジタル出力信号を決定し、出力するアナログ/デジタル変換装置。請求項3に記載のアナログ/デジタル変換装置であって、前記アナログ演算回路は、前記アナログ電圧から前記第1電圧を減算した前記第1比較電圧を生成するアナログ減算器と、前記アナログ電圧と前記第2電圧とを加算した前記第2比較電圧を生成するアナログ加算器と、一方の端子が前記アナログ減算器に接続し、他方の端子が前記第2比較回路に接続する第1スイッチと、一方の端子が前記アナログ加算器に接続し、他方の端子が前記第2比較回路に接続する第2スイッチと、前記変換信号と、前記第1比較回路の比較結果とを入力し、前記アナログ入力電圧が前記基準電圧より高い場合、前記第1スイッチをオンに制御し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第2スイッチをオンに制御する論理回路とを備えるアナログ/デジタル変換装置。請求項2に記載のアナログ/デジタル変換装置であって、前記変換回路は、前記変換信号に基づいて、所定のデジタル信号を出力する逐次比較レジスタと、前記デジタル信号を表すアナログ電圧を生成するデジタル/アナログ変換回路と、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧と、前記第1出力電圧に前記第1電圧を加算した電圧との差分に、更に第1電源電圧と前記基準電圧との差分を加算した第1比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧と、前記第2出力電圧から前記第2電圧を減算した電圧との差分に、更に前記基準電圧と第2電源電圧の差分を加算した第2比較電圧を出力するアナログ演算回路と、前記第1電源電圧は前記基準電圧より高く、前記第2電源電圧は前記基準電圧より低く、前記第1比較電圧と前記基準電圧、又は、前記第2比較電圧と前記基準電圧とを比較し、比較結果を表す第3出力信号を出力する第3比較回路とを備え、前記逐次比較レジスタは、前記第3出力信号と、前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第1デジタル出力信号又は前記第2デジタル出力信号を決定し、出力するアナログ/デジタル変換装置。請求項2に記載のアナログ/デジタル変換装置であって、前記変換回路は、前記変換信号に基づいて、前記第1出力電圧又は前記第2出力電圧を、デジタル値の第3デジタル出力信号に変換する変換部と、前記アナログ入力電圧が前記基準電圧より高い場合、前記第3デジタル出力信号と前記第1電圧に相当するデジタル値とを加算した、前記アナログ入力電圧を表す前記第1デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第3デジタル出力信号から前記第2電圧に相当するデジタル値とを減算した、前記アナログ入力電圧を表す前記第2デジタル出力信号を出力するデジタル加減算器とを備えるアナログ/デジタル変換装置。請求項1乃至6の何れか一項に記載のアナログ/デジタル変換装置であって、前記サンプルホールド回路は、一方の端子に前記アナログ入力電圧が印加される第3スイッチと、一方の端子が前記第3スイッチの他方の端子と接続する第1コンデンサと、反転入力端子に前記第1コンデンサの他方の端子が接続し、非反転入力端子に前記基準電圧が印加され、出力端子が前記変換回路に接続するオペアンプと、一方の端子が前記第3スイッチの他方の端子、及び、前記第1コンデンサの一方の端子に接続し、他方の端子が前記出力端子に接続する第4スイッチと、一方の端子が前記反転入力端子、及び、前記第1コンデンサの他方の端子に接続し、他方の端子が前記出力端子に接続する第5スイッチと、一方の端子が前記第1コンデンサの他方の端子、前記第5スイッチの一方の端子、及び、前記反転入力端子に接続し、他方の端子に前記基準電圧と、前記基準電圧より高い第3電源電圧と、前記基準電圧より低い第4電源電圧とのうちの何れかが印加される第2コンデンサとを備え、前記アナログ入力電圧を保持するとき、前記第3スイッチ及び前記第5スイッチはオンに制御され、前記第4スイッチはオフに制御され、前記第2コンデンサの他方の端子は、前記基準電圧が印加され、前記第1出力電圧又は前記第2出力電圧を出力するとき、前記第3スイッチ及び前記第5スイッチはオフに制御され、前記第4スイッチはオンに制御され、前記第2コンデンサの他方の端子は、前記アナログ入力電圧が前記基準電圧より高い場合、前記第3電源電圧が印加され、前記アナログ入力電圧が前記基準電圧より低い場合、前記第4電源電圧が印加されるアナログ/デジタル変換装置。アナログ入力電圧を保持するステップと、前記アナログ入力電圧と、基準電圧との電位差を比較するステップと、前記比較するステップの比較結果に基づいて、前記アナログ入力電圧をデジタル出力信号に変換するステップとを具備し、前記変換するステップは、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ入力電圧から予め設定された第1電圧を減算した第1出力電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ入力電圧に予め設定された第2電圧を加算した第2出力電圧を出力するステップと、前記アナログ入力電圧が前記基準電圧より高い場合、前記第1出力電圧と前記第1電圧とを加算した電圧に相当する第1デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第2出力電圧から前記第2電圧を減算した電圧に相当する第2デジタル出力信号を出力するステップと、を備えるアナログ/デジタル変換方法。請求項8に記載のアナログ/デジタル変換方法であって、前記変換するステップは、前記アナログ入力電圧を前記デジタル出力信号へ変換するための変換開始を表す変換信号に基づいて、変換を実行するアナログ/デジタル変換方法。請求項9に記載のアナログ/デジタル変換方法であって、前記変換するステップは、前記変換信号に基づいて、所定のデジタル信号を出力するステップと、前記デジタル信号を表すアナログ電圧を生成するステップと、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧から前記第1電圧を減算した第1比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧に前記第2電圧を加算した第2比較電圧を出力するステップと、前記第1出力電圧と前記第1比較電圧、又は、前記第2出力電圧と前記第2比較電圧を比較して、比較結果を表す第3出力信号を出力するステップと、前記第3出力信号と前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第1デジタル出力信号又は前記第2デジタル出力信号を決定し、出力するステップとを備えるアナログ/デジタル変換方法。請求項10に記載のアナログ/デジタル変換方法であって、前記第1比較電圧又は前記第2比較電圧を出力するステップは、前記アナログ電圧から前記第1電圧を減算した前記第1比較電圧を生成するステップと、前記アナログ電圧と前記第2電圧とを加算した前記第2比較電圧を生成するステップと、前記変換信号と、前記比較するステップの比較結果とを入力し、前記アナログ入力電圧が前記基準電圧より高い場合、前記第1比較電圧が出力されるように制御し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第2比較電圧が出力されるように制御するステップとを備えるアナログ/デジタル変換方法。請求項9に記載のアナログ/デジタル変換方法であって、前記変換するステップは、前記変換信号に基づいて、所定のデジタル信号を出力するステップと、前記デジタル信号を表すアナログ電圧を生成するステップと、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧と、前記第1出力電圧に前記第1電圧を加算した電圧との差分に、更に第1電源電圧と前記基準電圧との差分を加算した第1比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧と、前記第2出力電圧から前記第2電圧を減算した電圧との差分に、更に前記基準電圧と第2電源電圧の差分を加算した第2比較電圧を出力するステップと、前記第1電源電圧は前記基準電圧より高く、前記第2電源電圧は前記基準電圧より低く、前記第1比較電圧と前記基準電圧、又は、前記第2比較電圧と前記基準電圧とを比較し、比較結果を表す第3出力信号を出力するステップと、前記第3出力信号と前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第1デジタル出力信号又は前記第2デジタル出力信号を決定し、出力するステップとを備えるアナログ/デジタル変換方法。請求項9に記載のアナログ/デジタル変換方法であって、前記変換するステップは、前記変換信号に基づいて、前記第1出力電圧又は前記第2出力電圧を、デジタル値の第3デジタル出力信号に変換するステップと、前記アナログ入力電圧が前記基準電圧より高い場合、前記第3デジタル出力信号と前記第1電圧に相当するデジタル値とを加算した、前記アナログ入力電圧を表す前記第1デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第3デジタル出力信号から前記第2電圧に相当するデジタル値とを減算した、前記アナログ入力電圧を表す前記第2デジタル出力信号を出力するステップとを備えるアナログ/デジタル変換方法。図1は、特許文献1のアナログ/デジタルコンバータにおける、コンバータセル200の回路図である。このコンバータセル200は、サンプルホールド回路210と、コンパレータ220と、容量D/Aコンバータ230とを備えている。ここで、サンプルホールド回路210は、アナログ入力信号Vinのサンプリングとホールドを行う回路であり、オペアンプ211とコンデンサC201とを有している。詳細には、オペアンプ211の非反転入力端がスイッチSW201を介してアナログ入力電圧Vinの入力端201aに接続され、出力端が反転入力端に帰還されている。そして、このオペアンプ211の非反転入力端とスイッチSW201との間にコンデンサC201が接続されている。また、このコンデンサC201は、スイッチSW202を介して容量D/Aコンバータ230の出力側に接続されている。コンパレータ220は、オペアンプ211からの出力電圧Vaサンプル電圧を、第1電圧Vrbと第2電圧Vrtとの平均電圧である基準電圧Vmと比較し、出力電圧Vaが基準電圧Vmよりも大きいときに、1のビットデータQを出力し、出力電圧Vaが基準電圧Vmよりも小さいときに、0のビットデータQを出力するように動作する。しかし、オペアンプには一般的に出力電圧範囲に制限があるため、特許文献1のサンプルホールド回路210では、オペアンプ211の動作用の低位側電源電圧や高位側電源電圧の付近を精度良くサンプリング及びホールドすることはできない。つまり、このようなコンバータセル200では、アナログ入力信号Vinの全ての入力電圧範囲を精度良くA/D変換することができない問題がある。回路構成の変更やトランジスタサイズの見直しにより、オペアンプ211の出力電圧範囲を広げることは可能ではある。しかし、それらに基づいて制限を完全になくすことは困難である。以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のアナログ/デジタル変換装置1は、基準電圧Vmを生成する電圧生成回路2と、アナログ入力電圧Vinと、基準電圧Vmとの電位差を比較する第1比較回路3と、アナログ入力電圧Vinを保持し、アナログ入力電圧Vinが基準電圧Vmより高い場合、アナログ入力電圧Vinから予め設定された第1電圧を減算した第1出力電圧Vaを出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、アナログ入力電圧Vinに予め設定された第2電圧を加算した第2出力電圧Vaを出力するサンプルホールド回路4と、アナログ入力電圧Vinが基準電圧Vmより高い場合、第1出力電圧Vaと第1電圧とを加算した電圧に相当する第1デジタル出力信号107、131を出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、第2出力電圧Vaから第2電圧を減算した電圧に相当する第2デジタル出力信号107、131を出力する変換回路5とを具備する。本発明のアナログ/デジタル変換方法は、アナログ入力電圧Vinを保持するステップと、アナログ入力電圧Vinと、基準電圧Vmとの電位差を比較するステップと、比較するステップの比較結果に基づいて、アナログ入力電圧Vinをデジタル出力信号107、131に変換するステップとを具備する。変換するステップは、アナログ入力電圧Vinが基準電圧Vmより高い場合、アナログ入力電圧Vinから予め設定された第1電圧を減算した第1出力電圧Vaを出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、アナログ入力電圧Vinに予め設定された第2電圧を加算した第2出力電圧Vaを出力するステップと、アナログ入力電圧Vinが基準電圧Vmより高い場合、第1出力電圧Vaと第1電圧とを加算した電圧に相当する第1デジタル出力信号107、131を出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、第2出力電圧Vaから第2電圧を減算した電圧に相当する第2デジタル出力信号107、131を出力するステップとを備える。本発明のアナログ/デジタル変換装置は、オペアンプの出力電圧範囲の制限に係らず、アナログ入力信号の全ての入力電圧範囲を精度良くデジタル信号に変換することができる。以下、添付図面を参照して本発明の実施の形態によるアナログ/デジタル変換装置を説明する。第1の実施の形態本発明の第1の実施の形態を説明する。図2は、本発明のアナログ/デジタル変換装置以降、A/D変換装置と称する1の構成を示すブロック図である。図2を参照すると、A/D変換装置1は、電圧生成回路2と、比較回路以降、コンパレータと称する3と、サンプルホールド回路4と、アナログ/デジタル変換回路以降、A/Dコンバータと称する5とを具備する。電圧生成回路2は基準電圧Vmの基準信号104を生成し、コンパレータ3、サンプルホールド回路4、及びA/Dコンバータ5に出力する。コンパレータ3は、非反転入力端子正側が端子13に接続し、反転入力端子負側が電圧生成回路2に接続し、出力端子がサンプルホールド回路4及びA/Dコンバータ5に接続する。コンパレータ3は、端子13を介してアナログ入力信号103のアナログ入力電圧Vinを非反転入力端子に入力し、基準電圧Vmを反転入力端子に入力する。コンパレータ3は、アナログ入力電圧Vinと基準電圧Vmとの電位差を比較し、比較の結果を表す比較結果105をサンプルホールド回路4及びA/Dコンバータ5に出力する。コンパレータ3は、アナログ入力電圧Vinが基準電圧Vmより高い場合、アナログ入力電圧Vinが基準電圧Vmより高いことを表す比較結果105以降、1の比較結果105と称するを出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、アナログ入力電圧Vinが基準電圧Vmより低いことを表す比較結果105以降、0の比較結果105と称するを出力する。サンプルホールド回路4は、電圧生成回路2、コンパレータ3、A/Dコンバータ5、端子11、端子12、及び端子13に接続する。サンプルホールド回路4は、アナログ入力信号103のアナログ入力電圧Vinをサンプリング及びホールドする。詳細には、サンプルホールド回路4は、端子12を介してサンプリングの実行を表すサンプリング信号102以降、1のサンプリング信号102と称する、又は、サンプリングの非実行を表すサンプリング信号102以降、0のサンプリング信号102と称するを受け取る。サンプルホールド回路4は、1のサンプリング信号102を受け取ると、端子13を介して受け取るアナログ入力信号103のアナログ入力電圧Vinをサンプリングする。サンプルホールド回路4は、0のサンプリング信号102を受け取ると、アナログ入力電圧Vinのサンプリングを終了し、受け取ったアナログ入力電圧Vinを保持するホールド。更に、サンプルホールド回路4は、アナログ入力電圧Vinが基準電圧Vmより高い場合、保持しているアナログ入力電圧Vinから予め設定された所定の第1電圧を減算した電圧Vaの出力信号106を出力し、アナログ入力電圧Vinが基準電圧Vmより低い場合、保持しているアナログ入力電圧Vinに予め設定された所定の第2電圧を加算した電圧Vaの出力信号106を出力する。詳細には、サンプルホールド回路4は、サンプリング終了後に、端子11を介してアナログ入力電圧Vinをデジタル出力信号107へ変換するための変換開始を表す変換信号101以降、1の変換信号101と称するを受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、サンプリングしたアナログ入力電圧Vinから所定の第1電圧を減算した電圧Vaの出力信号106を出力する変換。一方、サンプルホールド回路4は、サンプリング終了後に、1の変換信号101を受け取り、更に、0の比較結果105を受け取ると、サンプリングしたアナログ入力電圧Vinに所定の第2電圧を加算した電圧Vaの出力信号106を出力する変換。A/Dコンバータ5は、電圧生成回路2、コンパレータ3、サンプルホールド回路4、端子10、端子11、及び端子14に接続する。A/Dコンバータ5は、アナログ入力電圧Vinが基準電圧Vmより高い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、出力信号106の電圧Vaと第1電圧とを加算した電圧に相当するデジタル出力信号107を生成変換し、出力する。また、A/Dコンバータ5は、アナログ入力電圧Vinが基準電圧Vmより低い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、出力信号106の電圧Vaから第2電圧を減算した電圧に相当するデジタル出力信号107を生成変換し、出力する。即ち、A/Dコンバータ5は、サンプルホールド回路4でアナログ入力電圧Vinに加減算された第1電圧又は第2電圧を除いて、アナログ入力信号103のアナログ入力電圧Vinを、nビットのデジタル出力信号107として端子14を介して出力する。図3は、サンプルホールド回路4の回路図である。図3を参照すると、サンプルホールド回路4は、論理回路41と、論理回路42と、オペアンプ43と、スイッチSW1、スイッチSW2、スイッチSW3、スイッチSW4、スイッチSW5、スイッチSW6、コンデンサC1、及び、コンデンサC2を備える。ここでは、主に接続関係を説明し、詳細な動作は後述する。論理回路41は、変換信号101と比較結果105とを入力し、その出力でスイッチSW3のオン/オフを制御する。論理回路42は、変換信号101と、比較結果105の反転信号とを入力し、その出力でスイッチSW4のオン/オフを制御する。オペアンプ43は、反転入力端子負側がノード46を介してコンデンサC1、コンデンサC2、及び、スイッチSW6に接続し、非反転入力端子正側が基準電圧Vmの基準信号104を生成する電圧生成回路2に接続し、出力端子がノード48を介してスイッチSW5、スイッチSW6、及びA/Dコンバータ5に接続する。オペアンプ43の非反転入力端子には、基準電圧Vmが印加される。スイッチSW1は、一方の端子が端子13に接続し、他方の端子がノード45を介してコンデンサC1及びスイッチSW5に接続する。つまり、スイッチSW1の一方の端子には、アナログ入力電圧Vinが印加される。スイッチSW1は、サンプリング信号102に基づいてオン/オフが制御される。スイッチSW2は、一方の端子が基準電圧Vmの基準信号104を生成する電圧生成回路2に接続し、他方の端子がノード47を介してコンデンサC2に接続する。スイッチSW2は、サンプリング信号102に基づいてオン/オフが制御される。スイッチSW3は、一方の端子が基準電圧Vmよりも高い電源電圧Vddの入力端子に接続し、他方の端子がノード47を介してコンデンサC2に接続する。スイッチSW3は、論理回路41に基づいてオン/オフが制御される。尚、電源電圧Vddは、オペアンプ43の動作用の高位側電源電圧図示略と同じであることが好ましいが、異なるものでもよい。スイッチSW4は、一方の端子が基準電圧Vmよりも低いGND電圧の入力端子に接続し、他方の端子がノード47を介してコンデンサC2に接続する。スイッチSW4は、論理回路42に基づいてオン/オフが制御される。尚、GND電圧は、オペアンプ43の動作用の低位側電源電圧図示略と同じであることが好ましいが、異なるものでもよい。スイッチSW5は、一方の端子がノード45を介してスイッチSW1及びコンデンサC1に接続し、他方の端子がノード48を介してオペアンプ43の出力端子に接続する。スイッチSW5は、変換信号101に基づいてオン/オフが制御される。スイッチSW6は、一方の端子がノード46を介してオペアンプ43の反転入力端子、コンデンサC1、及びコンデンサC2に接続し、他方の端子がノード48を介してオペアンプ43の出力端子に接続する。スイッチSW6は、サンプリング信号102に基づいてオン/オフが制御される。コンデンサC1は、一方の端子がノード45を介してスイッチSW1及びスイッチSW5に接続され、他方の端子がノード46を介してコンデンサC2、スイッチSW6、及びオペアンプ43の反転入力端子に接続される。コンデンサC2は、一方の端子がノード46を介してコンデンサC1、スイッチSW6、及び、オペアンプ43の反転入力端子に接続し、他方の端子がスイッチSW2、スイッチSW3、スイッチSW4と接続する。つまり、コンデンサC2の他方の端子には、基準電圧Vmと、電源電圧Vddと、GND電圧との何れかが印加される。図4は、A/Dコンバータ5の回路図である。図4を参照すると、A/Dコンバータ5は、逐次比較レジスタ51と、デジタル/アナログ変換回路以降、D/Aコンバータと称する52と、アナログ演算回路53と、比較回路以降、コンパレータと称する54とを備える。逐次比較レジスタ51は、クロック信号100、変換信号101、及び、コンパレータ54の出力信号113を入力する。逐次比較レジスタ51は、2分木探査手法などの方法に基づいて、アナログ入力信号103のアナログ入力電圧Vinに相当するnビットのデジタル出力信号107を決定し、出力する。詳細には、逐次比較レジスタ51は、変換開始を表す1の変換信号101を受け取ると、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52に出力する。その後、逐次比較レジスタ51は、コンパレータ54の出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定し、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52に出力する。このようにして、逐次比較レジスタ51は、nビットのデジタル信号110の各ビットを順々に決定していき、最終的に、逐次比較レジスタ51は、アナログ入力電圧Vinを表すnビットのデジタル出力信号107を出力する。D/Aコンバータ52は、逐次比較レジスタ51のデジタル信号110をアナログに変換した、電圧Vcのアナログ信号111を生成する。D/Aコンバータ52は、アナログ信号111をアナログ演算回路53に出力する。アナログ演算回路53は、1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、アナログ信号111の電圧Vcから第1電圧を減算した電圧Vdの比較信号112をコンパレータ54に出力する。第1電圧は、サンプルホールド回路4が、アナログ入力電圧Vinから減算した所定の第1電圧である。一方、アナログ演算回路53は、1の変換信号101を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、アナログ信号111の電圧Vcと第2電圧とを加算した電圧Vdの比較信号112をコンパレータ54に出力する。第2電圧は、サンプルホールド回路4が、アナログ入力電圧Vinに加算した所定の第2電圧である。アナログ演算回路53の詳細を説明すると、アナログ演算回路53は、論理回路55、論理回路56と、アナログ加算器57と、アナログ減算器58と、スイッチSW10と、スイッチSW11とを備える。論理回路55、56は、1の変換信号101と、1又は0の比較結果105とを入力し、アナログ入力電圧Vinが基準電圧Vmより高い場合、スイッチSW11をオンに制御し、アナログ入力電圧Vinが基準電圧Vmより低い場合、スイッチSW10をオンに制御する。詳細には、論理回路55は、変換信号101と、比較結果105の反転信号とを入力し、その出力でスイッチSW10のオン/オフを制御する。論理回路56は、変換信号101と、比較結果105とを入力し、その出力でスイッチSW11を制御する。アナログ加算器57は、D/Aコンバータ52のアナログ信号111を入力し、アナログ信号111の電圧Vcと第2電圧とを加算した、電圧Vdの比較信号112を生成する。アナログ加算器57は、基準電圧Vmも入力されており、基準電圧Vmに基づいて第2電圧を算出する。但し、アナログ加算器57は、基準電圧Vmを入力せず、予め第2電圧を保持するように構成されていてもよい。アナログ加算器57は、スイッチSW10がオンのとき、電圧Vdの比較信号112をコンパレータ54の非反転入力端子に出力する。アナログ減算器58は、D/Aコンバータ52のアナログ信号111を入力し、アナログ信号111の電圧Vcから第1電圧を減算した電圧Vdの比較信号112を生成する。アナログ減算器58は、基準電圧Vmも入力されており、基準電圧Vmに基づいて第1電圧を算出する。但し、アナログ減算器58は、基準電圧Vmを入力せず、予め第1電圧を保持するように構成されていてもよい。アナログ減算器58は、スイッチSW11がオンのとき、電圧Vdの比較信号112をコンパレータ54の非反転入力端子に出力する。スイッチSW10は、一方の端子がアナログ加算器57に接続し、他方の端子がノード61を介してコンパレータ54の非反転入力端子に接続する。スイッチSW10は、論理回路55に基づいてオン/オフが制御される。スイッチSW11は、一方の端子がアナログ減算器58に接続し、他方の端子がノード61を介してコンパレータ54の非反転入力端子に接続する。スイッチSW11は、論理回路56に基づいてオン/オフが制御される。コンパレータ54は、非反転入力端子がノード61を介してアナログ演算回路53に接続し、反転入力端子がサンプルホールド回路4に接続する。コンパレータ54は、比較信号112の電圧Vdと、出力信号106の電圧Vaとを入力する。コンパレータ54は、出力信号106の電圧Vaと、比較信号112の電圧Vdとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51に出力する。前述したように、比較信号112の電圧Vdは、アナログ信号111の電圧Vcから、アナログ入力信号103のアナログ入力電圧Vinから減算された第1電圧分が同様に減算された電圧、又は、アナログ信号111の電圧Vcに、アナログ入力電圧Vinに加算された第2電圧分が同様に加算された電圧である。従って、コンパレータ54は、D/Aコンバータ52のアナログ信号111の電圧Vcと、アナログ入力信号103のアナログ入力電圧Vinとを比較していることになる。図5は、本発明の第1の実施の形態によるアナログ/デジタル変換装置1のアナログ/デジタル変換方法を示したフローチャートである。図6は、本発明の第1の実施の形態によるアナログデジタル変換装置1のアナログデジタル変換方法を示すタイミングチャートである。図5及び図6を参照しながら、本発明によるアナログ/デジタル変換方法を説明する。ステップS01図6の時刻t1:A/D変換装置1は、端子10を介してクロック信号100を受け取り、端子11を介して変換を開始しないことを表す0の変換信号101を受け取り、端子12を介してサンプリングの非実行を表す0のサンプリング信号102を受け取り、端子13を介してアナログ入力電圧Vinのアナログ入力信号103を受け取る。サンプルホールド回路4は、0のサンプリング信号102に基づいて、スイッチSW1、スイッチSW2、及びスイッチSW6をオフに制御し、0の変換信号101に基づいてスイッチSW5をオフに制御する。更に、サンプルホールド回路4の論理回路41は、0の変換信号101に基づいて、スイッチSW3をオフに制御し、論理回路42は、0の変換信号101に基づいて、スイッチSW4をオフに制御する。A/Dコンバータ5の逐次比較レジスタ51は、0の変換信号101に基づいて待機中である。ステップS02図6の時刻t2:A/D変換装置1は、サンプリングの実行を表す1のサンプリング信号102を受け取る。サンプルホールド回路4は、1のサンプリング信号102を受け取ると、端子13を介して受け取るアナログ入力信号103のアナログ入力電圧Vinのサンプリングを開始する。詳細には、サンプルホールド回路4は、1のサンプリング信号102に基づいて、スイッチSW1、スイッチSW2、及びスイッチSW6をオンに制御する。尚、スイッチSW3、スイッチSW4、スイッチSW5は、オフのままである。尚、電圧Vbは、ノード45の電圧を表している。コンデンサC1は、ノード45に接続する一方の端子にアナログ入力電圧Vinが印加され、ノード46に接続する他方の端子に基準電圧Vmが印加される。ここでは、オペアンプ43のゲインは十分高いものとする。従って、コンデンサC1の容量をC1として、コンデンサC1に蓄えられる電荷量をQ1とすると、Q1は式1で表される。Q1=C1×Vin-Vm式1コンデンサC2は、ノード46に接続する一方の端子と、ノード47に接続する他方の端子とに、基準電圧Vmが印加される。従って、コンデンサC2の容量をC2として、コンデンサC2に蓄えられる電荷量をQ2とすると、Q2は式2で表される。Q2=C2×Vm-Vm=0式2ステップS03図6の時刻t3:A/D変換装置1は、サンプリングの非実行を表す0のサンプリング信号102を受け取る。サンプルホールド回路4は、0のサンプリング信号102を受け取ると、端子13を介して受け取るアナログ入力信号103のアナログ入力電圧Vinのサンプリングを終了し、受け取ったアナログ入力電圧Vinを保持するホールド。詳細には、サンプルホールド回路4は、0のサンプリング信号102に基づいて、スイッチSW1、スイッチSW2、及びスイッチSW6をオンからオフに制御する。尚、スイッチSW3、スイッチSW4、スイッチSW5は、オフのままである。コンパレータ3は、アナログ入力電圧Vinと基準電圧Vmとの電位差を比較し、比較の結果を表す比較結果105をサンプルホールド回路4及びA/Dコンバータ5に出力する。図6の例では、コンパレータ3は、アナログ入力電圧Vinが基準電圧Vmより高いと判定し、アナログ入力電圧Vinが基準電圧Vmより高いことを表す1の比較結果105を出力する。ステップS04図6の時刻t4:A/D変換装置1は、変換開始を表す1の変換信号101を受け取り、A/D変換動作を開始する。ステップS05図6の時刻t4:サンプルホールド回路4は、アナログ入力電圧Vinが基準電圧Vmより高い場合、アナログ入力電圧Vinを低い側にシフトさせる。詳細には、サンプルホールド回路4は、サンプリング終了後に、1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、サンプリングしたアナログ入力電圧Vinから所定の第1電圧を減算した電圧Vaの出力信号106を出力する。図6の例では、サンプルホールド回路4は、1の変換信号101に基づいてスイッチSW5をオンに制御する。更に、アナログ入力電圧Vinは基準電圧Vmより高いため、サンプルホールド回路4の論理回路41は、1の変換信号101と、1の比較結果105とに基づいて、スイッチSW3をオンに制御する。ここで、スイッチSW6がオフ状態であるため、コンデンサC1及びコンデンサC2に蓄えられた電荷量のQ1及びQ2は保持される。コンデンサC1は、ノード45に接続する端子がノード48を介して電圧Vaの出力信号106に接続される。コンデンサC2は、ノード47に接続する端子がスイッチSW3を介して電源電圧Vddに接続される。従って、式3が成り立つ。尚、ここでもオペアンプ43のゲインは十分高いとしており、以降も同様である。Q1Q2=C1×Vin-Vm=C1×Va-VmC2×Vdd-Vm式3式3よりオペアンプ43の出力信号106の電圧Vaは式4で表される。Va=Vin-C2/C1×Vdd-Vm式4式4は、C2/C1×Vdd-Vmの電圧分、アナログ入力電圧Vinを低くシフトしたことを表している。即ち、この電圧分が第1電圧であって、第1電圧はコンデンサC1とコンデンサC2の容量比に基づいて決定される。ステップS06一方、サンプルホールド回路4は、アナログ入力電圧Vinが基準電圧Vmより低い場合、アナログ入力電圧Vinを高い側にシフトさせる。詳細には、サンプルホールド回路4は、サンプリング終了後に、1の変換信号101を受け取り、更に、0の比較結果105を受け取ると、サンプリングしたアナログ入力電圧Vinに所定の第2電圧を加算した電圧Vaの出力信号106を出力する。この場合、サンプルホールド回路4は、1の変換信号101に基づいてスイッチSW5をオンに制御する。更に、アナログ入力電圧Vinは基準電圧Vmより低いため、サンプルホールド回路4の論理回路42は、1の変換信号101と、0の比較結果105とに基づいて、スイッチSW4をオンに制御する。前述のステップS05と同様に、スイッチSW6がオフ状態であるため、コンデンサC1及びコンデンサC2に蓄えられた電荷量のQ1及びQ2は保持される。コンデンサC1は、ノード45に接続する端子がノード48を介して電圧Vaの出力信号106に接続される。コンデンサC2は、ノード47に接続する端子がスイッチSW4を介してGND電圧に接続される。従って、式5が成り立つ。Q1Q2=C1×Vin-Vm=C1×Va-VmC2×0-Vm式5式5よりオペアンプ43の出力信号106の電圧Vaは式6で表される。Va=VinC2/C1×Vm式6式6は、C2/C1×Vmの電圧分、アナログ入力電圧Vinを高くシフトしたことを表している。即ち、この電圧分が第2電圧であって、第2電圧はコンデンサC1とコンデンサC2の容量比に基づいて決定される。図7Aは、オペアンプの入出力電圧特性を示す図である。入力電圧範囲として低電位側電源電圧から高電位側電源電圧までの全電源電圧範囲を与えると、オペアンプは低位側電源電圧付近と高位側電源電圧付近は出力することができず、出力電圧範囲は図7Aに示したようになる。一方、本発明のサンプルホールド回路4は、アナログ入力電圧Vinが基準電圧Vmより高い場合には、式4に示したようにアナログ入力電圧VinをC2/C1×Vdd-Vmの電圧分低くシフトし、アナログ入力電圧Vinが基準電圧Vmより低い場合には、式6に示したようにアナログ入力電圧VinをC2/C1×Vmの電圧分高くシフトする。図7Bは、本発明のサンプルホールド回路4の入出力電圧特性を示す図である。図7Bに示すように、本発明のサンプルホールド回路4は、オペアンプの出力電圧範囲の制限を受けずに出力できる効果を奏する。ステップS07図6の時刻t4~t6:A/Dコンバータ5は、アナログ入力電圧Vinが基準電圧Vmより高い場合、アナログ信号111の電圧Vcを低い側にシフトさせてA/D変換を行なう。詳細には、逐次比較レジスタ51は、1の変換信号101を受け取ると、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52に出力する。D/Aコンバータ52は、逐次比較レジスタ51のデジタル信号110をアナログに変換した、電圧Vcのアナログ信号111を生成する。D/Aコンバータ52は、アナログ信号111をアナログ演算回路53に出力する。アナログ演算回路53は、1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、アナログ信号111の電圧Vcから第1電圧を減算した電圧Vdの比較信号112をコンパレータ54に出力する。つまり、A/Dコンバータ5は、アナログ信号111の電圧Vcを低い側にシフトさせてA/D変換を行なう。アナログ演算回路53の詳細を説明する。論理回路55は、1の変換信号101と、1の比較結果105の反転信号とに基づいて、スイッチSW10をオフに制御する。論理回路56は、1の変換信号101と、1の比較結果105とに基づいて、スイッチSW11をオンに制御する。アナログ加算器57は、D/Aコンバータ52のアナログ信号111を入力し、アナログ信号111の電圧Vcと第2電圧とを加算した電圧Vdの比較信号112を生成する。アナログ加算器57は、基準電圧Vmも入力されており、基準電圧Vmに基づいてC2/C1×Vmに相当する第2電圧を算出する。ここでは、アナログ加算器57は、スイッチSW10がオフであるため、電圧Vdの比較信号112をコンパレータ54の非反転入力端子に出力しない。アナログ減算器58は、D/Aコンバータ52のアナログ信号111を入力し、アナログ信号111の電圧Vcから第1電圧を減算した電圧Vdの比較信号112を生成する。アナログ減算器58は、基準電圧Vmも入力されており、基準電圧Vmに基づいてC2/C1×Vdd-Vmに相当する第1電圧を算出する。アナログ減算器58は、スイッチSW11がオンであるため、電圧Vdの比較信号112をコンパレータ54の非反転入力端子に出力する。コンパレータ54は、ノード61を介して比較信号112の電圧Vdを入力し、出力信号106の電圧Vaを入力する。コンパレータ54は、出力信号106の電圧Vaと、比較信号112の電圧Vdとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51に出力する。比較信号112の電圧Vdと、出力信号106の電圧Vaとは、共に第1電圧分が減算されたものである。従って、コンパレータ54は、D/Aコンバータ52のアナログ信号111の電圧Vcと、アナログ入力信号103のアナログ入力電圧Vinとを比較していることになる。逐次比較レジスタ51は、コンパレータ54の出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定する。逐次比較レジスタ51は、クロック信号100に基づいて、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52に出力する。以降も同様に、逐次比較レジスタ51は、nビットのデジタル信号110の各ビットを順々に決定していく。ステップS08:一方、A/Dコンバータ5は、アナログ入力電圧Vinが基準電圧Vmより低い場合、アナログ信号111の電圧Vcを低い側にシフトさせてA/D変換を行なう。詳細には、逐次比較レジスタ51は、1の変換信号101を受け取ると、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52に出力する。D/Aコンバータ52は、逐次比較レジスタ51のデジタル信号110をアナログに変換した、電圧Vcのアナログ信号111を生成する。D/Aコンバータ52は、アナログ信号111をアナログ演算回路53に出力する。アナログ演算回路53は、1の変換信号101を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、アナログ信号111の電圧Vcに第2電圧を加算した電圧Vdの比較信号112をコンパレータ54に出力する。つまり、A/Dコンバータ5は、アナログ信号111の電圧Vcを高い側にシフトさせてA/D変換を行なう。アナログ演算回路53の詳細を説明する。論理回路55は、1の変換信号101と、0の比較結果105の反転信号とに基づいて、スイッチSW10をオンに制御する。論理回路56は、1の変換信号101と、0の比較結果105とに基づいて、スイッチSW11をオフに制御する。アナログ加算器57は、スイッチSW10がオンであるため、アナログ信号111の電圧Vcと第2電圧とを加算した電圧Vdの比較信号112を、コンパレータ54の非反転入力端子に出力する。アナログ減算器58は、スイッチSW11がオフであるため、アナログ信号111の電圧Vcから第1電圧を減算した電圧Vdの比較信号112をコンパレータ54の非反転入力端子に出力しない。コンパレータ54は、ノード61を介して比較信号112の電圧Vdを入力し、出力信号106の電圧Vaを入力する。コンパレータ54は、出力信号106の電圧Vaと、比較信号112の電圧Vdとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51に出力する。比較信号112の電圧Vdと、出力信号106の電圧Vaとは、共に第2電圧分が加算されたものである。従って、コンパレータ54は、D/Aコンバータ52のアナログ信号111の電圧Vcと、アナログ入力信号103のアナログ入力電圧Vinとを比較していることになる。逐次比較レジスタ51は、コンパレータ54の出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定する。逐次比較レジスタ51は、クロック信号100に基づいて、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52に出力する。以降も同様に、逐次比較レジスタ51は、nビットのデジタル信号110の各ビットを順々に決定していく。ステップS09:逐次比較レジスタ51は、アナログ入力電圧Vinを表すnビットのデジタル出力信号107を、端子14を介して出力する。アナログ加算器57の加算量はC2/C1×Vmであり、アナログ減算器58の減残量はC2/C1×Vdd-Vmであるため、サンプルホールド回路4でシフトしたシフト量と同じとなり、アナログ入力電圧Vinはシフトも加減算もされずにそのままの電圧でA/D変換されたのと同じ結果となる。このように、A/Dコンバータ5は、アナログ入力電圧Vinが基準電圧Vmより高い場合、出力信号106の電圧Vaに第1電圧を加算した電圧に相当するデジタル出力信号107に変換し、アナログ入力電圧Vinが基準電圧Vmより低い場合、出力信号106の電圧Vaから第2電圧を減算した電圧に相当するデジタル出力信号107に変換する。図7Cは、A/D変換装置1の入出力特性を示す図である。このように、本発明のA/D変換装置1は、オペアンプの出力電圧範囲の制限を受けずにA/D変換することができる。以上のように、本発明のA/D変換装置1は、アナログ入力電圧Vinが基準電圧Vmよりも高い場合、サンプルホールド回路4でアナログ入力電圧Vinを低くシフトし、後段のA/Dコンバータ5にて変換の基準となるD/Aコンバータ52のアナログ信号111の電圧Vcを低い方にシフトさせることで最終的なデジタル出力信号107を出力している。一方、A/D変換装置1は、アナログ入力電圧Vinのレベルが基準電圧Vmよりも低い場合、サンプルホールド回路4でアナログ入力電圧Vinを高くシフトし、後段のA/Dコンバータ5にて変換の基準となるD/Aコンバータ52のアナログ信号111の電圧Vcを高い方にシフトさせることで最終的なデジタル出力信号107を出力している。その結果、本発明のA/D変換装置1は、サンプルホールド回路4で使用するオペアンプ43の出力電圧範囲の制限を受けずにA/D変換動作を行うことができ、低位側電源電圧から高位側電源電圧までの全電圧範囲において精度良くA/D変換動作を行うことができる。第2の実施の形態本発明の第2の実施の形態を説明する。第2の実施の形態のA/D変換装置は、A/Dコンバータの構成が第1の実施の形態と異なる。図8は、本発明の第2の実施の形態によるA/D変換装置1aの構成を示すブロック図である。図8を参照すると、A/D変換装置1aは、電圧生成回路2と、コンパレータ3と、サンプルホールド回路4と、A/Dコンバータ5aとを具備する。第1の実施の形態と同様の構成には、同じ符号を付して説明を省略する。A/Dコンバータ5aは、電圧生成回路2、コンパレータ3、サンプルホールド回路4、端子10、端子11、及び端子14に接続する。A/Dコンバータ5aは、第1の実施の形態のA/Dコンバータ5と同様に、アナログ入力電圧Vinが基準電圧Vmより高い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、出力信号106の電圧Vaと第1電圧とを加算した電圧に相当するデジタル出力信号107を生成し、出力する。また、A/Dコンバータ5aは、アナログ入力電圧Vinが基準電圧Vmより低い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、出力信号106の電圧Vaから第2電圧を減算した電圧に相当するデジタル出力信号107を生成し、出力する。即ち、A/Dコンバータ5aは、第1の実施の形態のA/Dコンバータ5と同様に、サンプルホールド回路4でアナログ入力電圧Vinに加減算された第1電圧又は第2電圧を除いて、アナログ入力信号103のアナログ入力電圧Vinを、nビットのデジタル出力信号107として端子14を介して出力する。図9は、A/Dコンバータ5aの回路図である。図9を参照すると、A/Dコンバータ5aは、逐次比較レジスタ51aと、D/Aコンバータ52aと、アナログ演算回路53aと、コンパレータ54aと、スイッチSW22と、スイッチSW30とを備える。逐次比較レジスタ51aは、クロック信号100、変換信号101、及び、コンパレータ54aの出力信号113を入力する。逐次比較レジスタ51aは、第1の実施の形態の逐次比較レジスタ51と同様に、アナログ入力信号103のアナログ入力電圧Vinに相当するnビットのデジタル出力信号107を決定し、出力する。詳細には、逐次比較レジスタ51aは、変換開始を表す1の変換信号101を受け取ると、出力信号106の電圧Vaのサンプリング実行を表すADサンプリング信号120以降、1のADサンプリング信号120と称する、又は、出力信号106の電圧Vaのサンプリング非実行を表すADサンプリング信号120以降、0のADサンプリング信号120と称するを、アナログ演算回路53a、スイッチSW22、及びスイッチSW30に出力する。ここでは、逐次比較レジスタ51aは、クロック信号100と変換信号101とに基づいて、所定の時間コンデンサC10、コンデンサC11の充電に必要な時間をカウントした後に、ADサンプリング信号120を1から0に変化させる。その後、逐次比較レジスタ51aは、AD変換開始を表すAD変換信号121以降、1のAD変換信号121と称するをアナログ演算回路53aに出力する。ここでは、逐次比較レジスタ51aは、AD変換信号121が0から1に変化するように制御する。そして、逐次比較レジスタ51aは、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52aに出力する。その後、逐次比較レジスタ51aは、コンパレータ54aの出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定し、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52aに出力する。このようにして、逐次比較レジスタ51aは、nビットのデジタル信号110の各ビットを順々に決定していき、最終的に、逐次比較レジスタ51aは、アナログ入力電圧Vinを表すnビットのデジタル出力信号107を出力する。D/Aコンバータ52aは、逐次比較レジスタ51aのデジタル信号110をアナログに変換した、電圧Vfのアナログ信号111を生成する。D/Aコンバータ52aは、アナログ信号111をアナログ演算回路53aに出力する。スイッチSW22は、一方の端子がノード84を介して基準電圧Vmの基準信号104を生成する電圧生成回路2に接続し、他方の端子がアナログ演算回路53aに接続する。スイッチSW22は、ADサンプリング信号120に基づいてオン/オフが制御される。スイッチSW30は、一方の端子がノード85を介してアナログ演算回路53aに接続し、他方の端子がノード86、84を介して基準電圧Vmの基準信号104を生成する電圧生成回路2に接続する。スイッチSW30は、ADサンプリング信号120に基づいてオン/オフが制御される。アナログ演算回路53aは、基準信号104、比較結果105、出力信号106、アナログ信号111、ADサンプリング信号120、AD変換信号121を入力し、比較信号122をコンパレータ54aに出力する。詳細には、アナログ演算回路53aは、1のADサンプリング信号120を受け取ると、出力信号106の電圧Vaをサンプリングし、0のADサンプリング信号120を受け取るとサンプリングした出力信号106の電圧Vaを保持する。その後、アナログ演算回路53aは、1のAD変換信号121を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、アナログ信号111の電圧Vfと、出力信号106の電圧Vaに第1電圧を加算した電圧との差分に、更に電源電圧Vddと基準電圧Vmとの差分を加算した、電圧Veの比較信号122をコンパレータ54aに出力する。第1電圧は、サンプルホールド回路4が、アナログ入力電圧Vinから減算した所定の第1電圧である。式で表すと式7として表すことができる。Ve=Vf-Va第1電圧Vdd-Vm7一方、アナログ演算回路53は、1のAD変換信号121を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、アナログ信号111の電圧Vfと、出力信号106の電圧Vaから第2電圧を減算した電圧との差分に、更に基準電圧VmとGND電圧の差分を加算した電圧Veの比較信号122をコンパレータ54aに出力する。第2電圧は、サンプルホールド回路4が、アナログ入力電圧Vinに加算した所定の第2電圧である。式で表すと式8として表すことができる。Ve=Vf-Va-第2電圧0-Vm8アナログ演算回路53aの詳細を説明すると、アナログ演算回路53aは、論理回路71、論理回路72、スイッチSW20、スイッチSW21、スイッチSW23、スイッチSW24、コンデンサC10、及びコンデンサC11を備える。論理回路71は、AD変換信号121と、比較結果105とを入力し、その出力でスイッチSW23のオン/オフを制御する。論理回路72は、AD変換信号121と、比較結果105の反転信号とを入力し、その出力でスイッチSW24のオン/オフを制御する。スイッチSW20は、一方の端子がサンプルホールド回路4に接続し、他方の端子がノード80を介してコンデンサC10に接続する。スイッチSW20は、ADサンプリング信号120に基づいてオン/オフが制御される。スイッチSW21は、一方の端子がD/Aコンバータ52aに接続し、他方の端子がノード80を介してコンデンサC10に接続する。スイッチSW21は、AD変換信号121に基づいてオン/オフが制御される。スイッチSW23は、一方の端子が基準電圧Vmよりも高い電源電圧Vddの入力端子に接続し、他方の端子がノード82を介してコンデンサC11に接続する。スイッチSW23は、論理回路71に基づいてオン/オフが制御される。尚、電源電圧Vddは、オペアンプ43の動作用の高位側電源電圧図示略と同じであることが好ましいが、異なるものでもよい。スイッチSW24は、一方の端子が基準電圧Vmよりも低いGND電圧の入力端子に接続し、他方の端子がノード83を介してコンデンサC11に接続する。スイッチSW24は、論理回路72に基づいてオン/オフが制御される。尚、GNDは、オペアンプ43の動作用の高位側電源電圧図示略と同じであることが好ましいが、異なるものでもよい。コンデンサC10は、一方の端子がノード80を介してスイッチSW20及びスイッチSW21に接続され、他方の端子がノード81、85を介してスイッチSW30及びコンパレータ54aの非反転入力端子に接続される。コンデンサC11は、一方の端子がノード82、83を介してスイッチSW22、スイッチSW23、及び、スイッチSW24に接続し、他方の端子がノード81、85を介してコンパレータ54aの非反転入力端子に接続する。コンパレータ54aは、非反転入力端子がノード85を介してアナログ演算回路53aに接続し、反転入力端子がノード86、84を介して基準電圧Vmの基準信号104を生成する電圧生成回路2に接続する。コンパレータ54aは、比較信号122の電圧Veと、基準電圧Vmとを入力する。コンパレータ54aは、比較信号122の電圧Veと、基準電圧Vmとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51aに出力する。前述したように、比較信号122の電圧Veは、アナログ信号111の電圧Vfと、出力信号106の電圧Vaに第1電圧又は第2電圧を加減算した電圧即ち、アナログ入力電圧Vinそのものである。従って、コンパレータ54aは、D/Aコンバータ52aのアナログ信号111の電圧Vfと、アナログ入力信号103のアナログ入力電圧Vinとを比較していることになる。図10は、本発明の第2の実施の形態によるアナログ/デジタル変換装置1aのアナログ/デジタル変換方法を示したフローチャートである。図11は、本発明の第2の実施の形態によるアナログデジタル変換装置1aのアナログデジタル変換方法を示すタイミングチャートである。図10及び図11を参照しながら、本発明によるアナログ/デジタル変換方法を説明する。尚、ステップS11からステップS16は、第1の実施の形態のステップS01からステップS06と同様であるため説明を省略する。ステップS17図11の時刻t4~t6:A/Dコンバータ5aは、アナログ入力電圧Vinが基準電圧Vmより高い場合、出力信号106の電圧Vaを高い側にシフトさせてA/D変換を行なう。詳細には、図11の時刻t4において、逐次比較レジスタ51aは、1の変換信号101を受け取ると、1のADサンプリング信号120をアナログ演算回路53a、スイッチSW22、及びスイッチSW30に出力する。スイッチSW22と、スイッチSW30とは、オンに制御される。アナログ演算回路53aでは、1のADサンプリング信号120に基づいて、スイッチSW20がオンに制御される。尚、AD変換信号121が0であるため、スイッチSW21、スイッチSW23、スイッチSW24はオフ状態である。コンデンサC10は、ノード80に接続する一方の端子に出力信号106の電圧Vaが印加され、ノード81に接続する他方の端子に基準電圧Vmが印加される。コンデンサC10の容量をC10として、コンデンサC10に蓄えられる電荷量をQ10とすると、Q10は式9で表される。Q10=C10×Va-Vm式9コンデンサC11は、ノード83、82に接続する一方の端子と、ノード81に接続する他方の端子とに、基準電圧Vmが印加される。従って、コンデンサC11の容量をC11として、コンデンサC11に蓄えられる電荷量をQ11とすると、Q11は式10で表される。Q11=C11×Vm-Vm=0式10逐次比較レジスタ51aは、クロック信号100に基づいて、所定の時間コンデンサC10、コンデンサC11の充電に必要な時間をカウントした後に、ADサンプリング信号120を1から0に変化させる。図11の時刻t5において、逐次比較レジスタ51aは、0のADサンプリング信号120をアナログ演算回路53a、スイッチSW22、及びスイッチSW30に出力する。スイッチSW22と、スイッチSW30とは、オフに制御される。アナログ演算回路53aでは、0のADサンプリング信号120に基づいて、スイッチSW20がオフに制御される。尚、AD変換信号121が0であるため、スイッチSW21、スイッチSW23、スイッチSW24はオフ状態のままである。このとき、コンデンサC10は電荷量のQ10を保持し、コンデンサC11は電荷量のQ11を保持する。図11の時刻t6において、逐次比較レジスタ51aは、AD変換開始を表す1のAD変換信号121をアナログ演算回路53aに出力する。アナログ演算回路53aでは、1のAD変換信号121に基づいて、スイッチSW21がオンに制御される。論理回路71は、1のAD変換信号121と、1の比較結果105とに基づいて、スイッチSW23をオンに制御する。論理回路72は、1の変換信号101と、1の比較結果105とに基づいて、スイッチSW24をオフに制御する。また、逐次比較レジスタ51aは、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52aに出力する。D/Aコンバータ52aは、逐次比較レジスタ51aのデジタル信号110をアナログに変換した、電圧Vfのアナログ信号111を生成する。D/Aコンバータ52aは、アナログ信号111をアナログ演算回路53aに出力する。アナログ演算回路53aは、1のAD変換信号121を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、アナログ信号111の電圧Vfと、出力信号106の電圧Vaに第1電圧を加算した電圧との差分に、更に電源電圧Vddと基準電圧Vmとの差分を加算した、電圧Veの比較信号122をコンパレータ54aに出力する。詳細には、電荷量のQ10とQ11との合計は保持されるため、式11が成り立つ。Q10Q11=C10×Va-Vm=C10×Vf-VeC11×Vdd-Ve式11式11より、コンパレータ54aの非反転入力端子に入力される比較信号122の電圧Veは、Ve=C10/C10C11×Vf-VaC10×VmC11×Vdd/C10C11式12となる。これは、コンデンサC11がない場合に比べて、C11/C10C11×Vdd-Vm式13の電圧分、出力信号106の電圧Vaを高くシフトしたことを表し、出力信号106の電圧Vaを高い側にシフトさせてA/D変換を行なうことを意味する。式13で表される電圧シフト量をC2/C1×Vdd-Vmと等しく設定することで、サンプルホールド回路4でシフトした量を逆方向にシフトすることができ、アナログ入力電圧Vinは電圧シフトをされずにそのままの電圧でA/D変換されたのと同じ結果となる。コンパレータ54aは、ノード85を介して比較信号122の電圧Veを入力し、ノード86を介して基準信号104の基準電圧Vmを入力する。コンパレータ54aは、比較信号122の電圧Veと、基準電圧Vmとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51aに出力する。比較信号122の電圧Veは、アナログ信号111の電圧Vfと、出力信号106の電圧Vaに第1電圧を加算した電圧即ち、アナログ入力電圧Vinそのものである。従って、コンパレータ54aは、D/Aコンバータ52aのアナログ信号111の電圧Vfと、アナログ入力信号103のアナログ入力電圧Vinとを比較している。逐次比較レジスタ51aは、コンパレータ54aの出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定する。逐次比較レジスタ51aは、クロック信号100に基づいて、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52aに出力する。以降も同様に、逐次比較レジスタ51aは、nビットのデジタル信号110の各ビットを順々に決定していく。ステップS18:一方、A/Dコンバータ5aは、アナログ入力電圧Vinが基準電圧Vmより低い場合、出力信号106の電圧Vaを低い側にシフトさせてA/D変換を行なう。詳細には、逐次比較レジスタ51aは、1の変換信号101を受け取ると、1のADサンプリング信号120をアナログ演算回路53a、スイッチSW22、及びスイッチSW30に出力する。ここでは、前述のステップS17と同様に、コンデンサC10に電荷量のQ10が蓄えられ、コンデンサC11に電荷量のQ11が蓄えられる。その後、逐次比較レジスタ51aは、0のADサンプリング信号120をアナログ演算回路53a、スイッチSW22、及びスイッチSW30に出力する。アナログ演算回路53aでは、0のADサンプリング信号120に基づいて、スイッチSW20がオフに制御される。尚、AD変換信号121が0であるため、スイッチSW21、スイッチSW23、スイッチSW24はオフ状態のままである。このとき、コンデンサC10は電荷量のQ10を保持し、コンデンサC11は電荷量のQ11を保持する。次に、逐次比較レジスタ51aは、AD変換開始を表す1のAD変換信号121をアナログ演算回路53aに出力する。アナログ演算回路53aでは、1のAD変換信号121に基づいて、スイッチSW21がオンに制御される。論理回路71は、1のAD変換信号121と、0の比較結果105とに基づいて、スイッチSW23をオフに制御する。論理回路72は、1の変換信号101と、0の比較結果105とに基づいて、スイッチSW24をオンに制御する。また、逐次比較レジスタ51aは、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52aに出力する。D/Aコンバータ52aは、逐次比較レジスタ51aのデジタル信号110をアナログに変換した、電圧Vfのアナログ信号111を生成する。D/Aコンバータ52aは、アナログ信号111をアナログ演算回路53aに出力する。アナログ演算回路53aは、1のAD変換信号121を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、アナログ信号111の電圧Vfと、出力信号106の電圧Vaから第2電圧を減算した電圧との差分に、更に基準電圧VmとGND電圧の差分を加算した電圧Veの比較信号122をコンパレータ54aに出力する。詳細には、電荷量のQ10とQ11との合計は保持されるため、式14が成り立つ。Q10Q11=C10×Va-Vm=C10×Vf-VeC11×0-Ve式14式14より、コンパレータ54aの非反転入力端子に入力される比較信号122の電圧Veは、Ve=C10/C10C11×Vf-VaC10×Vm/C10C11式15となる。これは、コンデンサC11がない場合に比べて、-C11/C10C11×Vm式16の電圧分、出力信号106の電圧Vaを低くシフトしたことを表し、出力信号106の電圧Vaを低い側にシフトさせてA/D変換を行なうことを意味する。式16で表される電圧シフト量をC2/C1×Vmと等しく設定することで、サンプルホールド回路4でシフトした量を逆方向にシフトすることができ、アナログ入力電圧Vinは電圧シフトをされずにそのままの電圧でA/D変換されたのと同じ結果となる。コンパレータ54aは、ノード85を介して比較信号122の電圧Veを入力し、ノード86を介して基準信号104の基準電圧Vmを入力する。コンパレータ54aは、比較信号122の電圧Veと、基準電圧Vmとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51aに出力する。比較信号122の電圧Veは、アナログ信号111の電圧Vfと、出力信号106の電圧Vaから第2電圧を減算した電圧即ち、アナログ入力電圧Vinそのものである。従って、コンパレータ54aは、D/Aコンバータ52aのアナログ信号111の電圧Vfと、アナログ入力信号103のアナログ入力電圧Vinとを比較している。逐次比較レジスタ51aは、コンパレータ54aの出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定する。逐次比較レジスタ51aは、クロック信号100に基づいて、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52aに出力する。以降も同様に、逐次比較レジスタ51aは、nビットのデジタル信号110の各ビットを順々に決定していく。ステップS19:逐次比較レジスタ51aは、アナログ入力電圧Vinを表すnビットのデジタル出力信号107を、端子14を介して出力する。このように、A/Dコンバータ5aは、アナログ入力電圧Vinが基準電圧Vmより高い場合、出力信号106の電圧Vaに第1電圧を加算した電圧に相当するデジタル出力信号107に変換し、アナログ入力電圧Vinが基準電圧Vmより低い場合、出力信号106の電圧Vaから第2電圧を減算した電圧に相当するデジタル出力信号107に変換する。A/D変換装置1aの入出力特性は、図7Cと同様である。このように、本発明のA/D変換装置1aは、オペアンプの出力電圧範囲の制限を受けずにA/D変換することができる。以上のように、本発明の第2の実施の形態のA/D変換装置1aは、第1の実施の形態のA/D変換装置1と同様に、オペアンプの出力電圧範囲の制限を受けずにA/D変換できる効果を奏している。第2の実施の形態のA/D変換装置1aは、A/Dコンバータ5aのコンパレータ54aに基準電圧Vmが入力されるため、第1の実施の形態よりも回路設計が行ないやすい効果を奏している。第3の実施の形態本発明の第3の実施の形態を説明する。第3の実施の形態のA/D変換装置は、A/Dコンバータの構成が第1、第2の実施の形態と異なる。図12は、本発明の第3の実施の形態によるA/D変換装置1bの構成を示すブロック図である。図12を参照すると、A/D変換装置1bは、電圧生成回路2と、コンパレータ3と、サンプルホールド回路4と、A/Dコンバータ5bとを具備する。第1の実施の形態と同様の構成には、同じ符号を付して説明を省略する。A/Dコンバータ5bは、電圧生成回路2、コンパレータ3、サンプルホールド回路4、端子10、端子11、及び端子14に接続する。A/Dコンバータ5bは、第1、第2の実施の形態と同様に、アナログ入力電圧Vinが基準電圧Vmより高い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から1の比較結果105を受け取ると、出力信号106の電圧Vaと第1電圧とを加算した電圧に相当するデジタル出力信号131を生成し、出力する。また、A/Dコンバータ5bは、アナログ入力電圧Vinが基準電圧Vmより低い場合、つまり、端子11を介して1の変換信号101を受け取り、更に、コンパレータ3から0の比較結果105を受け取ると、出力信号106の電圧Vaから第2電圧を減算した電圧に相当するデジタル出力信号131を生成し、出力する。即ち、A/Dコンバータ5bは、サンプルホールド回路4でアナログ入力電圧Vinに加減算された第1電圧又は第2電圧を除いて、アナログ入力信号103のアナログ入力電圧Vinを、nビットのデジタル出力信号131として端子14を介して出力する。図13は、A/Dコンバータ5bの回路図である。図13を参照すると、A/Dコンバータ5bは、変換部50と、デジタル加減算器90とを備える。変換部50は、出力信号106の電圧Vaをデジタル値のデジタル出力信号130に変換する。変換部50は、逐次比較レジスタ51bと、D/Aコンバータ52bと、コンパレータ54bとを備える。逐次比較レジスタ51bは、クロック信号100、変換信号101、及び、コンパレータ54bの出力信号113を入力する。逐次比較レジスタ51bは、出力信号106の電圧Vaに相当するnビットのデジタル出力信号130を決定し、出力する。詳細には、逐次比較レジスタ51bは、変換開始を表す1の変換信号101を受け取ると、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52bに出力する。その後、逐次比較レジスタ51bは、コンパレータ54bの出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定し、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52bに出力する。このようにして、逐次比較レジスタ51bは、nビットのデジタル信号110の各ビットを順々に決定していき、出力信号106の電圧Vaを表すnビットのデジタル出力信号130を出力する。D/Aコンバータ52bは、逐次比較レジスタ51bのデジタル信号110をアナログに変換した、電圧Vgのアナログ信号111を生成する。D/Aコンバータ52bは、アナログ信号111をアナログ演算回路53aに出力する。コンパレータ54bは、非反転入力端子がD/Aコンバータ52bに接続し、反転入力端子が電圧Vaの出力信号106を生成するサンプルホールド回路4に接続する。コンパレータ54bは、アナログ信号111の電圧Vgと、出力信号106の電圧Vaとを入力する。コンパレータ54bは、アナログ信号111の電圧Vgと、出力信号106の電圧Vaとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51bに出力する。デジタル加減算器90は、出力信号106の電圧VaをA/D変換したデジタル出力信号130と、コンパレータ3からの比較結果105とを入力する。デジタル加減算器90は、コンパレータ3から1の比較結果105を受け取ると、デジタル出力信号130とデジタル値で表した第1電圧とを加算した、デジタル出力信号131を出力する。第1電圧は、サンプルホールド回路4が、アナログ入力電圧Vinから減算した所定の第1電圧である。一方、デジタル加減算器90は、コンパレータ3から0の比較結果105を受け取ると、デジタル出力信号130からデジタル値で表した第2電圧を減算した、デジタル出力信号131を出力する。第2電圧は、サンプルホールド回路4が、アナログ入力電圧Vinに加算した所定の第2電圧である。デジタル加減算器90は、第1電圧及び第2電圧のデジタル値を予め保持している。図14は、本発明の第3の実施の形態によるアナログ/デジタル変換装置1bのアナログ/デジタル変換方法を示したフローチャートである。図14を参照して、本発明によるアナログ/デジタル変換方法を説明する。尚、ステップS21からステップS26は、第1の実施の形態のステップS01からステップS06と同様であるため説明を省略する。ステップS27:A/Dコンバータ5bは、出力信号106の電圧VaのA/D変換を行なう。詳細には、逐次比較レジスタ51bは、1の変換信号101を受け取ると、クロック信号100に基づいて、所定のnビットのデジタル信号110をD/Aコンバータ52bに出力する。D/Aコンバータ52bは、逐次比較レジスタ51bのデジタル信号110をアナログに変換した、電圧Vgのアナログ信号111を生成する。D/Aコンバータ52bは、アナログ信号111をコンパレータ54bに出力する。コンパレータ54bは、アナログ信号111の電圧Vgと、出力信号106の電圧Vaとを入力する。コンパレータ54bは、アナログ信号111の電圧Vgと、出力信号106の電圧Vaとの電位差を比較し、比較の結果を表す出力信号113を逐次比較レジスタ51bに出力する。逐次比較レジスタ51bは、コンパレータ54bの出力信号113に基づいて出力済みのnビットのうちの1ビットの値を決定する。逐次比較レジスタ51bは、クロック信号100に基づいて、決定したビットを含む新たなnビットのデジタル信号110をD/Aコンバータ52bに出力する。以降も同様に、逐次比較レジスタ51aは、nビットのデジタル信号110の各ビットを順々に決定していく。逐次比較レジスタ51bは、出力信号106の電圧Vaを表すnビットのデジタル出力信号130を、デジタル加減算器90に出力する。ステップS28:デジタル加減算器90は、出力信号106の電圧VaをA/D変換したデジタル出力信号130と、コンパレータ3からの比較結果105とを入力する。デジタル加減算器90は、コンパレータ3から1の比較結果105を受け取ると、デジタル出力信号130とデジタル値で表した第1電圧とを加算する。ステップS29:一方、A/Dコンバータ5bが、コンパレータ3から0の比較結果105を受け取る場合を説明する。ステップS29は、ステップS27と同様である。つまり、逐次比較レジスタ51bは、出力信号106の電圧Vaを表すnビットのデジタル出力信号130を、デジタル加減算器90に出力する。ステップS30:デジタル加減算器90は、出力信号106の電圧VaをA/D変換したデジタル出力信号130と、コンパレータ3からの比較結果105とを入力する。デジタル加減算器90は、コンパレータ3から1の比較結果105を受け取ると、デジタル出力信号130からデジタル値で表した第2電圧を減算する。ステップS31:デジタル加減算器90は、アナログ入力信号103のアナログ入力電圧Vinに相当するnビットのデジタル出力信号131を出力する。以上のように、本発明の第3の実施の形態のA/D変換装置1bは、第1、第2の実施の形態のA/D変換装置1、1aと同様に、オペアンプの出力電圧範囲の制限を受けずにA/D変換できる効果を奏している。第3の実施の形態のA/D変換装置1bは、A/Dコンバータ5bがデジタル値で加減算処理しているため、アナログ値で演算処理するよりも製造時の素子のばらつきに基づいた影響を受けにくい効果を奏している。