上面に第1凹部、第2凹部、第3凹部、及び第4凹部がそれぞれ形成された基板と、前記第1凹部に設けられ、入力端子電極と電気的に接続された第1インダクタ下部電極と、少なくとも一部が前記第2凹部に設けられ、接地電極と電気的に接続された第1コンデンサ下部電極と、少なくとも一部が前記第3凹部に設けられ、前記接地電極と電気的に接続された第2コンデンサ下部電極と、前記第4凹部に設けられ、出力端子電極と電気的に接続された第2インダクタ下部電極と、前記基板上に形成された誘電体層と、前記誘電体層上に、前記第1インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第1コンデンサ下部電極と対向するように形成された第1上部電極と、前記誘電体層上に、前記第2インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第2コンデンサ下部電極と対向するように形成された第2上部電極と、を備える積層型共振器。前記第1凹部、第2凹部、第3凹部、及び第4凹部のそれぞれの底面から延伸して前記基板を貫通するビアホールを有し、当該ビアホールのそれぞれに設けられたビアホール電極によって、前記接地電極と前記第1及び第2コンデンサ下部電極、前記入力端子電極と前記第1インダクタ下部電極、並びに、前記出力端子電極と前記第2インダクタ下部電極が互いに電気的に接続される請求項1に記載の積層型共振器。前記第1インダクタ下部電極と電気的に接続され、前記第1凹部内の前記第1上部電極の少なくとも一部と対向する位置に設けられた第3コンデンサ下部電極と、前記第2インダクタ下部電極と電気的に接続され、前記第4凹部内の前記第2上部電極の少なくとも一部と対向する位置に設けられた第4コンデンサ下部電極と、をさらに備える請求項1又は2に記載の積層型共振器。上面に第1凹部及び第2凹部が形成された基板と、前記第1凹部に設けられ、入力端子電極及び出力端子電極と電気的に接続されたインダクタ下部電極と、前記第2凹部に設けられ、接地電極と電気的に接続されたコンデンサ下部電極と、前記基板上に形成された誘電体層と、前記誘電体層上に、前記インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記コンデンサ下部電極と対向するように形成された上部電極と、を備える積層型共振器。基板を準備する工程と、前記基板の上面に第1凹部、第2凹部、第3凹部、及び第4凹部をそれぞれ形成する工程と、前記第1凹部に入力端子電極と電気的に接続された第1インダクタ下部電極を形成する工程と、前記第2凹部に接地電極と電気的に接続された第1コンデンサ下部電極を形成する工程と、前記第3凹部に前記接地電極と電気的に接続された第2コンデンサ下部電極を形成する工程と、前記第4凹部に出力端子電極と電気的に接続された第2インダクタ下部電極を形成する工程と、前記基板上に誘電体層を形成する工程と、前記誘電体層上に、前記第1インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第1コンデンサ下部電極と対向するように第1上部電極を形成する工程と、前記誘電体層上に、前記第2インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第2コンデンサ下部電極と対向するように第2上部電極を形成する工程と、を備える積層型共振器の製造方法。しかしながら、特許文献1の積層型共振器においては、Q値を向上させるためにインダクタの配線パターンを3層以上の誘電体層に亘って積層しているので、共振器の積層方向への大型化が避けられない。本発明の様々な実施形態によって、小型で低損失の改良された積層型共振器を提供する。本発明のその他の課題は、本明細書及び添付図面の記載等から理解される。本発明の一実施態様に係る積層型共振器は、上面に第1凹部、第2凹部、第3凹部、及び第4凹部がそれぞれ形成された基板と、前記第1凹部に設けられ、入力端子電極と電気的に接続された第1インダクタ下部電極と、少なくとも一部が前記第2凹部に設けられ、接地電極と電気的に接続された第1コンデンサ下部電極と、少なくとも一部が前記第3凹部に設けられ、前記接地電極と電気的に接続された第2コンデンサ下部電極と、前記第4凹部に設けられ、出力端子電極と電気的に接続された第2インダクタ下部電極と、前記基板上に形成された誘電体層と、前記誘電体層上に、前記第1インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第1コンデンサ下部電極と対向するように形成された第1上部電極と、前記誘電体層上に、前記第2インダクタ下部電極に電気的に接続されるとともに、少なくとも一部分が前記第2コンデンサ下部電極と対向するように形成された第2上部電極と、を備える。本発明の様々な実施態様によって、小型で低損失の改良された積層型共振器が提供される。本発明の様々な実施形態について添付図面を参照して説明する。図1は本発明の一実施形態に係る積層型共振器の全体構成を模式的に表す斜視図、図2は本発明の一実施形態に係る積層型共振器を模式的に表す分解斜視図、図3は本発明の一実施形態に係る積層型共振器をIII-III線に沿って切断した面を模式的に示す断面図である。図1~図3は、本発明の一実施形態に係る積層型共振器の構成を模式的に示すものであり、その寸法、特に図3の断面図に示される積層方向の厚みは必ずしも正確に図示されていない点に留意されたい。本発明の一実施形態に係る積層型共振器は、例えば携帯電話やスマートフォンなどの高性能の携帯型電子機器に搭載され、バンドパスフィルタとして用いられる。図1に示すように、本発明の一実施形態に係る積層型共振器10は、ほぼ直方体の形状に形成されており、その底面には、入力端子電極12、出力端子電極14、接地電極16がそれぞれ配置されている。積層型共振器10は、概ね100~1000μm程度の高さ積層方向の厚みを有し、一実施形態においては、例えば500μm程度の高さを有する。積層型共振器10の寸法は、本明細書において説明するものに限られず、用途に応じて様々な変更を行うことが可能である。入力端子電極12、出力端子電極14、接地電極16は、例えばCu、Au、Ag又はこれらの合金を主成分として形成される。入力端子電極12、出力端子電極14、接地電極16の表面は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt又はこれらの合金によってめっきされてもよい。図2及び図3に示されるように、積層型共振器10は、下部保護膜18、基板20、絶縁体層22、誘電体層24、及び上部保護膜26をこの順に積層して構成される。また、積層型共振器10には、後述する各種の内部電極が埋め込まれ、これらの内部電極同士を電気的に接続することによってバンドパスフィルタ等の様々な回路が実現される。基板20は、Si、SiO2、Al2O3等の半導体やポリイミド等の樹脂からなり、その膜厚が例えば400μmとなるように形成される。基板20の材料や膜厚は本明細書で明示するものには限定されず、用途に応じて様々な材料を用いて様々な寸法に形成される。基板20の上面には、図4に示すように、インダクタ下部電極32を収容する凹部52、第1コンデンサ下部電極35の一部電極34を収容する凹部54、第2コンデンサ下部電極37の一部電極36を収容する凹部56、インダクタ下部電極38を収容する凹部58がそれぞれ形成されている。インダクタ下部電極32の一方の端部の上面には後述する電極40が設けられ、インダクタ下部電極38の一方の端部の上面には後述する電極42が設けられる。インダクタ下部電極32の電極40の下方に位置する部分をコンデンサ電極部32aと称し、インダクタ下部電極38の電極40の下方に位置する部分をコンデンサ電極部38aと称する。コンデンサ電極部32aは、電極40とともに第3コンデンサ下部電極45を構成し、コンデンサ電極部38aは電極42とともに第4コンデンサ下部電極47を構成する。また、この基板20には、凹部52、54、56、58のそれぞれの底面から下方に向かって延伸し、基板20を貫通するビアホール51-1~51-4が形成されている。このように基板20に形成される凹部凹部52、54、56、58等はトレンチと呼ばれることがある。基板20の下面には、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなる下部保護膜18が形成されている。下部保護膜18のビアホール51-1~51-4と接続される位置には4つの貫通孔60-1~60-4が設けられている。ビアホール51-1~51-4及び貫通孔60-1~60-4によって画定される空間には、Cu等からなるビアホール電極30-1~30-4がそれぞれ埋め込まれている。下部保護膜18の下面には、入力端子電極12、出力端子電極14、及び接地電極16が取り付けられている。入力端子電極12は、左端のビアホール電極30-1と電気的に接続され、出力端子電極14は右端のビアホール電極30-4と電気的に接続され、接地電極16は中央にある一組のビアホール電極30-2、30-3と電気的に接続される。したがって、入力端子電極12はビアホール電極30-1を介してインダクタ下部電極32に電気的に接続され、出力端子電極14はビアホール電極30-4を介してインダクタ下部電極38に電気的に接続され、接地電極16はビアホール電極30-2、30-3を介して電極34、36にそれぞれ電気的に接続される。基板20の上面には、上述のように、凹部52、54、56、58が形成されており、これらの凹部に、インダクタ下部電極32、電極34、電極36、インダクタ下部電極38がそれぞれ埋め込まれている。一実施形態において、インダクタ下部電極32、38及び電極34、36は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、例えばこれらの合金をめっきにより凹部に52、54、56、58に埋め込むことによって形成される。このように、本発明の一実施形態に係る内部電極例えば、インダクタ下部電極32、38及び電極34、36は、基板20に凹部を設け、この凹部を例えば電解めっき法により金属で充填することによって形成される。このように基板に形成した凹部を金属で充填して内部電極を設けることにより、高アスペクト比を実現するとともに、積層方向への厚肉化を抑制することができる。基板20の上面には、ポリイミド等の樹脂、SiO2、SiN、金属酸化物等からなる絶縁体層22が形成されている。絶縁体層22の厚さは概ね3~10μmほどであるがこれらには限定されない。一実施形態においては、絶縁体層22のインダクタ下部電極32、38の一部と対向する位置に、一組の貫通孔62、64がそれぞれ形成され、電極34、36と対向する位置に、一組の貫通孔63、65がそれぞれ形成される。これらの貫通孔62、64には、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなる電極40、42がそれぞれ電解めっき法等により充填される。絶縁体層22の上面には、誘電体層24が形成される。また、貫通孔63、65には、同様の素材から成る電極41、43がそれぞれ電解めっき法等により充填される。このようにして、電極34と電極41とにより第1コンデンサ下部電極35が構成され、電極36と電極43とにより第2コンデンサ下部電極37が構成される。また、電極40とコンデンサ電極部32aとにより第3コンデンサ下部電極45が構成され、電極42とコンデンサ電極部38aとにより第4コンデンサ下部電極47が構成される。誘電体層24は、弁金属Al、Ta、Nb、Ti、Zr、Hf、Zn、W、Sb等の酸化物、樹脂、ガラス、セラミックス、アルミナ、SiO2、SiN等からなり、その厚さは概ね0.1~0.5μmである。誘電体層24の材料や膜厚は本明細書で明示するものに限定されない。絶縁体層22のインダクタ下部電極32、38の一つの長辺と対向する位置に貫通孔66、68が形成され、誘電体層24の貫通孔66、68と対向する位置に貫通孔70、72が形成される。この貫通孔66、70によって画定される凹部及び貫通孔68、72によって画定される凹部には、インダクタ引き出し電極44、46が埋め込まれる。一実施形態において、インダクタ引き出し電極44、46は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金を電解めっき法等により貫通孔66、70及び貫通孔68、72にそれぞれ充填することで形成される。かかる構成によって、インダクタ引き出し電極44、46は、インダクタ下部電極32、38とそれぞれ電気的に接続される。誘電体層24の上面には、上部電極48、50が設けられる。一実施形態において、上部電極48、50は、Cu、Ni、Co、Cr、Ag、Au、Pd、Fe、Sn、Pt等の金属又はこれらの合金からなり、その膜厚が概ね5~50μmとなるように形成される。上部電極48は、インダクタ引き出し電極44に電気的に接続されるとともに、少なくともその一部分が電極41と対向するように形成される。一実施形態においては、上部電極48の少なくとも一部分が電極40と対向するように形成される。上部電極48は、電極40、41の両方と対向するように配置されてもよい。また、上部電極50は、インダクタ引き出し電極46に電気的に接続されるとともに、少なくともその一部分が電極43と対向するように形成される。一実施形態においては、上部電極50の少なくとも一部分が電極42と対向するように形成される。上部電極50は、電極42、43の両方と対向するように配置されてもよい。かかる構成により、上部電極48は、インダクタ下部電極32とインダクタを構成するとともに、第1コンデンサ下部電極35、第3コンデンサ下部電極45とそれぞれコンデンサを構成する。また、上部電極50は、インダクタ下部電極38とインダクタを構成するとともに、第2コンデンサ下部電極37、第4コンデンサ下部電極47とそれぞれコンデンサを構成する。誘電体層24及び上部電極48、50の上面には、上部保護膜26が形成される。上部保護膜26は、ポリイミド等の樹脂、SiO2、SiN、又は金属酸化物等からなり、その膜厚が概ね5~100μmとなるように形成される。図5は、本発明の一実施形態に係る積層型共振器100の等価回路図を示す。図示の通り、この積層型共振器10は、入力端子102と接地端子106との間に接続される入力側共振回路108と、出力端子104と接地端子106との間に接続される出力側共振回路110とを備える。入力側共振回路108は、一方の電極が入力端子102に接続されたコンデンサC3と、このコンデンサC3と並列に接続されたインダクタR1と、コンデンサC3とインダクタR1との接続点と接地端子106との間に接続されたコンデンサC1とを含む。出力側共振回路110は、一方の電極が出力端子104に接続されたコンデンサC4と、このコンデンサC4と並列に接続されたインダクタR2と、コンデンサC4とインダクタR2との接続点と接地端子106との間に接続されたコンデンサC2とを含む。インダクタR1とインダクタR2とは、磁気結合度Mで接続されている。図1~図4に示された積層型共振器10において、互いに電気的に接続されたインダクタ下部電極32、インダクタ引き出し電極44、及び上部電極48がインダクタR1を構成する。同様に、互いに電気的に接続されたインダクタ下部電極38、インダクタ引き出し電極46、及び上部電極50がインダクタR2を構成する。また、第1コンデンサ下部電極35、誘電体層24、及び上部電極48の第1コンデンサ下部電極35と対向する部分がコンデンサC1を構成する。同様に、第2コンデンサ下部電極37、誘電体層24、及び上部電極50の第2コンデンサ下部電極37と対向する部分がコンデンサC2を構成する。さらに、第3コンデンサ下部電極45、誘電体層24、上部電極48のコンデンサ下部電極34と対向する部分がコンデンサC3を構成する。同様に、第4コンデンサ下部電極47、誘電体層24、及び上部電極50のコンデンサ下部電極36と対向する部分がコンデンサC4を構成する。図6は、図1~図5に示す積層型共振器10のQ値のシミュレーション結果を表すグラフである。図6のグラフの横軸はインダクタ下部電極32、38、コンデンサ下部電極34、36本明細書において下部電極と総称することがある。の厚みを表し、縦軸は試作した積層型共振器10を構成するインダクタ図5の等価回路におけるインダクタR1に相当のQ値を表す。シミュレータとして、Ansys社製のHFSSを用い、このシミュレータに、積層型共振器10の各構成要素、すなわち、下部保護膜18、基板20、絶縁体層22、誘電体層24、上部保護膜26、入力端子電極12、出力端子電極14、接地電極16、ビアホール電極30、電極40~43、インダクタ引き出し電極44、46、上部電極48、50のそれぞれの材質、及び、膜厚、長さ、幅等の寸法を入力し、基板20に埋め込まれる下部電極の厚みを10μmから50μmまで10μmずつ増加させ、それぞれの厚みにおけるQ値を算出した。このシミュレーション結果から、基板20に埋め込まれる下部電極の厚みが増加するにつれてインダクタのQ値が向上する傾向が確認された。図7は、本発明の一実施形態に係る積層型共振器の通過特性の測定値を示すグラフである。2.4GHzが通過帯域の中心周波数となるように設計された本発明の一実施形態に係る積層型共振器の通過特定を測定した。図7のグラフにおいて、横軸は周波数をGHz単位で表し、縦軸は入力端子電極12、出力端子電極14間の減衰特性を示すSパラメータS21の大きさをdB単位で表す。グラフ701~704は、下部電極の厚みが10μm、20μm、30μm、40μmのそれぞれの場合について測定された減衰特性を示す。測定には、Anritsu社製のベクトルネットワークアナライザを用いた。図7から明らかなように、下部電極の厚みの増加に従って通過特性が向上することが確認された。図8は、本発明の一実施形態に係る積層型共振器の作製工程を示す図である。図8を参照して、一実施形態に従った回路基板の製造方法を説明する。まず、図8aに示すように、基板20を準備する。そして、図8bに示すように、基板20の上面に、凹部52、54、56、58、及び、ビアホール51-1~51-4を、DeepRIEディープ反応性イオンエッチングやフォトリソグラフィ等の方式で形成する。凹部52、54、56、58、及び、ビアホール51-1~51-4が形成された基板20の表面に、熱酸化法等によりSiO2膜を作製してもよい。続いて、図8cに示すように、凹部52、54、56、58、及び、ビアホール51-1~51-4に、例えばCuをめっきにより埋め込み、ビアホール電極30-1~30-4、インダクタ下部電極32、38、及び、電極34、36を形成する。続いて、必要に応じ基板20の上面をCMP法等によりエッチングし、インダクタ下部電極32、38、及び、電極34、36が形成された部分を平坦化する。次に、図8dに示すように、基板20上に、SiO2やSiN等からなる絶縁体層22を形成する。絶縁体層22は、例えばCVD法により形成される。この絶縁体層22に、フォトリソグラフィやドライエッチング等により、図2に示すような貫通孔62~65、66、68を形成し、この形成された貫通孔62~65、66、68に、例えばめっきによりCuを埋め込んで電極40~43、及び、図2に示すようなインダクタ引き出し電極44、46をそれぞれ形成する。続いて、図8eに示すように、CVD法等により、絶縁体層22の上にSiN等からなる誘電体層24を形成する。そして、インダクタ引き出し電極44、46の上部を覆う誘電体層24の部分をフォトリソグラフィやドライエッチング等により選択的に除去し、図2に示される貫通孔70、72を形成する。次に、図8fに示すように、誘電体層24の上に、セミアディティブ法やダマシン法等により、Cu等からなる上部電極48、50を形成する。上部電極48は、インダクタ引き出し電極44に電気的に接続するように形成され、上部電極50は、インダクタ引き出し電極46に電気的に接続するように形成される。そして、この上部電極48、50が形成された誘電体層24上に、例えばスピンコート法等によりポリイミド等の上部保護膜26が形成される。続いて、図8gに示すように、基板20の下面に例えばスピンコート法等によりポリイミド等の樹脂からなる下部保護膜18を形成し、この下部保護膜18のビアホール電極30-1~30-4に対応する位置に、フォトリソグラフィやドライエッチング等によりビアホール電極30―1~30-4に至る、図2に示したような貫通孔60-1~60-4を形成する。この貫通孔に例えばCuをめっきにより埋め込み、入力端子電極12、出力端子電極14、及び接地電極16を形成する。この入力端子電極12、出力端子電極14、及び接地電極16は、NiやAuによりめっきされてもよい。以上により、本発明の一実施形態に係る積層型共振器10が作製される。本発明の実施形態は、以上明示的に述べた態様に限られず、それらの態様に様々な変更を加えることができる。例えば、本発明は、図5に示した以外の様々な共振回路に適用することができる。一例として、図9は、本発明の他の実施形態にかかる積層型共振器の等価回路を示す。図9の積層型共振器200は、入力端子202と出力端子204との接続点と接地端子206との間に、インダクタR3とコンデンサC5とを並列に接続して構成される。このような積層型共振器200は、積層型共振器100と同様に構成される。例えば、積層型共振器200においては、コンデンサC5の一方の電極を構成するコンデンサ下部電極とインダクタR3の一部を構成するインダクタ下部電極とが基板20に形成した凹部に埋め込まれる。このコンデンサ下部電極及びインダクタ下部電極は、互いに電気的に接続され、また、入力端子電極及び出力端子電極と接続される。また、基板20の上に形成された誘電体層24上に、当該インダクタ下部電極に電気的に接続されるとともに少なくとも一部分が当該コンデンサ下部電極と対向するように形成された上部電極が形成される。この上部電極は、さらに接地電極とも電気的に接続される。当業者に明らかなように、図9に示した例以外にも、様々な種類のLC共振回路に本発明を適用することができる。また、図8に示した製造方法は一例であり、図8に示された各工程は、様々な順序で実行することが可能である。また、一実施形態においては、図8に示した工程の一部または全部と共に、追加的な工程を実行してもよい。さらに他の実施形態では、一以上の工程が同時に実行されてもよい。したがって、図示した工程は、その性質上例示に過ぎず、限定的なものと解釈すべきではない。本明細書において説明された各層及び各電極の材質及び寸法はあくまで例示であり、本発明は明示された材質や寸法に限定されるものではない。また、本明細書においては、積層型共振器がバンドパスフィルタに応用される例を説明したが、本発明の積層型共振器は様々な用途に用いることができる。その他、本発明の趣旨を逸脱しない範囲で、上述した実施形態に対して様々な変更を行うことができる。