第1及び第2の端子と、前記第1及び第2の端子の間に結合された単極性静電放電ESDクランプと、を有する集積回路デバイスであって:前記単極性ESDクランプは:a基板;b前記基板内に形成された第1導電型の第1の半導体領域;c前記第1の半導体領域から離隔されて前記基板内に形成された前記第1導電型の第2の半導体領域;及びd前記第1及び第2の半導体領域を取り囲み且つ前記第1の半導体領域と前記第2の半導体領域とを分離するように前記基板内に形成された、前記第1導電型とは反対の第2導電型の第3の半導体領域;を有し、前記第1の半導体領域は、前記第1の端子に接続された前記第1導電型の第1のコンタクト領域と、前記第1の端子に接続された前記第2導電型の第2のコンタクト領域とを有し、且つ前記第2の半導体領域は、前記第2の端子に接続された前記第1導電型の第3のコンタクト領域を有し、前記第2の端子に接続された前記第2導電型の更なるコンタクト領域を有しない、集積回路デバイス。前記第1導電型はp型であり、前記第2導電型はn型である、請求項1に記載の集積回路デバイス。前記第1及び第2の半導体領域は各々、前記基板の表面に形成された高濃度ドープされたpウェルを有する、請求項1に記載の集積回路デバイス。前記第1及び第2の半導体領域は各々、比較的低濃度にドーピングされたp型エピタキシャル層内に形成された高濃度ドープされたpウェルを有する、請求項1に記載の集積回路デバイス。前記第3の半導体領域は、前記第1の半導体領域と前記第2の半導体領域とを分離するように前記基板の表面に形成された高濃度ドープされたn型ウェルを有する、請求項1に記載の集積回路デバイス。前記第3の半導体領域は、前記第1及び第2の半導体領域の下方に形成され且つ前記高濃度ドープされたn型ウェルとオーミックコンタクトした高濃度ドープされたn型埋込層を有する、請求項5に記載の集積回路デバイス。前記第3の半導体領域は、前記基板の表面に形成され且つ前記高濃度ドープされたn型ウェルとオーミックコンタクトしたnウェル領域を有し、前記nウェル領域は、前記第1の半導体領域と当該nウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第1の半導体領域から離隔されている、請求項5に記載の集積回路デバイス。前記第1の端子はグランド基準電位に電気的に結合され、前記第2の端子は、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合され、それにより、前記第1及び第2の端子の間に前記トリガー電圧値を上回る電圧が印加されると、該電圧に伴う電流が自動的に前記単極性ESDクランプを流れる、請求項1に記載の集積回路デバイス。前記第1の半導体領域は、前記第1及び第2のコンタクト領域の双方を収容するように比較的大きい第1の面積に形成され、前記第2の半導体領域は、前記第3のコンタクト領域のみを収容するように比較的小さい第2の面積に形成されている、請求項1に記載の集積回路デバイス。半導体デバイスを製造する方法であって:基板の表面に第1導電型の第1及び第2の領域を形成する工程であり、該第1及び第2の領域が、前記第1導電型と反対の第2導電型の半導体領域の少なくとも一部によって互いに離隔されるように、且つ該第1の領域が前記半導体領域の表面において該第2の領域より大きい面積を有するように、第1及び第2の領域を形成する工程;前記第1及び第2の領域の各々内に前記第1導電型の第1のコンタクト領域を形成する工程;前記第2の領域内には形成せずに、前記第1の領域内にのみ、前記第2導電型の第2のコンタクト領域を形成する工程;及び第1及び第2の端子を形成する工程であり、該第1の端子が、前記第1の領域内に形成された前記第1及び第2のコンタクト領域と電気的に接触し、且つ該第2の端子が、前記第2の領域内に形成された前記第1のコンタクト領域と電気的に接触するように、第1及び第2の端子を形成し、それにより、該第1及び第2の端子の間に結合された単極性静電放電ESDクランプを形成する工程;を有する方法。前記第1導電型はp型であり、前記第2導電型はn型である、請求項10に記載の方法。前記第1及び第2の領域を形成する工程は、前記基板の表面に第1及び第2のpウェルを形成することを有する、請求項10に記載の方法。前記第1及び第2の領域を形成する工程は、比較的低濃度にドーピングされたp型エピタキシャル層内に、高濃度ドープされたpウェルを形成することを有する、請求項10に記載の方法。前記第1及び第2の領域を形成する工程は、前記第1及び第2の領域を取り囲み且つ前記第1の領域と前記第2の領域とを分離するように、前記基板内に前記第2導電型の電気的にフローティングの半導体領域を形成することを有する、請求項10に記載の方法。前記電気的にフローティングの半導体領域を形成することは、前記第1の領域と前記第2の領域とを分離するように、前記基板の表面に、高濃度ドープされたn型ウェルを形成することを有する、請求項14に記載の方法。前記電気的にフローティングの半導体領域を形成することは、前記第1及び第2の領域の下方に、前記高濃度ドープされたn型ウェルとオーミックコンタクトさせて高濃度ドープされたn型埋込層を形成することを有する、請求項15に記載の方法。前記電気的にフローティングの半導体領域を形成することは、前記基板の表面に、前記高濃度ドープされたn型ウェルとオーミックコンタクトさせてnウェル領域を形成することを有し、前記nウェル領域は、前記第1の領域と当該nウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ、前記第1の領域から離隔される、請求項15に記載の方法。第1導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電ESD保護構造を設ける工程であり、前記ESD保護構造は:a前記第1導電型の第1のコンタクト領域と、前記第1導電型と反対の第2導電型の第2のコンタクト領域とが内部に形成された、前記第1導電型の第1の半導体領域であり、前記第1及び第2のコンタクト領域は、グランドにされた第1の端子に接続され、該第1の半導体領域は、前記第1及び第2のコンタクト領域を包含する大きさにされる、第1の半導体領域;b前記第2導電型のコンタクト領域を含むことなく前記第1導電型の第3のコンタクト領域が内部に形成された、前記第1導電型の第2の半導体領域であり、前記第3のコンタクト領域は第2の端子に接続され、該第2の半導体領域は、前記第3のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる、第2の半導体領域;c前記第1及び第2の半導体領域を取り囲み且つ前記第1の半導体領域と前記第2の半導体領域とを分離するように前記第1及び第2の半導体領域と連続した、電気的にフローティングの前記第2導電型の第3の半導体領域;を有する、ESD保護構造を設ける工程;及び前記第2の端子と前記集積回路のグランドにされた前記第1の端子との間に正の電圧を印加する工程;を有する方法。前記電圧は前記第1及び第2の端子の間のESDに起因する、請求項18に記載の方法。前記ESD保護構造は、前記第1及び第2の端子の間の前記電圧の大きさがトリガー値より大きくなるとスナップバック状態に入る、請求項18に記載の方法。前記正の電圧がトリガー値より大きい大きさを有することで、該電圧は、前記第2のコンタクト領域と前記第1の半導体領域と前記電気的にフローティングの第3の半導体領域とによって形成されるnpnトランジスタをターンオンさせるとともに、前記第2の半導体領域と前記電気的にフローティングの第3の半導体領域と前記第1の半導体領域とによって形成されるpnpトランジスタをターンオンさせ、それにより、実質的に前記第1及び第2の端子の間の電圧が前記トリガー値を上回るときにのみ、前記ESD保護構造を電流が流れることを可能にする、請求項18に記載の方法。他の重要なデバイス特性の劣化を伴うことなく技術上の問題を解決し得る、改善された高電圧保護回路及び製造プロセスが望まれる。従って、一態様において、コンパクトな構成をした下段及び上段の半導体領域によって形成されて単極性のESD電圧事象からの保護を提供するものとして、高電圧のバイポーラベースのESD保護デバイスが開示される。下段は、npnトランジスタのコレクタ及びpnpトランジスタのベースとして作用するn型の半導体領域又はウェル内に形成され、npnトランジスタのベース及びpnpトランジスタのコレクタとして作用するp型の領域又はウェルを含み、該p型の領域又はウェル内に、ともに第1の端子若しくはカソード端子に電気的に接続されるnpnトランジスタのエミッタとして作用するn型領域とベースのオーミックコンタクト用のp型領域とが形成される。上段は、npnトランジスタのコレクタ及びpnpトランジスタのベースとして作用する上記n型の半導体領域又はウェル内に別個に形成され、pnpトランジスタのエミッタとして作用するp型の領域又はウェルを含み、該p型の領域又はウェル内には、第2の端子若しくはアノード端子に電気的に接続されるp型領域のみが形成される。ESD保護デバイスの第1及び第2の端子がESD電圧にさらされると、該デバイスは、該デバイスを通る低インピーダンス経路を提供してESD電流を放電するよう、内在サイリスタをスナップバックモードに入らせるトリガーすることによって動作する。開示されるESD保護デバイスは、特に、非常に高いESD性能電流能力、ラッチアップ耐性、EMC耐性などに関して、低いオン抵抗RON、及び非常に小型のフットプリント設置面積を実現する単極性保護に関して最適化される。以下、添付の図面を参照して、本発明の様々な例示的な実施形態を詳細に説明する。以下の記載では様々な詳細事項が説明されるが、認識されるように、本発明はこれら特定の詳細事項を用いずに実施されてもよく、ここで説明する本発明には、例えば実装法ごとに異なるものとなるプロセス技術又は設計関連制約に対する適合性など、デバイス設計者の具体的な目的を達成するための実装に特有の数多くの決定が為され得る。そのような開発上の労力は複雑で時間のかかるものとなり得るが、この開示の恩恵を受ける当業者には通常の作業である。例えば、選択された態様は、本発明を限定すること又は不明瞭にすることを避けるため、デバイスの全ての機能又は幾何学構成を含んではいない半導体デバイスの簡易断面図を参照して説明される。そのような説明及び表現は、当業者が自身の業務の本質をその他の当業者に説明して伝えるために用いるものである。また、ここでは具体例に係る材料が説明されるが、当業者に認識されるように、類似した特性を有するその他の材料も、機能を損なうことなく代用されることができる。また、この詳細な説明の全体を通して、半導体構造を製造するために特定の材料が形成され、除去される。それら材料を形成あるいは除去するための具体的な手順が述べられていない場合、それらの層を適切な厚さで成長、堆積あるいはその他の方法で形成したり、除去したりする当業者に知られた従来技術が意図される。そのような詳細事項は、周知であり、本発明に係る製造又は使用の方法を当業者に教示するのに必要なことではない。図1は、BiCMOSプロセス技術を用いて基板103内に製造される対称的な下段ローステージ101及び上段トップステージ102を有する両極性ESD保護デバイス100の部分断面図である。pベース114が、p-n接合ジャンクション128を画成し且つn領域112及びp領域122を取り囲むようにnウェル116内に形成されている。その結果、pベース114はn領域112とnウェル116との間に配置されている。同様に、Pベース118が、p-n接合126を画成し且つp領域124及びn領域120を取り囲むようにnウェル116内に別個に形成されている。その結果、pベース118はn領域120とnウェル116との間に配置されている。アノード端子Aが、n領域112及びp領域122と電気的に接触するように形成されており、カソード端子Cが、n領域120及びp領域124と電気的に接触するように形成されている。得られた構造100は、その2つの端子A及びCの間に出現するESDパルスの極性を問わずに動作する。回路の機能を説明するため、図1は両極性ESD保護デバイス100の断面図に重ね合わせて回路図を示している。上段102において、n領域112、pベース114及びnウェル116は、それぞれ、npnバイポーラトランジスタ130のエミッタ、ベース及びコレクタの領域を形成している。同様に、下段101は、npnバイポーラトランジスタ150のエミッタ、ベース及びコレクタの領域をそれぞれ形成するn領域120、pベース118及びnウェル116を含んでいる。また、pnpバイポーラトランジスタ140が、ベース領域nウェル116と、電圧パルス又は電流パルスの極性に応じたエミッタ及びコレクタの領域pベース118及びpベース114とを含むように形成されている。抵抗132は、p領域122とnウェル116との間に配置されたpベース114の抵抗を表している。抵抗134は、トランジスタ140のベース領域及びトランジスタ130のコレクタ領域を横切って位置するnウェル領域116の抵抗を表し、抵抗136は、トランジスタ140のベース領域及びトランジスタ150のコレクタ領域を横切って位置するnウェル領域116の抵抗を表している。また、抵抗138は、p領域124とnウェル116との間に配置されたpベース118の抵抗を表している。認識されるように、ESD保護デバイス100は、第1及び第2の電圧基準例えば、Vdd及びVssの間に、A端子が第1の電圧基準例えば、Vddに接続され且つC端子が第2の電圧基準例えば、Vssに接続されるように回路及びESD保護デバイス100が並列接続されるときに、正及び負の双方の電圧パルス又は電流パルスから該回路を保護する両極性のESD保護を提供するよう動作する。端子Aと端子Cとの間に正の電圧パルス又は電流パルスが印加される端子Cに対して正の電圧が端子Aに印加される場合、pnpトランジスタ140及びnpnトランジスタ150がONになる一方で、npnトランジスタ130はOFFのままである。この場合、黒塗りの矢印142によって示されるように、pベース118がpnpトランジスタ140のコレクタ領域を形成し、nウェル116がpnpトランジスタ140のベース領域を形成し、pベース114がpnpトランジスタ140のエミッタ領域を形成する。逆に、端子Aと端子Cとの間に負の電圧パルス又は電流パルスが印加される場合、pnpトランジスタ140及びnpnトランジスタ130の双方がONになる一方で、npnトランジスタ150はOFFのままである。このモードでは、中空の矢印144によって示されるように、pベース114がpnpトランジスタ140のコレクタ領域を形成し、nウェル116がpnpトランジスタ140のベース領域を形成し、pベース118がpnpトランジスタ140のエミッタ領域を形成する。両極性ESD保護デバイス100は、非常に高いESDロバストネス堅牢性とオン状態での低い抵抗RONとを有するが、極性事象の一方のみと使用され且つ単極性ESD保護を一層小さいフットプリント設置面積で提供するように除去されることが可能なデバイス機能が存在している。例えば、上段102内のn領域112は、負あるいは逆の電圧パルスによってアクティブにされるときにnpnトランジスタ130のエミッタとして作用するが、その他の場合にはnpnトランジスタ130はOFFにされたままである。このことは、n領域112は正の電圧パルス又は電流パルスに対する保護には不要であることを意味する。従って、ここで図2の部分断面図を参照して、低いオン抵抗、縮小されたフットプリント、及び損なわれないESD性能を有する単極性ESD保護デバイス200を説明する。図示のように、単極性ESD保護デバイス200は、標準BiCMOSプロセス技術を用いてp型基板203内にnウェル216を形成して製造され得る。第1及び第2のpウェル214、218がnウェル216の別々の領域に形成され、第1及び第2のpウェル214、218の間及び周りにnウェル216が配置される。第1のpウェル214は、p-n接合228を画成するように形成され、p領域222を含んでいる。p領域222は、pウェル214が当該p領域222を取り囲んで配置されるように形成される。同様に、第2のpウェル218は、p-n接合226を画成するように形成され、p領域224及びn領域220を含んでいる。p領域224及びn領域220は、pウェル218が当該p領域224及びn領域220の間及び周りに配置されるように、pウェル218の別々の領域に形成される。第1のアノード端子Aが、p領域222と電気的に接触するように形成され、第2のカソード端子Cが、n領域220及びp領域224と電気的に接触するように形成される。下段201と上段202とは対称的でないので、ESD保護デバイス200は、その2つの端子A及びCの間に出現する正極性のESDパルス端子Cに対して正の電圧が端子Aに印加されるに対して保護を行うのみであるが、両極性ESD保護デバイス100と比較したときのサイズの節減を指し示す矢印204によって示されるように、より小さいフットプリントでそれを行う。回路の機能を説明するため、図2は単極性ESD保護デバイス200に重ね合わせて回路図を示している。上段202において、pウェル214及びnウェル216は、p-nダイオード230のp領域及びn領域を形成している。代替的に、pウェル214及びnウェル216は、pnpトランジスタ240後述のエミッタ領域及びベース領域を形成し、その場合、p-nダイオード230は別個に表される必要はない。下段201において、n領域220、pベース218及びnウェル216は、それぞれ、npnバイポーラトランジスタ250のエミッタ、ベース及びコレクタの領域をそれぞれ形成している。また、pnpバイポーラトランジスタ240が、ベース領域nウェル216と、エミッタ及びコレクタの領域pベース218及びpウェル214とを含むように形成されている。抵抗232は、p領域222とnウェル216との間に配置されたpウェル214の抵抗を表している。抵抗234は、トランジスタ240のベース領域及びダイオード230のn型領域を横切って位置するnウェル領域216の抵抗を表し、抵抗236は、トランジスタ240のベース領域及びトランジスタ250のコレクタ領域を横切って位置するnウェル領域216の抵抗を表している。また、抵抗238は、p領域224とnウェル216との間に配置されたpベース218の抵抗を表している。単極性ESD保護構造200の端子Aと端子Cとの間に、閾値電圧/電流要件を上回る正の電圧パルス又は電流パルスが印加される場合、pnpトランジスタ240及びnpnトランジスタ250はONになり、p-nダイオード230は導通する。このモードにおいて、ESDデバイスをターンオンさせるのに必要とされる正の閾値電圧は、pウェル218とnウェル216との間でのアバランシェ降伏によって制御され、その値は、追加のnウェルを含めてpウェル218とnウェル216との間の距離を短縮することによって調整可能である。故に、アクティブにされると、黒塗りの矢印242によって示されるように、pベース218がpnpトランジスタ240のコレクタ領域を形成し、nウェル216がpnpトランジスタ240のベース領域を形成し、pウェル214がpnpトランジスタ240のエミッタ領域を形成する。斯くして、ESD保護構造200の端子Aと端子Cとの間に正パルスが印加されるとき、トランジスタ240及び250がONになり、それにより、p-n-p-n領域214、216、218及び220によって定められるサイリスタ270がスナップバックモードに入らされるトリガーされる。続いて、図3を参照するに、2つの電圧端子例えば、Vdd及びVss間で被保護回路340と並列接続され、且つ単極性の保護に最適化された、面積効率の良い高電圧バイポーラベースESD保護デバイス300の部分断面図が示されている。様々な構造、ウェル及びレイヤ層領域が、直線及びコーナー角部領域を有する簡略化した形態で図示されているが、認識されるように、これら様々な構造、ウェル及びレイヤ領域の実際の形状は、簡略化した描写に必ずしも一致せず、使用される具体的な製造プロセスに依存することになる。例えば、様々なウェル領域は、その形成に使用されるイオン注入工程及び加熱工程を反映する曲線状のジャンクション形状を有し得る。図示したESD保護デバイス300は、P型の導電型及びN型の導電型を有する異なる半導体材料で形成される。P型材料では、ドーパント濃度は、低いドーパント濃度P-から、より高いドーパント濃度P、更に高いドーパント濃度P、最も高い部類のドーパント濃度Pまで様々である。同様に、N型材料のドーパント濃度は、低いドーパント濃度Nから、より高いドーパント濃度N、最も高い部類のドーパント濃度Nまで様々である。図示のように、ESD保護デバイス300は、如何なる所望のドーパント型及び/又はドーパント濃度も用いられ得るが、例えば所定のPドーピングレベル例えば、およそ1E15cm-3のp型基板層303など、第1導電型不純物を有する材料で形成された半導体基板の上に、あるいはその一部として形成され得る。認識されるように、基板303は、バルク半導体基板として形成されてもよいし、より十分に後述するように1つ以上の更なる半導体層及び/又はウェル領域がエピタキシャル半導体成長及び/又は選択ドーピング技術を用いて形成される半導体オンインシュレータSOI型基板として形成されてもよい。故に、本発明は如何なる特定の基板タイプにも限定されるものではない。製造されるデバイスの種類に応じて、半導体基板303は、バルクシリコン基板、単結晶シリコンドープされた、あるいはアンドープの、SOI基板、例えばSi、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、その他のIII/V族若しくはII/VI族化合物半導体又はこれらの組み合わせを含む何らかの半導体材料として、単独で、あるいはエピタキシャル層305例えば、p型エピ層と組み合わせて実現され得る。どのように形成されようと、基板303は、単独で、あるいはそれに形成された更なる層又は領域と組み合わさって、基板の最も上側の広がりを画成する上面309を有する。基板303/305内には、N埋込層NBL304と複数のn型シンカーウェル沈めウェル307とを含むアイソレーション分離構造が形成され得る。n型シンカーウェル307は、N埋込層304に達するのに十分な深さで基板303/305の上部に位置付けられるように、マスクを用いて選択的に、基板内にn型不純物を所定の注入エネルギー及びドーパント濃度例えば、1E16~1E19cm-3で拡散あるいは注入することによって形成され得る。選択された実施形態において、n型シンカーウェル307は、ESD保護デバイス300の周囲に配置された1つ以上の分離ウェル307-1、307-3と、下段部分301及び上段部分302を画成するようにESD保護デバイス300を分離する中央のn型シンカーウェル307-2とを含んでいる。N埋込層304に関しては、n型シンカーウェル307と重なり且つ後に形成されるpウェル領域308の下方となるように、異なるマスク及び/又は注入シーケンスを用いて選択的に、基板303/305内に所定の注入エネルギー及びドーパント濃度例えば、1E18~1E20cm-3でn型不純物例えば、アンチモンが注入される。図示のように、フローティング浮遊分離構造304/307は、如何なる基準電位にも接続されず、ESD保護デバイス300の通常動作において下段301及び上段302の双方を別々に取り囲んで分離する。認識されるように、N埋込層304は、埋込層、エピタキシャル層、又は何らかの手法で形成されたN型層とし得る。Nシンカーウェル307は、導電性シンカーとして実現されてもよく、あるいは所望のように実現されてもよく、N埋込層304と組み合わさって、ESD保護デバイス300を集積回路の残りの部分から導電的に分離するために用いられ得るアイソレーションタブ容器又はアイソレーション形状を形成する。深いトレンチ開口をエッチングし且つ1つ以上の誘電体材料で充填するのに好適な技術を用いて、基板303/305内のESD保護領域の周りにディープトレンチ絶縁体領域314を形成することによって、更なるアイソレーションが提供され得る。埋込層304の上に、第1導電型例えば、p型の不純物を有する材料で所定の厚さに、1つ以上の半導体層305が形成される。例えば、既に存在している半導体基板層内にp型不純物を注入することによって、あるいは、その他のドーパント型、厚さ及び/又は濃度も用いられ得るが、およそ1.5~5μmの範囲内の厚さを有するエピタキシャルp型層を或るp型ドーピング濃度例えば、およそ1E14~1E16cm-3、より好ましくは1E15cm-3で成長させることによって、p型半導体層305が形成され得る。どのように形成されようと、ドーピング濃度及び/又はエピタキシャル成長条件は、後に形成される深いnウェル306、nウェル307及びpウェル308の領域のための低濃度ドープされたp型層としてp型半導体層305を形成するように選択制御される。プロセスのこの段階において、エピタキシャルp型層305は、p型半導体層を所望の厚さ及びドーピング濃度で成長あるいは堆積するのに好適なエピタキシャルプロセスを用いて、N埋込層304の全体を覆うように形成され得る。p型半導体層305内に、第1及び第2の低電圧ウェル領域308-1、308-2が、後に形成される端子コンタクト領域310-312の各々を取り囲んで包含するように位置付けられて、第1導電型例えば、p型の不純物を有する材料で所定の厚さに形成される。例えば、第1及び第2のウェル領域308-1、308-2は、その他のドーパント型、深さ及び/又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度例えば、1E16~1E19cm-3、好ましくは5E16~5E18cm-3、より好ましくは1E17cm-3で所定の深さ例えば、1.5μmにp型不純物を拡散あるいは注入することによって、深いp型拡散層として形成され得る。第1及び第2の低電圧ウェル領域308-1、308-2は、一般的に、p型半導体層305より幾分高濃度にドープされる。どのように形成されようと、ドーピング濃度、注入エネルギー及びジャンクション深さは、pウェル領域308-1、308-2が深いnウェル306及びnウェル307から離隔され且つp型半導体層305に完全に包含されるよう、pウェル領域308-1、308-2を形成するように選択制御される。p型半導体層305内にはまた、深いウェル領域306が、中央のNウェル307-2とオーミックコンタクトし且つ第1のpウェル領域308-1から離隔されるように位置付けられて、第2導電型例えば、n型の不純物を有する材料で所定の深さに形成される。例えば、深いnウェル領域306は、その他のドーパント型、深さ及び/又は濃度も用いられ得るが、マスク又はその他の技術を用いて選択的に、所定の注入エネルギー及びドーパント濃度例えば、5E15~2E18cm-3、より好ましくは5E16~5E17cm-3で所定の深さ例えば、約0.2~3μm、より好ましくは、第1のウェル領域308-1と実質的に同じ深さに、基板303/305内にn型不純物を拡散あるいは注入することによって、深いn型拡散層として形成され得る。深いn型領域306を形成する際、ドーピング濃度、注入エネルギー及びジャンクション深さは、当該深いn型領域306が第1のウェル領域308-1の隣に離隔して形成され、それにより、pウェルベース領域308-1の境界331と中央のNウェル領域307-2の境界332との間の横方向の離隔距離によって決定されるベース-コレクタ間隙寸法D330を画成するように選択制御される。図示のように、ベース-コレクタ間隙寸法D330は、境界331と332との間のp型半導体層305の部分333にまたがるアバランシェ降伏領域334を制御する。斯くして、閾値電圧の値は、pウェル領域308-1とnウェル306との間でのアバランシェ降伏によって制御され、これらウェル308-1と306との間の距離D330によって調整可能である。pウェル及びnウェルの領域306-308を形成した後、複数の別々の注入マスク及び注入プロセスを用いて、カソードコンタクト領域310、312及びアノードコンタクト領域311を含むコンタクト領域310-313が形成される。例えば、nコンタクト領域312、313は、その他のドーパント型、厚さ及び/又は濃度も用い得るが、注入マスク図示せずを用いて第1の低電圧ウェル領域308-1及び中央のnウェル307-2内に選択的に、所定の注入エネルギー及びドーパント濃度例えば、1E19~1E21cm-3で所定の厚さ例えば、約0.3μmに、n型不純物を注入することによって形成され得る。同様に、pコンタクト領域310、311は、その他のドーパント型、厚さ及び/又は濃度も用い得るが、注入マスク図示せずを用いて第1及び第2の低電圧ウェル領域308-1及び308-2内に選択的に、所定の注入エネルギー及びドーパント濃度例えば、1E19~1E21cm-3で所定の厚さ例えば、約0.3μmに、p型不純物を注入することによって形成され得る。基板303/305の上部内に、ESD保護デバイス300の様々なウェル領域を取り囲んで分離するようにシャロートレンチアイソレーションSTI領域315-318が形成され得る。STI領域315-318は、エッチングマスクを用いて基板303/305内にトレンチ開口を選択的にエッチングし、これら開口を適切な分離材料で充填し、その後、これら分離材料のアイソレーションを基板303/305の表面まで下方に研磨あるいは平坦化することによって形成され得る。STI領域として図示されているが、認識されるように、フィールド酸化膜領域、又はESD保護デバイス300を集積回路の残りの部分から電気的に分離する電気的分離バリアを形成するその他の好適な誘電体材料も用いられ得る。バックエンドプロセスにおいて、ESD保護デバイス300の第1及び第2の端子を画成するよう、1つ以上の金属メタライゼーション層320-321が形成される。例えば、コンタクト領域310-313を形成した後、誘電体又はマスキング層319が堆積され、コンタクト領域310-313上に開口を画成するように選択的にエッチングされてパターニングされる。コンタクト領域310-313が露出された状態で、導電層が堆積され、マスクされ且つ選択的にエッチングされて、第1及び第2の導電体320、321が形成される。第1の導電体320は、下段301のn及びpのコンタクト領域310、312とオーミックコンタクトを作るように形成され、それによりカソード端子が形成される。同じ処理工程を用いて、上段302のpコンタクト領域311とオーミックコンタクトする第2の導電体を形成することができ、それによりアノード端子が形成される。図示したESD保護デバイス300では、標準BiCMOSプロセス技術を用いてp型基板303/305内にNアイソレーション構造304/307を製造し、第1及び第2の低電圧pウェル308-1、308-2の間に中央のn型ウェル307-2が配置されるように、p型半導体層305内に第1及び第2の低電圧pウェル308-1、308-2を画成し且つ分離することで、正極性のESDパルスからの保護が提供される。第1すなわち下段のpウェル308-1内にp領域310及びn領域312が別々に形成されることで、p領域310及びn領域312の間及び周りにpウェル308-1が配置される。同様に、第2すなわち上段のpウェル308-2内には、付随するn領域を有さずに形成されたp領域311のみが存在し、それによりデバイスのフットプリントが縮小される。第1のアノード端子A323が、p領域311に電気的に接触するように形成され、第2のカソード端子C322が、p領域310及びn領域312に電気的に接触するように形成される。この構成においては、第1のpウェル308-1内のドープトn領域312が下段のnpnトランジスタのエミッタとして機能し、pウェル308-1がベースとして機能し、ドープトp領域310がベースコンタクト領域として機能し、中央のn型ウェル307-2及び/又はN埋込層304がコレクタとして機能する。また、pnpバイポーラトランジスタが、ベース領域中央のn型ウェル307-2及び/又は埋込層304、コレクタ領域pウェル領域308-1、及びエミッタ領域pウェル領域308-2を含むように形成される。ESD保護デバイス300のその他の回路機能は、図2を参照して上述した説明に従い、故に、単極性ESD保護構造300の端子322、323間に正の電圧パルス又は電流パルスが印加されると、pnpトランジスタ及びnpnトランジスタがターンオンし、それにより、直列接続されたp領域308-2、n領域304/307-2、p領域308-1及びn領域312によって画成されるサイリスタがスナップバックモードに入らされる。図4は、本発明の選択された実施形態に従った面積効率の良い高電圧バイポーラベースESD保護デバイスを製造するための様々な方法400を概略的に示す簡略化されたフローチャートである。製造方法400を説明するにあたり、様々な参照符号、ドーピング型及び濃度は、形成され得る様々な領域の例として提供され、これは、限定ではなく、単に様々な典型的な実施形態の理解を容易にすることを意図するものである。この製造方法が開始する工程402と、工程404にて、第1導電型例えば、p型及びドーピング濃度例えば、およそ1E15cm-3を有する半導体基板層が設けられる。特に断わらない限り、後続の工程は如何なる好適順序で行われてもよい。基板内に第1及び第2のp型領域を画成して分離するように第2導電型例えば、n型を有するドーパントを選択的に注入して拡散させることにより、半導体基板層内にN埋込層及び1つ以上のアイソレーションNウェルが形成される工程404。例えば、N埋込層は、基板内に所定の注入エネルギー及びドーパント濃度例えば、1E18~1E20cm-3でn型ドーパントを注入して拡散させることによって形成され得る。また、アイソレーションNウェルは、基板の表面から延在して下方でN埋込層と交わるように、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度例えば、1E16~1E19cm-3でn型不純物を拡散あるいは注入することによって形成され得る。アイソレーションNウェルのうちの1つは、ESD保護デバイスの下段部分及び上段部分を画成することになる基板内の第1及び第2のp型領域を分離するように位置付けられる。工程406にて、アイソレーションNウェルによって離隔されたESD保護デバイスの下段部分及び上段部分を画成するよう、第1及び第2のpウェル領域が基板内に選択的に形成される。例えば、第1及び第2のpウェル領域は、マスクを用いて基板内に選択的に、所定の注入エネルギー及びドーパント濃度例えば、1E16~1E19cm-3で所定の深さ例えば、1.5μmにp型不純物を拡散あるいは注入することによって形成され得る。第1及び第2のpウェル領域は、それぞれ、ESD保護デバイスの下段部分及び上段部分に注入される。工程408にて、深いnウェル領域が、当該深いnウェル領域と隣接する低電圧pウェル領域との間での降伏を制御するベース-コレクタ間隙を画成するように、基板内に選択的に形成される。この間隙は、ESD保護デバイスの下段内のnpnバイポーラトランジスタをトリガーするために使用される。例えば、深いnウェル領域は、マスクを用いて選択的に、所定の注入エネルギー及びドーパント濃度例えば、およそ5E15~2E18cm-3の範囲内で所定の深さ例えば、約0.2~3μmにn型不純物を拡散あるいは注入することによって形成され得る。工程410にて、例えば、マスクを用いて選択的にp型不純物を拡散あるいは注入して、浅い高濃度ドープされたp型拡散層を形成することなどによって、第1及び第2のpウェル領域内にpコンタクト領域が形成される。これらpコンタクトは、p型ソース/ドレイン領域が形成されるのと同時に形成されてもよい。工程412にて、第1のpウェル領域内にのみnコンタクト領域が形成され、それにより第2のpウェル領域に関する面積要求が軽減される。nコンタクト領域は、マスクを用いて選択的にn型不純物を拡散あるいは注入して、浅い高濃度ドープされたn型拡散層を形成することによって形成され得る。このnコンタクトは、n型ソース/ドレイン領域が形成されるのと同時に形成されてもよい。工程414にて、第1のpウェル領域内のn及びpのコンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりカソード端子が形成され得る。同時に、第2のpウェル領域内のpコンタクト領域上に、メタライゼーションすなわち端子電極が形成され、それによりアノード端子が形成され得る。図示のように製造方法400は工程416で終了するが、認識されるように、更なるフロントエンド処理工程及びバックエンド処理工程が実行され得る図示せず。ESD保護デバイスの製造後、該デバイスはアクティブにされ、カソード端子及びアノード端子に印加される単極性の電圧パルス又は電流パルスに対して、高電圧のバイポーラベースのESD保護を提供する。具体的には、トリガー要件を上回る正の電圧パルス又は電流パルスがアノード端子とカソード端子との間に印加されることにより、第1のpウェル領域内のnコンタクト領域エミッタ、第1のpウェル領域ベース、並びに第1及び第2のp型領域の間に位置するアイソレーションNウェルとN埋込層との双方コレクタ、によって形成される下段内のnpnトランジスタがターンオンされる。同時に、上記正の電圧/電流パルスは、第1のpウェル領域コレクタ、第1及び第2のp型領域の間に位置するアイソレーションNウェルとN埋込層との双方ベース、並びに第2のpウェル領域エミッタ、によって形成されるpnpトランジスタをターンオンさせる。ここまでで認識されるように、ここでは集積回路デバイス及びその製造方法が提供される。開示したように、集積回路デバイスは、第1の端子と第2の端子との間で並列に結合された、回路と単極性バイポーラトランジスタ静電放電ESDクランプとを含んでいる。ESDクランプは、第1導電型例えば、p型の基板領域と、基板の表面に形成された第1導電型の第1の半導体領域例えば、より低濃度にドープされたp型エピタキシャル層内に形成された、高濃度ドープされたpウェルと、前記第1の半導体領域から離隔されて基板の表面に形成された第1導電型の第2の半導体領域例えば、より低濃度にドープされたp型エピタキシャル層内に形成された、高濃度ドープされたpウェルと、第1及び第2の半導体領域を取り囲み且つ第1の半導体領域と第2の半導体領域とを分離するように基板内に形成された、第1導電型とは反対の第2導電型例えば、n型の、電気的にフローティングの第3の半導体領域とを含む。第1の半導体領域内に、第1の端子に接続された第1導電型の第1のコンタクト領域と、第1の端子に接続された第2導電型の第2のコンタクト領域とが形成される。第2の半導体領域内には、第2の端子に接続された第1導電型の第3のコンタクト領域が形成されるが、第2の端子に接続された第2導電型の更なるコンタクト領域は形成されない。故に、第1の半導体領域は、第1及び第2のコンタクト領域の双方を収容するように比較的大きい第1の面積に形成され、第2の半導体領域は、第3のコンタクト領域のみを収容するように比較的小さい第2の面積に形成される。電気的にフローティングの第3の半導体領域は、第1の半導体領域と第2の半導体領域とを分離するように基板の表面に形成された、高濃度ドープされたn型ウェル;第1及び第2の半導体領域の下方に形成され且つ高濃度ドープされたn型ウェルとオーミックコンタクトする高濃度ドープされたn型埋込層;及び/又は、高濃度ドープされたn型ウェルとオーミックコンタクトするnウェル領域であり、第1の半導体領域と当該nウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第1の半導体領域から離隔されたnウェル領域;を含み得る。第1の端子がグランド基準電位に電気的に結合され、且つ第2の端子が、トリガー電圧値を上回る電圧から保護されるべき回路のノードに電気的に結合されるとき、該電圧が第1及び第2の端子の間に印加されると、該電圧に伴う電流が自動的に、この単極性バイポーラトランジスタESDクランプを流れる。他の一形態において、半導体デバイスを製造する方法が提供される。開示した方法において、基板の表面に、第1及び第2のp型領域例えば、単独の、あるいはp型エピ層と組み合わされた、pウェルが、n型半導体領域の少なくとも一部によって互いに離隔されるように形成される。第1のp型領域は、n型半導体領域の表面において、第2のp型領域より大きい面積を有するようにされる。選択された実施形態において、n型半導体領域は、第1及び第2のp型領域を取り囲み且つ第1のp型領域と第2のp型領域とを分離する電気的にフローティングのn型半導体領域として形成され、例えば、第1及び第2のp型領域の下方の高濃度ドープされたn型埋込層とオーミックコンタクトさせて、基板の表面に、高濃度ドープされたn型ウェルを形成することなどによって形成される。他の実施形態において、電気的にフローティングの半導体領域は、基板の表面のnウェル領域内に、高濃度ドープされたn型ウェルとオーミックコンタクトするように形成され、且つ、第1のp型領域とnウェル領域との間のアバランシェ降伏領域を制御する間隙寸法だけ第1のp型領域から離隔されて形成される。その後、第1及び第2のp型領域の各々内に、それぞれ、第1及び第2のp型コンタクト領域が形成される。さらに、第3のn型コンタクト領域が、第2のp型領域内には形成されずに、第1のp型領域内にのみ形成される。その後、第1及び第2の端子が、該第1の端子が第1及び第3のコンタクト領域と電気的に接触し且つ該第2の端子が第2のコンタクト領域と電気的に接触するように形成され、それにより、第1及び第2の端子の間に結合された単極性バイポーラトランジスタ静電放電ESDクランプが形成される。更なる他の実施形態において、ESD保護を提供する方法及びシステムが開示される。開示したように、第1導電型の基板領域を有する半導体本体から形成される集積回路内に静電放電ESD保護構造が設けられる。形成されると、設けられたESD保護構造は、第1導電型の第1のコンタクト領域と第2の反対導電型の第2のコンタクト領域とが内部に形成された第1導電型の第1の半導体領域を含み、第1及び第2のコンタクト領域は、グランドにされた第1の端子に接続され、第1の半導体領域は、第1及び第2のコンタクト領域を包含する大きさにされる。ESD保護構造はまた、第2導電型のコンタクト領域を含むことなく第1導電型の第3のコンタクト領域が内部に形成された第1導電型の第2の半導体領域を含み、第3のコンタクト領域は第2の端子に接続され、第2の半導体領域は、第3のコンタクト領域を包含するが更なるコンタクト領域を包含しない大きさにされる。さらに、ESD保護構造は、第1及び第2の半導体領域を取り囲み且つ第1の半導体領域と第2の半導体領域とを分離するように第1及び第2の半導体領域と連続した、電気的にフローティングの第2導電型の第3の半導体領域を含む。第2の端子と集積回路の第1のグランド端子との間に、トリガー値より大きい大きさを有する正電圧が印加されると、npnトランジスタ第2のコンタクト領域、第1の半導体領域、及び電気的にフローティングの第3の半導体領域によって形成されるがターンオンするとともに、pnpトランジスタ第2の半導体領域、電気的にフローティングの第3の半導体領域、及び第1の半導体領域によって形成されるがターンオンし、それにより、実質的に第1及び第2の端子の間の電圧がトリガー値を上回るときにのみ、ESD保護構造を電流が流れることが可能になる。認識されるように、この電圧は、第1及び第2の端子の間のESDに起因するものであり、第1及び第2の端子の間の電圧の大きさがトリガー値より大きくなるときにESD保護構造をスナップバック状態に入らせる。ここで開示した上述の典型的な実施形態は、狭い設計ウィンドウを狙う面積効率に優れた高電圧の単極性ESD保護デバイスとその製造方法とに関するものであるが、上述の実施形態は、多様なトランジスタ製造プロセス及び/又は構造に適用可能な本発明の独創的な態様を例示するものであり、本発明は必ずしも上述の実施形態に限定されるものではない。故に、本発明は、この教示の恩恵を受ける当業者に明らかな、異なるものの等価な手法で変更されて実施され得るのであるから、ここで開示した特定の実施形態は、単に例示的なものであり、本発明に対する限定として解釈されるべきでない。例えば、ここで例示した様々なデバイスはp型基板を参照して記述されているが、これは単に説明の便宜のためであって限定を意図するものではなく、当業者に理解されるように、ここで教示された原理は何れの導電型のデバイスにも適用され得る。従って、N型又はP型としての個々の領域の特定は、単に例示であって限定でなく、反対の導電型のデバイスを形成するために反対の導電型の領域が代用されてもよい。また、説明した層の厚さ及びドーピング濃度は、開示した範囲又は値を逸脱してもよい。従って、以上の説明は、説明した特定の形態に本発明を限定するものではなく、それとは逆に、添付の請求項によって定められる本発明の精神及び範囲に含まれ得るそのような改変、変更及び均等物に及ぶものであり、当業者に理解されるように、最も広い形態における本発明の精神及び範囲を逸脱することなく様々な変形、代用及び改変が当業者によって為され得る。特定の実施形態に関して、利点、その他の効果、及び問題の解決策を説明した。しかしながら、これらの利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる如何なる要素も、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。ここでは、用語有する、有している、又はこれらの如何なる変化形も、非排他的に含有することに及ぶものであり、故に、列挙された要素を有するプロセス、方法、品目又は装置は、それらの要素のみを含むわけではなく、明示的に列挙されていない、あるいはそのようなプロセス、方法、品目又は装置に本来備わっているその他の要素を含み得るものである。