基板の第1面側の上部に配置された第1導電型の第1ソース領域と、前記第1ソース領域を囲む第2導電型の第1半導体領域であって、チャネル領域を有する第1半導体領域と、前記第1半導体領域に接する前記第1導電型の第2半導体領域と、前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第1半導体領域中に配置された前記第2導電型の埋込み半導体領域であって、前記ソース領域の下方に延在し、前記第1半導体領域より前記第2導電型の不純物の濃度が高い埋込み半導体領域と、を有することを特徴とする半導体装置。前記第1ソース領域の底部は、前記埋め込み半導体領域の上部より浅く、前記第1ソース領域の底部と前記埋込み半導体領域の上部との間には、前記第1半導体領域が介在することを特徴とする請求項1記載の半導体装置。前記第1ソース領域の対角に配置する前記第1導電型の第2ソース領域と、前記第1ソース領域と前記第2ソース領域との間に配置された前記第2導電型の第3半導体領域と、を有し、前記第3半導体領域の下部に接するよう前記埋込み半導体領域が配置されることを特徴とする請求項1記載の半導体装置。前記第3半導体領域は、前記第1半導体領域より前記第2導電型の不純物の濃度が高いことを特徴とする請求項3記載の半導体装置。前記第1ソース領域内に配置された第4半導体領域を有し、前記第4半導体領域の下部に接するよう前記埋込み半導体領域が配置されることを特徴とする請求項1記載の半導体装置。前記第1ソース領域および前記第3半導体領域は、第1配線に接続されていることを特徴とする請求項3記載の半導体装置。前記第2半導体領域は、前記基板の第2面側に配置されたドレイン電極と接続されていることを特徴とする請求項1記載の半導体装置。基板の第1面側の上部に配置された第2導電型の第1半導体領域と、前記基板の第1面側の上部に配置され、前記第1半導体領域の周囲に離間して配置された複数の前記第1導電型のソース領域と、前記複数のソース領域のそれぞれを囲む前記第2導電型の第2半導体領域と、前記第2半導体領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第1半導体領域中に配置された前記第2導電型の埋込み半導体領域であって、前記第1半導体領域の下部から前記複数のソース領域の下方に延在し、前記第2半導体領域より前記第2導電型の不純物の濃度が高い埋込み半導体領域と、を有することを特徴とする半導体装置。前記第1半導体領域は、前記第2半導体領域より前記第2導電型の不純物の濃度が高いことを特徴とする請求項8記載の半導体装置。前記複数のソース領域および前記第1半導体領域は、第1配線に接続されていることを特徴とする請求項8記載の半導体装置。前記第2半導体領域に接する前記第1導電型の第3半導体領域を有し、前記第3半導体領域は、前記基板の第2面側に配置されたドレイン電極と接続されていることを特徴とする請求項8記載の半導体装置。前記複数のソース領域のそれぞれの平面形状は、四角形であることを特徴とする請求項8記載の半導体装置。前記複数のソース領域のそれぞれの平面形状は、三角形であることを特徴とする請求項8記載の半導体装置。前記複数のソース領域のそれぞれの平面形状は、多角形であることを特徴とする請求項8記載の半導体装置。a第1面側に、第1導電型の第1半導体領域を有する基板を準備する工程と、b前記第1半導体領域中に第2導電型の第2半導体領域を形成する工程と、c前記第2半導体領域中に前記第2導電型の埋め込み半導体領域を形成する工程と、d前記第2半導体領域中であって、前記埋め込み半導体領域の上方に、前記第1導電型のソース領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。e前記c工程の前、若しくは後に、前記第2半導体領域中であって、前記埋め込み半導体領域上に、前記埋め込み半導体領域まで到達する前記第2導電型の第3半導体領域を形成する工程を有することを特徴とする請求項15記載の半導体装置の製造方法。前記埋め込み半導体領域および前記第3半導体領域の前記第2導電型の不純物濃度は、前記第2半導体領域の前記第2導電型の不純物濃度より高いことを特徴とする請求項16記載の半導体装置の製造方法。f前記第2半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする請求項15記載の半導体装置の製造方法。g前記基板の第2面側に、前記第1半導体領域と電気的に接続されるドレイン電極を形成する工程を有することを特徴とする請求項15記載の半導体装置の製造方法。h前記ソース領域および第3半導体領域と電気的に接続されるソース電極を形成する工程を有することを特徴とする請求項16記載の半導体装置の製造方法。本発明者は、パワーデバイスについての研究開発に従事しており、上記DMOSFETなどの特性の向上について検討している。追って詳細に説明するように、DMOSFETにおいて、寄生npnバイポーラトランジスタの動作により、装置特性の劣化が危惧される。このような寄生npnバイポーラトランジスタ動作の抑制のためには、上記特許文献1に示すような構成を採用することも考えられるが、この場合、セル中央のnソース層5に囲まれた領域とp抜き取り領域4の両方からコンタクトを設ける必要があるために、セル面積が拡大してしまう。この場合、相対的に素子の単位面積あたりに占めるチャネル領域の割合が小さくなるため、DMOSFETの電流密度の低下が生じてしまう。そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。特に、寄生バイポーラトランジスタの動作を抑制し得る半導体装置DMOSFETの構成を提供することにある。また、セル領域を小さく設定でき、電流密度の向上を図ることができる半導体装置DMOSFETを提供することにある。また、本発明の他の目的は、特性の良好な半導体装置の製造方法を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、基板の第1面側の上部に配置された第1導電型の第1ソース領域と、前記第1ソース領域を囲む第2導電型の第1半導体領域であって、チャネル領域を有する第1半導体領域と、前記第1半導体領域に接する前記第1導電型の第2半導体領域と、前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第1半導体領域中に配置された前記第2導電型の埋込み半導体領域であって、前記ソース領域の下方に延在し、前記第1半導体領域より前記第2導電型の不純物の濃度が高い埋込み半導体領域と、を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、基板の第1面側の上部に配置された第2導電型の第1半導体領域と、前記基板の第1面側の上部に配置され、前記第1半導体領域の周囲に離間して配置された複数の前記第1導電型のソース領域と、前記複数のソース領域のそれぞれを囲む前記第2導電型の第2半導体領域と、前記第2半導体領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第1半導体領域中に配置された前記第2導電型の埋込み半導体領域であって、前記第1半導体領域の下部から前記複数のソース領域の下方に延在し、前記第2半導体領域より前記第2導電型の不純物の濃度が高い埋込み半導体領域と、を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、a第1面側に、第1導電型の第1半導体領域を有する基板を準備する工程と、b前記第1半導体領域中に第2導電型の第2半導体領域を形成する工程と、c前記第2半導体領域中に前記第2導電型の埋め込み半導体領域を形成する工程と、d前記第2半導体領域中であって、前記埋め込み半導体領域の上方に、前記第1導電型のソース領域を形成する工程と、を有する。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1[構造説明]図1および図2を参照しながら、本実施の形態の半導体装置DMOSFETの構成について説明する。図1は、本実施の形態の半導体装置の要部平面図であり、図2は、本実施の形態の半導体装置の要部断面図である。図2は、例えば、図1のA-A断面に対応する。図1に示すように、本実施の形態は、図1中に破線で囲んだ矩形領域であるセル領域が、X方向図中横方向、左右方向およびY方向図中縦方向、上下方向に線対称に繰り返し配置されている。このセル領域をX方向およびY方向に複数配置することで、一つの半導体装置DMOSFETが構成される。なお、半導体装置DMOSFETを構成する複数のセル領域をセルアレイ領域アレイ領域、アレイと呼ぶことがある。なお、図1中においては、3行3列3×3の9つのセル領域しか示していないが、9以上のセル領域を用いて半導体装置DMOSFETを構成してもよいし、9未満のセル領域で半導体装置DMOSFETを構成してもよい。一のセル領域の中心部には、nソース層ソース領域102が位置している。言い換えれば、nソース層ソース領域102間の中心部においてX方向およびY方向に延在するラインにより規定される略矩形の領域がセル領域となる。図1においては、nソース層ソース領域102は正方形正四角形状であり、また、セル領域も正方形正四角形状として示してある。一のセル領域において、nソース層ソース領域、n型半導体領域、第1導電型半導体領域102の外周には、pボディ層p型ボディ領域、p型半導体領域、第2導電型半導体領域103が配置されている図2。このpボディ層103は、図2から明らかなように、nソース層ソース領域102より深い位置まで延在している。よって、このpボディ層103は、nソース層ソース領域102を囲むように配置されている。また、このpボディ層103上には、ゲート絶縁膜115を介してゲート電極116が配置される図2。DMOSFETの動作時においては、pボディ層103の表面にチャネルチャネル領域、反転層が形成され、nソース層ソース領域102からこのチャネル、後述するn-ドリフト層107およびSiC基板106を介してドレイン電極121に電流が流れ込む。よって、ゲート電極116は、少なくともpボディ層103の基板の表面第1面側の露出領域の上部に配置する必要がある。ここでは、ゲート電極116は、図2に示すように、pボディ層103の上記露出領域上から後述のn-ドリフト層107の露出領域108aまで延在するように配置されている。また、このゲート電極116は、nソース層102および第2p層引出部、コンタクト部105と、ソース電極124との接続領域以外の領域に延在させることができる図16参照。このように、このゲート電極116は、セル領域間において電気的に接続されている。また、このpボディ層103は、セルアレイ領域複数のセル領域においては、露出領域108a以外の領域に配置されている。この露出領域108aは、n-ドリフト層107の露出領域であり、露出領域108aは、nソース層ソース領域102間に配置される。この露出領域108aは、例えば、4つのnソース層ソース領域102が、2行2列2×2で配置された領域においては、nソース層102間に、X方向およびY方向に配置されるが、対角に位置するnソース層102間には配置されない図1。よって、pボディ層103は、セル領域間において電気的に接続されている図5参照。対角に位置するnソース層102間言い換えれば、2×2の領域においては、右上のnソース層102と左下のnソース層102との間、または、右下のnソース層102と左上のnソース層102との間に、電界緩和領域104図1中の太い一点鎖線で囲んだ領域、セル接続領域を規定する。この電界緩和領域104は、4つのnソース層ソース領域102の近接する頂角角部を結んだ領域A内に位置することとなる。言い換えれば、この電界緩和領域104は、領域Aの内部に位置し、領域Aより小さい領域である。ここで、本実施の形態においては、pボディ層103の内部中庸に、第1p層109埋め込み層、埋め込み半導体領域、p型埋め込み半導体領域、第2導電型埋め込み半導体領域が配置されている図2。この第1p層109の上部は、nソース層102の底部より深く、この第1p層109の上部とnソース層102の底部との間には、pボディ層103が介在している図2。また、図2に示すように、第1p層109は、上記電界緩和領域104において、第2p層引出部、コンタクト部、p型半導体領域、第2導電型半導体領域105と電気的に接続されている図2、図1。第1p層109の形成領域は、開口部110a以外の領域に配置されている。この開口部110aは、上記露出領域108aより一回り大きい領域である。よって、第1p層109も、上記領域Aを介してセル領域間において電気的に接続されている図7参照。上記第1および第2p層109、105の構成について、別の言い方をすれば、上記電界緩和領域104に位置する第2p層引出部、コンタクト部105の下部から、前記nソース層ソース領域102の下部下方まで延在するように第1p層109が配置されている。この第1および第2p層109、105の不純物濃度は、pボディ層103の不純物濃度より高い。また、露出領域108aにおいて、n-ドリフト層107n型半導体領域、第1導電型半導体領域は、SiC基板106の表面第1面側に露出しているが、このn-ドリフト層107は、pボディ層103の下部にも延在している。言い換えれば、pボディ層103を囲むようにn-ドリフト層107が配置されている。このn-ドリフト層107の下部には、n型のSiC基板106が配置され、このn型のSiC基板106がドレイン層ドレイン領域、n型半導体領域、第1導電型半導体領域となる。また、このSiC基板106の裏面第2面には、裏面電極ドレイン電極121が配置されている。また、nソース層102および第2p層105の上部には、層間絶縁膜IL1が配置され、さらに、ゲート電極116の上部には、層間絶縁膜IL2が配置されている。これらの層間絶縁膜IL1、IL2には、上記nソース層102および第2p層105を露出させるコンタクトホールが形成されている。このコンタクトホールの内部および層間絶縁膜IL2の上部には、ソース電極ソース配線、配線124が配置されている。また、ソース電極124とnソース層102との界面および、ソース電極124と第2p層105との界面には、金属シリサイド124sが配置されている。このように、本実施の形態の半導体装置DMOSFETによれば、pボディ層103の中庸に、第1p層109を形成したので、pボディ層103の拡散抵抗を低減し、寄生のnpn領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるDMOSFETの特性劣化や破壊を防止することができる。また、本実施の形態によれば、電界緩和領域104を利用して第1p層109を引き出すための引出部である第2p層105を配置したので、nソース層102を小さくすることができる。また、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、例えば、オン抵抗を低減することができる。また、単位面積当たりの電流量を、向上させることができる。このように、DMOSFETの特性を向上させることができる。また、nソース層中に引出部を形成する場合と比較し、nソース層102とソース電極124、124sとの接続面積を大きくすることができ、ソース抵抗を低減することができる。上記各効果については、以下の製造方法説明の欄において、比較例と対比しながら、より詳細に説明する。製造方法説明次いで、図3~図19を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図3~図19は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。図3に示すように、基板として例えばSiC基板106を準備する。このSiC基板106は、例えば、n型の4H-SiC基板六方晶のSiC基板である。基板の不純物濃度は、例えば、1×1018~1×1021cm-2の範囲である。n型不純物として、例えば、窒素Nを含有している。また、4H-SiC基板106は、その一方の面に薄いSiシリコン面を有し、他方の面に薄いC炭素面を有するが、そのいずれの面を表面として用いてもよい。言い換えれば、いずれの面に後述する半導体装置を形成してもよい。基板106としてSi基板を用いてもよい。しかしながら、SiC炭化珪素は、Siシリコンよりも絶縁破壊電界が1.5~3倍であり、DMOSFETなどのパワーデバイスに用いて好適である。中でも、4H-SiC六方晶のSiCは、高い絶縁破壊電界と高い移動度を示し、このような半導体を、基板106として、また、半導体領域107として用いることで、半導体装置DMOSFETの特性を向上させることができる。上記SiC基板106の表面に、エピタキシャル成長法によりSiCよりなる半導体領域を成長させることにより、n-ドリフト層107を形成する。例えば、Si源としてSiH4、C源としてC3H8を原料ガスとして基板106上に、4H-SiCを2μm~50μm程度の膜厚となるようにエピタキシャル成長させる。この際、原料ガス中に窒素N2を含有させることにより、4H-SiC中にn型不純物が導入される。このn-ドリフト層107と後述するpボディ層103は、pn接合を構成する。よって、これらの半導体領域103、107の不純物濃度は、pn接合の空乏層の幅を決定する要因となる。このn-ドリフト層107の不純物濃度は、例えば、1×1015~1×1017cm-3の範囲である。なお、上記SiC基板106と上記n-ドリフト層107との積層体を基板と見なしてもよい。次いで、図4に示すように、n-ドリフト層107の表面に部分的にpボディ層103を形成する。具体的には、n-ドリフト層107上にフォトレジスト膜108を塗布し、パターンを露光転写した後、現像処理を行うフォトリソグラフィ。なお、電子線などを用いてパターンを描画した後、現像処理を行ってもよい。これにより、pボディ層103を形成しない領域がフォトレジスト膜108で覆われる。この現像後のフォトレジスト膜108をマスクとして、p型不純物を注入することにより、pボディ層103を形成する。例えば、不純物の注入深さは、n-ドリフト層107の底部より浅く、例えば、1μm程度である。また、不純物濃度は、例えば、1×1016~1×1019cm-3の範囲である。また、p型不純物としては、例えば、Alアルミニウムを用いる。この後、フォトレジスト膜108をアッシングなどで除去することにより、図5に示すように、部分的にn-ドリフト層107が露出したpボディ層103が形成される。このn-ドリフト層107の露出領域を、平面図において108aと示す。図5に、pボディ層103の形成領域をドットのハッチングをつけて示す。次いで、図6に示すように、pボディ層103の中庸に、第1p層109を形成する。具体的には、露出領域108aを含む上記pボディ層103上にフォトレジスト膜110を塗布し、パターンを露光転写した後、現像処理を行う。これにより、上記露出領域108aより一回り大きい領域上に、フォトレジスト膜110を残存させる。この現像後のフォトレジスト膜110をマスクとして、p型不純物を注入することにより、第1p層109を形成する。例えば、不純物の注入深さは、pボディ層103の底部より浅く、pボディ層103の上部よりは深い。これにより、pボディ層103の中庸に位置するよう第1p層109が形成される。不純物の深さは、例えば、0.5μm~1μmの範囲であり、上記pボディ層103の底部よりも浅く、後述するnソース層102の底部より深い位置に第1p層109の底部が位置するように、不純物の注入エネルギーを調整する。不純物濃度は、上記pボディ層103の不純物濃度1×1016~1×1019cm-3の範囲より高く、例えば、1×1018~1×1021cm-3程度に設定する。また、不純物層の厚さは、例えば、0.1μm~0.5μm程度である。また、p型不純物としては、例えば、Alを用いる。この後、フォトレジスト膜110をアッシングなどで除去することにより、n-ドリフト層107の露出領域108aおよびその外周を開口した、第1p層109が、pボディ層103の表面より深い位置に形成される。言い換えれば、開口部110aを有する第1p層109が形成される。図7に、第1p層109の形成領域をハッチングをつけて示す。次いで、図8に示すように、第1p層109上であって、構造説明の欄で説明した電界緩和領域104、図1参照に第2p層105を形成する。具体的には、露出領域108aを含む上記pボディ層103上にフォトレジスト膜112を塗布し、パターンを露光転写した後、現像処理を行う。これにより、電界緩和領域104のフォトレジスト膜112を開口する。この現像後のフォトレジスト膜112をマスクとして、p型不純物を注入することにより、第2p層105を形成する。例えば、不純物の注入深さは、第1p層109まで到達する深さとし、pボディ層103の表面まで不純物が注入される。これにより、第1p層109上に、この第1p層109と電気的に接続可能に第2p層105が形成される。不純物濃度は、上記pボディ層103の不純物濃度1×1016~1×1019cm-3の範囲より高く、例えば、1×1018~1×1021cm-3程度に設定する。また、不純物層の厚さは、例えば、0.1μm~0.5μm程度である。また、p型不純物としては、例えば、Alを用いる。この後、フォトレジスト膜112をアッシングなどで除去することにより、接続領域上に、第2p層105が形成される。図9に、第2p層105の形成領域をハッチングをつけて示す。次いで、図10に示すように、pボディ層103の表面部に、nソース層102を形成する。具体的には、第2p層105上を含む上記pボディ層103上にフォトレジスト膜113を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ソース形成領域を開口したフォトレジスト膜113を残存させる。この現像後のフォトレジスト膜113をマスクとして、n型不純物を注入することにより、nソース層102を形成する。例えば、不純物の注入深さは、第1p層109の上部より浅く、例えば、0.5μm程度である。これにより、pボディ層103の表面部に、nソース層102が形成される。不純物濃度は、例えば、1×1018~1×1021cm-3の範囲である。また、p型不純物としては、例えば、窒素Nを用いる。この後、フォトレジスト膜113をアッシングなどで除去することにより、セル領域の略中心部に、nソース層102が形成される。図11に、nソース層102の形成領域をドットのハッチングをつけて示す。次いで、以上のイオン導入注入工程により、乱された結晶性の回復と、導入された不純物の活性化を図るために、例えば、1700°C程度で、アニール処理熱処理を行う。なお、各種イオン導入注入工程の順序は、上記工程に限られるものではない。例えば、注入条件不純物イオンの種類、濃度、打ち込みエネルギーなどを調整することで、図1、2に示す位置に各半導体領域不純物領域、102、103、105、109を形成することができる。よって、例えば、第2p層105を形成した後、第1p層109を形成してもよく、各半導体領域をどのような順序で形成してもよい。次いで、図12に示すように、ゲート絶縁膜形成領域に開口を有する絶縁膜フィールド絶縁膜、層間絶縁膜IL1を形成する。具体的には、nソース層102および第2p層105等の領域上を含むpボディ層103の表面部に、絶縁膜IL1として例えば酸化シリコンSiO2膜をCVDChemicalVaporDeposition;化学気相成長法などにより形成する。次いで、絶縁膜IL1上にフォトレジスト膜114を塗布し、パターンを露光転写した後、現像処理を行うフォトリスグラフィ。これにより、ゲート絶縁膜形成領域に開口部を形成する。この現像後のフォトレジスト膜114をマスクとして、絶縁膜IL1をエッチングすることにより、ゲート絶縁膜形成領域の絶縁膜IL1を除去する。ここでは、少なくとも上記露出領域108aおよびこれに近接するpボディ層103上にゲート絶縁膜が形成されるように絶縁膜IL1をエッチングする。なお、上記フォトリソグラフィおよびエッチング工程をパターニングと言うことがある。上記絶縁膜IL1のエッチングとしては、例えば、バッファードフッ酸を用いたウエットエッチングを行うことができる。この後、フォトレジスト膜114をアッシングなどで除去することにより、ゲート絶縁膜形成領域に開口部を有する絶縁膜IL1が形成される。なお、ゲート電極の形成領域は、後述の図16に示すように、nソース層102および第2p層105上のコンタクトホールの形成領域以外の領域となる。次いで、図13に示すように、絶縁膜IL1の開口部内に、ゲート絶縁膜115を例えば熱酸化法を用いて形成する。例えば、SiC基板106を、1050°C程度の酸素雰囲気中に晒すことにより、上記開口部から露出した半導体領域107、103の表面を酸化する。これにより、上記開口部内に、酸化珪素酸化Siよりなるゲート絶縁膜115が形成される。なお、CVD法などを用いて、上記開口部内を含む絶縁膜IL1上に酸化シリコン膜などの絶縁膜を堆積することによりゲート絶縁膜115を形成してもよい。次いで、図14に示すように、絶縁膜IL1の開口部内のゲート絶縁膜115上に、ゲート電極116を形成する。例えば、上記開口部内を含む絶縁膜IL1上に、導電性膜としてシリコン膜をCVD法などにより堆積する。このシリコン膜としては、例えば、Pリンなどの不純物ドープされた多結晶シリコンとすることができる。次いで、シリコン膜116上にフォトレジスト膜117を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ゲート電極形成領域にフォトレジスト膜117を残存させる。この現像後のフォトレジスト膜117をマスクとして、シリコン膜116をドライエッチングすることにより、ゲート電極116を形成する図15。この後、フォトレジスト膜117をアッシングなどで除去する。ゲート電極116は、A-A’断面において、その幅が、絶縁膜IL1の開口部の幅より大きく、ゲート電極116は、ゲート絶縁膜115上のみならず、開口部の側壁および絶縁膜IL1上にもその一部が延在している図15。また、前述したとおり、ゲート電極116は、nソース層102および第2p層105上のコンタクトホールの形成領域以外の領域に配置される図16参照。言い換えれば、ゲート電極116は、nソース層102間上をX方向およびY方向に延在するものの、その交点電界緩和領域104には形成されず、開口部が設けられている。この開口部の下部には第2p層105が配置されている図2参照。また、この開口部電界緩和領域104の周囲において、ゲート電極116は接続されている。よって、ゲート電極116は、複数の開口部nソース層102および第2p層105上のコンタクトホールの形成領域に対応する開口部を有する連続した膜となり、各セル領域のゲート電極116が電気的に接続される。なお、図16に、ゲート電極116の形成領域をドットのハッチングをつけて示す。また、ゲート電極116の材料としては、上記シリコン膜の他、タングステンWなどの高融点金属などを用いてもよい。次いで、図17に示すように、ゲート電極116上を含む絶縁膜IL1上に層間絶縁膜IL2を形成する。層間絶縁膜IL2として、例えば、酸化シリコン膜をCVD法などにより形成する。次いで、図18に示すように、nソース層102および第2p層105上にコンタクトホールを形成する。例えば、後述のシリサイド工程において層間絶縁膜IL2とメタルとの反応を防ぐため、窒化チタンTiN122などからなるバリア膜をスパッタリング法により層間絶縁膜IL2上に堆積する。そして、窒化チタンTiN122上にフォトレジスト膜123を塗布し、パターンを露光転写した後、現像処理を行う。これにより、nソース層102および第2p層105上のフォトレジスト膜123を除去する。この現像後のフォトレジスト膜123をマスクとして、窒化チタンTiN122および層間絶縁膜IL2をドライエッチングすることにより、nソース層102および第2p層105上にコンタクトホールを形成する。この後、フォトレジスト膜123をアッシングなどにより除去する。次いで、図19に示すように、コンタクトホールの底部から露出したnソース層102および第2p層105上に金属シリサイド金属シリサイド層124sを形成する。また、SiC基板106の裏面に金属シリサイドよりなる裏面電極ドレイン電極121を形成する。例えば、コンタクトホール内部を含む窒化チタンTiN122上に、ニッケルNi、チタンTiおよびニッケルNiを、順次、スパッタリング法により堆積することにより金属積層膜を形成する。また、SiC基板106の裏面に、ニッケルNiおよびチタンTiを、順次、スパッタリング法により堆積することにより金属積層膜を形成する。次いで、半導体領域102、105、106と金属との界面をシリサイド化するために熱処理アニール処理を施す。例えば、アルゴンAr雰囲気中で、700~1000°C程度の熱処理を施す。次いで、未反応の金属積層膜をエッチングにより除去する。例えば、硫酸過酸化水素水などを用いたウエットエッチングにより除去する。これにより、コンタクトホールの底部に金属シリサイド124sが形成され、SiC基板106の裏面に金属シリサイドよりなる裏面電極ドレイン電極121が形成される。次いで、SiC基板106の表面側の金属シリサイド124snソース層102および第2p層105上に、ソース電極124を形成する。例えば、コンタクトホール内部を含む窒化チタンTiN122上に、導電性膜として例えばAlなどの金属膜をスパッタリング法などで堆積することにより、ソース電極124を形成する。このソース電極124は、nソース層102同士を接続し、さらに、第2p層105とも接続される。この後、ソース電極124上に保護膜図示せずとして例えばポリイミド膜などの絶縁膜を形成してもよい。以上の工程により、本実施の形態の半導体装置DMOSFETが略完成する。<1>このように、本実施の形態の半導体装置DMOSFETによれば、pボディ層103の中庸に、第1p層109を形成したので、pボディ層103の拡散抵抗を低減し、寄生のnpn領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるDMOSFETの特性劣化や破壊を防止することができる。図28および図29は、本実施の形態の比較例の半導体装置DMOSFETの構造を示す要部断面図および要部平面図である。この場合、pボディ層203の中庸に第1p層109が形成されておらず、pボディ層203への電位の印加は、nソース層202の中心部に配置されたp層205を介して行われる。216は、ゲート電極である。また、224aおよび224bは、導電性膜であり、これらの積層体によりソース電極が構成される。また、221は、SiC基板206の裏面に配置された裏面電極ドレイン電極である。この場合、SiC基板206上のエピタキシャル層よりなるn-ドリフト層207中に、pボディ層203、nソース層202およびp層205が設けられている。この比較例のDMOSFETにおいては、寄生のnpn領域で構成される寄生バイポーラトランジスタが存在する。nソース層202直下のpボディ層203の抵抗、n-ドリフト層207とpボディ層203との間の寄生容量、ゲート電極216とn-ドリフト層207との間の寄生容量、ゲート電極216とpボディ層203との間の寄生容量から構成される寄生バイポーラトランジスタがある。ここで、上記3つの寄生容量の合成容量をCとすと、等価回路は図30に示すようになる。図30は、本実施の形態の比較例の半導体装置に係る等価回路を示す回路図である。この寄生のバイポーラトランジスタは、次のように動作し得る。例えば、裏面電極221とソース電極224a、224bとの間にサージなどに起因する電圧サージ電圧が印加されると、これに起因したサージ電流Iが、寄生容量Cを介してpボディ層203からnソース層202を介してソース電極224a、224bへ流れ込む。この際、pボディ層203の内部の抵抗Rにより、pボディ層203とその近傍のn-ドリフト層207との間において、電位差Vが、サージ電流と抵抗の積V=R×Iで表される分だけ生じる。この電位差Vにより、nソース層202とpボディ層203との電位差が、これらのpn接合の順方向電圧より大きくなると、pボディ層203とその近傍のn-ドリフト層207との間においてpボディ層203に流れ込んだサージ電流Iが、そのままnソース層202へ流れ込む。このサージ電流Iが、寄生バイポーラトランジスタのベース電流となり、寄生バイポーラトランジスタがオンする動作することになる。さらに、寄生バイポーラトランジスタに電流ベース電流が流れると、ジュール熱により寄生バイポーラトランジスタの温度が上昇する。この温度上昇に伴い寄生バイポーラトランジスタを構成する各部位の抵抗が下がるので、さらに大きな電流が流れる。このように電流量が多くなると、さらにジュール熱が大きくなり、抵抗低減による電流量が増加するという悪循環が生じてしまう。特に、DMOSFETは、アレイ状に配置された複数のセルで構成されるため、各セル中の寄生バイポーラトランジスタの中で、最も抵抗が低い寄生バイポーラトランジスタを有するセルにサージ電流が集中する。その結果、DMOSFET全体が破壊してしまう恐れがある。これに対し、本実施の形態によれば、前述したように、pボディ層103の中庸に、第1p層109を形成したので、pボディ層103の拡散抵抗を低減することができる。このため、サージ電圧が印加されても、pボディ層203とその近傍のn-ドリフト層207との間の電位差Vを小さくすることができる。その結果、上記寄生バイポーラトランジスタをオンし難くすることができる。よって、サージ電流を低減でき、サージ電流によるDMOSFETの特性劣化や素子の破壊を防止することができる。<2>また、本実施の形態によれば、電界緩和領域104を利用して下層のpボディ層103の中庸の第1p層109を引き出すための第2p層105を配置したので、nソース層202を小さくすることができる。即ち、図29に示すp層205の分だけnソース層202を小さくすることができ、セル面積の縮小化を図ることができる。このように、セル面積の縮小化によれば、基板中にランダムに存在し得る欠陥が、素子に含まれる確率を低下させ、装置特性の向上を図り、また、歩留まりを向上させることができる。また、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、例えば、オン抵抗を低減することができる。また、単位面積当たりの電流量を、向上させることができる。このように、DMOSFETの特性を向上させることができる。また、nソース層202中のp層205図28を省略することで、nソース層102とソース電極124、124s、図2参照との接続面積を大きくすることができ、ソース抵抗を低減することができる。<3>本実施の形態のDMOSFETは基板表面に平行方向にチャネルを有し、プレーナ型と呼ばれる。対して、表面に溝を形成しその中にゲート電極を埋め込んだトレンチゲート型と呼ばれる構造がある。よって、本実施の形態においてトレンチゲート構造を採用してもよい。このトレンチゲート型の場合、プレーナ型と比較し、JFET抵抗接合型電界効果トランジスタJunctionFieldEffectTransistor抵抗が低いため、オン抵抗を低減することができる。しかしながら、例えば112-0方向に4度のオフ角を設けた4H-SiCよりなる基板106や半導体領域107を用いた場合、Siとは異なる六方晶系となる。このような結晶構造に起因して、チャネル抵抗が最も小さくなる112-0面を有するように溝を形成することが困難となる。よって、上記のプレーナ型構造を採用することで、溝形成工程が不要となり、簡易な工程で、特性の良好な半導体装置DMOSFETを形成することができる。また、本実施の形態によれば、前述したように、電界緩和領域104を利用して第1p層109を引き出すための引出部である第2p層105を配置したので、nソース層102を小さくすることができ、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、オン抵抗を低減することができ、トレンチゲート型に迫るオン抵抗を実現することが可能となる。実施の形態2実施の形態1においては、9つのセル領域図1について説明したが、この領域は、セルアレイ領域の内部に位置するものである。本実施の形態においては、セルアレイ領域の端部における各パターン102、105、103等のレイアウトの一例について説明する。応用例1図20は、本実施の形態の応用例1の半導体装置の要部平面図である。図中のAEは、セルアレイ領域を示し、図20は、セルアレイ領域の端部における各パターンのレイアウトを示す。図20においては、図1に示す各パターンと同様に各パターンが配置されている。なお、対応する部材には同一の符号を付し、その繰り返しの説明は省略する。このように、セルアレイ領域の端部においても、セルアレイ領域の内部のパターンレイアウトと同じレイアウトとしてもよい。応用例2図21は、本実施の形態の応用例2の半導体装置の要部平面図である。図中のAEは、セルアレイ領域を示し、図21は、セルアレイ領域の端部における各パターンのレイアウトを示す。図21においては、図1に示す各パターンのうち、第2p層引出部、コンタクト部105をセルアレイ領域の端部に配置している。このように、第2p層引出部、コンタクト部105をセルアレイ領域の端部に配置することにより、セルアレイ領域pボディ層103中の第2p層105の占有面積が大きくなり、DMOSFETの特性をさらに向上させることができる。なお、pボディ層103の端部をL103太線で示す。応用例3図22は、本実施の形態の応用例3の半導体装置の要部平面図である。図中のAEは、セルアレイ領域を示し、図22は、セルアレイ領域の端部における各パターンのレイアウトを示す。図22においては、図1に示す各パターンのうち、nソース層ソース領域102および第2p層105をセルアレイ領域の端部に配置している。このように、ソース電極124と接続されるnソース層102および第2p層105をセルアレイ領域の端部に配置することにより、セルアレイ領域pボディ層103中の第2p層105の占有面積が大きくなり、DMOSFETの特性をさらに向上させることができる。また、セルアレイ領域pボディ層103中のnソース層102の占有面積が大きくなり、DMOSFETの特性をさらに向上させることができる。なお、pボディ層103の端部をL103で示す。実施の形態3実施の形態1においては、上記電界緩和領域104に、第2p層引出部、コンタクト部105を形成し、第1p層109と電気的に接続したが、第2p層引出部、コンタクト部105をnソース層102中に設けてもよい。図23および図24を参照しながら、本実施の形態の半導体装置DMOSFETの構成について説明する。図23は、本実施の形態の半導体装置の要部断面図であり、図24は、本実施の形態の半導体装置の要部平面図である。図23は、例えば、図24のB-B断面に対応する。なお、実施の形態1との違いは、nソース層102中の第2p層105a引出部、コンタクト部だけであるので、当該構成およびその近傍の構成について詳細に説明し、他の構成については、その説明を省略する。ここで、本実施の形態においても、実施の形態1と同様に、pボディ層103の内部中庸に、第1p層109埋め込み層、埋め込み半導体領域が配置されている図23、図2参照。また、この第1p層109の形成領域は、開口部110a以外の領域に配置されている図24。この開口部110aは、上記露出領域108aより一回り大きい領域である。よって、第1p層109も、図24の領域Aを介してセル領域間において電気的に接続されている図7参照。また、図23に示すように、第1p層109は、上記電界緩和領域104において、第2p層105b引出部、コンタクト部と電気的に接続されている。また、第1p層109は、上記nソース層102の内部に配置された、第2p層105a引出部、コンタクト部と電気的に接続されている。図24に示すように、第2p層105a引出部、コンタクト部は、nソース層102に囲まれている。また、図23から明らかなように、第2p層105a引出部、コンタクト部の底部は、nソース層102の底部より深い位置に配置されている。この第1および第2p層109、105a、105bの不純物濃度は、pボディ層103の不純物濃度より高い。このように、本実施の形態の半導体装置DMOSFETにおいても、pボディ層103の中庸に、第1p層109を形成したので、pボディ層103の拡散抵抗を低減し、寄生のnpn領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるDMOSFETの特性劣化や破壊を防止することができる。なお、本実施の形態の半導体装置の製造方法については、実施の形態1の第2p層105の形成工程の際、第2p層105a、105bを同時に形成すればよい図8参照。他の工程については、実施の形態1と同様であるためその説明を省略する。また、本実施の形態においては、第2p層105a、105bで、第1p層109との接続を図ったが、第2p層105bを省略し、nソース層102中の第2p層105a引出部、コンタクト部だけで、第1p層109との接続を図ってもよい。上記構成においても、pボディ層103の中庸の第1p層109により、pボディ層103の拡散抵抗を低減し、寄生のnpn領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるDMOSFETの特性劣化や破壊を防止することができる。以上の説明のように、第2p層引出部、コンタクト部については、電界緩和領域104の他、nソース層ソース領域102中に配置してもよい。実施の形態4実施の形態1においては、nソース層ソース領域102およびセル領域を正方形正四角形状とした図1参照が、これらの領域は、かかる形状に制限されるものではなく、他の形状としてもよい。応用例A図25は、本実施の形態の応用例Aの半導体装置の要部平面図である。この応用例Aにおいては、nソース層ソース領域102の平面形状を長方形状四角形状としている。ここでは、Y方向に延在する辺が長辺であり、X方向に延在する辺が短辺となっている。このnソース層ソース領域102の外周には、pボディ層p型ボディ領域103が配置されている。ここでも、4つのnソース層ソース領域102の近接する頂角角部を結んだ領域A内に、電界緩和領域を設け、この電界緩和領域に、第2p層引出部、コンタクト部105を配置し、その下部から、前記nソース層ソース領域102の下部まで延在するように第1p層109を配置する。例えば、図25のC-C’の断面部の構成は、各パターンの寸法が異なるだけで、その配置は、図2を参照しながら説明した実施の形態1の場合と同様の構成となる。応用例B図26は、本実施の形態の応用例Bの半導体装置の要部平面図である。この応用例Bにおいては、nソース層ソース領域102の平面形状を正三角形状としている。このnソース層ソース領域102の外周には、pボディ層p型ボディ領域103が配置されている。ここでは、6つのnソース層ソース領域102の近接する頂角角部を結んだ領域A内に、電界緩和領域104を設け、この電界緩和領域104に、第2p層引出部、コンタクト部105を配置し、その下部から、前記nソース層ソース領域102の下部まで延在するように第1p層109を配置する。言い換えれば、電界緩和領域104を中心として複数のnソース層102図26においては、6個のnソース層102を離間して配置し、これらの下部に延在する第1p層109を電界緩和領域104において第2p層引出部、コンタクト部105と接続する。例えば、図26のD-D’の断面部の構成は、各パターンの寸法が異なるだけで、その配置は、図2を参照しながら説明した実施の形態1の場合と同様の構成となる。このように、nソース層ソース領域102およびセル領域の平面形状を四角形や三角形状とすることができる。また、これ以外の形状、例えば、正六角形状などとしてもよい。また、必ずしも正多角形状でなくてもよい。以上詳細に説明したように、nソース層ソース領域102およびセル領域の形状を変更した場合においても、実施の形態1と同様の効果を奏することができる。実施の形態5実施の形態1においては、層間絶縁膜IL2の上部に、ソース電極ソース配線、配線124を配置したが、このソース電極124上にさらに層間絶縁膜を設けゲート配線127を形成してもよい。図27は、本実施の形態の半導体装置の要部断面図である。なお、層間絶縁膜IL2より下層の構成および製造工程は、実施の形態1の場合と同様であるためその説明を省略する。図27に示すように、実施の形態1と同様に、層間絶縁膜IL1、IL2中にコンタクトホールを形成し、その底部から露出したnソース層102および第2p層105上に金属シリサイド124sを形成する図19参照。また、SiC基板106の裏面に金属シリサイドよりなる裏面電極ドレイン電極121を形成する図19参照。次いで、SiC基板106の表面側の金属シリサイド124snソース層102および第2p層105上に、ソース電極124を形成する。例えば、コンタクトホール内部を含む層間絶縁膜IL2上に、導電性膜として例えばAlなどの金属膜をスパッタリング法などで堆積することにより、ソース電極124を形成する図27においては、窒化チタン122の図示を省略してある。次いで、ゲート電極116上のソース電極124をパターニングにより除去することにより開口部を形成する図27。次いで、開口部内を含むソース電極124上に層間絶縁膜IL3を形成する。この層間絶縁膜IL3は、層間絶縁膜IL2、IL3と同様に形成することができる。次いで、ゲート電極116上の層間絶縁膜IL2およびIL3をエッチングなどにより除去し、コンタクトホールを形成する。次いで、コンタクトホール内部を含む層間絶縁膜IL3上に、導電性膜として例えばAlなどの金属膜をスパッタリング法などで堆積することにより、ゲート配線127を形成する。この後、ゲート配線127上に保護膜図示せずとして例えばポリイミド膜などの絶縁膜を形成してもよい。このように、ゲート電極116と電気的に接続されるゲート配線127を形成してもよい。なお、本実施の形態においては、ゲート配線127を上層に、ソース電極124を下層に配置したが、これらを逆に配置し、ゲート配線127を下層に、ソース電極124を上層に配置してもよい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。