オンチップ型の測定回路を有する半導体集積回路であって、前記測定回路は、第1の周期で周期パルスを発生させる第1のリングオシレータと前記第1のリングオシレータにより発生された周期パルスを遅延させて出力するバッファラインとを有する被測定部と、前記第1の周期と非同期である第2の周期で周期パルスを発生させる第2のリングオシレータと、前記第2のリングオシレータから出力された周期パルスに同期して、前記被測定部から出力された周期パルスのHレベルの数をカウントするHレベルカウンタと、前記第2のリングオシレータから出力された周期パルスに同期して、前記被測定部から出力された周期パルスのLレベルの数をカウントするLレベルカウンタと、を備え、前記バッファラインは、複数の遅延素子が直列接続されており、前記複数の遅延素子のそれぞれは、PMOSトランジスタ及びNMOSトランジスタを含み、第1の遅延量を有する前段インバータ部と、PMOSトランジスタ及びNMOSトランジスタを含み、前記第1の遅延量と異なる第2の遅延量を有する後段インバータ部と、を有することを特徴とする半導体集積回路。オンチップ型の測定回路を有する半導体集積回路であって、前記測定回路は、バッファラインと、リングオシレータと、前記バッファラインから出力された周期パルスのデューティー比を測定する第1の測定部と、前リングオシレータから出力された周期パルスの周波数を測定する第2の測定部と、を備え、前記バッファラインは、複数の遅延素子が直列接続されており、前記複数の遅延素子のそれぞれは、PMOSトランジスタ及びNMOSトランジスタを含み、第1の遅延量を有する前段インバータ部と、PMOSトランジスタ及びNMOSトランジスタを含み、前記第1の遅延量と異なる第2の遅延量を有する後段インバータ部と、を有することを特徴とする半導体集積回路。前記バッファラインは、前記リングオシレータと前記第1の測定部及び前記第2の測定部との間に電気的に接続されていることを特徴とする請求項2に記載の半導体集積回路。前記リングオシレータは、前記バッファラインを内部に含むことを特徴とする請求項2に記載の半導体集積回路。前記リングオシレータは、複数の第2の遅延素子とAND回路とを有し、前記複数の第2の遅延素子は、直列接続されるとともに前記直列接続の最終段の第2の遅延素子の出力が初段の第2の遅延素子側へ入力されるようにリング状に接続されており、前記AND回路は、前記複数の第2の遅延素子における前記最終段の第2の遅延素子の出力と途中段の第2の遅延素子の出力との論理積を演算して出力することを特徴とする請求項2から4のいずれか1項に記載の半導体集積回路。1つの実施形態は、例えば、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定するためのパラメータを得ることができる半導体集積回路を提供することを目的とする。1つの実施形態によれば、オンチップ型の測定回路を有する半導体集積回路であって、測定回路は、バッファラインとリングオシレータと第1の測定部と第2の測定部とを有する半導体集積回路が提供される。第1の測定部は、バッファラインから出力された周期パルスのデューティー比を測定する。第2の測定部は、リングオシレータから出力された周期パルスの周波数を測定する。バッファラインは、複数の遅延素子が直列接続されている。複数の遅延素子のそれぞれは、前段インバータ部と後段インバータ部とを有する。前段インバータ部は、PMOSトランジスタ及びNMOSトランジスタを含む。前段インバータ部は、第1の遅延量を有する。後段インバータ部は、PMOSトランジスタ及びNMOSトランジスタを含む。後段インバータ部は、第2の遅延量を有する。第2の遅延量は、第1の遅延量と異なる。以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態にかかる半導体集積回路1について説明する。半導体集積回路1は、例えば、1つの半導体基板半導体チップ上に搭載された回路であり、例えば、デジタル回路、アナログ回路、及びデジタルアナログ変換器などの所定の回路を有するとともに、所定の回路と同じ半導体基板半導体チップ上に搭載されたオンチップ型の測定回路100を有する。所定の回路とオンチップ型の測定回路100とは、互いに同様のプロセスで製造されたPMOSトランジスタ及びNMOSトランジスタを有する。半導体集積回路1では、所定の回路の動作周波数や消費電力が規定範囲から外れることがある。このとき、所定の回路への入力信号に対し、あらかじめPMOSトランジスタ及びNMOSトランジスタの特性ばらつきに応じた補正パラメータを乗算することでその特性ばらつきの影響を低減できる。この補正処理を実行するためには、各チップに対しPMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定する必要がある。そこで、本実施形態では、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定するためのパラメータを得るために、所定の回路と同じ半導体基板半導体チップ上にオンチップ型の測定回路100を搭載させる。次に、オンチップ型の測定回路100の構成について図1を用いて説明する。図1は、オンチップ型の測定回路100の構成を示す図である。測定回路100は、被測定部10、第1の測定部20、及び第2の測定部30を有する。被測定部10は、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定するためのパラメータを得るための測定対象である。被測定部10は、リングオシレータ101及びバッファライン105を有する。具体的には、リングオシレータ101は、その内部に、バッファライン105を含む。イネーブル信号が所定時間以上アクティブレベルになると、リングオシレータ101は、第1の周期で周期パルスを発生させ、発生させた周期パルスをバッファライン105で遅延させ、遅延させた周期パルスを出力する。この遅延させた周期パルスは、PMOSトランジスタのソースドレイン電流IdrPおよびNMOSトランジスタのソースドレイン電流IdrNに依存した周波数およびデューティー比を持った波形を有する。イネーブル信号がノンアクティブレベルになると、リングオシレータ101は、周期パルスの発生の動作を停止する。第1の測定部20は、被測定部10から出力される周期パルスの波形のデューティー比を測定する。具体的には、第1の測定部20は、サンプリングフリップフロップ102及びデューティー比カウンタ103を有する。サンプリングフリップフロップ102及びデューティー比カウンタ103は、外部例えば、図9に示すクロック生成部142から受けたサンプリングクロックに同期して動作する。サンプリングクロックは、第1の周期と非同期である第2の周期を有する周期パルスである。サンプリングクロックの周期は、被測定部10から出力される周期パルスの周期と非同期であれば、被測定部10から出力される周期パルスの周期より大きくても良いし、被測定部10から出力される周期パルスの周期より小さくても良い。サンプリングフリップフロップ102は、サンプリングクロックに同期して、被測定部10から出力された周期パルスのレベルを保持する。デューティー比カウンタ103は、サンプリングクロックに同期して、サンプリングフリップフロップ102に保持されたレベルがHレベルである回数Hレベル数をカウントする。デューティー比カウンタ103は、Hレベル数を、デューティー比を示す値として後段例えば、図9に示す推定部144へ出力する。また、サンプリングフリップフロップ102及びデューティー比カウンタ103は、外部例えば、図9に示すコントローラ143からアクティブレベルのリセット信号を受けた場合、リセットされ、ノンアクティブレベルのリセット信号を受けた場合、リセットが解除される。第2の測定部30は、被測定部10から出力される周期パルスの周波数を測定する。具体的には、第2の測定部30は、周波数カウンタ104を有する。周波数カウンタ104は、外部例えば、図9に示すコントローラ143からリセット信号を受けた場合、リセットされ、ノンアクティブレベルのリセット信号を受けた場合、リセットが解除される。周波数カウンタ104は、リセットが解除されたタイミングから次にリセットされるタイミングまでの期間内の一定時間において、被測定部10から出力される周期パルスのパルス数をカウントする。周波数カウンタ104は、パルス数を、周波数を示す値として後段例えば、図9に示す推定部144へ出力する。次に、リングオシレータ101の詳細を説明する。図2はリングオシレータ101の内部構成を示す図である。リングオシレータ101は、例えば、NAND回路106及びバッファライン105を有する。バッファライン105では、複数の遅延バッファ複数の遅延素子107-1~107-Kが直列接続されている。NAND回路106は、入力端子106aに、ラインL3を介してイネーブル信号が供給されるとともに、入力端子106bに、ラインL2を介してバッファライン105における最終段の遅延バッファ107-Kの出力端子が接続されている。NAND回路106の出力端子には、バッファライン105の入力端子が接続されている。バッファライン105における最終段の遅延バッファ107-Kの出力端子には、ラインL1を介して第1の測定部20及び第2の測定部30図1参照が接続されているとともに、ラインL2を介してNAND回路106の入力端子が接続されている。NAND回路106及び複数の遅延バッファ107-1~107-Kは、リング状に接続されている。NAND回路106は、リングオシレータ101のコントロールゲートであり、イネーブル信号がHレベルの時はリングオシレータ101の出力を反転してリングオシレータの先頭に戻すことで発振動作をさせ、イネーブル信号がLレベルの時は発振を停止させる。NAND回路106の後段には複数の遅延バッファ107-1~107-Kがつながっている。各遅延バッファ107の内部は、例えば図3に示すように、入力ノードN1と出力ノードN2との間に2つのインバータ部INV1、INV2を接続ノードN3経由で直列につなげたものとなっている。各インバータ部INV1、INV2は、PMOSトランジスタ及びNMOSトランジスタを含む。この構成において、前段インバータ部INV1の遅延量と後段インバータ部INV2の遅延量とを違う値にすることで、遅延バッファ107による立ち上がり遅延と立ち下がり遅延とがそれぞれIdrNおよびIdrPに依存するようにできる。例えば、前段インバータ部INV1の遅延量を後段インバータ部INV2の遅延量より大きくするように設計されている場合、遅延バッファ107の出力波形がLレベルからHレベルに立ち上がる際に、図7aに示すように、前段インバータ部INV1のNMOSトランジスタと後段インバータ部INV2のPMOSトランジスタとにそれぞれ電流が流れる。このとき、前段インバータ部INV1の遅延量を後段インバータ部INV2の遅延量より大きくするように設計されているので、図7aの白抜き矢印で示すように、前段インバータ部INV1のNMOSトランジスタのドレイン電流の方が後段インバータ部INV2のPMOSトランジスタのドレイン電流よりも少ない。そこで、遅延バッファ107による立ち上がり遅延には、前段インバータ部INV1のNMOSトランジスタの影響が支配的になる。すなわち、遅延バッファ107による立ち上がり遅延は、主として、NMOSトランジスタのドレイン電流IdrNに依存したものとなる。例えば、前段インバータ部INV1の遅延量を後段インバータ部INV2の遅延量より大きくするように設計されている場合、遅延バッファ107の出力波形がHレベルからLレベルに立ち下がる際に、図7bに示すように、前段インバータ部INV1のPMOSトランジスタと後段インバータ部INV2のNMOSトランジスタとにそれぞれ電流が流れる。このとき、前段インバータ部INV1の遅延量を後段インバータ部INV2の遅延量より大きくするように設計されているので、図7bの白抜き矢印で示すように、前段インバータ部INV1のPMOSトランジスタのドレイン電流の方が後段インバータ部INV2のNMOSトランジスタのドレイン電流よりも少ない。そこで、遅延バッファ107による立ち下がり遅延には、前段インバータ部INV1のPMOSトランジスタの影響が支配的になる。すなわち、遅延バッファ107による立ち下がり遅延は、主として、PMOSトランジスタのドレイン電流IdrPに依存したものとなる。前段インバータ部INV1の遅延量を後段インバータ部INV2の遅延量より大きくするような遅延バッファ107は、例えば図3のように構成すればよい。図3に示す遅延バッファ107は、前段インバータ部INV1の電流駆動能力と後段インバータ部INV2の電流駆動能力を変えたものである。例えば、前段インバータ部INV1の電流駆動能力が後段インバータ部INV2の電流駆動能力より小さくなるように変えている。前段インバータ部INV1は、例えば1つのインバータINV11を含む。インバータINV11は、その入力端子に入力ノードN1が接続され、その出力端子に接続ノードN3が接続されている。インバータINV11では、PMOSトランジスタ111とNMOSトランジスタ112とがインバータ接続されている。後段インバータ部INV2は、例えば3つのインバータINV21~INV23を含む。3つのインバータINV21~INV23は、接続ノードN3と出力ノードN2との間に並列接続されている。インバータINV21は、その入力端子に接続ノードN3が接続され、その出力端子に出力ノードN2が接続されている。インバータINV21では、PMOSトランジスタ121-1とNMOSトランジスタ122-1とがインバータ接続されている。インバータINV22は、その入力端子に接続ノードN3が接続され、その出力端子に出力ノードN2が接続されている。インバータINV22では、PMOSトランジスタ121-2とNMOSトランジスタ122-2とがインバータ接続されている。インバータINV23は、その入力端子に接続ノードN3が接続され、その出力端子に出力ノードN2が接続されている。インバータINV23では、PMOSトランジスタ121-3とNMOSトランジスタ122-3とがインバータ接続されている。立ち上がり伝播では、NMOSトランジスタ112がPMOSトランジスタ121-1~121-3とNMOSトランジスタ122-1~122-3の合計6素子のゲートをチャージした後、PMOSトランジスタ121-1~121-3の3素子が出力ノードN2を介して次段の遅延バッファ107のPMOSトランジスタ111とNMOSトランジスタ112の2素子をチャージする。各インバータINV11、INV21、INV22、INV23の遅延時間を単純に、ゲート容量に比例し電流に反比例すると仮定すると、前段の遅延は後段の9倍であり、立ち上がり遅延時間はNMOSトランジスタ112の電流の値に大きく依存することになる。同様に、立ち下がり遅延時間はPMOSトランジスタ111の電流に大きく依存する。説明のために数式を用いることにする。遅延バッファ107の1素子についての立ち上がり遅延時間をtrise、立ち下がり遅延時間をtfallとする。triseはIdrNに、tfallはIdrPに大きく依存するため、IdrNおよびIdrPを求めるためにはtriseとtfallを測定できればよい。図2のリングオシレータ101の遅延バッファ数をKと置くと、リングオシレータ101の出力周期はKtrisetfall、デューティー比はtfall/trisetfallとなる。ただし簡単のため、NAND回路106による遅延は無いものとしている。これより、リングオシレータ101の出力の周波数とデューティー比とを測定すれば立ち上がり遅延時間と立ち下がり遅延時間とが測定できることになる。次に、リングオシレータ出力のデューティー比をデジタル回路のみで測定するための機構であるサンプリングフリップフロップ102およびデューティー比カウンタ103の動作について図4を使って説明する。図4の最上段は、リングオシレータ101の出力波形であり、ある周期とデューティー比とを持った矩形波周期パルスとなっている。サンプリングフリップフロップ102は、リングオシレータ101の出力波形をサンプリングクロックの立ち上がりタイミングでサンプリングする。図4の上から2段目はサンプリングクロックの波形である。図4の上から3段目は、サンプリングフリップフロップ102によるサンプリング結果である。図4の最下段に示すように、デューティー比カウンタ103は、サンプリングクロックの立ち上がりで、サンプリングフリップフロップ102の出力の結果がHレベルならカウントアップをし、Lレベルなら値を保持するカウンタHレベルカウンタである。一定時間以上このような動作をさせ、入力したサンプリングクロック数とデューティー比カウンタの値Hレベル数を比較することでリングオシレータ101の出力波形のデューティー比を得ることができる。デューティー比の正確な測定のためには、リングオシレータ101の出力周期パルスの周期とサンプリングクロック周期パルスの周期とが非同期であることと、レベルの遷移時間が充分短いことが必要である。仮に、2つの波形が同期しており、周期が単純な整数比で表せてしまう場合、デューティー比はその整数の逆数程度の分解能しか持たなくなってしまう。この対策として、例えば、サンプリングクロックには半導体集積回路1のシステムクロックを使用するか、もしくはサンプリングクロック発生用のオシレータをリングオシレータ101とは別に実装することが考えられる。例えば、図9に示すクロック生成部142は、システムクロックを生成する回路であってもよいし、サンプリングクロック発生用のオシレータであってもよい。あるいは、仮に、波形のレベル遷移時間が長い場合、リングオシレータ101の出力のレベルが遷移している間にサンプリングクロックの立ち上がりが来てしまい、メタステーブル状態が発生し、やはり正確な測定ができなくなる。この対策については、サンプリングフリップフロップ102に入力する前に2つの波形それぞれを遅延バッファに通すことで遷移時間を短くすればよい。また、万が一メタステーブル状態が生じた場合、メタステーブル状態の持続時間がサンプリングクロック周期と同程度になるとデューティー比カウンタが誤作動を起こす可能性がある。この対策には、サンプリングフリップフロップ102を2段構成にすればよい。次に、周波数測定に関する動作について説明する。周波数測定に関しては、周波数カウンタ104が、リングオシレータ101の出力波形周期パルスの周波数をカウントする。これは一定時間Tにおけるリングオシレータ101の出力周期パルスの立ち上がりの数を周波数カウンタ104でカウントすればよい。測定時の一連の動作を図5及び図6に示す。測定を開始する際、まずリセット信号を解除し、その後リングオシレータを発振させるためイネーブル信号を一定時間TだけHにする。通常リセット信号は負論理で実装されるので図5でもそのように示している。イネーブル信号をHにするとリングオシレータ101が発振を始めるとともに、図5に示されるように周波数カウンタ104がリングオシレータ101の出力周期パルスの立ち上がり数をカウントするようになる。さらにサンプリングクロックを入力すると、図6に示されるようにデューティー比カウンタ103もリングオシレータ101の出力周期パルスのデューティー比に従ってカウントアップ動作をする。サンプリングクロックの合計数をNsとする。測定時間Tが終了してイネーブル信号をLにするとともにサンプリングクロックを止めると、少しの時間の後リングオシレータ101も発振を停止する。このときのデューティー比カウンタ103のカウント値NDと周波数カウンタ104のカウント値NFを読み出した後リセット信号をLにし、デューティー比カウンタ103と周波数カウンタ104、およびサンプリングフリップフロップ102の値をリセットする。測定時間T、サンプリングクロック数Ns、デューティー比カウンタ値NDおよび周波数カウンタ値NFから周波数Fとデューティー比Dは以下の数式1、2のように求められる。F=NF/T数式1D=ND/Ns数式2最後に周波数Fとデューティー比DからPMOSトランジスタの電流IdrPおよびNMOSトランジスタの電流IdrNを求める必要がある。これらの関係は定性的には図8に示すようになる。図8aは、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流とに対する周波数等高線であり、傾向としてNMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との合計値が大きければ周波数が高く、合計値が小さければ周波数が低い。図8bは、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流とに対するデューティー比等高線であり、傾向としてNMOSトランジスタのドレイン電流からPMOSトランジスタのドレイン電流を引いた差分値が符号も含めた意味で大きければデューティー比が高く、差分値が小さければデューティー比が低い。このように周波数とデューティー比との2つのパラメータを使うことで、図8cに示すように、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流とをそれぞれ独立に推定することができる。詳細な値の求め方については、これら電流値と周波数、デューティー比の関係はさまざまな要因が複雑に絡みあって決まるため、何らかのモデルを数値化するより、たくさんの半導体集積回路1のサンプルチップについて周波数、デューティー比および電流のデータを取り、これらデータをもとにフィッティングを行って算出するのが好ましい。以上のように、第1の実施形態では、オンチップ型の測定回路100において、被測定部10が、周期パルスを発生させ、前段インバータ部の遅延量と後段インバータ部の遅延量とが異なる遅延バッファを複数直列接続したバッファラインで周期パルスを遅延させて出力する。そして、第1の測定部20が、被測定部10から出力された周期パルスのデューティー比を測定し、第2の測定部30が、被測定部10から出力された周期パルスの周波数を測定する。これにより、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定するためのパラメータとして周期パルスのデューティー比及び周波数を得ることができる。また、第1の実施形態の構成では、アナログ的な動作が必要ないので、デジタル回路のみでオンチップ型の測定回路100を構成することができる。また、第1の実施形態では、被測定部10において、リングオシレータ101がバッファライン105を内部に含んでいる。これにより、発振するための回路と遅延させるための回路とをリングオシレータ101で構成することができ、省面積が期待できる。また、第1の実施形態では、リングオシレータ101自体の出力信号が1つであるため、図9のようなLSI構成にすることによりさらに省面積が期待できる。図9は、第1の実施形態による測定回路100の1チップLSIとしての半導体集積回路1への実装形態を示す図である。電流値はチップ内の場所によっても値が変わることがあるため、それぞれの位置での電流をモニタするために複数のリングオシレータ101、101aを搭載している。この場合、リングオシレータ101、101aはそれぞれの場所に実装されている必要があるが、サンプリングフリップフロップ102、デューティー比カウンタ103および周波数カウンタ104を含む測定ブロック150は共通化できる。このとき、複数のリングオシレータ101、101aと測定ブロック150との間に切替ブロック141を設け、切替ブロック141により複数のリングオシレータ101、101aを順次に測定ブロック150へ接続して測定を行うようにする。このとき、各リングオシレータ101、101aと測定ブロック150との間は信号線で接続されている必要がある。仮に、各リングオシレータ101、101aの出力信号が複数ある場合、リングオシレータ101、101aと測定ブロック150と間の長い距離に複数の信号線が走るため、クロストークによりこれら信号線で伝達される信号が劣化してしまう可能性がある。しかし、第1の実施形態のように各リングオシレータ101、101aの出力が1つであればそのような心配がないという利点がある。また、図9に示すように、測定ブロック150の周辺には、サンプリングクロックを供給するためのクロック生成部142、イネーブル信号やリセット信号を供給するためのコントローラ143などが配されていても良い。また、測定ブロック150の周辺には、測定ブロック150から出力されたデューティー比の測定結果と周波数の測定結果とを受ける推定部144がさらに配されていても良い。推定部144は、クロック生成部142からサンプリングクロックを受けてクロック数をカウントするとともに、デューティー比の測定結果と周波数の測定結果とを用いて、例えば数式2、1からデューティー比D及び周波数Fを求め、図8a~cに示すような処理を行い、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流とをそれぞれ独立に推定する。推定部144の周辺には、推定部144による推定結果を受ける補正部145がさらに配されていても良い。補正部145は、推定部144による推定結果を用いて、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきに応じた補正パラメータを求める。そして、補正部145は、所定の回路への入力信号に対し、補正パラメータを乗算する。これにより、所定の回路の動作におけるPMOSトランジスタ及びNMOSトランジスタの特性ばらつきの影響を低減できる。なお、前段インバータ部INV1iの遅延量を後段インバータ部INV2iの遅延量より大きくするような遅延バッファ107iは、例えば図10のように構成してもよい。図10に示す遅延バッファ107iでは、例えば前段インバータ部INV1iのインバータ数と後段インバータ部INV2iのインバータ数とを同じにして、前段インバータ部INV1iのゲート長を後段インバータ部INV2iのゲート長より長くすることで前段インバータ部INV1iの遅延量を後段インバータ部INV2iの遅延量より大きくできる。すなわち、前段インバータ部INV1iのインバータINV11iのPMOSトランジスタ111iのゲート長Lp1は、後段インバータ部INV2iのインバータINV21のPMOSトランジスタ121-1のゲート長Lp2より長くなっている。前段インバータ部INV1iのインバータINV11iのNMOSトランジスタ112iのゲート長Ln1は、後段インバータ部INV2iのインバータINV21のNMOSトランジスタ122-1のゲート長Ln2より長くなっている。あるいは、前段インバータ部INV1jの遅延量を後段インバータ部INV2jの遅延量より大きくするような遅延バッファ107jは、例えば図11のように構成してもよい。図11に示す遅延バッファ107jでは、例えば前段インバータ部INV1jのインバータ数と後段インバータ部INV2jのインバータ数とを同じにして、前段インバータ部INV1jのゲート絶縁膜厚を後段インバータ部INV2jのゲート絶縁膜厚より厚くすることで前段インバータ部INV1jの遅延量を後段インバータ部INV2jの遅延量より大きくできる。すなわち、前段インバータ部INV1jのインバータINV11jのPMOSトランジスタ111jのゲート絶縁膜厚Dp1は、後段インバータ部INV2jのインバータINV21のPMOSトランジスタ121-1のゲート絶縁膜厚Dp2より厚くなっている。前段インバータ部INV1jのインバータINV11jのNMOSトランジスタ112jのゲート絶縁膜厚Dn1は、後段インバータ部INV2jのインバータINV21のNMOSトランジスタ122-1のゲート絶縁膜厚Dn2より厚くなっている。あるいは、前段インバータ部INV1kの遅延量を後段インバータ部INV2kの遅延量より大きくするような遅延バッファ107kは、例えば図12のように構成してもよい。図12に示す遅延バッファ107kでは、例えば前段インバータ部INV1kのインバータ数と後段インバータ部INV2kのインバータ数とを同じにして、前段インバータ部INV1kのゲート幅を後段インバータ部INV2kのゲート幅より狭くすることで前段インバータ部INV1kの遅延量を後段インバータ部INV2kの遅延量より大きくできる。すなわち、前段インバータ部INV1kのインバータINV11kのPMOSトランジスタ111kのゲート幅Wp1は、後段インバータ部INV2kのインバータINV21のPMOSトランジスタ121-1のゲート幅Wp2より狭くなっている。前段インバータ部INV1kのインバータINV11kのNMOSトランジスタ112kのゲート幅Wn1は、後段インバータ部INV2kのインバータINV21のNMOSトランジスタ122-1のゲート幅Wn2より狭くなっている。あるいは、前段インバータ部INV1pの遅延量を後段インバータ部INV2pの遅延量より大きくするような遅延バッファ107pは、例えば図13のように構成してもよい。図13に示す遅延バッファ107pでは、例えば前段インバータ部INV1pのインバータ数と後段インバータ部INV2pのインバータ数とを同じにして、前段インバータ部INV1pのバックゲートバイアスを選択的に逆バイアスにすることで前段インバータ部INV1pの遅延量を後段インバータ部INV2pの遅延量より大きくできる。すなわち、前段インバータ部INV1pのインバータINV11pのPMOSトランジスタ111pのバックゲートバイアスVBPは逆バイアスであるのに対して、後段インバータ部INV2pのインバータINV21のPMOSトランジスタ121-1のバックゲートバイアスは通常のバイアスになっている。前段インバータ部INV1pのインバータINV11pのNMOSトランジスタ112pのバックゲートバイアスVBNは逆バイアスであるのに対して、後段インバータ部INV2pのインバータINV21のNMOSトランジスタ122-1のバックゲートバイアスは通常のバイアスになっている。あるいは、前段インバータ部INV1qの遅延量を後段インバータ部INV2qの遅延量より大きくするような遅延バッファ107qは、例えば図14のように構成してもよい。図14に示す遅延バッファ107qでは、例えば前段インバータ部INV1qのインバータ数と後段インバータ部INV2qのインバータ数とを同じにして、前段インバータ部INV1pの出力側に負荷素子を選択的に追加にすることで前段インバータ部INV1qの遅延量を後段インバータ部INV2qの遅延量より大きくできる。すなわち、前段インバータ部INV1qのインバータINV11の出力端子と接続ノードN3との間のラインL13と、グランド電位gndとの間には、負荷素子LDとして例えば容量素子が接続されている。また、バッファラインに含まれる各遅延バッファは、前段インバータ部の遅延量が後段インバータ部の遅延量より小さいものであってもよい。例えば、図3や図10~13において、前段インバータ部の構成と後段インバータ部の構成とを入れ替えることにより、前段インバータ部の遅延量が後段インバータ部の遅延量より小さくなるように構成することができる。第2の実施形態次に、第2の実施形態にかかる半導体集積回路について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第1の実施形態では、被測定部10においてバッファライン105がリングオシレータ101の内部に含まれていたが、第2の実施形態では、デューティー比をより正確に測定するために、バッファライン105をリングオシレータ101の外部に設ける。具体的には、例えば図15に示すように、測定回路200の被測定部210において、リングオシレータ201の出力端子にバッファライン105が接続されている。すなわち、バッファライン105は、リングオシレータ201と、第1の測定部20及び第2の測定部30との間に電気的に接続されている。この構成を第1の実施形態と比較すると、リングオシレータ201の出力はいったんバッファライン105を通った後にデューティー比および周波数が測定される。このバッファライン105は第1の実施形態のリングオシレータ101内部のバッファライン105と同様、前段インバータ部の遅延量と後段インバータ部の遅延量とが違うような遅延バッファを複数段並べた構造をしており、デューティー比を強調することができる。以下、数式で説明する。リングオシレータ201内の遅延バッファ段数をKR、バッファライン105内の遅延バッファ段数をKLと置く。第2の実施形態の構成では、リングオシレータ201内の遅延バッファは、第1の実施形態と同様、前段インバータ部の遅延量と後段インバータ部の遅延量とを変えたものとする。このとき、リングオシレータ201の出力周期パルスの波形は、図16の上段に示すように、KRtrise時間のLレベルとKRtfall時間のHレベルとが繰り返される矩形波である。この波形がバッファライン105を通ると、図16の下段に示すように、立ち上がりがKLtrise、立ち下がりがKLtfall遅れた波形となる。結果としてバッファライン105の出力周期パルスのデューティー比の50からのずれD’Lは、リングオシレータ201の出力のデューティー比の50からのずれをD’Rと置くと、以下の数式3のようになる。D’L=2×KL/KR1×D’R数式3ただし、リングオシレータ201の出力のデューティー比の50からのずれD’Rは数式4を満たす。D’R=tfall/trisetfall-1/2数式4これは、デューティー比の50からのずれをバッファライン105で2×KL/KR1倍に増幅していることになる。以上のように、第2の実施形態では、リングオシレータ201の出力端子にバッファライン105が接続し、リングオシレータ201から出力された周期パルスをバッファライン105で遅延させる。これにより、周期パルスのデューティー比を増幅でき、周期パルスのデューティー比の測定精度を向上できる。これにより、より精度良くPMOSトランジスタとNMOSトランジスタとの電流の違いを推定できる。なお、バッファライン105をリングオシレータ201の外部に設ける場合、図17aに示すように、リングオシレータ201内の複数の遅延バッファ208-1~208-Kのそれぞれは、図17bに示すように、前段インバータ部INV3の遅延量と後段インバータ部INV4の遅延量とが均等なものであってもよい。この場合でも、リングオシレータ201の出力デューティー比が50であるとき、バッファライン105の出力デューティー比は、例えば数式5のように増幅することができる。2×KL/KR×tfall/trisetfall-1/21/2数式5第3の実施形態次に、第3の実施形態にかかる半導体集積回路について説明する。以下では、第2の実施形態と異なる部分を中心に説明する。一般的に、デジタル回路内部ではPMOSトランジスタとNMOSトランジスタとの素子の大きさはおおよそ同程度に設計されるが、この場合、PMOSトランジスタよりもNMOSトランジスタのほうが、電流が大きい。そのためプロセスばらつきがなく設計通りに製造できたとしても、第1の実施形態および第2の実施形態の実装では、デューティー比が50から大きく外れる可能性がある。デューティー比が0もしくは100となると測定ができなくなるため、第2の実施形態のような増幅にも限界があることになる。例えば、第2の実施形態の構成で、tfall/trisetfallの値が65と66のサンプルを見分けたいとする。第2の実施形態の構成でKL/KR=1とするとこれらは95と98とのデューティー比となり、差を3倍に増幅できたことになるが、これ以上増幅すると100を超えてしまい検出できなくなってしまう。そこで、第3の実施形態では、リングオシレータ301から出る初期デューティー比を50より小さい値にできる構成を採用する。図18に示すように、リングオシレータ301の内部構成が第2の実施形態と異なる。具体的には、リングオシレータ301は、AND回路309をさらに有する。AND回路309は、複数の遅延バッファ208-1~208-KRにおける最終段の遅延バッファ208-KRの出力端子と、リングオシレータ301の出力端子との間に配されている。AND回路309は、入力端子309aに、ラインL4を介して途中段例えば、K1段の遅延バッファ208-K1の出力端子が接続され、入力端子309bに、最終段例えば、KR段の遅延バッファ208-KRの出力端子が接続されている。これにより、AND回路309は、複数の遅延バッファ208-1~208-KRにおける最終段の遅延バッファ208-KRの出力と途中段の遅延バッファ208-K1の出力との論理積を演算してラインL1経由でバッファライン105へ出力する。特徴的なのは出力の部分で、リングオシレータ301の最終波形とリングオシレータ301の途中の波形のANDをとっていることであり、これにより出力のデューティー比を50ではない値に設計できる。このとき、各遅延バッファ208は図17bに示すように前段インバータ部の遅延量と後段インバータ部の遅延量とが均等であるもののほうが好ましい。図18に示すK1段目の遅延バッファ208-K1の出力と最終段の遅延バッファ208-KRの出力とのANDをとっているとすると、最終出力波形はデューティー比がK1/2KRとなるため、K1の値を選べばリングオシレータ301の出力デューティー比を任意の値に設定できる。例えば、AND回路309の入力端子309aと複数の遅延バッファ208-1~208-KR-1のそれぞれの出力端子との間にセレクタを設けて、AND回路309により演算される途中段の段数を任意に設定できるようにしてもよい。例えば、K1:KR=1:5とするとリングオシレータ301の出力デューティー比は10となる。後段のバッファライン105をKL/KR=2.5となる長さに設計すると、先ほどの、tfall/trisetfallの値が65と66のサンプルのバッファライン出力デューティー比はそれぞれ85と90となり、差を5倍に増幅できる。以上のように、第3の実施形態では、リングオシレータ301において、AND回路309は、複数の遅延バッファ208-1~208-KRにおける最終段の遅延バッファ208-KRの出力と途中段の遅延バッファ208-K1の出力との論理積を演算してラインL1経由でバッファライン105へ出力する。これにより、リングオシレータ301から出る初期デューティー比を50より小さい値にできるので、増幅のためのダイナミックレンジを確保した状態で例えば、第1の測定部20の測定しやすい領域内で、バッファライン105により周期パルスのデューティー比を増幅することができる。これにより、周期パルスのデューティー比の測定精度をさらに向上でき、さらに精度よくPMOSトランジスタとNMOSトランジスタとの電流の違いを測定できる。なお、バッファライン105は、リングオシレータ301の内部に含まれていてもよい。例えば、リングオシレータ301における複数の遅延バッファ208-1~208-KRの全部又は連続した部分が、バッファライン105を兼ねていてもよい。この場合、リングオシレータ301のAND回路309は、その演算結果を第1の測定部20及び第2の測定部へ出力する。これによっても、リングオシレータ301から出る初期デューティー比を50より小さい値にできるので、増幅のためのダイナミックレンジを確保した状態で例えば、第1の測定部20の測定しやすい領域内で、バッファライン105により周期パルスのデューティー比を増幅することができる。第4の実施形態次に、第4の実施形態にかかる半導体集積回路について説明する。以下では、第2の実施形態と異なる部分を中心に説明する。第4の実施形態では、サンプリングクロックを外部から調達せず、内部で発生させる。具体的には、図19に示すように、測定回路400は、サンプリングクロックを発生させるためにリングオシレータ460をさらに備えるとともに、第1の測定部420と第2の測定部430とが共通化されている。第1の測定部420及び第2の測定部430は、サンプリングフリップフロップ402、Hレベルカウンタ413、及びLレベルカウンタ414を有する。リングオシレータ460は、サンプリングクロックを発生させてサンプリングフリップフロップ402、Hレベルカウンタ413、及びLレベルカウンタ414のそれぞれに供給する。サンプリングクロック周期パルスの周期が、被測定部210から出力される周期パルスの周期と非同期である点は第2の実施形態と同様である。サンプリングフリップフロップ402は、リングオシレータ460から出力されたサンプリングクロック周期パルスに同期して、被測定部210から出力された周期パルスのレベルを保持する。Hレベルカウンタ413は、リングオシレータ460から出力されたサンプリングクロック周期パルスに同期して、サンプリングフリップフロップ402に保持されたレベルがHレベルである回数Hレベル数をカウントする。Lレベルカウンタ414は、リングオシレータ460から出力されたサンプリングクロック周期パルスに同期して、サンプリングフリップフロップ402に保持されたレベルがLレベルである回数Lレベル数をカウントする。Hレベルカウンタ413及びLレベルカウンタ414は、Hレベル数及びLレベル数を、周期パルスのデューティー比及び周波数を示す値として後段へ出力する。すなわち、デューティー比の算出にはサンプリングクロック数Nsを知る必要があるが、サンプリングクロックを内部で発生させる場合は、図19のように周波数カウンタとデューティー比カウンタの代わりにHレベルカウンタ413とLレベルカウンタ414を搭載することで対処できる。Hレベルカウンタ413は、サンプリングクロックが到来した際にサンプリングフリップフロップ402の出力がHの時にカウントアップ、Lのときに値を保持する。Lレベルカウンタ414は逆に、Lの時にカウントアップ、Hのときに値を保持する。こうすることで、周波数Fとデューティー比Dとは、以下の数式6、7のように算出することができる。F=NHNL/T数式6D=NH/NHNL数式7ただし、NHはHレベルカウンタ413の測定後カウント数、NLはLレベルカウンタ414の測定後カウント数である。また、この時の周波数Fはリングオシレータ201ではなくリングオシレータ460の周波数である。周波数Fとデューティー比DとからPMOSトランジスタおよびNMOSトランジスタの電流を求める方法は第1の実施形態と同様である。以上のように、第4の実施形態では、リングオシレータ460が、サンプリングクロックを発生させてサンプリングフリップフロップ402、Hレベルカウンタ413、及びLレベルカウンタ414のそれぞれに供給する。これにより、測定回路の外部からサンプリングクロックが供給できない場合でも、測定回路は、周期パルスのデューティー比及び周波数を測定することができる。また、第4の実施形態では、周期パルスのデューティー比を測定するための構成と周期パルスの周波数を測定するための構成とが共通化されているので、回路面積を容易に低減できる。第5の実施形態次に、第5の実施形態にかかる半導体集積回路について説明する。以下では、第1の実施形態~第4の実施形態と異なる部分を中心に説明する。第1の実施形態~第4の実施形態では、被測定部内で発生させた周期パルスをバッファライン105で遅延させているのに対し、第5の実施形態では、被測定部の外部から受けた周期パルス、すなわち外部クロックをバッファライン505で遅延させる。具体的には、被測定部510のバッファライン505が外部例えば、図9に示すクロック生成部142から外部クロックを受ける。そして、受けた外部クロックをバッファライン505で遅延させ、第1の測定部520のサンプリングF/F502およびデューティ比カウンタ503でデューティ比を測定する。また、リングオシレータ460は外部例えば、図9に示すコントローラ143からイネーブル信号を受けると発振し、周期パルスを発生させる。リングオシレータ460により発生させた周期パルスの周波数は第2の測定部530の周波数カウンタ504で測定される。リングオシレータ460により発生させた周期パルスは、サンプリングF/F502およびデューティ比カウンタ503でサンプリングクロックとしても使用する。図21は、サンプリングF/F502およびデューティ比カウンタ503の動作説明のための波形図である。一般的に集積回路で使用されるクロック信号はデューティ比がおおよそ50になるように生成される。デューティ比が50の外部クロックをバッファライン505に通すと、周波数は同じだがPMOSトランジスタとNMOSトランジスタとの特性差に応じたデューティ比のクロック信号となる。このデューティ比をサンプリングF/F502およびデューティ比カウンタ503で測定する。測定方法については第1の実施形態~第4の実施形態と同様だが、サンプリングF/F502およびデューティ比カウンタ503のサンプリングクロックがリングオシレータ460から供給される点で、第1の実施形態~第3の実施形態と異なり、第4の実施形態と同様である。第5の実施形態による測定中の信号波形を図22に示す。周波数カウンタ504は測定時間中のリングオシレータのパルス数をカウントすることでリングオシレータの発振周波数を測定する。デューティ比カウンタはリングオシレータのパルス立ち上がり時にバッファライン出力がHであった回数をカウントしているため、デューティ比カウンタのカウント結果をND、周波数カウンタのカウント結果をNSとすると、第1の実施形態と同様に、周波数Fとデューティ比Dは、上記の数式1、2のように求められる。周波数Fとデューティ比DとからPMOSトランジスタの電流IdrPおよびNMOSトランジスタの電流IdrNを求める方法は第1の実施形態等と同様である。上記のように、第5の実施形態の構成によっても、第1の実施形態~第4の実施形態と同様に、PMOSトランジスタ及びNMOSトランジスタの特性ばらつきを別々に推定するためのパラメータとして周期パルスのデューティー比及び周波数を得ることができる。また、第5の実施形態の構成を導入するメリットとして、第3の実施形態と同様に、PMOSトランジスタの特性とNMOSトランジスタの特性との違いをより精密に測定できることが挙げられる。外部クロックの周期をTCLKとし、そのデューティ比を50とおくと、バッファラインによるデューティ比変化は図23のように表される。すなわち、外部クロックはTCLK/2毎に立ち上がりと立ち下がりとが交互に来るが、段数KLのバッファラインを通ることにより、立ち上がりは時間KLtriseだけ遅れ、立ち下がりは時間KLtfallだけ遅れることにより、その結果、デューティ比は以下の数式8で表される値になる。D=1/2KLtfall-trise/TCLK数式8段数KLが多いほど精度よくPMOSとNMOSの特性差を測定できるが、デューティ比は100未満でなければ測定できないので、段数KLは以下の数式9で示されるような上限値を持つ。KL<TCLK/{2tfall-trise}数式9数式9をみると、バッファラインに入力されるクロックの周期TCLKが長ければ長いほど段数KLの値を大きくできることが分かる。しかし、バッファラインに入力する周期パルスを第1の実施形態~第4の実施形態のように測定回路内部でリングオシレータにより生成すると、長い周期にするためにはリングオシレータの段数が大きくなり、回路面積が増大してしまう。そこで、同一集積回路上で使用されている周期の長いクロック信号を外部から持ってくることで、面積増大を抑えつつPMOSトランジスタとNMOSトランジスタとの特性差を精度よく測定することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。