複数のメモリブロックを有するメモリセルアレイと、前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続され前記メモリブロック毎に複数本設けられるソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加し、前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第2の電圧を印加し、前記ビット線には、第3の電圧を印加し、前記ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれる前記メモリストリングに接続される選択ソース線には前記第3の電圧より小さい第4の電圧を印加し、前記ソース線のうち、前記選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には前記第3の電圧と略同一の第5の電圧を印加することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記選択メモリブロック以外の非選択メモリブロック中の前記ソース線に前記第5電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、第1の基準電位と前記ソース線の電位とを差動増幅して第1の出力信号を出力する第1の差動増幅器と、第2の基準電位と前記ソース線の電位とを差動増幅して第2の出力信号を出力する第2の差動増幅器と、一端を前記ソース線に接続されると共に前記第1の出力信号又は前記第2の出力信号をゲートに与えられて導通する第1トランジスタとを備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、第1の基準電位と、前記ソース線の電位とを差動増幅して第1の出力信号を出力する第1の差動増幅器と、第2の基準電位と、前記ソース線の電位とを差動増幅する第2の出力信号を出力する第2の差動増幅器と、一端を前記ソース線に接続されると共に前記第1の出力信号又は前記第2の出力信号をゲートに与えられて導通する第1トランジスタと、一端を前記ソース線に接続されると共に前記第1の出力信号又は固定の基準電圧をゲートに与えられる第2トランジスタとを備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、前記ソース線と前記第1の差増増幅器の入力端子との間に接続され第1制御信号に従って導通状態と非導通状態との間で切り替えられる第2トランジスタと、前記ソース線と前記第2の差増増幅器の入力端子との間に接続され第2制御信号に従って導通状態と非導通状態との間で切り替えられる第3トランジスタとを備えたことを特徴とする請求項3又は4に記載の不揮発性半導体記憶装置。複数のメモリブロックを有するメモリセルアレイと、前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続され1つの前記メモリブロック毎に1本設けられる複数のソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加し、前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第2の電圧を印加し、前記ビット線には、第3の電圧を印加し、前記複数のソース線のうち、前記選択メモリトランジスタが含まれる選択メモリブロックに接続されるソース線には前記第3の電圧より小さい第4の電圧を印加し、前記複数のソース線のうち、前記選択メモリブロック以外の非選択メモリブロックに接続されるソース線には前記第3の電圧と略同一の第5の電圧を印加することを特徴とする不揮発性半導体記憶装置。本実施形態は積層型の不揮発性半導体記憶装置において読み出し動作を正確に実行することを可能とするものである。以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングが形成される。メモリストリングの第1の端部には、ドレイン側選択トランジスタの一端が接続される。メモリストリングの第2の端部にはソース側選択トランジスタの一端が接続される。複数のワード線のそれぞれは、複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される。複数のビット線は、第1方向カラム方向に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続されメモリブロック毎に複数本設けられる。ドレイン側選択ゲート線は、第1方向とは直交する第2方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第2方向ロウ方向を長手方向として配設される。ソース側選択ゲート線は、第2方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。制御回路は、メモリトランジスタの読み出し動作を実行する際、次のような電圧印加を行う。選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第2の電圧を印加する。ビット線には、第3の電圧を印加する。ソース線のうち、選択メモリブロブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第3の電圧より小さい第4の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第3の電圧と略同一の第5の電圧を印加する。以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。[第1の実施の形態]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイAR1、及びその周辺に設けられたロウデコーダ2、センスアンプ回路3、カラムデコーダ4、ソース線ドライバ5及び制御回路AR2を有する。メモリセルアレイAR1は、後述するように、メモリセルを3次元に配列して構成される。メモリセルアレイAR1には、図1に示すように、電気的に書き換え可能なメモリトランジスタメモリセルMTr1~8、及びバックゲートトランジスタBTrが直列接続されたメモリストリングMSをマトリクス状に配列される。ロウデコーダ2は、メモリセルアレイAR1に隣接して配置され、制御回路AR2からのアドレス信号に従い、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動する。カラムデコーダ4は、制御回路AR2から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路3は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、センスアンプ回路3は、制御回路AR2からカラムデコーダ4を介して供給されるアドレス信号に従い、ビット線BLを駆動する。制御回路AR2は、メモリセルMTr等に印加する電圧を制御する機能を有する。ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動するドライバ201と、ビット線BL、及びソース線SLを駆動するドライバ202と、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路203と、アドレスデコーダ204とを備えている。制御回路AR2は、メモリセルMTrにデータを書き込む動作、メモリセルMTrのデータを消去する消去動作、及びメモリセルMTrからデータを読み出す動作を実行する。メモリセルアレイAR1は、図1に示すように、m列のメモリブロックMBMB1~MBmを有する。各メモリブロックMBは、例えばn行12列にマトリクス状に配列されたメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、メモリストリングMSのソース側に接続されたソース側選択トランジスタSSTr、及びメモリストリングMSのドレイン側に接続されたドレイン側選択トランジスタSDTr、及びバックゲートトランジスタBTrを備える。なお、図1に示す例においては、1つのメモリブロックMB中の1列目に配列されるn個のメモリユニットMUをサブブロックSB1と表記し、その12列目に配列されるn個のメモリユニットMUをサブブロックSB12と表記する。図1では、1つのメモリブロックMB中に12個のサブブロックSB1~SB12が存在する場合を説明するが、勿論これに限定されるものではない。m個のメモリブロックMB1~mは、同一のビット線BLを共有している。すなわち、ビット線BLは、図1に示すカラム方向第1方向に延び、m個のメモリブロックMB1~m中でカラム方向に一列に並ぶ複数のメモリユニットMUドレイン側選択トランジスタSDTrに接続されている。各メモリブロックMB中において、カラム方向に並ぶ12個のメモリユニットMUは、同一のビット線BLに共通に接続されている。また、各メモリブロックMBにおいて、n×12個のメモリユニットMUは、図2に示すワード線WL1乃至ワード線WL8及びバックゲート線BGを共有している。また、ロウ方向に並ぶn個のメモリユニットMUは、選択ゲート線SGD、選択ゲート線SGSを共有している。すなわち、1本のドレイン側選択ゲート線SGD及び1本のソース側選択ゲート線SGSに共通に接続される複数のメモリユニットMUは、1つのサブブロックSBSB1~SB12を構成する。メモリセルアレイAR1には、図2に示すように、メモリセルMTrが3次元マトリクス状に配列される。すなわち、メモリセルMTrは、水平方向にマトリクス状に配列されるとともに、積層方向基板に対して垂直方向にも配列される。積層方向に並ぶ複数個のメモリセルMTr1~4、MTr5~8はそれぞれ直列接続され、メモリMTr1~4、MTr5~8が前述のメモリストリングMSに含まれる。メモリストリングMSは、メモリブロックMB1~MBmの各々において基板10に対し垂直な方向に延びるように形成され、複数のメモリトランジスタMTrを直列接続してなる。メモリストリングMSのドレイン側にドレイン側選択トランジスタSDTrが接続され、ソース側にソース側選択トランジスタSSTrが接続される。ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrは、メモリストリングMSの選択非選択を決定するために設けられている。このメモリストリングMSは、積層方向を長手方向として配列される。次に、図3を参照して、メモリセルアレイAR1に含まれる1つのメモリブロックMBの回路構成について具体的に説明する。ビット線BLは、ロウ方向にあるピッチをもって配列されカラム方向を長手方向として延びる。メモリブロックMBは、それぞれロウ方向及びカラム方向にマトリクス状に配列された複数n×12個のメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリユニットMUは、メモリブロックMB内において、ロウ方向及びカラム方向にマトリクス状に配列されている。メモリストリングMSは、メモリセルMTr1~8、及びバックゲートトランジスタBTrを有する。メモリセルMTr1~8の閾値電圧は、その電荷蓄積層に蓄積される電荷の量が変化することで変化する。電荷の量が変化する結果、メモリセルMTr1~8に保持されるデータが変化する。バックゲートトランジスタBTrは、最下層のメモリセルMTr4とメモリセルMTr5との間に接続される。従って、メモリセルMTr1~MTr8、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。1つのメモリブロックMB中のn行のメモリセルMTr1のゲートは、ロウ方向に延びる1本のワード線WL1に共通接続される。同様に、n行のメモリセルMTr2~8のゲートは、各々、ロウ方向に延びる1本のワード線WL2~8に共通接続される。ワード線WL1~8は、後述するように櫛歯状に形成されており、これにより、メモリブロック中のn×12個のメモリセルMTrはそれぞれ対応するサブブロックSBのワード線WL1~8に共通接続される。n行のメモリユニットMUによりサブブロックSBが形成される。この構成が列方向に12個繰り返されることにより、12個のサブブロックSBが形成される。n×12個のバックゲートトランジスタBTrのゲートは、それぞれ対応するサブブロックSBのバックゲート線BGに共通接続される。ロウ方向に一列に配列されたn個のソース側選択トランジスタSSTrのゲートは、ロウ方向に延びる1本のソース側選択ゲート線SGSに共通接続される。また、ソース側選択トランジスタSSTrのソースは、ロウ方向に延びるソース線SLに接続される。ソース線SLは、1つのメモリブロックMB中で複数本、例えば6本設けられる。換言すれば、1つのメモリブロックMB中において、複数本例えば6本のソース線SL1~6が、互いに分割され独立に電圧を制御可能に設けられている。この実施の形態では、カラム方向に隣接する2つのサブブロックSBが1本のソース線SLを共有している。図1では一例として、1つのメモリブロックMBi中の12個のサブブロックSB1~12のうち、隣接する2つのサブブロックSB同士が1つのソース線SLを共有している例えば、サブブロックSB1及びSB2が1つのソース線SL1を共有している。これに限らず、ソース線SLを1つのサブブロックSB毎に設けてもよい1つのメモリブロックMBi中の12個のサブブロックSB1~12に対し、ソース線SLを1本ずつ、計12本設けても良い。また、この実施の形態では、複数のメモリブロックMB1~MBmがソース線SL1~6を共有する例を示しているが、各メモリブロックMB毎に独立したソース線SL図1の例では6本を有するようにしてもよいすなわち、m個のメモリブロックMBが、合計でm×6本のソース線SLを有していても良い。ソース線SL1~6は、ソース線ドライバ5によりそれぞれ独立に電圧制御され得る。ただし、1本のソース線SLkk=1~6は、複数のメモリブロックMBiにより共有されるように配線されている。また、それぞれのソース線SLkは、ロウ方向に隣接するサブブロックSB間で共有されている。ソース線ドライバ5は、この1つのメモリブロックMBi中に含まれる複数のソース線SL1~6の電圧に対し、そのソース線SLが選択メモリストリングに接続されるか否かにより、異なる電圧を与える制御を実行する。ロウ方向に一列に配列されたn個のドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びる1本のドレイン側選択ゲート線SGDに共通接続される。ドレイン側選択トランジスタSDTrのドレインは、カラム方向に延びるビット線BLに接続される。次に、図4、図5及び図6を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。メモリセルアレイAR1は、図4に示すように、基板10上にバックゲートトランジスタ層20、メモリセル層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリセル層30は、メモリセルMTr1~8メモリストリングMSとして機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTrとして機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。バックゲートトランジスタ層20は、バックゲート導電層21を有する。バックゲート導電層21は、バックゲート線BGとして機能すると共に、バックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層21は、基板10と平行なロウ方向及びカラム方向に2次元的に広がるように形成される。バックゲート導電層21は、メモリブロックMB毎に分断される。バックゲート導電層21は、例えばポリシリコンpoly-Siを材料としている。バックゲートトランジスタ層20は、図4に示すように、バックゲート半導体層34b連結部34bを有する。バックゲート半導体層34bは、バックゲートホール22に埋め込まれている。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリセル層30は、バックゲートトランジスタ層20の上層に形成される。メモリセル層30は、ワード線導電層31a~31dを有する。ワード線導電層31a~31dは、各々、ワード線WL1~8として機能すると共に、及びメモリセルMTr1~8のゲートとして機能する。ワード線導電層31a~31dは、層間絶縁層図示略を挟んで積層される。ワード線導電層31a~31dは、カラム方向にあるピッチをもってロウ方向を長手方向として延びるように形成される。ワード線導電層31a~31dは、ポリシリコンpoly-Siにて構成される。メモリセル層30は、メモリ半導体層34を有する。メモリ半導体層34はメモリホール32に埋め込まれる。メモリホール32は、ワード線導電層31a~31d、及び図示しない層間絶縁層を貫通するように形成される。メモリホール32は、バックゲートホール22のカラム方向の端部近傍に整合するように形成される。また、バックゲートトランジスタ層20、及びメモリセル層30は、図4及び図5に示すように、メモリゲート絶縁層33、及びメモリ半導体層34を有する。メモリ半導体層34は、メモリセルMTr1~MTr8メモリストリングMSのボディとして機能する。メモリゲート絶縁層33は、図5に示すように、バックゲートホール22及びメモリホール32の側面にある厚みをもって形成される。メモリゲート絶縁層33は、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。ブロック絶縁層33aは、図5に示すように、バックゲートホール22及びメモリホール32の側面にある厚みをもって形成される。電荷蓄積層33bは、ブロック絶縁層33aの側面にある厚みをもって形成される。トンネル絶縁層33cは、電荷蓄積層33bの側面にある厚みをもって形成される。ブロック絶縁層33a、及びトンネル絶縁層33cは、例えば酸化シリコンSiO2を材料としている。電荷蓄積層33bは、例えば窒化シリコンSiNを材料としている。メモリ半導体層34は、トンネル絶縁層33cの側面に接するように形成される。メモリ半導体層34は、バックゲートホール22、及びメモリホール33を埋めて形成される。メモリ半導体層34は、ロウ方向からみてU字状に形成される。メモリ半導体層34は、基板10に対して垂直方向に延びる一対の柱状部34a、及び一対の柱状部34aの下端を連結する連結部34bを有する。メモリ半導体層34は、ポリシリコンpoly-Siにて構成される。上記バックゲートトランジスタ層20の構成を換言すると、メモリゲート絶縁層33は、連結部34bを取り囲む。バックゲート導電層21は、メモリゲート絶縁層33を介して連結部34bを取り囲む。また、上記メモリセル層30の構成を換言すると、メモリゲート絶縁層33は、柱状部34aを取り囲む。ワード線導電層31a~31dは、メモリゲート絶縁層33を介して柱状部34aを取り囲む。選択トランジスタ層40は、図5に示すように、ソース側導電層45a、及びドレイン側導電層45bを有する。ソース側導電層45aは、ソース側選択ゲート線SGSとして機能すると共に、ソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層45bは、ドレイン側選択ゲート線SGDとして機能すると共に、ドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層45aは、半導体層48aの周囲に形成され、ドレイン側導電層45bは、ソース側導電層45aと同層であって、同様に半導体層48bの周囲に形成される。ソース側導電層45a、及びドレイン側導電層45bは、例えばポリシリコンpoly-Siを材料としている。選択トランジスタ層40は、図4に示すように、ソース側ホール46a、ドレイン側ホール46bを有する。ソース側ホール46aは、ソース側導電層45aを貫通するように形成される。ドレイン側ホール46bは、ドレイン側導電層45bを貫通するように形成される。ソース側ホール46a及びドレイン側ホール46bは、各々、メモリホール32と整合する位置に形成される。選択トランジスタ層40は、図5に示すように、ソース側ゲート絶縁層47a、ソース側柱状半導体層48a、ドレイン側ゲート絶縁層47b、及びドレイン側柱状半導体層48bを有する。ソース側柱状半導体層48aは、ソース側選択トランジスタSSTrのボディとして機能する。ドレイン側柱状半導体層48bは、ドレイン側選択トランジスタSDTrのボディとして機能する。配線層50は、図4に示すように、選択トランジスタ層40の上層に形成される。配線層50は、ソース線層51、及びビット線層52を有する。ソース線層51は、ソース線SLとして機能する。ビット線層52は、ビット線BLとして機能する。ソース線層51は、ロウ方向に延びる略板状に形成される。ソース線層51は、カラム方向に隣接する一対のソース側柱状半導体層48aの上面に接するように形成される。ビット線層52は、ドレイン側柱状半導体層48bの上面に接し、ロウ方向にあるピッチをもってカラム方向に延びるストライプ状に形成される。ソース線層51、及びビット線層52は、タングステンW、銅Cu、アルミニウムAl等の金属にて構成される。次に、図6を参照して、ワード線導電層31a~31dの形状について詳しく説明する。図6は、ワード線31a~31dの形状を示す上面図である。この図6では、一例として最下層のワード線導電層31aの平面形状を示す。その他のワード線導電層31a~31dの形状は略同様であるので、重複する説明は省略する。ワード線導電層31aは、図6に示すように、櫛歯状に形成された一対の導電層31aa、31abを備えている。一対の導電層31aa、31abは、互いに櫛歯部分が噛み合うような形で対向していると共に、メモリブロックMB毎に分割されている、導電層31aaが例えばワード線WL5として機能する。一方、導電層31abは、例えばワード線WL4として機能する。次に、第1の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図7を参照して説明する。読み出し動作を実行する場合には、まず、外部から供給されるブロックアドレスに従い、1つのメモリブロックMBが選択メモリブロックMBsとして選択される。そして、その選択メモリブロックMBs内の1つのサブブロックSBに含まれるメモリストリングMSが選択メモリストリングMSsとして選択される。図7a~cは、読み出し動作において各部に印加される電圧の波形を示している。まず、図7aを参照して、選択メモリブロックMBs内の選択メモリストリングMSs、選択ソース線SLsに印加される電圧を説明する。選択メモリストリングMSsでは、読み出し対象の選択メモリセルMTrsに接続されるワード線WL選択ワード線WLsが電圧VCGRVを印加される。一方、非選択メモリセルMTrnsに接続される非選択ワード線WLnsは、読み出しパス電圧VREADを印加される。電圧VCGRVは、メモリセルMTrが有する複数の閾値電圧分布の上限と下限の間程度の電圧である1つのメモリセルMTrが複数ビットのデータを記憶する場合には、電圧VCGRVは複数通りの値を取り得る。また、読み出しパス電圧VREADは、選択メモリセルMTrが保持するデータに拘わらずメモリセルMTrを導通させることができる電圧であり、例えば6V~8V程度の電圧である。また、選択メモリストリングMSsに接続されるドレイン側選択ゲートトランジスタSDTr及びソース側選択トランジスタSSTrにそれぞれ接続されるドレイン側選択ゲート線SGD及びソース側選択ゲート線SGSには、それぞれ電圧VSG4V程度が印加される。この電圧VSGは、ドレイン側選択ゲートトランジスタSDTr及びソース側選択トランジスタSSTrを導通させるための電圧である。そして、選択メモリストリングMSsに接続されるビット線BLには、電圧VBL2V程度が印加され、選択メモリストリングMSsに接続されるソース線SLs選択ソース線SLsにはこの電圧VBLよりも小さい電圧VSL1.5V程度が印加される。このような電圧の印加がされることにより、選択メモリストリングMSsでは、次のような読み出し動作が実行される。すなわち、選択メモリセルMTrの閾値電圧が電圧VCGRVよりも大であれば、選択メモリセルMTrは導通しない。このため、ビット線BLの電位は低下せず、電圧VBLのまま維持される。一方、選択メモリセルMTrの閾値電圧が電圧VCGRV以下である場合には、選択メモリセルMTrは導通し、これによりビット線BLの電位は電圧VSLまで低下する。このようなビット線BLの電位の変動の大小をセンスアンプ回路3で検出することにより、選択メモリセルMTrの保持データを判定することができる。次に、図7bを参照して、選択メモリブロックMBs内の非選択メモリストリングMSns、非選択ソース線SLnsに印加される電圧を説明する。選択メモリブロックMBsのメモリストリングMSは、1つのワード線WLを共有している。従って、選択メモリブロックMBs内の非選択メモリストリングMSnsに接続されるワード線WLは、図7bに示すように、選択メモリストリングMSsのワード線WLと同一の電圧VCGRV、VREADを供給される。ビット線BLも同様である。また、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V接地電圧VSSが印加される。しかし、非選択メモリストリングMSnsでは、これに接続されるソース線SLns非選択ソース線SLnsの電圧は、ビット線BLに印加される電圧と同じ電圧電圧VBLとされる。ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSは0Vに維持されているので、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrは非導通状態に維持される。しかし、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrのリーク電流が大きい場合には、ビット線BLの電位が低下することがあり、これがセンスアンプ回路3のリードマージンを低下させ、ひいては誤読み出し発生の原因となり得る。この点、本実施の形態では、ビット線BLと非選択ソース線SLnsとが同電位電圧VBLにとされているので、リーク電流が抑制され、ビット線BLの電位も低下しない。従って、センスアンプ回路のリードマージンを大きくすることができ、誤読み出しの発生確率を少なくすることができる。次に、図7cを参照して、非選択メモリブロックMBns内の非選択メモリストリングMSns、非選択ソース線SLnsに印加される電圧を説明する。図7cに示すように、非選択メモリブロックMBnsでは、ワード線WLは全て接地電位VSS0Vを与えられる。また、全てのドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V接地電圧VSSが印加される。ビット線BLには、電圧VBLが印加され、非選択ソース線SLnsには電圧VBLが印加される選択ワード線SLsには電圧VSLが印加される。このため、非選択メモリブロックMBnsでも、リーク電流は抑制されている。以上説明したように、本実施の形態の不揮発性半導体記憶装置では、図7dに示すように、選択メモリブロックMB中の選択メモリストリングMSsに接続されるソース線SLsには、ビット線BLに印加される電圧VBLよりも小さい電圧VSLを印加され、これにより、読み出し動作が行われる。一方、選択メモリブロックMB中の非選択のメモリストリングMSnsに接続されるソース線SLnsには、ビット線BLに印加される電圧VBLと略等しい電圧ここではVBLが与えられるただし、選択メモリストリングMSsとソース線SLを共有する非選択メモリストリングMSnsは、ソース線SLsより電圧VSLを印加される。非選択メモリブロックMBにおいても、同様の電圧がソース線SLに印加される。これにより、非選択メモリストリングMSnsにおけるリーク電流を抑制し、センスアンプ回路のリードマージンを大きくすることができる。非選択メモリストリングMSnsのソース線SLの電圧は、必ずしもビット線BLの電圧VBLと等しくする必要はない。リーク電流の低減という目的が達成される限りにおいて、ビット線BLの電圧とソース線SLの電圧の間に多少の差は許容される。また、図7dに示すように、ソース線SLは、選択メモリセルストリングMSsと、これに隣接する非選択メモリストリングMSnsに共通接続されているので、非選択メモリストリングMSnsに接続されるソース線SLにも電圧VSLが印加される場合がある。この場合を、図7bを参照して説明する。すなわち、選択メモリブロックMBns内に存在し且つ選択ソース線SLsに接続される非選択メモリストリングMSnsに印加される電圧を説明する。選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、そのワード線WLに、選択メモリストリングMSsや他の非選択メモリストリングMSnsのワード線WLに印加される電圧と同一の電圧VCGRV、VREADを印加される。また、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ビット線BLに印加される電圧も選択メモリストリングMSsと同一である。また、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V接地電圧VSSが印加される。この点は、選択メモリブロックMBs内の他の非選択メモリストリングMSnsと同じである。ただし、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ソース線SLから電圧VSLが印加される。しかし、選択メモリブロックMBns内の残りのソース線SL2乃至SL6は非選択ソース線SLnsとされ、電圧VBLが印加されている。その結果、従来よりもリーク電流の低減が達成できる。さらに、2個以上のサブブロックSBにおいてソース線SLを共有することにより、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。ソース線SLを1個のサブブロックSB毎に分割した場合、サブブロックSB毎に独立してソース線SLの電圧を制御することが必要になるが、これは回路動作を複雑化する。メモリセルアレイの記憶容量が小さければさほど複雑化することはないが、記憶容量が大容量化すると回路動作が複雑化し、この回路動作を実現化するために素子面積が増えてしまう。そこで、本実施の形態では、複数例えば2つのサブブロックSBにおいてソース線SLを共有している。これにより、リーク電流の低減を達成すると共に、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。図8に、ソース線ドライバ5の具体的な構成例を示す。このソース線ドライバ5は、差増増幅器51、高耐圧のNMOSトランジスタ52、NMOSトランジスタ53、54を、ソース線SL毎に備えている。差動増幅器51は、NMOSトランジスタ53または54から供給される参照電圧VREF_SRC_SEL又はVREF_SRC_USELと、ソース線SLの電圧を差動増幅する。高耐圧のNMOSトランジスタ52は、この差動増幅器51の出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線SL及び接地端子に接続されている。NMOSトランジスタ53及び54は、ゲートに制御信号SEL_Swi、USEL_Swii=1~6を与えられることによりいずれか一方が択一的に導通状態とされ、他方は非導通状態とされる。選択メモリストリングMSsが接続されるソース線SLにおいては、NMOSトランジスタ53が導通し、これにより差動増幅器51には参照電圧VREF_SRC_SELが供給される。このとき、NMOSトランジスタ54は非導通状態に維持される。一方、そのソース線SLが非選択メモリストリングMSnsに接続されるソース線である場合には、NMOSトランジスタ54が導通し、これにより差動増幅器51には参照電圧VREF_SRC_USELが供給される。このとき、NMOSトランジスタ53は非導通状態に維持される。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図9を参照して説明する。この第2の実施の形態は、ソース線ドライバ5の構成が第1の実施の形態とは異なっている。その他の点は第1の実施の形態と同様であるので、重複する説明は省略する。図9に示すように、この実施の形態のソース線ドライバ5は、高耐圧のNMOSトランジスタ52、NMOSトランジスタ53、54、及び高耐圧のNMOSトランジスタ55、56を、ソース線SL毎に備えている。一方、差動増幅器51A、51Bは、例えば、6本のソース線SL1~6により共有されている。換言すれば、差動増幅器51Aは、6本のソース線SL1~6のうち選択メモリストリングMSsに接続される1本のソース線SLのために用意されている。一方、差動増幅器51Bは、6本のソース線SL1~6のうち非選択メモリストリングMSnsに接続される5本のソース線SLのために用意されている。本例では、ソース線SLが6本の場合を例に挙げて説明したが、差動増幅器51A、51Bは、メモリセルアレイAR1に含まれる全てのソース線SLに共通接続されていても良い。差動増幅器51Aは、NMOSトランジスタ55から供給されるソース線SLの電圧、及び参照電圧VREF_SRC_SELを差動増幅する。差動増幅器51Bは、NMOSトランジスタ56から供給されるソース線SLの電圧及び参照電圧VREF_SRC_USELを差動増幅する。差動増幅器51Aの出力信号は、NMOSトランジスタ53を介して、差動増幅器51Bの出力信号は、NMOSトランジスタ54を介してNMOSトランジスタ52のゲートに供給される。高耐圧のNMOSトランジスタ52は、この差動増幅器51A又は51Bの出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線SL及び接地端子に接続されている。NMOSトランジスタ53及び54は、それぞれ差増増幅器51A、51Bの出力端子とNMOSトランジスタ52のゲートとの間に接続されている。そして、NMOSトランジスタ53及び54は、ソース線SLに接続されるメモリストリングMSが選択されるか否かに応じて、制御信号Sel_Swi、USel_Swiに従い択一的に導通状態に切り替えられる選択メモリストリングMSsに接続されるソース線SLsでは、NMOSトランジスタ53が導通状態とされ、NMOSトランジスタ54は非導通状態とされる。非選択メモリストリングMSsに接続されるソース線SLsでは、NMOSトランジスタ54が導通状態とされ、NMOSトランジスタ53は非導通状態とされる。。一方、NMOSトランジスタ55及び56は、それぞれ差増増幅器51A、51Bの入力端子とソース線SLとの間に接続されている。そして、NMOSトランジスタ55及び56は、ソース線SLに接続されるメモリストリングMSが選択されるか否かに応じて、択一的に導通状態に切り替えられる選択メモリストリングMSsに接続されるソース線SLでは、NMOSトランジスタ55が導通状態とされ、NMOSトランジスタ56は非導通状態とされる。非選択メモリストリングMSsに接続されるソース線SLsでは、NMOSトランジスタ56が導通状態とされ、NMOSトランジスタ55は非導通状態とされる。。この第2の実施の形態のソース線ドライバ5では、上述のようなNMOSトランジスタ55及び56が設けられ、このトランジスタ55及び56が差増増幅器51A又は51Bへの帰還経路を形成する。差増増幅器51Bが非選択メモリストリングMSnsに接続される5本のソース線SLnsにより共有されるため、差動増幅器の数を少なくすることができる。その結果、回路面積を縮小化できる。図10は、本実施の形態のソース線ドライバ5の構成を更に詳細に説明している。図9の回路図と同等の構成要素については同一の符号を付しているので、以下ではそれらの説明は省略する。図10の回路は、あるソース線SLが選択される場合においてソース線SLの電圧を例えば0Vから所定の電位例えば、VSLまで上昇させるための構成として、差動増幅器51A’、高耐圧のPMOSトランジスタ58A、及び高耐圧のNMOSトランジスタ59Aを備えている。差動増幅器51A’は、NMOSトランジスタ55を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_SELとを差動増幅し、その出力信号をPMOSトランジスタ58Aのゲートに供給する。PMOSトランジスタ58Aは、そのソースに電源電圧Vddを与えられ、ドレインはNMOSトランジスタ59Aのドレインに接続されている。NMOSトランジスタ59Aは、制御信号Sel_SwiがHとなることにより導通状態に切り替えられる。差動増幅器51A’、及びPMOSトランジスタ58Aによりソース線SLが所定の電位例えば、VSLまで上昇する。その後、例えばビット線BLとの容量カップリング等により、ソース線SLの電位が所望の電位以上に上昇する場合がある。この所望値より大きくなった電圧を所望値に引き戻すpulldownための構成として、差動増幅器51Aが設けられている。差動増幅器51Bも同様である。また、図10のソース線ドライバ5は、あるソース線SLが非選択とされる場合においてソース線SLの電圧を例えば0Vから所定の電位例えば、VBLまで上昇させるための構成として、差動増幅器51B’、高耐圧のPMOSトランジスタ58B、高耐圧のNMOSトランジスタ59Bを備えている。差動増幅器51B’は、NMOSトランジスタ56を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_USELとを差動増幅し、その出力信号をPMOSトランジスタ58Bのゲートに供給する。NMOSトランジスタ59Bは、制御信号USel_Swi=Hにより導通状態に切り換えられる。また、図10のソース線ドライバ5は、あるソース線SLが選択される場合においてソース線SLの電圧を所定の電位例えば、VSLに維持するための構成として、高耐圧のPMOSトランジスタ57A、及び電圧生成回路61Aを備えている。また、図10のソース線ドライバ5Bは、あるソース線SLが非選択とされる場合においてソース線SLの電圧を所定の電位例えば、VBLに維持するための構成として、高耐圧のPMOSトランジスタ57B、及び電圧生成回路61Bを備えている。また、図10のソース線ドライバ5は、ドライバ62、高耐圧のNMOSトランジスタ64、高耐圧のPMOSトランジスタ65及び高耐圧のNMOSトランジスタ66を備えている。ドライバ62は、PMOSトランジスタ52のゲートを電源電圧VDD又は接地電圧VSSに駆動する。例えば、ソース線を0Vにする際に用いられる。PMOSトランジスタ64のソースは、消去動作時にソース線に与えられるべき消去電圧VERAを与えられている。PMOSトランジスタ64は、そのゲートに与えられる制御信号SW_VERAがHとなることにより、ソース線SLに消去動作のために必要な電圧を供給する。また、PMOSトランジスタ65及びNMOSトランジスタ66は、電源電圧端子とソース線SLとの間に直列接続されている。PMOSトランジスタ65は、そのソースに電圧VDDSAを与えられ、ゲートには制御信号Gate_pを与えられている。また、NMOSトランジスタ66は、PMOSトランジスタ65のドレインとソース線SLとの間に接続され、制御信号SW_VDD=Hにより導通状態に切り換えられる。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図11を参照して説明する。この第3の実施の形態は、ソース線ドライバ5の構成が前述の実施の形態とは異なっている。その他の点は第1の実施の形態と同様であるので、重複する説明は省略する。図10に示すように、この実施の形態のソース線ドライバ5は、高耐圧のNMOSトランジスタ52A、52B、NMOSトランジスタ53A、54A、53B、54B、及び高耐圧のNMOSトランジスタ55、56を、ソース線SL毎に備えている。差動増幅器51A、51B、及びNMOSトランジスタ55、56は第2の実施の形態と同様の構成を有している。この第3の実施の形態では、第2の実施の形態の高耐圧のNMOSトランジスタ52に代えて、2個の高耐圧のNMOSトランジスタ52A、52Bが、1本のソース線SLと接地端子との間に並列接続されている。NMOSトランジスタ52Aと52Bとは、サイズが異なっている。一例として、第2の実施の形態のNMOSトランジスタ52のゲート幅がWである場合に、NMOSトランジスタ52Aと52Bのゲート幅WA、WBを、それぞれWA=1/6W、WB=5/6Wに設定することができるW=WAWB。差動増幅器51Aの出力端子とNMOSトランジスタ52Aのゲートとの間に、NMOSトランジスタ53Aが接続され、差動増幅器51Bの出力端子とNMOSトランジスタ52Aのゲートとの間に、NMOSトランジスタ54Aが接続される。また、差動増幅器51Aの出力端子とNMOSトランジスタ52Bのゲートとの間に、NMOSトランジスタ53Bが接続される、さらに、NMOSトランジスタ52Aのゲートと接地端子との間にNMOSトランジスタ54Bが接続される。NMOSトランジスタ53A、53Bのゲートには、前述の制御信号Sel_Swiが供給され、NMOSトランジスタ54A、54Bのゲートには、前述の制御信号USel_Swiが供給される。例えばソース線SL1に接続されるメモリストリングが選択される場合には、ソース線SL1に対応するNMOSトランジスタ53A、53B及び55が導通状態とされ、NMOSトランジスタ54A、54B及び56は非導通状態とされる。従って、ソース線SL1は、合計のゲート幅がWAWB=WであるNMOSトランジスタ52A及び52Bの両方により電圧を制御される。一方、非選択のメモリストリングに接続される他のソース線SL2~6では、NMOSトランジスタ53A、53B及び55は非導通状態とされ、NMOSトランジスタ54A、54B及び56が導通状態とされる。従って、ソース線SL2~6は、ゲート幅が1/6WであるNMOSトランジスタ52Aのみにより電圧を制御される。従って、この実施の形態によれば、前述の実施の形態に比べ、非選択のメモリストリングに接続されるソース線SL2~6における消費電流を低減することができ、全体として消費電力を削減することが可能になる。図12は、本実施の形態のソース線ドライバ5の構成を更に詳細に説明している。図11の回路図と同等の構成要素については同一の符号を付しているので、以下ではそれらの説明は省略する。また、図10と同一の部分についても、以下では同一の符号を付してその説明は省略する。図12のソース線ドライバ5は、あるソース線SLが選択される場合においてソース線SLの電圧を例えば0Vから所定の電位まで上昇させるための構成として、差動増幅器51A’、及び高耐圧のPMOSトランジスタ58Aを備えている。差動増幅器51A’は、NMOSトランジスタ55を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_SELとを差動増幅し、その出力信号をPMOSトランジスタ58Aのゲートに供給する。PMOSトランジスタ58Aは、そのソースに所定の電圧を与えられ、ドレインはNMOSトランジスタ55のドレインに接続されている。また、図12のソース線ドライバ5は、あるソース線SLが非選択とされる場合においてソース線SLの電圧を例えば0Vから所定の電位まで上昇させるための構成として、差動増幅器51B’、高耐圧のPMOSトランジスタ58Bを備えている。差動増幅器51B’は、NMOSトランジスタ56を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_USELとを差動増幅し、その出力信号をPMOSトランジスタ58Bのゲートに供給する。[第4の実施の形態]次に、図13~図16を参照して、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図13~図15は、第4の実施の形態に係る不揮発性半導体記憶装置の構成を回路図、斜視図、及び断面図である。第1の実施の形態と同一の構成要素については図13において図1と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングMS、及びワード線WLの形状も、図5、図6に示したのと同様で良い。図13に示すように、第4の実施の形態に係る不揮発性半導体記憶装置は、1つのメモリブロックMB1~mに、それぞれ1本のソース線SL1~SLmが設けられている。この点、前述の実施の形態において、1つのメモリブロックMBに6本の独立なソース線SLが設けられているのと異なっている。次に、第4の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図16を参照して説明する。第1の実施の形態との相違点を、以下において説明する。選択メモリブロックMBs内の選択メモリストリングMSsにおける動作は、図16aに示すように、第1の実施の形態と略同一である。ただし、この実施の形態では、選択メモリブロックMBs内のすべてのソース線SLが電圧VSL1.5Vを与えられ、非選択メモリブロックMBns内のすべてのソース線SLが電圧VBLを与えられる図16c参照。この点、選択メモリブロックMBs内においても、選択メモリストリングMSsに接続される選択ソース線SLsにのみ電圧VSLが印加され、その他の非選択ソース線SLnsには電圧VBLが印加されるのと異なる。このような電圧の印加であっても、選択ビット線BLに接続される12×m個のメモリストリングMSのうち、ソース線SLに電圧VSLを印加されているメモリストリングMSの数は第1の実施の形態と同一である。従って、第1の実施の形態と同様の効果を奏することができる。また、ブロックごとにソース線SLを共通化するため、素子面積を小さくすることができる。また、非選択メモリブロックMBnsと非選択ソース線SLnsをリンクして動作させることが出来る。その結果、回路動作を容易にすることができる。[第5の実施の形態]次に、図17を参照して、第5の実施の形態に係る不揮発性半導体記憶装置について説明する。図17は、第5の実施の形態に係る不揮発性半導体記憶装置の構成を回路図である。第1の実施の形態と同一の構成要素については図17において図1と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングMS、及びワード線WLの形状も、図5、図6に示したのと同様で良い。図17に示すように、第5の実施の形態に係る不揮発性半導体記憶装置では、1つのメモリブロックMB中の12個のサブブロックSB1~12のうち、隣接する4つのサブブロックSBが1本のソース線SLを共有している。すなわち、1つのメモリブロックMB中に、サブブロックSBの数の1/4の3本の独立なソース線SL1~3が設けられている。この点、第1の実施の形態において、1つのメモリブロックMBに6本の独立なソース線SLが設けられているのと異なっている。図18は、第5の実施の形態の不揮発性半導体記憶装置の動作を示す。第1の実施の形態図7と略同一であるので、詳細な説明は省略する。図18dに示すように、3個以上のサブブロックSBにおいてソース線SLを共有することにより、独立して制御するソースSLの数を減らすことが出来る。その結果、リーク電流の低減を達成すると共に、回路動作の容易化、さらなる記憶容量の大容量化を可能とすることが出来る。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、メモリストリングMSの断面形状がU字型である例を説明したが、本発明はメモリストリングMSの断面形状がI字型直線状である不揮発性半導体記憶装置にも適用可能であることは明らかである。