"チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、前記電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなるメモリセルアレイと、前記メモリセルアレイに対する各種動作を制御する制御回路とを備え、前記制御回路は、前記メモリセルに対する消去動作を実行する場合、その消去動作に先立って、前記制御ゲートに所定の電圧範囲に属する第1電圧を印加する一方、前記チャネル領域には前記第1電圧が有する値よりも小さい値を有する第2電圧を印加することにより、前記第1電圧と前記第2電圧との電位差により前記メモリセルに対しストレスを与える消去前ストレス印加動作を実行可能に構成されたことを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記消去前ストレス印加動作を実行する場合において、前記メモリストリング中の偶数番目のメモリセルに前記第1電圧を印加しつつ、奇数番目のメモリセルに前記第1電圧が有する値よりも小さい値を有する第3電圧を印加する第1動作と、前記メモリストリング中の奇数番目のメモリセルに前記第1電圧を印加しつつ、偶数番目のメモリセルに前記第3電圧を印加する第2動作とを実行するように構成された請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルからデータを読み出す読み出し動作により得られた読み出しデータの誤り発生の度合に応じて前記第1電圧、前記第2電圧又は前記第3電圧の値を変化させるよう構成されている請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記消去動作の実行を指示するコマンドが発行された場合に、前記消去前ストレス印加動作の実行する前に前記読み出し動作を実行し、前記読み出し動作により得られた読み出しデータの誤り発生の度合に応じて前記第1電圧又は前記第3電圧の値を変化させるよう構成された請求項3記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルアレイに対して行われた書き込み動作及び消去動作の合計の回数を示す書き込み/消去回数が所定回数に達する毎に、又は所定の時間が経過する毎に前記消去前ストレス印加動作を実行するよう構成されている請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記書き込み/消去回数に応じて、前記消去前ストレス印加動作における前記第1電圧の値を変化させるよう構成されている請求項5記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルに対する各種動作の命令を待機するスタンバイ状態において前記読み出し動作を実行し、前記読み出し動作により得られた読み出しデータの誤り発生の度合に応じて、次に実行される前記消去前ストレス印加動作において前記第1電圧又は前記第3電圧の値を変化させるよう構成された請求項3記載の不揮発性半導体記憶装置。この発明は、書込み動作/消去動作を繰り返すことによる閾値電圧分布の幅の拡がりを抑制しつつ、良好なデータ保持特性を維持することが出来る不揮発性半導体記憶装置を提供することを目的とする。以下に説明する実施の形態の不揮発性半導体記憶装置は、メモリセルアレイと制御回路とを備えている。メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。制御回路は、メモリセルアレイに対する各種動作を制御する。前記制御回路は、前記メモリセルに対する消去動作を実行する場合、その消去動作に先立って、前記制御ゲートに第1電圧を印加する一方、前記チャネル領域には前記第1電圧が有する値よりも小さい値を有する第2電圧を印加することにより、前記電荷蓄積膜以外の領域に捕捉された電荷を放出させる前記第1電圧と前記第2電圧との電位差により前記メモリセルに対しストレスを与える消去前ストレス印加動作を実行可能に構成されている。次に、本発明の各種実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態]まず、本発明の第1の実施の形態に係る半導体記憶装置を、図1等を参照して説明する。[システムの全体構成]図1は、第1の実施の形態による不揮発性半導体記憶装置であるメモリカード20の全体構成を示すブロック図である。このメモリカード20は、NAND型フラッシュメモリチップ21とその読み出し/書き込みを制御するメモリコントローラ22によりモジュールを構成する。フラッシュメモリチップ21は、複数のメモリチップの場合もある。図1では二つのメモリチップchip1、chip2を示しているが、その場合も一つのメモリコントローラ22で制御される。メモリコントローラ22は、メモリチップ21との間でデータ転送を行うためのNANDフラッシュインタフェース23、データ転送制御の他、メモリカード全体の動作制御を行うMPU24、ホストデバイスとの間でデータ転送を行うためのホストインタフェース25、読み出し/書き込みデータ等を一時保持するバッファRAM26、NAND型フラッシュメモリ21内のファームウェアFWの読み出し/書き込みのシーケンス制御等に用いられるハードウェアシーケンサ27を有する1チップコントローラである。また、メモリコントローラ22は、NAND型フラッシュメモリ21に対する書き込み動作又は消去動作が行われた回数を計数するカウンタ28を備えている。メモリカード20に電源が投入されると、フラッシュメモリ21内に格納されているファームウェア制御プログラムを自動的に読み出す初期化動作パワーオンイニシャルセットアップ動作が行われ、これがデータレジスタバッファRAM26に転送される。この読み出し制御は、ハードウェアシーケンサ27により行われる。バッファRAM26上にロードされたファームウェアにより、MPU24は、各種テーブルをバッファRAM26上に作成したり、ホストデバイスからのコマンドを受けて、フラッシュメモリ21をアクセスしたり、データ転送制御を行う。なお、NANDフラッシュインタフェース23は、フラッシュメモリチップ21に格納された冗長データに基づいて、読み出しデータの誤り訂正を行うためのECC回路を備えている。なお、フラッシュメモリチップ21とコントローラチップ22とが別チップであることは、このメモリシステムにとって本質的ではない。図2は、図1のメモリカード20を、メモリチップ21とコントローラ22のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図3はそのメモリコア部のセルアレイ構成を示している。[メモリセルアレイ1の構成]メモリセルアレイ1は、図3に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル図の例では64個のメモリセルMC0-MC63が直列接続されてなるメモリストリングMSと、そのメモリストリングMSの両端に接続される選択ゲートトランジスタS1、S2を含むNANDセルユニットNUを配列して構成される。複数のNANDセルユニットNUがワード線WLを共有して1つのブロックBLKが形成される。1つのブロックBLKは、データ消去動作の一単位を形成する。また、1つのメモリセルMCに2ビットのデータが格納される場合2ビット/セル、1つのワード線WLに沿って形成されるメモリセルMCにより、2ページ上位ページUPPER、下位ページLOWERのデータが格納される。1つのメモリセルアレイ1において1つのブロックBLK中のワード線WLの数は、例えば64本であり、その場合1ブロック中のページ数は64×2=128ページとなる。図3に示すように、NANDセルユニットNUの一端は、選択ゲートトランジスタS1を介してビット線BLに、他端は選択ゲートトランジスタS2を介して共通ソース線CELSRCに接続される。選択ゲートトランジスタS1、S2のゲートは選択ゲート線SGD、SGSに接続される。また、メモリセルMC0-MC63の制御ゲートはそれぞれワード線WL0-WL63に接続される。ビット線BLの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ3aが配置され、ワード線WLの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ2図3では図示せずが配置される。図2に示すように、コマンド、アドレス及びデータは、入出力制御回路13を介して入力され、チップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/REその他の外部制御信号は、論理回路14に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ8でデコードされる。制御回路6は、データの転送制御及び書き込み/消去/読み出しのシーケンス制御を行う。ステータスレジスタ11は、Ready/Busy端子にメモリカード20のReady/Busy状態を出力する。これとは別に、メモリ20の状態Pass/Fail、Ready/Busy等をI/Oポートを介してホストに知らせるステータスレジスタ12が用意されている。アドレスは、アドレスレジスタ5を介して、ロウデコーダプリロウデコーダ2aとメインロウデコーダ2b2やカラムデコーダ4に転送される。書き込みデータは、入出力制御回路13、コントロール回路6及びデータバスBUSを介してセンスアンプ回路3センスアンプ3aとデータレジスタ3bにロードされ、読み出しデータは制御回路6を介して、外部に出力される。各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路10が設けられている。高電圧発生回路10は、制御回路6から与えられる指令に基づいて所定の高電圧を発生する。[メモリセルMC及び選択ゲートS1、S2の構成]図4及び図5は、メモリセルMC及び選択ゲートS1、S2の断面構造を示している。基板41にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層42が形成されている。2つのn型拡散層42に挟まれた領域は、チャネル領域として機能する。また基板41の上チャネル領域にはゲート絶縁膜43を介して浮遊ゲートFG44が形成される。浮遊ゲート44は、その中に電荷を保持可能に構成され、その電荷量によってメモリセルMCの閾値電圧が決まる。この浮遊ゲート44の上にはゲート間絶縁膜45を介して制御ゲートCG46が形成されている。選択ゲートS1、S2は、基板41と、この基板41に形成されたソース、ドレインとしてのn型拡散層47を備えている。基板41の上にはゲート絶縁膜48を介して制御ゲート49が形成されている。[NANDセルユニットNU]図6は、メモリセルアレイ1内の1つのNANDセルユニットNUの断面を示している。この例において、1つのNANDセルユニットNUは、図4に示す構成の64個のメモリセルMCが直列接続されて構成されている。NANDセルユニットNUのドレイン側、ソース側には、図5に示す構成の第1の選択ゲートS1、第2の選択ゲートS2が設けられている。[NAND型フラッシュメモリにおける多値記憶]次に、このように構成されたNAND型フラッシュメモリにおける多値記憶方式について図7~図9を参照して説明する。NAND型フラッシュメモリにおいては、図7に示すように、1つのメモリセルにおいて閾値電圧の値を例えば4通りに制御して、2ビットのデータを1つのメモリセルに記憶させることができる。以下では、4値データ記憶方式を例にとって説明する。それ以外の8値データ3ビットあるいはそれ以上の多値データ記憶方式を採用する場合でも、閾値電圧分布の数が異なるのみであり、基本原理は同様である。2ビットの情報を記憶するためには、11、01、10、00の4通りのデータに対応して4種類の閾値電圧分布E、A~Cが設けられ、情報の書き込み及び読み出しを行うものである。すなわち、4通りの閾値電圧分布E、A~Cの各々に4通りのビット情報11、01、10、00のいずれかが割り付けられている。この2ビットのデータに対応して2つのサブページが形成される。即ち、上位ページUPPER、下位ページLOWERの2つである。この4通りのデータの読み出し動作時には、メモリセルMCに接続された選択ワード線WLに読み出し電圧を印加して、メモリセルMCの導通非導通を検出して行う。選択ワード線WLに印加される読み出し電圧の電圧値は、メモリセルの4通りの閾値電圧分布に対応して、図7に示すような各閾値電圧分布の上限と下限との間の電圧VA、VR、VC3通りに設定され得る図7参照。読み出し電圧ARは最も低い電圧で、BR、CRの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルMCに印加される電圧Vreadは、データ10が割り付けられた閾値電圧分布Cの上限値よりも大きな電圧とされる。すなわち電圧Vreadは、データの読み出しを行う場合に、NANDセル中の非選択メモリセルに対し印加される電圧であり、その保持データに拘わらず当該非選択メモリセルを導通させる。図7において、電圧VAV、VBV、VCVは、各閾値電圧分布への書き込みを行う場合において書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。さらに、Vevは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。なお、消去ベリファイ電圧Vevは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルMCの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルMCのバックゲートに正の電圧を与え、メモリセルMCの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Vevは、等価的に負の値を有する電圧である。ブロック消去後のメモリセルの閾値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00のメモリセルは、それぞれ正の閾値電圧分布A、B、Cを有するA、B、Cの下限値も正の値である。データ01の閾値電圧分布Aが最も電圧値が低く、データ00の閾値電圧分布Cが最も電圧値が高く、データ10の閾値電圧分布Bは、データ01とデータ00の中間の電圧値を有する。なお、図7に示す閾値電圧分布はあくまでも一例であって、本発明はこれに限定されるものではない。例えば、図7では閾値電圧分布A,B,Cは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Aは負の電圧の分布であり、閾値電圧分布B、Cが正の電圧の分布であるような場合も、本発明の範囲に含まれる。また、閾値電圧分布Eが正の電圧の分布であってもよい。1つのメモリセルの2ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、2回の書き込み動作により、メモリセルに書き込まれる。データと標記するとき、は上位ページデータを、は下位ページデータを表している。まず、下位ページデータの書き込みを、図8を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Eを有し、データ11を記憶しているものとする。図8に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Eは、下位ページデータの値1、或いは0に応じて、2つの閾値電圧分布E、B ́に分けられる。すなわち、下位ページデータの値が1の場合には、消去状態の閾値電圧分布Eを維持する。一方、下位ページデータの値が0の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。具体的には、ベリファイ電位VBV ́を設定し、このベリファイ電圧VBV ́以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態データ10に変化する。なお、データ10の閾値電圧分布B ́は、隣接セルへの書き込み動作の影響のため、データ11に比べ広い分布となっている。次に、上位ページデータの書き込みを、図9を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ上位ページデータと、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。即ち、図9に示すように、上位ページデータの値が1の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Vthの上昇を防止する。その結果、データ11消去状態の閾値電圧分布Eのメモリセルは、データ11をそのまま維持し、データ10閾値電圧分布B ́のメモリセルは、データ10をそのまま維持する。ただし、上述のベリファイ電圧VBV ́よりも大きい正規のベリファイ電圧VBVを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Bを形成する。一方、上位ページデータの値が0の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。その結果、データ11消去状態の閾値電圧分布Eのメモリセルは、閾値電圧分布Aのデータ01に変化し、データ10のメモリセルは、閾値電圧分布Cのデータ00に変化する。このとき、ベリファイ電圧VAV、VCVが用いられて、閾値電圧分布A、Cの下限値が調整される。以上が、一般的な4値記憶方式におけるデータ書き込み方式の一例である。これはあくまでも一例であり、閾値電圧分布に対するデータの割り付け、書き込み動作の手順などは、これ以外にも様々な方法が採用され得る。また、3ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を8通りに分割する動作が加わるのみであるので、基本的な動作は同様である。ところで、1つのメモリセルに対し書き込み消去が繰り返し行われると、電荷蓄積膜以外の領域、例えば素子分離絶縁膜等トラップされる電荷の量が徐々に増加してしまう。このようなトラップ電荷の増加により、1つの閾値電圧分布の幅の拡がってしまい、データ読み出し等に支障が生じることがある図10参照。本実施の形態では、このようなトラップ電荷を放出させて閾値電圧分布の広がりを抑制するため、消去動作を実行する場合、その消去動作に先立って、メモリセルMCに対して所定のストレス電圧を印加する動作消去前ストレス印加動作を実行する。図1に示すコントローラ22は、この消去前ストレス印加動作を制御するための制御回路として機能する。メモリセルMCに対する消去動作ブロック単位の実行前に実行される。図11Aは、消去前ストレス印加動作において、1つのメモリストリングに対して印加される電圧を示している。図11Aに示すように、消去前ストレス印加動作は、1つのメモリストリングMS内の偶数番目のメモリセルMCの制御ゲート偶数番目のワード線WLに、所定の電圧範囲に含まれる電圧VSPS例えば17~19V程度を印加しつつ、奇数番目のメモリセルMC奇数番目のワード線WLに電圧VSPSより小さい電圧VSPASS例えば3V程度を印加する動作第1動作と、メモリストリングMS中の奇数番目のメモリセルMCに電圧VSPSを印加しつつ、偶数番目のメモリセルMCに電圧VSPASSを印加する動作第2動作とに分けて実行することができる。第1動作、第2動作のいずれにおいても、ビット線BLには接地電圧VSS0Vを印加する一方、ドレイン側選択ゲートトランジスタS1のゲートには電源電圧VDDを印加し、これによりチャネルを接地電位VSSに充電する。これにより、電圧VSPSが印加されたメモリセルMCにおいては、電圧VSPS第1電圧と接地電圧VSS第2電圧との間の電位差により、メモリセルにストレスが与えられ、フローティングゲート浮遊ゲートFG以外に捕捉された電荷が放出される。なお、第1動作と第2動作の実行順序は不問である。1回の消去前ストレス印加動作において、第1動作、第2動作がそれぞれ複数回ずつ行われてもよい。偶数番目と奇数番目のメモリセルMCの制御ゲートに異なる電圧VSPS、VSPASSを印加することにより、電荷がトラップされ易い素子分離絶縁膜への電荷を強めることができる。このため、比較的小さい電圧VSPSであっても、効率よく不要なトラップ電荷を放出させることができる。小さな電圧VSPSを用いることはデータ保持特性の維持向上に繋がるので、この方法はデータ保持特性の維持と閾値電圧分布の拡がりの抑制とを両立するために有効である。また、図11Bに示すように、メモリストリングMS中の全ワード線WLに対し、同時に電圧VSPSを印加することも可能である。この方法の場合、電圧の切り換え回数が少ないので、より早い消去動作が求められている場合に有効である。また、このストレス印加動作は、1回の消去動作が行われる毎に実行する必要は無く、図12のフローチャートに示すように、複数回N回、例えばN=1000の書き込み動作、消去動作が行われる毎に1回行うのでもよい。すなわち、図12に示すように、消去動作の実行を指示するERASEコマンドが発行された場合S1、コントローラ22は、カウンタ28がカウントしていた書き込み動作/消去動作の実行回数NWEを参照する。そして、そのカウント数NWEがNのA倍AN、Aは1以上の整数と等しくなったときのみ、消去前ストレス印加動作を実行しS2のY、S3、それ以外のときは消去前ストレス印加動作は実行せずに消去動作を行うS4。なお、消去前ストレス印加動作は、上記のように固定されたN回毎に定期的に行う必要はなく、例えば書き込み/消去動作が増加するに従って、より頻繁に消去前ストレス印加動作を実行するのが好ましいNWE=10000までは1000回毎に行い、NWE>10000では、より500回毎に行うなど。このような消去前ストレス印加動作を実行すると、図13に示すように、複数回の書き込み動作/消去動作を繰り返した後においても、閾値分布電圧の分布幅の拡がりを抑制することが可能になる。[第2の実施の形態]次に、本発明の第2の実施の形態に係る半導体記憶装置を、図14等を参照して説明する。図14は、第2の実施の形態による不揮発性半導体記憶装置であるメモリカード20の全体構成を示すブロック図である。図14において、第1の実施の形態と同一の構成要素については同一の参照符号を付しており、以下では、それらの詳細な説明は省略する。この第2の実施の形態では、所定回数毎に消去前ストレス印加動作を実行する代わりに、所定時間経過毎に消去前ストレス印加動作を実行する。このため、第2の実施の形態の不揮発性半導体記憶装置は、カウンタ28の代わりに、直近に実行された消去前ストレス印加動作の時刻直近実行時刻Tlastを記憶するSRAM29を備えている。そして、現在時刻Tpreの情報を、例えばホストデバイス図示せずから受領する。図15に示すように、この現在時刻Tpreと直近実行時刻Tlastとを比較し、その差分Tpre-Tlastが所定値T1以上となったら、消去前ストレス印加動作を実行するS2’のY。それ以外では、消去前ストレス印加動作は実行せず、消去動作のみを実行する。なお、カウンタ28とSRAM29とを両方備え、カウント値NWEと、実行時刻Tlastの両方に基づいて消去前ストレス動作を実行するか否かを決定することも可能である。また、この第2の実施の形態では、図11Aの消去前ストレス印加動作、図11Bの消去パルス印加動作のいずれを実行してもよい。[第3の実施の形態]次に、本発明の第3の実施の形態に係る半導体記憶装置を、図16A等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図1に示すものと同一でよい。本実施の形態では、消去前ストレス印加動作に用いる電圧VSPSを、書き込み動作/消去動作の実行回数NWEが増加するに従って大きい値にすることを特徴としている。すなわち、図16Aに示すように、実行回数NWEがN1より小さい場合には、電圧VSPSを最も小さい値VSPS1に設定するS12のY、S13。実行回数NWEがN1以上N2未満である場合には、電圧VSPSを電圧VSPS1よりも大きい値VSPS2に設定するS14のN、S15。そして、実行回数がN2以上となった場合には、電圧VSPSを電圧VSPS2よりも大きい値VSPS3に設定するS14のY、S16。なお、図16Aに示す動作は、消去前ストレス印加動作を、Eraseコマンドが発行される毎に実行する動作手順を示しているが、図12のように、所定回数N回毎に消去前ストレス印加動作を実行し、そのときにカウント値NWEの大きさに従って電圧VSPSの値を変更するようにしてもよい。具体的には、図12のS2とS3との間に、S12~S16のステップを挿入した動作を実行してもよい。なお、図16Bに示すように、電圧VSPSの変更と共に、電圧VSPASSの値を異なる値VSPASS1、VSPASS2、VSPASS3VSPASS1<VSPASS2<VSPASS3を変更することも可能であるS13’S15’、S16’。また、この第3の実施の形態では、図11Aの消去前ストレス印加動作、図11Bの消去パルス印加動作のいずれを実行してもよい。この場合にも、図12のS2とS3との間に、図16Bのs12~S16’のステップを挿入した動作とすることができる。[第4の実施の形態]本発明の第4の実施の形態に係る半導体記憶装置を、図17A等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図1に示すものと同一でよい。この実施の形態では、図17Aに示すように、Eraseコマンドが発行されるとS1、メモリセルMCに対し読み出し動作が実行されるS21。コントローラ22は、パリティデータに基づいて読み出しデータのエラー率誤り発生率Eを判定するS22。そして、このエラー率Eの高低に基づいて、消去前ストレス印加動作において印加される電圧VSPSの値を、例えばVSPS1、VSPS2、VSPS3の3通りに変更するVSPASS1<VSPASS2<VSPASS3。図17Aでは、エラー率EがE1未満の場合、E1以上E2未満の場合、E2以上の場合で、電圧VSPSを切り替えているS23~S27。なお、図17Aに示す動作は、消去前ストレス印加動作を、Eraseコマンドが発行される毎に実行する動作手順を示しているが、図12のように、所定回数N回毎に消去前ストレス印加動作を実行し、そのときにエラー率Eの高低に従って電圧VSPSの値を変更するようにしてもよい。すなわち、図12のフローチャートと図17Aのフローチャートを合体させた動作手順を実行することも可能である。また、図17Bに示すように、電圧VSPSの変更と共に、電圧VSPASSの値を異なる値VSPASS1、VSPASS2、VSPASS3VSPASS1<VSPASS2<VSPASS3に変更することも可能である。また、この第4の実施の形態でも、図11Aの消去前ストレス印加動作、図11Bの消去パルス印加動作のいずれを実行してもよい。なお、上記の例では、エラー率Eを算出しているが、読み出し動作における誤り発生の度合が算出されればよく、そのような指標であれば、エラー率E以外にも、他の様々な指標が算出され得る。[第5の実施の形態]次に、本発明の第5の実施の形態に係る半導体記憶装置を、図18A等を参照して説明する。不揮発性半導体記憶装置の全体構成は、図1に示すものと同一でよい。この実施の形態は、エラー率Eの高低に基づいて電圧VSPSの大きさを変更する点で、第4の実施の形態と共通している。図18Aにおいて、図17Aと同一のステップについては同一の符号を付しているので、ここではその詳細な説明は省略する。ただし、この実施の形態では、エラー率Eの判定のため読み出し動作を、メモリセルに対する各種動作を待機するスタンバイ状態において予め実行しておき、エラー率Eを保存しておくS21、S22。そして、Eraseコマンドが受領された場合に、保存しておいたエラー率Eに基づいて、第4の実施の形態と同一の手順を実行する。この動作によれば、消去動作を指示するEraseコマンド毎に読み出し動作、エラー率Eの判定動作を行う必要がないので、消去動作の時間を第4の実施の形態に比べて短縮することができる。なお、図18Aに示す動作は、消去前ストレス印加動作を、Eraseコマンドが発行される毎に実行する動作手順を示しているが、図12のように、所定回数N回毎に消去前ストレス印加動作を実行し、そのときにエラー率Eの高低に従って電圧VSPSの値を変更するようにしてもよい。すなわち、図12のフローチャートと図18Aのフローチャートを合体させた動作手順を実行することも可能である。また、図18Bに示すように、電圧VSPSの変更と共に、電圧VSPASSの値を異なる値VSPASS1、VSPASS2、VSPASS3VSPASS1<VSPASS2<VSPASS3に変更することも可能である。また、この第5の実施の形態では、図11Aの消去前ストレス印加動作、図11Bの消去パルス印加動作のいずれを実行してもよい。[第6の実施の形態]次に、本発明の第6の実施の形態に係る半導体記憶装置を、図19を参照して説明する。不揮発性半導体記憶装置の全体構成は、図1に示すものと同一でよい。この実施の形態では、第1の実施の形態の図11Aと同様に、消去前ストレス印加動作を、1つのメモリストリングMS内の偶数番目のメモリセルMCの制御ゲートに所定のストレス電圧を印加しつつ、奇数番目のメモリセルMCにこのストレス電圧より小さい電圧を印加する動作第1動作と、メモリストリングMS中の奇数番目のメモリセルMCに所定のストレス電圧を印加しつつ、偶数番目のメモリセルMCにこのストレス電圧より小さい電圧を印加する動作第2動作とに分けて実行するものである。ただし、この実施の形態では、図19に示すように、第1動作において印加されるストレス電圧VSPSと、第2動作で印加されるストレス電圧VSPS’とが異なる値とされているVSPS≠VSPS’。その理由は、以下の通りである。NAND型フラッシュメモリでは、他の半導体装置と同様に微細化が求められているが、従来のリソグラフィ技術では要求される配線幅、配線ピッチを得ることが難しくなっている。そこで、NAND型フラッシュメモリの製造技術として、いわゆる側壁転写プロセスが用いられることがある。側壁転写プロセスでは、リソグラフィ技術により形成されたラインアンドスペースパターンのハードマスクを形成し、そのハードマスクの側壁に対し側壁膜を形成する。その後、異方性エッチングを実行し、ラインアンドスペースパターンのハードマスクをエッチングし、側壁膜のみを残存させる。そして、この側壁膜をマスクとして材料膜をエッチングする。これによれば、露光装置の解像限界を超えるラインアンドスペースパターンが形成され得る。側壁転写プロセスについての詳細は、例えば特開2008-27991等に記載されている。しかし、このような側壁転写プロセスにより得られたラインアンドスペースパターンは、偶数番目の配線と奇数番目の配線とで配線幅が異なってしまうことが多い。そのため、本実施の形態では、消去前ストレス印加動作において、偶数番目のメモリセルに印加するストレス電圧と、奇数番目に印加するストレス電圧とを異ならせている。これにより、全てのワード線WLにおいて消去前ストレス印加動作の効果に差が生じないようにすることができる。なお、図20に示すように、第1動作時に印加する電圧VSPASSと、第2動作時に印加する電圧VSPASS’の値を異なる値とすることも可能である。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施形態では、2ビット以上のデータを1つのメモリセルに記憶する方式を例として説明したが、本発明はこれに限定されず、1つのメモリセルに1ビットを記憶する装置に本発明を適用することも可能であり、また、1つのメモリセルに3ビット以上の複数ビットを記憶する装置に本発明を適用することも可能である。"