"ロウ方向に延びるワード線、カラム方向に延びる複数のビット線で構成されたビット線グループ、並びに、ウエルのアクティブ領域上に形成されたトランジスタからなり前記ワード線及び前記ビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、前記ビット線を介して前記メモリセルからデータを読む読み出し回路とを備え、前記メモリセルは、前記トランジスタのソース又はドレインを、前記ビット線グループに属する複数のビット線のいずれとも接続しないか又はいずれか1本とだけ接続するかの異なる接続状態を有し、前記トランジスタのゲートとなるアクティブ領域は、ロウ方向及びカラム方向と直交する積層方向から見て、ビット線グループの複数のビット線の配置領域及び各ビット線間のスペースに連続的に形成されていることを特徴とする半導体記憶装置。前記ビット線グループは、3本のビット線からなり、前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する3本のビット線のいずれとも接続しないか又はいずれかを1本とだけ接続するかの異なる4つの接続状態によって2ビットのデータを記憶することを特徴とする請求項1記載の半導体記憶装置。前記ビット線グループは、2本のビット線からなり、前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する2本のビット線のいずれとも接続しないか又はいずれかを1本とだけ接続するかの異なる3つの接続状態を有し、前記メモリセルアレイは、2つのメモリセルを用いて少なくとも3ビットのデータを記憶することを特徴とする請求項1記載の半導体記憶装置。前記ビット線グループは、2本のビット線からなり、前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する2本のビット線のいずれか1本とだけ接続する2つの接続状態を有し、前記読み出し回路は、前記ビット線グループの2本のビット線の電位差を検知して1ビットのデータを生成する差動センスアンプを有することを特徴とする請求項1記載の半導体記憶装置。前記メモリセルは、前記トランジスタのソース又はドレインと接続するビット線に応じて、複数層のレイアウトが異なることを特徴とする請求項1~4のいずれか1項記載の半導体記憶装置。ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、ロウ方向に延びるワード線、カラム方向に延びる複数のビット線で構成されたビット線グループ、並びに、ウエルのアクティブ領域上に形成されたトランジスタからなり前記ワード線及び前記ビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、前記ビット線を介して前記メモリセルからデータを読む読み出し回路とを備え、前記メモリセルは、前記トランジスタのソース又はドレインを、前記ビット線グループに属する複数のビット線のいずれとも接続しないか又はいずれか1本とだけ接続するかの異なる接続状態を有し、前記トランジスタのゲートとなるアクティブ領域は、ロウ方向及びカラム方向と直交する積層方向から見て、ビット線グループの複数のビット線の配置領域及び各ビット線間のスペースに連続的に形成されていることを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[第1の実施形態]<全体構成>図1は、第1の実施形態に係る半導体記憶装置の全体構成を示す図である。半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、ロウ方向に平行に延びる複数のワード線WL、カラム方向に平行に延びる複数のビット線BL、並びに、ワード線WL及びビット線BLの各交差部に設けられたメモリセルMCを有する。メモリセルMCは、ソース又はドレインが接地線VSS、ゲートにワード線WLが接続されたトランジスタCT以下、セルトランジスタと呼ぶを有し、このセルトランジスタCTのドレイン又はソースとビット線BLの接続の有無によってデータを記憶する。なお、本実施形態及び以下の説明において、セルトランジスタCTのドレインとビット線BLが接続された状態を0とし、図1に示すように黒点で表現する。一方、セルトランジスタCTのドレインとビット線BLが接続されていない状態を1とし、図1とは異なり白抜き点で表現する。また、半導体記憶装置は、入力されたアドレスADRに基づいてワード線WLを駆動するワード線ドライバ2、複数のビット線BLに現れた電圧を選択的に出力するカラムマルチプレクサ3、並びに、カラムマルチプレクサ3を介して出力されたビット線BLに現れた電圧を出力データDOとして出力する読み出し回路4を備える。ワード線ドライバ2及び読み出し回路4は、入力されたクロックCLKに基づいて動作する。<メモリセルの構成>ここでは、メモリセルMCの構造について説明する。なお、以下では、1つのメモリセルMCは1つのセルトランジスタCTで構成されているものとする。また、このセルトランジスタCTのドレイン又はソースと交差するビット線BLの組をビット線グループと呼ぶ事もある。更に、ビット線グループがn本のビット線BLで構成されている場合のメモリセルMCの構造を、nビット線型メモリセルと呼ぶ事もある。第1の実施形態では、2ビットのデータを記憶するメモリセルの構成について説明するが、本実施形態のメモリセルMCについて説明する前提として、比較例のメモリセルMCの構成について説明する。図23は、第1の実施形態に対する比較例のメモリセルMCの回路図、並びに、メモリセルMCのセルトランジスタCT及びビット線BLの接続状態の組み合わせを示す図である。比較例の場合、メモリセルMCは、図23中Aに示すように、1ビット線型の構造を持つ。1ビット線型の場合、セルトランジスタCTとビット線BLが接続しているか、接続していないかの2つの接続状態を持つ。そのため、図23中Aに示すように、2つの1ビット線型メモリセルMC[0]、[1]を用い、これらメモリセルMC[0]、[1]のセルトランジスタCT及びビット線BLの接続状態の組み合わせによって、図23中Bに示すように、4つの接続状態を作り、2ビットのデータを記憶する。図24は、図23中Aに示すメモリセルMCのレイアウトを示す図である。図24に示す比較例の場合、メモリセルMC[0]、[1]は、以下に示すように、ロウ方向に並ぶ2つのセルウエルCW[0]、[1]上に形成される。つまり、セルウエルCW[j]j=0,1には、アクティブ領域AA[j]が形成されている。ここで、アクティブ領域AA[j]のロウ方向の幅と、アクティブ領域AA[0]及び[1]間のスペースのロウ方向の幅は、共にW通常、幅Wはμmオーダーであるとする。セルウエルCW[0]、[1]上には、アクティブ領域AA[0]、[1]を跨ぐようにロウ方向に延びる接地線VSSが形成されている。この接地線VSSは、ロウ方向及びカラム方向に直交する積層方向に延びるビアCS0[j]を介してアクティブ領域AA[j]に電気的に接続される。アクティブ領域AA[j]上には、金属配線M1[j]が形成されている。金属配線M1[j]は、図示しない下層のビアCS1[j]を介してアクティブ領域AA[j]に電気的に接続されている。また、金属配線M1[j]上には、カラム方向に延びるビット線BL[j]が形成されている。また、アクティブ領域AA[0]、[1]上には、積層方向から見て、カラム方向の接地線VSSと金属配線M1[0]、[1]との間の領域に、アクティブ領域AA[0]、[1]を跨ぐようにロウ方向に延びるワード線WLが形成されている。なお、図23中Aに示すメモリセルMC[0]のように、セルトランジスタCTとビット線BLを接続する場合、図24に示すように、金属配線M1とビット線BLとを上層のビアV2で電気的に接続すれば良い。以上説明したレイアウトの場合、メモリセルMC[j]のセルトランジスタCTのゲート幅は、それぞれアクティブ領域AA[j]のロウ方向の幅Wとなる。次に、本実施形態のメモリセルMCの構成について説明する。図2は、第1の実施形態のメモリセルMCの回路図、並びに、メモリセルMCのセルトランジスタCT及びビット線BLの接続状態の組み合わせを示す図である。本実施形態のメモリセルMCは、図2中Aに示すように、1つのセルトランジスタCTのドレイン又はソースが3本のビット線BL0~BL2で構成されたビット線グループと交差する3ビット線型の構造を持つ。メモリセルMCは、図2中Bに示すように、セルトランジスタCTが、ビット線グループに属するビット線BL0~BL2のいずれとも接続されていないか又はいずれか1本とだけ接続されているかの異なる4つの接続状態によって2ビットのデータを記憶することができる。なお、図2中Aは、メモリセルMCのセルトランジスタCTとビット線BL0のみを接続した場合を示している。図3は、図2中Aに示すメモリセルMCのレイアウトを示す図である。図3中Aは、積層方向から見た平面図であり、図3中Bは、図3中Aに示すa-a ́断面図である。なお、図3は、図24に示す比較例に示すセルウエルCW[0]及び[1]を合わせた面積と同面積にセルウエルCWに形成することを前提としたレイアウトである。図3に示す本実施形態の場合、メモリセルMCは、以下に示すように、ウエルにあるセルウエルCW上に形成されている。つまり、セルウエルCWには、アクティブ領域AAが形成されている。ここで、アクティブ領域AAは、図24に示す比較例のアクティブ領域AA[0]、[1]、並びに、これらアクティブ領域AA[0]及び[1]間のスペースを合わせたサイズで形成されている。つまり、アクティブ領域AAのロウ方向の幅は3×Wとなる。セルウエルCW上には、アクティブ領域AAを跨ぐようにロウ方向に延びる接地線VSSが形成されている。この接地線VSSは、積層方向に延びる2つのビアCS0<0>、<1>を介してアクティブ領域AAに電気的に接続されている。アクティブ領域AA上には、アクティブ領域AAのロウ方向の幅と同程度の幅を持つ金属配線M1が形成されている。金属配線M1は、積層方向に延びる2つのビアCS1<0>、<1>を介してアクティブ領域AAに電気的に接続されている。金属配線M1上には、カラム方向に延びる3本のビット線BL0~BL2が形成されている。また、アクティブ領域AA上には、積層方向から見て、カラム方向の接地線VSSと金属配線M1との間の領域に、アクティブ領域AAを跨ぐようにロウ方向に延びるワード線WLが形成されている。なお、図2に示すように、メモリセルMCの接続状態をBL0,BL1,BL2=0,1,1とする場合、図3に示すように、ビット線BL0と金属配線M1とを上層のビアV2によって電気的に接続すれば良い。以上説明したレイアウトの場合、メモリセルMCのセルトランジスタCTのゲート幅は、アクティブ領域AAのロウ方向の幅3×Wとなる。つまり、本実施形態の場合、比較例のように2つの1ビット線型のメモリセルを1つの3ビット線型のメモリセルにまとめることで、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、セルトランジスタのロウ方向のゲート幅を拡幅することができる。図3に示すレイアウトの場合、セルトランジスタのゲート幅は3倍に拡幅しているため、読み出し速度を3倍に改善を図ることができる。次に、前述のメモリセルMCを配列してメモリセルアレイ1を構成する場合について説明しておく。図25は、比較例の場合であり、1ビット線型のメモリセルMCをカラム方向に2つの並べる場合のレイアウトとなる。比較例の場合、図24に示すレイアウトと、このレイアウトを図25に示すa-a ́軸を対称軸とする線対称のレイアウトとをそのままカラム方向に連続して配置した構成となっている。図4は、本実施形態の場合であり、3ビット線型のメモリセルMCをカラム方向に2つ並べる場合のレイアウトとなる。本実施形態の場合も比較例と同様、図3に示すレイアウトと、このレイアウトを図4に示すa-a ́軸を対称軸とする線対称のレイアウトとをそのままカラム方向に連続して配置するだけで構成することができる。<読み出し回路の構成>次に、上記2ビット線型のメモリセルMCを用いる場合に利用できる読み出し回路について説明するが、本実施形態の読み出し回路4を説明する前提として、比較例の読み出し回路4について説明する。図26は、比較例の読み出し回路の構成である。比較例の場合、図27に示すように、ビット線BL[0]、BL[1]に現れる電圧レベルがそのまま出力データDO[0]、[1]に対応している。したがって、比較例の場合、読み出し回路として、バッファ回路BF[0]、[1]をビット線BL[0]、[1]の端部に接続する。これに対し、本実施形態の場合、3つのビット線BL0~BL2の電圧レベルから2ビットのデータを得るため、読み出し回路4には、エンコード回路を設ける必要がある。図5は、本実施形態に係る読み出し回路4のエンコード回路の構成例を示す図である。図5に示すエンコード回路111は、入力IN0~IN3からビット線BL0~BL2の電圧レベルを受け、このビット線BL0~BL2の電圧レベルの組み合わせから、出力データDO[0]、DO[1]をエンコードし、出力する回路である。エンコード回路111は、ビット線BL0及びBL2を入力とするNANDゲートG0、並びに、ビット線BL1及びBL2を入力とするNANDゲートG1を有する。この構成によって、NANDゲートG0の出力が出力データDO[0]、NANDゲートG1の出力が出力データDO[1]となる。なお、出力データDO[0]、[1]は、メモリセルMCのセルトランジスタCTとビット線BL0~BL2の接続状態に応じて図6のようになる。図7は、本実施形態に係る読み出し回路4のエンコード回路の他の構成例を示す図である。このエンコーダ回路121は、ビット線BL0~BL2の電圧レベルの組み合わせから、出力データDO[0]、DO[1]をエンコードし、出力する回路である。エンコード回路121の場合、ビット線BL0を入力とするインバータIV0、ビット線BL1を入力とするインバータIV1、ビット線BL2を入力とするインバータIV2、インバータIV0の出力及びインバータIV2の出力を入力とするNORゲートG0、インバータIV1の出力及びインバータIV2の出力を入力とするNORゲートG1、NORゲートG0の出力を入力とするインバータIV3、並びに、NORゲートG1の出力を入力とするインバータIV4を有する。この構成によって、インバータIV3の出力が出力データDO[0]、インバータIV4の出力が出力データDO[1]となる。なお、出力データDO[0]、[1]は、エンコーダ回路111と同様、メモリセルMCのセルトランジスタCTとビット線BL0~BL1の接続状態に応じて図6のようになる。また、出力データDO[0]、[1]が図6に示す場合と逆論理でも良い場合には、インバータIV3及びIV4が省略できる。以上、説明した2つの読み出し回路4は、ビット線グループ毎に1つのエンコード回路111又は121を設ける構成となっていた。これに対し、次から説明する読み出し回路4の構成例は、1つのエンコード回路を、複数のビット線グループで共有させるものである。図8は、本実施形態に係るカラムマルチプレクサ3及び読み出し回路4の構成例を示す図である。カラムマルチプレクサ3は、複数のビット線グループの中から1つを選択し、この選択されたビット線グループのビット線BL0、BL1、BL2のデータを出力Y0、Y1、Y2とする回路である。図8の場合、カラムマルチプレクサ3は、8つのビット線グループ毎に1つ設けられている。読み出し回路4は、図7に示すエンコード回路121の他、部分回路132及びビット線プリチャージ/ディスチャージ回路133を有する。なお、エンコーダ回路121は、前述の通りであり説明を省略する。ビット線プリチャージ/ディスチャージ回路133は、カラムマルチプレクサ3の前段に設けられており、メモリセルMCからのデータ読み出し前、或いは、データ読み出し後にビット線BLを充放電する回路である。なお、データ読み出し後のビット線BLの充放電は省略することもできる。この場合、メモリセルMCのセルトラジスタCTがNMOSトランジスタであればディスチャージ回路、メモリセルMCのセルトランジスタCTがPMOSトランジスタであればプリチャージ回路をそれぞれ省略することができる。部分回路132は、カラムマルチプレクサ3の出力Y0及びエンコード回路121の入力IN0間、カラムマルチプレクサ3の出力Y1及びエンコード回路121の入力IN1間、カラムマルチプレクサ3の出力Y2及びエンコード回路121の入力IN2間にそれぞれ設けられたプリチャージ/ディスチャージ回路PD0、PD1、PD2を有する。これらプリチャージ/ディスチャージ回路PD0、PD1、PD2は、カラムマルチプレクサ3を介して選択したビット線グループのビット線BL0~BL2を充放電することができる。したがって、プリチャージ/ディスチャージ回路PD0、PD1、PD2を設けることで、ビット線プリチャージ/ディスチャージ回路133を省略することも可能である。また、部分回路132は、エンコーダ回路121のインバータIV0、IV1、IV2の入出力間に接続されたキーパー回路KP0、KP1、KP2を有する。キーパー回路KP0、KP1、KP2は、エンコーダ回路121の入力IN0、IN1、IN2を安定化させるものであり、ビット線BLに流れるリーク電流による誤読み出しの発生を低減するものである。キーパー回路PKは、メモリセルMCのセルトランジスタCTがNMOSトランジスタであればPMOSトランジスタで構成することができ、メモリセルMCのセルトランジスタCTがPMOSトランジスタであればNMOSトランジスタで構成することができる。なお、部分回路132は、任意の回路であり省略することも可能である。図9は、本実施形態に係るカラムマルチプレクサ3及び読み出し回路4の他の構成例を示す図である。カラムマルチプレクサ3、前述の通りであるため説明は省略する。読み出し回路4は、図5に示すエンコード回路111、図8に示すビット線プリチャージ/ディスチャージ回路133の他、部分回路142を有する。なお、エンコーダ回路111及びビット線プリチャージ/ディスチャージ回路133は、前述の通りであり説明を省略する。部分回路142は、カラムマルチプレクサ3の出力Y0及びエンコード回路111の入力IN0間、カラムマルチプレクサ3の出力Y1及びエンコード回路111の入力IN1間、カラムマルチプレクサ3の出力Y2及びエンコード回路131の入力IN2間に設けられたプリチャージ/ディスチャージ回路PD0、PD1、PD2を有する。また、部分回路142は、カラムマルチプレクサ3の出力Y0に接続されたインバータIV0及びこれに並列接続されたキーパー回路KP0、カラムマルチプレクサ3の出力Y1に接続されたインバータIV1及びこれに並列接続されたキーパー回路KP1、並びに、カラムマルチプレクサ3の出力Y2に接続されたインバータIV2及びこれに並列接続されたキーパー回路KP2を有する。これらキーパー回路KP0、KP1、KP2は、インバータIV0、IV1、IV2との組合せによって、エンコーダ回路111の入力IN0、IN1、IN2を安定化させる回路である。なお、部分回路142も、図8に示す部分回路132と同様、任意の回路であり省略することが可能である。図10は、本実施形態に係るカラムマルチプレクサ3及び読み出し回路4の他の構成例を示す図である。カラムマルチプレクサ3は、前述の通りであるため説明は省略する。読み出し回路4は、図5に示すエンコード回路111、図8に示すビット線プリチャージ/ディスチャージ回路133の他、部分回路152を有する。なお、エンコーダ回路111及びビット線プリチャージ/ディスチャージ回路133は、前述の通りであり説明を省略する。部分回路152は、カラムマルチプレクサ3の出力Y0及びエンコード回路111の入力IN0間、カラムマルチプレクサ3の出力Y1及びエンコード回路111の入力IN1間、カラムマルチプレクサ3の出力Y2及びエンコード回路111の入力IN2間に設けられたプリチャージ/ディスチャージ回路PD0、PD1、PD2を有する。また、部分回路152は、出力データDO[0]及び[1]を入力とするANDゲートG2、エンコード回路111の入力IN0及び出力データDO[0]間に接続されたキーパー回路KP0、エンコード回路111の入力IN1及び出力データDO[1]間に接続されたキーパー回路KP1、並びに、エンコード回路111の入力IN2及びANDゲートG2の出力間に接続されたキーパー回路KP2を有する。これらキーパー回路KP0、KP1、KP2は、エンコーダ回路111の入力を安定化させる回路である。なお、部分回路152も、図8に示す部分回路132と同様、任意の回路であり省略することが可能である。以上のように、本実施形態の場合、3本のビット線BL0~BL2から、2つのデータDO[0]、[1]を得るエンコードする必要があるため、読み出し回路4には、図5、図7~図10で示したようなエンコード回路111又は121が必要となる。その結果、比較例に比べて、ゲート段数が増える実施形態では、読み出し回路4によって生じる遅延時間が大きくなる。しかし、前述の通り、メモリセルMCのセルトランジスCTのゲート幅Wが3倍になることによって十分な読み出し速度の向上が望めるため、読み出し回路4による遅延時間を考慮しても、比較例に比べて、読み出し時間を短縮することが可能である。なお、上記読み出し回路4の構成例のうち、図8~図10に示す構成例は、エンコード回路111又は121を、複数のビット線グループで共有する構成であるため、図5及び図7の構成例に比べて回路面積を縮小することができる。以上、本実施形態によれば、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、読み出し動作を高速化することができる。[第2の実施形態]第1の実施形態では、1ビットの記憶容量を持つ2ビット線型メモリセルMCを用いた半導体記憶装置について説明した。これに対し、第2の実施形態では、3ビットの記憶容量を持つメモリセルMCを用いた半導体記憶装置について説明する。先ず、本実施形態のメモリセルMCについて説明する前提として、比較例に係るメモリセルMCの構成について説明する。図28は、第2の実施形態に対する比較例のメモリセルMCの回路図である。比較例の場合、図28に示すように、3つの1ビット線型メモリセルMC[0]~[2]を用い、これらメモリセルMC[0]~[2]のセルトランジスタCT及びビット線BL[0]~[2]の接続状態の組み合わせによって、図29に示すように、8つの接続状態を作り、3ビットのデータを記憶する。図30は、図28に示すメモリセルMCのレイアウトを示す図である。図30に示す比較例の場合、図24に示すレイアウトに加え、図24のセルウエルCW[0]上のメモリセルMC[0]或いはセルウエルCW[1]上のメモリセルMC[1]のレイアウトと同様のレイアウトをロウ方向に隣接して形成すれば良い。なお、アクティブ領域AA[0]~[2]のロウ方向の幅と、アクティブ領域AA[0]及び[1]間、並びに、アクティブ領域AA[1]及び[2]間のスペースのロウ方向の幅は、図24に示すレイアウトと同様、Wとする。以上説明したレイアウトの場合、メモリセルMC[0]~[2]のセルトランジスタCTのゲート幅は、それぞれアクティブ領域AA[0]~[2]のロウ方向の幅Wとなる。次に、本実施形態のメモリセルMCの構成について説明する。図11は、第2の実施形態のメモリセルアレイ1及び読み出し回路4の構成を示す図である。本実施形態の半導体記憶装置は、2ビット線型メモリセルMCが配列されたメモリセルアレイ1と、ビット線BLの端部に設けられたエンコード回路211を有する読み出し回路4を備える。本実施形態の場合、図11に示すように、2つの2ビット線型メモリセルMC[0]及び[1]を用いて、3ビットの記憶容量を確保する。このメモリセルMC[j]j=0,1は、セルトランジスタCTが、ビット線BL0[j]、BL1[j]のいずれとも接続されていないか又はいずれか1本とだけ接続されているかの異なる3つの接続状態を有する。したがって、2つの2ビット線型メモリセルMC[0]及びMC[1]を組み合わせた場合、図12に示すように、合計9つの記憶状態が有することになる。読み出し回路4のエンコード回路211は、図12に示すように、ビット線BL0[0]及びBL1[0]、並びに、ビット線BL0[1]及びBL1[1]を入力し、上記9つの記憶状態から、出力データDO[0]、DO[1]、DO[2]をエンコードし出力する。なお、2ビット線型メモリセルMCを2つ組み合わせた場合、前述の通り、9つの記憶状態ができる。そのため、3ビットの出力データDOを割り当てた場合、図12に示すBL0[0],BL1[1],BL0[1],BL1[1]=1,0,1,0のように、出力データDOの割り当てがない接続状態が生じることに留意されたい。但し、9つの接続状態のうち、出力データDOの割り当てがない接続状態は、エンコード回路211の構成によって自由に選択することができる。図13は、図12に示すメモリセルMCのレイアウトを示す図である。図13中Aは、積層方向から見た平面図であり、図13中Bは、図13中Aに示すa-a ́断面図である。なお、図13は、図30に示す比較例のレイアウトと同じサイズのウエルに形成することを前提としたレイアウトとなっている。図13に示す実施形態の場合、メモリセルMC[0]、[1]は、以下に示すように、ロウ方向に並ぶ2つのセルウエルCW[0]、[1]上に形成されている。つまりセルウエルCW[j]j=0,1には、アクティブ領域AA[j]が形成されている。このアクティブ領域AA[j]のロウ方向の幅は、図30に示す比較例のアクティブ領域AA[0]等の2倍の幅2×Wとなっている。セルウエルCW[0]、[1]上のアクティブ領域AA[0]、[1]上には、アクティブ領域AA[0]及び[1]を跨ぐようにロウ方向に延びる接地線VSSが形成されている。接地線VSSは、積層方向に延びるビアCS0[j]を介してアクティブ領域AA[j]に電気的に接続されている。アクティブ領域AA[j]上には、アクティブ領域AA[j]のロウ方向の幅と同程度の幅を持つ金属配線M1[j]が形成されている。金属配線M1[j]は、積層方向に延びる2つのビアCS1[j]を介してアクティブ領域AA[j]と電気的に接続されている。金属配線M1[j]上には、カラム方向に延びる2本のビット線BL0[j]及びBL1[j]が形成されている。なお、図11に示すように、メモリセルMC[0]及び[1]の接続状態をBL0[0],BL1[0],BL0[1],BL1[1]=0,1,1,0とする場合、図13に示すように、ビット線BL0[0]と金属配線M1[0]とを上層のビアV2[0]で接続し、ビット線BL1[1]と金属配線M1[1]とを上層のビアV2[1]で接続すれば良い。また、アクティブ領域AA[0]及び[1]上には、積層方向から見てカラム方向の接地線VSSと金属配線M1[0]及び[1]との間に、アクティブ領域AA[0]及び[1]を跨ぐようにロウ方向に延びるワード線WLが形成されている。以上説明したレイアウトの場合、メモリセルMC[j]のセルトランジスタCTのゲート幅は、アクティブ領域AA[j]のロウ方向の幅2×Wとなる。つまり、3ビットの記憶容量を、比較例のように3つの1ビット線型メモリセルMCで確保するよりも、本実施形態のように2つの2ビット線型メモリセルMCで確保した方が、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、セルトランジスタCTのロウ方向のゲート幅を拡幅することができる。図13に示すレイアウトの場合、セルトランジスタのゲート幅は2倍に拡幅しているため、読み出し速度を2倍に改善を図ることができる。[第3の実施形態]第3の実施形態では、第2の実施形態でも説明した2ビット線型メモリセルMCの応用例について説明する。図31は、第3の実施形態に対する比較例に係る半導体記憶装置のメモリセルアレイ1と読み出し回路4の構成を示す図である。本比較例に係る半導体記憶装置は、ワード線WL[i]i=0,1及びビット線BL[j]j=0,1の交差部に設けられた1ビット線型メモリセルMC[i][j]が配列されたメモリセルアレイ1と、読み出し回路としてビット線BL[j]の端部に設けられたバッファ回路BF[j]を備える。バッファ回路BF[j]は、2つのインバータを直列接続させたシングルエンド型のセンスアンプ回路であるため、ビット線BL[j]の電圧がVdd/2程度まで低下しないと動作しない。したがって、高速な読み出し動作を実現するのは困難である。そこで、第3の実施形態では、図14に示すように、比較例の各メモリセルMC[i][j]を、ビット線BLt[j]、BLb[j]をビット線グループとする2ビット線型のメモリセルMC[i][j]に置き換える。また、本実施形態の読み出し回路4は、ビット線グループ毎にビット線BLt[j]及びBLb[j]を入力とする差動センスアンプ回路DF[j]を備える。各メモリセルMC[i][j]は、第2の実施形態とは異なり、メモリセルMCのセルトランジスタCTとビット線BLt[j]にのみ接続した状態、ビット線BLb[j]にのみ接続した状態の2つの接続状態を用いて、1ビットのデータを記憶する。これによって、メモリセルMC[i][j]を選択することで、ビット線BLt[j]とBLb[j]には、メモリセル[i][j]の接続状態に応じて電位差が現れる。そして、これらビット線BLt[j]及びBLb[j]に現れた電位差が所定の値例えば、100mV程度になると差動センスアンプDFが検知し1ビットのデータを読み出すことができる。このように、本実施形態では、読み出し回路4にシングルエンド型のセンスアンプよりも高速に動作する差動センスアンプDFを採用することで、比較例と比べて、読み出し動作の高速化を図ることができる。また、2つの1ビット線型メモリセルMCで、本実施形態のように差動センスによるデータ読み出しを実現する場合に比べ、セルトランジスタCTが半分に減るため回路面積の縮小を図ることができるばかりでなく、セルトランジスタCTのゲート幅も広くすることができるため、高速な読み出し動作を実現することができる。以上、本実施形態によれば、1ビット線型メモリセルMCとシングルエンド型センスアンプを組み合わせた比較例の場合よりも、高速な読み出し動作を実現することができる。また、1ビット線型メモリセルMCと差動型センスアンプを組み合わせるよりも、回路面積が小さく且つセルトランジスタのゲート幅が広い半導体記憶装置を実現することができる。なお、本実施形態のメモリセルMCは、図13に示す第2の実施形態のメモリセルMCのレイアウトをそのまま使うことができる。[第4の実施形態]第4の実施形態は、第1及び第2の実施形態の変形例である。第1及び第2の実施形態では、下層のビアCS1、金属配線M1、上層のビアV2によって、セルトランジスタCTのドレイン又はソースアクティブ領域AA及びビット線BLを接続したが、このうち、金属配線M1は、積層方向から見てビット線グループを跨るように形成されている。この場合、上層のビアV2の配置を変えるだけで、容易にセルトランジスタCTとビット線BLとの接続状態を変更することができる。しかし、その反面、金属配線M1の面積が広くなるため、ビット線BLとの間で大きな寄生容量が発生してしまう。そして、このビット線BLに生じた寄生容量は、読み出し動作の遅延に繋がることになる。そこで、本実施形態では、第1及び第2の実施形態のメモリセルMCを図15~図18に示すレイアウトによって形成する。図15は、第1の実施形態の変形例であり、ビット線BL0にビア接続する場合のメモリセルMCのレイアウトを示す。図15の場合、第1の実施形態とは異なり、金属配線M1 ́及び下層のビアCS1 ́を、積層方向から見て、ビット線BL1、BL2の配置領域に掛からないように、ビット線BL0の配置領域とその近傍にのみ形成している。図16は、第1の実施形態の変形例であり、ビット線BL1にビア接続する場合のメモリセルMCのレイアウトを示す。図16の場合、第1の実施形態とは異なり、金属配線M1 ́ ́及び下層のビアCS1 ́ ́を、積層方向から見て、ビット線BL0、BL2の配置領域に掛からないように、ビット線BL1の配置領域とその近傍にのみ形成している。図17は、第2の実施形態の変形例であり、ビット線BL0にビア接続する場合のメモリセルMCのレイアウトを示す。図17の場合、第2の実施形態とは異なり、金属配線M1 ́及び下層のビアCS1 ́を、積層方向から見て、ビット線BL1の配置領域に掛からないように、ビット線BL0の配置領域とその近傍にのみ形成している。図18は、第2の実施形態の変形例であり、ビット線BL1にビア接続する場合のメモリセルMCのレイアウトを示す。図18の場合、第2の実施形態とは異なり、金属配線M1 ́ ́及び下層のビアCS1 ́ ́を、積層方向から見て、ビット線BL0の配置領域に掛からないように、ビット線BL1の配置領域とその近傍にのみ形成している。以上のように、本実施形態の場合、第1及び第2の実施形態とは異なり、セルトランジスタCTと接続するビット線BLの下側にのみ金属配線M1を形成させるため、第1及び第2の実施形態よりも、金属配線M1の面積を小さくすることができる。その結果、本実施形態によれば、第1及び第2の実施形態よりも、ビット線BLの寄生容量を小さくすることができ、より高速な読み出し動作を実現することができる。なお、第3の実施形態に係るメモリセルMCも図17及び図18と同様のレイアウトで形成することによって、読み出し動作の高速化を実現することができる。[第5の実施形態]第5の実施形態は、第1の実施形態の変形例である。図19は、本実施形態に係る半導体記憶装置のメモリセルMC一つ分のレイアウトを示す図である。本実施形態のメモリセルMCは、アクティブ領域AAが、メモリセルMCのレイアウトのカラム方向の一端から他端に亘り伸びている点、カラム方向の端にロウ方向に延びるダミーゲート電極DGCが設けられている点が、図3に示す第1の実施形態に係るメモリセルMCのレイアウトと異なる。図20は、本実施形態に係るメモリセルアレイ1のレイアウトを示す図である。本実施形態に係るメモリセルアレイ1は、図20中a-a ́軸、或いは、b-b ́軸を対称軸とする図19に示すレイアウトの線対称のレイアウトをそのままカラム方向に連続して配置させた構成となっている。図21は、第1の実施形態のメモリセルアレイ1のレイアウトからビット線BL0~BL2を除いたレイアウトであり、図22は、図20に示すレイアウトからビット線BL0~BL2を除いたレイアウトである。本実施形態の場合、カラム方向に隣接するメモリセルMC間にダミーゲート電極DGCが設けられているため、図21中斜線で示すように、アクティブ領域AAをカラム方向に連続的に形成した場合でも、セルトランジスタを分離することができる。そのため、本実施形態によれば、図22中斜線で示す第1の実施形態のアクティブ領域AAのようにカラム方向で分離されている場合に比べて、STIストレスに起因するセルトランジスタ電流の劣化を抑えることができる。そのため、第1の実施形態と比べて、より大きなセルトランジスタ電流を得ることができ、マスクROMの読み出し速度を向上させることができる。なお、第2の実施形態に係るメモリセルアレイ1についても、本実施形態と同様、カラム方向に隣接するメモリセル間にロウ方向に延びるダミーゲート電極を設けることで、アクティブ領域AAをカラム方向に連続的に形成することが可能になる。その結果、本実施形態と同様、STIストレスに起因するセルトランジスタ電流の劣化を抑えることができ、読み出し速度を向上させることができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"