"半導体基板上に最上部が第1の絶縁膜からなる配線層を形成する工程と、前記半導体基板と前記配線層とを被うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜の所定の領域をエッチングし、前記配線層と前記半導体基板とを露出させる開口部を形成する工程と、前記開口部が埋め込まれるように前記開口部内と前記第2の絶縁膜上とに導電膜を形成する工程と、前記第1の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有し、かつ、前記第2の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第2の絶縁膜と前記導電膜とを前記第1の絶縁膜が露出するよう化学機械研磨CMP法で除去し、前記開口部に前記導電膜が埋め込まれたコンタクトプラグを形成する工程コンタクトプラグ形成工程とを有することを特徴とする半導体装置の製造方法。前記配線層はビット線をなし、前記開口部は隣接する前記ビット線間に配置され、前記半導体基板を露出するように形成されることを特徴とする請求項1に記載の半導体装置の製造方法。前記コンタクトプラグ形成工程において、前記第1の絶縁膜の研磨速度と前記第2の絶縁膜の研磨速度とが略同一であることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。前記コンタクトプラグ形成工程において、前記第2の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第2の絶縁膜と前記導電膜を前記第1の絶縁膜が露出するように研磨する第1の研磨工程と、前記第1の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有し、かつ、前記第2の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第1の絶縁膜と前記第2の絶縁膜と前記第1の導電膜とをさらに研磨する第2の研磨工程とを有することを特徴とする請求項1~請求項3のいずれかの請求項に記載の半導体装置の製造方法。前記コンタクトプラグ形成工程前において、前記導電膜を前記第1の絶縁膜の高さ以上、かつ前記第2の絶縁膜の高さ以下になるようにエッチバックする工程を有することを特徴とする請求項1~請求項4のいずれかの請求項に記載の半導体装置の製造方法。前記コンタクトプラグ形成工程において、研磨剤は研磨粒子、高分子化合物、無機酸のうち少なくとも1つを含むことを特徴とする請求項1~請求項5のいずれかの請求項に記載の半導体装置の製造方法。前記研磨粒子はシリカ粒子、アルミナ粒子、コロイダル粒子のうち少なくとも1つを含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記無機酸は硝酸、リン酸のいずれかを含み、pHが2~3であることを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。前記第1の絶縁膜としてシリコン窒化膜を用いることを特徴とする請求項1~請求項8のいずれかの請求項に記載の半導体装置の製造方法。前記第2の絶縁膜としてシリコン酸化膜、BPSG膜のいずれかを用いることを特徴とする請求項1~請求項9のいずれかの請求項に記載の半導体装置の製造方法。前記シリコン酸化膜としてCVD膜、SOD膜のいずれかを用いることを特徴とする請求項10に記載の半導体装置の製造方法。半導体基板上に最上部が第1の絶縁膜からなる配線層を形成する工程と、前記半導体基板と前記配線層とを被うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜の所定の領域をエッチングし、前記配線層と前記半導体基板とを露出させる開口部を形成する工程と、前記開口部が埋め込まれるように前記開口部内と前記第2の絶縁膜上とに導電膜を形成する工程と、前記導電膜を前記第1の絶縁膜の高さ以上、かつ前記第2の絶縁膜の高さ以下になるようエッチバックする工程と、前記第1の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有し、かつ、前記第2の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第2の絶縁膜と前記導電膜とを前記第1の絶縁膜が露出するようにCMP法で除去し、前記開口部に前記導電膜が埋め込まれたコンタクトプラグを形成する工程コンタクトプラグ形成工程とを有することを特徴とする半導体装置の製造方法。半導体基板上に最上部が第1の絶縁膜からなる配線層を形成する工程と、前記半導体基板と前記配線層とを被うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜の所定の領域をエッチングし、前記配線層と前記半導体基板とを露出させる第1の開口部を形成する工程と、前記第1の開口部が埋め込まれるように前記開口部内と前記第2の絶縁膜上に導電膜を形成する工程と、前記導電膜を前記第1の絶縁膜の高さ以上、かつ前記第2の絶縁膜の高さ以下になるようにエッチバックする工程と、前記導電膜上及び、前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜をエッチバックし、前記第2の絶縁膜側壁に前記第3の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクにして、前記導電膜を前記第2の絶縁膜の側壁に残すようにエッチングし、前記半導体基板を露出させて第2の開口部を形成する工程と、前記第2の開口部が埋め込まれるように前記第2の開口部内部と前記第2の絶縁膜上と前記サイドウォール上とに第4の絶縁膜を形成する工程と、前記第1の絶縁膜と、前記第2の絶縁膜と、前記第3の絶縁膜と、前記第4の絶縁膜それぞれの研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第2の絶縁膜と前記第3の絶縁膜前と前記第4の絶縁膜と前記導電膜とを前記第1の絶縁膜が露出するようCMP法で除去し、前記第1の開口部に前記導電膜が埋め込まれたコンタクトプラグを形成とする工程コンタクトプラグ形成工程とを有することを特徴とする半導体装置の製造方法。半導体装置であるトランジスタの製造において、エロージョン現象が発生し、セル部が平面部より沈み込んだ形状になると、CMP法による研磨工程後に行う配線形成工程において、リソグラフィ技術によるパターニングを行う際に、セル部と周辺回路部との間で露光光学系のレンズの焦点深度が異なってしまう。その結果、セル部領域での微細なパターン形成が困難になる問題が生じる。また、セル部の沈み込む深さはセル部領域の中央付近で大きく、セル部領域の端部で小さい。そのような状態で、コンタクトプラグとなる導電膜を個々に分離させるために、セル部領域の端部において適切な研磨量で研磨を行うと、セル部領域の中央付近では研磨量が多くなり過ぎる。その結果、半導体装置表面にビット線等の配線が露出してしまう問題が生じる。前述の特許文献1~3のいずれの文献においても、このようなCMP法による研磨工程におけるエロージョン現象の発生および解決方法については示されていない。上記の目的を達成するために、発明者らはセル部でのエロージョン現象を抑制する方法の検討を行った。鋭意検討の結果、後述の研磨条件により、セル部におけるエロージョンの発生が抑制されることを見出した。すなわち、本発明の半導体装置の製造方法は、半導体基板上に最上部が第1の絶縁膜からなる配線層を形成する工程と、前記半導体基板と前記配線層とを被うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜の所定の領域をエッチングし、前記配線層と前記半導体基板とを露出させる開口部を形成する工程と、前記開口部が埋め込まれるように前記開口部内と前記第2の絶縁膜上とに導電膜を形成する工程と、前記第1の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有し、かつ、前記第2の絶縁膜の研磨速度が前記導電膜に対する研磨速度よりも大きい選択比を有する条件で、前記第2の絶縁膜と前記導電膜とを前記第1の絶縁膜が露出するように化学機械研磨法CMP法で除去し、前記開口部に前記導電膜が埋め込まれたコンタクトプラグを形成する工程コンタクトプラグ形成工程とを有することを特徴とする。上記の方法によれば、導電膜の研磨は第1の絶縁膜と第2の絶縁膜の平面に引きずられるように行われる。また、導電膜の実パターン上の研磨速度は、第1の絶縁膜と第2の絶縁膜の研磨速度に合わせて速められる。この作用を利用し、第1の絶縁膜と第2の絶縁膜の研磨速度を制御することにより、導電膜と、第1の絶縁膜と、第2の絶縁膜が作る基板平面の高さを制御することができる。したがって、半導体装置のコンタクトプラグ形成工程において、CMP法による研磨を行う際に、コンタクトプラグが形成されるセル部でのエロージョンの発生を防止することができる。また、セル部とコンタクトプラグが形成されない周辺回路部との段差を低減し、半導体装置の基板表面を平坦化することができる。以下に、半導体装置の一例としてDRAMに本発明を適用した実施形態について、図面を参照しながら詳細に説明する。なお、各構成要素の寸法比率などが実際と同一とは限らない。第1~第3の実施形態におけるDRAM1000,2000はいずれも、図1に示すように、セル部115とその周囲の周辺回路部116とから構成される。セル部115には、単位記憶セルの集まりであるメモリセルが形成される。周辺回路部116には、各DRAMのワード線およびビット線を適宜選択する選択回路などの周辺回路が形成される。第1の実施形態本発明を適用した一実施形態であるDRAM1000の構成について説明する。図2は図1に示すDRAM1000のセル部の主要な配線構成を示している。ただし、図2には、各配線のキャップ膜、分離膜、層間膜等の絶縁膜や2次配線は示されてない。DRAM1000には、トランジスタの基本構成要素として、ワード線として機能するビット線222と、ゲート電極224と、ソース拡散層やドレイン拡散層を成す拡散層141と、キャパシタコンタクトコンタクトプラグ271と、キャパシタ314が形成されている。図2中に示すY1-Y1 ́線、X1-X1 ́線、A-A ́線に沿ったDRAM1000の断面構造はそれぞれ、図3、図4、図5に示すようになっている。ここでは、図5を参照し、DRAM1000のセル部の主要構造について説明する。図5は2つの活性領域500を含む領域の断面図である。半導体基板111上の各活性領域500の中央に、ソース拡散層141bが形成されている。ソース拡散層141bはビット線222に接続されている。ビット線222は、シリコン膜211と、シリコン膜211上に形成されるビット線タングステン膜213から成る。ビット線222の上には、ビット線キャップ膜第1の絶縁膜214が形成されている。また、ソース拡散層141bの両側には、セルトランジスタトレンチが形成されており、セルトランジスタトレンチの両外側にドレイン拡散層141cが形成されている。セルトランジスタトレンチ内には、ゲート電極224となるゲート窒化チタン膜173とゲートタングステン膜174が、ゲート絶縁膜171を介して埋め込まれている。このゲート電極224はDRAM1000のワード線として機能する。また、2つの活性領域間には素子分離ゲートトレンチが形成されている。2つの活性領域は、素子分離ゲートトレンチに埋められた絶縁膜で分離される。さらに、ドレイン拡散層141cにはプラグ状のキャパシタコンタクトコンタクトプラグ271と、キャパシタパッド第2配線304cを介して、導電膜から成る柱状のキャパシタ314に接続されている。キャパシタコンタクト271は、第1層間膜第2の絶縁膜241により分離されている。X方向に延在するゲート電極224と、Y方向に延在するキャパシタ314と、Y方向に延在するビット線222を含んで、DRAM1000のメモリセルが構成されている。DRAM1000には、メモリセルのキャパシタ314に電荷が蓄積されているか否かの切り替えによって、情報が記録されている。各メモリセルの情報はキャパシタ314に電荷が蓄積されていれば1、蓄積されていなければ0となる。DRAM1000の書き込み動作時において、メモリセルに1を書き込むには、周辺回路部からゲート電極224ワード線の電圧を上げた状態で、ビット線222の電圧を上げ、キャパシタ314を充電する。ソース拡散層141bと、ドレイン拡散層141cと、キャパシタコンタクト271とを介して、ビット線からキャパシタ314の充電、電荷の蓄積がなされ、1が書き込まれるが、既に書き込まれていれば電荷の変化はない。また0を書き込むには、ゲート電極222の電圧を上げた状態でビット線224の電圧を0にし、ソース拡散層141bと、ドレイン拡散層141cと、キャパシタコンタクト271とを介して、キャパシタ314に蓄えられた電荷を放電する。メモリセルに記憶された情報の読み出し動作においては、そのメモリセルのゲート電極224の電圧を上げた際のビット線222の瞬間的電位を検出回路で検査し、判別する。ビット線の瞬間的電位が上がれば、1、電位が変化しなければ0と判別できる。続いて、DRAM1000の製造方法について、図面を参照しながら詳細に説明する。図6A~6Gに示すように、半導体基板111表面領域に、素子分離膜112から成る素子分離領域113を形成する。半導体基板111には、P型のシリコン基板を用いることができる。また、素子分離膜にはシリコン酸化膜を用いることができる。素子分離領域113により、素子形成領域114が画定される。素子分離領域113は、平面視でX方向から傾いたA方向に延在する形状を有し、B方向に所定の間隔で繰り返し配置される。この後、メモリセルが形成される領域をセル部115、セル部115以外の主に周辺回路などが形成される領域を周辺回路部116と称する。セル部115に形成される素子分離領域113、素子形成領域114は、B方向の幅が半導体装置製造装置の最小加工寸法Fに近い大きさになるように形成される。例えば、素子分離領域113、素子形成領域114の幅は共に40nm程度であることが好ましい。また、素子分離膜112の深さは300nm程度で形成されることが好ましい。図6Gに示すように、周辺回路部116には、周辺トランジスタを形成するための素子形成領域となる半導体基板114がある。セル部115に形成される素子形成領域114をセル部素子形成領域114、周辺回路部116に形成される素子形成領域114を周辺回路部素子形成領域114と称する。次に、図7に示すように、素子形成領域114表面上にゲート絶縁膜121を形成する。ゲート絶縁膜121上に、第1シリコン膜122を形成する。この第1シリコン膜122がDRAM1000のゲート線の主要部として機能する。図8A~8Cに示すように、周辺回路部116において、周辺回路部素子形成領域114を覆い、セル部素子形成領域114を開口する第1マスク131を第1シリコン膜122上に形成する。第1マスク131は、周辺トランジスタのゲート電極が形成される領域に形成される。第1マスク131を用いて、第1シリコン膜122をエッチングし、セル部素子形成領域114の半導体基板111上を露出させる。この処理により、周辺回路部116の領域内のうち、第1マスク131で被われた領域に第1シリコン膜122、ゲート絶縁膜121から成るパターンが形成される。次に、図9Aに示すように、第1マスク131を用いて、セル部素子形成領域114の半導体基板111表面領域に不純物を導入して、セルトランジスタの拡散層141を形成する。不純物には、リンを用いることができる。また、不純物の導入は、イオン注入法によりエネルギー30KeV、ドーズ量2×1013atoms/cm2程度で行われることが好ましい。この工程により、図9Bに示す構造が形成される。次に、図10A,10Bに示すように、第1マスク131を除去し、半導体基板111上にマスク絶縁膜151を形成する。マスク絶縁膜151の材料には、シリコン酸化膜を用いることができる。また、マスク絶縁膜151の膜厚は50nm程度であることが好ましい。次に、図11A,11Bに示すように、セル部115にゲートトレンチを形成するための第2マスク161を形成する。第2マスク161には、ゲートトレンチ形成部が開口される。その開口部を第2マスク開口部162と称する。第2マスク開口部162のパターンは、X方向に最小加工寸法F例えば、40nmの開口幅を有していることが好ましい。また、図11Aに示すように、第2マスク開口部162のパターンはY方向に延在し、X方向に80nm最小加工寸法Fの2倍程度のピッチで配列されることが好ましい。本実施形態の半導体装置製造方法における第2マスク161は、最小加工寸法Fの大きさの幅、間隔を持つラインアンドスペースパターンで形成されるものとする。続いて、第2マスク161を用いて、マスク絶縁膜151をエッチングする。セル部素子形成領域114における半導体基板111と、素子分離領域113における素子分離膜112が露出される。次いで、露出した半導体基板111、素子分離膜112をエッチングし、ゲートトレンチ163を形成する。ゲートトレンチ163は、Y方向に延在する溝状に形成される。また、ゲートトレンチ163のうち、半導体基板111に形成された部分と、素子分離膜112に形成された部分は、互いに略同じ深さになるように形成される。この深さは半導体基板111主表面から凡そ200nmであることが好ましい。図11Aに示すように、A方向に延在して形成されたセル部素子形成領域114の半導体基板111は、ゲートトレンチによりX方向に分断され、平面視では平行四辺形状になり、基板垂直方向に起立されたピラー状の半導体に分割される。この分割された半導体部分を半導体ピラー164と称する。同様に、A方向に延在して形成された素子分離領域113は、ゲートトレンチ163によりX方向に分断されて、平面視で平行四辺形状になり、基板垂直方向に起立されたピラー状の絶縁膜に分割される。この分割された絶縁膜を絶縁体ピラー165と称する。半導体ピラー164と絶縁体ピラー165はY方向に交互に、かつ列状に並んで形成されている。半導体ピラー164の上部には、拡散層141が形成されている。拡散層141は、後述のように、配置によりソース拡散層またはドレイン拡散層のいずれかとして機能する。セル部素子形成領域114上には、ゲートトレンチ163と、拡散層141が交互に配置される。ここで、セル部素子形成領域114aに注目し、DRAM1000の活性領域167について説明する。図11Aでは、A方向に隣接する2つの活性領域167が示されている。各活性領域の中央にソース拡散層141bが配置される。ソース拡散層141bの両側にセルトランジスタのゲート線の材料を埋め込むためのゲートトレンチ163が形成される。このゲートトレンチ163をセルトランジスタトレンチ166tと称する。セルトランジスタトレンチ166tの両外側に、キャパシタが接続されるドレイン拡散層141cが配置される。このように活性領域は、1つのソース拡散層、2つのセルトランジスタトレンチ、2つのドレイン拡散層により構成される。また、活性領域はセル部素子形成領域114a上に複数並設される。隣接する活性領域間には、図11Bに示すように、ゲートトレンチ163が形成され、このゲートトレンチ163は隣接する活性領域間を分離する素子分離領域として機能する。このゲートトレンチ163を素子分離ゲートトレンチ166iと称する。X方向に並設されたゲートトレンチ163は、セルトランジスタトレンチまたは素子分離ゲートトレンチとして機能する。また、セル部素子形成領域114a上では、図11Aの紙面左または右から、セルトランジスタトレンチ、セルトランジスタトレンチ、素子分離ゲートトレンチ、セルトランジスタトレンチ、セルトランジスタトレンチ、素子分離ゲートトレンチ...の順に配置される。また、X方向に並設された拡散層141は、ソース拡散層またはドレイン拡散層として機能する。セル部素子形成領域114a上では、図11Aの紙面左または右から、ドレイン拡散層、ソース拡散層、ドレイン拡散層、ドレイン拡散層、ソース拡散層、ドレイン拡散層、...の順に配置される。なお、図11Aには、上面に第1レジストマスク161が形成された状態が示されている。第1レジストマスク161の下の半導体ピラー164上に、ソース拡散層141bおよびドレイン拡散層141cが形成されている。次に、第2マスク161を除去し、ゲートトレンチ163内に露出した半導体基板111表面に、ゲート絶縁膜171を形成する。ゲート絶縁膜171には、シリコン酸化膜や、その他にはシリコン窒化膜や高誘電率膜等を用いることができる。また、ゲート絶縁膜171は熱酸化法により、5nm程度の厚みで形成されることが好ましく、形成方法は熱酸化法に限定されず、CVDChemicalVaporDeposition法や、ALDAtomicLayerDeposition法等を用いてもよい。続いて、ゲート電極膜172を成膜する。ゲート電極膜172は、図12に示すように2種類の膜173,174から成る積層膜である。2種類の膜173,174には、窒化チタンとタングステンをそれぞれ用いることができる。本実施形態の半導体装置製造方法においては、窒化チタン膜をゲート窒化チタン膜173、タングステン膜をゲートタングステン膜174と称する。ゲート窒化チタン膜173およびゲートタングステン膜174の膜厚は、それぞれ5nm、60nm程度であることが好ましい。なお、ゲート電極膜172の材料は、窒化チタン、タングステンに限定されず、ドープトシリコン膜や、その他の高融点金属膜、またこれらの積層膜などでもよい。次に、ゲート電極膜172のエッチバックを行い、図13に示すように、ゲートトレンチ163内に埋め込みゲート電極181を形成する。このエッチバックは、ゲートタングステン膜174上面およびゲート窒化チタン膜173上面の位置が、リセスするように行う。埋め込みゲート181上に形成された空間をリセス部182と称する。なお、埋め込みゲート電極181のゲートトレンチ163底部からの高さは、100nm程度であることが好ましい。次に、図14A~14Fに示すように、リセス部182内にゲートキャップ層191を埋め込み、マスク絶縁膜151上を覆うように、埋め込みゲートキャップ膜を形成する。埋め込みゲートギャップ膜の膜厚は約50nmであることが好ましい。次に、図15A~15Dに示すように、セル部115のソース拡散層141b上を開口する。同時に、周辺回路部116に形成された第1シリコン膜122上を開口する第3マスク201を形成する。セル部115においては、第3マスク201の開口部はY方向に延在する細長状のパターンを有する。第3マスク201の開口部パターンのX方向の開口幅が60nm程度になることが好ましい。DRAM1000の製造においては、Y方向に並んで形成されるソース拡散層141b上を1つの開口部で開口することとする。続いて、第3マスク201を用いてマスク絶縁膜151のエッチングを行う。このエッチングにより、セル部115ではソース拡散層141b上面および素子分離膜112の上面が露出し、周辺回路部116では第1シリコン膜122上面が露出する。図15B,15Cに示すように、セル部115のソース拡散層141b上面が開口されることにより形成された開口部を、ビット線コンタクト開口部203と称する。マスク絶縁膜151のエッチングは、ゲートキャップ層シリコン窒化膜191と素子分離膜シリコン酸化膜112のエッチング速度が概ね同じ速度になるような条件で行う。そして、マスク絶縁膜151をエッチングするとともに、図15Cに示すように、第3マスク開口部202に露出された埋め込みキャップ層191をエッチング除去し、第3マスク開口部202の底面とソース拡散層141b上面が概ね同じ高さになるようにする。次に、第3マスク201を除去し、その上に、図16A~16Cに示すビット線材料を成膜する。このビット線材料には、ドープトシリコン膜、窒化タングステン膜、タングステン膜を用いることができ、それぞれの膜厚が40nm,10nm,50nm程度になるように形成されることが好ましい。また、これらの3つの膜の合計膜厚は100nm程度に形成されることが好ましい。本実施形態の半導体装置製造方法では、ビット線材料を構成する膜を、それぞれ第2シリコン膜211、ビット線窒化タングステン膜212、ビット線タングステン膜213とする。続いて、ビット線材料の上に、ビット線のキャップ膜第1の絶縁膜としてビット線キャップ膜214を形成する。ビット線キャップ膜214の材料には、キャパシタコンタクトの形成工程において、第1層間膜第2の絶縁膜に対し、エッチング速度が遅い膜を用いることができる。そのような膜としては、シリコン窒化膜が挙げられる。また、ビット線キャップ膜214の膜厚は凡そ200nmであることが好ましい。セル部115では、ビット線コンタクト開口部203で露出したソース拡散層141bに、第2シリコン膜211が電気的に接続される。したがって、コンタクト開口部203をビット線コンタクト215と称する。次に、図17A~17Dに示すように、セル部115に形成されるビット線のパターンと、周辺回路部116に形成される周辺配線およびゲート電極のパターンを有する第4マスク221を形成する。セル部115における、第4マスク221のビット線パターンは、図17Aに示すように、Y方向に一定の幅を有すると共に、X方向に延在する細長いパターンを有し、ビット線コンタクト開口部203上を通るように配置される。Y方向の幅は50nm程度であることが好ましい。このビット線パターンをビット線第4マスク221bと称する。ビット線第4マスク221bは、Y方向に複数並設されて形成される。また、図17Aに示すように、第4マスク221は周辺回路部116において、周辺配線を形成するための周辺配線第4マスク221w、およびゲート電極を形成するためのゲート第4マスク221gのパターンを形成する。ここで、周辺配線は、第1シリコン膜211が形成されていない部分に形成される配線を指す。周辺配線第4マスク221w、ゲート第4マスク221gのY方向の幅は、ビット線第4マスク221bに比べて概ね太い。続いて、第4マスク221を用い、ビット線キャップ膜214、ビット線タングステン膜213、ビット線窒化タングステン膜212、第2リシリコン膜211、第1シリコン膜122の順にエッチングを行う。セル部115には、図17Dに示すように、上から順にビット線キャップ膜214、ビット線タングステン膜213、ビット線窒化タングステン膜212、第2リシリコン膜211から成るビット線222が形成される。ビット線222の高さは300nm程度であることが好ましい。一方、周辺回路部116の第1シリコン膜122が形成されていない部分には、上から順にビット線キャップ膜214、ビット線タングステン膜213、ビット線窒化タングステン膜212、第2シリコン膜211から成る周辺配線223が形成される。周辺配線223は、ビット線222と同様の膜構成になっており、周辺回路部116における配線として機能する。周辺回路部116のトランジスタ形成領域には、ビット線キャップ膜214と、ビット線タングステン膜213と、第2リシリコン膜211と、第1シリコン膜122から成る周辺回路用ゲート電極224が形成される。次に、第4マスク221を除去する。図18A~18Dに示すように、周辺回路部116において、素子形成領域112上が開口された、N型の拡散層形成のためのマスクを形成する。続いて、ゲート電極224に対して自己整合的に不純物を半導体基板111に導入し、N型のLDD拡散層231を形成する。N型拡散層形成のための不純物には、リン等を用いることができる。なお、本実施形態の図18Dの周辺回路部116には、一例としてNMOSトランジスタが形成されている。第4マスク221を除去した後、上述と同様に素子形成領域112上が開口された、P型の拡散層形成のためのマスクを形成し、ゲート電極224に対して自己整合的に不純物を導入し、P型のLDD拡散層を形成する。P型拡散層形成のための不純物には、硼素等を用いることができる。P型拡散層形成後には、マスクを除去する。なお、図18A~18DにはこのP型のLDD拡散層は示していない。続いて、図18A~18Dに示すように、ビット線222、周辺配線223、ゲート電極224の側面、上面を覆い、基板上を覆う第1サイドウォール膜材料を形成する。膜厚は、ビット線222間が埋まらない厚みであることが好ましく、例えば10nm程度であることが好ましい。第1サイドウォール材料には、キャパシタコンタクトのエッチングにおいて、第1層間膜に対してエッチング速度が遅い膜を用いることができる。このような材料としては、ビット線キャップ膜214と同じ材料を用いることが好ましい。本実施形態の半導体装置製造方法では、シリコン窒化膜を用いることとして説明する。第1サイドウォール膜材料をエッチバックして、ビット線222、周辺配線223、ゲート電極224の、各壁面に約10nmの厚みの第1サイドウォール膜232を形成する。周辺回路部116において、素子形成領域112上が開口された、N型の拡散層形成のためのマスクを形成する。続いて、ゲート電極224に対して自己整合的に不純物を半導体基板111に導入し、N型拡散層233を形成する。なお、本実施形態の図18Dの周辺回路部116には、一例としてNMOSトランジスタが形成されている。前記マスクを除去した後、同様に素子形成領域112上が開口された、P型の拡散層形成のためのマスクを形成し、ゲート電極224に対して自己整合的に不純物を導入し、P型拡散層を形成する。P型拡散層形成のための不純物には、硼素等を用いることができる。P型拡散層形成後には、マスクを除去する。なお、図18A~18DにはこのP型拡散層は示していない。次に、図19A~19Cに示すように、ビット線222、周辺配線223、ゲート電極224の上に、これら配線間を埋め込むように、第1層間膜241を形成する。第1層間膜241の材料には、埋め込み性が優れ、キャパシタコンタクト形成のためのエッチング工程においてビット線キャップ膜214、第1サイドウォール232の材料に比べて、エッチング速度が速い膜を用いることができる。また、DRAMの特性上、ビット線222間の配線容量を低減させる観点から、誘電率は小さいものが好ましい。そのような材料として、シリコン酸化膜、BPSGBoronPhosphorusSiliconGlass膜等を用いることができる。シリコン酸化膜としては、CVD膜、SODSpin-onDielectric膜等を用いることができる。DRAM1000においては、第1層間膜241の材料として、SOD膜を用いることとする。SOD膜は特に平坦性に優れており、セル部115から周辺回路部116にかけてグローバルに平坦な表面を形成させることができる。第1層間膜241の膜厚は平面部で700nm程度、ビット線キャップ膜214上で400nm程度に形成されることが好ましい。続いて、CMP法により第1層間膜241に対して研磨除去を行い、セル部115から周辺回路部116にかけてグローバルに平坦化された第1層間膜241を形成する。膜厚は、平面部で凡そ400nm、ビット線キャップ膜214上で略100nmに形成されることが好ましい。なお、第1層間膜241の形成においては、第1層間膜をビット線キャップ膜214上が露出するまで研磨除去し、その後、膜厚100nm程度の絶縁膜を成膜してもよい。次に、図20A~20Dに示すように、セル部115において、キャパシタコンタクト開口部を形成するための第5マスク251を形成する。第5マスク251は第1層間膜241を貫き、ドレイン拡散層141cが開口される。この開口部を第5マスク開口部252と称する。第5マスク開口部252のパターンは、Y方向にビット線を跨いで設けられた複数のドレイン拡散層141cを1つの開口部で開口するように形成され、Y方向に延在した細長矩形状を有する。各第5マスク開口部252は、Y方向に並ぶドレイン拡散層141cの列に対応した位置に形成され、X方向に複数並設される。続いて、図20Bに示すように、第5マスク251を用いて第1層間膜241に対してエッチングを行い、基板上に形成されたマスク絶縁膜151を露出させるように開口部253を形成する。以降では、このエッチング工程をキャパシタコンタクトエッチングと称する。キャパシタコンタクトエッチングは、ビット線キャップ膜214、第1サイドウォール膜232に対して選択比がとれる条件を用いて行い、これらの膜が残存するように行う。隣接する第5マスク開口部252間には、第5マスク251の下に、Y方向に延在する柱状体の第1層間膜241が残存する。この柱状体を、ピラー状第1層間膜241aと称する。ピラー状第1層間膜241aには、隣接するドレイン拡散層141c間の上に形成されるピラー状第1層間膜241aと、ビット線コンタクト215上に形成されるピラー状第1層間膜241aの2種類があり、いずれも図20Aに示すように、ビット線222の上を跨ぎ、Y方向に延在して形成される。ピラー状第1層間膜241aの高さは、マスク絶縁膜151上で約400nm、ビット線キャップ膜214上で約100nmであることが好ましい。次に、図21A~21Dに示すように第5マスク251を除去する。開口部253内と、ビット線224上と、第1層間膜241上とを被うように、第2サイドウォール膜材料を形成する。第2サイドウォール膜材料の材料としてはシリコン窒化膜を用いることができ、膜厚は5nm程度であることが好ましい。続いて、第2サイドウォール膜材料をエッチバックし、開口部253の側壁に第2サイドウォール膜261を形成する。同時に、底部のマスク絶縁膜151を除去して、ドレイン拡散層141c上面を露出させる。なお、このドレイン拡散層141c上を露出させる工程は、図15A~15Dに示す工程のキャパシタコンタクトエッチングの開口部253の形成工程において行ってもよい。その際には、図21A~21Dに示す工程の第2サイドウォール膜261は、第1層間膜241と、マスク絶縁膜151に開口された開口部253の側壁を被うように形成される。この工程を経て、図21Aに示すキャパシタコンタクト開口部262が形成される。キャパシタコンタクト開口部262は、X方向にはピラー状第1層間膜241aで挟まれ、Y方向には隣接するビット線224で挟まれ、底部にはドレイン拡散層141cが露出された状態になる。キャパシタコンタクト開口部262の側壁には、第2サイドウォール膜261が形成されている。第2サイドウォール膜261は、次のコンタクト導電膜271を形成する工程の洗浄処理において、第1層間膜241の側面がエッチングされて膜減りするのを防止するために形成される。なお、この膜減りの問題が生じない場合には、第2サイドウォール膜261は形成しなくてもよい。次に、図22A~22Cに示すように、キャパシタコンタクト開口部262内を埋め込み、第1層間膜241上を被うようにコンタクト導電膜271を形成する。コンタクト導電膜271の材料には、リンドープトシリコン膜を用いることができ、膜厚は200nm程度であることが好ましい。コンタクト導電膜271は、底部でドレイン拡散層141cと接続される。次に、コンタクト導電膜271に対してエッチバックを行い、第1層間膜241上のコンタクト導電膜271を除去し、図23Bに示すようにキャパシタコンタクト開口部262内にコンタクト導電膜281を形成する。コンタクト導電膜281は、高さがビット線キャップ膜214の上面の高さ以上、第1層間膜241の上面の高さ以下となるように形成される。なお、コンタクト導電膜271上面の位置は、ビット線キャップ膜214の上面から約50nm高い位置かつ、第1層間膜241の上面から約50nm低い位置になるように形成されることが好ましい。このエッチバックを行うことにより、次に行うコンタクト導電膜281に対する研磨において、コンタクト導電膜281の研磨量を減らすことができ、コンタクト導電膜281への負担を軽減することができる。コンタクト導電膜281は、図23Aに示すように、平面視では第2マスク開口部252のパターンの部分に埋め込まれた状態で形成され、Y方向に延在した細長矩形状を有する。コンタクト導電膜281は、X方向において高密度に並設され、セル部115に形成される。コンタクト導電膜281は、Y方向にビット線224を隔てて並設される複数のドレイン拡散層141cを互いに繋いでいる。すなわち、異なるドレイン拡散層141c同士が、コンタクト導電膜281を介して互いに短絡した状態で形成されている。次に、コンタクト導電膜281に対してCMP法による研磨除去を行い、図24Aに示すように、Y方向に延在したコンタクト導電膜281をビット線キャップ膜214の上面で複数の領域に分離する。続いて、ドレイン拡散層141c毎に分離されたコンタクト導電膜を形成する。この分離されたコンタクト導電膜はキャパシタコンタクトとなる。この研磨工程を、コンタクトプラグ形成工程と称する。ここで、コンタクトプラグ形成工程について、詳しく説明する。露出しているコンタクト導電膜281を削り込み、コンタクト導電膜281の下に形成されていたビット線キャップ膜214上面を露出させる。この際、第1層間膜241に対しても研磨を行い、ビット線キャップ膜214上まで削り込むことが好ましい。これは、キャパシタコンタクト開口部262の第1層間膜241の側壁にコンタクト導電膜281が残ってしまうと、コンタクト導電膜281がビット線キャップ膜214を跨いで短絡する虞があるためである。ビット線キャップ膜214が露出した後に、ビット線キャップ膜214を削り込むようにオーバー研磨を行う。オーバー研磨は、コンタクト導電膜281がビット線キャップ膜214により確実に分離され、短絡せずに形成されるように行うものである。上述のように、本実施形態の半導体装置製造におけるCMP法による研磨は、コンタクト導電膜281と、第1層間膜241との表面を全体的に下げてビット線キャップ膜214を露出させる主研磨と、さらにビット線キャップ膜214に対して削り込みを行うオーバー研磨とから成る。コンタクトプラグ形成工程を行うことにより、Y方向に延在して形成されたコンタクト導電膜281から、図24Bに示すように、ビット線キャップ膜214により分離されたコンタクト導電膜291が形成される。ドレイン拡散層141c毎に、分離されたそれぞれのコンタクト導電膜291の1つが接続される。コンタクト導電膜291はドレイン拡散層141cを引き出すためのキャパシタコンタクトとして機能する。本実施形態の半導体装置製造方法においては、図20A~20Dに示すように、Y方向に並ぶ複数のドレイン拡散層141cを1つのレジスト開口部で開口する。Y方向に長く延在する細長矩形状のパターンが形成される。このパターンの開口幅は最小加工寸法値Fと同程度になっていることが好ましい。このレジストマスクを用いて、エッチングにより層間膜に開口部を形成し、この開口部にコンタクト導電膜を埋め込み、このコンタクト導電膜をビット線キャップ膜214上までCMP法で削り込むことにより、キャパシタコンタクトを形成する。このキャパシタコンタクト形成方法では、レジスト開口部の開口面積を大きくすることができる。そして、ホールを用いて形成する従来のキャパシタコンタクト形成方法に比べて、リソグラフィ技術を用いたレジストマスク形成における露光解像マージンを拡大でき、歩留まりを高めることができる。コンタクトプラグ形成工程における被研磨膜は、主研磨ではコンタクト導電膜281と第1層間膜241との2種類の膜であり、オーバー研磨ではコンタクト導電膜281と、第1層間膜241と、ビット線キャップ膜214との3種類の膜である。ここで、第2サイドウォール膜261は、他の膜と比較して非常に薄い膜であり、容易に研磨することができるので、コンタクトプラグ形成工程では考慮しないことにする。主研磨の被研磨膜としては、リンドープトシリコンから成るシリコン膜と、シリコン酸化膜等を用いることができる。また、オーバー研磨の被研磨膜の材料としては、前記の2種類の膜にシリコン窒化膜を加えた、シリコン膜、シリコン酸化膜、シリコン窒化膜等の3種類の材料を用いることができる。ビット線キャップ膜214によりY方向に分離されたコンタクト導電膜291を形成するため、コンタクトプラグ形成工程は、コンタクト導電膜281のうち、ビット線キャップ膜214上に存在する不要な部分を完全に除去し、ビット線キャップ膜214を露出させるように行う。また、本実施形態の半導体装置製造方法においては、セル部でのエロージョン現象発生を防止するために、第1層間膜241およびビット線キャップ膜214の研磨速度がコンタクト導電膜281の研磨速度よりも速い条件で研磨を行う。そして、第1層間膜241とビット線キャップ膜214との研磨速度の比は、同程度であることが好ましい。第1層間膜241、ビット線キャップ膜214、コンタクト導電膜281をそれぞれ、シリコン酸化膜、シリコン窒化膜、シリコン膜で形成する場合は、シリコン酸化膜の研磨速度と、シリコン窒化膜の研磨速度と、シリコン膜の研磨速度との比が1~0.6:1~0.6:0.4~1:0.05になることが好ましい。なお、これら研磨速度はベタ膜での研磨速度である。次いで、本実施形態の半導体装置製造方法のコンタクトプラグ形成工程における研磨について詳細に説明する。まず、主研磨として、第1層間膜241、コンタクト導電膜281をビット線キャップ膜214上面が露出する高さまで研磨する。第1層間膜241の研磨速度が、コンタクト導電膜281の研磨速度よりも大きい条件で研磨を行うため、コンタクト導電膜281よりも、コンタクト導電膜281の周りに形成された第1層間膜241の研磨除去が先に進む。このコンタクト導電膜281は、平面視では幅が最小加工寸法F~2F程度と微細なパターン形状を有している。そのため、機械的研磨の作用がコンタクト導電膜281の凸部に大きく働き、コンタクト導電膜281が容易に削られる。また、コンタクト導電膜281は第1層間膜241が作る平面に揃うように研磨除去される。すなわち、コンタクト導電膜281の実パターン上の研磨速度は平面部での研磨速度に比べて速くなる。その結果、基板表面はほぼ平坦な面が形成されて研磨が進む。したがって、セル部115でのエロージョン現象の発生は抑制される。上述の研磨を進めると、ビット線キャップ膜214が露出され、ドレイン拡散層141c毎に分離されたプラグ状のコンタクト導電膜291が形成される。さらに、ビット線キャップ膜214の上部を削り込むようにオーバー研磨を行う。オーバー研磨は、ビット線キャップ膜214、第1層間膜241の研磨速度がコンタクト導電膜291の研磨速度よりも速い条件、すなわち、コンタクト導電膜291に比べて、周りの膜が研磨され易くなる条件で行う。このオーバー研磨においても、主研磨と同様のメカニズムで研磨が進行する。すなわち、プラグ状のコンタクト導電膜291に比べて、その周りに形成された第1層間膜241、ビット線キャップ膜214の研磨除去が優先して進み、コンタクト導電膜291には凸形状になる作用が働く。コンタクト導電膜291の大きさは、平面視で幅が最小加工寸法F~2F程度と微細なパターン形状を有している。そのため、機械的研磨の作用が凸形状部分に働くことにより容易に削られる。コンタクト導電膜291は第1層間膜241、ビット線キャップ膜214が作る平面の高さに揃うように研磨除去される。したがって、コンタクト導電膜291の実パターン上の研磨速度は平面部での研磨速度に比べて速くなる。セル部115での、エロージョン現象の発生は抑制される。この結果、研磨対象の基板表面が平坦化されて研磨が進む。なお、ビット線キャップ膜214と第1層間膜241との段差が生じないようにするため、ビット線キャップ膜214の研磨速度と第1層間膜241の研磨速度は略同等にすることが好ましい。また、主研磨における被研磨膜がシリコン膜とシリコン酸化膜であり、コンタクトプラグ形成工程を主研磨とオーバー研磨に分けて行う場合は、主研磨でシリコン窒化膜に対する選択比は考慮しなくてもよい。ただし、主研磨の終点は半導体装置の基板面内でばらつき易くなり、主研磨を半導体装置の基板面内で均一に静止することは難しいため、主研磨とオーバー研磨を同一条件で行うことが好ましい。さらに、主研磨とオーバー研磨を同一条件で行うことにより、研磨条件を途中で変更するための時間損失を省略でき、スループットが向上する。この研磨方法では、研磨条件の管理が少なくて済み、半導体装置の生産性を高めることができる。主研磨においては、基板平面の高さがビット線キャップ膜214と第1層間膜241の研磨速度に依存して決まる。コンタクト導電膜291の研磨は、ビット線キャップ膜214と第1層間膜241の平面に引きずられるように行われる。コンタクト導電膜291の実パターン上の研磨速度は、第1層間膜241、ビット線キャップ膜214の研磨速度に合わせられるように速められる。ベタ膜上でのコンタクト導電膜291の研磨速度は、第1層間膜241、ビット線キャップ膜214の研磨速度に比べて遅い研磨速度となるように設定されればよい。すなわち、ビット線キャップ膜214と第1層間膜241の研磨を制御することにより、コンタクト導電膜291、ビット線キャップ膜214、第1層間膜241が作る基板平面の高さを制御することができる。なお、コンタクト導電膜291にはシリコン膜、配線上キャップ膜にシリコン窒化膜、層間膜にシリコン酸化膜を用いることができるが、3種類の膜の材料はこれらに限定されない。各膜には、研磨速度が同程度となる複数の種類の材料を用いてもよい。上記の条件で3種類の膜を形成する際の研磨工程において、ビット線キャップ膜214、第1層間膜241の研磨速度がコンタクト導電膜291の研磨速度よりも速い条件となる研磨剤としては、研磨粒子、高分子系化合物、無機酸を含んで構成されるものを用いることが好ましい。このような研磨剤を用いることにより、シリコン酸化膜の研磨速度と、シリコン窒化膜の研磨速度と、シリコン膜の研磨速度との比が1~0.6:0.4~1:0.05となり、適切な選択比の条件になる。研磨粒子としては、機械的研磨作用が比較的強い、シリカ粒子、アルミナ粒子等を用いることができる。そのような研磨粒子の中でも、シリカ粒子の1つであるコロイダルシリカ粒子は、スクラッチを発生させずにコンタクトプラグを形成できる点でより好ましい。本実施形態におけるキャパシタコンタクト形成工程では、コロイダルシリカ粒子を用いることとする。これらの研磨粒子を含む研磨剤は、通常、シリコン酸化膜に対して大きな研磨速度を有すると共に、シリコン膜の研磨速度も同程度あるいはそれ以上に大きい。本実施形態におけるキャパシタコンタクト形成工程では、シリコン膜の研磨速度を小さくするため、コロイダルシリカ粒子に加え、高分子系化合物を含んで構成される研磨材を使用することとする。高分子系化合物は、シリコン膜上を選択的に被膜し、表面状態を疎水性から親水性にすることから、シリコン酸化膜に対するシリコン膜の研磨速度を抑制する働きを持つと考えられる。また、本実施形態で用いている被研磨膜のシリコン窒化膜は、相対的に硬い膜である。一般的なスラリーでは、シリコン窒化膜の研磨速度はシリコン酸化膜、シリコン膜の研磨速度に比べると遅い。シリコン窒化膜の研磨速度を、シリコン酸化膜と同程度に大きくするため、スラリーに無機酸を導入することが好ましい。無機酸としては、硝酸、燐酸等を用いることができる。さらに、研磨材の凝集を抑えて分散性を高めるため、添加剤を加えることにより研磨剤の凝集の進行を調整することができる。研磨材のpHは2~3に調整されることが好ましい。本発明のコンタクトプラグ形成工程においては、ビット線キャップ膜214の高さの途中の位置で研磨を止めるように制御して、研磨を進める。このようにするためには、ストッパ膜を用いずに、被研磨膜の研磨を静止させる必要がある。本発明によれば、セル部115および周辺回路部116をグローバルに平坦化することができるため、被研磨膜の研磨速度を制御し易い。なお、研磨速度の制御性を向上させるため、光学式膜厚モニターにより、被研磨膜層間膜の膜厚をリアルタイムでモニターしながら、所定の高さまで研磨を行うことが好ましい。本発明によれば、コンタクトプラグ形成工程の主研磨およびオーバー研磨を1つのスラリーで行うことができる。そのため、主研磨とオーバー研磨で別のスラリーを分ける多段階の研磨を行う必要はない。したがって、半導体装置製造の生産性を高めることができる。コンタクトプラグ形成工程の研磨完了後、周辺回路部116の素子形成領域114上を開口する周辺コンタクト開口部を形成する。周辺コンタクト開口部内にコンタクトプラグ材を成膜した後、コンタクトプラグ材を周辺コンタクト開口部に埋め込む。これにより、周辺コンタクトプラグ301が形成される。このコンタクトプラグ材としては、チタン膜、窒化チタン膜、タングステン膜の積層膜を用いることができる。次に、図25A~25Dに示すように、基板上に第2配線を構成する材料膜として、第2配線下敷膜302、第2配線主配線膜303を順次形成する。第2配線下敷膜302には窒化チタン膜、第2配線主配線膜303にはタングステン膜を用いることができる。続いて、リソグラフィ技術により、セル部115のコンタクト導電膜291に接続されるキャパシタパッド第2配線のレジストマスクと、周辺回路部116の周辺コンタクトプラグ311に接続される周辺第2配線のレジストマスクを形成する。さらに、ドライエッチング技術により、レジストマスクをマスクとして、第2配線下敷膜302、第2配線主配線膜303のエッチングを行い、第2配線304を形成する。セル部115のコンタクト導電膜291に接続される第2配線304をキャパシタパッド第2配線304c、周辺回路部116の周辺コンタクトプラグ311に接続される第2配線304を周辺第2配線304pとする。キャパシタパッド第2配線304cは、その上に形成されるキャパシタ下部電極を形成するためのパッドとして機能する。上述のように、本実施形態のコンタクトプラグ形成工程では、セル部115から周辺回路部116にかけてグローバルに平坦化される。そのため、第2配線304を形成する際のリソグラフィ技術を用いたレジストパターン形成において、セル部115と周辺回路部116で焦点深度が異なる等の問題の発生を防げる。したがって、大きな露光マージンが確保でき、歩留まり良くレジストパターンを形成することができる。次に、基板最上部にシリコン酸化膜を形成する。このシリコン酸化膜をキャパシタ層間膜311と称する。シリコン酸化膜の膜厚は1.5μm程度であることが好ましい。続いて、キャパシタ層間膜311を貫き、キャパシタパッド第2配線304c上面を開口するキャパシタ電極開口部を形成する。その後、キャパシタ電極開口部の側面から底面を覆うようにキャパシタ下部電極312を形成する。さらに、キャパシタ下部電極312上にキャパシタ絶縁膜313を形成し、キャパシタ絶縁膜313上にキャパシタ上部電極膜を形成する。その後、キャパシタ上部電極膜のパターニングを行い、キャパシタ上部電極314を形成する。キャパシタ上部電極314上に上部層間膜315を形成した後に、周辺回路部116の周辺第2配線304p上面と接続する第2周辺コンタクト開口部を形成する。第2周辺コンタクト開口部内に、第2周辺コンタクト材を成膜した後、CMP法を用いて、層間膜上の不要な第2周辺コンタクト材を除去する。続けて、第2周辺コンタクト開口部に第2周辺コンタクト材が埋め込まれて形成された第2周辺コンタクトプラグを形成する。その後、第3配線318を形成する。第3配線318は第2周辺コンタクトプラグと接続され、上部配線バリア層316と上部配線主配線層317から構成される。この後、層間膜、コンタクト、配線、保護膜が形成され、DRAM1000が完成する。第2の実施形態続いて、本発明の第2の実施形態のDRAMについて説明する。なお、本実施形態の半導体装置製造方法により製造されるDRAMは、図3~5に示すDRAM1000と同一の構造を備えている。また、本実施形態の半導体装置製造方法を説明する図22に示す構成要素において、図1~21に示す構成要素と同一の構成要素には、図1~21と同一の符号を付して、その説明を省略する。第1の実施形態の半導体装置製造方法において、図19A~19Cに示す研磨工程でのコンタクト導電膜291の研磨を行う際に、コンタクト導電膜291に対する研磨速度が比較的遅い条件を用いた。厚いコンタクト導電膜の研磨除去を行うと、半導体装置の生産性を損なう可能性があるため、予めエッチバックを行うことにより、コンタクト導電膜291の厚さを薄くした。本実施形態の半導体装置製造方法においては、このようなエッチバックを行わずにセル部と周辺回路部とを平坦化する研磨方法を示す。本実施形態の半導体装置製造方法では、第1実施形態の半導体装置製造方法におけるコンタクト導電膜271を成膜する工程図17A~17Dの製造工程までは同様の工程を行う。CMP法による研磨工程を行う前は、基板全面にコンタクト導電膜271が形成されている。このコンタクト導電膜271に対して、第1層間膜214上面が露出するまで研磨を行う。次いで、図26A~26Cに示すように、キャパシタコンタクト開口部262内にコンタクト導電膜271を埋め込み、コンタクト導電膜321を形成する。この研磨をコンタクト導電膜除去研磨と称する。コンタクト導電膜除去研磨においては、第1実施形態の半導体装置製造方法で用いたスラリーを用いてもよい。また、研磨時間を速めるために、コンタクト導電膜271の研磨速度に対して、第1層間膜の研磨速度を大きくしてもよい。次に、第1実施形態の製造方法と同様のコンタクトプラグ形成工程の主研磨とオーバー研磨を行う。図25A~25Dに示す製造工程以降は第1実施形態の半導体装置製造工程と同様の工程を行う。このコンタクトプラグ形成工程において、コンタクト導電膜除去研磨と、主研磨およびオーバー研磨とで同じスラリーを用いる場合は、1つの研磨条件とすることができる。このため、研磨工程中の研磨条件の変更による時間損失をなくすことができる。また、1つの研磨条件の管理で済む等、エッチバックを行う製造方法よりも半導体装置の生産性を高めることができる。さらに、キャパシタコンタクト開口部262を埋め込むために必要なコンタクト導電膜271の膜厚を薄くすることができる。したがって、超高密集度のキャパシタコンタクトをDRAMに形成する場合には、本実施形態の半導体装置製造方法が有効である。第3の実施形態本実施形態のDRAM2000は、図27に示すように、図2~5に示すDRAM1000の構成において、隣接する活性領域間の第1層間膜内にキャパシタコンタクト分離膜401第4の絶縁膜を形成したものである。続いて、本発明の第3の実施形態のDRAM2000の製造方法について説明する。この方法では、X方向の幅を拡大したキャパシタコンタクト開口部を用いて、キャパシタコンタクトを形成する。この方法では、X方向に素子分離ゲートトレンチを挟んで隣接する2つのドレイン拡散層141c同士を一緒に開口する。したがって、キャパシタコンタクト開口部を形成する際のリソグラフィ技術の解像マージンが向上し、超高密集度のコンタクトプラグ形成を可能にする。なお、図28~39に示す構成要素において、図6~25に示す構成要素と同一の構成要素には、図6~25と同一の符号を付して、その説明を省略する。本実施形態の半導体装置製造方法においては、第1実施形態の半導体装置製造方法の図13に示す工程までは、同様の工程を経る。その後、図28A~28Cに示すように、第1層間膜331を形成する。ここで、研磨工程後の第1層間膜331の膜厚が、第1実施形態の半導体装置製造方法の実施時よりも厚くなるように形成する。例えば、基板上での膜厚が600nm程度、ビット線キャップ膜214上での膜厚が300nm程度であることが好ましい。次に、図29A~29Dに示すように、セル部115において第5マスク341を形成する。第5マスク341は、第1層間膜331にドレイン拡散層141cを開口するキャパシタコンタクト開口部を形成するためのものである。第5マスク341は、図29Aに示すように素子分離ゲートトレンチを挟んで隣り合い、Y方向に一列に並ぶドレイン拡散層141c列を1つの開口部で開口するパターンを有する。また、第5マスク341のパターンの残りの部分は、ソース拡散層141b上を覆い、Y方向に延在したパターンとなる。第5マスク341を用いて第1層間膜331のエッチングを行い、基板上のマスク絶縁膜151と埋め込みキャップ層191上面とを露出させ、開口部342を形成する。キャパシタコンタクトエッチングは、ビット線キャップ膜214と、第1サイドウォール232に対して選択比がとれる条件で行う。このとき、ビット線キャップ膜214、第1サイドウォール232を残存させ、ビット線222が露出しないようにする。第5マスク341の下に残存するように形成された第1層間膜331を、ピラー状第1層間膜331aと称する。ピラー状第1層間膜331aは、Y方向にビット線222の上を跨ぎ、Y方向に延在して形成される。ビット線222を跨ぐ部分での第1層間膜331aのピラー部の高さは、ビット線キャップ膜214上で凡そ300nmになるように形成されることが好ましい。次に、図30A~30Dに示すように、第5マスク341を除去する。開口部342内と、ビット線222上と、ピラー状第1層間膜331a上を覆うように第2サイドウォール膜材料を形成する。第2サイドウォール膜材料には、シリコン窒化膜等を用いることができる。また、第2サイドウォール膜材料の膜厚は5nm程度であることが好ましい。続いて、第2サイドウォール膜材料のエッチバックを行い、開口部352の側壁に第2サイドウォール351を形成する。同時に、底部のマスク絶縁膜151を除去し、ドレイン拡散層141c上面を露出させる。なお、このマスク絶縁膜151を除去してドレイン拡散層141c上を露出させるプロセスは、図29A~29Dに示す製造工程のキャパシタコンタクトエッチングの際に行い、図30A~30Dに示す製造工程で第2サイドウォール膜351を形成してもよい。このような工程を経て、キャパシタコンタクト開口部352が形成される。この開口部は、X方向にピラー状第1層間膜331aで挟まれ、Y方向にピラー状第1層間膜331aで挟まれ、底部にはキャパシタ側拡散層141cが露出された状態になっている。第2サイドウォール膜351は、次のコンタクト導電膜271を形成する工程の洗浄処理において、第1層間膜331の側面がエッチングされて膜減りするのを防止するために形成される。なお、膜減りの問題が発生しない場合は、第2サイドウォール膜351を形成しなくてもよい。キャパシタコンタクト開口部352の底部領域は、Y方向はビット線222で挟まれ、X方向はピラー状第1層間膜331aで挟まれている。この領域では、隣接する異なる活性領域に属する2つのドレイン拡散層141cが、素子分離ゲートトレンチを隔てて、対をなすように露出される。この対をなすように露出された2つのドレイン拡散層141cを、拡散層対353と称する。次に、図31A~31Cに示すように、キャパシタコンタクト開口部352内に導電体を埋め込み、第1層間膜331上を被うようにコンタクト導電膜361を形成する。コンタクト導電膜361は、底部でドレイン拡散層141cと接続される。コンタクト導電膜361の材料には、リンドープトシリコン膜等を用いることができる。また、コンタクト導電膜361の膜厚は凡そ300nmであることが好ましい。次に、コンタクト導電膜361に対してエッチバックを行い、コンタクト導電膜361をキャパシタコンタクト開口部352内に埋め込む。この際、コンタクト導電膜361の高さは、キャパシタコンタクト開口部352上面より低く、ビット線キャップ膜214上面より高くなるように形成する。なお、ビット線キャップ膜214上面は露出してもよい。コンタクト導電膜361の上面の位置は、第1層間膜331の上面から200nm程度低くなるように形成され、ビット線キャップ膜214の上面から100nm程度高くなるように形成されることが好ましい。この工程により、キャパシタコンタクト開口部352内に、コンタクト導電膜361が埋め込まれ、配線状のコンタクト導電膜371が形成される。コンタクト導電膜371の上面位置が下げられることにより、キャパシタコンタクト開口部352内はリセス状に形成される。ピラー状第1層間膜331aは、コンタクト導電膜371の上面から200nm程度突き出して形成されることが好ましい。コンタクト導電膜371は、X方向にはピラー状第1層間膜331aで挟まれた領域の幅を有するとともに、Y方向にはビット線222上を跨いで延在し、平面視では細長矩形状に形成される。コンタクト導電膜371には、Y方向にビット線222を隔てて配置されると共に異なる活性領域に属する複数のドレイン拡散層141cと、X方向に素子分離ゲートトレンチを隔てて異なる活性領域に属する拡散層対353に属するドレイン拡散層141cが接続される。異なる活性領域に属するドレイン拡散層141c同士は、互いに短絡した状態となる。次に、図33A~33Dに示すように、ピラー状第1層間膜331aの側面、上面を覆い、コンタクト導電膜371上を覆うように、第3サイドウォール膜材料を形成する。第3サイドウォール膜材料の膜厚は、X方向に隣接するピラー状第1層間膜331a間を埋め込まないような膜厚で形成することが好ましい。第3サイドウォール膜材料の材料には、コンタクト導電膜371をエッチングする際のマスクとなる材料を用いることができ、例えばシリコン窒化膜やシリコン酸化膜等を用いることができる。続いて、第3サイドウォール膜材料をエッチバックして、ピラー状第1層間膜331aの側壁に第3サイドウォール膜第3の絶縁膜381を形成する。第3サイドウォール膜381のX方向の幅は60nm程度に形成されることが好ましい。コンタクト導電膜371の上面には、左右に第3サイドウォール膜381が形成される。この2つの第3サイドウォール膜381の間にコンタクト導電膜371の上面が露出する。この露出領域を第3サイドウォール膜間開口部382と称する。第3サイドウォール膜間開口部382はY方向に延在した細長矩形状を有する。第3サイドウォール膜間開口部382のX方向の開口幅は凡そ40nmに形成されることが好ましい。次に、第3サイドウォール膜381と、ピラー状第1層間膜331aと、第1層間膜331とをマスクにして、図34A~34Dに示すように、第3サイドウォール膜間開口部382で露出されたコンタクト導電膜371を異方的にエッチングする。そして、コンタクト導電膜371のX方向中央に、溝を形成する。この溝を、コンタクト導電膜分離溝第2の開口部391と称する。コンタクト導電膜分離溝391により、X方向に素子分離ゲートトレンチを跨いで短絡状態になっていたコンタクト導電膜371はX方向に2分割される。コンタクト導電膜分離溝391の底部には、素子分離ゲートトレンチの上に形成された埋め込みゲートキャップ層191が露出する。このX方向に2分割されたコンタクト導電膜371を、コンタクト導電膜392と称する。コンタクト導電膜392は、Y方向において、ビット線を隔てて隣接するドレイン拡散層141c間で続いて短絡した状態となっている。コンタクト導電膜371には、異方性エッチング工程において、ピラー状第1層間膜331aと、ビット線キャップ膜214と、第1サイドウォール232が残存する選択比を有する物質を用いることが好ましい。本実施形態の半導体装置製造方法の場合は、例えばシリコン窒化膜と、シリコン酸化膜に対してエッチング速度が遅く、シリコン膜に対してエッチング速度が速い膜を用いる。次に、図35A~35Dに示すように、コンタクト導電膜分離溝391を埋め込んでコンタクト分離膜第4の絶縁膜401を形成する。コンタクト分離膜401の材料には、絶縁膜を用いることができる。また、コンタクト分離膜401の材料は、次のコンタクトプラグ形成工程での研磨速度が第3サイドウォール膜381の研磨速度と同程度になる材料であることが好ましく、第3サイドウォール膜381と同じ材料であることがより好ましい。これは、次に行うコンタクトプラグ形成工程において、コンタクト分離膜401と、第3サイドウォール膜381とを除去する研磨を行うため、制御性の観点から、これらの膜は同一の研磨速度の材料で形成する方が好ましいためである。本実施形態の半導体製造方法では、コンタクト分離膜401の材料として、第3サイドウォール膜381と同様に、シリコン窒化膜を用いることとする。また、コンタクト分離膜401の膜厚は100nm程度であることが好ましい。なお、第3サイドウォール膜381がシリコン酸化膜で形成される場合は、コンタクト分離膜401はシリコン酸化膜で形成されることが好ましい。コンタクト分離膜401は、セル部115では、コンタクト導電膜392上とピラー状第1層間膜331a上を被い、周辺回路部116では、第1層間膜331上を被うように形成される。次に、コンタクト分離膜401と、第3サイドウォール膜381と、第1層間膜331と、配線状のコンタクト導電膜392に対して、CMP法により、以下のS1~S3の3つのステップで研磨を行う。この研磨工程により、ドレイン拡散層141c毎に互いに分離されたコンタクト導電膜から成るキャパシタコンタクトが形成される。ステップS1について説明する。基板上面には、図36A~36Dに示すように、コンタクト分離膜401が一面に形成されている。このコンタクト分離膜401に対して、第1層間膜331の上面が露出するように研磨を行う。ステップS1の被研磨膜は、コンタクト分離膜401である。本実施形態の半導体装置製造方法において、コンタクト分離膜401の材料はシリコン窒化膜とする。この研磨を経て、セル部115から周辺回路部116に亘り、第1層間膜331が露出する。また、セル部115ではキャパシタコンタクト開口部352内に埋め込まれたコンタクト分離膜401が露出する。ここで、キャパシタコンタクト開口部352の第1層間膜331の側壁には、第2サイドウォール351が形成されているが、他の膜に比べて非常に薄い膜であるため、容易に研磨される。そこで、S1,S2,S3の研磨方法の説明では特に触れない。なお、第2サイドウォール351の厚みは約5nmであることが好ましい。続いてステップS2について説明する。第1層間膜331と、コンタクト分離膜401と、第3サイドウォール膜381に対して研磨を行い、図37A~37Eに示すように、コンタクト導電膜392上面が露出するように研磨を行う。ステップS2における被研磨膜は、第1層間膜331と、コンタクト分離膜401と、第3サイドウォール膜381との3種類の膜から成る複合膜である。本実施形態の半導体装置製造方法における複合膜の材料はシリコン酸化膜とシリコン窒化膜の2種類とする。この研磨は、セル部115の高さと周辺回路部116の高さが略同じになるように行う。そのため、複数の種類の被研磨膜に対して、互いに同程度の研磨速度になる条件で研磨を行う。本実施形態の研磨工程では、シリコン酸化膜の研磨速度とシリコン窒化膜の研磨速度が同程度となる研磨条件を用いる。具体的には、シリコン窒化膜の研磨速度と、シリコン酸化膜の研磨速度との比が1~0.6:1~0.6となる研磨条件を用いることが好ましい。研磨後の基板表面には、セル部115から周辺回路部116に亘り、第1層間膜331が形成される。また、セル部115ではキャパシタコンタクト開口部352内にコンタクト導電膜392とコンタクト分離膜401が埋め込まれて露出した状態となる。ステップS2での研磨条件は、ステップS1の研磨に適用することができるため、ステップS1とステップS2を1つのステップとして行うことができる。その結果、ステップの移行に伴う時間の省略化、研磨条件の管理の簡素化等が図られ、半導体装置の生産性を高めることができる。さらに、ステップS3について説明する。このステップでは、主研磨とオーバー研磨を行う。主研磨では、コンタクト導電膜392と、第1層間膜331と、コンタクト分離膜401を削り込み、配線状コンタクト導電層392で被われていたビット線キャップ膜214上面を露出させる。オーバー研磨では、ビット線キャップ膜214を削り込む。これらの研磨工程を経て、図38A~38Eに示すように、Y方向にビット線224を跨いで連続膜となっていたコンタクト導電膜392が、ビット線キャップ膜214により分離される。また、ドレイン拡散層141c毎に1つのコンタクト導電膜431が形成され、キャパシタコンタクトが形成される。この研磨の被研磨膜は、第1実施形態における図24A~24Dに示す工程の被研磨膜と略同様の構造をしている。図24A~24Dに示す工程では、素子分離ゲートトレンチ上が第1層間膜241ピラー状第1層間膜241aで形成されているが、本実施形態のステップS3では、素子分離ゲートトレンチ上にコンタクト分離膜401が形成されている。本実施形態の半導体装置製造方法におけるコンタクト分離膜401の材料には、シリコン窒化膜を用いることとしており、第1実施形態の半導体装置製造方法のピラー状第1層間膜241aの材料のシリコン酸化膜とは異なる。しかしながら、図24A~24Dに示す研磨工程では、オーバー研磨において、シリコン酸化膜とシリコン窒化膜を同程度の研磨速度で研磨するため、ピラー状第1層間膜241aが、コンタクト分離膜401に変更されても、図24A~24Dの研磨工程と同様の条件で、ステップS3の研磨工程を行うことができる。また、コンタクト分離膜401の材料が、ピラー状第1層間膜241aと同じ材料例えば、シリコン酸化膜等で形成される場合は、被研磨膜の構造はDRAM1000における被研磨膜と略同じ構造になる。したがって、ステップS3は、第1実施形態における図24A~24Dに示す工程の研磨とほぼ同じ工程を行えばよい。すなわち、第3実施形態の半導体装置製造方法では、コンタクト分離膜401の材料は第1層間膜331の材料、またはビット線キャップ膜214の材料で構成される。そのように構成されることにより、図24A~24Dに示す研磨工程の条件を本実施形態の半導体装置製造方法における研磨に適用することができ、セル部115でのエロージョンの発生を抑えることができる。さらに、第3サイドウォール膜381の材料として、第1層間膜331の材料、あるいはビット線キャップ膜214の材料を用いることにより、S1,S2,S3の各ステップを同一の研磨条件で行うことが可能となる。この場合は、同一のスラリーで一連の研磨を行うことができ、スラリーを切り替える時間をなくし、スラリーの材料費の節約による製造コストの低減を図ることができる。本実施形態の半導体装置製造方法では、第3サイドウォール膜381にはシリコン窒化膜を用いることとし、ステップS1~S3の研磨を同一条件で行うものとする。次に、図20以降に示す第1実施形態の半導体装置製造方法の工程と同様に、図39A~39Cに示すように、周辺コンタクトプラグ441、第2配線下敷膜442、第2配線主配線膜443から成る第2配線444を形成する。この工程により、DRAM2000が完成する。上述の製造工程により、DRAM1000と同様に、DRAM2000のセル部115から周辺回路部116にかけてグローバルに平坦化される。その結果、第2配線が歩留まり良く形成される。本発明の実施例として、第1実施形態の半導体装置製造方法でDRAM1000の作製を行った。作製の際には、構成する薬液の成分を変えた複数のスラリーを用意した。図24A~24Dに示す研磨工程において、これらのスラリーにおけるDRAM1000のセル部と周辺回路部との段差への影響を検証した。以下の比較例および実施例では、研磨条件としてプラテンとヘッドの回転数は60rpm、圧力は140hPaとした。研磨剤にはコロイダルシリカ粒子を用いた。比較例1従来のスラリーとして、表1に示すエッチングレートを有する材料を使用し、図24A~24Dに示す研磨工程を実施した。このスラリーはシリコン酸化膜、ポリシリコン膜の研磨速度が速く、シリコン窒化膜の研磨速度が遅い。また、シリコン酸化膜とポリシリコン膜の選択比が、1:1.23であり、シリコン窒化膜とポリシリコン膜の選択比が1:1.49である。本比較例で用いたスラリーは、シリコン窒化膜に対する研磨速度が比較的大きいものである。実施例1本発明のスラリーとして、表1に示すエッチングレートを有する材料を使用し、図24A~24Dに示す研磨工程を実施した。このスラリーはシリコン酸化膜とポリシリコン膜の選択比が、1:0.19であり、シリコン窒化膜とポリシリコン膜の選択比が1:0.09のものである。図40は、図24A~24Dの工程で基板表面を研磨した後の、比較例1および実施例1におけるDRAM1000のセル部と周辺回路部との段差を縦軸に示したグラフである。比較例1および実施例1の3つのプロットは、DRAM1000の表面領域における、センタ-◇、ミドル□、エッジ△の3点での段差の測定値を示している。図40に示すように、従来のスラリーを用いた研磨工程を経て作製されたDRAM1000のセル部と周辺回路部との間には、30~40nm程度の段差が生じた。この段差は、エロージョン現象により生じたものと考えられる。それに対して、本発明の研磨条件を満たすスラリーを用いた研磨工程で作製されたDRAM1000においては、セル部と周辺回路部との段差が-10~0nmであった。この結果により、本発明の半導体装置製造方法によれば、セル部におけるエロージョンの発生が解消され、半導体装置のセル部と周辺回路部との間の段差が著しく低減されることがわかる。"