"第1クロック信号を計数して第2クロック信号の周期値を取得する第1回路と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値に基づいて単位サイクルが決定された第3クロック信号を生成する第2回路と、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間に対応して前記第2回路による前記第1クロック信号の計数動作を抑止するイネーブル制御信号を生成する第3回路と、を有するクロック逓倍回路。前記第1回路が取得した周期値を前記第2クロック信号の複数サイクル分蓄積して平均化する平均化回路を更に有し、前記第2回路は前記平均化回路で平均化された周期値を用いて第3クロック信号を生成する、請求項1記載のクロック逓倍回路。前記平均化回路の出力と前記第1回路の出力とに基づいて第2クロック信号の安定/非安定を判別する判別回路を有し、前記平均化回路は、前記判別回路による判別結果が安定であるとき、平均化対象となる周期値の取り込みを第2クロック信号のサイクル単位で行い、前記判別回路による判別結果が非安定であるとき、平均化対象となる周期値の取り込みを第3クロック信号のサイクル単位で行う、請求項2記載のクロック逓倍回路。前記第3回路は、前記判別回路による判別結果が非安定であるとき、前記イネーブル制御信号を、前記逓倍数で前記周期値を除した商の余りに対応する第1クロック信号のサイクル期間にも前記第2回路による前記第1クロック信号の計数動作を許可する状態にする、請求項3記載のクロック逓倍回路。前記第1回路は、第2クロック信号のサイクル単位で第1クロック信号を計数して前記周期値を生成する第1カウンタを有し、前記第2回路は、前記イネーブル制御信号の第1状態に応答して前記第1クロック信号を計数すると共に前記イネーブル制御信号の第2状態に応答して第1クロック信号の計数動作を停止する第2カウンタと、前記第2カウンタによる計数値が前記商の値になる毎に前記第3クロック信号のクロックサイクルを切り替える第1ロジック回路とを有し、前記第3回路は、前記第2クロック信号のサイクル単位で前記第3クロック信号のサイクル数を計数する第3カウンタと、前記第3カウンタのカウント値が目的値に達したとき前記イネーブル制御信号を第2状態とし、前記第2クロック信号の次のサイクルの開始に応答して前記イネーブル制御信号を第1状態にする第2ロジック回路とを有する、請求項4記載のクロック逓倍回路。第1クロック信号を計数して第2クロック信号の周期値を取得する計測回路と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値に基づいて単位サイクルを決定した第3クロック信号を生成し、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間に対応して前記第3クロック信号を生成するための前記第1クロック信号の計数動作を抑止するイネーブル制御を行う逓倍クロック生成制御回路と、を有するクロック逓倍回路。第1クロック信号を生成する発振回路と、外部端子から供給される第2クロック信号及び前記第1クロック信号に基づいてシステムクロック信号を出力するクロック発生回路と、前記システムクロック信号に同期して動作するデータ処理回路と、を有する半導体装置であって、前記クロック発生回路は、第1クロック信号を計数して第2クロック信号の周期値を取得する第1回路と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値に基づいて単位サイクルが決定された第3クロック信号を生成する第2回路と、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間に対応して前記第2回路による前記第1クロック信号の計数動作を抑止するイネーブル制御信号を生成する第3回路とを有する、半導体装置。前記クロック逓倍回路は、前記第1回路が取得した周期値を前記第2クロック信号の複数サイクル分蓄積して平均化する平均化回路を更に有し、前記第2回路は前記平均化回路で平均化された周期値を用いて第3クロック信号を生成する、請求項7記載の半導体装置。前記クロック逓倍回路は、前記平均化回路の出力と前記第1回路の出力とに基づいて第2クロック信号の安定/非安定を判別する判別回路を更に有し、前記平均化回路は、前記判別回路による判別結果が安定であるとき、平均化対象となる周期値の取り込みを第2クロック信号のサイクル単位で行い、前記判別回路による判別結果が非安定であるとき、平均化対象となる周期値の取り込みを第3クロック信号のサイクル単位で行う、請求項8記載の半導体措置。前記第3回路は、前記判別回路による判別結果が非安定であるとき、前記イネーブル制御信号を、前記逓倍数で前記周期値を除した商の余りに対応する第1クロック信号のサイクル期間にも前記第2回路による前記第1クロック信号の計数動作を許可する状態にする、請求項9記載の半導体装置。前記第1回路は、第2クロック信号のサイクル単位で第1クロック信号を計数して前記周期値を生成する第1カウンタを有し、前記第2回路は、前記イネーブル制御信号の第1状態に応答して前記第1クロック信号を計数すると共に前記イネーブル制御信号の第2状態に応答して第1クロック信号の計数動作を停止する第2カウンタと、前記第2カウンタによる計数値が前記商の値になる毎に前記第3クロック信号のクロックサイクルを切り替える第1ロジック回路とを有し、前記第3回路は、前記第2クロック信号のサイクル単位で前記第3クロック信号のサイクル数を計数する第3カウンタと、前記第3カウンタのカウント値が目的値に達したとき前記イネーブル制御信号を第2状態とし、前記第2クロック信号の次のサイクルの開始に応答して前記イネーブル制御信号を第1状態にする第2ロジック回路とを有する、請求項10記載の半導体装置。前記第1クロック信号を入力し前記第1クロック信号に同期動作される回路を更に有する、請求項7記載の半導体装置。前記データ処理回路は前記システムクロック信号に同期して通信インタフェースを行う通信インタフェース制御回路を含む、請求項12記載の半導体装置。前記データ処理回路はセキュリティ処理を行う中央処理装置を含む、請求項10記載の半導体装置。第1クロック信号を生成する発振回路と、外部端子から供給される第2クロック信号及び前記第1クロック信号に基づいてシステムクロック信号を出力するクロック発生回路と、前記システムクロック信号に同期して動作するデータ処理回路と、を有する半導体装置であって、前記クロック発生回路は、第1クロック信号を計数して第2クロック信号の周期値を取得する計測回路と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値に基づいて単位サイクルを決定した第3クロック信号を生成し、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間に対応して前記第3クロック信号を生成するための前記第1クロック信号の計数動作を抑止するイネーブル制御を行う逓倍クロック生成制御回路とを有する半導体装置。特許文献2は、フィードバックループのないクロック逓倍回路で生成される逓倍クロック信号のパルス数を高精度に制御することについて考慮されていない特許文献1の技術を発展させている。しかしながら、周波数逓倍用のカウンタの分周比を変更することによって対処するものであるから、分周比を変更してパルス数が安定化するまでには少なからず時間を要する。即ち、各入力クロック信号の1周期内のパルス数が逓倍率の値からずれる状態を原理的に阻止することはできない。例えばクロック信号のサイクル単位で同期してデータ伝送を行う通信インタフェース制御に用いられるクロック信号を生成する場合には、クロック信号のパルス数のずれは通信データの伝送単位の把握ミスを生ずる虞につながることが本発明者によって見出された。更に、特許文献1及び特許文献2は、同期的に逓倍されるべき入力クロック信号の周波数にばらつきがある場合、更には急激に変化した場合について考慮されていない。ばらつきが大きくなれば、クロック信号のパルス数のずれが収束するのに更に時間を要することになる。クロック周波数が急激に変化したとき、なんら考慮がなければ、逓倍出力クロック信号のクロック変化が一時的に消失する虞もある。ICカード用マイクロコンピュータなどのセキュリティ処理を行う半導体装置のシステムクロック信号を生成する回路に適用される場合、クロック信号の急激な変化によってシステムクロック信号が大きく乱れると、その異常が検出される前にマイクロコンピュータに誤動作を生じ、積極的に誤動作を生じさせて秘匿情報の不正アクセスを試みるアタックに対して脆弱であることが本発明者によって見出された。本発明の目的は、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができるクロック逓倍技術を提供することにある。本発明の別の目的は、入力クロック信号の周波数の変化に対して逓倍されたクロック信号の乱れを小さく抑えることができるクロック逓倍技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、第2クロック信号入力クロックのサイクル単位で、第1クロック信号サンプリングクロックの計数値を逓倍数で除した商の値に対応するサンプリングクロックサイクル数を単位として第3クロック信号逓倍クロックを順次生成すると共に、生成された一つの逓倍クロックサイクルにおいて前記商の余りに対応する当該サンプリングクロックのサイクル期間に対応して逓倍クロック信号の変化を抑止する制御を行う。これにより、計数値を逓倍数で除した商に余りがある状態でも、計数値に対応する入力クロックのサイクル単位で、逓倍数に等しいパルス数の逓倍クロックを生成することができる。逓倍クロック信号の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができるクロック逓倍技術を提供することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<逓倍されたクロック信号のパルス数をイネーブル制御により逓倍数に一致させる>本発明の代表的な実施の形態に係るクロック逓倍回路1は、第1クロック信号CLK1を計数して第2クロック信号CLK2の周期値102を取得する第1回路2と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値分周値に基づいて単位サイクルが決定された第3クロック信号CKL3を生成する第2回路逓倍クロック生成回路と、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間分周値動作ディスエーブル期間に対応して前記第2回路による前記第1クロック信号の計数動作を抑止するイネーブル制御信号106を生成する第3回路4と、を有する。これにより、第2クロック信号に対して周波数が逓倍され、第2クロック信号のサイクル単位で逓倍数に等しいサイクル数を持ち、第1クロック信号に同期する、第3クロック信号を生成することができる。特に、計数値を逓倍数で除した商に余りがある状態でも、第2クロック信号のサイクル単位で、逓倍数に等しいパルス数の第3クロック信号を生成することができる。第3クロック信号の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。したがって、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができる。2<平均化回路>項1のクロック逓倍回路において、前記第1回路が取得した周期値を前記第2クロック信号の複数サイクル分蓄積して平均化する平均化回路5を更に有する。このとき、前記第2回路は前記平均化回路で平均化された周期値を用いて第3クロック信号を生成する。前記平均化回路で取得された計数値を用いて第3クロック信号を生成するから、入力クロック信号の周波数の変化に対して逓倍されたクロック信号の乱れを小さく抑えることができる。3<第2クロックの安定/非安定に応ずる平均化>項2のクロック逓倍回路は更に、前記平均化回路の出力と前記第1回路の出力とに基づいて第2クロック信号の安定/非安定を判別する判別回路7を有する。このとき、前記平均化回路は、前記判別回路による判別結果が安定であるとき、平均化対象となる周期値の取り込みを第2クロック信号のサイクル単位信号100に同期で行い、前記判別回路による判別結果が非安定であるとき、平均化対象となる周期値の取り込みを第3クロック信号のサイクル単位信号104に同期で行う。第2クロック信号周波数に大きな変化がなければ第2クロック信号のサイクル単位で平均化を行えば充分であるが、第2クロック信号の周波数が急激に下がったとき第2クロック信号のサイクル単位で平均化を行うとその変化が第3クロック信号に反映されるのが遅くなり過ぎ、逆に、第2クロック信号の周波数が急激に上がったとき第2クロック信号のサイクル単位で平均化を行うとその変化が第3クロック信号に急激に反映されることになる。上記手段によれば、第2クロック信号に急激な変化があっても、その周波数変化が第3クロック信号に急激に反映されず、また、遅くなり過ぎず、クロック変化による誤動作を生ずる虞のない適度のタイミングで、第2クロック信号の周波数変化を第3クロック信号に反映することができる。更にこのことは、クロック信号の急激な変化によって誤動作を生じさせて秘匿情報に不正アクセスするアタック攻撃を阻止することが可能になる。4<非安定時におけるイネーブル制御信号の強制イネーブル>項3のクロック逓倍回路において、前記第3回路は、前記判別回路による判別結果が非安定であるとき、前記イネーブル制御信号を、前記逓倍数で前記周期値を除した商の余りに対応する第1クロック信号のサイクル期間にも前記第2回路による前記第1クロック信号の計数動作を許可する状態にする。第2クロック信号の急激な変化、例えば周波数が急激に低くされると、平均化回路によってその変化が第3クロック信号に反映されるまでの動作期間では、急激に変化された第2クロック信号のサイクルと第3クロック信号との間にはサイクルに大きな差があり、イネーブル信号により第3クロック信号のパルス変化を抑止する機能を有効とすればパルス変化の抑止が解除するまでの期間が長くなり過ぎてクロック波形が大きく歪むことになる。非安定状態においてイネーブル信号による抑止機能を非活性とすることにより、そのようなクロック波形の大きな歪みを防止することができる。5<第3回路による第3クロック信号生成のイネーブル及びディスエーブル制御>項4のクロック逓倍回路において、前記第1回路は、第2クロック信号のサイクル単位で第1クロック信号を計数して前記周期値を生成する第1カウンタ21を有する。前記第2回路は、前記イネーブル制御信号の第1状態に応答して前記第1クロック信号を計数すると共に前記イネーブル制御信号の第2状態に応答して第1クロック信号の計数動作を停止する第2カウンタ30と、前記第2カウンタによる計数値が前記商の値になる毎に前記第3クロック信号のクロックサイクルを切り替える第1ロジック回路31とを有する。前記第3回路は、前記第2クロック信号のサイクル単位で前記第3クロック信号のサイクル数を計数する第3カウンタ40と、前記第3カウンタのカウント値が目的値に達したとき前記イネーブル制御信号を第2状態とし、前記第2クロック信号の次のサイクルの開始に応答して前記イネーブル制御信号を第1状態にする第2ロジック回路41,42とを有する。項4の作用効果を比較的簡単な構成によって実現することができる。6<逓倍されたクロック信号のパルス数をイネーブル制御により逓倍数に一致させる>本発明の代表的な別の実施の形態に係るクロック逓倍回路1は、第1クロック信号CLK1を計数して第2クロック信号CLK2の周期値周期レジスタ値を取得する計測回路2を有する。更に、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値分周値に基づいて単位サイクルを決定した第3クロック信号CLK3を生成し、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間分周値動作ディスエーブル期間に対応して前記第3クロック信号を生成するための前記第1クロック信号の計数動作を抑止するイネーブル制御を行う逓倍クロック生成制御回路3,4を有する。項1と同様に、第3クロック信号の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。したがって、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができる。7<逓倍されたクロック信号のパルス数をイネーブル制御により逓倍数に一致させる>本発明の代表的な別の実施の形態に係る半導体装置200は、第1クロック信号CLK1を生成する発振回路214と、外部端子CLKから供給される第2クロック信号CLK2及び前記第1クロック信号に基づいてシステムクロック信号SCLKを出力するクロック発生回路223と、前記システムクロック信号に同期して動作するデータ処理回路225、226、227と、を有する。前記クロック発生回路は、第1クロック信号CLK1を計数して第2クロック信号CLK2の周期値周期レジスタ値を取得する第1回路2と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値分周値に基づいて単位サイクルが決定された第3クロック信号CLK3を生成する第2回路3と、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間分周値動作ディスエーブル期間に対応して前記第2回路による前記第1クロック信号の計数動作を抑止するイネーブル制御信号106を生成する第3回路4とを有する。項1と同様に、第3クロック信号の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。したがって、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができる。8<平均化回路>項7の半導体装置において、前記クロック逓倍回路は更に、前記第1回路が取得した周期値を前記第2クロック信号の複数サイクル分蓄積して平均化する平均化回路を有する。このとき、前記第2回路は前記平均化回路で平均化された周期値を用いて第3クロック信号を生成する。項2と同様に、入力クロック信号の周波数の変化に対して逓倍されたクロック信号の乱れを小さく抑えることができる。9<第2クロックの安定/非安定に応ずる平均化>項8の半導体装置において、前記クロック逓倍回路は更に、前記平均化回路の出力と前記第1回路の出力とに基づいて第2クロック信号の安定/非安定を判別する判別回路を有する。このとき、前記平均化回路は、前記判別回路による判別結果が安定であるとき、平均化対象となる周期値の取り込みを第2クロック信号のサイクル単位で行い、前記判別回路による判別結果が非安定であるとき、平均化対象となる周期値の取り込みを第3クロック信号のサイクル単位で行う。項3と同様に、第2クロック信号に急激な変化があっても、その周波数変化が第3クロック信号に急激に反映されず、また、遅くなり過ぎず、クロック変化による誤動作を生ずる虞のない適度のタイミングで、第2クロック信号の周波数変化を第3クロック信号に反映することができる。更に、クロック信号の急激な変化によって誤動作を生じさせて秘匿情報に不正アクセスするアタック攻撃を阻止することが可能になる。10<非安定時におけるイネーブル制御信号の強制イネーブル>項9の半導体装置において、前記第3回路は、前記判別回路による判別結果が非安定であるとき、前記イネーブル制御信号を、前記逓倍数で前記周期値を除した商の余りに対応する第1クロック信号のサイクル期間にも前記第2回路による前記第1クロック信号の計数動作を許可する状態にする。項4と同様に、非安定状態においてイネーブル信号による抑止機能を非活性とすることにより、第3クロック信号のクロック波形の大きな歪みを防止することができる。11<第3回路による第3クロック信号生成のイネーブル及びディスエーブル制御>項10の半導体装置において、前記第1回路は、第2クロック信号のサイクル単位で第1クロック信号を計数して前記周期値を生成する第1カウンタを有する。前記第2回路は、前記イネーブル制御信号の第1状態に応答して前記第1クロック信号を計数すると共に前記イネーブル制御信号の第2状態に応答して第1クロック信号の計数動作を停止する第2カウンタと、前記第2カウンタによる計数値が前記商の値になる毎に前記第3クロック信号のクロックサイクルを切り替える第1ロジック回路とを有する。前記第3回路は、前記第2クロック信号のサイクル単位で前記第3クロック信号のサイクル数を計数する第3カウンタと、前記第3カウンタのカウント値が目的値に達したとき前記イネーブル制御信号を第2状態とし、前記第2クロック信号の次のサイクルの開始に応答して前記イネーブル制御信号を第1状態にする第2ロジック回路とを有する。項10の作用効果を比較的簡単な構成によって実現することができる。12<第1クロック信号に直接同期される回路>項7の半導体装置は更に、前記第1クロック信号を入力し前記第1クロック信号に同期動作される回路224を有する。第2クロック信号の1サイクル内における第3クロック信号のパルス数を逓倍数に等しく制御するのに、イネーブル信号を用いるから第1クロック信号を一時的に停止させることを全く要しない。したがって、第1クロック信号に直接同期動作される回路があっても何ら支障はない。13<システムクロック信号に同期する通信インタフェース>項12の半導体装置は更に、前記データ処理回路は前記システムクロック信号に同期して通信インタフェースを行う通信インタフェース制御回路227を含む。システムクロック信号に同期してデータ伝送を行う通信インタフェース制御において、システムクロック信号のパルス数の変動分の累積などに起因して通信マージンを確保することが困難になったりデータエラーを発生したりして通信エラーになる虞を未然に防止することができる。14<セキュリティ処理を行う中央処理装置>項10の半導体装置において、前記データ処理回路はセキュリティ処理を行う中央処理装置225を含む。セキュリティ処理の結果データやそれに用いる秘匿データを持っていても、クロック周波数を急激に変更して秘匿データを不正アクセスするアタック攻撃に対処することができる。15<逓倍されたクロック信号のパルス数をイネーブル制御により逓倍数に一致させる>本発明の代表的な更に別の実施の形態に係る半導体装置200は、第1クロック信号CLK1を生成する発振回路214と、外部端子CLKから供給される第2クロック信号CLK2及び前記第1クロック信号に基づいてシステムクロック信号SCLKを出力するクロック発生回路223と、前記システムクロック信号に同期して動作するデータ処理回路225,226,227と、を有する。前記クロック発生回路は、第1クロック信号CLK1を計数して第2クロック信号CLK2の周期値周期レジスタ値を取得する計測回路2と、前記第1クロック信号を計数しその計数値が前記周期値を逓倍数で除した商の値に対応するときの当該計数値分周値に基づいて単位サイクルを決定した第3クロック信号CLK3を生成し、前記逓倍数で前記計数値を除した商の余りに対応する第1クロック信号のサイクル期間分周値動作ディスエーブル期間に対応して前記第3クロック信号を生成するための前記第1クロック信号の計数動作を抑止するイネーブル制御を行う逓倍クロック生成制御回路3,4とを有する。項1と同様に、第3クロック信号の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。したがって、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができる。2.実施の形態の詳細実施の形態について更に詳述する。図1には本発明の一実施の形態に係るクロック逓倍回路の構成が例示される。同図に示されるクロック逓倍回路1は、入力クロック信号CLK2を入力し、その周波数を逓倍設定値MGDATにしたがって逓倍した周波数を有し且つサンプリングクロック信号CLK1に同期した出力クロック信号CLK3を出力する。クロック逓倍回路1は、第1クロック信号としてのサンプリングクロック信号CLK1を計数して第2クロック信号としての入力クロック信号CLK2の周期値入力クロック周期データ102を取得する第1回路としてのクロック周期計測回路2を有する。クロック周期計測回路2は入力クロックエッジ検出回路20、入力クロック周期カウンタ21及び入力クロック周期レジスタ22を有する。入力クロックエッジ検出回路20は、サンプリングクロック信号CLK1で入力クロック信号CLK2を同期化し、入力クロック信号CLK2のエッジを検出することにより、エッジ検出パルス100を出力する。検出するエッジは、立ち上り立ち下りのどちらか片方向のエッジであり、例えば立ち上がりエッジとする。同期化により、エッジ検出パルス100の出力タイミングは、サンプリングクロック信号CLK1で1クロック前後する場合がある。即ち、入力クロック信号CLK2とサンプリングクロック信号CLK1が非同期のため、入力クロック信号CLK2をサンプリングクロック信号CLK1で動作する例えば2段のフリップフロップを用いて同期化するからであり、少なくとも入力クロック信号CLK2の周期の値はサンプリングクロック信号CLK1の1サイクル分前後する場合がある。入力クロッククロック周期カウンタ21は、入力クロックエッジ検出回路20が出力するエッジ検出パルス100の間隔を、サンプリングクロック新語言うCLK1でカウントすることによって、入力クロック信号CLK2の周期を測定する。このカウンタ21はエッジ検出パルス100のパルス変化、例えば当該パルスの立下りに同期してカウント値が初期化される。初期値は例えば1である。入力クロック周期レジスタ22はエッジ検出パルスの変化に同期して、初期化前の入力クロック周期カウンタ21の値を保持する。保持した値は次のエッジ検出パルスが入力されるまで保持される。保持された値は入力クロック周期データ102として出力される。入力クロック周期データ102が入力される入力クロック周期平均化回路103は、エッジ検出パルス100が入力されたときの入力クロック周期データ102と、過去の入力クロック周期データ102との値を平均化する。入力クロック周期を平均化することにより、入力クロック信号CLK2の周波数が急激に変化しても、後段の逓倍クロック生成回路3に入力される平均化入力クロック周期データ103の値は徐々に変化するため、逓倍クロック生成回路3で逓倍された後の出力クロック信号CLK3が急激に変化することを抑制することができるようになる。後段の逓倍クロック生成回路3には、セレクタ6で選択された入力クロック周期データ102又は平均化入力クロック周期データ103が供給される。この逓倍クロック生成回路3は、図2のタイミングチャートにも例示されるように、逓倍制御データとしての逓倍設定値MGDATで指定される逓倍数例えば値4で前記入力クロック周期データ102又は平均化入力クロック周期データ103の値例えば値25を除した商の値例えば値6に対応するサンプリングクロック信号CLK1のサイクル数例えば分周値6に基づいて単位サイクルが決定された出力クロック信号CLK3を生成する。第3クロック信号CLK3の単位サイクルを制御するためにカウンタCOUNT30とロジック回路LGC31を有する。カウンタ30は、逓倍動作イネーブル信号106がイネーブル例えばハイレベルにされることによってカウント動作を開始して、初期値から前記分周値までの計数動作を繰り返し、逓倍動作イネーブル信号106がディスエーブル例えばローレベルにされることによってカウント動作を停止する。ロジック回路31は逓倍設定値MGDATと周期データ102又は103に基づいて分周値を取得すると共に、逓倍動作イネーブル信号106に基づいてカウンタ30のカウント開始と停止を制御し、且つ、カウンタの初期値から分周値までのカウント動作サイクルを1サイクルとする出力クロック信号CLK3を生成する。ロジック回路31は、出力クロック信号CLK3のサイクルの区切り毎に、即ち出力クロック立ち上がりエッジに同期して、出力クロック立ち上がりエッジパルス104を出力する。ロジック回路30は出力クロック立ち上がりエッジパルス104の出力に同期してカウンタ30のカウント値を初期化し、このとき、逓倍動作イネーブル信号106がイネーブルレベルであればカウンタ30は初期値から計数動作を開始し、ディスエーブルであればカウンタ30はイネーブルレベルにされるまで計数動作の開始を待つ。要するに、カウンタ30の計数動作が非活性とされる。このカウント非活性期間において、出力クロック信号CLK3はハイレベルにされて待つ。それとは逆にローレベルで待って、カウント開始してからハイレベルに反転してもよい。逓倍動作イネーブル信号106を生成する周期切り替え制御回路4は、出力クロック数ダウンカウンタ40、コンパレータ41及びセレクタ42を有する。出力クロック数ダウンカウンタ40は、エッジ検出パルス100のパルス変化に応答して逓倍設定値MGDATが初期値としてプリセットされ、出力クロック立ち上がりエッジパルスの変化に同期してダウンカウントを行う。そのダウンカウント値である出力クロックカウント値105はコンパレータ41で値0であるか否かが判別される。出力クロックカウント値105が値0でなければハイレベルを出力し、値0であればローレベルを出力する。セレクタ42は非安定フラグ107の値に従って逓倍動作イネーブル信号106としてコンパレータ41の出力、又はハイレベル固定カウンタ30の連続動作を選択する。即ち、出力クロック数ダウンカウンタ40は入力クロック信号CLK2のサイクル単位で出力クロック信号CLK3のサイクルを計数し、この出力クロック数ダウンカウンタ40によるカウント値が値0にカウントアウトされるまでに次の入力クロック信号CLK2のサイクルが開始されればエッジ検出パルス100のパルス変化に同期して出力クロック数ダウンカウンタ40の初期値4がプリセットされてダウンカウントを再開するので、逓倍動作イネーブル信号106はローレベルのネゲートされることなく、カウンタ30は引き続きサンプリングクロック信号CLK1の計数動作を行う。一方、その出力クロック数ダウンカウンタ40によるカウント値が値0にカウントアウトされたとき次の入力クロック信号CLK2のサイクルが開始されていなければ前記逓倍動作イネーブル信号106がローレベルにされてカウンタ30の計数動作が停止され、その後、次の入力クロック信号CLK2のサイクルが開始されてエッジ検出パルス100のパルス変化があると、これに同期して出力クロック数ダウンカウンタ40の初期値4がプリセットされてダウンカウントを再開し、これによって逓倍動作イネーブル信号106がローレベルからハイレベルにアサートされるので、これに応答してカウンタ30はサンプリングクロック信号CLK1の計数動作を再開する。図2には、周期切り替え制御回路4によるカウンタ30のイネーブル制御によって入力クロック信号CLK2のサイクル毎に出力クロック信号CLK3のパル数を逓倍数に等しく制御するときの基本的な動作タイミングが例示される。ここでは入力クロック信号CLK2を4逓倍するものとする。エッジ検出パルス100は入力クロックCLK2の立ち上りエッジを検出するものとする。セレクタ42はコンパレータ41の出力を選択するものとする。入力クロック信号CLK2が立ち上がるとt0、エッジ検出パルス100がサンプリングクロック信号CLK1の1クロック分出力されるt1~t2。エッジ検出パルス100がアサートされると、次のサンプリングクロック信号CLK1の立ち上りで入力クロック周期カウンタ21の値が1に初期化されt3、入力クロック周期レジスタ22には初期化前の入力クロック周期カウンタ21の値が設定されt3、出力クロック数ダウンカウンタ40には逓倍値逓倍設定値MGDATの値が設定されるt3。この状態で出力クロックカウント値105は値0でないから、逓倍動作イネーブル信号106はハイレベルにされ、カウンタ30はサンプリングクロック信号CLK1を初期値から分周値値6まで計数する毎に1サイクルとする出力クロック信号CLK3を出力すると共に出力クロック立ち上がりエッジパルス104をパルス変化させるt4~t7。出力クロック立ち上がりエッジパルス104のパルス変化毎に出力クロック数ダウンカウンタ40を初期値4からダウンカウントしていく。そのダウンカウント値である出力クロックカウント値105が値0になるとt7、逓倍動作イネーブル信号106がローレベルにネゲートされるt7。この後、入力クロック信号CLK2の次のサイクルの開始がエッジ検出パルス100によって出力クロック数ダウンカウンタ40に伝えられて出力クロックカウント値が初期値4にプリセットされるとt8、逓倍動作イネーブル信号106がハインレベルにアサートされてカウンタ30の計数動作が再開されるt8。入力クロック周期計測回路2は、入力クロック信号CLK2をサンプリングクロック信号CLK1で同期化しているため、入力クロック信号CLK2を一定の周波数に保っても、サンプリングクロック信号CLK1の1クロックサイクルの誤差が生じる。入力クロック信号CLK2にジッタがあれば、その誤差は更に大きくなる。上記動作説明から明らかなように、上記誤差は出力クロックカウント値105の値0の期間に応じて出力クロック信号CLK3の一つのサイクル長さを調整することによって吸収され、それによって、入力クロック信号CLK2のサイクル単位で出力クロック信号のサイクル数を逓倍数に等しく制御することができる。その制御はフィードバックループを介して行うことを要せず、また、出力クロック信号の全てのクロックサイクルに対して分周を行うような分周回路を用いることも必要とされない。カウンタ30のイネーブル/ディスエーブル制御によって制御するから、その制御に良好な応答性を得ることができる。図3にはサンプリングクロック信号CLK1の周波数に対して大差のない入力クロック信号CLK2を逓倍する動作高速逓倍動作を行うときのタイミングが例示される。図1の回路構成による逓倍可能な最小サンプリングクロック信号CLK1の周波数fmin:最小サンプリング周波数は、例えば入力クロック信号CLK2の周波数をf2とすると、fmin≒2×逓倍数×f2とされる。ここではその条件で4逓倍する時のタイミングが例示される。サンプリングクロック信号CLK1の周波数が入力クロック信号の周波数よりも格段に高い関係が成り立っていれば、入力クロック信号の周期が切り替わる際に本実施の形態に示されるようなイネーブル制御を行わなくても済む場合が多くなる。要するに、入力クロック周期データの値を逓倍値で除した商の余りを無視し得る誤差とみなすことが可能になる場合である。しかしながら、サンプリングクロック信号CLK1の周波数が高いほど、クロック逓倍回路の消費電力が増加するため、非接触ICカードデバイスに代表されるような低消費電力が重要視されるシステムには向いていない。図3のタイミングチャートはこれを考慮したもので、逓倍可能な最小サンプリングクロック信号の周波数に近い状態を示している。この条件では、入力クロック周期データ102の値が1ずれるだけで、逓倍クロック関係が崩れる可能性がある。したがって、図3に示すように、入力クロック周期が変化しても逓倍関係を維持するために、逓倍クロック生成回路3の動作を制御する上記周期切り替え制御回路4が必須となる。周期切り替え制御回路4は、逓倍クロック生成回路3による出力クロック信号CLK3の出力サイクルを示す出力クロック立ち上がりパルス104を用いて逓倍数分の出力クロック信号CLK3が出力されたことを検知すると、前述のように、逓倍クロック生成回路3のカウンタ30によるカウント動作を停止させて逓倍数を調整するようにうなっている。例えば、時刻t0で入力クロック周期カウンタ値101が値9になっても、出力クロック立ち上がりパルス104の変化に同期して出力クロックカウント値105が値0になって逓倍動作イネーブル信号106がローレベルにネゲートされるから、入力クロック信号CLK2の次のサイクルの開始がエッジ検出パルス100によって通知されるまでt1の調整機期間分だけ出力クロック信号CLK3の最初のハイレベルパルス期間が延長され、出力クロック信号CLK3逓倍数が4に維持される。したがって、周期切り替え制御回路4による逓倍クロック生成回路3に対するイネーブル制御機能により、fmin≒2×逓倍数×f2の条件で逓倍できるため、低消費電力を重要視するシステム並びにデバイスに好適である。図4には入力クロック周期の平均化回路5の一例が示される。平均化回路5は平均化回路前段部50、平均化回路後段部51、及びライトイネーブル信号109のセレクタを有する。平均化回路前段部50は、初段の入力dに入力クロック周期データ102を受け、前段の出力qを入力dに受ける直列3段のレジスタ53A,53B,53Cを有し、加算回路53Dが夫々のレジスタ53A,53B,53Cの出力データと最新の入力クロック周期データ102を入力して加算し、その加算値を割り算器53Eで1/4にして、入力クロック信号CLK2の4サイクル分の入力クロック周期データ102の平均値を演算する。レジスタ53A,53B,53Cはライトイネーブル信号109の書き込みイネーブルレベル例えばハイレベルの期間にサンプリングクロック信号CLK1に同期して書き込み動作を行う。平均化回路後段部51は、ライトイネーブル信号109の書き込みイネーブルレベル例えばハイレベルの期間にサンプリングクロック信号CLK1に同期して書き込み動作を行う1個のレジスタ54Bを有し、このレジスタ54Cの出力qは割り算器54Cで1/2にされて加算器54Aで前記割り算器53Eの出力に加算され、その加算値がレジスタ54Bの入力dに帰還される。54Dはレジスタ54Bの出力に対して2の剰余を演算する剰余演算器であり、これによって得られた剰余を加算器54Eで割り算器54Cの商に加算し、加算結果が平均化入力クロック周期データ103として出力される。平均化回路後段部51は、平均化回路前段部50で得られた今回の平均値と前回の平均値とを平均して平均化入力クロック周期データとするものである。剰余演算器54Dは次の理由により設けられている。すなわち、加算器54Aへの平均化回路前段部50からの周期データが奇数で、レジスタ54Bから帰還入力された周期データが偶数の場合、双方の加算結果を2で割ったときに結果が平均化回路前段部50からの値に比べて1小さくなる。よって、奇数と偶数の加算結果が加算器54Aからレジスタ54Bに格納された場合には、2で割ったときの余りを繰上げとするために、レジスタ54Bの値に対する2の剰余を、割り算器54Cによる2の商に加算するためである。セレクタ52はエッジ検出パルス100又は出力クロック立ち上がりパルス104をライトイネーブル信号109として選択する。その選択制御は非安定フラグ107の値にしたがって行う。非安定フラグ107は図1に例示されるように、平均化回路103から出力される平均化入力クロック周期データ103と入力クロック周期レジスタ22から出力される入力クロック周期データ102及び入力クロック周期カウンタ21から出力される入力クロック周期カウンタ値101を取り込んで、入力クロック信号CLK2の安定/非安定を判別する。入力クロック信号CLK2の非安定とはその周波数が急激に変化する状態を意味し、入力クロック周期カウンタ値101のインクリメント動作の所定複数サイクル期間に平均化入力クロック周期データ103と入力クロック周期データ102との間に閾値を超える相違が発生したか否かによって判別する。入力クロック信号CLK2の非安定状態は、取りも直さず出力クロック信号CLK3を得るための逓倍動作の非安定状態につながる。逓倍動作に非安定状態を生じさせないようするために非安定フラグ107は平均化回路103及び周期切り替え制御回路4に供給される。平均化回路103は、図4に例示されるように、非安定フラグ107が第2クロック信号CLK2の安定を示すとき、平均化対象となる周期値入力クロック周期データ102の取り込みをエッジ検出パルス100に同期して第2クロック信号CLK2のサイクル単位で行い、それが非安定を示すときは、平均化対象となる入力クロック周期データ102の取り込みを出力クロック立ち上がりパルス104に同期して第3クロック信号CLK3のサイクル単位で行う。第2クロック信号CLKの周波数に大きな変化がなければ第2クロック信号CLKのサイクル単位で平均化を行えば充分であるが、第2クロック信号CLK2の周波数が急激に下がったとき第2クロック信号CLK2のサイクル単位で平均化を行うとその変化が第3クロック信号CLK3に反映されるのが遅くなり過ぎ、逆に、第2クロック信号CLK2の周波数が急激に上がったとき第2クロック信号CLK2のサイクル単位で平均化を行うとその変化が第3クロック信号CLK3に急激に反映されることになる。非安定フラグ107の状態に応じて入力クロック周期データ102を取り込むタイミングを上述の如く制御することにより、第2クロック信号CLK2に急激な変化があっても、その周波数変化が第3クロック信号CLK3に急激に反映されず、また、遅くなり過ぎず、クロック変化による誤動作を生ずる虞のない適度のタイミングで、第2クロック信号CLK2の周波数変化を第3クロック信号CLK3に反映することができる。更に、秘匿データを処理するセキュリティ処理などを行うマイクロコンピュータのシステムクロックの生成にクロック逓倍回路1を用いる場合には、CLK2のような外部クロック信号の急激な変化によって誤動作を生じさせて秘匿情報に不正アクセスするアタック攻撃を阻止することが可能になる。また、周期切り替え制御回路4では、非安定フラグ107が非安定を示すときは逓倍動作イネーブル信号106をイネーブルの状態ハイレベルに強制し、非安定フラグ107が安定を示しているときにはコンパレータ41の出力を選択するセレクタ42を採用する。したがって、非安定状態では、前記逓倍設定値で平均化入力クロック周期データを除した商の余りに対応するサンプリングクロック信号CLK1のサイクル期間にもカウンタ30によるサンプリングクロック信号CLK1の計数動作が許可される。上記平均化回路5において、平均化回路後段部51は、現状態値と入力値との平均を取り、入力値の値が現状態値と変わった場合、毎サイクル毎にレジスタ54Bが保有する現状態値と前段部50からの入力値との和の1/2の計算を行い、徐々に現状態を入力値に近づける。但し、現状態値と入力値との差が大きい場合、始めの数サイクルは平均値が急激に変化することになる。例えば前段部51だけで考えれば現状態値が100で入力値が8に変化した場合、次サイクルの現状態/254となり、1サイクルで現状態値が46に変化することになる。入力クロック信号CLK2周期が急激に変化した際に、後段部51への入力が急激に変化しないようにするのが、平均化回路前段部51の役割である。平均化回路前段部51は、4サイクル分の入力クロック周期データを加算し、4で割って平均値を算出するから、入力クロック信号CLK2の周期が変化してから4サイクル後には入力と出力の周期が同一の値となる。したがって、入力クロック信号CLK2の周期が急激に変化したとき、平均化回路前段部50と後段部51を組み合わせることにより、緩やかな周期平均化動作が可能となる。図5には入力クロック信号CLK2の周波数が低速周波数から高速周波数に急激に変化されたときの動作タイミングが例示される。前述の如く、平均化回路前段部50と後段部51の直列的構成による緩やかな周期平均化動作に加え、非安定状態においてライトイネーブル信号109がエッジ検出パルスから出力クロック立ち上がりパルスに切り替えられることによって平均化回路50,51への入力クロック周期データ102の取り込みタイミングも、エッジ検出パルス100よりも長い間隔にされる結果、出力クロック信号CLK3が急激に変化しないようにされる。特に図示はしないが、図5とは逆に周波数が高速周波数から低速周波数に急激に変化されたときも非安定状態においてライトイネーブル信号109がエッジ検出パルスから出力クロック立ち上がりパルスに切り替えられることによって平均化回路50,51への入力クロック周期データ102の取り込みタイミングが、エッジ検出パルス100よりも短い間隔にされる結果、出力クロック信号CLK3の追従が遅くなり過ぎることが防止される。更に、非安定フラグ107が非安定を示しているときは、出力クロックカウント値105が値0であってもセレクタ42によって逓倍動作イネーブル信号106はディスエーブルレベルに強制され、出力クロックカウント値105が値0の期間もカウンタ30は計数動作を続ける。入力クロック信号CLK2の急激な変化、例えば周波数が急激に低くされると、平均化回路5によってその変化が出力クロック信号に反映されるまでの動作期間では、急激に変化された入力クロック信号のサイクルと出力クロック信号との間にはサイクルに大きな差があり、逓倍動作イネーブル信号106により出力クロック信号CLK3のパルス変化を抑止する機能を有効とすればパルス変化の抑止が解除するまでの期間が長くなり過ぎてクロック波形が大きく歪むことになる。非安定状態において逓倍イネーブル信号106によるカウンタ30の動作停止を非活性とすることにより、そのようなクロック波形の大きな歪みを防止することができる。図6には図1のクロック逓倍回路1をクロック発生器223に適用したマイクロコンピュータを用いたICカード200が例示される。ICカード200はカード基板201のマイクロコンピュータ202とアンテナ203を有する。マイクロコンピュータ202は外部端子VDD,CLK,DATを用いる接触インタフェースとアンテナ203を用いる近接非接触インタフェースを持つ。マイクロコンピュータ202はアナログ部204とディジタル部205に大別される。アナログ部204は、非接触送受信部210、非接触クロック生成部211、非接触用電圧レギュレータ212、内部電圧レギュレータ213、及び高周波内蔵発振器214を有する。ディジタル部205は、命令を実行する中央処理装置CPU225、CPU225のワーク領域などに用いられるメモリ226、入出力コントローラやアクセラレータなどの周辺モジュール227、周波数検出器などの周辺モジュール224、及びベースバンド処理プロセッサなどの周辺モジュール220を有する。特に制限されないが、CPU225、メモリ226、及び周辺モジュール227はクロック発生器223で生成されたシステムクロック信号SCLKに同期動作される。周辺モジュール224は前記サンプリングクロック信号CLK1を直接受けて動作される。クロック発生器223は前記クロック逓倍回路1、セレクタ228及び分周器229を有し、システムクロック信号SCLKを生成する。セレクタ228はクロック信号CLK1,CLK2,CLK3の中から一つを選択し、選択されたクロック信号がシステムクロック信号SCLKとされる。サンプリングクロック信号CLKは高周波内蔵発振回路214で生成されるクロック信号である。入力クロック信号CLK2は外部端子CLKから入力される外部クロック信号又はアンテナ203による受信信号から抽出されたキャリア信号に基づいて生成されたクロック信号とされる。入力クロック信号CLK2は、特に制限されないが、1MHzから5MHzの周波数が想定される。逓倍設定値MGDATは制御レジスタ221に設定されたデータである。制御レジスタ221は例えばCPU225のアドレス空間にマッピングされ、パワーオンリセットによる初期設定又はCPU225によるプログラマブル設定が可能にされる。図示はしないがセレクタ228の選択、及び分周器229の分周比の設定も制御レジスタ221が保有する制御データに基づいて行われる。上記実施の形態によれば以下の作用効果を得ることができる。1入力クロック信号CLK2に対して周波数が逓倍され、入力クロック信号CLK2のサイクル単位で逓倍数に等しいサイクル数を持ち、サンプリングクロック信号CLK1に同期する、出力クロック信号CLK3を生成することができる。特に、計数値を逓倍数で除した商に余りがある状態でも、入力クロック信号CLK2のサイクル単位で、逓倍数に等しいパルス数の出力クロック信号CLK3を生成することができる。出力クロック信号CLK3の変化を選択的に抑止するイネーブル制御を用いてパルス数を制御するから、余りの値に応じて分周器の分周比を変更する構成を採用する必要はなく、その制御に良好な応答性を得ることができる。したがって、逓倍されたクロック信号のパルス数が逓倍数の値からずれる状態を原理的に阻止することができる。2平均化回路5で取得された周期データ103を用いて出力クロック信号CLK3を生成するから、入力クロック信号CLK2の周波数の変化に対して逓倍されたクロック信号の乱れを小さく抑えることができる。3入力クロック信号の周波数にさほど大きな変化がなければ入力クロック信号のサイクル単位で平均化を行えば充分であるが、そのままでは、入力クロック信号CLK2の周波数が急激に下がったとき入力クロック信号のサイクル単位で平均化を行うとその変化が出力クロック信号に反映されるのが遅くなり過ぎ、逆に、入力クロック信号CLK2の周波数が急激に上がったとき入力クロック信号のサイクル単位で平均化を行うとその変化が出力クロック信号CLK3に急激に反映されることになる。入力クロック信号CLK2の安定/非安定に応じて平均化回路への周期データの取り込みタイミングを入力クロック信号サイクル単位/出力クロック信号サイクル単位に切り替えることにより、入力クロック信号CLK2に急激な変化があっても、その周波数変化が出力クロック信号CLK3に急激に反映されず、また、遅くなり過ぎず、クロック変化による誤動作を生ずる虞のない適度のタイミングで、入力クロック信号の周波数変化を出力クロック信号に反映することができる。更にこのことは、クロック信号の急激な変化によって誤動作を生じさせて秘匿情報に不正アクセスするアタック攻撃を阻止することが可能になる。4非安定フラグ107が非安定を示しているときは、出力クロックカウント値105が値0であってもセレクタ42によって逓倍動作イネーブル信号106はディスエーブルレベルに強制され、出力クロックカウント値105が値0の期間もカウンタ30は計数動作を続けるから、入力クロック信号CLK2の周波数が急激に低くされても、カウンタ30の計数動作休止期間が長くなり過ぎてクロック波形が大きく歪むこともない。5入力クロック信号CLK2の1サイクル内における出力クロック信号CLK3のパルス数を逓倍数に等しく制御するのに、逓倍動作イネーブル信号106を用いるからサンプリングクロック信号CLK1を一時的に停止させることを全く要しない。したがって、サンプリングクロック信号CLK1に直接同期動作される周辺モジュール224があっても何ら支障はない。6入力クロック信号CLK2の周波数が激しく変化されてもシステムクロック信号SCLKは大きな影響を受けないから、周辺モジュール227としてシステムクロック信号SCLKに同期して通信インタフェースを行う通信インタフェース制御回路を含んでいる場合にも、システムクロック信号のパルス数の変動分の累積などに起因して通信マージンを確保することが困難になったりデータエラーを発生したりして通信エラーになる虞を未然に防止することができる。7マイクロコンピュータ202がセキュリティ処理の結果データやそれに用いる秘匿データを持っていても、クロック周波数を急激に変更して秘匿データを不正アクセスするアタック攻撃に対処することができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、平均化回路5、更にはセレクタ6を不要にして、入力クロック周期データを逓倍クロック生成回路に直接供給する構成を採用してもよい。また、クロック信号CLK2の、急激な変化を問題としない場合には非安定検知回路7を不要にしてもよい。出力クロック数ダウンカウンタはアップカウンタに変更可能である。カウンタ3による計数動作サイクルを分周数の半分とし、その計数サイクルのカウントアップごとにロジック回路31が出力を反転させて第3クロック信号を生成するようにしてもよい。本発明の半導体装置はICカードに適用されるマイクロコンピュータに限定されない。システムオンチップのデータ処理デバイスなどの他のデータ処理装置、同期クロック信号を必要とする種々の半導体装置に適用する事ができる。適用可能なICカードは接触インタフェースと非接触インタフェースの双方のインタフェースを持つものに限定されず、何れか一方のみを有する者であってもよい。"