"基板上に下部電極を形成する工程と、前記下部電極を第1結晶化処理する工程と、第1結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、前記容量絶縁層を第2結晶化処理する工程と、前記容量絶縁層上に上部電極を形成する工程と、を有する、半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、第2結晶化処理する前記工程は、非酸化雰囲気中、380°C以上400°C以下の温度条件下にて、前記容量絶縁層を加熱処理する工程を含む、半導体装置の製造方法。請求項1または2に記載の半導体装置の製造方法において、第1結晶化処理する前記工程は、窒素ラジカルを前記下部電極に接触させる工程を含む、半導体装置の製造方法。請求項1から3のいずれか1項に記載の半導体装置の製造方法において、前記容量絶縁層の膜厚は7nm以下である、半導体装置の製造方法。請求項1から4のいずれか1項に記載の半導体装置の製造方法において、前記容量絶縁層の比誘電率は20以上50以下である、半導体装置の製造方法。請求項1から5のいずれか1項に記載の半導体装置の製造方法において、前記容量絶縁層は、ZrO2、HfO2、およびTa2O3、ならびにこれらにTi、Al、Yまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。請求項1から6のいずれか1項に記載の半導体装置の製造方法において、前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に凹部を形成する工程と、をさらに有し、前記下部電極を形成する工程は、少なくとも前記凹部の底部上及び側壁上に前記下部電極を形成する工程を含む、半導体装置の製造方法。請求項7に記載の半導体装置の製造方法において、前記凹部のアスペクト比が3以上である、半導体装置の製造方法。しかしながら、本発明者らが検討した結果、上記の容量絶縁層の結晶化には改善の余地があることが見出された。本発明によれば、基板上に下部電極を形成する工程と、前記下部電極を第1結晶化処理する工程と、第1結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、前記容量絶縁層を第2結晶化処理する工程と、前記容量絶縁層上に上部電極を形成する工程と、を有する、半導体装置の製造方法が提供される。本発明においては、第1結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第2結晶化処理している。このため、第1結晶化処理または第2結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、充分な容量のキャパシタを実現することができる。本発明によれば、充分なキャパシタ容量を有する半導体装置が提供される。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、本実施の形態の半導体装置の構成を示す平面図である。図2は、図1のa-a ́断面図である。図1に示すように、半導体装置100は、ゲート電極112ワード線、第1配線130、第2配線142及びMIMキャパシタ150を備える。ゲート電極112は、半導体基板102上に形成される。第2配線142は、ゲート電極112と直行するように複数形成される。MIMキャパシタ150は、第2配線138が形成された領域と重なる位置に形成される。第1配線130は、ゲート電極116ワード線と平行に形成されているが、ゲートワード線と直交するように形成しても良い。平面視において、図1は、1T1C型の構成を示すが、本実施の形態はこの態様に限定されない。図2に示すように、半導体装置100は、半導体基板、トランジスタ、及びMIMキャパシタ150を備える。半導体基板102上には、素子分離層104が形成される。素子分離層104は、半導体基板102に形成された素子領域を他の領域と分離する。素子領域内において、半導体基板102上にトランジスタが形成される。トランジスタは、ゲート絶縁膜110、ゲート電極112及びソース拡散層106a及びドレイン拡散層106bからなる拡散層を有する。また、ゲート電極112の両側壁上には、スペーサ118が形成される。なお、ソース拡散層106a及びドレイン拡散層106bは、N型不純物拡散層またはP型不純物拡散層のいずれでもよい。これらの拡散層の表面にはシリサイド層108a,108bが形成される。シリサイド層108a,108bは、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金から形成される。また、トランジスタのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、どちらも適用することが可能である。半導体基板102上には、トランジスタを覆う第1層間絶縁層120が形成される。第1層間絶縁層120にはコンタクト122a,122bが埋設される。コンタクト122aはソース拡散層106aに接続し、コンタクト122bはドレイン拡散層106bに接続する。コンタクト112a,112bの材料としては、W、Al等の各種金属が用いられる。第1層間絶縁層120上には、第1キャップ絶縁層124及び第2層間絶縁層126が形成される。第2層間絶縁層126には第1配線130が埋設される。第1配線130はダマシン配線であり、下層のコンタクト122bと接続する。第1配線130は、バリアメタル膜128a及び埋設金属層128bから構成される。埋設金属層128bの材料としては、例えば、Cuに加えてWやAl等の添加物を含む合金、Cuを90質量以上含む合金、Cuのみからなる金属などが挙げられる。第1配線130は、デュアルダマシン構造を有しているが、この態様に限定されず、シングルダマシン構造を有してもよく、ビアを有さない配線でもよい。この第1配線130の上面上及び第2層間絶縁層126上に第2キャップ絶縁層132が形成される。また、図2に示すように、第2層間絶縁層126には凹部160が形成される。この凹部160内にMIMキャパシタ150が形成される。MIMキャパシタ150は、下部電極152、容量絶縁層154及び上部電極156がこの順で積層した構造を有する。本実施の形態では、下部電極152は、凹部160に埋設されていて、凹部160の底部上及び側壁上に形成されている。容量絶縁層154は、凹部160の下部電極152上に形成されていて、開口部の外側の第2キャップ絶縁層132上に延在している。また、上部電極156は、容量絶縁層154とは平面視において同じ形状に形成されるただし、製造工程におけるバラツキを許容する。すなわち、上部電極156は、凹部160の容量絶縁層154上に形成されていて、開口部の外側の容量絶縁層154上に延在している。本実施の形態のMIMキャパシタ150は、コンタクト122aを介して、トランジスタのソース拡散層106aと電気的に接続しているが、さらに配線を介してもよいし、直接ソース拡散層106aと接続してもよい。また、MIMキャパシタ150の断面形状は、基板に向かって縮径するテーパ形状、矩形などの各種の形状が採用される。また、MIMキャパシタ150、全体が凹部160の内部に埋設された構造を有してもよく、全体が凹部160に埋設されないスタック構造を有してもよい。なお、MIMキャパシタ150の詳細については、後述の製造方法にて説明するが、本実施の形態によれば、容量絶縁層154が充分に結晶化された状態となるため、充分なキャパシタ容量を有する半導体装置が実現される。MIMキャパシタ150上及び第2キャップ絶縁層132上には、第3層間絶縁層134、第3キャップ絶縁層136及び不図示の第4層間絶縁層が形成される。第4層間絶縁層には、第2配線142が形成される。この第2配線142とMIMキャパシタ150とはビア140により接続する。第2配線142の下面上、第2配線142の下面上及び側壁上にはバリアメタル膜138が形成される。また、ビア140は、上部電極156のいずれの領域に接続しても良いが、本実施の形態では、上部電極156のうち開口部の外側に延在した部分に接続する。次に、本実施の形態の半導体装置100の製造方法について説明する。図3~図7は、本実施形態に係る半導体装置の製造手順を示す工程断面図である。本実施の形態の半導体装置100の製造方法以下、本工程と呼称することもあるは、次の工程を含む。まず、基板半導体基板102上に下部電極152を形成する。次いで、下部電極152を第1結晶化処理する。次いで、第1結晶化処理後の下部電極152の上に容量絶縁層154を形成する。次いで、容量絶縁層154を第2結晶化処理する。この後、容量絶縁層154上に上部電極156を形成する。以下、詳述する。まず、図3aに示すように、半導体基板102上に、通常用いられる方法により、素子分離層104及び素子分離層104により他の領域と分離された素子領域上にトランジスタを形成する。本実施の形態では、半導体基板102として、例えば、ウエハ状のシリコン基板が用いられる。トランジスタの拡散層ソース拡散層106a及びドレイン拡散層106bの表面をシリサイド化することにより、シリサイド層108a,108bを形成する。これらの上部に第1層間絶縁層110及びトランジスタの拡散層と接続するコンタクト122a,122bを形成する。本実施の形態では、コンタクト122a,122b形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、トランジスタの形成後に第1層間絶縁層120を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、CVDChemicalVaporDeposition法によりコンタクト材料を埋込み、CMPChemicalMechanicalPolishing法により余剰コンタクト材料を除去することにより、コンタクト122a,122bを形成する。更に後、第1キャップ絶縁層124及び第2層間絶縁層126を堆積し、CMP法による平坦化を行う。次いで、第1キャップ絶縁層124及び第2層間絶縁層126にビア孔及び配線溝を形成し、このビア孔及び配線溝にバリアメタル膜128a及び配線材料埋設金属層128bを埋設する。次いで、余剰の金属をCMPにより除去することにより、第1配線130を形成する。次いで、第1配線130及び第2層間絶縁層126上に第2キャップ絶縁層132を形成する。次いで、図3bに示すように、第2層間絶縁層126及び第2キャップ絶縁層132を選択的に除去することにより凹部160を形成する。例えば、フォトリソグラフィ法及びエッチング法を用いることができる。本工程においては、凹部160のアスペクト比最大開口幅に対する開口深さの比率を意味するは、特に限定されないが、たとえば、下限値が好ましくは3以上であり、さらに好ましくは5以上であり、一方上限値は特に限定されないが好ましくは10以下である。本実施の形態の容量絶縁層154は充分に結晶化されているので、このような高アスペクト比のMIMキャパシタ150において、電気的薄層化を実現することができる。次いで、図4aに示すように、少なくとも凹部160の内部に下部電極層151を堆積する。本実施の形態では、凹部160の内部とともに第2キャップ絶縁層132の上面上にも下部電極層151を堆積する。下部電極層151の材料としては、例えば、TiN、Ti、W、WN、Pt、Ir、及びRuからなる群から選択される少なくとも一種を含む材料が挙げられる。また、下部電極層151の膜厚としては、特に限定されないが、例えば、3nm~20nmとすることができる。また、下部電極層151は、PVDPhysicalVaporDeposition法、CVD法、ALD法のいずれの手法により形成される。なお、本実施の形態では、下部電極層151としてTiNを用いる。次いで、下部電極層151を第1結晶化処理する。第1結晶化処理としては、例えば、N2をプラズマ化した雰囲気で、下部電極層151をアニール処理する。これにより、窒素ラジカルを下部電極層151に接触させることができる。アニール温度としては、特に限定されないが、例えば、340°C~400°Cが好ましい。本実施の形態では、下部電極層151の成膜及び第1結晶化処理の一連の工程を、例えば、リモートプラズマALD装置を用いて実施してもよい。例えば、成膜と第1結晶化処理を交互に繰り返し行ってよい。これにより、下部電極層151のうち凹部160の底面上及び側壁上の表層部分を同等に窒化することができる。言い換えると、下部電極層151のうち、後述の容量絶縁層154と接触する領域の表層部分を多結晶の金属窒化物で構成することが可能となる。この後、図4bに示すように、下部電極層151を所望の形状にパターンニングすることにより、下部電極152を形成する。たとえば、凹部160に不図示のレジスト膜を埋設した後、ドライエッチングにより、第2キャップ絶縁層132上の下部電極層151をエッチバックすることができる。そして、剥離処理により、埋設された不図示のレジスト膜を除去する。これにより、下部電極152は、凹部160の底部上及び側壁上のみに選択的に形成される。言い換えると、下部電極152は、凹部160の内部のみに埋設される。なお、本工程では、下部電極層の成膜、第1結晶化処理、及び加工の順番である場合を説明したが、この態様に限定されずに、例えば、成膜、加工後に、第1結晶化処理を行ってもよい。本実施の形態では、下部電極152の結晶特性を上層に形成される容量絶縁層154に引き継がせることが可能となる。また、上記の第1結晶化処理により、下部電極152の表面の窒素濃度を高めることにより、その表面に酸化層下部電極152としてTiNを用いた場合にはTiOxが形成されることが抑制される。このため、上層に形成される容量絶縁層154が非結晶となることが抑制される。これにより、本実施の形態の容量絶縁層154は、下層の下部電極が結晶化されていない場合と比較して、充分に結晶化されることになる。次いで、図5aに示すように、容量絶縁層153を、凹部160の内部の下部電極152上に少なくとも形成する。本実施の形態では、容量絶縁層153を、下部電極152上に加えて開口の外側の第2キャップ絶縁層132上に形成する。容量絶縁層153の材料としては、とくに限定されないが、例えば、ZrO2、HfO2、およびTa2O3、ならびにこれらにTi、Al、Yまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む材料が挙げられる。また、容量絶縁層153は、例えば、ALD法により形成される。また、本実施の形態では、容量絶縁層153としてZrO2を用いる。次いで、容量絶縁層153を第2結晶化処理する。第2結晶化処理は、例えば、非酸化雰囲気中、好ましくは340°C以上440°C以下であり、より好ましくは380°C以上400°C以下の温度条件下にて、容量絶縁層153を加熱処理する工程を含む。非酸化雰囲気とは、Ar、He等の希ガス、N2、及びフォーミングガスH2及びN2の混合ガス等の不活性ガス雰囲気を意味する。また、加熱時間は、特に限定されないが、例えば、好ましくは1分以上60分以下であり、より好ましくは10分以上30分以下とすることができる。本工程では、第2結晶化処理の温度条件を、380°C以上とすることにより、成膜時間の遅延を抑制して生産性を高めることができる。一方、第2結晶化処理の温度条件を、400°C以下とすることにより、リーク電流の増加及びキャパシタ容量の低下を抑制することキャパシタ特性の低下を抑制することが可能となる。このように、本実施の形態によれば、生産性の向上とキャパシタ特性の低下の抑制のバランスを実現できる。さらに、本工程では、第2結晶化処理の加熱時間を、10分以上とすることにより、容量キャパシタを高めることができ、30分以下とすることにより生産性を高めることができる。次いで、図5bに示すように、容量絶縁層153上に上部電極層155を形成する。上部電極層155の材料としては、例えば、TiN、Ti、W、WN、Pt、Ir、及びRuからなる群から選択される少なくとも一種を含む材料が挙げられる。また、上部電極層155の膜厚としては、特に限定されないが、例えば、10nm~50nmとすることができる。また、155は、PVD法、CVD法、ALD法のいずれの手法により形成される。なお、本実施の形態では、上部電極層155としてTiNを用いる。次いで、図6aに示すように、容量絶縁層153及び上部電極層155を所望の形状にパターニングすることにより、容量絶縁層154及び上部電極156を形成する。パターニング方法としては、下部電極層151のパターニングと同様にする。容量絶縁層154及び上部電極156は、凹部160の内部とともに開口の外側の第2キャップ絶縁層132上に残存する。また、容量絶縁層154及び上部電極156は、隣設の素子形成領域の間において、互いに離間して形成される。これにより、凹部160に、図6aに示すMIMキャパシタ150が形成されることになる。本実施の形態では、MIMキャパシタ150は、図6aに示す三次元MIM容量構造を有しているが、この態様に限定されずに、例えば、単純に積み重ねたスタック構造を有してもよい。容量絶縁層154の膜厚物理的膜厚としては、特に限定されないが、例えば、上限値が好ましくは10nm以下であり、より好ましくは7nm以下であり、さらに好ましくは6nm以下であり、下限値が好ましくは4nm以上である。とくに、容量絶縁層154の膜厚を6nm以下としたとしても、本実施の形態によれば、後述するように、薄膜時に発生する容量キャパシタの低下を抑制することができる。また、容量絶縁層154の比誘電率としては、特に限定されないが、例えば、20以上50以下とすることができる。容量絶縁層154の比誘電率は、例えば、容量絶縁層154の膜厚が7nm以下である場合にも、容量絶縁層154は充分に結晶化されているので、上記範囲内とすることが可能となる。このような物理的薄膜化及び高比誘電率化の両立により、高アスペクトのMIMキャパシタ150において、容量絶縁層154の電気的薄層化が実現される。次いで、図6bに示すように、MIMキャパシタ150上及び第2キャップ絶縁層132上に第3層間絶縁層134を形成する。この後、図7に示すように、第3層間絶縁層134上に第3キャップ絶縁層136及び不図示の第4層間絶縁層を形成する。次いで、この第4層間絶縁層及び第3層間絶縁層134を貫通し、上部電極156の上面に達するビア孔を形成する。そして、第4層間絶縁層にビア孔と連続する配線溝を形成する。次いで、ビア孔及び配線溝に第3キャップ絶縁層136及び金属膜を埋設する。余剰の金属膜をCMPで除去することにより、ビア140及び第2配線142を形成する。この後、通常の半導体装置の製造工程を実施してもよい。以上により、本実施の形態の半導体装置100を形成することができる。次に、本実施の形態の半導体装置100の製造方法の作用効果について説明する。本実施の形態においては、第1結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第2結晶化処理している。このため、第1結晶化処理した後の下地上に成膜するという前処理により、第2結晶化処理の効果が促進されることになる。したがって、第1結晶化処理または第2結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、高容量のキャパシタを実現することができる。また、第1結晶化処理及び第2結晶化処理の併用は、MIMキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効な効果を示す。すなわち、高アスペクトが進み、容量絶縁層の薄膜化の要求特性が厳しい場合でも、その結晶性が充分確保されるので、高容量のキャパシタを実現することができる。また、第1結晶化処理は、三次元構造の側壁部の下地下部電極を結晶化することが可能となるので、同側壁部の容量絶縁層の結晶化も優れることになる。さらに、第2結晶化処理は、側壁部の容量絶縁層を結晶化できる。以上により、底部のみならず側壁部においても充分に結晶化を促進させることができるので、高容量のキャパシタを実現することができる。また、本実施の形態の半導体装置100は、微細化が進んだDRAMDynamicRandomAccessMemoryあるいはDRAM混載デバイスに非常に有効である。さらに、本実施の形態の半導体装置100の製造方法の特に好ましい態様の効果について、参考例と比較しつつ説明する。図8は、リーク電流とキャパシタ容量との関係を示す図である。図中、白丸は、本実施の形態の特に好ましい態様本好形態と以下呼称するを示し、黒丸は、参考例を示す。本好形態及び参考例は、図2に示すMIMキャパシタの構造を有するものとして説明する。本好形態では、第1結晶化処理及び第2結晶化処理を併用している。一方、参考例では、第1結晶化処理を行うが、第2結晶化処理を行わないものとする。図中の数値は、容量絶縁層の膜厚を示す。また、図8は、容量絶縁層を流れるリーク電流を0.6Vで測定した結果を縦軸に、キャパシタ容量値を横軸としてプロットした結果を示す。測定値は、図中の容量絶縁膜9.2nmの場合を1として規格化した値である。図示された参考例においては、容量絶縁層が9.2nmから7.5nmの範囲においては、リーク電流とキャパシタ容量とは、ほぼ比例関係を示す。言い換えると、容量絶縁層が7.5nm以上の範囲の参考例において、プロットはほぼ同一線上にのることが分かる。しかしながら、容量絶縁層が7nm以下の範囲の参考例においては、本好形態よりも、容量キャパシタが低減することになる。さらには、容量絶縁層が6nmの範囲の参考例は、6.5nmの場合と比べて、その容量キャパシタは10程度減少することが分かる。このように、参考例においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することがある。これに対して、図示された本好形態においては、容量絶縁層が7nm以下の範囲の薄層化に伴って、リーク電流とキャパシタ容量とは、ほぼ比例関係を示すことが分かる。さらには、容量絶縁層が6nm以下の本好形態では、参考例と異なり、6.5nmの場合と比べて、その容量キャパシタが減少していない。すなわち、本好形態においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することが抑制される。このため、本好形態は、MIMキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効であることが分かる。次いで、本実施の形態において、第2結晶化処理の加熱時間とアニール温度とを条件を変更した場合について説明する。図9は、キャパシタ容量と結晶化アニール温度の関係を示す図である。すなわち、図9は、キャパシタ容量に対する、結晶化アニール温度と結晶化アニール時間の影響を示している。また、図10は、リーク電流と結晶化アニール温度との関係を示す図である。すなわち、図4は、容量膜を流れるリーク電流印加電圧0.6Vに対する結晶化アニール温度と結晶化アニール時間の影響を示している。図9及び図10中の結晶化アニール温度は、第2結晶化処理のアニール温度を示す。図9に示すように、アニール温度が低い場合には、例えば400°C以下では、加熱時間を10分よりも、30分及び60分と長くすることにより、キャパシタ容量を高くできることが分かる。一方、図10に示すように、加熱時間を変えてもリーク電流はほとんど増加しない。したがって、高キャパシタ及び高生産性の両立の観点からは、アニール温度が380°C以上400°C以下であり、かつ、加熱時間が10分以上30分以下であることが特に好ましい。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。"