少なくとも1つの構成可能または再構成可能な論理回路装置を有し、この論理回路装置が、縦続接続された3つのステージから成り、その際第2ステージは第1ステージで生成されるデータを処理しかつ処理されたデータを第3ステージに転送し、第1ステージは、複数の入力を備えかつ複数の並列に接続された記憶素子を有し、これらの記憶素子が入力線路を介してアドレス指定可能であり、インプリカント内で結合される入力変数の部分量が各記憶素子に供給され、第1ステージに後続接続された第2ステージが、個々のインプリカントの識別子によってアドレス指定可能な記憶素子を有し、第2ステージに後続接続された第3ステージが、出力と、第2ステージの記憶素子からの個々のインプリカントの出力値を論理和演算するための手段を備えており、時点tn1における出力のうち少なくとも幾つかの出力の出力変数が、時点tnにおける論理回路装置の付属する入力の入力変数を形成し、時点tn1とtnとの間における論理回路装置の出力変数を記憶するためのクロック制御される手段が設けられており、少なくとも1つのクロスバースイッチを介して第1ステージが第2ステージと結合されていることを特徴とする計算機構の再構成可能な基本構造。出力変数を記憶するためのクロック制御される記憶手段がレジスタ記憶素子を有することを特徴とする請求項1記載の基本構造。最小化法によってインプリカントが求められることを特徴とする請求項1または2記載の基本構造。記憶素子としてCAMおよび/またはRAMが備えられることを特徴とする請求項1ないし3のいずれか1つに記載の基本構造。少なくとも1つのGCAがインプリメントされることを特徴とする請求項1ないし4のいずれか1つに記載の基本構造。記憶素子としてTMR型の磁気抵抗記憶素子が備えられることを特徴とする請求項1ないし5のいずれか1つに記載の基本構造。3.本願発明の課題本発明の課題は、上記諸問題が少なくとも減少するように、冒頭に述べた計算機構のアーキテクチャを構成することである。特に、アルゴリズム内に隠れた並列性を実際に利用することのできる優れたモデルと判断されるGCAをPLD等のプログラマブルハードウェアにマップできる可能性が示されねばならない。すなわち、任意のGCAの格納を可能とするPLDアーキテクチャが明示されねばならない。4.本願発明の解決策前記課題は、本発明によれば、請求項1に明示した措置で解決される。それによれば、冒頭に指摘した特徴を有するアーキテクチャは少なくとも1つの個々に構成可能および/または再構成可能な論理回路装置を含み、この論理回路装置が、入力を備えたステージと出力を備えたステージとを有し、出力のうち少なくとも幾つかの出力の出力変数が、時点tn1に、時点tnにおける論理回路装置の付属する入力に入力変数を形成し、時点tn1とtnとの間における論理回路装置の出力変数を記憶するための手段が設けられている。その際、すべての入力が記憶された出力によって占有されている必要はなく、自由入力も存在し得る。さらに、連結されていない出力、つまり例えば再使用されることのない最終結果のみを表す出力も設けておくことができる。論理関数の直接に連続する評価が時点tn1、tnで表される。技術的に好ましい実現態様においてこれらの時点はクロック時間Tを有する印加クロックから導き出すことができ、k=1、2、3、...としてtn-tn1=kTが成り立つ。その際、与えられたアプリケーションについてkは一定であり、さまざまなアプリケーションについてそれは異なるように選択することができる。論理関数の計算量が入力変数の数に伴って指数的に、また出力変数の数もしくはマップされるべきGCAのフィールド内のセル数に伴って直線的に増加し、GCA相互の通信コストがセル数に伴って少なくとも2乗で増加することが確定しているので、本発明に係る再構成可能なアーキテクチャはGCAを格納するのに適している。このためそれは少なくとも1つの個々に構成可能な論理回路装置からなり、この論理回路装置の出力変数は、時点tn1に、時点tnにおける論理回路装置の入力変数を形成する。時点tn1とtnとの間に論理回路装置の出力は記憶装置、特にレジスタに記憶され、こうして複雑な論理回路装置もしくはFSMが生じる。構成内の個々のステージはやはり論理回路装置を意味する。この構成のみが各ステージの個々の組合せ論理回路内にあり、各ステージは構成可能な組合せ論理回路と記憶素子とからなる。従って本発明に係るアーキテクチャでは、組合せ論理回路は、それらの各出力がアーキテクチャ入力の実際の値に依存したブール論理関数ユニットとして設けられているのに対して、前記少なくとも1つの論理回路装置は、それらの出力がこの時点および有限数の先行時点における入力の実際の値に依存したブール論理関数ユニットであると理解することができる。従って、論理回路装置は組合せ論理回路と少なくともクロックエッジトリガ記憶素子とから構成される。本発明に係るアーキテクチャの有利な諸構成は請求項1に従属する請求項から明らかとなる。請求項1による実施形態は複数のうちの1つの従属請求項の1つの特徴と、または主に複数の従属請求項の特徴とも、組合せることができる。従って、アーキテクチャは、なお以下の箇条書きの如くに構成しておくことができる。記憶手段としてレジスタ記憶素子を設けておくことができ、ここでは一般にクロックエッジトリガフリップフロップ素子である。好ましくは、論理回路装置は3ステージ式に構成されており、3つのステージは前後に接続されている。複数の入力を有するステージと複数の出力を有するステードとの間に配置される記憶素子を有する第2ステージは第1ステージで生成されるデータを処理しかつ処理されたデータを第3ステージに転送するのに役立つ。その際有利には、第1ステージは複数の並列に接続された記憶素子を含むことができ、これらの記憶素子は入力線路を介してアドレス指定可能であり、付属する求められたインプリカントimplicant内で結合された入力変数の部分量は各記憶素子に供給することができ、第1ステージの後方に、個々のインプリカントの識別子によってアドレス指定可能な記憶素子を有する第2ステージが配置されており、第2ステージの後方に配置される第3ステージは、第2ステージの記憶素子から個々のインプリカントの出力値を論理和演算するための手段を備えている。その際、好ましくは最小化法によって個々のインプリカントを求めることができる。さらに、少なくとも1つのクロスバースイッチを介して第1ステージは第2ステージと結合しておくことができる。記憶素子として有利にはCAMおよび/またはRAMを設けておくことができる。特別有利には、少なくとも1つのGCAを統合することができる。記憶素子として、特にTMR型の磁気抵抗部品を設けておくことができる。相応するトンネル磁気抵抗素子はそれ自体公知である。記憶素子として理解されるのは、一般に若干数のトランジスタまたは匹敵するモジュールと例えば前記磁気抵抗素子等の記憶機能を可能とする本来の素子記憶ユニットごとにとから構成されるあらゆる内部素子のアーキテクチャである。本発明に係るアーキテクチャの前記他の諸構成の根底には特に以下に示す論述がある。選択された論理回路装置内の論理関数の計算量が確かに出力変数の数に伴って線形に増加するが、しかしセル相互の通信コスト全体が省かれる。そのような論理関数に、若干数の出力変数を有する多くの個々のオートマトン、または多くの出力変数を有する若干数のGCA、またはさまざまなセルの混合物はマップすることができる。従って、粒度Granularitaetは設けられておらず、FSM相互の通信は基本的に完全に可能である。しかし、組合せ論理回路を格納することのできる論理関数の最大計算量によって限界が与えられている。大量の入力を有する1つの論理回路装置の利用‐これは一般的事例において、若干数のFSMを有するGCAがマップされる場合に発生する‐は、いわば所要面積が入力の数に指数的に依存し得ることを意味する。各状態が1ビットで符号化されるとき面積の指数的状態数増加が上限と見做される。一般的事例において所要面積は小さくなる。しかし汎用回路は最大事例を含まねばならないので、指数的増大法則を適用すべきであろう。ここで特別有利であると見做すことができるのは、論理回路装置を格納する回路を3つの特殊な区域/ステップに分割することである。このため以下に示す再構成可能な回路は、大量の入力変数と大量の出力変数とを有する論理関数を論理回路装置として実現することができる。論理関数用の再構成可能な論理回路装置を構想するために、起点となる考えとして2つの可能性を検討する。一方で、1つの論理関数を完全に1つのRAM記憶装置にファイルすることが可能である。論理関数の入力変数はアドレスビットを形成し、入力変数の可能なあらゆる組合せについて記憶セルをアドレス指定する。その場合、この記憶セルの内容は論理関数の値に一致し、記憶素子のデータ線路は関数の出力変数を形成する。この構想の利点は単純な回路構造と、簡単な再構成可能性と、記憶素子の高い集積密度と、論理関数の評価を必要とする固定時間にある。しかしながら、所要の記憶セルの数、つまり所要の記憶素子の大きさは、入力変数の数に伴って指数的に増加する。この理由から、小さな論理関数のみをこうしてマップすることができる。これは、PLDにおける技術の現状であり、LookUpTableStructurとしてFPGAにおいて利用され、大抵は4つの2値入力変数と1つの2値出力とを有する。論理関数を組合せ論理回路にマップする第2の可能性は、2ステージまたは多ステージネットワークにゲートを構成可能に配置することにある。従って、最小のゲート使用で論理関数を組合せ論理回路にマップすることが可能である。論理回路理論はここでは例えばリード‐マラー形式等の論理関数の好ましい表現形式を提供し、または論理式を簡素化するための高性能アルゴリズムも提供する。この式の利点はゲートの使用が最小となり、高性能方法およびアルゴリズムを簡素化に利用する可能性とにある非特許文献2、非特許文献3参照。この方法は、例えばROM実現の固定論理関数を表現するのに十分利用することができる。例えばクロスバースイッチ等のハードウェアモジュールを介して個々のゲートは再構成可能に接続することができるが、しかしここでは再構成可能性のためのコストが論理関数の入力変数の数に伴って指数的に増加する。5.具体的実施例に基づく発明の説明第1可能性の諸利点、高い集積度、再構成可能性、回路の簡素化と、第2変更態様の諸利点、ゲート関数の僅かな使用、最新方法の応用可能性とを結び付けることができるようにするために、本発明によれば以下のようなことが行われている。仮定された実施形態の基本的考えは、高い集積密度の諸利点を利用するためにRAMモジュール内に極力多くの論理機能性を具現する再構成可能な論理回路装置の開発である。このRAMモジュールは、論理関数一式を記憶する必要のないように、1つの多ステージ回路内で再構成可能に互いに接続されねばならない。第1ステージ:論理関数の入力変数は組合せ論理回路の入力線路によって現される。回路の第1ステージは、入力線路によってアドレス指定される多数の並列に接続された記憶素子からなる。入力線路、従って論理関数の入力変数の部分量が各記憶素子に割り当てられている。最小化法によって求められる論理関数のインプリカント式2の最小化されたziもしくはそのストリングターム表現は、入力ステージの記憶素子に記憶される。このため、インプリカント内で結合された入力変数が割り当てられている各記憶素子内に、インプリカント内での入力変数の使用と、このインプリカントに対するユニークな識別子が記憶される。各モジュールには入力変数の一部が割り当てられているだけなので、それぞれ部分インプリカントのみが記憶される。インプリカント内で結合された変数が割り当てられていない記憶素子内には、同様にインプリカントの一部は記憶されない。組合せ論理回路の入力線路に1つのビット組合せが印加されると、このビット組合せに適合したすべての記憶素子はその識別子を、データ線路を介して回路の第2ステージに転送する。第2ステージ:部分インプリカントの識別子は第2ステージ内の1つの記憶装置をアドレス指定する。この記憶装置には、各インプリカントに付属する識別子ビットパターンと、論理関数の出力値が記憶されている。第1ステージから提供される識別子のビットパターンが記憶されたインプリカントのビットパターンに一致する場合、このインプリカントは回路の入力線路に印加される。次に回路の第2ステージは入力線路に印加されるすべてのインプリカントの出力値を、データ線路を介して第3ステージに転送する。第3ステージ:第3ステージでは個々のインプリカントの出力値が論理和OR演算され、こうして論理関数の結果を形成する。以下、以上の論述を考慮して図面を参考に具体的実施例に基づいて本発明がなお説明される。図面は以下の部分を含み、そのうち図1~図3は背景技術に記載の技術の現状について既に言及したものである。図中、対応する部品には同じ符号が付けてある。図4~図9による実施例について仮定する本発明に係るアーキテクチャは先に言及したように3つのステージを有し、詳細には1つの論理関数用に12の入力変数と10のインプリカントと8つの出力変数とを有する。表1はこのため1つの例示関数についてすべてのインプリカント極小項とも称されるを示す。ストリングタームの表現は、その際3つの4群が生じるように選択されている。ところでこの表を列ごとに検討すると、ごく少数の異なる組合せがストリングターム内に現れることが確認される。2値表現の場合、列ごとにここでは24=16の異なる組合せが、3値表現の場合相応に34=81の組合せが存在し得よう。この例ではそのうち列1~3用に5、3、4のみが現れ、入力組合せはそれぞれ完全に‐である。論理関数のパラメータとして1つのビット組合せが入力に印加されると、印加されたビット組合せを有する1つの部分インプリカントを記憶する1つの記憶素子は付属するインプリカントの識別子を送り返す。第1ステージのこの記憶素子が図4では3値CAMとして実施されている。すなわち、2値情報としてアドレスバスに実際に印加される入力ベクトルは記憶された3値情報と比較される。目的について記憶されたやはり3値の識別子が出力として出力される。全識別子が全体でインプリカント組合せの識別子を形成し、この識別子が組合せ論理回路の入力に印加される。このインプリカント組合せは複数のインプリカントを十分に含むことができる。図示例において例えばインプリカント3、4、8、またはインプリカント4、5、8の組合せを印加することができる。最初の事例ではビット組合せ100001が、第2の事例では組合せ110001が、第2ステージに印加される。インプリカント組合せの識別子は回路の第2ステージで検知され、関与する各インプリカントについて論理関数の付属する出力値を提供する。ところでこの第2ステージは1つの3値RAMのみからなる。すなわち、このステージのアドレスバス情報では3値であるが、しかしながら記憶されたデータは2値である。回路の第3ステージでは、印加されるインプリカントの出力値は論理和演算され、全体で論理関数の関数値を形成する。5.1第1ステージの記憶素子部分インプリカントを格納するための記憶素子として、既に触れたように、ごく特殊なモジュールもしくはごく特殊なアーキテクチャを利用することができ、ここでは図4により3値CAMで表される。その際、多重一致の問題もなお基本的に論議されねばならないが、しかしこれは別の実現可能性に関連して行うことにする。完全連想キャッシュも第1ステージ用に利用することが可能である。ここでは部分インプリカントはいわゆるタグとして記憶することができ、キャッシュドデータは検知されたインプリカントの識別子として役立つ。しかし部分インプリカントが未結合変数を含み、これらの変数が、印加されるビット組合せと比較してドントケアDC桁と表現される場合、DCとの比較を満たすこのインプリカントのすべての占有について1つのタグがタグRAMに印加されねばならない。さらに、DCとの比較によって部分インプリカントの重なりが生じる。例えば上記例の第1の部分インプリカント記憶装置内のビット組合せ0011はインプリカント1にもインプリカント3にも付属する。つまりインプリカントの組合せだけでなく部分インプリカントの組合せも可能である。この理由から、部分インプリカント記憶装置として実現するのに通常の、すなわち2値RAMモジュールもしくはアーキテクチャが使用される。これらRAMのそれぞれは組合せ論理回路の入力線路の一部によってアドレス指定される。DC桁を有する同じ部分インプリカントに一致したビット組合せのアドレスではストリングターム中の各DC桁は、ヒット桁の数が2進符号化のとき2だけ高められることを意味する、それぞれ同じ識別子が記憶装置に蓄えられる。使用されるRAMの出力幅が、識別子を表現するのに不可欠なビット幅よりも大きい場合、他のビットをコンテキスト値として利用することができる。このコンテキストは例えば論理関数の入力変数の無効占有を表示することができる。通常のRAMは、例えばそのキャッシュ‐ミス出力にタグRAM等の存在しないデータ用の状態表示を持たないので、第2ステージでビット組合せの比較に使用されるデータ線路上で1つのビット組合せは印加されていない部分インプリカント用の標識として使用されねばならない。そのことが図5cに識別子8で与えられている。5.2第2ステージの記憶素子部分インプリカントを記憶するための第1ステージのRAMにおけると同様に、回路の第2ステージでインプリカント組合せを比較するときにもDCは考慮されねばならない。それゆえにここでも通常のRAMが使用される。このRAMはインプリカント組合せの識別子でアドレス指定される。再び複数のアドレスが同じインプリカント組合せに一致することがあるので、第2ステージの記憶装置は分割されねばならない。第1ステージのビット組合せが第2ステージの1つのRAMをアドレス指定する。そこでは有効な各インプリカント組合せについて1つのインデックスが蓄えられており、このインデックスは関与するインプリカントの出力変数をそれ自身含むRAMをやはりアドレス指定する。こうして、ドントケア桁を有するインプリカント組合せによって生じるさまざまなアドレスは論理関数の出力値の同じインデックスにマップすることができる。図6は第2ステージのRAM組合せに対する第1ステージの結果の相応するマップを示す。5.3図7による最終的アーキテクチャ1つのRAMは単一のインデックスを提供できるにすぎないので、論理回路装置の第1ステージにおいて出力値記憶装置内に、検知された組合せに関与した全インプリカントの論理和演算された出力値が格納されねばならない。従ってこのステージにおける出力RAMは論理関数の可能なあらゆる関数値を記憶できなければならない。可能な関数値の数は論理関数の出力変数の数に伴って指数的に増加するので、論理回路装置の第2ステージの複数の組合せ出力記憶装置は並列に使用され、それらの出力組合せは論理和演算される。こうして1つの論理関数のすべての関数値を生成することができる。個々の組合せ記憶装置の容量を一層良好に利用できるようにするために、組合せ記憶装置のすべてのデータ線路は1つのクロスバースイッチを介して組合せ記憶装置のすべてのアドレス線路と接続される。こうして任意のデータ線路が組合せRAMのアドレス指定を引き受けることができる。使用されないデータ線路はクロスバースイッチを介してコンテキスト情報として転送することができる。最終ステップとして論理回路装置の第3ステージでは、個々の出力変数を反転することができるようにするために、そして場合によっては小さな論理式簡単化を得るために、生成された出力値はビットごとに排他的論理和関数を介してレジスタコンテントと演算される。従って回路の第3ステージは出力組合せの論理和演算と引き続き可能な個々の出力ビットの反転とからなる。全体として、本発明に係る論理回路装置について図7の基本回路図が得られる。5.4アーキテクチャの論議本発明の意図は、大きな組合せ論理回路を実装するためのRAMベースアーキテクチャを提供し、またこのアーキテクチャを‐いわば汎用機を格納するためのアプリケーションとして‐GCAを格納するために提供することである。RAM内に任意の関数を格納するために記憶装置内の記憶場所は入力の数に伴って指数的にそして出力の数に伴って線形に増加しなければならない。上記事例においてこれは、12の入力と12の出力を有する任意の関数は409612ビットに相当する6144バイトの記憶場所を持つであろうことを意味する。32の入力と8の出力の場合、これは既に4ギガバイトの記憶容量となろう。多ステージネットワークの提案されたアーキテクチャは単に211.5バイトのRAMを含み、つまり:3×インプリカント‐RAM16×424バイト3×組合せ‐RAM64×496バイト3×出力‐RAM16×1272バイトクロスバースイッチ構成18バイト反転12×11.5バイト合計211.5バイト従って主要な利点は、このアーキテクチャがLUTベースアーキテクチャよりもかなりスペース節約的であることにある。その際考慮しなければならない点として、あらゆる関数がこうして表現可能であるのではない。1つのアプリケーションをこのアーキテクチャにマップできるようにするために、複数の不可欠な実施形態を満たしておかねばならない。第1条件は、1つの列に存在するさまざまな部分ストリングタームの数が第1ステージのRAMにマップできることである。これは、これらのRAMがすべての組合せを格納することによって自動的に満たされているなぜならば、それらがCAMをエミュレートするので。回路の入力幅だけはアプリケーションにとって十分でなければならない。第2条件がこれに続く。簡単化後にアプリケーション内に含まれているさまざまな部分ストリングターム組合せの数が符号化可能でなければならない。これは、記憶桁の数が提供されねばならないことを意味する。効率性を推定するためにmを組合せ論理回路の入力幅とする。これは、完全関数を表現するために2mの記憶セルが必要であろうことを意味しよう。ところでkがモジュールの並列性モジュールの数、2sが1モルの容量である場合、アプリケーションの一層効率的な記憶のために不等式ks≦m-13が妥当しなければならない。アンダフローが一層明確になればなるほど、実装は一層効率的となる。条件3は、出力幅が好適に選択されていなければならないことを意味する。6.GCAのアーキテクチャへのマップGCAを本発明に係るアーキテクチャにマップするために、クロック制御で計算の進展を記憶する記憶素子をなお導入しなければならない。これは、GCAがFSMのアレイとして定義されていることにその原因があり、それらは一般に同期化されている。ここでは、同期化のためグローバルクロックが受入れられると仮定されている。非グローバルの、特に相互関係のないクロックのすべての実装は本質的問題を生じるであろうが、しかし実際に該当することは希である。図8は提案された種類の構成可能なアーキテクチャの他の例を示しており、いまや状態を記憶するためのレジスタを装備している。付加的に他の1つのクロスバースイッチが介装されており、このスイッチはここではなかんずく計算機用に入出力インタフェースを用意するのに役立つ。これは確かにアーキテクチャの基礎的理解にとって些細なことであるが、しかし実際の動作では不可欠である。なぜならば、計算機が外部端子を備えていなければならないからである。この例示的アーキテクチャの記憶需要は次のように計算される8×最小項‐RAM256×82キロバイト8×組合せ‐RAM64K×8512キロバイト8×出力ベクトル‐RAM256×6416キロバイト2×クロスバースイッチ構成1キロバイト反転レジスタ64×18バイト合計531キロバイト従って、記憶装置の要求条件がいかに少ないかが明らかとなる。26464ビット=267バイトを有するRAMはいずれにしても製造可能でない。このアーキテクチャにアプリケーションして第1ステージのRAMによって線路が利用されないままとなる場合、これらはコンテキスト情報として利用することができる。1つの応用は、第2ステージのRAM用に付加的に可能とすることができるようなコンテキスト切換にある。つまり例えば1つのRAMで単に14のアドレスビットが必要である場合、これらの14ビットについての情報は4倍記憶することができ、つまり4つの異なるコンテキストにある。図9からは、GCAを格納するのに適した本発明に係る再構成可能なアーキテクチャの基本構造を読み取ることができる。この構造は図8による構造の一般化である。特にRAMステージ1、2が破線で明確にされている。参考文献RolfHoffmannKlausPeterVolkmannWolfgangHeenesGlobalerZellularautomatEinneuesmassivparallellesBerechnungsmodellMitteilungenGesellschaftfurInformatikeVParallelAlgorithmenundRechnerstrukturenISSN01770454Nr182001Seiten2128RKBraytonetAl≪LogicMinimizationAlgorithmsforVLSISynthesis≫KluwerAcademicPublishersUSA1984MikeTrappPLDdesignmethodsmigrateexistingdesignstohighcapacitydevicesEDNAccessFebr1994httpwwwreedelectronicscomednmagarchives199402179404dflhtmWolfgangHeenesRolfHoffmannKlausPeterVolkmannArchitekturenfurdenglobalenZellularautomaten19thPARSWorkshopMarch19212003Baselhttpwwwrainformatiktudarmstadtdepublikationenpars03pdf