"複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、前記メモリセルからデータを読み出す動作において、前記ページバッファへの前記ビット線からのデータ入力時刻、及び入力されたデータの前記ラッチによる判定時刻を、前記複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて制御する制御回路と、を有することを特徴とする不揮発性半導体記憶装置。前記メモリセルからデータを読み出す動作は、前記メモリセルへデータが書き込まれたか否かを判定する書き込みベリファイにおける読み出し動作である、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御回路は、前記共通ソース線の電位と予め設定された基準電圧とを比較して、検出信号を出力する差動アンプと、前記差動アンプからの前記検出信号が入力されると時間を計測し所定時間経過後に時間信号を出力するタイマーと、前記タイマーからの時間信号が入力されると、前記ページバッファへの前記ビット線からのデータ入力を指示する第1の制御信号と、入力されたデータの前記ラッチによる判定を指示する第2の制御信号とを出力する制御信号発生回路と、を有することを特徴とする請求項1または請求項2いずれか一項に記載の不揮発性半導体記憶装置。外部から書き込み可能なレジスタを備え、前記基準電圧及び前記所定時間が前記不揮発性半導体記憶装置の製造後の評価において、前記レジスタに書き込まれる、ことを特徴とする請求項3に記載の不揮発性半導体記憶装置。特許文献1記載の不揮発性半導体記憶装置は、共通ソース線電圧が上昇する場合に、データ1を記憶するメモリセルであって、ばらつきにより閾値電圧が高くなっている選択メモリセルを、選択ワード線の電圧レベルを高くすることでオンしやすくする。これによって、選択メモリセルに接続されるビット線の電荷を放電し、選択メモリセルからのデータ1を正しくページバッファに入力すること可能としている。しかしながら、ページバッファにデータが正しく入力されても、データの判定はページバッファにおけるラッチにより行なわれる。そのため、このラッチのタイミングを制御しなければ、ページバッファに入力されたデータが誤判定される場合があり得る。データ1の個数が大きい場合、例えば、1ページ内のメモリセル全てがオンセルの場合、共通ソース線の電圧の下降時間は最も長くなり、ビット線の電位が下降するBitLineDevelop;以下、BLDevelopと言う時間も、データ1の個数が少ない場合に比べて長くなる。そのため、BLDevelopに続く、ビット線に接続されるページバッファに対するデータ入力、及びページバッファのラッチにおけるデータ判定以下、SODevelopと言うのタイミングを、データの誤判定を防ぐために、データ1の個数が多い場合に合わせて遅延させる必要が生じる。しかし、この結果、ページバッファからのデータ読み出し時間が長く設定されてしまうという問題があった。そこで本発明が解決しようとする課題は、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、1ページ内のデータ1の個数オンセルの個数に対応させ、ページ各々のラッチにおけるSODevelopのタイミングを調整する不揮発性半導体記憶装置を提供することにある。本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、前記メモリセルからデータを読み出す動作において、前記ページバッファへの前記ビット線からのデータ入力時刻、及び入力されたデータの前記ラッチによる判定時刻を、前記複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて制御する制御回路と、を有することを特徴とする。また、本発明の不揮発性半導体記憶装置は、前記メモリセルからデータを読み出す動作は、前記メモリセルへデータが書き込まれたか否かを判定する書き込みベリファイにおける読み出し動作である、ことを特徴とする。また、本発明の不揮発性半導体記憶装置は、前記制御回路が、前記共通ソース線の電位と予め設定された基準電圧とを比較して、検出信号を出力する差動アンプと、前記差動アンプからの前記検出信号が入力されると時間を計測し所定時間経過後に時間信号を出力するタイマーと、前記タイマーからの時間信号が入力されると、前記ページバッファへの前記ビット線からのデータ入力を指示する第1の制御信号と、入力されたデータの前記ラッチによる判定を指示する第2の制御信号とを出力する制御信号発生回路と、を有することを特徴とする。また、本発明の不揮発性半導体記憶装置は、外部から書き込み可能なレジスタを備え、前記基準電圧及び前記所定時間が前記不揮発性半導体記憶装置の製造後の評価において、前記レジスタに書き込まれる、ことを特徴とする。本発明の不揮発性半導体記憶装置は、メモリセルからデータを読み出す動作において、ページバッファへのビット線からのデータ入力時刻、及び入力されたデータのラッチによる判定開始時刻を、複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて可変とする制御部を有している。これにより、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、1ページ内のデータ1の個数オンセルの個数に対応させ、ページ各々のラッチにおけるSODevelopのタイミングを調整する不揮発性半導体記憶装置を提供することができる。以下、図面を参照して、本発明の実施の形態について説明する。図1は、本発明の一実施形態による不揮発性半導体記憶装置10であるNAND型EEPROMの構成例を示す概略ブロック図である。また、図2は、図1におけるページバッファ群13、ロウデコーダ14、電圧生成回路16、及びブロックBLCの構成例を示すブロック図である。メモリセルアレイ11においては、図2に示すブロックBLCが、ビット線の配線方向に複数個配置されている。図2において、ブロックBLCは1つしか示していないが、メモリセルアレイ11は、ブロックアドレスBAのビット数をjとすると、2j個のブロックBLCから構成される。このブロックBLCは、メモリセルのデータの消去単位で設けられるものであり、図2に示すように、複数のフローティングゲート型のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルMC0~不揮発性メモリセルMC4をカラム方向列方向に直列接続したNANDセルストリングNAから構成される。なお、図2において、NANDセルストリングNAにおけるメモリセル数は5個であるが、これは例示であり、ページアドレスPAのビット数をhとすると、2h個の不揮発性メモリセルMCが直列接続されてNANDセルストリングNAを構成する。また、このNANDセルストリングNAは、メモリセルアレイ11において、ロウ方向行方向にビット線BL0~ビット線BL1各々について配置される。ビット線は、図2において2本しか示していないが、これは例示であり、通常ビット線の本数は外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。ブロックBLCは、このように、複数のNANDセルストリングNAから構成される。また、このブロックBLCの構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線BLビット線BL0~ビット線BL1に直交するワード線WLワード線WL0~WL4が接続されている。また、ビット線BLと、NANDセルストリングNA各々の一方の端部との間には、ビット線BLとNANDセルストリングNAの一方の端部とを接続または非接続とする選択トランジスタSG1が介挿される。また、共通ソース線CSLとNANDセルストリングNA各々の他方の端部との間には、ビット線BLとNANDセルストリングNAの一方の端部とを接続または非接続とする選択トランジスタSG2が介挿される。選択トランジスタSG1及びSG2は、Nチャネル型MOSトランジスタであり、ゲート電極に対して、ワード線WLと平行して配設される選択ゲート信号SSL及びSGLの配線がそれぞれ接続される。また、共通ソース線CSLと接地の間には、MOSトランジスタ21aが介挿され、選択信号NARSにより接続または非接続が制御される。不揮発性メモリセルMCからデータの読み出しを行う場合、一つのブロックBLCにおいて、選択ゲート信号SSL、SGL及び選択信号NARSがHレベルとなる。これにより、NANDセルストリングNAの一端がビット線BLに接続され、他端が接地される。また、不揮発性メモリセルMCへのデータ書き込みを行う場合、一つのブロックBLCにおいて、選択ゲート信号SSL及びSGLはHレベルとなり、選択信号NARSはLレベルとなる。これにより、NANDセルストリングNAにおけるチャネルは、ビット線BLにページバッファPBから供給される電圧にプリチャージされる。なお、上述した1本のワード線WLにより選択される不揮発性メモリセルMCの範囲が書き込み及び読み出しの単位となる1ページである。セルトランジスタ不揮発性メモリセルMCは、それぞれ保持するデータに応じた閾値電圧を持っている。NAND型EEPROMの場合は、通常、セルトランジスタがディプレッション型Dタイプになっている状態を1データの保持状態消去状態、セルトランジスタがエンハンスメント型Eタイプになっている状態を0データの保持状態書込み状態と定義している。また、1データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、0データを保持するようにすることを書込み動作と呼ぶ。一方、0データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ1データを保持するようにすることを消去動作と呼ぶ。図1に戻り、ページバッファ群13は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線BL毎に設けられたページバッファPB後述の複数から構成されている。ページバッファ群13におけるページバッファPBの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路ラッチを有する。ロウデコーダ14は、メモリセルアレイ11のワード線WLの選択を行う。カラムデコーダ15は、メモリセルアレイ11のビット線BL及びページバッファPBの選択を行う。電圧生成回路16は、不揮発性メモリセルMCに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。入出力回路17は、外部から供給されるアドレスをアドレスレジスタ19へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ18へ出力し、外部から入力される制御信号を制御回路20へ出力する。また、入出力回路17は、外部から入力されるデータをページバッファ群13のページバッファ各々へ出力、あるいはページバッファ群13を介し、不揮発性メモリセルMCから読み出されたデータを外部に出力する。アドレスレジスタ19は、入出力回路17から入力されるアドレスを保持し、保持したアドレスをロウデコーダ14及びカラムデコーダ15へ出力する。コマンドレジスタ18は、入出力回路17から入力されるコマンドデータ保持し、制御回路20へ供給する。制御回路20は、入出力回路17から入力する制御信号及びコマンドレジスタ18から供給されるコマンドデータにより、不揮発性メモリセルMCに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路20は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。また、制御回路20は、ページバッファ群13における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否か等を、判定する。更に、本実施形態において、制御回路20は、図2に示すように、差動アンプ20a、タイマ20b、及び制御信号発生回路20cCoreContorolを含んで構成される。制御回路20は、メモリセルからのデータ読み出し動作後述する読み出し動作、書き込みベリファイ動作、及び消去ベリファイ動作において、選択ブロックBLCにおける共通ソース線CSLの電位をモニターし、モニターした電位に応じて、ページバッファ群13への制御信号の入力時刻を可変に制御する詳細後述。また、ロウデコーダ14は、アドレスレジスタ19が保持するブロックアドレスBAをデコーディングし、デコーディング結果であるブロック選択信号BLKSELを、ブロックBLC各々に設けられる転送トランジスタ群21のゲートへ出力する。ここで、ブロック選択信号BLKSELの電圧レベルは、制御回路20が電圧生成回路16を制御して発生させる電圧の電圧レベルであり、各動作モードにおいて、選択ブロックSelectedBlock、非選択ブロックUnselectedBlockに応じた電圧レベルとなる。転送トランジスタ群21は、図2に示すように、Nチャネル型MOSトランジスタMT0~MT4、Nチャネル型MOSトランジスタMTS、Nチャネル型MOSトランジスタMTG、及びNチャネル型MOSトランジスタMTCから構成され、ブロックBLC各々に対応して設けられる。ロウデコーダ14は、アドレスレジスタ19が保持するページアドレスPAをデコーディングし、デコーディングした結果である内部ワード信号GWL0~GWL4に、スイッチ14sを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群21のトランジスタMT0~MT4のドレインに共通に出力する。また、ロウデコーダ14は、内部選択ゲート信号GSSL及びGSGLに、スイッチ14sを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群21各々のトランジスタMTS及びMTGのドレインに共通に出力する。ここで、内部ワード信号GWL、内部選択ゲート信号GSSL及びGSGLの電圧レベルは、制御回路20が電圧生成回路16を制御して発生させる電圧の電圧レベルであり、各動作モードに応じた電圧レベルとなる。ブロックBLC各々に対して設けられる転送トランジスタ群21は、ロウデコーダ14の上記出力を、ブロック選択信号BLKSELの電圧レベルに応じて転送する。ブロックBLCにおける複数のNANDセルストリングのゲート各々に接続される、選択ゲート信号SSL、選択ゲート信号SGL、ワード線WL0~WL4には、動作モードに応じた電圧レベルが供給される。また、チャネル型MOSトランジスタMTCのドレインは、各ブロックBLCの間で共通に設けられたグローバル共通ソース線GCSLに接続される。ロウデコーダ14が、いずれかのブロックBLCを選択することにより、選択されたブロックBLCの共通ソース線CSLがグローバル共通ソース線GCSLに接続され、共通ソース線の電位が制御回路20における差動アンプ20aの反転入力端子に入力される。次に、図3は、以上の様な構成を備えるロウデコーダ14から電圧が供給されるブロックBLCのうち、各動作モードにおける選択ブロック、非選択ブロックに入力される各信号の電圧レベルを示している。以下、図2、及び図3を用いて、各動作モードにおける選択ブロック及び非選択ブロックの選択動作について説明する。まず書き込みベリファイ動作について説明する。書き込みベリファイ動作におけるブロック選択Write動作モードデータ書き込み動作において、ロウデコーダ14は、ブロックアドレスBAに基づき、複数のブロックBLCのうち、一つのブロックBLC以下、選択ブロックBLCとするの転送トランジスタ群21に、プログラム電圧Vpgmより、更に転送トランジスタ群21の転送トランジスタの閾値電圧Vt分高い電圧レベルのブロック選択信号BLKSELを出力する。残りのブロックBLC以下、非選択ブロックBLCとするには、0Vのブロック選択信号BLKSELを出力する。これにより、選択ブロックBLCにのみ、スイッチ14sの出力が入力される。なお、非選択ブロックBLCに入力される選択ゲート信号SSLは、ロウデコーダ14が出力するブロック選択信号BLKSELの論理反転信号/BLKSELがゲートに入力されるNチャネル型MOSトランジスタMTN図2において不図示により、0Vに固定される。また、非選択ブロックBLCに入力される選択ゲート信号SGL、及びワード線WL0~WL4の電圧レベルは、転送トランジスタ群21がオフするため、それぞれフローティング電圧となる。スイッチ14sは、電圧レベルが書込み禁止電圧Vpassである内部ワード信号GWL、電圧レベルが低電圧VL電源電圧VCCかそれよりも低い電圧である内部選択ゲート信号GSSL、0Vの内部選択ゲート信号GSGLを、ブロックBLC各々の転送トランジスタ群21に出力する。選択ブロックBLCの転送トランジスタ群21は、オンしているため、選択ブロックBLCに入力される選択ゲート信号SSL,SGL、及びワード線WL0~WL4の電圧レベルは、スイッチ14sが出力する信号と同じ電圧レベルとなる。また、制御回路20は、0Vの選択信号NARSを出力し、MOSトランジスタ21aをオフさせる。その後、ページバッファ群13は、ビット線BL各々に1データとしてHレベル電源電圧VCCの電圧レベル、または0データとしてLレベル0Vを与える詳細は後述。これにより、選択ブロックBLCにおいては、ビット線BLに与えられた電圧レベルに応じて、NANDセルストリングNA各々における直列接続された不揮発性メモリセルMCを構成する各トランジスタのチャネルがプリチャージされる。その後、ロウデコーダ14内のスイッチ14sが、ワード線WL0~ワード線WL4のうち一本のワード線ページアドレスPAにより位置が示されるワード線:選択ワード線Wordとするにプログラム電圧Vpgmを与えることにより、0データが与えられる不揮発性メモリセルMCにおいて、0Vとなっているチャネルから浮遊ゲートに電子が注入され、閾値電圧が正方向に移動し、0データが書き込まれる。また、1データが与えられる不揮発性メモリセルMCでは、電子注入が起こらず閾値電圧変化はなく、1データの保持状態消去状態のままにある。なお、ワード線WL0~ワード線WL4のうち、選択ワード線Word以外のワード線非選択ワード線Wordとするは、書込み禁止電圧Vpassが与えられている。そのため、非選択ワード線Wordに接続される不揮発性メモリセルMCでは、電子注入が起こらず閾値電圧変化はなく、0データまたは1データを保持する。一方、非選択ブロックBLCにおいては、選択トランジスタSG1はオフしているので、NANDセルストリングNA各々における直列接続された不揮発性メモリセルMCのチャネルは、プリチャージされることなく、また、ワード線WL0~ワード線WL4の電圧レベルもフローティング電圧である。そのため、不揮発性メモリセルMCは、閾値電圧は変化せず、0データまたは1データの保持を維持する。そして、ロウデコーダ14内のスイッチ14sは、内部ワード信号GWL、内部選択ゲート信号GSSL、内部選択ゲート信号GSGLを、いったん0Vにする。ただし、ロウデコーダ14は、ブロック選択信号BLKSEL各々の電圧レベルを維持する。また、制御回路20は、Hレベルの選択信号NARSを出力し、MOSトランジスタ21aをオンさせる。Write動作モードに続くWriteVerify動作モード書き込みベリファイ動作において、ページバッファ群13は、ビット線BL各々にHレベルを与える。また、ロウデコーダ14内のスイッチ14sが、選択ワード線Wordに0V、非選択ワード線Wordに読み出し電圧Vreadを与える。これにより、先の書き込み動作において、0データまたは1データが書き込まれるべき不揮発性メモリセルMCのうち、0データが書き込まれなかった不揮発性メモリセルMCを含むNANDセルストリングNAにおいて、接地への電流パスが形成され、ビット線の電圧レベルは0Vとなる。一方、0データが書き込まれ不揮発性メモリセルMCを含むNANDセルストリングNAにおいて、接地への電流パスは形成されず、ビット線の電圧レベルはHレベルを維持する。後述するように、ページバッファPBのラッチLTには、前者の場合、不揮発性メモリセルMCへのデータの書き込みが正常に行われなかったことを示すフェイルデータが書き込まれ、後者の場合、不揮発性メモリセルMCへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。また、先の書き込み動作において、ページバッファPBから1を与えられ、1データを保持している不揮発性メモリセルMCを含むNANDセルストリングNAにおいて、0データが書き込まれなかった不揮発性メモリセルMCを含むNANDセルストリングNAと同様に、接地への電流パスが形成され、ビット線の電圧レベルは0Vとなる。しかし、この場合は、後述するように、ページバッファPBのラッチLTに不揮発性メモリセルMCへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。消去ベリファイ動作におけるブロック選択消去Stress動作モード消去動作において、ロウデコーダ14は、ブロックアドレスBAに基づき、複数のブロックBLCのうち、一つの選択ブロックBLCの転送トランジスタ群21に、書込み禁止電圧Vpassのブロック選択信号BLKSELを出力する。残りの非選択ブロックBLCには、0Vのブロック選択信号BLKSELを出力する。これにより、選択ブロックBLCにのみ、ロウデコーダ14内のスイッチ14sからの出力として、電圧生成回路16が生成する電圧が供給される。ロウデコーダ14内のスイッチ14sは、0Vの内部ワード信号GWL、書込み禁止電圧Vpassの内部選択ゲート信号GSSL、GSGLを、ブロックBLC各々の転送トランジスタ群21に出力する。選択ブロックBLCの転送トランジスタ群21は、オンしているため、選択ブロックBLCに入力される選択ゲート信号SSL及び選択ゲート信号SGLは、書込み禁止電圧Vpassから転送トランジスタの閾値電圧分下がったフローティンング電圧となる。また、選択ブロックBLCに入力されるワード線WL0~WL4の電圧レベルは、0Vとなる。その後、制御回路20は、0Vの選択信号NARSを出力し、MOSトランジスタ21aをオフさせ、共通ソース線CSLをフローティング電圧にし、電圧生成回路16は選択ブロックBLCを含む全てのブロックが形成されるPwellに高電圧例えば20Vを印加する。これにより、選択ブロックBLCにおいては、全ての不揮発性メモリセルMCは、浮遊ゲートから電子がPwellに引き抜かれ、閾値電圧が負電圧へ変化し、1データの保持状態消去状態となる。一方、非選択ブロックBLCにおいては、ワード線WL0~ワード線WL4の電圧レベルがフローティング電圧であるため、不揮発性メモリセルMCは、その浮遊ゲートも昇圧されるため、浮遊ゲートから電子がPwellに引く抜かれることない。つまり、不揮発性メモリセルMCの閾値電圧は変化せず、不揮発性メモリセルMCは、0データまたは1データの保持状態を維持する。ロウデコーダ14内のスイッチ14sは、内部選択ゲート信号GSSL、内部選択ゲート信号GSGLを、いったん0Vにする。そして、電圧生成回路16は、Pwellの電圧を通常の電圧例えば0Vまたは負電圧に戻すとともに、制御回路20は、Hレベルの選択信号NARSを出力し、MOSトランジスタ21aをオンさせ、共通ソース線CSLを0Vにする。消去Verify動作モード消去ベリファイ動作において、ページバッファ群13は、ビット線BL各々にHレベルを与える。ロウデコーダ14は、選択ブロックBLCの転送トランジスタ群21に、書込み禁止電圧Vpassより転送トランジスタの閾値電圧分高い電圧のブロック選択信号BLKSELを出力する。なお、非選択ブロックBLCには、0Vのブロック選択信号BLKSELを出力している。また、ロウデコーダ14内のスイッチ14sは、内部選択ゲート信号GSSL、内部選択ゲート信号GSGLに、書込み禁止電圧Vpassを供給する。これにより、選択ブロックBLCに入力される選択ゲート信号SSL及び選択ゲート信号SGLは、書込み禁止電圧Vpassとなる。また、選択ブロックBLCに入力されるワード線WL0~WL4の電圧レベルは、0Vのままである。一方、非選択ブロックBLCに入力される選択ゲート信号SSLは、書き込み動作及び書き込みベリファイ動作と同じく、ブロック選択信号BLKSELの論理反転信号/BLKSELにより、0Vとなる。これにより、先の消去動作において、全て1データが書き込まれた不揮発性メモリセルMCを含むNANDセルストリングNAにおいて、接地への電流パスが形成され、ビット線の電圧レベルは0Vとなる。一方、1データが書かれていない不揮発性メモリセルMCを一つでも含むNANDセルストリングNAにおいて、接地への電流パスは形成されず、ビット線の電圧レベルはHレベルを維持する。後述するように、ページバッファPBのラッチLTには、前者の場合、不揮発性メモリセルMCのデータ消去が正常に行われたことを示すパスデータが書き込まれ、後者の場合、不揮発性メモリセルMCのデータ消去が正常に行われなかったことを示すフェイルデータが書き込まれる。また、非選択ブロックBLCにおいては、入力される選択ゲート信号SSLが0Vであるので、NANDセルストリングNAはビット線BLと非接続であり、接地への電流パスを形成しない。読み出し動作におけるブロック選択Read動作モード読み出し動作において、ロウデコーダ14は、ブロックアドレスBAに基づき、一つの選択ブロックBLCの転送トランジスタ群21に、書込み禁止電圧Vpassより転送トランジスタの閾値電圧分高い電圧レベルのブロック選択信号BLKSELを出力する。残りの非選択ブロックBLCには、0Vのブロック選択信号BLKSELを出力する。これにより、選択ブロックBLCにのみ、スイッチ14sの出力が入力される。なお、非選択ブロックBLCに入力される選択ゲート信号SSLは、ロウデコーダ14が出力するブロック選択信号BLKSELの論理反転信号/BLKSELKがゲートに入力されるNチャネル型MOSトランジスタMTN不図示により、0Vに固定される。また、非選択ブロックBLCに入力される選択ゲート信号SGL、及びワード線WL0~WL4の電圧レベルは、転送トランジスタ群21がオフするため、それぞれフローティング電圧となる。また、制御回路20は、Hレベルの選択信号NARSを出力し、MOSトランジスタ21aをオンさせ、共通ソース線CSLを0Vにする。ページバッファ群13は、ビット線BL各々にHレベルを与える。また、ロウデコーダ14内のスイッチ14sが、選択ワード線Wordに0V、非選択ワード線Wordに読み出し電圧Vreadを与える。これにより、選択ワード線Wordが接続される不揮発性メモリセルMCに書き込み動作において1データが書き込まれているNANDセルストリングNAは、接地への電流パスを形成し、ビット線の電圧レベルを0Vとする。一方、選択ワード線が接続される不揮発性メモリセルMCに書き込み動作において0データが書き込まれているNANDセルストリングNAは、接地への電流パスを形成せず、ビット線の電圧レベルはHレベルを維持する。ページバッファが後述するように、ビット線の電圧レベルに応じて、0データまたは1データを出力する。非選択ブロックBLCにおいては、入力される選択ゲート信号SSLが0Vであるので、NANDセルストリングNAはビット線BLと非接続であり、ビット線の読み出し電圧変化に影響することはない。次に、図1におけるページバッファ群13の詳細な構成及び動作について、図4、及び図5を用いて説明する。図4は、図1におけるページバッファ群13を構成するページバッファPBの詳細な回路構成を示す図である。本実施形態において、カラムデコーダ15が、外部から入力されるビット線の位置を示すpビットのカラムアドレスをデコーディングして、2p=qとする本のカラムアドレス信号を出力するものとし、また、外部から入出力回路17に入力されるデータのビット数をwビットとすると、ビット線BLの本数は、w×q本となる。ページバッファPBは、これら複数のビット線BL各々に対応して設けられる。また、データのビット数wは、本実施形態において1とし、データ書込線nDI、データ読出線DOは、ページバッファ群13におけるページバッファPB各々に共通に接続されているものとする。また、カラムアドレス信号YWは、書き込み動作においてページバッファPBに入力される信号であり、カラムアドレス信号YRは、読み出し動作等においてページバッファPBに入力される信号であるものとする。つまり、カラムデコーダ15は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号YWを出力し、これによりデータ書込線nDIのデータがページバッファPBに入力される。また、カラムデコーダ15は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号YRを出力し、これによりページバッファPBからのデータがデータ読出線DOに読み出される。ページバッファ群13を構成する複数のページバッファPB各々は、いずれも同様の構成をしており、以下に一つのページバッファPBの回路構成を説明する。ページバッファPBは、トランジスタ31、32、33、34、37、38、40、41、42、43及び44と、ラッチLTから構成されている。ここで、トランジスタ31、及び32は、Pチャネル型MOSMetalOxideSemiconductorトランジスタである。一方、トランジスタ32から44は、Nチャネル型MOSトランジスタである。また、ラッチLTは、インバータIV1及びIV2から構成されている。ここで、インバータIV1は、出力端子が接続点N2においてインバータIV2の入力端子に接続され、入力端子が接続点N1においてインバータIV2の出力端子に接続されている。トランジスタ31は、ソースが電源配線に接続され、ゲートに制御信号pLOADの配線が接続され、ドレインが接続点SOに接続されている。トランジスタ32は、ソースが電源配線に接続され、ゲートに制御信号PBRSTの配線が接続され、ドレインが接続点N1に接続されている。トランジスタ33は、ドレインが接続点N1に接続され、ゲートが接続点SOに接続され、ソースがトランジスタ34のドレインに接続されている。トランジスタ34は、ドレインがトランジスタ33のソースに接続され、ゲートが制御信号PBLCHの配線に接続され、ソースが接地されている。トランジスタ37は、ドレインが接続点N2に接続され、ゲートがデータ書込線nDIに接続され、ソースがトランジスタ38のドレインに接続されている。トランジスタ38は、ドレインがトランジスタ37のソースに接続され、ゲートがカラムアドレス信号YWの配線に接続され、ソースが接地されている。トランジスタ40は、ドレインが接続点SOに接続され、ゲートが制御信号pPGMの配線に接続され、ソースが接続点N2に接続されている。トランジスタ41は、ドレインがビット線BLに接続され、ゲートが制御信号BLSHFの配線に接続され、ソースが接続点SOに接続されている。トランジスタ42は、ドレインが接続点SOに接続され、ゲートが制御信号pDisの配線に接続され、ソースが接地されている。トランジスタ43は、ドレインがデータ読出線DOに接続され、ゲートがカラムアドレス信号YRの配線に接続され、ソースがトランジスタ44のドレインに接続されている。トランジスタ44は、ドレインがトランジスタ43のソースに接続され、ゲートが接続点N2に接続され、ソースが接地されている。他のページバッファPBも、上述したページバッファPBと同様の構成である。次に、図5は不揮発性メモリセルに記憶されているデータの各動作モードにおけるラッチLTにおける接続点N1及びN2の状態を示すテーブルである。まず、図5を用いて、ページバッファPBの動作を以下に説明する。<読み出し動作>読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出しモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PBLCH、制御信号pPGM、制御信号BLSHF、及び制御信号pDisをLレベルとし、制御信号pLOAD、及び制御信号PBRSTをHレベルとしている。また、カラムデコーダ15は、カラムアドレス信号YW、及びカラムアドレス信号YRをLレベルとしている。不揮発性メモリセルMCからデータを読み出す際、制御回路20は、まず制御信号PBRSTをLレベルに変化させ、強制的に接続点N1にHレベルのデータを与え、不揮発性メモリセルMCからデータを読み出す前準備のリセットRESET動作を行う。これにより、ラッチLTにおいて、接続点N1にHレベル、接続点N2にLレベルのデータが書き込まれ、リセット時のデータが記憶される。そして、制御回路20は、制御信号PBRSTをHレベルに変化させ、トランジスタ32をオフ状態とし、図5に示すデータ設定RESETSTATEとしてリセット処理を終了する。次に、制御回路20は、制御信号pLOADをLレベルに、制御信号BLSHFをHレベルにそれぞれ変化させる。これにより、トランジスタ31及びトランジスタ41がオン状態となり、トランジスタ31及び41を介してビット線BLがHレベルにプリチャージされる。ロウデコーダ14は、ブロックBLCのうちの一つを選択し、選択ブロックBLCにおける選択ワード線Wordを0Vとする。また、ロウデコーダ14は、選択されたワード線WL以外の全ての非選択ワード線Wordに、電圧生成回路16が生成した読み出し電圧Vreadを印加し、選択ワード線Word以外の非選択ワード線Wordがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。次に、制御回路20は、制御信号pLOADをHレベルに、制御信号BLSHFをLレベルにそれぞれ変化させる。この結果、選択ワード線Wordに接続される不揮発性メモリセルMCに0データが書き込まれているとき、不揮発性メモリセルMCはオフ状態であり、ビット線BLはHレベルを維持する。一方、不揮発性メモリセルMCに1データが書き込まれているときもともと消去状態にあり、閾値電圧が負のとき、或いは、0データが十分書き込まれず、閾値電圧が読み出し電圧Vread未満の状態にあるとき、不揮発性メモリセルMCがオン状態となり、ビット線BLがLレベルに変化する。次に、制御回路20は、制御信号BLSHFをHレベルに変化させる。これにより、トランジスタ41がオン状態となり、ビット線BLと接続点SOが接続され、接続点SOのレベルはビット線と同電位へと変化する。続いて、制御回路20は、制御信号PBLCHをHレベルに変化させ、トランジスタ34をオン状態とする。不揮発性メモリセルMCに0データが書き込まれているとき、接続点N1の電位は、トランジスタ33及び34を介する電流により、Lレベルに変化する。また、接続点N2の電位は、Hレベルとなる。一方、不揮発性メモリセルMCが消去状態にあるか、0データが書き込まれず閾値電圧が負電圧であるとき、接地点に対して電流が流れず、接続点N1はHレベルのままである。同様に、接続点N2の電位も、Lレベルのままである。制御回路20は、データ読出線DOをHレベルにプリチャージしており、カラムデコーダ15は、入力されたアドレスに対応するページバッファPBを選択するため、カラムアドレス信号YRをHレベルとする。これにより、トランジスタ43がオン状態となり、不揮発性メモリセルMCに0データが書き込まれている場合、接続点N2がHレベルであり、トランジスタ44がオン状態であるため、データ読出線DOはLレベルへ変化する。入出力回路17は、このLレベルのデータを、外部に0データとして出力する図5に示すReadPass。一方、不揮発性メモリセルMCに1のデータが書き込まれている場合、接続点N2がLレベルであり、トランジスタ44がオン状態となるため、データ読出線DOはHレベルのままである。入出力回路17は、このHレベルのデータを、外部に1データとして出力する。書き込み動作において不揮発性メモリセルMCにデータ1が書き込まれている場合もともと消去状態にある場合、1データが1データとして読み出され、書き込み動作においてデータ0を書き込んだにもかかわらず消去状態にある場合閾値電圧が負電圧の状態にある場合、1データが読み出されるそれぞれ図5に示すReadPass、ReadFail。そして、ロウデコーダ14は、選択ワード線Word及び非選択ワード線Wordを0Vに変化させ、読み出し処理を終了する。また、制御回路20は、制御信号PBLCHをLレベルに変化させ、ラッチLTの判定処理を終了する。また、制御回路20は、制御信号BLSHFをHレベルに維持したまま、制御信号pDisをHレベルへ変化させ、ビット線BLの電荷を放電ディスチャージする。制御回路20は、ビット線のディスチャージ後、制御信号pDis及び制御信号BLSHFをLレベルに変化させ、ビット線BLと接続点SOとを非接続とし、読み出し処理を終了する。<消去ベリファイ動作>次に、消去ベリファイEraseVerify動作について説明する。消去ベリファイ動作においては、選択ブロックBLCの全不揮発性メモリセルに対して上述の消去処理を行い、データが正常に消去されたか否かの判定を、ブロックBLC単位で行う。外部からブロック単位の消去指示を示すコマンドデータが入力され、コマンドレジスタ18には消去モードとするデータが設定される。制御回路20は、このデータに基づいて、電圧生成回路16に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックBLCの不揮発性メモリセルMCに対して、この消去電圧を印加する消去のためのストレスの印加。これにより、消去電圧が印加されたブロックBLC全ての不揮発性メモリセルのデータの消去処理が一括して行われる。続いて、選択ブロックBLCの消去が実行された後、コマンドレジスタ18には消去ベリファイモードとするデータが設定される。制御回路20は、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PBLCH、制御信号pPGM、制御信号BLSHF、及び制御信号pDisをLレベルとし、制御信号pLOAD、及び制御信号PBRSTをHレベルとしている。また、カラムデコーダ15は、カラムアドレス信号YW、及びカラムアドレス信号YRをLレベルとしている。制御回路20は、まず制御信号PBRSTをLレベルに変化させ、強制的に接続点N1にHレベルのデータを与え、不揮発性メモリセルMCからデータを読み出す前準備のリセットRESET動作を行う。これにより、ラッチLTにおいて、接続点N1にHレベル、接続点N2にLレベルのデータが書き込まれ、リセット時のデータが記憶される。そして、制御回路20は、制御信号PBRSTをHレベルに変化させ、トランジスタ32をオフ状態とし、図5に示すデータ設定RESETSTATEとしてリセット処理を終了する。次に、制御回路20は、制御信号pLOADをLレベルに、制御信号BLSHFをHレベルにそれぞれ変化させる。これにより、トランジスタ31及びトランジスタ41がオン状態となり、トランジスタ31及び41を介してビット線BLがHレベルにプリチャージされる。続いて、制御回路20は、ロウデコーダ14を制御し、内部選択ゲート信号GSSL、内部選択ゲート信号GSGLに書込み禁止電圧Vpassを、内部ワード信号GWLに0Vを供給する。選択ブロックBLCにおいて、入力される選択ゲート信号SSL、選択ゲート信号SGLは書込み禁止電圧Vpassとなり、NANDセルストリングNAはビット線と接続される。また、選択ブロックBLCにおいて、ワード線WLは、選択ワード線Word、非選択ワード線Wordに係らず、0Vが供給される。次に、制御回路20は、制御信号pLOADをHレベルに、制御信号BLSHFをLレベルにそれぞれ変化させる。これにより、ビット線BLに接続されるNANDセルストリングNAの不揮発性メモリセルMCが全てオン状態の場合、NANDセルストリングNAは導通状態となるので、ビット線BLは接地レベル、すなわちLレベルとなる。一方、ビット線BLに接続されるNANDセルストリングNAの不揮発性メモリセルMCのいずれか1つでも0データの書き込みが消去されていない場合、不揮発性メモリセルMCがオン状態とならず、NANDセルストリングNAが非導通状態となるので、ビット線BLはプリチャージされた状態、すなわちHレベルのままとなる。また、接続点SOは、不揮発性メモリセルMCに0データが書き込まれており、ビット線BLがHレベルの場合、Hレベルのままであり、不揮発性メモリセルMCが消去され、ビット線BLがLレベルの場合、HレベルからLレベルに変化する。次に、制御回路20は、制御信号BLSHFをHレベルに変化させる。これにより、トランジスタ41がオン状態となり、ビット線BLと接続点SOが接続され、接続点SOのレベルはビット線と同電位へと変化する。続いて、制御回路20は、制御信号PBLCHをHレベルに変化させ、トランジスタ34をオン状態とする。これにより、NANDセルストリングNAの全ての不揮発性メモリセルMCの0データが消去された場合、接続点SOの電位がLレベルとなるので、ラッチLTにおいて、接続点N1はHレベル、接続点N2がLレベルのままである。一方、NANDセルストリングNAの不揮発性メモリセルMCが一つでもデータ消去されないと、接続点SOの電位がHレベルのままであり、ラッチLTの接続点N1はLレベル、接続点N2はHレベルと変化する。選択ブロックBLCのNANDセルストリングNAの全ての不揮発性メモリセルMCの0データが消去されたか否かを示すデータが、ビット線BLを介して全てのページバッファPBのラッチLTに読み出されるまでに、制御回路20は、データ読出線DOをHレベルにプリチャージしている。カラムデコーダ15は、入力されたアドレスに対応するページバッファPBを選択するため、カラムアドレス信号YRをHレベルとする。これにより、トランジスタ43がオン状態となり、NANDセルストリングNAの全ての不揮発性メモリセルMCの0データが消去された場合、接続点N2がLレベルであり、トランジスタ44がオフ状態であるため、データ読出線DOはHレベルのままとなる。制御回路20は、このHレベルのデータが入力される図5に示すEraseVerifyPass。一方、NANDセルストリングNAの不揮発性メモリセルMCが一つでもデータ消去されない場合、接続点N2がHレベルであり、トランジスタ44がオン状態であるため、データ読出線DOはLレベルへ変化する。制御回路20は、このLレベルのデータが入力される図5に示すEraseVerifyFail。このデータ読み出し動作は、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ15は、カラムアドレスから生成したカラムアドレス信号YRを順次切り替えて、複数のページバッファPBのいずれかを選択し、選択したページバッファPBにおけるラッチLTからのデータ読み出し動作を繰り返して行う。そして、制御回路20は、すべてのページバッファPBからデータ読出線DOに読み出される信号がHレベルである場合、データ消去が正常に完了したと判定し、消去動作を終了する。一方、データ読出線DOに読み出される信号が一つでもLレベルにある場合、再消去動作及び消去ベリファイ動作を実行する。この再消去動作後の消去ベリファイ動作においては、ページバッファPBのラッチLTにおけるデータをリセットして上記消去ベリファイ動作が再実行される。これにより、再消去動作に続く消去ベリファイ動作において、接続点N1がHレベル、接続点N2がLレベルリセット状態となり、制御回路20が、データ消去が正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで、消去動作及び消去ベリファイ動作が実行される。そして、ロウデコーダ14は、選択ワード線Word及び非選択ワード線Wordを0Vに変化させ、消去ベリファイ処理を終了する。また、制御回路20は、制御信号PBLCHをLレベルに変化させ、ラッチLTの判定処理を終了する。また、制御回路20は、制御信号BLSHFをHレベルに維持したまま、制御信号pDisをHレベルへ変化させ、ビット線BLの電荷を放電ディスチャージする。制御回路20は、ビット線のディスチャージ後、制御信号pDis及び制御信号BLSHFをLレベルに変化させ、ビット線BLと接続点SOとを非接続とし、消去ベリファイ処理を終了する。<書き込み動作>次に、Write書き込み動作について説明する。書き込み動作においては、データ書込線nDIからページバッファPBのラッチLTにデータを書き込み、書き込んだデータを用いて、不揮発性メモリセルに対して0データまたは1データを書き込む動作を行う。書き込み動作において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ18に書き込み動作モードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PBLCH、制御信号pPGM、制御信号BLSHF、及び制御信号pDisをLレベルとし、制御信号pLOAD、及び制御信号PBRSTをHレベルとしている。また、カラムデコーダ15は、カラムアドレス信号YW、及びカラムアドレス信号YRをLレベルとしている。制御回路20は、まず制御信号pLOADをLレベルに変化させ、制御信号PBLCHをHレベルに変化させる。これにより、トランジスタ31がオン状態となり、接続点SOがHレベルとなり、トランジスタ33がオン状態となる。また、トランジスタ34がオン状態となることにより、強制的に接続点N1にLレベルのデータを与え、不揮発性メモリセルMCからデータを書き込む前準備のリセットRESET動作を行う。これにより、ラッチLTにおいて、接続点N1にLレベル、接続点N1にHレベルのデータが書き込まれ、リセット時のデータが記憶される。そして、制御回路20は、制御信号pLOADをHレベルに変化させ、制御信号PBLCHをLレベルに変化させ、トランジスタ31及び34をオフ状態とし、データ設定としてのリセット処理を終了する図5に示すRESETSTATE。そして、カラムデコーダ15は、カラムアドレス信号YWを出力し、トランジスタ38をオン状態とする。次に、制御回路20は、不揮発性メモリセルMCに対して、外部からの0データまたは1データを書き込むため、入出力回路17を制御する。入出力回路17は、外部からの0データ、1データに対応して、データ書込線nDIを、それぞれHレベル、Lレベルとする。0データを書き込むため、データ書込線nDIにHレベルを供給すると、ラッチLTの接続点N1がHレベル、接続点N2がLレベルの状態となる。一方、1データを書き込むため、データ書込線nDIにLレベルを供給すると、ラッチLTの接続点N1がLレベル、接続点N2がHレベルの状態であり、これは上記初期状態が維持されることになる図5に示すINHIBITSTATE。なお、この書き込み処理において、ページバッファPBにおけるラッチLTへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ15は、カラムアドレスから生成したカラムアドレス信号YWを順次切り替えて、複数のページバッファPBのいずれかを選択し、選択したページバッファPBにおけるラッチLTへの書き込み動作を繰り返して行う。そして、制御回路20は、制御信号pPGM及び制御信号BLSHFをHレベル変化させる。これにより、トランジスタ40及び41がオン状態となり、データ0を書き込むべき不揮発性メモリセルMCのNANDセルストリングNAが接続されるビット線BLは0Vに維持される。一方、データ1を書き込むべき不揮発性メモリセルMCデータ0を書き込まない、消去状態が維持される不揮発性メモリセルMCのNANDセルストリングNAが接続されるビット線BLは、Hレベルにプリチャージされる。ロウデコーダ14は、ブロックBLCのうちの一つを選択し、選択ブロックBLCにおける選択ワード線Wordにプログラム電圧Vpgmを供給する。また、ロウデコーダ14は、選択ワード線Word以外の全ての非選択ワード線Wordに、書込み禁止電圧Vpassを供給する。これにより、選択ワード線Wordに接続されているデータ0を書き込むべき不揮発性メモリセルMCのソース、ドレイン及びチャネル部分がLレベルとなり、不揮発性メモリセルMCの浮遊ゲートに対して電子が注入され、閾値電圧が上昇し0データが書き込まれる。また、データ1を書き込むべき不揮発性メモリセルMCのソース、ドレイン及びチャネル部分がHレベルであるので、不揮発性メモリセルMCの浮遊ゲートに対して電子は注入されず、データ1が維持される。そして、ロウデコーダ14は、選択ワード線Word及び非選択ワード線Wordを0Vに変化させ、書き込み処理を終了する。また、制御回路20は、制御信号pPGM及び制御信号BLSHFをLレベルに変化させ、ビット線BLと接続点SOとを非接続とし、また、ラッチLTと接続点SOとの接続を非接続とし、書き込み処理を終了する。<書き込みベリファイ動作>書き込みベリファイ動作において、制御回路20は、メモリセルに書き込むべきデータが正常に書き込まれたか否かの判定書き込みベリファイ動作を行うため、ページバッファPBに不揮発性メモリセルMCのデータを読み出す。すなわち、不揮発性メモリセルMCからデータを読み出す際、制御回路20は、制御信号pLOADをLレベルに変化させ、制御信号BLSHFをHレベルに変化させる。これにより、トランジスタ31及び41はオン状態となる。そして、トランジスタ31及び41を介してビット線BLがHレベルにプリチャージされる。ロウデコーダ14は、選択ワード線Wordを0Vとし、選択された選択ワード線Word以外の全ての非選択ワード線Wordに、電圧生成回路16が生成した読み出し電圧Vreadを印加し、非選択ワード線Wordがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。次に、制御回路20は、制御信号pLOADをHレベルに、制御信号BLSHFをLレベルにそれぞれ変化させる。選択ワード線Wordがゲートに接続されている不揮発性メモリセルMCに0データが記憶されている場合、ビット線BLはディスチャージされず、Hレベルを維持する。一方、不揮発性メモリセルMCに1データが記憶されている場合もともと消去されている状態の場合、または、0データを書き込んだにもかかわらず、閾値電圧が負電圧である場合、ビット線BLはディスチャージされLレベルとなる。次に、制御回路20は、制御信号PBLCHをHレベルに変化させ、トランジスタ34をオン状態とする。次に、制御回路20は、制御信号BLSHFをHレベルに変化させる。これにより、トランジスタ41がオン状態となり、ビット線BLと接続点SOが接続され、接続点SOのレベルはビット線と同電位へと変化する。続いて、制御回路20は、制御信号PBLCHをHレベルに変化させ、トランジスタ34をオン状態とする。これにより、0データを書き込むべき不揮発性メモリセルMCに0データが書き込まれている場合、接続点SOがHレベルのままなので、ラッチLTの接続点N1がLレベル、接続点N2がHレベルと変化する。一方、0データを書き込むべき不揮発性メモリセルMCに0データが書き込まれていない場合、接続点SOがLレベルとなり、ラッチLTを反転できず、ラッチLTの接続点N1がHレベル、接続点N1がLレベルと、ラッチLTは、書き込んだ状態RESETSTATEとは反対の状態を維持する。また、1データが書き込まれている不揮発性メモリセルMCの場合は、接続点SOがLレベルとなっても、ラッチLTは初期状態を維持しているので、ラッチLTの接続点N1がLレベル、接続点N2がHレベルと、ラッチLTは、リセット状態を維持する。選択ブロックBLCのワード線WLを共通とする不揮発性メモリセルMCのデータが、全てのページバッファPBのラッチLTに読み出されたまでに、制御回路20は、データ読出線DOをHレベルにプリチャージしている。カラムデコーダ15は、入力されたアドレスに対応するページバッファPBを選択するため、カラムアドレス信号YRをHレベルとする。これにより、トランジスタ43がオン状態となり、不揮発性メモリセルMCに0データが書き込まれた場合、接続点N2がHレベルであり、トランジスタ44がオン状態であるため、データ読出線DOはLレベルに変化する。制御回路20は、このLレベルのデータが入力される図5に示すWriteVerifyPass。一方、書き込み動作において不揮発性メモリセルMCにデータ0を書き込んだにもかかわらずデータ0が書き込まれていない場合閾値電圧が負電圧の状態にある場合、接続点N2がLレベルであり、トランジスタ44がオフ状態であるため、データ読出線DOはHのままとなる。制御回路20は、このHレベルのデータが入力される図5に示すWriteVerifyFail。また、不揮発性メモリセルMCに1のデータが書き込まれた場合、接続点N2はHレベルであり、トランジスタ44がオン状態であるため、データ読出線DOはLレベルに変化する。制御回路20は、このLレベルのデータが入力される図5に示すWriteVerifyPass。この書き込みベリファイ動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ15は、カラムアドレスから生成したカラムアドレス信号YRを順次切り替えて、複数のページバッファPBのいずれかを選択し、選択したページバッファPBにおけるラッチLTからデータ読出線DOへのデータ読み出し動作を繰り返して行う。そして、制御回路20は、すべてのページバッファPBからデータ読出線DOに読み出される信号がLレベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、データ読出線DOに読み出される信号が一つでもHレベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この書き込みベリファイ動作においては、ページバッファPBのラッチLTにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点N1がLレベル、接続点N2がHレベルRESETSTATEとなり、制御回路20が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。そして、ロウデコーダ14は、選択ワード線Word及び非選択ワード線Wordを0Vに変化させ、書き込みベリファイ処理を終了する。また、制御回路20は、制御信号PBLCHをLレベルに変化させ、ラッチLTの判定処理を終了する。また、制御回路20は、制御信号BLSHFをHレベルに維持したまま、制御信号pDisをHレベルへ変化させ、ビット線BLの電荷を放電ディスチャージする。制御回路20は、ビット線のディスチャージ後、制御信号pDis及び制御信号BLSHFをLレベルに変化させ、ビット線BLと接続点SOとを非接続とし、書き込みベリファイ処理を終了する。以上、ページバッファPBの構成及び動作について詳細に説明した。上述した読み出し動作、書き込みベリファイ動作、及び消去ベリファイ動作が、本願におけるメモリセルからのデータ読み出し動作に対応する。このデータ読み出し動作において、制御回路20は、選択ブロックBLCにおける共通ソース線CSLの電位をモニターし、モニターした電位に応じて、制御信号BLSHFのビット線プリチャージ後における立ち上がり時刻、及び制御信号PBLCHの立ち上がり時刻を可変に制御している。このため、制御回路20は、図2に示すように、差動アンプ20a、タイマ20b、及び制御信号発生回路20cCoreContorolを含んで構成される。差動アンプ20aにおいて、正転入力端子は電圧生成回路16に接続され、基準電圧VREF_CSLが入力される。また、反転入力端子はスイッチ14sを介してグローバル共通ソース線GCSL、及び選択BLKの共通ソース線CSLに接続され、共通ソース線CSLの電圧が入力される。差動アンプ20aは、例えば制御信号発生回路20cから入力される活性化制御信号図において不図示により活性化され、基準電圧VREF_CSLの電圧レベル≧共通ソース線CSLの電圧のとき、タイマ20bを起動する比較結果信号CSLDetectをHレベルに駆動する。また、差動アンプ20aは、基準電圧VREF_CSLの電圧レベル<共通ソース線CSLの電圧のとき、比較結果信号CSLDetectをLレベルに維持する。なお、制御信号発生回路20cは、ビット線プリチャージ後において制御信号BLSHFをLレベルに変化させた後、この活性化制御信号を差動アンプ20aに対して出力する。これにより、共通ソース線CSLの電位が上昇してから下降するまでの間において、差動アンプ20aに共通ソース線CSLの電位判定を行わせることができる。タイマ20bは、例えばリングオシレータにより構成され、差動アンプ20aからHレベルの比較結果信号CSLDetectが入力されると、時間計測を開始し、所定時間経過後に時間検出信号TimeDetectを、制御信号発生回路20cに対して出力する。なお、時間検出信号TimeDetectは、本実施形態では複数であって、タイマ20bは、比較結果信号CSLDetectの入力時刻から順番に、時間検出信号TimeDetect1、時間検出信号TimeDetect2を、例えばLレベルからHレベルに変化させて出力する。制御信号発生回路20cは、時間検出信号TimeDetect1がHレベルになると、制御信号BLSHFを先のビット線プリチャージ動作時と同様に、LレベルからHレベルへ変化させる。また、制御信号発生回路20cは、時間検出信号TimeDetect2がHレベルになると、制御信号PBLCHをLレベルからHレベルへ変化させる。ここで、基準電圧VREF_CSLの電圧レベル、及び上記所定時間は、不揮発性半導体記憶装置10の設計時に予め設定される。或いは、設計時に設定されたこれらの基準電圧VREF_CSLの電圧レベル、及び所定時間は、不揮発性半導体記憶装置10の設計後の評価時に評価結果に基づいて設定される構成としてもよい。例えば、入出力回路17を介してコマンドレジスタ18に最適な電圧レベル、或いは所定時間を設定し、それぞれ差動アンプ20a、タイマ20bがこれらの値を参照して、上述した比較判定、時間検出信号の出力を行う構成としてもよい。以下、本願におけるメモリセルからのデータ読み出し動作における共通ソース線CSLのモニター動作について、書き込みベリファイ動作を例にして詳細に説明する。図6は、書き込みベリファイ動作におけるタイミングチャートである。図6aは、書き込みベリファイ動作の回数が少ない場合であって、消去セルが多い場合のページバッファPBの主要信号波形を示している。また、図6bは、書き込みベリファイ動作の回数が多くなった場合であって、プログラムセルが多くなった場合のページバッファPBの主要信号波形を、それぞれ示している。なお、図6において、書き込みベリファイ動作の期間を、4つの期間に分けて示している。第1の期間は、ビット線電圧のプリチャージ期間以下、BLPrecharge期間とするであり、第2の期間はビット線の電荷放電期間以下、BLDevelop期間とするである。また、第3の期間は、ラッチLTによる判定及びページバッファからのデータ出力期間以下、SODevelop期間であり、第4の期間は、ビット線電圧のディスチャージ期間以下、BLDischarge期間とするである。まず制御回路20は、BLPrecharge期間において、制御信号BLSHFをHレベルに変化させ、制御信号pLOADをLレベルに変化させ、ビット線BLをHレベルにプリチャージする。次にロウデコーダ14が、ワード線を選択すると、ビット線BLが充電されるとともに、複数のNANDセルストリングNAにおいて、各ビット線から共通ソース線CSLに向かって電流が流れる。しかし、トランジスタ21aのサイズ制限、共通ソース線CSLの配線抵抗により、共通ソース線CSLの電位が上昇する。次に、制御回路20は、BLDevelop期間において、まず制御信号BLSHFをLレベルに変化させ、トランジスタ41をオフ状態とし、ページバッファPBとビット線BLとを電気的に非接続とする。各NANDセルストリングNAにおいて、選択されたメモリセルが消去セルオンセルである場合、不揮発性メモリセルMCは対応するビット線をLレベルへ放電する。一方、選択されたメモリセルがプログラムセルプログラムされたオフセルである場合、メモリセルは対応するビット線の電荷を放電せず、ビット線の電位を略プリチャージされたHレベルに維持する。このとき、オンセルが多い場合すなわち、図6aに示す場合と、オフセルが多い場合すなわち、図6bに示す場合とを比較すると、図6aの方が共通ソース線へ流れる電流の電流量が多いので、共通ソース線CSLの電位の降下する時間は遅くなる。次に、制御回路20は、SODevelop期間において、共通ソース線CSLの電位が基準電圧VREF_CSLのレベルを下回った場合、この下回った時点から所定期間経過後にまず制御信号BLSHF第1の制御信号をHレベルに変化させ、トランジスタ41をオン状態とし、ビット線BLとページバッファPBの接続点SOを接続する。これにより、メモリセルからのデータがページバッファPBに入力される。図6bの方が、図6aに比べて、共通ソース線CSLの電位の降下する時間は短くなるので、共通ソース線CSLの電位が基準電圧VREF_CSLに到達するまでの時間も短くなる。そのため、メモリセルからのデータがページバッファPBに入力される時刻を比較すると、図6aに示す場合の方が図6bに示す場合に比べて早くなる。接続点SOの電位は、メモリセルがオンセルの場合、ビット線BLの電位と同様にLレベルへと変化する。一方、接続点SOの電位は、メモリセルがオフセルの場合、ビット線BLの電位と同様にHレベルを維持する。次に、制御回路20は、共通ソース線CSLの電位が基準電圧VREF_CSLのレベルを下回った時点から所定期間経過後に、制御信号PBLCH第2の制御信号をHレベルに変化させ、トランジスタ34をオン状態として、ラッチLTにより接続点SOの電位、すなわちビット線BLの電位を判定させる。これにより、メモリセルから読み出されたデータがページバッファPBにおいて判定される。接続点SOの電位がHレベルある場合、接続点N1の電位はLレベル、接続点N2の電位はHレベルに変化し、不揮発性メモリセルMCはオフセルと判定される。一方、不揮発性メモリセルMCをオフセルとなるようにプログラムしたにも関らず、不揮発性メモリセルMCが未だオンセルの場合、接続点SOの電位がLとなるので、接続点N1の電位はHレベル、接続点N2の電位はLレベルのままであり、不揮発性メモリセルMCはオフセルと判定される。続いて、BLDischarge期間において、制御回路20は、ロウデコーダ14がワード線をLレベルにした後、制御信号BLSHFをより高い電圧レベルに昇圧して、接続点SOとビット線BLとの間のトランジスタ41のインピーダンスを下げるとともに、制御信号pDisをHレベルとしてトランジスタ42をオン状態とする。これにより、ビット線BLの電位は0Vに放電され、プログラムループの1回分が終了する。上述したように、本実施形態の不揮発性半導体記憶装置10は、メモリセルからデータを読み出す動作において、ページバッファPBへのビット線BLからのデータ入力時刻、及び入力されたデータのラッチLTによる判定時刻を、複数のビット線BLのソース側に共通に設けられる共通ソース線CSLの電圧レベルに応じて可変とする制御回路20を有している。そのため、選択された1ページ内のデータ1の個数によりページバッファへのデータ入力時刻、及びラッチによる判定時刻を可変とすることができる。これにより、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、1ページ内のデータ1の個数オンセルの個数に対応させ、1ページ内のデータ1の個数オンセルの個数に対応させ、ページ各々のラッチにおけるSODevelopのタイミングを調整する不揮発性半導体記憶装置を提供することができる。特に、図6を参照して説明したように、書き込み動作と書き込みベリファイ動作からなるプログラムループProgramLoopの回数が進み、多くのセルがプログラムされる場合に、メモリセルからの読み出しデータのページバッファPBへの入力時刻、及び入力されたデータのラッチLTによる判定開始時刻を早めることができる。そのため、トータルのプログラム時間を早くすることができる。また、共通ソース線CSLの電位が十分下がり切ってからの時間が短くなるため、オフセルにリーク電流が流れる時間を減らすことができるので、装置全体のリーク電流を減少することもできる。以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。"