"制御入力端子と、高電位側電源又は低電位側電源の一方からなる基準部に接続される第1端子と、所定の出力端子に接続される第2端子とを備え、前記制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子と、一端側が前記基準部に接続され他端側が前記出力端子に接続されるように前記スイッチ素子と並列に接続され、前記出力端子にサージ電圧が印加されたときに前記一端側と前記他端側とが通電する第1保護素子と、前記高電位側電源又は前記低電位側電源における前記基準部とは逆の他方部に接続され、前記出力端子にサージ電圧が印加されたときに通電されて前記他方部側に駆動電圧を発生させる第2保護素子と、前記他方部側に接続されると共に、前記出力端子へのサージ電圧の印加によって前記駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、前記制御入力端子への前記通電信号の入力を無効化し、前記所定時間の経過後に無効化を解除する無効化手段と、を備えたことを特徴とする半導体装置。前記無効化手段は、前記他方部に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部と、前記出力部からの前記出力電圧が閾値に達したか否かを判定する比較部と、前記比較部において前記出力電圧が前記閾値に達したと判定されるまでは前記スイッチ素子を強制オフ状態とし、前記出力電圧が前記閾値に達したと判定された場合に前記スイッチ素子をオン許容状態とする切替部と、を有することを特徴とする請求項1に記載の半導体装置。前記他方部に接続され、前記他方部に接続されるラインの電圧が所定電圧に達したときに所定のオン信号を出力する信号出力回路を備え、前記出力部は、前記信号出力回路からオン信号が出力されているときに所定の時定数で前記出力電圧を変化させることを特徴とする請求項2に記載の半導体装置。前記スイッチ素子は、前記制御入力端子に入力される信号に応じて前記出力端子と前記高電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、前記出力端子と前記高電位側電源との間において前記スイッチ素子と並列に、前記出力端子の側をアノードとし前記高電位側電源の側をカソードとするツェナーダイオードが接続されており、前記出力端子と前記低電位側電源との間には、前記出力端子の側をカソードとし前記低電位側電源の側をアノードとするツェナーダイオードが接続されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。前記スイッチ素子は、前記制御入力端子に入力される信号に応じて前記出力端子と前記低電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、前記出力端子と前記低電位側電源との間において前記スイッチ素子と並列に、前記出力端子の側をカソードとし前記低電位側電源の側をアノードとするツェナーダイオードが接続されており、前記出力端子と前記高電位側電源との間には、前記出力端子の側をアノードとし前記高電位側電源の側をカソードとするツェナーダイオードが接続されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。例えば、このような静電気から内部部品を保護する方法としては、例えば図16のような構成が想定される。この図16の構成では、駆動用のMOSトランジスタTa,Tbのオン破壊を防止するために、出力回路と出力端子との間に保護抵抗を設けている。しかしながら、このように保護抵抗だけでオン破壊を防止しようとすると、この保護抵抗が大きくなるほどMOSトランジスタTa,Tbのドライブ能力を制限してしまうことになる。逆に、出力回路の特性を向上するために保護抵抗を小さくしようとすると、静電気に対する耐圧が低下することになり、これらがトレードオフの関係にあった。上記課題に関する技術として、特許文献1のようなものも提供されている。この特許文献1の技術では、出力部1において、出力保護回路2、出力PchMOSトランジスタPOT1、NchMOSトランジスタNT1、インバータINV1、保護ダイオードPD1、PD2、抵抗2などが設けられている。そして、出力保護回路2には、出力保護PchMOSトランジスタPPT1、抵抗R1、抵抗R3、ダイオードD2、D3、Dnが設けられている。この構成では、出力PchMOSトランジスタPOT1のオン破壊を防止するために、出力保護PchMOSトランジスタPPT1を動作させて出力PchMOSトランジスタPOT1をオフさせるように機能しているが、この構成では、出力PchMOSトランジスタPOT1以外に、プリバッファNT1に打ち勝つ比較的サイズの大きい出力保護PchMOSトランジスタPPT1を設ける必要があり、装置構成の大型化を招く懸念があった。また、他の関連技術として、特許文献2のようなものも提供されている。この特許文献2の技術は、ゲートが合わせて接続されたVssラインとVddラインとの間に直列接続された出力ドライバPMOSトランジスタPoutと出力ドライバNMOSトランジスタNoutを有している。更に、2つの出力ドライバトランジスタPout、Noutの間のジャンクションに接続されるI/Oパッド36と、VddラインとVssラインとの間に直列に接続されるPMOSトランジスタPdrvとNMOSトランジスタNdrvを含むプレドライバステージとを有しており、プレドライバトランジスタPdrv、Ndrvの間のジャンクションに出力ドライバトランジスタPout、Noutのゲートが接続されている。そして、ゲートクランプが、VssラインとI/Oパッドとの間に接続され、プレドライバトランジスタPdrv、Ndrvと出力ドライバNMOSトランジスタNoutのゲートとの間のジャンクションに接続されている。ESDクランプは、I/Oパッド、Vssラインとゲートクランプとの間に接続されている。この技術でも、出力MOSのオン破壊を防止するために、出力MOSをオフさせる動作を行っているが、ゲートクランプ44を主体とする出力ドライバNMOSトランジスタNoutの駆動回路は、プレドライバトランジスタPdrv、Ndrvの出力と抵抗Rdrvを介して繋がっており、これらの出力が衝突、干渉するため、速度を犠牲にして抵抗Rdrvを大きくするか、ゲートクランプ44のサイズを大きくして確実に出力ドライバNMOSトランジスタNoutをオフさせる必要がある。また、出力ドライバPMOSトランジスタPoutと出力ドライバNMOSトランジスタNoutのゲートが繋がっているため、HBMのように複数のサージ基準に対して耐量が要求される場合に、出力ドライバPMOSトランジスタPoutを保護することができないという問題がある。本発明は、上述した課題を解決するためになされたものであり、駆動用のスイッチ素子によって出力端子からの出力を制御する半導体装置において、端子に静電気が印加されたときに、スイッチ素子をより確実に保護し得る構成を、装置構成の大型化を抑えて実現することを目的とする。上記目的を達成するため、本発明は、制御入力端子と、高電位側電源又は低電位側電源の一方からなる基準部に接続される第1端子と、所定の出力端子に接続される第2端子とを備え、前記制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子と、一端側が前記基準部に接続され他端側が前記出力端子に接続されるように前記スイッチ素子と並列に接続され、前記出力端子にサージ電圧が印加されたときに前記一端側と前記他端側とが通電する第1保護素子と、前記高電位側電源又は前記低電位側電源における前記基準部とは逆の他方部に接続され、前記出力端子にサージ電圧が印加されたときに通電されて前記他方部側に駆動電圧を発生させる第2保護素子と、前記他方部側に接続されると共に、前記出力端子へのサージ電圧の印加によって前記駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、前記制御入力端子への前記通電信号の入力を無効化し、前記所定時間の経過後に無効化を解除する無効化手段と、を備えたことを特徴とする。請求項1の発明では、制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子が設けられ、高電位側電源又は低電位側電源の一方からなる基準部にスイッチ素子の第1端子が接続され、所定の出力端子にスイッチ素子の第2端子が接続されている。また、スイッチ素子と並列に第1保護素子が設けられ、この第1保護素子は、一端側が基準部に接続されると共に他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように構成されている。また、高電位側電源又は低電位側電源における基準部とは逆側他方部と出力端子の間には第2保護素子が接続されており、この第2保護素子は、出力端子にサージ電圧が印加されたときに通電されて他方部側に駆動電圧を発生させるように機能している。そして、前記他方部側には無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能している。この構成では、低電位側電源を基準部とする場合、低電位側電源にスイッチ素子の第1端子が接続され、出力端子にスイッチ素子の第2端子が接続されることになる。そして、第1保護素子は、スイッチ素子と並列に設けられると共に一端側が低電位側電源に接続され他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、高電位側電源が他方部となり、高電位側電源と出力端子の間に第2保護素子が設けられる。そして、第2保護素子は、出力端子にサージ電圧が印加されたときに通電されて高電位側電源の側に駆動電圧を発生させるように機能することになる。そして、高電位側電源に無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。また、高電位側電源を基準部とする場合、高電位側電源にスイッチ素子の第1端子が接続され、出力端子にスイッチ素子の第2端子が接続されることになる。そして、第1保護素子は、スイッチ素子と並列に設けられると共に一端側が高電位側電源に接続され他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、低電位側電源が他方部となり、低電位側電源と出力端子の間に第2保護素子が設けられる。そして、第2保護素子は、出力端子にサージ電圧が印加されたときに通電されて低電位側電源の側に駆動電圧を発生させるように機能することになる。そして、低電位側電源に無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。上記構成では、端子にサージ電圧が印加されたときに、印加端子から電源側に電流が回り込み、電源電圧が一時的に上昇する点に着目し、低電位側電源を基準部とする場合でも、高電位側電源を基準部とする場合でも、サージ電圧の印加直後の期間において強制的に制御入力端子への通電信号の入力を無効化し、スイッチ素子を強制的にオフ状態としている。このように、端子にサージ電圧が印加されているときに印加端子から回り込む電流を利用して、サージ電圧が印加される一定期間の間、強制的にスイッチをオフ状態に維持することができるため、サージ電圧に起因する大電流がスイッチ素子に流れることを防止することができ、スイッチ素子の熱破壊等をより確実に防ぐことができる。また、所定時間経過後には通電信号の入力の無効化を解除して強制的なオフ状態を解除することができるため、通常使用する際には問題なく規定の動作を行うことができる。請求項2の発明では、無効化手段は、前記他方部基準部とは逆側の電源に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部と、出力部からの出力電圧が閾値に達したか否かを判定する比較部と、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とする切替部と、を有している。即ち、高電位側電源を他方部とする構成では、出力部は、高電位側電源に接続されるラインにサージ電圧が回り込んだときに所定の時定数で出力電圧を変化させ、比較部は、出力部からの出力電圧が閾値に達したか否かを判定することになる。そして、切替部は、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とするように機能する。また、低電位側電源を他方部とする構成では、出力部は、低電位側電源に接続されるラインにサージ電圧が回り込んだときに所定の時定数で出力電圧を変化させ、比較部は、出力部からの出力電圧が閾値に達したか否かを判定することになる。そして、切替部は、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とするように機能する。いずれの構成でも、端子にサージ電圧が印加されて出力部に回り込んだときに、出力部は所定の時定数で出力電圧が変化し、この出力電圧はある程度遅れて閾値に接近することになり、切替部は、出力部からの出力電圧が閾値に達するまでの一定期間はスイッチを強制的にオフ状態とするように動作する。このように、サージ電圧が回りこんだ直後にスイッチ素子を一定期間安定的にオフ状態動作規制状態とし、一定時間経過後にスイッチ素子を安定的にオン許容状態復帰状態とし得る構成をより簡易に実現できる。請求項3の発明は、前記他方部基準部とは逆側の電源に接続されると共に当該他方部に接続されるラインの電圧が所定電圧に達したときに所定のオン信号を出力する信号出力回路を備えている。そして、出力部は、信号出力回路からオン信号が出力されているときに所定の時定数で出力電圧を変化させるように構成されている。この構成では、サージ電圧の印加からある程度の時間他方部に接続されるラインの電圧が所定電圧に達するまでの時間は、出力部に電圧が印加されることを抑えることができ、出力部に対する遅れを生じさせることができる。そして、出力部は、信号出力回路での遅れの時間が経過してから即ち、信号出力回路からの出力が開始されてから、所定の時定数で出力電圧を変化させることになるため、出力部ではより一層遅れを生じさせやすくなる。従って、このような信号出力回路を設けない構成と比較して相対的に時定数を低くしやすく、出力部の回路規模を抑え易くなる。請求項4の発明では、スイッチ素子は、制御入力端子に入力される信号に応じて出力端子と高電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、出力端子と高電位側電源との間においてスイッチ素子と並列に、出力端子の側をアノードとし高電位側電源の側をカソードとするツェナーダイオードが接続されている。そして、出力端子と低電位側電源との間には、出力端子の側をカソードとし低電位側電源の側をアノードとするツェナーダイオードが接続されている。この構成によれば、スイッチ素子によってハイサイド駆動を行う構成を好適に実現しつつ、端子にサージ電圧が印加されたときにこのスイッチ素子に不具合サージ電圧に起因する熱破壊等が生じることをより確実に防ぐことができる。請求項5の発明では、スイッチ素子は、制御入力端子に入力される信号に応じて出力端子と低電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、出力端子と低電位側電源との間においてスイッチ素子と並列に、出力端子の側をカソードとし低電位側電源の側をアノードとするツェナーダイオードが接続されている。そして、出力端子と高電位側電源との間には、出力端子の側をアノードとし高電位側電源の側をカソードとするツェナーダイオードが接続されている。この構成によれば、スイッチ素子によってローサイド駆動を行う構成を好適に実現しつつ、端子にサージ電圧が印加されたときにこのスイッチ素子に不具合サージ電圧に起因する熱破壊等が生じることをより確実に防ぐことができる。第1実施形態以下、本発明を具現化した第1実施形態について、図面を参照して説明する。本発明の第1実施形態に係る半導体装置を概略的に例示する回路図である。図2は、図1の半導体装置における、出力部の出力電圧と、外部からの入力信号と、各スイッチ素子の動作状態との関係を説明する説明図である。図3は、HBM試験などで出力端子に正の静電気ノイズが印加された時の出力端子電圧の変化、VDD側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。図4は、HBM試験などで出力端子に負の静電気ノイズが印加された時の出力端子電圧の変化、GND側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。図1に示す半導体装置1は、入力ラインINからの入力信号例えばPWM信号に応じてスイッチ素子T1,T2を動作させる駆動回路として構成され、且つ、出力端子P1にサージ電圧が印加されたときにスイッチ素子T1、T2を保護するように動作するものである。この半導体装置1は、スイッチ素子T1、T2、ツェナーダイオードZD1、ZD2、出力部10、比較部20、切替部30を備えており、高電位側電源としての電源VDDに接続されると共に、低電位側電源としてのグランドGNDに接続されるようになっている。スイッチ素子T1は、P型のMOSEFTPチャネル型MOSFETとして構成されており、ソース端子が電源VDD側に接続されており、ドレイン端子が出力端子P1側に接続されている。スイッチ素子T1は、当該スイッチ素子T1のゲート端子制御入力端子に入力される信号に応じて出力端子P1と電源VDDとの間の通電路を導通状態又は非導通状態に切り替える構成をなしており、ゲート端子にオン信号通電信号が入力されたときに、電源VDDと出力端子P1との間の通電路を通電状態とし、オフ信号非通電信号が入力されたときに電源VDDと出力端子P1との間の通電路を非通電状態とするように動作している。なお、ここでは、Lレベルの信号がスイッチ素子T1に対するオン信号であり、Hレベルの信号がスイッチ素子T1に対するオフ信号とされている。スイッチ素子T2は、N型のMOSEFTNチャネル型MOSFETとして構成されており、ソース端子がグランドGND側に接続されており、ドレイン端子が出力端子P1側に接続されている。このスイッチ素子T2は、ゲート端子制御入力端子に入力される信号に応じて出力端子P1とグランドGNDとの間の通電路を導通状態又は非導通状態に切り替える構成をなしており、ゲート端子にオン信号通電信号が入力されたときに、グランドGNDと出力端子P1との間の通電路を通電状態とし、ゲート端子にオフ信号が入力されたときにグランドGNDと出力端子P1との間の通電路を非通電状態とするように構成されている。なお、ここでは、Hレベルの信号がスイッチ素子T2に対するオン信号であり、Lレベルの信号がスイッチ素子T2に対するオフ信号とされている。ツェナーダイオードZD1は、保護ダイオードとして構成されており、出力端子P1と電源VDDとの間においてスイッチ素子T1と並列に接続されている。このツェナーダイオードZD1は、アノードが出力端子P1とツェナーダイオードZD2のカソードとに接続されており、カソードが電源VDDに接続されている。また、ツェナーダイオードZD2は、出力端子P1とグランドGNDとの間においてスイッチ素子T2と並列に接続されている。このツェナーダイオードZD1は、カソードが出力端子P1とツェナーダイオードZD1のアノードとに接続されており、アノードがグランドGNDに接続されている。これらツェナーダイオードZD1、ZD2は、出力端子P1に静電気が印加されたときに、半導体装置1に設けられた素子の静電破壊を抑制するように機能する。出力部10は、抵抗R1とコンデンサC1とを備えた積分回路として機能するものであり、抵抗R1とコンデンサC1とが直列に接続されており、抵抗R1とコンデンサC1の間の電位を出力としている。以下では、この出力を出力電圧Vcrと称する。抵抗R1は、一端側が電源VDD、スイッチ素子T1のソース端子、及びツェナーダイオードZD1のカソードにそれぞれ接続され、他端側が後述の比較部20の入力側及びコンデンサC1の一端側グランドGNDとは反対側に接続されている。コンデンサC1は、一端側が抵抗R1の他端側電源VDDとは反対側及び比較部20の入力側に接続されており、他端側がグランドGND、スイッチ素子T2のソース端子、及びツェナーダイオードZD2のアノードにそれぞれ接続されている。比較部20は、出力部10からの出力電圧Vcrが閾値電圧Vthに達したか否かを判定するように機能する。この比較部20は、出力部10からの出力電圧Vcr抵抗R1の他端側とコンデンサC1の一端側との間に接続される入力ラインの電圧と閾値電圧Vth基準電圧と比較するコンパレータを備えており、出力部10の出力電圧Vcrが閾値電圧Vth基準電圧を下回っている場合には、Lレベル信号を出力し、出力部10の出力電圧Vcrが閾値電圧Vthを上回っている場合にはHレベル信号を出力するように構成されている。このコンパレータの一方の入力とされる基準電圧閾値電圧Vthについては、例えば公知のレベル変換回路により、電源VDDとグランドGNDの電位差の所定割合例えば1/2だけグランド電位よりも高い基準電圧を生成し、これを閾値電圧Vthとして設定するようになっている。なお、以下では、閾値電圧Vthが、電源VDDとグランドGNDの電位差の1/2の値だけグランド電位よりも高くなるように設定される場合を代表例として説明する。切替部30は、比較部20において出力電圧Vcrが閾値基準電圧Vthに達したと判定されるまでは保護対象のスイッチ素子T1、T2を強制オフ状態とし、出力電圧Vcrが閾値基準電圧Vthに達したと判定された場合に保護対象のスイッチ素子T1、T2をオン許容状態とするように機能している。この切替部30は、NAND回路31と、NOR回路32と、OR回路33と、AND回路34と、反転回路35とを備えている。NAND回路31の第1入力端子は、入力ラインINに接続されている。また、NAND回路31の第2入力端子は、比較部20の出力端子に接続されている。なお、入力ラインは外部から入力信号が与えられるラインであり、図1の例では、スイッチ素子T1をオン状態とし、スイッチ素子T2をオフ状態とするための信号を第1信号Hレベル信号とし、スイッチ素子T1をオフ状態とし、スイッチ素子T2をオン状態とする信号を第2信号Lレベル信号としている。反転回路35は、比較部20の出力端子及びNAND回路31の第2入力端子に接続されており、比較部20の出力端子からの信号を反転して出力するように構成されている。NOR回路32は、第1入力端子が反転回路35の出力端子に接続されており、第2入力端子が入力ラインIN及びNAND回路31の第1入力端子に接続されている。OR回路33は、第1入力端子がNAND回路31の出力端子に接続されており、第2入力端子がAND回路34の出力端子及びスイッチ素子T2のゲート端子に接続されている。また、出力端子がスイッチ素子T1のゲート端子に接続されている。AND回路34は、第1入力端子がOR回路33の出力端子及びスイッチ素子T1のゲート端子に接続されており、第2入力端子がNOR回路32の出力端子に接続されている。また、出力端子がスイッチ素子T2のゲート端子に接続されている。この切替部30では、図2で概念的に示すように、出力部10からの出力電圧VcrがLレベルのとき即ち、出力電圧Vcrが閾値電圧Vthを下回っているときには、入力ラインINの信号状態に関わらず、スイッチ素子T1以下、Pchとも称する及びスイッチ素子T2以下、Nchとも称するをオフ状態とするように動作している。具体的には、出力電圧Vcrが閾値電圧Vthを下回っている場合には、比較部20からLレベル信号が出力され、このLレベル信号がNAND回路31の第2入力端子に入力される。この場合、入力ラインINの状態に関係なくNAND回路31からは常にHレベル信号が出力されることになる。また、比較部20からLレベル信号が出力される場合、このLレベル信号は、反転回路35に入力され、NOR回路32の第1入力端子にはHレベル信号が入力されることになる。この場合、入力ラインINの状態に関係なくNOR回路32からは常にLレベル信号が出力されることになる。そして、NAND回路31からは常にHレベル信号が出力されるため、OR回路33からは常にHレベル信号が出力されることになり、OR回路33の出力がゲート端子に印加されるスイッチ素子T1はオフ状態で維持される。また、この場合、NOR回路32が常にLレベル信号を出力するため、AND回路34からは常にLレベル信号が出力され、AND回路34の出力がゲート端子に印加されるスイッチ素子T2はオフ状態で維持される。このように、出力電圧Vcrが閾値電圧Vthを下回っている間はスイッチ素子T1、T2がいずれもオフ状態で維持されることになる。つまり、切替部30は、出力電圧Vcrが閾値電圧Vthを下回っている間はスイッチ素子T1、T2を強制オフ状態で維持する。一方、出力電圧Vcrが閾値電圧Vthを上回っている場合には、比較部20からHレベル信号が出力され、このHレベル信号がNAND回路31の第2入力端子に入力される。この場合、NAND回路31は、入力ラインINがLレベルの場合にHレベルを出力し、入力ラインINがHレベルの場合にLレベルを出力する。つまり、入力ラインINの信号を反転して出力するように機能する。また、反転回路35は比較部20からのHレベル信号が入力されるため、Lレベル信号を出力し、NOR回路32の第1入力端子にはLレベル信号が入力され続ける。この場合、NOR回路32は、入力ラインINがLレベルの場合には、Hレベルを出力し、入力ラインINがHレベルの場合にはLレベルを出力する。つまり、入力ラインINの信号を反転して出力する。上述したように、出力電圧Vcrが閾値電圧Vthを上回っている場合には、NAND回路31及びNOR回路32のいずれもが入力ラインINの信号を反転して出力することになる。この場合、入力ラインINがLレベルの場合には、NAND回路31からHレベル信号が出力されてOR回路33からはHレベルが出力され、スイッチ素子T1のゲート端子にHレベル信号が印加されるため、スイッチ素子T1はオフ状態となる。また、このように入力ラインINがLレベルの場合、NOR回路32からはHレベルが出力されてAND回路34の第2入力端子に入力され、AND回路34の第1入力端子には、OR回路33から出力されたHレベル信号が出力されるため、AND回路34からはHレベル信号が出力される。従って、スイッチ素子T2のゲート端子にはHレベル信号が印加されるため、スイッチ素子T2はオン状態となる。また、出力電圧Vcrが閾値電圧Vthを上回っている場合において、入力ラインINがHレベルの場合には、NOR回路32からLレベル信号が出力されて、AND回路34からもLレベル信号が出力される。従って、このAND回路34からの出力Lレベルの出力がゲート端子に印加されるスイッチ素子T2は、オフ状態で維持される。また、AND回路34からのLレベルの出力はOR回路33の第2入力端子に入力され、OR回路33の第2入力端子はLレベルで維持されることになる。また、入力ラインINがHレベルの場合には、NAND回路31からはLレベルの信号が出力されてOR回路33の第1入力端子に入力されるため、OR回路33からはLレベルの信号が出力されることになる。従って、このOR回路33からの出力Lレベルの出力がゲート端子に印加されるスイッチ素子T1は、オン状態となる。以上のように、出力電圧Vcrが閾値電圧Vthを上回っている場合には、入力ラインINの入力が反転されてスイッチ素子T1、T2に入力されることになり、スイッチ素子T1、T2は入力ラインINの状態に応じて動作することになる。即ち、入力ラインINがLレベルの場合には、スイッチ素子T1、T2のゲート端子にHレベル信号が入力され、スイッチ素子T1Pchはオフ状態、スイッチ素子T2Nchはオン状態となる図2参照。また、入力ラインINがHレベルの場合には、スイッチ素子T1、T2のゲート端子にLレベル信号が入力され、スイッチ素子T1はオン状態、スイッチ素子T2はオフ状態となる。つまり、切替部30は、出力電圧Vcrが閾値電圧Vthを上回っている場合には、出力電圧Vcrが閾値電圧Vthを下回っているときの強制オフ状態を解除し、スイッチ素子T1、T2をオン許容状態とするように機能している。次に、静電気により通常使用時の電圧よりも高い電圧が出力端子P1とグランドGNDとの間に印加された場合グランド基準、正印加の場合について説明する。出力端子P1に例えば正の電圧Vzが印加された場合、出力端子P1から保護用のツェナーダイオードZD1を通じて電流が流れ、電源VDD側の電圧が上昇する。なお、以下では上昇後のVDD側の電圧をVe1とし、後述するHBMHumanBodyModel評価の場合ではVe1はVz-Vfとなる。そして、電源VDD側の電圧がVe1に上昇するのに伴い、出力部10の出力電圧Vcrは徐々に上昇し、一定時間経過後にVth電源VDDとグランドGNDの電位差の所定割合例えば1/2だけグランド電位よりも高い閾値電圧に達することになる。この構成では、出力端子P1に高電圧が印加されたときでも、出力部10からの出力は急激に上昇せずに所定の時定数で変化することになり、出力電圧Vcrが閾値電圧Vthに達するまでの一定時間は比較部20からの出力はLレベルで維持されることになる。この場合、スイッチ素子T2を保護対象素子とし、グランドGND低電位側電源が基準部となる。また、ツェナーダイオードZD2が第1保護素子となり、出力端子P1に所定のブレーク電圧を超えるサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、電源VDD高電位側電源が他方部となり、電源VDDと出力端子P1の間に配置されるツェナーダイオードZD1が第2保護素子に相当することになる。そして、ツェナーダイオードZD1は、出力端子P1にサージ電圧Vzが印加されたときに通電されて電源VDD側に駆動電圧Ve1:HBMの場合はVz-Vfを発生させるように機能することになる。上述の保護回路無効化手段は、駆動電圧Veが発生する電源VDD側に接続されており、出力端子P1へのサージ電圧Vzの印加によって駆動電圧Ve1が発生した場合に、当該駆動電圧Ve1の発生後の所定時間、スイッチ素子T1、T2のゲート端子制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能することになる。次に、静電気により通常使用時の電圧よりも低い電圧が出力端子P1と電源VDDとの間に印加された場合電源VDD基準、負印加の場合について説明する。出力端子P1に例えば負の電圧-Vzが印加された場合、保護用のツェナーダイオードZD2を通じて電流が流れ、グランドGND側の電圧は急激に変化する。以下では、この変化後の電圧を-Ve2とし、後述するHBM評価の場合には、-Ve2は、-VzVfとなる。そして、このようにグランドGND側の電圧が急激に-Ve2となった後には、出力部10の出力電圧Vcrは徐々に上昇し、一定時間経過後にVth電源VDDとグランドGNDの電位差の所定割合例えば1/2だけグランド電位よりも高い閾値電圧に達することになる。この構成では、出力端子P1に大きな負電圧が印加されたときでも、出力部10からの出力は急激に上昇せずに所定の時定数で変化することになり、出力電圧Vcrが閾値電圧Vthに達するまでの一定時間は比較部20からの出力はLレベルで維持されることになる。この場合、スイッチ素子T1を保護対象素子とし、電源VDD高電位側電源が基準部となる。そして、ツェナーダイオードZD1が第1保護素子に相当し、出力端子P1に所定のブレーク電圧を超えるサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、グランドGND低電位側電源が他方部となり、グランドGNDと出力端子P1の間に設けられるツェナーダイオードZD2が第2保護素子に相当する。そして、ツェナーダイオードZD2は、出力端子P1にサージ電圧-Vzが印加されたときに通電されてグランドGNDの側に駆動電圧-Ve2:後述するHBM評価では-VzVfを発生させるように機能することになる。そして、上記保護回路無効化手段は、グランドGND低電位側電源に接続され、出力端子P1へのサージ電圧-Vzの印加によって駆動電圧-Ve2が発生した場合に、当該駆動電圧--Ve2の発生後の所定時間、スイッチ素子T1のゲート制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。本実施形態では、出力部10、比較部20、切替部30によって構成される保護回路が無効化手段の一例に相当し、出力部10は、前記他方部基準部とは逆側の電源に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧Vcrを変化させるように機能している。例えば、電源VDD高電位側電源を他方部とする場合グランド基準、正印加の場合、出力部10は、電源VDDに接続されるライン電源VDDから出力部10に至るまでのラインにサージ電圧が回り込んだときに所定の時定数で出力電圧Vcrを変化させ、比較部20は、出力部10からの出力電圧Vcrが閾値Vthに達したか否かを判定することになる。そして、切替部30は、比較部20において出力電圧Vcrが閾値Vthに達したと判定されるまではスイッチ素子T1、T2を強制オフ状態とし、出力電圧Vcrが閾値Vthに達したと判定された場合にスイッチ素子T1、T2をオン許容状態とするように機能する。また、グランドGND低電位側電源を他方部とする場合電源VDD基準、負印加の場合、出力部10は、グランドGNDに接続されるライングランドGNDから出力部10に至るラインにサージ電圧が回り込んだときに所定の時定数で出力電圧Vcrを変化させ、比較部20は、出力部10からの出力電圧Vcrが閾値Vthに達したか否かを判定することになる。そして、切替部30は、比較部20において出力電圧Vcrが閾値Vthに達したと判定されるまではスイッチ素子T1、T2を強制オフ状態とし、出力電圧Vcrが閾値Vthに達したと判定された場合にスイッチ素子T1、T2をオン許容状態とするように機能する。いずれの場合でも、出力端子P1にサージ電圧が印加されて出力部10に回り込んだときに、出力部10は所定の時定数で出力電圧Vcrが変化することになり、この出力電圧Vcrは、サージ電圧の印加からある程度遅れて閾値Vthに接近することになり、切替部30は、出力部10からの出力電圧Vcrが閾値Vthに達するまでの一定期間はスイッチ素子T1、T2を強制的にオフ状態とするように動作する。次に、スイッチ素子T1、T2のESD耐圧について、図面を参照して説明する。図3、図4は、規定のHBMHumanBodyModel試験で評価した場合の出力端子P1の電圧OUT、電源VDD側の電圧、比較部20の閾値電圧Vth、出力部10の出力電圧Vcrのそれぞれの変化を示すグラフである。なお、図3は、グランドGNDを基準部とし、出力端子P1に正電圧を印加した場合を示すものであり、図4は、電源VDDを基準部とし、出力端子P1に負電圧を印加した場合を示すものである。なお、このHBM評価では、電源VDD側に電源電圧実際の使用時の電源電圧を印加せずに評価している。図3の例では、被試験デバイスである半導体装置1のグランドGNDと出力端子P1との間に容量100pFの充放電キャパシタを接続し、充放電キャパシタと出力端子P1の間には、抵抗値1.5kΩの抵抗を接続している。そして、充放電キャパシタに電源を用いて電力を供給してチャージし、その後、充放電キャパシタを放電して出力端子P1に正電圧を印加するように動作させている。この場合、図3のように正電圧が印加された時間t1で、出力端子P1OUTには正電圧Vzが印加されることになり、時間t1の時点でVDD側の電圧はVz-Vfに急上昇する。一方、出力部10の出力電圧Vcrは、所定の時定数で徐々に立ち上がることになる。また、閾値電圧Vthは、電源VDD側の電圧の1/2となるように推移する。時間t1から時間t2までの所定時間は、出力電圧Vcrは閾値電圧Vthに到達しないため、比較部20からはLレベル信号が出力されることになり、スイッチ素子T1、T2は入力ラインINの状態に関係なく強制的にオフ状態とされて保護される。一方、所定時間が経過したt2の時点で出力電圧Vcrが閾値電圧Vthに到達し、比較部20からHレベル信号が出力されるため、この後には、スイッチ素子T1、T2は、入力ラインINの状態に応じて動作する。図4の例では、被試験デバイスである半導体装置1の電源VDDと出力端子P1との間に容量100pFの充放電キャパシタを接続し、充放電キャパシタと出力端子P1の間には、抵抗値1.5kΩの抵抗を接続している。そして、充放電キャパシタに電源を用いて電力を供給してチャージし、その後、充放電キャパシタを放電して出力端子P1に負電圧を印加するように動作させている。この場合、図4のように負電圧が印加された時間t1で、出力端子P1OUTには負電圧-Vzが印加されることになり、時間t1の時点でグランドGND側の電圧は-VzVfに変化する。一方、出力部10の出力電圧Vcrは、所定の時定数で徐々に立ち上がることになる。また、閾値電圧Vthは、グランドGNDの電位よりも、電源VDDとグランドGNDの電位差の1/2分だけ高くなるように推移する。時間t1から時間t2までの所定時間は、出力電圧Vcrは閾値電圧Vthに到達しないため、比較部20からはLレベル信号が出力されることになり、スイッチ素子T1、T2は入力ラインINの状態に関係なく強制的にオフ状態とされて保護される。一方、所定時間が経過したt2の時点で出力電圧Vcrが閾値電圧Vthに到達し、比較部20からHレベル信号が出力されるため、この後には、スイッチ素子T1、T2は、入力ラインINの状態に応じて動作する。第1実施形態の主な効果上記半導体装置1では、出力端子P1にサージ電圧が印加されたときに、印加端子から電源側に電流が回り込み、電源電圧が一時的に上昇する点に着目し、低電位側電源を基準部とする場合でも、高電位側電源を基準部とする場合でも、サージ電圧の印加直後の期間において強制的に制御入力端子への通電信号の入力を無効化し、スイッチ素子を強制的にオフ状態としている。このように、端子にサージ電圧が印加されているときに印加端子から回り込む電流を利用して、サージ電圧が印加される一定期間の間、強制的にスイッチをオフ状態に維持することができるため、サージ電圧に起因する大電流がスイッチ素子に流れることを防止することができ、スイッチ素子の熱破壊等をより確実に防ぐことができる。また、所定時間経過後には通電信号の入力の無効化を解除して強制的なオフ状態を解除することができるため、通常使用する際には問題なく規定の動作を行うことができる。また、無効化手段は、前記他方部基準部とは逆側の電源に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部10と、出力部10からの出力電圧Vcrが閾値電圧Vthに達したか否かを判定する比較部20と、比較部20において出力電圧Vcrが閾値電圧Vthに達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧Vcrが閾値電圧Vthに達したと判定された場合にスイッチ素子をオン許容状態とする切替部30とを有している。この構成では、出力端子P1にサージ電圧が印加されて出力部10に回り込んだときに、出力部10は所定の時定数で出力電圧Vcrが変化し、この出力電圧Vcrはある程度遅れて閾値電圧Vthに接近することになる。そして、切替部30は、出力部10からの出力電圧Vcrが閾値電圧Vthに達するまでの一定期間はスイッチ素子を強制的にオフ状態とするように動作する。このように、サージ電圧が回りこんだ直後にスイッチ素子を一定期間安定的にオフ状態動作規制状態とし、一定時間経過後にスイッチ素子を安定的にオン許容状態復帰状態とし得る構成をより簡易に実現できる。また、スイッチ素子T1は、当該スイッチ素子T1のゲート制御入力端子に入力される信号に応じて出力端子P1と電源VDD高電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなしている。そして、出力端子P1と電源VDDとの間においてスイッチ素子T1と並列に、出力端子P1の側をアノードとし電源VDDの側をカソードとするツェナーダイオードZD1が接続されている。さらに、出力端子P1とグランドGNDとの間には、出力端子P1の側をカソードとしグランドGNDの側をアノードとするツェナーダイオードZD2が接続されている。この構成によれば、スイッチ素子T1によってハイサイド駆動を行う構成を好適に実現しつつ、出力端子P1にサージ電圧が印加されたときにこのスイッチ素子T1に不具合サージ電圧に起因する熱破壊等が生じることをより確実に防ぐことができる。同様に、スイッチ素子T2は、当該スイッチ素子T2のゲート制御入力端子に入力される信号に応じて出力端子P1とグランドGNDとの間の通電路を導通状態又は非導通状態に切り替える構成をなしている。そして、出力端子P1とグランドGNDとの間においてスイッチ素子T2と並列に、出力端子P1の側をカソードとしグランドGNDの側をアノードとするツェナーダイオードZD2が接続されている。そして、出力端子P1と電源VDDとの間には、出力端子P1の側をアノードとし電源VDDの側をカソードとするツェナーダイオードZD1が接続されている。この構成によれば、スイッチ素子T2によってローサイド駆動を行う構成を好適に実現しつつ、出力端子P1にサージ電圧が印加されたときにこのスイッチ素子T2に不具合サージ電圧に起因する熱破壊等が生じることをより確実に防ぐことができる。[第2実施形態]次に、第2実施形態について説明する。図5は、第2実施形態に係る半導体装置を概略的に例示する回路図である。図6は、第2実施形態の変更例1に係る半導体装置を概略的に例示する回路図である。図7は、第2実施形態の変更例2に係る半導体装置を概略的に例示する回路図である。図8は、第2実施形態の変更例3に係る半導体装置を概略的に例示する回路図である。図5の構成は、図1の構成に対してパワーオンリセット回路201を追加した点が第1実施形態と異なり、それ以外の構成は、第1実施形態と同様である。従って、第1実施形態と同様の構成については、第1実施形態と同一の符号を付し、詳細な説明は省略する。パワーオンリセット回路201は、信号出力回路の一例に相当するものであり、グランドGNDに対する電源VDD側の電位を入力とし、この入力電圧が所定値を超えるときにHレベルの信号を出力し続け、この入力電圧が所定値に達しない間はLレベル信号を出力し続けるように構成されている。この構成では、例えば、出力端子P1に例えば正の電圧Vzが印加された場合、出力端子P1から保護用のツェナーダイオードZD1を通じて電流が流れ、電源VDD側の電圧がVe1上昇する。このように電源VDD側の電圧がVe1に上昇する過程で、電源VDD側の電圧が所定値パワーオンリセット回路201の閾値となるまでは、出力部10には電圧が印加されなくなる。そして、電源VDD側の電圧が所定値となってから、パワーオンリセット回路201からHレベル信号が出力され、その出力時点から出力電圧Vcrの上昇が始まることになる。出力部10は、パワーオンリセット回路201からHレベル信号が出力されてから、所定の時定数で出力電圧が上昇するように動作することになる。なお、比較部20、切替部30等の動作は第1実施形態と同様である。この構成では、サージ電圧の印加からある程度の時間他方部に接続されるラインの電圧が所定電圧に達するまでの時間は、出力部10に電圧が印加されることを抑えることができ、出力部10に対する遅れを生じさせることができる。そして、出力部10は、パワーオンリセット回路201信号出力回路での遅れの時間が経過してから即ち、信号出力回路からの出力が開始されてから、所定の時定数で出力電圧を変化させることになるため、出力部10ではより一層遅れを生じさせやすくなる。従って、このような信号出力回路を設けない構成と比較して相対的に時定数を低くしやすく、出力部10の回路規模を抑え易くなる。[他の実施形態本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。図5の構成に代えて、図6~図8のような構成を採用してもよい。図6の半導体装置210では、パワーオンリセット回路201に代えて、他の基準電圧生成回路211が設けられている。この基準電圧生成回路211は、所定の基準電圧を生成する回路であり、バンドギャップレギュレータや抵抗分圧などによって基準電圧を生成する公知の基準電圧回路として構成されている。また、図6のような基準電圧生成回路211に代えて、図7のような電源回路221を設けるようにしてもよい。図7の半導体装置220では、電源回路221が公知の電源回路として構成されており、所定の電源電圧を出力するように構成されている。また、図8の半導体装置230ように、車載バッテリの電源電圧やIG電源の電源電圧が出力部10に入力されるように構成されていてもよい。また、図9のようにハイサイド側のスイッチ素子T1だけが設けられていてもよい。図9の構成でも、出力端子P1にサージ電圧が印加されたときに、出力部10の出力電圧Vcrが徐々に上昇し、閾値電圧Vthに達したときに比較部20からHレベル信号が出力されることになる。この構成では、出力電圧Vcrが閾値電圧Vthに達するまでは、NAND回路331にLレベル信号が入力され続け、NAND回路331からHレベルが出力され続ける。従って、スイッチ素子T1は、強制オフ状態で維持される。出力電圧Vcrが閾値電圧Vthに達した後には、NAND回路331の一方の端子にHレベル信号が入力され続けるため、入力ラインINの状態に応じてスイッチ素子T1が動作する。この場合、入力ラインINからHレベル信号が入力されたときには、NAND回路331からLレベル信号が出力されて、スイッチ素子T1がオン状態となり、入力ラインINからLレベル信号が入力されたときには、NAND回路331からHレベル信号が出力されて、スイッチ素子T1がオフ状態となる。また、図10のようにローサイド側のスイッチ素子だけが設けられていてもよい。図10の構成では、出力端子P1にサージ電圧が印加されたときに、出力部10の出力電圧Vcrが徐々に上昇し、閾値電圧Vthに達したときに比較部20からLレベル信号が出力されるようになっている。なお、出力電圧Vcrが閾値電圧Vth以下のときには、比較部20からHレベル信号が出力されるようになっている。この構成では、出力電圧Vcrが閾値電圧Vthに達するまでは、NOR回路432にHレベル信号が入力され続け、NOR回路432からLレベルが出力され続ける。従って、スイッチ素子T2は、強制オフ状態で維持される。出力電圧Vcrが閾値電圧Vthに達した後には、NOR回路432の一方の端子にLレベル信号が入力され続けるため、入力ラインINの状態に応じてスイッチ素子T2が動作する。この場合、入力ラインINからHレベル信号が入力されたときには、NOR回路432からLレベル信号が出力されて、スイッチ素子T2がオフ状態となり、入力ラインINからHレベル信号が入力されたときには、NOR回路432からHレベル信号が出力されて、スイッチ素子T2がオン状態となる。また、上記実施形態では、第1保護素子、第2保護素子としてツェナーダイオードを用いた例を示したが、図11、図12のように、ツェナーダイオードに代えて保護用のMOSトランジスタT3、T4を設けるようにしてもよい。この図11、図12の例では、MOSのスナップバック動作をESD保護の動作の動作として用いている。なお、図11、図12の構成は、ツェナーダイオードに代えて保護用のMOSトランジスタを設け、更に微小抵抗を追加している点が第1実施形態と異なり、それ以外の構成特に、出力部10、比較部20、切替部30等は第1実施形態と同様である。図11は、保護用のMOSトランジスタT3のVdsが出力用のMOSトランジスタスイッチ素子T1のVdsよりも小さく、保護用のMOSトランジスタT4のVdsが出力用のMOSトランジスタスイッチ素子T2のVdsよりも小さい場合を示している。このように一般的なPureCMOSプロセスで製造される装置でも出力用のMOSトランジスタを確実に保護することができる。また、図12の例では、保護用のMOSトランジスタT3のVdsが出力用MOSトランジスタスイッチ素子T1のVdsと同程度であり、保護用のMOSトランジスタT4のVdsが出力用のMOSトランジスタスイッチ素子T2のVdsと同程度である場合を示している。この構成は、出力用のMOSトランジスタと保護用のMOSトランジスタが同時並行的にスナップバックする構成であるため、保護用のMOSトランジスタを小型化し易くなる。また、図13のような構成としてもよい。図13の半導体装置500では、出力用のスイッチ素子T2がNPN型のバイポーラトランジスタとして構成されており、コレクタ端子が出力端子P1に接続され、エミッタ端子がグランドGNDに接続されている。そして、ベース端子は、抵抗R3の一端側に接続され、抵抗R3の他端側は、MOSトランジスタTaのドレイン端子に接続されている。また、ベース端子は、抵抗R4の一端側に接続され、抵抗R4の他端側はグランドGNDに接続されている。図13の構成では、出力端子P1にサージ電圧が印加されたときに、出力部10の出力電圧Vcrが徐々に上昇し、閾値電圧Vthに達したときに比較部20からHレベル信号が出力されるようになっている。なお、出力電圧Vcrが閾値電圧Vth以下のときには、比較部20からLレベル信号が出力されるようになっている。この構成では、出力電圧Vcrが閾値電圧Vthに達するまでは、NAND回路501にLレベル信号が入力され続け、NAND回路501からHレベルが出力され続ける。従って、MOSトランジスタTaは、強制オフ状態で維持され、このときスイッチ素子T2のベースはLレベル状態で維持されるため、スイッチ素子T2も強制オフ状態で維持される。一方、出力電圧Vcrが閾値電圧Vthに達した後には、NAND回路501の一方の端子にHレベル信号が入力され続けるため、入力ラインINの状態に応じてMOSトランジスタTaが動作し、MOSトランジスタTaの動作状態に応じてスイッチ素子T2が動作する。この場合、入力ラインINからHレベル信号が入力されたときには、NAND回路501からLレベル信号が出力されて、MOSトランジスタTaがオン状態となり、スイッチ素子T2はオン状態となる。一方、入力ラインINからLレベル信号が入力されたときには、NAND回路501からHレベル信号が出力されて、MOSトランジスタTaがオフ状態となり、スイッチ素子T2はオフ状態となる。また、図14のような構成としてもよい。図14の半導体装置600では、出力用のスイッチ素子T1がPNP型のバイポーラトランジスタとして構成されており、コレクタ端子が出力端子P1に接続され、エミッタ端子が電源VDDに接続されている。そして、ベース端子は、抵抗R6の一端側に接続され、抵抗R6の他端側は、MOSトランジスタTbのドレイン端子に接続されている。また、ベース端子は、抵抗R5の一端側に接続され、抵抗R5の他端側は電源VDDに接続されている。図14の構成では、出力端子P1にサージ電圧が印加されたときに、出力部10の出力電圧Vcrが徐々に上昇し、閾値電圧Vthに達したときに比較部20からLレベル信号が出力されるようになっている。なお、出力電圧Vcrが閾値電圧Vth以下のときには、比較部20からHレベル信号が出力されるようになっている。この構成では、出力電圧Vcrが閾値電圧Vthに達するまでは、NOR回路601にHレベル信号が入力され続け、NOR回路601からLレベルが出力され続ける。従って、MOSトランジスタTbは、強制オフ状態で維持され、このときスイッチ素子T1のベースは電源VDD側と同じHレベル状態で維持されるため、スイッチ素子T1も強制オフ状態で維持される。一方、出力電圧Vcrが閾値電圧Vthに達した後には、NOR回路601の一方の端子にLレベル信号が入力され続けるため、入力ラインINの状態に応じてMOSトランジスタTbが動作し、MOSトランジスタTbの動作状態に応じてスイッチ素子T1が動作する。この場合、入力ラインINからHレベル信号が入力されたときには、NOR回路601からLレベル信号が出力されて、MOSトランジスタTaがオフ状態となり、スイッチ素子T1はオフ状態となる。一方、入力ラインINからLレベル信号が入力されたときには、NOR回路601からHレベル信号が出力されて、MOSトランジスタTbがオン状態となり、スイッチ素子T2はオン状態となる。また、図15のようにしてもよい。図15の半導体装置700では、スイッチ素子T2としてIGBTが用いられており、スイッチ素子T2のコレクタ端子が出力端子P1に接続され、スイッチ素子T2のエミッタ端子がグランドGNDに接続されている。また、スイッチ素子T2のゲート端子は、P型MOSトランジスタTcのドレイン端子、及びN型MOSトランジスタTdのドレイン端子に其々接続されている。P型MOSトランジスタTcのソース端子は電源Vddに接続され、N型MOSトランジスタTdのソース端子はグランドGNDに接続されるようになっている。この図15の構成では、出力端子P1にサージ電圧が印加されたときに、出力部10の出力電圧Vcrが徐々に上昇し、閾値電圧Vthに達したときに比較部20からHレベル信号が出力されるようになっている。なお、出力電圧Vcrが閾値電圧Vth以下のときには、比較部20からLレベル信号が出力されるようになっている。この構成では、出力電圧Vcrが閾値電圧Vthに達するまでは、NAND回路701にLレベル信号が入力され続け、NAND回路701からHレベルが出力され続ける。従って、P型MOSトランジスタTcは、オフ状態で維持され、N型MOSトランジスタTdは、オン状態で維持される。このとき、スイッチ素子T2は強制オフ状態で維持される。一方、出力電圧Vcrが閾値電圧Vthに達した後には、NAND回路701の一方の端子にHレベル信号が入力され続ける。この場合、入力ラインINからHレベル信号が入力されたときには、NAND回路701からLレベル信号が出力されるため、P型MOSトランジスタTcは、オン状態で維持され、N型MOSトランジスタTdは、オフ状態で維持される。従って、スイッチ素子T2はオン状態となる。一方、入力ラインINからLレベル信号が入力されたときには、NAND回路701からHレベル信号が出力されるため、P型MOSトランジスタTcは、オフ状態で維持され、N型MOSトランジスタTdは、オン状態で維持される。このとき、スイッチ素子T2はオフ状態で維持される。"