イメージセンサからの信号をNMビットN≧2、M≧2のデジタル値に変換するA/D変換器であって、該A/D変換器は前記イメージセンサのカラムに配置されており、アナログ値を受けると共に、前記アナログ値を示す上位のNビットの第1デジタル値及び残差値を生成する第1の巡回型A/D変換回路と、前記残差値を受けると共に、前記残差値を示す下位のMビットの第2デジタル値を生成するA/D変換回路と、を備え、前記第1の巡回型A/D変換回路は、サブA/D変換回路、論理回路、D/A変換回路及び演算部を含み、前記サブA/D変換回路は巡回毎にN1ビットN1<Nのデジタル値を生成し、前記論理回路は、前記サブA/D変換回路から前記デジタル値を受け、前記D/A変換回路は、前記論理回路から信号に応答したD/A変換値を生成し、前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型A/D変換のための帰還経路とを有し、前記演算部は、前記入力に受けた入力値を増幅すると共に、該増幅された入力値と前記D/A変換値との差分を生成する、A/D変換器。前記A/D変換回路は、巡回型A/D変換、積分型A/D変換及び逐次比較型A/D変換のいずれかを行う、請求項1に記載されたA/D変換器。前記A/D変換回路は、前記残差値を保持すると共に、前記第2デジタル値を生成するA/D変換を行い、前記第1の巡回型A/D変換回路は前記残差値を前記A/D変換回路に提供した後に、パイプライン処理のために次のアナログ信号の巡回型A/D変換を行う、請求項1又は請求項2に記載されたA/D変換器。前記第1の巡回型A/D変換回路は、前記Nビットの各々が2値のデジタル値を有する非冗長コードを生成し、前記A/D変換回路の入力レンジは、前記第1の巡回型A/D変換回路の入力レンジの電圧範囲より大きい、請求項1~請求項3のいずれか一項に記載されたA/D変換器。前記イメージセンサと前記第1の巡回型A/D変換回路との間に接続された相関二重サンプリング回路を更に備え、前記イメージセンサの画素回路は、ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを生成し、前記相関二重サンプリング回路は前記第1及び第2の信号レベルを受けて、前記アナログ信号を生成し、前記アナログ信号は前記第1の信号レベルと前記第2の信号レベルとの差分を示し、前記相関二重サンプリング回路は前記アナログ信号を前記第1の巡回型A/D変換回路に提供した後に、パイプライン処理のため前記イメージセンサの別の画素回路からの信号を受ける、請求項1~請求項4のいずれか一項に記載されたA/D変換器。前記A/D変換回路は第2の巡回型A/D変換回路を含み、前記第1の巡回型A/D変換回路は、当該第1の巡回型A/D変換回路への入力信号をサンプリングするための第1のキャパシタ、第2のキャパシタ及び第1の演算増幅回路を含み、前記第1のキャパシタのキャパシタンスと前記第2のキャパシタのキャパシタンスとの比は、前記第1の演算増幅回路による増幅における増幅率を規定し、前記第2の巡回型A/D変換回路は、該第2の巡回型A/D変換回路への入力信号をサンプリングするための第3のキャパシタ、第4のキャパシタ及び第2の演算増幅回路を含み、前記第3のキャパシタのキャパシタンスと前記第4のキャパシタのキャパシタンスとの比は、前記第2の演算増幅回路による増幅における増幅率を規定し、以下の少なくとも一方が満たされる:前記第3及び第4のキャパシタのサイズはそれぞれ前記第1及び第2のキャパシタのサイズより小さいこと;及び前記第1の演算増幅回路のサイズが前記第2の演算増幅回路のサイズより小さい、請求項1~請求項5のいずれか一項に記載されたA/D変換器。前記A/D変換回路は逐次比較型A/D変換回路を含み、前記A/D変換回路の変換精度は前記第1の巡回型A/D変換回路の変換精度より低い、請求項1~請求項5のいずれか一項に記載されたA/D変換器。前記A/D変換回路はシングルスコープ型A/D変換回路を含み、前記A/D変換回路の変換精度は前記第1の巡回型A/D変換回路の変換精度より低い、請求項1~請求項5のいずれか一項に記載されたA/D変換器。特許文献1では、アンプを用いてイメージセンサのノイズを低減すると共に、A/D変換機能を提供する。この回路では、その効果を十分発揮するためには、アンプの利得を高くすることと共に、その利得に対応した必要なA/D変換の分解能例えば、16倍のゲインで4ビットが必要である。これ故に、回路規模が複雑になる。特許文献3及び4では、初段に直並列型A/D変換器が使用され、初段のA/D変換器から残差値が後段のA/D変換器に提供される。非特許文献2及び3は巡回型A/D変換回路を開示しない。巡回型A/D変換回路は、単一の変換回路により低ノイズ及び広ダイナミックレンジを提供可能である。発明者の知見によれば、巡回型A/D変換回路を他のA/D変換回路或いは別の巡回型A/D変換回路と直列に接続することにより、単一の巡回型A/D変換回路の特徴を得ると共に更に利点を得ることができる。本発明は、このような背景により為されたものであり、A/D変換の上位桁及び下位桁用にA/D変換回路を用いると共に、上位桁に巡回型A/D変換方式を採用して下位桁のA/D変換回路におけるA/D変換精度を低減できるA/D変換器を提供することを目的とする。本発明に係る一側面は、イメージセンサからの信号をNMビットN≧2、M≧2のデジタル値に提供するA/D変換器である。該A/D変換器は前記イメージセンサのカラムに配置されている。このA/D変換器は、aアナログ値を受けると共に、前記アナログ値を示す上位のNビットの第1デジタル値及び残差値を生成する第1の巡回型A/D変換回路と、b前記残差値を受けると共に、前記残差値を示す下位のMビットの第2デジタル値を生成するA/D変換回路とを備える。前記第1の巡回型A/D変換回路は、サブA/D変換回路、論理回路、D/A変換回路及び演算部を含む。前記サブA/D変換回路は巡回毎にN1ビットN1<Nのデジタル値Nビットの第1デジタル値の一部を生成する。前記論理回路は、前記サブA/D変換回路から前記デジタル値を受ける。前記D/A変換回路は、前記論理回路から信号に応答したD/A変換値を生成する。前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型A/D変換のための帰還経路とを有する。前記演算部は、該入力に受けた入力値を増幅すると共に、該増幅された入力値と前記D/A変換値との差分を生成して前記出力に提供する。このA/D変換器によれば、第1の巡回型A/D変換回路におけるL回Lは2以上の巡回により、上位のNビットが生成される。1段目のA/D変換回路は、巡回型A/D変換におけるL回の巡回動作により、2L倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのA/D変換回路に提供される。これ故に、2段目のA/D変換回路における変換精度を1段目のA/D変換回路における変換精度に比べて1/2Lまで緩和できる。したがって、2段目のA/D変換回路に、1段目のA/D変換回路より低精度のA/D変換回路を適用できる。本発明に係る一側面のA/D変換器では、前記A/D変換回路は、巡回型A/D変換、積分型A/D変換及び逐次比較型A/D変換のいずれかを行うことができる。このA/D変換器によれば、1段目のA/D変換回路が巡回型A/D変換を行うので、2段目のA/D変換に求められる精度は、1段目に比べて低くできる。本発明に係る一側面のA/D変換器では、前記A/D変換回路は、シングルスコープ型A/D変換回路といった積分型A/D変換を含むことが好ましい。このA/D変換器においては、2段目のA/D変換回路がシングルスロープ型A/D変換を行うとき、良好な線形性のA/D変換を提供できる。この回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。1段目のA/D変換回路が巡回型A/D変換を行うので、2段目のA/D変換に求められる精度は、1段目に比べて低くできる。これ故に、2段目のA/D変換回路を高速に動作させることができ、シングルスロープ型A/D変換の利点を利用できる。また、本発明に係る一側面のA/D変換器では、前記A/D変換回路は、逐次比較型A/D変換回路を含むことが好ましい。このA/D変換器によれば、2段目のA/D変換回路が、逐次比較型A/D変換を行うとき、逐次比較型A/D変換回路に高い精度を得るためには、A/D変換回路を構成する部品数例えば抵抗やキャパシタが指数関数的に増える。しかしながら、2段目のA/D変換回路が、逐次比較A/D変換を行うとき、この逐次比較A/D変換回路に求められる精度は高くない。これ故に、2段目のA/D変換回路の回路規模は小さくでき、逐次比較の利点を利用できる。さらに、本発明に係る一側面のA/D変換器では、前記A/D変換回路は、巡回型A/D変換回路を含むことが好ましい。このA/D変換器によれば、1段目のA/D変換回路が巡回型A/D変換を行うので、2段目の巡回型A/D変換回路に高い変換精度が必要とされない。これ故に、2段目の巡回型A/D変換回路は、1段目の巡回型A/D変換回路に比べて、小さいキャパシタ及び/又は小さいサイズのトランジスタにより構成でき、また2段目のA/D変換回路における消費電力も大きく低減できる。本発明に係る一側面のA/D変換器では、前記A/D変換回路は、前記残差値を保持すると共に、前記第2デジタル値を生成するA/D変換を行う。前記第1の巡回型A/D変換回路は前記残差値を前記A/D変換回路に提供した後に、次のアナログ信号の巡回型A/D変換を行う。このA/D変換器では、2段目のA/D変換回路が残差値を保持するので、保持後に、1段目のA/D変換回路は、イメージセンサからの次の信号の処理を行ってパイプライン処理を提供できる。2段目のA/D変換回路における積分型A/D変換回路及び逐次比較型A/D変換回路は例えばサンプル/ホールド回路を含むことができる。本発明に係る一側面のA/D変換器では、前記第1の巡回型A/D変換回路は、A/D変換処理のために各巡回で前記Nビットの各々が3値のデジタル値を有する冗長コードを生成することができる。このA/D変換器によれば、サブA/D変換回路の出力値は1段目のA/D変換回路におけるサブA/D変換回路におけるオフセットの影響を受けない。本発明に係る一側面のA/D変換器では、前記第1の巡回型A/D変換回路は、A/D変換処理のために各巡回で2値のデジタル値を有する非冗長コードを生成し、前記A/D変換回路の入力レンジは、前記第1の巡回型A/D変換回路の入力レンジの電圧範囲より大きいことが好ましい。このA/D変換器によれば、2段目のA/D変換回路はオーバーレンジ特性を有するので、第1の巡回型A/D変換回路のサブA/D変換回路におけるオフセットがNMビットのA/D変換値に影響することを低減できる。本発明に係る一側面のA/D変換器は、前記イメージセンサと前記第1の巡回型A/D変換回路との間に接続された相関二重サンプリング回路を更に備えることができる。前記イメージセンサの画素回路は、ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルと生成し、前記相関二重サンプリング回路は前記第1及び第2の信号レベルを受けて、前記アナログ信号を生成し、前記アナログ信号は前記第1の信号レベルと前記第2の信号レベルとの差分を示す。前記相関二重サンプリング回路は前記アナログ信号を前記第1の巡回型A/D変換回路に提供した後に、前記イメージセンサの別の画素回路からの信号を受けることができる。このA/D変換器によれば、A/D変換前のアナログ信号に対して相関二重サンプリングを行うことできる。この相関二重サンプリングに関して、相関二重サンプリング回路は、当該アナログ信号を第1の巡回型A/D変換回路に提供した後に、イメージセンサの別の画素回路からの信号を受ける。これ故に、イメージセンサからの信号にパイプライン処理を適用できる。本発明に係る一側面のA/D変換器では、前記A/D変換回路は第2の巡回型A/D変換回路を含むことができる。前記第1の巡回型A/D変換回路は、当該第1の巡回型A/D変換回路への入力信号をサンプリングするための第1のキャパシタ、第2のキャパシタ、及び第1の演算増幅回路を含み、前記第1のキャパシタのキャパシタンスと前記第2のキャパシタのキャパシタンスとの比は、前記第1の演算増幅回路を用いた増幅における増幅率を規定する。前記第2の巡回型A/D変換回路は、該第2の巡回型A/D変換回路への入力信号をサンプリングするための第3のキャパシタ、第4のキャパシタ、及び第2の演算増幅回路を含み、前記第3のキャパシタのキャパシタンスと前記第4のキャパシタのキャパシタンスとの比は、前記第2の演算増幅回路による増幅における増幅率を規定する。以下の少なくとも一方が満たされる:前記第3及び第4のキャパシタのサイズがそれぞれ前記第1及び第2のキャパシタのサイズより小さいこと;及び前記第1の演算増幅回路のサイズが前記第2の演算増幅回路のサイズより小さい。このA/D変換器によれば、第2の巡回型A/D変換回路の変換精度は第1の巡回型A/D変換回路の変換精度より低くて良いので、それに応じて第2の巡回型A/D変換回路の回路構成を簡素にできる。以上説明したように、本発明に係る上記の側面よれば、A/D変換の上位桁及び下位桁用にA/D変換回路を用いると共に、上位桁に巡回型A/D変換方式を採用して下位桁のA/D変換回路におけるA/D変換精度を低減できるA/D変換器が提供される。引き続いて、添付図面を参照しながら、イメージセンサからの信号をNMビットN≧2、M≧2のデジタル値に変換するA/D変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。図1は、本実施の形態に係る、イメージセンサからの信号をNMビットNが2以上、Mは2以上のデジタル値に変換するA/D変換器を概略的に示す図面である。このA/D変換器101の一次元アレイがイメージセンサのカラムに配置されている。アレイにおけるA/D変換器101は、イメージセンサのカラム線COLに接続されており、カラム線COLに接続された画素回路からの信号を処理する。このA/D変換器101は、第1の巡回型A/D変換回路103と、A/D変換回路105とを備える。A/D変換器101は、A/D変換回路103及び105からの変換結果を格納する記録回路107を含むことができる。記録回路107は、例えば、上位ビットを格納する上位ビット記憶回路107a及び下位ビットを格納する下位ビット記憶回路107bを含む。巡回型A/D変換回路103は、アナログ値SAを受けると共に、このアナログ値SAを示す上位のNビットの第1デジタル値SD1及び残差値RDを生成する。A/D変換回路105は、残差値RDを受けると共に、この残差値RDを示す下位のMビットの第2デジタル値SD2を生成する。第1の巡回型A/D変換回路103は、サブA/D変換回路27、論理回路29、D/A変換回路21及び演算部35を含む。サブA/D変換回路27は、巡回毎に、Nビットの第1デジタル値の一部、つまりN1ビットN1<Nのデジタル値Dを生成する。図1には、第1の巡回型A/D変換回路103のための機能ブロックが示されている。論理回路29は、サブA/D変換回路27からデジタル値Dを受ける。D/A変換回路33は、論理回路29から信号に応答したD/A変換値SDAを生成する。演算部35は、入力35a、出力35b、及び演算部35cを含む。出力35bは、巡回型A/D変換のための帰還経路FBによって入力35aに接続される。演算部35では、出力35bは最終の残差値RDを提供する。入力35aは、次の巡回のための現残差値RD又はアナログ値SAを受ける。アナログ値SAはスイッチφsを介して入力35aに提供される。現残差値RDは、帰還経路FB上のスイッチφ3を介して入力35aに提供される。スイッチφs及びφ3は同時に導通することはない。A/D変換器101におけるスイッチは例えばMIS型トランジスタによって構成される。演算部35は、入力35aにおける入力値を増幅すると共に、該増幅された入力値とD/A変換値SDAとの差分を生成して出力35b及び帰還経路FBに提供する。演算部35は、巡回型A/D変換のための動作、つまり、増幅、D/A変換値SDAに応じた差分生成、及びサンプル/ホールド動作を行う。このA/D変換器101によれば、第1の巡回型A/D変換回路103におけるL回の巡回により、上位のNビットが生成される。1段目のA/D変換回路103は、巡回型A/D変換におけるL回の巡回動作により、2L倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのA/D変換回路105に提供される。これ故に、2段目のA/D変換回路105における変換精度を1段目のA/D変換回路103における変換精度に比べて1/2Lに緩和できる。したがって、2段目のA/D変換回路105に、1段目のA/D変換回路103より低精度のA/D変換回路を適用できる。A/D変換器101では、A/D変換回路105は、積分型A/D変換、巡回型A/D変換及び逐次比較型A/D変換のいずれかを行うことができる。このA/D変換器101によれば、1段目のA/D変換回路103が巡回型A/D変換を行うので、2段目のA/D変換に求められる精度を1段目に比べて低くできる。2段目のA/D変換回路105は、残差値RDを保持すると共に、Mビットの第2デジタル値SD2を生成する。第1の巡回型A/D変換回路103は残差値RDをA/D変換回路105に提供した後に、次のアナログ信号の巡回型A/D変換を行うことができる。このA/D変換器101によれば、2段面のA/D変換回路105が残差値RDを保持するので、保持後に、1段目のA/D変換回路103は、イメージセンサからの次の信号の処理を行って、パイプライン処理を提供できる。2段目のA/D変換回路105における積分型A/D変換回路及び逐次比較型A/D変換回路は、例えばサンプル/ホールド回路を含むことができる。上記のような2段のA/D変換により、上位側のA/D変換回路103のNビットの部分ビット列及び下位側のA/D変換回路105のMビットの部分ビット列が得られる。データ変換回路109は、これらのビット列からMNビットのデジタル信号を生成する。図2は、図1に示されたA/D変換器を含むCMOSイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ11は、イメージアレイ12を構成する画素13に与えられる制御信号Ri、Si、TXiを供給し、各画素13において得られた光電荷による信号を巡回型A/D変換器103のアレイ14へ伝送する。アレイ14は、図1に示される複数の基本回路を含み、また各画素13からの信号を並列して処理できる。A/D変換におけるIHごとのA/D変換結果は、データレジスタ15に格納され、水平シフトレジスタ16からの制御信号により水平走査によってA/D変換後に読み出される。そのデジタル値が3値を取る表現、すなわち冗長表現であるとき、水平走査で読み出した後に、冗長表現のデジタル値は、冗長表現-非冗長表現変換回路17によって非冗長表現の2進数に変換される。図2のa部を参照すると、A/D変換器101が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素13は、フォトダイオードPDiを含むセンサ回路13aと、センサ回路13aからのセンサ信号を増幅する増幅回路13bとを含む。画素13は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素13は、フォトダイオードPDiが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素13は光を電荷に変換するためのフォトダイオードPDiと、いくつかのMOSトランジスタT1~T4とを備える。また、制御信号TXiに応答するトランジスタT1より電荷の移動が制御され、制御信号Riに応答するトランジスタT2より電荷の初期化が制御され、制御信号Siに応答するトランジスタT3より画素の選択が制御される。トランジスタT4はトランジスタT1とT2との接続点J1の電位に応答する。各画素13では、リセット動作に応答してリセットノイズが発生される。また、各画素13から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、A/D変換器101の入力に接続される素子等により発生される。各画素13はマトリクス状に配置され、画素13からの信号は、ノイズ成分を含む第1の信号レベルの信号と該ノイズ成分に重畳した信号成分を含む第2の信号レベルの信号図6に示される信号VR、VSであり、増幅回路13bに接続された信号線を介してA/D変換器101のアレイ14に伝送される。図3は、第1の巡回型A/D変換回路103を提供する回路の一例を示す図面である。図4は、図3に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。巡回型A/D変換器103は、ゲインステージ25と、サブA/D変換回路27と、論理回路29と、D/A変換回路21とを備える。ゲインステージ25は、デジタル値に変換されるアナログ信号VINを受ける入力25a、及び一巡回毎の演算値各巡回毎の残差値VOPを提供する出力25bを含む。また、ゲインステージ25は、シングルエンド型の演算増幅回路23、及び第1~第3のキャパシタ26、28、30を含む。演算増幅回路23は、第1の入力23a、出力23b、及び第2の入力23cを有し、出力23bの信号の位相は、第1の入力23aに与えられた信号の位相と反転している。例えば、第1及び第2の入力23a、23cは、それぞれ、反転入力端子及び非反転入力端子であり、出力23bは、非反転出力端子である。例えば、演算増幅回路23の第2の入力23cは、基準電位線LCOMに接続され、また基準電位VCOMを受ける。サブA/D変換回路27は、ゲインステージ25の出力25bからの信号VOPに応じてデジタル信号Dを生成する。A/D変換回路27は、例えば2つのコンパレータ27a、27bを含むことができる。コンパレータ27a、27bは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号VRCL、VRCHと比較すると共に、図1に示されるように、比較結果信号DP0、DP1を提供する。A/D変換回路27における基準信号VRCH、VRCLは、それぞれ、電圧源37a、37bによって提供される。デジタル信号Dは、一巡回毎のA/D変換値を示す。デジタル信号Dは、例えば2ビットDP0、DP1を有しており、各ビットDP0、DP1は、1または0を取りうる。巡回型A/D変換器103は、ビットDP0、DP1の組み合わせにより一巡回毎のデジタル値は第1~第3の値D=0、D=1、D=2を有する。論理回路29は、デジタル信号Dに応じた制御信号VCONT例えばφDH、φDL、φDSを生成する。必要な場合には、サブA/D変換回路27では、例えば1つのコンパレータを時分割で用いて、演算値VOPを基準信号と比較すると共に、比較結果を示す信号DP0、DP1を提供できる。ゲインステージ25は、演算動作及び保持動作を含むことができる。演算動作では、演算増幅回路23及び第1~第3のキャパシタ26、28、30により演算値VOPを生成する。保持動作では、演算値VOPを第1及び第2のキャパシタ26、28に保持する。この巡回型A/D変換器103によれば、第1及び第2のキャパシタ26、28は、それぞれ、D/A変換回路21の第1及び第2の出力21a、21bに接続されている。また、D/A変換回路21のスイッチ回路31は、制御信号VCONTに応答して、電圧信号VRH、VRLの少なくともいずれかを第1の出力21aに提供できると共に、電圧信号VRH、VRLの少なくともいずれかを第2の出力21bに提供できる。これ故に、演算動作において、スイッチ回路31を用いて電圧信号VRH、VRLをキャパシタ26、28の一端に切り換えて印加することによって、ゲインステージ25は、D/A変換回路21から3種の電圧信号を受けたように動作する。具体的には、巡回型A/D変換器103では、D/A変換回路21は、デジタル信号DP0、DP1の第1の値D=2に応答して、キャパシタ26、28に電圧信号VRHを提供する。D/A変換回路21は、デジタル信号DP0、DP1の第2の値D=1に応答して、キャパシタ26、28にそれぞれ電圧信号VRH及びVRLを提供する。D/A変換回路21は、デジタル信号DP0、DP1の第3の値D=0に応答して、キャパシタ26、28に電圧信号VRLを提供する。この巡回型A/D変換回路103によれば、キャパシタ26、28にそれぞれD/A変換回路の第1及び第2の電圧信号を提供するとき、2種の電圧信号がキャパシタ26、28を介して合成される。図2のb部は、演算値VOPと一巡回毎のデジタル値との変換特性を示す図面である。デジタル信号演算値VOPの範囲。D=0のとき、VRCL>VOP。D=1のとき、VRCH≧VOP≧VRCL。D=2のとき、VOP>VRCH、1。となる。サブA/D変換回路27がゲインステージ25からの演算値VOPを所定の2つの基準信号と比較することによって冗長コード3値のデジタル信号を生成している。D/A変換回路21は、制御信号VCONTに応答してゲインステージ25に第1及び第2の電圧信号VRH、VRLの少なくともいずれか一方を提供する。このために、D/A変換回路21は、第1及び第2の出力21a、21b、並びにスイッチ回路31を含む。スイッチ回路31は、制御信号VCONTに応答して、第1の出力21aに第1及び第2の電圧信号VRH、VRLのいずれかを提供すると共に第2の出力21bに第1及び第2の電圧信号VRH、VRLのいずれかを提供する。D/A変換回路21では、電圧信号VRH、VRLは第1及び第2の電圧源33、34によって提供される。第1の電圧源33は電圧VRHを提供する。第2の電圧源34は電圧VRLを提供する。第1の電圧源33の出力33aは、スイッチ回路31内のスイッチ31aを介して出力21aに接続されると共に、スイッチ回路31内のスイッチ31a、31cを介して出力21bに接続される。第2の電圧源34の出力34aは、スイッチ回路31内のスイッチ31b、31cを介して出力21aに接続されると共に、スイッチ回路31内のスイッチ31bを介して出力21bに接続される。D/A変換回路21の第1及び第2の出力21a、21bは、それぞれ、第1及び第2のキャパシタ26、28の一端26a、28aに接続されている。スイッチ31a~31cの開閉は、それぞれ、論理回路29からの制御信号φDH、φDS、φDLによって制御されるので、デジタル信号DP0、DP1の値は、制御信号φDH、φDS、φDLのうちのいずれがアクティブになるかを決定する。D/A変換回路21は、論理回路29からの制御信号に応答して、例えば図2に示されるような値を提供する。関係2。条件D=2が満たされるとき、VDA1=VDA2=VRHを提供する。条件D=1が満たされるとき、VDA1=VRH、VDA2=VRLを提供する。条件D=0が満たされるとき、VDA1=VDA2=VRLを提供する。ゲインステージ25は、キャパシタ26、28、30及び演算増幅回路23の接続を行うための複数のスイッチを含む。これらのスイッチが図3に示されているけれども、スイッチ43、47、49、51、53、55の配置は一例である。これらのスイッチ43、47、49、51、53、55の制御は、クロック発生器41によって行われる。図4のa部のステップS101における接続では、初期格納動作を行う。初期格納動作モードでは、アナログ信号VINをキャパシタ26、28、30に格納する。格納のために、キャパシタ26、28、30が互いに並列に接続される。また、当初のアナログ信号VINをサブA/D変換回路27に提供する。巡回型A/D変換器103は、アナログ信号VINをキャパシタ26、28、30に格納するための第1のスイッチ手段を含む。第1のスイッチ手段によって、当初のアナログ信号VINがA/D変換回路27に提供される。A/D変換回路27は、デジタル信号Dを生成する。この信号Dは論理回路29に提供され、論理回路29は、D/A変換回路21を制御する制御信号VCONTを生成する。アナログ信号VINをキャパシタ26、28、30に格納するために、スイッチ43を介してキャパシタ26の端子26aを入力25aに接続し、スイッチ31c、43を介してキャパシタ28の端子28aを入力25aに接続し、キャパシタ30の端子30aをスイッチ43、51を介して入力25aに接続すると共に、キャパシタ26、28の端子26b、28bにスイッチ49、53を介して基準電位を供給し、キャパシタ30の端子30bにスイッチ53を介して基準電位を供給する。第1のスイッチ手段において、クロック信号φDS=1、φS=1、φ2=1、φR=1によってスイッチ31c、43、49、53を導通にすると共に、クロック信号φ1=0、φ4=0によってスイッチ47、55を非導通にする。キャパシタ30の端子30aと出力23bとはスイッチ55によって分離され、出力23bは入力25aからスイッチ55によって分離される。ゲインステージ25は、演算増幅回路23の入力23aと出力23bとを互いに接続するとき、演算増幅回路23の出力23bには基準電位VCOMが発生される。この接続において、サブA/D変換回路27は当初のアナログ信号VINを受けて、クロックφcに応答してデジタル信号Dを生成する。なお、キャパシタ26の端子26aとキャパシタ28の端子28aとをスイッチ31cを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。図4のb部及びc部のステップS102では、演算動作が行われる。演算動作モードでは、ゲインステージ25は、演算増幅回路23及びキャパシタ26、28、30により演算値VOPを生成する。演算動作では、キャパシタ30が演算増幅回路23の出力23bと入力23aとの間に接続されると共にキャパシタ26、28がD/A変換回路21と入力23aとの間に接続される。巡回型A/D変換器101は、演算動作のための第2のスイッチ手段を含む。制御信号VCONTの値に応じて、D/A変換回路21はゲインステージ25に電圧信号VDA1及び/又はVDA2を提供する。電圧信号VDA1、VDA2の印加に応答して、演算値VOPがゲインステージ25の出力25bに生成される。演算値VOPは以下の式で表される。VOP=1C1/C2×VIN-VR3。C1=C1aC1b4。である。また、値VRはD/A変換回路21からの電圧信号VDA1、VDA2によって規定されており、以下のように表される。関係5。条件D=2が満たされるとき、VR=C1aC1b×VRH/C2である。条件D=1が満たされるとき、VR=C1a×VRHC1b×VRL/C2である。条件D=0が満たされるとき、VR=C1aC1b×VRL/C2である。関係C1a=C1b=C2/2が満たされるとき、式3及び関係5は以下のように書き換えられる。VOP=2×VIN-VR6。また、関係3も以下のように関係7として書き換えられる。条件D=2が満たされるとき、VR=VRHである。条件D=1が満たされるとき、VR=VRHVRL/2である。条件D=0が満たされるとき、VR=VRLである。すなわち、D/A変換回路21は、3値のA/D変換値に対してVRH、VRL又はその中点の電圧VRHVRL/2の3値を生成する。この動作において、参照電圧VRH、VRLの絶対値のずれは、A/D変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。半導体集積回路では、容量比の精度は、抵抗比の精度に比べてはるかに高く、高精度なA/D変換器103を提供できる。演算値VOPの生成のために、スイッチ49を介してキャパシタ26、28の端子26b、26bを入力23aに接続し、キャパシタ30の端子30aをスイッチ55を介して出力23bに接続する。第2のスイッチ手段において、クロック信号φ2=1、φ4=1によってスイッチ49、55を導通にすると共に、クロック信号φS=0、φ1=0、φ3=0、φR=0によってスイッチ43、47、51、53を非導通にする。キャパシタ26、28の端子26b、28bは、スイッチ47によって基準電位線VCOMから分離され、キャパシタ26、28の端子26a、28aは、スイッチ51によって出力23bから分離される。入力23aと出力23bはスイッチ53によって分離される。図4のd部のステップS103では、格納動作が行われる。格納動作モードでは、演算増幅回路23の出力23b上の演算値VOPを第1及び第2のキャパシタ26、28に格納する。格納のために、キャパシタ26、28が互いに並列に接続される。巡回型A/D変換回路103は、演算値VOPの格納のための第3のスイッチ手段を含む。また、第3のスイッチ手段によって、演算値VOPがアナログ信号としてA/D変換回路27に提供される。演算値VOPをキャパシタ26、28に格納するために、スイッチ51、55を介してキャパシタ26の端子26aを出力23bに接続し、スイッチ31c、51、55を介してキャパシタ28の端子28aを出力23bに接続すると共に、スイッチ47を介してキャパシタ26、28の端子26b、28bに基準電位を供給する。第3のスイッチ手段において、クロック信号φDS=1、φ1=1、φ3=1、φ4=1によってスイッチ31c、47、51、55を導通にすると共に、クロック信号φS=0、φ2=0、φR=0によってスイッチ43、49、53を非導通にする。キャパシタ26、28の端子26a、28aはスイッチ43によって入力25aから分離され、キャパシタ26、28の端子26b、28bはスイッチ49によって入力23aから分離される。ゲインステージ25の演算動作モードにおいて、演算増幅回路23の入力23aは基準電位VCOMになる。また、第3のスイッチ手段本実施例では、スイッチ55によって、演算値VOPがサブA/D変換回路27に提供される。図4のe部のステップS104では、ステップS102及びS103を繰り返して、デジタル信号の列を生成する。この繰り返しは、所定のビット数のA/D変換結果が得られるまで行われる。例えば、L回巡回すれば、ほぼL1ビットに相当する分解能が得られる。後段のA/D変換回路について説明する。既に説明したように、A/D変換回路105は積分型A/D変換を含むことができる。再び図1を参照しながら、A/D変換回路本実施例では、シングルスコープ型A/D変換回路105を説明する。シングルスコープ型A/D変換回路は、ランプ信号発生回路61、比較器63、グレイコード計数器65、及びデータラッチ67を含む。データラッチ67は、グレイコード計数器65のカウント値を受ける。比較器63は、1段目のA/D変換回路103の最終の残差値RDを受ける入力63aと、ランプ信号発生回路61からのランプ信号VRAMPを受ける入力63bと、これらの信号の比較結果を提供する出力63cを有する。比較器63は、残差値RDをランプ信号VRAMPと比較して、判定信号をデータラッチ67の記憶制御入力LOADに提供する。このラッチ信号に応答して、データラッチ67は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、下位側のA/D変換値を示す。図5に示されるように、比較器63は、キャパシタ71、反転増幅器72、キャパシタ73、反転増幅器74及び反転増幅器75を含み、これらの回路素子71~75は直列に接続されている。反転増幅器72の入力72a及び出力72bにはスイッチS3が接続され、反転増幅器73の入力73a及び出力73bにはスイッチS4が接続される。キャパシタ71の一端はスイッチS1を介して入力63aに接続され、反転増幅器75の出力75bは出力63cに接続される。反転増幅器75の入力75aは出力74bに接続される。キャパシタ71の一端は、スイッチS2を介してランプ信号発生回路61に接続され、またスイッチS5、S6を介してそれぞれ信号VRH、VRLを受ける。これらのスイッチとして例えばMIS型トランジスタを使用できる。シングルスロープ型A/D変換回路の動作を以下に示す。まず、スイッチS1をオンにして、最終の残差値RDを比較器63の入力63aから受けて、比較器の比較レベルのサンプルを行う。このサンプルは、まずスイッチS3、S4をオンにし、その後にスイッチS3、S4をオフにすることにより行うが、スイッチS3による電荷注入による誤差を低減するため、スイッチS3を先にオフにし、スイッチS4をわずかに遅らせてからオフにすることが良い。その後に、スイッチS2をオンにして、ランプ信号発生器61に接続する。ランプ信号VRAMPを変化させ、この信号VRAMPが残差値RDを超えると比較器出力63cが反転するので、その時間をカウンタを用いて測って、下位側のA/D変換値を得る。このために、グレイコード計数器65を動作させ、データラッチ67の内容はそのカウンタの出力に応じて変化している。比較器63の出力63cがデータラッチの制御入力LOADに接続されているので、比較器63の出力値の反転により、カウンタ65の出力がデータラッチに記憶される。そのカウント数の正規化のために、残差値RDに替えて、スイッチS5を介して参照信号VRHを、及びスイッチS6を介して参照信号VRLを、順に比較器63に提供して、同様にA/D変換を行う。これらのA/D変換は、イメージセンサを動作させていない期間、或いは、イメージセンサの垂直ブランキング期間に行っても良い。残差値RD、参照信号VRH、及び参照信号VRLに対して、それぞれ、コードNS、NH、NLが生成される。NF=NS―NL/NH-NS。が規格化されたA/D変換値を表す。このNFは、理想的には0から1までの値をとるので、これをMビットで表した下位側のA/D変換値と上位側の巡回A/D変換値とを組み合わせて高分解能の出力を得る。2段目のA/D変換回路105がシングルスロープ型A/D変換を行うとき、良好な線形性のA/D変換を提供できる。シングルスロープ型A/D変換回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。1段目のA/D変換回路103が巡回型A/D変換を行う。これ故に、2段目のA/D変換に求められる分解能は1段目に比べて低くできる。したがって、2段目のA/D変換回路を高速に動作させることができ、シングルスロープ型A/D変換の利点を利用できる。ランプ信号発生回路61をイメージセンサのカラム毎に設けてもよい。このA/D変換器によれば、ランプ波形がカラムの右端と左端で時間的に時間的にずれることを避けることができる。或いは、ランプ信号発生回路61は、イメージセンサの全カラムに共通に設けられていてもよい。このA/D変換器によれば、小面積で実現できる。図6は、巡回型A/D変換回路及びはシングルスコープ型A/D変換回路の組み合わせを含むA/D変換器のタイミングチャートを概略的に示す図面である。図6に示された動作では、巡回型A/D変換において4回の巡回を行っている。まず、画素13のリセットレベルのA/D変換のために、制御信号φsによりスイッチをオンしてリセットレベルVRのサンプリング図6におけるS1を行う。このサンプリング信号のA/D変換図6におけるA1を行って、部分A/D変換値及び第1残差値を生成する。次いで、制御信号φ3によりスイッチをオンして第1残差値のサンプリング図6におけるS2を行う。このサンプリング信号のA/D変換図6におけるA2を行って、部分A/D変換値及び第2残差値を生成する。引き続き、サンプリング図6におけるS3、S4及びA/D変換図6におけるA3、A4を行って、全部で4桁の上位ビットを得る。最終の巡回A4における残差値を、下位側のA/D変換回路のためのサンプリング期間SPにシングルスロープ型A/D変換回路105にサンプリングする。この後に、期間ADCに、下位側のシングルスロープ型A/D変換を行う。期間SPと期間ADCとの間に間隔を設けて、画素の転送ゲート信号TXが変化する期間に下位側のA/D変換を行うことを避けている。必要がない場合は、この期間なしに下位側のA/D変換を始めることができる。巡回型A/D変換回路103から残差値をシングルスロープ型A/D変換回路の比較器にいったんサンプリングした後には、上位側のA/D変換回路における次の信号VSに対する巡回動作のためのサンプリングを始めることができる。このとき、下位側のA/D変換回路105がリセットレベルVRに対するシングルスロープ型A/D変換を行っているときに、画素13内の転送トランジスタT1を動作させて、カラム線に信号レベルVSを提供すると共に、この信号を上位側のA/D変換回路103へのサンプリングを並行して行う。その後、信号レベルVSの巡回A/D変換を行う。信号レベルVSの巡回A/D変換の完了までに、リセットレベルVRのシングルスロープ型A/D変換は完了している。これ故に、信号レベルVSの残差値は、シングルスロープ型A/D変換の期間SPにサンプリングされる。このA/D変換は、その次の周期において、次の画素回路のリセットレベルVRを巡回A/D変換回路にサンプリングしている期間に行う。このように、巡回型A/D変換回路とシングルスロープ型A/D変換回路をカスケードに接続することによって、2つのA/D変換回路103、105を同時に並列して動作させて、A/D変換の高速化を実現できる。シングルスロープ型A/D変換のために長い時間が必要なとき、巡回型A/D変換のサンプリングS1の期間に加えてA/D変換A1の期間以降の期間に下位側のA/D変換を行ってもよい。図3に示された巡回型A/D変換回路は、A/D変換出力の各巡回毎に、3値をとる冗長コードを生成する。これによって、比較的大きな入力オフセットを有するコンパレータ27a、27bを用いても、このオフセットに起因する誤差が発生しないが、サブA/D変換回路27に2個のコンパレータが必要である。また、この方式1.5bit方式は冗長表現であるので、巡回毎に2ビットの記憶回路が記憶回路107に必要となる。上位側の回路規模を小さくするために、巡回型A/D変換回路を用いて1bit方式のA/D変換で行って2値をとる非冗長コードを生成しても良い。A/D変換器の一実施例では、図7に示された巡回型A/D変換回路103aを巡回型A/D変換回路103に替えて用いることができる。巡回型A/D変換回路103aは、コンパレータ27cにオフセットがないとき、図8のa部に示された変換特性を有する。巡回型A/D変換回路103aは、単一のコンパレータ27cを含むサブA/D変換回路と、D/A変換回路22cと、D/A変換回路22cのための制御信号を1bitの部分変換値から生成する論理回路29cとを含む。この方式に用いる巡回型A/D変換器の回路構成は、図3に示される回路構成より簡素である。サブA/D変換回路は単一のコンパレータ27cを含み、D/A変換回路22cはより少ないスイッチから構成され、演算部はキャパシタ30、32を含む。キャパシタ30はキャパシタンスC2を有し、キャパシタ32はキャパシタンスC1=C1aC1bを有するので、全キャパシタの数も低減される。この1bit方式は、図8のb部に示すようにコンパレータ27cにオフセットが生じると、A/D変換値は大きな非線形誤差を有する。この誤差を低減するために、オーバーレンジの変換特性を有するA/D変換回路を下位側に用いることができる。参照電圧の範囲を超える入力信号に対して線形に応答して変換値を生成するA/D変換回路を用いるとき、つまりこのオーバーレンジの範囲まで後段のA/D変換回路105の入力レンジが広いとき、サブA/D変換回路27における単一のコンパレータ27cのオフセット電圧に起因する誤差を低減することができる。しかしながら、単一のコンパレータ27cにオフセットがあるとき、図8のb部に示すように、サブA/D変換回路の入力電圧がVRLVRH/2の付近の値であるとき、サブA/D変換回路の出力電圧がVRLからVRHまでの範囲を超える。その結果、次段への入力値も、VRLからVRHまでの範囲を超える。下位側のA/D変換特性の入力レンジが、VRLからVRHまでの電圧範囲R1より大きい電圧範囲R2において線形な演算結果を生成できるとき、サブA/D変換回路のコンパレータ27cが多少のオフセットを有するときにも、そのオフセットに起因する誤差オフセット誤差が下位側のA/D変換値に影響しないようにすることができる。シングルスロープ型A/D変換においては、オーバーレンジの範囲は、図5に示された参照値VRH、VRLを変更すること、つまりR2>R1=VRH-VRLとなるように新たな参照値を設定することよって行われる。オフセット誤差は、上位側のA/D変換における巡回を繰り返す毎にキャパシタ比2倍の増幅率で増幅される。N回巡回のとき、サブA/D変換回路のコンパレータに許容されるオフセット誤差オフセット電圧VOFFの許容値は以下のように表わされる。ABSVOFF=R2-R1/2N1、ここで絶対値をABSで表す。例えばR2-R10.5ボルトであるとき、4回の巡回動作ではオフセット電圧の許容値は15.5mV以下にする必要がある。次いで、データ変換回路の説明を行う。図1において、データ変換回路109は、記憶回路107からビット列を受ける。上位側のA/D変換回路103のNビットの部分ビット列及び下位側のA/D変換回路105のMビットの部分ビット列がデータ変換回路109に提供される。図9のa部は、Nビットの冗長部分ビット列及びMビットの部分ビット列から、MNビットのデジタル信号を生成するデータ変換回路109aを示す。入力されたアナログ値をNMビットのデジタル値X0として以下のように表される。X0=D0×2-1D1×2-2D2×2-3DN-1×2-N-1XN×2-N-1。XN=B0B1×2-1B2×2-2BM-1×2-M-1。Xii=1、2、3N-1は0から2までの範囲の値を取る。前段の各巡回において生成された値をDii=1、2、3N-1と記す。Dii=1、2、3N-1は0、1、2のいずれかの値を取る。後段のA/D変換により得られ値をBjj=1、2、3M-1と記す。Bjj=1、2、3M-1は0、1のいずれかの値を取る。2ビットの信号D0=D10、D20、D1=D11、D21~、DN-1=D1N-1、D2N-1は部分変換値を示す。データ変換回路109aは、n個の全加算器81a、81b、81c~81nを含む。全加算器81a~81nの各々における2つの入力は、各巡回の部分ビット列D1i、D2ii=0~N-1を受け、各全加算器は、2つの被加算値及び桁上がり入力を受けて、加算値s及び桁上がりcを生成する。全加算器のアレイは、変換されたビット列を示す信号A0、A1、A2、A3~AN-1を生成する。全加算器81aはビット列A0、A1を生成する。ビットA0は桁上がりcの出力であり、ビットA1は加算値sの出力である。桁上がり信号は、全加算器81nから全加算器81aの配列方向に伝搬する。また、全加算器81nは被加算値D1N-1、D2N-1及び桁上がり入力B0を受ける。下位側のA/D変換回路からのビット列B1、B2~BM-1は、データ変換回路109aでは実質的に処理されることなく、ビット列AN-2、AN-3~ANM-1として提供される。図9のb部は、Nビットの非冗長部分ビット列及びオーバーレンジのMビットの部分ビット列から、MNビットのデジタル信号を生成するデータ変換回路109bを示す。N回の巡回動作の後に残差値にシングルスロープ型A/D変換を行うと共にその出力値に正規化処理を行って、MビットのA/D変換値を得ることができる。そのオーバーレンジを考慮して、残差値XNが-0.5から1.5までの範囲であり、この範囲の値に対するA/D変換処理を行うとき、次式のように表わすことができる。ここで、前段の各巡回において生成された値をDii=1、2、3N-1は1ビットからなる。X0=D0×2-1D1×2-2D2×2-3XN×2-N-1。XN=-B01B1×2-1B2×2-2BM-1×2-M-1。Dii=1、2、3N-1は0、1のいずれかの値を取る。Xii=1、2、3N-1は0から1までの範囲の値を取る。Bjj=1、2、3M-1は0、1のいずれかの値を取る。1ビットの成分D0、D1、D2~DN-1は上位側の部分変換値を示す。データ変換回路109bは、n個の全加算器82a、82b、82c~82n及び半加算器83を含む。全加算器82a、82b、82c~82nの各々における2つの入力の一方は、各巡回の部分ビット列Dii=0~N-1を受け、2つの入力の他方は下位側の部分ビット値B0を受ける。各全加算器82aから82nは加算値s及び桁上がりcを生成する。全加算器のアレイは、変換されたビット列を示す信号A0、A1、A2、A3~AN-1を生成する。半加算器83は、固定入力1と下位側の部分ビット値B1を受けて、加算値AN-2を生成する。下位側のA/D変換回路からの残りのビット列B2~BM-1は、データ変換回路109bでは実質的に処理されずに、ビット列AN-3~ANM-1として提供される。次いで、相関二重サンプリングを説明する。巡回型A/D変換回路103は、アナログ信号を用いて相関二重サンプリングを行うことができる。相関二重サンプリングにより、画素13からの信号レベルVSからリセットレベルVRの成分を除くことができる。図10は、相関二重サンプリングのアナログ処理のための回路接続及びタイミングチャートを示す図面である。図10のa部に示されるように、ゲインステージ25において、演算増幅回路23の入力23a及び出力23bをリセットスイッチ53により接続した後に、キャパシタ26、28にリセットレベルVRを期間SRCDSにおいてサンプリングする。次いで、図10のb部に示されるように、リセットスイッチ53の開いた後に、キャパシタ26、28に信号レベルVSを期間SSCDSにおいてサンプリングする。このとき、ゲインステージ25において、差分値VR-VSが演算増幅回路23の出力23bに生成される。この差分値を1bit方式又は1.5bit方式によりA/D変換することができる。図10のc部を参照すると、アナログ相関二重サンプリングの後に、上位側の巡回型A/D変換回路103において4回の巡回動作S1、A1、S2、A2、S3、A3、S4、A4を行うと共に4回目の巡回における残差値を下位側のA/D変換回路105に期間SPにおいて提供する。下位側のA/D変換回路105は、期間ADCに下位側のA/D変換を行う。次いで、下位側のA/D変換回路105として逐次比較A/D変換回路を用いる実施例を説明する。図11は、2段目のA/D変換のための逐次比較型A/D変換回路を示す図面である。この逐次比較型A/D変換回路91は、初段の巡回型A/D変換回路103からの残差RDを受ける。逐次比較型A/D変換回路91は、4ビットのA/D変換を行う。逐次比較型A/D変換回路91は、初段の巡回型A/D変換回路103からの残差値RDをサンプリングするためのキャパシタ92a、92b、92c、92d、92eのアレイを含む。キャパシタ92a~92dは、単位キャパシタンスCに対して1/2Pで重み付けられるP=0、1、2、3。また、キャパシタ92eは、キャパシタ92dと同じキャパシタンスを有する。サンプリングは、巡回型A/D変換回路103に接続された入力線とキャパシタ92a、92b、92c、92d、92eの一端との間にそれぞれ接続されたスイッチ93a、93b、93c、93d、93eによって行われる。これらのスイッチ93a~93eは制御信号φsdによって制御される。キャパシタ92a、92b、92c、92dの一端には、スイッチ94a、94b、94c、94dを介して参照信号VRHに接続される。キャパシタ92a、92b、92c、92d、92eの一端には、スイッチ95a、95b、95c、95d、95eを介して参照信号VRLに接続される。スイッチ95a~95eの開閉は、制御信号φsdの反転信号_φsdと記すによって制御される。スイッチ94a~94dの開閉は、逐次近似レジスタ96によって制御される。キャパシタ92a~92eの他端はアンプ比較器97の入力97a例えば反転入力に接続されており、他の入力97b例えば非反転入力は仮想接地例えばGNDに接続される。アンプ97の出力97c例えば非反転出力は逐次近似レジスタ96の入力96aに接続され、逐次近似レジスタ96を制御する。アンプ97の入力97aと出力97cとの間にはスイッチ98が接続されており、制御信号φsによって制御される。また、アンプ97はクロックφcに応答して動作する。逐次比較型A/D変換回路91の動作を説明する。まず、スイッチ93aから93eを閉じて、残差値RDをキャパシタ92a~92eのアレイにサンプリングする。このとき、アンプ97の入力97aを接地するか、或いはスイッチ98を用いて短絡して仮想接電位に設定する。本実施例では、この仮想接地電位を0ボルトに設定する。次いで、スイッチ98、93a~93eクロックφsφsdを開いて、4ビット逐次比較レジスタ96に4ビットコードを設定する。この4ビットコードによってキャパシタアレイD/A変換器を動作させる。具体的には、4ビットコードをDD0、DD1、DD2、DD3DDi0または1、DD0がMSBとし、例えば、DD3=1であるとき、D3H=1及びD3L=0とする。DD3=0であるとき、D3H=0及びD3L=1とする。なお、φsd=1導通において残差値RDをサンプリングしているときは、D3H=0及びD3L0としておく。残差値RDをキャパシタアレイにサンプリングしたときにおけるアンプ97の入力97a上の正味の電荷は、キャパシタアレイをレジスタ96の制御によって参照電源VRH、VRLに接続したときにおけるアンプ97の入力97a上の正味の電荷と同じであるこの電荷QNETと記す。この電荷保存則を用いて、アンプ97の反転入力97aの電圧VS、入力電圧RD残差及び参照電源との関係は以下のように示される。QNET=2×C×0-RD。=C×VS-VRL/8C×VS-DD3×△VR-VRL/8C×VS-DD2×△VR-VRL/4C×VS-DD1×△VR-VRL/2C×VS-DD0×△VR-VRL、ここで、△VR=VRH-VRLである。この値は以下のように表される。QNET=VRLDD0×2-1DD1×2-2DD2×2-3DD3×2-4×△VR-RD。これは、入力電圧RDと4ビットのキャパシタアレイD/A変換回路の出力と差によって、アンプ97の入力上の電位VSが規定されることを示す。逐次比較レジスタ96は、動作を進めるに従って分解能が1ビットずつ向上するように設定される。例えば、第1のステップでは、DD0、DD1、DD2、DD3=1、0、0、0とする。このときは、入力値Vin例えばRDをVRL0.5×△VR=VRLVRH/2と比較する。つまり、A/D変換範囲を参照値VRHからVRLまでとして、その中央の値と入力値Vinを比較する。もし、入力値がVRLVRH/2よりも大きければ、D0=1が確定する。逆に、小さければD0=0としてD0が確定する。次いで、もしD01であるとき、第2のステップでは、DD0、DD1、DD2、DD3=1、1、0、0とする。これによって、入力値をVRL0.75×△VR=0.25×VRL0.75×VRHと比較して、2ビット目を確定する。このような動作を繰り返すことで、4ビットの分解能をもった逐次比較A/D変換が行われる。2段目のA/D変換回路105が、逐次比較A/D変換を行うとき、この逐次比較A/D変換回路に求められる分解能は高くない。これ故に、2段目のA/D変換回路は小さな回路規模を有することができ、逐次比較の利点を利用できる。一般に、逐次比較型A/D変換回路において高い分解能を得るためには、A/D変換回路を構成する部品数例えば抵抗やキャパシタが指数関数的に増える。2段目のA/D変換回路105が逐次比較型A/D変換を行うが、これに高い分解能のA/D変換回路は求められない。2段目のA/D変換回路105が、逐次比較A/D変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、逐次比較A/D変換回路91における参照信号をオーバーレンジ用にR2>R1=VRH-VRLとなるように参照信号に変更する。引き続く実施例では、上位桁用と下位桁用にそれぞれ別の巡回型A/D変換回路を設け、パイプライン動作をさせることにより、変換速度の高速化と消費電力の低減を得ることができる。2段目のA/D変換回路が巡回型A/D変換を行うとき、1段目のA/D変換回路が巡回型A/D変換を行うので、2段目の巡回型A/D変換回路に高い変換精度が必要とされない。これ故に、2段目の巡回型A/D変換回路は、1段目の巡回型A/D変換回路に比べて、小さいキャパシタ、例えば例えば1/2Lのサイズキャパシタ、及び/又は、小さいサイズのトランジスタにより構成でき、また2段目のA/D変換回路における消費電力も大きく低減される。図12に、直列に接続された2つの巡回型A/D変換回路を示す図面である。本実施の形態では、2つの巡回型A/D変換回路103及び104は、素子サイズが異なることを除いて、互いに同じ回路接続を有する。1段目のA/D変換回路における回路素子21、23、26、27、28、29、30に対応して回路素子121、123、126、127、128、129、130が用いられる。図12に示された実施例では、巡回型A/D変換回路103の入力には、アナログ相関二重サンプリングCDS用キャパシタ及びバッファ回路を含む相関二重サンプリング回路CDS回路102が接続されている。回路構成では、CDS動作と初段の巡回A/D変換のパイプライン動作を行うことができる。図13は、アナログCDS動作と初段の巡回型A/D変換回路の動作を示す図面である。図14は、2段目の巡回型A/D変換回路の動作を示す図面である。図15は図11に示されたA/D変換器のアレイをCMOSイメージセンサのカラムに配置して動作させるためのタイミングを示す図面である。図13のa部に示されるように、CDS用キャパシタCCDSに、画素からのリセットレベルVRをサンプリングする。次いで、図13のb部に示されるように、CDS用キャパシタCCDSを演算増幅回路23に接続した後に、画素からの信号レベルVSをサンプリングする。この結果、演算増幅回路23の出力に以下の値が生成される。VO=VR-VS×CCDS/C2。次いで、図4を参照しながら既に説明したように、このCDS値に対して、図13のc部に示されるように、サブA/D変換回路27において、部分A/D変換値を生成する。図13のd部に示されるように、この部分A/D変換値に応じてD/A変換値をキャパシタ26及び28の一端に加えて、増幅及び残差生成を行う。必要な回数の巡回動作を第1段目のA/D変換回路において行った後に、残差値を2段目の巡回型A/D変換回路104に提供される。図14のa部は、2段目の巡回型A/D変換回路104が残差値をサンプリングする動作、及びこの残差値の部分A/D変換値を生成する動作を示す。この後に、1段目と同様の動作により、図14のb部に示されるように、この部分A/D変換値に応じてD/A変換値をキャパシタ126及び128の一端に加えて、増幅及び残差生成を行う。図14のc部に示されるように、2段目の巡回型A/D変換回路104が残差値をサンプリングする動作、及びこの残差値の部分A/D変換値を生成する動作を示す。必要な回数の巡回動作を2段目のA/D変換回路において行う。図15に示されるタイミングチャートでは、1段目における巡回動作は4回であり、2段目における巡回動作は7回である。図16は、直列に接続された2つの巡回型A/D変換回路の動作におけるパイプライン処理のタイミングを示す図面である。このように巡回型A/D変換回路を2段構成にすることによる利点として、図15及び図16のタイミング図に示すパイプライン動作により、イメージセンサの1水平読み出し周期1Hを超えて、A/D変換を行うことができる。また、変換速度を高速化することができる。また、2段目の巡回型A/D変換回路104に対しては、変換精度やノイズに対する要求が大幅に緩和される。例えば、1段目の巡回型A/D変換回路において、4回の巡回つまり、増幅を行えば、2段目における変換動作では、1段目の動作に比べて1/16に変換精度及びノイズに対する要求が緩和される。これ故に、2段目の回路に用いるキャパシタのサイズを小さくすることができ、アンプのバイアス電流やトランジスタサイズを小さくすることができるので、面積や消費電力について、2段構成にすることのオーバーヘッドを緩和することができる。2段目のA/D変換回路104が、巡回型A/D変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、巡回型A/D変換回路104におけるD/A変換回路121の参照信号をオーバーレンジ用にR2>R1=VRH-VRLとなるように参照信号に変更する。