半導体基板の法線方向に複数の半導体ピラーを形成する工程と、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記溝の内部全体を覆うように第1のポリシリコン膜を形成する工程と、前記第1のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物層上に第2のポリシリコン膜を形成する工程と、前記第2のポリシリコン膜上に前記不純物の外方拡散を防止する第1の拡散防止膜を形成する工程と、前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、を含むことを特徴とする半導体デバイスの製造方法。前記拡散層はチャネル領域となる領域の直下に、前記溝の延在方向に沿って埋め込みビット線となるように形成されることを特徴とする請求項1に記載の半導体デバイスの製造方法。前記第1の拡散防止膜の形成後、前記不純物を前記第1のポリシリコン膜及び前記第2のポリシリコン膜に熱拡散させてドープ層を形成する工程を含み、前記拡散層を形成する工程において前記ドープ層の前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて前記拡散層を形成することを特徴とする請求項1又は2に記載の半導体デバイスの製造方法。前記溝を埋め込むように前記第1のポリシリコン膜を形成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体デバイスの製造方法。前記溝を埋め込むように前記第1の拡散防止膜を形成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体デバイスの製造方法。前記第1のポリシリコン膜よりも厚くなるように前記第2のポリシリコン膜を形成することを特徴とする請求項1乃至5のいずれか1項に記載の半導体デバイスの製造方法。前記第1の拡散防止膜上に第3のポリシリコン膜を形成する工程を有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体デバイスの製造方法。前記第3のポリシリコン膜上に第2の拡散防止膜を形成する工程を有することを特徴とする請求項7に記載の半導体デバイスの製造方法。前記第2の拡散防止膜上に第4のポリシリコン膜を形成する工程を有することを特徴とする請求項8に記載の半導体デバイスの製造方法。前記不純物層を形成する工程において、前記不純物層が前記第1のポリシリコン膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項1乃至9のいずれか1項に記載の半導体デバイスの製造方法。前記不純物が砒素であることを特徴とする請求項1乃至10のいずれか1項に記載の半導体デバイスの製造方法。図1は、DRAMのメモリセルを構成する縦型トランジスタの概要を投影図で示したものである。以降では、X、Y、Zの3方向を用いて説明を行なうために、必要に応じ、図面にはX、Y、Zの各方向を示す。シリコンからなる半導体基板100以降、シリコン基板100と称するには、Y方向に延在するトレンチ143a、143b、143c、143d以降、4つのトレンチをまとめてトレンチ143と称することがあるが設けられている。トレンチ143aと143b及びトレンチ143bと143cの間の領域には、トランジスタのチャネルとなるシリコンピラー101a、101b、102a、102bがシリコン基板100の法線となるZ方向に設けられている。同様に、シリコンピラー101cも、一方のトレンチ143cと他方の図示していないトレンチの間に位置している。以降、シリコンピラー101a、101b、101cをまとめてシリコンピラー101と称し、シリコンピラー102a、102bをまとめてシリコンピラー102と称することがある。シリコンピラー101aの両側壁にはX方向に延在する一対の埋め込みゲート電極108a、108bが設けられ、隣接するシリコンピラー102aの両側壁にもX方向に延在する一対の埋め込みゲート電極108c、108dが設けられている。以降、4つのゲート電極をまとめてゲート電極108と称することがある。これらのゲート電極108は、ワード線として機能する。前記シリコンピラーの内部には、拡散層146a、146b、146c、146d、146e、146f、146g以降、ダミーである拡散層146aを除いた6つの拡散層をまとめて拡散層146と称することがあるが設けられている。これらの拡散層146は、ビット線として機能する。トレンチ143a、143b、143c、143dには、夫々絶縁膜144a、144b、144c、144d以降、4つの絶縁膜をまとめて絶縁膜144と称することがあるを埋め込んで、トレンチを介して対峙している拡散層146a乃至146gを夫々絶縁している。特に、シリコンピラーを取り囲んでいるトレンチ143dを埋め込んだ絶縁膜144dは、STIShallowTrenchIsolation145となって、トレンチ143aと143bと143cの端部を終端させて絶縁している。平面視において、ビット線として機能する拡散層146の延在方向Y方向は、ワード線の延在方向X方向に直角な方向となっている。シリコン基板100に設けられた拡散層146は、トランジスタのソース/ドレインS/Dを構成する一方の拡散層となっており、各々のシリコンピラー101と102の上部にはトランジスタの他方のソース/ドレインS/Dを構成する拡散層図示せずが設けられている。各々のシリコンピラー101と102の上には、キャパシタ113が設けられている。シリコンピラー101aに注目すると、シリコンピラー101aの内部に設けられて、一方のソース/ドレインS/Dとなる拡散層146b、146cと、シリコンピラー101aの両側壁に設けられる一対のゲート電極108a、108bと、シリコンピラー101aの上部に設けられた他方のソース/ドレインS/Dとなる拡散層とで、一つの縦型トランジスタが構成されている。このような縦型トランジスタとすることによって、単位メモリセルあたりの占有面積を縮小することができるので、MOSFETの高密度化が可能となる。縦型トランジスタでは、ビット線をゲート電極よりも下方に配置した階層構造とするために、ビット線とする拡散層を半導体ピラーの底面に近い内部に設けている。また、MOSFETの占有面積を小さくするには、絶縁膜を埋め込むトレンチの開口径を小さくしなければならないので、トレンチのアスペクト比深さ/開口径が増加する傾向にある。そのため、ビット線となる拡散層を形成する手段としては、トレンチの上方からのイオン注入法を採用することができない。これは、拡散層を設けるシリコンピラーがチャネルとなるシリコンピラーの直下に位置しており、イオン注入法では、トレンチの形状ばらつきによって、チャネルとなるシリコンピラーにも不要なイオンを注入してしまうためである。このような不要なイオン注入は、以後のトランジスタの誤動作を誘発するために、イオン注入法を採用する際の大きな課題となっていた。本発明はこのような課題を解決しようとするものである。本発明の一態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記溝の内部全体を覆うように第1のポリシリコン膜を形成する工程と、前記第1のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物層上に第2のポリシリコン膜を形成する工程と、前記第2のポリシリコン膜上に前記不純物の外方拡散を防止する第1の拡散防止膜を形成する工程と、前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、を含む半導体デバイスの製造方法が提供される。本発明によれば、半導体ピラーを露出させている溝の側面を絶縁膜で覆ってから、溝の内部全体に不純物を含んだポリシリコン膜を形成して、溝の底部において半導体ピラー内へ不純物を熱拡散することで、チャネル領域となる領域の直下だけにビット線となる拡散層を形成することができる。これにより、不要なイオン注入に起因したこれまでのトランジスタの誤動作を無くすことができる。前述した図1、図2に加えて、図3~図30をも参照して、本発明の実施形態による半導体デバイスの埋め込みビット線、埋め込みワード線の製造方法について説明する。図3~図30のうち、図3~図20は本発明の実施形態による半導体デバイスの埋め込みビット線の製造方法を示しており、図21~図30は、本発明の実施形態による半導体デバイスの埋め込みワード線の製造方法を示している。最初に、図1および図2を用いて、本発明が適用される半導体デバイスの概要についてDRAMを例として説明する。まず、図1を参照する。前述したように、キャパシタ113は、シリコン基板100を掘り込んで形成したシリコンピラー101a、101b、101c以降、まとめてシリコンピラー101と称する、102a、102b以降、まとめてシリコンピラー102と称する上に形成されており、トランジスタのゲート電極を構成するワード線108a、108b、108c、108d以降、まとめてワード線108と称するは、夫々に対応するシリコンピラー101と102を挟み込むように形成されている。また、ビット線となる拡散層146b、146c、146d、146e、146f、146g以降、まとめて拡散層146と称するは、ワード線108と各々異なる高さで且つ直角となる方向に延在して、夫々に対応するシリコンピラー101と102の内部に形成されている。すなわち、各々のワード線108は、拡散層146よりも高い位置でX方向に延在しており、各々の拡散層146はシリコンピラーの側面部に形成されX方向と直角なY方向に延在している。単位セルを構成するトランジスタは、2本のビット線と2本のワード線で構成されている。例えば、シリコンピラー101aは、ビット線となる拡散層146b、146cとセル領域端部で接続される一対のワード線108a、108bで構成されている。同様にシリコンピラー102aは拡散層146b、146cと一対のワード線108c、108dで構成されている。他のシリコンピラー101と102も同様である。ワード線108bと108cの間は絶縁膜で分離しているので、2本のワード線が1つのシリコンピラーに接続されたダブルゲート構造となっており、ビット線となる拡散層は、シリコンピラーの対峙した2つの側面に形成されている。従って、各々のシリコンピラーに形成されたビット線146は、隣接するシリコンピラー間に埋め込まれた絶縁膜143によって絶縁されている。次に、図2を参照する。本発明が適用されるメモリセルでは、シリコンピラー101a、101b、101c以降、まとめてシリコンピラー101と称する、102a、102b、102c以降、まとめてシリコンピラー102と称する、103a、103b、103c以降、まとめてシリコンピラー103と称するがX方向およびX方向に直角なY方向に規則的に配置されている。図2では、説明の便宜上9個のシリコンピラーを示しているが、これに限るものではなく、数千~数十万個のシリコンピラーが配置されているものである。したがって、ビット線およびワード線も数百~数千オーダーの本数となっている。X方向に配置された各シリコンピラー101と102と103の内部には、Y方向に延在するビット線となる拡散層146b、146c、146d、146e、146f、146gが形成されている。各拡散層146は、Y方向に配置された複数のシリコンピラーで共有されている。例えば、拡散層146bは、シリコンピラー101a、102a、103aで共有される。次に、図1および図2に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図3~図20を参照しながら説明する。このうち、図3は平面図であり、図20は図19の平面図である。また、図4~図19は図3におけるA-A線断面を示したものである。図4に示すように、シリコン基板半導体基板100上に、厚さ40nm程度のシリコン窒化膜であるマスク膜104を減圧CVDChemicalVaporDeposition法により成膜した。次にフォトリソグラフィとドライエッチングにより、Y方向に延在するビット線開口105cをマスク膜104に形成した。ビット線開口105cの底部にはシリコン基板100が露出している。本実施形態では、ビット線開口105cの幅W1は45nmとした。次に、図5に示すように、マスク膜104をマスクに用いてシリコン基板100を異方性ドライエッチングして、深さH1が200nmの新たなトレンチ106を形成した。なおこのトレンチ106によって、シリコンピラー半導体ピラー100bが形成される。次に、図6に示すように、トレンチ106の内側壁を覆うように、ラジカル酸化法による膜厚が2.5nmのシリコン酸化膜と、熱CVD法による膜厚が5nmのシリコン窒化膜を順次積層後にエッチバックして、トレンチ106の内側壁に絶縁膜147を形成した。この段階で新たなトレンチ148が形成される。次に、図7に示すように、CVD法によってトレンチ148の内壁を覆うように、第1のポリシリコン膜となる被覆膜149を5nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccmStandardCubicCentimeterperMinute、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。また、この段階で新たなトレンチ150が形成される。次に、図8に示すように、露出している被覆膜149上へ砒素Asによる不純物をその濃度が1.0×1015atomscm2となるように吸着させて、不純物層151を形成した。この吸着条件は、アルシンAsH3を原料ガスとし、流量を400sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。この温度範囲では、アルシンが分解して砒素が生じるので、被覆膜149へ容易に砒素を吸着させることができる。また、ここではトレンチ150が残留している。次に、図9に示すように、CVD法によってトレンチ150の内壁を覆うように、不純物層151上へ第2のポリシリコン膜となる被覆膜152を8nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。また、この段階で新たなトレンチ153が形成される。なお、被覆膜152の製造過程である図9に代えて、図10に示すように、トレンチ150を埋め込んで不純物層151からの厚さT1を30nmとした被覆膜152Aを、不純物層151上へ成膜しても良い。次に、図11に示すように、熱酸化法によってトレンチ153を埋め込むように、シリコン酸化膜であって第1の拡散防止膜となる絶縁膜154を厚さT2が3nmとなるように成膜した。この時の成膜条件は、酸素O2を原料ガスとし、流量を3SLMStandardLiterperMinute、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。また膜厚も、3nmに限定されることはなく、2~3nmの範囲であれば良い。さらに、CVD法によって絶縁膜154上に第3のポリシリコン膜となる被覆膜155を35nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。引き続いて、熱酸化法によって被覆膜155上に第2の拡散防止膜となるシリコン酸化膜である絶縁膜154aを3nm厚となるように成膜した。図11において、154、154aで示す領域は空間ではなく絶縁膜である。この時の成膜条件は、絶縁膜154と同じとした。さらにCVD法によって、絶縁膜154a上に第4のポリシリコン膜となる被覆膜155aを35nm厚となるように成膜した。この時の成膜条件は、被覆膜155と同じとした。なお、図10に示した被覆膜152A上に絶縁膜154を成膜した場合には、絶縁膜154は、図12に示すように、平坦な絶縁膜154Aとなって被覆膜152Aを覆っている。被覆膜155、絶縁膜154a、被覆膜155aの成膜条件は、図11において説明した夫々の条件と同じにした。次に、図13に示すように、ランプアニール法によって不純物層151図11中の不純物を被覆膜149図11と被覆膜152図11へ熱拡散させた。この時のアニール条件は、窒素N2雰囲気において、加熱温度を1000°Cとした。なお加熱温度は、1000°Cに限定されることはなく、800~1200°Cの範囲であればよい。このアニールによって、被覆膜149と152には、不純物層151中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層156として一体化する。しかし、被覆膜149と152の膜厚が異なるので、拡散長の相違によって不純物層151と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー100bとの接触面における砒素濃度が、2.0×1019atomscm3となっているのに対して、絶縁膜154との接触面における砒素濃度は、2.4×1018atomscm3となっている。なお、図12に示した不純物層151をランプアニール法によって同様に熱拡散させると、図14に示すように、ドープ層156Aが形成されて、不純物層151図12中の不純物が一様の濃度勾配を生じて存在している。ここでは、被覆膜152A図12が被覆膜149図12よりも厚く形成されているため、絶縁膜154Aとの接触面における砒素濃度は、5.2×1017atomscm3となって、図13の状態よりも低減されている。次に、図13に続く図15に示すように、650°Cの熱処理によって、トレンチの底部においてドープ層156から不純物をシリコン基板100に熱拡散させて、トレンチの底部に対応する領域に拡散層157を形成した。シリコン基板100へ熱拡散した不純物は、Z方向だけでなくX方向にも拡散するので、拡散層157の一部はシリコンピラー100bの側面にも形成されている。なお、図15と同様の熱処理による製造過程により、図14におけるドープ層156Aからも、図16に示すように、トレンチの底部に対応する領域に同様の拡散層157が形成される。次に、図17に示すように、被覆膜155155aも含むと絶縁膜154154aも含むとドープ層156を異方性ドライエッチングにより除去した。これにより、新たなトレンチ158が形成され、トレンチ158の底部には拡散層157の一部が露出する。なお、図16に示した構造でも、被覆膜155155aも含むと絶縁膜154A154aも含むとドープ層156Aを除去すると、図17に示した構造となる。次に、図18に示すように、マスク膜104をマスクに用いて、シリコン基板100を異方性ドライエッチングして、深さH2が50nmのトレンチ159aを含む新たなトレンチ159を形成した。なおこのトレンチ159aによって、拡散層157はX方向で2分割されて、新たな拡散層157a、157b、157c、157dが、シリコンピラー100bの内部に形成される。次に、図19に示すように、5nm厚のシリコン窒化膜である絶縁膜127をCVD法によって、トレンチ159を含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ159を埋め込んでから、エッチバックすることで120nm厚のシリコン酸化膜である絶縁膜128を形成した。従って、絶縁膜128上には、浅くなったトレンチ159が残留している。この後、CVD法によって、浅くなったトレンチ159を埋め込むようにシリコン酸化膜である絶縁膜129を形成した。この時、平面視すると図20に示すようになっており、図3と同様に、トレンチ158図17を埋め込んだ複数の絶縁膜129が、夫々平行状態となってY方向に延在している。以上の製造過程を経て埋め込みビット線となる拡散層157a、157b、157c、157dが完成した。次に、図20に続く埋め込みワード線の製造方法について、図21~図30を参照しながら説明する。このうち図21と図30は平面図であり、図22A~図29Aは図21のAA線断面、図22B~図29Bは図21のBB線断面を示したものである。ここで図22A~図29Aは、前述の埋め込みビット線の製造方法で示した断面図と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図22B~図29Bはビット線と垂直な方向で隣接したワード線の位置関係を示すものである。図21の平面図に示したように、フォトリソグラフィとドライエッチングにより、X方向に延在するワード線開口130aをマスク膜104とシリコンピラー100c半導体ピラー100cとなるシリコン基板100に形成した。図22Aと図22Bに示したように、ワード線開口130a図21を有するトレンチ130の底部には、シリコン基板100と絶縁膜128が露出している。本実施形態では、トレンチ130の幅W2は63nmとした。次に、図23A、図23Bに示すように、熱酸化法により、シリコン基板100のトレンチ130に10nm厚のシリコン酸化膜である絶縁膜131を形成した。この時、シリコンピラー100c半導体ピラー100cの側面部ならびにシリコン基板100の上面部トレンチ130の底面部は、ゲート絶縁膜となる絶縁膜131で覆われる。次に、図24A、図24Bに示すように、トレンチ130を含む全面に、CVD法により厚さ4nmの窒化チタンであるバリア膜132を形成した。さらにトレンチ130を埋め込むように、タングステンである導電膜133をCVD法により形成した。この後、CMPChemicalMechanicalPolishingにて絶縁膜129上に残留している導電膜133を除去した。この時、図24Bに示すように、シリコンピラー100c半導体ピラー100cは、ゲート絶縁膜となる絶縁膜131とバリア膜132と導電膜133で覆われる。次に、図25A、図25Bに示すように、導電膜133をエッチバックして厚さ50nmの導電膜133aとすると、新たなトレンチ134が形成される。このエッチバック条件は、バリア膜132も導電膜133と等速で除去できるので、図25Bに示すように、トレンチ134の側面には、バリア膜132は残留していない。このため、バリア膜132は、トレンチ134の底面において導電膜133aの底面と側面部を覆うバリア膜132aとして存在している。次に、図26A、図26Bに示すように、トレンチ134を覆うようにCVD法による18nm厚のシリコン酸化膜である絶縁膜135を成膜した。この絶縁膜135は、均一な厚さで成膜されるので、図26Bに示すように、幅W3が27nmである新たなトレンチ134aが形成される。なお図26Aは、トレンチ134aの側面部に成膜された絶縁膜135の断面を示しているので、絶縁膜135は絶縁膜129の上面まで覆っている。次に、図27A、図27Bに示すように、エッチバックにより、トレンチ134aを境にして絶縁膜135を分割した。同様にして、導電膜133aとバリア膜132a図26Bを分割すると、夫々導電膜136a、136b、136c、136dと、バリア膜137a、137b、137c、137dが形成される。ここで、導電膜136aとバリア膜137aは、ゲート絶縁膜となる絶縁膜131上でワード線138aとなる。ワード線138b、ワード線138c、ワード線138dも同様である。ここでワード線138bとワード線138cは、一体化してシリコンピラー100c半導体ピラー100cの側面を覆って、ダブルゲートとして機能する。その他のワード線138aと138dも対となるワード線を図示していないが、同様にダブルゲートとなっている。なおエッチバックによって新たなトレンチ139が形成されるが、隣接するワード線138a~138dが短絡するのを防止するため、トレンチ139の底面はバリア膜137a~137dの底面よりも深い位置にまで形成した。次に、図28A、図28Bに示すように、ウエットエッチングによって、トレンチ139に残留しているシリコン酸化膜である絶縁膜135を除去して、新たなトレンチ140を形成した。この時、タングステンと窒化チタンであるワード線138とシリコン窒化膜であるマスク膜104と絶縁膜127は、除去されずに残留する。次に、図29A、図29Bに示したように、CVD法によってトレンチ140を覆うように8nm厚のシリコン窒化膜である絶縁膜141を成膜した。さらに、回転塗布法によってトレンチ140を埋め込むようにシリコン酸化膜である絶縁膜142を形成した。この後、CMPによって、絶縁膜141上の絶縁膜142を除去して平坦化した。この時、図29A又は図29Bを平面視すると図30に示すようになっており、図21と同様に、ワード線138を埋め込んだトレンチ140が、夫々平行状態となってX方向に延在している。なおトレンチの右端が分離されていないのは、前述したダブルゲート構造とした2本のワード線をその端部で一体化することで、電気的な制御を一括して行なうためである。また図29Aに示すように、ビット線120bは、絶縁膜128によってワード線138と絶縁されている。この後、マスク膜104を除去してシリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線層を形成する工程などを経て、図1に示したDRAMとなる半導体デバイスが完成する。従来技術では、図6で示したように、トレンチ148の側面部となっているシリコンピラー100bを絶縁膜147で覆ってから、トレンチ148の底部で露出していたシリコン基板100へ不純物をイオン注入することで、図15に示される拡散層157のような拡散層を形成していた。このとき、イオン注入角度が制御限界以上となるのに伴って、トランジスタのチャネル領域を覆っている絶縁膜147にも不純物が注入されてしまうので、発明が解決しようとする課題において説明したように、絶縁膜147を貫通した不純物の一部がシリコンピラー100bのチャネル領域に到達して、トランジスタが誤動作してしまう問題があった。しかしながら、上述した本実施形態によれば、トレンチ148の底部で露出していたシリコン基板100へ不純物を熱拡散させることで、拡散層157図15を形成している。このときシリコン基板100へ熱拡散した不純物は、シリコンピラー100bまで容易に拡散することができるので、チャネル領域の直下にソース/ドレインS/Dの一方となる拡散層157a~157d図18を容易に形成することができる。図31~図67を参照して、本発明の第2の実施形態による半導体デバイスの埋め込みビット線までの製造過程を説明する。図31及び図32は、本発明が適用される半導体デバイスの概要を示した投影図及び平面図である。また図33~図67は、本発明による半導体デバイスの埋め込みビット線の製造過程を示している。図31および図32を用いて、本発明が適用される半導体デバイスの概要についてDRAMを例として説明する。図31は、DRAMのメモリセル部の一部を斜視した模式図である。図32は図31に対応する平面図である。まず、図31を参照する。キャパシタ113は、シリコンからなる半導体基板100を掘り込んで形成したシリコンピラー101a、101b、101c、102a、102b上に形成されており、トランジスタのゲート電極を構成するワード線108a、108b、108c、108dと、ビット線105a、105bは、夫々に対応するシリコンピラー101と102を取り囲むように、各々異なる高さで且つ垂直方向に延在して形成されている。すなわち、各々のワード線108は、ビット線105より高い位置でX方向に延在しており、各々のビット線105はトレンチの最深部に形成されX方向と直角なY方向に延在している。単位セルを構成するトランジスタは、1本のビット線と2本のワード線で構成される。例えば、シリコンピラー101aは、ビット線105aとセル領域端部で接続される一対のワード線108a、108bで構成されている。同様にシリコンピラー102aはビット線105aと一対のワード線108c、108dで構成されている。他のシリコンピラー101と102も同様である。ワード線108bと108cの間は絶縁膜で分離しているので、2本のワード線が1つのシリコンピラーに接続されたダブルゲート構造となっているが、ビット線は、片側のシリコンピラーだけに接続されている。従ってビット線は、接続する反対側のシリコンピラーとはシリコンビラー側面に形成された絶縁膜シリコン酸化膜によって、未接続状態になっており、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。以上のように、基本構成は、発明が解決しようとする課題の説明で用いた図1と同じである。次に、図32を参照する。本実施形態におけるメモリセルでは、シリコンピラー101a、101b、101c、102a、102b、102c、103a、103b、103cがX方向およびX方向に直角なY方向に規則的に配置されている。図32では、説明の便宜上9個のシリコンピラーを記載しているが、これに限るものではなく、数千~数十万個のシリコンピラーが配置されるものである。したがって、ビット線およびワード線も数百~数千オーダーの本数となっている。X方向に配置された各シリコンピラー101と102と103の間にはY方向に延在するビット線105a、105bが形成される。各ビット線105は、Y方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線105aは、シリコンピラー101a、102a、103aで共有される。次に、図31および図32に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図33~図67を参照しながら説明する。このうち、図33と図67は平面図であり、図34~図66は図33のA-A線断面を示したものである。図34に示すように、シリコン基板半導体基板100上に、厚さ40nm程度のシリコン窒化膜であるマスク膜104を減圧CVD法により成膜した。次に、フォトリソグラフィとドライエッチングにより、Y方向に延在するビット線開口105cをマスク膜104に形成した。なお、図33の平面図に示したように、各ビット線開口105cの端部は、コンタクトを形成する領域であってやや幅広に形成されているが、ビット線の形成に悪影響は生じない。ビット線開口105cの底部にはシリコン基板半導体基板100が露出している。本実施形態では、開口105cの幅W4は45nmとした。次に、図35に示すように、マスク膜104をマスクに用いてシリコン基板半導体基板100を異方性ドライエッチングして、深さH3が250nmのトレンチ106を形成した。このトレンチ106によって、シリコンピラー半導体ピラー100b半導体ピラー100bが形成される。次に、図36に示すように、トレンチ106の内壁およびマスク膜104の上面に、トレンチ106の底面における膜厚T3が10nmとなるように、ラジカル酸化法により、シリコン酸化膜である絶縁膜107を形成した。次に、図37に示すように、減圧CVD法により、隣接したシリコンピラー半導体ピラー100bによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜109を形成した。次に、図38に示すように、埋め込み膜109および絶縁膜107を等速でエッチングする異方性ドライエッチングにより、トレンチ106の底面から夫々の膜の上面までの高さH4が50nmとなるように、エッチバックした。この結果、トレンチ106の底部を覆う絶縁膜107aと絶縁膜107aの内部に埋め込まれた埋め込み膜109aが形成される。この結果、絶縁膜107aと埋め込み膜109aの上面には新たなトレンチ106aが形成される。この段階では、埋め込み膜109aはビット線として機能するものではない。次に、図39に示すように、熱酸化法により、トレンチ106aの側面内壁に膜厚T4が3nmのシリコン酸化膜である絶縁膜110を形成した。この結果、残存するトレンチ106aの開口幅W5は39nm確保される。次に、図40に示すように、アンモニア水NH3によるウエットエッチングにより、埋め込み膜109aを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされない。したがって、シリコン酸化膜である絶縁膜107aは、底面の膜厚T3を10nmに維持したまま残存する。また、シリコン酸化膜である絶縁膜110も、膜厚T5を3nmに維持したまま残存する。ここで、埋め込み膜109aを除去したことにより、トレンチ106aの底部に新たなトレンチ106bが形成される。次に、図41に示すように、トレンチ106aおよび106bを埋め込むように、全面にシリコン膜である埋め込み膜111を形成した。次に、図42に示すように、異方性ドライエッチングにより埋め込み膜111をエッチバックし、トレンチ106aに対応する部分だけを露出させた。これにより、絶縁膜107aの上面と同じ位置の上面を有し、埋め込み膜111からなる新たな埋め込み膜111aを形成した。また、この段階で新たなトレンチ112が形成される。トレンチ112の開口幅は39nmが確保される。次に、図43に示すように、トレンチ112の内面を含む全面に厚さ5nmのシリコン窒化膜をCVD法により形成した後、異方性ドライエッチングによりエッチバックし、シリコン窒化膜からなるサイドウォール絶縁膜114を形成した。図43において、114で示す領域は空間ではなく絶縁膜である。これにより、マスク膜104上に形成されたサイドウォール絶縁膜114および埋め込み膜111a上に形成されたサイドウォール絶縁膜114は除去される。サイドウォール絶縁膜114は、後のウエットエッチング工程において、絶縁膜110がエッチングされるのを防止する役割を有する。この段階ではトレンチ112は新たなトレンチ112aとなり、その開口幅W6は29nmとなっている。次に、図44に示すように、表面が露出している埋め込み膜111aをエッチバックし、さらに30nm掘り下げる。これにより、図42において形成した段階では垂直方向の厚さが40nmであった埋め込み膜111aは、厚さ10nmの埋め込み膜111bとなる。また、掘り下げられた領域は、新たなトレンチ112bを形成し、その上方に形成されていたトレンチ112aと併せてトレンチ112cを形成する。次に、図45に示すように、エッチング犠牲層となる厚さ7nmの窒化チタン膜をCVD法により全面に形成した後、異方性ドライエッチングによりエッチバックし、トレンチ112cの側面にサイドウォール115を形成した。これにより、トレンチ112bの側面に露出していた絶縁膜107aもサイドウォール115で被覆される。サイドウォール115の形成に当たっては、埋め込み膜111bの上面上の窒化チタン膜を除去する図45中黒丸で示した部分と同時に、マスク膜104の上面より25nm下がった位置にサイドウォール115の上面が位置するように制御する。次に、図46に示すように、トレンチ112c図45内に残存する空間を埋め込むように、シリコン酸化膜である絶縁膜116を形成する。絶縁膜116は、CVD法、ALD法AtomicLayerDepositionあるいは回転塗布法を用いることができる。次に、図47に示すように、絶縁膜116をエッチバックして、サイドウォール115をカバーするような絶縁膜116aを形成すると同時に、その上方にトレンチ117を形成した。絶縁膜116aの形成に当たっては、その上面がマスク膜104の上面から15nm下に位置するように形成すると共に、窒化チタンからなるサイドウォール115の上面が露出しないように制御する。本実施形態では、窒化チタンからなるサイドウォール115の上面と埋め込み絶縁膜116aの上面との垂直方向の間隔を10nmとしているが、5~15nmの範囲であれば良い。トレンチ117の開口幅W7は、図43の段階と同じで29nmとなっている。次に、図48に示すように、トレンチ117内面を含む全面に厚さ5nmのシリコン膜である保護膜118をCVD法により形成した。保護膜118は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜ポリシリコンとすることが好ましい。保護膜118を形成した後、トレンチ117内の両側の側面に形成された保護膜118b、118cの内、片側の保護膜118にのみ不純物を導入するために、斜めイオン注入法によりフッ化ボロンBF2を注入した。ここでは一例として、保護膜118bに注入する斜めイオン注入法を示している。不純物の導入は、後の工程で説明するビット線コンタクトを形成するべきピラーと反対側の側壁に形成された保護膜118に対して実施する。これにより、マスク膜104上に形成された保護膜118aと、トレンチ117の側面に形成された垂直面となる保護膜118bと、埋め込み絶縁膜116a上に形成された水平面となる保護膜118の一部左側半分に不純物が注入される。ここでは、水平面と垂直面の両方にイオン注入する必要があるため、それぞれの注入部位に最適なイオン注入となるように、角度の異なる2段階注入を用いることもできる。本実施形態では、注入角度27°~45°の条件を用いた。ここで、注入角度とは、半導体基板表面に対する垂線からの傾斜角を意味している。また、本実施形態で上記の2段注入を行なう場合は、27°と45°の注入角度を組み合わせる。ただし、注入角度は、トレンチ117の深さや幅、保護膜118の膜厚を考慮して変更することができる。次に、図49に示すように、アンモニア水NH3によるウエットエッチングにより、不純物が注入されていない保護膜118cと絶縁膜116a上の右側半分に形成された保護膜118を除去して、シリコン窒化膜からなるサイドウォール絶縁膜114と、絶縁膜116aの右側半分を露出させた。次に、図50に示すように、保護膜118をマスクとして、露出している絶縁膜116aの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール115の上面を露出させた。この時、左側のサイドウォール115は、絶縁膜116aおよび保護膜118でカバーされており露出しない。逆に言えば、左側のサイドウォール115がこの異方性ドライエッチングで露出しないように、図48における保護膜118に対するイオン注入の不純物導入領域を制御する必要があるので、トレンチ117の深さや幅、保護膜118の膜厚を考慮して注入角度を決定する。次に、図51に示すように、上面が露出している窒化チタンからなる右側のサイドウォール115をウエットエッチングにより選択的に除去した。エッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。これにより、シリコン窒化膜からなるサイドウォール絶縁膜114、トレンチ106に形成されていた絶縁膜107aの一部、および埋め込み膜111bの上面の一部が露出する。次に、図52に示すように、イオン注入され、基板表面に残存している保護膜118図50を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜104と絶縁膜116aの上面が露出する。次に、図53に示すように、フッ化水素酸HF含有溶液により側面の一部が露出している絶縁膜107aをエッチングし、シリコンピラー半導体ピラー100bの一部を露出させる側面開口100aを形成した。側面開口100aは、サイドウォール絶縁膜114の底面と埋め込み膜111bの上面との間に形成される。この時、絶縁膜116aも同時に除去される。しかし、絶縁膜110は、シリコン窒化膜からなるサイドウォール絶縁膜114で保護されているため、エッチングされずに残存する。次に、図54に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール115図50をウエットエッチングにより選択的に除去した。これにより、図44で形成したトレンチ112cが露出した状態となる。次に、図55に示すように、CVD法によってトレンチ112cの内部を覆うように、第1のポリシリコン膜となる被覆膜119を10nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。また、この段階で新たなトレンチ112dが形成される。次に、図56に示すように、露出している被覆膜119上へ砒素Asである不純物をその濃度が1.0×1015atomscm2となるように吸着させて、不純物層120を形成した。この吸着条件は、アルシンAsH3を原料ガスとし、流量を400sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。この温度範囲では、アルシンが分解して砒素が十分に生ずるので、被覆膜119へ容易に砒素を吸着させることができる。また、ここではトレンチ112dが残留している。次に、図57に示すように、CVD法によってトレンチ112dを埋め込むように、不純物層120上へ第2のポリシリコン膜となる埋め込み膜121を被覆膜119からの厚さT6が130nmとなるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。ここで、図57の破線部を拡大させた図58に示すように、絶縁膜107と絶縁膜110及びサイドウォール絶縁膜114で囲まれた側面開口100aの内側は、被覆膜119で一様に埋め込まれている。次に、図59に示すように、熱酸化法によって埋め込み膜121上に第1の拡散防止膜となるシリコン酸化膜である絶縁膜122を3nm厚となるように成膜した。この時の成膜条件は、酸素O2を原料ガスとし、流量を3SLM、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。また膜厚も、3nmに限定されることはなく、2~3nmの範囲であれば良い。さらに、CVD法によって絶縁膜122上に第3のポリシリコン膜となる被覆膜123を35nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとした。なお加熱温度は、550°Cに限定されることはなく、500~600°Cの範囲であればよい。引き続いて、熱酸化法によって被覆膜123上に第2の拡散防止膜となるシリコン酸化膜である絶縁膜122aを3nm厚となるように成膜した。この時の成膜条件は、絶縁膜122と同じとした。図59において、122、122aで示す領域は空間ではなく絶縁膜である。さらにCVD法によって、絶縁膜122a上に第4のポリシリコン膜となる被覆膜123aを35nm厚となるように成膜した。この時の成膜条件は、被覆膜123と同じとした。このように、拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止効果が向上するので、積層膜の薄膜化が可能となって、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は2回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。図55~図59に示した製造方法では、夫々個別の製造装置を用いても良いが、1つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。1つの製造装置を用いることによって、シリコン基板100シリコンウェハを別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。次に、図60に示すように、ランプアニール法によって不純物層120図59中の不純物を被覆膜119図59と埋め込み膜121図59へ熱拡散させた。この時のアニール条件は、窒素N2雰囲気において、加熱温度を1000°Cとした。なお加熱温度は、1000°Cに限定されることはなく、800~1200°Cの範囲であればよい。このアニールによって、被覆膜119と埋め込み膜121には、不純物層120中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層124として一体化する。しかし、被覆膜119と埋め込み膜121の膜厚が大きく異なるので、拡散長の相違によって不純物層120と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー100bとの接触面における砒素濃度が、1.0×1018atomscm3となっているのに対して、絶縁膜122との接触面における砒素濃度は、1.0×1010atomscm3となっている。次に、図61に示すように、被覆膜123と絶縁膜122とドープ層124と埋め込み膜111bを異方性ドライエッチングにより、エッチバックした。これにより、側面開口100aにおいては、サイドウォール絶縁膜114がマスクとなってドープ層124が残存し、シリコンピラー半導体ピラー100bへのコンタクト124aが形成される。次に、図62に示すように、シリコン窒化膜からなるサイドウォール絶縁膜114図61を選択的にウエットエッチングで除去し、絶縁膜110を露出させた。これにより側面開口100aは、図40で形成したトレンチ106bの一部分が、絶縁膜107aからコンタクト124aに置き換わった状態となっている。また、この段階で第1の溝となる新たなトレンチ106cが形成される。次に、図63に示すように、第1の溝となるトレンチ106c内を含む全面に、厚さ4nmの窒化チタンであるバリア膜125をCVD法により形成した。なお、バリア膜125の形成に先立ち、CVDの同じ反応室において、シリコン基板100の表面に厚さ1nmのチタンを形成している。このチタンは、ヒ素をドープしたシリコン膜からなるコンタクト124aの表面に堆積すると同時に、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。シリコン基板100以外の絶縁膜上に形成されたチタンは、窒化チタン形成時に窒化されて、窒化チタンに変換される。また、このバリア膜125を形成する650°Cの熱処理によって、コンタクト124aからヒ素がシリコン基板半導体基板100に拡散し、シリコンピラー半導体ピラー100bの一方の側面部に拡散層120aが形成される。拡散層120aの形成は、図60のドープ層124を形成した後に連続して行なっても良い。次に、図64に示すように、第1の溝となるトレンチ106cを埋め込むように、バリア膜125の全面にタングステンである導電膜126をCVD法により形成した。次に、図65に示すように、異方性ドライエッチングにより導電膜126とバリア膜125を絶縁膜107aの上面の位置までエッチバックした。これにより、シリコンピラー半導体ピラー100bで構成された第1の溝であるトレンチ106cに、絶縁膜107aで囲まれたバリア膜125aと導電膜126aからなるビット線126bが形成される。ビット線126bは、その側面部において図示しないチタンシリサイドとコンタクト124aを介して、拡散層120aと接続される。またエッチバックによって、ビット線126b上に新たなトレンチ106dが形成される。次に、ウエットエッチングにより絶縁膜110図64を除去して、シリコンピラー半導体ピラー100bの側面部の一部を露出させる。次に、図66に示すように、10nm厚のシリコン窒化膜である絶縁膜127をCVD法によって、トレンチ106dを含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ106dを埋め込んでから、エッチバックすることで70nm厚のシリコン酸化膜である絶縁膜128を形成した。従って、絶縁膜128上には、浅くなったトレンチが残留する。この後、CVD法によって、浅くなったトレンチを埋め込むようにシリコン酸化膜である絶縁膜129を形成した。この時、平面視すると図67に示すようになっており、図33と同様に、ビット線126b図66を埋め込んだ複数のトレンチ106cが、夫々平行状態となってY方向に延在している。以上の状態で埋め込みビット線が完成したため、次に埋め込みワード線の製造に移行するが、埋め込みワード線の製造方法は図21~図30を参照して説明した製造方法と同じであるので、説明は省略する。第2の実施形態においても、シリコンピラー100bの一部を露出させた側面開口100aから不純物を熱拡散させることで、シリコンピラー100bへ拡散層120aを形成している。このとき側面開口100aはチャネル領域の直下に形成しているので、一方のソース/ドレインS/Dとなる拡散層120aも、チャネル領域の直下へ容易に形成することができる。なお本発明では、イオン注入に代えて、拡散層を設ける半導体ピラーの近傍に不純物をドープしたポリシリコンを形成し、その不純物を熱拡散法で半導体ピラー内に拡散させている。縦型トランジスタにおける半導体ピラーには、一方の側面に、拡散層が形成されており、対峙したもう一方の側面に他の拡散層やビット線が設けられている。そのため、一方の側面に形成する拡散層は、熱拡散によって対峙する側面に到達することなく、半導体ピラーを構成する一方の側面部だけに設ける必要がある。このような構造上の規制から、不純物は拡散係数の小さい砒素Asが用いられている。砒素は、毒性の非常に強い物質であるので、半導体基板ウェハから大気中への外方拡散をできる限り少なくして、人体に対する悪影響を回避しなければならない。特に縦型トランジスタでは、砒素をシリコンピラー内へ熱拡散させる必然性から、砒素を高濃度としなければならないので、熱拡散に伴う外方拡散を防止する必要がある。本発明では、不純物を含んだポリシリコン膜上に拡散防止膜を形成しており、さらに拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止を向上させる効果も奏する。この結果、漏洩した砒素によって、製造従事者の健康を損なうことなく、安全な製造環境を確保することができる。さらに、防止効果が一定である場合、積層膜では単層のポリシリコン膜よりも薄膜化が可能となるので、成膜工程のスループットも向上させることができる。なお、積層膜の積層回数は2回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。図7乃至図12並びに図55乃至図59に示した製造方法では、夫々個別の製造装置を用いても良いが、1つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。1つの製造装置を用いることによって、シリコン基板100シリコンウェハを別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。以上、本発明をいくつかの実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。