少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチと、少なくとも1つの放電スイッチと、それぞれが、少なくともトランジスタの差動ペアおよびレジスタのペアを含み、それによってgmセルを提供する、複数のgmセクションとを備えた加算器埋め込み型ダイナミックプリアンプシステムであって、前記複数のgmセクションのうちの1つのgmセクションは、参照信号を受信し、前記複数のgmセクションのうちの他のgmセクションのそれぞれは入力信号を受信し、前記プリアンプシステムは2つの出力信号を生成し、該出力信号は前記複数のgmセクションの出力信号の合計を含み、前記複数のgmセクションは、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチによって予備充電され、前記複数のgmセクションは、前記少なくとも1つの放電スイッチによって放電されることを特徴とする加算器埋め込み型ダイナミックプリアンプシステム。前記レジスタのペアの各レジスタは、減算の機能に対するそれぞれの前記入力信号のそれぞれの前記gmセルのゲインを決定し、それぞれの前記レジスタの各比率は、減算の機能に対する前記の第1番目の入力信号各gm比率を決定することを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。前記の第1番目のおよび前記の第2番目の入力信号のそれぞれが電圧信号であって、前記少なくとも2つの出力信号が電流信号であって、前記複数のgmセクションのそれぞれの各出力信号が電流信号であることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチは、第1のフェーズにおいて、電圧VDDについて予備充電される前記複数のgmセクションの出力ノードを有し、前記少なくとも放電スイッチは、第2のフェーズにおいて、それぞれの前記レジスタを経由して、グランドに対して放電される前記複数のgmセクションの出力ノードを有することを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。前記複数のgmセクションのそれぞれについて、前記トランジスタの異なるペアが前記レジスタおよび前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチの前記ペアに接続されており、レジスタの前記ペアは、前記少なくとも1つの放電スイッチに接続されており、前記の第1番目のおよび第2番目の入力信号が前記トランジスタの差動ペアの入力ゲートに加えられることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。前記少なくとも第1のおよび第2の予備充電スイッチは、p型MOSトランジスタであり、前記少なくとも1つの放電スイッチは、n型MOSトランジスタであることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。トランジスタの前記差動ペアのそれぞれはカスケードステージを備えることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。n次レベルの量子化器の埋め込み型加算量子化器であって、請求項1の複数の前記加算器埋め込み型ダイナミックプリアンプシステムと、少なくとも2つの出力信号を受信して埋め込み型加算量子化器を提供する前記加算器埋め込み型ダイナミックプリアンプシステムに接続された複数のラッチとを備えたn次レベルの量子化器レベルの埋め込み型加算量子化器。前記加算器埋め込み型ダイナミックプリアンプシステムは、所定のゲインで乗算された積分回路の出力信号を加算し、量子化された信号を出力し、前記出力された量子化信号が入力信号にフィードバックされて、変調器に供給されることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステム。第1のフェーズで、出力OUTPおよびOUTNを電圧VDDに予備充電するステップと、第2のフェーズで、入力値によって前記出力を評価するステップであって、ここで放電電流は前記入力値によって部分的に決定されるステップと、前記出力OUTNおよび出力OUTPの放電差分を、後続するラッチによって増幅するステップとを含むことを特徴とする方法。前記評価するステップは第1の参照信号および第2の参照信号を含むことを特徴とする請求項10に記載の方法。前記出力は電流信号を含むことを特徴とする請求項10に記載の方法。前記予備充電するステップは充電信号がイネーブルにされたときに初期化することを特徴とする請求項10に記載の方法。前記増幅するステップは再生ラッチおよびSRラッチを含むことを特徴とする請求項10に記載の方法。全入力は電流モードで加算されることを特徴とする請求項10に記載の方法。複数の加算器埋め込み型ダイナミックプリアンプシステムと前記加算器埋め込み型ダイナミックプリアンプシステムに接続された複数のラッチとを有し、前記少なくとも2つの出力信号を受信し、それによって埋め込み型加算量子化器を提供する、n次レベルの量子化器を備え、前記加算器埋め込み型ダイナミックプリアンプシステムは、少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチと、少なくとも1つの放電スイッチと、それぞれが、トランジスタの少なくとも差動ペアおよびレジスタのペアを含み、それによってgmセルを提供する、複数のgmセクションとを有し、前記複数のgmセクションのうちの1つのgmセクションは、参照信号を受信し、前記複数のgmセクションのうちの他のgmセクションのそれぞれは、入力信号を受信し、前記プリアンプシステムは2つの出力信号を生成し、前記出力信号は、前記複数のgmセクションの前記出力信号の合計を含み、前記複数のgmセクションは、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチによって予備充電され、前記複数のgmセクションは、前記少なくとも1つの放電スイッチによって放電され、前記レジスタのペアの各レジスタは、減算する機能に対する前記入力信号の各々についてそれぞれのgmセルのゲインを決定し、前記レジスタのそれぞれの各比率は、減算する機能に対する前記の第1番目の入力信号のそれぞれの各gm比率を決定し、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチは、第1のフェーズにおいて、電圧VDDについて予備充電される前記複数のgmセクションの出力ノードを有し、前記少なくとも放電スイッチは、第2のフェーズにおいて、それぞれの前記レジスタを経由して、グランドに対して放電されるた前記複数のgmセクションの出力ノードを有し、前記複数のgmセクションのそれぞれについて、トランジスタの前記差動ペアが、レジスタの前記ペアおよび少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチに接続されており、レジスタの前記ペアは前記少なくとも放電スイッチに接続され、前記の第1番目のおよび第2番目の入力信号は、トランジスタの前記差動ペアの入力ゲートに加えられ、前記加算器埋め込み型ダイナミックプリアンプシステムは、所定のゲインで乗算された積分回路の出力信号を加算するとともに、量子化信号を出力し、前記出力された量子化信号は入力信号にフィードバックされることを特徴とする変調器。前記の第1番目のおよび第2番目の入力信号は電圧信号であり、前記の少なくとも2つの出力信号は電流信号であり、複数のgmセクションのそれぞれの出力信号のそれぞれは、電流信号であることを特徴とする請求項16に記載の変調器。前記少なくとも1のおよび第2の予備充電スイッチは、p型MOSトランジスタであり、前記少なくとも1つの放電スイッチがn型MOSトランジスタであることを特徴とする請求項16に記載の変調器。これらのアプローチのそれぞれは、サイズ、コスト、複雑性、電力、スピード、信号帯域幅、雑音、安定性の間のネガティブなトレードオフに関与している。電力消費が増加したり帯域幅に影響したりすることなく、パフォーマンスを改善するための技術が必要とされている。本発明は電流モード加算器を有するダイナミックコンパレータを提供し、これによって、これらの回路を適用する回路およびデバイスにおいて電力消費および遅延の両方を減らしている。本発明の一実施形態では、ダイナミックコンパレータおよび電流モード加算器を有する埋め込み型ダイナミックプリアンプシステムを提供するものであり、これは、少なくともVDDについての第1のクロックスイッチおよび第2のクロックスイッチと、少なくともグランドについての第3のクロックスイッチと、参照セクションと、第1のセクションと、第2のセクションと、第3のセクションと、入力セクションとを含んでおり、参照セクション、第1のセクション、第2のセクション、第3のセクション、および入力セクションのそれぞれは、OUTNおよびOUTPに接続され、参照セクションは、refn、refp、および参照レジスタを含み、減算の機能に対する入力ペアのgmまたはゲインを決定するレジスタ430とを備え、第1のセクションは、第1番目のInt、v1n、vlp、第1のセクションのレジスタとを含み、第2のセクションは、第2番目のInt、v2n、v2p、第2のセクションのレジスタとを含み、第3のセクションは、第3番目のInt、v3n、v3p、第3のセクションのレジスタとを含み、入力セクションは、入力のInt、vin、vip、入力のレジスタを含んでいる。本発明の他の実施形態では、前置増幅方法を提供する。この方法は、クロックがlowに等しいとき、出力をVDDに予備充電するステップと、クロックがhighに等しいとき、入力値によって依存して出力を評価するステップと、入力値によって部分的に放電電流が決定され、後続のラッチによってOUTNおよびOUTPの放電差分を増幅するステップとそれに続くステップとを含んでいる。本発明の実施形態は、少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチと、少なくとも1つの放電スイッチと、それぞれが、少なくともトランジスタの差動ペア例えば412の場合、426、428およびレジスタのペア例えば412の場合、430を含み、それによってgmセルを提供する、複数のgmセクション412、414、416、418、420とを備えた加算器埋め込み型ダイナミックプリアンプシステムであって、前記複数のgmセクションのうちの1つのgmセクション412は、参照信号refp、refnを受信し、前記複数のgmセクションのうちの他のgmセクションのそれぞれ例えば414、416、は入力信号例えばv1p、v1n、v2p、v2n、を受信し、前記プリアンプシステム400は2つの出力信号を生成し、該出力信号OUTP、OUTNは前記複数のgmセクション412、414、416、418、420の出力信号の合計を含み、前記複数のgmセクション412、414、416、418、420は、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404によって予備充電され、前記複数のgmセクションは、前記少なくとも1つの放電スイッチ408によって放電されることを特徴とする加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、前記レジスタのペア例えば414の場合、438の各レジスタは、減算の機能に対するそれぞれの前記入力信号例えばv1n、v1pのそれぞれの前記gmセルのゲインを決定し、それぞれの前記レジスタの例えば414の場合、438各比率は、減算の機能に対する前記の第1番目の入力信号例えばv1n、v1p各gmすなわちゲイン比率を決定することを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、前記の第1番目のおよび前記の第2番目の入力信号例えばv1n、v1pのそれぞれが電圧信号であって、前記少なくとも2つの出力信号OUTP、OUTNが電流信号であって、前記複数のgmセクション412、414、416、418、420のそれぞれの各出力信号が電流信号であることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404は、第1のフェーズにおいて、電圧VDDについて予備充電される前記複数のgmセクション412、414、416、418、420の出力ノードを有し、前記少なくとも放電スイッチ408は、第2のフェーズにおいて、それぞれの前記レジスタ例えば412の場合、430を経由して、グランドに対して放電される前記複数のgmセクション412、414、416、418、420の出力ノードを有することを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、前記複数のgmセクション412、414、416、418、420のそれぞれについて、前記トランジスタの異なるペア例えば412の場合、426、428が前記レジスタ例えば412の場合、430および前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404の前記ペアに接続されており、レジスタの前記ペア例えば412の場合、430は、前記少なくとも1つの放電スイッチ408に接続されており、前記の第1番目のおよび第2番目の入力信号例えばv1p、v1nが前記トランジスタ例えば412の場合、426、428の差動ペアの入力ゲートに加えられることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、前記少なくとも第1のおよび第2の予備充電スイッチ402、404は、p型MOSトランジスタであり、前記少なくとも1つの放電スイッチ408は、n型MOSトランジスタであることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、トランジスタ例えば412の場合、426、428の前記差動ペアのそれぞれはカスケードステージ例えば412の場合、426、428464、466を備えることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、n次レベルの量子化器例えば15レベルの埋め込み型加算量子化器170、図1=例えば15×{加算器埋め込み型ダイナミックプリアンプ図4再生ラッチおよびSRラッチ図5}であって、請求項1n×プリアンプの複数の前記加算器埋め込み型ダイナミックプリアンプシステム400と、少なくとも2つの出力信号OUTP、OUTNを受信して埋め込み型加算量子化器を提供する前記加算器埋め込み型ダイナミックプリアンプシステムに接続された複数のラッチ=再生ラッチおよび/またはSRラッチn×ラッチとを備えたn次レベルの量子化器レベルの埋め込み型加算量子化器を含む。本発明の他の実施形態では、前記加算器埋め込み型ダイナミックプリアンプシステム400は、所定のゲインで乗算された積分回路例えば120、150、145の出力信号を加算し、量子化された信号Vを出力し、前記出力された量子化信号Vが入力信号Uにフィードバックされて、変調器に供給されることを特徴とする請求項1に記載の加算器埋め込み型ダイナミックプリアンプシステムを含む。本発明の他の実施形態では、第1のフェーズで、出力OUTPおよびOUTNを電圧VDDに予備充電するステップと、第2のフェーズで、入力値によって前記出力を評価するステップであって、ここで放電電流は前記入力値によって部分的に決定されるステップと、前記出力OUTNおよび出力OUTPの放電差分を、後続するラッチによって増幅するステップとを含むことを特徴とする方法を含む。本発明の他の実施形態では、前記評価するステップは第1の参照信号および第2の参照信号を含むことを特徴とする請求項10に記載の方法を含む。本発明の他の実施形態では、前記出力は電流信号を含むことを特徴とする請求項10に記載の方法を含む。本発明の他の実施形態では、前記予備充電するステップは充電信号CLKがイネーブルにされたときに初期化することを特徴とする請求項10に記載の方法を含む。本発明の他の実施形態では、前記増幅するステップは再生ラッチおよびSRラッチを含むことを特徴とする請求項10に記載の方法を含む。本発明の他の実施形態では、全入力は電流モードで加算されることを特徴とする請求項10に記載の方法を含む。本発明の他の実施形態では、複数の加算器埋め込み型ダイナミックプリアンプシステム400と前記加算器埋め込み型ダイナミックプリアンプシステム400に接続された複数のラッチ再生ラッチおよび/またはSRラッチとを有し、前記少なくとも2つの出力信号OUTP、OUTNを受信し、それによって埋め込み型加算量子化器を提供する、n次レベルの量子化器を備え、前記加算器埋め込み型ダイナミックプリアンプシステム400は、少なくとも第1の予備充電スイッチ402および第2の予備充電スイッチ404と、少なくとも1つの放電スイッチ408と、それぞれが、トランジスタ例えば412の場合、426、428の少なくとも差動ペアおよびレジスタ例えば412の場合、430のペアを含み、それによってgmセルを提供する、複数のgmセクション例えば412の場合、426、428とを有し、前記複数のgmセクション412のうちの1つのgmセクションは、参照信号refp、refnを受信し、前記複数のgmセクション例えば414、416のうちの他のgmセクションのそれぞれは、入力信号例えばv1p、v1n、v2p、v2nを受信し、前記プリアンプシステム400は2つの出力信号OUTP、OUTNを生成し、前記出力信号は、前記複数のgmセクションの前記出力信号の合計を含み、前記複数のgmセクション412、414、416、418、420は、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404によって予備充電され、前記複数のgmセクションは、前記少なくとも放電スイッチ408によって放電され、前記レジスタ例えば414の場合、438のペアの各レジスタは、減算する機能に対する前記入力信号例えばv1n、v1pの各々についてそれぞれのgmセルのゲインを決定し、前記レジスタ例えば414の場合、438のそれぞれの各比率は、減算する機能に対する前記の第1番目の入力信号例えばv1p、v1nのそれぞれの各gmまたはゲイン比率を決定し、前記少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404は、第1のフェーズにおいて、電圧VDDについて予備充電される前記複数のgmセクション412、414、416、418、420の出力ノードを有し、前記少なくとも放電スイッチ408は、第2のフェーズ位相において、それぞれの前記レジスタ例えば412の場合、430を経由して、グランドに対して放電される前記複数のgmセクション412、414、416、418、420の出力ノードを有し、前記複数のgmセクション412、414、416、418、420のそれぞれについて、トランジスタ例えば412の場合、426、428の前記差動ペアが、レジスタ例えば412の場合、430の前記ペアおよび少なくとも第1の予備充電スイッチおよび第2の予備充電スイッチ402、404に接続されており、レジスタ例えば412の場合、430の前記ペアは前記少なくとも放電スイッチ408に接続され、前記の第1番目のおよび第2番目の入力信号例えばv1n、v1pは、トランジスタ例えば412の場合、426、428の前記差動ペアの入力ゲートに加えられ、前記加算器埋め込み型ダイナミックプリアンプシステム400は、所定のゲインで乗算された積分回路例えば120、150、145の出力信号を加算するとともに、量子化信号Vを出力し、前記出力された量子化信号Vは入力信号Uにフィードバックされることを特徴とする変調器を含む。本発明の他の実施形態では、前記の第1番目のおよび第2番目の入力信号は電圧信号であり、前記の少なくとも2つの出力信号は電流信号であり、複数のgmセクションのそれぞれの出力信号のそれぞれは、電流信号であることを特徴とする請求項16に記載の変調器を含む。本発明の他の実施形態では、前記少なくとも1のおよび第2の予備充電スイッチは、p型MOSトランジスタであり、前記少なくとも放電されたスイッチがn型MOSトランジスタであることを特徴とする請求項16に記載の変調器を含む。ここに記載された特徴および利点は包括的ではなく、特に、多くの追加的特徴および利点が、図面、明細書、特許請求の範囲を参照して当業者に明らかである。さらに、明細書に使用されている言語は、読解できるように例示の目的で使用されており、発明の主題事項の範囲を限定するものではない。以下の詳細な説明は、添付の図面を参照して、現在の特許請求の範囲に記載された発明の例示的な実施形態を提供する。記述は実例と意図されており、本発明の範囲を限定しない。実施形態は、当業者が本発明の主題を実施可能なように十分詳細に記述されている。他の実施形態は本発明の主題の精神および範囲を逸脱することなく様々な形態で実施することができる。図4は、加算器埋め込み型ダイナミックプリアンプ回路400の実施形態を図示している。図1の枠に囲まれた部分、埋め込み型加算量子化器170は、図4の新規な回路形態を用いて実現され得る。回路形態400は、それぞれが、出力OUTP422、反転出力OUTN424に示されたゲインで接続された、VDD406についての、第1のクロックスイッチ402および第2のクロックスイッチ404と、グランド410についての第3のクロック408と、参照セクション412と、第1のセクション414と、第2のセクション416と、第3のセクション418と、入力セクション420とのそれぞれを含んでいる。参照セクション412は、反転参照refn426と、参照refp428と、減算の機能に対する入力ペアのgmすなわちゲインを決定するレジスタ430とを備えている。第1のセクション414は、第1番目のInt.432、v1n434と、vlp436と、並列接続された3つの430で実現されるレジスタ438とを含んでいる。第2のセクション416は、第2番目のInt.440と、v2n442と、v2p444と、並列接続された3つの430で実現されるレジスタ446とを含んでいる。第3のセクション418は、第3番目のInt.448と、v3n450と、v3p452と430と同じ値で実現されるレジスタ454とを含んでいる。入力セクション420は、入力456と、vin458と、vip460と、430と同じ値で実現されるレジスタ462とを含んでいる。予備充電された電圧は、スイッチによって供給される。CLK=Lのとき、出力はVDDに予備充電される。DLK=Hのとき、出力は入力値によって評価される。各々の入力ペアは、図3のトランスコンダクタンスgm-セルのように動作するが、定常的で大きなDC電流消費なしに、広帯域動作を達成する。放電された電流は部分的な入力値によって決定される。この動作がプリアンプの中で行われることにより、次の再生ラッチおよびSRラッチによって、OUTNおよびOUTPの放電差分が増幅されるので出力の極性だけが重要である。それゆえ、加算器の設定要求は、相当緩和され得る。図5は、図1のフレーム枠で囲まれた部分170、すなわち、加算器、量子化器の前置増幅器、およびゲインブロックをマージするカスケードステージ564-582MC1-MC10を使用した埋め込み型加算器のプリアンプシステムを示す図500である。これはオープンループの電流モード加算器である。回路の実施形態500は、VDD506についての第1クロックスイッチ502および第2クロックスイッチ504と、グランド510についての第3のクロック508と、参照512と、第1の514、第2の516、第3の518および入力520部分とを含み、それぞれは出力OUTP522および反転された出力OUTN524に表示されているゲインで接続されている。参照セクション512は、反転された参照refn526と、参照refp528と、減算の機能に対する入力ペアのgmすなわちゲインを決定するレジスタ530とを備えている。第1のセクション514は、第1のint.532と、v1n534と、v1p536と、並列接続された3つの530で実現されるレジスタ538とを含んでいる。第2のセクション516は、第2番目のInt.540と、v2n542と、v2p544と、並列接続された3つの530で実現されるレジスタ546とを含んでいる。第3のセクション518は、第3番目のInt.548と、v3n550と、v3p552と、530と同じ値で実現されるレジスタ554とを含んでいる。入力セクション520は、入力556と、vin558と、vip560と、530と同じ値で実現されるレジスタ562とを含んでいる。カスケードステージは、差動入力ペアのトランジスタ564、566、568.570、572、574、576、578、580、582を含んでいる。加算器の例示的な動作は以下の通りである。CLKがLOWのとき、OUTPおよびOUTNのノードはVDDに予備充電され、量子化器の電圧に電力供給される。トランジスタ526-560M11-M110は差動入力ペアであり、参照電圧、入力信号、および積分回路の出力を処理するために使用される。レジスタは、それらのソースに接続され、大きな入力ゆらぎおよび共通のモード変化を伴う一定のgmsを達成する。CLKがHIGHとなった後、全ての入力が電流モードに加算され、評価を開始して、放電する出力ノード間の速度差を検出する。ダイナミック動作では、トランスコンダクタンス526、528、534、536、542、544、550、552、558、560M11-M110は、ソース生成レジスタを伴い、固定的な電力消費なしに、十分大きく設計されるが、それは、入力トランジスタの電流がOUTPおよびOUTNの寄生キャパシタを放電するだけであるからである。実施形態では、入力ブランチのゲインはトランジスタおよびレジスタの大きさに合わせることによって設定される。実施形態では、参照電圧に接続された入力ブランチは、2というゲインを有し、参照電圧が低すぎる場合に非線形性を低減する。このダイナミック動作は、出力の放電をスローダウンさせる静的なバイアス電流を除去することによって高速で実現される。実施形態では、加算14のプリアンプが15レベルの量子化器を形成するために必要とされる。サンプリングキャパシタおよび積分回路へのキックバックノイズを減少させるために、カスケードステージ564-582Mc1-Mc10が使用される。コンパレータはスイッチド-キャパシタのサンプラなしにデータをサンプリングし、それゆえ、さらにデジタル電力を節約する。図6は、本発明の一実施形態に従って構成された再生ラッチ605およびSRラッチ610を図示する概略図である。図6の再生ラッチは、遷移の間、プリアンプの2つの出力の間の電圧差をサンプリングし、SRラッチはCLKがhighのときにデータを保持する。15レベル量子化器を有する低ゆがみ構造ではオペアンプ出力のゆらぎが小さいおかげで、実施形態では、伸縮自在のオペアンプが使用されて電力節約される。図7は動的な前置増幅方法の実施形態を図示するフローチャート700である。方法ステップは、クロックがlow705に等しくなったときにVDDに出力を予備充電するステップと、クロックがhigh710に等しくなったときに入力値によって出力を評価するステップであって、放電電流が、部分的に入力値によって決定される、ステップと、負のフィードバックを後続するラッチによってOUTNおよびOUTPの放電差分を増幅するステップ715とを有している。発明の実施形態の以上の記述は、図示および記述の目的で提示されたものである。この文書のページのそれぞれおよび全て、およびそこに含まれる全ての内容は、特徴的で、識別され、または番号付けられるが、アプリケーション内の形式又は配置にかかわらず、全ての目的についてこのアプリケーションの実質的な部分であると考えられる。この明細書は網羅的であることまたは開示された正確な形態に発明を限定することを意図していない。多くの修正およびバリエーションがこの開示の観点から可能である。