"遊技に係る制御を実行する制御部と、前記制御部で生成した情報に基づき所定の処理を実行する副制御部と、前記制御部又は前記副制御部に接続される複数の周辺基板と、前記制御部又は前記副制御部から予め定められた出力データを受け、前記出力データをシリアルデータに変換して送信するとともに、前記複数の周辺基板を制御するためのリセット信号及びラッチ信号を出力するシリアル通信部とを備え、前記シリアル通信部と前記複数の周辺基板が、環状の接続であるループバック接続されている遊技機であって、前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記出力バッファは出力を制御するためのゲート端子を備え、前記複数の周辺基板のうち一部のもの以下、当該一部の周辺基板をダイナミック制御周辺基板と呼ぶの前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、前記複数の周辺機器のうち他のもの以下、当該他の周辺基板をスタティック制御周辺基板と呼ぶの前記内部レジスタのクリア端子と前記バッファのゲート端子にはリセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、リセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、前記リセット信号を有効にするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効にするステップと、前記リセット信号を無効にするステップとを備えるリセット動作を行い、前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理を行うことを特徴とする遊技機。前記エラー復帰処理は、前記前記シリアル通信部が、予め定められたデータを送信するステップと、前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、前記エラーカウント数が予め定められた第1閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、前記エラーカウント数が予め定められた第2閾値になったとき前記リセット動作を再度行うことを特徴とする請求項1記載の遊技機。遊技機内で接続されている制御部、副制御部、周辺基板などの基板やデバイスは、特定の通信路を使用してデータの送信及び受信を行っている。伝送方式としてパラレル通信とシリアル通信があるが、最近では、高速な通信を行う必要やコスト削減のためにシリアル通信が多く採用されている。シリアル通信を行う場合、各基板の接続をチェイン構造にすることで多くのビットを含むデータを容易に転送できるようになった。しかし、周辺基板から副制御部へデータを送信するようにするためには、そのためのハーネスや回路など追加の構成を必要とした。また、シリアル通信を行う場合、チェイン構造のいずれか一箇所で断線したり、各基板のいずれかのICが故障すると、その影響が他の基板にも及ぶようになる。すなわち、チェイン構造には不具合が広い範囲に波及するという問題がある。シリアル通信を行うことで、多くのビットを含むデータを容易に転送できるようになったが、断線検出やその他の不具合の対策のために通信路以外に別の構造を設ける必要があった。そのため、コストの増加を招いてしまった。そこで、伝送系にループバック構造を採用することで、追加の構成を要せずに周辺基板から副制御部へデータ送信を可能にするとともに、断線などの不具合の検知を容易かつ低コストで実現することのできる遊技機の開発が行われている。この遊技機によれば、周辺基板から副制御部へデータを送信することが可能になる。また、データとともに予め定められた異常確認用データを送信し、ループバックされたデータを前記異常確認用データと比較することにより、前記シリアルデータが正しく伝送されたかどうかを判定することができるようになる。シリアル通信における不具合を検出するための専用の装置を必要としないので、コストを抑制しつつシリアル通信の不具合を検知することができる。ところで、周辺基板の制御方式として、ダイナミック制御方式とスタティック制御方式があるダイナミック制御方式とスタティック制御方式の概要は後述する。伝送系にループバック構造を採用した遊技機において、それらの制御方式がひとつの遊技機において混在する場合、制御方式により周辺基板の半導体素子の配線が相違するために、同じリセット処理及びその後の復旧処理を異なる周辺基板に適用するとうまくいかないことがある。例えば、異常なデータが残って継続的な異常が発生するなどの問題があった。この発明は上記課題に鑑みてなされたもので、ダイナミック制御方式とスタティック制御方式の周辺基板がひとつの遊技機において混在する場合でも、リセット処理及びその後の復旧処理について問題の生じない遊技機を提供することを目的とする。この発明は、遊技に係る制御を実行する制御部と、前記制御部で生成した情報に基づき所定の処理を実行する副制御部と、前記制御部又は前記副制御部に接続される複数の周辺基板と、前記制御部又は前記副制御部から予め定められた出力データを受け、前記出力データをシリアルデータに変換して送信するとともに、前記複数の周辺基板を制御するためのリセット信号及びラッチ信号を出力するシリアル通信部とを備え、前記シリアル通信部と前記複数の周辺基板が、環状の接続であるループバック接続されている遊技機であって、前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記出力バッファは出力を制御するためのゲート端子を備え、前記複数の周辺基板のうち一部のもの以下、当該一部の周辺基板をダイナミック制御周辺基板と呼ぶの前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、前記複数の周辺機器のうち他のもの以下、当該他の周辺基板をスタティック制御周辺基板と呼ぶの前記内部レジスタのクリア端子と前記バッファのゲート端子にはリセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、エラー発生時などリセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、前記リセット信号を有効オンにするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効立ち上げにするステップと、前記リセット信号を無効オフにするステップとを備えるリセット動作を行い、前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理異常確認データ解析処理を行うものである。前記エラー復帰処理は、前記前記シリアル通信部が、予め定められたデータを送信するステップと、前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、前記エラーカウント数が予め定められた第1閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、前記エラーカウント数が予め定められた第2閾値になったとき前記リセット動作を再度行うものである。この発明によれば、リセットを行うとき、シリアル通信部は、ダイナミック制御回路及びスタティック制御回路の両方に対して、リセット信号をオンにするステップと、リセット信号が有効の状態でラッチ信号を立ち上げるステップと、リセット信号を無効にするステップとを備えるリセット動作を行い、ラッチ信号を立ち上げた状態で予め定められたエラー復帰処理を行い、異常がないことを確認した後にラッチ信号を立ち下げ、そして通常の通信に復帰するようにしたので、周辺基板からデータを出力させることなく、エラー状態のリセット処理と当該エラー状態から復帰したかどうかの判定処理をすることができる。当該判定時には出力を遮断しているので、制御対象である電飾などのデバイスを不必要に駆動することがなくなった。弾球遊技機の構造概略について図1、図2及び図3を参照して説明を加える。まず、図1及び図2を参照して本発明の実施の形態に係る遊技機の外部的構造につき説明する。外枠50は、遊技機設置営業店に設けられた設置場所島設備などへと固定させるための縦長方形状からなる木製の枠部材である。本体部材51は、外枠50の内部に備えられ、ヒンジ部51aを介して外枠に回動自在に装着された縦長方形状の遊技機基軸体となる部材である。この本体部材51は、枠状に形成されその内側に空間部を有している。開口枠扉52は、遊技機の前面側となる前記本体部材51の前面に、ロック機能付きで且つ開閉自在となるように装着され、枠状に構成されることでその内側を開口部とした扉部材である。なお、開口枠扉52の開口部にガラス製又は樹脂製からなる透明板部材が設けられ、開口部近傍及びその内部に電飾52a、スピーカ52b、などが取り付けられている。遊技盤10は、本体部材51の空間部に臨むように、本体部材51に所定の固定部材を用いて着脱自在に装着されている。遊技盤の本体部材51への装着後は、その遊技領域を前記開口部より観察することができる。球受皿付き扉53は、遊技機前面において本体部材51の下部に、ロック機能付きで且つ開閉自在となるように装着され、遊技球を貯留する球受皿を少なくとも備えた扉部材である。なお、本実施形態における球受皿付き扉には、以下の部材が取り付けられている。1複数の遊技球が貯留可能で且つ図示しない発射駆動装置へと遊技球を案内させる通路が設けられた球受皿。2該貯留され発射駆動装置へと案内された遊技球を前記遊技盤10の盤面11に設けられた遊技領域へと打出す操作を行う回動式操作ハンドル48b。3ブリペイドカード読込み処理関係及び借り受ける遊技球の貸出し処理関係の指示をするボタンを備えた球貸し関係の操作部。4球受皿に貯留させた遊技球を遊技球収集容器俗称、ドル箱へと排出解除するための球受皿用の貯留球排出操作ボタン。次に、図3を参照して本発明の実施の形態に係る遊技機の内部的構成を説明する。40は、前述したように、本体部材51若しくは遊技盤10又はこれらに備え付けられる支持部材などを介して設けられ、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部である。40bは、前記本体部材51若しくは遊技盤10又はこれらに備え付けられる支持部材などを介して設けられ、前記制御部40にて生成した処理情報を得ることにより所定の出力態様処理をさせる制御を行う副制御部である。42は、賞球の払い出し制御を行う払出制御部である。図4は遊技機の遊技盤の正面図である。図4において、11は遊技盤10の盤面である。盤面11は、誘導レール12と、誘導レール12で区画された略円形の遊技領域を落下した遊技球を外部へ導く排出口アウト口13を備える矩形の盤面である。前述した盤面11の遊技領域は、誘導レール12遊技球を滑走させる滑走部と遊技球を規制する規制部を含むにより略円形状となるように区画形成され、打出された遊技球の移動範囲を規制する領域である。前記滑走部に規制部が続くように設けられている。前記滑走部は全体として螺旋をなして盤面11に配設されている。前記排出口アウト口13は、遊技領域に投入された遊技球が集束する位置に設けられた回収開口部である。図示しないが、盤面11には、遊技領域を移動する遊技球の方向を変化せしめる釘や風車などの障害物を複数個設けられている。障害物としての遊技釘は、遊技球と接触させることにより移動方向を不規則にし、又は移動方向を規制するために、盤面11の適宜な位置に打込まれる複数の棒状部材である。30aは、遊技領域の中央やや上側に設けられ、演出用表示ランプやLCD液晶表示装置などの可変表示部をひとつ又は複数有する可変表示装置センター役物である。30bは、スルーチャッカー入賞チャッカーである。30cは、普通入賞口を有する普通入賞装置である。30dは、始動入賞口を有するスタートチャッカー始動入賞装置である。30eは、大入賞口を有するアタッカーである。以下の説明で、30b乃至30dをまとめて入賞口30などと記すことがある。なお、図示されていないが、上記30b、30c、30dの内部には球通過検出器20b、20c、20dが設けられている同図の括弧内の符号はそのことを意味する。スタートチャッカー30dの始動入賞装置は特定入賞装置と、アタッカー30eの大入賞装置は特別入賞装置とも呼ばれる。スタートチャッカー始動入賞装置30dは、入賞口の開口範囲の拡縮を行わせる可動片をその両側に備え、遊技球を入賞させることにより可変表示を行わせると共に賞球を遊技者に獲得させる入賞装置である。アタッカー大入賞装置30eは、入賞口を露出させる開口状態と入賞口を閉鎖する閉口状態となる可動扉が駆動制御されるものであり、遊技球を入賞させることにより他の入賞装置と比較してより多くの賞球を獲得させる入賞装置である。図5は本発明の実施の形態に係る遊技機の機能ブロック図である。40は、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部メイン基板とも呼ばれるである。制御部40は遊技領域を移動流下して入賞口30b~30dを通過した遊技球をそれぞれ検出する球通過検出器20b~20dの信号を入力とし、入賞口30b~30dの遊技球通過に応じた抽選判定を行う入賞判定部40aを含む。42aは、可変表示装置センター役物30aに設けられた第1表示装置7セグメント表示器などを点灯制御する第1表示制御部である。42bは、可変表示装置センター役物30aに設けられた第2表示装置ランプなどを点灯制御する第2表示制御部である。スタートチャッカーに入賞して抽選が行われた場合、制御部40は、遊技盤上に設けられた第1表示装置7セグメント表示器43aに特別図柄に関する抽選結果を表示するとともに、抽選の結果及び後述の可変表示装置液晶表示装置30aでの特別図柄液晶表示装置上の変動図柄の変動時間特別図柄の変動時間は抽選により決定されるを後述の副制御部40bに送信する。副制御部40bは、受信した抽選結果及び特別図柄の変動時間に基づいて特別図柄を変動させる。なお、大当たりとなった場合は、制御部40が副制御部40bに送った変動時間を把握しており、この変動時間を制御部40が計時し終わった際に、大当たり処理アタッカー30eを開放する処理を行う。ちなみに、スルーチャッカー30bに入賞したときは、盤面上に設けられた第2表示装置ランプ43bに普通図柄に関する抽選結果を表示し、当選の場合には、スタートチェッカー30dの可動片を開放させる。また、同時に可変表示装置液晶表示装置30aの所定領域においても、普通図柄に関する抽選結果を表示する。可変表示装置センター役物30aに設けられたLCDは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。スタートチャッカー始動入賞装置30dを遊技球が通過したことが検出されると、表示される図柄が所定時間だけ変動し、遊技球のスタートチャッカー始動入賞装置30dの通過時点において抽選された抽選用乱数値により決定される停止図柄をLCDに表示して停止するようになっている。アタッカー30eは、前方に開放可能な開閉板を備える。LCDの変動停止後の図柄が777などの当り図柄のとき、大当りと称する特別遊技が開始され、アタッカー30eの開閉板が予め定めた回数だけ開放されるようになっている。アタッカー30eの開閉板が開放された後、所定時間が経過し、又は所定数の遊技球が入賞すると開閉板が閉じる。42は、入賞判定部40aの信号を受けて入賞口30b~30dの遊技球通過に応じた及び/又はこれによる抽選判定の結果に応じた遊技球払出装置43を制御する払出制御部である。43は、遊技利益として入賞口30b~30dの遊技球通過に応じた及び/又はこれによる抽選判定の結果に応じた所定数の遊技球を払出す駆動源を備えた遊技球払出装置である。40bは、制御部40にて生成した処理情報を得ることにより、光の点滅音響の発生などの演出を含む所定の出力態様処理をさせる制御を行う副制御部サブ基板とも呼ばれるである。副制御部40bは、周辺基板電飾制御部44-1と周辺基板可動体制御部44-2などの周辺基板へシリアルデータを送信するとともに、周辺基板44-3で入力されたデータを受信し、これを解析するシリアル通信部40Sを含む。41は可変表示装置液晶表示装置30aを制御して演出に係る画像を表示させる表示制御部である。44-1は、遊技盤10あるいは遊技機筐体に設けられたランプ電飾52aなどを点灯制御するための電飾制御部である。44-2は、遊技盤10に設けられた可動体52cを制御する可動体制御部である。可動体52cとは、遊技盤10上に打ち出された遊技球の落下動作に変化を与える障害物であって、副制御部40bの処理によって状態が変化するものである図4において可動体52cの表示は省略している。可動体52cは、例えば、通常状態とこれと異なる状態の2つを相互に行き来するものである。可動体とは、例えば、平板状、円柱状、円盤状、凹凸を有する歯車状、等のものである。なお、図示しないが可動体52cを駆動するための動力部を備える。可動体制御部47は、実際には、当該動力部を駆動する。動力部は、例えば、モータ、ソレノイドなどの電力又は磁力を用いた駆動装置又は駆動源を備えた制御装置などである。電飾制御部44-1や可動体制御部44-2は、CPUを含む副制御部40bに接続される周辺基板第1周辺基板であり、副制御部40bのCPUからデータを受信する受信部受信側の装置でもある。以下の説明において、電飾制御部44-1や可動体制御部44-2を区別することなく、まとめて周辺基板第1周辺基板と表現することがある。なお、本発明の実施の形態は、電飾制御部や可動体制御部以外にも、例えば音響制御部に対しても適用することができ、また、nを2以上の整数として、n個n段の周辺基板あるいは受信部受信側の装置に適用することができる。図5はあくまで一例である。44-3は、遊技機に設けられた任意のデバイス入力装置からのデータを受け、当該データをシリアル通信部40Sへ送る周辺基板第2周辺基板である。デバイスは特に限定されないが、ジョグダイヤル入力部などである。44-1及び44-2とともに、44-3も併せて周辺基板と呼ぶことにする。これらは、シリアル通信部40Sに接続され、これの制御下にある点で同じであるが、周辺基板44-1と44-2は、シリアル通信部40Sからデータを受け、当該データに基づき自己の支配下にあるランプ電飾52aや可動体52cなどのデバイスを制御するものであるのに対し、周辺基板44-3は、受けたデータをシリアル通信部40Sへ送信する点で相違する。いわば、前者は受信機であり後者は送信機である。この機能の違いにより、周辺基板44-1と44-2は出力部を含み、周辺基板44-3は入力部を含むという違いがある。出力部と入力部については、後に詳しく説明する。図5において、周辺基板44-1乃至44-3はチェイン接続かつループバック接続されている。すなわち、シリアル通信部40Sからのデータは、まず、周辺基板44-1で受信されここで処理される。そして、周辺基板44-1は受信したデータを次の周辺基板44-2へそのまま送る転送する。当該データは周辺基板44-2で受信されここで処理されるとともに、次の周辺基板44-3へ受信したデータをそのまま送る。周辺基板44-3は受信したデータにデバイスからの値データを加え、その後、当該データをシリアル通信部40Sへ送る戻す。チェイン接続とは、n個n段の周辺基板が鎖状に連結接続されていることである。ループバック接続とは、シリアル通信部40S及びn個n段の周辺基板を含めて、それらの接続が環状になっていることであり、言い換えれば、チェイン接続の末端に位置する周辺基板の出力が送信元であるシリアル通信部40Sに戻されることである。なお、周辺基板をチェイン接続かつループバック接続することは、副制御部40だけでなく、制御部40についても適用することができる。例えば、制御部40に関して、表示制御部41と払出制御部42をチェイン接続かつループバック接続するようにしてもよい。以下において、便宜上、副制御部40bの接続を例にとり説明を加える。46は、遊技盤10あるいは遊技機筐体に設けられたスピーカ52bを通じて効果音音声を発生させる音響制御部である。遊技球が遊技領域に設けられた入賞装置30b~30dには、それぞれ内部に球通過検出器例えばスイッチ20b~20dが設けられ、遊技球の通過を検出できるようになっている。いずれかの入賞装置30b~30dの位置を通過すると、これを球通過検出器20b~20dが検出し、これを受けて入賞判定部40aが所定の抽選判定処理を行う。例えば、球通過検出器20bがスルーチャッカー入賞チャッカー30bを通過した遊技球を検知したとき、所定の抽選を行い、当選したときはスタートチャッカー始動入賞装置30dを所定時間開放する。すなわち、スタートチャッカー始動入賞装置30dの左右両側に互いに対向して設けられた一対の可動片を、それぞれ外側へ開放させる。そして、遊技球がスタートチャッカー始動入賞装置30dを通過したことを検知したとき、所定の抽選を行い、当選したときはアタッカー30eの大入賞装置を開放する。図6は、副制御部40bのハードウエア構成の説明図である。図5の副制御部40bは、実際には図6のハードウエア構成で実現される。すなわち、複数のビット配線からなるBUSに、CPU処理部、ROM不揮発性記憶部、メモリM読み出し及び書き込み可能な記憶部、RAM及びI/O入出力装置が接続されている。図5の副制御部40bで実行される遊技に係る処理は、図6のROMに予め記憶されたプログラムに従ってCPUが動作することで実行される。図5のシリアル通信部40Sの処理も同じである。CPUは、処理を行う際に各種データをメモリMに記憶させ、必要に応じて読み出し、処理を行い、必要に応じて再度記憶する、といった処理を行う。メモリMはバッテリバックアップを受けていることがあり、この場合は電源断の間でもその記憶内容は保持されている。シリアル通信部40Sは、CPUがプログラムを実行することによりソフトウエアで実現されるか、あるいは、複数のICを組み合わせることによりハードウエアで実現される。シリアル通信部40Sは以下の端子を備え、これらを通じて周辺基板と通信を行う。1LATCH端子LATCHは、各周辺基板図7に示すICのデータワードを更新するための更新信号を出力する端子である。24ビットを1ワードとする場合は、クロックの24周期ごとにLATCHが発生する。2SCLK端子SCLKはクロック端子である。SCLKは、例えば水晶発振器により安定した繰返し周期一定の信号が供給される。繰り返し周期は予め定められている。3TxD端子TxDはシリアル送信データ端子である。TxDは、チェイン接続されている最初の周辺基板の先頭のICの入力端子に接続される。4RxD端子RxDはシリアル受信データ端子である。RxDは、チェイン接続されている最後の周辺基板の末端のICの出力端子に接続される。5リセット端子各周辺基板をリセットするためのリセット信号を出力する端子である。図5の周辺基板44-1,44-2は、その出力部として図7に示すIC半導体装置を備えている。当該ICについて、図7を参照して説明を加える。各ICは、8つのDタイプフリップフロップDFF1と、8つのDタイプフリップフロップDFF2と、8つのバッファBUFとを含む。8つのDFF1は8ビットのシフトレジスタを構成する。8つのDFF2は8ビットのストレージレジスタを構成する。8つのBUFはストレージレジスタの出力を制御する出力するか出力しないかL又はHレベルを出力するかハイインピーダンス状態にするかものである。各ICは他にも複数のバッファNOTゲートを含むが、これらの説明は省略する。以下の説明において、DFF1を内部レジスタ、DFF2を出力レジスタ、BUFをバッファと呼ぶことがある。シフトレジスタとは、シリアルデータをパラレルデータに変換するものである。ストレージレジスタとは、変換されたパラレルデータを保持するものである。DFF1のR端子はリセット端子、D端子はデータ入力端子、Q端子はデータ出力端子、SCKはクロック入力端子である。DFF2のD端子はデータ入力端子、Q端子はデータ出力端子、RCKはストレージレジスタへのデータのストア端子である。各ICのQA~QHは、それぞれ8つのDFF2のQ端子に接続されたパラレルデータの出力端子である。QH’は末端のDFF1の出力端子であり、これが次段のICの入力端子に接続される。SI端子は入力端子であり、これが初段のDFF1の入力端子Dに接続される。SCK端子はクロックの入力端子であり、これは8つのDFF1のSCK端子の全部に接続される。/SCLR端子はシフトレジスタのクリア端子であり、これは8つのDFF1のR端子の全部に接続される。RCK端子はストレージレジスタへのデータのストア端子であり、これは8つのDFF2のRCK端子の全部に接続される。/G端子はストレージレジスタの出力イネーブル端子であり、これは8つのBUFの制御端子の全部に接続される。RCK端子はシリアル通信部40SのLATCHに接続されている。RCK端子は、予め定められたワード単位で、例えば24ビットクロックの24周期ごとに信号を受け、これに従ってシフトレジスタの内容をストレージレジスタに転送させる。1ワード=24ビットつまり1サイクル=クロックの24周期は一例であるこのことについては前述した。SCK端子はシリアル通信部40SのSCLK端子に接続されている。図5の例では、周辺基板44-1のICのSI端子がシリアル通信部40SのTxD端子に接続され、周辺基板44-1のICのQH’端子と周辺基板44-2のICのSI端子が接続されている。なお、周辺基板44-3の接続及び動作については、図11以降及びそれらの説明を参照されたい。説明の便宜上、図5の周辺基板44-1のICはダイナミック制御回路であり、周辺基板44-2はスタティック制御回路であるとする。これは例示であり、逆であってもよい。また、ダイナミック制御回路、スタティック制御回路のいずれかあるいは両方が複数であってもよい。要するに、シリアル通信部40Sが通信対象としている複数の周辺基板においてダイナミック制御回路とスタティック制御回路が混在していればよい。一般的には、スタティック制御回路とは、例えば表示デバイスとしての7セグLEDのセグメントごとにそれらを点滅させるための端子を個別に備える言い換えれば、一つの端子を用いて一つのセグメントを点滅させることができる場合において、複数の端子のいずれか又は全部を選択し、選択した端子に電圧を印加するという制御回路制御方法である。これは駆動回路とセグメントが一対一の関係にあるが、これはスタティックな関係であり時間軸において変化することがない。この方法は、制御のための回路及び制御手順が簡単であるというメリットがあるが、各セグメントごとに一対の電圧配線が必要なため配線数が増し、多画素の表示装置では採用することが困難であるというデメリットがある。また、一般的には、ダイナミック制御回路は、表示デバイスの要素を格子状に配列し、格子状に配列された画素に対し縦方向、横方向の電極を配し、その電極を選択して電圧を掛け、縦横の電極がともに選択されて電圧が掛けられている画素を駆動するという制御回路制御方法である。これはマトリックス状の所望の画素を縦方向の選択と横方向の選択の動的な組み合わせにより特定し、点滅させるというものである。この方法によれば、画素が並んでいる行数と列数の和の電源配線のみで済むので配線数が大幅に削減されるというメリットがある。ただし、この方式では時分割駆動すなわちダイナミック駆動となるので、各画素は次の信号を受け取るまでの時間のメモリ機能を持つか、または目の残像時間以下の時間での多回駆動が必要になるとともに、制御のための回路及び制御手順が複雑になるというデメリットがある。しかし、本明細書においてはダイナミック制御回路とスタティック制御回路は上記のような制御方式構成に限定されない。本明細書において、ダイナミック制御回路は図8の構成をもつものを言い、スタティック制御回路は図9の構成をもつものを言う。なお、図8,図9のような構成は、それぞれダイナミック制御とスタティック制御に好適なものであり、この点に鑑みダイナミック制御回路とスタティック制御回路という用語を用いている例えば、図8の構成によればラッチ信号で出力の有無を制御できるので、時分割駆動に好適である。図8のダイナミック制御回路は、同図aに示すように、クリア端子SCLRにリセット信号シリアル通信部40Sのリセット端子の信号の反転信号が、シリアル入力端子SIにシリアル入力信号シリアル通信部40SのTxD端子又は隣接する周辺基板のICのQH’端子の信号が、クロック端子SCLKにクロック信号シリアル通信部40SのSCLK端子の信号が、ラッチ端子RCKとゲート端子Gにはいずれもラッチ信号シリアル通信部40SのLATCH端子の信号が、それぞれ入力される。なお、DFF1,DFF2,BUFは、図6に示したものである。同図aの回路の動作は同図bのようになる。すなわち、ラッチ信号の立ち上がりで新しいデータが出力レジスタDFF2に取り込まれ時刻t1、ラッチ信号が低レベルに戻ることで当該新しいデータが出力される時刻t2。リセット信号の立ち上がり時刻t3で内部レジスタがクリアされるが、それとは別にラッチ信号の高レベルの間時刻t4以降は出力がされないのでデータがクリアされたと同じ状態になっている。言い換えれば、ダイナミック制御回路はラッチ信号の高レベルで出力がクリアされる。図9のスタティック制御回路は、同図aに示すように、クリア端子SCLRにリセット信号シリアル通信部40Sのリセット端子の信号の反転信号が、ゲート端子Gにリセット信号が、シリアル入力端子SIにシリアル入力信号シリアル通信部40SのTxD端子又は隣接する周辺基板のICのQH’端子の信号が、クロック端子SCLKにクロック信号シリアル通信部40SのSCLK端子の信号が、ラッチ端子RCKにはラッチ信号シリアル通信部40SのLATCH端子の信号が、それぞれ入力される。なお、DFF1,DFF2,BUFは、図6に示したものである。同図aの回路の動作は同図bのようになる。すなわち、ラッチ信号の立ち上がりで新しいデータが出力レジスタDFF2に取り込まれ、ただちに新しいデータが出力される時刻t1。リセット信号の立ち上がり時刻t3で内部レジスタがクリアされるとともに、リセット信号の高レベルの間は出力がなされない。ラッチ信号の立ち上がりでクリアデータが出力レジスタに取り込まれ時刻t4、これ以降はバッファBUFがクリアデータを出力する。すなわち、スタティック制御回路はリセット信号で出力がクリアされる。ダイナミック制御回路とスタティック制御回路が混在する回路でリセット動作を行う場合には、上述のような動作の違いに鑑み、図10に示す処理を行う。S100:リセット信号をオンにする。これにより、スタティック制御回路ではデータ非出力クリアに相当となる。S101:ラッチ信号を立ち上げる有効にする。これにより、ダイナミック制御回路ではデータ非出力クリアに相当となる。S102:リセット信号をオフにする。リセット信号をオフにしてもスタティック制御回路、ダイナミック制御回路いずれにおいてもデータクリアの状態である図8b、図9bの時刻t5以降。これに対し、リセット信号をオフしているので、内部レジスタDFF1は通常動作が可能である。すなわち、S40以下の異常確認データ解析処理が可能である異常確認データ解析処理については後に詳述する。なお、S40以下の処理についは、図21及びその説明も参照されたい。S103:ラッチ信号を立ち上げたままその状態を維持する。S40以下の異常確認データ解析処理を行っているときに、誤ってテスト用のデータを取り込まないためである。異常確認データ解析処理の結果、異常がないことが判明して通常動作に移行したときに、ラッチ信号を立ち下げる低レベルに戻すS46参照。図10のS40~S46は、シリアル通信部40Sの異常判定処理の概要を示す。ループバックされた異常確認用データは、図示しない異常確認用データのバッファ以下、バッファと記すに格納される。当該バッファは、複数の8個の異常確認用データを格納している言い換えれば、複数のフェーズ時間の周期にわたってそれぞれ受信したデータを格納している。S40:バッファ内の異常確認用データを全部チェックする。受信した複数の8個の異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは正常、一致しないものは異常と判断する。例えば、そのようなフラグをセットする図22及びその説明参照。S41:チェックの結果を判定する。全て一致していたとき全部正常であるとき、バッファ内のデータを入力イメージとする入力イメージについては後述。そして、予め用意されているエラーカウント数を減少させるS43。一致しないものがあるとき、データは破棄し、前回の入力イメージを今回の取得値とする。そして、エラーカウント数を増加させるS42。S42b:エラーカウント数が4に達したかどうか判定する。エラーカウント数が4に達していなければS42bでNO、上記S40~S42の処理を繰り返す。エラーカウント数が4に達した場合はS42bでYES、S100に処理を移し、再度リセット動作を行う。なお、閾値である4は言うまでもなく例示であり、これに限定されない。閾値として予め定められている1以上の整数であればよい。閾値を大きくすればリセット動作が行われる頻度は少なくなるがエラーを検知することが少なくなり、エラーの生じたままで通信を行ってしまう可能性が高くなる。閾値を小さくすればリセット動作が行われる頻度が高くなり、エラーの生じたままで通信を行う可能性を低くできる。S44:エラーカウント数が0に戻ったかどうか判定する。エラーカウント数が0でなければS44でNO、上記処理を繰り返す。エラーカウント数が0であればS44でYES、エラーフラグをリセットするS45。そして、S46:ラッチ信号を復帰させ、ダイナミック制御回路とスタティック制御回路の動作を再開させる。発明の実施の形態に係るダイナミック制御回路においては、上述のようにリセット信号を受けると内部レジスタはクリアされるが、出力はオフにはならない。出力をオフにするためには、ラッチ信号により、内部レジスタのクリアデータを、出力レジスタにシフトさせる必要がある。また、スタティック制御回路においては、上述のように、リセット信号を受けると出力を直接オフにするが、内部レジスタのデータはクリアされない。上記のように構成されている制御系において、ループバック構造を採用した場合、初期不良のように継続的な異常があると対応しきれない、という問題があった。そこで、発明の実施の形態においては、リセット信号のオン→オフが終了した後においても、ラッチ信号を高レベルに固定したままとし、この状態で異常確認データ解析処理を行い、異常が継続するときはリセット動作を繰り返すようにした。このようにすることで、周辺基板からデータを出力させることなく、エラー状態のリセットと当該エラー状態から復帰したかどうかを判定することができるようになった。また、当該判定時には出力を遮断しているので、制御対象である電飾などのデバイスを不必要に駆動することがなくなる。この発明の実施の形態によれば、エラー発生時において、出力を遮断オフしながらエラー復帰のタイミングを図ることで、正常復帰の即時検知と誤データ出力による想定外の発熱や電力消費の対策を行うことができる。また、意図しない誤データを出力することもない。次に、発明の実施の形態に係るデータ通信の具体的な手順について説明を加える。図11は、シリアル通信部40Sと周辺基板44の接続図概念図である。同図では、説明を簡単にするために、2つの周辺基板44aと44bが接続されているものとする。したがって、図5と図11は構成の点で異なるが、その処理の点で異なる点はない。周辺基板44aは出力部44OUTを含み、周辺基板44bは入力部44INを含むものとする。シリアル通信部40Sと2つの周辺基板44はチェイン接続かつループバック接続されている。40S-O,-Iは、シリアル通信部40Sの出力端と入力端である。同様に、44a-O,-Iは第1周辺基板44aの出力端と入力端、44b-O,-Iは第2周辺基板44bの出力端と入力端である。同図において、隣接する出力端と入力端はそれぞれ配線で接続されている。出力部44OUTは、シリアル通信部40Sからの送信データ図12a参照を受けて、それに含まれるデータ図12aの出力データを取得するものである。周辺基板44aは、取得されたデータに基づき所定の制御を行う。出力部44OUTは、シリアルデータをパラレルデータへ変換するシリアル-パラレル変換器内部レジスタと、シリアル-パラレル変換器で変換したパラレルデータを受け入れるレジスタ出力レジスタとを備える。シリアル-パラレル変換器は、例えば、周辺基板44aで必要とするデータ数例えば1バイトに対応したDタイプのフリップフロップを直列に接続したものシフトレジスタである。レジスタも同様に複数のDタイプのフリップフロップを備えるものである。シリアル-パラレル変換器は、シリアル通信部40Sから受けたクロックに従って動作し、受けたシリアルデータを順番にフリップフロップに格納していく。出力部44OUTのレジスタは、シリアル通信部40Sから受けたラッチ信号に従って、変換したパラレルデータをシリアル-パラレル変換器から受け入れる。シリアル-パラレル変換器やレジスタは公知であるので、詳細な説明は省略する。入力部44INは、シリアル通信部40Sからの送信データ図12a参照を受けて、それに含まれるデータ図12aの入力用ブランクデータを、予め用意した入力値デバイスから出力される値で置き換えるものである言い換えれば、入力値を入力用ブランクデータに上書きする。この結果、図12aの送信データは、同図bの受信データに変化する。例えば、図13bのラッチ信号のL又はHあるいはその立ち上がり又は立ち下がりにおいて、デバイスから出力される値で置き換えを行う。あるいは、入力部44INは、周辺基板44bが図示しないデバイス例えばジョグダイヤル入力部から収集したデータ例えば1バイトを保持するレジスタと図示せず、レジスタで保持しているデータパラレルデータをシリアルデータへ変換するパラレル-シリアル変換器シフトレジスタ、図示せずとを備えるようにしてもよい。このレジスタとパラレル-シリアル変換器も、Dタイプのフリップフロップを複数備えるものである。出力部44INのレジスタは、シリアル通信部40Sから受けたラッチ信号に従って、レジスタのパラレルデータをパラレル-シリアル変換器へ転送する。パラレル-シリアル変換器は、シリアル通信部40Sから受けたクロックに従って動作し、受けたパラレルデータを順番に出力していく。シリアル通信部40Sは、送信データを生成するデータ送信部40S-1、クロックラッチ信号を生成する制御信号生成部40S-2、データを受信するデータ受信部40S-3、受信したデータを解析する受信データ解析部40S-4及び受信したデータに基づき図11のループに異常があるかどうかを判定する異常判定部40S-5を含む。シリアル通信部40S、周辺基板44a,44bで扱うシリアルデータの単位を1バイトとした場合を例に取り説明する。シリアル通信部40Sと、複数の周辺基板44はループバック構造で接続されているから、1バイトのデータを送信すると、1つ目の出力部44OUTに送信データが溜まり、押し出される形でそこに格納されていたデータが2つの入力部44INに送り出されるそして、データが巡回し、そこにあったデータはシリアル通信部40Sに戻される。図5の例では3バイトのデータを送信することで、図11の例では2バイトのデータを送信することで、全ての周辺基板44にデータが行き渡る。図11において、データはシリアルデータ信号又はそれが流れる線以下同様を示す。クロックはシリアル-パラレル変換器及びパラレル-シリアル変換器シフトレジスタを動作させる信号である。ひとつのクロックでひとつのデータが伝送される。ラッチ信号とは出力部44OUTのシリアル-パラレル変換器からレジスタへ、及び、入力部44INのレジスタからパラレル-シリアル変換器へデータを転送するための信号である詳細は後述。リセット信号は、出力部44OUT及び入力部44INをリセットする信号である。リセット信号により出力部44OUT及び入力部44INは初期状態になる。図12は、シリアル通信部40Sから周辺基板44aへ送信するデータ送信データと、シリアル通信部40Sが周辺基板44bから受信するデータ受信データを示す。図12aに示すように、送信データは、出力データ入力用ブランクデータ異常確認用データの3種類から構成される。送信データは、予め定められた第1の割り込みのタイミング以下、フェーズ割り込みと記すで送信される。出力データは、周辺基板44aが制御するデバイスに対して出力されるデータである。例えば、LEDの輝度データ、可動体やソレノイドの制御データを含む。入力用ブランクデータは、周辺基板44bの入力部44INが入力値を取得した際に、これで置き換えられるべきデータである。入力用ブランクデータの初期値は、例えば00Hである。異常確認用データは、ループバックが正常に行われているかどうかを判定するためのデータである。このデータは任意であるが、なるべく10が混在しているデータが好ましい。送信データ数は、遊技機が搭載するLEDや可動体、スイッチなどのデバイス数、具体的には、それらを制御する周辺基板の数によって変化する。送信データ数は、出力部44OUT及び入力部44INの合計数1異常確認用データとなる。このときの単位はひとつのまとまりのデータワード、例えば1バイトである。出力部44OUT及び入力部44INの合計数よりひとつ多く送信することで、ひとつの送信データの送信を完了すると言い換えれば、出力データと入力用ブランクデータが各周辺基板に行き渡ると、その先頭である異常確認用データはシリアル通信部40Sにループバックされる。これにより、1回の送信で異常確認用データがシリアル通信部40Sに必ず戻るようになり、送信データ毎にデータ伝送に異常があったかどうか確認することができる。例えば、図5のように、出力部44OUTが2つ、入力部44INが1つ、チェイン接続されており、それぞれで扱うデータが1バイトである場合、送信データ数=出力部44OUTの数入力部44INの数1異常確認用データ=2バイト1バイト1バイト=4バイトとなる。そして、出力データと入力ブランクデータの送信の順番は、シリアル通信部40Sの出力端から見たときの第1周辺基板44a出力部44OUTと第2周辺基板44b入力部44INの接続の順番に対応している。図11のように、シリアル通信部40Sの出力端から見たとき、そこから遠い順番に第2周辺基板44bと第1周辺基板44aの順で接続されている場合、送信データの送信の順番は、異常確認用データ入力用ブランクデータ出力データの順となる。異常確認用データは、常に先頭にあるものとする。図5のように、シリアル通信部40Sの出力端から見たとき、そこから遠い順番に第2周辺基板44-344b、第1周辺基板44-244a、第1周辺基板44-144aの順で接続されている場合、送信データの送信の順番は、異常確認用データ入力用ブランクデータ出力データその1出力データその2の順となる。図12bに示すように、受信データは、送信データがループバック構造により巡回して受信された、出力データ入力値異常確認用データの3種類から構成される。受信データの順番は、送信データの順番に対応している。出力データは、送信データと同じものであり、前回出力していたデータである。シリアル通信部40Sにとっては不要なデータである。したがって、シリアル通信部40Sは出力データを受信しなくてもよい。入力値は、ラッチ信号を契機に入力部44INから入力された値であり、デバイスPUSHスイッチ、インデックスセンサなどからの信号データを意味する。異常確認用データは、送信データのそれと同じものであり、送信したものと同じデータ値が受信できれば、他のデータも正常であるとみなす。受信データの数は、送信データの数と同じである。なお、出力データ入力用ブランクデータつまり出力データ入力値の大きさと数並びにそれらの順番は、出力部44OUTと入力部44INの数とそれらの接続順序に対応している。出力部44OUTの数が増減すれば出力データの大きさも増減し、入力部44INの数が増減すれば入力用ブランクデータの大きさも増減する。接続順序が入れ替われば、出力データ入力用ブランクデータの位置も入れ替わる。仮に、4つの周辺基板44がチェイン接続され、シリアル通信部40Sの出力端から見たとき、そこから遠い順番に、出力部44OUT、入力部44IN、出力部44OUT、入力部44INという順番で接続されているならば、送信データは異常確認用データ出力データ入力用ブランクデータ出力データ入力用ブランクデータとなる。図13はラッチ信号のタイミングチャートを示す。図13aは、ラッチ信号を生成するためのタイマカウンタの計時の様子を示す。タイマカウンタは、一定のクロックに従い連続して動作しているので、最小値例えば0000Hから最大値FFFFHの間を繰り返し計数している。同図で0は最小値を示し、フェーズ時間は最大値を示す。タイマカウンタの繰り返し周期TFは、前記第1の割り込みのタイミングに一致している。つまり、フェーズ割り込みの周期は、同図のTFである。切り替え1切り替え2は、最小値と最大値の間の値である。これらの値を替えることで、ラッチ信号を調整することができる。図13bは、ラッチ信号をタイマカウンタのタイミングチャートと関連付けて表示したものである。ラッチ信号の繰り返し周期は、タイマカウンタのそれと一致している。タイマカウンタが、図13aの切り替え1切り替え2に一致したときに、ラッチ信号は変化する。図13bの例では、ラッチ信号は、タイマカウンタ=0から切り替え1までの間はLレベルであり、切り替え1から切り替え2までの間はHレベルであり、切り替え2からフェーズ時間までの間はLレベルである。ラッチ信号の役割は、出力部44OUTの出力データの出力、入力部44INの入力値の入力、及び、出力部44OUTでLEDの点灯制御をダイナミックに行う場合においてダイナミックLED制御のブランク期間を設定することの3種類がある。なお、ここでのダイナミックは一般的なダイナミックを意味する。出力部44OUTの出力データの制御について簡単に説明を加える。本発明の実施の形態では、受信→送信→ラッチの順序で処理を行っている。つまり、図13の期間T1においてデータの受信及び送信が完了しているものとする。なお、送信→ラッチ→受信とすることもできる。出力部44OUTのシリアル-パラレル変換器にデータが揃ったとしても直ちに当該データが出力部44OUTから出力されるわけではない。ラッチ信号の立ち下がり図13bのtbでシリアル-パラレル変換器からレジスタにデータが移されることによりデータが出力される。つまり、出力部44OUTは、ラッチ信号の立ち下がりでデータを出力する。入力部44INの入力値の入力について簡単に説明を加える。入力部44INのレジスタにはデバイスからのデータ値が適宜入力される。このデータは時刻tbの直前において確定しているものとする。例えば、ラッチ信号の立ち上がり時刻taにおいて、入力部44INのレジスタにデバイスからデータ値が取り込まれるものとする。そして、ラッチ信号の立ち下がり図13bのtbでレジスタからパラレル-シリアル変換器へデータが移される。これにより、入力用ブランクデータはデバイスの値で上書きされ、入力値となる。ダイナミックLED制御のブランク期間を設定することについて簡単に説明を加える。LEDのダイナミック点灯方式において、そのコモンを切り替える際にブランクが必要であるLEDのダイナミック点灯方式は公知であるので、その説明は省略する。もし、ブランク全てのLEDを非点灯とする状態がないとすれば、コモンの切り替わりが高速のため、LEDの回路に設けられたコンデンサあるいは浮遊容量以下、浮遊容量などと記すのためにコモン/シンクのラインに電荷が残ってしまい、LEDの誤点灯が発生する。このため、浮遊容量などに蓄えられた電荷を放電する必要がある。ラッチ信号がLの期間T2において、出力部44OUTからLEDへこれら全てを非点灯とする信号、例えば、Hレベルで点灯の場合はLレベルの信号を出力するようにしている。言い換えれば、ラッチ信号がLの期間T2において、出力部44OUTのレジスタの出力はオフとなる。期間T2はLEDのブランク期間であり、この期間において浮遊容量などの電荷は放電され、LEDが誤点灯しないレベルまで当該電荷は少なくなる。期間T2は、浮遊容量などの電荷をLEDが誤点灯しないレベルまで放電させるに必要な程度の設定される。浮遊容量などが大きければ期間T2を長くする必要があり、小さければ短くできる。ラッチ信号の立ち上がり=切り替え1は、送信データが一巡したことを意味する。送信データ数が、出力部44OUT及び入力部44INの合計数1異常確認用データである場合は、時刻taは、先頭の異常確認用データがシリアル通信部40Sに戻ったタイミングである。例えば、出力部44OUTが2つ、入力部44INが1つで、送信データ数=4バイトの場合、シリアル通信部40Sが4バイトのデータを送り終えたタイミングが、図13bの時刻taに対応する。1クロックで1データを送信する場合には、データ送信時間=データ量×1クロックの周期=4バイト×1クロックの周期=32クロック周期となる。以上の説明から分かるように、1つのフェーズ時間TFで送信可能なデータ量には上限がある。上限:単位はビット=フェーズ時間TF÷1クロックの周期:1クロックで1ビットのデータを送信する場合である。これに対応して、T1T2の合計<タイマカウンタの繰り返し周期:該周期を単位として送信を行う場合である必要がある。時刻tb以降のタイミングは、いわば未使用の時間帯であり、データ量が上限になると、当該未使用の時間帯はゼロになる。なお、上記上限を超えてデータを送信する場合は、複数のフェーズ時間を使うようにする。例えば、連続する2つのフェーズ時間において、前半でデータの半分を送信し、後半でデータの残りを送信する。この場合、ラッチ信号は、後半において変化するつまり、2つのフェーズ時間で1回のみ変化する。図14は、ラッチ信号を生成するための回路の一例を示す。101は、一定のクロックを発生する発振器である。発振器101は、図11のクロック信号を発生する図示しないクロック信号発生器と兼用できる。102は、発振器101のクロックに基づき動作するタイマカウンタである。タイマカウンタ102は連続的に動作し、原則として停止したりプリセットリセットされることはない。103は、タイマカウンタ102の値を所定の値切り替えタイミング1用の設定データと比較するコンパレータである。タイマカウンタ102の出力値が当該値に一致したときあるいは出力値≧当該値となったとき、信号を出力する。104は、103と同様のコンパレータである。与えられる値は、切り替えタイミング2用の設定データである。ただし、切り替えタイミング1用の設定データ<切り替えタイミング1用の設定データである。105は、コンパレータ104の出力により動作するR-Sフリップフロップである。図14の回路では、タイマカウンタ102の出力値=切り替えタイミング1用の設定データのとき、フリップフロップ105がリセットされてその出力がLになり、タイマカウンタ102の出力値=切り替えタイミング2用の設定データのとき、フリップフロップ105がセットされてその出力がHになる。図15は、シリアル通信部40Sのデータ送信部40S-1の処理の概要を示す。以下、この図を参照して説明を加える。S1:予め定められた異常確認用データを用意する。異常確認用データについては、既に説明した。S2:出力部を備える周辺基板へのデータを準備する。図5の例では、周辺基板44-1と44-2用のデータ例えばそれぞれ1バイトづつの2つのデータを用意する。図11の例では、周辺基板44a用の1つのデータを用意する。S2で用意するデータの数は、出力部を備える周辺基板の数と同じである。S3:入力部を備える周辺基板から値を得るためのブランクデータを準備する。ブランクデータについては、既に説明した。図5と図11いずれの例でも、入力部を備える周辺基板はひとつであるので、1つのブランクデータを用意する。S3で用意するデータの数は、入力部を備える周辺基板の数と同じである。S4:異常確認用データ、入力ブランクデータ及び出力データを連結して送信データを生成する。送信データの例は、図12aに示した。図5のように、シリアル通信部40S、出力部を備える周辺基板44-1,44-2、入力部を備える周辺基板44-3、シリアル通信部40Sの順番に接続されている場合、データの順番はその先頭から、異常確認用データ、入力用ブランクデータ周辺基板44-3用、出力データ周辺基板44-2用、出力データ周辺基板44-1用となる。S5:送信データを送信する。図13のフェーズ時間を単位として送信を行う。例えば、図13のタイマカウンタ=0で送信を開始して、時刻taで送信を完了する異常確認用データがシリアル通信部40Sに戻り、出力データなどが周辺基板44に行き渡るようにする。図16は、シリアル通信部40Sのデータ受信部40S-3の処理の概要を示す。以下、この図を参照して説明を加える。S10:データを受信する。戻されたシリアルデータを受信することで、入力部44INで入力された入力値を受け入れる。図13の時刻tb以降において図11の例では、時刻tb以降において8つのクロックを与えたときに、入力値を受けることができる。S11:受信データから入力値を取り出す。次のフェーズ時間において、データ受信部40S-3は入力値を得ることができる。S12:入力値をデバイス毎のデータに変換する。S13:デバイス毎に用意された所定長のバッファに格納する。図18は、入力値の例を示す。入力値は1バイト8ビットで、各ビットがそれぞれデバイス1乃至デバイス8の値を示すものとする同図a。デバイス1乃至デバイス8それぞれについて、1バイト8ビットのバッファが用意されているとする同図b、デバイス3乃至8のバッファの表示は省略。入力値のバイトから各デバイスの値を取得し、各デバイスのバッファの最後にそれぞれ格納する同図の矢印。各デバイスのバッファには、それぞれ受信8回分の値が格納されている。なお、リングバッファのように古いものを順番に破棄するようにしてもよい。これで、入力値のデバイス毎のデータ変換が完了する。S14:図17の入力イメージ処理を行う。図17の入力イメージ処理について説明する。同図は、シリアル通信部40Sの受信データ解析部40S-4の処理の概要を示す。図18に示すように、入力値は、デバイス毎に1バイトのバッファに格納されているとする。S20:8個のバッファの任意のひとつデバイス1を指定して、当該バッファ内の全部データ値をチェックする。図19aはデバイス1の入力値を格納するバッファ図18bと同じものを示す。同図bcは、デバイス1の入力イメージデバイス1からの入力データとして扱われるものを格納するバッファ16ビットを示す。図19aにおいて、7回前から今回にかけての、これらの8つのデータが全て一致しているときはS21でYES、入力値のバッファの値データが入力イメージのバッファの最後に書き込まれるS22,図19b。そうでないときはS21でNO、入力値のバッファの内容は破棄され、代わりに、入力イメージのバッファで最新のものである前回のデータが入力イメージのバッファの最後にコピーされるS23、図19c。すなわち、入力値が全て同一であれば正常値として取得し、1つでも値が違えばチャタリングやノイズの影響を受けたデータと判断し、前回の入力イメージを今回の取得値とする。なお、入力イメージのバッファは、リングバッファのように古いものを順番に破棄するようにしてもよい。S24:以上の処理を、デバイス2乃至デバイス8について実行する。図19bcの入力イメージのバッファの他に、同じ大きさの参照用のバッファを設けてもよい。予め定められた第2の割り込みフレーム割り込み、ただし、フレーム割り込みの周期>フェーズ割り込みの周期周期で、入力イメージのバッファから参照用のバッファへ入力イメージがコピーされる。副制御部40bのCPUは参照用のバッファにアクセスする。図20は、シリアル通信部40Sの異常判定部40S-5の処理の概要を示す。以下、この図及び図22を参照して説明を加える。ループバックされた異常確認用データは、図示しない異常確認用データのバッファ以下、バッファと記すに格納される。当該バッファは、複数の異常確認用データを格納している言い換えれば、複数のフェース時間の周期にわたってそれぞれ受信したデータを格納している。図22では8回分格納している。この例では、バッファの大きさは8バイトである。なお、バッファに格納する際に、図16や図17の処理は施されない。S30:バッファ内の異常確認用データを全部チェックする。受信した複数の8個の異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは正常、一致しないものは異常と判断する。例えば、そのようなフラグをセットする図22参照。S31:チェックの結果を判定する。全て一致していたとき全部正常であるとき、バッファ内のデータを入力イメージとする前述のS22と同じ。そして、予め用意されているエラーカウント数を減少させるS32。この処理は、図22cの場合に相当する。一致しないものがあるとき、データは破棄し、前回の入力イメージを今回の取得値とする前述のS23と同じ。そして、エラーカウント数を増加させるS33。この処理は、図22aの場合に相当する。S32:エラーカウント数が4に達したかどうか判定する。エラーカウント数が4に達していなければS32でNO、上記処理を繰り返す。エラーカウント数が4に達した場合はS32でYES、エラーフラグをセットするS35。この処理は、図22bの場合に相当する。そして、S36:リセット信号を出力して出力部44OUT、入力部44INの動作を停止される。この間もラッチ信号やクロック信号によるデータの送受信は通常通り行われる。これにより、後述のエラー復帰契機となるカウントの減算も行うことができる。ただし、出力部44OUT、入力部44INに含まれるレジスタは停止しているため、それらの出力はオフとなる。なお、閾値である4は言うまでもなく例示であり、これに限定されない。閾値として予め定められている1以上の整数であればよい。閾値を大きくすればエラーフラグがセットされる頻度は少なくなるがエラーを検知することが少なくなり、エラーの生じたままで通信を行ってしまう可能性が高くなる。閾値を小さくすればエラーフラグがセットされる頻度が高くなり、高い確率でエラーを検知できてエラーの生じたままで通信を行う可能性を低くできる。反面、出力部44OUT、入力部44INの動作を停止される関係上、周辺基板から副制御部40bへ渡すべきデータが失われる可能性は高い。例えば、エラー発生頻度が少ないのであれば、閾値を小さくするとよい。最初は閾値を小さくしておき、エラーが頻発するようであれば閾値を少しずつ大きくする1する。これによりエラーフラグをセットする頻度を抑えることができる。しかし、例えば閾値を4より大きくしてもエラーが頻発するようであれば、シリアル伝送系に故障が生じている可能性があるから、閾値を大きくすることに代えて、コネクタの接触不良はないか、ICなどの端子のハンダ付けに問題がないか、配線や接点にゴミが付着して絶縁不良あるいは導通不良が生じていないかなど、シリアル伝送系をチェックすることが望ましい。S37:エラーフラグのセット中は、図21の処理を行う。S40:バッファ内の異常確認用データを全部チェックする。S41:チェックの結果を判定する。S42:エラーカウント数を増加させる。S43:エラーカウント数を減少させる。S40乃至S43は、S30、S31、S33、S32と同じ処理である。S44:エラーカウント数が0に戻ったかどうか判定する。エラーカウント数が0でなければS44でNO、上記処理を繰り返す。エラーカウント数が0であればS44でYES、エラーフラグをリセットするS45。この処理は、図22cの場合に相当する。そして、S46:リセット信号の出力を停止し、出力部44OUT、入力部44INの動作を再開させる。以上の説明から分かるように、今回の入力イメージが採用されるのは、バッファの全てのデータが一致し、かつ、異常確認用データで異常でないことが確認されたときである。この発明の実施の形態によれば、遊技機のシリアル通信部と周辺基板をループバック接続し、周辺基板へデータを送信するとともに、周辺基板からのデータを受信するようにしたので、周辺基板から副制御部へデータを送信することが可能になった。また、データとともに予め定められた異常確認用データを送信し、ループバックされたデータを前記異常確認用データと比較することにより、前記シリアルデータが正しく伝送されたかどうかを判定することができるようになった。シリアル通信における不具合を検出するための専用の装置を必要としないので、コストを抑制しつつシリアル通信の不具合を検知することができる。本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。"