一の電源線に対し接地された駆動トランジスタおよび出力トランジスタと、前記駆動トランジスタの非接地側端子と前記出力トランジスタの制御端子との間に接続された電流制限素子と、前記出力トランジスタと同じ接合形式または同じ導電型のトランジスタであって、前記電流制限素子と並列に接続され、制御端子が前記出力トランジスタの制御端子と接続された経路切換トランジスタとを備えたことを特徴とする出力回路。前記電流制限素子と前記経路切換トランジスタとの並列回路と前記駆動トランジスタとの間に、電流に応じた電圧を生成する調整素子を備えていることを特徴とする請求項1記載の出力回路。前記経路切換トランジスタのしきい値電圧と前記経路切換トランジスタがオンした状態で前記調整素子に生成される電圧とを加えた電圧が、前記出力トランジスタのしきい値電圧以上であることを特徴とする請求項2記載の出力回路。前記経路切換トランジスタの制御端子と前記出力トランジスタの制御端子との間または前記経路切換トランジスタのソースもしくはエミッタから前記電流制限素子に至る経路に、電流に応じた電圧を生成する調整素子を備えていることを特徴とする請求項1記載の出力回路。前記経路切換トランジスタのしきい値電圧と前記調整素子に生成される電圧とを加えた電圧が、前記出力トランジスタのしきい値電圧以上であることを特徴とする請求項4記載の出力回路。前記調整素子は、抵抗またはダイオードにより構成されていることを特徴とする請求項2ないし5の何れかに記載の出力回路。前記経路切換トランジスタは、前記出力トランジスタのしきい値電圧以上であって且つ互いに異なるしきい値電圧を持つ複数の経路切換トランジスタが並列に接続された構成を備えていることを特徴とする請求項1ないし6の何れかに記載の出力回路。前記電流制限素子は、複数の電流制限素子の直列回路により構成され、前記経路切換トランジスタは、前記複数の電流制限素子のそれぞれに並列に接続されたトランジスタが直列に接続された構成を備え、前記出力トランジスタの制御端子に最も近い電位を持つトランジスタの制御端子が前記出力トランジスタの制御端子に接続され、他のトランジスタはダイオード接続されていることを特徴とする請求項1ないし6の何れかに記載の出力回路。上記特許文献1記載の出力回路は、出力トランジスタに対する小電流駆動回路と大電流駆動回路の2回路を必要とし、大電流駆動回路の動作状態を制御する制御回路の回路規模も大きくなるため、レイアウトサイズひいてはコストが増大する。また、上記特許文献2記載の出力回路は、回路規模は比較的小さくなるが、出力トランジスタのしきい値電圧がばらつくと、バイパスすべき期間と実際にバイパスする期間との間にずれが生じ、ターンオン時間が延びたり、逆にノイズを除去できない期間が生じる虞がある。本発明は上記事情に鑑みてなされたもので、その目的は、回路規模を小さく構成でき、出力トランジスタのしきい値電圧がばらついてもターンオフ時のノイズを抑えつつターンオフ時間も短縮できる出力回路を提供することにある。請求項1に記載した手段によれば、駆動トランジスタおよび出力トランジスタの各一端子ソース、エミッタが一の電源線に対し接地され、駆動トランジスタの非接地側端子ドレイン、コレクタと出力トランジスタの制御端子ゲート、ベースとの間に電流制限素子が接続されている。出力トランジスタと同じ接合形式NPN/PNPまたは同じ導電型Nチャネル/Pチャネルの経路切換トランジスタが、電流制限素子と並列に接続されている。経路切換トランジスタの制御端子と出力トランジスタの制御端子は接続されている。この構成によれば、出力トランジスタをオン状態からオフ状態に移行させるため駆動トランジスタがオンすると、駆動トランジスタの主端子間ドレインソース間、コレクタエミッタ間の電圧以下、オン電圧と言うが小さくなるとともに、経路切換トランジスタに印加される制御電圧駆動トランジスタのオン電圧=出力トランジスタに印加される制御電圧の関係が成立する。また、経路切換トランジスタと出力トランジスタは、同じ製造プロセスの下で接近した位置にレイアウトされるので、しきい値電圧のばらつき傾向が一致する。例えば経路切換トランジスタと出力トランジスタのしきい値電圧を等しく設計すれば、しきい値電圧の値自体はばらついても両トランジスタのしきい値電圧同士の差は小さくなる。出力トランジスタの制御電圧が経路切換トランジスタのしきい値電圧駆動トランジスタのオン電圧まで減少する間は、経路切換トランジスタがオンして電流制限素子をバイパスするので、出力トランジスタの制御電圧を短時間で低減できターンオフ時間を短縮できる。出力トランジスタの制御電圧が経路切換トランジスタのしきい値電圧駆動トランジスタのオン電圧を超えて減少するようになると、経路切換トランジスタがオフするので、電流制限素子が介在して出力トランジスタの制御電圧の変化が緩やかになる。これにより断電時の電流変化率が小さくなりノイズを低減できる。本手段によれば回路規模を小さく構成できる。また、経路切換トランジスタと出力トランジスタのしきい値電圧のばらつき傾向が一致するので、経路切換トランジスタのしきい値電圧が相対的に大きくなり経路切換トランジスタのオフ移行タイミングが早まってターンオフ時間が延びること、および経路切換トランジスタのしきい値電圧が相対的に小さくなり急激な電流変化が生じてノイズの発生が増えることを確実に防止することができる。請求項2に記載した手段によれば、電流制限素子と経路切換トランジスタとの並列回路と駆動トランジスタとの間に、電流に応じた電圧を生成する調整素子を備えている。この場合には、経路切換トランジスタに印加される制御電圧駆動トランジスタのオン電圧調整素子の電圧=出力トランジスタに印加される制御電圧の関係が成立する。調整素子を介在させることにより、経路切換トランジスタのしきい値電圧駆動トランジスタのオン電圧<出力トランジスタのしきい値電圧の関係がある場合でも、出力トランジスタの制御電圧がしきい値電圧以上の時点で経路切換トランジスタをオフして電流制限素子を作用させることができるので、急激な電流変化によるノイズの発生を抑えることができる。また、経路切換トランジスタのしきい値電圧>出力トランジスタのしきい値電圧の関係がある場合には、経路切換トランジスタがオンしたときに調整素子を通して出力トランジスタを駆動し、その後経路切換トランジスタがオフすると、電流制限素子と調整素子を直列に介して出力トランジスタを駆動する。つまり、出力トランジスタの制御電圧は段階的な制限電流によって低減するので、急激な電流変化によるノイズの発生を抑制することができる。請求項3に記載した手段によれば、経路切換トランジスタのしきい値電圧と経路切換トランジスタがオンした状態で調整素子に生成される電圧とを加えた電圧が、出力トランジスタのしきい値電圧以上となる。この構成によれば、駆動トランジスタのオン電圧の大小にかかわらず、出力トランジスタの制御電圧がしきい値電圧以上の時点で経路切換トランジスタをオフして電流制限素子を確実に作用させることができる。また、上述したように、出力トランジスタの制御電圧を段階的な制限電流によって低減できる。請求項4に記載した手段によれば、経路切換トランジスタの制御端子と出力トランジスタの制御端子との間または経路切換トランジスタのソースもしくはエミッタから電流制限素子に至る経路に、電流に応じた電圧を生成する調整素子を備えている。この構成によっても請求項2に記載した手段と同様の作用および効果が得られる。請求項5に記載した手段によれば、経路切換トランジスタのしきい値電圧と調整素子に生成される電圧とを加えた電圧が、出力トランジスタのしきい値電圧以上である。この構成によっても請求項3に記載した手段と同様の作用および効果が得られる。請求項6に記載した手段によれば、調整素子は、抵抗またはダイオードにより構成されている。抵抗の場合には、電流に比例した電圧を生成する。ダイオードの場合には、順方向電圧を生成する。請求項7に記載した手段によれば、経路切換トランジスタは、出力トランジスタのしきい値電圧以上であって且つ互いに異なるしきい値電圧を持つ複数の経路切換トランジスタが並列に接続された構成を備えている。この構成によれば、駆動トランジスタがオンして出力トランジスタの制御電圧が低下するのに伴い、しきい値電圧が大きい経路切換トランジスタから順にオンからオフに転じる。各経路切換トランジスタはオン抵抗を持っているので、並列接続された経路切換トランジスタ全体としてのオン抵抗は順次高くなり、出力トランジスタの制御電圧がしきい値電圧に達する前に、全ての経路切換トランジスタがオフして電流制限素子のみが作用する。本手段によれば、出力トランジスタの制御電圧の変化割合を段階的に小さくすることができる。請求項8に記載した手段によれば、電流制限素子は、複数の電流制限素子の直列回路により構成されている。経路切換トランジスタは、複数の電流制限素子のそれぞれに並列に接続されたトランジスタが直列に接続された構成を備え、出力トランジスタの制御端子に最も近い電位を持つトランジスタの制御端子が出力トランジスタの制御端子に接続され、他のトランジスタはダイオード接続されている。この構成によれば、経路切換トランジスタの各トランジスタは、そのしきい値電圧および並列接続される電流制限素子の大きさに応じて段階的にオンからオフに転じるので、出力トランジスタの制御電圧の変化割合を段階的に小さくすることができる。各実施形態において実質的に同一部分には同一符号を付して説明を省略する。また、トランジスタTnのゲートソース間電圧をVGS、ドレインソース間電圧をVDS、しきい値電圧をVthと表記する。第1の実施形態以下、本発明の第1の実施形態について図1および図2を参照しながら説明する。図1に示す出力回路1は、図示しない他の回路とともにCMOSプロセスにより製造されるICとして構成されている。電圧Vccが供給される電源線2と電源線3グランド線との間には、Pチャネル型の駆動トランジスタT1、抵抗R1、抵抗R2、Nチャネル型の駆動トランジスタT2が直列に接続されている。トランジスタT1とT2のゲートは、共通に接続されて駆動信号Sdの入力ノードn1とされている。また、電源線2と電源線3との間には、抵抗R3とNチャネル型の出力トランジスタT3とが出力ノードn3を挟んで直列に接続されている。電源線2と出力ノードn3との間には図示しない負荷が接続されてローサイド駆動される。トランジスタT2とT3はともに電源線3に対しソース接地されており、トランジスタT1、T2のドレイン非接地側端子とトランジスタT3のゲート制御端子との間に上記抵抗R1、R2が接続される。抵抗R1と抵抗R2の接続ノードn2は、トランジスタT3のゲートに接続されている。抵抗R2には、トランジスタT3と同じNチャネル型の導電型を持つ経路切換トランジスタT4が並列に接続されている。トランジスタT4のゲートは、トランジスタT3のゲートに接続されている。抵抗R1、R2電流制限素子は出力電圧Voutを緩やかに変化させるために設けられており、それぞれトランジスタT3がオンする時、オフする時にトランジスタT3のゲート容量を充放電する電流を制限する。負荷に流れる出力電流および出力電圧Voutを緩やかに変化させるのは、通断電時に生じるノイズ特に車載ラジオへのノイズを低減するためである。本実施形態では、トランジスタT3、T4のしきい値電圧Vth、Vthが互いに等しく設計されている。トランジスタT3とT4は同じ製造プロセスの下で接近した位置にレイアウトされるので、しきい値電圧のばらつき傾向は一致する。従って、たとえしきい値電圧がばらついても、トランジスタT3、T4のしきい値電圧Vth、Vthの差は非常に小さくなる。図2は、駆動信号SdがLレベル0VからHレベルVccに変化したときの波形図である。b、cは、それぞれ本実施形態の出力回路1におけるVGS、ノードn3の出力電圧Voutである。d、eは、それぞれトランジスタT4が存在しない従来の出力回路におけるVGS、ノードn3の出力電圧Voutである。駆動信号SdがLレベルの時、トランジスタT1がオン、T2がオフしてVGSがほぼ電源電圧Vccに等しくなるのでトランジスタT3がオンする。このとき、出力電圧Voutはほぼ0Vとなり、トランジスタT3には負荷電流が流れる。その後、時刻t1で駆動信号SdがHレベルになると、トランジスタT1がオフ、トランジスタT2がオンとなり、トランジスタT2のドレインソース間電圧VDSはほぼ0Vに低下する。このとき、以下の1式が成立する。VGSVDS=VGS...1トランジスタT4は、以下の2式の条件下でオンする。VGS=VGS-VDS≧Vth...2時刻t1の直後は上記2式が成立してトランジスタT4がオンするので、トランジスタT4により抵抗R2がバイパスされ、トランジスタT3のゲート容量に蓄積された電荷はトランジスタT4、T2を通して急速に放電する。これにより、トランジスタT3のゲートソース間電圧VGSは急激に低下する。やがてVGSがVthVDSよりも低下すると時刻t2、トランジスタT4はオフとなり、以後はトランジスタT3のゲート容量に蓄積された電荷が抵抗R2とトランジスタT2を通して緩やかに放電する。これにより、トランジスタT3のゲートソース間電圧VGSは緩やかに低下する。上述したように本実施形態ではVth=Vthなので、VGSの低下に伴い初めにトランジスタT4がオフし、その後VGSがVDSだけ低下した時点でトランジスタT3がオフし始める。ただし、VDSは非常に小さいので、トランジスタT3とT4はほぼ同時にオフすることになる。トランジスタT3に流れる電流および出力電圧Voutは、時刻t2までは変化せず、VGSがVth以下になるとそれぞれ徐々に低下および上昇する。一方、トランジスタT4が存在しない従来の出力回路では、ゲート容量に蓄積された電荷は常に抵抗R2とトランジスタT2を通して放電する。本実施形態によれば、トランジスタT3のゲートソース間電圧VGSがしきい値電圧Vthまで低下する間は、トランジスタT4がオンして抵抗R2をバイパスする。これにより、VGSを短時間で低減でき、ターンオフ時間を短縮できる。また、VGSがしきい値電圧Vthを超えて低下するようになると、トランジスタT4がオフするので、電荷引き抜き経路に抵抗R2が介在してVGSの変化が緩やかになる。これにより断電時の電流変化率が小さくなりノイズを低減できる。さらに、出力回路1は、従来回路にトランジスタT4を追加した構成であるので、従来の出力回路と比べレイアウトサイズの増加が少なくて済む。製造プロセス上、トランジスタT3、T4のしきい値電圧Vth、Vthのばらつき傾向が一致する。このため、Vth=Vthより厳密にはVth=VthVDSの設計条件でICを製造すれば、しきい値電圧値自体はばらついてもしきい値電圧Vth、Vthは等しくなる。その結果、トランジスタT4のしきい値電圧Vthが相対的に大きくなり、トランジスタT4のオフ移行タイミングが早まってターンオフ時間が延びること、およびトランジスタT4のしきい値電圧Vthが相対的に小さくなり、急激な電流変化が生じてノイズの発生が増えることを確実に防止することができる。なお、Vth=Vthの関係が成立しない場合でも、少なくともVth≦Vthより厳密にはVth≦VthVDSの関係があれば、断電時のノイズを低減できる。第2の実施形態図3は、第2の実施形態の出力回路4を示している。トランジスタT1と抵抗R1との間に抵抗R4を備えている。また、抵抗R2とトランジスタT4との並列回路とトランジスタT2との間に抵抗R5を備えている。抵抗R5は、電流に応じた電圧を生成する調整素子である。トランジスタT4がオンした状態で抵抗R5に生成される電圧をVと表記すれば、以下の3式が成立する。VGSVVDS=VGS...3第1の実施形態の出力回路1では、Vth=Vthの場合には、VGSの低下に伴い初めにトランジスタT4がオフしてVGSの変化を緩やかにし、その後トランジスタT3がオフする。しかし、トランジスタT3の素子サイズがトランジスタT4の素子サイズより大きい等の理由によりVthVDS<Vthの関係となる場合には、VGSがVthより低下した後もトランジスタT4がオンし続けるので、急激な電流変化によりノイズが増大する虞がある。これに対し、本実施形態の出力回路4は調整素子として抵抗R5を設けたので、抵抗R5の大きさを適宜設定して次の4式または5式を成立させることができる。VthVVDS≧Vth...4VthV≧Vth...5これら何れの場合も、VGSの低下に伴い初めにトランジスタT4がオフしてからトランジスタT3がオフするようになるので、急激な電流変化によるノイズの発生を抑えることができる。一方、Vth>Vthの関係となる場合には、トランジスタT4がオンしている間、抵抗R5を通してトランジスタT3のゲート電荷を引き抜く。その後、トランジスタT4がオフすると、抵抗R2と抵抗R5を直列に介してトランジスタT3のゲート電荷を引き抜く。その結果、トランジスタT3のゲートソース間電圧VGSは段階的な制限電流によって低減するので、急激な電流変化によるノイズの発生を抑制することができる。第3の実施形態図4は、第3の実施形態の出力回路5を示している。この出力回路5は、第2の実施形態の出力回路4に対し、抵抗R4、R5をダイオードD1、D2で置き替えたものである。調整素子であるダイオードD2の順方向電圧をVfとすれば、以下の6式が成立する。VGSVfVDS=VGS...6本実施形態によれば、トランジスタT4を設けたことによる作用および効果を奏する他、VthVDS<Vthの関係となる場合に次の7式または8式を成立させることができ、急激な電流変化によるノイズの発生を抑えることができる。VthVfVDS≧Vth...7VthVf≧Vth...8さらに、本実施形態によれば、駆動信号SdがLレベルのときのVGSはVcc-VDS-Vfまでしか上昇しないので、その分だけトランジスタT3のゲート電荷が減少し、駆動信号SdがHレベルに転じた時のターンオフ時間を短縮することができる。また、駆動信号SdがHレベルのときのVGSはVfVDS以下には下がらないので、駆動信号SdがLレベルに転じた時のターンオン時間を短縮することができる。第4の実施形態図5は、第4の実施形態の出力回路6を示している。この出力回路6は、トランジスタT4のゲートとトランジスタT3のゲートとの間にダイオードD3を備えている。ダイオードD3は、電流に応じた電圧を生成する調整素子である。この構成でも第3の実施形態と同様の6式が成立する。従って、トランジスタT4を設けたことによる上述した作用および効果を奏する他、VthVDS<Vthの関係となる場合に上述した7式または8式を成立させることができ、急激な電流変化によるノイズの発生を抑えることができる。第5の実施形態図6は、第5の実施形態の出力回路7を示している。この出力回路7は、トランジスタT4のゲートとトランジスタT3のゲートとの間に抵抗R6を備えている。抵抗R6は、電流に応じた電圧を生成する調整素子である。本実施形態によっても、第4の実施形態と同様の作用および効果を奏する。第6の実施形態図7は、第6の実施形態の出力回路8を示している。この出力回路8は、トランジスタT4のソースから抵抗R2トランジスタT2のドレインに至る経路にダイオードD4を備えている。ダイオードD4は、電流に応じた電圧を生成する調整素子である。本実施形態によっても、第4の実施形態と同様の作用および効果を奏する。第7の実施形態図8は、第7の実施形態の出力回路9を示している。トランジスタT4は、トランジスタT3のしきい値電圧Vth以上であって且つ互いに異なるしきい値電圧Vth、Vth、Vthを持つ3つのトランジスタT41、T42、T43が並列に接続された構成を備えている。Vth>Vth>Vth≧Vthの関係がある場合、駆動信号SdがHレベルになると、トランジスタT2がオンとなり、トランジスタT41、T42、T43が全てオンする。この場合、トランジスタT3のゲート電荷の放電経路にトランジスタT41、T42、T43のオン抵抗が並列に入るので、放電経路の抵抗が最も小さくなり急速に放電する。トランジスタT3のゲートソース間電圧VGSが低下してVGS<Vthになるとただし、VDS≒0V、トランジスタT43がオフするため、放電経路にトランジスタT41、T42のオン抵抗が並列に入る。さらにゲートソース間電圧VGSが低下してVGS<Vthになると、トランジスタT42もオフするため、放電経路にトランジスタT41のオン抵抗が入る。そして、最終的にはトランジスタT41、T42、T43が全てオフとなり、抵抗R2を通して緩やかに電荷の放電が行われる。本実施形態によれば、第1の実施形態と同様の作用および効果を奏する。さらに、トランジスタT3のゲートソース間電圧VGSがしきい値電圧Vthに達する前の時点からゲートソース間電圧VGSの変化割合を段階的に小さくするので、ターンオフ時間の増大を極力小さく抑えつつ、断電時に生じるノイズを一層低減することができる。第8の実施形態図9は、第8の実施形態の出力回路10を示している。抵抗R2は、3つの抵抗R21、R22、R23電流制限素子の直列回路により構成されている。抵抗R2に並列に接続される経路切換トランジスタT5は、上記3つの抵抗R21、R22、R23のそれぞれに並列に接続された経路切換トランジスタT51、T52、T53が直列に接続された構成を備えている。トランジスタT3のゲート電位に最も近い電位を持つトランジスタT51のゲートはトランジスタT3のゲートに接続され、他のトランジスタT52、T53はゲートドレイン間が接続されたダイオード接続とされている。駆動信号SdがHレベルになるとトランジスタT2がオンとなる。このとき9式が成立すれば、トランジスタT51、T52、T53が全てオンする。これにより、トランジスタT51、T52、T53を直列に介した放電経路が形成され、当該放電経路の抵抗が最も小さくなるので、トランジスタT3のゲート電荷は急速に放電する。VthVthVth<Vcc-VDS...9トランジスタT3のゲートソース間電圧VGSがさらに低下した場合の動作は、抵抗R21、R22、R23の値とトランジスタT51、T52、T53のしきい値電圧Vth、Vth、Vthとに応じて定まる。例えばしきい値電圧Vth、Vth、Vthが等しい場合には、抵抗R21、R22、R23のうち抵抗値の最も小さいものに並列接続されたトランジスタから順次オフする。一方、しきい値電圧Vth、Vth、Vthが異なる場合には、並列接続された抵抗の値にも依存して動作が定まる。本実施形態によれば、第1の実施形態と同様の作用および効果を奏する。さらに、トランジスタT3のゲートソース間電圧VGSの変化割合を段階的に小さくするので、ターンオフ時間の増大を極力小さく抑えつつ、断電時に生じるノイズを一層低減することができる。第9の実施形態図10は、第9の実施形態の出力回路11を示している。この出力回路11は、第1の実施形態に示したローサイド駆動の出力回路1をハイサイド駆動の形態に変更したものである。電源線2、3間にはPチャネル型の駆動トランジスタT12、抵抗R12、抵抗R11、Nチャネル型の駆動トランジスタT11が直列に接続されるとともに、Pチャネル型の出力トランジスタT13と抵抗R13とが直列に接続されている。ノードn11、n12、n13は、出力回路1のノードn1、n2、n3と同様に設定されている。電流制限素子である抵抗R12には、トランジスタT13と同じPチャネル型の導電型を持つ経路切換トランジスタT14が並列に接続されている。トランジスタT14のゲートは、トランジスタT13のゲートに接続されている。駆動信号SdがHレベルの時、トランジスタT11がオン、T12がオフしてVGSがほぼVccに等しくなるのでトランジスタT13がオンする。このとき、出力電圧VoutはほぼVccとなり、トランジスタT13には負荷電流が流れる。駆動信号SdがLレベルになると、トランジスタT11がオフ、トランジスタT12がオンとなる。このときトランジスタT14がオンして抵抗R12をバイパスし、トランジスタT13のゲート電荷はトランジスタT12、T14を通して急速に放電する。やがてVGSがVthVDSよりも低下すると、トランジスタT14はオフとなり、以後はトランジスタT13のゲート電荷がトランジスタT12と抵抗R12を通して緩やかに放電する。本実施形態によっても第1の実施形態と同様の効果を奏する。第10の実施形態図11は、第10の実施形態の出力回路12を示している。この出力回路12は、第1の実施形態の出力回路1と第9の実施形態の出力回路11とを組み合わせたものである。駆動信号Sdは、トランジスタT1、T2のゲートおよびトランジスタT11、T12のゲートに与えられる。電源線2と電源線3との間には、トランジスタT13、T3が出力ノードn23を挟んで直列に接続されている。駆動信号SdがLレベルになると、トランジスタT3がオン、トランジスタT13がオフして出力電圧Voutはほぼ0Vとなり、駆動信号SdがHレベルになると、トランジスタT3がオフ、トランジスタT13がオンして出力電圧VoutはほぼVccとなる。本実施形態によれば、駆動信号Sdの変化に応じて出力電圧Voutが何れの向きに変化する場合でもノイズの発生を抑えることができる。また、ターンオフ時間の短縮により、貫通電流が流れる時間を極力短くすることができる。その他の実施形態以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。駆動トランジスタ、出力トランジスタおよび経路切換トランジスタは、MOSトランジスタMOSFETに限られず、バイポーラトランジスタやIGBTなどであってもよい。電流制限素子および調整素子に抵抗を用いる場合、MOSトランジスタのオン抵抗を用いてもよい。駆動トランジスタT1、T2またはT12、T11が直列に接続される電源線の電圧と、抵抗R3と出力トランジスタT3または出力トランジスタT13と抵抗R13が直列に接続される電源線の電圧は、互いに異なる電圧であってもよい。第2ないし第6の実施形態の中から2以上の実施形態を選択して組み合わせてもよい。第2ないし第6の実施形態および第9、第10の実施形態においても、第7の実施形態を適用することができる。第4の実施形態に適用する場合、ダイオードD3は、並列接続されるトランジスタT41、T42、T43の各ゲートとトランジスタT3のゲートとの間にそれぞれ設ける。第5の実施形態に適用する場合、抵抗R6は、並列接続されるトランジスタT41、T42、T43の各ゲートとトランジスタT3のゲートとの間にそれぞれ設ける。第6の実施形態に適用する場合、ダイオードD4は、並列接続されるトランジスタT41、T42、T43のソースに対しそれぞれ設けてもよいが、共通に接続されたトランジスタT4のソースから抵抗R2トランジスタT2のドレインに至る経路に共通に1つ設けてもよい。第2ないし第6の実施形態および第9、第10の実施形態においても、第8の実施形態を適用することができる。第4の実施形態に適用する場合、ダイオードD3は、トランジスタT51のゲートとトランジスタT3のゲートとの間およびトランジスタT52、T53の各ゲートとドレインとの間の少なくとも1箇所に設ける。第5の実施形態に適用する場合、抵抗R6は、トランジスタT51のゲートとトランジスタT3のゲートとの間およびトランジスタT52、T53の各ゲートとドレインとの間の少なくとも1箇所に設ける。第6の実施形態に適用する場合、ダイオードD4は、トランジスタT51のソースとトランジスタT52のドレインとの間、トランジスタT52のソースとトランジスタT53のドレインとの間、トランジスタT53のソースから抵抗R23トランジスタT2のドレインに至る経路のうち少なくとも1箇所に設ける。第9の実施形態に対しても第2ないし第8の実施形態を適用できる。