"第1の導電層と、前記第1の導電層上に形成された絶縁層と、前記絶縁層上に形成された第2の導電層と、を有する電子機器において、前記絶縁層は接続孔を有し、前記接続孔において、前記第1の導電層と前記第2の導電層が接続し、前記第2の導電層は前記接続孔の内部に4方のうちの3方の端部を有し、前記第1の導電層は前記接続孔の内部に端部を有することを特徴とする電子機器。第1の導電層と、前記第1の導電層上に形成された絶縁層と、前記絶縁層上に形成された第2の導電層と、を有する電子機器において、前記絶縁層は接続孔を有し、前記接続孔において、前記第1の導電層と前記第2の導電層が接続し、前記第2の導電層は前記接続孔の内部に端部を有し、前記第1の導電層は前記接続孔の内部に4方のうちの3方の端部を有することを特徴とする電子機器。第1の導電層と、前記第1の導電層上に形成された絶縁層と、前記絶縁層上に形成された第2の導電層と、を有する電子機器において、前記絶縁層は接続孔を有し、前記接続孔において、前記第1の導電層と前記第2の導電層が接続し、前記第2の導電層は前記接続孔の内部に4方のうちの3方の端部を有し、前記第1の導電層は前記接続孔の内部に4方のうちの3方の端部を有することを特徴とする電子機器。請求項1乃至請求項3のいずれか一項において、前記第1の導電層はゲート配線であり、前記第2の導電層は、ソース配線またはドレイン配線であることを特徴とする電子機器。絶縁層115の形成方法としては、CVD法やPVD法で形成した絶縁膜をCMP等の研磨により平坦化する方法や、塗布法により平坦性の高い絶縁層を形成する方法がある。塗布法により平坦性の高い絶縁層115を形成する場合、絶縁層を形成する組成物を、スピンコート法、スリットコート法等の塗布法により塗布した後、組成物を焼成して絶縁層115を形成する。しかしながら、絶縁層115の下地となる配線108、109や絶縁層107の凸部では、絶縁層115の膜厚は薄くて済むが、凹部では絶縁層115の膜厚を厚くする必要がある。この結果、凹凸差が少ない絶縁層及び配線上に絶縁層を形成する場合と比較して、絶縁層115を形成する組成物の量が増大し、材料コストが増大すると共に生産性が低下するという問題がある。また、絶縁層115を感光性材料を用いて形成し、後の工程で露光する場合、膜厚が厚いと露光時間が増大するという問題がある。また、図16Bに示すように、膜厚の厚い導電層106及び絶縁層107が重畳する配線109の領域116は、導電層106が存在しない絶縁層107を重畳する配線109の領域117と比較して、凹凸差が大きい。このため、領域116及び領域117における組成物の塗布むらの原因となり、絶縁層115の領域116においては、膜厚が薄くなる。この結果、絶縁層115上に形成される配線と配線109とが短絡しやすくなる問題がある。そこで本発明は、配線の凹凸差を緩和することが可能な構造の半導体装置を提供することを課題とする。本発明の一は、第1の導電層と、第1の導電層上の絶縁層と、前記絶縁層に形成された少なくとも1つの接続孔と、前記絶縁層上に形成され、前記接続孔において前記第1の導電層と接する第2の導電層と、を有し、前記第2の導電層は端部の一部を前記接続孔の内側に有し、前記第2の導電層の端部の一部は前記第1の導電層に接することを特徴とする半導体装置である。即ち、接続孔において、第1の領域及び第2の領域を有し、第1の領域は第2の導電層が第1の導電層と接する領域であり、第2の領域は第2の導電層が第1の導電層と接しない領域である。さらには、接続孔において、上記第1の領域及び第2の領域に加えて、第3の領域を有してもよい。第3の領域は、第1の導電層が第2の導電層と接しない領域である。なお、第2の導電層は第1の導電層の一部を重畳する。また、前記第1の導電層は、第1の膜厚の領域と第2の膜厚の領域を有し、前記第1の膜厚は、前記第2の膜厚より薄く、前記第2の導電層は、前記第1の導電層の前記第1の膜厚の領域で接続してもよい。また、前記第1の導電層に接続される画素電極を有してもよい。また、前記第2の導電層と接続する第1の導電層の端部の一部が前記接続孔の内側に形成されてもよい。また、本発明の一は、第1の導電層と、第2の導電層と、前記第1の導電層及び前記第2の導電層の間に形成されると共に、接続孔を有する絶縁層と、前記第1の導電層及び前記第2の導電層に接続すると共に、少なくとも端部の一部が前記接続孔の内側に形成される第3の導電層と、を有することを特徴とする半導体装置である。また、本発明の一は、第1の導電層と、第2の導電層と、前記第1の導電層及び前記第2の導電層の間に形成されると共に、接続孔を有する絶縁層と、前記第1の導電層及び前記第2の導電層に接続すると共に、少なくとも前記第2の導電層に接続する端部が前記接続孔の内側に形成される第3の導電層と、を有することを特徴とする半導体装置である。即ち、接続孔において、第1の領域及び第2の領域を有し、第1の領域は第3の導電層が第2の導電層と接する領域であり、第2の領域は第3の導電層が第2の導電層と接しない領域である。さらには、接続孔において、上記第1の領域及び第2の領域に加えて、第3の領域を有してもよい。第3の領域は、第2の導電層が第3の導電層と接しない領域である。なお、前記第3の導電層と接続する第2の導電層の端部の一部が前記接続孔の内側に形成される。また、前記第1の導電層及び前記第3の導電層が接続する接続孔と、前記第2の導電層及び前記第3の導電層が接続する接続孔とが異なってもよい。また、前記第1の導電層及び前記第3の導電層が接続する接続孔と、前記第2の導電層及び前記第3の導電層が接続する接続孔とが同一であってもよい。また、前記第1の導電層及び前記第2の導電層の間に前記第1の導電層及び前記第2の導電層を絶縁する絶縁層を有し、前記第2の導電層は前記第1の導電層の一部を重畳してもよい。また、前記第2の導電層は、第1の膜厚の領域と第2の膜厚の領域を有し、前記第1の膜厚は、前記第2の膜厚より薄く、前記第3の導電層は、前記第2の導電層の前記第1の膜厚の領域で接続してもよい。また、前記第2の導電層に接続される画素電極を有してもよい。また、前記第1の導電層として、第1のトランジスタのソース領域又はドレイン領域として用い、前記第2の導電層として、第2のトランジスタのゲート電極を用いることができる。第3の導電層としてソース領域又はドレイン領域の一方とゲート電極とを接続する配線を用いることができる。なお、ここでの端部とは、導電層を基板の上面から見たときの導電層の端を意味する。本発明の半導体装置は、第1の導電層、及び第1の導電層と接続する第2の導電層において、第2の導電層の端部の少なくとも一部が接続孔内に位置する。即ち、第1の導電層及び第2の導電層が接続する接続孔付近において、第2の導電層が第1の絶縁層を介さず第1の導電層に重畳し、第2の導電層の端部が第1の絶縁層上に形成されない。このため、第2の導電層の凹凸を低減することが可能である。このため、第2の導電層上に形成される第2の絶縁層の凹凸も低減することが可能である。本発明の半導体装置は、第1の導電層及び第2の導電層を接続する第3の導電層において、第2の導電層及び第3の導電層が接続孔で接続し、第3の導電層の端部の少なくとも一部が接続孔内に位置する。即ち、第2の導電層及び第3の導電層が接続する接続孔付近において、第3の導電層が第1の絶縁層を介して第2の導電層に重畳せず、第3の導電層の端部が第1の絶縁層上に形成されない。このため、第3の導電層の凹凸を低減することが可能である。このため、第3の導電層上に形成される第2の絶縁層の凹凸も低減することが可能である。塗布法により平坦性の高い第2の絶縁層を形成する場合、第2の絶縁層を厚くしないで済むため材料を削減することが可能である。よって、コストを削減することが可能であると共に生産性を高めることが可能である。また、第2の絶縁層が感光性材料で形成する場合、第2の絶縁層の膜厚を相対的に均一に形成することが可能である。従来と比較すると、第2の絶縁層を厚くしないですむため露光する時間を短縮することが可能である。このため、スループットを向上させることが可能である。また、第2の絶縁層の凹凸を低減すること可能であり、第2の絶縁層の上下間に形成される導電層同士が短絡することを防止することが可能であり、半導体装置の信頼性を高めることが可能であるとともに、歩留まりを向上させることができる。また、第2の絶縁層の凹凸を低減すること可能であり、第2の絶縁層上に形成される上下電極の間隔の狭い素子、例えば上下電極に挟まれる有機化合物層の膜厚の薄いEL素子等を形成しても、上下電極が短絡することを防止することが可能であり、半導体装置の信頼性を高めることが可能であるとともに、歩留まりを向上させることができる。また、塗布法により平坦性の高い第2の絶縁層を形成する場合、材料の塗布むらを低減することが可能である。このため、第2の絶縁層上に形成される第4の導電層と第3の導電層との短絡を回避することが可能である。このため、信頼性高く半導体装置を作製することが可能である。以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる形態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施の形態では、絶縁層を介して形成される複数の導電層において、複数の導電層が接続孔内で接続し、一方の導電層の端部の少なくとも一部が接続孔内に位置することを特徴とする半導体装置について説明する。代表的には、第1の導電層及び第2の導電層に接続する第3の導電層を有する半導体装置において、第2の導電層及び第3の導電層が接続孔で接続し、第3の導電層の端部が接続孔内に位置すると共に、第3の導電層が、第1の導電層及び第2の導電層と異なる接続孔で接続することを特徴とする半導体装置について図1を用いて説明する。ここでは、第1の導電層としては、第1のトランジスタの半導体領域のソース領域又はドレイン領域の一方を用い、第2の導電層としては、第2のトランジスタのゲート電極を用い、第3の導電層としては、ソース領域又はドレイン領域の一方と、ゲート電極とを接続する配線を用いて説明する。ここでは、第1のトランジスタ及び第2のトランジスタとして、それぞれ薄膜トランジスタを用いて示す。なお、本実施の形態では、第1の導電層の膜厚としては、20nm以上100nm以下、さらには40nm以上60nm以下が好ましい。また、第2の導電層の膜厚としては、200nm以上600nm以下、さらには300nm以上500nm以下が好ましい。なお、本実施の形態では、第1の導電層として、第1のトランジスタのソース領域又はドレイン領域を用いて説明したが、これに限定されるものではなく、金属層で形成される配線、電極、端子、画素電極等を適宜適用することが可能である。また、第2の導電層として、第2のトランジスタのゲート電極を用いて説明したが、これに限定されるものではなく、金属層で形成される配線、他の電極、端子、画素電極や、ソース領域、ドレイン領域等を適宜適用することが可能である。図1Aは、第1のトランジスタの上面図であり、図1B及び図1Cはそれぞれ図1AのA-B、C-Dの断面図である。なお、図1Aにおいて、図1B、及びCに示される基板101、絶縁層102、107、及びゲート絶縁層104は省略する。図1Bに示すように、基板101上に絶縁層102が形成され、絶縁層102上に第1のトランジスタとして薄膜トランジスタ110が形成される。薄膜トランジスタ110は、絶縁層102上に形成される半導体領域103、ゲート電極105、配線108、109、半導体領域103とゲート電極を絶縁するゲート絶縁層104、ゲート電極105及び配線108、109を絶縁する絶縁層107を有する。また、ゲート絶縁層104上にゲート電極105と同時に形成される第2のトランジスタのゲート電極として機能する導電層以下、ゲート電極106と示す。が形成される。本実施の形態では、第1の導電層である半導体領域のソース領域又はドレイン領域と、第3の導電層である配線109が、絶縁層107に形成された接続孔112において接続されている。また、第3の導電層である配線109と第2の導電層であるゲート電極106とが、絶縁層107に形成された接続孔113において接続されている。更には、第3の導電層である配線109の端部の一部が接続孔113内に配置されている。このため、第3の導電層である配線109と第2の導電層であるゲート電極106とが重畳する領域において、配線109の端部が絶縁層107上に形成されない。この結果、配線の凹凸を低減することが可能である。特に、膜厚の厚い導電層ここでは、ゲート電極106及び配線109が接する領域において、導電層の端部が絶縁層上に形成されないため、配線の凹凸を低減することが可能である。さらには、第2の導電層であるゲート電極106において、第3の導電層である配線109と接する端部も接続孔113内に配置されている。即ち、接続孔113において、第3の導電層である配線109が第2の導電層であるゲート電極106と接する第1の領域120bと、第3の導電層である配線109が第2の導電層であるゲート電極106と接しない第2の領域120aを有する。さらには、接続孔において、上記第1の領域及び第2の領域に加えて、第2の導電層であるゲート電極106が第3の導電層である配線109と接しない第3の領域120cを有する。なお、第1の導電層であるソース領域又はドレイン領域を含む半導体領域103の厚さが20nm以上100nm以下、さらには40nm以上60nm以下の場合、半導体領域103に重なる絶縁層107上に第3の導電層である配線109を形成することができる。これは、第1の導電層であるソース領域又はドレイン領域を含む半導体領域103の厚さが、第2の導電層であるゲート電極106の厚さと比較して薄いため、半導体領域103に重なる絶縁層107上の配線109が、ゲート電極105を覆う絶縁層107の表面より凸状に突出しにくいためである。また、図1Cに示すように、第3の導電層である配線109の端部は、絶縁層107上に形成されず、第2の導電層であるゲート電極106上に形成されている。また、接続孔113の内側において、第3の導電層である配線109と第2の導電層であるゲート電極106の端部が位置する。なお、第2の導電層であるゲート電極106及び第3の導電層である配線109が接続する接続孔の形状において、図1Cに示す接続孔113のように、接続孔113の内側において、第3の導電層である配線109と第2の導電層であるゲート電極106の端部が位置する形状の代わりに、図8A及びCに示すように、絶縁層171の端部が第2の導電層であるゲート電極106上に位置してもよい。即ち、第2の導電層であるゲート電極106及び第3の導電層である配線109が接する付近において、第2の導電層であるゲート電極106の端部が絶縁層171に覆われて露出せず、第3の導電層である配線109の端部のみが露出してもよい。なお、本実施の形態において、接続孔111、112の上面形状を円形、矩形、楕円形等の形状を適宜用いることができる。また、接続孔113を一つ形成しているが、複数の接続孔を形成してもよい。ここで、第1のトランジスタである薄膜トランジスタ110の構成について説明する。基板101としては、ガラス基板、石英基板、セラミックス基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板、シリコンウェハ、金属板等を用いることができる。なお、基板にガラス基板、金属基板等を用いる場合は、基板から後に形成される半導体層へ不純物が拡散することを防止するために絶縁層102を形成することが望ましい。絶縁層102は、酸化シリコンSiOx、窒化シリコンSiNx、酸化窒化シリコン、窒化アルミニウムAlNxなどを用いて形成する。また、基板101として、SOISilicononInsulator基板を用いて半導体膜を形成しても良い。また、基板101がガラス基板の場合、320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mmのような大面積基板を用いることができる。なお、基板101にプラスチック基板を用いる場合、PCポリカーボネート、PESポリエチレンスルホン、PETポリエチレンテレフタレートもしくはPENポリエチレンナフタレート等のガラス転移点が比較的高いものを用いることが好ましい。さらには、基板101にガラス基板、石英基板、シリコンウェハを用いる場合、基板を研磨しても良い。この工程により、後に形成する半導体装置を薄膜化することが可能である。なお、絶縁層102として、酸化シリコンSiOx、窒化シリコンSiNx、酸化窒化シリコンを形成する場合、基板101の表面を高密度プラズマによって処理することによって形成してもよい。高密度プラズマは例えば2.45GHzのマイクロ波を用いることによって生成され、電子密度が1×1011~1×1013/cm3かつ電子温度が2eV以下、イオンエネルギーが5eV以下のものであるとする。このような高密度プラズマは活性種の運動エネルギーが低く、従来のプラズマ処理と比較してプラズマによるダメージが少なく、欠陥の少ない膜を形成することができる。例えば窒素と希ガスを含む雰囲気下、または窒素と水素と希ガスを含む雰囲気下、またはアンモニアと希ガスを含む雰囲気下において、上記高密度プラズマ処理を行うことによって基板101の表面を窒化することができる。基板101としてガラス基板、石英基板またはシリコンウェハなどを用いた場合、上記高密度プラズマによる窒化処理を行うことで、基板101表面に窒素、珪素を主成分とする窒化珪素層を形成することができる。この窒化珪素層の上に酸化珪素層または酸化窒化珪素層をプラズマCVD法により形成して複数層よりなる絶縁層102としてもよい。また酸化珪素層や酸化窒化珪素層などの表面に同様に高密度プラズマによる窒化処理を行うことによって、窒素、珪素を主成分とする窒化珪素層を形成することができる。ここでは、基板101としてガラス基板を用いる。また、絶縁層102として、プラズマCVD法により窒化酸化珪素層を形成する。薄膜トランジスタの半導体領域103は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。半導体にレーザビームを照射して結晶化する場合には、連続発振型のレーザビームCWContinuousWaveLaserレーザビームやパルス発振型のレーザビームパルスレーザビームを用いることができる。ここで用いることができるレーザビームは、Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO4、フォルステライトMg2SiO4、YAlO3、GdVO4、若しくは多結晶セラミックのYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザ基本波1064nmの第2高調波532nmや第3高調波355nmを用いることができる。このときレーザのエネルギー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、走査速度を10~200cm/sec程度として照射する。なお、単結晶のYAG、YVO4、フォルステライトMg2SiO4、YAlO3、GdVO4、若しくは多結晶セラミックのYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、Arイオンレーザ、またはTi:サファイアレーザは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスのレーザビームが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体中において固液界面を連続的に移動させることができるため、レーザビームの走査方向に向かって連続的に成長した結晶粒を得ることができる。レーザの媒質としてセラミック多結晶を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。レーザの媒質として単結晶を用いる場合、直径数mm、長さ数十mmの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。発光に直接寄与する媒質中のドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ1mm以下、長辺の長さ数mm~数mの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。上記結晶化工程を、ガラス基板の耐熱温度約600°C以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。また、ガラス基板の耐熱温度以上の加熱により、結晶化工程を行い、半導体領域103を形成してもよい。代表的には、基板101に石英基板を用い、非晶質若しくは微結晶質の半導体を700度以上で加熱して半導体領域103を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。さらには、半導体領域103として、単結晶半導体を用いてMOSトランジスタを形成してもよい。このような単結晶半導体で半導体層が形成されるMOSトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。ゲート絶縁層104は、CVD法やPVD法等の薄膜形成方法により、酸化珪素層、窒化珪素層、酸化窒化珪素層等を適宜形成する。また、半導体領域表面を、酸素、水素、及び希ガス流入しながら高密度プラズマによって処理することによって形成してもよい。高密度プラズマは例えば2.45GHzのマイクロ波を用いることによって生成され、電子密度が1×1011~1×1013/cm3かつ電子温度が2eV以下、イオンエネルギーが5eV以下のものであるとする。この結果、緻密で膜厚の薄いゲート絶縁層を形成することが可能である。また、CVD法やPVD法等の薄膜形成方法により、酸化珪素層、窒化珪素層、酸化窒化珪素層等を適宜形成した後、その表面を酸素、水素、及び希ガス流入しながら高密度プラズマによって処理してもよい。更には、半導体領域表面を酸素、水素、及び希ガス流入しながら高密度プラズマ処理した後、CVD法やPVD法により酸化珪素層、窒化珪素層、酸化窒化珪素層等を適宜形成してもよい。ゲート電極105、106は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステンW、モリブデンMo、チタンTi、タンタルTa、アルミニウムAlなどを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第1の層と当該金属から成る第2の層とを積層させた構造としても良い。積層構造とする場合には、第1の層の端部が第2の層の端部より外側に突き出した形状としても良い。このとき第1の層を金属窒化物で形成することで、バリアメタルとすることができる。すなわち、第2の層の金属が、ゲート絶縁層104やその下層の半導体領域103に拡散することを防ぐことができる。ゲート電極105、106の側面には、サイドウォール側壁スペーサが形成されてもよい。サイドウォールは、基板上にCVD法により酸化珪素で形成される絶縁層を形成し、該絶縁層をRIEReactiveionetching:反応性イオンエッチング法により異方性エッチングすることで形成できる。絶縁層107は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料で形成する。形成方法としては、CVD法又はPVD法等の薄膜形成方法を用いる。絶縁層107の接続孔111、112において半導体領域103と接続される配線108、109は、ゲート電極105、106と同時に形成される配線と交差して設けることが可能であり、当該構成により多層配線構造を形成している。絶縁層107と同様に絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線108、109は、チタンTiとアルミニウムAlの積層構造、モリブデンMoとアルミニウムAlとの積層構造など、アルミニウムAlのような低抵抗材料と、チタンTiやモリブデンMoなどの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。半導体領域103、ゲート絶縁層104、ゲート電極105、配線108、109などを組み合わせて構成される薄膜トランジスタは、シングルドレイン構造、LDD低濃度ドレイン構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。ここでは、シングルドレイン構造の薄膜トランジスタを示す。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適宜適用することができる。本実施の形態に示すように、第1の導電層及び第2の導電層に接続する第3の導電層である配線109を有する半導体装置において、第2の導電層及び第3の導電層である配線109が接続孔で接続し、第3の導電層である配線109の端部が接続孔内に位置する構造により、第3の導電層である配線109の凹凸を低減することが可能である。このため、第3の導電層である配線109上に形成される絶縁層の凹凸も低減することが可能であり、塗布法により平坦性の高い絶縁層を形成する場合、材料を削減することが可能である。よって、コストを削減することが可能であると共に生産性を高めることが可能である。実施の形態2本実施の形態では、第1の導電層及び第2の導電層に接続する第3の導電層を有する半導体装置において、第2の導電層及び第3の導電層が接続孔で接続し、第3の導電層の端部が接続孔内に位置すると共に、第1の導電層及び第3の導電層が接続する接続孔と第2の導電層及び第3の導電層接続する接続孔が、同一であることを特徴とする半導体装置について図2を用いて説明する。ここでも実施の形態1と同様に、第1の導電層としては、第1のトランジスタの半導体領域のソース領域又はドレイン領域の一方を用い、第2の導電層としては、第2のトランジスタのゲート電極を用い、第3の導電層としては、ソース領域又はドレイン領域の一方と、ゲート電極を接続する配線を用いて説明する。また、第1のトランジスタ及び第2のトランジスタとして、それぞれ薄膜トランジスタを用いて示す。図2Aは、第1のトランジスタの上面図であり、図2B及び図2Cはそれぞれ図2AのA-B、C-Dの断面図である。なお、図2Aにおいて、図2B、及びCに示される基板101、絶縁層131、133、及びゲート絶縁層132は省略する。図2Bに示すように、基板101上に絶縁層131が形成され、絶縁層131上に第1のトランジスタとして薄膜トランジスタ110が形成される。薄膜トランジスタ110は、絶縁層131上に形成される半導体領域103、ゲート電極105、配線134、135、半導体領域103とゲート電極とを絶縁するゲート絶縁層132、ゲート電極105及び配線134、135を絶縁する絶縁層133を有する。また、ゲート絶縁層132上にゲート電極105と同時に形成される第2のトランジスタの第2の導電層であるゲート電極106が形成される。絶縁層131、ゲート絶縁層132、配線134、135、絶縁層133はそれぞれ、実施の形態1の絶縁層102、ゲート絶縁層104、配線108、109、絶縁層107を適宜用いることが可能である。なお、接続孔136において、半導体領域103と第2の導電層であるゲート電極106に覆われていない絶縁層131は、接続孔111、136を形成する際にオーバーエッチングされる場合がある。ここでは、当該オーバーエッチングにより、一部膜厚が薄くなっている絶縁層131を示す。また、同様に、第2の導電層であるゲート電極106に覆われていないゲート絶縁層132は、接続孔111、136を形成する際にエッチングされる。本実施の形態では、第1の導電層である半導体領域のソース領域又はドレイン領域及び配線135が、絶縁層133及びゲート絶縁層132に形成された接続孔136において接続されている。また、同様の接続孔136において、配線135と第2の導電層であるゲート電極106とが接続されている。更には、配線135の端部の一部が接続孔136内に配置されている。このため、配線135と第2の導電層であるゲート電極106とが接する領域において、配線135の端部が絶縁層133上に形成されない。この結果、配線の凹凸を低減することが可能である。特に、膜厚の厚い導電層ここでは、配線135及び第2の導電層であるゲート電極106が接する領域において、導電層の端部が絶縁層上に形成されないため、配線の凹凸を低減することが可能である。また、第2の導電層であるゲート電極106において、第3の導電層である配線135と接する端部も接続孔136内に配置されている。即ち、接続孔136において、第3の導電層である配線135が第2の導電層であるゲート電極106と接する第1の領域121bと、第3の導電層である配線135が第2の導電層であるゲート電極106と接しない第2の領域121a、121dを有する。なお領域121dでは、第3の導電層である配線135は第1の導電層である半導体領域103と接する領域である。さらには、接続孔において、上記第1の領域及び第2の領域に加えて、第2の導電層であるゲート電極106が第3の導電層である配線135と接しない第3の領域121cを有する。また、図2Cに示すように、配線135の端部は、絶縁層133上に形成されず、第2の導電層であるゲート電極106上に形成されている。また、接続孔136の内側において、配線135と第2の導電層であるゲート電極106の端部が位置する。なお、第2の導電層であるゲート電極106及び第3の導電層である配線135が接続する接続孔136の形状において、実施の形態1の図8Cに示す構造と同様に、絶縁層107の端部が第2の導電層であるゲート電極106上に位置してもよい。即ち、第2の導電層であるゲート電極106及び第3の導電層である配線135が接する付近において、第2の導電層であるゲート電極106の端部が絶縁層133に覆われて露出せず、第3の導電層である配線135の端部のみが露出してもよい。本実施の形態により、第1の導電層及び第3の導電層の接触面積を増大させると共に、第2の導電層と第3の導電層との接触面積を増大させることが可能である。このため、接触抵抗を低下させることが可能であり、高速動作が可能な半導体装置を作製することが可能である。また、1の導電層及び第2の導電層に接続する第3の導電層を有する半導体装置において、第2の導電層及び第3の導電層が接続孔で接続し、第3の導電層の端部が接続孔内に位置する構造により、第3の導電層の凹凸を低減することが可能である。このため、第3の導電層上に形成される絶縁層の凹凸も低減することが可能であり、塗布法により平坦性の高い絶縁層を形成する場合、材料を削減することが可能である。よって、コストを削減することが可能であると共に生産性を高めることが可能である。実施の形態3本実施の形態では、実施の形態2において第2の導電層の一部が第1の導電層の一部を重畳することを特徴とする半導体装置について図3を用いて説明する。本実施の形態では、実施の形態1と同様に、第1の導電層としては、第1のトランジスタの半導体領域のソース領域又はドレイン領域の一方を用い、第2の導電層としては、第2のトランジスタのゲート電極を用い、第3の導電層としては、ソース領域又はドレイン領域の一方と、ゲート電極を接続する配線を用いて説明する。また、第1のトランジスタ及び第2のトランジスタとして、それぞれ薄膜トランジスタを用いて示す。図3Aは、第1のトランジスタの上面図であり、図3B及び図3Cはそれぞれ図3AのA-B、C-Dの断面図である。なお、図3Aにおいて、図3B、及びCに示される基板101、絶縁層102、143、及びゲート絶縁層104は省略する。図3Bに示すように、基板101上に絶縁層102が形成され、絶縁層102上に第1のトランジスタとして薄膜トランジスタ110が形成される。薄膜トランジスタ110は、絶縁層102上に形成される半導体領域103、ゲート電極105、配線144、145、半導体領域103とゲート電極105を絶縁するゲート絶縁層104、ゲート電極105及び配線144、145を絶縁する絶縁層143を有する。また、ゲート絶縁層104上に、ゲート電極105と同時に形成される第2のトランジスタのゲート電極142が形成される。ここで、第2のトランジスタのゲート電極142の一部は、第1のトランジスタの半導体領域103の一部を重畳している。このため、半導体領域103において、ゲート電極142と重畳する領域は、ゲート電極105に覆われる半導体領域チャネル領域100と同様に、不純物が添加されない領域147を有する。なお、本実施の形態において、ゲート電極142、配線144、145、絶縁層143はそれぞれ、実施の形態1の第2の導電層であるゲート電極106、配線108、109、絶縁層107を適宜用いることが可能である。本実施の形態では、第1の導電層である半導体領域103のソース領域又はドレイン領域と、配線145が、絶縁層143及びゲート絶縁層104に形成された接続孔146において接続されると共に、第2の薄膜トランジスタのゲート電極142とも接続されている。更には、配線145とゲート電極142とが接する領域において、配線145の端部の一部が接続孔146内に配置されている。このため、配線145とゲート電極142とが接する領域において、配線145の端部が絶縁層143上に形成されない。この結果、配線の凹凸を低減することが可能である。特に、膜厚の厚い導電層ここでは、ゲート電極142及び配線145が接する領域において、配線145の端部が絶縁層上に形成されないため、配線の凹凸を低減することが可能である。また、第2の導電層であるゲート電極142において、第3の導電層である配線145と接する端部も接続孔146内に配置されている。即ち、接続孔146において、第3の導電層である配線145が第2の導電層であるゲート電極142と接する第1の領域122bと、第3の導電層である配線145が第2の導電層であるゲート電極142と接しない第2の領域122aを有する。なお領域122aにおいて、第3の導電層である配線145は第1の導電層である半導体領域103と接する領域を有する。さらには、接続孔146において、上記第1の領域及び第2の領域に加えて、第2の導電層であるゲート電極142が第3の導電層である配線145と接しない第3の領域122cを有する。また、図3Cに示すように、配線145の端部は、絶縁層143上に形成されず、ゲート電極142上に形成されている。また、接続孔146の内側において、配線145とゲート電極142の端部が位置する。なお、第2の導電層であるゲート電極142及び第3の導電層である配線145が接続する接続孔146の形状において、実施の形態1の図8Cに示す構造と同様に、絶縁層143の端部が第2の導電層であるゲート電極142上に位置してもよい。即ち、第2の導電層であるゲート電極142及び第3の導電層である配線145が接する付近において、第2の導電層であるゲート電極142の端部が絶縁層143に覆われて露出せず、第3の導電層である配線145の端部のみが露出してもよい。本実施の形態により、第2のトランジスタのゲート電極142が、第1のトランジスタの半導体領域103の一部を重畳しているため、単位面積当たりに、より多くのトランジスタを形成することが可能である。この結果、高集積化された半導体装置を作製することが可能である。また、1の導電層及び第2の導電層に接続する第3の導電層を有する半導体装置において、第2の導電層及び第3の導電層が接続孔で接続し、第3の導電層の端部が接続孔内に位置する構造により、第3の導電層の凹凸を低減することが可能である。このため、第3の導電層上に形成される絶縁層の凹凸も低減することが可能であり、塗布法により平坦性の高い絶縁層を形成する場合、材料を削減することが可能である。よって、コストを削減することが可能であると共に生産性を高めることが可能である。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3において第2の導電層が膜厚の薄い領域と膜厚の厚い領域とを有し、膜厚の薄い領域において、第2の導電層及び第3の導電層が接続することを特徴とする半導体装置について図4を用いて説明する。本実施の形態では、実施の形態1を用いて説明するが、実施の形態2及び実施の形態3に適宜適用することが可能である。本実施の形態においては、実施の形態1と同様に、第1の導電層としては、第1のトランジスタの半導体領域のソース領域又はドレイン領域の一方を用い、第2の導電層としては、第2のトランジスタのゲート電極を用い、第3の導電層としては、ソース領域又はドレイン領域の一方と、ゲート電極を接続する配線を用いて説明する。また、第1のトランジスタ及び第2のトランジスタとして、それぞれ薄膜トランジスタを用いて示す。図4Aは、第1のトランジスタの上面図であり、図4B及び図4Cはそれぞれ図4AのA-B、C-Dの断面図である。なお、図4Aにおいて、図4B、及びCに示される基板101、絶縁層151、155、及びゲート絶縁層152は省略する。図4Bに示すように、基板101上に絶縁層151が形成され、絶縁層151上に第1のトランジスタとして薄膜トランジスタ110が形成される。薄膜トランジスタ110は、絶縁層151上に形成される半導体領域103、ゲート電極153、配線156、157、半導体領域103とゲート電極を絶縁するゲート絶縁層152、ゲート電極153及び配線156、157を絶縁する絶縁層155を有する。また、ゲート絶縁層152上にゲート電極153と同時に形成される第2のトランジスタのゲート電極154が形成される。ゲート電極153、154はそれぞれ、膜厚の薄い領域153a、154a、及び膜厚の厚い領域153b、154bを有する。本実施の形態においては、絶縁層151、ゲート絶縁層152、配線156、157、絶縁層155はそれぞれ、実施の形態1の絶縁層102、ゲート絶縁層104、配線108、109、絶縁層107を適宜用いることが可能である。また、半導体領域103において、ゲート電極153の膜厚の薄い領域153aと重畳する領域は、低濃度不純物領域150a、150bが形成される。なお、接続孔159において、半導体領域103やゲート電極154に覆われていない絶縁層151は、接続孔111、158、159を形成する際にオーバーエッチングされる場合がある。ここでは、当該オーバーエッチングにより、一部膜厚が薄くなっている絶縁層151を示す。また、同様に、ゲート電極154に覆われていないゲート絶縁層152は、接続孔111、158、159を形成する際にエッチングされる。本実施の形態では、第1の導電層である半導体領域のソース領域又はドレイン領域と、配線157が、絶縁層155及びゲート絶縁層152に形成された接続孔158において接続されている。また、配線157とゲート電極154の膜厚の薄い領域154aとが、絶縁層155及びゲート絶縁層152に形成された接続孔159において接続されている。更には、配線157の端部の一部が接続孔159内に配置されている。また、第2の導電層であるゲート電極154において、第3の導電層である配線157と接する端部も接続孔159内に配置されている。本実施の形態においては、第2のトランジスタのゲート電極の膜厚の薄い領域154aにおいて、配線157と接続されている。このため、実施の形態1乃至実施の形態3と比較して、絶縁層155の表面よりも高く突出する配線の割合を低減することが可能である。また、図4Cに示すように、配線157の端部は、絶縁層155上に形成されず、ゲート電極154の膜厚の薄い領域154a上に形成されている。また、接続孔159の内側において、配線157とゲート電極154の膜厚の薄い領域154aの端部が位置する。なお、第2の導電層であるゲート電極154及び第3の導電層である配線157が接続する接続孔159の形状において、実施の形態1の図8Cに示す構造と同様に、絶縁層155の端部が第2の導電層であるゲート電極154上に位置してもよい。即ち、第2の導電層であるゲート電極154及び第3の導電層である配線157が接する付近において、第2の導電層であるゲート電極154の端部が絶縁層155に覆われて露出せず、第3の導電層である配線157の端部のみが露出してもよい。ここで、図9を用いて膜厚の薄い領域153a、154a、及び膜厚の厚い領域153b、154bを有するゲート電極153、154の形成方法について説明する。図9Aに示すように、ゲート絶縁層152上に導電層204を形成し、導電層204上にレジスト205を塗布する。次いで、回折格子パターン或いは半透膜からなる光透過率低減する補助パターンを設置したフォトマスクまたはレチクルを用いて、レジストの一部を露光し、現像して導電層204をエッチング加工するためのマスクパターンを形成する。ここでは、導電層204として単層で形成される導電層を示したが、これに限られず、複数の導電層を積層させた構造としてもよい。例えば、ゲート絶縁層152上に、タングステンW、モリブデンMo、チタンTi、タンタルTa、アルミニウムAlなどのいずれかの金属窒化物で形成される第1の導電層を形成し、その上に上記金属のいずれかで形成される第2の導電層を積層させた構造としても良い。回折格子パターンとは、解像度限界以下の間隔を有する複数スリットである。当該スリットからレジストへ光を照射することで、感光及び非感光の途中の状態を与えるレベルグレーレベルの光をレジストへ照射することができる。半透膜からなる光透過率を低減する補助パターンとは、露光光を遮断する領域と、感光及び非感光の途中の状態を与えるレベルグレーレベルの露光を行うことのできる領域とを有する補助パターンである。ここでは、珪化モリブデンMoSixで形成される半透膜202a及びクロムCrで形成される遮光膜202bを有する補助パターン202、並びに珪化モリブデンMoSixで形成される半透膜203a及びクロムCrで形成される遮光膜203bを有する補助パターン203が設置されたフォトマスク200を用いてレジスト205の一部を露光し、現像する。この結果、図9Bに示すように、マスクパターンの断面形状において、中央部においての膜厚が厚い領域212b、213bと、端部において膜厚の薄い領域212a、213aを有するマスクパターン212、213を形成する。膜厚の異なるマスクパターン212、213を用いて導電層204をエッチングすると、マスクパターン212、213の形状が、形成される導電層の形状に反映する。このような作用を有効に利用すると、1回のフォトリソグラフィー工程1回の露光で、膜厚の異なる領域を有する導電層を形成することができる。図9Cにおいて、マスクパターン212で覆われた導電層をエッチングすることで、膜厚の厚い領域153b、154b、及び膜厚の薄い領域153a、154aを有するゲート電極153、154を形成することができる。また、上記のような回折格子又は補助パターンを有するフォトマスク又はレチクルを用いずとも、特開2002-252352号公報で示される方法により、膜厚の厚い導電層及び膜厚の薄い導電層が積層された導電層を形成することが可能である。具体的には、エッチング速度異なる導電層を2層積層し、これらの導電層をテーパー状になるようなエッチング及び異方性エッチングして、膜厚の薄い導電層及び膜厚の厚い導電層を形成してもよい。実施の形態5本実施の形態では、トランジスタの配線に接続する画素電極において、配線の膜厚に由来する画素電極の被覆率の低減に伴う切断を回避することが可能な構造を、図5を用いて説明する。本実施の形態では、実施の形態1を用いて説明するが、適宜実施の形態2乃至実施の形態4を適用することが可能である。ここでは、第1の導電層としては、薄膜トランジスタの半導体領域のソース領域又はドレイン領域の一方を用い、第2の導電層としては、画素電極と配線とを接続する接続用導電層を用い、第3の導電層としては、半導体領域のソース領域又はドレイン領域の一方と、接続用導電層を接続する配線を用いて説明する。また、トランジスタとして、薄膜トランジスタを用いて示す。図5Aは、トランジスタの上面図であり、図5Bは図5AのA-Bの断面図である。なお、図5Aにおいて、図5B、及びCに示される基板101、絶縁層160、163、及びゲート絶縁層104は省略する。図5Bに示すように、基板101上に絶縁層160が形成され、絶縁層160上にトランジスタとして薄膜トランジスタ110が形成される。薄膜トランジスタ110は、絶縁層160上に形成される半導体領域103、ゲート電極105、配線108、109、半導体領域103及びゲート電極を絶縁するゲート絶縁層104、ゲート電極105及び配線108、109を絶縁する絶縁層163を有する。また、ゲート絶縁層104上にゲート電極105と同時に形成される接続用導電層164が形成される。なお、本実施の形態において、絶縁層163は、実施の形態1の絶縁層107を適宜用いることが可能である。本実施の形態では、第1の導電層である半導体領域103のソース領域又はドレイン領域及び配線109が、絶縁層163及びゲート絶縁層104に形成された接続孔112において接続さている。また、配線109と接続用導電層164とが、絶縁層163及びゲート絶縁層104に形成された接続孔113において接続されている。なお、配線109の端部の一部が接続孔113内に配置されている。更には、接続用導電層164と画素電極161とが、絶縁層163に形成される接続孔162において接続される。また、第2の導電層である接続用導電層164において、第3の導電層である配線109と接する端部も接続孔113内に配置されている。また、図17に示すように、絶縁層163及びゲート絶縁層104に形成された接続孔181の内側に接続用導電層182が配置され、当該接続孔181において配線109及び接続用導電層182が接続すると共に、画素電極183及び接続用導電層182が接続する。なお、図17においては、接続用導電層182は、配線109及び画素電極183に接する端部のみが接続孔181の内側に配置されていれば良く、接続用導電層182において配線109及び画素電極183に接しない領域においては、接続孔181の外側に接続用導電層182が配置されていても良い。即ち、配線109及び画素電極183に接しない接続用導電層182の端部は、接続孔181の外側に配置されていても良い。また、第2の導電層である接続用導電層182において、第3の導電層である配線109と接する端部も接続孔181内に配置されている。更には、画素電極183が接続用導電層182と接する端部も接続孔181内部に配置されている。更には、図18に示すように、絶縁層163及びゲート絶縁層104に形成された接続孔191の内側において配線109及び接続用導電層164が接続すると共に、画素電極192及び接続用導電層164が接続される。図18においては、接続孔191の一部が接続用導電層164上に形成されており、当該領域において接続用導電層164及び画素電極192が接続する。また、第2の導電層である接続用導電層164において、第3の導電層である配線109と接する端部も接続孔191内に配置されている。更には、画素電極192が接続用導電層164と接する端部も接続孔191内部に配置されている。また、図18においては、接続用導電層164は、接続孔191の外側においても、画素電極192と重畳している。本実施の形態においては、配線109の端部に画素電極が乗り上げない構造で、薄膜トランジスタと画素電極とが接続されている。このため、画素電極の段切れを防止することが可能である。また、特に、膜厚の厚い導電層ここでは、配線109及び接続用導電層164が接続する領域において、配線109の端部が絶縁層163上に形成されないため、配線の凹凸を低減することが可能である。本実施例では、EL表示パネルについて図6、7用いて説明する。図7Aは、EL表示パネルの一画素の上面図であり、図6は図7AのA-Bにおける断面図である。また、図7Bは図7Aの駆動用のTFTと第1の画素電極とが接続する領域の拡大図である。また、図7Cは図7Aのスイッチング用のTFTの配線と、駆動用のTFTのゲート電極とが接続する領域の拡大図である。図6Aは、EL表示パネルにおいて、スイッチング用のTFT602、駆動用のTFT603、発光素子624で構成される画素が基板600上に形成される。ここでは、基板600上に絶縁層601が形成され、絶縁層601上にスイッチング用のTFT602、駆動用のTFT603が形成される領域を示す。ここでは、基板600としてガラス基板を用い、絶縁層601としてCVD法により膜厚140nmの窒化酸化珪素膜、膜厚100nmの酸化窒化珪素膜を順に積層して形成する。スイッチング用のTFT602は、半導体領域602a、ゲート絶縁層604、ゲート電極605、絶縁層608、半導体領域のソース領域、ドレイン領域に接続する配線611、612で構成される。配線611、612は、絶縁層608に形成される接続孔631、632において、半導体領域602aのソース領域、ドレイン領域と接続する。駆動用のTFT603は、半導体領域603a、ゲート絶縁層604、ゲート電極606、絶縁層608、半導体領域のソース領域、ドレイン領域に接続する配線613、614で構成される。配線613、614は、絶縁層608に形成される接続孔633、634において、半導体領域603aのソース領域、ドレイン領域と接続する。スイッチング用のTFT602の配線612は、絶縁層608に形成される接続孔632において、駆動用のTFT603のゲート電極606と接続する。このとき、配線612の端部の一部は接続孔632の内側に位置する。駆動用のTFT603の配線614は、ゲート電極605、606と同時に形成される接続用導電層607と接続孔634において接続する。また、接続孔634において、接続用導電層607と第1の画素電極615とが接続する。ここでは、配線614と第1の画素電極615とが重複しないことが好ましい。この構造により、第1の画素電極615の段切れを防止することが可能であり、画素の不良を防止することが可能である。ここでは、スイッチング用のTFT602として、nチャネル型TFTを形成する。また、駆動用のTFT603としてpチャネル型のTFTを形成する。半導体領域602a、603aは、膜厚50nmの結晶性珪素膜を所望の形状にエッチングして形成する。スイッチング用のTFT602の半導体領域602aのソース領域、ドレイン領域には、リンがドーピングされている。また、駆動用のTFT603の半導体領域603aのソース領域、ドレイン領域には、ボロンがドーピングされている。スイッチング用のTFT602の半導体領域602aは、ゲート電極605に覆われない領域において、リンが添加された低濃度不純物領域625a~625dを有する。また、半導体領域602aにおいて、ゲート電極605に覆われる領域627a、627b、及びゲート電極606に覆われる627cには、リンは添加されていない。駆動用のTFT603の半導体領域603aは、ゲート電極606に覆われる領域において、ボロンが添加された低濃度不純物領域628a~628cを有する。また、半導体領域603aにおいて、ゲート電極606及び接続用導電層607に覆われる領域627d~627fには、リンは添加されていない。ゲート絶縁層604としては、オルトケイ酸テトラエチルTetraethylOrthoSilicate:TEOSとO2とを原料に用いたCVD法により膜厚110nmの酸化珪素層を形成する。ゲート電極605、606、接続用導電層607は、スパッタリング法を用いて膜厚30nmの窒化タンタル層と、膜厚370nmのタングステン層で形成する。配線611~614は、スパッタリング法を用いて膜厚100nmのチタン層、膜厚700nmのアルミニウム層、膜厚100nmのチタン層を順に積層して形成する。また、絶縁層608、配線611~614、及び画素電極615の一部を覆う絶縁層621が形成される。絶縁層621は各画素を隔てる隔壁として機能する。ここでは、絶縁層608としては、CVD法により、膜厚50nmの酸化窒化珪素層、膜厚140nmの窒化酸化珪素層、膜厚670nmの酸化窒化珪素層を形成する。第1の画素電極615は、スパッタリング法により膜厚125nmの酸化珪素を含むITOで形成する。絶縁層621は、スピンコート法により組成物を塗布し焼成して、膜厚1.2μmの感光性ポリイミドで形成し、その後露光及び現像して、第1の画素電極615の一部を露出して絶縁層621を形成する。なお、第1の画素電極615として、酸化タングステンを含むインジウム酸化物IWO、酸化タングステンを含むインジウム亜鉛酸化物IWZO、酸化チタンを含むインジウム酸化物ITiO、酸化チタンを含むインジウム錫酸化物ITTiO、インジウム錫酸化物ITO、インジウム亜鉛酸化物IZOなどを用いることができる。また、絶縁層621として、組成物を塗布し焼成して、シロキサン又はアクリルで形成してもよい。図6Bに示すように、図6Aの塗布法で形成された絶縁層621の代わりに、CVD法やPVD法等により形成された絶縁層641を形成してもよい。本実施例の配線の構造により、配線と絶縁層608との表面の凹凸差を緩和することが可能であるため、隔壁として機能する絶縁層641をCVD法やPVD法により形成しても、凹凸が低減される。さらには、図19に示すように、第1の画素電極683が、接続用導電層681及び配線682の両方と接していてもよい。即ち、第1の画素電極683は、接続孔684において露出する接続用導電層681の一部、及び配線682の一部に接するように形成される。なお、図19Bは、図19Aの駆動用のTFT603及び第1の画素電極683の接続領域の拡大図であり、図19Cは図19BB-Cの断面図である。また、第1の画素電極683が、配線682のみと接してしてもよい。なお、図19Cにおいて、絶縁層621は、図6Aと同様に塗布法を用いて形成した図を示したが、絶縁層621の代わりに図6Bと同様にCVD法やPVD法等により形成された絶縁層641を形成してもよい。さらには、図20に示すように、絶縁層608及び配線611~614と、絶縁層621との間に絶縁層691を設けてもよい。絶縁層691により、配線611~614が露出することを防止することが可能であり、外部からの汚染物質がTFT602、603に侵入するのを防ぐことができる。また、同様に、絶縁層608と第1の画素電極692との間に、絶縁層691を設けてもよい。絶縁層691を設けることにより、絶縁層608の凹凸を緩和することが可能であり、第1の画素電極692の凹凸を低減することが可能である。この結果、第1の画素電極692及び第2の画素電極623がショートすることを防止することが可能であり、画素の表示欠陥を低減することが可能である。ここでは、第1の画素電極692、発光層622、及び第2の画素電極623により発光素子693を構成することができる。絶縁層691としては、配線611~614を形成した後、CVD法またはスパッタリング法により、配線611~614及び絶縁層608上に厚さ50nm~300nm、好ましくは100~150nmの酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などで形成される絶縁層を形成する。なお、絶縁層は、単層又は2以上の複数層で形成すればよい。この後、当該絶縁層の一部をエッチングして、接続用導電層607の一部を露出させる。さらに、当該露出部において、接続用導電層607を介して配線614と電気的に接続する第1の画素電極692を形成する。図20においては、図6Aに示されるように、絶縁層621は、塗布法を用いて形成した図を示したが、絶縁層621の代わりに図6Bと同様にCVD法やPVD法等により形成された絶縁層641を用いて形成してもよい。第1の画素電極692上に発光層622、第2の画素電極623が形成される。また、第1の画素電極692、発光層622、及び第2の画素電極623で発光素子693が形成される。なお、図7に示すように、ゲート電極605、接続用導電層607、配線611、612、第1の画素電極615それぞれの上面形状は、角部において90度より大きな角度を有する、好ましくは角部が円弧状であることが望ましい。このような形状をとることで、ドライエッチングの際に、角部においてプラズマが集中的に放電する異常放電ことを回避することが可能であり、この結果異常放電による微粉の発生を抑えることが可能である。また、例え微粉が発生しても、洗浄のときに微粉が角部に集まりにくくなり、洗浄効果が高まり、微粉が原因による歩留まり低下を抑制することが可能である。ここでは、赤色を表示する発光素子として、第1の画素電極として膜厚125nmの酸化珪素を含むITO層を形成する。また、発光層として、DNTPDを50nm、NPBを10nm、ビス[2,3-ビス4-フルオロフェニルキノキサリナト]イリジウムアセチルアセトナート略称:IrFdpq2acacが添加されたNPBを30nm、Alq3を30nm、及びLiFを1nm積層して形成する。第2の画素電極として、膜厚200nmのAl層を形成する。また、緑色を表示する発光素子として、第1の画素電極として膜厚125nmの酸化珪素を含むITO層を形成する。また、発光層として、DNTPDを50nm、NPBを10nm、クマリン545TC545Tが添加されたAlq3を40nm、Alq3を30nm、及びLiFを1nm積層して形成する。第2の画素電極として、膜厚200nmのAl層を形成する。また、青色を表示する発光素子として、第1の画素電極として膜厚125nmの酸化珪素を含むITO層を形成する。また、発光層として、DNTPDを50nm、NPBを10nm、2,5,8,11-テトラtert-ブチルペリレン略称:TBPが添加された、9-[4-N-カルバゾリル]フェニル-10-フェニルアントラセン略称:CzPAを30nm、Alq3を30nm、及びLiFを1nm積層して形成する。第2の画素電極として、膜厚200nmのAl層を形成する。ここで本実施例において、フルカラー表示する場合の画素における等価回路図を図10に示す。図10において、破線で囲まれるTFT638が図6のスイッチング用のTFT602に対応しており、破線で囲まれるTFT639が駆動用のTFT603に対応している。赤色を表示する画素は、駆動用のTFT639のドレイン領域に赤色を発光するOLED703Rが接続され、ソース領域にはアノード側電源線R706Rが設けられている。また、OLED703Rには、カソード側電源線700が設けられている。また、スイッチング用のTFT638はゲート配線705に接続され、駆動用のTFT639のゲート電極は、スイッチング用のTFT638のドレイン領域に接続される。なお、スイッチング用のTFT638のドレイン領域は、アノード側電源線R706Rに接続された容量素子707と接続している。また、緑色を表示する画素は、駆動用のTFTのドレイン領域に緑色を発光するOLED703Gが接続され、ソース領域にはアノード側電源線G706Gが設けられている。また、スイッチング用のTFT638はゲート配線705に接続され、駆動用のTFT639のゲート電極は、スイッチング用のTFT638のドレイン領域に接続される。なお、スイッチング用のTFT638のドレイン領域は、アノード側電源線G706Gに接続された容量素子707と接続している。また、青色を表示する画素は、駆動用のTFTのドレイン領域に青色を発光するOLED703Bが接続され、ソース領域にはアノード側電源線B706Bが設けられている。また、スイッチング用のTFT638はゲート配線705に接続され、駆動用のTFT639のゲート電極は、スイッチング用のTFT638のドレイン領域に接続される。なお、スイッチング用のTFT638のドレイン領域は、アノード側電源線B706Bに接続された容量素子707と接続している。それぞれ色の異なる画素にはEL材料に応じて異なる電圧をそれぞれ印加する。なお、ここでは、ソース配線704とアノード側電源線706R、706G、706Bとを平行に形成しているが、これに限られず、ゲート配線705とアノード側電源線706R、706G、706Bとを平行に形成してもよい。更には、駆動用のTFT639をマルチゲート電極構造としてもよい。また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧CVのものと、定電流CCのものとがある。ビデオ信号が定電圧のものCVには、発光素子に印加される信号の電圧が一定のものCVCVと、発光素子に印加される信号の電流が一定のものCVCCとがある。また、ビデオ信号が定電流のものCCには、発光素子に印加される信号の電圧が一定のものCCCVと、発光素子に印加される信号の電流が一定のものCCCCとがある。また、発光装置において、静電破壊防止のための保護回路保護ダイオードなどを設けてもよい。また、本実施例は実施の形態1、実施の形態2、実施の形態3、実施の形態4、または実施の形態5と自由に組み合わせることができる。次に、図6、7、10で示す画素を、画素部に有するEL表示パネルについて、図11を用いて説明する。図11は、EL表示パネルの断面図を示す。EL表示パネルは、第1の基板600に形成される絶縁層608と第2の基板640とがシール材650で封止されている。シール材650としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。シール材はできるだけ水分や酸素を透過しない材料であることが望ましい。シール材650、第1の基板600、第2の基板640の内側において、駆動回路部644、画素部645を有する。また、シール材650の外側に端子部643を有する。端子部643においては、各TFTのゲート配線、ソース配線に接続される接続端子図11においては、ソース配線に接続される接続端子654を示す。が形成されている。また、接続端子は、異方性導電膜656を介して入力端子となるFPCフレキシブルプリント配線655に接続されており、異方性導電膜656を介してビデオ信号やクロック信号を受け取る。駆動回路部644においては、ソースドライバやゲートドライバ等の画素を駆動する回路が形成される。ここでは、画素部のスイッチング用のTFT602と同様に形成されるnチャネル型のTFT651、画素部の駆動用のTFT603と同様に形成されるpチャネル型のTFT652が配置されている。なお、nチャネル型のTFT651及びpチャネル型のTFT652によりCMOS回路が形成されている。画素部645においてスイッチング用のTFT602、駆動用のTFT603、発光素子624で構成させる画素図7Aの領域610がマトリクス状に配置されている。画素部の発光素子624及び絶縁層621上に、保護層が形成されてもよい。保護層は、発光素子624や絶縁層621に水分や酸素等が侵入することを防ぐためのものである。保護層は、プラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボンDLC、窒素含有炭素CN、その他の絶縁性材料を用いて形成することが好ましい。本実施例においては、同一基板上にソースドライバ、ゲートドライバ、及び画素部のTFTが形成されている。このため、発光表示パネルを薄くすることができる。なお、第2の基板640と、保護層653との間の領域642に、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。このため、発光素子や絶縁層621に水分や酸素が侵入することを低減することができる。また、第2の基板640に着色層を設けることができる。この場合、各画素に白色発光が可能な発光素子を設け、RGBを示す着色層を別途設けることでフルカラー表示することができる。また、各画素に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。このようなEL表示モジュールは、各RBGの色純度が高く、高精細な表示が可能となる。さらには、各画素において、赤色、緑色、青色の発光を示す発光素子を形成し、且つ着色層を用いることもできる。また、発光素子624が発光する光が第1の基板600側へ射出される場合、第1の基板600の表面に、偏光板及び位相差板を設けても良い。また、発光素子624が発光する光が第2の基板640側へ射出される場合、第2の基板640の表面に、偏光板及び位相差板を設けても良い。さらには、発光素子624が発光する光が第1の基板600及び第2の基板側へ射出される場合、第1の基板600及び第2の基板640の表面に、偏光板及び位相差板を設けても良い。また、第1の基板600又は第2の基板640の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示パネルを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。更には、発光表示パネルに電源回路、コントローラ等の外部回路を接続して、発光表示モジュールを形成することが可能である。本実施例では、液晶表示パネルについて図12を用いて説明する。液晶表示パネルは、第1の基板600、第2の基板664、及び液晶層674がシール材650で封止されている。シール材650には基板間隔を保持する保持材、代表的にはフィラーを含有していることが好ましい。シール材650、第1の基板600、第2の基板664の内側において、駆動回路部662、画素部663を有する。また、シール材650の外側に端子部661を有する。第2の基板664には、カラーフィルタやブラックマトリックスとして機能する着色層665、第2の画素電極666、配向膜として機能する絶縁層667が形成されている。また、図示しないが、第1の基板600、第2の基板664の一方又は両方に偏光板が設けられている。端子部661においては、実施例1で示す端子部643と同様に、各TFTのゲート配線、ソース配線に接続される接続端子図12においては、ゲート配線に接続される接続端子654を示す。が形成されている。また、接続端子は、異方性導電膜656を介して入力端子となるFPCフレキシブルプリント配線に接続されており、異方性導電膜656を介してビデオ信号やクロック信号を受け取る。駆動回路部662においては、実施例1で示す駆動回路部644と同様に、ソースドライバやゲートドライバ等の画素を駆動する回路が形成される。ここでは、nチャネル型のTFT651、pチャネル型のTFT652が配置されている。なお、nチャネル型のTFT651及びpチャネル型のTFT652によりCMOS回路が形成されている。画素部663には、複数の画素が形成されており、各画素には液晶素子668が形成されている。液晶素子668は、第1の画素電極672、第2の画素電極666及びその間に充填されている液晶層674が重なっている部分である。液晶素子668が有する第1の画素電極672は、接続用導電層671を介してTFT602と電気的に接続されている。液晶素子668の第2の画素電極666は、第2の基板664側に形成される。また、第1の画素電極672と液晶層674の間に、配向膜として機能する絶縁層673が形成され、第2の画素電極666と液晶層674の間に配向膜として機能する絶縁層667が形成される。第1の基板600及び第2の基板664の間隔は、表示ムラを低減するため、一定の間隔で保たれることが好ましい。よって、間隔保持材であるスペーサ675が第1の基板600及び第2の基板664の間に散布されている。なお、ここでは、スペーサ675は、球状スペーサを示したが、これに限られず、柱状のスペーサを用いることもできる。本実施例では、上記実施例に示した表示パネルへの駆動回路の実装について、図13を用いて説明する。図13Aに示すように、画素部1401の周辺にソースドライバ1402、及びゲートドライバ1403a、1403bを実装する。図13Aでは、ソースドライバ1402、及びゲートドライバ1403a、1403b等として、異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、COG方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板1400上にICチップ1405を実装する。ここでは、COG方式を用いる。そして、FPCフレキシブルプリントサーキット1406を介して、ICチップと外部回路とを接続する。なお、ソースドライバ1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。また、図13Bに示すように、SASや結晶性半導体でTFTを形成する場合、画素部1401とゲートドライバ1403a、1403b等を基板上に一体形成し、ソースドライバ1402等を別途ICチップとして実装する場合がある。図13Bにおいて、ソースドライバ1402として、COG方式により、基板1400上にICチップ1405を実装する。そして、FPC1406を介して、ICチップと外部回路とを接続する。なお、ソースドライバ1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。さらに、図13Cに示すように、COG方式に代えて、TAB方式によりソースドライバ1402等を実装する場合がある。そして、FPC1406を介して、ICチップと外部回路とを接続する。図13Cにおいて、ソースドライバをTAB方式により実装しているが、ゲートドライバをTAB方式により実装してもよい。ICチップをTAB方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。ICチップは、シリコンウェハを用いて形成するが、ICチップの代わりにガラス基板上に回路を形成したIC以下、ドライバICと表記するを設けてもよい。ICチップは、円形のシリコンウェハからICチップを取り出すため、母体基板形状に制約がある。一方ドライバICは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバICの形状寸法は自由に設定することができる。例えば、ドライバICの長辺の長さを15~80mmとして形成すると、ICチップを実装する場合と比較し、必要なドライバICの数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。ドライバICは、基板上に形成された結晶質半導体を用いて形成することができ、結晶質半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバICに好適である。次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体2700、2706、パネル2701、ハウジング2702、プリント配線基板2703、操作ボタン2704、バッテリ2705を有する図14参照。パネル2701はハウジング2702に脱着自在に組み込まれ、ハウジング2702はプリント配線基板2703に嵌着される。ハウジング2702はパネル2701が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板2703には、パッケージングされた複数の半導体装置が実装されており、このうちの1つとして、本発明の半導体装置を用いることができる。プリント配線基板2703に実装される複数の半導体装置は、コントローラ、中央処理ユニットCPU、CentralProcessingUnit、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。パネル2701は、接続フィルム2708を介して、プリント配線基板2703が接続される。上記のパネル2701、ハウジング2702、プリント配線基板2703は、操作ボタン2704やバッテリ2705と共に、筐体2700、2706の内部に収納される。パネル2701が含む画素領域2709は、筐体2700に設けられた開口窓から視認できるように配置されている。上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体2700、2706内部の限られた空間を有効に利用することができる。また、コスト削減が可能であり、信頼性高い半導体装置を有する電子機器を作製することができる。実施の形態や実施例に示される半導体装置を有する電子機器として、テレビジョン装置単にテレビ、又はテレビジョン受信機ともよぶ、デジタルカメラ、デジタルビデオカメラ、携帯電話装置単に携帯電話機、携帯電話ともよぶ、PDA等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図15を参照して説明する。図15Aに示す携帯情報端末は、本体9201、表示部9202等を含んでいる。表示部9202は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、信頼性高い携帯情報端末を安価に提供することができる。図15Bに示すデジタルビデオカメラは、表示部9701、表示部9702等を含んでいる。表示部9701は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、信頼性高いデジタルビデオカメラを安価に提供することができる。図15Cに示す携帯端末は、本体9101、表示部9102等を含んでいる。表示部9102は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、信頼性高い携帯端末を安価に提供することができる。図15Dに示す携帯型のテレビジョン装置は、本体9301、表示部9302等を含んでいる。表示部9302は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、信頼性高い携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの例えば40インチ以上まで、幅広く適用することができる。図15Eに示す携帯型のコンピュータは、本体9401、表示部9402等を含んでいる。表示部9402は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。図15Fに示すテレビジョン装置は、本体9501、表示部9502等を含んでいる。表示部9502は、実施の形態1~5、及び実施例1~4で示すものを適用することができる。本発明の一である表示装置を用いることにより、信頼性高いテレビジョン装置を安価に提供することができる。本実施例では、従来の薄膜トランジスタ及び本発明の薄膜トランジスタにおいて、画素電極及び半導体領域の接続部、並びに、ゲート電極及びドレイン配線の接続部における構造をFIB収束イオンビーム加工観察装置FocusedIonBeamsystemで観察した結果について、図21、22を用いて説明する。図21Aは、本発明の薄膜トランジスタのドレイン電極及び画素電極の上面図を示す。また、図21AのA-Bの断面をFIBで観察した観察像を図22Aに示し、図22Aの模式図を図22Bに示す。また、図21AのC-Dの断面をFIBで観察した観察像を図22Cに示し、図22Cの模式図を図22Dに示す。なお、FIBの観察は斜めtilt角度が60°から行っている。図21A及び図22B、Dに示すように、基板301上に形成される薄膜トランジスタ350は、半導体領域302a、302b、ゲート絶縁層313、ゲート電極351、ソース電極352及びドレイン電極305a~305cで構成される。また、ソース電極352及びドレイン電極305a~305cとゲート電極351とは層間絶縁層306、307で絶縁されている。また、ソース電極352及びドレイン電極305a~305cと接続用導電層304とは層間絶縁層306、307で絶縁されている。また、接続孔353を介して、半導体領域302b及びソース電極352が接続されている。なお、薄膜トランジスタ350は、絶縁層312を介して基板301上に形成されている。また、ゲート電極351と同時に形成された接続用導電層304は、ゲート絶縁層313を介して半導体領域302aと重畳している。又、接続孔309において接続用導電層304とドレイン電極305a~305cが接続している。また、同様に、接続孔309において接続用導電層304と画素電極308が接続している。本発明の薄膜トランジスタ350のドレイン電極305a~305cの端部は、接続孔309の内部に配置されている。また、半導体領域302bは、ドレイン電極305a~305c及び接続用導電層304を介して画素電極308と接続されている。また、ソース電極352、ドレイン電極305a~305c、接続用導電層304、画素電極308、層間絶縁層307上には、塗布法により形成された絶縁層311が形成されている。ここでは、基板301としてガラス基板を用い、絶縁層312としてCVD法により膜厚140nmの窒化酸化珪素膜、膜厚100nmの酸化窒化珪素膜を順に積層して形成する。半導体領域302a、302bとして、膜厚50nmの結晶性珪素層を形成する。ゲート絶縁層313として、オルトケイ酸テトラエチルTetraethylOrthoSilicate:TEOSとO2とを原料に用いたCVD法により膜厚110nmの酸化珪素層を形成する。ゲート電極351、接続用導電層304としては、スパッタリング法を用いて膜厚30nmの窒化タンタル層と、膜厚370nmのタングステン層を形成する。ドレイン電極305a~305cとして、スパッタリング法を用いて膜厚100nmのチタン層、膜厚700nmのアルミニウム層、膜厚100nmのチタン層を順に積層して形成する。なお、ソース電極352は、図21Aでは示さないが、ドレイン電極305a~305cと同様の構造で積層されている。また、層間絶縁層306として、CVD法により膜厚140nmの窒化酸化珪素層を形成し、層間絶縁層307として膜厚670nmの酸化窒化珪素層を形成する。画素電極308として、スパッタリング法により膜厚125nmの酸化珪素を含むITOを形成する。図22C、Dは、図22A、Bと交差する方向における断面図である。図22C、Dに示すように、接続用導電層304に接続するドレイン電極305a~305cの端部が接続孔309内部に配置されている。図21Bは、従来の薄膜トランジスタのドレイン電極及び画素電極の接続部の上面図を示し、図21Cは、薄膜トランジスタのドレイン電極及び接続用導電層の接続部の上面図を示す。また、図21BのA-Bの断面をFIBで観察した観察像を図23Aに示し、図23Aの模式図を図23Bに示す。また、図21CのC-Dの断面をFIBで観察した観察像を図23Cに示し、図23Cの模式図を図23Dに示す。図21B、図23Bに示すように、基板321上に形成される薄膜トランジスタ360は、半導体領域323、ゲート絶縁層324、ゲート電極361、ソース電極362及びドレイン電極328a~328cで構成される。また、ソース電極362及びドレイン電極328a~328cとゲート電極361とは層間絶縁層325、326で絶縁されている。また、接続孔363において、半導体領域323及びソース電極362が接続されている。なお、薄膜トランジスタ360は、絶縁層322を介して基板321上に形成されている。また、接続孔331において半導体領域323とドレイン電極328a~328cが接続している。また、層間絶縁層326の一部及びドレイン電極328c上に画素電極329が形成され、ドレイン電極328cと画素電極329が接続している。従来例の薄膜トランジスタ360のドレイン電極328a~328cの端部は、接続孔331の内部には配置されず、層間絶縁層326上に形成されている。また、半導体領域323は、ドレイン電極328a~328cを介して画素電極329と接続されている。また、層間絶縁層326、画素電極329上には塗布法により形成された絶縁層330が形成されている。次に、図21CのC-Dの断面図に対応する図を図23C、図23Dに示す。図21C、図23Dに示すように、薄膜トランジスタ360と同様に、基板321上に形成される薄膜トランジスタ370は、半導体領域374、ゲート絶縁層324、ゲート電極371、ソース電極372及びドレイン電極348a~348cで構成される。また、ソース電極372及びドレイン電極348a~348cとゲート電極371とは層間絶縁層325、326で絶縁されている。また、接続孔373において、半導体領域374及びソース電極372が接続されている。なお、薄膜トランジスタ370は、絶縁層322を介して基板301上に形成されている。また、接続孔375において半導体領域374とドレイン電極348a~348cが接続している。また、ゲート電極371と同時に形成される導電層327とドレイン電極348a~348cとが接続孔332において接続されている。従来例の薄膜トランジスタ370のドレイン電極348a~348cの端部は、接続孔332の内部には配置されず、層間絶縁層326上に形成されている。ここでは、基板321としてガラス基板を用い、絶縁層322としてCVD法により膜厚140nmの窒化酸化珪素膜、膜厚100nmの酸化窒化珪素膜を順に積層して形成する。半導体領域323として、膜厚50nmの結晶性珪素層を形成する。ゲート絶縁層324として、オルトケイ酸テトラエチルTetraethylOrthoSilicate:TEOSとO2とを原料に用いたCVD法により膜厚110nmの酸化珪素層を形成する。ゲート電極361、371としては、スパッタリング法を用いて膜厚30nmの窒化タンタル層と、膜厚370nmのタングステン層を形成する。ドレイン電極328a~328c、348a~348cとして、スパッタリング法を用いて膜厚100nmのチタン層、膜厚700nmのアルミニウム層、膜厚100nmのチタン層を順に積層して形成する。なお、ソース電極362、372は、図21B及びCでは示さないが、それぞれドレイン電極328a~328c、348a~348cと同様の構造で積層されている。また、層間絶縁層325として、CVD法により膜厚140nmの窒化酸化珪素層を形成し、層間絶縁層326として膜厚670nmの酸化窒化珪素層を形成する。画素電極329として、スパッタリング法により膜厚125nmの酸化珪素を含むITOを形成する。図22A~Dと、図23A~Dとを比較すると、従来例の薄膜トランジスタ360、370の絶縁層330と比較して、本発明の薄膜トランジスタ350の絶縁層311の凹凸差が少ないことが分かる。このことから、塗布法により平坦性の高い絶縁層を形成することができる。また、当該絶縁層を形成する場合、材料を削減することが可能である。よって、コストを削減することが可能であると共に生産性を高めることが可能である。"