-発火ニューロンのネットワークRNであって、それぞれの前記発火ニューロンは、前記ネットワーク内のニューロンアドレスによって識別されており、それぞれの前記ニューロンは、少なくとも1つの入力信号を受け取ると共に処理することができ、且つ、次いで、後から、前記ニューロンの出力上において、前記ニューロンの内部において発生するイベントを表す信号を放出することができる、ネットワークと、-個々のニューロンとそれぞれが関連付けられたエレメンタリーメモリME1、ME2から構成されたプログラム可能なメモリであって、前記エレメンタリーメモリは、データを有するニューロンと関連付けられており、このデータは、ニューロンの1つ又は複数のアドレスと、それぞれのアドレスと関連付けられた個々の重みと、を有する、メモリと、-ニューロンが前記ニューロンの活動の結果を表すイベント信号を放出した後に、前記ニューロンに関係する前記データを前記メモリから抽出する手段と、-前記データ内に含まれるアドレスによって識別された前記ニューロンの入力に、前記データ内の前記アドレスと関連付けられた前記重みが割り当てられた個別の信号を印加する処理回路DAC、DECと、を有するニューロモルフィック回路において、前記エレメンタリーメモリは、前記ニューロンによって放出されたイベント信号を直接的に受け取るために前記関連するニューロンの前記出力に対して直接的にリンクされた活性化入力SPK1と、前記イベント信号を受け取った後に前記データの前記抽出をトリガする論理回路CG11~CG14と、ポストシナプスバスと呼ばれるバスに対してリンクされた出力bl、blbであって、前記処理回路宛てとして、前記バス上において前記データを送信する出力と、を有することを特徴とする回路。前記エレメンタリーメモリの前記論理回路は、別のエレメンタリーメモリから生じたデータが前記バス上において放出されている間に前記バスに対するデータの書込みを妨げる衝突管理回路を有することを特徴とする請求項1に記載のニューロモルフィック回路。前記エレメンタリーメモリは、前記ニューラルネットワーク内の前記関連付けられたニューロンと並置されることを特徴とする請求項1又は2に記載のニューロモルフィック回路。前記エレメンタリーメモリは、前記関連付けられたニューロンの上方に位置することを特徴とする請求項1又は2に記載のニューロモルフィック回路。前記ニューラルネットワークは、第1集積回路上に位置しており、且つ、前記メモリは、前記第1集積回路の上方に配置された第2集積回路上に位置しており、前記エレメンタリーメモリは、前記2つのチップの間における個別の接点によって前記関連付けられたニューロンにリンクされていることを特徴とする請求項4に記載のニューロモルフィック回路。前記エレメンタリーメモリは、いくつかのメモリレジスタREG11~REG14を有し、それぞれのレジスタは、アドレスと、関連付けられた重みと、を収容し、且つ、前記ニューロモルフィック回路は、前記ポストシナプスバスに対して、前記様々なレジスタに対応した前記様々なアドレス及び関連付けられた重みを連続的に印加する手段を有することを特徴とする請求項1~5のいずれか1項に記載のニューロモルフィック回路。前記エレメンタリーメモリの第1レジスタは、その内容を前記ポストシナプスバスに印加するように、前記関連するニューロンから生じた前記イベント信号SPIKE1を受け取り、且つ、イベント信号を装ってそれ自体が第2レジスタに印加される読取り信号RDを生成し、前記第2レジスタは、その後に、次のレジスタ宛ての読取り信号を放出し、且つ、前記エレメンタリーメモリの最後のレジスタに至るまで、以下同様に実行されることを特徴とする請求項6に記載のニューロモルフィック回路。前記メモリは、プログラム可能な可変数のレジスタをニューロンに割り当てる手段を有することを特徴とする請求項7に記載のニューロモルフィック回路。関連付けられたニューロンの列に対応したエレメンタリーメモリの列の前記レジスタは、任意のレジスタが直接上流に位置したレジスタから、上流に位置したこのレジスタが同一のエレメンタリーメモリの一部を形成していない場合にも、イベント信号を受け取ることができるように、カスケード接続されていることを特徴とする請求項8に記載のニューロモルフィック回路。任意のレジスタは、このレジスタに対応した前記エレメンタリーメモリと関連付けられたニューロンから直接的に生じたイベント信号SPIKE1、又は、同一のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号Spikem1、又は、さもなければ、別のニューロンに対してリンクされた別のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号のいずれかを受け取るために、プログラム可能な選択回路によって制御されることを特徴とする請求項9に記載のニューロモルフィック回路。従来技術においては、図1に示されているように、ニューロンのマトリックスRNのうちの1つのニューロンの発火から生じたイベント信号は、アドレスエンコーダENCに印加され、アドレスエンコーダENCは、イベントを生成したニューロンのアドレスを判定し、且つ、このアドレスを所謂プレシナプスバスBpre-syn上において送出する。プレシナプスバスは、メモリ用のアドレスバスである。このバスは、コントローラCTRLによって管理されており、コントローラCTRLは、このアドレスをメモリMEMに印加し、且つ、1つ又は複数のポストシナプスアドレス及びそれらのそれぞれと関連付けられた重みをメモリから収集する。コントローラは、連続的に、様々なポストシナプスアドレスをポストシナプスアドレスバスBpost-syn上において放出し、ポストシナプスアドレスバスBpost-synは、これらのアドレスをニューロンのマトリックスRNと関連付けられたアドレスデコーダDECに印加する。同時に、コントローラは、シナプス重みをデジタルアナログコンバータDACに送出し、デジタルアナログコンバータDACは、それぞれのシナプス重みの関数として、アナログレベルを確立する。従って、既定のシナプス重みが割り当てられたアナログ信号レベルが、イベント信号によって活性化されたエレメンタリーメモリの内容によって識別されるポストシナプスニューロンのそれぞれに対して印加される。イベントが時間に伴って離隔している場合にも、即ち、ニューロンの発火の平均頻度がコントローラによるイベントの処理速度よりも格段に小さい場合にも、マトリックスの多数のニューロンに起因して、コントローラ、エンコーダ、及びデコーダが飽和する可能性が存在する。更には、これらの回路は、嵩張り、且つ、これらの回路は、大量のエネルギーを消費する。本発明の目的は、ニューロモルフィックネットワークのアーキテクチャ及び動作を改善することにある。従って、ニューロモルフィック回路が提案されており、この回路は、-ネットワーク内のニューロンアドレスによってそれぞれが識別される発火ニューロンのネットワークであって、それぞれのニューロンは、少なくとも1つの入力信号を受け取ると共に処理することができ、且つ、その後に、ニューロン内において発生したイベントを表す信号をニューロンの出力上において放出することができる、ネットワークと、-個々のニューロンとそれぞれが関連付けられたエレメンタリーメモリから構成されたプログラム可能なメモリであって、ニューロンと関連付けられたエレメンタリーメモリはデータを有し、このデータは、ニューロンの1つ又は複数のアドレスと、それぞれのアドレスと関連付けられた個々の重みと、を有する、メモリと、-ニューロンがニューロンの活動の結果を表すイベント信号を放出した後に、そのニューロンに関係したデータをメモリから抽出する手段と、-データ内に含まれているアドレスと関連付けられた重みが割り当てられた個々の信号をデータ内に含まれたそのアドレスによって識別されるニューロンの入力に対して印加する処理回路と、を有し、エレメンタリーメモリは、このニューロンによって放出されるイベント信号を直接受け取るために関連付けられたニューロンの出力に対して直接的にリンクされた活性化入力と、イベント信号を受け取った後にデータの抽出をトリガするための論理回路と、ポストシナプスバスと呼称されるバスにリンクされた出力であって、処理回路を宛先として、このバス上においてデータを送信するための出力と、を有することを特徴とする。この結果、アドレスエンコーダと、メモリに対するアクセスを管理するためのコントローラと、に対するニーズが除去される。関連するイベントを通知するためのニューロンとエレメンタリーメモリの間のリンクは、アドレスエンコーダも、アドレスデコーダも、通過しない直接的な接続である。それぞれのエレメンタリーメモリには、自身が収容するデータの読取りを管理するための、且つ、特にポストシナプスバス上における衝突を管理するための、手段管理回路が設けられており、更に正確には、この管理回路は、別のエレメンタリーメモリから生じたデータがバス上において放出されている間、そのバスに対するデータの書き込みを防止する。物理的には、エレメンタリーメモリは、ニューロンネットワーク内の関連付けられたニューロンと並置される。3次元における回路の統合の可能性と関連し、エレメンタリーメモリは、好ましくは、関連するニューロンの上方に又は、下方に配置されることになるこの場合に、上方及び下方とは、純粋に従来の意味を有している。好適な解決策は、ニューラルネットワークを第1集積回路上に配置し、且つ、メモリを、第1集積回路の上方に配置された第2集積回路上に配置するというものであり、エレメンタリーメモリは、2つの集積回路間のニューロン当たりに1つの個別の接点により、関連するニューロンに対してリンクされる。エレメンタリーメモリは、好ましくは、いくつかのメモリレジスタを有し、それぞれのレジスタは、アドレスと、関連付けられた重みと、を収容し、手段は、好ましくは、様々なレジスタに対応した様々なアドレス及び関連付けられた重みをポストシナプスバスに対して連続的に印加するように設計される。エレメンタリーメモリの管理回路は、単一のエレメンタリーメモリの単一のレジスタが所与の瞬間において読み取られるように、ポストシナプスバス上の衝突を管理する。一解決策においては、エレメンタリーメモリの第1レジスタは、この第1レジスタの内容をポストシナプスバスに印加するように、関連付けられたニューロンから生じたイベント信号を受け取り、このレジスタ又は、関連する管理回路は、イベント信号を装って第2レジスタにそれ自体が印加される読取り信号を生成し、第2レジスタは、その後に、次のレジスタ宛の読取り信号を放出し、且つ、エレメンタリーメモリの最後のレジスタに至るまで、以下同様である。メモリが、プログラム可能な可変数のレジスタをニューロンに対して割り当てる手段を有するようにしてもよいことが理解されるだろう。特に、有利には、ニューロンと関連付けられたエレメンタリーメモリの任意のレジスタが直接上流に位置したレジスタから、上流に位置したこのレジスタがニューロンと関連付けられた同一のエレメンタリーメモリの一部を形成していない場合にも、イベント信号を受信することができるように、関連付けられたニューロンの列に対応したエレメンタリーメモリの列のレジスタをカスケード接続するようにしてもよい。任意のレジスタは、このレジスタに対応したエレメンタリーメモリと関連付けられたニューロンから直接生じたイベント信号、又は同一のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号、又は、さもなければ、別のニューロンにリンクされた別のエレメンタリーメモリに対応した以前のレジスタの読取りから生じたイベント信号のいずれかを受信するように、このレジスタと関連付けられたプログラム可能な選択回路又は、マルチプレクサによって制御することができる。本発明のその他の特性及び利点については、以下の、且つ、添付図面を参照して提供される詳細な説明を読むことにより、明らかとなろう。本発明によるニューロモルフィック回路の一般的なアーキテクチャが図2に示されている。これは、行と列の形態において配列されたニューロンのマトリックスネットワークRNを有する。それぞれのニューロンは、その行及び列アドレスによって識別され、且つ、入力及び出力を有するエレメンタリー回路を有する。図2においては、ネットワークRNは、斑模様の背景を有する格子状の正方形によって表されている。プログラム可能なメモリMEMがニューロンのマトリックスと関連付けられており、且つ、このメモリのそれぞれの要素は、個々のニュートンと関連付けられている。図2においては、メモリMEMは、ニューラルネットワークと同一の間隔を有する格子状の正方形によって表され、且つ、ニューラルネットワークの上方において、遠近法により、且つ、部分的に透明な状態において、重畳されている。この図は、象徴的なものであって、メモリ要素と関連付けられたニューロンの間の対応関係を示すのみならず、メモリは、ニューラルネットワークの上方又は下方に物理的に配設することが可能であり、且つ、メモリのそれぞれの要素は、真上又は真下に位置した関連するニューロンに対して直接的にリンクすることができることを示している。以下、ニューロンと関連付けられたメモリ要素をエレメンタリーメモリと呼称することとする。従って、エレメンタリーメモリは、ニューロンがイベント信号を放出した際に、この信号がエレメンタリーメモリを活性化すると共にその内部に収容されたデータの抽出を認可するように、関連するニューロンの出力に対して個別の導体によって直接的にリンクされた活性化リンクを有する。これらのデータは、対象のニューロンによって通知されたイベントの際に情報項目を受け取らなければならないポストシナプスニューロンのアドレスと、これらのアドレスのそれぞれと関連付けられたシナプス重みポストシナプスアドレスADR当たりに1つのシナプス重みPdsと、である。その活性化の際にエレメンタリーメモリから読み取られたデータは、メモリからポストシナプスバスBpost-synに送出される。バスによって搬送されたシナプス重みは、ニューロンがアナログエレメンタリ回路である一般的なケースにおいてはデジタル-アナログコンバータDACに印加される但し、ニューロンは、恐らくは、純粋にデジタル的なものであってもよいであろう。ポストシナプスバスによって搬送されたアドレスは、既定のニューロンを行及び列によって選択することができるアドレスデコーダDECに対して印加される。ポストシナプスアドレスによって所与の瞬間において選択されたニューロンは、バス上においてコンバータDACによってこの瞬間に生成される電圧又は電流をその入力において受け取り、これは、このアドレスと関連付けられたシナプス重みに対応している。1つ又は複数の入力信号を受け取ったニューロンは、受け取った入力信号との関連においてその瞬間に達成した状態の結果を通知するイベント信号を特定の時間の後に放出することができる。この信号は、アドレスエンコーダ又はコントローラを通過することなしに、このニューロンに対応したエレメンタリーメモリの活性化を直接的にトリガする。この活性化は、1つ又は複数のポストシナプスアドレスと、これらのアドレスのそれぞれと関連付けられたシナプス重みと、の放出をトリガする。従って、いまや、それぞれのニューロンの出力とこのニューロンと関連付けられたエレメンタリーメモリ用の活性化入力の間には、直接的なリンクが存在している。図2に表されているように、エレメンタリーメモリは、好ましくは、それぞれのニューロンの上方に或いは、同様に、下方に位置しているが、エレメンタリーメモリは、それぞれのニューロンと並置してもよいであろう。エレメンタリーメモリが上方に位置している場合には、それぞれのエレメンタリーメモリごとのTSVThroughSiliconViaタイプの接続を伴って、即ち、チップの表面上に集積されたエレメンタリーメモリと別のチップの表面上に位置したニューロンの間のチップの厚さを貫通した接触を伴って、集積回路スタックの技術を使用するようにしてもよい。ネットワークの形状は、この場合には、図2に表されているようにメモリ及びニューラルネットワークについて行及び列の両方において同一のピッチ間隔を有するように構成されている。エレメンタリーメモリがニューロンよりも格段に大きな面積を占有する場合には、それぞれがメモリの一部を収容すると共にニューロンとエレメンタリーメモリの間の直接的なリンク数チップの厚さを貫通したものであってもよいを有するいくつかの重畳されたプレーンにメモリを分割することが望ましいであろう。エレメンタリーメモリ内に収容されたアドレス及び重みデータは、好ましくは、列導体により、ポストシナプスバスに送信され、即ち、それぞれのメモリ列ごとに、少なくとも1つの導体がその列のすべてのエレメンタリーメモリをリンクしている。列導体は、図2においては、破線の矢印によって表されている。尚、列当たりに1つの導体のみが示されているが、実際には、この導体は、エレメンタリーメモリのデータが、直列ではなく、並列に、ポストシナプスバスに送出されている場合には、複数の導体からなるバスである。衝突を管理するための表示されてはいない回路を、2つの異なる列に由来するデータを同時にポストシナプスバスに印加する試みを防止するように、設計することができる。更には、好ましくは、それぞれのエレメンタリーメモリ内には、エレメンタリーメモリの電子管理回路が、収容されており、1つの且つ同一の列のいくつかのエレメンタリーメモリが列導体上においてそれぞれの内容を同時に送信することを防止するように、機能する。このタイプの衝突の管理は、循環的に実行される。関連するニューロンから生じたイベント信号を受け取ると共に情報項目をエレメンタリーメモリから抽出しなければならない瞬間を判定するのが、この回路である。ニューロモルフィック回路がニューロンの間のシナプスリンクの任意の構成に対して適合可能であることが望ましい場合には、メモリMEMは、プログラム可能である。メモリのプログラミングのために、行アドレス及び列アドレスデコーダが使用されるが、これらは、図を簡潔にするために、図2には示されていない図2のデコーダDECは、ニューロンアドレスデコーダであって、メモリのアドレスデコーダではない。行デコーダは、データを書き込むことが望ましいエレメンタリーメモリの行を指定し、且つ、列デコーダは、上述の列導体を通過することにより、その行のそれぞれのエレメンタリーメモリに対して望ましいデータを印加できるようにする。実際には、以下において理解されるように、それぞれのエレメンタリーメモリは、いくつかの別個にアドレス指定可能なレジスタにサブ分割されており、それぞれのレジスタは、ポストシナプスアドレスと、関連付けられたシナプス重みと、を収容する。そして、個々の管理回路は、エレメンタリーメモリ内のそれぞれのレジスタと関連付けられている。図3は、図2のアーキテクチャを実装できるようにする、即ち、関連するニューロンに対して直接的にリンクされたエレメンタリーメモリと共に動作できるようにすると共に列導体によってポストシナプスバスにメモリの情報を抽出できるようにするエレメンタリーメモリの構造を表している。この例においては、エレメンタリーメモリは、それぞれがポストシナプスアドレスと、関連付けられたシナプス重みと、を収容することが意図された4つのメモリレジスタから構成されている。従って、それぞれのニューロンは、その他のゼロ個~4個のニューロンに対して影響を及ぼすことができる。この数4は、一例として挙げたものであり、且つ、別の数であってもよいであろう。レジスタの内容は、エレメンタリーメモリの活性化の際に、関連付けられたニューロンにより、順番に抽出される。1つの及び同一の列に属する2つのエレメンタリーメモリME1及びME2が示されており、これらは、ネットワークRNの2つの異なるニューロンと関連付けられている。その他の列は、示されていない。エレメンタリーメモリの4つのレジスタのそれぞれは、その内容を列バス上において提供することが可能であり、列バスは、列のすべてのエレメンタリーメモリのすべてのレジスタをリンクしている。レジスタは、メモリME1の場合には、REG11~REG14により、且つ、メモリME2の場合には、REG21~REG24により、表記されている。この例においては、バスは、レジスタの内容を表す16ビットのワードを送信するように機能する32本の導体を有する。この場合には、それぞれの情報ビットは、ビットの実際の値と、その補数と、を送信するように、2つの導体上において送信され、これは、メモリが、好ましくは、SRAMタイプであるという事実に関係している。これらのビットは、16ビットのバスBL上において送信され、その補数は、16ビットのバスBLb上において送信される。ビットが、並列ではなく、直列に送信される構成を含むその他の構成も可能である。更には、いくつかのレジスタがバスBL及びBLb上においてそれぞれの内容を同時に提供することを防止するために、衝突の管理のための2つの更なる列導体も想定される。REQによって表記された更なる導体のうちの1つは、レジスタの一部分に関するクエリバス上においてデータを提供するための認可を要求するクエリを送信するためのものである。もう1つのACKは、レジスタからのデータの抽出を終了するアクノリッジ信号を送信するためのものである。これら2つの導体は、レジスタのそれぞれと関連付けられた衝突管理回路に対してリンクされている。この管理回路は、個々のレジスタの左側の小さなブロックCG11~CG14及びCG21~CG24によって概略的に表されている。この管理回路は、それぞれアクノリッジ導体ACKにリンクされたニューラルイベント信号及びアクノリッジ入力である2つの入力と、クエリ出力実際には、クエリ導体REQにリンクされたクエリ入出力及び読取り信号出力と呼ばれる別の出力である2つの出力と、を有する。エレメンタリメモリME1は、イベント信号SPIKE1を受け取るようにニューロンに対して直接的にリンクされた活性化入力SPK1を有する。エレメンタリメモリME2は、イベント信号SPIKE2を受け取るように別のニューロンに対して直接的にリンクされた活性化入力SPK2を有する。信号SPIKE1及びSPIKE2は、それぞれのメモリの第1レジスタの管理回路のイベント信号入力に、即ち、それぞれ、メモリME1のレジスタREG11及びメモリME2のレジスタREG21に、印加される。レジスタのイベント入力上において受け取られた信号は、そのレジスタの読取りをトリガする。1つの且つ同一のエレメンタリーメモリME1の連続したレジスタREG11~REG14の管理回路は、次の管理回路のイベント信号入力に供給される管理回路の読取り信号出力により、カスケードリンクされているこれは、ME2についても当て嵌まる。従って、レジスタの管理回路から生じた読取り信号は、次のレジスタにより、ニューロンに由来するものであるかのようにイベント信号であるものとして見なされることになる。従って、イベント信号がニューロンによってこのエレメンタリーメモリのイベント入力上において放出された後に、これらのレジスタを1つずつ読み取ることができるように、回路CG11の読取り信号出力は、管理回路CG12のイベント信号入力にリンクされており、且つ、以下、回路CG14まで、同様にリンクされている。この連続的な読取りのプロセスは、循環的に実行される。図3に更に示されているのは、エレメンタリーメモリのそれぞれのレジスタを行の観点においてアドレス指定できるようにするワードラインWL11~WL24である。列内に存在しているレジスタと同数のワードラインが存在しており、従って、ここでは、列内のエレメンタリメモリの従って、列内のニューロンの数の4倍の数のワードラインが存在している。ビットラインバスBL及びBLbを使用してレジスタの内容及びそれぞれのレジスタを指定するためのワードラインを規定することにより、メモリのレジスタのすべてを随意にプログラムすることができる。当然のことながら、ワードラインは、これらのレジスタの書込み又は読取りのために、メモリの1つの且つ同一の行内に位置したメモリの様々な列のレジスタを同時にアドレス指定するように機能する。図4は、その個々の管理回路を有するメモリレジスタの一般的なアーキテクチャを示しており、そのレジスタが、エレメンタリーメモリの第1レジスタであるのかREG11又はREG21など、或いは、そのメモリの別のレジスタREG12、REG13、REG14などであるのかは問わない。これは、この場合には、その管理回路CG11を有する図3のレジスタREG11であるものと仮定されている。例えば、16個のエレメンタリーメモリポイントを有するメモリレジスタプロパーは、ビットラインにリンクされており、これらのビットラインは、16ポイントのエレメンタリービットラインをそれぞれが1つにグループ化する16ビットのバスBL及びBLbである。このメモリレジスタは、メモリのプログラミング又は読出しフェーズにおいて、ワードラインWL11によって制御される。そして、このメモリレジスタは、更には、読取り活性化入力Rdを有しており、この入力は、ニューロモルフィック回路の動作の際に即ち、メモリプログラミングフェーズ以外において、レジスタの内容を読み取ることができるようにする。レジスタREG11と関連付けられた管理回路CG11は、イベント信号SPIKE1を受け取ると共にこの信号を保存するように意図された入力Spkを有し、エレメンタリーメモリの第1レジスタの場合には、この入力Spkは、同時に、エレメンタリーメモリの入力SPK1を構成しており、その他のレジスタの場合には、入力Spkは、上流に位置した管理回路の出力を受け取る。又、回路CG11は、ラインREQクエリラインに対してリンクされた入出力Reqと、ラインACKアクノリッジラインに対してリンクされた入力Ackと、をも有し、第2出力Rdは、このレジスタの読取りを認可するように、関連するレジスタREG11用の読取り信号RDを生成する。管理回路CG11の出力Rdは、レジスタの列構成において直接下流に位置したレジスタの管理回路の入力Spkに対して更にリンクされている。従って、ニューロンのイベント信号に応答した回路CG11による信号RDの生成は、レジスタREG11の読取りをトリガするのみらなず、出力Rd上において、直接下流に位置したレジスタの制御回路CG12の入力Spk用のイベント信号の等価物をもトリガする。そして、同様に、それぞれの制御回路は、一度に且つ同時に、その出力Rd上において、直接下流に位置したレジスタの管理回路との関係において、その関連するレジスタ用の読取り信号と、イベント信号と、を、生成し、エレメンタリーメモリの最後のレジスタに至るまで、これを繰り返す。エレメンタリーメモリの様々なレジスタの内容を読み取るプロセスにおいては、イベント信号SPIKE1を受信した際に、管理回路CG11は、以下の動作を実行する。-信号SPIKE1によって表されたイベントの保存-アクティブなクエリが現在このライン上に存在していない場合のラインREQ上におけるクエリの放出或いは、クエリが現在アクティブである場合の待機とクエリラインが解放された際のクエリの放出:クエリは、クエリラインを0論理レベルに遷移させるステップから構成することができる。-関連するレジスタ及び直接下流に位置した管理回路宛ての信号の出力Rd上における放出:この結果、第1レジスタが読み取られ、且つ、イベントが次のレジスタ内に保存される。-次のレジスタの管理回路によるクエリの放出及びその次のレジスタによるそのデータの提供を可能にする入力Ack上におけるアクノリッジ信号の受信とクエリラインの解放クエリラインは、ラインACKに由来するアクノリッジ信号の管理回路による受信の際に解放される。この信号は、メモリの外部においてポストシナプスバスの制御回路によって生成され、そのバスがメモリから抽出されたデータを実際に受け取ったことを通知する。最後に、例えば、それぞれの電源投入の際に回路を既知の非アクティブ状態に遷移させるように、リセット信号RSTを設計することができる。この信号は、管理回路の入力Rstに印加される。メモリのレジスタ内にデータビットを保存するための基本構造は、図5に表されているとおりである。これは、その出力が、ワードラインWLによって制御されるアクセストランジスタQ1a及びQ1bにより、一側においては、ビットラインBLに対して、他側において、相補型ビットラインBLbに対して、リンクされた2つのヘッドツーテールインバータINVa、INVbを有する従来のSRAMメモリポイントである。但し、更に、インバータの入出力は、レジスタの管理回路から生じた読取り信号RDによって制御される2つの更なるトランジスタQ2a及びQ2bにより、ビットラインにもリンクされている。これは、ワードライン及びトランジスタQ1a及びQ1bにより、行デコーダを通じて、従来の方式により、メモリに書き込むと共に読み取ることが可能であり、且つ、信号RD及びトランジスタQ2a及びQ2bにより、メモリの内容を読み取ることが更に可能であることを意味している。信号RDは、メモリポイントがエレメンタリーメモリの第1レジスタREG11又はREG21の一部を形成している場合には、イベント信号SPIKEに応答して、或いは、メモリポイントが第1レジスタの下流のレジスタの一部を形成している場合には、直接上流に位置した管理回路から生じた読取り信号RDに応答して、放出されることになる。更には、メモリプログラミングフェーズにおいてはワードラインWL又はニューロモルフィック回路使用フェーズにおいてはイベント信号によって直接又は間接的に生成される信号RDをトランジスタのゲートに向かって送付できるようにする小さなステアリング回路により、4つではなく、2つのトランジスタで間に合わせることも可能であることを更に理解されよう。図6は、一例として、管理回路CG11の可能な実施形態を示している。この回路は、上述の単純な機能を電子的に実行する。これは、入力Spkにリンクされた状態において、イベント信号SPIKE1を受け取ると共にその受取を保存するためのメモリポイントを構成する2つのヘッドツーテールインバータINV1、INV2のグループを有し、レジスタの読取りの活性化を認可するのは、このメモリポイントの出力である。パルスSPIKE1或いは、上流に位置すると共にイベント信号として機能する別の管理回路から生じた読取り信号RDは、保存されたら、即座に消失してもよい。読取りの終了時点において、この保存は、アクノリッジ信号によって取り消されることになるが、この保存は、管理回路の入力Rst上において受け取られるグローバルリセット信号によって取り消すこともできる。又、管理回路は、1度に且つ同時にパルスが受け取られると共にクエリラインが利用可能であるという事実を受け取ると共に保存するための第2メモリポイントを構成する2つのヘッドツーテールインバータINV3、INV4のグループをも有し、入力Reqに接続されたクエリラインは、この場合には、Low論理レベルにおいてアクティブであるものと見なされる。ヘッドツーテールインバータの第2グループの活性化により、端末Reqに関するクエリが強制され、このクエリは、端子Reqを同一列のその他のレジスタには利用不能な状態とする。この強制は、クエリラインが既にアクティブである場合には、即ち、同一のエレメンタリーメモリ又は別のニューロンと関連する別のエレメンタリーメモリのレジスタとの関係において進行中のクエリが既に存在している場合には、発生しない。クエリが端子Req上において強制されるのと同時に、管理回路は、この管理回路と関連付けられた読取りレジスタ用の、且つ、更には、直接下流に位置した管理回路用の、読取り信号を出力Rdに送出する。次いで、レジスタのビットが読み取られた際に、アクノリッジラインは、アクノリッジ信号ACKを管理回路の入力Ackに対して送信する。この信号は、現在活性化されている管理回路の2つのメモリポイントをリセットする。第2メモリポイントのリセットは、出力Reqを不活性化し、且つ、クエリラインREQを利用可能な状態とする。図7は、ME1などのエレメンタリーメモリの一般的なアーキテクチャの別の図であり、この図に示されているのは、それぞれのワードライン用の単一の回路であり、この回路は、管理回路とメモリレジスタの両方を有する。エレメンタリーメモリは、ワードラインWL11~WL14によってアドレス指定される4つの同一の列回路を有する。これらの回路のそれぞれは、図4に示されている組のように構成されている。従って、それぞれの回路は、イベント入力Spk、リセット入力Rst、行アドレス指定入力WL、アクノリッジ信号入力Ack、クエリ入出力Req、この例においてはそれぞれ16ビットのバス出力bl及びblb、及び読取り出力Rdを有する。回路の読取り出力Rdは、直接下流に位置した回路の入力Spkに対して接続されている。チェーンの第1回路の入力Spkは、エレメンタリーメモリの活性化入力SPK1を構成し、且つ、このエレメンタリーメモリと関連するニューロンのイベント信号SPIKE1を受け取る。チェーン内の最後の回路の出力Rdは、接続されてはいない。図7には、ニューロモルフィック回路の動作の開始時点において回路のすべてが静止状態にあることを保証するように、エレメンタリーメモリの列の管理回路のすべてをグローバルにリセットできるようにするリセット導体RSTが示されている。図8は、列のニューロンと関連付けられたエレメンタリーメモリポイントの列のアーキテクチャの変形であるが、この場合には、ニューロンとエレメンタリーメモリの間の関連付けが部分的にプログラム可能である。このアーキテクチャによれば、可変数のレジスタをニューロンと関連付けることができる。実際に、特定のニューロンは、その他のニューロンよりも多くのポストシナプスニューロンをトリガする必要があろう。従って、以前の図は、4つのレジスタがそれぞれのニューロンと固定された方式によって関連付けられるという原理によって構築されていたが、図8は、列のプログラム可能な可変数のレジスタがニューロンと関連付けられるという原理に基づいて構築されている。但し、当然のことながら、1つのニューロンが多くのレジスタを使用する場合には、その列と関連するその他のニューロンが、少ないレジスタを使用するか又はニューロンをまったく使用しないように、レジスタの合計数は、列内において制限される。この結果を実現するために、それぞれのポストシナプスレジスタは、シナプスアドレス及びニューロンに関連付けられた重みのみならず、構成ビットと呼ばれる更なるビットをも有し、このビットは、このレジスタをニューロンから直接的に生じたイベント信号によって読取りの観点で活性化しなければならないかどうか又はそれを直接上流に位置したレジスタの読取り出力によって下流レジスタを装って逆に活性化しなければならないのかどうかを判定する。従って、-図2においては、ニューロンから生じた実際のイベント信号SPIKE1又はSPIKE2を受け取るのは、常に4つのレジスタのグループのうちの第1レジスタであり、且つ、このニューロンは、これら4つのレジスタと関連付けることができるのみであり、4つのレジスタは、次のエレメンタリメモリの第1レジスタに対してリンクされてはいない。-しかしながら、図8においては、ニューロンと関連付けられた4つのレジスタは、いずれも、ニューロンから生じたイベント信号SPIKE1又は、SPIKE2を受け取ることが可能であり、且つ、それぞれのレジスタは、任意選択により、そのレジスタ内においてプログラムされた構成ビットに従って第1レジスタであるものと見なすことが可能であり、従って、エレメンタリーメモリMEM1の活性化入力SPK1は、メモリの4つのレジスタの管理回路の入力Spkに対して並列にリンクされており、ニューロンと関連付けられた第1レジスタのサイトは、このようにして選択され、且つ、先行するレジスタを先行するニューロンに対して割り当てることが可能であり、同一の列内の直接上流に位置した1つの場合によっては、複数のニューロンと関連付けられたレジスタを下流のニューロンのすべてに対して割り当てることさえも可能である。従って、いまや、管理回路は、レジスタ内においてプログラムされた構成ビットによって制御されるイベント入力選択回路又は、マルチプレクサを有する。この場合には、この選択回路は、レジスタの管理回路の一部を形成するものと見なされ、且つ、従って、図8においては、管理回路は、いまや、2つのイベント信号入力と、実際に使用されるイベント信号を規定する出力と、を有するマルチプレクサを有していることを理解される。第1イベント信号入力は、回路CG21~CG24用の、例えば、SPIKE2などの信号SPIKEを受け取り、且つ、従って、関連するニューロンに直接的に接続されており、第2のイベント信号入力は、直接上流に位置した管理回路から生じた読取り信号を受け取る。マルチプレクサは、この場合には、レジスタ内においてプログラムされた17番目のビットである構成ビットによって制御されており、第1の16ビットは、エレメンタリメモリの実際の内容、即ち、アドレスとシナプス重みを規定している。ニューロンと関連付けられた4つのレジスタのグループの第1レジスタCG21の管理回路は、それ自体が、ニューロンから生じた信号SPIKE2又は列内において上流に位置したレジスタのグループの最後のレジスタCG14から生じた読取り信号を受け取ることができることに留意されたい。従って、レジスタが、例えば、イベント信号SPIKE2を受け取るようにプログラムされたREG23などの中間レジスタレジスタである場合には、グループのその他のレジスタは、イベント信号SPIKE2を受け取らないようにプログラムされる。更には、次いで、REG23の上流に位置したレジスタREG22及びREG21を先行するニューロンと関連付ける且つ、従って、エレメンタリーメモリME1と関連付けることが可能であり、且つ、この場合には、レジスタREG22及びREG21は、それぞれの管理回路が上流に位置したメモリMEM1と関連付けられた最後のレジスタREG14から生じた読取り信号とカスケード配列されるように、プログラムされる。同様に、いずれのレジスタが信号SPIKE2を受け取るようにプログラムされているとしても、これらのレジスタの管理回路がエレメンタリメモリMEM2の最後のレジスタREG24から生じた読取り信号をカスケード受信するように、MEM2の下流に位置したエレメンタリーメモリと関連付けられたレジスタをプログラムすることもできる。更には、以上においては、レジスタのメモリポイントが、ワードラインWLによって制御されると共にメモリのプログラミング用のメモリポイントの行アドレス指定のために従来方式によって機能するトランジスタQ1a及びQ2aに加えて、ニューロモルフィックネットワークモードにおける読取りのために読取り信号RDによって制御される2つのトランジスタQ2a及びQ2bをも含むものと考えていた。但し、メモリのプログラミング用のワードラインWLのアドレス指定信号を、或いは、ワードラインが活性化されていない際にはニューロモルフィック回路の動作用の直接上流に位置したレジスタの管理回路によって放出される信号RDを、これらのトランジスタに向かって導くための更なる論理機能を管理回路が有するという条件において、メモリポイントが、例えば、Q2a及びQ2bなどの2つのトランジスタのみを有するようにすることも可能であろう。この結果、読取り信号RDが、列の最下部において確立され、且つ、回路の動作の際に管理回路間において伝播される。ワードラインWLが活性化されていない際にレジスタのメモリポイントの読取りを直接的にトリガするのは、この信号RDである。ワードラインが活性化されている際にメモリポイント内における読取り又は書込みを活性化するのは、ワードラインである。図9は、例えば、REG11などのレジスタ及びその関連する管理回路CG11上述のマルチプレクサを含むについて結果的に得られるアーキテクチャを示している。17ビットのレジスタREG11が右側に示されており、管理回路は、左側に示されている。レジスタの34個の出力は、ビットラインBL及びBLb17本のライン上において搬送され、このうちの2つの出力BL16及びBLb16は、管理回路を制御するように機能する17番目のプログラム可能なビットに対応しており、このビット及びその補数は、この目的のために、管理回路の入力bl16及びblb16に対して印加される。レジスタは、レジスタ内における読取り又は書込みを認可するために、メモリポイントのトランジスタを制御する活性化入力wdを有する。この入力は、管理回路から信号RDを受け取り、信号RDは、ニューロモルフィック動作モードにおいてはニューロンによって通知されたイベントにより、或いは、メモリプログラミングモードにおいてはこのレジスタが属するラインと関連付けられたワードラインWLbの活性化により、トリガされる。管理回路は、図4に示されているものと同一の入出力、アクノリッジAck、及びクエリReqを有する。又、これは、一般的なリセット入力Rstをも有する。但し、これは、いまや、単一のイベント信号入力Spkではなく、2つの入力Spk及びSpkm1を有し、第1のものは、SPIKE1を受け取るためにエレメンタリーメモリと関連付けられたニューロンに対して接続され、且つ、他方は、直接上流のレジスタの管理回路のイベント信号出力に対してリンクされており、これらの入力は、上述のマルチプレクサの入力に対応している。又、管理回路は、下流の管理回路の入力Spkm1に対して接続されたイベント信号出力Spkp1をも有する。管理回路は、入力spkと入力spkm1のいずれを使用しなければならないのかを判定するように機能する17番目のビットBL16構成ビット及びその補数Blb16を受け取るための入力bl16及びblb16を有する。レジスタのメモリポイントが、トランジスタQ1a及びQ1bではなく、図5のトランジスタQ2a及びQ2bのみを有するこの構成においては、直接上流に位置した管理回路から生じた読取り信号を受け取るための入力Rdiと、下流に位置した管理回路の入力Rdiに対して読取り信号を提供するための出力Rdoと、レジスタの入力wd即ち、レジスタのメモリポイントのトランジスタQ2a、Q2bのゲートに対して読取り命令を提供するための出力Rdと、を管理回路が更に有するようにする。次いで、最後に、管理回路は、レジスタに対応したワードラインWLを受け取るための入力w1を有し、この入力は、レジスタを活性化するために出力Rd上においていずれの信号を提供しなければならないかを判定し、これは、入力Rdiニューロモルフィックネットワークモードにおける回路によって受け取られた信号によってトリガされる読取り信号又は命令であり、これは、WLが非活性化されたLowレベルにある際であり、或いは、逆に、回路が、このレジスタのプログラミングモードにある際には、WLがアクティブであるHighレベルにある際の信号RDとは独立したアドレス指定命令である。従って、回路は、以下の方式によって動作する。-ニューロモルフィックネットワークプログラミングモードにおいては、ワードラインWLは、連続的に、Highレベルに遷移してプログラム対象のレジスタのそれぞれをアドレス指定し、その他の場合には、Lowレベルに留まり、入力Rdi及び出力RDoは、使用されず、管理回路の出力Rdは、アドレス指定されたレジスタの17個のメモリポイント用の書込み命令をトリガし、ビットラインは、これら17個のメモリポイントにプログラムされるように、情報項目を供給する。-ニューロモルフィックネットワーク動作モードにおいては、ワードラインWLは、すべてのレジスタについてLowレベルにあり、管理回路は、ニューロンから直接的に由来するイベント情報入力Spk上の信号SPIKE1と、直接上流に位置した管理回路に由来するイベント情報入力Spkm1上の信号Spikem1と、を受け取り、いずれの情報項目を使用するのかを判定するのは、管理回路内にプログラムされた構成ビットであり、情報のイベント項目を保存したレジスタの実際の読取りは、入力Rdiが活性された際に、且つ、当然のことながら、クエリライン上のクエリ手順がこの読取りを認可しているということを条件として、実行され、次いで、読取り命令が管理回路の出力Rdによってレジスタの入力wdに対して放出される。レジスタのデータは、バスBL、BLbに印加される。その後に、管理回路は、出力Spkp1上において信号Spikep1を放出すると共に出力Rdo上において信号RD0を放出し、直接下流に位置した管理回路内において同一のプロセスをトリガする。図10は、図7のものと同一タイプの図によってエレメンタリーメモリME1の構成を示しており、即ち、単一のブロックが、それぞれのレジスタ及びその関連する管理回路に対して割り当てられている。この図には、1つの且つ同一のエレメンタリーメモリの様々なブロックのカスケード接続が示されており、次のエレメンタリーメモリの第1ブロックに対するエレメンタリーメモリの最後のブロックの接続は、エレメンタリーメモリの内部における接続と同一である。最後に、図11は、図9を参照して説明した管理回路の実施形態の可能な細部を一例として示している。