"高さの異なる複数の素子形成面が段差状に形成された半導体層と、上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差状の表面を有する段差補償絶縁膜とを備え、各上記素子形成面における上記半導体層は、互いに同じ厚みに形成されていることを特徴とする半導体装置。請求項1において、上記段差補償絶縁膜を覆う平坦化膜と、上記平坦化膜の表面に貼り付けられた基板とを備えていることを特徴とする半導体装置。請求項2において、上記基板は、ガラス基板であることを特徴とする半導体装置。請求項1において、上記半導体層は、シリコン層であることを特徴とする半導体装置。請求項1において、上記半導体素子は、MOSトランジスタであることを特徴とする半導体装置。本発明者らは、MOSトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。ところで、一般に、MOSトランジスタ等の半導体装置の製造方法においては、製造期間を短縮し製造コスト抑える目的で、使用マスクの枚数を減らして工程数を少なくすることが望ましい。典型的には、1回のフォト工程によってNMOSトランジスタ及びPMOSトランジスタのウェル形成を行うことが知られている。そこで、一回のフォト工程により、本発明者らが見出した上記製造方法を行うことが考えられる。以下に、図28~図34を参照して、その製造工程を説明する。まず、図28に示すように、シリコン基板101の上に熱酸化膜102を形成し、その熱酸化膜102の上に窒化珪素膜103を形成する。続いて、フォト工程を行う。すなわち、レジスト104をマスクとして窒化珪素膜103をパターニングする。その後、図29に示すように、レジスト104が開口された領域であるNウェル形成領域に対し、イオン注入によりN型不純物元素105例えばリンを注入する。その後、レジスト104を除去し、図30に示すように、上記窒化珪素膜103をマスクとしてシリコン基板101を熱酸化することにより、Nウェル形成領域上に酸化膜106を形成する。続いて、図31に示すように、上記窒化珪素膜103を除去した後に、酸化膜106をマスクとしてシリコン基板101にP型不純物元素107例えばホウ素をイオン注入する。その結果、シリコン基板101上の酸化膜106が形成されていないPウェル形成領域にP型不純物元素107が注入される。次に、熱酸化膜102及び酸化膜106を除去した後に、上記シリコン基板101を酸化雰囲気中で熱処理する。このことにより、図32に示すように、熱酸化膜108が基板表面に形成されると共に、Nウェル形成領域及びPウェル形成領域に注入された不純物元素105,107が拡散し、Nウェル領域109及びPウェル領域110が形成される。このとき、基板表面は段差状に形成されており、酸化膜106が形成されていたNウェル領域109の表面は、Pウェル領域110の表面よりも低くなっている。その後、詳細な説明を省略するが、図33に示すように、Nウェル領域109及びPウェル領域110にNMOSトランジスタ111及びPMOSトランジスタ112をそれぞれ形成する。NMOSトランジスタ111及びPMOSトランジスタ112は、ゲート酸化膜113、LOCOS酸化膜114、ゲート電極115、サイドウォール116を有している。さらに、NMOSトランジスタ111は、N型高濃度不純物領域119及びN型低濃度不純物領域120を有する一方、PMOSトランジスタ112は、P型高濃度不純物領域117及びP型低濃度不純物領域118を有している。続いて、図34に示すように、半導体素子を他の基板上に薄膜化して形成するために、SiO2等の絶縁膜を形成した後に、CMP法ChemicalMechanicalPolshing等により平坦化膜121を形成する。その後、シリコン基板101に水素をイオン注入して水素注入層122を形成する。ここで、水素をイオン注入する前に平坦化膜121を形成する理由について説明する。図33に示されるように、基板表面にゲート電極115等が突出して設けられていると、その基板表面には、急峻な段差形成を有することとなる。このように、水素をイオン注入する基板の表面に急峻な段差が形成されていると、シリコン基板101内に形成される水素注入層も上記段差に応じて急峻な段差状に形成される。本発明者らの実験では、水素注入層が急峻な段差状に形成されていると、熱処理時に水素注入層に沿ってうまく分離させることができないことを確認している。特に、水素注入層における急峻な段差部分において、分離させるべき領域の一部がシリコン基板101側に残ってしまい、その結果、半導体素子を他の基板上に薄膜化して形成することが困難になる。以上の理由により、水素をイオン注入する前に平坦化膜121を形成して基板表面を平坦化することは、水素注入層においてシリコン基板101を確実に分離させるためには必須である。しかしながら、図34に示すように、水素注入層122は平坦化膜121の表面から一定の深さ位置に形成される一方、上記NMOSトランジスタ111及びPMOSトランジスタ112は、段違いに形成されているため、水素注入層122で分離して半導体素子を他の基板上に薄膜化して形成したときにおける、PMOSトランジスタ112のシリコン層厚さaと、NMOSトランジスタ111のシリコン層厚さbとが異なってしまうという問題がある。シリコン層の膜厚は、寄生容量、スイッチング電圧のしきい値及びサブスレッシュ特性等トランジスタの電気特性に大きな影響を与える。したがって、上述のようにNMOSトランジスタ111及びPMOSトランジスタ112におけるシリコン層の厚さが異なると、それらの電気特性もアンバランスになると共に、シリコン膜厚の制御も難しくなってしまう。また、完全空乏型のSOIトランジスタでは、シリコン層の膜厚を50~100nm以下に規定することが必要になる。ところが、上述のようにNMOSトランジスタ111とPMOSトランジスタ112とにおいてシリコン層の厚さに違いがあると、一方のシリコン層の厚みを50~100nmに合わせようとすると、他方のシリコン層が厚くなったり、あるいは逆に薄くなったりしてしまい、NMOSトランジスタ111とPMOSトランジスタ112との双方のシリコン層を適正な厚みに形成できないという問題も生じる。本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化することにある。上記の目的を達成するために、この発明では、高さの異なる複数の素子形成面が段差状に形成された半導体層と、上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差状の表面を有する段差補償絶縁膜とを備え、各上記素子形成面における上記半導体層は、互いに同じ厚みに形成されている。上記段差補償絶縁膜を覆う平坦化膜と、上記平坦化膜の表面に貼り付けられた基板とを備えていてもよい。上記基板は、ガラス基板であることが好ましい。上記半導体層は、シリコン層であることが好ましい。上記半導体素子は、MOSトランジスタであってもよい。本発明によれば、高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。《発明の実施形態1》図1~図22は、本発明に係る半導体装置S及びその製造方法の実施形態1を示している。図1は、半導体装置Sの構成を示す断面図である。図1に示すように、半導体装置Sは、ガラス基板36と、このガラス基板36の上にそれぞれ積層された平坦化膜35、層間絶縁膜32、段差補償絶縁膜28、ゲート酸化膜13、半導体層1、保護膜37、及び複数の半導体素子51,52とを備えている。上記半導体層1は、例えばシリコン層により構成され、高さの異なる複数の素子形成面50が、図1で下側の表面に、段差状に形成されている。半導体層1は、素子分離膜であるLOCOS酸化膜12により互いに分離されたNウェル領域9及びPウェル領域10を有している。Nウェル領域9及びPウェル領域10には、上記素子形成面50がそれぞれ形成されている。図1に示すように、Nウェル領域9の素子形成面50は、Pウェル領域10の素子形成面50よりも上方に形成されている。また、半導体層1のNウェル領域9には、例えばホウ素等のP型不純物元素がドープされたP型低濃度不純物領域20及びP型高濃度不純物領域27とを有する活性領域53が形成されている。一方、半導体層1のPウェル領域10には、例えばリン等のN型不純物元素がドープされたN型低濃度不純物領域17及びN型高濃度不純物領域24を有する活性領域54が形成されている。一方、半導体層1における素子形成面50とは反対側の表面つまり、図1で上側の表面も、上記素子形成面50に沿った段差状に形成されている。すなわち、半導体層1は、一定の厚みに形成されている。この半導体層1の上側表面は、後述するように、半導体層1の一部が、剥離用物質30がイオン注入されることにより形成された剥離層31に沿って分離されることにより形成されている。そして、上記保護膜37は、絶縁層により構成され、上記半導体層1の上側の表面を保護するように設けられている。上記半導体素子51,52は、MOSトランジスタであって、上記素子形成面50を含むNウェル領域9に形成されたPMOSトランジスタ51と、上記素子形成面50を含むPウェル領域10に形成されたNMOSトランジスタ52とにより構成されている。すなわち、PMOSトランジスタ51及びNMOSトランジスタ52は、ガラス基板36上の異なる高さ位置に形成されている。PMOSトランジスタ51は、上記活性領域53と、素子形成面50を覆うゲート酸化膜13と、ゲート酸化膜13を介して素子形成面50に形成されたゲート電極14とを備えている。ゲート電極14の左右側部には、サイドウォール21がそれぞれ形成されている。そして、ゲート電極14の上方の活性領域53にはチャネル部が形成される一方、サイドウォール21の上方の活性領域53には、上記P型低濃度不純物領域20がそれぞれ形成されている。また、P型高濃度不純物領域27は、各P型低濃度不純物領域20の外側にそれぞれ形成されている。NMOSトランジスタ52は、上記活性領域54と、素子形成面50を覆うゲート酸化膜13と、ゲート酸化膜13を介して素子形成面50に形成されたゲート電極14とを備えている。ゲート電極14の左右側部には、サイドウォール21がそれぞれ形成されている。そして、ゲート電極14の上方の活性領域54にはチャネル部が形成される一方、サイドウォール21の上方の活性領域54には、上記N型低濃度不純物領域17がそれぞれ形成されている。また、N型高濃度不純物領域24は、各N型低濃度不純物領域17の外側にそれぞれ形成されている。上記段差補償絶縁膜28は、上記半導体層1に対し、上記PMOSトランジスタ51及びNMOSトランジスタ52を覆うと共に上記素子形成面50に沿った段差状の表面を有している。このことにより、段差補償絶縁膜28は、ゲート電極14やサイドウォール21により形成されている急峻な段差を補償し、比較的なだらかな表面に形成されている。また、上記層間絶縁膜32は、段差補償絶縁膜28を均一な厚みで覆うように形成されている。さらに、上記平坦化膜35は、絶縁膜により構成され、層間絶縁膜32を介して上記段差補償絶縁膜28を覆うように設けられている。平坦化膜35の下側の表面は、平坦な平面に形成されている。また、上記ゲート酸化膜13、段差補償絶縁膜28及び層間絶縁膜32には、コンタクトホール33が貫通して形成されている。各コンタクトホール33には、電極34が上記N型高濃度不純物領域24又はP型高濃度不純物領域27に接続されるように形成されている。そして、上記ガラス基板36は、上記平坦化膜35の平坦な表面に貼り付けられている。このように、本実施形態の半導体装置Sは、ガラス基板36の上に段差補償絶縁膜28等の複数の絶縁膜を介して設けられ、LOCOS酸化膜12により互いに分離された複数のMOSトランジスタ51,52を備えている。-半導体装置の製造方法-次に、図1~図22を参照し、本発明に係る半導体装置の製造方法について説明する。本実施形態の製造方法は、素子形成面形成工程と、半導体素子形成工程と、段差補償絶縁膜形成工程と、剥離層形成工程と、電極形成工程と、平坦化膜形成工程と、貼付工程と、分離工程とを備えている。まず、素子形成面形成工程において、半導体層1である半導体基板1に、高さの異なる複数の素子形成面50を段差状に形成する。この素子形成面形成工程では、上記半導体基板1に対し、フォトリソグラフィ法により形成したマスク層レジスト4を用いて選択酸化膜を形成することにより、素子形成面を段差状に形成する。すなわち、図2に示すように、半導体基板1の上に熱酸化膜2を形成し、その熱酸化膜2の上に窒化珪素膜3を形成する。続いて、フォト工程を行う。すなわち、レジスト4をマスクとして窒化珪素膜3をパターニングする。その後、図3に示すように、レジスト4が開口された領域であるNウェル形成領域に対し、イオン注入によりN型不純物元素5例えばリンを注入する。その後、レジスト4を除去し、図4に示すように、上記窒化珪素膜3をマスクとして半導体基板1を熱酸化することにより、Nウェル形成領域上に選択酸化膜6を形成する。続いて、図5に示すように、上記窒化珪素膜3を除去した後に、選択酸化膜6をマスクとして半導体基板1にP型不純物元素7例えばボロンをイオン注入する。その結果、半導体基板1上の選択酸化膜6が形成されていないPウェル形成領域にP型不純物元素7が注入される。次に、熱酸化膜2及び選択酸化膜6を除去した後に、上記半導体基板1を酸化雰囲気中で熱処理する。このことにより、図6に示すように、熱酸化膜8が基板表面に形成されると共に、Nウェル形成領域及びPウェル形成領域に注入された不純物元素5,7が拡散し、Nウェル領域9及びPウェル領域10が形成される。このことにより、高さの異なる素子形成面50が半導体基板1の表面に段差状に形成される。選択酸化膜6が形成されていたNウェル領域9の表面は、Pウェル領域10の表面よりも低くなっている。続いて、半導体素子形成工程を行う。この半導体素子形成工程では、上記素子形成面50を含む領域であるNウェル領域9及びPウェル領域10に対し、PMOSトランジスタ51及びNMOSトランジスタ52の少なくとも活性領域53,54及びゲート電極14をそれぞれ形成する。まず、Nウェル領域9とPウェル領域10との境界領域にLOCOS酸化膜12を形成する。すなわち、図7に示すように、上記熱酸化膜8の上に窒化珪素膜11を形成した後、窒化珪素膜11及び熱酸化膜8のパターニングを行う。このことにより、Nウェル領域9とPウェル領域10との境界領域に開口部を形成する。次に、図8に示すように、LOCOS酸化を行い、上記開口部にLOCOS酸化膜12を形成する。その後、図9に示すように、窒化珪素膜11及び熱酸化膜8を一旦除去した後に、ゲート酸化膜13を形成する。続いて、図10に示すように、Nウェル領域9及びPウェル領域10におけるゲート酸化膜13の上にゲート電極14をそれぞれパターン形成する。その後、図11に示すように、Pウェル領域10が開口するようにレジスト15を形成し、ゲート電極14をマスクとして、リン等のN型不純物元素16をPウェル領域10にイオン注入する。このことにより、N型低濃度不純物領域17を形成する。次に、図12に示すように、Nウェル領域9が開口するようにレジスト18を形成し、ゲート電極14をマスクとして、ホウ素等のP型不純物元素19をNウェル領域9にイオン注入する。このことにより、P型低濃度不純物領域20を形成する。その後、CVD法等によりSiO2膜を形成した後に、図13に示すように、異方性ドライエッチングを行うことにより、上記各ゲート電極14の両側壁にSiO2によって構成されたサイドウォール21をそれぞれ形成する。続いて、図14に示すように、Pウェル領域10が開口するようにレジスト22を形成し、ゲート電極14及びサイドウォール21をマスクとして、リン等のN型不純物元素23をPウェル領域10にイオン注入する。このことにより、N型低濃度不純物領域17の外側にN型高濃度不純物領域24を形成する。次に、図15に示すように、Nウェル領域9が開口するようにレジスト25を形成し、ゲート電極14及びサイドウォール21をマスクとして、ホウ素等のP型不純物元素26をNウェル領域9にイオン注入する。このことにより、P型低濃度不純物領域20の外側にP型高濃度不純物領域27を形成する。その後、熱処理を行うことにより、イオン注入した上記各不純物元素を活性化させる。こうして、Nウェル領域9には、PMOSトランジスタ51の活性領域53と、ゲート電極14及びサイドウォール21とが形成される一方、Pウェル領域10には、NMOSトランジスタ52の活性領域54と、ゲート電極14及びサイドウォール21とが形成される。このとき、半導体基板1の表面は、素子形成面50の上にゲート酸化膜13を介して上記ゲート電極14及びサイドウォール21が突出して形成されるため、比較的急峻な凹凸形状になっている。次に行う段差補償絶縁膜形成工程では、上記半導体基板1に対し、上記PMOSトランジスタ51及びNMOSトランジスタ52の各ゲート電極14等を覆うと共に素子形成面50に沿った段差状の表面を有する段差補償絶縁膜28を形成する。この段差補償絶縁膜形成工程は、絶縁膜積層工程と、成形工程とにより行う。すなわち、まず、絶縁膜積層工程では、図16に示すように、半導体基板1に対し、上記PMOSトランジスタ51及びNMOSトランジスタ52の各ゲート電極14等を覆うようにSiO2等の絶縁膜28を積層し、CMP法等により平坦化する。言い換えれば、平坦な表面を有する絶縁膜28を、上記半導体基板1に積層して形成する。続いて、成形工程では、図17に示すように、Pウェル領域10にパターン形成したレジスト29をマスクにして、Nウェル領域9及びPウェル領域10におけるゲート酸化膜13の表面の高さの差すなわち、素子形成面50の高さの差だけ上記絶縁膜28をエッチングして薄膜化する。このことにより、段差補償絶縁膜28を形成する。このとき、薄膜化する領域と薄膜化しない領域との境界は、なるべくなだらかな段差形状とすることが望ましい。エッチング方法としては、例えば等方性ドライエッチングやウェットエッチングが適している。こうして、半導体基板1の表面は、比較的なだらかな表面を有する段差補償絶縁膜28により覆われることとなる。次に、剥離層形成工程を行う。剥離層形成工程では、図18に示すように、レジスト29を除去した後に、上記半導体基板1に対し、段差補償絶縁膜28を介して剥離用物質30である例えば水素やHe、Ne等の不活性ガスをイオン注入する。このことにより、半導体基板1に剥離層31を形成する。尚、上記剥離用物質30は、水素及び不活性ガスの少なくとも一方により構成することができる。このとき、剥離層31は、段差補償絶縁膜28の表面から一定の深さ位置に形成されるため、段差補償絶縁膜28及び素子形成面50に沿って段差状に形成される。すなわち、剥離層31は、素子形成面50から一定の深さ位置に形成される。次に行う電極形成工程では、図19に示すように、上記段差補償絶縁膜28の上にSiO2膜を所定の厚みで積層することにより、層間絶縁膜32を形成する。層間絶縁膜32の表面は、段差補償絶縁膜28の表面に沿った段差状に形成されている。その後、図20に示すように、上記ゲート酸化膜13、段差補償絶縁膜28及び層間絶縁膜32に対し、複数のコンタクトホール33を貫通形成する。このとき、コンタクトホール33を、Nウェル領域9におけるP型高濃度不純物領域27の上方位置と、Pウェル領域10におけるN型高濃度不純物領域24の上方位置とのそれぞれにおいて形成する。その後に、導電性材料を上記各コンタクトホール33に充填させることにより、電極34を形成する。各電極34は、層間絶縁膜32の表面から突出して形成されている。こうして、電極34は、N型高濃度不純物領域24又はP型高濃度不純物領域27に接続される。次に、平坦化膜形成工程では、図21に示すように、上記段差補償絶縁膜28を覆う平坦化膜35を形成する。すなわち、上記層間絶縁膜32の上にSiO2等の絶縁膜を形成した後に、CMP法等により平坦化する。続いて、貼付工程では、上記平坦化膜35の表面を洗浄した後に、その表面にガラス基板36を貼り付ける。貼付工程は、分離工程の前に行われる。次に行う分離工程では、図22に上下を逆にして示すように、400~600°C程度の熱処理を行うことにより、半導体基板1の一部を剥離層31に沿って分離する。その結果、PMOSトランジスタ51及びNMOSトランジスタ52は、薄型化されて半導体基板1上からガラス基板36上に移されることとなる。そして、剥離層31が素子形成面50に沿って段差状に形成されているため、残された半導体層1つまり、半導体基板1の一部は一定の厚みに形成される。その後、剥離層31をエッチング等により取り除いた後、露出した半導体層1の表面を保護し、電気絶縁性を確保するために、保護膜37を形成する。この場合、剥離層31のエッチングに引き続いて、LOCOS酸化膜12が露出するまで半導体層1をエッチングして、素子分離を行うようにしてもよい。以上のようにして、半導体装置Sは製造される。-実施形態1の効果-したがって、この実施形態1によると、まず、PMOSトランジスタ51及びNMOSトランジスタ52を、半導体基板1とは別の基板であるガラス基板36に薄膜化して製造できる。さらに、1回のフォト工程によって上記PMOSトランジスタ51及びNMOSトランジスタ52のウェル形成を行うことができるため、製造期間を短縮し製造コスト抑えることができる。また、ゲート電極14等を段差補償絶縁膜28により覆うことにより、イオン注入される基板表面を比較的なだらかな形状にしたので、剥離層31が急峻な段差状に形成されてしまうのを防止することができる。そのことに加え、上記段差補償絶縁膜28の表面を素子形成面50に沿った段差状に形成するようにしたので、剥離層31を段差補償絶縁膜28の表面及び素子形成面50から一定の深さ位置にイオン注入して形成することができる。すなわち、図1に示すように、分離後に残された半導体層1を一定の厚みcに形成することができる。その結果、形成されたPMOSトランジスタ51及びNMOSトランジスタ52の電気特性を均一化できると共に、各PMOSトランジスタ51及びNMOSトランジスタ52における半導体層1の厚みを適切に制御することができる。《発明の実施形態2》図23は、本発明に係る半導体装置及びその製造方法の実施形態2を示している。尚、以下の実施形態では、図1~図22と同じ部分については同じ符号を付して、その詳細な説明を省略する。本実施形態の半導体装置Sは、平坦化膜35が絶縁膜40を介してガラス基板36に設けられている。また、ガラス基板36には、能動素子又は受動素子等の電気素子41が、貼付工程の前に予め形成されている。電気素子41は、半導体層1を覆う保護膜37と同じ膜によって覆われている。電気素子41の上方の保護膜37には、コンタクトホール38が形成されている。一方、PMOSトランジスタ51及びNMOSトランジスタ52における電極34の一方の上方には、層間絶縁膜32、段差補償絶縁膜28及び保護膜37等を貫通するコンタクトホール38が形成されている。そして、電気素子41及び上記電極34は、上記各コンタクトホール38に充填されたメタル配線39を介して接続されている。尚、本実施形態では、LOCOS酸化膜12が、PMOSトランジスタ51及びNMOSトランジスタ52の左右両側にそれぞれ形成されている。上記半導体装置Sを製造する場合には、ガラス基板36に絶縁膜40を積層すると共に、電気素子41を形成しておく。そして、上記実施形態1における貼付工程において、平坦化膜形成工程で形成された平坦化膜35の表面を、上記ガラス基板36に積層された絶縁膜40に貼り付ける。続いて、上記実施形態1と同様に、分離工程を行う。このことにより、PMOSトランジスタ51及びNMOSトランジスタ52は、ガラス基板36側に移される。その後、保護膜37を、半導体層1や電気素子41を覆うように形成する。このとき、平坦化膜35、層間絶縁膜32及び段差補償絶縁膜28等の側面も、上記保護膜37によって覆う。次に行う配線形成工程では、コンタクトホール38を、電気素子41及び電極34の上方にそれぞれ形成し、各コンタクトホール38に導電材料を充填してパターニングすることにより、電気素子41と電極34とを接続するメタル配線39を形成する。以上の工程により、半導体装置Sを製造する。《その他の実施形態》上記実施形態では、段差補償絶縁膜28、層間絶縁膜32及び平坦化膜35をこの順に積層するようにしたが、本発明はこれに限らず、段差補償絶縁膜28を厚めに形成し、その段差補償絶縁膜28に直接に平坦化膜35を積層するようにしてもよい。このことにより、製造工程を簡略化して製造コストの低減を図ることができる。"