"複数のセクタと、前記複数のセクタに共有された複数の主ビット線と、ディスチャージ信号線と、前記複数の主ビット線のうちのいずれかと接地電源との間に接続され、かつ前記ディスチャージ信号線により制御されるディスチャージトランジスタとを備えた半導体記憶装置であって、前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、複数のビット線選択信号線と、各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチとを有し、前記半導体記憶装置は、前記複数のビット線をディスチャージする際に、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記ディスチャージトランジスタとを介して前記接地電源に接続されるように、前記ビット線接続信号線と前記複数のビット線選択信号線のうちの一部と前記ディスチャージ信号線とを活性化させる制御回路を更に備えたことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、各々前記複数の主ビット線のうちの対応する主ビット線に接続された複数のディスチャージトランジスタを備え、前記制御回路は、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記複数のディスチャージトランジスタとを介して前記接地電源に接続されるように制御することを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のビット線が複数のグループに分けられ、前記ビット線のグループ単位でディスチャージすることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のビット線のディスチャージ時に、直前のリード動作時に活性化させたビット線選択信号線の活性化状態を維持することにより、データの読み出しに用いたビット線を介して他のビット線のディスチャージを行うことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記複数のビット線接続スイッチは、前記複数のメモリセルと同じ構成を有し、前記ビット線接続信号線は、前記ワード線と同じ構成を有することを特徴とする半導体記憶装置。請求項5記載の半導体記憶装置において、前記複数のビット線接続スイッチとして使用される各メモリセルは、書き換え可能な構成を有することを特徴とする半導体記憶装置。請求項6記載の半導体記憶装置において、前記複数のビット線接続スイッチとして使用される各メモリセルは、消去状態に設定されたことを特徴とする半導体記憶装置。複数のセクタを備えた半導体記憶装置であって、前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチと、接地電源に接続された配線からなる接地電源接続部と、前記複数のビット線のうちの端部に位置するビット線と前記接地電源接続部との間に接続され、かつ前記ビット線接続信号線により制御されるビット線接地スイッチとを有し、前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記ビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数のセクタに共有された複数の主ビット線を更に備え、前記複数のセクタの各々は、複数のビット線選択信号線と、各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタとを更に有し、前記複数のビット線をディスチャージする際には、前記複数のビット線選択信号線のいずれもが活性化されないことを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数のセクタの各々は、複数の接地電源接続部と、複数のビット線接地スイッチとを有し、前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記接地電源接続部は、前記複数のビット線と同じ構成を有することを特徴とする半導体記憶装置。請求項8記載の半導体記憶装置において、前記複数のビット線接続スイッチ及び前記ビット線接地スイッチは、前記複数のメモリセルと同じ構成を有し、前記ビット線接続信号線は、前記ワード線と同じ構成を有することを特徴とする半導体記憶装置。請求項12記載の半導体記憶装置において、前記複数のビット線接続スイッチ及び前記ビット線接地スイッチとして使用される各メモリセルは、書き換え可能な構成を有することを特徴とする半導体記憶装置。請求項13記載の半導体記憶装置において、前記複数のビット線接続スイッチ及び前記ビット線接地スイッチとして使用される各メモリセルは、消去状態に設定されたことを特徴とする半導体記憶装置。特許文献1の技術では、ビット線のディスチャージ時に、ビット線毎に配置されたビット線選択トランジスタの全てをオンさせるために多くの電力を消費してしまうという課題があった。また、特許文献2の技術ではプリチャージ時の消費電力が大きくなるという課題があった。本発明の目的は、半導体記憶装置におけるビット線ディスチャージ時の消費電力を低減することにある。上記課題を解決するため、本発明は、複数のビット線のディスチャージ時にビット線同士をビット線接続スイッチで接続することとしたものである。具体的に説明すると、本発明に係る第1の半導体記憶装置は、複数のセクタと、前記複数のセクタに共有された複数の主ビット線と、ディスチャージ信号線と、前記複数の主ビット線のうちのいずれかと接地電源との間に接続され、かつ前記ディスチャージ信号線により制御されるディスチャージトランジスタとを備えた構成を前提とする。前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、複数のビット線選択信号線と、各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチとを有する。そして、前記複数のビット線をディスチャージする際に、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記ディスチャージトランジスタとを介して前記接地電源に接続されるように、前記ビット線接続信号線と前記複数のビット線選択信号線のうちの一部と前記ディスチャージ信号線とを活性化させる制御回路を更に備えたことを特徴とするものである。また、本発明に係る第2の半導体記憶装置は、複数のセクタを備えた半導体記憶装置であって、前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する2本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチと、接地電源に接続された配線からなる接地電源接続部と、前記複数のビット線のうちの端部に位置するビット線と前記接地電源接続部との間に接続され、かつ前記ビット線接続信号線により制御されるビット線接地スイッチとを有する。そして、前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記ビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とするものである。本発明によれば、ビット線同士をビット線接続スイッチで接続することとしたので、ディスチャージ時に活性化するビット線選択信号線の数が削減される結果、ディスチャージ時の消費電力を低減できる。以下、本発明の実施形態について図面を用いて説明を行う。なお、各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。《第1の実施形態》図1は、本発明の第1の実施形態に係るVGA型半導体記憶装置の構成を示している。図1の構成では、メモリセルアレイが複数のセクタに分割されている。MBL[0],[1]は主ビット線であり、全セクタで共有をしている。DCS[0]はディスチャージ信号線、40は主ビット線MBL[0]上のディスチャージトランジスタ、50は制御回路である。各セクタにおいて、10~16及び20~26はメモリセル、BL[0]~[7]はビット線、WL[0],[1]はワード線、30~37はビット線選択トランジスタ、SL[0]~[7]はビット線選択信号線、00~03はビット線接続スイッチ、BCLはビット線接続信号線である。全てのビット線BL[0]~[7]の間にメモリセル10~16,20~26が配置されており、隣接するメモリセル同士でビット線を共有する構成をとっている。ビット線間が1つおきにビット線接続スイッチ00~03により接続され、これらのビット線接続スイッチ00~03がビット線接続信号線BCLにより制御される。制御回路50は、ビット線BL[0]~[7]のディスチャージ時に、ビット線接続信号線BCL、ビット線選択信号線SL[0],[2],[4],[6]及びディスチャージ信号線DCS[0]をそれぞれ活性化するように制御する。図1中の14個のメモリセル10~16,20~26のうちの1個のメモリセル12のデータを読み出す際のリード動作について説明を行う。まず、メモリセル12のデータを読み出すためにワード線WL[0]を活性化する。次に、ビット線選択信号線SL[3]を活性化し、ビット線選択トランジスタ33を介して、ビット線BL[3]メモリセル12のドレインビット線を主ビット線MBL[1]に接続する。同時に、ビット線選択信号線SL[2]を活性化し、ビット線選択トランジスタ32を介して、ビット線BL[2]メモリセル12のソースビット線を主ビット線MBL[0]に接続する。図2は、図1の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル12のリード動作時にビット線BL[3]にドレイン電圧が印加されると、メモリセル10~16を介してビット線BL[0],[1],[4],[5],[6],[7]に電荷が伝播し、蓄積される。次に、第1の実施形態におけるディスチャージ動作を説明する。第1の実施形態におけるディスチャージでは、ビット線同士を接続するようにビット線接続信号線BCLを活性化する。これにより、ビット線接続スイッチ00を介してビット線BL[0]とビット線BL[1]が、ビット線接続スイッチ01を介してビット線BL[2]とビット線BL[3]が、ビット線接続スイッチ02を介してビット線BL[4]とビット線BL[5]が、ビット線接続スイッチ03を介してビット線BL[5]とビット線BL[6]がそれぞれ接続される。ここで、ビット線接続スイッチ00~03をビット線選択トランジスタ30~37よりも小さいトランジスタで構成すれば、各ビット線接続スイッチ00~03を小電力で駆動できる。また、ビット線選択信号線SL[0],[2],[4],[6]を活性化し、ビット線BL[0],[2],[4],[6]と主ビット線MBL[0]とを接続する。また、ディスチャージ信号線DCS[0]を活性化し、主ビット線MBL[0]を接地電源に接続する。本実施形態では、ビット線BL[1],[3],[5],[7]のディスチャージはビット線接続スイッチ00~03を介してビット線BL[0],[2],[4],[6]に接続し、ビット線選択トランジスタ30,32,34,36を介して主ビット線MBL[0]に接続し、ディスチャージトランジスタ40を介して接地電源に接続することで実現する。本実施形態において、ディスチャージ時に活性化する必要のあるビット線選択信号線の数は従来の半分となり、ディスチャージ時の信号遷移による消費電力の低減が実現できる。また、ディスチャージに利用する主ビット線の数は従来の半分になる。ディスチャージに利用しない主ビット線に対してはディスチャージトランジスタを付加する必要が無いため、ディスチャージに利用する主ビット線にのみディスチャージトランジスタを付加した構成を持つことが可能である。このため、この実施形態では、ディスチャージ信号線の遷移による消費電力の低減及びディスチャージ回路の面積削減を実現できる。なお、本実施形態におけるビット線接続スイッチは、ビット線間を1つおきに付加される構成をとっているが、ディスチャージトランジスタが接続される主ビット線と全てのビット線とが接続可能な構成であれば同様の効果が得られる。《第2の実施形態》図3は、本発明の第2の実施形態に係るVGA型半導体記憶装置の構成を示している。DCS[1]はディスチャージ信号線、41は主ビット線MBL[1]上のディスチャージトランジスタ、00~05はビット線接続スイッチである。3個のビット線接続スイッチ00~02はビット線BL[0]~[3]が第1グループをなすようにこれらのビット線BL[0]~[3]の間に配置され、他の3個のビット線接続スイッチ03~05はビット線BL[4]~[7]が第2グループをなすようにこれらのビット線BL[4]~[7]の間に配置されている。図4は、図3の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル12のデータを読み出す際の動作は第1の実施形態と同様であり、リード動作の際にメモリセル10~16を介してビット線BL[0],[1],[4],[5],[6],[7]に電荷が蓄積する。本実施形態のディスチャージ動作について説明を行う。第2の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線BCLを活性化する。ビット線接続スイッチ00~03を介して第1グループのビット線BL[0]~[3]が、ビット線接続スイッチ03~05を介して第2グループのビット線BL[4]~[7]がそれぞれ接続される。また、ビット線選択信号線SL[3],[4]を活性化し、ビット線BL[3]と主ビット線MBL[1]、ビット線BL[4]と主ビット線MBL[0]をそれぞれ接続する。また、ディスチャージ信号線DCS[0],[1]を活性化し、主ビット線MBL[0],[1]を接地電源に接続する。本実施形態では、ビット線BL[0],[1],[2]のディスチャージはビット線接続スイッチ00~02を介してビット線BL[3]に接続し、ビット線選択トランジスタ33を介して主ビット線MBL[1]に接続し、ディスチャージトランジスタ41を介して接地電源に接続することで実現する。また、ビット線BL[5],[6],[7]のディスチャージはビット線接続スイッチ03~05を介してビット線BL[4]に接続し、ビット線選択トランジスタ34を介して主ビット線MBL[0]に接続し、ディスチャージトランジスタ40を介して接地電源に接続することで実現する。本実施形態によれば、ディスチャージ時に活性化するビット線選択信号線の数が第1の実施形態の場合よりも減るため、消費電力を低減できる利点がある。《第3の実施形態》図5は、本発明の第3の実施形態に係るVGA型半導体記憶装置の構成を示している。00~06はビット線接続スイッチである。ここでは、全てのビット線BL[0]~[7]の間にビット線接続スイッチ00~06が配置されている。図6は、図5の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル12のデータを読み出す際の動作は第1の実施形態と同様であり、リード動作の際にメモリセル10~16を介してビット線BL[0],[1],[4],[5],[6],[7]に電荷が蓄積する。本実施形態のディスチャージ動作について説明を行う。第3の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線BCLを活性化する。ビット線接続スイッチ00~06を介して、ビット線BL[0]~[7]が接続される。また、リード動作時に活性化したビット線選択信号線SL[2],[3]は活性化状態を維持し、ビット線BL[2]と主ビット線MBL[0]、ビット線BL[3]と主ビット線MBL[1]をそれぞれ接続する。また、ディスチャージ信号線DCS[0],[1]を活性化し、主ビット線MBL[0],[1]を接地電源に接続する。本実施形態において、読み出しに使用していないビット線BL[0],[1],[4],[5],[6],[7]のディスチャージは、各々ビット線接続スイッチ00~06を介してビット線BL[2],[3]に接続し、ビット線選択トランジスタ32,33を介して主ビット線MBL[0],[1]に接続し、ディスチャージトランジスタ40,41を介して接地電源に接続することで実現する。本実施形態において、ディスチャージは、リード動作時に活性化していたビット線選択信号線の活性化状態を維持したまま行えるため、ディスチャージ時に新たに活性化する必要のあるビット線選択信号線はなくなり、ディスチャージ時の信号遷移による消費電力の低減が実現できる。本実施形態では、ディスチャージ時に全てのビット線同士を接続することとしたので、ディスチャージ時に活性化するビット線選択信号線の選択を任意に行うことができる。つまり、ディスチャージ時にビット線と接続する主ビット線を任意に選択することが可能になる。《第4の実施形態》図7は、本発明の第4の実施形態に係るVGA型半導体記憶装置の構成を示している。図7の構成では、メモリセルアレイが複数のセクタに分割されている。MBL[0],[1]は主ビット線であり、全セクタで共有をしている。各セクタにおいて、10~16及び20~26はメモリセル、BL[0]~[7]はビット線、WL[0],[1]はワード線、30~37はビット線選択トランジスタ、SL[0]~[7]はビット線選択信号線、00~06はビット線接続スイッチ、BCLはビット線接続信号線、60及び61は接地電源に接続された配線からなる接地電源接続部、70及び71はビット線接地スイッチである。全てのビット線BL[0]~[7]の間にメモリセル10~16,20~26が配置されており、隣接するメモリセル同士でビット線を共有する構成をとっている。全てのビット線間がビット線接続スイッチ00~06により接続され、これらのビット線接続スイッチ00~06がビット線接続信号線BCLにより制御される。接地電源接続部60はビット線接地スイッチ70を介して隣接するビット線BL[0]に、接地電源接続部61はビット線接地スイッチ71を介して隣接するビット線BL[7]にそれぞれ接続している。両ビット線接地スイッチ70,71もビット線接続信号線BCLにより制御される。図8は、図7の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル12のデータを読み出す際の動作は第1の実施形態と同様であり、リード動作の際にメモリセル10~16を介してビット線BL[0],[1],[4],[5],[6],[7]に電荷が蓄積する。次に、本実施形態におけるディスチャージ動作の説明を行う。第4の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線BCLを活性化する。ビット線接続スイッチ00~06を介して、ビット線BL[0]~[7]が接続される。また、ビット線接続信号線BCLが活性化されることで、ビット線接地スイッチ70,71を介してビット線BL[0]~[7]と接地電源接続部60,61とが接続される。本実施形態において、ビット線BL[0]~[7]のディスチャージは、各々ビット線接続スイッチ00~07及びビット線接地スイッチ70,71を介して接地電源接続部60,61に接続することで実現する。本実施形態では、ディスチャージ時にビット線選択信号線SL[0]~[7]を活性化する必要がないため、ディスチャージ時の信号遷移による消費電力の低減が実現できる。また、本実施形態では、各セクタにおいて接地電源に接続することでディスチャージを行うため、ディスチャージトランジスタ及びディスチャージ信号線を必要とせず、ディスチャージ回路の面積削減が期待できる。ただし、図5に示したようなディスチャージトランジスタ40,41を併用することは可能である。なお、本実施形態における接地電源接続部60,61はビット線BL[0]~[7]と同じ構成としてもよい。ビット線BL[0]~[7]と同じ構成を持つことで、接地電源接続部60,61を小面積で実現できる。両接地電源接続部60,61のうち一方は省略可能である。さて、上記各実施形態において、ビット線接続スイッチ00~06及びビット線接地スイッチ70,71はメモリセル10~16,20~26と同じ構成としてもよく、ビット線接続信号線BCLはワード線WL[0],[1]と同じ構成としてもよい。メモリセル10~16,20~26、ワード線WL[0],[1]と同じ構成を用いることで、ビット線接続スイッチ00~06及びビット線接地スイッチ70,71並びにビット線接続信号線BCLを小面積で実現できる。ビット線接続スイッチ00~06及びビット線接地スイッチ70,71にメモリセル10~16,20~26と同じ構成を用いる場合、書き換え可能な構成を持つメモリセルをスイッチとして利用する。この際、メモリセル中に低い閾値電圧の状態を実現するため、初期状態のメモリセルを使用したり、メモリセルを消去状態に設定したりすればよい。"