シフトされる第1の離散電圧レベルを受けるためのデータ入力部と、前記入力部、および、第2の離散電圧レベルに接続されたレベルシフティング部と、イネーブル入力部を有する、前記レベルシフティング部に接続されたイネーブル部と、出力部とを含むレベルシフティング回路であって、前記レベルシフティング回路が、前記第1の離散電圧レベルにおけるデータ入力を第2の離散電圧レベルに変換するように構成されており、前記イネーブル部が、前記イネーブル入力部に応じて、前記第2の離散電圧レベルを前記出力部に選択的に提供するか、または、前記レベルシフティング部の少なくとも一部を前記出力部から切り離すように構成されている、レベルシフティング回路。前記レベルシフティング部が、プルアップセクションと、評価セクションとを含み、前記入力部が、データ入力部と、相補データ入力部とを含み、前記出力部が、第1の出力部と、第2のデータ出力部とを含み、前記プルアップセクションが、第1のプルアップ回路と、第2のプルアップ回路とを含み、前記第1のプルアップ回路が、第1のフィードバック入力部と、第1のプルアップ出力部とを有し、前記データ入力部と、前記第2の離散電圧レベルとに接続されており、前記第2のプルアップ回路が、第2のフィードバック入力部と、第2のプルアップ出力部とを有し、前記相補データ入力部と、前記第2の離散電圧レベルとに接続されており、前記評価セクションが、第1の評価回路と、第2の評価回路とを含み、前記第1の評価回路が、第1の評価出力部を有し、前記データ入力部と、グラウンドとに接続されており、前記第2の評価回路が、第2の評価出力部を有し、前記相補データ入力部と、グラウンドとに接続されており、前記第1のプルアップ出力部が、前記第2のフィードバック入力部に接続されており、前記第2のプルアップ出力部が、前記第1のフィードバック入力部に接続されており、前記第1のプルアップ出力部が、前記第1のデータ出力部に接続されており、前記第2のプルアップ出力部が、前記第2のデータ出力部に接続されており、前記真のデータ入力部および前記相補データ入力部が、前記第1の離散電圧レベルでドライブされるように適合されている、請求項1に記載のレベルシフティング回路。前記第1のプルアップ回路および前記第2のプルアップ回路が、それぞれ、第1の電源と前記プルアップ出力部との間に、直列の第1のPMOSトランジスタと第2のPMOSトランジスタとを含み、前記第1のPMOSトランジスタが、前記第2の離散電圧レベルと、他方のプルアップ回路のプルアップ出力部に接続されており、前記第2のPMOSトランジスタが、前記データ入力部および前記相補データ入力部の一方に接続されている、請求項2に記載のレベルシフティング回路。前記第1の評価回路および前記第2の評価回路が、それぞれ、第1のNMOSトランジスタと、前記データ入力部および前記相補データ入力部の一方に接続された前記第1のNMOSトランジスタのゲートとを含む、請求項2に記載のレベルシフティング回路。前記イネーブル部が、第1のイネーブル回路と、第2のイネーブル回路とを含み、前記イネーブル入力部が、前記第1のイネーブル回路と前記第2のイネーブル回路とに接続されており、前記第1のイネーブル回路が、前記第1の評価回路と前記第1のプルアップ回路との間に接続されており、前記第2のイネーブル回路が、前記第2の評価回路と前記第2のプルアップ回路との間に接続されている、請求項2に記載のレベルシフティング回路。前記第1のイネーブル回路および前記第2のイネーブル回路が、それぞれ、第2のNMOSトランジスタと、前記イネーブル入力部に接続された前記第2のNMOSトランジスタのゲートとを含む、請求項5に記載のレベルシフティング回路。前記第1のデータ出力部が、ビット線の対における第1のビット線に接続されており、前記第2のデータ出力部が、前記ビット線の対における第2のビット線に接続されている、請求項2に記載のレベルシフティング回路。前記レベルシフティング回路が、前記ビット線の対を通じて少なくとも1つのメモリセルに接続されている、請求項7に記載のレベルシフティング回路。前記ビット線の対が、前記少なくとも1つのメモリセルの読み込み動作の間と、書き込み動作の間との両方に用いられる、請求項8に記載のレベルシフティング回路。前記イネーブル入力部が、前記少なくとも1つのメモリセルの読み出し動作の間における前記ビット線の対のどちらかの状態を前記レベルシフティング回路が変化させないように適合されている、請求項9に記載のレベルシフティング回路。前記イネーブル入力部が、前記第1の離散電圧レベルでドライブされるように適合されている、請求項1に記載のレベルシフティング回路。前記イネーブル入力部が、前記第2の離散電圧レベルでドライブされるように適合されている、請求項1に記載のレベルシフティング回路。前記イネーブル入力部が書き込みクロックである、請求項1に記載のレベルシフティング回路。半導体ダイに組み込まれた、請求項1に記載のレベルシフティング回路。前記レベルシフティング回路が組み込まれる、セットトップボックス、娯楽機器、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータのモニタ、テレビ、チューナ、ラジオ、サテライトラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスクプレーヤ、および、ポータブルデジタルビデオプレーヤからなる群から選択されるデバイスをさらに含む、請求項1に記載のレベルシフティング回路。書き込み動作の間に、レベルシフティング回路において、第1の電源によってドライブされるデータ入力を受信するステップと、前記レベルシフティング回路をイネーブルにする、前記レベルシフティング回路のイネーブル入力部における信号を受信するステップと、第2の電源によるデータ入力のレベルシフトされた表現をビット線にドライブするステップとを含み、読み出し動作の間に、前記レベルシフティング回路の少なくとも一部を前記ビット線から切り離す、前記レベルシフティング回路のイネーブル入力部における信号を受信するステップを含む、メモリを動作させる方法。前記イネーブル入力部で受信される信号が、第1の電源によってドライブされる、請求項16に記載の方法。前記イネーブル入力部で受信される信号が、第2の電源によってドライブされる、請求項16に記載の方法。前記イネーブル入力部で受信される信号が書き込みクロックである、請求項16に記載の方法。第1の電圧ドメインにおける複数の列と、それぞれが前記複数の列のうちの1つに接続されている、複数のレベルシフティング回路とを含むメモリシステムであって、それぞれの列が、ビット線の対にそれぞれ接続された複数のビットセルを含み、それぞれのレベルシフティング回路が、相補型のデータ入力部の対と、イネーブル入力部と、前記ビット線の対に接続された相補型のデータ出力部の対とを有し、前記レベルシフティング回路が、前記レベルシフティング回路をイネーブルにする前記イネーブル入力部における信号に応じて、相補型のデータ入力部の対における信号を第2の電圧ドメインから受信し、第1の電圧ドメインに変換された信号の表現を、相補型のデータ出力部の対を介して前記ビット線の対に提供するように適合されており、前記レベルシフティング回路が、前記レベルシフティング回路をディセーブルにする前記イネーブル入力部における信号に応じて、前記レベルシフティング回路の一部を前記ビット線の対から切り離す、メモリシステム。前記複数のレベルシフティング回路のそれぞれにおけるイネーブル入力部が、書き込みクロックに接続されている、請求項20に記載のメモリシステム。前記書き込みクロックが、前記第1の電圧ドメインによってドライブされる、請求項21に記載のメモリシステム。前記書き込みクロックが、前記第2の電圧ドメインによってドライブされる、請求項22に記載のメモリシステム。前記ビット線の対が、共有の読み出しと書き込みのビット線である、請求項20に記載のメモリシステム。詳細な説明において開示される実施形態は、レベルシフトされた表現を出力として提供するか、または、高インピーダンスの状態を提供することができるダイナミック電圧レベルシフティング回路、システム、および方法を含む。開示される回路、システム、および方法は、共有の読み出しと書き込みのビット線を有するメモリシステムなどに、動的ノードを有する回路の相互運用性を提供することができる。開示される回路、システム、および方法は、シリコン部分における許容レベルと消費電力とが両立する、このような相互運用性を提供することができる。例示的な一実施形態では、レベルシフティング回路は、シフトされる第1の離散電圧レベルを受けるためのデータ入力部と、その入力部、および、第2の離散電圧レベルに接続されたレベルシフティング部と、イネーブル入力部を有する、レベルシフティング部に接続されたイネーブル部と、出力部とを含む。レベルシフティング回路は、第1の離散電圧レベルにおけるデータ入力を、第2の離散電圧レベルに変換するように構成されている。イネーブル部は、イネーブル入力部に応じて、第2の離散電圧レベルを出力部に選択的に提供するか、または、レベルシフティング部の少なくとも一部を出力部から切り離すように構成されている。別の例示的実施形態では、メモリを動作させる方法は、書き込み動作の間に、レベルシフティング回路において、第1の電源によってドライブされるデータ入力を受信するステップと、レベルシフティング回路をイネーブルにする、レベルシフティング回路のイネーブル入力部における信号を受信するステップと、第2の電源によるデータ入力のレベルシフトされた表現をビット線にドライブするステップとを含む。この方法は、読み出し動作の間に、レベルシフティング回路の少なくとも一部をビット線から切り離す、レベルシフティング回路のイネーブル入力部における信号を受信するステップをさらに含む。別の例示的実施形態では、メモリシステムは、第1の電圧ドメインにおける複数の列と、それぞれが前記複数の列のうちの1つに接続されている、複数のレベルシフティング回路とを含む。それぞれの列は、共有の読み出しと書き込みのビット線の対にそれぞれ接続された複数のビットセルを含む。それぞれのレベルシフティング回路は、相補型のデータ入力部の対と、イネーブル入力部と、相補型のデータ出力部の対とを有しており、相補型のデータ出力部の対は、共有の読み出しと書き込みのビット線の対に接続されている。レベルシフティング回路は、レベルシフティング回路をイネーブルにするイネーブル入力部における信号に応じて、相補型のデータ入力部の対における信号を第2の電圧ドメインから受信し、第1の電圧ドメインに変換された信号の表現を、相補型のデータ出力部の対を介して共有の読み出しと書き込みのビット線の対に提供するように適合されている。レベルシフティング回路は、レベルシフティング回路をディセーブルにするイネーブル入力部における信号に応じて、レベルシフティング回路の一部を、共有の読み出しと書き込みのビット線の対から切り離すように適合されている。図3は、全体的に300で示されている、一実施形態によるダイナミック電圧レベルシフティング回路における上位レベルのブロック図を示す。ダイナミックレベルシフティング回路は、入力部310、レベルシフティング部320、イネーブル入力部330、イネーブル部340、および、出力部350を含む。入力部310は、レベルシフティング部320に接続されており、第1の離散電圧レベルにおける入力信号を提供する。レベルシフティング部320は、第1の離散電圧レベルにおける入力信号を、第1の離散電圧レベルとは異なる第2の離散電圧レベルに変換する。たとえば、第1の離散電圧レベルによって第1の電圧ドメインにおける回路が電力供給され、第2の離散電圧によって第2の電圧ドメインにおける回路が電力供給され得る。レベルシフティング部320は、イネーブル部340に接続されている。イネーブル部340は、イネーブル入力部330に基づいて、第2の離散電圧レベルを出力部350に選択的に提供するか、または、レベルシフティング部320の少なくとも一部を出力部350から切り離すように構成されている。図4は、全体的に400で示されている、ダイナミック電圧レベルシフティング回路を示しており、この回路は、データ入力部410、相補データ入力部412、および、レベルシフトイネーブル入力部414を含む。このレベルシフタ回路400は、第1の電源429に接続されたプルアップセクション420と、グラウンド439に接続された評価セクション430とをさらに含む。レベルシフタ回路400は、相補データ出力部450およびデータ出力部452を含む。データ入力部410および相補データ入力部412は、第2の電源462に接続された回路460によってドライブされる。プルアップセクション420は、データ入力部410および相補データ入力部412に応じて、相補データ出力部450およびデータ出力部452を第2の電源462に接続するように構成されている。引き続き図4を参照すると、プルアップセクション420は、第1のプルアップ回路422Aと、第2のプルアップ回路422Bとを備える。例示されている実施形態では、第1のプルアップ回路422Aは、フィードバックPMOSトランジスタ423A、フィードバック入力部424A、データ入力PMOSトランジスタ425A、データ入力部426A、および、プルアップ出力部428Aから構成される。フィードバックPMOSトランジスタ423A、および、データ入力PMOSトランジスタ425Aは、第1の電源429と、プルアップ出力部428Aとの間に直列に接続されている。第2のプルアップ回路422Bは、フィードバックPMOSトランジスタ423B、フィードバック入力部424B、データ入力PMOSトランジスタ425B、データ入力部426B、および、プルアップ出力部428Bから構成される。フィードバックPMOSトランジスタ423B、および、データ入力PMOSトランジスタ425Bは、第1の電源429と、プルアップ出力部428Bとの間に直列に接続されている。データ入力部410は、第1のプルアップ回路422Aにおけるデータ入力部426Aに接続されている。相補データ入力部412は、第2のプルアップ回路422Bにおけるデータ入力部426Bに接続されている。第1のプルアップ回路422Aにおけるプルアップ出力部428Aは、第2のプルアップ回路422Bにおけるフィードバック入力部424Bに接続されており、第2のプルアップ回路422Bにおけるプルアップ出力部428Bは、第1のプルアップ回路422Aにおけるフィードバック入力部424Aに接続されている。プルアップセクション420における他の構成が可能であることが、当業者には理解されよう。たとえば、フィードバックPMOSトランジスタ423Aおよびデータ入力PMOSトランジスタ425Aは、423Bおよび425Bと同様に入れ替えられてもよい。評価セクション430は、イネーブルにされたときに、相補データ出力部450およびデータ出力部452の一方をグラウンド439に接続することによって、データ入力部410および相補データ入力部412のレベルシフトされた相補型の表現を、相補データ出力部450およびデータ出力部452において提供するか、または、イネーブルにされていないときに、相補データ出力部450およびデータ出力部452に高インピーダンスを提供するように構成されている。引き続き図4を参照すると、評価セクション430は、第1の評価回路432Aと、第2の評価回路432Bとを備える。第1の評価回路432Aは、データ入力NMOSトランジスタ433A、データ入力部434A、イネーブルNMOSトランジスタ435A、イネーブル入力部436A、および、評価出力部438Aから構成される。データ入力NMOSトランジスタ433A、および、イネーブルNMOSトランジスタ435Aは、グラウンド439と、評価出力部438Aとの間に直列に接続されている。第2の評価回路432Bは、データ入力NMOSトランジスタ433B、データ入力部434B、イネーブルNMOSトランジスタ435B、イネーブル入力部436B、および、評価出力部438Bから構成される。データ入力NMOSトランジスタ433B、および、イネーブルNMOSトランジスタ435Bは、グラウンド439と、評価出力部438Bとの間に直列に接続されている。データ入力部410は、第1の評価回路432Aにおけるデータ入力部434Aに接続されている。相補データ入力部412は、第2の評価回路432Bにおけるデータ入力部434Bに接続されている。イネーブル入力部436Aおよび436Bは、レベルシフトイネーブル入力部414をイネーブルNMOSトランジスタ435Aおよび435Bに接続しており、レベルシフティング回路400が、データ入力部410および相補データ入力部412における、スプリアスによる論理ローから論理ハイへの変化を、データ出力部452および相補データ出力部450から切り離すことを可能にする。評価セクション430における他の構成が可能であることが、当業者には理解されよう。たとえば、評価回路432Aおよび432Bにおいて、データ入力NMOSトランジスタ433AおよびイネーブルNMOSトランジスタ435Aの順番は、433Bおよび435Bと同様に入れ替えられてもよい。あるいは、評価回路432Aおよび432Bのそれぞれは、ANDゲートによって制御される単一のNFETを備えることができ、この場合に第1の評価回路では、ANDゲートは、データ入力部410とイネーブル入力部414とを組み合わせ、第2の評価回路では、ANDゲートは、相補データ入力部412とイネーブル入力部414とを組み合わせる。データ出力部452を形成するために、第2のプルアップ回路422Bにおけるプルアップ出力部428Bと、第2の評価回路432Bにおける評価出力部438Bとが、互いに接続される。相補データ出力部450を形成するために、第1のプルアップ回路422Aにおけるプルアップ出力部428Aと、第1の評価回路432Aおける評価出力部438Aとが、互いに接続される。データ出力部452および相補データ出力部450としてレベルシフティング回路400の出力部が説明されたが、データ出力部452と相補データ出力部450の論理値が常に相補的とは限らないことを当業者は理解するであろう。たとえば、プリチャージ期間の間は、データ出力部452と相補データ出力部450の両方が、論理ハイの値にプリチャージする場合がある。次に、レベルシフティング回路400がイネーブルにされると、データ入力部410および相補データ入力部412に応じた相補的な論理値が、データ出力部452および相補データ出力部450によって評価され得る。引き続き図4を参照すると、論理ハイの信号がレベルシフトイネーブル入力部414で受信されると、レベルシフティング回路400は、データ入力部410および相補データ入力部412における、第2の供給電圧によってドライブされるデータ入力および相補データ入力を受け、第1の供給電圧における、データ入力のレベルシフトされた表現を、データ出力部452および相補データ出力部450に提供する。論理ローの信号がレベルシフトイネーブル入力部414で受信されると、レベルシフティング回路400の評価セクション430はディセーブルにされ、データ出力部452および相補データ出力部450は、レベルシフティング回路400における評価セクション430からの干渉を受けることなく、他の回路によってドライブされ得る。レベルシフティング回路400における他の構成が可能であることが、当業者には理解されよう。たとえば、それぞれのプルアップ回路は、他の2つのPMOSトランジスタと直列に接続され、またプルアップイネーブル入力部に接続された第3のPMOSトランジスタをさらに含むことができる。これは、レベルシフティング回路400が、データ入力部410および相補データ入力部412における、スプリアスによる論理ハイから論理ローへの変化を、データ出力部452および相補データ出力部450から切り離すことを可能にする。このような変更されたプルアップ回路は、図4に示されている評価回路432とともに用いることができる。さらに、レベルシフトイネーブル入力部414、または、他のイネーブル入力部は、第1の電源429によってドライブされてもよく、または、第2の電源462によってドライブされてもよい。電源の選択は、限定されないが、レベルシフタに接続されているメモリの中のデバイスと、レベルシフタの中のデバイスとの間のトラッキングと、レベルシフトイネーブル入力部414または他のイネーブル入力部に接続されたデバイスの消費電力およびリークと、システム全体のトポロジおよびタイミングとを含む、様々な設計事項によって影響され得る。実質的に説明されたダイナミック電圧レベルシフティング回路は、メモリシステムに電圧レベルシフトされた信号を提供するか、または、メモリシステムからの電圧レベルシフトされた表現を提供するために、メモリシステムに用いられてもよい。この点において、図5は、第1の電圧ドメイン520におけるメモリ510を含むメモリシステム500を示す。メモリシステム500は、532A~532Mに示されている複数のダイナミック電圧レベルシフティング回路を含む。メモリ510は、複数のダイナミック電圧レベルシフティング回路532A~532Mを通じて第2の電圧ドメイン530における回路560に接続されている。例示されている実施形態では、メモリ510は、列570A~570Mから構成される。列570A~570Mのそれぞれは、複数のメモリビットセル512A~512Nから構成される。メモリビットセル512A~512Nのそれぞれは、ビット線514および516の対に接続されている。ビット線514および516のそれぞれの対は、メモリシステム500における読み出し動作の間と、書き込み動作の間の両方に用いられる。列570A~570Mのそれぞれは、ビット線514および516の対を通じて、複数のレベルシフティング回路532A~532Mの1つに接続されている。レベルシフティング回路532A~532Mのそれぞれは、イネーブル入力部537と、データ入力部535と、相補データ入力部536と、相補型のデータ出力部533および534の対とを有する。一実施形態では、レベルシフティング回路532A~532Mのそれぞれは、図3に提供されているレベルシフティング回路と実質的に同じである。データ入力部535および相補データ入力部536は、第2の電圧ドメイン530からのデータ入力を受信するために回路560に接続されている。相補型のデータ出力部533および534の対は、列570A~570Mのそれぞれにおけるビット線514および516の対にそれぞれ接続されている。一実施形態では、レベルシフティング回路532A~532Mのそれぞれにおけるイネーブル入力部537は、書き込みクロック539に接続されている。一実施形態では、レベルシフティング回路532A~532Mのそれぞれにおけるイネーブル入力部537は、別の種類のイネーブル信号につながれていてもよく、または、複数のイネーブル信号が用いられてもよい。書き込み動作の間は、書き込みクロック539は、レベルシフティング回路532A~532Mをイネーブルにするために用いられ、レベルシフティング回路532A~532Mは、第2の電圧ドメイン530からデータ入力部535および相補データ入力部536を介して受信された信号を変換し、第1の電圧ドメイン520に向けて変換された信号の表現を、相補データ出力部533と534を介して、列570A~570Mのそれぞれに対するビット線514および516の対に提供する。読み出し動作の間は、書き込みクロック539は、レベルシフティング回路532A~532Mをディセーブルにするために用いられる。これは、ビットセル512A~512Nの1つに記憶された値が、レベルシフティング回路532A~532Mからの干渉を受けることなく、ビット線514および516の対に読み出されることを可能にする。図6を参照すると、全体的に600で示されている、ダイナミック電圧レベルシフティング回路の動作が開示されている。この動作は、たとえば図5に示されている複数のダイナミック電圧レベルシフティング回路532A~532Mによって用いることができる。この方法は、ブロック610におけるメモリ動作の初期化で始まる。ブロック610におけるメモリ動作が書き込みである場合には、ブロック620に進む。ブロック620では、第1の電圧供給レベルにおけるデータ入力が、レベルシフティング回路において受信される。ブロック630では、レベルシフティング回路は、レベルシフティング回路がイネーブルにされることを示す信号を受信する。ブロック640では、レベルシフティング回路は、この信号に応じてイネーブルにされる。ブロック650では、レベルシフティング回路は、第2の電圧供給レベルにおけるデータ入力のレベルシフトされた表現を、レベルシフティング回路の出力部に提供する。一実施形態では、レベルシフティング回路の出力部は、メモリにおける共有のダイナミックな読み出しと書き込みのビット線に接続されていてもよく、レベルシフティング回路は、データ入力のレベルシフトされた表現を、共有のダイナミックな読み出しと書き込みのビット線に提供してもよい。この方法は、次にブロック680で終了する。ブロック610におけるメモリ動作が読み出しである場合には、ブロック660に進む。ブロック660では、レベルシフティング回路は、レベルシフティング回路がディセーブルにされることを示す信号を受信する。ブロック670では、レベルシフティング回路は、この信号に応じてディセーブルにされる。レベルシフティング回路をディセーブルにすることは、本明細書における実施形態を参照して説明されたように、レベルシフティング回路の出力部からレベルシフティング回路の少なくとも一部を切り離すことを含み得る。この方法は、次にブロック680で終了する。本明細書において説明された設計および方法によるレベルシフティング回路は、半導体ダイ、集積回路、ならびにまたは、電子デバイス、およびまたは、プロセッサベースのデバイスもしくはシステムを含むデバイスに含まれるか、または一体化され得る。このようなデバイスの例には、限定されないが、セットトップボックス、娯楽機器、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータのモニタ、テレビ、チューナ、ラジオ、サテライトラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスクプレーヤ、および、ポータブルデジタルビデオプレーヤが含まれる。図7は、本開示の実施形態が有利に用いられ得る、例示的なワイヤレス通信システム700を示す。例示のために、図7は、3つの遠隔ユニット720、730、および740、ならびに2つの基地局750、760を示す。ワイヤレス通信システムは、より多くの遠隔ユニットおよび基地局を有してもよいことが理解されよう。遠隔ユニット720、730、および740は、上記で説明されたように、様々な実施形態においてダイナミック電圧レベルシフティング回路を含む、改良された半導体デバイス725A、725B、および725Cをそれぞれ含む。図7は、基地局750、760から遠隔ユニット720、730、および740への順方向リンク信号780と、遠隔ユニット720、730、および740から基地局750、760への逆方向リンク信号790とを示す。図7には、遠隔ユニット720がモバイル電話として示されており、遠隔ユニット730がポータブルコンピュータとして示されており、遠隔ユニット740がワイヤレスローカルループシステムにおけるコンピュータとして示されている。たとえば、遠隔ユニット720は、携帯電話、携帯型パーソナルコミュニケーションシステムユニット、携帯情報端末などのポータブルデータユニットなどのモバイルデバイスを含むことができる。また、遠隔ユニット720は、メータ読み取り機器などの固定ロケーションデータユニットを含むこともできる。図7は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的に示されたユニットには限定されない。本開示は、レベルシフティング回路を含む任意のデバイスにおいて好適に用いることができる。特定の回路が明示されたが、本開示を実施するために、開示された回路のすべてが必要とされるわけではないことが当業者には理解されよう。さらに、本開示における焦点を保つため、いくつかの周知の回路は説明されていない。本明細書において説明された方法は、用途に応じて様々な構成要素によって実施され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの組合せで実施することができる。ハードウェア実装形態の場合、各処理ユニットは、本明細書で説明する機能を実行するように設計された、1つまたは複数の特定用途向け集積回路、デジタル信号プロセッサ、デジタル信号処理デバイス、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、あるいはそれらの組合せ内で実現されてもよい。ファームウェアおよびまたはソフトウェアで実装される場合、これらの方法は、本明細書で説明される機能を実行するモジュールによって実施されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現化する任意の機械可読媒体を使用してもよい。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行されてもよい。メモリは、プロセッサユニット内で実現されてもあるいはプロセッサユニットの外部で実現されてもよい。本明細書では、メモリという用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリの任意の種類を指し、メモリのいかなる特定の種類またはメモリの数、あるいはメモリが記憶される媒体の種類に限定されない。ファームウェアおよびまたはソフトウェアに実装される場合、機能は、コンピュータ可読媒体上に1つもしくは複数の命令またはコードとして記憶されてもよい。この例には、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体でもよい。限定ではなく、一例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CDROM、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形で記憶するのに使用することができ、かつコンピュータからアクセスすることのできる任意の他の媒体を備えてよく、本明細書で使用するディスクには、コンパクトディスク、レーザディスク、光ディスク、デジタル多用途ディスク、フロッピィディスク、およびブルーレイディスクが含まれ、ディスクは通常、データを磁気的に再生し、一方、ディスクはデータをレーザによって光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含めるべきである。命令およびまたはデータは、コンピュータ可読媒体上に記憶されるだけでなく、通信装置に含まれる伝送媒体上の信号として与えられてもよい。たとえば、通信装置には、命令およびデータを示す信号を有する送受信機を含めてもよい。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲において概説する機能を実施させるように構成される。本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行するかあるいは実質的に同じ結果を実現する、現存するかあるいは後に開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを範囲内に含むものである。