"不揮発性メモリと、チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、外部からの電源電圧を監視し、前記電源電圧が特定のレベルより低くなったことを検知する検知回路と、を具備し、前記電圧発生回路は、前記電源電圧が特定のレベルより低くなった場合に、前記クロックの周波数を低くすることを特徴とする不揮発性半導体記憶装置。前記不揮発性メモリへ書き換え動作を実行し、かつ前記電源電圧が特定のレベルより低くなった場合に、前記書き換え動作の状態遷移を前記チャージポンプの充電時間の増加分だけ遅らせるステートマシンをさらに具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記不揮発性メモリへ書き換え動作を実行し、かつ前記電源電圧が特定のレベルより低くなった場合に、前記書き換え動作を中断し、前記電源電圧が特定のレベル以上になった場合に、前記書き換え動作を再度実行するステートマシンをさらに具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。第1及び第2の不揮発性メモリと、チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、前記第1及び第2の不揮発性メモリに書き換え動作及び読み出し動作を実行するステートマシンと、を具備し、前記ステートマシンは、前記第1の不揮発性メモリに書き換え動作を実行中に前記第2の不揮発性メモリに対する読み出し命令を受けた場合に、前記クロックの周波数を低くすることを特徴とする不揮発性半導体記憶装置。前記電圧発生回路は、第1の周波数を有する第1のクロックと、前記第1のクロックを分周して前記第1の周波数より低い第2の周波数を有する第2のクロックを生成する分周器とを含むことを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。前記第1乃至第5のいずれかに記載の不揮発性半導体記憶装置を具備することを特徴とするICカード。実施形態は、ピーク電流を低減することが可能な不揮発性半導体記憶装置及びICカードを提供する。実施形態に係る不揮発性半導体記憶装置は、不揮発性メモリと、チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、外部からの電源電圧を監視し、前記電源電圧が特定のレベルより低くなったことを検知する検知回路とを具備する。前記電圧発生回路は、前記電源電圧が特定のレベルより低くなった場合に、前記クロックの周波数を低くする。以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1の実施形態][1.不揮発性半導体記憶装置の構成]以下に、不揮発性半導体記憶装置として、NOR型フラッシュメモリを例に挙げて説明する。図1は、第1の実施形態に係るNOR型フラッシュメモリ10のブロック図である。メモリセルアレイ11は、マトリクス状に配置された複数のNOR型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ12は、ワード線に接続されており、ロウアドレスに基づいてワード線の選択動作を行う。また、ロウデコーダ12は、消去動作、書き込み動作、及び読み出し動作において、所定の電圧をワード線に印加する。カラムデコーダ13は、カラムアドレスに基づいてビット線の選択動作を行い、ビット線を選択するためのカラム選択信号を生成する。このカラム選択信号は、カラムセレクタ14に送られる。カラムセレクタ14は、カラム選択信号に基づいてビット線を選択し、ビット線をセンスアンプS/A15又は書き込み/消去回路16に接続する。センスアンプ15は、ロウデコーダ12及びカラムデコーダ13によって選択されたメモリセルから読み出されたデータを検知及び増幅する。書き込み/消去回路16は、所定のメモリセル単位ページに一括してデータを書き込む。また、書き込み/消去回路16は、所定のメモリセル単位ブロックのデータを一括して消去する。この書き込み動作及び消去動作において、書き込み/消去回路16は、ビット線、ワード線、ソース線、及びメモリセルが形成されたウェルの電圧を制御する。データラッチ17は、外部から書き込みデータを受け、この書き込みデータを保持する。データラッチ17に保持された書き込みデータは、書き込み/消去回路16及びベリファイ回路18に送られる。ベリファイ回路18は、書き込み動作において、データラッチ17から送られる書き込みデータと、センスアンプ15によって読み出されたデータとを用いてベリファイ動作を行う。また、ベリファイ回路18は、消去動作において、センスアンプ15よって読み出されたデータが消去状態を示すデータであるか否かをベリファイする。ベリファイ回路18によるベリファイ結果は、ステートマシン23に送られる。出力バッファ19は、外部からアウトプットイネーブル信号OEを受け、アウトプットイネーブル信号OEが活性化例えばハイレベルされた場合に、センスアンプ15から送られた読み出しデータを外部へ出力する。コマンドデコーダ20は、外部からチップイネーブル信号CE及びライトイネーブル信号WEを受け、また、チップイネーブル信号CE及びライトイネーブル信号WEが共に活性化例えばハイレベルされた際に外部から入力されたコマンドを受ける。そして、コマンドデコーダ20は、このコマンドを解釈してコマンド信号をステートマシン23に送る。アドレスラッチ21は、外部からアドレスを受け、このアドレスを保持する。アドレスデコーダ22は、外部からチップイネーブル信号CEを受け、また、アドレスラッチ21からアドレスを受ける。アドレスデコーダ22は、チップイネーブル信号CEが活性化された場合に、アドレスをデコードし、ロウアドレスをロウデコーダ12に送り、カラムアドレスをカラムデコーダ13に送る。電圧発生回路24は、外部から供給される電源電圧VDD及び接地電圧VSSを用いて、消去動作、書き込み動作、及び読み出し動作に必要な各種電圧を生成する。電圧検知回路25は、外部から電源電圧VDDを受け、この電源電圧VDDが所定のレベルより低くなったか否かを検知する。電圧発生回路24及び電圧検知回路25の具体的な構成については後述する。ステートマシン23は、NOR型フラッシュメモリ10内の各モジュールを制御する。この際、ステートマシン23は、NOR型フラッシュメモリ10内の各モジュールのステートを制御することで、消去動作、書き込み動作、及び読み出し動作を制御する。本明細書では、消去動作と書き込み動作とを合わせた表現として、書き換え動作という表現を用いる。なお、ステートマシン23は、センスアンプ15やベリファイ回路18などへも制御信号を送っているが、図が煩雑になるのを避けるために、これらの制御信号線のブロックへの図示を省略している。次に、メモリセルアレイ11の構成について説明する。図2は、メモリセルアレイ11の回路図である。メモリセルアレイ11はm1×n1個m、nは1以上の整数のメモリセルMCを備えている。p型半導体基板にはn型ウェルが形成され、n型ウェル内にはp型ウェルが形成され、このp型ウェルにメモリセルMCが形成されている。メモリセルMCは、p型ウェル内に離間して設けられたソース領域及びドレイン領域と、ソース領域及びドレイン領域間のp型ウェル上にトンネル絶縁膜を介在して設けられた電荷蓄積層例えば浮遊ゲート電極と浮遊ゲート電極上にゲート間絶縁膜を介在して設けられた制御ゲート電極とを含む積層ゲートとを備えたMOSFETである。ソース領域及びドレイン領域は、p型ウェル内に高濃度のn型不純物が導入されたn型拡散領域から構成される。同一行にあるメモリセルMCの制御ゲート電極は、ワード線WL0~WLmのいずれかに共通接続される。同一列にあるメモリセルMCのドレインは、ビット線BL0~BLnのいずれかに共通接続される。メモリセルMCのソースは、同一のソース線SLに共通接続される。また、同一のワード線に接続されたn1個のメモリセルMCの集合をページと呼ぶ。なお、ページとは、同一のワード線に接続された複数のメモリセルの集合であれば良いが、本実施形態では説明の簡単化のためにn1個のメモリセルの集合をページとする。ページは、データ書き込みの最小単位である。また、複数のページが集まってブロックという単位を構成する。ブロックは、ウェルを共有した複数のメモリセルからなり、データ消去の最小単位である。次に、電圧発生回路24の構成について説明する。図3は、電圧発生回路24のブロック図である。基準電圧発生回路46は、基準電圧VREFを生成する。基準電圧VREFは、3つのレベル検知回路31、36及び41に供給される。基準電圧発生回路46としては、例えばBGRBandGapReference回路が用いられる。BGR回路は、半導体のバンドギャップ電圧を用いて基準電圧を生成しており、温度-電圧特性に優れている。このため、BGR回路は、電圧変動の少ない基準電圧VREFを生成することができる。昇圧回路としての正チャージポンプPositiveChargePump30は、外部から供給される電源電圧VDDを昇圧し、電圧VDDR例えば5Vを生成する。チャージポンプは、複数のキャパシタがダイオードを介して並列接続され、正転クロック及び反転クロックに応じて順にキャパシタの電荷を転送することで所定の電圧を生成するものである。レベル検知回路31は、正チャージポンプ30の出力レベルを検知し、オシレータOSC32の動作オン/オフを制御する。オシレータ32は、特定の周波数を有するクロックCK1を生成する。オシレータ32からのクロックCK1は、スイッチ34及び分周器33に送られる。分周器33は、クロックCK1を分周し、クロックCK1より周波数が小さいクロックCK2を生成する。分周器33からのクロックCK2は、スイッチ34に送られる。スイッチ34は、電圧検知回路25から送られる低電圧検知信号LVDに基づいてクロックCK1及びCK2のいずれかを選択する。昇圧回路としての正チャージポンプ35は、正チャージポンプ30から供給される電圧VDDRを昇圧し、電圧VDDH例えば10Vを生成する。レベル検知回路36は、正チャージポンプ35の出力レベルを検知し、オシレータOSC37の動作オン/オフを制御する。オシレータ37は、特定の周波数を有するクロックCK3を生成する。オシレータ37からのクロックCK3は、スイッチ39及び分周器38に送られる。分周器38は、クロックCK3を分周し、クロックCK3より周波数が小さいクロックCK4を生成する。分周器38からのクロックCK4は、スイッチ39に送られる。スイッチ39は、電圧検知回路25から送られる低電圧検知信号LVDに基づいてクロックCK3及びCK4のいずれかを選択する。降圧回路としての負チャージポンプNegativeChargePump40は、外部から供給される接地電圧VSSを降圧し、電圧VBB例えば-7Vを生成する。レベル検知回路41は、負チャージポンプ40の出力レベルを検知し、オシレータOSC42の動作オン/オフを制御する。オシレータ42は、特定の周波数を有するクロックCK5を生成する。オシレータ42からのクロックCK5は、スイッチ44及び分周器43に送られる。分周器43は、クロックCK5を分周し、クロックCK5より周波数が小さいクロックCK6を生成する。分周器43からのクロックCK6は、スイッチ44に送られる。スイッチ44は、電圧検知回路25から送られる低電圧検知信号LVDに基づいてクロックCK5及びCK6のいずれかを選択する。スイッチ45は、電圧VBB-7V及び接地電圧VSS0Vのいずれかを選択する。すなわち、スイッチ45は、書き込み動作時には0Vを出力し、消去動作時には-7Vを出力する。スイッチ45の選択動作は、ステートマシン23によって制御される。次に、電圧検知回路25の構成について説明する。図4は、電圧検知回路25の回路図である。pチャネルMOSFETPM1は、バッファとして機能する。pチャネルMOSFETPM1のソースは、外部からの電源電圧VDDが印加される電源端子に接続されている。pチャネルMOSFETPM1のゲートは接地され、ドレインはローパスフィルタ50に接続されている。ローパスフィルタ50は、急峻な電源遷移やノイズを除去する。ローパスフィルタ50は、抵抗R1及びキャパシタCから構成されている。抵抗R1の一端はpチャネルMOSFETPM1のドレインに接続され、抵抗R1の他端は接続ノードN1を介してキャパシタCの第1の電極に接続されている。キャパシタCの第2の電極は接地されている。接続ノードN1及び接地端子VSS間には、抵抗R2及びR3が直列に接続され、抵抗R2及びR3は、接続ノードN1の電圧を分圧する。pチャネルMOSFETPM2のソースは接続ノードN1に接続され、ゲートは抵抗R2及びR3間の接続ノードN2に接続され、ドレインは接続ノードN3を介して抵抗R4の一端に接続されている。抵抗R4の他端は接地されている。インバータ回路INVの入力端子は接続ノードN3に接続され、出力端子はノイズキャンセラ51に接続されている。ノイズキャンセラ51は、急峻な電源遷移やノイズを除去する。ノイズキャンセラ51は、遅延回路DL及びNANDゲートNDから構成されている。インバータ回路INVの出力端子は、NANDゲートNDの第1の入力端子、及び遅延回路DLの入力端子に接続されている。遅延回路DLの出力端子は、NANDゲートNDの第2の入力端子に接続されている。NANDゲートNDは、低電圧検知信号LVDを出力する。ノイズキャンセラ51の機能によって、低電圧検知信号LVDが電源電圧VDDのノイズなどによって頻繁に変化してしまうのを防ぐことができる。[2.動作]上記のように構成されたNOR型フラッシュメモリ10の動作について説明する。まず、書き込み動作について説明する。外部から書き込みコマンドが入力されると、ステートマシン23は、書き込み動作を実行する。電源電圧VDDのレベルが正常である場合は、低電圧検知信号LVDが非活性化ローレベルされており、この場合、電圧発生回路24のスイッチ34、39及び44はそれぞれ、オシレータ32、37及び42からのクロックを選択する。ステートマシン23は、正チャージポンプ30及び35を起動し、電圧VDDR5V、及び電圧VDDH10Vを生成する。続いて、書き込み/消去回路16は、ロウアドレスによって選択されたワード線WLに10Vを印加した後、カラムアドレスによって選択されたビット線BLに5Vを印加する。また、書き込み/消去回路16は、ソース線SLに0Vを印加し、選択メモリセルが形成されたn型ウェル及びp型ウェルに0Vを印加する。図5aは、メモリセルの書き込み動作を説明する模式図である。メモリセルの書き込み動作は、CHEChannelhotelectron方式により行われる。書き込み/消去回路16による電圧制御により、選択メモリセルのゲート電圧Vg=10V、ソース電圧Vs=0V、ドレイン電圧Vd=5Vに設定される。これにより、ドレイン近傍で発生するホットエレクトロンが浮遊ゲート電極に注入される。この場合、浮遊ゲート電極に注入された電子により、セル閾値電圧Vthが高くなり、読み出し電位例えば5Vでは、オフ状態書き込み状態となる。この書き込み状態を0データと規定する。書き込み終了後、書き込み/消去回路16は、ビット線を0Vにした後、ワード線を5Vに放電する。次に、消去動作について説明する。外部から消去コマンドが入力されると、ステートマシン23は、消去動作を実行する。ステートマシン23は、正チャージポンプ30及び35と負チャージポンプ40を起動し、電圧VDDH10V及び電圧VBB-7Vを生成する。続いて、書き込み/消去回路16は、消去対象である選択ブロック内のワード線WLに-7Vを印加した後、ビット線BLをフローティング状態にする。また、書き込み/消去回路16は、ソース線SLに10Vを印加し、選択ブロックが形成されたn型ウェル及びp型ウェルに10Vを印加する。図5bは、メモリセルの消去動作を説明する模式図である。メモリセルの消去動作は、FNトンネリング方式により行われる。書き込み/消去回路16による電圧制御により、メモリセルのゲート電圧Vg=-7V、ソース電圧Vs=10V、ドレインがフローティング状態に設定される。これにより、トンネル絶縁膜に17Vの高電界が印加され、FNトンネル現象により浮遊ゲート電極から電子が引き抜かれる。この場合、浮遊ゲート電極に電子がほとんど無い状態なので、セル閾値電圧Vthが低くなり、読み出し電位例えば5Vでは、オン状態消去状態となる。この消去状態を1データと規定する。図6は、メモリセルの閾値電圧分布を説明する図である。消去状態のメモリセルは、消去動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧が設定される。同様に、書き込み状態のメモリセルは、書き込み動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧が設定される。消去状態のメモリセルの閾値電圧は、過消去ベリファイ電圧OEVと消去ベリファイ電圧EVとの間に設定される。書き込み状態のメモリセルの閾値電圧は、書き込みベリファイ電圧PV以上に設定される。これにより、消去ベリファイ電圧EVと書き込みベリファイ電圧PVとの間の読み出し電圧VRをワード線に印加した場合に、消去状態のメモリセルはオン状態となり、一方書き込み状態のメモリセルはオフ状態となるため、メモリセルのデータを判別することができる。過消去ベリファイ電圧OEV、消去ベリファイ電圧EV、読み出し電圧VR、及び書き込みベリファイ電圧PVの電圧関係は、OEV<EV<VR<PVである。次に、読み出し動作について説明する。外部から読み出し命令を受けると、ステートマシン23は、読み出し動作を実行する。センスアンプ15は、カラムアドレスによって選択されたビット線BLを例えば1Vに充電する。ソース線SLには0Vが印加される。その上で、ロウデコーダ12は、ロウアドレスによって選択されたワード線WLに例えば5Vを印加する。これにより、消去状態のメモリセルでは電流が流れ、書き込み状態のメモリセルでは電流が流れない。この電流をセンスアンプ15が検知及び増幅することにより、0データ又は1データが読み出される。次に、電圧検知回路25の動作について説明する。図7は、電圧検知回路25の動作を示すタイミングチャートである。図4において、電圧検知回路25は、電源電圧VDDが以下の条件を満たした場合に、低電圧検知信号LVDを活性化ハイレベルするように動作する。VDDR2/R2R3<|Vthp|Vthpは、pチャネルMOSFETPM2の閾値電圧であり、負の電圧となる。|Vthp|は、絶対値表記である。VDDR2/R2R3は、抵抗R2の電圧降下、すなわち、pチャネルMOSFETPM2のゲート-ソース間電圧である。pチャネルMOSFETPM2のゲート電圧Vgpは、VDDR3/R2R3で表される。電源電圧VDDは、抵抗R2及びR3によって分圧されており、電源電圧VDDが正常な規定電圧である場合に、pチャネルMOSFETPM2がオンするように、抵抗R2及びR3の値が設定される。従って、電源電圧VDDが正常な規定電圧である場合、pチャネルMOSFETPM2はオンしている。これにより、インバータ回路INVの出力がローレベルとなり、電圧検知回路25は、低電圧検知信号LVDを非活性化ローレベルする。低電圧検知信号LVDは、電圧発生回路24のスイッチ34、39及び44に供給されており、低電圧検知信号LVDがローレベルになると、スイッチ34、39及び44はそれぞれ、オシレータ32、37及び42からクロックCK1、CK3及びCK5を選択する。これにより、チャージポンプ30、35及び40へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ30、35及び40は、電圧生成動作を通常の速度で行う。続いて、図7に示すように、電源電圧VDDが降下する、すなわち電源電圧VDDの電圧降下が大きくなるにつれて、ゲート電圧Vgpも低下する。そして、pチャネルMOSFETPM2のゲート-ソース間電圧VDDR2/R2R3が閾値電圧|Vthp|より小さくなると、pチャネルMOSFETPM2がオフする。これにより、インバータ回路INVの出力がハイレベルとなり、電圧検知回路25は、低電圧検知信号LVDを活性化ハイレベルする。低電圧検知信号LVDがハイレベルになると、スイッチ34、39及び44はそれぞれ、分周器33、38及び43からクロックCK2、CK4及びCK6を選択する。これにより、チャージポンプ30、35及び40へ供給されるクロックの周波数が低くなるため、チャージポンプ30、35及び40の消費電流が低下する。この結果、電圧発生回路24、ひいてはNOR型フラッシュメモリ10の消費電流を抑えることができる。続いて、図7に示すように、電源電圧VDDの電圧降下が大きい状態から上昇するにつれて、ゲート電圧Vgpも上昇する。そして、pチャネルMOSFETPM2のゲート-ソース間電圧VDDR2/R2R3が閾値電圧|Vthp|以上になると、pチャネルMOSFETPM2がオンする。これにより、インバータ回路INVの出力がローレベルとなり、電圧検知回路25は、低電圧検知信号LVDをローレベルにする。低電圧検知信号LVDがローレベルになると、スイッチ34、39及び44はそれぞれ、オシレータ32、37及び42からクロックCK1、CK3及びCK5を選択する。これにより、チャージポンプ30、35及び40へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ30、35及び40は、電圧生成動作を通常の速度で行う。なお、チャージポンプ30、35及び40へ供給されるクロックの周波数を低くしたことで、チャージポンプ30、35及び40の充電時間が増加する。このため、書き換え動作において、ステートマシン23は、チャージポンプ30、35及び40による充電時間の増加分だけ状態遷移時間を長くすることで、書き換え動作が正常に行われるように調整する。図8は、書き換え動作におけるステートマシン23の状態遷移図である。外部から消去コマンド若しくは書き込みコマンドを受けると、ステートマシン23は、アイドル状態ステップS100から抜け、書き換え動作を実行するステップS101。ステートマシン23は、書き換え動作中、電圧検知回路25から送られる低電圧検知信号LVDを監視している。低電圧検知信号LVDがハイレベルになると、ステートマシン23は、待ち状態に遷移するステップS102。この待ち状態では、ステートマシン23は、電圧発生回路24のレベル検知回路31、36及び41の出力を監視しており、電圧VDDR、VDDH及びVBBのうち現在の書き換え動作に必要な電圧が規定のレベルに到達するまで待機する。現在の書き換え動作に必要な電圧が生成されたことを検知すると、ステートマシン23は、書き換え動作に復帰する。書き換え動作が完了すると、ステートマシン23は、アイドル状態に遷移するステップS103。[3.変形例]電源電圧VDDに規定値以上の電圧降下が発生したことを電圧検知回路25が検知した際低電圧検知信号LVDが活性化された際に、ステートマシン23は、書き換え動作を中止する。そして、電源電圧VDDが正常な規定電圧に復帰した後低電圧検知信号LVDが非活性化された際に、書き換え動作を新たに再開するようにしてもよい。図9は、変形例に係る書き換え動作におけるステートマシン23の状態遷移図である。外部から消去コマンド若しくは書き込みコマンドを受けると、ステートマシン23は、アイドル状態ステップS200から抜け、書き換え動作を実行するステップS201。ステートマシン23は、書き換え動作中、電圧検知回路25から送られる低電圧検知信号LVDを監視している。低電圧検知信号LVDがハイレベルになると、ステートマシン23は、終了シーケンス終了Seqを実行するステップS202。終了シーケンスとは、NOR型フラッシュメモリ10の書き換え動作をリセットする処理であり、各種電圧もリセットされる。続いて、ステートマシン23は、待ち状態に遷移するステップS203。この待ち状態では、電圧検知回路25から送られる低電圧検知信号LVDを監視している。低電圧検知信号LVDがローレベルになると、ステートマシン23は、書き換え動作を新たに再開するステップS201。書き換え動作が完了すると、ステートマシン23は、アイドル状態に遷移するステップS204。[4.効果]以上詳述したように第1の実施形態では、NOR型フラッシュメモリ10は、メモリセルアレイ11に書き換え動作消去動作及び書き込み動作に必要な各種電圧を生成する電圧発生回路24と、外部からの電源電圧VDDを監視し、電源電圧VDDが特定のレベルより低くなったことを検知する電圧検知回路25とを備えている。電圧発生回路24は、チャージポンプ30と、チャージポンプ30を動作させるクロックを生成するオシレータ32とを備えている。そして、電圧発生回路24は、電源電圧VDDが特定のレベルより低くなった場合に、チャージポンプ30を動作させるクロックの周波数を低くするようにしている。従って第1の実施形態によれば、電源電圧VDDが降下した場合に、電圧発生回路24、ひいてはNOR型フラッシュメモリ10の消費電流を抑えることができる。これにより、NOR型フラッシュメモリ10の消費電流のピークピーク電流を低減することが可能となり、ピーク電流に関するスペックが厳しいチップに本実施形態のNOR型フラッシュメモリ10を搭載した場合でも、スペックを満たすNOR型フラッシュメモリ10を実現することができる。また、電源電圧VDDに規定値以上の電圧降下が発生したことを電圧検知回路25が検知した際に、ステートマシン23は、書き換え動作の状態遷移をチャージポンプの充電時間の増加分だけ遅らせるようにしている。これにより、電源電圧VDDに規定値以上の電圧降下が発生した場合でも、正常に書き換え動作を完了することが可能となる。また、電圧検知回路25が電源電圧VDDに規定値以上の電圧降下が発生したことを検知した際に、ステートマシン23は、書き換え動作を中止し、電源電圧VDDが正常な規定電圧に復帰した後に、書き換え動作を新たに再開するようにしている。これにより、電源電圧VDDに規定値以上の電圧降下が発生した場合でも、正常に書き換え動作を完了することが可能となる。[第2の実施形態]第2の実施形態は、読み出しと書き込み書き換えを同時実行可能なRWWReadWhileWrite機能を備えたNOR型フラッシュメモリの適用例である。すなわち、第2の実施形態のNOR型フラッシュメモリは、メモリセルアレイを複数のバンクに分割して管理し、第1のバンクに書き換え動作を行うと同時に、第2のバンクに読み出し動作を行う機能を有している。[1.不揮発性半導体記憶装置の構成]図10は、第2の実施形態に係るNOR型フラッシュメモリ10のブロック図である。NOR型フラッシュメモリ10は、複数のメモリセルアレイバンク11を備えている。本実施形態では、NOR型フラッシュメモリ10が2個のメモリセルアレイ11-1,11-2を備える場合を一例として説明する。NOR型フラッシュメモリ10は、2個のメモリセルアレイ11-1,11-2にそれぞれ対応するように、2個のロウデコーダ12-1,12-2と、2個のカラムデコーダ13-1,13-2と、2個のカラムセレクタ14-1,14-2と、2個のセンスアンプS/A15-1,15-2と、2個の書き込み/消去回路16-1,16-2とを備えている。スイッチ26は、ステートマシン23の制御に基づいて、センスアンプ15-1,15-2の出力を選択する。アドレスデコーダ22-1は、書き込み/消去用のアドレスデコーダである。アドレスデコーダ22-1は、アドレスラッチ21からのアドレスを受け、ロウアドレスをロウデコーダ12-1,12-2に送り、カラムアドレスをカラムデコーダ13-1,13-2に送る。アドレスデコーダ22-2は、読み出し用のアドレスデコーダである。アドレスデコーダ22-2は、外部からアドレスを受け、ロウアドレスをロウデコーダ12-1,12-2に送り、カラムアドレスをカラムデコーダ13-1,13-2に送る。なお、図10において、図面が煩雑なるのを避けるために、アドレスデコーダ22-1,22-2からロウデコーダ12-2及びカラムデコーダ13-2への信号線の図示を省略している。コマンドデコーダ20は、外部からチップイネーブル信号CE及びライトイネーブル信号WEを受け、また、チップイネーブル信号CE及びライトイネーブル信号WEが共に活性化例えばハイレベルされた際に外部から入力されたコマンド及びアドレスを受ける。このアドレスにより、消去動作、書き込み動作及び読み出し動作の対象であるメモリセルアレイが判別できる。そして、コマンドデコーダ20は、このコマンドを解釈してコマンド信号をステートマシン23に送る。本実施形態では、第1の実施形態で示した電圧検知回路25が不要となり、電圧検知回路25が生成していた低電圧検知信号LVDが、ステートマシン23が生成する周波数切替信号FSSに替えられる。電圧発生回路24の構成は、電圧検知回路25から送られていた低電圧検知信号LVDがステートマシン23から送られる周波数切替信号FSSに替わる以外は、図3と同じである。その他のNOR型フラッシュメモリ10内のモジュールの構成は、第1の実施形態と同じである。[2.動作]次に、NOR型フラッシュメモリ10の動作について説明する。図11は、RWW機能を備えたNOR型フラッシュメモリ10の動作を示すタイミングチャートである。まず、チップイネーブル信号CE及びライトイネーブル信号WEが活性化され、外部から書き込みコマンド例えば、書き込みコマンドアドレス及び書き込みコマンドデータを含む、及び書き込みデータがNOR型フラッシュメモリ10に入力される。書き込みコマンドは、予め任意に決められた書き込みコマンドアドレス及び書き込みコマンドデータの組み合わせで識別される。書き込みコマンドは、コマンドデコーダ20によって解釈され、コマンド信号がステートマシン23に送られる。書き込みアドレスは、アドレスラッチ21に保持され、書き込みデータは、データラッチ17に保持される。アドレスラッチ21に保持された書き込みアドレスは、アドレスデコーダ22-1によってデコードされ、ロウアドレスがロウデコーダ12-1及び12-2の一方に送られ、カラムアドレスがカラムデコーダ13-1及び13-2の一方に送られる。続いて、ステートマシン23は、ビジー信号BYを活性化ハイレベルするとともに、例えばメモリセルアレイ11-1に対して一連の書き込み動作を実行する。この時、ステートマシン23は、周波数切替信号FSSを非活性化ローレベルしており、この場合、第1の実施形態と同様に、電圧発生回路24のスイッチ34、39及び44はそれぞれ、オシレータ32、37及び42からのクロックを選択する。よって、チャージポンプ30、35及び40は、クロックCK1、CK3及びCK5を用いて動作する。続いて、チップイネーブル信号CE及びアウトプットイネーブル信号OEが活性化され、外部から読み出しアドレスがNOR型フラッシュメモリ10に入力される。本実施形態では、アウトプットイネーブル信号OEが読み出し動作を開始するためのトリガー信号として用いられる。読み出しアドレスは、アドレスデコーダ22-2によってデコードされ、ロウアドレスがロウデコーダ12-1及び12-2の一方に送られ、カラムアドレスがカラムデコーダ13-1及び13-2の一方に送られる。続いて、ステートマシン23は、例えばメモリセルアレイ11-2に対して一連の読み出し動作を実行する。すなわち、ステートマシン23は、書き込み動作と読み出し動作とを同時かつ非同期に実行している。さらに、現在の動作がRWW動作であるため、ステートマシン23は、周波数切替信号FSSを活性化ハイレベルする。周波数切替信号FSSがハイレベルになると、第1の実施形態と同様に、電圧発生回路24のスイッチ34、39及び44はそれぞれ、分周器33、38及び43からクロックCK2、CK4及びCK6を選択する。これにより、チャージポンプ30、35及び40へ供給されるクロックの周波数が低くなるため、チャージポンプ30、35及び40の消費電流が低下する。この結果、電圧発生回路24、ひいてはNOR型フラッシュメモリ10の消費電流を抑えることができる。読み出し動作が終了すると、ステートマシン23は、周波数切替信号FSSをローレベルにする。周波数切替信号FSSがローレベルになると、スイッチ34、39及び44はそれぞれ、オシレータ32、37及び42からクロックCK1、CK3及びCK5を選択する。これにより、チャージポンプ30、35及び40へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ30、35及び40は、電圧生成動作を通常の速度で行う。なお、チャージポンプ30、35及び40へ供給されるクロックの周波数を低くしたことで、チャージポンプ30、35及び40の充電時間が増加する。このため、書き込み動作において、ステートマシン23は、チャージポンプ30、35及び40による充電時間の増加分だけ状態遷移時間を長くすることで、書き換え動作が正常に行われるように調整する。[3.効果]以上詳述したように第2の実施形態では、NOR型フラッシュメモリ10は、書き込み動作と読み出し動作とを同時実行可能なRWW機能を備えている。そして、第1のバンクに書き込み動作を実行中に第2のバンクに対して読み出し命令を受けた本実施形態では、アウトプットイネーブル信号OEが活性化された場合に、電圧発生回路24のチャージポンプ30を動作させるクロックの周波数を低くするようにしている。従って第2の実施形態によれば、RWW動作中に、電圧発生回路24、ひいてはNOR型フラッシュメモリ10の消費電流を抑えることができる。これにより、NOR型フラッシュメモリ10のピーク電流を低減することが可能となり、ピーク電流に関するスペックが厳しいチップに本実施形態のNOR型フラッシュメモリ10を搭載した場合でも、スペックを満たすNOR型フラッシュメモリ10を実現することができる。なお、本実施形態は、消去動作と読み出し動作とを同時に実行する場合にも、書き込み動作と同様に実施可能である。換言すると、本実施形態は、書き換え動作と読み出し動作とを同時に実行する場合にも適用可能である。[第3の実施形態]第3の実施形態は、上記第1及び第2の実施形態で示したNOR型フラッシュメモリ10をICIntegratedCircuitカードに適用した場合の構成例である。ICカードは、ICメモリEPROM又はEEPROMなどとマイクロコンピュータとをカードに埋め込んだものある。このICカードは、消費電流やピーク電流などのスペックが厳しく規定されているものがある。よって、消費電流やピーク電流を低減できる上記第1及び第2の実施形態で示したNOR型フラッシュメモリ10は、ICカードに好適である。本実施形態では、ICカードの一種としてのSIMSubscriberIdentityModuleカードを例に挙げて説明する。SIMカードは、携帯電話に用いられる抜き挿し可能なICカードであり、携帯電話の契約者を識別するために固有のID番号や電話番号などが記録されている。図12は、携帯電話100及びSIMカード110の概略図である。携帯電話100には、SIMカード110の挿入口が用意されており、SIMカード110は、この挿入口から携帯電話100に挿入される。携帯電話100に挿入されたSIMカード110は、端子を介して携帯電話100に電気的に接続される。図13は、SIMカード110のブロック図である。SIMカード110は、端子111、インターフェース112、CPU113、ROM114、RAM115、及び上記第1及び第2の本実施形態で示したNOR型フラッシュメモリ10を備えている。端子111は、電源端子VDD、接地端子VSS、リセット端子/RST、クロック端子CLK、及び入出力端子I/Oを備えている。インターフェース112は、端子111から入力された信号及びデータのインターフェース処理を行う。また、インターフェース112は、携帯電話100にデータを出力する際のインターフェース処理を行う。ROM114は、SIMカード110製造時にファームウェアなどを固定情報として格納する。RAM115は、CPU113の作業領域として使用され、一時的なデータを読み書きするためのメモリとして使用される。CPU113は、SIMカード110内のモジュールを統括的に制御する。このように、上記第1及び第2の実施形態で示したNOR型フラッシュメモリ10をSIMカード110に内蔵することで、SIMカード110の消費電流やピーク電流を低減することができる。これにより、消費電流やピーク電流に関するスペックを満たすSIMカード110を実現することができる。なお、上記各実施形態では、書き込み及び消去動作についてピーク電流を低減する手法を説明したが、読み出し動作においてピーク電流が大きくなる場合には、読み出し動作に適用してもよい。また、上記各実施形態では、不揮発性半導体記憶装置としてNOR型フラッシュメモリを例に挙げて説明したが、NAND型フラッシュメモリなどにも適用可能であり、さらにフラッシメモリに限定されず、フラッシメモリ以外のEEPROMやその他の記憶形式の不揮発性半導体記憶装置にも広く適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"