メモリセルアレイと、前記メモリセルアレイに配置されるメモリセルの動作を制御するドライバ回路と、前記メモリセルアレイに配置され、第1方向に沿って延伸するグローバルビット線とを具備し、前記メモリセルアレイは、第1ローカルメモリセルアレイと第1ローカルセンスアンプとを備える第1バンクと、第2ローカルメモリセルアレイと第2ローカルセンスアンプとを備え、前記第1方向に沿って前記第1バンクに並んで配置される第2バンクとを含み、前記第1ローカルセンスアンプは、前記第1ローカルメモリセルアレイに含まれるメモリセルの数、または、前記第1ローカルセンスアンプから前記ドライバ回路までの距離に基づいて最適設計された性能を有し、前記第2ローカルセンスアンプは、前記第2ローカルメモリセルアレイに含まれるメモリセルの数、または、前記第2ローカルセンスアンプから前記ドライバ回路までの距離に基づいて最適設計された性能を有する半導体記憶装置。請求項1に記載の半導体記憶装置において、前記第1ローカルセンスアンプの前記性能は、前記半導体記憶装置に要求される動作速度に基づいて特定され、前記第2ローカルセンスアンプの前記性能は、前記半導体記憶装置に要求される動作速度に基づいて特定される半導体記憶装置。請求項2に記載の半導体記憶装置において、前記第1ローカルセンスアンプは、前記第1ローカルメモリセルアレイに含まれるメモリセルの数と、前記半導体記憶装置に要求される動作速度と、前記ドライバ回路から前記第1ローカルセンスアンプまでの前記グローバルビット線の長さとに基づいて設計された性能を有し、前記第2ローカルセンスアンプは、前記第2ローカルメモリセルアレイに含まれるメモリセルの数と、前記半導体記憶装置に要求される動作速度と、前記ドライバ回路から前記第2ローカルセンスアンプまでの前記グローバルビット線の長さに基づいて設計された性能を有する半導体記憶装置。請求項1から3の何れか一項に記載の半導体記憶装置において、前記第1バンクは、第1長さの第1ローカルビット線を備え、前記第2バンクは、前記第1長さの第2ローカルビット線を備え、前記第1ローカルセンスアンプは、前記第1ローカルビット線に接続され、前記第1ローカルビット線を介して受け取ったデータを前記グローバルビット線に供給し、前記第2ローカルセンスアンプは、前記第2ローカルビット線に接続され、前記第2ローカルビット線を介して受け取ったデータを前記グローバルビット線に供給する半導体記憶装置。請求項4に記載の半導体記憶装置において、前記メモリセルアレイは、複数の前記第1バンクと、少なくとも一つの前記第2バンクとを備え、前記複数の前記第1バンクの前記第1ローカルメモリセルアレイの各々は、前記第1ローカルビット線に接続可能な最大数のメモリセルを備え、前記少なくとも一つの前記第2バンクの前記第2ローカルメモリセルアレイは、前記第1ローカルメモリセルアレイと異なる個数のメモリセルを備える半導体記憶装置。請求項5に記載の半導体記憶装置において、前記複数の前記第1バンクの前記第1ローカルセンスアンプの各々は、前記最大数に基づいて最適設計された性能を有し、前記第2ローカルセンスアンプは、前記第1ローカルメモリセルアレイと異なる個数のメモリセル数に基づいて最適設計された性能を有する半導体記憶装置。階層化されたビット線を有する複数のバンクを有するコンパイルドSRAMマクロの設計方法であって、a設計対象のコンパイルドSRAMマクロのマクロスピードとマクロ構成とを特定するステップと、b前記複数のバンクに含まれるマクロセルの数と前記マクロスピードとに基づいて、ローカルセンスアンプの性能を特定するステップと、c前記ローカルセンスアンプが前記コンパイルドSRAMマクロに配置される位置を特定するステップと、d前記位置に基づいて前記ローカルセンスアンプの性能を決定するステップとを具備するコンパイルドSRAMマクロの設計方法。請求項7に記載のコンパイルドSRAMマクロの設計方法において、前記bステップは、前記複数のバンクに含まれるマクロセルの数と前記マクロスピードとの対応を示すローカルセンスアンプ選択用テーブルを参照して、面積の異なる複数のローカルセンスアンプのうちのひとつを選択して前記ローカルセンスアンプの性能を特定するステップを含むコンパイルドSRAMマクロの設計方法。請求項8に記載のコンパイルドSRAMマクロの設計方法において、前記dステップは、前記複数のバンクに含まれるマクロセルの数と前記位置との対応を示す補正用データテーブルを参照して、前記ローカルセンスアンプの性能を特定するステップを含むコンパイルドSRAMマクロの設計方法。ビット線階層方式を用いたSRAMの設計を、コンパイルド方式によって実現する場合、指定可能な最大サイズのSRAMマクロの要求される動作速度を満たし、かつ、各バンクのローカルビット線の長さを等しくするようなバンク構成であることが好ましい。このとき、各バンクの制御回路の各々にローカルセンスアンプが配置される。ローカルセンスアンプの遅延は、グローバルビット線遅延最大となる遠端バンクの特性に合わせて決める必要がある。そのため、遠近端遅延差が拡大するバンク数が大きいマクロ構成ほど、近端側のローカルセンスアンプ面積のオーバーヘッドが増加する。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。メモリセルアレイ2と、メモリセルアレイ2に配置されるメモリセルの動作を制御するドライバ回路34と、メモリセルアレイ2に配置され、第1方向に沿って延伸するグローバルビット線38とを具備する半導体記憶装置コンパイルSRAMマクロを構成する。ここで、メモリセルアレイ2は、第1ローカルメモリセルアレイ6aと第1ローカルメモリセルアレイ7aとを備える第1バンク5aと、第2ローカルメモリセルアレイ6bと第2ローカルセンスアンプ7bとを備え、第1方向に沿って第1バンク5aに並んで配置される第2バンク5bとを含むものとする。その第1ローカルメモリセルアレイ7aは、第1ローカルメモリセルアレイ6aに含まれるメモリセルの数、または、第1ローカルメモリセルアレイ7aからドライバ回路34までの距離に基づいて最適設計された性能を有することが好ましい。また、その第2ローカルセンスアンプ7bは、第2ローカルメモリセルアレイ6bに含まれるメモリセルの数、または、第2ローカルセンスアンプ7bからドライバ回路34までの距離に基づいて最適設計された性能を有することが好ましい。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、コンパイルドメモリマクロに対する小面積化に有効な技術を提供できるという効果がある。[第1実施形態]以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図1は、第1実施形態のコンパイルドSRAMマクロ1の構成を例示するブロック図である。以下に述べる実施形態では、コンパイルドSRAMマクロ1がビット線階層方式を用いたSRAMである場合を例示する。本実施形態におけるコンパイルドSRAMマクロ1は、コンパイラを使用して設計することが可能であり、コンパイラブルメモリマクロとして提供される。図1に示されているように、メモリセルアレイ2と、ワード線18を駆動するYドライバ4と、グローバルビット線38を駆動するXドライバ3とを備えている。そのメモリセルアレイ2には、複数のバンク5が配置されている。その複数のバンク5の各々は、行列状に配置された複数のメモリセル11を有するローカルセルアレイ6と、そのローカルセルアレイ6のメモリセル11に対するデータの入出力を制御するバンク制御回路7とを備えている。図1に例示されているコンパイルドSRAMマクロ1では、複数のバンク5の各々に配置されたローカルビット線19は、それロウ方向に等分割されている。また、各バンク5のローカルセルアレイ6は、設計段階において、ユーザの指定に対応してメモリセル11の数を可変にすることができる。また、各バンク5のバンク制御回路7は、ローカルセンスアンプ8aを含む仲介回路8や、プリチャージ回路、バンク選択回路、センス活性化回路などを含んでいる。Xドライバ3が駆動するグローバルビット線38は、全てのバンク5に接続されている。そのXドライバ3は、グローバルビット線38を選択するカラム選択回路、カラム選択回路に繋がるプリチャージ回路、グローバルセンスアンプ、ライト回路などを含んでいる。Yドライバ4が駆動するワード線18は、全てのバンク5に接続されている。そのYドライバ4は、ロウデコーダ、ワード線バッファ、バンクデコーダ、カラムデコーダ、グローバルセンス活性化回路などを含んでいる。コンパイルドSRAMマクロ1が動作するときには、データの読み出しの場合、Yドライバ4で特定のワード線18が活性化され、それによって、1つのロウのセルの選択が行われる。一定時間後に、仲介回路8のローカルセンスアンプ8aが活性化されてローカルビット線19を介して受け取ったデータを増幅する。その後、バンクが選択されグローバルビット線38に選択されたバンクのセルデータが伝達される。さらに、バンクの選択から一定時間後に、Xドライバ3のグローバルセンスアンプが活性され、選択されたグローバルビット線データが増幅され読み出される。データの書き込みの場合、Xドライバ3内のライト回路からのデータが、選択されたグローバルビット線に供給される。そのデータは、バンクに送られたのち、メモリセル11に書き込まれる。上述のように、本実施形態のコンパイルドSRAMマクロ1は、コンパイラを有するコンピュータを使用して設計され、コンパイルドメモリマクロとして提供される。ビット線階層方式を用いたSRAMにおいて、ローカルセンスアンプに要求される性能は、バンク内のセル数とそのSRAMマクロに要求されるスピードにより異なる。また、セル数が同じバンクであっても、そのバンクが配置される位置によって、グローバルビット線遅延が変化する。そのため、ローカルセンスアンプに要求される性能は、そのバンクが配置される位置によって異なる。図2は、本実施形態のコンパイルドSRAMマクロ1の設計を支援する半導体装置設計支援システム41の構成を例示するブロック図である。半導体装置設計支援システム41は、面積を最適化したローカルセンスアンプを有するコンパイルドSRAMマクロ1を設計する機能を備えている。具体的には、本実施形態の半導体装置設計支援システム41は、ビット線階層構造を有するコンパイルドSRAMマクロ作成において、バンクセル構成とマクロスピードに応じて、面積を最適化したローカルセンスアンプを構築するためのデータを備えている。図2を参照すると、半導体装置設計支援システム41は、情報処理装置42と、入力装置43と、出力装置44とを備えている。入力装置43は、マウスやキーボードなどに代表されるマンマシンインターフェースである。入力装置43は、ユーザの操作に応答して、情報処理装置42へデータを入力する。出力装置44は、液晶ディスプレイやプリンターなどに代表されるマンマシンインターフェースである。出力装置44は、情報処理装置42の処理結果を、ユーザに認識できる形式で出力する。情報処理装置42は、演算処理装置45と、記憶装置46と、通信処理装置47とを備え、それらは、バス48を介して接続されている。演算処理装置45は、情報処理装置42に備えられた各種装置の制御やデータ処理を実行する。演算処理装置45は、情報処理装置42が入力装置43を介して受け取ったデータを解釈して演算し、その演算結果を出力装置44などで出力する。記憶装置46は、RAMやハードディスクなどに代表されるデータを記憶するための装置である。通信処理装置47は、外部ネットワークと情報処理装置42とを接続する。上述の記憶装置46は、EDAツール51と、ライブラリ52とを保持している。EDAツール51は、半導体集積回路の設計を、コンピュータシステムを用いて自動的に行うためのソフトウェアである。なお、本実施形態のEDAツール51は、ハードウェアとして構成されていても良い。ライブラリ52は、コンパイルドSRAMマクロ1を設計するために必要な情報を保持している。本実施形態のライブラリ52は、ローカルセンスアンプ選択用テーブル53と補正用データテーブル54とを備えている。ローカルセンスアンプ選択用テーブル53は、面積を最適化したローカルセンスアンプを選択するための情報を示すテーブルである。また、補正用データテーブル54は、選択されたローカルセンスアンプを補正するための情報を示すテーブルである。半導体装置設計支援システム41は、要求されたワード数とスピードから、そのテーブルを参照して適切なバンク構成バンクセル数などに応じたローカルセンスアンプを選択する。これによって、ビット線階層構造を有するコンパイルドSRAMマクロ作成において、面積オーバーヘッドを最適化させてマクロを生成することができる。また、半導体装置設計支援システム41は、指定されたプロセスパラメータにより、そのテーブルローカルセンスアンプ選択用テーブル53、補正用データテーブル54を適切に構築するための機能を有している。図3は、ローカルセンスアンプ選択用テーブル53の構成を例示するブロック図である。図3は、バンクのセル数を、n1セル数少、n2セル数中、n3セル数多の何れかから選択可能なコンパイルドSRAMマクロ1に対応している。また、図3は、マクロスピードを、F1低速、F2中速、F3高速の何れかから選択可能なコンパイルドSRAMマクロ1に対応している。図4は、補正用データテーブル54の構成を例示するブロック図である。図4は、バンクのセル数を、n1セル数少、n2セル数中、n3セル数多の何れかから選択可能なコンパイルドSRAMマクロ1に対応している。また、図4は、バンクの位置を、D1近距離、D2中距離、D3遠距離の何れかに配置された時の、ローカルセンスアンプの性能の補正するための情報を示している。図5は、本実施形態のコンパイルドSRAMマクロ1に適用可能なローカルセンスアンプの構成を例示する回路図である。半導体装置設計支援システム41は、要求されるマクロスピードに対応する複数のローカルセンスアンプのデータを備えている。そのローカルセンスアンプのデータは、図5に示す基準となるローカルセンスアンプ8aを構成している各トランジスタのサイズを調整することで作成されている。異なる面積のローカルセンスアンプの各々は、最小センス差電位を決めるトランジスタ207のサイズを変更することで、センス活性化信号線39から送られるセンス信号に応答した活性化タイミングの調整が行われている。また、トランジスタ208のサイズを変更することで、グローバルビット線遅延時間の調整が行われている。また、トランジスタ207とトランジスタ209のサイズを変更することで、増幅時間センスマージンの調整が行われている。以下に、本実施形態のコンパイルドSRAMマクロ1を構成するための動作について説明を行う。図6は、コンパイルドSRAMマクロ1を構成するための全体的な動作を例示するフローチャートである。図6に示されているように、本実施形態のコンパイルドSRAMマクロ1を構成する場合、ステップS101において、ローカルセンスアンプを選択するためのデータを作成する。具体的には、上述のローカルセンスアンプ選択用テーブル53、補正用データテーブル54を作成する。その後、ステップS102において、そのローカルセンスアンプ選択用テーブル53、補正用データテーブル54に基づいて選択されたローカルセンスアンプを適用したコンパイルドSRAMマクロ1を構成する。図6に示される動作は、一連の流れで本実施形態のコンパイルドSRAMマクロ1を構成する場合の動作を例示している。本実施形態のコンパイルドSRAMマクロ1を構成する場合において、予め上述のローカルセンスアンプ選択用テーブル53、補正用データテーブル54を作成する工程と、コンパイルドSRAMマクロ1を作成する工程とが別々であってもよい。図7は、上述の図6におけるステップS101の詳細な動作を例示するフローチャートである。ステップS201において、設計対象のコンパイルドSRAMマクロ1のプロセスパラメータを入力する。ステップS202において、入力されたプロセスパラメータに基づいて、設計対象のコンパイルドSRAMマクロ1のローカルビット線の遅延量を計算する。ステップS203において、設計対象のコンパイルドSRAMマクロ1のローカルセンスアンプの遅延量を計算する。ステップS204において、設計対象のコンパイルドSRAMマクロ1のグローバルビット線の遅延量を計算する。ステップS205において、計算によって求めたローカルビット線の遅延量、ローカルセンスアンプの遅延量およびグローバルビット線の遅延量に基づいて、ローカルセンスアンプ選択用テーブル53と補正用データテーブル54とを構成する。図8は、上述の図6におけるステップS102の詳細な動作を例示するフローチャートである。ステップS301において、設計対象のコンパイルドSRAMマクロ1のマクロ構成データと、マクロスピードデータとを入力する。ステップS302において、作成したローカルセンスアンプ選択用テーブル53を参照して、最大バンクセル数n1~n3とマクロスピードF1~F3から、最適なローカルセンスアンプ最適ローカルセンスアンプを選択する。ステップS303において、マクロワード数に基づいて、最適ローカルセンスアンプを有するバンクの数を特定する。その最適ローカルセンスアンプを有するバンクに対し、バンク位置に応じた補正を行い、補正ローカルセンスアンプを構成する。ステップS304において、すべてのバンク内のマクロセル数が同じか否かの判断を実行する。ステップS305において、上述の判断に基づいて、半端となるバンク特定セル数バンクがあると判断された場合は、ローカルセンスアンプ選択用テーブル53を参照して、最適なローカルセンスアンプを選択する。ステップS306において、選択したローカルセンスアンプを有する各バンクと、周辺回路の配置を決定する。ステップS307において、コンパイルドSRAMマクロ作成する。上述の動作によって、特定セル数バンクの有無にかかわらず、最大バンクにはバンク位置の対応した最適なローカルセンスアンプを配置することが可能となる。以下に、本実施形態のコンパイルドSRAMマクロ1の詳細な構成について説明を行う。図9A、図9Bおよび図9Cは、本実施形態のコンパイルドSRAMマクロ1の詳細な構成を例示する回路図である。図9A~図9Cには、マクロスピードがF2であり、ワード数がWであるコンパイルドSRAMマクロ1の構成を例示している。ここにおいて、Rowセル数R=ワード数Wカラム数となるものとする。図9Aは、コンパイルドSRAMマクロ1のXドライバ3に対応する部分の構成を例示している。図9Bは、コンパイルドSRAMマクロ1の最適セル数バンク5aを含む領域の構成を例示している。図9Cは、コンパイルドSRAMマクロ1の特定セル数バンク5bを含む領域の構成を例示している。図9A~図9Cを参照すると、Xドライバ3には、カラム選択回路31と、プリチャージ32と、グローバルセンスアンプ33と、ライト回路34と、センス回路35とが備えられている。また、Yドライバ4は、バンクデコーダ36と、ロウデコーダ16と、バッファ17とが備えられている。最適セル数バンク5aは、ローカルセルアレイ6aと最適セル数バンク制御回路7aとを備えている。ローカルセルアレイ6aは、複数個数n3のメモリセル11と、ローカルビット線19とワード線18を備えている。また、最適セル数バンク制御回路7aは、ローカルセンスアンプ13と、バンク選択回路14と、センス活性化回路15と、バンク選択信号線37と、センス活性化信号線39を備えている。特定セル数バンク5bは、ローカルセルアレイ6bと特定セル数バンク制御回路7bを備えている。複数個数n1のメモリセル11と、ローカルビット線19とワード線18を備えている。また、最適セル数バンク制御回路7bは、プリチャージ12と、第8ローカルセンスアンプ23と、バンク選択回路14と、センス活性化回路15と、バンク選択信号線37と、センス活性化信号線39とを備えている。ローカルセルアレイ6aは、ロウ方向の個数がn3になるように配置されたメモリセル11を備えている。ローカルセンスアンプ選択用テーブル53を参照すると、スピードF2を満足するセル数n3のバンクに最適なローカルセンスアンプは、第2ローカルセンスアンプ13である。そのため、最適セル数バンク5aの最適セル数バンク制御回路7aには、ローカルセンスアンプ13が配置される。ローカルセルアレイ6bは、ロウ方向の個数がn1になるように配置されたメモリセル11を備えている。ローカルセンスアンプ選択用テーブル53を参照すると、スピードF2を満足するセル数n1のバンクに最適なローカルセンスアンプは、第8ローカルセンスアンプ23である。そのため、特定セル数バンク5bの特定セル数バンク制御回路7bには、第8ローカルセンスアンプ23が配置される。図9A~図9Cに示されているように、コンパイルドSRAMマクロ1は、複数の最適セル数バンク5aを備えている。そのため、各最適セル数バンク制御回路7aのローカルセンスアンプ13は、補正用データテーブル54に示されているように、セル数n3とバンク位置とに基づいて、位置に対応した補正図4に示されるnD31~nD33に基づいた補正が行われている。図10は、本実施形態のローカルセンスアンプの他の構成を例示する回路図である。図10のa、bは、低速化して面積を縮小した場合のローカルセンスアンプ8aの構成を例示している。図10のaを参照すると、そのローカルセンスアンプ8bは、ローカルビット線19を入力とするインバータ304と、そのインバータ304の出力、およびバンク選択信号線37から考究される信号を入力とする2段縦積みのNMOS305、306で構成されている。ローカルビット線19のデータは、インバータ304により増幅される。バンクの選択が行われると、そのデータは縦積みNMOS305、306を介してグローバルビット線38に伝達する。ローカルビット線遅延の減少から、センスをインバータによる論理判定とすることで、差動センスでの相対精度制約を受けずにNMOS306を縮小することができる。さらに、センス活性化信号も不要になるので、グローバルビット線38への信号伝達開始を早めることで、NMOS305も縮小可能である。図10のbを参照すると、そのローカルセンスアンプ8cは、ドレインソースにローカルビット線19と、グローバルビット線38とが接続され、ゲートにバンク選択信号線37が接続されたPMOS308により構成されている。ローカルビット線19のデータは、バンク選択信号により活性化したPMOS305を介してグローバルビット線38へ伝達する。差動センスを行うグローバルビット線への伝達電位は、VDDから数百mVで充分なため、PMOSのみの伝達トランジスタでGNDレベルが伝達できなくとも問題ない。この回路は、センス能力は低いが、トランジスタ数削減で面積を大幅に縮小することができる。また、どちらの回路も非同期動作となるため、センス活性化回路削減により制御回路面積を小さくすることができる。[第2実施形態]以下に、本願発明の第2実施形態について説明を行う。以下に述べる第2実施形態では、複数のバンク5のローカルセルアレイ6の各々に、同数のメモリセル11が配置されている場合のコンパイルドSRAMマクロ1について説明を行う。図11A、図11Bおよび図11Cは、第2実施形態のコンパイルドSRAMマクロ1の詳細な構成を例示する回路図である。図11A~図11Cに示されているように、コンパイルドSRAMマクロ1に配置されている複数のバンク5のバンク制御回路7は、Xドライバ3からの距離に応じて補正されたローカルセンスアンプ61とローカルセンスアンプ62とを備えている。スピードにより面積の異なる複数のローカルセンスアンプを選択するときに、各バンクのセル数が同じ場合、マクロスピードに基づいて選択される最適なローカルセンスアンプは、初期状態で同じ構成である。その最適なローカルセンスアンプをバンク位置に基づいてさらに補正することで、ビット線階層構造のコンパイル型マクロを構成するバンクに、バンクセル数またはバンク位置に応じて縮小したローカルセンスアンプを備える制御回路を構成することができる。これによって、コンパイル範囲全体での面積階層化によるオーバーヘッドを最適化することが可能となる。なお、ビット線の等分割によるバンク構成を維持すると、ワード数ステップは、このバンク単位となる。特定バンクのセル数を減少させることによって、コンパイル時に所望のワード数ステップを実現することができる。このバンクではセルアレイ占有率が低下した場合であっても、ビット線階層方式を用いたSRAMのコンパイル化において、コンパイル範囲全体での面積階層化によるオーバーヘッドを最適化することが可能となる。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成動作に矛盾が生じない範囲において組み合わせて実施することが可能である。