"アナログ回路を含んだ半導体集積回路のレイアウト設計を行なうレイアウト設計装置であって、前記アナログ回路の中から特性を一致させる必要があるトランジスタ、抵抗、容量素子群を抽出し、該トランジスタ素子群の接続関係に基づいて該トランジスタ素子群に含まれる複数のトランジスタ、抵抗、容量素子によって構成される所定の機能を有する回路を特定する特定手段と、前記特定手段によって特定された回路の種別に応じてレイアウト制約を生成する生成手段と、前記生成手段によって生成されたレイアウト制約に基づいて配置配線を行なう配置配線手段とを含む、レイアウト設計装置。上述の特許文献1~3に開示された発明は、いずれもペア素子を特定し、レイアウト制約を効率的に付加した後に自動配置配線を実施することで、所望のレイアウトパターンを効率的に得ることを目的としている。しかしながら、実際のアナログレイアウト設計においては、ペア素子群であっても、その回路上で果たす機能によって遵守すべきレイアウト制約が異なる。たとえば、差動対を構成するペア素子群に対しては、配置角度、整列、素子間距離、対称配置といったレイアウト制約が必要であるが、カレントミラーを構成するペア素子群に対しては、配置角度、整列、素子間距離のみのレイアウト制約でよい。このことは、アナログレイアウト設計においては、同じペア素子群であっても、その回路上で果たす機能によって満たすべきレイアウト制約が異なることを意味している。したがって、レイアウト制約の自動付加という観点からは、画一的にレイアウト制約を付加してゆくといった特許文献1~3に開示された手法では、所望のレイアウトパターンを得ることは難しい。また、人手によってレイアウト制約を付加することで上記問題を回避することも可能であるが、その結果、多くのレイアウト制約を入力する必要が生じてしまい、アナログレイアウト設計の自動化による設計工期の短縮、または一般化といった本来の目的を達成することができない。また、特許文献3は、回路図平面座標情報を用いたレイアウト制約の生成手法を開示するが、その回路図がレイアウト制約を表現していることを前提としているため、人手で作成される回路図においては、そのような前提を満たしている保証はないといった問題点がある。本発明は、上記問題点を解決するためになされたものであり、その目的は、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能なレイアウト設計装置を提供することである。本発明の一実施例によれば、アナログ回路を含んだ半導体集積回路のレイアウト設計を行なうレイアウト設計装置が提供される。レイアウト設計装置は、アナログ回路の中から特性を一致させる必要があるトランジスタ、抵抗、容量素子群を抽出し、トランジスタ、抵抗、容量素子群の接続関係に基づいてトランジスタ、抵抗、容量素子群に含まれる複数のトランジスタ素子によって構成される所定の機能を有する回路を特定する。そして、特定された回路の種別に応じてレイアウト制約を生成し、レイアウト制約に基づいて配置配線を行なう。本発明の一実施例によれば、特定された回路の種別に応じてレイアウト制約を生成し、レイアウト制約に基づいて配置配線を行なうようにしたので、アナログ回路のレイアウト制約を自動的に付加することができ、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能となる。第1の実施の形態図1は、本発明の第1の実施の形態におけるレイアウト設計装置のハードウェア構成の一例を示す図である。このレイアウト設計装置は、コンピュータ本体1、ディスプレイ装置2、FDFlexibleDisk4が装着されるFDドライブ3、キーボード5、マウス6、CD-ROMCompactDiscReadOnlyMemory8が装着されるCD-ROM装置7、およびネットワーク通信装置9を含む。アナログ回路のレイアウト設計を行なうためのプログラム以下、レイアウト設計プログラムと呼ぶ。は、FD4またはCD-ROM8等の記録媒体によって供給される。レイアウト設計プログラムがコンピュータ本体1によって実行されることによって、後述のレイアウト制約の付加、自動配置配線などが行なわれる。また、レイアウト設計プログラムは他のコンピュータより通信回線を経由し、コンピュータ本体1に供給されてもよい。また、コンピュータ本体1は、CPU10、ROMReadOnlyMemory11、RAMRandomAccessMemory12およびハードディスク13を含む。CPU10は、ディスプレイ装置2、FDドライブ3、キーボード5、マウス6、CD-ROM装置7、ネットワーク通信装置9、ROM11、RAM12またはハードディスク13との間でデータを入出力しながら処理を行なう。FD4またはCD-ROM8に記録されたレイアウト設計プログラムは、CPU10によりFDドライブ3またはCD-ROM装置7を介してハードディスク13に格納される。CPU10は、ハードディスク13から適宜レイアウト設計プログラムをRAM12にロードして実行することによって、後述のレイアウト制約の付加、自動配置配線などが行なわれる。図2は、本発明の第1の実施の形態におけるレイアウト設計装置の機能的構成を示すブロック図である。レイアウト設計装置21は、アナログ集積回路またはアナログデジタル混載集積回路を構成するアナログ回路のレイアウト設計を支援する装置であって、ディスプレイ22と、入力部23とに接続されている。また、レイアウト設計装置21は、回路データ24、レイアウトパターン25、素子レイアウトデータ26、レイアウトルール27、回路制約28、レイアウト制約生成ルール29、レイアウト制約30などの情報にアクセスしながら、回路要素とその構成素子群との指定、回路要素に応じたレイアウト制約の生成、自動レイアウトなどの処理を行なう。ディスプレイ22は、図1に示すディスプレイ装置2に対応している。また、入力部23は、図1に示すキーボード5、マウス6などに対応している。回路データ24、レイアウトパターン25、素子レイアウトデータ26、レイアウトルール27、回路制約28、レイアウト制約生成ルール29、レイアウト制約30などの情報は、RAM12、ハードディスク13などに記憶される。なお、これらの情報の詳細は後述する。図3は、レイアウト設計装置21によって実行される全体処理を説明するためのフローチャートである。まず、レイアウト設計装置21は、回路データ24を入力しS1、回路データ24から回路要素の抽出を行なうS2。次に、レイアウト設計装置21は、抽出した回路要素およびレイアウト制約生成ルール29などを用いてレイアウト制約30を生成するS3。そして、レイアウト設計装置21は、回路データ24、素子レイアウトデータ26、レイアウトルール27、レイアウト制約30などの情報を用いて自動配置配線を行なうS4。図4は、回路データ24の一例を示す図である。図4aに示す回路データ24は、P型MOSトランジスタMP1~MP5と、N型MOSトランジスタMN1~MN5と、容量C1と、抵抗R1とを含む。図4bは、図4aに示す各MOSトランジスタの特性を決定するパラメータを示している。レイアウト設計装置の利用者は、回路入力時に、各MOSトランジスタに対応したパラメータである、Lゲート長、Wゲート幅、Fゲート本数、B基盤電位を指定することが可能である。本実施の形態においては、回路要素として、差動回路、差動負荷回路、カレントミラー回路を定義し、これらの回路要素と、その構成素子とを抽出する場合について説明する。図5は、図3に示す回路要素抽出S2の処理手順を説明するためのフローチャートである。まず、レイアウト設計装置21は、ステップS1において入力された回路データ24を参照して、特性が完全等価である素子の集合以下、完全等価素子集合と呼ぶ。を抽出するS11。ここで、特性が完全等価であるとは、回路データ24において同一の素子種別で、かつ、素子の特性を決定するパラメータの値がすべて同一であることを指すものとする。なお、素子の特性を決定する要素が、回路データ24の接続情報から取得できる場合は、接続情報から取得するようにしてもよい。図4に示す回路データ24の一例においては、完全等価素子集合MP4,MP5および完全等価素子集合MN3,MN4が抽出される。次に、完全等価素子集合があるか否かが判定されるS12。完全等価素子集合がない場合にはS12,No、ステップS15に処理が進む。また、完全等価素子集合がある場合S12,Yes、レイアウト設計装置21は、抽出した完全等価素子集合を対象に、各集合内素子の任意の組み合わせにおいて、差動回路を構成し得るか否かを判定する。そして、差動回路を構成する場合には、差動回路と、その差動回路に従属する差動負荷回路とを抽出するS13。図6は、図5に示す差動差動負荷回路抽出処理S13の処理手順を説明するためのフローチャートである。まず、レイアウト設計装置21は、完全等価素子集合毎にトランジスタ、抵抗、容量素子以下、単に素子と呼ぶ。の任意の組み合わせを生成するS21。そして、その内、トランジスタ素子の組み合わせ毎に、それぞれの素子のゲート端子に接続されるネットが一致するか否かを判定するS22。接続ネットが一致する場合にはS22,一致、ステップS32に処理が進む。また、接続ネットが一致しない場合にはS22,不一致、それぞれの素子のソース端子に接続されるネットが一致するか否かを判定するS23。それぞれのネットが電源またはグラウンドに接続される場合にはS23,電源又はグラウンド、ステップS32に処理が進む。それぞれの接続ネットが一致する場合にはS23,一致、それぞれの素子のドレイン端子に接続されるネットが一致するか否かを判定するS24。接続ネットが一致する場合にはS24,一致、ステップS32に処理が進む。また、接続ネットが一致しない場合にはS24,不一致、それぞれの要素のドレイン端子に接続される素子が、完全等価素子集合に属し、かつ、接続先の端子が同一か否かを判定するS25。完全等価素子集合に属さないか、または、接続先の端子が同一でない場合にはS25,No、ステップS32に処理が進む。また、完全等価素子集合に属し、かつ、接続先の端子が同一の場合にはS25,Yes、ステップS29に処理が進む。また、それぞれの要素のソース端子に接続されるネットが一致しない場合にはS23,不一致、それぞれの要素のソース端子に接続される素子が、完全等価素子集合に属し、かつ、接続先の端子が同一か否かを判定するS26。完全等価素子集合に属さないか、または、接続先の端子が同一でない場合にはS26,No、ステップS32に処理が進む。また、完全等価素子集合に属し、かつ、接続先の端子が同一の場合にはS26,Yes、それぞれの要素のドレイン端子に接続されるネットが一致するか否かを判定するS27。それぞれのネットが電源またはグラウンドに接続される場合にはS27,電源又はグラウンド、ステップS32に処理が進む。接続ネットが一致する場合にはS27,一致、ステップS29に処理が進む。また、接続ネットが一致しない場合にはS27,不一致、それぞれの素子のドレイン端子に接続される素子が、完全等価素子集合に属し、かつ、接続先の端子が同一か否かを判定するS28。完全等価素子集合に属さないか、または、接続先の端子が同一でない場合にはS28,No、ステップS32に処理が進む。また、完全等価素子集合に属し、かつ、接続先の端子が同一の場合にはS28,Yes、ステップS29に処理が進む。ステップS29において、レイアウト設計装置21は、着目する素子の組み合わせを差動回路として記憶する。そして、その差動回路のドレイン端子側あるいはソース端子側、またはその双方に接続される素子を、その差動回路に従属する差動負荷回路として記憶するS30。そして、差動負荷回路に着目し、差動回路と接続していない端子の接続先素子を確認し、接続先素子が完全等価素子集合に属していれば、差動負荷回路に従属する差動負荷回路として記憶する。この処理を、着目する素子の着目端子が電源ネットまたはグラウンドネットに達するまで繰り返しS31、ステップS32に処理が進む。ステップS32において、着目した素子および差動回路、差動負荷回路として抽出された素子を完全等価素子集合から除外する。そして、全ての完全等価素子集合について確認が完了したか否かを判定するS33。確認していない素子がある場合にはS33,No、ステップS21に戻って以降の処理を繰り返す。また、確認していない素子がない場合にはS33,Yes、処理を終了する。図4に示す回路データ24に対して、図6に示す処理を行なうことにより、集合MP4,MP5が差動回路として抽出され、集合MN3,MN4が差動負荷回路として抽出される。再び、図5に示すフローチャートの説明に戻る。ステップS13に示す差動差動負荷回路抽出処理によって抽出された差動回路および差動負荷回路を、その構成素子と、従属情報と共に回路制約28として登録するS14。図7は、回路制約28の一例を示す図である。図7aは、回路制約フォーマットの一例を示しており、回路要素種別、制約名称、構成Instance名、および従属制約名称を含む。図7bは、図4に示す回路データ24から抽出された差動回路および差動負荷回路の回路制約を示している。図7bに示すように、回路要素種別としてDifferentialPair差動回路が、制約名称としてDP1が、構成Instance名としてMP4およびMP5が記憶される。また、回路要素種別としてDifferentialPairLoad差動負荷回路が、制約名称としてDPL1が、構成Instance名としてMN3およびMN4が、従属制約名称としてDP1が記憶される。なお、図7cに示すように、図4に示す回路データ24の中で、素子MP4およびMP5によって差動回路DP1が構成され、素子MN3およびMN4によって差動負荷回路DPL1が構成される。再び、図5に示すフローチャートの説明に戻る。次に、レイアウト設計装置21は、ステップS1において入力された回路データ24中のトランジスタ素子を参照して、特性が等価である素子の集合以下、等価素子集合と呼ぶ。を抽出するS15。ここで、特性が等価であるとは、回路データ24において同一の素子種別で、かつ、素子の特性を決定するパラメータのうちゲート長、基盤電位、ゲート1本当たりのゲート幅が同一であることを指すものとする。図4に示す回路データ24の一例においては、MP1,MP2,MP3、MP4,MP5、MN1,MN2およびMN3,MN4,MN5の4つの等価素子集合が抽出される。次に、等価素子集合があるか否かが判定されるS16。等価素子集合がない場合にはS16,No、処理を終了する。また、等価素子集合がある場合S16,Yes、レイアウト設計装置21は、抽出した等価素子集合を対象に、各集合内素子の任意の組み合わせにおいて、ミラー回路を構成し得るか否かを判定する。そして、ミラー回路を構成する場合には、ミラー回路と、そのミラー回路に従属するミラー回路とを抽出するS17。図8は、図5に示すミラー回路抽出処理S17の処理手順を説明するためのフローチャートである。まず、レイアウト設計装置21は、等価素子集合毎にゲート端子の接続ネットが同一の素子同士の集合を生成するS41。次に、レイアウト設計装置21は、生成した集合内の素子の任意の組み合わせを生成するS42。そして、それぞれの素子のソース端子に接続されるネットが一致するか否かを判定するS43。それぞれの素子のソース端子に接続されるネットが一致しない場合にはS43,不一致、ステップS48に処理が進む。また、それぞれの接続ネットが一致する場合にはS43,一致、その接続ネットが電源またはグラウンドであるか否かを判定するS44。接続ネットが電源ではなく、グラウンドでもなければS44,No、ステップS48に処理が進む。また、接続ネットが電源またはグラウンドであればS44,Yes、着目する素子の組み合わせをミラー回路として記憶するS45。そして、そのミラー回路のドレイン端子に接続される素子のゲートネットが、ミラー回路と同一であり、かつ、同一の等価素子集合に属するか否かを判定するS46。ミラー回路と同一でないか、同一の等価素子集合に属さない場合にはS46,No、ステップS48に処理が進む。また、ミラー回路と同一であり、同一の等価素子集合に属する場合にはS46,Yes、その素子の組み合わせをミラー回路として記憶しS47、ステップS48に処理が進む。ステップS48において、全ての等価素子集合について確認が完了したか否かを判定する。確認していない素子がある場合にはS48,No、ステップS42に戻って以降の処理を繰り返す。また、確認していない素子がない場合にはS48,Yes、処理を終了する。再び、図5に示すフローチャートの説明に戻る。ステップS17に示すミラー回路抽出処理によって抽出されたミラー回路を、その構成素子と、従属情報と共に回路制約28として登録しS18、処理を終了する。図9は、回路制約28の一例を示す図である。図9aは、図4の回路データ24から抽出されたミラー回路の回路制約を図7bの回路制約に追加したところを示している。図9aに示すように、回路要素種別としてCurrentMirrorミラー回路が記憶される。そして、制約名称としてCM1が、構成Instance名としてMP1、MP2およびMP3が記憶される。同様にして、制約名称としてCM2が、構成Instance名としてMN1およびMN2が記憶され、さらに、制約名称としてCM3が、構成Instance名としてMN3、MN4およびMN5が記憶される。図9bに示すように、図4に示す回路データ24の中で、素子MP1、MP2およびMP3によってミラー回路CM1が構成され、素子MN1およびMN2によってミラー回路CM2が構成され、要素MN3、MN4およびMN5によってミラー回路CM3が構成される。レイアウト設計装置21は、以上のようにして生成された回路制約28と、レイアウト制約生成ルール29とを参照して、回路データ24のレイアウト設計で必要なレイアウト制約30を生成する。図10は、レイアウト制約生成ルール29およびレイアウト制約30の一例を示す図である。図10aは、レイアウト制約生成ルール29の一例を示しており、DifferentialPair差動回路およびDifferentialPairLoad差動負荷回路に対して、近接配置制約、整列制約、同一配置角制約、対称制約、クラスタ制約が生成されることを示している。また、CurrentMirrorミラー回路に対して、近接配置制約、整列制約、同一配置角制約、クラスタ制約が生成されることを示している。図10bは、レイアウト制約フォーマットの一例を示しており、回路要素種別、レイアウト制約、制約名称、構成Instance名またはクラスタ制約名、および制約パラメータを含む。図10cは、図4に示す回路データ24から抽出された差動回路、差動負荷回路およびミラー回路のレイアウト制約を示している。図10cに示すように、回路要素種別としてDifferentialPair差動回路が、レイアウト制約として近接配置制約が、制約名称としてDP1_Dが、構成Instance名としてMP4およびMP5が記憶される。DifferentialPair差動回路の整列制約、同一配置角制約、対称制約、クラスタ制約についても同様に記憶される。また、回路要素種別としてDifferentialPairLoad差動負荷回路が、レイアウト制約として近接配置制約が、制約名称としてDPL1_Dが、構成Instance名としてMN3およびMN4が記憶される。DifferentialPairLoad差動負荷回路の整列制約、同一配置角制約、対称制約、クラスタ制約についても同様に記憶される。また、CurrentMirrorミラー回路についてはCM1~CM3の3つが抽出されているため、それぞれのミラー回路について近接配置制約、整列制約、同一配置角制約、クラスタ制約が記憶される。このように、従来から画一的に付加されていたペア配置制約、すなわち近接配置制約、整列配置制約、同一配置角制約だけでなく、その回路要素に応じた対称配置制約および回路要素間の関連性を示すクラスタ制約も生成することができる。レイアウト設計装置21は、回路データ24、素子レイアウトデータ26、レイアウトルール27および生成されたレイアウト制約30を入力して自動配置配線処理を行ない、レイアウトパターンデータ25を出力する。以上説明したように、本実施の形態におけるレイアウト設計装置によれば、回路データ24から差動回路、差動負荷回路およびミラー回路を抽出し、それぞれの回路要素の種別に応じてレイアウト制約を付加するようにしたので、アナログ回路のレイアウト制約を自動的に付加することができ、アナログレイアウト設計の自動化による設計工期の短縮を図ることが可能となった。第2の実施の形態本発明の第1の実施の形態においては、回路要素の種別に応じてレイアウト制約を生成するものであったが、第2の実施の形態においては、レイアウト制約の生成に加えて、対象回路のレイアウトにおける配置トポロジを指示する制約を生成するものである。本発明の第2の実施の形態におけるレイアウト設計装置のハードウェア構成および機能的構成は、図1および図2に示す第1の実施の形態におけるレイアウト設計装置のハードウェア構成および機能的構成と同様である。図11は、本発明の第2の実施の形態におけるレイアウト設計装置21の処理手順を説明するためのフローチャートである。まず、第1の実施の形態におけるレイアウト設計装置と同様に、回路要素抽出処理によって作成された回路制約28に基づいてレイアウト制約30を生成するS51。そして、配置トポロジ制約を生成して記憶しS52、処理を終了する。図12は、図11に示す配置トポロジ制約生成S52の処理手順を説明するためのフローチャートである。まず、レイアウト設計装置21は、カレントミラー回路を起点とする高電位から低電位方向の電流パスを抽出するS61。次に、レイアウト設計装置21は、抽出した電流パスおよびパスの段数から初期配置メッシュを生成するS62。そして、カレントミラー回路のクラスタを考慮してメッシュ結合を行ないS63、配置メッシュ内に回路要素をアサインしてS64、処理を終了する。図13は、電流パス抽出、初期メッシュ作成、メッシュ結合および回路要素アサインの一例を示す図である。図13aは、図4に示す回路データ24に基づく電流パス抽出および初期メッシュ作成の一例を示している。図13aに示すように、電源~MP1~MN2~グラウンド、電源~MP2~MP4MP5~MN3MN4~グラウンド、電源~MP3~MN5~グラウンドの3つの電流パスが抽出される。また、電源~MP2~MP4MP5~MN3MN4~グラウンドのパスが3段によって構成されるため、初期メッシュとして9つのメッシュが作成される。図13bは、カレントミラー回路のクラスタを考慮して、図13aに示す初期メッシュを結合したところを示す図である。MP1、MP2およびMP3が1つのミラー回路を構成するため、図13bに示すように3つのメッシュが結合されて1つのメッシュとされる。同様にして、MN3、MN4およびMN5が1つのミラー回路を構成するため、2つのメッシュが結合されて1つのメッシュとされる。図13cは、図13bに示すメッシュに回路要素をアサインしたところを示す図である。上段のメッシュにミラー回路CM1がアサインされ、中段のメッシュに差動回路DP1がアサインされ、下段のメッシュにミラー回路CM2およびCM3がアサインされる。なお、ミラー回路CM3は、差動負荷回路DPL1とトランジスタ素子MN5との集合でもある。このように、対象セル全体の配置トポロジ生成ではなく、アナログ回路の特性に影響を与える回路要素群に着目した部分的な配置トポロジの生成を行なう。なお、配置トポロジとは、任意のレイアウト構成素子の関係を上下関係または左右関係のどちらかの位置関係位相関係によって表現することを意味しており、レイアウトの位置関係を物理的に表現するのではなく、トポロジによって表現することである。この表現方法として、たとえばBSGBoundedSlicelineGrid法、シーケンスペアSequencePair法、オーツリーOTree法、ビーツリーBTree法、TCG-Sなどの既知の方法のいずれかで表現する。以上説明したように、本実施の形態におけるレイアウト設計装置によれば、カレントミラー回路を起点とする電流パスを抽出して初期メッシュを作成し、カレントミラー回路のクラスタを考慮してメッシュを結合して回路要素をアサインするようにした。したがって、従来では人手による指定または回路データにおける座標値によって生成していた配置トポロジ制約を、アナログ回路の特性上重視すべき回路要素に着目して自動的に生成できるようになり、より精度よく配置トポロジ制約を生成することが可能となった。今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"