"半導体基板と、前記半導体基板の上方に形成された第1導電層と、前記第1導電層の上方に順に積層された第2導電層、電極間絶縁膜、および第3導電層と、前記第2導電層、前記電極間絶縁膜、および前記第3導電層内に設けられ、積層方向に延びた貫通ホールの内面上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された半導体層と、前記貫通ホールの間に位置し、ロウ方向に沿って前記第2導電層、前記電極間絶縁膜、および前記第3導電層を分断するスリット内に埋め込まれた絶縁材と、前記スリット内における前記第2導電層および前記第3導電層の表面上に形成されたシリサイド層と、を具備し、前記スリットの内面に沿った前記第2導電層と前記第3導電層との間の距離は、前記積層方向に沿った前記第2導電層と前記第3導電層との距離よりも大きいことを特徴とする不揮発性半導体記憶装置。前記スリット内における前記電極間絶縁膜の表面は、前記スリット内における前記第2導電層および前記第3導電層の表面よりも前記スリット内に突出していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記電極間絶縁膜は、前記第2導電層と前記第3導電層との間に挟まれた第1部分と、前記スリット内における前記第2導電層および前記第3導電層の表面よりも前記スリット内に突出している第2部分と、を有し、前記積層方向に沿った前記第2部分の寸法は、前記積層方向に沿った前記第1部分の寸法よりも大きいことを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記スリット内における前記電極間絶縁膜の表面は、凹凸を有していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記電極間絶縁膜は、前記スリット内における表面にシリコン窒化膜を含むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記電極間絶縁膜は、前記第2導電層と前記第3導電層との間に埋め込まれ、前記絶縁材と接する前記ブロック絶縁膜で構成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。3次元に積層されたメモリセルトランジスタにおける誤動作を防止する不揮発性半導体記憶装置を提供する。本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上方に形成された第1導電層と、前記第1導電層の上方に順に積層された第2導電層、電極間絶縁膜、および第3導電層と、前記第2導電層、前記電極間絶縁膜、および前記第3導電層内に設けられ、積層方向に延び、一対の貫通ホールの内面上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された半導体層と、前記カラム方向において前記一対の貫通ホールの間に位置し、ロウ方向に沿って前記第2導電層、前記電極間絶縁膜、および前記第3導電層を分断するスリット内に埋め込まれた絶縁材と、前記スリット内における前記第2導電層および前記第3導電層の表面上に形成されたシリサイド層と、を具備し、前記スリットの内面に沿った前記第2導電層と前記第3導電層との間の距離は、前記積層方向に沿った前記第2導電層と前記第3導電層との距離よりも大きい。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<全体構成例>図1乃至図3を用いて、各実施形態に係る不揮発性半導体記憶装置一括加工型3次元積層メモリの構成例について説明する。図1は、各実施形態に係る不揮発性半導体記憶装置の概略構成図を示している。図1に示すように、不揮発性半導体記憶装置は、メモリセルトランジスタ領域12、複数のワード線駆動回路13、複数のソース側選択ゲート駆動回路14、複数のドレイン側選択ゲート駆動回路15、センスアンプ16、複数のソース線駆動回路17、およびバックゲートトランジスタ駆動回路18等を備えている。メモリセルトランジスタ領域12には、複数のワード線WL、複数のビット線BL、複数のソース線SL、バックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートSGDが設けられている。このメモリセルトランジスタ領域12において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図1において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。ソース側選択ゲート駆動回路14は、ソース側選択ゲートSGSに接続され、ソース側選択ゲートSGSに印加する電圧を制御する。ドレイン側選択ゲート駆動回路15は、ドレイン側選択ゲートSGDに接続され、ドレイン側選択ゲートSGDに印加する電圧を制御する。センスアンプ16は、ビット線BLに接続され、メモリセルトランジスタから読み出した電位を増幅する。また、ビット線BLには、図示せぬビット線駆動回路が接続され、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。図2は、図1に示すメモリセルトランジスタ領域の斜視図であり、NANDストリングメモリセルストリングの構造を示している。図3は、図2に示すNANDストリングを拡大した断面図を示している。図2に示すように、メモリセルトランジスタ領域12において、半導体基板20上に、U字状シリコンピラーSPで構成される複数のNANDストリング200が形成されている。これら複数のNANDストリング200は、ロウ方向およびカラム方向にマトリクス状に配置されている。各NANDストリング200は、複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGワード線WLとの各交差位置に形成され、電流経路が直列に接続されている。図3に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜324を有している。このメモリ膜324は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜322、電荷蓄積層321、およびブロック絶縁膜320で構成されている。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。図3に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様の構造を有している。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向半導体基板20に対して垂直方向に延びる一対の柱状部A、および一対の柱状部Aの下端を連結させるように形成されたパイプ部Bを有している。パイプ部Bは、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部Aの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図3に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部325が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部Cに直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのNANDストリング200におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。バックゲートBGは、最下方のワード線WLの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPのパイプ部Bを覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、U字状シリコンピラーSPの各柱状部Aに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。ソース線SLは、ソース側選択ゲートSGSの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのNANDストリング20におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部Aに共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。[製造方法例]発明者らは、上述したような一括加工型3次元積層メモリの製造方法の例として、P型ポリシリコンとドーピングされていないポリシリコンとを積層し、これらを貫通するメモリホールを形成した後、このメモリホールからウェットプロセスを用いてドーピングされていないポリシリコンの層をエッチングし、エッチングされた層に絶縁膜を埋め込むことにより、導電層P型ポリシリコンと絶縁膜との積層構造を形成する方法を提案している。以下に、図4乃至図14を用いて、上述したような一括加工型3次元メモリの製造方法について詳説する。図4乃至図14は、各実施形態に関連する不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図11b、図12b、図13b、および図14bはそれぞれ、図11a、図12a、図13a、および図14aにおける破線部の拡大図を示している。なお、図4乃至図14において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。まず、図4に示すように、図示せぬ半導体基板の上方に、バックゲートBGとなる導電層40が形成される。導電層40は、例えばリンが導入されたポリシリコンで構成される。この導電層40内に、フォトリソグラフィおよびエッチングにより、溝50’が形成される。この溝50’は、カラム方向に延び、後の工程において後述する連結ホール50となる。また、溝50’は、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように複数配置されている。次に、図5に示すように、全面に、不純物が導入されていないノンドープドポリシリコン材が形成される。その後、エッチングにより、溝50’外の導電層40の上面におけるノンドープドポリシリコン材が除去され、溝50’内のみにノンドープドポリシリコン材が残留する。これにより、ノンドープドポリシリコンからなり、溝50’内を埋め込むダミー層60が形成される。次に、図6に示すように、ダミー層60が形成された導電層40上に、絶縁膜としてシリコン酸化膜41が形成される。シリコン酸化膜41の膜厚は、バックゲートBGと、後の工程においてシリコン酸化膜41の上方に形成される最下段のコントロールゲートCGとの間で耐圧が確保できる程度の膜厚とする。次に、シリコン酸化膜41上に、不純物が導入されていないノンドープドポリシリコン層42と、コントロールゲートCGとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層43とが交互に積層される。ノンドープドポリシリコン層42は、後の工程において電極間絶縁膜と置き換わる層である。なお、図6において、ノンドープドポリシリコン層42とドープドポリシリコン層43とを4層ずつ積層させる例を示しているが、積層数は4層には限らない。さらに、最上層のドープドポリシリコン層43上に、絶縁膜としてシリコン酸化膜44が形成される。シリコン酸化膜44の膜厚は、最上段のコントロールゲートCGと、後の工程においてシリコン酸化膜44上に形成される選択ゲートSGとの間で耐圧が確保できる程度の膜厚とする。このようにして、ノンドープドポリシリコン層42、ドープドポリシリコン層43、およびシリコン酸化膜44からなる積層体45が形成される。次に、図7に示すように、フォトリソグラフィおよびエッチングにより、積層体45内にスリット46が形成される。このスリット46は、積層体45を貫通し、ロウ方向図7において紙面奥行き方向に沿って形成される。すなわち、スリット46は、ロウ方向および積層方向に拡がるように形成され、積層体45を分断する。また、スリット46は、カラム方向におけるダミー層60の中央部の上方に位置するように形成される。また、スリット46の底面において、シリコン酸化膜41が露出する。次に、図8に示すように、スリット46内に、シリコン窒化膜で構成される犠牲材47が埋め込まれる。より具体的には、スリット46内が埋まるまで全面にシリコン窒化膜が形成された後、シリコン酸化膜44上のシリコン窒化膜が除去される。これにより、スリット46内にシリコン窒化膜が残留し、ロウ方向および積層方向に拡がる犠牲材47が形成される。次に、図9に示すように、シリコン酸化膜44上に、選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層48が形成される。その後、ドープドポリシリコン層48、積層体45、およびシリコン酸化膜41内に、一対の貫通ホール49が形成される。このとき、一対の貫通ホール49が、ダミー層60のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール49を介してドープドポリシリコン層48、積層体45、シリコン酸化膜41、およびダミー層60が露出する。貫通ホール49は、積層方向からみて、例えば円形に形成される。また、一対の貫通ホール49はカラム方向に並び、ドープドポリシリコン層48、積層体45、およびシリコン酸化膜41内で積層方向に延びている。次に、図10に示すように、貫通ホール49を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体45におけるノンドープドポリシリコン層42が除去される。その結果、積層方向に隣接する2つのコントロールゲートCG間に隙間52が形成され、隙間52を介して犠牲材47が露出する。同時に、ノンドープドポリシリコンからなるダミー層60も除去される。これにより、カラム方向に延び、導電層40内で一対の貫通ホール49の下端を連結する連結ホール50が形成される。すなわち、ドープドポリシリコン層48、積層体45、シリコン酸化膜41、および導電層40内に、一対の貫通ホール49および連結ホール50からなるU字状メモリホール51が形成される。このとき、エッチング液を適当に選択することにより、ドープドシリコン層43,48とノンドープドシリコン層42、ダミー層60との間で高いエッチング選択比を実現できるため、ドープドポリシリコン層43,48はほとんどエッチングされずに残留する。また、コントロールゲートCGは、犠牲材47によって支持される。次に、図11aおよびbに示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるU字状シリコンピラーSPが形成される。より具体的には、例えばALDAtomicLayerDeposition法により、貫通ホール49の内面上に、シリコン酸化膜で構成されるブロック絶縁膜53が形成される。すなわち、貫通ホール49内における露出したコントロールゲートCGの表面上に、ブロック絶縁膜53が形成される。また、シリコン酸化膜は、貫通ホール49を介して隙間52の内面上にも形成される。すなわち、シリコン酸化膜は、隙間52内における露出したコントロールゲートCGの表面上、犠牲材47の表面上にも形成される。これにより、隙間52内に、ブロック絶縁膜53と一体である電極間絶縁膜53’が埋め込まれる。次に、貫通ホール49内のブロック絶縁膜53および電極間絶縁膜53’の表面上に、シリコン窒化膜で構成される電荷蓄積層54が形成される。その後、貫通ホール49内の電荷蓄積層54の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜55が形成される。このようにして、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55で構成されるメモリ膜56が形成される。次に、貫通ホール49内のメモリ膜56の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール49内にシリコンピラーSPの柱状部が形成される。なお、図11において、ポリシリコンが貫通ホール49内を埋め込む例を示しているが、図3に示すように、中空構造を有するように形成してもよい。また、上記工程と同時に、連結ホール50の内面上においても、同様の構造が形成される。すなわち、連結ホール50内におけるシリコン酸化膜41の表面上、バックゲートBGの表面上にも順に、ブロック絶縁膜53、電荷蓄積層54、トンネル絶縁膜55、およびポリシリコンU字状シリコンピラーSPが形成される。次に、図12aおよびbに示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成される。この開口部57は、ドープドポリシリコン層48を貫通し、ロウ方向図12において紙面奥行き方向に沿って形成される。すなわち、開口部57は、ドープドポリシリコン層48を分断する。また、開口部57は犠牲層47の上部に形成されるため、開口部57の底面において犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内において、コントロールゲートCGおよび電極間絶縁膜53’が露出する。次に、図13aおよびbに示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46内および開口部57内において露出したシリコンの表面に、シリサイドが形成される。すなわち、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。なお、堆積させる金属は、ニッケルおよびコバルトには限定されず、シリコンと反応してメタルシリサイドを形成し、反応前のドープドポリシリコン層43よりも電気抵抗を低減させる金属であればよい。次に、図14aおよびbに示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。より具体的には、スリット46内および開口部57内が埋まるまで全面にシリコン酸化膜が形成された後、ドープドポリシリコン層48上のシリコン酸化膜が除去される。これにより、スリット46内および開口部57内にシリコン酸化膜が残留し、ロウ方向および積層方向に拡がる絶縁材59が形成される。このようにして、U字型のNANDストリングを有する一括加工型3次元積層メモリが製造される。上述したように、一括加工型3次元積層メモリでは、コントロールゲートCGのポリシリコンの抵抗を低下させるため、スリット46内の側壁コントロールゲートCGの表面上にシリサイド層58を形成している。このシリサイド層58の形成の際、スリット46内におけるコントロールゲートCGの表面が電極間絶縁膜53’の表面よりもスリット46内へ突出している場合、積層方向に隣接するコントロールゲートCG間のブリッジングによりコントロールゲートCGがショートして誤動作が生じる虞がある。また、コントロールゲートCGがスリット内へ大きく突出していない場合においても、電極間絶縁膜53’が酸化膜であれば、シリサイド原料の金属と酸化膜とが反応する。これにより、電極間絶縁膜53’の表面にもシリサイドが形成され、ブリッジングによるショートが懸念される。これに対し、本実施形態では、上述したような隣接するコントロールゲートCG間のブリッジングによるショートを防止する一括加工型3次元積層メモリを提案する。<第1の実施形態>図15乃至図24を用いて、第1の実施形態に係る不揮発性半導体記憶装置について説明する。第1の実施形態は、スリット内における電極間絶縁膜の表面をコントロールゲートの表面よりも突出させる例である。なお、第1の実施形態において、上記製造方法例と同様の点については説明を省略し、主に異なる点について説明する。[構造]以下に、図15を用いて、第1の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図15aは、第1の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図15bは、図15aにおける破線部の拡大図を示している。なお、図15において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。図15aに示すように、NANDストリング200は、図示せぬ半導体基板の上方に形成された導電層40、ドープドシリコン層43,48、電極間絶縁膜53’、メモリ膜56、U字状シリコンピラーSP、シリサイド層58、および絶縁材59を備えている。導電層40は、図示せぬ半導体基板の上方に形成され、例えばリンが導入されたポリシリコンで構成されている。導電層40は、バックゲートBGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜56が形成されることでバックゲートトランジスタBGTrを構成する。複数のドープドシリコン層43、および複数の電極間絶縁膜53’は、シリコン酸化膜41を介して導電層40上に交互に積層されている。ドープドシリコン層43は、コントロールゲートCGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜56が形成されることでメモリセルトランジスタMTrを構成する。すなわち、電極間絶縁膜53’は、積層方向に隣接するコントロールゲートCGの間隙間52に形成されている。これらドープドシリコン層43および電極間絶縁膜53’のより詳細な説明については、後述する。ドープドシリコン層48は、シリコン酸化膜44を介して最上層のコントロールゲートCG上に形成されている。ドープドシリコン層48は、選択ゲートSGとなり、その内部にU字状シリコンピラーSPおよびメモリ膜56が形成されることで選択トランジスタSDTr,SSTrを構成する。これら選択ゲートSG、コントロールゲートCG、バックゲートBG、および電極間絶縁膜53’内には、U字状メモリホール51が設けられている。このU字状メモリホール51は、カラム方向に並ぶ一対の貫通ホール49と一対の貫通ホール49を連結する連結ホール50とで構成されている。貫通ホール49は選択ゲートSGおよびコントロールゲートCG内において積層方向に延びるように形成され、連結ホールはバックゲートBG内にカラム方向に延びるように形成されている。また、コントロールゲートCGおよび電極間絶縁膜53’には、一対の貫通ホール49の間で、かつロウ方向および積層方向に拡がるスリット46が設けられている。これにより、コントロールゲートCGおよび電極間絶縁膜53’は、ロウ方向に沿って分断されている。さらに、選択ゲートSGには、スリット46が開口するように、スリット46の上部にロウ方向および積層方向に拡がる開口部57が設けられている。これにより、選択ゲートSGは、ロウ方向に沿って分断されている。メモリ膜56は、U字状メモリホール51の内面上、すなわち、U字状メモリホール51内における選択ゲートSG、コントロールゲートCG、およびバックゲートBGの表面上に形成されている。また、詳細は後述するが、メモリ膜56の一部は、電極間絶縁膜53’と一体である。U字状シリコンピラーSPは、U字状メモリホール51内におけるメモリ膜56の表面上に形成され、不純物、例えばリンを含有するポリシリコンで構成されている。すなわち、U字状シリコンピラーSPは、一対の貫通ホール49内におけるメモリ膜56の表面上に形成された一対の柱状部Bと、連結ホール50内におけるメモリ膜56の表面上に形成された連結部Bとで構成されている。なお、図15において、U字状シリコンピラーSPとしてポリシリコンがU字状メモリホール51内を埋め込む例を示しているが、図3に示すように、中空構造を有してもよい。シリサイド層58は、スリット46内におけるコントロールゲートCGの表面上、および開口部57内における選択ゲートSGの表面上に形成されている。言い換えると、シリサイド層58は、コントロールゲートCGおよび選択ゲートSGと、後述する絶縁材59との間に形成されている。絶縁材59は、スリット46内および開口部57内に埋め込まれている。この絶縁材59により、スリット46および開口部57によって分断されたコントロールゲートCGおよび選択ゲートSGは絶縁分離される。本実施形態では、図15bに示すように、電極間絶縁膜53’と絶縁材59との界面スリット46内における電極間絶縁膜53’の表面は、少なくともコントロールゲートCGとシリサイド層58との界面スリット46内におけるコントロールゲートCGの表面よりもスリット46内に突出している。なお、電極間絶縁膜53’と絶縁材59との界面がシリサイド層58と絶縁材59との界面よりもスリット46内に突出していることが望ましい。また、メモリ膜56は、貫通ホール49内におけるコントロールゲートCGの表面上に形成されたブロック絶縁膜53、ブロック絶縁膜53の表面上に形成された電荷蓄積層54、および電荷蓄積層54の表面上に形成されたトンネル絶縁膜55で構成されている。ここで、本実施形態におけるブロック絶縁膜53は、多層構造を有している。より具体的には、ブロック絶縁膜53は、貫通ホール49内におけるコントロールゲートCGの表面上から順に形成されたシリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dで構成される多層構造を有する。すなわち、ブロック絶縁膜53は、シリコン窒化膜とシリコン酸化膜が交互に積層された構造である。なお、ブロック絶縁膜53は、積層数が4層であることに限らないが、貫通ホール49内において最も外側の層最表面の層がシリコン窒化膜となるように形成されている。電極間絶縁膜53’は、ブロック絶縁膜53と一体であり、多層構造を有している。すなわち、電極間絶縁膜53’は、隙間52の内面上隙間52内におけるコントロールゲートCGの表面上、シリサイド層58の表面上、および絶縁材59の表面上から順に形成されたシリコン窒化膜53’a、シリコン酸化膜53’b、シリコン窒化膜53’c、およびシリコン窒化膜53’dで構成される多層構造を有する。言い換えると、電極間絶縁膜53’は、貫通ホール49を介して隙間52内にブロック絶縁膜53が埋め込まれた構造である。図15に示す例では、シリコン窒化膜53’dが形成された段階で、隙間52が埋め込まれている。上述したように、貫通ホール49内において、ブロック絶縁膜53の最表面の層は、シリコン窒化膜である。このため、隙間52内において、電極間絶縁膜53’の最表面の層は、同様にシリコン窒化膜である。<製造方法>以下に、図16乃至図24を用いて、第1の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図16乃至図24は、第1の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図21b、図22b、図23b、および図24bはそれぞれ、図21a、図22a、図23a、および図24aにおける破線部の拡大図を示している。なお、図16乃至図24において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。まず、図16に示すように、図示せぬ半導体基板の上方にバックゲートBGとなる導電層40が形成され、この導電層40内にノンドープドポリシリコンからなるダミー層60が形成される。このダミー層60が形成された導電層40上に、絶縁膜としてシリコン酸化膜41が形成される。次に、シリコン酸化膜41上に、不純物が導入されていないノンドープドポリシリコン層42と、コントロールゲートCGとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層43とが交互に積層される。さらに、最上層のドープドポリシリコン層43上に、絶縁膜としてシリコン酸化膜44が形成される。このようにして、ノンドープドポリシリコン層42、ドープドポリシリコン層43、およびシリコン酸化膜44からなる積層体45が形成される。次に、図17に示すように、フォトリソグラフィおよびエッチングにより、積層体45内にスリット46が形成される。このスリット46は、積層体45を貫通し、ロウ方向図17において紙面奥行き方向に沿って形成される。すなわち、スリット46は、ロウ方向および積層方向に拡がるように形成され、積層体45を分断する。これにより、スリット46の底面において、シリコン酸化膜41が露出する。次に、スリット46内の側壁側面を熱酸化する。すなわち、スリット46内における露出したノンドープドポリシリコン層42およびドープドポリシリコン層43の表面が熱酸化される。これにより、スリット46内におけるノンドープドポリシリコン層42およびドープドポリシリコン層43の表面上に、シリコン酸化膜150が形成される。このとき、ドープドポリシリコン層43の酸化速度は、ノンドープドポリシリコン層42の酸化速度よりも速い。このため、スリット46内におけるドープドポリシリコン層43の表面上のシリコン酸化膜150は、ノンドープドポリシリコン層42の表面上のシリコン酸化膜150よりも厚く形成される。言い換えると、スリット46内におけるノンドープドポリシリコン層42の表面は、ドープドポリシリコン層43の表面よりもスリット46内に突出する。次に、図18に示すように、スリット46内に、シリコン窒化膜で構成される犠牲材47が埋め込まれ、ロウ方向および積層方向に拡がる犠牲材47が形成される。すなわち、スリット46内におけるシリコン酸化膜150の表面上に、犠牲材47が形成される。次に、図19に示すように、シリコン酸化膜44上に、選択ゲートSGとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層48が形成される。その後、ドープドポリシリコン層48、積層体45、およびシリコン酸化膜41内に、一対の貫通ホール49が形成される。次に、図20に示すように、貫通ホール49を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体45におけるノンドープドポリシリコン層42が除去される。その結果、積層方向に隣接する2つのコントロールゲートCG間に隙間52が形成される。このとき、スリット46内の側壁にシリコン酸化膜150が形成されているため、隙間52を介して犠牲材47は露出しない。同時に、ノンドープドポリシリコンからなるダミー層60も除去される。これにより、ドープドポリシリコン層48、積層体45、シリコン酸化膜41、および導電層40内に、一対の貫通ホール49および連結ホール50からなるU字状メモリホール51が形成される。次に、図21aおよびbに示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるU字状シリコンピラーSPが形成される。より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間52を介してスリット46内に充填された犠牲材47が露出しないようにする。すなわち、酸化膜150が除去されない程度に希フッ酸処理を調節する。その後、例えばALD法により貫通ホール49の内面上に、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dで構成されるブロック絶縁膜53が形成される。すなわち、貫通ホール49内におけるコントロールゲートCGの表面上から順に、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dの多層構造が形成される。また、ブロック絶縁膜53は、貫通ホール49を介して隙間52の内面上にも形成される。すなわち、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dの多層構造は、隙間52内におけるコントロールゲートCGの表面上、およびシリコン酸化膜150の表面上にも形成される。これにより、隙間52内に、ブロック絶縁膜53と一体である電極間絶縁膜53’が埋め込まれる。図21bに示す例では、シリコン窒化膜53’dが形成された段階で、隙間52内が埋め込まれている。このとき、隙間52を介して犠牲材47は露出していないため、電極間絶縁膜53’シリコン窒化膜53’aは犠牲材47と直接接していない。また、電極間絶縁膜53’は、上述したノンドープドポリシリコン層42と同位置に形成される。このため、スリット46内における電極間絶縁膜53’の表面は、コントロールゲートCGの表面よりもスリット46内に突出している。次に、貫通ホール49内におけるブロック絶縁膜53および電極間絶縁膜53’の表面上に、シリコン窒化膜で構成される電荷蓄積層54が形成される。その後、貫通ホール49内における電荷蓄積層54の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜55が形成される。このようにして、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55で構成されるメモリ膜56が形成される。なお、図21bにおいて、シリコン窒化膜53’dが形成された段階で隙間52内が埋め込まれた例を示したが、電荷蓄積層54またはトンネル絶縁膜55が形成された段階で隙間52内が埋め込まれてもよい。次に、貫通ホール49内のメモリ膜56の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール49内にU字状シリコンピラーSPの柱状部が形成される。また、上記工程と同時に、連結ホール50の内面上においても、同様の構造が形成される。すなわち、連結ホール50内におけるシリコン酸化膜41の表面上、バックゲートBGの表面上にも順に、ブロック絶縁膜53、電荷蓄積層54、トンネル絶縁膜55、およびポリシリコンU字状シリコンピラーSPが形成される。次に、図22aおよびbに示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成される。この開口部57は、ドープドポリシリコン層48を貫通し、ロウ方向図22において紙面奥行き方向に沿って形成される。すなわち、開口部57は、ドープドポリシリコン層48を分断する。また、開口部57は犠牲層47の上部に形成されるため、開口部57の底面においてシリコン犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内において、シリコン酸化膜150が露出する。次に、図23aおよびbに示すように、例えば希フッ酸処理により、スリット46内におけるシリコン酸化膜150が除去される。これにより、スリット46内において、コントロールゲートCGおよび電極間絶縁膜53’が露出する。このとき、スリット46内において、コントロールゲートCGの表面上のシリコン酸化膜150が電極間絶縁膜53’の表面上のシリコン酸化膜150よりも厚く形成されていた分、電極間絶縁膜53’の表面のほうがコントロールゲートCGの表面よりもスリット46内に突出する。また、同時にシリコン酸化膜41,44もシリコン酸化膜150と同程度除去される。次に、図24aおよびbに示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46内および開口部57内において露出したシリコンの表面のみに、自己整合的にシリサイドが形成される。すなわち、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。なお、スリット46内におけるシリサイド層58の表面は、電極間絶縁膜53’の表面よりも突出しないように形成されることが望ましい。このとき、スリット46内において露出した電極間絶縁膜53’の表面はシリコン窒化膜53’aである。このため、シリサイド層58は、スリット46内における電極間絶縁膜53’の表面上には形成されない。すなわち、シリサイド層58によるブリッジングを防止することができる。次に、図15aおよびbに示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。より具体的には、スリット46内および開口部57内が埋まるまで全面にシリコン酸化膜が形成された後、ドープドポリシリコン層48上のシリコン酸化膜が除去される。これにより、スリット46内および開口部57内にシリコン酸化膜が残留し、ロウ方向および積層方向に拡がる絶縁材59が形成される。このようにして、第1の実施形態に係る一括加工型3次元積層メモリが製造される。[効果]上記第1の実施形態によれば、スリット46内における電極間絶縁膜53’の表面端面は、コントロールゲートCGの表面端面よりもスリット46内に突出して形成されている。これにより、積層方向に隣接した2つのコントロールゲートCG間において、スリット46内に露出される電極間絶縁膜53’の面の表面積が大きくなる。すなわち、スリット46の内面に沿ったコントロールゲートCG間の距離電極間絶縁膜53’と絶縁材59とが接する界面の寸法を、実際の積層方向に沿ったコントロールゲートCG間の距離電極間絶縁膜53’の積層方向の寸法よりも増加することができる。したがって、スリット46内におけるコントロールゲートCGの表面上にシリサイド層58を形成する際、コントロールゲートCG間のブリッジングによるショート、およびコントロールゲートCG間のリーク電流を防ぐことができる。また、スリット46内において、電極間絶縁膜53’の最表面としてシリコン窒化膜53’aが形成されている。これにより、最表面がシリコン酸化膜の場合と比較して、シリサイドの原料となる金属との反応を防ぐことができる。その結果、よりコントロールゲートCG間におけるブリッジングによるショートを防ぐことができる。<第2の実施形態>図25乃至図29を用いて、第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態は、スリット内における電極間絶縁膜の表面に凹凸を設ける例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]以下に、図25を用いて、第2の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図25aは、第2の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図25bは、図25aにおける破線部の拡大図を示している。なお、図25において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。図25aおよびbに示すように、第2の実施形態において、第1の実施形態と異なる点は、スリット46内における電極間絶縁膜53’の表面が積層方向に隣接する膜の界面毎に凹凸を有している点である。より具体的には、第1の実施形態と同様に、電極間絶縁膜53’は、ブロック絶縁膜53と一体であり、多層構造を有している。すなわち、電極間絶縁膜53’は、隙間52の内面上から順に形成されたシリコン窒化膜53’a、シリコン酸化膜53’b、シリコン窒化膜53’c、およびシリコン窒化膜53’dで構成される多層構造を有する。ここで、本実施形態では、隙間52内の最表面となるシリコン窒化膜53’a、およびその内面側で接するシリコン酸化膜53’bが、スリット46内における表面において分断されている。言い換えると、シリコン窒化膜53’cは、シリコン窒化膜53’aおよびシリコン酸化膜53’bに覆われておらず、スリット46内に露出し、絶縁材59と接している。また、スリット46内における電極間絶縁膜53’の表面において、積層方向に隣接する膜の界面において段差が設けられている。すなわち、シリコン窒化膜53’aとシリコン酸化膜53’bとの界面、およびシリコン酸化膜53’bとシリコン窒化膜53’cとの界面においてそれぞれ、段差が設けられている。なお、スリット46内における電極間絶縁膜53’の表面は、スリット46内におけるコントロールゲートCGの表面コントロールゲートCGとシリサイド層58との界面よりもスリット46内に突出していなくてもよい。[製造方法]以下に、図26乃至図29を用いて、第2の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図26乃至図29は、第2の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図26b、図27b、図28b、および図29bはそれぞれ、図26a、図27a、図28a、および図29aにおける破線部の拡大図を示している。まず、第1の実施形態における図16乃至図20の工程が行われる。次に、図26aおよびbに示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるU字状シリコンピラーSPが形成される。より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間52を介してスリット46内に充填された犠牲材47が露出するように、シリコン酸化膜150の一部が除去される。すなわち、隙間52内におけるシリコン酸化膜150が除去される程度に希フッ酸処理を調節する。その後、例えばALD法により貫通ホール49の内面上に、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dで構成されるブロック絶縁膜53が形成される。また、ブロック絶縁膜53は、貫通ホール49を介して隙間52の内面上にも形成される。すなわち、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dの多層構造は、隙間52内におけるコントロールゲートCGの表面上、および犠牲材47の表面上にも形成される。これにより、隙間52内に、ブロック絶縁膜53と一体である電極間絶縁膜53’が埋め込まれる。このとき、隙間52を介して犠牲材47は露出しているため、電極間絶縁膜53’シリコン窒化膜53’aは、シリコン窒化膜で構成される犠牲材47と直接接する。次に、貫通ホール49内におけるブロック絶縁膜53および電極間絶縁膜53’の表面上に、シリコン窒化膜で構成される電荷蓄積層54が形成される。その後、貫通ホール49内における電荷蓄積層54の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜55が形成される。このようにして、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55で構成されるメモリ膜56が形成される。次に、貫通ホール49内のメモリ膜56の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール49内にU字状シリコンピラーSPの柱状部が形成される。また、上記工程と同時に、連結ホール50の内面上においても、同様の構造が形成される。すなわち、連結ホール50内におけるシリコン酸化膜41の表面上、バックゲートBGの表面上にも順に、ブロック絶縁膜53、電荷蓄積層54、トンネル絶縁膜55、およびポリシリコンシリコンピラーSPが形成される。次に、図27aおよびbに示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成され、開口部57の底面において犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内におけるコントロールゲートCGに対応する層において、シリコン酸化膜150が露出する。このとき、犠牲層47と同じ材料であるシリコン窒化膜53’aも一部除去され、スリット46内の表面において分断される。これにより、シリコン窒化膜53’aの内面に形成されたシリコン酸化膜53’bがスリット46内に露出される。なお、シリコン窒化膜53’aは、コントロールゲートCGの表面よりも後退しないように除去されることが望ましい。次に、図28aおよびbに示すように、例えば希フッ酸処理により、スリット46内におけるシリコン酸化膜150が除去される。これにより、スリット46内において、コントロールゲートCGが露出する。このとき、シリコン酸化膜53’bも一部除去され、スリット46内の表面において分断される。これにより、シリコン窒化膜53’aの内面に形成されたシリコン酸化膜53’cがスリット46内に露出される。また、スリット46内における電極間絶縁膜53’の表面において、積層方向に隣接する膜の界面に段差凹凸が形成される。なお、シリコン酸化膜53’bは、貫通ホール49内まで後退しないように除去されることが望ましい。次に、図29aおよびbに示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。次に、図25aおよびbに示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。このようにして、第2の実施形態に係る一括加工型3次元積層メモリが製造される。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、スリット46内における電極間絶縁膜53’の表面端面において、積層方向に隣接する膜の界面毎に凹凸段差が設けられている。これにより、第1の実施形態と比較して、積層方向に隣接した2つのコントロールゲートCG間において、スリット46内に露出される電極間絶縁膜53’の面の表面積がより大きくなる。その結果、スリット46内におけるコントロールゲートCGの表面上にシリサイド層58を形成する際、コントロールゲートCG間のブリッジングによるショート、およびコントロールゲートCG間のリーク電流をより防ぐことができる。<第3の実施形態>図30乃至図34を用いて、第3の実施形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態は、電極間絶縁膜において、コントロールゲート間に挟まれた部分よりもスリット内に突出した部分のほうが、積層方向における寸法が大きい例である。なお、第3の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]以下に、図30を用いて、第3の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図30aは、第3の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図30bは、図30aにおける破線部の拡大図を示している。なお、図30において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。図30aおよびbに示すように、第3の実施形態において、第1の実施形態と異なる点は、コントロールゲートCG間に挟まれた電極間絶縁膜53’の第1部分Cよりもスリット内に突出した電極間絶縁膜53’の第2部分Dのほうが、積層方向における寸法が大きい点である。より具体的には、第1の実施形態と同様に、電極間絶縁膜53’と絶縁材59との界面は、少なくともコントロールゲートCGとシリサイド層58との界面よりもスリット46内に突出している。ここで、本実施形態では、積層方向に隣接する2つのコントロールゲートCGに挟まれた電極間絶縁膜53’の第1部分Cよりもスリット46内に突出した電極間絶縁膜53’の第2部分D積層方向においてシリサイド層58および絶縁材59に挟まれた部分のほうが、積層方向における寸法が大きくなるように形成されている。このため、スリット46内におけるコントロールゲートCGの表面の一部主に角部が電極間絶縁膜53’の第2部分Dによって覆われている。[製造方法]以下に、図31乃至図34を用いて、第3の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図31乃至図34は、第3の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図31b、図32b、図33b、および図34bはそれぞれ、図31a、図32a、図33a、および図34aにおける破線部の拡大図を示している。まず、第1の実施形態体における図16乃至図20の工程が行われる。次に、図31aおよびbに示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるU字状シリコンピラーSPが形成される。より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間52を介してスリット46内に充填された犠牲材47が露出するように、シリコン酸化膜150の一部が除去される。このとき、同時に、シリコン酸化膜150は、隙間52を介して積層方向にもエッチングされる。すなわち、コントロールゲートCGの角部積層方向における端部と犠牲層47との間に位置するシリコン酸化膜150も除去される。これにより、隙間52は、積層方向において、コントロールゲートCG間の寸法よりもシリコン酸化膜150間の寸法のほうが大きくなる。なお、コントロールゲートCGの積層方向における中央部と犠牲層47との間に位置するシリコン酸化膜150が残存するように、希フッ酸処理を調節する。すなわち、シリコン酸化膜150が完全に除去されないように調節される。その後、例えばALD法により貫通ホール49の内面上に、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dで構成されるブロック絶縁膜53が形成される。また、ブロック絶縁膜53は、貫通ホール49を介して隙間52の内面上にも形成される。すなわち、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dの多層構造は、隙間52内におけるコントロールゲートCGの表面上、および犠牲材47の表面上にも形成される。これにより、隙間52内に、ブロック絶縁膜53と一体である電極間絶縁膜53’が埋め込まれる。このとき、積層方向において、隙間52はコントロールゲートCG間の寸法よりもシリコン酸化膜150間の寸法のほうが大きいため、電極間絶縁膜53’はコントロールゲートCG間の第1部分とそれより寸法の大きいシリコン酸化膜150間の第2部分とを有するように形成される。また、隙間52によって犠牲材47は露出しているため、電極間絶縁膜53’シリコン窒化膜53’aは、シリコン窒化膜で構成される犠牲材47と直接接する。次に、貫通ホール49内におけるブロック絶縁膜53および電極間絶縁膜53’の表面上に、シリコン窒化膜で構成される電荷蓄積層54が形成される。その後、貫通ホール49内における電荷蓄積層54の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜55が形成される。このようにして、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55で構成されるメモリ膜56が形成される。次に、貫通ホール49内のメモリ膜56上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール49内にU字状シリコンピラーSPの柱状部が形成される。また、上記工程と同時に、連結ホール50の内面上においても、同様の構造が形成される。すなわち、連結ホール50内におけるシリコン酸化膜41の表面上、バックゲートBGの表面上にも順に、ブロック絶縁膜53、電荷蓄積層54、トンネル絶縁膜55、およびポリシリコンシリコンピラーSPが形成される。次に、図32aおよびbに示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成され、開口部57の底面において犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内におけるコントロールゲートCGに対応する層において、シリコン酸化膜150の側面が露出する。このとき、電極間絶縁膜53’の最表面であるシリコン窒化膜53’aが除去されないように、希フッ酸処理を調節する。言い換えると、シリコン窒化膜53’aは、スリット46内におけるシリコン酸化膜150の表面よりも後退しないように除去される。次に、図33aおよびbに示すように、例えば希フッ酸処理により、スリット46内におけるシリコン酸化膜150が除去される。これにより、スリット46内において、コントロールゲートCGが露出する。次に、図34aおよびbに示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。次に、図30aおよびbに示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。このようにして、第2の実施形態に係る一括加工型3次元積層メモリが製造される。[効果]上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、電極間絶縁膜53’は、積層方向において、コントロールゲートCG間における第1部分Cの寸法よりもスリット46内に突出した第2部分Dの寸法のほうが大きくなるように形成されている。これにより、第1の実施形態と比較して、積層方向に隣接した2つのコントロールゲートCG間において、スリット46内に露出される電極間絶縁膜53’の面の表面積がより大きくなる。その結果、スリット46内におけるコントロールゲートCGの表面上にシリサイド層58を形成する際、コントロールゲートCG間のブリッジングによるショート、およびコントロールゲートCG間のリーク電流をより防ぐことができる。<第4の実施形態>図35乃至図39を用いて、第4の実施形態に係る不揮発性半導体記憶装置について説明する。第4の実施形態は、上記第2の実施形態および第3の実施形態の変形例であり、これらを組み合わせた例である。なお、第4の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]以下に、図35を用いて、第4の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図35aは、第4の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。図35bは、図35aにおける破線部の拡大図を示している。なお、図35において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。図35aおよびbに示すように、第1の実施形態と同様に、電極間絶縁膜53’は、ブロック絶縁膜53と一体であり、隙間52の内面上から順に形成されたシリコン窒化膜53’a、シリコン酸化膜53’b、シリコン窒化膜53’c、およびシリコン窒化膜53’dで構成される多層構造を有する。また、電極間絶縁膜53’と絶縁材59との界面の少なくとも一部は、コントロールゲートCGとシリサイド層58との界面よりもスリット46内に突出している。ここで、本実施形態では、第3の実施形態と同様に、コントロールゲートCG間における電極間絶縁膜53’の第1部分Cよりもスリット46内に突出した電極間絶縁膜53’の第2部分Dのほうが、積層方向における寸法が大きくなるように形成されている。また、第2の実施形態と同様に、隙間52の最表面となるシリコン窒化膜53’a、およびその内面側で接するシリコン酸化膜53’bのスリット46内の表面第2部分側の表面が分断されている。さらに、スリット46内における電極間絶縁膜53’の表面において、隣接する膜の界面において段差が設けられている。なお、スリット46内における電極間絶縁膜53’の表面は、コントロールゲートCGとシリサイド層58との界面よりもスリット46内に突出していなくてもよい。[製造方法]以下に、図36乃至図39を用いて、第4の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図36乃至図39は、第4の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。また、図36b、図37b、図38b、および図39bはそれぞれ、図36a、図37a、図38a、および図39aにおける破線部の拡大図を示している。まず、第1の実施形態における図16乃至図20の工程が行われる。次に、図36aおよびbに示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるU字状シリコンピラーSPが形成される。より具体的には、まず、表面に付着した図示せぬ自然酸化膜の除去のために、希フッ酸処理が行われる。この希フッ酸処理により、隙間52を介してスリット46内に充填された犠牲材47が露出するように、シリコン酸化膜150の一部が除去される。このとき、同時に、シリコン酸化膜150は、隙間52を介して積層方向にもエッチングされる。すなわち、コントロールゲートCGの角部積層方向における端部と犠牲層47との間に位置するシリコン酸化膜150も除去される。これにより、隙間52は、積層方向において、コントロールゲートCG間の寸法よりもシリコン酸化膜150間の寸法のほうが大きくなる。なお、コントロールゲートCGの積層方向における中央部と犠牲層47との間に位置するシリコン酸化膜150が残存するように、希フッ酸処理を調節する。その後、例えばALD法により貫通ホール49の内面上に、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dで構成されるブロック絶縁膜53が形成される。また、ブロック絶縁膜53は、貫通ホール49を介して隙間52の内面上にも形成される。すなわち、シリコン窒化膜53a、シリコン酸化膜53b、シリコン窒化膜53c、およびシリコン窒化膜53dの多層構造は、隙間52内におけるコントロールゲートCGの表面上、および犠牲材47の表面上にも形成される。これにより、隙間52内に、ブロック絶縁膜53と一体である電極間絶縁膜53’が埋め込まれる。このとき、積層方向において、隙間52はコントロールゲートCG間の寸法よりもシリコン酸化膜150間の寸法のほうが大きいため、電極間絶縁膜53’はコントロールゲートCG間の第1部分とそれより寸法の大きいシリコン酸化膜150間の第2部分とを有するように形成される。また、隙間52によって犠牲材47は露出しているため、電極間絶縁膜53’シリコン窒化膜53’aは、シリコン窒化膜で構成される犠牲材47と直接接する。次に、貫通ホール49内におけるブロック絶縁膜53および電極間絶縁膜53’の表面上に、シリコン窒化膜で構成される電荷蓄積層54が形成される。その後、貫通ホール49内における電荷蓄積層54の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜55が形成される。このようにして、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55で構成されるメモリ膜56が形成される。次に、貫通ホール49内のメモリ膜56上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール49内にU字状シリコンピラーSPの柱状部が形成される。また、上記工程と同時に、連結ホール50の内面上においても、同様の構造が形成される。すなわち、連結ホール50内におけるシリコン酸化膜41の表面上、バックゲートBGの表面上にも順に、ブロック絶縁膜53、電荷蓄積層54、トンネル絶縁膜55、およびポリシリコンシリコンピラーSPが形成される。次に、図37aおよびbに示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成され、開口部57の底面において犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内におけるコントロールゲートCGに対応する層において、シリコン酸化膜150が露出する。このとき、犠牲層47と同じ材料であるシリコン窒化膜53’aも一部除去され、スリット46内の表面において分断される。これにより、シリコン窒化膜53’aの内面に形成されたシリコン酸化膜53’bがスリット46内に露出される。なお、シリコン窒化膜53’aは、コントロールゲートCGの表面よりも後退しないように除去されることが望ましい。次に、図38aおよびbに示すように、例えば希フッ酸処理により、スリット46内におけるシリコン酸化膜150が除去される。これにより、スリット46内において、コントロールゲートCGが露出する。このとき、シリコン酸化膜53’bも一部除去され、スリット46内の表面においてにおいて分断される。これにより、シリコン窒化膜53’aの内面に形成されたシリコン酸化膜53’cがスリット46内に露出される。また、スリット46内における電極間絶縁膜53’の表面において、積層方向に隣接する膜の界面に段差凹凸が形成される。なお、シリコン酸化膜53’bは、貫通ホール49内まで後退しないように除去されることが望ましい。次に、図39aおよびbに示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。次に、図35aおよびbに示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。このようにして、第2の実施形態に係る一括加工型3次元メモリが製造される。[効果]上記第4の実施形態によれば、電極間絶縁膜53’は、積層方向において、コントロールゲートCG間における第1部分Cの寸法よりもスリット46内に突出した第2部分Dの寸法のほうが大きくなるように形成されている。さらに、スリット46内における電極間絶縁膜53’の端面第2部分Dの端面において隣接する膜の界面毎に凹凸段差が設けられている。これにより、第2の実施形態および第3の実施形態と比較して、積層方向に隣接した2つのコントロールゲートCG間において、スリット46内に露出される電極間絶縁膜53’の面の表面積がより大きくなる。その結果、スリット46内におけるコントロールゲートCGの側面上にシリサイド層58を形成する際、コントロールゲートCG間のブリッジングによるショート、およびコントロールゲートCG間のリーク電流をより防ぐことができる。<第5の実施形態>図40乃至図52を用いて、第5の実施形態に係る不揮発性半導体記憶装置について説明する。第5の実施形態は、バックゲートの表面にもシリサイド層を形成し、バックゲート上に電極間絶縁膜を介してコントロールゲートを形成する例である。なお、第5の実施形態において、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。[構造]以下に、図40を用いて、第5の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図40は、第5の実施形態に係る不揮発性半導体記憶装置のカラム方向に沿った断面図を示している。なお、図40において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。図40に示すように、第5の実施形態において、第1の実施形態と異なる点は、複数のドープドシリコン層43、および複数の電極間絶縁膜53’が直接バックゲートBG上に交互に積層されている点である。第5の実施形態において、バックゲートBGは、図示せぬ半導体基板の上方に形成された第1導電層40aと、第1導電層40a上に形成された第2導電層40bとで構成されている。これら第1導電層40aおよび第2導電層40bは、同様の材料で構成され、例えばリンが導入されたポリシリコンで構成されている。バックゲートBGにおいて、第1導電層40a内にはU字状シリコンピラーSPのパイプ部Bが設けられ、第2導電層40b内にはU字状シリコンピラーSPの柱状部Aが設けられている。このバックゲートBG第2導電層40b上に図15に示すシリコン酸化膜41を介さず電極間絶縁膜53’が形成され、この電極間絶縁膜53’上に最下層のコントロールゲートCGが形成されている。また、シリサイド層58は、スリット46内におけるコントロールゲートCGの表面上、および開口部57内における選択ゲートSGの表面上に形成されているだけでなく、スリット46内におけるバックゲートBGの表面上にも形成されている。言い換えると、シリサイド層58は、バックゲートBGと、絶縁材59との間にも形成されている。また、バックゲートBG上に形成された最下層の電極間絶縁膜53’は、2層目以降の電極間絶縁膜53’と同程度の膜厚を有している。言い換えると、最下層のコントロールゲートCGとバックゲートBGとの間隔は、最下層以降の隣接する2つのコントロールゲートCGの間隔と同程度である。[製造方法]以下に、図41乃至図52を用いて、第5の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図41乃至図52は、第5の実施形態に係る不揮発性半導体記憶装置の製造工程のカラム方向に沿った断面図を示している。なお、図41乃至図52において、主に不揮発性半導体記憶装置における1つのNANDストリングについて説明する。まず、図41に示すように、図示せぬ半導体基板の上方に、第1導電層40aが形成される。この第1導電層40a内に、フォトリソグラフィおよびエッチングにより、溝50’が形成される。この溝50’は、カラム方向に延び、後の工程において後述する連結ホール50となる。次に、図42に示すように、全面に、不純物が導入されていないノンドープドポリシリコン材が形成される。その後、エッチングにより、溝50’外の第1導電層40aの上面におけるノンドープドポリシリコン材が除去され、溝50’内のみにノンドープドポリシリコン材が残留する。これにより、ノンドープドポリシリコンからなり、溝50’内を埋め込むダミー層60が形成される。次に、図43に示すように、ダミー層60が形成された第1導電層40a上に、第2導電層40bが形成される。これにより、第1導電層40aおよび第2導電層40bからなるバックゲートBGが形成される。次に、図44に示すように、第2導電層40b上に、不純物が導入されていないノンドープドポリシリコン層42と、コントロールゲートCGとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層43とが交互に積層される。このとき、導電層40の直上に、ノンドープドポリシリコン層42が形成されるように積層される。さらに、最上層のドープドポリシリコン層43上にシリコン酸化膜44が形成される。このようにして、ノンドープドポリシリコン層42、ドープドポリシリコン層43、およびシリコン酸化膜44からなる積層体45が形成される。次に、図45に示すように、フォトリソグラフィおよびエッチングにより、積層体45、および第2導電層40b内にスリット46が形成される。このスリット46は、第2導電層40bの途中まで形成される。これにより、スリット46の底面において、第2導電層40bが露出し、第1導電層40aダミー層60は露出しない。また、スリット46の底面において第2導電層40bが後の工程の熱酸化後に残存する程度に調整してスリット46が形成される。次に、スリット46内の側壁側面を熱酸化する。すなわち、スリット46内における露出したノンドープドポリシリコン層42およびドープドポリシリコン層43の表面が熱酸化される。これにより、スリット46内におけるノンドープドポリシリコン層42およびドープドポリシリコン層43の表面上に、シリコン酸化膜150が形成される。このとき、同時に、スリット46内の露出した第2導電層40bの表面上も熱酸化され、シリコン酸化膜150が形成される。ここで、第2導電層40bは、不純物がドープされたポリシリコンで構成されている。このため、その酸化速度は、ノンドープドポリシリコン層42よりも遅く、ドープドポリシリコン層43と同程度である。このとき、第2導電層40bの下方に位置するダミー層60が酸化されないように熱酸化を調整する。また、ダミー層60とシリコン酸化膜150との間に、第2導電層40bが残存するように熱酸化が行われる。次に、図46に示すように、スリット46内に、シリコン窒化膜で構成される犠牲材47が埋め込まれ、ロウ方向および積層方向に拡がる犠牲材47が形成される。次に、図47に示すように、シリコン酸化膜44上に、選択ゲートSGとなるボロンが導入されたドープドポリシリコン層P型ポリシリコン層48が形成される。その後、ドープドポリシリコン層48、積層体45、および第2導電層40b内に、一対の貫通ホール49が形成される。このとき、一対の貫通ホール49が、ダミー層60のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール49を介してドープドポリシリコン層48、積層体45、シリコン酸化膜41、およびダミー層60が露出する。次に、図48に示すように、貫通ホール49を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体45におけるノンドープドポリシリコン層42が除去される。その結果、積層方向に隣接する2つのコントロールゲートCG間に隙間52が形成される。同時に、ノンドープドポリシリコンからなるダミー層60も除去される。これにより、カラム方向に延び、第1導電層40a内で一対の貫通ホール49の下端を連結する連結ホール50が形成される。すなわち、ドープドポリシリコン層48、積層体45、シリコン酸化膜41、第1導電層40a、および第2導電層40b内に、一対の貫通ホール49および連結ホール50からなるU字状メモリホール51が形成される。次に、図49に示すように、U字状メモリホール51内に、ブロック絶縁膜53、電荷蓄積層54、およびトンネル絶縁膜55からなるメモリ膜56と、一対の柱状部Aおよび連結部BからなるシリコンピラーSPが形成される。次に、図50に示すように、RIEにより、ドープドポリシリコン層48内に開口部57が形成され、開口部57の底面においてシリコン犠牲層47が露出する。次に、開口部57を介してウェットエッチングが行われる。これにより、スリット46内における犠牲層47が除去される。その結果、スリット46内において、シリコン酸化膜150が露出する。次に、図50に示すように、例えば希フッ酸処理により、スリット46内におけるシリコン酸化膜150が除去される。これにより、スリット46内において、コントロールゲートCGおよび電極間絶縁膜53’が露出する。次に、図52に示すように、スリット46の内面上および開口部57の内面上に、ニッケルまたはコバルト等の金属層が形成される。その後、熱処理を行うことにより、スリット46および開口部57内において露出したシリコンの面に、シリサイドが形成される。すなわち、スリット46内におけるコントロールゲートCGの表面上、および開口部57における選択ゲートSGの表面上に、シリサイド層58が形成される。同時に、スリット46内におけるバックゲートBGの表面上にも、シリサイド層58が形成される。次に、図40に示すように、スリット46内および開口部57内に、シリコン酸化膜で構成される絶縁材59が埋め込まれる。このようにして、第5の実施形態に係る一括加工型3次元積層メモリが製造される。[効果]上記第5の実施形態によれば、スリット46内におけるバックゲートBGの表面に、シリサイド層58が形成されている。これにより、バックゲートBGの抵抗を低下させることができ、動作の向上を図ることができる。また、最下層のコントロールゲートCGは、表面にシリサイド層58が形成されたバックゲートBG上に電極間絶縁膜53’を介して形成されている。すなわち、最下層のコントロールゲートCGの下方には、上方のコントロールゲートCGと同程度の距離を介して、かつ上方のコントロールゲートCGと同様の形状をしたポリシリコン層が形成されている。これにより、最下層のコントロールゲートCGへの周囲からの漏れ電界を、他のコントロールゲートCGへの周囲からの漏れ電界と同様にすることができる。また、最下層のコントロールゲートCGに対する隣接セル間でのカップリングによる影響を他のコントロールゲートCGと同程度にすることができる。すなわち、最下層のコントロールゲートCGと他のコントロールゲートCGとの動作特性を同一にすることができ、動作の向上を図ることができる。なお、第5の実施形態において、第1の実施形態の構造を例に説明したが、第2の実施形態乃至第4の実施形態の構造に適用させることも可能である。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"