"複数のトランジスタが上下に積層して設けられた素子であって、素子の下部にシリコンによりチャネル形成領域が設けられた第1のトランジスタと、素子の上部に酸化物半導体によりチャネル形成領域が設けられた第2のトランジスタと、を有し、前記第1のトランジスタのゲート電極層と同一の層の一部により前記第2のトランジスタのバックゲートが設けられていることを特徴とする素子。複数のトランジスタが上下に積層して設けられた素子であって、素子の下部のシリコン半導体層にチャネル形成領域が設けられた第1のトランジスタと、素子の上部の酸化物半導体層にチャネル形成領域が設けられた第2のトランジスタと、を有し、前記第1のトランジスタのゲート電極層は、前記第1のトランジスタを覆う絶縁層から露出されて前記第2のトランジスタのソース電極層またはドレイン電極層と接続され、前記第1のトランジスタのゲート電極層と同一の層の一部により前記第2のトランジスタにバックゲートが設けられていることを特徴とする素子。請求項2において、前記第2のトランジスタの前記バックゲートは、前記絶縁層を介して少なくとも前記酸化物半導体層のチャネル形成領域と重畳して設けられていることを特徴とする素子。請求項2または請求項3において、前記絶縁層の前記第2のトランジスタのバックゲートと重畳する部分の膜厚は、前記シリコン半導体層の膜厚に起因することを特徴とする素子。請求項1乃至請求項4のいずれか一に記載の素子が、記憶素子または反転素子として機能することを特徴とする電子機器。本発明の一態様は、複数のトランジスタが高集積化された素子の少なくとも一のトランジスタの閾値電圧を制御することを課題とする。更には、本発明の一態様は、作製工程を複雑化することなくトランジスタの閾値電圧を制御することができる構成を提供することを課題とする。本発明の一態様は、複数のトランジスタが上下に積層されて設けられた素子であって、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられており、下部のトランジスタが有するゲート電極層と同一の層の一部を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層を上部のトランジスタのバックゲートとして機能させる。ここで、下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、下部のトランジスタのゲート電極は露出され、上部のトランジスタのソース電極またはドレイン電極となる層に接続されている。なお、バックゲートとして機能させる部分は半導体層の上に重畳させずに設けるため、その上に絶縁層が残存し、下部のトランジスタが有するゲート電極層と同一の層の一部と上部のトランジスタの半導体層は絶縁層を介して重畳する。複数のトランジスタが高集積化された素子の少なくとも一のトランジスタの閾値電圧を制御することができる。更には、このようなトランジスタの閾値電圧の制御を、作製工程を複雑化することなく実現することができる。本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態は、本発明の一態様である半導体装置について説明する。本実施の形態では、半導体装置として、具体的には記憶装置を挙げる。図1Aは、本実施の形態の記憶装置に含まれる記憶素子の回路図の一例を示す。図1Aに示す記憶素子は、トランジスタ100、トランジスタ102及び容量素子104を有する。図1Aにおいて、トランジスタ100のソース電極及びドレイン電極の一方は第1の配線111に電気的に接続され、トランジスタ100のソース電極及びドレイン電極の他方は第2の配線112に電気的に接続されている。トランジスタ102のソース電極及びドレイン電極の一方は、第3の配線113に電気的に接続され、トランジスタ102のゲート電極は、第4の配線114に電気的に接続されている。そして、トランジスタ100のゲート電極と、トランジスタ102のソース電極及びドレイン電極の他方は、容量素子104の電極の一方に電気的に接続されている。容量素子104の電極の他方は第5の配線115に電気的に接続されている。トランジスタ102には、更なるゲート電極としてバックゲートBGが設けられている。ここで、トランジスタ102としては、チャネル形成領域に酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、高純度化し、水素及び水を除去することなどで、オフ電流を極めて小さくすることができる。このため、トランジスタ102をオフすることで、トランジスタ100のゲート電極に与えられた電荷を極めて長時間にわたって保持することが可能である。そして、容量素子104を有することにより、トランジスタ100のゲート電極に与えられた電荷の保持が容易になり、保持されたデータの読み出しも容易になる。図1Aに示す記憶素子におけるデータの書き込み、データの保持、及びデータの読み出し動作について以下に説明する。まず、第4の配線114によりトランジスタ102をオンさせることで、第3の配線113から供給された電荷が、トランジスタ100のゲート電極及び容量素子104の一方の電極に与えられる。すなわち、トランジスタ102のソース電極及びドレイン電極の他方と、容量素子104の電極の一方と、トランジスタ100のゲート電極と、を電気的に接続したFG部分図1AのFG部分に電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷のいずれかが与えられるものとする。ここで、電位レベルが低い方の電荷を低レベル電荷若しくはLowレベル電荷とし、電位レベルが高い方の電荷を高レベル電荷若しくはHighレベル電荷とする。その後、第4の配線114によりトランジスタ102をオフさせることで、図1AのFG部分の電荷が保持される保持。トランジスタ102のオフ電流は極めて小さくすることができるため、FG部分の電荷は長時間にわたって保持される。次に、データの読み出しについて説明する。第1の配線111に所定の電位定電位を与えた状態で第5の配線115に適切な電位読み出し電位を与えると、FG部分に保持された電荷量トランジスタ100のゲート電極の電位に応じて、第2の配線112の電位は異なるものとなる。一般に、トランジスタ100をn型とすると、トランジスタ100のゲート電極に高レベル電荷が与えられている場合のみかけのしきい値電圧Vth_Hは、トランジスタ100のゲート電極に低レベル電荷が与えられている場合のみかけのしきい値電圧Vth_Lより低くなるためである。ここで、トランジスタ100のみかけのしきい値電圧とは、第1の配線111を定電位としたときにトランジスタ100をオンさせるために必要な第5の配線115の電位をいう。従って、第5の配線115の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ100のゲート電極に与えられた電荷が、高レベル電荷であるかまたは低レベル電荷であるかを判別することができる。例えば、高レベル電荷が保持されている場合には、第5の配線115の電位がV0>Vth_Hとなれば、トランジスタ100はオンする。低レベル電荷が保持されている場合には、第5の配線115の電位がV0<Vth_Lとなっても、トランジスタ100はオフしたままである。このため、第2の配線112の電位を参照することで、保持されているデータを判別し、読み出すことができる。なお、記憶素子をアレイ状に配置して用いる場合には、所望の記憶素子のデータのみを読み出す。このように所望の記憶素子のデータのみを読み出し、それ以外の記憶素子のデータを読み出さないようにするには、各記憶素子間でトランジスタ100がそれぞれ並列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ100がオフする電位Vth_Hより小さい電位を読み出し対象ではない記憶素子の第5の配線115に与えればよい。また、各記憶素子間でトランジスタ100がそれぞれ直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ100がオンする電位Vth_Lより大きい電位を読み出し対象ではない記憶素子の第5の配線115に与えればよい。次に、データの書き換えについて説明する。データの書き換えは、上述したデータの書き込み及び保持と同様に行われる。つまり、第4の配線114の電位により、トランジスタ102をオンさせる。これにより、第3の配線113の電位新たなデータの電位が、FG部分に与えられる。その後、第4の配線114の電位により、トランジスタ102をオフさせることで、FG部分には、新たなデータの電位レベルを与える電荷が与えられた状態となる。このように、図1Aに示す記憶素子は、データの再度の書き込みによって、直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいてフローティングゲートからの電荷の引き抜きに際して必要であった高電圧が不要であり、フローティングゲートへの電荷の注入及びフローティングゲートからの電荷の除去による動作速度の低下を抑制することができる。なお、トランジスタ102のソース電極及びドレイン電極の他方とトランジスタ100のゲート電極が電気的に接続されることにより、図1A中のFG部分は、フラッシュメモリのフローティングゲートと同様に機能する。トランジスタ102がオフされている場合には、FG部分は絶縁体中に埋設されたものとして扱うことができ、FG部分に電荷を保持することができる。図1Aに示す記憶素子に設けられるトランジスタ102のチャネル形成領域は酸化物半導体により設けられており、トランジスタ102のオフ電流は、シリコンなどにより設けられる従来のトランジスタの10万分の1以下とすることができる。そのため、FG部分からのトランジスタ102を介した電荷のリークはほとんど起こらないものとして扱うことが可能である。つまり、図1Aに示す記憶素子を用いることで、電力が供給されなくてもデータの保持が可能な不揮発性の記憶装置を実現することができる。例えば、トランジスタ102の室温でのオフ電流が10zA以下であり、容量素子104の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、この保持時間は、トランジスタ102の特性や容量素子104の容量値によって変動する。更には、上述したように、図1Aに示す記憶素子は、フラッシュメモリとは異なり、チャネル形成領域とFG部分の間の絶縁層にトンネル電流が流れず、該絶縁層は劣化しない。そのため、書き込み回数が制限されない。更には、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。トランジスタ102のゲートリークが十分に小さい場合には、トランジスタ102がオフしているときのソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROS、容量素子104を構成する絶縁層による抵抗値をR1、トランジスタ100のゲート絶縁層による抵抗値をR2とすると、R1がROSより大きく、R2がROSより大きい場合には、電荷の保持期間データの保持期間ともいえるは、主としてトランジスタ102のオフ電流によって決定される。逆に、当該条件を満たさない場合には、トランジスタ102のオフ電流が十分に小さくとも、保持期間を十分に確保することが難しい。トランジスタ102のオフ電流以外のリーク電流例えば、ソースとゲートの間において生じるリーク電流などが大きいためである。従って、図1に示す記憶素子においては、R1がROSより大きく、R2がROSより大きいことが好ましい。一方で、容量素子104の容量値C1は、トランジスタ100の容量値C2以上であることが好ましい。C1を大きくすると、第5の配線115によってFG部分の電位を制御する際例えば、読み出しの際に、第5の配線115の電位の変動を低く抑えることができるからである。なお、上述した抵抗値R1及びR2、並びに容量値C1及びC2は、トランジスタ100及びトランジスタ102に設けられるゲート絶縁層や容量素子104の絶縁層の材料及び厚さなどにより決定される。図1に示す記憶素子において、FG部分は、フラッシュメモリのフローティングゲートと同様に機能する。ただし、FG部分は、フラッシュメモリのフローティングゲートとは本質的に異なる特徴を有する。フラッシュメモリでは、各記憶素子間にある程度の間隔を設けることを要する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が隣接するセルのフローティングゲートに及ぶことを防ぐためである。このように記憶素子間に間隔を設けることは、記憶装置の高集積化を阻害する。更には、フラッシュメモリでは、トンネル電流によって絶縁層が劣化し、書き換え回数が制限される。図1Aに示す記憶素子は、トランジスタのスイッチングによって動作し、フラッシュメモリのようにトンネル電流による電荷の注入が行われない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、従来よりも高集積化することができる。更には、高電界が不要であるため、少なくとも当該記憶素子には昇圧回路が不要である。そのため、大型の周辺回路を設けなくてもよく、狭額縁化が可能になる。そして、フラッシュメモリでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、該ゲート絶縁膜の劣化が不可避であった。しかし、図1Aに示す記憶素子においては、書き込み用トランジスタのスイッチング動作によりデータの書き込みがなされるため、ゲート絶縁膜の劣化の原因が存在しない。これは、書き込み回数の制限が原理的に存在せず、書き換え耐性が極めて高いことを意味する。つまり、図1Aに示す記憶素子は、フラッシュメモリと比較して高い耐久性と信頼性を有する。例えば、図1Aに示す記憶素子は、1×109回10億回以上、より好ましくは1×1011回1000億回以上の書き込みも可能である。なお、容量素子104の絶縁層の比誘電率εr1が、トランジスタ100のゲート絶縁層の比誘電率εr2より大きい場合には、容量素子104の面積S1は、トランジスタ100により構成される容量の面積S2の2倍以下であることが好ましくより好ましくは、面積S1は面積S2以下であり、且つ容量値C2は容量値C1よりも小さいことが好ましい。更なる高集積化が可能となるためである。このとき、例えば、容量素子104の絶縁層は酸化ハフニウムなどのhigh-k材料層と酸化物半導体層との積層構造としてεr1を10以上好ましくは15以上とし、トランジスタ100により構成される容量の絶縁層では酸化シリコン層としてεr2=3~4とすればよい。なお、ここでは、電子を多数キャリアとするn型トランジスタを用いる場合について説明しているが、正孔を多数キャリアとするp型トランジスタを用いてもよい。図1Bは、図1Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図1Cは、図1B中のX-Yにおける断面図を示したものである。図1Cにおいて、トランジスタ100と容量素子104は、基板116上に設けられている。トランジスタ100と容量素子104は絶縁層に覆われ、該絶縁層がCMPChemicalMechanicalPolishingなどにより平坦化され、トランジスタ100のゲート電極及び容量素子104の電極の一方が露出されている。そして、露出されたトランジスタ100のゲート電極及び容量素子104の電極の一方の上に、トランジスタ102のソース電極及びドレイン電極の他方が設けられている。なお、ここで、トランジスタ100はp型トランジスタであるが、これに限定されない。図1Cに示すように、トランジスタ100のゲート電極層と同一の層の一部トランジスタ102のバックゲートとなる部分は、トランジスタ102の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ102のバックゲートとなる部分とトランジスタ102の半導体層はトランジスタ100上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ100上の絶縁層が平坦化された際に、トランジスタ100が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。なお、本明細書等において、Aと同一の層とは、Aと同一工程において成膜された同一材料からなる層を指すものとする。なお、トランジスタ102のチャネル幅1μmあたりのオフ電流は、使用時の温度例えば、25°Cで100zA以下、好ましくは10zA以下、より好ましくは、1zA以下、さらに好ましくは100yA以下となる。このような低いオフ電流は、トランジスタ102に酸化物半導体を用いて実現することができる。なお、オフ電流はこれら測定限界よりも小さくてもよい。更には、トランジスタ102のチャネル形成領域に酸化物半導体を適用することで、サブスレッショルドスイング値S値が小さくなるため、スイッチング速度を十分に大きくすることができる。よって、トランジスタ102のチャネル形成領域に酸化物半導体を適用することで、FG部分に与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。なお、上述したように、トランジスタ102のオフ電流は小さいため、FG部分に保持させる電荷量を少なくすることができる。更には、データの書き込み動作及びデータの消去動作の高速化が可能であり、データの書き換えを高速に行うことができる。トランジスタ100としては、読み出しの速度を高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、トランジスタ100としては、スイッチング速度が1ナノ秒以下のトランジスタを用いることが好ましい。データの書き込みは、トランジスタ102をオンさせ、トランジスタ102のソース電極及びドレイン電極の他方と、容量素子104の電極の一方と、トランジスタ100のゲート電極と、を電気的に接続したFG部分に電位を供給し、その後、トランジスタ102をオフさせることで、FG部分に所定量の電荷を保持させることで行う。ここで、トランジスタ102のオフ電流は極めて小さいため、FG部分に供給された電荷は長時間にわたって保持される。例えば、オフ電流が、実質的に0とみなせるほどに小さければ、リフレッシュ動作が不要となるか、または、リフレッシュ動作を行う場合であっても、その頻度を極めて低く例えば、一ヶ月~一年に一度程度することができ、記憶素子の消費電力を十分に小さくすることができる。なお、図1に示す記憶素子では、データの再度の書き込みによってデータを直接書き換えることが可能である。このため、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。なお、図1に示す記憶素子に印加される電圧の最大値記憶素子の各端子に同時に印加される最大の電位と最小の電位の差は、2段階1ビットのデータを書き込む場合、一つの記憶素子において、5V以下、好ましくは3V以下である。さらに、トランジスタ102に用いる酸化物半導体は、エネルギーギャップが3.0~3.5eVと大きく、このことが、トランジスタ102のオフ電流が小さい主因の一であると考えられる。なお、トランジスタ102に用いる酸化物半導体は、熱励起キャリアが極めて少ないこともあり、例えば、150°Cの高温環境下でも記憶素子の電流-電圧特性に劣化が見られない。なお、トランジスタ102には、不純物が除去され、酸化物半導体の主成分以外のキャリア供与体となる不純物が極力含まれないように高純度化することにより真性I型化又は実質的に真性I型化された酸化物半導体を用いるとよい。このように、高純度化された酸化物半導体層中にはキャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。このことが、トランジスタ102のオフ電流が小さい主因の一であると考えられる。このような高純度化された酸化物半導体は、界面準位及び界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層を高品質化することが要求される。ゲート絶縁層は、例えば、μ波例えば周波数2.45GHzを用いた高密度プラズマCVDにより形成されることで、緻密で絶縁耐圧を高くできるため好ましい。高純度化された酸化物半導体と高品質なゲート絶縁層が密接するように形成されることにより、界面準位を低減し、界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用してもよい。トランジスタ102に用いる酸化物半導体膜としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、単元系金属酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、当該酸化物半導体がSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、In、GaまたはZnを有する酸化物という意味であり、その組成比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。または、トランジスタ102に用いる酸化物半導体膜としては、化学式InMO3ZnOmm>0で表記される酸化物薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。また、当該酸化物薄膜にSiO2を含んでもよい。当該酸化物薄膜は、スパッタリング法により作製することができる。ここで、例えば、組成比がIn2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることで、In-Ga-Zn-O膜を成膜することができる。同様に、組成比がIn2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。なお、ここで、例えば、In-Ga-Zn-O膜とは、In、GaまたはZnを有する酸化物膜、という意味であり、その組成比はとくに問わない。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。なお、当該酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下であるとよい。充填率の高い酸化物ターゲットを用いると、緻密な酸化物半導体膜を形成することができる。酸化物半導体膜は、希ガス雰囲気下、酸素雰囲気下または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することが好ましい。このとき、成膜する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。図2は、本発明の一態様である記憶装置として、図1を用いて説明した記憶素子をマトリクス状に配置した記憶装置の構成例を示している。なお、図を簡略にするため、図2には、縦2個行×横2個列の記憶素子をマトリクス状に配置した構成を示しているが、以下の説明では、縦m個行×横n個列m、nは自然数のマトリクス状に配置された記憶装置について説明する。図2に示す記憶装置では、複数の記憶素子120が縦m個行×横n個列m、nは自然数のマトリクス状に配置され、その外側に第1の駆動回路121、第2の駆動回路122、第3の駆動回路123及び第4の駆動回路124が配置され、これらの駆動回路と記憶素子120が、m本のワード線WL、m本の第2の信号線S2、m本のバックゲート線BW、n本のビット線BL、n本のソース線SL及びn本の第1の信号線S1によって接続されている。ここで、記憶素子120は、図1Aに示した記憶素子であり、トランジスタ100、トランジスタ102及び容量素子104を有する。ビット線BLは図1Aに示す記憶素子の第2の配線112に相当し、ソース線SLは図1Aに示す記憶素子の第1の配線111に相当し、第1の信号線S1は図1Aに示す記憶素子の第3の配線113に相当し、第2の信号線S2は図1Aに示す記憶素子の第4の配線114に相当し、ワード線WLは図1Aに示す記憶素子の第5の配線115に相当する。すなわち、記憶素子120において、トランジスタ100のソース電極及びドレイン電極の一方はソース線SLに電気的に接続され、トランジスタ100のソース電極及びドレイン電極の他方はビット線BLに電気的に接続されている。トランジスタ102のソース電極及びドレイン電極の一方は、第1の信号線S1に電気的に接続され、トランジスタ102のゲート電極は、第2の信号線S2に電気的に接続されている。そして、トランジスタ100のゲート電極と、トランジスタ102のソース電極及びドレイン電極の他方は、容量素子104の電極の一方に電気的に接続されている。容量素子104の電極の他方はワード線WLに電気的に接続されている。トランジスタ102に設けられたバックゲートBGは、バックゲート線BWに電気的に接続されている。そして、記憶素子120のそれぞれは、ソース線SLとビット線BLの間に、並列に接続されている。例えば、i行j列の記憶素子120i、jiは1以上m以下の整数、jは1以上n以下の整数は、ソース線SLj、ビット線BLj、第1の信号線S1j、ワード線WLi、第2の信号線S2i、バックゲート線BWiにそれぞれ接続されている。なお、ソース線SL及びビット線BLは第1の駆動回路121に接続され、第2の信号線S2及びバックゲート線BWは第2の駆動回路122に接続され、第1の信号線S1は第3の駆動回路123に接続され、ワード線WLは第4の駆動回路124に接続されている。なお、ここでは、第1の駆動回路121、第2の駆動回路122、第3の駆動回路123及び第4の駆動回路124は、それぞれ独立して設けられているが、これに限定されず、いずれか一または複数の機能を有するデコーダを用いてもよい。次に、図3に示すタイミングチャートを用いて、図2に示す記憶装置の書き込み動作及び読み出し動作について説明する。ここでは、簡単のため、2行×2列の記憶装置の動作について説明することとするが、本発明はこれに限定されない。図3において、S11及びS12は、それぞれ第1の信号線S1の電位、S21及びS22は、それぞれ第2の信号線S2の電位、BL1及びBL2は、それぞれビット線BLの電位、WL1及びWL2は、ワード線WLの電位、SL1及びSL2は、それぞれソース線SLの電位に相当する。まず、1行目の記憶素子1201,1、及び記憶素子1201,2への書き込みと、1行目の記憶素子1201,1、及び記憶素子1201,2からの読み出しを行う場合について説明する。なお、以下では、記憶素子1201,1へ書き込むデータを1FG部分に高レベル電荷が与えられる。とし、記憶素子1201,2へ書き込むデータを0FG部分に低レベル電荷が与えられる。とする場合について説明する。はじめに、書き込みについて説明する。1行目書き込み期間において、1行目の第2の信号線S21に電位VHを与え、1行目のトランジスタ102をオンさせる。また、2行目の第2の信号線S22に0Vを与え、1行目以外の行のトランジスタ102をオフさせる。次に、1列目の第1の信号線S11に電位V2、2列目の第1の信号線S12に電位0Vを与える。その結果、記憶素子1201,1のFG部分には電位V2が、記憶素子1201,2のFG部分には0Vが与えられる。ここでは、電位V2はトランジスタのしきい値電圧より高い電位とする。そして、1行目の第2の信号線S21の電位を0Vとして、1行目のトランジスタ102をオフさせることで、書き込みを終了する。なお、ワード線WL1、WL2は0Vとしておく。また、1列目の第1の信号線S11の電位を変化させる前に1行目の第2の信号線S21を0Vとする。書き込み後の、ワード線WLに接続される端子を制御ゲート電極、トランジスタ100のソース電極をソース電極、トランジスタ102のドレイン電極をドレイン電極、とそれぞれ見なした記憶素子のしきい値は、データ0ではVw0、データ1ではVw1となる。ここで、記憶素子のしきい値とは、トランジスタ100のソース電極とドレイン電極の間の抵抗状態が変化する、ワード線WLに接続される端子の電圧をいうものとする。なお、Vw0>0>Vw1とする。次に、読み出しについて説明する。1行目の読み出し期間において、1行目のワード線WL1に0Vを与え、2行目のワード線WL2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。ワード線WL1を0Vとすると、1行目において、データ0が保持されている記憶素子120のトランジスタ100はオフ、データ1が保持されている記憶素子120のトランジスタ100はオンとなる。ワード線WL2を電位VLとすると、2行目において、データ0、1のいずれが保持されている記憶素子120であっても、トランジスタ100はオフとなる。次に、1列目のソース線SL1、2列目のソース線SL2に電位0Vを与える。その結果、ビット線BL1-ソース線SL1間は記憶素子1201,1のトランジスタ100がオンであるため低抵抗状態となり、ビット線BL2-ソース線SL2間は記憶素子120のトランジスタ100がオフであるため、高抵抗状態となる。ビット線BL1、ビット線BL2に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。また、第2の信号線S21には0Vを、第2の信号線S22には電位VLを与え、トランジスタ102を全てオフしておく。1行目のFG部分の電位は0VまたはV2であるから、第2の信号線S21を0Vとすることで1行目のトランジスタ102を全てオフすることができる。一方、2行目のFG部分の電位は、ワード線WL2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、トランジスタ102がオンとなることを防止するために、第2の信号線S22をワード線WL2と同じ低電位とする。以上により、トランジスタ102を全てオフすることができる。なお、上記動作中、バックゲート線BW1及びバックゲート線BW2の電位は高電位とすればよい。ところで、データの読み出しには、読み出し回路を用いる。図4Aは、読み出し回路の一例を示す。図4Aに示す読み出し回路は、トランジスタとセンスアンプ回路を有する。トランジスタのソース及びドレインの一方には電位Vddが印加され、トランジスタのソース及びドレインの他方には、センスアンプ回路の端子とビット線が接続される。トランジスタのゲートにはバイアス電位Vbiasが印加される。なお、ここで、バイアス電位Vbiasは0より高く、Vddより低い。また、センスアンプ回路の-端子には参照電位Vrefが印加される。記憶素子が低抵抗状態の場合には、センスアンプの側に入力される電位が参照電位Vrefより低くなり、センスアンプはデータ1を出力する。一方、記憶素子が高抵抗状態の場合には、センスアンプの側に入力される電位が参照電位Vrefより高くなり、センスアンプはデータ0を出力する。記憶素子1,1のトランジスタ100がオンしているとき、ビット線BL1とソース線SL1の間は低抵抗である。そのため、センスアンプの入力は低電位であり、出力D1はHighとなる。一方で、記憶素子1,2のトランジスタ100がオフしているとき、ビット線BL2とソース線SL2の間は高抵抗であるため、センスアンプの入力は高電位であり、出力D2はLowとなる。図4Bは、読み出し回路の他の一例を示す。図4Bに示す読み出し回路は、トランジスタとクロックドインバータを有する。トランジスタのソース及びドレインの一方には電位Vddが印加され、トランジスタのソース及びドレインの他方にはクロックドインバータの入力とビット線が電気的に接続される。トランジスタのゲートにも電位Vddが印加される。図4Bに示す読み出し回路を用いる場合の出力電位について説明する。記憶素子1,1のトランジスタ100がオンしているとき、ビット線BL1とソース線SL1の間は低抵抗である。そのため、クロックドインバータの入力は低電位であり、出力D1はHighとなる。一方で、記憶素子1,2のトランジスタ100がオフしているとき、ビット線BL2とソース線SL2の間は高抵抗であるため、クロックドインバータの入力は高電位であり、出力D2はLowとなる。なお、読み出し回路は、図4に示した構成に限定されない。例えば、読み出し回路はプリチャージ回路を有してもよいし、参照電位Vrefの代わりに参照用のビット線が接続される構成としてもよい。なお、記憶装置は図2に示したものに限定されず、図1に示す記憶素子を用いて、図2とは異なる形態としてもよい。ここで、図5乃至図7を用いて記憶素子120の作製方法について説明する。まず、トランジスタ100が設けられるSOI基板の作製方法の一例について図5を参照して説明する。まず、ベース基板150を準備する図5A。ベース基板150としては、絶縁体でなる基板を用いることができる。例えば、ガラス基板、石英基板、セラミック基板及びサファイア基板が挙げられる。なお、ベース基板150として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いてもよい。ベース基板150として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いてもよい。または、多結晶半導体基板を用いてもよい。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。ここでは、ベース基板150としてガラス基板を用いる場合について説明する。ベース基板150としてガラス基板を用いることにより、低コスト化を図ることができる。次に、ベース基板150の表面に、窒素含有層152例えば、窒化シリコン膜などの窒素を含有する絶縁膜を含む層を形成する図5B。窒素含有層152は、後に単結晶半導体層を貼り合わせるための層接合層となる。なお、窒素含有層152は、ベース基板に含まれるNaなどの不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。ここでは、窒素含有層152を接合層として用いるため、その表面が所定の平坦性を有することが好ましい。具体的には、表面の平均面粗さ算術平均粗さが0.5nm以下、自乗平均粗さが0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、自乗平均粗さが0.45nm以下とする。なお、平均面粗さまたは自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用いることができる。次に、ボンド基板160を準備する。ここでは、ボンド基板160として単結晶半導体基板例えば、単結晶シリコン基板を用いる図5C。ただし、ボンド基板160はこれに限定されない。ボンド基板160の表面には酸化膜162を形成する図5D。なお、汚染物除去の観点から、酸化膜162の形成に先だって、塩酸過酸化水素水混合溶液HPMなどを用いてボンド基板160の表面を洗浄することが好ましい。酸化膜162は、例えば、酸化シリコン膜または酸化窒化シリコン膜などを単層で、または積層させて形成することができる。酸化膜162は、テトラエトキシシラン略称;TEOS:化学式SiOC2H54などの有機シランを用いて形成することが好ましい。次に、電界で加速したイオンを単結晶半導体基板であるボンド基板160に照射して添加することで、単結晶半導体基板であるボンド基板160の所定の深さに脆化領域164を形成する図5E。イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて、ソースガスとして水素を含むガスを用いて行う。照射するイオンは、H3の比率を高くするとよい。イオン照射の効率を向上させることができるためである。なお、添加するイオンは水素イオンに限定されず、Heなどのイオンを添加してもよいし、添加するイオンは一種類に限定されず、複数種類のイオンを添加してもよい。例えば、イオンドーピング装置を用いて水素とHeを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を削減することができ、形成される単結晶半導体層の表面荒れを抑えることができる。脆化領域164が形成される深さは、イオンの運動エネルギー、イオンの質量と電荷量、及び照射時のイオンの入射角などによって決定され、イオンの平均侵入深さとほぼ同じ深さに形成される。このため、イオンを添加する深さで、単結晶半導体基板であるボンド基板160から分離される単結晶半導体層の厚さを調節することができる。次に、ベース基板150とボンド基板160を対向させ、窒素含有層152の表面と酸化膜162の表面を密着させる。このように窒素含有層152の表面と酸化膜162の表面を密着させることで、ベース基板150とボンド基板160が貼り合わせられる図5F。ベース基板150とボンド基板160を貼り合わせる際には、ベース基板150またはボンド基板160の一箇所に0.001N/cm2以上100N/cm2以下の圧力を加えることが好ましい。このように圧力を加えると、密着させた部分において窒素含有層152と酸化膜162の接合が生じ、当該部分を始点としてほぼ全面に自発的な接合が生じる。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、ベース基板150とボンド基板160を貼り合わせた後には、接合をより強固にするための熱処理を行ってもよい。この熱処理の温度は、脆化領域164における分離が生じない温度例えば、室温以上400°C未満とする。または、この温度範囲で加熱しつつ、窒素含有層152と酸化膜162を接合させてもよい。次に、熱処理を行うことによりボンド基板160を脆化領域164で分離して、ベース基板150上に、窒素含有層152と酸化膜162を介して、単結晶半導体層166を形成する図5G。なお、前記分離時の熱処理温度は、単結晶半導体層166の表面荒れを抑えるために、低いことが好ましい。前記分離時の熱処理温度は、例えば300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、ボンド基板160を分離した後に、単結晶半導体層166に対して、500°C以上の温度で熱処理を行い、単結晶半導体層166中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層166の表面にレーザー光を照射することによって、表面の平坦性を向上させ、且つ欠陥の少ない半導体層168を形成する。レーザー光の照射処理に代えて、熱処理を行ってもよい。なお、ここでは、単結晶半導体層166の分離時の熱処理の直後にレーザー光の照射処理を行っているが、単結晶半導体層166の表面の欠陥が多い領域をエッチングなどにより除去してから、レーザー光の照射処理を行ってもよい。または、単結晶半導体層166の表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。以上で説明したような工程により、半導体層168を有するSOI基板を得ることができる図5H。次に、上述のSOI基板を用いてトランジスタを作製する方法について、図6を参照して説明する。まず、図6Aに示す半導体層168を島状に加工して、半導体層170を形成する図6B。なお、半導体層168を島状に加工する前または後に、トランジスタのしきい値電圧を調整するために、n型の導電性を付与する不純物元素またはp型の導電性を付与する不純物元素を半導体層168または半導体層170に添加してもよい。半導体層168の材料がシリコンである場合には、n型の導電性を付与する不純物元素として、例えば、PやAsなどを用いることができ、p型の導電性を付与する不純物元素として、例えば、B、Al、Gaなどを用いることができる。次に、半導体層170を覆って、絶縁層172を形成する図6C。絶縁層172は、後にゲート絶縁層となるものである。次に、絶縁層172上に導電膜を形成した後、該導電膜を選択的にエッチングして、半導体層170に重畳してゲート電極174を形成する図6D。このとき、ゲート電極174と同時に、容量素子104の電極の一方とトランジスタ102のバックゲートBGも同時に形成することができる。次に、ゲート電極174をマスクとして、一導電型を付与する不純物元素を半導体層170に添加して、不純物領域176とチャネル形成領域178を形成する図6E。なお、ここでは、p型トランジスタを形成するために、BまたはAlなどの不純物元素を添加するが、n型トランジスタを形成する場合には、PまたはAsを添加すればよい。不純物領域176は、ソース領域またはドレイン領域として機能する。なお、図示しないが、ここで、ゲート電極174の側面にサイドウォール絶縁層を形成してもよい。次に、上述の工程により形成された各構成を覆うように、層間絶縁層180を形成する図6F。層間絶縁層180は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルなどの無機絶縁材料を含む材料を用いて形成してもよいし、ポリイミドまたはアクリルなどの有機絶縁材料を用いて形成してもよい。なお、層間絶縁層180は積層構造であってもよい。次に、層間絶縁層180の表面をCMPまたはエッチング処理などによって平坦化する図6G。このCMPまたはエッチング処理により、ゲート電極174を露出させる。以上で説明したような工程により、SOI基板を用いたトランジスタ100を形成することができる。このようなトランジスタ100は、高速動作が可能であるため、論理回路演算回路ともいうなどを構成することができる。すなわち、記憶装置の駆動回路などに用いることもできる。なお、トランジスタ100は図6Gに示す構成に限定されず、さらに電極、配線、及び絶縁層などを形成してもよい。次に、トランジスタ100上にトランジスタ102を形成する方法について、図7を参照して説明する。まず、図6Gに示すように平坦化処理まで行った、平坦化された層間絶縁層180上に導電膜を形成し、該導電膜を加工して導電層182を形成する図7A。導電層182は特定の材料及び形成方法に限定されない。導電層182は、少なくとも、必要な箇所でゲート電極174の露出された部分に接して設けられるようにする。次に、導電層182上に半導体膜を形成し、該半導体膜を加工して半導体層184を形成する図7B。ここでは、半導体層184を酸化物半導体により形成する。なお、半導体膜を形成する前に予備加熱を行うことで、脱水化または脱水素化してもよい。なお、半導体膜を形成する前に成膜室内の残留水分と水素を十分に除去することが好ましい。従って、半導体膜の形成前に、吸着型の真空ポンプ例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いて排気を行うことが好ましい。次いで、酸化物半導体層に第1の加熱処理を行うとよい。ここで、第1の加熱処理は、酸化物半導体層の脱水化または脱水素化を行うことを目的として行う。第1の加熱処理の温度は、400°C以上750°C以下、または400°C以上基板の歪み点未満とするとよい。例えば、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得ることができる。なお、第1の加熱処理のタイミングは、これに限定されず、この後に行ってもよい。次に、半導体層184を覆って絶縁層186を形成する図7C。絶縁層186はゲート絶縁層として機能する。次いで、不活性ガス雰囲気窒素雰囲気を含む下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。本実施の形態では、第2の加熱処理として、窒素雰囲気下で300°C、1時間の加熱を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域が絶縁層186と接した状態で加熱される。酸化物半導体層に酸素を供給する場合には、絶縁層186は酸素を含む材料により形成することが好ましい。なお、当該酸化物半導体層は、非晶質構造であってもよいし、結晶性を有する構造であってもよい。酸化物半導体層を結晶性にする場合には、酸化物半導体膜を2回に分けて成膜し、加熱処理をそれぞれに行ってもよい。次に、絶縁層186上に、半導体層184の少なくともチャネル形成領域となる部分と重畳するように、導電層188を形成する。以上説明したように、トランジスタ102を作製することができる。なお、トランジスタ102は図7Dに示す構成に限定されず、さらに電極、配線、及び絶縁層などを形成してもよい。実施の形態2本実施の形態は、本発明の一態様であって、実施の形態1とは異なる記憶素子について説明する。具体的には、実施の形態1における下部トランジスタを、上部トランジスタと同様の構成とする形態について図8を参照して説明する。図8Aに示す記憶素子は、トランジスタ200、トランジスタ202及び容量素子204を有する。図8Aにおいて、トランジスタ200のソース電極及びドレイン電極の一方は第1の配線211に電気的に接続され、トランジスタ200のソース電極及びドレイン電極の他方は第2の配線212に電気的に接続されている。トランジスタ202のソース電極及びドレイン電極の一方は、第3の配線213に電気的に接続され、トランジスタ202のゲート電極は、第4の配線214に電気的に接続されている。そして、トランジスタ200のゲート電極と、トランジスタ202のソース電極及びドレイン電極の他方は、容量素子204の電極の一方に電気的に接続されている。容量素子204の電極の他方は第5の配線215に電気的に接続されている。トランジスタ200には、更なるゲート電極としてバックゲートBG1が設けられている。トランジスタ202には、更なるゲート電極としてバックゲートBG2が設けられている。図8Bは、図8Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図8Cは、図8B中のX-Yにおける断面図を示したものである。図8Bに示すように、トランジスタ202は、図1のトランジスタ102と同じものを用いることができる。しかしながら、トランジスタ200は、トランジスタ100とは異なり、トランジスタ202と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層であるトランジスタとすることが好ましい。容量素子204はトランジスタ200のソース電極層及びドレイン電極層と同一の層の一部と、トランジスタ200のゲート電極層と同一の層の一部の間で形成される。なお、基板側に設けられるゲート電極層トランジスタ200のバックゲートとなる層と同一の層の一部を用いて容量素子204が形成されていてもよい。図8Cにおいて、トランジスタ200と容量素子204は、基板216上に設けられている。トランジスタ200と容量素子204は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ200のゲート電極が露出されている。そして、露出されたトランジスタ200のゲート電極と容量素子204の電極の一方の上に、トランジスタ202のソース電極及びドレイン電極の他方が設けられている。図8Cに示すように、トランジスタ200のゲート電極層と同一の層の一部トランジスタ202のバックゲートとなる部分は、トランジスタ202の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ202のバックゲートとなる部分とトランジスタ202の半導体層はトランジスタ200上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ200上の絶縁層が平坦化された際に、トランジスタ200が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。なお、図8Cには、トランジスタ200とトランジスタ202の双方にバックゲートを設けた構成を示したが、これに限定されず、トランジスタ200のバックゲートを設けない構成であってもよい。実施の形態3本実施の形態は、本発明の一態様であって、実施の形態1及び実施の形態2とは異なる素子について説明する。具体的には、実施の形態1と同様に作製することのできる反転素子について図9を参照して説明する。図9Aに示す反転素子は、トランジスタ300及びトランジスタ302を有する。図9Aにおいて、トランジスタ302のソース電極及びドレイン電極の一方は接地電位Vssの第4の配線314に電気的に接続され、トランジスタ302のソース電極及びドレイン電極の他方はトランジスタ300のソース電極及びドレイン電極の一方と、第2の配線312に接続されている。トランジスタ300のソース電極及びドレイン電極の他方は、電源電位Vddの第3の配線313に電気的に接続されている。トランジスタ302のゲート電極は、トランジスタ300のゲート電極及び第1の配線311に接続されている。トランジスタ302には、更なるゲート電極としてバックゲートBGが設けられている。図9Bは、図9Aに示す反転素子の具体的な構成の一例として、上面図を示す。図9Cは、図9B中のX-Yにおける断面図を示したものである。図9Bに示すように、トランジスタ300は、図1のトランジスタ100と同じものを用いることができる。そして、トランジスタ302は、図1のトランジスタ102と同じものを用いることができる。図9Cにおいて、トランジスタ300は、基板316上に設けられている。トランジスタ300は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ300のゲート電極が露出されている。そして、露出されたトランジスタ300のゲート電極上に、トランジスタ302のソース電極層及びドレイン電極層と同一の層の一部が設けられ、配線311を介してトランジスタ302のゲート電極と電気的に接続されている。なお、ここで、トランジスタ300はp型トランジスタであるが、これに限定されない。図9Cに示すように、トランジスタ300のゲート電極層と同一の層の一部トランジスタ302のバックゲートとなる部分は、トランジスタ302の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ302のバックゲートとなる部分とトランジスタ302の半導体層はトランジスタ300上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ300上の絶縁層が平坦化された際に、トランジスタ300が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である反転素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態4本実施の形態は、本発明の一態様であって、実施の形態1乃至実施の形態3とは異なる素子について説明する。具体的には、実施の形態2と同様に作製することのできる反転素子について図10を参照して説明する。図10Aに示す反転素子は、トランジスタ400及びトランジスタ402を有する。図10Aにおいて、トランジスタ402のソース電極及びドレイン電極の一方は接地電位Vssの第4の配線414に電気的に接続され、トランジスタ402のソース電極及びドレイン電極の他方はトランジスタ400のソース電極及びドレイン電極の一方と、第2の配線412に接続されている。トランジスタ400のソース電極及びドレイン電極の他方は、電源電位Vddの第3の配線413に電気的に接続されている。トランジスタ400のゲート電極は、トランジスタ400のソース電極及びドレイン電極の他方に接続されている。トランジスタ402のゲート電極は、第1の配線411に接続されている。トランジスタ400には、更なるゲート電極としてバックゲートBG1が設けられている。トランジスタ402には、更なるゲート電極としてバックゲートBG2が設けられている。図10Bは、図10Aに示す反転素子の具体的な構成の一例として、上面図を示す。図10Cは、図10B中のX-Yにおける断面図を示したものである。図10Bに示すように、トランジスタ402は、図9のトランジスタ302と同じものを用いることができる。しかしながら、トランジスタ400は、トランジスタ300とは異なり、トランジスタ402と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層であるトランジスタとすることが好ましい。そして、トランジスタ402のチャネル幅は、トランジスタ400のチャネル幅よりも遙かに大きいことが好ましく、より好ましくは、トランジスタ402のチャネル幅は、トランジスタ400のチャネル幅の3倍以上、更に好ましくは5倍以上とする。図10Cにおいて、トランジスタ400は、基板416上に設けられている。トランジスタ400は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ400のゲート電極が露出されている。そして、露出されたトランジスタ400のゲート電極上に、トランジスタ402のソース電極層及びドレイン電極層と同一の層の一部が設けられ、トランジスタ400のゲート電極と第3の配線413を電気的に接続している。図10Cに示すように、トランジスタ400のゲート電極層と同一の層の一部トランジスタ402のバックゲートとなる部分は、トランジスタ402の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ402のバックゲートとなる部分とトランジスタ402の半導体層はトランジスタ400上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ400上の絶縁層が平坦化された際に、トランジスタ400が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である反転素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態5本実施の形態は、本発明の一態様であって、実施の形態1乃至実施の形態4とは異なる素子について説明する。具体的には、実施の形態1と同様に作製することのできる、論理ゲートの一つであるNANDゲートについて図11を参照して説明する。図11Aに示す記憶素子は、トランジスタ500、トランジスタ502、トランジスタ504およびトランジスタ506を有する。図11Aにおいて、トランジスタ500のソース電極及びドレイン電極の一方は電源電位Vddの第5の配線515と、トランジスタ502のソース電極及びドレイン電極の一方に接続されている。トランジスタ500のソース電極及びドレイン電極の他方は、第3の配線513と、トランジスタ502のソース電極及びドレイン電極の他方と、トランジスタ504のソース電極及びドレイン電極の一方に接続されている。トランジスタ504のソース電極及びドレイン電極の他方は、トランジスタ506のソース電極及びドレイン電極の一方に接続されている。トランジスタ506のソース電極及びドレイン電極の他方は、接地電位Vssの第4の配線514に電気的に接続されている。トランジスタ502のゲート電極とトランジスタ504のゲート電極は、第1の配線511に接続されている。トランジスタ500のゲート電極とトランジスタ506のゲート電極は、第2の配線512に接続されている。トランジスタ504には、更なるゲート電極としてバックゲートBG1が設けられ、トランジスタ506には、更なるゲート電極としてバックゲートBG2が設けられている。図11Bは、図11Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図11Cは、図11B中のX-Yにおける断面図を示したものである。図11Bに示すように、トランジスタ500及びトランジスタ502は、図1のトランジスタ100と同じものを用いることができる。そして、トランジスタ504及びトランジスタ506は、図1のトランジスタ102と同じものを用いることができる。図11Cにおいて、トランジスタ502は、基板516上に設けられている。トランジスタ502は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ502のゲート電極が露出されている。そして、露出されたトランジスタ502のゲート電極上に、トランジスタ504及びトランジスタ506のソース電極層及びドレイン電極層と同一の層の一部が設けられ、トランジスタ502のゲート電極と第1の配線511とを電気的に接続している。図示していないが、トランジスタ500も同様に第2の配線512と電気的に接続されている。なお、ここで、トランジスタ500及びトランジスタ502はp型トランジスタであるが、これに限定されない。トランジスタ500及びトランジスタ502のゲート電極層と同一の層の一部トランジスタ504及びトランジスタ506のバックゲートとなる部分は、トランジスタ504及びトランジスタ506の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ504及びトランジスタ506のバックゲートとなる部分とトランジスタ504及びトランジスタ506の半導体層はトランジスタ500及びトランジスタ502上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ500及びトランジスタ502上の絶縁層が平坦化された際に、トランジスタ500及びトランジスタ502が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態6本実施の形態は、本発明の一態様であって、実施の形態1乃至実施の形態5とは異なる素子について説明する。具体的には、実施の形態2と同様に作製することのできる、論理ゲートの一つであるNANDゲートについて図12を参照して説明する。図12Aに示す記憶素子は、トランジスタ600、トランジスタ602及びトランジスタ604を有する。図12Aにおいて、トランジスタ600のソース電極及びドレイン電極の一方は電源電位Vddの第4の配線614に接続され、トランジスタ600のソース電極及びドレイン電極の他方はトランジスタ602のソース電極及びドレイン電極の一方と第3の配線613に接続され、トランジスタ602のソース電極及びドレイン電極の他方はトランジスタ604のソース電極及びドレイン電極の一方に接続され、トランジスタ604のソース電極及びドレイン電極の他方は接地電位Vssの第5の配線615に接続されている。そして、トランジスタ600のゲート電極は第4の配線614に接続されている。トランジスタ602のゲート電極は第1の配線611に接続されている。トランジスタ604のゲート電極は第2の配線612に接続されている。トランジスタ600には、更なるゲート電極としてバックゲートBG1が設けられている。トランジスタ602には、更なるゲート電極としてバックゲートBG2が設けられている。トランジスタ604には、更なるゲート電極としてバックゲートBG3が設けられている。図12Bは、図12Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図12Cは、図12B中のX-Yにおける断面図を示したものである。図12Bに示すように、トランジスタ602及びトランジスタ604は、図11のトランジスタ504及びトランジスタ506と同じものを用いることができる。しかしながら、トランジスタ600は、トランジスタ500とは異なり、トランジスタ602と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層であるトランジスタとすることが好ましい。そして、トランジスタ602及びトランジスタ604のチャネル幅は、トランジスタ600のチャネル幅よりも遙かに大きいことが好ましく、より好ましくは、トランジスタ602及びトランジスタ604のチャネル幅は、トランジスタ600のチャネル幅の3倍以上、更に好ましくは5倍以上とする。図12Cにおいて、トランジスタ600は、基板616上に設けられている。トランジスタ600は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ600のゲート電極が露出されている。そして、露出されたトランジスタ600のゲート電極上に、トランジスタ602及びトランジスタ604のソース電極層及びドレイン電極層と同一の層の一部が設けられ、トランジスタ600のゲート電極と第4の配線614を電気的に接続している。図12Cに示すように、トランジスタ600のゲート電極層と同一の層の一部トランジスタ602及びトランジスタ604のバックゲートとなる部分は、トランジスタ602及びトランジスタ604の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ602及びトランジスタ604のバックゲートとなる部分とトランジスタ602及びトランジスタ604の半導体層はトランジスタ600上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ600上の絶縁層が平坦化された際に、トランジスタ600が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態7本実施の形態は、本発明の一態様であって、実施の形態1乃至実施の形態6とは異なる素子について説明する。具体的には、実施の形態1と同様に作製することのできる、論理ゲートの一つであるNORゲートについて図13を参照して説明する。図13Aに示す記憶素子は、トランジスタ700、トランジスタ702、トランジスタ704及びトランジスタ706を有する。図13Aにおいて、トランジスタ700のソース電極及びドレイン電極の一方は電源電位Vddの第5の配線715に接続されている。トランジスタ700のソース電極及びドレイン電極の他方はトランジスタ702のソース電極及びドレイン電極の一方に接続されている。トランジスタ702のソース電極及びドレイン電極の他方は、トランジスタ704のソース電極及びドレイン電極の一方と、トランジスタ706のソース電極及びドレイン電極の一方と、第3の配線713に接続されている。トランジスタ704のソース電極及びドレイン電極の他方とトランジスタ706のソース電極及びドレイン電極の他方は、接地電位Vssの第4の配線714に接続されている。そして、トランジスタ700のゲート電極とトランジスタ706のゲート電極は第1の配線711に接続されている。トランジスタ702のゲート電極とトランジスタ704のゲート電極は第2の配線712に接続されている。トランジスタ704には、更なるゲート電極としてバックゲートBG1が設けられ、トランジスタ706には、更なるゲート電極としてバックゲートBG2が設けられている。図13Bは、図13Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図13Cは、図13B中のX-Yにおける断面図を示したものである。図13Bに示すように、トランジスタ700及びトランジスタ702は、図1のトランジスタ100と同じものを用いることができる。そして、トランジスタ704及びトランジスタ706は、図1のトランジスタ102と同じものを用いることができる。図13Cにおいて、トランジスタ700図示していない。以下、図13Cにおいて同様とする。及びトランジスタ702は、基板716上に設けられている。トランジスタ700及びトランジスタ702は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ700及びトランジスタ702のゲート電極が露出されている。そして、露出されたトランジスタ700及びトランジスタ702のゲート電極上に、トランジスタ704及びトランジスタ706のソース電極層及びドレイン電極層と同一の層の一部が設けられ、トランジスタ700及びトランジスタ702のゲート電極と、第1の配線711及び第2の配線712と、を電気的に接続している。なお、ここで、トランジスタ700及びトランジスタ702はp型トランジスタであるが、これに限定されない。図13Cに示すように、トランジスタ700図示していない。以下、図13Cにおいて同様とする。及びトランジスタ702のゲート電極層の一部トランジスタ704及びトランジスタ706のバックゲートとなる部分は、トランジスタ704及びトランジスタ706の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ704及びトランジスタ706のバックゲートとなる部分とトランジスタ704及びトランジスタ706の半導体層はトランジスタ700及びトランジスタ702上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ700及びトランジスタ702上の絶縁層が平坦化された際に、トランジスタ700及びトランジスタ702が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態8本実施の形態は、本発明の一態様であって、実施の形態1乃至実施の形態7とは異なる素子について説明する。具体的には、実施の形態2と同様に作製することのできる、論理ゲートの一つであるNORゲートについて図14を参照して説明する。図14Aに示す記憶素子は、トランジスタ800、トランジスタ802及びトランジスタ804を有する。図14Aにおいて、トランジスタ800のソース電極及びドレイン電極の一方とトランジスタ802のソース電極及びドレイン電極の一方は、接地電位Vssの第5の配線815に接続されている。トランジスタ800のソース電極及びドレイン電極の他方と、トランジスタ802のソース電極及びドレイン電極の他方と、トランジスタ804のソース電極及びドレイン電極の一方は、第3の配線813に接続されている。トランジスタ804のソース電極及びドレイン電極の他方は、電源電位Vddの第4の配線814に接続されている。そして、トランジスタ800のゲート電極は第1の配線811に接続されている。トランジスタ802のゲート電極は第2の配線812に接続されている。トランジスタ804のゲート電極はトランジスタ804のソース電極及びドレイン電極の他方に接続されている。トランジスタ800には、更なるゲート電極としてバックゲートBG1が設けられている。トランジスタ802には、更なるゲート電極としてバックゲートBG2が設けられている。トランジスタ804には、更なるゲート電極としてバックゲートBG3が設けられている。図14Bは、図14Aに示す記憶素子の具体的な構成の一例として、上面図を示す。図14Cは、図14B中のX-Yにおける断面図を示したものである。図14Bに示すように、トランジスタ800及びトランジスタ802は、図13のトランジスタ704及びトランジスタ706と同じものを用いることができる。しかしながら、トランジスタ804は、トランジスタ700及びトランジスタ702とは異なり、トランジスタ802と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層であるトランジスタとすることが好ましい。そして、トランジスタ800及びトランジスタ802のチャネル幅は、トランジスタ804のチャネル幅よりも遙かに大きいことが好ましく、より好ましくは、トランジスタ800及びトランジスタ802のチャネル幅は、トランジスタ804のチャネル幅の3倍以上、更に好ましくは5倍以上とする。図14Cにおいて、トランジスタ804は、基板816上に設けられている。トランジスタ804は絶縁層に覆われ、該絶縁層がCMPなどにより平坦化され、トランジスタ804のゲート電極が露出されている。そして、露出されたトランジスタ804のゲート電極上に、トランジスタ800及びトランジスタ802のソース電極層及びドレイン電極層と同一の層の一部が設けられ、トランジスタ804のゲート電極と第4の配線814とを電気的に接続している。図14Cに示すように、トランジスタ804のゲート電極層と同一の層の一部トランジスタ800およびトランジスタ802のバックゲートとなる部分は、トランジスタ800及びトランジスタ802の半導体層の少なくともチャネル形成領域となる部分と重畳し、トランジスタ800及びトランジスタ802のバックゲートとなる部分とトランジスタ800及びトランジスタ802の半導体層はトランジスタ804上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ804上の絶縁層が平坦化された際に、トランジスタ804が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる。実施の形態9次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機器には、実施の形態1乃至実施の形態8で説明した素子の少なくとも一つを搭載させる。本発明の一態様である電子機器として、例えば、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどが挙げられる。図15Aは、ノート型のパーソナルコンピュータであり、筐体901、筐体902、表示部903、キーボード904などによって構成されている。筐体901と筐体902内には、実施の形態1乃至実施の形態8で説明した素子が設けられている。図15Aに示すノート型のパーソナルコンピュータに実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。図15Bは、携帯情報端末PDAであり、本体911には、表示部913と、外部インターフェイス915と、操作ボタン914などが設けられている。更には、携帯情報端末を操作するスタイラス912などを備えている。本体911内には、実施の形態1乃至実施の形態8で説明した素子が設けられている。図15Bに示すPDAに上記の実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。図15Cは、電子ペーパーを実装した電子書籍920であり、筐体921と筐体923の2つの筐体で構成されている。筐体921及び筐体923には、それぞれ表示部925及び表示部927が設けられている。筐体921と筐体923は、軸部937により接続されており、該軸部937を軸として開閉動作を行うことができる。そして、筐体921は、電源931、操作キー933、スピーカー935などを備えている。筐体921、筐体923の少なくとも一には、実施の形態1乃至実施の形態8で説明した素子が設けられている。図15Cに示す電子書籍に実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。図15Dは、携帯電話機であり、筐体940と筐体941の2つの筐体で構成されている。さらに、筐体940と筐体941は、スライドし、図15Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。そして、筐体941は、表示パネル942、スピーカー943、マイクロフォン944、操作キー945、ポインティングデバイス946、カメラ用レンズ947、外部接続端子948などを備えている。そして、筐体940は、携帯電話機の充電を行う太陽電池セル949、外部メモリスロット950などを備えている。なお、アンテナは、筐体941に内蔵されている。筐体940と筐体941の少なくとも一には、実施の形態1乃至実施の形態8で説明した素子が設けられている。図15Dに示す携帯電話機に実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。図15Eは、デジタルカメラであり、本体961、表示部967、接眼部963、操作スイッチ964、表示部965、バッテリー966などによって構成されている。本体961内には、実施の形態1乃至実施の形態8で説明した素子が設けられている。図15Eに示すデジタルカメラに実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。図15Fは、テレビジョン装置970であり、筐体971、表示部973、スタンド975などで構成されている。テレビジョン装置970の操作は、筐体971が備えるスイッチや、リモコン操作機980により行うことができる。筐体971及びリモコン操作機980には、実施の形態1乃至実施の形態8で説明した素子が搭載されている。図15Fに示すテレビジョン装置に実施の形態1乃至実施の形態8で説明した素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。"