第1及び第2の入力端子に現れる電位差を第1及び第2の電源に基づいて増幅する差動アンプと、前記差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、前記差動アンプの負荷となるカレントミラー回路と、前記カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に前記第1及び第2の電源間に直列に接続される、前記バイアストランジスタと逆導電型の第1及び第2のトランジスタを有し、前記第1及び第2のトランジスタの間の接続ノードを前記バイアストランジスタの制御端に接続するバイアス制御回路と、を備えることを特徴とする半導体装置。請求項1記載の半導体装置は、半導体記憶装置であって、前記半導体記憶装置における入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。前記入力回路は、前記半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれることを特徴とする請求項2記載の半導体装置。請求項1記載の半導体装置は、半導体記憶装置を制御する制御装置であって、前記制御装置における前記半導体記憶装置と接続される入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。以下の分析は本発明において与えられる。ところで、図5のバイアス制御差動増幅回路121において、電源VDDから接地電位VSSへの電流のパスが、PMOSMP4、NMOSMN4の直列回路と、PMOSMP5、NMOSMN5の直列回路との2系統存在し、消費電流が多い。本発明の1つのアスペクト側面に係る半導体装置は、第1及び第2の入力端子に現れる電位差を第1及び第2の電源に基づいて増幅する差動アンプと、差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、差動アンプの負荷となるカレントミラー回路と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第1及び第2の電源間に直列に接続される、バイアストランジスタと逆導電型の第1及び第2のトランジスタを有し、第1及び第2のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。本発明によれば、バイアス制御回路における電源のパスが1系統のみであるので、消費電流を削減することができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、第1及び第2の入力端子に現れる電位差を第1及び第2の電源に基づいて増幅する差動アンプ図2のMN1、MN2が相当と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ図2のMN3が相当と、差動アンプの負荷となるカレントミラー回路図2のMP1、MP2が相当と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第1及び第2の電源間に直列に接続される、バイアストランジスタと逆導電型の第1及び第2のトランジスタ図2のMP4、MP6が相当を有し、第1及び第2のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。半導体装置は、半導体記憶装置であって、半導体記憶装置における入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。入力回路は、半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれるようにしてもよい。半導体装置は、半導体記憶装置を制御する制御装置であって、制御装置における半導体記憶装置と接続される入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。以上のような半導体装置によれば、バイアス制御回路における電源のパスが第1及び第2のトランジスタの1系統のみであるので、消費電流を削減することができる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の一の実施例に係る半導体装置の構成を示す図である。図1において、半導体装置は、SDRAMSynchronousDynamicRandomAccessMemoryであって、アドレス入力回路11、アドレスラッチ回路12、コマンド入力回路13、コマンドデコード回路14、モードレジスタ15、リフレッシュ制御回路16、カラムデコーダ17、ロウデコーダ18、メモリセルアレイ19、クロック入力回路20、タイミングジェネレータ21、DLL回路22、FIFO回路23、入出力回路24、内部電源発生回路25を備える。アドレス入力回路11は、外部からアドレス信号ADD、リファレンス信号VREFを入力してバッファリングし、アドレスラッチ回路12に出力する。アドレスラッチ回路12は、アドレス信号ADDをクロック信号ICLKのタイミングでラッチし、モードレジスタ15、カラムデコーダ17、ロウデコーダ18に出力する。コマンド入力回路13は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、リファレンス信号VREF、リセット信号/RSTを外部から入力し、コマンドに係る信号をコマンドデコード回路14に出力する。コマンドデコード回路14は、コマンドに係る信号をクロック信号ICLKのタイミングでラッチしてデコードし、カラムアドレスのデコードタイミングをカラムデコーダ17に出力し、ロウアドレスのデコードタイミングをロウデコーダ18に出力し、モード設定タイミングをモードレジスタ15に出力し、リフレッシュタイミングをリフレッシュ制御回路16に出力し、リセット信号DLLRESETをDLL回路22に出力する。モードレジスタ15は、モード設定タイミングに合わせてDRAMの動作モードを設定する。リフレッシュ制御回路16は、リフレッシュタイミングに応じてロウデコーダ18からリフレッシュアドレスを発生するようにロウデコーダ18を制御する。カラムデコーダ17は、カラムアドレスをメモリセルアレイ19に出力し、ロウデコーダ18は、ロウアドレスをメモリセルアレイ19に出力し、メモリセルアレイ19は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。クロック入力回路20は、外部からクロック信号CK、/CKを入力してバッファリングし、クロック信号ICLKをアドレスラッチ回路12、コマンドデコード回路14、タイミングジェネレータ21およびDLL回路22に出力する。タイミングジェネレータ21は、クロック信号ICLKに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。DLL回路22は、クロック信号ICLK、リセット信号DLLRESETを入力し、クロック信号ICLKの位相を調整したクロック信号LCLKをFIFO回路23および入出力回路24に出力する。FIFO回路23は、メモリセルアレイ19と入出力回路24間にあって入出力データをバッファリングする。入出力回路24は、DQ端子から入力されたライトデータをFIFO回路23に出力し、また、FIFO回路23から入力されたリードデータをDQ端子に出力する。この場合、クロック信号LCLKの位相は、クロック信号LCLKに同期してDQ端子から出力されるデータ信号が外部のクロック信号CKと同期するように調整される。内部電源発生回路25は、外部から電源VDD、VSSを入力し、内部の電源電圧に変更して各部に電源を供給する。ここで、アドレス入力回路11、コマンド入力回路13、入出力回路24に含まれる各入力回路では、外部から入力するアドレス、コマンド、データに係るそれぞれの信号をリファレンス信号VREFと比較し、比較結果に応じて論理的なH/Lレベルを決定する。次に、入力回路について説明する。図2は、1つの入力信号に対応する1個の入力回路の回路図と動作波形を示す図である。図2Aにおいて、図5と同一の符号は、同一物を表し、その説明を省略する。PMOSトランジスタMP4は、ソースを電源VDDに接続し、ゲートをPMOSトランジスタMP1のドレインに接続し、ドレインをPMOSトランジスタMP6のソースおよびNMOSトランジスタMN3のゲートに接続する。PMOSトランジスタMP6は、ゲートをPMOSトランジスタMP1のドレインに接続し、ドレインを電源VSSに接続する。PMOSトランジスタMP4、MP6は、PMOSトランジスタMP1のドレインの電圧NOTに応じてNMOSトランジスタMN3のゲートの電圧VNを制御するバイアス制御回路を構成する。PMOSトランジスタMP7は、ソースを電源VDDに接続し、ゲートをNMOSトランジスタMN1のドレインに接続し、ドレインをNMOSトランジスタMN6のドレインおよびゲートに接続する。NMOSトランジスタMN6は、ソースを電源VSSに接続する。NMOSトランジスタMN7は、ドレインをPMOSトランジスタMP3のドレインに接続して出力信号OUTを出力し、ゲートをNMOSトランジスタMN6のドレインに接続し、ソースを電源VSSに接続する。PMOSトランジスタMP3は、NMOSトランジスタMN2のドレインの信号NOBを反転し、出力信号OUTとして出力するに際し、電源VDD側に駆動能力を持った出力回路として機能する。また、NMOSトランジスタMN7は、NMOSトランジスタMN1のドレインの信号NOTを正転し、出力信号OUTとして出力するに際し、電源VSS側に駆動能力を持った出力回路として機能する。以上のような構成の入力回路は、図2Bに示すように、リファレンス信号VREF一例として1.1Vと入力信号IN振幅は、1.0V~1.2V=VDDのレベルのレベル比較から増幅した出力信号OUT振幅は、VDD:1.2V~VSS:0Vを出力する。次に、リファレンス信号VREFがあるタイミングで高→低へシフトした際の動作について説明する。図3は、リファレンス信号VREFがあるタイミングで高→低へシフトした際の各部の信号レベルを示す図である。まず、リファレンス信号VREFが低下する1.1V→0.72Vと、NMOSトランジスタMN1の能力低下によりNOTのレベルが上昇する0.57→0.57α。NOTはPMOSトランジスタMP4、MP6の双方のゲートに与えられ、PMOSトランジスタMP4、MP6は、其々三極管領域、飽和領域で動作するようになっている。NOTの変化による電流変化は、飽和領域で動作するMP6の方がより強く受け、MP6の能力がMP4のそれと比して大きく低下し、VNのレベルを引き上げる0.92Vα。すると、NMOSトランジスタMN3の能力が上昇し、NMOSトランジスタMN1を経由してNOTのレベルを下げる方向に動作する0.57→0.57α→0.63。NOTのレベル低下は、PMOSトランジスタMP4、MP6のそれぞれにも作用し、結果的に図3に示す信号レベルに各接点が落ち着くこととなる。最終的なNOT、NOBのレベル変化を抑えることでリファレンス信号VREFのレベルの変化による動作速度の変化を抑えることが可能となる。また、バイアス制御回路は、PMOSトランジスタMP4、MP6のみの1系統で構成されているため、電圧の制約がVDD>|VTP|Vodである。差動アンプ本体、後段の擬似差動アンプの制約がVDD>VTNVodであり、各部の接続部の制約もこの2つの制約になる。ここでVTPは、PMOSトランジスタの閾値電圧、VTNは、NMOSトランジスタの閾値電圧、Vodは、PMOSトランジスタ、NMOSトランジスタの飽和電圧である。図4は、本発明の一の実施例に係る入力回路が用いられるシステムの構成図である。上記においてはメモリ装置40内の入力回路を例として説明したが、これに限定されない。すなわち、図4において、メモリ装置40がコントローラ30からアドレス信号ADDやコマンド信号COMを受信するのと同様に、コントローラ30もメモリ装置40からのリードデータDATAを受信する。このようなコントローラ30の入力回路35においても、図2Aに示す入力回路を用いることが可能であることはいうまでも無い。さらに、以上のようにメモリ装置における入力回路を例として挙げたが、それに限らず、本発明における入力回路は、データ転送等に関わる回路全般に適用することが可能である。なお、前述の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。