複数の半導体チップと、半導体装置の外部と接続される電源端子、第1及び第2の外部端子と、を備え、前記複数の半導体チップのそれぞれは、第1の信号端子に供給される信号に基づくクロック信号によって計数を行うカウンタ部と、前記複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、前記カウンタ部の出力と前記識別情報を比較し、比較した比較結果に基づいて、第2の信号端子と前記電源端子との導通/非導通状態を制御する比較回路と、を有し、前記複数の半導体チップの各々の前記第1の信号端子は、共通の前記第1の外部端子に接続され、前記複数の半導体チップの各々の前記第2の信号端子は、共通の前記第2の外部端子に接続される、ことを特徴とする半導体装置。前記半導体チップは、前記第1の信号端子に供給される信号の電圧が、電源電圧より高く定められた閾値以上であるか否かを検出し、前記供給される信号の電圧が前記閾値以上であると検出した場合に、テストモード信号を出力する高電圧検出回路を、更に備え、前記比較回路は、前記比較結果と前記テストモード信号とに基づいて、前記第2の信号端子と前記電源端子との導通/非導通状態を制御する、ことを特徴とする請求項1に記載の半導体装置。前記比較回路は、前記テストモード信号が出力され、且つ、前記識別情報と前記カウンタ部の出力とが等しい場合に、前記第2の信号端子と前記電源端子とを導通状態にする、ことを特徴とする請求項2に記載の半導体装置。前記カウンタ部は、前記テストモード信号に基づいて、活性化される、ことを特徴とする請求項3に記載の半導体装置。前記高電圧検出回路は、前記第1の信号端子に供給される信号の電圧を降圧する降圧部と、前記降圧部によって降圧された電圧によって、前記供給される信号の電圧が前記閾値以上であるか否かを検出する検出部とを備える、ことを特徴とする請求項4に記載の半導体装置。前記第2の信号端子には、入力信号端子又は入出力信号端子が含まれる、ことを特徴とする請求項5に記載の半導体装置。前記電源端子は、グランド電源端子である、ことを特徴とする請求項6に記載の半導体装置。前記識別情報認識部は、ボンディングオプションによって前記識別情報を出力する、ことを特徴とする請求項1から請求項7のいずれか一項に記載の半導体装置。ところで、半導体装置では、半導体チップ上の端子であるパッドPADとパッケージの端子であるピンPINとは、ワイヤによって接続される。このワイヤによる電気的な接続が正常にされているか否かを試験する場合、信号ピン外部端子に負の電流を印加し、信号ピンの保護素子であるMOSMetalOxideSemiconductorトランジスタのVGS電圧ゲート-ソース電圧を測定する。信号ピン外部端子において、このワイヤによる電気的な接続が正常にされているか否かを、このように電気的に試験することをオープン試験という。このワイヤによる電気的な接続が正常にされていない不良をオープン不良という。また、半導体装置の試験において、半導体装置を実動作に対応するテストパターンにより動作させて、正しく動作するか否かを試験することを、ファンクション試験という。このファンクション試験の結果、半導体装置の実動作に不良がある場合をファンクション不良という。しかしながら、特許文献1及び特許文献2に記載の半導体装置では、複数の半導体チップの各々の信号パッド信号端子が共通の信号ピン外部端子に接続される場合がある。この場合、上述のようなオープン試験では、信号パッド信号端子と信号ピン外部端子とが接続されていないオープン不良が、複数の半導体チップのうちの1つにあったとしても、他の半導体チップの信号パッド信号端子が信号ピン外部端子に接続されている場合、この一方の半導体チップにおけるオープン不良を検出することが困難であるという問題があった。また、上述したファンクション試験を行うことによって、オープン不良をファンクション不良として検出することは可能である。しかしながら、この場合には、ファンクション不良とオープン不良との切り分けが困難であり、半導体装置における不良箇所の特定が容易でないという問題があった。また、オープン試験の別の方法として、信号ピン外部端子に電圧を印加して流れる電流を示す端子電流を測定する方法がある。この方法では、各信号ピンの端子電流を測定し、対象となる信号ピンにおける測定電流値を他の端子における測定電流値と比較することにより、オープン不良の有無を検出する。しかし、この方法によりオープン不良を検出することはできるが、測定電流値はトランジスタの閾値Vthに依存する。このため、測定電流値の検出精度が悪く、また、測定電流値だけでは、電気的に正常に接続されていない半導体チップを特定することが困難であるという問題があった。本発明は、複数の半導体チップと、半導体装置の外部と接続される電源端子、第1及び第2の外部端子と、を備え、前記複数の半導体チップのそれぞれは、第1の信号端子に供給される信号に基づくクロック信号によって計数を行うカウンタ部と、前記複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、前記カウンタ部の出力と前記識別情報を比較し、比較した比較結果に基づいて、第2の信号端子と前記電源端子との導通/非導通状態を制御する比較回路と、を有し、前記複数の半導体チップの各々の前記第1の信号端子は、共通の前記第1の外部端子に接続され、前記複数の半導体チップの各々の前記第2の信号端子は、共通の前記第2の外部端子に接続される、ことを特徴とする半導体装置である。本発明は、例えば、半導体装置によって、カウンタ部が、第1の信号端子に供給される信号に基づくクロック信号によって計数を行い、計数値を出力する。そして、比較回路は、ボンディングオプション識別情報認識部によって取得される半導体チップを識別する識別情報と、カウンタ部の計数値とを比較し、比較した比較結果に基づいて、信号端子第2の信号端子と電源端子との導通/非導通状態を制御する。したがって、カウンタ部の計数値によって、複数の半導体チップの各々が、順番に信号端子と電源端子とを導通状態とされる。これにより、本発明によれば、複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体チップを1個ずつ順番にオープン試験を行うことができるため、オープン不良を検出することができる。また、半導体装置における不良箇所の特定、及びオープン不良の半導体チップの特定を容易化することができる。本発明の課題を解決する技術思想の代表的な一例を、以下に図1を用いて説明する。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想を説明するための図であり、本発明の実施形態における半導体装置の構成のうち、テスト動作に係る回路を抜き出し、その概略を示している。図1においては、後述する半導体装置フラッシュメモリLSILargeScaleIntegration1は、複数の半導体チップフラッシュメモリチップ10と、外部と接続される複数の外部端子ピンP1~P8とを備えるMCPMultiChipPackage構造の半導体装置である。複数の外部端子には、電源端子ピンP2~P4、第1の外部端子P1、及び第2の外部端子ピンP5~P8が含まれている。ここでは、一例として、半導体チップ数を4個とし、各半導体チップをDie1~Die4として説明する。また、この半導体チップフラッシュメモリチップ10のうち、第1の信号端子第1の信号パッドT1、第2の信号端子第2の信号パッドT2、カウンタ部42、比較回路43、入力バッファ25、26、及びIOバッファ27、28を示している。カウンタ部42は、第1の信号端子第1の信号パッドT1に供給される信号に基づくクロック信号によって計数を行うカウンタである。カウンタ部42は、計数した計数値を比較回路43に出力する。比較回路43は、DA0パッド及びDA1パッドのボンディングオプションによって取得される半導体チップを識別する識別情報と、カウンタ部42の出力する計数値とを比較し、比較した比較結果に基づいて、第2の信号端子第2の信号パッドT2と電源端子ここでは、GNDピングランド端子との導通/非導通状態を制御する。つまり、比較回路43は、識別情報とカウンタ部42の出力する計数値とを比較した比較結果に基づいて、第2の信号端子第2の信号パッドT2と電源端子とを導通させるテストイネーブル信号TENBを出力する。なお、第2の信号端子第2の信号パッドT2は、オープン試験の対象となる端子であり、複数の端子を含んでいる。なお、ここで、導通/非導通状態を制御するとは、第2の信号端子と電源端子とを導通状態又は非導通状態に制御することであり、すなわち、第2の信号端子と電源端子との間を導通状態と非導通状態とを切り替えることである。ここで、DA0パッド及びDA1パッドは、識別情報認識部に対応する。識別情報認識部は、複数の半導体チップDie1~Die4の中で自己の半導体チップを固定的に識別し、識別情報を出力する。また、識別情報は、外部端子のうちの電源端子ピンP2~P4によって、半導体チップDie1~Die4ごとに設定されるユニークな情報である。また、この識別情報は、カウンタ部42の計数値に対応した値に設定されている。なお、Die1~Die4の各第1の信号端子第1の信号パッドT1は、半導体装置フラッシュメモリLSI1の共通の外部端子RB信号ピンP1に接続されている。また、Die1~Die4の各第2の信号端子第2の信号パッドT2は、それぞれ共通の外部端子ピンP5~P8に接続されている。なお、ここで、外部端子であるピンP5~P8は、第2の信号端子ここでは、RE信号パッド、CE信号パッド、IO0信号パッド、IO7信号パッドを介して入力バッファ25、26又はIOバッファ27、28に接続されている。また、入力バッファ25、26及びIOバッファ27、28は、比較回路43から出力されるテストイネーブル信号TENBに基づいて、第2の信号端子第2の信号パッドT2を電源端子GNDピングランド端子に導通させる。つまり、半導体装置フラッシュメモリLSI1では、複数の半導体チップが互いに異なるボンディングオプション識別情報認識部によって識別され、共通の外部端子第1の外部端子から供給されるクロック信号により、複数の半導体チップの夫々が有するカウンタ部42を計数させる。そして、比較回路43は、ボンディングオプションによって取得される識別情報とカウンタ値を比較する。そして、比較回路43は、複数の半導体チップの夫々が有する第2の信号端子第2の信号パッドT2を順番に電源端子GNDピングランド端子と導通させる。すなわち、識別情報が、ボンディングオプションにより順番に設定されていているため、複数の半導体チップの夫々が有する第2の信号端子第2の信号パッドT2が、順番に電源端子GNDピングランド端子と導通される。これにより、半導体装置フラッシュメモリLSI1では、第2の信号端子第2の信号パッドT2が電源端子と電気的に導通状態にする半導体チップは、各半導体チップで一つのみとなる。そのため、共通の外部端子第2の外部端子からオープン試験電流の流し込み電圧を測定する試験を行うことが可能になる。よって、半導体装置フラッシュメモリLSI1では、複数の半導体チップフラッシュメモリチップ10の各々の信号端子が共通の外部端子に接続される場合であっても、オープン不良を検出することができる。以下、本発明の一実施形態による半導体装置について、図面を参照して説明する。なお、本実施形態では、半導体装置の一例として、フラッシュメモリである場合の例を説明する。図2は、本実施形態による半導体装置フラッシュメモリLSI1を示す概略ブロック図である。この図において、フラッシュメモリLSI1は、フラッシュメモリLSI1の外部と接続される複数の外部端子ピンP1~P8と、複数のフラッシュメモリチップ10半導体チップとを備えている。つまり、フラッシュメモリLSI1は、MCP構造の半導体装置である。複数の外部端子には、電源端子ピンP2~P4、第1の外部端子P1、及び第2の外部端子ピンP5~P8が含まれている。ここでは、一例として、フラッシュメモリチップ10の数半導体チップ数を4個とし、各半導体チップをDie1~Die4として説明する。なお、本実施形態において、MCPの外部端子のことをピンPINといい、フラッシュメモリチップ10半導体チップ上の端子のことをパッドPADとして区別して表現する。RBReadyBusy信号ピンP1第1の外部端子は、フラッシュメモリLSI1の通常動作モードにおいて、内部処理が実行中であることを出力する信号ピンである。また、RB信号ピンP1は、上述したオープン試験を実行するためのテストモードに遷移させるエントリ信号として使用される。RB信号ピンP1は、各フラッシュメモリチップ10Die1~Die4のRB信号パッドに接続されている。つまり、各フラッシュメモリチップ10Die1~Die4のRB信号パッドは、共通の外部端子であるRB信号ピンP1に接続されている。ここで、通常動作モードとは、フラッシュメモリLSI1に対して、データの消去、書き込む、及び読み出しなどの動作を実行する動作モードのことである。また、テストモードとは、上述したオープン試験を実行するための動作モードのことである。VCCピンP2、P4及びGNDグランドピンP3は、電源端子を示している。また、VCCピンP2、P4及びGNDピンP3は、ボンディングオプションとして、フラッシュメモリチップDie1~Die4ごとにDA0パッド及びDA1パッドに対して、異なる接続がされている。なお、各フラッシュメモリチップ10Die1~Die4は、識別情報認識部DA0パッド及びDA1パッドを備えている。この識別情報認識部は、複数のフラッシュメモリチップ10Die1~Die4の中で自己のフラッシュメモリチップ10を固定的に識別し、識別情報を出力する。そして、識別情報認識部は、ボンディングオプションによって識別情報を出力する。つまり、この例では、フラッシュメモリチップDie1では、GNDピンP3がDA0パッド及びDA1パッドにワイヤボンディングにより接続されている。すなわち、フラッシュメモリチップDie1の識別情報は、LL00である。また、フラッシュメモリチップDie2では、VCCピンP2がDA0パッドに、GNDピンP3がDA1パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップDie2の識別情報は、LH01である。また、フラッシュメモリチップDie3では、GNDピンP3がDA0パッドに、VCCピンP4がDA1パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップDie3の識別情報は、HL10である。フラッシュメモリチップDie4では、VCCピンP2がDA0パッドに、VCCピンP4がDA1パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップDie4の識別情報は、HH11である。REReadEnable信号ピンP6は、フラッシュメモリLSI1の通常動作モードにおいて、データを読み出す際にイネーブル信号を入力する入力信号ピンである。RE信号ピンP6は、各フラッシュメモリチップ10Die1~Die4のRE信号パッドに接続されている。つまり、各フラッシュメモリチップ10Die1~Die4のRE信号パッドは、共通の外部端子であるRE信号ピンP6に接続されている。CEChipEnable信号ピンP5は、フラッシュメモリLSI1の通常動作モードにおいて、フラッシュメモリLSI1を活性化させる信号を入力する入力信号ピンである。CE信号ピンP5は、各フラッシュメモリチップ10Die1~Die4のCE信号パッドに接続されている。つまり、各フラッシュメモリチップ10Die1~Die4のCE信号パッドは、共通の外部端子であるCE信号ピンP5に接続されている。なお、図2において、入力信号ピンの一例として、RE信号ピンP6とCE信号ピンP5とを図示したが、他に、図示を省略した次の入力信号ピンが存在する。そして、これらの入力信号ピンは、RE信号ピンP6及びCE信号ピンP5と同様に、各フラッシュメモリチップ10Die1~Die4の各パッドに接続されている。CLECommandLatchEnable信号ピンは、フラッシュメモリLSI1の通常動作モードにおいて、コマンドのラッチを行う信号を入力する入力信号ピンである。また、ALEAddressLatchEnable信号ピンは、フラッシュメモリLSI1の通常動作モードにおいて、アドレスのラッチを行う信号を入力する入力信号ピンである。また、WEWriteEnable信号ピンは、フラッシュメモリLSI1の通常動作モードにおいて、データを書き込む際にイネーブル信号を入力する入力信号ピンである。IOInputOutput0信号ピンP7及びIO7信号ピンP8は、フラッシュメモリLSI1の通常動作モードにおいて、データを入力又は出力する入出力信号ピンである。IO0信号ピンP7は、は、各フラッシュメモリチップ10Die1~Die4のIO0信号パッドに接続されている。つまり、各フラッシュメモリチップ10Die1~Die4のIO0信号パッドは、共通の外部端子であるIO0信号ピンP7に接続されている。また、IO7信号ピンP8は、は、各フラッシュメモリチップ10Die1~Die4のIO7信号パッドに接続されている。つまり、各フラッシュメモリチップ10Die1~Die4のIO7信号パッドは、共通の外部端子であるIO7信号ピンP8に接続されている。なお、図2において、入出力信号ピンの一例として、IO0信号ピンP7及びIO7信号ピンP8とを図示したが、他に、図示を省略した入出力信号ピンとして、IO1信号ピンからIO6信号ピンが存在する。そして、これらの入出力信号ピンIO1信号ピンからIO6信号ピンは、IO0信号ピンP7及びIO7信号ピンP8と同様に、各フラッシュメモリチップ10Die1~Die4の各パッドに接続されている。次に、フラッシュメモリチップ10の構成について説明する。フラッシュメモリチップ10は、第1の信号パッドT1、第2の信号パッドT2、フラッシュメモリ部2、高電圧検出回路3、及びテスト制御回路4を備えている。フラッシュメモリ部2は、主に通常動作モードの処理を実行する。フラッシュメモリ部2は、RBバッファ21、ダイアドレスデコーダ22、アドレスデコーダ23、メモリコア24、入力バッファ25、26、IOバッファ27、28、及びPOR回路29を備えている。RBバッファ21は、RB信号パッドに接続され、通常動作モードにおいて、フラッシュメモリLSI1の外部に対して、オープンドレイン出力を行う出力バッファ回路である。また、RBバッファ21は、テストモードに遷移させるエントリ信号として使用される場合には、RB信号パッドに入力された信号を、高電圧検出回路3に出力する。RBバッファ21は、Nチャネル型MOSトランジスタ以下、NMOSトランジスタという211を備えている。このNMOSトランジスタ211は、ソース端子がGND電源線に、ドレイン端子がRB信号パッドに、それぞれ接続されており、制御信号に基づいて、RB信号パッドとGND電源線とを導通状態にする。ダイアドレスデコーダ22は、DA0パッド及びDA1パッドに入力された信号ボンディングオプションによって取得される半導体チップを識別する識別情報と、外部から入力されたチップアドレス情報とに基づいて、チップ選択信号を生成する。チップ選択信号は、このフラッシュメモリチップ10がチップアドレス情報によって選択されたことを示す信号である。また、チップアドレス情報とは、外部から入力されたアドレス情報の一部分であり、複数のフラッシュメモリチップDie1~Die4のうちの1つを指定するアドレス情報である。ダイアドレスデコーダ22は、生成したチップ選択信号をアドレスデコーダ23に出力する。アドレスデコーダ23は、外部から入力されたアドレス情報からチップアドレス情報を分離して、ダイアドレスデコーダ22に出力する。また、アドレスデコーダ23は、ダイアドレスデコーダ22から供給されたチップ選択信号と、外部から入力されたアドレス情報とに基づいて、デコード信号を生成する。アドレスデコーダ23は、生成したデコード信号をメモリコア24に出力する。メモリコア24は、例えば、NANDナンド型フラッシュメモリのメモリセルを複数備えるメモリコアである。メモリコア24は、アドレスデコーダ23から供給されるデコード信号と制御信号とに基づいて、メモリセルに対して、データの消去、書き込み、及び読み出しを行う。ここで、制御信号は、外部から入力されたコマンド情報に基づいて生成される信号である。なお、アドレス情報とコマンド情報を取得する方法の詳細については、後述する。入力バッファ25は、CE信号パッドに接続され、入力されたCE信号をフラッシュメモリチップ10内部に伝達する。また、入力バッファ25は、テスト制御回路4から出力されるテストイネーブル信号TENBに基づいて、CE信号パッドとGND電源線GNDパッドとを導通状態にする。また、入力バッファ25は、Pチャネル型MOSトランジスタ以下、PMOSトランジスタという251、抵抗252、NMOSトランジスタ253、及びインバータ回路254を備えている。PMOSトランジスタ251は、ソース端子がVCC電源線に、ドレイン端子がノードN6に、ゲート端子がテストイネーブル信号TENBの信号線に、それぞれ接続されている。PMOSトランジスタ251は、テストイネーブル信号TENBに基づいて、ノードN6をHハイ状態に遷移させる。抵抗252は、一端がノードN6に、他端がGND電源線に、それぞれ接続されている。抵抗252は、PMOSトランジスタ251が非導通状態にある場合に、ノードN6をLロウ状態に遷移させるプルダウン抵抗として機能する。NMOSトランジスタ253は、ソース端子がGND電源線を介してGNDパッド電源端子に、ドレイン端子がCE信号パッドに、ゲート端子がノードN6に、それぞれ接続されている。NMOSトランジスタ253は、ノードN6がH状態に遷移した場合に、CE信号パッドとGND電源線電源端子とを導通状態に遷移させて、CE信号パッドをL状態に固定させる。インバータ回路254は、入力端子がCE信号パッドに接続されている。インバータ回路254は、CE信号パッドに入力された信号をフラッシュメモリチップ10内部に伝達する。なお、CE信号は、L状態である場合に有効となる負論理信号である。そのため、インバータ回路254は、CE信号パッドに供給された論理状態を反転して出力する。入力バッファ26は、RE信号パッドに接続される点を除き、入力バッファ25と同様の構成である。また、図示を省略するが、CLE信号パッド、ALE信号パッド、及びWE信号パッドについても、RE信号パッドと同様に、入力バッファ25と同様の構成のIOバッファが接続されている。IOバッファ27は、IO0信号パッドに接続され、入力されたデータ信号をフラッシュメモリチップ10内部に伝達し、メモリコア24から読み出したデータ信号をIO0信号パッドに出力する。また、IOバッファ27は、テスト制御回路4から出力されるテストイネーブル信号TENBに基づいて、IO0信号パッドとGND電源線電源端子とを導通状態にする。また、IOバッファ27は、ナンド回路271、272、PMOSトランジスタ273、NMOSトランジスタ274、及びバッファ回路275を備えている。PMOSトランジスタ273は、ソース端子がVCC電源線に、ゲート端子がナンド回路271の出力端子に、ドレイン端子がIO0信号パッドにそれぞれ接続されている。PMOSトランジスタ273は、ナンド回路271の出力信号に基づいて、VCC電源線とIO0信号パッドとの間を導通/非導通状態にする。ナンド回路271は、少なくとも入力端子の1つがテスト制御回路4から出力されるテストイネーブル信号TENBの信号線に接続され、出力端子がPMOSトランジスタ273のゲート端子に接続されている。ナンド回路271は、テストイネーブル信号TENBがL状態にある場合に、PMOSトランジスタ273を非導通状態に遷移させる。NMOSトランジスタ274は、ソース端子がGND電源線に、ゲート端子がナンド回路272の出力端子に、ドレイン端子がIO0信号パッドにそれぞれ接続されている。NMOSトランジスタ274は、ナンド回路272の出力信号に基づいて、IO0信号パッドとGND電源線とを導通/非導通状態にする。ナンド回路272は、少なくとも入力端子の1つがテスト制御回路4から出力されるテストイネーブル信号TENBの信号線に接続され、出力端子がNMOSトランジスタ274のゲート端子に接続されている。ナンド回路272は、テストイネーブル信号TENBがL状態にある場合に、NMOSトランジスタ274を導通状態に遷移させる。つまり、ナンド回路272は、テストイネーブル信号TENBがL状態にある場合に、IO0信号パッドとGND電源線GNDパッドとを導通状態に遷移させて、IO0信号パッドをL状態に固定させる。バッファ回路275は、入力端子がIO0信号パッドに接続されている。バッファ回路275は、IO0信号パッドに入力されたデータ信号をフラッシュメモリチップ10内部に伝達する。IOバッファ28は、IO7信号パッドに接続される点を除き、IOバッファ27と同様の構成である。また、図示を省略するが、IO1信号パッド~IO6信号パッドについても、IO7信号パッドと同様に、IOバッファ27と同様の構成のIOバッファが接続されている。PORPowerOnReset回路29は、フラッシュメモリチップ10に電源電圧が投入された際に、リセット信号PORを生成し、所定の期間出力する。第1の信号パッドT1第1の信号端子は、上述のRB信号端子が対応する。また、第2の信号パッドT2第2の信号端子は、上述のCE信号パッド、RE信号パッド、CLE信号パッド、ALE信号パッド、WE信号パッド、及びIO0信号パッド~IO7信号パッドが対応する。また、フラッシュメモリチップDie1~Die4の各々の第1の信号パッドT1及び第2の信号パッドT2は、それぞれ共通のピン外部端子に接続されている。なお、本実施形態において、第2の信号パッドT2には、入力信号パッド入力信号端子と、入出力信号パッド入出力信号端子が含まれるが、いずれか一方が含まれる形態でもよい。つまり、第2の信号パッドT2には、入力信号パッド入力信号端子又は入出力信号パッド入出力信号端子が含まれてもよい。高電圧検出回路3は、RB信号パッド第1の信号パッドT1に供給される信号の電圧が、VCC電圧電源電圧より高く定められた閾値以上であるか否かを検出する。そして、高電圧検出回路3は、RB信号パッドに供給される信号の電圧がこの閾値以上であると検出した場合に、テストモード信号TEMDをテスト制御回路4に出力する。本実施形態では、一例として、電源電圧が1.8Vボルト、上述の閾値が3.7Vである場合について説明する。また、高電圧検出回路3は、RB信号パッドに供給される信号のうち、上述の閾値以上のパルス信号に基づいて、クロック信号RBCKを生成し、生成したクロック信号RBCKをテスト制御回路4に出力する。また、高電圧検出回路3は、降圧部31、インバータ回路32、33、及びラッチ回路34を備えている。降圧部31は、RB信号パッドとインバータ回路32との間に配置され、RB信号パッドに供給される信号の電圧を降圧する。降圧部31は、4つのPMOSトランジスタ311~314、及び抵抗315を備えている。PMOSトランジスタ311~314は、RB信号パッドとノードN1との間に直列4段に配置される。また、PMOSトランジスタ311~314は、ゲート端子とドレイン端子とを接続したダイオード接続がされ、RB信号パッドからノードN1の方向が順方向になるように接続されている。このPMOSトランジスタ311~314が、直列にダイオード接続されることにより、RB信号パッドに供給された信号の電圧が、降圧される。抵抗315は、一端がノードN1に、他端がGND信号線に、それぞれ接続されており、プルダウン抵抗として機能する。つまり、抵抗315は、RB信号パッドに供給された信号が供給されていない場合に、ノードN1をL状態に固定する。インバータ回路32検出部は、入力端子がノードN1に、出力端子がインバータ回路33の入力端子に、それぞれ接続されている。インバータ回路32は、降圧部31によって降圧された電圧によって、RB信号パッドに供給される信号の電圧が上述の閾値3.7V以上であるか否かを検出する。例えば、降圧部31による降圧電圧が2.8Vである場合、インバータ回路32の閾値は、0.9Vになるように設定されている。インバータ回路32は、入力端子に閾値0.9V以上の電圧が供給された場合に、L状態を出力端子に出力する。また、インバータ回路32は、入力端子に閾値0.9V未満の電圧が供給された場合に、H状態を出力端子に出力する。インバータ回路33は、入力端子がインバータ回路32に、出力端子がノードN2に、それぞれ接続されている。インバータ回路33は、インバータ回路32が出力した論理状態を反転して出力する。ノードN2に出力された信号は、クロック信号RBCKとしてテスト制御回路4に供給される。ラッチ回路34は、POR回路29から供給されたPOR信号によって、テストモード信号TEMDをL状態に遷移させ、ノードN2にH状態の信号が供給された場合に、テストモード信号TEMDをH状態に遷移させる。つまり、ラッチ回路34は、ノードN2の信号によって、テストモード信号TEMDH状態を出力し、POR信号によって、テストモード信号TEMDH状態を停止する。また、ラッチ回路34は、インバータ回路341、342と、NMOSトランジスタ343、344とを備えている。インバータ回路341は、入力端子がインバータ回路342の出力端子に、出力端子がノードN3に、それぞれ接続されている。また、インバータ回路342は、入力端子がノードN3に、出力端子がインバータ回路341の入力端子に、それぞれ接続されている。つまり、インバータ回路341とインバータ回路342とは、論理状態をラッチするラッチ回路を形成している。なお、インバータ回路342の出力が、テストモード信号TEMDとして出力される。NMOSトランジスタ343は、ドレイン端子がノードN3に、ゲート端子がノードN2に、ソース端子がGND電源線に、それぞれ接続されている。NMOSトランジスタ343は、ノードN2にH状態が供給された場合に、ノードN3をL状態に遷移させ、テストモード信号TEMDにH状態を出力させる。なお、インバータ回路341とインバータ回路342とによってラッチされている。そのため、テストモード信号TEMDの論理状態は、ノードN2の論理状態が変換したとしても、テストモード信号TEMDの論理状態は、POR信号にH状態が供給されるまで維持される。MOSトランジスタ344は、ドレイン端子がインバータ回路341の入力端子に、ゲート端子がPOR信号線に、ソース端子がGND電源線に、それぞれ接続されている。NMOSトランジスタ344は、POR信号にH状態が供給された場合に、インバータ回路341の入力端子をL状態に遷移させ、テストモード信号TEMDにL状態を出力させる。テスト制御回路4は、テストモードのイネーブル信号である信号TENBの出力を制御する。テスト制御回路4は、アンド回路41、カウンタ部42、及び比較回路43を備えている。アンド回路41は、クロック信号RBCKとテストモード信号TEMDとが供給され、2つの信号の論理積をクロック信号TECKとして出力する。つまり、アンド回路41は、テストモード信号TEMDがL状態である場合に、クロック信号TECKを停止し、テストモード信号TEMDがH状態である場合に、クロック信号RBCKをクロック信号TECKとして出力する。カウンタ部42は、例えば、4つの各フラッシュメモリチップDie1~Die4に対応させるため、2ビットのカウンタ回路であり、アンド回路41から出力されたクロック信号TECKによって、計数を行う。つまり、カウンタ部42は、RB信号パッド第1の信号端子T1に供給される信号に基づくクロック信号TECKの数パルス数を計数する。また、カウンタ部42は、テストモード信号TEMDに基づいて、活性化される。また、カウンタ部42は、POR信号に応じて、計数値を初期化する。つまり、カウンタ部42は、POR信号にH状態が供給された場合に、計数値をHH11に初期化する。カウンタ部42は、クロック信号TECKによって計数した計数値を比較回路43に出力する。なお、本実施形態では、カウンタ部42のビット数は、2ビットであるが、半導体チップの数に応じて、ビット数は変更される。また、カウンタ部42は、Dフリッププロップ421及びDフリッププロップ422を備えている。Dフリッププロップ421及びDフリッププロップ422は、それぞれ/Q出力端子とD入力端子とが接続されたトグルカウンタを構成している。また、Dフリッププロップ421は、Q出力端子がノードN4に接続され、Dフリッププロップ422は、Q出力端子がノードN5に接続されている。また、Dフリッププロップ421及びDフリッププロップ422は、Sセット入力端子がPOR信号線に接続されており、POR信号にH状態が供給された場合に、その値を初期化し、Q出力端子にH状態を出力する。比較回路43は、DA0パッド及びDA1パッドから供給される識別情報と、カウンタ部42の出力計数値とを比較する。そして、比較回路43は、比較回路43は、比較結果とテストモード信号TEMDとに基づいて、第2の信号パッドT2とGNDパッド電源端子との導通/非導通状態を制御する。具体的には、比較回路43は、テストモード信号TEMDH状態が供給されており、且つ、識別情報とカウンタ部42の出力計数値とが等しい場合に、第2の信号パッドT2とGNDパッド電源端子とを導通状態にする。つまり、比較回路43は、第2の信号パッドT2とGNDパッド電源端子とを導通状態に、テストモードのイネーブル信号である信号TENBにL状態を出力する。また、比較回路43は、テストモード信号TEMDがL状態である場合、又は、識別情報とカウンタ部42の出力が等しい状態でない場合に、テストモードのイネーブル信号である信号TENBにH状態を出力する。また、比較回路43は、排他的論理和回路431、432と、ノア回路433と、ナンド回路434とを備えている。排他的論理和回路431は、入力端子の一方がノードN4に、入力端子の他方がノードDA0パッドに、それぞれ接続されている。排他的論理和回路431は、カウンタ部42の出力の下位1ビットと、識別情報の下位1ビットを比較する。つまり、排他的論理和回路431は、ノードN4の論理状態と、DA0パッドの論理状態とが等しい場合に、L状態を出力し、ノードN4の論理状態と、DA0パッドの論理状態とが等しくない場合に、H状態を出力する。排他的論理和回路432は、入力端子の一方がノードN5に、入力端子の他方がノードDA1パッドに、それぞれ接続されている。排他的論理和回路432は、カウンタ部42の出力の上位1ビットと、識別情報の上位1ビットを比較する。つまり、排他的論理和回路432は、ノードN5の論理状態と、DA1パッドの論理状態とが等しい場合に、L状態を出力し、ノードN5の論理状態と、DA1パッドの論理状態とが等しくない場合に、H状態を出力する。ノア回路433は、入力端子の一方が排他的論理和回路431の出力端子に、入力端子の他方が排他的論理和回路432の出力端子に、それぞれ接続されている。ノア回路433は、他的論理和回路431の出力と排他的論理和回路432の出力とのうち、いずれもL状態である場合に、H状態を出力し、いずれか一方がH状態である場合に、L状態を出力する。ナアンド回路434は、入力端子の一方がノア回路433の出力端子に、他方がテストモード信号TEMDの信号線に、それぞれ接続されている。ナアンド回路434は、ノア回路433の出力とテストモード信号TEMDとの否定論理積をテストイネーブル信号TENBとして出力する。つまり、ナアンド回路434は、ノア回路433の出力とテストモード信号TEMDとのうち、いずれもH状態である場合に、L状態を出力し、いずれか一方がL状態である場合に、H状態を出力する。なお、テストイネーブル信号TENBは、第2の信号パッドT2の各パッドに接続される入力バッファ25、26及びIOバッファ27、28に供給される。入力バッファ25、26及びIOバッファ27、28は、テストイネーブル信号TENBがL状態である場合に、第2の信号パッドT2の各パッドとGNDパッド電源端子とを導通状態にし、各パッドをL状態に固定する。次に、本実施形態におけるフラッシュメモリLSI1の動作について説明する。まず、フラッシュメモリLSI1の通常動作モードの一例として、データの読み出し動作について説明する。図3は、本実施形態におけるフラッシュメモリLSI1の通常動作の一例を示すタイムチャートである。また、図4は、本実施形態におけるフラッシュメモリLSI1のアドレス指定方法の一例を示す図である。図3において、横軸は時間を示し、縦軸は、上からサイクルタイプCycleType、IOx信号xは、0~7、RB信号、WE信号、RE信号、ALE信号、及びCLE信号の波形を示している。各信号の初期状態は、RB信号、WE信号、及びRE信号がH状態であり、ALE信号、及びCLE信号がL状態である。また、IOx信号の初期状態は、Hi-Zハイインピーダンス状態である。図3では、まず、時刻t1において、CLE信号パッドがH状態に、WE信号がL状態にされることによって、フラッシュメモリLSI1は、コマンド処理の実行を開始する。つまり、サイクルタイプにおけるコマンドサイクルCMDが開始される。なお、ここでは、IOx信号には、データリードコマンドのコマンドコードである00hが入力される。次に、時刻t2において、WE信号がH状態にされ、フラッシュメモリLSI1は、1バイト目のコマンドコード00hを内部にラッチする。フラッシュメモリLSI1は、内部にラッチしたコマンドコードに応じて、各種処理を実行する。次に、時刻t3において、CLE信号がL状態にされて、コマンドサイクルCMDが終了される。次に、時刻t4から時刻t5において、ALE信号がH状態にされて、IOx信号にC1、C2、R1、R2、及びR3が順次供給される。また、WE信号は、IOx信号のC1、C2、R1、R2、及びR3にあわせて、その都度、L状態にされる。なお、C1、C2、R1、R2、及びR3は、フラッシュメモリLSI1にデータを読み出すアドレス情報を示している。図4は、フラッシュメモリLSI1のアドレス指定方法の一例を示している。この図が示しように、C1、C2、R1、R2、及びR3は、アドレス情報A0~A31に対応する。なお、アドレス情報A30及びA31は、フラッシュメモリチップDie1~Die4における各半導体チップのボンディングオプションによって指定されるチップアドレス情報に対応する。つまり、このアドレス情報A30及びA31によって、フラッシュメモリチップDie1~Die4のうちのいずれか1つが選択される。また、ここで、C2及びR3におけるVILとは、L状態を示している。次に、時刻t6から時刻t8において、再び、CLE信号がH状態にされ、時刻t7において、WE信号がH状態にされ、フラッシュメモリLSI1は、2バイト目のコマンドコード30hを内部にラッチする。このように、時刻t1から時刻t8までの期間では、データリードコマンドのための情報がフラッシュメモリLSI1に供給され、フラッシュメモリLSI1は、データリードコマンドの処理を開始する。時刻t8のCLE信号がL状態にされたことに応じて、フラッシュメモリLSI1は、RB信号をL状態にする時刻t9から時刻t10。なお、RB信号パッドは、上述したように、RBバッファ21が接続されたオープンドレイン出力のパッドである。そのため、RB信号パッドは、通常動作モードで使用する場合に、プルアップ抵抗などを介して、VCC電源線と接続されている。時刻t9から時刻t10において、フラッシュメモリLSI1では、アドレス情報A30及びA31に基づいて、フラッシュメモリチップDie1~Die4のいずれか1つが備えるダイアドレスデコーダ22が、チップ選択信号をアドレスデコーダ23に出力する。これにより、フラッシュメモリチップDie1~Die4のうちの1つが選択されたことになる。そして、アドレスデコーダ23が、アドレス情報A0~A31に基づいて、デコード信号を生成し、生成したデコード信号をメモリコア24に出力する。次に、フラッシュメモリLSI1は、RE信号の立下り時刻t11、時刻t12、及び時刻t13に応じて、データを出力する。つまり、メモリコア24は、RE信号の立下りに応じて、デコード信号によって指定されたメモリセルに記憶されているデータを読み出して、IOバッファを介してIO1信号パッドからIO7信号パッドに読み出したデータを出力する。なお、RE信号の立下りに応じて、アドレス情報A0~A31が更新され、異なるメモリセルからデータが読み出される。以上により、フラッシュメモリLSI1のデータリードコマンド処理を説明したが、フラッシュメモリLSI1は、データの消去やデータの書き込みも、同様のコマンド処理によって実行する。次に、本実施形態におけるフラッシュメモリLSI1のテストモードの動作について説明する。図5は、フラッシュメモリLSI1のオープン試験シーケンスを示すタイムチャートである。この図において、横軸は時間を示している。縦軸は、上からVCC電源電圧、POR信号、ノードN1の信号、クロック信号RBCK、テストモード信号TEMD、クロック信号TECK、ノードN4の信号、ノードN5の信号、TENB_Die1~4信号、及びT2_Die1~4信号の波形を示している。ここで、TENB_Die1~4信号は、フラッシュメモリチップDie1~Die4の各半導体チップにおけるテストイネーブル信号TENBである。また、T2_Die1~4信号は、フラッシュメモリチップDie1~Die4の各半導体チップにおける第2の信号パッドT2の信号である。また、第2の信号パッドT2の信号には、CE信号、RE信号、CLE信号、ALE信号、WE信号、及びIO0信号~IO7信号が対応する。この図において、まずVCC電源電圧が印加されると、POR回路29が、POR信号を出力する時刻t21。これにより、高電圧検出回路3のラッチ回路34が初期化され、ラッチ回路34は、テストモード信号TEMDをL状態にする。また、カウンタ部42も同様に初期化され、その出力であるノードN4及びN5がH状態にされる。なお、時刻t21おいて、テストモード信号TEMDがL状態であるため、ナンド回路434は、テストイネーブル信号TENBにH状態を出力する。つまり、TENB_Die1~4信号は、いずれもH状態が維持される。そのため、第2の信号パッドT2の信号は、Hi-Z状態フローティング状態が維持される。次に、時刻t22において、RB信号ピンに約4.5VのVCC電源電圧1.8Vより高い電圧が供給される。これにより、高電圧検出回路3が、閾値3.7V以上の電圧を検出して、テストモード信号TEMDを出力する。つまり、降圧部31がRB信号パッドに供給された電圧を降圧して、インバータ回路32が、降圧部31によって降圧された電圧に基づいて、RB信号ピンに供給された電圧が上述の閾値以上であるかを検出する。これにより、インバータ回路33が、クロック信号RBCKにパルス信号を出力する。また、このクロック信号RBCKに基づいて、ラッチ回路34は、テストモード信号TEMDにH状態を出力する。さらに、アンド回路41は、テストモード信号TEMDとクロック信号RBCKとに基づいて、クロック信号TECKを出力する。そして、カウンタ部42は、クロック信号TECKによって計数を行う。これにより、カウンタ部42の計数値は、LL00になる。つまり、カウンタ部42は、その出力であるノードN4及びN5にL状態を出力する。なお、フラッシュメモリチップDie1のDA0パッド及びDA1パッドは、GNDピンが接続されている。すなわち、フラッシュメモリチップDie1の識別情報は、LL00である。そのため、フラッシュメモリチップDie1において、カウンタ部42の出力と、識別情報とが等しくなり、フラッシュメモリチップDie1の比較回路43は、テストイネーブル信号TENBにL状態を出力する。なお、フラッシュメモリチップDie2~Die4において、カウンタ部42の出力と識別情報とが等しくないため、比較回路43は、テストイネーブル信号TENBにH状態を出力する。このテストイネーブル信号TENBがH状態になることを受けて、入力バッファ25、26及びIOバッファ27、28は、第2の信号パッドT2の各パッドをL状態に固定する。よって、時刻t22において、T2_Die1信号は、L状態に固定され、T2_Die2~4信号は、Hi-Z状態が維持される。次に、RB信号が、L状態0Vに戻され、この状態において、正電流印加による第2の信号パッドT2に接続された各外部ピン第2の外部端子の電圧を測定するオープン試験が実行される。つまり、フラッシュメモリチップDie1において、オープン不良がない場合には、各外部ピン第2の外部端子の電圧は、GND電源に近い電圧が測定され、オープン不良がある場合には、各外部ピン第2の外部端子の電圧は、VCC電源に近い電圧が測定される。なお、全外部ピン第2の外部端子において、オープン不良が検出された場合には、RB信号ピンのオープン不良が疑われる。次に、時刻t23において、再び、RB信号ピンに約4.5VのVCC電源電圧1.8Vより高い電圧が供給される。これにより、カウンタ部42は、クロック信号TECKによって計数を行う。つまり、カウンタ部42の計数値は、LH01になる。すなわち、カウンタ部42は、その出力であるノードN4にH状態、N5にL状態を出力する。なお、フラッシュメモリチップDie1の識別情報は、LH01である。これにより、フラッシュメモリチップDie2において、カウンタ部42の出力と、識別情報とが等しくなり、フラッシュメモリチップDie2の比較回路43は、テストイネーブル信号TENBにL状態を出力する。なお、フラッシュメモリチップDie1、Die3、及びDie4において、カウンタ部42の出力と識別情報とが等しくないため、比較回路43は、テストイネーブル信号TENBにH状態を出力する。よって、時刻t23において、T2_Die2信号は、L状態に固定され、T2_Die1信号、T2_Die3信号、及びT2_Die4信号は、Hi-Z状態が維持される。次に、RB信号が、L状態0Vに戻され、この状態において、正電流印加による第2の信号パッドT2に接続された各外部ピン第2の外部端子の電圧を測定するオープン試験フラッシュメモリチップDie2のオープン試験が実行される。同様に、時刻t24及び時刻t25において、RB信号ピンに約4.5VのVCC電源電圧1.8Vより高い電圧が供給されることにより、上述のフラッシュメモリチップDie2の場合と同様に、フラッシュメモリチップDie3及びDie4のオープン試験が実行される。以上のように、本実施形態におけるフラッシュメモリLSI1は、複数のフラッシュメモリチップ10Die1~Die4と、フラッシュメモリLSI1の外部と接続される複数の外部ピン電源端子、第1及び第2の外部端子とを備えている。また、フラッシュメモリチップ10は、カウンタ部42が、RB信号パッド第1の信号パッドT1に供給される信号に基づくクロック信号TECKによって計数を行う。識別情報認識部DA0パッド及びDA1パッドは、複数のフラッシュメモリチップ10Die1~Die4の中で自己のフラッシュメモリチップ10を固定的に識別し、識別情報を出力する。そして、比較回路43は、識別情報認識部から出力される識別情報と、カウンタ部42の出力とを比較する。比較回路43は、比較した比較結果に基づいて、第2の信号パッドT2とGND電源線電源端子との導通/非導通状態を制御する。また、複数のフラッシュメモリチップDie1~Die4の各々のRB信号パッド第1の信号パッドT1及び第2の信号パッドT2は、それぞれ共通の外部ピン第1及び第2の外部端子に接続されている。つまり、カウンタ部42を計数することによって、複数のフラッシュメモリチップDie1~Die4の各々が、順番に信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にする。これにより、複数のフラッシュメモリチップDie1~Die4の各々の信号端子が共通の外部ピン外部端子に接続される場合であっても、オープン不良を検出することができる。また、本実施形態におけるフラッシュメモリLSI1は、比較回路43が信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にすることによって、オープン試験を行うことができる。これにより、オープン試験によってオープン不良を検出することができるため、フラッシュメモリLSI1における不良箇所の特定を容易化することができる。つまり、本実施形態におけるフラッシュメモリLSI1は、ファンクション試験を行わずに、オープン不良を検出することができ、ファンクション不良とオープン不良との区別をすることができる。また、カウンタ部を計数することによって、複数のフラッシュメモリチップDie1~Die4の各々が、順番に信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にする。これにより、フラッシュメモリチップDie1~Die4を1個ずつ順番にオープン試験を行うことができるため、オープン不良のフラッシュメモリチップDie1~Die4の特定を容易化することができる。また、本実施形態において、フラッシュメモリチップ10は、更に、高電圧検出回路3を備えている。高電圧検出回路3は、RB信号パッド第1の信号パッドT1に供給される信号の電圧が、電源電圧より高く定められた閾値以上であるか否かを検出する。高電圧検出回路3は、RB信号パッドに供給される信号の電圧が上述の閾値以上であると検出した場合に、テストモード信号TEMDを出力する。そして、比較回路43は、比較結果とテストモード信号TEMDとに基づいて、信号パッド第2の信号パッドT2とGNDパッド電源端子との導通/非導通状態を制御する。これにより、比較回路43は、テストモード信号TEMDに基づいて、信号パッド第2の信号パッドT2とGNDパッド電源端子との導通/非導通状態を制御する。そのため、テストモード信号TEMDが出力されていない場合通常動作モードである場合に信号パッド第2の信号パッドT2とGNDパッド電源端子とを非導通状態に維持することができる。つまり、フラッシュメモリチップ10は、通常動作モードにおいて、テスト制御回路4が動作することを防止することができる。また、本実施形態において、比較回路43は、テストモード信号TEMDが出力され、且つ、識別情報とカウンタ部42の出力とが等しい場合に、信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にする。これにより、テストモードにおいて、複数のフラッシュメモリチップDie1~Die4を個別に信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にすることができる。そのため、本実施形態におけるフラッシュメモリLSI1は、複数のフラッシュメモリチップDie1~Die4の各々の信号端子が共通の外部ピン外部端子に接続される場合であっても、オープン不良を検出することができる。また、本実施形態におけるフラッシュメモリLSI1は、オープン不良のフラッシュメモリチップDie1~Die4の特定を容易化することができる。また、本実施形態において、カウンタ部42は、テストモード信号TEMDに基づいて、活性化される。これにより、テストモード信号TEMDが出力されていない場合通常動作モードである場合に、カウンタ部42を停止することができる。そのため、本実施形態におけるフラッシュメモリLSI1は、通常動作モードにおいて、テスト制御回路4による消費電力を低減することができる。また、本実施形態において、高電圧検出回路3は、降圧部31が、RB信号パッド第1の信号パッドT1に供給される信号の電圧を降圧し、インバータ回路32検出部が、降圧部31によって降圧された電圧によって、RB信号パッドに供給される信号の電圧が上述した閾値以上であるか否かを検出する。これにより、高電圧検出回路3は、簡易な回路構成により、RB信号パッドに供給される電圧が上述した閾値以上であるか否かを検出することができる。そのため、本実施形態におけるフラッシュメモリLSI1は、簡易な回路構成により、確実にテストモードに移行することができる。また、本実施形態において、高電圧検出回路3は、リセット信号POR信号に応じて、テストモード信号TEMDの出力を停止する。これにより、本実施形態におけるフラッシュメモリLSI1は、テストモードを解除することができる。そのため、本実施形態におけるフラッシュメモリLSI1は、オープン試験を実行後に、他の試験例えば、ファンクション試験などを効率よく実行することができる。また、リセット信号は、POR回路29から出力されたPOR信号である場合には、電源投入する際に、確実にテストモードを解除することができる。つまり、本実施形態におけるフラッシュメモリLSI1は、通常動作モードである場合に、誤ってテストモードに移行してしまうことを防止することができる。また、本実施形態において、カウンタ部42は、リセット信号POR信号に応じて、計数値を初期化する。これにより、複数のフラッシュメモリチップDie1~Die4のカウンタ値を確実に一致させることができる。そのため、本実施形態におけるフラッシュメモリLSI1は、複数のフラッシュメモリチップDie1~Die4の各々の信号端子が共通の外部ピン外部端子に接続される場合であっても、オープン不良を検出精度よく検出することができる。また、本実施形態において、第2の信号パッドT2第2の信号端子には、入力信号端子CE信号パッド、RE信号パッド、CLE信号パッド、ALE信号パッド、及びWE信号、又は入出力信号端子IO0~IO7信号パッドが含まれる。これにより、本実施形態におけるフラッシュメモリLSI1は、入力信号端子と、入出力信号端子との両方のオープン試験に対応することができる。また、本実施形態において、第1の信号パッドT1第1の信号端子は、NMOSトランジスタ211がオープンドレイン接続されたRB信号パッドである。また、RB信号パッドは、フラッシュメモリLSI1の通常動作モードにおいて、内部処理が実行中ビジー状態であることを出力する信号パッドである。つまり、RB信号パッドを第1の信号端子として使用することにより、通常動作モードにおける動作に影響を与えずに、テストモードに確実に移行することができる。また、本実施形態において、テストモードへの移行及びカウンタ部42のクロック信号RBCKの供給が、RB信号パッドから供給する信号によって実行されている。また、高電圧回路3及びテスト制御回路4の回路構成がシンプルであることから、制御回路の動作不良によって、オープン試験が実行できなくなる可能性を低減することができる。また、本実施形態において、識別情報認識部DA0パッド及びDA1パッドは、ボンディングオプションによって識別情報を出力する。これにより、本実施形態におけるフラッシュメモリLSI1は、簡易な方法で確実に複数のフラッシュメモリチップDie1~Die4を識別することができる。図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の電源システムにおける、には、あらゆる種類の電源装置を使用することができ、電源装置の構成数や接続形態についても特に限定されるものではない。例えば、上記の実施形態において、信号パッド第2の信号パッドT2とGNDパッド電源端子とを導通状態にする形態を説明したが、信号パッド第2の信号パッドT2とVCCパッドとを導通状態にする形態でもよい。また、上記の実施形態において、MCPは、半導体チップを縦積みに積層する形態を説明したが、これに限定されるものではない。例えば、平面的に、左右又は上下に半導体チップを配置する形態でもよい。また、上記の実施形態において、フラッシュメモリLSI1は、高電圧検出回路3を備える形態を説明したが、高電圧検出回路3を備えず、他の方法によりテストモードに移行する形態でもよい。また、上記の実施形態において、RB信号パッドRB信号ピンによって、テストモードに移行するための信号と、カウンタ部42が計数を行うためのクロック信号との両方を共有する形態を説明したが、別々の信号端子に分けて実行する形態でもよい。また、上記の実施形態において、半導体チップにチップイネーブル信号CE信号を備えない形態を説明したが、これに限定されずに、CE信号を備え、CE信号と組み合わせて使用することにより、各半導体チップを選択する形態でもよい。