nnは正の整数個の回路ブロックと、制御電圧に基づいてリテンション電圧を前記回路ブロックごとに出力するとともに、駆動力を可変できるn個の可変ドライバと、前記n個の回路ブロックにて共有され、クロック信号に従って前記リテンション電圧と基準電圧を比較するコンパレータと、前記n個の回路ブロックにて共有され、前記コンパレータによる比較結果に基づいて前記制御電圧および前記可変ドライバの駆動力を制御する制御回路と、前記n個の回路ブロックにて共有され、前記制御回路による制御結果に基づいて、前記制御電圧を発生する電圧発生回路と、前記n個の回路ブロックにて共有され、前記クロック信号が前記コンパレータに入力されるタイミングを制御するクロック制御回路と、前記制御回路にて制御された前記駆動力の設定値を前記回路ブロックごとに保持するn個のレジスタと、前記n個のレジスタの出力を切り替えて前記制御回路に入力する第1のマルチプレクサと、前記n個の可変ドライバから出力されるリテンション電圧を切り替えて前記コンパレータに入力する第2のマルチプレクサと、前記制御回路にて制御された前記駆動力の設定値を切り替えて前記レジスタに入力するデマルチプレクサとを備えることを特徴とするリテンション電圧生成回路。制御電圧に基づいてリテンション電圧を出力するドライバと、クロック信号に従って前記リテンション電圧と基準電圧を間欠的に比較するコンパレータと、前記コンパレータによる比較結果に基づいて前記制御電圧を制御する制御回路とを備えることを特徴とするリテンション電圧生成回路。前記ドライバは、ソースフォロワ動作するトランジスタであることを特徴とする請求項2に記載のリテンション電圧生成回路。前記ドライバは、ソース接地動作するトランジスタであることを特徴とする請求項2に記載のリテンション電圧生成回路。前記制御回路による制御結果に基づいて、前記トランジスタのゲート電圧を発生する電圧発生回路をさらに備えることを特徴とする請求項3または4に記載のリテンション電圧生成回路。前記ゲート電圧の設定値を保持するレジスタをさらに備えることを特徴とする請求項5に記載のリテンション電圧生成回路。前記クロック信号が前記コンパレータに入力されるタイミングを制御するクロック制御回路をさらに備えることを特徴とする請求項2から6のいずれか1項に記載のリテンション電圧生成回路。本発明の一つの実施形態の目的は、回路面積の増大を抑制しつつ、リテンション電圧の変動を低減させることが可能なリテンション電圧生成回路を提供することである。実施形態のリテンション電圧生成回路によれば、ドライバと、コンパレータと、制御回路とが設けられている。ドライバは、制御電圧に基づいてリテンション電圧を出力する。コンパレータは、クロック信号に従って前記リテンション電圧と基準電圧を間欠的に比較する。制御回路は、前記コンパレータによる比較結果に基づいて前記制御電圧を制御する。以下、実施形態に係るリテンション電圧生成回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図1において、リテンション電圧生成回路には、クロック制御回路1、コンパレータ2、制御回路3、電圧発生回路4、ドライバ5、トランジスタ6および回路ブロック7が設けられている。回路ブロック7は、電源電圧VDDまたはリテンション電圧VRTNが電源に供給される。なお、回路ブロック7としては、ロジック回路であってもよいし、SRAMであってもよいし、DRAMであってもよい。ロジック回路には、フリップフロップやレジスタが搭載されていてもよい。トランジスタ6は、待機信号SLPに基づいて電源電圧VDDを回路ブロック7に供給することができる。また、トランジスタ6は、例えば、Pチャンネル電界効果トランジスタを用いることができる。ドライバ5は、制御電圧に基づいてリテンション電圧VRTNを回路ブロック7に出力することができる。なお、ドライバ5としては、電界効果トランジスタを用いるようにしてもよいし、バイポーラトランジスタを用いるようにしてもよい。電界効果トランジスタは、Pチャンネル電界効果トランジスタであってもよいし、Nチャンネル電界効果トランジスタであってもよい。また、制御電圧としては、電界効果トランジスタのゲート電圧Vbを用いることができる。コンパレータ2は、クロック信号CLKに従ってリテンション電圧VRTNと基準電圧VREFを間欠的に比較することができる。なお、コンパレータ2は、エッジトリガコンパレータを用いることができる。制御回路3は、コンパレータ2による比較結果に基づいてドライバ5の制御電圧を制御することができる。なお、制御回路3は、例えば、アップダウンカウンタなどを用いることができる。電圧発生回路4は、制御回路3による制御結果に基づいて、ドライバ5として用いられるトランジスタのゲート電圧Vbを発生することができる。クロック制御回路1は、クロック信号CLKがコンパレータ2および制御回路3に入力されるタイミングを制御することができる。そして、待機信号SLPがロウレベルになると、クロック制御回路1からのクロック信号CLKが停止され、コンパレータ2および制御回路3が非動作になる。また、待機信号SLPがロウレベルになると、トランジスタ6がオンする。このため、回路ブロック7には電源電圧VDDが供給され、回路ブロック7が通常動作できるようにされる。一方、待機信号SLPがハイレベルになると、トランジスタ6がオフする。このため、回路ブロック7への電源電圧VDDの供給が遮断され、回路ブロック7は待機状態リテンションモードに移行される。この時、クロック制御回路1からクロック信号CLKが供給されるようになり、コンパレータ2および制御回路3が動作できるようになる。そして、コンパレータ2において、リテンション電圧VRTNと基準電圧VREFとが比較され、その比較結果が制御回路3に出力される。そして、制御回路3において、コンパレータ2による比較結果に基づいてドライバ5の制御電圧が制御され、その制御結果が電圧発生回路4に出力される。なお、制御回路3は、リテンション電圧VRTNと基準電圧VREFとの差分が0に近づくようにドライバ5の制御電圧を制御することができる。そして、電圧発生回路4において、制御回路3による制御結果に基づいて、ドライバ5に設けられたトランジスタのゲート電圧Vbが発生され、ドライバ5に出力される。そして、ドライバ5において、ゲート電圧Vbに基づいてリテンション電圧VRTNが生成され、回路ブロック7に出力される。なお、リテンション電圧VRTNは、例えば、回路ブロック7にデータを保持させつつ、通常動作よりもリーク電流が削減できるように設定することができる。なお、2回目以降にリテンションモードに移行される時に、リテンション電圧VRTNを素早く安定させることができるようにするため、前回のゲート電圧Vbの設定値をレジスタに保持するようにしてもよい。ここで、クロック制御回路1にてコンパレータ2の動作タイミングを制御することにより、コンパレータ2を間欠的に動作させることができる。このため、コンパレータ2のゲインを小さくした場合においても、リテンション電圧VRTNの安定性を向上させることができ、回路面積の増大を抑制しつつ、リテンション電圧VRTNの変動を低減させることが可能となる。図2は、図1のドライバの構成の一例を示す回路図である。図2において、この構成例では、ドライバ5にはトランジスタ9が設けられている。なお、トランジスタ9としてはNチャンネル電界効果トランジスタを用いることができる。そして、トランジスタ9のドレインが電源電圧VDDに接続され、トランジスタ9のソースから回路ブロック7にリテンション電圧VRTNが供給されることで、トランジスタ9がソースフォロワ動作される。図3は、ソースフォロワ回路の電流電圧特性を示す図である。図3において、ソースフォロワの電流特性はVgs<Vthの範囲では指数関数的な特性を持つ。なお、Vthは、ソースフォロワ動作されるトランジスタ9のしきい値電圧、Vgsは、ソースフォロワ動作されるトランジスタ9のゲート/ソース間電圧である。このため、ゲート電圧Vbを適切な値に取れば回路ブロック7のリーク電流とソースフォロワの出力電流Idsの温度特性がある程度一致し、リテンション電圧VRTNが温度Tに依らずほぼ一定となる。また、ソースフォロワの出力電流Idsがゲート/ソース間電圧Vgsで決まるため、電源電圧VDDの変動によってリテンション電圧VRTNが変動するのを抑制することができる。また、この特性を利用し、前回のゲート電圧Vbの設定値をレジスタに保持しておくことで、次回以降にリテンションモードに移る際には短時間で所望のリテンション電圧VRTNに移行することができる。ここで、トランジスタ9のソースフォロワ動作に基づいてリテンション電圧VRTNを生成することにより、電源電圧VDDの変動によるリテンション電圧VRTNの変動を低減させることができる。図4は、図1のドライバの構成のその他の例を示す回路図である。図4において、この構成例では、ドライバ5にはトランジスタ10が設けられている。なお、トランジスタ10としてはPチャンネル電界効果トランジスタを用いることができる。そして、トランジスタ10のソースが電源電圧VDDに接続され、トランジスタ10のドレインから回路ブロック7にリテンション電圧VRTNが供給されることで、トランジスタ10がソース接地動作される。図5は、図4のソース接地回路の電流電圧特性を示す図である。図5において、ソース接地の電流特性はVb-Vth<VRTNの範囲では一定となる。なお、Vthは、ソース接地動作されるトランジスタ10のしきい値電圧である。このため、ソース接地では、ソースフォロワと異なり、リテンション電圧VRTNが下がっても電流は増えない。また、電流値は電源電圧VDDに依存する。図6は、図1のクロック制御回路の構成の一例を示すブロック図である。図6において、このクロック制御回路には、遅延素子DL1およびAND回路N1、N2が設けられている。図7は、図6のクロック制御回路の各部の電圧波形を示すタイミングチャートである。図7において、AND回路N1の一方の入力端子には、待機信号SLPが遅延素子DL1を介して入力され、AND回路N1の他方の入力端子には、待機信号SLPが遅延素子DL1を介することなく入力される。そして、AND回路N1において、これらの入力の論理積がとられることで待機信号SLPDが生成される。そして、AND回路N2において、待機信号SLPDとクロック信号CLKとの論理積がとられることで出力信号OUTが生成される。ここで、待機信号SLPDは待機信号SLPに比べて遅延素子DL1の遅延時間分だけ立ち上がりが遅れることから、その分だけ遅れてクロック信号CLKが出力信号OUTとして出力される。このため、待機信号SLPが立ち上がった直後のリテンション電圧VRTNが不安定な状態で、コンパレータ2による比較動作が開始されるのを防止することができる。図8は、図1のクロック制御回路の構成のその他の例を示すブロック図である。図8において、このクロック制御回路には、図6のAND回路N2の代わりにインバータV1、フリップフロップF1、カウンタA1、A2およびAND回路N3~N5が設けられている。図9は、図8のクロック制御回路の各部の電圧波形を示すタイミングチャートである。図9において、待機信号SLPDが立ち上がる前は、カウンタA1、A2はリセットされている。なお、カウンタA1は比較間隔時間T1、カウンタA2は比較継続時間T2を設定することができる。また、フリップフロップF1の出力がロウレベルの場合、AND回路N5にてクロック信号CLKが遮断され、クロック信号CLKが出力信号OUTとして出力されない。そして、待機信号SLPDが立ち上がると、クロック信号CLKがAND回路N3、N4を介してカウンタA1に入力され、カウンタA1によるカウントが開始される。カウンタA1がカウントアップすると、カウンタA1の出力が立ち上がり、フリップフロップF1の出力がハイレベルにセットされる。なお、カウンタA1の初期値は、コンパレータ2にクロック信号CLKを入力するタイミングの手前に設定することができる。フリップフロップF1の出力がハイレベルにセットされると、AND回路N5を介してクロック信号CLKが出力信号OUTとして出力されるとともに、カウンタA2による出力信号OUTのカウントが開始される。また、フリップフロップF1の出力はインバータV1にて反転され、AND回路N3を通過したクロック信号CLKがAND回路N4にて遮断されることから、カウンタA1によるカウントが停止される。そして、カウンタA2がカウントアップすると、フリップフロップF1がリセットされ、フリップフロップF1の出力がロウレベルにセットされる。このため、AND回路N5にてクロック信号CLKが遮断され、クロック信号CLKが出力信号OUTとして出力されない。この時、フリップフロップF1の出力はインバータV1にて反転され、クロック信号CLKがAND回路N3、N4を介してカウンタA1に入力されることから、カウンタA1によるカウントが開始される。このように、図8のクロック制御回路では、リテンションモードにおいて、リテンション電圧VRTNが安定した後に、クロック信号CLKを一定の間隔で間欠的にコンパレータ2に出力することができる。このため、リテンション電圧VRTNと基準電圧VREFとの比較精度の低下を抑制しつつ、コンパレータ2による比較回数を減らすことができる。図10は、図1のクロック制御回路の構成のさらにその他の例を示すブロック図である。図10において、このクロック制御回路では、図8のAND回路N3が省略されるとともに、図8のカウンタA1の代わりにカウンタA3が設けられている。ここで、カウンタA1が待機信号SLPDの立ち下がりでリセットされるのに対し、カウンタA3は待機信号SLPDの立ち下がりでリセットされない。このため、クロック制御回路では、コンパレータ2による比較動作の途中で通常モードに移行した場合は次にリテンションモードに入る時に改めて比較が行われる。そして、コンパレータ2による比較動作が完了したら次の比較動作まで再び一定時間だけ待機させるような動作をする。第2実施形態図11は、第2実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図11において、このリテンション電圧生成回路では、図1の電圧発生回路4が省略されるとともに、図1のドライバ5の代わりに可変ドライバ8が設けられている。なお、可変ドライバ8は、制御電圧に基づいてリテンション電圧VRTNを回路ブロック7に出力するとともに、可変ドライバ8の駆動力を変化させることができる。この制御電圧としてはゲート電圧Vbを用いることができる。可変ドライバ8の駆動力を変化させる方法としては、例えば、互いに並列に接続された複数のトランジスタを設け、活性化されるトランジスタの個数を変化させるようにすることができる。また、図1の制御回路3は、コンパレータ2による比較結果に基づいてドライバ5の制御電圧を制御することができる。これに対して、図11の制御回路3は、コンパレータ2による比較結果に基づいて可変ドライバ8の駆動力を制御することができる。この時、可変ドライバ8の各トランジスタのゲート電圧Vbは一定値に固定することができる。ここで、コンパレータ2を間欠的に動作させることにより、リテンション電圧VRTNの安定性を向上させることが可能となるとともに、コンパレータ2による比較結果に基づいて可変ドライバ8の駆動力を制御することにより、リテンション電圧VRTNを制御することが可能となる。第3実施形態図12は、第3実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図12において、このリテンション電圧生成回路では、図1のドライバ5の代わりに可変ドライバ8が設けられている。また、図1の制御回路3は、コンパレータ2による比較結果に基づいてドライバ5の制御電圧を制御することができる。これに対して、図12の制御回路3は、コンパレータ2による比較結果に基づいて、可変ドライバ8の制御電圧を制御するとともに、可変ドライバ8の駆動力を制御することができる。この制御電圧としてはゲート電圧Vbを用いることができる。ここで、可変ドライバ8の駆動力を制御することにより、リテンション電圧VRTNの荒い電圧調整と細かい電圧調整を使い分けることができ、リテンション電圧VRTNの制御性を向上させることが可能となる。第4実施形態図13は、第4実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図13において、このリテンション電圧生成回路では、図12の構成に加え、デマルチプレクサ11およびマルチプレクサ12、13が設けられている。また、図12のトランジスタ6、回路ブロック7および可変ドライバ8の代わりに、nnは正の整数のブロックB1~Bnが設けられている。各ブロックB1~Bnには、トランジスタ6、回路ブロック7および可変ドライバ8が設けられるとともに、AND回路14およびレジスタ15が設けられている。ここで、クロック制御回路1、コンパレータ2、制御回路3および電圧発生回路4は、nのブロックB1~Bnにて共有されている。レジスタ15は、制御回路3にて制御された駆動力の設定値をブロックB1~Bnごとに保持することができる。AND回路14は、切替信号SELに基づいてクロック信号CLKをレジスタ15に出力することができる。なお、切替信号SELは、ブロックB1~Bnを選択する信号である。マルチプレクサ12は、n個のレジスタ15の出力を切り替えて制御回路3に入力することができる。マルチプレクサ13は、n個の可変ドライバ8から出力されるリテンション電圧VRTNを切り替えてコンパレータ2に入力することができる。デマルチプレクサ11は、制御回路3にて制御された駆動力の設定値を切り替えてレジスタ15に入力することができる。そして、切替信号SELにてブロックB1~Bnのうちのいずれか1つが選択されると、その選択ブロックのレジスタ15の入力がデマルチプレクサ11を介して制御回路3の出力と接続される。また、その選択ブロックのレジスタ15の出力がマルチプレクサ12を介して制御回路3の入力と接続される。また、その選択ブロックのリテンション電圧VRTNがマルチプレクサ13を介してコンパレータ2に入力される。そして、コンパレータ2において、その選択ブロックのリテンション電圧VRTNと基準電圧VREFとが比較され、その比較結果が制御回路3に出力される。そして、制御回路3において、コンパレータ2による比較結果に基づいて、選択ブロックの可変ドライバ8の制御電圧が制御されるとともに、選択ブロックの可変ドライバ8の駆動力が制御される。そして、電圧発生回路4において、制御回路3による制御結果に基づいて、可変ドライバ8に用いられるトランジスタのゲート電圧Vbが発生され、選択ブロックの可変ドライバ8に出力される。そして、選択ブロックの可変ドライバ8において、ゲート電圧Vbに基づいてリテンション電圧VRTNが生成され、選択ブロックの回路ブロック7に出力される。また、制御回路3にて制御された駆動力の設定値がデマルチプレクサ11を介してレジスタ15に入力され、その設定値が保持されるとともに、その設定値に基づいて可変ドライバ8の駆動力が制御される。切替信号SELを介してブロックB1~Bnが一定時間ごとに順次選択されることにより、全てのブロックB1~Bnのリテンション電圧VRTNが基準電圧VREFに近づくように間欠的に制御される。ここで、クロック制御回路1、コンパレータ2、制御回路3および電圧発生回路4をnのブロックB1~Bnにて共有させることにより、クロック制御回路1、コンパレータ2、制御回路3および電圧発生回路4をブロックB1~Bnごとに設ける必要がなくなり、回路面積を削減することが可能となる。第5実施形態図14は、第5実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図14において、このリテンション電圧生成回路では、図12の制御回路3の代わりに制御回路21が設けられている。ここで、制御回路21には待機信号SLPが入力される。そして、制御回路21は、リテンションモードの開始または終了時に制御回路21の出力を一旦リセットすることができる。あるいは、制御回路21は、リテンションモードの開始または終了時に可変ドライバ8からの供給電流にマージンを持たせるようにしてもよい。これにより、前回のリテンションモード時からの温度変化などで可変ドライバ8からの供給電流と、回路ブロック7のリーク電流とのバランスが変化した場合においても、リテンション電圧VRTNが下がり過ぎないように調整させることができる。第6実施形態図15は、第6実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図15において、このリテンション電圧生成回路では、図14の構成に加えリセット信号生成回路22が設けられている。また、制御回路21には、待機信号SLPの代わりにリセット信号RESETが入力される。ここで、リセット信号生成回路22は、リテンションモードの終了後に一定時間立った時にリセット信号RESETを出力することができる。そして、制御回路21は、リセット信号RESETが入力された時に制御回路21の出力を一旦リセットすることができる。あるいは、制御回路21は、リセット信号RESETが入力された時に可変ドライバ8からの供給電流にマージンを持たせるようにしてもよい。これにより、前回のリテンションモードから直ぐに今回のリテンションモードに入る場合においても、制御回路21は、前回のリテンションモードの値を引き継ぐことができ、リテンション電圧VRTNの制御におけるタイムラグを減らすことができる。この時、前回のリテンションモードから直ぐに今回のリテンションモードに入る場合、前回のリテンションモード時からの温度変化は少なく、リテンション電圧VRTNが大きく変化するのを防止することができる。図16は、図15のリセット信号生成回路の構成の一例を示すブロック図である。図16において、リセット信号生成回路22には、AND回路N6、カウンタA4およびフリップフロップF2が設けられている。そして、待機信号SLPがロウレベルになると、クロック信号CLKがカウンタA4にてカウントされる。そして、カウンタA4がカウントアップすると、カウンタA4の出力が立ち上がり、フリップフロップF2を介してリセット信号RESETが出力される。一方、待機信号SLPがハイレベルになると、カウンタA4およびフリップフロップF2がリセットされるとともに、カウンタA4の動作が停止される。第7実施形態図17は、第7実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。図17において、このリテンション電圧生成回路では、図14のリテンション電圧生成回路の構成に加え、アンプ23、インバータV2、遅延素子DL2、AND回路N7、OR回路N9およびNOR回路N8が設けられている。なお、VREFはリテンションモードの基準電圧、VCSREFは通常動作モード動作の基準電圧である。イネーブル信号ENは、AND回路N7の一方の入力端子に入力されるとともに、インバータV2を介してNOR回路N8の一方の入力端子に入力される。また、待機信号SLP0は、AND回路N7の他方の入力端子およびNOR回路N8の他方の入力端子に入力される。また、AND回路N7の出力は遅延素子DL2を介してOR回路N9の一方の入力端子に入力されるとともに、遅延素子DL2を介することなくOR回路N9の他方の入力端子に入力される。また、トランジスタ6のゲートには、待機信号SLPが入力される代わりにアンプ23の出力が入力される。コンパレータ23の反転入力端子には基準電圧VCSREFが入力され、アンプ23の非反転入力端子にはリテンション電圧VRTNが入力される。図18は、図17のリテンション電圧生成回路の各部の電圧波形を示すタイミングチャートである。図18において、イネーブル信号ENがハイレベルの場合、待機信号SLP0を反転させた反転待機信号REGENがNOR回路N8を介して出力され、反転待機信号REGENがハイレベルの時はアンプがオンし、トランジスタ6を介してリテンション電圧VRTNを制御する。反転待機信号REGENがロウレベルの時はアンプがオフし、トランジスタ6もオフ状態になる。なお、図18の例では、待機信号SLP0にてリテンションモードの開始および終了が指定される。また、待機信号SLP0が、AND回路N7およびOR回路N9を順次介して出力されるとともに、AND回路N7、遅延素子DL2およびOR回路N9を順次介して出力されることで、待機信号SLPが生成される。この時、待機信号SLPは、待機信号SLP0よりも遅延素子DL2の遅延時間分だけ立ち下がりが遅れる。このため、リテンションモードから通常動作モードに移行しても、クロック制御回路1、コンパレータ2、制御回路21および電圧発生回路4は一定の時間だけ動作を継続する。そして、リテンションモードから通常動作モードに移行すると、リテンション電圧VRTNと基準電圧VCSREFがアンプ23にて比較される。そして、アンプ23において、リテンション電圧VRTNと基準電圧VCSREFが等しくなるようにトランジスタ6が駆動され、そのリテンション電圧VRTNがトランジスタ6を介して回路ブロック7に供給される。これにより、リテンションモードから通常動作モードに移行する時に、基準電圧VCSREFが回路ブロック7に供給されるようになるまでリテンション電圧VRTNを回路ブロック7に供給し続けることができ、回路ブロック7の電源電圧の急降下を防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。