複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数のワードラインと、ソースラインと、前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるNチャネルのメモリトランジスタを含むメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有する不揮発性半導体メモリ。前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い請求項1に記載の不揮発性半導体メモリ。前記制御回路は、データ書き込み動作時に、前記複数のグローバルビットラインにデータ信号を印加し、前記セクタセレクトトランジスタをオフにし、前記チャージングトランジスタをオンにして、前記ローカルビットラインに前記プリチャージ電圧を印加し、書き込み対象のメモリセルが接続されている前記ワードラインに、ワードライン選択信号を印加するとともに、前記書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態して、前記ローカルビットラインをディスチャージすることにより、前記書き込み対象のメモリセルに電流を流して書き込みを行う請求項1または2に記載の不揮発性半導体メモリ。複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数の行選択ラインと、ソースラインと、前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有し、データ書き込み時に、前記制御回路は、前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリ。前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い請求項4に記載の不揮発性半導体メモリ。階層ビットライン構造を有する不揮発性半導体メモリにおいて、チップ面積の縮小化及び高速化が望まれている。また、プログラムディスターブの防止が望まれている。本発明の一観点によると、複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数のワードラインと、ソースラインと、前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるNチャネルのメモリトランジスタを含むメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有する不揮発性半導体メモリが提供される。本発明の他の観点によると、複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数の行選択ラインと、ソースラインと、前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有し、データ書き込み時に、前記制御回路は、前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリが提供される。ローカルビットラインをプリチャージ電圧までプリチャージすると、メモリセルにプリチャージ電圧に相当する電圧を印加することができる。このため、グローバルビットラインにプリチャージ電圧相当の高い電圧を印加する必要がない。これにより、グローバルビットラインを制御する回路を、低電圧トランジスタで構成することが可能になり、チップ面積の縮小化、及び読み出し速度の高速化を図ることができる。また、プログラムディスターブを防止することが可能になる。[実施例1]図1に、実施例1による不揮発性半導体メモリの等価回路図を示す。複数のグローバルビットラインGBLが図1の縦方向に延在し、複数のワードライン行選択ラインWL、複数のソースラインSL、及び複数のセクタセレクトラインSSELが図1の横方向に延在する。さらに、1本のチャージングラインCL及び1本のチャージングゲートラインCGGが、図1の横方向に延在する。グローバルビットラインGBLの各々に対応して、図1の縦方向に延在する2本のローカルビットラインLBLが配置されている。2本のローカルビットラインLBLのうち1本はセクタ0SCT0に対応し、他の1本はセクタ1SCT1に対応する。なお、セクタの数は2に限定されず、セクタの数を3以上にしてもよい。ビットライン制御回路30が、グローバルビットラインGBLに、書き込むべきデータ信号を印加する。また、ビットライン制御回路30は、グローバルビットラインGBLに流れる電流を検知するセンスアンプを含む。ローカルビットラインLBLに対応して、セクタセレクトトランジスタTsが配置される。ローカルビットラインLBLは、セクタセレクトトランジスタTsを介して、対応するグローバルビットラインGBLに接続される。セクタセレクトトランジスタTsには、nチャネルMOSトランジスタが用いられる。セクタに対応して配置されたセクタセレクトラインSSELは、対応するセクタのローカルビットラインLBLに接続されたセクタセレクトトランジスタTsのゲート電極に接続される。セクタ制御回路33が、セクタセレクトラインSSELにセクタセレクト信号を印加する。セクタセレクト信号によって、セクタセレクトトランジスタTsのオンオフが制御される。複数のワードラインWLと複数のローカルビットラインLBLとが交差し、交差箇所に対応してメモリセルMcが配置されている。すなわち、複数のメモリセルMcが行列状に配置されている。1つのメモリセルMcは、1つのメモリトランジスタTmで構成される。メモリトランジスタTmには、フローティングゲート型nチャネルトランジスタが用いられる。メモリトランジスタTmのドレインは、対応するローカルビットラインLBLに接続され、コントロールゲートは、対応するワードラインWLに接続される。メモリトランジスタTmのソースは、ソースラインSLに接続される。ワードライン制御回路行選択回路31が、ワードラインWLにワードライン選択信号を印加する。ソースライン制御回路34が、ソースラインSLに、相対的に低い電圧と相対的に高い電圧のいずれかのソース電圧を印加する。相対的に低い電圧は、例えば0Vであり、相対的に高い電圧は、例えば5Vである。ソースライン制御回路34及びソースラインSLをまとめて、ソース電圧印加回路ということができる。ローカルビットラインLBLごとに、チャージングトランジスタTcが配置されている。チャージングトランジスタTcには、nチャネルMOSトランジスタが用いられる。メモリトランジスタTmとチャージングトランジスタTcとは、同一のp型ウェルPW内に配置される。p型ウェル電圧制御回路36Pが、p型ウェルPWにウェル電圧を印加する。ローカルビットラインLBLは、チャージングトランジスタTcを介してチャージングラインCLに接続されている。チャージングライン制御回路35が、チャージングラインCLにプリチャージ電圧を印加する。チャージングトランジスタTcのゲートは、チャージングゲートラインCGGに接続されている。チャージングゲート制御回路32が、チャージングゲートラインCGGにチャージング制御信号を印加する。チャージング制御信号によって、チャージングトランジスタTcのオンオフが制御される。ビットライン制御回路30、ワードライン制御回路31、チャージングゲートライン制御回路32、セクタ制御回路33、ソースライン制御回路34、及びチャージングライン制御回路35は、メモリセルMcと同一の基板上に形成されたMOSトランジスタを含む。図2、図3A~図3G、及び図4を参照して、実施例1による不揮発性半導体メモリの動作について説明する。図2に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、ワードラインWL、チャージングゲートラインCGG、グローバルビットラインGBL、セクタセレクトラインSSEL、ソースラインSL、チャージングラインCL、及びp型ウェルPWに0Vが印加されている。ローカルビットラインLBLはフローティング状態である。図2において、フローティング状態の期間を破線で示す。時刻t1において、グローバルビットラインGBLにデータ信号を印加する。書込みを行うべきメモリセルMc選択メモリセルに接続されるグローバルビットラインGBLに、相対的に低い電圧、例えば0Vのデータ信号が印加される。その他のグローバルビットラインGBLには、相対的に高い電圧、例えば1.2Vのデータ信号が印加される。0Vの電圧が印加されるグローバルビットラインGBLを選択グローバルビットラインといい、1.2Vの電圧が印加されるグローバルビットラインGBLを非選択グローバルビットラインということとする。図3Aに、左側のグローバルビットラインGBLに0Vが印加され、右側のグローバルビットラインGBLに1.2Vが印加されてる例を示す。以下、0Vが印加されたグローバルビットラインGBLのセクタ1SCT1の2行目のメモリセルMc0に書込みを行う場合について説明する。図2に示した時刻t2において、チャージングゲートラインCGGに閾値電圧以上の電圧、例えば6Vを印加する。図3Bに示すように、チャージングゲートラインCGGに6Vが印加されることにより、チャージングトランジスタTcがオン状態になる。図2に示した時刻t3において、ソースラインSLに、相対的に高い電圧、例えば5Vを印加すると同時に、チャージングラインCLにプリチャージ電圧、例えば5Vを印加する。図3Cに示すように、チャージングトランジスタTcを介して、すべてのローカルビットラインLBLにプリチャージ電圧5Vが印加される。選択メモリセルMc0が接続されたローカルビットラインLBLを選択ローカルビットラインといい、その他のローカルビットラインLBLを非選択ローカルビットラインということする。図2に示すように、選択ローカルビットラインLBL及び非選択ローカルビットラインLBLが、5Vにプリチャージされる。図2に示した時刻t4において、チャージングゲートラインCGGの電圧を0Vに戻す。図3Dに示すように、チャージングトランジスタTcがオフ状態になる。これにより、ローカルビットラインLBLがフローティング状態になる。電荷の流出入が無いため、ローカルビットラインLBLの電圧は、5Vに維持される。図2に示した時刻t5において、選択メモリセルMc0の行のワードラインWLに9Vを印加する。選択メモリセルMc0の行のワードラインWLを選択ワードラインということとする。その他の非選択ワードラインWLには、0Vが印加されたままである。図3Eに示すように、選択メモリMc0セルと同一行のメモリセルのメモリトランジスタTmのコントロールゲートに9Vが印加される。図2に示した時刻t6において、選択メモリセルMc0が属するセクタ1に対応するセクタセレクトラインSSELに1.2Vを印加する。選択メモリセルMc0が属するセクタに対応するセクタセレクトラインSSELを選択セクタセレクトラインということとする。他のセクタ、すなわちセクタ0に対応するセクタセレクトラインSSELの電圧は0Vのままである。選択メモリセルMc0が属さないセクタに対応するセクタセレクトラインSSELを非選択セクタセレクトラインということとする。図3Fに示すように、選択メモリセルMc0が接続された選択ローカルビットラインLBLに対応するセクタセレクトトランジスタTsがオン状態になる。これにより、選択ローカルビットラインLBLが、セクタセレクトトランジスタTsを介してディスチャージされ、その電圧が0Vまで低下する。セクタ1に対応するもう一方のセクタセレクトトランジスタTsのソースには、グローバルビットラインGBLを通して1.2Vの電圧が印加されている。このため、このセクタセレクトトランジスタTsはオン状態にならない。従って、選択セルが接続されていないセクタ1の非選択ローカルビットラインLBLの電圧は、5Vに維持される。また、セクタ0に対応するセクタセレクトトランジスタTsのゲート電圧は0Vであるため、セクタ0に対応するセクタセレクトトランジスタTsはオフ状態である。従って、セクタ0の非選択ローカルビットラインLBLの電圧も5Vに維持される。図4Aに示すように、選択メモリセルMc0のメモリトランジスタTmのソース電圧Vsが5V、ドレイン電圧Vdが0V、ゲート電圧Vgが9V、p型ウェル電圧Vpwが0Vになる。ドレインからソースに向かって加速される電子がフローティングゲートに注入されることにより、書き込みが行われる。図4Bに、選択メモリセルMc0と同一の行、及び同一のセクタ1に配置され、選択メモリセルMc0とは異なるグローバルビットラインGBLに接続された非選択メモリセルMc1のメモリトランジスタTmの電圧印加状態を示す。図4Cに、選択メモリセルMc0と同一行に配置され、選択メモリセルMc0とは異なるセクタ0に配置された非選択メモリセルMc2のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vs及びドレイン電圧Vdが5V、ゲート電圧Vgが9V、p型ウェル電圧Vpwが0Vになる。ソースとドレインとが、同電位であるため電流が流れない。このため、書き込みは行われない。図4Dに、選択メモリセルMc0と同一のローカルビットラインLBLに接続された非選択メモリセルMc3のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vsが5V、ドレイン電圧Vdが0V、ゲート電圧Vgが0V、p型ウェル電圧Vpwが0Vになる。ゲート電圧Vgが0Vであるため、電流が流れず、書き込みは行われない。なお、時刻t5における選択ワードラインWLへの9Vの印加と、時刻t6における選択セクタセレクトラインSSELへの1.2Vの印加の前後関係を逆にしてもよい。具体的には、時刻t5において選択セクタセレクトラインSSELに1.2Vを印加し、時刻t6において、選択ワードラインWLに9Vを印加してもよい。図2の時刻t7において、選択セクタセレクトラインSSELの電圧を0Vに戻す。図3Fにおいて、選択ローカルビットラインLBLに接続されたセクタセレクトトランジスタTsがオフ状態になる。これにより、選択ローカルビットラインLBLがフローティング状態になる。このとき、チャージの流出入は無いため、選択ローカルビットラインLBLの電圧は0Vに維持される。図2の時刻t8において、選択ワードラインWLの電圧を0Vに戻す。時刻t9において、ソースラインSL及びチャージングラインCLの電圧を0Vに戻す。さらに、グローバルビットラインGBLに印加されるデータ信号の電圧を0Vに戻す。これにより、非選択グローバルビットラインGBLの電圧が0Vに戻る。さらに、チャージングゲートラインCGGに6Vを印加する。図3Gに示すように、チャージングトランジスタTcがオン状態になる。これにより、ローカルビットラインLBLがディスチャージされ、その電圧が0Vに戻る。図2の時刻t10において、非選択セクタセレクトラインSSELの電圧を0Vに戻す。これにより、非選択ローカルビットラインLBLがフローティング状態になる。このとき、チャージの流出入は無いため、非選択ローカルビットラインLBLの電圧は0Vに維持される。次に、データの消去動作について説明する。図1に示したローカルビットラインLBL及びソースラインSLをフローティング状態にする。p型ウェルPWに9Vを印加し、ワードラインWLに-9Vを印加する。この電位差により、フローティングゲートに蓄積されていた電子が、ファウラノルドハイムFNトンネル現象によって基板に引き抜かれる。これにより、消去が行われる。次に、図5を参照して、データ読み出し方法について説明する。時刻t1において、グローバルビットラインGBLに0.9Vを印加する。その後の時刻t2において、選択セクタセレクトラインSSELに1.2Vを印加する。これにより、セクタセレクトトランジスタTsがオン状態になり、選択ローカルビットラインLBLが0.9Vにプリチャージされる。時刻t3において、選択ワードラインWLに5Vを印加する。選択メモリセルが消去状態の時には、選択メモリセルのメモリトランジスタTmがオン状態になる。これにより、選択ローカルビットラインLBLがディスチャージされ、その電圧が実線で示すように低下する。選択ローカルビットラインLBLに接続されているグローバルビットラインGBLの電圧も、同様に実線で示すように低下する。選択メモリセルが書込状態の時には、選択メモリセルのメモリトランジスタTmがオフ状態を維持する。このため、選択ローカルビットラインLBLの電圧は、ほぼ0.9Vに維持される。0Vと0.9Vとの間に判定基準電圧Vrefを設定しておくことにより、選択メモリセルの書込消去の状態を判定することができる。図6に、実施例1による不揮発性半導体メモリのメモリトランジスタTm及びチャージングトランジスタTcの断面図を示す。メモリトランジスタTmは、図1に示したように、行列状に配置される。図6では、図1の列方向、すなわち、同一のローカルビットラインLBLに接続されたメモリトランジスタTmの断面図を示す。シリコン等の半導体基板50の表層部にn型ウェル51が形成され、その中に、p型ウェルPWが形成されている。p型ウェルPWの表面に、複数のメモリトランジスタTmが形成されている。メモリトランジスタTmは、図6において横方向に配列されており、左端のメモリトランジスタTmの左側にチャージングトランジスタTcが形成されている。メモリトランジスタTmのゲート積層構造は、ゲート絶縁膜55、フローティングゲート56、中間絶縁膜57、及びコントロールゲート58を含む。コントロールゲート58の上面には、金属シリサイド膜59が形成されている。相互に隣り合うゲート積層構造の間に形成された不純物拡散領域は、2つのメモリトランジスタTmで、ソース53Sまたはドレイン53Dとして共有される。ソース53S及びドレイン53Dの上面にも、金属シリサイド膜59が形成されている。チャージングトランジスタTcのゲート積層構造は、ゲート絶縁膜65、ゲート電極66、中間絶縁膜67、上部導電膜68、及び金属シリサイド膜69を含む。ゲート絶縁膜65、ゲート電極66、中間絶縁膜67、上部導電膜68、及び金属シリサイド膜69は、メモリトランジスタTmのゲート絶縁膜55、フローティングゲート56、中間絶縁膜57、コントロールゲート58、及び金属シリサイド膜59と同一の成膜工程で形成される。ゲート積層構造の側面には、サイドウォールスペーサが形成されている。チャージングトランジスタTcのドレイン54Dと、左端のメモリトランジスタTmのドレイン53Dとは、1つの不純物拡散領域で形成される。一例として、フローティングゲート56、コントロールゲート58、ゲート電極66、及び上部導電膜68は、ポリシリコンで形成される。ゲート絶縁膜55、65は、酸化シリコンで形成される。中間絶縁膜57、67は、窒化シリコン膜を酸化シリコン膜で挟んだ3層構造を有する。金属シリサイド膜59、69は、コバルトシリサイドで形成される。メモリトランジスタTm及びチャージングトランジスタTcを、エッチングストッパ膜70が覆う。エッチングストッパ膜70の上に、層間絶縁膜71が形成されている。層間絶縁膜71の上面は平坦化されている。一例として、層間絶縁膜71は酸化シリコンで形成され、エッチングストッパ膜70は窒化シリコンで形成される。メモリトランジスタTmのソース53Sは、層間絶縁膜71の上に形成されたソースラインSLに、導電プラグ73を介して接続される。チャージングトランジスタTcのソース54Sは、層間絶縁膜71の上に形成されたチャージングラインCLに、他の導電プラグ73を介して接続される。メモリトランジスタTmのドレイン53Dは、ソースラインSLよりも上の配線層に配置されたローカルビットラインLBLに、他の導電プラグ73を介して接続される。図7Aに、チャージングトランジスタTcの断面図を示す。図7Aは、図1の行方向に沿う断面図、及び図6の一点鎖線7A-7Aにおける断面図に相当する。図6に示した断面と同一の構造については、説明を省略する。半導体基板50の表層部に形成された素子分離絶縁膜52により、複数の活性領域が画定されている。この活性領域内に、それぞれチャージングトランジスタTcが配置されている。ゲート電極66、中間絶縁膜67、上部導電膜68、及び金属シリサイド膜69は、行方向に並んだ複数のチャージングトランジスタTcで共有される。行方向に延在するゲート電極66の端部を含む端部近傍領域おいて、その上の中間絶縁膜67、上部導電膜68、及び金属シリサイド膜69が除去されている。中間絶縁膜67が除去されて露出したゲート電極66の上面に、金属シリサイド膜75が形成されている。ゲート電極66は、金属シリサイド膜75の上に配置された導電プラグ73を介して、層間絶縁膜71の上に形成されたチャージングゲートラインCGGに接続されている。図7Bに、メモリトランジスタTmの断面図を示す。図7Bは、図1の行方向に沿う断面図、及び図6の一点鎖線7A-7Aにおける断面図に相当する。図6に示した断面と同一の構造については、説明を省略する。半導体基板50の表層部に形成された素子分離絶縁膜52により、複数の活性領域が画定されている。この活性領域内に、それぞれメモリトランジスタTmが形成されている。ゲート絶縁膜55及びフローティングゲート56は、メモリトランジスタTmごとに孤立して形成されている。中間絶縁膜57及びコントロールゲート58は、同一行内のメモリトランジスタTmで共有される。実施例1では、書込み動作時にグローバルビットラインGBLに印加される電圧が、1.2Vであり、読み出し時にグローバルビットラインGBLに印加される電圧が0.9Vである。5V程度の高電圧が印加されないため、ビットライン制御回路30図1のデコーダ及びセンスアンプ等を、低電圧トランジスタで構成することができる。ここで、低電圧トランジスタとは、ワードライン制御回路31に用いられている高耐圧トランジスタに比べて、動作電圧が低いことを意味する。低電圧トランジスタのゲート絶縁膜は、高耐圧トランジスタのゲート絶縁膜よりも薄い。ビットライン制御回路30を低電圧トランジスタで構成することができるため、チップ上でビットライン制御回路の占める領域を縮小化することができる。また、センスアンプを低電圧トランジスタで構成すると、図5に示したグローバルビットラインGBLの電圧低下の時定数が短くなる。このため、読み出し速度を高速化することができる。実施例1においては、図2に示したように、ソースラインSLとチャージングラインCLとの電圧変化は同一である。このため、チャージングラインCLをソースラインSLに接続し、チャージングライン制御回路35を省略してもよい。[実施例2]図8に、実施例2による不揮発性半導体メモリの等価回路図を示す。実施例1では、図1に示したように、メモリトランジスタTmにフローティングゲート型nチャネルトランジスタを用いたが、実施例2では、フローティングゲート型pチャネルトランジスタを用いる。また、チャージングトランジスタTcには、pチャネルMOSトランジスタを用いる。メモリセルトランジスタTm及びチャージングトランジスタTcは、同一のn型ウェルNW内に配置される。n型ウェル電圧制御回路36Nが、n型ウェルNWにウェル電圧を印加する。その他の構成は、図1に示した実施例1の構成と同一である。図9、図10A~図10F、及び図11A~図11Dを参照して、実施例2による不揮発性半導体メモリの動作について説明する。図9に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、ワードラインWL、チャージングゲートラインCGG、グローバルビットラインGBL、セクタセレクトラインSSEL、ソースラインSL、チャージングラインCL、及びn型ウェルNWに0Vが印加されている。ローカルビットラインLBLはフローティング状態である。図9において、フローティング状態の期間を破線で示す。時刻t1において、グローバルビットラインGBLにデータ信号を印加する。0Vが維持されるグローバルビットラインGBLを選択グローバルビットラインといい、1.2Vが印加されるグローバルビットラインGBLを非選択グローバルビットラインということとする。図10Aに、左側のグローバルビットラインGBLが0Vに維持され、右側のグローバルビットラインGBLに1.2Vが印加された例を示す。以下、左側のグローバルビットラインGBLに接続されたセクタ1の2行目のメモリセルMc0に書き込みを行う例について説明する。図9に示した時刻t2において、すべてのワードラインWLに5Vを印加する。図10Bに、ワードラインWLに5Vが印加された状態を示す。図9に示した時刻t3において、ソースラインSL、チャージングラインCL、及びn型ウェルNWに5Vを印加する。図10Cに示すように、チャージングトランジスタTcがオン状態になり、ローカルビットラインLBLがプリチャージ電圧5Vにプリチャージされる。図9に示した時刻t4において、チャージングゲートラインCGGに6Vを印加する。図10Dに示すように、チャージングトランジスタTcがオフ状態になる。このため、ローカルビットラインLBLがフローティング状態になる。ローカルビットラインLBLの電圧は5Vに維持される。図9に示した時刻t5において、選択メモリセルMc0が接続されたワードライン選択ワードラインWLに10Vを印加する。図10Eに示すように、2行目のワードラインWLに10Vが印加される。他の非選択ワードラインWLには、5Vが印加されたままである。図9に示した時刻t6において、選択メモリセルMc0が属するセクタ1のセクタセレクトラインSSELに1.2Vを印加する。このセクタセレクトラインSSELを、選択セクタセレクトラインということとする。図10Fに示すように、選択メモリセルMc0が接続されているローカルビットライン選択ローカルビットラインLBLが、セクタセレクトトランジスタTsを介してディスチャージされる。これにより、選択ローカルビットラインLBLの電圧は0Vに低下する。その他の非選択ローカルビットラインLBLはフローティング状態のままであり、5Vに維持される。図11Aに、選択メモリセルMc0のメモリトランジスタTmの電圧印加状態を示す。n型ウェル電圧Vnw及びソース電圧Vsが5Vになり、ドレイン電圧Vdが0Vになり、ゲート電圧Vgが10Vになる。ドレインとn型ウェルとの界面においてバンド間トンネル現象によって発生した電子がフローティングゲートに注入される。これにより、選択メモリセルMc0に書込みが行われる。図11Bに、選択メモリセルMc0と同一の行、及び同一のセクタ1に配置され、選択メモリセルMc0とは異なるグローバルビットラインGBLに接続された非選択メモリセルMc1のメモリトランジスタTmの電圧印加状態を示す。図11Cに、選択メモリセルMc0と同一行に配置され、選択メモリセルMc0とは異なるセクタ0に配置された非選択メモリセルMc2のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vs及びドレイン電圧Vdが5V、ゲート電圧Vgが10V、n型ウェル電圧Vnwが5Vになる。ドレインはフローティング状態であるが、5Vにプリチャージされているため、ドレインとn型ウェルとの間に電位差が生じない。また、ソースドレイン間の電位差もほぼ0である。バンド間トンネリングが発生しないため、書き込みは行われない。図11Dに、選択メモリセルMc0と同一のローカルビットラインLBLに接続された非選択メモリセルMc3のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vsが5V、ドレイン電圧Vdが0V、ゲート電圧Vgが5V、n型ウェル電圧Vnwが5Vになる。ゲート電圧Vgがn型ウェル電圧Vnwと等しいため、バンド間トンネリングで発生した電子は、フローティングゲートに注入されない。従って、書き込みは行われない。図9に示した時刻t7において、選択ワードラインWLの電圧を5Vに戻す。時刻t8において、選択セクタセレクトラインSSELの電圧を0Vに戻す。セクタセレクトトランジスタTsがオフ状態になるため、図10Fに示した選択ローカルビットラインLBLがフローティング状態になる。このとき、選択ローカルビットラインLBLの電圧は0Vに維持される。図9に示した時刻t9において、すべてのワードラインWL、チャージングゲートラインCGG、ソースラインSL、チャージングラインCL、及びn型ウェルNWの電圧を0Vに戻す。ローカルビットラインLBLが接続されたメモリトランジスタTmのドレインからn型ウェルNWに順方向電流が流れることにより、非選択ローカルビットラインLBLの電圧が0Vに戻る。図9に示した時刻t10において、グローバルビットラインGBLに印加されているデータ信号を0Vに戻す。次に、消去動作について説明する。図8に示したグローバルビットラインGBLをフローティング状態にし、ソースラインSL及びn型ウェルNWに9Vを印加し、ワードラインWLに-9Vを印加する。ワードラインWLとn型ウェルNWとの間の電位差により、フローティングゲートに蓄積されていた電子が基板に引き抜かれる。これにより、消去が行われる。次に、読み出し動作について説明する。ソースラインSL及びn型ウェルNWに1.2Vを印加する。選択ワードラインWLに-4Vを印加し、非選択ワードラインWLに1.2Vを印加する。グローバルビットラインGBLに0Vを印加する。選択メモリセルが書込み状態の場合には、メモリトランジスタTmに電流が流れ、消去状態の場合には、メモリトランジスタTmに電流が流れない。ビットライン制御回路30のセンスアンプでこの電流を検知することにより、選択メモリセルの書込消去の状態を判定することができる。図12に、比較例による不揮発性半導体メモリの等価回路図を示す。比較例においても、メモリトランジスタTmに、フローティングゲート型pチャネルトランジスタが用いられる。比較例では、チャージングトランジスタTcが配置されていない。選択メモリセルMc0のメモリトランジスタTmに書き込みを行う方法について説明する。選択メモリセルMc0が接続されている選択グローバルビットラインGBLに0Vが印加され、その他の非選択グローバルビットラインGBLに電圧Vccが印加される。選択メモリセルMc0のセクタに対応するセクタセレクトラインSSELに電圧Vccが印加され、非選択セクタセレクトラインSSELには0Vが印加される。ソースラインSLは5Vに設定される。選択メモリセルMc0の行のワードラインWLに10Vを印加する。図13Aに、選択メモリセルMc0のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vsが5V、ドレイン電圧Vdが0V、n型ウェル電圧Vnwが5V、ゲート電圧Vgが10Vになる。図11Aに示した実施例2の場合と同様に、書き込みが行われる。図13Bに、選択メモリセルMc0と同一の行に配置され、選択メモリセルMc0とは異なるセクタセクタ0に配置された非選択メモリセルMc2のメモリトランジスタTmの電圧印加状態を示す。ドレインが接続されているローカルビットラインLBLがフローティング状態であるため、ドレインもフローティング状態になる。ドレインと他の領域との容量結合によって、ドレインの電位が1Vになった場合、n型ウェルとドレインとの間の電位差が4Vに達し、予期せぬ書き込みプログラムディスターブが発生してしまう場合がある。実施例2においては、図11Cに示したように、非選択メモリセルMc2のメモリトランジスタTmのドレインが5Vにプリチャージされているため、プログラムディスターブの発生を防止することができる。実施例2においても、グローバルビットラインGBLに印加される電圧は高々1.2Vである。このため、実施例1と同様に、ビットライン制御回路30を低電圧トランジスタで構成することができる。実施例2では、ソースラインSL及びチャージングラインCLの電圧変化が同一である。したがって、チャージングラインCLをソースラインSLに接続し、チャージングライン制御回路35を省略することも可能である。なお、実施例2に示したように、ソースライン制御回路34とチャージングライン制御回路35とを別々に設けることにより、ソースラインSLとチャージングラインCLとの電圧を、独立に制御することが可能になる。例えば、メモリトランジスタTmのゲート長やパンチスルー耐圧等に応じて、ソースラインSLに印加する電圧と、チャージングラインCLに印加する電圧とを異ならせることができる。[実施例3]図14に、実施例3による不揮発性半導体メモリの等価回路図を示す。グローバルビットラインGBL、ローカルビットラインLBL、セクタセレクトトランジスタTsの構成は図1に示した実施例1の構成と同一である。複数のメモリセルMcが行列状に配置されている。メモリセルMcの各々は、セレクトトランジスタTmsとメモリトランジスタTmとを含む。セレクトトランジスタTmsにはpチャネルMOSトランジスタが用いられ、メモリトランジスタTmには、フローティングゲート型pチャネルトランジスタが用いられる。セレクトトランジスタTmsのソースとメモリトランジスタTmのドレインとが、相互に接続されている。同一行のメモリセルMcのセレクトトランジスタTmsのゲートが、行方向に延在する同一のセレクトゲートライン行選択ラインSGに接続され、同一行のメモリセルMcのメモリトランジスタTmのコントロールゲートが、行方向に延在する同一のコントロールゲートラインCGに接続されている。同一列のメモリセルMcのセレクトトランジスタTmsのドレインが、列方向に延在する同一のローカルビットラインLBLに接続されている。メモリトランジスタTmのソースは、ソースラインSLに接続されている。ローカルビットラインLBLは、それぞれチャージングトランジスタTcを介して同一のチャージングラインCLに接続されている。チャージングトランジスタTcには、pチャネルMOSトランジスタが用いられる。チャージングトランジスタTcのゲートは、同一のチャージングゲートラインCGGに接続されている。セレクトトランジスタTms、メモリトランジスタTm、及びチャージングトランジスタTcは、同一のn型ウェルNW内に配置されている。ビットライン制御回路30がグローバルビットラインGBLにデータ信号を印加する。セクタ制御回路33が、セクタセレクトラインSSELにセクタセレクト信号を印加する。ソースライン制御回路34がソースラインSLにソース電圧を印加する。チャージングライン制御回路35が、チャージングラインCLにプリチャージ電圧を印加する。チャージングゲート制御回路32が、チャージングゲートラインCGGに、チャージング制御信号を印加する。セレクトゲートライン制御回路行選択回路37が、セレクトゲートラインSGにセレクト信号を印加する。コントロールゲートライン制御回路38が、コントロールゲートラインCGにコントロールゲート信号を印加する。なお、チャージングラインCLをソースラインSLに短絡させ、チャージングライン制御回路35を省略してもよい。図15、図16A~図16G、図17A~図17Dを参照して、実施例3による不揮発性半導体メモリの動作について説明する。図15に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、セレクトゲートラインSG、コントロールゲートラインCG、チャージングゲートラインCGG、グローバルビットラインGBL、セクタセレクトラインSSEL、ソースラインSL、チャージングラインCL、及びn型ウェルNWに0Vが印加されている。時刻t1において、グローバルビットラインGBLにデータ信号を印加する。図16Aに、左側のグローバルビットラインGBLに0V、右側のグローバルビットラインGBLに1.2Vが印加された場合について説明を続ける。0Vが印加されたグローバルビットラインGBLを選択グローバルビットラインといい、1.2Vが印加されたグローバルビットラインGBLを非選択グローバルビットラインということとする。図15に示した時刻t2において、コントロールゲートラインCGに5Vを印加する。図16Aに、コントロールゲートラインCGに5Vが印加された状態を示す。以下、1行目第2列のメモリセル選択メモリセルMc0に書き込みを行う例について説明する。図15に示した時刻t3において、ソースラインSL、チャージングラインCL、及びn型ウェルNWに5Vを印加する。図16Bに示すように、チャージングトランジスタTcを介して、ローカルビットラインLBLが5Vにプリチャージされる。セレクトトランジスタTmsがオン状態であるため、セレクトトランジスタTmsとメモリトランジスタTmとの間の不純物拡散層メモリトランジスタTmのドレインも5Vにプリチャージされる。図15に示した時刻t4において、チャージングゲートラインCGGに5Vを印加する。図16Cに示すように、チャージングトランジスタTcがオフ状態になるため、ローカルビットラインLBLがフローティング状態になる。チャージの流出入が無いため、ローカルビットラインLBLの電位及びメモリトランジスタTmのドレインの電位は5Vに維持される。図15に示した時刻t5において、すべてのセレクトゲートラインSGに5Vを印加する。セレクトトランジスタTmsがオフ状態になるため、メモリトランジスタTmのドレインがフローティング状態になる。チャージの流出入がないため、メモリトランジスタTmのドレインの電位は5Vに維持される。図15に示した時刻t6において、コントロールゲートラインCGに10Vを印加する。図16Eに、コントロールゲートラインCGに10Vが印加された状態を示す。図15に示した時刻t7において、選択メモリセルMc0が属するセクタ1のセクタセレクトラインSSELに1.2Vを印加する。図16Fに示すように、電圧が0Vに設定されているグローバルビットラインGBLに接続されたセクタ1のローカルビットラインLBL選択メモリセルMc0が接続されたローカルビットラインがディスチャージされ、その電位が0Vになる。他のローカルビットラインLBL非選択ローカルビットラインの電位は5Vに維持される。図15に示した時刻t8において、選択メモリセルMc0の行のセレクトゲートラインSG選択セレクトゲートラインの電圧を0Vに戻す。図16Gに示すように、選択メモリセルMc0のセレクトトランジスタTmsがオン状態になり、メモリトランジスタTmのドレイン電圧が0Vまで低下する。図17Aに、選択メモリセルMc0の2つのトランジスタの電圧印加状態を示す。メモリトランジスタTmのドレイン電圧Vdが0Vになるため、n型ウェルとドレインとの界面で、バンド間トンネリングにより電子正孔対が発生する。コントロールゲートに、n型ウェルよりも高い電圧10Vが印加されているため、発生した電子がメモリトランジスタTmのフローティングゲートに注入される。これにより、選択メモリセルMc0に書き込みが行われる。図17Bに、選択メモリセルMc0と同一行に配置され、同一のセクタ1に属する他のメモリセルMc1の2つのトランジスタの電圧印加状態を示す。図17Cに、選択メモリセルMc0と同一行に配置され、異なるセクタ0に属するメモリセルMc2の2つのトランジスタの電圧印加状態を示す。いずれのメモリセルにおいても、対応するローカルビットラインLBLの電圧が5Vに維持されており、メモリトランジスタTmのドレイン電圧Vdが5Vに維持されている。ドレイン電圧Vdと、n型ウェル電位Vnwとが等しいため、バンド間トンネリングは生じない。図17Dに、選択メモリセルMc0と同一列の他のメモリセルMc3の2つのトランジスタの電圧印加状態を示す。対応するローカルビットラインLBLの電圧が0Vであるが、セレクトトランジスタTmsがオフ状態であるため、メモリトランジスタTmのドレイン電圧Vdは5Vに維持されている。ドレイン電圧Vdと、n型ウェル電位Vnwとが等しいため、バンド間トンネリングは生じない。図15に示した時刻t9において、選択セレクトゲートラインSGに5Vを印加する。時刻t10において、コントロールゲートラインCGの電圧を5Vに戻す。時刻t11において、選択セクタセレクトラインSSELの電圧を0Vに戻す。時刻t12において、セレクトゲートラインSG、コントロールゲートラインCG、チャージングゲートラインCGG、ソースラインSL、チャージングラインCL、n型ウェルNWの電圧を0Vに戻す。図14に示したチャージングトランジスタTcがオン状態になるため、ローカルビットラインLBLに0Vが印加される。時刻t13において、グローバルビットラインGBLに印加されるデータ信号を0Vに戻す。図18Aに示すように、消去動作時には、グローバルビットラインGBL、セレクトゲートラインSGをフローティング状態にし、セクタセレクトラインSSELに0Vを印加し、ソースラインSL、チャージングラインCL、n型ウェルNW、及びチャージングゲートラインCGGに9Vを印加し、コントロールゲートラインCGに-9Vを印加する。これにより、メモリトランジスタTmのフローティングゲートに蓄積されていた電子が基板に引き抜かれる。図18Bに示すように、読み出し動作時には、選択メモリセルのセクタに対応するセクタセレクトラインSSELに1.2Vを印加し、他のセクタセレクトラインSSELに0Vを印加する。ソースラインSL、チャージングラインCL、n型ウェルNW、チャージングゲートラインCGG、及びコントロールゲートラインCGに1.2Vを印加する。グローバルビットラインGBLに0Vを印加する。選択メモリセルの行のセレクトゲートラインSGに-2Vを印加し、他のセレクトゲートラインSGに1.2Vを印加する。選択メモリセルのメモリトランジスタTmが書込み状態である場合には、相対的に大きな電流が流れ、消去状態である場合には、相対的に小さな電流しか流れない。この電流を、ビットライン制御回路30のセンスアンプで検出することにより、データの読出しを行うことができる。実施例3においても、ビットライン制御回路30を低電圧トランジスタで構成することができる。このため、実施例1の場合と同様に、チップ面積の縮小化、及び読み出し速度の高速化を図ることが可能になる。[実施例4]図19に、実施例4による不揮発性半導体メモリの断面図を示す。実施例4による不揮発性半導体メモリの等価回路図は、図1に示した実施例1による不揮発性半導体メモリの等価回路図と同一である。以下、実施例1との相違点について説明を行い、同一の構成については説明を省略する。図19は、図1の列方向の断面図を示し、実施例1の図6に示した断面図に対応する。実施例1では、メモリトランジスタTmにフローティングゲート型トランジスタが用いられていたが、実施例4では、SONOS型トランジスタが用いられている。メモリトランジスタTmのゲート絶縁膜55が、窒化シリコン膜55Bを酸化シリコン膜55A、55Cで挟んだ3層構造を有する。チャージングトランジスタTcのゲート絶縁膜65は酸化シリコンで形成されている。書き込み動作時には、窒化シリコン膜55Bに電荷が注入される。図20A及び図20Bに、それぞれ図19の一点鎖線20A-20A、及び一点鎖線20B-20Bにおける断面図を示す。図20A及び図20Bは、それぞれ実施例1の図7A及び図7Bの断面図に対応する。図20Aに示すように、チャージングトランジスタTcのゲート電極66が、複数のチャージングトランジスタTcで共有されている。ゲート電極66の上面に、金属シリサイド膜69が形成されている。ゲート電極66は、金属シリサイド膜69及び導電プラグ73を介して、層間絶縁膜71の上に形成されたチャージングゲートラインCGGに接続されている。図20Bに示すように、メモリトランジスタTmのゲート電極58が、同一行内のメモリトランジスタTmで共有されている。ゲート電極58の上に、金属シリサイド膜59が形成されている。実施例4による不揮発性半導体メモリの書き込み、消去、及び読み出し動作は、実施例1による不揮発性半導体メモリの動作と同一である。図21に、比較例によるSONOS型不揮発性半導体メモリの等価回路図を示す。この比較例では、図1に示したチャージングラインCL、チャージングトランジスタTc、チャージングゲートラインCGGが設けられていない。書き込み動作時には、選択メモリセルMc0に接続されるグローバルビットラインGBLに5Vが印加され、ソースラインSLに0Vが印加され、ワードラインWLに9Vが印加される。図22Aに、比較例による選択メモリセルMc0のメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vsが0V、ドレイン電圧Vdが5V、ゲート電圧Vgが9Vに設定される。ソースからドレインに向かって加速された電子が、チャネルのドレイン側の端部近傍においてゲート絶縁膜の窒化シリコン膜55Bに注入される。図22Bに、読み出し動作時におけるメモリトランジスタTmの電圧印加状態を示す。ソース電圧Vsが0V、ドレイン電圧Vdが1.2V、ゲート電圧Vgが5Vに設定される。書き込み動作時、及び読み出し動作時のいずれも、ドレイン電圧Vdがソース電圧Vsより高い。このような読み出し方法をフォワードリードという。図22Cに、実施例4による不揮発性半導体メモリの書き込み動作時における選択メモリセルのメモリトランジスタTmの電圧印加状態を示す。書き込み動作時には、図4Aに示した実施例1の場合と同様に、ソース電圧Vsが5V、ドレイン電圧Vdが0V、ゲート電圧Vgが9Vに設定される。このため、ドレインからソースに向かって加速された電子が、チャネルのソース側の端部近傍において、ゲート絶縁膜に注入される。実施例4による不揮発性半導体メモリの読み出し動作時の電圧印加状態は、図22Bに示したものと同一である。図22B及び図22Cに示したように、書き込み動作時と、読み出し動作時とで、ソースドレイン間の電圧の高低の関係が逆転している。このような読み出し方法をリバースリードという。フォワードリードを行う場合には、書き込み状態と消去状態との閾値の差が小さい。これに対し、リバースリードを行う場合には、書き込み状態と消去状態との閾値の差が大きい。フォワードリードを行う場合に、リバースリードを行う場合と同程度の閾値シフトを得るためには、より多くの電荷をゲート絶縁膜に注入しなければならない。電荷注入量を多くすることは、信頼性の低下につながる。実施例4による不揮発性半導体メモリにおいては、比較例のものに比べて、少ない電荷注入量で大きな閾値シフトを得ることができるため、高い信頼性を確保することができる。また、実施例1の場合と同様に、チップ面積の縮小化、及び読み出し速度の高速化を図ることができる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。以上の実施例1~実施例4を含む実施形態に関し、更に以下の付記を開示する。付記1複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数のワードラインと、ソースラインと、前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるNチャネルのメモリトランジスタを含むメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有する不揮発性半導体メモリ。付記2前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記1に記載の不揮発性半導体メモリ。付記3前記セクタセレクトラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記1または2に記載の不揮発性半導体メモリ。付記4前記制御回路は、データ書き込み動作時に、前記複数のグローバルビットラインにデータ信号を印加し、前記セクタセレクトトランジスタをオフにし、前記チャージングトランジスタをオンにして、前記ローカルビットラインに前記プリチャージ電圧を印加し、書き込み対象のメモリセルが接続されている前記ワードラインに、ワードライン選択信号を印加するとともに、前記書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態して、前記ローカルビットラインをディスチャージすることにより、前記書き込み対象のメモリセルに電流を流して書き込みを行う付記1乃至3のいずれか1項に記載の不揮発性半導体メモリ。付記5前記制御回路は、前記チャージングトランジスタをオン状態にした後、かつ前記セクタセレクトトランジスタをオン状態にする前に、前記チャージングラインに前記プリチャージ電圧を印加する付記4に記載の不揮発性半導体メモリ。付記6前記ソースラインに印加されるソース電圧は、前記チャージングラインに印加される前記プリチャージ電圧と等しい付記5に記載の不揮発性半導体メモリ。付記7複数のグローバルビットラインと、前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、前記ローカルビットラインの各々と交差する複数の行選択ラインと、ソースラインと、前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、プリチャージ電圧が印加されるチャージングラインと、前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路とを有し、データ書き込み時に、前記制御回路は、前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリ。付記8前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記7に記載の不揮発性半導体メモリ。付記9前記セクタセレクトラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記7または8に記載の不揮発性半導体メモリ。付記10前記メモリセルの各々は、セレクトトランジスタとメモリトランジスタとを含み、前記メモリトランジスタのドレインが、前記セレクトトランジスタを介して、対応する前記ローカルビットラインに接続され、前記セレクトトランジスタが、対応する前記行選択ラインによってオンオフ制御され、前記メモリトランジスタのソースが、前記ソースラインに接続されている付記7乃至9のいずれか1項に記載の不揮発性半導体メモリ。