第1の素子と第2の素子とを有する第1の遅延調整部と、第3の素子を有する第2の遅延調整部と、前記第1の遅延調整部の出力又は前記第2の遅延調整部の出力を選択する出力選択部と、を含み、前記第2の素子の入力及び前記第3の素子の入力は前記第1の素子の出力であり、前記第1の遅延調整部の出力は前記第1の素子の出力及び前記第2の素子の出力であり、前記第2の遅延調整部の出力は前記第3の素子の出力であり、前記第3の素子は、第1の抵抗を介して第1の電源に接続されている第1の状態、及び、前記第1の抵抗を介して前記第1の電源に接続されていない第2の状態があることを特徴とする遅延調整回路。前記第1の状態における前記第3の素子の信号遅延時間と前記第2の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことを特徴とする請求項1に記載の遅延調整回路。前記第3の素子は、第2の抵抗を介して第2の電源に接続されている第3の状態及び前記第2の抵抗を介して前記第2の電源に接続されていない第4の状態があることを特徴とする請求項1又は2に記載の遅延調整回路。前記第3の状態における前記第3の素子の信号遅延時間と前記第4の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことを特徴とする請求項3に記載の遅延調整回路。前記第1の状態且つ前記第3の状態における前記第3の素子の信号遅延時間と前記第2の状態且つ前記第4の状態における前記第3の素子の信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことを特徴とする請求項3又は4に記載の遅延調整回路。第1の遅延時間と第2の遅延時間とを組み合わせることで信号の遅延調整を行う方法であって、前記第1の遅延時間は、第1の素子の遅延時間で決まる遅延時間であり、前記第2の遅延時間は、第2の素子が第1の抵抗を介して第1の電源に接続されているときの遅延時間である第3の遅延時間、又は、前記第2の素子が前記第1の抵抗を介して前記第1の電源に接続されていないときの遅延時間である第4の遅延時間のいずれかであることを特徴とする遅延調整方法。前記第3の遅延時間は、前記第2の素子が第2の抵抗を介して第2の電源に接続されているときの遅延時間である第5の遅延時間又は前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されていないときの遅延時間である第6の遅延時間のいずれかであり、前記第4の遅延時間は、前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されているときの遅延時間である第7の遅延時間又は前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されていないときの遅延時間である第8の遅延時間のいずれかであることを特徴とする請求項6に記載の遅延調整方法。遅延調整回路を有する電子機器であって、前記遅延調整回路は、第1の素子と第2の素子とを有する第1の遅延調整部と、第3の素子を有する第2の遅延調整部と、前記第1の遅延調整部の出力又は前記第2の遅延調整部の出力を選択する出力選択部と、を含み、前記第2の素子の入力及び前記第3の素子の入力は前記第1の素子の出力であり、前記第1の遅延調整部の出力は前記第1の素子の出力及び前記第2の素子の出力であり、前記第2の遅延調整部の出力は前記第3の素子の出力であり、前記第3の素子は、第1の抵抗を介して第1の電源に接続されている第1の状態、及び、前記第1の抵抗を介して前記第1の電源に接続されていない第2の状態があり、前記第1の状態における前記第3の素子の信号遅延時間と前記第2の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さく、前記第3の素子は、第2の抵抗を介して第2の電源に接続されている第3の状態及び前記第2の抵抗を介して前記第2の電源に接続されていない第4の状態があり、前記第3の状態における前記第3の素子の信号遅延時間と前記第4の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さく、前記第1の状態且つ前記第3の状態における前記第3の素子の信号遅延時間と前記第2の状態且つ前記第4の状態における前記第3の素子の信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことを特徴とする電子機器。しかしながら、上述した方法では、回路が大きくなりすぎ、コスト的、電力的に問題があった。また、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出する方法では十分な分解能が得られないという問題があった。本発明は、上述した課題若しくは問題の少なくともひとつを解決するためになされたものであり、下記の適用例若しくは実施例として実現することが可能である。[適用例1]本適用例にかかる遅延調整回路は、第1の素子と第2の素子とを有する第1の遅延調整部と、第3の素子を有する第2の遅延調整部と、前記第1の遅延調整部の出力又は前記第2の遅延調整部の出力を選択する出力選択部と、を含み、前記第2の素子の入力及び前記第3の素子の入力は前記第1の素子の出力であり、前記第1の遅延調整部の出力は前記第1の素子の出力及び前記第2の素子の出力であり、前記第2の遅延調整部の出力は前記第3の素子の出力であり、前記第3の素子は、第1の抵抗を介して第1の電源に接続されている第1の状態、及び、前記第1の抵抗を介して前記第1の電源に接続されていない第2の状態があることを特徴とする。この構成によれば、第1の遅延調整部が第1の素子と第2の素子とを有し、第2の遅延調整部が第3の素子を有し、第2の素子の入力及び第3の素子の入力は第1の素子の出力であり、第1の遅延調整部の出力は第1の素子の出力及び第2の素子の出力であり、第2の遅延調整部の出力は第3の素子の出力であることで、出力選択部において第1の素子による遅延時間、第1の素子と第2の素子とによる遅延時間又は第1の素子と第3の素子とによる遅延時間を選択することができる。また、第3の素子が、第1の抵抗を介して第1の電源に接続されている第1の状態及び第1の抵抗を介して第1の電源に接続されていない第2の状態を有することで、出力選択部において第1の素子と第3の素子とによる遅延時間を選択した場合に、第3の素子が第1の状態にあるときの遅延時間若しくは第3の素子が第2の状態にあるときの遅延時間を選択することができる。第1の状態における遅延時間は、第1の抵抗を介して第1の電源と第3の素子と間に電流の流れがあることから、第2の状態における遅延時間よりも短い。[適用例2]上記適用例にかかる遅延調整回路において、前記第1の状態における前記第3の素子の信号遅延時間と前記第2の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことが好ましい。この構成によれば、第1の状態における第3の素子の信号遅延時間と第2の状態における第3の素子における信号遅延時間との差が第2の素子の信号遅延時間よりも小さいことにより、第2の遅延調整部の出力を用いることで、第1の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。[適用例3]上記適用例にかかる遅延調整回路において、前記第3の素子は、第2の抵抗を介して第2の電源に接続されている第3の状態及び前記第2の抵抗を介して前記第2の電源に接続されていない第4の状態があることが好ましい。この構成によれば、第3の素子が第2の抵抗を介して第2の電源に接続されている第3の状態及び第2の抵抗を介して第2の電源に接続されていない第4の状態を有することで、出力選択部において、第1の素子と第3の素子とによる遅延時間を選択した場合に、第3の素子が第3の状態にあるときの遅延時間若しくは第3の素子が第4の状態にあるときの遅延時間を選択することができる。第3の素子が第3の状態にあるときの遅延時間は、第2の抵抗を介して第2の電源と第3の素子と間に電流の流れがあることから、第3の素子が第4の状態あるときの遅延時間よりも短い。[適用例4]上記適用例にかかる遅延調整回路において、前記第3の状態における前記第3の素子の信号遅延時間と前記第4の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことが好ましい。この構成によれば、第3の状態における第3の素子の信号遅延時間と第4の状態における第3の素子における信号遅延時間との差が第2の素子の信号遅延時間よりも小さいことにより、第2の遅延調整部の出力を用いることで、第1の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。[適用例5]上記適用例にかかる遅延調整回路において、前記第1の状態且つ前記第3の状態における前記第3の素子の信号遅延時間と前記第2の状態且つ前記第4の状態における前記第3の素子の信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことが好ましい。この構成によれば、第1の状態且つ第3の状態における第3の素子の信号遅延時間と第2の状態且つ第4の状態における第3の素子の信号遅延時間との差は、第2の素子の信号遅延時間よりも小さいことで、第1の遅延調整部における遅延調整の分解能よりも高い分解能の遅延調整を行うことができる。[適用例6]本適用例にかかる遅延調整方法は、第1の遅延時間と第2の遅延時間とを組み合わせることで信号の遅延調整を行う方法であって、前記第1の遅延時間は、第1の素子の遅延時間で決まる遅延時間であり、前記第2の遅延時間は、第2の素子が第1の抵抗を介して第1の電源に接続されているときの遅延時間である第3の遅延時間、又は、前記第2の素子が前記第1の抵抗を介して前記第1の電源に接続されていないときの遅延時間である第4の遅延時間のいずれかであることを特徴とする。この方法によれば、第1の遅延時間の分解能を第1の素子の遅延時間とし、第2の遅延時間の分解能を第3の遅延時間と第4の遅延時間との差とすることができる。これにより第1の遅延時間と第2の遅延時間とを組み合わせることで、ふたつの分解能を有する遅延時間調整回路を構成することができる。[適用例7]上記適用例にかかる遅延調整方法において、前記第3の遅延時間は、前記第2の素子が第2の抵抗を介して第2の電源に接続されているときの遅延時間である第5の遅延時間又は前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されていないときの遅延時間である第6の遅延時間のいずれかであり、前記第4の遅延時間は、前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されているときの遅延時間である第7の遅延時間又は前記第2の素子が前記第2の抵抗を介して前記第2の電源に接続されていないときの遅延時間である第8の遅延時間のいずれかであることが好ましい。この方法によれば、第3の遅延時間が第5の遅延時間又は第6の遅延時間であり、第4の遅延時間が第7の遅延時間又は第8の遅延時間であることにより、遅延時間調整回路における時間差の調整をより細かく行うことができる。[適用例8]本適用例にかかる電子機器は、遅延調整回路を有する電子機器であって、前記遅延調整回路は、第1の素子と第2の素子とを有する第1の遅延調整部と、第3の素子を有する第2の遅延調整部と、前記第1の遅延調整部の出力又は前記第2の遅延調整部の出力を選択する出力選択部と、を含み、前記第2の素子の入力及び前記第3の素子の入力は前記第1の素子の出力であり、前記第1の遅延調整部の出力は前記第1の素子の出力及び前記第2の素子の出力であり、前記第2の遅延調整部の出力は前記第3の素子の出力であり、前記第3の素子は、第1の抵抗を介して第1の電源に接続されている第1の状態、及び、前記第1の抵抗を介して前記第1の電源に接続されていない第2の状態があり、前記第1の状態における前記第3の素子の信号遅延時間と前記第2の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さく、前記第3の素子は、第2の抵抗を介して第2の電源に接続されている第3の状態及び前記第2の抵抗を介して前記第2の電源に接続されていない第4の状態があり、前記第3の状態における前記第3の素子の信号遅延時間と前記第4の状態における前記第3の素子における信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さく、前記第1の状態且つ前記第3の状態における前記第3の素子の信号遅延時間と前記第2の状態且つ前記第4の状態における前記第3の素子の信号遅延時間との差は、前記第2の素子の信号遅延時間よりも小さいことを特徴とする。この構成によれば、第1の遅延調整部が第1の素子と第2の素子とを有し、第2の遅延調整部が第3の素子を有し、第2の素子の入力及び第3の素子の入力は第1の素子の出力であり、第1の遅延調整部の出力は第1の素子の出力及び第2の素子の出力であり、第2の遅延調整部の出力は第3の素子の出力であることで、出力選択部において第1の素子による遅延時間、第1の素子と第2の素子とによる遅延時間又は第1の素子と第3の素子とによる遅延時間を選択することができる遅延調整回路を有する電子機器を構成することができる。以下、本発明の実施形態について図を用いて説明する。図1に本発明を適用した遅延調整回路1を示す。遅延調整回路1は、入力信号41に対して所定の遅延を付加し出力信号43として出力する回路であり、第1遅延調整部10、第2遅延調整部20及び出力選択部30を有する。第1遅延調整部10は第1遅延素子11及び第2遅延素子12を有し、第1遅延素子11の出力である第1遅延信号51及び第2遅延素子12の出力である第2遅延信号52が第1遅延調整部10の出力である。また、遅延調整回路1の入力信号41は、第1遅延調整部10の入力信号となる。また、第1遅延信号51は、第2遅延調整部20の入力信号でもある。第2遅延調整部20は、第1抵抗22が接続された第3遅延素子21を有する。第1抵抗22は、第1の電源V1に接続されている。また、第1抵抗22はスイッチ23を介して第3遅延素子21に接続されており、第3遅延素子21はスイッチ23の状態により第1の電源V1に接続された第1状態又は第1の電源V1に接続されていない第2状態のいずれかとなる。ここにおいて、スイッチ23は説明の便宜上の構成要素と考えてよい。例えば、第1抵抗22と第3遅延素子21との配線パターンが接続された状態が第1状態であり、該配線パターンが切断された状態が第2状態であるとすることでもよい。しかしながら、便宜上、本実施例を含む以下の実施例においてはスイッチ23若しくはスイッチ23相当のものを有するものとして説明することにする。尚、スイッチ23若しくはスイッチ23相当のものにより第3遅延素子21若しくは第3遅延素子21相当のものと第1抵抗22若しくは第1抵抗22相当のものとが接続されている状態をオンと表現し、スイッチ23若しくはスイッチ23相当のものにより第3遅延素子21若しくは第3遅延素子21相当のものと第1抵抗22若しくは第1抵抗22相当のものとが接続されていない状態をオフと表現することにする。また、図示はしないが、第1遅延素子11、第2遅延素子12、第3遅延素子21及び出力選択部30は第1の電源V1に接続されている。出力選択部30は、第1遅延調整部10からの出力及び第2遅延調整部20からの出力の中から遅延調整回路1として出力を選択するための回路である。選択信号42により出力する信号が決定される。尚、選択信号42を用いずに、第1遅延調整部10を用いる装置の中で、第1遅延調整部10に対して所定の設定が行われ、その後に設定の変更が必要ない場合などにおいては、選択信号42を用いずに出力選択部30内の配線パターンの接続状態を固定配線パターンの切断も含むすることで、特定の信号を出力するようにしてもよい。本実施例において、出力選択部30の入力信号は、第1遅延信号51、第2遅延信号52及び第3遅延信号53である。これにより、出力選択部30の出力は第1遅延信号51、第2遅延信号52又は第3遅延信号53のいずれかとなる。第1遅延信号51は第1遅延素子11により遅延した信号であり、第2遅延信号52は第1遅延素子11と第2遅延素子12とにより遅延した信号であることから、第1遅延調整部10における遅延分解能は第2遅延素子12の遅延時間となる。出力選択部30において第1遅延調整部10からの出力のいずれかを選択することは、第1遅延調整部10における分解能第1遅延分解能と記載する場合があるの遅延時間を含む遅延時間を選択することである。第2遅延調整部20に含まれる第3遅延素子21は、第1状態と第2状態とでは遅延時間が異なる。第1状態では、第1抵抗22を介して第1の電源V1に繋がる経路があることから第3遅延素子21に対しての電流供給量が多くなることで、第2状態に比較して信号の立ち上り時間若しくは立ち下り時間が短くなる。従って、第1状態における遅延時間と第2状態における遅延時間との差が第2遅延調整部20における遅延分解能となる。出力選択部30で第2遅延調整部20の出力を選択することは、第2遅延調整部20における分解能第2遅延分解能と記載する場合があるの遅延時間を含む遅延時間を選択することである。第2遅延分解能は第1遅延分解能よりも短い時間であり、より分解能が高い。これにより出力選択部30において、2種類の分解能により調整された遅延信号の選択を行うことができる。また、本実施例においては、第1の電源V1は、高電圧側の電源又は低電圧側の電源のいずれでもよい。第1の電源V1を高電圧側の電源とした場合には信号の立ち上り時間に対する遅延調整の効果がより大きくなり、第1の電源V1を低電圧側の電源とした場合には信号の立ち下り時間に対する遅延調整の効果がより大きくなる。本発明を適用することにより、素子遅延よりも短い時間間隔を分解能とする、高い分解能をもった遅延調整回路を構成することが可能となる。以降の実施例の説明にあたっては、上述した実施例と同様の構成については同じ符号を付し、その説明を省略する。また、説明を行う場合においては、上述した実施例と同様の用語を用いることがある。図2に本発明を適用した遅延調整回路100を示す。遅延調整回路100は、第1遅延調整部10、第2遅延調整部120及び出力選択部30を有する。第2遅延調整部120に含まれる第3遅延素子121は、第1の電源V1に接続された複数の第1抵抗122を有する。複数の第1抵抗122のそれぞれが個別にスイッチによりオン又はオフの状態に設定することができる。第1抵抗122の数がm個の場合、第2遅延調整部120における遅延の調整は、第2遅延分解能からm×第2遅延分解能の範囲内で調整が可能となる。第1遅延分解能がm1×第2遅延分解能となるように第1抵抗122の抵抗値を設定することで、素子遅延による遅延時間を細分化した遅延の調整を行うことができる。図6に第1の電源V1を高電圧側の電源としたときの第3遅延信号53の遅延状態の例を実線で示す。図6中に示したnはオンとしている第1抵抗122の数であり、n=mがすべての第1抵抗122がオンのときの遅延状態、n=0がすべての第1抵抗122がオフとなっているときの遅延状態を示している。また、図6には第1遅延信号51及び第2遅延信号52の例も点線で示している。図6中のVthで示している点線における横軸の長さが遅延時間に対応する。図6の例に示すように第1遅延信号51、第2遅延信号52及び第3遅延信号53の設定を行うことで、素子遅延のみの分解能よりも高い分解能を有する遅延調整回路100を構成することができる。図3に本発明を適用した遅延調整回路200を示す。遅延調整回路200は、第1遅延調整部10、第2遅延調整部220及び出力選択部30を有する。第2遅延調整部220に含まれる第3遅延素子221は、第1の電源V1に接続された複数の第1抵抗222と、第2の電源V2に接続された複数の第2抵抗223とを有する。複数の第1抵抗222のそれぞれ及び複数の第2抵抗223のそれぞれが、個別にスイッチによりオン又はオフの状態に設定することができる。第1の電源V1及び第2の電源V2は、異なる電位を有する電源である。第1の電源V1が高電圧側の電源である場合は第2の電源V2が低電圧側の電源であり、第1の電源V1が低電圧側の電源である場合は第2の電源V2が高電圧側の電源であることでよい。第1の電源V1に接続される複数の第1抵抗222の各々をオンの状態又はオフの状態にすること及び第2の電源V2に接続される複数の第2抵抗223の各々をオンの状態又はオフの状態にすることにより、信号の立ち上り及び信号の立ち下りの両方に対する遅延時間の調節を容易に行うことができる。図4に本発明を適用した遅延調整回路300を示す。第1遅延調整部310、第2遅延調整部320及び出力選択部330を有する。第1遅延調整部310は複数の第1遅延素子311を有し、複数の第1遅延素子311それぞれの出力が第1遅延調整部310の出力となる。第1遅延調整部310の出力は、第2遅延調整部320及び出力選択部330の入力となる。図4において、第1遅延素子311の数をq個とした。また、出力選択部330に対する入力信号を信号akk=1~qで示した。第1遅延調整部310の出力で入力信号41に付加される遅延時間が最小である信号が遅延信号a1であり、最大である信号が遅延信号aqであり、遅延信号akにおける分解能は第1遅延素子311における素子遅延である。尚、本実施例においては、縦列接続における最後段の第1遅延素子311の出力は第2遅延調整部320の入力とはしていない。これは、第2遅延調整部320が第1遅延調整部310の分解能を補間するためのものであり、遅延調整回路300による遅延時間の最大値は第1遅延調整部310で決まるように構成してあるためである。従って、縦列接続における最後段の第1遅延素子311の出力に対して第2遅延調整部320において更に遅延を付加しないことは本発明の趣旨とは無関係である。第2遅延調整部320は、上述した複数の第2遅延調整部220から構成される。第2遅延調整部320の入力ひとつに対してひとつの第2遅延調整部220が接続されている。遅延信号akに対して第2遅延調整部220における遅延が付加されたものが遅延信号bkk=1~q-1であり、遅延信号bkは出力選択部330の入力となる。遅延信号bpにおける遅延時間は、遅延信号apにおける遅延時間よりも大きく、遅延信号ap1における遅延時間よりも小さい。出力選択部330は、第1遅延調整部310からの出力信号上述したak及び第2遅延調整部320からの出力信号上述したbkの中から出力信号343として出力する信号を、選択信号342に従い選択する回路である。本実施例のような構成をとることにより、調整可能な遅延時間の拡張が可能であると共にも高い分解能で遅延時間の調整を行うことが可能となる。続いて、図7に本実施例の変形例である遅延調整回路400を示す。遅延調整回路400は、出力選択部330の機能を果たすものとして、第1出力選択部412及び第2出力選択部430を有する。第1出力選択部412は第1遅延調整部410に含まれる。また、遅延調整回路300においては、ひとつの第1遅延素子311の出力最後段の第1遅延素子311を除くに対してひとつの第2遅延調整部220を有していたが、本変形例では全体でひとつの第2遅延調整部220を用いている。選択信号442は、第1出力選択部412に対する信号と第2出力選択部430に対する信号とを含む。第1出力選択部412は、縦列接続された第1遅延素子411の出力のいずれかの中から第1遅延調整部410の出力入力信号41とする信号を選択するものである。入力信号41は、第2遅延調整部220及び第2出力選択部430の入力となる。第2遅延調整部220は、入力信号41に所定の遅延を付加して第3遅延信号53を生成し、第2出力選択部430に出力する。第2出力選択部430は、選択信号442に従い、入力信号41又は第3遅延信号53のいずれかを選択し、出力信号43として出力する。本変形例において、第2出力選択部430に入力される入力信号41は上述した遅延信号akに対応し、第3遅延信号53は上述した遅延信号bkに対応する。尚、上述した実施例4と異なり、本変形例においては縦列接続された最後段の第1遅延素子411の出力に第2遅延調整部220の遅延を付加することができる。本実施例は、実施例4で示した遅延調整回路300の使用例を示すものである。図5に遅延調整回路300を用いた装置1000における使用例を示す。装置1000は、複数の出力信号343を、パラレルデータとして装置2000に送信する。パラレルデータは、パラレルデータを構成するビット幅のデータが所定の時間内に同期を取って送信及び受信が行われる必要がある。しかしながら、転送速度が例えば1Gbpsに近づくような高速のパラレルデータの転送をサポートするとなると、同期をとるための調整のための所定の時間間隔が、送信バッファー及び受信バッファーの製造上のバラつきにより発生する遅延に近い値若しくは小さい値となる場合が考えられる。このような場合、素子の遅延のみによる遅延調整でパラレルデータを構成するビット幅のデータのすべてを所定の時間内に収まるようにして同期を調整することが難しいことになる。上述したように、第1遅延調整部310の第1遅延分解能は第1遅延素子311の遅延時間である。第1遅延素子311の遅延時間は、第1遅延素子311の構造が送信バッファー1200若しくは受信バッファー2200の構造よりも単純とすることが可能であるので、第1遅延素子311の遅延時間を送信バッファー1200の遅延時間若しくは受信バッファー2200の遅延時間よりも短く設定することが可能である。更に、上述した第2遅延調整部320における第2遅延分解能は第1遅延調整部310の遅延分解能よりも高い。従って、高速転送が求められるパラレルデータの送信若しくは受信において、遅延調整回路300を用いることで、パラレルデータのビット幅のデータを所定の時間内に収まるように同期を取って送信若しくは受信することが可能となる。装置1000は、処理部1100により所定の処理を実行する装置であり、処理部1100における処理結果をパラレルデータとして装置2000に対し送信する。入力信号41は、処理部1100から出力される該パラレルデータを構成するビットデータのひとつである。また、選択信号342は、処理部1100から出力される。複数の遅延調整回路300により遅延時間の調整が行われたパラレルデータの各々は送信バッファー1200により出力され、出力信号343として装置2000に出力される。出力信号343は、装置2000において複数の受信バッファー2200により受信され、処理部2100に出力される。尚、本実施例は送信側である装置1000において遅延調整回路300を用いたが、受信側である装置2000に遅延調整回路300を用いてもよく、送信側若しくは受信側のいずれか一方ではなく、双方に用いてもよい。また、上述した実施例において、選択信号42、選択信号342及び選択信号442は、いずれも遅延調整回路1、遅延調整回路100、遅延調整回路200、遅延調整回路300若しくは遅延調整回路400に対する入力信号として記載したが、遅延の調整がされた後にまた遅延の調整が行われない場合は、上記の遅延調整回路内において配線をクランプ若しくは配線の切断等により所定の遅延が付加される状態に固定することでもよい。以上、本発明の実施形態について説明を行ったが、本発明は上述した実施形態に限定されるものでなく、本発明の主旨を逸脱しない範囲で広く適用可能である。