"回路情報を記憶する記憶部を備え、前記記憶部におけるソフトエラーの有無を検出し、エラー検出結果を出力するFPGAと、所定時間あたりの前記FPGAでのソフトエラー発生数に応じて前記FPGAに供給する電源電圧を変更する電圧制御部と、を有することを特徴とする半導体装置。前記電圧制御部は、前記所定時間あたりの前記ソフトエラー発生数と前記FPGAの数に基づいて前記FPGAにおける故障率を算出し、算出された前記故障率と要求される故障率の値との比較結果に基づいて、前記電源電圧を変更することを特徴とする請求項1に記載の半導体装置。前記電圧制御部は、前記故障率が前記要求される故障率の値よりも小さいときに、前記故障率が前記要求される故障率の値以上のときよりも、前記電源電圧を小さくすることを特徴とする請求項2に記載の半導体装置。前記ソフトエラー発生数及び前記FPGAの数を送信するとともに、他の半導体装置が有する他のFPGAの数及び前記他のFPGAでの前記所定時間あたりのソフトエラー発生数を受信する送受信部を更に有し、前記電圧制御部は、前記故障率を、前記所定時間あたりの前記FPGA及び前記他のFPGAでの前記ソフトエラー発生数の総数と、前記FPGA及び前記他のFPGAの総数に基づいて算出することを特徴とする請求項2または3に記載の半導体装置。FPGAに備えられている回路情報を記憶する記憶部にて所定時間あたりに発生するソフトエラーの発生数に応じ、前記FPGAに供給する電源電圧を変更する、ことを特徴とする電源電圧制御方法。ところで、同じ中性子線量のもとでのコンフィグレーションメモリのソフトエラー発生数または故障率は、FPGAの電源電圧が低いほど多く、電源電圧が高いほど下がる傾向にある。そのため、たとえば、FPGAに対して、要求される故障率を満たすような比較的高い電源電圧を印加し続けることで、信頼性を保てる。しかしながら、所定時間あたりのソフトエラー発生数は固定ではなく、たとえば、環境に応じて中性子線量が変動した場合には変更する。そのためソフトエラー発生数が少ないときにも、要求される故障率に応じた電源電圧を印加し続けることは、消費電力の増大につながってしまうという問題がある。発明の一観点によれば、回路情報を記憶する記憶部を備え、前記記憶部におけるソフトエラーの有無を検出し、エラー検出結果を出力するFPGAと、所定時間あたりの前記FPGAでのソフトエラー発生数に応じて前記FPGAに供給する電源電圧を変更する電圧制御部と、を備えた半導体装置が提供される。また、発明の一観点によれば、FPGAに備えられている回路情報を記憶する記憶部にて所定時間あたりに発生するソフトエラーの発生数に応じ、前記FPGAに供給する電源電圧を変更する、電源電圧制御方法が提供される。開示の半導体装置及び電源電圧制御方法によれば、FPGAを有する半導体装置の消費電力を抑制することができる。以下、本実施の形態を、図面を参照しつつ説明する。第1の実施の形態図1は、第1の実施の形態の半導体装置の一例を示す図である。半導体装置1は、FPGA2-1,2-2,...,2-nと、電圧制御部3を有している。FPGA2-1は、ユーザ回路2a、記憶部以下コンフィグレーションメモリと呼ぶ2b、エラー検出部2cを有している。コンフィグレーションメモリ2bは、ユーザ回路2aの回路情報を記憶している。ユーザは、コンフィグレーションメモリ2bに記憶された回路情報を書き換える再コンフィグレーションすることで、ユーザ回路2aを変更することができる。エラー検出部2cは、たとえば、CRCエラー検出機能により、コンフィグレーションメモリ2bにおけるソフトエラーの有無を検出し、エラー検出結果を出力する。FPGA2-2~2-nについてもFPGA2-1と同様の要素を有している。なお、半導体装置1において、FPGA数は1つであってもよい。電圧制御部3は、所定時間たとえば、1時間、6時間、24時間などあたりのソフトエラー発生数に応じてFPGA2-1~2-nに供給する電源電圧を変更する。ソフトエラー発生数は、FPGA2-1~2-nから出力されるエラー検出結果に基づいて、たとえば、電圧制御部3内または電圧制御部3外の図示しない計数部カウンタにより計数される。同じ中性子線量のもとでのコンフィグレーションメモリのソフトエラー発生数は、FPGAの電源電圧が低いほど多く、電源電圧が高いほど少なくなる傾向にある。図2は、ソフトエラー発生数と電源電圧の関係の一例を示す図である。図2では、6つのサンプルのFPGA90nmの製造プロセスにより製造されたチップ1~チップ6に印加する電源電圧と、FPGAのコンフィグレーションメモリに発生するチップごとのFITFailuresintime数と、その平均値及び近似直線の一例が示されている。縦軸がチップごとのFIT数、横軸が電源電圧VDD[V]である。なお、FIT数は、10の9乗時間におけるチップあたりのソフトエラー発生数を示しており、以下では、この値を故障率と呼ぶ場合もある。図2に示されているように、電源電圧が上がるにつれてソフトエラー発生数は少なくなる。そのため、電圧制御部3は、所定時間あたりのソフトエラー発生数が多い場合には、電源電圧を上げることによりソフトエラー発生数を抑制することができる。また、たとえば、環境の変化により中性子線量が下がり、所定時間あたりのソフトエラー発生数が少なくなった場合には、電圧制御部3は電源電圧を下げることにより、半導体装置1の消費電力を抑えることができる。たとえば、図1に示すように、電圧制御部3は、所定時間あたりのソフトエラー発生数に応じて、電源電圧を複数段階図1では、VDD_max,VDD_typ,VDD_minの3段階で変える。なお、電圧制御部3は、所定時間あたりのソフトエラー発生数とFPGA数に基づいて故障率を算出し、算出された故障率と故障率の要求値との比較結果に基づいて電源電圧を変更することで、FPGAの信頼性を保ったまま消費電力を抑制できる。故障率の算出方法についての詳細は、後述する。図3は、第1の実施の形態の半導体装置の動作の一例を示すフローチャートである。FPGA2-1~2-nのエラー検出部2cは、たとえば、CRCエラー検出機能により、コンフィグレーションメモリ2bにおけるソフトエラーの有無を検出し、エラー検出結果を出力するステップS1。そして、たとえば、電圧制御部3内または電圧制御部3外の図示しない計数部は、エラー検出結果に基づいて、ソフトエラー発生数を所定時間計数するステップS2。ソフトエラー発生数が所定時間計数されると、電圧制御部3は、所定時間あたりのソフトエラー発生数に応じてFPGA2-1~2-nに供給する電源電圧を変更するステップS3。このように、第1の実施の形態の半導体装置1は、FPGA2-1~2-nに供給する電源電圧を、たとえば、要求される故障率に基づいた固定値とするのではなく、所定時間あたりのソフトエラー発生数に応じて変更する。これにより、中性子線量が少ない環境で所定時間のソフトエラー発生数が少ないときにも、要求される故障率に基づいた比較的高い電源電圧を印加し続けなくてもよくなり、電源電圧を下げることができ、半導体装置1の消費電力を抑えることができる。第2の実施の形態図4は、第2の実施の形態の半導体装置の一例を示す図である。図4では、複数の半導体装置10-1,10-2,...,10-Nがデータ処理装置20に接続されている例が示されている。半導体装置10-1~10-Nは、たとえば、複数の半導体集積回路が搭載された回路基板ボードである。半導体装置10-1は、FPGA11-1,11-2,...,11-m、電圧制御部12、送受信部13を有している。FPGA11-1~11-mは、図1に示したFPGA2-1と同様の機能を有している。電圧制御部12は、CPU12a、DC/DCコントローラ12bを有しており、図1に示した電圧制御部3と同様の機能を有する。送受信部13は、FPGA11-1~11-mから出力されるエラー検出結果を取得し、半導体装置10-1のFPGA11-1~11-mにおける所定時間あたりのソフトエラー発生数を計数する。そして、送受信部13は、計数されたソフトエラー発生数をデータ処理装置20に送信する。また、送受信部13は、データ処理装置20で算出された、全半導体装置10-1~10-NのFPGA11-1~11-mにおけるソフトエラー発生数を受信し、電圧制御部12のCPU12aに通知する機能を有する。他の半導体装置10-2~10-Nについても、半導体装置10-1と同様の要素を有している。データ処理装置20は、たとえば、コンピュータであり、半導体装置10-1~10-Nの送受信部13との間で、有線または無線によりデータの送受信を行う。またデータ処理装置20は、半導体装置10-1~10-Nから所定時間あたりのソフトエラー発生数を受信すると、それらを各半導体装置10-1~10-Nに送信する。以下、半導体装置10-1の各部の詳細を説明する。FPGA図5は、FPGAの一例を示す図である。FPGA11-1は、ユーザ回路111、コンフィグレーションメモリ112、読み出し制御部113,114、CRC計算部115、比較部116、レジスタr1,r2,...,rnを有している。ユーザ回路111は、図示を省略しているが、ルックアップテーブルやフリップフロップを含む複数のロジックセルや内部配線、複数のスイッチ、メモリなどを有している。コンフィグレーションメモリ112に格納されている回路情報に応じてユーザ回路111のスイッチがオンまたはオフされることで、回路が構築される。また、ユーザ回路111には、ユーザからの所望の信号の入力や、ユーザ回路111で得られた値を出力するための入出力端子P1,P2,...,Pmが接続されている。コンフィグレーションメモリ112は、複数のデータフレームD1,D2,...,Dnを有しており、ユーザ回路111の回路構成についての回路情報を記憶している。回路情報は、たとえば、半導体装置10-1が有する図示しない記憶装置不揮発性メモリから、ロードされる。読み出し制御部113は、コンフィグレーションメモリ112のデータフレームD1~Dnの何れかを選択して、選択されたデータフレームに記憶された値を読み出す。レジスタr1~rnには、コンフィグレーションメモリ112に回路情報がロードされる際に、それぞれのデータフレームD1~Dnに対応したCRCデータたとえば、32ビットデータが格納される。CRCデータは、たとえば、回路情報の作成時に設計ツールなどで事前に計算される。読み出し制御部114は、レジスタr1~rnの何れかを選択して、選択されたレジスタに格納されたCRCデータを読み出す。CRC計算部115は、読み出し制御部113で読み出されたデータフレームの値を取得して、CRCデータを計算する。比較部116は、読み出し制御部113で選択されたデータフレームに記憶されている値に基づいて計算されたCRCデータと、読み出し制御部113で選択されたデータフレームに対応したレジスタに予め格納されているCRCデータとを比較する。そして、比較部116は、両者のCRCデータが一致すれば、たとえば、0を、不一致のときには、ソフトエラーが発生していると判定して1をエラー検出端子Errから出力する。他のFPGA11-2~11-mについてもFPGA11-1と同様の要素を備えている。送受信部図6は、送受信部の一例を示す図である。送受信部13は、OR回路131、カウンタ132、タイマ133、送信部134、受信部135を有している。OR回路131は、たとえば、FPGA11-1~11-mの各エラー検出端子Err図5参照に接続するm個の入力端子を有している。FPGA11-1~11-mのエラー検出端子Errから1つでも1が出力されると、OR回路131の出力は1となる。カウンタ132は、OR回路131から1が出力される回数をカウントすることで、FPGA11-1~11-mのコンフィグレーションメモリ112で発生するソフトエラーの発生数をカウントする。なお、図6の送受信部13の例では同じタイミングで、複数のFPGA11-1~11-mからソフトエラーが検出されないことを前提としている。同じタイミングで複数のFPGA11-1~11-mからソフトエラーが検出される確率は極めて少ないが、そのような場合を考慮して、各FPGA11-1~11-mに対してカウンタを設けてその計数結果を合計する加算器を設けるようにしてもよい。これにより、より精度のよいソフトエラー発生数が得られる。タイマ133は、カウンタ132がソフトエラーの発生数をカウントする時間を決めている。たとえば、タイマ133は、所定時間たとえば、1時間、6時間、24時間など経過したら、トリガ信号を送信部134に送り、その時のカウント値をソフトエラー発生数として送信させる。また、タイマ133は、カウンタ132にカウント値をクリアさせる。送信部134は、タイマ133からのトリガ信号を受けると、そのときのカウンタ132のカウント値をソフトエラー発生数としてデータ処理装置20に送信する。図7は、送信部が送信するソフトエラー発生情報の一例を示す図である。ソフトエラー発生数を送信する際、送信部134は、たとえば、図7のように、自身の半導体装置10-1の装置番号と、部品個数FPGA11-1~11-mの数、所定時間あたりのソフトエラー発生数をソフトエラー発生情報として送信する。図7に示されている例では、たとえば、半導体装置10-1は、装置番号が3、部品個数が2、ソフトエラー発生数が1であったことが示されている。受信部135は、データ処理装置20から、図7に示したような各半導体装置10-1~10-Nのそれぞれにおける装置番号、部品個数、所定時間あたりのソフトエラー発生数を受信し、CPU12aに通知する。CPUの機能ブロック図8は、CPUの機能ブロックの一例を示す図である。CPU12aは、受信情報記憶部121、故障率計算部122、要求値記憶部123、比較判定部124、制御値生成部125を有している。受信情報記憶部121は、送受信部13で受信された、各半導体装置10-1~10-Nのそれぞれにおける装置番号、部品個数、所定時間あたりのソフトエラー発生数を、CPU12aの汎用入出力インタフェース図示せずを介して取得し、記憶する。図9は、受信情報記憶部に記憶されるデータ例を示す図である。図9に示されているテーブルのように、受信情報記憶部121は、各半導体装置10-1~10-Nの装置番号たとえば、図9のように1からNまでの番号、部品個数FPGA数、ソフトエラー発生数を記憶する。故障率計算部122は、以下の式1に基づいて故障率を算出する。式1で、Nは、半導体装置10-1~10-Nの数、Tはタイマ133に設定される時間、すなわちカウンタ132がソフトエラー発生数を計数する一定時間である。故障率は、半導体装置10-1~10-Nで時間Tの間に発生したソフトエラー発生数の合計を、全FPGA数と時間Tの積で割ったものであり、1つのFPGAで単位時間当たりに発生するソフトエラー発生数を示す。多くのFPGAで発生したソフトエラー発生数に基づいて故障率を求めることで、算出される故障率の精度が向上する。要求値記憶部123には、たとえば、半導体装置10-1の図示しない入出力端子から入力される、ユーザにより指定された故障率の要求値が記憶されている。比較判定部124は、故障率計算部122で計算された故障率と、要求値記憶部123に記憶されている故障率の要求値とを比較し、比較結果を出力する。比較結果には、たとえば、計算された故障率が要求値に対してどれだけ小さいのかを示す情報も含まれる。制御値生成部125は、比較判定部124での比較結果に基づき、DC/DCコントローラ12bに、FPGA11-1~11-mへ供給する電源電圧を変更させるための制御値を送出する。たとえば、DC/DCコントローラ12bが、VDD_max、VDD_typ、VDD_min大小関係はVDD_max>VDD_typ>VDD_minの3段階で電源電圧を変更できるとする。この場合、制御値生成部125は、たとえば、計算された故障率が要求値より大きい場合には、最大の電源電圧VDD_maxがFPGA11-1~11-mに供給されるように、DC/DCコントローラ12bに2ビットの制御値11を送出する。また、制御値生成部125は、たとえば、計算された故障率が要求値に対して15未満小さい場合には、電源電圧VDD_typがFPGA11-1~11-mに供給されるように、DC/DCコントローラ12bに制御値10を送出する。また、制御値生成部125は、たとえば、計算された故障率が要求値に対して15以上小さい場合には、電源電圧VDD_minがFPGA11-1~11-mに供給されるように、DC/DCコントローラ12bに制御値01を送出する。なお、最大の電源電圧VDD_maxは、たとえば、故障率が要求値となるときの電源電圧に基づいて設定される。たとえば、図2に示したような特性を有するFPGAにおいて、ユーザにより1150[FIT]が要求値と指定された場合、DC/DCコントローラ12bでは、VDD=1.26VがVDD_maxと設定される。CPU12aからDC/DCコントローラ12bへの制御値の送出は、汎用インタフェースたとえば、I2Cバスなどを介して行われる。DC/DCコントローラDC/DCコントローラ12bは、CPU12aから送出される制御値に応じて、プログラマブルにFPGA11-1~11-mに供給する電源電圧を変更する。図示を省略するが、DC/DCコントローラ12bは、電源電圧制御用のレジスタを有しており、そのレジスタにCPU12aからの制御値が書き込まれることにより、出力される電源電圧が設定される。以上、半導体装置10-1の各部の例を説明したが、半導体装置10-2~10-Nについても同様の要素を有している。次に、半導体装置10-1の動作例を説明する。なお、以下に示す動作例でも、DC/DCコントローラ12bが、VDD_max、VDD_typ、VDD_minの3段階で電源電圧を変更する場合を説明する。図10は、半導体装置の一例の動作を示すフローチャートである。半導体装置10-1の電源がオンになるとステップS10、CPU12aの制御のもと、DC/DCコントローラ12bは電源電圧としてVDD_maxをFPGA11-1~11-mに供給するステップS11。これは、電源電圧が印加されていない状態では、故障率が要求値より大きいと仮定しているためである。図2に示したように電源電圧が高い方がソフトエラー発生数を抑制できるため、DC/DCコントローラ12bは、3段階の電源電圧のうち、まずは最大のVDD_maxをFPGA11-1~11-mに供給する。そして、送受信部13のカウンタ132はFPGA11-1~11-mから出力されるエラー検出結果をもとに、ソフトエラー発生数のカウントを開始するステップS12。なお、たとえば、カウント中に電源がオフになると半導体装置10-1の動作が終了するステップS13。電源がオンの状態が継続している間、送受信部13のタイマ133は、カウンタ132でのカウント時間が時間Tに達したか否か判定するステップS14。時間Tは、カウンタ132がソフトエラー発生数を計数する時間たとえば、1時間、6時間、24時間であり、式1に示したように、故障率を算出する際に用いられる。カウント時間が時間Tに達していない場合には、電源がオン状態であれば、カウンタ132でのカウントが継続される。カウント時間が時間Tに達すると、送受信部13は、ソフトエラー発生情報の送受信を行うステップS15。ステップS15の処理では、送受信部13のタイマ133は、トリガ信号を送信部134に送り、その時のカウント値ソフトエラー発生数を含む、図7に示したようなソフトエラー発生情報を送信させる。なお、タイマ133は、カウンタ132にカウント値をクリアさせる。また、受信部135はデータ処理装置20から、他の半導体装置10-2~10-Nについてのソフトエラー発生情報を受信する。CPU12aは、受信したソフトエラー発生情報から、式1に基づいて故障率を計算しステップS16、故障率の要求値との比較判定処理を行うステップS17。計算した故障率が要求値に対して15以上小さいときには、CPU12aは、DC/DCコントローラ12bに設定する制御値を01とするステップS18。これにより、DC/DCコントローラ12bは、FPGA11-1~11-mに供給する電源電圧VDDをVDD_minとするステップS19。計算した故障率が要求値に対して15未満小さいときには、CPU12aは、DC/DCコントローラ12bに設定する制御値を10とするステップS20。これにより、DC/DCコントローラ12bは、FPGA11-1~11-mに供給する電源電圧をVDD_typとするステップS21。計算した故障率が要求値以上のときには、CPU12aは、DC/DCコントローラ12bに設定する制御値を11とするステップS22。これにより、DC/DCコントローラ12bは、FPGA11-1~11-mに供給する電源電圧をVDD_maxとするステップS23。ステップS19、ステップS21、またはステップS23の処理が終わると、ステップS13からの処理が繰り返される。なお、図10における各ステップの順序は特に上記に限定されるものではない。図11は、FPGAに供給される電源電圧の制御例を示す図である。横軸が時間、縦軸が電源電圧を示している。図11に示されているように、FPGA11-1~11-mに供給される電源電圧は、半導体装置10-1の電源立ち上げ時には、VDD_maxに設定される。そして、その後時間Tごとに定期的に、前の時間Tの間におけるソフトエラー発生数から算出される故障率と要求値との比較結果に応じて、VDD_max、VDD_typ、VDD_minの三段階の何れかの電源電圧が設定される。図12は、故障率、電源電圧及び消費電力の関係の一例を示す図である。横軸は電源電圧の大きさを示し、左の縦軸は故障率FIT数、右の縦軸は消費電力を示している。また、図12には、図2に示したような、故障率と電源電圧の関係が直線で示されている。故障率の要求値を満たす電源電圧がVDD_maxとなっている。電源電圧がVDD_maxのときには消費電力W_maxとなる。故障率の要求値を満たすために常に電源電圧をVDD_maxに固定していると消費電力が増大する。これに対して、本実施の形態の半導体装置10-1~10-Nにおける電源電圧の制御方法によれば、算出された故障率に応じて、FPGA11-1~11-mに供給される電源電圧が変更されるので、消費電力を抑制できる。たとえば、故障率の要求値に対して15以上小さい算出値Aが得られたときには、電源電圧はVDD_minとなる。たとえば、故障率の要求値が1150[FIT]であるとした場合には、算出された故障率が977[FIT]以下のときに、電源電圧がVDD_minとなる。また、故障率の要求値に対して15未満の範囲で小さい算出値Bが得られたときには、電源電圧はVDD_typとなる。たとえば、故障率の要求値が1150[FIT]であるとした場合には、算出された故障率が978~1149[FIT]のときに、電源電圧がVDD_typとなる。故障率の要求値よりも大きい算出値Cが得られたときには、電源電圧はVDD_maxとなる。このように、算出された故障率が要求値よりも低いときには電源電圧がVDD_maxよりも低い値VDD_typまたはVDD_minとなり、消費電力もW_maxよりも低い値W_typまたはW_minとすることができる。なお、FPGAの消費電力PDは以下の式で表せる。上式において、ICCSはスタティック電源電流、Cは負荷容量、fは動作周波数である。また、Aの項は静的消費電力、Bの項は動的消費電力である。たとえば、VDD_max=1.26V、VDD_typ=1.20V、VDD_min=1.14Vである場合、電源電圧が1.26Vから1.14Vに変更されると、消費電力は、Aの部分で10、Bの部分で20低減できる。全体の消費電力に占めるAとBの割合を1:1とすると、全体的には15消費電力を削減できる。このように、故障率の要求値を考慮した電源電圧制御が行われるため、信頼性を維持したまま半導体装置10-1~10-Nの消費電力の抑制が可能となる。なお、上記では3段階で電源電圧を変更する例について示したが、これに限定されず、2段階または4段階以上で電源電圧を変更するようにしてもよい。また、上記では算出された故障率が要求値に対して15未満の範囲で小さいものか15以上小さいかで、電源電圧を変えているが、この値15に限定されるものではないことは言うまでもない。変形例図4に示した半導体装置10-1の例では、半導体装置10-1内に所定期間のソフトエラー発生数をカウントする送受信部を設けた場合について説明したが、これに限定されない。たとえば、所定期間のソフトエラー発生数をカウントする送受信部を半導体装置10-1とは別のボードに設けるようにしてもよい。図13は、複数のボードを有する半導体装置の例を示す図である。図13に示されている例では、バックボードBKに対して、複数のボードB1,B2,B3が搭載されている。ボードB1,B2は、図4に示した半導体装置10-1と同様に、FPGA11-1~11-mと電圧制御部12を有しているが、送受信部13aは、別のボードB3に備えられている。この送受信部13aは、図6に示した送受信部13と同様の要素を備えており、ボードB1,B2のFPGA11-1~11-mから出力されるエラー検出結果に基づいて、ソフトエラー発生数をカウントする。そして、送受信部13aは、所定時間でのソフトエラー発生数と、装置番号と、ボードB1,B2のFPGA数の合計値などを、ソフトエラー発生情報としてデータ処理装置20に送信する。また、送受信部13aは、データ処理装置20から、図示しない他の半導体装置のソフトエラー発生情報を受信して、各ボードB1,B2のCPU12aに通知する。このような変形例においても、前述の実施の形態と同様の効果が得られる。ところで、上記の説明では、CPU12aが式1に基づき故障率を算出する、として説明したが、データ処理装置20が故障率を算出し、算出した故障率を電圧制御部12に対して送受信部13,13aを介して通知するようにしてもよい。なお、データ処理装置20は、たとえば、以下のようなハードウェアにて実現可能である。図14は、データ処理装置の一例を示す図である。データ処理装置20は、CPUCentralProcessingUnit211によって装置全体が制御されている。CPU211には、バス218を介してRAMRandomAccessMemory212と複数の周辺機器が接続されている。RAM212は、データ処理装置20の主記憶装置として使用される。RAM212には、CPU211に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM212には、CPU211による処理に用いる各種データが格納される。バス218に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive213、グラフィック処理装置214、入力インタフェース215、光学ドライブ装置216、及び通信インタフェース217がある。HDD213は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD213は、データ処理装置20の二次記憶装置として使用される。HDD213には、OSのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置214には、モニタ214aが接続されている。グラフィック処理装置214は、CPU211からの命令にしたがって、画像をモニタ214aの画面に表示させる。モニタ214aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インタフェース215には、キーボード215aとマウス215bとが接続されている。入力インタフェース215は、キーボード215aやマウス215bから送られてくる信号をCPU211に送信する。なお、マウス215bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置216は、レーザ光などを利用して、光ディスク216aに記録されたデータの読み取りを行う。光ディスク216aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク216aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インタフェース217は、たとえば、ネットワーク217aを介して、図4に示したような半導体装置10-1~10-Nまたは図13に示したようなボードB3の送受信部13aに接続されている。そして、通信インタフェース217は、ネットワーク217aを介して、半導体装置10-1~10-Nからソフトエラー発生情報を受信する。また、通信インタフェース217は、受信した全ての半導体装置10-1~10-Nのソフトエラー発生情報を、ネットワーク217aを介して、各半導体装置10-1~10-Nに送信する。また、データ処理装置20が故障率を算出する場合には、通信インタフェース217は、CPU211により算出された故障率を各半導体装置10-1~10-Nに送信する。以上のようなハードウェア構成によって、データ処理装置20を実現することができる。以上、実施の形態に基づき、本発明の半導体装置及び電源電圧制御方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1回路情報を記憶する記憶部を備え、前記記憶部におけるソフトエラーの有無を検出し、エラー検出結果を出力するFPGAと、所定時間あたりの前記FPGAでのソフトエラー発生数に応じて前記FPGAに供給する電源電圧を変更する電圧制御部と、を有することを特徴とする半導体装置。付記2前記電圧制御部は、前記所定時間あたりの前記ソフトエラー発生数と前記FPGAの数に基づいて前記FPGAにおける故障率を算出し、算出された前記故障率と要求される故障率の値との比較結果に基づいて、前記電源電圧を変更することを特徴とする付記1に記載の半導体装置。付記3前記電圧制御部は、前記故障率が前記要求される故障率の値よりも小さいときに、前記故障率が前記要求される故障率の値以上のときよりも、前記電源電圧を小さくすることを特徴とする付記2に記載の半導体装置。付記4前記ソフトエラー発生数及び前記FPGAの数を送信するとともに、他の半導体装置が有する他のFPGAの数及び前記他のFPGAでの前記所定時間あたりのソフトエラー発生数を受信する送受信部を更に有し、前記電圧制御部は、前記故障率を、前記所定時間あたりの前記FPGA及び前記他のFPGAでの前記ソフトエラー発生数の総数と、前記FPGA及び前記他のFPGAの総数に基づいて算出することを特徴とする付記2または3に記載の半導体装置。付記5前記電圧制御部が、前記所定時間あたりの前記エラー検出結果から前記ソフトエラー発生数を算出することを特徴とする付記1乃至4の何れか1つに記載の半導体装置。付記6前記エラー検出結果に応じて、前記ソフトエラー発生数を計数するカウンタを有することを特徴とする付記1乃至4の何れか1つに記載の半導体装置。付記7前記電圧制御部は、前記所定時間ごとに前記電源電圧を定期的に変更することを特徴とする付記1乃至6の何れか1つに記載の半導体装置。付記8FPGAに備えられている回路情報を記憶する記憶部にて所定時間あたりに発生するソフトエラーの発生数に応じ、前記FPGAに供給する電源電圧を変更する、ことを特徴とする電源電圧制御方法。付記9前記所定時間あたりの前記ソフトエラー発生数と前記FPGAの数に基づいて前記FPGAにおける故障率を算出し、算出された前記故障率と要求される故障率の値との比較結果に基づいて、前記電源電圧を変更することを特徴とする付記8に記載の電源電圧制御方法。付記10前記故障率が前記要求される故障率の値よりも小さいときに、前記故障率が前記要求される故障率の値以上のときよりも、前記電源電圧を小さくすることを特徴とする付記9に記載の電源電圧制御方法。付記11前記所定時間ごとに前記電源電圧を定期的に変更することを特徴とする付記8乃至10の何れか1つに記載の電源電圧制御方法。"