"第1の配線層と第2の配線層とが形成されたフィルム基板と、前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、前記第1の配線層と前記半導体チップの出力端子とが電気的に接続され、前記第2の配線層によって、前記半導体チップの複数の端子同士が電気的に接続されており、前記第2の配線層を介して、前記半導体チップの電源、或いはクロックが伝達されることを特徴とするドライバ。前記第2の配線層は、前記半導体チップと前記フィルム基板との間に形成されていることを特徴とする請求項1に記載のドライバ。前記半導体チップは長手方向と短手方向とを有しており、前記第2の配線層は、前記長手方向に形成されていることを特徴とする請求項2に記載のドライバ。前記第2の配線層は、前記フィルム基板の外周に形成される入力端子に接続されていることを特徴とする請求項1乃至請求項3の何れか1項に記載のドライバ。配線層が形成されたフィルム基板と、前記フィルム基板上にチップオンフィルム方式で実装された半導体チップとを有し、前記半導体チップは、長手方向に配置される複数の出力端子が2段設けられており、前記2段の出力端子の間には、データラッチとデコーダ回路とバッファ回路とが設けられており、前記2段の出力端子と前記配線層とが電気的に接続されていることを特徴とするドライバ。前記2段の出力端子は、第1の出力端子と、前記半導体チップの入力端子と前記第1の出力端子との間に設けられた第2の出力端子とから成り、前記第2の出力端子に接続される前記配線層は、前記第1の出力端子と前記第2の出力端子との間に配置されていることを特徴とする請求項5に記載のドライバ。近年、TFT方式の液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの画素数の増大化、および高精細化の傾向にあり、それに伴い、ゲート信号線およびドレイン信号線も増大し、ドレインドライバの入出力端子数も多くせざるを得なくなってきている。例えば、XGA仕様の液晶表示パネルでは、ドレイン信号線の本数は3072=1024×3RGB本であり、出力端子数が384本のドレインドライバを使用するとして、XGA仕様の液晶表示パネルで必要なドレインドライバ数は、8=3072/384個となる。これに対して、UXGA仕様に高精細化が進むと、ドレイン信号線の本数は4800=1600×3RGB本であり、前述の場合と同様、出力端子数が384本のドレインドライバを使用すると、UXGA仕様の液晶表示パネルで必要なドレインドライバ数は、12.5=4800/384個となる。このように、液晶表示パネルの高精細化が進むにつれて、液晶表示パネル当たりのドレイン線本数が増え、必要なドレインドライバの個数が増えることになる。これにより、表示制御装置110の負荷容量が増加し、ドレインドライバ130を駆動できなくなってしまうという問題点があった。液晶表示パネルが高精細化しても、ドレインドライバの数量が変化しないようにするためには、1ドレインドライバ当たりの出力端子数を増やす必要がある。一般に、ドレインドライバを構成する半導体チップICは、その外形形状が横長の板状となっているが、1ドレインドライバ当たりの出力端子BUMP数を増やすと、半導体チップICは、より横方向の長さを長くする必要がある。また、半導体チップICは、一枚の半導体ウェーハに複数形成した後、切り離して作成されるが、横方向の長さがより長い横長の半導体チップICになるにつれて、一枚のウェーハから取得できるチップ数が減少し、一個の半導体チップICの価格が高くなってしまう。さらに、横方向の長さがより長い横長の半導体チップICになると、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップICを形成する際に、該露光範囲を超えてしまうことが懸念される。これを解決するためには、より高価な露光装置を使用する必要があり、一個の半導体チップICの価格が高くなってしまう。一方、市場の成熟に伴い、液晶表示装置は、より低価格化が要求されているが、ドレインドライバ130を構成する半導体チップICが高くなると、液晶表示装置の価格が高くなるという問題点がある。また、ドレイン信号線の増加にともない、必然的にドレインドライバ130の出力端子BUMP1のピッチが小さくなる傾向にあり、半導体チップICの選別時におけるプロービングが困難になることが懸念されている。さらに、ドレイン信号線の増加にともない、1個のドレインドライバ130の回路規模が大きくなる傾向にあり、半導体チップIC内部における配線インピーダンスによる電圧降下が無視できなくなることが懸念されている。本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子の画素数が増大しても、それに充分対処し得、しかも低価格化を図ることが可能となる技術を提供することにある。また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、簡単に検査を行うことが可能となる技術を提供することにある。また、本発明の他の目的は、液晶表示装置において、映像線駆動手段の半導体集積回路装置の出力端子数が増加しても、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる技術を提供することにある。本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。即ち、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、半導体集積回路装置を有し、前記半導体集積回路装置は、例えば、前記半導体集積回路装置の短手方向の中央部に、前記半導体集積回路装置の長手方向に設けられる第1の出力端子部と、前記第1の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる第1の出力端子部と、前記第1の出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。また、本発明の好ましい実施例では、前記第1の出力端子部および前記出力回路部以外の領域で、少なくとも前記半導体集積回路装置の2つの短辺の周辺部に沿って設けられる第2の出力端子部を有することを特徴とする。また、本発明の好ましい実施例では、前記一対の出力回路部は、正極性の階調電圧を生成する正極性出力回路部と、負極性の階調電圧を生成する負極性出力回路部とが交互に設けられることを特徴とする。また、本発明の好ましい実施例では、前記一対の出力回路部の一方の出力回路部には、正極性の階調電圧を生成する正極性出力回路部が設けられ、前記一対の出力回路部の他方の出力回路部には、負極性の階調電圧を生成する負極性出力回路部が設けられることを特徴とする。また、本発明の好ましい実施例では、前記出力回路部は、バッファ回路と、デコーダ回路と、データラッチ部と、シフトレジスタ回路とを有し、前記バッファ回路、デコーダ回路、データラッチ部、およびシフトレジスタ回路は、前記第1の出力端子部から前記半導体集積回路の短手方向に、前記バッファ回路、デコーダ回路、データラッチ部、シフトレジスタ回路の順番に配置されることを特徴とする。また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の半導体集積回路装置を有し、前記各半導体集積回路装置は、前記半導体集積回路装置の短手方向に設けられる入力回路部と、前記入力回路部の前記半導体集積回路装置の長手方向の両側に、前記半導体集積回路装置の長手方向に設けられる複数の出力端子部と、前記各出力端子部毎に、前記各出力端子部の前記半導体集積回路装置の短手方向の両側に設けられ、前記各映像信号線に供給する階調電圧を生成する一対の出力回路部とを有することを特徴とする。また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記フィルム基板の配線層の一部は、一端が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記一端から前記フィルム基板の周辺部まで延長して設けられ、かつ、前記一端を含む部分が前記半導体集積回路装置により覆われていることを特徴とする。また、本発明は、一対の基板と、前記一対の基板間の狭持される液晶と有する液晶表示素子で、複数の画素と、前記液晶層の複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、前記一対の基板の一方の基板に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、前記半導体集積回路装置の周辺部以外の領域に、前記半導体集積回路装置の長手方向に設けられる複数のバンプ電極を有し、前記一方の基板に形成される映像信号線の一部は、端子部が前記半導体集積回路装置の各バンプ電極と接続されるとともに、前記端子部を含む領域が前記半導体集積回路装置により覆われていることを特徴とする。また、本発明の好ましい実施例では、前記複数のバンプ電極は、前記半導体集積回路装置の長手方向に複数列に形成されていることを特徴とする。また、本発明の好ましい実施例では、前記複数列の一部の列のバンプ電極は、前記半導体集積回路装置の長手方向の長さが、当該列よりも前記フィルム基板の配線層が延長される方向にある列のバンプ電極の前記半導体集積回路装置の長手方向の長さよりも長くされていることを特徴とする。また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられた配線層により、互いに電気的に接続されていることを特徴とする。また、本発明は、複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像線駆動手段は、複数の配線層が形成されるフィルム基板と、前記フィルム基板上に搭載される半導体集積回路装置を有し、前記半導体集積回路装置は、複数のバンプ電極を有し、前記複数のバンプ電極の一部は、前記フィルム基板に設けられる配線層により、互いに電気的に接続され、前記バンプ電極同士を接続する配線層には、外部からの入力信号が印加されることを特徴とする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。1本発明によれば、液晶表示装置のコストを低減することが可能となる。2本発明によれば、液晶表示装置の検査が簡単化することが可能となる。3本発明によれば、半導体集積回路装置内部の配線層による電圧降下を防止することが可能となる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。[実施例1]本発明が適用される表示装置の基本構成図1は、本発明が適用されるTFT方式の液晶表示モジュールの概略構成を示すブロック図である。図1に示す液晶表示モジュールLCMは、液晶表示パネルTFT-LCD10の長辺側の一辺にドレインドライバ130が配置され、また、液晶表示パネル10の短辺側の一辺に、ゲートドライバ140が配置される。液晶表示パネル10は、例えば、1600×800×3の画素から構成される。なお、ここで、1画素とは、赤R、緑G、青Bの1ピクセルPixを意味する。パソコン等のホストコンピュータ側から出力される赤R、緑G、青Bの3色の表示データ映像信号、クロック信号、表示タイミング信号、同期信号水平同期信号、垂直同期信号からなる制御信号は、インタフェースコネクタを介して表示制御装置TFTコントローラ110に入力される。本実施例において、インタフェース部100は、前述の図24に示すTFTコントローラ基板301に、ドレインドライバ130は、前述の図24に示すドレインドライバ基板302に、ゲートドライバ140は、前述の図24に示すゲートドライバ基板303に実装される。ここで、ドレインドライバ130、およびゲートドライバ140を構成する半導体チップICは、いわゆるテープキャリアTapeCarrierPackage方式、または、チップオンフィルムChipOnFilm方式によってフィルム基板310に実装される。なお、前述の半導体チップICは、チップオングラスChipOnGlass方式により直接液晶表示パネル10の一方の透明基板に実装してもよい。図1に示す液晶表示パネル10の構成図2は、図1に示す液晶表示パネル10の一例の等価回路を示す図である。この図2に示すように、液晶表示パネル10は、マトリクス状に形成される複数の画素を有する。各画素は、隣接する2本の信号線ドレイン信号線Dまたはゲート信号線Gと、隣接する2本の信号線ゲート信号線Gまたはドレイン信号線Dとの交差領域内に配置される。各画素は薄膜トランジスタTFT1,TFT2を有し、各画素の薄膜トランジスタTFT1,TFT2のソース電極は、画素電極ITO1に接続される。また、画素電極ITO1とコモン電極ITO2との間に液晶層が設けられるので、画素電極ITO1とコモン電極ITO2との間には、液晶容量CLCが等価的に接続される。さらに、薄膜トランジスタTFT1,TFT2のソース電極と前段のゲート信号線Gとの間には、付加容量CADDが接続される。図3は、図1に示す液晶表示パネル10の他の例の等価回路を示す図である。図2に示す例では、前段のゲート信号線Gとソース電極との間に付加容量CADDが形成されているが、図3に示す例の等価回路では、共通信号線CNとソース電極との間に保持容量CSTGが形成されている点が異なっている。本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線Gパルスが付加容量CADDを介して画素電極ITO1に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。なお、図2、図3は、縦電界方式の液晶表示パネルの等価回路を示しており、図2、図3において、ARは表示領域である。また、図2、図3は回路図であるが、実際の幾何学的配置に対応して描かれている。図2、図3に示す液晶表示パネル10において、列方向に配置された各画素の薄膜トランジスタTFT1,TFT2のドレイン電極は、それぞれドレイン信号線Dに接続され、各ドレイン信号線Dは、列方向の各画素の液晶に階調電圧を印加するドレインドライバ130に接続される。また、行方向に配置された各画素における薄膜トランジスタTFT1,TFT2のゲート電極は、それぞれゲート信号線Gに接続され、各ゲート信号線Gは、1水平走査時間、行方向の各画素の薄膜トランジスタTFT1,TFT2のゲート電極に走査駆動電圧正のバイアス電圧あるいは負のバイアス電圧を供給するゲートドライバ140に接続される。図1に示すインタフェース部100の構成と動作概要図1に示すインタフェース部100は、表示制御装置110と電源回路120とから構成される。表示制御装置110は、1個の半導体集積回路LSIから構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ-タRGBを基に、ドレインドライバ130、および、ゲートドライバ140を制御駆動する。表示制御装置110は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス表示データ取込開始信号を信号線135を介して第1番目のドレインドライバ130に出力し、さらに、受け取った単純1列の表示データを、表示データのバスライン133を介してドレインドライバ130に出力する。その際、表示制御装置110は、各ドレインドライバ130のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロックCL2以下、単に、クロックCL2と称する。を信号線131を介して出力する。なお、本実施例においても、前述の図24に示すように、表示制御装置110からの制御信号および表示データ等は、TFTコントローラ基板301、ドレインドライバ基板302を介して、各ドレインドライバ130に入力される。本体コンピュータ側からの表示データは、例えば、6ビットで、1画素単位、即ち、赤R、緑G、青Bの各データを1つの組にして単位時間毎に転送される。また、第1番目のドレインドライバ130に入力されたスタートパルスにより第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。この第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が終了すると、第1番目のドレインドライバ130からスタートパルスが、第2番目のドレインドライバ130に入力され、第2番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。以下、同様にして、各ドレインドライバ130におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。表示制御装置110は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、1水平分の表示データが終了したものとして、各ドレインドライバ130におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル10のドレイン信号線Dに出力するための表示制御信号である出力タイミング制御用クロックCL1以下、単にクロックCL1と称する。を信号線132を介して各ドレインドライバ130に出力する。また、表示制御装置110は、垂直同期信号入力後に、第1番目のディスプレイタイミング信号が入力されると、これを第1番目の表示ラインと判断して信号線142を介してゲートドライバ140にフレーム開始指示信号を出力する。さらに、表示制御装置110は、水平同期信号に基づいて、1水平走査時間毎に、順次液晶表示パネル10の各ゲート信号線Gに正のバイアス電圧を印加するように、信号線141を介してゲートドライバ140へ1水平走査時間周期のシフトクロックであるクロックCL3を出力する。これにより、液晶表示パネル10の各ゲート信号線Gに接続された複数の薄膜トランジスタTFT1,TFT2が、1水平走査時間の間導通する。以上の動作により、液晶表示パネル10に画像が表示される。図1に示す電源回路120の構成図1に示す電源回路120は、正電圧生成回路121、負電圧生成回路122、コモン電極対向電極電圧生成回路123、ゲート電極電圧生成回路124から構成される。正電圧生成回路121、負電圧生成回路122は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路121は正極性の5値の階調基準電圧V0~V4を、負電圧生成回路122は負極性の5値の階調基準電圧V5~V9を出力する。この正極性の階調基準電圧V0~V4、および負極性の階調基準電圧V5~V9は、各ドレインドライバ130に供給される。また、各ドレインドライバ130には、表示制御装置110からの極性反転信号交流化信号;Mも、信号線134を介して供給される。コモン電極電圧生成回路123はコモン電極ITO2に印加する駆動電圧を、ゲート電極電圧生成回路124は薄膜トランジスタTFT1,TFT2のゲート電極に印加する駆動電圧正のバイアス電圧および負のバイアス電圧を生成する。図1に示す液晶表示モジュールの交流化駆動方法一般に、液晶層は、長時間同じ電圧直流電圧が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側/負電圧側に変化させるようにしている。この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の2通りの方法が知られている。コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。コモン対称法は、画素電極ITO1に印加される電圧の振幅が、コモン反転法の場合に比べ2倍となり、しきい値電圧が低い液晶が開発されない限り低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはNライン反転法が使用可能である。以下、ドット反転法について説明する。図4は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバ130からドレイン信号線Dに出力される液晶駆動電圧即ち、画素電極ITO1に印加される階調電圧の極性を説明するための図である。液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、図4に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線Dに、コモン電極ITO2に印加される液晶駆動電圧VCOMに対して負極性の液晶駆動電圧図4では●で示すが、また、偶数番目のドレイン信号線Dに、コモン電極ITO2に印加される液晶駆動電圧VCOMに対して正極性の液晶駆動電圧図4では○で示すが印加される。さらに、奇数フレームの偶数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線Dに正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線Dに負極性の液晶駆動電圧が印加される。また、各ライン毎の極性はフレーム毎に反転され、即ち、図4に示すように、偶数フレームの奇数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線Dに正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線Dに負極性の液晶駆動電圧が印加される。さらに、偶数フレームの偶数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線Dに負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線Dに正極性の液晶駆動電圧が印加される。このドット反転法を使用することにより、隣り合うドレイン信号線Dに印加される電圧が逆極性となるため、コモン電極ITO2や薄膜トランジスタTFT1,TFT2のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。また、コモン電極ITO2に流れる電流が少なく電圧降下が大きくならないため、コモン電極ITO2の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。図1に示すドレインドライバ130の構成図5は、図1に示すドレインドライバ130の一例の概略構成示すブロック図である。なお、ドレインドライバ130は、1個の半導体集積回路LSIから構成される。同図において、階調電圧生成回路151は、正電圧生成回路121から入力される正極性の5値の階調基準電圧V0~V4に基づいて、正極性の64階調の階調電圧を、並びに、負電圧生成回路122から入力される負極性の5値の階調基準電圧V5~V9に基づいて、負極性の64階調の階調電圧、を生成し、当該それぞれ正極性および負極性の64階調の階調電圧を、電圧バスラインを介してデコーダ回路157に出力する。また、シフトレジスタ回路153は、クロック制御回路152から出力される、クロックCL2に同期したシフトクロックに基づき、データ取り込み用信号を生成し、ラッチ回路1155に出力する。表示制御装置110から入力される表示データは、入力ラッチ回路154で一旦ラッチされる。この入力ラッチ回路154は、クロック制御回路152からのクロックに基づき、表示データをラッチする。ラッチ回路1155は、シフトレジスタ回路153から出力されるデータ取り込み用信号に基づき、表示制御装置110から入力されるクロックCL2に同期して、入力ラッチ回路154から出力される各色毎6ビットの表示データを出力本数分だけラッチする。ラッチ回路2156は、表示制御装置110から入力されるクロックCL1に応じて、ラッチ回路1155内の表示データをラッチする。このラッチ回路2156に取り込まれた表示データは、内部のレベルシフト回路を介してデコーダ回路157に入力される。デコーダ回路157は、正極性の64階調の階調電圧、あるいは負極性の64階調の階調電圧から、表示データに対応した1つの階調電圧64階調の中の1つの階調電圧を選択して、バッファ回路158に出力する。バッファ回路158は、入力された階調電圧を増幅電流増幅して各ドレイン信号線Dに出力する。図6は、図5に示すドレインドライバ130の一例の構成をより具体的に説明するためのブロック図である。同図において、153は、図5に示すシフトレジスタ回路、157は、図5に示すデコーダ回路であり、また、データラッチ部262は、図5に示すラッチ回路1155とラッチ回路2156のラッチを表し、レベルシフト回路263は、図5に示すラッチ回路2内部のレベルシフト回路を表わす。さらに、アンプ回路264と、アンプ回路264の出力を切り替える出力選択回路265が、図5に示すバッファ回路158を構成する。ここで、表示データ選択回路261、および出力選択回路265は、極性反転信号Mに基づいて制御される。また、Y1,Y2,Y3,Y4,Y5,Y6は、それぞれ第1番目、第2番目、第3番目、第4番目、第5番目、第6番目のドレイン信号線Dを示している。図6に示すドレインドライバ130においては、表示データ選択回路261により、データラッチ部262より詳しくは、図5に示すラッチ回路1155に入力されるデータ取り込み用信号を切り替えて、連続する表示データを隣合うデータラッチ部262に入力する。デコーダ回路157は、階調電圧生成回路151から供給される正極性の64階調の階調電圧の中から、各データラッチ部262より詳しくは、図5に示すラッチ回路2156から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路251と、階調電圧生成回路151から供給される負極性の64階調の階調電圧の中から、各データラッチ部262から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路252とから構成される。この高電圧用デコーダ回路251と低電圧用デコーダ回路252とは、隣接するデータラッチ部262毎に設けられる。アンプ回路264は、高電圧用アンプ回路271と低電圧用アンプ回路272とにより構成される。高電圧用アンプ回路271には高電圧用デコーダ回路251で生成された正極性の階調電圧が入力され、高電圧用アンプ回路271は正極性の階調電圧を出力する。低電圧用アンプ回路272には低電圧用デコーダ回路252で生成された負極性の階調電圧が入力され、低電圧用アンプ回路272は負極性の階調電圧を出力する。ドット反転法では、連続する表示データの階調電圧は互いに逆極性となり、また、アンプ回路264の並びは、高電圧用アンプ回路271→低電圧用アンプ回路272→高電圧用アンプ回路271→低電圧用アンプ回路272となるので、表示データ選択回路261により、データラッチ部262に入力される表示データを切り替えて、連続する表示データを交互に隣り合うデータラッチ部262に入力し、それに合わせて、高電圧用アンプ回路271、あるいは低電圧用アンプ回路272から出力される出力電圧を出力選択回路265により切り替え、連続する表示データの階調電圧が出力されるドレイン信号線D、例えば、第1番目のドレイン信号線Y1と第2番目のドレイン信号線Y2とに出力することにより、各ドレイン信号線Dに正極性あるいは負極性の階調電圧を出力することが可能となる。図7は、図5に示すドレインドライバ130の他の例の構成をより具体的に説明するためのブロック図である。この図7に示す例では、隣接する各色の表示データの階調電圧は互いに逆極性となることを利用し、表示データ選択回路261により、データラッチ部262に入力される表示データを切り替えて、各色毎の表示データを隣り合うデータラッチ部262に入力し、それに合わせて、高電圧用アンプ回路271、あるいは低電圧用アンプ回路272から出力される出力電圧を出力選択回路265により切り替え、各色毎の階調電圧が出力されるドレイン信号線D、例えば、第1番目のドレイン信号線Y1と第4番目のドレイン信号線Y4とに出力するようにしたものである。図6、図7に示す例では、低電圧用回路と高電圧用回路をそれぞれ出力端子全数ではなく、1/2の端子数分だけにすることで、半導体チップICのチップサイズの縮小を図っている。図8は、図6、図7に示す高電圧用デコーダ回路251および低電圧用デコーダ回路252の一例の概略構成を示す回路図である。図8に示す例では、図6に示す高電圧用デコーダ回路251または低電圧用デコーダ回路252は、エンハンスメントMOSトランジスタおよびデプレッションMOSトランジスタが直列接続されたトランジスタ列TRP2,TRP3で構成される。図6、図7に示す高電圧用アンプ回路271、および低電圧用アンプ回路272は、例えば、図9に示すように、オペアンプOPの反転入力端子BUMP-と出力端子BUMPとが直結され、その非反転入力端子BUMPが入力端子BUMPとされるボルテージホロワ回路で構成される。ここで、低電圧用アンプ回路272に使用されるオペアンプOPは、例えば、図10に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路271に使用されるオペアンプOPは、例えば、図11に示すような差動増幅回路で構成される。図12は、図7に示す出力選択回路265の一例の一選択回路の回路構成を示す回路図である。同図に示すように、図7に示す出力選択回路265の一選択回路は、高電圧用アンプ回路271とn番目のドレイン信号Ynとの間に接続されるPMOSトランジスタPM1と、高電圧用アンプ回路271とn3番目のドレイン信号Yn3との間に接続されるPMOSトランジスタPM2と、低電圧用アンプ回路272とn3番目のドレイン信号Yn3との間に接続されるNMOSトランジスタNM1と、低電圧用アンプ回路272とn番目のドレイン信号Ynとの間とに接続されるNMOSトランジスタNM2とを有する。PMOSトランジスタPM1のゲート電極には、インバータINVで反転されたノア回路NOR1の出力が、また、PMOSトランジスタPM2のゲート電極には、インバータINVで反転されたノア回路NOR2の出力が、それぞれレベルシフト回路LSでレベルシフトされて入力される。同様に、NMOSトランジスタNM1のゲート電極には、インバータINVで反転されたナンド回路NAND2の出力が、また、NMOSトランジスタNM2のゲート電極には、インバータINVで反転されたナンド回路NAND1の出力が、それぞれレベルシフト回路LSでレベルシフトされて入力される。ここで、ナンド回路NAND1とノア回路NOR1には、極性反転信号Mが、ナンド回路NAND2およびノア回路NOR2には、インバータINVで反転された極性反転信号Mが入力される。また、ナンド回路NAND1,NAND2には、出力イネーブル信号ENBが、ノア回路NOR1,NOR2には、インバータINVで反転された出力イネーブル信号ENBが入力される。表1に、ナンド回路NAND1,NAND2とノア回路NOR1,NOR2の真理値表と、その時の各MOSトランジスタPM1,PM2,NM1,NM2のオンオフ状態を示す。表1から分かるように、出力イネーブル信号ENBがLowレベル以下、Lレベルの時に、ナンド回路NAND1,NAND2はHighレベル以下、Hレベル、ノア回路NOR1,NOR2はLレベルとなり、各MOSトランジスタPM1,PM2,NM1,NM2はオフ状態となる。走査ラインの切り替わり時には、高電圧用アンプ回路271と低電圧用アンプ回路272とも不安定の状態にある。この出力イネーブル信号ENBは、走査ラインの切り替わり期間内に、各アンプ回路271,272の出力が、各ドレイン信号線Dに出力されるのを防止するために設けられている。なお、本実施例では、この出力イネーブル信号ENBとして、クロックCL1の反転信号を使用しているが、クロックCL2をカウントする等して内部で生成することも可能である。また、表1から分かるように、出力イネーブル信号ENBがHレベルの時には、極性反転信号MのHレベルあるいはLレベルに応じて、各ナンド回路NAND1,NAND2がHレベルあるいはLレベル、各ノア回路NOR1がHレベルあるいはLレベルとなる。これにより、PMOSトランジスタPM1およびNMOSトランジスタNM1がオフあるいはオン、PMOSトランジスタPM2およびNMOSトランジスタNM2がオンあるいはオフとなり、高電圧用アンプ回路271の出力はドレイン信号線Yn3に、低電圧用アンプ回路272の出力はドレイン信号線Yn、あるいは、高電圧用アンプ回路271の出力はドレイン信号線Ynに、低電圧用アンプ回路272の出力はドレイン信号線Yn3に出力される。本実施例の液晶表示モジュールの特徴的構成図13は、本実施例のドレインドライバ130を構成する半導体チップICの内部回路のレイアウトを示す図である。同図に示すように、本実施例は、シフトレジスタ回路153、データラッチ部262、デコーダ回路157、およびバッファ回路158から成る出力回路ブロックを、出力端子数分、半導体チップICの短手方向に2段に重ねて配置することを特徴とする。そして、図13に示すように、半導体チップICの短手方向の中央部に出力端子バンプ電極領域a20を設け、前記2段に重ねて配置された出力回路ブロックは、この出力端子領域a20から、バッファ回路158、デコーダ回路157、データラッチ部262、および、シフトレジスタ回路153の順に設けられる。また、半導体チップICの長手方向の中央部には、入力回路配線領域23が設けられ、表示データ、クロックなどを、2段に重ねて配置された出力回路ブロックに供給するようにしている。このように、本実施例では、同一形状の出力端子部分を近接した領域出力端子領域aに配置することで、無駄なスペースを削減でき、出力端子部分の面積を縮小することができる。なお、22は、入力端子領域である。本実施例では、出力回路ブロックを2段に重ねて配置した関係上、シフトレジスタ回路153を各段毎に配置している。このため、図6、図7に示すドレインドライバ130に比して、本実施例のドレインドライバ130では、シフトレジスタ回路形成領域が増加する。しかしながら、シフトレジスタ回路153は、低い耐圧のプロセスで製造できる低電圧回路であること、かつ、回路規模が小さいことにより、2倍になっても面積の増加は無視できる程度である。このように、本実施例では、ドレインドライバ130を構成する半導体チップICの大部分を占める階調電圧出力回路部分を2分割するようにしたので、半導体チップICのチップの長手方向横方向の長さを、図26に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ半分1/2倍にすることができる。但し、本実施例では、半導体チップICのチップの短手方向の長さは、図26に示す階調電圧出力回路を、チップの長手方向に一列に配置する構成に比して、およそ2倍になる。即ち、本実施例では、ドレインドライバ130を構成する半導体チップICは、その外形形状が、細長い板状ではなく、より正方形に近いものとなる。したがって、本実施例では、一枚のウェーハから取得できるチップ数を、従来の細長い板状のものに比べて増加させることができ、かつ、一枚の半導体ウェーハ面に、いわゆるステップアンドリピートの露光によって半導体チップICを形成する際に、安価な装置を使用できるので、半導体チップICのコストを低減することができる。なお、本実施例において、出力端子BUMP1の配置は、半導体チップICサイズと、出力端子数と、出力端子間の距離により決定され、半導体チップICサイズが大きい場合、バッファ回路158に最も近い、図13中の出力端子領域a20に配置するのが、半導体チップICの面積がもっとも小さくなる。半導体チップICサイズが小さい場合は、出力端子領域b21を使用するようにすればよい。また、本実施例では、出力端子BUMP1が、半導体チップICの中央付近に配置されるので、チップオンフィルム方式で半導体チップICをフィルム基板上に実装した場合には、半導体チップICの出力端子BUMP1と、液晶表示パネル10のドレイン線Dとを接続するための、フィルム基板上の配線層COFAは、一部、半導体チップICとオーバラップする。そのため、本実施例では、フィルム基板上の配線層COFAを、図14に示すようなレイアウトとすることで、図13に示すように、フィルム基板310の配線層COFAと半導体チップICの出力端子BUMP1とが接触することなく、半導体チップICの出力端子BUMP1と液晶表示パネル10のドレイン線Dとを電気的に接続することができる。なお、半導体チップの中央部に端子領域を設けることは、半導体メモリなどで知られているが、この半導体メモリで端子領域を中央部に設ける理由は、主にチップ内の配線遅延を減らす目的であり、本願発明のように、半導体チップのコストを低減するものではない。[実施例2]図15は、本発明の実施例2のドレインドライバ130を構成する半導体チップICの内部回路のレイアウトを示す図である。本実施例では、前述の実施例1で説明した2段に重ねて配置した出力回路ブロックのそれぞれを、正極性の階調電圧を出力する出力回路ブロックと、負極性の階調電圧を生成する出力回路ブロックとに分離するようにしたものである。即ち、デコーダ回路157が高電圧用デコーダ回路251で、アンプ回路264が高電圧用アンプ回路271からなる出力回路ブロック図16では、上側の出力回路ブロックに相当し、図中、HVと表現している。と、デコーダ回路157が低電圧用デコーダ回路252で、アンプ回路264が低電圧用アンプ回路272からなる出力回路ブロック図16では、下側の出力回路ブロックに相当し、図中、LVと表現している。とに分離したものである。なお、シフトレジスタ153は、クロック制御回路内のシフトクロック生成回路254で生成されたシフトクロックにより動作し、図15中に、シフトレジスタ回路153のシフト方向を、点線の矢印で示している。図15において、デコーダ回路部分に付記している数字は、出力端子BUMP1に対応しており、この図15の数字は、極性反転信号MのレベルHレベルあるいはLレベルに応じて、例えば、No.1がNo.2に、No.2がNo.1に入れ替わる。このため、本実施例では、シフトレジスタ回路153は、3出力端子BUMP1毎に1回、データ取り込み用信号を出力する必要がある。なお、前述の実施例では、シフトレジスタ回路153は、6出力端子BUMP1毎に1回、データ取り込み用信号を出力する。本実施例では、64階調×2=128本の電圧バスラインを持つデコーダ回路157と、6ビット×6=36本の表示データバスを持つデータラッチ部262において、回路面積の縮小を図ることができる。図16は、半導体チップIC内の、従来のデコーダ回路157の構造を示す模式図である。図16に示すように、従来、デコーダ回路157は、低電圧側の64階調の電圧バスラインと、高電圧側の64階調の電圧バスラインの、計128本のアルミニウム配線以下、AL配線という。150の下に、スイッチ素子が配置される。ここで、例えば、高電圧側図中、高と示すに着目すると、128本の電圧バスラインのうち使用するのは、高電圧側64階調分の64本のみであるため、残りの低電圧側の64本分のスペースは、スイッチ素子の大きさが制約にならないとすると、無駄な領域である。低電圧側に着目しても同様であり、この時の面積をa×bとする。図17は、半導体チップIC内の、本実施例のデコーダ回路157の構造を示す模式図である。図17に示すように、高電圧側64階調の配線の下に、高電圧用デコーダ271のスイッチ素子が、低電圧側64階調の配線の下に低電圧用デコーダ272のスイッチ素子が配置される。そのため、本実施例では、図16に示す従来のデコーダ回路157のように、無駄な領域は存在しない。なお、現状の製造プロセスにおいては、AL配線150が面積に対しては支配的な場合が多く、スイッチ素子はAL配線150の下に配置することが十分可能である。この時の面積は、a×b/2で、図16に示す従来のデコーダ回路157の半分1/2となる。このように、本実施例では、機能は同一であるにもかかわらず、回路面積を半減することができる。データラッチ部262においても、全く同様の理由により、回路面積を半減することができ、そのため、ドレインドライバ全体の面積を大幅に削減することができる。[実施例3]図18は、本発明の実施例3のドレインドライバ130を構成する半導体チップICの内部回路のレイアウトを示す図である。本実施例では、前述の実施例1で説明した出力回路ブロックを、4段に重ねて配置したものである。本実施例でも、同一形状の出力端子BUMP1を近接した領域に配置することで、無駄なスペースを削減でき、出力端子領域20の面積を縮小することができる。但し、本実施例では、前述の実施例1の2段構成時に対して、デコーダ回路157、およびデータラッチ部262分だけ面積が増加するが、長手方向横方向の長さをより短縮することができる。このため、出力端子数の増大に伴って、ウェーハに、ステップアンドリピートの露光によって半導体チップICを形成する際に、該露光範囲内に収めることを可能にする。また、本実施例では、出力端子BUMP1が、半導体チップICの中央付近に2段に配置されるので、チップオンフィルム方式で半導体チップICをフィルム基板上に実装した場合には、半導体チップICの出力端子BUMP1と、液晶表示パネル10のドレイン線Dとを接続するための、フィルム基板上の配線層COFAは、一部、半導体チップICとオーバラップする。そのため、本実施例では、フィルム基板上の配線層COFAを、図19に示すようなレイアウトとすることで、図18に示すように、フィルム基板310の配線層COFAと半導体チップICの端子BUMP1とが接触することなく、半導体チップICの出力端子BUMP1と液晶表示パネル10のドレイン線Dとを電気的に接続することができる。[実施例4]図20は、本発明の実施例4のドレインドライバ130を構成する半導体チップICの出力端子BUMP1の配置を説明するための図である。同図に示すように、本実施例では、出力端子BUMP1は2列に形成され、これらの出力端子BUMP1は、フィルム基板310に形成された配線層COFAにより、液晶表示パネル10のドレイン線Dと電気的に接続される。この場合に、出力端子BUMP1を複数列に形成すると、フィルム基板310に形成される配線層COFAの間隔が狭くなるので、フィルム基板310の配線層COFAと隣接する出力端子BUMP1との間隙が小さくなり、短絡不良の発生する確立が高くなる不具合が発生する。そこで、本実施例では、フィルム基板310の配線層COFAの引き出し方向に近い列の端子BUMP1ほど即ち、図20中の、第1列目の端子BUMP1に対して第2列目の端子BUMP1ほど、出力端子BUMP1の列方向の長さを短くし、これにより、フィルム基板310の配線層COFAと隣接する出力端子BUMP1との間隙図20のLaを長くして、短絡不良の発生を回避するようにしている。また、出力端子BUMP1の間隔ピッチが小さくなるにつれて、プローブ検査を行う場合、プローブと出力端子BUMP1のずれによる不具合が生じる。そこで、本実施例では、nn>1段に配置された出力端子BUMP1に、nピンおきにプローブ実施する場合、フィルム基板310に形成された配線層COFAの引き出し方向から遠方に配置された出力端子BUMP1図15の第1列目の出力端子BUMP1の列方向の長さを長くして、この列でプローブ検査を行うことにより、プローブと出力端子BUMP1のずれによるプローブ検査時の不具合を回避するようにしている。このように、本実施例では、フィルム基板310に形成された配線層COFAの引き出す方向に近い列の出力端子図20中の第1列目の出力端子BUMP1ほど列方向の長さを短くすることによって、出力端子BUMP1とフィルム基板310に形成された配線層COFAとの短絡不良を回避でき、さらには、プローブ試験時のプローブと出力端子BUMP1のずれによる接続時不具合を回避することができる。[実施例5]図21は、本発明の実施例5のドレインドライバ130を構成する半導体チップICの端子BUMPの一部と、フィルム基板310に形成された配線層COFBの一部を説明するための図である。図21に示す配線層COFBは、フィルム基板310に実装される半導体チップICの端子BUMP同士を接続するものである。液晶表示装置の高精細化、高性能化および画面サイズの拡大が進むにつれ、ドレインドライバ130の高性能化が要求されると、ドレインドライバ130を構成する半導体チップIC内の電源配線層、クロック配線層等において、負荷インピーダンスの影響による出力遅延が問題となる。そこで、本実施例のように、半導体チップICのメタル配線を、低インピーダンスであるフィルム基板310の配線層COFBで、補強または置きかえることにより、ドレインドライバ130の駆動能力を向上させることが可能となる。また、図22のように、複数の端子BUMPを同一配線で接続し、さらに、この配線層COFBをフィルム基板310の外周に形成される配線層の入力端子に接続することも可能である。あるいは、図23に示すように、半導体チップICの外周に置ききれない端子BUMPを内側に設け、この内側に設けた端子BUMPに、フィルム基板310の配線層COFBを接続することにより、この内側に設けた端子BUMPに電圧を供給することができる。なお、前記各実施例では、縦電界方式の液晶表示パネルに本発明を適用した実施例について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。また、前記各実施例では、駆動方法としてドット反転方式が適用される実施例について説明したが、これに限定されず、本発明は、1ライン毎、あるいは1フレーム毎に、画素電極ITO1およびコモン電極ITO2に印加する駆動電圧を反転するコモン反転法にも適用可能である。さらに、本発明は、単純マトリクス形液晶表示装置にも適用することが可能である。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"