"主表面を0001面とした第1窒化物半導体からなるチャネル層と、前記第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなり、層厚1~10nmとされて前記チャネル層の上に形成された第1障壁層と、前記第1障壁層の上に絶縁層を介して形成されたゲート電極と、前記ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の前記第1障壁層の上に形成され、前記第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなり、層厚1~4nmとされた第2障壁層および第3障壁層と、前記第2窒化物半導体からなり、層厚4~50nmとされて前記第2障壁層および前記第3障壁層の上に形成された第4障壁層および第5障壁層と、前記第4障壁層および前記第5障壁層の上に形成されたソース電極およびドレイン電極とを備え、前記ゲート形成領域の前記第1障壁層の層厚は、前記ソース形成領域および前記ドレイン形成領域の前記第1障壁層の層厚以下とされていることを特徴とする電界効果トランジスタ。主表面を0001面とした第1窒化物半導体からなるチャネル層と、前記第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなる前記チャネル層の上に形成された第1障壁層と、前記第1障壁層の上に形成され、前記第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなり、層厚1~4nmとされた第2障壁層と、前記第2窒化物半導体からなる前記第2障壁層の上に形成された第3障壁層と、前記第3障壁層の上に絶縁層を介して形成されたゲート電極と、前記ゲート電極を挟んで前記第3障壁層の上に形成されたソース電極およびドレイン電極とを備え、前記第1障壁層および前記第3障壁層の合計層厚は、5~50nmの範囲とされていることを特徴とする電界効果トランジスタ。請求項1または2記載の電界効果トランジスタにおいて、前記絶縁層の層厚は、1~100nmとされていることを特徴とする電界効果トランジスタ。請求項1~3のいずれか1項に記載の電界効果型トランジスタにおいて、前記第2窒化物半導体と第1窒化物半導体との組み合わせは、AlXGa1XNとGaN、AlX1Ga1X1NとInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NとAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNとInXGa1XN0<X≦1、InX1Ga1X1NとInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNとGaN0≦X<0.5、InX1Al1X1NとAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NとInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した組み合わせであり、前記第3窒化物半導体と前記第2窒化物半導体との組み合わせは、AlXGa1XNとGaN、AlX1Ga1X1NとInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NとAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNとInXGa1XN0<X≦1、InX1Ga1X1NとInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNとGaN0≦X<0.5、InX1Al1X1NとAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NとInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した組み合わせであることを特徴とする電界効果型トランジスタ。請求項4記載の電界効果型トランジスタにおいて、前記第1窒化物半導体は、GaNであり、前記第2窒化物半導体は、Al03Ga07Nであり、前記第3窒化物半導体は、Al045Ga055Nであることを特徴とする電界効果型トランジスタ。請求項1~5のいずれか1項に記載の電界効果型トランジスタにおいて、前記第1障壁層、前記第2障壁層、および前記第3障壁層の一部に、ドーピング処理がなされていることを特徴とする電界効果型トランジスタ。請求項1~6のいずれか1項に記載の電界効果型トランジスタにおいて、前記チャネル層の下に配置されたバッファー層を備えることを特徴とする電界効果型トランジスタ。ところが、上述したように、従来のエンハンスメント型の窒化物半導体FETにおいては、ドレイン電流の増加を図ることが実効的に困難な状況にある。この点について、図5,図6,図7を用いて説明する。図5は、一般的なエンハンスメント型の窒化物半導体FETの一部構成を模式的に示す断面図である。この窒化物半導体FETは、半導体基板不図示の極性面であるc面上すなわち0001面上に、チャネル層501、障壁層502のへテロ構造が形成され、障壁層502の上に、ソース電極503およびドレイン電極504が形成され、さらに、ソース電極503およびドレイン電極504の間に、絶縁層505を介してゲート電極506が設けられ、電界効果トランジスタを構成している。ここで、ゲート電極506の下方に存在する障壁層502の層厚を、チャネル電子の空乏を得るために薄く形成することが、一般的にはエンハンスメント型の窒化物半導体FETの特徴になっている。このような窒化物半導体FETにおいては、高いゲート耐圧を得るために、ゲート電極506と障壁層502の間に絶縁層505を配置した、いわゆる絶縁ゲート構造あるいはMISMetalInsulatorSemiconductor構造が用いられている。この絶縁ゲート構造においては、ゲート電極506の下方の領域に存在する障壁層502の層厚は、より高い閾値を得るために、ゼロであっても構わない。ただし、この場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層501を流れるチャネル電子の速度が低下し、ドレイン電流の低下が起こるという問題が発生する場合がある。また、上述した窒化物半導体FETにおいては、ソース電極503とゲート電極506との間、およびゲート電極506とドレイン電極504との間における障壁層502の層厚が、ゲート電極506の下方の領域に存在する障壁層502の層厚に比べて厚い、いわゆるリセスゲート構造が用いられている。これは、ソース電極503からゲート電極506の下方の領域に存在するチャネル電子へのアクセス抵抗ソース抵抗を低くするためである。このリセスゲート構造を採用することも、典型的なエンハンスメント型の窒化物半導体FETの特徴になっている。図6は、上述したエンハンスメント型の窒化物半導体FETにおけるチャネル電子の有無の様子を模式的に示した断面図である。図6に示すように、ゲート電極506の下方の障壁層502の層厚d1は小さく、これ以外の領域の障壁層502の層厚d2は大きい。この結果、チャネル層501のゲート電極506の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域602が存在し、これ以外の領域においては、キャリアとして2次元電子601が存在する状態になっている。図7は、上述したエンハンスメント型の窒化物半導体FETにおけるチャネル電子の有無の様子を、電子分布の形で、窒化物半導体層の層構造のポテンシャル形状チャネルポテンシャル形状とともに模式的に示した説明図である。図7においてaは、ゲート電極506の下方の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示している。また、図7bは、ゲート電極506の下方以外の領域におけるチャネル電子の有無の様子を窒化物半導体層の層構造のポテンシャル形状とともに示している。図7のaに示すゲート電極506の下方の領域、および図7のbに示す他の領域のいずれの領域においても、障壁層502とチャネル層501との間のへテロ界面に正の分極電荷が存在する結果として、障壁層502のポテンシャル形状は一般に高い傾きを有している。しかし、図7のaに示すように、ゲート電極506の下方の領域においては、障壁層502の層厚が薄いために、チャネル層501のポテンシャル位置がフェルミ準位の下方にまで充分には押し下げられることがない。このため、上述した構成とすることで、チャネル電子が空乏して電子空乏領域602が存在するようになる。これに対して、図7のbに示すように、ゲート電極506の下方以外の領域においては、障壁層502の層厚が充分に大きいために、チャネル層501のポテンシャル位置がフェルミ準位の下方に充分に押し下げられている。このため、2次元電子ガスとして2次元電子601が誘起されている状態になる。一般に、エンハンスメント型の窒化物半導体FETのドレイン電流を増大させるためには、ゲート電極506の下方以外の領域に存在する2次元電子601の電子濃度を増大させ、ソース抵抗を低減させることが有効である。しかしながら、このために障壁層502に対して何らかの通常の工夫を施すと、一般に、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう。以下、この問題について説明する。例えば、AlGaNから障壁層502を構成し、GaNからチャネル層501を構成したAlGaN/GaNヘテロ構造において、ソース抵抗を低減させるために、Al組成の増大あるいはAlGaN層厚の増大を図り、AlGaN/GaNヘテロ界面における2次元電子濃度を増大させることを考える。まず、Al組成を増大した場合の状況を考える。Al組成を増大すると、ゲート電極506の下方以外の領域に存在する2次元電子601の電子濃度を増大させることはできる。しかしながら、同時に、ゲート電極506の下方の領域にも2次元電子を誘起することになり、エンハンスメント型のデバイス動作が実現できなくなる。従って、Al組成を増大した場合に、ゲート電極506の下方の領域を電子空乏領域としてエンハンスメント型のデバイス動作を実現するためには、ゲート電極506の下方の障壁層502の層厚d1をさらに小さくし、加えてこの層厚を制御する必要が生ずる。デバイス作製プロセスにおいて、層厚d1の制御は、ゲート電極506の下方以外の領域の層厚d2の障壁層502を、ドライエッチング等の手法によって削除することによって行う。このため、現状の通常のプロセス技術においては、層厚d1が小さくなると、この層厚の高精度な制御は困難になる。また、ここで、閾値は、層厚d1の値に非常に敏感に依存するため、層厚d1の高精度な制御が困難になると、結局として、設計した閾値の実現が困難になる。このように、障壁層502のAl組成を増大すると、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれるという問題点が生じる。次に、AlGaNからなる障壁層502の層厚を増大した場合の状況を考える。ゲート電極506の下方以外の領域の障壁層502の層厚d2を増大すると、2次元電子601の電子濃度をある程度まで増大させることができる。また、この際に、ゲート電極506の下方の障壁層502の層厚d1を変化させなければ、エンハンスメント型のデバイス動作が実現される。しかし、デバイス作製プロセスにおいて、層厚d1の制御は、ゲート電極506の下方以外の領域の層厚d2の障壁層502を、ドライエッチングなどの手法によって削除することによって行う。このため、現状の通常のプロセス技術においては、層厚d1の層厚d2に対する比が小さくなると、層厚d1の高精度な制御は困難になる。また、ここで、閾値は、層厚d1の値に非常に敏感に依存するため、層厚d1の高精度な制御が困難になると、結局、設計した閾値の実現が困難になる。すなわち、AlGaNの層厚を増大すると、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう、という問題点が生じる。以上のように、一般に、エンハンスメント型の窒化物半導体電界効果トランジスタ窒化物半導体FETのドレイン電流を増大させるためには、ゲート電極506の下方以外の領域に存在する2次元電子601の電子濃度を増大させ、ソース抵抗を低減させることが有効ではある。しかしながら、電子濃度増大のために障壁層502に対して何らかの通常の工夫を施すと、一般に、デバイス作製プロセス上、設計した閾値の実現の容易性が損なわれてしまう、という問題点が生じる。また、デプレション型の窒化物半導体FETにおいても、ドレイン電流を増大させることが重要となるが、この場合でも、障壁層を厚くすることで電子濃度を増大させることが有効となる。しかしながら、デプレション型においても、障壁層を厚くすることには問題が発生する。デプレション型では、障壁層を厚くすると、利得が落ちるという問題がある。これらのように、窒化物半導体FETにおいては、トランジスタの特性を低下させることなく、高い密度のドレイン電流を得ることができないという問題がある。本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、トランジスタの特性を低下させることなく高い密度のドレイン電流が実現できるようにすることを目的とする。本発明に係る電界効果トランジスタは、主表面を0001面とした第1窒化物半導体からなるチャネル層と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなり、層厚1~10nmとされてチャネル層の上に形成された第1障壁層と、第1障壁層の上に絶縁層を介して形成されたゲート電極と、ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の第1障壁層の上に形成され、第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなり、層厚1~4nmとされた第2障壁層および第3障壁層と、第2窒化物半導体からなり、層厚4~50nmとされて第2障壁層および第3障壁層の上に形成された第4障壁層および第5障壁層と、第4障壁層および第5障壁層の上に形成されたソース電極およびドレイン電極とを備え、ゲート形成領域の第1障壁層の層厚は、ソース形成領域およびドレイン形成領域の第1障壁層の層厚以下とされている。また、本発明に係る電界効果トランジスタは、主表面を0001面とした第1窒化物半導体からなるチャネル層と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなるチャネル層の上に形成された第1障壁層と、第1障壁層の上に形成され、第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなり、層厚1~4nmとされた第2障壁層と、第2窒化物半導体からなる第2障壁層の上に形成された第3障壁層と、第3障壁層の上に絶縁層を介して形成されたゲート電極と、ゲート電極を挟んで第3障壁層の上に形成されたソース電極およびドレイン電極とを備え、第1障壁層および第3障壁層の合計層厚は、5~50nmの範囲とされている。上記電界効果トランジスタにおいて、絶縁層の層厚は、1~100nmとされていればよい。上記電界効果型トランジスタにおいて、第2窒化物半導体と第1窒化物半導体との組み合わせは、AlXGa1XNとGaN、AlX1Ga1X1NとInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NとAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNとInXGa1XN0<X≦1、InX1Ga1X1NとInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNとGaN0≦X<0.5、InX1Al1X1NとAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NとInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した組み合わせであり、第3窒化物半導体と第2窒化物半導体との組み合わせは、AlXGa1XNとGaN、AlX1Ga1X1NとInX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1NとAlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaNとInXGa1XN0<X≦1、InX1Ga1X1NとInX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XNとGaN0≦X<0.5、InX1Al1X1NとAlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1NとInX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した組み合わせであればよい。例えば、第1窒化物半導体は、GaNであり、第2窒化物半導体は、Al03Ga07Nであり、第3窒化物半導体は、Al045Ga055Nであればよい。上記電界効果型トランジスタにおいて、第1障壁層、第2障壁層、および第3障壁層の一部に、ドーピング処理がなされていてもよい。また、チャネル層の下に配置されたバッファー層を備えるようにしてもよい。以上説明したように、本発明によれば、第1障壁層と、これより大きなバンドギャップエネルギーの第2障壁層と、第1障壁層と同じ第3障壁層とを用いるようにしたので、窒化物半導体を用いた電界効果トランジスタで、トランジスタの特性を低下させることなく高い密度のドレイン電流が実現できるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。[実施の形態1]はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、主表面を0001面とした第1窒化物半導体からなるチャネル層101と、チャネル層101の上に形成された第1窒化物半導体より大きなバンドギャップエネルギーの窒化物半導体からなる第1障壁層102と、第1障壁層102の上に絶縁層103を介して形成されたゲート電極104とを備える。また、この電界効果トランジスタは、ゲート電極104が形成されたゲート形成領域121を挟んだソース形成領域122およびドレイン形成領域123の第1障壁層102の上に形成され、第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなる第2障壁層105および第3障壁層106と、第2障壁層105および第3障壁層106の上に形成された第2窒化物半導体からなる第4障壁層107および第5障壁層108と、第4障壁層107および第5障壁層108の上に形成されたソース電極109およびドレイン電極110とを備える。また、第1障壁層102は層厚1~10nmとされ、第2障壁層105および第3障壁層106は層厚1~4nmとされ、第4障壁層107および第5障壁層108は、層厚層厚4~50nmとされ、ゲート形成領域121の第1障壁層102の層厚は、ソース形成領域122およびドレイン形成領域123の第1障壁層102の層厚以下とされている。ゲート形成領域121の第1障壁層102の層厚は、0であってもよい。また、絶縁層103の層厚は、1~100nmとされていればよい。この電界効果トランジスタでは、図2に示すように、チャネル層101のソース形成領域122およびドレイン形成領域123に2次元電子201が存在し、チャネル層101のゲート形成領域121には、電子が空乏した電子空乏領域202が存在している。本実施の形態1によれば、第2障壁層105および第3障壁層106を設けたことで、2次元電子201の濃度が増大する。この状態を図3のバンド図に示す。図3は、ソース形成領域122における、チャネル層101,第1障壁層102,第2障壁層105,第4障壁層107の層構造のポテンシャル形状とともに、2次元電子201の電子濃度の状態を示している。図3に示すように、図7のbに示す状態に比較して、2次元電子201の電子濃度が増大している。この状態は、ドレイン形成領域123においても同様である。図3に示すように、ソース形成領域122においては、第1障壁層102および第4障壁層107よりバンドギャップエネルギーの大きい高障壁で薄層の第2障壁層105が存在している。同様に、ドレイン領域123においても、第1障壁層102および第5障壁層108よりバンドギャップエネルギーの大きい高障壁で薄層の第3障壁層106が存在している。これにより、第2障壁層105および第3障壁層106の上下両側のヘテロ界面に分極電荷が誘起される。第2障壁層105および第3障壁層106の下側チャネル側のヘテロ界面には正の分極電荷、上側表面側のヘテロ界面には負の分極電荷が誘起される。この誘起される分極電荷によって、第2障壁層105および第3障壁層106の層内の内部電界が形成される。このように形成される第2障壁層105および第3障壁層106の層内の内部電界によって、障壁層全体の障壁効果が大幅に増大され、チャネルのポテンシャル位置が低下する。これにより、ソース形成領域122およびドレイン形成領域123における2次元電子201の電子濃度が増大し、ソース形成領域122およびドレイン形成領域123における電気抵抗の大幅な低減が実現される。この結果、本実施の形態1における電界効果トランジスタによれば、高い密度のドレイン電流を得ることが可能となる。また、本実施の形態1によれば、第2障壁層105および第3障壁層106は、1~4nmと薄層であるため、この層が追加されたことによる障壁層全体の膜厚の増大は小さい。このため、デバイス作製プロセス上、設計したゲート形成領域121の障壁層半導体の膜厚の制御によって実現される、設計した閾値の実現の容易性が損なわれてしまうこともない。ここで、ゲート形成領域121において、第1障壁層102の層厚が10nmを超えると、ゲート電極104に電圧を印加していない状態すなわちゲート電圧がゼロの時であっても、チャネル層101のチャネルに2次元電子が発生してしまい、エンハンスメント動作が得られなくなってしまう。従って、ゲート形成領域121の第1障壁層102の層厚は10nm以下とすることが必要である。また、ゲート形成領域121に存在する第1障壁層102の層厚がゼロ、すなわち、第1障壁層102が存在することなしに、チャネル層101の直上に絶縁層103が形成されている場合であっても、ゲート電極104に電圧を印加しない状態すなわちゲート電圧がゼロの時においては、チャネル層101のチャネルに2次元電子は発生しないので、エンハンスメント動作のデバイスとして用いることができる。従って、ゲート形成領域121においては、トランジスタのキャリアが走行するチャネル層101の上に形成される第1障壁層102の層厚は、0nm以上10nm以下の範囲のいずれかの厚みであることが必要である。一方、エンハンスメント動作を得るために必要なチャネル電子の空乏が電子空乏領域202として実現されているゲート形成領域121以外の領域のソース形成領域122およびドレイン形成領域123においては、第1障壁層102が、ゲート形成領域121の第1障壁層102の層厚よりも厚く形成される。さらに、ソース形成領域122およびドレイン形成領域123に存在する第1障壁層102の上には、第1障壁層102よりもバンドギャップの大きいすなわち高障壁の窒化物半導体からなる薄層の第2障壁層105および第3障壁層106が形成され、促進障壁層構造が構成されている。また、ソース電極109およびドレイン電極110は、第2障壁層105および第3障壁層106上の第4障壁層107および第5障壁層108上に形成される。上述した構成において、ソース形成領域122およびドレイン形成領域123すなわち促進障壁層構造が形成されている領域においては、極性面方向c面方向に、第1障壁層102の層厚が1nm以上10nm以下の範囲とされ、第2障壁層105および第3障壁層106の層厚が1nm以上4nm以下とされ、第4障壁層107および第5障壁層108の層厚は4nm以上50nm以下の範囲とされている。つまり、ソース形成領域122およびドレイン形成領域123においては、ゲート形成領域121における第1障壁層102の層厚が1nm以上10nm以下の半導体層を存在させるためには、チャネル層101上の第1障壁層102の層厚が1nm以上10nm以下の範囲のいずれかの厚みである必要があるが、10nmを超えることは必要がない。また、第2障壁層105および第3障壁層106の層厚は、この存在の効果を有効に得るために1nm以上の層厚が必要である。一方、この層厚が4nmを超えると、第2障壁層105および第3障壁層106の下側ヘテロ界面に2次元電子が発生し、デバイス特性に望ましくない影響を与える。このため、第2障壁層105および第3障壁層106の層厚は4nmを超えてはならない。また、第4障壁層107および第5障壁層108の層厚は、第2障壁層105および第3障壁層106を素子表面から充分な深さの場所に埋め込むために、4nm以上の層厚が必要であるが、50nmを超える層厚は必要ではない。以上のような検討結果から、本実施の形態1における電界効果トランジスタの各層は、次に示すように構成することができる。まず、チャネル層101は、層厚3μmのGaNから構成すればよい。次に、第1障壁層102は、Al03Ga07Nから構成し、ゲート形成領域121においては、層厚3nmとし、ソース形成領域122およびドレイン形成領域123においては、層厚6nmとすればよい。次に、第2障壁層105および第3障壁層106は、層厚2nmのAl045Ga055Nから構成すればよい。次に、第4障壁層107および第5障壁層108は、層厚12nmのAl03Ga07Nから構成すればよい。これらの各層は、c面サファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層101、および、層厚6nmのAl03Ga07Nからなる第1障壁層102、層厚2nmのAl045Ga055Nからなる第2障壁層105および第3障壁層106、層厚12nmのAl03Ga07Nからなる第4障壁層107および第5障壁層108を、有機金属気相成長法MOVPE:MetalOrganicVaporPhaseEpitaxyなどの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。なお、第1障壁層102を構成するAl03Ga07Nには、1×1019cm3程度の濃度のSiドーピングをする。また、第1障壁層102となるAl03Ga07N層12nm、第2障壁層105および第3障壁層106となるAl045Ga055N層2nm、第4障壁層107および第5障壁層108となるAl03Ga07N層12nmを、順次に積層した後、ゲート形成領域121をドライエッチング法などにより選択的に除去することで、ゲート電極104の下部の構造が形成できる。このパターニングでは、第1障壁層102の途中までエッチングを行うことになるが、これを制御性よく行うことは、現状技術のドライエッチング法などによれば、比較的容易である。ただし、エッチングする層厚が、上述した条件より大きくなると、ゲート形成領域121における第1障壁層102の層厚を3nm程度に制御性よく形成するのは困難になる。以上のように、各窒化物半導体の層を形成した後、ソース形成領域122およびドレイン形成領域123の第4障壁層107および第5障壁層108の上に、電極金属を蒸着させてソース電極109およびドレイン電極110を形成する。次に、Al2O3を原子層堆積法ALD:AtomicLayerDepositionなどの堆積方法によって層厚30nm程度にゲート形成領域121の第1障壁層102に堆積し、絶縁層103とする。この後、絶縁層103上に、電極金属を蒸着してゲート電極104を形成することによって、本実施の形態1における電界効果トランジスタ窒化物半導体FETが作製できる。ゲート電極104は、例えば、ゲート長2μmに形成できる。作製した窒化物半導体FETゲート長2μmについて、3Vなる閾値を有するエンハンスメント型のデバイス動作を行ったところ、1.6A/mmという高いドレイン電流密度を得ることができた。ここで、比較のために、上述した実施の形態1の窒化物半導体FETの第2障壁層105および第3障壁層106を用いていない比較対象の窒化物半導体FETを作製し、上述同様に、3Vなる閾値を有するエンハンスメント型のデバイス動作を行った。作製した比較対象の窒化物半導体FETにおけるデバイス動作結果としては、Siドーピングを同様に施した場合においても、ドレイン電流密度は1.2A/mmしか得ることができず、ドーピングを施さない場合は0.7A/mmであった。このように、本実施の形態1によれば、ドレイン電流の大幅な増加が得られていることが分かった。次に、各層を構成する材料について説明する。まず、第1窒化物半導体と第2窒化物半導体の組み合わせについて説明する。この組み合わせ第2窒化物半導体/第1窒化物半導体は、AlXGa1XN/GaN、AlX1Ga1X1N/InX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1N/AlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaN/InXGa1XN0<X≦1、InX1Ga1X1N/InX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XN/GaN0≦X<0.5、InX1Al1X1N/AlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1N/InX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した半導体材料の組み合わせをであればよい。また、第3窒化物半導体/第2窒化物半導体の半導体材料として、各々Al045Ga055NおよびAl03Ga07Nを用いたが、これに限るものではなく、第2障壁層105,第3障壁層106を、第1障壁層102と第4障壁層107,第5障壁層108との間に形成可能であれば、他の半導体材料を用いてもよい。第3窒化物半導体/第2窒化物半導体の組み合わせとして、第2窒化物半導体よりもバンドギャップが大きい窒化物半導体を第3窒化物半導体として用いている限り、如何なる窒化物半導体を用いても良い。例えば、第3窒化物半導体/第2窒化物半導体の各々の半導体材料の組み合わせとして、AlX1Ga1X1N/AlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、InX1Al1X1N/AlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、AlXGa1XN/GaN、InXAl1XN/GaN0≦X<0.5、AlX1Ga1X1N/InX2Ga1X2N0<X1≦1、0≦X2≦1、GaN/InXGa1XN0<X≦1、InX1Ga1X1N/InX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InX1Al1X1N/InX2Ga1X2N0≦X1<1、0≦X2≦1、InX1Al1X1N/InX2Al1X2N0≦X1<X2≦1の中より選択した半導体材料の組み合わせを用いて形成すればよい。また、本実施の形態1においては、より高いドレイン電流密度を得るために、ソース形成領域122およびドレイン形成領域123の第1障壁層102の一部下半分の部分に対して不純物本実施の形態1においてはSiのドーピング処理を施したが、ドーピング処理が全く施されていない場合であっても、ドレイン電流の増大を図ることができる。また、第2障壁層105,第3障壁層106およびこの上下の層の一部の領域に、本実施の形態1とは異なる領域に対してドーピング処理が施されている場合においても、ドレイン電流の増大を図ることができる。ところで、チャネル層101の下部の構成に制限はない。例えば、チャネル層101の層厚を40nmに薄くし、この下層に層厚1.5μmのAlGaNからなるバッファー層を設け、バッファー層/チャネル層/障壁層からなるダブルヘテロ構造としてもよい。このように構成しても、第2障壁層105,第3障壁層106を設けたことによる上述した効果が同様である。[実施の形態2]次に、本発明の実施の形態2について説明する。図4は、本発明の実施の形態2における電界効果トランジスタ窒化物半導体FETの構成を示す断面図である。この窒化物半導体FETは、主表面を0001面とした第1窒化物半導体からなるチャネル層401と、第1窒化物半導体より大きなバンドギャップエネルギーの第2窒化物半導体からなるチャネル層401の上に形成された第1障壁層402とを備える。また、この窒化物半導体FETは、第1障壁層402の上に形成され、第2窒化物半導体より大きなバンドギャップエネルギーの第3窒化物半導体からなり、層厚1~4nmとされた第2障壁層403と、第2窒化物半導体からなる第2障壁層403の上に形成された第3障壁層404と、第3障壁層404の上に絶縁層405を介して形成されたゲート電極406と、ゲート電極406を挟んで第3障壁層404の上に形成されたソース電極407およびドレイン電極408とを備える。また、第1障壁層402および第3障壁層404の合計層厚は、5~50nmの範囲とされている。この電界効果トランジスタでは、チャネル層401に2次元電子421が存在している。本実施の形態2によれば、第2障壁層403を設けたことで、2次元電子421の濃度が増大する。より詳細に説明する。上下の第1障壁層402および第3障壁層に対し、よりバンドギャップの大きい第2障壁層403を設けることで、第2障壁層403の上下両側のヘテロ界面に分極電荷が誘起される。第2障壁層403の下側チャネル側のヘテロ界面には正の分極電荷、上側表面側のヘテロ界面には負の分極電荷が誘起される。この誘起される分極電荷によって、第2障壁層403の層内の内部電界が形成される。このように形成される第2障壁層403の層内の内部電界によって、障壁層全体の障壁効果が大幅に増大され、チャネルのポテンシャル位置が低下する。これにより、チャネル層401における2次元電子421の電子濃度が増大し、ソース電極407のしたおよびドレイン電極408の下の各々の領域における電気抵抗の大幅な低減が実現される。この結果、本実施の形態2における電界効果トランジスタによれば、高い密度のドレイン電流を得ることが可能となる。また、本実施の形態2によれば、第2障壁層403は、1~4nmと薄層であるため、この層が追加されたことによる障壁層全体の膜厚の増大は小さい。ここで、適用可能な通常の窒化物半導体からなる障壁層材料を用いた場合、チャネル層401に2次元電子421を存在させてデプレション型の動作を得るためには、第1障壁層402と第3障壁層404の合計の層厚は、5nm以上が必要である。ただし、第1障壁層402と第3障壁層404の合計の層厚は、50nmを超えることは必要がない。また、第2障壁層403の層厚は、この存在の効果を有効に得るために1nm以上の層厚が必要である。一方、この層厚が4nmを超えると、第2障壁層403の下側ヘテロ界面に2次元電子が発生し、デバイス特性に望ましくない影響を与える。このため、第2障壁層403の層厚は4nmを超えてはならない。なお、第2障壁層403を素子表面から充分な深さの場所に配置させるために、第3障壁層404は、層厚4nm以上とすることが重要である。なお、絶縁層405の層厚は、1~100nmとされていればよい。以上のような検討結果から、本実施の形態2における電界効果トランジスタの各層は、次に示すように構成することができる。まず、チャネル層401は、層厚3μmのGaNから構成すればよい。次に、第1障壁層402は、層厚6nmのAl03Ga07Nから構成すればよい。次に、第2障壁層403は、層厚2nmのAl045Ga055Nから構成すればよい。次に、第3障壁層404は、層厚12nmのAl03Ga07Nから構成すればよい。これらの各層は、c面サファイア基板あるいはSiC基板あるいはSi基板等の半導体基板上に、層厚3μmのGaNからなるチャネル層401、および、層厚6nmのAl03Ga07Nからなる第1障壁層402、層厚2nmのAl045Ga055Nからなる第2障壁層403、層厚12nmのAl03Ga07Nからなる第3障壁層404を、有機金属気相成長法などの結晶成長法によって成長させた後、ドライエッチング法などの従来のパターニング技術によって成形して作製することができる。なお、第1障壁層402を構成するAl03Ga07Nには1×1019cm3程度の濃度のSiドーピングをする。以上のように、各窒化物半導体の層を形成した後、第3障壁層404の上の所定の領域に電極金属を蒸着させ、ソース電極407およびドレイン電極408を形成する。次に、第3障壁層404のゲート形成領域に、Al2O3を原子層堆積法などの堆積方法によって層厚30nm程度に堆積し、絶縁層405とする。この後、絶縁層405上に、電極金属を蒸着してゲート電極406を形成することによって、本実施の形態2における窒化物半導体FETが作製できる。ゲート電極406は、例えば、ゲート長2μmに形成できる。作製した窒化物半導体FETゲート長2μmについて、-6Vなる閾値を有するデプレション型のデバイス動作を行ったところ、2.0A/mmという高いドレイン電流密度を得ることができた。ここで、比較のために、上述した実施の形態2の窒化物半導体FETの第2障壁層403を用いていない比較対象の窒化物半導体FETを作製し、上述同様に、-3Vなる閾値を有するデプレション型のデバイス動作を行った。作製した比較対象の窒化物半導体FETにおけるデバイス動作結果としては、Siドーピングを同様に施した場合においても、ドレイン電流密度は1.5A/mmしか得ることができず、ドーピングを施さない場合は1.0A/mmであった。このように、本実施の形態2によれば、ドレイン電流の大幅な増加が得られていることが分かった。次に、各層を構成する材料について説明する。上述では、第1窒化物半導体としてGaNを用い、第2窒化物半導体としてAl03Ga07Nを用いたが、これに限るものではない。第2窒化物半導体/第1窒化物半導体の組み合わせとして、第2窒化物半導体よりもバンドギャップが小さい窒化物半導体を第1窒化物半導体として持ちていれば、どの様な組み合わせであってもよい。例えば、第2窒化物半導体/第1窒化物半導体の組み合わせは、AlXGa1XN/GaN、AlX1Ga1X1N/InX2Ga1X2N0<X1≦1、0≦X2≦1、AlX1Ga1X1N/AlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、GaN/InXGa1XN0<X≦1、InX1Ga1X1N/InX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InXAl1XN/GaN0≦X<0.5、InX1Al1X1N/AlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、InX1Al1X1N/InX2Ga1X2N0≦X1<1、0≦X2≦1の中より選択した半導体材料の組み合わせであればよい。また、第3窒化物半導体/第2窒化物半導体の半導体材料として、各々Al045Ga055NおよびAl03Ga07Nを用いたが、これに限るものではなく、第2障壁層403を、第1障壁層402と第3障壁層404との間に形成可能であれば、他の半導体材料を用いてもよい。第3窒化物半導体/第2窒化物半導体の組み合わせとして、第2窒化物半導体よりもバンドギャップが大きい窒化物半導体を第3窒化物半導体として用いている限り、如何なる窒化物半導体を用いても良い。例えば、第3窒化物半導体/第2窒化物半導体の各々の半導体材料の組み合わせとして、AlX1Ga1X1N/AlX2Ga1X2N0<X1≦1、0≦X2<1、X1>X2、InX1Al1X1N/AlX2Ga1X2N0≦X1<0.5、0≦X2<1、X1X2<1、AlXGa1XN/GaN、InXAl1XN/GaN0≦X<0.5、AlX1Ga1X1N/InX2Ga1X2N0<X1≦1、0≦X2≦1、GaN/InXGa1XN0<X≦1、InX1Ga1X1N/InX2Ga1X2N0≦X1<1、0<X2≦1、X1<X2、InX1Al1X1N/InX2Ga1X2N0≦X1<1、0≦X2≦1、InX1Al1X1N/InX2Al1X2N0≦X1<X2≦1の中より選択した半導体材料の組み合わせを用いて形成すればよい。また、本実施の形態2においては、より高いドレイン電流密度を得るために、第1障壁層402の一部下半分の部分に対して不純物本実施の形態2においてはSiのドーピング処理を施したが、ドーピング処理が全く施されていない場合であっても、ドレイン電流の増大を図ることができる。また、第2障壁層403およびこの上下の層の一部の領域に、本実施の形態2とは異なる領域に対してドーピング処理が施されている場合においても、ドレイン電流の増大を図ることができる。ところで、本実施の形態2においても、チャネル層401の下部の構成に制限はない。例えば、チャネル層401の層厚を40nmに薄くし、この下層に層厚1.5μmのAlGaNからなるバッファー層を設け、バッファー層/チャネル層/障壁層からなるダブルヘテロ構造としてもよい。このように構成しても、第2障壁層105,第3障壁層106を設けたことによる上述した効果が同様である。また、本実施の形態2における窒化物半導体FETにおいては、ゲート電極406下の領域における障壁層を全く削除していない構造の例を示しているが、これに限るものではない。ゲート電極406の下の第3障壁層404および第2障壁層403の一部を、閾値の調整負の閾値の絶対値を小さくするおよび利得相互コンダクタンスの増大のために削除した、いわゆるリセスゲート構造であってもよい。この構成としても、ゲート電極下のチャネル層401に、負の閾値を得るために必要な2次元電子421の存在が得られる構造であれば、デプレション型の動作が得られる。言い換えると、ゲート電極下の領域においても2次元電子421が得られる構成であれば、どの様な形態であってもよい。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの組み合わせおよび変形が実施可能であることは明白である。"