"第1ヒューズ線と、該第1ヒューズ線と並列接続された第2ヒューズ線とを有し、切断されているか否かによって2値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、を備える半導体記憶素子。前記ヒューズ素子は、一端が前記第1ヒューズ線の一端及び前記第2ヒューズ線の一端に接続された第3ヒューズ線を有する請求項1に記載の半導体記憶素子。前記第3ヒューズ線の長さは、前記第1,第2ヒューズ線の長さより短い請求項2に記載の半導体記憶素子。前記第3ヒューズ線が切断されているか否かによって前記2値のデータを保持する請求項1又は請求項2に記載の半導体記憶素子。前記ヒューズ素子は、一端が前記第3ヒューズ線の他端に接続された第4ヒューズ線と、一端が前記第3ヒューズ線の他端に接続され、前記第4ヒューズ線と並列接続された第5ヒューズ線とを有する請求項2~請求項4のいずれか1項に記載の半導体記憶素子。第1ヒューズ線と、該第1ヒューズ線と並列接続された第2ヒューズ線とを有し、一部が切断されているか否かによって2値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、を備える半導体記憶素子を複数備える半導体記憶装置。ヒューズ型メモリのヒューズ素子をポリシリコン上の自己整合シリサイドによって形成する場合、シリサイド膜厚やシリサイド形成温度がシリサイド形成プロセスの重要な要素となる。同様に、これらのプロセス条件は、ヒューズ素子以外のLSI素子の性能にも大きな影響を与える。例えばトランジスタの場合、シリサイド膜厚やシリサイド形成時の熱処理温度の影響によってトランジスタの性能が左右される。ヒューズ素子の形成プロセスの最適条件と、LSI素子の形成プロセスの最適条件とが一致する場合は問題ないが、一致しない場合もあり得る。近年トランジスタの微細化に伴って、トランジスタの熱処理温度は低温化し、シリサイド膜厚は薄膜化する傾向にある。熱処理温度の低温下及びシリサイド膜厚の薄膜化は、シリサイド形成時にはシリサイド未形成を増加させる要因となる。なぜなら、シリサイドは、金属とポリシリコンとの熱反応によって合金形成されるからである。このように、ヒューズ型メモリの形成プロセス条件をLSI素子の最適条件に合わせると、シリサイド未形成によるヒューズ素子の欠陥が増加してしまうという問題がある。一方、ヒューズ型メモリの形成プロセス条件をヒューズ素子の最適条件に合わせるとトランジスタ等のLSI素子の性能が劣化してしまう可能性がある。本開示は、上述の点を鑑みてなされたものであり、LSI素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供するものである。本開示に係る半導体記憶素子は、第1ヒューズ線と、該第1ヒューズ線と並列接続された第2ヒューズ線とを有し、切断されているか否かによって2値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、を備える。本開示に係る半導体記憶装置は、第1ヒューズ線と、該第1ヒューズ線と並列接続された第2ヒューズ線とを有し、一部が切断されているか否かによって2値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択部と、を備える半導体記憶素子を複数備える。本開示によれば、LSI素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる。第1実施形態図1は、第1実施形態に係る半導体記憶装置1を示す図である。半導体記憶装置1は、ヒューズ型メモリである。図1に示す通り、半導体記憶装置1は、メモリ部10と書き込み部11と読み出し部12を有する。書き込み部11は、図示しない外部装置からの指示に従いメモリ部10にヒューズ素子が切断される程度に高い電流を流し、2値の情報をメモリ部10に書き込む。読み出し部12は、書き込み時より小さい電流を流し、2値の情報をメモリ部10から読み出す。図2に、メモリ部10の詳細を示す。図2に示すようにメモリ部10は、複数の半導体記憶素子100、複数のワード線130、及び複数のデータ線140を備える。複数の半導体記憶素子100は、マトリクス状に配置されている。複数の半導体記憶素子100は、行毎に各ワード線130に接続されている。複数の半導体記憶素子100は列ごとに各データ線140に接続されている。すなわち、半導体記憶素子100は、1つのワード線130及びデータ線140に接続されている。図1の書き込み部11及び読み出し部12は、ワード線130及びデータ線140に電圧を加えることで、任意の半導体記憶素子100にデータの書き込み又は読み出しを行う。ここで、図3及び図4を用いて一般的な半導体記憶素子900の一例を説明する。図3の半導体記憶素子900は、ヒューズ素子910及び選択素子920を有する。選択素子920は、例えばトランジスタで構成される。選択素子920を構成するトランジスタは、ゲート端子がワード線130に接続され、ドレイン端子がヒューズ素子910に接続され、ソース端子が接地されている。ヒューズ素子910は、例えば信号線のような抵抗素子で構成される。ヒューズ素子910の一端はデータ線140に接続され、他端が選択素子920に接続されている。図4は、半導体記憶素子900の配線図を示す図である。図4の例では、ヒューズ素子910及び選択素子920を構成するトランジスタのゲート端子が同一配線層に形成される。ヒューズ素子910は、データ線140とコンタクト150を介して接続する第1接続部912を有する。ヒューズ素子910は、接続線160とコンタクトを介して接続する第2接続部913を備えている。ヒューズ素子910は、接続線160を介して選択素子920と接続する。ヒューズ素子910は、一端が第1接続部912に接続され、他端が第2接続部913に接続されたヒューズ線911を有する。ヒューズ線911は、第1、第2接続部912,913より線幅が狭く、大電流が流れると一部が切断される。選択素子920は、ドレイン端子、ソース端子及びゲート端子で構成されるトランジスタである。ドレイン端子は接続線160を介してヒューズ素子910の第2接続部913に接続される。ゲート端子は一端がコンタクトを介してワード線130に接続される。ソース端子は、接続線170を介して図示しないグランド端子に接地される。図4の半導体記憶素子900の例では、ワード線130、データ線140、接続線160、及び接続線170は、ヒューズ素子910及び選択素子920とは異なる配線層に形成される。ワード線130、データ線140、接続線160、及び接続線170と、ヒューズ素子910及び選択素子920とは、複数のコンタクト150によって互いに接続される。なお、ここでは、ワード線130及びデータ線140が同一配線層に形成される例を示しているが、例えば図2に示すように複数の半導体記憶素子900がアレイ状に配置されている場合など、ワード線130とデータ線140とが異なる配線層に形成される場合もある。書き込み部11は、半導体記憶素子900に1という情報を書き込む場合、ワード線130に電圧を印加し、選択素子920を導通状態とする。即ち、書き込み部11は、ワード線130に電圧を印加することで複数の半導体記憶素子900の中から任意の行の半導体記憶素子900を選択する。選択素子920はトランジスタで構成されており、このトランジスタのゲート端子にワード線130を介して電圧が印加される。これにより、トランジスタのドレイン端子とソース端子との間が導通し、ヒューズ素子910の他端が選択素子920を介して接地された状態となる。書き込み部11は、ワード線130に電圧を印加するとともに、データ線140に大きな電流を流す。選択素子920のゲート端子に電圧が印加されていない場合、選択素子920のドレイン端子とソース端子との間に電流が流れないため、ヒューズ素子910にもデータ線140からの大きな電流は流れない。一方、選択素子920のゲート端子に電圧が印加されている場合、ヒューズ素子910の他端が接地された状態となっているため、ヒューズ素子910に大きな電流が流れ、ヒューズ素子910のヒューズ線911が切断される。このように、書き込み部11は、1という情報を書き込みたい半導体記憶素子900のワード線130及びデータ線140に電圧及び電流を加えることで、半導体記憶素子900のヒューズ線911を切断し、情報を書き込む。読み出し部12は、半導体記憶素子900に記憶された情報を読み出す場合、ワード線130に電圧を印加し、選択素子920を導通状態とする。即ち、読み出し部12は、ワード線130に電圧を印加することで複数の半導体記憶素子900の中から任意の行の半導体記憶素子900を選択する。これにより、ヒューズ素子910の他端が選択素子920を介して接地された状態となる。読み出し部12は、ワード線130に電圧を印加するとともに、データ線140に電圧を印加する。ヒューズ線911が切断されている場合、ヒューズ素子910に電流が流れないため、データ線140にも電流が流れない。読み出し部12は、ワード線130に電圧を印加してもヒューズ素子910及びデータ線140に電流が流れない場合、半導体記憶素子900に1という情報が記憶されていると判断する。一方、ヒューズ線911が切断されていない場合、ヒューズ素子910に電流が流れ、データ線140にも電流が流れる。読み出し部12は、ワード線130に電圧を印加するとヒューズ素子910及びデータ線140に電流が流れる場合、半導体記憶素子900に0という情報が記憶されていると判断する。このように、読み出し部12は、ワード線130及びデータ線140に電圧を加えることで、半導体記憶素子900に記憶されている情報を読み出す。半導体記憶素子900は、ヒューズ線911が切断されているか否かによって0,1の情報を記憶している。ヒューズ素子910及び選択素子920を、トランジスタである選択素子920の性能が劣化しにくい製造プロセスで形成すると、ヒューズ素子910にシリサイド未成形部分が発生する可能性がある。ヒューズ素子910にシリサイド未成形部分が発生すると、ヒューズ素子910が初期状態で高抵抗になってしまう場合がある。ヒューズ素子910は、初期状態では低抵抗であり導通状態となっている。つまりヒューズ素子910は、初期状態では0という情報を記憶しており、書き込み部11によって、非導通状態高抵抗状態となることで1という情報を記憶する。上述したように、ヒューズ素子910にシリサイド未成形部分が発生し、初期状態で非導通状態高抵抗状態となってしまうと、書き込み部11が1という情報を書き込むか否かにかかわらず、半導体記憶素子900が1という情報を記憶している状態となってしまう。このように、ヒューズ素子910にシリサイド未成形部分が存在すると、0という情報を記憶してほしいにもかかわらず1という情報を記憶してしまい、半導体記憶素子900の不良の原因となってしまう。ヒューズ素子910のシリサイド未成形部分を減らす方法としては、ヒューズ線911の長さを短くする方法が考えられる。シリサイド未成形部分は複数の半導体記憶素子900のヒューズ線911にランダムに発生する。従って、ヒューズ線911を短くすることで、シリサイド未成形部分の発生確率を小さくできる。しかしながら、ヒューズ線911の長さを短くすると、ヒューズ素子910に大電流を流した場合にヒューズ線911の温度が十分に上昇しにくくなり、ヒューズ線911を切断しにくくなるという問題が発生する。従って、ヒューズ線911の長さを単純に短くすることは難しく、一定の長さ、例えば0.6um以上にする必要がある。図5及び図6を用いて本実施形態に係る半導体記憶素子100を説明する。本実施形態に係る半導体記憶素子100は、2本のヒューズ線111,112を有している点で図3及び図4に示す半導体記憶素子900と異なる。図5は、半導体記憶素子100の等価回路を示す図である。図5の半導体記憶素子100は、ヒューズ素子110及び選択素子120を有する。選択素子120は、例えばトランジスタで構成される。選択素子120を構成するトランジスタは、ゲート端子がワード線130に接続され、ドレイン端子がヒューズ素子110に接続され、ソース端子が接地されている。ヒューズ素子110は、並列に接続された第1ヒューズ線111及び第2ヒューズ線112で構成される。第1,第2ヒューズ線111,112は例えば信号線のような抵抗素子で構成される。ヒューズ素子110の一端はデータ線140に接続され、他端が選択素子120に接続される。図6は、半導体記憶素子100の配線図を示す図である。図6の例では、ヒューズ素子110及び選択素子120を構成するトランジスタのゲート端子は同一配線層に形成される。ヒューズ素子110は、データ線140とコンタクト150を介して接続する第1接続部113を有する。ヒューズ素子110は、接続線160とコンタクトを介して接続する第2接続部114を備える。ヒューズ素子110は、接続線160を介して選択素子120と接続する。ヒューズ素子110は、一端が第1接続部113に接続され、他端が第2接続部114に接続された第1,第2ヒューズ線111,112を有する。図6に示す例では、第1,第2ヒューズ線111,112は略平行に形成される。第1,第2ヒューズ線111は、第1,第2接続部113,114より線幅が狭く、大電流が流れると一部が切断される。選択素子120は、ドレイン端子D、ソース端子S、及びゲート端子Gで構成されるトランジスタである。ドレイン端子Dは接続線160を介してヒューズ素子110の第2接続部114に接続される。ゲート端子Gは一端がコンタクトを介してワード線130に接続される。ソース端子Sは、接続線170を介して図示しないグランド端子に接地される。図6の半導体記憶素子100のワード線130、データ線140、及び接続線160,170は、ヒューズ素子110及び選択素子120とは異なる配線層に形成される。ワード線130、データ線140、及び接続線160,170と、ヒューズ素子110及び選択素子120とは、複数のコンタクト150によって互いに接続される。半導体記憶素子100のヒューズ素子110は、初期状態では導通状態低抵抗状態となっており、0を示す状態を保持している。書き込み部11は、半導体記憶素子100に1を示す情報を書き込む場合、ワード線130に電圧を印加し、複数の半導体記憶素子100の中から任意の行の半導体記憶素子100を選択する。選択素子120は、トランジスタで構成されており、書き込み部11によってトランジスタのゲート端子Gにワード線130を介して電圧が印加される。これにより、トランジスタのドレイン端子Dとソース端子Sとの間が導通し、ヒューズ素子110の他端が選択素子120を介して接地された状態となる。書き込み部11は、ワード線130に電圧を印加するとともに、データ線140に大きな電流を流す。選択素子120のゲート端子Gに電圧が印加されていない場合、選択素子120のドレイン端子Dとソース端子Sとの間に電流が流れないため、ヒューズ素子110にも大きな電流は流れない。一方、選択素子120のゲート端子Gに電圧が印加されている場合、ヒューズ素子110の他端が接地状態となっているため、ヒューズ素子110に大きな電流が流れ、第1,第2ヒューズ線111,112が切断される。このように、書き込み部11は、1という情報を書き込みたい半導体記憶素子100のワード線130及びデータ線140に電圧及び電流を加えることで、半導体記憶素子100の第1,第2ヒューズ線111,112を切断し、情報を書き込む。読み出し部12は、半導体記憶素子100から情報を読み出す場合、ワード線130に電圧を印加し、複数の半導体記憶素子100の中から任意の行の半導体記憶素子100を選択する。選択素子120は、トランジスタで構成されており、読み出し部12によってトランジスタのゲート端子Gにワード線130を介して電圧が印加される。これにより、トランジスタのドレイン端子Dとソース端子Sとの間が導通し、ヒューズ素子110の他端が選択素子120を介して接地された状態となる。読み出し部12は、ワード線130に電圧を印加するとともに、データ線140に電圧を印加する。第1,第2ヒューズ線111,112が切断されている場合、ヒューズ素子110に電流が流れないため、データ線140にも電流が流れない。読み出し部12は、ワード線130に電流を流してもヒューズ素子110及びデータ線140に電流が流れない場合、半導体記憶素子100に1という情報が記憶されていると判断する。一方、第1,第2ヒューズ線111,112の少なくとも一方が切断されていない場合、ヒューズ素子110及びデータ線140に電流が流れる。読み出し部12は、ヒューズ素子110及びデータ線140に電流が流れる場合、半導体記憶素子100に0という情報が記憶されていると判断する。このように、読み出し部12は、ワード線130及びデータ線140に電圧を加えることで、半導体記憶素子100に記憶されている情報を読み出す。次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、1本のヒューズ線の抵抗値が約90Ωであるとする。また、ヒューズ線にシリサイド未成形部分が発生した場合、ヒューズ線の抵抗値は約900Ω程度の高抵抗値となるものとする。図3に示すようにヒューズ素子910が1本のヒューズ線911しか有していない場合、ヒューズ線911にシリサイド未成形部分が発生すると、ヒューズ素子910の抵抗値は約900Ωと高抵抗となる。この場合、半導体記憶素子900が1を示す情報を記憶していないにもかかわらず、読み出し部12は、半導体記憶素子900に1という情報が記憶されているという誤判定をしてしまう可能性がある。このように、ヒューズ線911が1本の場合、シリサイド未成形により半導体記憶素子900に欠陥が生じる可能性がある。図5に示すように、本実施形態に係るヒューズ素子110は、第1,第2ヒューズ線111,112が並列に接続された構成となっている。従って、シリサイド未成形部分が発生していない状態のヒューズ素子110の抵抗値は、第1,第2ヒューズ線111,112の合成抵抗の値と等しく約45Ωである。ここで、第1ヒューズ線111にシリサイド未形成部分が発生した場合を考える。第1ヒューズ線111にシリサイド未形成部分が発生すると、第1ヒューズ線111の抵抗値は約900Ωとなる。この場合、ヒューズ素子110の抵抗値は、第1,第2ヒューズ線111,112の合成抵抗の値となり、約82Ω程度となる。このように、ヒューズ素子110が複数のヒューズ線を有している場合、複数のヒューズ線111,112全てにシリサイド未形成部分が発生しない限り、ヒューズ素子110の抵抗値はシリサイド未成形部分が発生したヒューズ素子111の抵抗値に比べ非常に小さい値約82Ω<<約900Ωとなる。半導体記憶素子100にシリサイド未形成部分が発生しても、ヒューズ素子110に欠陥が生じる可能性を抑制することができる。なお、本実施形態では、ヒューズ素子110が有するヒューズ線の本数を2本として説明したが、2本以上としてもよい。例えばヒューズ素子110を、4本のヒューズ線を並列に接続した構成としてもよい。この場合、2本以上のヒューズ線にシリサイド未形成部分が発生しても、ヒューズ素子110の抵抗値を低くすることができ、ヒューズ素子110の欠陥が生じる可能性をより低減することができる。以上のように、本実施形態に係る半導体記憶素子100は、ヒューズ素子110を複数のヒューズ線を並列に接続した構成とすることで、選択素子120であるトランジスタの性能が劣化しない条件でヒューズ素子110を形成したとしてもヒューズ素子110の欠陥の増加を抑制することができる。従って、本実施形態に係る半導体記憶装置1は、選択素子120を含めたLSI素子の性能劣化及びヒューズ素子110の欠陥の増加を抑制することができる。第2実施形態図7乃至図9を用いて第2実施形態に係る半導体記憶装置2を説明する。本実施形態に係る半導体記憶装置2は、ヒューズ素子210のヒューズ線が分岐している点で第1実施形態の半導体記憶装置1と異なる。それ以外の構成要素には同一符号を付し、説明を省略する。図7及び図8を用いて本実施形態に係る半導体記憶装置2の半導体記憶素子200を説明する。本実施形態に係る半導体記憶素子200は、ヒューズ線が1点で2本に分岐した構成を有する。図7は、半導体記憶素子200の等価回路を示す図である。図7の半導体記憶素子200は、ヒューズ素子210及び選択素子120を有する。ヒューズ素子210は、第1ヒューズ線211、第1ヒューズ線211と並列に接続された第2ヒューズ線212、及び第1,第2ヒューズ線211,212に直列に接続された第3ヒューズ線213を有している。ヒューズ素子210の一端はデータ線140に接続され、他端が選択素子120に接続される。図8は、ヒューズ素子210の配線図である。それ以外の半導体記憶素子200の構成要素は、図6と同じであるため図示を省略する。ヒューズ素子210は、図示しないデータ線140とコンタクト150を介して接続する第1接続部214を有する。ヒューズ素子210は、図示しない接続線160とコンタクトを介して接続する第2接続部215を有する。ヒューズ素子210は、接続線160を介して選択素子120と接続する。ヒューズ素子210は、一端が第3ヒューズ線213に接続され、他端が第2接続部215に接続された第1,第2ヒューズ線211,212を有する。ヒューズ素子210は、一端が第1接続部214に接続され、他端が第1,第2ヒューズ線211,212の他端に接続された第3ヒューズ線213を有する。図8に示す例では、第1~第3ヒューズ線211~213は、互いに略平行に形成される。第1~第3ヒューズ線211~213は、第1,第2接続部214,215より線幅が狭い。図8に示す例では、第1ヒューズ線211の長さd1と第2ヒューズ線212の長さd2はほぼ等しくd1≒d2、第3ヒューズ線213の長さは、第1,2ヒューズ線211,212の長さd1,d2より短いd3<d1=d2。半導体記憶素子210に1,0の情報を書き込む、又は読み出す動作は、第1実施形態と同じであるため、説明を省略する。次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第1,第2ヒューズ線211,212の長さd1,d2が第3ヒューズ線213の長さd3の2倍2×d3=d1=d2であるとする。第1,第2ヒューズ線211,212の抵抗値を約60Ω,第3ヒューズ線213の抵抗値を約30Ωとする。半導体記憶素子200の初期状態において、ヒューズ素子210にシリサイド未形成部分が発生していない場合、第1~第3ヒューズ線211~213の合成抵抗値、すなわちヒューズ素子210の抵抗値は、約60Ωとなる。ここで、第1ヒューズ線211にシリサイド未形成部分が発生した場合を考える。第1ヒューズ線211にシリサイド未形成部分が発生したため、第1ヒューズ線211の抵抗値が約900Ωになったとする。この場合、第1~第3ヒューズ線211~213の合成抵抗値、すなわちヒューズ素子210の抵抗値は、約86Ωとなる。シリサイド未成形部分の発生の有無にかかわらず、ヒューズ素子210は、初期状態において低抵抗である。また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、第3ヒューズ線213の長さd3を第1,第2ヒューズ線211,212の長さd1,d2より短くしている。これにより、第1,第2ヒューズ線211,212に比べ第3ヒューズ線213はシリサイド未成形部分の発生確率が低くなり、高抵抗になりにくくなる。本実施形態に係るヒューズ素子210の構成によれば、第1,第2ヒューズ線211,212のいずれか一方にシリサイド未形成部分が発生し高抵抗となっても、ヒューズ素子210の抵抗値を低くすることができる。このように、本実施形態に係るヒューズ素子210は、トランジスタで構成される選択素子120等のLSI素子の性能が劣化しない条件で形成されることで、シリサイド未形成部分が発生しても、ヒューズ素子210の抵抗値が高くなりにくくし、半導体記憶素子200に欠陥が生じる可能性を低くすることができる。さらに本実施形態に係る半導体記憶素子200は書き込み時間を第1実施形態に示す半導体記憶素子100より短くすることができるという効果も奏する。以下、書き込み時間が短縮できる効果について説明する。第1実施形態に示すヒューズ素子110は、ヒューズ線を2本有しているため、各ヒューズ線を切断する時間が必要となる。一方、本実施形態に係るヒューズ素子210は、ヒューズ線が分岐した構造となっているため、第3ヒューズ線213が切断されるとヒューズ素子210が切断される構成となっている。従って、本実施形態に係るヒューズ素子210は、複数のヒューズ線を切断する必要がなく、第3ヒューズ線213が切断されればよく、ヒューズ線を切断する時間が短くて済む。また、第3ヒューズ線213には、第1ヒューズ線211及び第2ヒューズ線212に流れる電流の両方が流れる。ヒューズ素子110と同じ大きさの電流をヒューズ素子210に流しても、第3ヒューズ線213に流れる電流は、第1,第2ヒューズ線111,112の倍の大きさになる。従って、第3ヒューズ線213でのエレクトロマイグレーションと発熱が大きくなり、第3ヒューズ線213が切断されやすくなる。これにより、ヒューズ素子210の書き込み時間を短くすることができる。なお、図8では、第1,第2ヒューズ線211,212の長さd1,d2がほぼ等しい場合について示したが、第3ヒューズ線213が第1,第2ヒューズ線211,212より短ければよく、第1,第2ヒューズ線211,212の長さd1,d2が等しくなくても良い。例えば、図9に示すように、第1,第3ヒューズ線211a,213aを同一直線上に形成し、第1,第3ヒューズ線211a,213aを形成する直線部分から第2ヒューズ線212aが分岐するような構成としてもよい。また、ヒューズ素子210の並列接続されているヒューズ線の本数を第1,第2ヒューズ線211,212の2本としたが、2本以上設けても良い。また、第1~第3ヒューズ線211~213は互いに並行に形成されていなくともよい。このように、第2実施形態に係るヒューズ素子210は、分岐点図8では、第1,第2ヒューズ線111,112と第3ヒューズ線213の接続点を1つ有しており、第3ヒューズ線213が第1,第2ヒューズ線211,212より短ければよく、ヒューズ線の本数及び形状は図8、図9の例に限定されない。本実施形態では、第3ヒューズ線213の一端が第1接続部214に接続される場合について説明したが、第3ヒューズ線213の一端が第2接続部215に接続されるようにしてもよい。この場合、第1,第2ヒューズ線111,112の他端が第1接続部214に接続される。以上のように、本実施形態に係る半導体記憶素子200は、ヒューズ素子210を複数のヒューズ線を接続した構成とすることで、選択素子120であるトランジスタの性能が劣化しない条件でヒューズ素子210を形成したとしてもヒューズ素子210の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置2は、選択素子120を含めたLSI素子の性能劣化及びヒューズ素子210の欠陥の増加を抑制することができる。さらに本実施形態に係る半導体記憶装置2は、分岐部を設けることで、半導体記憶素子200への書き込み時間を短縮することができる。第3実施形態図10及び図11を用いて第3実施形態に係る半導体記憶装置3を説明する。本実施形態に係る半導体記憶装置3は、ヒューズ素子310のヒューズ線が2つの分岐部で分岐している点で第2実施形態の半導体記憶装置2と異なる。図10は、半導体記憶装置3の半導体記憶素子300の等価回路を示す図である。図10の半導体記憶素子300は、ヒューズ素子310及び選択素子120を有する。ヒューズ素子310は、第1~第5ヒューズ線311~315を有する。第1,第2ヒューズ線311,312は並列に接続される。第4,第5ヒューズ線314,315は並列に接続される。第1,第2ヒューズ線311,312と、第3ヒューズ線313と、第4,第5ヒューズ線314,315とが直列に接続される。図11にヒューズ素子310の配線図を示す。ヒューズ素子310以外の半導体記憶素子300の構成要素は図6と同じであるため図示を省略する。ヒューズ素子310は、図示しないデータ線140とコンタクト150を介して接続する第1接続部316を有する。ヒューズ素子310は、図示しない接続線160とコンタクトを介して接続する第2接続部317を有する。ヒューズ素子310は、接続線160を介して選択素子120と接続する。ヒューズ素子310は、一端が第3ヒューズ線313に接続され、他端が第2接続部317に接続された第1,第2ヒューズ線311,312を有する。ヒューズ素子310は、一端が第4,第5ヒューズ線314,315に接続され、他端が第1,第2ヒューズ線111,112の一端に接続された第3ヒューズ線313を有する。ヒューズ素子310は、一端が第1接続部316に接続され、他端が第3ヒューズ線313の一端に接続された第4,第5ヒューズ線314,315を有する。図11に示す例では、第1~第5ヒューズ線311~315は、互いに略平行に形成される。第1~第5ヒューズ線311~315は、第1,第2接続部316,317より線幅が狭い。図11に示す例では、第1ヒューズ線311の長さd1と第2ヒューズ線312の長さd2はほぼ等しいd1=d2。第4ヒューズ線314の長さd4と第5ヒューズ線315の長さd5はほぼ等しいd4=d5。第3ヒューズ線313の長さd3は、第1,第2ヒューズ線311,312の長さd1,d2以下であり、かつ第4,第5ヒューズ線314,315の長さd4,d5以下であるd3≦d1=d2,d3≦d4=d5。半導体記憶素子310に1,0の情報を書き込む、又は読み出す動作は、第1実施形態と同じであるため、説明を省略する。次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第1~第5ヒューズ線311~315の長さd1~d5が全て同じ長さであり、各ヒューズ線の抵抗値が約30Ωである場合について説明する。半導体記憶素子300の初期状態において、ヒューズ素子310にシリサイド未形成部分が発生していない場合、第1~第5ヒューズ線311~315の合成抵抗値、すなわちヒューズ素子310の抵抗値は、約60Ωとなる。ここで、第1ヒューズ線311にシリサイド未形成部分が発生した場合を考える。第1ヒューズ線311にシリサイド未形成部分が発生したため、第1ヒューズ線311の抵抗値が約2000Ωになったとする。この場合、第1~第5ヒューズ線311~315の合成抵抗値は、約75Ωとなる。このように、シリサイド未形成部分の発生の有無にかかわらず、ヒューズ素子310は、初期状態において低抵抗とすることができる。また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、ヒューズ素子310に分岐点を2つ設け、ヒューズ素子を5本とすることで、一つのヒューズ線の長さを短くすることができる。これにより、第1~第5ヒューズ線311~315のシリサイド未形成部分の発生確率を低くすることができ、シリサイド未形成部分による半導体記憶素子300の欠陥を低減することができる。第2実施形態と同様に、第1接続部316及び第2接続部317との間の経路は、第3ヒューズ線313で結ばれている。従って、第1接続部316及び第2接続部317の間を切断するためには、第3ヒューズ線313を切断すればよい。また、第1,第2ヒューズ線311,312に流れる電流、第4,第5ヒューズ線314,315に流れる電流の両方の電流が第3ヒューズ線313に流れる。従って、ヒューズ素子310に電流を流すと、第3ヒューズ線313が切断されやすくなる。このように、ヒューズ素子310も第2実施形態のヒューズ素子210と同様に大きな電流が流れる第3ヒューズ線313が切断されるとヒューズ素子310に情報を書き込むことができ、半導体記憶素子300への書き込み時間を短縮することができる。また、ヒューズ素子310の並列接続されているヒューズ線の本数を第1,第2ヒューズ線311,312の2本及び第4,第5ヒューズ線314,315の2本としたが、2本以上のヒューズ線を並列接続しても良い。また、第1~第5ヒューズ線311~315は並列に形成されていなくともよい。本実施形態に係るヒューズ素子310は、分岐点を2つ図11では、第1,第2ヒューズ線311,312と第3ヒューズ線313との接続点、及び第4,第5ヒューズ線314,315と第3ヒューズ線313との接続点としたが3つ以上の接続点を持つようにしてもよい。以上のように、本実施形態に係る半導体記憶素子300は、ヒューズ素子310を複数のヒューズ線を接続した構成とすることで、選択素子120であるトランジスタの性能が劣化しない条件でヒューズ素子310を形成したとしてもヒューズ素子310の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置3は、選択素子120を含めたLSI素子の性能劣化及びヒューズ素子310の欠陥の増加を抑制することができる。さらに本実施形態に係る半導体記憶装置3は、分岐部を設けることで、半導体記憶素子300への書き込み時間を短縮することができる。最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。"