複数のワード線と、複数のビット線と、2以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイとを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする不揮発性半導体記憶装置。複数のワード線と、複数のビット線と、2以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイと、前記複数のビット線に接続されて前記複数のメモリセルトランジスタから読み出された信号を増幅して出力する複数のセンスアンプとを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタは、第1のアドレスと、ワード線方向に隣接する2個のメモリセルトランジスタに共通して割り当てられる第2のアドレスを有し、前記複数のセンスアンプは、入出力されるデータをラッチして前記第2のアドレスに基づいて前記入出力されるデータを所定の信号に変換する演算機能を有し、前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、前記第2のアドレスに基づいて偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする不揮発性半導体記憶装置。本発明は、NAND型フラッシュメモリにおいて、容量結合による影響を抑制して隣接メモリセル干渉による影響を減少し、記憶容量を上げつつ書き込みスピードを向上させることを目的とする。本発明の一実施形態に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、2以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイとを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする。本発明によって、NAND型フラッシュメモリにおいて、容量結合による影響を抑制して隣接メモリセル干渉による影響を減少し、記憶容量を上げつつ書き込みスピードを向上させることが可能となる。以下、本発明の第1の実施形態に係る不揮発性半導体記憶装置について、NAND型フラッシュメモリを例にとりながら、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の不揮発性半導体記憶装置の例を示しており、本発明の不揮発性半導体記憶装置は、それら実施形態に限定されるわけではない。フラッシュメモリは、メモリセルのフローティングゲート電極内に蓄えられる電荷の量を変えることによりその閾値を変え、データを記憶する。例えば、メモリセルの閾値が負のときを1データ、正のときを0データに対応させる。近年、ビット単価を下げるため、或いは記憶容量を増やすために、一つのメモリセルに複数ビットデータを記憶させる、いわゆる多値フラッシュメモリが開発されている。1つのメモリセルに2ビットデータを記憶させる場合、そのメモリセルの閾値分布は、4値のデータに対応して4つ存在することになる。かかるNAND型フラッシュメモリにおいては、メモリセルの閾値分布は、2値以上の情報量データを書き込むために、書き込む情報量に応じた閾値分布を所定の電位範囲に入れ込む必要がある。即ち、複数の閾値分布を読み出し電位VreadNANDセル内の非選択セルのゲート電圧をいい、例えば5V。と0Vの間に入れ込まなくてはならない。従って、NAND型フラッシュメモリにおいては、幅が狭くシャープである閾値分布とするために、書き込み電位Vpgmのステップアップ幅を狭くすることが必要になる。ここでメモリセルのフローティングゲートFGは、ビット線BL方向、ワード線WL方向及び斜め方向の隣接セルのフローティングゲートと容量結合している。従って、2値以上の情報量データを記憶するためにメモリセルの閾値分布を幅が狭くシャープにしようとしても、一方で容量結合の影響によりメモリセルの閾値分布が広がってしまうため、所望の幅が狭くシャープな閾値分布の実現はなかなか困難である。かかる容量結合の影響は、微細化に伴ってますます顕著になり、また、特にビット線BL方向及びワード線WL方向の容量は大きいため、この影響が顕著である。従って、今後更なる微細化と大容量化を同時に実現するためにメモリセルに2値以上の情報量データを記憶させる場合、容量結合の影響を抑制して隣接メモリセルの干渉を減少し、集積度を上げつつ書き込みスピードを向上させることが必要になる。本発明の一実施形態に係る不揮発性半導体記憶装置は、かかる容量結合の影響を抑制して隣接メモリセルの干渉を減少し、集積度を上げつつ書き込みスピードを向上させることができる。図1に、本発明の不揮発性半導体記憶装置の第1の実施形態に係るNAND型フラッシュメモリの概略構成図を示す。図1に示す不揮発性半導体記憶装置10は、複数の電気的に書き換え可能なメモリセルMC111がマトリクス状に配置されたメモリセルアレイ100、ロウデコーダ20、カラムデコーダ30、センスアンプ40、入出力バッファー50、アドレスバッファー60、電圧生成回路70、パワーオンリセット回路80、制御回路90、ラッチ回路200を有している。また、更にステートマシン、コマンドインターフェース、選択回路等を備えているが、図1においては図示を省略している。本実施形態に係る不揮発性半導体記憶装置10は、外部IOパッド210とデータ及び制御信号コマンドの送受信を行う。本発明の第1の実施形態に係る不揮発性半導体記憶装置10においては、外部I/Oパッド210から、データ及び制御信号がデータ入出力バッファー50を通してコマンドインターフェイス及びカラムデコーダ30に入力される。ステートマシンは、制御信号及びデータに基づき、カラムデコーダ30、ロウデコーダ20を制御する。ステートマシンは、カラムデコーダ30及びロウデコーダ20に対してメモリセルアレイ100のメモリセルMC111に対するアクセス情報を出力する。ロウデコーダ20は、前記アクセス情報及びデータに基づき、選択回路を制御し、メモリセルMC111をアクティブにする。カラムデコーダ30は、センスアンプ40とデータバス間に設けられ、選択されたアドレスのセンスアンプ40のラッチから8ビット或いは16ビット単位のデータを読み出しデータバスに転送し、データ入出力バッファー50を通して外部I/Oパッド210へ出力される。また、書き込み時には、センスアンプ40のラッチにデータをロードする。メモリセルアレイ100の各ビット線140に接続されたセンスアンプ40は、読出しデータや書込みデータを記憶するラッチ機能を有し、ページ読出し時にビット線140の電位をセンス増幅して読出しデータをラッチする。書き込み時には外部から入力された書込みデータをラッチし、ビット線140に書き込みデータをロードする。ここで、メモリセルアレイの構成を図2に示す。図2に示すとおり、本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ100は、合計m個のブロックBLOCK0、BLOCK1、BLOCK2、、BLOCKi、、BLOCKmに分割されている。ここでは、ブロックとはデータ消去の最小単位である。また、本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ100は、データを格納する通常のメモリセル領域110の他に、タイマ調整や各種電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のある各種データヒューズデータ及びメモリセルアレイ110に存在する不良セルを他の冗長用セルに置き換えるための置換アドレスデータを格納するROM領域120を有している。前記ROM領域120に格納されているヒューズデータは、センスアンプ40及びカラムデコーダ30を介してラッチ回路200に送られ、保持される。このROM領域120に格納されているヒューズデータを読み出してラッチ回路200にセットする動作をROMリード動作という。また、各ブロックBLOCK0~BLOCKmは、それぞれ、図3に代表的に示すブロックBLOCKiのように、6個のNAND列0~5で構成される。図3は、本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルブロックBLOCKiの構成図である。ここで、NAND列とは、メモリセルMCを直列に接続し両端を選択ゲートトランジスタSTで挟んだ構成を指す。本実施形態では、各NAND列は5個のメモリセルMC0~MC4111が直列に接続されて構成され、その一端はドレイン側選択ゲート線SGD150に接続された選択ゲートトランジスタST0113を介してビット線BL140BL0、BL1、BL2、BL3、BL4、BL5に、他端はソース側選択ゲート線SGS150に接続された選択ゲートトランジスタST1113を介して共通ソース線CELSRC160に接続されている。各々のメモリセルMC111の制御ゲートは、ワード線WL130WL0~WL4に接続されている。図3においては、例としてワード線が5本の場合を示しているが、これに限定されるわけではない。ここで、1本のワード線WL130に接続される前記6個のメモリセルMC111は、各メモリセルMC111が電子注入量に応じた複数ビットのデータ多値ビットデータを記憶する。これら6個のメモリセルMC111がページという単位を構成する。また、本実施形態では、メモリセルアレイを構成するブロックの数をm個とし、且つ1つのブロックが、5個のメモリセルMCでなるNAND列を6個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルMCの数及びNAND列の数を変更すればよい。また、本実施形態においては、1つのNAND列が1つのビット線BLに接続されたNAND型フラッシュメモリの例について説明しているが、本発明のNAND型フラッシュメモリを、複数のNAND列が1つのビット線BLに接続されていてもよい。図4は、本発明の第1の実施形態に係る不揮発性半導体記憶装置のNANDセルのレイアウトを模式的に示す図である。各NAND列は、ビット線コンタクトを中心に線対称の向きで配置される。選択ゲート線SGD150b、SGS150aは、読み出し時のアクセスに関わる重要な配線なので、配線メタル層図示せずによってシャントされている。また、前記配線メタル層図示せずによってシャントするのは、選択ゲート線SGD150は高抵抗であるため、低抵抗の配線層と電気的に接続することで、抵抗を下げるためである。ドレイン側選択ゲート線SGD150bは、シャント線の抵抗をできるだけ小さくする関係で十分な面積がないため隣のNAND列ユニットと共通配線としてある。メモリセルMCのチャネルを形成する拡散層114は、図4に向かって縦方向に直線で並び、選択ゲート線SGD150bで挟まれた領域で拡散層-M0間コンタクト以下、CBコンタクト115という。によりM0と接続され、更に拡散層と同じ縦方向に直線で走るビット線のM1とM0-M1間コンタクト以下、V1レイヤーという。により接続される図示せず。一方、選択ゲート線SGS150aで囲まれた領域ではCBコンタクト115によりM0と接続され、図4に向かって横方向に共通接続されたM0レイヤー116のセルソース線によってセルアレイ領域のソース線に接続される。ロウデコーダ20は、デコードされたアドレス信号に基づき、選択回路を制御し、メモリセルMC111をアクティブにする。カラムデコーダ30は、センスアンプ40とデータバス間に設けられ、選択されたアドレスのセンスアンプ40のラッチから8ビット或いは16ビット単位のデータを読み出しデータバスに転送し、データ入出力バッファー50を通して外部I/Oパッド210へ出力される。センスアンプ40は、読出しデータや書込みデータを記憶するラッチ機能を有し、ページ読出し時にビット線140の電位をセンス増幅して読出しデータをラッチし、外部から入力された書込みデータをラッチし、書込み時にビット線140に書き込みデータをロードする。アドレスバッファー60は外部から入力されたアドレス情報をエンコードし、ロウデコーダ20やカラムデコーダ30においてデコードされてアクセスすべきワード線130、ビット線140を選択する。電圧生成回路70は制御回路90からのモード信号、電圧生成タイミング制御信号及び電圧レベル設定信号を受けて、外部から供給された電源電圧VCCを用いて参照用の基準電圧Vrefやプログラム電圧Vpgm等の種々のモードに必要な内部電圧を生成し、ロウデコーダ20、センスアンプ40等のその電圧を必要とする回路に出力する。パワーオンリセット回路80は電源が投入されたことを検知して、制御回路のレジスタをリセットして初期化動作を行うための信号を出力する。前記パワーオンリセット回路80は、電源が投入されて電源電圧が所定の電圧レベルに達するまでの間はLowレベルとなり、所定の電圧レベルに達した後はHighレベルとなるパワーオンリセット信号を発生し、制御回路90に出力する。制御回路90は外部から入力されたコマンドを受けて、読み出し動作、書き込み動作、消去動作等のモード信号を生成するとともに、モードごとに必要な電圧を生成するためのタイミング制御信号、電圧の設定レベルを格納しているレジスタにしたがって電圧設定信号、アドレス制御信号、メモリセルへのアクセス制御信号を出力する。また、前記制御回路90は、パワーオンリセット信号に基づいて、図1中のアドレスバッファー60、カラムデコーダ30、ロウデコーダ20、センスアンプ40、ラッチ回路200及び電圧生成回路70それぞれを初期化するための制御信号を出力する。即ち、前記制御回路90は、前記の初期化するための制御信号を出力する初期化制御回路91と、ROMリード動作を制御するための制御信号を出力するROMリード制御回路92を持つ。パワーオンリセット回路80と制御回路90の動作は、概略以下の動作となる。即ち、電源電圧VCCが立ち上がり、その値がパワーオン検知レベルに達すると、パワーオンリセット信号が出力され、ROMリード制御回路92からROMリード動作を制御するための制御信号が出力されてROMリード動作が起動される。かかる構成による本発明の一実施形態に係る不揮発性半導体記憶装置の、書き込み、読み出しの動作について説明する。本発明の一実施形態に係る不揮発性半導体記憶装置においては、メモリセルMC111に2値以上の情報量データが書き込まれるため、一般的な不揮発性半導体記憶装置の、書き込み読み出し動作と異なる点がある。従って、前提として一般的な不揮発性半導体記憶装置の、書き込み読み出し動作について説明する。図5は、図3に示したメモリセルブロックBLOCKiにおける書き込み時の電位関係を示す図である。図5において、ワード線WL2の偶数Evenビット線に接続されたメモリセルMC111に書き込みする場合を例に説明する。NAND型フラッシュメモリにおける書き込みは、書き込みたいメモリセルMC111、即ち0データのメモリセルMC111のビット線140に0V、書き込みたくないメモリセルMC111、即ち1データのメモリセルMCのビット線及びドレイン側選択ゲート線SGD150にはVDD、ソース側選択ゲート線SGS150には0Vを印加する。従って、本例においては、ビット線BL0、BL2及びBL4140に0V、ビット線BL1、BL3及びBL5にVDDが印加される。また、ドレイン側選択ゲート線SGD150bにVDDが印加され、ソース側選択ゲート線SGS150aに0Vが印加される。前記電圧の印加により、選択NAND列内のチャネルは、書き込みたいチャネルは0V、書き込みたくないチャネルの電位はVDD-Vth_SGDとなる。その後、選択ワード線WL2130に書き込み電圧Vpgm約20V、非選択ワード線WL0、WL1、WL3乃至WL5130には中間電圧Vpass約10Vが印加される。このときNAND列内のチャネル電位はワード線130との容量結合により持ち上げられる。VDDが印加されているビット線BL1、BL3及びBL5140はチャネル電位がVDD-Vthよりも高くなるとドレイン側選択ゲート線SGD150bがカットオフするため、ワード線とセルチャネルの容量比で決まる電圧Vbstまでブーストされる。一方、ビット線から0Vが印加されているビット線BL0、BL2およびBL4に接続されたNAND列は、ドレイン側選択ゲート線SGD150bがカットオフしないため、チャネル電位には0Vが印加され続ける。これによりビット線BL0、BL2及びBL4の0Vが印加されたNAND列のメモリセルチャネルは0V、VDDが印加されたNAND列のメモリセルチャネルはVbstとなり、0VのメモリセルMCはトンネル電流による書き込みが行われ、一方VbstのメモリセルMCは書き込まれないという状態が実現する。上述の動作により、ビット線BL0、BL2及びBL4のEven側のワード線WL2130に対するページ書き込みが実現できる。ビット線BL1、BL3及びBL5は読み出しノイズ防止のためのシールド線の役目を果たしており、Even側書き込み時は、Odd側のビット線BL1、BL3及びBL5140は全てVDDとなっており書き込まない状態ALL1となっている。Even側の書き込みが終了すると、Odd側の書き込み具体的にはビット線BL1、BL3及びBL5140に書き込みデータを印加し、ビット線BL0、BL2及びBL4140にVDDを印加する。を行う。続いて1チップ内のメモリセルMCに対して、2値以上の情報量データが書き込まれる場合の、書き込み読み出し動作について説明する。ここではメモリセルMCに4値データ2ビットデータが書き込まれる場合を例として説明する。1つのメモリセルには、4値データ2ビットデータが記憶される。本発明の一実施形態では、書き込みデータを0書き込むと1書き込まないとし、4値データを前記書き込みデータの組合せ11、10、01、00とする。4値データ2ビットデータのうちの1ビットはLowerPageデータとして、また、他の1ビットはUpperPageデータとして、同一のメモリセルに記憶される。4値データ11、10、01、00とメモリセルの閾値電圧との関係は、図6に示す関係になる。図6において、LowerPageデータは白抜きの四角で示し、UpperPageデータは、白抜きの丸で示している。4値データの書き込み、読み出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書き込み、読み出し状態とする正の閾値電圧を3つ割り当てる。正の閾値電圧は、通常0V~5Vの間で割り当てられ、相互にマージンをとりつつ、一般的には一定の割合を持ってステップアップされる。ここでは例として、書き込み状態10に対して0V、00に対して1V、01に対して2Vを割り当てる。また、図6において、Vcgv10はデータ10のベリファイリードに用いるリード電位であり、一定のマージン例えば0.4Vを持って設定される。Vcgv01はデータ01のベリファイリードに用いるリード電位例えば、1.4Vであり、Vcgv00はデータ00のベリファイリードに用いるリード電位例えば、2.4Vである。Vreadは、非選択のワード線に与える転送電位である。図6において、E状態11は、消去状態である。消去状態では、LowerPageデータの値及びUpperPageデータの値が、共に1となっている。消去状態のメモリセルは、負の閾値電圧Vthを有する。同様に、図6においてA状態10、B状態01、C状態00は、書き込み状態である。書き込み状態のメモリセルは、正の閾値電圧Vthを有する。また、書き込み状態のうちA状態10は、最も低い閾値電圧を有し、C状態00は、最も高い閾値電圧を有し、B状態01状態は、A状態10とC状態00の中間位の閾値電圧を有する。4値データはLowerPageデータとUpperPageデータとからなり、2回の書き込み動作によりメモリセルMCに書き込まれる。書き込み方としては何通りもあるが、説明を単純化するためにE状態からE又はA状態に、また、E状態をB状態に或いはA状態をC状態に順番に書くものとする。この場合、前者の書き込みEからE又はAをLowerPage書き込みといい、後者の書き込みEからB或いはAからCをUpperPage書き込みという。まず、LowerPageデータの書き込みが行われる。ここでは説明上当初全てのメモリセルは消去状態、即ちE状態11にあるものとする。LowerPageデータの書き込みを行うと、メモリセルMCの閾値電圧Vthの分布は、ライトデータLowerPageデータの値1又は0に応じて、2つに分けられる。即ち、LowerPageデータが1の場合には、ビット線をHにすることでワード線は書き込み電位Vpgm、メモリセルMCのトンネル酸化膜に高電界がかからないようにし、メモリセルMCの閾値電圧Vthの上昇を防止する。その結果、メモリセルMCは消去状態E状態11を維持するLowerPageデータ1の書き込み。一方、LowerPageデータが0の場合には、ビット線をLにすることでワード線は書き込み電位Vpgm、メモリセルMCのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。その結果、メモリセルは書き込み状態A状態10に変化するLowerPageデータ0の書き込み。この後、UpperPageデータの書き込みが行われる。UpperPageデータが1の場合には、ビット線をHにすることでワード線は書き込み電位、メモリセルMCのトンネル酸化膜に高電界がかからないようにし、メモリセルMCの閾値電圧Vthの上昇を防止する。その結果、LowerPageデータが1であるE状態11消去状態のメモリセルMCはE状態11をそのまま維持するUpperPageデータ1の書き込み。また、LowerPageデータが0であるA状態10のメモリセルMCはA状態10をそのまま維持するUpperPageデータ1の書き込み。一方、UpperPageデータが0の場合には、ビット線をLにすることで、メモリセルMCのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルMCの閾値電圧Vthを所定量だけ上昇させる。その結果、LowerPageデータが1であるE状態11消去状態のメモリセルはB状態01に変化するUpperPageデータ0の書き込み。また、LowerPageデータが0であるA状態10のメモリセルはC状態00に変化するUpperPageデータ0の書き込み。このように、2回の書き込み動作により、メモリセルの閾値電圧Vthの分布は、4つ11、10、01、00に分けられる。本例では、UpperPageデータが0のとき、E状態11のメモリセルは、B状態01に変化し、A状態10のメモリセルは、C状態00に変化する。メモリセルMCとデータの関係は、メモリセルMCの閾値電圧がVcgr10未満であれば、メモリセルMCのデータは11であり、メモリセルMCの閾値電圧がVcgr10を超え、Vcgr01を下回る場合には、メモリセルMCのデータは10であり、メモリセルMCの閾値電圧がVcgr01を超え、Vcgr00を下回る場合には、メモリセルMCのデータは01であり、メモリセルMCの閾値電圧がVcgr00を超える場合には、メモリセルMCのデータは00となる。LowerPageデータの通常の読み出しは、例えば、2回の読み出し動作READ00、READ10により実現できる。READ00は、リード電位としてVcgr00例えば、2Vを用いた読み出し動作のことであり、READ10は、リード電位としてVcgr10例えば、0Vを用いた読み出し動作のことである。また、UpperPageデータの読み出しは、例えば、1回の読み出し動作READ01により実現できる。READ01は、リード電位としてVcgr01例えば、1Vを用いた読み出し動作のことである。更に、2値以上の情報量データの書き込み、消去及び読み出しの動作について、書き込み、読み出し時に、ワード線WL2及び偶数番目のビット線BL0、BL2、BL4が選択される場合について説明する。表1及び表2は、消去、書き込み、読み出し、及び、書き込みベリファイにおけるフラッシュメモリ内の各部の電位を示している。表1及び表2においては、BLeは偶数番目のビット線、BLoは奇数番目のビット線、SGDはドレイン側ビット線側セレクトゲートトランジスタのセレクトゲート線、SGSはソース側ソース線側セレクトゲートトランジスタのセレクトゲート線、WL1、WL2、WL3、WL4はワード線、C-sourceはソース線、C-p-wellはメモリセルが形成されるウェルセルpウェルをそれぞれ表している。初期状態では、メモリセルは、11状態になっている。また、消去動作において、セルpウェルC-p-wellを20V、選択されたブロック内の全てのワード線WL0、WL1、WL2、WL3を0Vにすることで、その選択されたブロック内のメモリセルでは、フローティングゲートから電子が放出され、11状態になる。消去動作時、非選択ブロック内のワード線、全てのビット線及びコントロールゲート線並びにソース線は、フローティング状態にされる。このため、これらの導電線の電位はセルpウェルC-p-wellとの容量結合により、20V近辺まで上昇している。書き込みは、選択されたワード線WL2に、書き込み電位Vpgmとして、14V~20Vを与えることにより行われる。選択されたビット線BLeは、0Vに設定されるため、これら選択されたワード線WL2及び選択されたビット線BLeに接続される選択されたメモリセルでは、フローティングゲート電極内に電子が注入され、閾値が高速に上昇する第1段階書き込み。選択されたメモリセルの閾値が目標値の近くまで上昇したら、その選択されたメモリセルの閾値を目標値近傍に留めるため、閾値の上昇速度を抑えるべく、選択されたビット線BLeを0.4V程度まで上げる第2段階書き込み。非選択メモリセルに対しては、その閾値の上昇を禁止するため、ビット線BLeを電源電位例えば、約3VVddにする書き込み禁止。読み出しは、選択されたワード線WL2に、読み出し電位として、0V、1V、又は、2Vを与えることにより行われる。この時、選択されたメモリセルの閾値が読み出し電位よりも低いと、ビット線BLeとコモンソース線C-sourceが短絡され、ビット線BLeの電位は、低レベルLになる。これに対し、選択されたメモリセルの閾値が読み出し電位を越えていると、ビット線BLeとコモンソース線C-sourceは、非導通であるため、ビット線BLeの電位は、高レベルHになる。メモリセルが、11状態にあるか、又は、10状態、01状態若しくは00状態にあるかは、読み出し電位を0Vに設定することによって判断できる10読み出し。また、メモリセルが、11状態若しくは10状態にあるか、又は、01状態若しくは00状態にあるかは、読み出し電位を1Vに設定することによって判断できる01読み出し。さらに、メモリセルが、11状態、10状態若しくは01状態にあるか、又は、00状態にあるかは、読み出し電位を2Vに設定することによって判断できる00読み出し。10状態のメモリセルの閾値分布の下限は、例えば、10読み出しの読み出し電位0Vに対して0.4V以上の読み出しマージンを持たせるため、0.4V以上の値、本例では、0.4Vに設定される。10状態の全てのメモリセルの閾値が0.4V以上であるか否かは、10書き込みベリファイにより検証する。そして、閾値が0.4Vに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。同様に、01状態のメモリセルの閾値分布の下限は、例えば、01読み出しの読み出し電位1Vに対して0.4V以上の読み出しマージンを持たせるため、1.4V以上の値、本例では、1.4Vに設定される。01状態の全てのメモリセルの閾値が1.4V以上であるか否かは、01書き込みベリファイにより検証する。そして、閾値が1.4Vに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。また、00状態のメモリセルの閾値分布の下限は、例えば、00読み出しの読み出し電位2Vに対して0.4V以上の読み出しマージンを持たせるため、2.4V以上の値、本例では、2.4Vに設定される。00状態の全てのメモリセルの閾値が2.4V以上であるか否かは、00書き込みベリファイにより検証する。そして、閾値が2.4Vに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。書き込みベリファイは、選択されたワード線WL2に、ベリファイ電位として、Vcgv10=0.4V、Vcgv01=1.4V、Vcgv00=2.4Vを与えることにより行う。ここで、閾値分布の幅を狭小にするには、2段階の書き込みベリファイを行うことが有効である。2段階の書き込みベリファイとは、ベリファイ電位を正規の値とそれよりも低い値の2種類用意し、この2種類のベリファイ電位を用いて、書き込みベリファイを実行するベリファイのことである。例えば、10書き込みベリファイでは、まず、選択されたワード線WL2に、ベリファイ電位Vcgv10として、0.2Vを与え、10第1段階書き込みベリファイを行う。そして、10第1段階書き込みベリファイが完了したメモリセルについては、この後、個別に、ベリファイ電位Vcgv10として、0.4Vを与え、10第2段階書き込みベリファイを行う。同様に、01書き込みベリファイでは、ベリファイ電位Vcgv01として、1.2V01第1段階書き込みベリファイ及び1.4V01第2段階書き込みベリファイを用い、00書き込みベリファイでは、ベリファイ電位Vcgv00として、2.2V00第1段階書き込みベリファイ及び2.4V00第2段階書き込みベリファイを用いる。メモリセルの閾値がベリファイ電位に達していない場合には、ビット線BLeとコモンソース線C-sourceとが短絡するため、ビット線BLeの電位は、低レベルLになる。メモリセルの閾値がベリファイ電位を越えると、ビット線BLeとコモンソース線C-sourceとが非導通になるため、ビット線BLeの電位は、高レベルHになる。多値フラッシュメモリでは、1つのメモリセルにnnは複数ビット又は2n値のデータを記憶させる。従って、メモリセルの閾値分布としては、急峻かつ狭小であることが望まれる。このような急峻かつ狭小な閾値分布を得るため、本発明の第1の実施形態に係る半導体記憶装置においては、以下のような書き込み及び閾値の制御方法がとられている。書き込み電位Vpgmは、初期値から一定の割合Dvpgm例えば、0.2Vでステップアップされる。書き込み電位Vpgmは、パルス信号書き込みパルスとしてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ書き込み電位Vpgmが上昇していく。書き込みの対象となるメモリセルに接続されるビット線に0Vを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値は、書き込み電位Vpgmの上昇率と同じ上昇率0.2V/パルスで上昇していく。パルス信号を用いて書き込みを実行した後に書き込みベリファイが行われる。書き込みベリファイでは、閾値が書き込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位がVdd電源電位に設定される。つまり、メモリセルごとに、書き込みが完了したか否かが検証され、書き込みが完了したメモリセルについては、個別に、書き込み禁止状態に設定される。このような書き込み及び閾値の制御方法によれば、閾値分布の幅は、1パルス当りの閾値の上昇率と同じ程度、即ち、0.2Vに抑えることができる。前記書き込みを一連のシーケンスとして表すと図7のようになる。図7は、本発明の一実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスを示す図である。また、図8はNAND型セルの容量結合の影響を示す閾値分布の模式図である。書き込み方としては何通りもあるが、説明を単純化するためにE状態からE又はA状態に、また、E状態をB状態に或いはA状態をC状態に順番に書くものとする。この場合、前者の書き込みEからE又はAをLowerPage書き込みといい、後者の書き込みEからB或いはAからCをUpperPage書き込みという。まず書き込むか0データ書き込まないか1データの書き込みデータをEven側ビット線BL0、BL2及びBL4に印加する。2ビット多値の場合、状態としては図8に示すように4通りのVth分布の状態がある。まず、書き込みのために、Evenのビット線BL0、BL2及びBL4140を選択する。前記Evenのビット線BL0、BL2及びBL4140に書き込み電圧0V又は非書き込み電圧VDDを印加する。その後LowerPage書き込みを行い、次いでUpperPage書き込みを行う。続いて、Oddのビット線BL1、BL3及びBL5140を選択する。前記Oddのビット線BL1、BL3及びBL5140に書き込み電圧0V又は非書き込み電圧VDDを印加して、その後LowerPage書き込みを行い、次いでUpperPage書き込みを行うという一連のシーケンスとなる。2ビット多値書き込みの場合は、上述の書き込みシーケンスとなるが、ここで問題となるのが隣接セルの容量結合の影響である。図9は、NAND型セルの容量結合の影響を示す模式図である。メモリセルMC111のフローティングゲートFGは、ビット線方向、ワード線方向、斜め方向の隣接メモリセルMC111のフローティングゲートと容量結合している。図9に示すメモリセルMC22のフローティングゲートは、隣接メモリセルMC11、MC12、MC13、MC21、MC23、MC31、MC32及びMC33と容量結合している。しかし、特にビット線方向の前記隣接メモリセルMC21、MC23及びワード線方向の前記隣接メモリセルMC12、MC32との容量結合は、斜め方向の前記隣接メモリセルMC11、MC13、MC31、MC33との容量結合よりも大きいので、その影響は大きくなる。一方、斜め方向のメモリセルMC11、MC13、MC31及びMC33とも容量結合しているが、その影響は小さい。図7に示す一連の書き込みシーケンスを想定した場合、前記容量結合の影響は、図8に示すような形で現れる。図8では、Evenビット線BL0、BL2、BL4に接続されたメモリセルMC以下、EvenメモリセルMCという。を例にとり、隣接するOddビット線BL1、BL3、BL5に接続されたメモリセルMC以下、OddメモリセルMCという。を書き込んだ場合、及び更に隣接するEvenメモリセルMCに書き込まれた場合について、閾値の分布を示した模式図である。説明をわかり易くするために、図9のメモリセルMC22を例にとって説明する。まず、Evenビット線BL0、BL2、BL4が選択され、書き込み電圧が印加される。このとき、メモリセルMC22の閾値分布は、図8の上段の状態となる。次に、Oddビット線BL1、BL3、BL5が選択され、書き込まれた状態になると、メモリセルMC22は隣接するメモリセルMC12及びMC32と容量結合しているため、メモリセルMC22の閾値分布は、図8の中段に示す状態となる。OddメモリセルMCとの容量結合の影響によって、閾値分布が広がることとなる。更に、ワード線WL3が選択され、同じEvenビット線BL2に接続されたメモリセルMC23が書き込まれた場合、該メモリセルMC23とも容量結合しているため、メモリセルMC22の閾値分布は、図8の下段に示すように、OddメモリセルMCへの書き込みによって広がった閾値分布が更に広がることとなる。即ち、隣接メモリセルMCが書き込まれることによって、フローティングゲートFGの電荷量の変動による影響により読み出し時のOddメモリセルMCの閾値が変動して見えるからである。この影響は、隣接セルに書き込まれた閾値に依存するので、厳密には図のように一律閾値分布が広がるわけではないが、隣接メモリセルMCが書き込まれた場合には、元のメモリセルの閾値分布に比して必ず分布幅は広がるのである。従って、多値で記憶するメモリにおいては一つのメモリセルに複数の値を書き込むことから、書き込み回数が相乗的に増加するため、できるだけ閾値分布を狭くしてDataRetentionデータ保持特性やReadDisturb読み出し電圧印加によるストレス変動等の信頼性におけるメモリセルMC変動のマージンを取っているにも関わらず、隣接メモリセルMCの容量結合によって閾値分布が広がってしまい、微細化によって信頼性に対するマージンが減少してしまうことが発生するようになってきている。前記閾値分布の広がりは、書き込み電圧のステップ幅を小さくして書き込みすることで抑制できる。しかし、単純にステップ幅を小さくした場合、書き込み電圧印加回数が増加して全体の書き込み時間を長くしてしまい、書き込みスピードの低下に繋がり現実的ではない。従って、書き込みスピードの低下を抑えながら、一方でかかる閾値分布の広がりを抑制することが、多値化を推進する上で重要な技術的課題となっているのである。本発明は、メモリセルMCへの書き込み読み出し時に、それぞれのメモリセルMCを、メモリセルMCのアドレスを基に、情報量の少ないデータを記憶するメモリセルMCと前記データよりも大きな情報量を記憶するメモリセルMCとに割り当て動作させることにより、容量結合の大きいビット線方向とワード線方向の隣接メモリセルからの容量結合による影響を抑制することを特徴とする。図10は、本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリセルMC割り当ての模式図である。本実施形態においては、それぞれのメモリセルMCを、2値データを記憶するメモリセルMCと4値データを記憶するメモリセルMCとに割り当てる例である。本実施形態においては、ビット線方向及びワード線方向に隣接するそれぞれのメモリセルMCが、異なる情報量のデータを記憶するように所謂チェッカーフラッグ状に割り当てられることを特徴とする。即ち、ある特定のメモリセルMCが2値データを記憶するように割り当てられた場合、該メモリセルMCに対して同一ビット線上で両側に隣接するメモリセルMC及び該メモリセルMCに対して同一ワード線上で両側に隣接するメモリセルMCは4値データを記憶するように割り当てられる。この割り当ては、メモリセルのアドレスによって決定され、本発明の第1の実施形態においては、ビット線140を偶数Evenビット線140と奇数Oddビット線に区分し、ワード線130についても同様に偶数Evenワード線130と奇数Oddワード線130に区分して、ビット線140とワード線130の組合せがEven-Even、Odd-OddのメモリセルMCを第一のメモリセル群とし、他のメモリセルMCを第2のメモリセル群として区分する。そして、本発明の第1の実施形態に係る不揮発性半導体記憶装置においては容量結合の影響を抑制するために、メモリセルMCへの書き込みがEvenビット線140からはじめられるため、前記第1のメモリセル群は、それぞれのメモリセルMCが情報量の少ないデータである2値データを記憶するように割り当てられ、前記第2のメモリセル群は、それぞれのメモリセルMCが4値データを記憶するように割り当てられる。具体的に図10において、第1のメモリセル群に含まれるメモリセルMC22が2値データを取り使うように割り当てられた場合、同一ビット線BL2140上で隣接するメモリセルMC21、MC23、及び同一ワード線WL2130上で隣接するメモリセルMC12、MC32は全て4値データを記憶するように割り当てられる。同様に、メモリセルMC32について見ると、該メモリセルMCは4値データを記憶するように割り当てられているが、隣接するメモリセルMC31、MC33、MC22及びMC42は、全て2値データを記憶するように割り当てられる。この割り当ては、上述したようにメモリセルMCのアドレスによって決定され、図1に示したメモリセルアレイ100のROM領域120にヒューズデータとして格納される。かかるヒューズデータをROM領域に格納するものを、ROMヒューズという。前記ヒューズデータは、ROMリード動作によって、ROM領域120から読み出され、ラッチ回路200にセットされる。従って、本発明の第1の実施形態においては、セットされるヒューズデータによって、全てのメモリセルMCを2値データを記憶するメモリセルMC以下、かかる取り扱いとする動作モードを2値セルモードといい、かかる取り扱いが割り当てがされたメモリセルMCを、2値セルという。としたり、4値データを記憶するメモリセルMC以下、かかる取り扱いとする動作モードを4値セルモードといい、かかる取り扱いが割り当てがされたメモリセルMCを、4値セルという。とすることもできる。動作モード切替えで、2値セルモード、4値セルモード及び2値4値チェッカーフラッグ状混在モードで使用することができる。なお、本実施形態においては、前記ROMヒューズによって、メモリ全体のメモリセルMCにデータを割り当てるが、パワーオンリセット回路80内に、2個のヒューズ回路を設け、それぞれのアドレスに応じてヒューズデータをプログラムし、パワーオン直後にこのヒューズデータを読み出して遅延回路82に供給するようにしても良い。また、外部入力によって制御されるようにしても良い。本発明の第1の実施形態における書き込みシーケンスについて、図10を基に詳細に説明する。書き込みはEvenビット線BL0、BL2、BL4140から書き込まれる。まず、ワード線WL0130を選択する。次に、Evenビット線BL0、BL2、BL4140を選択して、ページ書き込みを行う。この場合ワード線WL0130に接続され、かつ、前記ビット線に接続されているメモリセルMC00、MC20、MC40は、全て2値データを記憶するように設定されているため、2値データの書き込みが行われる。前記の書き込みが終了すると、今度はOddビット線BL1、BL3、BL5140を選択して、ページ書き込みが行われる。この場合ワード線WL0130に接続され、かつ、前記ビット線に接続されているメモリセルMC10、MC30、MC50は、全て4値データを記憶するメモリセルMCとされているため、4値データの書き込みが行われ、まず、Lowerページ書き込みが行われた後、続いてUpperパージ書き込みが行われる。前記書き込みにおいては、Odd側のビット線140に接続されたメモリセルMCへの書き込みによる容量結合の影響が、隣接するEven側のビット線140に接続されたメモリセルMCに及ぶ。しかし、隣接するメモリセルMC00、MC20及びMC40はすでに2値データ書き込みが行われているので、変動に対するマージンは吸収することができる。続いて、ワード線WL1に接続されたメモリセルMCに対する書き込みが行われる。ワード線WL1を選択したうえで、Evenビット線BL0、BL2、BL4140を選択し、書き込みを行う。この場合ワード線WL1に接続され、かつ、前記ビット線に接続されているメモリセルMC01、MC21、MC41は、4値データを記憶するメモリセルMCとされているため、4値データの書き込みが行われる。前記書き込みにおいても、ビット線140に沿って隣接するメモリセルMC00、MC20及びMC40に容量結合の影響が及ぶが、該メモリセルMC00、MC20及びMC40は既に2値データが書き込まれており、変動を吸収することができる。更に、Oddビット線BL1、BL3、BL5140が選択され書き込みがなされる。この時ワード線WL1130に接続され、前記ビット線に接続されているメモリセルMC11、MC31及びMC51は、2値データを記憶するメモリセルとされているため、2値データの書き込みが行われる。前記書き込みにおいても、選択されているOddビット線BL1、BL3及びBL5140に沿って隣接する、ワード線WL0130に接続するメモリセルMC10、MC30及びMC50は、容量結合の影響で変動することになるが、該メモリセルMC10、MC30及びMC50は既に4値データが書き込まれており、また、メモリセルMC11、MC31及びMC51に対する書き込みは2値データであるため変動が少なく、容量結合の影響は小さい。上述のとおり、4値セルに対して、容量結合の大きいワード線方向及びビット線方向に隣接するメモリセルMCを2値セルとする即ち、該メモリセルMCに2値データを記憶するように割り当てる。ことで、4値セルについて容量結合による変動影響を抑制することができる。一方、4値セルから2値セルに対する影響は、2値セルが閾値分布に対してマージンがあることから、その影響を吸収することができる。また、2値セルの書き込み時には、非選択ワード線の読み出し電圧を4値セルのときに比べて低く設定することができるため、ReadDisturb読み出し電圧印加によるストレス変動を抑えることができる。本発明の一実施形態においては、2値以上の情報量データを記憶するメモリセルに対する隣接メモリセルの容量結合による閾値分布の広がりを抑制し、隣接メモリセルの干渉による影響を減少することができる。また、本発明の第1の実施形態においては、動作モード切替えによって、メモリセルMCの記憶するデータを2値データと4値データのチェッカーフラッグ状混在モード2値アンド4値混在モードとすることができるため、2値セルの書き込み時においては、書き込み回数は少ないので4値セルにとって書き込み時のストレスが削減されることになる。また、メモリセルMCの半分が2値セルであるので、メモリ全体としての書き込みスピードを早くすることができる。更に、前記動作モード切り替えによって、書き込みスピードが要求される場合には、メモリ全体を2値セルモードとして、高速書き込み可能メモリとして使用することができ、一方、書き込みスピードよりも大容量が要求される場合には、動作モード切替えによってメモリ全体を4値セルモードとして大容量を記憶可能なメモリとして使用することもできる。更に、書き込みスピードと大容量のいずれもが要求される場合には、動作モード切替えによって2値4値混在モードとして使用することで、前記要求に応えることが可能となる。同一のメモリで、様々なユーザーの要求に対応が可能となるため、生産ラインの効率化を図ることができるため、生産コストの削減が可能となり、メモリチップコスト削減が可能となる。本発明の第1の実施形態においては、前述のとおり2値4値モードは書き込みパフォーマンスを上げつつ書き込みや読み出しのストレスを軽減する動作モードとなるので、信頼性が高く、4値セルの場合に対して信頼性が厳しくなった場合に信頼性やパフォーマンスを重視するハイエンドなマーケットに対して同じチップで実現できる意味において非常に効果がある。本発明の第2の実施形態に係る不揮発性半導体記憶装置においては、メモリセルMCの記憶するデータを2値データと8値データのチェッカーフラッグ状に割り当てることを特徴とする。メモリチップの高集積化により、記憶容量を増大させるには、従来以上に微細化することが必要になるが、一方で、一つのメモリセルに多数のデータ2値以上の情報量データを記憶させることで記憶容量を増大させることが可能である。この場合、書き込み、読み出しに多数の異なる閾値が必要となり、閾値分布を狭小とし、ステップアップ幅も狭小とする必要がある。しかし、閾値分布を狭小とした場合、隣接メモリセルとの容量結合の影響は一層大きくなり、また、2値以上の情報量データを記憶する場合書き込み電圧を負荷する回数が増大するため、書き込み速度が低下する。従って、メモリセルMCの記憶するデータを、メモリチップ全体として同一の2値以上の情報量データ例えば8値データとした場合、閾値分布が狭小であるため、ワード線方向及びビット線方向に隣接するメモリセルMCとの容量結合の影響が非常に大きくなる。本発明の第2の実施形態に係る不揮発性半導体記憶装置においては、8値データをメモリセルに記憶する場合であっても、ワード線方向及びビット線方向に隣接するメモリセルMCとの容量結合を抑制できる。図11は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図11において、ある特定のメモリセルMCが2値以上の情報量データここでは8値データを記憶するように割り当てられた場合、該メモリセルMCに対して同一ビット線上で両側に隣接するメモリセルMC及び該メモリセルMCに対して同一ワード線上で両側に隣接するメモリセルMCは、前記2値以上の情報量データ8値データよりも情報量の少ないデータここでは2値を記憶するように割り当てられる。具体的に図11においてメモリセルMC22が2値データを取り使うように割り当てられた場合、同一ビット線BL2140上で隣接するメモリセルMC21、MC23、及び同一ワード線WL2130上で隣接するメモリセルMC12、MC32は全て8値データを記憶するように割り当てられる。同様に、メモリセルMC32について見ると、該メモリセルMCは8値データを記憶するように割り当てられているが、隣接するメモリセルMC31、MC33、MC22及びMC42は、全て2値データを記憶するように割り当てられる。前記割り当ては、本発明の第1の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。8値データの書き込み、読み出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書き込み、読み出し状態とする正の閾値電圧を7つ割り当てる。正の閾値電圧について、0Vから同一幅でステップアップしながら0V~5Vの間で設定され、ベリファイリードに用いるリード電位についての設定も、上述の第1の実施形態と同様である。また、閾値分布の幅を狭小にするため、2段階の書き込みベリファイが行われる点も、第1の実施形態と同様である。書き込みは、ワード線WL0130から順番に行われ、該ワード線WL0130に接続されるEvenビット線140が選択されて書き込みされ、続いてOddビット線140が選択されて書き込みされる。かかる書き込みもヒューズデータによって制御される。この点は上述した本発明の第1の実施形態と同様である。以上のようなメモリセルMCに対する記憶する情報量の割り当て及び書き込み手順の制御によって、ワード線方向及びビット線方向に隣接するメモリセルMCが、記憶するデータが異なるように割り当てられた本発明の第2の実施形態に係る不揮発性半導体記憶装置においては、書き込み時に隣接するメモリセルMCが異なるデータを記憶するように設定されているため、ワード線方向及びビット線方向に隣接するメモリセルMCとの容量結合の影響を抑制できる。この点は、第1の実施形態と同様である。即ち、2値以上の情報量データこの場合8値データを記憶するメモリセルMCに対して、ワード線方向及びビット線方向に隣接するメモリセルMCは、該2値以上の情報量データよりも情報量の少ないデータを記憶するように割り当てられる。その上で、メモリセルMCへの書き込みも、同一ワード線に接続する情報量の少ないデータを記憶するメモリセルMCにデータが書き込まれた後、同一ワード線に接続する2値以上の情報量データを記憶するメモリセルMCにデータが書き込まれるように制御される。この書き込み制御は、ROMヒューズに格納されたヒューズデータによって行われ、例えばEvenビット線が書き込みされている場合、Oddビット線は書き込み禁止状態となってシールド線の役割を果たす。この結果、データの書き込み手順の制御と相俟って、2値以上の情報量データを記憶するメモリセルMCについて、ワード線方向及びビット線方向に隣接するメモリセルMCとの容量結合の影響を最小限に抑制できる。一方、情報量の少ないデータを記憶するメモリセルMCは、先に書き込みがされるため、容量結合の影響を吸収できる。従って、メモリ全体として容量結合の影響を抑制できる。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルMCが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。また、メモリ全体で2値以上の情報量データここでは、8値データを記憶する場合、閾値のステップアップ幅を狭小とすることにより、書き込み電圧印加回数は飛躍的に増大し書き込みスピードは遅くなる。この点、本発明の第3の実施形態に係る不揮発性半導体記憶装置においては、メモリセル全体の約半数を前記2値以上の情報量データより少ない情報量のデータを記憶することとしているため書き込み電圧印加回数を減少することができ、記憶容量は減少するものの、書き込みスピードの低下を一定限度抑制できる。また、情報量の少ないデータを書き込む場合ここでは、2値データには、非選択ワード線の読み出し電圧を情報量の多いデータここでは、8値データを書き込む場合よりも低く設定できるため、ReadDisturbを抑えることができる。従って、全てのメモリセルMCが2値以上の情報量データを記憶することとする場合に比して、信頼性を高く維持できる。更に、本発明の第2の実施形態に係る不揮発性半導体記憶装置においては、同一のメモリについて、ヒューズのデータによって動作モードを切替えることで、2値以上の情報量データ記憶メモリ、前記2値以上の情報量データより情報量の少ないデータを記憶するメモリ、及び2値以上の情報量データと前記2値以上の情報量データより少ない情報量のデータという異なる情報量の複数のデータを記憶することができるメモリとして使用できる。従って、使用目的に合わせて、記憶容量を重視する場合は2値以上の情報量データ記憶メモリとし、一方、一定の書き込みスピードを要求する場合には異なる情報量のデータを記憶するメモリとし、更に信頼性を重視する場合には前記2値以上の情報量データより少ない情報量のデータを記憶するメモリとして使用することができる。多種類のメモリを使い分ける必要がなく、大量に製造することができるため、製造コスト削減ひいては販売価格の引き下げが可能となり、また大量生産による安定的な製品供給が可能となるため高品質維持が可能となる。メモリセルMCに2値以上の情報量データを記憶する場合、書き込み電圧のステップアップ幅を小さくすることで閾値分布の狭小化を図って、複数個の閾値分布を非選択読み出し電圧とVSSの間に入れ込む。従って、隣接メモリセルMCとの容量結合による影響は、複数個の閾値分布を入れ込むことによる閾値電圧の高電圧化によって大きくなる。つまり、メモリセルMCに記憶する情報量データが多ければ多いほど閾値電圧が高くなるので容量結合による影響も大きくなる。本発明の一実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルMCの記憶するデータを異なる情報量のデータを記憶するように割り当て制御するため、電位制御技術の高度化に伴って信頼性の高い2値以上の情報量データ記憶メモリを提供できる。本発明の第3の実施形態に係る不揮発性半導体記憶装置においては、メモリセルMCの記憶するデータを4値データと8値データのチェッカーフラッグ状に割り当てることを特徴とする。図12は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図12において、ある特定のメモリセルMCが2値以上の情報量データここでは8値データを記憶するように割り当てられた場合、該メモリセルMCに対して同一ビット線上で両側に隣接するメモリセルMC及び該メモリセルMCに対して同一ワード線上で両側に隣接するメモリセルMCは、前記2値以上の情報量データ8値データよりも情報量の少ないデータここでは4値を記憶するように割り当てられる。前記割り当ては、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。これは上述の本発明の第1の実施形態乃至第2の実施形態と同様である。具体的に図12においてメモリセルMC22が4値データを取り使うように割り当てられた場合、同一ビット線BL2140上で隣接するメモリセルMC21、MC23、及び同一ワード線WL2130上で隣接するメモリセルMC12、MC32は全て8値データを記憶するように割り当てられる。同様に、メモリセルMC32について見ると、該メモリセルMCは8値データを記憶するように割り当てられているが、隣接するメモリセルMC31、MC33、MC22及びMC42は、全て4値データを記憶するように割り当てられる。書き込みは、ワード線WL0130から順番に行われ、該ワード線WL0130に接続されるEvenビット線140が選択されて書き込みされ、続いてOddビット線140が選択されて書き込みされる。かかる書き込みもヒューズデータによって制御される。この点は上述した本発明の第1の実施形態と同様である。以上のような割り当て及び書き込みが行われることにより、本発明の第3の実施形態に係る不揮発性半導体記憶装置は、隣接メモリセルMCとの容量結合を抑制できる効果が得られる。また、書き込みスピードの低下を一定限度抑制でき、また、ReadDisturbを抑制し、信頼性を高く維持できる効果が得られる点は、第1の実施形態と同様である。更に、動作モードの切替えによって、一つのメモリを使用目的に合わせて記憶するデータの情報量を切替えて使用できる効果、及び製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果も、上述の第1の実施形態と同様に得られる。本発明の第4の実施形態に係る不揮発性半導体記憶装置においては、メモリセルMCの記憶するデータとして2値データと4値データと8値データの3種類のデータを割り当てることを特徴とする。メモリセルMCに2値以上の情報量データを記憶する場合、2段階書き込みベリファイによって閾値分布のステップアップ幅を狭小にするとともに、メモリ内の電位の制御により高度の技術が必要になる。特に隣接メモリセルMCとの容量結合による影響は、閾値分布のステップアップ幅が狭小になるにつれて大きくなる。本発明の一実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルMCの記憶するデータを、異なるデータを記憶するように割り当て制御するため、電位制御技術の高度化に伴って信頼性の高い2値以上の情報量データ記憶メモリを提供できる。2値以上の情報量技術が進展し、電位制御技術の信頼性が増した場合、メモリセルMCに記憶するデータは2種類のデータに限られない。3種のデータを記憶することができれば、一定の信頼性を保持しつつ、より高容量化、高集積化を実現することができる。本発明の第4の実施形態に係る不揮発性半導体記憶装置は、隣接メモリセルMCの容量結合による影響を抑制しつつ、メモリセルMCに3種類の2値以上の情報量データを記憶することができることを特徴とする。図13は、本発明の第4の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。異なる情報量の3種類のデータをα、β、γα<β<γとした場合、メモリの半数のメモリセルMCを、一番情報量の少ないデータαを記憶するように割り当て、残りのメモリセルMCに、データβ、データγを記憶するように割り当てる。割り当ての方法は、ビット線140及びワード線130によって決定されるメモリセルMCのアドレスに基づき、Evenビット線140かつEvenワード線130及びOddビット線140かつOddワード線130に接続するメモリセルMCを、データαを記憶するメモリセルMCとして割り当てる。続いて、Evenビット線140かつOddワード線130に接続するメモリセルMCを、データβを記憶するメモリセルMCとし、Oddビット線140かつEvenワード線130に接続するメモリセルを、データγを記憶するメモリセルMCとする。データβ及びデータγを記憶するメモリセルの割り当ては、上記の反対の割り当てとしても良い具体的に図13においてEvenビット線140かつEvenワード線130に位置するメモリセルMCは、2値データを記憶するメモリセルMCとして割り当てられるため、メモリセルMC22は2値データを取り使うように割り当てられる。次に、同一Evenビット線BL2140上で隣接するメモリセルMC21、MC23は、中間位のデータ4値データを記憶するように割り当てられる。そして、同一Evenワード線WL2130上で隣接するOddビット線BL1、BL3140に接続するメモリセルMC12、MC32は全て8値データを記憶するように割り当てられる。前記割り当ては、本発明の第1の実施形態乃至第3の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。かかる割り当てが行われた不揮発性半導体記憶装置において書き込みがされる場合の、隣接メモリセルとの容量結合に起因する隣接メモリセル干渉について説明する。具体的に、図13のメモリセルMC2‐2を例にとって説明する。メモリセルMC2‐は、2値データを記憶するように割り当てられている。書き込みは、ワード線WL0130に接続するメモリセルMCから順に行われ、メモリセルMC2‐2に書き込むために、ワード線WL2130にVppが印加される。その状態で、Evenビット線BL0、BL2及びBL4に0V又はVBBが印加される。これによって、ワード線WL2に接続され、かつ、VBBが印加されているビット線BL0、BL2及びBL4に接続されているメモリセルMCでは、フローティングゲートに電子が注入され、前記メモリセルMC2‐2でも書き込みが行われる。このとき、前記メモリセルMCは全てEvenワード線130及びEvenビット線140に接続しているメモリセルMCであるため、2値データの書き込みが行われる。この場合、同一ワード線WL2で隣接するメモリセルMC1‐2、MC3‐2及び同一ビット線BL2上で隣接するMC2‐1、MC2‐3で容量結合の影響が生じる。しかし、メモリセルMC2‐2は2値データが書き込まれるため、閾値分布の幅が広く、前記影響に起因する隣接メモリセル干渉の影響が小さい。また、ワード線WL1に接続するメモリセルMC2‐1は、既にデータの書き込みこの場合4値データ書き込みがされており、影響を吸収できる。続いてこの状態で、Oddビット線BL0、BL2及びBL4140に0V又はVBBが印加される。これによって、前記メモリセルMC2‐2に同一ワード線WL2上で隣接するメモリセルMC1‐2、MC3‐2に書き込みが行われる。前記隣接するメモリセルMCは、8値データを記憶するメモリセルMCであるため、8値データを書き込むために細かくステップアップしながら電位が印加される。従って、メモリセルMC2‐2については、隣接メモリセル干渉の影響が生じるが、既に2値データが書き込まれているため、閾値分布の幅が広く、影響を吸収することができる。また、既に4値データが書き込まれたメモリセルMC、例えばメモリセルMC2‐1は、8値データが書き込まれたメモリセルMCとは、同一ワード線130上になく、また、同一ビット線140上にもないため、影響が極めて少ない。更にこの後、ワード線WL3が選択されてVppが印加され、同様の手順でEvenビット線BL0、BL2及びBL4が選択されVBBが印加される。すると前記メモリセルMC2‐2に同一ビット線BL2上で隣接するメモリセルMC2‐3に、4値データが書き込まれ、容量結合に起因する隣接メモリセル干渉がメモリセルMC2‐2にも及ぶ。しかし、前記メモリセルMC2‐2は、既に2値データが書き込まれているため、閾値分布の幅が広く影響を吸収することができる。また、既に8値データが書き込まれたメモリセルMC、例えばメモリセルMC1‐2は、前記のメモリセルMC2‐3とは、ビット線140及びワード線130を異にするため、容量結合の影響が生じない。上述のように、本発明の第4の実施形態に係る不揮発性半導体記憶装置は、隣接するメモリセルMCが異なるデータを記憶するように割り当てられ、書き込み時において、情報量の少ないデータを記憶するメモリセルMCから書き込みされるため、隣接メモリセルMCとの容量結合を抑制できる。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルMCが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。また、メモリ全体の半数のメモリセルMCを、2値データを記憶するメモリセルとしているため、メモリ全体のメモリセルMCが2値以上の情報量データを記憶する場合に比して、書き込み電位の印加回数がメモリ全体として少なくなる結果、書き込みスピードの低下を一定限度抑制できる効果、及び、ReadDisturbを抑制し信頼性を高く維持できる効果が確保できる。更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第1の実施形態乃至第3の実施形態と同様である。上述のとおり、本発明の一実施形態における不揮発性半導体記憶装置においては、動作モード切替えによって、メモリセルMCの記憶するデータを2値データと2値以上の情報量データのチェッカーフラッグ状混在モード2値アンド2値以上の情報量データ混在モードとすることができる。ここで、2値以上の情報量データとしては、従来2値1ビット、4値2ビット、8値3ビットという2の乗数の数値が考えられていた。しかし、特に、8値3ビットデータ以上の急峻で幅の狭い閾値分布を使用する場合、容量結合に起因する隣接メモリセル干渉の影響が大きいため、制御が容易ではない。そこで、仮想ページセルアーキテクチャーの採用によって、同じワード線上の2個のメモリセルをペアとして従って、前記2個のメモリセルは、同じワード線上で隣接するビット線に接続されるメモリセル同士がペアとなる。、このペアのメモリセルに異なる3つのページアドレス仮想ページアドレスを割り当てることにより、3個の仮想記憶セルの役割を果たさせることで、前記2個のペアのメモリセルMCに、2値の3メモリセル分、2値×2値×2値=8値データを記憶させることが提案されている。この提案は、メモリ全体の容量増大を目的としている。しかし、かかる方法によっても、2値以上の情報量データ書き込みを行う場合には、ビット線方向及びワード線方向に隣接するメモリセルMCとの容量結合に起因する隣接メモリセル干渉の影響が生じる。本発明の第5の実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルMCの記憶するデータを、異なる情報量のデータを記憶するように割り当て制御するため、容量結合に起因する隣接メモリセル干渉を抑制しながら、かつ、メモリ全体の記憶容量を増大させることができる。具体的に図14を基に説明する。図14は、本発明の第5の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図14において、ある特定のメモリセルMCが2値以上の情報量データここでは5値データを記憶するように割り当てられた場合、該メモリセルMCに対して同一ビット線上で両側に隣接するメモリセルMC及び該メモリセルMCに対して同一ワード線上で両側に隣接するメモリセルMCは、前記2値以上の情報量データ5値データよりも情報量の少ないデータ2値データを記憶するように割り当てられる。前記割り当ては、本発明の第1の実施形態乃至第4の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。具体的には、図14において、Evenワード線130かつEvenビット線140に位置するメモリセルMCと、Oddワード線130かつOddビット線140に位置するメモリセルMCが2値データを記憶するメモリセルMCとして割り当てられる。一方残りのメモリセルMC、即ちEvenワード線130かつOddビット線140に位置するメモリセルMCと、Oddワード線130かつEvenビット線140に位置するメモリセルMCは、5値データを記憶するメモリセルMCして割り当てられる。割り当てがされたメモリセルMCは、同一ワード線130上で隣接する、異なる値のデータを記憶するメモリセルMC同士がペアとして、恰も一つのメモリセルMC以下、仮想メモリセルという。のように取り扱われる。図14において、メモリセルMC2‐2とMC3‐2がペアとして取り扱われる。このペアのメモリセルMCには、実際のアドレスとは別に、仮想ページアドレスが割り当てられる。例えば、前記ペアのメモリセルMC2‐2とMC3‐2には、仮想ページアドレスmが割り当てられる。この仮想ページアドレスの割り当ては、メモリセルMCが記憶するデータを割り当てるのと同様であり、上述した第1の実施形態乃至第3の実施形態と同様に、図1に示したメモリセルアレイ100内のROM領域120にヒューズデータとして格納される。前記仮想ページアドレスが割り当てられることにより、仮想メモリセルに多ビットデータを記憶することができる。即ち、メモリセルMC2‐2は2値データを記憶するように割り当てられ、MC3‐2は5値データを記憶するように割り当てられているが、仮想メモリセルとして取り扱うことにより、前記メモリセルMC2‐2を仮想メモリセルの第1データページ、MC3‐2を仮想メモリセルの第2データページとして取り扱うことができる。その上で、第1データページには、後述するセンスアンプで演算処理される入力データの第1データが記憶され、第2データページには入力データの第2データが記憶される。従って、2値×5値10値>8値3ビットのデータを記憶することができる。この結果、隣接メモリセル干渉を抑制しながら、メモリ全体を、4値データを記憶することとした場合と同様の容量を確保することができる。仮想メモリセルは、ビット線140方向に隣接する異なる値を記憶するメモリセル同士で設定することも可能である。しかし、第1の実施形態で説明したとおり、Lowerページ書き込み及びUpperページ書き込みにおいて、ビット線140は、例えば、Evenビット線BL0、BL2、BL4が書き込まれている時には、Oddビット線BL1、BL3、BL5が全てVDDとなって書き込まない状態ALL1となり、読み出しノイズ防止のためのシールド線の役割を果たすことができる。よって、ワード線130方向に隣接するメモリセル同士でペアを設定する。仮想メモリセルに対する書き込みは、該仮想メモリセルに接続された、EvenとOddの2本のビット線140を制御することで行われる。図10のメモリセルMC2‐2とMC3‐2の仮想メモリセルにおいては、Evenビット線BL2140とOddビット線BL3140を制御し、第1データ書き込みでMC2‐2に書き込み、第2データ書き込みでMC3‐2に書き込む。ここで、本発明の第5の実施形態に係る不揮発性半導体記憶装置においては、メモリセルMCに対して、2値データと5値データを記憶するように割り当てているが、通常5値データは使用しない。これは、半導体記憶装置が01の2進法によってデータを記憶するためである。しかし、閾値分布の制御を考えたとき、8値データをメモリセルMCに書き込む場合、一つの負の閾値電位と、一般的に0V~5Vの間でマージンを取りながら設定される7つの正の閾値電位が必要になる。この場合、閾値は、急峻で幅が狭くなるように制御されるが、例えば隣接メモリセル干渉等の影響で図8に示したように閾値分布の幅が広がるため、隣接する閾値とのマージンの幅が狭いほど制御が困難になる。従って、8値データの取り扱いが安定的にできない場合が想定される。このような場合に、2つのメモリセルMCをペアで取り扱って第1データページと第2データページに区分し、一つの仮想メモリセルとして取り扱った隣接する2個のメモリセルMCに書き込むことで、5値データの取り扱いが可能となる。この場合、5値データを書き込み、消去するためには、一つの負の閾値と、4つの正の閾値が必要になるが、一般的な0V~5Vの間で所定にマージンを取りつつ4つの閾値を設定することは、同じ電位間で7つの閾値を設定することに比して容易である。一方ペアのメモリセルMCの片方に対しては、書き込み消去に2値データを使用するため、何ら問題はない。上述のように入出力されるデータを、第1データと第2データに区分して書き込み、読み出しするため、本発明の第5の実施形態に係る不揮発性半導体記憶装置は、図1に示したセンスアンプ40内にデータをラッチし、演算する機能を有する。センスアンプ40は、読み出し動作時にメモリセルMCに記憶されたデータの1、0を判定して増幅して入出力バッファー50を経由して外部に出力し、また、書き込み時には入出力バッファー50を介して書き込みデータが前記センスアンプ40に入力され記憶される。したがって、このセンスアンプ40に、正規のアドレスと仮想ページセルアドレスとを対応させて入出力データを演算する機能を持たせるのである。図14のメモリセルMC2‐2とMC3‐2を例に、アドレスに対応した入出力データの演算について一例を説明する。仮想メモリセルで3ビットのデータを記憶する場合、記憶するデータは、000001010011100101110111の8種類である。外部からの入力は、仮想ページアドレスmを指定して入力される。この入力されたデータは、図1のセンスアンプ40において、例えば百の位の数値が、仮想メモリセルの第1データとして割り当てられ、残りの下2桁の数値が、仮想メモリセルの第2データとして割り当てられる。そしてこの割り当てられたデータは、第1データが正規のメモリセルMC2‐2のアドレスに対する2値データとして、例えば、百の位の0が2値の0、百の位の1が2値の1に割り当てられる。一方第2データが正規のメモリセルMC3‐2のアドレスに対する5値データとして演算される。ただし、8値データを、2値×5値=10値データに換算するため、該10値データのうちの2つには8値データは割り当てられない。従って、例えば、前記残りの下2桁の数字00が5値の0、同様に01が1、10が2、11が3と割り当てられる。この割り当てによれば、8値データの010は、仮想メモリセルの02となる。この02のデータの書き込みは、仮想メモリセルへの第1データ書き込みでメモリセルMC2‐2に0、第2データ書き込みでメモリセル3‐2に2を書き込むことにより行われる。読み出しは、同様に仮想メモリセルの第1データとしてメモリセルMC2‐2から0を、仮想メモリセルの第2データとしてメモリセルMC3‐2から2を読み出してセンスアンプ40でラッチした上で、センスアンプ40で逆の演算をおこなって、外部に対して仮想メモリセルの010のデータとして出力する。書き込みは、第1データ書き込み、第2データ書き込みが順に行われるが、第1データが書き込まれるメモリセルMC2‐2は2値データを記憶するように割り当てられているため、第2データが書き込まれるMC3‐2に対して、容量結合に起因する隣接メモリセル干渉の影響が及ぶが、2値書き込みであるため、また、ビット線BL3140がシールド線の役割を果たすため、その影響は少ない。また、第2データが書き込まれるメモリセルMC3‐2は5値データの書き込みが行われるため隣接するメモリセルMC2‐2に影響が生じるが、該メモリセルMC2‐2は既に閾値分布の幅が広い2値データが書きこまれており、かつ、ビット線BL2140がシールド線の役割を果たしているため、影響を吸収することができる。上述のとおり、本発明の第5の実施形態に係る不揮発性半導体記憶装置においては、隣接するメモリセルが異なる情報量のデータを記憶するように割り当て、少ない情報量のデータを記憶するメモリセルMCから書き込むように制御するため、容量結合に起因する閾値分布の幅の広がりを抑制し、ビット線がシールド線の役割を果たすことと相俟って、隣接メモリセル干渉を抑制することができる。また、かかる構成でメモリセルMCを配置することによって、同一ワード線上に隣接する2個のメモリセルを一つの仮想メモリセルとして捉えてデータを記憶することで、多ビットデータを記憶することが可能となり、メモリ全体の容量を増大することができる。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルMCが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。また、本発明の第5の実施形態に係る不揮発性半導体記憶装置は、メモリセルに対して、記憶するデータをヒューズデータによって割り当てるため、メモリ全体を、目的に合わせて同一の情報量のデータを記憶するように割り当てることも、異なる情報量のデータを記憶するように割り当てることもできる。従って、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第1の実施形態乃至第4の実施形態と同様である。なお、本発明の第5の実施形態に係る不揮発性半導体記憶装置によれば、容量結合に起因する隣接メモリセル干渉を抑制することができるため、5値データ以上の、例えば6値データや、7値データを記憶することも可能である。この場合、当然に閾値分布の制御が5値データに対して困難になるが、正の閾値の電位を設定する範囲として一般的に使用している0V~5Vの範囲を拡大して対応することも可能であり、例えば0V~6Vの範囲で設定する取り扱いにした場合、5値から6値乃至7値へ正の閾値を一つ又は二つ増やすことは、困難ではない。図15、図16は、それぞれメモリセルの記憶するデータを、2値と6値、2値と7値とした場合の本発明の第5の実施形態に係る不揮発性半導体記憶装置のメモリセルの割り当ての模式図である。閾値分布の制御技術の向上に対応して、本発明の一実施形態によれば、かかるメモリセルへの割り当てが可能となる。本発明の一実施形態においては、上述の第5の実施形態で述べたとおり、隣接するメモリセルMCに対して、異なる情報量のデータを記憶するように割り当て、同一ワード線上の2個の異なる情報量のデータを記憶するメモリセルMCをペアとして一つの仮想メモリセルとして記憶することによって、隣接メモリセル干渉を抑制し、かつ、メモリ全体の容量増大を図ることができる。本発明の第6の実施形態に係る不揮発性半導体記憶装置は、隣接するメモリセルMCが、3値データを記憶するメモリセルMCと6値データを記憶するメモリセルMCに割り当てられることを特徴とする。図17は、本発明の第6の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図17において、Evenワード線130かつEvenビット線140に位置するメモリセルMCと、Oddワード線130かつOddビット線140に位置するメモリセルMCが3値データを記憶するメモリセルMCとして割り当てられる。一方残りのメモリセルMC、即ちEvenワード線130かつOddビット線140に位置するメモリセルMCと、Oddワード線130かつEvenビット線140に位置するメモリセルMCは、6値データを記憶するメモリセルMCして割り当てられる。割り当ての方法は、ROMヒューズに格納されたヒューズデータによって行われる点は、上述した第1の実施形態乃至第5の実施形態と同様である。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。割り当てがされたメモリセルMCは、同一ワード線130上で隣接する異なる値のデータを記憶するメモリセルMC同士がペアとして、仮想メモリセルとして取り扱われる。また、この仮想メモリセルに仮想ページアドレスが割り当てられる。この割り当ては、上述した本発明の第5の実施形態と同様である。更に、本発明の第6の実施形態に係る不揮発性半導体記憶装置は、センスアンプ内にデータをラッチし、演算する機能を有する。この点は、上述した第5の実施形態と同様である。そして、仮想メモリセルに対して第1データ書き込み及び第2データ書き込みで、3値データと6値データをセンスアンプでラッチして演算しながら書き込み読み出しを行う点は、上述した第5の実施形態と同様である。特徴的には、記憶するデータとして、3値データと6値データを使用する点である。閾値分布の制御は、微細な技術を伴い、8値データのため閾値分布を安定的に制御できない場合でも、一つの負の閾値電位と5つの正の閾値電位をコントロールできる場合、本発明によって同一ワード線上で隣接する2個の異なる情報量のデータを記憶するメモリセルの一つに6値データを記憶するように割り当てることができる。また、既に4値データの閾値分布を安定的に制御できる場合、3値データ、即ち負の閾値が一つと正の閾値が2つで書き込み消去される閾値の制御は、何ら困難ではない。このデータ取り扱いの割り当てによれば、ペアのメモリセルMCで、3値×6値=18値>16値=244ビットのデータを記憶することができ、2値×8値の割り当てをした場合の8値データのための閾値分布を安定的に制御できない場合でも、メモリ全体で計算すれば、全てのメモリセルMCが8値データを記憶するのと同等の容量を確保できる。従って、より現実的に大容量化が可能となる。なお、本発明の第6の実施形態に係る不揮発性半導体記憶装置によれば、隣接するメモリセルMCが、異なる情報量のデータを記憶するように割り当てられ、情報量の少ないデータを記憶するメモリセルMCから書き込みされることにより、書き込みされないメモリセルMCが接続するビット線がシールド線の役割を果たすため、容量結合に起因する隣接メモリセル干渉を抑制することができるため、5値データ以上の、例えば6値データや、7値データを記憶することも可能である。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルMCが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。従って、仮想メモリセルを形成する隣接する2個のメモリセルMCの記憶するデータを、5値データと7値データとした場合、前記ペアのメモリセルMCで、5値×7値=35値>32値=255ビットのデータを記憶することができる。図18は、本発明の第6の実施形態に係る不揮発性半導体記憶装置の、5値データと7値データを記憶する場合のメモリセルの割り当ての模式図である。4値データと8値データを記憶する場合で8値データの閾値分布の制御が困難な場合、また、8値データの閾値分布の制御はできるが隣接メモリセル干渉による閾値の幅の広がりの抑制が困難な場合、本発明の第6の実施形態によれば、隣接メモリセル干渉を抑制できるため、前記メモリセルの配置によって対応が可能である。本発明の第6の実施形態によれば、容量結合に起因する隣接メモリセル干渉を抑制しながら、このようなメモリセルの割り当てが可能となり、メモリ全体で、5ビット×メモリセル数×1/2の容量を記憶することができる。本発明の一実施形態においては、上述したように、ビット線方向及びワード線方向に隣接するメモリセルMCに、異なる情報量のデータを記憶するように割り当てるが、更に、書き込みスピードを要求される場合には、ワード線上に隣接する3個のメモリセルトリオメモリセルのうち、2個の連続するメモリセルに対して、異なる情報量のデータのうち少ない情報量のデータを記憶するように割り当てることで、書き込みスピードの向上を図ることができる。図19は、本発明の第7の実施形態に係る不揮発性半導体記憶装置の、メモリセル割り当ての模式図である。図19においては、メモリセルMCの記憶するデータとして、2値データと5値データの場合を示している。メモリセルMCの記憶するデータの割り当ては、同一ワード線上で隣接する3個のメモリセルMCのうち、連続する2個のメモリセルMCを仮想メモリセルAとして仮想ページセルアドレスを一つ割り当て、3個のメモリセルMCのうち残る一つのメモリセルMCを仮想メモリセルBとして仮想ページセルアドレスを一つ割り当てる。図19においては、例えば、メモリセルMC0‐2、MC1‐2及びMC2‐2でトリオメモリセルを構成し、メモリセルMC0‐2とMC1‐2で仮想メモリセルAを構成し、例えば、仮想ページセルアドレスaを割り当てる。一方前記トリオメモリセルのうち残ったメモリセルMC2‐2で仮想メモリセルBを構成し、仮想ページアドレスbを割り当てる。前記トリオメモリセルと同一ビット線上に位置し、かつ隣接するワード線に接続する3個の隣接するメモリセルによって、同様の方法でトリオメモリセルを構成するが、このとき、仮想ページセルアドレスbが割り当てられたメモリセルMCに対して、同一ビット線上で隣接するメモリセルMCには、必ず2個のメモリセルMCで構成する仮想メモリセルAが位置するように配置され、仮想ページアドレスaが割り当てられるようにする。図19において、前記メモリセルMC0‐2、MC1‐2及びMC2‐2に隣接するワード線上に位置するメモリセルMC0‐1、MC1‐1及びMC2‐1とMC0‐3、MC1‐3及びMC2‐3においては、メモリセルMC0‐1とMC0‐3は単独で仮想メモリセルBとして取り扱われ、仮想ページセルアドレスbが割り当てられる。一方、MC1‐1とMC2‐1で仮想メモリセルAを構成し、MC1‐3とMC2‐3で仮想メモリセルAを構成して、それぞれに対して仮想ページセルアドレスaが割り当てられる。そして仮想ページセルアドレスaが割り当てられたメモリセルMCに対しては2値データを記憶するように割り当て、一方、仮想ページセルアドレスbが割り当てられたメモリセルMCに対しては5値データを記憶するように割り当てる。前記割り当ては、本発明の第1の実施形態乃至第6の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。この仮想メモリセルA及びBに対する書き込みは、仮想ページセルアドレスで制御される。恰も仮想メモリセルAに接続するビット線がEvenビット線であるかのように制御され、一方仮想メモリセルBに接続するビット線がOddビット線であるかのように制御される。そして仮想ページアドレスaの仮想メモリセルAに対する書き込みは、第1データ書き込みと第2データ書き込みが行われるように設定される。第1データ書き込み及び第2データ書き込みの制御方法は、上述した本発明の第5の実施形態及び第6の実施形態と同様である。図19において、メモリセルMC0‐2とMC1‐2に対する書き込みが、仮想ページセルアドレスaに基づいて行われ、メモリセルMC0‐2に対する第1データ書き込みが行われた後、メモリセルMC1‐2に対する書き込みが第2データ書き込みによって書き込みされる。図19においては、前記2個のメモリセルMCは2値データ書き込みが行われる。一方、メモリセルMC2‐2に対しては、仮想ページセルアドレスに基づいて書き込みが行われるが、該メモリセルMCは5値データ書き込みなので、例えば0.2V刻みにステップアップされた電圧が印加される。従って、前記書き込みの際に、容量結合に起因する隣接メモリセル干渉が、該メモリセルMC2‐2に同一ワード線WL2130上で隣接するメモリセルMC1‐2及びMC3‐2は、既に2値書き込みが行われているため、影響を吸収することができる。また、同一ビット線BL2140上で隣接するメモリセルMC2‐1は、既に2値書き込みがされており、影響を吸収できる。一方、同一ビット線BL2140上で、メモリセルMC2‐2を挟んでMC2‐1と反対側に位置するMC2‐3は、次にワード線WL3130が選択されて、2値データが書き込みされるため隣接メモリセル干渉が生じても影響がない。一方5値データが書き込まれたメモリセルMC2‐2については、続いて、ビット線BL2上で隣接するメモリセルMC2‐3が書き込まれる場合に、隣接メモリセル干渉が生じるが、該メモリセルMC2‐3は2値データ書き込みであるため、影響が少ない。かかる書き込みの制御は、本発明の第5及び第6の実施形態と同様にセンスアンプでラッチされ制御される。従って、本発明の第7の実施形態に係る不揮発性半導体記憶装置は、センスアンプに正規のアドレスと仮想ページセルアドレスとを対応させて入出力データを演算する機能を有することを特徴とする。上述したように、本発明の第7の実施形態に係る不揮発性半導体記憶装置においては、隣接メモリセル干渉の影響を抑制しながら、メモリ全体の2/3のメモリセルMCを2値データを記憶するメモリセルとして記憶するため、書き込みスピードの低下を抑制することができる。また、本発明の第7の実施形態に係る不揮発性半導体記憶装置は、メモリセルに対して、記憶するデータをヒューズデータによって割り当てるため、メモリ全体を、目的に合わせて同一の情報量のデータを記憶するように割り当てることも、異なる情報量のデータを記憶するように割り当てることもできる。従って、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第1の実施形態乃至第6の実施形態と同様である。なお、本発明の第7の実施形態によれば、図示は省略するが、記憶するデータを2値データと6値データ、2値データと8値データ等にして、メモリ全体の容量を確保しながら、書き込みスピードの低下を抑制することも可能である。上述した本発明の第7の実施形態を発展されれば、書き込みスピードの低下を抑制しながら、更にメモリ全体の容量増大を図ることができる。本発明の第8の実施形態に係る不揮発性半導体記憶装置においては、書き込みスピード低下を抑制しながら、メモリ全体の容量を大幅に増大することができる。図20は、メモリセルの記憶するデータを2値データと5値データとした場合の、本発明の第8の実施形態に係る不揮発性半導体記憶装置のメモリセルの割り当ての模式図である。図20において、メモリセルMCの配置は、図19と同様である。しかし、仮想メモリセルの設定方法が、図19に示した本発明の第7の実施形態と異なる。即ち、本発明の第7の実施形態においては、同一ワード線上で隣接する3個のメモリセルMCでトリオメモリセルを形成し、2値データを記憶する連続するメモリセルMCを一つの仮想メモリセルとし、一方残る一つの5値データを記憶するメモリセルMCをもう一つの仮想メモリセルと設定している。また、それぞれに対して仮想ページセルアドレスを設定している。本発明第8の実施形態においては、トリオメモリセルの形成は同様に行うが、仮想メモリセルの設定が異なる。本発明の第8の実施形態においては、連続する2値データを記憶するメモリセルMCを一つの仮想メモリセルとするのではなく、2値データを記憶するメモリセル一つを、一つの仮想メモリセルとし、一方、残りの2値データを記憶するメモリセルMCと同一ワード線上で隣接する5値データを取り扱いメモリセルMCとで、もう一つの仮想メモリセルを構成する。それぞれに仮想メモリセルに仮想ページセルアドレスを割り当てるのは、本発明の第7の実施形態と同様である。また、本発明の第8の実施形態においては、ワード線130をEvenワード線130とOddワード線130に区分し、2値データを記憶するメモリセルMCと5値を記憶するメモリセルMCとで構成される仮想メモリセル内での前記2値データメモリセルと5値データメモリセルの配列を逆配列としていることに特徴がある。例えば、Evenワード線13においては、仮想メモリセル内の2値データを記憶するメモリセルMCをOddビット線140側に配置した場合、Oddワード線においては、仮想メモリセル内の2値データを記憶するメモリセルMCはEvenビット線140側に配置され、Oddビット線140側には5値データを記憶するメモリセルMCが配置される。図20においては、例えば、Evenワード線130に位置するメモリセルMC0‐2、MC1‐2及びMC2‐2でトリオメモリセルを構成し、メモリセルMC0‐2で仮想メモリセルAを構成し、例えば、仮想ページセルアドレスaを割り当てる。一方前記トリオメモリセルのうち残ったメモリセルMC1‐2とMC2‐2で仮想メモリセルBを構成し、例えば、仮想ページアドレスbを割り当てる。仮想メモリセルB内においては、Oddビット線BL1140に接続されたメモリセルMC1‐2が2値データを、Evenビット線BL2140に接続するメモリセルMC2‐2が5値データを記憶するように割り当てられる。一方、隣接するOddワード線WL3に位置するメモリセルMC0‐3、MC1‐3、MC2‐3でトリオメモリセルが構成され、メモリセルMC0‐3とMC1‐3で仮想メモリセルBを構成し、仮想メモリセルB内においては、Evenビット線BL0140に位置するMC0‐3が5値データ、Oddビット線BL1140に位置するMC1‐3が2値データを記憶するように割り当てられる。前記割り当ては、本発明の第1の実施形態乃至第6の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。仮想メモリセルへの書き込みは、本発明の第7の実施形態と同様に、仮想ページセルアドレスで制御される。恰も仮想メモリセルAに接続するビット線がEvenビット線であるかのように制御され、一方仮想メモリセルBに接続するビット線がOddビット線であるかのように制御される。そして仮想ページアドレスbの仮想メモリセルBに対する書き込みは、第1データ書き込みと第2データ書き込みが行われるように設定される。第1データ書き込み及び第2データ書き込みの制御方法は、上述した本発明の第5の実施形態乃至第7の実施形態と同様である。但し、本発明の第8の実施形態においては、更に、仮想メモリセルBに対する書き込みについては、ワード線130をEvenワード線130とOddワード線130に分けて制御される。即ち、Evenワード線WL0、WL2、WL4130に接続する仮想ページセルアドレスbが割り当てられた仮想メモリセルBへの書き込みに際しては、例えばOddビット線BL1、BL3、BL5側から第1データ書き込みを行い、一方Oddワード線WL1、WL3、WL5130に接続する仮想ページセルアドレスbが割り当てられた仮想メモリセルBへの書き込みに際しては、例えばEvenビット線BL0、BL2、BL4側から第1データ書き込みが行われるように制御する。これは、2値データと5値データを記憶する2個のメモリセルMCで構成される仮想メモリセルに対する書き込みにおいて、必ず2値データを記憶するメモリセル側から書き込みを行うためである。かかる制御は、センスアンプにデータをラッチし、演算機能を持たせることで可能であり、従って、本発明の第8の実施形態に係る不揮発性半導体記憶装置においては、センスアンプにデータラッチ機能及び演算機能を有する。この点は、本発明の第5の実施形態乃至第7の実施形態と同様である。かかる構成によって、本発明の第8の実施形態においては、仮想メモリセル一つが2値データ1ビットを記憶し、一方他の仮想メモリセルが2値×5値=10値>8値=233ビットデータを記憶できる。従って、メモリ全体で容量の増大が可能である。また、本発明の第8の実施形態においては、図21に示すように、3値データと6値デートとを記憶するようにすることも可能であり、この場合、仮想メモリセルBにおいては、ペアのメモリセルで3値×6値=18値>16値=244ビットデータが記憶できるため、メモリ全体の記憶容量を増大させることができる。本発明の第8の実施形態係る不揮発性半導体記憶装置においては、隣接メモリセル干渉を抑制して、閾値分布の幅が広がることを抑制できる。また、書き込みスピードの低下を抑制しつつ、メモリ全体の記憶容量を増大させることができる。更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる。本発明の一実施形態においては、上述のとおり、隣接メモリセルMCに異なる情報量のデータを記憶するように割り当て、書き込みを、同一ワード線上で隣接する情報量のデータを記憶するメモリセルMCから行うように制御することで、容量結合に起因する隣接メモリセル干渉を抑制しながらメモリ全体の容量を増大させることが可能である。本発明の一実施形態によれば、隣接メモリセル干渉を抑制しながら、更にメモリ全体の記憶する容量を増大させることができる。図22は、本発明の第9の実施形態に係る不揮発性半導体記憶装置の、メモリセルMCの割り当てを示す模式図である。本発明の第9の実施形態においては、隣接する2本のビット線及び隣接する2本のワード線に接続する4個のメモリセルで4つの異なる情報量のデータを記憶することを特徴とする。図18においては、メモリセルMC記憶するデータは、2値、3値、4値、6値データである。メモリセルMCに対する取り扱いデータの割り当ては、メモリセルMCのアドレスに基づいて設定され、ヒューズデータとしてROMヒューズに格納され、ROMリード動作によって、ROM領域から読み出され、ラッチ回路にセットされる。本発明の第9の実施形態においては、同一ワード線上で隣接する2個のメモリセルでペアが構成され、それぞれのメモリセルMCが異なる情報量のデータを記憶するように割り当てられる。そして、更に、該ペアのメモリセルと隣接するワード線上で、かつ、該ペアのメモリセルMCと同一ビット線上で隣接する同一ワード線上の2個のメモリセルMCでペアを設定し、前記ペアのメモリセルと異なるデータを記憶するようにそれぞれのメモリセルMCに割り当てる。具体的には、図22において、Evenワード線WL0、WL2、WL4130上で隣接する2個のメモリセルMCでペアを形成し、隣接するOddワード線WL1、WL3、WL5130上で、かつ、同一ビット線上で前記ペアのメモリセルMCの各々と隣接する、2個のメモリセルMCでペアを形成する。図22において、Evenワード線WL0130上で隣接するメモリセルMC0‐0とMC1‐0でペアを構成し、前記ワード線WL0130に隣接するOddワード線WL1130上で、かつ前記ペアのメモリセルMCと同一ビット線上で隣接するメモリセルMC0‐1とMC1‐1でペアを形成する。その上で、前記4つのメモリセルMCに対して、2値、3値、4値、6値データを記憶するように割り当てる。データの割り当てに際しては、同一ワード線上で隣接するメモリセルMCの記憶するデータの情報量が近似する値とならないように、4つの情報量のデータのうち1番小さな数値のデータと2番目に大きな数値のデータとを組合せ、3番目に大きな数値のデータと1番大きな数値のデータを組み合わせる。そして、1番大きな数値のデータと、2番目に大きな数値のデータとを記憶するメモリセルMCが異なるビット線上に位置するように配置する。具体的には、図18において、同一ワード線WL0130上で隣接するメモリセルMC0‐0とMC1‐0でペアを構成し、隣接するワード線WL1130に位置し、前記メモリセルMC0‐0とMC1‐0に同一ビット線上で隣接するメモリセルMC0‐1とMC1‐1でペアを形成する。その上で、メモリセルMC0‐0に3値データを、メモリセルMC1‐0に6値データを割り当てる。前記メモリセルMC1‐0が接続されたビット線BL1と異なるビット線上に位置するメモリセルMCに対して2番目に大きなデータを記憶するように割り当てるため、ビット線BL0に位置するメモリセルMC0‐1に、2番目に大きな4値データを記憶するように割り当てる。従って必然的に、メモリセルMC1‐1は2値データを記憶するように割り当てられる。なお、本割り当ては一例であり、この割り当てに限定されるわけではない。書き込みは、通常のEvenビット線に接続するメモリセルMCから行い、続いてOddビット線に接続するメモリセルMCに書き込む。本発明の第9の実施形態においては、Evenワード線WL0、WL2、WL4130に書き込む場合と、Oddワード線WL1、WL3、WL5130場合で、Evenビット線BL0、BL2、BL4140に接続するメモリセルMCへの書き込みと、Oddビット線BL1、BL3、BL5140に接続するメモリセルMCへの書き込みとの順番を制御することを特徴とする。即ち、図22においては、Evenワード線WL0、WL2、WL4に書き込む場合は、まずEvenビット線BL0、BL2、BL4140から書き込み、続いてOddビット線BL1、BL3、BL5140を書き込む。一方、Oddワード線WL1、WL3、WL5に書き込む場合は、まずOddビット線BL1、BL3、BL5140から書き込み、続いてEvenビット線BL0、BL2、BL4140を書き込む。かかる書き込み制御は、容量結合に起因する隣接メモリセル干渉を抑制するために、隣接メモリセルMC間において、情報量の少ないデータを記憶するメモリセルMCから書き込みを行うためである。従って、メモリセルMCへの取り扱いデータの割り当てに対応して、情報量の少ないデータを記憶するメモリセルMCから書き込むように変更設定される。この制御は、ヒューズデータとしてROMヒューズに格納し、ROMリード動作によってROM領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第1の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。かかる配置と、書き込み制御によって、本発明の第9の実施形態に係る不揮発性半導体記憶装置においては、隣接メモリセル干渉を抑制して、閾値分布の幅が広がることを抑制できる。また、書き込みスピードの低下を抑制しつつ、メモリ全体の記憶容量を増大させることができる。更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる。なお、記憶するデータは、2値、3値、4値、6値データに限られず、図23、図24に示すように、2値、3値、6値、8値データの組合せ及び3値、4値、6値、8値データの組合せも可能であり、また、他の数値データを組み合わせることも可能である。その場合の効果は、上述した効果と同様である。本発明の第10の実施形態においては、2トランジスタ型セルを備えるフラッシュメモリのメモリセルMCの記憶するデータを2値データと4値データを割り当てることを特徴とする。近年、NOR型フラッシュメモリとNAND型フラッシュメモリの両者の長所を兼ね備えた2トランジスタ型セルを備えるフラッシュメモリが提案されている。このフラッシュメモリは、2つのMOSトランジスタを含むメモリセルを備え、不揮発性記憶部として機能する一方のMOSトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有しビット線に接続されている。他方のMOSトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。かかる2トランジスタ型セルを備えるフラッシュメモリは、一つのメモリセルの面積が大きくなるため、記憶容量を確保するためには2値以上の情報量データ記憶が必要となる。しかし、2値以上の情報量データを記憶する場合、隣接するメモリセルの容量結合の影響によって、隣接メモリセル干渉が生じることは、NAND型フラッシュメモリと同様である。本発明の一実施形態においては、動作モード切替えによって、メモリセルMCの記憶するデータを2値データと2値以上の情報量データのチェッカーフラッグ状混在モード2値アンド2値以上の情報量混在モードとすることができ、隣接メモリセルの容量結合の影響を抑制できるため、2トランジスタ型セルを備えるフレッシュメモリにおいても有効である。本発明の第13の実施形態に係る不揮発性半導体記憶装置は、メモリセルMCの記憶するデータとして2値データと4値データを割り当てる2トランジスタ型セルを備えるフラッシュメモリであることを特徴とする。図25は、本発明の第10の実施形態に係る2トランジスタ型セルを備えるフラッシュメモリの概略構成図である。メモリセルアレイは、マトリクス状に配置された複数個m1×n1個、但しm、nは自然数のメモリセルMC0‐0~MCm‐nを有しているが、図25においては説明上メモリセルMC0‐0~MC5‐5を図示している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタSTとを有している。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタMTのソース領域が選択トランジスタSTのドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタSTのソース領域、またはメモリセルトランジスタMTのドレイン領域を共有している。同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0~WL5のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタSTのゲートは、セレクトゲート線SG0~SG5のいずれかに接続されている。また、同一列にあるメモリセルMCのメモリセルトランジスタMTのドレインは、ビット線BL0~BL5のいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタSTのソースはソース線CELSRC160に共通接続される。かかる2トランジスタ型セルを備えるフラッシュメモリにおけるデータの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで0データ、1データを書き分ける。電子のフローティングゲートへの注入は、Fowler-NordheimFNtunnelingによって行われる。まず、図25において、I/O端子図示せずから書き込みデータ1、0が入力される。そして、前記書き込みデータが、ビット線毎に設けられたラッチ回路図示せずのそれぞれに入力される。ラッチ回路に1データが格納されると、ビット線には0Vが与えられ、逆に0データが格納されると、ビット線にはVBB-6Vが与えられる。第1ロウデコーダ図示せずが、ワード線WL0~WL5のいずれかを選択し、選択ワード線にVpp例えば10Vを印加する。第2ロウデコーダ図示せずは、セレクトゲート線SG0~SG5にVBB-6Vを印加する。またメモリセルの基板もVBB-6Vとする。従って、全ての選択トランジスタSTはオフ状態となる。従って、選択トランジスタSTとソース線CELSRC160とは電気的に分離される。上記の結果、1データまたは0データに対応する電位が、ビット線BL0~BL5を介してメモリセルトランジスタMTのドレイン領域に与えられる。すると、選択ワード線WLにはVpp10Vが印加され、1データを書き込むべきメモリセルトランジスタMTのドレイン領域には0Vが印加され、0データを書き込むべきメモリセルトランジスタMTのドレイン領域にはVBB-6Vが印加される。従って、1データを書き込むべきメモリセルトランジスタMTでは、ゲートドレイン間の電位差10Vが十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタMTは負の閾値を保持する。他方、0データを書き込むべきメモリセルトランジスタMTでは、ゲートドレイン間の電位差16Vが大きいため、フローティングゲートに電子がFNtunnelingによって注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する。データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。図25において、第2ロウデコーダ図示せずが、セレクトゲート線SG0~SG5のいずれかを選択する。選択セレクトゲート線には、Hレベル例えばVccが与えられる。非選択セレクトゲート線は全てLレベル例えば0Vである。従って、選択セレクトゲート線に接続された選択トランジスタSTはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタSTはオフ状態となる。この結果、選択メモリセル内の選択トランジスタSTは、ソース線CELSRC160と電気的に接続される。また第1ロウデコーダ図示せずは、全てのワード線WL0~WL5をLレベル0Vとする。また、ソース線ドライバ図示せずは、ソース線CELSRC160の電位を0Vとする。続いて、ビット線BL0~BL5のそれぞれに、例えば1V程度の電圧が与えられる。すると、1データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルMCでは、ビット線からメモリセルトランジスタMT及び選択トランジスタSTの電流経路を介して、ソース線CELSRC160に向かって電流が流れる。他方、0データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線CELSRC160に向かって電流は流れない。以上の結果、ビット線BL0~BL5の電位が変化し、その変化量をセンスアンプ図示せずが増幅することによって読み出し動作が行われる。データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。図25において、第1ロウデコーダ図示せずは、全てのワード線WL0~WL5の電位をVBB-6Vとする。また、半導体基板ウェル領域の電位はVpp10Vとされる。その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFNtunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルMCの閾値電圧が負となり、データが消去される。上述のような動作によって、書き込み、読み出し、消去が行われる2トランジスタ型セルを備えるフラッシュメモリにおいても、2値以上の情報量データを書き込む場合、閾値分布の幅を狭小にするため、書き込み電位Vpgmは、初期値から2値書き込みより小さい一定の割合Dvpgmでステップアップされる。書き込み電位Vpgmは、パルス信号書き込みパルスとしてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ書き込み電位Vpgmが上昇していく。従って、隣接メモリセルMCの容量結合の影響を受けることになる。本発明の第10の実施形態に係る2トランジスタ型セルを備えるフラッシュメモリは、隣接するメモリセルMCが異なるデータ2値データと4値データを記憶するように割り当てられる。図25において、ある特定のメモリセルMCが2値以上の情報量データここでは4値データを記憶するように割り当てられた場合、該メモリセルMCに対して同一ビット線上で両側に隣接するメモリセルMC及び該メモリセルMCに対して同一ワード線上で両側に隣接するメモリセルMCは、前記2値以上の情報量データ4値データよりも情報量の少ないデータここでは2値を記憶するように割り当てられる。メモリセルMCに割り当てるデータを、メモリセルMCのアドレスに基づいて割り当てる方法は、上述の第1の実施形態と同様である。具体的に図25において、メモリセルMC2‐2が2値データを取り使うように割り当てられた場合、同一ビット線BL2140上で隣接するメモリセルMC2‐1、MC2‐3、及び同一ワード線WL2130上で隣接するメモリセルMC1‐2、MC3‐2は全て4値データを記憶するように割り当てられる。同様に、メモリセルMC3‐2について見ると、該メモリセルMCは4値データを記憶するように割り当てられているが、隣接するメモリセルMC3‐1、MC3‐3、MC2‐2及びMC4‐2は、全て2値データを記憶するように割り当てられる。ここで、例えば図25のメモリセルMC2‐2にデータが書き込まれる場合の隣接メモリセルとの容量結合について説明する。図25において、メモリセルMC2‐2は、2値データを記憶するように割り当てられている。まず、ワード線WL2130が第1ロウデコーダ図示せずによって選択され、Vppが印加される。その他のワード線WL0、WL1、WL3乃至WL5は0Vである。また全てのセレクトゲート線SG0~SG5はVBB-6Vである。その状態で、Evenビット線BL0、BL2、BL4の各々に、0VまたはVBBが印加される。すると、ワード線WL2に接続され、且つVBBが印加されているビット線に接続されているメモリセルMC0‐2、MC2‐2、MC4‐2では、フローティングゲートへ電子が注入される。他方、ワード線WL0、WL1、WL3乃至WL5に接続されているメモリセルMCでは、ワード線WL0、WL1、WL3乃至WL5の電位が0Vであるので、ビット線BL0乃至BL5の電位に関わらず、フローティングゲートへの電子の注入は行われない。従って、ビット線方向でメモリセルMC2‐2に隣接するメモリセルMC2‐1及びMC2‐3では書き込みは行われない。ここでメモリセルMC21及びMC2-3は、隣接するメモリセルMC2‐2に書き込み電圧が印加されてMC2-2の閾値が変化することと容量結合によって影響を受ける。ところが、メモリセルMC2‐2は2値データの書き込みであるため閾値を高くする必要がなくメモリセルMC2-2の閾値変化は小さい。従って、メモリセルMC2‐1及びMC2‐3の容量結合による隣接メモリセル干渉の影響は少ない。次に、Oddビット線BL1、BL3、BL5が選択され、0VまたはVBBが印加される。すると、ワード線WL2に接続され、且つVBBが印加されているビット線に接続されているメモリセルMC1‐2、MC3‐2、MC5‐2では、フローティングゲートへ電子が注入され、書き込まれる。前記メモリセルMC1‐2、MC3‐2、MC5‐2は、4値データを記憶するように割り当てられているため、該メモリセルMCには、細かくステップアップされる電圧が印加される。従って、例えばメモリセルMC3‐2にビット線方向で隣接するメモリセルMC3‐1、MC3‐3及びワード線方向で隣接するメモリセルMC2‐2、MC4‐2に容量結合による隣接セル干渉の影響が及ぶことになる。しかし、メモリセルMC3‐1、及びメモリセルMC2‐2、MC4‐2は既に2値データの書き込みがされているため、かかる隣接セル干渉の影響を吸収することができる。また、メモリセルMC3‐3については、まだデータの書き込みがされていないため、隣接セル干渉の影響を受けるが、この後ワード線WL3130が選択されて、改めて該メモリセルについて2値データの書き込みがされることとなるため影響はない。上述のように、2値以上の情報量データを記憶するメモリセルMCに対して、ワード線方向及びビット線方向で前記メモリセルMCに隣接するメモリセルMCを情報量の少ないデータを記憶するように割り当て、かつ、メモリセルMCへの書き込みを、ワード線ごとに、前記ワード線に接続するEven偶数ビット線に接続するメモリセルMCに書き込み、続いてOdd奇数ビット線に接続するメモリセルMCに書き込むように制御することにより、ワード線方向及びビット線方向に隣接するメモリセルMCとの容量結合の影響を最小限に抑制できる。一方、情報量の少ないデータを記憶するメモリセルMCは、先にデータ書き込みがされるため、容量結合の影響を吸収できる。従って、メモリ全体として容量結合の影響を抑制できる。なお、本実施例ではメモリセルMCへの書き込みについて情報量の少ないデータを記憶するメモリセルMCから書き込むように制御しているが、必ずしもこれに限定されるわけではない。また、メモリセルMCの半数が、4値データより書き込み回数の少ない2値データを記憶することから、メモリ全体の書き込みスピード低下を一定限度抑制できる効果がある。更に、2値データの取り扱い時に非選択ワード線の読み出し電圧を4値セルのときに比べて低く設定することができるため、ReadDisturbを抑制し、信頼性を高く維持できる効果がある。これらの効果は、NAND型フラッシュメモリにおける効果と同様である。また、本発明の第10の実施形態に係る2トランジスタ型セルを備えるフラッシュメモリにおいては、一つのメモリセルに記憶するデータを、メモリセルMCのアドレスに基づくヒューズデータによる動作モード切替でおこなうため、簡易に行うことができ、使用目的に合わせて記憶するデータの情報量を切替えて使用できる効果がある。かかる効果は、更に、製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果をももたらす。これらの効果も、NAND型フラッシュメモリにおける効果と同様である。なお、本発明の第10の実施形態においては、記憶するデータを2値データと4値データとしているが、これに限定されるわけではなく、例えば3値データと6値データ、4値データと8値データ又は他の組合せであっても良い。同一ビット線上及び同一ワード線上で隣接するメモリセルMCが異なる情報量のデータを記憶するように割り当て、書き込みを制御することにより、同様の効果を得ることができる。