"NビットNは自然数のデジタル入力コードを、それに応じたアナログ出力電圧に変換するD/Aコンバータであって、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、前記アナログ出力電圧を出力するための出力端子と、それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記出力端子の間に直列に設けられたN個の上側抵抗と、それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記出力端子の間に直列に設けられたN個の下側抵抗と、それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN個の上側スイッチと、それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN個の下側スイッチと、を備えることを特徴とするD/Aコンバータ。NビットNは自然数のデジタル入力コードを、それに応じたアナログ出力電圧に変換するD/Aコンバータであって、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、前記アナログ出力電圧を出力するための出力端子と、前記デジタル入力コードの最上位ビットに対応付けられ、その抵抗値が前記最上位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれが前記デジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記センター抵抗の一端の間に直列に設けられたN-1個の上側抵抗と、それぞれが前記デジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記センター抵抗の他端の間に直列に設けられたN-1個の下側抵抗と、前記センター抵抗の前記一端と前記出力端子の間に設けられ、そのオン、オフが前記最上位ビットに応じて制御される上側センタースイッチと、前記センター抵抗の前記他端と前記出力端子の間に設けられ、そのオン、オフが前記最上位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれが前記デジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN-1個の上側スイッチと、それぞれが前記デジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN-1個の下側スイッチと、を備えることを特徴とするD/Aコンバータ。NビットNは自然数のデジタル入力コードを、それに応じたアナログ出力電圧に変換するD/Aコンバータであって、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、前記アナログ出力電圧を出力するための出力端子と、前記デジタル入力コードの最下位ビットに対応付けられ、その抵抗値が前記最下位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれが前記デジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記センター抵抗の一端の間に直列に設けられたN-1個の上側抵抗と、それぞれが前記デジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記センター抵抗の他端の間に直列に設けられたN-1個の下側抵抗と、前記センター抵抗の前記一端と前記出力端子の間に設けられ、そのオン、オフが前記最下位ビットに応じて制御される上側センタースイッチと、前記センター抵抗の前記他端と前記出力端子の間に設けられ、そのオン、オフが前記最下位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれが前記デジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN-1個の上側スイッチと、それぞれが前記デジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN-1個の下側スイッチと、を備えることを特徴とするD/Aコンバータ。前記上側端子と上側抵抗のストリングの一端の間に設けられた第1遮断スイッチをさらに備えることを特徴とする請求項1から3のいずれかに記載のD/Aコンバータ。前記下側端子と下側抵抗のストリングの一端の間に設けられた第2遮断スイッチをさらに備えることを特徴とする請求項1から4のいずれかに記載のD/Aコンバータ。少なくともひとつのビットに関して、そのビットに対応する前記上側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットの論理反転に応じて制御される上側直列スイッチをさらに備えることを特徴とする請求項1から5のいずれかに記載のD/Aコンバータ。少なくともひとつのビットに関して、そのビットに対応する前記下側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットに応じて制御される下側直列スイッチをさらに備えることを特徴とする請求項1から6のいずれかに記載のD/Aコンバータ。下位第iビットに対応する上側抵抗の抵抗値をRiiは1≦i≦Nと書くとき、Ri<Ri-1×2が成り立つことを特徴とする請求項1から7のいずれかに記載のD/Aコンバータ。本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、D/Aコンバータの回路面積の削減にある。本発明のある態様は、NビットNは自然数のデジタル入力コードを、それに応じたアナログ出力電圧に変換するD/Aコンバータに関する。このD/Aコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子と出力端子の間に直列に設けられたN個の上側抵抗と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子と出力端子の間に直列に設けられたN個の下側抵抗と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN個の上側スイッチと、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN個の下側スイッチと、を備える。この態様によると、ビット数Nが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。本発明の別の態様もまた、D/Aコンバータである。このD/Aコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、デジタル入力コードの最上位ビットに対応付けられ、その抵抗値が最上位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれがデジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子とセンター抵抗の一端の間に直列に設けられたN-1個の上側抵抗と、それぞれがデジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子とセンター抵抗の他端の間に直列に設けられたN-1個の下側抵抗と、センター抵抗の一端と出力端子の間に設けられ、そのオン、オフが最上位ビットに応じて制御される上側センタースイッチと、センター抵抗の他端と出力端子の間に設けられ、そのオン、オフが最上位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれがデジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN-1個の上側スイッチと、それぞれがデジタル入力コードの上位第2ビットから最下位ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN-1個の下側スイッチと、を備える。この態様によると、ビット数Nが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。また、最上位ビットに対応する抵抗がひとつで足りるため、さらに回路面積を削減できる。本発明のさらに別の態様もまた、D/Aコンバータである。このD/Aコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、デジタル入力コードの最下位ビットに対応付けられ、その抵抗値が最下位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれがデジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子とセンター抵抗の一端の間に直列に設けられたN-1個の上側抵抗と、それぞれがデジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子とセンター抵抗の他端の間に直列に設けられたN-1個の下側抵抗と、センター抵抗の一端と出力端子の間に設けられ、そのオン、オフが最下位ビットに応じて制御される上側センタースイッチと、センター抵抗の他端と出力端子の間に設けられ、そのオン、オフが最下位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれがデジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるN-1個の上側スイッチと、それぞれがデジタル入力コードの最上位ビットから下位第2ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるN-1個の下側スイッチと、を備える。これらの態様によると、ビット数Nが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。また、上側スイッチ、下側スイッチそれぞれのオン抵抗は、対応する上側抵抗、下側抵抗に比べて十分に小さくなければならないところ、最も抵抗値が小さい最下位ビットに対応する抵抗をセンター抵抗に選ぶことにより、上側スイッチ、下側スイッチの全体の面積を小さくできる。ある態様のD/Aコンバータは、上側端子と上側抵抗のストリングの一端の間に設けられた第1遮断スイッチ、下側端子と下側抵抗のストリングの一端の間に設けられた第2遮断スイッチの少なくとも一方をさらに備えてもよい。遮断スイッチをオフすれば消費電力を低減できる。ある態様のD/Aコンバータは、少なくともひとつのビットに関して、そのビットに対応する上側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットの論理反転に応じて制御される上側直列スイッチをさらに備えてもよい。またある態様のD/Aコンバータは、少なくともひとつのビットに関して、そのビットに対応する下側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットに応じて制御される下側直列スイッチをさらに備えてもよい。これらの場合、上側もしくは下側直列スイッチによって、対応する上側もしくは下側スイッチのオン抵抗のばらつき、変動をキャンセルでき、D/Aコンバータの精度、温度特性を改善できる。ある態様において、下位第iビットに対応する上側抵抗の抵抗値をRiiは1≦i≦Nと書くとき、Ri<Ri-1×2が成り立ってもよい。この場合、デジタル入力コードに応じて、出力電圧は折り返しながら増大する。出力電圧をある一定値に固定すればよい用途においては、必要な出力電圧が得るために必要な入力デジタルコードを探索すればよい。この場合に、出力電圧の折り返しが存在すると、探索を確実に行うことができる。なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、D/Aコンバータの回路面積を削減できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。第1の実施の形態図2は、第1の実施の形態に係るD/Aコンバータ100の構成を示す回路図である。D/Aコンバータ100は、NビットNは自然数のデジタル入力コードDIN[N-1:0]を、それに応じたアナログ出力電圧VOUTに変換する。D/Aコンバータ100は、上側端子PH、下側端子PL、出力端子PO、N個の上側抵抗RH、N個の下側抵抗RL、N個の上側スイッチSWH、N個の下側スイッチSWLを備える。図2では、N=3の場合が示される。デジタル入力コードDIN[N-1:0]の各ビットを、上位ビットから順にBN-1、BN-2、、B1、B0と記す。また、は論理反転を示す。上側端子PHには、上側基準電圧VRHが印加され、下側端子PLには下側基準電圧VRLが印加される。出力端子POからは、デジタル入力コードDINに応じたアナログ出力電圧VOUTが出力される。N個の上側抵抗RHN-1~RH0は、上側端子PHと出力端子POの間に直列に設けられ、抵抗ストリングの上側を形成する。上側抵抗RHN-1~RH0はそれぞれ、デジタル入力コードDINの各ビットBN-1~B0に対応付けられ、それぞれの抵抗値が対応するビット桁に応じて実質的にバイナリで重み付けされている。すなわち、下位第iビット1≦i≦Nに対応する上側抵抗RHi-1の抵抗値Ri-1は、ある単位抵抗値Rを用いて式1を満たすように規定される。Ri-1=2i-1×R...1上側の抵抗ストリング内の抵抗の順番は特に限定されない。N個の下側抵抗RLN-1~RL0は、下側端子PLと出力端子POの間に直列に設けられ、抵抗ストリングの下側を形成する。また下側抵抗RLN-1~RL0はそれぞれ、デジタル入力コードDINの各ビットBN-1~B0に対応付けられ、それぞれの抵抗値が対応するビット桁に応じて実質的にバイナリで重み付けされている。すなわち、下位第iビットに対応する下側抵抗RLi-1の抵抗値Ri-1も、式1を満たすように規定される。下側の抵抗ストリング内の抵抗の順番も特に限定されない。N個の上側スイッチSWHN-1~RL0はそれぞれ、デジタル入力コードDINの各ビットBN-1~B0に対応付けられ、それぞれが対応する上側抵抗RHN-1~RH0と並列に設けられる。N個の下側スイッチSWLN-1~SWL0はそれぞれ、デジタル入力コードDINの各ビットBN-1~B0に対応付けられ、それぞれが対応する下側抵抗RLN-1~RL0と並列に設けられる。制御部デコーダ14は、デジタル入力コードDINの各ビットに応じて、上側スイッチSWHおよび下側スイッチSWLのオン、オフ状態を制御する。制御部14は、下位第iビットに対応する上側スイッチSWHi-1を、対応するビットBi-1に応じて、具体的には値が1のときオン、0のときオフする。また制御部14は、下位第iビットに対応する下側スイッチSWLi-1を、対応するビットBi-1が0のときオン、1のときオフする。つまり下側スイッチSWLi-1は、対応するビットBi-1の論理反転Bi-1に応じて制御される。以上がD/Aコンバータ100の構成である。続いてその動作を説明する。同じビットに対応する下側スイッチSWLi-1と上側スイッチSWHi-1に注目すると、それらは相補的にオンする。そしてオンしたスイッチSWH、SWLと並列な抵抗RH、RLはスイッチによってバイパスされる。スイッチSWH、SWLのオン抵抗が実質的にゼロ、オフ抵抗が実質的に無限大とみなすことができる理想状態を考えると、出力電圧VOUTは、式2で与えられる。CINは、デジタル入力コードDINを10進数で表した値である。VOUT=VRH-VRLCIN/2N-1VRL...2したがって実施の形態に係るD/Aコンバータ100によれば、デジタル入力コードDINに対して線形に変化する出力電圧VOUTを生成することができる。このD/Aコンバータ100を、抵抗値がバイナリで重み付けされていることから、2進重み付けストリングBinaryWeightedResistorStringD/Aコンバータと称する。D/Aコンバータ100の回路面積を検討する。D/Aコンバータ100の面積は、スイッチの個数に依存し、スイッチの個数は、デジタル入力コードDINのビット数Nの2倍である。したがって、スイッチの個数がビット数Nに対して指数関数的に増加するD/Aコンバータに比べて、回路面積を削減することができる。回路面積の削減の効果は、ビット数Nが増加するほど顕著となる。また消費電力について検討する。D/Aコンバータ100において、上側端子PHと下側端子PLの間の抵抗ストリングの抵抗は、2N-1×Rとなる。したがって、消費電力は、従来のD/Aコンバータと同程度の低消費電力が実現でき、R-2Rラダー型D/Aコンバータに比べて有利である。つまり、実施の形態に係るD/Aコンバータ100は、回路面積の削減と低消費電力を両立できる。またD/Aコンバータ100は、その構成から、CMOSComplementaryMetalOxideSemiconductorプロセスでのインプリメントに適しているという利点もある。現実的な回路においては、下位第i1ビットと下位第iビットの抵抗値を比較したときに、理想状態では、Ri=2Ri-1が成り立ち、デジタル入力コードDINと出力電圧VOUTは1対1で対応付けることができる。ところが上側抵抗RH、下側抵抗RLの抵抗値は、プロセスばらつきなどによって、式1の関係式から逸脱する。図3a、bは、D/Aコンバータのデジタル入力コードDINと出力電圧VOUTの関係を示す図である。あるビットにおいて、関係式3が成り立つとき、図3aに示すように、出力電圧VOUTにとびが発生し、D/Aコンバータ100が生成できない出力電圧の範囲が発生してしまう。Ri>2Ri-1...3そこで、抵抗値のばらつきが顕著な場合には、ばらつきを考慮して式4が成り立つように設計するとよい。Ri<2Ri-1...4図3bは、式4が成り立つときのD/Aコンバータの入出力特性であり、出力電圧VOUTに折り返しが発生する。折り返しが発生する部分については、ある出力電圧VOUTを生成することができるデジタル入力コードDINが複数存在することを意味する。そこで制御部14によってデジタル入力コードDINを中間コードDINTに変換し、中間コードDINTにもとづいて上側スイッチSWH、下側スイッチSWLを制御すればよい。なお、抵抗値Riが小さいと、下位ビットの分解能が粗くなり、出力電圧VOUTの折り返しが大きくなる。したがって、抵抗値Riは、式4が成り立つ範囲においてなるべく大きくすることが望ましい。また出力電圧VOUTのとび、折り返しには、上側抵抗RH、下側抵抗RLの抵抗値のみでなく、スイッチSWH、SWLのオン抵抗も影響する。i番目のスイッチのオン抵抗をRoniと書くとき、式5が成り立つように設計することが好ましい。Roni-1<Roni/2...5ある出力電圧VOUTを生成するために必要な中間コードDINTは、以下のように探索することができる。この探索をキャリブレーションと呼ぶ。図4は、関係式4を満たすように構成されたD/Aコンバータ100の入出力特性の一例を示す図であり、VRH=1.2V,VRL=0V、N=13ビットである。図5は、図1のD/Aコンバータ100のキャリブレーション方法を示すフローチャートである。フローチャートは、あるひとつの出力電圧VOUTに対応する中間コードDINTを探索する処理を示す。まず、目標となる出力電圧目標電圧VREFが設定されるS100。そして、全コード範囲を探索区間にセットするS102。その後、中間コードDINTの最上位ビットDINT[N-1]から、最下位ビットDINT[0]に向けて探索処理を繰り返す。つまり変数iを、Nから1に向けて1ずつデクリメントしながら、DINT[i-1]を順に決定していくS104。まず、現在の探索区間を、その中央において、左側区間と右側区間に分割するS106。そして、左側区間の最小コードを与えたときの出力電圧VOUTA、左側区間の最大コードを与えたときの出力電圧VOUTB、右側区間の最小コードを与えたときの出力電圧VOUTC、右側区間の最大コードを与えたときの出力電圧VOUTDを測定するS108。図6は、探索区間、右側区間、左側区間、測定される出力電圧の関係を示す図である。図5に戻る。目標電圧VREFが左側区間のみに存在する場合S110のY、DINT[i-1]=0が決定されS112、左側区間が次の探索区間に設定される。目標電圧VREFが右側区間のみに存在する場合S110のN、S120のY、DINT[i-1]=1が決定されS122、右側区間が次の探索区間に設定されるS124。目標電圧VREFが、右側区間と左側区間の両方に存在する場合S120のN、目標電圧VREFが測定された電圧VOUTBよりもVOUTCのいずれに近いかが判定されるS130。そして、目標電圧VREF電圧VOUTCに近いときS130のY、DINT[i-1]=0が決定されS112、左側区間が次の探索区間に設定される。目標電圧VREFが電圧VOUTBに近いときS130のN、DINT[i-1]=1が決定されS122、右側区間が次の探索区間に設定されるS124。これらの処理により、中間コードのビットDINT[i-1]と、次の探索区間が決定される。そして処理S104に戻り、変数iがデクリメントされ、次のビットが決定される。以上の処理により、中間コードDINTの各ビットが最上位ビットから最下位ビットに向けて順に決定することができる。なお処理S130を省略し、目標電圧VREFが右側区間、左側区間の両方に存在する場合、処理S112、S114に進むか、処理S122、S124に進むかを、あらかじめ定めておいてもよい。このように、出力電圧VOUTに折り返しが存在するようにD/Aコンバータ100を設計することにより、上述のキャリブレーションによって、任意の出力電圧VOUTを与える中間コードDINTを決定することができる。そして、D/Aコンバータ100を使用する際には、必要な出力電圧VOUTを与える中間コードDINTを、デジタル入力コードDINとしてD/Aコンバータ100に与えればよい。あるいは、デジタル入力コードDINと中間コードDINTの対応関係をテーブルに格納しておき、デジタル入力コードDINに応じた中間コードDINTを生成して、スイッチを制御してもよい。なお、最下位ビット付近において折り返しが存在すると、D/Aコンバータの分解能を無駄に損なうことになりかねない。そこで、少なくとも最下位ビットについては、折り返しが存在しないように、抵抗値を決定するとよい。この場合、S104のループにおいて、i=2、1の繰り返しを省略し、中間コードDINTの最下位ビットDINT[0]については、基準電圧VREFが、測定された電圧VOUTA~VOUTDのうち、いずれに一番近いかに応じて決定してもよい。第2の実施の形態図7は、第2の実施の形態に係るD/Aコンバータ100aの構成を示す回路図である。図7のD/Aコンバータ100aは、図2のD/Aコンバータ100のデジタル入力コードDINの最上位ビットBN-1に対応する上側抵抗RHN-1、下側抵抗RLN-1および上側スイッチSWHN-1、SWLN-1に代えてセンター抵抗RCN-1、センタースイッチSWHN-1、SWLN-1を備える。センター抵抗RCN-1は、最上位ビットDIN[N-1]に割り当てられ、その抵抗値は、2N-1×Rで与えられる。上側端子PHとセンター抵抗RCN-1の一端の間には、直列に接続されたN-1個の上側抵抗RHN-2~RH0が設けられる。各上側抵抗RHN-2~RH0は、デジタル入力コードDINの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値は、対応するビット桁に応じて実質的にバイナリで重み付けされている。下側端子PLとセンター抵抗RCN-1の他端の間には、直列に設けられたN-1個の下側抵抗RLN-2~RL0が設けられる。各下側抵抗RLN-2~RL0は、デジタル入力コードDINの上位第2ビットから最下位ビットに対応付けられ、それぞれの抵抗値は、対応するビット桁に応じて実質的にバイナリで重み付けされている。上側センタースイッチSWHN-1は、センター抵抗RCN-1の一端と出力端子POの間に設けられ、下側センタースイッチSWLN-1は、センター抵抗RCN-1の他端と出力端子POの間に設けられる。上側センタースイッチSWHN-1のオン、オフは、最上位ビットDIN[N-1]BN-1に応じて制御され、下側センタースイッチSWLN-1のオン、オフは、最上位ビットDIN[N-1]の論理反転BN-1に応じて制御される。図7のD/Aコンバータ100aによれば、図2の構成に比べて、最上位ビットに割り当てられる抵抗を削減できる。最上位ビットに割り当てられる抵抗は、最も抵抗値が高いため、これを削減することにより、D/Aコンバータ100aの面積をさらに低減できる。第3の実施の形態図8は、第3の実施の形態に係るD/Aコンバータ100bの構成を示す回路図である。図8のD/Aコンバータ100bは、図2のD/Aコンバータ100のデジタル入力コードDINの最下位ビットB0に対応する上側抵抗RH0、下側抵抗RL0および上側スイッチSWH0、SWL0に代えてセンター抵抗RC0、センタースイッチSWH0、SWL0を備える。センター抵抗RC0は、最下位ビットDIN[0]に割り当てられ、その抵抗値はRで与えられる。上側端子PHとセンター抵抗RC0の一端の間には、直列に接続されたN-1個の上側抵抗RHN-1~RH1が設けられる。各上側抵抗RHN-1~RH1は、デジタル入力コードDINの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値は、対応するビット桁に応じて実質的にバイナリで重み付けされている。下側端子PLとセンター抵抗RC0の他端の間には、直列に設けられたN-1個の下側抵抗RLN-1~RL1が設けられる。各下側抵抗RLN-1~RL1は、デジタル入力コードDINの最上位ビットから下位第2ビットに対応付けられ、それぞれの抵抗値は、対応するビット桁に応じて実質的にバイナリで重み付けされている。上側センタースイッチSWH0は、センター抵抗RC0の一端と出力端子POの間に設けられ、下側センタースイッチSWL0は、センター抵抗RC0の他端と出力端子POの間に設けられる。上側センタースイッチSWH0のオン、オフは、最下位ビットDIN[0]B0に応じて制御され、下側センタースイッチSWL0のオン、オフは、最下位ビットDIN[0]の論理反転B0に応じて制御される。図8のD/Aコンバータ100bによれば、図2の構成に比べて、最下位ビットに割り当てられる抵抗を削減できる。また、スイッチSWHi、SWLii≠0のオン抵抗は、それらと並列な抵抗RHi、RLiに比べて十分に低いことが要求される。一方、センタースイッチSWH0、SWL0のオン抵抗は、センター抵抗RC0の抵抗値にかかわらずに決めることができる。そこで、センター抵抗RC0を、最下位ビットに割り当てることにより、全スイッチの面積の合計を、図2あるいは図7の面積よりも小さくすることができ、ひいてはD/Aコンバータ全体の面積を削減できる。図7のD/Aコンバータ100aと図8のD/Aコンバータ100bのいずれの面積が小さくなるかについては、D/Aコンバータ100を製造するプロセスや、ビット数Nなどによりケースバイケースであるため、設計者は最上位ビットと最下位ビットのいずれをセンター抵抗に割り当てるべきかを適宜選択すればよい。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。第1の変形例図9は、第1の変形例に係るD/Aコンバータ100cの構成を示す回路図である。図9のD/Aコンバータ100cは、図7のD/Aコンバータ100aに加えて、第1遮断スイッチSWHPD、第2遮断スイッチSWLPDを備える。第1遮断スイッチSWHPDは、上側端子PHと上側抵抗のストリングの一端の間に設けられ、第2遮断スイッチSWLPDは、下側端子PLと下側抵抗のストリングの一端の間に設けられる。制御部14cは、D/Aコンバータ100cの非動作状態において、遮断スイッチSWHPD、SWLPDをオフする。この変形例によれば、不使用時において、上側端子PHから下側端子PLに流れる電流を遮断することができるため、待機消費電力を低減できる。待機状態において、出力端子をハイインピーダンスとする場合には、2つの遮断スイッチSWHPD、SWLPDを両方オフすればよく、待機状態において出力電圧VOUTをハイレベルとしたい場合には、SWHPDをオン、SWLPDをオフすればよく、待機状態において出力電圧VOUTをローレベルとしたい場合には、SWHPDをオフ、SWLPDをオンすればよい。なお、遮断スイッチSWHPD、SWLPDはいずれか一方のみを設けてもよい。また、遮断スイッチSWHPD、SWLPDは図2あるいは図8あるいはその他の変形例とも組み合わせることができる。第2の変形例図10は、第2の変形例に係るD/Aコンバータ100dの構成の一部を示す回路図である。第2の変形例は、図2、図7、図8あるいはその他の変形例と組み合わせが可能である。D/Aコンバータ100dは、上側直列スイッチSWHRi、下側直列スイッチSWLRiをさらに備える。上側直列スイッチSWHRiは、少なくともひとつのビットに関して設けられ、そのビットBiに対応する上側抵抗RHiと直列に設けられ、そのオン、オフ状態が、そのビットの論理反転Biに応じて制御される。下側直列スイッチSWLRiは、少なくともひとつのビットに関して設けられ、そのビットに対応する下側抵抗RLiと直列に設けられ、そのオン、オフ状態が、そのビットBiに応じて制御される。直列スイッチSWHRi、SWLRiを設けることにより、D/Aコンバータのデジタル入力コードDINの値にかかわらず、常にスイッチSWHRi、SWLRiのオン抵抗が直列に挿入された状態になるため、スイッチSWHi、SWLiのオン抵抗値の変動による影響を抑制でき、D/Aコンバータの精度、温度特性を改善できる。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。"