入力クロックと出力クロックの位相差を調整する位相調整回路であって、前記出力クロックに遅延を付加するクロック遅延回路と、前記入力クロック、もしくは、前記入力クロックと前記出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、前記入力クロック、もしくは、前記入力クロックと前記出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有し、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加することを特徴とする位相調整回路。請求項1に記載の位相調整回路において、前記位相差検出回路は、前記入力クロックと前記出力クロックを入力として受け、前記入力クロックと前記出力クロックの位相差をパルス幅として出力する位相差パルス生成回路を有することを特徴とする位相調整回路。入力クロックと出力クロックの位相差を調整する位相調整回路の動作方法であって、前記入力クロックのハイパルス幅を検出するステップと、前記入力クロックと前記出力クロックの位相差を検出するステップと、前記入力クロックのハイパルス幅と前記入力クロックと前記出力クロックの位相差の比率を求めるステップと、期待する位相差の比率になるように出力クロックの遅延値を調整するステップとを有することを特徴とする位相調整回路の動作方法。入力クロックと出力クロックの位相差を調整する位相調整回路であって、前記出力クロックに遅延を付加するクロック遅延回路と、前記入力クロックのパルスのパルス幅入力クロックパルス幅と、前記入力クロックと前記出力クロックの位相差を示すパルスのパルス幅位相差パルス幅とを検出する位相差検出回路とを具備し、前記位相差検出回路は、前記入力クロックと前記出力クロックを入力として受け、前記入力クロックと前記出力クロックの位相差を示す位相差信号を出力する位相差パルス生成回路と、前記入力クロック、もしくは、前記位相差信号を選択的に出力する選択回路と、前記選択回路から供給される選択結果信号を受けるノイズフィルタと、前記ノイズフィルタから供給されるノイズフィルタ結果に基づいて、前記入力クロックのパルス、または、前記位相差を示すパルスがリジェクトされたかどうかを示すリジェクト結果を出力するリジェクト結果格納部とを有し、前記ノイズフィルタは、直列に接続された複数の遅延素子を含む遅延素子列と、パルス除去幅設定値によって前記遅延素子列に含まれる前記遅延素子の数を変化させて、前記ノイズフィルタ結果を出力し、前記クロック遅延回路は、前記入力クロックのパルス幅と前記位相差パルス幅とに基づいて、前記入力クロックと前記出力クロックの位相差が、目標の位相差になるように、前記出力クロックに遅延を付加することを特徴とする位相調整回路。特許文献1に記載の技術では、クロック再生回路117はPLLまたはDLLなどから構成されている。PLLまたはDLLは、クロックを分周する分周回路などのデジタル回路と、発振回路やフィードバック系を安定させるための時定数の大きなLPFループフィルタなどのアナログ回路とを持っている。そのため、PLLまたはDLLはマクロ面積が大きくなってしまい、LSI101のチップ面積も増大してしまうという問題がある。本発明が解決しようとする課題は、LSIチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することにある。上記の課題を解決するために、入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。上述の位相差検出回路は、F/F、論理ゲートとセレクタのデジタル回路で構成されている。また、遅延素子はバッファやインバータを偶数個接続した構成である。これによって、位相差検出回路はすべてデジタル回路で構成される。したがって、上述の位相差検出回路は、クロックを分周する分周回路などのデジタル回路と、発振回路やフィードバック系を安定させるための時定数の大きなLPFループフィルタなどのアナログ回路との両方を持つPLLおよびDLLに対して、十分に小さくすることができる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、LSIチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することができるという効果がある。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図2は、本発明の半導体装置1の構成を例示するブロック図である。本実施形態の半導体装置1は、CPU2とLSI3とを備えている。そのLSI3は、内部論理回路4と、位相差検出回路5と、遅延値調整レジスタ6と、パルス除去幅設定レジスタ7と、リジェクト結果格納F/F制御レジスタ8と、可変遅延回路9と、可変遅延回路制御デコーダ10と、出力回路11を備えている。位相差検出回路5は、リジェクト結果格納F/F12を備えている。出力回路11は、出力F/F13と出力バッファ14とを備えている。パルス除去幅設定レジスタ7は、基準クロックREFCLK用のパルス除去幅設定レジスタ図示されずと、出力クロックEXTCLK用のパルス除去幅設定レジスタ図示されずとを備えている。リジェクト結果格納F/F制御レジスタ8は、リジェクト結果格納F/F12のセット端子入力のイネーブル制御と、リセット端子へのリセット制御を担う。パルス除去幅設定レジスタ7は、CPU2から供給される値を、パルス除去幅設定レジスタ7の設定値として受け取る。パルス除去幅設定レジスタ7に保持された設定値は、位相差検出回路5に供給される。遅延値調整レジスタ6は、CPU2から供給される値を、遅延値調整レジスタ6の設定値として受け取る。遅延値調整レジスタ6に保持された設定値は、可変遅延回路制御デコーダ10に供給される。リジェクト結果格納F/F制御レジスタ8は、CPU2から供給される値をリジェクト結果格納F/F制御レジスタ8の設定値として受け取る。リジェクト結果格納F/F制御レジスタ8に保持された設定値は、位相差検出回路5へ供給される。可変遅延回路9は、基準クロックREFCLKと可変遅延回路制御デコーダ10からのデコード信号とを受ける。可変遅延回路9は、出力回路11と位相差検出回路5へ、可変遅延回路9で遅延調整したクロック出力クロックEXTCLKを供給する。出力回路11は、内部論理回路4からの出力データ、出力イネーブル信号と可変遅延回路9からの遅延調整したクロック出力クロックEXTCLKを受け取る。出力回路11は、出力データを外部出力端子DATAOUTへ供給する。位相差検出回路5は、CPU2からのクロック基準クロックREFCLKと、可変遅延回路9で遅延調整されたクロック出力クロックEXTCLKと、パルス除去幅設定レジスタ7の設定値と、リジェクト結果格納F/F制御レジスタ8の設定値とを受け取る。位相差検出回路5は、内部に設けられたノイズフィルタでのパルスリジェクト結果を、CPU2に供給する。内部論理回路4は、CPU2からの入力クロック基準クロックREFCLKを受け取る。また内部論理回路4は、出力データと出力イネーブル信号を、出力回路11に供給する。図3は、位相差検出回路5の構成を例示するブロック図である。位相差検出回路5は、位相差パルス生成回路21と、セレクタ22と、ノイズフィルタ23と、ANDセル24と、上述のリジェクト結果格納F/F12とを備えている。位相差パルス生成回路21は、ANDセル25と、NORセル26と、セットリセット付きF/F27とを備えている。NORセル26の一方の入力端には、基準クロックREFCLKが供給され、他方の入力端には、出力クロックEXTCLKが供給されている。NORセル26の出力である信号reset1は、セットリセット付きF/F27のリセット端子Rに供給されている。セットリセット付きF/F27のセット端子Sには、基準クロックREFCLKが供給されている。セットリセット付きF/F27のクロック端子は、GNDレベルに固定されている。セットリセット付きF/F27の出力である信号Q1は、ANDセル25の一方の入力端に供給されている。ANDセル25の他方の入力端には、基準クロックREFCLKの反転信号が供給されている。セレクタ22の一方の入力端には、ANDセル25の出力である位相差パルスPULSE1が供給されている。セレクタ22の他方の入力端には、基準クロックREFCLKが供給されている。セレクタ22の出力は、信号SIG1としてノイズフィルタ23に供給されている。ノイズフィルタ23は、複数個の遅延素子31と、セレクタ32と、ANDセル33と、NORセル34と、セットリセット付きF/F35とを備えている。ノイズフィルタ23は、基準クロックREFCLKと、位相差パルス生成回路21からの出力である位相差パルスPULSE1とを受け取る。セレクタ32は、パルス除去幅設定レジスタ7からのパルス除去幅設定値と、各遅延素子31から出力される信号を受け取る。セレクタ32は、信号SIG2を出力する。ANDセル33は、信号SIG1と、セレクタ32からの信号SIG2とを受け取る。ANDセル33は、信号SIG1と信号SIG2との論理積を演算し、そのた演算結果であるAND信号AND1を、セットリセット付きF/F35のセット端子Sに供給する。NORセル34は、信号SIG1とセレクタ32からの信号SIG2を受け取る。NORセル34は、信号SIG1と信号SIG2の論理和を演算し、その演算結果であるNOR信号NOR1を、セットリセット付きF/F35のリセット端子Rに供給する。セットリセット付きF/F35のクロック端子はGNDレベルに固定する。セットリセット付きF/F35の出力であるノイズフィルタ結果Q2は、リジェクト結果格納F/F12のセット端子Sに供給される。そのノイズフィルタ結果Q2に基づいて、ノイズフィルタ23によってパルスがリジェクトされたかどうかの判定を行うことが可能となる。ANDセル24の一方の入力端には、ノイズフィルタ23からのノイズフィルタ結果Q2が供給される。ANDセル24の他方の入力端には、リジェクト結果格納F/F制御レジスタ8からのイネーブル制御信号enが供給される。また、AND信号AND2を、リジェクト結果格納F/F12のセット端子Sに供給する。リジェクト結果格納F/F12のリセット端子Rには、リジェクト結果格納F/F制御レジスタ8からのリセット制御信号reset2が供給される。リジェクト結果格納F/F12は、リジェクト結果result1を、CPU2に出力する。以下に、本実施形態のLSI3の動作について説明を行う。本実施形態の動作の理解を容易にするために、全体動作について、簡単に説明する。まず、基準クロックREFCLKと出力クロックEXTCLKの位相差が、期待する位相差になるように遅延値調整レジスタ6で、可変遅延回路9の遅延量を設計時のシミュレーション結果や評価結果から設定する。そうすることで、遅延値調整レジスタ6で設定した遅延と同等の遅延が可変遅延回路9で発生する。尚、期待する位相差とは、基準クロックREFCLKの周期によって決まる位相差基準クロックREFCLKと出力クロックEXTCLKの位相差を表している。例えば基準クロックREFCLKの周期の1/4、1/2、3/4、1等の位相差を意味している。続いて、パルス除去幅設定レジスタ7で、位相差検出回路5の内部のノイズフィルタ23のパルス除去幅設定値通過遅延素子数を設定する。まず、基準クロックREFCLK用の設定を行い、その設定値で基準クロックREFCLKのハイパルスがリジェクトできたかどうかをリジェクト結果格納F/F12で確認する。リジェクトできたことが確認できるまで、パルス除去幅設定レジスタ7でノイズフィルタ23のパルス除去幅設定値を増やしていく。基準クロックREFCLKのハイパルスがリジェクトできた時点のノイズフィルタ23のパルス除去幅設定値から、基準クロックREFCLKのハイパルス幅を測定することができる。基準クロックREFCLKのハイパルス幅が測定できた後は、パルス除去幅設定レジスタ7で、位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルス用の設定を行う。その設定値で、位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルスPULSE1がリジェクトできたかどうかをリジェクト結果格納F/F12で確認する。リジェクトできたことが確認できるまで、パルス除去幅設定レジスタ7でノイズフィルタ23のパルス除去幅の設定値を増やしていく。位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルスPULSE1がリジェクトできた時点のノイズフィルタ23のパルス除去幅設定値から、このようにすることで、位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差を測定することができる。上記のような動作を行って、基準クロックREFCLKのハイパルス幅と、位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルス幅とが測定できたことになる。その比率をもって、実際、可変遅延回路9で設定した遅延量基準クロックREFCLKと出力クロックEXTCLKの位相差パルス幅がどれくらいの遅延量になっているのかを確認する。期待している位相差遅延量と差分があれば、期待する位相差になるように、遅延値調整レジスタ6の値を設定しなおし、期待する位相差になるまで、これらの動作を繰り返して位相差遅延量を調整していく。期待する位相差になった場合は、継続して位相差を確認するフローに移る。基準クロックREFCLKのハイパルス幅と基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルス幅を測定し、常に両者のパルス幅を測定する。ノイズフィルタのパルス除去幅設定レジスタ7の設定と遅延値調整レジスタ6の遅延調整量の設定においては、前回の設定値を引き継ぐかたちとなる。本実施形態の半導体装置1が動作中は、期待する位相差になっていることを確認し続けることになり、位相差にずれが生じた場合もすぐにその位相差を補正し、正確な位相差を維持することで、安定した動作を提供できる。図4A、図4Bは、本実施形態の動作を例示するフローチャートである。図4A、図4Bを参照すると、ステップS1において、位相調整回路EXTCLK位相調整回路用の遅延値調整レジスタ6で、遅延調整量を設定する。初期設定では、期待する位相差になる遅延調整量を設定する。なお、後述するステップS16からステップS1に処理が戻った場合は、期待する位相差との差分を考慮した遅延設定量を設定する。ステップS2において、基準クロックREFCLKのハイパルス幅が測定済みか確認する。測定済みの場合は、処理はステップS9に進み、そうでない場合は、処理はステップS3に進む。ステップS3において、REFCLK用のノイズフィルタのパルス除去幅を設定する。初期設定では、REFCLKの半周期に対して十分小さい値を設定する。ステップS8からステップS3に処理が戻った場合は、前回の設定値1の値を設定する。ステップS17からステップS3に処理が戻った場合は、前回の設定値-1の値を設定する。ステップS4において、リジェクト結果格納F/F制御レジスタ8で、リジェクト結果格納F/F12のセット端子への入力イネーブルをセットし、リセット端子へのリセットを解除する。ステップS5において、リジェクト結果格納F/F12で、基準クロックREFCLKのハイパルスがリジェクトできたかどうかを確認する。リジェクトできている場合は、処理はステップS9に進み、そうでない場合は、処理はステップS6に進む。ステップS6において、リジェクト結果格納F/F制御レジスタ8で、リジェクト結果格納F/F12のセット端子への入力イネーブルを解除する。ステップS7において、リジェクト結果格納F/F制御レジスタ8で、リジェクト結果格納F/F12のリセット端子へのリセットをセットする。ステップS8において、基準クロックREFCLK用のノイズフィルタのパルス除去幅前回の設定値に1を加える。ステップS9において、出力クロックEXTCLK用のノイズフィルタのパルス除去幅を設定する。初期設定では、設定可能値の最小値を設定する。ステップS14からステップS9に処理が戻った場合は、前回の設定値1の値を設定する。ステップS17からステップS3、ステップS4、ステップS5を経由してステップS9に処理が戻った場合は、前回の設定値-1の値を設定する。ステップS10において、リジェクト結果格納F/F12で、位相差検出回路5で生成した基準クロックREFCLKと位相調整後の出力クロックEXTCLKの位相差パルスが、リジェクトできたかどうかを確認する。リジェクトできている場合は、処理はステップS15に進み、そうでない場合は、処理はステップS12に進む。ステップS12において、リジェクト結果格納F/F制御レジスタ8で、リジェクト結果格納F/F12のセット端子への入力イネーブルを解除する。ステップS13において、リジェクト結果格納F/F制御レジスタ8で、リジェクト結果格納F/F12のリセット端子へのリセットをセットする。ステップS14において、出力クロックEXTCLK用のノイズフィルタのパルス除去幅前回の設定値に1を加える。ステップS15において、基準クロックREFCLKのハイパルスの測定パルス幅と位相調整後の出力クロックEXTCLKの位相差パルスの測定パルス幅の比率から、現在の位相差を確認する。期待する位相差であれば処理はステップS17に進み、そうでない場合は、位相調整が必要なので、処理はステップS16に進む。ステップS16において、現在の位相差と期待する位相差の差分を確認する。その差分をステップS1にフィードバックする。ステップS17において、基準クロックREFCLK用のノイズフィルタのパルス除去幅前回の設定値から-1を引き、出力クロックEXTCLK用のノイズフィルタのパルス除去幅前回の設定値から-1を引き、その後処理はステップS3に進む。図5は、基準クロックREFCLKを対象とした場合の位相差検出回路5の動作を例示するタイミングチャートである。基準クロックREFCLKを対象とした場合、セレクタ22では、基準クロックREFCLKが選択され、パルス幅T1の信号SIG1としてそのセレクタ22から出力される。ノイズフィルタ23において、遅延素子31を通過しない信号SIG1と、遅延素子31の通過信号とをセレクタ32で選択する。セレクタ32によって選択された信号SIG2を使用して、ANDセル33とNORセル34で、AND信号AND1とNOR信号NOR1を作成する。AND信号AND1とNOR信号NOR1を使用して、セットリセット付きF/F35でノイズフィルタ結果Q2を作成し、ANDセル24の一方に入力する。ANDセル24の他方には、リジェクト結果格納F/F制御レジスタ8からのイネーブル制御信号enが入力され、そのAND結果である信号AND2がリジェクト結果格納F/F12のセット端子Sに入力される。図5に示されているように、信号SIG2は、遅延素子31によって、信号SIG1に対して遅延が生じている。図5のノイズフィルタ結果Q2は、パルス除去幅の設定が不足しており信号SIG1が通過する遅延素子31の数が不足しており、フィルタリングができていない時のセットリセット付きF/F35からの出力Q2になる。図5の例では、ノイズフィルタ結果Q2がHighになるので、リジェクト結果格納F/F12のセット端子Sには、イネーブル信号enがセットされている時には、1がセットされ、リジェクト結果格納F/F12の出力信号result1は、Highが出力される。パルス除去幅を増やす方向でパルス除去幅設定レジスタの設定値を設定していけば、信号SIG2が信号SIG1に対してさらに遅れる。その場合の信号例をSIG2_d、AND1_d、NOR1_d、Q2_d、result1_dで示す。この場合、ノイズフィルタ結果Q2_dがHighにならない状態が発生し、フィルタリングできる状態となり、リジェクト結果格納F/F12には、1がセットされず、リジェクト結果格納F/F12の出力信号result1_dは、Lowが出力される。図6は、パルス幅T2の位相差パルスPULSE1を対象とした場合の、位相差検出回路5の動作を例示するタイミングチャートである。位相差パルスPULSE1を対象とした場合、セレクタ22では、位相差パルスPULSE1が選択され、信号SIG1としてそのセレクタ22から出力される。位相差パルス生成回路21では、基準クロックREFCLKと出力クロックEXTCLKからセットリセット付きF/F27を使用して信号Q1が作成される。その信号Q1と基準クロックREFCLKの反転信号のANDをANDセル25でとって、基準クロックREFCLKと出力クロックEXTCLKの位相差パルスPULSE1を生成する。位相差パルスPULSE1を対象とした場合、セレクタ22では、位相差パルスPULSE1が選択され、パルス幅T2の信号SIG1として、そのセレクタ22から出力される。ノイズフィルタ23では、遅延素子31を通過しない信号SIG1と遅延素子31の通過信号とをセレクタ32で選択する。セレクタ32は選択した結果を、信号SIG2として出力する。その信号SIG2を使用して、ANDセル33とNORセル34で、AND信号AND1とNOR信号NOR1を作成する。AND信号AND1とNOR信号NOR1を使用して、セットリセット付きF/F35でノイズフィルタ結果Q2を作成し、ANDセル24の一方に入力する。ANDセル24の他方には、リジェクト結果格納F/F制御レジスタ8からのイネーブル制御信号enが入力され、そのAND結果である信号AND2がリジェクト結果格納F/F12のセット端子Sに入力される。図6の信号SIG2は、遅延素子31によって、信号SIG1に対して遅延が生じている。図6のノイズフィルタ結果Q2は、パルス除去幅の設定が不足しており信号SIG1が通過する遅延素子31の数が不足しており、フィルタリングができていない時のセットリセット付きF/F35からの出力Q2になる。図6の例では、ノイズフィルタ結果Q2がHighになるので、リジェクト結果格納F/F12のセット端子Sには、イネーブル信号enがセットされている時には、1がセットされ、リジェクト結果格納F/F12の出力信号result1は、Highが出力される。パルス除去幅を増やす方向でパルス除去幅設定レジスタの設定値を設定していけば、信号SIG2が信号SIG1に対してさらに遅れる。その場合の信号例をSIG2_d、AND1_d、NOR1_d、Q2_d、result1_dで示す。この場合、ノイズフィルタ結果Q2_dがHighにならない状態が発生し、フィルタリングできる状態となり、リジェクト結果格納F/F12には、1がセットされず、リジェクト結果格納F/F12の出力信号result1_dは、Lowが出力される。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の実施形態で説明してきた位相調整回路及び位相調整方法は、自動車分野におけるカーナビゲーションシステム以降カーナビなどに適用することが可能である。近年の自動車分野において、カーナビは車載装備として不可欠になってきている。また、現在普及しているカーナビには、経路案内を行う機能以外に、エンターテイメント情報等を提供する機能が備えられている場合がある。このような情報機器としての高機能化に伴って、カーナビの市場は拡大し続けている。さらにカーナビは、便利快適安全の情報機器として高性能化が進められ、高機能なシステム上の設計段階で、厳しいACスペックの達成改善を考慮する必要が生じてきている。上述の実施形態で説明してきた位相調整回路及び位相調整方法を適用することによって、カーナビに求められている厳しいACスペックに対応することが可能となる。さらに、近年のプロセスの微細化、及び、コスト削減の顕著化に伴い、LSIのチップ面積を増大させることなく、半導体装置と表示出力装置の間のインターフェース用クロックの、製造ばらつきや使用条件の影響を受けない安定した位相調整の要求が高まってきている。上述の実施形態で説明してきた位相調整回路及び位相調整方法は、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することが可能となる。