プルアップ出力トランジスタとプルダウン出力トランジスタとを含む出力バッファ回路と、前記出力バッファ回路の前記プルダウン出力トランジスタの制御入力端子を駆動するプリドライバとを具備する出力回路を内蔵する半導体集積回路であって、前記出力バッファ回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとの共通接続ノードは、出力端子として前記半導体集積回路の外部と接続可能とされ、前記プルダウン出力トランジスタは、絶縁ゲート電界効果トランジスタ構造を少なくとも有し、前記プリドライバの出力端子は、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の制御ゲート電極に接続され、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造のソース領域と基板領域は第1接地線に接続され、前記プリドライバは第2接地線に接続され、前記第1接地線と前記第2接地線とは、第1接地端子と第2接地端子とを介してそれぞれ前記半導体集積回路の前記外部と接続可能とされ、前記出力回路は、前記第1接地線と前記第2接地線の間に接続された出力保護ダイオードを更に具備することを特徴とする半導体集積回路。請求項1において、前記出力保護ダイオードは、前記第1接地線にアノードが接続されて前記第2接地線にカソードが接続された一方向性導通素子であることを特徴とする半導体集積回路。請求項2において、前記半導体集積回路は、前記第1接地端子にアノードが接続されて前記第2接地端子にカソードが接続された他の一方向性導通素子を含む静電保護回路を更に内蔵することを特徴とする半導体集積回路。請求項3において、前記プルアップ出力トランジスタは、高電源電圧と前記出力バッファ回路の前記出力端子との間に接続され、前記出力回路は、前記高電源電圧と前記第2接地線の間に接続されたレベルシフト回路を更に具備して、前記レベルシフト回路は、前記高電源電圧に接続された第1と第2のプルアップトランジスタと、前記第2接地線に接続された第1と第2のプルダウントランジスタとを含み、前記第1のプルアップトランジスタの出力電流経路と前記第1のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記第2接地線との間に直列接続され、前記第2のプルアップトランジスタの出力電流経路と前記第2のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記第2接地線との間に直列接続され、前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、第1入力信号に応答して相補的に動作するものであり、前記第1のプルアップトランジスタの制御入力は、前記第2のプルアップトランジスタの出力電極と前記第2のプルダウントランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、前記第2のプルアップトランジスタの制御入力は、前記第1のプルアップトランジスタの出力電極と前記第1のプルダウントランジスタの出力電極とに接続されたことを特徴とする半導体集積回路。請求項4において、前記プリドライバは、第3のプルアップトランジスタと第3のプルダウントランジスタとを含み、前記プリドライバの前記第3のプルアップトランジスタの出力電流経路と前記第3のプルダウントランジスタの出力電流経路とは、前記高電源電圧よりも低い低電源電圧と前記第2接地線との間に直列接続され、前記プリドライバの前記第3のプルアップトランジスタと前記第3のプルダウントランジスタとの接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路の前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の前記制御ゲート電極を駆動することを特徴とする半導体集積回路。請求項5において、前記プルダウン出力トランジスタは、前記絶縁ゲート電界効果トランジスタ構造以外にバイポーラトランジスタを有した絶縁ゲートバイポーラトランジスタであることを特徴とする半導体集積回路。請求項6において、前記出力バッファ回路は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオードを更に含むことを特徴とする半導体集積回路。請求項5において、前記半導体集積回路のスクリーニングのために前記第2接地端子を基準として所定の負のストレス電圧が前記第1接地端子に印加される場合に、前記出力保護ダイオードの前記一方向性導通素子と前記静電保護回路の前記他の一方向性導通素子とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有することを特徴とする半導体集積回路。請求項8において、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記半導体集積回路の半導体チップの内部で絶縁体素子分離によって分離されたことを特徴とする半導体集積回路。請求項8において、前記出力回路と同一の構成の複数の出力回路を、前記半導体集積回路が内蔵するものであり、前記複数の出力回路の前記第1接地線と前記第2接地線とは、前記第1接地端子と前記第2接地端子とにそれぞれ接続されたことを特徴とする半導体集積回路。請求項10において、前記半導体集積回路の半導体チップの中央部分には、前記複数の出力回路の前記プリドライバと前記レベルシフト回路とに複数の入力信号を供給するためのロジック部が配置され、前記半導体集積回路の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路が分割されて配置され、前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオードが分割されて配置されたことを特徴とする半導体集積回路。請求項11において、前記半導体集積回路は、プラズマディスプレイパネルの複数の走査線を駆動するスキャンドライバであり、前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされたことを特徴とする半導体集積回路。本発明者等は本発明に先立って、プラズマディスプレイパネル上に配置された走査線を駆動するためのスキャンドライバと呼ばれる半導体集積回路の開発に従事した。図7は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICの構成を示す図である。図7に示したスキャンドライバとして構成された半導体集積回路ICの出力回路10は、外部から供給される高電源電圧VDDHによって動作する高耐圧回路としての出力バッファ回路100とレベルシフト回路200と、外部から供給される低電源電圧VDDによって動作する低耐圧回路としてのプリドライバ300とを含んでいる。尚、低電源電圧VDDは略5ボルトの電圧で、高電源電圧VDDHは略100ボルトから200ボルトの電圧である。図7に示すように、高耐圧回路としての出力バッファ回路100においては、プルアップ出力トランジスタとしての高耐圧PチャネルMOSトランジスタ1のソースドレイン電流経路は高電源電圧VDDHと出力端子OUTの間に接続されて、プルダウン出力トランジスタとしての高耐圧絶縁ゲートバイポーラトランジスタ2のコレクタエミッタ電流経路は出力端子OUTと接地電源GNDとの間に接続されている。尚、IGBT2は、その入力部とその出力部とはNチャネルMOSトランジスタとPNPバイポーラトランジスタによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタエミッタ電流経路での大電流駆動能力とを持つものである。また更にプルダウン出力トランジスタの高耐圧IGBT2のコレクタとエミッタとには、サステイン期間に接地電圧GNDから放電電流を流すダイオード9のカソードとアノードとがそれぞれ接続されている。プラズマディスプレイパネルではアドレスドライバICの出力パルスとスキャンドライバICの出力パルスとの組み合わせによって、表示セルの選択非選択が実行される。アドレス期間の選択の場合にはプルダウン出力トランジスタの高耐圧IGBT2がオンする一方、アドレス期間の非選択の場合にはプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1がオンすることにより波形が出力される。選択された表示セルは、プルダウン出力トランジスタの高耐圧IGBT2を介して大電流を流し、予備放電が実行される。サステイン期間では、アドレス期間に選択された表示セルは繰り返しパルスによって放電を持続して、プルダウン出力トランジスタの高耐圧IGBT2は出力端子OUTから接地電圧GNDに放電電流を流し、ダイオード9は接地電圧GNDから出力端子OUTに放電電流を流す。高耐圧回路としてのレベルシフト回路200は、高電源電圧VDDHにラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と、接地電源GNDに差動回路形式で接続された2個の高耐圧NチャネルMOSトランジスタ3、4によって構成されている。すなわち、2個の高耐圧PチャネルMOSトランジスタ5、6のソースは高電源電圧VDDHに接続され、高耐圧PチャネルMOSトランジスタ5のゲートは高耐圧PチャネルMOSトランジスタ6のドレインと高耐圧NチャネルMOSトランジスタ4のドレインとに接続され、高耐圧PチャネルMOSトランジスタ6のゲートは高耐圧PチャネルMOSトランジスタ5のドレインと高耐圧NチャネルMOSトランジスタ3のドレインとに接続されている。2個の高耐圧NチャネルMOSトランジスタ3、4のソースは接地電源GNDに接続されて、高耐圧NチャネルMOSトランジスタ3の制御ゲートは、図示されていないが略5ボルトの低電源電圧VDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Aによって駆動される。小振幅駆動出力信号Aは、略5ボルトの低電源電圧VDDによって動作するインバータ10の入力端子に供給され、インバータ10の出力端子から生成される小振幅駆動出力信号Aの反転信号により高耐圧NチャネルMOSトランジスタ4の制御ゲートが駆動される。従って、小振幅駆動出力信号Aがローレベルの場合には、高耐圧NチャネルMOSトランジスタ3はオフ状態、高耐圧NチャネルMOSトランジスタ4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となる。その結果、高耐圧NチャネルMOSトランジスタ4のドレインと高耐圧PチャネルMOSトランジスタ6のドレインの共通接続ノードであるレベルシフト回路200の出力端子はローレベルの接地電圧GNDとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1はオン状態となる。反対に、小振幅駆動出力信号Aがハイレベルの場合には、高耐圧NチャネルMOSトランジスタ3はオン状態、高耐圧NチャネルMOSトランジスタ4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となる。その結果、高耐圧NチャネルMOSトランジスタ4のドレインと高耐圧PチャネルMOSトランジスタ6のドレインの共通接続ノードであるレベルシフト回路200の出力端子はハイレベルの高電源電圧VDDHとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1はオフ状態となる。以上説明したように、高電源電圧VDDHによって動作するレベルシフト回路200は、電圧振幅が略5ボルトの小振幅駆動出力信号Aに応答して、略100~200ボルトの高電源電圧VDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路100のプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1を駆動するものである。略5ボルトの低電源電圧VDDによって動作する低耐圧回路としてのプリドライバ300は、図示されていないが略5ボルトの低電源電圧VDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号Bに応答するPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8とによって構成される。すなわち、電圧振幅が略5ボルトの小振幅信号BはPチャネルMOSトランジスタ7のゲートとNチャネルMOSトランジスタ8のゲートとに供給され、PチャネルMOSトランジスタ7のソースは略5ボルトの低電源電圧VDDに接続され、NチャネルMOSトランジスタ8のソースは接地電源GNDに接続されている。PチャネルMOSトランジスタ7のドレインとNチャネルMOSトランジスタ8のドレインに生成されるプリドライバ300の出力信号は、高耐圧出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2の制御ゲートを駆動する。図7に示したスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作について、以下に説明する。小振幅信号Aがハイレベルで小振幅信号Bがローレベルである期間において、プリドライバ300ではPチャネルMOSトランジスタ7はオン状態、NチャネルMOSトランジスタ8はオフ状態となって、レベルシフト回路200では高耐圧NチャネルMOSトランジスタ3はオン状態、高耐圧NチャネルMOSトランジスタ4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となるので、出力バッファ回路100の出力端子OUTは接地電源GNDの電圧レベルに設定される。小振幅信号Aがローレベルで小振幅信号Bがハイレベルである期間において、プリドライバ300ではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となって、レベルシフト回路200では高耐圧NチャネルMOSトランジスタ3はオフ状態、高耐圧NチャネルMOSトランジスタ4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となるので、出力バッファ回路100の出力端子OUTは高電源電圧VDDHの電圧レベルに設定される。一方、本発明者等は本発明に先立って半導体集積回路の微細化半導体プロセスを利用することによって、図7に示したスキャンドライバ半導体集積回路ICに形成されるMOSトランジスタの微細化を検討した。すなわち、良く知られているようにゲート絶縁膜圧TOXの薄膜化およびチャネル長Lの縮小化によって、MOSトランジスタの性能を向上することが可能となり、その結果、チャネル幅Wも縮小可能となるため、半導体チップのチップ占有面積が可能となるものである。しかしながら、MOSトランジスタの微細化によって、良く知られているように、半導体集積回路の初期故障率が増加する。すなわち、初期故障率は、時間経過に対して単調減少する。半導体デバイスの初期故障の大部分は、ウェーハ製造プロセス中にデバイスに作り込まれた欠陥に起因する。欠陥の原因として最も多いものは、ウェーハ製造工程中のダスト付着による欠陥と、ゲート酸化膜中の欠陥やシリコン基板中の結晶欠陥等である。半導体製造プロセスに起因する欠陥を含んだ半導体デバイスは、そのほとんどが製造工程中で故障となり最終選別工程で不良として取り除かれる。しかし、比較的軽微な欠陥を含んだ半導体デバイスは、ある程度の確率で最終測定時には不良として検出されずに、最終測定に合格して製品として出荷されてしまう場合がある。この軽微な欠陥を含んだ半導体デバイスは、比較的短期間の電圧や温度等のストレス印加により故障となる場合が多く、電子機器への半導体デバイスの組み込み工程や電子機器として製品出荷された後の初期段階において故障となり、短期間で高い故障率を示す。従って、半導体デバイスの製造では、製品出荷前の段階で短時間のストレスを印加することで初期欠陥を含んだ半導体デバイスを取り除くためのスクリーニングテストが行なわれている。このストレス試験により初期欠陥を内在する半導体デバイスがある程度取り除かれた半導体製品群は、市場における初期故障率が改善され、長期間に高い品質を維持することができる。図8は、本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ICの構成を示す図である。図8に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ICが、図7に示したスキャンドライバの半導体集積回路ICと相違するのは下記の点である。すなわち、図8に示すスキャンドライバ半導体集積回路ICでは、高耐圧回路としての出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2のエミッタとサステイン期間に放電電流を流すダイオード9のアノードとは、接地電圧GNDに直接接続されるのではなくドライバ接地線D_GNDと第1接地パッドPAD_G1に接続されている。次に、図8に示すスキャンドライバ半導体集積回路ICでは、レベルシフト回路200の高耐圧NチャネルMOSトランジスタ3、4のソースとプリドライバ300のNチャネルMOSトランジスタ8のソースとは、接地電圧GNDに直接接続されるのではなくロジック接地線L_GNDと第2接地パッドPAD_G2に接続されている。図5は、図1および図8に示すスキャンドライバ半導体集積回路ICの高耐圧回路としての出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。図5に示す回路素子シンボルの高耐圧IGBTは、図5の等価回路に示すように入力部とその出力部とはNチャネルMOSトランジスタN-MOSとPNPバイポーラトランジスタPNP-Bip-Trsによってそれぞれ構成される。NチャネルMOSトランジスタN-MOSのゲートGは、高耐圧IGBTの制御ゲートGとなり、NチャネルMOSトランジスタN-MOSのドレインDはPNPバイポーラトランジスタPNP-Bip-TrsのベースBと接続される。PNPバイポーラトランジスタPNP-Bip-TrsのエミッタEは高耐圧IGBTのコレクタCとなり、PNPバイポーラトランジスタPNP-Bip-TrsのコレクタCとNチャネルMOSトランジスタN-MOSのソースSは共通接続され高耐圧IGBTのエミッタEとなる。図5の高耐圧IGBTの等価回路は、図5の半導体デバイス構造によって実現される。すなわち、高耐圧IGBTのコレクタ端子Cに接続されたP型不純物領域と、N型不純物領域と、P型不純物領域とにより、PNPバイポーラトランジスタPNP-Bip-Trsのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更にN型不純物領域と、P型不純物領域と、N型不純物領域と、高耐圧IGBTのゲート端子Gに接続された導電層とによって、NチャネルMOSトランジスタN-MOSのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧IGBTのエミッタ端子Eと接続される電極は、P型不純物領域およびN型不純物領域とオーミック接触を形成することにより、高耐圧IGBTのエミッタ端子Eの動作電圧がNチャネルMOSトランジスタN-MOSのソース領域とPNPバイポーラトランジスタPNP-Bip-Trsのコレクタ領域とに供給されるものである。尚、図5には図示されていないが、高耐圧IGBTのゲート端子Gに接続されたゲート電極とP型不純物領域との間には、NチャネルMOSトランジスタN-MOSのゲート絶縁膜としての二酸化シリコン膜が形成されている。スキャンドライバ半導体集積回路ICのスクリーニングを可能とするために、図5の半導体デバイス構造において、ゲート端子Gとエミッタ端子Eとの間にストレスとして10Vの電圧を印加するものとする。この場合に、例えば高耐圧IGBTのゲート端子Gとエミッタ端子Eに略5ボルトの正電圧と略-5ボルトの負電圧とがそれぞれ印加されることによって、高耐圧IGBTのゲート端子Gに接続されたゲート電極の直下のゲート絶縁膜に略10ボルトのストレス電圧が印加される。ストレス電圧の値は、一般的には半導体製造プロセスによって最適値が決定される。また、正電圧と負電圧の比率も、場合によって変化する。上述したスクリーニングを実行するために、図8に示す本発明に先立って本発明者等によって検討されたスキャンドライバ半導体集積回路ICでは、ドライバ接地線D_GNDと第1接地パッドPAD_G1とに略-5ボルトの負電圧が印加される一方、ロジック接地線L_GNDと第2接地パッドPAD_G2とに略ゼロボルトの接地電圧GNDが印加され、更に高耐圧出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2の制御ゲートにはプリドライバ300の略5ボルトの低電源電圧VDDのハイレベル出力信号が印加される。具体的には、図8に示したスキャンドライバ半導体集積回路ICの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第1接地パッドPAD_G1と各第2接地パッドPAD_G2にそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2のゲート絶縁膜に略10ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧IGBT2は、レベルシフト回路200の2個の高耐圧PチャネルMOSトランジスタ5、6と2個の高耐圧NチャネルMOSトランジスタ3、4やプリドライバ300のPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧IGBT2はリーク電流の測定が容易なものである。尚、このスクリーニングのストレス印加時には、高電源電圧VDDHは、通常オープン状態とされる。更に、図8に示す本発明に先立って本発明者等によって検討されたスクリーニングを可能とするスキャンドライバ半導体集積回路ICでは、静電保護回路ESDが第1接地パッドPAD_G1と第2接地パッドPAD_G2に近接して接続されている。この静電保護回路ESDは、スキャンドライバ半導体集積回路ICのスクリーニングを可能とするために電気的に分離された第1接地パッドPAD_G1と第2接地パッドPAD_G2との間にIC外部から印加されるサージ電圧のエネルギーを吸収することで、IC内部の半導体デバイスを静電破壊から保護するものである。尚、この静電保護回路ESDにおいては、上記特許文献3に記載されたような双方向性導通ESD保護素子が使用されるのではなく、特に一方向性導通ESD保護素子が使用されている。すなわち、この静電保護回路ESDを双方向性導通ESD保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ESD保護素子が使用されたものである。しかし、本発明者等が本発明に先立って図8に示すスクリーニングを可能とするスキャンドライバ半導体集積回路ICを更に詳細に検討したところ、以下のような問題が見い出されたものである。それは、高耐圧出力バッファ回路100の出力端子OUTにIC外部からサージ電圧が印加される際に、高耐圧出力バッファ回路100自身のサージ電圧のエネルギーの吸収能力が低下して、高耐圧出力バッファ回路100が静電破壊されると言うものである。図7に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICでは、高耐圧出力バッファ回路100の出力端子OUTにIC外部からサージ電圧が印加される際に、プルダウン出力トランジスタの高耐圧IGBT2のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧IGBT2の制御ゲート端子に印加されて、高耐圧IGBT2がオン状態となるものである。従って、高耐圧出力バッファ回路100のプルダウン出力トランジスタの高耐圧IGBT2自身が、出力端子OUTに印加されるサージ電圧のエネルギーを吸収する能力を有していた。しかし、図8に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICでは、スクリーニングを可能とするために第1接地パッドPAD_G1と第2接地パッドPAD_G2とが電気的に分離され、ドライバ接地線D_GNDとロジック接地線L_GNDとが電気的に分離された。従って、ドライバ接地線D_GNDとロジック接地線L_GNDとの分離によってドライバ接地線D_GNDの寄生インダクタンスが、分離される以前の接地線の寄生インダクタンスよりも増加することとなった。その結果、高耐圧の出力バッファ回路100の出力端子OUTにIC外部からサージ電圧が印加されて高耐圧IGBT2がオン状態となる際に、ドライバ接地線D_GNDの寄生インダクタンスでの電圧降下によって高耐圧IGBT2の導通度が低下するものとなった。特に、プラズマディスプレイパネルを駆動する図8に示したスキャンドライバICは、100V~200Vの耐圧を有する出力回路10を64個から96個まで内蔵するものである。従って、多数の出力回路10の中で第1接地パッドPAD_G1と第2接地パッドPAD_G2とから離間されて半導体チップの中央部に配置された出力回路10に含まれる高耐圧の出力バッファ回路100の出力端子OUTにIC外部からサージ電圧が印加される際に、ドライバ接地線D_GNDの寄生インダクタンスが大きくなり高耐圧出力バッファ回路100自身のサージ電圧のエネルギーの吸収能力が低下するものである。図9は、図8に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICの構成をより詳細に示す図である。図9に示すスキャンドライバ半導体集積回路ICは、図7と図8とに示した出力回路10と同様に構成された複数の出力回路10_0、10_1...10_Nを含んでいる。また、図9に示すスキャンドライバ半導体集積回路ICにおいても、図8と同様に静電保護回路ESDが第1接地パッドPAD_G1と第2接地パッドPAD_G2に近接して接続されている。第1接地パッドPAD_G1と第2接地パッドPAD_G2とに近接して配置された出力回路10_0は、高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0とを含んでいる。高耐圧出力バッファ回路100_0は、図7および図8と同様にプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1とプルダウン出力トランジスタの高耐圧IGBT2とダイオード9を含んでいる。高耐圧出力バッファ回路100_0の出力端子OUT_0は、第1出力パッドPAD_0として、スキャンドライバ半導体集積回路ICの外部に導出される。レベルシフト回路200_0は、図7および図8と同様に、ラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と差動回路形式で接続された2個の高耐圧NチャネルMOSトランジスタ3、4とによって構成されている。プリドライバ300_0は、図7および図8と同様に、PチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8とによって構成される。第1接地パッドPAD_G1と第2接地パッドPAD_G2とに2番目に近接して配置された出力回路10_1は、高耐圧出力バッファ回路100_1とレベルシフト回路200_1とプリドライバ300_1とを含んでいる。出力回路10_1の高耐圧出力バッファ回路100_1とレベルシフト回路200_1とプリドライバ300_1とは、上述した出力回路10_0の高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0と全く同様にそれぞれ構成されている。第1接地パッドPAD_G1と第2接地パッドPAD_G2とから最遠に離間して配置された出力回路10_Nは、高耐圧出力バッファ回路100_Nとレベルシフト回路200_Nとプリドライバ300_Nとを含んでいる。出力回路10_Nの高耐圧出力バッファ回路100_Nとレベルシフト回路200_Nとプリドライバ300_Nとは、上述した出力回路10_0の高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0と全く同様にそれぞれ構成されている。図9に示したスキャンドライバ半導体集積回路ICでは、ドライバ接地線D_GNDとロジック接地線L_GNDとの分離によってドライバ接地線D_GNDとロジック接地線L_GNDとはそれぞれ複数の寄生インダクタンスLpを含んでいる。従って、図9に示したスキャンドライバ半導体集積回路ICでは、第1接地パッドPAD_G1と第2接地パッドPAD_G2から最遠に離間して配置された出力回路10_Nの高耐圧出力バッファ回路100_N自身のサージ電圧のエネルギーの吸収能力が低下するものである。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、プルアップ出力トランジスタとプルダウン出力トランジスタとを含む出力バッファ回路と、前記出力バッファ回路の前記プルダウン出力トランジスタの制御入力端子を駆動するプリドライバとを具備する出力回路を内蔵する半導体集積回路である。前記出力バッファ回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとの共通接続ノードは、出力端子として前記半導体集積回路の外部と接続可能とされる。前記プルダウン出力トランジスタは、絶縁ゲート電界効果トランジスタ構造を少なくとも有するものである、図5参照。前記プリドライバの出力端子は、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の制御ゲート電極に接続される。前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造のソース領域と基板領域は第1接地線に接続され、前記プリドライバは第2接地線に接続される。前記第1接地線と前記第2接地線とは、第1接地端子と第2接地端子とを介してそれぞれ前記半導体集積回路の前記外部と接続可能とされる。前記出力回路は、前記第1接地線と前記第2接地線の間に接続された出力保護ダイオードを更に具備することを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、プルアップ出力トランジスタとプルダウン出力トランジスタとを含む出力バッファ回路と、前記出力バッファ回路の前記プルダウン出力トランジスタの制御入力端子を駆動するプリドライバとを具備する出力回路を内蔵する半導体集積回路である。前記出力バッファ回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとの共通接続ノードは、出力端子として前記半導体集積回路の外部と接続可能とされる。前記プルダウン出力トランジスタは、絶縁ゲート電界効果トランジスタ構造を少なくとも有するものである、図5参照。前記プリドライバの出力端子は、前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の制御ゲート電極に接続される。前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造のソース領域と基板領域は第1接地線に接続され、前記プリドライバは第2接地線に接続される。前記第1接地線と前記第2接地線とは、第1接地端子と第2接地端子とを介してそれぞれ前記半導体集積回路の前記外部と接続可能とされる。前記出力回路は、前記第1接地線と前記第2接地線の間に接続された出力保護ダイオードを更に具備することを特徴とするものである。前記実施の形態によれば、絶縁ゲート電界効果トランジスタ構造を有する出力トランジスタのスクリーニングを可能として、更に出力端子にサージ電圧が印加された場合の出力トランジスタによるサージ電圧のエネルギー吸収能力を改善することができる。好適な実施の形態では、前記出力保護ダイオードは、前記第1接地線にアノードが接続されて前記第2接地線にカソードが接続された一方向性導通素子であることを特徴とするものである。他の好適な実施の形態では、前記半導体集積回路は、前記第1接地端子にアノードが接続されて前記第2接地端子にカソードが接続された他の一方向性導通素子を含む静電保護回路を更に内蔵することを特徴とするものである。更に他の好適な実施の形態では、前記プルアップ出力トランジスタは、高電源電圧と前記出力バッファ回路の前記出力端子との間に接続される。前記出力回路は、前記高電源電圧と前記第2接地線の間に接続されたレベルシフト回路を更に具備する。前記レベルシフト回路は、前記高電源電圧に接続された第1と第2のプルアップトランジスタと、前記第2接地線に接続された第1と第2のプルダウントランジスタとを含む。前記第1のプルアップトランジスタの出力電流経路と前記第1のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記第2接地線との間に直列接続される。前記第2のプルアップトランジスタの出力電流経路と前記第2のプルダウントランジスタの出力電流経路とは、前記高電源電圧と前記第2接地線との間に直列接続される。前記第1のプルダウントランジスタと前記第2のプルダウントランジスタとは、第1入力信号に応答して相補的に動作するものである。前記第1のプルアップトランジスタの制御入力は、前記第2のプルアップトランジスタの出力電極と前記第2のプルダウントランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続される。前記第2のプルアップトランジスタの制御入力は、前記第1のプルアップトランジスタの出力電極と前記第1のプルダウントランジスタの出力電極とに接続されたことを特徴とするものである。より好適な実施の形態では、前記プリドライバは、第3のプルアップトランジスタと第3のプルダウントランジスタとを含む。前記プリドライバの前記第3のプルアップトランジスタの出力電流経路と前記第3のプルダウントランジスタの出力電流経路とは、前記高電源電圧よりも低い低電源電圧と前記第2接地線との間に直列接続される。前記プリドライバの前記第3のプルアップトランジスタと前記第3のプルダウントランジスタとの接続点から生成されるプリドライバ出力信号は、前記出力バッファ回路の前記プルダウン出力トランジスタの前記絶縁ゲート電界効果トランジスタ構造の前記制御ゲート電極を駆動することを特徴とするものである。他のより好適な実施の形態では、前記プルダウン出力トランジスタは、前記絶縁ゲート電界効果トランジスタ構造以外にバイポーラトランジスタを有した絶縁ゲートバイポーラトランジスタであることを特徴とするものである。更に他のより好適な実施の形態では、前記出力バッファ回路は、前記絶縁ゲートバイポーラトランジスタのコレクタとエミッタとにカソードとアノードとがそれぞれ接続されたローサイドダイオードを更に含むことを特徴とするものである。別のより好適な実施の形態では、前記半導体集積回路のスクリーニングのために前記第2接地端子を基準として所定の負のストレス電圧が前記第1接地端子に印加される場合に、前記出力保護ダイオードの前記一方向性導通素子と前記静電保護回路の前記他の一方向性導通素子とがそれぞれ逆方向降伏しないような所定の逆方向降伏電圧をそれぞれ有することを特徴とするものである。更に別のより好適な実施の形態では、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記半導体集積回路の半導体チップの内部で絶縁体素子分離によって分離されたことを特徴とするものである。具体的な実施の形態では、前記出力回路と同一の構成の複数の出力回路を、前記半導体集積回路が内蔵するものである。前記複数の出力回路の前記第1接地線と前記第2接地線とは、前記第1接地端子と前記第2接地端子とにそれぞれ接続されたことを特徴とするものである。他の具体的な実施の形態では、前記半導体集積回路の半導体チップの中央部分には、前記複数の出力回路の前記プリドライバと前記レベルシフト回路とに複数の入力信号を供給するためのロジック部が配置される。前記半導体集積回路の前記半導体チップの前記中央部分の左側部分と右側部分とには、前記複数の出力回路が分割されて配置される。前記半導体チップの前記中央部分と前記左側部分との左側境界部分と前記半導体チップの前記中央部分と前記右側部分との右側境界部分とには、前記複数の出力回路の複数の前記出力保護ダイオードが分割されて配置されたことを特徴とするものである。最も具体的な実施の形態では、前記半導体集積回路は、プラズマディスプレイパネルの複数の走査線を駆動するスキャンドライバである。前記半導体集積回路の前記複数の出力回路は、前記プラズマディスプレイパネルの前記複数の走査線を駆動可能とされたことを特徴とするものである。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《スキャンドライバの構成》図1は、プラズマディスプレイパネルに配置された走査線を駆動するための本発明の実施の形態1によるスキャンドライバとしての半導体集積回路ICの構成を示す図である。図1に示した本発明の実施の形態1によるスキャンドライバとして構成された半導体集積回路ICの出力回路10_Nは、外部から供給される高電源電圧VDDHによって動作する高耐圧回路としての出力バッファ回路100_Nとレベルシフト回路200_Nと、外部から供給される低電源電圧VDDによって動作する低耐圧回路としてのプリドライバ300_Nとを含んでいる。尚、低電源電圧VDDは略5ボルトの電圧で、高電源電圧VDDHは略100ボルトから200ボルトの電圧である。《高耐圧の出力バッファ回路》図1に示すように、高耐圧回路としての出力バッファ回路100_Nにおいては、プルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1のソースドレイン電流経路は高電源電圧VDDHと出力端子OUT_Nの間に接続されて、プルダウン出力トランジスタの高耐圧IGBT2のコレクタエミッタ電流経路は出力端子OUT_Nとドライバ接地線D_GNDとの間に接続される。尚、IGBT2は、その入力部とその出力部とはNチャネルMOSトランジスタとPNPバイポーラトランジスタとによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタエミッタ電流経路での大電流駆動能力とを持っている。また更にプルダウン出力トランジスタの高耐圧IGBT2のコレクタとエミッタとには、サステイン期間にドライバ接地線D_GNDから放電電流を流すダイオード9のカソードとアノードとがそれぞれ接続されている。《高耐圧のレベルシフト回路》高耐圧回路のレベルシフト回路200_Nは、高電源電圧VDDHにラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と、ロジック接地線L_GNDに差動回路形式で接続された2個の高耐圧NチャネルMOSトランジスタ3、4によって構成されている。すなわち、2個の高耐圧PチャネルMOSトランジスタ5、6のソースは高電源電圧VDDHに接続され、高耐圧PチャネルMOSトランジスタ5のゲートは高耐圧PチャネルMOSトランジスタ6のドレインと高耐圧NチャネルMOSトランジスタ4のドレインとに接続され、高耐圧PチャネルMOSトランジスタ6のゲートは高耐圧PチャネルMOSトランジスタ5のドレインと高耐圧NチャネルMOSトランジスタ3のドレインとに接続されている。2個の高耐圧NチャネルMOSトランジスタ3、4のソースはロジック接地線L_GNDに接続され、高耐圧NチャネルMOSトランジスタ3の制御ゲートは図示されていないが略5ボルトの低電源電圧VDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号A_Nによって駆動される。小振幅駆動出力信号A_Nは、略5ボルトの低電源電圧VDDによって動作するインバータ10の入力端子に供給され、インバータ10の出力端子から生成される小振幅駆動出力信号A_Nの反転信号により高耐圧NチャネルMOSトランジスタ4の制御ゲートが駆動される。従って、小振幅駆動出力信号A_Nがローレベルの場合には、高耐圧NチャネルMOSトランジスタ3はオフ状態、高耐圧NチャネルMOSトランジスタ4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となる。その結果、高耐圧NチャネルMOSトランジスタ4のドレインと高耐圧PチャネルMOSトランジスタ6のドレインとの共通接続ノードであるレベルシフト回路200_Nの出力端子はローレベルの接地電圧GNDとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1はオン状態となる。反対に、小振幅駆動出力信号A_Nがハイレベルの場合には、高耐圧NチャネルMOSトランジスタ3はオン状態、高耐圧NチャネルMOSトランジスタ4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となる。その結果、高耐圧NチャネルMOSトランジスタ4のドレインと高耐圧PチャネルMOSトランジスタ6のドレインとの共通接続ノードであるレベルシフト回路200_Nの出力端子はハイレベルの高電源電圧VDDHとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタとしての高耐圧PチャネルMOSトランジスタ1はオフ状態となる。以上説明したように、高電源電圧VDDHによって動作するレベルシフト回路200_Nは、電圧振幅が略5ボルトの小振幅駆動出力信号A_Nに応答して、略100~200ボルトの高電源電圧VDDHに対応する高電圧振幅の出力信号を生成して、高耐圧出力バッファ回路100_Nのプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1を駆動するものである。《低耐圧回路のプリドライバ》略5ボルトの低電源電圧VDDによって動作する低耐圧回路としてのプリドライバ300_Nは、図示されていないが略5ボルトの低電源電圧VDDによって動作する低耐圧回路の出力端子から生成される小振幅駆動出力信号B_Nに応答するPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8とによって構成される。すなわち、電圧振幅が略5ボルトの小振幅信号B_NはPチャネルMOSトランジスタ7のゲートとNチャネルMOSトランジスタ8のゲートとに供給され、PチャネルMOSトランジスタ7のソースは略5ボルトの低電源電圧VDDに接続され、NチャネルMOSトランジスタ8のソースはロジック接地線L_GNDに接続されている。PチャネルMOSトランジスタ7のドレインとNチャネルMOSトランジスタ8のドレインとに生成されるプリドライバ300_Nの出力信号は、高耐圧出力バッファ回路100_Nのプルダウン出力トランジスタの高耐圧IGBT2の制御ゲートを駆動する。《スキャンドライバの通常駆動動作》図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICがプラズマディスプレイパネルの走査線を駆動する通常駆動動作について、以下に説明する。小振幅信号A_Nがハイレベルで小振幅信号B_Nがローレベルである期間において、プリドライバ300_NではPチャネルMOSトランジスタ7はオン状態、NチャネルMOSトランジスタ8はオフ状態となって、レベルシフト回路200_Nでは高耐圧NチャネルMOSトランジスタ3はオン状態、高耐圧NチャネルMOSトランジスタ4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となるので、出力バッファ回路100_Nの出力端子OUT_Nは接地電源GNDの電圧レベルに設定される。小振幅信号A_Nがローレベルで小振幅信号B_Nがハイレベルである期間において、プリドライバ300_NではPチャネルMOSトランジスタ7はオフ状態、NチャネルMOSトランジスタ8はオン状態となって、レベルシフト回路200_Nでは高耐圧NチャネルMOSトランジスタ3はオフ状態、高耐圧NチャネルMOSトランジスタ4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となるので、出力バッファ回路100_Nの出力端子OUT_Nは高電源電圧VDDHの電圧レベルに設定される。《スクリーニングを可能とする接地パッド静電保護回路》更に図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICでは、接地パッド静電保護回路ESDが第1接地パッドPAD_G1と第2接地パッドPAD_G2とに近接して接続されている。この接地パッド静電保護回路ESDは、スキャンドライバ半導体集積回路ICのスクリーニングを可能とするために電気的に分離された第1接地パッドPAD_G1と第2接地パッドPAD_G2との間にIC外部から印加されるサージ電圧のエネルギーを吸収することで、IC内部の半導体デバイスを静電破壊から保護する。尚、この接地パッド静電保護回路ESDにおいては、上記特許文献3に記載のような双方向性導通ESD保護素子が使用されるのではなく、特に一方向性導通ESD保護素子が使用されている。すなわち、この接地パッド静電保護回路ESDを双方向性導通ESD保護素子によって構成すると、スクリーニングのストレス電圧を印加できなくなってスクリーニングが不可能となるので、ストレス電圧を印加可能な極性を有する一方向性導通ESD保護素子が使用されたものである。従って、図1に示した接地パッド静電保護回路ESDは、アノードが第1接地パッドPAD_G1に接続されカソードが第2接地パッドPAD_G2に接続されたダイオードDによって構成されている。図1に示した本発明の実施の形態1による接地パッド静電保護回路ESDのダイオードDは、アノードの第1接地パッドPAD_G1の電圧がカソードの第2接地パッドPAD_G2の電圧よりもダイオードDの順方向電圧VFよりも上昇すると、順方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。また、接地パッド静電保護回路ESDのダイオードDは、アノードの第1接地パッドPAD_G1の電圧がカソードの第2接地パッドPAD_G2の電圧よりもダイオードDの逆方向降伏電圧BVよりも低下すると、逆方向に導通して、外部から印加されたサージ電圧のエネルギーを吸収する。特にスクリーニングを実行するために、第1接地パッドPAD_G1に略-5ボルトの負電圧を印加する一方、第2接地パッドPAD_G2に略ゼロボルトの接地電圧GNDを印加した場合に、ダイオードDが逆方向降伏を起こさないようにダイオードDの逆方向降伏電圧の絶対値|BV|は、5ボルトよりも大きな値に設定されている。《高耐圧IGBTのデバイス構造》図5は、図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICの高耐圧回路としての出力バッファ回路100_Nのプルダウン出力トランジスタの高耐圧IGBT2の回路素子シンボルと等価回路と半導体デバイス構造とを示す図である。図5に示す回路素子シンボルの高耐圧IGBTは、図5の等価回路に示すように入力部とその出力部とはNチャネルMOSトランジスタN-MOSとPNPバイポーラトランジスタPNP-Bip-Trsによってそれぞれ構成される。NチャネルMOSトランジスタN-MOSのゲートGは、高耐圧IGBTの制御ゲートGとなり、NチャネルMOSトランジスタN-MOSのドレインDはPNPバイポーラトランジスタPNP-Bip-TrsのベースBと接続される。PNPバイポーラトランジスタPNP-Bip-TrsのエミッタEは高耐圧IGBTのコレクタCとなり、PNPバイポーラトランジスタPNP-Bip-TrsのコレクタCとNチャネルMOSトランジスタN-MOSのソースSは共通接続され高耐圧IGBTのエミッタEとなる。図5の高耐圧IGBTの等価回路は、図5の半導体デバイス構造によって実現される。すなわち、高耐圧IGBTのコレクタ端子Cに接続されたP型不純物領域と、N型不純物領域と、P型不純物領域とによって、PNPバイポーラトランジスタPNP-Bip-Trsのエミッタ領域と、ベース領域と、コレクタ領域がそれぞれ形成されている。更に、N型不純物領域と、P型不純物領域と、N型不純物領域と、高耐圧IGBTのゲート端子Gに接続された導電層とによって、NチャネルMOSトランジスタN-MOSのドレイン領域と、基板領域と、ソース領域と、ゲート電極がそれぞれ形成されている。また、高耐圧IGBTのエミッタ端子Eと接続される電極は、P型不純物領域およびN型不純物領域とオーミック接触を形成することにより、高耐圧IGBTのエミッタ端子Eの動作電圧がNチャネルMOSトランジスタN-MOSのソース領域とPNPバイポーラトランジスタPNP-Bip-Trsのコレクタ領域とに供給されるものである。尚、図5には図示されていないが、高耐圧IGBTのゲート端子Gに接続されたゲート電極とP型不純物領域との間には、NチャネルMOSトランジスタN-MOSのゲート絶縁膜としての二酸化シリコン膜が形成されている。図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICのスクリーニングを可能とするために、図5の半導体デバイス構造において高耐圧IGBTのゲート端子Gとエミッタ端子Eに略5ボルトの正電圧と略-5ボルトの負電圧とがそれぞれ印加されることによって高耐圧IGBTのゲート端子Gに接続されたゲート電極の直下のゲート絶縁膜に略10ボルトのストレス電圧が印加される。上述したスクリーニングを実行するために、図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICでは、ドライバ接地線D_GNDと第1接地パッドPAD_G1とに略-5ボルトの負電圧が印加される一方、ロジック接地線L_GNDと第2接地パッドPAD_G2とに略ゼロボルトの接地電圧GNDが印加され、更に高耐圧出力バッファ回路100_Nのプルダウン出力トランジスタの高耐圧IGBT2の制御ゲートにはプリドライバ300_Nの略5ボルトの低電源電圧VDDのハイレベル出力信号が印加される。具体的には、図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICの複数の半導体ペレットを含んだ半導体ウェーファの段階で、スクリーニングが実行される。複数の半導体ペレットの各第1接地パッドPAD_G1と各第2接地パッドPAD_G2とにそれぞれ接触端子を電気的に接続することで、高耐圧出力バッファ回路100_Nのプルダウン出力トランジスタの高耐圧IGBT2のゲート絶縁膜に略10ボルトのストレス電圧が印加される。このプルダウン出力トランジスタの高耐圧IGBT2は、レベルシフト回路200_Nの2個の高耐圧PチャネルMOSトランジスタ5、6と2個の高耐圧NチャネルMOSトランジスタ3、4やプリドライバ300_NのPチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8と比較して極めて大きな素子サイズを有している。従って、スクリーニングのストレス印加によってゲート絶縁膜の初期欠陥が加速的に悪化してゲート絶縁膜のリーク電流が増大する際に、極めて大きな素子サイズを有するプルダウン出力トランジスタの高耐圧IGBT2はリーク電流の測定が容易なものである。従って、図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICが上述の接地パッド静電保護回路ESDを使用しているので、スクリーニングを実行するために、第1接地パッドPAD_G1に略-5ボルトの負電圧を印加する一方、第2接地パッドPAD_G2に略ゼロボルトの接地電圧GNDを印加したとしても、接地パッド静電保護回路ESDのダイオードDは上述したように高い逆方向降伏電圧の絶対値|BV|を有するので逆バイアスされるのみで、ダイオードDに逆方向降伏電流が流れないので、スクリーニングが不可能となることはない。《出力パッド静電保護回路》図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICの出力回路10_Nは、特にドライバ接地線D_GNDとロジック接地線L_GNDにアノードとカソードとがそれぞれ接続されたダイオード11_Nを含んでいる。このダイオード11_Nは、特に、出力パッド静電保護回路として機能するものである。すなわち、IC外部から出力端子OUT_Nにサージ電圧が印加されて高耐圧出力バッファ回路100_Nのプルダウン出力トランジスタの高耐圧IGBT2がオン状態となる場合に、このダイオード11_Nは、ドライバ接地線D_GNDの寄生インダクタンスLpによる電圧降下を低減するものである。IC外部から出力端子OUT_Nにサージ電圧が印加されることによって、プルダウン出力トランジスタの高耐圧IGBT2のコレクタ端子と制御ゲート端子との間の寄生容量を介して高電圧がプルダウン出力トランジスタの高耐圧IGBT2の制御ゲート端子に印加されて、高耐圧IGBT2がオン状態となり、プルダウン出力トランジスタの高耐圧IGBT2自身が出力端子OUT_Nに印加されるサージ電圧のエネルギーを吸収するものである。しかし、図8に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ICでは、第1接地パッドPAD_G1と第2接地パッドPAD_G2が電気的に分離され、ドライバ接地線D_GNDとロジック接地線L_GNDが電気的に分離されていたため、上述したようにドライバ接地線D_GNDの寄生インダクタンスでの電圧降下によって高耐圧IGBT2の導通度が低下するものとなった。それに対して、図1に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICによれば、IC外部から出力端子OUT_Nにサージ電圧が印加された場合には、ドライバ接地線D_GNDの高電位とロジック接地線L_GNDの低電位の間の電位差によってダイオード11_Nが順方向に導通する。ダイオード11_Nの順方向導通によってドライバ接地線D_GNDとロジック接地線L_GNDは実質的に並列接続されるので、ドライバ接地線D_GNDの寄生インダクタンスによる電圧降下が低減され、プルダウン出力トランジスタの高耐圧IGBT2によるサージ電圧のエネルギー吸収能力を改善することが可能となる。尚、IC外部から出力端子OUT_Nにサージ電圧が印加される場合には、第1接地パッドPAD_G1と第2接地パッドPAD_G2はIC外部でプラズマディスプレイパネルを搭載する電子機器のマザーボードの接地配線等の適切な接地電圧GNDに接続されているものである。更に上述したスクリーニングを実行するために、第1接地パッドPAD_G1に略-5ボルトの負電圧を印加する一方、第2接地パッドPAD_G2に略ゼロボルトの接地電圧GNDを印加したとしても、出力パッド静電保護回路の一方向性導通素子のダイオード11_Nが逆方向降伏しないように、ダイオード11_Nの逆方向降伏電圧の絶対値|BV|は、5ボルトよりも大きな値に設定されている。《スキャンドライバの詳細な構成》図2は、図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICの構成をより詳細に示す図である。図2に示すスキャンドライバ半導体集積回路ICは、図1に示した出力回路10_Nと同様に構成された複数の出力回路10_0、10_1...10_Nを含んでいる。また、図2に示すスキャンドライバ半導体集積回路ICにおいても、図1と同様に静電保護回路ESDが第1接地パッドPAD_G1と第2接地パッドPAD_G2に近接して接続されている。第1接地パッドPAD_G1と第2接地パッドPAD_G2とに近接して配置された出力回路10_0は、高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0とを含んでいる。高耐圧出力バッファ回路100_0は、図1と同様にプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタ1とプルダウン出力トランジスタの高耐圧IGBT2とダイオード9を含んでいる。高耐圧出力バッファ回路100_0の出力端子OUT_0は、第1出力パッドPAD_0として、スキャンドライバ半導体集積回路ICの外部に導出される。レベルシフト回路200_0は、図1と同様に、ラッチ回路形式で接続された2個の高耐圧PチャネルMOSトランジスタ5、6と差動回路形式で接続された2個の高耐圧NチャネルMOSトランジスタ3、4とによって構成されている。プリドライバ300_0は、図1と同様に、PチャネルMOSトランジスタ7とNチャネルMOSトランジスタ8とによって構成される。更に、出力回路10_0は、図1と同様にドライバ接地線D_GNDとロジック接地線L_GNDにアノードとカソードとがそれぞれ接続されたダイオード11_0を含んでいる。第1接地パッドPAD_G1と第2接地パッドPAD_G2とに2番目に近接して配置された出力回路10_1は、高耐圧出力バッファ回路100_1とレベルシフト回路200_1とプリドライバ300_1とを含んでいる。出力回路10_1の高耐圧出力バッファ回路100_1とレベルシフト回路200_1とプリドライバ300_1とは、上述した出力回路10_0の高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0と全く同様にそれぞれ構成されている。更に、出力回路10_1は、出力回路10_0と同様にドライバ接地線D_GNDとロジック接地線L_GNDにアノードとカソードとがそれぞれ接続されたダイオード11_1を含んでいる。第1接地パッドPAD_G1と第2接地パッドPAD_G2とから最遠に離間して配置された出力回路10_Nは、高耐圧出力バッファ回路100_Nとレベルシフト回路200_Nとプリドライバ300_Nとを含んでいる。出力回路10_Nの高耐圧出力バッファ回路100_Nとレベルシフト回路200_Nとプリドライバ300_Nとは、上述した出力回路10_0の高耐圧出力バッファ回路100_0とレベルシフト回路200_0とプリドライバ300_0と全く同様にそれぞれ構成されている。更に、出力回路10_Nは、出力回路10_0と同様にドライバ接地線D_GNDとロジック接地線L_GNDにアノードとカソードとがそれぞれ接続されたダイオード11_Nを含んでいる。図2に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICでは、スクリーニングを可能とするためドライバ接地線D_GNDとロジック接地線L_GNDとの分離によってドライバ接地線D_GNDとロジック接地線L_GNDとはそれぞれ複数の寄生インダクタンスLpを含んでいる。しかし、図2に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICでは、それぞれ1ビットの駆動出力信号を生成する複数の出力回路10_0、10_1...10_Nの内部にドライバ接地線D_GNDとロジック接地線L_GNDに接続されたダイオード11_0、11_1...11_Nを含むものである。その結果、図2に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICによれば、それぞれ1ビットの駆動出力信号を生成する複数の出力回路10_0、10_1...10_Nの内部の高耐圧出力バッファ回路100_0、100_1...100_N自身のサージ電圧のエネルギーの吸収能力を向上することが可能となる。《スキャンドライバのチップレイアウト》図3は、図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICのチップレイアウトを示す図である。図3に示すチップレイアウトの構成を有する本発明の実施の形態1によるスキャンドライバの半導体集積回路ICの半導体チップの中央には、シフトレジスタを含むロジック部Logicが配置されている。このロジック部Logicのシフトレジスタには、半導体チップの上辺エッジに配置された複数の入力パッドInputから表示データが供給される。半導体チップの中央に配置されたロジック部Logicの左右には、高電源電圧VDDHで動作する高耐圧回路のレベルシフト回路200と低電源電圧VDDで動作する低耐圧回路のプリドライバ300とを含むレベルシフトプリドライバ部LSPDが配置されている。従って、半導体チップの中央に配置されたロジック部Logicのシフトレジスタは複数の入力パッドInputから供給される表示データのシリアルパラレル変換を実行して、パラレル表示データをレベルシフトプリドライバ部LSPDのプリドライバ300とレベルシフト回路200とに供給する。半導体チップの上辺エッジの略中央に配置された低電源電圧供給パッドVDDには、低電源電圧VDDが印加可能とされる。この低電源電圧VDDが、ロジック部Logicのシフトレジスタとレベルシフトプリドライバ部LSPDのプリドライバ300とに供給される。半導体チップの下辺エッジの略中央には、ロジック接地電圧供給パッドL_GNDが配置されている。このロジック接地電圧供給パッドL_GNDは、ロジック接地線L_GNDを介してロジック部Logicのシフトレジスタとレベルシフトプリドライバ部LSPDのプリドライバ300とにロジック接地電圧を供給する。特に、図3に示す本発明の実施の形態1によるスキャンドライバ半導体集積回路ICのチップレイアウトでは、下辺エッジの略中央のロジック接地電圧供給パッドL_GNDに近接して一方向性導通ESD保護素子を具備する接地パッド静電保護回路ESDが配置されている。また特に、図3に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICのチップレイアウトでは、半導体チップの中央に配置されたロジック部Logicと中央の左右に配置されたレベルシフトプリドライバ部LSPDとの間に、出力パッド静電保護のためのダイオードGND_Diが1ビットデータ出力の出力バッファ回路100に対応して配置されている。更に、半導体チップの略中央に配置されたレベルシフトプリドライバ部LSPDの左右には、プルアップ出力トランジスタとしての高耐圧PチャネルMOSトランジスタ1とプルダウン出力トランジスタとしての高耐圧IGBT2とダイオード9を含む出力バッファ回路100が多数配列された出力バッファ回路部OBが配置されている。半導体チップの上辺エッジの複数の複数の入力パッドInputの左右には、ドライバ接地電圧供給パッドD_GNDが配置されている。この上辺エッジのドライバ接地電圧供給パッドD_GNDは、ドライバ接地線D_GNDを介して、多数の出力バッファ回路100にドライバ接地電圧を供給する。半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドL_GNDの左右には、複数のドライバ接地電圧供給パッドD_GNDが配置されている。この下辺エッジの複数のドライバ接地電圧供給パッドD_GNDは、ドライバ接地線D_GNDを介して、出力バッファ回路部OBの多数の出力バッファ回路100にドライバ接地電圧を供給する。半導体チップの上辺エッジの上左コーナーと上右コーナーとに高電源電圧供給パッドVDDHが配置され、半導体チップの下辺エッジの下左コーナーと下右コーナーとに高電源電圧供給パッドVDDHが配置される。これらの高電源電圧供給パッドVDDHは、レベルシフトプリドライバ部LSPDのレベルシフト回路200と出力バッファ回路部OBの出力バッファ回路100に高電源電圧VDDHを供給する。半導体チップの左辺エッジにはプラズマディスプレイパネルの複数の走査線を駆動する48個の出力端子OUT1~OUT48が配置されて、半導体チップの右辺エッジにはプラズマディスプレイパネルの複数の走査線を駆動する他の48個の出力端子OUT49~OUT96が配置されている。左側の出力端子OUT1~OUT48は左側の出力バッファ回路部OBの出力バッファ回路100により駆動されて、右側の出力端子OUT49~OUT96は右側の出力バッファ回路部OBの出力バッファ回路100により駆動される。《多層アルミニューム配線》図4は、図3に示したチップレイアウトを有する本発明の実施の形態1によるスキャンドライバの半導体集積回路ICの半導体チップの上部に形成された第1層と第2層のアルミニューム配線AL_1、AL_2を示す図である。図4に示すように、上層の第2層アルミニューム配線AL_2と下層の第1層アルミニューム配線AL_1とは、図示されていない層間絶縁膜によって相互に電気的に分離されている。半導体チップの中央のロジック部Logicの周辺には、一番濃い網掛けで示した下層の第1層アルミニューム配線AL_1で形成されるロジック接地線L_GNDが形成される。この下層の第1層アルミニューム配線AL_1で形成されるロジック接地線L_GNDは、半導体チップの下辺エッジの略中央のロジック接地電圧供給パッドL_GNDと電気的に接続されている。この下層の第1層アルミニューム配線AL_1で形成されるロジック接地線L_GNDには、出力パッド静電保護のための複数のダイオードGND_Diのカソードが接続されている。図4に示すように、チップの左側と右側には一番薄い網掛けで示した上層の第2層アルミニューム配線AL_2で形成されるドライバ接地線D_GNDが形成される。チップの左側と右側の上層の第2層アルミニューム配線AL_2で形成されたドライバ接地線D_GNDからは、チップ中央に向かって中間濃度の網掛けで示した下層の第1層アルミニューム配線AL_1で形成される複数のドライバ接地線D_GNDが形成される。上層の第2層アルミニューム配線AL_2で形成されたドライバ接地線D_GNDと下層の第1層アルミニューム配線AL_1で形成されたドライバ接地線D_GNDとは、層間絶縁膜のスルーホールを介して電気的に接続されている。図4に示すようにチップ中央に向かって形成された中間濃度の網掛けの下層の第1層アルミニューム配線AL_1で形成された複数のドライバ接地線D_GNDは、出力パッド静電保護のための複数のダイオードGND_Diのアノードに接続されている。尚、図4には示してはいないが、半導体チップの中央のロジック部Logicの周辺の下層の第1層アルミニューム配線AL_1で形成されたロジック接地線L_GNDの上部には、上層の第2層アルミニューム配線AL_2で形成されたロジック接地線L_GNDが形成されることが可能である。上層の第2層アルミニューム配線AL_2で形成されたロジック接地線L_GNDと下層の第1層アルミニューム配線AL_1で形成されたロジック接地線L_GNDとは、層間絶縁膜のスルーホールを介して電気的に接続されることが可能である。《出力バッファとプリドライバのデバイス構造》図6は、図3に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICの出力バッファ100とプリドライバ300のデバイス構造を示す図である。図6に示すように、出力バッファ100とプリドライバ300とは、高耐圧を実現することが容易なシリコンオンインシュレータ型のデバイス構造で形成される。すなわち、シリコン半導体基板Subの主表面上に二酸化シリコン層Oxdが形成されて、二酸化シリコン層Oxdの主表面上には複数のN型不純物領域が形成されている。複数のN型不純物領域は、トレンチ絶縁物アイソレーション領域Isoによって相互に電気的に分離されている。すなわち、トレンチ絶縁物アイソレーション領域Isoは、二酸化シリコン層Oxdの主表面上に形成されたN型不純物領域を貫通するように方向性ドライエッチングにより形成されたトレンチを二酸化シリコン等の絶縁物を充填することで形成される。二酸化シリコン等の絶縁物の充填の後にトレンチに残留した凹部には、高抵抗多結晶シリコンが充填される。まず複数のN型不純物領域のうちの3個のN型不純物領域を使用して、出力バッファ100のダイオードLO_Diとプルダウン出力トランジスタのIGBTとプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタP-MOSが形成される。ダイオードLO_Diは、第1番目のN型不純物領域の内部に形成されたP型ウェル領域P-WellとN型ウェル領域N-Wellにより構成され、P型ウェル領域P-WellはアノードAとして機能して、N型ウェル領域N-WellはカソードCとして機能する。プルダウン出力トランジスタのIGBTは、コレクタ端子Cに接続されたP型不純物領域と第2番目のN型不純物領域とP型不純物領域とをそれぞれエミッタ領域とベース領域とコレクタ領域とするPNPバイポーラトランジスタと、第2番目のN型不純物領域とP型不純物領域とN型不純物領域とゲート端子Gに接続された導電層とをそれぞれドレイン領域と基板領域とソース領域とゲート電極とするNチャネルMOSトランジスタとによって構成されている。次にプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタP-MOSは、ドレイン端子Dに接続されたP型不純物領域とP型オフセット不純物領域P-offsetとをドレイン領域とし、第3番目のN型不純物領域とN型ウェル領域N-Wellとを基板領域とし、ソース端子Sに接続されたP型不純物領域をソース領域として構成されている。更にプリドライバ300のNチャネルMOSトランジスタ8は、第4番目のN型不純物領域の内部に形成されたP型ウェル領域P-Wellを基板領域としP型ウェル領域P-Wellの内部に形成された2個のN型不純物領域をソース領域およびドレイン領域とし、ゲート端子Gに接続された導電層をゲート電極として形成される。最後に、プリドライバ300のPチャネルMOSトランジスタ7は、第4番目のN型不純物領域の内部に形成されたN型ウェル領域N-Wellを基板領域としN型ウェル領域N-Wellの内部に形成された2個のP型不純物領域をソース領域およびドレイン領域として、ゲート端子Gに接続された導電層をゲート電極として形成される。以上説明したように、図6に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICのデバイス構造によれば、出力バッファ回路100のダイオードLO_Diとプルダウン出力トランジスタのIGBTとプルアップ出力トランジスタの高耐圧PチャネルMOSトランジスタP-MOSとプリドライバ300との4個の機能素子は、下部の二酸化シリコン層Oxdと側部のトレンチ絶縁物アイソレーション領域Isoとによって絶縁体素子分離されている。従って、図6に示した本発明の実施の形態1によるスキャンドライバ半導体集積回路ICのデバイス構造は、PN接合素子分離と比較して高耐圧を実現することが容易な絶縁体素子分離が採用しているので、プラズマディスプレイパネルの走査線を駆動するために略100ボルト~200ボルトの電圧を有する高電源電圧VDDHを使用することが可能となる。《スキャンドライバの他の構成》図10は、プラズマディスプレイパネルに配置された走査線を駆動するための本発明の実施の形態1によるスキャンドライバとしての半導体集積回路ICの他の構成を示す図である。図10に示す本発明の実施の形態1によるスキャンドライバの半導体集積回路ICが図1に示した本発明の実施の形態1によるスキャンドライバの半導体集積回路ICと相違するのは、以下の点である。すなわち、図10に示す本発明の実施の形態1によるスキャンドライバの半導体集積回路ICにおいては、高耐圧回路としての出力バッファ回路100_Nの高電源電圧VDDHと出力端子OUT_Nとの間に接続されたプルアップ出力トランジスタ1は、図1のように高耐圧PチャネルMOSトランジスタではなく、ソースフォロワ動作の高耐圧NチャネルMOSトランジスタ1によって構成されている。更に、図10の高耐圧回路のレベルシフト回路200_Nでは、高耐圧NチャネルMOSトランジスタ3のソースは、ロジック接地線L_GNDではなく、ドライバ接地線D_GNDに接続されている。従って、図10に示すように、プルアップ出力トランジスタの高耐圧NチャネルMOSトランジスタ1のドレインソース電流経路は高電源電圧VDDHと出力端子OUT_Nとの間に接続されて、プルアップ出力トランジスタの高耐圧NチャネルMOSトランジスタ1のゲートは高耐圧回路のレベルシフト回路200_Nの高耐圧PチャネルMOSトランジスタ5のドレインと高耐圧NチャネルMOSトランジスタ3のドレインとに接続されている。またソースフォロワ動作の高耐圧NチャネルMOSトランジスタ1のゲートとソースとの間には、ツェナーダイオード12のカソードとアノードとがそれぞれ接続されている。従って、高耐圧NチャネルMOSトランジスタ1のゲートとソースの間の電圧が異常に増大する際に、ツェナーダイオード12がツェナー降伏するので、高耐圧NチャネルMOSトランジスタ1のゲート絶縁膜の破壊が防止されることが可能となる。従って、小振幅駆動出力信号A_Nがローレベルの場合には、高耐圧回路のレベルシフト回路200_Nでは、高耐圧NチャネルMOSトランジスタ3はオフ状態、高耐圧NチャネルMOSトランジスタ4はオン状態、高耐圧PチャネルMOSトランジスタ5はオン状態、高耐圧PチャネルMOSトランジスタ6はオフ状態となる。その結果、高耐圧NチャネルMOSトランジスタ3のドレインと高耐圧PチャネルMOSトランジスタ5のドレインとの共通接続ノードであるレベルシフト回路200_Nの出力端子はハイレベルの高電源電圧VDDHとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタの高耐圧NチャネルMOSトランジスタ1はオン状態となる。反対に、小振幅駆動出力信号A_Nがハイレベルの場合には、高耐圧回路のレベルシフト回路200_Nでは、高耐圧NチャネルMOSトランジスタ3はオン状態、高耐圧NチャネルMOSトランジスタ4はオフ状態、高耐圧PチャネルMOSトランジスタ5はオフ状態、高耐圧PチャネルMOSトランジスタ6はオン状態となる。その結果、高耐圧NチャネルMOSトランジスタ3のドレインと高耐圧PチャネルMOSトランジスタ5のドレインとの共通接続ノードであるレベルシフト回路200_Nの出力端子はローレベルの接地電圧GNDとなるので、高耐圧の出力バッファ回路100のプルアップ出力トランジスタとしての高耐圧NチャネルMOSトランジスタ1はオフ状態となる。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、高耐圧の出力バッファ回路100_Nにおいて、プルダウン出力トランジスタ2は、高耐圧IGBT以外にも高耐圧NチャネルMOSトランジスタを使用することも可能である。その際のスクリーニングは、高耐圧NチャネルMOSトランジスタのゲート電極とP型基板領域との間にストレス電圧を印加することで可能となる。更に、高耐圧の出力バッファ回路100_Nにおいて、プルアップ出力トランジスタ1は、高耐圧PチャネルMOSトランジスタやソースフォロワ動作の高耐圧NチャネルMOSトランジスタ以外にもエミッタフォロワ動作を行うように入力部と出力部とがNチャネルMOSトランジスタとPNPバイポーラトランジスタとによってそれぞれ構成された高耐圧IGBTを使用することも可能である。更に高耐圧のレベルシフト回路200において、2個の高耐圧トランジスタ3、4は高耐圧のNチャネルMOSトランジスタ以外にも高耐圧IGBTを使用することも可能である。また本発明による高耐圧回路と低耐圧回路とを内蔵する半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバ以外にもプラズマディスプレイパネルのアドレス線を駆動するアドレスドライバ等にも適用することが可能であり、更に自動車のエンジン制御等の高耐圧半導体集積回路等にも適用することが可能である。