"シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、各次のビットのデータ値を示す方向に回路要素内に第1の電流を流す第1の回路と、1つのビットが、該1つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第1の電流とは反対の方向に該回路要素内において流れるように第2の電流を流す第2の回路と、該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第3の回路とを備える、回路。前記回路要素はレジスタを備える、請求項1に記載の回路。前記第1の回路は、第1の電流を提供する第1の電流ソース回路と、各次のビットのデータ値に応答して、ビットのデータ値が第1のバイナリ値を有する場合に、第1の方向に該レジスタを通って流れるように該第1の電流を方向付け、そして、該ビットのデータ値が第2のバイナリ値を有する場合に、該第1の方向とは反対の第2の方向に該レジスタを通って流れるように該第1の電流を方向付ける、第1のスイッチング回路とを備える、請求項2に記載の回路。前記第2の回路は、第2の電流を提供する第2の電流ソース回路と、各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、1つのビットのデータ値が該1つのビットの直前のビットのデータ値と異なる場合には、該第2の電流が前記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る前記第1の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第2の電流を方向付ける第2のスイッチング回路とを備える、請求項3に記載の回路。前記第3の回路は、前記レジスタにわたる電圧差を示す出力接続を備える、請求項4に記載の回路。オプションで使用可能な第4の回路をさらに備え、該第4の回路は、前記1つのビットが、該1つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第3の電流を、前記回路要素中の前記第1の電流の流れと同一の方向に該回路要素中を流れさせる、請求項1に記載の回路。前記オプションで使用可能な第4の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項6に記載の回路。前記第2の電流を提供する電流ソース回路をさらに備え、前記オプションで使用可能な第4の回路は、第3の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、請求項6に記載の回路。前記第1の電流は前記第2の電流よりも大きい大きさを有する、請求項1に記載の回路。シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、1つのビットが、該1つのビットの直前にあるビットと異なるデータ値を有する場合には、該1つのビットのデータ値を示し、該1つのビットの直前にあるビットのデータ値に関連することなしに生成される第1の電流に基づいて、該1つのビットに対応するシリアルデータ出力信号ビットを生成することと、該1つのビットが、該1つのビットの直前にあるビットと同一のデータ値を有する場合には、第2の電流によって低減された該第1の電流に基づいて、該1つのビットに対応する該シリアルデータ出力信号ビットを生成することとを包含する、方法。前記第2の電流は前記第1の電流の大きさよりも小さい大きさを有する、請求項10に記載の方法。前記第1の電流は、電流要素における前記第1の電流の流れの方向によって前記1つのビットのデータ値を示す、請求項10に記載の方法。前記第1の電流は、前記第2の電流によって低減される場合には、該第2の電流は、前記回路要素内の該第1の電流の流れの方向とは反対の方向で該回路要素内で流れるようにされる、請求項12に記載の方法。シリアルデータ信号にプレエンファシスを与える回路であって、該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第1の電流の流れを引き起こす第1の回路と、遅延ビットの連続を生成するために、該各連続ビットを1単位間隔UIだけ遅延させる遅延回路と、各連続遅延ビットに応答して、該各連続遅延ビットを示す第2の電流の流れを引き起こす第2の回路と、該第1の電流の流れおよび該第2の電流の流れを1組み合わせることと、2組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第1の電流の流れおよび該第2の電流の流れのうちの1つのみに基づく、回路とを備える、回路。前記選択を行う回路は、前記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、前記第1の電流の流れおよび前記第2の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第1の電流の流れおよび該第2の電流の流れを組み合わせないことを選択する、請求項14に記載の回路。前記組み合わせることは、前記第1の電流の流れおよび前記第2の電流の流れのうちの一方を、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方から減算することである、請求項14に記載の回路。前記第1の電流の流れおよび前記第2の電流の流れのうちの一方は、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方よりも大きい、請求項14に記載の回路。前記電流の流れが組み合わされない場合に、前記シリアルデータ出力信号内の連続ビットが基づく、前記第1の電流の流れおよび前記第2の電流の流れのうちの一方は、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方よりも大きい、請求項14に記載の回路。オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、前記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、請求項14に記載の回路。前記オプションで使用可能な回路が、前記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、前記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に前記第1の電流の流れおよび前記第2の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第1の電流の流れおよび該第2の電流の流れを互いに減算する、請求項19に記載の回路。前記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、請求項19に記載の回路。シリアルデータ信号を伝送する回路であって、直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路とを備える、回路。前記デエンファシスを与える回路は、前記ビットおよび前記直前のビットが同一のデータ値を有する場合には、第1の電流の流れおよび第2の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第1の電流および該第2の電流を経路指定する回路を備える、請求項22に記載の回路。前記選択的にプレエンファシスを与える回路は、前記ビットおよび前記直前のビットが異なるデータ値を有する場合に、第1の電流の流れおよび第2の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第1の電流および該第2の電流を経路指定する回路を備える、請求項22に記載の回路。前記有効にする回路は、前記シリアルデータレートが前記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、請求項22に記載の回路。シリアルデータ信号を伝送する回路であって、デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路とを備える、回路。前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、請求項26に記載の回路。前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、請求項26に記載の回路。前記デエンファシスを有する前記シリアルデータ信号内の選択されたビットを伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第1の電流と第2の電流とを減算することによって動作する、請求項27に記載の回路。前記プレエンファシスを有する前記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、前記ビットおよび前記直前のビットのデータ値をそれぞれ示す第1の電流と第2の電流とを加算することによって動作する、請求項28に記載の回路。本開示の特定の起こり得る局面に従って、シリアルデータ信号内において、各ビットのデータ値が、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路は、各次のビットのデータ値を示す方向において回路要素内に第1の電流を流す第1の回路を含み得る。上記回路は、1つのビットが、該1つのビットの直前のビットと同一のデータ値を有する条件に応答して、該第1の電流とは反対の方向において該回路要素内に第2の電流を流す第2の回路をさらに含み得る。上記回路は、該回路要素における正味の電流の流れの量および方向に基づいて、シリアルデータ出力信号を生成するための第3の回路をさらに含み得る。本開示の起こり得る特定の他の局面に従って、シリアルデータ信号内の各ビットにプレエンファシスを与える方法であって、各ビットのデータ値は、該シリアルデータ信号内の直前のビットのデータ値とは異なり、該方法は、1つのビットが、該1つのビットの直前にあるビットと異なるデータ値を有する場合には、該1つのビットのデータ値を示し、該1つのビットの直前にあるビットのデータ値に関連することなしに生成される第1の電流に基づいて、該1つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。上記方法は、さらに、1つのビットが、1つのビットの直前にあるビットと同一のデータ値を有する場合には、第2の電流によって低減された該第1の電流に基づいて、該1つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る。上記のポストタップ動作の場合のように直前のビットを用いることの代替として、直後の次のビットがほぼ同様のやり方いわゆるプレタップ動作で使用され得る。例えば、本発明は以下の項目を提供する。項目1シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える回路であって、該回路は、各次のビットのデータ値を示す方向に回路要素内に第1の電流を流す第1の回路と、1つのビットが、該1つのビットの直前にあるビットと同一のデータ値を有する条件に応答して、該第1の電流とは反対の方向に該回路要素内において流れるように第2の電流を流す第2の回路と、該回路要素における正味の電流の量および方向に基づいて、シリアルデータ出力信号を生成する第3の回路とを備える、回路。項目2上記回路要素はレジスタを備える、上記項目のいずれかに記載の回路。項目3上記第1の回路は、第1の電流を提供する第1の電流ソース回路と、各次のビットのデータ値に応答して、ビットのデータ値が第1のバイナリ値を有する場合に、第1の方向に該レジスタを通って流れるように該第1の電流を方向付け、そして、該ビットのデータ値が第2のバイナリ値を有する場合に、該第1の方向とは反対の第2の方向に該レジスタを通って流れるように該第1の電流を方向付ける、第1のスイッチング回路とを備える、上記項目のいずれかに記載の回路。項目4上記第2の回路は、第2の電流を提供する第2の電流ソース回路と、各次のビットのデータ値および各次のビットの直前のビットのデータ値に応答して、1つのビットのデータ値が該1つのビットの直前のビットのデータ値と異なる場合には、該第2の電流が上記レジスタを流れることを防ぎ、そうでない場合には、該レジスタを通る上記第1の電流の流れの方向とは反対の方向に、該レジスタを通って流れるように該第2の電流を方向付ける第2のスイッチング回路とを備える、上記項目のいずれかに記載の回路。項目5上記第3の回路は、上記レジスタにわたる電圧差を示す出力接続を備える、上記項目のいずれかに記載の回路。項目6オプションで使用可能な第4の回路をさらに備え、該第4の回路は、上記1つのビットが、該1つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第3の電流を、上記回路要素中の上記第1の電流の流れと同一の方向に該回路要素中を流れさせる、上記項目のいずれかに記載の回路。項目7上記オプションで使用可能な第4の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。項目8上記第2の電流を提供する電流ソース回路をさらに備え、上記オプションで使用可能な第4の回路は、第3の電流を生成するために該電流ソース回路から電流を経路指定するスイッチング回路をさらに備える、上記項目のいずれかに記載の回路。項目9上記第1の電流は上記第2の電流よりも大きい大きさを有する、上記項目のいずれかに記載の回路。項目10シリアルデータ信号において、該シリアルデータ信号内の直前のビットのデータ値とは異なる各ビットにプレエンファシスを与える方法であって、該方法は、1つのビットが、該1つのビットの直前にあるビットと異なるデータ値を有する場合には、該1つのビットのデータ値を示し、該1つのビットの直前にあるビットのデータ値に関連することなしに生成される第1の電流に基づいて、該1つのビットに対応するシリアルデータ出力信号ビットを生成することと、該1つのビットが、該1つのビットの直前にあるビットと同一のデータ値を有する場合には、第2の電流によって低減された該第1の電流に基づいて、該1つのビットに対応する該シリアルデータ出力信号ビットを生成することとを包含する、方法。項目11上記第2の電流は上記第1の電流の大きさよりも小さい大きさを有する、上記項目のいずれかに記載の方法。項目12上記第1の電流は、電流要素における上記第1の電流の流れの方向によって上記1つのビットのデータ値を示す、上記項目のいずれかに記載の方法。項目13上記第1の電流は、上記第2の電流によって低減される場合には、該第2の電流は、上記回路要素内の該第1の電流の流れの方向とは反対の方向で該回路要素内に流れるようにされる、上記項目のいずれかに記載の方法。項目14シリアルデータ信号にプレエンファシスを与える回路であって、該シリアルデータ信号内の各連続ビットに応答して、該連続ビットを示す第1の電流の流れを引き起こす第1の回路と、遅延ビットの連続を生成するために、該各連続ビットを1単位間隔UIだけ遅延させる遅延回路と、各連続遅延ビットに応答して、該各連続遅延ビットを示す第2の電流の流れを引き起こす第2の回路と、該第1の電流の流れおよび該第2の電流の流れを1組み合わせることと、2組み合わせないこととの間で選択を行う回路であって、該電流の流れが組み合わされる場合には、該シリアルデータ出力信号内の連続ビットが、該組み合わされた電流の流れに基づき、そして、該電流の流れが組み合わされない場合には、該シリアルデータ出力信号内の連続ビットは、該第1の電流の流れおよび該第2の電流の流れのうちの1つのみに基づく、回路とを備える、回路。項目15上記選択を行う回路は、上記各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し、該データ値が同一のバイナリ値を有する場合には、該選択する回路が、上記第1の電流の流れおよび上記第2の電流の流れを組み合わせることを選択し、該データ値が異なるバイナリ値を有する場合には、該選択する回路が、該第1の電流の流れおよび該第2の電流の流れを組み合わせないことを選択する、上記項目のいずれかに記載の回路。項目16上記組み合わせることは、上記第1の電流の流れおよび上記第2の電流の流れのうちの一方を、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方から減算することである、上記項目のいずれかに記載の回路。項目17上記第1の電流の流れおよび上記第2の電流の流れのうちの一方は、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。項目18上記電流の流れが組み合わされない場合に、上記シリアルデータ出力信号内の連続ビットが基づく、上記第1の電流の流れおよび上記第2の電流の流れのうちの一方は、該第1の電流の流れおよび該第2の電流の流れのうちのもう一方よりも大きい、上記項目のいずれかに記載の回路。項目19オプションで使用可能な回路をさらに備え、該オプションで使用可能な回路は、上記選択を行う回路が常に組み合わせることを選択するように選択を行うように該回路の動作を修正する、上記項目のいずれかに記載の回路。項目20上記オプションで使用可能な回路が、上記選択を行う回路が常に組み合わせることを選択するようにさせる場合には、該組み合わせることは、上記シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に上記第1の電流の流れおよび上記第2の電流の流れを加算し、そうでない場合には、該組み合わせることは、該第1の電流の流れおよび該第2の電流の流れを互いに減算する、上記項目のいずれかに記載の回路。項目21上記オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素をさらに備える、上記項目のいずれかに記載の回路。項目22シリアルデータ信号を伝送する回路であって、直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路と、直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路と、該シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ、該プレエンファシスを選択的に与える回路を有効にする回路とを備える、回路。項目23上記デエンファシスを与える回路は、上記ビットおよび上記直前のビットが同一のデータ値を有する場合には、第1の電流の流れおよび第2の電流の流れを互いから減算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第1の電流および該第2の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。項目24上記選択的にプレエンファシスを与える回路は、上記ビットおよび上記直前のビットが異なるデータ値を有する場合に、第1の電流の流れおよび第2の電流の流れを互いに加算するように、該ビットのデータ値および該直前のビットのデータ値をそれぞれ示す該第1の電流および該第2の電流を経路指定する回路を備える、上記項目のいずれかに記載の回路。項目25上記有効にする回路は、上記シリアルデータレートが上記閾値ビットレートよりも小さいビットレートを有するときを示すようにプログラム可能である、回路要素を備える、上記項目のいずれかに記載の回路。項目26シリアルデータ信号を伝送する回路であって、デエンファシスを有する該シリアルデータ信号内の選択されたビットを伝送する回路と、プレエンファシスを有する該シリアルデータ信号内の選択されたビットを選択的に伝送する回路と、該シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ該選択的に伝送する回路を有効にする回路とを備える、回路。項目27上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、直前のビットと同一のデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。項目28上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、直前のビットと異なるデータ値を有するビットにおいて動作する、上記項目のいずれかに記載の回路。項目29上記デエンファシスを有する上記シリアルデータ信号内の選択されたビットを伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第1の電流と第2の電流とを減算することによって動作する、上記項目のいずれかに記載の回路。項目30上記プレエンファシスを有する上記シリアルデータ信号内の選択されたビットを選択的に伝送する回路は、上記ビットおよび上記直前のビットのデータ値をそれぞれ示す第1の電流と第2の電流とを加算することによって動作する、上記項目のいずれかに記載の回路。摘要プレエンファシスは、2つのモードのうちのどちらかで動作することが可能であり得る。第1のモードにおいて、1つのビットは直前のビットと同一の値を有する場合には、1つのビットに対する出力信号は、第2の電流によって低減された第1の電流に基づく。そうでない場合には、1つのビットに対する出力信号は、第2の電流に関連することなしに第1の電流に基づく。第2のモードは、1つのビットが直前のビットと同一の値を有する場合には第1のモードと類似し得るが、そうでない場合には、1つのビットに対する出力信号は、第2の電流によって増大された第1の電流に基づく。上記のポストタップ動作の場合のように直前のビットを使用することに対する代替案として、直後の次のビットが、ほぼ同一のやり方いわゆるプレタップ動作で使用され得る。本開示のさらなる特徴、その性質および様々な利点が、添付の図面および以下の詳細な説明からより明らかになる。図1は、送信器TX高速シリアルデータ信号の例を左に示しており、これは、いわゆるプレエンファシスTXイコライゼーション、プレディストーションが与えられている。文字を付された間隔i~sのそれぞれは、TXデータ信号における1つの単位間隔UI:unitintervalを表す。UIは、データ信号における任意の1ビットの時間持続時間である。間隔jにおけるビットは、間隔iにおけるビットの直後時間においてに来る、間隔kにおけるビットは、間隔jにおけるビットの直後時間においてに来る、等がいえる。これを別の方法で述べると、ビットiが最初に送信され、その後ビットjが送信され、その後ビットkが送信される、等がいえる。図1の左および右に示されている波形のそれぞれにおいて、垂直軸は、信号電圧であり大きな電圧ほど垂直軸に沿って高い、水平軸は、電圧の伝送の時間である遅い時間の伝送ほど水平軸に沿って右に離れている。左のTXデータ波形において、高い値のビットj例えば、バイナリデータ値1を有するビットが、低い値のビットi例えば、バイナリデータ値0を有するビットの直後に続いているということに留意されたい。特定の公知のTXイコライゼーションスキームに従い、ビットjは、プレエンファシス例えば、既に高い値のビットの直後に続く別の高い値のビット例えば、ビットkよりも幾分高い電圧を与えられる。同様に、高い値のビットkの直後に続く低い値のビットlは、プレエンファシス例えば、既に低い値のビットの直後に続く別の低い値のビット例えば、ビットqよりも幾分低い電圧を与えられる。換言すると、異なる値のビットの直後に続くTXデータ波形における各ビットは、同じ値のビットの直後に続くビットに対するプレエンファシスを与えられる。このようにして、ビットj、l、m、n、o、pは、プレエンファシスを与えられる。ビットk、q、rは、プレエンファシスを与えられない。図1に示されているTXデータ波形は、当然ながら、システムにおける送信器回路によって生成される。送信器回路は、この信号の様々なビットに、上述したように、適切なプレエンファシスを与える。図1は、左におけるTXデータ波形が、送信チャネル回路10を通過し、右におけるRXデータ波形として出現することを示している。RXデータ信号は、システムにおける受信器回路が受信する見る対象である。図1は、送信チャネル10が、自らが送信する信号の減衰を引き起こすことを示しているRXデータ波形をTXデータ波形に対して比較のこと。例えば、RXデータ信号の全電圧スイングoverallvoltageswing最高の電圧および最低の電圧の差異は、TXデータ信号の全電圧スイングよりも小さい。そして、異なる値のビットの直後に続くビットは、TXデータにおいて与えられる余分なextraエンファシスをRXデータにおいてもはや示していないということに、本質的に留意されるべきである。しかしながら、余分な開始エンファシスプレエンファシスがないと、これらのビットは、RXデータにおいて相違がいっそう僅かになり得る。よって、TXプレエンファシスは、受信器回路が、自身が受信した信号から全データを正確に復元することを容易にするために役立つ。要約すると、図1によって示されているTXイコライゼーションの目的は、TXデータ信号にプレディストーションを行い、例えば、伝送チャネル10においてダウンストリームの伝送チャネル損失を補償することである。このようなTXイコライゼーションは、プレエンファシスとも称される。プレエンファシスは、データ信号における低周波数成分の振幅を、その信号における高周波数成分に対して低減する傾向がある。これを達成するための典型的な方法は、1つのいわゆるプレカーサータップpre-cursortapまたは1つのいわゆるポストカーサータップpost-cursortapを含むTX出力信号ドライバ回路を用いることによるこのようなドライバ回路の例は、本願明細書において、後で示され、記載されている。このようなプレエンファシスの結果は、受信器におけるデータ信号は、よりバランスの取れた高周波数成分および低周波数成分を有するということである。これは、シンボル間干渉ISI:inter-symbolinterference効果を低減することに役立つISIは、受信器回路が、あるビットを、直前の先行するビットおよび/または直後に続くビットから正確に区別することを困難にする。また、受信された信号における、よりバランスの取れた高周波数成分および低周波数成分は、信号により広いアイオープニングeyeopeningを与える。データ信号のアイeyeは、1つの単位間隔上に、データ信号における複数のビットのトレースを重ねることによりプロットされ得る。信号のアイは、このようなプロットにおける、これらのビットのうちのどのビットのトレースの一部分も通過しないエリアをいう。この開いたエリアまたはアイが例えば、高さおよび幅の観点で大きいほど、受信器回路が、信号から全データビットを復元することがより容易になる傾向がある。図2は、図1の左に示されているタイプのプレエンファシスを送信される高速データ信号に与えるために用いられ得る公知のTXドライバ回路100の例を示している。回路100は、H-ブリッジまたはH-ツリーをベースとしたTXドライバ回路と称され得るタイプである。回路100は、いわゆるメインタップ回路要素110、112a、112b、114a、114b、116を含む。また、回路100は、いわゆるポストタップ回路要素120、122a、122b、124a、124b、126を含む。回路100のさらなる要素は、レジスタ130である。回路要素120、122a、122b、124a、124b、126が上で言及され、多くの以後の例において、ポストタップ回路要素等として言及されるが、これらの要素または同様の要素は、代替的にプレタップ回路要素であり得るということが理解されるべきである。この議論を過度に複雑化することを回避するために、概して、遥かに後まで、回路は、ポストタップオペレーションを用いるということが想定される。しかしながら、ポストタップオペレーションが完全に議論された後に、代替として、プレタップもまた、徹底的な考察を与えられ得る。第1に、メインタップ回路要素を考察する。要素110は、ある量の電流IをVhというラベルを付されたノードに供給する電流ソース回路である。要素116は、Vlというラベルを付されたノードからある量の電流Iを引き込む電流シンク回路である最も正確には、電流シンク回路を記載していると考えられるが、116等の要素は、議論を単純化および一般化するためだけの目的で、電流ソース回路と称される場合があり得る。要素112aは、制御可能に閉鎖可能であり、回路100のノードVhおよび第1の出力ノードVopにわたってこれらの間に接続された動作可能な電気スイッチ回路例えば、トランジスタスイッチである。要素114aは、112aと同様の別のスイッチ要素であり、これは、ノードVhおよび第2の出力ノードVonにわたってこれらの間に接続されている。要素112bおよび114bは、112aと同様のほかのスイッチ要素である。スイッチ112bは、ノードVonおよびVlの間に接続される。スイッチ114bは、ノードVopおよびVlの間に接続される。ここでポストタップ回路に移る。要素120は、ある量の電流IpをノードVtpに供給する電流ソース回路である。要素126は、ノードVtnからある量の電流Ipを引き込む電流シンクまたはソース回路である。要素122a、122b、124a、124bの全ては、上述した要素112aと同様のスイッチ要素である。スイッチ122aは、ノードVtpおよびVonの間に接続される。スイッチ122bは、ノードVopおよびVtnの間に接続される。スイッチ124aは、ノードVtpおよびVopの間に接続される。スイッチ124bは、ノードVonおよびVtnの間に接続される。レジスタ130は、ノードVopおよびVonの間に接続される。ノードVopおよびVonは、TXドライバ回路100によるTXデータ信号の出力の相補的成分complementaryconstituentsを提供する。換言すると、回路100の出力信号は、実際には、2つの相補的信号VopおよびVonである。これらの信号のうちのいずれかが、比較的高い電圧を有する場合に、他方の信号が、比較的低い電圧を有するので、これらの信号は相補的である。このような相補的または差動的な信号伝達は、いわゆるシングルエンド信号伝達2つの相補的な信号ではなく、唯1つの信号の代替として、当業者には周知である。よって、本明細書中では、概して、なんらかの特定の実施形態において、相補的な信号、信号伝達、回路、または、シングルエンドの信号、信号伝達、回路のいずれが、言及または利用されているかについては、必ずしも特別に区別しない。また、概して、相補的な信号が用いられている場合に存在する2つの相補的な信号成分については、必ずしも別々に言及しない。代替的に、このような相補的成分の両方は、集約的に、単一信号として称され得る。図2におけるスイッチ112,114,122,124は、以下の相関に従って、代替的に、スイッチS1,S0,Sp1,Sp0として称され得るということに留意されたい。112aおよび112b=S1、114aおよび114b=S0、122aおよび122b=Sp1、124aおよび124b=Sp0。これは、示されたスイッチの対例えば、112aおよび112bは、回路100においてタンデムですなわち、同時に同じ態様で制御されるからである。よって、このような各対における両方のスイッチに対して、単純化された参照例えば、S1を有することが、より便利である。図2におけるスイッチを制御するための回路150の例示的な公知の構成が、図3に示されている。示されているように、伝送されるべきシリアルデータ信号は、この回路に適用される。示されているように、任意の所与のUIにおいて、この信号によって表されるビットは、D0で示される。この信号は、遅延回路要素160に適用され、この遅延回路要素は、適用された信号を、1つのUIの持続時間に等しい量の時間Tだけ、遅延させる。この目的のために、遅延回路要素160は、シリアルデータ信号のビットレートに等しい周波数を有するクロック信号によってクロックされ得る。このように、各UIの間に、遅延要素160は、直前の先行するUIの間に受信したデータビットを出力する。任意の所与のUIにおいて、遅延要素160によって出力されたビットは、D1と称され得る。ここでもまた、D1の各インスタンスは、直前の先行するUIにおけるD0のインスタンスと等しい。再び図1を参照すると、例えば、D1が現在ビットjを表している場合、D0は、同時に同じ時間にビットkを表している。別の同様の例として、D1が現在ビットkを表している場合、D0は、現在ビットlを表している。図3は、D0が図2におけるスイッチS1を制御するために用いられることを示している。例えば、D0がバイナリ1である場合、これは、スイッチS1の両方を閉じ得る。そして逆に、D0がバイナリ0である場合、これは、スイッチS1の両方を開き得るロジックは反転され得るすなわち、D0=1は、スイッチS1を開くということを引き起こし得る。しかしながら、バイナリ1がスイッチを閉じるということが、本明細書中に示され記載される例示的実施形態の全てにおける全てのスイッチに対して想定され得る例としては適している。図3は、インバータ回路152によって論理的に反転されることをさらに示している。インバータ152の出力信号は、図2におけるスイッチS0を制御するために用いられる。これは、スイッチS1が閉じられる場合は常に、スイッチS0が開かれ、そして、スイッチS1が開かれる場合は常に、スイッチS0が閉じられるということを意味する。ここで遅延要素160の出力信号D1に移ると、図3は、D1が、図2におけるスイッチSp1を制御するために用いられるということを示している。ここでもまた、ロジックは同じである。すなわち、D1のバイナリ1の値は、スイッチSp1を閉じ、D1のバイナリ0の値は、スイッチSp1を開く。また、D1は、インバータ回路162によって反転され、そして、このインバータの出力信号は、図2におけるスイッチSp0を制御する。このように、スイッチSp1がD1の値によって閉じられる場合は常に、それの反転されたD1の値は、スイッチSp0を開く。逆に、スイッチSp1が開かれる場合は常に、スイッチSp0が閉じられる。図2および図3に示されている回路のオペレーションは、Y[n]=C0X[n]C1X[n-1]という関係によって支配されることを特徴とし得る。ここで、X[n]は、現在の入力ビットであり、X[n-1]は、先行する入力ビットであり、そして、Y[n]は、現在の出力ビットである。また、伝達関数は、zドメインにおいて、Hz=Yz/Xz=C0C1z-1として表され得る。ここで、Hzは、周波数ドメインにおける高域通過フィルタを表す。フィルタは、入力信号の低周波数成分における信号エネルギーを減衰する。C0およびC1は、それぞれ、IおよびIpによって制御される。高域通過フィルタを作るためには、C1は、C0とは異なるすなわち、負の符合を有する必要がある回路100のメイン部分およびポストタップ部分における様々なスイッチの相対的接続性、および、D0およびD1の真の形および相補の形が、どのようにして適用され、これらの様々なスイッチを制御するかに起因する。z-1は、zドメインにおけるUI遅延を意味する。Iは、通常、Ipの2倍よりも大きいということに留意されたい。図4は、図2の繰り返しであるが、回路の特定の動作状態の間に回路において存在する電流の流れを示すラインによって拡張されている。この動作状態は、両方がバイナリ1に等しいD0およびD1に対応している。データのこの状態は、スイッチS1およびSp1を閉じ、そして、スイッチS0およびSp0を開く。図4およびその後の同様の図面において、閉じられるスイッチは、開かれるスイッチと異なって図示されていない。しかしながら、電流が閉じられたスイッチを通って流れるように示されているという事実は、これらのスイッチが閉じられることをグラフィカルに示すためには十分である。ソース110からの電流Iは、ソース110を通過することによって開始するそれ以後の鎖線によって、接地電流シンク116および126の下端までトレースされ得る。同様に、ソース120からの電流Ipは、ソース120を通過することによって開始するそれ以後の単純なすなわち、鎖線ではない破線によって、接地までトレースされ得る。これらの様々な電流の流れをトレースすることにより、以下の関係が、回路100のこの動作状態に当てはまることを見ることができる。Vout=Vop-Von=I-IpRここで、Rは、レジスタ130の抵抗である。Voutは、相補的なデータ出力信号VopおよびVonを、図1の左に示されている単一のTXデータ信号波形と直接的に比較可能な1つの信号値に組み合わせるのに都合のよい方法であるということに留意されたい。また、この動作状態において、Vtpは、Vlにほぼ等しく、そして、VtnはVhにほぼ等しいということに留意されたい。図5における領域Aは、図4に関連して上述されたデータ状態の種類が、どのようにしてVoutが基本値、基本電圧レベルまたは基本レベルのI-IpRを有するかを示している。基本レベルにより、領域Aにおいて、Voutが余分なエンファシスプレエンファシスをなんら保有しないことが意味されている。図5およびその後の同様の図面における水平の破線は、任意の都合の良い基準電圧レベル例えば、TXデータ出力信号の差動または相補的形式の共通モード電圧に対応し得る。差動信号または相補的な信号の共通モード電圧は、このような差動信号または相補的な信号の2つの相補的成分の間の中間の電圧である。このような共通モード電圧は、任意の電圧値を有し得る。しかしながら、便宜上、本明細書においては、図5およびその後の同様の図面における破線の基準電圧は、0ボルトであると想定され得る。基本電圧レベルを有する、図5における領域AでのVoutの議論を続けると、領域Aにおいて、Voutおよび破線の基準電圧の間の電圧差の大きさ絶対値は、Voutが基準電圧を下回った直後のもの図5における領域Aの右側ほどは大きくないということがわかる。次の段落においてより詳細に議論されるように、破線の基準電圧を下回る降下の直後のこのより大きな電圧差の大きさは、余分なエンファシスまたはプレエンファシスの領域である。Voutが、例えば、領域Aにおいてこのようなプレエンファシスを有しない場合、Voutは、その基本レベルにあると称され得る。Voutのこの基本的なレベルに対して用いられ得る別の用語は、デエンファシスレベルde-emphasislevelまたはデエンファシスde-emphasisであり得る。図6は、図4の繰り返しであるが、D0=0およびD1=1の場合に、回路100がどのようにして動作するかを示している。データのこの状態は、スイッチS0およびSp1を閉じ、S1およびSp0を開く。また、これは、上述された図5と同様に図7における領域Bに対応している。要素110から接地まで流れる様々な電流の流れ鎖線、および、要素120から接地まで流れる様々な電流の流れ単純な破線をトレースすることにより、以下の関係が、回路100のこの動作状態に当てはまることを見ることができる。Vout=Vop-Von=-1IIpRまた、この動作状態において、VtpがほぼVhに等しく、そして、VtnがほぼVlに等しいということに留意されたい。図7における領域Bは、図6に対して上述されたデータ状態の種類が、どのようにしてVoutがエンファシスが行われた値、エンファシスが行われた電圧値、エンファシスが行われたレベル、プレエンファシスのレベルまたはプレエンファシスの-IIpRを有するかを示している。エンファシスが行われたレベルにより、移行Pの右の領域Bにおいて、Voutが余分なエンファシスプレエンファシスを有することが意味されている。このプレエンファシスの大きさの測定は、領域AおよびBにおける破線の基準電圧に対するVoutの絶対値の間の差によって与えられる。基準に対する絶対値におけるこの差は、Ipの2倍である。図8は、ここでもまた、図2および図4の繰り返しであるが、D0=0およびD1=1の場合に、回路100がどのようにして動作するかを示している。データのこの状態は、スイッチS0およびSp1を閉じ、そして、スイッチS1およびSp0を開く。また、これは、上述された図5および図7と同様に図9における領域Cに対応している。要素110から接地までの様々な電流の流れ鎖線、および、要素120から接地までの様々な電流の流れ単純な破線をトレースすることにより、以下の関係が、回路100のこの動作状態に当てはまるということを見ることができる。Vout=Vop-Von=-1I-IpRまた、この動作状態において、VtpはほぼVhに等しく、そして、VtnはほぼVlに等しいということに留意されたい。図9における領域Cは、図8に対して上述されたデータ状態の種類が、どのようにしてVoutが基本値-IIpRにシフトすることを引き起こすかを示している。ここでもまた、基本値により、領域Aと同様に領域Cにおいて、Voutは、領域BにおいてVoutが保有していたように余分なエンファシスプレエンファシスをなんら保有しないことが意味されている。図4~9等のなんらかの図面において示されているわけではないが、当業者であれば、回路100のさらに別の動作状態、すなわち、D0=1およびD1=0である状態が、存在することを理解することができる。示され、記載されたことから、当業者であれば、この動作状態において、スイッチS1およびSp0が閉じられ、そして、スイッチS0およびSp1が開かれることを理解することができる。当業者であれば、この動作状態は、VoutがIIpRに等しくなることすなわち、図5、7、9等における、IIpRに等しい量だけ水平の破線の上方に存在する値を有することを引き起こすということを理解することができる。これは、ここでもまた、プレエンファシスの効果を示すVoutの状態である。上述した公知の回路およびプレエンファシスの一部のさらなる特徴または特徴付けは、以下の通りである。この回路において、TX出力電圧スイング最大の電圧の偏位は、以下の関係によって与えられる。VOD=2IIpRTXイコライゼーション比は、以下の関係によって与えられる。REQ=2[IIpR-I-IpR]/VOD=2Ip/IIp総ドライバ電流は、以下の関係によって与えられる。Itotal=IIpこの公知のアーキテクチャの利点は、これが、所与のREQに対する最も電力効率の良いアーキテクチャであるということである。しかしながら、本開示は、このアーキテクチャの制限を扱い、このことは、次の段落において記載される。図10は、D0およびD1が11から01に移行するすなわち、D0が1から0に変化し、他方でD1が1のままである図7におけるBにおいて示される状態に類似場合に、VtpがVlからVhに跳躍する必要があるということを示している。これは、例えば、図4において、Vtpが閉じたスイッチ122aおよび112bを介してVlに直接的に接続され、他方で、図6において、Vtpが閉じたスイッチ122aおよび114aを介してVhに直接的に接続されるという事実を比較することによって見ることができる。また、Vtnは、電圧変化を突然に逆転させる必要があるすなわち、図4スイッチ112aおよび122bが閉じられているに示されているVhから、図6スイッチ122bおよび114bが閉じられているに示されているVlに逆転させる必要がある。電流ソース120および126のそれぞれは、それのなんらかの寄生キャパシタンス180または186にそれぞれ必然的に関連付けられている。このような寄生キャパシタンスCpは、上で必要とされたVtpおよびVtnの高速の移行を制限するか、または、それに対して不都合なものである。Ipからの電流の部分は、Cpを放電するために必要とされる。これは、レジスタR130にわたる正味の電流の流れが少なく、そして、これが、プレンエンファシスのランプアップにつながるすなわち、図7においてPによって識別された移行またはランプは、実際には、図示されているほどには、または、所望のようには、急峻でも、強くもないということを意味している。要約すると、VtpおよびVtnのメモリ効果またはVtpおよびVtnに関連する寄生キャパシタンスに起因して、より高いデータレートにおいて、TXイコライゼーションに対して不利な性能上のインパクトが存在する。D0およびD1が、例えば、図9における領域Cのように01から00に移行する場合、Vtpは、VhからVlに跳躍する必要がある図6Vtpは、閉じたスイッチ122aおよび114aを介して、Vhに接続されるを、図8Vtpは、閉じたスイッチ124aおよび114bを介して、Vlに接続されると比較のこと。また、Vtnは、VlからVhまでの突然の逆の電圧変化を必要とするここでもまた、図6Vtnは、閉じたスイッチ122bおよび114bを介して、Vlに接続されるを、図8Vtnは、閉じたスイッチ114aおよび124bを介して、Vhに接続されると比較されたい。しかしながら、この場合において、寄生キャパシタンスCp180および186への充電電流は、実際には、R130にわたる電流を低減することに役立つ。Rにわたる低減された電流は、図9におけるランプまたは移行Qを生成するために必要とされるものである。よって、この場合において、寄生キャパシタンスCpは、ランプQの所望の急峻性に対して不利な効果を有しない。本開示に従うと、ドライバ回路が動作しているシリアルデータ信号のデータレートビットレートが、所定の閾値のデータレートよりも大きいか、または、所定の閾値のデータレートよりも小さいかに応じて、回路100にアーキテクチャが類似しているものであり得るTXドライバ回路は、2つの異なるモードにおいて動作され得る。このような閾値データレートの例は、6Gbpsであり得る。しかしながら、これは、単なる例であり、この閾値は、本開示に従うその他の実施形態においては、6Gbpsよりも大きいか、または、6Gbpsよりも小さいものであり得ることが、強調される。本明細書中では、便宜上、上述した第1のモードは、データレートが上述した閾値データレートよりも大きい場合に用いられるモードであり、そして、上述した第2のモードは、データレートが閾値データレートよりも小さい場合に用いられるモードである。いわゆる第1のモードが、示され、記載される。その後、いわゆる第2のモードが、示され、記載される。図12は、本開示に従うドライバ回路200の例示的な実施形態を示している。ドライバ200のアーキテクチャ全体または一般的な回路配置は、ドライバ100のアーキテクチャと同じものであり得る。そして、これの結果、図12における各要素は、図2における対応する要素の参照番号から100だけ増加された参照番号を有する。このように、ドライバ200のアーキテクチャは、ドライバ100のアーキテクチャと同じなので、このアーキテクチャの先の方のドライバ100の文脈における記載は、ドライバ200に対してもまた、当てはまる。よって、本明細書中では、ドライバ200に対して、この記載の全てを必ずしも繰り返さない。動作の相違および制御の相違のみが、以下で議論される。図12は、電流ソース210および216のそれぞれに関連付けられた電流をIIpとして示しており、そして、電流ソース220および226のそれぞれに関連付けられた電流を2Ipとして示しているということに留意されたい。IおよびIpの値は、それらが図2においてそうであったように、図12において同じであり得る。ドライバ回路200は、ここで記載されている第1のモードにおいて動作する場合に、これらの電流ソース強度を有し得る。後で記載される第2のモードにおいて、全ての電流ソース強度は、図2におけるものと同じであり得る第1のモードおよび第2のモードの間における、このまたはその他のなんらかの態様における、変化する電流ソースの強度は、オプションであるが、この特定の変化は、第1のモードおよび第2のモードにおける回路の性能の間の比較を本明細書中で議論することを容易にするという利点を有する。回路100と比較して回路200の基本的なアーキテクチャに影響を与えるものではないが、ポストタップスイッチ222bおよび224bは、ここでは、図12においてはSp2およびSp3というラベルを付されていることに留意されたい。これは、スイッチ222bは、必要に応じて、スイッチ222aとは別に制御され得るということを意味し、そして、スイッチ224bは、必要に応じて、スイッチ224aとは別に制御され得るということを意味する。換言すると、ドライバ200、スイッチ222aおよび222bは、もはや、必ずしもドライバ100においてそうであったようにタンデムに制御されず、そして、スイッチ224aおよび224bもまた、必ずしもドライバ100においてそうであったようにタンデムに制御されない。図13は、ドライバ200を介して伝送されるべきシリアルデータ信号に基づいて、ドライバ200を制御するための回路250の例示的な実施形態を示している。回路250は、先に記載された回路150図3となんらかの類似性を有し得るので、図3における要素に類似している図13における要素は、ここでもまた図3における類似した要素の参照番号から100だけ増加された参照番号を有する。図3および図13の間で、このような要素および動作の類似性が存在する範囲で、図3の先の方の記載は、図13に対しても適用され、それ故、図13に対しては、記載が必ずしも明示的に繰り返されないということが、理解されるべきである。以下では、回路250が回路150とはどのようにして異なっているのかについて、もっぱら焦点を当てる。回路250は、スイッチSp0、Sp1、Sp2、Sp3のそれぞれの別々の制御のための電位を含む。特に、スイッチSp0は、マルチプレクサ回路mux270の出力信号によって制御され、スイッチSp1は、mux272の出力信号によって制御され、スイッチSp2は、遅延回路260の出力D1によって制御され、スイッチSp3は、インバータ回路262遅延要素260の出力信号のロジックの反転である出力信号を生成するの出力信号によって制御される。mux270は、2つの選択可能な入力を有する。これらの選択可能な入力のうちの1つは、インバータ252によるロジックの反転の後のD0すなわち、回路250に適用されるシリアルデータ信号である。mux270に対するその他の選択可能な入力は、インバータ262の出力信号である。また、mux270は、選択制御入力すなわち、図13におけるモード制御というラベルを付された信号を有する。このモード制御信号のバイナリロジック状態は、その2つの選択可能な入力のうちのいずれをmux270がその出力信号として選択するかを決定する。例えば、議論されている例示的な実施形態において、モード制御信号は、回路の第1の動作モードにおいては、ロジック1であり得、そして、回路の第2の動作モードにおいては、ロジック0であり得る。ロジック1の選択制御信号値は、mux270が、D0のロジックの反転を出力することを引き起こす逆に、ロジック0の選択制御信号値は、mux270が、インバータ262の出力信号を出力することを引き起こす。また、mux272は、2つの選択可能な入力すなわち、D0およびD1のそれぞれを有する。mux272の選択制御入力信号は、ここでもまた、モード制御信号である。このように、現在議論されている第1のモードにおけるようにモード制御が1である場合、mux272は、その出力信号としてD0を選択する。逆に、モード制御がロジック0である場合、mux272は、その出力信号としてD1を選択する。図14は、図12におけるスイッチS0、S1、Sp0、Sp1、Sp2、Sp3のそれぞれが、現在記載されている第1のモードすなわち、モード制御がロジック1である場合においてD0およびD1の値の可能な各組み合わせに対応して、回路250によってどのようにして制御されるのかを示す表である。例えば、この表の第1のラインは、D0が1であり、かつ、D1が1である場合に、回路250が、図12における回路200を制御することにより、スイッチS1、Sp1、Sp2を閉じ、そして、スイッチS0、Sp0、Sp3を開くということを示している。これは、Voutすなわち、図12におけるVopとVonとの差が、I-IpRに等しいということを引き起こす。図14の表における最後の最も右の列は、図12におけるドライバ200のポストタップ部分すなわち、要素220,222,224,226が、Voutに対して有効に寄与しているかを示している。図14における第1のラインにおいて指定されている状態のもとで、最後の列におけるはいは、ポストタップ回路が、Voutに寄与しているということを示す。これは、これらの状態のもとで、スイッチSp1およびSp2が閉じられるという事実から見ることができ、これは、ソース220からシンク226までのドライバ200およびレジスタ230を介する完成した回路パスが存在するということを意味する。ここで第2の例に移ると、図14における第2のラインは、D0が0であり、かつ、D1が1である場合に、回路250が、回路200を制御することにより、スイッチS0、Sp0、Sp2を閉じ、そして、スイッチS1、Sp1、Sp3を開くということを示している。回路200におけるレジスタ230の1つの側におけるポストタップスイッチSp0およびSp2の両方は閉じられるので、ポストタップ電流2Ipに等しいは、レジスタ230を完全にバイパスすることができ、そして、それを行うすなわち、この全ポストタップ電流は、レジスタを通って流れずに、ソース220からシンク226に流れ得る。よって、ポストタップ電流は、Voutの結果電圧に寄与せず、その値-IIpRは、メインタップ回路要素210、212、214、216における電流だけの結果である。よって、いいえが、図14の第2のラインにおける最後の列に存在する。図14の第2のラインにおいて示されている状態が、この図面における第1のラインにおいて示されている状態を有するUIの直後に続くUIにおいて生じ得るということは明らかであり得る。このようなUIのシーケンスが生じたと想定した場合、図14は、その左側に沿って、図14の表における第1のラインからこの表の第2のラインに移動する矢印PRE1によって、Voutが、プレエンファシス移行と称され得るもの、または、プレエンファシスランプと称され得るものを有すること例えば、図7における移行またはランプPに類似を引き起こすということを示している。しかしながら、図7における移行Pとは異なり、図14におけるランプPRE1は、エンドポイントのVout値すなわち、-IIpRの決定に対し、ドライバ200のポストタップ部分が電流に実質的に寄与することなしに生じる。PRE1における移行は、そのエンドポイントのVoutは、図7における破線の基準のような基準電圧からの余分のまたはプレエンファシス距離を含むので、プレエンファシスランプまたは移行と称される。このプレエンファシス電圧距離は、Voutのより基本的なレベルすなわち、異なるデータ値を有するビットの直後に続くものではない任意のビットに対するVoutのレベルの基準電圧からの距離よりも大きいので、余分extraである。任意の所与の方向におけるプレンファシスは、1ビットまたは1つのUIよりも長くは続かないということに留意されたい。図14における第3のラインは、D0およびD1の両方が0である場合に、回路250が、回路200を制御することにより、スイッチS0、Sp0、Sp3を閉じ、そして、スイッチS1、Sp1、Sp2を開くということを示している。図14における第2のラインと比較すると、この第3のラインの状態は、ポストタップ電流2Ipが、再び、レジスタ230を介して流れることを引き起こす。しかしながら、このレジスタ230を介するポストタップ電流の流れは、レジスタを介するメインタップ電流の流れIIpの方向とは反対である。これは、図14のライン3におけるVoutが、ライン2におけるVoutに対して2IpRだけ上昇することを引き起こす。この比較は、ライン3が、全く可能であるようにライン2のUIの直後に続くUIを表すことを想定している。この想定を続けると、図14における矢印DE1は、ライン2からライン3のVoutにおけるデエンファシス移行またはデエンファシスランプと称され得るものを示す。用語デエンファシスは、これが、余分なまたはプレエンファシス電圧エネルギーを含むVoutのレベルから、このような余分な電圧を含まないそして、このことから、本明細書中のある箇所では、より基本的な電圧であると称されていたVoutのレベルまでの移行またはランプであるので、ここでもまた用いられている。DE1は、図9における移行またはランプQのようなものである。図14における第4のラインは、D0が1であり、かつ、D1が0である場合に、回路250が、回路200を制御することにより、回路250が、回路200を制御することにより、スイッチS1、Sp1、Sp3を閉じ、そして、スイッチS0、Sp0、Sp2を開くということを示している。スイッチSp1およびSp3の両方が閉じられるという事実は、ポストタップ電流2Ipの全てが、レジスタ230をバイパスするということを意味する。換言すると、ポストタップ回路は、図14のライン4においてVoutをそのエンドポイント電圧IIpRに駆動するために、有意に寄与しない。よって、このラインに対するいいえが、この図面の右側の列において存在する。図14におけるライン4が、ライン3のUIの直後に続くUIにおいて生じたと想定した場合、図14における矢印PRE2は、この電圧が-I-IpRからIIpRに移行した際に、Voutにおいて別のプレエンファシス移行またはプレエンファシスランプが生じることを示している。前と同様に、このようなプレエンファシスランプまたは移行は、余分なまたはプレエンファシス電圧を含むVoutで終端するものであるこの場合、図14のライン1におけるもののような、関連するより基本的な電圧レベルI-IpRよりも大きい。図14における5番目のラインは、1番目のラインの繰り返しである。5番目のラインが、4番目のラインの直後にUIにおいて起こった場合には、矢印DE2は、その電圧がIIpRからI-IpRまで下がる場合のVoutにおける別のデエンファシス移行またはデエンファシスランプの発生を示す。前述のデエンファシスランプDE1の場合のように、これは、レジスタ230を通る使用に再び切り換えられたポストタップ電流2Ipの結果であるが、レジスタを通る電流の流れの方向はメインタップ電流の流れの方向と反対である。このことは、メインタップ電流IIpからポストタップ電流2Ipを減算することをもたらす。このことは、2IpRに等しいVoutにおいて、ライン4におけるIIpRのプレエンファシスVoutレベルから、ライン5におけるより基本的なまたはデエンファシスなI-IpRのレベルまでの減少を生成する。図14における矢印PRE3は、2つの連続的なUIにおいて発生し得る別のデータシーケンスの可能性を示す。これはライン2からライン4への移行である。移行PRE3は、別のプレエンファシス移行またはプレエンファシスランプである。なぜならば、VoutIIpRの端部点の値は、余分な電圧またはプレエンファシス電圧すなわち、関連するより基本的なデエンファシス電圧0ボルトのラインと同一の側に存在するが、0ボルトのラインにいくぶん近いよりも、図5、7または9の0ボルト破線の基準レベルから遠いを含むからである。図14の矢印PRE4は、なお別のプレエンファシス移行またはプレエンファシスランプを示し、これは、PRE3とは反対方向の移行またはランプであるが、そのほかはPRE3に類似している。図14の右側の列におけるいいえという入力は、ランプPRE3およびPRE4の両方が、ポストタップ回路からのいかなる寄与も必要とせずに端部点電圧に達することを示していることに留意されたい。同じことがランプPRE1およびPRE2に対しても真であることが既に示されている。従って、本開示に従うと、回路200のポストタップ部分は、いかなるプレエンファシス移行またはランプを駆動するためにも使用されない。回路200のポストタップ部分は、DE1またはDE2のようにデエンファシス移行またはランプを駆動するためにのみ使用される。プレエンファシスVoutランプPRE1の全体のサイズ大きさ、絶対値は、プレエンファシスVoutランプPRE2の全体のサイズと同一である。プレエンファシスVoutランプPRE3およびPRE4は、それぞれ、全体のサイズ大きさ、絶対値においてPRE1およびPRE2ランプよりも2IpRだけ大きい。DE1およびDE2ランプの全てのサイズ大きさ、絶対値は、2IpRである。ドライバ200の動作のいわゆる第1のモードの前述の論議から、負荷レジスタ230Rは、メインタップ電流、またはメインタップ電流とポストタップ電流との間の電流差のいずれかをとることが理解される。Rを経由する加算電流の流れはない。ポストタップ回路は、いかなるプレエンファシスランプを駆動するためにも有効に使用されない。このことは、プレエンファシスランプの所望の高速度におけるポストタップ回路寄生キャパシタンスの悪影響を防ぐ。ポストタップ回路は、デエンファシスランプを駆動するためにのみ使用され、その間に、ポストタップ回路の寄生キャパシタンスは、所望の高速ランプを達成することに役立つ。ここで、より低いシリアルデータビットレートを有するシリアルデータ信号に対して使用されるドライバ回路200を動作する第2のモードを参照する。図15は、回路200を再び示すが、要素210、216、220、および226における電流の値が異なる。これらの異なる値は、図2の場合と同一である。回路200を動作する第2のモードは、図2の回路に対して前述したモードと類似であるので、図15において示されるように、図2の電流値を用いることは、回路200を動作する第2のモードの以下の論議において図15を用いることを容易にする。これらの図2および図15の電流値は、また、図14における回路200を動作する第1のモードに対して示される条件と同一の全てのシリアルデータ信号条件のもとでVoutの同一の値を生成する。これらの図2/図15の電流値は、また、結果として、回路200の動作の第1のモードと第2のモードとの比較を容易にする。図15に示される回路は図12に示される回路と同一であるが、参照番号200’は、時々、区別がなされる必要がある場合に図15に示される回路に対して使用され得る。他方、参照番号200は、図12および図15の回路この回路は同一の回路であるか、同一の回路であり得るのでに対して一般的であることが理解される。また、回路250は、好適には、回路200を動作する第1のモード図12および14または回路200を動作する第2のモード図15および16のいずれかで回路200図12または図15を制御するために使用されることが理解される。前述したように、第1の動作モードと第2の動作モードとを変化させる場合に、電流ソース210、216、220および226の強度を例えば、図12と図15との間で変化させることは、オプションの可能性である。所望される場合には、行われ得る。所望されない場合には、動作モードは、電流ソースの強度において影響または変化を与えないように選択および/または変化され得る。例えば、上記の第1のモードが典型的に使用される場合のビットレートと比較して低いビットレートを有するシリアルデータ信号に対して第2のモードで回路200を動作することが所望される場合には、図13のモード制御信号はロジック0に設定される。このことは、mux270にインバータ262の出力信号を出力させ、mux272にD1を出力させる。結果として、回路200のスイッチSp1およびSp2は、回路250から同一の制御信号を受信するので、第2のモードの選択モード制御がロジック0に等しいは、スイッチSp1およびSp2をタンデムに動作させる。同様に、スイッチSp0およびSp3は、回路250から同一の制御信号を受信するので、第2のモードの選択は、スイッチSp0およびSp3をタンデムに動作させる。このことは、第2のモードにおいて、回路200は、図3の回路150によって制御される場合の図2の回路100に同一に動作することを意味する。図16は、図15に示される電流ソースを用いて回路200の動作が第2のモードである点を除いて図14とほぼ類似している。図16のプレエンファシスランプPRE1’~PRE4’のそれぞれが、図14において、対応するように番号付けされたプレエンファシスランプPRE1~PRE4にほぼ類似している。しかし、図16において、各プレエンファシスランプが、回路100に対してより完全に上記で説明されたメインタップおよびポストタップの両方を用いて生成されるが、図14においては、メインタップのみがプレエンファシスランプに対して使用される。従って既に説明されたように、図14が使用されるシリアルデータ信号ビットレートに対して、これらのプレエンファシスランプは、図14のプロトコルを用いると、図16のプロトコルが代わりに使用される場合よりも、より速く鋭く、強くなり得る。図16のデエンファシスランプDE1’およびDE2’のそれぞれは、対応するように番号付けされた図14のデエンファシスランプDE1およびDE2にほぼ類似し得る。図17は、本開示に従って、200および250のような回路を含み得る集積回路IC上にあるより大きなコンテキストの例示的な実施形態を示す。従って、例えば、図17は、IC300に対して例えば、図1の10のような通信チャネル上に駆動されるシリアルデータ信号が最初にプレドライバ回路310に適用され得ることを示す。回路310は、例えば、図13の場合のような構成可能ロジック回路250への適用のためのシリアルデータ信号を強化および調整し得る。IC300上のプログラム可能メモリ回路320は、上記のモード制御信号を生成し、このモード制御信号は、回路250が上記の第1のモードまたは上記の第2のモードで動作するように回路200を制御するかを決定するために使用される。例えば、メモリ要素320は、IC300が、次の通常モードまたはユーザモード動作のために最初に初期化される場合にはロジック1またはロジック0のいずれかにプログラムされる、いわゆる構成ランダムアクセスメモリCRAM要素である例えば、このような初期化が行われるまでシリアルデータ信号は処理されず、このような初期化の後、IC300は、通常モードに入り、その後シリアルデータ信号を処理し得る。回路250は、ドライバ回路200における様々なスイッチへの適用のために、図13に示される6個の出力信号S1へ、S0へ、Sp0へ、Sp1へ、Sp2へ、そしてSp3へを生成する。これらの信号は、モード制御信号によって選択されるモードに従う、入力シリアルデータ信号に基づいている。ドライバ200は、適切なプレエンファシスを有するシリアルデータ信号を出力することによって回路250からのこれらの信号に応答する。本開示の特定の起こり得る方法の局面の例示的な実施形態が図18a-c時に全体で図18と称されるに示される。400において、シリアルデータ信号のビットレータが閾値シリアルデータビットレートより大きいか、または小さいかに関する決定が為される。この決定の結果が、より小さいである場合には、制御は400から450に進み、これは上述の第2のモードに従う継続した動作を引き起こす。他方、本決定の結果がより大きいである場合には、制御は400から410に進む。このことは、前述の第1のモードに従う継続した動作を引き起こす。410において、ビットのデータ値が直前のビットのデータ値と同一であるか否かに関して決定がなされる。この決定の結果がはいである場合に、制御410から420に進む。他方、この決定の結果がいいえである場合に、制御は410から430に進む。420において、シリアルデータ出力信号は、第2の電流によって低減された第1の電流に基づいて生成される。制御は、440に進み、その後、次に続くシリアルデータビットに対する継続した動作のために410に戻る。代替的に、430において、シリアルデータ出力信号は、第2の電流に関連することなしに、第1の電流に基づいて生成される。その後、制御は、440に進み、その後、次に続くシリアルデータビットにおける継続した動作のために410に戻る。ここで、第2のモードを考慮すると、450において、ビットのデータ値が、直前のビットのデータ値と同一であるか否かに関する決定がなされる。この決定の結果がはいの場合には、制御は、450から460に進む。他方、この結果がいいえの場合には、制御は、450から470に進む。460において、シリアルデータ出力信号は、第2の電流によって低減された第1の電流に基づいて生成される。その後、制御は、480に進み、その後、次に続くシリアルデータビットにおける継続した動作のために450に戻る。代替的に、470において、シリアルデータ出力信号は、第2の電流によって増大された第1の電流に基づいて生成される。制御は、480に進み、その後、次に続くシリアルデータビットにおける継続した動作のために450に戻る。結果として、本発明は、大部分がポストタップ回路に関して例示的に説明されてきたが、本発明は、プレタップ回路にも等しく適用可能である。ポストタップ回路は、直前の前の入力ビットに基づいて電流出力を選択的に修正する。プレタップ回路は、直後の後の、次の入力ビットに基づいて現在の出力ビットを選択的に修正する。現在のビットに対する修正の性質は、これらの修正が、ポストタップに基づくかまたはプレタップに基づくかにかかわらず基本的に同一であり得基本的に類似の回路によって達成され得る、本開示に従って、同一の原理が、より高速の復元のための高データレートにおいてレジスタ230などを通る電流を加算することを避けるためにいずれの場合においても採用される。プレタップの代替案のさらなる例示として、図19は、プレタップの場合における回路200/200’を制御する回路250’の例示的な実施形態を示す。図19に示されるように、メインタップ信号は、ここで、遅延回路要素260の出力信号であり、プレタップ信号は、遅延回路要素260に対するシリアルデータ入力である。回路200/200’におけるメインタップスイッチS0およびS1は、反転された信号および反転されていない信号によって、それぞれ制御されるインバータ252は、反転したメインタップ信号を生成する。前のように、これらのスイッチS0およびS1は、レジスタ230を通るより大きなメインタップ電流の切り替えを制御する。レジスタ230を通るまたは少なくとも関連するより小さなプレエンファシス/デエンファシス電流スイッチSp0、Sp1、Sp2およびSp3は、どのモードで回路250が動作しているかに依存して様々に制御される。例えば、高データレートの第1のモードにおいて、モード制御信号は、mux270’に、スイッチSp0を制御する出力として反転したメインタップ信号を選択させる。同様に、第1のモードにおいて、モード制御信号は、mux272’に、スイッチSp1を制御するために反転していないプレタップ信号を選択させる。他方、低データレートの第2のモードにおいて、モード制御信号は、mux270’に、スイッチSp0を制御する出力として反転したプレタップ信号を選択させ、同様に、モード制御は、mux272’に、スイッチSp1を制御するために反転していないプレタップ信号を選択させる。全ての場合すなわち、第1のモードおよび第2のモードの両方において、スイッチSp2は、プレタップ信号によって制御され、スイッチSp3は、反転したプレタップ信号によって制御される。プレタップ信号は、インバータ262によって反転される。本開示の目的のために、図19に示されるようなプレタップ回路は、前述のポストタップ回路と同様に動作することが本議論および本明細書の前述の議論から理解される。特に、以下の声明は、プレタップの場合およびポストタップの場合の両方に対して真であり、その声明とは1低データレートの第2のモードにおいて、2つの連続するビットが異なる場合には、これらのビットによって制御される電流は、回路200’のレジスタ230に加算されるが、これらの2つのビットが同一の場合には、これらのビットによって制御される電流が回路200’のレジスタ230において減算される。2高データレートの第1のモードにおいて、2つの連続するビットが異なる場合には、より大きなメインタップ電流のみが、回路200のレジスタ230を通って流れるより小さいポストタップまたはプレタップ電流はレジスタ230から分流されるが、これらの2つのビットが同一の場合には、これらのビットによって制御される電流が回路200のレジスタ230において減算される。前述の特定の局面をいくらか要約してそしていくつかの点で拡張して、本開示の特定の局面は、各ビットのデータ値が、シリアルデータ信号内の直前のビット例えば、D1のデータ値とは異なるシリアルデータ信号内の各ビット例えば、D0にプレエンファシスを与える回路例えば、200、250に関する。ここで要約される回路は、各次のビットのデータ値を示す方向において、第1の電流例えば、IIpを回路要素内で流す第1の回路例えば、210、S0、S1、216、252を含み得る。ここで要約される回路は、1つのビット例えば、D0が、1つのビットの直前のビットと同一のデータ値を有する条件に応答して、第1の電流とは反対の方向において該回路要素内に第2の電流を流す第2の回路例えば、220、Sp0、Sp1、Sp2、Sp3、226、262、270、272をさらに含み得る。ここで要約される回路は、該回路要素における正味の電流の流れ例えば、IIp-2Ipの量および方向に基づいて、シリアルデータ出力信号例えば、Vout=Vop-Vonを生成するための第3の回路をさらに含み得る。上記で要約された回路において、上述の回路要素はレジスタ例えば、230を備え得る。さらに、上記で要約された回路において、第1の回路は、第1の電流例えば、IIpを提供する第1の電流ソース回路例えば、210、216と、2ビットのデータ値が第1のバイナリ値を有する場合に、第1の方向にレジスタを通って流れるように第1の電流を方向付けるため、そして、ビットのデータ値が第2のバイナリ値を有する場合に、第1の方向の反対の第2の方向にレジスタを通って流れるように、第1の電流を方向付けるために、各次のビットのデータ値に応答する第1のスイッチング回路例えば、S0、S1とを含み得る。なお、さらに、上記で要約された回路において、第2の回路は、1第2の電流例えば、2Ipを提供する第2の電流ソース回路220、226と、2各次のビットおよび各次のビットの直前のビットのデータ値に応答して、1つのビットのデータ値が1つのビットの直前のビットのデータ値と異なる例えば、Sp0およびSp2の両方が閉じているか、またはSp1およびSp3の両方が閉じている場合には、第2の電流が前記レジスタを流れることを防ぐ例えば、Sp0およびSp2の両方が閉じているか、またはSp1およびSp3の両方が閉じていることと、そうでない場合には、レジスタを通る第1の電流の流れの方向とは反対の方向に、レジスタを通って流れるように第2の電流を方向付ける例えば、Sp1およびSp2の両方が閉じているか、またはSp0およびSp3の両方が閉じていることとを行う第2のスイッチング回路とを含み得る。上記で要約された回路において、上述の第3の回路は、レジスタにわたる電圧差を示す出力接続例えば、VopおよびVonから外側に延びる矢印を含み得る。上記で要約された回路は、オプションで使用可能な第4の回路例えば、0とラベルされ、モード制御が0のときに選択されるmux270および272の入力をさらに備え、第4の回路は、1つのビットが、1つのビットの直前のビットとは異なるデータ値を有する条件に応答して、第3の電流例えば、図12の2Ip、または可能性としては図15のIpに修正されるを、回路要素中の前記第1の電流の流れと同一の方向で回路要素例えば、230中を流す。このような回路は、オプションで使用可能な第4の回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素例えば、320をなおさらに備え得る。あるいは、またはさらに、このような回路は、第2の電流例えば、図12の2Ipまたは可能性としては図15のIpに修正されるを提供する電流ソース回路例えば、220、226をさらに備え得、オプションで使用可能な第4の回路は、第3の電流を生成するために電流ソース回路から電流を経路指定するスイッチング回路例えば、Sp0、Sp1、Sp2、およびSp3をさらに備え得る。上記で要約された回路において、上述の電流例えば、IIpは、上述の第2の電流例えば、2Ipよりも大きい大きさを有し得る。他の局面のうちの特定の局面において、本開示は、各ビットのデータ値が、シリアルデータ信号内の直前のビット例えば、D1のデータ値とは異なるシリアルデータ信号内の各ビット例えば、D0にプレエンファシスを与える方法例えば、図18におけるようなに関し得る。このような方法において、1つのビットが、1つのビットの直前にあるビットと異なるデータ値を有する場合例えば、図18の410からのいいえの結果には、上記方法は、1つのビットのデータ値を示し例えば、230を通るIIpの流れの方向はD0のデータ値を示す、1つのビットの直前にあるビットのデータ値に関連することなしに例えば、システム内の他の電流は230から分流される生成される第1の電流例えば、IIpに基づいて、1つのビットに対応するシリアルデータ出力信号ビット例えば、Vout=Vop-Vonを生成する例えば、図18の430ことを含み得る。さらにこのような方法において、1つのビットが、1つのビットの直前にあるビットと同一のデータ値を有する場合例えば、図18の410からのはいの結果には、第2の電流によって低減された該第1の電流に基づいて、1つのビットに対応するシリアルデータ出力信号ビットを生成することを含み得る例えば、230を流れる2Ipは、230を通るIIpの流れの方向とは反対である。上記で要約された方法において、第2の電流は第1の電流の大きさよりも小さい大きさを有し得る例えば、2IpはIIpよりも小さい。上記で要約された方法において、第1の電流例えば、IIpは、回路要素例えば、230における前記第1の電流の流れの方向によって1つのビット例えば、D0のデータ値を示し得る。さらにこのような方法において、第1の電流例えば、IIpは、第2の電流例えば、2Ipによって低減され、第2の電流は、回路要素内の第1の電流の流れの方向とは反対の方向で回路要素内を流れるようにされ得る。本開示の特定の他の起こり得る局面を要約すると、シリアルデータ信号にプレエンファシスを与える回路例えば、200、200’、250、250’は、シリアルデータ信号内の各連続ビット例えば、D0、またはプレタップ信号に応答して、各連続ビットを示す第1の電流の流れ例えば、230を通るIIpの流れの方向、あるいはSp2またはSp3を通る2Ipの経路指定を引き起こす第1の回路を含み得る。ここで要約される回路は、遅延ビットの連続例えば、D1、またはメインタップ信号を生成するために、該連続ビットを1単位間隔UIだけ遅延させる遅延回路例えば、260を含み得る。ここで要約される回路は、なお、さらに、各連続遅延ビットに応答して、各連続遅延ビットを示す第2の電流の流れ例えば、Sp2またはSp3を通る2Ipの経路指定、あるいは230を通るIIpの流れの方向を引き起こす第2の回路を含み得る。ここで要約される回路は、なお、さらに、電流の流れが組み合わされる場合に、シリアルデータ出力信号例えば、Vout=Vop-Vin内の連続ビットが、例えば、230において組み合わされた電流の流れに基づくように、そして、電流の流れが組み合わされない場合には、シリアルデータ出力信号内の連続ビットが、例えば、230において該第1の電流の流れおよび該第2の電流の流れのうちの1つのみに基づくように、該第1の電流の流れおよび該第2の電流の流れを1例えば、230において組み合わせることと、2例えば、230において組み合わせないこととの間で選択を行う回路を含み得る。ここで要約されるような回路において、選択を行う回路は、データ値が同一のバイナリ値を有する場合には、選択する回路が、例えば、230において第1の電流の流れおよび前記第2の電流の流れを組み合わせることを選択し、データ値が異なるバイナリ値を有する場合には、選択する回路が、第1の電流の流れおよび第2の電流の流れを組み合わせない例えば、これらの電流の流れのうちの1つが230を通って流れることを可能にするが、これらの電流の流れのうちのもう一方は230を通って流れることを防がれることを選択するように、各連続ビットのデータ値と、同時に発生する遅延ビットのデータ値とに応答し得る例えば、Sp0、Sp1、Sp2およびSp3はD0およびD1に様々に応答し、Sp0、Sp1、Sp2およびSp3は、プレタップ信号およびメインタップ信号に様々に応答する。ここで要約されるような回路において、組み合わせることは、第1の電流の流れおよび第2の電流の流れのうちの一方を、第1の電流の流れおよび第2の電流の流れのうちのもう一方から減算することであり得る例えば、IIpは、230を通って1つの方向に流れるが、2Ipは、230を通って反対の方向に流れ、このことは、結果として、これらの電流のうちの1つをもう1つから減算する。ここで要約されるような回路において、第1の電流の流れおよび第2の電流の流れのうちの一方は、第1の電流の流れおよび第2の電流の流れのうちのもう一方よりも大きくあり得る例えば、IIpが2Ipよりも大きい。ここで要約されるような回路において、電流の流れが組み合わされない場合に、シリアルデータ出力信号における連続ビットが基づく、第1の電流の流れおよび第2の電流の流れのうちの一方は、第1の電流の流れおよび第2の電流の流れのうちのもう一方よりも大きくあり得る例えば、IIpが2Ipよりも大きい。ここで要約されるような回路は、選択を行う回路が常に組み合わせる例えば、0に等しいモード制御が、Sp0を常にSp3とタンデムで動作させ、Sp1を常にSp2とタンデムで動作させることを選択するように選択を行う回路の動作を修正するオプションで使用可能な回路例えば、0とラベルされ、モード制御が0のときに選択されるmux270および272の入力をさらに含み得る。このような回路において、オプションで使用可能な回路が、選択を行う回路が常に組み合わせることを選択するようにさせる場合には、組み合わせることは、シリアルデータ信号内のビットが同時発生した遅延ビットとは異なるデータ値を有する場合に第1の電流の流れと第2の電流の流れとを加算し得例えば、230において、IIpが2Ipに加算されるか、または電流ソースが図15のように修正される場合には、230において、IがIpに加算される、そうでない場合には、組み合わせることは、第1の電流の流れと第2の電流の流れとを互いに減算し得る例えば、230において、IIpが2Ipから減算されるか、または電流ソースが図15のように修正される場合には、230において、IがIpから減算される。あるいは、またはさらに、このような回路は、オプションで使用可能な回路が使用されるか否かを制御するモード制御信号を格納および出力するメモリ回路要素例えば、320をさらに含み得る。本開示のなお他の起こり得る特定の局面を要約すると、シリアルデータ信号を伝送する回路は、直前のビットと同一のデータ値を有するビットにデエンファシスを与える回路を含み得る。このことは、例えば、図14のDE1およびDE2ならびに図16のDE1’およびDE2’のようなVout移行を引き起こす回路をいい得る。この場合には、デエンファシスは、1ビットが直前のビットと異なる場合にVoutがあるビットD0に対して有していた値から、2ビットD0がD1になり、次のビットD0がビットD1と同一のデータ値を有する場合にVoutが有している値までの、Voutの絶対値における減少をいう。ここで要約される回路は、直前のビットと異なるデータ値を有するビットにプレエンファシスを選択的に与える回路をさらに含み得る。このことは、例えば、図16におけるPRE1’、PRE2’、PRE3’およびPRE4’のようなVout移行を引き起こす回路をいい得る。この場合には、プレエンファシスは、Voutの結果生じる絶対値が、ビットD0およびその直前のビットD1によってそれぞれ制御される電流の加算例えば、IおよびIpによって増加される。ここで要約される回路は、シリアルデータ信号が閾値ビットレートよりも小さいビットレートを有する場合にのみ、プレエンファシスを選択的に与える回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御される回路要素をいい得、これはビットレートが閾値ビットレートを超える場合にこの段落で言及した種類のプレエンファシスをオフにし、モード制御信号は、結果としてロジック1に設定される。本開示のさらに他の起こり得る局面を要約すると、シリアルデータ信号を伝送する回路であって、デエンファシスを有するシリアルデータ信号内の選択されたビットを伝送する回路を含み得る。このことは、例えば、図14のDE1およびDE2ならびに図16のDE1’およびDE2’のようなVout移行を引き起こす回路をいい得る。さらなる議論については直前の段落の対応する部分を参照されたい。この段落において要約される回路は、プレエンファシスを有するシリアルデータ信号内の選択されたビットを選択的に伝送する回路をさらに含み得る。これは、例えば、図16におけるPRE1’、PRE2’、PRE3’およびPRE4’のようなVout移行を引き起こす回路をいい得る。さらなる議論については直前の段落の対応する部分を参照されたい。この段落で要約される回路は、シリアルデータ信号は閾値ビットレートよりも小さいビットレートを有する場合にのみ選択的に伝送する該回路を有効にする回路をさらに含み得る。これは、例えば、モード制御信号によって制御された回路要素をいい得る。さらなる議論については直前の段落の対応する部分を参照されたい。前述は本開示の原理の単なる例示であることと、様々な修正が本開示の範囲および精神から逸脱することなしに当業者によってなされ得ることとが理解される。例えば、図13または図19に示される特定の制御論理が単なる例示であり、図13または図19に示されるものと基本的かつ論理的に均等な他の回路が必要に応じて代わりに使用され得る。"