"半導体基板上に形成された下部ゲート電極と、前記下部ゲート電極を有する半導体基板を覆う下部層間絶縁膜と、前記下部層間絶縁膜上に形成された上部ゲート電極と、前記上部ゲート電極及び前記下部層間絶縁膜を覆う上部層間絶縁膜と、前記上部層間絶縁膜及び前記下部層間絶縁膜を貫いて前記上部ゲート電極及び前記下部ゲート電極に接触する金属プラグと、を含むことを特徴とするノードコンタクト構造体。前記金属プラグは前記上部ゲート電極の一部を貫くことを特徴とする請求項1に記載のノードコンタクト構造体。前記下部ゲート電極は前記上部ゲート電極と異なる導電型を有することを特徴とする請求項1に記載のノードコンタクト構造体。前記下部ゲート電極はN型ポリシリコンパターンであり、前記上部ゲート電極はP型ポリシリコンパターンであることを特徴とする請求項3に記載のノードコンタクト構造体。本発明が解決しようする技術的課題は、抵抗性接触ohmiccontactと共に単結晶半導体層の形成に適したノードコンタクト構造体を供給することにある。本発明が解決しようする他の技術的課題は、下部ゲート電極を上部ゲート電極に電気的に接続させるノードコンタクト構造体を供給することにある。本発明が解決しようするまた他の技術的課題は、単結晶ボディ層を有する薄膜トランジスタの形成に適したノードコンタクト構造体を具備する半導体素子を供給することにある。本発明が解決しようするまた他の技術的課題は、抵抗性接触とともに単結晶半導体層の形成に適したノードコンタクト構造体を具備する薄膜トランジスタSRAMセルを供給することにある。本発明が解決しようするまた他の技術的課題は、単結晶薄膜トランジスタを形成することができる半導体素子の製造方法を供給することにある。本発明の一形態によれば、SRAM素子が供給される。前記SRAM素子は半導体基板の上に供給されたバルクモストランジスタ及び前記バルクモストランジスタ上に形成された層間絶縁膜を含む。前記バルクモストランジスタはソース/ドレイン領域を有する。前記層間絶縁膜上にソース/ドレイン領域を有する薄膜トランジスタが供給される。前記バルクモストランジスタの前記ソース/ドレイン領域上に半導体プラグが供給され、前記半導体プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記層間絶縁膜の少なくとも一部を通して前記薄膜トランジスタの前記ソース/ドレイン領域及び前記半導体プラグに接触するように金属プラグが供給される。前記半導体プラグ及び前記金属プラグは多層のプラグを構成する。本発明のいくつかの実施形態で、前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグは互いに同様な導電型を有することができ、前記バルクモストランジスタの前記ソース/ドレイン領域は前記薄膜トランジスタの前記ソース/ドレイン領域と異なる導電型を有することもできる。前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグはN型とすることができるし、前記薄膜トランジスタの前記ソース/ドレイン領域はP型とすることもできる。他の実施形態で、前記金属プラグは前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグの少なくとも一側壁に接触することができる。前記半導体プラグは真性半導体intrinsicsemiconductorや前記バルクモストランジスタの前記ソース/ドレイン領域と異なる導電型を有する半導体とすることができる。前記半導体プラグはP型の導電型を有することができ、前記バルクモストランジスタの前記ソース/ドレイン領域はN型の導電型を有することができる。また他の実施形態で、前記半導体プラグは、前記薄膜トランジスタの前記ソース/ドレイン領域に接触することができる。また他の実施形態で、前記バルクモストランジスタは、Nチャンネルモストランジスタとすることができ、前記薄膜トランジスタはPチャンネルモストランジスタとすることもできる。また他の実施形態で、前記薄膜トランジスタは第1薄膜トランジスタとすることができ、前記第1薄膜トランジスタに隣接した前記層間絶縁膜上に形成された第2薄膜トランジスタをさらに含むことができる。この場合に、前記金属プラグは前記第2薄膜トランジスタのゲート電極に接触することができる。前記バルクモストランジスタ及び前記金属プラグはそれぞれ第1バルクモストランジスタ及び第1金属プラグとすることができ、前記第1バルクモストランジスタに隣接した前記基板上にソース/ドレイン領域を有する第2バルクモストランジスタをさらに含むことができる。前記層間絶縁膜の少なくとも一部を通して前記第2バルクモストランジスタの前記ソース/ドレイン領域に接触するように第2半導体プラグをさらに含むことができる。また、前記層間絶縁膜の少なくとも一部を通して前記第2薄膜トランジスタの前記ソース/ドレイン領域、前記第2半導体プラグ及び前記第1薄膜トランジスタの前記ゲート電極に接触するように第2金属プラグをさらに含むことができる。前記第2バルクモストランジスタはNチャンネルモストランジスタとすることができ、前記第2薄膜トランジスタはPチャンネルモストランジスタとすることができる。さらに、前記第1バルクモストランジスタに隣接した前記半導体基板上に第3バルクモストランジスタをさらに含むことができ、前記第2バルクモストランジスタに隣接した前記半導体基板上に第4バルクモストランジスタをさらに含むことができる。前記第1及び第2バルクモストランジスタはそれぞれSRAMセルの第1及び第2駆動トランジスタとすることができ、前記第1及び第2薄膜トランジスタはそれぞれ前記SRAMセルの第1及び第2負荷トランジスタとすることができ、前記第3及び第4バルクモストランジスタはそれぞれ前記SRAMセルの第1及び第2転送トランジスタとすることができる。前記第3及び第4バルクモストランジスタのゲート電極にワードラインが電気的に接続されることもあり、前記第3及び第4バルクモストランジスタのソース/ドレイン領域にそれぞれ第1及び第2ビットラインが接続されることもある。また他の実施形態で、前記バルクモストランジスタ上の前記層間絶縁膜は第1層間絶縁膜とすることができ、前記薄膜トランジスタ上に第2層間絶縁膜をさらに含むことができる。この場合、前記金属プラグは前記第2層間絶縁膜によって延長されることができる。また他の実施形態で、前記薄膜トランジスタは単結晶シリコン構造を有するボディ部分を含むことができる。前記薄膜トランジスタの前記ボディ部分は固相エピタキシャル工程によって形成されることができ、前記半導体プラグと同様な結晶構造を有することができる。また他の実施形態で、前記金属プラグはタングステンプラグとすることができる。また他の実施形態で、前記金属プラグはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜を含むことができる。本発明の他の形態によれば、半導体素子の製造方法が供給される。前記方法は半導体基板上にソース/ドレイン領域を有するバルクモストランジスタを形成することと、前記バルクモストランジスタ上に層間絶縁膜を形成することを含む。前記層間絶縁膜の少なくとも一部を通して前記バルクモストランジスタの前記ソース/ドレイン領域に接触する半導体プラグを形成する。前記バルクモストランジスタ上の前記層間絶縁膜上にソース/ドレイン領域を有する薄膜トランジスタを形成する。前記層間絶縁膜の少なくとも一部を通して前記半導体プラグ及び前記薄膜トランジスタの前記ソース/ドレイン領域に接触する金属プラグを形成する。本発明のいくつかの実施形態で、前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグは同様な導電型を有するように形成することができ、前記バルクモストランジスタの前記ソース/ドレイン領域及び前記薄膜トランジスタの前記ソース/ドレイン領域は、互いに異なる導電型を有するように形成することができる。他の実施形態で、前記金属プラグは、前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグの少なくとも一側壁に接触するように形成することができる。この場合、前記半導体プラグは真性半導体または前記バルクモストランジスタの前記ソース/ドレイン領域と異なる導電型を有する半導体に形成することができる。前記薄膜トランジスタの前記ソース/ドレイン領域は、前記半導体プラグに接触するように形成することができる。また他の実施形態で、前記薄膜トランジスタ及び前記バルクモストランジスタは、それぞれ第1薄膜トランジスタ及び第1バルクモストランジスタとすることができ、前記半導体プラグ及び前記金属プラグはそれぞれ第1半導体プラグ及び第1金属プラグとすることができる。この場合、前記第1バルクモストランジスタに隣接した前記基板上にゲート電極を有する第2バルクモストランジスタを形成することができる。前記第2バルクモストランジスタはソース/ドレイン領域を有するように形成することができ、前記層間絶縁膜の少なくとも一部を通して前記第2バルクモストランジスタの前記ソース/ドレイン領域に接触する第2半導体プラグを形成することができる。また、前記第1薄膜トランジスタに隣接した前記層間絶縁膜上に第2薄膜トランジスタを形成することができる。前記第2薄膜トランジスタはソース/ドレイン領域を有するように形成することができる。これに加えて、前記層間絶縁膜の少なくとも一部を通して前記第2薄膜トランジスタの前記ソース/ドレイン領域、前記第2半導体プラグ及び前記第1薄膜トランジスタの前記ゲート電極に接触する第2金属プラグを形成することができる。また他の実施形態で、前記薄膜トランジスタを形成することは、前記層間絶縁膜上に導電層パターンを形成することと、前記導電層パターンに固相エピタキシャル工程を適用して単結晶構造を有する薄膜トランジスタボディパターンを形成することを含むことができる。前記固相エピタキシャル工程は、前記半導体プラグをシード層seedlayerで使って500°Cないし800°Cの温度で実施することができる。前記半導体プラグ及び前記薄膜トランジスタボディパターンは単結晶シリコンで形成することができる。本発明のまた他の形態によれば、配線構造体が供給される。前記配線構造体は半導体基板の活性領域上に形成された層間絶縁膜及び前記層間絶縁膜上に形成された導電層パターンを含む。前記活性領域上に半導体プラグが形成されて、前記半導体プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記半導体プラグ及び前記導電層パターンに接触するように金属プラグが形成されて、前記金属プラグは前記層間絶縁膜の少なくとも一部を通して延長される。前記金属プラグ及び前記半導体プラグは多層のプラグを構成する。本発明のいくつかの実施形態で、前記半導体プラグ及び前記活性領域は同様な導電型を有することができ、前記活性領域及び前記導電層パターンは互いに異なる導電型を有することができる。前記半導体プラグ及び前記活性領域はN型とすることができ、前記導電層パターンの少なくとも一部はP型とすることができる。他の実施形態で、前記金属プラグは、前記活性領域の表面及び前記半導体プラグの一側壁に接触することができる。前記半導体プラグは、真性半導体または前記活性領域と異なる導電型を有する半導体とすることができる。例えば、前記半導体プラグはP型とすることができ、前記活性領域はN型とすることができる。また他の実施形態で、前記半導体プラグは前記導電層パターンに接触することができる。この場合、前記半導体プラグは前記導電層パターンの下面に接触することができ、前記金属プラグは前記半導体プラグの側壁及び前記導電層パターンの端部endportionに接触することができる。また他の実施形態で、前記金属プラグは前記導電層パターンの一部を貫くことができ、前記半導体プラグは、前記金属プラグと前記活性領域との間に介在されることができる。また他の実施形態で、前記導電層パターンは第1導電層パターンとすることができ、前記第1導電層パターンに隣接した前記層間絶縁膜上に第2導電層パターンをさらに含むことができる。前記金属プラグは前記第2導電層パターンに接触することができる。また他の実施形態で、前記導電層パターン及び前記半導体プラグは単結晶シリコンとすることができる。また他の実施形態で、前記金属プラグはN型半導体及びP型半導体の全てに対して抵抗性接触ohmiccontactを有する金属膜とすることができる。本発明のまた他の形態によれば、ノードコンタクト構造体が供給される。前記ノードコンタクト構造体は、半導体基板上に形成された下部ゲート電極及び前記下部ゲート電極を有する半導体基板を覆う下部層間絶縁膜を含む。前記下部層間絶縁膜上に上部ゲート電極が形成される。前記上部ゲート電極及び前記下部層間絶縁膜は上部層間絶縁膜で覆われる。前記上部層間絶縁膜及び前記下部層間絶縁膜を貫くように金属プラグが形成されて、前記金属プラグは前記上部ゲート電極及び前記下部ゲート電極に接触する。本発明のいくつかの実施形態で、前記金属プラグは前記上部ゲート電極の一部を貫くことができる。他の実施形態で、前記下部ゲート電極は前記上部ゲート電極と異なる導電型を有することができる。前記下部ゲート電極はN型ポリシリコンパターンとすることができ、前記上部ゲート電極はP型ポリシリコンパターンとすることができる。本発明のまた他の形態によれば、半導体素子の製造方法が供給される。この方法は半導体基板の所定領域に素子分離膜を形成して活性領域を限定することと、前記素子分離膜及び前記活性領域を覆う下部層間絶縁膜を形成することを含む。前記下部層間絶縁膜をパターニングして前記活性領域を露出させるコンタクトホールを形成する。前記コンタクトホールを埋め込む単結晶半導体プラグを、選択的エピタキシャル成長技術を使って形成する。前記下部層間絶縁膜及び前記半導体プラグ上に非晶質半導体層または多結晶半導体層を形成する。前記半導体層をパターニングして前記半導体プラグを覆う半導体パターンを形成する。前記半導体パターンを、固相エピタキシャル工程を使って結晶化させて単結晶構造singlecrystallinestructureを有するボディパターンに変換させる。本発明のいくつかの実施形態で、前記半導体基板は単結晶シリコン基板とすることができる。この場合に、前記単結晶半導体プラグは単結晶シリコンプラグとすることができる。他の実施形態で、前記半導体層は非晶質シリコン層または多結晶シリコン層で形成することができる。また他の実施形態で、前記固相エピタキシャル工程は500°Cないし800°Cの温度で実施することができる。また他の実施形態で、前記単結晶ボディパターンに薄膜モストランジスタを形成することができる。本発明によれば、単結晶ボディパターンに薄膜モストランジスタが形成されてノード不純物領域上に抵抗性接触ohmiccontactを有するドレインノードコンタクト構造体が形成される。よって、前記ドレインノードコンタクト構造体及び薄膜モストランジスタをSRAMセルに適用する場合、バルクCMOS型SRAMセルに相応する電気的特性とともに高集積SRAM素子に適したコンパクトなセルを具現することができる。以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明はここで説明される実施形態に限定されないで他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底的で完全になることができるように、そして当業者に本発明の思想が充分に伝達するようにするために供給されるものである。図面において、層及び領域の厚さは明確性を期して誇張されたものである。明細書全体にかけて同一の参照番号は同一の構成要素を示す。図1は、薄膜トランジスタSRAMセルまたはバルクCMOS型SRAMセルのようなCMOS型SRAMセルの等価回路図である。図1を参照すると、前記CMOS型SRAMセルは一対の駆動トランジスタapairofdrivertransistorsTD1、TD2、一対の転送トランジスタapairoftransfertransistorsTT1、TT2及び一対の負荷トランジスタapairofloadtransistorsTL1、TL2を具備する。前記一対の駆動トランジスタTD1、TD2及び前記一対の転送トランジスタTT1、TT2は、全てNMOSトランジスタであるのに対して、前記一対の負荷トランジスタTL1、TL2は全てPMOSトランジスタである。前記第1駆動トランジスタTD1と第1転送トランジスタTT1は互いに直列で接続される。前記第1駆動トランジスタTD1のソース領域は接地線groundlineVssに電気的に接続されて、前記第1転送トランジスタTT1のドレイン領域は第1ビットラインBL1に電気的に接続される。同様に、前記第2駆動トランジスタTD2と前記第2転送トランジスタTT2は互いに直列で接続される。前記第2駆動トランジスタTD2のソース領域は前記接地線Vssに電気的に接続されて、前記第2転送トランジスタTT2のドレイン領域は第2ビットラインBL2に電気的に接続される。一方、前記第1負荷トランジスタTL1のソース領域及びドレイン領域は、それぞれ電源線powersupplylineVcc及び前記第1駆動トランジスタTD1のドレイン領域に電気的に接続される。同様に、前記第2負荷トランジスタTL2のソース領域及びドレイン領域は、それぞれ前記電源線Vcc及び前記第2駆動トランジスタTD2のドレイン領域に電気的に接続される。前記第1負荷トランジスタTL1のドレイン領域、前記第1駆動トランジスタTD1のドレイン領域及び前記第1転送トランジスタTT1のソース領域は第1ドレインN1にあたる。また、前記第2負荷トランジスタTL2のドレイン領域、前記第2駆動トランジスタTD2のドレイン領域及び前記第2転送トランジスタTT2のソース領域は第2ノードN2にあたる。前記第1駆動トランジスタTD1のゲート電極及び前記第1負荷トランジスタTL1のゲート電極は前記第2ノードN2に電気的に接続されて、前記第2駆動トランジスタTD2のゲート電極及び前記第2負荷トランジスタTL2のゲート電極は前記第1ノードN1に電気的に接続される。また、前記第1及び第2転送トランジスタTT1、TT2のゲート電極はワードラインWLに電気的に接続される。前述のCMOS型SRAMセルは、高抵抗SRAMセルに比べて少ない待機電流smallstand-bycurrentと共に大きいノイズマージンlargenoisemarginを有する。従って、前記CMOS型SRAMセルは低い電源電圧lowpowervoltageが要求される高性能SRAMに広く用いられている。特に、前記薄膜トランジスタSRAMセルが前記バルクCMOS型SRAMセルの負荷トランジスタとして使われるPチャンネルバルクトランジスタに相応する向上した電気的な特性を有する高性能Pチャンネル薄膜トランジスタhighperformanceP-channelthinfilmtransistorsを備えると、前記薄膜トランジスタSRAMセルは前記バルクCMOS型SRAMセルに比べて集積度integrationdensity及びラッチアップ耐性latch-upimmunityなどの側面で優れた長所を有する。前記高性能Pチャンネル薄膜トランジスタを具現するためには、前記薄膜トランジスタが単結晶半導体層からなるボディパターンに形成されなければならない。また、図1に示す前記第1及び第2ノードN1、N2で抵抗性接触ohmiccontactが形成されなければならない。図2ないし図9は、本実施形態による薄膜トランジスタSRAMセルの構造を説明するための平面図である。図2ないし図9の各図面は4個の単位セルを示す。図2ないし図7の平面図において、y軸に沿って互いに隣接した一対の単位セルはx軸に対して対称になるように配列される。また、y軸に沿って互いに隣接した前記一対の単位セルはx軸及びy軸に沿って互いに2次元的に配列されてセルアレイ領域を構成する。一方、前記x軸に沿って互いに隣接した一対の単位セルはy軸に対して対称でもある。図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17Aは、本実施形態による薄膜トランジスタSRAMセルの製造方法を説明するためにそれぞれ図2ないし図9のI-I’に沿って示された断面図である。また、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17Bは、本実施形態による薄膜トランジスタSRAMセルの製造方法を説明するためにそれぞれ図2ないし図9のII-II’に沿って示された断面図である。まず、図2ないし図9、図17A及び図17Bを参照して本実施形態による薄膜トランジスタSRAMセルの構造を説明する。図2、図17A及び図17Bを参照すると、半導体基板1の所定領域に素子分離膜3が形成されて第1及び第2活性領域3a、3bを限定する。前記半導体基板1は単結晶半導体基板とすることができる。例えば、前記半導体基板1は単結晶シリコン基板とすることができる。前記第1及び第2活性領域3a、3bはy軸に平行するように配置される。前記活性領域3a、3bのそれぞれは、転送トランジスタ活性領域3t及び該転送トランジスタ活性領域3tから前記y軸に沿って延長された駆動トランジスタ活性領域3dを含む。さらに、前記活性領域3a、3bのそれぞれは、前記駆動トランジスタ活性領域3dの端部endからx軸に沿って隣接したセルに向けて延長された接地活性領域3gをさらに含むことが好ましい。前記第1活性領域3aの前記転送トランジスタ活性領域3tは、前記第2活性領域3bの前記駆動トランジスタ活性領域3dに隣接して、前記第1活性領域3aの前記駆動トランジスタ活性領域3dは前記第2活性領域3bの前記転送トランジスタ活性領域3tに隣接する。結果的に、一つの単位セル内で、前記第1活性領域3aは前記単位セル領域の中心点に対して前記第2活性領域3bと対称である。前記第1活性領域3aの前記駆動トランジスタ活性領域3dの上部を横切るように第1駆動ゲート電極7d’が形成されて、前記第1活性領域3aの前記転送トランジスタ活性領域3tの上部を横切るように第1転送ゲート電極7t’が形成される。同様に、前記第2活性領域3bの前記駆動トランジスタ活性領域3dの上部を横切るように第2駆動ゲート電極7dが形成されて、前記第2活性領域3bの前記転送トランジスタ活性領域3tの上部を横切るように第2転送ゲート電極7tが形成される。前記第2転送ゲート電極7tは図2に示されるように前記x軸に沿って隣接した他の単位セル内の第2転送ゲート電極に接続されることができる。同様に、前記第1転送ゲート7t’も前記x軸に沿って隣接した他の単位セル内の第1転送ゲート電極に接続されることができる。前記第1駆動ゲート電極7d’と前記第1転送ゲート電極7t’との間の前記第1活性領域3aの表面に第1ノード不純物領域13n’が形成される。また、前記第1駆動ゲート電極7d’に隣接しながら前記第1ノード不純物領域13n’の反対側に位置した前記第1活性領域3aの表面に第1接地不純物領域13s’が形成されて、前記第1転送ゲート電極7t’に隣接しながら前記第1ノード不純物領域13n’の反対側に位置した前記第1活性領域3aの表面に第1ビットライン不純物領域13d’が形成される。同様にsimilarly、前記第2駆動ゲート電極7dと前記第2転送ゲート電極7tとの間の前記第2活性化領域3bの表面に第2ノード不純物領域図示せずが形成される。また、第2駆動ゲート電極7dに隣接しながら前記第2ノード不純物領域の反対側に位置した前記第2活性領域3bの表面に第2接地不純物領域図示せずが形成され、前記第2転送ゲート電極7tに隣接しながら前記第2ノード不純物領域の反対側に位置した前記第2活性領域3bの表面に第2ビットライン領域図示せずが形成される。前記ゲート電極7t’、7t、7d’、7dと前記活性領域3a、3bとの間にゲート絶縁膜5が介在される。前記ゲート電極7t’、7t、7d’、7dの側壁はゲートスペーサ11で覆われることができる。この場合、前記ゲートスペーサ11の下部の前記活性領域3a、3b内にLDDlightly-dopeddrainregions領域9を形成することができる。前記LDD領域9は前記不純物領域13s’、13n’、13d’の端に接続される。前記第1接地不純物領域13s’、前記第1駆動ゲート電極7d’及び前記第1ノード不純物領域13n’は第1駆動トランジスタ図1のTD1を構成して、前記第1ノード不純物領域13n’、前記第1転送ゲート電極7t’及び前記第1ビットライン不純物領域13d’は第1転送トランジスタ図1のTT1を構成する。従って、前記第1接地不純物領域13s’は前記第1駆動トランジスタTD1のソース領域にあたり、前記第1ビットライン不純物領域13d’は前記第1転送トランジスタTT1のドレイン領域にあたる。結果的に、前記第1ノード不純物領域13n’は前記第1駆動トランジスタTD1のドレイン領域及び、前記第1転送トランジスタTT1のソース領域の役目をする。これと同様に、前記第2接地不純物領域、前記第2駆動ゲート電極7d及び前記第2ノード不純物領域は第2駆動トランジスタ図1のTD2を構成し、前記第2ノード不純物領域、第2転送ゲート電極7t及び前記第2ビットライン不純物領域は第2転送トランジスタ図1のTT2を構成する。従って、前記第2接地不純物領域は前記第2駆動トランジスタTD2のソース領域にあたり、前記第2ビットライン不純物領域は前記第2転送トランジスタTT2のドレイン領域にあたる。結果的に第2ノード不純物領域は、前記第2駆動トランジスタTD2のドレイン領域及び、第2転送トランジスタTT2のソース領域の役目をする。前記駆動トランジスタTD1、TD2及び転送トランジスタTT1、TT2は前記半導体基板1に形成されたバルクモストランジスタにあたる。前記駆動トランジスタTD1、TD2及び前記転送トランジスタTT1、TT2はNMOSトランジスタであることが好ましい。この場合、前記不純物領域13s’、13n’、13d’及び前記LDD領域9は全てのN型不純物領域N-typeimpurityregionsにあたり、前記駆動ゲート電極7d’、7d及び転送ゲート電極7t’、7tはN型ポリシリコンパターンとすることができる。前記LDD領域9は、前記不純物領域13s’、13n’、13d’に比べて相対的に低い不純物濃度を有する。前記転送トランジスタTT1、TT2及び駆動トランジスタTD1、TD2を有する半導体基板の全面上に下部層間絶縁膜17が積層される。これに加えて、前記トランジスタTT1、TT2、TD1、TD2を有する半導体基板と前記下部層間絶縁膜17との間に下部エッチング阻止膜15が追加して介在させることができる。前記下部エッチング阻止膜15は前記下部層間絶縁膜17に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記下部層間絶縁膜17がシリコン酸化膜である場合、前記下部エッチング阻止膜15はシリコン窒化膜またはシリコン酸窒化膜siliconoxynitridelayerとすることができる。図3、図17A及び図17Bを参照すると、前記第1ノード不純物領域13n’は前記下部層間絶縁膜17を貫く第1ノードコンタクトホール19aによって露出する。同様に、前記第2ノード不純物領域も前記下部層間絶縁膜17を貫く第2ノードコンタクトホール19bによって露出する。前記第1ノードコンタクトホール19aは第1ノード半導体プラグ21aで埋め込まれて、前記第2ノードコンタクトホール19bは第2ノード半導体プラグ図示せずで埋め込まれる。前記第1及び第2ノード半導体プラグは単結晶半導体プラグであることが好ましい。例えば、前記半導体基板1が単結晶シリコン基板である場合、前記ノード半導体プラグは単結晶シリコンプラグとすることができる。前記ノード半導体プラグは前記ノード不純物領域と同様な導電型または異なる導電型を有することができる。例えば、前記ノード半導体プラグはN型またはP型とすることができる。前記駆動トランジスタTD1、TD2及び前記転送トランジスタTT1、TT2がNMOSトランジスタである場合、前記ノード半導体プラグはN型であることが好ましい。さらに、前記ノード半導体プラグは真性半導体intrinsicsemiconductorとすることができる。前記下部層間絶縁膜17上に第1及び第2ボディパターン23a、23bが配置される。前記第1及び第2ボディパターン23a、23bは単結晶半導体パターンであることが好ましい。例えば、前記ノード半導体プラグが単結晶シリコンプラグである場合、前記第1及び第2ボディパターン23a、23bは単結晶シリコンパターンとすることができる。前記第1ボディパターン23aは前記第1駆動ゲート電極7d’の上部を横切るように配置されて、前記第1ノード半導体プラグ21aの上面に接触するように延長される。これと同様に、前記第2ボディパターン23bは前記第2駆動ゲート電極7dの上部を横切るように配置されて前記第2ノード半導体プラグの上面に接触するように延長される。図4、図17A、図17Bを参照すると、前記第1ボディパターン23aの上部を横切るように第1負荷ゲート電極27aが配置されて、前記第2ボディパターン23bの上部を横切るように第2負荷ゲート電極27bが配置される。前記ボディパターン23a、23bと前記負荷ゲート電極27a、27bとの間にゲート絶縁膜25が介在される。前記第1負荷ゲート電極27aは延長されて前記第2ノード半導体プラグ上の前記第2ボディパターン23bと重畳したり隣接することができる。前記第2負荷ゲート電極27bも延長されて前記第1ノード半導体プラグ21a上の前記第1ボディパターン23aと重畳したり隣接することができる。前記第1負荷ゲート電極27aに隣接して前記第1ノード半導体プラグ21a上に位置した前記第1ボディパターン23a内に第1ドレイン領域33d’が形成される。また、前記第1負荷ゲート電極27aに隣接して前記第1ドレイン領域33d’の反対側に位置した前記第1ボディパターン23a内に第1ソース領域33s’が形成される。同様に、前記第2負荷ゲート電極27bに隣接して前記第2ノード半導体プラグ上に位置した前記第2ボディパターン23b内に第2ドレイン領域図示せずが形成されて、前記第2負荷ゲート電極27bに隣接して前記第2ドレイン領域の反対側に位置した前記第2ボディパターン23b内に第2ソース領域図示せずが形成される。前記第1負荷ゲート電極27a、前記第1ソース領域33s’及び前記第1ドレイン領域33d’は第1負荷トランジスタ図1のTL1を構成して第2負荷ゲート電極27b,前記第2ソース領域及び前記第2ドレイン領域は第2負荷トランジスタ図1のTL2を構成する。結果的に、前記負荷トランジスタTL1、TL2は前記ボディパターン23a、23bに形成された薄膜モストランジスタにあたる。本実施形態によれば、前記負荷ゲート電極27a、27bが図17Aに示されたように前記ボディパターン23a、23bの上面だけではなくそれらの側壁を覆う。従って、前記負荷トランジスタTL1、TL2はフィン型電界効果トランジスタfin-typefieldeffecttransistor;finFETの長所を有することができる。すなわち、前記負荷トランジスタTL1、TL2は向上したオン電流駆動能力improvedon-currentdrivabilityを有する。これによって、SRAMセルの低電圧動作特性と係わるデータ維持特性dataretentioncharacteristicを改善することができ、アルファ粒子によるソフトエラー発生率softerrorrate;SERを減少することができる。さらに、前記負荷ゲート電極27a、27bの側壁はゲートスペーサ31で覆われることができる。この場合、前記スペーサ31下部の前記ボディパターン23a、23b内にLDD領域29を形成することができる。前記LDD領域29は前記ソース/ドレイン領域33s’、33d’の端に接続される。前記負荷トランジスタTL1、TL2はPMOSトランジスタであることが好ましい。この場合、前記ソース/ドレイン領域33s’、33d’及び前記LDD領域29は全てP型不純物領域P-typeimpurityregionsにあたり、前記負荷ゲート電極27a、27bはP型ポリシリコンパターンとすることができる。前記LDD領域29は、前記ソース/ドレイン領域33s’、33d’に比べて低い不純物濃度を有する。前記負荷トランジスタTL1、TL2を有する半導体基板は上部層間絶縁膜37で覆われる。前記負荷トランジスタTL1、TL2を有する半導体基板と前記上部層間絶縁膜37との間に上部エッチング阻止膜35が追加して介在させることができる。前記上部エッチング阻止膜35は、前記上部層間絶縁膜37に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記上部層間絶縁膜37がシリコン酸化膜である場合、前記上部エッチング阻止膜35はシリコン窒化膜またはシリコン酸窒化膜siliconoxynitridelayerとすることができる。図5、図17A及び図17Bを参照すると、前記第1駆動ゲート電極7d’及び前記第1負荷ゲート電極27aは前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第1負荷ゲート電極27a、前記下部層間絶縁膜17及び前記下部エッチング阻止膜15を貫く第1ゲートコンタクトホール39aによって露出されて、前記第1ゲートコンタクトホール39aは第1金属ゲートプラグ図示せずで埋め込まれる。また、前記第2駆動ゲート電極7d及び前記第2負荷ゲート電極27bは前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第2負荷ゲート電極27b、前記下部層間絶縁膜17及び前記下部エッチング阻止膜15を貫く第2ゲートコンタクトホール39bによって露出されて、前記第2ゲートコンタクトホール39bは第2金属ゲートプラグ41bで埋め込まれる。前記第1及び第2金属ゲートプラグは、P型半導体及びN型半導体の全てに対して抵抗性接触ohmicを有する金属膜であることが好ましい。例えば、前記金属ゲートプラグはタングステンプラグとすることができる。従って、前記金属ゲートプラグは前記駆動ゲート電極7d’、7dと前記負荷ゲート電極27a、27bとの間にPN接合PNjunctionsが形成されることを防ぐ。これに加えて、前記第1ドレイン領域33d’、前記第1ドレイン半導体プラグ21a及び前記第2負荷ゲート電極27bは、前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第2負荷ゲート電極27b及び前記下部層間絶縁膜17を貫く第1ドレインコンタクトホール43n’によって露出されて、前記第1ドレインコンタクトホール43n’は第1金属ドレインプラグ45n’で埋め込まれる。また、前記第2ドレイン領域、前記第2ノード半導体プラグ及び前記第1負荷ゲート電極27aは、前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第1負荷ゲート電極27a及び前記下部層間絶縁膜17を貫く第2ドレインコンタクトホール43nによって露出され、前記第2ドレインコンタクトホール43nは第2金属ドレインプラグ図示せずで埋め込まれる。結果的に、前記第1金属ドレインプラグ45n’は前記第1ドレイン領域33d’、前記第1ノード半導体プラグ21aの側壁及び前記第2負荷ゲート電極27bに電気的に接続されて、前記第2金属ドレインプラグは前記第2ドレイン領域、前記第2ノード半導体プラグの側壁及び前記第1負荷ゲート電極27aに電気的に接続される。前記金属ドレインプラグも前記金属ゲートプラグのようにP型半導体及びN型半導体に対して抵抗性接触を有する金属プラグであることが好ましい。例えば、前記金属ドレインプラグはタングステンプラグとすることができる。さらに、前記第1金属ドレインプラグ45n’は前記下部エッチング阻止膜15を貫いて前記第1ノード不純物領域13n’に接触することができ、前記第2金属ドレインプラグも前記下部エッチング阻止膜15を貫いて前記第2ノード不純物領域に接触することができる。特に、前記半導体プラグが前記ノード不純物領域と異なる導電型を有したり真性半導体intrinsicsemiconductorである場合、前記第1及び第2金属ドレインプラグはそれぞれ前記第1及び第2ノード不純物領域に接触するように延長されることが好ましい。例えば、前記ノード不純物領域がN型不純物領域であり、前記半導体プラグがP型半導体または真性半導体である場合、前記第1及び第2金属ドレインプラグはそれぞれ前記第1及び第2ノード不純物領域に接触するように延長される。これは前記ノード半導体プラグと前記ノード不純物領域との間のPN接合による高いコンタクト抵抗を減少させるためである。結果的に、前記ノード半導体プラグ、前記金属ドレインプラグ及び前記金属ゲートプラグは、前記第1及び第2駆動トランジスタTD1、TD2と共に前記第1及び第2負荷トランジスタTL1、TL2で構成されたラッチ回路を完成する。前記第1ノード不純物領域13n’、第1ノード半導体プラグ21a、第1ドレイン領域33d’、第1金属ドレインプラグ45n’及び第2負荷ゲート電極27bは互いに電気的に接続されて第1ドレインノードコンタクト構造体を構成する。同様に、前記第2ノード不純物領域、第2ノード半導体プラグ、第2ドレイン領域、第2金属ドレインプラグ及び第1負荷ゲート電極27aは互いに電気的に接続されて第2ドレインノードコンタクト構造体を構成する。さらに、前記第1接地不純物領域13s’及び第2接地不純物領域はそれぞれ第1及び第2下部接地ラインコンタクトホール43s’、43sによって露出される。前記第1下部接地ラインコンタクトホール43s’は第1下部接地ラインコンタクトプラグ45s’で埋め込まれて、前記第2下部接地ラインコンタクトホール43sは第2下部接地ラインコンタクトプラグ図示せずで埋め込まれる。また、前記第1ビットライン不純物領域13d’及び第2ビットライン不純物領域は、それぞれ第1及び第2下部ビットラインコンタクトホール43b’、43bによって露出される。前記第1下部ビットラインコンタクトホール43b’は、第1下部ビットラインコンタクトプラグ45b’で埋め込まれ、前記第2下部ビットラインコンタクトホール43bは第2下部ビットラインコンタクトプラグ図示せずで埋め込まれる。前記下部接地ラインコンタクトプラグ及び前記下部ビットラインコンタクトプラグも前記金属ゲートプラグ及び前記金属ドレインプラグのようにタングステンプラグとすることができる。これとは違い、前記金属ゲートプラグ、前記下部接地ラインコンタクトプラグ、前記下部ビットラインコンタクトプラグ及び前記金属ドレインプラグのそれぞれはタングステンプラグと共に前記タングステンプラグの側壁及び底面を取り囲む障壁金属膜パターンを含むこともできる。前記金属ドレインプラグ及び金属ゲートプラグを有する半導体基板は第1絶縁膜47で覆われる。図6、図17A及び図17Bを参照すると、前記第1下部接地ラインコンタクトプラグ45s’は前記第1絶縁膜47を貫く第1中間接地ラインコンタクトホール49s’によって露出されて、前記第2下部接地ラインコンタクトプラグは前記第1絶縁膜47を貫く第2中間接地ラインコンタクトホール49sによって露出される。前記第1中間接地ラインコンタクトホール49s’は第1中間接地ラインコンタクトプラグ51s’で埋め込まれて、前記第2中間接地ラインコンタクトホール49sは第2中間接地ラインコンタクトプラグ図示せずで埋め込まれる。また、前記第1及び第2転送ゲート電極7t’、7tはそれぞれ前記第1絶縁膜47、上部層間絶縁膜37、上部エッチング阻止膜35、下部層間絶縁膜17及び下部エッチング阻止膜15を貫く第1及び第2ワードラインコンタクトホール49w’、49wによって露出される。前記第1ワードラインコンタクトホール49w’は第1ワードラインコンタクトプラグ51w’で埋め込まれて、前記第2ワードラインコンタクトホール49wは第2ワードラインコンタクトプラグ図示せずで埋め込まれる。前記ワードラインコンタクトプラグ及び前記中間接地ラインコンタクトプラグを有する半導体基板の全面は第2絶縁膜53で覆われる。前記第2絶縁膜53内にワードライン55wが配置される。前記ワードライン55wは、前記第1及び第2活性領域3a、3bの上部を横切るように配置されて前記第1及び第2ワードラインコンタクトプラグの上面に接触する。前記ワードライン55w及び前記第2絶縁膜53は第3絶縁膜57で覆われる。図7、図17A及び図17Bを参照すると、前記第1中間接地ラインコンタクトプラグ51s’及び第2中間接地ラインコンタクトプラグは、それぞれ前記第3絶縁膜57及び第2絶縁膜53を貫く第1及び第2上部接地ラインコンタクトホール59s’、59sによって露出される。前記第1上部接地ラインコンタクトホール59s’は第1上部接地ラインコンタクトプラグ61s’で埋め込まれて、前記第2上部接地ラインコンタクトホール59sは第2上部接地ラインコンタクトプラグ図示せずで埋め込まれる。また、前記第1下部ビットラインコンタクトプラグ45b’及び第2下部ビットラインコンタクトプラグはそれぞれ前記第1ないし第3絶縁膜47、53、57を貫く第1及び第2中間ビットラインコンタクトホール59b’59bによって露出される。前記第1中間ビットラインコンタクトホール59b’は第1中間ビットラインコンタクトプラグ61b’で埋め込まれて、前記第2中間ビットラインコンタクトホール59bは第2中間ビットラインコンタクトプラグ図示せずで埋め込まれる。さらに、前記第1負荷トランジスタTL1の前記第1ソース領域33s’は前記第1ないし第3絶縁膜47、53、57と共に前記上部層間絶縁膜37及び前記上部エッチング阻止膜35を貫く第1電源線コンタクトホール59c’によって露出されて、前記第2負荷トランジスタTL2の前記第2ソース領域は前記第1ないし第3絶縁膜47、53、57と共に前記上部層間絶縁膜37及び前記上部エッチング阻止膜35を貫く第2電源線コンタクトホール59cに露出される。前記第1および第2電源線コンタクトホール59c’、59cはそれぞれ第1及び第2電源線コンタクトプラグ図示せずで埋め込まれる。前記電源線コンタクトプラグを有する半導体基板の全面は第4絶縁膜63で覆われる。図8は、本実施形態によるCMOS型SRAMセルの電源線及び接地線groundlineを示す平面図である。図8で、図面の複雑性complexityofdrawingを避けるために、図7に示された前記ボディパターン23a、23b、下部ビットラインコンタクトホール43b’、43b、下部接地ラインコンタクトホール43s’、43s、中間接地ラインコンタクトホール49s’、49s及びワードライン55wは図示していない。図8、図17A及び図17Bを参照すると、前記第4絶縁膜63内に電源線65c及び接地線65sが配置される。本実施形態によるSRAMセルが図8に示されたように前記x軸及びy軸にそれぞれ平行な行及び列に沿って2次元的に配列された場合、前記電源線65cは偶数の行内に配列されたSRAMセル上に配置され、前記接地線65sは奇数の行内に配列されたSRAMセル上に配置することができる。結果的に、前記電源線65c及び接地線65sは前記第1及び第2活性領域3a、3bの上部を横切るように配置されて互いに入替わりながら繰り返しalternatelyandrepeatedly配列される。前記電源線65cは前記第1及び第2電源線コンタクトプラグに電気的に接続されて、前記接地線65sは前記第1及び第2上部接地ラインコンタクトプラグに電気的に接続される。前記接地線65s、電源線65c及び第4絶縁膜63は第5絶縁膜67で覆われる。図9、図17A及び図17Bを参照すると、前記第1中間ビットラインコンタクトプラグ61b’は、前記第4及び第5絶縁膜63、67を貫く第1上部ビットラインコンタクトホール69b’によって露出されて、前記第2中間ビットラインコンタクトプラグは前記第4及び第5絶縁膜63、67を貫く第2上部ビットラインコンタクトホール69bによって露出される。前記第1上部ビットラインコンタクトホール69b’は第1上部ビットラインコンタクトプラグ71b’で埋められて、前記第2上部ビットラインコンタクトホール69bは第2上部ビットラインコンタクトプラグ図示せずで埋め込まれる。前記第5絶縁膜67上に平行な第1及び第2ビットライン73b’、73bが配置される。前記第1及び第2ビットライン73b’、73bは前記電源線65c及び接地ライン65sの上部を横切るように配置される。前記第1ビットライン73b’は前記第1上部ビットラインコンタクトプラグ71b’に電気的に接続されて、前記第2ビットライン73bは前記第2上部ビットラインコンタクトプラグに電気的に接続される。一方、図5、図17A及び図17Bを参照して説明した前記第1及び第2ドレインノードコンタクト構造体は多様な他の形態で変形することができる。図13C及び図13Dは、本発明の他の実施形態によるSRAMセルの第1ドレインノードコンタクト構造体を示す断面図である。図13Cを参照すると、前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第2負荷ゲート電極27b、前記第1ドレイン領域33d’及び前記下部層間絶縁膜17を貫くように第1金属ドレインプラグ45na’が配置される。これによって、前記第1金属ドレインプラグ45na’は前記第1ドレイン領域33d’及び第2負荷ゲート電極27bに電気的に接続される。前記第1金属ドレインプラグ45na’の下面は前記第1ノード不純物領域13n’の表面よりも高いことが好ましい。この場合、前記第1金属ドレインプラグ45na’と前記第1ノード不純物領域13n’との間に第1ノード半導体プラグ21a’が介在される。結果的に、前記第1金属ドレインプラグ45na’は前記第1ノード半導体プラグ21a’を介して前記第1ノード不純物領域13n’に電気的に接続される。よって、前記第1ノード半導体プラグ21a’は前記第1ノード不純物領域13n’と同様な導電型であることが好ましい。前記第2ノード不純物領域上に形成される第2ドレインノードコンタクト構造体も図13Cに示される前記第1ドレインノードコンタクト構造体と同様な形態を有する。図13Dを参照すると、前記上部層間絶縁膜37、前記上部エッチング阻止膜35、前記第2負荷ゲート電極27b、前記第1ドレイン領域33d’及び前記下部層間絶縁膜17を貫くように第1金属ドレインプラグ45nb’が配置される。前記第1金属ドレインプラグ45nb’と前記第1ノード不純物領域13n’との間に図13Cに示された前記第1ノード半導体プラグ21a’が介在される。さらに、前記第1金属ドレインプラグ45nb’の一部は延長されて前記第1ノード不純物領域13n’に直接に接触する。よって、前記第1ノード半導体プラグ21a’が前記第1ノード不純物領域13n’と異なる導電型を有する半導体であったり真性半導体であるとしても、前記第1金属ドレインプラグ45nb’は、前記第1ドレイン領域33d’、前記第2負荷ゲート電極27b及び前記第1ノード不純物領域13n’の間のコンタクト抵抗を著しく減少させる。前記第2ノード不純物領域上に形成される第2ドレインノードコンタクト構造体も図13Dに示された前記第1ドレインノードコンタクト構造体と同様な形態を有する。次に、図2ないし図9、図10Aないし図17A、図10Bないし図17B、図13C及び図13Dを参照して本実施形態によるSRAMセルの製造方法を説明する。図10Aないし図17Aはそれぞれ図2ないし図9の切断線I-I’に沿って示される断面図であり、図10Bないし図17Bはそれぞれ図2ないし図9の切断線II-II’に沿って示された断面図である。また、図13C及び図13Dは本発明の他の実施形態にドレインノードコンタクト構造体を形成する方法を説明するための断面図である。図2、図10A及び図10Bを参照すると、単結晶シリコン基板などの半導体基板1の所定領域に素子分離膜3を形成してy軸に平行な第1及び第2活性領域3a、3bを限定する。前記第1及び第2活性領域3a、3bのそれぞれは、転送トランジスタ活性領域3t及び前記転送トランジスタ活性領域3tよりも大幅を有する駆動トランジスタ活性領域3dを有するように限定されることができる。さらに、前記活性領域3a、3bのそれぞれは、前記駆動トランジスタ活性領域3dの端部endportionからx軸に沿って隣合うセル領域を向けて延長された接地活性領域3gを含むように限定されることができる。前記第1活性領域3aの前記駆動トランジスタ活性領域3d及び前記転送トランジスタ活性領域3tはそれぞれ前記第2活性領域3bの前記転送トランジスタ活性領域3t及び前記駆動トランジスタ活性領域3dに隣接するように限定される。前記活性領域3a、3b上にゲート絶縁膜5を形成して、前記ゲート絶縁膜5を有する半導体基板の全面上にN型多結晶シリコン膜などのゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記第1活性領域3aの上部を横切る第1駆動ゲート電極7d’及び第1転送ゲート電極7t’と共に前記第2活性領域3bの上部を横切る第2駆動ゲート電極7d及び第2転送ゲート電極7tを形成する。前記第1転送ゲート電極7t’及び前記第1駆動ゲート電極7d’はそれぞれ前記第1活性領域3aの前記転送トランジスタ活性領域3t及び駆動トランジスタ活性領域3dの上部を横切るように形成されて、前記第2転送ゲート電極7t及び前記第2駆動ゲート電極7dはそれぞれ前記第2活性流域3bの前記転送トランジスタ活性領域3t及び駆動トランジスタ活性領域3dの上部を横切るように形成される。前記転送ゲート電極7t’、7t及び駆動ゲート電極7d’、7dをイオン注入マスクとして使って前記活性領域3a、3b内に第1導電型の不純物イオンを注入してLDD領域9を形成する。前記第1導電型の不純物イオンはN型不純物イオンとすることができる。前記転送ゲート電極7t’、7t及び駆動ゲート電極7d’、7dの側壁上にゲートスペーサ11を形成する。前記ゲート電極7t’、7t、7d’、7d及びゲートスペーサ11をイオン注入マスクとして使って前記活性領域3a、3b内に第1導電型の不純物イオンを入れ込む。その結果、前記第1駆動ゲート電極7d’と第1転送ゲート電極7t’との間の前記第1活性領域3a内に第1ノード不純物領域13n’が形成されて、前記第1転送ゲート電極7t’に隣接して前記第1ノード不純物領域13n’の反対側に位置した前記第1活性領域3a内に第1ビットライン不純物領域13d’が形成されて、前記第1駆動ゲート電極7d’に隣接して前記第1ノード不純物領域13n’の反対側に位置した前記第1活性領域3a内に第1接地不純物領域13s’が形成される。また、前記第2駆動ゲート電極7dと第2転送ゲート電極7tとの間の前記第2活性領域3b内に第2ノード不純物領域図示せずが形成され、前記第2転送ゲート電極7tに隣接して前記第2ノード不純物領域の反対側に位置した前記第2活性領域3b内に第2ビットライン不純物領域図示せずが形成され、前記第2駆動ゲート電極7dに隣接して前記第2ノード不純物領域の反対側に位置した前記第2活性領域3b内に第2接地不純物領域図示せずが形成される。この場合、前記LDD領域9は前記ゲートスペーサ11の下部に残る。前記不純物領域13s’、13n’、13d’はLDD領域9よりも高い濃度を有するように形成される。すなわち、前記活性領域3a、3b内にLDD型ソース/ドレインが形成される。前記不純物領域13s’、13n’、13d’を有する半導体基板の全面上に下部層間絶縁膜17を形成する。前記下部層間絶縁膜17を形成する前にコンフォーマルな下部エッチング阻止膜15を形成することができる。前記下部エッチング阻止膜15は前記下部層間絶縁膜17に対してエッチング選択比を有する絶縁膜で形成することが好ましい。図3、図11A及び図11Bを参照すると、前記下部層間絶縁膜17及び前記下部エッチング阻止膜15をパターニングして前記第1及び第2ノード不純物領域をそれぞれ露出させる第1及び第2ノードコンタクトホール19a、19bを形成する。前記第1及び第2ノードコンタクトホール19a、19b内にそれぞれ第1ノード半導体プラグ21a及び第2ノード半導体プラグ図示せずを形成する。前記ノード半導体プラグは選択的エピタキシャル成長selectiveepitaxialgrowth;SEG技術を使って形成することが好ましい。この場合、前記ノード半導体プラグは前記露出されたノード不純物領域と同様な結晶状態を有するように成長される。例えば、前記半導体基板1が単結晶シリコン基板であり、前記選択的エピタキシャル成長技術がシリコンソースガスを使って実施される場合、前記ノード半導体プラグは単結晶シリコン構造を有するように形成される。前記ノード半導体プラグはP型またはN型の導電型を有するようにドーピングされることができる。一方、前記ノード半導体プラグは真性半導体とすることができる。前記ノード半導体プラグを有する半導体基板の全面上に半導体ボディ層を形成する。前記半導体ボディ層は非晶質シリコン層または多結晶シリコン層で形成することができる。前記半導体ボディ層をパターニングして前記下部層間絶縁膜17上に第1及び第2ボディパターン23a、23bを形成する。前記第1ボディパターン23aは前記第1駆動ゲート電極7d’の上部を横切りながら前記第1ノード半導体プラグ21aに接触するように形成されて、前記第2ボディパターン23bは前記第2駆動ゲート電極7dの上部を横切りながら前記第2ノード半導体プラグに接触するように形成される。前記第1及び第2ボディパターン23a、23bを結晶化させて単結晶構造を有するボディパターンで変換convertさせる。前記ボディパターン23a、23bの結晶化は当業界でよく知られた固相エピタキシャルsolidphaseepitaxial;SPE技術を使って実施することができる。例えば、前記固相エピタキシャル技術は前記ボディパターン23a、23bを約500°Cないし800°Cの温度での熱処理工程を使って実施することができる。前記固相エピタキシャル工程を実施する間に前記ノード半導体プラグはシード層seedlayerの役目をする。すなわち、前記ボディパターン23a、23bは前記ノード半導体プラグと同様な結晶構造を有するように変化される。例えば、前記ノード半導体プラグが単結晶シリコンプラグであり、前記ボディパターン23a、23bが非晶質シリコンパターンまたは多結晶シリコンパターンの場合、前記ボディパターン23a、23bは前記固相エピタキシャル技術によって単結晶シリコンパターンに変換される。前記ボディパターン23a、23bの結晶化は前記半導体ボディ層をパターニングする前に実施することもできる。しかしながら、前記半導体ボディ層をパターニングする前に前記結晶化工程を実施すると、後工程で形成される負荷トランジスタのチャンネル領域に結晶粒界grainboundariesが形成されてしまう。この場合、前記負荷トランジスタの電気的特性が著しく低下され、前記半導体基板1の全体にかけて形成されるすべての負荷トランジスタが不均一な電気的特性を示す。よって、前記結晶化工程は前記半導体ボディ層をパターニングした後に実施されることが好ましい。図4、図12A及び図12Bを参照すると、前記結晶化されたボディパターンの表面上にゲート絶縁膜25を形成する。前記ゲート絶縁膜25を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート導電膜は多結晶シリコン膜で形成することができる。前記ゲート導電膜をパターニングして前記第1及び第2ボディパターン23a、23bの上部をそれぞれ横切る第1及び第2負荷ゲート電極27a、27bを形成する。前記第1負荷ゲート電極27aは、その一端が前記第2ノード半導体プラグ上の前記第2ボディパターン23bと重畳したり前記第2ボディパターン23bに隣接するように形成され、前記第2負荷ゲート電極27bは、それの一端が前記第1ノード半導体プラグ21a上の前記第1ボディパターン23aと重畳したり前記第1ボディパターン23aに隣接するように形成される。前記負荷ゲート電極27a、27bをイオン注入マスクとして使って前記ボディパターン23a、23b内に前記第1導電型と異なる第2導電型の不純物イオンを注入し第2導電型のLDD領域29を形成する。続いて、前記負荷ゲート電極27a、27bの側壁上にゲートスペーサ31を形成する。前記負荷ゲート電極27a、27b及び前記ゲートスペーサ31をイオン注入マスクとして使って前記ボディパターン23a、23b内に第2導電型の不純物イオンを入れ込む。その結果、前記第1負荷ゲート電極27aに隣接して前記第1半導体プラグ21aに接触する前記第1ボディパターン23a内に第1ドレイン領域33d’が形成されて、前記第2負荷ゲート電極27bに隣接し前記第2半導体プラグに接触する前記第2ボディパターン23b内に第2ドレイン領域図示せずが形成される。また、前記第1負荷ゲート電極27aに隣接して前記第1ドレイン領域33d’の反対側に位置する前記第1ボディパターン23a内に第1ソース領域33s’が形成されて、前記第2負荷ゲート電極27bに隣接して前記第2ドレイン領域の反対側に位置する前記第2ボディパターン23b内に第2ソース領域図示せずが形成される。結果的に、前記第1及び第2ボディパターン23a、23bにそれぞれ第1及び第2負荷トランジスタTL1、TL2が形成される。前記第2導電型がP型の場合、前記負荷トランジスタTL1、TL2はPMOS薄膜トランジスタにあたり、前記負荷ゲート電極27a、27bはP型多結晶シリコンパターンとすることができる。前記負荷トランジスタTL1、TL2を有する半導体基板の全面上に上部層間絶縁膜37を形成する。前記上部層間絶縁膜37を形成する前に、コンフォーマルな上部エッチング阻止膜35を追加で形成することができる。前記上部エッチング阻止膜35は前記上部層間絶縁膜37に対してエッチング選択比を有する絶縁膜として形成するのが好ましい。例えば、前記上部層間絶縁膜37をシリコン酸化膜で形成する場合、前記上部エッチング阻止膜35はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。図5、図13A及び図13Bを参照すると、前記上部層間絶縁膜37、上部エッチング阻止膜35、負荷ゲート電極27a、27b、下部層間絶縁膜17及び下部エッチング阻止膜15を連続的にパターニングして前記第1及び第2駆動ゲート電極7d’、7dをそれぞれ露出させる第1及び第2ゲートコンタクトホール39a、39bを形成する。前記第1ゲートコンタクトホール39a内に第1金属ゲートプラグ図示せずを形成して、前記第2ゲートコンタクトホール39b内に第2金属ゲートプラグ41bを形成する。前記上部層間絶縁膜37、上部エッチング阻止膜35、負荷ゲート電極27a、27b、下部層間絶縁膜17及び下部エッチング阻止膜15をパターニングして第1及び第2ドレインコンタクトホール43n’、43nを形成する。前記第1ドレインコンタクトホール43n’は前記第1ドレイン領域33d’、第1ノード半導体プラグ21aの側壁、第2負荷ゲート電極27b及び第1ノード不純物領域13n’を露出させるように形成されて、前記第2ドレインコンタクトホール43nは前記第2ドレイン領域、第2ノード半導体プラグの側壁、第1負荷ゲート電極27a及び第2ノード不純物領域を露出させるように形成される。前記ドレインコンタクトホール43n’、43nを形成する間に、前記第1及び第2接地不純物領域をそれぞれ露出させる第1及び第2下部接地ラインコンタクトホール43s’、43sと共に、前記第1及び第2ビットライン不純物領域をそれぞれ露出させる第1及び第2下部ビットラインコンタクトホール43b’、43bを形成することができる。前記第1ドレインコンタクトホール43n’内に第1金属ドレインプラグ45n’を形成して、前記第2ドレインコンタクトホール43n内に第2金属ドレインプラグ図示せずを形成する。また、前記第1下部接地ラインコンタクトホール43s’内に第1下部接地ラインコンタクトプラグ45s’を形成して、前記第2下部接地ラインコンタクトホール43s内に第2下部接地ラインコンタクトプラグ図示せずを形成する。さらに、前記第1下部ビットラインコンタクトホール43b’内に第1下部ビットラインコンタクトプラグ45b’を形成して、前記第2下部ビットラインコンタクトホール43b内に第2下部ビットラインコンタクトプラグ図示せずを形成する。前記第1及び第2ドレインコンタクトホール43n’、43n、第1及び第2下部接地ラインコンタクトホール43s’、43sと、前記第1及び第2下部ビットラインコンタクトホール43b’、43bは、前記第1及び第2ゲートコンタクトホール39a、39bと同時に形成することもできる。この場合、前記金属ドレインプラグ、下部ビットラインコンタクトプラグ及び下部接地ラインコンタクトプラグも前記金属ゲートプラグと同時に形成される。前記金属ドレインプラグ、下部ビットラインコンタクトプラグ、下部接地ラインコンタクトプラグ及び前記金属ゲートプラグはP型半導体及びN型半導体に対して抵抗性接触ohmiccontactを有する金属膜で形成することが好ましい。具体的に、前記プラグはチタニウム窒化膜などの障壁金属膜及びタングステン膜などの金属膜を順に積層させて、前記金属膜及び前記障壁金属膜を平坦化させて形成することができる。その結果、前記プラグのそれぞれはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜パターンを有するように形成される。一方、前記プラグはタングステン膜などの金属膜のみで形成することもできる。前記金属ドレインプラグ、下部ビットラインコンタクトプラグ、下部接地ラインコンタクトプラグ及び前記金属ゲートプラグを有する半導体基板の全面上に第1絶縁膜47を形成する。一方、前記金属ドレインプラグは、図13Bを参照して説明したものとは異なる形態を有するように形成できる。図13C及び図13Dは本発明の他の実施形態によるSRAMセルの金属ドレインプラグを形成する方法を説明するための断面図である。図13Cを参照すると、前記上部層間絶縁膜37、上部エッチング阻止膜35、第2負荷ゲート電極27b、前記第1ドレイン領域33d’及び前記第1ノード半導体プラグ21aをエッチングして第1ドレインコンタクトホール43na’を形成する。前記第1ドレインコンタクトホール43na’は前記第1ノード不純物領域13n’が露出されないように形成することが好ましい。これによって、前記第1ドレインコンタクトホール43na’を形成した後に前記第1ノード不純物領域13n’上にくぼんだ第1ノード半導体プラグ21a’が残る。続いて、前記第1ドレインコンタクトホール43na’内にタングステン膜などの金属膜を使って第1金属ドレインプラグ45na’を形成する。前記第1金属ドレインプラグ45na’と同様な形態を有する第2金属ドレインプラグ図示せずが形成される。図13Cに示された第1金属ドレインプラグ45na’は前記ノード半導体プラグが前記ノード不純物領域と同様な導電型を有する場合に形成されることが好ましい。図13Dを参照すると、図13Cで説明した前記第1ドレインコンタクトホール43na’を形成した後に前記下部層間絶縁膜17及び前記下部エッチング阻止膜15をさらにエッチングする。その結果、くぼんだ前記第1ノード半導体プラグ21a’と共に前記第1ノード不純物領域13n’を露出させる第1ドレインコンタクトホール43nb’が形成される。前記第1ドレインコンタクトホール43nb’内にタングステン膜などの金属膜を使って第1金属ドレインプラグ45nb’を形成する。これによって、前記第1ノード半導体プラグ21a’が前記第1ノード不純物領域13n’と異なる導電型を有する半導体物質または真性半導体物質に形成されても、前記第1金属ドレインプラグ45nb’は、前記第1ドレイン領域33d’、前記第2負荷ゲート電極27b及び前記第1ノード不純物領域13n’の間のコンタクト抵抗を著しく減少させる。前記第1金属ドレインプラグ45nb’を形成する間に前記第2ノード不純物領域上に前記第1金属ドレインプラグ45nb’と同様な形態を有する第2金属ドレインプラグ図示せずが形成される。図6、図14A及び図14Bを参照すると、前記第1絶縁膜47、上部層間絶縁膜37、上部エッチング阻止膜35、下部層間絶縁膜17及び下部エッチング阻止膜15をパターニングして前記第1及び第2転送ゲート電極7t’、7tをそれぞれ露出させる第1及び第2ワードラインコンタクトホール49w’、49wを形成する。前記ワードラインコンタクトホール49w’、49wを形成する間に、前記第1下部接地ラインコンタクトプラグ45s’及び第2下部接地ラインコンタクトプラグをそれぞれ露出させる第1及び第2中間接地ラインコンタクトホール49s’、49sが形成される。前記第1及び第2ワードラインコンタクトホール49w’、49w内にそれぞれ第1ワードラインコンタクトプラグ51w’及び第2ワードラインコンタクトプラグ図示せずを形成して、前記第1及び第2中間接地ラインコンタクトホール49s’、49s内にそれぞれ第1中間接地ラインコンタクトプラグ51s’及び第2中間接地ラインコンタクトプラグ図示せずを形成する。前記ワードラインコンタクトプラグ及び前記中間接地ラインコンタクトプラグを有する半導体基板の全面上に第2絶縁膜53を形成する。続いて、前記第2絶縁膜53内にダマシーン工程を使って前記x軸に平行なワードライン55wを形成する。前記ワードライン55wは前記ワードラインコンタクトプラグに接触するように形成される。続いて、前記ワードライン55wを有する半導体基板の全面上に第3絶縁膜57を形成する。図7、図15A及び図15Bを参照すると、前記第1ないし第3絶縁膜47、53、57、前記上部層間絶縁膜37及び前記上部エッチング阻止膜35をパターニングして前記第1ソース領域33s’及び第2ソース領域図示せずをそれぞれ露出させる第1及び第2電源線コンタクトホール59c’、59cを形成する。前記電源線コンタクトホール59c’、59cを形成する間に前記第1及び第2中間接地ラインコンタクトプラグをそれぞれ露出させる第1及び第2上部接地ラインコンタクトホール59s’、59sと共に前記第1及び第2下部ビットラインコンタクトプラグをそれぞれ露出させる第1及び第2中間ビットラインコンタクトホール59b’、59bが形成される。前記第1及び第2電源線コンタクトホール59c’、59c内にそれぞれ第1及び第2電源線コンタクトプラグ図示せずを形成して、前記第1及び第2上部接地ラインコンタクトホール59s’、59s内にそれぞれ第1上部接地ラインコンタクトプラグ61s’及び第2上部接地ラインコンタクトプラグ図示せずを形成する。前記電源線コンタクトプラグ及び上部接地ラインコンタクトプラグを形成する間に前記第1及び第2中間ビットラインコンタクトホール59b’、59b内にそれぞれ第1中間ビットラインコンタクトプラグ61b’及び第2中間ビットラインコンタクトプラグ図示せずが形成される。図8、図16A及び図16Bを参照すると、前記電源線コンタクトプラグを有する半導体基板の全面上に第4絶縁膜63を形成する。前記第4絶縁膜63内にダマシーン工程を使って前記活性領域3a、3bの上部を横切る接地ライン65s及び電源線65cを形成する。前記接地ライン65sは前記第1及び第2上部接地ラインコンタクトプラグに接触するように形成されて、前記電源線65cは前記第1及び第2電源線コンタクトプラグに接触するように形成される。図9、図17A及び図17Bを参照すると、前記電源線65c及び接地ライン65sを有する半導体基板の全面上に第5絶縁膜67を形成する。前記第5絶縁膜67をパターニングして前記第1及び第2中間ビットラインコンタクトプラグをそれぞれ露出させる第1及び第2上部ビットラインコンタクトホール69b’、69bを形成する。前記第1及び第2上部ビットラインコンタクトホール69b’、69b内にそれぞれ第1上部ビットラインコンタクトプラグ71b’及び第2上部ビットラインコンタクトプラグ図示せずを形成する。前記上部ビットラインコンタクトプラグを有する半導体基板の全面上に金属膜などの導電膜を形成する。前記導電膜をパターニングして平行な第1及び第2ビットライン73b’、73bを形成する。前記第1ビットライン73b’は前記第1上部ビットラインコンタクトプラグ71b’を覆うように形成されて、前記第2ビットライン73bは前記第2上部ビットラインコンタクトプラグを覆うように形成される。"