アクセス要求が指定する仮想アドレスを物理アドレスに変換するアドレス変換装置において、仮想アドレスと物理アドレスとの対応関係を示すアドレス情報と、アドレス情報がアドレス変換に使用されたか否かを示す使用情報とを対応付けて記憶するエントリを複数有する記憶部と、新たなアドレス情報を記憶させるエントリを示すポインタ値を保持するポインタ部と、前記ポインタ部が保持するポインタ値をインクリメントするインクリメント部と、新たなアドレス情報を前記記憶部に記憶する場合、前記ポインタ部が保持するポインタ値が示しているエントリを参照し、参照したエントリの使用情報が、該エントリに対応するアドレス情報がアドレス変換に使用されたことを示す場合には前記インクリメント部に前記ポインタ値をインクリメントさせ、インクリメントされたポインタ値が示すエントリに前記新たなアドレス情報を記憶させる制御部と、を有することを特徴とするアドレス変換装置。前記制御部は、前記対応関係を示すアドレス情報がアドレス変換に使用済みである旨を前記参照した使用情報が示すとき、前記アドレス情報がアドレス変換に未使用である旨を示すように前記参照した使用情報を変更することを特徴とする請求項1記載のアドレス変換装置。前記制御部は、前記複数のエントリの各々に対応する制御回路を有し、前記制御回路は、前記アドレス情報の書込みが要求され、かつ対応する前記エントリが前記ポインタ値が示しているエントリである場合に、該アドレス情報の前記エントリに対する書込み信号を出力する書込み発生回路と、対応する前記エントリの使用情報が、該エントリに対応するアドレス情報がアドレス変換に使用されたことを示す場合に、状態ビットがセットされるラッチ回路と、前記ラッチ回路の前記状態ビットがセットされており、かつ対応する前記エントリが前記ポインタ値が示しているエントリである場合に、前記ポインタ値をインクリメントさせるインクリメント信号を出力する出力回路とを有し、前記ラッチ回路は、前記インクリメント信号が出力されると前記状態ビットをクリアすることを特徴とする請求項1記載のアドレス変換装置。前記制御部は、前記複数のエントリの各々に対応する制御回路を有し、前記制御回路は、前記アドレス情報の書込みが要求され、かつ対応する前記エントリが前記ポインタ値が示しているエントリである場合に、該アドレス情報の前記エントリに対する書込み信号を出力する書込み発生回路と、対応する前記エントリの使用情報が、該エントリに対応するアドレス情報がアドレス変換に使用されたことを示し、かつ対応する前記エントリが前記ポインタ値が示しているエントリである場合に、前記ポインタ値をインクリメントさせるインクリメント信号を出力する出力回路とを有することを特徴とする請求項1記載のアドレス変換装置。前記エントリは、前記書込み信号に応じて、前記アドレス情報が有する前記仮想アドレスが書込まれ記憶する第1のラッチ回路と、前記書込み信号に応じて、前記アドレス情報が有する前記物理アドレスが書込まれ記憶する第2のラッチ回路と、前記アクセス要求が指定する仮想アドレスが前記第1のラッチ回路に記憶されている仮想アドレスと一致するか否かを判定するとともに、判定結果に応じて前記使用情報を出力する判定回路とを有し、前記判定回路にて前記仮想アドレスが一致すると判定された場合には、前記第2のラッチ回路に記憶されている物理アドレスを出力することを特徴とする請求項3又は4記載のアドレス変換装置。アドレス変換に使用する前記アドレス情報の検索は、前記複数のエントリについて並列して実行することを特徴とする請求項1~5の何れか1項に記載のアドレス変換装置。仮想アドレスと物理アドレスとの対応関係を示すアドレス情報と、アドレス情報がアドレス変換に使用されたかを示す使用情報とを対応付けてそれぞれ記憶するエントリを複数有する記憶部を備えた情報処理装置における、アクセス要求に含まれる仮想アドレスを物理アドレスに変換するアドレス変換装置の制御方法において、新たなアドレス情報を前記記憶部に記憶する場合、前記情報処理装置の制御部が、新たなアドレス情報を記憶するエントリを示すポインタ値が示しているエントリを参照し、参照したエントリの使用情報が、参照したエントリに記憶されているアドレス情報がアドレス変換に使用済みであることを示す場合、前記ポインタ値をインクリメントし、インクリメントされたポインタ値が示すエントリに、前記新たなアドレス情報を記憶させることを特徴とするアドレス変換装置の制御方法。供給される命令コードをデコードする命令デコード部と、前記命令デコード部による命令コードのデコード結果に基づいて、実行する命令を発行する命令発行部と、前記命令発行部から発行された命令を実行する命令実行部と、前記命令実行部からのアクセス要求に含まれる仮想アドレスを物理アドレスに変換するアドレス変換装置と、を有し、前記アドレス変換装置は、仮想アドレスと物理アドレスとの対応関係を示すアドレス情報と、アドレス情報がアドレス変換に使用されたか否かを示す使用情報とを対応付けて記憶するエントリを複数有する記憶部と、新たなアドレス情報を記憶させるエントリを示すポインタ値を保持するポインタ部と、前記ポインタ部が保持するポインタ値をインクリメントするインクリメント部と、新たなアドレス情報を前記記憶部に記憶する場合、前記ポインタ部が保持するポインタ値が示しているエントリを参照し、参照したエントリの使用情報が、該エントリに対応するアドレス情報がアドレス変換に使用されたことを示す場合には前記インクリメント部に前記ポインタ値をインクリメントさせ、インクリメントされたポインタ値が示すエントリに前記新たなアドレス情報を記憶させる制御部と、を有することを特徴とする演算処理装置。図7に示したようなFIFO制御方式を用いたマイクロTLBにおいて、エントリの書込みは、すでに登録されているエントリの読出し頻度にかかわらず、順番にエントリを書換えることによって行われている。そのため、頻繁に使用されているエントリであっても、そのエントリが登録されている記憶部CAM回路を書込みポインタが指し示せば、新しいエントリが上書きされることで消されてしまう。これにより、マイクロTLBの参照時にミスヒットするエントリがヒットしないことが多くなり、性能が低下してしまう。また、擬似的なLRU方式を採用すると、複雑な制御を行うためにLRU制御に係る回路規模、すなわち実装面積が大きくなるという問題がある。1つの側面では、本発明は、エントリのヒット率の低下を抑制することを目的とする。アドレス変換装置の一態様は、仮想アドレスと物理アドレスとの対応関係を示すアドレス情報と、アドレス情報がアドレス変換に使用されたか否かを示す使用情報とを対応付けて記憶するエントリを複数有する記憶部と、新たなアドレス情報を記憶させるエントリを示すポインタ値を保持するポインタ部と、ポインタ部が保持するポインタ値をインクリメントするインクリメント部と、新たなアドレス情報を記憶部に記憶する場合、ポインタ値が示しているエントリを参照し、参照したエントリの使用情報が、該エントリに対応するアドレス情報がアドレス変換に使用されたことを示す場合にはインクリメント部にポインタ値をインクリメントさせ、インクリメントされたポインタ値が示すエントリに新たなアドレス情報を記憶させる制御部とを有する。発明の1態様においては、エントリのヒット率の低下を抑制することができる。以下、本発明の実施形態を図面に基づいて説明する。第1の実施形態本発明の第1の実施形態について説明する。図1は、本実施形態における情報処理装置の構成例を示す図である。図1において、11は演算処理装置としてのCPUCentralProcessingUnitであり、18はメインメモリ主記憶部である。CPU11は、命令発行部12と、命令実行部13と、一次キャッシュ15及びアドレス変換バッファTLB:TranslationLookasideBuffer部16を有する一次キャッシュ部14と、二次キャッシュ部17とを有する。CPU11命令発行部12、命令実行部13、一次キャッシュ部14、二次キャッシュ部17は、例えば1つのチップに形成され、図示しないバス等を介してメインメモリ18と接続されている。命令発行部12及び命令実行部13により、CPU11が実行する命令の流れの制御や演算が行われる。命令発行部12は、記憶装置から供給される命令コードをデコードし、その結果に基づき命令実行部13が実行すべき命令を発行する。命令実行部13は、命令発行部12から発行された命令を実行する。例えば、命令実行部13は、記憶装置からデータを読み込み、命令発行部12からの命令に従って演算し演算結果を出力する。一次キャッシュ15、二次キャッシュ部17、メインメモリ18は、命令発行部12や命令実行部13が読み込むコードやデータ等を記憶する記憶装置である。一次キャッシュ15は、命令発行部12や命令実行部13からの要求に対して高速に応答可能である。二次キャッシュ部17には、一次キャッシュ15に記憶容量の点で記憶することができない情報命令コード、データ等のうち、利用頻度が比較的高い情報が記憶される。また、二次キャッシュ部17に記憶容量の点で記憶することができない情報命令コード、データ等は、メインメモリ18に記憶される。また、メインメモリ18には、仮想アドレスから物理アドレスへのアドレス変換テーブル仮想アドレスと物理アドレスの対応関係を示すアドレス情報が記憶されている。TLB部16は、この仮想アドレスから物理アドレスへのアドレス変換テーブルの情報の一部を保持キャッシュし、命令発行部12や命令実行部13から出力された仮想アドレスを物理アドレスに変換する。命令発行部12や命令実行部13からデータ等の読み込みが要求されると、TLB部16にて仮想アドレスを物理アドレスに変換し、物理アドレスを用いて記憶装置一次キャッシュ15、二次キャッシュ部17、メインメモリ18に対してアクセスを行う。そして、対応するデータ等が一次キャッシュ15に存在する場合には、一次キャッシュ15から命令発行部12や命令実行部13に供給される。対応するデータ等が一次キャッシュ15に存在しない場合には、二次キャッシュ部17を検索し、二次キャッシュ部17に存在すれば、二次キャッシュ部17から一次キャッシュ15を介して命令発行部12や命令実行部13にデータ等が供給される。対応するデータ等が二次キャッシュ部17にも存在しない場合には、メインメモリ18から二次キャッシュ部17及び一次キャッシュ15を介して命令発行部12や命令実行部13にデータ等が供給される。図2は、TLB部16の構成例を示す図である。本実施形態におけるTLB部16は、データキャッシュと同様に2階層の構造が用いられ、マイクロTLB部21及びメインTLB部22を有する。マイクロTLB部21は、容量が小さいエントリ数が少ないが高速にアクセス可能なTLBである。マイクロTLB部21は、高速性が要求されるため、例えば参照方式としてフルアソシアティブ方式が用いられ、ラッチを使ったCAMContentAddressableMemory:連想メモリ等を用いて構成される。また、メインTLB部22は、マイクロTLB部21よりも低速かつ大容量エントリ数が多いのTLB部である。メインTLB部22は、例えば参照方式としてセットアソシアティブ方式が用いられ、SRAMStaticRandomAccessMemory等を用いて構成される。命令発行部12や命令実行部13から要求が発行されると、TLB部16は、要求において指定された仮想アドレスVAを用いてアドレス情報を検索して、仮想アドレスVAを物理アドレスPAに変換する。まず、マイクロTLB部21が検索され、指定された仮想アドレスVAに係るアドレス情報があれば、そのアドレス情報が有する物理アドレスPAの情報仮想アドレスVAに対応する物理アドレスPAが、変換後の物理アドレスPAとして出力される。マイクロTLB部21を検索した結果、指定された仮想アドレスVAに係る情報がマイクロTLB部21にない場合には、仮想アドレスVAがメインTLB部22に供給され、供給された仮想アドレスVAを用いてメインTLB部22が検索される。指定された仮想アドレスVAに係るアドレス情報がメインTLB部22にあれば、そのアドレス情報が有する物理アドレスPAの情報がマイクロTLB部21に出力され、マイクロTLB部21に登録される。そして、再度マイクロTLB部21が検索され、指定された仮想アドレスVAに対応する物理アドレスPAの情報がマイクロTLB部21から出力される。図3は、マイクロTLB部21の構成例を示す図である。図3に示すマイクロTLB部21は、FIFOFirstInFirstOut制御方式の書込みポインタを使用する。図3に示すマイクロTLB部21では、書込みポインタ書込みポインタ信号が指し示す記憶部CAM回路33-iに、仮想アドレスと物理アドレスの対応関係を示すアドレス情報についての新しいエントリが書込まれ、登録が行われる。また、書込みポインタが指し示す記憶部へ新しいエントリを書込むと、書込みポインタを1つ進めて次に書込みを行う記憶部を指し示す。なお、以下の説明において、iは添え字であり、i=1、2、3、...、Nの自然数である。図3に示すように、マイクロTLB部21は、CAMContentAddressableMemory:連想メモリ部31及び書込み制御部32を有する。CAM部31は、それぞれが1エントリ分のアドレス情報、すなわち1の仮想アドレス及び当該仮想アドレスに対応する物理アドレスが記憶される複数のCAM回路33-iを有する。CAM回路33-iには、エントリとして書込むことにより登録するアドレス情報の仮想アドレスWVA及び物理アドレスWPAが入力され、データ等に係るアクセス要求において指定される仮想アドレスAVAが入力される。また、CAM回路33-iには、書込みイネーブル信号WEN-iが入力される。例えば、仮想アドレスWVA及び物理アドレスWPAはメインTLB21より供給され、仮想アドレスAVAは命令発行部12や命令実行部13より供給される。また、CAM回路33-iは、エントリがヒットしたかエントリが仮想アドレスの変換に使用されたかを示すヒット信号Hit-iを出力するとともに、物理アドレスPAD-iを出力する。CAM回路33-iの構成例を図4に示す。CAM回路33-iは、アドレスラッチ回路41、42、マッチ回路43、及びセレクタ回路44を有する。アドレスラッチ回路41は、エントリとして書込まれるアドレス情報の仮想アドレスWVA及び書込みイネーブル信号WEN-iが入力される。アドレスラッチ回路41は、書込みイネーブル信号WEN-iがアクティブになると供給されている仮想アドレスWVAをラッチするとともに、ラッチしている仮想アドレスWVAを出力する。また、アドレスラッチ回路42は、エントリとして書込まれるアドレス情報の物理アドレスWPA及び書込みイネーブル信号WEN-iが入力される。アドレスラッチ回路42は、書込みイネーブル信号WEN-iがアクティブになると供給されている物理アドレスWPAをラッチするとともに、ラッチしている物理アドレスWPAを出力する。マッチ回路43は、CAM回路33-iに登録されているエントリの仮想アドレスとアクセス要求において指定される仮想アドレスAVAとが一致するか否かを判定する。マッチ回路43は、アドレスラッチ回路41によりラッチされている仮想アドレスWVAが入力されるとともに、アクセス要求において指定される仮想アドレスAVAが入力される。マッチ回路43は、ラッチされている仮想アドレスWVAと指定された仮想アドレスAVAが一致すると判定した場合には、出力するヒット信号Hit-iをアクティブにする。セレクタ回路44は、アドレスラッチ回路42によりラッチされている物理アドレスWPA及びマッチ回路43から出力されるヒット信号Hit-iが入力される。セレクタ回路44は、ヒット信号Hit-iがアクティブである場合には、ラッチされている物理アドレスWPAを物理アドレスPAD-iとして出力する。このように、CAM回路33-iでは、書込みイネーブル信号WEN-iがアクティブになることで、アドレスラッチ回路41、42にアドレス情報の仮想アドレスWVA及び物理アドレスWPAがそれぞれ書込まれ、記憶される。また、エントリの参照時に、入力される仮想アドレスAVAと登録されている仮想アドレスとが一致する場合には、ヒット信号Hit-iがアクティブにされ、登録されている物理アドレスが仮想アドレスAVAに対応する物理アドレスとして出力される。図3に戻り、書込み制御部32は、新たなアドレス情報をCAM部31に記憶させる際に、書込みポインタが指し示すCAM回路33-iに対しアドレス情報の書込みを指示する。書込み制御部32は、書込み制御回路34-i、FIFOカウンタラッチ回路35、FIFOカウンタインクリメント回路36、インクリメント発生回路37、及び書込み選択回路38を有する。書込み制御回路34-iは、書込みポインタ信号WPS-i、アドレス情報の書込みを要求する書込み信号WS、及びCAM回路33-iから出力されるヒット信号Hit-iが入力される。書込み制御回路34-iは、入力される書込みポインタ信号WPS-i、書込み信号WS、及びヒット信号Hit-iに応じて、書込みイネーブル信号WEN-i及びインクリメント信号INC-iを制御して出力する。FIFOカウンタラッチ回路35は、書込み信号WSやインクリメント発生回路37の出力信号を受けると、FIFOカウンタインクリメント回路36の出力をラッチして出力する。FIFOカウンタインクリメント回路36は、FIFOカウンタラッチ回路35から出力されるカウント値を1だけインクリメントして出力する。インクリメント発生回路37は、書込み制御回路34-iから出力されるインクリメント信号INC-iに基づいて、FIFOカウンタラッチ回路35に対しFIFOカウンタインクリメント回路36の出力のラッチを指示する。インクリメント発生回路37は、インクリメント信号INC-1~INC-Nの内のいずれかがアクティブである場合には、FIFOカウンタラッチ回路35に対しFIFOカウンタインクリメント回路36の出力のラッチを指示する。これにより、インクリメント信号INC-1~INC-Nがアクティブになると、FIFOカウンタラッチ回路35から出力されるカウント値がインクリメントされることとなる。書込み選択回路38は、FIFOカウンタラッチ回路35から出力されるカウント値をデコードして、書込みポインタ信号WPS-1~WPS-Nの内のいずれか1つの書込みポインタ信号WPS-iをアクティブにする。このアクティブにされた書込みポインタ信号WPS-iが、次に情報が書込まれる記憶部CAM回路33-iを指し示す書込みポインタに相当する。図5は、書込み制御回路34-iの構成例を示す図である。書込み制御回路34-iは、書込み発生回路51、ユーズドビットUSED-BITラッチ回路52、及びユーズドビット回路53を有する。書込み発生回路51は、書込みポインタ信号WPS-i及び書込み信号WSが入力される。書込み発生回路51は、入力される書込みポインタ信号WPS-i及び書込み信号WSがともにアクティブである場合に、出力する書込みイネーブル信号WEN-iをアクティブにする。ユーズドビットラッチ回路52は、CAM回路33-iから出力されるヒット信号Hit-iがアクティブになったこと、すなわちCAM回路33-iにエントリとして登録されているアドレス情報が使用されたことを記憶する回路である。ユーズドビットラッチ回路52は、登録されているアドレス情報が使用されたことを示すユーズドビットUSED-BITを有するとともに、ユーズドビットの状態を出力信号S1により出力する。ユーズドビットラッチ回路52は、ヒット信号Hit-iがアクティブになったとき、すなわちCAM回路33-iに登録されているアドレス情報が使用されたときにユーズドビットをセットし、出力信号S1をアクティブにする。また、ユーズドビットラッチ回路52は、ユーズドビット回路53の出力信号S2インクリメント信号INC-iがアクティブになったときにユーズドビットをクリアし、出力信号S1をインアクティブにする。つまり、ユーズドビットラッチ回路52は、ヒット信号Hit-iがアクティブになると、ユーズドビットをセットして出力信号S1をアクティブにし、その状態をユーズドビット回路53の出力信号S2がアクティブになるまで維持する。そして、ユーズドビットラッチ回路52は、出力信号S2がアクティブになるとユーズドビットをクリアし出力信号S1をインアクティブにする。ユーズドビット回路53は、書込みポインタ信号WPS-i及びユーズドビットラッチ回路52の出力信号S1が入力される。ユーズドビット回路53は、入力される書込みポインタ信号WPS-i及びユーズドビットラッチ回路52の出力信号S1がともにアクティブである場合に、出力するインクリメント信号INC-i出力信号S2をアクティブにする。ユーズドビット回路53は、例えば書込みポインタ信号WPS-i及びユーズドビットラッチ回路52の出力信号S1を入力とし、インクリメント信号INC-i出力信号S2を出力とする論理積演算回路AND回路である。次に、本実施形態におけるマイクロTLB部21に係る動作について説明する。まず、データ等に係るアクセス要求において指定された仮想アドレスを物理アドレスに変換するためにエントリを参照する場合の動作について説明する。アクセス要求において指定された仮想アドレスAVAが各CAM回路33-iに入力され、その仮想アドレスAVAと登録されているエントリの仮想アドレスとが一致するか否かがマッチ回路43により判定される。その結果、仮想アドレスAVAと登録されているエントリの仮想アドレスとが一致する場合には、ヒット信号Hit-iがアクティブにされ、登録されている物理アドレスが仮想アドレスAVAに対応する物理アドレスとして出力される。一方、仮想アドレスAVAと登録されているエントリの仮想アドレスとが一致しない場合には、ヒット信号Hit-iはインアクティブである。なお、このエントリの参照動作は、CAM回路33-iのすべてについて並列に行われる。次に、マイクロTLB部21に新しいエントリとしてアドレス情報を書込む場合の動作について説明する。エントリの書込み命令を受ける書込み信号WSがアクティブにされると、書込み制御回路34-iにより、書込みポインタアクティブな書込みポインタ信号WPS-iが指し示すCAM回路33-iへの書込みイネーブル信号WEN-iがアクティブになる。書込みイネーブル信号WEN-iがアクティブになると、それを受けるCAM回路33-i内のアドレスラッチ回路41に仮想アドレスWVAが書込まれ、アドレスラッチ回路42に物理アドレスWPAが書込まれる。このようにして、新たに登録するアドレス情報の仮想アドレスWVA及び物理アドレスWPAがCAM回路33-iに記憶される。ここで、書込み制御部32による書込みポインタ書込みポインタ信号に係る制御について説明する。前述したCAM回路33-iへの新たなアドレス情報の書込みによる登録と同時に、次の書込みに備えて、FIFOカウンタラッチ回路35は、1つカウントアップしたポインタ情報カウント値をラッチする。これにより、先ほどアドレス情報が書込まれたCAM回路33-iの次に新たなエントリを登録すべきCAM回路33-iを指し示す書込みポインタ信号WPS-iが、書込み選択回路38によりアクティブにされる。このアクティブにされた書込みポインタ信号WPS-iが入力される書込み制御回路34-iにおいてユーズドビットがセットされている場合には、書込み制御回路34-iは、インクリメント信号INC-iをアクティブにするとともに、ユーズドビットをクリアする。書込み制御回路34-iのインクリメント信号INC-iがアクティブになることで、インクリメント発生回路37から信号が出力され、FIFOカウンタラッチ回路35は、1だけインクリメントしたポインタ情報カウント値をラッチする。すなわち、書込みポインタがさらに1つ進み、さらに次の順に位置するCAM回路33-iを指し示す書込みポインタ信号WPS-iが、書込み選択回路38によりアクティブにされる。以下、同様にしてユーズドビットがセットされている場合には、書込みポインタを1つ先に進めていき、ユーズドビットがセットされていないところまで書込みポインタを進める。ここで、ユーズドビットがセットされている場合に、書込みポインタを1つ先に進めるとともに、ユーズドビットをクリアするのは、書込みポインタが永久に進んでしまうことを回避するためである。なお、新たなエントリの書込み前に、アクティブな書込みポインタ信号WPS-iが指し示すCAM回路33-iのエントリがヒットした場合には、ヒット信号Hit-iがアクティブになることで、ユーズドビットがセットされる。これにより、書込みポインタが1つ進んで、次に新たなエントリを登録すべきCAM回路33-iを指し示す書込みポインタ信号WPS-iがアクティブにされる。第1の実施形態によれば、CAM回路33-iのエントリがヒットした場合、すなわちCAM回路33-iのエントリが使用された場合には、それに対応する書込み制御回路34-iにおいてエントリが使用されたことを示すユーズドビットをセットする。また、書込みポインタアクティブな書込みポインタ信号WPS-iが指し示すCAM回路33-iに対応するユーズドビットがセットされているあるいはセットされた場合には、書込みポインタが次に進められる。これにより、制御を複雑にすることなく、FIFO制御方式による簡単な制御のままで、最近使用されたエントリが書換え上書き消去の対象になることを回避することができる。したがって、最近使用されたエントリが新たなエントリの書込みにより上書き消去されることを回避するためのLRU制御を簡単な構成で実現でき、エントリのヒット率の低下を抑制することができる。第2の実施形態次に、本発明の第2の実施形態について説明する。第2の実施形態は、書込み制御部32内の書込み制御回路34-iの構成が前述した第1の実施形態とは異なり、その他の構成等については同様である。そこで、以下では、第2の実施形態における書込み制御回路34-iについて説明し、他の説明は省略する。図6は、第2の実施形態における書込み制御回路34-iの構成例を示す図である。書込み制御回路34-iは、書込み発生回路61、及びユーズドビットUSED-BIT回路62を有する。書込み発生回路61は、書込みポインタ信号WPS-i及び書込み信号WSが入力される。書込み発生回路61は、入力される書込みポインタ信号WPS-i及び書込み信号WSがともにアクティブである場合に、出力する書込みイネーブル信号WEN-iをアクティブにする。ユーズドビット回路62は、書込みポインタ信号WPS-i及びCAM回路33-iから出力されるヒット信号Hit-iが入力される。ユーズドビット回路62は、入力される書込みポインタ信号WPS-i及びヒット信号Hit-iがともにアクティブである場合に、出力するインクリメント信号INC-iをアクティブにする。ユーズドビット回路62は、例えば書込みポインタ信号WPS-i及びヒット信号Hit-iを入力とし、インクリメント信号INC-iを出力とするAND回路である。図6に示すように書込み制御回路34-iを構成することで、アクティブな書込みポインタ信号WPS-iが指し示すCAM回路33-iのエントリがヒットしてヒット信号Hit-iがアクティブになると、インクリメント信号INC-iがアクティブになる。これにより、書込みポインタが1つ進んで、次に新たなエントリを登録すべきCAM回路33-iを指し示す書込みポインタ信号WPS-iがアクティブにされる。したがって、FIFO制御方式による簡単な制御のままで、最近使用されたエントリが新たなエントリの書込みにより上書き消去されることを回避するためのLRU制御を簡単な構成で実現でき、エントリのヒット率の低下を抑制することができる。また、第1の実施形態のようなユーズドビットを保持するラッチ回路を設ける必要がないので回路面積を低減できるとともに、ラッチ回路に対するセットやクリアの動作も不要であるのでより簡単な回路構成でLRU制御を実現することができる。以上のように、開示のアドレス変換装置は、ポインタ値が示しているエントリの使用情報が、そのエントリに対応するアドレス情報がアドレス変換に使用されたことを示す場合にはポインタ値がインクリメントされるので、そのエントリへのアドレス情報の書込みは行われずに、記憶されているアドレス情報が保持される。したがって、複雑な制御を行うことなく、最近使用されたアドレス情報が上書き消去されることを回避するためのLRU制御を簡単な構成で実現でき、LRUにおけるヒット率の低下を抑制することができる。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。