第1の溝部、及び前記第1の溝部より水平断面積が小さい第2の溝部からなる凸状溝部を画成し、且つ、前記第1及び第2の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、前記第1の溝部の内面から、前記第2の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第2の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備えることを特徴とする半導体装置。前記第2の溝部の側面の一部に被覆された部分と、前記第2の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、1:2~1:10ある請求項1に記載の半導体装置。前記第1の溝部の内面に塗布される前記バリア層およびシード層は、前記第1の溝部の側面と、底面に塗布されており、前記貫通電極はさらに、前記第1の溝部の底面と、前記半導体基板の表面との間に形成される、請求項1又は2に記載の半導体装置。前記電極の形成は、電気メッキにより形成される請求項1~3の何れか1項に記載の半導体装置。半導体装置の製造方法であって、第1の溝部、及び前記第1の溝部より水平断面積が小さい第2の溝部からなる凸状溝部を画成し、且つ、前記第1及び第2の溝部により両端を開口する貫通ビアホールを、半導体基板に形成する工程と、前記第1の溝部の内面から、前記第2の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層を成膜する工程と、金属箔を、前記第1の溝部の上部に配置する工程と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第2の溝部内部に形成されて、前記半導体基板の両表面から露出する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第2の溝部の側面の一部に被覆された部分と、前記第2の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、1:2~1:10ある請求項5に記載の半導体装置の製造方法。前記第1の溝部の内面に塗布される前記バリア層およびシード層は、前記第1の溝部の側面と、底面に塗布されており、前記電極はさらに、前記第1の溝部の底面と、前記半導体基板の表面との間に形成される、請求項5又は6に記載の半導体装置の製造方法。前記電極の形成工程は、電気メッキにより形成される請求項5~7の何れか1項に記載の半導体装置。しかし、トレンチを順テーパー形状にすると、トレンチ上面幅が大きくなるため、微細化が困難となる。さらに、スパッタ成膜条件の調整により選択的に側壁にシード層を成膜する方法があるが、特殊な仕様のスパッタ装置が必要となり、工程数増加により製造コストが増加してしまう。また、トレンチ底部からCu電極を形成する方法では、無電解ニッケルメッキ処理が必要となり、工程数増加により製造コストが増加してしまう。以上の課題を鑑み、本発明の実施形態に係る半導体装置及びその製造方法は、両面に開口を有する貫通ビアホール内に、貫通電極を形成、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙防止のための製造工程数の増加を防ぐすることを目的とする。上記課題を解決する形態は、下記の1~8に記載のようなものである。1第1の溝部、及び前記第1の溝部より水平断面積が小さい第2の溝部からなる凸状溝部を画成し、且つ、前記第1及び第2の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、前記第1の溝部の内面から、前記第2の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第2の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備えることを特徴とする半導体装置。2前記第2の溝部の側面の一部に被覆された部分と、前記第2の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、1:2~1:10ある1に記載の半導体装置。3前記第1の溝部の内面に塗布される前記バリア層およびシード層は、前記第1の溝部の側面と、底面に塗布されており、前記貫通電極はさらに、前記第1の溝部の底面と、前記半導体基板の表面との間に形成される、1又は2に記載の半導体装置。4前記電極の形成は、電気メッキにより形成される1~3の何れか1項に記載の半導体装置。5半導体装置の製造方法であって、第1の溝部、及び前記第1の溝部より水平断面積が小さい第2の溝部からなる凸状溝部を画成し、且つ、前記第1及び第2の溝部により両端を開口する貫通ビアホールを、半導体基板に形成する工程と、前記第1の溝部の内面から、前記第2の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層を成膜する工程と、金属箔を、前記第1の溝部の上部に配置する工程と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第2の溝部内部に形成されて、前記半導体基板の両表面から露出する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。6前記第2の溝部の側面の一部に被覆された部分と、前記第2の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、1:2~1:10ある5に記載の半導体装置の製造方法。7前記第1の溝部の内面に塗布される前記バリア層およびシード層は、前記第1の溝部の側面と、底面に塗布されており、前記電極はさらに、前記第1の溝部の底面と、前記半導体基板の表面との間に形成される、5又は6に記載の半導体装置の製造方法。8前記電極の形成工程は、電気メッキにより形成される5~7の何れか1項に記載の半導体装置。本発明の実施形態に係る半導体装置及びその製造方法は、両面に開口を有する貫通ビアホール内に、貫通電極を形成し、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止するとともに、空隙発生防止のための製造工程数の増加を防ぐことができる。また、従来提案されているTSV製法はすべて、トレンチの電極を埋め込む形式であるので、電極形成後に、トレンチ底部にある半導体基板をCMPで除去工程が必要となるが、本実施形態に係る半導体製造方法は、底部にある半導体基板の除去処理が不要になる。以下、図面を参照して、1半導体装置、及び2半導体装置の製造方法について順に説明する。1半導体装置図1Aは、本発明の実施形態に係る半導体装置の一例を示す図である。図1Bは、図1Aに示す半導体装置のシリコン基板形状を示す図である。図1Aに示す半導体装置100は、シリコン基板などの半導体基板10、バリア/シード層40、電極70を有する。半導体基板10には、電極を埋め込むための貫通ビアホールが形成される。この貫通ビアホールは、図1Bの矢印101に示すように、図1Bの上部に示す上溝部、図1Bの矢印102に示すように、図1Bの下部に示す下溝部の2つの溝部から構成される下向きの凸状を画成境界を定めるし、且つ、2つの溝部により両端を開口する。バリア/シード層40は、バリア層密着層及びシード層からなり、例えば、バリア層は、Ti10nmの膜厚からなり、シード層は、Cu100nmの膜厚からなる。バリア/シード層40は、上溝部の内面から、下溝部の側面の一部までを被覆して、貫通ビアホールの側面に隆起する形状を有する。電極70は、バリア/シード層40の表面上、及び、バリア/シード層40で被覆されていない下溝部の内部に形成されて、貫通ビアホール内に形成され、半導体基板10の両表面から露出する。このように、バリア/シード層40を、両面に開口を有する貫通ビアホール側面の途中までしか成膜せずに、貫通ビアホール内に、電極70を形成し、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止することができる。また、特殊な仕様のスパッタ装置や、無電解ニッケルメッキ処理が不要なので、空隙防止のための製造工程数の増加を防ぐことができる。また、バリア/シード層40は、貫通ビアホールの側面に隆起する形状を有しているので、電極70が、半導体基板10から、軸方向に移動することを阻害し、温度収縮等により電極がシード層40及び半導体基板10から破断することを防ぐことができる。下溝部の一部にはみ出てバリア/シード層に被覆された部分と、バリア/シード層で被覆されていないビアホール側面部分との軸方向の長さ比は、アスペクト比の向上を図る場合小さくなり、一方、バリア/シード層の半導体基板への密着性を上げる場合は、大きくなる。そのため、長さ比は、1:2~1:10するのが好ましい。さらに、貫通ビアホールは、底部に向かって細くなるテーパ形状ではないので、高アスペクトになっても、トレンチ上面幅が大きくなることはない。よって、微細化が可能になる。図2は、本発明の実施形態に係る半導体装置の別な例を示す図である。図2に示す半導体装置100Aは、図1で説明した半導体装置100と比して、電極70Aが、バリア/シード層40Aの上面に形成される点において相違し、他の構成は同じである。図1Aに示す半導体装置100よりも、上層部の深さを大きくとることで、バリア/シード層40の上面に電極70Aを形成することが可能になる。このように電極70Aを形成すると、電極70Aが、半導体基板10から、軸方向に移動することを阻害し、温度収縮等により電極がシード層40及び半導体基板10から破断することをより効果的に防ぐことができる。なお、図1A及び図2では、図示の都合上、上溝部の内径長さを、長めに表示しているが、上溝部の内径は、例えば、下溝部の内径の1.1倍以上の長さある。2半導体装置の製造方法図3は、TSVを有する半導体装置の製造プロセスの一例を示すフローチャートである。図4A~図4Fは、図3に示す製造プロセスの各工程における半導体装置の断面を示す図である。図3、図4A~図4Fでは、図2で示した半導体装置100Aの製造プロセスにおける半導体装置を示す。まず、半導体基板に貫通ビアホールを形成する図3、S101。図4Aは、上溝部を有する半導体装置を示す。半導体基板10上にフォトレジスト12を塗布する。さらに、ステッパーにより、上溝部をマスクしたパターンを露光し、マスクされていないフォトレジストに紫外線を当て、現像液で露光されたフォトレジストを除去する。次に、深堀り反応性イオンエッチングDRIEを施し、レジストの残っている部分はエッチングによって除去されないため、半導体基板10に上溝部20が形成される。図4Bは、上溝部に加えて、下溝部を有する半導体装置を示す。半導体基板10上にフォトレジスト13を塗布する。さらに、ステッパーにより、上溝部及び下溝部をマスクしたパターンを露光し、マスクされていないフォトレジストに紫外線を当て、現像液で露光されたフォトレジストを除去する。次に、DRIEを施して、半導体基板10に下溝部30を形成する。図4Cは、図4Bに示す半導体装置に対して、溶剤によってレジストを完全に除去した後の半導体装置を示す。熱酸化により、半導体装置の表面にシリコン酸化膜を生成する図3、S102。シリコン酸化膜は、例えば、1umの膜厚である。次に、上溝部表面、及び下溝部の側面の一部に、スパッタリングなどでバリア層、及び、バリア層の上にシード層を成膜する図3、S103。図4Dは、バリア/シード層40が形成された半導体装置を示す。バリア/シード層40は、貫通ビアホールの側壁全面に成膜せず、貫通ビアホールの側面の一部に成膜する。図4Dに示されるように、バリア/シード層40は、下溝部側面の一部まで被覆して、貫通ビアホールの内側に隆起する形状を構成する。この隆起形状により、銅電極が貫通ビアホールの内面に密着し、銅電極が、温度収縮等の繰り返しにより破断することを回避できる。なお、図4A~図4Fでは、形状を明確に示すために、下溝部の内径に比して上溝部の内径を大きく示しているが、半導体製造プロセスの微細化要求に伴ってアスペクト比を大きくする場合、上溝部内径は、図示されるよりも小さくしてもよい。次に、貫通ビアホールにCu電極を電気メッキで生成する図3、S104。図4Eは、Cu電極形成装置を取り付けた半導体装置を示す図である。半導体基板10の上面に銅箔52があてられており、銅箔52の上に支持板54を載せ、さらに、電極60を銅箔52の給電部に接続する。銅箔52は、絶縁部56例えば、カプトンテープで覆われる。図4Eに示す半導体装置は、Cu電解メッキ液図示しないに浸されており、電極60により銅板51及び銅箔52に通電して、Cu電気メッキをすることで、銅箔52の部分からCuが析出し、貫通ビアホールの内部にCuが埋まる。たとえば、電流値を20mA/cm2に調整すると、0.3~0.4um/minのレートでCuが貫通ビアホール内にメッキされるので、Cuが析出する時間はこのレートと埋め込み厚さから算出できる。このようにして、貫通ビアホール内にCu電極が選択的に埋め込まれる。Cu電極が選択的に埋め込まれると、絶縁部56、銅箔52をはずす。銅箔等をはずす図3、S105。銅箔52をはずすとき、ビアホール内部に埋め込まれた電極の一部がはずされる可能性がある。しかしながら、バリア/シード層40と、銅箔52とは接着しておらず、且つ、貫通ビアホールの側面に隆起する形状により、Cu電極は貫通ビアホール内との密着性が高いことから、銅箔52は、電極70から容易に外すことができる。最後に、図4Fに示す貫通ビアホール内に析出したCu、半導体基板10上面のシード層を除去し、次いで、バリア層を薬液処理で除去し、また、底部に析出したCuを除去して、図2に示した半導体装置100Aが製造される図3、S106。このように、本発明の実施形態に係る半導体装置の製造方法は、半導体基板の除去処理を行うことなく、TSV付き半導体装置を製造できる。図1Aで示した半導体装置100の製造プロセスも、図3のフローチャートで示す製造プロセスと同様に行うことができる。図5A及び図5Bは、半導体装置100の製造プロセス工程における半導体装置の断面を示す図である。半導体装置100の製造の場合、貫通ビアホールの形成工程図3、S101~バリア/シード層の形成工程図3、S103では、図5Aに示すように、上溝部の浅い半導体基板を生成し、その上に、バリア/シード層40を形成する。そして、Cu電極の電気メッキ工程図3、S104では、図5Bに示すように貫通ビアホール内にCu電極を形成する。そして、銅箔等をはずした後で図3、S105、貫通ビアホール内に析出したCu、半導体基板10上面のシード層を除去し、次いで、バリア層を薬液処理で除去し、また、底部に析出したCuを除去して、図1Aに示した半導体装置100が製造される図3、S106。以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。