基板の上方に、III-V族化合物半導体で形成されたバックバリア層と、前記バックバリア層上に、前記バックバリア層よりバンドギャップエネルギーが小さいIII-V族化合物半導体で形成され、前記バックバリア層の上方の少なくとも一部に設けられたリセス部において、他の部分より膜厚が薄いチャネル層と、前記チャネル層にオーミック接合された第1の電極と、少なくとも前記リセス部において前記チャネル層の上方に形成された第2の電極と、を備える半導体装置。前記バックバリア層がAlXGa1-XN0<X≦1からなり、前記チャネル層が、GaNからなる請求項1に記載の半導体装置。少なくとも前記リセス部において、前記チャネル層上に形成された絶縁層をさらに備え、前記第2の電極が前記絶縁層上に形成された請求項1または2に記載の半導体装置。前記リセス部以外の少なくとも一部で、前記チャネル層と前記絶縁層との間に、前記チャネル層よりバンドギャップエネルギーが大きいIII-V族化合物半導体で形成された電子供給層をさらに備える請求項3に記載の半導体装置。前記電子供給層がAlYGa1-YN0<Y≦1からなる請求項4に記載の半導体装置。前記チャネル層にオーミック接合されたソース電極をさらに備え、前記第1の電極がドレイン電極であり、前記第2の電極がゲート電極である請求項1から5のいずれか一項に記載の半導体装置。前記チャネル層の上方であって、前記第2の電極および前記第1の電極の間に形成され、前記チャネル層とショットキー接続するショットキー電極をさらに備える請求項6に記載の半導体装置。前記バックバリア層上であって、前記リセス部における前記チャネル層の厚さが、800nm以下である請求項1から7のいずれか一項に記載の半導体装置。GaN層上にAlGaNからなる電子供給層を形成すると、GaN層のAlGaN層側の界面付近に発生する2DEG2次元電子ガスよって、オン抵抗が低くなり、Vth閾値電圧が0V以下となる。一方、フェールセーフの観点からは、Vthが0Vより高いことが望ましい。そこで、オン抵抗が低く、かつ、Vthが0Vより高いIII-V族化合物半導体装置が求められている。本発明の第1の態様においては、基板の上方に、III-V族化合物半導体で形成されたバックバリア層と、バックバリア層上に、バックバリア層よりバンドギャップエネルギーが小さいIII-V族化合物半導体で形成され、バックバリア層の上方の少なくとも一部に設けられたリセス部において、他の部分より膜厚が薄いチャネル層と、チャネル層にオーミック接合された第1の電極と、少なくともリセス部においてチャネル層の上方に形成された第2の電極と、を備える半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るFET100の模式的な断面図である。FET100は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、絶縁膜114、ソース電極116、ドレイン電極118、および、ゲート電極120を備える。バックバリア層106は基板102の上方に形成される。チャネル層108が、バックバリア層106上に形成される。チャネル層108はバックバリア層106よりバンドギャップエネルギーが小さいIII-V族化合物半導体で形成される。バックバリア層106の上方の少なくとも一部で、チャネル層108に至るリセス部122が設けられる。チャネル層108は、リセス部122において、他の部分より膜厚が薄い。つまり、リセス部122におけるチャネル層108の膜厚tは、他の部分におけるチャネル層108の膜厚より薄い。バックバリア層106は、チャネル層108よりバンドギャップエネルギーが大きいIII-V族化合物半導体からなる。バックバリア層106の結晶とチャネル層108の結晶とは格子間隔が異なるので、バックバリア層106およびチャネル層108の結晶構造が歪む。バックバリア層106の歪みにより、バックバリア層106のチャネル層108との界面付近に負の分極電荷が発生する。バックバリア層106に発生した負の分極電荷によって、チャネル層108のバックバリア層106側が空乏化する。リセス部122において、チャネル層108は他の部分より薄いので負の分極電荷の影響を受けやすい。一方、リセス部122以外では、チャネル層108はリセス部122におけるチャネル層108より厚いので、負の分極電荷の影響が小さい。これによりリセス部122においては他の部分より、チャネル層108のキャリア濃度が低い。したがって、リセス部122によってFET100のVthが0Vより大きくなる。すなわち、FET100はノーマリーオフである。また、リセス部122における、チャネル層108のキャリア濃度が低いので、ソース電極116とドレイン電極118との間のリーク電流が小さくなり、かつ、耐圧が高くなる。リセス部122以外のチャネル層108では、リセス部122のチャネル層108より、負の分極電荷の影響が小さいので、キャリア濃度が高い。リセス部122以外のチャネル層108は抵抗が低いので、ソース電極116とドレイン電極118との間のオン抵抗が低くなる。バックバリア層106がAlXGa1-XN0<X≦1からなり、チャネル層108がGaNからなる。Alの組成比Xは、0.05以上が好ましく、0.1以上がより好ましい。Xが0.05より小さいとチャネル層108に空乏層を形成する効果が小さい。他の例として、バックバリア層106がAloInpGa1-o-pN0≦o≦1、0≦p≦1、0<op≦1で形成され、チャネル層108がGaNで形成されてもよい。また、バックバリア層106がp型のGaNまたはp型のAlXGa1-XN0<X≦1で形成され、チャネル層108がGaNで形成されてもよい。バックバリア層106が、Bホウ素またはMgマグネシウムが添加されたGaNであってよい。また、バックバリア層106がBまたはMgが添加されたAlXGa1-XN0<X≦1であってもよい。バックバリア層106がp型III-V族化合物半導体で形成されると、バンドギャップが広がるので、チャネル層108に空乏層が形成される。バックバリア層106は、基板102の上方の全面に形成される。別の例として、バックバリア層106は、ゲート電極120の下方に形成され、ソース電極116およびドレイン電極118の下方まで連続して設けられていない。さらに別の例として、ゲート電極120、ソース電極116およびドレイン電極118の下方の領域で、基板の上方に形成されたバックバリア層106を備え、かつ、ソース電極116およびドレイン電極118の下方に形成されたバックバリア層106のそれぞれが、ゲート電極120の下方に形成されたバックバリア層106から分離している。つまり、ソース電極116およびドレイン電極118の下方の領域と、ゲート電極120の下方の領域との間で、バックバリア層106の少なくとも一部が除去されてよい。バックバリア層106に発生した負の分極電荷が切れている領域が、ソース電極116とドレイン電極118との間に存在することで、リーク電流が小さくなり、かつ、耐圧が高くなる。バックバリア層106の幅が、ゲート電極120の幅より広くてよい。これにより、リーク電流がさらに小さくなる。ここで、バックバリア層106およびゲート電極120の幅とは、上面から見てソース電極116とドレイン電極118との間に流れる電流の方向に垂直な方向をいう。リセス部122の底部の長さより、ゲート電極120の長さが長くてよい。また、バックバリア層106の長さは、リセス部122の底部の長さより短くてよい。ここで、バックバリア層106、ゲート電極120およびリセス部122の底部の長さとは、ソース電極116とドレイン電極118との間の電流の向きに平行な方向の長さをいう。ソース電極116およびドレイン電極118は、チャネル層108の上方に形成される。ソース電極116およびドレイン電極118が、絶縁膜114が除去された領域で、電子供給層112上に形成されて、チャネル層108にオーミック接合される。ゲート電極120が、少なくともリセス部122の上方で、絶縁膜114上に形成される。電子供給層112がチャネル層108の上方に形成される。電子供給層112は、チャネル層108よりバンドギャップエネルギーが大きいIII-V族化合物半導体で、チャネル層108と、ソース電極116およびドレイン電極118との間に形成される。電子供給層112がAlYGa1-YN0<Y≦1で形成される。電子供給層112がチャネル層108上に形成されて、チャネル層108の電子供給層112との界面近辺に2DEG110が発生する。AlYGa1-YNはAlNとGaNの混晶である。Yで表されるAlの組成比で、電子供給層112のバンドギャップ、自発分極およびピエゾ分極が変化する。Alの組成比は例えばY=0.25である。電子供給層112の膜厚は、20nm~50nmとしてよい。チャネル層108と電子供給層112との間に、キャリアの散乱を小さくする層をさらに備えてもよい。ソース電極116とドレイン電極118との間の少なくとも一部で、電子供給層112を貫通して、チャネル層108に至るリセス部122が形成される。リセス部122ではチャネル層108の上方に電子供給層112が設けられていないので、チャネル層108に2DEG110が発生しない。リセス部122において、チャネル層108が厚さ方向に一部除去される。一例として、リセス部122の深さが電子供給層112の厚さより、10nm以上深い。チャネル層108がリセス部122で厚さ方向に10nm以上除去されることによって、リセス部122において、チャネル層108のキャリア濃度を低くしてよい。絶縁膜114が、チャネル層108の少なくとも一部の上方に形成される。絶縁膜114が、リセス部122でチャネル層108上に形成される。ソース電極116とドレイン電極118との間で、絶縁膜114が、電子供給層112上に形成される。絶縁膜114は、リセス部122を覆って形成される。絶縁膜114は、SiO2で形成される。他の例として、絶縁膜114はSi3N4またはAl2O3で形成される。バッファ層104が、基板102とバックバリア層106との間に形成される。基板102は、シリコン基板である。基板102は、その他に例えば、サファイア基板、GaN基板、MgO基板、ZnO基板など、GaN結晶が成長できる基板である。バッファ層104は、バックバリア層106およびチャネル層108と基板102との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層104は、GaNで形成される。他の例として、バッファ層104は、基板102上に膜厚が50nmのAlN窒化アルミニウムからなる層で形成されてよい。また、当該AlNからなる層上に、さらに、膜厚が5nm~100nmのGaNからなる層と、膜厚が1nm~10nmのAlNからなる層とよりなる積層膜が、3層~20層繰り返されてバッファ層104が形成されてもよい。第1の実施形態に係るFET100の製造方法を以下に説明する。まず、バッファ層104が基板102上にエピタキシャル成長される。例えば、基板102がMOCVD装置に設置されてから、TMGaトリメチルガリウムおよびNH3が、それぞれ、58μmol/minおよび12L/minの流量で、MOCVD装置のチャンバーに導入されて、厚さ6000nmのGaNがエピタキシャル成長される。成長温度は、例えば1000°Cである。次に、バッファ層104上に、AlXGa1-XN0<X≦1からなる層がエピタキシャル成長される。例えば、厚さ50nmのAlGaNからなる層が形成されてよい。一例として、TMAlトリメチルアルミニウム、TMGaおよびNH3が、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入されて、1050°Cの成長温度で、Al0.25Ga0.75Nからなる電子供給層112がエピタキシャル成長される。チャネル層108は、バッファ層104上およびバックバリア層106上に厚さ50nmの不純物をドープしていないGaNで形成される。ここで、不純物をドープしていないGaNとは、GaNに導電性を与える不純物を意図的に添加しないで形成されたGaNをいう。ただし、チャネル層108が不純物をドープしていないGaNで形成されても、バックバリア層106および電子供給層112がAlGaNからなるときは、チャネル層108がn型のGaNとして振る舞う。チャネル層108は、TMGaおよびNH3が、それぞれ、19μmol/minおよび12L/minの流量で導入されて、1050°Cの成長温度、および、200Torrの圧力下で、チャネル層108がエピタキシャル成長されてよい。電子供給層112が、チャネル層108上にAlGaNで形成される。電子供給層112の厚さは、例えば24nmである。一例として、TMAl、TMGaおよびNH3が、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入されて、1050°Cの成長温度で、Al0.25Ga0.75Nからなる電子供給層112がエピタキシャル成長される。リセス部122がフォトリソグラフィーおよびエッチングで形成される。一例として、電子供給層112上にマスクが形成され、マスクの形成されていない領域で、電子供給層112が除去され、さらに、チャネル層108の一部が深さ方向に除去される。バックバリア層106上であって、リセス部122におけるチャネル層108の少なくとも一部の厚さが、200nm以下であってよい。絶縁膜114が電子供給層112上、および、リセス部122におけるチャネル層108上に、CVDおよびフォトリソグラフィーで形成される。例えば、SiO2がCVDで形成された後、ソース電極116およびドレイン電極118が形成される領域のSiO2がフォトリソグラフィーで除去される。ソース電極116およびドレイン電極118が、Tiからなる層で形成される。ソース電極116およびドレイン電極118は、Tiからなる層の上に、Alからなる層をさらに有してもよい。ソース電極116およびドレイン電極118が、リフトオフ法を用いて、スパッタまたは蒸着で形成される。次に、ソース電極116およびドレイン電極118が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行われてよい。ゲート電極120が、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成される。ゲート電極120はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。ゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。図2に、第1の実施形態に係るFET100の伝達特性を示す。図2の曲線Aが第1の実施形態に係るFET100の伝達特性である。横軸がゲート電圧V、縦軸がドレイン電流A/mmを表す。比較例として、バックバリア層106を備えないこと以外は第1の実施形態に係るFET100と同じであるFETの伝達特性を、曲線Bとして示した。図2の曲線Aで伝達特性を示したFET100では、バッファ層104が厚さ6000nmのGaN、バックバリア層106が厚さ750nmのAlGaN、チャネル層108が厚さ50nmの不純物をドープしていないGaN、電子供給層112が厚さ24nmのAlGaN、絶縁膜114が厚さ60nmのSiO2で、それぞれ形成された。このとき、リセス部122以外におけるチャネル層108のキャリア濃度は1×1016cm-3であった。また、図2の曲線Aで伝達特性を示したFET100では、ソース電極116およびドレイン電極118の長さが10000nm、リセス部122の底部の長さが1000nm、ソース電極116とリセス部122の底部の距離が3500nm、ドレイン電極118とリセス部122の底部の距離が12000nmである。このとき、リセス部122の底部のドレイン電極118側端部から、ゲート電極120のドレイン電極118側端部までの距離が2000nmであったので、ゲート電極120は、ドレイン電極118側に長さ2000nmの、いわゆるフィールドプレートを有し、フィールドプレートの端部からドレイン電極118までの距離が10000nmである。ここで、ソース電極116、ドレイン電極118およびフィールドプレートの長さとは、ソース電極116とドレイン電極118との間の電流の向きに平行な方向の長さをいう。第1の実施形態に係るFET100は、バックバリア層106を備えるので、バックバリア層106を備えないFETよりVthが大きい。図3は、第1の実施形態に係るFET100のリセス部122におけるキャリア濃度cm-3およびVthVを示す図である。横軸は、AlXGa1-XN0<X≦1からなるバックバリア層106のAlの組成比Xをで示す。左側の縦軸がリセス部122におけるキャリア濃度cm-3を示す。右側の縦軸がVthVを示す。破線は、リセス部122における、チャネル層108の厚さtが50nmであるFET100に対応する。実線は、リセス部122におけるチャネル層108の厚さtが150nmであるFET100に対応する。Alの組成比Xが小さいと、Vthを大きくする効果が小さいので、Alの組成比Xは0.05以上が好ましく、0.1がより好ましい。Xが0.05以上のとき、Vthが4.5V以上である。リセス部122におけるチャネル層108の厚さtが50nmであり、Xが0.05以上の時、Vthが9V以上で、リセス部122におけるチャネル層108のキャリア濃度が4×1012cm-3以上である。リセス部122におけるチャネル層108の厚さtが50nmであり、Xが0.1以上の時、Vthが15V以上で、リセス部122におけるチャネル層108のキャリア濃度が4×1012cm-3以上である。リセス部122におけるチャネル層108の厚さtが150nmであり、Xが0.05以上の時Vthが4.5V以上であり、リセス部122におけるチャネル層108のキャリア濃度が7×1012cm-3以上である。したがって、リセス部122の下に設けられたチャネル層108の、少なくとも一部の厚さが、50nm以上であることが好ましい。図4は、第1の実施形態に係るFET100のリセス部122におけるキャリア濃度cm-3を横軸に、VthVを縦軸にして示した図である。リセス部122における、チャネル層108の厚さtが、それぞれ、50nmおよび150nmであるときのチャネル層108のキャリア濃度cm-3およびVthVを示す。リセス部122においけるチャネル層108の厚さが薄い方が、Vthが高いが、キャリアの濃度が低い。リセス部122におけるチャネル層108の厚さtが薄くなると、チャネル層108がバックバリア層106に発生した負の分極電荷の影響を受けやすくなる。したがって、チャネル層108の空乏化によってVthが高くなり、かつ、リセス部122におけるチャネル層108のキャリアの濃度が低くなる。図5は、第1の実施形態に係るFET100の、リセス部122におけるバンド構造を示す図である。縦軸はエネルギー準位を表し、EFはフェルミ準位を示す。横軸は、リセス部122におけるチャネル層108および電子供給層112の厚さ方向に対応する。横軸の0はバックバリア層106とチャネル層108との界面に対応する。実線および破線は、リセス部122における、チャネル層108の厚さtが、それぞれ、200nmおよび800nmであるFET100に対応する。リセス部122におけるチャネル層108の厚さが800nmを超えると、コンダクションバンドがフェルミ準位EFの下になる領域がほとんど無くなるので、リセス部122におけるチャネル層108のキャリアの濃度が低くなる。したがって、リセス部122におけるチャネル層108の厚さが、800nm以下であることが好ましい。また、リセス部122において、チャネル層108の厚さが200nm以下であると、チャネル層108のキャリア濃度が高くなり、バックバリア層106の負の分極電荷によりVthが高くなるので、より好ましい。図6は、本発明の第2の実施形態に係るFET200の模式的な断面図である。図6において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。FET200は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120、および、ショットキー電極202を備える。ショットキー電極202が、チャネル層108の上方であって、ゲート電極120およびドレイン電極118の間に、形成される。ゲート電極120とドレイン電極118との間で、絶縁膜114の一部が除去されて、ショットキー電極202が電子供給層112上に形成される。ショットキー電極202は、チャネル層108とショットキー接続する。ショットキー電極202は、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成される。バックバリア層106およびリセス部122により、2DEG110がゲート電極120の下方に形成されない。リセス部122におけるチャネル層108の厚さtを800nm以下とすることで、FET200は、Vthが高く、かつ、リーク電流が低くなる。したがって、第2の実施形態に係るFET200はノーマリーオフとなる。ショットキー電極202が、ゲート電極120とドレイン電極118との間で、チャネル層108からホールを引き抜く。しがたって、第2の実施形態に係るFET200は、耐圧が高い。ショットキー電極202は、絶縁膜114の一部が、バックバリア層106の上方とドレイン電極118との間で、エッチングで除去されてから、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成される。ショットキー電極202はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。Ni/Auからなるゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着により形成されてよい。図7は、本発明の第3の実施形態に係るFET300の模式的な断面図である。図7において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。FET300は、基板102、バッファ層104、バックバリア層106、チャネル層108、絶縁膜114、ソース電極116、ドレイン電極118、および、ゲート電極120を備える。バックバリア層106によってチャネル層108が空乏化し、リセス部122におけるチャネル層108のキャリア濃度が低い。リセス部122におけるチャネル層108の厚さtを800nm以下とすることで、FET300は、Vthが高く、オフ状態のソース電極116とドレイン電極118との間のリーク電流が小さく、かつ、耐圧が高い。チャネル層108が形成されてから、リセス部122がフォトリソグラフィーおよびエッチングで形成される。次に、絶縁膜114がチャネル層108上に形成される。絶縁膜114の一部が除去されて、チャネル層108上にソース電極116およびドレイン電極118が形成される。ソース電極116およびドレイン電極118は、Tiからなる層、および、Tiからなる層上に形成されたAlからなる層で形成される。ソース電極116およびドレイン電極118が、リフトオフ法を用いて、スパッタまたは蒸着で形成される。次に、ソース電極116およびドレイン電極118が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行われてよい。ゲート電極120が、絶縁膜114上に形成される。ゲート電極120が、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成される。ゲート電極120はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。ゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。チャネル層108は、ソース電極116およびドレイン電極118が形成される領域に、コンタクト領域を有してもよい。コンタクト領域では、キャリアの濃度がチャネル層108の他の部分より高くてよい。コンタクト領域は、例えば、チャネル層108に不純物としてシリコンSiがイオン注入されて形成されてよい。当該イオン注入は、コンタクト領域が形成される領域に開口を有するマスクがチャネル層108上にフォトリソグラフィーで形成されてから、行われてよい。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、MISMetalInsulatorSemiconductor、GITGateInjectionTransistorに、本発明を適用できることが、当業者に明らかである。また、III-V族化合物半導体であるGaAsヒ化ガリウムに本発明を適用できることが明らかである。一例として、バックバリア層106がAlkGa1-kAs0<k≦1で、チャネル層108がGaAsで、電子供給層112がAlmGa1-mAs0<m≦1で形成されてよい。さらに、上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。以上説明したように、第1の実施形態に係るFET100、第2の実施形態に係るFET200、および、第3の実施形態に係るFET300は、Vthが0Vより大きく、いわゆるノーマリーオフである。さらに、FET100、FET200、および、FET300はソース電極116とドレイン電極118との間で、オフ状態でのリーク電流が小さく、かつ、耐圧が高く、同時にオン状態での抵抗が低い。