列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、複数本の前記ソースラインと1本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの1つが選択されている1つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする表示装置。前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第1タイミングルール、所定枚数のフレーム毎に変更する第2タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第3タイミングルールの内の少なくとも何れか1つを含むことを特徴とする請求項1に記載の表示装置。前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第1順序ルール、及び、前記設定順序をランダムに選択する第2順序ルールの内の少なくとも何れか1つを含むことを特徴とする請求項1または2に記載の表示装置。前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設けることを特徴とする請求項1~3の何れか1項に記載の表示装置。前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成されることを特徴とする請求項4に記載の表示装置。しかしながら、上記特許文献1のように、1番目と2番目の画素に対する電圧印加処理を2回実行した場合でも、完全に電位変動の影響を無くすことはできず、通常は感知できない程度の階調差が生じる可能性がある。ここで、図10は、図8に示す画素アレイLCPにおいて、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図10のはパネルの共通電位に対して正極性の電位に書き込まれた画素、-はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図10に示すように、従来の液晶表示装置では、電位変動の影響を受けない画素が縦1列に並び、当該列に隣接して、電位変動を受ける画素が縦1列に並んでいる。この場合、上記特許文献1のように、電位変動量を小さく抑え、電位変動による画素の階調差が通常は感知できない程度に抑えられている場合でも、隣接する電位変動の影響を受けない画素との比較により、階調差が強調され、表示画像に縦縞が認識されるようになる可能性があるという問題があった。本発明は上記の問題に鑑みてなされたものであり、その目的は、電位変動の影響を受けた画素による表示品質の低下を抑制できる表示装置を提供する点にある。上記目的を達成するための本発明に係る表示装置は、列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、複数本の前記ソースラインと1本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの1つが選択されている1つの連続した選択期間内において、同じ前記ソースライングループに属する前記ソースラインを所定の選択順序で順次選択して前記電圧印加処理を実行する駆動処理を実行するように構成され、前記選択順序を変更するタイミングを規定したタイミングルールと、前記選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、前記駆動処理における前記ソースラインの前記選択順序を変更することを特徴とする。更に好ましくは、上記特徴の表示装置は、前記タイミングルールは、前記ゲートラインの所定本数毎に変更する第1タイミングルール、所定枚数のフレーム毎に変更する第2タイミングルール、ランダム設定された前記ゲートラインの本数毎に変更する第3タイミングルールの内の少なくとも何れか1つを含む。更に好ましくは、上記何れかの特徴の表示装置は、前記順序ルールは、予め設定された複数通りの設定順序を予め規定された順に選択する第1順序ルール、及び、前記設定順序をランダムに選択する第2順序ルールの内の少なくとも何れか1つを含む。更に好ましくは、上記何れかの特徴の表示装置は、前記各ソースラインに、少なくとも前記ソースラインがハイインピーダンス状態の場合に、前記ソースラインの電位変動を抑制する電位変動抑制素子を設ける。更に好ましくは、上記何れかの特徴の表示装置は、前記電位変動抑制素子が、一端が前記ソースラインに、一端が接地電位に接続された容量素子で構成される。上記特徴の表示装置によれば、駆動処理において、ソースラインの選択順序の変更タイミングと、選択順序の変更方法を、適宜変更することができるので、電位変動の影響を受ける画素が縦一列に並ばないようにすることができ、表示画像に縦縞が生じるのを効果的に防止できる。以下、本発明に係る表示装置以下、適宜本発明装置と称するの実施形態を図面に基づいて説明する。第1実施形態本発明装置の第1実施形態について、図1及び図3を基に説明する。ここで、図1は、本発明装置の概略構成例を示している。図1に示すように、本発明装置は、従来技術に係る表示装置と同様に、列方向に延伸するソースラインSL11、SL12、、SLx1、SLx2と、行方向に延伸するゲートラインGL1~GLyと、ソースラインSLiki=1~x、k=1~n、ここではn=2とゲートラインGLjj=1~yの交差部に画素Pijkを対応させて配置してなる画素アレイLCPと、書き込み対象の画素Pijkに接続された選択ソースラインSLikに対し、基幹ソースラインSOiを介して駆動電圧を印加する電圧印加処理を実行するソースドライバDSLを備えている。更に、本発明装置は、ソースラインSL11、SL12、、SLx1、SLx2毎に、一端がソースラインSLikに、他端が接地電位に接続された容量素子Cikで構成される電位変動抑制素子が設けられている。尚、電位変動抑制素子の構成はこれに限られるものではない。本発明装置は、図8に示す従来の表示装置と同様に、ソースラインSL11、SLi2、、SLx1、SLx2が、x個のソースライングループG1~Gxに分けられている。ソースライングループGiは、2本のソースラインSLi1及びSLi2と、1本の基幹ソースラインSOiを備え、ソースラインSLi1、SLi2は、夫々、スイッチ素子SWi1、SWi2を介して基幹ソースラインSOiに接続されている。より具体的には、画素Pijkは、画素電極Eと、ドレイン端子が画素電極Eに、ソース端子がソースラインSLikに、ゲート端子がゲートラインGLjに夫々接続された薄膜トランジスタTを備えて構成されている。スイッチ素子SWikは、表示パネルLCPと同一基板上に形成されており、ゲート端子がスイッチラインSWLkに、ソース端子が基幹ソースラインSOiに、ドレイン端子がソースラインSLikに夫々接続された薄膜トランジスタで構成されている。ソースドライバDSLは、同じソースライングループGiに属するソースラインSLi1、SLi2の内、書き込み対象の画素Pijkに接続された選択ソースラインSLikに対して電圧印加処理を実行するように構成されている。更に、ソースドライバDSLは、ゲートラインの1つが選択されている1つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。次に、本発明装置の動作について、図2及び図3を基に説明する。本発明装置は、選択順序を変更するタイミングを規定したタイミングルールと、選択順序の変更方法を規定した順序ルールを含む変更ルールに基づいて、駆動処理におけるソースラインの選択順序を変更するように構成されている。より具体的には、本実施形態では、ゲートラインGLj毎に、選択順序を変更する第1タイミングルールに相当。また、同じソースライングループGiにおいて、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序と、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序を、交互に選択する第1順序ルールに相当。ここで、上述した第1順序の場合、図9に示すように、最初に電圧印加処理が実行されるSLi1は電位変動の影響を受け、次に電圧印加処理が実行されるSLi2は電位変動の影響を略受けない。同様に、第2順序の場合、最初に電圧印加処理が実行されるSLi2は電位変動の影響を受け、次に電圧印加処理が実行されるSLi1は電位変動の影響を略受けない。図2は、本実施形態における本発明装置の動作を示す波形図であり、図1におけるスイッチラインSWL1及びSWL2、ゲートラインGL1及びGL2、基幹ソースラインSO1、ソースラインSL11及びSL12について示している。尚、図2では、ソースドライバDSLは、ゲートラインGL1に接続された画素Pi1kを書き込む場合には、基幹ソースラインSOiに電圧V0を印加し、ゲートラインGL2に接続された画素Pi2kを書き込む場合には、基幹ソースラインSOiに電圧V1を印加する場合を想定している。更に、基幹ソースラインSO1~SOxの全てに同じ電圧を印加する場合を想定している。尚、電圧V0は、パネルの共通電位に対して正極性の電位であり、電圧V1はパネルの共通電位に対して負極性の電位を示している。図2では、ゲートラインGLhh=1~y-1の選択期間の終了時刻t4×h-1とゲートラインGLh1の選択期間の開始時刻t4×h1の中間時刻である時刻t4×hのタイミングで選択順序の変更を行う。また、ゲートラインGLjj=1~yの内、添字jが奇数のゲートラインGLjについては、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序を設定し、添字jが偶数のゲートラインGLjについては、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序を設定している。このように第1順序と第2順序を切り替えることで、ゲートラインGLj毎に、第1順序と第2順序が交互に設定されることとなる。より詳細には、時刻t0では、選択順序が、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序が設定されている。そして、スイッチラインSWL1の電位がHレベルに遷移することにより、スイッチ素子SWi1がオン状態になり、スイッチラインSWL2の電位がLレベルに遷移することにより、スイッチ素子SWi2がオフ状態になる。更に、ソースドライバDSLにより基幹ソースラインSOiの夫々に電圧V0が印加され、スイッチ素子SWi1がオン状態であることから、ソースラインSLi1に基幹ソースラインSOiを介して電圧V0が印加される。ソースラインSLi2は、スイッチ素子SWi2がオフ状態であることから、ハイインピーダンス状態となっている。時刻t1では、ゲートラインGL1の電位がHレベルとなることにより、ゲートラインGL1にゲート端子が接続された画素Pi1kの薄膜トランジスタTがオン状態になる。更に、当該薄膜トランジスタTを介して画素Pi1kの画素電極Eに、ソースラインSLikの電位に応じた電圧が印加される。時刻t1では、ソースラインSLi1の電位がHレベル、ソースラインSLi2の電位がLレベルとなっているため、画素Pi11に当該ソースラインSLi1の電位に応じた電圧が印加される。このとき、ソースラインSLi2の電位は、電位変動の影響を受けて僅かに上昇する。時刻t2では、スイッチラインSWL1がHレベルからLレベルに遷移することにより、スイッチ素子SWi1がオフ状態になり、スイッチラインSWL2がLレベルからHレベルに遷移することにより、スイッチ素子SWi2がオン状態になる。更に、スイッチ素子SWi1がオフ状態となることから、ソースラインSLi1がハイインピーダンス状態になり、スイッチ素子SWi2がオン状態となることから、ソースラインSLi2に基幹ソースラインSOiを介して電圧V0が印加される。このとき、基幹ソースラインSOiの電位が一時的に低下し、ソースラインSLi1の電位が、電位変動の影響によりΔVt2低下する。これにより、ソースラインSLi1に接続された画素Pi11には、電位V0からΔVt2低下した電位が書き込まれることになる。但し、本発明装置は、図1に示すように、ソースラインSLik夫々が電圧変動抑制素子である容量素子Cikを備える構成であることから、本発明装置における電位変動ΔVt2は、図9に示す従来技術に係る表示装置の電位変動ΔV’より抑制されている。また、ΔVt2は、1階調の電位差よりも小さく、当該ΔVt2による階調差は、通常は感知できない程度となっている。時刻t3では、ゲートラインGL1の電位がHレベルからLレベルとなることにより、ゲートラインGL1にゲート端子が接続された画素Pi1kの薄膜トランジスタTがオフ状態になり、画素電極Eの電位が保存される。時刻t4では、電圧印加処理を実行するソースラインSLikの選択順序が変更され、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序が設定される。そして、ソースドライバDSLにより基幹ソースラインSOiの夫々に電圧V1が印加され、スイッチ素子SWi1がオフ状態となることから、ソースラインSLi1がハイインピーダンス状態になり、スイッチ素子SWi2がオン状態であることから、ソースラインSLi2に基幹ソースラインSOiを介して電圧V1が印加される。時刻t5では、ゲートラインGL2の電位がHレベルとなることにより、ゲートラインGL2にゲート端子が接続された画素Pi2kの薄膜トランジスタTがオン状態になる。更に、当該薄膜トランジスタTを介して画素Pi2kの画素電極Eに、ソースラインSLikの電位に応じた電圧が印加される。時刻t5では、ソースラインSLi1の電位がLレベル、ソースラインSLi2の電位がHレベルとなっているため、画素Pi22に当該ソースラインSLi2の電位に応じた電圧が印加される。時刻t6では、スイッチラインSWL1がLレベルからHレベルに遷移することにより、スイッチ素子SWi1がオン状態になり、スイッチラインSWL2がHレベルからLレベルに遷移することにより、スイッチ素子SWi2がオフ状態になる。更に、スイッチ素子SWi1がオン状態となることから、ソースラインSLi1に基幹ソースラインSOiを介して電圧V1が印加され、スイッチ素子SWi2がオフ状態となることから、ソースラインSLi2がハイインピーダンス状態になる。このとき、基幹ソースラインSOiの電位が一時的に低下し、ソースラインSLi2の電位が、電位変動の影響によりΔVt6上昇する。尚、本発明装置は、上述したように、ソースラインSLik夫々が電圧変動抑制素子である容量素子Cikを備える構成であることから、電位変動ΔVt6は、従来技術に係る表示装置の電位変動より抑制されている。これにより、ソースラインSLi2に接続された画素Pi22には、電位V1からΔVt6上昇した電位が書き込まれることになる。時刻t7ゲートラインGL2の電位がHレベルからLレベルとなることにより、ゲートラインGL2にゲート端子が接続された画素Pi2kの薄膜トランジスタTがオフ状態になり、画素電極Eの電位が保存される。時刻t8では、電圧印加処理を実行するソースラインSLikの選択順序が変更され、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序が設定される。以降、同様にして、時刻t4×y-1まで選択順序の切り替えを実行する。図3は、上述した第1タイミングルール及び第1順序ルールに基づいて、選択順序の変更を行った場合における電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図3のはパネルの共通電位に対して正極性の電位に書き込まれた画素、-はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図3に示すように、第1タイミングルール及び第1順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイLCP全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。第2実施形態本発明装置の第2実施形態について、図4及び図6を基に説明する。尚、本実施形態では、ドット反転駆動を行う場合について説明する。本発明装置は、図1に示す本発明装置と同様に、列方向に延伸するソースラインSL11、SL12、、SLx1、SLx2と、行方向に延伸するゲートラインGL1~GLyと、ソースラインSLiki=1~x、k=1~n、ここではn=2とゲートラインGLjj=1~yの交差部に画素Pijkを対応させて配置してなる画素アレイLCPと、書き込み対象の画素Pijkに接続された選択ソースラインSLikに対し、基幹ソースラインSOiを介して駆動電圧を印加する電圧印加処理を実行するソースドライバDSLと、ソースラインSL11、SL12、、SLx1、SLx2毎に、一端がソースラインSLikに、他端が接地電位に接続された容量素子Cikで構成される電位変動抑制素子と、を備えている。尚、画素Pijkの構成は、図1に示す第1実施形態の本発明装置における画素Pijkと同じ構成である。ここで、図4は、本発明装置の構成について示しており、図1に示す第1実施形態の本発明装置とは、ソースライングループの構成が異なっている。具体的には、図1に示す第1実施形態の本発明装置では、隣接する2つのソースラインSLi1及びSLi2を1つのソースライングループGiとしていたが、図4に示す本実施形態の本発明装置では、ソースライングループGmm=1~xの内の奇数は、当該ソースライグループGmを構成する2つのソースラインSLm1及びSLm2の間に、ソースライングループGm1のソースラインSLm11を挟んで配置されている。言い換えると、ソースライングループGm1は、当該ソースライグループGm1を構成する2つのソースラインSLm11及びSLm12の間に、ソースライングループGmのソースラインSLm2を挟んで配置されている。更に、ソースライングループGiは、図1に示す第1実施形態の本発明装置と同様に、2本のソースラインSLi1及びSLi2と、1本の基幹ソースラインSOiを備え、ソースラインSLi1、SLi2は、夫々、スイッチ素子SWi1、SWi2を介して基幹ソースラインSOiに接続されている。ソースドライバDSLは、図1に示す第1実施形態の本発明装置と同様に、同じソースライングループGiに属するソースラインSLi1、SLi2の内、書き込み対象の画素Pijkに接続された選択ソースラインSLikに対して電圧印加処理を実行するように構成されている。更に、ソースドライバDSLは、ゲートラインの1つが選択されている1つの連続した選択期間内において、同じソースライングループに属するソースラインを所定の選択順序で順次選択して電圧印加処理を実行する駆動処理を実行するように構成されている。本実施形態のソースドライバDSLは、1つの連続した選択期間内において、基幹ソースラインGiの内、添字iが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を、他方に負極性の電圧を出力するように構成されている。より具体的には、添字iが奇数の基幹ソースラインと偶数の基幹ソースラインの一方に正極性の電圧を出力するオペアンプを、他方に負極性の電圧を出力するオペアンプを接続し、出力電圧を切り替える場合は、オペアンプの接続先を切り替える。ここで、図5は、本実施形態における本発明装置の動作を示す波形図であり、スイッチラインSWL1及びSWL2、ゲートラインGL1~GL4、基幹ソースラインSO1及びSO2、ソースラインSL11、SL21、SL12、SL22について示している。尚、図5では、基幹ソースラインSOmに基幹ソースライン1と同じ極性の電圧を、基幹ソースラインSOm1に基幹ソースライン1とは異なる極性の電圧を印加する場合を想定している。また、図5では、基幹ソースラインSO1及びSO2、ソースラインSL11、SL21、SL12、SL22については、説明のため、電圧波形ではなく、印加電圧の極性と、極性の変化するタイミングについて示している。図中、は正極性の電圧、-は負極性の電圧を示しており、斜線部分はハイインピーダンス状態を示している。また、図5では、図2と同様に、ゲートラインGLhh=1~y-1の選択期間の終了時刻t4×h-1とゲートラインGLh1の選択期間の開始時刻t4×h1の中間時刻である時刻t4×hのタイミングで選択順序の変更を行う。更に、ゲートラインGLjj=1~yの内、添字jが奇数のゲートラインGLjについては、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序を設定し、添字jが偶数のゲートラインGLjについては、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序を設定している。時刻t0では、ソースドライバDSLにより、基幹ソースラインSOmm=1~xの内の奇数に正極性の電圧が、基幹ソースラインSOm1に負極性の電圧が印加される。このとき、スイッチラインSWL1がHレベルのため、スイッチ素子SWm1がオン状態となり、ソースラインSLm1に基幹ソースラインSOmを介して正極性の電圧が印加される。同様に、スイッチラインSWL1がHレベルのため、スイッチ素子SWm11がオン状態となり、ソースラインSLm11に基幹ソースラインSOm1を介して不極性の電圧が印加される。更に、スイッチラインSWL2はLレベルのため、スイッチ素子SWm2及びスイッチ素子SWm12がオフ状態となり、ソースラインSLm2及びSLm12はハイインピーダンス状態となる。時刻t1では、ゲートラインGL1がLレベルからHレベルに遷移し、ゲートラインGL1にゲート端子が接続された画素Pm1k及びPm11kの薄膜トランジスタTがオン状態になる。更に、当該薄膜トランジスタTを介して画素Pm1k及びPm11kの画素電極Eに、ソースラインSLm1及びSLm11の電位に応じた電圧が印加される。時刻t1では、ソースラインSLm1が正極性となっているため、画素Pm11に当該ソースラインSLm1の電位に応じた正極性の電圧が書き込まれ、ソースラインSLm11が負極性となっているため、画素Pm111に当該ソースラインSLm11の電位に応じた負極性の電圧が書き込まれる。このとき、ソースラインSLm2及びSLm12は、ハイインピーダンス状態となっている。時刻t2では、スイッチラインSWL1がHレベルからLレベルに遷移することにより、スイッチ素子SWm1及びSWm11がオフ状態になり、スイッチラインSWL2がLレベルからHレベルに遷移することにより、スイッチ素子SWm2及びSWm12がオン状態になる。更に、スイッチ素子SWm1及びSWm11がオフ状態となることから、ソースラインSLm1及びSLm11がハイインピーダンス状態になり、スイッチ素子SWm2及びSWm12がオン状態となることから、ソースラインSLm2に基幹ソースラインSOmを介して正極性の電圧が、ソースラインSLm12にソースラインSOm1を介して負極性の電圧が夫々印加される。これにより、画素Pm12には、ソースラインSLm2の電位に応じた正極性の電圧が書き込まれ、画素Pm112には、ソースラインSLm12の電位に応じた正極性の電圧が書き込まれる。時刻t3では、ゲートラインGL1の電位がHレベルからLレベルとなることにより、ゲートラインGL1にゲート端子が接続された画素Pm1k及びPm11kの薄膜トランジスタTがオフ状態になり、画素電極Eの電位が保存される。時刻t4では、電圧印加処理を実行するソースラインSLikの選択順序が変更され、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序が設定される。そして、ソースドライバDSLにより基幹ソースラインSOmに正極性の電圧時刻t1における正極性の電圧とは電圧値が異なるが、基幹ソースラインSOm1に負極性の電圧時刻t1における負極性の電圧とは電圧値が異なるが夫々印加される。スイッチ素子SWm1及びSWm11がオフ状態であることから、ソースラインSLm1及びSLm11はハイインピーダンス状態が維持される。また、スイッチ素子SWm2及びSWm12がオン状態であることから、ソースラインSLm2に基幹ソースラインSOmを介して正極性の電圧が、ソースラインSLm12に基幹ソースラインSOm1を介して負極性の電圧が夫々印加される。時刻t5では、ゲートラインGL2の電位がHレベルとなることにより、ゲートラインGL2にゲート端子が接続された画素Pm2k及び画素Pm12kの薄膜トランジスタTがオン状態になる。そして、当該薄膜トランジスタTを介して画素Pm22の画素電極Eに、ソースラインSLm2の電位に応じた正極性の電圧が、画素Pm122の画素電極Eに、ソースラインSLm12の電位に応じた負極性の電圧が夫々印加される。時刻t6では、スイッチラインSWL1がLレベルからHレベルに遷移することにより、スイッチ素子SWm1及びSWm11がオン状態になり、スイッチラインSWL2がHレベルからLレベルに遷移することにより、スイッチ素子SWm2及びSWm12がオフ状態になる。更に、スイッチ素子SWm1及びSWm11がオン状態となることから、ソースラインSLm1に基幹ソースラインSOmを介して正極性の電圧が印加され、ソースラインSLm11に基幹ソースラインSOm1を介して負極性の電圧が印加される。これにより、画素Pm11の画素電極Eに、ソースラインSLm1の電位に応じた正極性の電圧が、画素Pm111の画素電極Eに、ソースラインSLm11の電位に応じた負極性の電圧が夫々印加される。また、スイッチ素子SWm2及びSWm12がオフ状態となることから、ソースラインSLm2及びSLm12がハイインピーダンス状態になる。時刻t7では、ゲートラインGL2の電位がHレベルからLレベルとなることにより、ゲートラインGL2にゲート端子が接続された画素Pm2k及びPm12kの薄膜トランジスタTがオフ状態になり、画素電極Eの電位が保存される。時刻t8では、電圧印加処理を実行するソースラインSLikの選択順序が変更され、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序が設定される。そして、ソースドライバDSLにより基幹ソースラインSOmに負極性の電圧が、基幹ソースラインSOm1に正極性の電圧が夫々印加される。スイッチ素子SWm1及びSWm11がオン状態であることから、ソースラインSLm1に基幹ソースラインSOmを介して負極性の電圧が、ソースラインSLm11に基幹ソースラインSOm1を介して正極性の電圧が夫々印加される。また、スイッチ素子SWm2及びSWm12がオン状態であることから、ソースラインSLm2及びSLm12はハイインピーダンス状態が維持される。時刻t8~t15では、時刻t0~t7におけるゲートラインGL1に接続された画素Pi1k及びゲートラインGL2に接続された画素Pi2kに対する電圧印加処理と同様に、ゲートラインGL3に接続された画素Pi3k及びゲートラインGL4に接続された画素Pi4kに対する電圧印加処理が実行される。但し、印加される電圧の極性は、時刻t0~t7の場合とは逆になる。同様にして、ゲートラインGLyに接続された画素Piykまで電圧印加処理が実行される。図6は、本実施形態における画像の表示結果を示しており、電位変動の影響を受ける画素と影響を受けない画素の配置を示している。図3と同様に、はパネルの共通電位に対して正極性の電位に書き込まれた画素、-はパネルの共通電位に対して負極性の電位に書き込まれた画素であり、破線で囲んだ画素が電位変動の影響を受けた画素である。図6に示すように、第1タイミングルール及び第1順序ルールに基づいて選択順序を変更することにより、電位変動の影響を受ける画素と受けない画素が、画素アレイLCP全体に分散配置され、縦一列や横一列に整列することがない。これにより、表示画像に縦縞が認識されるのを防止できる。第3実施形態本発明装置の第3実施形態について、図7を基に説明する。ここで、本実施形態では、フレーム毎に選択順序の変更を行う場合について説明する。尚、本実施形態の本発明装置の構成は、図1に示す第1実施形態における本発明装置の構成と同じである。図7は、フレーム毎に選択順序の変更を行った場合の表示例を示している。図7aは、ソースラインSLi1、SLi2の順に電圧印加処理を実行する第1順序が設定されたフレームの表示例を、図7bは、ソースラインSLi2、SLi1の順に電圧印加処理を実行する第2順序が設定されたフレームの表示例を夫々示しており、図7aに示す状態の画像と図7bに示す状態の画像が交互に表示される。本実施形態では、フレーム毎に選択順序の変更を行うため、縦線が認識される位置が画像毎に異なるため、動画全体では、電位変動を受けた画素の表示位置が分散されることとなり、縦線が認識されるのを効果的に防止できる。別実施形態1上記第1実施形態及び第2実施形態では、変更タイミングをゲートラインGLjの1本毎とし第1タイミングルール、第3実施形態では、フレーム毎第2タイミングルールとしたが、これに限るものではない。例えば、複数本毎としても良い。更に、ランダム設定されたゲートラインGLjの本数毎第3タイミングルールとしても良い。また、これらのタイミングルールを複数組み合わせて用いても良い。複数のタイミングルールを組み合わせて用いた場合は、夫々のタイミングルールの相乗効果が期待できる。2また、第1実施形態~第3実施形態では、変更方法として、第1順序と第2順序を交互に設定するとしたが、これに限るものではない。例えば、1または複数の第1順序と1または複数の第2順序を予め決められた順に選択するようにしても良いし、複数の設定順序をランダムに選択するように構成しても良い。3上記実施形態では、1つのソースライングループに属するソースラインが2本の場合について説明したが、1つのソースライングループが3本以上のソースラインを備えていても良い。4上記実施形態では、説明のため、ソースライングループG1~Gxにおいて、全てのゲートラインGL1~GLyの選択期間において、同じ順序で電圧印加処理が実行されるとしたが、ゲートラインGLj毎に、別の選択順序を設定するように構成しても良い。