基板の主表面上に、50nmを超え150nm以下の厚みを有し、第1の層と第2の層とを有する半導体膜を形成する工程を備え、前記半導体膜を形成する工程は、前記基板の主表面上に前記第1の層を形成する工程と、前記第1の層上に前記第2の層を形成する工程とを含み、前記半導体膜を形成する工程時、前記第1の層に含まれる水素の割合は、前記第2の層に含まれる水素の割合よりも小さく、さらに、前記半導体膜を熱処理することによって、前記半導体膜に含まれる水素を低減する工程と、前記半導体膜に接触するように、酸素を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体膜に向い合う位置にゲート電極を形成する工程と、前記半導体膜にソース領域およびドレイン領域を形成する工程と、前記半導体膜を水素雰囲気中において熱処理することによって、前記半導体膜に含まれる水素を0.5原子以上10原子以下に設定する工程とを備える、半導体装置の製造方法。前記半導体膜を形成する工程の前に、前記基板の主表面上に、200nm以上の厚みを有し、水素を含む下地膜を形成する工程をさらに備える、請求項1に記載の半導体装置の製造方法。前記半導体膜を形成する工程の後、前記半導体膜を多結晶化する工程をさらに備え、前記半導体膜を形成する工程時、前記第1の層のバンドギャップは、前記第2の層のバンドギャップよりも小さい、請求項1または2に記載の半導体装置の製造方法。前記半導体膜を形成する工程は、75nmを超え125nm以下の厚みを有する前記半導体膜を形成する工程を含む、請求項1から3のいずれか1項に記載の半導体装置の製造方法。特許文献1に開示された薄膜トランジスタでは、チャネル領域やソース/ドレイン領域が設けられる多結晶シリコン膜の厚みが50nmと薄く形成されている。したがって、薄膜トランジスタを動作させた場合にドレイン電流が流れる領域は、この薄く形成された膜中に限定されることとなる。このため、たとえば、ゲート幅が10μmのn型薄膜トランジスタの場合、オン電流ゲート電極およびドレイン電極にそれぞれ5Vを印加した場合に流れるドレイン電流は、0.1mAとなり、低い値のオン電流しか得ることができない。また、多結晶シリコン膜の厚みが小さいと、絶縁層にコンタクトホールを形成する際に、コンタクトホールが多結晶シリコン膜を突き抜けて形成されるおそれがある。この場合、ソース/ドレイン電極と多結晶シリコン膜との接触位置は、それぞれの電極の側壁のみとなる。また、多結晶シリコン膜の厚みが小さい場合、イオン注入時に多結晶シリコン膜の結晶が破壊されることを回避しようとすると、膜中の不純物濃度を高く設定することができない。これらの理由から、特許文献1に開示された薄膜トランジスタでは、ソース/ドレイン電極と多結晶シリコン膜との間のコンタクト抵抗が増大するという問題が発生する。一方、厚みを大きくして多結晶シリコン膜を形成した場合、上述の問題は解決されるものの、膜中のダングリングボンドが増大することによって、トランジスタ特性が低下するという新たな問題が発生する。また加えて、多結晶シリコン膜を覆うようにゲート絶縁膜を形成する際、多結晶シリコン膜に対するゲート絶縁膜の被覆性が低下するという問題が発生する。この場合も、所望のトランジスタ特性を得ることができない。そこでこの発明の目的は、上記の課題を解決することであり、半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置の製造方法を提供することである。この発明に従った半導体装置の製造方法は、基板の主表面上に、50nmを超え150nm以下の厚みを有し、第1の層と第2の層とを有する半導体膜を形成する工程を備える。半導体膜を形成する工程は、基板の主表面上に第1の層を形成する工程と、第1の層上に第2の層を形成する工程とを含む。半導体膜を形成する工程時、第1の層に含まれる水素の割合は、第2の層に含まれる水素の割合よりも小さい。半導体装置の製造方法は、さらに、半導体膜を熱処理することによって、半導体膜に含まれる水素を低減する工程と、半導体膜に接触するように、酸素を含むゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して半導体膜に向い合う位置にゲート電極を形成する工程と、半導体膜にソース領域およびドレイン領域を形成する工程と、半導体膜を水素雰囲気中において熱処理することによって、半導体膜に含まれる水素を0.5原子以上10原子以下に設定する工程とを備える。この発明に従えば、半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置の製造方法を提供することができる。この発明の実施の形態について、図面を参照して説明する。実施の形態1図1は、この発明の実施の形態1における半導体装置を示す断面図である。図1中に示す半導体装置は、たとえば液晶ディスプレイLCD:liquidcrystaldisplayに用いられるn型の薄膜トランジスタである。図1を参照して、半導体装置は、主表面1aを有するガラス基板1と、主表面1a上に順次積層されたSiN窒化シリコン膜3およびSiO2酸化シリコン膜5と、SiO2膜5の頂面5a上に形成されたポリシリコン膜7と、ポリシリコン膜7を覆うように頂面5a上に形成されたゲート絶縁膜17と、ゲート絶縁膜17上に形成されたゲート電極21とを備える。ポリシリコン膜7には、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成されている。ポリシリコン膜7の厚みTは、50nmを超え150nm以下の範囲であり、本実施の形態では、100nmである。さらに好ましくは、ポリシリコン膜7の厚みTは、75nmを超え125nm以下の範囲である。ポリシリコン膜7は、水素Hを含み、その割合は、0.5原子以上10原子以下の範囲である。本実施の形態では、ポリシリコン膜7に2原子の割合で水素が含まれている。ゲート絶縁膜17上には、ゲート電極21を覆うように層間絶縁膜23が形成されている。層間絶縁膜23およびゲート絶縁膜17には、層間絶縁膜23の頂面側から開口され、ソース領域9およびドレイン領域13のそれぞれに達するコンタクトホール31が形成されている。コンタクトホール31には、ソース領域9およびドレイン領域13のそれぞれに接触するコンタクトプラグ19が充填されている。層間絶縁膜23の頂面上には、配線25が、コンタクトプラグ19に接触して形成されている。なお図示しないが、層間絶縁膜23には、ゲート電極21と配線25とを接続するコンタクトプラグも形成されている。ガラス基板1には、コーニング社製1737が用いられている。ガラス基板1は、石英基板であっても良い。SiN膜3およびSiO2膜5は水素を含む。SiN膜3の厚みは、50nmであり、SiO2膜5の厚みは、200nmである。SiN膜3およびSiO2膜5は、ポリシリコン膜7の下地層として設けられており、下地層の厚みは、200nm以上であることが好ましい。この下地層は、ひとつに、ポリシリコン膜7に水素を供給するために形成されており、またひとつに、ガラス基板1中の不純物がポリシリコン膜7に拡散するのを防止するために形成されている。下地層の厚みを200nm以上とすることで、ポリシリコン膜7に水素を安定して供給することができる。また、ポリシリコン膜7に対する不純物の拡散を確実に防止することができる。このような機能を発揮するポリシリコン膜7の下地層は、SiN膜3およびSiO2膜5に限られず、SiON、SiC、AlNおよびAl2O3などの材料により形成されていても良い。また、下地層として2層構造を用いた場合について説明したが、これに限定されず、下地層は形成しなくても良いし、さらに多層の積層構造としても良い。ポリシリコン膜7は、SiO2膜5の頂面5aに接触する底面7cと、底面7cの反対側に位置し、底面7cに対して平行に延在する頂面7aとを有する。なお、前述のポリシリコン膜7の厚みTは、頂面7aと底面7cとの間の距離である。ポリシリコン膜7は、頂面7aから底面7cに連なり、底面7cにほぼ直交するように延びる側面7bをさらに有する。ポリシリコン膜7を構成する多結晶の粒径は、0.5μm以上1μm以下である。ポリシリコン膜7には、チャネル領域11とソース領域9およびドレイン領域13とのそれぞれの間に位置して、LDDlightlydopeddrain領域15が形成されている。LDD領域15は、LDD領域15およびゲート電極21をそれぞれ主表面1a上に投影した場合に、互いが重なり合うことがないような位置に設けられている。LDD領域15は、チャネル領域11とソース領域9およびドレイン領域13とのそれぞれの間に発生する電界を緩和するために設けられている。ソース領域9、ドレイン領域13およびLDD領域15は、ポリシリコン膜7の頂面7aから底面7cまでに渡って形成されている。ソース領域9およびドレイン領域13には、電気的活性不純物としてのリンPが、1019/cm3の濃度で含まれている。LDD領域15には、不純物がソース領域9およびドレイン領域13よりも低い濃度で含まれており、本実施の形態では、リンが、1016/cm3の濃度で含まれている。ソース領域9およびドレイン領域13に含まれるリンは、ソース領域9およびドレイン領域13が設けられたポリシリコン膜7の膜中の全体に存在している。さらに電界を緩和する必要がある場合は、チャネル領域11とソース領域9およびドレイン領域13とのそれぞれの間に位置して、GOLDgateoverlappedlightlydopeddrain領域を形成しても良い。このGOLD領域は、GOLD領域およびゲート電極21をそれぞれ主表面1a上に投影した場合に、互いが重なり合うような位置に設けられる。GOLD領域には、不純物がソース領域9およびドレイン領域13よりも低い濃度で含まれる。また、LDD領域15とGOLD領域とを併用してポリシリコン膜7に形成しても良い。この場合、LDD領域15には、不純物がソース領域9およびドレイン領域13よりも低い濃度で含まれ、GOLD領域には、不純物がLDD領域15よりもさらに低い濃度で含まれる。ゲート絶縁膜17は、酸素Oを含む絶縁材料から形成されており、本実施の形態では、SiO2から形成されている。ゲート絶縁膜17の厚みは、ゲート絶縁膜17がポリシリコン膜7の頂面7aに接触する位置において、80nmである。ゲート電極21は、Crクロムから形成されており、その厚みは200nmである。層間絶縁膜23は、SiO2から形成されており、その厚みは500nmである。コンタクトホール31は、ポリシリコン膜7の内部にまで達している。コンタクトホール31の底面31pと側壁の一部31qとは、ポリシリコン膜7によって規定されている。配線25は、Moモリブデン、AlアルミニウムおよびMoからなる3層の積層体から形成されている。これら3層のそれぞれの厚みは、20nm、500nmおよび20nmである。なお、以上に挙げた膜を形成する材料やその寸法は、一例であり、本発明がこれに限定されることはない。図2から図9は、図1中に示す半導体装置の製造方法の工程を示す断面図である。続いて、図2から図9および図1を用いて、図1中に示す半導体装置の製造方法について説明する。なお、説明を簡単にするため、図1中のLDD領域15は形成されていないものとする。図2を参照して、プラズマCVDchemicalvapordeposition法を用いて、ガラス基板1の主表面1a上に、SiN膜3、SiO2膜5およびアモルファスシリコン膜41を順に形成する。アモルファスシリコン膜41は、その厚みが50nmを超え150nm以下の範囲となるように形成する。イオンドーピング法を用いて、Bボロンを所定のドーズ量でアモルファスシリコン膜41に向けて注入する。なお、アモルファスシリコン膜41を形成した後、アモルファスシリコン膜41に含まれるH水素濃度が2原子以下となるように熱処理を実施しても良い。この場合、後に続くレーザアニール工程において、アモルファスシリコン膜が突沸してクラックが発生することを防止できる。図3を参照して、YAGレーザの第2高調波波長532nmのレーザ光をアモルファスシリコン膜41に向けて照射する。この際、レーザ光は、所定の光学系を通過して線上のビームプロファイルに変換された後、アモルファスシリコン膜41に向けて照射される。また、レーザ光の波長は、350nm以上800nm以下であれば良い。このレーザアニール工程によって、アモルファスシリコン膜41を多結晶化し、ポリシリコン膜7を形成する。なお本実施の形態では、アモルファスシリコン膜41の多結晶化にYAGレーザを用いたが、これに限定されるものではない。たとえば、CWレーザcontinuouswavelaserを用いても良く、熱アニールを実施しても良い。熱アニールを実施する場合、Niニッケルなどの触媒を使用すれば、より大きい粒径のポリシリコン膜を得ることができる。図4を参照して、ポリシリコン膜7上に所定の開口パターンを有する図示しないレジスト膜を形成する。そのレジスト膜をマスクとしてポリシリコン膜7をエッチングし、ポリシリコン膜7を所定形状とする。その後、アッシング法を用いてレジスト膜を除去する。図5を参照して、プラズマCVD法を用いて、ポリシリコン膜7を覆うゲート絶縁膜17を形成する。次にスパッタリング法を用いて、ゲート絶縁膜17上にゲート電極21を形成するための金属膜を成膜する。図6を参照して、前の工程で形成した金属膜上に、所定の開口パターンを有するレジスト膜42を形成する。レジスト膜42をマスクとして金属膜をエッチングし、ゲート電極21を形成する。図7を参照して、アッシング法を用いてレジスト膜42を除去する。イオンドーピング法を用いて、リンを所定のドーズ量でポリシリコン膜7に向けて注入する。このとき、ゲート電極21がマスクとなり、リンがポリシリコン膜7の両端に注入されることによって、ポリシリコン膜7にソース領域9とドレイン領域13とが形成される。図8を参照して、ゲート絶縁膜17上に、ゲート電極21を覆う層間絶縁膜23を形成する。図9を参照して、層間絶縁膜23上に所定の開口パターンを有するレジスト膜43を形成する。レジスト膜43をマスクとして層間絶縁膜23およびゲート絶縁膜17にエッチングを行ない、ソース領域9およびドレイン領域13にそれぞれ達するコンタクトホール31を形成する。図1を参照して、アッシング法を用いてレジスト膜43を除去する。コンタクトホール31を充填するコンタクトプラグ19を形成する。層間絶縁膜23上に所定形状を有する配線25を形成する。配線25を形成した後、水素流量:3×10-3m3/min=3SLM、RFパワー:100W、圧力:100Paの条件下で、半導体装置を水素プラズマ雰囲気中に30分間、晒した状態とする。最後に、ポリシリコン膜7中のダングリングボンドを終端させるため、水素雰囲気中において、温度300°Cで60分間程度の熱処理を実施する。これらの工程により、ポリシリコン膜7に含まれる水素の割合を、0.5原子以上10原子以下の範囲に制御する。本実施の形態では、上記の条件により、水素の割合が2原子に設定される。以上の工程により、図1中の半導体装置が完成する。このように構成された図1中に示す半導体装置では、ポリシリコン膜7の厚みTが50nmを超えるため、より大きいオン電流を得ることができる。また、ポリシリコン膜7の厚みTが150nm以下であるため、サブスレッショルド特性が著しく低下するということがない。以下、実施例を参照しながら、この点に関して詳細な説明を行なう。図1中に示す半導体装置を用いて、ゲート電極21およびドレイン領域13のそれぞれに印加する電圧であるゲート電圧およびドレイン電圧を5Vとしたときのソース領域9およびドレイン領域13間に流れるドレイン電流の大きさを測定した。ポリシリコン膜7の厚みを100nm、ゲート幅を10μmとする。結果、0.18mAのドレイン電流が測定され、比較的大きいオン電流が得られることを確認できた。このようにポリシリコン膜7の厚みTを50nmを超える大きさとすることで、ドレイン電流が流れる領域面積が増加するため、オン電流を増大させることができる。しかし、以下の理由から、ポリシリコン膜7の厚みTを150nmを超える値にすることはできない。通常、トランジスタの性能を示す指標として、サブスレッショルド特性がある。このサブスレッショルド特性は、ゲート電圧がしきい値以下の領域において、ドレイン電流を1桁上げるのに必要なゲート電圧の増分であるSサブスレッショルド係数を用いて評価される。S係数が小さいほどサブスレッショルド特性が良好と判断される。図1中のポリシリコン膜7の厚みを変化させ、そのそれぞれの場合においてS係数およびドレイン電流を測定する試験を実施した。図10は、ポリシリコン膜の厚みと、S係数およびオン電流との関係を示すグラフである。図中に示す実線がS係数の値であり、点線がオン電流の値である。図10を参照して、ポリシリコン膜の厚みが100nm以下の場合、S係数は、ほぼ0.2V/decadeの一定の値を示すが、厚みが150nmでは、0.26V/decadeと若干増加し、厚みが200nmでは、0.4V/decadeと著しく増加する。S係数の増加は、しきい値電圧の上昇を招くため、ポリシリコン膜の厚みが150nmの場合では、しきい値電圧は2.6Vとなる。また、ポリシリコン膜の厚みが200nmの場合では、しきい値電圧は3.4Vとなる。飽和領域において、ドレイン電流は、ゲート電圧-しきい値電圧の2乗の値に比例する。このため、ドレイン電流は、ゲート電圧およびドレイン電圧を5Vとしたとき、ポリシリコン膜7の厚みが200nmの場合ではかえって減少する結果となる。ポリシリコン膜7の厚みが150nmの場合、ゲート電圧-しきい値電圧の2乗は5.95となり、200nmの場合、ゲート電圧-しきい値電圧の2乗は2.56となる。また、ポリシリコン膜7の厚みTが150nmを超える場合、ゲート電圧が5Vではチャネル領域11の厚み方向の全体に渡って反転層が形成されなくなる。このため、ポリシリコン膜の厚みが100nmの場合に、ドレイン電流が最大となり、ポリシリコン膜7の厚みが100nmを超えるとドレイン電流は徐々に減少する。この現象は、以下の説明の通りに理解することができる。S係数は、S=ln10×kt/q×1Cd/Coxと表すことができる。ここで、kはボルツマン定数、tは絶対温度、Cdはチャネルの空乏層容量、Coxはゲート絶縁膜容量である。この式から分かるように、ポリシリコン膜7の厚みTが大きくなるとチャネルの空乏層容量Cdが増大するため、S係数は増加する。S係数の増加は、しきい値電圧の上昇を招き、これによってゲート電圧およびドレイン電圧が同じ場合のドレイン電流が減少する。以上に説明した理由から、本実施の形態における半導体装置では、ポリシリコン膜7の厚みTを、50nmを超え150nm以下の範囲、より好ましくは75nmを超え125nm以下の範囲に設定している。このように図1中に示す半導体装置では、ポリシリコン膜7が50nmを超える比較的大きい厚みで形成されている。このため、ポリシリコン膜7中に多数のダンリングボンドが存在することとなり、このダンリングボンドがトランジスタ特性を低下させる原因となる。そこで、図1中に示す半導体装置では、ポリシリコン膜7に含まれる水素の割合を適正な範囲に制御することによって、このような問題を解決している。続いて、この点に関して詳細な説明を行なう。図1中に示す半導体装置では、ポリシリコン膜7に含まれる水素の割合が0.5原子以上10原子以下の範囲に設定されている。ポリシリコン膜7に含まれている水素の割合が0.5原子未満である場合、ポリシリコン膜7中のダングリングボンドを十分に終端させることができない。このため、オン電流の低下やS係数の増大を招き、さらにはリーク電流が増大するという問題が発生する。また、ポリシリコン膜7に含まれる水素の割合が10原子を超える場合、過剰な水素がゲート絶縁膜17を形成するSiO2を分解し、SiOHとSiとが形成される。このSiは、ゲート絶縁膜17中に固定電荷を形成するため、ゲート耐圧が低下したり、Siに起因してしきい値電圧が変動するという問題が発生する。つまり、過剰な水素と、ゲート絶縁膜中に含まれる酸素とが結び付く反応が起こることによって、半導体膜中の半導体原子がイオンとなって半導体膜から分離し、この半導体が上述の問題を引き起こす原因となる。以上に説明した理由から、ポリシリコン膜7中に含まれる水素の割合を0.5原子以上10原子以下の範囲に設定した図1中の半導体装置によれば、良好なオン電流が得られるとともに、ゲート電圧が高く、しきい値電圧のばらつきが抑制された特性を実現することができる。ポリシリコン膜7の厚みTを100nmとし、ポリシリコン膜7に含まれる水素の割合を2原子とした図1中に示す半導体装置を用いて、電気的な特性の評価を行なった。その結果、良好なオン電流が得られるとともに、しきい値のばらつきが小さく、さらにゲート耐圧が高い評価結果を得ることができた。この発明の実施の形態1における半導体装置は、主表面1aを有する基板としてのガラス基板1と、主表面1a上に設けられ、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成された半導体膜としてのポリシリコン膜7と、ポリシリコン膜7に接触するように設けられ、酸素を含むゲート絶縁膜17と、ゲート絶縁膜17を介してチャネル領域11に向い合う位置に設けられたゲート電極21とを備える。ポリシリコン膜7は、50nmを超え150nm以下の厚みを有する。ポリシリコン膜7は、0.5原子以上10原子以下の水素を含む。このように構成された半導体装置によれば、ポリシリコン膜7の厚みを50nmを超え150nm以下の範囲とすることにより、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得ることができる。加えて、ポリシリコン膜7中に含まれる水素の割合を0.5原子以上10原子以下の範囲とすることにより、オン電流やゲート電圧の低下を防止し、さらに、しきい値のばらつきを抑制することができる。図11は、図1中に示す半導体装置の第1の変形例を示す断面図である。図11中では、図1中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。以下、図1中の半導体装置と重複する構造については説明を繰り返さない。図11を参照して、本変形例では、SiO2膜5の頂面5a上にゲート電極21が配置され、そのゲート電極21を覆うようにゲート絶縁膜17が形成されている。ゲート絶縁膜17上には、ゲート絶縁膜17を介してゲート電極21と向い合うチャネル領域11と、その両側に配置されたソース領域9およびドレイン領域13とが形成されたポリシリコン膜7が設けられている。本変形例では、ゲート絶縁膜17に接触するポリシリコン膜7の底面7cと、その底面7cの反対側に位置し、底面7cに平行に延在する頂面7aとの間の距離が、ポリシリコン膜7の厚みTである。このようにゲート電極21がチャネル領域11の下側に配置された半導体装置によっても、図1中に示す半導体装置と同様の効果を得ることができる。なお、後述の実施の形態実施の形態5を除くにおける半導体装置に関しても、本変形例を適用することが可能である。図12は、図1中に示す半導体装置の第2の変形例を示す断面図である。図12中では、図1中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。以下、図1中の半導体装置と重複する構造については説明を繰り返さない。図12を参照して、本変形例では、ポリシリコン膜7が、SiO2膜5の頂面5a上に順に積層された第1の層7mおよび第2の層7nから構成されている。第2の層7nは、第1の層7mよりも主表面1aから離れた位置に設けられている。つまり、上述の図3に示す半導体装置の製造工程において、レーザ光が直接照射される層は、第2の層7nを構成するアモルファスシリコン膜である。ポリシリコン膜7は、第1の層7mに含まれる水素の割合が第2の層7nに含まれる水素の割合よりも小さくなるように形成されている。この場合、上述の図2に示す工程でアモルファスシリコン膜41に含まれる水素の低減を図るため熱処理を実施する際、水素が抜け難い第1の層7mにおいて水素の割合を相対的に小さくしておくことで、大量の水素が急激に抜けて膜中にアブレーションが発生することを防止できる。特に、ポリシリコン膜7は、50nmを超える大きい厚みで形成されているため、膜中にアブレーションが発生しやすく、このような変形例が有効である。また、第1の層7mのバンドギャップが、第2の層7nのバンドギャップよりも小さくなるようにポリシリコン膜7を形成しても良い。この場合、バンドギャップが相対的に大きい第2の層7nで光が吸収されにくくなる。このため、上述の図3に示すレーザアニール工程において、レーザ光が届きにくい第1の層7mについても十分な多結晶化を図ることができる。このようにそれぞれの層のバンドギャップを設定するには、第1の層7mに相対的に小さい割合で水素を含ませ、第2の層7nに相対的に大きい割合で水素を含ませれば良い。また別の方法として、第1の層7mに相対的に小さい割合でゲルマニウムGeを含ませ、第2の層7nに相対的に大きい割合でゲルマニウムを含ませれば良い。実施の形態2この発明の実施の形態2における半導体装置は、基本的には、図1中に示す半導体装置と同様の構造を備える。つまり、ポリシリコン膜7の厚みTが50nmを超え150nm以下の範囲、さらに好ましくは、75nmを超え125nm以下の範囲に設定されている。また、ソース領域9およびドレイン領域13が、ポリシリコン膜7の頂面7aから底面7cまでに渡って形成されている。但し、本実施の形態における半導体装置では、ポリシリコン膜7に含まれる水素の割合が0.5原子以上10原子以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜17は、必ずしも酸素を含んでいる必要はない。本実施の形態における半導体装置は、実施の形態1において説明した半導体装置の製造方法により作製されるが、説明を加えれば、図7に示す工程において、リンをポリシリコン膜7に向けて注入する条件を、イオンの加速電圧:80kV、ドーズ量:2×1015/cm2とするポリシリコン膜7の厚みTは100nm、ゲート絶縁膜17の厚みは80nm。これにより、ソース領域9およびドレイン領域13は、ポリシリコン膜7の底面7cにまで達して形成される。この発明の実施の形態2における半導体装置は、主表面1aを有するガラス基板1と、主表面1a上に設けられ、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成されたポリシリコン膜7と、ポリシリコン膜7に接触するように設けられたゲート絶縁膜17と、ゲート絶縁膜17を介してチャネル領域11に向い合う位置に設けられたゲート電極21とを備える。ポリシリコン膜7は、50nmを超え150nm以下の厚みを有する。ソース領域9およびドレイン領域13は、ポリシリコン膜7の頂面7aからポリシリコン膜7の底面7cにまで達して形成されている。図13は、この発明の実施の形態2における効果を説明するための半導体装置の概略図である。図13を参照して、図中には、ソース領域52、チャネル領域54およびドレイン領域53が形成され、50nmを超える厚みを有するポリシリコン膜51と、図示しないゲート絶縁膜を介してチャネル領域54に向い合う位置に形成されたゲート電極55とが示されている。ポリシリコン膜51が50nmを超える厚みを有する場合、従来の不純物注入条件に従って不純物を注入すれば、図に示すようにソース領域52およびドレイン領域53は、ポリシリコン膜51の厚み方向の中程までしか形成されない。このため、ポリシリコン膜51中に規定されるドレイン領域の周縁には、ポリシリコン膜51の厚み方向に延びる周縁53bのほか、ポリシリコン膜51の頂面51aに平行に延びる周縁53cが存在する。この場合、ソース領域52を接地し、電圧Vdをドレイン領域53に印加すると、周縁53bおよび53cを中心とした所定の幅の領域に空乏層56が形成される。頂面51aに平行に延びる周縁53cは、ポリシリコン膜51の厚み方向に延びる周縁53bと比較して、長い距離に渡っているため、周縁53cが存在することによって、ドレイン空乏層容量は著しく増大する。このドレイン空乏層容量の増大は、半導体装置の静特性には影響を及ぼさないが、半導体装置の動特性を劣化させるため、半導体装置の高速応答性が低下することとなる。このような問題は、ソース領域9およびドレイン領域13がポリシリコン膜7の頂面7aから底面7cに渡って形成され、ポリシリコン膜7中に規定されるドレイン領域の周縁がポリシリコン膜7の厚み方向にのみ延びて存在する本実施の形態の半導体装置によって解決される。したがって、本実施の形態における半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、半導体装置の高速応答性を維持するという効果を奏することができる。この半導体装置を液晶表示装置の画素トランジスタや画素トランジスタの画像信号を送るドライバ回路に使用する場合、半導体装置の高速応答性が強く求められるため、本発明が特に有効に利用される。実施の形態3この発明の実施の形態3における半導体装置は、基本的には、図1中に示す半導体装置と同様の構造を備える。つまり、ポリシリコン膜7の厚みTが50nmを超え150nm以下の範囲、さらに好ましくは、75nmを超え125nm以下の範囲に設定されている。但し、本実施の形態における半導体装置では、ポリシリコン膜7に含まれる水素の割合が0.5原子以上10原子以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜17は、必ずしも酸素を含んでいる必要はない。加えて、本実施の形態における半導体装置では、ソース領域9およびドレイン領域13に含まれる電気的活性不純物としてのリンが、その濃度のピーク値が頂面7aから底面7cまでの間に位置し、かつ、底面7cでの濃度が、4×1020/cm3以下となるように注入されている。以下、この点について詳細に説明を行なう。実施の形態1において説明したように、ソース領域9およびドレイン領域13には、n型の電気的活性不純物としてのリンが導入されている。このリンは、図7に示す工程で実施したイオンドーピング法のほかイオン注入法などによって導入されるが、導入に際し、その導入量が多すぎると、得られるソース領域9およびドレイン領域13の抵抗値が大きくなる。これは、高い電圧で加速されたリンイオンが、ソース領域9およびドレイン領域13中の結晶を破壊するためである。ポリシリコン膜7中の結晶が全て破壊された場合、ソース領域9およびドレイン領域13の抵抗値は、たとえば107Ω/□シート抵抗値:抵抗率×電流の流れ込む面積÷電流の流れる長さと、非常に高くなってしまう。単結晶シリコン基板上に作製される通常のMOSトランジスタを想定した場合、イオン注入技術によりシリコン基板に導入された電気的活性不純物の導入量が多すぎて結晶が破壊されても、破壊されるのは不純物イオンが到達したシリコン基板の表面のみである。その後、結晶性を回復させるための熱処理を実施すると、破壊されていない基板中の深い位置の結晶から基板の表面に向けてエピタキシャル成長が起こり、破壊された領域は再び単結晶化される。このため、単結晶シリコン基板上に作製されるMOSトランジスタでは、電気的活性不純物を多量に導入しても、結晶性を回復させるための熱処理を実施すれば、シリコン基板の結晶性は損なわれない。これに対して、薄膜トランジスタのように基板の主表面上に半導体膜を形成する場合、半導体膜の下地が結晶性を持たないガラス基板やSiO2膜であるため、半導体膜の頂面から底面までの全ての位置において結晶性が損なわれると、その後熱処理を実施しても半導体膜の結晶性は回復しない。このため、得られるソース領域9およびドレイン領域13の抵抗値が大きくなる。図14は、この発明の実施の形態3における半導体装置において、ポリシリコン膜の厚み方向における位置と、各位置に含まれる不純物の濃度との関係を示すグラフである。図14を参照して、図中の縦軸が0の位置は、ポリシリコン膜7の頂面7aの位置に一致し、縦軸がTの位置は、ポリシリコン膜7の底面7cの位置に一致する。不純物濃度は、頂面7aから離れるに従って増加し、頂面7aからXだけ離れた位置において、ピーク値Bとなる。さらに頂面7aから離れると、不純物濃度は、減少し始め、底面7cでは、4×1020/cm3以下の値Aとなる。本実施の形態における半導体装置では、底面7cにおける不純物濃度を上述の範囲に設定することによって、厚み方向の全ての位置においてポリシリコン膜7の結晶性が破壊されるという事態を回避している。このため、ソース領域9およびドレイン領域13の抵抗値を低く抑えることができる。一方、ポリシリコン膜7の厚みが小さい場合、底面7cにおける不純物濃度を上述の値Aとすると、不純物濃度がピーク値Bとなる頂面7aからXだけ離れた位置が、頂面7aより上方、つまりゲート絶縁膜17中に存在するおそれが生じる。しかし、本実施の形態における半導体装置では、ポリシリコン膜7の厚みは、50nmを超え150nm以下の範囲と比較的大きい値に設定されている。このため、本実施の形態における半導体装置では、不純物濃度がピーク値Bとなる位置は、ポリシリコン膜7の膜中に存在する。これにより、ポリシリコン膜7の膜中における不純物濃度を高く設定することができる。また、ポリシリコン膜7の厚みが比較的大きいため、コンタクトホール31を、ポリシリコン膜7を突き抜けることなく、底面31pがポリシリコン膜7に規定された状態で容易に形成することができる。このため、コンタクトホール31を充填するコンタクトプラグ19は、側面のみならず底面においてもポリシリコン膜7と接触する。以上の理由から、コンタクトプラグ19とポリシリコン膜7との間のコンタクト抵抗を十分に低減させることができる。不純物濃度のピーク値Bは、1×1020/cm3以上であることが好ましい。この場合、コンタクトプラグ19とポリシリコン膜7との間のコンタクト抵抗をより効果的に低減させることができる。本実施の形態における半導体装置を、実施の形態1において説明した半導体装置の製造方法に従って作製した。この際、図7に示す工程において、リンをポリシリコン膜7に向けて注入する条件を、イオンの加速電圧:80kV、ドーズ量:2×1015/cm2とした。完成後、半導体装置を評価すると、ソース領域9およびドレイン領域13の底面7cにおける不純物の濃度Aは、3.4×1019/cm3であった。また、不純物濃度がピークとなる位置は、頂面7aからX=8nmの位置に存在し、その位置における不純物濃度のピーク値Bは、1.9×1020/cm3であった。ソース領域9およびドレイン領域13のシート抵抗値を測定すると、2500Ω/□という低い値を得ることができた。さらに、ポリシリコン膜7の厚みTを50nmを超え150nm以下の範囲で変化させ、それぞれの厚みの場合において、ソース領域9およびドレイン領域13のシート抵抗値を測定する試験を行なった。結果、いずれの厚みであっても、底面7cにおける不純物濃度を4×1020/cm3以下とすることによって、ポリシリコン膜7の結晶性が破壊されず、ソース領域9およびドレイン領域13のシート抵抗値が低い値となることを確認できた。また、導入する不純物がリンのほか、ボロンBや砒素Asであっても、同様の結果が得られることを確認できた。なお、ポリシリコン膜7の結晶性を回復させるために、実施の形態1において説明した半導体装置の製造方法に、たとえば、温度600°C、1分間程度のランプアニール工程急速熱処理を追加しても良い。この発明の実施の形態3における半導体装置は、主表面1aを有するガラス基板1と、主表面1a上に設けられ、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成されたポリシリコン膜7と、ポリシリコン膜7に接触するように設けられたゲート絶縁膜17と、ゲート絶縁膜17を介してチャネル領域11に向い合う位置に設けられたゲート電極21とを備える。ポリシリコン膜7は、50nmを超え150nm以下の厚みを有する。ソース領域9およびドレイン領域13は、ポリシリコン膜7の厚さ方向に沿って濃度が変化する不純物としてのリンを含む。その不純物の濃度のピーク値は、ポリシリコン膜7の頂面7aと底面7cとの間に位置して存在する。ポリシリコン膜7の底面7cにおける不純物の濃度は、4×1020/cm3以下である。このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、コンタクトプラグ19とポリシリコン膜7との間のコンタクト抵抗を低減させるという効果を奏することができる。実施の形態4図15は、この発明の実施の形態4における半導体装置を示す断面図である。図15中では、図1中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。図15を参照して、本実施の形態における半導体装置は、基本的には、実施の形態3において説明した半導体装置と同様の構造を備える。つまり、ポリシリコン膜7の厚みTが50nmを超え150nm以下の範囲、さらに好ましくは、75nmを超え125nm以下の範囲に設定されている。また、ソース領域9およびドレイン領域13に含まれる電気的活性不純物としてのリンが、その濃度のピーク値が頂面7aから底面7cまでの間に位置するように注入されている。但し、底面7cでのリンの濃度が、必ずしも4×1020/cm3以下である必要はない。加えて、本実施の形態における半導体装置では、ソース領域9およびドレイン領域13に注入されたリンの濃度がピーク値となる位置と、コンタクトホール31が有する底面31pの位置とがほぼ一致している。つまり、図14に示すように本実施の形態においても、リンの濃度がピーク値となる位置が頂面7aからXだけ離れた位置に存在することとすると、底面31pもまた、頂面7aからXだけ離れた位置に形成されている。なお、ほぼ一致しているとは、両方の位置が完全に一致している場合のみならず、両者の位置が、ポリシリコン膜7の厚みTの10以内の範囲で一致している場合を含むことを意味する。たとえば、ポリシリコン膜7の厚みTを100nmとした場合、両者の位置のずれが10nm以内であれば、両者はほぼ一致している。結果、コンタクトホール31を充填するコンタクトプラグ19と、ポリシリコン膜7とは、リンの濃度がピーク値となる位置で接触する。このため、コンタクトプラグ19とポリシリコン膜7との間のコンタクト抵抗を十分に低減させることができる。この発明の実施の形態4における半導体装置は、主表面1aを有するガラス基板1と、主表面1a上に設けられ、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成されたポリシリコン膜7と、ポリシリコン膜7に接触するように設けられたゲート絶縁膜17と、ゲート絶縁膜17を介してチャネル領域11に向い合う位置に設けられたゲート電極21とを備える。ポリシリコン膜7は、50nmを超え150nm以下の厚みを有する。ソース領域9およびドレイン領域13には、ポリシリコン膜7の頂面7aから開口され、ポリシリコン膜7の内部に底面31pを有するコンタクトホール31が形成されている。半導体装置は、さらに、コンタクトホール31を充填する導電体膜としてのコンタクトプラグ19を備える。ソース領域9およびドレイン領域13は、ポリシリコン膜7の厚さ方向に沿って濃度が変化する不純物としてのリンを含む。不純物の濃度のピーク値が存在する位置は、コンタクトホール31の底面31pが存在する位置にほぼ一致している。このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、コンタクトプラグ19とポリシリコン膜7との間のコンタクト抵抗を低減させるという効果を奏することができる。実施の形態5図16は、この発明の実施の形態5における半導体装置を示す断面図である。図16中では、図1中に示す半導体装置と比較して、同一またはそれに相当する部材には、同じ参照番号を付している。図16を参照して、本実施の形態における半導体装置は、基本的には、実施の形態1において説明した半導体装置と同様の構造を備える。つまり、ポリシリコン膜7の厚みTが50nmを超え150nm以下の範囲、さらに好ましくは、75nmを超え125nm以下の範囲に設定されている。但し、本実施の形態における半導体装置では、ポリシリコン膜7に含まれる水素の割合が0.5原子以上10原子以下の範囲に設定されていても良いが、必ず設定されている必要はない。また、ゲート絶縁膜17は、必ずしも酸素を含んでいる必要はない。加えて、本実施の形態における半導体装置では、ポリシリコン膜7の底面7cと側面7bとがなす角度α以後、テーパ角αとも呼ぶが5°以上45°以下の範囲、本実施の形態では、テーパ角αが20°となるように、ポリシリコン膜7が形成されている。テーパ角αは、ポリシリコン膜7の内部に形成される角度である。テーパ角αは、底面7cに接触するポリシリコン膜7の下地層の頂面、本実施の形態では、SiO2膜5の頂面5aと、側面7bとがなす角度である。また、ポリシリコン膜7の下地層が設けられていない場合、テーパ角αは、底面7cに接触するガラス基板1の主表面1aと側面7bとがなす角度である。このように構成された図16中に示す半導体装置では、テーパ角αが5°以上45°以下の範囲に設定されているため、半導体装置の極端な大型化を抑制しつつ、ポリシリコン膜7に対するゲート絶縁膜17の被覆性を向上させることができる。以下、この点に関して詳細な説明を行なう。薄膜トランジスタでは、ガラス基板が使用されている制約上、そのプロセス時の温度を550°C以上にすることができない。550°C以上にすると、ガラス基板が変形するからである。このため、一般的には、ゲート絶縁膜には、プラズマCVD法により300°Cから400°Cほどの低温で作製されたSiO2膜が使用される。実際、図16中に示す半導体装置では、350°Cの温度下で作製されたSiO2によって、ゲート絶縁膜17が形成されている。しかし、プラズマCVD法により作製するSiO2膜は、段差被覆性に劣るという欠点を有する。このため、側面7bが底面7cに対して直角に交わるように、ポリシリコン膜7を形成した場合、ポリシリコン膜7の両端を覆う位置と、頂面7aを覆う位置とを比較して、両端を覆う位置でゲート絶縁膜の厚みが薄くなる傾向が生じる。このような傾向は、50nmを超える比較的大きい厚みでポリシリコン膜7を形成した場合に、特に顕著に表れる。たとえば、ポリシリコン膜7の厚みTが150nmの場合、テーパ角αを90°としてポリシリコン膜7を形成し、そのポリシリコン膜7上に厚み50nmのSiO2膜をプラズマCVD法により形成すると、ポリシリコン膜7の両端を覆う位置でSiO2膜が最も薄くなり、その厚みは10nmになる。ゲート電極21とソース電極との耐圧ゲート耐圧は、ゲート絶縁膜17の厚みにより決定するため、ポリシリコン膜7の両端を覆う位置でSiO2膜の厚みが薄くなると、ゲート耐圧が劣化する。図17は、ポリシリコン膜の側面のテーパ角αとゲート耐圧との関係を示すグラフである。図中には、図16中の半導体装置において、ポリシリコン膜7の厚みTを150nmとし、ゲート絶縁膜17SiO2膜の厚みを50nmとした場合の、両者の関係が示されている。図17を参照して、テーパ角αが50°以上のとき、ゲート耐圧が著しく悪化することが分かる。通常、液晶表示装置に使用される薄膜トランジスタの印加電圧は、10Vであり、実際の使用に際しては、その印加電圧に対して10V程度のマージンを確保する必要がある。このため、テーパ角αは、45°以下であることが必要があり、35°以下であることがさらに好ましい。なお、テーパ角αが50°以上であっても、ゲート絶縁膜17の厚みをたとえば80nmと厚くすれば、ゲート耐圧を20V以上の値にすることは可能である。しかしこの場合、以下に説明する理由によりオン電流が減少する。飽和領域において、ドレイン電流オン電流Idは、Id=WμCoxVg-Vth2/2Lと表すことができる。ここで、Wはゲート幅、μは移動度、Vgはゲート電圧、Vthはしきい値電圧、Lはゲート長、Coxは単位面積当たりのゲート絶縁膜容量である。ゲート絶縁膜SiO2膜の厚みをdとし、SiO2の比誘電率をεs、真空の誘電率をεOとすると、Cox=εOεs/dが成立する。このため、ゲート絶縁膜の厚みを大きくするとオン電流が低下することが分かる。したがって、ゲート絶縁膜17の厚みを大きくすることは、ポリシリコン膜7の厚みTを50nmを超える値としたことによる効果を損なう結果につながる。これにより、薄膜トランジスタの特性が劣化するため、実用的な手段ではない。一方、テーパ角αを5°未満としても、ゲート耐圧が劣化することはない。しかし、テーパ角αを5°未満とすると、ポリシリコン膜7の側面7bをガラス基板1の主表面1a上に投影した場合の側面7bの長さゲート長方向の長さが著しく大きくなる。これにより、薄膜トランジスタのサイズが大きくなり、高集積化が困難となるため、実用的でない。たとえば、図16中の半導体装置において、頂面7aのゲート幅方向の長さを10μmとし、頂面7aのゲート長方向の長さを15μmとした場合、テーパ角αが90°であれば、ポリシリコン膜7の大きさは150μm210μm×15μmである。この半導体装置において、厚み150nmを有するポリシリコン膜7がテーパ角α=5°で形成されているとすると、側面7bを主表面1a上に投影した場合の側面7bの長さは、1.7μmとなり、同様の場合の側面7bの面積は、17μm210μm×1.7μmとなる。つまり、ソース側およびドレイン側の両方では、側面7bの面積は、34μm2となり、テーパ角αが90°である場合に対して、ポリシリコン膜7の大きさが、22.7ほど増大することとなる。また、厚み150nmを有するポリシリコン膜7がテーパ角α=4°で形成されているとすると、側面7bを主表面1a上に投影した場合の側面7bの面積は、ソース側およびドレイン側の両方で、42μm22×10μm×2.1μmとなる。このため、テーパ角αが90°である場合に対して、ポリシリコン膜7の大きさが、28ほど増大することとなる。実用的には、ポリシリコン膜7の大きさの増大は、25以下程度に抑えることが要求されており、このため、テーパ角αは、5°以上の角度に設定される。さらに、ゲート絶縁膜17の厚みは、10nm以上100nm以下であることが好ましい。ゲート絶縁膜17の厚みが100nmを超える場合、オン電流の低下が著しくなる。ゲート絶縁膜17の厚みが10nm未満である場合、ソース電極に0V、ゲート電極に5Vの電圧を印加したときに生じる電界を、5MV/cm以下に抑えることができないため、半導体装置の信頼性が低下する。このため、ゲート絶縁膜17の厚みを、上述の範囲とすることが好ましい。図16中に示す半導体装置の製造方法は、実施の形態1において説明した半導体装置の製造方法と比較して、基本的には同様である。但し、図4に示す工程において、側面7bを傾斜させて形成するため、RIEリアクティブイオンエッチングモードを用いたレジスト後退法によるドライエッチングを実施する。側面7bが傾斜する角度は、このエッチング工程で使用されるエッチングガスの混合比率酸素流量により制御する。たとえば、テーパ角αが20°となるようにポリシリコン膜7を形成する場合、それぞれの流量を200cm3/minsccmおよび100cm3/minsccmとしたCF4およびO2からなる混合ガスを用い、ガス圧力を15Paとし、RFパワーを1500Wとすれば良い。この発明の実施の形態5における半導体装置は、主表面1aを有するガラス基板1と、主表面1a上に設けられ、チャネル領域11と、チャネル領域11の両側に位置するソース領域9およびドレイン領域13とが形成されたポリシリコン膜7と、ポリシリコン膜7上に設けられ、ポリシリコン膜7を覆うゲート絶縁膜17と、ポリシリコン膜7上に設けられ、ゲート絶縁膜17を介してチャネル領域11に向い合う位置に形成されたゲート電極21とを備える。ポリシリコン膜7は、50nmを超え150nm以下の厚みを有する。ポリシリコン膜7は、頂面7aおよび底面7cと、頂面7aから底面7cにまで連なる側面7bとを有する。底面7cと側面7bとがなす角度は、5°以上45°以下である。このように構成された半導体装置によれば、オン電流を増大させるとともに、比較的良好なサブスレッショルド特性を得るという効果と同時に、半導体装置の極端な大型化を抑制しつつ、ポリシリコン膜7に対するゲート絶縁膜17の被覆性を向上させるという効果を奏することができる。なお、実施の形態1から5における半導体装置を適宜組み合わせて、半導体装置を構成しても良い。この場合、それぞれの実施の形態で説明した効果を複合的に得ることができる。以上に説明した、実施の形態1から5における半導体装置の基本的な構造についてまとめて説明すると、半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、50nmを超え150nm以下の厚みを有する半導体膜と、半導体膜に接触するように設けられ、酸素を含むゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に向い合う位置に設けられたゲート電極とを備える。半導体膜は、0.5原子以上10原子以下の水素を含む。また好ましくは、半導体装置は、主表面と半導体膜との間に設けられ、200nm以上の厚みを有し、水素を含む下地膜をさらに備える。また好ましくは、半導体膜は、主表面上に順次積層された第1および第2の層を有する。第1の層に含まれる水素の割合は、第2の層に含まれる水素の割合よりも小さい。また好ましくは、半導体膜は、主表面上に順次積層された第1および第2の層を有する。第1の層のバンドギャップは、第2の層のバンドギャップよりも小さい。半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、50nmを超え150nm以下の厚みを有する半導体膜と、半導体膜に接触するように設けられたゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に向い合う位置に設けられたゲート電極とを備える。ソース領域およびドレイン領域は、半導体膜の頂面から半導体膜の底面にまで達して形成されている。半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、50nmを超え150nm以下の厚みを有する半導体膜と、半導体膜に接触するように設けられたゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に向い合う位置に設けられたゲート電極とを備える。ソース領域およびドレイン領域は、半導体膜の厚さ方向に沿って濃度が変化する不純物を含む。不純物の濃度のピーク値は、半導体膜の頂面と底面との間に位置して存在し、半導体膜の底面における不純物の濃度は、4×1020/cm3以下である。半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、50nmを超え150nm以下の厚みを有する半導体膜と、半導体膜に接触するように設けられたゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に向い合う位置に設けられたゲート電極とを備える。ソース領域およびドレイン領域には、半導体膜の頂面から開口され、半導体膜の内部に底面を有するコンタクトホールが形成されている。半導体装置は、さらに、コンタクトホールを充填する導電体膜を備える。ソース領域およびドレイン領域は、半導体膜の厚さ方向に沿って濃度が変化する不純物を含む。不純物の濃度のピーク値が存在する位置は、コンタクトホールの底面が存在する位置にほぼ一致している。また好ましくは、不純物の濃度のピーク値は、1×1020/cm3以上である。半導体装置は、主表面を有する基板と、主表面上に設けられ、チャネル領域と、チャネル領域の両側に位置するソース領域およびドレイン領域とが形成され、50nmを超え150nm以下の厚みを有する半導体膜と、半導体膜上に設けられ、半導体膜を覆うゲート絶縁膜と、半導体膜上に設けられ、ゲート絶縁膜を介してチャネル領域に向い合う位置に形成されたゲート電極とを備える。半導体膜は、頂面および底面と、頂面から底面にまで連なる側面とを有する。底面と側面とがなす角度は、5°以上45°以下である。また好ましくは、ゲート絶縁膜は、10nm以上100nm以下の厚みを有する。また好ましくは、半導体膜は、75nmを超え125nm以下の厚みを有する。また好ましくは、基板は、ガラス基板または石英基板である。また好ましくは、半導体膜は、多結晶シリコンを含む。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。