電子回路503における故障可観測性を定める方法であって、各素子400、402、500、502について、発生した故障が解析出力信号406、408、412の異常を引き起こしうる期間が定められる、方法。第1のステップで、シミュレーション段階において、シミュレーションモデル及び回路シミュレータによって、前記電子回路503の挙動がシミュレートされ、第2のステップで、解析段階において、各素子400、402、500、502について、発生した故障が解析出力信号406、408、412の異常を引き起こしうる期間が定められる、請求項1に記載の方法。前記シミュレーション段階において、前記解析段階で考慮される遅延が利用される、請求項2に記載の方法。前記シミュレーション段階において遅延が利用されず、前記解析段階において、前記遅延の演算的カプセル化が行われる、請求項2に記載の方法。回路シミュレーションは順方向に行われる、請求項1~4のいずれか1項に記載の方法。回路シミュレーションは逆方向に行われる、請求項1~4のいずれか1項に記載の方法。全ての素子400、402、500、502に対して、前記シミュレーション時間の終了について関連性の初期状態が設定される、請求項1~6のいずれか1項に記載の方法。前記電子回路503内の素子400、402、500、502について故障マスキング係数を定めるために利用される、請求項1~7のいずれか1項に記載の方法。テストパターンの故障検出率を定めるために利用される、請求項1~8のいずれか1項に記載の方法。請求項1~9のいずれか1項に記載の特徴を備えた方法を特に実行するための、電子回路503内の故障可観測性を定める構成。先の記載を背景に、請求項1に記載の特徴を備えた方法と、請求項10に記載の特徴を備えた構成が提示される。実施形態が、従属請求項及び以下の記載から明らかとなろう。従って、電子回路における故障可観測性を定める方法が記載される。本方法では、各素子、特に各記憶素子について、発生した故障が、任意に選択された回路信号の集合における異常Abweichungを引き起こしうる期間が定められる。この任意に選択された回路信号の集合は、定めるべき故障可観測性係数についての基準集合であり、以下では解析出力信号の集合と呼ばれる。この集合は、任意の一次出力信号から構成されるが、完全に観察可能であると仮定される任意の内部信号からも構成されうる。提示される方法によって特に、例えば、電子回路、特にデジタル半導体回路内の記憶素子についての故障マスキング係数を厳密に定めることが可能である。注目する故障は例えば、シングルイベントアプセットSEUにより発生する。半導体回路におけるマスキング効果を可能な限り厳密に把握するために、従来公知の全ての効果を同時に考慮する必要がある。各効果は、公知の方法により個別に把握することが可能である。しかしながら、これら結果の全てを1つにまとめた際に故障が発生する。というのは、この結果は完全には互いに独立していないからである。さらに、FDD又はTDDのような複雑なマスキング効果を考慮することが出来ず、又は、当該マスキング効果を考慮することが非常に難しい可能性がある。これに対して、従来公知の方法は、適用においても純粋にCPUレジスタに限定され、従って、同期式半導体回路については一般に何も言明することが出来ない。さらに、本方法は、所与のテストパターンセットについて、検査可能な故障の集合縮退故障モデルを定めるために利用することが出来る。代替的又は補足的に、テストパターンの故障検出率を定めることが可能である。提示される方法は、簡単なやり方で、可能な限り多くの公知のマスキング効果を考慮し、本方法の実施の際には特別な処理無しで済ませる。FDD効果及びTDD効果を考慮するという可能性が提供される。モンテカルロシミュレーションMonte-Carlo-Simulation又は故障注入によるマスキング係数の決定に比べて、演算コストが大幅に削減される。さらに、本方法は決定論的に機能し、1つ又は複数の記憶素子例えば、CPUパイプライン段を超えたマスキング係数の決定のために相関が利用されない。解析の結果は、単一故障モデルの適用の際にのみ有効であることに注意されたい。即ち、回路内では常に故障が一度に1つしか発生せず、又は、発生する故障は機能的に互いに独立していると仮定される。本方法の実施は基本的に2つのステップに分けられ、その際、第1のステップは、第2のステップを準備する役目を果たす。回路の挙動が既に分かっている場合、即ち、任意のソースからの値の推移が既に存在する場合には、本方法の第1のステップを飛ばすことが出来る。第1のステップでは、シミュレーションモデル及び回路シミュレータによって、電子回路の挙動がシミュレートされる。シミュレーションモデルは、本物のハードウェアに比較して、記憶素子及びその論理結合に関して可能な限り類似した構造を有するべきである。シミュレーションステップでは、個々のゲートの時間的な遅延動作をシミュレーションする必要はなく、ゲート遅延の影響は、精度を落とすことなく、解析段階において再び考慮することが可能である。通常では、挙動モデルを利用することは出来ない。さもなければ、本方法の結果が、信頼に値する説得力を有さないからである。回路のデジタル動作を正確に複写すると共に回路の物理的実装に非常に近いため、特にレジスタ転送レベルのモデルが適している。回路の一次入力は、例えば、テストパターンセットテストベンチ、Testbenchによって活性化される。シミュレーションの実行は、従来の回路シミュレーションと異ならない。シミュレーションの間、典型的に、値の推移時点及び値と、全ての内部信号の波形と、が記録されるため、その推移を再び呼び出すことが出来る。シミュレーションステップにおける遅延時間の省略により、通常では波形データがより小さくなり、後続ステップの実行時間が削減される。本方法の第2の部分において、各記憶素子について、SEUが解析出力の異常を引き起こしうる期間、即ち、回路の解析出力口で故障が見える期間が決定される。回路の表現、例えば有向グラフ又はシミュレーションモデルが、回路の構造及び機能を描写するために利用される。この表現での回路状態は、即ちノード信号及び記憶素子のことであるが、上記回路状態は、格納された波形を用いて、時間的に逆の順序に作成される。波形の記録の終わりから始まり当該記録の始まりへと、値が表現の中に入力される。回路の表現の状態の変更が起こる各時点について、当該変更により起動されるプロセスを決定する必要がある。記憶素子にとってこのことは、格納された値及び/又は出力信号の更新又は変更を記憶素子の機能に従って引き起こしうる入力信号が、印加されているかを検査する必要があることを意味する。しかしながらここでは、例えばレジスタのようなエッジ制御される構成モジュールでは、シミュレーションが逆方向に行われる場合に、センシティブなエッジ方向の反転が起こることに言及する必要がある。記憶素子でこのような更新又は変更が起こる場合には常に、書き込みイベントWrite-Eventについて述べている。書き込みイベントの際には、以下でシンクと呼ばれる記憶素子の全入力信号が読み出される。書き込みイベントが起こる時点、即ち、書き込みイベント時点は、更なる評価のために重要である。シミュレーションステップで遅延時間が考慮されなかった場合にはここで、書き込みイベントの時点が、追加的に起動信号の遅延時間を用いて、本発明での意味において正確な解析結果を獲得するために修正される。回路の表現に含まれる構造を利用して、書き込みイベントを有する記憶素子の全入力信号を、そのソースまで遡ることが可能である。ソースとして、全ての記憶素子及び回路の一次信号が見なされるが、純粋に組合せにより機能する機能論理ゲートは、ソースとして見なされない。論理ゲートによって、ブール代数の規則を用いて、現在の状態を利用して、ソースからシンクへの故障伝播経路を決定することが出来る。しかしながらこの評価は、正に書き込みイベントが発生した記憶素子から開始して行われる。各記憶素子又はその格納された情報は、故障伝播経路の始まりに存在する場合には、センシティブempfindlichであるとして見なされる。故障伝播経路の始まりに存在しない記憶素子及び格納された情報は、入力信号の値又はシンクに影響を及ぼさないため、センシティブであるとして見なされない。各記憶素子は、変数、又は、以下で関連性マーク表示Relevanz-Markierungと呼ばれるマーク表示を有する。このマーク表示は、目下格納されている情報が、故障の場合に、解析出力口又は解析出力信号内の見える誤りを引き起こす可能性があるか正positivマーク表示、又は、誤りが観察されないのか負のnegativマーク表示について表わす。或る記憶素子で書き込みイベントが起こり、この記憶素子が正の関連性マーク表示を有する場合には、故障伝播回路の始まりにある全記憶素子で、読み込みイベントが生成される。このことは、上記記憶素子に格納された値が後続の回路部分で利用されたということを意味する。或る記憶素子において読み出しイベントが生成される場合には、この記憶素子は、正の関連性マーク表示を有する。さらに、この記憶素子に、読み出しイベントの時点が格納される。この記憶素子に既に正のマーク表示が存在する場合には、このマーク表示はそのまま存在する。関連性マーク表示は書き込みイベントの際に消去され、即ち、負の関連性マーク表示が設定される。或る記憶素子で書き込みイベントが発生し、この記憶素子が正の関連性マーク表示を有する場合には、これにより、少なくとも1つの読み出しイベントも対応する時点に発生しているのだが、読み出しイベント時点及び書き込みイベント時点が、センシティブな期間を決定し、このセンシティブな期間内に、記憶素子は、故障の場合に、解析出力信号に対して見える影響を及ぼす可能性がある情報を含む。センシティブな全期間を合算することにより、この記憶素子について、センシティブな全時間を決定することが出来る。入力口でシミュレートされる全期間に対するこの総和は、ディレーティング係数として解釈することが出来る。本方法は、以前に記載したように、非常に小さな拡張によって、フォルトグレーディングを実行するためにも利用することが出来る。臨界経路の追跡の際には、検査可能な故障が簡単に決定されうる。一次出力、又は、正の関連性マーク表示を有するレジスタから始まる臨界経路上の全信号が、解析出力信号によっても観察可能である。従って、各解析出力信号が、臨界経路上で、現在の論理レベルが反転した縮退故障s-a-を検査する。フォルトグレーティングのための既に公知の方法との違いは、逆方向シミュレーションの適用にある。これにより、或る経路が観察可能ではないとして判明した場合に、時間的に順方向に故障リストを伝播させ又は場合により破棄する必要がない。逆方向シミュレーションの場合には、検査可能な故障が直接的に読み出され、これにより、必要な演算コストが削減される。追加的にタイミングディレーティングが考慮される場合には、読み出しイベント発生時に格納される時点が修正される必要がある。格納された時点は、本方法の実現に従って、該当する故障伝播経路上の信号の遅延時間の分だけ、値が増分又は減分される。回路の全記憶素子に対して、シミュレーション時間の終了解析の開始について関連性Relevanzの初期状態が設定される。2つの可能なバリエーションは以下のとおりである。バリエーション1では、全記憶素子が関連しrelevant、これにより、より遅い時点での回路の後の駆動についての不確実性が考慮される悲観的なアプローチ。バリエーション2では、回路の解析出力のみ関連する。解析出力に続いて回路がもはや利用されない場合、又は、独立したタスクが処理されている場合には、このことは当然のことである楽観的なアプローチ。2つのケースの任意の組合せも同様に構想されうる。回路シミュレーションは基本的に、順方向及び/又は逆方向に実行することが可能である。他のソースからの信号の推移も利用することが出来る。順方向の回路シミュレーションとは、通常の時間的順序の入力刺激を用いた、回路挙動が修正されない従来のシミュレーションと理解される。このシミュレーションでは、論理関数が公知である場合には、2つの任意の記憶素子間で、格納された個々の情報又は回路入力の、マスキング又は感度が決定されうる。記憶素子を超えたマスキング又は感度を決定することは困難である。ここでは、順次動作が重要な役目を果たすからである。特に、或る段の、先行する段へのマスキング効果は、データ依存性のために決定が困難である。回路状態は、決定論的に時間的に順方向に伝えられる。逆方向の回路シミュレーションの場合、回路は、従来のやり方では駆動されない。その際に回路状態は、逆の時間的順序で遷移する。しかしながら、回路の所定の関数に基づき、入力刺激のみによって回路関数を逆方向に進行させたり、又は、或る回路状態から出発して、先行する可能な回路状態を決定したりすることは一般に可能ではない。というのは、可能な回路状態の数が、時間ステップごとに爆発的に増大するからである。従って、逆方向シミュレーションの際には、全内部ノード記憶素子及びゲート出力の値は、回路自身シミュレーションにより決定されるのではなく外部から供給される。関連性マーク表示は、回路内ではデータフローと逆の方向に伝えられる。関連性マーク表示は、逆方向シミュレーションの開始時に、固定の規則に従って生成される。当該規則によれば、解析出力口及び解析出力信号が、唯一のソースである。2つの方法を組み合わせることにより、各個別の方法の弱点が補われる。順方向シミュレーションにおいては、推移的なマスキング効果を考慮することが困難であり又は当該効果を考慮することが全く可能ではない。この推移的マスキング効果について、回路状態が簡単に決定されうる。逆方向シミュレーションの場合は、マスキング効果を容易に定めることが出来るが、回路状態の決定は困難である。時間ステップごとに全ての内部回路状態が格納され、第2のシミュレーション実行時に逆の順序で外部から回路に供給される場合に、所与のテストパターンセットについて、マスキング効果が簡単に完全に決定される。本方法は、デジタル回路内のあらゆる形態のメモリに適用することが可能であり、フリップフロップFlipFlop、ラッチLatch、SRAMブロック、DRAMが検討されうる。違いは、入力信号を監視し書き込みイベントを生成する機能においてのみ生じる。本方法では、簡単なやり方で、異なる数のマスキング効果を考慮することが可能である。解析の際に全ての効果を考慮することは必ずしも必要ではない。これにより、他の方法により決定された1つ又は複数のマスキング効果についての結果を後から結果全体に取り込むことが可能であろうが、その際、1つの効果について何度も考慮されることはない。これに伴い、得られる結果の精度が失われるが、部品固有の値遅延時間、セットアップ時間、保持時間、Clock-To-Q時間を省略することが出来る。すなわち、本方法は、必ずしも全てのマスキング効果を考慮する必要はない。本方法自体は複数の形態で実現されうる。回路シミュレータとしては、原則的にデジタル回路のための各シミュレータが利用されうる。解析関数は、独立した解として、従来のプログラム言語により実装されうる。代替的に、ハードウェア記述言語へのプログラムインタフェースVHDL→インタフェースVHPI、ヴェリログVerilog→インタフェースPLI、又は、普通のシミュレータへのインタフェースModelSimSE→インタフェースFLIが提供される。本発明の更なる別の利点及び構成は、明細書の記載、及び、添付の図面から明らかとなろう。以前に挙げた特徴及び以下で解説される特徴は、各示される組合せにおいてのみならず、他の組合せにおいて、又は、単独でも、本発明の範囲を逸脱することなく利用することが出来る。本発明が、図面の実施形態を用いて概略的に示され、図を参照しながら詳細に記載される。図1には、入力から出力への故障伝播経路が示されており、この故障伝播経路内では、入力信号の変更により、出力信号の変更が引き起こされる。図には、故障伝播経路がどのように、記憶素子の一例としてのレジスタから始まっているのかが概略的に示される。レジスタ101~106の出力信号の割り当ては、以下で仮定される故障伝播経路実線の矢印を生じさせるために適切であると仮定する。論理ブロック201~207の機能は詳細には記載しない。レジスタ107から始まって、論理ゲート207、206、203を介してレジスタ104へと達する故障伝播経路と、論理ゲート207、206、204を介してレジスタ105及び106へと達する故障伝播経路と、が生じる。レジスタ101には、どの故障伝播経路も通じていない。レジスタ102及び103は特別な構造をしている。両レジスタは、再収束するrekonvergent経路の始まりである。2つの想定される状況が示されている。205から201又は202を介して102へと達する2つの経路点線は、多重経路活性化Mehrfach-Pfad-Stimulationの可能性を示している。102で故障が発生した場合、この故障は、再収束構造のために、205での多重故障に繋がる可能性がある。205の各個々の入力がセンシティブであるとして評価されないにも関わらず、多重故障の際には、当該故障が場合によっては207へと更に伝播する可能性がある。207からゲート202、203、205、206を介する2つの経路破線は、故障自己マスキングFehler-Selbst-Maskierungの可能性を示している。103で故障が発生した場合には、この故障は、示される2つの経路を介して207へと伝播する可能性がある。207のセンシティブな入力口に故障が存在するにも拘わらず、この故障は、誤りがある第2の入力信号との関連で、出力信号の変更を引き起こさない。故障自体がマスクされる。検査可能な故障の集合を決定しうるために、ここで、或るレジスタから始めて故障伝播経路を追跡する際に、正の関連性マーク表示Relevanz-Markierungを用いて、解析時の追加的機能を実行する必要がある。この故障伝播経路の構成要素である各信号のレベルが読み出される必要がある。この注目する信号は故障伝播経路の構成要素であり組合せ経路の末端のレジスタが正の関連性マーク表示を有するため、当該信号の現在の論理レベルは、一次primary出力口で観察可能である。従って、故障伝播経路上の信号ごとに、現在の信号レベルの反転に相当する誤った信号レベルを取る縮退故障を検査することが可能である。検査可能な故障が未だ検出されない場合は、大局的な故障リストのエントリが追加される。図2には、信号の推移が示されている。クロック周期との関係において、スラックをタイミングディレーティング係数TimingDeratingFaktorとして見なしうることが、この信号の推移により明らかになる。必ずしも同じ信号により起動されない2つの記憶素子又はレジスタ400及び402が示されている。このケースでは、共通のクロック信号CLK404が利用される。第1のレジスタ400の出力口の解析出力信号の推移S1406と、遅延素子410の後の解析出力信号の推移S2408と、第2のレジスタ402の出力口の解析出力信号の推移S3412と、が示される。一般に、2つの素子の、互いに関連するトリガ時点間の時間的差分tDiffが利用される。2つの素子間の信号の移動時間が、tDiffと共に、残りの時間を決定し、この残りの時間内に、先行する素子で故障が、回路の更なる別の部品へと伝播しうるように発生すべきである。この残りの時間はスラックと呼ばれる。スラックとtDiffとの比率が、タイミングディレーティング係数として解釈されうる。マスクウィンドウ414が斜線で示されている。マスクウィンドウの外で発生する故障が出力口で検出される。図3には、同期式回路での本方法の適用が例示される。ここでは、ブロック200~204の機能は詳細に定義されない。しかしながら、各機能ブロックの入力値の割り当てが行われ、この割り当ての結果、例示的に仮定される故障伝播回路太い実線が存在するものと仮定する。この時点で関連するrelevantと見なされるレジスタ108及び109の回路出力口から出発して、先行する段のレジスタの関連性Relevanzが推測されうる。レジスタ108からは、論理素子203を通って接続310及び315を介してレジスタ104へと達する経路と、論理素子203を通って接続311及び315を介してレジスタ105へと達する経路と、が存在する。レジスタ109からは、論理素子204を通って接続312及び316を介してレジスタ106へと達する経路と、論理素子204を通って接続314及び316を介してレジスタ107へと達する経路と、が存在する。時点tClkn-1に、レジスタ104、105、106、107が、出力レジスタ108及び109への故障伝播経路を生じさせうる値を格納したと仮定する。論理素子204の論理関数と、回路状態と、に基づき、レジスタ106からレジスタ109への故障伝播経路は生じない。また、レジスタ106の値は回路の出力に影響を及ぼさない。レジスタ105からは2つの故障伝播経路が出ている。従って、他のレジスタよりも感度が高くない。レジスタを関連するとしてマーク付けするためには、故障伝播経路が始まっていることで十分である。レジスタ100~103から出発して、論理素子200~202を通りレジスタ104~107へと達する経路300~309が存在する。むしろ、時点ttClkn-2に、レジスタ100~103が、レジスタ104、105、107への故障伝播経路を生じさせる値を格納したと仮定する。レジスタ102から305を介して、論理素子202を通って309を介して、レジスタ107へと達する故障伝播経路が発生せず、かつ、レジスタ102から304を介して、論理素子201を通って308を介して、レジスタ106へと達する経路がセンシティブsensitivであるが、レジスタ106が関連するとしてマーク付けされなかった後には、レジスタ102も関連性マーク表示を獲得しない。関連しないとしてマーク付けされたレジスタ106へと故障伝播経路が通ることは可能であるが、この経路を介しては、関連性は先に伝播しない。順方向のみの故障マスキングが検討される場合に、本例では、レジスタ102は、より遅い時点での情報が欠けているため、誤って、関連するとして見なされるであろう。分析される回路のために、解析の開始に際してグラフ構造が作成される。このデジタル半導体回路は、有向グラフGによって表される。G=N、V、N×VノードNの集合は、4個の部分集合の和集合で構成される。-レジスタの集合Rレジスタ-組合せ挙動による回路関数の集合L回路-入力信号無しで生成される信号例えば、定数、特別なHWハードウェア信号の集合I独立、Independent-回路の入力及び出力の集合E環境N=R∪L∪I∪E集合Mからの各ノードは、他のノード/オブジェクトとの結合についての情報を含むオブジェクトに相当する。このオブジェクトは、この結合情報の他に、変数と、論理ブロック又はレジスタとして機能する当該オブジェクトへのアクセスについての情報を有するリストと、を含む。回路の挙動の解析は、逆方向シミュレーションの間に行われる。レジスタ入力口での特定の信号組合せを検出する独自のプロセスが生成される。適当な状態が検出された場合には、その結果として、該当するオブジェクトについての解析関数が呼び出される。解析は2つの部分、即ち、情報源についての部分と、情報受信側についての部分と、で構成される。第1部として、解析を開始するレジスタのために、或る関数が実行される。目下のシミュレーション時間は、このレジスタへの書き込みアクセスのための時点として利用される。シミュレーション日時の生成の際に遅延時間が利用されなかった場合には、遅延の影響は、ここで、書き込みアクセスの時点の修正により考慮することが出来る。逆方向シミュレーションの場合には、レジスタに対する書き込みアクセス及び読み出しアクセスの原則的な順序も交換され、即ち、レジスタの内容はまず、書き込まれ又は作成される前に、読み出され又は使用される。このレジスタ内容への読み出しアクセスは複数回行うことが可能であり、書き込みアクセスは一回のみ行われ、逆方向シミュレーションの際にレジスタ内容の寿命が終わる。書き込みアクセスが行われる場合には、このレジスタの関連する時間が、最も遡った読み出しアクセスの時点と、この書き込みアクセスの時点と、の差分の分だけ増分される。既に過去にあった全ての読み出しアクセスは、後続の書き込みアクセスの際には、もはや考慮されない。書き込みアクセスに対する読み出しアクセスが存在しない場合には、関連するrelevant時間も増分されない。書き込みアクセスに対する少なくとも1つの読み出しアクセスが存在する場合には、レジスタ内容は、関連するとして見なされる。解析段階では、回路の遅延はまた、純粋に演算に関して解析結果に盛り込まれる。従って、以下の2つのバリエーションが存在する。-遅延を含むシミュレーション、遅延を用いた解析-遅延の無いシミュレーション、解析時に遅延を演算的にカプセル化rechnerischeEinbindung2つのバリエーションは厳密に同じ結果をもたらすが、第2のバリエーションには、実行速度、及び、シミュレーション日時のデータファイルサイズにおいて利点がある。図4には、順方向のシミュレーション図4b、逆方向のシミュレーション図4cが示されている。図4は、電子回路503の2つの記憶素子又はレジスタ500及び502の、書き込みアクセス及び読み出しアクセスの間の連関関係を概略的に示している。さらに、遅延素子506が設けられている。必ずしも共通ではないクロック信号CLK504と、先行するレジスタ500中央の線、書き込みイベントについては下向きの矢印508、書き込みイベントについては上向きの矢印510及び後続のレジスタ502下の線、書き込みイベントについては下向きの矢印512、読み出しイベントについては上向きの矢印514のための、上記クロック信号から得られるトリガ時点と、が示されており、このトリガ時点も同様に、必ずしも同時である必要はない。クロックエッジの時点に対して、先行するレジスタ500の書き込みイベント時点をずらすによって、設計に基づくレジスタ値セットアップ時間、保持時間、Clock-To-Q時間が、シミュレーション段階での遅延時間の影響が無いものとしても考慮される。このことは、ずれ522に集約されている。クロックエッジの時点に対して、読み出しイベントの時点をずらすことによって、同様に、設計に基づくレジスタ値と、レジスタ間に存在する他のゲート及び線の遅延時間と、が考慮される。ずれの値は、方向/符号に拘束されず、正の方向にも負の方向にも起こりうる。図4bは、順方向シミュレーションの際の状態を示し、図4cは、逆方向シミュレーションの際の状態を示している。特に遅延素子506による読み出しイベントのずれは、両方向の矢印520で示される。第2部において、故障伝播経路と、ソースレジスタと、が決定される。解析を開始したレジスタから出発して、結合情報を用いて、先行する論理ブロック及びレジスタが検査される。しかしながら、このことは、レジスタ内容が関連するとして見なされた場合にのみ行われる推移的効果、transitiverEffekt。レジスタ内容が関連しない場合は、作動レジスタが完全にマスクされることになる。レジスタ内容が関連する場合は、書き込みイベント時間が読み出しイベント時間として利用され、パラメータとして、検査すべきオブジェクトへと渡される。2つのケースが反復スキーマで処理される。先行するオブジェクトがレジスタの場合は、この経路はその源まで完全に追跡されている。ここで、この経路のために反復Rekursionが終了する。レジスタには、この読み出しアクセスの時点が更なる処理のために格納される。先行するオブジェクトが組合せブロックの場合は、この経路は、未だ完全には検査されていない。このブロックの入力信号及び論理関数に従って、故障伝播経路の更なる進路が回路によって決定されうる。このために、論理関数により故障マスキングの参照が指示される。故障伝播経路上の直ぐ前の先行するオブジェクトは、次の解析段階において、同様に検査される必要がある。故障伝播回路が引き続き追跡され、読み出しイベント時間が、導線の遅延と、正に注目しているブロックの論理関数の実行時間と、の分だけ増分され、修正されたパラメータとして渡される。この手続きは、故障伝播経路のソースレジスタが全て検出されるまで繰り返される。回路の時間挙動は解析結果に大きな影響を及ぼす。タイミングディレーティングを考慮するために、オブジェクトごとの遅延値が必要である。この遅延値は通常、ライブラリから抽出され、又は、静的なタイミング解析により生成される。回路の解析のためにグラフ構造を作成する際には、このタイミングパラメータが読み出され、他のオブジェクトとの各結合に対して割り当てられる。シミュレーションの間に、先行するオブジェクトが検査される場合には、タイミングディレーティングと同等に、読み出しアクセスの時点を対応して修正するために、この特定の経路の遅延を考慮する必要がある。順方向シミュレーション又は他のソースからの回路の既存の信号推移は、時間的に逆の順序で、回路の表現に盛り込まれる。しかしながら、個々の信号値変更の時間間隔は変更されない。内部ノードの信号値には、以前に記録された信号値が割り当てられる。しかしながら、解析機能の既存プロセスは、従来の形態で引き続き機能する。即ち、対応する条件が満たされる場合には入力信号の組合せ、解析のためのプロセスが開始される。解析方法によりアクティブにaktiv実行される必要がある唯一の手続きは、記録された値を用いて連続的に回路に刺激を与えることである。解析プロセスの作動は、刺激を受けた信号の変更により間接的にもたらされ、その際、エッジ制御されるプロセスは、各反対のエッジに対して応答する必要がある。これについては図4を参照されたい。図4では、例えば、レジスタは正のクロックエッジに応じて起動される→逆方向シミュレーションの場合、解析プロセスは、負のクロックエッジにより開始される。記録された値の先頭に達するまで、刺激が与えられる。レジスタ出力の関連時間の割合を決定するために、シミュレーションの間に、全ての書き込みアクセスが評価される必要がある。対応し合う書き込みアクセスと読み出しアクセスとの差分の総和が、関連時間全体を形成する。回路シミュレーションの際には、異なるレジスタに対する複数の書き込みアクセスが、厳密に同じ時点に生じるということが起こりうる。解析ソフトウェアのシーケンシャル構造に基づき、解析関数は必ずしも定められた順序では実行されない。しかしながら、この順序は解析結果に影響を及ぼさない。後続のレジスタにより読み出しイベントが生成される時点は、いかなる場合も、当該後続のレジスタによる書き込みイベントの生成よりも早い通常、クロック信号を用いる回路では約1クロック周期。書き込みイベントの際には、過去にあった読み出しイベントのみ考慮される。順序が定められていないために、レジスタには、読み出しイベントtRead-Event=tNowtDelay>tNowのために既に将来に存在し次の書き込みイベントの評価の際にも利用される読み出しイベントも登録されうる。正しい解析結果を実現するためには、静的なタイミング解析の意味において正しく機能する回路が前提となる。本方法の実施によって、回路のレジスタごとに個別に感度の評価が提供される。本方法の特徴によって、任意の数のレジスタ段についての推移的マスキング効果が考慮されうる。最も容易で最も分かりやすい評価は、全シミュレーション時間に対する関連時間の比率により行われる。この比率は、時間的に均一に分散して発生する故障のどのくらいの割合が、回路の全関数に鑑みて、解析出力口で見えるようになるのかを反映する。さらに、このレジスタの、センシティブな期間empfindlicherZeitraumの頻度及び長さについて統計を作成することが出来る。これにより、場合によっては、誤り比率の下げるための適切な処置が選択されうる。解析は原則的に、各可能な同期式デジタル回路を解析することが可能である。このために、代表的なテストパターンセットが必要である。通常ではこれは、回路の典型的な適用ケースである。解析は、単一故障モデルの仮定に基づいており、即ち、時間的及び空間的に隣接する複数の故障の影響は検討されない。単一故障の仮定は、再収束する回路構造と衝突する。再収束する回路部分の出力点の前に、又は、当該出力点で発生する全ての故障は、誤りのある複数の信号として収束点に表れる。しかしながら、マスクされた経路の決定の際には、単一故障又は独立した信号のみが仮定される。細かく細分化された関連性マーク表示、即ち、関連する、関連しない、自己マスキングの疑い、及び、多重経路活性化の疑いというレベルが、再収束する回路部分における収束点のラベルと共に存在するのだが、当該関連性マーク表示の利用及び生成によって、再収束する構造の影響を考慮することが可能である。しかしながら、更なる前提は、再収束する経路の信号の時間的な衝突である。同期式回路の場合、例えば、再収束する回路部分の異なる経路上の様々な数のレジスタ段が、再収束点における従属情報の衝突を防止する。解析の誤りは、従属情報が同じ時間に再収束点において処理される場合にのみ発生する。逆方向シミュレーション及び解析の際には、回路の解析出力口から回路の入力口への故障マスキングが追跡される。再収束する経路の収束点である論理ブロックでは、マスクされた経路が計算される。この論理ブロックの、再収束する経路に由来する入力信号は、関連するとも、関連しないとも見なすことが出来る。関連しないと見なされた信号経路上では、再収束する経路の出力点の方向に関連性マーク表示も伝播されない。この出力点では、全ての到着した関連性マーク表示が収集され論理和、マーク表示が到着しない場合には、再収束の出力点の前の回路部分も、関連しないとして見なされる。回路のこの出力点から、解析結果は、解析という意味では必ずしも正しくない。図5には、時間的に重み付けされた和が示されている。故障マスキング係数は、どのくらい割合の故障が、システム出力の見える変更を引き起こすのかという統計的な平均値である。しかしながら、故障マスキング自体は、離散的な性質をしており、即ち、故障は抑制され又は抑制されない。従って、離散値1又は0、故障マスキング:アクティブ又はノンアクティブを有する一連の時間範囲の、連続値への転換は、当然のことながら、時間的に重み付けされた和時間で割った故障マスキングの積分によって行われる。このことは、時間的に均一に分散して発生する誤りの仮定と符合する。得られた故障マスキング係数は、注目する全時間に対する、センシティブな全時間範囲の長さの総和から計算される。図5には、様々な信号の、センシティブな時間範囲網掛けされたブロックの4つの推移600、602、604、606が例示されている。これについて、得られた故障マスキング係数が、図示されたセンシティブな時間範囲の推移の横の右側に示される。提示される方法は、電子回路の機能信頼性を検査するソフトウェアツール内で利用することができる。このツールによって原則的に、全てのデジタル電子回路を検査することが出来る。得られた結果は、安全性に関わるシステムにおいては信頼性を証明するために利用される。複雑なシステムの場合このように自動化された方法は有益であり、詳細に注意を払った考察が可能となることに注意されたい。提示される方法の結果は、検査された回路の改善のためにも利用されうる。未だ開発段階にあるシステムは、故障が起こりやすい弱い箇所を検査することが出来る。場合によっては、この弱い箇所は、設計変更によって防止することが出来る。本方法がテスト網羅度を決定するために利用される場合、大局的な故障リストは、本方法終了後に、注目するテストパターンセットについての検査可能な全ての故障を含む。検査可能な全ての故障はこのリストから直接抽出することが可能であり、検査可能ではない故障の集合は、注目する回路の、可能な故障の集合全体に対する補集合である。