"第1の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域と、前記半導体基板の表層に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在して設けられ、互いに対向する第1及び第2の側面と底部とを有するゲート電極用溝と、前記ゲート電極用溝のうち、前記活性領域に形成される第1の溝部よりも前記第1の素子分離領域に形成される第2の溝部の深さを深くするとともに、前記第1の溝部の前記第2の溝部と対向する部分の深さを当該第2の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成されたゲート電極と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第1の不純物拡散領域と、前記第2の側面に配置された前記ゲート絶縁膜の下端部以外の部分を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、前記ゲート絶縁膜を挟んで前記ゲート電極と対向する前記フィン部の表面に設けられた準位形成領域と、を備えることを特徴とする半導体装置。前記準位形成領域が、前記フィン部の全体に設けられていることを特徴とする請求項1に記載の半導体装置。前記準位形成領域を第1の準位形成領域とするとともに、前記半導体基板の表面から、前記第1の準位形成領域及び前記第2の不純物拡散領域よりも深い位置に設けられた第2の準位形成領域をさらに備えることを特徴とする請求項1又は2に記載の半導体装置。前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150~200nmであり、前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10~40nmであることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記第2の側面が対向するように、前記ゲート電極用溝を2つ設け、前記第2の不純物拡散領域を、前記半導体基板のうち、2つの前記ゲート電極用溝の間に設けたことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記第1の不純物拡散領域の深さが、前記ゲート電極の上面より5~10nm浅くなるように設けられていることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記フィン部の上部が前記第1の方向に延在するとともに、前記上部の両端が前記第1の溝部における前記第1の側面と前記第2の側面とに亘って設けられていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第2の素子分離領域と、を備えることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記第2の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。前記埋め込み絶縁膜上に設けられた層間絶縁膜と、前記第1の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、前記容量コンタクトパッド上に設けられたキャパシタと、を備えることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。半導体基板と、第1の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域と、前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第2の素子分離領域と、隣接する前記第2の素子分離領域の間に、前記半導体基板の表層に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在して設けられ、互いに対向する第1及び第2の側面と底部とを有する一対のゲート電極用溝と、前記ゲート電極用溝のうち、前記活性領域に形成される第1の溝部よりも前記第1の素子分離領域に形成される第2の溝部の深さを深くするとともに、前記第1の溝部の前記第2の溝部と対向する部分の深さを当該第2の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、一対の前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成された一対のゲート電極と、前記第2の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に設けられ、キャパシタに接続される2つの第1の不純物拡散領域と、前記第2の側面同士が対向するように配置された一対の前記ゲート電極用溝の間の前記半導体基板に設けられ、ビット線に接続される1つの第2の不純物拡散領域と、前記ゲート絶縁膜を挟んで前記ゲート電極と対向する前記フィン部の表面に設けられた準位形成領域と、を備え、前記素子形成領域は、前記第2の不純物拡散領域を共有するとともに、一方の前記ゲート電極及びフィン部と一方の前記第1の不純物拡散領域とから少なくとも構成される第1のトランジスタと、他方の前記ゲート電極及びフィン部と他方の前記第1の不純物拡散領域とから少なくとも構成される第2のトランジスタと、を有し、前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150~200nmであり、前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10~40nmであることを特徴とする半導体装置。前記準位形成領域が、前記フィン部の全体に設けられていることを特徴とする請求項12に記載の半導体装置。前記準位形成領域を第1の準位形成領域とするとともに、前記半導体基板の表面から、前記第1の準位形成領域及び前記第2の不純物拡散領域よりも深い位置に設けられた第2の準位形成領域をさらに備えることを特徴とする請求項12又は13に記載の半導体装置。前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項12乃至14のいずれか一項に記載の半導体装置。半導体基板に、第1の方向に延在する複数の第1の素子分離用溝を形成し、前記第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込むことにより、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域を形成する工程と、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する複数の第2の素子分離用溝を形成し、前記第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込むことにより、複数の前記素子形成領域を区画する複数の第2の素子分離領域を形成する工程と、隣接する前記第2の素子分離領域の間に、前記半導体基板に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在する一対のゲート電極用溝を、前記ゲート電極用溝がそれぞれ有する、互いに対向する第1及び第2の側面のうち、前記第2の側面同士が互いに対向するように形成するとともに、当該ゲート電極用溝の底部から前記活性領域の一部が突き出すようにフィン部を形成する工程と、前記ゲート電極用溝の底部に準位形成可能な元素をイオン注入して、少なくとも前記フィン部の表面に準位形成領域を形成する工程と、前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むとともに前記フィン部を跨ぐようにゲート電極を形成する工程と、前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝を埋め込むように埋め込み絶縁膜を形成する工程と、前記第2の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように一対の第1の不純物拡散領域を形成する工程と、前記第2の側面同士が対向するように形成された一対の前記ゲート電極用溝の間の前記半導体基板に、当該半導体基板とは異なる導電型の不純物を選択的にイオン注入して第2の不純物拡散領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。前記半導体基板は、CZ法によって形成された基板の表面に、シリコンをエピタキシャル成長させて形成することを特徴とする請求項16に記載の半導体装置の製造方法。前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150~200nmの範囲となるように形成し、前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10~40nmの範囲となるように形成することを特徴とする請求項16又は17に記載の半導体装置の製造方法。前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深く形成することを特徴とする請求項16乃至18のいずれか一項に記載の半導体装置の製造方法。前記半導体基板のうち、一対の前記ゲート電極用溝の間に配置された部分に形成された前記第2の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第2の不純物拡散領域と電気的に接続されたビット線を形成する工程と、前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、前記容量コンタクトパッド上にキャパシタを形成する工程と、をさらに備えることを特徴とする請求項16乃至19のいずれか一項に記載の半導体装置の製造方法。上記特許文献1,2に記載されたトレンチゲート型トランジスタを有するDRAMでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の3面に形成される構成となっている。発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、DRAMの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する3面に形成されるためにチャネル抵抗が高くなることに起因している。また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、DRAMの製造自体が困難になるという問題も発生する。したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。本発明の半導体装置は、第1の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域と、前記半導体基板の表層に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在して設けられ、互いに対向する第1及び第2の側面と底部とを有するゲート電極用溝と、前記ゲート電極用溝のうち、前記活性領域に形成される第1の溝部よりも前記第1の素子分離領域に形成される第2の溝部の深さを深くするとともに、前記第1の溝部の前記第2の溝部と対向する部分の深さを当該第2の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成されたゲート電極と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第1の不純物拡散領域と、前記第2の側面に配置された前記ゲート絶縁膜の下端部以外の部分を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、前記ゲート絶縁膜を挟んで前記ゲート電極と対向する前記フィン部の表面に設けられた準位形成領域と、を備えることを特徴とする。本発明の半導体装置によれば、半導体基板に、第1の側面に配置されたゲート絶縁膜の上部を覆う第1の不純物拡散領域と、少なくとも第2の側面に配置されたゲート絶縁膜を覆う第2の不純物拡散領域と、を設けるとともに、ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部を設けることにより、ゲート電極用溝の底部及び第1の側面の下部の2面と、上記フィン部とにチャネル領域が形成されるため、ゲート電極用溝の底面及び対向する側面の3面にチャネル領域が形成される従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。また、ゲート電極用溝の第2の側面側に、ゲート電極用溝を設け、該ゲート電極用溝に他のトランジスタを隣接して配置することで、ゲート電極用溝間にチャネル領域が形成されることがない。これにより、ゲート電極用溝の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。また、ゲート絶縁膜を介して、ゲート電極用溝の下部を埋め込むとともにフィン部を跨ぐように配置されたゲート電極と、ゲート電極用溝を埋め込むように配置され、ゲート電極の上面を覆う埋め込み絶縁膜と、を設けることにより、ゲート電極が半導体基板の表面よりも上方に突出することがなくなる。これにより、例えば、半導体装置としてDRAMを用いた場合、後の工程で形成されるビット線やキャパシタの形成を容易に行なうことが可能となるので、半導体装置を容易に製造できる。ところで、発明者は、DRAMDynamicRandomAccessMemoryのメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する2つのセルの間隔が縮小される結果、一方のセルがデータ0を蓄積し、他方のセルがデータ1を蓄積している場合であって、かつデータ0のセルへのアクセスが連続して行われた場合において、データ1のセルの蓄積データが破壊するという隣接セル間のディスターブ不良以下、単にディスターブ不良というが発生することを新たに知見した。このディスターブ不良は、半導体装置の信頼性を損ねる原因となる問題がある。図25は、従来のDRAMのレイアウトの一例を示す平面図であり、図26は、図25に示すDRAMのZ-Z線方向の断面図である。次に、図25及び図26を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。図25を参照するに、半導体基板301の表面には、規則的に配列された複数の活性領域302が設けられている。個々の活性領域302は、半導体基板301の表面に形成された溝を絶縁膜で埋設する素子分離領域303に囲まれている。活性領域302と交差するY方向には、Y方向に延在する複数のワード線WLが配置されている。図26を参照するに、ワード線WL1,WL2は、半導体基板301の表面に複数の活性領域302及び素子分離領域303に跨って設けられる溝内に、ゲート絶縁膜305を介して埋め込んで形成されている。ワード線WL1,WL2の上面には、キャップ絶縁膜306が溝に埋め込まれて形成されている。一つの活性領域302には、ワード線WL1及びワード線WL2よりなる二つのワード線が交差して設けられている。二つのワード線WL1及びWL2は、各々対応する二つのトランジスタTr1,Tr2のゲート電極を構成している。トランジスタTr1は、ワード線WL1からなるゲート電極の他、ドレイン拡散層307及びソース拡散層308で構成されている。また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層312及びソース拡散層308で構成されている。ソース拡散層308は、トランジスタTr1,Tr2に共通し、ビット線コンタクト311においてビット線BLに接続されている。一方、各々のドレイン拡散層307,312は、層間絶縁膜309に形成された容量コンタクトプラグ310を介して、下部電極313,314ストレージノードにそれぞれ接続されている。下部電極313,314は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子316,317を構成している。ワード線WL1,WL2が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板301の表面がトランジスタTr1,Tr2のチャネルとなる。例えば、ワード線WL1をオン状態としてトランジスタTr1のチャネルを形成し、ビット線319にLowLレベルの電位を与えれば、下部電極313はLの状態となり、その後、ワード線WL1をオフ状態とすることにより、下部電極313にはLデータ0の情報が蓄積される。また、例えば、ワード線WL2をオン状態としてトランジスタTr2のチャネルを形成し、ビット線319にHighHレベルの電位を与えれば、下部電極314はH状態となり、その後、ワード線WL2をオフ状態とすることにより下部電極314にはHデータ1の情報が蓄積される。このような動作状態に基づき、下部電極313にLを蓄積させ、下部電極314にHを蓄積させた状態を形成する。この状態でL側の下部電極313に対応するワード線WL1のオン/オフを繰り返す同じワード線WL1を用いる他の活性領域のセル動作に相当する。その結果、トランジスタTr1のチャネルに誘起された電子e-が隣接するドレイン拡散層312に到達し、下部電極314に蓄積されているH情報を破壊してL状態に変化させてしまう。すなわちデータ1がデータ0に変化するモードの不良が発生する。この不良は、ワード線WL1のオン/オフ回数に依存し、例えば、オン/オフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置DRAMの正常動作が阻害され信頼性を損ねる問題となる。このディスターブ不良は、セルサイズが大きい場合、すなわち図21に示すように最小加工寸法Fで規定されるワード線WL1とワード線WL2との間隔Lが70nmの時には問題とならなかった。しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。<第1の実施形態>半導体装置図1は、本発明を適用した第1の実施形態である半導体装置に設けられたメモリセルアレイの概略平面図である。図2Aは、図1に示すメモリセルアレイのA-A線方向の断面図である。図2Bは、図1に示すメモリセルアレイのB-B線方向の断面図である。図2Cは、本実施形態の半導体装置におけるゲート電極溝に設けられたフィン部の断面構造を説明するための斜視図である。図2Dは、ゲート電極溝及びフィン部の周辺を拡大した図であり、フィン部周辺の内部の構造を説明するための断面図である。図1、図2A及び図2Bでは、本発明を適用した実施形態である半導体装置10の一例としてDRAMDynamicRandomAccessMemoryを挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向第2の方向を示している。また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板13、第1の素子分離領域14、活性領域16、第2の素子分離領域17、ゲート電極用溝18、ゲート電極22、ビット線34、容量コンタクトプラグ42、容量コンタクトパッド44、及び複数の素子形成領域Rのみを図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。また、図2Aでは、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2A~図2Dにおいて、図1に示す半導体装置10と同一構成部分には同一符号を付す。本発明を適用した第1の実施形態である半導体装置10は、図1、図2A及び図2Bに示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域周辺回路が形成される領域と、を有する。図1、図2A、図2B及び図2Dに示すように、半導体装置10に設けられたメモリセルアレイ11は、半導体基板13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、上記ゲート電極用溝18の底部18cから活性領域16の一部が突き出すように形成されたフィン部15と、第1及び第2のトランジスタ19-1,19-2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、マスク絶縁膜26と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、準位形成領域30と、開口部32と、ビット線コンタクトプラグ33と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。図1、図2A及び図2Bに示すように、半導体基板13は、板状とされた基板である。半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。この場合、半導体基板13のp型不純物濃度は、例えば、1E16atmos/cm2とすることができる。図1に示すように、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜52とを有する。第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向第1の方向に延在するように、半導体基板13に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、250nmとすることができる。第1の素子分離用絶縁膜52は、第1の素子分離用溝51を埋め込むように配置されている。図示してはいないが、第1の素子分離用絶縁膜52の上面は、半導体基板13の主面13aに対して面一とされている。第1の素子分離用絶縁膜52としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第1の素子分離領域14は、第2の方向に対して帯状に延在する活性領域16を区画している。図1、図2A及び図2Bに示すように、第2の素子分離領域17は、第2の素子分離用溝54と、第2の素子分離用絶縁膜55とを有する。第2の素子分離用溝54は、図1に示すY方向第2の方向に延在するように、半導体基板13に形成されている。これにより、第2の素子分離用溝54は、第1の素子分離領域14の一部を切断している。第2の素子分離用溝54は、隣り合うように配置された2つのゲート電極22を挟み込むように形成されている。各々のゲート電極22は、メモリセルのワード線を構成するものである。すなわち、本実施形態のメモリセルは、Y方向に延在する1本の第2の素子分離領域17と2本のゲート電極22ワード線とが対となって、X方向に繰り返し配置される構成となっている。第2の素子分離用溝54の深さは、例えば、250nmとすることができる。第2の素子分離用絶縁膜55は、第2の素子分離用溝54と、マスク絶縁膜26に形成された開口部26Aとを埋め込むように配置されている。第2の素子分離用絶縁膜55の上面55aは、マスク絶縁膜26の上面26aに対して面一とされている。第2の素子分離用絶縁膜55としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第2の素子分離領域17は、第2の方向に対して複数の素子形成領域Rを区画している。このように、半導体基板13に形成された第1の素子分離用溝51に第1の素子分離用絶縁膜52を埋め込むことで構成された第1の素子分離領域14と、半導体基板13に形成された第2の素子分離用溝54に第2の素子分離用絶縁膜55を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート電極の電位が第1及び第2のトランジスタ19-1,19-2に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。図1、図2A及び図2Bに示すように、ゲート電極用溝18は、2つの第2の素子分離領域17間に位置する半導体基板13に、Y方向に延在するように2つ一対設けられている。ゲート電極用溝18は、対向する第1及び第2の側面18a,18bと底部18cとからなる内面により区画されている。一対のゲート電極用溝18は、第2の側面18b同士が互いに対向するように配置されている。図2B及び図2Cに示すように、ゲート電極用溝18は、その底部18cの深さが第1及び第2の素子分離用溝51,54の深さ第1及び第2の素子分離領域14,17の深さよりも浅くなるように構成されている。第1及び第2の素子分離用溝51,54の深さが250nmの場合、ゲート電極用溝18の深さは、例えば、150~200nmとすることが好ましい。図1、図2C及び図2Dに示すように、ゲート電極用溝18は、第1の素子分離領域14及び活性領域16を横切るように延在して設けられている。すなわち、ゲート電極用溝18は、活性領域16に形成される第1の溝部18Aと、第1の素子分離領域14に形成される第2の溝部18Bとが連続して構成されている。図2B、図2C及び図2Dに示すように、ゲート電極用溝18のうち、第1の素子分離領域14に形成される第2の溝部18Bの底部が、当該ゲート電極用溝18の底部18cとなっている。図2A、図2C及び図2Dに示すように、ゲート電極用溝18のうち、活性領域16に形成される第1の溝部18Aの底部は、第2の溝部18Bと対向する端部の深さが第2の溝部の底部の深さと同じ深さとされている。これに対して、第1の溝部18Aの中央部分においては、底部から活性領域16の一部が突き出すようにフィン部15が形成されている。図2A~図2Dに示すように、フィン部15は、上部15a、側面15b及び側面15cを有している。上部15aは、活性領域16が延在する方向第1の方向に延在している。また、上部15aの延在方向における両端は、第1の溝部18Aにおいてゲート電極用溝18を構成する第1の側面18aと第2の側面18bとに亘って設けられている。一対の側面15b,15cは、活性領域16が延在する方向第1の方向と平行となるように配置されている。フィン部15の形状は、図2C及び図2Dに示すように、角が鋭角でなくても良いし、鋭角となっていても良い。本実施形態において、フィン部15の高さとは、図2C中の符号Hに示すように、ゲート電極用溝18の底部18cの一番低いところから鉛直方向に延びた上部15aと接するところまでの高さをいう。フィン部15の高さHは、ゲート電極用溝18の深さが150~200nmの場合に、10~40nmの範囲であることが好ましい。換言すると、フィン部15の上部15aは、半導体基板13の表面から100nm以上深い位置となることが好ましい。フィン部15の高さHが10nm未満であると、S係数SubthresholdFactorが大きくなるため、OFFリーク電流が増加するため好ましくない。また、電流駆動能力が低下して書き込み特性が劣化してしまうために好ましくない。一方、フィン部15の高さHが40nmを超えると、上述したディスターブ不良の抑制が不十分になるというために好ましくない。これに対して、フィン部15の高さHが上記範囲内であると、ディスターブ不良を十分に抑制しつつ、OFFリーク電流の増加を抑制及び書き込み特性を向上することができる。すなわち、フィン部の高さに対してトレードオフの関係にあった上記特性のいずれも満たすことが可能となる図22を参照。図2A~図2Dに示すように、準位形成領域30は、ゲート絶縁膜21を挟んでゲート電極22と対向するフィン部15の表面に設けられている。本実施形態では、準位形成領域30は、ゲート電極用溝18の底部であってフィン部15を含む活性領域16の表面に設けられたゲート絶縁膜21の下方、すなわち、ゲート絶縁膜21を挟んで対向するゲート電極22がオン状態となった際に反転層となる領域あるいは反転層近傍の領域に設けられている。具体的には、例えば、ゲート絶縁膜21が設けられたフィン部15を含む活性領域16の表面から、10~25nmの深さに、10~25nmの幅をもって形成されている。準位形成領域30は、半導体基板13に準位形成可能な注入元素がイオン注入されて形成された領域である。注入元素は、準位形成可能なものであれば特に限定されるものではなく、例えば、炭素C、フッ素F等が挙げられる。このように、準位形成領域30は、ゲート電極用溝18の底部であってフィン部15を含む活性領域16の表面に設けられたゲート絶縁膜21の下方に設けられる構成となっている。これにより、ゲート絶縁膜21を挟んで対向するゲート電極22がオン状態から急峻にオフ状態になった際、ゲート界面となる活性領域16の表面に形成された反転層に蓄積されていた電子が半導体基板13内に放出されようとしても、この反転層あるいはその近傍に設けられた準位形成領域30中の準位が再結合の中心として機能するため、上記電子を消滅させることが可能となる。図2A~図2Dを参照するに、第1及び第2のトランジスタ19-1,19-2は、トレンチゲート型トランジスタであり、ゲート絶縁膜21と、サドルフィン型の埋め込みワード線であるゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、を備え、フィン部15を含む活性領域16の表面に設けられた準位形成領域30を有する。図2A及び図2Bに示すように、第1及び第2のトランジスタ19-1,19-2は、隣接して配置されている。第2の不純物拡散領域29は、第1及び第2のトランジスタ19-1,19-2の共通の不純物拡散領域図2A及び図2Bに示す構造の場合、ドレイン領域として機能する。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第2の側面18b、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第2の側面18bは、第2の不純物拡散領域29を介して対向する構成となっている。図2A~図2Dを参照するに、ゲート絶縁膜21は、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底部18cを覆うように設けられている。また、ゲート電極用溝18の底部18cに設けられたフィン部15の表面すなわち、上部15a、側面15b及び15cを覆うように設けられている。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。図2A~図2Dを参照するに、ゲート電極22は、OFFリーク電流の低減と書き込み特性の向上とのために、サドルフィン型の埋め込みワード線を採用している。サドルフィン型にすることで、S係数を小さくすることができるため、OFFリーク電流を維持しながら、閾値電圧を低減することができる。また、サドルフィン型にすることで、電流駆動能力を向上することができるため、書き込み特性を向上することができる。ゲート電極22は、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されている。これにより、ゲート電極22は、ゲート絶縁膜21を介して、フィン部15を跨ぐように設けられている。また、ゲート電極22の上面22aは、半導体基板13の主面13aよりも低い位置に配置されている。ゲート電極22は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。本実施形態の半導体装置では、上記ゲート絶縁膜21の膜厚と上記ゲート電極22の仕事関数とを調整することにより、第1及び第2のトランジスタ19-1,19-2の閾値電圧を適宜調整することができる。サドルフィン型のセルトランジスタとしては、上記閾値電圧の値を0.5~1.0Vの範囲とすることが好ましい。ここで、上記閾値電圧の値が0.5V未満になると、OFFリーク電流が増加して情報保持特性が劣化してしまう。一方、閾値電圧の値が1.0Vを超えると、電流駆動能力が減少して情報の書き込みが不十分となり、情報保持特性が劣化してしまうために好ましくない。具体的には、ゲート絶縁膜21の厚さが、シリコン酸化膜換算で4~6nmの範囲とし、ゲート電極22の仕事関数が、4.6~4.8eVの範囲とすることにより、第1及び第2のトランジスタ19-1,19-2のいずれか一方又は両方の閾値電圧を0.8~1.0Vとすることができる。図2A及び図2Bを参照するに、埋め込み絶縁膜24は、ゲート電極22の上面22aを覆うように、ゲート絶縁膜21が形成されたゲート電極用溝18を埋め込むように配置されている。また、埋め込み絶縁膜24の上部は、半導体基板13の主面13aよりも突出しており、この突出した部分の上面24aは、マスク絶縁膜26の上面26aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜SiO2膜を用いることができる。図2A及び図2Bを参照するに、マスク絶縁膜26は、第1の不純物拡散領域28の上面28aに設けられている。マスク絶縁膜26は、第2の素子分離用溝54上に形成された溝状の開口部26Aを有する。マスク絶縁膜26は、異方性エッチングにより、半導体基板13に第2の素子分離用溝54を形成する際のエッチングマスクとして機能する。マスク絶縁膜26としては、シリコン窒化膜を用いる。この場合、マスク絶縁膜26の厚さは、例えば、50nmとすることができる。図2A及び図2Bを参照するに、第1の不純物拡散領域28は、ゲート電極用溝18の第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の側面18a側に位置する半導体基板13に設けられている。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第1の側面18a、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第1の側面18aは、半導体基板13を介して第2の素子分離溝54の側面に各々対向する構成となっている。したがって、第1の不純物拡散領域28は、第1の側面18aと第2の素子分離溝54に挟まれた半導体基板13の上面13aを含み、且つ、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように設けられている。第1の不純物拡散領域28の底面28bは、ゲート電極用溝18内に埋め込まれたゲート電極22の上面22aよりも高い位置半導体基板13の上面13a側の位置に配置されている。第1の不純物拡散領域28の底面28bを含む水平線と埋め込みゲート電極22の上面22aを含む水平線との距離は、5~10nmnの範囲であることが望ましい。上記距離が5nm未満であると、電流駆動能力が低下して書き込み特性が劣化してしまう。一方、10nmを超えると、接合電界が大きくなり情報保持特性が劣化してしまう。第1の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2を構成する各ゲート電極22に対してそれぞれ設けられている。第1の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2のソース/ドレイン領域図2A及び図2Bに示す構造の場合は、ソース領域として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第1の不純物拡散領域28は、半導体基板13にn型不純物をイオン注入することで形成する。図2A及び図2Bを参照するに、第2の不純物拡散領域29は、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分に設けられている。具体的には、第2の不純物拡散領域29の深さが、ゲート電極用溝18の底部18cよりも浅く、フィン部15の頂点上面15aのうち、最も半導体基板13の表面13aに近い部分よりも深くなるように設けられている。すなわち、第2の不純物拡散領域29の底部の位置は、フィン部15の上面15aの頂点と、ゲート電極用溝18の底部18cとの間となるように設けられている。さらに言い換えると、第2の不純物拡散領域29例えば、n型拡散領域と半導体基板13例えば、p型チャネルとの間の接合位置を、深さの下限をフィン部15の頂点位置とし、深さの上限をゲート電極用溝18の底部18cの位置とする。これにより、第2の不純物拡散領域29は、2つのゲート電極用溝18の第2の側面18bに設けられたゲート絶縁膜21の下端部以外の全てを覆うように配置されている。ここで、第2の不純物拡散領域29の深さが、フィン部15の頂点よりも浅いと、上記ディスターブ不良の問題が顕在化してしまう。一方、第2の不純物拡散領域29の深さが、ゲート電極用溝18の底部18cよりも深いと、ドープした不純物例えば、n型不純物がフィン部15にも到達するため、所望の閾値電圧Vtよりも低くなってしまう。そして、この閾値電圧Vtの低下を補うために半導体基板13のチャネル濃度例えば、p型不純物の濃度を高くしていくと、第1の不純物拡散領域28例えば、n型拡散層と半導体基板13例えば、pチャネルとの間の接合における電界強度が大きくなり、情報保持特性が劣化するという問題が顕在化する図23を参照。第2の不純物拡散領域29は、第1及び第2のトランジスタ19-1,19-2に対して共通のソース/ドレイン領域図2に示す構造の場合は、ドレイン領域として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第2の不純物拡散領域29は、半導体基板13にn型不純物をイオン注入することで形成する。これにより、フィン部15はp型となる。図24は、本実施形態の半導体装置10における各不純物拡散領域の接合位置を説明するための関係図である。図24は、横軸が半導体基板13の表面13aからの深さを示しており、縦軸が半導体基板13、第1及び第2の不純物拡散領域28,29の各不純物濃度を示している。また、図中において、第1及び第2の不純物拡散領域28,29の各プロファイルと、半導体基板13とのプロファイルとの交点が冶金的接合位置となっている。図24には、ゲート電極用溝18の深さと、フィン部15の高さHと、第2の不純物拡散領域29の接合位置との関係が示されている。このように、本実施形態の半導体装置10は、ゲート電極用溝18の底部18cにフィン部15を設けるとともに、第1の側面18aと第2の素子分離用溝54で挟まれた半導体基板13の上面13aを含み、かつ第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分に配置され、一対のゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の下端部以外の全てを覆う第2の不純物拡散領域29と、を設ける構成となっている。これにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、フィン部15に第1のチャネル領域を形成するとともに、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、ゲート電極用溝18の底部18cと接触する半導体基板13及び第2の側面18bに配置された第2の不純物拡散領域29の底部よりも下方の半導体基板13に第2のチャネル領域を形成して、第2の側面18bと接する部分であって第2の不純物拡散領域29の底部よりも上方の半導体基板13にはチャネル領域を設けない構成とすることができる。つまり、ゲート絶縁膜21を介してゲート電極22に跨ぐように覆われたフィン部15と、ゲート電極用溝18を構成する3面とをする構成とすることができる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、フィン部15が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部18cにフィン部15が設けられ、かつフィン部15の深さHが40nm以下とされることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第2のトランジスタ19-2と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオン/オフを繰り返した際、第1のトランジスタ19-1のチャネル領域となるフィン部15がp型であるために電子e-図示せずが誘起されにくくなるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。さらに、本実施形態の半導体装置10は、準位形成領域30が、ゲート電極用溝18の底部の、フィン部15を含む活性領域16の表面に設けられたゲート絶縁膜21の下方に設けられているため、ゲート電極22がオン状態から急峻にオフ状態になった際、ゲート界面に形成された反転層に蓄積されていた電子が半導体基板13内に放出されようとしても、この反転層あるいはその近傍に設けられた準位形成領域30が再結合の中心となり、上記電子を消滅させることが可能となる。したがって、ディスターブ回数に対する不良ビット数の発生数を低減することができる。すなわち、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化する上記ディスターブ不良の発生を、より効果的に抑制することができる。図2A及び図2Bを参照するに、開口部32は、2つのゲート電極用溝18から突出した埋め込み絶縁膜24の間に形成されている。開口部32は、第2の不純物拡散領域29の上面29aを露出するように形成されている。図2A及び図2Bを参照するに、ビット線コンタクトプラグ33は、開口部32を埋め込むように設けられており、ビット線34と一体に構成されている。ビット線コンタクトプラグ33の下端は、第2の不純物拡散領域29の上面29aと接触している。ビット線34がポリシリコン膜、窒化チタンTiN膜、及びタングステンW膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ33は、ポリシリコン膜により構成することができる。図2A及び図2Bを参照するに、ビット線34は、埋め込み絶縁膜24の上面24aに設けられており、ビット線コンタクトプラグ33と一体に構成されている。これにより、ビット線34は、ビット線コンタクトプラグ33を介して、第2の不純物拡散領域29と電気的に接続されている。ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。図2A及び図2Bを参照するに、キャップ絶縁膜36は、ビット線34の上面を覆うように設けられている。キャップ絶縁膜36は、ビット線34の上面を保護すると共に、異方性エッチング具体的には、ドライエッチングによりビット線34となる母材をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜36としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させた積層膜を用いることができる。図2A及び図2Bを参照するに、サイドウォール膜37は、ビット線34の側面を覆うように設けられている。サイドウォール膜37は、ビット線34の側壁を保護する機能を有する。サイドウォール膜37としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させた積層膜を用いることができる。図2A及び図2Bを参照するに、層間絶縁膜38は、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに設けられている。層間絶縁膜38の上面38aは、キャップ絶縁膜36の上面36aに対して面一とされている。層間絶縁膜38としては、例えば、CVD法により形成されたシリコン酸化膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜シリコン酸化膜SiO2膜を用いることができる。図2A及び図2Bを参照するに、コンタクト孔41は、第1の不純物拡散領域28の上面28aの一部を露出するように、埋め込み絶縁膜24、マスク絶縁膜26、及び層間絶縁膜38に形成されている。図2A及び図2Bを参照するに、容量コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。容量コンタクトプラグ42の下端は、第1の不純物拡散領域28の上面28aの一部と接触している。これにより、容量コンタクトプラグ42は、第1の不純物拡散領域28と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。容量コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。図2A及び図2Bを参照するに、容量コンタクトパッド44は、その一部が容量コンタクトプラグ42の上面42aと接続されるように、層間絶縁膜38の上面38aに設けられている。容量コンタクトパッド44上には、キャパシタ48を構成する下部電極57が接続されている。これにより、容量コンタクトパッド44は、容量コンタクトプラグ42と下部電極57とを電気的に接続している。図1を参照するに、容量コンタクトパッド44は、円形状とされており、Y方向において、容量コンタクトプラグ42に対して互い違いの位置に配列されている。これらの容量コンタクトパッド44は、X方向において、隣り合うビット線34間に配置されている。つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。図2A及び図2Bを参照するに、シリコン窒化膜46は、容量コンタクトパッド44の外周部を囲むように、層間絶縁膜38の上面38aに設けられている。キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極57と、複数の下部電極57に対して共通の容量絶縁膜58と、複数の下部電極57に対して共通の電極である上部電極59と、を有する。下部電極57は、容量コンタクトパッド44上に設けられており、容量コンタクトパッド44と接続されている。下部電極57は、王冠形状とされている。容量絶縁膜58は、シリコン窒化膜46から露出された複数の下部電極57の表面、及びシリコン窒化膜46の上面を覆うように設けられている。上部電極59は、容量絶縁膜58の表面を覆うように設けられている。上部電極59は、容量絶縁膜58が形成された下部電極57の内部、及び複数の下部電極57間を埋め込むように配置されている。上部電極59の上面59aは、複数の下部電極57の上端よりも上方に配置されている。上記構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第1の不純物拡散領域28と電気的に接続されている。なお、上部電極59の上面59aを覆う層間絶縁膜図示せず、該層間絶縁膜に内設されたコンタクトプラグ図示せず、及び該コンタクトプラグと接続された配線図示せず等を設けてもよい。本発明を適用した実施形態である半導体装置10は、以下の構成を有する。半導体基板13よりなり、第1の方向に延在するように半導体基板13に内設され、複数の素子形成領域Rを有した活性領域16を区画する複数の第1の素子分離領域14と、第1の方向と交差する第2の方向に延在するように半導体基板13に内設され、活性領域16を複数の素子形成領域Rに区画する複数の第2の素子分離領域17と、隣接する第2の素子分離領域17,17の間に、半導体基板13の表層に第1の素子分離領域14及び活性領域16と交差する第2の方向に延在して設けられ、互いに対向する第1及び第2の側面18a,18bと底部18cとを有する一対のゲート電極用溝18と、ゲート電極用溝18のうち、活性領域16に形成される第1の溝部18Aよりも第1の素子分離領域14に形成される第2の溝部18Bの深さを深くするとともに、第1の溝部18Aの第2の溝部18Bと対向する部分の深さを当該第2の溝部18Bの深さと略同一とすることによって、ゲート電極用溝18の底部18cから活性領域16の一部が突き出すように形成されたフィン部15と、ゲート電極用溝18及びフィン部15の表面を覆うゲート絶縁膜21と、一対のゲート電極用溝18の下部に埋め込まれることによって、ゲート絶縁膜21を介してフィン部15を跨ぐように形成された一対のゲート電極22と、第2の素子分離領域17とゲート電極用溝18との間の半導体基板13の上面13aに設けられ、キャパシタ48に接続される2つの第1の不純物拡散領域28,28と、第2の側面18b,18b同士が対向するように配置された一対のゲート電極用溝18,18の間の半導体基板13に設けられ、ビット線34に接続される1つの第2の不純物拡散領域29と、ゲート電極用溝18の底部であってフィン部15を含む活性領域16の表面に設けられたゲート絶縁膜21の下方に設けられた準位形成領域30と、を備え、素子形成領域Rは、第2の不純物拡散領域29を共有するとともに、一方のゲート電極22及びフィン部15と一方の第1の不純物拡散領域28とから少なくとも構成される第1のトランジスタ19-1と、他方のゲート電極22及びフィン部15と他方の第1の不純物拡散領域28とから少なくとも構成される第2のトランジスタ19-2と、を有し、ゲート電極用溝18の底部18cの深さが、半導体基板13の表面13aから150~200nmであり、ゲート電極用溝18の底部18cからフィン部15の頂点上部までの高さが、10~40nmである。また、第2の不純物拡散領域29の深さが、ゲート電極用溝18の底部18cよりも浅く、フィン部15の頂点上部よりも深くなるように設けられている。以上説明したように、本実施形態の半導体装置10によれば、ゲート電極用溝18の底部18cにフィン部15を設けるとともに、第1の側面18aと第2の素子分離用溝54で挟まれた半導体基板13の上面13aを含み、かつ第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分に配置され、一対のゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の下端部以外の全てを覆う第2の不純物拡散領域29と、を設ける構成となっている。これにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、フィン部15に第1のチャネル領域を形成するとともに、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、ゲート電極用溝18の底面18cと接触する半導体基板13及び第2の側面18bに配置された第2の不純物拡散領域29の底部よりも下方の半導体基板13に第2のチャネル領域を形成して、第2の側面18bと接する部分であって第2の不純物拡散領域29の底部よりも上方の半導体基板13にはチャネル領域を設けない構成とすることができる。つまり、ゲート絶縁膜21を介してゲート電極22に跨ぐように覆われたフィン部15と、ゲート電極用溝18を構成する3面とをする構成とすることができる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、フィン部15が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部18cにフィン部15が設けられ、かつフィン部15の深さHが40nm以下とされることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第2のトランジスタ19-2と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオン/オフを繰り返した際、第1のトランジスタ19-1のチャネル領域となるフィン部15がp型であるために電子e-図示せずが誘起されにくくなるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。さらに、ゲート電極用溝18の底部であって、フィン部15を含む活性領域16の表面に設けられたゲート絶縁膜21の下方には、準位形成領域30が設けられている。これにより、ゲート絶縁膜21を挟んで対向するゲート電極22がオン状態から急峻にオフ状態になった際、ゲート界面となる活性領域16の表面に形成された反転層に蓄積されていた電子が半導体基板13内に放出されようとしても、準位形成領域30中の準位が再結合の中心として機能するため、上記電子を消滅させることが可能となる。したがって、上記ディスターブ不良の発生を、より効果的に抑制することができる。また、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されたゲート電極22と、ゲート電極用溝18を埋め込むように配置され、ゲート電極22の上面22aを覆う埋め込み絶縁膜24と、を設けることにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、本実施形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。半導体装置の製造方法図3A~図3D、図4A~図4D、図5A~図5D、図6A~図6D、図7A~図7D、図8A~図8D、図9A~図9D、図10A~図10D、図11A~図11D、図12A~図12C、図13A~図13C、図14~図14C、図15A~図15C、図16A、図16B、図17A、図17B、図18A及び図18Bを参照して、本実施形態の半導体装置10具体的には、メモリセルアレイ11の製造方法について説明する。ここで、図3A~図15Aに示すA-A線は、図1に示すA-A線に、図3B~図15Bに示すB-B線は、図1に示すB-B線に、それぞれ対応している。また、図3A~図11Aに示すC-C線に沿った断面を、図3D~図11Dにそれぞれ示す。上記C-C線に沿った断面は、本実施形態の半導体装置10における埋め込みワード線であるゲート電極22の延在方向に沿った断面を示している。始めに、図3A~図3Dに示す工程では、半導体基板13の主面13aに、パッド酸化膜65を形成する。次いで、パッド酸化膜65上に、溝状の開口部66aを有したシリコン窒化膜66を形成する。図3A及び図3Bに示すように、開口部66aは、X方向に所定角度傾斜した方向第1の方向に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。このとき、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜65の上面を露出するように形成する。開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。次いで、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第1の方向に延在する第1の素子分離用溝51を形成する。第1の素子分離用溝51の幅W1は、例えば、43nmとすることができる。また、第1の素子分離用溝51の深さD1半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、図4A~図4Dに示す工程では、第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52を形成する。具体的には、HDPHighDensityPlasma法により形成されたシリコン酸化膜SiO2膜、或いはSOGSpinonGrass法により形成された塗布系のシリコン酸化膜SiO2膜により、第1の素子分離用溝51を埋め込む。その後、CMPChemicalMechanicalPolishing法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜SiO2膜を除去することで、第1の素子分離用溝51にシリコン酸化膜SiO2膜よりなる第1の素子分離用絶縁膜52を形成する。これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、かつ第1の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。次いで、図5A~図5Dに示す工程では、図4A~図4Dに示すシリコン窒化膜66を除去し、その後、パッド酸化膜65を除去する。具体的には、熱燐酸によりシリコン窒化膜66を除去し、その後、HFフッ化水素系のエッチング液により、パッド酸化膜65を除去する。これにより、帯状の活性領域16が露出される。次いで、第1の素子分離用絶縁膜52のうち、半導体基板13の主面13aから突出した部分を除去することで、第1の素子分離用絶縁膜52の上面52aを半導体基板13の主面13aに対して面一にする。半導体基板13の主面13aから突出した第1の素子分離用絶縁膜52の除去は、例えば、ウエットエッチングにより行う。次いで、図6A~図6Dに示す工程では、図5A~図5Dに示す半導体基板13の主面13a及び第1の素子分離用絶縁膜52の上面52aに、溝状の開口部26Aを有したマスク絶縁膜26を形成する。具体的には、マスク絶縁膜26は、半導体基板13の主面13a及び第1の素子分離用絶縁膜52の上面52aを覆うシリコン窒化膜マスク絶縁膜26の母材を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングにより開口部26Aを加工することで形成する。このとき、開口部26Aは、Y方向第2の方向に延在し、かつX方向に対して所定の間隔で複数形成する図6A参照。また、開口部26Aは、第2の素子分離用溝54の形成領域に対応する半導体基板13の主面13aを露出するように形成する。また、ホトレジスト図示せずは、開口部26Aを形成後に除去する。次いで、開口部26Aを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第1の方向に延在する第2の素子分離用溝54を形成する。第2の素子分離用溝54の深さD2半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55を形成する。具体的には、HDP法により形成されたシリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系のシリコン酸化膜SiO2膜により、第2の素子分離用溝54を埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去することで、第2の素子分離用溝54に、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面55aを有する第2の素子分離用絶縁膜55を形成する。これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、かつ図5A~図5Dに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成する。このように、半導体基板13に形成された第1の素子分離用溝51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52よりなり、帯状の活性領域16を区画する第1の素子分離領域14を形成後、半導体基板13に形成された第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート電極の電位が第1及び第2のトランジスタ19-1,19-2図2参照に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。次いで、図7A~図7Dに示す工程では、2つの第2の素子分離領域17間に位置するマスク絶縁膜26に、Y方向に延在する2つの溝状の開口部26Bを形成する。このとき、開口部26Bは、ゲート電極用溝18の形成領域に対応する半導体基板13の主面13aを露出するように形成する。開口部26Bは、マスク絶縁膜26上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングによりマスク絶縁膜26をエッチングすることで形成する。該ホトレジストは、開口部26Bを形成後に除去する。次いで、図7Dに示すように、開口部26Bを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、先ず、第1の素子分離領域14を構成する素子分離用絶縁膜52を選択的にエッチングする。これにより、ゲート電極用溝18のうち、第1の素子分離領域14に第2の溝部18Bを形成する。ここで、第2の溝部18Bの深さD4半導体基板13の主面13aを基準としたときの深さ、図示せずは、第1及び第2の素子分離用溝51,54の深さD1,D2よりも浅くなるように形成する。具体的には、第1及び第2の素子分離用溝51,54の深さD1,D2が、例えば250nmの場合、150~200nmの範囲とすることができる。次に、活性領域16を構成する半導体基板13を選択的にエッチングする。これにより、ゲート電極用溝18のうち、活性領域16に第1の溝部18Aを形成する。ここで、第1の溝部18Aの深さD3半導体基板13の主面13aを基準としたときの深さは、第2の溝部18Bの深さD4よりも浅くなるように形成する。具体的には、第2の溝部18Bの深さD4よりも10~40nm浅くなるように形成する。第1及び第2の素子分離用溝51,54の深さD1,D2が250nmの場合、ゲート電極用溝18の深さD4は、例えば、150nmとすることができる。次いで、図8A~図8Dに示す工程では、開口部26Bを有したマスク絶縁膜26をマスクとする等方エッチング具体的には、ドライウェットエッチングにより、ゲート電極用溝18を構成する第1の溝部18Aの、第2の溝部18Bと対向する部分の深さを当該第2の溝部18Bの深さと略同一となるまで選択的にエッチングする。このようにして、ゲート電極用溝18のうち、活性領域16に形成される第1の溝部18Aは、第2の溝部18Bと対向する端部の深さが第2の溝部18Bの深さと同じ深さすなわち、D4となるように図8C及び図8Dを参照形成することができる。これに対して、中央部分の深さがD3となるように形成することができる図8B及び図Dを参照。すなわち、第1及び第2の側面18a,18b及び底部18cを有したゲート電極用溝18及び上記底部18cから活性領域16の一部が突き出すように設けられたフィン部15を形成することができる。次いで、図9A~図9Dに示す工程では、ゲート電極用溝18の底部に準位形成可能な元素をイオン注入して、少なくとも上記フィン部15を含む活性領域16の表面に準位形成領域30を形成する。ここで、準位形成が可能な元素として、例えば炭素Cを選択する場合には、エネルギーが10KeV、ドーズ量が5E13atmos/cm2の条件でイオン注入する。これにより、フィン部15を含む活性領域16の表面から10~25nmの深さに、10~25nmの幅を有する準位形成領域30が形成される。注入元素の注入量は、ゲート酸化膜の信頼性の観点から、非晶質化しない量とすることが好ましい。さらに、転移等、半導体基板13に大きな欠陥を引き起こさない程度とすることが好ましい。具体的には、注入元素として炭素を選択した場合には、ドーズ量が5E15atmos/cm2の条件とすることが好ましい。また、注入元素としてフッ素を選択した場合には、ドーズ量が5E14atmos/cm2の条件とすることが好ましい。なお、本実施形態の製造方法に示すように、ゲート酸化膜21の形成前に準位形成領域30を形成する場合、注入元素の注入量を上述したような非晶質化が生じない条件を選択した場合であっても、後述するゲート酸化膜成長段階で、増速酸化や減速酸化現象が起こるため、ゲート酸化条件の補正やチャネル形成時のドーズ量の調整に留意することが好ましい。次いで、図10A~図10Dに示す工程では、各々のゲート電極用溝18の表面すなわち、第1及び第2の側面18a,18b、及びゲート電極用溝18の底部18cとフィン部15の表面すなわち、上部15a、側面15b及び15cを覆うゲート絶縁膜21を形成する。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21は、熱酸化法により形成することができる。この場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。次いで、図11A~図11Dに示す工程では、上面22aが半導体基板13の主面13aよりも低くなるように、ゲート絶縁膜21を介して、各々のフィン部15を跨ぐようにゲート電極用溝18の下部を埋め込むゲート電極22を形成する図11Dを参照。具体的には、例えば、CVD法により、ゲート電極用溝18を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝18の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極22を形成する。各々のゲート電極22は、メモリセルのワード線を構成する。次いで、ゲート電極22の上面22aを覆うと共に、ゲート電極用溝18及び溝状の開口部26Bを埋め込む、埋め込み絶縁膜24を形成する。具体的には、HDP法により形成された絶縁膜例えば、シリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系の絶縁膜例えば、シリコン酸化膜SiO2膜により、ゲート電極用溝18の上部及び開口部26Bを埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝18及び開口部26Bを埋め込む絶縁膜例えば、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24を形成する。なお、図3D~図11Dにより、埋め込みワード線であるサドルフィン型のゲート電極22が形成されるため、以降の図では図3A~図11Aに示すC-C線に沿った断面図は省略する。次いで、図12A~図12Cに示す工程では、図11A~図11Cに示す構造体の上面全体に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件でイオン注入することで、ゲート電極用溝18と第1の素子分離領域17との間に位置する半導体基板13に第1の不純物拡散領域28を形成すると共に、2つのゲート電極用溝18間に位置する半導体基板13に第2の不純物拡散領域29の一部となる不純物拡散領域71を形成する。これにより、ゲート電極用溝18の第1の側面18a側に位置する半導体基板13に、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の不純物拡散領域28が形成される。このとき、第1不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつ埋め込みゲート電極22の上面22aよりも高い位置に底面28bを有するように形成する。なお、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。次いで、図13A~図13Cに示す工程では、埋め込み酸化膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、埋め込み絶縁膜24間に位置するマスク絶縁膜26の上面26aを露出する溝状の開口部73aを有したホトレジスト73を形成する。次いで、ホトレジスト73をマスクとするエッチングウエットエッチング、或いはドライエッチングにより、開口部73aから露出されたマスク絶縁膜26を除去する。これにより、不純物拡散領域71の上面71aが露出されると共に、不純物拡散領域71の上面71aに対して面一とされた第1の素子分離用絶縁膜52の上面52aの一部が露出される。次いで、図14A~図14Cに示す工程では、ホトレジスト73から露出された不純物拡散領域71言い換えれば、不純物拡散領域71が形成された半導体基板13に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、選択的にイオン注入することで、2つのゲート電極用溝18間に位置する半導体基板13に、その底部の深さがフィン部15の上面15aの頂点とゲート電極用溝18の底部18cとの間となるように、第2の不純物拡散領域29を形成する。上記イオン注入は、エネルギーが15KeV、ドーズ量が5E14atmos/cm2の条件で1段目のイオン注入を行った後に、エネルギーが30KeV、ドーズ量が2E13atmos/cm2の条件で2段目のイオン注入を行なう2段注入。これにより、第2の不純物拡散領域29は、2つのゲート電極用溝18の第2の側面18bに設けられたゲート絶縁膜21の下端部以外の全てを覆うように第2の不純物拡散領域29が形成されると共に、ゲート絶縁膜21、フィン部15及びゲート電極22、埋め込み絶縁膜24、第1の不純物拡散領域28、及び第2の不純物拡散領域29を備えた第1及び第2のトランジスタ19-1,19-2が形成される。このように、ゲート電極用溝18の底部18cにフィン部15を設けるとともに、第1の側面18aと第2の素子分離用溝54で挟まれた半導体基板13の上面13aを含み、かつ第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分に配置され、一対のゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の下端部以外の全てを覆う第2の不純物拡散領域29と、を設ける構成となっている。これにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、フィン部15に第1のチャネル領域を形成するとともに、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、ゲート電極用溝18の底部18cと接触する半導体基板13及び第2の側面18bに配置された第2の不純物拡散領域29の底部よりも下方の半導体基板13に第2のチャネル領域を形成して、第2の側面18bと接する部分であって第2の不純物拡散領域29の底部よりも上方の半導体基板13にはチャネル領域を形成しないことが可能となる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、フィン部15が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部18cにフィン部15が設けられ、かつフィン部15の深さHが40nm以下とされることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第2のトランジスタ19-2と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオン/オフを繰り返した際、第1のトランジスタ19-1のチャネル領域となるフィン部15がp型であるために電子e-図示せずが誘起されにくくなるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。次いで、図15A~図15Cに示す工程では、図14A~図14Cに示すホトレジスト73を除去する。次いで、図16A及び図16Bに示す工程では、開口部32を埋め込むビット線コンタクトプラグ33、及びビット線コンタクトプラグ33上に配置され、X方向に延在するビット線34図1参照を一括形成する。具体的には、図16Aに示すように、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜このとき、ポリシリコン膜が開口部32を埋め込むように成膜する。次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜SiN膜を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜SiN膜上に、ビット線34の形成領域を覆うホトレジスト図示せずを形成する。次いで、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングにより、シリコン窒化膜SiN膜、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜SiN膜よりなるキャップ絶縁膜36と、ポリシリコン膜よりなり、第2の不純物拡散領域29の上面29aと接触するビット線コンタクトプラグ33と、ビット線コンタクトプラグ33上に配置され、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線34と、を一括形成する。次いで、ビット線34の側面、及びキャップ絶縁膜36を覆うように、図示していないシリコン窒化膜SiN膜及びシリコン酸化膜SiO2膜を順次成膜し、その後、シリコン酸化膜SiO2膜及びシリコン窒化膜SiN膜を全面エッチバックすることにより、キャップ絶縁膜36の側面及びビット線34の側面を覆うサイドウォール膜37を形成する。このように、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させることでサイドウォール膜37を形成することにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜具体的には、シリコン酸化膜SiO2膜を成膜した際、シリコン酸化膜塗布系の絶縁膜の濡れ性が改善されるため、シリコン酸化膜塗布系の絶縁膜中へのボイドの発生を抑制できる。次いで、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うと共に、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38を形成する。これにより、キャップ絶縁膜36の上面36aが、層間絶縁膜38から露出される。具体的には、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うように、SOG法により塗布系の絶縁膜シリコン酸化膜SiO2膜を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜塗布系の絶縁膜の膜質を緻密にする。また、上記SOG法によりシリコン酸化膜塗布系の絶縁膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。次いで、CMP法により、キャップ絶縁膜36の上面36aが露出するまで、熱処理されたシリコン酸化膜塗布系の絶縁膜の研磨を行なう。これにより、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38が形成される。なお、図14A及び図14Bに示す構造体には図示していないが、上記シリコン酸化膜塗布系の絶縁膜の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜SiO2膜を形成してもよい。次いで、図17A及び図17Bに示す工程では、SACSelfAlignedContact法により、層間絶縁膜38、マスク絶縁膜26、埋め込み絶縁膜24、及びゲート絶縁膜21を異方性エッチング具体的には、ドライエッチングすることで、第1の不純物拡散領域28の上面28aの一部を露出するコンタクト孔41を形成する。この際のドライエッチングは、シリコン酸化膜SiO2膜を選択的にエッチングするステップと、シリコン窒化膜SiN膜を選択的にエッチングするステップとに分けて行なう。次いで、コンタクト孔41内に、上面42aが層間絶縁膜38の上面38aに対して面一とされ、かつ下端が第1の不純物拡散領域28の上面28aと接触する容量コンタクトプラグ42を形成する。具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜図示せずと、タングステン膜図示せずとを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。次いで、層間絶縁膜38の上面38aに、容量コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜図示せずを成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、ホトレジスト図示せずを除去する。次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。次いで、図18A及び図18Bに示す工程では、シリコン窒化膜46上に、図示していない厚さの厚いシリコン酸化膜SiO2膜を成膜する。該シリコン酸化膜SiO2膜の厚さは、例えば、厚さ1500nmとすることができる。次いで、ホトリソグラフィ技術により、シリコン酸化膜SiO2膜上にパターニングされたホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜図示せず及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール図示せずを形成する。その後、ホトレジスト図示せずを除去する。次いで、シリンダーホール図示せずの内面、及び容量コンタクトパッド44の上面に、導電膜例えば、窒化チタン膜を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極57を形成する。次いで、ウエットエッチングにより、シリコン酸化膜図示せずを除去することで、シリコン窒化膜46の上面を露出させる。次いで、シリコン窒化膜46の上面、及び下部電極57を覆う容量絶縁膜58を形成する。次いで、容量絶縁膜58の表面を覆うように、上部電極59を形成する。このとき、上部電極59は、上部電極59の上面59aの位置が容量絶縁膜58よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド44上に、下部電極57、容量絶縁膜58、及び上部電極59よりなるキャパシタ48が形成される。これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。以上説明したように、本実施形態の半導体装置の製造方法によれば、ゲート電極用溝18の底部18cにフィン部15を設けるとともに、第1の側面18aと第2の素子分離用溝54で挟まれた半導体基板13の上面13aを含み、かつ第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分に配置され、一対のゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の下端部以外の全てを覆う第2の不純物拡散領域29と、を設ける構成となっている。これにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、フィン部15に第1のチャネル領域を形成するとともに、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、ゲート電極用溝18の底部18cと接触する半導体基板13及び第2の側面18bに配置された第2の不純物拡散領域29の底部よりも下方の半導体基板13に第2のチャネル領域を形成して、第2の側面18bと接する部分であって第2の不純物拡散領域29の底部よりも上方の半導体基板13にはチャネル領域を形成しないことが可能となる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、フィン部15が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部18cにフィン部15が設けられ、かつフィン部15の深さHが40nm以下とされることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第2のトランジスタ19-2と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオン/オフを繰り返した際、第1のトランジスタ19-1のチャネル領域となるフィン部15がp型であるために電子e-図示せずが誘起されにくくなるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。また、本実施形態の半導体装置10の製造方法によれば、埋め込み電極用溝18の底部にフィン部15を形成した後、ゲート絶縁膜21を形成する前に、上記埋め込み電極用溝18の底部であって、フィン部15を含む活性領域16の表面に準位形成可能な元素をイオン注入することにより、フィン部15の表層近傍に準位形成領域30を形成することができる。これにより、上記ディスターブ不良の発生をより効果的に抑制することができる。さらに、本実施形態の半導体装置の製造方法によれば、ゲート絶縁膜21を介して、各々のゲート電極用溝18の下部を埋め込むようにゲート電極22を形成し、その後、各々のゲート電極用溝18を埋め込むように、ゲート電極22の上面22aを覆う埋め込み絶縁膜24を形成することにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、本実施の形態のように、半導体装置10としてDRAMを製造する場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48を容易に形成することが可能となるので、半導体装置10を容易に製造できる。なお、本実施形態では、埋め込み絶縁膜24としてシリコン酸化膜SiO2膜を用いると共に、マスク絶縁膜26としてシリコン窒化膜SiN膜を用いた場合を例に挙げて説明したが、埋め込み絶縁膜24としてシリコン窒化膜SiN膜を用いると共に、マスク絶縁膜26としてシリコン酸化膜SiO2膜を用いてもよい。これにより、図15A及び図15Bに示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜SiN膜がエッチングストッパーとして機能するため、コンタクト孔41がゲート電極22の上面22aを露出することがなくなるので、コンタクト孔41に形成される容量コンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。<第2の実施形態>次に、本発明を適用した第2の実施形態である半導体装置に設けられたメモリセルアレイの構成及び製造方法について、図19A及び図19Bを参照して詳細に説明する。図19A及び図19Bに示すように、第2の実施形態の半導体装置210の構成は、前述した第1の実施形態の半導体装置10の構成とは、第1実施形態で示した準位形成領域30を第1の準位形成領域230として備えるとともに、さらに第2の準位形成領域31を備える点で異なるものであり、その他の構成については第1の実施形態と同一である。したがって、本実施形態の半導体装置の構成及び製造方法については、第1の実施形態の半導体装置の構成及び製造方法と同一の構成部分については同じ符号を付すると共に説明を省略する。図19A及び図19Bに示すように、第2の準位形成領域31は、半導体基板13例えば、Pウェル中の中性領域に設けられた電子消滅用の準位形成領域であり、当該半導体基板13の表面から、第1の準位形成領域230及び第2の不純物拡散領域29よりも深い位置に設けられている。ここで、半導体基板13の表面からの、第2の準位形成領域31の深さは、ゲート電極22のオン時及びオフ時に当該ゲート電極22の直下に形成される空乏層の下端よりも下方となる深さであれば、特に限定されるものではない。このような第2の準位形成領域31の深さとしては、具体的には、例えば、半導体基板13の表面から0.3~0.5μmの深さとすることができる。また、第2の準位形成領域31の深さ方向の幅は、50~1000nmとすることが好ましい。なお、第1の準位形成領域230に用いた同種の元素を、第2の準位形成領域31にも適用することが可能である。これにより、ゲート絶縁膜21を挟んで対向するゲート電極22がオン状態から急峻にオフ状態になった際、ゲート界面となる活性領域16の表面に形成された反転層から半導体基板13内に放出された電子が、半導体基板13内の、第1の準位形成領域230及び第2の不純物拡散領域29の深さよりも深い場所を移動する場合であっても、第2の準位形成領域31によって当該電子を補足することができる。そして、当該第2の準位形成領域31中の準位が再結合の中心として機能するため、第1の準位形成領域230のみを備える場合よりも電子をより効果的に消滅させることが可能となる。本実施形態の半導体装置210の製造方法は、上記第1実施形態の半導体装置10の製造方法に加えて、図3A~図3Dに示す工程に用いる半導体基板13を形成する工程をさらに備えている。本実施形態の半導体基板13を形成する工程では、上述したゲート電極22の下方に形成される空乏層の下端よりも下方となる第2の準位形成領域31の半導体基板13の表面からの深さが、例えば半導体基板13の表面から0.3~0.5μmの場合には、シリコン基板13の表面より0.3~0.5μmの深さ位置に準位形成を行う。具体的には、CZ法によって形成された基板以下、単にCZ基板と称するの表面に、シリコンをエピタキシャル成長させることで半導体基板13を形成する。例えば、CZ基板にシリコンエピタキシャル成長を0.3~0.5μmの厚さとなるように行なうことにより、CZ基板とエピタキシャル成長層との界面の準位を、Pウェル中の中性領域と一致させる。これにより、予めシリコン基板13の表面から0.3~0.5μmの深さ位置に第2の準位形成領域31が設けられたシリコン基板13を形成することができる。また、第2の準位形成領域31による電子消滅量を多くする場合には、CZ基板上に炭素やゲルマニウムをエピタキシャル層に含有させ、SiC層又はSiGe層を、例えば50~500nm程度の厚さで形成した後に、シリコンエピタキシャル成長を0.3~0.5μmの厚さとなるように形成することが好ましい。以上説明したように、本実施形態の半導体装置210によれば、上述した第1実施形態と同様の効果が得られるとともに、さらに、ゲート絶縁膜21を挟んで対向するゲート電極22がオン状態から急峻にオフ状態になった際、ゲート界面となる活性領域16の表面に形成された反転層から半導体基板13内に放出された電子が、半導体基板13内の、第1の準位形成領域230及び第2の不純物拡散領域29の深さよりも深い場所を移動する場合であっても、第2の準位形成領域31によって当該電子を補足することができる。これにより、第1の準位形成領域230及び当該第2の準位形成領域31を併せて備えることにより、これらの準位形成領域中の準位が再結合の中心として機能するため、ディスターブ不良の要因である電子をより効果的に消滅させることが可能となる。したがって、上記ディスターブ不良の発生をさらに効果的に抑制することができる。また、本実施形態の半導体装置210の製造方法によれば、CZ基板にシリコンエピタキシャル成長を行なうことにより、CZ基板とエピタキシャル成長層との界面の準位を、Pウェル中の中性領域と一致させることが容易となる。これにより、予めシリコン基板13の表面から所望する深さ位置に第2の準位形成領域31が設けられたシリコン基板13を容易に形成することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。上記第1及び第2の実施形態の半導体装置10,210の製造方法では、ゲート絶縁膜21の形成前にイオン注入を行なうことによって準位形成領域30第1の準位形成領域230を形成しているが、ゲート電極21を形成した後にイオン注入を行って準位形成領域30を形成しても良い。ここで、ゲート絶縁膜21の形成後に準位形成用のイオン注入を行う場合、ゲート酸化膜21の増膜又は減膜は生じないためにセルトランジスタ特性の調整はしやすいが、ゲート酸化膜21内に欠陥準位を形成してしまうため、ゲート酸化膜21の信頼性の劣化が発生するおそれがある。したがって、注入元素として炭素及びフッ素を選択した場合のいずれも、ドーズ量が5E14atmos/cm2以下の条件とすることが好ましい。また、ゲート酸化膜21の形成後のイオン注入の際は、図20に示すように、フィン部15の全体に準位形成用の元素を注入することが好ましい。したがって、イオン注入エネルギーは、フィン部15の高さ10~40nmの全体となるように、少し深めの条件具体的には、例えば15~20keVを設定することが好ましい。また、図21は、本発明を適用した実施の形態に係る半導体装置に適用可能なメモリセルアレイのレイアウトの他の例を示す平面図である。図21において、図1に示す構造体と同一構成部分には、同一符号を付す。上記説明した実施の形態の半導体装置10は、図21に示すような活性領域16及びビット線34がジグザグ形状とされたレイアウトにも適用可能である。"