第1クロックにもとづいてパラレルデータをシリアルデータに変換する複数のデータ変換部と、前記データ変換部のそれぞれに対応し、前記シリアルデータのデータ間スキューを除去する複数のデスキュー部と、を備え、前記デスキュー部は、前記データ変換部にタイミング検出用データを出力し、前記データ変換部が出力するシリアル化された前記タイミング検出用データを、前記第1クロックの周波数より低く、かつ前記複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態から前記シリアルデータの出力タイミングを調整する調整値を生成する生成部と、前記データ変換部に出力するパラレルデータを前記調整値に応じてデータシフトする調整部と、を備えることを特徴とする送信回路。前記複数のデスキュー部の各々に対応するとともに、各々の出力端子を電気的に短絡させた複数のクロックバッファを備えることを特徴とする請求項1記載の送信回路。前記生成部は、前記遷移状態から前記出力タイミングが特定タイミングか否かを判定し、前記出力タイミングが前記特定タイミングでない場合に前記調整値を更新し、前記出力タイミングが前記特定タイミングである場合に前記調整値を決定することを特徴とする請求項2記載の送信回路。前記タイミング検出用データは、所定ビット長の0または1が連続した第1データと、前記第1データを反転した第2データのうち、いずれか一方を上位に、他方を下位にして結合し、連続するデータを前記所定ビット長だけ抜き出したものであることを特徴とする請求項3記載の送信回路。前記生成部は、前記調整値に応じて前記タイミング検出用データを更新することを特徴とする請求項4記載の送信回路。前記第2クロックは、前記第1クロックを分周したクロックであることを特徴とする請求項1乃至請求項5のいずれか1項に記載の送信回路。第1クロックにもとづいてパラレルデータをシリアルデータに変換する複数のデータ変換部のそれぞれに対応し、前記シリアルデータのデータ間スキューを除去する複数のデスキュー部を備え、前記デスキュー部は、前記データ変換部にタイミング検出用データを出力し、前記データ変換部が出力するシリアル化された前記タイミング検出用データを、前記第1クロックの周波数より低く、かつ前記複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態から前記シリアルデータの出力タイミングを調整する調整値を生成する生成部と、前記データ変換部に出力するパラレルデータを前記調整値に応じてデータシフトする調整部と、を備えることを特徴とするデスキュー回路。データ伝送のさらなる高速化は、より高速なクロックの供給を要求する。しかしながら、物理的に離れたノード同士のショートは、両端のバッファ間での位相差が高速化にしたがい大きくなり、HighとLowがショートするといった状況が生じる。そのため、高速なクロックを同位相で各送信チャネルに供給することは困難であり、従来、採用してきたクロック伝送方式が使えない状況になってきている。本発明はこのような点に鑑みてなされたものであり、高速なクロックの供給下であっても、送信チャネル間のスキュー除去が可能な送信回路、およびデスキュー回路を提供することを目的とする。発明の一観点によれば、以下に示すような、送信回路が提供される。送信回路は、複数のデータ変換部と、データ変換部のそれぞれに対応する複数のデスキュー部と、を備える。データ変換部は、第1クロックにもとづいてパラレルデータをシリアルデータに変換する。デスキュー部は、シリアルデータのデータ間スキューを除去する。デスキュー部は、生成部と、調整部と、を備える。生成部は、データ変換部にタイミング検出用データを出力し、データ変換部が出力するシリアル化されたタイミング検出用データを、第1クロックの周波数より低く、かつ複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態からシリアルデータの出力タイミングを調整する調整値を生成する。調整部は、データ変換部に出力するパラレルデータを調整値に応じてデータシフトする。また、発明の一観点によれば、以下に示すような、デスキュー回路が提供される。デスキュー回路は、第1クロックにもとづいてパラレルデータをシリアルデータに変換する複数のデータ変換部のそれぞれに対応し、シリアルデータのデータ間スキューを除去する複数のデスキュー部を備える。デスキュー部は、生成部と、調整部と、を備える。生成部は、データ変換部にタイミング検出用データを出力し、データ変換部が出力するシリアル化されたタイミング検出用データを、第1クロックの周波数より低く、かつ複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態からシリアルデータの出力タイミングを調整する調整値を生成する。調整部は、データ変換部に出力するパラレルデータを調整値に応じてデータシフトする。上記の送信回路、およびデスキュー回路は、高速なクロックの供給下であっても、送信チャネル間のスキュー除去を可能にする。以下、本発明の実施の形態を図面を参照して詳細に説明する。[第1の実施形態]まず、第1の実施形態の送信回路について図1を用いて説明する。図1は、第1の実施形態の送信回路の一例を示す図である。送信回路1は、パラレルデータをシリアルデータに変換してデータ伝送をおこなう送信回路である。送信回路1は、データ変換部2と、データ変換部2に対応するデスキュー部3を1対にする送信チャネルを複数備える。なお、図1は、2つの送信チャネルを備える送信回路1を図示するが、3つ以上の送信チャネルを備えるものであってよい。送信回路1は、第1クロックをデータ変換部2に供給し、第1クロックより周波数の低い第2クロックをデスキュー部3に供給する。たとえば、第2クロックは、第1クロックを分周して生成される。また、第2クロックは、電気的に短絡することで、複数のデスキュー部3に同位相で供給される。データ変換部2は、第1クロックにもとづいてパラレルデータをシリアルデータに変換する。データ変換部2は、パラレルデータのデータ幅のデータストリームをシリアルデータとして1つのデータストリームに変換するMUXMUltipleXer:マルチプレクサ機能を有する。データ変換部2は、第1クロックを分周する分周回路を備えてMUX機能を実現するが、分周回路の初期状態は不定である。そのため、複数のデータ変換部2は、分周回路の段数に応じて、各送信チャネル内の分周クロックの位相が異なる。そのため、送信回路1は、各送信チャネル出力にてデータ間にスキューが発生する。デスキュー部3は、第2クロックにもとづいてパラレルデータを入力し、対応するデータ変換部2に出力する。デスキュー部3は、対応するデータ変換部2に出力するパラレルデータをデータシフトして、データ変換部2が出力するシリアルデータのデータ間スキューを除去する。デスキュー部3は、生成部4と調整部5を備える。生成部4は、データ変換部2にタイミング検出用データを出力する。生成部4は、データ変換部2が出力するシリアル化されたタイミング検出用データを第2クロックにもとづいてサンプリングする。生成部4は、サンプリングしたデータの遷移状態からシリアルデータの出力タイミングが特定タイミングか否かを判定する。生成部4は、シリアルデータの出力タイミングが特定タイミングの場合に、当該タイミングを特定する調整値を生成する。生成部4は、シリアルデータの出力タイミングが特定タイミングでない場合に、タイミング検出用データをデータシフトしてタイミング検出用データを更新する。なお、特定タイミングとは、調整値を決定できるタイミングである。調整部5は、入力したパラレルデータを調整値に応じてデータシフトしてデータ変換部に出力する。これにより、送信回路1は、すべての送信チャネル内が特定タイミングでシリアルデータを出力することとなり、各送信チャネル出力におけるデータ間スキューが除去される。このように、送信回路1は、高速なクロックの供給下であっても、送信チャネル間のスキュー除去を可能にする。[第2の実施形態]次に、より具体的な第2の実施形態の送信回路について図2、図3を用いて説明する。図2は、第2の実施形態の送信回路の一例を示す図である。図3は、第2の実施形態のチャネル送信回路の一例を示す図である。送信回路10は、4つの送信チャネルと、クロック生成回路14と、同位相クロック供給回路15と、制御回路16を備える。各送信チャネルは、チャネル送信回路11と、データシフト論理回路12と、スキュー制御論理回路13とを含んで構成される。なお、送信回路10は、4つの送信チャネルを備える場合を例示するが、2つまたは3つ、あるいは5つ以上の送信チャネルを備えるものであってもよい。チャネル送信回路11は、送信チャネルごとに、チャネル0送信回路11a、チャネル1送信回路11b、チャネル2送信回路11c、チャネル3送信回路11dがある。データシフト論理回路12は、送信チャネルごとに、チャネル0データシフト論理回路12a、チャネル1データシフト論理回路12b、チャネル2データシフト論理回路12c、チャネル3データシフト論理回路12dがある。スキュー制御論理回路13は、送信チャネルごとに、チャネル0スキュー制御論理回路13a、チャネル1スキュー制御論理回路13b、チャネル2スキュー制御論理回路13c、チャネル3スキュー制御論理回路13dがある。クロック生成回路14は、所定のクロックを生成し、各回路に供給する。クロック生成回路14は、たとえば、PLLPhaseLockedLoop:位相同期回路である。クロック生成回路14は、最高速のクロックたとえば、14GHz19をチャネル送信回路11に供給する。クロック生成回路14は、クロック19を分周したクロックたとえば、1.75GHz20を同位相クロック供給回路15に供給する。同位相クロック供給回路15は、クロック生成回路14からクロック20を入力する。同位相クロック供給回路15は、入力したクロック20を同位相にしたクロック21をスキュー制御論理回路13に供給する。なお、チャネル送信回路11は、クロック生成回路14から供給されたクロック19を分周したクロック22を、送信チャネルごとにデータシフト論理回路12、スキュー制御論理回路13に供給する。これにより、データシフト論理回路12、スキュー制御論理回路13は、チャネル送信回路11と同期した動作が可能になる。制御回路16は、データシフト論理回路12、スキュー制御論理回路13を制御する。制御回路16は、制御信号によってデータシフト論理回路12とスキュー制御論理回路13の動作状態を、第1状態または第2状態に制御する。たとえば、制御回路16は、起動後の所定時間だけデータシフト論理回路12とスキュー制御論理回路13の動作状態を第1状態とし、その後に第2状態に遷移させる。また、制御回路16は、クロック23を出力する。第1状態は、シリアルデータの出力タイミングを調整する調整値を決定する制御状態である。第2状態は、決定した調整値に応じてシリアルデータを出力する制御状態である。シリアルデータの出力タイミングの調整は、データシフト論理回路12が出力するパラレルデータをデータシフトすることによっておこなう。調整値は、パラレルデータのデータシフト量である。チャネル送信回路11は、データシフト論理回路12が出力するパラレルデータをシリアルデータに変換する。チャネル送信回路11は、バッファ17とMUX18を備える。MUX18は、16ビットのパラレルデータを16ビットのシリアルデータに変換する16:1MUX機能を備える。チャネル送信回路11は、バッファ17を介してシリアルデータを出力する。データシフト論理回路12は、スキュー制御論理回路13から入力する16ビットのパラレルデータ、またはデータシフト論理回路12が生成するタイミング検出用データを、16ビットのパラレルデータにしてチャネル送信回路11に出力する。データシフト論理回路12は、スキュー制御論理回路13からシフトコード調整値を入力する。データシフト論理回路12は、チャネル送信回路11に出力するパラレルデータを、シフトコードにもとづいてデータシフトして出力する。スキュー制御論理回路13は、16ビットのパラレルデータ送信データを入力してデータシフト論理回路12に出力する。スキュー制御論理回路13は、チャネル送信回路11からシリアルデータを入力する。スキュー制御論理回路13は、シリアルデータにもとづいてシフトコードを決定する。スキュー制御論理回路13は、決定したシフトコードを、データシフト論理回路12に出力する。次に、同位相クロック供給回路15について図4を用いて説明する。図4は、第2の実施形態の同位相クロック供給回路の一例を示す図である。同位相クロック供給回路15は、クロック20を入力して、クロック21を出力する。同位相クロック供給回路15は、伝送バッファクロックバッファ28と、送信チャネルごとの前段バッファクロックバッファ27と、後段バッファクロックバッファ25と、前段バッファ27の出力を短絡させる短絡線26を備える。伝送バッファ28は、チャネル0伝送バッファ28a、チャネル1伝送バッファ28b、チャネル2伝送バッファ28c、チャネル3伝送バッファ28dを含む。前段バッファ27は、チャネル0前段バッファ27a、チャネル1前段バッファ27b、チャネル2前段バッファ27c、チャネル3前段バッファ27dを含む。後段バッファ25は、チャネル0後段バッファ25a、チャネル1後段バッファ25b、チャネル2後段バッファ25c、チャネル3後段バッファ25dを含む。伝送バッファ28は、物理的に離れたチャネルに十分な大きさの振幅をもったクロックを供給するため、伝送経路におけるクロック振幅の減少を補う。チャネル0伝送バッファ28aは、チャネル0前段バッファ27aとチャネル1伝送バッファ28bに信号を伝送する。チャネル1伝送バッファ28bは、チャネル1前段バッファ27bとチャネル2伝送バッファ28cに信号を伝送する。チャネル2伝送バッファ28cは、チャネル2前段バッファ27cとチャネル3伝送バッファ28dに信号を伝送する。チャネル3伝送バッファ28dは、チャネル3前段バッファ27dに信号を伝送する。これにより、同位相クロック供給回路15は、クロック生成回路14、各送信チャネルが物理的に離れていても、各送信チャネルに十分な大きさの振幅をもったクロックを供給することができる。前段バッファ27が出力するクロックは、チャネル0前段バッファ27a、チャネル1前段バッファ27b、チャネル2前段バッファ27c、チャネル3前段バッファ27dが相互に物理的に離れた位置に配置されることから、その距離に応じて入力位相が異なる。そこで、同位相クロック供給回路15は、前段バッファ27の出力を短絡させて出力位相を揃えている。これにより、同位相クロック供給回路15は、クロック21を同位相にして出力することができる。なお、同位相クロック供給回路15に入力されるクロック20は、前段バッファ27の出力を短絡しても、物理的距離のあるバッファ間での位相差がパルス幅に比較して十分に小さい。したがって、同位相クロック供給回路15は、HighとLowのショートにより信号が不定になることなく、クロック21を同位相に揃えることができる。次に、スキュー制御論理回路13の構成と動作について図5、図6を用いて説明する。図5は、第2の実施形態のチャネルスキュー制御論理回路の一例を示す図である。図6は、第2の実施形態のチャネルスキュー制御論理回路の動作例を示すタイミングチャートである。スキュー制御論理回路13は、データ転送部43とスキュー制御部44とを含んで構成される。データ転送部43は、スキュー制御論理回路13に入力されるパラレルデータを、データシフト論理回路12に転送する。データ転送部43は、FIFOFirstInFirstOutバッファ42を有する。FIFO42は、パラレルデータと同期したクロック23で入力して、クロック22で出力する。スキュー制御部44は、シフトコードの決定と、データシフト論理回路12へのシフトコードの出力をおこなう。スキュー制御部44は、FFフリップフロップ30、31、33、34、39、CMP比較器32、38、ANDゲート35、ORゲート36、CNTカウンタ37、41、SELセレクタ40を有する。スキュー制御部44は、クロック21に同期して動作する。FF33は、制御信号を入力する。制御信号は、制御信号1がシフトコードを決定する制御状態第1状態であり、制御信号0がシフトコードに応じてシリアルデータを出力する制御状態第2状態である。ANDゲート35は、FF33の出力の入力と、FF34の出力の反転入力の論理積として信号S1を出力する。ANDゲート35は、制御信号の0から1の変化を検出してパルス信号を出力する。ANDゲート35が出力するパルス信号は、CNT37、41のRSTリセットに入力されて、CNT37、41をリセットする。言い換えれば、信号S1は、シフトコード決定の開始信号信号S1である。FF33、FF34、およびANDゲート35は、シフトコード決定の開始トリガ検出部である。CNT37第1カウンタは、1ずつインクリメントして7までカウントアップする8進カウンタである。CNT37は、カウンタ値をCMP38に出力する。CMP38は、定数7との比較をおこない、比較結果として信号S2を出力する。信号S2は、カウンタ値7の検出でパルス信号カウンタリセット信号を出力する。信号S2は、CNT37のRSTに入力されて、CNT37をリセットする。FF30は、MUX18が出力するシリアル信号を入力する。FF30は、入力されるシリアル信号を、クロック同位相クロック21の周期でサンプリングする。データシフト論理回路12は、第1状態においてタイミング検出用データをチャネル送信回路11に出力する。したがって、MUX18は、シリアル化したタイミング検出用データを出力する。タイミング検出用データは、16ビット長の0と16ビット長の1を繰り返すデータである。FF30は、タイミング検出用データを、シリアルデータの16ビット長の周期クロック21の周期でサンプリングする。このように、スキュー制御論理回路13は、FF30がクロック21同位相クロックでシリアルデータをサンプリングするため、各送信チャネルが同時にシリアルデータをサンプリングすることができる。CMP32は、FF30の出力と、FF30の出力を一周期遅延させたFF31の出力を比較する。すなわち、CMP32は、連続してサンプリングしたタイミング検出用データが一致するか否かを判定する。CMP32は、判定結果を信号S3としてFF39に出力する。CMP32は、連続してサンプリングしたタイミング検出用データが一致した場合に1を出力する。なお、CMP32は、FF33の出力をイネーブル入力として、第1状態において動作するようになっている。FF39は、RSフリップフロップであり、信号S3をセット入力、信号S2をリセット入力とする。FF39は、信号S4を出力とする。SEL40は、信号S2、信号0、および信号S4を入力し、信号S5を出力する。SEL40は、信号S4が0の場合に信号S2を出力し、信号S4が1の場合に信号0を出力する。すなわち、信号S5は、CNT37のカウンタリセット毎に1に変化し、特定タイミング検出で0に固定される。CNT41第2カウンタは、1ずつインクリメントする10進カウンタである。CNT41は、カウンタ値をシフトコードとしてデータシフト論理回路12に出力する。なお、4’d0は、4ビット幅の信号であり、その論理値が10進表記decで0であることを示す。これにより、スキュー制御論理回路13は、特定タイミング非検出時に信号S5の立ち下がりごとにCNT41をカウントアップし、特定タイミング検出時には、CNT41を固定してシフトコードを生成する。なお、CNT41は、特定タイミング検出以降、シフトコードを記憶保持する記憶部として機能する。たとえば、図6に示す特定タイミング非検出時動作において、スキュー制御論理回路13は、CNT41第2カウンタをCNT37第1カウンタのカウンタリセット毎に、4’d0、4’d1、4’d2、と更新する。また、図6に示す特定タイミング検出時動作において、スキュー制御論理回路13は、CNT41第2カウンタをCNT37第1カウンタのカウンタリセットにより4’d0、4’d1と更新したところで、4’d1に固定される。次に、データシフト論理回路12の構成について図7を用いて説明する。図7は、第2の実施形態のチャネルデータシフト論理回路の一例を示す図である。データシフト論理回路12は、FFフリップフロップ50、51、52、第1セレクタ53、第2セレクタ57、第1レジスタ54、第2レジスタ55、データ結合部56を含んで構成される。データシフト論理回路12は、チャネル送信回路11から供給されるクロック22で動作する同期回路である。FF50は、16ビットのフリップフロップであり、0000HまたはFFFFHを初期値にして、クロック入力毎に反転出力する。なお、表記0000Hは、16’h0000を意味し、16ビット幅の信号であり、その論理値が16進表記hexで0であることを示す。FF51は、制御回路16から制御信号を入力し、第1セレクタ53に出力する。第1セレクタ53は、スキュー制御論理回路13のFIFO42が出力するパラレルデータと、FF50が出力するパラレルデータを入力し、制御信号にもとづいていずれかを出力する。第1セレクタ53は、制御信号1のとき、すなわち第1状態においてFF50から入力されたパラレルデータを出力し、制御信号0のとき、すなわち第2状態においてFIFO42から入力されたパラレルデータを出力する。第1レジスタ54は、第1セレクタ53から入力されたパラレルデータを保持する。第1レジスタ54は、保持したパラレルデータを、第2レジスタ55およびデータ結合部56に出力する。第2レジスタ55は、第1レジスタ54から入力されたパラレルデータを保持する。第2レジスタ55は、保持したパラレルデータをデータ結合部56に出力する。なお、第1レジスタ54および第2レジスタ55は、16ビットのフリップフロップで構成可能である。データ結合部56は、第1レジスタ54および第2レジスタ55から入力されたパラレルデータを結合する。これにより、データ結合部は、第1セレクタ53が連続して出力した2つの16ビットパラレルデータを結合した32ビットパラレルデータを得る。すなわち、データ結合部56は、第1セレクタ53が時間的に先に生成した16ビットパラレルデータを上位とした32ビットパラレルデータを生成する。データ結合部56は、32ビットパラレルデータを第2セレクタ57に出力する。FF52は、スキュー制御論理回路13から4ビットパラレルデータをシフトコードとして入力する。FF52は、シフトコードを第2セレクタ57に出力する。第2セレクタ57は、データ結合部56から32ビットパラレルデータを入力し、FF52からシフトコードを入力する。第2セレクタ57は、シフトコードにもとづいて、32ビットパラレルデータから16ビットパラレルデータを切り出す。第2セレクタ57は、次のような切り出しルールによって16ビットパラレルデータを切り出す。切り出しルールは、4ビットパラレルデータのシフトコードが4’dNただし、Nは、0から15の整数とした場合、32ビットパラレルデータ[31:0]から16ビットパラレルデータ[31-N:16-N]の切り出しである。これによれば、第2セレクタ57は、32ビットパラレルデータ0000FFFFHであれば、シフトコード1のときに、16ビットパラレルデータ0001Hを切り出す。このようにして、データシフト論理回路12は、チャネル送信回路11に16ビットパラレルデータを出力する。データシフト論理回路12が出力する16ビットパラレルデータは、第1状態においてタイミング検出用データであり、第2状態において通信データである。また、データシフト論理回路12が出力する16ビットパラレルデータは、シフトコードにもとづいてデータシフトされたデータである。この1ビット単位のデータシフトにより、チャネル送信回路11は、シリアルデータの出力タイミングが変化する。すなわち、データシフト論理回路12は、チャネル送信回路11が出力するシリアルデータの出力タイミングを、クロック22の1/16クロック相当の精度で調整可能である。次に、データシフト論理回路12の第1状態の動作について図8から図13を用いて説明する。図8から図10は、第2の実施形態のチャネル0データシフト論理回路のシフトコード決定過程の動作例を示すタイミングチャートである。図11から図13は、第2の実施形態のチャネル1データシフト論理回路のシフトコード決定過程の動作例を示すタイミングチャートである。なお、送信チャネル0、送信チャネル1について、動作例を説明するが、説明を簡単にするためにその他の送信チャネルの動作についても同様であるため例示を省略する。チャネル0データシフト論理回路12aは、制御信号の立ち上がりにより第1状態の動作シフトコード決定動作を開始する図8参照。初期状態において、シフトコードは、4’d0である。第1セレクタ53は、FF50からの入力であるタイミング検出用データを出力する。第1レジスタ54は、第1セレクタ53からチャネルクロッククロック22で1クロック遅れてタイミング検出用データを出力する。第2レジスタ55は、第1セレクタ53からチャネルクロックで2クロック遅れてタイミング検出用データを出力する。データ結合部56は、第1レジスタ54の出力と第2レジスタ55の出力を結合して、第2セレクタ57に出力する。第2セレクタ57は、シフトコード4’d0に応じて、入力データFFFF0000Hから出力データFFFFHを切り出す。第2セレクタ57からの出力データFFFFHは、チャネル0送信回路11aに入力され、MUXから24UIUnitInterval:シリアルビットストリームの1ビット期間遅延してシリアルデータとして出力される。チャネル0送信回路11aは、シフトコード4’d0の間、16ビットパラレルデータFFFFH、0000Hを交互入力して、16UI1、16UI0を交互出力する。チャネル0送信回路11aのMUXが出力するシリアルビットストリームは、チャネル0スキュー制御論理回路13aによって、同位相クロッククロック21の周期でサンプリングされる。これにより、チャネル0スキュー制御論理回路13aは、タイミングT1で1、タイミングT2で0をサンプリングする。同様にして、チャネル0スキュー制御論理回路13aは、シフトコード4’d0の間、16UI1、16UI0の交互入力から1、0を交互にサンプリングすることとなる。チャネル0スキュー制御論理回路13aがシリアルデータ入力から1、0を交互にサンプリングする間は、シフトコードは、CNT41のカウントアップにより更新される。シフトコード4’d0は、タイミングT4でシフトコード4’d1になる図9参照。これにより、第2セレクタ57は、シフトコード4’d1に応じて、入力データFFFF0000Hから出力データFFFEHを、入力データ0000FFFFHから出力データ0001Hを切り出す。このデータシフトにより、MUXが出力するシリアルビットストリームは、連続するビットデータストリームを1UIだけスキップすることとなる。すなわち、チャネル0送信回路11aは、シフトコード4’d0からシフトコード4’d1に変化したことで、16UI0、15UI1、16UI0を出力する。チャネル0スキュー制御論理回路13aは、タイミングT3で0、タイミングT4で1、タイミングT5で0、タイミングT6で1、タイミングT7で0をサンプリングする。チャネル0スキュー制御論理回路13aは、シフトコード4’d0およびシフトコード4’d1の間、1、0を交互にサンプリングするが、タイミングT6以降のタイミング検出用データに対するサンプリング位置は、1UIだけ早くなる。さらにシフトコードが更新され、シフトコード4’d9になると、タイミング検出用データに対するサンプリング位置は、9UI早くなる図10参照。これにより、チャネル0スキュー制御論理回路13aは、タイミングT8で1、タイミングT9で0、タイミングT10で1、タイミングT11で0、タイミングT12で0、タイミングT13で1をサンプリングする。チャネル0スキュー制御論理回路13aは、タイミングT11およびタイミングT12で連続して0をサンプリングしたことで、シフトコードの更新を停止する。次に、チャネル1データシフト論理回路12bは、制御信号の立ち上がりにより第1状態の動作シフトコード決定動作を開始する図11参照。初期状態において、シフトコードは、4’d0である。チャネル1送信回路11bは、シフトコード4’d0の間、16ビットパラレルデータFFFFH、0000Hを交互入力して、16UI1、16UI0を交互出力する。なお、チャネル1データシフト論理回路12bに供給されるチャネルクロッククロック22は、同位相クロッククロック21と異なり送信チャネル間で位相が必ずしも一致していない。そのため、チャネル0送信回路11aのMUXが出力するシリアルビットストリームと、チャネル1送信回路11bのMUXが出力するシリアルビットストリームは、出力タイミングにずれを生じ得る。チャネル1送信回路11bのMUXが出力するシリアルビットストリームは、チャネル1スキュー制御論理回路13bによって、同位相クロックの周期でサンプリングされる。これにより、チャネル1スキュー制御論理回路13bは、タイミングT1で1、タイミングT2で0をサンプリングする。同様にして、チャネル1スキュー制御論理回路13bは、シフトコード4’d0の間、16UI1、16UI0の交互入力から1、0を交互にサンプリングすることとなる。チャネル1スキュー制御論理回路13bがシリアルデータ入力から1、0を交互にサンプリングする間は、シフトコードは、CNT41のカウントアップにより更新される。シフトコード4’d0は、タイミングT14でシフトコード4’d1になる図12参照。これにより、第2セレクタ57は、シフトコード4’d1に応じて、入力データFFFF0000Hから出力データFFFEHを、入力データ0000FFFFHから出力データ0001Hを切り出す。チャネル1スキュー制御論理回路13bは、タイミングT3で0、タイミングT4で1、タイミングT5で0、タイミングT6で0、タイミングT7で1をサンプリングする。送信チャネル1スキュー制御論理回路13bは、タイミングT5およびタイミングT6で連続して0をサンプリングしたことで、シフトコードの更新を停止する。送信チャネル1は、送信チャネル0がシフトコードを更新する間も、シフトコードを4’d1に固定する図13参照。次に、制御回路16が実行するデスキュー処理について図14を用いて説明する。図14は、第2の実施形態のデスキュー処理を示すフローチャートである。デスキュー処理は、送信回路10が起動する際に実行される。[ステップS11]制御回路16上位コアロジックは、制御信号をセットする。これにより、データシフト論理回路12およびスキュー制御論理回路13は、制御信号1が入力され、シフトコード決定動作をおこなう第1状態となる。[ステップS12]制御回路16は、タイマをセットする。タイマ値は、各送信チャネルがシフトコードを固定するのに十分な時間が設定される。たとえば、タイマ値は、シフトコードを決定するカウンタCNT41が1周する程度の時間として、クロック20で150クロック>128=16×8とする。[ステップS13]制御回路16は、ステップS12で設定したタイマのタイムアップを監視する。制御回路16は、タイマがタイムアップするのを待ってステップS14にすすむ。[ステップS14]制御回路16は、制御信号をリセットする。これにより、データシフト論理回路12およびスキュー制御論理回路13は、制御信号0が入力され、シフトコード決定動作から通常状態となる第2状態に遷移する。このように、送信回路10は、制御回路16が制御信号によって制御状態を管理する。なお、制御回路16は、タイマを用いて制御状態を管理したが、データシフト論理回路12およびスキュー制御論理回路13のシフトコード決定状態を監視して制御状態を管理するようにしてもよい。たとえば、制御回路16は、すべての送信チャネルのFF39の出力信号S4を監視して制御状態を管理してもよい。また、送信回路10は、制御回路16によらず、データシフト論理回路12およびスキュー制御論理回路13が制御状態を決定するようにしてもよい。たとえば、データシフト論理回路12およびスキュー制御論理回路13は、それぞれ内部タイマを備え、第1状態で起動した後、内部タイマタイムアップ後に第2状態に遷移するようにしてもよい。次に、データシフト論理回路12の第2状態の動作について図15、図16を用いて説明する。図15は、第2の実施形態のチャネル0データシフト論理回路およびチャネル1データシフト論理回路のデスキュー動作例を示すタイミングチャートである。図16は、第2の実施形態のチャネル0送信回路およびチャネル1送信回路が出力するシリアルデータの一例を示す図である。なお、送信チャネル0、送信チャネル1について、動作例を説明するが、説明を簡単にするためにその他の送信チャネルの動作についても同様であるため例示を省略する。また、理解を容易にするために、送信回路10は、送信チャネル0と送信チャネル1とで同一のデータを送信出力する場合を示す。チャネル0データシフト論理回路12aおよびチャネル1データシフト論理回路12bは、制御信号の立ち下がりにより第2状態の動作通常動作を開始する図15参照。シフトコードは、第1状態において、送信チャネル0が4’d9に固定され、送信チャネル1が4’d1に固定されている。チャネル0データシフト論理回路12aは、第1セレクタ53から送信データ0123H、4567H、89ABH、CDEFH、をチャネルクロックに同期して順次出力する。チャネル1データシフト論理回路12bも、第1セレクタ53から送信データ0123H、4567H、89ABH、CDEFH、をチャネルクロックに同期して順次出力する。チャネル0データシフト論理回路12aは、チャネルクロック周期taにおいて、第2セレクタ57が32ビットパラレルデータ6001234567H:図16A参照を入力する。チャネル0データシフト論理回路12aは、チャネルクロック周期taにおいて、シフトコード4’d9にもとづいて16ビットパラレルデータ62468AH:図16B参照を出力する。同様にして、チャネル0データシフト論理回路12aは、チャネルクロック周期tbにおいて、第2セレクタ57が32ビットパラレルデータ61456789ABH:図16A参照を入力する。チャネル0データシフト論理回路12aは、チャネルクロック周期tbにおいて、シフトコード4’d9にもとづいて16ビットパラレルデータ63CF13H:図16B参照を出力する。チャネル0データシフト論理回路12aが出力する16ビットパラレルデータ62、63は、出力から24UI遅延して、MUXチャネル0送信回路11aから出力される。チャネル1データシフト論理回路12bは、チャネルクロック周期tcにおいて、第2セレクタ57が32ビットパラレルデータ6401234567H:図16C参照を入力する。チャネル1データシフト論理回路12bは、チャネルクロック周期tcにおいて、シフトコード4’d1にもとづいて16ビットパラレルデータ660246H:図16D参照を出力する。同様にして、チャネル1データシフト論理回路12bは、チャネルクロック周期tdにおいて、第2セレクタ57が32ビットパラレルデータ65456789ABH:図16C参照を入力する。チャネル1データシフト論理回路12bは、チャネルクロック周期tdにおいて、シフトコード4’d1にもとづいて16ビットパラレルデータ678ACFH:図16D参照を出力する。チャネル1データシフト論理回路12bが出力する16ビットパラレルデータ66、67は、出力から24UI遅延して、MUXチャネル1送信回路11bからシリアルデータが出力される。MUXチャネル1送信回路11bからのシリアルデータ出力は、MUXチャネル0送信回路11aからのシリアルデータ出力よりも、それぞれのチャネルクロックの位相差から8UI遅延する。しかしながら、タイミングT15において、MUXチャネル0送信回路11aは、P1位置からのシリアルデータを出力し、MUXチャネル1送信回路11bP2位置からのシリアルデータを出力する。このように、送信回路10は、送信チャネル0と送信チャネル1との間でチャネル間デスキューをおこなうことができる。また、送信回路10は、供給されるクロックが高速であっても、送信チャネル間のスキュー除去を可能にする。以上、実施の形態にもとづき、本発明の送信回路、およびデスキュー回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。なお、上述の実施の形態は、実施の形態の要旨を逸脱しない範囲内において種々の変更を加えることができる。以上説明した実施の形態の主な技術的特徴は、以下の付記の通りである。付記1第1クロックにもとづいてパラレルデータをシリアルデータに変換する複数のデータ変換部と、前記データ変換部のそれぞれに対応し、前記シリアルデータのデータ間スキューを除去する複数のデスキュー部と、を備え、前記デスキュー部は、前記データ変換部にタイミング検出用データを出力し、前記データ変換部が出力するシリアル化された前記タイミング検出用データを、前記第1クロックの周波数より低く、かつ前記複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態から前記シリアルデータの出力タイミングを調整する調整値を生成する生成部と、前記データ変換部に出力するパラレルデータを前記調整値に応じてデータシフトする調整部と、を備えることを特徴とする送信回路。付記2前記複数のデスキュー部の各々に対応するとともに、各々の出力端子を電気的に短絡させた複数のクロックバッファを備えることを特徴とする付記1記載の送信回路。付記3前記生成部は、前記遷移状態から前記出力タイミングが特定タイミングか否かを判定し、前記出力タイミングが前記特定タイミングでない場合に前記調整値を更新し、前記出力タイミングが前記特定タイミングである場合に前記調整値を決定することを特徴とする付記2記載の送信回路。付記4前記タイミング検出用データは、所定ビット長の0または1が連続した第1データと、前記第1データを反転した第2データのうち、いずれか一方を上位に、他方を下位にして結合し、連続するデータを前記所定ビット長だけ抜き出したものであることを特徴とする付記3記載の送信回路。付記5前記生成部は、前記調整値に応じて前記タイミング検出用データを更新することを特徴とする付記4記載の送信回路。付記6前記第2クロックは、前記第1クロックを分周したクロックであることを特徴とする付記1乃至付記5のいずれか1つに記載の送信回路。付記7前記所定ビット長は、前記データ変換部が入力する前記パラレルデータのデータ幅に等しいことを特徴とする付記1乃至付記5のいずれか1つに記載の送信回路。付記8前記第2クロックの立ち上がりタイミング、または立ち下がりタイミングでサンプリングすることを特徴とする付記1乃至付記5のいずれか1つに記載の送信回路。付記9第1クロックにもとづいてパラレルデータをシリアルデータに変換する複数のデータ変換部のそれぞれに対応し、前記シリアルデータのデータ間スキューを除去する複数のデスキュー部を備え、前記デスキュー部は、前記データ変換部にタイミング検出用データを出力し、前記データ変換部が出力するシリアル化された前記タイミング検出用データを、前記第1クロックの周波数より低く、かつ前記複数のデスキュー部に同位相で供給される第2クロックにもとづいてサンプリングし、サンプリングしたデータの遷移状態から前記シリアルデータの出力タイミングを調整する調整値を生成する生成部と、前記データ変換部に出力するパラレルデータを前記調整値に応じてデータシフトする調整部と、を備えることを特徴とするデスキュー回路。