"アナログ入力電圧をサンプリングするスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の電圧の正負符号を変換する符号変換回路と、前記符号変換回路の出力電圧を増幅するアンプと、前記アンプの出力電圧から前記アンプのオフセット電圧を除去するオフセット電圧除去回路と、前記オフセット電圧除去回路の出力電圧をラッチするラッチ回路と、補正モードでは、前記ラッチ回路の出力電圧に応じて前記スイッチトキャパシタ回路の誤差を補正する制御部とを有し、前記スイッチトキャパシタ回路は、アナログデジタル変換モードでは、前記ラッチ回路の出力電圧に応じてアナログ電圧を出力することを特徴とするアナログデジタル変換器。前記オフセット電圧除去回路は、前記符号変換回路が正符号に変換したときの前記アンプの出力電圧と前記符号変換回路が負符号に変換したときの前記アンプの出力電圧との平均値を出力する平均値回路と、一端が前記アンプの出力端子又は前記平均値回路の出力端子に接続可能であり、他端が前記ラッチ回路の入力端子に接続される平均値用容量と、前記平均値用容量の他端を第2の電圧ノードに接続するための第2のスイッチとを有することを特徴とする請求項1記載のアナログデジタル変換器。前記符号変換回路は、正符号への変換及び負符号への変換を交互に行うことを特徴とする請求項1又は2記載のアナログデジタル変換器。前記スイッチトキャパシタ回路は、各々の一端が共通ノードに接続され、各々の他端がアナログ入力電圧ノード、ハイレベルノード又はローレベルノードに接続可能な複数のアナログデジタル変換用容量と、一端が前記共通ノードに接続され、他端が前記アナログ入力電圧ノード、前記ハイレベルノード又は前記ローレベルノードに接続可能な補正用可変容量と、前記共通ノードを第1の電圧ノードに接続するための第1のスイッチとを有し、前記符号変換回路は、前記共通ノードの電圧の正負符号を変換し、前記制御部は、前記補正モードでは、前記ラッチ回路の出力電圧に応じて前記補正用可変容量の容量値を制御することを特徴とする請求項1~3のいずれか1項に記載のアナログデジタル変換器。前記補正モードでは、前記第1のスイッチは前記共通ノードを前記第1の電圧ノードに接続し、前記複数のアナログデジタル変換用容量の他端は前記ハイレベルノード又は前記ローレベルノードに接続され、その後、前記第1のスイッチは前記共通ノードを前記第1の電圧ノードから切断し、前記複数のアナログデジタル変換用容量の他端は上記とは逆に前記ローレベルノード又は前記ハイレベルノードに接続され、前記制御部は、前記ラッチ回路の出力電圧に応じて前記補正用可変容量の容量値を制御することを特徴とする請求項4記載のアナログデジタル変換器。前記アナログデジタル変換モードでは、前記第1のスイッチは前記共通ノードを前記第1の電圧ノードに接続し、前記複数のアナログデジタル変換用容量の他端は前記アナログ入力電圧ノードに接続され、その後、前記第1のスイッチは前記共通ノードを前記第1の電圧ノードから切断し、前記制御部は、前記ラッチ回路の出力電圧に応じて前記複数のアナログデジタル変換用容量の他端をハイレベルノード又はローレベルノードに接続し、前記複数のアナログデジタル変換用容量の他端の接続の状態は前記アナログ入力電圧ノードのアナログ電圧がデジタル値に変換されたデジタル値として出力されることを特徴とする請求項4又は5記載のアナログデジタル変換器。本発明の目的は、短時間で誤差を補正することができるアナログデジタル変換器を提供することである。アナログデジタル変換器は、アナログ入力電圧をサンプリングするスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の電圧の正負符号を変換する符号変換回路と、前記符号変換回路の出力電圧を増幅するアンプと、前記アンプの出力電圧から前記アンプのオフセット電圧を除去するオフセット電圧除去回路と、前記オフセット電圧除去回路の出力電圧をラッチするラッチ回路と、補正モードでは、前記ラッチ回路の出力電圧に応じて前記スイッチトキャパシタ回路の誤差を補正する制御部とを有し、前記スイッチトキャパシタ回路は、アナログデジタル変換モードでは、前記ラッチ回路の出力電圧に応じてアナログ電圧を出力する。誤差を短時間で補正することができる。また、アンプのオフセット電圧を除去することにより、アナログデジタル変換精度を向上させることができる。図1A及びBは、実施形態による逐次比較アナログデジタル変換器の構成例を示す図である。以下、逐次比較アナログデジタル変換器を単にアナログデジタル変換器という。アナログデジタル変換器は、容量部101、比較回路102及び制御部103を有する。容量部101は、6個のアナログデジタル変換用容量16C,8C,4C,2C,C,C、補正用可変容量Cv、容量用スイッチ111~117及び第1のスイッチ110を有する。6個のアナログデジタル変換用容量16C,8C,4C,2C,C,Cは、各々の一端が比較回路102の入力端子共通ノードに接続され、各々の他端がスイッチ111~116を介してアナログ入力電圧Vinのノード、ハイレベルVddのノード又はローレベル0Vのノードに接続される。容量16Cは容量Cに対して16倍の容量値を有し、容量8Cは容量Cに対して8倍の容量値を有し、容量4Cは容量Cに対して4倍の容量値を有し、容量2Cは容量Cに対して2倍の容量値を有する。補正用可変容量Cvは、一端が比較回路102の入力端子共通ノードに接続され、他端がスイッチ117を介してアナログ入力電圧Vinのノード、ハイレベルVddのノード又はローレベル0Vのノードに接続される。第1のスイッチ110は、比較回路102の入力端子共通ノードを第1の電圧Vcのノードに接続するためのスイッチである。第1の電圧Vcは、例えば0Vである。補正用可変容量Cvは、6個のアナログデジタル変換用容量16C,8C,4C,2C,C,Cの誤差を補正するための容量である。例えば、6個のアナログデジタル変換用容量16C,8C,4C,2C,C,Cの誤差が0であるときには、補正用可変容量Cvの容量値は0になる。制御部103は、容量部101内のスイッチ110~117を制御する。比較回路102は、入力端子の電圧と0Vとを比較し、比較結果を出力する。制御部103は、比較回路102の比較結果に応じて、スイッチ111~117を制御する。次に、アナログデジタル変換モードにおいて、アナログデジタル変換器がアナログデジタル変換を行う方法を説明する。まず、図1Aに示すように、制御部103の制御により、第1のスイッチ110は比較回路102の入力端子を第1の電圧Vcのノードに接続し、スイッチ111~116は6個のアナログデジタル変換用容量16C,8C,4C,2C,C,Cの他端をアナログ入力電圧Vinのノードに接続し、スイッチ117は補正用可変容量Cvの他端をアナログ入力電圧Vinのノードに接続する。6個のアナログデジタル変換用容量16C,8C,4C,2C,C,C及び補正用可変容量Cvは、アナログ入力電圧Vinにより充電される。次に、図1Bに示すように、制御部103の制御により、第1のスイッチ110は比較回路102の入力端子を第1の電圧Vcのノードから切断し、スイッチ111はアナログデジタル変換用容量16Cの他端をハイレベルVddのノードに接続し、スイッチ112~116は5個のアナログデジタル変換用容量8C,4C,2C,C,Cの他端をローレベル0Vのノードに接続し、スイッチ117は補正用可変容量Cvの他端をローレベル0Vのノードに接続する。ここで、比較回路102の入力電圧をVeとする。比較回路102は、電圧Veと0Vとを比較する。電圧Veが負電圧又は0Vであるときにはスイッチ111をハイレベルVddのノードに接続したままにし、電圧Veが正電圧であるときにはスイッチ111をローレベル0Vのノードに接続を切り替える。これにより、容量16Cに対応するデジタルビットが決まる。次に、制御部103の制御により、スイッチ112はアナログデジタル変換用容量8Cの他端をハイレベルVddのノードに接続し、スイッチ113~116は4個のアナログデジタル変換用容量4C,2C,C,Cの他端をローレベル0Vのノードに接続し、スイッチ117は補正用可変容量Cvの他端をローレベル0Vのノードに接続する。比較回路102は、電圧Veと0Vとを比較する。電圧Veが負電圧又は0Vであるときにはスイッチ112をハイレベルVddのノードに接続したままにし、電圧Veが正電圧であるときにはスイッチ112をローレベル0Vのノードに接続を切り替える。これにより、容量8Cに対応するデジタルビットが決まる。同様に、スイッチ113~116を制御することにより、アナログデジタル変換用容量4C,2C,Cに対応するデジタルビットが決まる。ここで、補正用可変容量Cvのスイッチ117は、スイッチ116と同じ動作をする。その後、5個のアナログデジタル変換用容量16C,8C,4C,2C,Cの他端のスイッチ111~116の接続の状態は、アナログ入力電圧Vinがデジタル値に変換されたデジタル値として出力される。例えば、スイッチ111~116のうちのハイレベルVddのノードに接続されているスイッチは0のデジタルビットに対応し、ローレベル0Vのノードに接続されているスイッチは1のデジタルビットに対応する。図2A~Dは、アナログデジタル変換器の容量部101の容量値の補正処理を説明するための図である。アナログデジタル変換器では、面積及び電力の増加を抑えるためにアナログデジタル変換用容量16C,8C,4C,2C,C,Cの大きさを小さくしようとする。すると、その反面、アナログデジタル変換用容量16C,8C,4C,2C,C,Cのミスマッチや寄生容量による誤差が増大するため、補正用容量Cvの補正を行う。例えば、アナログデジタル変換用容量16Cの誤差を補正する。補正モードでは、アナログデジタル変換器は、以下の補正処理を行う。まず、アナログデジタル変換器は、図2Aの接続状態に制御する。制御部103の制御により、第1のスイッチ110は比較回路102の入力端子を第1の電圧Vcのノードに接続し、スイッチ111は容量16Cの他端をローレベル0Vのノードに接続し、スイッチ112~116は容量8C,4C,2C,C,Cの他端をハイレベルVddのノードに接続し、スイッチ117は補正用容量Cvの他端をハイレベルVddのノードに接続する。次に、アナログデジタル変換器は、図2Bの接続状態に制御する。制御部103の制御により、第1のスイッチ110は比較回路102の入力端子を第1の電圧Vcのノードから切断し、スイッチ111は容量16Cの他端をハイレベルVddのノードに接続し、スイッチ112~116は容量8C,4C,2C,C,Cの他端をローレベル0Vのノードに接続し、スイッチ117は補正用容量Cvの他端をローレベル0Vのノードに接続する。すなわち、図2Aのスイッチ111~117の接続状態と図2Bのスイッチ111~117の接続状態とは、ローレベル0V及びハイレベルVddのノードに関して、逆の接続関係になる。容量16Cと容量8C,4C,2C,C,Cの総和とが同じ容量値であるときには、誤差がないので、図2Bの比較回路102の入力電圧Veは図2Aの比較回路102の入力電圧Vc0Vと同じになり、0Vになる。これに対し、容量16Cが容量8C,4C,2C,C,Cの総和より大きいときには、容量16Cが正の誤差を含むので、比較回路102の入力電圧Veは正の電圧になる。逆に、容量16Cが容量8C,4C,2C,C,Cの総和より小さいときには、容量16Cが負の誤差を含むので、比較回路102の入力電圧Veは負の電圧になる。比較回路102は、入力電圧Veと0Vとを比較する。制御部103は、入力電圧Veが正の電圧であれば補正用容量Cvの容量値を所定量増加させ、入力電圧Veが負の電圧であれば補正用容量Cvの容量値を所定量減少させる。これに対し、制御部103は、入力電圧Veが略0Vであれば補正用容量Cvの容量値を維持し、補正処理を終了する。その後、上記と同様に、図2Aの制御と図2Bの制御を交互に繰り返し、図2Bの入力電圧Veが略0Vになったら、補正処理を終了する。この補正処理により、補正用容量Cvの容量値が制御され、容量16Cの誤差が補正される。図2C及びDは、上記の補正処理のイメージを表す図である。比較回路102の天秤は、誤差を含む容量16Cが乗った皿202と、容量8C,4C,2C,C,C及び補正用容量Cvが乗った皿201とを容量値に関して大小比較する。図2Cに示すように、容量16Cの皿202の容量値の方が大きければ、補正用容量Cvの容量値を増加させる。上記のように、図2Aの処理と図2Bの処理を繰り返すことにより補正用容量Cvの容量値を制御し、図2Dに示すように皿201と皿202の容量値の大きさが同じになると、補正処理が終了し、補正用容量Cvの容量値が決定する。ここで、天秤の役割となる比較回路102は、補正の重要な鍵を握る。もし比較回路102に判別誤差オフセットがあると、容量の誤差を見誤り、補正が不十分となる。よって、比較回路102のオフセットは十分に小さい必要がある。図3Aは比較例によるアナログデジタル変換器の構成例を示す図であり、図3Bはその動作例を示すタイムチャートである。比較回路102は、プリアンプ301及びラッチ回路302を有する。容量部101は、電圧Vepの他に、電圧Vemを出力する。電圧Vep及びVemは、相互に位相が反転した差動信号である。差動電圧VeはVep-Vemで表される。図3Bの電圧Veiは、電圧Veの初期の電圧である。プリアンプ301は、差動信号の電圧Vep及びVemを増幅し、差動信号の電圧V0p及びV0mを出力する。ラッチ回路302は、クロック信号Φcに同期して差動信号の電圧V0p及びV0mの差を増幅してラッチし、2値判定値Qoを出力する。電圧V0pが電圧V0mより高いときには2値判定値Qoがハイレベルになり、電圧V0pが電圧V0mより低いときには2値判定値Qoがローレベルになる。制御部103は、2値判定値Qoがハイレベルであるときには、補正用容量Cvの容量値を増加させる。図2A及びBの処理を交互に繰り返すことにより、やがて2値判定値Qoがローレベルになり、補正が終了する。2値判定値Qoがハイレベルである期間Tcが補正時間である。ラッチ回路302は、高速に信号を増幅する役割を持つが、小さいサイズの素子で構成するためにオフセット電圧Vof2が大きい。そのオフセット電圧Vof2を低減するためにプリアンプ301を設け、プリアンプ301のゲインAによりラッチ回路302のオフセット電圧Vof2を1/Aに低減することができる。しかし、ラッチ回路302のオフセット電圧Vof2はプリアンプ301のゲインAにより低減するものの、プリアンプ301自身のオフセット電圧Vof1は低減できないため、図3Bのように補正後の残差誤差電圧311が存在し、補正誤差が生じる。残留誤差電圧311は、Vof1Vof2/Aであり、オフセット電圧Vof2はプリアンプ301のゲインAにより低減されるが、オフセット電圧Vof1は低減されない。そのため、残留誤差電圧311が高くなり、補正誤差が大きくなる。また、図3Bに示すように、電圧Veは、単調減少するため補正時間Tcが長くなる。特に、電圧Veが正の電圧であり、比較回路102のオフセット電圧Vof1及びVof2が負の電圧である場合は、補正時間Tcが長くなる。すなわち、電圧Ve及びオフセット電圧Vof1,Vof2の正負符号が異なる場合には、補正時間Tcが特に長くなる。以下、残留誤差電圧311を低くすることにより補正誤差を小さくすると共に、補正時間Tcを短縮することができるアナログデジタル変換器の実施形態を説明する。図4は実施形態によるアナログデジタル変換器の具体的な構成例を示す図であり、図6はその動作例を示すタイムチャートである。図6は、上から順に、信号Φss,Φsc,Φr、電圧Ve,V1,V2,V3、信号Φc及び2値判定値Qoを示す。アナログデジタル変換器は、期間T1ではオフセット電圧Vof1の記憶処理を行い、期間T2では補正処理を行う。比較回路102は、符号変換回路401、プリアンプ301、オフセット電圧除去回路402及びラッチ回路302を有する。図4の比較回路102は、図3Aの比較回路102に対して、符号変換回路401及びオフセット電圧除去回路402を追加したものである。容量部101は、電圧Vep及び電圧Vemを出力する。電圧Vep及びVemは、相互に位相が反転した差動信号である。図6の電圧Veiは、電圧Veの初期の電圧である。符号変換回路401は、スイッチ421~424を有し、クロック信号Φss及びΦscに応じて、電圧Vep及びVemの正負符号を変換する。クロック信号Φss及びΦscは、相互に論理反転した信号である。クロック信号Φssがハイレベルのときには、スイッチ421及び424がオンし、スイッチ422及び423がオフし、電圧Vepが電圧V1pとして出力され、電圧Vemが電圧V1mとして出力される。すなわち、差動信号の電圧Vep及びVemは、そのまま差動信号の電圧V1p及びV1mとして出力される。この場合、差動電圧V1は、V1p-V1mで表され、電圧Veと同じ電圧である。図6では、電圧V1及びVeは、共に正の電圧である。これに対して、クロック信号Φscがハイレベルのときには、スイッチ421及び424がオフし、スイッチ422及び423がオンし、電圧Vepが電圧V1mとして出力され、電圧Vemが電圧V1pとして出力される。すなわち、差動信号の電圧Vep及びVemは、負符号に変換され、差動信号の電圧V1p及びV1mとして出力される。この場合、電圧V1は、-1×Veである。図6では、電圧Veは正の電圧であり、電圧V1は負の電圧である。符号変換回路401のクロック信号Φss及びΦscの周波数は、ラッチ回路302のクロック信号Φcの1/2の周波数であり、クロック信号Φss及びΦscは、相互に位相が反転した信号である。これにより、電圧V1は、交互にVeと-Veが現れる。符号変換回路401は、正符号への変換及び負符号への変換を交互に行う。プリアンプ301は、差動信号の電圧V1p及びV1mをゲインAで増幅し、差動信号の電圧V2p及びV2mを出力する。電圧V2p及びV2mは、プリアンプ301のオフセット電圧Vof1を含む。図6では、差動電圧V2は、V2p-V2mで表され、A×V1-Vof1である。オフセット電圧除去回路402は、平均値回路403、平均値用容量411,412、及びスイッチ413~416を有し、差動信号の電圧V2p及びV2mからプリアンプ301のオフセット電圧Vof1を除去し、差動信号の電圧V3p及びV3mを出力する。図6では、差動電圧V3は、V3p-V3mで表され、V2Vof1=A×V1である。平均値用容量411は、一端がスイッチ413を介してプリアンプ301の出力端子又は平均値回路403の出力端子に接続され、他端がラッチ回路302の入力端子に接続される。第2のスイッチ415は、平均値用容量411の他端を第2の電圧Vcmのノードに接続するためのスイッチである。平均値用容量412は、一端がスイッチ414を介してプリアンプ301の出力端子又は平均値回路403の出力端子に接続され、他端がラッチ回路302の入力端子に接続される。第2のスイッチ416は、平均値用容量412の他端を第2の電圧Vcmのノードに接続するためのスイッチである。電圧Vcmは、例えば0Vである。次に、オフセット電圧除去回路402の動作を説明する。信号Φrは、オフセット電圧記憶期間T1ではハイレベルになり、その後にローレベルになる。まず、オフセット電圧記憶期間T1の処理を説明する。信号Φrはハイレベルであるので、スイッチ413及び414は平均値回路403の差動出力端子をそれぞれ平均値用容量411及び412の第1の端子に接続し、第2のスイッチ415及び416は、電圧Vcmのノードを平均値用容量411及び412の第2の端子に接続する。平均値用容量411の他端の電圧は電圧V3pであり、平均値用容量412の他端の電圧は電圧V3mである。図6では、電圧V3は0Vになる。平均値回路403は、例えばローパスフィルタであり、期間T1において差動信号の電圧V2p及びV2mを平均化し、差動出力端子から差動信号の平均値電圧を平均値用容量411及び412に出力する。すなわち、平均値回路403は、符号変換回路401が正符号に変換したときのプリアンプ301の出力電圧V2p,V2mと符号変換回路401が負符号に変換したときのプリアンプ301の出力電圧V2p,V2mとの平均値を出力する。平均値電圧は、{A×Vei-Vof1-A×Vei-Vof1}/2=-Vof1となる。平均値用容量411及び412には、-Vof1のオフセット電圧が記憶される。以上のように、オフセット電圧記憶期間T1で信号Φrがハイレベルになると、プリアンプ301の出力電圧V2p及びV2mの平均値をそれぞれ平均値用容量411及び412に蓄積している。直流成分である電圧Veは、符号変換回路401により周波数変換され、クロック信号Φss及びΦscの周波数成分となっており、プリアンプ301の出力電圧V2の直流成分はプリアンプ301のオフセット電圧Vof1だけが含まれる。電圧V2を平均値回路ローパスフィルタ403に通すことにより、オフセット電圧Vof1を平均値用容量411,412に蓄積することができる。次に、補正期間T2の処理を説明する。信号Φrはローレベルであるので、スイッチ413及び414は電圧V2p及びV2mのノードをそれぞれ平均値用容量411及び412の第1の端子に接続し、第2のスイッチ415及び416はオフする。電圧V3はV2-Vof1=A×V1になる。つまり、電圧V3は、電圧V2からオフセット電圧Vof1を除去した電圧になる。上記のように、補正期間T2で信号Φrがローレベルになると、プリアンプ301及びラッチ回路302は平均値用容量411及び412により結合される。平均値用容量411及び412は、オフセット電圧-Vof1を蓄積しているため、ラッチ回路302の入力電圧V3p及びV3mではプリアンプ301のオフセット電圧Vof1が除去されて伝達される。ラッチ回路302は、クロック信号Φcの立ち上がりエッジに同期して差動信号の電圧V3p及びV3mを増幅してラッチし、2値判定値Qoを出力する。電圧V3pが電圧V3mより高いときには2値判定値Qoがハイレベルになり、電圧V3pが電圧V3mより低いときには2値判定値Qoがローレベルになる。ラッチ回路302は、オフセット電圧Vof2を有する。例えば、図6ではオフセット電圧が-Vof2である。クロック信号Φcの1回目の立ち上がりエッジでは、電圧V3が-Vof2のオフセット電圧より高いので、2値判定値Qoはハイレベルになる。すると、制御部103は、補正用容量Cvの容量値を増加させる。その後、図2A及び図2Bの処理を行う。次に、クロック信号Φcの2回目の立ち上がりエッジでは、電圧V3が-Vof2のオフセット電圧より小さいので、2値判定値Qoはローレベルになる。すると、制御部103は、補正用容量Cvの容量値を増加させる。その後、図2A及び図2Bの処理を行う。次に、クロック信号Φcの3回目の立ち上がりエッジでは、電圧V3が-Vof2のオフセット電圧より高いので、2値判定値Qoはハイレベルになる。すると、制御部103は、補正用容量Cvの容量値を増加させる。その後、図2A及び図2Bの処理を行う。次に、クロック信号Φcの4回目の立ち上がりエッジのタイミングt1では、電圧V3が-Vof2のオフセット電圧より高いので、2値判定値Qoはハイレベルになる。3回目及び4回目の立ち上がりエッジで連続して2値判定値Qoが同じレベル値になったので、制御部103は、補正用容量Cvの容量値を増加させ、その後、図2A及び図2Bの処理を行い、補正処理を終了する。以上のように、2値判定値Qoが2回連続同じレベルになったら、補正処理を終了する。これにより、補正期間T2が終了する。アナログデジタル変換器は、動作開始が指示されると、まず、補正モードで上記の図6の補正処理を行い、その後に、アナログデジタル変換モードで上記の図1A及びBのアナログデジタル変換処理を行う。上記では、ラッチ回路302のオフセット電圧Vof2を補正していないが、プリアンプ301により容量部101の誤差電圧VeはA倍されているため、結局、補正完了後の残差誤差電圧は容量部101の出力=プリアンプ301の入力で見ると、Vof2/Aまで低減される。なお、オフセット記憶期間T1は、クロック信号Φssの1周期の長さの例を示したが、クロック信号Φssの周期の1以上の整数倍の長さであればよい。図5Aは、図4のプリアンプ301の構成例を示す回路図である。プリアンプ301は、電界効果トランジスタ501~505を有し、入力差動信号の電圧V1p及びV1mを増幅し、出力差動信号の電圧V2p及びV2mを出力する。pチャネル電界効果トランジスタ501は、ソースが電源電位ノードに接続され、ゲート及びドレインが出力電圧V2mのノードに接続される。pチャネル電界効果トランジスタ502は、ソースが電源電位ノードに接続され、ゲート及びドレインが出力電圧V2pのノードに接続される。nチャネル電界効果トランジスタ503は、ドレインが出力電圧V2mのノードに接続され、ゲートが入力電圧V1pのノードに接続される。nチャネル電界効果トランジスタ504は、ドレインが出力電圧V2pのノードに接続され、ゲートが入力電圧V1mのノードに接続される。nチャネル電界効果トランジスタ505は、ドレインがnチャネル電界効果トランジスタ503及び504のソースに接続され、ゲートがバイアス電位ノードに接続され、ソースが基準電位グランド電位ノードに接続される。図5Bは、図4のラッチ回路302の構成例を示す回路図である。ラッチ回路302は、電界効果トランジスタ511~516を有し、クロック信号Φcの立ち上がりエッジに同期して入力差動信号の電圧V3p及びV3mをラッチし、ラッチした2値判定値Qop及びQomを出力する。2値判定値Qo及びQomは、相互に論理反転した差動信号である。電圧V3pが電圧V3mより高いときには2値判定値Qoがハイレベルになり、電圧V3pが電圧V3mより低いときには2値判定値Qoがローレベルになる。pチャネル電界効果トランジスタ511は、ソースが電源電位ノードに接続され、ゲートがクロック信号Φcのノードに接続され、ドレインが2値判定値Qomのノードに接続される。pチャネル電界効果トランジスタ512は、ソースが電源電位ノードに接続され、ゲートが2値判定値Qoのノードに接続され、ドレインが2値判定値Qomのノードに接続される。nチャネル電界効果トランジスタ515は、ドレインが2値判定値Qomのノードに接続され、ゲートが入力電圧V3pのノードに接続され、ソースが基準電位ノードに接続される。pチャネル電界効果トランジスタ513は、ソースが電源電位ノードに接続され、ゲートがクロック信号Φcのノードに接続され、ドレインが2値判定値Qoのノードに接続される。pチャネル電界効果トランジスタ514は、ソースが電源電位ノードに接続され、ゲートが2値判定値Qomのノードに接続され、ドレインが2値判定値Qoのノードに接続される。nチャネル電界効果トランジスタ516は、ドレインが2値判定値Qoのノードに接続され、ゲートが入力電圧V3mのノードに接続され、ソースが基準電位ノードに接続される。次に、本実施形態の補正時間が短縮される理由を説明する。補正開始からnクロック後に、容量部101の出力電圧Veが残留オフセット電圧Vofにほぼ等しくなったところで補正が完了するので、その関係は次式1となる。Vei-n×ΔV≒Vof1ここで、Veiは容量部101の出力電圧Veの初期値、ΔVは補正による1クロック毎の容量部101の出力電圧Veの変化分、Vofは比較回路102のオフセット電圧である。本実施形態では、オフセット電圧Vofを絶対値化したことと等価になるので、上式1より補正クロック数nを求めると次式2になる。なお、オペアンプ301のオフセット電圧Vof1は、オフセット電圧除去回路402により除去されている。n={Vei-|Vof2|}/ΔV2つまり、補正クロック数nは、オフセット電圧Vof2の正負符号に無関係であることが分かる。これに対し、図3A及びBのアナログデジタル変換器では、オフセット電圧Vof2の正負符号によって、補正クロック数nの最小値nminと最大値mmaxは次式となる。ただし、比較の簡単のため、プリアンプ301のオフセット電圧Vof1は0と仮定する。また、Vei及びVof2は正値とする。最小値:nmin={Vei-Vof2}/ΔV最大値:nmax={VeiVof2}/ΔVよって、補正クロック数nの平均値navgは、次式3となる。navg={nminnmax}/2=Vei/ΔV3本実施形態の式2の補正クロック数nは、図3A及びBのアナログデジタル変換器の補正平均クロック数navgに比べて、小さい。すなわち、本実施形態の補正時間の平均値は、図3A及びBのアナログデジタル変換器の補正時間の平均値よりも短い。図7A及びBは、オフセット電圧Vof2と容量部101の初期誤差電圧Veiの正負符号が異なる場合の補正時間の比較を示す図である。図7Aは本実施形態のアナログデジタル変換器の補正時間Tc1を示し、図7Bは図3A及びBのアナログデジタル変換器の補正時間Tc2を示す。図7Aの本実施形態では、オフセット電圧Vof1はオフセット電圧除去回路402により除去されている。図7Bでは、比較の簡単のため、オフセット電圧Vof1が0であると仮定する。この場合、図7Aの本実施形態の補正後の残留誤差電圧701は、容量部101の出力で見た残留誤差電圧として略Vof2/Aである。これに対して、図7Bの補正後の残留誤差電圧702も、略Vof2/2である。図7Aの残留誤差電圧701及び図7Bの残留誤差電圧702は、略同じである。ただし、実際には、本実施形態は、プリアンプ301のオフセット電圧Vof1を除去しているため、残留誤差は本実施形態の方が小さくなる。上記のように、残留誤差電圧701及び702が略同じ状態で、補正時間の比較を行う。図7Aの補正時間Tc1は、図7Bの補正時間Tc2よりも短くなる。特に、補正における容量部101の出力誤差電圧Veの変化量ΔVが小さいほど、補正時間の差が顕著となる。図8A及びBは、オフセット電圧Vof2と容量部101の初期誤差電圧Veiの正負符号が同じ場合の補正時間の比較を示す図である。図8Aは本実施形態のアナログデジタル変換器の補正時間Tc1を示し、図8Bは図3A及びBのアナログデジタル変換器の補正時間Tc2を示す。図8Aの残留誤差電圧801及び図8Bの残留誤差電圧802は、図7Aの残留誤差電圧701及び図7Bの残留誤差電圧702と同様である。図7Aの補正時間Tc1は、図7Bの補正時間Tc2に対して、差が比較的小さい。ただし、本実施形態では、プリアンプ301のオフセット電圧Vof1が除去されることを考慮すると、図8Aの補正時間Tc1は、図8Bの補正時間Tc2より短くなる。オフセット電圧Vof2の正負符号はランダム性を有し、同じアーキテクチャのアナログデジタル変換器であっても個体によって正の場合と負の場合が混在する。したがって、1個の半導体チップ内に複数のアナログデジタル変換器が搭載されている場合には、図7A、Bの状態と図8A、Bの状態が混在する。したがって、本実施形態のアナログデジタル変換器の補正時間Tc1の平均値が図3A及びBのアナログデジタル変換器の補正時間Tc2の平均値よりも短くなるメリットは大きい。本実施形態によれば、補正におけるオフセット電圧Vof2の正負符号の影響を低減し、補正用可変容量Cvの容量値の平均補正時間を短縮できる。また、プリアンプ301の素子サイズを大きくすることなく、プリアンプ301のオフセット電圧Vof1を除去することができる。これは動作速度への影響が小さいメリットを有し、アナログデジタル変換精度を向上させることができる。する。なお、容量部101は、上記の構成及び補正方法に限定されず、アナログ入力電圧Vinをサンプリングするスイッチトキャパシタ回路であればよい。スイッチトキャパシタ回路は、アナログデジタル変換モードでは、ラッチ回路302の出力電圧に応じてアナログ電圧を出力する。制御部103は、補正モードでは、ラッチ回路302の出力電圧に応じてスイッチトキャパシタ回路の誤差を補正する。上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。"