"第1動作モードと、第1動作モードよりも消費電力の少ない第2動作モードとを切替可能なデータ処理装置において、クロックイネーブル信号が入力されるクロックイネーブル入力ポートを有するDDR-SDRAMと、上記クロックイネーブル信号を出力するためのクロックイネーブル出力ポートを有し、第1動作モードにおいて上記クロックイネーブル信号を生成し、第2動作モードへ移行する際に上記クロックイネーブル出力ポートの電圧レベルを無効化レベルへ切り替え、第2動作モード中は動作を停止するプロセッサであって、第1動作モードへ移行した際の初期化処理において上記クロックイネーブル出力ポートの電圧レベルを有効化レベルへ切り替えるプロセッサと、ソース端子が上記クロックイネーブル出力ポートに接続され、ドレイン端子が上記クロックイネーブル入力ポートに接続され、ゲート端子には、第1動作モードへの移行時に出力される上記クロックイネーブル信号を一定期間遮断するための第1制御信号が入力される第1の電界効果トランジスタとを備えたことを特徴とするデータ処理装置。第1の電界効果トランジスタの上記ドレイン端子とグランドとを接続する接続状態及び非接続状態が切替可能であり、第2制御信号に基づいて上記接続状態へ移行することにより、第1動作モードへ移行した後の一定期間、上記ドレイン端子の電圧レベルを上記無効化レベルに固定する半導体スイッチング素子を備えたことを特徴とする請求項1に記載のデータ処理装置。上記半導体スイッチング素子は、ソース端子が第1の電界効果トランジスタの上記ドレイン端子に接続され、ドレイン端子がグランドに接続された第2の電界効果トランジスタであることを特徴とする請求項2に記載のデータ処理装置。第1制御信号を反転させて第2制御信号を生成する否定論理ゲート回路を備えたことを特徴とする請求項3に記載のデータ処理装置。本発明は、上記事情に鑑みてなされたものであり、プロセッサの初期化処理が終了するまでセルフリフレッシュモードが解除されないようにしつつ、初期化処理の終了後に出力されるCKE信号をDDR-SDRAMが正しく取り込むことができるデータ処理装置を提供することを目的としている。また、本発明は、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるCKE信号を一定期間マスクする場合に、漏れ信号によるDDR-SDRAMの誤動作を抑制することができるデータ処理装置を提供することを目的としている。第1の本発明によるデータ処理装置は、第1動作モードと、第1動作モードよりも消費電力の少ない第2動作モードとを切替可能なデータ処理装置であって、クロックイネーブル信号が入力されるクロックイネーブル入力ポートを有するDDR-SDRAMと、上記クロックイネーブル信号を出力するためのクロックイネーブル出力ポートを有し、第1動作モードにおいて上記クロックイネーブル信号を生成し、第2動作モードへ移行する際に上記クロックイネーブル出力ポートの電圧レベルを無効化レベルへ切り替え、第2動作モード中は動作を停止するプロセッサであって、第1動作モードへ移行した際の初期化処理において上記クロックイネーブル出力ポートの電圧レベルを有効化レベルへ切り替えるプロセッサと、ソース端子が上記クロックイネーブル出力ポートに接続され、ドレイン端子が上記クロックイネーブル入力ポートに接続され、ゲート端子には、第1動作モードへの移行時に出力される上記クロックイネーブル信号を一定期間遮断するための第1制御信号が入力される第1の電界効果トランジスタとを備えて構成される。この様な構成によれば、第1制御信号を第1の電界効果トランジスタのゲート端子に一定期間入力することにより、第1動作モードへ移行した際にプロセッサから出力されるCKEクロックイネーブル信号を遮断することができる。このため、プロセッサの初期化処理が終了するまでDDR-SDRAMのセルフリフレッシュモードが解除されないようにすることができる。また、CKE信号が第1の電界効果トランジスタを通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さい。このため、DDR-SDRAMがCKE信号に対して要求するセットアップ時間を十分に満たすことができ、DDR-SDRAMはプロセッサから出力されるCKE信号を正しく取り込むことができる。第2の本発明によるデータ処理装置は、上記構成に加え、第1の電界効果トランジスタの上記ドレイン端子とグランドとを接続する接続状態及び非接続状態が切替可能であり、第2制御信号に基づいて上記接続状態へ移行することにより、第1動作モードへ移行した後の一定期間、上記ドレイン端子の電圧レベルを上記無効化レベルに固定する半導体スイッチング素子を備えて構成される。この様な構成によれば、半導体スイッチング素子が接続状態へ移行することにより、第1動作モードへ移行した後の一定期間、第1の電界効果トランジスタのドレイン端子の電圧レベルを無効化レベルに固定することができる。このため、第1動作モードへ移行した際に、第1の電界効果トランジスタを介してDDR-SDRAM側へ漏れる漏れ信号がCKE入力ポートに入力されるのを抑制することができる。従って、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるCKE信号を一定期間マスクする場合に、漏れ信号によるDDR-SDRAMの誤動作を抑制することができる。第3の本発明によるデータ処理装置は、上記構成に加え、上記半導体スイッチング素子が、ソース端子が第1の電界効果トランジスタの上記ドレイン端子に接続され、ドレイン端子がグランドに接続された第2の電界効果トランジスタであるように構成される。この様な構成によれば、第2の電界効果トランジスタのスイッチング動作を利用して、第1動作モードへ移行した後の一定期間、第1の電界効果トランジスタのドレイン端子の電圧レベルを無効化レベルに固定することができる。第4の本発明によるデータ処理装置は、上記構成に加え、第1制御信号を反転させて第2制御信号を生成する否定論理ゲート回路を備えて構成される。この様な構成によれば、第2制御信号を第1制御信号とは別個に生成する場合に比べて、第1及び第2の電界効果トランジスタをスイッチングさせる制御信号の生成部の構成を簡素化することができる。本発明によるデータ処理装置では、プロセッサの初期化処理が終了するまでDDR-SDRAMのセルフリフレッシュモードが解除されないようにすることができる。また、CKE信号が第1の電界効果トランジスタを通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さいので、DDR-SDRAMが要求するセットアップ時間を十分に満たすことができる。従って、プロセッサの初期化処理が終了するまでセルフリフレッシュモードが解除されないようにしつつ、初期化処理の終了後に出力されるCKE信号をDDR-SDRAMが正しく取り込むことができるデータ処理装置を提供することができる。また、本発明によるデータ処理装置では、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるCKE信号を一定期間マスクする場合に、漏れ信号によるDDR-SDRAMの誤動作を抑制することができる。実施の形態1.<データ処理装置1>図1は、本発明の実施の形態1によるデータ処理装置1の一構成例を示した図である。このデータ処理装置1は、CLKクロック信号の立ち上がり及び立ち下がりに同期してデータの入出力を行うDDR-SDRAM14をメインメモリとして備えた電子機器である。例えば、データ処理装置1は、原稿から読み取った画像データ、ファクシミリ受信した画像データ等をDDR-SDRAM14上に保持するMFPMultifunctionPeripheral:複合機とすることができる。データ処理装置1は、電源回路11、CPU12、ROM13、DDR-SDRAM14、リセット回路15、FETFieldEffecttransistor:電界効果トランジスタ16,19、プルダウン抵抗17及び18により構成される。ここでは、データ処理装置1が消費電力レベルの異なる2つの動作モードを有し、一方の動作モードを通常モードと呼び、通常モードよりも消費電力の少ない他方の動作モードを省電力モードと呼ぶことにする。ここでいう通常モードは、少なくともCPU12が動作している動作モードであり、省電力モードは、少なくともCPU12が動作を停止している動作モードである。なお、データ処理装置1が消費電力レベルの異なる3以上の動作モードを有する場合には、CPU12が動作可能であるか否かによってこれらの動作モードが区別される。例えば、消費電力の多い順に、第1電力モード、第2電力モード及び第3電力モードという3段階の動作モードがあり、CPU12が、第1電力モードにおいて動作し、第2及び第3電力モードにおいて動作を停止する場合が考えられる。この場合、第1電力モードが通常モードであり、第2及び第3電力モードが省電力モードである。一方、CPU12が、第1及び第2電力モードにおいて動作し、第3電力モードにおいて動作を停止する場合、第1及び第2電力モードが通常モードであり、第3電力モードが省電力モードである。電源回路11は、商用電源を利用して、CPU12、DDR-SDRAM14及びリセット回路15と、図示しない周辺回路とに電力を供給する電力供給ユニットであり、これらのデバイスにそれぞれ一定電圧を印加する。この電源回路11は、図示しない電源SWスイッチを操作することにより、主電源のオン又はオフを切り替え、また、通常モード時と省電力モード時とで電力の供給先を切り替える。すなわち、主電源のオン時には、上記デバイスの少なくとも1つに対して電力が供給される一方、オフ時には、全てのデバイスに対する電力供給が遮断される。また、通常モード時には、少なくともCPU12、DDR-SDRAM14及びリセット回路15に対して電力が供給される一方、省電力モード中は、少なくともCPU12に対する電力供給が遮断される。つまり、省電力モードでは、CPU12に対する電力供給を遮断することにより、CPU12の動作を停止させるとともに、通常モードよりも消費電力を低減させている。CPU12は、DDR-SDRAM14に対するデータの入出力制御、電源回路11の切替制御及び周辺回路の制御を行うプロセッサユニットであり、ROM13内に格納されているプログラムに基づいて動作する。CPU12は、例えば、DDR-SDRAM14に対するデータの入出力が一定時間なければ、動作モードを省電力モードへ切り替える。一方、電源回路11は、画像データのファクシミリ受信、ユーザ操作等の解除イベントが検知されれば、動作モードを通常モードへ切り替える。CPU12には、CLK信号クロック信号を出力するためのCLK出力ポートと、CKE信号クロックイネーブル信号を出力するためのCKE出力ポートとが設けられている。CLK信号は、データを入出力するタイミングを規定するタイミング信号であり、一定の繰り返し間隔で生成されるパルス信号からなる。CKE信号は、CLK信号を有効化するための制御信号である。DDR-SDRAM14は、データ保持のためのセルフリフレッシュモードを有し、CLK信号の立ち上がりエッジと立ち下がりエッジとのそれぞれに同期してデータを入力し、或いは、出力することができる揮発性の半導体メモリである。セルフリフレッシュモードは、リフレッシュ再書込み動作を自動的に行う動作モードである。セルフリフレッシュモードでは、内部カウンタを用いて、メモリセルに対する再書込みが一定時間ごとに繰り返される。このDDR-SDRAM14は、入出力インターフェースを内蔵し、CLK信号が入力されるCK入力ポートと、CKE信号が入力されるCKE入力ポートとを有するメモリチップからなる。ここで、本明細書中で用いるDDR-SDRAMには、DRAMの規格でいうところのDDR2-SDRAM、或いは、DDR3-SDRAMといったSDRAMが含まれるものとする。DDR2-SDRAMは、メモリクロック内部クロックの2倍の周波数からなるバスクロック外部クロックを動作クロックとして用いるSDRAMである。DDR3-SDRAMは、メモリクロックの4倍の周波数からなるバスクロックを動作クロックとして用いるSDRAMである。CPU12は、通常モードにおいて、CKE信号を生成するとともに、DDR-SDRAM14をリフレッシュさせるためのリフレッシュコマンドを定期的に生成する。DDR-SDRAM14では、リフレッシュコマンドの定期的な入力により、通常モードにおいてもデータを保持することができる。また、CPU12は、省電力モードへ移行する際に、CKE出力ポートの電圧レベルを無効化レベルへ切り替え、DDR-SDRAM14に対しセルフリフレッシュモードへの移行を指示する。例えば、CKE信号の有効化レベルがHハイレベルであり、無効化レベルがLローレベルである場合、CPU12は、省電力モードへ移行する前に、CKE出力ポートの電圧レベルをLローレベルへ切り替える。そして、セルフリフレッシュモードへの移行を指示するためのリフレッシュコマンドがDDR-SDRAM14に入力される。CPU12は、省電力モード中は動作を停止する。FET16は、CPU12を初期化する際に出力されるCKE信号が一定期間DDR-SDRAM14に入力されることをマスクするための電圧制御型のトランジスタであり、ゲート信号Aに基づいてスイッチングする。FET16のソース端子は、CPU12のCKE出力ポートに接続され、ドレイン端子は、DDR-SDRAM14のCKE入力ポートに接続されている。ゲート信号Aは、通常モードへ移行した直後に出力されるCKE信号を一定期間遮断するための制御信号である。通常モードへ移行したCPU12が起動した直後、FET16のゲート端子には、ゲート信号Aが一定期間入力される。この様に構成することにより、CPU12の初期化処理が終了する前にDDR-SDRAM14のセルフリフレッシュモードが解除されるのを防ぐことができる。プルダウン抵抗17は、CKE出力ポートの開放時における電圧レベルを無効化レベルに固定するための抵抗素子であり、CPU12のCKE出力ポートとFET16のソース端子との間に設けられている。ここでは、上記無効化レベルが、接地電極の電位0Vであるものとする。つまり、プルダウン抵抗17は、CPU12のCKE出力ポートとグランドとを接続している。なお、プルダウン抵抗17に代えて、CKE出力ポートの開放時の電圧レベルを有効化レベルに固定するプルアップ抵抗を用いても良い。CPU12のCKE出力ポートと直流電源Vccとを接続するプルアップ抵抗を用いる場合、上記有効化レベルは、例えば、2.5V程度の一定の電位である。FET16がオンすれば、ソース端子側からドレイン端子側へ信号を伝達させることができる。この状態を接続状態と呼ぶことにする。すなわち、接続状態は、CPU12のCKE出力ポートとDDR-SDRAM14のCKE入力ポートとを接続する導通状態であり、FET16が接続状態であれば、CPU12から出力されたCKE信号は、そのままDDR-SDRAM14に入力される。一方、FET16がオフしている非接続状態は、CKE出力ポートとCKE入力ポートとが遮断された遮断状態である。FET19は、通常モードへ移行した直後に、FET16を介してDDR-SDRAM14側へ漏れる漏れ信号がCKE入力ポートに入力されるのを防ぐための電圧制御型のトランジスタであり、ゲート信号Bに基づいてスイッチングする。FET19のソース端子は、FET16のドレイン端子に接続され、ドレイン端子はグランドに接続されている。ゲート信号Bは、通常モードへ移行した直後の一定期間、FET16のドレイン端子の電圧レベルを無効化レベルに固定するための制御信号である。FET19のゲート端子には、ゲート信号Bが一定期間入力される。このゲート信号Bにより、FET19がオンし、FET16のドレイン端子とグランドとを接続する接続状態へ移行することにより、FET16のドレイン端子から漏れる漏れ電流は、FET19を介してグランドへ流れる。つまり、接続状態では、FET16のドレイン端子とグランドとが導通する一方、FET19がオフしている非接続状態では、FET16のドレイン端子とグランドとは遮断される。この様に構成することにより、通常モードへ移行した直後に、FET16を介してDDR-SDRAM14側へ漏れる漏れ信号がCKE入力ポートに入力されるのを防止することができる。プルダウン抵抗18は、FET16が非接続状態である時の電圧レベルを接地電圧に固定するための抵抗素子であり、FET19のソース端子とDDR-SDRAM14の入力ポートとの間に設けられている。リセット回路15は、省電力モードから通常モードへ移行する際に、リセット信号、ゲート信号A及びBを生成し、それぞれCPU12、FET16及び19へ出力する制御信号生成ユニットである。リセット信号は、CPU12に印加される電源電圧が安定するまでの間、CPU12に内部状態を保持させるための制御信号である。CPU12は、通常モードへ移行する際に、リセット回路15から入力されるリセット信号に基づいて、初期化処理を行う。初期化処理では、内部レジスタに既定値を書き込み、或いは、CKE出力ポートを含む入出力ポートの電圧レベルを既定レベルに移行させる動作が行われる。CPU12は、この様な初期化処理において、CKE出力ポートの電圧レベルを有効化レベルへ切り替える。上述したCPU12、ROM13、DDR-SDRAM14、リセット回路15、FET16,19、プルダウン抵抗17及び18は、例えば、共通の制御基板上に実装される。<CPU12>図2は、図1のCPU12内の機能構成の一例を示したブロック図である。このCPU12は、省電力制御部121、メモリコントローラ122及び初期化指示部123により構成される。省電力制御部121は、省電力モードへ切り替えるための制御信号を生成し、電源回路11へ出力するとともに、メモリコントローラ122に対して省電力モードへの移行を指示する。メモリコントローラ122は、DDR-SDRAM14に対するデータの入出力を制御するためのSDRAM制御プロセッサであり、セルフリフレッシュ指示部21、メモリ状態フラグ22、CKE生成部23及びリフレッシュコマンド生成部24により構成される。CKE生成部23は、通常モードにおいて、CKE信号を生成し、CKE出力ポートから出力する。リフレッシュコマンド生成部24は、通常モードにおいて、DDR-SDRAM14をリフレッシュさせるためのリフレッシュコマンドを定期的に生成し、データ出力ポートから出力する。セルフリフレッシュ指示部21は、省電力モードへ移行する際に、CKE出力ポートの電圧レベルを無効化レベルへ切り替えるとともに、セルフリフレッシュモードへの移行を指示するためのリフレッシュコマンドを生成してデータ出力ポートから出力する。このセルフリフレッシュ指示部21は、省電力モードへ移行する際に、DDR-SDRAM14がセルフリフレッシュモード中であることを示すメモリ状態フラグ22を能動化する。CKE出力ポートの切り替え、リフレッシュコマンドの出力及びメモリ状態フラグ22の能動化処理は、省電力モードへ移行する前に実行される。初期化指示部123は、省電力モードから通常モードへ移行した際に、ROM13からプログラムを読み出して動作し、リセット回路15から入力されるリセット信号に基づいて、メモリコントローラ122に初期化処理の実行を指示する。CKE生成部23は、初期化指示部123からの指示に基づいて初期化処理を行い、初期化処理が終了すれば、メモリ状態フラグ22に基づいて、CKE出力ポートの電圧レベルを有効化レベルへ切り替える。上記初期化処理では、内部レジスタの状態をプログラムにより予め定められた状態へ移行させ、或いは、CKE出力ポートを含む各種入出力ポートの電圧レベルを既定レベルへ切り替える動作が行われる。図3は、図1のデータ処理装置1における通常モードへの移行時の動作の一例を示したタイミングチャートである。この図には、メモリコントローラ122のCKE出力ポートの状態と、リセット信号、ゲート信号A,Bと、DDR-SDRAM14のCKE入力ポートの状態が示されている。この例では、時刻t1において省電力モードが解除され、CPU12に対する電力供給が再開される。メモリコントローラ122のCKE出力ポートは、リセット信号が時刻t2においてLレベルからHレベルへ移行するのに同期して、電圧レベルがLレベルからHレベルへ切り替えられる。メモリコントローラ122は、時刻t2から時刻t3までの間、リセット信号に基づいて初期化処理を行う。CKE出力ポートは、リセット信号が時刻t3においてLレベルへ移行するのに同期して、電圧レベルがLレベルへ切り替えられる。ゲート信号Aは、メモリコントローラ122の初期化処理が終了した後の時刻t4において、LレベルからHレベルへ切り替えられ、FET16が接続状態へ移行する。つまり、少なくともメモリコントローラ122の初期化処理中は、FET16が非接続状態であり、CKE出力ポートの電圧レベルの変動がマスクされ、初期化処理が終了する前にセルフリフレッシュモードが解除されるのを防止することができる。ゲート信号Bは、時刻t5において、HレベルからLレベルへ切り替えられ、FET19が非接続状態へ移行する。つまり、少なくともメモリコントローラ122の初期化処理中は、FET19が接続状態であり、ソース端子側の電圧変動に起因してFET16のドレイン端子から漏れる漏れ信号がDDR-SDRAM14のCKE入力ポートに入力されるのを防止することができる。メモリコントローラ122は、時刻t6において、DDR-SDRAM14のセルフリフレッシュモードを解除するために、CKE出力ポートの電圧レベルをHレベルへ切り替える。DDR-SDRAM14のCKE入力ポートの電圧レベルは、時刻t7において、Hレベルへ移行している。時刻t6から時刻t7までの時間T1は、CKE信号がFET16を通過する際の信号遅延である。この時間T1は、CKE信号が論理積ゲートなどのゲートロジック回路を通過する際の遅延時間に比べて短く、DDR-SDRAM14がCKE信号に要求するセットアップ時間を十分に満たすことができる。本実施の形態によれば、ゲート信号AをFET16のゲート端子に一定期間入力することにより、通常モードへ移行した際にCPU12内のメモリコントローラ122から出力されるCKE信号を遮断することができる。このため、メモリコントローラ122の初期化処理が終了するまでDDR-SDRAM14のセルフリフレッシュモードが解除されないようにすることができる。また、CKE信号がFET16を通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さい。このため、DDR-SDRAM14のセットアップ時間を十分に満たすことができ、メモリコントローラ122から出力されるCKE信号をDDR-SDRAM14が正しく取り込むことができる。また、通常モードへ移行した後の一定期間、FET16のドレイン端子の電圧レベルを無効化レベルに固定することができる。このため、通常モードへ移行した際に、FET16を介してDDR-SDRAM14側へ漏れる漏れ信号がCKE入力ポートに入力されるのを防止することができる。従って、FET16のスイッチング動作を利用して、メモリコントローラ122から出力されるCKE信号を一定期間マスクする場合に、漏れ信号によるDDR-SDRAM14の誤動作を防止することができる。実施の形態2.実施の形態1では、リセット回路15がゲート信号A,Bを別個の独立した制御信号として生成する場合の例について説明した。これに対し、本実施の形態では、ゲート信号Bがゲート信号Aを反転させることによって作成される場合について説明する。図4は、本発明の実施の形態2によるデータ処理装置1の一構成例を示した図である。このデータ処理装置1は、図1のデータ処理装置1と比較すれば、否定論理ゲート回路20を備えている点で異なる。否定論理ゲート回路20は、ゲート信号Aを反転させてゲート信号Bを生成するゲートロジック回路であり、出力端子がFET19のゲート端子に接続されている。本実施の形態によれば、ゲート信号Bをゲート信号Aとは別個に作成する場合に比べて、FET16,19をスイッチングさせる制御信号の生成部の構成を簡素化することができる。なお、実施の形態1及び2では、FET16のドレイン端子の電圧レベルを無効化レベルに固定するのにFET19を用いる場合の例について説明した。しかし、本発明は、ゲート信号Bに基づいてスイッチングする半導体スイッチング素子をこれに限定するものではない。例えば、FET19に代えて、バイポーラトランジスタ又は抵抗内蔵トランジスタを用いても良い。抵抗内蔵トランジスタは、バイポーラトランジスタと、ベース端子への入力電流を制限し、或いは、出力電圧を安定させるための制限抵抗により構成されるいわゆるデジタルトランジスタである。また、実施の形態1及び2では、CPU12がメモリコントローラ122を内蔵している場合の例について説明した。しかし、本発明は、通常モードへ移行した際の初期化処理においてCKE出力ポートの電圧レベルを有効化レベルへ切り替えるメモリコントローラがCPUとは別個の回路チップからなるものにも適用することができる。また、実施の形態1では、リセット回路15がゲート信号A及びBを生成する場合の例について説明し、実施の形態2では、リセット回路15がゲート信号Aを生成し、否定論理ゲート回路20がゲート信号Bを生成する場合の例について説明した。しかし、本発明は、FET16,19の制御信号を生成する生成部の構成をこれに限定するものではない。例えば、FET16,19の制御信号をサブコントローラを用いてソフトウェア的に作成し、或いは、アナログ回路を用いてハードウェア的に作成するような構成であっても良い。また、実施の形態1及び2では、FET16のドレイン端子の電圧レベルを無効化レベル接地電圧に固定するのにFET19及びプルダウン抵抗18が用いられる場合の例について説明した。しかし、本発明には、プルダウン抵抗18のみを設け、FET19を設けないものも含まれる。また、FET16が非接続状態である期間中は、少なくともFET19が接続状態となるように構成すれば、プルダウン抵抗18を省略することもできる。"