"2つ以上の半導体チップ部が接合され、少なくとも第1の半導体チップ部に画素アレイと多層配線層が形成され、第2の半導体チップ部にロジック回路と多層配線層が形成され、前記多層配線層が向かい合って電気的に接続されて接合された積層半導体チップと、第1及び第2の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成された遮光層とを有し、裏面照射型に構成されている固体撮像装置。前記遮光層が、第1の半導体チップ部側の前記導電膜と、前記第2の半導体チップ部側の前記導電膜とにより上面から見て一様に閉塞された状態で形成されている請求項1記載の固体撮像装置。第1又は第2の半導体チップ部側の前記導電膜が、複数の開口を有するパターンに形成され、第2又は第1の半導体チップ部側の前記導電膜が、前記第1又は第2の半導体チップ部側の前記導電膜に一部重なるようにして前記複数の開口を覆うドット状パターンに形成されている請求項2記載の固体撮像装置。前記第1および第2の半導体チップ部の接合部では、互いの配線が直接接合されている請求項1乃至3のいずれかに記載の固体撮像装置。第1の半導体ウェハの第1の半導体チップ部となる領域に少なくとも画素アレイと多層配線層を形成する工程と、第2の半導体ウェハの第2の半導体チップ部となる領域に少なくともロジック回路を形成する工程を有し、前記第1の半導体ウェハ及び前記第2の半導体ウェハの一方又は双方の多層配線層には、接続される配線と同じ層の導電膜による遮光層を形成し、さらに、前記第1の半導体ウェルと前記第2の半導体ウェルの互いの多層配線層が向かい合って双方の配線が電気的に接続されるように、少なくとも第1及び第2の半導体ウェハを含む2つ以上の半導体ウェハを接合する工程と、前記第1の半導体ウェハを薄膜化する工程と、前記接合した半導体ウェハをチップ化する工程とを有する固体撮像装置の製造方法。前記遮光層を、第1の半導体ウェハ側の前記導電膜と、前記第2の半導体ウェハ側の前記導電膜とにより上面から見て一様に閉塞された状態に形成する請求項5記載の固体撮像装置の製造方法。第1又は第2の半導体ウェハ側の前記導電膜を、複数の開口を有するパターンに形成し、第2又は第1の半導体ウェハ側の前記導電膜を、前記第1又は第2の半導体ウェハ側の前記導電膜に一部重なるようにして前記複数の開口を覆うドット状パターンに形成する請求項6記載の固体撮像装置の製造方法。前記第1および第2の半導体ウェハの接合部では、互いの配線を直接接合する請求項5乃至7のいずれかに記載の固体撮像装置の製造方法。固体撮像装置と、前記固体撮像装置の光電変換部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを備え、前記固体撮像装置は、請求項1乃至4のいずれかに記載の固体撮像装置で構成される電子機器。本出願人は、先に、画素アレイを備えた半導体チップ部と、ロッジク回路を備えた半導体チップ部とを貼り合わせ、夫々の性能を十分発揮できるようにして高性能化を図り、かつ量産性、コスト低減を図った固体撮像装置を提案した。この固体撮像装置は、共に半製品状態の画素アレイを備えた第1の半導体チップ部と、ロッジク回路を備えた第2の半導体チップ部とを貼り合わせ、第1の半導体チップ部を薄膜化した後、画素アレイとロジック回路の接続がなされる。接続は、第1の半導体チップ部の所要の配線に接続する接続導体と、第1の半導体チップ部を貫通して第2の半導体チップ部の所要の配線に接続する貫通接続導体と、両接続導体を繋ぐ連結導体からなる接続配線を形成して行われる。その後、完成品状態にしてチップ化して、裏面照射型の固体撮像装置として構成される。一方、上記第1の半導体チップ部と第2の半導体チップ部を接合してなる固体撮像装置において、さらに新たな技術として、貫通接続導体による電気的接続法ではなく、両半導体チップ部面に銅Cu電極を取り出して接続させる方法が考えられている。その一例の固体撮像装置を図22に示す。本例の裏面照射型のCMOS固体撮像装置121は、第1の半導体チップ部122と第2の半導体チップ部123とが接合されて1つのデバイスとして構成される。第1の半導体チップ部122は、有効画素領域125及び光学的な基準黒レベルを出力するオプティカルブラック領域126からなる画素アレイ124が形成される。第2の半導体チップ部123は、周辺回路を構成するロジック回路127が形成される。第1の半導体チップ部122は、薄膜化されたシリコンによる第1の半導体基板131に、光電変換部となるフォトダイオードPDと複数の画素トランジスタTr1、Tr2からなる複数の画素を列状に2次元配列した画素アレイ124が形成される。半導体基板131の表面131a側には、層間絶縁膜112を介して複数、この例では5層のメタルM1~M5による配線133[133a~133d]及び152を配置した多層配線層134が形成される。配線133、152は、銅Cu配線が用いられる。半導体基板131の裏面側には、絶縁膜135を介してオプティカルブラック領域126上を含んで遮光膜136が形成され、さらに平坦化膜130を介してカラーフィルタ138及びオンチップレンズ139が形成される。図22において、画素トランジスタTr1、Tr2は、複数の画素トランジスタを代表して示している。図22では、画素アレイ124の画素を模式的に示しているが、図23に1画素の詳細を示す。第1の半導体チップ122では、薄膜化された半導体基板131にフォトダイオードPDが形成される。フォトダイオードPDは、例えばn型半導体領域135と基板表面側のp型半導体領域136を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してゲート電極137が形成され、ゲート電極137と対のソースドレイン領域138により画素トランジスタTr1、Tr2が形成される。フォトダイオードPDに隣接する画素トランジスタTr1がフローティングディフュージョンFDに相当する。各単位画素は素子分離領域139で分離される。第1の半導体チップ部122の多層配線層134では、対応する画素トランジスタと配線113間、隣り合う上下層の配線133間が、導電ビア141を介して接続される。さらに、第2の半導体チップ部123との接合面に臨んで、5層目のメタルM5による接続配線142が形成される。接続配線142は、導電ビア141を介して4層目のメタルM4による所要の配線133dに接続される。第2の半導体チップ部123は、シリコンによる第2の半導体基板143の各チップ部となる領域に、周辺回路を構成するロジック回路127が形成される。ロジック回路127は、CMOSトランジスタを含む複数のMOSトランジスタTr11~Tr14で形成される。半導体基板143の表面側上には、層間絶縁膜144を介して複数層、本例では4層のメタルM11~M14による配線145[145a~145c]及び接続配線146を配置した多層配線層147が形成される。配線145は、銅Cu配線が用いられる。図22において、ロジック回路107の複数のMOSトランジスタを、MOSトランジスタTr11~Tr14で代表して示している。図22では、MOSトランジスタTr11~Tr14を模式的に示しているが、図24に例えばMOSトランジスタTr11、Tr12の詳細を示す。第2の半導体チップ部123では、半導体基板143の表面側の半導体ウェル領域に、各MOSトランジスタTr11、Tr12が一対のソースドレイン領域149とゲート絶縁膜を介してゲート電極151を有して形成される。各MOSトランジスタTr11、Tr12は素子分離領域152で分離される。第2の半導体チップ部123の多層配線層147では、MOSトランジスタTr11~Tr14と配線145間、隣り合う上下層の配線145間が、導電ビア153を介して接続される。さらに、第1の半導体チップ部122との接合面に臨んで、4層目のメタルM14による接続配線146が形成される。接続配線146は、導電ビア153を介して3層目のメタルM13による所要の配線145cに接続される。そして、第1の半導体チップ部122と第2の半導体チップ部123は、互いの多層配線層134及び147が向かい合うようにして、接合面に臨む接続配線142及び146を直接接合して、電気的に接続される。接合付近の絶縁膜154は、Cu配線のCu拡散を防止するためのCu拡散バリア性絶縁膜で形成される。ところで、上述の固体撮像装置121では、ロジック回路127内のMOSトランジスタからのホットキャリアによる発光が、画素アレイ側へ入射し、暗電流、ランダムノイズの原因になることが判明した。そのため、画素アレイが形成された第1の半導体チップ部102とロジック回路が形成された第2の半導体チップ部123の間に遮光層を設ける必要がある。図22では、第1の半導体チップ部122の多層配線層134に、配線133とは別に、遮光層155が形成される。第1及び第2の半導体チップ部122及び123間に遮光層155を形成するためには、遮光層155の形成、及び第1及び第2の半導体チップ部間の配線を行うための電気的分離と配線形成をそれぞれ行う必要があり、工程数が多くなる。また、遮光層155は、光を減衰させるだけの膜厚が必要である。この遮光層155の存在で、第1及び第2の半導体チップ部122及び123を接合した半導体チップ全体の厚みが増したり、電気配線形成の距離が伸びることで、配線形成の技術的難易度が増し、固体撮像装置の製造歩留まりの低下等の問題が生じる。本発明は、上述の点に鑑み、半導体チップ全体の厚みを抑制しつつ、トランジスタからのホットキャリアによる発光の悪影響を抑制し、かつ工程数の削減を可能にした固体撮像装置とその製造方法を提供するものである。また、本発明は、かかる固体撮像装置を備えたカメラなどに適用できる電子機器を提供するものである。本発明に係る固体撮像装置は、2つ以上の半導体チップ部が接合され、少なくとも第1の半導体チップ部に画素アレイと多層配線層が形成され、第2の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップを有する。積層半導体チップでは、第1及び第2の半導体チップ部の互いの多層配線層が向かい合って電気的に接続されて接合される。さらに、本固体撮像装置は、第1及び第2の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成された遮光層を有し、裏面照射型に構成される。本発明の固体撮像装置では、遮光層が第1及び第2の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成されるので、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制される。また、接合後の半導体チップ全体の厚みも抑制される。本発明に係る固体撮像装置の製造方法は、第1の半導体ウェハの第1の半導体チップ部となる領域に少なくとも画素アレイと多層配線層を形成する工程と、第2の半導体ウェハの第2の半導体チップ部となる領域に少なくともロジック回路を形成する工程を有する。第1の半導体ウェハ及び第2の半導体ウェハの一方又は双方の多層配線層には、接続される配線と同じ層の導電膜による遮光層を形成する。次いで、第1の半導体ウェハと第2の半導体ウェハを互いの多層配線層が向かい合って双方の配線が電気的接続されるように、少なくとも第1及び第2の半導体ウェハを含む2つ以上の半導体ウェハを接合する工程を有する。次いで、第1の半導体ウェハを薄膜化する工程と、接合した半導体ウェハをチップ化する工程を有する。本発明の固体撮像装置の製造方法では、第1の半導体ウェハ及び第2の半導体ウェハの一方又は双方の多層配線層に、接続される配線と同じ層の導電膜による遮光層を形成し、互いの多層配線層が向かい合って双方の配線が電気的接続されるように接合している。これにより、接合後の半導体チップ全体の厚みが抑制されると共に、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制された固体撮像装置を製造することができる。本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、上述の本発明による固体撮像装置で構成される。本発明の電子機器では、固体撮像装置として上述した構成の固体撮像装置を備えている。したがって、固体撮像装置において、接合後の半導体チップ全体の厚みが抑制されると共に、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制される。本発明に係る固体撮像装置及びその製造方法によれば、半導体チップ全体の厚みを抑制しつつ、トランジスタからのホットキャリアによる発光の悪影響を抑制することができる。また、製造工程数の削減を可能にする。本発明に係る電子機器によれば、トランジスタからのホットキャリアによる発光の悪影響を抑制した、接合チップによる固体撮像装置を備えることにより、高品質のカメラ等の電子機器を提供することができる。以下、発明を実施するための形態以下実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.CMOS固体撮像装置の概略構成例2.第1実施の形態固体撮像装置の構成例とその製造方法例3.第2実施の形態固体撮像装置の構成例とその製造方法例4.第3実施の形態電子機器の構成例<1.CMOS固体撮像装置の概略構成例>図1に、本発明の半導体装置に適用されるCMOS固体撮像装置の概略構成を示す。このCMOS固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置1は、図1に示すように、半導体基板11例えばシリコン基板に複数の光電変換部を含む画素2が規則的に2次元アレイ状に配列された画素アレイいわゆる画素領域3と、周辺回路部とを有して構成される。画素2は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタいわゆるMOSトランジスタを有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成することができる。その他、選択トランジスタ追加して4つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素2は、1つの単位画素として構成することができる。また、画素2は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する1つのフローティングディフージョンと、共有する1つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8などを有して構成される。制御回路8は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素アレイ3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅、AD変換等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ図示せずが水平信号線10との間に接続されて設けられる。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子12は、外部と信号のやりとりをする。図2に、本発明に係るCMOS固体撮像装置の基本的な概略構成を示す。従来のCMOS固体撮像装置161は、図2Aに示すように、1つの半導体チップ162内に、画素アレイ163と、制御回路164と、信号処理するためのロジク回路165とを搭載して構成される。通常、画素アレイ163と制御回路164でイメージセンサ166が構成される。これに対して、本発明の一実施の形態におけるMOS固体撮像装置20は、図2Bに示すように、第1の半導体チップ部22に画素アレイ23と制御回路24を搭載し、第2の半導体チップ部26に信号処理するための信号処理回路を含むロジック回路25を搭載する。この第1及び第2の半導体チップ部22及び26を相互に電気的に接続して1つの半導体チップとしてCMOS固体撮像装置20が構成される。本発明の他の実施の形態におけるCMOS固体撮像装置21は、図2Cに示すように、第1の半導体チップ部22に画素アレイ23を搭載し、第2の半導体チップ部26に制御回路24と信号処理回路を含むロジック回路25を搭載する。この第1及び第2の半導体チップ部22及び26を相互に電気的に接続して1つの半導体チップとしてCMOS固体撮像装置21が構成される。図示しないが、CMOS固体撮像装置の構成によっては、2つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第1及び第2の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して3つ以上の半導体チップ部を貼り合わせて、1つのチップとしたCMOS固体撮像装置を構成することもできる。<2.第1実施の形態>[固体撮像装置の構成例]図3に、本発明に係る固体撮像装置、すなわち裏面照射型のCMOS固体撮像装置の第1実施の形態を示す。第1実施の形態に係る固体撮像装置31は、図2Bで示すと同様の、画素アレイ23と制御回路24が形成された第1の半導体チップ部22と、ロジック回路25が形成された第2の半導体チップ部26とが貼り合わされた積層半導体チップ32を有して構成される。第1の半導体チップ部22と第2の半導体チップ部26とは、後述する互いの多層配線層が向かい合うようにして、かつ接続配線が直接接合するように、貼りあわされる。第1の半導体チップ部22は、薄膜化されたシリコンによる第1の半導体基板33に、光電変換部となるフォトダイオードPDと複数の画素トランジスタTr1、Tr2からなる複数の画素を列状に2次元配列した画素アレイ34が形成される。また、図示しないが、半導体基板33に制御回路24を構成する複数のMOSトランジスタが形成される。半導体基板33の表面33a側には、層間絶縁膜34を介して複数、この例では5層のメタルM1~M5による配線35[35a~35d]及び36を配置した多層配線層37が形成される。配線35及び36は、デュアルダマシン法で形成された銅Cu配線が用いられる。半導体基板33の裏面側には、絶縁膜38を介してオプティカルブラック領域41上を含んで遮光膜39が形成され、さらに平坦化膜43を介して有効画素領域42上にカラーフィルタ44及びオンチップレンズ45が形成される。オプティカルブラック領域41上にもオンチップレンズ45を形成することもできる。図3において、画素トランジスタTr1、Tr2は、複数の画素トランジスタを代表して示している。図3では、画素アレイ34の画素を模式的に示しているが、図4に1画素の詳細を示す。第1の半導体チップ22では、薄膜化された半導体基板33にフォトダイオードPDが形成される。フォトダイオードPDは、例えばn型半導体領域46と基板表面側のp型半導体領域47を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してゲート電極48が形成され、ゲート電極48と対のソースドレイン領域49により画素トランジスタTr1、Tr2が形成される。フォトダイオードPDに隣接する画素トランジスタTr1がフローティングディフュージョンFDに相当する。各単位画素は素子分離領域51で分離される。素子分離領域51は、例えば基板に形成した溝内にSiO2膜等の絶縁膜を埋め込んでなるSTIShallowTrenchIsolation構造に形成される。第1の半導体チップ部22の多層配線層37では、対応する画素トランジスタと配線35間、隣り合う上下層の配線35間が、導電ビア52を介して接続される。さらに、第2の半導体チップ部26との接合面40に臨んで、5層目のメタルM5による接続配線36が形成される。接続配線36は、導電ビア52を介して4層目のメタルM4による所要の配線35dに接続される。第2の半導体チップ部26は、シリコンによる第2の半導体基板54の各チップ部となる領域に、周辺回路を構成するロジック回路55が形成される。ロジック回路55は、CMOSトランジスタを含む複数のMOSトランジスタTr11~Tr14で形成される。半導体基板54の表面側上には、層間絶縁膜56を介して複数層、本例では4層のメタルM11~M14による配線57[57a~57c]及び58を配置した多層配線層59が形成される。配線57、58は、デュアルダマシン法による銅Cu配線が用いられる。図3において、ロジック回路55の複数のMOSトランジスタを、MOSトランジスタTr11~Tr14で代表して示している。図3では、MOSトランジスタTr11~Tr14を模式的に示しているが、図5に例えばMOSトランジスタTr11、Tr12の詳細を示す。第2の半導体チップ部26では、半導体基板54の表面側の半導体ウェル領域に、各MOSトランジスタTr11、Tr12が一対のソースドレイン領域61とゲート絶縁膜を介してゲート電極62を有して形成される。各MOSトランジスタTr11、Tr12は例えばSTI構造の素子分離領域63で分離される。第2の半導体チップ部26の多層配線層59では、MOSトランジスタTr11~Tr14と配線57間、隣り合う上下層の配線57間が、導電ビア64を介して接続される。さらに、第1の半導体チップ部22との接合面40に臨んで、4層目のメタルM14による接続配線58が形成される。接続配線58は、導電ビア65を介して3層目のメタルM13による所要の配線57cに接続される。第1の半導体チップ部22と第2の半導体チップ部26は、互いの多層配線層37及び59が向かい合うようにして、接合面40に臨む接続配線36及び58を直接接合して、電気的に接続される。接合付近の層間絶縁膜66は、後述の製法で示すように、Cu配線のCu拡散を防止するためのCu拡散バリア性絶縁膜とCu拡散バリア性を有しない絶縁膜の組み合わせで形成される。Cu配線による接続配線36及び58の直接接合は、熱拡散接合で行う。接続配線36、58以外の絶縁膜66同士の接合は、プラズマ接合、あるいは接着剤で行う。そして、本実施の形態では、特に、図3及び図6要部の拡大図に示すように、第1及び第2の半導体チップ部22及び26の接合付近に、接続配線と同じ層の導電膜による遮光層68が形成される。本実施の形態の遮光層68は、第1の半導体チップ部22側の接続配線36と同じ層のメタルM5による遮光部71と、第2の半導体チップ部26側の接続配線58と同じ層のメタルM14による遮光部72とにより形成される。この場合、図7に示すように、遮光部71及び72のいずれか一方、本例では、遮光部71が上面から見て縦横所定のピッチで複数の開口73を有する形状に形成され図7A参照、他方の遮光部72が上面から見て遮光部71の開口73を塞ぐドット状に形成される図7B参照。遮光層68は、両遮光部71及び72が上面から見て一様に閉塞された状態で重なり合って構成される図7C参照。遮光部71と、その開口73を塞ぐ遮光部72とは、互いに一部重なるように形成される。遮光部71と遮光部72は、接続配線36及び58が直接接合されるとき、同時に重なり部分において直接接合される。遮光部71の開口73の形状は種々の形状が考えられ、図では四角形状に形成される。一方、ドット状の遮光部72は、開口73を塞ぐ形状をなし、図では開口73の面積より大きめの四角形状に形成される。遮光層68は、固定電位、例えば接地電位が印加され、電位的に安定にすることが好ましい。[固体撮像装置の製造方法例]図8~図16に、第1実施の形態に係る固体撮像装置31の製造方法例を示す。図8~図10は、画素アレイを有する第1の半導体チップ部側の工程、図11~図13は、ロジック回路を有する第2の半導体チップ部側の工程、図14~図16は、接合以降の工程を示す。先ず、図8に示すように、例えばシリコンによる第1の半導体ウェハ以下、半導体基板という33の各チップ部となる領域に半導体ウェル領域30を形成し、この半導体ウェル領域30に各画素の光電変換部となるフォトダイオードPDを形成する。図示しないが、素子分離領域51図4参照は最初に形成して置くことができる。各フォトダイオードPDは、半導体ウェル領域30の深さ方向に延長して形成される。フォトダイオードPDは、画素アレイ34を構成する有効画素領域42及びオプティカルブラック領域41に形成する。さらに、半導体ウェル領域30の表面側に各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタTr1、Tr2を代表して示す。各画素トランジスタTr1、Tr2は、図示しないが、一対のソースドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。半導体基板33の表面側の上部には、層間絶縁膜34を介して複数層、本例では4層のメタルM1~M4による配線35[35a、35b、35c、35d]を、導電ビア52を含めて形成する。配線35は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Cu拡散を防止するためのCu拡散バリア性メタル膜とCuシード膜を形成した後、めっき法によりCu材料層を埋め込む。Cu拡散バリア性メタル膜としては、例えばTa、TaN、Ti、TiN、W,WN、Ru、TiZrN、これらを含む合金膜が挙げられる。次いで、CMP化学機械研磨法により余剰のCu材料層を除去し、平坦化された導電ビアと一体のCu配線が形成される。その後、図示しないがCu拡散バリア性絶縁膜を成膜する。Cuバリア性絶縁膜としては、例えば、SiN、SiC、siCN,SiON等の絶縁膜、あるいは樹脂としてベンゾシクロブテンBCB:接着剤を用いることができる。この工程を繰り返して、4層のメタルM1~M4による配線35a~35dを形成する。次に、図9に示すように、Cu拡散バリア性を有しない第1絶縁膜76、Cu拡散バリア性を有しない第2絶縁膜77及びCu拡散バリア性絶縁膜75を順次形成する。第1絶縁膜76と第2絶縁膜77は、SiO2膜、SiCOH膜などで形成される。また、Cuバリア性絶縁膜75としては、前述同様に例えば、SiN、SiC、SiCN,SiON等の絶縁膜、あるいは樹脂としてベンゾシクロブテンBCB:接着剤を用いることができる。これらCu拡散バリア性絶縁膜75、第1絶縁膜76、第2絶縁膜77は、層間絶縁膜に相当する。次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のCu拡散バリア性絶縁膜75及び第2絶縁膜77及び第1絶縁膜76をパターニングしビア孔81を選択的に開口する。その後、第2絶縁膜77部をパターニングし選択的に78部を開口する。すなわち、形成すべき遮光部71開口73を除く部分に対応する部分の開口78と、形成すべき接続配線36に対応する部分の開口79、ビア孔80を有するようにパターニングする。次に、図10に示すように、前述と同様に、デュアルダマシン法を用いて開口78、79及びビア孔81内にCu材料を埋め込むようにして、開口73を有する遮光部71と、配線35dに接続する導電ビア52及び接続配線36とを形成する。遮光部71及び接続配線36は、5層目のメタルM5により形成する。これによって、メタルM1~M5による配線35a~35d、接続配線36、遮光部71と、層間絶縁膜34、75~77とにより、多層配線層37が形成される。ここで、接続配線36に接続される4層のメタルM4による配線35d1は、ロジック回路側からの発光光がフォトダイオードPD側に漏れないように、遮光部71側に十分に延長して遮光部71と重なる面積で形成することが好ましい。遮光部71が開口73を有するパターンに形成するのは、次の理由による。遮光部71におけるCuパターンの面積を大きくすると、CMP化学機械研磨時のディッシングで凹みが発生する。このため、基板間の接合時に隙間が形成され、密着力が十分得られない。あるいは隙間が生じないように、密着させるための圧力を強くすると、歪による基板間のずれが大きくなりパターン間の位置合わせが難しくなる。そのため、開口73を設けて、凹みが発生しないように、遮光部71の面積を制限している。遮光部71は、第2の半導体チップ部側の接合面のCu膜が存在しない面と直接接触するため、第1の半導体チップ部の接合面に臨む層間絶縁膜は、Cu拡散バリア性絶縁膜75が適している。一方、図11に示すように、例えばシリコンによる第2の半導体ウェハ以下、半導体基板という54の各チップ部となる領域に半導体ウェル領域50を形成する。この半導体ウェル領域50にロジックン回路55を構成する複数のMOSトランジスタTr11~Tr14を形成する。ここでは、前述したように、MOSトランジスタTr11~Tr14を代表して示す。図示しないが、素子分離領域63図5参照は最初に形成して置くことができる。半導体基板54の表面側の上部には、層間絶縁膜56を介して複数層、本例では3層のメタルM11~M13による配線57[57a、57b、57c]を導電ビア65を含めて形成する。配線57は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Cu拡散を防止するためのCu拡散バリア性メタル膜とCuシード膜を形成した後、めっき法によりCu材料層を埋め込む。Cu拡散バリア性メタル膜としては、例えばTa、TaN、Ti、TiN、W,WN、Ru、TiZrN、これらを含む合金膜が挙げられる。次いで、CMP化学機械研磨法により余剰のCu材料層を除去し、平坦化された導電ビアと一体のCu配線が形成される。その後、図示しないがCu拡散バリア性絶縁膜を成膜する。Cuバリア性絶縁膜としては、例えば、SiN、SiC、siCN,SiON等の絶縁膜、あるいは樹脂としてベンゾシクロブテンBCB:接着剤を用いることができる。この工程を繰り返して、3層のメタルM11~M13による配線57a~57cを形成する。次に、図12に示すように、Cu拡散バリア性を有しない第1絶縁膜82、Cu拡散バリア性を有しない第2絶縁膜83及びCu拡散バリア性絶縁膜81を順次形成する。第1絶縁膜82と第2絶縁膜83は、SiO2膜、SiCOH膜などで形成される。また、Cuバリア性絶縁膜81としては、前述同様に例えば、SiN、SiC、SiCN,SiON等の絶縁膜、あるいは樹脂としてベンゾシクロブテンBCB:接着剤を用いることができる。これらCu拡散バリア性絶縁膜81、第1絶縁膜82、第2絶縁膜83は、層間絶縁膜に相当する。次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のCu拡散バリア性絶縁膜81及び第2絶縁膜83及び第1絶縁膜82をパターニングしビア孔86を選択的に開口する。その後、第2絶縁膜83部をパターニングし選択的に開口84、85を形成する。開口84は、第1の半導体チップ側の遮光部71の開口73を覆う位置に形成する。この開口84は、後に第1の半導体基板と第2の半導体基板を接合するとき、合わせずれによる光洩れがないように、遮光部71の開口73を覆いかつ遮光部71に一部重なる大きさに形成することが望ましい。すなわち、形成すべき遮光部84に対応する部分の開口84と、形成すべき接続配線58に対応する部分の開口85、ビア孔86を有するようにパターニングする。次に、図13に示すように、前述と同様に、デュアルダマシン法を用いて開口84、85及びビア孔86内にCu材料を埋め込むようにして、ドット状の遮光部72と、配線57cに接続する導電ビア52及び接続配線58とを形成する。遮光部72及び接続配線58は、4層目のメタルM14により形成する。これによって、メタルM11~M13による配線57a~57c、接続配線58、遮光部72と、層間絶縁膜56、81~83とにより、多層配線層59が形成される。次に、図14に示すように、第1の半導体基板33と第2の半導体基板54を、互いの多層配線層が向かい合って双方の接続配線36、58が直接接触して電気的に接続されるように、第1の半導体基板33及び第2の半導体基板54を接合する。つまり、第1及び第2の半導体基板33及び54を物理的に接合し、かつ電気的に接続する。このとき、遮光部71と遮光部72も、重なる部分で直接接合する。すなわち、熱処理により接続配線36及び58同士、遮光部71及び72同士を熱拡散接合する。このときの熱処理温度は、100°C~500°C程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合し、あるいは接着剤により接合する。なお、接続配線36、58、遮光部71、72のCu表面は酸化されやすい。接合前に、Cu表面の酸化膜を除去するための還元処理を行うようにすることもできる。還元処理には、例えば、水素ガス、水素とアルゴンの混合ガス、水素プラズマ、アンモニアプラズマ、アルゴンプラズマ等で処理することができる。次に、図15に示すように、第1の半導体基板33を、裏面側からフォトダイオードPDの必要膜厚が残るようにCMP法等を用いて研削、研磨して薄膜化する。次に、図16に示すように、薄膜化した表面上に絶縁膜38を介して、オプティカルブラック領域に対応するフォトダイオードPD上を含んで遮光膜39を形成する。また、平坦化膜43を介して有効画素領域に対応するフォトダイオードPD上にカラーフィルタ44及びオンチップレンズ45を形成する。次いで、接合された第1及び第2の半導体基板33及び54を各チップに分離するチップ化を行い、図3に示す目的の固体撮像装置31を得る。遮光部71及び72、接続配線36及び58、これらと同層の配線となるメタルM5、M14としては、導電性が高く、遮光性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Cu以外に、Al、W、Ti、Ta、Mo、Ru等の単一材料、あるいは合金を用いることができる。遮光層68の膜厚、本例では遮光部71、72の膜厚は、発光する第2の半導体チップ部26側の光の波長にわせて決めるのが望ましい。本実施の形態では、第2の半導体チップ部26のMOSトランジスタのホットキャリアからの発光を遮光する必要があるため、波長1μm前後の光に対して遮光層厚を設計する必要がある。例えば、遮光層68の膜厚、したがって遮光部71、72の膜厚としては、50nm~800nm程度とすることができる。図17に、Cu、Ta、Ti、Ru、W、AlSiの膜厚依存性の光波長に対する透過率を示す。曲線a1は膜厚50nmのCu膜、曲線b1は膜厚50nmのTa膜、曲線c1は膜厚50nmのTi膜、曲線d1は膜厚62nmのRu膜、曲線e1は膜厚60nmのW膜、曲線f1は膜厚60nmのAlSi膜である。図17のグラフより、波長300nm~1μmの光を遮光するに好適な金属膜を選定することができる。図18に、光の特定波長におけるCu、Ta、Ti、Ru、Wの膜厚に対する透過率を示す。直線a2は波長575nmでのCu膜の特性、直線b2は波長700nmでのTa膜の特性、直線c2は700nmでのTi膜の特性、点d2は波長700nmでのRu膜の特性、直線e2は波長700nmでのW膜の特性である。図18のグラフにより、所望の遮光率を得るための各金属膜での膜厚を選定することができる。トランジスタからのホットキャリアによる発光光の波長1μm付近を遮光する場合においても同様の手法で膜厚を選択することが可能である。第1実施の形態に係る固体撮像装置31及びその製造方法によれば、第1の半導体チップ部22と第2の半導体チップ部26との接合付近に接続配線36、58と同じ層のメタルM5、M14による遮光層68を形成している。この遮光層68により、第2の半導体チップ部26のロジック回路55のMOSトランジスタからのホットキャリアによる発光が第1の半導体チップ部22側の画素アレイへ入射することを抑制することができる。従って、ホットキャリアによる発光の悪影響が抑制されるので、暗電流、ランダムノイズを抑制することができる。遮光層68が接続配線36,58と同じ層のメタルM5、M14で形成されるので、図22の先行例に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置のより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置を提供することができる。第1半導体チップ部22側では、接続配線36に導電ビアを介して接続されるメタルM4による配線35d1が、遮光部71側に延長して遮光部71に重ねて形成されている。これにより、第2の半導体チップ部26からの発光が隙間を通して画素アレイへ洩れることを阻止することができる。製造方法では、配線、接続配線、遮光層を同時に形成することができるので、製造工程数の削減、マスク工程の削減、材料費の削減が行え、低コストをもって暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。図9の工程のビア孔81の形成では、ビア孔のアスペクト比が図22の先行例の場合に比較して小さいので、ビア孔81を容易に形成することができる。第1の半導体基板33と第2の半導体基板54の接合において、接続配線間、遮光部間等、いわゆる金属間結合が高い面積率で接合されるので、高い接合強度が得られ、剥がれによる異常が抑制され、高い歩留まりで固体撮像装置を製造することができる。第1及び第2の半導体チップ部22及び26の間に大面積の金属層、つまり接続配線36、58、遮光層68を有するので、ロジック回路55からの放熱を分散でき、画素アレイ側の温度の上昇を抑制することができる。従って、動作温度上昇時の画素アレイの暗電流等の特性劣化がない、固体撮像装置を提供することができる。遮光層68は、一方に開口73を有する遮光部71と、他方に開口73を覆うドット状の遮光部72とにより形成している。これにより、両遮光部71及び72の面積を小さくすることができ、遮光部の形成時のCMP化学機械研磨での凹みが発生せず、両半導体チップ部22及び26の接合を良好にする。[遮光層の変形例]第1の半導体チップ部22側の遮光部と、第2の半導体チップ部26側の遮光部は、種々の形状が考えられる。図19に、遮光層の変形例を示す。第1の半導体チップ部22側の遮光部88は、所要の幅W1を有し、所要の間隔t1を置いて配列した複数のストライプ状に形成される図19A参照。第2の半導体チップ部26側の遮光部89は、上記幅がW1より大きい所要の幅W2>W1を有し、上記間隔t1より小さい所要の間隔t2<t1を置いて配列した複数のストライプ状に形成される図19B参照。遮光部88のストライプ状部のピッチと遮光部89のストライプ部のピッチは同じとする。これらストライプ状の遮光部88と、ストライプ状の遮光部89を上面から見て一様に閉塞された状態で重ね合わせて遮光層68が形成される図19C参照。このような遮光像68を有する固体撮像装置においても、上述で説明したのと同様の効果を奏する。<3.第2実施の形態>[固体撮像装置の構成例]図20に、本発明に係る固体撮像装置、すなわち裏面照射型のCMOS固体撮像装置の第2実施の形態を示す。第2実施の形態に係る固体撮像装置91は、遮光層92を第1の半導体チップ部22側に接続配線36と同層のメタルM5により形成して構成される。この遮光層92は、全面一様に形成される。全面一様の遮光層92の形成において、CMP化学機械研磨時のディッシングで凹みが発生しても、密着させる圧力を強くすることで、接合は可能である。その他の構成は、第1実施の形態と同様であるので、図3と対応する部分に同一符号を付して重複説明を省略する。なお、全面一様の遮光層92は、第1の半導体チップ部22側、第2の半導体チップ部26側のいずれか一方、あるいは双方に設けることができる。[固体撮像装置の製造方法例]第2実施の形態に係る固体撮像装置91の製造方法は、第1実施の形態の遮光層のパターン形状を変えるだけで、第1実施の形態の製造方法に準じて製造することができる。第2実施の形態に係る固体撮像装置91及びその製造方法によれば、第1実施の形態で説明したと同様の効果を奏する。すなわち、第1の半導体チップ部22と第2の半導体チップ部26との接合付近に接続配線36又は/及び58と同じ層のメタルM5又は/及びM14による遮光層92を形成している。この遮光層92により、第2の半導体チップ部26のロジック回路55のMOSトランジスタからのホットキャリアによる発光が第1の半導体チップ部22側の画素アレイへ入射することを抑制することができる。従って、ホットキャリアによる発光の悪影響が抑制されるので、暗電流、ランダムノイズを抑制することができる。遮光層92が接続配線36又は/及び58と同じ層のメタルM5又は/及びM14で形成されるので、図22の先行例に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置のより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置を提供することができる。第1半導体チップ部22側では、接続配線36に導電ビアを介して接続されるメタルM4による配線35d1が、遮光部71側に延長して遮光層92に重ねて形成されている。これにより、第2の半導体チップ部26からの発光が隙間を通して画素アレイへ洩れることを阻止することができる。製造方法では、配線、接続配線、遮光層を同時に形成することができるので、製造工程数の削減、マスク工程の削減、材料費の削減が行え、低コストをもって暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。第1の半導体チップ部22側に遮光層92を設けるとき、ビア孔のアスペクト比が図22の先行例の場合に比較して小さいので、ビア孔81を容易に形成することができる。第1の半導体基板33と第2の半導体基板54の接合において、接続配線間、遮光部間等、いわゆる金属間結合が高い面積率で接合されるので、高い接合強度が得られ、剥がれによる異常が抑制され、高い歩留まりで固体撮像装置を製造することができる。第1及び第2の半導体チップ部22及び26の間に大面積の金属層、つまり接続配線36、58、遮光層68を有するので、ロジック回路55からの放熱を分散でき、画素アレイ側の温度の上昇を抑制することができる。従って、動作温度上昇時の画素アレイの暗電流等の特性劣化がない、固体撮像装置を提供することができる。上述の各実施の形態では、図2Cの構成を採用することもできる。上述の各実施の形態では、2つの半導体チップ部22及び26を貼り合わせた構成である。さらに、本発明の固体撮像装置は、2つ以上の半導体チップ部を貼り合わせた構成とすることもできる。例えば、画素アレイを有する第1の半導体チップ部とロジック回路を有する第2の半導体チップ部に加えて、メモリ回路を有する第3の半導体チップ部の3つの半導体チップ部で構成することもできる。この場合、少なくとも、第1及び第2の半導体チップ部の構成を、前述の遮光層68又は92を備えた構成とする。<4.第3実施の形態>[電子機器の構成例]上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。図21に、本発明に係る電子機器の一例としてカメラに適用した第3実施の形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ101は、固体撮像装置102と、固体撮像装置102の受光センサ部に入射光を導く光学系103と、シャッタ装置104を有する。さらに、固体撮像装置102を駆動する駆動回路105と、固体撮像装置102の出力信号を処理する信号処理回路106とを有する。固体撮像装置102は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系光学レンズ103は、被写体からの像光入射光を固体撮像装置102の撮像面上に結像させる。これにより、固体撮像装置102内に、一定期間信号電荷が蓄積される。光学系103は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置104は、固体撮像装置102への光照射期間及び遮光期間を制御する。駆動回路105は、固体撮像装置102の転送動作及びシャッタ装置104のシャッタ動作を制御する駆動信号を供給する。駆動回路105から供給される駆動信号タイミング信号により、固体撮像装置102の信号転送を行う。信号処理回路106は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。第3実施の形態に係る電子機器によれば、上述の本発明における裏面照射型の固体撮像装置を備えるので、ロジック回路のMOSトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。[半導体装置の構成例]上述の遮光層68、92は、半導体集積回路を有する2つの半導体チップ部を貼り合わせた半導体装置にも適用できる。例えば、図示しないが、第1ロジック回路を有する第1の半導体チップ部と、第2ロジック回路を有する第2の半導体チップ部とを貼り合わせて半導体装置を構成する。第1ロジック回路、第2ロジック回路は、それぞれ複数のMOSトランジスタで形成される。第1及び第2の半導体チップ部は、それぞれ多層配線層を有し、両多層配線層が向かい合うようにして接合される。この構成において、遮光層を第1、第2実施の形態で説明したように、多層配線層の配線と同じ層のメタルで形成し、メタル同士を直接接触させて、機械的、電気的に接合する。かかる半導体装置によれば、一方のロジック回路のMOSトランジスタからのホットキャリアにより発光した光が遮光層に遮られ、他方のロジック回路に悪影響を与えるのを抑制することができる。ロジック回路を有する第1の半導体チップ部と、メモリ回路を有する第2の半導体チップ部とを貼り合わせてなる半導体装置にも、上記の半導体装置と同様の遮光層を有する構成を適用できる。この半導体装置においても、ロジック回路のMOSトランジスタからのホットキャリアにより発光した光が遮光層に遮られ、他方のメモリ回路に悪影響を与えるのを抑制することができる。"