"a各々がa-1書き込みワード線を有するワード線群の複数と、b各々がb-1書き込みビット線と、b-2前記書き込みビット線に対応して設けられる書き込み制御線と、を有するビット線群の複数とc一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、c-1第1の記憶ノードを含むストレージセルと、c-2対応する前記一のビット線群の前記書き込みビット線と、前記第1の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第1のスイッチとを有するメモリセルの複数とを備え、選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない記憶装置。上記の構成において、書き込み動作時に書き込みワード線31がHに設定されると、書き込み対象であるメモリセルMCと同じ行に属するメモリセルMCの全てにおいて、そのアクセストランジスタQN3,QN4がオンする。よって、書き込み対象であるメモリセルMCと同じ行に属し、かつ書き込み対象ではないメモリセルMCでは、書き込み動作の間、アクセストランジスタQN3,QN4を介してノードN1,N2がそれぞれ書き込みビット線41、書き込み補ビット線42に接続されることになる。その一方、書き込みの対象とならないメモリセルMCの列に対応した書き込みビット線41と書き込み補ビット線42には、通常はいずれも等しい電位をプリチャージする。プリチャージの電位は例えばVDD,VDDVSS/2,VSSである。従って当該メモリセルMCのノードN1,N2の電位に依拠して、書き込みビット線41、書き込み補ビット線42の一方の電位がVSSへと、また他方の電位がVDD-Vthnへと、それぞれ引っ張られることになる但し書き込みワード線31には電位VDDが印加され、トランジスタQN3,QN4のしきい値電圧をVthn>0とする。このようにプリチャージされた書き込みビット線対へのノードN1,N2を介した電位の印加は、不要な電力消費を招来する。また、上記のようにしてストレージセルSCによって電位が印加されたビット線対に対し、次の書き込み動作に備えて改めてプリチャージが行われる。この際にも新たに不要な電力が消費される。図53は上記の電力消費を防止するために提案されたメモリセルMCの構成を示す回路図であり、例えば米国特許公報6005794に紹介されている。NMOSトランジスタQN9,QN10はノードN1と電位VSSを与える電位点以下電位点VSSとも称す、例えば接地との間に直列に接続されている。NMOSトランジスタQN9のゲートはノードN4において書き込みビット線41と、NMOSトランジスタQN10のゲートは書き込みワード線31と、それぞれ接続されている。同様にして、NMOSトランジスタQN11,QN12はノードN2と電位点VSSとの間に直列に接続されている。NMOSトランジスタQN11のゲートはノードN5において書き込み補ビット線42と、NMOSトランジスタQN12のゲートは書き込みワード線31と、それぞれ接続されている。書き込みの対象となるメモリセルMCに対応する即ち選択された行の書き込みワード線31は、書き込み動作時にHとなり、トランジスタQN10,QN12がオンする。そして当該メモリセルMCに対応する即ち選択された列の書き込みビット線41、読み出しビット線43には相補的な論理が与えられるので、トランジスタQN9,QN11のいずれか一方のみがオンする。書き込みビット線41、書き込み補ビット線42がそれぞれH,Lであれば、ノードN1は論理Lに設定される。これによりノードN2はHとなる。逆に書き込みビット線41、書き込み補ビット線42がそれぞれL,Hであれば、ノードN2は論理Lに設定される。これによりノードN1はHとなる。このような書き込み動作時に、選択されない書き込みビット対線はいずれも電位VSSに設定される。よって書き込み対象ではないメモリセルMCにおいてはトランジスタQN9,QN11がオフしているので、選択された書き込みワード線31に対応する行に配置され、書き込みワード線31がHとなっているメモリセルMCであっても、ノードN1,N2はストレージSCの外部から強制的に電位を設定されることがない。つまり上記の不要な電力消費が生じないという利点がある。しかし、この回路ではストレージセルSCの記憶内容を変更する書き込み動作に必要な時間が長いという問題点がある。つまりストレージセルSCの外部からノードN1,N2のいずれか一方をLへと設定するが、他方をストレージセルSCの外部からHに設定する機能はない。例えばノードN1,N2がそれぞれH,Lである状態を、これと相補的な状態へと反転させる場合、トランジスタQN9,QN10がオンして、ノードN1を放電しようとするが、ノードN2がLであったし、これをストレージセルSCの外部からHにすることもないので、インバータL1はノードN1をHに保持しようとする。ストレージセルSCはデータを安定に保持するために、高いスタティックノイズマージンを持つように設計されているため、ノードN1を放電することのみによってストレージセルSCの記憶内容を迅速に反転することはできない。本発明は、上記の背景に基づいて為されたもので、記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する技術を提供することを目的としている。この発明のうち請求項1にかかるものは、aワード線群の複数と、bビット線群の複数と、cメモリセルの複数とを備える記憶装置であって、前記ワード線群の各々がa-1書き込みワード線を有し、前記ビット線群の各々がb-1書き込みビット線と、b-2前記書き込みビット線に対応して設けられる書き込み制御線とを有し、c前記メモリセルの各々が一の前記ワード線群と一の前記ビット線群とに対応して設けられ、c-1第1の記憶ノードを含むストレージセルと、c-2対応する前記一のビット線群の前記書き込みビット線と、前記第1の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第1のスイッチとを有する。そして選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない。この発明のうち請求項1にかかる記憶装置によれば、書き込み動作時においては、書き込み対象となるメモリセルにおいて、書き込みワード線と、書き込み制御線のいずれもが活性化するので、第1の記憶ノードが第1のスイッチを介して書き込みビット線と接続される。よって書き込みビット線に与えられた論理の如何によらず、第1の記憶ノードに於いて記憶される論理を反転するのに必要な時間は短い。その一方で、書き込み対象とならないメモリセルにおいては書き込み制御線が活性化しないので、第1のスイッチは第1の記憶ノードを書き込みビット線に接続しない。従って、かかるメモリセルにおける不要な電力の消費を低減できる。本実施の形態において、特に断らない限り、ワード線が活性化、即ち選択されている状態には論理Hが対応し、活性化していない、即ち選択されていない状態にはLが対応するものとして説明する。これらの関係を逆にしても、使用されるトランジスタの導電型を適宜に入れ替えれば、下記の説明は妥当する。実施の形態1.図1はこの発明の実施の形態1にかかるSRAMのメモリセルアレイ周辺の構成を示す概念図である。従来のSRAMの構成に対して、ビット線群40jに書き込み制御線44jが追加されたことが特徴的な構造となっている。書き込み制御線44jもビット線デコーダ4によってその電位あるいは論理が設定される。具体的には、書き込み制御線44jには書き込みビット線41jに与えられる論理と書き込み補ビット線42jに与えられる論理との排他的論理和以下XORexclusiveORとも表記するに相当する論理が設定される。まずは簡単のために、書き込みビット線41jと書き込み補ビット線42jにはプリチャージの期間において電位VDD,VSSのいずれかが与えられるものとして説明する。図2は、図1に示されたメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルMCはストレージセルSC、読み出し回路RK及びいずれもNMOSトランジスタであるパストランジスタMN9,MN10,MN11,MN12を備えており、また書き込みビット線41、書き込み補ビット線42、読み出しビット線43、書き込みワード線31、読み出し補ワード線32、読み出しワード線33が敷設されている。ストレージセルSCは、逆並列に接続されたインバータL1,L2を有しており、それぞれの出力端としてノードN1,N2が存在する。インバータL1は、電位VDDが印加されるソース、ノードN1に接続されたドレイン、ノードN2に接続されたゲートを含むPMOSトランジスタQP1と、電位VSSが印加されるソース、ノードN1に接続されたドレイン、ノードN2に接続されたゲートを含むNMOSトランジスタQN1とで構成されている。同様にして、インバータL2は、電位VDDが印加されるソース、ノードN2に接続されたドレイン、ノードN1に接続されたゲートを含むPMOSトランジスタQP2と、電位VSSが印加されるソース、ノードN2に接続されたドレイン、ノードN1に接続されたゲートを含むNMOSトランジスタQN2とで構成されている。読み出し回路RKは電位VDDが印加されるソース、ノードN1に接続されたゲートを含むPMOSトランジスタQP3と、ノードN3において読み出しビット線43に接続されたドレイン、読み出し補ワード線32に接続されたゲートを含むPMOSトランジスタQP4と、電位VSSが印加されるソース、ノードN1に接続されたゲートを含むNMOSトランジスタQN6と、ノードN3において読み出しビット線43に接続されたドレイン、読み出しワード線33に接続されたゲートを含むNMOSトランジスタQN5とで構成されたトライステートインバータである。トランジスタQP3のドレインとトランジスタQP4のソース、トランジスタQN6のドレインとトランジスタQN5のソースは、それぞれ接続されている。図3はトライステートインバータの構成を例示する回路図であり、実質的に読み出し回路RKの構成を示している。一対のNMOSトランジスタの一方のゲートと、一対のPMOSトランジスタの一方のゲートに共通して論理Aを、一対のNMOSトランジスタの他方のゲートに論理Bを、一対のPMOSトランジスタの他方のゲートに論理BバーBと相補的な論理であって、図中Bに上線を付加して示す:他の論理についても以下同様を、それぞれ与える。論理BがLであれば出力される論理Zはトライステートインバータによって決定はされないtristatecondition。しかし、論理BがHであれば、論理Aを反転した論理Zが出力される。図2に戻り、パストランジスタMN9,MN10は書き込みビット線41上のノードN4と、ストレージセルSCのノードN1との間に直列に接続され、書き込み制御線44及び書き込みワード線31の双方がHの場合に、書き込みビット線41の論理をノードN1へと伝達するスイッチとして機能する。より詳細には、パストランジスタMN9の電流電極対ソースドレインの対の一方はノードN1に接続され、パストランジスタMN10の電流電極対の一方はノードN4に接続され、パストランジスタMN9,MN10の電流電極対の他方同士は共通に接続される。そしてパストランジスタMN9のゲートはノードN6において書き込み制御線44に、パストランジスタMN10のゲートはノードN4において書き込みビット線41に、それぞれ接続される。同様にして、パストランジスタMN11,MN12は書き込み補ビット線42上のノードN5と、ストレージセルSCのノードN2との間に直列に接続され、書き込み制御線44及び書き込みワード線31の双方がHの場合に、書き込み補ビット線42の論理をノードN2へと伝達するスイッチとして機能する。より詳細には、パストランジスタMN11の電流電極対の一方はノードN2に接続され、パストランジスタMN12の電流電極対の一方はノードN5に接続され、パストランジスタMN11,MN12の電流電極対の他方同士は共通に接続される。そしてパストランジスタMN11のゲートはノードN6において書き込み制御線44に、パストランジスタMN12のゲートはノードN4において書き込みビット線41に、それぞれ接続される。パストランジスタMN10,MN12は、図53に示されたトランジスタQN10,QN12と類似してその動作が書き込みワード線31における論理に依存するが、それらのソースが電位点VSSに接続されるのではなく、それぞれ書き込みビット線41、書き込み補ビット線42に接続される点で異なっている。またパストランジスタMN9,MN11は、図53に示されたトランジスタQN9,QN11と類似して、パストランジスタMN10とノードN1の間、トランジスタMN12とノードN2との間に、それぞれ介在するが、いずれも導通が書き込み制御線44における論理に依存する点で異なっている。このような構成のメモリセルに対する書き込み動作は以下のようになる。選択された書き込みワード線31はHとなってパストランジスタMN10,MN12がオンする。そして書き込みビット対線を構成する書き込みビット線41、書き込み補ビット線42はいずれか一方がHとなり、他方がLとなる。これに対応して書き込み制御線44はHとなるので、パストランジスタMN9,MN11はオンになる。従って、ストレージセルSCのノードN1はパストランジスタMN9,MN10を介してノードN4において書き込みビット線41と、ノードN2はパストランジスタMN11,MN12を介してノードN5において書き込み補ビット線42と、それぞれ接続される。書き込みビット線41、書き込み補ビット線42に設定された論理が、それぞれN1,N2へと書き込まれるので、図53に示された回路と比較すると、ストレージセルSCに記憶されたデータを反転するのに必要な時間は短い。電位の大きさについて考察するため、パストランジスタMN9,MN10のしきい値電圧を電位Vthnとし、書き込み制御線44、書き込みワード線31及び書き込みビット線41にはHとして電位VDDが与えられたとする。ノードN4とノードN1の間にはパストランジスタMN9,MN10が介在するので、これら2つのトランジスタのの基板効果により、ノードN1には電位VDD-2Vthnが印加されることになる。電位差VDD-VSSが1V以下になると、ストレージセルSCのインバータL1,L2が電位VDD-2VthnをHではなくLと認識してしまう可能性もある。これを防止すべく、書き込みワード線31に対してHとして印加される電位を、電位VDDよりも高い、例えば電位VDD2Vthnに設定してもよい。また、書き込みワード線31及び書き込み制御線44に対してHとして印加される電位を、いずれも電位VDDVthnに設定しても同様の効果が得られる。さて、選択された書き込みワード線31に対応する行に配置され、選択されていない書き込みビット線対に対応する列に配置されたメモリセルMCの動作について説明する。かかるメモリセルMCにおいて、書き込みビット線41、書き込み補ビット線42はプリチャージによって共にHあるいはLに設定されている。これに対応して書き込み制御線44はLに設定される。換言すれば、書き込み制御線44は選択されていない列においてLとなる。従って書き込みワード線31がHであってトランジスタMN10,MN12がオンしていても、トランジスタMN9,MN11はオフしており、ストレージセルSCが書き込みビット線41、書き込み補ビット線42の電位に影響を与えることはない。よって記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。図4乃至図9は論理A,Bから、両者の排他的論理和を論理Zとして得るXOR回路を例示する回路図である。書き込み制御線44に対して、書き込みビット線41に与えられた論理と書き込み補ビット線42に与えられた論理の排他的論理和を得るため、これらのXOR回路を採用することができる。図1ではXOR回路がビット線デコーダ4に内蔵された態様を示しているが、XOR回路をビット線デコーダ4とは別個に設ける態様をとってもよい。例えば、図7に示されたXOR回路の動作について説明する。論理AがHのとき、PMOSトランジスタTP1とNMOSトランジスタTN1とで構成されたインバータはノードJ1に論理Lを与える。一方、ノードJ2には論理A、即ちHが与えられる。PMOSトランジスタTP2とNMOSトランジスタTN2はノードJ2,J1の間に直列に接続されており、両者はインバータとして機能する。このインバータは論理Bを入力し、ノードJ3に論理Zとして論理Bバーを出力する。この際、PMOSトランジスタTP3とNMOSトランジスタTN3が構成するトランスミッションゲートはオフしているので、ノードJ3において論理Bと論理Bバーとの衝突は生じない。論理AがLのとき、ノードJ1,J2はそれぞれH,Lとなる。よってトランジスタTP3,TN3の両方がオンして、論理Bが論理ZとしてノードJ3に与えられる。一方、論理BがHの場合にはNMOSトランジスタTN2によってノードJ1における論理HがノードJ3へと伝達され、論理BがLの場合にはPMOSトランジスタTP2によってノードJ2における論理LがノードJ3へと伝達される。よっていずれにしてもノードJ3において論理Bが論理Zとして与えられる。以上の動作から、図7の回路は論理A,BのXORを与える。排他的論理和と相補的な値XNOR:exclusiveNORを得るためには、出力を更に反転してもよいし、論理A,論理Bのいずれか一方のみを反転して、XORを得るための回路に入力してもよい。図10は本実施の形態の変形を示す回路図である。図2に示された構成と比較すると、書き込み制御線44の論理によってスイッチングが制御されるトランジスタMN9と、書き込みワード線31の論理によってスイッチングが制御されるトランジスタMN10とが、ノードN1,N4の間で直列に接続されている点で共通し、その位置が入れ替わっている点が異なっている。同様にして、トランジスタMN11,MN12も図2に示された構成と比較すると、ノードN2,N5の間での位置が入れ替わっている。このような構成でも図2に示された構成と同様の効果を得ることができるのは当然である。図11はパストランジスタMN9,MN10,MN11,MN12の構成を例示する模式図である。ストレージセルSCは簡単のため、インバータL1,L2をそれぞれ記号で示している一方、パストランジスタMN9,MN10,MN11,MN12は書き込みビット線41、書き込み補ビット線42、書き込み制御線44、書き込みワード線31と共にその構成が平面図で示されている。図中、丸括弧内に記載された符号は図10で示された構成に対応し、その左側に記載された符号は図2で示された構成に対応している。図11を図2で示された構成に則して説明する。パストランジスタMN9,MN10は活性領域R1において形成される。パストランジスタMN9の電流電極対の一方はノードN1に接続され、パストランジスタMN10の電流電極対の一方は書き込みビット線41に接続される。パストランジスタMN9,MN10はその電流電極対の他方同士がソースドレイン領域SD1を共有する。同様にしてパストランジスタMN11,MN12は活性領域R2において形成される。パストランジスタMN11の電流電極対の一方はノードN2に接続され、パストランジスタMN12の電流電極対の一方は書き込み補ビット線42に接続される。パストランジスタMN11,MN12はその電流電極対の他方同士がソースドレイン領域SD2を共有する。そしてパストランジスタMN9,MN11のゲートとして機能するゲート配線G1と、パストランジスタMN10,MN12のゲートとして機能するゲート配線G2とが、いずれも図示されないゲート絶縁膜を介して、活性領域R1,R2の上方紙面手前側に敷設される。書き込み制御線44と書き込みワード線31は、ゲート配線G1,G2よりも上方に敷設される。書き込み制御線44と書き込みワード線31は、それぞれゲート配線G1,G2とビアコンタクトV1,V2を介して接続される。以上のようにしてパストランジスタMN9,MN10はソースドレイン領域SD1を共有し、パストランジスタMN11,MN12はソースドレイン領域SD2を共有するので、小さな面積でこれらを配置することができる。なお、書き込みビット線41jと書き込み補ビット線42jにはプリチャージの期間において電位VDDVSS/2が印加されてもよい。この場合、XOR回路の前段に、書き込みビット線41jと書き込み補ビット線42jのそれぞれの電位を非反転増幅する回路を設けておけばよい。例えばVSS=0Vとし、XOR回路の入力マージンが大きくて電位2VDDの入力を許せば、当該増幅回路の増幅率を2倍に設定しておけばよい。これにより、プリチャージの電位がVDD/2であってもVDDであっても、XOR回路の一対の入力はいずれもHとなる。またプリチャージの電位がVSSであればXOR回路の一対の入力はいずれもLとなる。従って本実施の形態の効果を享受することができる。実施の形態2.図12はこの発明の実施の形態2にかかるSRAMのメモリセルアレイ周辺の構成を示す概念図である。実施の形態1で示されたSRAMの構成に対して、ビット線群40jに書き込み補制御線45jが追加され、ワード線群30iに書き込み補ワード線34iが追加されたことが特徴的な構造となっている。書き込み補制御線45j、書き込み補ワード線34iは、それぞれビット線デコーダ4及びワード線デコーダ3によってその電位あるいは論理が設定される。具体的には書き込み補制御線45j、書き込み補ワード線34iは、それぞれ書き込み制御線44j、書き込みワード線31iと相補的な論理が与えられる。図13は、図12に示されたメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルMCは、図2で示された構成と比較して、いずれもPMOSトランジスタであるパストランジスタMP9,MP10,MP11,MP12が追加して設けられ、また書き込み補制御線45、書き込み補ワード線34が追加して敷設されている。パストランジスタMP9,MP10,MP11,MP12はそれぞれパストランジスタMN9,MN10,MN11,MN12と並列に接続されている。そしてパストランジスタMP9,MP10,MP11,MP12のゲートに与えられる論理は、パストランジスタMN9,MN10,MN11,MN12のゲートに与えられる論理と、それぞれ相補的である。つまりパストランジスタMP9,MP11のゲートはノードN7において書き込み補制御線45に接続され、パストランジスタMP10,MP12のゲートは書き込み補ワード線34に接続されている。従って、パストランジスタMP9,MP10,MP11,MP12はそれぞれパストランジスタMN9,MN10,MN11,MN12と共にトランスミッションゲートを構成している。従って、図2で示された構成と比較して、ノードN1に書き込みビット線41から論理Hを伝達する際あるいはノードN2に書き込み補ビット線42から論理Hを伝達する際、基板効果によるしきい値Vthn分の低下は生じない。よって書き込みワード線31に与える電位を昇圧させる昇圧回路は不用となる利点がある。図14は本実施の形態の変形を示す回路図であり、実施の形態1に即していえば図10に相当する。即ち図14に示された構成は、図13に示された構成と比較して、パストランジスタMN9,MP9が構成するトランスミッションゲートとパストランジスタMN10,MP10が構成するトランスミッションゲートとの位置が、ノードN1,N4の間で入れ替わっており、パストランジスタMN11,MP11が構成するトランスミッションゲートとパストランジスタMN12,MP12が構成するトランスミッションゲートとの位置が、ノードN2,N5の間で入れ替わっている。このような構成でも本実施の形態の効果を得ることができるのは当然である。もちろん、パストランジスタMN9,MN10と同様にして、パストランジスタMP9,MP10もソースドレイン領域を共有して必要な面積を節約することができる。パストランジスタMP11,MP12についても同様である。なお、トランスミッションゲートでアクセストランジスタを代替しても、基板効果によるしきい値Vthn分の低下を回避できる。図15は図52に示された回路に対して書き込み補ワード線34を追加し、アクセストランジスタQN3をPMOSトランジスタMP10とNMOSトランジスタMN10が構成するトランスミッションゲートに置換し、アクセストランジスタQN4をPMOSトランジスタMP12とNMOSトランジスタMN12が構成するトランスミッションゲートに置換した構成を示している。図14に示された構成と同様に、トランジスタMN10,MN12は書き込みワード線31の論理によって、トランジスタMP10,MP12は書き込み補ワード線34の論理によって、それぞれ導通が制御されるので、基板効果によるしきい値Vthnの低下を回避できる。従って書き込みワード線31に与える電位を昇圧する必要はない。また、図13や図14に示された構成と比較して、トランスミッションゲートが一つずつ減った分、ストレージセルSCにアクセスする時間が短くなり、かつ、エリアペナルティも小さく、しかも書き込み制御線44を、ひいてはXOR回路を設ける必要もないことが利点である。しかしながら、本実施の形態とは異なり、選択されていない列のメモリセルMCにおいて、ストレージセルSCと書き込みビット線対との間での電位の衝突を回避する機能は劣っている。実施の形態3.図16は本実施の形態にかかるメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図1で示されたMCijの各々として採用することができる。メモリセルMCは、図52で示された構成と比較して、アクセストランジスタQN3,QN4の代わりに、いずれもNMOSトランジスタであるアクセストランジスタMN2,MN4及び制御トランジスタMN1,MN3が設けられている。アクセストランジスタMN2はアクセストランジスタQN3と同様に、ノードN1とノードN4の間の導通を制御する。そしてそのゲートには書き込みワード線31が接続される点でアクセストランジスタQN3と共通するが、制御トランジスタMN1が介在する点で相違する。アクセストランジスタMN4もノードN2とノードN5の間の導通を制御し、そのゲートには書き込みワード線31が接続される点でアクセストランジスタQN4と共通するが、制御トランジスタMN3が介在する点で相違する。制御トランジスタMN1,MN3のゲートはノードN6を介して書き込み制御線44に接続されているので、実施の形態1と同様に、ノードN1とノードN4の間及びノードN2とノードN5の間の導通は、いずれも書き込みワード線31及び書き込み制御線44の両方がHである場合に限られる。従って、実施の形態1と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。上述の構成では、制御トランジスタMN1とアクセストランジスタMN2とが、あるいは制御トランジスタMN3とアクセストランジスタMN4とが、ソースドレインを共有できない点で実施の形態1に示された構成と比較して不利である。しかし制御トランジスタMN1,MN3はいずれも書き込み制御線44における論理に依存して導通し、かつそれらの導通によってアクセストランジスタMN2,MN4のゲートへと書き込みワード線31における論理を伝達する。そこで図17に示すように、制御トランジスタMN3をMN1にマージした変形も可能であり、必要な面積の縮小が可能である。実施の形態4.図18は本実施の形態にかかるメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図1で示されたMCijの各々として採用することができる。メモリセルMCは、図16で示された構成と比較して、制御トランジスタMN1,MN3が制御トランジスタMN5,MN6に置換されている。制御トランジスタMN5,MN6のゲートは共通して書き込みワード線31に接続されている。また制御トランジスタMN5は書き込みビット線41とアクセストランジスタMN2のゲートとの間に介在し、制御トランジスタMN6は書き込み補ビット線42とアクセストランジスタMN4のゲートとの間に介在している。従って実施の形態1と同様に、ノードN1とノードN4の間及びノードN2とノードN5の間の導通は、いずれも書き込みワード線31及び書き込み制御線44の両方がHである場合に限られる。従って、実施の形態1と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。上述の構成では、制御トランジスタMN5とアクセストランジスタMN2とが、あるいは制御トランジスタMN6とアクセストランジスタMN4とが、ソースドレインを共有できない点で実施の形態1に示された構成と比較して不利である。しかし制御トランジスタMN5,MN6はいずれも書き込みワード線31における論理に依存して導通し、かつそれらの導通によってアクセストランジスタMN2,MN4のゲートへと書き込み制御線44における論理を伝達する。そこで図19に示すように、制御トランジスタMN6をMN5にマージした変形も可能であり、必要な面積の縮小が可能である。実施の形態5.図20は本実施の形態にかかるメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図12で示されたMCijの各々として採用することができる。但し書き込み補制御線45は不要である。メモリセルMCは、図53に示された構成と比較して、主として2点異なっている。第1の相違点として、トランジスタQN9は直接にはノードN1には接続されず、両者の間にパストランジスタMN9が介在している。同様にしてトランジスタQN11は直接にはノードN2には接続されず、両者の間にパストランジスタMN11が介在している。そして実施の形態1と同様にパストランジスタMN9,MN11のゲートはノードN6において書き込み制御線44に接続されている。トランジスタQN9,MN9の接続点をノードN8として、トランジスタQN11,MN11の接続点をノードN9として、それぞれ表している。第2の相違点として、電位VDDを与える電位点以下電位点VDDとも称すとノードN8との間にいずれもPMOSトランジスタであるトランジスタMP3,MP4が直列に接続されている。同様にして電位点VDDとノードN9との間にいずれもPMOSトランジスタであるトランジスタMP5,MP6が直列に接続されている。トランジスタMP4、MP6のいずれにおいても、電流電極対の一方には電位VDDが印加され、そのゲートには書き込み補ワード線34が接続されている。そしてトランジスタMP3,MP5の電流電極対の一方にはそれぞれノードN8,N9が接続される。トランジスタMP3,MP4の電流電極対の他方同士、トランジスタMP5,MP6の電流電極対の他方同士は、それぞれ共通に接続される。トランジスタMP3,MP5のゲートはそれぞれ書き込みビット線41、書き込み補ビット線42に接続されている。以上のような構成では、ストレージセルSCの外部からノードN1をHへと設定し得るトランジスタMP3,MP4が、ノードN2をHへと設定し得るトランジスタMP5,MP6が設けられたので、記憶内容を反転する書き込みを迅速に行うことができる。しかもノードN1,N8の間の導通及びノードN2,N9の間の導通が、それぞれパストランジスタMN9,MN10によって、いずれも書き込み制御線44の論理に依存する。よってノードN1と書き込みビット線41、ノードN2と書き込み補ビット線42との間における電位の衝突に起因した、不要な電力の消費を低減することができる。トランジスタMP3,MP4,QN9,QN10及びトランジスタMP5,MP6,QN11,QN12は、それぞれノードN8,N9を出力端とするトライステートインバータを構成している。本実施の形態にかかるメモリセルMCの動作を、これらのトライステートインバータの動作という観点で以下に説明する。これらのトライステートインバータは、書き込みワード線31がH、従って書き込み補ワード線34がLの場合にのみインバータとして機能する。つまり書き込みビット線41の論理と相補的な論理がノードN8に与えられ、書き込み補ビット線42の論理と相補的な論理がノードN9に与えられる。そして書き込みワード線31がL、従って書き込み補ワード線34がHの場合には、たとえトランジスタMP3,QN9がオンしても、ノードN8の電位はトライステートインバータによっては設定されないtristatecondition。またたとえトランジスタMP5,QN11がオンしても、ノードN9の電位はトライステートインバータによっては設定されない。書き込み対象となったメモリセルMCの属する行のワード線群30、つまり選択されたワード線群30では、書き込みワード線31、書き込み補ワード線34にそれぞれH,Lの電位が与えられ、ノードN8,N9にはそれぞれ書き込みビット線41、書き込み補ビット線42と相補的な論理が与えられる。また、書き込み対象となったメモリセルMCの属する列のビット線群40、つまり選択されたビット線群40では、書き込みビット線41、書き込み補ビット線42には互いに相補的な論理が与えられるので、書き込み制御線44における論理はHとなってパストランジスタMN9,MN11が導通する。従って、ノードN1,N2にはそれぞれ書き込みビット線41、書き込み補ビット線42と相補的な論理が、たとえストレージセルSCの記憶内容を反転する場合であっても、迅速に記憶される。選択されたワード線群30に対応する行に配置されたメモリセルMCでは、トライステートインバータがインバータとして機能している。しかし、選択されないビット線群40に対応する列に配置されたメモリセルMCでは、書き込みビット線41、書き込み補ビット線42が互いにほぼ等しい電位にプリチャージされるので、書き込み制御線44における論理はLであって、パストランジスタMN9,MN11は導通しない。よってノードN1と書き込みビット線41、ノードN2と書き込み補ビット線42との間は遮断され、電位の衝突に起因した、不要な電力の消費を低減することができる。基板効果によるパストランジスタMN9,MN10のしきい値分の電圧低下を避けるため、これらをトランスミッションゲートに置換してもよい。あるいはパストランジスタMN9,MN10の基板効果を補償すべく、書き込みワード線31の電位をしきい値分だけ昇圧してもよい。図21は本実施の形態の第1の変形にかかるメモリセルMCの構成を示す回路図である。図20に示された構成に対し、トランジスタQN9,QN10の直列接続の順序を入れ替え、トランジスタQN11,QN12の直列接続の順序を入れ替えた構成を有している。かかる変形においても本実施の形態の効果を得ることができるのは当然である。図22は本実施の形態の第2の変形にかかるメモリセルMCの構成を示す回路図である。図21に示された構成に対し、ストレージセルSCへ論理Hを供給するトランジスタMP3,MP4,MP5,MP6が削除されている。更に、パストランジスタMN9とトランジスタQN10との直列接続の順序と、パストランジスタMN11とトランジスタQN12との直列接続の順序が、それぞれ入れ替えられている。あるいは図53に示された回路と比較すれば、トランジスタQN9,QN10の、ノードN1と電位点VSSとの間での直列接続の順序を入れ替え、かつトランジスタQN9,QN10の間に、書き込み制御線44における論理によって導通が制御されるパストランジスタMN9が介在している。同様にしてトランジスタQN11,QN12の、ノードN2と電位点VSSとの間での直列接続の順序を入れ替え、かつトランジスタQN11,QN12の間に、書き込み制御線44における論理によって導通が制御されるパストランジスタMN11が介在している。このような構成では、ストレージセルSCに対して外部からHを設定することはできない。従ってストレージセルSCの記憶する内容を反転する書き込みを迅速に行えない点で不利である。しかし、図20や図21に示された構成と比較して、書き込み補ワード線34を必要とせず、図1に示されたSRAMのメモリセルMCとして採用できるという利点がある。また図53に示された構成と比較して、選択されないビット線群40の書き込みビット線41、書き込み補ビット線42の電位をL、Hのいずれにプリチャージしてもよい点で有利でもある。もちろん、トランジスタQN10,MN9,QN9の直列接続の順序は6通りあって、そのいずれの順序を採用しても上述の効果が得られることは当然である。トランジスタQN12,MN11,QN11の直列接続の順序についても同様である。図23は本実施の形態の第3の変形にかかるデュアル書き込みポート型のスタティックメモリセルの回路図である。ここではワード線群読み出し補ワード線32、読み出しワード線33を除く及びビット線群読み出しビット線43を除く並びにビット線群に対応するトライステートインバータは、2組設けられている。第1の組及び第2の組には、それぞれ図21に採用された符号に対して、末尾に記号a,bを付加して得られる符号が採用されている。このようなデュアル書き込みポート型のスタティックメモリセルにおいても、ストレージセルSCの記憶内容を反転する場合に迅速に記憶し、電位の衝突に起因した不要な電力の消費を低減できることは当然である。図24は本実施の形態の第4の変形にかかるメモリセルMCの構成を示す回路図である。図21に示された構成に対し、トライステートインバータの出力端となるノードN8とトランジスタMP3,QN9及びノードN1との間に介在する素子の構成、他のトライステートインバータの出力端となるノードN9とトランジスタMP5,QN11及びノードN2との間に介在する素子の構成が変更されている。ノードN8はPMOSトランジスタMP9を介してトランジスタMP3に、NMOSトランジスタMN9を介してトランジスタQN9に、NMOSトランジスタQN10を介してノードN1に、それぞれ接続されている。ノードN9はPMOSトランジスタMP11を介してトランジスタMP5に、NMOSトランジスタMN11を介してトランジスタQN11に、NMOSトランジスタQN12を介してノードN2に、それぞれ接続されている。この変形では書き込み補ワード線34は採用されず、代わりに書き込み補制御線45が採用されている。そしてトランジスタMP9,MP11のゲートはノードN7において書き込み補制御線45に、トランジスタMN9,MN11のゲートはノードN6において書き込み制御線44に、それぞれ接続されている。また、トランジスタQN10,QN12のゲートは書き込みワード線31に接続されている。選択された行において書き込みワード線31は活性化し、トランジスタQN10,QN12がオンする。よってノードN1,N2はそれぞれノードN8,N9と導通する。そして選択された列において書き込み制御線44、書き込み補制御線45はそれぞれH、Lとなるので、トランジスタMP9,MP11,MN9,MN11はいずれもオンする。よって書き込み対象となったメモリセルMCのノードN1,N2には、それぞれノードN8,N9を介して、書き込みビット線41に与えられた論理、書き込み補ビット線42に与えられた論理のそれぞれを反転して、書き込まれるべきデータが与えられる。これはストレージセルSCの記憶するデータを反転する場合であっても迅速に行われる。選択された行には配置されるものの、書き込み対象となっていないメモリセルMC即ち選択されない列に配置されたメモリセルMCでは書き込み制御線44、書き込み補制御線45はそれぞれL、Hとなるので、トランジスタMP9,MP11,MN9,MN11はいずれもオフする。ノードN8,N9はtristateconditionとなる。従ってノードN1,N2にはストレージセルSCの外部から論理が強制的に設定されることがなく、電位の衝突に起因する不要な電力の消費が防止できる。図25は本実施の形態の第5の変形にかかるメモリセルMCの構成を示す回路図である。この構成は、図24の構成に対して、ノードN8と電位点VDDとの間でのトランジスタMP3,MP9の直列接続の順序を交換し、ノードN8と電位点VSSとの間でのトランジスタMN9,QN9の直列接続の順序を交換し、ノードN9と電位点VDDとの間でのトランジスタMP5,MP11の直列接続の順序を交換し、ノードN9と電位点VSSとの間でのトランジスタMN11,QN11の直列接続の順序を交換した構成を有している。従って、図25に示された構成でも、迅速にデータを書き込み、かつ不要な電力消費を低減する効果がある。図26は本実施の形態の第6の変形にかかるメモリセルMCの構成を示す回路図である。図21に示された構成に対して、ノードN8と電位点VDDとの間でのトランジスタMP3,MP4の直列接続の順序を交換し、ノードN9と電位点VDDとの間でのトランジスタMP5,MP6の直列接続の順序を交換し、更にトランジスタMP4,MP6をマージして一つのトランジスタとして設けている。同様に、ノードN8と電位点VSSとの間でのトランジスタQN9,QN10の直列接続の順序を交換し、ノードN9と電位点VSSとの間でのトランジスタQN11,QN12の直列接続の順序を交換し、更にトランジスタQN10,QN2をマージして一つのトランジスタとして設けている。よって図21に示された回路と比較して、トランジスタの数を低減し、本実施の形態の効果を得るために必要な面積を小さくすることができる。ノードN8,N9は、図53に示されたノードN1,N2と同様の接続関係で電位点VSSに接続されている。しかし、ノードN8とノードN1との間、及びノードN9とノードN2との間は、それぞれトランジスタMN9,MN11によって、いずれも書き込み制御線44がHのときのみ導通する。これは選択されないビット線群40の書き込みビット線41、書き込み補ビット線42の電位をL、Hのいずれにプリチャージした場合でも当てはまる。よって図21と同じ効果を得ることができる。図27は第I行のメモリセルMCI1~MCInにおいて図26に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルMCIjは、書き込みワード線31、書き込み補ワード線34を共通に使用する。従ってn個のメモリセルMCi1~MCinについて、トランジスタMP4あるいはトランジスタMP6及びトランジスタQN10あるいはQN12は、それぞれ一つのPMOSトランジスタMP400及びNMOSトランジスタQN100へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。実施の形態6.本実施の形態は、回路図に現れる構成は実施の形態1乃至実施の形態5と同様である。本実施の形態において特徴的な点は、メモリセルMCを構成するMOSFETがSOISemiconductorOnInsulatororSiliconOnInsulator基板上に形成される点である。まず従来のメモリセルMCを構成するMOSFETが、SOI基板上に形成された場合の問題点を説明する。図28は、図52に示されたアクセストランジスタQN4をSOI基板上にMOSトランジスタとして形成した場合の構成を例示する断面図である。半導体基板91、埋め込み酸化膜92、SOI基板93がこの順に積層されている。SOI基板93には選択的に絶縁分離体94が埋め込まれている。SOI基板93はノードN2,N5にそれぞれ接続され、いずれもn型であるドレイン93a、ソース93bと、ドレイン93a及びソース93bに挟まれ、P型のチャネル領域93cとに区分されている。ソース93bとチャネル領域93cとの間にはpn接合J11が、ドレイン93aとチャネル領域93cとの間にはpn接合J12が、それぞれ形成される。ゲート電極98はゲート絶縁膜95を介してチャネル領域93cと対峙して設けられ、その頂面及び側面は絶縁膜96で覆われている。サイドウォール97は絶縁膜96を介してゲート電極98の側面に対峙して設けられている。ゲート電極98はゲート絶縁膜95に近い方から順に、ドープされたポリシリコン98a、タングステン窒化膜98b、タングステン98cが積層して構成されている。かかる構成では、絶縁分離体94がSOI基板93を周囲から絶縁するので、チャネル領域93cの電位を固定する機構が別途に設けられない限り、通常はいわゆるfloatingbodyの状態にある。図52に示された構造のメモリセルMCであって、いずれも第j番目の列に属する2つのメモリセルMCxj,MCyjを想定する。メモリセルMCxjのノードN1,N2にそれぞれL、Hが書き込まれた後に、メモリセルMCyjのノードN1,N2にそれぞれH、Lを書き込む動作を行う場合の、いわゆるhalfselectwritedisturbを考察する。メモリセルMCxjの書き込み動作終了後では書き込みワード線31xはLであり、メモリセルMCyjへの書き込み動作においても書き込みワード線31xはLのままであるので、当該アクセストランジスタQN4ではソース93bとチャネル領域93cとドレイン93aとが横型の寄生バイポーラトランジスタを構成し、それぞれエミッタ/ベース/コレクタとして機能する。メモリセルMCxjの書き込み動作終了後、書き込みビット線41j、書き込み補ビット線42jはいずれもHにプリチャージされるので、メモリセルMCxjのアクセストランジスタQN4はオンしないままで、そのソース93bとドレイン93aとがHである状態が保たれる。そしてチャネル領域93cはP型でフローティングの状態であるので、ここには正孔図中印で模式的に表示が熱的に蓄積される。このような状態において、メモリセルMCyjへの書き込み動作のために書き込みビット線41jにHが、書き込み補ビット線42jにLが、それぞれプリチャージされると、メモリセルMCxjのアクセストランジスタQN4のpn接合J11は順バイアスになる。よってソース93bからチャネル領域93cへと電子が注入され、チャネル領域93cに蓄積された正孔は放電される。この際にpn接合J11を流れる電流I1は、上述の寄生バイポーラトランジスタの実効ベース電流として機能する。そのため、ドレイン93aからチャネル領域93cへと流れるスパイク状の電流I2を誘起する。特にメモリセルMCyjへの書き込みまでの時間が長いと、熱的に蓄積される正孔の量も多くなって電流I2も大きい。その場合には、ノードN2に蓄積されている電荷を放電してその電位をHからLへと下げ、メモリセルMCxjの記憶内容を反転させる場合がある。しかし、本発明の回路構成を採用する場合には、上記問題を回避することができる。例えば図2に示された構成では、トランジスタMN11,MN12を介して書き込み補ビット線42の論理がノードN2に書き込まれる。一般的にはトランジスタMN11,MN12を相互に接続する配線は、書き込み補ビット線42と比較して非常に短い。よって図52に示された構造のメモリセルMCのアクセストランジスタQN4と比較すると、トランジスタMN11では、電流電極対のうち書き込み補ビット線42に近い方例えばソースに接続される寄生容量が小さい。図11で示された様に不純物領域を共有する場合はなおさらである。従ってトランジスタMN11が図28に示されたSOIFETであっても、寄生バイポーラトランジスタは十分に動作しない。よって本実施の形態の回路構成を採用することにより、halfselectwritedisturbの発生確率を小さくすることができる。なお、非選択の書き込みワード線31における論理Lに相当する電位を、書き込み補ビット線42における論理Lに相当する電位よりも低く、例えばVSS-0.3Vb~VSS-Vb程度にすることも望ましい。ここでVbはドレイン93a及びチャネル領域93cが形成するビルトイン電圧である。このような電位を非選択の書き込みワード線31に与えることにより、チャネル領域93cでアキュムレーションを回避しつつ、pn接合J11での順バイアスを軽減できる。このような書き込みワード線31の電位の設定は、特に図16に示された回路構成において有効である。トランジスタMN4の電流電極対はノードN2,N5に接続されており、寄生容量の観点からも図52に示されたトランジスタQN4と同様だからである。もちろん、チャネル領域93cの電位を固定した構成を採って、上記halfselectwritedisturbを回避してもよい。上述した実施の形態ではデュアルポートスタティックメモリセルを例にとって説明したが、マルチポートスタティックメモリセルへに応用できることはいうまでもない。実施の形態7.実施の形態1乃至実施の形態6では書き込みワード線31のみならず書き込み制御線44の活性化によって書き込み動作を許可することにより、所定の効果を得ていた。しかし、書き込み制御線44の論理を決定するには、電位VSS,VDD、あるいは電位VDDVSS/2であっても、プリチャージによって書き込みビット線41、書き込み補ビット線42の電位を決定しておく必要がある。換言すれば、書き込みビット線41、書き込み補ビット線42がフローティングの状態にあることを許せば、書き込み制御線44の電位は決定されない懸念もある。また書き込みビット線41、書き込み補ビット線42がフローティングの状態にある場合にも、書き込み動作の対象となるメモリセルと同じ行に属し、かつ異なる列に属するメモリセルにおいて、書き込みビット線41、書き込み補ビット線42をストレージセルSCが充放電することによる電力消費が生じる可能性もある。特にマルチポートSRAM、例えばデュアルポートSRAMのように、各セルに複数の読み書きのパスを有し、バイナリ情報の読み書きが独立に、かつ、非同期に行うことができる場合には、ストレージセルSCが書き込みビット線41及び書き込み補ビット線42のみならず、読み出しビット線43をも併行してドライブする場合も生じる。図54は、いずれか一方が書き込みポートとなり、他方が読み出しポートとなる第1及び第2のポートを有しているデュアルポートSRAM80と、その動作を制御する装置との接続を示すブロック図である。第1のマイクロプロセッサ81は第1のリード/ライト制御回路82を介して、デュアルポートSRAM80の第1ポートを使用した読み書き動作を行う。一方、第2のマイクロプロセッサ84は第2のリード/ライト制御回路83を介して、デュアルポートSRAM80の第2ポートを使用した読み書き動作を行う。図29はデュアルポートSRAM80に採用され得るメモリセルMCの構成を例示する回路図である。図52に示された構成と比較して、読み出し回路RKの代わりにいずれもNMOSトランジスタであるアクセストランジスタQN13,QN14が設けられている。アクセストランジスタQN13はノードN1と読み出しビット線43との間に介在し、そのゲートは読み出しワード線33に接続されている。アクセストランジスタQN14はノードN2と読み出し補ビット線46との間に介在し、そのゲートは読み出しワード線33に接続されている。図29に示された構成は、図52に示された構成と比較して、メモリセルMC一つあたりのトランジスタ数が2つ低減できる利点を有する。しかしストレージセルSCは、トランジスタQN13,QN14がオンした際に、読み出し回路RKのトランジスタQP3,QN6のゲートよりも大きな静電容量を有する読み出しビット線43、読み出し補ビット線46をそれぞれノードN3,N10において充放電することになる。そのため、いずれも第i行に配置されたメモリセルMCix,MCiyx≠yに対し、それぞれ第1のリード/ライト制御回路82による書き込み動作と、第2のリード/ライト制御回路83による読み出し動作とが併行して行われた場合、書き込みワード線31i、読み出しワード線33iが同時にHとなる期間がある。この期間では、メモリセルMCiyのストレージセルSCは読み出しビット線43、読み出し補ビット線46のみならず書き込みビット線41、書き込み補ビット線42をもドライブすることになり、読み出し動作が遅くなるという可能性がある。図30はこの発明の実施の形態7にかかるSRAMのメモリセルアレイ周辺の構成を示す概念図である。図1に示された構成と比較して、書き込み制御線44を読み出し補ビット線46と置換し、読み出し補ワード線32を省いた構成となっている。図31は図30に示されたメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルMCは図29に示された構成に対して、トランジスタQN3,QN4の代わりにいずれもNMOSトランジスタのトランジスタQN15,QN16,QN17,QN18を備えた構造を有している。もちろん、読み出し補ワード線32をも使用して、メモリセルMCにおいてトランジスタQN13,QN14の代わりに読み出し回路RKを採用してもよい。しかし、本実施の形態は上述のように、ノードN1,N2がトランジスタのゲートではなく、読み出しビット線43、読み出し補ビット線46を充放電する可能性のある読み出し機構を有する場合に特に効果的である。トランジスタQN17の電流電極対の一方、例えばソースには電位VSSが供給され、電流電極対の他方、例えばドレインにはノードN2が接続される。またトランジスタQN18の電流電極対の一方、例えばソースには電位VSSが供給され、電流電極対の他方、例えばドレインにはノードN1が接続される。トランジスタQN15の電流電極対の一方、例えばソースにはノードN4において書き込みビット線41が接続され、電流電極対の他方、例えばドレインにはトランジスタQN17のゲートが接続される。またトランジスタQN16の電流電極対の一方、例えばソースには書き込み補ビット線42が接続され、電流電極対の他方、例えばドレインにはトランジスタQN18のゲートが接続される。そしてトランジスタQN15,QN16のゲートはいずれも書き込みワード線31に接続される。このような構成における書き込み動作では、まずノードN1,N2に与えるべき論理に対応する電位が、それぞれ書き込みビット線41、書き込み補ビット線42にプリチャージされる。例えばH、Lに対応してそれぞれ電位VDD,VSSが書き込みビット線41、書き込み補ビット線42に与えられる。その後に書き込みワード線31が活性化し、トランジスタQN15,QN16がオンし、トランジスタQN17,QN18のゲートにそれぞれ電位VDD-Vthn,VSSが印加される但しトランジスタQN15のしきい値電圧をVthn>0とした。これにより、トランジスタQN17,QN18はそれぞれオン、オフの状態となる。そしてトランジスタQN17がオンとなっているので、ノードN2には電位VSSが伝達される。よってインバータL1の機能によってノードN1には論理Hが記憶される。その後、書き込みビット線41、書き込み補ビット線42はいずれも電位VSSに設定されてトランジスタQN17,QN18のゲートがLとなり、これらはオフの状態となる。その後に書き込みワード線31が非活性化してLとなり、トランジスタQN15,QN16がオフして、トランジスタQN17,QN18のゲートをフローティング状態にする。また読み出し動作は、読み出しワード線33が活性化することにより、トランジスタQN13,QN14がオンし、ノードN1,N2において記憶された論理がそれぞれノードN3,N10において読み出しビット線43、読み出し補ビット線46へと伝達される。読み出し速度を早めるために読み出しワード線33の活性化に先立ってプリチャージが行われることが望ましい。以上のような構成では、書き込み動作において書き込みビット線41、書き込み補ビット線42からストレージセルSCへと電荷が供給されるのではなく、電位VSSをノードN1,N2のいずれか一方にのみ与えている。即ち書き込みビット線41、書き込み補ビット線42とノードN1,N2との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線31が活性化しており、かつ書き込みビット線41、書き込み補ビット線42がフローティングの状態にあっても、これらがストレージセルSCによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線31、読み出しワード線33が同時にHとなる期間があっても読み出し動作が遅くなることもない。上記の書き込み動作の終了時においては、トランジスタQN17,QN18がオフしてからトランジスタQN15,QN16をオフする手順を説明した。しかし逆に、トランジスタQN15,QN16がオフしてからトランジスタQN17,QN18をオフすることも可能である。この場合、トランジスタQN17,QN18のいずれか一方がオンとなる状態でそれぞれのゲートがフローティング状態に移行するので、ストレージセルSCの情報をバックアップする効果がある。例えば中性子線等の宇宙線が照射されることに起因して、ストレージセルSCに記憶された内容が反転するソフトエラーが考えられる。よってストレージセルSCの情報をバックアップすることで、ソフトエラーが生じるのに必要な臨界電荷量が増加し、つまりソフトエラーが起こりにくくすることができる。図32は本実施の形態の変形を示す回路図である。書き込みワード線31を書き込み補ワード線34に置換し、トランジスタQN15,QN16をいずれもPMOSトランジスタQP15,QP16に置換した構成を有している。この構成においても論理の伝搬という点で図31に示された構成と同様の効果がある。但し、トランジスタQN17,QN18のゲートにHを与える際、しきい値電圧Vthn>0だけ電位が低下することを回避できる。その一方、PMOSトランジスタQP15,QP16のしきい値電圧をVthp<0とすると、トランジスタQN17,QN18のゲートにLを与える際、その電位がVSS-Vthpと上昇する。よってトランジスタQN17,QN18を確実にオフさせ、ノードN1,N2から電位点VSSへのリーク電流を抑制するという点では、図31に示された構成の方が有利である。図33は本実施の形態の更なる変形を示す回路図である。書き込みワード線31及び書き込み補ワード線34の両方を採用し、ノードN4とトランジスタQN17のゲートとの間には、トランジスタQP15,QN15の並列接続によるトランスミッションゲートが接続され、ノードN5とトランジスタQN18のゲートとの間には、トランジスタQP16,QN16の並列接続によるトランスミッションゲートが接続される。そしてPMOSトランジスタQP15,QP16のゲートは書き込み補ワード線34に、NMOSトランジスタQN15,QN16のゲートは書き込みワード線31に、それぞれ接続される。このような構成により、トランジスタQN17,QN18のオン/オフを正確に制御することができる。実施の形態8.図34は本実施の形態にかかるメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図30で示されたMCijの各々として採用することができる。メモリセルMCは、図53で示された構成と比較して、ストレージセルSCの構成が特徴的に異なっている。簡単にいうと、ストレージセルSCはトランジスタQN1,QN2を有さず、トランジスタQP1,QP2のクロスカップルで構成されている。より具体的にいえば、記憶ノードN2は、トランジスタQN9,QN10の直列接続を介してのみ電位点VSSに接続されている。トランジスタQN9,QN10のゲートはそれぞれ書き込みビット線41、書き込みワード線31に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードN1は、トランジスタQN11,QN12の直列接続を介してのみ電位点VSSに接続されている。トランジスタQN11,QN12のゲートはそれぞれ書き込み補ビット線42、書き込みワード線31に接続されており、これらの論理によって導通が制御される。なお、図53で示された構成と比較して、ストレージセルSCの記憶ノードN1,N2から読み出しを行うための構成は異なっている。即ち、読み出し回路RKではなく、実施の形態7で示されたトランジスタQN13,QN14が用いられている。読み出しワード線33が活性化することにより、トランジスタQN13,QN14がオンし、ノードN1,N2において記憶された論理がそれぞれノードN3,N10において読み出しビット線43、読み出し補ビット線46へと伝達される。読み出し速度を早めるために読み出しワード線33の活性化に先立って読み出しビット線43、読み出し補ビット線46のプリチャージが行われることが望ましい。図35は図34に示されたメモリセルMCの動作を示すタイミングチャートの一例である。同図a,b,c,d,eはそれぞれ読み出しワード線33、読み出し補ビット線46、書き込みワード線31、書き込みビット線41、記憶ノードN2の電位を示している。ここではHが記憶されていた記憶ノードN2にLを書き込む場合が例示されている。時刻t1以前はスタンバイ時であり、読み出し補ビット線46は読み出しビット線43と共に、実線のように電位VSSに、あるいは破線のように電位VDDVSS/2に、プリチャージされている。そして時刻t1に至って読み出し補ビット線46は読み出しビット線43と共に、電位VDDVSS/2にプリチャージされる。その後、時刻t2において読み出しワード線33が電位VDDへの遷移を開始し、当該遷移を契機としてトランジスタQN14はトランジスタQN13と共にONする。これにより、時刻t3において読み出し補ビット線46は記憶ノードN2が保存していた論理Hに起因して、その電位が電位VDDへと遷移し始める。その後、時刻t4において読み出しワード線33が電位VSSへの遷移を開始し、更にその後の時刻t5において書き込みビット線41が電位VDDへの遷移を開始する。当該遷移を契機としてトランジスタQN9はONする。更にその後、時刻t6において書き込みワード線31も電位VDDへの遷移を開始し、当該遷移を契機としてトランジスタQN10もONする。これにより、記憶ノードN2はトランジスタQN9,QN10を介して電位点VSSに接続されることになり,時刻t7において記憶ノードN2の電位は電位VDDから電位VSSへと遷移し始める。この後、書き込みワード線31が電位VSSへと遷移してスタンバイ動作となり、書き込みビット線41も電位VSSへと遷移する。もちろん、記憶ノードN2にLが記憶されていた状態に対してLを書き込む場合も同様にして、トランジスタQN9,QN10を介して電位点VSSに接続されることによって実現される。そして記憶ノードN2にLが書き込まれれれば、トランジスタQP1はONし、これを介して記憶ノードN1は電位点VDDに接続されることでHが書き込まれる。本実施の形態においても実施の形態7と同様にして、書き込みビット線41、書き込み補ビット線42とノードN1,N2との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線31が活性化しており、かつ書き込みビット線41、書き込み補ビット線42がフローティングの状態にあっても、これらがストレージセルSCによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線31、読み出しワード線33が同時にHとなる期間があっても読み出し動作が遅くなることもない。しかも、図53で示された構成と比較して、トランジスタ数が少ないため、ストレージセル一つ当たりトランジスタ2個分、面積を縮小することができる。またインバータL1,L2は情報を安定に保持するために高いスタティックノイズマージンを持つように設計されており、記憶内容を反転するのに時間がかかる。しかし本実施の形態の構成ではトランジスタのクロスカップルによって記憶を保持しているので、書き込み動作を高速に行うことができる。また本実施の形態の構成を有するメモリセルでは、halfselectwritedisturbを回避することができる。図36は図34に示された構造のメモリセルMCがマトリクス状に配置された構成の一部を示す回路図である。そして第x番目の行であって第j番目の列に属するメモリセルMCxjと、第x番目の行であって第z番目の列に属するメモリセルMCxzと、第y番目の行であって第j番目の列に属するメモリセルMCyjとを抽出して描いている。まずメモリセルMCxjの記憶ノードN1に情報を書き込む場合を想定する。書き込みビット線41j、書き込み補ビット線42jがそれぞれH,Lである場合に書き込みワード線31xがHとなると、メモリセルMCxjのトランジスタQN9,QN10を介して記憶ノードN2に電位VSSが与えられる。このとき、メモリセルMCxjのトランジスタQN11はオフしている。また記憶ノードN2に電位VSSが与えられているのでメモリセルMCxjのトランジスタQP1はONし、記憶ノードN1には電位VDDが与えられる。この際、メモリセルMCxzのトランジスタQN10,QN12も、書き込みワード線31xがHとなることによってONする。しかし書き込みビット線41z、書き込み補ビット線42zをいずれも電位VSSにプリチャージしてスタンバイ状態としておくことにより、メモリセルMCxzのトランジスタQN9,QN11をオフさせておくことができる。よってメモリセルMCxzの記憶内容が書き換えられることはない。また、メモリセルMCyjのトランジスタQN9も、書き込みビット線41jがHとなることによってONする。しかし書き込みワード線31yが選択されていないのでLであり、よってメモリセルMCyjのトランジスタQN10,QN12をオフさせておくことができる。よってメモリセルMCyjの記憶内容が書き換えられることはない。以上のことから、halfselectwritedisturbを回避することができる。図37は本実施の形態の第1の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図34に示された構成に対し、書き込みワード線31ではなく、書き込み補ワード線34を採用している。そしてNMOSトランジスタQN10,QN12をそれぞれPMOSトランジスタQP10,QP12に置換している。書き込み動作において書き込み補ワード線34には書き込みワード線31と相補的な論理が与えられるので、書き込みワード線31と書き込み補ワード線34とに与えられた論理に関し、PMOSトランジスタQP10,QP12はNMOSトランジスタQN10,QN12と同様の動作をする。従って、図37に示された構成も図34に示された構成と同様の効果を得ることができる。図38は本実施の形態の第2の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図34に示された構成に対し、NMOSトランジスタQN9,QN11をそれぞれPMOSトランジスタQP11,QP9に置換している。そしてPMOSトランジスタQP9,QP11のゲートにはそれぞれ書き込みビット線41、書き込み補ビット線42が接続されている。書き込みビット線41、書き込み補ビット線42には書き込み動作の際に相互に相補的な論理が与えられるので、PMOSトランジスタQP9,QP11は、書き込みビット線41、書き込み補ビット線42に与えられた論理に対してNMOSトランジスタQN11,QN9と同様の動作をする。従って、図38に示された構成も図34に示された構成と同様の効果を得ることができる。図39は本実施の形態の第3の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図34に示された構成と、高電位側と低電位側を入れ替えた構成を有している。即ち、記憶ノードN2は、トランジスタQP11,QP10の直列接続を介してのみ電位点VDDに接続されている。トランジスタQP11,QP10のゲートはそれぞれ書き込みビット線41、書き込み補ワード線34に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードN1は、トランジスタQP9,QN12の直列接続を介してのみ電位点VDDに接続されている。トランジスタQP9,QP12のゲートはそれぞれ書き込み補ビット線42、書き込み補ワード線34に接続されており、これらの論理によって導通が制御される。このような構成でも図34に示された構成と同様の効果が得られるのは明白である。図40は本実施の形態の第4の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図39に示された構成に対し、書き込み補ワード線34ではなく、書き込みワード線31を採用している。そしてPMOSトランジスタQP10,QP12をそれぞれNMOSトランジスタQN10,QN12に置換している。書き込み動作において書き込み補ワード線34には書き込みワード線31と相補的な論理が与えられるので、書き込みワード線31と書き込み補ワード線34とに与えられた論理に関し、NMOSトランジスタQN10,QN12はPMOSトランジスタQP10,QP12と同様の動作をする。従って、図40に示された構成も図39に示された構成と同様の効果を得ることができる。図41は本実施の形態の第5の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図39に示された構成に対し、PMOSトランジスタQP9,QP11をそれぞれNMOSトランジスタQN11,QN9に置換している。そしてNMOSトランジスタQN11,QN9のゲートにはそれぞれ書き込みビット線41、書き込み補ビット線42が接続されている。書き込みビット線41、書き込み補ビット線42には書き込み動作の際に相互に相補的な論理が与えられるので、NMOSトランジスタQN9,QN11は、書き込みビット線41、書き込み補ビット線42に与えられた論理に対してPMOSトランジスタQP11,QP9と同様の動作をする。従って、図41に示された構成も図39に示された構成と同様の効果を得ることができる。図42は本実施の形態の第6の変形にかかるメモリセルの構成を示す回路図である。当該セルは図34に示された構成において、トランジスタQN12をトランジスタQN10で兼用した構成を有している。また図43は本実施の形態の第7の変形にかかるメモリセルの構成を示す回路図である。当該セルは図39に示された構成において、トランジスタQP12をトランジスタQP10で兼用した構成を有している。第6の変形も第7の変形も、1つのメモリセル当たり、2つのトランジスタをマージしてトランジスタの数を1つ減らしている。これにより、メモリセルの占有面積を低減しつつも、本実施の形態の効果を得ることができる。図44は第i行のメモリセルMCi1~MCinにおいて図42に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルMCijは、書き込みワード線31を共通に使用する。従ってn個のメモリセルMCi1~MCinについて、トランジスタQN10あるいはQN12は、一つのNMOSトランジスタQN100へとマージすることができる。図45は第i行のメモリセルMCi1~MCinにおいて図43に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルMCijは、書き込み補ワード線34を共通に使用する。従ってn個のメモリセルMCi1~MCinについて、トランジスタQP10あるいはQP12は、一つのPMOSトランジスタQP100へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。本実施の形態で示されたトランジスタはシリコン基板を用いて形成しても良いし、公知のSOI基板、SONSiliconOnNothing基板を用いて形成しても良い。実施の形態9.図46は本実施の形態にかかるメモリセルMCの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図1で示されたMCijの各々として採用することができる。但し、読み出し回路は省略している。図46に示されたメモリセルMCは、図10に示された構成に対し、ストレージセルSCをクロスカップルされた一対のトランジスタで構成した点で特徴的に異なっている。即ち、記憶ノードN1にはトランジスタQN1のドレインとトランジスタQN2のゲートとが共通に接続され、記憶ノードN2にはトランジスタQN1のゲートとトランジスタQN2のドレインとが共通に接続されていおり、更にトランジスタQN1,QN2のソースには共通に電位点VSSが接続されている。クロスカップルされた一対のインバータではなく、クロスカップルされた一対のトランジスタでストレージセルSCを構成することにより、ストレージセル一つ当たりトランジスタ2個分、面積を縮小することができる。またインバータL1,L2のように高いスタティックノイズマージンを持たせる設計が行われることもなく、書き込み動作を高速に行うことができる。トランジスタMN9,MN10は記憶ノードN1と書き込みビット線41との間に直列に接続され、トランジスタMN11,MN12は記憶ノードN2と書き込み補ビット線42との間に直列に接続されている。そしてトランジスタMN9,MN11はいずれもNMOSトランジスタであってそのゲートに共通して書き込み制御線44が接続されている。またトランジスタMN10,MN12はいずれもNMOSトランジスタであってそのゲートに共通して書き込みワード線31が接続されている。従って、選択された行の書き込みワード線31を共通にするメモリセルの各々のトランジスタMN10,MN12は導通する。しかし選択されていない列のメモリセルの各々のトランジスタMN9,MN11は導通しない。逆に、選択された列の書き込み制御線44を共通にするメモリセルの各々のトランジスタMN9,MN11は導通する。しかし選択されていない行のメモリセルの各々のトランジスタMN10,MN12は導通しない。従ってhalfselectwritedisturbを回避することができる。図47~図49は本実施の形態の変形を示す回路図である。図47に示された構成は、図46に示された構成に対し、書き込み制御線44を書き込み補制御線45に置換し、NMOSトランジスタMN9,MN11をそれぞれPMOSトランジスタMP9,MP11に置換した構成を有している。書き込み補制御線45には書き込み制御線44と相補的な論理が与えられるので、図47に示された構成も図46に示された構成と同様に動作することは明白である。図48に示された構成は、図46に示された構成に対し、書き込みワード線31を書き込み補ワード線34に置換し、NMOSトランジスタMN10,MN12をそれぞれPMOSトランジスタMP10,MP12に置換した構成を有している。書き込み動作において書き込み補ワード線34には書き込みワード線31と相補的な論理が与えられるので、書き込みワード線31と書き込み補ワード線34とに与えられた論理に関し、PMOSトランジスタMP10,MP12はNMOSトランジスタMN10,MN12と同様の動作をする。従って、図48に示された構成も図46に示された構成と同様の効果を得ることができる。図49に示された構成は、図48に示された構成に対し、書き込み制御線44を書き込み補制御線45に置換し、NMOSトランジスタMN9,MN11をそれぞれPMOSトランジスタMP9,MP11に置換した構成を有している。図49に示された構成も図46に示された構成と同様に動作することは明白である。図50は本実施の形態の他の変形を示す回路図である。図49に示された構成において、ストレージセルSCの構成のみが異なっている。図50ではクロスカップルされた一対のトランジスタはPMOSトランジスタQP1,QP2である。即ち、記憶ノードN1にはトランジスタQP1のドレインとトランジスタQP2のゲートとが共通に接続され、記憶ノードN2にはトランジスタQP1のゲートとトランジスタQP2のドレインとが共通に接続されていおり、更にトランジスタQP1,QP2のソースには共通に電位点VDDが接続されている。図50に示された構成も図46に示された構成と同様に動作することは明白である。図46に示された構成では、メモリセルMCが全てNMOSトランジスタで構成されているので、PMOSトランジスタとNMOSトランジスタとの間の分離領域を設ける必要が無く、メモリセルMCの占有面積を小さくすることができる。図50に示された構成ではメモリセルMCが全てPMOSトランジスタで構成されているので、同様にしてメモリセルMCの占有面積を小さくすることができる。図46に示された構成では、書き込みビット線41に与えられた論理がLで電位VSSが与えられる場合は、NMOSトランジスタMN9,MN10のしきい値は問題とならず、記憶ノードN1には電位VSSが与えられる。しかし書き込みビット線41に与えられた論理がHで電位VDDが与えられる場合は、NMOSトランジスタMN9,MN10のしきい値電圧をVthn>0として、記憶ノードN1には電位VDD-2Vthnが与えられる。そのため記憶ノードN1にHを書き込む場合は、Lを書き込む場合と比較してストレージセルSCの安定は遅くなる。図49や図50に示された構成では、書き込みビット線41に電位VDDが与えられる場合は、PMOSトランジスタMP9,MP10のしきい値は問題とならず、記憶ノードN1には電位VDDが与えられる。しかし書き込みビット線41に電位VSSが与えられる場合は、PMOSトランジスタMP9,MP10のしきい値電圧をVthp<0として、記憶ノードN1には電位VSS-2Vthpが与えられる。そのため記憶ノードN1にLを書き込む場合は、Hを書き込む場合と比較してストレージセルSCの安定は遅くなる。これに対して図47に示された構成では書き込みビット線41に電位VDDが与えられた場合、PMOSトランジスタMP9でのしきい値分の減少はなく、記憶ノードN1には電位VDD-Vthnが与えられる。逆に書き込みビット線41に電位VSSが与えられた場合、NMOSトランジスタMN10でのしきい値分の減少はなく、記憶ノードN1には電位VSS-Vthpが与えられる。従ってストレージセルSCの安定に必要な時間の最悪値最大値を図49や図50に示された構成よりも小さくすることができる。これは図48に示された構成についても同様である。本実施の形態の説明は全て書き込み回路について説明したが、これらは読み出し回路について採用できることは明白である。即ち書き込みワード線31,書き込み補ワード線34、書き込みビット線41、書き込み補ビット線42をそれぞれ読み出しワード線33,読み出し補ワード線32、読み出しビット線43、読み出し補ビット線46と読み替えればよい。更に書き込み制御線44,書き込み補制御線45はそれぞれ読み出し制御線、読み出し補制御線と読み替えればよい。ここで読み出し制御線には読み出し時に活性化例えばH、スタンバイ時に非活性化例えばLする信号が与えられ、読み出し補制御線には読み出し時において読み出し制御線と相補的な論理を採る信号が与えられる。読み出し制御線に与える信号としては、読み出しワード線33に与えられる論理と読み出し補ワード線32に与えられる論理との論理的排他和を採用することができる。もちろん、ワード線対、ビット線対を読み出し/書き込みの両方に採用することもできる。本実施の形態はマルチポート、シングルポートのいずれのタイプにも適用することができる。本実施の形態で示されたトランジスタはシリコン基板を用いて形成しても良いし、公知のSOI基板、SONSiliconOnNothing基板を用いて形成しても良い。"