"以下の工程を含む半導体装置の製造方法:aデバイスが形成された多数の半導体チップを準備する工程;b前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程;c多数のソケットを表面上に有するバーンインボードを準備する工程;d前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、ここで、前記バーンインボードは、前記の外に以下を有する:x1内部信号配線層、表側最表層電源-接地配線層および裏側最表層電源-接地配線層を有する有機系多層配線基板;x2前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源-接地配線層に属する表側電源-接地配線;x3前記有機系多層配線基板の前記表面のほぼ全域を覆うソルダレジスト膜;x4前記表側電源-接地配線のほぼ全域に敷き詰められた微細開口。請求項1の半導体装置の製造方法において、前記多数のソケットの各々は、以下を有する:y1裏面に外周の各辺の中央部に設けられた枠状突出部;y2前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部。請求項2の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられている。請求項3の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線にも、前記微細開口が敷き詰められている。請求項3の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線には、前記微細開口が設けられていない。請求項1の半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。請求項6の半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏125度前後の温度である。請求項7の半導体装置の製造方法において、前記表側電源-接地配線は、電源配線および接地配線の一方であり、前記裏側電源-接地配線は、前記電源配線および前記接地配線の他方である。請求項8の半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。請求項4の半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられていない。請求項6の半導体装置の製造方法において、前記表側電源-接地配線の開口率は、15以上、35以下である。請求項8の半導体装置の製造方法において、前記表側電源-接地配線は、前記接地配線である。完成した半導体装置半導体パッケージのエージング処理の一つとして、高温環境下で被処理デバイスに電流および電圧を印加するバーンイン工程がある。このバーンイン工程では、半導体装置が収納されるソケットが配線基板に設置されたバーンインボードを用いる。バーンイン工程においては、被テスト素子に、電圧電流を印加しながら、高温等の環境的ストレス場合によっては、定格以上の電気的ストレスを加えることにより、潜在的な初期不良を顕在化することを主な目的としている。従って、バーンインボードには、ソケット内の複数の端子と電気的に接続された複数の信号用配線が形成されている。なお、バーンイン工程は、一般に長時間を要するので、その間を利用して、一般の電気的テストウエハプローブテスト、パッケージテスト等の一定の項目を実施することがあり、これをテストバーンインという。本願発明者は、バーンインボードの電源電位あるいは基準電位の強化、ならびに、雑音の低減を図るために、信号配線をできるだけ、バーンインボードに形成された複数の配線層のうちの内層に配線し、最表層に電源電位用または基準電位用の配線を敷き詰め導体パターン広域配線、ベタ状導体パターンまたは塗りつぶし導体パターンとして設けることを検討した。しかし、金属からなる配線ベタ状配線パターンと、配線を保護するためにこの配線上に形成される絶縁性の保護膜絶縁膜またはソルダーレジスト膜との密着性は低いため、熱サイクルたとえば高温-常温を繰り返すことで、この保護膜が剥離することが明らかとなった。なお、保護膜が剥離すると、異物となって飛散するだけでなく、ソケット内にこの飛散した異物が付着すると、被検査デバイスの電気検査工程パッケージテストまたはバーンインにおけるモニタにおいて不良判定となるおそれがある。また、バーンイン処理が適切に行えない恐れもある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、製造工程途中における半導体装置にバーンイン処理を施すに当たり、バーンインボードの本体を構成する有機系多層配線基板の表面と裏面の内、少なくともソケットが設置されている部分の周辺のほぼ全域を微細開口が敷き詰められた電源-接地配線を設けるものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、製造工程途中における半導体装置にバーンイン処理を施すに当たり、バーンインボードの本体を構成する有機系多層配線基板の表面と裏面の内、少なくともソケットが設置されている部分の周辺のほぼ全域を微細開口が敷き詰められた電源-接地配線を設けているので、有機系多層配線基板上のソルダレジストの剥離が低減される。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体装置の製造方法:aデバイスが形成された多数の半導体チップを準備する工程;b前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程;c多数のソケットを表面上に有するバーンインボードを準備する工程;d前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、ここで、前記バーンインボードは、前記の外に以下を有する:x1内部信号配線層、表側最表層電源-接地配線層および裏側最表層電源-接地配線層を有する有機系多層配線基板;x2前記有機系多層配線基板の裏面のほぼ全域を覆い前記裏側最表層電源-接地配線層に属する裏側電源-接地配線;x3前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源-接地配線層に属する表側電源-接地配線;x4前記有機系多層配線基板の前記表面および前記裏面のほぼ全域を覆うソルダレジスト膜;x5前記表側電源-接地配線および前記裏側電源-接地配線のほぼ全域に敷き詰められた微細開口。2.前記項1の半導体装置の製造方法において、前記多数のソケットの各々は、以下を有する:y1裏面に外周の各辺の中央部に設けられた枠状突出部;y2前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部。3.前記項2の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられている。4.前記項3の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線にも、前記微細開口が敷き詰められている。5.前記項3の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線には、前記微細開口が設けられていない。6.前記項1から5のいずれか一つの半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。7.前記項1から6のいずれか一つの半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏125度前後の温度である。8.前記項1から7のいずれか一つの半導体装置の製造方法において、前記表側電源-接地配線は、電源配線および接地配線の一方であり、前記裏側電源-接地配線は、前記電源配線および前記接地配線の他方である。9.前記項1から8のいずれか一つの半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。10.前記項2から5のいずれか一つの半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられていない。11.請求項1から10のいずれか一つの半導体装置の製造方法において、前記表側電源-接地配線および前記裏側電源-接地配線の開口率は、15以上、35以下である。12.請求項1から11のいずれか一つの半導体装置の製造方法において、前記表側電源-接地配線は、接地配線である。13.以下の工程を含む半導体装置の製造方法:aデバイスが形成された多数の半導体チップを準備する工程;b前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程;c多数のソケットを表面上に有するバーンインボードを準備する工程;d前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、ここで、前記バーンインボードは、前記の外に以下を有する:x1内部信号配線層、表側最表層電源-接地配線層および裏側最表層電源-接地配線層を有する有機系多層配線基板;x2前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源-接地配線層に属する表側電源-接地配線;x3前記有機系多層配線基板の前記表面のほぼ全域を覆うソルダレジスト膜;x4前記表側電源-接地配線のほぼ全域に敷き詰められた微細開口。14.請求項13の半導体装置の製造方法において、前記多数のソケットの各々は、以下を有する:y1裏面に外周の各辺の中央部に設けられた枠状突出部;y2前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部。15.請求項14の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられている。16.請求項15の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線にも、前記微細開口が敷き詰められている。17.請求項15の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源-接地配線には、前記微細開口が設けられていない。18.請求項13から17のいずれか一つの半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。19.請求項13から18のいずれか一つの半導体装置の製造方法において、前記表側電源-接地配線の開口率は、15以上、35以下である。20.請求項13から19のいずれか一つの半導体装置の製造方法において、前記表側電源-接地配線は、接地配線である。21.前記項13から20のいずれか一つの半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏125度前後の温度である。22.前記項13から21のいずれか一つの半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。23.前記項14から22のいずれか一つの半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源-接地配線が設けられていない。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。これを具体的に例示するとすれば、樹脂封止等の封止がなされ、リードおよび単数又は複数の半導体チップを含む樹脂封止型デバイスが典型的なものであるが、BGABallGridArrayWLP型デバイス、WaferLevelPackage型デバイス、フリップチップ用のベアチップBareChip等のようにバンプ電極が搭載されたものもある。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願に於いて、バーンイン処理、バーンインテスト、バーンイン等というときは、ほぼ老化処理AgingTreatmentと同じ意味で使用する。すなわち、被検査デバイスに各種のストレスを印加しながら比較的長時間たとえば、数時間程度、動作させて、個体の時間軸を将来へシフトさせる処理である。各種のストレスとは、たとえば高温環境たとえば、摂氏125度前後の室温より高い温度、低温環境たとえば、摂氏マイナス40度前後、高湿度環境、通常よりも高い電圧又は電流等である。これによって、潜在的な初期故障が顕在化加速効果し、この顕在化された被検査デバイスは、バーンイン処理中のモニタや、その後に行われる最終テストパッケージテスト、選別テスト等に於いて、不良と判断され、排除される。また、バーンイン処理の時間を利用して、他の検査の特定項目を実施することがあるが、このような処理を特にテストバーンインと呼ぶ。なお、実質的には、テストバーンインは、バーンイン処理中のモニタの一部ということもできる。7.本願に於いて、特に前記有機系多層配線基板、裏側電源-接地配線、表側電源-接地配線、ソルダレジスト膜、微細開口等について、ほぼ全面というときは、技術的に困難な部分および他の理由で例外的に除外された部分等以外は全面にという意味で使用する。なお、本願に於いて、裏側電源-接地配線、表側電源-接地配線等における電源-接地配線とは、電源配線又は接地配線を意味する。また、裏側電源-接地配線、表側電源-接地配線等について、開口率とは、微細開口の面積を、裏側電源-接地配線または表側電源-接地配線を構成するメタル膜部分の面積と微細開口の面積の和で割ったものを百分率で示したものである。更に、裏側電源-接地配線、表側電源-接地配線等について、微細開口の微細とは、たとえば微細開口を構成する2次元図形の代表的な最小寸法たとえば長方形のスリットなら短辺の長さおよび微細開口の配列の最小ハーフピッチたとえば直交する方向でピッチが異なるときは小さい方が、ソケットの一辺の長さと比較して、十分に小さいことを言う。8.本願に於いては、たとえば、バーンインボードの表面又は裏面の大部分を覆う広域配線を扱うが、これは、通常のランドや信号配線に比べて、十分に広い面積をマクロ的に一様に微細開口よりも十分大きなスケールで一様被覆する配線を言う。通常、これらの広域配線は、接地配線又は電源配線である。その場合、単に広域配線というときは、対象としている領域について、微細開口がほぼ一様に分布し、または敷き詰められたメッシュ状広域配線微細開口分布導体パターンと、微細開口が実質的にない塗りつぶし広域配線敷き詰め導体パターンの両方を含む。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態の半導体装置の製造方法におけるバーンイン処理に先行する主要プロセス等の説明主に図1から図7本願では、主に被検査デバイスとして、ロジック系半導体集積回路装置、SOCSystemonChip型半導体集積回路装置、マイクロコンピュータ用半導体集積回路装置等の非メモリ系半導体装置を例に取り具体的に説明するが、本願の各実施の形態は、メモリ系半導体装置にも適用できることは言うまでもない。ここでは、パッケージ形式として、リードフレームを用いた個別樹脂封止を用いたものを具体的に説明するが、MAPMoldArrayPackage方式パッケージやバンプ電極を形成するBGA方式パッケージ、WLP方式パッケージ、ベアチップ等でもよいことはいうまでもない。図1は本願の一実施の形態の半導体装置の製造方法における製造プロセスのアウトラインを示すプロセスブロックフロー図である。図2は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中ウエハプロセス完了時点の半導体ウエハの外観を示すウエハ斜視図である。図3は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中リードフレーム準備工程完了時点のリードフレーム等の外観を示すリードフレーム等の斜視図である。図4は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中ダイボンディング工程完了時点のリードフレーム等の外観を示すリードフレーム等の斜視図である。図5は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中ワイヤボンディング工程完了時点のリードフレーム等の外観を示すリードフレーム等の斜視図である。図6は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中樹脂封止工程完了時点のリードフレーム等の外観を示すリードフレーム等の斜視図である。図7は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中パッケージング工程完了時点のパッケージ等の外観を示すパッケージ等の斜視図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法におけるバーンイン処理に先行する主要プロセス等を説明する。図1および図2に示すように、各チップ領域2ダイシング後は、チップ2にデバイスが形成されたウエハ1、すなわちウエハ工程101が完了したウエハ1に対して、ウエハプローブ検査102が実行される。次に、ウエハテスト工程102が完了したウエハに対して、必要に応じて、バックグラインディングが実行され、ウエハ厚さが、元のたとえば1000から700マイクロメートル程度の範囲から、たとえば、300から10マイクロメートルの範囲の所望の厚さにされる。次に、ウエハ1は、ダイシング等により、個々のチップ2半導体チップに分割される図1のダイシング工程103。まず、図3に示すように、リードフレーム3を準備する図1のリードフレーム準備工程104。同図よりわかるように、リードフレーム1図の表側がチップ搭載面3aであるの枠部6によって複数の単位デバイス領域5が一体的に保持されており、各単位デバイス領域5の中心部には、ダイパッド8が配置されている。このダイパッド8は、ダイパッドサポートバー9ダイパッド吊りリードにより周辺の枠部6に連結されており、ダイパッド8の周りには、リード4が配置されている。次に、ダイボンディング装置内において、図4に示すように、各ダイパッド8上に、接着剤層等の仲介膜を介して、半導体チップ2を固定または搭載する図1のダイボンド工程105。具体的には、半導体チップ2の裏面を、接着剤層等を介してダイパッド8に接着する。その後、リードフレーム3はダイボンディング装置からワイヤボンディング装置へ移送される。次に、ワイヤボンディング装置内において、図5に示すように、半導体チップ2の表側主面電極パッド形成面上に形成された多数の電極パッドボンディングパッドと半導体チップ2の外部の多数のリード4より正確には、インナリード部の間をボンディングワイヤ11で相互接続する図1のワイヤボンディング工程106。次に、図6に示すように、リードフレーム3は、モールド装置に移送され、たとえば、各単位デバイス領域5毎に、トランスファーモールド法等により、封止樹脂で封止される図1の樹脂モールド工程107。この時点では、インナリード部とアウタリード部4pの接続部周辺で、多数のリード4はタイバー14ダムバーによって、相互に連結されていることがわかる。その後、モールド装置から排出され、たとえば摂氏175度程度で数時間程度、ポストキュア完全硬化処理を実行した後、アウタリード部4pへの半田メッキ等のメッキ処理図1のリードメッキ工程108が実施される。その後、リードフレーム3は、たとえばタイバー切断装置に移送される。次に、たとえばタイバー切断装置内においてタイバー14ダムバーを切断する。その後、リードフレーム3は、タイバー切断装置から、たとえばマーキング装置に移送される。次に、マーキング装置内において、レジン封止体7の上面7aへのマーキングが実行されるマーキング工程109。続いて、リードフレーム3は、マーキング装置から、たとえばリード成形切断装置に移送される。そして、リード成形切断装置内に於いて、各単位デバイス領域5のアウタリード部4pの成形、リードフレーム3からの分離等が実行され図1のリード成形切断工程110、その結果、個々の半導体装置7半導体パッケージを得る。2.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等の説明主に図8から図17ここでは、バーンインボードの本体を構成する有機系多層配線基板として、4層配線基板を例にとり具体的に説明するが、配線等が可能である限り、2層または3層配線基板でも、5層以上の配線基板でもよい。本願では、主にバーンインボードの上面ソケットが設置されている面にメッシュ状広域配線としての接地配線を配置して、バーンインボードの下面にメッシュ状広域配線としての電源配線を配置する例を具体的に説明する。しかし、上面および下面の両方にメッシュ状広域配線としての接地配線を配置してもよいし、上面および下面の両方にメッシュ状広域配線としての電源配線を配置しても良い。また、ここでは、有機系多層配線基板の上下の最表配線層の両方に、広域電源-接地配線すなわち、その面のほぼ全面を覆う接地配線又は電源配線を配置した例を具体的に説明するが、雑音や電源強化の問題がなければ、たとえば上面ソケットが置かれている面のみに広域接地配線一般に広域電源-接地配線を設けても良い。同様に、下面にのみ広域接地配線一般に広域電源-接地配線を設けても良い。更に、以下では、コーナ支持部の下部の有機系多層配線基板の上面に広域電源-接地配線等が延在している例を具体的に説明するが、この部分の広域電源-接地配線等の存在は必須でないことは言うまでもない。なお、バーンインボード上のソケットの数は、実際は、被検査デバイス1個あたりの処理時間を稼ぐために、もっと多いが、ここでは、図面が煩雑になるので、比較的少ない数にとどめた。図8は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの上面図である。図9は図8のA-A’断面の模式断面図であるこの図では、薄膜構造は図示しない。図10は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの下面図である。図11は図8の単位ソケット周辺領域35の拡大上面図である。図12は図10の単位ソケット周辺領域35の拡大下面図である。図13は図11の上部外枠周辺切り出し領域R1の拡大上面図である。図14は図13のB-B’断面の模式断面図である通常、貫通ビア内面やランド等の外表面の金属部分には、半田コートがされているが、表示が煩雑になるので、メタルピン等が接続された貫通ビア部分のみで、これを示した。図15は図13のC-C’断面の模式断面図である。図16は図13のD-D’断面の模式断面図である。図17は図13のE-E’断面の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明する。図8に示すように、バーンインボード21たとえば、縦250ミリメートル程度、横290ミリメートル程度は、主に、本体部分であるガラスエポキシ系多層配線基板等の有機系多層配線基板32から構成されており、有機系多層配線基板32の一端には、たとえば単数又は複数のボードコネクタ差込部33が設けられている。有機系多層配線基板32の表面32aには、多数のソケット22が、たとえばマトリクス状に接地されており、ボードコネクタ差込部33側端部には、バーンイン処理およびその中でのモニタ等のためのテスト信号を処理するテスト信号処理部34が設けられている。そして、有機系多層配線基板32の表面32aの大部分を占める部分には、表面電源-接地配線36aとしての広域配線が設けられている。この広域配線36aは、この例では、たとえば、接地配線である。ただし、ソケット22たとえば、縦35ミリメートル程度、横35ミリメートル程度の下部の大部分、ソケット22の側方近傍の一部、テスト信号処理部34の大部分、および有機系多層配線基板32の表面32aの周辺端部近傍には、この例では、広域配線は設けられていない。これは、たとえば、以下のように理由による。ソケット22の下部の大部分は、たとえば、ソケット側の都合および信号配線等が密集しているために、広域配線等を配置しない習慣がある。ソケット22の側方近傍の一部は、たとえば信号配線および貫通ビアを密集させる必要から、広域配線等を配置することが困難である。テスト信号処理部34の大部分は、たとえば多数のテスト用LSILargeScaleIntegration等が集積され、その間の複雑な配線があるため広域配線等を配置することが困難である。有機系多層配線基板32の表面32aの周辺端部近傍は、たとえば変形を受けやすいほか、バーンイン装置のスロット等との摩擦等もあり、広域配線等を配置することが不適当だからである。ただし、このような問題がない場合又は、このような問題があっても他に必要があるときは、この限りでない。有機系多層配線基板32の表面32a上のほぼ全域は、ソルダレジスト膜44有機系絶縁膜によって被覆されている。ほぼ全域を被覆しているといっても、先の広域配線と同様に、技術的に困難な部分および他の理由で例外的に除外された部分等のソルダレジスト膜44がない部分がある。たとえば、有機系多層配線基板32の表面32aの周辺端部近傍は、広域配線と同様の理由により、この例では、ソルダレジスト膜44は形成されていない。ただし、このような問題がない場合又は、このような問題があっても他に必要があるときは、この限りでない。図8に於いて、単位ソケット周辺領域35は、広域配線36aの形成されている領域をソケット22が配置されている周辺の単位領域に切り分けたものであり、各単位ソケット周辺領域35内のレイアウトは、一般に、ほぼ同じレイアウトと見ることができる。従って、以下では、バーンインボード21の詳細レイアウトについて、説明するときは、原則として、一つの単位ソケット周辺領域35について説明することにする。なお、図8に表面電源-接地配線36aで示した部分以外、たとえば、テスト信号処理部34の一部にも、広域配線は形成されているが、図示の都合上、表示は省略した。次に、図8のA-A’断面の断面構造の概要を図9に示す。図9に示すように、バーンインボード21の本体である有機系多層配線基板32の裏面32b側には、裏面32bを保護するための裏面カバー37が取り付けられており、有機系多層配線基板32の裏面32bと裏面カバー37の間の各所には強度を保持するためのスペーサ38が挿入されている。次に、有機系多層配線基板32の裏面32bの図8に対応する平面レイアウトの概要を図10に示す。図10に示すように、そのレイアウトは、この精度では、表面32aのレイアウトとほぼ同じである。この場合、表面32aの広域配線36aに対応するものは、裏面電源-接地配線36b広域配線36bである。この広域配線36bは、この例では、たとえば、電源配線である。後に説明するように、広域配線36aと広域配線36bの相違は、ソケット22との関係で、広域配線36bの方が、被覆面積が広いことである。なお、広域配線に関して、被覆面積というときは、原則として、微細開口の面積を含むものとする。図8と同様に、図10に於いても、裏面電源-接地配線36bで示した部分以外、たとえば、テスト信号処理部34の一部にも、広域配線は形成されているが、図示の都合上、表示は省略した。ただし、表面32aと比較して、裏面32b側では、テスト信号処理部34における広域配線36bの被覆範囲は、一般に広い。これは、ここに配置されるデバイスが主にSMTSurfaceMountPackage型デバイスであるため、裏面32b側の方がスペースに余裕があるからである。また、この例では、広域配線36a、36bは、ほぼ全範囲に亘りメッシュ状広域配線となっており、微細開口がほぼ一様に分布し、または敷き詰められている。しかし、何らかの理由により、一部を塗りつぶし広域配線とすることを排除するものではない例えば、図27等参照。次に、図8の単位ソケット周辺領域35の部分の有機系多層配線基板32の表面32aのレイアウトの詳細を図11に示す。図11に示すように、たとえば、銅を主要な成分とする銅系メタル膜で構成された広域配線36a表面電源-接地配線が、ソケット22の下部における角部コーナ支持部30と、ソケット22の下部における中央部主にデバイスステージ24に対応する部分を除くソケット22の周辺全体に敷き詰められている。ソケット22の中央部は、後に説明するデバイスステージ24図20参照の位置に対応しており、その周辺4方向に、ほぼ回転対照的に、同様なソケットピン用ビア配置領域48および下部突出部周辺貫通ビア形成領域47が配置されている。ソケットピン用ビア配置領域48および下部突出部周辺貫通ビア形成領域47と45度回転した周辺4方向に、コーナ支持部30その下部領域があり、先に説明したように、この領域にも、メッシュ状広域配線36aが延在している。下部突出部周辺貫通ビア形成領域47には、貫通ビアおよびビア端のランド40たとえば銅系メタル膜および、これらを相互に連結する相互接続配線41たとえば銅系メタル膜が設けられている。次に、図8の単位ソケット周辺領域35の部分の有機系多層配線基板32の裏面32bのレイアウトの詳細を図12に示す。図12に示すように、レイアウトは、表面32a側とほとんど同一であるが、デバイスステージ24図11に対応する部分とその周辺にもメッシュ状広域配線36a裏面電源-接地配線が延在している点が相違している。これは、表面32a側のように、各種の制約が少ないからである。また、貫通ビア端のランド間を接続する相互接続配線41は、一般に、表面32a側に形成されることが多い。次に、図11の上部外枠周辺切り出し領域R1を拡大して図13に示す。図13に示すように、貫通ビア40aの周りには、貫通ビア端のランド40bが設けられており、このランド40bと相互接続配線41が一体のメタル膜を形成している。表面電源-接地配線36aメッシュ状広域配線には、微細開口39が一様に分布するように設けられており、この例では、たとえば、正方格子上に配列されている図11等参照。微細開口39の一辺の長さLは、たとえば、1ミリメートル程度好適な範囲としては、たとえば0.5ミリメートル程度から数ミリメートル程度であり、正方格子のハーフピッチHPは、たとえば、1ミリメートル程度好適な範囲としては、たとえば0.5ミリメートル程度から数ミリメートル程度である。従って、この例では、開口率は25程度好適な範囲としては、たとえば15程度から35程度である。なお、本実施の形態では、微細開口39の1辺の長さは、ランド40bの直径とほぼ同じか、あるいはランド40bの直径よりも小さい。また、微細開口39が長方形のスリットの場合は、短辺の長さが、ランド40bの直径とほぼ同じか、あるいはランド40bの直径よりも小さい。図13からわかるように、下部突出部周辺貫通ビア形成領域47枠状突出部外部近傍領域42とソケットピン用ビア配置領域48の和領域には、メッシュ状広域配線36a広域配線は、形成されていない。これは、一つには、貫通ビア40a、ランド40b、相互接続配線41等が比較的密集して配置されているからである。下部突出部周辺貫通ビア形成領域47の内の枠状突出部外部近傍領域42は、ソケット22の占める領域ではないが、例外的にメッシュ状広域配線36aが形成されていない領域であり、ソケットピン用ビア配置領域48は、後に説明するソケット22の裏面リセス領域28と平面的にオーバラップする領域である。なお、図12に対応する裏面側は、図13と相互接続配線41の部分以外は、ほぼ同一であるので説明は繰り返さない通常、裏面側においては、この部分の相互接続配線41に対応する相互接続配線は、ないか、有ったとしても比較的少ない。図13のB-B’断面の有機系多層配線基板32の詳細構造を図14に示す。図14に示すように、有機系多層配線基板32は、たとえば、4層ガラスエポキシ系配線基板であり、この4層配線層は、たとえば、表側最表層電源-接地配線層45aこの例では接地配線層である、第2層内部信号配線層45b、第3層内部信号配線層45cおよび裏側最表層電源-接地配線層45dこの例では、電源配線層であるから構成されている。また、有機系多層配線基板32の絶縁シートの構成は、この例では、たとえばガラスエポキシ系の3枚のプリプレグPrepreg、すなわち、有機系絶縁シート46a,46b,46cからなっている。なお、有機系多層配線基板32の絶縁シートの構成は、これに限定されるものではなく、例えば、コア材と、このコア材の表裏面に形成された2枚のプリプレグとからなっているものでもよい。有機系多層配線基板32バーンインボード21の本体には、複数の貫通ビア40aが設けられており、その幾つかはソケット22のコンタクト電極27図20参照の下部ピン部27pが貫通している。貫通ビア40aの内面には、ビア内メタル膜50たとえば銅系メタル膜が形成されている。コンタクト電極27がある部分は、ソケット22の裏面リセス領域28に当たる。有機系多層配線基板32の表面32a上、すなわち表側最表層電源-接地配線層45aには、ランド40b、相互接続配線41、表面電源-接地配線36a等が設けられており、ランド40b、相互接続配線41、表面電源-接地配線36aこの例では接地配線であるおよび有機系絶縁シート46a上の主要な部分は、ソルダレジスト膜44で被覆されている。ソルダレジスト膜44は、貫通ビア40a上およびランド40b周辺以外のほぼ全域を被覆している。ランド40b周辺を被覆しないのは、半田膜を当該部分に形成するためである図14から図17では、図示の都合上、ピン接続部ビア内部等以外の半田層を表示していない。ここで、ソケット22の下部枠状突出部29の下面が、相互接続配線41上に形成されたソルダレジスト膜44の上面の位置にきていることに注目する必要がある。詳細に説明すると、図13のE-E‘断面である図17に示すように、ソケット22の下部枠状突出部29は、平面的に見てソケット29の内外に亘って延在する複数の相互接続配線41のそれぞれの一部と重なる位置に配置される。このような状態において、ソケット22の各角部コーナ支持部30と重なる領域に表面電源-接地配線36aが配置されていない場合、有機系多層配線基板32の表面32a上に形成されたソルダレジスト膜44の平坦度が低下する。すなわち、図17において、有機系多層配線基板32の表面32a上において、コーナ支持部30と重なる領域に形成されるソルダレジスト膜44の表面は、相互接続配線41上に形成されるソルダレジスト膜44の表面よりも低い位置に置かれる。この結果、ソケット22内に半導体装置半導体パッケージを収納する際に生じる圧力押圧力、操作圧力が、相互接続配線41上に形成されるソルダレジスト膜44を介して相互接続配線41に集中し、相互接続配線41が断線する虞がある。しかしながら、本実施の形態では、この構成は必須ではないが、平面的に見てソケット22の各角部コーナ支持部30と重なる領域にも、表面電源-接地配線36aを配置しているため、図17に示すように、有機系多層配線基板32の表面32a上において、コーナ支持部30と重なる領域に形成されるソルダレジスト膜44の表面を、相互接続配線41上に形成されるソルダレジスト膜44の表面とほぼ同じ位置に置くことができる。この結果、ソケット22内に半導体装置半導体パッケージを収納する際に生じる圧力押圧力、操作圧力が、相互接続配線41だけでなく、コーナ支持部30と重なる領域に配置された表面電源-接地配線36aにも分散されるため、相互接続配線41が断線する確率を低減することができる。第2層内部信号配線層45bには、ランド40b、第2層内部信号配線49b等が設けられており、それぞれ対応する貫通ビア40aのビア内メタル膜50と接続されている。第3層内部信号配線層45cには、ランド40b、第3層内部信号配線49c等が設けられており、それぞれ対応する貫通ビア40aのビア内メタル膜50と接続されている。有機系多層配線基板32の裏面32b上、すなわち裏側最表層電源-接地配線層45dには、ランド40b、裏面電源-接地配線36bこの例では電源配線である等が設けられており、ランド40b、裏面電源-接地配線36bおよび有機系絶縁シート46c上の主要な部分は、ソルダレジスト膜44で被覆されている。ソルダレジスト膜44は、貫通ビア40a上およびランド40b周辺以外のほぼ全域を被覆している。有機系多層配線基板32バーンインボード21の本体の表面32a側には、ソケット22が設置されており、そのコンタクト電極27の下部ピン部27pは、対応する貫通ビア40aを貫通しており、半田層43によって、ビア内メタル膜50と接続されている。ここで、ソケット22の下部枠状突出部29は、有機系多層配線基板32の表面32a上に於いて、相互接続配線41上のソルダレジスト膜44の上に置かれている。次に、図13のC-C’断面を図15に示す。図15に示すように、有機系多層配線基板32バーンインボード21の本体の表面32a上には、表面電源-接地配線36aが設けられており、この表面電源-接地配線36aおよび有機系多層配線基板32の表面32a上には、ソルダレジスト膜44が設けられている。そして、この表面電源-接地配線36a上のソルダレジスト膜44には、コーナ支持部30を介してソケット22が設置されている。このように、ソケット22のコーナ支持部30と重なる領域に配置され、かつ表面電源-接地配線36a上に形成されたソルダレジスト膜44の表面が、ソケット22のコーナ支持部30と重なる領域に表面電源-接地配線36aが配置されない場合に比べて比較的高い位置に置かれているので、ソケット22の下部枠状突出部29と相互接続配線41の摩擦により、相互接続配線41を損傷することが低減される。また、有機系多層配線基板32の裏面32b上には、裏面電源-接地配線36bが設けられており、この裏面電源-接地配線36bおよび有機系多層配線基板32の表面32b上には、ソルダレジスト膜44が設けられている。次に、図13のD-D’断面を図16に示す。図16に示すように、断面の状況は図15に示すところとほぼ同じであるが、表面電源-接地配線36aおよび裏面電源-接地配線36bに微細開口39がある点が異なっている。次に、図13のE-E’断面を図17に示す。図17に示すように、断面の状況は図16に示すところとほぼ同じであるが、有機系多層配線基板32の表面32a上に、複数の相互接続配線41がある点が異なっている。このとき、先に述べたように、ソケット22の下部枠状突出部29は、複数の相互接続配線41上のソルダレジスト膜44の上にある。なお、ソルダレジスト膜44は、有機系多層配線基板32の表面32a上微細開口39を含む、表面電源-接地配線36aおよび複数の相互接続配線41上を被っている。同様に、有機系多層配線基板32の裏面32b上においても、ソルダレジスト膜44は、有機系多層配線基板32の裏面32b上微細開口39を含むおよび裏面電源-接地配線36b上を被っている。3.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等の説明主に図18から図21ここでは、バーンインソケットとして標準的な自動装填用ソケットの一例を示すが、バーンインソケットは、種々のものが存在し、いずれの形式を使用してもよいことは言うまでもない。また、この種の自動装填用ソケットの機械動作メカニズムについては、よく知られているところであるので、説明は省略し、ここでは、コンタクト電極の動きのみを模式的に説明する。ここでは、被テストデバイスとして、QFPQuadFlatPackageを例にとり具体的に説明するが、被テストデバイスのパッケージ形式デバイス形式は、QFPのほか、QFNQuadFlatNonLead、BGABallGridArray、ベアチップ等であっても良い。図18は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式上面図である。図19は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式下面図である。図20は図18のX-X’断面の模式断面図である。図21は図18のP-P’断面の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明する。テストソケット22の上面模式図を図18に示す。図18に示すように、ソケット22の中央部には、被テストデバイスが置かれるデバイスステージ24があり、その周りには、被テストデバイスの外部リード等が置かれるリードステージ25がある。ソケット22の上部底面26からは、多数のコンタクト電極27が突出して、その先端部は、リードステージ25に向け降下している。ソケット22の端部には、周辺を囲むように、上部外枠23が設けられている。次に、図18のソケット22の下面図を図19に示す。図19に示すように、ソケット22の裏面側には、たとえば十字条の裏面リセス領域28があり、これに対応して、相互に、ほぼ同じ高さに突出した各コーナ部のコーナ支持部30および、これらを連結する下部枠状突出部29がある。次に、図18および図19のX-X’断面を図20に示す。図20に示すように、この例ではデバイス保持台31のデバイスステージ24は、リードステージ25よりも若干、高くなっている。また、コンタクト電極27の他端は下部ピン部27pとなっており、有機系多層配線基板32バーンインボード21の本体に設けられた貫通ビア40aを貫通している。この図からわかるように、ソケット22の側方においては、ソケット22は、下部枠状突出部29を介して、有機系多層配線基板32の表面32aと接触している。次に、図18および図19のP-P’断面を図21に示す。図21に示すように、ソケット22の各コーナ部においては、ソケット22は、コーナ支持部30を介して、有機系多層配線基板32の表面32aと接触している。4.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等の説明主に図22から図24なお、バーンイン装置に収納されるバーンインボードの数は、実際は、被検査デバイス1個あたりの処理時間を稼ぐために、もっと多いが、ここでは、図面が煩雑になるので、比較的少ない数にとどめた。図22は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等を説明するためのバーンイン装置の斜視図である。図23は図22のバーンイン装置の扉を開いたときの模式正面図である。図24は図23のバーンイン装置の内部の状況を見るための側面模式透視図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等を説明する。図1のバーンイン工程111に使用するバーンイン装置51の斜視図を図22に示す。図22に示すように、バーンイン装置51は、バーンインボード21を出し入れする扉52とバーンイン処理を制御する操作パネル53を有する。次に、図22のバーンイン装置51の扉52が扉支持部57に支持されて開いた状態の正面図および側面模式透視図をそれぞれ図23および図24に示す。図23および図24に示すように、この例では、高温槽54内に、スロット55を介して、多数のバーンインボード21被テストデバイスを搭載したものが設置されている。各バーンインボード21は、たとえば、その後方端部に於いて、ボードコネクタ56等により、バーンイン装置51に接続されている。5.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理等の説明主に図25、図26および図1バーンイン処理における各種のストレスについては、ここでは、高温環境を中心に説明する。これは、初期不良の加速要因として、通常最も有力とされているからである。もっとも、他のストレス要因を重層的に付加するか、または、それらを単に追加する等ことを排除するものではない。図25は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理のソケットへの被検査デバイスのセット装填途中の様子を説明するための図20に対応するソケット等の模式断面図である。図26は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理の実行中のソケットと被検査デバイスの関係を示すための図20に対応するソケット等の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理等を説明する。図7の状態の被処理デバイスは、バーンイン装置51の外部に於いて、たとえば、自動挿入装置により、図8のバーンインボード21のソケット22にセットされる。この際の被処理デバイス7の構造の一例を簡単に説明する。被処理デバイス7は、この例では、たとえば、樹脂封止体7たとえば、エポキシ樹脂系封止樹脂とこれから突出する多数のリード4等から構成されており、たとえば樹脂封止体7の内部には、半導体チップ2、ダイパッド8、ボンディングワイヤ11たとえば金系ボンディングワイヤ等が封じられている。ボンディングワイヤ11は、半導体チップ2上のパッド10例えば、アルミニウム系ボンディングパッドとリード4のインナリード部の間を接続している。図25に示すように、被処理デバイス7をソケット22にセットする際には、セット動作に連動して、コンタクト電極27が開いて、被処理デバイス7の挿入路を開ける。次に、図26に示すように、被処理デバイス7が所定の位置に来ると、この動きに連動して、コンタクト電極27が元の形状に戻り、リード4をリードステージ25に押し付けるすなわち、コンタクト電極と半導体装置の外部端子がコンタクトした状態になる。バーンイン処理はこの状態で実施される。これで、被処理デバイス7の各リード4とソケット22の間の接続が完成したことになる。図10の全てのソケット22に被処理デバイス7がセットされると、そのバーンインボード21は、他のバーンインボードとともに、バーンイン装置51のスロット55に挿入され、ボードコネクタ56に接続される。被処理バーンインボード21を入れ終わると、バーンイン処理工程111図1が開始される。バーンイン処理は、この例では、たとえば8時間程度通常の範囲としては、数時間から十数時間である。高温槽54のバーンイン処理時の温度は、例えば、摂氏125度程度であるこの他の温度でも良いが、加速の必要性およびデバイス等の耐熱性の問題があり、現時点では、実用上、一定の温度範囲、すなわち、摂氏125度前後の温度に制限される。このバーンイン処理中、被処理デバイス7には、通常の電圧電流または通常よりも高い電圧電流が印加され、動作状態に保持されている。また、一般にこのバーンイン処理中は、各被処理デバイス7の状態がモニタされており、故障等が発生したデバイスが特定され記録される通常、電子データとして記憶装置に記憶される。また、故障により、問題が生じる可能性のある被処理デバイス7の電源供給が断たれる。更に、比較的低速で時間を要する検査項目本来であれば、ウエハプローブ検査や最終検査等で実行する検査項目の一部などが、実行される場合があるすなわち、テストバーンインである。バーンイン処理が終了すると、被処理バーンインボード21が取り出され、例えば、自動抜き取りされ、記憶されたモニタデータ等に従って、不良品が除外され、良品は図1に示すように、次のパッケージテスト工程112最終テストに進む。そこで、パッケージテスト工程112デバイスあたりの検査時間は、通常、数秒程度であるを通過した被処理デバイス7は、外観検査工程113図1で外観検査され、良品である被処理デバイス7は、梱包工程114図1に進む。その後、梱包が完了した製品は、出荷される図1の出荷工程115。6.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例の説明主に図27このセクションでは、図11に対する表面電源-接地配線36aのレイアウトの変形例を説明する。なお、図11の例でも同じであるが、これらの例では、表面電源-接地配線36aは、コーナ支持部30の下方のほぼ全領域にあるが、必ずしも、コーナ支持部30の下方のほぼ全領域にある必要はない。図27は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例を説明するための図11に対応する図8の単位ソケット周辺領域35の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例を説明する。図27に示すように、図11との相違は、ソケット22のコーナ支持部30の下方に当たる部分の表面電源-接地配線36aが、メッシュ状広域配線となっておらず、塗りつぶし広域配線となっているところにある。このことによって、コーナ支持部30の下方のソルダレジスト膜44は、平坦な表面電源-接地配線36a上に作られることになり、コーナ支持部30は、十分に高い位置に押し上げられることになる。このコーナ支持部30の下方のソルダレジスト膜44の上面は、下部枠状突出部29がある下部突出部周辺貫通ビア形成領域47のソルダレジスト膜44の上面と比較して、若干上に来るので、下部枠状突出部29との摩擦による相互接続配線41図13参照の損傷を更に低減することができる。ただし、図11のようにコーナ支持部30の下方がメッシュ状広域配線となっている場合に比べて、バーンインボード21の表面からのソルダレジスト片の脱落頻度は、若干高くなる傾向にある。7.本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例等の説明主に図28および図29図28は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例スリット状微細開口直交格子レイアウトを説明するための表面電源-接地配線裏面電源-接地配線の微細開口平面レイアウト図である。図29は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例ドット状微細開口千鳥レイアウトを説明するための表面電源-接地配線裏面電源-接地配線の微細開口平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例等を説明する。1スリット状微細開口主に図28図11、図12、および図27における微細開口39の形状およびレイアウトは、正方形開口の直交格子状配列に限られことなく、図28に示すように、長方形開口の直交格子状配列でもよい。また、長方形開口の斜方格子状配列でも良い。2ドット状微細開口千鳥配列主に図29また、図11、図12、および図27における微細開口39の形状およびレイアウトは、正方形開口の直交格子状配列に限られことなく、図29に示すように、正方形開口の斜方格子状配列でも良い。8.前記実施の形態変形例を含むに関する補足的説明並びに全般についての考察以上説明したように、前記各実施の形態は、バーンインボードに起因する量産検査工程の不具合を防止するために、バーンインボードの本体を構成する有機系多層配線基板の上面ソケットが設置されている面および下面の少なくとも一つに、メッシュ状広域配線としての接地配線または電源配線を配置することにより、ソルダレジスト膜の剥離を低減させるものである。また、前記実施の形態の幾つかはたとえば、図11又は図27、ソケットの下部枠状突出部とバーンインボードの本体を構成する有機系多層配線基板の上面上の配線またはソルダレジスト膜に下部枠状突出部29からの圧力操作圧力が加わることにより、配線が損傷したり、ソルダレジスト膜が剥離したりすることを防止するために、ソケットのコーナ支持部の下部にも広域配線を配置するものである。このことにより、比較的面積の広いコーナ支持部は高く持ち上げられるために、比較的幅の狭いエッジ状の下部枠状突出部と、バーンインボードの本体を構成する有機系多層配線基板の上面上の配線またはソルダレジスト膜が強く接触することを防止することができる。9.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態に於いては、バーンインボードを構成する有機系多層配線基板として、ガラスエポキシ系多層配線基板を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、その他の有機系絶縁板を主要な絶縁層形成材料とする有機系多層配線基板を使用してもよいことは言うまでもない。"