入力信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記入力信号が入力されたときに、イネーブル状態のクロックゲーティングイネーブル信号を生成するEXOR回路と、クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がイネーブル状態のときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がイネーブル状態からディセーブル状態に変化するときに、イネーブル状態の第一の信号を生成するリセット制御回路と、前記第一の信号と前記クロックゲーティング信号が入力され、前記第一の信号がイネーブル状態のときに同期リセットし、前記第一の信号がディセーブル状態で前記クロックゲーティング信号が与えられるとカウント動作してカウント信号を生成するカウンタ回路と、前記第一の信号、前記クロックゲーティング信号、及び前記カウント信号が入力され、前記第一の信号がイネーブル状態のときに前記カウント信号をラッチし、ラッチされたカウント値を第二の信号として出力するフィルタ時間設定回路と、前記カウント信号と前記第二の信号が入力され、前記カウント信号と前記第二の信号の値が一致したときにイネーブル状態の第三の信号を出力する比較回路と、帰還入力される前記出力信号、前記第一の信号、及び前記第三の信号が入力され、デコード処理された第四の信号を生成するデコーダ回路と、を具備し、前記入力信号をデジタル信号処理することを特徴とするデジタルフィルタ回路。前記第四の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第四の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路を更に具備することを特徴とする請求項1に記載のデジタルフィルタ回路。入力端子を介して入力される入力信号とクロック端子を介して入力されるクロック信号が入力され、前記クロック信号に基づいて前記入力信号をサンプリング処理して第一の信号を生成するサンプリング回路と、前記第一の信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記第一の信号が入力されたときに、ハイレベルのクロックゲーティングイネーブル信号を生成するEXOR回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルのときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化するときに、ハイレベルの第二の信号を生成するリセット制御回路と、前記第二の信号と前記クロックゲーティング信号が入力され、前記第二の信号がハイレベルのときに同期リセットし、前記第二の信号がローレベルで前記クロックゲーティング信号が与えられるとカウント動作してカウント信号を生成するカウンタ回路と、前記第二の信号、前記クロックゲーティング信号、及び前記カウント信号が入力され、前記第二の信号がハイレベルのときに前記カウント信号をラッチし、ラッチされたカウント値を第三の信号として出力するフィルタ時間設定回路と、前記カウント信号と前記第三の信号が入力され、前記カウント信号と前記第三の信号の値が一致したときにハイレベルの第四の信号を出力する比較回路と、帰還入力される前記出力信号、前記第一の信号、及び前記第四の信号が入力され、デコード処理された第五の信号を生成するデコーダ回路と、前記第五の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第五の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路と、を具備し、前記入力信号をデジタル信号処理することを特徴とするデジタルフィルタ回路。前記サンプリング回路は、直列接続される複数段のフリップフロップから構成される請求項3に記載のデジタルフィルタ回路。リセット端子から入力されるリセット信号によるリセット解除後、前記リセット制御回路は、前記EXOR回路から出力される前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化すると前記カウンタを同期リセットする前記第二の信号を出力し、前記フィルタ時間設定回路は、前記第二の信号がハイレベルのときに前記カウンタ信号のカウント値を前記クロックゲーティング信号に基づいてラッチすることを特徴とする請求項3又は4に記載のデジタルフィルタ回路。本発明は、フィルタリング時間を変更する制御回路を削減できるデジタルフィルタ回路を提供することにある。一つの実施形態によれば、デジタルフィルタ回路は、EXOR回路、クロックゲーティング回路、リセット制御回路、カウンタ回路、フィルタ時間設定回路、比較回路、及びデコーダ回路が設けられる。EXOR回路は入力信号と帰還入力される出力信号が入力され、出力信号と出力信号とは逆相の入力信号が入力されたときに、イネーブル状態のクロックゲーティングイネーブル信号を生成する。クロックゲーティング回路はクロック信号とクロックゲーティングイネーブル信号が入力され、クロックゲーティングイネーブル信号がイネーブル状態のときに、クロック信号を取り込んでクロックゲーティング信号として出力する。リセット制御回路はクロック信号とクロックゲーティングイネーブル信号が入力され、クロックゲーティングイネーブル信号がイネーブル状態からディセーブル状態に変化するときに、イネーブル状態の第一の信号を生成する。カウンタ回路は第一の信号とクロックゲーティング信号が入力され、第一の信号がイネーブル状態のときに同期リセットし、第一の信号がディセーブル状態でクロックゲーティング信号が与えられるとカウント動作してカウント信号を生成する。フィルタ時間設定回路は第一の信号、クロックゲーティング信号、及びカウント信号が入力され、第一の信号がイネーブル状態のときにカウント信号をラッチし、ラッチされたカウント値を第二の信号として出力する。比較回路はカウント信号と第二の信号が入力され、カウント信号と第二の信号の値が一致したときにイネーブル状態の第三の信号を出力する。デコーダ回路は帰還入力される出力信号、第一の信号、及び第三の信号が入力され、デコード処理された第四の信号を生成する。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図1はデジタルフィルタ回路の構成を示す回路図である。図2はデコーダ回路の真理値表を示す図である。本実施形態では、フィルタリング時間を変更する制御回路を不要として、回路構成を簡素化している。図1に示すように、デジタルフィルタ回路1には、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、フィルタ時間設定回路17、クロックゲーティング回路18、フリップフロップ24、及び端子41乃至44が設けられる。デジタルフィルタ回路1は、民生用や産業用のアナログデジタル混載LSI、システムLSI、SoCsystemonachipなどに適用される。ここでは、デジタルフィルタ回路1は、車載用途に適用されている。入力端子としての端子41には、マイコン2から出力されるフィルタ入力信号である入力信号Sinが入力される。リセット端子としての端子42には、マイコン2から出力されるリセット信号Srstが入力される。クロック端子としての端子43には、PLL回路3から出力されるクロック信号Sclkが入力される。出力端子としての端子44には、記憶回路としてのフリップフロップ24から出力される出力信号Soutが入力される。出力信号Soutは、EXOR回路12及びデコーダ回路16に帰還入力される。ここでは、マイコン2が入力信号Sin及びリセット信号Srstを生成しているが、CPUcentralprocessingunitやDSPdigitalsignalprocessorなどが生成してもよい。デジタルフィルタ回路1は、リセット解除後、端子41を介して入力される入力信号Sinの最初のハイレベルのパルス幅で、任意のフィルタリング時間を設定できる構造となっている。デジタルフィルタ回路1は、フィルタリング時間設定後、マイコン2から出力される入力信号Sinを入力し、ハイレベルの信号が任意の時間継続した場合ハイレベルの信号を出力し、ローレベルの信号が任意の時間継続した場合ローレベルの信号を出力できる構成となっている。デジタルフィルタ回路1では、入力した入力信号Sinがハイレベル或いはローレベルの場合、任意に設定した時間を経過するまでは、出力端子である端子44からの出力は前の状態を保持される。本機能を必要とする時のみ回路を動作させ、必要としないときは、クロックの供給を停止する。このため、外部からデジタルフィルタ回路1を動作させる信号イネーブル信号は必要としない。ロジック回路の中で専用の制御回路や、マイコン2の専用GPIO端子などは必要なくなる。デジタルフィルタ回路1は、回路構成を簡素化しているので複数のチャネルでデジタルフィルタ回路を必要とする場合ほど回路規模の増大を抑制することができる。デジタルフィルタ回路1の詳細は、後述する。サンプリング回路11は、端子41とEXOR回路12の間に設けられる。サンプリング回路11は、直列接続されるフリップフロップ21及びフリップフロップ22から構成される。サンプリング回路11は、非同期の入力信号Sinに対して1クロックの範囲内でのメタステーブル状態に対応でき、サンプリング処理された信号Sfitinを生成する。メタステーブル状態は、通常、1クロックの範囲内におさまっている。フリップフロップ21は、Dポートに入力信号Sinが入力され、クロック信号Sclkの立ち上がりエッジで入力信号SinのデータをラッチしてラッチしたデータをQポートから出力する。フリップフロップ21は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。フリップフロップ22は、Dポートにフリップフロップ21の出力信号が入力され、クロック信号Sclkの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをQポートから信号Sfitinとして出力する。フリップフロップ22は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。EXOR回路は、サンプリング回路11及び端子44とリセット制御回路13の間に設けられる。EXOR回路は、信号Sfltinと帰還入力される出力信号Soutが入力され、論理演算した信号をクロックゲーティングイネーブル信号Sgclkenとして出力する。EXOR回路は、信号Sfltinと出力信号Soutが同じ値ハイレベルイネーブル状態或いはローレベルディセーブル状態のときに、ローレベルディセーブル状態のクロックゲーティングイネーブル信号Sgclkenを生成し、信号Sfltinと出力信号Soutが異なる値のときに、ハイレベルイネーブル状態のクロックゲーティングイネーブル信号Sgclkenを生成する。リセット制御回路13は、EXOR回路12とカウンタ回路14の間に設けられる。リセット制御回路13は、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenがハイレベルイネーブル状態からローレベルディセーブル状態に変化すると、カウンタ14を同期リセットするための信号S2を生成する。信号S2がハイレベルイネーブル状態のときに、カウンタ回路14は同期リセットされる。リセット制御回路13には、フリップフロップ23と2入力AND回路31が設けられる。フリップフロップ23は、Dポートにクロックゲーティングイネーブル信号Sgclkenが入力され、クロック信号Sclkの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをQポートから信号S1として出力する。フリップフロップ23は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。2入力AND回路31は、信号S1とクロックゲーティングイネーブル信号Sgclkenの反転信号が入力され、論理演算処理された信号S2を生成する。クロックゲーティング回路18は、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenがハイレベルイネーブル状態のとき、クロック信号Sclkが与えられるとクロック信号Sclkを取り込んでクロックゲーティング信号Sgclkを生成する。クロックゲーティングイネーブル信号Sgclkenがローレベルディセーブル状態のとき、クロックゲーティング信号Sgclkはローレベルディセーブル状態となる。クロックゲーティング回路18には、2入力OR回路35、ラッチ回路27、及び2入力AND回路33が設けられる。2入力OR回路35は、クロックゲーティングイネーブル信号Sgclkenと信号S2が入力され、論理演算処理された信号S5を生成する。ラッチ回路27は、Dポートに信号S5が入力され、クロック信号Sclkの立ち下がりエッジで、信号S5のデータをラッチし、ラッチされたデータをQポートから信号S6として出力する。2入力AND回路33は、信号S6とクロック信号Sclkが入力され、論理演算処理されたクロックゲーティング信号Sgclkを生成する。カウンタ回路14は、リセット制御回路13と比較回路15の間に設けられる。カウンタ回路14は、RSTポートに信号S2が入力され、CKポートにクロックゲーティング信号Sgclkが入力され、Rポートにリセット信号Srstが入力される。カウンタ回路14は、クロックゲーティング回路18から出力されるクロックとしてのクロックゲーティング信号Sgclkが与えられるとカウント動作をし、カウント値をカウント信号Scountとして出力する。カウンタ回路14は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。フィルタ時間設定回路17は、リセット制御回路13から出力される信号S2がハイレベルイネーブル状態のとき、カウンタ回路14から出力されるカウンタ信号Scountのカウンタ値をラッチして信号Stimedとして出力する。フィルタ時間設定回路17には、2入力OR回路34、フリップフロップ25、2入力AND回路32、及びセットイネーブル付きフリップフロップ26が設けられる。2入力OR回路34は、信号S2と帰還入力されるフリップフロップ25の出力信号であるクロックゲーティングロック信号Sgclklockが入力され、論理演算処理された信号S3を生成する。フリップフロップ25は、Dポートに信号S3が入力され、クロックとしてのクロックゲーティング信号Sgclkの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをQポートからクロックゲーティングロック信号Sgclklockとして出力する。フリップフロップ25は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。2入力AND回路32は、信号S2とクロックゲーティングロック信号Sgclklockの反転信号が入力され、論理演算処理された信号S4を生成する。セットイネーブル付きフリップフロップ26は、Dポートにカウント信号Scountが入力され、ENポートに信号S4が入力され、信号S4がハイレベルイネーブル状態のとき、クロックとしてのクロックゲーティング信号Sgclkに基づいてカウント信号Scountのカウント値をラッチし、ラッチされたデータを信号Stimedとして出力する。セットイネーブル付きフリップフロップ26は、Sポートにリセット信号Srstが入力される。比較回路15は、カウンタ回路14及びフィルタ時間設定回路17とデコーダ回路16の間に設けられる。比較回路15は、カウント信号Scountと信号Stimedが入力され、カウント信号Scountと信号Stimedの値が一致した場合、ハイレベルイネーブル状態の信号Scntagを出力し、カウント信号Scountと信号Stimedの値が異なる場合、ローレベルディセーブル状態の信号Scntagを出力する。デコーダ回路16は、IN1ポートに帰還入力される出力信号Soutが入力され、IN2ポートに信号Sfltinが入力され、IN3ポートに信号Scntagが入力され、デコード処理を行いOUTポートから信号Sfltoutを出力する。具体的には、図2に示すように、デコーダ回路16は、IN1ポートに入力される信号がローレベル、IN2ポートに入力される信号がローレベル、IN3ポートに入力される信号がローレベルのときに、OUTポートから出力される信号がローレベルとなる。IN1ポートに入力される信号がローレベル、IN2ポートに入力される信号がローレベル、IN3ポートに入力される信号がハイレベルのときに、OUTポートから出力される信号がローレベルとなる。IN1ポートに入力される信号がローレベル、IN2ポートに入力される信号がハイレベル、IN3ポートに入力される信号がローレベルのときに、OUTポートから出力される信号がローレベルとなる。IN1ポートに入力される信号がローレベル、IN2ポートに入力される信号がハイレベル、IN3ポートに入力される信号がハイレベルのときに、OUTポートから出力される信号がハイレベルとなる。IN1ポートに入力される信号がハイレベル、IN2ポートに入力される信号がローレベル、IN3ポートに入力される信号がローレベルのときに、OUTポートから出力される信号がハイレベルとなる。IN1ポートに入力される信号がハイレベル、IN2ポートに入力される信号がローレベル、IN3ポートに入力される信号がハイレベルのときに、OUTポートから出力される信号がローレベルとなる。IN1ポートに入力される信号がハイレベル、IN2ポートに入力される信号がハイレベル、IN3ポートに入力される信号がローレベルのときに、OUTポートから出力される信号がハイレベルとなる。IN1ポート、IN2ポート、及びIN3ポートに入力される信号が上記以外のとき、OUTポートから出力される信号がローレベルとなる。フリップフロップ24は、デコーダ回路16及びクロックゲーティング回路18と端子44の間に設けられ、記憶回路として機能する。フリップフロップ24は、Dポートに信号Sfltoutが入力され、クロックとしてのクロックゲーティング信号Sgclkの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをQポートから出力信号Soutとして出力する。フリップフロップ24は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。次に、デジタルフィルタ回路の動作について、図3乃至6を参照して説明する。図3は、リセット解除後、フィルタリング時間の設定を示すタイミングチャートである。図3に示すように、デジタルフィルタ回路1を構成する各回路の初期状態では、フィルタ時間設定回路17を除いて出力はローレベルに設定されている。フィルタ時間設定回路17の初期状態は、全ビットがハイレベルに設定される。これはリセット解除後、フィルタリング時間を決定するためである。まず、リセット端子である端子42を介して、マイコン2から入力されるリセット信号Srstがローレベルからハイレベルに変化してリセット解除後、入力端子である端子41を介して、マイコン2から非同期の入力信号Sinがサンプリング回路11に入力される。サンプリング回路11は、クロック信号Sclkに基づいてメタステーブル対策が施され、サンプリング処理されたサンプリング信号である信号Sfitinを生成する。信号Sfitinと帰還入力される出力信号Soutが同じ値ここでは、ローレベルのときまでは、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ローレベルディセーブル状態となり、カウンタ回路14は、ローレベルのクロックゲーティング信号Sgclkが入力され、カウント動作は停止している。次に、信号Sfltinがローレベルからハイレベルに変化し、信号Sfitinと帰還入力される出力信号Soutが異なる値ここでは、信号Sfitinがハイレベルで、出力信号Soutがローレベルになると、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ハイレベルイネーブル状態となり、カウンタ回路14は、クロックとしてのクロックゲーティング信号Sgclkが入力され、カウント動作を開始する。続いて、所望のフィルタリング時間に相当するハイレベルの幅を有する入力信号Sinがハイレベルからローレベルに変化すると、サンプリング信号である信号Sfltinがハイレベルからローレベルに変化する。EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ハイレベルからローレベルに変化する。信号S2が、ハイレベルイネーブル状態からローレベルディセーブル状態に変化したタイミングで、そのときのカウンタ値ここでは、63の値であるフィルタリング時間がフィルタ時間設定回路17にラッチされる。ハイレベルイネーブル状態の信号S2により、カウント信号Scoutのカウント動作は停止され、初期化ゼロされる。クロックゲーティングロック信号Sgclklockは、ローレベルからハイレベルに変化する。つまり、デジタルフィルタ回路1では、任意のフィルタリング時間を入力端子である端子41から入力される入力信号Sinのみで決定されることとなる。デジタルフィルタ回路1の通常動作は、この後からとなる。フィルタリング時間は、リセット入力でクリアされる。図4は、入力信号のハイレベル期間がフィルタリング時間と一致しない場合のタイミングチャートである。ここでは、フィルタリング時間として信号Stimedのカウント値が63に設定されている。図4に示すように、図3とは異なるフィルタリング時間に相当するハイレベルの幅を有する入力信号Sinがハイレベルからローレベルに変化するとサンプリング信号である信号Sfltinがハイレベルからローレベルに変化する。EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ハイレベルイネーブル状態からローレベルディセーブル状態に変化する。ハイレベルイネーブル状態の信号S2によりカウント信号Scountのカウントが停止ここでは、カウント値55され、初期化される。クロックゲーティングロック信号Sgclklockは、ローレベルを維持するので信号Stimedのカウント値は変化しないカウント値63を維持する。カウント信号Scoutと信号Stimedの値が一致しないので比較回路15から出力される信号Scntagはローレベルであり、出力信号Soutの信号レベルはローレベルであり変化しない。図5は、入力信号のハイレベル期間がフィルタリング時間と一致する場合のタイミングチャートである。ここでは、フィルタリング時間として信号Stimedのカウント値が100に設定されている。図5に示すように、所定のフィルタリング時間に相当するハイレベルの幅を有する入力信号Sinがハイレベルからローレベルに変化するとサンプリング信号である信号Sfltinがハイレベルからローレベルに変化する。EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ハイレベルイネーブル状態からローレベルディセーブル状態に変化する。信号S2がハイレベルイネーブル状態のときにカウント信号Scountのカウント動作が停止ここでは、カウント値101する。クロックゲーティングロック信号Sgclklockは、ローレベルを維持するので信号Stimedのカウント値は変化しないカウント値100を維持する。カウント信号Scoutと信号Stimedの値が一致したときカウント値100、比較回路15から出力される信号Scntagはローレベルディセーブル状態からハイレベルイネーブル状態に変化する。カウント信号Scoutと信号Stimedの値が一致した以降、デコーダ回路16から出力される信号Sfltoutはローレベルからハイレベルに変化する。記憶回路としてのフリップフロップ24から出力される出力信号Soutは、信号Scntagがハイレベルイネーブル状態からローレベルディセーブル状態に変化した以降、クロックとしてのクロックゲーティング信号Sgclkに基づいてローレベルからハイレベルに変化する。図6は、入力信号がハイレベルからローレベルに変化し、比較回路に入力される信号が一致する場合のタイミングチャートである。ここでは、フィルタリング時間として信号Stimedのカウント値が100に設定されている。図6に示すように、まず、マイコン2から入力端子である端子41を介して非同期の入力信号Sinがハイレベルからローレベルに変化する。このとき出力信号Soutはハイレベルを維持している。サンプリング回路11では、ローレベルの入力信号Sinが入力すると、クロック信号Sclkに基づいてメタステーブル対策が施され、サンプリング処理されたサンプリング信号であるローレベルの信号Sfitinを生成する。信号Sfitinと帰還入力される出力信号Soutが同じ値ここでは、ハイレベルのときまでは、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ローレベルディセーブル状態となり、カウンタ回路14は、ローレベルのクロックゲーティング信号Sgclkが入力され、カウント動作は停止している。次に、信号Sfltinがハイレベルからローレベルに変化し、信号Sfitinと帰還入力される出力信号Soutが異なる値ここでは、信号Sfitinがローレベルで、出力信号Soutがハイレベルになると、EXOR回路12から出力されるクロックゲーティングイネーブル信号Sgclkenは、ハイレベルイネーブル状態となり、カウンタ回路14は、クロックとしてのクロックゲーティング信号Sgclkが入力され、カウント動作を開始する。続いて、カウント信号Scountと信号Stimedのカウント値が一致すると、比較回路15から出力される信号Scntagがローレベルディセーブル状態からハイレベルイネーブル状態に変化する。デコーダ回路16から出力される信号Sfltoutは、信号Scntagがローレベルディセーブル状態からハイレベルイネーブル状態に変化以降、ハイレベルからローレベルに変化する。記憶回路としてのフリップフロップ24は、クロックとしてのクロックゲーティング信号Sgclkに基づいて、ローレベルの信号Sfltoutをデータラッチし、ローレベルの出力信号Soutを出力する。そして、EXOR回路12は、帰還入力されるローレベルの出力信号Soutとローレベルの信号Sfltinが入力されるとローレベルディセーブル状態のクロックゲーティングイネーブル信号Sgclkenを生成する。リセット制御回路13は、ローレベルディセーブル状態のクロックゲーティングイネーブル信号Sgclkenが入力されると、出力される信号S2がローレベルディセーブル状態からハイレベルイネーブル状態に変化する。信号S2がハイレベルイネーブル状態のときに、カウント信号Scountのカウント動作が停止ここでは、カウント値101し、初期化ゼロされる。なお、端子44から出力される出力信号Soutがハイレベルのとき、端子41を介して入力される入力信号Sinがハイレベルからローレベルに変化し、比較回路15に入力される信号が一致しない場合、図5と同様の動作となる。ただし、入力信号Sin、信号Sfltin、信号Sfltout、出力信号Soutの極性は、図5に対し逆となる。上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、フィルタ時間設定回路17、クロックゲーティング回路18、フリップフロップ24、及び端子41乃至44が設けられる。デジタルフィルタ回路1は、任意のフィルタリング時間の決定を入力端子41を介して入力される入力信号のみで行える構成となっている。クロックゲーティング回路18で生成されるクロックゲーティング信号Sgclkに基づいて、カウンタ14、フィルタ時間設定回路17、及び記憶回路としてのフリップフロップ24をフィルタ動作のときのみ動作させている。このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Sgclkに基づいてデジタルフィルタ回路1を動作させているので、デジタルフィルタ回路1の消費電力を抑制することができる。なお、本実施形態ではサンプリング回路11を直列接続される2段構成のフリップフロップで構成しているが、n段ただし、nは3以上の整数で構成してもよい。この場合、メタステーブル状態が1クロックの範囲を超えた場合でもメタステーブル状態を回避することができる。第二の実施形態次に、本発明の第二の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図7はデジタルフィルタ回路の構成を示す図である。本実施形態では、フィルタ時間設定回路の構成を変更している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図7に示すように、デジタルフィルタ回路1aには、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、フィルタ時間設定回路17a、クロックゲーティング回路18、フリップフロップ24、及び端子41乃至44が設けられる。デジタルフィルタ回路1aは、リセット解除後、端子41を介して入力される入力信号Sinの最初のハイレベルのパルス幅で、任意のフィルタリング時間を設定できる構造となっている。デジタルフィルタ回路1aは、第一の実施形態のデジタルフィルタ回路1とはフィルタ時間設定回路17aの構成が異なるだけであり、同様な動作をするので回路動作については説明を省略する。フィルタ時間設定回路17aには、2入力OR回路34、フリップフロップ25、2入力OR回路36、及びセットイネーブル付きフリップフロップ26が設けられる。2入力OR回路34は、信号S2と帰還入力されるフリップフロップ25の出力信号であるクロックゲーティングロック信号Sgclklockが入力され、論理演算処理された信号S3を生成する。フリップフロップ25は、Dポートに信号S3が入力され、クロックとしてのクロックゲーティング信号Sgclkの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをQポートからクロックゲーティングロック信号Sgclklockとして出力する。フリップフロップ25は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。2入力OR回路36は、クロックゲーティング信号Sgclkとクロックゲーティングロック信号Sgclklockが入力され、論理演算処理された信号S7を生成する。セットイネーブル付きフリップフロップ26は、Dポートにカウント信号Scountが入力され、ENポートに信号S2が入力され、信号S2がハイレベルイネーブル状態のとき、信号S7に基づいてカウント信号Scountのカウント値をラッチし、ラッチされたデータを信号Stimedとして出力する。上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、フィルタ時間設定回路17a、クロックゲーティング回路18、フリップフロップ24、及び端子41乃至44が設けられる。デジタルフィルタ回路1aは、任意のフィルタリング時間の決定を入力端子41を介して入力される入力信号のみで行える構成となっている。クロックゲーティング回路18で生成されるクロックゲーティング信号Sgclkに基づいて、カウンタ14、フィルタ時間設定回路17a、及び記憶回路としてのフリップフロップ24をフィルタ動作のときのみ動作させている。このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Sgclkに基づいてデジタルフィルタ回路1aを動作させているので、デジタルフィルタ回路1aの消費電力を抑制することができる。第三の実施形態次に、本発明の第三の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図8はデジタルフィルタ回路の構成を示す回路図である。本実施形態では、フィルタ時間設定回路の代わりにカウンタ回路を設けている。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図8に示すように、デジタルフィルタ回路1bには、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、クロックゲーティング回路18、フリップフロップ24、カウンタ回路19、及び端子41乃至45が設けられる。入力端子としての端子41には、信号発生源4からから出力されるフィルタ入力信号である入力信号Sinが入力される。信号発生源4は、例えば音源のアナログ信号をデジタル信号に変換し、アナログデジタル変換された信号を入力信号Sinとして端子41に出力する。制御端子としての端子45には、マイコン2から出力される制御信号Ssgcが入力される。ここでは、マイコン2が制御信号Ssgc及びリセット信号Srstを生成しているが、CPUやDSPなどが生成してもよい。デジタルフィルタ回路1bは、リセット解除後、端子制御端子45を介してマイコン2から入力される制御信号Ssgcを用いて、任意のフィルタリング時間を設定できる構造となっている。デジタルフィルタ回路1bは、第一の実施形態のデジタルフィルタ回路1とは端子45が増加し、フィルタ時間設定回路17の代わりにカウンタ19を設けている点が異なる。カウンタ回路19は、端子45と比較回路15の間に設けられる。カウンタ回路19は、CKポートに制御信号Ssgcが入力され、制御信号Ssgcをカウンタのクロックとして使用する。カウンタ回路19は、Rポートにリセット信号Srstが入力され、リセット信号Srstに基づいてデータをリセットする。カウンタ回路19は、端子45を介して入力される制御信号Ssgcが与えられるとカウント動作をし、カウント値を信号S8として出力する。比較回路15は、カウンタ回路14及びカウンタ回路19とデコーダ回路16の間に設けられる。比較回路15は、カウント信号Scountとカウント信号である信号S8が入力され、カウント信号Scountと信号S8の値が一致した場合、ハイレベルイネーブル状態の信号Scntagを出力し、カウント信号Scountと信号S8の値が異なる場合、ローレベルディセーブル状態の信号Scntagを出力する。上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路11、EXOR回路12、リセット制御回路13、カウンタ回路14、比較回路15、デコーダ回路16、カウンタ回路19、クロックゲーティング回路18、フリップフロップ24、及び端子41乃至45が設けられる。デジタルフィルタ回路1bは、任意のフィルタリング時間の決定を端子45を介してカウンタ回路19に入力されるクロックとしての制御信号Ssgcのみで行える構成となっている。このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Sgclkに基づいてデジタルフィルタ回路1bを動作させているので、デジタルフィルタ回路1bの消費電力を抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1入力端子を介して入力される入力信号とクロック端子を介して入力されるクロック信号が入力され、前記クロック信号に基づいて前記入力信号をサンプリング処理して第一の信号を生成するサンプリング回路と、前記第一の信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記第一の信号が入力されたときに、ハイレベルのクロックゲーティングイネーブル信号を生成するEXOR回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルのときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化するときに、ハイレベルの第二の信号を生成するリセット制御回路と、前記第二の信号と前記クロックゲーティング信号が入力され、前記第二の信号がハイレベルのときに同期リセットし、前記第二の信号がローレベルで前記クロックゲーティング信号が与えられるとカウント動作して第一のカウント信号を生成する第一のカウンタ回路と、制御端子を介して入力される制御信号が入力され、前記制御信号が与えられるとカウント動作して第二のカウント信号を生成する第二のカウンタ回路と、前記第一及び第二のカウント信号が入力され、前記第一及び第二のカウント信号の値が一致したときにハイレベルの第三の信号を出力する比較回路と、帰還入力される前記出力信号、前記第一の信号、及び前記第三の信号が入力され、デコード処理された第四の信号を生成するデコーダ回路と、前記第四の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第四の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路とを具備するデジタルフィルタ回路。付記2前記入力信号は、アナログ信号をデジタル信号変換する信号発生源から出力される付記1に記載のデジタルフィルタ回路。付記3前記制御信号は、マイコン、CPU、或いはDSPで生成される付記1又は2に記載のデジタルフィルタ回路。