"基板と、上記基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、上記チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、上記薄膜トランジスタを覆うように設けられ、上記ドレイン部に達する画素コンタクトホールを有する保護膜と、上記保護膜上に設けられ、画素コンタクトホールを介して上記ドレイン部に電気的に接続された画素電極と、を備えた薄膜トランジスタ基板であって、上記ソース部は、上記ゲート絶縁膜及び上記酸化物半導体膜の上層に設けられたソースメタルで形成され、上記ドレイン部は、上記酸化物半導体膜のうち、上記ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されていることを特徴とする薄膜トランジスタ基板。請求項1に記載された薄膜トランジスタ基板において、上記ドレイン部を構成する低抵抗領域は、厚さが上記酸化物半導体膜の2分の1以下であることを特徴とする薄膜トランジスタ基板。請求項1または2に記載された薄膜トランジスタ基板において、上記ゲート絶縁膜及び上記酸化物半導体膜の上層であって上記保護膜の下層には、さらに層間絶縁膜が設けられ、上記ソース部を構成するソースメタルは、上記層間絶縁膜の上層に形成され、上記層間絶縁膜は、該層間絶縁膜表面から上記酸化物半導体膜に達するソースコンタクトホールが形成されると共に、該ソースコンタクトホールの表面に上記ソースメタルが形成されることにより該ソースメタルと上記酸化物半導体膜とが電気的に接続され、上記酸化物半導体膜のうち、上記ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていることを特徴とする薄膜トランジスタ基板。請求項1~3のいずれかに記載された薄膜トランジスタ基板において、上記ソースメタルは、上記ゲート絶縁膜側から順に、第1導電膜、及びアルミニウムからなる第2導電膜が積層された構成を含むことを特徴とする薄膜トランジスタ基板。請求項4に記載された薄膜トランジスタ基板において、上記第1導電膜は高融点金属膜で形成されることを特徴とする薄膜トランジスタ基板。請求項4または5に記載された薄膜トランジスタ基板において、上記ソースメタルは、上記第2導電膜の上記第1導電膜とは反対側にさらに第3導電膜が積層されていることを特徴とする薄膜トランジスタ基板。請求項1~6のいずれかに記載された薄膜トランジスタ基板と、上記薄膜トランジスタ基板に対向配置された対向基板と、上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層と、を備えたことを特徴とする液晶表示装置。しかしながら、特許文献1に開示の方法により薄膜トランジスタアレイを形成すると、層全体の低抵抗化処理を行う必要があり、プラズマ処理に時間がかかる。また、チャネル部においても低抵抗化の影響を受けてしまい、ソースドレイン間のリークやしきい値が高くなる問題が生じる。さらに、酸化物半導体膜を十分に保護できないため、薄膜トランジスタアレイの長期的な信頼性が十分ではない虞がある。また、画素電極が低抵抗化された酸化物半導体膜で形成されているので、画素電極がITO膜やIZO膜等の透明電極で構成されている場合よりも高抵抗であり、十分な表示品位が得られない。本発明は、薄膜トランジスタ基板において、ドレイン部と画素電極との良好なコンタクトを得ることを目的とする。本発明の薄膜トランジスタ基板は、基板と、基板上に設けられたゲート電極、ゲート電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜上にゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、薄膜トランジスタを覆うように設けられ、ドレイン部に達する画素コンタクトホールを有する保護膜と、保護膜上に設けられ、画素コンタクトホールを介してドレイン部に電気的に接続された画素電極と、を備え、ソース部は、ゲート絶縁膜及び酸化物半導体膜の上層に設けられたソースメタルで形成され、ドレイン部は、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されていることを特徴とする。上記の構成によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。本発明の薄膜トランジスタ基板は、ドレイン部を構成する低抵抗領域は、厚さが酸化物半導体膜の2分の1以下であることが好ましい。本発明の薄膜トランジスタ基板は、ゲート絶縁膜及び酸化物半導体膜の上層であって保護膜の下層には、さらに層間絶縁膜が設けられ、ソース部を構成するソースメタルは、層間絶縁膜の上層に形成され、層間絶縁膜は、層間絶縁膜表面から酸化物半導体膜に達するソースコンタクトホールが形成されると共に、ソースコンタクトホールの表面にソースメタルが形成されることによりソースメタルと酸化物半導体膜とが電気的に接続され、酸化物半導体膜のうち、ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていてもよい。本発明の薄膜トランジスタ基板は、ソースメタルは、ゲート絶縁膜側から順に、第1導電膜、及びアルミニウムからなる第2導電膜が積層された構成を含む場合に好適に用いられる。その場合、第1導電膜は高融点金属膜で形成されていてもよい。高融点金属膜としては、例えば、チタンTi膜,モリブデンMo膜,タンタルTa膜,タングステンW膜,クロムCr膜,ニッケルNi膜等の金属膜や、それらの金属の窒化物、合金からなる金属膜等が挙げられる。また、本発明の薄膜トランジスタ基板は、ソースメタルが、第2導電膜の第1導電膜とは反対側にさらに第3導電膜が積層されていてもよい。本発明の薄膜トランジスタ基板は、この薄膜トランジスタ基板と、薄膜トランジスタ基板に対向配置された対向基板と、薄膜トランジスタ基板と対向基板との間に設けられた液晶層と、を備えた液晶表示装置に好適に用いられる。本発明によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は以下の実施形態に限定されるものではなく、他の構成であってもよい。なお、各実施形態において、対応する構成は同一の参照符号を用いて説明する。《実施形態1》<液晶表示装置の構成>図1及び2は、実施形態1にかかる液晶表示装置10を示す。液晶表示装置10は、互いに対向して配置されたTFT基板20及び対向基板30を備えている。両基板20及び30は、それらの外周縁部に枠状に配置されたシール材40により接着されている。そして、両基板20及び30の間のシール材40に包囲された空間には、表示層として液晶層50が設けられている。液晶表示装置10は、シール材40の内側に形成されて複数の画素がマトリクス状に配置された表示領域Dを有し、それを囲む領域が額縁領域となっている。TFT基板図3~6は、実施形態1のTFT基板20を示す。図3は、TFT基板20の平面図である。TFT基板20は、ガラス基板等からなる基板21上に、ゲート電極22a、下部電極22b、端子22cやゲート線22gb、トランスファパッド不図示等を含む第1メタル、SiO2やSiO2とSiNとの積層体等からなるゲート絶縁膜23、IGZO膜等からなる酸化物半導体膜24a~b、ソース部を構成するソースメタル25sやソース線25sb等を含む第2メタル、SiO2、SiN、透明絶縁性樹脂等からなる保護膜26、ITOIndiumTinOxide膜等からなる画素電極28、及びポリイミド膜等からなる配向膜不図示が積層形成されている。TFT基板20の額縁領域の一部は、TFT基板20が対向基板30よりも突出して形成され、実装部品などの外部接続端子不図示を取り付けるための端子領域となっている。額縁領域には、対向基板30の共通電極に共通電位を与えるためのトランスファパッド不図示が形成され、各トランスファパッドは、端子領域に配されたトランスファバスライン不図示に接続されている。なお、TFT基板20の液晶層50とは反対側の表面には偏光板不図示が設けられている。図4は、図3のA-A線における断面図である。図4に示すように、ゲート電極22aはゲート絶縁膜23に覆われ、ゲート絶縁膜23上にはゲート電極22aに対向する位置にチャネル部24acが形成された酸化物半導体膜24aが配置され、酸化物半導体膜24a上にチャネル部24acを介して互いに離間してソース部S及びドレイン部DRが設けられた構成となっており、これらが薄膜トランジスタTRを構成している。ゲート電極22aは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。ソース部Sは、ゲート絶縁膜23や酸化物半導体膜24aの上層に設けられたソースメタル25s第2メタルで形成されている。ソースメタル25sは、第1導電膜25sp,第2導電膜25sq及び第3導電膜25srが順に積層された構成を有する。第1導電膜25spは例えばチタンTi膜からなり、例えば厚さが50nmである。第2導電膜25sqは例えばアルミニウム膜からなり、例えば厚さが100nmである。第3導電膜25srは例えば窒化モリブデンMoN膜等の高融点金属膜からなり、例えば厚さが150nmである。ドレイン部DRは、酸化物半導体膜24aのうち、画素コンタクトホール27aの表面に露出した部分が低抵抗化された低抵抗領域24adで構成されている。低抵抗領域24adは、酸化物半導体膜24aのうち、画素コンタクトホール27aの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部24acの抵抗率の1/10000000000~1/100程度となる高導電性を付与されたものである。低抵抗領域24adは、酸化物半導体膜24aの表面を含み、酸化物半導体膜24aの厚さの2分の1以下の厚さであることが好ましい。低抵抗領域24adにおける抵抗値は均一ではなく、例えば、酸化物半導体膜24aの表面からゲート絶縁膜23側にいくに従って、徐々に抵抗が大きくなっている。また、図4においては、便宜上、低抵抗領域24adを線枠で区切って独立した領域として示しているが、酸化物半導体膜24aと一体化した領域のうちの一部が低抵抗領域24adとなっていればよく、独立した領域である必要はない。保護膜26には画素コンタクトホール27aが設けられ、保護膜26表面から酸化物半導体膜24aの低抵抗領域24adに達する。画素コンタクトホール27aの表面は画素電極28で被覆されており、画素電極28は、ドレイン部DRである低抵抗領域24adと電気的に接続されている。図5は、図3のB-B線における断面図である。図5に示すように、下部電極22bはゲート絶縁膜23に覆われ、ゲート絶縁膜23上には下部電極22bに対向する位置に、酸化物半導体からなるエッチストッパ層24bが配置されている。そして、エッチストッパ層24bを覆う保護膜26にはエッチストッパ層24bに達する補助容量コンタクトホール27bが形成され、エッチストッパ層24bのうち補助容量コンタクトホール27bの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域24btに形成され、これらが補助容量素子Csを構成している。下部電極22bは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極22bは、端子領域に設けられた補助容量端子TCsと接続されている。保護膜26に設けられた補助容量コンタクトホール27bの表面は画素電極28で被覆されており、画素電極28は、エッチストッパ層24bに設けられた低抵抗領域24btと接触して電気的に接続されている。図6は、図3のC-C線における断面図である。図6に示すように、端子22cはゲート絶縁膜23及び保護膜26に覆われている。端子22cは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。ゲート絶縁膜23及び保護膜26には、保護膜26表面から端子22cに達するようにコンタクトホール27cが設けられている。コンタクトホール27cの表面は画素電極28で被覆され、画素電極28は端子22cと電気的に接続され、ゲート端子部TGを構成している。なお、図6はゲート端子部TGにおける断面を示すが、ソース端子部TSにおいても同様の断面構造を有する。対向基板対向基板30は、図示しないが、表示領域Dにおいて、基板本体表面に、赤色着色層、緑色着色層、及び青色着色層の各着色層が画素毎に配されている。そして、各着色層22R,G,Bの上層には、例えば厚さ100nm程度のITO等からなる共通電極が設けられ、さらに、共通電極を覆うように配向膜が形成されている。なお、各着色層が赤色、緑色及び青色の3種類の着色層で構成されるとしたが、これに限られず、例えば、赤色、緑色、青色及び黄色の4種類の着色層で構成されていてもよい。なお、対向基板30の液晶層50とは反対側の表面には偏光板不図示が設けられている。シール材TFT基板20と対向基板30の間の外周縁部には、額縁領域に沿って環状に延びるようにシール材40が配置されている。そして、シール材40がTFT基板20と対向基板30とを互いに接着している。シール材40は、流動性を有する熱硬化性樹脂や紫外線硬化樹脂等例えば、アクリル系樹脂やエポキシ系樹脂の接着剤を主成分とするシール材原料が、加熱や紫外線の照射により硬化されたものである。シール材40には、例えば導電性ビーズが混入されており、共通電極とトランスファパッドとを電気的に接続させるための媒体として機能する。液晶層液晶層50は、電気光学特性を有するネマチック液晶材料などにより構成されている。上記構成の液晶表示装置10は、各画素電極毎に1つの画素が構成されており、各画素において、ゲート線22gbからゲート信号が送られて薄膜トランジスタTRがオン状態になったときに、ソース線25sbからソース信号が送られてソース部Sソースメタル25s及びドレイン部DR低抵抗領域24adを介して、画素電極28に所定の電荷を書き込まれ、画素電極28と対向基板30の共通電極との間で電位差が生じることになり、液晶層50からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置10では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。なお、上記では、TFT基板20のソースメタル25s等を構成する第2メタルが、第1導電膜25sp、第2導電膜25sq及び第3導電膜25srが順に積層された構成を有するとして説明したが、第3導電膜25srを備えない構成つまり、第1導電膜25sp及び第2導電膜25sqの2層が積層された構成であってもよく、その他の構成であってもよい。また、上記では、TFT基板20のソースメタル25s等を構成する第1メタルの第2導電膜25sqがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅Cuまたはその合金からなる膜等であってもよい。<TFT基板の製造方法>以下、図7~11を用いて本実施形態のTFT基板20を製造する方法について説明する。第1メタル、ゲート絶縁膜、酸化物半導体膜形成まず、図7a~cに示すように、基板21上に第1メタルを設け、ゲート電極22a、下部電極22b、端子22c、ゲート線22gb図3参照、トランスファパッド不図示等を形成する。具体的には、アルミニウム膜、チタン膜、及び窒化チタン膜を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてゲート電極22a、下部電極22b、端子22c等となる部分にレジストパターンを残存させる。そして、例えば、塩素系のガスを用いたドライエッチング法RIE法を用いてアルミニウム膜、チタン膜、及び窒化チタン膜の導電膜の積層体をエッチングした後、レジスト剥離液にてレジストを剥離する。次に、ゲート絶縁膜23として、例えばCVD法を用いてSiO2膜を形成する。次いで、酸化物半導体膜24a及びエッチストッパ層24bを形成する。具体的には、例えばスパッタ法等を用いて、IGZO膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜24a及びエッチストッパ層24bとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりIGZO膜をエッチングした後、レジスト剥離液にてレジストを剥離する。第2メタル形成続いて、図8a~cに示すように、ソースメタル25sを形成する。具体的には、第1導電膜25spとなるチタン膜厚さ50nm程度、第2導電膜25sqとなるアルミニウム膜厚さ150nm程度、及び、第3導電膜25srとなる窒化モリブデン膜厚さ100nm程度を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル25sとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとして燐酸/酢酸/硝酸の混酸液を用いたウェットエッチングにより第2導電膜及び第3導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチングRIE法を用いて第1導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離する。保護膜コンタクトホール形成次に、図9a~cに示すように、保護膜26として、例えばCVD法を用いてSiO2膜を形成する。そして、保護膜26をドライエッチングすることにより、画素コンタクトホール27a,補助容量コンタクトホール27b,コンタクトホール27cを形成する。具体的には、まず、保護膜26上に感光性のレジストを塗布した後、フォトリソグラフィ法を用いて、各コンタクトホール27a~cとなる部分以外の部分にレジストを残存させる。そして、例えば、ドライエッチング法RIE法を用いて保護膜26をエッチングすることにより、各コンタクトホール27a~cが形成される。このとき、酸化物半導体膜24a、エッチストッパ層24b,及び端子22cがエッチストッパとして機能する。低抵抗化処理続いて、図10a、bに示すように、酸化物半導体膜24a及びエッチストッパ層24bのうち、それぞれ、画素コンタクトホール27a及び補助容量コンタクトホール27bの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜24a及びエッチストッパ層24bの露出面を含む部分を低抵抗化し、低抵抗領域24ad、及び24btを形成する。低抵抗化処理としては、例えば、プラズマ処理、真空アニール処理等が挙げられる。例えばプラズマ処理により低抵抗化処理を行う場合には、例えば、水素ガス流量2000sccm,圧力200Pa,RF電力1000W,温度250°C,及び処理時間30sec以上のプラズマ処理条件のもとで行うことが好ましい。このとき、水素ガスの他、NH3やSiH4等のガスを用いることもできる。あるいは、例えば、CF4ガス流量270sccm,O2ガス流量30scccm,圧力7Pa,RF電力1000W,及び処理時間30sec以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、SF6ガス流量200sccm,O2ガス流量200sccm,圧力8Pa,RF電力600W,処理時間30sec以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、Cl2ガス流量80sccm,BCl3ガス流量120sccm,圧力4Pa,RF電力1000W,及び処理時間30sec以上の条件のもとで行うことが好ましい。また、真空アニールで低抵抗化処理を行う場合には、温度250°C以上,圧力500Pa以下,及び処理時間1分以上の真空アニール条件のもとで行うことが好ましい。この低抵抗化処理により、酸化物半導体膜24aの厚さの2分の1以下の厚さが、酸化物半導体膜24aよりも抵抗の小さい低抵抗領域24adに形成される。また、エッチストッパ層24bの厚さの2分の1以下の厚さが、エッチストッパ層24bよりも抵抗の小さい低抵抗領域24btに形成される。酸化物半導体膜24aの一部が低抵抗化されることにより形成された低抵抗領域24adは、ドレイン部DRとなる。また、エッチストッパ層24bの一部が低抵抗化されることにより形成された低抵抗領域24btは、補助容量素子Csの上部電極部となる。なお、ゲート端子部TGにおいては、図11cに示すように、コンタクトホール27cに対しては低抵抗化処理は行わない。画素電極形成最後に、図11a~cに示すように、画素電極28を形成する。具体的には、まず、例えばスパッタ法等を用いてITO膜を形成した後、フォトリソグラフィ法を用いて画素電極28となる部分にレジストパターンを残存させる。そして、例えばエッチャントとしてシュウ酸液を用いてITO膜をエッチングし、レジスト剥離液にてレジストを剥離することにより画素電極28が形成される。以上のようにして、TFT基板20が作製される。なお、上記の方法で作成したTFT基板20と、各画素毎にカラーフィルタが形成された対向基板30と、を、対向配置させてシール材40により貼り合わせ、両基板間に液晶材料を充填させて液晶層50とすることにより、液晶表示装置10を得ることができる。実施形態1の効果本実施形態の薄膜トランジスタTRは、上記の構成を有することにより、画素電極28とドレイン部DRが直接接触して電気的に接続されるので、画素電極28とドレイン部DRとのコンタクト不良の発生を抑制することができる。特に、第2メタルが、第1導電膜、及び第2導電膜の積層体として構成され、第2導電膜がアルミニウム膜である場合には、ドレイン部DRをドレインメタルで構成すると、画素コンタクトホール27aの形成時に第2導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール27aの表面に設けられた画素電極28とのコンタクト不良が生じる虞があるが、ドレイン部DRが、酸化物半導体膜24aの一部が低抵抗化された低抵抗領域24adで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。《実施形態2》<液晶表示装置の構成>実施形態2にかかる液晶表示装置10は、実施形態1と同様、互いに対向して配置されたTFT基板20及び対向基板30を備える。両基板20及び30は、それらの外周縁部に枠状に配置されたシール材40により接着されている。そして、両基板20及び30の間のシール材40に包囲された空間には、表示層として液晶層50が設けられている。液晶表示装置10は、シール材40の内側に形成されて複数の画素がマトリクス状に配置された表示領域Dを有し、それを囲む領域が額縁領域となっている。対向基板30,シール材40,及び液晶層50の構成等は実施形態1と同一であるため、説明を省略する。TFT基板図12~15は、実施形態2のTFT基板20を示す。図12は、TFT基板20の平面図である。TFT基板20は、基板21上に、第1メタルゲート電極22a、下部電極22b、端子22cやゲート線22gb、トランスファパッド不図示を含む、ゲート絶縁膜23、酸化物半導体膜24a~b、層間絶縁膜26A、第2メタルソースメタル25sやソース線25sbを含む、保護膜26B、画素電極28、及び配向膜不図示が積層形成されている。図13は、図12のA-A線における断面図である。図13に示すように、ゲート電極22aはゲート絶縁膜23に覆われ、ゲート絶縁膜23上にはゲート電極22aに対向する位置にチャネル部24acが形成された酸化物半導体膜24aが配置され、酸化物半導体膜24a上にチャネル部24acを介して互いに離間してソース部S及びドレイン部DRが設けられた構成となっている。ゲート電極22aは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。ソース部Sは、酸化物半導体膜24aのうち、ソースコンタクトホール27asの表面に露出した部分が低抵抗化された低抵抗領域24as、及び、ゲート絶縁膜23や酸化物半導体膜24a、層間絶縁膜26Aの上層に設けられたソースメタル25sで形成されている。低抵抗領域24asは、酸化物半導体膜24aのうち、ソースコンタクトホール27asの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部24acの抵抗率の1/10000000000~1/100程度となる高導電性を付与されたものである。低抵抗領域24asは、酸化物半導体膜24aの表面を含み、酸化物半導体膜24aの厚さの2分の1以下の厚さであることが好ましい。低抵抗領域24asにおける抵抗値は均一ではなく、例えば、酸化物半導体膜24aの表面からゲート絶縁膜23側にいくに従って、徐々に抵抗が大きくなっている。また、図13においては、便宜上、低抵抗領域24asを線枠で区切って独立した領域として示しているが、酸化物半導体膜24aと一体化した領域のうちの一部が低抵抗領域24asとなっていればよく、独立した領域である必要はない。ソースメタル25sは第2メタルで形成され、実施形態1と同様、例えば、第1導電膜25sp,第2導電膜25sq及び第3導電膜25srが順に積層された構成を有する。ドレイン部DRは、酸化物半導体膜24aのうち、画素コンタクトホール27adの表面に露出した部分が低抵抗化された低抵抗領域24adで構成されている。低抵抗領域24adは、酸化物半導体膜24aのうち、画素コンタクトホール27adの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部24acの抵抗率の1/10000000000~1/100程度となる高導電性を付与されたものである。低抵抗領域24adは、酸化物半導体膜24aの表面を含み、酸化物半導体膜24aの厚さの2分の1以下の厚さであることが好ましい。低抵抗領域24adにおける抵抗値は均一ではなく、例えば、酸化物半導体膜24aの表面からゲート絶縁膜23側にいくに従って、徐々に抵抗が大きくなっている。また、図13においては、便宜上、低抵抗領域24adを線枠で区切って独立した領域として示しているが、酸化物半導体膜24aと一体化した領域のうちの一部が低抵抗領域24adとなっていればよく、独立した領域である必要はない。層間絶縁膜26A及び保護膜26Bには画素コンタクトホール27adが設けられ、保護膜26B表面から酸化物半導体膜24aの低抵抗領域24adに達する。画素コンタクトホール27adの表面は画素電極28で被覆されており、画素電極28は、ドレイン部DRである低抵抗領域24adと電気的に接続されている。本実施形態の薄膜トランジスタTRは、上記の構成を有することにより、画素電極28とドレイン部DRが直接接触して電気的に接続されるので、画素電極28とドレイン部DRとのコンタクト不良の発生を抑制することができる。特に、第2メタルが、第1導電膜、第2導電膜、及び第3導電膜の積層体として構成され、第2導電膜がアルミニウム膜である場合には、ドレイン部DRをドレインメタルを形成することにより設けると、画素コンタクトホール27aの形成時に第2導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール27aの表面に設けられた画素電極28とのコンタクト不良が生じる虞があるが、ドレイン部DRが、酸化物半導体膜24aの一部が低抵抗化された低抵抗領域24adで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。図14は、図12のB-B線における断面図である。図14に示すように、下部電極22bはゲート絶縁膜23に覆われ、ゲート絶縁膜23上には下部電極22bに対向する位置に、酸化物半導体からなるエッチストッパ層24bが配置されている。そして、エッチストッパ層24bを覆う層間絶縁膜26A及び保護膜26Bには、エッチストッパ層24bに達する補助容量コンタクトホール27bが形成されている。エッチストッパ層24bのうち補助容量コンタクトホール27bの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域24btに形成され、これらが補助容量素子Csを構成している。下部電極22bは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極22bは、端子領域に設けられた補助容量端子TCsと接続されている。層間絶縁膜26A及び保護膜26Bには補助容量コンタクトホール27bが設けられ、保護膜26B表面からエッチストッパ層24bの低抵抗領域24btに達する。補助容量コンタクトホール27bの表面は画素電極28で被覆されており、画素電極28は、低抵抗領域24btと電気的に接続されている。図15は、図12のC-C線における断面図である。図15に示すように、端子22cはゲート絶縁膜23、層間絶縁膜26A、及び保護膜26Bで覆われている。端子22cは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。ゲート絶縁膜23、層間絶縁膜26A、及び保護膜26Bには、保護膜26B表面から端子22cに達するようにコンタクトホール27cが設けられている。コンタクトホール27cの表面は画素電極28で被覆され、画素電極28は端子22cと電気的に接続され、ゲート端子部TGを構成している。なお、図15はゲート端子部TGにおける断面を示すが、ソース端子部TSにおいても同様の断面構造を有する。上記構成の液晶表示装置10は、各画素電極毎に1つの画素が構成されており、各画素において、ゲート線22gbからゲート信号が送られて薄膜トランジスタTRがオン状態になったときに、ソース線25sbからソース信号が送られてソース部S低抵抗領域24asやソースメタル25s及びドレイン部DR低抵抗領域24adを介して、画素電極28に所定の電荷を書き込まれ、画素電極28と対向基板30の共通電極との間で電位差が生じることになり、液晶層50からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置10では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。なお、上記では、TFT基板20のソースメタル25s等を構成する第2メタルが、第1導電膜25sp、第2導電膜25sq及び第3導電膜25srが順に積層された構成を有するとして説明したが、第3導電膜25srを備えない構成つまり、第1導電膜25sp及び第2導電膜25sqの2層が積層された構成であってもよく、その他の構成であってもよい。また、上記では、TFT基板20のソースメタル25s等を構成する第1メタルの第2導電膜25sqがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅Cuまたはその合金からなる膜等であってもよい。<TFT基板の製造方法>以下、図16~20を用いて本実施形態のTFT基板20を製造する方法について説明する。第1メタル、ゲート絶縁膜、酸化物半導体膜、層間絶縁膜形成まず、図16a~cに示すように、基板21上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第1メタルを設け、ゲート電極22a、下部電極22b、端子22c等を形成する。次に、ゲート絶縁膜23として、例えばCVD法を用いてSiO2膜を形成する。次いで、酸化物半導体膜24a及びエッチストッパ層24bを形成する。具体的には、例えばスパッタ法等を用いて、IGZO膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜24a及びエッチストッパ層24bとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりIGZO膜をエッチングした後、レジスト剥離液にてレジストを剥離する。さらに、酸化物半導体膜24aやエッチストッパ層24bを覆うように、ゲート絶縁膜23の上層に、層間絶縁膜26Aとして、例えばCVD法を用いてSiO2膜を形成する。コンタクトホール形成第1の低抵抗化処理続いて、図17aに示すように、層間絶縁膜26Aをドライエッチングすることにより、酸化物半導体膜24aに達するソースコンタクトホール27asを形成する。そして、酸化物半導体膜24aのうち、ソースコンタクトホール27asの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜24aの露出面を含む部分を低抵抗化し、低抵抗領域24asを形成する。低抵抗化処理は、実施形態1で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜24aの厚さの2分の1以下の厚さが、酸化物半導体膜24aよりも抵抗の小さい低抵抗領域24adに形成される。酸化物半導体膜24aの一部が低抵抗化されることにより形成された低抵抗領域24asは、ソース部Sとなる。なお、図17b、cに示すように、補助容量素子Csやゲート端子部TGとなる領域には、この時点ではコンタクトホールの形成は行わない。第2メタル形成次に、図18aに示すように、ソースコンタクトホール27asの表面を覆うように、ソースメタル25sを形成する。ソースメタル25sは、実施形態1と同様、例えば、第1導電膜25spとなるチタン膜厚さ50nm程度、第2導電膜25sqとなるアルミニウム膜厚さ150nm程度、及び、第3導電膜25srとなる窒化モリブデン膜厚さ100nm程度を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル25sを含む部分にレジストパターンを残存させ、例えば、エッチャントとして燐酸/酢酸/硝酸の混酸液を用いたウェットエッチングにより第2導電膜及び第3導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチングRIE法を用いて第1導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離して、形成することができる。なお、ソースメタル25sの形成と同時に、ソース線25sb等の第2メタルで形成される構成が形成される。図18b、cに示すように、補助容量素子Csやゲート端子部TGとなる領域には、第2メタルの形成は行わない。保護膜、コンタクトホール形成第2の低抵抗化処理次に、図19a~cに示すように、保護膜26Bとして、例えばCVD法を用いてSiO2膜を形成する。そして、保護膜26Bと層間絶縁膜26Aとを同時にドライエッチングすることにより、画素コンタクトホール27ad,補助容量コンタクトホール27b,コンタクトホール27cを形成する。そして、図19a、bに示すように、酸化物半導体膜24a及びエッチストッパ層24bのうち、それぞれ、画素コンタクトホール27ad及び補助容量コンタクトホール27bの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜24a及びエッチストッパ層24bの露出面を含む部分を低抵抗化し、低抵抗領域24ad、及び24btを形成する。この低抵抗化処理により、酸化物半導体膜24aの厚さの2分の1以下の厚さが、酸化物半導体膜24aよりも抵抗の小さい低抵抗領域24adに形成される。また、エッチストッパ層24bの厚さの2分の1以下の厚さが、エッチストッパ層24bよりも抵抗の小さい低抵抗領域24btに形成される。酸化物半導体膜24aの一部が低抵抗化されることにより形成された低抵抗領域24adは、ドレイン部DRとなる。また、エッチストッパ層24bの一部が低抵抗化されることにより形成された低抵抗領域24btは、補助容量素子Csの上部電極部となる。画素電極形成最後に、図20a~cに示すように、実施形態1と同様にして画素電極28を形成する。以上のようにして、TFT基板20が作製される。なお、上記の方法で作成したTFT基板20と、各画素毎にカラーフィルタが形成された対向基板30と、を、対向配置させてシール材40により貼り合わせ、両基板間に液晶材料を充填させて液晶層50とすることにより、液晶表示装置10を得ることができる。実施形態2の効果本実施形態の薄膜トランジスタTRは、実施形態1と同様に、画素電極28とドレイン部DRが直接接触して電気的に接続されるので、画素電極28とドレイン部DRとのコンタクト不良の発生を抑制することができる。また、実施形態1において得られる効果に加え、実施形態2の構成によれば、ソース部Sを低抵抗領域24asとソースメタル25sとで構成することにより、ソースメタル24asの電極面積を小さくしても低抵抗領域24asにおいてもソース部Sのコンタクトを確保できるので、良好なコンタクトを得られる。従って、実施形態2の構成によれば、ソースメタル24asの電極面積を小さくすることにより開口率が向上する効果が得られる。《実施形態3》<液晶表示装置の構成>実施形態3にかかる液晶表示装置10は、実施形態1と同様、互いに対向して配置されたTFT基板20及び対向基板30を備える。両基板20及び30は、それらの外周縁部に枠状に配置されたシール材40により接着されている。そして、両基板20及び30の間のシール材40に包囲された空間には、表示層として液晶層50が設けられている。液晶表示装置10は、シール材40の内側に形成されて複数の画素がマトリクス状に配置された表示領域Dを有し、それを囲む領域が額縁領域となっている。対向基板30,シール材40,及び液晶層50の構成等は実施形態1と同一であるため、説明を省略する。TFT基板図21~23は、実施形態3のTFT基板20を示す。図21は、TFT基板20の平面図である。TFT基板20は、実施形態1と同様、基板21上に、第1メタルゲート電極22a、下部電極22b、端子22cやゲート線22gb、トランスファパッド不図示等を含む、ゲート絶縁膜23、酸化物半導体膜24a~b、第2メタルソースメタル25s、ドレインメタル25d、上部メタル25bやソース線25sb等を含む、保護膜26、画素電極28、及び配向膜不図示が積層形成されている。図22は、図21のA-A線における断面図である。図22に示すように、ゲート電極22aはゲート絶縁膜23に覆われ、ゲート絶縁膜23上にはゲート電極22aに対向する位置にチャネル部24acが形成された酸化物半導体膜24aが配置され、酸化物半導体膜24a上にチャネル部24acを介して互いに離間してソース部S及びドレイン部DRが設けられた構成となっている。ゲート電極22aは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。ソース部Sは、ゲート絶縁膜23や酸化物半導体膜24aの上層に設けられたソースメタル25sで形成されている。ソースメタル25sは第2メタルで形成され、実施形態1と同様、例えば、第1導電膜25sp,第2導電膜25sq及び第3導電膜25srが順に積層された構成を有する。ドレイン部DRは、酸化物半導体膜24aのうち、画素コンタクトホール27aの表面に露出した部分が低抵抗化された低抵抗領域24adで構成されている。低抵抗領域24adは、酸化物半導体膜24aのうち、画素コンタクトホール27aの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部24acの抵抗率の1/10000000000~1/100程度となる高導電性を付与されたものである。低抵抗領域24adは、酸化物半導体膜24aの表面を含み、酸化物半導体膜24aの厚さの2分の1以下の厚さであることが好ましい。低抵抗領域24adにおける抵抗値は均一ではなく、例えば、酸化物半導体膜24aの表面からゲート絶縁膜23側にいくに従って、徐々に抵抗が大きくなっている。また、図4においては、便宜上、低抵抗領域24adを線枠で区切って独立した領域として示しているが、酸化物半導体膜24aと一体化した領域のうちの一部が低抵抗領域24adとなっていればよく、独立した領域である必要はない。酸化物半導体膜24aの上層には、ドレインメタル25dが設けられている。ドレインメタル25dは、ソースメタル25sと同一層に設けられ、例えば、チタン膜からなる第1導電膜25dp、アルミニウム膜からなる第2導電膜25dq、及び窒化モリブデン膜からなる第3導電膜25drが順に積層された構成を有する。保護膜26には、ドレインメタル25dを貫通して酸化物半導体膜24aに達する画素コンタクトホール27aが設けられている。画素コンタクトホール27aの表面は画素電極28で被覆されており、画素電極28は、ドレイン部DRである低抵抗領域24adと電気的に接続されている。本実施形態の薄膜トランジスタTRは、上記の構成を有することにより、画素電極28とドレイン部DRが直接接触して電気的に接続されるので、画素電極28とドレイン部DRとのコンタクト不良の発生を抑制することができる。特に、ドレインメタル25dが、第1導電膜25dp、第2導電膜25dq、及び第3導電膜25drの積層体として構成され、第2導電膜25dqがアルミニウム膜である場合には、アルミニウム膜が酸化されて表面が不動態皮膜で被覆されてしまうため、ドレインメタル25dと画素電極28との導通が十分に選らないでコンタクト不良となる虞がある。しかしながら、ドレイン部DRが、酸化物半導体膜24aの一部が低抵抗化された低抵抗領域24adで構成されているので、画素電極28とドレイン部DRとの導通を低抵抗領域24adにおいて確保することができ、良好なコンタクトを得ることができる。図23は、図21のB-B線における断面図である。図23に示すように、下部電極22bはゲート絶縁膜23に覆われ、ゲート絶縁膜23上には下部電極22bに対向する位置に、酸化物半導体からなるエッチストッパ層24bが配置されている。エッチストッパ層24bの上層には上部メタル25bが設けられている。そして、エッチストッパ層24bを覆う保護膜26には、上部メタル25bを貫通してエッチストッパ層24bに達する補助容量コンタクトホール27bが形成され、エッチストッパ層24bのうち補助容量コンタクトホール27bの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域24btに形成され、これらが補助容量素子Csを構成している。下部電極22bは第1メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極22bは、端子領域に設けられた補助容量端子TCsと接続されている。上部メタル25bは、ソースメタル25sやドレインメタル25dと同一層に設けられ、例えば、チタン膜からなる第1導電膜25dp、アルミニウム膜からなる第2導電膜25dq、及び窒化モリブデン膜からなる第3導電膜25drが順に積層された構成を有する。保護膜26に設けられた補助容量コンタクトホール27bの表面は画素電極28で被覆されており、画素電極28は、エッチストッパ層24bに設けられた低抵抗領域24btと接触して電気的に接続されている。なお、ゲート端子部TGやソース端子部TSの断面は、図示しないが、実施形態1におけるゲート端子部TGの断面図6と同様の構成を有する。上記構成の液晶表示装置10は、各画素電極毎に1つの画素が構成されており、各画素において、ゲート線22gbからゲート信号が送られて薄膜トランジスタTRがオン状態になったときに、ソース線25sbからソース信号が送られてソース部Sソースメタル25s及びドレイン部DR低抵抗領域24adを介して、画素電極28に所定の電荷を書き込まれ、画素電極28と対向基板30の共通電極との間で電位差が生じることになり、液晶層50からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置10では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。なお、上記では、TFT基板20のソースメタル25sやドレインメタル25d、上部メタル25b等を構成する第2メタルが、第1導電膜25sp,25dp,25bp、第2導電膜25sq,25dq,25bq及び第3導電膜25sr,25dr,25brが順に積層された構成を有するとして説明したが、第3導電膜25sr,25dr,25brを備えない構成つまり、第1導電膜25sp,25dp,25bp、及び、第2導電膜25sq,25dq,25bqの2層が積層された構成であってもよく、その他の構成であってもよい。また、上記では、TFT基板20のソースメタル25sやドレインメタル25d、上部メタル25b等を構成する第1メタルの第2導電膜25sq,25dq,25bqがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅Cuまたはその合金からなる膜等であってもよい。<TFT基板の製造方法>以下、図24~26を用いて本実施形態のTFT基板20を製造する方法について説明する。第1メタル、ゲート絶縁膜、酸化物半導体膜、第2メタル形成まず、図24a、bに示すように、基板21上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第1メタルを設け、ゲート電極22a、下部電極22b等を形成する。次に、ゲート絶縁膜23として、例えばCVD法を用いてSiO2膜を形成する。次いで、酸化物半導体膜24a及びエッチストッパ層24bを形成する。続いて、ゲート絶縁膜23及び酸化物半導体膜24aの上層にソースメタル25s及びドレインメタル25dが、ゲート絶縁膜23及びエッチストッパ層24bの上層に上部メタル25bが形成されるように、第1導電膜、第2導電膜及び第3導電膜の積層体からなる第2メタルを形成する。このとき、ソースメタル25s、ドレインメタル25d、上部メタル25bと同時に、ソース線25sb等が形成されるパターンとなるように第2メタルを形成する。保護膜、コンタクトホール形成低抵抗化処理次に、図25a、bに示すように、保護膜26として、例えばCVD法を用いてSiO2膜を形成する。そして、保護膜26をドライエッチングすることにより、画素コンタクトホール27a,補助容量コンタクトホール27b,コンタクトホール27c図21参照を形成する。そして、酸化物半導体膜24a及びエッチストッパ層24bのうち、それぞれ、画素コンタクトホール27a及び補助容量コンタクトホール27bの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜24a及びエッチストッパ層24bの露出面を含む部分を低抵抗化し、低抵抗領域24ad、及び24btを形成する。低抵抗化処理は、実施形態1で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜24aの厚さの2分の1以下の厚さが、酸化物半導体膜24aよりも抵抗の小さい低抵抗領域24adに形成される。また、エッチストッパ層24bの厚さの2分の1以下の厚さが、エッチストッパ層24bよりも抵抗の小さい低抵抗領域24btに形成される。酸化物半導体膜24aの一部が低抵抗化されることにより形成された低抵抗領域24adは、ドレイン部DRとなる。また、エッチストッパ層24bの一部が低抵抗化されることにより形成された低抵抗領域24btは、補助容量素子Csの上部電極部となる。画素電極形成最後に、図26a、bに示すように、実施形態1と同様にして画素電極28を形成する。以上のようにして、TFT基板20が作製される。なお、上記の方法で作成したTFT基板20と、各画素毎にカラーフィルタが形成された対向基板30と、を、対向配置させてシール材40により貼り合わせ、両基板間に液晶材料を充填させて液晶層50とすることにより、液晶表示装置10を得ることができる。実施形態3の効果本実施形態の薄膜トランジスタTRは、ドレインメタル25dの表面の導電性能が劣化していても、実施形態1と同様、画素電極28とドレイン部DRが直接接触して電気的に接続されるので、画素電極28とドレイン部DRとのコンタクト不良の発生を抑制することができる。また、実施形態1において得られる効果に加え、実施形態3の構成によれば、ドレイン部DRにドレインメタル25dが設けられ、補助用容量素子Csにおいて上部メタル25bが設けられているので、画素コンタクトホール27aや補助容量コンタクトホール27bを形成する際、ドレインメタル25dや上部メタル25bが保護膜26がオーバーエッチされるのを抑制することができる。そして、結果として、酸化物半導体膜24aがプラズマダメージを受けたり、僅かにエッチングされたりするのを抑制することができる。"