"外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、SCRC方式を採用した半導体集積回路装置のレイアウト設計方法であって、前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、前記SCRC方式による制御対象の回路であるSCRC使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、前記機能別回路毎の前記SCRC使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、前記算出したレイアウト面積に基づいて前記機能別回路を配置する半導体集積回路装置のレイアウト設計方法。前記機能別回路を配置する機能別領域内において、前記SCRC使用動作回路に対する前記第二電源線の配線抵抗値が均一となるように、前記SCRC使用動作回路及び前記第二電源ドライバの位置を決定する半導体集積回路装置のレイアウト設計方法。請求項1または2記載の半導体集積回路装置のレイアウト設計方法で設計された半導体集積回路装置。上述したSCRC方式を採用した半導体集積回路装置では、外部電源から第一電源線及び第二電源線を介して内部回路に所要の電力を供給するため、スイッチとして用いるMOSトランジスタのオン抵抗をできるだけ小さくすることが望ましい。しかしながら、MOSトランジスタのオン抵抗を小さくするには、そのチャネル幅を大きくしなければならず、スイッチとして用いるMOSトランジスタのレイアウト面積が増大する。そのため、半導体集積回路装置のチップサイズが増大する問題がある。さらに、SCRC方式では、高電位側と低電位接地電位側にそれぞれ第一電源線及び第二電源線を設けるため、SCRC方式を採用しない半導体集積回路装置と比べて電源線数が多くなり電源線を配置するためのレイアウト面積が増大する。電源線のレイアウト面積を抑制するために、例えば電源線を細くすると、配線抵抗が増大して電源線による電圧降下が大きくなってしまう。特に、第二電源線ではスイッチからの距離に応じて電圧降下量が異なり、スイッチから遠くなるほど電圧降下量が大きくなる。したがって、第二電源線は、その長さに応じてある程度の幅が必要であり、電源線のレイアウト面積が増大すれば、半導体集積回路装置のチップサイズがさらに増大してしまう。本願発明の半導体集積回路装置のレイアウト設計方法は、外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、SCRC方式を採用した半導体集積回路装置のレイアウト設計方法であって、前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、前記SCRC方式による制御対象の回路であるSCRC使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、前記機能別回路毎の前記SCRC使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、前記算出したレイアウト面積に基づいて前記機能別回路を配置する方法である。上記のような方法では、SCRC方式の制御対象であるSCRC使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制できる。本発明によれば、半導体集積回路装置のチップサイズの増大を抑制できる。次に本発明について図面を用いて説明する。図1は、SCRC方式を採用した半導体集積回路装置の回路例を示す図であり、同図aは回路図、同図bはレイアウト図である。図1は、SCRC方式による制御対象の回路以下、SCRC使用動作回路と称すとして、PMOSトランジスタP2及びNMOSトランジスタN2から成るインバータ、並びにPMOSトランジスタP3及びNMOSトランジスタN3から成るインバータを示している。SCRC使用動作回路は、インバータに限定されるものではなく、組み合わせ回路、順序回路、カウンタ、バッファ等の各種の論理回路、あるいは周知のアナログ回路であってもよい。図1aに示すように、SCRC方式を採用した半導体集積回路装置は、第一電源線として、接地電位VSS及び外部電源電圧VDDを供給する二種類の電源線を備え、第二電源線として、仮想の接地電位VSS2及び仮想の外部電源電圧VDD2を供給する二種類の電源線を備えた構成である。第一電源線VDDと第二電源線VDD2とはスイッチである第二電源ドライバP1を介して接続され、第一電源線VSSと第二電源線VSS2とはスイッチである第二電源ドライバN1を介して接続されている。第二電源ドライバP1にはPMOSトランジスタが用いられ、第二電源ドライバN1にはNMOSトランジスタが用いられる。第二電源ドライバP1は不図示の制御回路から供給される制御信号CONTROLPにしたがってオン/オフし、第二電源ドライバN1は不図示の制御回路から供給される制御信号CONTROLNにしたがってオン/オフする。SCRC使用動作回路であるインバータは、PMOSトランジスタまたはNMOSトランジスタのいずれか一方が第二電源線と接続され、アイドル時待機時に第二電源ドライバP1またはN1がオフすることで第一電源線から切り離される。図1では、SCRC使用動作回路が備えるPMOSトランジスタまたはNMOSトランジスタのいずれか一方が第二電源線と接続される構成例を示しているが、SCRC使用動作回路のPMOSトランジスタ及びNMOSトランジスタはそれぞれ第二電源線に接続されていてもよい。なお、PMOSトランジスタ及びNMOSトランジスタがそれぞれ第一電源線に接続されている回路不図示は、SCRC方式の制御対象ではない回路以下、SCRC未使用動作回路と称すである。図1bに示すように、第二電源ドライバP1,N1、SCRC使用動作回路インバータのPMOSトランジスタP2,P3、並びにSCRC使用動作回路インバータのNMOSトランジスタN2,N3は、それぞれに要求される電流供給能力に応じたトランジスタサイズで形成される。PMOSトランジスタやNMOSトランジスタのトランジスタサイズは、そのチャネル幅で規定され、チャネル幅が大きいほど、トランジスタサイズは大きくなる。図2は、半導体集積回路装置の回路構成例を示す平面図である。近年の半導体集積回路装置は、多機能化や大規模化に伴って複数の機能を実現するための回路以下、機能別回路と称すを備えている。図2は、半導体集積回路装置として、機能別回路A~Fと、複数の第二電源ドライバから成るSCRC第二電源回路とを有する構成例を示している。図3は本発明の半導体集積回路装置の回路配置例を示す平面図であり、図4は本発明の半導体集積回路装置の他の回路配置例を示す平面図である。また、図5は、本発明の半導体集積回路装置の第二電源線の配置例を示す平面図である。図3に示すように、本実施形態の半導体集積回路装置は、チップ上に形成すべき回路領域が、機能別回路に対応して複数の機能別回路領域に分割された構成である。機能別回路領域は、その中央付近に機能別回路を実現するSCRC使用動作回路及びSCRC未使用動作回路が配置され、その周辺に第二電源ドライバが配置された構成である。第二電源線は、図5に示すように予め設定された所定間隔毎に配置される。本実施形態の半導体集積回路装置では、機能別回路領域毎の第二電源ドライバのトランジスタサイズが、対応する機能別回路の全SCRC使用動作回路のトランジスタサイズの合計値に応じて決定される。機能別回路領域毎の第二電源ドライバとして必要なトランジスタサイズは、対応する機能別回路の各SCRC使用動作回路に流れる電流が供給できる大きさとなるように、複数のMOSトランジスタを用いて実現すればよい。図4は、機能別回路に対応して異なる第二電源線を配置する場合の回路配置例を示している。図4は、機能別回路領域Aの第二電源線を、機能別回路領域B~Fとは異なる配線にした例を示している。このような構成は、例えば機能別回路毎にSCRC使用動作回路のオン/オフタイミングが異なる場合や機能別回路毎に電源電圧が異なる場合に有効である。次に本発明の半導体集積回路装置のレイアウト設計方法について図面を用いて説明する。図6は、本発明の半導体集積回路装置のレイアウト設計方法の処理手順の一例を示すフローチャートである。以下に示す半導体集積回路装置のレイアウト設計配置配線設計は、周知の情報処理装置コンピュータで実現されるEDAElectronicDesignAutomationツールを用いて行えばよい。上述したように、本実施形態の半導体集積回路装置のレイアウト設計方法では、第二電源ドライバのレイアウト面積の増大を抑制するために、機能別回路領域毎に、SCRC使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるMOSトランジスタのサイズを決定する。なお、第一電源線及び第二電源線は、予め決められた所定の間隔で配置されるものとし、以下の設計手順には含まれないものとする。図6に示すように、EDAツールは、まず設計対象となる半導体集積回路装置の全回路を機能別回路に分割し、SCRC使用動作回路のトランジスタサイズの合計値を機能別回路毎にそれぞれ計算する。次に、EDAツールは、機能別回路毎のSCRC使用動作回路のトランジスタサイズの合計値に基づき、各機能別回路で必要な第二電源ドライバのトランジスタサイズを計算する。次に、EDAツールは、機能別回路毎のトランジスタサイズの合計値及び第二電源ドライバのトランジスタサイズに基づき、各機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出する。続いて、EDAツールは、算出したレイアウト面積に基づいて機能別回路を配置するための回路配置データを作成する。このとき、機能別領域内において、各SCRC使用動作回路に対する第二電源線の配線抵抗値ができるだけ均一となるように、SCRC使用動作回路及び第二電源ドライバの位置を決定する。その結果、図3や図4に示したように、機能別回路領域の中央付近に機能別回路を実現するSCRC使用動作回路やSCRC未使用動作回路が配置され、機能別回路領域の周辺に第二電源ドライバが配置される。最後に、作成した回路配置データに基づいて全ての機能別回路を配置し、信号線を配置する。本実施形態の半導体集積回路装置によれば、SCRC方式の制御対象であるSCRC使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制でまた、したがって、半導体集積回路装置のチップサイズの増大を抑制できる。また、機能別領域内において、各SCRC使用動作回路に対する第二電源線の配線抵抗値が均一となるように、SCRC使用動作回路及び第二電源ドライバの位置を決定するため、SCRC使用動作回路における電源線による電圧降下量のバラツキが抑制される。また、機能別回路領域毎に各SCRC使用動作回路のトランジスタサイズに対応して第二電源ドライバを配置するため、第二電源線の長さも最小で済む。そのため、第二電源線を細くすることが可能であり、上記第二電源ドライバのレイアウト面積を抑制できることと合わせて、チップサイズの増大をさらに抑制できる。"