ノーマリオフ型HFETであって、厚さt1のアンドープAlxGa1-xN層、前記AlxGa1-xN層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、前記ソース電極と前記ドレイン電極との間で前記AlxGa1-xN層上に形成された厚さt2のアンドープAlyGa1-yN層、前記ソース電極と前記ドレイン電極との間において前記AlyGa1-yN層の部分的領域上でメサ型に形成された厚さt3のアンドープAlzGa1-zN層、および前記AlzGa1-zN層上に形成されたショットキーバリア型ゲート電極を含み、y>x>zおよびt1>t3>t2の条件を満たすことを特徴とするノーマリオフ型HFET。x-z>0.03の条件を満たすことを特徴とする請求項1に記載のノーマリオフ型HFET。t3/t2>4の条件を満たすことを特徴とする請求項1または2に記載のノーマリオフ型HFET。ゲート電極はNi/Au積層、WN層、TiN層、W層、およびTi層のいずれかからなることを特徴とする請求項1から3のいずれかに記載のノーマリオフ型HFET。前記AlxGa1-xN層と前記AlyGa1-yN層との間に10nm以上50nm未満の厚さを有するアンドープGaN層を付加的に含むことを特徴とする請求項1から4のいずれかに記載のノーマリオフ型HFET。前記AlxGa1-xN層、前記AlyGa1-yN層、および前記AlzGa1-zN層のいずれもが、0001面である上側面にGa原子面が現れるGa極性を有していることを特徴とする請求項1から5のいずれかに記載のノーマリオフ型HFET。図12は、特許文献1に開示されたノーマリオフ型HFETの模式的断面図を示している。このHFETは、サファイア基板101上に順次積層された厚さ100nmのAlNバッファ層102、厚さ2μmのアンドープGaN層103、厚さ25nmのアンドープAlGaN層104、厚さ100nmのp型GaN層105、および厚さ5nmの高濃度p型GaN層106を備えている。このHFETにおいては、アンドープAlGaN層104はアンドープAl025Ga075Nで形成され、その上のp型GaN層105と高濃度p型GaN層106はメサを形成している。高濃度p型GaN層106上には、それとオーミック接合するPdゲート電極111が設けられている。また、アンドープAlGaN層104上には、p型GaN層105を挟むように配置されたTi層とAl層の積層からなるソース電極109とドレイン電極110が設けられている。これらの電極は、素子分離領域107で囲まれた領域内に設けられている。そして、窒化物半導体積層構造の上側表面は、SiN膜108によって保護されている。この図12のHFETの特徴は、ゲート電極111が高濃度p型GaN層106とオーミック接合しているので、アンドープAlGaN層104とアンドープGaN層103との界面で形成される2次元電子ガス層とp型GaN層105とによって生じるpn接合がゲート領域に形成されることにある。そして、ショットキー接合による障壁よりもpn接合による障壁の方が大きいので、このHFETでは従来のショットキー接合のゲート電極を含むHFETに比べてゲート電圧を高くしてもゲートリークを生じにくくなっている。また、図12のHFETでは、ゲート電極111の下に高濃度p型GaN層106が設けられているので、ゲート電極111との間にオーミック接合を形成しやすくなっている。一般的にp型窒化物半導体はオーミック接合を形成しにくいので、高濃度p型GaN層106が設けられている。ここで、窒化物半導体においては、高濃度のp型不純物を活性化して高濃度のp型キャリアを生成することは容易ではないことが周知である。一般に、高濃度p型不純物を活性化して高濃度p型キャリアを生成するためには、電子線照射または高温アニールなどが必要とされる。そこで、本発明は、p型不純物のドーピングおよびそのp型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型HFETを提供することを目的としている。本発明によるノーマリオフ型HFETにおいては、厚さt1のアンドープAlxGa1-xN層、この層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、これらソース電極とドレイン電極との間でAlxGa1-xN層上に形成された厚さt2のアンドープAlyGa1-yN層、ソース電極とドレイン電極との間においてAlyGa1-yN層の部分的領域上でメサ型に形成された厚さt3のアンドープAlzGa1-zN層、およびAlzGa1-zN層上に形成されたショットキーバリア型ゲート電極を含み、y>x>zおよびt1>t3>t2の条件を満たすことを特徴としている。なお、x-z>0.03の条件を満たすことがより好ましい。また、t3/t2>4の条件を満たすことも好ましい。ゲート電極は、Ni/Au積層、WN層、TiN層、W層、およびTi層のいずれかによって形成することができる。さらに、AlxGa1-xN層とAlyGa1-yN層との間に10nm以上50nm未満の厚さのアンドープGaN層を付加的に含むことをも好ましい。さらにまた、AlxGa1-xN層、AlyGa1-yN層、およびAlzGa1-zN層のいずれもが、0001面である上側面にGa原子面が現れるGa極性を有していることが望まれる。以上のような本発明によれば、p型不純物のドーピングおよびそのp型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型HFETを提供することができる。図1は、本発明の一実施形態によるHFETを示す模式的断面図である。なお、本願の図面において、厚さ、長さ、幅などは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。図1のHFETにおいては、サファイアなどの基板図示せず上にバッファ層10を介して厚さt1のAlxGa1-xN層11が堆積されている。このAlxGa1-xN層11へ電気的に接続されるように、ソース電極21とドレイン電極22とが互いに隔てられて形成されている。ソース電極21とドレイン電極22との間において、AlxGa1-xN層11上には厚さt2のアンドープAlyGa1-yN層12が堆積されている。また、ソース電極21と前記ドレイン電極22との間において、AlyGa1-yN層12の部分的領域上に厚さt3のアンドープAlzGa1-zN層13がメサ型に形成されている。そして、AlzGa1-zN層13上には、ショットキー障壁型ゲート電極23が形成されている。なお、これらのAlxGa1-xN層、AlyGa1-yN層、およびAlzGa1-zN層のいずれもが、0001面である上側面にGa原子面が現れるGa極性を有している。図2のグラフは、図1のHFETにおけるエネルギバンド構造の一例を模式的に示している。すなわち、このグラフの横軸はAlzGa1-zN層13の上面から深さ方向への距離nmを表し、縦軸は電子エネルギレベルeVを表しており、フェルミエネルギレベルEFを基準の0eVとしている。また、図2の例では、x=0.04、t1=1000nm、y=0.21、t2=10nm、z=0、およびt3=50nmに設定されている。図3は、HFETにおけるソースゲート間電圧Vgsとシート電荷密度qnsとの関係を模式的に示すグラフである。このグラフ中の実線の曲線で示されているように、ソースゲート間電圧Vgsを増大させてシート電荷密度qnsが正の値になるときのVgsが閾値電圧Vthに対応している。図3のグラフに示された実線の曲線のうちで正の値の部分は破線で示された直線で近似することができ、シート電荷密度qnsC/cm-2は、Vgsに比例する次式1で表され得る。なお、この式1は、キャパシタンス容量モデルから導き出すことができる。qns=σ1σ2t3ε2/t2ε3t3ε2CVgsVb1ここで、qは電子の電荷、nsはシート電子密度cm-2、σ1はAlxGa1-xN層11とAlyGa1-yN層12との分極差に基づく正のシート固定電荷密度、σ2はAlyGa1-yN層12とAlzGa1-zN層13との分極差に基づく負のシート固定電荷密度、t2とt3はそれぞれAlyGa1-yN層12とAlzGa1-zN層13の厚さ、ε2とε3はそれぞれAlyGa1-yN層12とAlzGa1-zN層13の誘電率、Cはチャネル層とゲート電極との間の単位面積キャパシタンスゲート容量とも称す、Vgsはゲートソース間電圧、そしてVbは1/q×ゲート電極のショットキー障壁高さを表す。図4は、式1に関する参考として、図2に対応するエネルギバンド構造内にシート固定電荷密度σ1とσ2を模式的に表示している。HFETがノーマリオフ型の場合、Vgs=Vth閾値電圧の時にqns=0/cm2でなければならないので、式1から式2が成り立ち、式3に変形され得る。0=σ1σ2t3ε2/t2ε3t3ε2CVthVb2Vth=Vb-1/C{σ1σ2t3ε2/t2ε3t3ε2}3また、1/C=t2/ε2t3/ε3なので、式3は式4に変形することができる。Vth=Vb-t2/ε2t3/ε3{σ1σ2t3ε2/t2ε3t3ε2}4ここで、ε2≒ε3と仮定できるので、式4は式5に変形することができる。Vth≒Vb-σ1t2t3/ε3-σ2t3/ε35また、σ1はAlxGa1-xN層11とAlyGa1-yN層12とのAl組成比に依存し、σ1=ay-xで表すことができ、σ2はAlyGa1-yN層12とAlzGa1-zN層13とのAl組成比に依存し、σ2=az-xで表すことができる。なお、aは比例定数C/cm2を表す。したがって、式5は式6で表すことができ、式7に変形することができる。Vth≒Vb-ay-xt2t3/ε3-az-yt3/ε36Vth≒Vbax-zt3/ε3-ay-xt2/ε37ここで、比例定数aは実験的に求めることができ、a=8.65×10-6C/cm-2の値を採用することができる。図5のグラフは、式7において、t2=10nm、t3=50nm、y-x=0.17、およびVb=1.0Vを典型的な値と仮定して、x-zに依存して得られる閾値電圧Vthを表している。すなわち、図5グラフの横軸はx-zを表し、縦軸はVthVを表している。図5のグラフから分かるように、Vth=0Vより高いVth>1Vのノーマリオフ型のHFETを得るためには、x-z>0.03の条件を満たすことが望ましい。また、xの値を高めることによってVthを高め得ることが分かる。また、図6のグラフは、x=0.04、y=0.21、z=0、t2=10nm、およびVb=1.0Vを典型的な値と仮定して、式7においてt3/t2に依存して得られる閾値電圧Vthを表している。すなわち、図6のグラフの横軸はt3/t2を表し、縦軸はVthVを表している。図6のグラフから分かるように、Vth=0Vより高いVth>1Vのノーマリオフ型のHFETを得るためには、t3/t2>4の条件を満たすことが望ましい。図7と図8のグラフは、図1のHFETにおいてx=0.04、y=0.21、t2=10nm、z=0、およびt3=50nmであって、ソース電極21とドレイン電極22がTiAl層で形成されかつゲート電極がTiN層で形成されている場合の実測の電圧電流特性を表している。すなわち、図7のグラフの横軸はソースゲート間電圧VgsVを表し、縦軸はドレイン電流IdA/mmを表している。ただし、ソースドレイン間電圧Vdsは5Vに設定されている。この図7のグラフにおいて、Vgsが1Vより大きくなってからIdが立ち上がっており、実際に閾値電圧Vthが1Vより大きいことが分かる。他方、図8のグラフの横軸はソースドレイン間電圧VdsVを表し、縦軸はドレイン電流IdA/mmを表している。ただし、このグラフに示された複数の曲線は、下方の曲線から上方の曲線の順にソースゲート間電圧Vgsが0Vから5Vまで0.5Vごとに高められた条件に対応している。図9は、本発明のもう1つの実施形態によるHFETを模式的断面図で示している。図1に比べて、この図9のHFETは、AlxGa1-xN層11とAlyGa1-yN層12との間に、10nm以上50nm未満の厚さのGaN層11aが挿入されていることのみにおいて異なっている。このGaN層11aは、Gaとは異なる種類の原子であるAlを含まないので、異種原子による電子散乱が少なくて高い電子移動度を生じるチャネル層として作用し得る観点から好ましい。図10のグラフは、図2のグラフに類似しており、厚さ20nmのGaN層12aを含む場合の図9のHFETにおけるエネルギバンド構造を模式的に示している。