第1の面および前記第1の面に対向する第2の面を有する第1導電型のチャネル領域と、前記チャネル領域の両側に配設された第2導電型の第1不純物領域および第2導電型の第2不純物領域と、第1ゲート絶縁膜を介して前記チャネル領域の前記第1の面に、第1ゲート電圧が印加されると前記チャネル領域に生じる第1反転層の一側が前記第1不純物領域に接触し、他側が前記第2不純物領域から離間するように配設された第1ゲート電極と、第2ゲート絶縁膜を介して前記チャネル領域の前記第2の面に、第2ゲート電圧が印加されると前記チャネル領域に生じる第2反転層の一側が前記第2不純物領域に接触し、他側が前記第1不純物領域から離間するように配設された第2ゲート電極と、を具備し、前記第1および第2ゲート電圧に応じて、前記第1および第2反転層が接触し、前記第1および第2不純物領域間が導通することを特徴とする半導体装置。前記チャネル領域は、基板から立設し、前記第1および第2不純物領域は、前記第1および第2の面に平行な第1の方向であって、前記チャネル領域を挟むように前記基板上に設けられ、前記第1ゲート電極は、前記第1の方向の一側が前記第1不純物領域に隣接し、他側が前記第2不純物領域から離間し、前記第2ゲート電極は、前記第1の方向の一側が前記第2不純物領域に隣接し、他側が前記第1不純物領域から離間し、且つ一部が前記第1ゲート電極と対向していることを特徴とする請求項1に記載の半導体装置。前記チャネル領域は、第1導電型の半導体層から立設し、前記第1および第2不純物領域は、前記第1および第2の面と直交する第2の方向であって、前記チャネル領域の両側の前記半導体層に設けられ、前記第1ゲート電極は、前記第1および第2の方向に直交する第3の方向の一側が前記第1不純物領域に隣接し、他側が前記第2不純物領域から離間し、前記第2ゲート電極は、前記第3の方向の一側が前記第2不純物領域に隣接し、他側が前記第1不純物領域から離間していることを特徴とする請求項1に記載の半導体装置。前記第1の面および前記第2の面が、前記半導体層側に向かって末広がり状に傾斜して対向していることを特徴とする請求項3に記載の半導体装置。前記第1または第2ゲート電圧のうちの一方を第1の固定電圧とし、他方を可変電圧とすることにより第1のしきい値で前記第1および第2不純物領域間が導通し、前記第1の固定電圧を第2の固定電圧に変更することにより、前記第1のしきい値と異なる第2のしきい値で前記第1および第2不純物領域間が導通することを特徴とする請求項1乃至請求項4に記載の半導体装置。本発明は、しきい値を電気的に調整可能な半導体装置を提供する。一つの実施形態によれば、半導体装置では、第1導電型のチャネル領域は第1の面および前記第1の面に対向する第2の面を有している。第2導電型の第1不純物領域および第2導電型の第2不純物領域が、前記チャネル領域の両側に配設されている。第1ゲート電極が、第1ゲート絶縁膜を介して前記チャネル領域の前記第1の面に、第1ゲート電圧が印加されると前記チャネル領域に生じる第1反転層の一側が前記第1不純物領域に接触し、他側が前記第2不純物領域から離間するように配設されている。第2ゲート電極が、第2ゲート絶縁膜を介して前記チャネル領域の前記第2の面に、第2ゲート電圧が印加されると前記チャネル領域に生じる第2反転層の一側が前記第2不純物領域に接触し、他側が前記第1不純物領域から離間するように配設されている。前記第1および第2ゲート電圧に応じて、前記第1および第2反転層が接触し、前記第1および第2不純物領域間が導通する。以下、本発明の実施例について図面を参照しながら説明する。本実施例に係る半導体装置について図1および図2を用いて説明する。図1は本実施例の半導体装置を示す図で、図1aはその平面図、図1bは図1aのA-A線に沿って切断し矢印方向に眺めた断面図、図2は半導体装置を示す斜視図である。本実施例は、半導体装置がチャネル領域を基板に対して垂直に立て、フィンFIN状のチャネル領域の両面をゲート電極で挟む構造のダブルゲートを有する電界効果トランジスタFINFETの場合の例である。図1および図2に示すように、本実施例の半導体装置10は、支持体11上に絶縁層12を形成してなる基板13上に形成されている。半導体装置10のチャネル領域14、第1不純物領域15および第2不純物領域16は、基板13における絶縁層12上に積層されたP型第1導電型の半導体層17を基板13に対して垂直な平板状に加工することで形成されている。チャネル領域14は、第1の面14aと第1の面14aに対向する第2の面14bを有する平板状のP型半導体層である。第1不純物領域15および第2不純物領域16は、第1および第2の面14a、14bに平行なY方向第1の方向であって、チャネル領域14を挟むように絶縁層12上に配設されている。第1不純物領域15および第2不純物領域16は、ソース領域およびドレイン領域であり、P型半導体層17にN型第2導電型の不純物をイオン注入することによりN型に反転されている領域である。第1ゲート電極18は、Y方向の一側が第1不純物領域15に隣接し、他側が第2不純物領域16から離間して、チャネル領域14の第1の面14aに第1ゲート絶縁膜19を介して形成されている。同様に、第2ゲート電極20は、Y方向の一側が第2不純物領域16に隣接し、他側が第1不純物領域15から離間して、チャネル領域14の第2の面14bに第2ゲート絶縁膜21を介して形成されている。第1ゲート電極18の他側第2不純物領域16側と第2ゲート電極20の他側第1不純物領域15側は、一部が対向してオーバラップ領域22を構成している。チャネル領域14、第1不純物領域15および第2不純物領域16上には絶縁膜図示せずが形成されている。また、チャネル領域14の露出した側面、第1、第2不純物領域15、16および第1、第2ゲート電極18、20の側面には側壁膜図示せずが形成されている。チャネル領域14、第1不純物領域15および第2不純物領域16上面は、この側壁膜で覆われている。基板13および基板13上に積層された半導体層17は、例えばP型シリコン基板の表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたSIMOXSeparationbyimplantationofOxygen構造を有する。チャネル領域14、ソース領域15およびドレイン領域16は、その高さHゲート幅に相当は互いに略等しく、例えば略半導体層17の膜厚である100乃至200nm程度に設定されている。チャネル領域14の長さL1ゲート長に相当は、例えば20乃至30nm程度であり、その幅Wチャネル厚さの2倍に相当は、例えば5乃至10nm程度である。ソース領域15の長さL2は、例えば100nm程度である。ソース領域15と反対側には外部に電気的接続をとるためのパッド領域図示せずが形成されている。ドレイン領域16についても同様である。なお、本明細書に記載されている数値は一例であり、これに限定されるものではないことは言うまでも無い。第1ゲート電極18と反対側には外部に電気的接続をとるためのパッド領域図示せずが形成されている。第1ゲート電極20についても同様である。第1ゲート電極18に第1ゲート電圧Vg1が印加されると、第1ゲート電極18の直下のチャネル領域14に、一側がソース領域15に接触し、他側がドレイン領域16から離間した第1反転層23が形成される。第2ゲート電極20に第2ゲート電圧Vg2が印加されると、第2ゲート電極20の直下のチャネル領域14に、一側がドレイン領域16に接触し、他側がソース領域15から離間した第2反転層24が形成される。第1反転層23と第2反転層24は、オーバラップ領域22で対向している。本実施例の半導体装置10は、第1反転層23の一側のみがソース領域15に接触し、第2反転層24の一側のみがドレイン領域16に接触し、第1および第2ゲート電圧Vg1、Vg2に応じて厚化した第1および第2反転層23、24が接触したときにソース領域15およびドレイン領域16間が導通し、ドレイン電流が流れるように構成されている。次に、半導体装置10の動作について図3乃至図5を用いて説明する。図3は半導体装置の動作を説明するための図、図4および図5は半導体装置の静特性を説明するための図である。図3に示すように、第1ゲート電極18に第1ゲート電圧Vg1=Vg11を印加すると、第1ゲート電極18の直下のチャネル領域14に、一側がソース領域15に接触し、他側がドレイン領域16から離間した第1反転層23が形成される。第2ゲート電極20に第2ゲート電圧Vg2=Vg21を印加すると、第2ゲート電極20の直下のチャネル領域14に、一側がドレイン領域16に接触し、他側がソース領域15から離間した第2反転層24が形成される。この段階では、第1反転層23と第2反転層24は、オーバラップ領域22で対向している。即ち、第1反転層23と第2反転層24は、まだ薄いため接触することなく離間している。その結果、ソース領域15およびドレイン領域16間は非導通であり、ドレイン電流Idは流れないId=0。次に、第1ゲート電圧Vg1=Vg11のまま、第2ゲート電圧Vg2をVg21からVg22に増加させるVg22>Vg21と、第2反転層24の厚さが増加する。この段階で、第1反転層23と第2反転層24aは、オーバラップ領22で接触する。その結果、ソース領域15およびドレイン領域16間が導通し、ドレイン電流Idが流れるId=Id1。ドレイン電流Id1は、第1反転層23および第2反転層24のチャネル抵抗の和に応じて定まる。これより、半導体装置10のしきい値Vthは、第2ゲート電圧Vg2がVg22のときはVg11であるが、第2ゲート電圧Vg2がVg21のときはVg11より大きくなることが分かる。即ち、半導体装置10のしきい値Vthは、第2ゲート電圧Vg2が大きくなると小さくなり、第2ゲート電圧Vg2が小さくなると大きくなる。第1および第2ゲート電圧Vg1、Vg2は、半導体装置10のしきい値Vthに関して相反する関係にあるので、第1および第2ゲート電圧Vg1、Vg2の組み合わせにより、半導体装置10のしきい値Vthを電気的に調整することが可能である。図4は第2ゲート電圧Vg2をパラメータとして、第1ゲート電圧Vg1とドレイン電流Idの関係を説明するための図である。図4に示すように、第2ゲート電圧Vg2が小さいときは、半導体装置10は、実線26に示すVg1-Id特性を示す。このときの半導体装置10のしきい値をVth1とする。第1ゲート電圧Vg1がしきい値Vth1を超えると、十分な厚さを有して低チャネル抵抗の第1反転層23と第2反転層24aが接触するので、ドレイン電流Idは急激に立ち上がる。第1ゲート電圧Vg1がしきい値Vth1より小さいとき、第1反転層23と第2反転層24の他端は、ソース領域15およびドレイン領域16から十分に離間しているので、ソース領域15およびドレイン領域16間のリーク電流は略無視できるほど小さいことが確かめられた。詳細には、第1ゲート電圧Vg1がしきい値Vth1に近づくと、ドレイン電流Idの立ち上がりが見られる。これは、第1反転層23と第2反転層24aが接触していなくても、ある距離以上に接近すると、ショートチャネル効果によりパンチスルー電流が流れるためと考えられる。第2ゲート電圧Vg2が大きいときは、半導体装置10は、実線27に示すVg1-Id特性を示す。実線27は実線26を略平行移動した形であり、半導体装置10のしきい値VthはVth1より小さいVth2になる。従って、第2ゲート電圧Vg2を変更することにより、特性を維持したまま、事後的に半導体装置10のしきい値Vthを電気的に調整することが可能である。図5は半導体装置10のVg1-Id特性を比較例の半導体装置と対比して示す図である。ここで比較例の半導体装置とは、半導体層にゲート絶縁膜を介して形成されたゲート電極を挟むようにソース領域およびドレイン領域が形成されているプレーナ型MOSトランジスタのことである。半導体装置10と比較例の半導体装置は、しきい値Vthおよび飽和電流Idsが等しいものとする。図5に示すように、比較例の半導体装置では、実線28に示すVg-Id特性を示す。ゲート電圧Vgがしきい値Vthより小さいとき、ソース領域およびドレイン領域間には僅かながらもリーク電流が流れている。ゲート電圧Vgがしきい値Vthに近づくにつれて、リーク電流が増加していく。ゲート電圧Vgがしきい値Vthに達すると、ドレイン電流Idは緩やかに立ち上がり始める。短チャネル効果により、ゲートを閉じていてもソースとドレイン間にリーク電流が流れ、ドレイン電流がゲート電圧で制御しきれなくなり、ドレイン電流Idのカットオフ特性が悪化するためである。一方、本実施例の半導体装置10では、実線29に示すVg-Id特性を示す。上述したように、リーク電流は略無視できるほど小さく、ドレイン電流Idの立ち上がりが急峻になり、レイン電流Idのカットオフ特性が向上している。本実施例の半導体装置10では、第1および第2ゲート電極18、20の直下のチャネル層14に生じる第1および第2反転層23、24は、一側がソース領域15およびドレイン領域16に接触し、他側がドレイン領域16およびソース領域15から十分に離間しているので、見掛け上、ソースとドレイン間の距離が拡大した構造である。その結果、短チャネル効果が抑制され、リーク電流が低減する。そして、第1および第2反転層23、24が接触したときには、第1および第2反転層23、24は十分に厚くなっており、チャネル抵抗が十分に小さくなる構造である。その結果、ゲート電圧Vgがしきい値Vthを超えると、ドレイン電流Idは急激に立ち上がる。従って、本実施例の半導体装置10は、リーク電流が少なく、ドレイン電流Idの立ち上がりが急峻なことから、ロジック用トランジスタとして適している。次に、半導体装置10の製造方法について説明する。図6乃至図8は、半導体装置10の製造工程を順に示す断面図である。更に、図6c-2、図7b-2、図7c-2、図8a-2及び図8c-2には対応する断面図に併記して斜視図を表している。図6aに示すように、基板13の絶縁膜12上に積層された半導体層17上に、例えばプラズマCVDChemicalVaporDeposition法によりシリコン窒化膜31を形成する。シリコン窒化膜31上に、フォトリソグラフィ法により、ストライプ状のパターンを有するレジスト膜32を形成する。次に、図6bに示すように、レジスト膜32をマスクとして、例えばRIEReactiveIonEtching法によりシリコン窒化膜31を異方性エッチングし、レジスト膜32のパターンをシリコン窒化膜31に転写する。次にレジスト膜32を除去した後、図6c-1および図6c-2に示すように、シリコン窒化膜31をマスクとして、例えばRIE法により半導体層17を異方性エッチングし、半導体層17を平板状に加工する。次に、図7aに示すように、例えば熱酸化法により半導体層17の側壁にシリコン酸化膜33を形成する。半導体層17を埋め込むように、例えばCVD法によりポリシリコン膜34を形成する。シリコン酸化膜33は、第1および第2ゲート絶縁膜19、21となるものである。ポリシリコン膜34は第1および第2ゲート電極18、20となるものである。次に、ポリシリコン膜34上にシリコン酸化膜35、例えばCVD法によるTEOSTetraEthylOrthoSilicate膜を形成する。シリコン酸化膜35上に、ゲート電極に応じたパターンを有するレジスト膜36を形成する。このゲート電極とは、後述するチャネル領域14を跨ぐゲート電極である。次に、レジスト膜36をマスクとして、例えばRIE法によりシリコン酸化膜35を異方性エッチングし、レジスト膜36のパターンをシリコン酸化膜35に転写する。次に、レジスト膜36を除去した後、図7b-1および図7b-2に示すように、シリコン酸化膜35をマスクとして、例えばRIE法によりポリシリコン膜34を異方性エッチングする。これにより、残置されたポリシリコン膜34がチャネル領域14を跨ぐゲート電極37となる。平板状の半導体層17のうち残置されたポリシリコン膜34で覆われている部分がチャネル領域14となり、ポリシリコン膜34から両側に延在している部分がソース領域15およびドレイン領域16となる部分である。次に、図7c-1および図7c-2に示すように、半導体層17のうちのポリシリコン膜34から両側に延在している部分上のシリコン窒化膜31を、例えば熱燐酸を用いたウェットエッチングにより除去した後、N型不純物として、例えば砒素Asをイオン注入し、ソース領域15およびドレイン領域16を形成する。次に、図8a-1および図8a-2に示すように、例えばCMPChemicalMechanicalPolishing法によりシリコン窒化膜31が露出するまでポリシリコン膜34を除去する。これにより、ゲート電極37がチャネル領域14を挟むように2つのゲート電極37a、37bに分離される。次に、図8bに示すように、例えばプラズマCVD法によりゲート電極37a、37bおよびソース領域15およびドレイン領域16を含む絶縁膜12上にコンフォーマルにシリコン窒化膜38を形成する。シリコン窒化膜38上に第1および第2ゲート電極18、20に応じたパターンを有するレジスト膜39を形成する。レジスト膜39のパターンは、ゲート電極37a上であってドレイン領域16側を露出する第1の開口と、ゲート電極37b上であってソース領域15側を露出する第2の開口を含んでいる。次に、図8c-1および図8c-2に示すように、レジスト膜39をマスクとしてRIE法によりシリコン窒化膜38を異方性エッチングし、シリコン窒化膜38にレジスト膜39のパターンを転写する。次に、レジスト膜39を除去した後、シリコン窒化膜38をマスクとして、RIE法によりゲート電極37a、37bのそれぞれの片側半分を異方性エッチングする。これにより、第1および第2ゲート電極18、20が得られる。半導体装置10が完成した後、テスト段階で目的のしきい値Vthが得られる第2ゲート電圧Vg2を与えるバイアス電圧を決定する。半導体装置10を製品に組み込んだ後、第2ゲート電極20にバイアス電圧を印加する。これにより、しきい値Vthのばらつきが補償される。ここで、バイアス電源回路は予め製品に組み込まれているものとする。多数の半導体装置10が組み込まれた半導体集積装置ICでは、例えば回路ブロックごとに半導体装置10のしきい値Vthを平均的に調整することが望ましい。多数の半導体装置10のしきい値Vthを個々に調整すると、必要なバイアス電源回路の数が膨大になり、現実的でなくなるためである。また、同一回路ブロック内の半導体装置10に、意図的にしきい値Vthに差を持たせることも可能である。以上説明したように、本実施例の半導体装置10では、チャネル領域14の両面に形成された第1および第2ゲート電極18、20のうち、第1ゲート電極18は一側がソース領域15に隣接し、他側がドレイン領域16から離間している。第2ゲート電極20は一側がドレイン領域16に隣接し、他側がソース領域15から離間している。第1および第2ゲート電極18、20に、第1および第2ゲート電圧Vg1、Vg2を印加したとき、チャネル領域14の両面に生じる第1および第2反転層23、24のうち、第1反転層23は一側がソース領域15に接触し、他側がドレイン領域16からに離間している。第2反転層24は一側がドレイン領域16に接触し、他側がソース領域15から離間している。その結果、第1および第2ゲート電圧Vg1、Vg2に応じて第1および第2反転層23、24が接触し、ソース領域15およびドレイン領域16間が導通し、ドレイン電流Idが流れる。従って、しきい値を電気的に調整可能な半導体装置が得られる。ここでは、第2ゲート電圧Vg2を固定電圧とし、第1ゲート電圧Vg1を可変電圧として、半導体装置10のしきい値を変化させる場合について説明したが、第1ゲート電圧Vg1を固定電圧とし、第2ゲート電圧Vg2を可変電圧としても同様である。半導体装置10のチャネル領域14が平板状である場合について説明したが、チャネル領域を円筒状とすることも原理的には可能である。その場合、第1および第2ゲート電極は、2つのハーフリング状のゲート電極が軸方向に沿って一部が対向するように配設される。第1および第2ゲート電圧Vg1、Vg2を同一電圧としても構わない。その場合、第1および第2反転層はチャネル領域の中央で接触するので、半導体装置のしきい値は一義的に定まる。2入力AND回路として適している。また、第1ゲート電極を、一端がソース領域15に隣接し、他端がドレイン領域16に隣接し、中央部で2分割されたゲート電極とし、第2ゲート電極を、両端がソース領域15およびドレイン領域16から離間したゲート電極とすることもできる。この場合、3入力AND回路が得られる。第1ゲート電極の分割数を増やすことにより、更に多入力のAND回路を形成することも可能である。基板が支持体11上に絶縁層12を形成してなる基板13である場合について説明したが、半導体基板であっても構わない。図9は半導体基板上に形成された半導体装置を示す図である。図9に示すように、半導体装置40は基板41上に形成されている。基板41は、例えばP型半導体基板である。半導体装置40のチャネル領域14、第1不純物領域15および第2不純物領域16は、基板41の上部を基板41に垂直な平板状に加工することで形成されている。チャネル領域14は基板41と導通しているが、N型に反転されている第1不純物領域15および第2不純物領域16は、基板41とPN接合分離されている。第1ゲート電極18と基板41の間には絶縁膜19aが形成され、第2ゲート電極20と基板41の間には絶縁膜21aが形成されている。これにより、第1ゲート電極18および第2ゲート電極20は基板41と電気的に絶縁されている。半導体装置40の製造工程は、図6乃至図8に示す半導体装置10の製造工程と同様である。図6に示す工程と同様にして、基板41の上部を基板41に垂直な平板状に加工するときは、異方性エッチングにおけるストッパーとなる層がないので、エッチング量100乃至200nmは時間管理で行う。図7aに示す工程と同様にして、シリコン酸化膜33を形成すると、基板41上に形成されたシリコン酸化膜33が、絶縁膜19aおよび絶縁膜21aとなる。なお、基板41とはバルク半導体基板だけでなく、エピタキシャル法により形成された半導体層も含んでいる。本発明の実施例2に係る半導体装置について図10および図11を用いて説明する。図10は本実施例の半導体装置を示す図で、図10aはその平面図、図10bは図10aのB-B線に沿って切断し矢印方向に眺めた断面図、図11は半導体装置を示す斜視図である。本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、ドレイン電流を、チャネル領域の厚さ方向に流れるようにしたことにある。即ち、図10および図11に示すように、本実施例の半導体装置50では、チャネル領域14は、P型の半導体層51から立設している。N型のソース領域第1不純物領域52およびドレイン領域第2不純物領域53は、第1および第2の面14a、14bと直行するX方向第2の方向であって、チャネル領域14の両側の半導体層51に設けられている。ソース領域52は、チャネル領域14の第1の側面14aから離間して半導体層51に設けられている。ドレイン領域53は、チャネル領域14の第2の側面14bから離間して半導体層51に設けられている。第1ゲート電極54は、第1ゲート絶縁膜55を介してチャネル領域14の第1の側面14aに形成されている。また、第1ゲート絶縁膜55は、チャネル領域14の第1の側面14aからソース領域52までの間にも形成されている。第1ゲート電極54は、X方向およびY方向に直交するZ方向第3の方向の一側がソース領域52に隣接し、他側がドレイン領域53から離間している。同様に、第2ゲート電極56は、第2ゲート絶縁膜57を介してチャネル領域14の第2の側面14bに形成されている。また、第2ゲート絶縁膜57は、チャネル領域14の第2の側面14bからドレイン53までの間にも形成されている。第2ゲート電極56は、Z方向の一側がドレイン領域53に隣接し、他側がソース領域52から離間している。第1ゲート電極54に、第1ゲート電圧Vg1を印加すると第1ゲート電極54の直下のチャネル領域14および半導体層51にL字状の第1反転層58が生じる。第1反転層58は、Z方向の一側がX方向に折れ曲がってソース領域52に接触し、他側がドレイン領域53から離間している。第2ゲート電極56に、第2ゲート電圧Vg2を印加すると第2ゲート電極56の直下のチャネル領域14および半導体層51にL字状の第2反転層59が生じる。第2反転層59は、Z方向の一側がX方向に折れ曲がってドレイン領域53に接触し、他側がソース領域52から離間している。第1および第2ゲート電圧Vg1、Vg2に応じて、第1および第2反転層58、59が接触することにより、ソース領域52およびドレイン領域53間が導通する。ドレイン電流は、チャネル領域14の厚さ幅W方向に流れる。次に、半導体装置50の動作について説明する。図12は半導体装置50の動作を説明するための図である。図12aに示すように、第1ゲート電極54に第1ゲート電圧Vg1=Vg11を印加すると、第1ゲート電極54の直下のチャネル領域14および半導体層51に、一側がソース領域52に接触し、他側がドレイン領域53から離間した第1反転層58が形成される。同様に、第2ゲート電極56に第2ゲート電圧Vg2=Vg21を印加すると、第2ゲート電極56の直下のチャネル領域14および半導体層51に、一側がドレイン領域53に接触し、他側がソース領域52から離間した第2反転層59が形成される。この段階では、第1反転層58と第2反転層59は対向している。即ち、第1反転層58と第2反転層59は、まだ薄いため接触することなく離間している。その結果、ソース領域52およびドレイン領域53間は非導通であり、ドレイン電流Idは流れないId=0。次に、図12bに示すように、第1ゲート電圧Vg1=Vg11のまま、第2ゲート電圧Vg2をVg21からVg22に増加させるVg22>Vg21と、第2反転層59より厚い第2反転層59aが生じる。この段階で、第1反転層58と第2反転層59aは、オーバラップ領域22で接触する。その結果、ソース領域52およびドレイン領域53間が導通し、ドレイン電流Idが流れるId=Id1。ドレイン電流Id1は、第1反転層58および第2反転層59のチャネル抵抗の和に応じて定まる。これより、半導体装置50のしきい値Vthは、第2ゲート電圧Vg2がVg22のときはVg11であるが、第2ゲート電圧Vg2がVg21のときはVg11より大きくなることが分かる。即ち、半導体装置50のしきい値Vthは、第2ゲート電圧Vg2が大きくなると小さくなり、第2ゲート電圧Vg2が小さくなると大きくなる。第1および第2ゲート電圧Vg1、Vg2は、半導体装置50のしきい値Vthに関して相反する関係にあるので、第1および第2ゲート電圧Vg1、Vg2の組み合わせにより、半導体装置50のしきい値Vthを電気的に調整することが可能である。なお、半導体装置50の静特性については、図4および図5と同様であり、その説明は省略する。次に、半導体装置50の製造方法について説明する。図13乃至図15は、半導体装置50の製造工程を順に示す断面図である。図13aに示すように、半導体層51上に、例えばプラズマCVD法によりシリコン窒化膜61を形成する。シリコン窒化膜61上に、フォトリソグラフィ法によりチャネル領域14に応じたストライプ状のレジスト膜62を形成する。次に、図13bに示すように、レジスト膜62をマスクとして、例えばRIE法によりシリコン窒化膜61を異方性エッチングし、シリコン窒化膜61にレジスト膜62のパターンを転写する。次に、レジスト膜62を除去した後、図13cに示すように、シリコン窒化膜61をマスクとして、例えばRIE法により半導体層51を所定の深さまで異方性エッチングし、半導体層51から立設したストライプ状のチャネル領域14を形成する。次に、図14aに示すように、チャネル領域14を含む半導体層51に、例えば熱酸化法によりシリコン酸化膜63を形成する。シリコン酸化膜63は、第1および第2ゲート絶縁膜55、57となるものである。次に、図14bに示すように、チャネル領域14を埋め込むようにシリコン酸化膜63上に、例えばCVD法によりポリシリコン膜64を形成する。ポリシリコン膜64は、第1および第2ゲート電極54、56となるものである。次に、図14cに示すように、例えばCMP法によりシリコン窒化膜61が露出するまで、ポリシリコン膜64を除去する。次に、図15aに示すように、ポリシリコン膜64上に、第1および第2ゲート電極54、56に応じたパターンを有するシリコン窒化膜65を形成する。次に、図15bに示すように、シリコン窒化膜65をマスクとして、例えばRIE法によりポリシリコン膜64異方性エッチングする。これにより、第1および第2ゲート電極54、56が得られる。次に、半導体層51上のシリコン酸化膜63を除去した後、図15cに示すように、シリコン窒化膜65および第1および第2ゲート電極54、56をマスクとするセルフアライン法により、半導体層51にN型の不純物として、例えば砒素Asをイオン注入し、ソース領域52およびドレイン領域53を形成する。以上説明したように、本実施例の半導体装置50では、ソース領域52およびドレイン領域53は、X方向であって、チャネル領域14の両側の半導体層51に設けられているので、ドレイン電流Idは、チャネル領域14の厚さ幅W方向に流れる。その結果、実施例1に示す半導体装置10に比べて、第1反転層58と第2反転層59の接触面積が増大するとともに、電流路が短縮されるので、チャネル抵抗が低減する利点がある。また、第1および第2ゲート電極54、56の幅を縮小する必要がないので、製造工程が削減され、製造が容易になる利点がある。半導体層51はバルク半導体基板とすることができるので、高価なSIMOX基板または張り合わせ基板が不要になる利点がある。張り合わせ基板とは、シリコン酸化膜を挟んで2枚のシリコン基板を直接接着し、一方のシリコン基板を薄膜化した基板である。更に、第1および第2ゲート電極54、56直下の半導体層51に、N型の不純物を斜めにイオン注入して、チャネル抵抗を低減することが望ましい。第1および第2反転層58、59のうち、第1および第2ゲート電極54、56直下の半導体層51に生じる部分は、動作上不要なためである。本発明の実施例3に係る半導体装置について図16および図17を用いて説明する。図16は本実施例の半導体装置を示す図で、図16aはその平面図、図16bは図16aのC-C線に沿って切断し矢印方向に眺めた断面図、図17は半導体装置を示す斜視図である。本実施例において、上記実施例2と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例2と異なる点は、チャネル領域を末広がり状に傾斜させたことにある。即ち、図16および図17に示すように、本実施例の半導体装置70では、チャネル領域71の第1の面71aおよび第2の面71bが、半導体層51側に向かって末広がり状に傾斜して対向している。第1ゲート電極72は、第1ゲート絶縁膜73を介してチャネル領域71の傾斜した第1の面71aに形成されている。同様に、第2ゲート電極74は、第2ゲート絶縁膜75を介してチャネル領域71の傾斜した第2の面71bに形成されている。第1ゲート電極72に第1ゲート電圧Vg1を印加すると、第1ゲート電極72の直下のチャネル領域71および半導体層51にくの字状の第1反転層76が生じる。第1反転層76は、Z方向の一側がX方向に折れ曲がってソース領域52に接触し、他側がドレイン領域53から離間している。同様に、第2ゲート電極74に第2ゲート電圧Vg2を印加すると、第2ゲート電極74の直下のチャネル領域71および半導体層51にくの字状の第2反転層77が生じる。第2反転層77は、Z方向の一側がX方向に折れ曲がってドレイン領域53に接触し、他側がソース領域52から離間している。次に、半導体装置70の動作について説明する。図18は半導体装置70の動作を説明するための図、図19は半導体装置70の静特性を説明するための図である。図18aに示すように、第1ゲート電極72に第1ゲート電圧Vg11を印加すると、第1ゲート電極72直下のチャネル層71および半導体層51に第1反転層76が生じる。同様に、第2ゲート電極74に第2ゲート電圧Vg21を印加すると、第2ゲート電極74直下のチャネル層71および半導体層51に第2反転層77が生じる。この段階では、第1反転層76および第2反転層77は対向している。即ち、第1反転層76と第2反転層77は、まだ薄いため接触することなく離間している。その結果、ソース領域52とドレイン領域53間は非導通であり、ドレイン電流Idは流れないId=0。図18bに示すように、第1ゲート電圧Vg11を固定して、第2ゲート電極74に第2ゲート電圧Vg21より大きい第2ゲート電圧Vg22を印加すると、第2反転層77より厚い第2反転層77aが生じる。この段階で、第1反転層76および第2反転層77aは、半導体層51と反対側の先端部が接触する。その結果、ソース領域52とドレイン領域53の間が導通し、ドレイン電流Idがチャネル領域の内部を厚さ方向に流れるようになる。但し、接触面積が少ないのでチャネル抵抗は高く、流れるドレイン電流Idは僅かであるId=Id1。更に、第2ゲート電圧Vg2を増加させていくと、第1反転層76と第2反転層77aの接触面積が増大するので、チャネル抵抗が減少していき、それに応じてドレイン電流Idが増加していく。図18cに示すように、第2ゲート電極74に第2ゲート電圧Vg22より大きい第2ゲート電圧Vg23を印加すると、第2反転77aより厚い第2反転層77bが生じる。この段階で、第1反転層76および第2反転層77bは、末広がり状に傾斜して対抗する部分が全面で接触する。その結果、チャネル抵抗は十分に小さくなり、大きなドレイン電流Idが流れるId=Id2。これより、第1および第2ゲート電圧Vg1、Vg2の組み合わせにより、半導体装置70のしきい値Vthを電気的に調整することが可能である。図19に示すように、半導体装置70は実線78に示すVg1-Id特性を示す。半導体装置70のしきい値をVth3とする。静特性78は、図5に示す実施例1の半導体装置10の静特性29に比べて、ドレイン電流Idがしきい値Vth3より低いゲート電圧Vg1から流れ出す。そして、ドレイン電流Idはゲート電圧Vg1に応じて緩やかに立ち上がり、同じ飽和電流Ids特性を示す。静特性78は、チャネル領域71の第1および第2の面71a、71bの末広がり状の傾斜角度に依存する。第1および第2の面71a、71bのなす角度が大きいほど、ドレイン電流Idはより低いゲート電圧Vg1から流れ出し、より緩やかに立ち上がるようになる。次に、半導体装置70の製造方法について説明する。図20は半導体装置70の製造工程の要部を順に示す断面図である。ここで、半導体層51の面方位は、100面であるとする。図20aに示すように、半導体層51上にシリコン窒化膜81を形成し、シリコン窒化膜81上にチャネル領域71に応じたパターンを有するレジスト膜82を形成する。次に、図20bに示すように、シリコン窒化膜81にレジスト膜82のパターンを転写する。次に、図20cに示すように、シリコン窒化膜81をマスクとして、例えば溶融水酸化カリウムMoltenKOHを用いて半導体層51をウェットエッチングする。半導体層51には、111面が表出したファセット83が生じてメサ状にエッチングされる。メサ状にエッチングされるのは、111面のエッチング速度が、100面のエッチング速度より小さいためである。ファセット83と半導体層51の上面との間の角度は略54.7°である。これにより、半導体層51側に向かって末広がり状に傾斜して対向している第1の面71aおよび第2の面71bを有するチャネル領域71が形成される。以後、図14および図15に示す工程に従い、半導体装置70を形成する。以上説明したように、本実施例の半導体装置70では、チャネル領域71の第1および第2の面71a、71bが、半導体層51側に向かって末広がり状に傾斜して対向している。その結果、第1および第2ゲート電圧Vg1、Vg2に応じて、第1および第2反転層は端から徐々に接触していく。ドレイン電流Idはより低いゲート電圧Vgから流れ出し、より緩やかに立ち上がるようになる。半導体装置70は、例えばドレイン電流の立ち上がりを緩やかにして、スイッチングノイズを低減したい場合などに適した構造である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。