NビットNは2以上の整数の画素データを有する画像データを入力する入力部と、クロック信号に基づき、前記画像データに対するパイプライン処理を行う画像処理部と、前記パイプライン処理により得られたデータを出力する出力部と、を有し、前記画像処理部は、保持するデータのうち上位のnビットのデータを入力とする上位nビット用レジスタと、保持するデータのうち下位のlビットのデータを入力とする下位lビット用レジスタと、前記上位nビット用レジスタの入力値と前記上位nビット用レジスタの出力値とが同一か否かを判定する比較回路と、前記入力値と前記出力値とが同一であると判定されたとき、前記上位nビット用レジスタに前記クロック信号が供給されないように、前記上位nビット用レジスタへの前記クロック信号の供給を制御するクロックゲーティング制御回路と、を有し、前記下位lビット用レジスタへの前記クロック信号の供給を制御する回路を有さない、画素データあるいはパイプライン処理途中の演算結果を保持するパイプラインレジスタを有する、画像処理回路。前記画像データから、前記画像の隣接画素間の一致頻度を示す相関度を取得する相関度検出部と、前記相関度が低い区間において、前記比較回路の動作を停止させる比較処理モード制御部と、を有する、請求項1記載の画像処理回路。前記相関度検出部は、前記画像を構成する1枚のフレームまたは前記フレームを分割した分割領域を単位として、前記相関度を取得する、請求項2記載の画像処理回路。前記相関度検出部は、他のフレームにおいて検出された前記相関度を転用する、請求項3記載の画像処理回路。前記画像データは、ステレオ画像の左目画像データおよび右目画像データを含み、前記画像処理部は、前記左目画像データに対する前記パイプライン処理を行う左目画像処理部と、前記右目画像データに対する前記パイプライン処理を行う右目画像処理部と、を有し、画素ラインごとに、前記左目画像と前記右目画像との間の対応画素対に対して、前記左目画像処理部における前記パイプライン処理と前記右目画像処理部における前記パイプライン処理とが同時に行われるように、前記左目画像データの前記左目画像処理部への入力タイミングおよび前記右目画像データの前記右目画像処理部への入力タイミングのうち、少なくとも一方を調整する入力タイミング調整回路と、前記左目画像処理部および前記右目画像処理部のうち少なくとも一方の前記比較回路の動作を停止させ、当該一方の前記クロックゲーティング制御回路に対して、他方の前記比較回路の判定結果を使用させる比較処理モード設定部と、を更に有する、請求項1記載の画像処理回路。処理する画素データを構成する色成分ごとに用意された複数の前記画像処理部を有し、前記複数の画像処理部が備えるパイプラインレジスタは、前記上位nビット用レジスタに入力するデータのビット範囲が異なる、請求項1記載の画像処理回路。請求項1に記載の画像処理回路を含む、半導体集積回路。しかしながら、画像処理回路では、以下の理由により、従来技術を適用しても消費電力を低減することが実際には難しいという課題を有する。画像データ特に色数が多い画像データの場合、複数ビットの全ての値が同一値のまま連続するということは少なく、クロック信号の供給は、ほとんど停止されないことになる。また、これを回避するためには、ビットごとに比較回路およびクロックゲーティング制御回路を配置することも考えられる。ところが、この場合には、比較回路の個数が増えることになる。また、画像データの場合、一部のビット範囲を無効として扱うことができるケースは少ないため、無効ビットに対応したクロック信号供給の停止を行える機会が少ない。本発明の目的は、画像データに対するパイプライン処理を、消費電力を低減した状態で行うことができる、画像処理回路および半導体集積回路を提供することである。本発明の画像処理回路は、NビットNは2以上の整数の画素データを有する画像データを入力する入力部と、クロック信号に基づき、前記画像データに対するパイプライン処理を行う画像処理部と、前記パイプライン処理により得られたデータを出力する出力部とを有し、前記画像処理部は、保持するデータのうち上位のnビットのデータを入力とする上位nビット用レジスタと、保持するデータのうち下位のlビットのデータを入力とする下位lビット用レジスタと、前記上位nビット用レジスタの入力値と前記上位nビット用レジスタの出力値とが同一か否かを判定する比較回路と、前記入力値と前記出力値とが同一であると判定されたとき、前記上位nビット用レジスタに前記クロック信号が供給されないように、前記上位nビット用レジスタへの前記クロック信号の供給を制御するクロックゲーティング制御回路とを有し、前記下位lビット用レジスタへの前記クロック信号の供給を制御する回路を有さない、画素データあるいはパイプライン処理途中の演算結果を保持するパイプラインレジスタを有する。本発明によれば、画像データに対するパイプライン処理を、消費電力を低減した状態で行うことができる。以下、本発明の各実施の形態について、図面を参照して詳細に説明する。実施の形態1以下、本発明の実施の形態1に係る画像処理回路についての説明を、全体的な構成から細部の構成へと向かう方向で進める。<画像処理回路の全体的な構成>まず、画像処理回路の全体的な構成について説明する。図1は、本実施の形態に係る画像処理回路の構成の一例を示す構成図である。図1において、画像処理回路100は、外部メモリ図示せずから画像データを読み出して入力し、入力した画像データに対して各種変換処理画像処理を行う装置である。画像処理回路100は、たとえば、デジタルカメラあるいは携帯情報端末の内部の半導体集積回路に搭載されるものである。なお、本実施の形態において、画像処理回路100が入力する画像データは、NビットNは2以上の整数の画素データを有する画像データであるものとする。また、左上位置を座標原点とした場合、画像処理回路100が入力する画像データは、画像を画素ラインごとに、左上位置から順に水平方向にラスター走査して得られる画素値のデータであるものとする。画像処理回路100は、フレーム単位で変換処理を行う際に、たとえば、ラスター走査順に走査ラインごとに処理を繰り返す。画像処理回路100は、入力DMADirectMemoryAccess101、第1のラインバッファ102、第1のフィルタ103、第2のフィルタ104、第2のラインバッファ105、第3のフィルタ106、出力DMA107、および制御部110を有する。なお、本実施の形態では、画像処理部として、第1のフィルタ103、第2のフィルタ104、および、第3のフィルタ106を備えているものとして説明するが、画像処理部の構成はこれに限定されない。画像処理部は、画像データに対するパイプライン的な各種変換処理画像処理が適用されるものであればよい。入力DMA101は、画像データを入力する入力部となるDMA回路である。より具体的には、入力DMA101は、外部メモリ図示せずの所定のフレームバッファ領域から、画像データを、画素ライン単位で順次読み出すリード転送。そして、入力DMA101は、読み出した画素ラインごとの画像データ以下ラインデータというを第1のラインバッファ102へ転送する。第1のラインバッファ102は、入力DMA101から転送されてきラインデータを一時的に格納する。第1のラインバッファ102は、後段の第1のフィルタ103の処理に必要なライン数分のラインデータを少なくとも格納する。たとえば、第1のフィルタ103の処理で垂直方向に4ラインの連続したデータが必要である場合、第1のラインバッファ102は、4ライン分以上のラインデータを格納可能なバッファ領域を持つ。第1のフィルタ103は、第1のラインバッファ102に格納された各ラインデータを入力する。そして、第1のフィルタ103は、クロック信号に同期し、入力したラインデータに対するパイプライン処理画像処理を行う。より具体的には、第1のフィルタ103は、入力したラインデータに対して、たとえば、ノイズ除去処理などの所定の変換処理を行うフィルタ回路である。第1のフィルタ103は、必要な本数のつまり画像の垂直方向において必要な画素数分のラインデータを、第1のラインバッファ102から同一のタイミングで読み出して入力する。この際、第1のフィルタ103は、複数のラインデータ間で同一画素位置のデータが同一のタイミングで入力されるように、画像の左端画素から右端画素へと向かう方向に画素単位でデータを順次入力する。ここで、同一画素位置とは、画像の水平方向の位置が同一であることを示す。そして、第1のフィルタ103は、画像処理の結果として得られたラインデータを、第2のフィルタ104へ出力する。第2のフィルタ104は、クロック信号に同期し、第1のフィルタ103から入力された各ラインデータに対するパイプライン処理を行う。より具体的には、第2のフィルタ104は、入力したラインデータに対して、たとえば、エッジ強調フィルタ処理などの所定の変換処理を行うフィルタ回路である。そして、第2のフィルタ104は、画像処理の結果として得られたラインデータを、第2のラインバッファ105へ出力する。第2のラインバッファ105は、第2のフィルタ104から入力された各ラインデータを、一時的に格納する。第2のラインバッファ105は、後段の第3のフィルタ106の処理に必要なライン数分のラインデータを少なくとも格納する。第3のフィルタ106は、第2のラインバッファ105に格納された各ラインデータを入力し、クロック信号に同期し、入力したラインデータに対するパイプライン処理を行う。より具体的には、第3のフィルタ106は、入力したラインデータに対して、たとえば、YUV系からRGB系、あるいはその逆方向の色空間変換処理などの、所定の変換処理を行うフィルタ回路である。第3のフィルタ106は、必要な本数のつまり画像の垂直方向において必要な画素数分のラインデータを、第2のラインバッファ105から同一のタイミングで読み出して入力する。そして、第3のフィルタ106は、画像処理の結果として得られたラインデータを、出力DMA107へ出力する。出力DMA107は、画像データを出力する出力部となるDMA回路である。出力DMA107は、第3のフィルタ106から入力された各ラインデータを、入力された順に、外部メモリのフレームバッファ領域に書き込むライト転送。制御部110は、設定されたパラメータに従って、1フレーム分の画像データが左上端から順に水平方向の画素ライン単位で処理されるように、入力DMA101~出力DMA107を制御する。なお、パイプライン処理動作の詳細を制御するため、第1のラインバッファ102~第3のフィルタ106の各ラインバッファとフィルタの各々において、別途図示しない制御部を有する構成が考えられる。以上の構成のうち、第1のラインバッファ102~第3のフィルタ106は、クロック信号に同期し画像データに対するパイプライン処理を行う画像処理部を構成する。ただし、後述するが、この画像処理部は、画像処理の消費電力を低減した状態で行うことが可能な構成を有している。また、個々のフィルタ、後述するデータパス、あるいはパイプラインレジスタのそれぞれは、クロック信号に基づき画像データに対するパイプライン処理を行う、画像処理部として捉えてもよい。<フィルタ回路の全体的な構成>次に、第1~第3のフィルタ103、104、106の全体的な構成について説明する。本実施の形態において、第1~第3のフィルタ103、104、106は、画像データに対するパイプライン処理を行うものであればよく、その構成は特定のものに限定されない。そこで、第1~第3のフィルタ103、104、106の構成の共通部分は、フィルタ200と表し、フィルタ200の構成について説明を行う。図2は、入力されるラインデータ画像データがYUV形式である場合の、フィルタ200の構成の一例を示す構成図である。図2に示すように、フィルタ200は、たとえば、第1~第3のデータパス201~203を有する。第1~第3のデータパス201~203は、順に、Y成分用のデータパス、U成分用のデータパス、V成分用のデータパスである。フィルタ200に入力された各ラインデータは、Y成分、U成分、およびV成分に分離される。そして、分離した各成分は、第1~第3のデータパス201~203のうち対応するものに入力され、それぞれ変換処理が施される。第1~第3のデータパス201~203は、同一のパイプライン段数によるパイプライン処理を行い、同一画素位置のデータを同一のタイミングで出力する。第1~第3のデータパス201~203の各々の演算器構成は、フィルタ200が行う変換処理の内容に依存する。また、第1~第3のデータパス201~203間の接続の有無およびその構成も、フィルタ200が行う変換処理の内容に依存する。たとえば、Y成分の演算途中結果をU成分の演算処理に使用する内容の処理を行う場合、第1のデータパス201の内部の演算途中結果が、第2のデータパス202の所望のパイプライン位置の入力として与えられる。なお、ラインデータがRGB形式である場合も、同様に、色成分ごとのデータパスが分離されて配置された構成となる。一方、フィルタ200が、ラインデータに対するYUV形式からRGB形式への変換処理を行うようなものである場合、構成は少し異なったものとなる。図3は、フィルタ200がYUV形式からRGB形式への変換を行う場合の、フィルタ200の構成の一例を示す構成図である。図3に示すように、フィルタ200は、たとえば、色成分ごとに分離されていないデータパス204を有する。データパス204は、Y成分、U成分、およびV成分のデータ間で演算処理を行う。<データパスの内部構成>次に、フィルタ200内の第1~第3のデータパス201~203およびデータパス204の構成について説明する。本実施の形態において、第1~第3のデータパス201~203およびデータパス204は、パイプライン処理による変換処理を行うものであればよく、その構成は特定のものに限定されない。そこで、第1~第3のデータパス201~203およびデータパス204の構成の共通部分は、データパス300と表し、データパス300の構成について説明を行う。また、以下の説明において、画像データラインデータの各色成分のデータは、たとえば、8ビットbitカラー256色のデータであるものとする。また、ラインデータのうち、1画素に対応する部分は、画素データという。すなわち、画素データの各色成分は、8ビットである。そして、データパス300は、4つのラインデータ4本の画素ライン分のラインデータを同時に入力して処理するものとする。ここでデータパス300は、1つの色成分の画素データに対するデータパスとする。つまり、第1~第3のデータパス201~203の各データパスに対応する。図4は、データパス300の構成の一例を示す回路構成図である。図4に示すように、データパス300は、パイプラインレジスタ301A~301D、302A~302D、303A~303D、304A~304D、312A~312B、313A、314A、および、演算回路321~323を有する。パイプラインレジスタ301A~314Aのうち、パイプラインレジスタ301A~304Dは、それぞれ、入力される各色成分の画素データの値を保持するレジスタである。パイプラインレジスタ301A~304Dは、シフトレジスタにより構成され、演算回路321~323のうち、対応するパイプラインステージにおける演算回路への入力データを出力する。すなわち、パイプラインレジスタ301A~304Dは、それぞれ、ライン単位で連続した画素データを順次入力し、入力した画素データを順次保持していく。なお、パイプラインレジスタ301A~314Aのうち、パイプラインレジスタ312A~312B、313A、314Aは、パイプライン処理における演算処理の中間処理結果を格納するレジスタである。データパス300においては、パイプラインレジスタ312A~312B、313A、314Aのそれぞれの保持ビット数は、たとえば9ビットである。演算回路321~323は、各パイプラインステージの演算回路である。演算回路321~323は、たとえば、それぞれ、乗算、加算、減算等の算術演算、クリッピング処理などを行う回路を、組み合わせた組み合わせ回路により、所望の論理演算を実現する。なお、データパス300の構成は、図4に示した内容に限定されない。データパス300において、パイプラインレジスタは、画像処理の各パイプラインステージのうち必要なステージに配置されていればよい。また、入力する画素データのビット数あるいは演算回路の中間処理結果のビット数は、上述の内容に限定されるものではなく、それぞれ、10ビット、12ビット、あるいは16ビットなどであってもよい。データパス300は、画素ライン数が多いほど、垂直方向につまり並列に配置されたパイプラインレジスタがより多く必要となる。データパス300は、パイプライン段数が多いほど、水平方向につまり直列に配置されたパイプラインレジスタがより多く必要となる。すなわち、データパス300が行う処理の内容に応じて、パイプラインレジスタの数は異なる。パイプラインレジスタの数が多いほど、後述の消費電力の低減効果および回路規模の抑制効果は、より顕著となる。<パイプラインレジスタの構成>次に、データパス300内のパイプラインレジスタ301A~304Dの構成について説明する。本実施の形態において、パイプラインレジスタ301A~314Aは、入力データを所定のビット数分保持するものであればよく、その構成は特定のものに限定されない。そこで、パイプラインレジスタ301A~314Aの構成の共通部分は、パイプラインレジスタ400と表し、パイプラインレジスタ400の構成について説明を行う。図5は、パイプラインレジスタ400の構成の一例を示す回路構成図である。図5に示すように、パイプラインレジスタ400は、複数の上位ビット用フリップフロップFF回路401、複数の下位ビット用フリップフロップ回路402、比較回路403、およびクロックゲーティング制御回路404を有する。上位ビット用フリップフロップ回路401は、保持するデータのうち上位のnビットのデータを入力とする、上位nビット用レジスタである。ここでは、上位ビット用フリップフロップ回路401は、並列に5つ設けられている。そして、5つの上位ビット用フリップフロップ回路401は、たとえば、画素データ8ビットのうち上位側MSB5ビットを保持するものとする。下位ビット用フリップフロップ回路402は、保持するデータのうち下位のlビットのデータを入力とする、下位lビット用レジスタである。ここでは、下位ビット用フリップフロップ回路402は、並列に3つ設けられている。そして、3つの下位ビット用フリップフロップ回路402は、たとえば、画素データ8ビットのうち下位側LSB3ビットを保持するものとする。なお、上位ビット用フリップフロップ回路401および下位ビット用フリップフロップ回路402は、通常のデータ入力型フリップフロップ回路である。ここでは特に図示していないが、上位ビット用フリップフロップ回路401および下位ビット用フリップフロップ回路402には、リセット入力を必要に応じて加えてもよい。比較回路403は、5つの上位ビット用フリップフロップ回路401に対する5ビットの入力値と、5つの上位ビット用フリップフロップ回路401からの5ビットの出力値とを、入力する。以下、5つの上位ビット用フリップフロップ回路401に対する5ビットの入力値は、上位ビット入力値という。また、5つの上位ビット用フリップフロップ回路401からの5ビットの出力値は、上位ビット出力値という。比較回路403は、上位ビット入力値と上位ビット出力値とを比較し、同一か否かを逐次判定する。図6は、比較回路403の構成の一例を示す回路構成図である。図6に示すように、比較回路403は、たとえば、5個の2入力EXORゲート411と1個の5入力ORゲート412とにより構成される。比較回路403は、5ビットの上位ビット入力値inD3~inD7と、5ビットの上位ビット出力値outD3~outD7との間の一致検出を行い、検出結果nCmpを出力する。比較回路403は、上位ビット入力値inD3~inD7と上位ビット出力値outD3~outD7とが完全一致する場合、検出結果nCmpとして0の信号を出力する。また、比較回路403は、上位ビット入力値inD3~inD7と上位ビット出力値outD3~outD7とが1ビットでも一致しない場合、検出結果nCmpとして1の信号を出力する。図5のクロックゲーティング制御回路404は、上位ビット入力値と上位ビット出力値とが同一であると比較回路403により判定されたとき、上位ビット用フリップフロップ回路401に次のクロック信号CLKが供給されないようにする。図7は、クロックゲーティング制御回路404の構成の一例を示す回路構成図である。図7に示すように、クロックゲーティング制御回路404は、たとえば、ラッチ回路LAT421とANDゲート422とにより構成される。ラッチ回路421は、図示しない外部から入力されるクロック信号CLKの立ち下がりエッジに基づいて、イネーブル信号として入力される比較回路403の出力EN、検出結果nCmpをラッチする。ANDゲート422は、ラッチ回路421の出力ラッチされている値とクロック信号CLKとの論理積を出力する。すなわち、クロックゲーティング制御回路404は、常時供給されるクロック信号CLKに対して、イネーブル信号ENが1となる場合に、クロックGCLKを出力するものであり、一般的なクロックゲーティング制御回路である。なお、ライトイネーブル制御信号とそれら信号によるクロックゲーティング制御に関する回路および動作については、本発明の内容とは直接には関係しないため、個々での説明を省略する。図8は、クロックゲーティング制御回路404の入出力信号のタイミングチャートの一例である。クロックゲーティング制御回路404は、比較回路403の出力ENが1である区間501に対して、次のクロック信号CLKを、クロック信号GCLKとして出力する。かかる区間501は、つまり、上位ビット入力値と上位ビット出力値とが一致していない区間である。パイプラインレジスタ400は、クロック信号CLKの立ち上がりエッジで、保持する画素データが更新される。画素データが更新されると、比較回路403は、パイプラインレジスタ400の入出力が一致するか否かを判定する。判定結果が1である場合、入出力が不一致なので、クロックゲーティング制御回路404は、次のクロック信号CLKをクロック信号GCLKとして出力させる。このために、クロックゲーティング制御回路404は、比較回路403の出力ENをクロック信号CLKの立ち下がりでラッチ回路421がラッチする。そして、クロックゲーティング制御回路404は、比較回路403の出力ENを半クロック分ずらした波形となるラッチ回路421の出力LAT出力により、半クロック分タイミングをずらして、確実にクロック信号GCLKを生成する。一方、クロックゲーティング制御回路404は、比較回路403の出力ENが0である区間502に対して、次のクロック信号CLKを、0が継続する信号GCLKを出力する。かかる区間502は、つまり、上位ビット入力値と上位ビット出力値とが一致している区間であり、上位ビット用フリップフロップ回路401のフリップフロップ動作が不要な区間である。すなわち、クロックゲーティング制御回路404は、判定結果を示す信号が1である間、クロック信号を、5つの上位ビット用フリップフロップ回路401のそれぞれへ供給する。そして、クロックゲーティング制御回路404は、判定結果を示す信号が0である間、クロック信号の各上位ビット用フリップフロップ回路401への供給を遮断ゲーティングする。この遮断は、上述の通り、各上位ビット用フリップフロップ回路401への入力値が、既に保持されている値出力値と同一であり、新たに値の書き込みを行う必要がないためである。この結果、上位ビット用フリップフロップ回路401のクロック入力ライン部のスイッチング動作の回数が低減し、上位ビット用フリップフロップ回路401の消費電力を低減することができる。なお、クロック信号の供給が遮断されている間、上位ビット用フリップフロップ回路401には、最後に書き込まれた値がそのまま保持され続ける。なお、パイプラインレジスタ400は、図5に示すように、下位ビット用フリップフロップ回路402に対しては、クロックゲーティングを行うような回路を介さずに、制御部110から出力されるクロック信号をそのまま入力する。すなわち、パイプラインレジスタ400は、下位ビット用フリップフロップ回路402へのクロック信号の供給を制御する、比較回路およびクロックゲーティング回路などの回路を有さない。なお、パイプラインレジスタ312A、312B、313A、313Bに関しては、保持するデータが9ビットとなる。このため、たとえば、比較回路とクロックゲーティング制御回路の接続対象となる上位側ビットを6ビットとし、対象外とする下位側ビットを3ビットとする構成としてもよい。このように、パイプラインレジスタの各レジスタの保持するデータのビット幅、保持する演算途中結果の一致頻度特性への影響を考慮し、各パイプラインレジスタにより対象とする上位側ビットのビット幅を増減することも可能である。<パイプライン処理の処理タイミング>次に、パイプラインレジスタ400内における各信号の波形について、具体例を挙げて説明する。図9は、パイプラインレジスタ400内におけるパイプライン処理時の各信号のタイミングチャートの一例である。図9では、参考として、各画素データに対応する画素位置を、併せて図示する。図9に示すように、画素位置P0~P7の区間において、制御信号Vldが、画素データinD下位ビットの3ビットと上位ビットinD[7:3]を含むが有効である事を示す1となっていたとする。パイプラインレジスタ400は、制御信号Vldが1となっている区間を検出することにより、入力画素の位置水平座標P0~P7の画素データを取得する。図9において、上位ビット入力値inD[7:3]、上位ビット出力値outD[7:3]である、Dx、Da、Db~Ddは、それぞれ異なる値を表すものとする。なお、上位ビット入力値inD[7:3]は、パイプラインレジスタ400への入力画素データの上位側5ビットである。また、上位ビット出力値outD[7:3]は、パイプラインレジスタ400の保持データである。画素位置P2~P4、P6の区間では、直前の隣接画素との間で値が一致していたとする。この場合、図9に示すように、上位ビット入力値inD[7:3]が画素位置P2~P4、P6に対応している間は、比較回路403の出力信号nCmpは0となる。この結果、図9に示すように、下位ビット入力値outD[7:3]が画素位置P2~P4、P6に対応している間、クロックゲーティング制御回路404の出力信号GCLKは、0となる。すなわち、クロック信号CLKの上位ビット用フリップフロップ回路401への供給が停止される。なお、下位ビット用フリップフロップ回路402には、少なくとも制御信号Vldが1となっている区間は、常時、クロック信号CLKが供給されることになる。画像データの場合、色成分ごとの画素データでは、上位側ビットで隣接画素が一致する頻度は高く、下位側ビットで隣接画素が一致する頻度は低い傾向にある。言い換えると、色成分ごとの画素データでは、上位ビットの値と比較すると、下位ビットにおいて同一の値が継続することは少ない。したがって、画像データの場合、下位ビットでは、クロックゲーティングを行おうとしても、ほとんどの区間においてクロック信号を遮断する頻度が非常に少なく、比較回路の動作に必要な消費電力が無駄といえる。そこで、上述の通り、本実施の形態に係る画像処理回路100は、下位ビット用フリップフロップ回路402について、比較回路およびクロックゲーティング制御回路を設けず、クロックゲーティングを行わないようにしている。すなわち、画像処理回路100は、クロックゲーティングを実行する機会が多く期待できる上位側ビットに対してのみ、比較回路およびクロックゲーティング制御回路を配置するようにしている。これにより、画像処理回路100は、比較回路の動作による消費電力の増大を低減し、画像データに対するパイプライン処理を、消費電力を低減した状態で行うことを可能にする。また、画像処理回路100は、下位ビット用フリップフロップ回路402についても比較回路およびクロックゲーティング制御回路を設ける場合に比べて、パイプラインレジスタごとに必要な回路リソースの増加を抑制することができる。なお、クロックゲーティング制御の対象となる上位ビットの数本実施の形態では5ビットの最適値は、画像データの内容や種別に依存する。各色成分の画素データが8ビットの場合、上位側4~6ビットのいずれかのビット数を、クロックゲーティング制御の対象とすることで、各種の画像データに対して概ね良好な結果を得られるという評価結果が、発明者により得られている。また、図2に示すようにデータパスが色成分ごとに独立している構成において、画像処理回路100は、色成分ごとにクロックゲーティング制御の対象となる上位ビットの数が異なる構成であってもよい。すなわち、比較回路およびクロックゲーティング制御回路が、接続されるフリップフロップ回路に入力するデータの画像データにおけるビット範囲は、色成分ごとに異なっていてもよい。たとえば、Y成分の第1のデータパス201では、上位側5ビットをクロックゲーティング制御の対象とし、U成分およびV成分の第2および第3のデータパス202、203では、上位側6ビットをクロックゲーティング制御の対象とする。このような構成は、Y成分よりもU成分およびV成分のほうが、値が変化する頻度が低いビット範囲の幅最適となるビット幅が大きい傾向がある場合に、有効である。このように、本発明は、色成分ごとにクロックゲーティング制御の対象となるビット範囲を最適化することにより、更に、消費電力を低減することが可能となる。以上のように、本実施の形態に係る画像処理回路100は、クロック信号に同期し、画像データに対するパイプライン処理を行う画像処理部を有する。そして、その画像処理は、上位nビット用レジスタへのクロック信号の供給に対して画像データに基づく制御を行うが、下位lビット用レジスタへのクロック信号の供給に対してはこのような制御を行わないようにする。すなわち、画像処理は、下位lビット用レジスタに対して、比較回路およびクロックゲーティング制御回路を不要とする。これにより、本実施の形態に係る画像処理回路100は、画像データに対するパイプライン処理を、消費電力を低減した状態で行うことができ、消費電力の低減に伴う回路規模の増大を抑制することができる。なお、以上の説明では、画像処理回路100が画像の画素ライン単位で繰返し処理を行う前提としたが、処理単位はこれに限定されるものではない。たとえば、画像処理回路100は、画像を矩形領域に分割したブロック分割領域を単位として、変換処理を実行してもよい。また、画像処理回路100は、比較回路を、複数の上位ビット用フリップフロップ回路についてまとめて1つではなく、上位ビット用フリップフロップ回路ごとに有してもよい。ただし、上述のように、画像処理回路100では、まとめて1つの比較回路とするほうが、比較動作による消費電力の増大および回路規模の増大がより低減される。実施の形態2本発明の実施の形態2は、比較回路の動作が不要である場合に比較回路の動作を停止させるようにした例である。<画像処理回路の全体的な構成>図10は、本実施の形態に係る画像処理回路の構成の一例を示す構成図であり、実施の形態1の図1に対応するものである。図1と同一部分には同一符号を付し、これについての説明を省略する。図10において、画像処理回路100aは、図1に示す構成に加えて、入力DMA101と第1のラインバッファ102との間に配置された相関度検出部108aを有する。また、画像処理回路100aは、図1の制御部110に代えて、比較処理モード制御部111aを備えた制御部110aを有する。相関度検出部108aは、画像データから、隣接画素間の一致頻度を示す相関度を取得する。ここで、隣接画素とは、画像の走査方向が水平方向である場合、入力画像において隣接する画素のうち、水平方向において隣接している画素である。より具体的には、相関度検出部108aは、入力DMA101から出力されるラインデータを入力して第1のラインバッファ102へ転送し、その際に、ラインデータから相関度を抽出する。そして、相関度検出部108aは、取得した相関度を、逐次、比較処理モード制御部111aへ出力する。より具体的には、相関度検出部108aは、ラインデータ上の隣接画素間で画素値が一致する箇所の個数をカウントする。そして、相関度検出部108aは、たとえば、画素ライン、フレーム、あるいはフレームを矩形に分割した分割領域を単位として、カウント値を集計し、ラインデータ上の隣接画素間で画素値が一致する頻度以下一致頻度というを算出する。かかる一致頻度は、たとえば、隣接する他の画素との間で画素値が一致する画素の数あるいは割合で表される。なお、一致頻度の計測対象のサンプリング間隔は、4画素間隔あるいは8画素間隔などのように広く設定してもよい。この場合、処理負荷を軽減することが可能となる。なお、相関度検出部108aは、クロックゲーティング制御の対象となるのは、画素データの上位ビットのみであるため、上位ビットのデータのみから一致頻度を算出することが望ましい。これにより、処理負荷の軽減および高速化だけでなく、クロックゲーティング制御の判断の適正化を図ることができる。そして、相関度検出部108aは、計測した一致頻度を、一致頻度が計測された領域の相関度として、比較処理モード制御部111aへ出力する。比較処理モード制御部111aは、相関度が低い区間において、第1~第3のフィルタ103、104、106の比較回路の動作を停止させる。より具体的には、比較処理モード制御部111aは、相関度検出部108aから入力された相関度を保持する。そして、比較処理モード制御部111aは、保持している相関度が予め定められた閾値以上である場合、比較処理モードを、比較動作を行うモードオンに決定する。これは、つまり、クロックゲーティングを行う機会が比較的多い場合であり、比較動作の意義が高い場合である。また、比較処理モード制御部111aは、保持している相関度が予め定められた閾値未満である場合、比較処理モードを、比較動作を行わないモードオフに決定する。これは、つまり、クロックゲーティングを行う機会が比較的少ない場合であり、比較動作の意義が低い場合である。そして、比較処理モード制御部111aは、決定した比較処理モードが実現されるように、第1~第3のフィルタ103、104、106を制御する。たとえば、比較処理モード制御部111aは、相関度検出部108aによる一致頻度計測が画素ライン単位で実行されている場合、ラインデータごとに比較処理モードを決定する。また、比較処理モード制御部111aは、その決定の基となった一致頻度が計測された画素ラインのラインデータが、第1~第3のフィルタ103、104、106で処理される際に、決定した比較処理モードが実現されるようにする。なお、第2のフィルタ104と第3のフィルタ106へ入力される画像データは、第1のフィルタで処理された画像データとなるため、その処理内容に依存して相関度検出部108aで計測した一致頻度の傾向を適用できない場合がある。適用できない場合、たとえば、比較処理モード制御部111aによる比較処理モードの制御対象を、第2のフィルタ104と第3のフィルタ106に対しては除外する。あるいは、第3のフィルタ106に対する相関度検出部を、別途、第2のフィルタ104と第2のラインバッファ105の間に追加する対応を行う。また、第1のフィルタ103のライン処理に第1のラインバッファ102から4ラインのラインデータが入力される場合を想定する。この場合、予め相関度検出部108aで計測された入力4ラインデータの一致頻度の平均値が設定された閾値を下回っていた場合には比較処理モードをオフとし、閾値以上の場合は比較処理モードをオンとする制御が考えられる。第1~第3のフィルタ103、104、106のパイプラインレジスタは、実施の形態1と同様に、上位ビット用フリップフロップ回路ごとに有している。しかし、その比較回路は、制御信号CmpModeの入力を受け、その信号に応じて、比較動作のオンオフを切り替える。上述の比較処理モード制御部111aは、この制御信号CmpModeを各比較回路に入力することにより、第1~第3のフィルタ103、104、106の比較処理モードを制御する。本実施の形態において、比較処理モード制御部111aは、比較処理モードをオフにする場合は、0の制御信号CmpModeを出力し、比較処理モードをオンにする場合は、1の制御信号CmpModeを出力する。<パイプラインレジスタの構成>図11は、本実施の形態におけるパイプラインレジスタの構成の一例を示す回路構成図であり、実施の形態1の図5に対応するものである。図5と同一部分には、同一符号を付し、これについての説明を省略する。図11に示すように、本実施の形態におけるパイプラインレジスタ400aは、図5の比較回路403に代えて、比較回路403aを有する。比較回路403aは、比較処理モード制御部111aから入力される制御信号CmpModeに応じて、比較動作のオンオフを切り替える。<比較回路の構成>図12は、本実施の形態における比較回路403aの構成の一例を示す回路構成図であり、実施の形態1の図6に対応するものである。図6と同一部分には、同一符号を付し、これについての説明を省略する。図12に示すように、本実施の形態における比較回路403aは、EXORゲート411群の入力側に、入力固定化回路430aを有している。入力固定化回路430aは、EXORゲート411群の入力信号値を、比較処理モード制御部111aからの制御信号CmpModeにより固定化するゲートである。入力固定化回路430aは、上位ビット出力値outD3以外の入力信号のそれぞれに対して、制御信号CmpModeとの論理積を取るANDゲート431aを挿入した構成となっている。ここで、上位ビット出力値outD3以外の入力信号とは、つまり、上位ビット入力値inD3~inD7および上位ビット出力値outD4~outD7である。また、入力固定化回路430aは、上位ビット出力値outD3に対して、インバータゲートを挿入した制御信号CmpModeとの論理和を取るORゲート432aを挿入した構成となっている。このような入力固定化回路430aを有する比較回路403aは、制御信号CmpModeが0の場合、EXORゲート411群以降の信号を固定化し、出力信号nCmpを1にする。この結果、比較結果が常時不一致ということになり、クロックゲーティングが行われない状態となる。上位ビット入力値と上位ビット出力値とが同一である頻度が低いときは、全体として、不要な比較動作による消費電力のほうが、不要なフリップフロップ動作による消費電力を上回ることがある。したがって、画像処理回路100aでは、このように、比較動作を必要な場合に制限することにより、消費電力の更なる低減を図ることができる。なお、制御信号CmpModeが1の場合、画像処理回路100aは、実施の形態1と同様に比較回路403aの比較動作と、その比較結果に応じたクロックゲーティング動作とを行うことになる。以上のように、本実施の形態に係る画像処理回路100aは、画像データから、隣接画素間の一致頻度を示す相関度を取得し、相関度が低い区間において、比較動作を停止させる。言い換えると、画像処理回路100aは、これから処理する画像データの画像領域の一致頻度を予め計測し、計測した一致頻度に基づいて比較処理モードをオフにする。すなわち、画像処理回路100aは、一致検出対象となる上位側ビットの一致頻度が低く、クロックゲーティングが実行できる機会が少なく、省電力効果が逆に悪化するような期間を、クロックゲーティング処理の対象から適応的に除外する。これにより、本実施の形態に係る画像処理回路100aは、画像データに対するパイプライン処理の消費電力を、更に低減させることができる。なお、相関度となる一致頻度の計測は、画像処理回路100aの外部で行われてもよい。この場合、画像処理回路100aは、外部から一致頻度を入力すればよい。また、画像処理回路100aは、相関度を、画像データのカテゴリなど、一致頻度以外の情報から取得してもよい。たとえば、画像処理回路100aは、映画など、映像が変化しない区間の割合が高いカテゴリの画像データに対して、そのカテゴリに基づいて、相関度が高いと判定してもよい。そして、画像処理回路100aは、シューティングゲームなど、映像が変化しない区間の割合が低いカテゴリの画像データに対して、そのカテゴリに基づいて、相関度が低いと判定してもよい。また、一致頻度の計測結果を、計測対象となった画像データそのものに反映させるようにする場合、上述の第1のラインバッファ102には、一致頻度の計測単位分の画像データを格納する容量が必要となる。あるいは、画像処理回路100aの外部で計測する場合、処理遅延が発生することがある。したがって、画像処理回路100aは、必ずしも、一致頻度の計測結果を、計測対象となった画像データそのものに反映させなくてもよく、後続の別の画像データに反映させるようにしてもよい。この場合、画像処理回路100aは、たとえば、1つ前のフレームから計測された一致頻度に基づいて、比較処理モードを制御する。すなわち、画像処理回路100aは、たとえば、相関度検出部108aにおいて、他のフレームにおいて検出された相関度を転用する。連続映像の場合は、時間的に近いフレーム間で一致頻度が大きく変化することは少ないつまり、フレーム間の相関が高い。したがって、このような場合でも、画像処理回路100aは、画像処理の結果として得られる画像の画質低下を防ぎつつ、上記省電力化を図ることができる。なお、画像処理回路100aは、1つ前のフレームよりも更に過去のフレームで検出された一致頻度に基づいて、比較処理モードの制御を行うようにしてもよい。しかし、時間的により近いフレームのほうが、一致頻度の相関もより高いため、できるだけ時間的に近いフレームにおいて検出された一致頻度を用いることが望ましい。実施の形態3本発明の実施の形態3は、ステレオ画像の左目画像データと右目画像データとの間で、一方の比較回路の出力を他方に流用することで、他方の比較回路の動作を停止させるようにした例である。<画像処理回路の全体的な構成>図13は、本実施の形態に係る画像処理回路の構成の一例を示す構成図であり、実施の形態1の図1に対応するものである。図1と同一部分には、同一符号を付し、これについての説明を省略する。図13において、本実施の形態に係る画像処理回路100bは、ステレオ画像3D画像の左目画像L画像のデータである左目画像データと、ステレオ画像の右目画像R画像のデータである右目画像データとを入力する。画像処理回路100bは、図1の第1のラインバッファ102、第1のフィルタ103、および第2のフィルタ104を、左目画像データ用と右目画像データ用として2つずつ有する。すなわち、画像処理回路100bは、左目画像用の画像処理部と右目画像用の画像処理部とを並列に有する。以下、左目画像データ用の第1のラインバッファ102、第1のフィルタ103、および第2のフィルタ104は、順に、左用第1のラインバッファ102L、左用第1のフィルタ103L、および左用第2のフィルタ104Lという。左用第1のフィルタ103Lおよび左用第2のフィルタ104Lは、NビットNは2以上の整数の画素データを有する左目画像データに対するパイプライン処理を行う左目画像処理部である。また、右目画像データ用の第1のラインバッファ102、第1のフィルタ103、および第2のフィルタ104は、順に、右用第1のラインバッファ102R、右用第1のフィルタ103R、および右用第2のフィルタ104Rという。右用第1のフィルタ103Rおよび右用第2のフィルタ104Rは、NビットNは2以上の整数の画素データを有する右目画像データに対するパイプライン処理を行う右目画像処理部である。そして、画像処理回路100bは、左用第1のラインバッファ102Lおよび右用第1のフィルタ103Rと、左用第1のフィルタ103Lおよび右用第1のフィルタ103Rとの間に、入力タイミング調整回路109bを有する。また、画像処理回路100bは、図1の制御部110に代えて、左右ずれ画素数設定部112bおよび比較処理モード設定部113bを備えた制御部110bを有する。なお、本実施の形態では、図1に示す第2のラインバッファ105および第3のフィルタ106を設けていないが、これらについても左目画像用と右目画像用とを設けるようにしてもよい。入力タイミング調整回路109bは、左目画像データの左目画像処理部への入力タイミング、および、右目画像データの右目画像処理部への入力タイミングのうち、少なくとも一方を調整する。より具体的には、入力タイミング調整回路109bは、左目画像と右目画像との間の対応画素対に対して、左目画像処理部における画像処理と右目画像処理部における画像処理とが同時に行われるように、上記調整を行う。入力タイミング調整回路109bは、この調整を、ラインデータごとあるいはフレームごとなど、画素ラインを基準とした所定の画像単位ごとに行う。また、入力タイミング調整回路109bは、この調整を、左右ずれ画素数設定部112bにより設定される後述の左右ずれ画素数に基づいて行う。より具体的には、入力タイミング調整回路109bは、左目画像データおよび右目画像データのうち少なくとも一方の出力タイミングを、出力データにおいて当該左右ずれ画素数がゼロになる方向に、左右ずれ画素数の分だけ調整する。左右ずれ画素数設定部112bは、所定の画像単位ごとに、左目画像と右目画像との間の対応画素対の間のずれ量に相当する画素数を取得し、取得した画素数を、左右ずれ画素数として入力タイミング調整回路109bに設定する。対応画素対は、左目画像と右目画像との間で同一の対象を表示する画素のペア、あるいは、表示すると推定される画素のペアである。対応画素対には、隣接画素との画素値の一致不一致が共通となり易いという傾向がある。より具体的には、左右ずれ画素数設定部112bは、たとえば、別の処理において左目画像または右目画像のデプス情報を算出し、その際に抽出される中間処理結果のパラメータあるいはデプス情報から、左右ずれ画素数を算出する。また、左右ずれ画素数設定部112bは、たとえば、ステレオ画像の撮影条件または生成条件である視点距離、視差などの、画像生成に関するパラメータを元に、左右ずれ画素数を算出してもよい。比較処理モード設定部113bは、左目画像処理部および右目画像処理部のうち少なくとも一方の比較回路の動作を停止させ、当該一方のクロックゲーティング制御回路に対して、他方の比較回路の判定結果を使用させる。すなわち、比較処理モード設定部113bは、左目画像処理部および右目画像処理部の一方の比較回路の判定結果を、他方のフィルタにも利用する。そして、比較回路の判定結果を他方のフィルタで利用するようにした上で、比較処理モード設定部113bは、当該他方のフィルタの比較回路を動作させないようにする以下比較結果の流用という。より具体的には、比較処理モード設定部113bは、比較結果の流用を行うか否かを決定し、決定結果を示すモード信号CmpMode_3Dを、右目画像処理部の各パイプラインレジスタへ出力する。モード信号CmpMode_3Dは、たとえば、比較結果の流用をしないとき、0の値を取り、比較結果の流用をするとき、1の値を取る。モード信号CmpMode_3Dは、右目画像処理部の各パイプラインレジスタに共通のモード信号である。更に、比較処理モード設定部113bは、実施の形態2で説明した、比較動作のオンオフを切り替える制御信号CmpModeを出力する。制御信号CmpModeは、たとえば、比較結果の流用をしないとき、1となり、比較結果の流用をするとき、0となる。なお、左用第1のフィルタ103Lと右用第1のフィルタ103Rとは、ほぼ同一の構成を有している。また、左用第2のフィルタ104Lと右用第2のフィルタ104Rとは、ほぼ同一の構成を有している。以下、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lと、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rとの間で、構成的に対称となっているフィルタには、他方のとの表現を用いる。また、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lと、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rとの間で、構成的に対称となっている同位置である回路部分には、対応するとの表現を用いる。ただし、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lと、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rとの間では、比較回路の構成が異なる。そして、画像処理回路100bでは、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lの各比較回路の出力結果が、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rの対応する比較回路にも接続されている。なお、本実施の形態では、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lと、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rとは、左目画像と右目画像のそれぞれ、1ラインの画像データを同時に処理するものとする。以下、左用第1のフィルタ103Lおよび左用第2のフィルタ104Lの各データパスの構成の共通部分は、左用データパス300bLと表す。また、右用第1のフィルタ103Rおよび右用第2のフィルタ104Rの各データパスの構成の共通部分は、右用データパス300bRと表す。<データパスの内部構成>図14は、左用データパス300bLおよび右用データパス300bRの構成の一例を示す回路構成図であり、実施の形態1の図4に対応するものである。図4と同一部分には、同一符号を付し、これについての説明を省略する。図14に示すように、左用データパス300bLの各パイプラインレジスタ301A~314Aの比較回路からの出力信号nCmpLは、右用データパス300bRの対応するパイプラインレジスタ301D~314Bに、入力される。左用データパス300bLの各パイプラインレジスタ301A~314Aの構成は、実施の形態1あるいは実施の形態2と同様とすることができる。一方、右用データパス300bRの各パイプラインレジスタ301D~314Bの構成は、比較回路において、実施の形態1および実施の形態2とは異なる。以下、右用データパス300bRのパイプラインレジスタ301D~314B内の比較回路の構成の共通部分は、比較回路403bと表す。<比較回路の構成>図15は、比較回路403bの構成の一例を示す回路構成図であり、実施の形態1の図6および実施の形態2の図12に対応するものである。図6および図12と同一部分には、同一符号を付し、これについての説明を省略する。図15に示すように、比較回路403bは、ORゲート412の出力側に、セレクタ441bを有している。セレクタ441bは、ORゲート412の出力信号nCmpRと、他方のフィルタの対応する比較回路からの出力信号nCmpLとを切り替えて、後段のクロックゲーティング制御回路への出力信号nCmpとして出力する。セレクタ441bは、比較処理モード設定部113bからのモード信号CmpMode_3Dを選択信号として入力し、このモード信号に基づいて、出力信号の切り替えを行う。より具体的には、セレクタ441bは、たとえば、モード信号CmpMode_3Dが0のとき、ORゲート412の出力信号nCmpRを出力する。また、セレクタ441bは、モード信号CmpMode_3Dが1のとき、他方のフィルタの対応する比較回路からの出力信号nCmpLを出力する。また、比較回路403bは、比較処理モード設定部113bからの制御信号CmpModeが0のとき、実施の形態2で説明したように、比較回路403bの入力固定化回路430a、EXORゲート411群、およびORゲート412の動作により入力信号を固定化する。制御信号CmpModeが0となるのは、上述の通り、モード信号CmpMode_3Dが1になるときである。したがって、比較回路403bは、比較処理モード設定部113bからの制御を受けて、対応する比較回路の判定結果を流用して自己の動作を停止することができる。一方で、互いに対応する2つの比較回路には、入力タイミング調整回路109bの機能により、対応画素対の画素データが同時に入力される。そして、対応画素対の画素データは、相関が高く、隣接画素との画素値の一致不一致が高い確率で共通する。したがって、画像処理回路100bは、実施の形態1あるいは実施の形態2に記載の構成をそのままステレオ画像の画像処理に適用した場合に比べて、動作する比較回路の個数を更に低減することができる。すなわち、画像処理回路100bは、ステレオ画像の画像処理に関しても、消費電力の増大を抑制することができる。ただし、画像によっては、対応画素対の実際の左右ずれ画素数が一定であるとは限らず、このため、対応画素対の隣接画素との画素値の一致不一致が常に共通であるとは限らない。したがって、画素ライン単位あるいはフレーム単位などで画像処理タイミングを調整する場合、実際には、対応画素対の隣接画素との画素値の一致不一致が一致していないにもかかわらず、比較結果の流用が行われる場合がある。すると、このような場合には、かかる流用を行わない場合に比べて、画像処理により得られる立体画像の劣化が生じ得る。したがって、比較処理モード設定部113bは、対応画素対の実際の左右ずれ画素数が一定であるか否か、あるいは、一定でない度合いがユースケースにおいて許容できるかどうかに基づいて、比較結果の流用を行うか否かを決定するようにしてもよい。一定でない度合いが許容できるユースケースは、たとえば、画質劣化を許容した低消費電力を優先する場合である。以上のように、本実施の形態に係る画像処理回路100bは、左目画像データおよび右目画像データの画像処理部への入力タイミングを調整した上で、左用画像処理部の比較回路の結果を、右用画像処理部の対応する比較回路の出力として流用する。これにより、画像処理回路100bは、ステレオ画像の画像データに対するパイプライン処理を、消費電力を更に低減した状態で行うことができる。なお、本実施の形態において、画像処理回路100bは、左用画像処理部の比較回路の結果を右用画像処理部に流用する構成としたが、逆に、右左用画像処理部の比較回路の結果を左用画像処理部に流用する構成としてもよい。なお、たとえば、ラインバッファの接続位置および個数、あるいは、フィルタの接続位置および個数など、画像処理回路の具体的な構成は、上記各実施の形態で説明した構成に限定されない。また、各フィルタが行う画像変換処理は、ラインデータに対してパイプライン的に行われるものであればよく、上記各実施の形態で説明した処理に限定されない。このような画像変換処理の具体例としては、たとえば、拡大処理、縮小処理、特徴量抽出処理、および色置換処理などが挙げられる。