"第1面と第2面とを有し、第1貫通孔を有する第1基板と、前記第1貫通孔の内部に形成されて表裏を電気的に接続するスルーホール導体と、前記第1基板の第1面上に形成されていて、層間樹脂絶縁層と第1導体回路とが交互に積層されてなり、最外面に開口する開口部を有するビルドアップ層と、前記開口部に収容されている第2基板と、前記第2基板上に形成されている第2導体回路と、前記開口部内に充填されている充填材と、を有する配線板であって、前記開口部は、前記ビルドアップ層の最外面に向かいテーパするテーパ部を有する。前記テーパ部はレーザーにより形成されている請求項1の配線板。前記第1導体回路は、複数の半導体素子を実装する第1実装パッドを有する請求項1の配線板。前記第2導体回路は、複数の半導体素子を実装する第2実装パッドを有する請求項1の配線板。前記第2実装パッドのピッチは、前記第1実装パッドのピッチよりも小さい請求項1の配線板。前記第2導体回路は、前記複数の半導体素子の間を接続する信号線である請求項1の配線板。前記第2基板は、熱膨張係数2~10ppmの材料から形成されている請求項1の配線板。前記第2基板は、シリコン、セラミック、ガラスから選択されるいずれか1種からなる請求項1の配線板。前記第2導体回路のL/Sは、前記第1導体回路のL/Sよりも小さい請求項1のプリント配線板。前記第1導体回路は、電源用又はグランド用の導体である請求項1の配線板。前記ビルドアップ層は受動素子を有する請求項1の配線板。第1面と第2面とを有し、第1貫通孔を有する第1基板を準備することと、前記第1基板の表裏を電気的に接続するスルーホール導体を形成することと、前記第1基板の第1面上に、層間樹脂絶縁層と第1導体回路とが交互に積層されてなるビルドアップ層を形成することと、前記ビルドアップ層の最外面に開口する開口部を形成することと、前記開口部に、第2基板と該第2基板上に形成された第2導体回路とを有するインターポーザを収容することと、前記開口部内に充填材を充填することと、を含む配線板の製造方法であって、前記開口部に、前記ビルドアップ層の最外面に向かいテーパするテーパ部を設ける。前記テーパ部はレーザーにより形成される。しかしながら、特許文献1では、複合基板の内層の配線を介して実装されたCPUとメモリとが接続されるため、配線経路が長く、経路上の伝送損失、伝送遅れにより、CPU-メモリ間の大容量、高速伝送には限界があった。本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、実装する複数のICチップ間を短い配線長で接続できる配線板及び半導体装置を提供することにある。上述した課題を解決するため、発明は、スルーホールを備えるコア基板上に層間樹脂絶縁層と導体回路とを交互にビルドアップ積層してなり、貫通孔を備え、複数個のチップを実装するための第1基板と、前記貫通孔に収容されている第2基板と、前記貫通孔に充填された充填剤とを備えるプリント配線板であって、前記第2基板は、前記第1基板に実装される前記複数個のチップの端子を固定するパッドと、該パッドを連結させ複数個のチップの端子を電気的に接続する信号線とを備えることを技術的特徴とする。例えば、配線板上に実装される半導体素子の間を接続する導体回路を第2基板上に形成すれば、第1基板上のビルドアップ層の導体回路の配線幅/配線間隔を緩和することが可能となる。その結果、配線板の歩留まりを向上させることが可能となる。このとき、例えばCPU、メモリの信号用パッドを一辺側に配置し、それら信号パッドを配置した辺側を対向させた状態で第1基板に実装させ、第2基板の信号線を介してCPUの信号用パッドとメモリの信号用パッドとを接続する。第2基板の短い信号線によりCPU-メモリ間を接続することで、CPU-メモリ間で大容量、高速伝送を可能にできる。第2基板は、第1基板上のビルドアップ層に設けられた開口部内に収容される。この開口部は、ビルドアップ層の最外面に向かうに連れてテーパするテーパ部を有する。このため、開口部内に第2基板を収容した後で開口部内に充填材を充填する際、テーパ部により充填材の流れが緩和されるため、開口部より外側にはみ出すことが無く、充填しやすくなる。また、テーパ部を設けることで、充填材とビルドアップ層との接触面積が大きくなり、半導体素子との熱膨張係数の差により生じる応力を緩和でき、ビルドアップ層へ生じるクラックが抑制されると推測される。第1実施形態次に、本発明の第1実施形態に係る製造方法により製造されるプリント配線板10の構成について、図7、図8、図9、図10を参照して説明する。図7は、プリント配線板10の断面図を示している。図8は、図7に示すプリント配線板10にCPUチップ901、メモリチップ902を取り付けた半導体装置を示している。図9は、図7に示すプリント配線板10の平面図を示している。図10は、実装されるCPUチップ901、メモリチップ902の底面図を示す。図7に示すように、配線板10は、ビルドアップ多層配線板11の略中央部に設けた貫通孔31内にインターポーザ80を収容して成る。ビルドアップ多層配線板11は、表面及び裏面に導体回路34を有するコア基板30第1基板と、コア基板上に設けられているビルドアップ層500とからなる。コア基板30上の導体回路34は、スルーホール導体36を介して接続されている。ビルドアップ層500は、バイアホール60及び導体回路58の形成された層間樹脂絶縁層50と、バイアホール160及び導体回路158の形成された層間樹脂絶縁層150とを有する。該バイアホール160及び導体回路158の上層にはソルダーレジスト層70が形成されている。上面のソルダーレジスト層70には、開口71が形成され半田バンプ78Sが設けられている。下面のソルダーレジスト70には、開口71が形成され半田バンプ78Dが設けられている。また、該導体回路は主として電源用及びアース用に用いられている。インターポーザ80は、耐熱基板81と耐熱基板81上に設けられている配線層とを備える。配線層は、第2導体回路としての信号線83と、信号線83上に設けられてその一部を露出する開口を有する絶縁皮膜85と、該開口の内部に形成されているバンプ82A,82Bとを備える。バンプ82Aは、CPUチップ901の実装に寄与し、バンプ82Bはメモリチップ902の実装に寄与する。これらCPUチップ901とメモリチップ902とは、信号線83を介して電気的に接続されている。図9の平面図中に示すように、インターポーザ80のバンプ82A、82Bは、ピッチP2約40μmに配置されている。また、ビルドアップ多層配線板の半田バンプ78Sは、ピッチP1約130μmに配置されている。そして、耐熱基板80の信号線43のL/Sは、1/1μm~3/3μmに設定されている。第1実施形態では、インターポーザ80はシリコンから成り、信号線83及びバンプ82B、バンプ82Aは、半導体製造工程を用いることでファインに製造されている。耐熱基板81を形成する材料としては、熱膨張係数2~10ppmのシリコン、セラミック、ガラスを用いることができる。図10に示すように、CPUチップ901の裏面には、インターポーザ80のバンプ82Aと接続するためのパッド901bが一辺側に沿ってライン状に配置され、更に、ビルドアップ多層配線板11の半田バンプ78Sに接続するためのパッド901aがマトリクス状に配置されている。同様に、メモリチップ902の裏面には、インターポーザ80のバンプ82Bと接続するためのパッド902bが一辺側に沿ってライン状に配置され、更に、ビルドアップ多層配線板11の半田バンプ78Sに接続するためのパッド902aがマトリクス状に配置されている。図8に示すように、CPUチップ901は、パッド901bがインターポーザ80のバンプ82Aに接続され、パッド901aがビルドアップ多層配線板11の半田バンプ78Sに接続されている。同様に、メモリチップ902は、パッド902bがインターポーザ80のバンプ82Bに接続され、パッド902aがビルドアップ多層配線板11の半田バンプ78Sに接続されている。第1実施形態のプリント配線板では、ファインピッチな配線を有するインターポーザ80をビルドアップ多層配線板11に収容することで、ビルドアップ多層配線板11上に、他種類ピッチが混在する半導体素子の実装が可能となり、ビルドアップ多層配線板のサイズを小さくすることができる。第1実施形態では、CPU901の信号用パッド901b、メモリ902の信号用パッド902bを一辺側に配置し、それら信号パッドを配置した辺側を対向させた状態でビルドアップ多層配線板11に実装させ、インターポーザ80の信号線83を介してCPU901の信号用パッド901bとメモリ902の信号用パッド902bとを接続する。インターポーザ80の短い信号線43によりCPU-メモリ間を接続することで、CPU-メモリ間で大容量、高速伝送を可能にできる。引き続き、図7を参照して上述したプリント配線板10の製造方法について図1~図8を参照して説明する。1厚さ0.2~0.8mmのガラスエポキシ樹脂またはBTビスマレイミドトリアジン樹脂からなる絶縁性基板30の両面に5~250μmの銅箔32がラミネートされている銅張積層板30Aを出発材料とした図1A。まず、この銅張積層板をドリル削孔して通孔33を穿設し図1B、無電解めっき処理および電解めっき処理を施し、スルーホール導体36を形成する図1C。その後、スルーホール導体36を形成した基板30を水洗いし、乾燥した後、黒化処理、および、還元処理を行い、スルーホール36の側壁導体層及び表面に粗化面を形成する図示せず。2次に、平均粒径10μmの銅粒子を含む充填剤37例えばタツタ電線製の非導電性穴埋め銅ペースト、商品名:DDペーストを、スルーホール36へスクリーン印刷によって充填し、乾燥、硬化させる図2A。3基板30表面に、パラジウム触媒アトテック製を付与し、無電解銅めっきを施すことにより、厚さ0.6μmの無電解銅めっき膜23を形成し、ついで、電解銅めっきを施し、厚さ15μmの電解銅めっき膜24を形成し、導体回路34となる部分の厚付け、およびスルーホール36に充填された充填剤37を覆う蓋めっき層スルーホールランドとなる部分を形成する図2B。4導体回路および蓋めっき層となる部分を形成した基板30の両面に、市販の感光性ドライフィルムを張り付け、エッチングレジスト25を形成する図2C。5そして、エッチングレジスト25を形成してない部分のめっき膜23,24と銅箔32をエッチング液にて溶解除去し、さらに、エッチングレジスト25を剥離除去した。これにより、独立した導体回路34、および充填剤37を覆う蓋めっき層36aを形成する図3A。導体回路34および充填剤37を覆う蓋めっき層の表面をエッチングにより粗化する図示せず。6基板30の両面上に、基板30より少し大きめの層間樹脂絶縁層用樹脂フィルム味の素社製:商品名;ABF-45SHを載置し、仮圧着して裁断した後、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層50を形成する図3B。7次に、CO2ガスレーザにて層間樹脂絶縁層50にバイアホール用開口51を形成した図3C。バイアホール用開口51が形成された基板を、60g/lの過マンガン酸を含む80°Cの溶液に10分間浸漬した。そして、層間樹脂絶縁層50の表面に存在する粒子を除去することにより、バイアホール用開口51の内壁を含む層間樹脂絶縁層50の表面に粗化面を形成した図示せず。8次に、上記処理を終えた基板を、中和溶液シプレイ社製に浸漬してから水洗いした。さらに、粗面化処理粗化深さ3μmした該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。9次に、上村工業社製の無電解銅めっき水溶液スルカップPEA中に、触媒を付与した基板を浸漬して、粗面全体に厚さ0.3~3.0μmの無電解銅めっき膜を形成し、バイアホール用開口51の内壁を含む層間樹脂絶縁層50の表面に無電解銅めっき膜52が形成された基板を得た図4A。10無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光し、現像処理することにより、厚さ25μmのめっきレジスト54を設けた。ついで、基板を脱脂し、水洗後、さらに硫酸で洗浄してから、電解めっきを施し、めっきレジスト54非形成部に、厚さ15μmの電解銅めっき膜56を形成した図4B。11さらに、めっきレジスト54を剥離除去した後、そのめっきレジスト下の無電解めっき膜をエッチング処理して溶解除去し、独立の導体回路58、及び、バイアホール60とした図4C。上記5と同様の処理を行い、導体回路58及びバイアホール60の表面を粗化した図示せず。12上記6~11の工程を繰り返すことにより、さらに上層の導体回路158、バイアホール160を有する層間絶縁層150を形成し、多層配線板を得た図5A。13次に、そして、多層配線基板の両面に、市販のソルダーレジスト組成物を20μmの厚さで塗布し、乾燥処理を行った。引き続き、開口形成部を除いてソルダーレジスト組成物にレーザを照射してソルダーレジストの硬化を行った。その後、薬液でソルダーレジストの未硬化部分を除去することで、開口71、71を有し、その厚さが15~25μmのソルダーレジストパターン層70を形成した図5B。14次に、ソルダーレジスト層70が形成された基板を、無電解ニッケルめっき液に浸漬して、開口部71、71に厚さ5μmのニッケルめっき層72を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層72上に、厚さ0.03μmの金めっき層74を形成し、半田パッドとした図5C。ニッケル-金層以外にも、ニッケル-パラジウム-金層を形成してもよい。15ビルドアップ多層配線板11のチップ実装面の反対面からドリルでコア基板30を貫通するように第1開口部31aを形成する図6A。ここで、ドリルをザグリ状に送ることで、第1開口部31aを開口側から見て略矩形形状に形成する。16ビルドアップ多層配線板11の第1開口部31a側からレーザで、チップの実装面側の層間樹脂絶縁層50、150及びソルダーレジスト層70にチップの実装面に向けて第2開口部31bを設ける。この第2開口部31bは、チップの実装面に向かいテーパしている。これにより、第1開口部31a及び第2開口部31bから成る貫通孔31が形成される図6B。17ビルドアップ多層配線板11を支持板110上に載置し、インターポーザ80を貫通孔31内に収容し、アンダーフィル樹脂84で、貫通孔31内を封止する図6C。インターポーザ80は、耐熱基板81と耐熱基板81上に設けられている信号線とを有する。18支持板110からビルドアップ多層配線板を外し、ビルドアップ多層配線板11の開口71に半田ペーストを印刷してリフローを行うことで、半田バンプ78S、78Dを形成し、プリント配線板10を完成する図7。CPUチップ901のパッド901bをインターポーザ80のバンプ82Aに、パッド901aをビルドアップ多層配線板11の半田バンプ78Sに位置決め載置する。さらに、メモリチップ902のパッド902bをインターポーザ80のバンプ82Bに、パッド902aをビルドアップ多層配線板11の半田バンプ78Sに位置決めして載置する。その後、リフローを行うことで、配線板10にCPUチップ901及びメモリチップ902を実装する図8。第1実施形態で、インターポーザ80を収容する貫通孔31は、ビルドアップ多層配線板11のチップ実装面の反対側からコア基板30を貫通するようにドリルで形成された第1開口部31aと、チップの実装面側の層間樹脂絶縁層50、150にレーザで形成された第2開口部31bとから構成される。導体回路58、158の形成されているチップの実装面側の層間樹脂絶縁層50、150にレーザで孔を形成するため、ファインピッチに形成された導体回路58、158に損傷を与えることがほとんどないものと推測される。また、層間樹脂絶縁層50、150にレーザで第2開口部31bを形成するため、第2開口部31bにはチップの実装面側に向かうに連れてテーパするテーパ部が形成される。このため、チップの実装面側の反対側から充填樹脂84を充填する際、テーパ部により充填材の流れが緩和されるため、充填樹脂が貫通孔より外側にはみ出すことが無く、充填しやすくなる。また、テーパ部を設けることで、充填樹脂とビルドアップ層層間樹脂絶縁層との接触面積が大きくなり、半導体素子との熱膨張係数の差により生じる応力を緩和できる。その結果、ビルドアップ層へ生じるクラックが抑制されると推測される。第2実施形態第2実施形態のプリント配線板について、第2実施形態に係るプリント配線板の平面図を示す図11を参照して説明する。第2実施形態のプリント配線板の構成は図7及び図9を参照して上述した第1実施形態と同様である。但し、第1実施形態では、貫通孔31の開口部が矩形になるように角柱形状に形成されたのに対して、第2実施形態では、貫通孔31の開口部が円形になるように円筒形状に形成されている。また、インターポーザ80は、角部が面取りされ、角部で応力が集中しないように構成されている。また、第2実施形態では、インターポーザ80の表面に抵抗等の受動素子86が形成されている。この受動素子86は、ビルドアップ多層配線板11の内部に設けられてもよい。"