表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたLOCOS酸化膜とを備えた半導体装置であって、前記LOCOS酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに15度以上30度以下の角度で挟まれて終端するプロファイルを有していることを特徴とする半導体装置。前記半導体導電層および前記LOCOS酸化膜を一部に有する横型二重拡散MOSトランジスタを備え、前記半導体導電層は前記横型二重拡散MOSトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記LOCOS酸化膜の、前記横型二重拡散MOSトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項1に記載の半導体装置。前記半導体導電層および前記LOCOS酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記LOCOS酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項1に記載の半導体装置。前記半導体導電層および前記LOCOS酸化膜を構造に用いた1つ以上の第1の半導体素子と、前記第1の半導体素子以外の1つ以上の第2の半導体素子とが、前記半導体基板にモノリシックに形成されていることを特徴とする請求項1から3までのいずれか1項に記載の半導体装置。前記第1の半導体素子と前記第2の半導体素子とは、互いに耐圧が異なることを特徴とする請求項4に記載の半導体装置。前記プロファイルを有するエッジを備えた素子分離膜を備えていることを特徴とする請求項1から5までのいずれか1項に記載の半導体装置。半導体導電層上にLOCOS酸化膜を形成する半導体装置の製造方法であって、表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、を経ることにより、前記LOCOS酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも1つのエッジが、上面と下面とに15度以上30度以下の角度で挟まれて終端するプロファイルを有するように、前記LOCOS酸化膜を形成することを特徴とする半導体装置の製造方法。前記バッファ熱酸化膜を60nm~100nmの範囲の膜厚に形成し、前記シリコン窒化膜を150nm~200nmの範囲の膜厚に形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記LOCOS酸化膜を250nm~400nmの範囲の膜厚に形成することを特徴とする請求項7または8に記載の半導体装置の製造方法。ゲートフィールドプレート効果をアシストする目的を持つLOCOS酸化膜の形成によって高電界を緩和することができれば、その分だけパワー素子のドリフト層の抵抗を下げることによって、ある程度はオン抵抗を低減し得る。しかしながら、特許文献1に記載されたように2回の選択酸化によって高電界を緩和しようとすると工程数が多いために製造コストが増大してしまう。また、特許文献1の発明は、ゲートに低電圧を印加しながらドレインソース間に高電圧を印加することを可能とするためになされたものである。従って、より高いゲート電圧が印加される横型パワー半導体素子の通常の構造に対して最適な耐圧構造が開示されているわけではない。また、特許文献2は、いわゆるリセスLOCOS膜についての発明を開示しているが、LOCOS酸化膜端部の直下に電界集中が発生しやすいので、素子の耐圧は低い。本発明は、上記課題を解決するものであり、LOCOS酸化膜端部の直下の電界集中が容易に緩和され、LOCOS酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置およびその製造方法を提供することを目的とする。提供することを目的とする。本発明の第1の局面は、表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたLOCOS酸化膜とを備えた半導体装置であって、前記LOCOS酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに15度以上30度以下の角度で挟まれて終端するプロファイルを有している。本発明の第2の局面は、上記第1の局面において、前記半導体導電層および前記LOCOS酸化膜を一部に有する横型二重拡散MOSトランジスタを備え、前記半導体導電層は前記横型二重拡散MOSトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記LOCOS酸化膜の、前記横型二重拡散MOSトランジスタのチャネル領域と隣接している側のエッジを含んでいる。本発明の第3の局面は、上記第1の局面において、前記半導体導電層および前記LOCOS酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記LOCOS酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいる。本発明の第4の局面は、上記第1の局面から上記第3の局面までのいずれか1つにおいて、前記半導体導電層および前記LOCOS酸化膜を構造に用いた1つ以上の第1の半導体素子と、前記第1の半導体素子以外の1つ以上の第2の半導体素子とが、前記半導体基板にモノリシックに形成されている。本発明の第5の局面は、上記第4の局面において、前記第1の半導体素子と前記第2の半導体素子とは、互いに耐圧が異なる。本発明の第6の局面は、上記第1の局面から上記第5の局面までのいずれか1つにおいて、前記プロファイルを有するエッジを備えた素子分離膜を備えている。本発明の第7の局面は、半導体導電層上にLOCOS酸化膜を形成する半導体装置の製造方法であって、表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、を経ることにより、前記LOCOS酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも1つのエッジが、上面と下面とに15度以上30度以下の角度で挟まれて終端するプロファイルを有するように、前記LOCOS酸化膜を形成する。本発明の第8の局面は、上記第7の局面において、前記バッファ熱酸化膜を60nm~100nmの範囲の膜厚に形成し、前記シリコン窒化膜を150nm~200nmの範囲の膜厚に形成する。本発明の第9の局面は、上記第7の局面または上記第8の局面において、前記LOCOS酸化膜を250nm~400nmの範囲の膜厚に形成する。上記第1の局面によれば、LOCOS酸化膜の15度以上30度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層上に前記LOCOS酸化膜を形成するだけで、LOCOS酸化膜端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくLOCOS酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。上記第2の局面によれば、LOCOS酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗のLDMOSを得ることができる。上記第3の局面によれば、LOCOS酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗の横型絶縁ゲートバイポーラトランジスタを得ることができる。上記第4の局面によれば、パワー素子とその制御を行うロジック回路とを含むICのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第1の半導体素子の耐圧およびオン抵抗を向上させることができる。上記第5の局面によれば、第1の半導体素子の耐圧および抵抗を第2の半導体素子に対して選択的に向上させた、複数種類の素子および複数種類の耐圧素子を含む半導体装置を提供することができる。上記第6の局面によれば、前記LOCOS酸化膜と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。上記第7の局面によれば、15度以上30度以下の角度で終端するエッジを有するLOCOS酸化膜を作製することができる。そして、LOCOS酸化膜の15度以上30度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層に前記LOCOS酸化膜を形成するだけで、LOCOS酸化膜端部の直下の電界集中が容易に緩和され、LOCOS酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。上記第8の局面によれば、バッファ熱酸化膜の膜厚とシリコン窒化膜の膜厚の膜厚とを前記範囲で変えることにより、エッジのプロファイルが15度以上30度以下の角度で終端するように調整することができる。上記第9の局面によれば、LOCOS酸化膜の膜厚を前記範囲で変えることにより、エッジのプロファイルが15度以上30度以下の角度で終端するように調整することができる。本発明の実施形態について図1ないし図9を用いて説明すれば以下の通りである。半導体装置の構成図1に、本実施形態に係る半導体装置1の断面構成を示す。半導体装置1は、シリコン基板11、BOX層BuriedOxide:埋め込み酸化膜12、N埋め込み層13、N活性層14、P型ボディ層15、LVPWLowVoltagePWell:低電圧P型ウェル16、Nソース領域17、Pバックゲートコンタクト層18、N型ドリフト層19、LVNWLowVoltageNwell:低電圧N型ウェル20、Nドレイン領域21、LOCOS酸化膜22、ゲート絶縁膜23、ゲート電極24、および、サイドウォール25を備えている。図1の断面図はLDMOSトランジスタの構成を示している。シリコン基板11上に、BOX層12、N埋め込み層13、および、N活性層14が順にこの順に配置されている。シリコン基板11、BOX層12、N埋め込み層13、および、N活性層14により、半導体基板としてのSOI基板が構成されている。P型ボディ層15およびN型ドリフト層19は、N活性層14中の、半導体基板の表層に形成されている。LVPW16はP型ボディ層15中に形成されており、LVNW20はN型ドリフト層19中に形成されている。Nソース領域17は、LVPW16中に半導体基板表面から深さ方向に形成されている。Nソース領域17とN型ドリフト層19との間の基板表面から深さ方向に、P型ボディ層15の一部領域、あるいは、P型ボディ層15とLVPW16との一部領域が挟まれており、当該一部領域の半導体基板表面近傍がチャネル領域となる。Pバックゲートコンタクト層18は、LVPW16中で、Nソース領域17に対してチャネル領域と反対側に位置するように、半導体基板表面から深さ方向に形成されている。Nドレイン領域21は、LVNW20中に半導体基板表面から深さ方向に形成されている。LOCOS酸化膜22は、N型ドリフト層19上でゲート絶縁膜23とNドレイン領域21との間の半導体基板表面に形成されている。ゲート絶縁膜23は、例えばシリコン酸化膜からなり、少なくとも、チャネル領域およびN型ドリフト層19のLOCOS酸化膜22に覆われていない領域上を覆うように形成されている。ゲート電極24は、例えばポリシリコンからなり、ゲート絶縁膜23と、ゲート絶縁膜23に隣接する側のLOCOS酸化膜22の一部を覆うように形成されている。サイドウォール25はゲート電極24の側面を覆うように形成されている。ゲート電極24は半導体装置1のゲート端子Gに接続されている。Nソース領域17およびPバックゲートコンタクト層18は、ソース電極およびソース配線を介して半導体装置1のソース端子Sに接続されている。Nドレイン領域21は、ドレイン電極およびドレイン配線を介して半導体装置1のドレイン端子Dに接続されている。LOCOS酸化膜の形状上記LOCOS酸化膜22は、前記半導体基板の表面に対してラテラル方向に終端しているエッジを有している。当該エッジには、少なくとも、LOCOS酸化膜22がチャネル領域と隣接してゲート幅方向に延伸するエッジ22aと、LOCOS酸化膜22がNドレイン領域21と隣接してドレイン幅方向に延伸するエッジ22bとが含まれている。エッジ22aは、上面と下面とに15度以上30度以下の範囲の角度θで挟まれて終端するプロファイルを有している。すなわち、LOCOS酸化膜22を、エッジ22aの延伸するゲート幅方向に対して垂直な面で切断した断面プロファイルが角度θで終端する形状をなしている。ここでは、エッジ22bもエッジ22aと同じプロファイルを有しているが、エッジ22aとは異なるプロファイルを有していてよく、15度以上30度以下の範囲にない角度θを有していてよい。図2に、角度θをパラメータとして、半導体装置1のオフ耐圧BVoff横軸と規格化オン抵抗RonA縦軸との関係を示す。破線で示す直線Cはシミュレーション結果によるものであり、縦軸および横軸は、素子寸法の相違およびドリフト層のキャリア濃度等のプロセス条件の相違を吸収できるように任意単位で規格化してある。このように、角度θを変化させると、オフ耐圧BVoffと規格化オン抵抗RonAとは、オフ耐圧BVoffが増加すると規格化オン抵抗RonAが減少する方向に直線的に変化する。実際に、角度θ=20.0度、22.5度、25.0度、および、31.0度のそれぞれについて半導体装置1を作製したところ、図に示すプロットが得られ、シミュレーション結果を検証することができた。グラフ中、右下に向うにつれ、性能が良くなる。但し、角度θ=20.0度、22.5度、および、25.0度の半導体装置1については、後述の製造工程に従ってLOCOS酸化膜22を作製し、角度θ=31.0度の半導体装置については、θの値が大きいことからリセスLOCOS酸化法によりLOCOS酸化膜を作製した。また、図3に、図2のプロットを、横軸を角度θ、縦軸をオフ耐圧BVoffとしてプロットし直したものを示す。さらに、図4に、横軸を角度θ、縦軸を規格化オン抵抗RonAとしてプロットし直したものを示す。図2に示すようなオフ耐圧BVoffと規格化オン抵抗RonAとのリニアな関係を考慮して、すなわち、一方が好適値であれば他方も好適値であることを考慮して、図3および図4から、好ましいオフ耐圧BVoffと規格化オン抵抗RonAとを同時に満たす角度θの範囲θpは、15度以上30度以下と求まる。30度を超える角度θの範囲θlは、リセスLOCOS酸化膜やSTIShallowTrenchIsolation:シャロートレンチアイソレーション酸化膜を含む素子分離用LOCOS酸化膜で一般に使用されている角度を包含するような、半導体基板面に対して急峻な角度の範囲である。図5aにゲートフィールドプレート効果をアシストする効果を持たせたLOCOS酸化膜22が有する、範囲θp内の角度θを示し、図5bに素子分離用LOCOS酸化膜が有する、範囲θl内の角度θとの相違を示す。リセスLOCOS酸化膜やSTI酸化膜では、角度θが90度に近い、非常に急峻なものとなる。LOCOS酸化膜22の角度θを範囲θlの値に設定したとすると、図1のエッジ22a付近のN型ドリフト層19中の点Pにおいてインパクトイオン化が顕著になる。リセスLOCOS酸化膜やSTI酸化膜のような素子分離用LOCOS酸化膜は、従来、ロジック回路を主体とする回路パターンのプロセスに用いられるものであるので、そのエッジ形状にはインパクトイオン化を抑制することが考慮されていない。また、15度未満の角度θの範囲θsを採用したとすると、LOCOS酸化膜22のエッジ22a22bからバーズビークが伸びやすい。従って、N活性層14の上方部分、とりわけチャネル領域がバーズビークによって覆われてしまい、半導体装置1がLDMOSとして機能するのに支障が生じる。なお、N型ドリフト層19およびLOCOS酸化膜22を構造に用いたLDMOSトランジスタを第1の半導体素子とすると、1つ以上の第1の半導体素子と、第1の半導体素子以外の1つ以上の第2の半導体素子とが、半導体基板にモノリシックに形成されていてもよい。これにより、パワー素子とその制御を行うロジック回路とを含むICのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第1の半導体素子の耐圧およびオン抵抗を向上させることができる。また、第1の半導体素子と第2の半導体素子とは互いに耐圧が異なっていてもよい。これにより、第1の半導体素子の耐圧およびオン抵抗を第2の半導体素子に対して選択的に向上させた、複数種類の素子複数種類の耐圧系を含む素子を含む半導体装置を提供することができる。また、半導体装置1は、LOCOS酸化膜22のエッジ22aと同じプロファイルを有するエッジを備えた素子分離膜を備えていてもよい。これにより、LOCOS酸化膜22と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。半導体装置の製造工程次に、半導体装置1の製造工程について説明する。まず、図6aに示すように、シリコン基板11、BOX層12、N埋め込み層13、および、N活性層14がこの順で配置されたSOI基板を用意する。ここでは半導体装置1のNチャネル型LDMOSを製造する例を説明するので、例えば、N埋め込み層13を、砒素をドーパントとする1×1019cm2程度のキャリア濃度を有する層として形成し、N活性層14を、リンをドーパントとする1×1015cm2程度のキャリア濃度を有するとともに12μm程度の膜厚を有する層として形成する。BOX層12の膜厚は例えば1.0μm程度である。次に、図6bに示すように、SOI基板の表面を熱酸化法により酸化して、80nm程度の膜厚を有するバッファ熱酸化膜31を形成する。バッファ熱酸化膜31の好ましい膜厚の範囲は60nm~100nmである。この範囲内で膜厚が小さい方には、LOCOS酸化膜22のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。また、この範囲内で膜厚が大きい方には、角度θを縮小させる効果がある。従来のようにリセスLOCOS酸化膜を形成する場合には、バッファ熱酸化膜の膜厚は30nm程度である。次いで、図6cに示すように、バッファ熱酸化膜31上にCVD法により、175nm程度の膜厚を有するシリコン窒化膜32を形成する。シリコン窒化膜32の好ましい膜厚の範囲は150nm~200nmである。この範囲内で膜厚が小さい方には、角度θを縮小させる効果がある。また、この範囲内で膜厚が大きい方には、LOCOS酸化膜22のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。上記のバッファ熱酸化膜31とシリコン窒化膜32との好ましい膜厚の範囲を組み合わせることにより、角度θを15度以上30度以下に容易に調整することができる。次いで、図7aに示すように、シリコン窒化膜32上にフォトレジスト33をパターニングし、N活性層14の表面が露出するまでドライエッチングによってバッファ熱酸化膜31とシリコン窒化膜32とに窓開けを行い、窓34を形成する。このとき、半導体装置1上に素子分離膜を形成する領域があれば、当該領域にも窓34を形成する。ドライエッチングには、例えばCHF3/CF4などをエッチャントガスとするRIEReactiveIonEtchingを用いる。次いで、図7bに示すように、フォトレジスト33を除去した後、シリコン窒化膜32をマスクとし、窓34を通してN活性層14の表面を水素/酸素雰囲気で1100°C程度の温度で50分間程度熱酸化する。ここで、熱酸化の前に、N活性層14の表面をリセスエッチングしない。従来は60nm程度のリセスエッチングを行っていた。熱酸化により、窓34から露出したN活性層14の表面のみが選択的に酸化され、LOCOS酸化膜22が形成される。LOCOS酸化膜22の膜厚によっても角度θを調整することができ、好ましい当該膜厚の範囲は250nm~400nmである。次いで、図7cに示すように、シリコン窒化膜32およびバッファ熱酸化膜31を除去してSOI基板の表面を露出させる。シリコン窒化膜32の除去には熱リン酸によるウェットエッチングを行い、バッファ熱酸化膜31の除去にはバッファードフッ酸等を用いることができる。これにより、LOCOS酸化膜22が完成し、この時点でエッジ22a22bの角度θが15度以上30度以下の範囲内に形成される。その後、図8aに示すように、SOI基板の表面を酸化して犠牲酸化膜35を形成し、犠牲酸化膜35を通してイオン注入を行い、P型ボディ層15とLVPW16とを順次に形成し、また、N型ドリフト層19およびLVNW20を形成する。各注入領域はリソグラフィ工程により個別にパターニングされる。そして、図8bに示すように、犠牲酸化膜35を除去した後に、ゲート酸化を実施してゲート絶縁膜23を形成する。また、ゲート絶縁膜23の形成後に、ポリシリコン、WSiを成膜してリソグラフィ工程およびエッチング工程によりゲート電極24を形成する。次いで、図8cに示すように、サイドウォール25を形成した後にLDDLightlyDopedDrain注入図示せずを行い、Nソース領域17、Pバックゲートコンタクト層18、および、Nドレイン領域21をイオン注入により形成する。この後に、図示しないが、ソース電極およびドレイン電極と層間絶縁膜とを形成し、さらに種々のコンタクトおよびメタル配線を形成することにより、図1の半導体装置1が完成する。このように、本実施形態によれば、LOCOS酸化膜22の15度以上30度以下の角度で終端するエッジの付近のN型ドリフト層19内ではインパクトイオン化が抑制される。従って、N型ドリフト層19上にLOCOS酸化膜22を形成するだけで、LOCOS酸化膜22端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくLOCOS酸化膜22の直下のN型ドリフト層19の良好な耐圧および抵抗を得ることができる。このプロセスは微細CMOSのプロセスと同等である。半導体装置の変形例の構成図9に本実施形態の変形例に係る半導体装置41の断面構成を示す。半導体装置41は、図1の半導体装置1において、Nソース領域17をNエミッタ領域51に、Nドレイン領域21をPコレクタ領域52に、それぞれ置き換えた構成である。図9の断面構成は、横型IGBTを構成している。これによっても、半導体装置1と同様に、LOCOS酸化膜22の直下のN型ドリフト層19の良好な耐圧および抵抗を得ることができる。また、本発明は、Pチャネル型素子にも適用できるし、LDMOS、横型IGBTに限らず、耐圧および低抵抗を得たい任意の箇所にも適用可能である。