"第1主面および前記第1主面とは反対側の第2主面を有する第1導電型の半導体基板と、前記半導体基板の前記第1主面側に形成された、p型の第1半導体領域と、前記半導体基板の前記第1主面側に、前記第1半導体領域に内包されるように形成された、n型の第2半導体領域と、前記半導体基板の前記第2主面側に形成された、p型の第3半導体領域と、前記半導体基板の前記第2主面側に、前記第3半導体領域に内包されるように形成された、n型の第4半導体領域と、前記半導体基板の前記第1主面上に、前記第1および第2半導体領域に接するように形成された第1電極と、前記半導体基板の前記第1主面上に、前記第1半導体領域に接するように形成された第2電極と、前記半導体基板の前記第2主面上に、前記第3および第4半導体領域に接するように形成された第3電極と、前記半導体基板の一部で構成され、前記第1半導体領域と前記第3半導体領域との間に介在するn型の基板領域と、を有し、前記第2電極は、前記半導体基板に形成されたいずれのn型半導体領域にも接しておらず、平面視において、前記第2電極が接する部分の前記第1半導体領域と前記第1電極が接する部分の前記第1半導体領域との間に、前記第2半導体領域が延在しており、前記第3電極と前記第1電極との間に、前記第3半導体領域、前記基板領域、前記第1半導体領域および前記第2半導体領域によって、第1サイリスタが形成され、前記第1電極と前記第3電極との間に、前記第1半導体領域、前記基板領域、前記第3半導体領域および前記第4半導体領域によって、第2サイリスタが形成され、前記第1サイリスタを導通させる際には、前記第1電極よりも前記第3電極を高電位とした状態で、前記第2電極に前記第1電極よりも高電位の電圧を印加することにより、前記第1サイリスタが導通状態となって前記第3電極から前記第1電極に電流が流れ、前記第2サイリスタを導通させる際には、前記第3電極よりも前記第1電極を高電位とした状態で、前記第2電極に前記第1電極よりも高電位の電圧を印加することにより、前記第2サイリスタが導通状態となって前記第1電極から前記第3電極に電流が流れることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2電極は、ゲート端子として機能することを特徴とする半導体装置。請求項2記載の半導体装置において、前記半導体装置は、トライアックであることを特徴とする半導体装置。請求項3記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第1半導体領域と前記第1電極が接する部分の前記第1半導体領域との間に、前記第1電極が接する部分の前記第2半導体領域が延在していることを特徴とする半導体装置。請求項4記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第1半導体領域の二辺を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項4記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第1半導体領域の三辺を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項4記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第1半導体領域の周囲を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第2電極は、前記半導体基板の前記第1主面において前記第1半導体領域にのみ接していることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1電極よりも前記第3電極を高電位とした状態で、前記第2電極に前記第1電極よりも低電位の電圧を印加することでは、前記第1サイリスタはターンオンせず、前記第3電極よりも前記第1電極を高電位とした状態で、前記第2電極に前記第1電極よりも低電位の電圧を印加することでは、前記第2サイリスタはターンオンしないことを特徴とする半導体装置。請求項4記載の半導体装置において、前記半導体基板の外周領域には、p型の第6半導体領域が形成されていることを特徴とする半導体装置。第1主面および前記第1主面とは反対側の第2主面を有する第1導電型の半導体基板と、前記半導体基板の前記第1主面側に形成された、p型の第1半導体領域と、前記半導体基板の前記第1主面側に、前記第1半導体領域に内包されるように形成された、n型の第2半導体領域と、前記半導体基板の前記第2主面側に形成された、p型の第3半導体領域と、前記半導体基板の前記第2主面側に、前記第3半導体領域に内包されるように形成された、n型の第4半導体領域と、前記半導体基板の前記第1主面側に、前記第2半導体領域に内包されるようにかつ第2半導体領域とは離間して形成された、n型の第5半導体領域と、前記半導体基板の前記第1主面上に、前記第1および第2半導体領域に接するように形成された第1電極と、前記半導体基板の前記第1主面上に、前記第5半導体領域に接するように形成された第2電極と、前記半導体基板の前記第2主面上に、前記第3および第4半導体領域に接するように形成された第3電極と、前記半導体基板の一部で構成され、前記第1半導体領域と前記第3半導体領域との間に介在するn型の基板領域と、を有し、前記第2電極は、前記半導体基板に形成されたいずれのp型半導体領域にも接しておらず、平面視において、前記第2電極が接する部分の前記第5半導体領域と前記第1電極が接する部分の前記第1半導体領域との間に、前記第2半導体領域が延在しており、前記第3電極と前記第1電極との間に、前記第3半導体領域、前記基板領域、前記第1半導体領域および前記第2半導体領域によって、第1サイリスタが形成され、前記第1電極と前記第3電極との間に、前記第1半導体領域、前記基板領域、前記第3半導体領域および前記第4半導体領域によって、第2サイリスタが形成され、前記第1サイリスタを導通させる際には、前記第1電極よりも前記第3電極を高電位とした状態で、前記第2電極に前記第1電極よりも低電位の電圧を印加することにより、前記第1サイリスタが導通状態となって前記第3電極から前記第1電極に電流が流れ、前記第2サイリスタを導通させる際には、前記第3電極よりも前記第1電極を高電位とした状態で、前記第2電極に前記第1電極よりも低電位の電圧を印加することにより、前記第2サイリスタが導通状態となって前記第1電極から前記第3電極に電流が流れることを特徴とする半導体装置。請求項11記載の半導体装置において、前記第2電極は、ゲート端子として機能することを特徴とする半導体装置。請求項12記載の半導体装置において、前記半導体装置は、トライアックであることを特徴とする半導体装置。請求項13記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域と前記第1電極が接する部分の前記第1半導体領域との間に、前記第1電極が接する部分の前記第2半導体領域が延在していることを特徴とする半導体装置。請求項14記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域の二辺を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項14記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域の三辺を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項14記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域の周囲を囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。請求項14記載の半導体装置において、前記第2電極は、前記半導体基板の前記第1主面において前記第5半導体領域にのみ接していることを特徴とする半導体装置。請求項14記載の半導体装置において、前記第1電極よりも前記第3電極を高電位とした状態で、前記第2電極に前記第1電極よりも高電位の電圧を印加することでは、前記第1サイリスタはターンオンせず、前記第3電極よりも前記第1電極を高電位とした状態で、前記第2電極に前記第1電極よりも高電位の電圧を印加することでは、前記第2サイリスタはターンオンしないことを特徴とする半導体装置。請求項14記載の半導体装置において、前記半導体基板の外周領域には、p型の第6半導体領域が形成されていることを特徴とする半導体装置。請求項13記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域と前記第1電極が接する部分の前記第1半導体領域との間の一部に、前記第2半導体領域が延在しいることを特徴とする半導体装置。請求項21記載の半導体装置において、平面視において、前記第2電極が接する部分の前記第5半導体領域の一辺の全部と他の一辺の一部とを囲むように、前記第2半導体領域が延在していることを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。トライアックは、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第1主端子とゲート端子とが形成され、その裏面に第2主端子が形成された構造を有している。トライアックには、4つの動作モードが考えられる。すなわち、第1主端子よりも第2主端子を高電位とした状態でゲート端子に第1主端子よりも高電位の電圧を印加することにより、第2主端子から半導体基板に形成されたサイリスタを通って第1主端子に電流が流れるモードがある。また、第1主端子よりも第2主端子を高電位とした状態でゲート端子に第1主端子よりも低電位の電圧を印加することにより、第2主端子から半導体基板に形成されたサイリスタを通って第1主端子に電流が流れるモードがある。また、第1主端子よりも第2主端子を低電位とした状態でゲート端子に第1主端子よりも低電位の電圧を印加することにより、第1主端子から半導体基板に形成されたサイリスタを通って第2主端子に電流が流れるモードがある。また、第1主端子よりも第2主端子を低電位とした状態でゲート端子に第1主端子よりも高電位の電圧を印加することにより、第1主端子から半導体基板に形成されたサイリスタを通って第2主端子に電流が流れるモードがある。これら4つのモードで動作可能なトライアックは、半導体基板内の半導体領域や半導体基板の表面および裏面に形成する各端子について、これら4つのモード全てに配慮したバランスのよい設計を行う必要がある。しかしながら、いずれの動作モードにも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。本発明の目的の一つは、半導体装置の性能を向上させることができる技術を提供することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第1主端子とゲート端子とが形成され、その裏面に第2主端子が形成されたものである。動作モードは、第1主端子よりも第2主端子を高電位とした状態でゲート端子に第1主端子よりも高電位の電圧を印加することにより、第2主端子から半導体基板を通って第1主端子に電流が流れるモードと、第1主端子よりも第2主端子を低電位とした状態でゲート端子に第1主端子よりも高電位の電圧を印加することにより、第1主端子から半導体基板を通って第2主端子に電流が流れるモードである。半導体基板の表面側には、p型半導体領域と、そのp型半導体領域に内包されるn型半導体領域とが形成されており、第1端子は、半導体基板の表面において前記p型半導体領域と前記n型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記p型半導体領域に接しているが、ゲート端子に接するn型半導体領域は半導体基板に形成されていない。そして、平面視において、ゲート端子が接する部分の前記p型半導体領域と第1主端子が接する部分の前記p型半導体領域との間に、前記n型半導体領域が延在している。他の代表的な実施の形態による半導体装置は、トライアック形成用の半導体領域が形成された半導体基板において、その表面に第1主端子とゲート端子とが形成され、その裏面に第2主端子が形成されたものである。動作モードは、第1主端子よりも第2主端子を高電位とした状態でゲート端子に第1主端子よりも低電位の電圧を印加することにより、第2主端子から半導体基板を通って第1主端子に電流が流れるモードと、第1主端子よりも第2主端子を低電位とした状態でゲート端子に第1主端子よりも低電位の電圧を印加することにより、第1主端子から半導体基板を通って第2主端子に電流が流れるモードである。半導体基板の表面側には、p型半導体領域と、そのp型半導体領域に内包されかつ互いに離間する第1n型半導体領域および第2n型半導体領域とが形成されており、第1端子は、半導体基板の表面において前記p型半導体領域と前記第1n型半導体領域とに接し、ゲート端子は、半導体基板の表面において前記第2n型半導体領域に接しているが、ゲート端子は半導体基板に形成されたいずれのp型半導体領域にも接していない。そして、平面視において、ゲート端子が接する部分の前記第2n型半導体領域と第1主端子が接する部分の前記p型半導体領域との間に、前記第1n型半導体領域が延在している。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1<半導体装置の構造>図1は、本発明の一実施の形態である半導体装置CP1、ここではトライアックTRIACを有する半導体装置CP1の断面図側面断面図である。図2および図3は、半導体装置CP1の平面図平面レイアウト図である。図2および図3のA1-A2線の断面図が図1にほぼ対応している。なお、図2は、半導体装置CP1を上面表面側から見たときの、半導体装置CP1を構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2の平面レイアウトが示されている。図3は、半導体装置CP1を上面表面側から見たときの、半導体装置CP1を構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されている。図2および図3は平面図であるが、理解を簡単にするために、図2において、p型半導体領域P2およびn型半導体領域N2にハッチングを付し、図3において、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図2においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。図1~図3に示される本実施の形態の半導体装置半導体チップCP1は、トライアックを有する半導体装置、すなわち双方向サイリスタを有する半導体装置であり、半導体装置を構成する半導体基板1にトライアックが形成されたもの、すなわち半導体装置を構成する半導体基板1に双方向サイリスタサイリスタTY1,TY2が形成されたものである。本実施の形態の半導体装置CP1の構成を具体的に説明する。本実施の形態の半導体装置CP1を構成する半導体基板1には、p型半導体領域P1、p型半導体領域P2、p型半導体領域P3、n型半導体領域N2およびn型半導体領域N4が形成されている。これらのp型半導体領域P1,P2,P3およびn型半導体領域N2,N4は、半導体基板1に不純物p型半導体領域P1,P2,P3はホウ素などのp型不純物、n型半導体領域N2,N4はリンなどのn型不純物を導入より特定的には拡散することで形成されている。半導体基板1は、n型の単結晶シリコンなどからなる半導体基板n型半導体基板であり、半導体基板1において、p型半導体領域P1,P2,P3およびn型半導体領域N2,N4となっていない領域すなわちp型半導体領域P1,P2,P3またはn型半導体領域N2,N4用の不純物がほとんど拡散していない領域は、n型基板領域n型半導体領域N1となっている。すなわち、n型基板領域N1は、半導体基板1の一部で構成されており、p型半導体領域P1,P2,P3およびn型半導体領域N2,N4を形成する前の段階の半導体基板1の不純物状態n型半導体状態をほぼ維持している領域基板領域に対応しており、n型半導体領域とみなすこともできる。n型基板領域N1は、p型半導体領域P2とp型半導体領域P3との間に介在している。n型基板領域N1とp型半導体領域P1,P2,P3およびn型半導体領域N2,N4とを合わせたものが、半導体基板1全体となる。これらの半導体領域P1,P2,P3,N1,N2,N4について具体的に説明すると以下のようになる。p型半導体領域P1は、本実施の形態の半導体装置CP1を構成する半導体基板1の外周部分外周領域に形成されており、半導体基板1の表面から裏面まで達している。このため、半導体基板1において、半導体基板1の側面に接する部分領域は、p型半導体領域P1となっている。このp型半導体領域P1によってn型基板領域N1が規定画定されており、平面的に見て、n型基板領域N1は、周囲をp型半導体領域P1によって囲まれている。従って、n型基板領域N1の側面は、p型半導体領域P1に接している。なお、平面的に見てと平面視で平面視においてとは同義であり、半導体基板1の主面表面または裏面に平行な平面で見たときを意味するものとする。なお、半導体基板1の互いに反対側に位置する2つの主面のうち、後述の電極T1,G1が形成されている側の主面を半導体基板1の表面と呼び、裏面電極T2が形成されている側の主面を半導体基板1の裏面と呼ぶものとする。p型半導体領域P2およびn型半導体領域N2は、半導体基板1の表面側に形成されている。p型半導体領域P3およびn型半導体領域N4は、半導体基板1の裏面側に形成されている。p型半導体領域P1は、n型基板領域N1およびp型半導体領域P3に接しているが、p型半導体領域P2およびn型半導体領域N2,N4からは離間して形成されている。p型半導体領域P2は、半導体基板1の表面側の中央付近に形成されている。p型半導体領域P2は、n型基板領域N1内に形成されており、n型基板領域N1で包まれるように形成されている。すなわち、p型半導体領域P2は、n型基板領域N1に内包されるように形成されている。別の見方をすると、p型半導体領域P2の側面と底面底部とが、n型基板領域N1に接しており、p型半導体領域P2の上面は半導体基板1の表面で露出している。p型半導体領域P2は、半導体基板1の表面から、例えば20~60μm程度の深さにわたって形成されている。n型半導体領域N2は、半導体基板1の表面側の中央付近に形成されているが、p型半導体領域P2内に形成されており、p型半導体領域P2で包まれるように形成されている。すなわち、n型半導体領域N2は、p型半導体領域P2に内包されるように形成されている。別の見方をすると、n型半導体領域N2の側面および底面底部が、p型半導体領域P2に接しており、n型半導体領域N2の上面は、半導体基板1の表面で露出している。また、n型半導体領域N2は、n型基板領域N1には接しておらず、n型半導体領域N2とn型基板領域N1との間にp型半導体領域P2が介在した状態となっている。n型半導体領域N2は、p型半導体領域P2よりも浅く形成されている。すなわち、半導体基板1の表面からn型半導体領域N2の底部底面までの深さ距離は、半導体基板1の表面からp型半導体領域P2の底部底面までの深さ距離よりも浅く小さくなっている。例えば、n型半導体領域N2は、半導体基板1の表面から、2~40μm程度の深さにわたって形成されている。p型半導体領域P3は、半導体基板1の裏面側に形成されている。すなわち、p型半導体領域P3は、半導体基板1の裏面に接する領域に形成されている。平面的に見て、p型半導体領域P3の周囲はp型半導体領域P1に囲まれているため、p型半導体領域P3の側面はp型半導体領域P1に接している。p型半導体領域P3をp型半導体領域P1よりも高不純物濃度とした場合には、半導体基板1の裏面に接する部分のp型半導体領域P1がp型半導体領域P3に置換され得る。n型半導体領域N4は、半導体基板1の裏面側に形成されているが、p型半導体領域P3内に形成されており、p型半導体領域P3で包まれるように形成されている。すなわち、n型半導体領域N4は、p型半導体領域P3に内包されるように形成されている。別の見方をすると、n型半導体領域N4の側面および底面底部が、p型半導体領域P3に接しており、n型半導体領域N4の上面は半導体基板1の裏面で露出している。このため、n型半導体領域N4は、n型基板領域N1に接しておらず、n型半導体領域N4とn型基板領域N1との間にp型半導体領域P3が介在した状態となっている。n型半導体領域N4は、p型半導体領域P3よりも浅く形成されている。すなわち、半導体基板1の裏面からn型半導体領域N4の底部底面までの深さ距離は、半導体基板1の裏面からp型半導体領域P3の底部底面までの深さ距離よりも浅く小さくなっている。例えば、p型半導体領域P3は、半導体基板1の裏面から、20~60μm程度の深さにわたって形成され、n型半導体領域N4は、半導体基板1の裏面から、2~40μm程度の深さにわたって形成されている。ここで、n型半導体領域N4およびp型半導体領域P3については、これらが半導体基板1の裏面側に形成されていることから、半導体基板1の裏面側を上面と呼び、半導体基板1の内部側を底面底部と呼んでいる。n型半導体領域N2およびn型半導体領域N4は、n型基板領域N1よりも不純物濃度n型不純物濃度が高い。このため、n型半導体領域N2,N4の各比抵抗抵抗率は、n型基板領域N1の比抵抗抵抗率よりも低くなっている。n型半導体領域N2,N4を高濃度n型半導体領域または高濃度n型不純物拡散領域とみなし、n型基板領域N1を低濃度n型半導体領域または低濃度n型不純物拡散領域とみなすことができる。また、n型半導体領域N2,N4の各不純物濃度n型不純物濃度は、互いにほぼ同程度とすることができる。半導体基板1の厚み半導体基板1の厚みは後述の半導体基板1Wの厚みにほぼ対応するは、例えば150~300μm程度とすることができる。また、p型半導体領域P2の底部底面からp型半導体領域P3の底部底面までの距離すなわちp型半導体領域P2とp型半導体領域P3との間に位置する部分のn型基板領域N1の厚みは、例えば50~260μm程度とすることができる。ここで、p型半導体領域P2の底部底面は、p型半導体領域P2とn型基板領域N1とのPN接合面に対応し、p型半導体領域P3の底面は、p型半導体領域P3とn型基板領域N1とのPN接合面に対応している。このような半導体基板1を構成するn型基板領域N1、n型半導体領域N2,N4およびp型半導体領域P1,P2,P3における接触関係を更に具体的に説明すると、以下のようになる。すなわち、p型半導体領域P1は、n型基板領域N1およびp型半導体領域P3と接触しているが、他の半導体領域N2,N4,P2とは接触していない。p型半導体領域P2は、n型基板領域N1およびn型半導体領域N2と接触しているが、他の半導体領域N4,P1,P3とは接触していない。p型半導体領域P3は、n型基板領域N1、n型半導体領域N4およびp型半導体領域P1と接触しているが、他の半導体領域N2,P2とは接触していない。n型基板領域N1は、p型半導体領域P1,P2,P3と接触しているが、他の半導体領域N2,N4とは接触していない。n型半導体領域N2は、p型半導体領域P2と接触しているが、他の半導体領域N1,N4,P1,P3とは接触していない。n型半導体領域N4は、p型半導体領域P3と接触しているが、他の半導体領域N1,N2,P1,P2とは接触していない。これらの半導体領域N1,N2,N4,P1,P2,P3により、半導体基板1が構成されている。本実施の形態の半導体装置CP1を構成する半導体基板1の裏面より特定的には裏面全体上には、裏面電極主端子、第2主端子T2が形成されている。裏面電極T2は、p型半導体領域P3とn型半導体領域N4との両方に接しており、p型半導体領域P3とn型半導体領域N4との両方に電気的に接続されている。裏面電極T2は、例えばAu金膜などの金属膜からなる。また、裏面電極T2がp型半導体領域P1に接していてもよい。但し、裏面電極は、他の半導体領域N1,N2,P2には接触していない。本実施の形態の半導体装置CP1を構成する半導体基板1の表面裏面電極T2が形成された側とは反対側の主面には、絶縁膜層間絶縁膜ILが形成されている。絶縁膜ILは、例えばPSGPhosphoSilicateGlass膜などからなる。絶縁膜ILには、コンタクトホール開口部、貫通孔CT1,CT2が形成されており、各コンタクトホールCT1,CT2の底部では、半導体基板1の主面表面の一部が露出されている。絶縁膜ILに形成されたコンタクトホールCT1,CT2のうち、コンタクトホールCT1は電極T1用のコンタクトホールであり、コンタクトホールCT2は電極G1用のコンタクトホールである。コンタクトホールCT1は、n型半導体領域N2とp型半導体領域P2の両領域にまたがるように形成されており、コンタクトホールCT1の底部では、n型半導体領域N2の少なくとも一部とp型半導体領域P2の一部とが露出されている。コンタクトホールCT2は、p型半導体領域P2の上部に形成されており、コンタクトホールCT2の底部では、p型半導体領域P2の一部が露出されているが、n型半導体領域N2は露出されていない。なお、コンタクトホールCT1とコンタクトホールCT2とは平面的に重なっておらず互いに離間しているため、p型半導体領域P2のうち、コンタクトホールCT1の底部で露出する領域とコンタクトホールCT2の底部で露出する領域とは、平面的に重なっておらず互いに離間している。半導体基板1の表面上には、電極主端子、第1主端子T1および電極ゲート端子G1が形成されている。すなわち、コンタクトホールCT1の底部で露出するn型半導体領域N2およびp型半導体領域P2の上部に、電極T1が形成され、コンタクトホールCT2の底部で露出するp型半導体領域P2の上部に、電極G1が形成されている。このため、電極T1は、n型半導体領域N2およびp型半導体領域P2の両方に接して電気的に接続され、電極G1は、p型半導体領域P2に接して電気的に接続されている。コンタクトホールCT2の底部では、n型半導体領域N2は露出されていないため、電極G1は、n型半導体領域N2には接していない。平面的に見て、電極T1はコンタクトホールCT1を内包し、電極G1はコンタクトホールCT2を内包している。平面的に見て、電極T1のうち、コンタクトホールCT1の外部に位置する部分と、電極G1のうち、コンタクトホールCT2の外部に位置する部分とは、絶縁膜IL上に位置している。電極T1,G1の接触関係をより具体的に説明すると、次のようになる。すなわち、電極T1は、n型半導体領域N2およびp型半導体領域P2に接しているが、他の半導体領域N1,N4,P1,P3および電極T2,G1とは接触していない。電極G1は、p型半導体領域P2に接しているが、他の半導体領域N1,N2,N4,P1,P3および電極T1,T2とは接触していない。電極T1と電極G1とは、互いに接触していない離間している。電極G1が、半導体基板1に形成されたいずれのn型半導体領域にも接していないことは、本実施の形態の半導体装置CP1の主要な特徴の一つである。このようにするのは、詳細は後述するが、本実施の形態の半導体装置CP1が後述のモードM1,M4での動作を前提としており、後述のモードM2,M3で動作する必要がないためである。電極T1と電極G1とは、同層の導電体膜により形成されており、例えばアルミニウムを主体とする導電体膜により形成されている。電極T1,G1は、例えば、絶縁膜IL上にコンタクトホールCT1,CT2内を埋めるように導電体膜を形成してから、この導電体膜をパターニングすることで、形成されている。電極T1と電極G1とには、ボンディングワイヤなどの接続用部材が接続できるようになっている。このため、電極T1,G1を端子とみなすこともできる。次に、表面保護膜パッシベーション膜として、絶縁膜PVを形成した場合について、図4を参照して説明する。ここで、図4は、本実施の形態の半導体装置CP1の変形例絶縁膜PVを形成した場合を示す断面図であり、上記図1に対応するものである。図4に示されるように、半導体基板1の表面側の最上層に、すなわち絶縁膜IL上に、表面保護膜パッシベーション膜として、絶縁膜PVを形成することもできる。電極T1,G1は、同層の導電体膜により形成されているが、互いに分離されており、図4において、電極T1,G1間は、絶縁膜PVで満たされている。絶縁膜PVを形成した場合には、この絶縁膜PVが半導体装置CP1の最上層の膜となり、半導体装置CP1を保護する最上層保護膜として機能することができる。絶縁膜PVは、例えばポリイミド樹脂などの樹脂材料膜樹脂膜とすることができる。最上層の絶縁膜PVをポリイミド樹脂などのような樹脂膜有機系絶縁膜とすることで、比較的軟らかい樹脂膜を最上層として半導体装置CP1の取り扱いを容易にすることができる。図4に示されるように、絶縁膜PVには、開口部コンタクトホール、貫通孔OP1,OP2が形成されており、このうち、開口部OP1は電極T1用の開口部であり、開口部OP2は電極G1用の開口部である。開口部OP1は、電極T1の上部に形成されており、開口部OP1の底部では、電極T1の一部が露出されている。すなわち、電極T1の上面の周辺部と側面とは絶縁膜PVで覆われ、電極T1の上面の中央部は開口部OP1から露出されている。また、開口部OP2は、電極G1の上部に形成されており、開口部OP2の底部では、電極G1の一部が露出されている。すなわち、電極G1の上面の周辺部と側面とは絶縁膜PVで覆われ、電極G1の上面の中央部は開口部OP2から露出されている。図4において、開口部OP1から露出する部分の電極T1と、開口部OP2から露出する部分の電極G1とが、ボンディングパッドパッド、パッド電極となって、そこにボンディングワイヤなどの接続用部材が接続できるようになっている。また、更に他の変形例として、開口部OP1,OP2から露出する電極T1,G1上にバンプ電極突起状電極を形成することもできる。また、本実施の形態の半導体装置は、後述のように、半導体基板半導体ウエハ1Wを複数のチップに切断ダイシングしたものである。このため、本実施の形態の半導体装置CP1を構成する半導体基板1の表面の周辺部半導体基板1の表面のうちの側面近傍領域には、絶縁膜ILや絶縁膜PVが形成されていなくともよく、これにより、半導体基板1Wを切断ダイシングしやすくすることができる。また、後述の実施の形態2~6の半導体装置CP1a,CP1b,CP2,CP2a,CP2bにおいても、図4と同様に絶縁膜PVを形成することもできる。<半導体装置の製造方法>次に、本実施の形態の半導体装置の製造工程の一例を図面を参照して説明する。図5~図9は、本実施の形態の半導体装置CP1、ここではトライアックを有する半導体装置CP1の製造工程中の断面図であり、上記図1に対応する断面が示されている。まず、図5に示されるように、例えば10~100Ωcm程度の比抵抗を有するn型の単結晶シリコンなどからなる半導体基板半導体ウエハ1Wを準備用意する。次に、図6に示されるように、半導体基板1Wの表面および裏面を酸化させて酸化シリコン膜絶縁膜OXを形成する。ここで、半導体基板1Wの互いに反対側に位置する二つの主面のうち、後で電極T1,G1が形成される側の主面を半導体基板1Wの表面と呼び、後で裏面電極T2が形成される側の主面を半導体基板1Wの裏面と呼ぶこととする。次に、フォトリソグラフィ法およびエッチング法を用いることで、半導体基板1Wの表面および裏面において、チップ領域CPRの外周部の酸化シリコン膜OXを除去する。それから、ドーパントとしてホウ素Bなどのp型不純物を、半導体基板1Wの表面および裏面から半導体基板1Wの内部方向に拡散させることで、図6に示されるように、p型半導体領域P1を形成する。ここで、チップ領域CPRは、そこから1つの半導体装置半導体チップCP1が製造される領域に対応する。p型半導体領域P1は、他の半導体領域N2,N4,P2,P3を形成する前に形成することが好ましい。p型半導体領域P1を形成するためのp型不純物の拡散は、例えば、ホウ素Bのようなp型不純物を含む固体、液体または気体を、半導体基板1Wの表面および裏面に接触させることで、ドーパント源を半導体基板1Wの表面および裏面に付与してから、このドーパントp型不純物を半導体基板1Wの表面および裏面から半導体基板1Wの内部に熱拡散させることで、行うことができる。また、p型半導体領域P1を形成するためのp型不純物ドーパントの熱拡散の条件としては、例えば、1250~1300°Cで100~200時間程度の熱処理を例示できる。この際、酸化シリコン膜OXがマスク拡散マスクとして機能するため、半導体基板1Wの表面および裏面のうちの酸化シリコン膜OXが形成されていない領域から、半導体基板1Wの内部に向かってp型不純物が拡散するが、半導体基板1Wの表面および裏面のうちの酸化シリコン膜OXが形成されている領域からは、半導体基板1Wの内部に向かってp型不純物は拡散しない。このため、図6に示されるように、p型半導体領域P1は、チップ領域CPRのうちの外周部外周領域に形成される。また、半導体基板1Wの表面側からp型不純物が拡散することで形成されたp型半導体領域P1と、半導体基板1Wの裏面側からp型不純物が拡散することで形成されたp型半導体領域P1とは、半導体基板1Wの厚み方向の中央付近でつながっている。このため、p型半導体領域P1は、半導体基板1Wの表面から裏面まで達している。平面的に見てチップ領域CPRの外周部にp型半導体領域P1を形成したことで、チップ領域CPRにおいて、平面的に見てp型半導体領域P1に周囲を囲まれたn型基板領域n型半導体領域N1が規定される。この段階では、n型基板領域N1は、半導体基板1Wの表面から裏面まで達している。このn型基板領域N1は、上述のようにn型の半導体基板1Wを準備した後に、不純物がほとんど拡散されずにn型の半導体基板1Wの不純物状態がそのまま維持されている領域に対応している。このため、n型基板領域N1は、n型半導体領域とみなすこともできる。p型半導体領域P1の形成後、半導体基板1Wの各チップ領域CPRにおいて、p型半導体領域P1に囲まれた領域この段階ではn型基板領域N1に、以下に説明するように、他の半導体領域P2,P3,N2,N4が形成される。次に、図7に示されるように、半導体基板1Wの表面側から半導体基板1W内にp型半導体領域P2用の不純物p型不純物を拡散させることで半導体基板1Wの表面側にp型半導体領域P2を形成し、半導体基板1Wの裏面側から半導体基板1W内にp型半導体領域P3用の不純物p型不純物を拡散させることで半導体基板1Wの裏面側にp型半導体領域P3を形成する。具体的には、p型半導体領域P2,P3は、次のようにして形成することができる。まず、半導体基板1Wの表面側からp型半導体領域P2用のイオン注入を行うことで、半導体基板1Wの表面付近表面側の表層部分にp型半導体領域P2用の不純物p型不純物を導入し、また、半導体基板1Wの裏面側からp型半導体領域P3用のイオン注入を行うことで、半導体基板1Wの裏面付近裏面側の表層部分にp型半導体領域P3用の不純物p型不純物を導入する。それから、上記p型半導体領域P2用のイオン注入および上記p型半導体領域P3用のイオン注入で導入されたp型不純物例えばホウ素などを、熱処理によって半導体基板1W内に更に拡散させる主として半導体基板1Wの厚み方向に拡散させることで、p型半導体領域P2,P3を形成する。p型半導体領域P2,P3を形成するためのp型不純物例えばホウ素などの熱拡散の条件としては、例えば、1250~1300°Cで25~50時間程度の熱処理を例示できる。p型半導体領域P2を形成するために行う熱拡散処理と、p型半導体領域P3を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。p型半導体領域P2は、半導体基板1Wの表面から、20~60μm程度の深さにわたって形成される。また、p型半導体領域P2用のイオン注入を行なう際に、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用することなどにより、p型半導体領域P2は、平面的に見て、p型半導体領域P1から離間するように形成され、また、チップ領域CPRの端部外周部から400~1000μm程度離間するように形成される。一方、p型半導体領域P3は、半導体基板1Wの裏面から、20~60μm程度の深さにわたって形成される。p型半導体領域P3の側面はp型半導体領域P1に接した状態となる。また、p型半導体領域P2形成用の熱拡散処理とp型半導体領域P3形成用の熱拡散処理とを同じ熱処理により行っていることから、半導体基板1の表面からp型半導体領域P2の底面底部までの深さと、半導体基板1の裏面からp型半導体領域P3の底面底部までの深さとは、ほぼ同じとなる。次に、図8に示されるように、半導体基板1Wの表面側から半導体基板1W内にn型半導体領域N2用の不純物n型不純物を拡散させることで、半導体基板1Wの表面側にn型半導体領域N2を形成し、半導体基板1Wの裏面側から半導体基板1W内にn型半導体領域N4用の不純物n型不純物を拡散させることで、半導体基板1Wの裏面側にn型半導体領域N4を形成する。形成されたn型半導体領域N2,N4は、n型基板領域N1よりも高不純物濃度である。具体的には、n型半導体領域N2,N4は、次のようにして形成することができる。n型半導体領域N2,N4を形成するためのn型不純物の拡散は、例えば、リンPのようなn型不純物を含む固体、液体または気体を、半導体基板1Wの表面および裏面に接触させることで、ドーパント源を半導体基板1Wの表面および裏面に付与してから、このドーパントn型不純物を半導体基板1Wの表面および裏面から半導体基板1Wの内部に熱拡散させることで、行うことができる。この際、フォトリソグラフィ法を用いて形成したフォトレジストパターンこのフォトレジストパターンは、半導体基板1Wの表面および裏面においてn型半導体領域N2,N4を形成しない領域に形成されるを利用することによって、半導体基板1Wの表面および裏面に部分的にドーパント源を付与すればよい。また、n型半導体領域N2,N4を形成するためのn型不純物の熱拡散の条件としては、例えば、1000~1250°Cで1~40時間程度の熱処理を例示できる。n型半導体領域N2を形成するために行う熱拡散処理と、n型半導体領域N4を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。n型半導体領域N2は、平面的に見て、p型半導体領域P2に内包されるように形成される。n型半導体領域N2は、p型半導体領域P2よりも浅く形成され、例えば、半導体基板1Wの表面から、2~40μm程度の深さにわたって形成される。このため、p型半導体領域P2内にn型半導体領域N2が形成され、平面的に見ても、厚み方向に見ても、n型半導体領域N2は、p型半導体領域P2に内包されるように形成される。n型半導体領域N4は、平面的に見て、p型半導体領域P3に内包されるように形成される。また、n型半導体領域N4は、p型半導体領域P3よりも浅く形成され、例えば、半導体基板1Wの裏面から、2~40μm程度の深さにわたって形成される。このため、p型半導体領域P3内にn型半導体領域N4が形成され、平面的に見ても、厚み方向に見ても、n型半導体領域N4は、p型半導体領域P3に内包されるように形成される。また、n型半導体領域N2,N4形成用の熱拡散処理を同じ熱処理により行っていることから、半導体基板1の表面からn型半導体領域N2の各底面底部までの深さと、半導体基板1の裏面からn型半導体領域N4の底面底部までの深さとは、互いにほぼ同じとなる。次に、図9に示されるように、半導体基板1Wの表面側の主面全体に絶縁膜層間絶縁膜ILを形成する。絶縁膜ILは、例えばPSGPhosphoSilicateGlass膜などとすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ILにコンタクトホールCT1,CT2を形成する。絶縁膜ILのコンタクトホールCT1,CT2の底部では、半導体基板1Wの主面表面の一部が露出する。具体的には、コンタクトホールCT1の底部では、n型半導体領域N2の少なくとも一部とp型半導体領域P2の一部とが露出され、コンタクトホールCT2の底部では、p型半導体領域P2の他の一部が露出される。次に、半導体基板1Wの表面側の主面全体に導電体膜を形成してから、この導電体膜を例えばフォトリソグラフィ法およびエッチング法などを用いてパターニングすることで、電極T1,G1を形成する。電極T1,G1形成用の上記導電体膜は、例えばアルミニウムを主体とする導電体膜とすることができ、PVD法などにより形成することができる。電極T1は、コンタクトホールCT1の底部でn型半導体領域N2およびp型半導体領域P2に接してそれらに電気的に接続され、電極G1は、コンタクトホールCT2の底部でp型半導体領域P2に接して電気的に接続される。次に、半導体基板1Wの裏面側の主面全体に、裏面電極T2を形成する。裏面電極T2は、例えばPVD法などにより形成することができる。裏面電極T2は、n型半導体領域N4およびp型半導体領域P1,P3に接している。その後、半導体基板1Wを切断して各チップ領域CPRに分離することにより、上記図1~図3の半導体装置半導体チップCP1が製造される。個片化された個々のチップ領域CPRが、本実施の形態の半導体装置半導体チップCP1となる。このため、上記半導体基板1の切断前が上記半導体基板1Wであり、上記半導体基板1Wの個片化されたものが上記半導体基板1に対応する。なお、上記図4の半導体装置CP1を製造する場合は、電極T1,G1の形成後で裏面電極T2の形成前に、絶縁膜PVを形成すればよい。具体的には、以下のような工程を行う。まず、半導体基板1Wの表面側の主面全体に、すなわち、電極T1,G1を覆うように絶縁膜IL上に絶縁膜PVを形成する。これにより、電極T1,G1が、表面保護膜としての絶縁膜PVにより被覆される覆われる。絶縁膜PVは、例えばポリイミド樹脂などの樹脂材料膜樹脂膜とすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜PVに開口部OP1,OP2を形成する。これにより、開口部OP1から電極T1の一部が露出され、開口部OP2から電極G1の一部が露出される。その後、上述のように裏面電極T2を形成すればよい。<トライアックの説明>本実施の形態の半導体装置CP1は、トライアックが形成された半導体装置、すなわち、双方向サイリスタが形成された半導体装置である。具体的には、電極T1と裏面電極T2との間に、サイリスタTY1とサイリスタTY2とが形成されている。なお、上記図1では、サイリスタTY1,TY2に流れ得る電流を矢印で模式的に示してある。半導体装置CP1は、電極T1と裏面電極T2との間にサイリスタTY1とサイリスタTY2とが並列に接続された回路構成を有しているが、サイリスタTY1とサイリスタTY2とは、電極T1と裏面電極T2との間に流れる電流の向きが反対である。サイリスタTY1は、裏面電極T2と電極T1との間に、p型半導体領域P3、n型基板領域N1、p型半導体領域P2およびn型半導体領域N2によって形成されている。すなわち、サイリスタTY1は、裏面電極T2と電極T1との間に、裏面電極T2側から順に、p型半導体領域ここではp型半導体領域P3、n型半導体領域ここではn型基板領域N1、p型半導体領域ここではp型半導体領域P2およびn型半導体領域ここではn型半導体領域N2が直列に接続されることで形成されている。サイリスタTY2は、電極T1と裏面電極T2との間に、p型半導体領域P2、n型基板領域N1、p型半導体領域P3およびn型半導体領域N4によって形成されている。すなわち、サイリスタTY2は、電極T1と裏面電極T2との間に、電極T1側から順に、p型半導体領域ここではp型半導体領域P2、n型半導体領域ここではn型基板領域N1、p型半導体領域ここではp型半導体領域P3およびn型半導体領域ここではn型半導体領域N4が直列に接続されることで形成されている。サイリスタTY1においては、裏面電極T2側がアノード側となり、電極T1側がカソード側となっており、一方、サイリスタTY2においては、電極T1側がアノード側となり、裏面電極T2側がカソード側となっている。電極G1は、ゲート端子サイリスタTY1,TY2のゲート端子として機能することができる。サイリスタTY1は、裏面電極T2から電極T1に、p型半導体領域P3、n型基板領域N1、p型半導体領域P2およびn型半導体領域N2を経由して電流が流れるサイリスタとみなすこともできる。サイリスタTY2は、電極T1から裏面電極T2に、p型半導体領域P2、n型基板領域N1、p型半導体領域P3およびn型半導体領域N4を経由して電流が流れるサイリスタとみなすこともできる。<比較例について>図10は、比較例の半導体装置CP101の断面図側面断面図であり、本実施の形態の上記図1に対応するものである。図11および図12は、比較例の半導体装置CP101の平面図平面レイアウト図であり、本実施の形態の上記図2および図3にそれぞれ対応するものである。図11および図12のB1-B2線の断面図が図10にほぼ対応している。なお、図11は、半導体装置CP101を上面表面側から見たときの、半導体装置CP101を構成する半導体基板101の主面表面におけるp型半導体領域P101,P102、n型基板領域N101およびn型半導体領域N102,N103の平面レイアウトが示されている。図12は、半導体装置CP101を上面表面側から見たときの、半導体装置CP101を構成する半導体基板101の裏面におけるp型半導体領域P101,P103およびn型半導体領域N104の平面レイアウトが示されている。図11および図12は平面図であるが、理解を簡単にするために、図11において、p型半導体領域P102およびn型半導体領域N102,N103にハッチングを付し、図12において、p型半導体領域P103およびn型半導体領域N104にハッチングを付してある。また、図11においては、理解を簡単にするために、電極T101用のコンタクトホールCT101と、電極G101用のコンタクトホールCT102とを点線で示してある。図10~図12に示される比較例の半導体装置CP101も、トライアックが形成された半導体装置である。比較例の半導体装置CP101を構成する半導体基板101本実施の形態の半導体基板1に相当するものには、p型半導体領域P101、p型半導体領域P102、p型半導体領域P103、n型半導体領域N102、n型半導体領域N103およびn型半導体領域N104が形成されている。半導体基板101は、n型の単結晶シリコンなどからなる半導体基板であり、半導体基板1において、p型半導体領域P101,P102,P103およびn型半導体領域N102,N103,N104となっていない領域は、これらの半導体領域を形成する前の段階の半導体基板101の不純物状態をほぼ維持しているn型基板領域n型半導体領域N101となっている。p型半導体領域P101本実施の形態におけるp型半導体領域P1に相当するものは、半導体基板101の外周領域に形成されている。p型半導体領域P102本実施の形態におけるp型半導体領域P2に相当するものは半導体基板101の表面側に形成されている。p型半導体領域P103本実施の形態におけるp型半導体領域P3に相当するものは、半導体基板101の裏面側に形成されている。n型半導体領域N104本実施の形態におけるn型半導体領域N4に相当するものは、半導体基板101の裏面側に、p型半導体領域P103に内包されるように形成されている。n型基板領域N101本実施の形態におけるn型基板領域N1に相当するものは、p型半導体領域P102とp型半導体領域P103との間に介在している。n型半導体領域N102は、半導体基板101の表面側に、p型半導体領域P102に内包されるように形成されているが、本実施の形態におけるn型半導体領域N2とは平面レイアウトが相違している。また、比較例の半導体装置CP101においては、n型半導体領域N103が、半導体基板101の表面側に、p型半導体領域P102に内包されるようにかつn型半導体領域N102とは離間するように形成されているが、本実施の形態の半導体装置CP1では、n型半導体領域N103に相当するものは形成されていない。比較例の半導体装置CP101を構成する半導体基板101の表面上には、絶縁膜ILが形成されている。電極T101本実施の形態における電極T1に相当するものは、半導体基板101の表面上に、絶縁膜ILに設けられたコンタクトホールCT101の底部で露出するn型半導体領域N102およびp型半導体領域P102に接して電気的に接続されるように形成されている。裏面電極T102本実施の形態における裏面電極T2に相当するものは、半導体基板101の裏面上に、n型半導体領域N104およびp型半導体領域P101,P103に接して電気的に接続されるように形成されている。電極G101は、半導体基板101の表面上に、絶縁膜ILに設けられたコンタクトホールCT101の底部で露出するn型半導体領域N103およびp型半導体領域P102に接して電気的に接続されるように形成されている。本実施の形態の半導体装置CP1においては、電極G1は、半導体基板1を構成する各半導体領域N1,N2,N4,P1,P2,P3のうち、p型半導体領域P2にのみ接していた。それに対して、比較例の半導体装置CP101においては、電極G101は、半導体基板101を構成する各半導体領域N101,N102,N103,N104,P101,P102,P103のうち、n型半導体領域N103とp型半導体領域P102との両方に接している。このような比較例の半導体装置CP101では、サイリスタTY101,TY102が形成されている。ここで、サイリスタTY101は、裏面電極T102から電極T101にp型半導体領域P103、n型基板領域N101、p型半導体領域P102およびn型半導体領域N102を経て電流が流れ、サイリスタTY102は、電極T101から裏面電極T102にp型半導体領域P102、n型基板領域N101、p型半導体領域P103およびn型半導体領域N104を経て電流が流れる。電極G101はゲート端子として機能することができる。<トライアックの動作モードについて>トライアックの動作には、4つの動作モードモードM1,M2,M3,M4が考えられる。図13および図14は、これら4つの動作モードの説明図であり、上記図10の比較例の半導体装置CP101についての4つの動作モードモードM1,M2,M3,M4を説明するものである。まず、モード動作モード、トリガモードM1について説明する。モードM1では、図13からも分かるように、電極T101よりも裏面電極T102を高電位高電圧とした状態例えば裏面電極T102に正電位を、電極T101に負電位をそれぞれ印加した状態で、ゲート端子である電極G101に、電極T101よりも高電位の電圧例えば正電位を印加する。これにより、サイリスタTY101をオン状態導通状態、ターンオン状態にすることができる。このモードM1を具体的に説明すると、図13のモードM1の欄に示されるように、まず、電極G101からp型半導体領域P102を通って電極T101にゲート電流i1の電流が流れると、n型半導体領域N102とp型半導体領域P102との間のPN接合が順バイアスされ、n型半導体領域N102からp型半導体領域P102を通り電子i2の電子がn型基板領域N101に注入される。その結果、n型基板領域N101の電位がp型半導体領域P103の電位より低くなり、n型基板領域N101とp型半導体領域P103との間のPN接合が順バイアス状態となる。そして、正孔i3の正孔がp型半導体領域P103からn型基板領域N101に入り込み、サイリスタTY101が導通状態ターンオンとなる。つまり、図14のモードM1の欄において、電極T101よりも裏面電極T102を高電位とした状態で電極G101に電極T101よりも高電位の電圧を印加することにより、トランジスタTR1、トランジスタTR2の順にオンしてサイリスタTY101がオン状態導通状態となるのである。サイリスタTY101がターンオンすることにより、裏面電極T102ここではアノードと電極T101ここではカソードとの間が導通ターンオンし、裏面電極T102ここではアノードから電極T101ここではカソードに、p型半導体領域P103、n型基板領域N101、p型半導体領域P102およびn型半導体領域N102を経由して電流が流れる。すなわち、上記図10において、符号TY101を付した矢印の向きに電流が流れる。なお、図13および後述の図15において、符号LDは負荷に対応し、また、正孔の流れを、矢印を付した実線矢印の向きが正孔が流れる向きに対応で模式的に示し、電子の流れを、矢印を付した点線矢印の向きが電子が流れる向きに対応で模式的に示してある。次に、モード動作モード、トリガモードM2について説明する。モードM2では、図13からも分かるように、電極T101よりも裏面電極T102を高電位高電圧とした状態例えば裏面電極T102に正電位を、電極T101に負電位をそれぞれ印加した状態で、ゲート端子である電極G101に、電極T101よりも低電位の電圧例えば負電位を印加する。これにより、サイリスタTY101をオン状態導通状態、ターンオン状態にすることができる。このモードM2を具体的に説明すると、図13のモードM2の欄に示されるように、まず、電極T101に対して電極G101が逆バイアスになるので、ゲート電流電極T101から電極G101へ流れるi1の電流はp型半導体領域P102のうち、n型半導体領域N103下方の狭い領域を流れる。それにより、その横方向抵抗による電圧降下で電位が生じ、n型半導体領域N103とp型半導体領域P102との間のPN接合の電極T101側が順バイアスされ、n型半導体領域N103から電子i2の電子が注入されてn型基板領域N101に移動する。この電子により、n型基板領域N101とp型半導体領域P103との間のPN接合の電位差は順バイアスとなって、p型半導体領域P103からn型基板領域N101に正孔i3の正孔が注入される。この正孔電流i3の正孔は、PN接合p型半導体領域P103とn型基板領域N101との間のPN接合に対応とPN接合p型半導体領域P103とn型半導体領域N104との間のPN接合に対応とに挟まれたp型半導体領域P103の横方向抵抗を通って流れるため、電圧降下を生じ、サイリスタTY101をオン状態導通状態に移行させる。つまり、図14のモードM2の欄において、電極T101よりも裏面電極T102を高電位とした状態で電極G101に電極T101よりも低電位の電圧を印加することにより、トランジスタTR5、トランジスタTR2、トランジスタTR1の順にオンしてサイリスタTY101がオン状態導通状態となるのである。サイリスタTY101がターンオンすることにより、裏面電極T102ここではアノードと電極T101ここではカソードとの間が導通ターンオンし、裏面電極T102ここではアノードから電極T101ここではカソードに、p型半導体領域P103、n型基板領域N101、p型半導体領域P102およびn型半導体領域N102を経由して電流が流れる。すなわち、上記図10において、符号TY101を付した矢印の向きに電流が流れる。次に、モード動作モード、トリガモードM3について説明する。モードM3では、図13からも分かるように、電極T101よりも裏面電極T102を低電位低電圧とした状態例えば裏面電極T102に負電位を、電極T101に正電位をそれぞれ印加した状態で、ゲート端子である電極G101に、電極T101よりも低電位の電圧例えば負電位を印加する。これにより、サイリスタTY102をオン状態導通状態、ターンオン状態にすることができる。このモードM3を具体的に説明すると、図13のモードM3の欄に示されるように、まず、ゲート電流i1の電流が電極T101からp型半導体領域P102を通って電極G101へ流れることにより、p型半導体領域P102とn型半導体領域N103との間のPN接合が順バイアスされ、n型半導体領域N103から電子i2の電子が移動する。その結果、p型半導体領域P102とn型基板領域N101との間のPN接合の順バイアス状態が進み、p型半導体領域P102からn型基板領域N101へ正孔が注入される。この正孔i3の正孔の移動により、p型半導体領域P103とn型半導体領域N104との間のPN接合が順バイアス状態となり、n型半導体領域N104からp型半導体領域P103を通ってn型基板領域N101に電子i4の電子が流れ、サイリスタTY102がオン状態導通状態となる。つまり、図14のモードM3の欄において、電極T101よりも裏面電極T102を低電位とした状態で電極G101に電極T101よりも低電位の電圧を印加することにより、トランジスタTR5、トランジスタTR4、トランジスタTR3の順にオンしてサイリスタTY102がオン状態導通状態となるのである。サイリスタTY102がターンオンすることにより、電極T101ここではアノードと裏面電極T102ここではカソードとの間が導通ターンオンし、電極T101ここではアノードから裏面電極T102ここではカソードに、p型半導体領域P102、n型基板領域N101、p型半導体領域P103、およびn型半導体領域N104を経由して電流が流れる。すなわち、上記図10において、符号TY102を付した矢印の向きに電流が流れる。次に、モード動作モード、トリガモードM4について説明する。モードM4では、図13からも分かるように、電極T101よりも裏面電極T102を低電位低電圧とした状態例えば裏面電極T102に負電位を、電極T101に正電位をそれぞれ印加した状態で、ゲート端子である電極G101に、電極T101よりも高電位の電圧例えば正電位を印加する.これにより、サイリスタTY102をオン状態導通状態、ターンオン状態にすることができる。このモードM4を具体的に説明すると、図13のモードM4の欄に示されるように、まず、ゲート電流i1の電流が電極G101から、p型半導体領域P102におけるPN接合p型半導体領域P102とn型基板領域N101との間のPN接合に対応とPN接合p型半導体領域P102とn型半導体領域N102との間のPN接合に対応とに挟まれた狭い領域の横方向抵抗を通って電極T101へ流れる。この抵抗前記横方向抵抗の電圧降下により、p型半導体領域P102とn型半導体領域N102との間のPN接合の一部が順バイアスされ、n型半導体領域N102からの電子i2の電子の注入が起こる。これにより、p型半導体領域P102とn型基板領域N101との間のPN接合はいっそう順バイアス状態を深めるので、p型半導体領域P102からn型基板領域N101に正孔i3の正孔の移動が生じ、サイリスタTY102がオン状態導通状態へと移行する。つまり、図14のモードM4の欄において、電極T101よりも裏面電極T102を低電位とした状態で電極G101に電極T101よりも高電位の電圧を印加することにより、トランジスタTR1、トランジスタTR6、トランジスタTR3 ́、トランジスタTR4、トランジスタTR3の順にオンしてサイリスタTY102がオン状態導通状態となるのである。サイリスタTY102がターンオンすることにより、電極T101ここではアノードと裏面電極T102ここではカソードとの間が導通ターンオンし、電極T101ここではアノードから裏面電極T102ここではカソードに、p型半導体領域P102、n型基板領域N101、p型半導体領域P103、およびn型半導体領域N104を経由して電流が流れる。すなわち、上記図10において、符号TY102を付した矢印の向きに電流が流れる。<本実施の形態の半導体装置CP1の動作モードについて>上記図10~図12の比較例の半導体装置CP101では、上記4つのモードM1,M2,M3,M4のいずれでも動作可能なように、半導体基板101を構成する各半導体領域N101,N102,N103,N104,P101,P102,P103を設計している。すなわち、上記モードM1ゲート端子である電極G101に電極T101よりも高電位の電圧を印加する場合と、上記モードM2ゲート端子である電極G101に電極T101よりも低電位の電圧を印加する場合との両方で、サイリスタTY101がターンオンするようにしている。また、上記モードM3ゲート端子である電極G101に電極T101よりも低電位の電圧を印加する場合と、上記モードM4ゲート端子である電極G101に電極T101よりも高電位の電圧を印加する場合との両方で、サイリスタTY102がターンオンするようにしている。このため、サイリスタの動作モードが多い分、各動作モードに最適な設計はできず、いずれの動作モードM1,M2,M3,M4にも均等に配慮したバランスのよい設計を行う必要がある。しかしながら、比較例の半導体装置CP101では、いずれの動作モードM1,M2,M3,M4にも均等に配慮したバランスのよい設計を行う必要がある分、各動作モードに対する最適な設計を行うことは難しい。このため、各動作モードでの特性向上を図るには限界があり、トライアックを有する半導体装置の性能向上には、限界がある。それに対して、本実施の形態の半導体装置CP1においては、トライアックの動作モードとして考えられる上記4つのモードM1,M2,M3,M4のうち、本実施の形態の半導体装置CP1で使用可能な動作モードは、上記モードM1と上記モードM4であり、上記モードM2と上記モードM3とは、本実施の形態の半導体装置CP1では使用しない。一方、後述の実施の形態4,5,6では、使用可能な動作モードは、上記モードM2と上記モードM3であり、上記モードM1と上記モードM4とは、後述の実施の形態4,5,6の半導体装置CP2,CP2a,CP2bでは使用しない実施の形態4,5,6については後で詳述するので、ここではこれ以上の説明は省略する。以下、図15および図16を参照して説明する。ここで、図15および図16は、本実施の形態および後述の実施の形態2~6の半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2bの動作モードの説明図である。すなわち、本実施の形態の半導体装置CP1においては、図15からも分かるように、サイリスタTY1をターンオンするには、モードM1として、電極T1よりも裏面電極T2を高電位高電圧とした状態例えば裏面電極T2に正電位を、電極T1に負電位をそれぞれ印加した状態で、ゲート端子である電極G1に、電極T1よりも高電位の電圧例えば正電位を印加する。これにより、サイリスタTY1をオン状態導通状態、ターンオン状態にすることができる。このモードM1の動作原理は、上記図13を参照して説明したモードM1の動作原理と基本的には同じである。つまり、図16のモードM1において、電極T1よりも裏面電極T2を高電位とした状態で電極G1に電極T1よりも高電位の電圧を印加することにより、トランジスタTR1、トランジスタTR2の順にオンしてサイリスタTY1がオン状態導通状態となるのである。ここで、トランジスタTR1は、n型半導体領域N2とp型半導体領域P2とn型基板領域N1とで形成され、トランジスタTR2は、p型半導体領域P2とn型基板領域N1とp型半導体領域P3とで形成される。サイリスタTY1がターンオンすることにより、裏面電極T2ここではアノードと電極T1ここではカソードとの間が導通ターンオンし、裏面電極T2ここではアノードから電極T1ここではカソードに、p型半導体領域P3、n型基板領域N1、p型半導体領域P2およびn型半導体領域N2を経由して電流が流れる。すなわち、上記図1において、符号TY1を付した矢印の向きに電流が流れる。モードM1によってサイリスタTY1が一旦オン状態になると、電極G1ゲート端子への電圧の印加を停止しても、サイリスタTY1のオン状態は維持され、裏面電極T2から電極T1への電流通過上記図1において符号TY1を付した電流の通過は継続される。サイリスタTY1の導通を停止ターンオフするためには、裏面電極T2と電極T1との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタTY1が一旦オン状態となると、裏面電極T2と電極T1との間を通過する電流が所定の電流値よりも大きい間は、サイリスタTY1のオン状態が継続されるが、裏面電極T2と電極T1との間を通過する電流が所定の電流値以下になると、サイリスタTY1の導通は停止ターンオフする。また、本実施の形態の半導体装置CP1においては、図15からも分かるように、サイリスタTY2をターンオンするには、モードM4として、電極T1よりも裏面電極T2を低電位低電圧とした状態例えば裏面電極T2に負電位を、電極T1に正電位をそれぞれ印加した状態で、ゲート端子である電極G1に、電極T1よりも高電位の電圧例えば正電位を印加する。これにより、サイリスタTY2をオン状態導通状態、ターンオン状態にすることができる。このモードM4の動作原理は、上記図13を参照して説明したモードM4の動作原理と基本的には同じである。つまり、図16のモードM4において、電極T1よりも裏面電極T2を低電位とした状態で電極G1に電極T1よりも高電位の電圧を印加することにより、トランジスタTR1、トランジスタTR6、トランジスタTR3 ́、トランジスタTR4、トランジスタTR3の順にオンしてサイリスタTY2がオン状態導通状態となるのである。ここで、トランジスタTR1は、n型半導体領域N2とp型半導体領域P2とn型基板領域N1とで形成され、トランジスタTR6は、p型半導体領域P2とn型基板領域N1とp型半導体領域P3とで形成され、トランジスタTR3 ́は、n型基板領域N1とp型半導体領域P3とn型半導体領域N4とで形成される。また、トランジスタTR4は、p型半導体領域P2とn型基板領域N1とp型半導体領域P3とで形成され、トランジスタTR3は、n型基板領域N1とp型半導体領域P3とn型半導体領域N4とで形成される。サイリスタTY2がターンオンすることにより、電極T1ここではアノードと裏面電極T2ここではカソードとの間が導通ターンオンし、電極T1ここではアノードから裏面電極T2ここではカソードに、p型半導体領域P2、n型基板領域N1、p型半導体領域P3、およびn型半導体領域N4を経由して電流が流れる。すなわち、上記図1において、符号TY2を付した矢印の向きに電流が流れる。モードM4によってサイリスタTY2が一旦オン状態になると、電極G1ゲート端子への電圧の印加を停止しても、サイリスタTY2のオン状態は維持され、電極T1から裏面電極T2への電流通過上記図1において符号TY2を付した電流の通過は継続される。サイリスタTY2の導通を停止ターンオフするためには、電極T1と裏面電極T2との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタTY2が一旦オン状態となると、電極T1と裏面電極T2との間を通過する電流が所定の電流値よりも大きい間は、サイリスタTY2のオン状態が継続されるが、電極T1と裏面電極T2との間を通過する電流が所定の電流値以下になると、サイリスタTY2の導通は停止ターンオフする。また、本実施の形態の半導体装置CP1においては、上記モードM2のように電極T1よりも裏面電極T2を高電位とした状態でゲート端子である電極G1に電極T1よりも低電位の電圧を印加した場合と、上記モードM3のように電極T1よりも裏面電極T2を低電位とした状態でゲート端子である電極G1に電極T1よりも低電位の電圧を印加する場合とは、サイリスタTY1,TY2のいずれもターンオンしない。つまり、本実施の形態の半導体装置CP1においては、サイリスタTY1をターンオンする場合とサイリスタTY2をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子ここでは電極G1に印加する電圧は、電極T1よりも高電位高電圧であり、ゲート端子ここでは電極G1に電極T1以下の電位を印加しても、サイリスタTY1,TY2はターンオンしないのである。なお、ターンオンとは、非道通オフ状態のサイリスタが導通状態オン状態となることに対応している。このように、本実施の形態の半導体装置CP1は、モードM1,M4での動作を前提として設計され、上記モードM2,M3での動作を考慮する必要なく設計することができる。上記比較例の半導体装置CP101では、モードM1,M4においては、ゲート端子電極G101に接するp型半導体領域P102をトリガサイリスタTY101,サイリスタTY102をターンオンするためのトリガに用い、上記モードM2,M3においては、ゲート端子電極G101に接するn型半導体領域N103をトリガサイリスタTY101,サイリスタTY102をターンオンするためのトリガに用いている。しかしながら、本実施の形態では、モードM2,M3を用いないため、モードM2,M3でトリガとして用いられる上記n型半導体領域N103ゲート端子である電極G101に接するn型半導体領域N103は不要である。すなわち、上記比較例の半導体装置CP101では、モードM2,M3での動作をも可能とするために、ゲート端子電極G101に接するn型半導体領域N103を設けているが、本実施の形態では、モードM2,M3を用いないため、上記n型半導体領域N103に相当するものすなわちゲート端子である電極G1に接するn型半導体領域は不要である。このため、本実施の形態の半導体装置CP1においては、上記n型半導体領域N103に相当するものは形成されておらず、ゲート端子である電極G1に接する半導体領域半導体基板1に形成された半導体領域は、p型半導体領域P2のみであり、他の半導体領域N1,N2,N4,P1,P3には電極G1は接していない。<p型半導体領域P2およびn型半導体領域N2のレイアウトについて>このように、本実施の形態の半導体装置CP1では、ゲート端子である電極G1に接するn型半導体領域n型半導体領域N103に相当するものは半導体基板1に形成されておらず、電極G1は、p型半導体領域ここではp型半導体領域P2のみに接し、半導体基板1に形成されたいずれのn型半導体領域N1,N2,N4にも接していない。また、電極T1は、p型半導体領域P2とn型半導体領域N2とに接している。このp型半導体領域P2とn型半導体領域N2のレイアウトを工夫することで、トライアックの特性向上を図っている。すなわち、平面視において、電極G1が接する部分のp型半導体領域P2以下p型半導体領域P2Gと称すと電極T1が接する部分のp型半導体領域P2以下p型半導体領域P2Tと称すとの間に、n型半導体領域N2が延在していることを、レイアウト上の主要な特徴の一つとしている。ここで、電極G1が接する部分のp型半導体領域P2とは、p型半導体領域P2のうち、コンタクトホールCT2電極G1用のコンタクトホールCT2から露出する部分に対応しており、図2においては、コンタクトホールCT2を示す点線で囲まれた範囲内のp型半導体領域P2に対応している。半導体基板1の表面において、電極G1が接する部分のp型半導体領域P2を、符号P2Gを付してp型半導体領域P2Gと称することとする。平面視において、p型半導体領域P2GはコンタクトホールCT2と一致している。また、電極T1が接する部分のp型半導体領域P2とは、p型半導体領域P2のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、図2においては、コンタクトホールCT2を示す点線で囲まれた範囲内のp型半導体領域P2に対応している。半導体基板1の表面において、電極T1が接する部分のp型半導体領域P2を、符号P2Tを付してp型半導体領域P2Tと称することとする。p型半導体領域P2Gおよびp型半導体領域P2Tは、次に述べる図17において、それぞれハッチングを付して示されている。平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させる理由を、図17および図18を参照して説明する。図17および図18は、モードM1,M4におけるゲート電流の説明図である。図17は、上記図2と同じレイアウト平面図であるが、図18は、本実施の形態とはp型半導体領域P2のレイアウトが相違している。従って、図17は、本実施の形態に対応する図であるが、図18は、他の比較例第2の比較例に対応する図である。また、図17および図18は、平面図であるが、理解を簡単にするために、p型半導体領域P2Gとp型半導体領域P2Tとにハッチングを付してある。なお、ゲート電流とは、サイリスタTY1またはサイリスタTY2をターンオンするためにゲート端子ここでは電極G1にオン信号電圧を印加した時に、ゲート端子ここでは電極G1と電極T1との間に流れる電流を指し、上記図13および上記図15において符号i1を付した電流に対応している。モードM1,M4でゲート端子ここでは電極G1に対して電極T1よりも高電位のオン信号電圧を印加すると、図17において矢印で模式的に示されるようなゲート電流IGが、電極G1からp型半導体領域P2を通って電極T1へ流れる上記図15のモードM1,M4の欄において符号i1を付した電流に対応している。平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2が延在している場合、このゲート電流IGは、図17からも分かるように、p型半導体領域P2Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2の下を通ることになる。このp型半導体領域P2Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2の下を通るゲート電流IGがトリガとなって、p型半導体領域P2Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2から電子上記図13および図15のモードM1,M4の欄において符号i2を付した電子の流れに対応がp型半導体領域P2を通りn型基板領域N1に注入される現象が起こる。これが、モードM1ではサイリスタTY1のターンオンにつながり、モードM4ではサイリスタTY2のターンオンにつながる。電極G1から電極T1へ流れるゲート電流IGのうち、n型半導体領域N2の下を流れる成分が、n型半導体領域N2からの電子の放出上記図13および図15のモードM1,M4の欄において符号i2を付した電子の流れを引き起こし、これが、サイリスタTY1,TY2モードM1の場合はサイリスタTY1、モードM4の場合はサイリスタTY2をターンオンするためのトリガとして作用する。このため、トライアックの特性向上のためには、電極G1から電極T1へ流れるゲート電流IGが、できるだけn型半導体領域N2の下を流れるようにすることが有効である。しかしながら、図18のように、平面視においてp型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2が延在していない場合には、ゲート電流IGは、n型半導体領域N2の下を通らずに、n型半導体領域N2と平面的に重ならない領域のp型半導体領域P2を通って、ゲート端子電極G1から電極T1に流れる。このため、図18の場合には、ゲート電流IGが流れても、n型半導体領域N2から電子上記図13および図15のモードM1,M4の欄において符号i2を付した電子の流れに対応がp型半導体領域P2を通ってn型基板領域N1に注入される現象が起きず、サイリスタTY1,TY2のターンオンにはつながらない。このため、モードM1,M4でのサイリスタTY1,TY2のターンオンを可能とするためには、図18のようなレイアウトは採用せずに、図17のように、平面視においてp型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させる必要がある。すなわち、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通るように、n型半導体領域N2を配置させるのである。換言すれば、平面視において、n型半導体領域N2を通らずにp型半導体領域P2Gとp型半導体領域P2Tとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間を直線的に結んだ経路を仮定したときに、n型半導体領域N2を通らない経路が生じないようにする。これは、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でも、モードM1,M4でサイリスタTY1,TY2を効率的にターンオンさせることができるようになる。従って、トライアックを有する半導体装置の性能特性を向上させることができる。また、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gと電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tとの間に、電極T1が接する部分のn型半導体領域N2が延在していることが、より好ましい。このようにすれば、p型半導体領域P2Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2の上部に電極T1が配置されているため、p型半導体領域P2Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2の下をゲート電流IGが流れたときに、そのn型半導体領域N2から効率的に電子を放出させることができる。これにより、モードM1,M4で、より効率的にサイリスタTY1,TY2をターンオンさせることができるようになる。なお、電極T1が接する部分のn型半導体領域N2とは、n型半導体領域N2のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図2や図17においては、コンタクトホールCT2を示す点線で囲まれた範囲内のn型半導体領域N2に対応している。このように、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させるが、これを実現するレイアウトとして、上記図1~図3のレイアウトは、具体的には次のようになっている。すなわち、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gは、その二辺図17に示される平面形状が略矩形状のp型半導体領域P2Gの辺SD1,SD2が、電極T1が接する部分の半導体基板1の表面主面と対向している。そして、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gの前記二辺辺SD1,SD2を囲むように、n型半導体領域N2が延在している。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図2や図17においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。また、平面視において、電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tと電極T1が接する部分のn型半導体領域N2すなわちコンタクトホールCT1から露出する部分のn型半導体領域N2とを合わせた領域が、電極T1が接する部分の半導体基板1の表面主面である。また、p型半導体領域P2Gの辺SD1,SD2を囲むようにn型半導体領域N2が延在していることは、p型半導体領域P2Gの辺SD1,SD2と対向する位置にn型半導体領域N2が延在存在していることに対応している。また、略矩形とは、矩形の角に丸みを持たせたものや、交差する辺が成す角度が90°から若干ずれたものなども含むものとする。このように、平面視において、p型半導体領域P2Gの二辺辺SD1,SD2を囲むようにn型半導体領域N2を延在させることにより、電極G1からp型半導体領域P2を通って電極T1に流れるゲート電流IGの大部分がn型半導体領域N2の下を通るようになる。このため、n型半導体領域N2の下を通るゲート電流IGがトリガとなって、n型半導体領域N2から電子がp型半導体領域P2を通ってn型基板領域N1に注入される現象が起こりやすくなり、モードM1,M4でサイリスタTY1,TY2を効率的にターンオンさせることができる。平面形状が略矩形状のp型半導体領域P2において、角部近傍にコンタクトホールCT2p型半導体領域P2Gを配置し、それ以外の大部分にコンタクトホールCT1p型半導体領域P2Tおよびn型半導体領域N2を配置すれば、平面視において、p型半導体領域P2Gの二辺辺SD1,SD2が、電極T1が接する部分の半導体基板1の表面主面と対向した構造が得られる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、p型半導体領域P2Gの二辺辺SD1,SD2が、電極T1が接する部分の半導体基板1の表面主面と対向する場合には、電極G1の二辺辺SD1,SD2に相当する二辺が、電極T1に対向した状態となる。また、大電流が流れるのは、電極T1,T2間である。このため、電極G1コンタクトホールCT2の平面寸法面積は、電極T1コンタクトホールCT1の平面寸法面積よりも小さくなっており、また、p型半導体領域P2Gの平面寸法面積は、電極T1が接する部分の半導体基板1の表面主面の平面寸法面積よりも小さくなっている。また、p型半導体領域P2Tの平面寸法面積は、p型半導体領域P2Gの平面寸法面積よりも大きい方が好ましい。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、p型半導体領域P2Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。実施の形態2図19は、本実施の形態の半導体装置CP1aの断面図側面断面図であり、上記実施の形態1の上記図1に対応するものである。図20~図22は、本実施の形態の半導体装置CP1aの平面図平面レイアウト図であり、上記本実施の形態1の上記図2、図3および図17にそれぞれ対応するものである。図20および図21のA3-A4線の断面図が図19にほぼ対応している。なお、図20は、半導体装置CP1aを上面表面側から見たときの、半導体装置CP1aを構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2にハッチングを付してある。図21は、半導体装置CP1aを上面表面側から見たときの、半導体装置CP1aを構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図22は、図20と同じレイアウト平面図であるが、理解を簡単にするために、p型半導体領域P2Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図20および図22においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。本実施の形態の半導体装置CP1aが上記実施の形態1の半導体装置CP1と相違している点を以下に説明する。上記実施の形態1の半導体装置CP1と本実施の形態の半導体装置CP1aとで、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させている点すなわち、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通る点は共通である。つまり、上記実施の形態1の半導体装置CP1と本実施の形態の半導体装置CP1aでは、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態1と本実施の形態とで相違している。すなわち、本実施の形態では、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gは、その三辺図22に示される平面形状が略矩形状のp型半導体領域P2Gの辺SD1,SD2,SD3が、電極T1が接する部分の半導体基板1の表面主面と対向している。そして、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gの前記三辺辺SD1,SD2,SD3を囲むように、n型半導体領域N2が延在している。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図20や図22においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。また、p型半導体領域P2Gの辺SD1,SD2,SD3を囲むようにn型半導体領域N2が延在していることは、p型半導体領域P2Gの辺SD1,SD2,SD3と対向する位置にn型半導体領域N2が延在存在していることに対応している。このように、平面視において、p型半導体領域P2Gの三辺辺SD1,SD2,SD3を囲むようにn型半導体領域N2を延在させることにより、電極G1からp型半導体領域P2を通って電極T1に流れるゲート電流IGのほとんどがn型半導体領域N2の下を通るようになる。このため、n型半導体領域N2の下を通るゲート電流IGがトリガとなって、n型半導体領域N2から電子がp型半導体領域P2を通ってn型基板領域N1に注入される現象が起こりやすくなり、モードM1,M4でサイリスタTY1,TY2を効率的にターンオンさせることができる。平面形状が略矩形状のp型半導体領域P2において、一つの側辺の中央付近にコンタクトホールCT2p型半導体領域P2Gを配置し、それ以外の大部分にコンタクトホールCT1p型半導体領域P2Tおよびn型半導体領域N2を配置すれば、平面視において、p型半導体領域P2Gの三辺辺SD1,SD2,SD3が、電極T1が接する部分の半導体基板1の表面主面と対向した構造が得られる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、p型半導体領域P2Gの三辺辺SD1,SD2,SD3が、電極T1が接する部分の半導体基板1の表面主面と対向する場合には、電極G1の三辺辺SD1,SD2,SD3に相当する三辺が、電極T1に対向した状態となる。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、p型半導体領域P2Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。これ以外については、本実施の形態の半導体装置CP1aは、上記実施の形態1の半導体装置CP1と基本的には同じであるので、ここではこれ以上の説明は省略する。本実施の形態の半導体装置CP1aは、上記実施の形態1で得られる効果に加えて、以下の効果を得ることができる。すなわち、平面視において、p型半導体領域P2Gの二辺辺SD1,SD2をn型半導体領域N2が囲んだ上記実施の形態1よりも、p型半導体領域P2Gの三辺辺SD1,SD2,SD3をn型半導体領域N2が囲んだ本実施の形態の方が、n型半導体領域N2の下方を通らずに電極G1から電極T1までゲート電流が流れ得る経路を少なくすることができる。このため、電極G1から電極T1に流れるゲート電流のうち、n型半導体領域N2の下方を通る割合をより高めることができるため、モードM1,M4において、より低いゲート電流でサイリスタTY1,TY2をターンオンすることができるようになる。このため、トライアックの性能特性をより向上させることができる。実施の形態3図23は、本実施の形態の半導体装置CP1bの断面図側面断面図であり、上記実施の形態1の上記図1に対応するものである。図24~図26は、本実施の形態の半導体装置CP1bの平面図平面レイアウト図であり、上記本実施の形態1の上記図2、図3および図17にそれぞれ対応するものである。図24および図25のA5-A6線の断面図が図23にほぼ対応している。なお、図24は、半導体装置CP1bを上面表面側から見たときの、半導体装置CP1bを構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2にハッチングを付してある。図25は、半導体装置CP1bを上面表面側から見たときの、半導体装置CP1bを構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図26は、図24と同じレイアウト平面図であるが、理解を簡単にするために、p型半導体領域P2Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図24および図26においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。本実施の形態の半導体装置CP1bが上記実施の形態1,2の半導体装置CP1,CP1aと相違している点を以下に説明する。上記実施の形態1,2の半導体装置CP1,CP1aと本実施の形態の半導体装置CP1bとで、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させている点すなわち、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通る点は共通である。つまり、上記実施の形態1の半導体装置CP1と上記実施の形態2の半導体装置CP1aと本実施の形態の半導体装置CP1bでは、平面視において、p型半導体領域P2Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態1と上記実施の形態2と本実施の形態とで相違している。すなわち、本実施の形態では、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gは、その周囲図22に示される平面形状が略矩形状のp型半導体領域P2Gの周囲全体が、電極T1が接する部分の半導体基板1の表面主面に囲まれている。そして、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gの周囲を囲むように、n型半導体領域N2が延在している。このとき、平面視において、電極G1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Gの周囲が、電極G1が接する部分のn型半導体領域N2すなわちコンタクトホールCT1から露出する部分のn型半導体領域N2で囲まれるようにすれば、より好ましい。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図24や図26においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。このように、平面視において、p型半導体領域P2Gの周囲がn型半導体領域N2で囲まれていることにより、電極G1からp型半導体領域P2を通って電極T1に流れるゲート電流IGの全てがn型半導体領域N2の下を通るようになる。このため、n型半導体領域N2の下を通るゲート電流IGがトリガとなって、n型半導体領域N2から電子がp型半導体領域P2を通ってn型基板領域N1に注入される現象が起こりやすくなり、モードM1,M4でサイリスタTY1,TY2を効率的にターンオンさせることができる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、p型半導体領域P2Gの周囲が、電極T1が接する部分の半導体基板1の表面主面で囲まれる場合には、電極G1の周囲が、電極T1で囲まれた状態となる。このような構造は、平面形状が略矩形状のp型半導体領域P2において、大部分にコンタクトホールCT1を配置し、そのコンタクトホールCT1の片側半分程度の領域にn型半導体領域N2を配置し、そのn型半導体領域N2の中央付近にn型半導体領域N2を形成していない領域p型半導体領域P2のままの領域を配置し、そこにコンタクトホールCT2を配置すれば、得られる。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、p型半導体領域P2Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。これ以外については、本実施の形態の半導体装置CP1bは、上記実施の形態1の半導体装置CP1と基本的には同じであるので、ここではこれ以上の説明は省略する。本実施の形態の半導体装置CP1bは、上記実施の形態1,2で得られる効果に加えて、以下の効果を得ることができる。すなわち、上記実施の形態1,2では、n型半導体領域N2の下方を通らずに電極G1から電極T1までゲート電流が流れ得る経路を完全になくすことはできないが、平面視において、p型半導体領域P2Gの周囲をn型半導体領域N2が囲んだ本実施の形態1では、n型半導体領域N2の下方を通らずに電極G1から電極T1までゲート電流が流れ得る経路を完全になくすことができる。すなわち、電極G1から電極T1に流れるゲート電流の全てが、n型半導体領域N2の下方を通ることになる。このため、モードM1,M4において、更に低いゲート電流でサイリスタTY1,TY2をターンオンすることができるようになる。従って、トライアックの性能特性を更に向上させることができる。実施の形態4図27は、本実施の形態の半導体装置CP2の断面図側面断面図であり、上記実施の形態1の上記図1に対応するものである。図28~図30は、本実施の形態の半導体装置CP2の平面図平面レイアウト図であり、上記本実施の形態1の上記図2、図3および図17にそれぞれ対応するものである。図28および図29のC1-C2線の断面図が図27にほぼ対応している。なお、図28は、半導体装置CP2を上面表面側から見たときの、半導体装置CP2を構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2,N3の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2,N3にハッチングを付してある。図29は、半導体装置CP2を上面表面側から見たときの、半導体装置CP2を構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図30は、図28と同じレイアウト平面図であるが、理解を簡単にするために、n型半導体領域N3Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図28および図30においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。以下、本実施の形態の半導体装置CP2が上記実施の形態1の半導体装置CP1と相違している点を中心に説明する。上記実施の形態1~3の半導体装置CP1,CP1a,CP1bにおいては、トライアックの動作モードとして考えられる上記4つのモードM1,M2,M3,M4のうち、使用可能な動作モードは、上記モードM1と上記モードM4であり、上記モードM2と上記モードM3とは使用しなかった。それに対して、本実施の形態4の半導体装置CP2および後述の実施の形態5,6の半導体装置CP2a,CP2bにおいては、使用可能な動作モードは、上記モードM2と上記モードM3であり、上記モードM1と上記モードM4とは使用しない。まず、これについて、上記図15および図16を再度参照して説明する。すなわち、本実施の形態の半導体装置CP2においては、上記図15からも分かるように、サイリスタTY1をターンオンするには、モードM2として、電極T1よりも裏面電極T2を高電位高電圧とした状態例えば裏面電極T2に正電位を、電極T1に負電位をそれぞれ印加した状態で、ゲート端子である電極G1に、電極T1よりも低電位の電圧例えば負電位を印加する。これにより、サイリスタTY1をオン状態導通状態、ターンオン状態にすることができる。このモードM2の動作原理は、上記図13を参照して説明したモードM2の動作原理と基本的には同じである。つまり、図16のモードM2において、電極T1よりも裏面電極T2を高電位とした状態で電極G1に電極T1よりも低電位の電圧を印加することにより、トランジスタTR5、トランジスタTR2、トランジスタTR1の順にオンしてサイリスタTY101がオン状態導通状態となるのである。ここで、トランジスタTR5は、n型半導体領域N3とp型半導体領域P2とn型基板領域N1とで形成され、トランジスタTR2は、p型半導体領域P2とn型基板領域N1とp型半導体領域P3とで形成され、トランジスタTR1は、n型半導体領域N2とp型半導体領域P2とn型基板領域N1とで形成される。サイリスタTY1がターンオンすることにより、裏面電極T2ここではアノードと電極T1ここではカソードとの間が導通ターンオンし、裏面電極T2ここではアノードから電極T1ここではカソードに、p型半導体領域P3、n型基板領域N1、p型半導体領域P2およびn型半導体領域N2を経由して電流が流れる。すなわち、上記図1において、符号TY1を付した矢印の向きに電流が流れる。モードM2によってサイリスタTY1が一旦オン状態になると、電極G1ゲート端子への電圧の印加を停止しても、サイリスタTY1のオン状態は維持され、裏面電極T2から電極T1への電流通過上記図1において符号TY1を付した電流の通過は継続される。サイリスタTY1の導通を停止ターンオフするためには、裏面電極T2と電極T1との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタTY1が一旦オン状態となると、裏面電極T2と電極T1との間を通過する電流が所定の電流値よりも大きい間は、サイリスタTY1のオン状態が継続されるが、裏面電極T2と電極T1との間を通過する電流が所定の電流値以下になると、サイリスタTY1の導通は停止ターンオフする。また、本実施の形態の半導体装置CP2においては、上記図15からも分かるように、サイリスタTY2をターンオンするには、モードM3として、電極T1よりも裏面電極T2を低電位低電圧とした状態例えば裏面電極T2に負電位を、電極T1に正電位をそれぞれ印加した状態で、ゲート端子である電極G1に、電極T1よりも低電位の電圧例えば負電位を印加する。これにより、サイリスタTY2をオン状態導通状態、ターンオン状態にすることができる。このモードM3の動作原理は、上記図13を参照して説明したモードM3の動作原理と基本的には同じである。つまり、図16のモードM3において、電極T1よりも裏面電極T2を低電位とした状態で電極G1に電極T1よりも低電位の電圧を印加することにより、トランジスタTR5、トランジスタTR4、トランジスタTR3の順にオンしてサイリスタTY102がオン状態導通状態となるのである。ここで、トランジスタTR5は、n型半導体領域N3とp型半導体領域P2とn型基板領域N1とで形成され、トランジスタTR4は、p型半導体領域P2とn型基板領域N1とp型半導体領域P3とで形成され、トランジスタTR3は、n型基板領域N1とp型半導体領域P3とn型半導体領域N4とで形成される。サイリスタTY2がターンオンすることにより、電極T1ここではアノードと裏面電極T2ここではカソードとの間が導通ターンオンし、電極T1ここではアノードから裏面電極T2ここではカソードに、p型半導体領域P2、n型基板領域N1、p型半導体領域P3、およびn型半導体領域N4を経由して電流が流れる。すなわち、上記図1において、符号TY2を付した矢印の向きに電流が流れる。モードM3によってサイリスタTY2が一旦オン状態になると、電極G1ゲート端子への電圧の印加を停止しても、サイリスタTY2のオン状態は維持され、電極T1から裏面電極T2への電流通過上記図1において符号TY2を付した電流の通過は継続される。サイリスタTY2の導通を停止ターンオフするためには、電極T1と裏面電極T2との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタTY2が一旦オン状態となると、電極T1と裏面電極T2との間を通過する電流が所定の電流値よりも大きい間は、サイリスタTY2のオン状態が継続されるが、電極T1と裏面電極T2との間を通過する電流が所定の電流値以下になると、サイリスタTY2の導通は停止ターンオフする。また、本実施の形態の半導体装置CP2においては、上記モードM1のように電極T1よりも裏面電極T2を高電位とした状態でゲート端子である電極G1に電極T1よりも高電位の電圧を印加した場合と、上記モードM4のように電極T1よりも裏面電極T2を低電位とした状態でゲート端子である電極G1に電極T1よりも高電位の電圧を印加する場合とは、サイリスタTY1,TY2のいずれもターンオンしない。つまり、本実施の形態の半導体装置CP2においては、サイリスタTY1をターンオンする場合とサイリスタTY2をターンオンする場合の両方において、サイリスタをターンオンするためにゲート端子ここでは電極G1に印加する電圧は、電極T1よりも低電位低電圧であり、ゲート端子ここでは電極G1に電極T1以上の電位を印加しても、サイリスタTY1,TY2はターンオンしないのである。このように、本実施の形態の半導体装置CP2は、モードM2,M3での動作を前提として設計され、上記モードM1,M4での動作を考慮する必要なく設計することができる。このため、本実施の形態の半導体装置CP2が上記実施の形態1の半導体装置CP1と主に相違している点は、本実施の形態では、モードM1,M4を用いずにモードM2,M3を用いるため、半導体基板1にn型半導体領域N3が形成され、ゲート端子電極G1がこのn型半導体領域N3に接するが、p型半導体領域P2に接しないようにしていることである。つまり、本実施の形態では、ゲート端子である電極G1に接する半導体領域半導体基板1に形成された半導体領域は、n型半導体領域N3であり、他の半導体領域N1,N2,N4,P1,P2,P3には電極G1は接しておらず、このn型半導体領域N3に相当するものは、上記実施の形態1,2,3の半導体装置CP1,CP1a,CP1bでは形成されていない。n型半導体領域N3は、半導体基板1の表面側に形成されているが、p型半導体領域P2内に形成されており、p型半導体領域P2で包まれるように形成されている。すなわち、n型半導体領域N3は、p型半導体領域P2に内包されるように形成されている。別の見方をすると、n型半導体領域N3の側面および底面底部が、p型半導体領域P2に接しており、n型半導体領域N3の上面は、半導体基板1の表面で露出している。但し、n型半導体領域N3とn型半導体領域N2とは離間して形成されており、互いに接していない。すなわち、n型半導体領域N3は、n型基板領域N1にもn型半導体領域N2にも接しておらず、n型半導体領域N3とn型半導体領域N2との間、およびn型半導体領域N3とn型基板領域N1との間に、p型半導体領域P2が介在した状態となっている。n型半導体領域N3は、p型半導体領域P2よりも浅く形成されており、n型半導体領域N2と同程度の深さで形成されている。すなわち、半導体基板1の表面からn型半導体領域N3の底部底面までの深さ距離は、半導体基板1の表面からp型半導体領域P2の底部底面までの深さ距離よりも浅く小さくなっており、半導体基板1の表面からn型半導体領域N2の底部底面までの深さ距離と同程度となっている。上記図8の工程でn型半導体領域N2を形成する際に、n型半導体領域N3も一緒に同工程で形成することができる。このように、本実施の形態では、半導体基板1の表面側に、p型半導体領域P2に内包されるようにかつn型半導体領域N2とは離間して形成されたn型半導体領域N3を設け、電極G1は、半導体基板1に形成されたいずれのp型半導体領域P1,P2,P3にも接しておらず、半導体基板1の表面においてn型半導体領域N3のみに接している。また、電極T1は、p型半導体領域P2とn型半導体領域N2とに接している。このp型半導体領域P2とn型半導体領域N2とn型半導体領域N3のレイアウトを工夫することで、トライアックの特性向上を図っている。すなわち、平面視において、電極G1が接する部分のn型半導体領域N3以下n型半導体領域N3Gと称すと電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tとの間に、n型半導体領域N2が延在していることを、レイアウト上の主要な特徴の一つとしている。ここで、電極G1が接する部分のn型半導体領域N3とは、n型半導体領域N3のうち、コンタクトホールCT2電極G1用のコンタクトホールCT2から露出する部分に対応しており、図28および図30においては、コンタクトホールCT2を示す点線で囲まれた範囲内のn型半導体領域N3に対応している。半導体基板1の表面において、電極G1が接する部分のn型半導体領域N3を、符号N3Gを付してn型半導体領域N3Gと称することとする。平面視において、n型半導体領域N3GはコンタクトホールCT2と一致している。また、電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tは、上記実施の形態1と同様、p型半導体領域P2のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、図28および図30においては、コンタクトホールCT2を示す点線で囲まれた範囲内のp型半導体領域P2に対応している。平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させる理由を説明する。モードM2,M3でゲート端子ここでは電極G1に対して電極T1よりも低電位のオン信号電圧を印加すると、図30において矢印で模式的に示されるようなゲート電流IGが、電極T1からp型半導体領域P2を通り、更にn型半導体領域N3も通って、電極G1へと流れる上記図15のモードM2,M3の欄において符号i1を付した電流に対応している。このゲート電流IGの通過経路の抵抗成分が大きい方が、上記図16のモードM2,M3の欄に示されるトランジスタTR5n型半導体領域N3とp型半導体領域P2とn型基板領域N1とで形成されたトランジスタTR5がオンしやすい。すなわち、ゲート電流IGの通過経路の抵抗成分が大きい方が、n型半導体領域N3から電子上記図13および図15のモードM2,M3の欄において符号i2を付した電子の流れに対応がp型半導体領域P2を通りn型基板領域N1に注入される現象が起こりやすい。このトランジスタTR5のオンn型半導体領域N3からの電子の放出が、モードM2ではサイリスタTY1のターンオンにつながり、モードM3ではサイリスタTY2のターンオンにつながる。このため、トライアックの特性向上のためには、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくすることが有効である。そこで、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させる。これにより、電極G1から電極T1へ流れるゲート電流IGは、n型半導体領域N2の下のp型半導体領域P2n型半導体領域N2とn型基板領域N1とにより上下に挟まれることで厚み方向に狭くなっているp型半導体領域P2を流れることになるため、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくすることができる。このため、ゲート電流IGが流れたときに上記トランジスタTR5がオンしやすくなるすなわちn型半導体領域N3から電子が放出しやすくなる。これにより、トライアックの感度を向上させることができ、ゲート電流が小さい場合でもモードM2,M3でサイリスタTY1,TY2を効率的にターンオンさせることができるようになる。従って、トライアックの性能特性を向上させることができる。このように、モードM2,M3でのサイリスタTY1,TY2の効率的なターンオンを可能とするため、図28および図30のように、平面視においてn型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させるようにする。すなわち、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通るように、n型半導体領域N2を配置させる。換言すれば、平面視において、n型半導体領域N2を通らずにn型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結べる経路が存在しないようにするのである。つまり、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだ経路を仮定したときに、n型半導体領域N2を通らない経路が生じないようにする。また、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gと電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tとの間に、電極T1が接する部分のn型半導体領域N2が延在していることすなわちn型半導体領域N3Gとp型半導体領域P2Tとの間に延在するn型半導体領域N2の上部に電極T1が配置されていることが、より好ましい。これにより、モードM2,M3で、より効率的にサイリスタTY1,TY2をターンオンさせることができるようになる。なお、電極T1が接する部分のn型半導体領域N2とは、n型半導体領域N2のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図28や図30においては、コンタクトホールCT2を示す点線で囲まれた範囲内のn型半導体領域N2に対応している。このように、本実施の形態では、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させるが、これを実現するレイアウトとして、上記図27~図30のレイアウトは、具体的には次のようになっている。すなわち、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gは、その二辺図30に示される平面形状が略矩形状のn型半導体領域N3Gの辺SD1a,SD2aが、電極T1が接する部分の半導体基板1の表面主面と対向している。そして、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gの前記二辺辺SD1a,SD2aを囲むように、n型半導体領域N2が延在している。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図28や図30においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。また、平面視において、電極T1が接する部分のp型半導体領域P2すなわちp型半導体領域P2Tと電極T1が接する部分のn型半導体領域N2すなわちコンタクトホールCT1から露出する部分のn型半導体領域N2とを合わせた領域が、電極T1が接する部分の半導体基板1の表面主面である。また、n型半導体領域N3Gの辺SD1a,SD2aを囲むようにn型半導体領域N2が延在していることは、n型半導体領域N3Gの辺SD1a,SD2aと対向する位置にn型半導体領域N2が延在存在していることに対応している。このように、平面視において、n型半導体領域N3Gの二辺辺SD1a,SD2aを囲むようにn型半導体領域N2を延在させることにより、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくすることができる。これにより、モードM2,M3でサイリスタTY1,TY2を効率的にターンオンさせることができる。平面形状が略矩形状のp型半導体領域P2において、角部近傍にn型半導体領域N3とそれを露出するコンタクトホールCT2とを配置し、それ以外の大部分にコンタクトホールCT1p型半導体領域P2Tおよびn型半導体領域N2を配置すれば、平面視において、n型半導体領域N3Gの二辺辺SD1a,SD2aが、電極T1が接する部分の半導体基板1の表面主面と対向した構造が得られる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、n型半導体領域N3Gの二辺辺SD1a,SD2aが、電極T1が接する部分の半導体基板1の表面主面と対向する場合には、電極G1の二辺辺SD1a,SD2aに相当する二辺が、電極T1に対向した状態となる。また、大電流が流れるのは、電極T1,T2間である。このため、電極G1コンタクトホールCT2の平面寸法面積は、電極T1コンタクトホールCT1の平面寸法面積よりも小さくなっており、また、n型半導体領域N3Gの平面寸法面積は、電極T1が接する部分の半導体基板1の表面主面の平面寸法面積よりも小さくなっている。また、p型半導体領域P2Tの平面寸法面積は、n型半導体領域N3Gの平面寸法面積よりも大きい方が好ましい。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N3Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。実施の形態5図31は、本実施の形態の半導体装置CP2aの断面図側面断面図であり、上記実施の形態4の上記図27に対応するものである。図32~図34は、本実施の形態の半導体装置CP2aの平面図平面レイアウト図であり、上記本実施の形態4の上記図28、図29および図30にそれぞれ対応するものである。図32および図33のC3-C4線の断面図が図31にほぼ対応している。なお、図32は、半導体装置CP2aを上面表面側から見たときの、半導体装置CP2aを構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2,N3の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2,N3にハッチングを付してある。図33は、半導体装置CP2aを上面表面側から見たときの、半導体装置CP2aを構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図34は、図32と同じレイアウト平面図であるが、理解を簡単にするために、n型半導体領域N3Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図32および図34においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。本実施の形態の半導体装置CP2aが上記実施の形態4の半導体装置CP2と相違している点を以下に説明する。上記実施の形態4の半導体装置CP2と本実施の形態の半導体装置CP2aとで、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させている点また、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通る点は共通である。つまり、上記実施の形態4の半導体装置CP2と本実施の形態の半導体装置CP2aでは、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態4と本実施の形態とで相違している。すなわち、本実施の形態では、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gは、その三辺図34に示される平面形状が略矩形状のn型半導体領域N3Gの辺SD1a,SD2a,SD3aが、電極T1が接する部分の半導体基板1の表面主面と対向している。そして、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gの前記三辺辺SD1a,SD2a,SD3aを囲むように、n型半導体領域N2が延在している。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図32や図34においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。また、n型半導体領域N3Gの辺SD1a,SD2a,SD3aを囲むようにn型半導体領域N2が延在していることは、n型半導体領域N3Gの辺SD1a,SD2a,SD3aと対向する位置にn型半導体領域N2が延在存在していることに対応している。このように、平面視において、n型半導体領域N3Gの三辺辺SD1a,SD2a,SD3aを囲むようにn型半導体領域N2を延在させることにより、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくすることができるこれにより、モードM2,M3でサイリスタTY1,TY2を効率的にターンオンさせることができる。平面形状が略矩形状のp型半導体領域P2において、一つの側辺の中央付近にn型半導体領域N3とそれを露出するコンタクトホールCT2とを配置し、それ以外の大部分にコンタクトホールCT1p型半導体領域P2Tおよびn型半導体領域N2を配置すれば、平面視において、n型半導体領域N3Gの三辺辺SD1a,SD2a,SD3aが、電極T1が接する部分の半導体基板1の表面主面と対向した構造が得られる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、n型半導体領域N3Gの三辺辺SD1a,SD2a,SD3aが、電極T1が接する部分の半導体基板1の表面主面と対向する場合には、電極G1の三辺辺SD1a,SD2a,SD3aに相当する三辺が、電極T1に対向した状態となる。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N3Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。これ以外については、本実施の形態の半導体装置CP2aは、上記実施の形態4の半導体装置CP2と基本的には同じであるので、ここではこれ以上の説明は省略する。本実施の形態の半導体装置CP2aは、上記実施の形態4で得られる効果に加えて、以下の効果を得ることができる。すなわち、平面視において、n型半導体領域N3Gの二辺辺SD1,SD2をn型半導体領域N2が囲んだ上記実施の形態4よりも、n型半導体領域N3Gの三辺辺SD1,SD2,SD3をn型半導体領域N2が囲んだ本実施の形態の方が、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくしやすい。このため、モードM2,M3において、より低いゲート電流でサイリスタTY1,TY2をターンオンすることができるようになる。このため、トライアックの性能特性をより向上させることができる。実施の形態6図35は、本実施の形態の半導体装置CP2bの断面図側面断面図であり、上記実施の形態4の上記図27に対応するものである。図36~図38は、本実施の形態の半導体装置CP2bの平面図平面レイアウト図であり、上記本実施の形態4の上記図28~図30にそれぞれ対応するものである。図36および図37のC5-C6線の断面図が図35にほぼ対応している。なお、図36は、半導体装置CP2bを上面表面側から見たときの、半導体装置CP2bを構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2,N3の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2,N3にハッチングを付してある。図37は、半導体装置CP2bを上面表面側から見たときの、半導体装置CP2bを構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図38は、図36と同じレイアウト平面図であるが、理解を簡単にするために、n型半導体領域N3Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図36および図38においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。本実施の形態の半導体装置CP2bが上記実施の形態4,5の半導体装置CP2,CP2aと相違している点を以下に説明する。上記実施の形態4,5の半導体装置CP2,CP2aと本実施の形態の半導体装置CP2bとで、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させている点また、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通る点は共通である。つまり、上記実施の形態4の半導体装置CP2と上記実施の形態5の半導体装置CP2aと本実施の形態の半導体装置CP2bでは、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。しかしながら、これを実現する具体的なレイアウトが、上記実施の形態4と上記実施の形態5と本実施の形態とで相違している。すなわち、本実施の形態では、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gは、その周囲図38に示される平面形状が略矩形状のn型半導体領域N3Gの周囲全体が、電極T1が接する部分の半導体基板1の表面主面に囲まれている。そして、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gの周囲を囲むように、n型半導体領域N2が延在している。このとき、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gの周囲が、電極G1が接する部分のn型半導体領域N2すなわちコンタクトホールCT1から露出する部分のn型半導体領域N2で囲まれるようにすれば、より好ましい。ここで、電極T1が接する部分の半導体基板1の表面主面とは、半導体基板1の表面主面のうち、コンタクトホールCT1電極T1用のコンタクトホールCT1から露出する部分に対応しており、上記図36や図38においては、コンタクトホールCT2を示す点線で囲まれた範囲内の半導体基板1の表面主面に対応している。このように、平面視において、n型半導体領域N3Gの周囲が、電極T1が接する部分の半導体基板1の表面主面で囲まれ、かつ、n型半導体領域N3Gの周囲がn型半導体領域N2で囲まれていることにより、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を大きくすることができるこれにより、モードM2,M3でサイリスタTY1,TY2を効率的にターンオンさせることができる。また、電極T1の平面形状は、コンタクトホールCT1とほぼ同じか若干大きくした形状であり、電極G1の平面形状は、コンタクトホールCT2とほぼ同じか若干大きくした形状である。このため、平面視において、n型半導体領域N3Gの周囲が、電極T1が接する部分の半導体基板1の表面主面で囲まれる場合には、電極G1の周囲が、電極T1で囲まれた状態となる。このような構造は、平面形状が略矩形状のp型半導体領域P2において、大部分にコンタクトホールCT1を配置し、そのコンタクトホールCT1の片側半分程度の領域にn型半導体領域N2を配置し、そのn型半導体領域N2の中央付近にn型半導体領域N2を形成していない領域p型半導体領域P2のままの領域を配置し、その中央付近にn型半導体領域N3およびコンタクトホールCT2を配置すれば、得られる。また、平面視で、p型半導体領域P2Tの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N3Gの少なくとも一部がn型半導体領域N4と重なることが好ましく、また、n型半導体領域N2の少なくとも一部が、半導体基板1の裏面で露出するp型半導体領域P3と重なることが好ましい。これ以外については、本実施の形態の半導体装置CP2bは、上記実施の形態4の半導体装置CP2と基本的には同じであるので、ここではこれ以上の説明は省略する。本実施の形態の半導体装置CP2bは、上記実施の形態4,5で得られる効果に加えて、以下の効果を得ることができる。すなわち、上記実施の形態4では、n型半導体領域N3Gの二辺を囲むようにn型半導体領域N2を延在させ、上記実施の形態5では、n型半導体領域N3Gの三辺を囲むようにn型半導体領域N2を延在させ、本実施の形態では、n型半導体領域N3Gの周囲を囲むようにn型半導体領域N2を延在させている。このため、上記実施の形態4半導体装置CP2、上記実施の形態5半導体装置CP2a、本実施の形態半導体装置CP2bの順に、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分が大きくなる。これにより、上記実施の形態4半導体装置CP2、上記実施の形態5半導体装置CP2a、本実施の形態半導体装置CPbの順に、より低いゲート電流でサイリスタTY1,TY2をターンオンすることができるようになり、トライアックの性能特性の向上効果が大きくなる。実施の形態7図39は、本実施の形態の半導体装置CP2cの断面図側面断面図であり、上記実施の形態4の上記図27に対応するものである。図40~図42は、本実施の形態の半導体装置CP2cの平面図平面レイアウト図であり、上記本実施の形態4の上記図28、図29および図30にそれぞれ対応するものである。図40および図41のC7-C8線の断面図が図39にほぼ対応している。なお、図40は、半導体装置CP2cを上面表面側から見たときの、半導体装置CP2cを構成する半導体基板1の主面表面におけるp型半導体領域P1,P2、n型基板領域N1およびn型半導体領域N2,N3の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P2およびn型半導体領域N2,N3にハッチングを付してある。図41は、半導体装置CP2cを上面表面側から見たときの、半導体装置CP2cを構成する半導体基板1の裏面におけるp型半導体領域P1,P3およびn型半導体領域N4の平面レイアウトが示されており、平面図であるが、理解を簡単にするために、p型半導体領域P3およびn型半導体領域N4にハッチングを付してある。また、図42は、図40と同じレイアウト平面図であるが、理解を簡単にするために、n型半導体領域N3Gおよびp型半導体領域P2Tにハッチングを付し、ゲート電流IGを矢印で模式的に示してある。また、図40および図42においては、理解を簡単にするために、電極T1用のコンタクトホールCT1と、電極G1用のコンタクトホールCT2とを点線で示してある。本実施の形態の半導体装置CP2cが上記実施の形態4の半導体装置CP2と相違している点を以下に説明する。上記実施の形態4~6の半導体装置CP2,CP2a,CP2bでは、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間にn型半導体領域N2を延在させることにより、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだときに、必ずn型半導体領域N2を通るようにしていた。すなわち、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだ経路を仮定したときに、n型半導体領域N2を通らない経路が生じないようになっていた。つまり、上記実施の形態4~6の半導体装置CP2,CP2a,CP2bでは、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の全体にわたってn型半導体領域N2が延在しているとも言える。それに対して、本実施の形態の半導体装置CP2cでは、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の一部にn型半導体領域N2を延在させている。すなわち、本実施の形態では、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の全体ではなく、一部分に、n型半導体領域N2が延在しているのである。つまり、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間に、n型半導体領域N2が延在する領域と、n型半導体領域N2が延在していない領域とがある。このため、本実施の形態では、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだ経路を仮定したときに、n型半導体領域N2を通る経路と、n型半導体領域N2を通らない経路とが存在する。つまり、本実施の形態では、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだときに、n型半導体領域N2を通る経路直線経路とn型半導体領域N2を通らない経路直線経路とが存在するように、n型半導体領域N2を配置させるのである。従って、上記実施の形態4~6では、平面視において、n型半導体領域N2を通らずにn型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結べる経路が存在しないのに対して、本実施の形態では、平面視において、n型半導体領域N2を通らずにn型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結べる経路が存在する。具体的には、図40および図42に示されるように、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gは、その二辺図42に示される平面形状が略矩形状のn型半導体領域N3Gの辺SD1a,SD2aが、電極T1が接する部分の半導体基板1の表面主面と対向している。そして、平面視において、電極G1が接する部分のn型半導体領域N3すなわちn型半導体領域N3Gの前記二辺辺SD1a,SD2aのうち、一辺辺SD2aの全部と他の一辺辺SD1aの一部とを囲むように、n型半導体領域N2が延在している。すなわち、平面視において、辺SD2a全体に対向する位置にn型半導体領域N2があり、かつ、辺SD1aの一部に対向する位置にn型半導体領域N2があるが、辺SD1aの他の一部に対向する位置にはn型半導体領域N2が無い延在していない状態となっている。図42の場合、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間を直線的に結んだ経路を仮定したときに、n型半導体領域N2を通る経路図42において、電流を表す符号IGaが付された矢印の経路と、n型半導体領域N2を通らない経路図42において、電流を表す符号IGbが付された矢印の経路とが存在する。電極G1から電極T1へ流れるゲート電流IGは、平面視でn型半導体領域N2を通る経路で流れる電流IGaと、平面視でn型半導体領域N2を通らない経路で流れる電流IGbとの合計となる。この電流IGaは、実際にはn型半導体領域N2とn型基板領域N1とにより上下に挟まれることで厚み方向に狭くなっている領域のp型半導体領域P2を通って流れ、電流IGbは、n型半導体領域N2が形成されていないことで厚み方向に広くなっている領域のp型半導体領域P2を通って流れる。このため、電流IGaが流れる経路は、抵抗成分が大きく、電流IGbが流れる経路は、抵抗成分が小さい。従って、本実施の形態では、電流IGbと電流IGaとのバランスを調整することにより、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を制御することができる。これ以外については、本実施の形態の半導体装置CP2cは、上記実施の形態4の半導体装置CP2と基本的には同じであるので、ここではこれ以上の説明は省略する。本実施の形態のように、平面視において、n型半導体領域N3Gとp型半導体領域P2Tとの間の一部にn型半導体領域N2を延在させた場合には、平面視でn型半導体領域N2を通る経路で流れる電流IGaと、平面視でn型半導体領域N2を通らない経路で流れる電流IGbとでゲート電流IGが構成され、この両者の電流IGbとIGaのバランスを調整することが可能である。例えば、図40に示される幅距離W1を調整することで、電流IGbとゲート電流IGとのバランスを制御することが可能である。これにより、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分を制御することができ、モードM2,M3でのトライアックの動作条件を調整しやすいという利点がある。但し、上述したように、モードM2,M3でサイリスタTY1,TY2を効率的にターンオンさせるためには、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分をできるだけ大きくすることが有効である。このため、トライアックの効率向上の観点からは、ゲート電流IGが、ほとんど電流IGaで構成されるようにすることが好ましく、この観点で、上記実施の形態4~6は好適である。従って、本実施の形態と上記実施の形態4~6とを比較すると、本実施の形態半導体装置CP2c、上記実施の形態4半導体装置CP2、上記実施の形態5半導体装置CP2a、上記実施の形態6半導体装置CP2bの順に、電極G1から電極T1へ流れるゲート電流IGの通過経路の抵抗成分が大きくなる。このため、本実施の形態半導体装置CP2c、上記実施の形態4半導体装置CP2、上記実施の形態5半導体装置CP2a、上記実施の形態6半導体装置CP2bの順に、より低いゲート電流でサイリスタTY1,TY2をターンオンすることができるようになり、トライアックの性能特性の向上効果が大きくなる。実施の形態8本実施の形態では、上記半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cの使用例について説明する。図43は、比較例の半導体装置CP101の使用例を示す回路図であり、図44は、実施の形態1~7の半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cの使用例を示す回路図である。トライアックは、交流を制御する素子として用いることができ、例えば、図43および図44に示されるように、交流電源ACPに負荷LDとトライアック図43では半導体装置CP101に対応し、図44では半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cのいずれかに対応するとを直列に接続して使用することができる。図43および図44の場合は、トライアックの2つの主端子のうちの一方図43では電極T101に対応し、図44では電極T1に対応するが、負荷LDを介して交流電源ACPの一方の端子に接続され、他方図43では電極T102に対応し、図44では電極T2に対応するが、交流電源ACPの他方の端子に接続されている。そして、図43および図44の場合は、トライアックのゲート端子図43では電極G101に対応し、図44では電極G1に対応するが、抵抗R1を介してマイクロプロセッサやデータプロセッサ等のデータ処理装置制御用半導体チップ、以下マイコンMCUと略すに接続されている。マイコンMCUの出力端子からトライアックのゲート端子に信号が入力印加されることで、トライアックが制御される。ここで、比較例の半導体装置CP101の場合、図43に示されるように、マイコンMCUの出力端子と半導体装置CP101のゲート端子電極G101との間に、抵抗R1だけでなく、トランジスタTR101またはホトトライアックなどの増幅素子も介在している。そして、マイコンMCUの出力端子からの信号をトランジスタTR101などの増幅素子で増幅して半導体装置CP101のゲート端子電極G101に入力印加することで、半導体装置CP101を制御している。それに対して、上記実施の形態1~7の半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cの場合、図44に示されるように、マイコンMCUの出力端子とトライアックのゲート端子電極G1との間に、上記トランジスタTR101のような増幅用の素子は介在させないですむ。トランジスタTR101のような増幅用の素子を介在させる必要がないのは、上記実施の形態1~7の半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cのトライアックは感度が高く、ゲート端子電極G1と電極T1との間に流れるゲート電流が小さい場合でも、サイリスタTY1,TY2をターンオンさせることができるためである。このため、上記実施の形態1~7の半導体装置CP1,CP1a,CP1b,CP2,CP2a,CP2b,CP2cは、ゲート端子電極G1に信号を入力するためのマイコンMCUの出力端子と半導体装置CP1のゲート端子電極G1との間に、トランジスタTR101のような増幅用の素子は介在させなくともよく、マイコンMCUの出力端子で直接的にトライアック半導体装置CP1等を制御することが可能になる。このため、トライアックを使用した電子装置に必要な部品点数を低減することができる。従って、トライアックを使用した電子装置の低コスト化や小型化を図ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"