"半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層の上面部に選択的に形成された第2導電型のウェル領域と、前記ドリフト層における前記ウェル領域に隣接した部分であるJFET領域と、前記ウェル領域の上面部に選択的に形成された第1導電型のソース領域と、前記ウェル領域の上面部において前記ソース領域に一部を重ねて形成された第1導電型のソースエクステンション領域と、前記ウェル領域の上面部において前記JFET領域に一部を重ねて形成された第1導電型のJFETエクステンション領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記JFETエクステンション領域およびソースエクステンション領域上に跨って延在するゲート電極とを備える半導体装置であって、前記ソース領域、前記ソースエクステンション領域および前記JFETエクステンション領域を含む前記ウェル領域を複数個備え、前記ゲート電極は、隣り合う前記ウェル領域およびその間の前記JFET領域の上に跨って延在し、隣り合う前記ウェル領域の前記JFETエクステンション領域は互いに分離していることを特徴とする半導体装置。前記ソースエクステンション領域および前記JFETエクステンション領域は、同一工程のイオン注入により同時に形成されたものである請求項1記載の半導体装置。平面視で、前記ウェル領域における前記JFET領域側の端部と、前記JFETエクステンション領域における前記JFET領域側の端部との距離は、均一である請求項1または請求項2記載の半導体装置。前記ソースエクステンション領域および前記JFETエクステンション領域の上面部の第1導電型の不純物濃度は、前記ソース領域の上面部の第1導電型の不純物濃度よりも低く、前記ゲート電極は、前記ソース領域上には形成されていない請求項1から請求項3のいずれか一項記載の半導体装置。前記ソースエクステンション領域および前記JFETエクステンション領域は、上部よりも底部の方が第1導電型の不純物濃度が高い請求項1から請求項4のいずれか一項記載の半導体装置。前記ウェル領域における第2導電型の不純物の高濃度領域は、当該ウェル領域の端部以外では深部に位置し、当該ウェル領域の端部近傍で深部から上面部へと延伸する請求項1から請求項5のいずれか一項記載の半導体装置。前記JFETエクステンション領域における前記ソースエクステンション領域側の端部の位置は、前記ウェル領域の上面部へ延伸した前記高濃度領域に含まれる請求項6記載の半導体装置。前記ウェル領域は、上部より底部が広い逆テーパー形状であり、前記ウェル領域における前記JFET領域側の端部は、JFETエクステンション領域におけるJFET領域側の端部よりも張り出している請求項1から請求項7のいずれか一項記載の半導体装置。前記ソースエクステンション領域を囲むように前記ウェル領域に重ねて形成された第2導電型のソースポケット領域と、前記JFETエクステンション領域を囲むように前記ウェル領域に一部を重ねて形成された第2導電型のJFETポケット領域とをさらに備える請求項1から請求項8のいずれか一項記載の半導体装置。前記JFET領域において前記JFETエクステンション領域に一部を重ねて形成され、前記JFETエクステンション領域をその下の前記JFET領域に接続させる第1導電型の電流制御領域をさらに備える請求項9記載の半導体装置。前記ソースエクステンション領域の底の一部を覆うように前記ウェル領域に重ねて形成された第2導電型のソースポケット領域と、前記JFETエクステンション領域の底の一部を覆うように前記ウェル領域に一部を重ねて形成された第2導電型のJFETポケット領域とをさらに備える請求項1から請求項8のいずれか一項記載の半導体装置。前記ソースエクステンション領域の上部に形成された第2導電型のソースポケット領域と、前記JFETエクステンション領域の上部に形成された第2導電型のJFETポケット領域とをさらに備える請求項1から請求項8のいずれか一項記載の半導体装置。前記半導体基板および前記ドリフト層は、ワイドバンドギャップ半導体である請求項1から請求項12のいずれか一項記載の半導体装置。a半導体基板上に形成された第1導電型のドリフト層上に第1マスクを形成する工程と、b前記第1マスクを用いたイオン注入により、前記ドリフト層に第2導電型のウェル領域を形成すると共に、前記第1マスクの下に前記ウェル領域に隣接するJFET領域を規定する工程と、c前記工程bよりも後に、前記第1マスクを細線化する工程と、d前記第1マスクを残したまま、前記ウェル領域上に第2マスクを形成する工程と、e前記工程cおよびdよりも後に、前記第1マスクおよび前記第2マスクを用いたイオン注入により、前記ウェル領域において、前記JFET領域に接続する第1導電型のJFETエクステンション領域を形成すると共に、当該JFETエクステンション領域から前記第2マスクを挟む領域に第1導電型のソースエクステンション領域を形成する工程と、f前記第1および第2マスクを除去する工程と、g前記ウェル領域内に、前記ソースエクステンション領域に接続する第1導電型のソース領域を形成する工程と、h前記ドリフト層上に、前記JFET領域、前記JFETエクステンション領域およびソースエクステンション領域に跨るゲート絶縁膜およびゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記eよりも後に、i前記第1および第2マスクを細線化し、その後、当該第1および第2マスクを用いたイオン注入により、前記ソースエクステンション領域をよりも深い第2導電型のソースポケット領域、およびJFETエクステンション領域よりも深い第2導電型のJFETポケット領域を形成する工程をさらに備える請求項14記載の半導体装置の製造方法。前記工程cおよびdよりも後、且つ、前記eよりも前に、i前記第1および第2マスクを用いたイオン注入により、前記ソースエクステンション領域よりも深い第2導電型のソースポケット領域、およびJFETエクステンション領域よりも深い第2導電型のJFETポケット領域を形成し、その後、前記第1および第2マスクを細線化する工程をさらに備える請求項14記載の半導体装置の製造方法。前記工程cおよびdよりも後に、i前記第1マスクおよび前記第2マスクを用いたイオン注入により、前記ソースエクステンション領域よりも浅い第2導電型のソースポケット領域、およびJFETエクステンション領域よりも浅い第2導電型のJFETポケット領域を形成する工程をさらに備える請求項14記載の半導体装置の製造方法。特許文献1の炭化珪素半導体装置では、上記の不純物拡散層は、隣り合うウェルおよびその間のJFET領域に跨って形成されており、当該不純物領域はJFET領域全体の上部に配設されている。それによりJFET抵抗の低減効果を得ることができるが、半導体装置に逆バイアスが印加されたときに、当該不純物拡散層の上面に接するゲート絶縁膜に加わる電界が高くなる。そのためゲート絶縁膜の信頼性が低下するという問題を招く恐れがある。本発明は以上のような課題を解決するためになされたものであり、MOS構造を有する半導体装置において、逆バイアス印加時にゲート絶縁膜に加わる電界を抑えると共に、チャネル抵抗の低減およびオン電流分布の均一化を図ることを目的とする。本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層の上面部に選択的に形成された第2導電型のウェル領域と、前記ドリフト層の前記ウェル領域に隣接した領域であるJFET領域と、前記ウェル領域の上面部に選択的に形成された第1導電型のソース領域と、前記ウェル領域の上面部において前記ソース領域に一部を重ねて形成された第1導電型のソースエクステンション領域と、前記ウェル領域の上面部において前記JFET領域に一部を重ねて形成された第1導電型のJFETエクステンション領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記JFETエクステンション領域およびソースエクステンション領域上に跨って延在するゲート電極とを備える半導体装置であって、前記ソース領域、前記ソースエクステンション領域および前記JFETエクステンション領域を含む前記ウェル領域を複数個備え、前記ゲート電極は、隣り合う前記ウェル領域およびその間の前記JFET領域の上に跨って形成され、隣り合う前記ウェル領域それぞれの前記JFETエクステンション領域は、互いに分離しているものである。本発明に係る半導体装置によれば、ゲート絶縁膜に接するJFET領域の上部全体にJFETエクステンション領域が形成されないため、逆バイアス印加時にゲート絶縁膜に生じる電界が抑制され、装置の信頼性が向上する。また同じ工程のイオン注入で形成可能なJFETエクステンション領域とソースエクステンション領域との間の領域がチャネル領域になるため、チャネル長をそのイオン注入のマスク幅で規定できる。そのためチャネル長を短く且つ均一化でき、チャネル抵抗の低減およびオン電流分布の均一化が可能になる。以下、本発明の実施の形態について説明する。本明細書では、MOS構造を有する半導体素子を狭義の意味で半導体装置と定義する他、当該半導体素子が組み込まれたパワーモジュールをも広義の意味で半導体装置と定義する。パワーモジュールとしては、例えば、半導体素子と共に、それに逆並列に接続されるフリーホイールダイオードや、当該半導体素子のゲート電圧を生成印加する制御回路等をリードフレームに搭載して封止して成るインバータモジュール等がある。各実施の形態では、炭化珪素半導体を用いて形成した半導体装置について説明するが、本発明は、珪素に比べてバンドギャップの大きい他の半導体ワイドバンドギャップ半導体を用いて形成した半導体装置に対しても適用可能である。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウムや窒化アルミニュームやダイヤモンド等がある。以下では不純物の導電型として、n型を第1導電型、p型を第2導電型と定義して説明するが、第1導電型がp型、第2導電型がn型であってもよい。<実施の形態1>図1は、実施の形態1に係る炭化珪素半導体装置の上面図であり、具体的には、MOS構造を有するスイッチング素子のユニットセルを複数個備える、MOSFETのチップ上面の構成を模式的に示している。図1の如く、MOSFETのチップ5上面における一辺の中央部近傍には、外部の制御回路図示せずからのゲート電圧を印加するゲートパッド45が配設されている。またチップ5の上面中央部には、ソースパッド41が配設される。ソースパッド41は、MOSFETの最小単位構造であるユニットセルが複数個配設された活性領域上に、複数のユニットセルのソース領域に接続するように形成されており、それにより複数のユニットセルが並列に接続されることになる。ソースパッド41の周囲には、ゲートパッド45に接続したゲート配線44が形成されている。外部の制御回路からゲートパッド45に印加されたゲート電圧は、当該ゲートパッド45およびゲート配線44を通して各ユニットセルのゲート電極に供給される。なお、通常の製品としてのMOSFETでは、温度センサーや電流センサー用の電極もチップ5上に形成される場合が多いが、それらの電極の有無は本発明との関係が薄いため、ここでは省略している。また本発明において、ゲートパッド45の位置や個数、ゲート配線44の形状、並びにソースパッド41の形状や個数等は任意でよく、製品ごとに多種多様のケースが有り得る。図2は、実施の形態1に係る炭化珪素MOSFETの、炭化珪素内部の表面上面近傍の断面を模式的に示す平面図である。MOSFETのユニットセルが複数個並列配置された活性領域を、第2導電型の終端ウェル領域27、第2導電型の終端低抵抗領域28、第2導電型のJTEJunctionTerminationExtension領域50が取り囲み、JTE領域50から離間して第1導電型のフィールドストップ領域13がさらにそれらを取り囲んでいる。本実施の形態では、炭化珪素半導体の活性領域に互いに孤立したユニットセルが配置された構成を示すが、ユニットセルが互いに孤立せずに櫛形に接続された構成でもよい。また図2においては、各ユニットセルが正方形であり、隣り合うユニットセルの列ごとにユニットセルのピッチを半周期ずらすことでユニットセルを千鳥状に配列させた形態を示しているが、ユニットセルの形状および配置は任意でよい。例えば、ユニットセルは長方形や六角形でもよいし、縦横に等ピッチで配列されていてもよい。図3は本実施の形態に係るMOSFETの端部の縦断面図、例えば図1に示すA-A線に沿った断面図である。また図4は、MOSFETのユニットセルが配置される活性領域の縦断面図、例えば図1のB-B線に沿った断面図である。図3および図4に示すように、本実施の形態に係る炭化珪素MOSFETは、第1導電型の半導体基板1およびその上に形成されたエピタキシャル層である第1導電型のドリフト層2から成るエピタキシャル基板を用いて形成されたものである。半導体基板1の裏面下面には、オーミック電極42を介してドレイン電極43が配設される。またドリフト層2の表面上面部には、第2導電型のウェル領域20が選択的に複数形成されている。ウェル領域20表面部分には、第1導電型のソース領域12、および、ソース領域12を貫通してその下のウェル領域20に達する第2導電型のウェルコンタクト領域21が形成されている。なお、ドリフト層2において、ウェル領域20に隣接する部分互いに隣り合うウェル領域20に挟まれた領域がJFET領域となる。またウェル領域20内の表面部にはソース領域12に接続する一部がソース領域12と重なる第1導電型のソースエクステンション領域10が選択的に形成される。またウェル領域20の端部にはJFET領域に接続する一部がJFET領域に重なる第1導電型のJFETエクステンション領域11が選択的に形成されている。本実施の形態のMOSFETでは、ソースエクステンション領域10とJFETエクステンション領域11とで挟まれた領域がチャネル領域となる。本発明において、JFETエクステンション領域11が、隣り合うウェル領域20に跨らずに、ウェル領域20ごとに孤立して配設されている点が特徴的である。すなわち各ウェル領域20の端部に形成されたJFETエクステンション領域11同士の間は接続しておらず、間隔が設けられる。従って、JFET領域は、図3に点線で示すように、JFETエクステンション領域11に囲まれた部分6と、その下のウェル領域20に囲まれた部分7とを含むことになる。以下、JFETエクステンション領域11に囲まれたJFET領域の部分6を第1JFET領域、ウェル領域20に囲まれたJFET領域の部分7を第2JFET領域と称す。図2にも示したように、チップ5の外周部終端部のドリフト層2表面には、複数のユニットセルが配置された活性領域を取り囲むように第2導電型の終端ウェル領域27が形成され、終端ウェル領域27の表面部には、第2導電型の終端低抵抗領域28が形成されている。また終端ウェル領域27を囲むように、第2導電型のJTE領域50が形成されており、さらにJTE領域50の外側に、第1導電型のフィールドストップ領域13が形成されている。ドリフト層2上には、ウェル領域20および終端ウェル領域27の一部を覆うゲート絶縁膜30と、チップ5の外周部などゲート絶縁膜30が形成された以外の領域を覆うフィールド酸化膜31とが形成されている。ゲート絶縁膜30の上には、チャネル領域ソースエクステンション領域10とJFETエクステンション領域11との間の領域の上方に延在するゲート電極35が形成されている。ゲート絶縁膜30およびゲート電極35は、JFET領域を覆い、且つ隣接するウェル領域20に跨って配設されている。ゲート電極35は層間絶縁膜32により覆われており、層間酸化膜32上にソース電極として機能するソースパッド41、ゲート配線44が配設される。ソースパッド41は、層間絶縁膜32に形成されたコンタクトホールを通して、各ユニットセルのソース領域12およびウェルコンタクト領域21に、オーミック電極40を介して接続する。またソースパッド41は、層間絶縁膜32に形成されたコンタクトホールを通して、終端低抵抗領域28にもオーミック電極40を介して接続される。図3に示すように、ゲート電極35は、チップ5の外周部のフィールド酸化膜31上にまで延在しており、層間酸化膜32に形成されたコンタクトホールを通してゲート配線44に接続される。それによってゲート電極35は、図1に示したゲートパッド45に電気的に接続される。ここで、図4に示すように、ウェル領域20間のJFET領域の中央をユニットセルの境界として規定する。つまり各ユニットセルには、1つのウェル領域20を用いて形成されたMOSFET素子が属することになる。図5~図7は、それぞれユニットセルの表面近傍断面を模式的に示した平面図である。図5は図4のC-C線に沿った断面、図6は図4のD-D線に沿った断面、図7は図4のE-E線に沿った断面を示している。これらの図に示すように、各ユニットセルにおいては、四角形のウェル領域20が配設され、その中央部にソース領域12およびウェルコンタクト領域21が形成される。ソースエクステンション領域10はソース領域12の外周部に跨るフレーム状に形成され、JFETエクステンション領域11はウェル領域20の外周部に跨るフレーム状に形成される。先に述べたように、MOSFETのチャネル領域は、ソースエクステンション領域10とJFETエクステンション領域11とに囲まれた領域の表面部になる。つまり図6に示すソースエクステンション領域10とJFETエクステンション領域11との間隔L1が、当該MOSFETのチャネル長となる。図5に示すゲート電極35はチャネル領域を覆うように形成されるが、図4に示したようにゲート電極35は隣接するユニットセルに跨るため、ゲート電極35全体としては層間酸化膜32のコンタクトホールの部分が開口された網目状のパターンとなっている。ここで、JFETエクステンション領域11で囲まれた第1JFET領域6の幅すなわち隣り合うJFETエクステンション領域11間の間隔をL2とする。ユニットセルの境界はJFET領域の中央部であるので、図6の如く、JFETエクステンション領域11の端とユニットセルの端との距離はL2/2と表される。またウェル領域20に囲まれた第2JFET領域7の幅をL3とすると、図7の如く、ソース領域12の端とユニットセルの端との距離はL3/2と表される。上記したように本発明では、JFETエクステンション領域11が、ウェル領域20ごとに孤立している点が特徴的である。すなわち第1JFET領域6の幅L2が0よりも大きいL2>0。第1JFET領域6の幅L2と第2JFET領域7の幅L3との関係は様々な態様が考えられるが、詳細は後述する。また本発明のさらに特徴的な点は、JFETエクステンション領域11の端とウェル領域20の端との距離、すなわちL2とL3との差の絶対値の半分|L2-L3|/2の値が、各ユニットセル内で一定であり、且つ、全てのユニットセルで等しくなることである。なお、図5~図7ではユニットセルの各要素を4つのコーナー部がそれぞれ90度の正方形として描いたが、写真製版技術を用いてこのようなパターンを形成すると、実際には図8図6と同じ断面に相当のように、各要素のコーナー部が丸みを帯びることがしばしばある。その場合、ソースエクステンション領域10の外周のコーナー部に生じる丸みを考慮して、それを囲むJFETエクステンション領域11の内周のコーナー部に意図的に丸みをつけることで、チャネル長を一定にすることが望ましい。例えば図8に示すように、ソースエクステンション領域10の外周のコーナー部に写真製版処理によって生じる丸みの曲率半径をr1とする。このときJFETエクステンション領域11の内周のコーナー部が、r1よりもL1だけ大きい曲率半径r2を持ちr2-r1=L1、且つ、r2の中心位置がr1の中心位置と重なるように、JFETエクステンション領域11の形状を設計する。すると、ユニットセル内におけるチャネル長が、ソースエクステンション領域10およびJFETエクステンション領域11のコーナー部を含めた全ての位置で一定になる。その結果、導通時に流れる電流オン電流の分布が均一化され、所望の特性を持つ半導体装置を得ることができる。以下、図9~図35を参照しつつ、図1~図4に示した実施の形態1に係る炭化珪素半導体装置、具体的にはMOSFETの製造方法を説明する。なお各工程を示す縦断面図図9、図10、図14~図35は、チップ5の外周部終端部を含んでいない、ユニットセルが多数配列された任意の位置に対応しており、具体的には2つのユニットセルに跨った部分の領域を示している。まず、第1導電型の半導体基板1を用意する。半導体基板1は、表面がc軸方向に対して8°以下に傾斜されていてもよいし、傾斜していなくても良く、どの様な面方位を有していてもよい。なお、ここでは半導体基板1は炭化珪素半導体であるが、本発明を他のワイドバンドギャップ半導体例えば窒化ガリウムや窒化アルミニュームやダイヤモンド等に適用する場合は、それに応じた材料の半導体基板1を使用する。半導体基板1上に、エピタキシャル結晶成長により第1導電型のドリフト層2を形成する。ドリフト層2における第1導電型の不純物濃度は、例えば1×1013cm3~1×1018cm3程度であり、ドリフト層2の厚みは例えば4μm~200μm程度である。その後、フォトリソグラフィー技術を用いて、図9のようにウェル領域20の形成領域上が開口された注入マスク100を形成する。注入マスク100はフォトレジストで形成されていてもよいし、フォトレジストをマスクに用いてパターニングしたシリコン酸化膜で形成されていてもよい。そして注入マスク100を用いて不純物のイオン注入を行い、第2導電型のウェル領域20を形成する。図示は省略するが、このイオン注入の際、終端ウェル領域27図3も同時に形成してもよい。この注入の際には、半導体基板1を積極的に加熱しなくてもよいし、100°C~800°Cで加熱してもよい。また注入する不純物は、形成する不純物領域ここではウェル領域20の導電型がn型の場合には窒素またはリンが好適であり、導電型がp型の場合にはアルミニュームまたは硼素が好適である。また、ウェル領域20のドリフト層2表面からの深さ厚さは、ドリフト層2の底面を超えない範囲で、例えば0.3μm~2.0μm程度に設定される。また、ウェル領域20の不純物濃度はドリフト層2の不純物濃度を超える範囲で、例えば1×1015cm3~1×1019cm3程度に設定される。但し、ウェル領域20の最表面近傍に限っては、炭化珪素半導体装置のチャネル領域における導電性を高めるために、ウェル領域20の第2導電型の不純物濃度がドリフト層2の第1導電型の不純物濃度を下回っていてもよい。ここで、垂直性の高い注入マスク100を用いてウェル領域20を形成した場合、ドリフト層2中で高加速エネルギー注入による不純物の横方向散乱が生じるため、ウェル領域20の形状は、特に意図的に基板斜め方向から注入しなければ、図10に示すように逆テーパー形状となるウェル領域20に関しては、上部よりも底部が狭い形状例えば図14をテーパー形状、その逆の形状例えば図10を逆テーパー形状と定義する。注入マスク100の端部から注入不純物の横方向への広がり距離L4は、0.3μm前後からそれ以上にも及ばせることができる。例えば図11は、不純物としてAlを、500keVの加速エネルギー、8×1013cm2のドーズ量で、炭化珪素基板に注入したときの分布を数値計算した結果を示している。また図12は、その条件で形成されたウェル領域20の基板表面から0.5μmの深さにおける水平方向基板の表面に平行な方向のAlの分布を示している。例えばドリフト層2の第1導電型の不純物濃度が1×1016cm3であるとすると、図11および図12から分かるように、上記の条件では、マスクエッジから0.3μmほどドリフト層2側に広がってウェル領域20が形成され、当該ウェル領域20は逆テーパー形状となる。また図13はAl濃度が表面からおよそ0.8μmまでの深さに渡って略均一になるように多段注入加速エネルギーが異なる複数回の注入を行った同様の結果であるが、この場合もやはり、ドリフト層2の表面から深い位置で0.3μmほど水平方向にウェル領域20が広がり、逆テーパー形状となることが分かる。このようにウェル領域20を逆テーパー形状にすると、MOSFETのオフ時に、ウェル領域20の底端部近傍から広がる空乏層によってJFET領域の遮蔽効果が促進され、ゲート絶縁膜30に生じる電界が低減し、半導体装置の信頼性が向上する。また、ドリフト層2の表面から離れた深い位置が濃度ピークとなるような不純物のイオン注入によりウェル領域20を形成した場合、図11に示されるように、ウェル領域20の不純物濃度が高い領域高濃度領域は、ドリフト層2の表面から離れた深い位置に留まる。つまりチャネル領域となるウェル領域20の浅い部分にまで高濃度領域が及ばないので、しきい値電圧が低く、チャネル抵抗の低いMOSFETを得ることができる。ところで注入マスク100の形状をテーパー形状とすることもでき、これもしばしば生じる注入マスク100に関しては、底部よりも上部が狭い形状例えば図14をテーパー形状と定義する。注入マスク100をテーパー形状にすると、それをマスクにする不純物のイオン注入によって形成されるウェル領域20は、図14の如く、テーパー形状となる。また、ドリフト層2表面から離れた深い位置が濃度ピークとなるような不純物のイオン注入によりウェル領域20を形成した場合、注入マスク100の傾斜した側面を突き抜けてドリフト層2に達する不純物の影響により、図15の如く、ウェル領域20の第2導電型の不純物の高濃度領域29が、ドリフト層2の端部で表面付近にまで達するような分布を得ることができる。つまりウェル領域20の深さ方向の不純物濃度ピークの位置は、端部以外の部分では深い位置であるが、端部近傍ではその位置が浅くなり、ウェル領域20の上面に達する。この場合、チャネル領域となるウェル領域20の浅い部分にまで高濃度領域29が及ぶため、MOSFETのオン動作時に、ドリフト層2からウェル領域20内への空乏層の伸びを抑える効果が得られる。この場合、チャネル長の短い例えば1μm未満MOSFETにおいて、リーク電流が低減される。このようにウェル領域20の形状は、注入マスク100の形状やイオン注入の条件によって多種多様であるが、便宜上、以降の工程は主に図9の構造に基づいて説明する。ウェル領域20の形成の後、図16に示すように、注入マスク100の表面に対する極微量の等方性エッチングを行うことで、注入マスク100の細線化処理を行う第1の細線化処理。この第1の細線化処理は、例えば注入マスク100をフォトレジストで構成した場合は、酸素プラズマによる気相中での処理や、アセトンなどの有機溶媒による液相中での処理によって実施できる。また注入マスク100をシリコン酸化膜で構成した場合は、バッファードフッ酸や希フッ酸による液相中での処理によって実施可能である。第1の細線化処理における注入マスク100表面のエッチング量は0.1~1μm、より好ましくは0.1~0.5μmであればよい注入マスク100の左右両面がエッチングされるので、注入マスク100はこのエッチング量の2倍だけ細線化される。以下、第1の細線化処理が施された注入マスク100を注入マスク100aと称す。ここで、注入マスク100aがフォトレジストの場合は、この後行われる写真製版処理の現像液で溶解しないように、200°C以上でハードベークを行う。なお、ハードベークを行うとフォトレジストは若干縮小するため、注入マスク100aはさらに細線化される。あるいは上記のハードベークに代えて、図17のようにフォトレジストの注入マスク100aの表面を厚さ100nm程度のシリコン酸化膜33で覆うことで、この後の写真製版処理の現像液に浸されないようにしてもよい。続いて、写真製版により図18のようにフォトレジストから成る注入マスク103を形成する。図19は、図16のように注入マスク100aの表面にシリコン酸化膜33を設けた場合を示している。そして今度は、図20のように、注入マスク103の表面に対する極微量の等方性エッチングを行うことで、注入マスク103の細線化処理を行う第2の細線化処理。注入マスク103はフォトレジストであるので、第2の細線化処理は、酸素プラズマによる気相中での処理やアセトンなどの有機溶媒による液相中での処理より実施可能である。図21は、図16のように注入マスク100aの表面にシリコン酸化膜33を設けた場合を示している。以下、第2の細線化処理が施された注入マスク103を注入マスク103aと称す。注入マスク103aの下の領域がチャネル領域となり、注入マスク103aの幅はチャネル長、すなわちソースエクステンション領域10とJFETエクステンション領域11との間の距離を規定するものとなる。チャネル領域がウェル領域20内に位置するようにするために、注入マスク103aはウェル領域20上の領域内に、ウェル領域20の端に跨らないように形成されることが好ましい。ここで、注入マスク100aがハードベークしたフォトレジストの場合、図20に示すように、第2の細線化処理によって注入マスク100aも若干縮小して細線化がさらに進むが、図21のように注入マスク100aをシリコン酸化膜33で覆っていた場合や、注入マスク100aがシリコン酸化膜である場合は、注入マスク100aの幅に変化はない。図22は第2の細線化処理前形成直後の注入マスク103の電子顕微鏡写真であり、図23は第2の細線化処理後の注入マスク103aの電子顕微鏡写真である。図22に示す注入マスク103は幅1.2μmのフォトレジストパターンである。これに第2の細線化処理として酸素プラズマ処理を行うことにより、図23に示す幅が約0.5μmの注入マスク103aが得られた。第2の細線化処理後の注入マスク103aに側面形状に劣化が無いことが分かる。図24は、注入マスク103の形成時写真製版後の寸法と、第2の細線化処理後エッチング後の注入マスク103aの寸法との関係を示す図である。これは第2の細線化処理として酸素プラズマ処理を行ったときの実験結果である。第2の細線化処理を行うことにより、写真製版の解像限界である幅1μm以下の注入マスク103aを作製することができた。また細線化後の注入マスク103aの寸法ばらつきも非常に小さいことが確認できた。このことは、細線化後の注入マスク103aの幅が、注入マスク103の幅と酸素プラズマ処理時間を調整することによって精度よく制御可能であることを意味している。レジスト厚の犠牲量をより少なくして注入マスク103aの寸法精度をより高くするために、写真製版処理で予め微細な注入マスク103を形成しておき、酸素プラズマ処理時間を短くすることが望ましい。但し、細線化処理しなくても充分に細い幅の注入マスク103を形成可能であれば、第2の細線化処理は省略してもよい。その場合、細線化処理を行うよりも高い寸法精度が得られる。次に、図25に示すように、注入マスク100a,103aをマスクとして用いる不純物のイオン注入により、第1導電型のソースエクステンション領域10およびJFETエクステンション領域11を同時に形成する。ソースエクステンション領域10およびJFETエクステンション領域11の深さは、それらの底面がウェル領域20の底面を超えないように設定される。またソースエクステンション領域10およびJFETエクステンション領域11の不純物濃度は、ウェル領域20の不純物濃度を超える範囲で、例えば5×1016cm3~1×1018cm3程度であり、それらの全体が空乏化しているわけではない。またこのイオン注入は、注入時の横方向散乱によってソースエクステンション領域10とJFETエクステンション領域11とが相互に接続しないような加速エネルギーで行われる。ソースエクステンション領域10およびJFETエクステンション領域11の基板深さ方向の不純物分布は、均一な分布でもよいし、上側基板表面側で低濃度、下側基板奥側で高濃度となる分布でもよい。特に後者の場合、ゲート電極35、ゲート絶縁膜30およびドリフト層2で構成されるMOS構造において、ドリフト層2の表面部のイオン注入による結晶欠陥などの影響により、ゲート絶縁膜30の品質が悪化することを防止でき、高品質のMOS構造を実現できる。図25のように、ソースエクステンション領域10はウェル領域20内部に位置する。またJFETエクステンション領域11は、ウェル領域20の端部を包含しつつ、ドリフト層2に接続されているつまりウェル領域20の端部に跨っている。図25に示すL1,L2は、図6あるいは図8に示したものに対応している。ソースエクステンション領域10とJFETエクステンション領域11との間隔L1は、MOSFETのチャネル長となるが、これは注入マスク103aの幅によってほぼ決定される。図22~図24を用いて説明したように、注入マスク103aの幅は精度よく制御可能である。従来のMOSFETソースエクステンション領域10およびJFETエクステンション領域11を有さない構造のチャネル長は、ウェル領域を形成するためのマスクと、ソース領域を形成するためのマスクの両方の寸法および位置合わせ精度に依存する。つまり2回の写真製版およびイオン注入によってチャネル長が決定されていた。それに対し本実施の形態のMOSFETのチャネル長は注入マスク103aの1回の写真製版、細線化処理およびイオン注入によって決定されるため、ユニットセル内におけるチャネル長の均一性並びにウェハ内のチャネル長の均一性を従来よりも格段に向上でき、電気特性のバラツキが小さい装置を得ることができる。また注入マスク100aの直下には、JFETエクステンション領域11を形成するための第1導電型の不純物が注入されないので、隣り合うJFETエクステンション領域11は間隔L2をもって互いに離間する。つまりJFET領域は、JFETエクステンション領域11で囲まれた第1JFET領域6の部分と、ウェル領域20で囲まれた第2JFET領域7の部分を含む構成になる。JFET領域の表面部全体の不純物濃度を高くしないため、MOSFETのオフ時にゲート絶縁膜30に印加される電界が緩和され、装置の信頼性が向上する。また第2JFET領域7に隣接するウェル領域20の端部位置は、注入マスク100の幅で決定され、第1JFET領域6に隣接するJFETエクステンション領域11の端部位置は、注入マスク100を細線化することで自己整合的に形成された注入マスク100aの幅で決定される。その結果、上記したようにJFETエクステンション領域11の端とウェル領域20の端との距離、すなわちJFETエクステンション領域11の間隔L2とウェル領域20の間隔L3図7の差の絶対値の半分|L2-L3|/2の値は、各ユニットセルで一定になり、且つ、全てのユニットセルで等しくなる。その結果、MOSFETのオフ時に、ゲート絶縁膜30に印加される電界のアンバランスが生じず、装置の信頼性が向上する。図15に示したテーパー形状でその高濃度領域29が表面に達する構造のウェル領域20を形成した場合、図26のようにJFETエクステンション領域11のチャネル領域側の端部がウェル領域20の表面部で高濃度領域29に接続するようにしてもよい。この構成によれば、MOSFETのオン時においてJFETエクステンション領域11からチャネル領域へ伸びる空乏層の伸びが抑えられるので、短チャネル効果が抑制される。従ってチャネル長をより短く設定することが可能となる他、ひいてはMOSFETの高しきい値電圧と低オン抵抗化を両立することも可能となる。また図10に示した逆テーパー形状のウェル領域20を形成した場合、図27に示すように、第1JFET領域6に隣接するJFETエクステンション領域11の間隔L2よりも第2JFET領域7に隣接するウェル領域20の間隔L3を短くしてもよい。この構成によれば、MOSFETのオフ時に、ウェル領域20の端から伸びる空乏層による遮蔽効果によって、比較的不純物濃度の高いJFETエクステンション領域11が電界強度分布に与える影響が緩和される。それによりJFET領域直上のゲート絶縁膜30に印加される電界がさらに緩和され、MOSFETの信頼性向上の効果を奏する。その後、ドリフト層2上に写真製版処理により所定形状の注入マスクフォトレジストまたはシリコン酸化膜を形成し、第2導電型の不純物をイオン注入することによりJTE領域50図3を形成する。続いて、ドリフト層2上に所定形状の注入マスクを形成し、第1導電型の不純物をイオン注入することにより、ソース領域12図28およびフィールドストップ領域13図3を形成する。ソース領域12の深さは、その底面がウェル領域20の底面を超えないように設定され、その不純物濃度の値は、ウェル領域20の不純物濃度の値を超える範囲で、例えば1×1017cm3~1×1021cm3程度とする。さらに、ウェル領域20とソースパッド41との良好な金属接触を実現するために、ウェル領域20の不純物濃度よりも高い第2導電型の不純物濃度を有するウェルコンタクト領域21をイオン注入により形成する。このイオン注入は、ドリフト層2を150°C以上の温度に加熱して行うことが望ましい。それにより、シート抵抗の低いウェルコンタクト領域21が形成される。ウェルコンタクト領域21と同時に、第2導電型の終端低抵抗領域28図3をイオン注入により形成してもよい。終端ウェル領域27内に終端低抵抗領域28を設けることで、終端ウェル領域27における寄生抵抗を減少させることができ、例えばdV/dt耐量の優れた終端構造を得ることができる。もちろん終端低抵抗領域28は、ウェルコンタクト領域21と別の工程で形成してもよい。ここで、図29のように基板全面に第1導電型の不純物をイオン注入することで、JFET領域第1JFET領域6および第2JFET領域7およびウェル領域20の下部に、ドリフト層2の不純物濃度よりも高い不純物濃度を有する第1導電型の電流制御層8を形成してもよい。この電流制御層8を設けるとJFET領域が低抵抗化されるため、MOSFETのオン抵抗が低減されると共に、逆バイアス印加時に、ウェル領域20とドリフト層2との間で起こるアバランシェ降伏がより安定化する効果も得られる。電流制御層8の不純物濃度は、ウェル領域20内の第2導電型の最大不純物濃度よりも低く、ドリフト層2内の第1導電型の不純物濃度よりも高い。その値は例えば1×1016cm3~1×1018cm3程度に設定される。また電流制御層8の深さ方向の不純物濃度分布は一様でなくてもよい。なお、電流制御層8の形成は、ドリフト層2を形成した後、上記の各工程の前後のいずれのタイミングで行ってもよい。あるいは、ドリフト層2のエピタキシャル成長と同時に電流制御層8を形成してもよい。その場合、ドリフト層2のエピタキシャル成長の途中で、導入する第1導電型の不純物を増やし、ドリフト層2の上部分を電流制御層8としてピタキシャル成長させる。その後、アルゴンまたは窒素等の不活性ガス雰囲気、若しくは、真空中において1500°C~2200°Cの範囲内の温度で0.5分~60分程度の熱処理を行うことで、注入された不純物を電気的に活性化させる。この熱処理は、ドリフト層2の表面、もしくはドリフト層2の表面並びに半導体基板1の裏面およびそれらの端面を、炭素からなる膜で覆われた状態で行ってもよい。そうすることで、熱処理の際に装置内の残留水分や残留酸素などによるエッチングによって、ドリフト層2の表面荒れが発生することを防止できる。次に、ドリフト層2の表面に熱酸化によるシリコン酸化膜を形成し、当該熱酸化膜をフッ酸により除去することにより、ドリフト層2表面の変質層を除去して清浄な面を得る。その後、ドリフト層2上に例えばCVDChemicalVaporDeposition法などでシリコン酸化膜を堆積してパターニングすることにより、活性領域以外の部分を覆うフィールド酸化膜31を形成する。フィールド酸化膜31の膜厚は、0.5μm~2μm程度でよい。さらに、例えば熱酸化法または堆積法によりドリフト層2の表面にシリコン酸化膜を形成することでゲート絶縁膜30を形成する。必要に応じて、ゲート絶縁膜30に対し、NOやN2Oなどの窒化ガス雰囲気やアンモニア雰囲気における熱処理や、アルゴンなどの不活性ガス中での熱処理を施してもよい。その後、ゲート電極35の材料となるポリシリコンをCVD法により堆積し、写真製版処理およびエッチングによりパターニングし、ゲート電極35を形成する。ゲート電極35を構成するポリシリコンは、リンや硼素を含有して低シート抵抗であることが望ましい。リンや硼素は、ポリシリコンの成膜中に取り込まれてもよいし、イオン注入とその後の熱処理によって活性化することによってもよい。さらに、このゲート電極はポリシリコンと金属および金属間化合物の多層膜であってもよい。なおゲート電極35は、ソース領域12上の領域には形成されない。MOSFETのオン抵抗を低減するためには、ソース領域12とオーミック電極40とのコンタクト抵抗が低いことが望ましく、そのためにはソース領域12中の第1導電型の不純物濃度を高くする必要がある。一方、特にイオン注入によって形成された高不純物濃度のソース領域12の表面に良質なゲート絶縁膜30を形成することは難しいため、高不純物濃度のソース領域12上にゲート電極35およびゲート絶縁膜30を形成してMOS構造を形成すると、ゲートリーク電流の増加などの不具合が生じる。そのため、ソース領域12の上にはゲート電極35を形成せず、その上面はオーミック電極40または層間酸化膜32に接続していることが望ましい。次に、CVD法などによって層間絶縁膜32を堆積する。そして例えばドライエッチング法によって、層間酸化膜32に、ソース領域12、ウェルコンタクト領域21および終端ウェル領域27の各表面に達するコンタクトホールソースコンタクトホールおよびウェルコンタクトホールを形成する。このとき層間酸化膜32に、ゲート電極35の表面に達するコンタクトホールゲートコンタクトホールも同時に形成してもよい。それによりプロセス工程を簡略化でき、チップ製造時のコストを削減できる。続いて、層間絶縁膜32の各コンタクトホールの底に露出した炭化珪素ソース領域12、ウェルコンタクト領域21および終端ウェル領域27の表面にオーミック電極40を形成する。オーミック電極40は、ソース領域12、ウェルコンタクト領域21および終端低抵抗領域28と、この後に形成するソースパッド41とのオーミック接触を得るための層である。オーミック電極40を形成する手法としては、コンタクトホール内を含む基板全面に例えばNiを主とした金属膜を成膜して600~1100°Cでの熱処理を加えることでNiと炭化珪素とが反応したシリサイドを形成し、その後、層間絶縁膜32上の余剰な上記金属層を硝酸や硫酸や塩酸やそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する方法が挙げられる。また余剰な金属膜を除去した後に、再度熱処理を行ってもよい。このときの温度を先の熱処理より高くすることにより、さらにコンタクト抵抗の低いオーミック接触を実現できるオーミック電極40を得ることができる。なおオーミック電極40は、全て同一の金属を用いた金属間化合物シリサイドで形成してもよいし、接続する炭化珪素の導電型に応じて異なる金属を用いた金属間化合物を用いてもよい。MOSFETのオン抵抗を低減させるには、オーミック電極40と第1導電型のソース領域12とのオーミックコンタクト抵抗が低いことが重要であるが、さらにウェル領域20をアース電位に固定したり、MOSFETが内蔵するボディーダイオードの順方向特性を改善したりするために、オーミック電極40と第2導電型のウェルコンタクト領域21との間のコンタクト抵抗も充分低いことが求められるためである。複数の金属を用いた金属間化合物をそれぞれ選択的に形成することは、各金属間化合物を形成するための金属膜を、写真製版技術を用いてパターニングすることにより実現可能である。上記のオーミック電極40を形成する過程で、半導体基板1の裏面に同様の工程でオーミック電極42を形成してもよい。オーミック電極42を設けることにより、半導体基板1とこの後形成するドレイン電極43との間で良好なオーミック接触が得られる。また、先の工程で既にゲートコンタクトホールが形成されおり、且つゲート電極35がポリシリコンであれば、オーミック電極40を形成する工程でゲートコンタクトホールに露出したゲート電極35の部分にもシリサイドが形成される。まだゲートコンタクトホールを形成していなければ、続いて写真製版処理およびエッチング処理により、層間酸化膜32にゲートコンタクトホールを形成する。続いてコンタクトホール内を含む層間酸化膜32上に、Al、Ag、Cu、Ti、Ni、Mo、W、Taおよびそれらの窒化物、あるいはそれらの積層膜、それらの合金などから成る配線材料を、スパッタ法や蒸着法によって形成し、それをパターニングすることでゲート配線44、ゲートパッド45およびソースパッド41をそれぞれ形成する。さらに、半導体基板1の裏面のオーミック電極42上に、Ti、Ni、Ag、Auなどの金属膜を形成してドレイン電極43を形成する。以上の工程により、図30の構成のMOSFETが形成され、図3および図4に示した構成の炭化珪素MOSFETを得ることができる。また図31は、図14のようにウェル領域20をテーパー状にした場合の構成を示している。図32は、図15のようにウェル領域20をテーパー状にし且つ高濃度領域29がウェル領域20表面に達する場合の構成を示している。図33は、図26のようにJFETエクステンション領域11のチャネル領域側の端部がウェル領域20の表面部で高濃度領域29に接続するようにした場合の構成である。図34は、図10のようにウェル領域20を逆テーパー状にした場合の構成を示している。さらに図35は、図27のようにウェル領域20を逆テーパー状にし、且つJFETエクステンション領域11の間隔L2よりもウェル領域20の間隔L3を短くした場合の構成を示している。また図示は省略するが、MOSFETの表面側をシリコン窒化膜やポリイミド等の保護膜で覆ってもよい。その場合、保護膜におけるソースパッド41、ゲート配線44およびゲートパッド45上の領域には、外部の制御回路からの配線をそれらの接続できるように開口が形成される。このように本実施の形態によれば、隣り合うJFETエクステンション領域11は所定の間隔L2をもって互いに離間して配設される。つまりJFET領域は、JFETエクステンション領域11で囲まれた第1JFET領域6の部分と、ウェル領域20で囲まれた第2JFET領域7の部分を含む構成になる。JFET領域の表面部全体の不純物濃度が高くならないため、MOSFETの逆バイアス時、ゲート絶縁膜30に印加される電界が緩和され、信頼性の高い半導体装置を得ることができる。またソースエクステンション領域10とJFETエクステンション領域11とが同じ工程図25で形成さるため、両者は深さ方向に同じ不純物濃度分布を持つようになる。そのためチャネル長の均一化によるオン電流バラツキの減少、およびチャネル長の縮小化によるチャネル抵抗の低減が可能となる。さらにJFETエクステンション領域11の端部とウェル領域20の端部の距離|L2-L3|/2がユニットセル内で均一であるため、逆バイアス時におけるゲート絶縁膜30、第1JFET領域6および第2JFET領域7の電界分布が均一化され、半導体装置の高信頼性化が可能となる。また第1導電型の不純物濃度が高いソース領域12上にはゲート電極35を形成せず、その部分にMOS構造が形成されないため、ゲートリーク電流を抑えることができる。ソースエクステンション領域10の上にはゲート電極35を形成してもよいが、その場合、ソースエクステンション領域10の第1導電型の不純物濃度を、少なくとも表面においてソース領域12の第1導電型の不純物濃度よりも低くするとよい。それにより、ゲートリーク電流も抑えられており、ゲート絶縁膜30の信頼性の低下が防止される。またソースエクステンション領域10およびJFETエクステンション領域11の第1導電型の不純物濃度分布は、表面側で低濃度、基板奥側で高濃度とすることにより、ソースエクステンション領域10上およびJFETエクステンション領域11上のMOS構造におけるゲート絶縁膜30の信頼性が向上する。図32のように、第2導電型の不純物濃度の高い高濃度領域29がドリフト層2表面まで延伸する構成をとることで、オン動作時におけるドリフト層2からウェル領域20内へ伸びる空乏層の伸びを抑え、リーク電流の少ないMOSFETを実現することができる。特に図33のように、該高濃度領域29がJFETエクステンション領域11の端部を含む場合、オン動作時におけるドリフト層2およびJFETエクステンション領域11からの空乏層の伸びを抑えて、リーク電流の少ないMOSFETを実現することができる。一方、図34および図35に示したように、ウェル領域20は逆テーパー形状でもよい。特に図35のように、ウェル領域20の第2JFET領域7への張り出し量を、JFETエクステンション領域11の第1JFET領域6側への張り出し量よりも大きくすることで、逆バイアス時におけるゲート絶縁膜30への高電界印加が抑制され、半導体装置の高信頼性化が可能となる。<実施の形態2>図36は、実施の形態2に係る半導体装置である炭化珪素MOSFETの構成を示す縦断面図であり、図37~図39は、その製造方法を説明するための工程図である。図36の如く本実施の形態のMOSFETは、図30の構成に対し、ソースエクステンション領域10を取り囲む第2導電型のソースポケット領域51、JFETエクステンション領域11を取り囲む第2導電型のJFETポケット領域52、およびJFETエクステンション領域11と第2JFET領域7とを繋ぐ第1導電型の電流制御領域9を設けたものである。ソースポケット領域51は、全体がウェル領域20に重ねて形成されており、JFETポケット領域52は一部がウェル領域20に重ねて形成されている。本実施の形態のMOSFETによれば、ソースポケット領域51およびJFETポケット領域52の存在により、JFETエクステンション領域11およびソースエクステンション領域10からチャネル領域への空乏層の伸びが抑えられる。そのため、チャネル長をより短くしても、リーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル長化や短セルピッチ化によるオン抵抗の低減に寄与できる。なお、第1導電型の電流制御領域9は、JFETポケット領域52によってJFETエクステンション領域11と第2JFET領域7とが完全に分離されるのを防ぐ働きをしている。本実施の形態のMOSFETは次の手法により形成可能である。すなわち、実施の形態1で示した図20または図21の工程の後に、注入マスク100a,103aを用いたイオン注入によって図37のように第1導電型のソースエクステンション領域10およびJFETエクステンション領域11を形成する。そして酸素プラズマ処理によるエッチングによって、注入マスク100a,103aに対する更なる細線化処理第3の細線化処理を行う。以下、第3の細線化処理が施された注入マスク100aおよび注入マスク103aをそれぞれ注入マスク100b、注入マスク103bと称す。その後、注入マスク100b,103bをマスクとする第2導電型不純物のイオン注入により、図38のようにソースポケット領域51およびJFETポケット領域52を形成する。ソースポケット領域51およびJFETポケット領域52の深さは、それらの底面がソースエクステンション領域10およびJFETエクステンション領域11の底面を超えるように設定される。このようにソースポケット領域51およびJFETポケット領域52は、ソースエクステンション領域10およびJFETエクステンション領域11に対して自己整合的に形成できる。あるいは、図37の工程の後、第3の細線化処理を行わずに、注入マスク100a,103aをマスクにしたイオン注入を行い、不純物の横方向散乱を利用して、ソースエクステンション領域10を包含するソースポケット領域51、およびJFETエクステンション領域11を包含するJFETポケット領域52を形成してもよい。または、注入マスク100a,103aをマスクにしたイオン注入を行う際に、不純物の斜め注入および基板の回転注入もしくはステップ注入を行うことでも、ソースポケット領域51およびJFETポケット領域52を形成することができる。その場合、ソースポケット領域51およびJFETポケット領域52を、ソースエクステンション領域10およびJFETエクステンション領域11よりも先に形成してもよい。ソースポケット領域51およびJFETポケット領域52の形成後、図39のように、写真製版処理によって注入マスク108を形成し、イオン注入を行うことで電流制御領域9を形成する。電流制御領域9の深さは、JFETポケット領域52の底面を超えるように設定する。また電流制御領域9の不純物濃度はJFETポケット領域52の第2導電型不純物の濃度よりも大きくする必要があるが、高過ぎるとゲート絶縁膜30に印加される電界強度が高くなるため、JFETポケット領域52の第2導電型不純物の濃度を超える範囲で小さいことが望ましい。以降は、実施の形態1において図28以降の図で示した工程と同様の手順を実施することにより、図36のMOSFET構造が得られる。本実施の形態においても、ウェル領域20として、図10、図14、図15に示した構造を適用してもよい。実施の形態2によれば、ソースポケット領域51およびJFETポケット領域52の存在により、JFETエクステンション領域11およびソースエクステンション領域10からチャネル領域への空乏層の伸びが抑えられる。そのため、チャネル長をより短くしても、リーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル長化や短セルピッチ化によるオン抵抗の低減に寄与できる。さらにJFETエクステンション領域11の底面が、第2導電型のJFETポケット領域52で覆われているため、半導体装置への逆バイアス印加時にゲート絶縁膜30に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。<実施の形態3>図40は、実施の形態3に係る半導体装置である炭化珪素MOSFETの構成を示す縦断面図であり、図41,図42は、その製造方法を説明するための工程図である。図40の如く本実施の形態のMOSFETは、図30の構成に対し、ソースエクステンション領域10の底面の一部を覆う第2導電型のソースポケット領域51と、JFETエクステンション領域11の底面の一部を覆う第2導電型のJFETポケット領域52とを、それぞれ設けたものである。JFETエクステンション領域11の底面の一部が第2導電型のJFETポケット領域52で覆われているため、JFETエクステンション領域11が第2JFET領域7に接する距離が、実施の形態1の場合よりも短くなる。そのため、半導体装置への逆バイアス印加時にゲート絶縁膜30に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。本実施の形態のMOSFETは次の手法により形成可能である。すなわち、実施の形態1で示した図20または図21の工程の後に、注入マスク100a,103aを用いたイオン注入によって図41のように第2導電型のソースポケット領域53およびJFETポケット領域52を形成する。そして酸素プラズマ処理によるエッチングによって、注入マスク100a,103aに対する更なる細線化処理第3の細線化処理を施した注入マスク100b,100bを形成する。続いて、注入マスク100b,103bをマスクとする第1導電型不純物のイオン注入により、図42のようにソースエクステンション領域16およびJFETエクステンション領域11を形成する。ソースエクステンション領域16およびJFETエクステンション領域11の深さは、それらの底面がソースポケット領域53およびJFETポケット領域52の底面を超えないように設定される。このようにソースエクステンション領域10およびJFETエクステンション領域11は、ソースポケット領域51およびJFETポケット領域52に対して自己整合的に形成できる。以降は、実施の形態1において図28以降の図で示した工程と同様の手順を実施することにより、図40のMOSFET構造が得られる。本実施の形態においても、ウェル領域20として、図10、図14、図15に示した構造を適用してもよい。実施の形態3によれば、JFETエクステンション領域11の底面の一部が第2導電型のJFETポケット領域52で覆われているため、JFETエクステンション領域11が第2JFET領域7に接する距離が、実施の形態1の場合よりも短くなる。そのため、半導体装置への逆バイアス印加時にゲート絶縁膜30に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。<実施の形態4>図43は、実施の形態4に係る半導体装置である炭化珪素MOSFETの構成を示す縦断面図であり、図44,図45は、その製造方法を説明するための工程図である。図43の如く本実施の形態のMOSFETは、図30の構成に対し、ソースエクステンション領域10の上部に形成された第2導電型のソースポケット領域51と、JFETエクステンション領域11の上部に形成された第2導電型のJFETポケット領域52とを、それぞれ設けたものである。この構成によれば、チャネル領域をMOS界面ウェル領域20の表面から遠ざけることができるので、MOS界面の界面準位がチャネル領域に与える影響を小さくできる。従ってチャネル移動度がより高くなり、チャネル抵抗を低減することができる。本実施の形態のMOSFETは次の手法により形成可能である。すなわち、実施の形態1で示した図20または図21の工程の後に、注入マスク100a,103aを用いたイオン注入によって図44のように第2導電型のソースポケット領域53およびJFETポケット領域52を形成する。続いて、注入マスク100b,103bをマスクとする第1導電型不純物のイオン注入により、図45のようにソースエクステンション領域16およびJFETエクステンション領域11を形成する。ソースエクステンション領域10およびJFETエクステンション領域11の深さは、それらの底面がウェル領域20を超えない範囲であり、ソースポケット領域55およびJFETポケット領域56の深さは、それらの底面がソースエクステンション領域10およびJFETエクステンション領域11の底面を超えない範囲で設定される。このようにソースエクステンション領域10およびJFETエクステンション領域11は、ソースポケット領域51およびJFETポケット領域52に対して自己整合的に形成できる。なお、ソースエクステンション領域10およびJFETエクステンション領域11を、ソースポケット領域51およびJFETポケット領域52より先に形成してもよい。以降は、実施の形態1において図28以降の図で示した工程と同様の手順を実施することにより、図43のMOSFET構造が得られる。本実施の形態においても、ウェル領域20として、図10、図14、図15に示した構造を適用してもよい。実施の形態4によれば、チャネル領域をMOS界面ウェル領域20の表面から遠ざけることができるので、MOS界面の界面準位がチャネル領域に与える影響を小さくできる。従ってチャネル移動度がより高くなり、チャネル抵抗を低減することができる。また上記の各実施の形態では、本発明に係る半導体装置の例として縦型のMOSFETを示したが、本発明の適用はこれに限られず、MOS構造を有するスイッチング素子に広く適用可能である。例えば図30の構成において半導体基板1とオーミック電極42との間に第2導電型からなるコレクタ層を設ければIGBTの構成となるが、IGBTにおいても上記した本発明の効果は得られる。"