"1つの画素を形成する画素形成部が第1副画素部と第2副画素部を含む液晶表示装置であって、複数のデータ信号線と、前記複数のデータ信号線と交差するように設けられ、選択的に駆動される複数の第1走査信号線と、前記複数のデータ信号線と前記複数の第1走査信号線との交差点にそれぞれ対応するように設けられ、画素マトリクスを形成する複数の前記画素形成部と、前記複数の第1走査信号線と対応するように設けられ、選択的に駆動される複数の第2走査信号線と、複数の電位変動用容量配線と、共通電極とを備え、前記第1副画素部は、第1電極が前記第1走査信号線に接続され、第2電極が前記データ信号線に接続され、前記第1走査信号線が選択されている時にオン状態となる第1スイッチング素子と、前記第1スイッチング素子の第3電極に接続され、前記共通電極との間に容量が形成されるように配置された第1画素電極とを含み、前記第2副画素部は、第1電極が前記第1走査信号線に接続され、第2電極が前記データ信号線に接続され、前記第1走査信号線が選択されている時にオン状態となる第2スイッチング素子と、前記第2スイッチング素子の第3電極に接続され、前記共通電極との間に容量が形成されるように配置された第2画素電極と、第1電極が前記第2走査信号線に接続され、第2電極が前記電位変動用容量配線の一つに接続され、前記第2走査信号線が選択されている時にオン状態となる第3スイッチング素子と、前記第3スイッチング素子の第3電極に接続され、前記第2画素電極との間に容量が形成されるように配置された電位変動用容量電極とを含み、各フレーム期間において、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行に対応する第1走査信号線が選択された後で選択されることを特徴とする、液晶表示装置。前記電位変動用容量配線には、1フレーム期間毎に異なる電位が与えられることを特徴とする、請求項1に記載の液晶表示装置。前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項1に記載の液晶表示装置。前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線と前記第2走査信号線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項1に記載の液晶表示装置。前記電位変動用容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置されていることを特徴とする、請求項1に記載の液晶表示装置。前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行の次の行に対応する第1走査信号線が選択された後で選択されることを特徴とする、請求項5に記載の液晶表示装置。前記データ信号線は、前記画素マトリクスの各列につき第1データ信号線と第2データ信号線とからなり、前記電位変動用容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記第1データ信号線と前記第2データ信号線との間に配置され、前記画素マトリクスの各列において、前記第1データ信号線と前記第2データ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記複数の第1走査信号線は、2本を1組として1組ずつ順次に駆動され、各組を構成する2本の第1走査信号線に対応する2本の第2走査信号線は、当該各組の次に駆動される組を構成する2本の第1走査信号線が選択された後で選択されることを特徴とする、請求項1に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎または1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられることを特徴とする、請求項1に記載の液晶表示装置。一定の電位が与えられる複数の保持容量配線を更に備え、前記第1副画素部では、前記保持容量配線と前記第1画素電極とによって容量が形成され、前記第2副画素部では、前記保持容量配線と前記第2画素電極とによって容量が形成されることを特徴とする、請求項1に記載の液晶表示装置。前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項9に記載の液晶表示装置。前記保持容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項9に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項10に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線と前記第2走査信号線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項10に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置されていることを特徴とする、請求項10に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記データ信号線は、前記画素マトリクスの各列につき第1データ信号線と第2データ信号線とからなり、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記第1データ信号線と前記第2データ信号線との間に配置され、前記画素マトリクスの各列において、前記第1データ信号線と前記第2データ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記複数の第1走査信号線は、2本を1組として1組ずつ順次に駆動され、各組を構成する2本の第1走査信号線に対応する2本の第2走査信号線は、当該各組の次に駆動される組を構成する2本の第1走査信号線が選択された後で選択されることを特徴とする、請求項10に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項11に記載の液晶表示装置。前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行の次の行に対応する第1走査信号線が選択された後で選択されることを特徴とする、請求項1に記載の液晶表示装置。一定の電位が与えられる複数の保持容量配線を更に備え、前記第1副画素部では、前記保持容量配線と前記第1画素電極とによって容量が形成され、前記第2副画素部では、前記保持容量配線と前記第2画素電極とによって容量が形成され、前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項17に記載の液晶表示装置。前記第1スイッチング素子,前記第2スイッチング素子,および前記第3スイッチング素子は、金属酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項1に記載の液晶表示装置。駆動周波数が240Hz以上であることを特徴とする、請求項19に記載の液晶表示装置。図49に示した構成によると、表示パネルの周辺領域に所定本数典型的には12本の保持容量配線幹が形成されており、表示領域に配設されている保持容量配線は周辺領域で保持容量配線幹にまとめられている。図において上下方向に隣接する画素間で保持容量配線CS1,CS2を共用する場合であっても、具体的には、1080本の走査信号線GLを有する液晶表示装置には1080本の保持容量配線が設けられており、それら1080本の保持容量配線が周辺領域において例えば12本の保持容量配線幹にまとめられている。ところで、1本の保持容量配線幹の負荷容量の大きさは、当該保持容量配線幹と他の電極や配線とによって形成される容量と、当該保持容量配線幹に接続された保持容量配線と他の電極や配線とによって形成される容量との合計になる。すなわち、1本の保持容量配線幹の負荷容量の大きさは、当該保持容量配線幹に接続される保持容量配線の本数に大きく依存する。従って、保持容量配線幹に接続される保持容量配線の本数が多くなるにつれて、当該保持容量配線幹の負荷容量も大きくなる。また、第1副画素部94と第2副画素部95とで画素電極の電位を異ならせるために、保持容量配線については交流駆動が行われている。すなわち、保持容量配線幹についても交流駆動が行われている。このため、特に大型の液晶表示装置においては、外部から与えられる信号電位の遅延に起因する表示品位の低下が生じうる。この点に関し、信号電位の遅延を防止するために保持容量配線幹の幅配線パターン幅を大きくして配線抵抗を小さくすることが考えられる。しかしながら、保持容量配線幹の幅を大きくすることによって額縁サイズが大きくなるので、装置の小型化を実現することはできない。また、図50に示した構成によると、以下の理由により充分な表示品位を保つことができない。第2走査信号線G2Lが選択状態になると、トランジスタT3がオン状態となることによって、画素電極E2と容量電極E3との間で電荷が移動する。その後、トランジスタT3がオフ状態になると、容量電極E3の電位は、次にトランジスタT3がオン状態になるまでの期間、保持される。ところで、トランジスタT2がオン状態になったときに画素電極E2に与えられる電位は表示画像によって異なるので、トランジスタT3がオン状態となることによって容量電極E3に与えられる電位についても表示画像によって異なる。すなわち、トランジスタT3がオフ状態になってからトランジスタT3がオン状態になるまでの期間に保持される容量電極E3の電位は、一定の電位ではない。従って、トランジスタT3がオン状態になったときの画素電極E2の電位の変動についても一定ではない。このため、例えば、第1副画素部97内の画素電極E1と第2副画素部98内の画素電極E2との間で充分な電位差が生じないことがある。そこで本発明は、1つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することを目的とする。本発明の第1の局面は、1つの画素を形成する画素形成部が第1副画素部と第2副画素部を含む液晶表示装置であって、複数のデータ信号線と、前記複数のデータ信号線と交差するように設けられ、選択的に駆動される複数の第1走査信号線と、前記複数のデータ信号線と前記複数の第1走査信号線との交差点にそれぞれ対応するように設けられ、画素マトリクスを形成する複数の前記画素形成部と、前記複数の第1走査信号線と対応するように設けられ、選択的に駆動される複数の第2走査信号線と、複数の電位変動用容量配線と、共通電極とを備え、前記第1副画素部は、第1電極が前記第1走査信号線に接続され、第2電極が前記データ信号線に接続され、前記第1走査信号線が選択されている時にオン状態となる第1スイッチング素子と、前記第1スイッチング素子の第3電極に接続され、前記共通電極との間に容量が形成されるように配置された第1画素電極とを含み、前記第2副画素部は、第1電極が前記第1走査信号線に接続され、第2電極が前記データ信号線に接続され、前記第1走査信号線が選択されている時にオン状態となる第2スイッチング素子と、前記第2スイッチング素子の第3電極に接続され、前記共通電極との間に容量が形成されるように配置された第2画素電極と、第1電極が前記第2走査信号線に接続され、第2電極が前記電位変動用容量配線の一つに接続され、前記第2走査信号線が選択されている時にオン状態となる第3スイッチング素子と、前記第3スイッチング素子の第3電極に接続され、前記第2画素電極との間に容量が形成されるように配置された電位変動用容量電極とを含み、各フレーム期間において、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行に対応する第1走査信号線が選択された後で選択されることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記電位変動用容量配線には、1フレーム期間毎に異なる電位が与えられることを特徴とする。本発明の第3の局面は、本発明の第1の局面において、前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。本発明の第4の局面は、本発明の第1の局面において、前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線と前記第2走査信号線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。本発明の第5の局面は、本発明の第1の局面において、前記電位変動用容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置されていることを特徴とする。本発明の第6の局面は、本発明の第5の局面において、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行の次の行に対応する第1走査信号線が選択された後で選択されることを特徴とする。本発明の第7の局面は、本発明の第1の局面において、前記データ信号線は、前記画素マトリクスの各列につき第1データ信号線と第2データ信号線とからなり、前記電位変動用容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記第1データ信号線と前記第2データ信号線との間に配置され、前記画素マトリクスの各列において、前記第1データ信号線と前記第2データ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記複数の第1走査信号線は、2本を1組として1組ずつ順次に駆動され、各組を構成する2本の第1走査信号線に対応する2本の第2走査信号線は、当該各組の次に駆動される組を構成する2本の第1走査信号線が選択された後で選択されることを特徴とする。本発明の第8の局面は、本発明の第1の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎または1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられることを特徴とする。本発明の第9の局面は、本発明の第1の局面において、一定の電位が与えられる複数の保持容量配線を更に備え、前記第1副画素部では、前記保持容量配線と前記第1画素電極とによって容量が形成され、前記第2副画素部では、前記保持容量配線と前記第2画素電極とによって容量が形成されることを特徴とする。本発明の第10の局面は、本発明の第9の局面において、前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。本発明の第11の局面は、本発明の第9の局面において、前記保持容量配線は、前記第1走査信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。本発明の第12の局面は、本発明の第10の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。本発明の第13の局面は、本発明の第10の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線と前記第2走査信号線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。本発明の第14の局面は、本発明の第10の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置されていることを特徴とする。本発明の第15の局面は、本発明の第10の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記データ信号線は、前記画素マトリクスの各列につき第1データ信号線と第2データ信号線とからなり、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記第1データ信号線と前記第2データ信号線との間に配置され、前記画素マトリクスの各列において、前記第1データ信号線と前記第2データ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記複数の第1走査信号線は、2本を1組として1組ずつ順次に駆動され、各組を構成する2本の第1走査信号線に対応する2本の第2走査信号線は、当該各組の次に駆動される組を構成する2本の第1走査信号線が選択された後で選択されることを特徴とする。本発明の第16の局面は、本発明の第11の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記データ信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1列毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線は、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。本発明の第17の局面は、本発明の第1の局面において、前記電位変動用容量配線は、第1の電位変動用容量配線と第2の電位変動用容量配線とからなり、前記第1走査信号線が延びる方向に平行な方向に延びるように配設され、前記第1の電位変動用容量配線と前記第2の電位変動用容量配線とは、前記画素マトリクスに1行毎に交互に対応するように設けられ、前記第1の電位変動用容量配線に比較的高レベルの第1電位が与えられている時には、前記第2の電位変動用容量配線には比較的低レベルの第2電位が与えられ、前記第1の電位変動用容量配線に前記第2電位が与えられている時には、前記第2の電位変動用容量配線には前記第1電位が与えられ、前記第1走査信号線は、前記画素マトリクスの各行において前記第1画素電極と前記第2画素電極との間を通過するように配設され、前記第2走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する2つの行の間を通過するように配設され、前記画素マトリクスの各列の画素形成部に含まれる前記第1画素電極と前記第2画素電極とは、隣接する2本の前記データ信号線の間に配置され、前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第1画素電極との間に容量が形成されるように配置され、前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、1行毎に交互に、前記画素形成部内の前記第1スイッチング素子および前記第2スイッチング素子の第2電極に接続され、前記画素マトリクスの各行に対応する第2走査信号線は、当該各行の次の行に対応する第1走査信号線が選択された後で選択されることを特徴とする。本発明の第18の局面は、本発明の第17の局面において、一定の電位が与えられる複数の保持容量配線を更に備え、前記第1副画素部では、前記保持容量配線と前記第1画素電極とによって容量が形成され、前記第2副画素部では、前記保持容量配線と前記第2画素電極とによって容量が形成され、前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。本発明の第19の局面は、本発明の第1の局面において、前記第1スイッチング素子,前記第2スイッチング素子,および前記第3スイッチング素子は、金属酸化物半導体からなる薄膜トランジスタであることを特徴とする。本発明の第20の局面は、本発明の第19の局面において、駆動周波数が240Hz以上であることを特徴とする。本発明の第1の局面によれば、画素マトリクスを構成する各行において、第1走査信号線が選択されると、第1スイッチング素子と第2スイッチング素子とがオン状態となる。これにより、第1画素電極の電位および第2画素電極の電位は、データ信号の電位とほぼ等しくなる。すなわち、第1画素電極の電位と第2画素電極の電位とは等しくなる。その後、第2走査信号線が選択されると、第3スイッチング素子がオン状態となる。これにより、電位変動用容量配線に与えられている電位に応じて、第3スイッチング素子の第3電極に接続されている電位変動用容量電極の電位は変動する。第2画素電極と電位変動用容量電極とは容量結合しているので、電位変動用容量電極の電位の変動に起因して、第2画素電極の電位も変動する。その結果、第1画素電極の電位と第2画素電極の電位とは異なる電位となる。ここで、各フレーム期間に電位変動用容量配線が直流駆動されても、上述のように第1画素電極の電位と第2画素電極の電位とを異なる電位とすることができる。このため、表示パネルの周辺領域に形成される配線幹の幅を狭くしても、信号電位の遅延に起因する表示品位の低下はほとんど生じない。以上より、1つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。本発明の第2の局面によれば、全てのフレーム期間において画素分割方式による効果が得られるので、視野角特性が最大限に改善される。本発明の第3の局面によれば、電位変動用容量配線は、データ信号線が延びる方向に平行な方向に延びるように配設されている。このため、データ信号線と電位変動用容量配線とは交差せず、データ信号線の負荷は比較的小さくなる。これにより、1つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、高速駆動および配線領域の縮小による狭額縁化を実現することが可能となる。本発明の第4の局面によれば、本発明の第3の局面と同様の効果が得られる。本発明の第5の局面によれば、電位変動用容量配線は、第1走査信号線が延びる方向に平行な方向に延びるように配設されている。このため、第1走査信号線および第2走査信号線と電位変動用容量配線とは交差せず、第1走査信号線および第2走査信号線の負荷は比較的小さくなる。これにより、走査信号の遅延に起因する表示品位の低下が抑制される。本発明の第6の局面によれば、画素マトリクスの各行の画素形成部内の電位変動用容量電極と当該各行の次の行の画素形成部内の第1画素電極とによって容量が形成されている。また、画素マトリクスの各行に対応する第2走査信号線は、当該各行の次の行に対応する第1走査信号線が選択された後で選択される。このため、画素マトリクスを構成する各行において、第1走査信号線が選択されることによって第1画素電極の電位と第2画素電極の電位とが等しくなった後、当該各行の前の行に対応する第2走査信号線が選択されることによって容量を介して第1画素電極の電位が変動する。その後、当該各行に対応する第2走査信号線が選択されることによって、第2画素電極の電位が変動する。その結果、第1画素電極の電位と第2画素電極の電位とは異なる電位となる。以上より、1つの画素が複数の副画素に分割されている液晶表示装置において、視野角特性改善の効果が大きく得られるとともに、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。本発明の第7の局面によれば、本発明の第6の局面と同様、各画素形成部において、第1画素電極の電位と第2画素電極の電位とが等しくなった後、第1画素電極の電位および第2画素電極の電位の双方が変動する。このため、1つの画素が複数の副画素に分割されている液晶表示装置において、視野角特性改善の効果が大きく得られるとともに、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。また、データ信号線が第1データ信号線と第2データ信号線とからなり、画素マトリクスの各列に着目すると、画素形成部は第1データ信号線と第2データ信号線とに1行毎に交互に接続される。このため、1本のデータ信号線がデータ信号を供給すべき画素形成部の個数は、この液晶表示装置に設けられている走査信号線の本数の2分の1となる。これにより、液晶表示装置を高速動作させることが可能となる。本発明の第8の局面によれば、第2走査信号線が選択されることによる第2画素電極の電位変化の方向を、隣接する画素形成部間で異ならせることが可能となる。これにより、表示品の低下が抑制される。本発明の第9の局面によれば、液晶容量に確実に電荷が保持されるように、あるいは、フィードスルー電圧を安定化させるために容量保持容量が設けられている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。本発明の第10の局面によれば、データ信号線と保持容量配線とは交差せず、データ信号線の負荷は比較的小さくなる。これにより、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、表示品位を低下させることなく、高速駆動および配線領域の縮小による狭額縁化を実現することが可能となる。本発明の第11の局面によれば、第1走査信号線および第2走査信号線と保持容量配線とは交差せず、第1走査信号線および第2走査信号線の負荷は比較的小さくなる。これにより、走査信号の遅延に起因する表示品位の低下が抑制される。本発明の第12の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第3の局面と同様の効果が得られる。本発明の第13の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第3の局面と同様の効果が得られる。本発明の第14の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第5の局面と同様の効果が得られる。本発明の第15の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第7の局面と同様の効果が得られる。本発明の第16の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第1の局面と同様の効果が得られる。本発明の第17の局面によれば、本発明の第6の局面と同様の効果が得られる。本発明の第18の局面によれば、1つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第6の局面と同様の効果が得られる。本発明の第19の局面によれば、画素形成部内のスイッチング素子に高移動度のトランジスタが用いられるので、画素形成部において、容量への充電が速やかに行われる。これにより、スイッチング素子トランジスタの充電能力不足に起因する表示品位の低下が抑制される。また、スイッチング素子トランジスタのサイズを小さくすることができ、液晶表示装置の更なる小型化が可能となる。本発明の第20の局面によれば、1つの画素が複数の副画素に分割されていて高速駆動が行われる液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。以下、添付図面を参照しつつ、本発明の実施形態について説明する。<0.はじめに>はじめに、後述する全ての実施形態に共通する考え方について説明する。但し、第7の実施形態で説明するように、保持容量配線CSLについては必ずしも備える必要はない。図1は、各画素形成部の等価回路図である。各画素形成部には、2つの副画素部第1副画素部および第2副画素部が含まれている。第1副画素部の構成要素として、各画素形成部は、第1走査信号線GLにゲート電極第1電極が接続されるとともにデータ信号線SLにソース電極第2電極が接続されたスイッチング素子である第1トランジスタTAと、第1トランジスタTAのドレイン電極第3電極に接続された画素電極EAと、対向電極として一定の電位COMが与えられる共通電極41と画素電極EAとによって形成される液晶容量ClcAと、画素電極EAと保持容量配線CSLとによって形成される保持容量CcsAとを備えている。また、第2副画素部の構成要素として、各画素形成部は、第1走査信号線GLにゲート電極が接続されるとともにデータ信号線SLにソース電極が接続されたスイッチング素子である第2トランジスタTBと、第2トランジスタTBのドレイン電極に接続された画素電極EBと、上記共通電極41と画素電極EBとによって形成される液晶容量ClcBと、画素電極EBと保持容量配線CSLとによって形成される保持容量CcsBと、第2走査信号線G2Lにゲート電極が接続されるとともに配線SELにソース電極が接続されたスイッチング素子である第3トランジスタTCと、第3トランジスタTCのドレイン電極に接続された容量電極ECと、画素電極EBと容量電極ECとによって形成される容量C1とを備えている。保持容量配線CSLには一定の電位典型的には共通電極41に与えられている電位COMと同電位が与えられる。配線SELには、比較的高いレベルの電位と比較的低いレベルの電位とが1フレーム期間毎に交互に与えられる。なお、以下においては、第1走査信号線GLや第2走査信号線G2Lにゲート電極が接続されているトランジスタをオン状態にする電位をゲートオン電位といい、それらをオフ状態にする電位をゲートオフ電位という。また、配線SELのことを電位変動用容量配線ともいい、容量電極ECのことを電位変動用容量電極ともいい、容量C1のことを電位変動用容量ともいう。また、保持容量配線と電位変動用容量配線とをまとめて容量配線ともいう。上述のような構成において、第1走査信号線GLにゲートオン電位が与えられると、第1トランジスタTAと第2トランジスタTBとがオン状態となる。これにより、画素電極EAの電位および画素電極EBの電位は、データ信号線SLの電位とほぼ等しくなる。すなわち、この時点においては、画素電極EAの電位と画素電極EBの電位とは等しくなっている。その後、第1走査信号線GLにゲートオフ電位が与えられ、第2走査信号線G2Lにゲートオン電位が与えられる。これにより、第1トランジスタTAと第2トランジスタTBとはオフ状態となり、第3トランジスタTCがオン状態となる。上述のように、電位変動用容量配線SELには比較的高いレベルの電位と比較的低いレベルの電位とが1フレーム期間毎に交互に与えられているので、第3トランジスタTCがオン状態となることによって、容量電極ECの電位は変動する。そして、容量電極ECの電位の変動に起因して、画素電極EBの電位も変動する。その結果、画素電極EAの電位と画素電極EBの電位とは異なる電位となる。以上のようにして、第1副画素部の画素電極EAと第2副画素部の画素電極EBとに異なる電位が与えられる。ここで、保持容量配線CSLには一定の電位が与えられており、電位変動用容量配線SELには1フレーム期間を通じて一定の電位が与えられている。すなわち、容量配線には周波数の高い信号は与えられていない。従って、信号遅延に起因する表示品位の低下は生じにくく、表示パネルの周辺領域において容量配線幹を細い幅で実現することが可能となる。なお、各実施形態においては共通電極41の電位および保持容量配線CSLの電位は一定であるが、本発明はこれに限定されず、所望の画像表示が実現されるのであれば、共通電極41の電位および保持容量配線CSLの電位は必ずしも一定でなくても良い。<1.第1の実施形態><1.1全体構成><1.1.1基板等の構成>図2は、本発明の第1の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、TFTや画素電極が形成されたアクティブマトリクス基板1と、液晶層を介して画素電極との間に電圧を印加するための共通電極41やカラー画像表示のためのカラーフィルタが形成された対向基板2と、SOFSystemOnFilm:システムオンフィルム方式でゲートドライバIC3が実装されたポリイミドフィルム5と、SOF方式でソースドライバIC4が実装されたポリイミドフィルム6と、ゲートドライバIC3およびソースドライバIC4の動作を制御するコントローラや容量配線ドライバ等が設けられた外部基板7とによって構成されている。アクティブマトリクス基板1と対向基板2とがシール材によって貼り合わせられることによって、符号8で示すような表示領域を有する液晶パネル11が形成されている。ポリイミドフィルム5はアクティブマトリクス基板1に取り付けられ、ポリイミドフィルム6はアクティブマトリクス基板1と外部基板7とに取り付けられている。複数個のゲートドライバIC3によって後述するゲートドライバ部が実現され、複数個のソースドライバIC4によって後述するソースドライバ部が実現されている。なお、アクティブマトリクス基板1と対向基板2との間には配向膜,配向制御構造物,および液晶材料が保持されているが、図2ではそれらを省略している。また、液晶表示装置には、上記構成要素以外に偏光フィルムなどの光学フィルム,バックライト,その他の光学部品,回路部品,およびこれらの部品を所定の位置に保持するためのベゼル等が設けられているが、これらについても図2では省略している。なお、本実施形態においてはゲートドライバIC3はアクティブマトリクス基板1の両端側図2では、アクティブマトリクス基板1の左辺側および右辺側に設けられているが、本発明はこれに限定されず、アクティブマトリクス基板1の一端側にのみゲートドライバIC3が設けられた構成であっても良い。また、本実施形態においてはソースドライバIC4はアクティブマトリクス基板1の一端側図2では、アクティブマトリクス基板1の上辺側にのみ設けられているが、本発明はこれに限定されず、アクティブマトリクス基板1の両端側にソースドライバIC4が設けられた構成であっても良い。<1.1.2アクティブマトリクス基板上の配線構造>図3は、本実施形態におけるアクティブマトリクス基板1の平面図である。図3に示すように、液晶パネル11を構成するアクティブマトリクス基板1上の領域は、表示領域8と周辺領域9とに分けられる。アクティブマトリクス基板1には、m本の第1走査信号線GL1~GLmと、m本の第2走査信号線G2L1~G2Lmと、n本のデータ信号線SL1~SLnと、第1走査信号線とデータ信号線との交差点に1対1で対応するように設けられた画素形成部すなわち、m×n個の画素形成部と、データ信号線と平行に延びるように配設された保持容量配線CSL,第1の電位変動用容量配線以下、第1容量配線と略記する。SEL1,および第2の電位変動用容量配線以下、第2容量配線と略記する。SEL2と、周辺領域9のうち主に表示領域8とソースドライバ部22との間の領域に配設された保持容量配線幹18,第1容量配線幹19,および第2容量配線幹20とが形成されている。上記m,nについては、例えばm=1080,n=5760とされるが、本発明はこれに限定されるわけではない。上述のm×n個の画素形成部によって、m行×n列の画素マトリクスが形成されている。保持容量配線CSLについては、データ信号線と1対1で対応するように設けられている。第1容量配線SEL1と第2容量配線SEL2とは、画素マトリクスに1列毎に交互に対応するように設けられている。図3には、m×n個の画素形成部のうち4個の画素形成部PIX1~PIX4のみを示している。各画素形成部には、2個の副画素部第1副画素部および第2副画素部が含まれている。本実施形態においては、第1走査信号線を挟むように第1副画素部と第2副画素部とが配置されている。また、第2副画素部は第1走査信号線と第2走査信号線との間の領域に配置されている。画素形成部PIX1は、i行目の第1走査信号線GLiとj列目のデータ信号線SLjとの交差点に対応して設けられている。画素形成部PIX2は、i1行目の第1走査信号線GLi1とj列目のデータ信号線SLjとの交差点に対応して設けられている。画素形成部PIX3は、i行目の第1走査信号線GLiとj1列目のデータ信号線SLj1との交差点に対応して設けられている。画素形成部PIX4は、i1行目の第1走査信号線GLi1とj1列目のデータ信号線SLj1との交差点に対応して設けられている。画素形成部PIX1には、第1副画素部PIX1Aおよび第2副画素部PIX1Bが含まれている。アクティブマトリクス基板1上において保持容量配線CSLが画素形成部PIX1と上下方向に重なるように配設されており、保持容量配線CSLと画素形成部PIX1内の電極とによって容量が形成されている。画素形成部PIX2~PIX4についても同様である。第1走査信号線GL1~GLmおよび第2走査信号線G2L1~G2Lmは、ゲートドライバ部21に接続されている。ゲートドライバ部21は、第1走査信号線GL1~GLmおよび第2走査信号線G2L1~G2Lmに走査信号を与える。走査信号の電位は、ゲートオン電位またはゲートオフ電位である。データ信号線SL1~SLnは、ソースドライバ部22に接続されている。ソースドライバ部22は、データ信号線SL1~SLnに、表示すべき画像に応じたデータ信号を与える。保持容量配線幹18,第1容量配線幹19,および第2容量配線幹20は容量配線ドライバ部23に接続されている。容量配線ドライバ部23は、保持容量配線幹18には一定の電位を与え、第1容量配線幹19および第2容量配線幹20には比較的高いレベルの電位と比較的低いレベルの電位とを1フレーム期間毎に交互に与える。<1.2画素形成部の構造><1.2.1平面構造>図4は、画素形成部PIX1~PIX4が形成されている領域の平面図である。図4に示すように、画素形成部PIX1,PIX2の一辺図4では左辺に沿ってデータ信号線SLjが配設され、画素形成部PIX1,PIX2の別の一辺図4では右辺に沿って第1容量配線SEL1が配設されている。また、画素形成部PIX3,PIX4の一辺に沿ってデータ信号線SLj1が配設され、画素形成部PIX3,PIX4の別の一辺に沿って第2容量配線SEL2が配設されている。さらに、画素形成部PIX1,PIX2上および画素形成部PIX3,PIX4上をそれぞれ通過するように保持容量配線CSLが配設されている。また、画素形成部PIX1に含まれる2個の画素電極29a,29b間および画素形成部PIX3に含まれる2個の画素電極69a,69b間を通過するように第1走査信号線GLiが配設され、画素形成部PIX2に含まれる2個の画素電極49a,49b間および画素形成部PIX4に含まれる2個の画素電極89a,89b間を通過するように第1走査信号線GLi1が配設されている。さらに、画素形成部PIX1,PIX3の一辺図4では下辺に沿って第2走査信号線G2Liが配設され、画素形成部PIX2,PIX4の一辺に沿って第2走査信号線G2Li1が配設されている。なお、全ての画素形成部は同様の構造となっているので、以下においては、主に画素形成部PIX1のみに着目して説明する。図5は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。画素形成部PIX1においては、第1トランジスタTFT1aおよび第2トランジスタTFT1bがそれぞれ第1走査信号線GLiと接続するように設けられている。第1トランジスタTFT1aと第2トランジスタTFT1bとはソース電極24を共用しており、そのソース電極24はデータ信号線SLjから第1走査信号線GLiと平行に延びるように形成されている。第1トランジスタTFT1aのドレイン電極25aは、ドレイン引き出し配線26aによって電極27aに接続されている。その電極27aは、コンタクト28aを介して画素電極29aに接続されている。第2トランジスタTFT1bのドレイン電極25bは、ドレイン引き出し配線26bによって電極27bに接続されている。その電極27bは、コンタクト28bを介して画素電極29bに接続されている。また、画素形成部PIX1においては、第3トランジスタTFT1cが第2走査信号線G2Liと接続するように設けられている。第3トランジスタTFT1cのソース電極24cは第1容量配線SEL1と一体的に形成されている。第3トランジスタTFT1cのドレイン電極25cは、ドレイン引き出し配線26cによって容量電極電位変動用容量電極31に接続されている。容量電極31は、第1容量配線SEL1と平行に延びるように形成されている。ところで、保持容量配線CSLと画素電極29aとはアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、保持容量Ccs1aが形成されている。同様に、保持容量配線CSLと画素電極29bとはアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、保持容量Ccs1bが形成されている。また、容量電極31と画素電極29bとはアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、電位変動用容量C1が形成されている。<1.2.2断面構造>画素形成部の構造について、液晶パネルの断面図を参照しつつ、更に説明する。図6Aは、図5のA-A線断面図である。図6Bは、図5のB-B線断面図である。図6Cは、図5のC-C線断面図である。図6Dは、図5のD-D線断面図である。アクティブマトリクス基板1と対向基板2とは液晶層44を挟んで対向するように配置されている。まず、アクティブマトリクス基板1側の構造について説明する。ガラス基板10上には第1走査信号線GLi,第2走査信号線G2Li,ゲート電極32,32c,および保持容量配線CSLが形成され、それらを覆うように無機材料である窒化シリコンからなるゲート絶縁層33が形成されている。第1トランジスタTFT1aおよび第2トランジスタTFT1bにおいては、ゲート電極32が第1走査信号線GLiと一体的に形成されている。第3トランジスタTFT1cにおいては、ゲート電極32cが第2走査信号線G2Liと一体的に形成されている。第1トランジスタTFT1aおよび第2トランジスタTFT1bにおけるゲート絶縁層33上には、半導体層34,当該半導体層34に接するソース電極24,およびドレイン電極25a,25bが形成され、それらの近傍にデータ信号線SLj,ドレイン引き出し配線26a,26b,および電極27a,27bが形成されている。さらに上層には、層間絶縁層35が形成されている。第3トランジスタTFT1cにおけるゲート絶縁層33上には、半導体層34c,当該半導体層34cに接するソース電極24cおよびドレイン電極25cが形成され、それらの近傍にドレイン引き出し配線26c,および容量電極31が形成されている。さらに上層には、層間絶縁層35が形成されている。なお、第3トランジスタTFT1cのソース電極24cは第1容量配線SELと一体的に形成されている。半導体層34,34cについては、真性アモルファスシリコン層i層と、リンがドーピングされたn型アモルファスシリコン層n層とから成っている。n層は、i層等の半導体材料とソース電極24,24c,ドレイン電極25a,25b,25c等の金属材料との間で電気的接続を行うコンタクト層の役割を有している。なお、半導体層34,34cのうちソース電極24,24c,ドレイン電極25a,25b,25cと重ならない領域典型的にはトランジスタのチャネル部については、n層がエッチング等により除去され、i層のみとなっている。層間絶縁層35については、無機材料である窒化シリコンから成っている。層間絶縁層35上には、ITOインジウム錫酸化物からなる画素電極29a,29bが形成されている。なお、画素電極29a,29bを覆うように配向膜が形成されているが、図では配向膜を省略している。コンタクト28aでは、画素電極29aと電極27aとが電気的に接続されるように、層間絶縁層35が刳り貫かれている。同様に、コンタクト28bでは、画素電極29bと電極27bとが電気的に接続されるように、層間絶縁層35が刳り貫かれている。次に、対向基板2側の構造について説明する。ガラス基板40上にはブラックマトリクス42および着色層43が形成され、更に上層に共通電極対向電極41が形成されている。なお、共通電極41を覆うように配向膜が形成されているが、図では配向膜を省略している。なお、この対向基板2側の構造については、第2の実施形態以下のいずれにおいても本実施形態と同様の構造である。<1.2.3等価回路>図7は、本実施形態における画素形成部の等価回路図である。画素形成部PIX1には、第1副画素部PIX1Aの構成要素として、第1走査信号線GLiにゲート電極が接続されるとともにデータ信号線SLjにソース電極が接続された第1トランジスタTFT1aと、第1トランジスタTFT1aのドレイン電極に接続された画素電極29aと、一定の電位COMが与えられる共通電極41と画素電極29aとによって形成される液晶容量Clc1aと、画素電極29aと保持容量配線CSLとによって形成される保持容量Ccs1aとが含まれている。また、画素形成部PIX1には、第2副画素部PIX1Bの構成要素として、第1走査信号線GLiにゲート電極が接続されるとともにデータ信号線SLjにソース電極が接続された第2トランジスタTFT1bと、第2トランジスタTFT1bのドレイン電極に接続された画素電極29bと、共通電極41と画素電極29bとによって形成される液晶容量Clc1bと、画素電極29bと保持容量配線CSLとによって形成される保持容量Ccs1bと、第2走査信号線G2Liにゲート電極が接続されるとともに第1容量配線SEL1にソース電極が接続された第3トランジスタTFT1cと、第3トランジスタTFT1cのドレイン電極に接続された容量電極31と、画素電極29bと容量電極31とによって形成される電位変動用容量C1とを備えている。<1.3アクティブマトリクス基板の製造方法>次に、本実施形態におけるアクティブマトリクス基板1の製造方法の一例について説明する。なお、この製造方法は、アモルファスシリコントランジスタを含む一般的なアクティブマトリクス基板の製造方法と同様である。従って、第2の実施形態以下では、アクティブマトリクス基板1の製造方法についての説明を省略する。初めに、アルゴンArガスを用いたスパッタ法により、ガラス、プラスチック等の透明絶縁性基板図6A~図6Dのガラス基板10上にチタンTi、アルミニウムAl、チタンTiが順次に堆積され、Ti/Al/Ti積層膜であるゲート金属膜が形成される。このとき、チタンの膜厚は上層側についても下層側についても例えば100nmとされ、アルミニウムの膜厚は例えば300nmとされる。ゲート金属膜を形成する際のガラス基板10の温度は200~300°Cとされる。次に、フォトリソグラフィー法によって、すなわち、処理対象となる膜上にフォトレジスト材料によるレジストパターン膜を形成して当該レジストパターン膜をマスクとして膜のパターニングを行う方法によって、ゲート金属膜から第1走査信号線GLi,第2走査信号線G2Li,ゲート電極32,32c,および容量電極31が形成される。ゲート金属膜のエッチングには、例えば塩素Cl2ガスを主に用いたドライエッチング法が採用される。エッチング終了後、有機アルカリを含む剥離液を用いてレジストパターン膜の除去が行われる。ゲート金属膜の材料については、アルミニウム,チタンの他に、インジウム錫酸化物ITOや、タングステンW,銅Cu,クロムCr,モリブデンMo,アルミニウムAl,チタンTi等の単体金属、またはそれらに窒素,酸素,あるいは他の金属を含有させた材料が用いられても良い。また、ゲート金属膜については、上記材料を用いた単一の層であっても良いし、積層構造を有していても良い。例えば、第1走査信号線および第2走査信号線は、チタンおよび銅によるTi/Cu/Ti積層膜で形成されていても良いし、あるいは、銅およびモリブデンによるMo/Cu/Mo積層膜で形成されていても良い。ゲート金属膜の形成方法については、スパッタ法の他、蒸着法等が用いられても良い。ゲート金属膜の厚さについては特に限定されない。また、ゲート金属膜のエッチング方法についても、上述したドライエッチング法に限定されず、酸などのエッチャントを用いたウェットエッチング法等が採用されても良い。次に、プラズマCVD化学的気相成長法等によって、ゲート絶縁層33となる第1窒化シリコンSiNx膜、真性アモルファスシリコン層i層となるアモルファスシリコン膜、およびn型アモルファスシリコン層n層となるn型アモルファスシリコン膜の成膜が連続して行われる。このとき、第1窒化シリコン膜の膜厚は例えば400nmとされ、アモルファスシリコン膜の膜厚は例えば200nmとされ、n型アモルファスシリコン膜の膜厚は例えば50nmとされる。これらの膜を形成する際のガラス基板10の温度は200~300°Cとされ、成膜用のガスとしては、シランSiH4,アンモニアNH3,水素H2,および窒素N2等が適宜組み合わせられて用いられる。次に、フォトリソグラフィー法によって、アモルファスシリコン膜,n型アモルファスシリコン膜に対して所定の形状へのパターニングが施され、一次加工されたアモルファスシリコン膜およびn型アモルファスシリコン膜が得られる。このときのエッチングには、例えば塩素Cl2ガス、四塩化炭素CF2ガス、酸素O2ガスが適宜組み合わせられたものを用いたドライエッチング法が採用される。エッチング終了後、有機アルカリを含む剥離液を用いてレジストパターン膜の除去が行われる。さらに、同様なフォトリソグラフィー法によって、第1窒化シリコン膜に対して所定の形状へのパターニングが施され、第1窒化シリコン膜からゲート絶縁層33を形成する。このときのエッチングには、四塩化炭素CF2ガス、酸素O2ガスが適宜組み合わせられたものを用いたドライエッチング法が採用され、次に、同様にレジストパターン膜の除去が行われる。次に、ゲート金属膜の形成と同様の方法によって、ゲート絶縁層33上およびアモルファスシリコン膜およびn型アモルファスシリコン膜からなる半導体層34上にチタンTi、アルミニウムAl、チタンTiが順次に堆積され、Ti/Al/Ti積層膜であるソース金属膜が形成される。このとき、チタンの膜厚は上層側についても下層側についても例えば100nmとされ、アルミニウムの膜厚は例えば300nmとされる。次に、フォトリソグラフィー法によって、ソース金属膜からソース電極24,24c,ドレイン電極25a,25b,25c,保持容量配線CSL,第1容量配線SEL1,データ信号線SLj,ドレイン引き出し配線26a,26b,26c,および電極27a,27b,27c等が形成される。このときのエッチングには、ゲート金属膜のエッチングと同様の方法を用いることができる。ここで、フォトリソグラフィー法による処理の際に用いられたレジストパターン膜は、除去されずに、次工程のために残される。ソース金属膜の材料については、ゲート金属膜と同様に、アルミニウムチタン以外の材料が採用されても良い。次に、前工程で残されたレジストパターン膜をマスクとして、アモルファスシリコン膜,n型アモルファスシリコン膜に対して再度エッチング加工チャネルエッチングが施され、真性アモルファスシリコン層i層およびn型アモルファスシリコン層n層からなる半導体層34,34cが得られる。すなわち、ソース電極24,24c,ドレイン電極25a,25b,25c,保持容量配線CSL,第1容量配線SEL1,データ信号線SLj,ドレイン引き出し配線26a,26b,26c,および電極27a,27b,27cのパターンを形成するために用いられたレジストパターン膜をマスクにして、ドライエッチング法によって、n型アモルファスシリコン膜と、アモルファスシリコン膜の一部表面とにエッチングが施される。これにより、ソース電極24とドレイン電極25a,25bとの間の分離およびソース電極24cとドレイン電極25cとの間の分離が行われる。このときのエッチングには、例えば塩素Cl2ガス、四塩化炭素CF2ガス、酸素O2ガスが適宜組み合わせられたものを用いたドライエッチング法が採用される。なお、アモルファスシリコン膜の一部表面にエッチングが施される主な理由は、オーバーエッチングによって確実にn型アモルファスシリコン膜を取り除くためである。次に、層間絶縁層35となる第2窒化シリコン膜が、ソース電極24,24c,ドレイン電極25a,25b,25c,保持容量配線CSL,第1容量配線SEL1,データ信号線SLj,ドレイン引き出し配線26a,26b,26c,および電極27a,27b,27c等を覆うように形成される。ここでは、プラズマCVD法が用いられ、第2窒化シリコン膜を形成する際のガラス基板10の温度は200~300°Cとされ、成膜用のガスとしては、シランSiH4,アンモニアNH3,水素H2,および窒素N2等が適宜組み合わせられて用いられる。第2窒化シリコン膜の膜厚は、例えば300nmとされる。次に、フォトリソグラフィー法によって、層間絶縁層35となる第2窒化シリコン膜に対して所定のパターンとなるようエッチングが施され、層間絶縁層35とコンタクト28a,28b,30が形成される。このとき、ゲート絶縁層33となる窒化シリコンのエッチングと同様の手法を用いることができる。次に、層間絶縁層35上に、例えば、ITOインジウム錫酸化物膜がスパッタリング法等によって100nm程度の膜厚となるように成膜される。さらに、フォトリソグラフィー法によってITO膜に対して所定の形状へのパターニングが施され、画素電極29a,29b,および接続電極36が形成される。ITO膜のエッチングには、例えば、蓚酸HOOC-COOHや塩化第2鉄液が用いられる。最後に、画素電極29a,29bを覆うように、インクジェット法等によって配向膜材料を含んだ溶液が塗布され、配向膜が形成される。以上のようにして、本実施形態に係る液晶表示装置に用いられるアクティブマトリクス基板1が作製される。なお、層間絶縁層35については、窒化シリコン膜と感光性材料を用いて作成した有機絶縁膜とがガラス基板10側から積層された積層膜であっても良い。<1.4駆動方法>次に、図8および図9を参照しつつ、本実施形態における駆動方法について説明する。図8には、第1走査信号線GLi,第2走査信号線G2Li,第1走査信号線GLi1,第2走査信号線G2Li1,データ信号線SLj,SLj1,保持容量配線CSL,第1容量配線SEL1,および第2容量配線SEL2の電位の変化が示されている。図9には、容量電極31,画素電極29a,29b,容量電極51,画素電極49a,49b,容量電極71,画素電極69a,69b,容量電極91,画素電極89a,89bの電位の変化が示されている。図8および図9に関し、左方には奇数フレームにおける波形が示されていて右方には偶数フレームにおける波形が示されているものと仮定する。また、図8および図9で左右方向に隣接する破線間の時間の間隔は1水平走査期間である。なお、本実施形態においては、例えば、液晶表示装置は120Hzのフレームレートで駆動され、1水平走査期間は7.4μsとされ、1垂直走査期間1フレーム期間は8.3μsとされる。しかしながら、本発明はこれに限定されない。例えば、240Hzのフレームレートで駆動される液晶表示装置についても、本発明を適用することができる。図8に示すように、第1走査信号線GLiに1水平走査期間だけゲートオン電位Vghが与えられ、その後、第1走査信号線GLi1に1水平走査期間だけゲートオン電位Vghが与えられている。このように、第1走査信号線GL1~GLmには、1行ずつ順次にゲートオン電位Vghが与えられる。各第1走査信号線には、1フレーム期間中に1水平走査期間だけゲートオン電位Vghが与えられ、それ以外の期間にはゲートオフ電位Vglが与えられる。なお、隣接する2本の第1走査信号線にゲートオン電位Vghが与えられるタイミングは、1水平走査期間だけずれている。図8に示すように、第2走査信号線G2Liに1水平走査期間だけゲートオン電位Vghが与えられ、その後、第2走査信号線G2Li1に1水平走査期間だけゲートオン電位Vghが与えられている。このように、第2走査信号線GL1~GLmにも、1行ずつ順次にゲートオン電位Vghが与えられる。各第2走査信号線には、1フレーム期間中に1水平走査期間だけゲートオン電位Vghが与えられ、それ以外の期間にはゲートオフ電位Vglが与えられる。なお、隣接する2本の第2走査信号線にゲートオン電位Vghが与えられるタイミングは、1水平走査期間だけずれている。また、各行に関し、第2走査信号線にゲートオン電位Vghが与えられるタイミングは、第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも1水平走査期間だけ遅れている。図8に示すように、データ信号線SLjには、奇数フレームには共通電極41の電位COMよりも高い電位Vshが与えられ、偶数フレームには電位COMよりも低い電位Vslが与えられている。また、データ信号線SLj1には、奇数フレームには電位Vslが与えられ、偶数フレームには電位Vshが与えられている。このように、データ信号線SL1~SLnには、共通電極41の電位COMを基準として正極性の電位と負極性の電位とが1フレーム期間毎に交互に与えられる。正極性の電位と負極性の電位との間での極性反転は帰線期間に行われる。また、隣接する2本のデータ信号線の電位については、互いに逆極性となっている。すなわち、或るデータ信号線に正極性の電位が与えられている時には、それに隣接するデータ信号線には負極性の電位が与えられている。なお、データ信号線に与えられる電位は表示すべき画像に応じた大きさとなるが、ここでは、全画面一色の静止画像が表示されるものと仮定して説明する。保持容量配線CSLには、共通電極41の電位COMに等しい電位が与えられている。本実施形態においては、共通電極41の電位COMは一定の値で維持されている。従って、保持容量配線CSLの電位についても、一定の値で維持されている。なお、画素電極に印加される直流成分に起因するフリッカの発生や焼きつきが防止されるよう、保持容量配線CSLの電位を共通電極41の電位COMとは少し異なる一定の値にしても良い。第1容量配線SEL1および第2容量配線SEL2には、比較的高いレベルの電位Vcshと比較的低いレベルの電位Vcslとが1フレーム期間毎に交互に与えられる。第1容量配線SEL1および第2容量配線SEL2の一方に電位Vcshが与えられている時、他方には電位Vcslが与えられている。なお、第1容量配線SEL1および第2容量配線SEL2に与えられる電位が変化するタイミングについては、表示上の不具合が生じることのないよう、帰線期間であることが好ましい。以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する図8および図9を参照。奇数フレームにおいて、時点t10になると、第1走査信号線GLiの電位がゲートオン電位Vghとなる。これにより、第1トランジスタTFT1a,TFT3a,および第2トランジスタTFT1b,TFT3bがオン状態となる。奇数フレームには、データ信号線SLjの電位は正極性の電位Vshとなっており、データ信号線SLj1の電位は負極性の電位Vslとなっている。このため、時点t10には、画素形成部PIX1内の画素電極29a,29bの電位はVshへと上昇し、画素形成部PIX3内の画素電極69a,69bの電位はVslへと低下する。時点t11になると、第2走査信号線G2Liの電位がゲートオン電位Vghとなる。これにより、第3トランジスタTFT1c,TFT3cがオン状態となる。奇数フレームには、第1容量配線SEL1は比較的高いレベルの電位Vcshとなっており、第2容量配線SEL2は比較的低いレベルの電位Vcslとなっている。このため、時点t11には、画素形成部PIX1内の容量電極31の電位はVcshへと上昇し、画素形成部PIX3内の容量電極71の電位はVcslへと低下する。ここで、容量電極31と画素電極29bとは容量結合しているため、容量電極31の電位の変化に起因して、画素電極29bの電位も変化する。なお、このときの電位変化の大きさΔVは、画素電極29bでは、次式1で求められる。ΔV=Vcsh-Vcsl×K1また、上式1におけるKは、次式2で求められる。K=C1/Clc1bCcs1bC12ここでは説明を簡単にするため、第2トランジスタTFT1b,TFT3bの電極間に寄生している容量については小さいので考慮しておらず、また、本発明に直接影響を与えないその他の小さな寄生容量についても考慮していない。以上より、時点t11には、画素電極29bの電位はVshからVshΔVへと上昇する。同様に、容量電極71と画素電極69bとは容量結合しているため、容量電極71の電位の変化に起因して、画素電極69bの電位も変化する。その結果、時点t11には、画素電極69bの電位はVslからVsl-ΔVへと低下する。ここで、ΔVについては、簡便のため、画素電極29bの場合と同じ記号を用いている。ΔVについては上式1で求められ、Kについては次式2-1で求められる。K=C3/Clc3bCcs3bC32-1ここで、簡便のため、電位の変化を表す式に関しては、いずれの画素電極についても同じ記号ΔV,Kを用いており、以下同様とする。画素電極49b,89bの電位変化の大きさについては、それぞれ次式2-2,2-3で求められるKの値を上式1に代入することで求められる。K=C2/Clc2bCcs2bC22-2K=C4/Clc4bCcs4bC42-3また、後述する例のように、保持容量配線CSLを備えない構成の場合についても、Ccs1b,Ccs2b,Ccs3b,Ccs4bなどの値を0として、同様にΔVを求めることができる。時点t11には、また、第1走査信号線GLi1の電位がゲートオン電位Vghとなる。これにより、第1トランジスタTFT2a,TFT4a,および第2トランジスタTFT2b,TFT4bがオン状態となる。これにより、時点t11には、画素形成部PIX2内の画素電極49a,49bの電位はVshへと上昇し、画素形成部PIX4内の画素電極89a,89bの電位はVslへと低下する。時点t12になると、第2走査信号線G2Li1の電位がゲートオン電位Vghとなる。これにより、第3トランジスタTFT2c,TFT4cがオン状態となる。これにより、時点t12には、画素形成部PIX2内の容量電極51の電位はVcshへと上昇し、画素形成部PIX4内の容量電極91の電位はVcslへと低下する。ここで、容量電極51と画素電極49bとは容量結合しているので、画素電極49bの電位も変化する。同様に、容量電極91と画素電極89bとは容量結合しているので、画素電極89bの電位も変化する。その結果、時点t12には、画素電極49bの電位はVshからVshΔVへと上昇し、画素電極89bの電位はVslからVsl-ΔVへと低下する。画素電極29a,29b,69a,および69bの電位は、偶数フレームにおいて第1走査信号線GLiの電位がゲートオン電位Vghとなるまでの期間時点t20までの期間、維持される。画素電極49a,49b,89a,および89bの電位は、偶数フレームにおいて第1走査信号線GLi1の電位がゲートオン電位Vghとなるまでの期間時点t21までの期間、維持される。偶数フレームにおいても、奇数フレームと同様の動作が行われる但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる。以上のようにして、各画素形成部において、第1副画素部内の画素電極と第2副画素部内の画素電極とに異なる電位が与えられる。<1.5効果>本実施形態によれば、各画素形成部において、第1副画素部の画素電極と第2副画素部の画素電極とに同じ電位が与えられてから1水平走査期間後に、第2副画素部の画素電極の電位が僅かに変動する。これにより、1フレーム期間中の大半の期間において、第1副画素部の画素電極と第2副画素部の画素電極とに異なる電位が与えられる。本実施形態においては、第2副画素部の画素電極の電位を変動させるために、第2走査信号線にゲート電極が接続されるとともに電位変動用容量配線にソース電極が接続された第3トランジスタと、第3トランジスタのドレイン電極に接続された容量電極電位変動用容量電極と、画素電極と容量電極とによって形成される容量電位変動用容量とが設けられている。このような構成において、第3トランジスタがオン状態にされた時の電位変動用容量配線の電位に基づいて、第2副画素部の画素電極の電位が変動する。ここで、電位変動用容量配線には、比較的高いレベルの電位Vcshと比較的低いレベルの電位Vcslとが1フレーム期間毎に交互に与えられている。また、保持容量配線については、一定の電位COMが与えられている。このように、各フレーム期間においては、容量配線は直流駆動がなされている。このため、表示パネルの周辺領域に形成される容量配線幹の幅を狭くしても、信号電位の遅延に起因する表示品位の低下はほとんど生じない。以上より、視野角特性を改善するために1つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。<1.6トランジスタの半導体層に金属酸化物半導体膜を用いた構成について>第1の実施形態においては、ガラス基板10上のトランジスタに関し、半導体層にアモルファスシリコンを用いたトランジスタが採用されていた。しかしながら、本発明はこれに限定されず、半導体層に微結晶シリコン膜,多結晶シリコン膜,金属酸化物半導体膜などを用いたトランジスタが採用されていても良い。また、これらの半導体層については、アモルファスシリコンTFTが採用されている場合と同様、真性層と低抵抗なコンタクト層とからなる2層構造あるいは多層構造であってもよい。ところで、微結晶シリコン膜は、内部に微結晶粒からなる結晶相とアモルファス相との混合状態を有しているシリコン膜である。多結晶シリコン膜は、結晶相とその間にあるわずかな結晶粒界とからなり、非常に結晶化率の高い膜である。また、金属酸化物半導体膜の多くは、構成金属元素として、亜鉛Znや、インジウムInや、ガリウムGaや、チタンTi等を主成分として含んでいる。その金属酸化物半導体膜の具体例としては、Zn-O系半導体ZnO膜,In-Ga-Zn-O系半導体IGZO膜,In-Zn-O系半導体IZO膜,Zn-Ti-O系半導体ZTO膜、Ti-O系半導体二酸化チタン膜などが挙げられる。トランジスタのオンオフ比が優れたものとなるよう、特にIGZO膜およびZTO膜はアモルファス非晶質であることが好ましい。微結晶シリコン膜,多結晶シリコン膜,および金属酸化物半導体膜が半導体層に採用されると、アモルファスシリコントランジスタと比較して高い移動度のトランジスタが作製される。このため、各画素形成部において、容量への充電が速やかに行われる。これにより、トランジスタの充電能力不足に起因する表示品位の低下が抑制される。また、移動度が高いのでトランジスタサイズを小さくすることができ、液晶表示装置の更なる小型化が可能となる。なお、以下に説明する各実施形態においても、半導体層に微結晶シリコン膜,多結晶シリコン膜,金属酸化物半導体膜などを用いたトランジスタを採用することができる。但し、以下に説明する各実施形態において、特に半導体層に金属酸化物半導体膜を用いたトランジスタを採用する場合、ゲート絶縁層33および層間絶縁層35は、酸化シリコンSiOx膜、窒化酸化シリコンSiNxOy膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜から形成されても良い。<2.第2の実施形態><2.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。図10は、本発明の第2の実施形態におけるアクティブマトリクス基板1の平面図である。本実施形態においては、第1走査信号線および第2走査信号線を挟むように1つの画素形成部内の第1副画素部と第2副画素部とが配置されている。それ以外の構成については、上記第1の実施形態と同様である。なお、以下においても、主に上記第1の実施形態と異なる点について説明し、上記第1の実施形態と同様の点については説明を省略する。<2.2画素形成部の構造><2.2.1平面構造>図11は、画素形成部PIX1~PIX4が形成されている領域の平面図である。本実施形態においては、画素形成部PIX1に含まれる2個の画素電極29a,29b間および画素形成部PIX3に含まれる2個の画素電極69a,69b間を通過するように第1走査信号線GLiと第2走査信号線G2Liとが配設され、画素形成部PIX2に含まれる2個の画素電極49a,49b間および画素形成部PIX4に含まれる2個の画素電極89a,89b間を通過するように第1走査信号線GLi1と第2走査信号線G2Li1とが配設されている。図12は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。本実施形態においては、第1走査信号線GLiと第2走査信号線G2Liとが比較的近接した位置に形成されている。また、第3トランジスタTFT1cのドレイン電極25cはドレイン引き出し配線26cと接続され、ドレイン引き出し配線26cは接続電極36およびコンタクト30を介して容量電極31に接続されている。また、電極27bと画素電極29bとを接続するためのコンタクト28bが形成されている領域において、容量電極31と電極27bとがアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、電位変動用容量C1が形成されている。<2.2.2断面構造>図13Aは、図12のA-A線断面図である。図13Bは、図12のB-B線断面図である。図13Cは、図12のC-C線断面図である。図13Dは、図12のD-D線断面図である。本実施形態においては、ガラス基板10上には第1走査信号線GLi,第2走査信号線G2Li,ゲート電極32,32c,および容量電極31が形成され、それらを覆うようにゲート絶縁層33が形成されている。第3トランジスタTFT1cにおけるゲート絶縁層33上には、半導体層34c,当該半導体層34cに接するソース電極24cおよびドレイン電極25cが形成され、それらの近傍にドレイン引き出し配線26cが形成されている。さらに上層には、層間絶縁層35が形成されている。また、層間絶縁層35上には、接続電極36が形成されている。コンタクト30では、接続電極36を介して容量電極31とドレイン引き出し配線26cとが電気的に接続されるように、層間絶縁層35およびゲート絶縁層33が刳り貫かれている。なお、コンタクト30は、第1窒化シリコン膜からゲート絶縁層33を形成する過程上記第1の実施形態を参照で、コンタクト30の部位において第1窒化シリコン膜が刳り貫かれることによって形成される。<2.2.3等価回路>図14は、本実施形態における画素形成部の等価回路図である。上記第1の実施形態とは第2走査信号線の配設位置が異なっているだけで、電気的な回路構成自体については上記第1の実施形態と同じである。<2.3駆動方法>上述のように、本実施形態と上記第1の実施形態とは、電気的な回路構成自体については同じである。従って、本実施形態における駆動方法は、上記第1の実施形態における駆動方法と同じである。<2.4効果>本実施形態によれば、上記第1の実施形態と比較して電位変動用容量近傍の構造が複雑なため製造工程がやや複雑となるが、上記第1の実施形態と同様の効果が得られる。<3.第3の実施形態><3.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。図15は、本発明の第3の実施形態におけるアクティブマトリクス基板1の平面図である。本実施形態においては、周辺領域9のうち表示領域8とゲートドライバ部21との間の領域にまで保持容量配線幹18が延びるように配設されており、保持容量配線幹18から第1走査信号線および第2走査信号線と平行に表示領域8内へと延びるように保持容量配線CSLが形成されている。このように、本実施形態においては、上記第1の実施形態とは異なり、保持容量配線CSLは第1走査信号線および第2走査信号線と平行に延びるように配設されている。<3.2画素形成部の構造><3.2.1平面構造>図16は、画素形成部PIX1~PIX4が形成されている領域の平面図である。本実施形態においては、第1副画素部PIX1A,PIX3A上,第2副画素部PIX1B,PIX3B上,第1副画素部PIX2A,PIX4A上,および第2副画素部PIX2B,PIX4B上をそれぞれ通過するように保持容量配線CSLが配設されている。図17は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。上記第1の実施形態においては、保持容量配線CSLがデータ信号線と平行に延びるように配設されていたので、容量電極31についてもデータ信号線と平行に延びるように形成されていた。これは、仮に容量電極31が第1走査信号線や第2走査信号線と平行に延びるように形成されると、アクティブマトリクス基板1上において保持容量配線CSLと容量電極31とが上下方向に重なる部分が生じ得るからである。これに対して、本実施形態においては、保持容量配線CSLは第1走査信号線や第2走査信号線と平行に延びるように配設されている。このため、容量電極31は、第1走査信号線や第2走査信号線と平行に延びるように形成されている。なお、容量電極31と画素電極29bとによって所望の容量値を有する容量C1が形成されるのであれば、容量電極31の形状は特に限定されない。<3.2.2断面構造>図17のA-A線断面図は、図6Aに示す断面図と同様である。図17のB-B線断面図は、図6Bに示す断面図と同様である。図17のC-C線断面図は、図6Cに示す断面図と同様である。図17のD-D線断面図は、図6Dに示す断面図と同様である。従って、断面構造については説明を省略する。<3.2.3等価回路>図18は、本実施形態における画素形成部の等価回路図である。本実施形態と上記第1の実施形態とでは、各保持容量配線CSLに接続される副画素部が異なっている。具体的には、上記第1の実施形態においては、データ信号線が延びる方向に連続して配置されている副画素部例えば図3のPIX1A,PIX1B,PIX2A,およびPIX2Bが同じ保持容量配線に接続されていた。これに対して、本実施形態においては、第1走査信号線および第2走査信号線が延びる方向に連続して配置されている副画素部例えば図15のPIX1AおよびPIX3Aが同じ保持容量配線に接続されている。<3.3駆動方法>本実施形態と上記第1の実施形態とは、電気的な回路構成としては、保持容量配線CSLと副画素部との接続関係のみが異なっている。ここで、表示領域8内に配設されている全ての保持容量配線CSLは同じように駆動される。従って、本実施形態における駆動方法は、上記第1の実施形態における駆動方法と同じである。<3.4効果>上記第1の実施形態においては、第1走査信号線および第2走査信号線と交差する配線が1画素につき3本データ信号線,保持容量配線,第1容量配線または第2容量配線存在していた。これに対して、本実施形態によれば、第1走査信号線および第2走査信号線と交差する配線は1画素につき2本データ信号線,第1容量配線または第2容量配線となる。このように、本実施形態によれば、第1走査信号線および第2走査信号線と他の配線との交差部が少なくなる。以上より、上記第1の実施形態と同様の効果が得られるほか、上記第1の実施形態と比較して第1走査信号線および第2走査信号線の負荷が低減される。但し、データ信号線と他の配線との交差部が多くなるので、データ信号線の負荷は大きくなる。<4.第4の実施形態><4.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。図19は、本発明の第4の実施形態におけるアクティブマトリクス基板1の平面図である。本実施形態においては、周辺領域9のうち表示領域8とゲートドライバ部21との間の領域にまで第1容量配線幹19および第2容量配線幹20が延びるように配設されており、第1容量配線幹19から第1走査信号線および第2走査信号線と平行に表示領域8内へと延びるように第1容量配線SEL1が形成され、第2容量配線幹20から第1走査信号線および第2走査信号線と平行に表示領域8内へと延びるように第2容量配線SEL2が形成されている。このように、本実施形態においては、上記第1~第3の実施形態とは異なり、第1容量配線SEL1と第2容量配線SEL2とは第1走査信号線および第2走査信号線と平行に延びるように配設されている。なお、第1容量配線SEL1と第2容量配線SEL2とは、画素マトリクスに1行毎に交互に対応するように設けられている。<4.2画素形成部の構造><4.2.1平面構造>図20は、画素形成部PIX1~PIX4が形成されている領域の平面図である。本実施形態においては、画素形成部PIX1,PIX3の一辺図20では下辺に沿って第2走査信号線G2Liが配設され、さらに第2走査信号線G2Liに沿って第1容量配線SEL1が配設されている。また、画素形成部PIX2,PIX4の一辺に沿って第2走査信号線G2Li1が配設され、さらに第2走査信号線G2Li1に沿って第2容量配線SEL2が配設されている。図21は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。本実施形態においては、第3トランジスタTFT1cのソース電極24cはソース引き出し配線37と接続されている。そのソース引き出し配線37は、接続電極36およびコンタクト30を介して第1容量配線SEL1に接続されている。<4.2.2断面構造>図22Aは、図21のA-A線断面図である。図22Bは、図21のB-B線断面図である。図22Cは、図21のC-C線断面図である。図22Dは、図21のD-D線断面図である。本実施形態においては、ガラス基板10上には第1走査信号線GLi,第2走査信号線G2Li,ゲート電極32,32c,および第1容量配線SEL1が形成され、それらを覆うようにゲート絶縁層33が形成されている。第3トランジスタTFT1cにおけるゲート絶縁層33上には、半導体層34c,当該半導体層34cに接するソース電極24cおよびドレイン電極25cが形成され、それらの近傍にソース引き出し配線37,ドレイン引き出し配線26c,および容量電極31が形成されている。さらに上層には、層間絶縁層35が形成されている。また、層間絶縁層35上には、接続電極36が形成されている。コンタクト30では、接続電極36を介して第1容量配線SEL1とソース引き出し配線37とが電気的に接続されるように、層間絶縁層35およびゲート絶縁層33が刳り貫かれている。なお、図22Dに示すように、ゲート絶縁層33上には、保持容量配線CSLも形成されている。<4.2.3等価回路>図23は、本実施形態における画素形成部の等価回路図である。本実施形態と上記第1の実施形態とでは、各第1容量配線SEL1に接続される画素形成部が異なっている。具体的には、上記第1の実施形態においては、データ信号線が延びる方向に連続して配置されている画素形成部例えば図7のPIX1およびPIX2が同じ第1容量配線SEL1に接続されていた。これに対して、本実施形態においては、第1走査信号線および第2走査信号線が延びる方向に連続して配置されている画素形成部例えば図23のPIX1およびPIX3が同じ第1容量配線SEL1に接続されている。第2容量配線SEL2についても同様である。<4.3駆動方法>上記第1の実施形態においては、第1容量配線SEL1および2容量配線SEL2はデータ信号線と平行に延びるように形成されていたのに対し、本実施形態においては、第1容量配線SEL1および2容量配線SEL2は第1走査信号線および第2走査信号線と平行に延びるように形成されている。また、第1容量配線SEL1および第2容量配線SEL2には、比較的高いレベルの電位Vcshと比較的低いレベルの電位Vcslとが1フレーム期間毎に交互に与えられる。以上より、本実施形態における画素形成部PIX2に含まれる画素電極49a,49bおよび容量電極51の電位の変化は、上記第1の実施形態における画素形成部PIX3に含まれる画素電極69a,69bおよび容量電極71の電位の変化と同じになる。さらに、本実施形態における画素形成部PIX3に含まれる画素電極69a,69bおよび容量電極71の電位の変化は、上記第1の実施形態における画素形成部PIX2に含まれる画素電極49a,49bおよび容量電極51の電位の変化と同じになる。すなわち、本実施形態においては、容量電極31,画素電極29a,29b,容量電極51,画素電極49a,49b,容量電極71,画素電極69a,69b,容量電極91,画素電極89a,89bの電位の変化は、図24に示すようなものとなる。<4.4効果>上記第1の実施形態においては、第1走査信号線および第2走査信号線と交差する配線が1画素につき3本データ信号線,保持容量配線,第1容量配線または第2容量配線存在していた。これに対して、本実施形態によれば、第1走査信号線および第2走査信号線と交差する配線は1画素につき2本データ信号線,保持容量配線となる。このように、本実施形態によれば、第1走査信号線および第2走査信号線と他の配線との交差部が少なくなる。以上より、上記第1の実施形態と同様の効果が得られるほか、上記第1の実施形態と比較して第1走査信号線および第2走査信号線の負荷が低減され、走査信号の遅延に起因する表示品位の低下が抑制される。但し、データ信号線と他の配線との交差部が多くなるので、データ信号線の負荷は大きくなる。<5.第5の実施形態><5.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。図25は、本発明の第5の実施形態におけるアクティブマトリクス基板1の平面図である。本実施形態においては、第1容量配線幹19,第2容量配線幹20,第1容量配線SEL1,および第2容量配線SEL2が上記第4の実施形態と同様に形成されている図19参照。また、本実施形態においては、画素マトリクスの各列につき2本のデータ信号線が設けられている。詳しくは、図25において画素形成部の左方に配設された第1データ信号線SL1~SLnと図25において画素形成部の右方に配設された第2データ信号線S2L1~S2Lnとが設けられている。<5.2画素形成部の構造><5.2.1平面構造>図26は、画素形成部PIX1~PIX4が形成されている領域の平面図である。本実施形態においては、画素形成部PIX1,PIX2の一辺図26では左辺に沿って第1データ信号線SLjが配設され、画素形成部PIX1,PIX2の別の一辺図26では右辺に沿って第2データ信号線S2Ljが配設されている。また、画素形成部PIX3,PIX4の一辺に沿って第1データ信号線SLj1が配設され、画素形成部PIX3,PIX4の別の一辺に沿って第2データ信号線S2Lj1が配設されている。画素形成部PIX1においては、第1トランジスタTFT1aおよび第2トランジスタTFT1bが第1データ信号線SLjと接続するように設けられている。画素形成部PIX2においては、第1トランジスタTFT2aおよび第2トランジスタTFT2bが第2データ信号線S2Ljと接続するように設けられている。画素形成部PIX3においては、第1トランジスタTFT3aおよび第2トランジスタTFT3bが第1データ信号線SLj1と接続するように設けられている。画素形成部PIX4においては、第1トランジスタTFT4aおよび第2トランジスタTFT4bが第2データ信号線S2Lj1と接続するように設けられている。このように、画素マトリクスの各列に着目したとき、画素形成部は第1データ信号線と第2データ信号線とに1行毎に交互に接続されている。また、本実施形態においては、画素形成部PIX1,PIX3の一辺図26では下辺に沿って第2走査信号線G2Liが配設され、さらに第2走査信号線G2Liに沿って第1容量配線SEL1が配設されている。また、画素形成部PIX2,PIX4の一辺に沿って第2走査信号線G2Li1が配設され、さらに第2走査信号線G2Li1に沿って第2容量配線SEL2が配設されている。ところで、本実施形態においては、画素マトリクスの各行に含まれる第2副画素部内の容量電極に電気的に接続されている電極とその次の行に含まれる第1副画素部内の画素電極とによって容量が形成されている。例えば、画素形成部PIX1の第2副画素部内の容量電極31に接続されている電極39容量電極31と電極39とは一体的に形成されていると画素形成部PIX2の第1副画素部内の画素電極49aとによって容量Cc11が形成されている。図27は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。本実施形態においては、第3トランジスタTFT1cのソース電極24cはソース引き出し配線37と接続され、ソース引き出し配線37は接続電極36およびコンタクト30を介して第1容量配線SEL1に接続されている。また、第1副画素部PIX1Aにおいて、容量配線CSLと第2データ信号線S2Ljとの間の領域に容量電極100が形成されている。なお、容量電極100と画素電極29aとはアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、容量Cc01が形成されている。<5.2.2断面構造>図28Aは、図27のA-A線断面図である。図28Bは、図27のB-B線断面図である。図28Cは、図27のC-C線断面図である。図28Dは、図27のD-D線断面図である。第1トランジスタTFT1a,第2トランジスタTFT1b,および第3トランジスタTFT1c近傍における断面構造については、上記第4の実施形態と同様である。本実施形態においては、図28Dに示すように、ゲート絶縁層33上には、保持容量配線CSL,容量電極100,および第2データ信号線S2Ljも形成されている。<5.2.3等価回路>図29は、本実施形態における画素形成部の等価回路図である。画素形成部PIX1,PIX3ではそれぞれ第1データ信号線SLj,SLj1からデータ信号が供給され、かつ、画素形成部PIX2,PIX4ではそれぞれ第2データ信号線S2Lj,S2Lj1からデータ信号が供給されるように、第1データ信号線および第2データ信号線と画素形成部PIX1~PIX4内のトランジスタとが接続されている。また、本実施形態においては、画素形成部PIX1には、第1副画素部PIX1Aの構成要素として、第1走査信号線GLiにゲート電極が接続されるとともに第1データ信号線SLjにソース電極が接続された第1トランジスタTFT1aと、第1トランジスタTFT1aのドレイン電極に接続された画素電極29aと、一定の電位COMが与えられる共通電極41と画素電極29aとによって形成される液晶容量Clc1aと、画素電極29aと保持容量配線CSLとによって形成される保持容量Ccs1aと、容量電極100と画素電極29aとによって形成される容量Cc01とが含まれている。また、画素形成部PIX1には、第2副画素部PIX1Bの構成要素として、第1走査信号線GLiにゲート電極が接続されるとともに第1データ信号線SLjにソース電極が接続された第2トランジスタTFT1bと、第2トランジスタTFT1bのドレイン電極に接続された画素電極29bと、共通電極41と画素電極29bとによって形成される液晶容量Clc1bと、画素電極29bと保持容量配線CSLとによって形成される保持容量Ccs1bと、第2走査信号線G2Liにゲート電極が接続されるとともに第1容量配線SEL1にソース電極が接続された第3トランジスタTFT1cと、第3トランジスタTFT1cのドレイン電極に接続された容量電極31と、画素電極29bと容量電極31とによって形成される電位変動用容量C1とを備えている。画素形成部PIX2については、第1トランジスタTFT2aおよび第2トランジスタTFT2bのソース電極の接続先が第2データ信号線S2Ljとなっている点を除いて、画素形成部PIX1と同様の構成となっている。<5.3駆動方法>次に、図30,図31,および図32を参照しつつ、本実施形態における駆動方法について説明する。図30には、第1走査信号線の電位の波形が示されている。図30に示すように、本実施形態においては、第1走査信号線には2行ずつ順次にゲートオン電位Vghが与えられる。或る2本の第1走査信号線にゲートオン電位Vghが与えられるタイミングとその次の2本の第1走査信号線にゲートオン電位Vghが与えられるタイミングとは、1水平走査期間だけずれている。図31に示すように、第1走査信号線GLi,GLi1に1水平走査期間だけゲートオン電位Vghが与えられ、その後、第2走査信号線G2Li,G2Li1に1水平走査期間だけゲートオン電位Vghが与えられている。第1走査信号線GLi,GLi1にゲートオン電位Vghが与えられるタイミングと第2走査信号線G2Li,G2Li1にゲートオン電位Vghが与えられるタイミングとは、2水平走査期間ずれている。このように、各行に関し、第2走査信号線にゲートオン電位Vghが与えられるタイミングは、第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも2水平走査期間遅れている。図31に示すように、第1データ信号線SLjおよび第2データ信号線S2Lj1には、奇数フレームには共通電極41の電位COMよりも高い電位Vshが与えられ、偶数フレームには電位COMよりも低い電位Vslが与えられている。また、第2データ信号線S2Ljおよび第1データ信号線SLj1には、奇数フレームには電位Vslが与えられ、偶数フレームには電位Vshが与えられている。このように、隣接する2本の第1データ信号線の電位については、互いに逆極性となっている。同様に、隣接する2本の第2データ信号線の電位についても、互いに逆極性となっている。また、各列に関し、第1データ信号線の電位と第2データ信号線の電位とは、互いに逆極性になっている。以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する図31および図32を参照。奇数フレームにおいて、時点t10になると、第1走査信号線GLi,GLi1の電位がゲートオン電位Vghとなる。これにより、第1トランジスタTFT1a~TFT4aおよび第2トランジスタTFT1b~TFT4bがオン状態となる。奇数フレームには、第1データ信号線SLjおよび第2データ信号線S2Lj1の電位は正極性の電位Vshとなっており、第2データ信号線S2Ljおよび第1データ信号線SLj1の電位は負極性の電位Vslとなっている。このため、時点t10には、画素形成部PIX1内の画素電極29a,29bの電位および画素形成部PIX4内の画素電極89a,89bの電位はVshへと上昇し、画素形成部PIX2内の画素電極49a,49bの電位および画素形成部PIX3内の画素電極69a,69bの電位はVslへと低下する。時点t11になると、画素形成部PIX1,PIX3を含む行の1つ前の行において、第2走査信号線の電位がゲートオン電位Vghとなる。また、奇数フレームには、第2容量配線SEL2は比較的低いレベルの電位Vcslとなっている。以上より、画素形成部PIX1,PIX3を含む行の1つ前の行において、容量電極100,101の電位が低下する。ここで、図29に示すように、容量電極100と画素電極29aとは容量結合している。このため、画素電極29aの電位はVshからVsh-ΔVへと低下する。同様に、図29に示すように、容量電極101と画素電極69aとは容量結合している。このため、画素電極69aの電位はVslからVsl-ΔVへと低下する。なお、画素電極29a,69aの電位変化の大きさΔVについては、上式1に示したとおりである。但し、ΔVの大きさを求める式である上式1中のKは、次式3で求められる。K=Cc01/Clc1aCcs1aCc013時点t12になると、第2走査信号線G2Li,G2Li1の電位がゲートオン電位Vghとなる。このため、第3トランジスタTFT1c~TFT4cがオン状態となる。また、奇数フレームには、第1容量配線SEL1は比較的高いレベルの電位Vcshとなっており、第2容量配線SEL2は比較的低いレベルの電位Vcslとなっている。これにより、時点t12には、画素形成部PIX1内の容量電極31および画素形成部PIX3内の容量電極71の電位はVcshへと上昇し、画素形成部PIX2内の容量電極51および画素形成部PIX4内の容量電極91の電位はVcslへと低下する。以上より、時点t12には、画素電極29bの電位はVshからVshΔVへと上昇し、画素電極69bの電位はVslからVslΔVへと上昇、画素電極49bの電位はVslからVsl-ΔVへと低下し、画素電極89bの電位はVshからVsh-ΔVへと低下する。また、画素形成部PIX1内の容量電極31は画素形成部PIX2内の容量電極39に接続され、画素形成部PIX3内の容量電極71は画素形成部PIX4内の容量電極79に接続されている。画素形成部PIX2において容量電極39と画素電極49aとによって容量Cc11が形成され、画素形成部PIX4において容量電極79と画素電極89aとによって容量Cc13が形成されている。以上より、時点t12には、画素電極49aの電位はVslからVslΔVへと上昇し、画素電極89aの電位はVshからVshΔVへと上昇する。時点t12以降、画素形成部PIX1~PIX4内の画素電極29a,29b,49a,49b,69a,69b,89a,および89bの電位は、偶数フレームにおいて第1走査信号線GLi,GLi1の電位がゲートオン電位Vghとなるまでの期間時点t20までの期間、維持される。偶数フレームにおいても、奇数フレームと同様の動作が行われる但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる。以上のようにして、各画素形成部において、第1副画素部内の画素電極と第2副画素部内の画素電極とに異なる電位が与えられる。ここで、第2走査信号線にゲートオン電位Vghが与えられるタイミングが第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも2水平走査期間遅れている理由について説明する。仮に、上記第1~第4の実施形態と同様に、第2走査信号線にゲートオン電位Vghが与えられるタイミングが第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも1水平走査期間だけ遅れていると、例えば、画素形成部PIX1を含む行の1つ前の行において第2走査信号線の電位がゲートオン電位Vghになるタイミングと、画素形成部PIX1に与えられる第1走査信号線GLiの電位がゲートオン電位Vghになるタイミングとが同じになる。そうすると、画素電極29aの電位がデータ信号SLjの電位Vshとされるべき期間に、容量電極100の電位が変動する。容量電極100と画素電極29aとは容量結合しているので、画素電極29aの電位が不安定となる。また、データ信号SLjに基づいて画素電極29aが充電された後に図32の時点t11のように画素電極29aの電位が変動することもない。そこで、仮に画素マトリクスの1行目および2行目を組1、3行目および4行目を組2としたとき、第1走査信号線および第2走査信号線は図33に示すように駆動される。すなわち、第1走査信号線は2本を1組として1組ずつ順次に選択される。また、各組の2本の第2走査信号線は、当該各組の次の組の2本の第1走査信号線が選択されてから1水平走査期間後に選択される。なお、この間隔は必ずしも1水平走査期間でなくても良く、各組の第2走査信号線が選択されるタイミングは、当該各組の次の組の第1走査信号線が選択されることによって画素電極が充分に充電された後の適宜のタイミングで良い。<5.4効果>本実施形態によれば、各画素形成部において、第1副画素部の画素電極と第2副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、一方の副画素部の電位のみを変動させる上記第1~第4の実施形態と比較して、視野角特性改善の効果が大きく得られる。また、本実施形態においては、画素マトリクスの各列に着目すると、画素形成部は第1データ信号線と第2データ信号線とに1行毎に交互に接続されている。すなわち、上記第1の実施形態と比較して、1本のデータ信号線がデータ信号を供給すべき画素形成部の個数が2分の1となる。このため、表示品位を低下させることなく、表示装置を高速動作させることが可能となる。例えば、駆動周波数が240Hzの表示装置に本実施形態に係る構成を適用することができる。また、上記第1の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。<6.第6の実施形態><6.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。本実施形態におけるアクティブマトリクス基板1の平面図は、上記第4の実施形態と同様、図19に示すようなものとなる。但し、画素マトリクスの各列に着目したとき、画素形成部は、当該各列の一辺図19では左辺に沿って配設されたデータ信号線と当該各列の別の一辺図19では右辺に沿って配設されたデータ信号線とに1行毎に交互に接続されている。<6.2画素形成部の構造><6.2.1平面構造>図34は、画素形成部PIX1~PIX4が形成されている領域の平面図である。画素形成部PIX1~PIX4と第1走査信号線GLi,GLi1,第2走査信号線G2Li,G2Li1,保持容量配線CSL,第1容量配線SEL1,および第2容量配線SEL2との位置関係については、上記第4の実施形態と同様である図20参照。画素形成部PIX1~PIX4とデータ信号線との接続関係については、上記第4の実施形態とは異なっている。例えば、画素形成部PIX1~PIX4とデータ信号線SLj1との接続関係に着目する。上記第4の実施形態においては、図20に示すように、データ信号線SLj1は画素形成部PIX3内のトランジスタTFT3a,TFT3bと画素形成部PIX4内のトランジスタTFT4a,TFT4bとに接続されている。これに対して、本実施形態においては、図34に示すように、データ信号線SLj1は画素形成部PIX3内のトランジスタTFT3a,TFT3bと画素形成部PIX2内のトランジスタTFT2a,TFT2bとに接続されている。このように、本実施形態においては、各データ信号線に接続される画素形成部は千鳥状に配置されている。図35は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。本実施形態においては、第3トランジスタTFT1cのソース電極24cはソース引き出し配線37と接続され、ソース引き出し配線37は接続電極36およびコンタクト30を介して第1容量配線SEL1に接続されている。また、第1副画素部PIX1Aにおいて、容量配線CSLとデータ信号線SLj1との間の領域に容量電極100が形成されている。なお、容量電極100と画素電極29aとはアクティブマトリクス基板1上において上下方向に重なるように配置されている。これにより、容量Cc01が形成されている。<6.2.2断面構造>図36Aは、図35のA-A線断面図である。図36Bは、図35のB-B線断面図である。図36Cは、図35のC-C線断面図である。図36Dは、図35のD-D線断面図である。本実施形態においては、図36Dに示すように、ゲート絶縁層33上には、保持容量配線CSLおよび容量電極100も形成されている。<6.2.3等価回路>図37は、本実施形態における画素形成部の等価回路図である。図37に示すように、画素形成部PIX1内の第1トランジスタTFT1aおよび第2トランジスタTFT1bはデータ信号線SLjに接続され、画素形成部PIX2内の第1トランジスタTFT2aおよび第2トランジスタTFT2bはデータ信号線SLj1に接続され、画素形成部PIX3内の第1トランジスタTFT3aおよび第2トランジスタTFT3bはデータ信号線SLj1に接続され、画素形成部PIX4内の第1トランジスタTFT4aおよび第2トランジスタTFT4bはデータ信号線SLj2に接続されている。また、各画素形成部内の第1副画素部および第2副画素部の構成については、トランジスタとデータ信号線との接続関係を除いて、上記第5の実施形態図29参照と同様になっている。<6.3駆動方法>次に、図38および図39を参照しつつ、本実施形態における駆動方法について説明する。第1走査信号線GLi,GLi1,データ信号線SLj,SLj1,保持容量配線CSL,第1容量配線SEL1,および第2容量配線SEL2については、上記第1の実施形態と同様に駆動される。また、上記第1の実施形態と同様、第2走査信号線GL1~GLmには、1行ずつ順次にゲートオン電位Vghが与えられる。但し、本実施形態においては、上記第1の実施形態とは異なり、各行に関し、第2走査信号線にゲートオン電位Vghが与えられるタイミングは、第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも2水平走査期間遅れている。なお、第2走査信号線にゲートオン電位Vghが与えられるタイミングが第1走査信号線にゲートオン電位Vghが与えられるタイミングよりも2水平走査期間遅れている理由については、上記第5の実施形態と同じである。以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する図38および図39を参照。奇数フレームにおいて、時点t10になると、第1走査信号線GLiの電位がゲートオン電位Vghとなる。これにより、第1トランジスタTFT1a,TFT3a,および第2トランジスタTFT1b,TFT3bがオン状態となる。奇数フレームには、データ信号線SLjの電位は正極性の電位Vshとなっており、データ信号線SLj1の電位は負極性の電位Vslとなっている。このため、時点t10には、画素形成部PIX1内の画素電極29a,29bの電位はVshへと上昇し、画素形成部PIX3内の画素電極69a,69bの電位はVslへと低下する。時点t11になると、第1走査信号線GLi1の電位がゲートオン電位Vghとなる。これにより、第1トランジスタTFT2a,TFT4a,および第2トランジスタTFT2b,TFT4bがオン状態となる。また、全画面一色の静止画像が表示されるものと仮定しているので、データ信号線SLj2の電位は、データ信号線SLjの電位と同じである。すなわち、奇数フレームには、データ信号線SLj2の電位は正極性の電位Vshとなっている。以上より、時点t11には、画素形成部PIX2内の画素電極49a,49bの電位はVslへと低下し、画素形成部PIX4内の画素電極89a,89bの電位はVshへと上昇する。また、時点t11には、画素形成部PIX1,PIX3を含む行の1つ前の行において、第2走査信号線の電位がゲートオン電位Vghとなる。奇数フレームには、第2容量配線SEL2は比較的低いレベルの電位Vcslとなっている。以上より、画素形成部PIX1,PIX3を含む行の1つ前の行において、容量電極100,101の電位が低下する。ここで、図37に示すように、容量電極100と画素電極29aとは容量結合している。このため、画素電極29aの電位はVshからVsh-ΔVへと低下する。同様に、図37に示すように、容量電極101と画素電極69aとは容量結合している。このため、画素電極69aの電位はVslからVsl-ΔVへと低下する。時点t12になると、第2走査信号線G2Liの電位がゲートオン電位Vghとなる。このため、トランジスタTFT1c,TFT3cがオン状態となる。また、奇数フレームには、第1容量配線SEL1は比較的高いレベルの電位Vcshとなっている。これにより、時点t12には、画素形成部PIX1内の容量電極31の電位および画素形成部PIX3内の容量電極71の電位はVcshへと上昇する。以上より、時点t12には、画素電極29bの電位はVshからVshΔVへと上昇し、画素電極69bの電位はVslからVslΔVへと上昇する。また、画素形成部PIX1内の容量電極31は画素形成部PIX2内の容量電極39に接続され、画素形成部PIX3内の容量電極71は画素形成部PIX4内の容量電極79に接続されている。画素形成部PIX2において容量電極39と画素電極49aとによって容量Cc11が形成され、画素形成部PIX4において容量電極79と画素電極89aとによって容量Cc13が形成されている。以上より、時点t12には、画素電極49aの電位はVslからVslΔVへと上昇し、画素電極89aの電位はVshからVshΔVへと上昇する。時点t13になると、第2走査信号線G2Li1の電位がゲートオン電位Vghとなる。このため、第3トランジスタTFT2c,TFT4cがオン状態となる。また、奇数フレームには、第2容量配線SEL2は比較的低いレベルの電位Vcslとなっている。これにより、時点t13には、画素形成部PIX2内の容量電極51の電位および画素形成部PIX4内の容量電極91の電位はVcslへと低下する。以上より、時点t13には、画素電極49bの電位はVslからVsl-ΔVへと上昇し、画素電極89bの電位はVshからVsh-ΔVへと低下する。画素電極29a,29b,69a,および69bの電位は、偶数フレームにおいて第1走査信号線GLiの電位がゲートオン電位Vghとなるまでの期間時点t20までの期間、維持される。画素電極49a,49b,89a,および89bの電位は、偶数フレームにおいて第1走査信号線GLi1の電位がゲートオン電位Vghとなるまでの期間時点t21までの期間、維持される。偶数フレームにおいても、奇数フレームと同様の動作が行われる但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる。以上のようにして、各画素形成部において、第1副画素部内の画素電極と第2副画素部内の画素電極とに異なる電位が与えられる。<6.4効果>本実施形態によれば、上記第5の実施形態と同様、各画素形成部において、第1副画素部の画素電極と第2副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、視野角特性改善の効果が大きく得られる。また、上記第1の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。<7.第7の実施形態><7.1全体構成>液晶表示装置の概略構成については、上記第1の実施形態と同様であるので説明を省略する図2参照。図40は、本発明の第7の実施形態におけるアクティブマトリクス基板1の平面図である。本実施形態においては、保持容量配線CSLおよび保持容量配線幹18が設けられていない点を除いて、上記第6の実施形態と同じ構成になっている。従って、以下、主に上記第6の実施形態と異なる点について説明し、上記第6の実施形態と同様の点については説明を省略する。<7.2画素形成部の構造><7.2.1平面構造>図41は、画素形成部PIX1~PIX4が形成されている領域の平面図である。また、図42は、画素形成部PIX1が形成されている領域の一部の拡大平面図である。上述したように、本実施形態においては、保持容量配線CSLが設けられていない。このため、例えば画素形成部PIX1には、上記第6の実施形態図34参照とは異なり、保持容量配線CSLと画素電極29a,29bとによって形成される保持容量Ccs1a,Ccs1bが含まれていない。<7.2.2断面構造>図43Aは、図42のA-A線断面図である。図43Bは、図42のB-B線断面図である。図43Cは、図42のC-C線断面図である。図43Dは、図42のD-D線断面図である。本実施形態においては、図43Dに示すように、ゲート絶縁層33上に保持容量配線CSLは形成されていない。<7.2.3等価回路>図44は、本実施形態における画素形成部の等価回路図である。上述したように、本実施形態においては、保持容量配線CSLが設けられていない。このため、各画素形成部には、第1副画素部内の画素電極と保持容量配線CSLとによって形成される容量および第2副画素部内の画素電極と保持容量配線CSLとによって形成される容量が含まれていない。<7.3駆動方法>次に、図45および図39を参照しつつ、本実施形態における駆動方法について説明する。図45に示すように、第1走査信号線GLi,第2走査信号線G2Li,第1走査信号線GLi1,第2走査信号線G2Li1,データ信号線SLj,SLj1,第1容量配線SEL1,および第2容量配線SEL2は、上記第6の実施形態と同様に駆動される。このため、各画素形成部内の画素電極の電位および容量電極の電位は、上記第6の実施形態と同様に変化する図39参照。但し、本実施形態においては、ΔVの大きさを求める式である上式1中のKは、次式4で求められる。K=C1/Clc1bC14本実施形態において、電位変動用容量C1の容量値の大きさを仮に上記第1~第6の実施形態と同じにすると、画素電極の電位変化の大きさΔVは上記第1~第6の実施形態とは異なる大きさとなる。このため、画素電極の電位変化が所望の大きさとなるように、電位変動用容量C1の容量値の大きさを調整する必要がある。<7.4効果>本実施形態によれば、上記第6の実施形態と同様、各画素形成部において、第1副画素部の画素電極と第2副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、視野角特性改善の効果が大きく得られる。また、上記第1の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。また、保持容量配線CSLを有さない構成となっているので、配線領域が効果的に縮小され、更なる狭額縁化を実現することが可能となる。<8.液晶表示装置をテレビジョン受信機に使用した例>次に、本発明に係る液晶表示装置をテレビジョン受信機に使用した例について説明する。図46は、このテレビジョン受信機用の表示装置800の構成を示すブロック図である。この表示装置800は、Y/C分離回路80と、ビデオクロマ回路81と、A/Dコンバータ82と、液晶コントローラ83と、液晶表示ユニット84と、バックライト駆動回路85と、バックライト86と、マイコンマイクロコンピュータ87と、階調回路88とを備えている。なお、上記液晶表示ユニット84は、液晶パネルと、液晶パネルを駆動するためのソースドライバおよびゲートドライバを含んでいる。上記構成の表示装置800では、まず、テレビジョン信号としての複合カラー映像信号Scvが外部からY/C分離回路80に入力され、当該複合カラー映像信号Scvが輝度信号と色信号に分離される。輝度信号と色信号とは、ビデオクロマ回路81にて光の3原色に対応するアナログRGB信号に変換される。さらに、そのアナログRGB信号は、A/Dコンバータ82により、デジタルRGB信号に変換される。そのデジタルRGB信号は液晶コントローラ83に入力される。また、Y/C分離回路80では、外部から入力された複合カラー映像信号Scvから水平同期信号および垂直同期信号も取り出される。これらの同期信号もマイコン87を介して液晶コントローラ83に入力される。液晶コントローラ83は、A/Dコンバータ82から与えられるデジタルRGB信号に基づきドライバ用データ信号を出力する。また、液晶コントローラ83は、液晶表示ユニット84内のソースドライバおよびゲートドライバを動作させるためのタイミング制御信号を、上記同期信号に基づいて生成し、それらのタイミング制御信号をソースドライバおよびゲートドライバに与える。また、階調回路88ではカラー表示の3原色R,G,Bそれぞれの階調電圧が生成され、それらの階調電圧も液晶表示ユニット84に供給される。液晶表示ユニット84では、これらのドライバ用データ信号、タイミング制御信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号データ信号、走査信号等が生成される。そして、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット84によって画像を表示するには、液晶表示ユニット84内の液晶パネルの後方から光を照射する必要がある。この表示装置800では、マイコン87の制御の下にバックライト駆動回路85がバックライト86を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン87によって行われる。なお、外部から入力される映像信号複合カラー映像信号としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号等も使用可能である。すなわち、この表示装置800では、様々な映像信号に基づく画像表示が可能である。上記構成の表示装置800でテレビジョン放送に基づく画像を表示する場合には、図47に示すように、当該表示装置800にチューナ部90が接続される。チューナ部90は、アンテナで受信した受信波高周波信号の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換する。さらに、チューナ部90は、その中間周波数信号を検波することによって、テレビジョン信号としての複合カラー映像信号Scvを取り出す。その複合カラー映像信号Scvは、上述のように表示装置800に入力され、当該複合カラー映像信号Scvに基づく画像が表示装置800によって表示される。図48は、上記構成の表示装置800をテレビジョン受信機とするときの機械的構成の一例を示す分解斜視図である。図48に示した例では、テレビジョン受信機は、その構成要素として、上記表示装置800の他に第1筐体801および第2筐体806を有しており、表示装置800を第1筐体801と第2筐体806とで包み込むようにして挟持した構成となっている。第1筐体801には、表示装置800で表示される画像を透過させる開口部801aが形成されている。また、第2筐体806は、表示装置800の背面側を覆うものであり、当該表示装置800を操作するための操作用回路805が設けられるとともに、下方に支持用部材808が取り付けられている。<9.その他>上記第7の実施形態における表示領域8内の構成は、上記第6の実施形態における構成から保持容量配線CSLを除いた構成となっている。これと同様にして、上記第1~第5の実施形態における構成から保持容量配線CSLを除いた構成を採用することもできる。これにより、上記第1~第5の実施形態についても、配線領域が効果的に縮小され、更なる狭額縁化を実現することが可能となる。"