第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック時間デジタル変換装置とを含み第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する時間デジタル変換装置。請求項1に記載の時間デジタル変換装置において、前記第1のパルス列生成部は、それぞれが前記第1のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、更に、第2の信号に応答して、前記所定の周期で繰り返される第2のパルスの生成を開始する第2のパルス列生成部と、前記第1のパルスおよび前記遅延パルスのエッジの中で前記第2のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第1のパルスの立ち上がりエッジとの時間差を、第1の誤差として検出する誤差検出部を有し、前記第1の時間と前記第1の誤差に基づく第2の時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。請求項2に記載の時間デジタル変換装置において、前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第2のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第2のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第2のパルスのシフト回数に基づく第2の時間を第2の誤差として検出し、前記第2の時間および前記第2の誤差に基づく第3の時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。請求項3に記載の時間デジタル変換装置において、前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を第3の誤差として検出し、前記第3の時間と前記第3の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置請求項1に記載の時間デジタル変換装置において、更に、前記第2の信号に応答して、前記所定の周期で繰返される第2のパルスの生成を開始する第2のパルス列生成部と、前記第1のパルスおよび前記第2のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第1のパルスおよび第2のパルスのシフト回数に基づく時間を第4の誤差として検出する誤差検出部とを有し、前記カウント数および前記第4の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。請求項5に記載の時間デジタル変換装置において、前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上りエッジとの時間差を第5の誤差として検出し、前記カウント数、前記第4の誤差、および前記第5の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。時間デジタル変換装置が検出する時間差の領域は、測定方法により大きく異なる。例えば、一対の遅延線を用いる時間デジタル変換装置は、ピコ秒領域の時間差を測定する。一方、遅延フリップフロップを用いるStochastic型時間TDCは、フェムト秒領域の時間差を測定する。これら従来の時間デジタル変換装置には、ダイナミックレンジ測定値の最大値と最小値の比が高々3桁程度であるという問題がある。そこで、本発明の課題は、このような問題を解決することである。上記の問題を解決するために、本装置の一観点によれば、第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する時間デジタル変換装置が提供される。本装置によれば、時間デジタル変換装置のダイナミックレンジを広くすることができる。以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。実施の形態1図1は、本実施の形態の時間デジタル変換装置TDC2の構成図である。TDC2は、図1に示すように、第1のパルス列生成部4と、第2のパルス列生成部6と、カウンタ回路8と、誤差検出部10とを有している。第1のパルス列生成部4は、第1の信号に応答して、所定の周期T例えば、10~10000psで繰り返される第1のパルスの生成を開始する装置である。更に、第1のパルス列生成部4は、第1のパルスと共に、第1のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成する装置である。第2のパルス列生成部6は、第2の信号に応答して、上記所定の周期T例えば、10~10000psで繰り返される第2のパルスの生成を開始する装置である。カウンタ回路8は、第1の信号に応答して、第1のパルスのカウントを開始する装置である。誤差検出部10は、第2の信号が入力する時のカウンタ回路8のカウント数に基づく時間を第1の信号と第2の信号の時間差として検出し、算出した時間差と実際の時間差との誤差を検出する装置である。図2は、本実施の形態のTDC2の動作を説明するフローチャートである。図3は、第1のパルスのカウント数に基づく時間差の測定手順S2を説明するフローチャートである。図4は、第1のパルスのカウント数に基づく時間差測定の手順S2を説明するタイムチャ―トである。図4には、第1の信号12および第2の信号14のレベル変化と、第1のパルス16および第2のパルス26のレベル変化と、カウンタ回路8の出力変化カウント数の変化18が示されている。尚、第1のパルス16および第2のパルス26の左側には、それぞれのパルスが出力される信号線の符号が示されている。―第1のパルスのカウント数に基づく時間差測定―第1の信号12が第1の入力端子20に入力すると、第1のパルス列生成部4は、図4に示すように、第1の信号12の立ち上がるエッジRE12に応答して、所定の周期Tで繰り返される第1のパルス16の生成を開始する図3のS12。生成された第1のパルス16は、第1の信号線VS0に出力される。この時、第1の信号12の先頭部分H12は、最初に生成される第1のパルス16aの先頭部分H16として出力される。カウンタ回路8は、この第1の信号12の先頭部分H12に応答して、第1のパルス16のカウント18を開始するS14。尚、カウンタ回路8は、第1のパルス16の立ち上がりエッジをカウントする。第2の信号14が第2の入力端子22に入力すると、第2のパルス列生成部6は、第2の信号14の立ち上がりエッジRE14に応答して、第1のパルス16の周期と実質的に同じ周期Tで繰り返される第2のパルス26の生成を開始する。生成された第2のパルス26は、第5の信号線Vrに出力されるS18。第2の信号14の先頭部分H14は、最初に生成される第2のパルス26aの先頭部分H26として出力される。カウンタ回路8は、この第2の信号14の先頭部分H14に応答して、第1のパルス16のカウントを停止するS16。カウンタ回路8は、この時のカウント数N0第2の信号14が入力する時のカウント数を保持する。次に、TDC2は、カウンタ回路8に保持されているカウント数N0に基づく第1の時間t0=N0-1×Tを、第1のパルス12と第2のパルス14の時間差として算出するS20。例えば、カウンタ回路8のカウント数N0が3で第1のパルス16の周期Tが200psの場合、TDC2は、第1のパルス12と第2のパルス14の時間差として、400ps=3-1×200psを算出する。第1の時間t0は、誤算検出部10が有する演算機能を用いて算出される。但し、誤算検出部10とは別に演算機能を有する演算部を設けて、第1の時間t0を算出してもよい。後述する他の演算処理についても同様である。尚、信号または、パルスの時間差とは、それぞれの信号の立ち上がりエッジ内の所定の時点例えば、信号が50立ち上がる中間点の時間差のことである。また、第2の信号14は、図4に示すように、第1の信号12の後に立ち上がる信号である。以上の例では、第1のパルス12のカウント数は一桁である。しかし、カウンタ回路8は、容易に数桁例えば、4桁以上のパルスをカウントすることができる。従って、本実施の形態によれば、第1のパルス12と第2のパルス14との時間差のダイナミックレンジを、容易に広くすることができる。ところで、図4に示すように、第1のパルス12と第2のパルス14の時間差Δと第1の時間t0は、第1の残余時間tover1分異なっているΔ=t0tover1。次に、誤差検出部10は、この第1の残余時間tover1に略等しい時間を、第1の誤差として検出する。―第1の誤差の検出―図5は、第1の誤差の検出手順図2のS4を説明するフローチャートである。図6乃至8は、第1の誤差の検出手順S4を説明するタイムチャ―トである。図6には、第1の信号12、第2の信号14、第1のパルス16、および第2のパルス26が示されている。上述したように、第1のパルス列生成部4は、第1の信号12の立ち上がりエッジRE14に応答して、所定の周期Tで繰り返される第1のパルス16の生成を開始する図3のS12。同様に、第2のパルス列生成部6は、第2の信号14の立ち上がりエッジRE14に応答して、第1のパルス16と実質的に同じ周期Tで繰り返される第2のパルス26の生成を開始する図3のS18。従って、第1のパルス16と第2のパルス26の時間差t’over1は、第2の信号14が立ち上がる直前に生成が開始される第1のパルス16bと第2の信号14の時間差である第1の残余時間tover1と実質的に同じである。誤差検出部10は、この時間差t’over1を利用して、第1の誤差を検出する。第1のパルス列生成部4は、図7に示すように、第1のパルス16と共に、第1のパルス16より所定の遅延時間tdずつ遅れて立ち上がる複数の遅延パルス28a~28cを繰り返し生成する。生成された第1~第3の遅延パルス28a28b28cは、それぞれ第2~第4の信号線VS1VS2VS3に出力される図1参照。尚、図7の各パルス列の左端には、それぞれが出力される信号線が示されている。図8は、図7の破線で囲われた領域を拡大した図である。誤差検出部10は、第1のパルス16および第1~第3の遅延パルス28a~28cの立ち上りエッジRE0~RE3および立下りエッジFE0~FE3の中で、第2のパルス26の立ち上がりエッジRE26に隣接する隣接エッジを検出するS22。ここで、第1のエッジに第2のエッジが隣接するとは、一方のエッジが発生してから他方エッジが発生するまでの間に第3のエッジが発生しないことをいう。図8に示す例では、第2のパルス26の立ち上がりエッジRE26に隣接するエッジは、第2の遅延パルス28bの立ち上がりエッジRE2と第3の遅延パルス28cの立ち上がりエッジRE3である。誤差検出部10は、第2のパルス26の立ち上がりエッジRE26に隣接する一対の隣接エッジRE2RE3のうち先に立ち上がる隣接エッジRE2を、誤差測定用の隣接エッジNEとして検出する図5のS22。誤差検出部10は、検出した隣接エッジNEと第1のパルス16の立ち上がるエッジRE0との時間差t1を、第1の誤差として検出するS24。例えば、隣接エッジNEが立ち上がりエッジの場合、誤差検出部10は、立ち上りエッジRE0~RE3の中で隣接エッジNEが立ち上がる順番Nf1に基づいて、第1のパルス16と隣接エッジNEの時間差t1=Nf1-1×tdを算出する。図8の例では、隣接エッジNEが立ち上がる順番は3番目である。従って、遅延時間tdが50psの場合、第1の誤差t1は100ps=3-1×50psである。図9は、立ち下がりエッジFE0~FE3が誤差測定用の隣接パルスNEとして検出される場合を説明するタイムチャートである。図9の例では、第2のパルス26の立ち上がりエッジRE26に、第1の遅延パルス28aの立ち下がりエッジFE1と第2の遅延パルス28bの立ち下がりエッジFE2が隣接している。誤差検出部10は、第2のパルス26の立ち上がりエッジRE26に隣接する一対のエッジFE1FE2のうち先に立ち下がる隣接エッジFE1を、誤差測定用の隣接エッジNEとして検出する図5のS22。誤差検出部10は、第1のパルス16の立ち上がりエッジRE0とこの隣接エッジNEとの時間差t1を、第1の誤差として算出検出するS24。ところで、本実施の形態では、先に立ち上がるまたは後に立ち下がる隣接エッジが誤差検出用の隣接エッジNEとして検出される。しかし、第2のパルス26の立ち上りエッジRE26に隣接する一対の隣接エッジのうち後に立ち上がるまたは立ち下がる隣接エッジを誤差測定用の隣接エッジとしてもよい。この場合、第2の残余時間tover2は負の値になる。図8および9に示すように、第1の誤差t1は、第1の残余時間tover1=t’over1と第2の残余時間tover2分異なっている従って、Δ=t0t1tover2。次に、誤差検出部10は、この第2の残余時間tover2に略等しい時間を、第2の誤差として検出する。―第2の誤差の検出―図10は、第2の誤差の検出手順図2のS6を説明するフローチャートである。図11は、第2の誤差の検出手順S6を説明するタイムチャ―トである。誤差検出部10は、第1のパルス列生成部4を制御して、図11に示すように、誤差検出用の隣接エッジNEを有する隣接パルス30を、第2のパルス26に向かって所定のシフト時間tfずつシフトさせる図10のS32。誤差検出部10は、この隣接パルス30のシフトと並行して、第2のパルス26の立ち上がりエッジRE26と隣接エッジNEとの時間差を測定する。次に、誤差検出部10は、第2のパルス26の立ち上がりエッジRE26と隣接エッジNEとの時間差の絶対値が所定のシフト時間tfの半分以下になる時の隣接パルス31のシフト回数N2に基づく時間t2を第2の誤差として検出するS34。例えば、図11の例では、隣接パルス30のシフト回数N2は7回である。従って、シフト時間tfが1psの場合、第2の誤差t2=N2×Tfは7psになる。図12は、第2のパルス26の立ち上がりエッジRE26との時間差33bの絶対値が所定のシフト時間tfの半分以下になる隣接エッジNNE以下、最近接エッジと呼ぶを説明するタイムチャートである。図12には、第2のパルス26の立ち上がりエッジRE26を追い越す直前および直後の隣接パルス30a30bが示されている。ここで、第2のパルス26を追い越した直後の隣接パルス30bは、追い越す直前の隣接パルス30aをシフト時間tf分シフトさせたパルスである。従って、第2のパルス26を追い越す直前および直後の一対の隣接パルス30a30bの一方のエッジと第2のパルス26の立ち上りエッジRE26との時間差例えば、時間差33aの絶対値は、tfの半分以上になる。一方、他方のエッジと第2のパルス26の立ち上りエッジRE26との時間差例えば、時間差33bの絶対値は、tfの半分以下になる。第2の誤差t2は、このような最近接エッジNNEを用いて検出される。ところで、図11に示すように、第2の誤差t2は、第2の残余時間tover2と第3の残余時間tover3<0分異なっている。誤差検出部10は、下記第3の誤差検出手順において、この第3の残余時間tover3を第3の誤差として検出する。図11に示した例では、一対の隣接エッジRE2RE3のうち先に立ち上がる隣接エッジRE2を有する隣接パルス28b図8参照を、第2のパルス26に向かってシフトさせている。しかし、後に立ち上がる隣接エッジRE3を有する隣接パルス28cを、第2のパルス26に向かってシフトされて、第2の誤差t2を検出させてもよい。或いは、第2のパルス26の立ち上りエッジRE26に隣接する立下りエッジFE1FE2のうち先にまたは後に立ち下がる隣接エッジFE1を有する隣接パルスを、第2のパルス26に向かってシフトさせてもよい図9参照。―第3の誤差の検出―次に、誤差検出部10は、第2のパルスの立ち上りエッジRE26と最近接エッジNNEの時間差tover3を、第3の誤差として検出する図2のS8。第3の誤差t3の検出には、例えば、Stochastic型TDC等の極短時間測定器図示せずを用いる。この極短時間測定器の測定レンジ測定可能範囲の幅は、シフト時間tfが好ましい。但し、極短時間測定器の測定レンジは、シフト時間tf以上で第1~第3の遅延パルス28a~28cの遅延時間td以下であってもよい。―広レンジ時間差の算出―最後に、誤差検出部10は、カウンタ回路8のカウント数に基づく第1の時間t0、第1の誤差t1、第2の誤差t2、および第3の誤差t3に基づく時間=t0t1t2t3を、第1の信号12と第2の信号14との時間差として算出する図2のS10。例えば、カウンタ回路8のカウント数に対応する時間t0、第1の誤差t1、第2の誤差t2、および第3の誤差t3がそれぞれ400ps、100ps、7ps、および216fsとすると、誤差検出部10は、第1の信号12と第2の信号14の時間差Δとして507216psを算出する。この場合、時間差測定のダイナミックレンジは106である。このダイナミックレンジは、従来のTDCのダイナミックレン103程度より格段に広い。しかも、カウンタ回路8の最大カウント数を大きくすることで、第1の時間t0の桁数を多くすることは容易である。従って、本TDC2のダイナミックレンジを更に広くすることは容易である。ところで、以上の例では、誤差検出部10は、全ての測定値t0、t1、t2、およびt3に基づいて、第1の信号12と第2の信号14との時間差Δを算出している。しかし、測定値の一部を用いて、第1の信号12と第2の信号14との時間差を算出してもよい。例えば、カウンタ回路8のカウント数に基づく第1の時間t0を、第1の信号と第2の信号の時間差として算出してもよい。この場合、第2のパルス列生成部6は設けずに、第2の信号14が入力する第2の入力部22を直接カウンタ回路8に接続してもよい。同様に、第1の時間t0と第1の誤差t1に基づく第2の時間=t0t1を、第1の信号と第2の信号の時間差として算出してもよい。更に、第2の時間と第2の誤差に基づく第3の時間=t0t1t2を、第1の信号と第2の信号の時間差として算出してもよい。以下の実施の形態においても、同様である。実施の形態21構造図13は、本実施の形態のTDC2aの構成図である。本TDC2aは、図13に示すように、第1のパルス生成部4a、第2のパルス生成部6a、カウンタ回路8、および誤差検出部10aを有している。―第1のパルス生成部―第1のパルス生成部4aは、第1の遅延回路ユニット32a、第1の反転遅延回路34a、および第1のゲート回路36aを有している。第1の遅延回路ユニット32aは、入力信号を所定の時間tc例えば、10~100ps遅らせて出力する所定数例えば、1~10の第1の遅延回路38aを有している。第1の遅延回路38aは縦列に接続され、前段の遅延回路の出力部が次段の遅延回路の入力部に接続されている。初段の遅延回路44aは、後述する第1のタイミング制御回路42aからの制御信号に応答して入力信号を上記所定の時間tcより長い時間遅らせて出力する可変遅延回路である。第1の反転遅延回路34aは、入力信号を反転すると共に当該入力信号を、第1の遅延回路38aの遅延時間に実質的に等しい所定の時間tc例えば、10~100ps遅らせて出力する反転遅延回路である。第1の反転遅延回路34aの入力部には、図13に示すように、第1の遅延回路ユニット32aの最終段の遅延回路45aの出力部に接続されている。第1の遅延回路ユニット32aの各遅延回路38aおよび第1の反転遅延回路34aの入力部は、図13に示すように、それぞれ第1~第4の信号線VS0VS1VS2VS3に接続されている。第1のゲート回路36aは、第1のスイッチ回路40aと、第1のタイミング制御回路42aを有している。第1のスイッチ回路40aは、一対の入力部SWIN1SWIN2と出力部SWOUTとを有し、いずれか一方の入力部を出力部SWOUTに接続する。入力部SWIN1SWIN2は、それぞれ第1の入力端20aと第1の反転遅延回路34aの出力部に接続されている。一方、出力部SWOUTは、第1の遅延回路ユニット32aの入力部に接続されている。第1のタイミング制御回路42aは、第1の遅延回路38aおよび第1の反転遅延回路34aの出力信号を監視し、第1のスイッチ回路40a内部のスイッチの開閉を制御する。更に、第1のタイミング制御回路42aは、後述する演算制御部54の命令にしたがって、第1の遅延ユニット32aの初段の遅延回路可変遅延回路44aおよび第3のスイッチ回路48を制御する。この第1のタイミング制御回路42aは、論理回路である。但し、第1のタイミング制御回路42aは、CPUCentralProcessingUnitとメモリとを有する回路であってもよい。その場合、そのメモリには、第1のタイミング制御回路42aの機能をCPUに実現させるためのプログラムが記録されている。―第2のパルス生成部―第2のパルス生成部6aは、第1のパルス生成部4aと略同じ構造を有している。但し、第2の遅延回路ユニット32bの初段の遅延回路は、可変遅延回路ではない。すなわち、第2のパルス生成部6aは、第2の遅延回路ユニット32b、第2の反転遅延回路34b、および第2のゲート回路36bを有している。第2の遅延回路ユニット32bは、第1の遅延回路38aの遅延時間に実質的に等しい所定の時間tc、入力信号を遅らせて出力する所定数の第2の遅延回路38bを有している。第2の遅延回路38bの数は、第1の遅延回路38aの数と同じである。第2の遅延回路38bは縦列に接続され、前段の遅延回路38bの出力部が次段の遅延回路38bの入力部に接続されている。第2の反転遅延回路34bは、入力信号を反転すると共に、第2の遅延回路38bの遅延時間に実質的に等しい所定の時間tc、入力信号を遅らせて出力する反転遅延回路である。第2の反転遅延回路34bの入力部は、図13に示すように、第2の遅延回路ユニット32bの最終段の遅延回路45bの出力部に接続されている。第2の遅延回路ユニット32bの初段の遅延回路44bの入力部は、図13に示すように、第5の信号線Vrに接続されている。第2のゲート回路36bは、第2のスイッチ回路40bと、第2のタイミング制御回路42bを有している。第2のスイッチ回路40bの一方の入力部には、第2の反転遅延回路34bの出力部が接続されている。第2のスイッチ回路40bの他方の入力部には、TDC2aの第2の入力部22bが接続さている。第2のスイッチ回路40bの構造および機能は、第1のスイッチ回路40aと略同じである。第2のタイミング制御回路42bは、第2の遅延回路38bおよび第2の反転遅延回路34bの出力信号を監視し、第2のスイッチ回路40b内部のスイッチの開閉を制御する。第2のタイミング制御回路42bの構造は、第1のタイミング制御回路42aと略同じである。―カウンタ回路―カウンタ回路8の第1の入力部CIN1は、第1のスイッチ回路40aと第1の遅延回路ユニット32aの間に接続された第1の信号線VS0に接続されている。一方、カウンタ回路8の第2の入力部CIN2は、第2のスイッチ回路40bと第2の遅延回路ユニット32bの間に接続された第5の信号線Vrに接続されている。カウンタ回路8は、第1の入力部CIN1に入力されるパルスに応答して当該パルスのカウントを開始する。更に、カウンタ回路8は、第2の入力部CIN2に入力される信号に応答して、第1の入力部CIN1に入力されるパルスのカウントを停止する。―誤差検出部―誤差検出部10aは、第3のスイッチ回路48、Stochastic型の時間デジタル変換装置50以下、STDCと呼ぶと、演算制御部54を有している。第3のスイッチ回路48の入力部は、それぞれ信号線VS0~VS3に接続されている。第3のスイッチ回路48の出力部SOUTは、STDC50の第1の入力部STIN1に接続されている。一方、STDC50の第2の入力部STIN2には、第2のパルス生成ユニット6aに接続された第5の信号線Vrが接続されている。演算制御部54は、例えばCPUとメモリとを有している。このメモリには、演算制御部54の機能をCPUに実現させるためのプログラムが記録されている。また、このメモリは、CPUが行う演算にも用いられる。演算制御部54は、FPGA等の論理回路であってもよい。カウンタ8の出力COUTおよびSTDC50の出力SOUTは、演算制御部54に送信される。演算制御部54は、第1のタイミング制御回路42a、第2のタイミング制御回路42bを制御信号する。―遅延回路―第1および第2の遅延回路38a38bとして、種々の論理回路を用いることができる。例えば、一対のインバータ回路や排他的論理回路を用いることができる。第1および第2の反転遅延回路34a34bについても同様である。図14は、第1および第2の遅延回路38a38b可変遅延回路44aを除くの一例を説明する回路図である。図14に示すように、遅延回路38a38bは、例えば縦列接続された一対のCMOSComplementaryMetalOxideSemiconductorインバータ回路56a56bを有している。この一対のCMOSインバータ回路56a56bの遅延時間は、実質的に同じである。入力端子DIN1に入力された入力信号は、1段目のインバータ回路56aで遅延および反転され、2段目のインバータ回路56bに伝達される。2段目のインバータ回路56bに伝達された入力信号は、更に遅延および反転され、出力端子DOUT1から出力される。従って、遅延回路38a38bに入力された信号は、CMOSインバータ回路56a56bの遅延時間の2倍遅延された後、元のレベル正転で出力される。―可変遅延回路―図15は、第1の遅延回路ユニット32aの初段の可変遅延回路44aの一例を説明する回路図である。図15に示す遅延回路44aは、縦列接続された一対のCMOSインバータ回路56c56d、キャパシタ58、およびスイッチ60を有している。CMOSインバータ回路56c56dの遅延時間は、第1および第2の遅延回路38a38bが有するCMOSインバータ回路56a56bの遅延時間と実質的に同じ所定の時間である。キャパシタ58の両端は、それぞれCMOSインバータ回路56a56bを接続する配線57およびスイッチトランジスタ60に接続されている。演算制御部54は、第1のタイミング制御回路42aを介してこのスイッチ60のゲート端子62に制御信号を送信し、スイッチ60を開閉する。可変遅延回路44aは、スイッチ60が開いている間は、図14の遅延回路38a38bと略同じように動作する。一方、スイッチ60が閉じている間は、可変遅延回路44aは、キャパシタ58を充電または放電する。従って、可変遅延回路44aは、スイッチ60が開いている時より長い時間をかけて、入力端子DIN2に入力された信号を出力端子DOUT2から出力する。従って、遅延時間が長くなる。―反転遅延回路―図16は、第1および第2の反転遅延回路34a34bの一例を説明する回路図である。図16に示す反転遅延回路34a34bは、一つのCMOSインバータ56eと、このCMOSインバータ56eの出力部に接続されたキャパシタ64を有している。CMOSインバータ56eの遅延時間は、第1および第2の遅延回路38a38bが有するCMOSインバータ回路56a56bの遅延時間と実質的に同じである。入力端子DIN3に入力された入力信号は、CMOSインバータ56eで遅延および反転され、その後出力端子DOUT3から出力される。入力信号の遅延時間は、CMOSインバータ56eの遅延時間とキャパシタ64の充電時間の和である。キャパシタ64の充電時間は、CMOSインバータ56eの遅延時間と実質的に同じ時間に設定されている。従って、第1および第2の反転遅延回路34a34bの遅延時間は、第1および第2の遅延回路38a38bの遅延時間と実質的に同じになる。―STDC―図17は、STDC50の構造を説明する図である。図18は、STDC50の動作を説明する図である。図17に示すように、STDC50は、複数の遅延フリップフロップDフリップフロップ66と、エンコーダ68を有している。遅延フリップフロップ66の入力端子Xは互いに接続され、STDC50の第1の入力部STIN1に接続されている。同様に、遅延フリップフロップ66のクロック端子Yは互いに接続され、STDC50の第2の入力部STIN2に接続されている。一方、遅延フリップフロップ66の複数の出力端子Qは、それぞれエンコーダ68の入力部に接続される。エンコーダ68は、オン状態の遅延フリップフロップ66の数をカウントし、そのカウント数を出力部STOUTから出力する。遅延フリップフロップ66は、入力端子Xがハイレベルの時にクロック端子Yがローレベルからハイレベルに変化するとON状態になり、ハイレベル信号を出力するフリップフロップである。図18には、第1の入力部STIN1に入力される第1の入力信号70aおよび第2の入力部STIN2に入力される第2の入力信号70bが示されている。縦軸は電圧であり、横軸は時間である。横軸の時間は、fsフェムト秒領域の時間である。このような時間領域では、第1の入力信号70aおよび第2の入力信号70bの信号レベルは、ローレベルからハイレベルに除々に変化する。STDC50は、例えば、第1の入力信号70aの立ち上がりエッジ72aの中間点74aと第2の入力信号70bの立ち上がりエッジ72bの中間点74bの時間差Δtを検出する。個々の遅延フリップフロップ66は、入力信号の時間差を検出する機能は有していない。しかし、図18に示すように、第1の入力信号70aの立ち上がりエッジ72aと第2の入力信号70bの立ち上がりエッジ72bが重なると、各遅延フリップフロップ66の特性のばらつきにより、複数の遅延フリップフロップ66の一部だけがオン状態になる。この時オン状態になる遅延フリップフロップ66の数は、第1の入力信号70aと第2の入力信号70bの時間差Δtの増加とともに増加する。STDC50は、この性質を利用して、入力信号の時間差Δtを検出する。図19は、STDC50の特性を説明する図である。横軸は、第1の入力信号70aの入力時刻t1と第2の入力信号70bの入力時刻t2の時間差Δt=t2-t1である。縦軸は、STDC50の出力Dtdcオン状態の遅延フリップフロップ66の数である。図19に示すように、0fsを中心とする一定の範囲内76で、STDC50の出力Dtdcは時間差Δtに対して略リニアに変化する。従って、時間差Δtがこの範囲76以下、測定レンジと呼ぶ内であれば、STDC50の出力から時間差Δtを容易に求めることができる。このようにして得られる入力信号の時間差Δtは、fsフェムト秒領域の時間である。尚、測定レンジ76は、時間差Δtに関する標準偏差をσとすると、-σ以上σ以下の範囲である。測定レンジ76の外では、STDC50の出力Dtdcは、略0または出力の最大値になる。この特性に基づいて、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルを検出することができる。例えば、STDC50の出力Dtdcが略0であれば、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルはローレベルである。一方、STDC50の出力が略最大値例えば、255であれば、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルはハイレベルである。2動作本TDC2aの動作は、図2乃至12を参照して説明した実施の形態1のTDC2と略同じである。従って、図2乃至12および図13の回路図を参照して、本TDC2aの動作を説明する。―パルスカウントに基づく時間測定図2のS2―第1の信号12が入力するまでは、TDC2aの第1の入力端子20aは、第1のゲート回路36aにより、第1の遅延回路ユニット32aの入力部に接続されている。一方、第1の遅延回路ユニット32aの入力部と第1の反転遅延回路34aの出力部は切り離されている。この状態では、第1の遅延回路ユニット32aが有する各遅延回路38aの出力は全てローレベルであり、第1の反転遅延回路34aの出力はハイレベルである。今、第1の入力端子20aに第1の信号12が入力すると、第1の信号12は、第1のスイッチ回路40aを介して、第1の遅延回路ユニット32aに供給される。この時、第1の信号12の先頭部分H12は第1の信号線VS0に出力され、第1の信号線VS0をハイレベルにする図4参照。これにより、第1の信号線VS0に出力される第1のパルス16の最初の生成が開始される。第1の遅延回路ユニット32aに第1の信号12が供給されると、第1の遅延回路ユニット32aの各遅延回路38aは、オフ状態からオン状態に順次変化する。この変化にしたがって、第2~第4の信号線VS1~VS3は、ローレベルからハイレベルに順次変化する図7参照。これにより、第1~第3の遅延パルス28a~28cの最初の生成が順次開始する。第1のゲート回路36aは、例えば第1の信号線VS1のレベル変化に応答して、第1の遅延回路ユニット32aの入力部を第1の入力端子20aから切り離し、第1の反転遅延回路34aの出力部に接続する。この時の第1の反転遅延回路34aの出力は、ハイレベルである。従って、第1の遅延回路ユニット32aの入力部は、第1の入力部20aから切り離された後も、第1の反転遅延回路34aの出力によりハイレベルに保たれる。第1の反転遅延回路34aは、第1の遅延回路ユニット32aの最終段の遅延回路45aがオン状態になると、その出力VS3ハイレベルを反転して第1の遅延回路ユニット32aの入力部に帰還する。この帰還により、第1の信号線VS0のレベルはハイレベルからローレベルに変化し、第1のパルス16の最初の生成が終了する。第1の遅延回路ユニット32aの各遅延回路38aは、帰還された反転出力に順次応答して、オン状態からオフ状態に順次変化する。したがって、第2~第4の信号線VS1~VS3の信号レベルは、ハイレベルからローレベルに順次変化する。これにより、第1~第3の遅延パルス28a~28cの最初の生成が順次終了する。第3の遅延パルス28cの生成が終了し第1の遅延回路ユニット32aの最終段の遅延回路45aがオフ状態になると、第1の反転遅延回路34aは、その出力VS3ローレベルを反転して第1の遅延回路ユニット32aの入力部に帰還する。この帰還により、第1の信号線VS0のレベルはハイレベルに変化し、第1のパルス16の生成が再開する。以後、第1のパルス16および第1~第3の遅延パルス28a~28cの生成が繰り返される。以上の説明から明らかなように、第1のパルス16のパルス幅PW図8参照は、遅延回路38aおよび反転遅延回路34aの総数M図13の例では、4と遅延回路38aおよび反転遅延回路34aの遅延時間tcの積M×tcである。また、第1のパルス16のパルス間隔PDも、M×tcである。従って、第1のパルス16の生成が繰り返される周期Tは2M×tcである本TDC2aでは、8tc。すなわち、本TDC2aは、第1の信号12の立ち上がりエッジに応答して、所定の周期8tcで繰返される第1のパルス16の生成を開始する図3のS12。以上の説明から明らかなように、第1のパルス16および第1~第3の遅延パルス28a~28cが順次立ち上がる際の時間間隔遅延時間tdは、遅延回路38aおよび反転遅延回路34aの遅延時間tcである。ところで、第1の信号12が第1の入力端子20aに入力すると、第1の信号線VS0はローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路8は、第1のパルス16のカウントを開始する図3のS14。一方、第2の入力端子22bに第2の信号14が入力すると、第2のパルス列生成部6aは、所定の周期で繰返される第2のパルス26の生成を開始する図3のS18。第2のパルス列生成部6aが第2のパルス26を生成する手順は、第1のパルス列生成部6aが第1のパルス16を生成する手順と略同じである。従って、第2のパルス26の生成が繰り返される周期は、第1のパルス16の生成が繰り返される周期と実質的に等しい。第2の入力端子22bに第2の信号14が入力すると、第5の信号線Vrには第2の信号14の先頭部分が出力され、第5の信号線Vrはローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路8は、第1のパルス16のカウントを停止する図3のS16。演算制御部54は、この時のカウンタ回路8のカウント数に基づく時間を、第1の信号12と第2の信号14との時間差として算出する図3のS20。例えば、カウンタ回路8の出力が4で遅延時間tcが50psの場合、算出される時間は、1200ps=8×4-1×50psである。―第1の誤差検出図2のS4―図20は、本実施の形態における第1の誤差の検出手順を説明するフローチャートである。演算制御部54は、まず、第1のタイミング制御回路42aを介して第3のスイッチ回路48を制御し、第1~第4の信号線VS0~VS3を順次STDC50の第1の入力部STIN1に接続する。一方、STDC50の第2の入力部STIN2には、第5の信号線Vrが接続されている。演算制御部54は、STDC50の出力を順次読出し、第5の信号線Vrに出力される信号が立ち上がる時の第1~第4の信号線VS0~VS3の信号レベルを順次検出し記録する図20のS42。例えば、演算制御部54は、検出した信号レベルがローレベルである場合にはレベル値0を、信号レベルを検出した信号線の識別子とともに記録する。同様に、検出した信号レベルがハイレベルである場合、演算制御部54はレベル値1を、信号レベルを検出した信号線の識別子とともに記録する。次に、演算制御部54は、記録したレベル値からレベル行列Vs<N:0>を生成する図20のS44。Nは、行列の要素数より1小さい整数である。レベル行列Vs<N:0>の各要素は、それぞれが出力された信号線に対応させて記録した信号レベルである。例えば、図13に示すTDC2aでは、Nは3である。第1の要素Vs<0>は、第5の信号線Vrに出力される信号が立ち上がる時の第1の信号線VS0のレベル値である。第2~第4の要素Vs<1>~Vs<3>は、第5の信号線Vrに出力される信号が立ち上がる時の第2~第4の信号線VS1~VS3のレベル値である。演算制御部54は、このレベル行列Vs<N:0>に基づいて、第1のパルス16および第1~第3の遅延パルス28a~28cのエッジの中から第2のパルス26の立ち上がりエッジRE26に隣接する一対の隣接エッジの一方を検出する図20のS46。演算制御部54は、検出した隣接エッジを用いて第1~第3の誤差を検出する。図21は、この誤差検出用の隣接エッジの検出手順を説明するタイムチャートである。図21には、第1~第5の信号線VS0~VS3Vrに出力されるパルスが示されている。図21に示すように、第1~第4の信号線VS0~VS3には、それぞれ第1のパルス16および第1~第3の遅延パルス28a~28cが出力される。一方、第5の信号線Vrには、第2のパルス26が出力される。従って、レベル行列Vs<3:0>は、第2のパルス26が立ち上がる時の第1のパルス16および第1~第3の遅延パルス28a~28cの信号レベルを示している。第1のパルス16の1周期は、図21の上部に示すように、第1のパルス16および第1~第3の遅延パルス28a~28cのエッジにより、複数の期間以後、遅延期間と呼ぶ78a~78hに区画することができる。各遅延期間78a~78hの長さは、第1の遅延回路38aおよび第1の反転遅延回路34aの遅延時間tcである。図21の上部には、第2のパルス26が各遅延期間内で立ち上がる場合に生成されるレベル行列Vs<3:0>が示されている。例えば、図21に示すように、第2のパルス26が3番目の遅延期間78cで立ち上がる場合、第2のパルス26の立ち上がりエッジRE26における第1のパルス16はハイレベルである。同様に、第1の遅延パルス28aおよび第2の遅延パルス28bもハイレベルである。一方、第3の遅延パルス28cはローレベルである。従って、レベル行列Vs<3:0>は0111になる。図21に示すように、レベル行列Vs<3:0>と遅延期間78a~78hは1対1に対応している。従って、レベル行列Vs<3:0>を参照することで、第2のパルス26が立ち上がる遅延期間78a~78hを検出することができる。また、図21に示すように、各遅延期間78a~78hは、第1のパルス16または第1~第3の遅延パルス28a~28cのエッジにより区切られている。従って、第2のパルス26が立ち上がる遅延期間78a~78hから、第2のパルス26の立ち上がりエッジRE26に隣接する隣接エッジを検出することができる。例えば、レベル行列0111には、上述したように3番目の遅延期間78cが対応している。この遅延期間78cを区切るエッジは、第2の遅延パルス28bおよび第3の遅延パルス28cの立ち上がりエッジRE2RE3である。従って、これら一対のエッジRE2RE3が、第2のパルス26の隣接エッジである。演算制御部54は、この一対の隣接エッジの一方を誤差検出用の隣接エッジNEとして検出する。隣接エッジの検出には、ルックアップテーブルが用いられる。図22は、誤差検出用の隣接エッジの検出に用いられるルックアップテーブル以下、表1と呼ぶである。表1の第1行目には、レベル行列Vs<3:0>が示されている。表1の第3行目には、誤差検出用の隣接エッジNEが出力される信号線が示されている。第3行目のriseおよびfallは、各セルに示された隣接エッジNEが、立ち上がりエッジまたは立ち下がりエッジのいずれであるかを示している。尚、表1に示されている隣接エッジNEは、一対の隣接エッジのうち先に立ち上がる前方隣接エッジである。表1の第2行目は、第1のパルス16の立ち上がりエッジRE16と誤差測定用の隣接エッジNEの時間差t1を示している。今、誤差検出部10aがエッジ行列0111を検出したとする。この場合、演算制御回路54はこのルックアップを参照して、第3の信号線VS2に出力される第2の遅延パルス28bの立ち上がりエッジRE2を誤差検出用の隣接エッジNEとして検出する図20のS46。更に、演算制御回路54はこのルックアップを参照して、第1のパルス16の立ち上がりエッジRE16と検出した隣接エッジNEの時間差2tcを、第1の誤差として検出するS48。実際のルックアップテーブルには、変数2tcではなく実際の時間差が示されている。例えば、遅延時間tcが50psの場合、第1の誤差t1は100ps=2×50psになる。尚、本実施の形態のステップS42~S46は、実施の形態1のS22図5に対応している。また、本実施の形態のステップS48は、実施の形態1のS24に対応している。―第2の誤差測定図2のS6―図23は、本実施の形態における第2の誤差の検出手順を説明するフローチャートである。図24は、本実施の形態における第2の誤差の検出手順を説明するタイムチャートである。図24には、誤差検出用の隣接エッジNEを有する隣接パルス30と第2のパルス26が示されている。隣接パルスとは、隣接エッジを有するパルスのことである。演算制御部54は、第3のスイッチ回路48を制御して、隣接パルス30が出力される信号線例えば、VS2を、STDC50の第1の入力部STIN1に接続するS52。尚、第1の入力部STIN1と第3のスイッチ回路48の間は、図13に示すように、信号線Vsにより接続されている。一方、STDC50の第2の入力部STIN2には、第2のパルス26が出力される第5の信号線Vrが接続されている。図24の各パルス列の左側には、それぞれのパルスが送信される信号線の符号が示されている。次に、演算制御部54は、STDC50の出力コードDtdcを読み出すS54。演算制御部54は、読み出した出力コードDtdcに対応する入力信号の時間差Δtの絶対値が後述する所定のシフト時間tfの半分以下であるか判断するS56。図19に示すように、STDC50の出力コードDtdcは、0fsを中心とする測定レンジ76内で、入力信号の時間差Δtに対して略リニアに変化する。図19に示す例では測定レンジ76は、-1000~1000fsである。図19に示すように、出力コードDtdcが59以上133以下であれば、入力信号の時間差Δtは-1000~0fsである。また、出力コードDtdcが133以上212以下であれば、入力信号の時間差Δtは、0~1000fsである。今、シフト時間tfが、測定レンジの幅と同じ2000fsであるとする。演算制御回路54は、STDC50の出力コードDtdcが59以上133以下の場合、入力信号の時間差Δtの絶対値がシフト時間tfの半分以下と判断する。同様に、演算制御回路54は、STDC50の出力コードDtdcが133以上212以下の場合、入力信号の時間差Δtの絶対値がシフト時間tfの半分以下と判断する。これらの場合、後述するステップS62に進み、隣接パルス30のシフト回数に基づく時間を第2の誤差として検出する。出力コードDtdcから得られる時間差Δtの絶対値がtfの半分より大きい場合には、演算制御部54は、第1の遅延回路ユニット32aの可変遅延回路44aの遅延時間をシフト時間tf分増加させるS58。このステップ58により、第1のパルス列生成部32aが生成する各パルス第1のパルス16および第1~第3の遅延パルス28a~28cはtf分シフトする。従って、図24に示すように、隣接パルス30も、第1のシフト期間80aにおいて、第2のパルス26に向かってシフト時間tf分シフトする。シフト時間tfは、STDC50の測定レンジ76の幅以下の時間>0である。本実施の形態のシフト時間tfは、STDC50の測定レンジ76である。次に、演算制御部54は、可変遅延回路44aの遅延時間を元の遅延時間tcに戻し、少なくても次の隣接パルス30bの生成が終了するまで元の遅延時間tcを維持する。S60。このステップ60により、図24に示すように、第1のシフト期間80aに続く第1のメモリ期間82aの間、隣接パルス30b30cは、tfシフトされた状態を維持する。このメモリ期間82aにおける隣接パルス30と第2のパルス26の時間差は、シフト前の時間差第2の残余時間tover2よりtf分短くなっている。演算制御部54は、ステップS54に戻り第1のメモリ期間82aにおいて、STDC50の出力コードDtdcを再度読み出す。演算制御部54は、読み出した出力コードDtdcに対応する時間差Δtの絶対値がシフト時間tfの半分以下であるか再度判断しS56、時間差Δtの絶対値がシフト時間tfの半分以下でない場合には再び可変遅延回路44aの遅延時間をtf分増加させるS58。演算制御部54は、以上のステップを繰り返す。従って、図24に示すように、シフト期間80とメモリ期間82が交互に繰り返され、最終的には隣接パルス30と第2のパルス26の時間差の絶対値がtfの半分以下になる。すると、演算制御部54は、STDCの出力Dtdcに対応する時間差Δtの絶対値がシフト時間tf例えば、1psの半分以下になったと判断し、隣接パルス30のシフト回数N3例えば、7回に対応する時間=tf×N3、例えば7psを第2の誤差t2として算出するS62。更に、演算制御部54は、この時のSTDC50の出力コードDtdcを、例えば演算制御部54のメモリに記録するS62。図11を参照して説明したように、第2の誤差t2は、シフト開始前の隣接パルス30と第2のパルス26の時間差第2の残余時間tover2と第3の残余時間tover3分異なっている。以上の例では、可変遅延回路44aの遅延時間を長くして一対の隣接パルスのうち先に立ち上がる隣接パルス30を第2のパルス26に向かってシフトさせる。しかし、可変遅延回路44aの遅延時間を短くして一対の隣接パルスのうち後に立ち上がる隣接パルスをシフトさせてもよい。その場合には、第1および第2の遅延回路38a38bの遅延時間をキャパシタにより長くしておくことで、可変遅延回路44aのスイッチ58図15を開くことで、可変遅延回路44aの遅延時間を第1および第2の遅延回路38a38bより短くすることができる。―第3の誤差測定図2のS8―次に、誤差検出部10は、STDC50を用いて、第3の残余時間tover3を第3の誤差t3として検出する。図25は、第3の誤差の検出手順を説明するフローチャ―トである。演算制御部54は、まずステップ62で記録したSTD50の出力コードDtdcをメモリから読み出すS72。演算制御部54は、読み出した出力コードDtdcに対応する時間差Δtを、第3の誤差t3として算出するS74。第3の誤差t3は、例えば次式に基づいて算出される。ここで、Dxは、演算制御部54がSTD50から読み出す出力コードDtdcである。この出力コードDtdcは、STDC50の入力信号の時間差Δtの絶対値がシフト時間tfの半分以下になる時の出力コードである。D0は、時間差Δtが0秒の場合の出力コードである。DLは、測定レンジ76の上限値または下限値に対応する出力コードである。MRは、STDC50の測定レンジの幅である。図19に示す例では、D0は133である。測定レンジ76の上限に対応するDLは、212である。測定レンジ76の下限に対応するDLは、59である。測定レンジの幅MRは、200fsである。DxがD0以上の場合には、DLとして測定レンジ76の上限値を用いる。一方、DxがD0以下の場合には、DLとして測定レンジ76の下限値を用いる。今、Dxが75とすると、第3の誤差は、式1により-78f[=75-133/59-133]になる。―広レンジ時間差の算出図2のS10―最後に、演算制御部54は、カウンタ回路8のカウント数に対応する時間t0、第1の誤差t1、第2の誤差t2、および第3の誤差t3に基づいて、第1の信号12と第2の信号14との時間差=t0t1t2t3を算出する。例えば、t0、t1、t2、およびt3が、それぞれ1200ps、200ps、7ps、および-78fsの場合、演算制御部54は、14006922fsを算出する。この値のダイナミックレンジは8桁である。t0=1200psに対応するカウント数は、1桁程度である。カウンタ回路8のカウント数は容易に数桁に及ぶので、ダイナミックレンジは更に広くなる。本実施の形態で測定される各時間t0~t3のダイナミックレンジは、高々3桁程度である。しかし、本実施の形態では、上述したように測定精度を上げながら複数段階の誤差検出を行うことで、8桁以上の広いダイナミックレンジを実現している。また、本実施の形態のTDC2aは、遅延回路をリング状に接続して入力信号を遅延させる。従って、本実施の形態のTDC2aよれば、少数の遅延回路で入力信号を長時間遅延させることができる。故に、本実施の形態によれば、TDC装置を容易に小型化することができる。ところで、第1のパルス列生成部32aと第2のパルス列生成部32bのパルス生成周期Tが僅かにずれていても、カウンタ回路8のカウント数が大きい場合、時間差の測定値と実際の時間差のずれが大きくなる。従って、このようなずれが生じないように、時間差の測定開始前に第1および第2の遅延回路38a38bの遅延時間を調整しておくことが好ましい。遅延回路の遅延時間を調整するには、例えば、遅延回路に微小キャパシタを接続すればよい。第1および第2のパルスの生成周期Tのずれを検出するには、例えば、第1の信号および第2の信号を同時にTDC2に入力し、第1のパルスと第2のパルスが相当数生成された後に、両パルスの時間差をSTDC50等で測定すればよい。実施の形態3図26は、本実施の形態のTDC2bの構成図である。本実施の形態のTDC2bの構造および動作は、実施の形態2のTDC2aと略同じである。すなわち、本TDC2bは、図26に示すように、第1のパルス生成部4A、第2のパルス生成部6A、カウンタ回路8A、および誤差検出部10A以下、第1のパルス生成部4A等と呼ぶを有している。尚、TDC2aを示す図13と図26では、第1のパルス生成部4Aと第2のパルス生成部6Aの位置が入れ替わっている。但し、本TDC2bは、図26に示すように、第1の信号が入力する第1の入力端子20Aに加え第1の信号の反転信号が入力する第1の反転入力端子/20Aを有している。また、本TDC2bは、第2の信号が入力する第2の入力端子20Bに加え第2の信号の反転信号が入力する第2の反転入力端子/20Bを有している。そして、第1のパルス生成部4A等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。これら正転入力信号および反転入力信号は、実質的に同時に入力される。また、正転出力信号と反転出力信号の遅延時間は、実質的に等しい。第1のパルス生成部4A等が有する回路等についても、同様である。1第1のパルス生成部第1のパルス生成部4Aは、実施の形態2の第1のパルス生成部4aと同様に、第1の遅延回路ユニット32A、第1の反転遅延回路34A、および第1のゲート回路36A以下、第1の遅延回路ユニット32A等と呼ぶを有している。但し、第1の遅延回路ユニット32A等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。第1の遅延回路ユニット32A等は、正転入力信号を実施の形態2の第1の遅延回路ユニット32a等と同様に遅延させて、正転出力信号として出力する。更に、第1の遅延回路ユニット32A等は、反転入力信号正転入力信号の反転信号を遅延させて、反転出力信号正転出力信号の反転信号として出力する。―第1の遅延回路ユニット―第1の遅延回路ユニット32Aは、図26に示すように、縦列接続された第1の遅延回路38Aを備えている。図27は、第1の遅延回路38A可変遅延回路44Aを除くの一例を説明する回路図である。図27に示すように、遅延回路38Aは、正転遅延部84と反転遅延部86を有している。正転遅延部84および反転遅延部86の構造は、実施の形態2の第1の遅延回路38aと略同じである図14参照。正転遅延部84の入力部は、正転入力部88に接続されている。また、正転遅延部84の出力部は、正転出力部90に接続されている。同様に、反転遅延部86の入力部および出力部は、それぞれ反転入力部92および反転出力部94に接続されている。第1の遅延回路38Aは、実施の形態2の第1の遅延回路38aと同様、正転入力部88に入力される正転入力信号を所定の時間遅らせて、正転遅延部90から正転出力信号として出力する。同様に、第1の遅延回路38Aは、反転入力部92に入力された反転入力信号を所定の時間遅延させて、反転遅延部94から、反転出力信号して出力する。正転遅延部84と反転遅延部86の遅延時間は、実質的に等しい。第1のパルス列発生部6Aの初段の可変遅延回路44Aは、他の遅延回路38Aと同様、正転遅延部と反転遅延部を有している。可変遅延回路44Aの正転遅延部および反転遅延部は、図15参照を参照して説明した実施の形態2の可変遅延回路44aと略同じ構造を有している。従って、可変遅延回路44Aは、正転入力信号および反転入力信号を所定の時間遅延させて出力する。また、可変遅延回路44Aは、第1のタイミング制御回路4Aの制御信号にしたがって、正転入力信号および反転入力信号を上記所定の時間より長い時間遅らせて出力する。―第1の反転遅延回路―第1の反転遅延回路34Aは、図27の第1の遅延回路38Aと略同じ構造を有している。但し、第1の反転遅延回路34Aの正転遅延部の出力84は、反転出力部94に接続されている。一方、反転遅延部86の出力は、正転出力部90に接続されている。従って、第1の反転遅延回路34Aは、入力信号を反転して出力する反転遅延回路として機能する。更に、第1の反転遅延回路34Aの正転遅延部および反転遅延部は、電源とグランドの間にスイッチを有している。図28は、第1の反転遅延回路34Aの正転遅延部84a一例を説明する回路図である。図28に示すように、正転遅延部84aは、第1の遅延回路38Aの正転遅延部84と略同じ構造の本体部分96を有している。更に、正転遅延部84aは、正転遅延部96を電源VDDおよびグランドGから切り離す一対のスイッチ98a98bを有している。これら一対のスイッチ98a98bが開閉することで、入力部88aと出力部90aの間が接続または遮断される。スイッチ98a98bは、第1のタイミング制御回路42Aの制御信号にしたがって開閉する。第1の反転遅延回路34Aの反転遅延部も、正転遅延部と略同じ構造および機能を有している。従って、第1の反転遅延回路34Aは、第1の反転遅延回路34Aの出力をON/OFFするスイッチ回路としても機能する。―第1のゲート回路―第1のゲート回路36Aは、第1のスイッチ回路40Aと、第1のタイミング制御回路42Aを有している。第1のタイミング制御回路42Aの構造および機能は、実施の形態2の第1のタイミング制御回路42aと略同じである。第1のスイッチ回路40Aは、図28を参照して説明した第1の反転遅延回路38Aと略同じ構造を有している。但し、正転遅延部の出力は正転出力部に接続され、反転遅延部の出力は反転出力部に接続されている。従って、第1のスイッチ回路40Aは、TDC2bの入力部20B/20Bと第1のパルス列生成部6Aを接続または遮断するスイッチ回路として機能する。2第2のパルス生成部第2のパルス生成部6Aは、第1のパルス生成部4Aと略同じ構造および機能を有している。但し、第2の遅延回路ユニット32Bの初段の遅延回路44Bは可変遅延回路ではなく、他の遅延回路38Bと略構造および遅延時間を有している。3スイッチ回路48A等スイッチ回路48A、カウンタ回路8A、およびSTDC50Aの構造および機能は、実施の形態2の各回路等と略同じである。但し、これらの装置は、第1のパルス列発生部4Aおよび第2のパルス列発生部6Aから供給される正転信号および反転信号を処理する。以上の構造により、TDC2bは、実施の形態2のTDC2aと同様に、第1の入力端子20Aに入力される第1の信号と第2の入力端子20Bに入力される第2の信号の時間差を測定する。本実施の形態によれば、略CMOSインバータ回路だけで第1および第2のパルス列生成部4A6A第1および第2のタイミング制御部を除くを形成することができるので、各回路の遅延時間のばらつきが小さくなる。実施の形態4図29は、本実施の形態のTDC2cの構成図である。本TDC2cは、図29に示すように、第1のパルス列生成部4aと、第2のパルス列生成部6aと、カウンタ回路8と、誤差検出部10cを有している。第1のパルス列生成部4aの構造および動作は、実施の形態2の第1のパルス列生成部4aと略同じである。また、第2のパルス列生成部6a及びカウンタ回路8の構造および動作も、実施の形態2の第2のパルス列生成部6aおよびカウンタ回路8と略同じである。誤差検出部10cは、実施の形態2と同様、STDC50と演算制御部54cを有している図13参照。但し、誤差検出部10cは、スイッチ回路48を有していない。STDC50の構造および動作は、実施の形態2のSTDC50と略同じである。また、演算制御部54cの構造は、実施の形態2の演算制御部54と略同じである。演算制御部54cの動作は、以下に説明する通りである。図30は、TDC2cの動作を説明するフローチャートである。第1のパルス列生成部4aは、図4に示すように、第1の信号12に応答して所定の周期Tで繰返される第1のパルス16の生成を開始する。また、カウンタ回路8は、第1の信号12に応答して、第1のパルスのカウントを開始する。演算制御部54cは、実施の形態2の演算制御部54と同様、第2の信号14が入力する時のカウンタ回路8のカウント数に基づく時間t0を、第1の信号12と第2の信号14の時間差として算出するS82。カウンタ回路8のカウント数に基づく時間t0は、第1の信号12と第2の信号14の時間差Δと第1の残余時間tover1分異なっている図4参照。誤差検出部10cは、この第1の残余時間tover1に略等しい時間を、第4の誤差として検出する。図31は、第4の誤差検出手順S84を説明するタイムチャートである。図6を参照して説明したように、第1の残余時間tover1は、第1のパルス16と第2のパルス26の時間差tover1に等しい。演算制御部54cは、第1のパルス列生成部4aの初段の可変遅延回路44aの遅延時間を増加させることにより、第1のパルス16を所定のシフト時間tfずつシフトさせる図31参照。演算制御部54cは、第1のパルス16をシフトさせるたびに、第1のパルスの立ち上がりエッジRE16と第2のパルス26の立ち上がりエッジRE26との時間差100に対応するSTD50の出力コードDtdcを読み出す。演算制御部54cは、読み出した出力コードDtdcに基づき、時間差100の絶対値がシフト時間tfの半分以下であるか判断する。演算制御部54cは、時間差100の絶対値がシフト時間tfの半分以下になったと判断すると、その時の第1のパルス16のシフト回数N4およびSTDC50の出力コードDtdcを記録する。演算制御部54cは、第1のパルス16のシフトの回数N4に対応する時間=tf×N4を、第4の誤差t4として算出するS84。以上の手順S84は、図23及び24を参照して説明した、隣接パルス30をシフトさせて第2の誤差を検出する実施の形態2の手順と略同じである。更に、演算制御部54cは、実施の形態2の第3の誤差検出手順図25と同様に、メモリに記録した出力コードDtdcを読み出して時間差100を、第5の誤差t5と算出するS86。最後に、演算制御部54cは、カウント数に基づく時間t0、第4の誤差t4、および第5の誤差t5に基づいて、第1の信号12と第2の信号14の時間差Δ=t0t4t5を算出するS88。図29に示すように、本実施の形態のTDC2cは、スイッチ回路48図13参照を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。尚、図29に示す例では、第1のパルス列生成部4aは、反転遅延回路34aを一つだけ有している。しかし、第1のパルス列生成部4aは、複数の反転遅延回路可変遅延回路44aを含むを有してもよい。例えば、第1のパルス列生成部4aは、反転遅延回路だけを有していてもよい。このような場合には、パルスが繰り返し生成されるように、第1のパルス列生成部4aが有する反転遅延回路の数を奇数にする。第2のパルス列生成部26についても、同様である。本実施の形態では、第1の可変遅延回路44aをシフト時間tf分長くして、第4の誤差t4を算出している。しかし、可変遅延回路44aの遅延時間tcをシフト時間tf分短くして、第4の誤差t4を算出してもよい。この場合、第1のパルスの周期をTとすると、第1の信号12と第2の信号14の時間差Δはt0Tt4t5になる。実施の形態5図32は、本実施の形態のTDC2dの構成図である。図32に示すように、TDC2dの構造は、実施の形態のTDC2cと略同じである。但し、第1のパルス列生成部4dが有する第3の遅延回路ユニット32cの初段の遅延回路44cは可変遅延回路ではなく、他の第1の遅延回路38aと実質的に等しい一つの遅延時間tcを有している。また、第2のパルス列生成部6dが有する第4の遅延回路ユニット32dの初段の遅延回路44dは、他の第2の遅延回路38bの遅延時間tcよりシフト時間tf分短い遅延時間を有している。TDC2dの動作は、図30を参照して説明した実施の形態4のTDC2cと略同じである。但し、パルスシフトに基づく第4の誤差検出手順ステップ84が、実施の形態4のTDC2cの動作とは異なっている。図33は、本実施の形態における第4の誤差検出手順を説明するタイムチャートである。上述したように、第2のパルス列生成部6dの初段の遅延回路44dの遅延時間は、第1および第2の遅延回路ユニット4d6dの他の遅延回路の遅延時間よりシフト時間tf分短い。従って、第2のパルス26は、第1のパルス16に向かってこのシフト時間tfずつシフトする。演算制御部54cは、第1のパルス16の立ち上がりエッジRE16と第2のパルス26の立ち上がりエッジRE26との時間差の絶対値が所定のシフト時間tfの半分以下になる時のシフト回数N5に対応する時間=tf×N5を第4の誤差t4として算出する。本実施の形態では、この第4の誤差t4を用いて、第1のパルス12と第2のパルス14の時間差Δを検出する。図32に示すように、本実施の形態のTDC2dは、スイッチ回路48図13参照を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。図32の例では、第1および第2のパルス列生成部4d6dが有する反転遅延回路の数は一つである。しかし、実施の形態4と同様に、第1および第2のパルス列生成部4d6dは奇数個の反転遅延回路を有していてもよい。ところで、実施の形態1~4では、第1のパルス生成部が有する遅延回路ユニットの初段の可変遅延回路の遅延時間を長くすることで、隣接パルスまたは、第1のパルスに向かって第2のパルスをシフトさせている。しかし、本実施の形態のように、第2のパルス生成部が有する遅延回路ユニットの初段の遅延回路の遅延時間を短くすることで、隣接パルスまたは、第1のパルスに第2のパルスを向かってシフトさせてもよい。このような手順によっても、第2の誤差t2または、第4の誤差t4を検出することができる。以上の実施の形態では隣接パルスまたは、第1のパルスおよび第2のパルスのいずれか一方を他方に向かってシフトさせて、第2の誤差または、第4の誤差を検出している。しかし、隣接パルスまたは、第1のパルスおよび第2のパルスの双方を他方に向かってシフトさせて、2の誤差または、第4の誤差を検出してもよい。この場合、双方のパルスのシフト回数の総数に基づいて、第2の誤差t2または、第4の誤差t4を検出することができる。以上の実施の形態に関し、更に以下の付記を開示する。付記1第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する時間デジタル変換装置。付記2付記1に記載の時間デジタル変換装置において、前記第1のパルス列生成部は、それぞれが前記第1のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、更に、第2の信号に応答して、前記所定の周期で繰り返される第2のパルスの生成を開始する第2のパルス列生成部と、前記第1のパルスおよび前記遅延パルスのエッジの中で前記第2のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第1のパルスの立ち上がりエッジとの時間差を、第1の誤差として検出する誤差検出部を有し、前記第1の時間と前記第1の誤差に基づく第2の時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。付記3付記2に記載の時間デジタル変換装置において、前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第2のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第2のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第2のパルスのシフト回数に基づく第2の時間を第2の誤差として検出し、前記第2の時間および前記第2の誤差に基づく第3の時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。付記4付記3に記載の時間デジタル変換装置において、前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を第3の誤差として検出し、前記第3の時間と前記第3の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。付記5付記1乃至4のいずれか1項に記載の時間デジタル変換装置において、前記第1のパルス列生成部は、入力信号を前記所定の時間遅らせて出力する所定数の第1の遅延回路を有し、前記第1の遅延回路が縦列に接続された第1の遅延回路ユニットと、前記第1の遅延回路ユニットの最終段の前記第1の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第1の反転遅延回路と、前記第1の遅延回路ユニットの初段の前記第1の遅延回路の入力部に前記第1の信号を供給し、その後前記第1の遅延回路ユニットの初段の前記第1の遅延回路の入力部に前記第1の反転遅延回路の出力部を接続する第1のゲート回路とを有することを特徴とする時間デジタル変換装置。付記6付記2乃至5のいずれか1項に記載の時間デジタル変換装置において、前記第2のパルス列生成部は、入力信号を前記所定の時間遅らせて出力する前記所定数の第2の遅延回路を有し、前記所定数の第2の遅延回路が縦列に接続された第2の遅延回路ユニットと、前記第2の遅延回路ユニットの最終段の前記第2の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第2の反転遅延回路と、前記第2の遅延回路ユニットの初段の前記第2の遅延回路の入力部に前記第2の信号を供給し、その後前記第2の遅延回路ユニットの初段の前記第2の遅延回路の入力部に前記第2の反転遅延回路の出力部を接続する第2のゲート回路とを有することを特徴とする時間デジタル変換装置。付記7付記4に記載の時間デジタル変換装置において、前記ストキャスティック型時間デジタル装置は、前記絶対値が前記シフト時間以下になった前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を測定することを特徴とする時間デジタル変換装置。付記8付記1に記載の時間デジタル変換装置において、更に、前記第2の信号に応答して、前記所定の周期で繰返される第2のパルスの生成を開始する第2のパルス列生成部と、前記第1のパルスおよび前記第2のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第1のパルスおよび第2のパルスのシフト回数に基づく時間を第4の誤差として検出する誤差検出部とを有し、前記カウント数および前記第4の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。付記9付記8に記載の時間デジタル変換装置において、前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上りエッジとの時間差を第5の誤差として検出し、前記カウント数、前記第4の誤差、および前記第5の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを特徴とする時間デジタル変換装置。