スイッチングデューティ比を調節してスイッチモード電源SwitchingModePowerSupply:SMPSの出力電圧を制御する装置において、前記スイッチモード電源SMPSの出力電圧と基準電圧との比較結果によって互いに異なる状態信号を出力する比較器と、内部チップ動作周波数及び前記スイッチモード電源SMPSのスイッチング周波数を生成するクロック発生器と、前記比較器から入力される状態信号によって電流セルのオン/オフを定めるデジタル制御部と、前記電流セルによる電流量に基づいて内部キャパシタの充放電時間を定めてデジタルパルス幅変調信号のデューティ比を定めるデジタルパルス幅変調器と、を備えることを特徴とするスイッチモード電源制御装置。前記デジタルパルス幅変調器は、前記デジタル制御部によって定められた前記電流セルによる電流量によって内部キャパシタ電圧の上昇勾配を制御することを特徴とする請求項1に記載のスイッチモード電源制御装置。前記デジタルパルス幅変調器は、前記比較器から入力される状態信号によって3bitシフトレジスタが動作して、第1デューティ精密度を持ってデジタルパルス幅変調信号の初期デューティ比を定め、前記比較器から入力される状態信号変化が発生すれば、前記デジタル制御部の状態を変化させて4bitシフトレジスタの動作を許容して、前記第1デューティ精密度より低い第2デューティ精密度を持ってデジタルパルス幅変調信号のデューティ比を制御し、前記4bitシフトレジスタの動作が終われば、5bitシフトレジスタの動作を許容し、前記5bitシフトレジスタによる動作が終われば、3bitアップ/ダウンカウンタを通じて前記第2デューティ精密度より低い第3デューティ精密度を持って負荷に安定している出力電圧を提供することを特徴とする請求項2に記載のスイッチモード電源制御装置。前記3bitシフトレジスタは、オールハイまたはオールロー状態になれば、トグル信号を発生させ、かつ前記デジタル制御部の状態を変化させて4bitシフトレジスタの動作を許容することを特徴とする請求項3に記載のスイッチモード電源制御装置。前記デジタルパルス幅変調信号のデューティ比は、前記内部キャパシタ電圧がロジッグしきい電圧に到逹する時間に比例して定められることを特徴とする請求項1に記載のスイッチモード電源制御装置。前記内部キャパシタの容量は、使おうとするスイッチング周波数によって可変されることを特徴とする請求項1に記載のスイッチモード電源制御装置。前記内部キャパシタ電圧の上昇幅は、下記の数式Aによって計算されることを特徴とする請求項1に記載のスイッチモード電源制御装置:ここで、Vtは、充電時間によるキャパシタンス電圧、Icは、キャパシタンスに充電される電流、Cは、キャパシタンス容量、そしてtは、充電時間である。前記デジタルパルス幅変調器は、出力電圧リップルを低減させるために前記内部キャパシタ電圧を放電させるブーストモード回路と、前記ブーストモード回路によるスイッチング周波数速度低下を防止するアダプティブオンタイム回路と、を備えることを特徴とする請求項1に記載のスイッチモード電源制御装置。前記デジタル制御部は、コンバータのスイッチング周波数10倍に当たる内部動作周波数でデューティ比を制御することを特徴とする請求項1に記載のスイッチモード電源制御装置。前記デジタル制御部は、前記比較器から第1制御信号が入力されれば、前記電流セルを順次にオンさせつつ内部キャパシタの充電電流量を増加させ、第2制御信号が入力されれば、前記電流セルを順次にオフさせつつ内部キャパシタの充電電流量を低減させることを特徴とする請求項1に記載のスイッチモード電源制御装置。前記第1制御信号は、前記スイッチモード電源SMPSの出力電圧が基準電圧より低くてハイ信号を出力し、前記第2制御信号は、前記スイッチモード電源SMPSの出力電圧が基準電圧より高くてロー信号を出力することを特徴とする請求項10に記載のスイッチモード電源制御装置。前記アダプティブオンタイム回路は、前記デジタルパルス幅変調信号が前記ブーストモード回路によってスイッチング周波数ごとに発生できない場合、スイッチング周波数ごとに出力電圧リップルを最小化するための最小のデューティ比を持つパルスを生成することを特徴とする請求項8に記載のスイッチモード電源制御装置。前記ブーストモード回路及びアダプティブオンタイム回路によって前記デジタルパルス幅変調器で発生するデジタルパルス幅変調信号は、ランダムな分散スペクトルクロックSpreadSpectrumClock:SSCを提供することを特徴とする請求項8に記載のスイッチモード電源制御装置。本発明が解決しようとする技術的課題は、高い動作周波数、大面積、そして閉鎖ループ制御方式による動的応答特性について考慮する必要ない、新たなスイッチトキャパシタディレイ技法のデジタルパルス幅変調器を使って、低い動作周波数を用いて開放ループ制御の結果と類似したスイッチモード電源制御装置を提供することである。本発明が解決しようとする他の技術的課題は、出力電圧と基準電圧とを比較するための比較器、内部チップ動作周波数及びスイッチモード電源SMPS回路のスイッチング周波数を作るためのクロック発生器、比較器の出力によって開放ループ制御と類似した結果を出すスイッチトキャパシタディレイ技法を用いたデジタルパルス幅変調器、そして、デジタル制御部をオンチップで構成するスイッチモード電源制御装置を提供することである。前記技術的課題を解決するための本発明によるスイッチモード電源制御装置は、スイッチングデューティ比を調節してスイッチモード電源SwitchingModePowerSupply:SMPSの出力電圧を制御する装置において、前記スイッチモード電源SMPSの出力電圧と基準電圧との比較結果によって互いに異なる状態信号を出力する比較器と、内部チップ動作周波数及び前記スイッチモード電源SMPSのスイッチング周波数を生成するクロック発生器と、前記比較器から入力される状態信号によって電流セルのオン/オフを定めるデジタル制御部と、前記電流セルによる電流量に基づいて内部キャパシタの充放電時間を定めてデジタルパルス幅変調信号のデューティ比を定めるデジタルパルス幅変調器と、を備える。本発明によるスイッチモード電源制御装置によれば、新たなスイッチトキャパシタディレイ技法を用いたデジタルパルス幅変調器を用いたスイッチモード電源SMPS回路は、開放ループ制御方式と同じオーバー/アンダーシュートによるリンギング現象が発生せず、スイッチモード電源SMPS回路の動的応答特性を考慮しなくても負荷システムに安定した電源電圧を供給できる。また、スイッチトキャパシタディレイ技法のデジタルパルス幅変調器及びこれを制御するデジタル制御部を提供することで、低いチップ内部動作周波数を使って高いデューティ比精密度を提供すると同時に、クロック発生器の高速動作によるパワー消耗及び電磁波障害源EMIsourceとして動作することを防止する。また、SMPSのようなスイッチングモードパワーサプライ駆動装置において、ユーザが適用しようとする応用製品によって、コンバータのスイッチング周波数を1MHz~10MHzで外部でセットでき、所望の負荷電流供給量及び選択したスイッチング周波数によって、外部出力調節のためのLCフィルタ及び小数ディスクリートを用いて自在に構成できる。また、基本的にデジタルパルス幅変調器を提供するため、外部出力調節のためのLCフィルタ及び小数ディスクリートを用いて、バック/ブーストBuck/Boostタイプのコンバータだけではなく、SepicやFlybackタイプのコンバータで構成することもできる。さらに、コンバータのスイッチング動作が起きる度に大電流ピークが発生するが、これは、電磁波障害源EMIsourceとして作用するため、スイッチトキャパシタディレイ技法のデジタルパルス幅変調器は、ブーストモード回路及びアダプティブオンタイム回路によって、出力電圧リップルに影響を与えずに自動的にランダムな分散スペクトルクロックSpreadSpectrumClock:SSCが可能である。以下、添付した図面を参照して本発明によるスイッチモード電源制御装置の望ましい実施形態について詳細に説明する。図1は、本発明によるスイッチモード電源制御装置100のDC-DCコンバータを示すブロック図である。本発明によるスイッチモード電源制御装置100は、比較器110、エラー変化感知器120、クロック発生器130、ディバイダ140、MUX150、デジタル制御部160、デジタルパルス幅変調器170、バッファ及びデッドタイム制御部180、そして外部出力調節のためのLCフィルタ及び小数ディスクリート190を備える。図1では、外部出力調節のためのLCフィルタ及び小数ディスクリート素子をDC-DCコンバータとして図示しているが、ユーザが使おうとするコンバータの種類によってその構成方法を異ならせる。比較器110は、スイッチモード電源制御装置100の出力電圧フィードバック電圧、FBと基準電圧Vrefとの比較結果によってハイ/ロー電圧を発生させてデジタル制御部160の動作状態を定める。比較器110がハイ電圧を発生させれば、デジタル制御部160は、電流セル162を順次にオンさせつつ内部キャパシタ172の充電電流量を増大させ、ロー電圧を発生させれば、電流セル162を順次にオフさせつつ内部キャパシタ172の充電電流量を低減させる。エラー変化感知器120は、比較器110の出力信号をモニタリングしつつ、出力信号がハイからローに変わるか、またはローからハイに変化することを感知する。すなわち、比較器110の出力信号の以前値pastvalueと現在値presentvalueとが互いに変わる瞬間にトグル信号を発生させる。出力電圧レベルが基準電圧より高くなれば、以前値はハイ値を持つものの現在値はロー値を持つようになり、出力電圧レベルが基準電圧より低くならねば、この値を維持し続ける。クロック発生器130は、周期的なパルスを供給するクロックパルス発生器であり、内部チップ動作周波数及びスイッチモード電源SMPSのスイッチング周波数を生成する。クロック発生器130は、100MHzを持つクロックを発生させてデジタル制御部160を駆動させる。スイッチモード電源SMPSのスイッチング周波数fsはユーザが選択できるが、これを10MHzに選択する場合、デジタル制御部160を駆動するための内部クロックは、10MHzの10倍である100MHzにならねばならない。一方、ユーザが1MHzのスイッチング周波数fsを選択すれば、デジタル制御部160を駆動するための内部クロックは、1MHzの10倍である10MHzが必要であるため、ディバイダ140を通じて1/10の周波数を生成して内部クロックとして使う。すなわち、デジタル制御部160の動作周波数MainCLKは、スイッチング周波数fsの10倍で動作する。デジタル制御部160は、比較器100の出力信号状態high/lowによって電流セル162のオン/オフを制御する。デジタル制御部160によって定められた電流セル162による総電流量は、デジタルパルス幅変調器170の内部キャパシタ172の電圧勾配を定める。デジタルパルス幅変調器170は、電流セル162による電流量を持ってディバイダ140、MUX150のセットによるスイッチング周波数で内部キャパシタ172の充放電時間を定め、デジタルパルス幅変調信号のデューティ比を定める。この時、内部キャパシタ172の容量は、使おうとするスイッチング周波数fsによってSel[0:2]を通じてユーザが定める。すなわち、内部キャパシタ172の選択を通じて内部キャパシタ172に充電される電流による電圧上昇勾配ramp信号を制御し、制御された内部キャパシタ172電圧と動作周波数MainCLK電圧とがいずれもロジッグしきい電圧に到逹すれば、ANDゲート173によってデジタルパルス幅変調信号が発生する。ここで、内部キャパシタ172電圧がロジッグしきい電圧に到逹する時間に比例してデジタルパルス幅変調信号のデューティ比が定められる。すなわち、電流セル162の総電流量によってロジッグしきい電圧に到逹する時間は差があるが、総電流量が多ければ、ロジッグしきい電圧に早く到逹し、総電流量が少なければ、ロジッグしきい電圧に遅く到逹する。バッファ及びデッドタイム制御部180は、オンチップまたはオプチップのパワートレールの駆動電圧及びショートサーキットを防止し、外部出力調節のためのLCフィルタ及び小数ディスクリート素子190は、ユーザが選択した出力電圧レベル、スイッチング周波数、そして負荷供給電流量によって自在に構成できる。図2は、本発明によるデジタル制御部160及び電流セル162を具体的に示す回路図である。デジタル制御部160は、比較器110から入力される出力信号によって、デジタルパルス幅変調器170の内部キャパシタ172電圧の勾配制御のための電流セル162を定める。また、デジタルパルス幅変調器170は、デジタル制御部160によって定められた電流セル162による電流量によって内部キャパシタ172電圧の上昇勾配を制御する。内部キャパシタ172電圧の上昇勾配を制御する方法は、総4段階の動作に区分される。比較器110は、チップ外部L、Cフィルタによって定められる出力電圧FBとチップ内部の基準電圧Vref信号とを比較する。電圧差による比較器110の出力信号によって最初のブロックである3bitシフトレジスタ163が動作し、3bitシフトレジスタ163は、20のデューティ精密度を持ってデジタルパルス幅変調信号の初期デューティ比を定める。この時、3bitシフトレジスタ163は、オールハイまたはオールロー状態になれば、トグル信号を発生させ、かつデジタル制御部160のセット状態を変化させて次のブロックである4bitシフトレジスタ164の動作を許容する。また、出力電圧と基準電圧Vrefレベルを比較して変化が発生すれば、エラー変化感知器120はトグル信号を発生させ、デジタル制御部160のセット状態を変化させて次のブロックである4bitシフトレジスタ164の動作を許容する。ここで出力電圧と基準電圧Vrefレベルの変化が発生したのは、出力電圧レベルが所望の電圧レベルより高いか、または低くなったということを意味し、さらに高い精密度を持って再び出力電圧を感知する必要があるため、4bitシフトレジスタ164を動作させるためである。4bitシフトレジスタ164は、5のデューティ精密度を持ってデジタルパルス幅変調信号のデューティ比を再び制御する。4bitシフトレジスタ164の動作が終われば、再び次のブロックである5bitシフトレジスタ165の動作を許容する。そして5bitシフトレジスタ165による感知が終われば、最終ブロックである3bitアップ/ダウンカウンタ166を通じて、0.125のデューティ精密度を持って負荷に安定している出力電圧を提供する。デジタル制御部160は、4bitリングカウンタと4個のANDゲートとで構成される。4bitリングカウンタの初期状態は‘1000’bitsにセットされているため、最初のANDゲートのみからシステム周波数CLK1が出力される。CLK1は、3bitシフトレジスタ163ブロックに動作周波数で印加され、20のデューティ精密度を持って制御する。3bitシフトレジスタ163ブロックの動作中に出力がいずれもハイ/ローになって次の段階のレジスタブロックに動作が要求される場合、または比較器110のハイ/ロー出力信号に変化が発生してさらに高い精密度を持って出力を感知する必要がある場合には、3bitシフトレジスタ163及びエラー変化感知器120は、トグル信号を発生させて4bitリングカウンタを‘0100’bitに変える。すなわち、CLK1の動作は止まってCLK2が動作する。各レジスタブロックで発生するトグル信号によってリングカウンタの出力は順次に変わり、それに該当するレジスタブロックのみに動作周波数を印加させることで、各レジスタブロックをイネーブルまたはディセーブルさせる制御が可能になる。最上位ブロックである3bitアップ/ダウンカウンタ166の3bit出力がいずれもハイ/ローになるまで出力電圧レベルを感知できなければ、3bitアップ/ダウンカウンタ166は動作を止め、4bitリングカウンタを初期状態である‘1000’bitに変えて、3bitシフトレジスタ163ブロックから再び繰り返し動作する。このようなデジタル制御部160の動作順序のフローチャートは、図4に示されている。図3は、デジタルパルス幅変調信号発生のためのデジタル制御部160のタイミングダイアグラムを示す図面である。MainCLKは、内部チップ動作周波数であり、これは、クロック発生器130、ディバイダ140及びMUX150を通じて発生したスイッチング周波数10倍に該当する周波数である。そしてクロック発生器130で発生したMainCLKは、デジタル制御部160のクロックとして使われる。エラーErrorは、比較器110の出力信号であり、出力電圧と基準電圧との比較によってハイ/ロー信号を出力する。この信号によってデジタル制御部160は、ハイ信号である時に電流セル162を順次にオンさせつつ内部キャパシタ172の充電電流量を増大させ、ロー信号である時には電流セル162を順次にオフさせつつ内部キャパシタ172の充電電流量を低減させる。ここで、トグル、CLK1、CLK2、CLK3、CLK4は、デジタル制御部160によって制御され、動作順序は前述した通りである。図5は、本発明によるブーストモード回路174及びアダプティブオンタイム回路175を備えるデジタルパルス幅変調器170の回路図を示す図面である。デジタルパルス幅変調器170は、内部キャパシタ172に充電される電流量及び時間によって内部キャパシタ172電圧の勾配を制御する。内部キャパシタ172に供給される電流は、デジタル制御部160によって、出力電圧と基準電圧との電圧差によって各電流セル162のオン/オフを定める。ここで、内部キャパシタ172の容量は、使おうとするスイッチモード電源SMPSのスイッチング周波数によって、Sel[0:2]を通じてユーザが定める。すなわち、内部キャパシタ172の選択を通じて、内部キャパシタ172に充電される電流による電圧上昇勾配三角波信号を制御し、制御された内部キャパシタ172電圧とスイッチング周波数fsの電圧とがいずれもロジッグしきい電圧に到逹すれば、デジタルパルス幅変調信号は発生する。ここで内部キャパシタ172電圧がロジッグしきい電圧に到逹する時間に比例してデジタルパルス幅変調信号のデューティ比が定められる。ここで、スイッチング周波数fsは、内部動作周波数MainCLKの1/10に該当する。これは、充放電スイッチ171に印加されるクロックと同一であり、内部キャパシタ172電圧の三角波信号をスイッチング周波数と同一にするためである。内部キャパシタ172電圧は、数式1によって計算されて上昇する。したがって、10MHz100nsのスイッチング周波数fsが90のデューティ比を持つためには、キャパシタ電圧が10ns内にロジッグしきい電圧に到逹せねばならない。この時に必要な供給電流は、数式1によれば、63uAである。60のデューティ比のためには4.2uA、6のデューティ比のためには1.7uAの電流がそれぞれ必要である。すなわち、使おうとするスイッチング周波数によって内部キャパシタ172の容量さえ変化させられれば、同じ電流量の割合でスイッチング周波数のデューティ比を容易に制御できる。ここで、Vtは、充電時間によるキャパシタンス電圧、Icは、キャパシタンスに充電される電流、Cは、キャパシタンス容量、そしてtは、充電時間である。また、デジタルパルス幅変調器170は、1~10MHzのスイッチング周波数のために6~90のデューティ比を制御できる。また、デジタルパルス幅変調器170の内部キャパシタ172に充電される最大電流量は63uA90のデューティ比であり、最小電流量は1.7uA6のデューティ比である。また、電圧及び温度変化による電流量変化のため、キャパシタ電圧勾配制御エラーが発生することを防止するために基準電流currentreference回路が使われた。また、デジタルパルス幅変調器170で定められたデューティ比は、スイッチモード電源制御装置100の出力電圧が変わっても直ぐ対応できずに次のパルスを待たねばならないため、出力電圧リップルを最小化するためにブーストモード回路及びアダプティブオンタイム回路を備える。その動作原理は、エラー変化感知器120を用いることから始まる。エラー変化感知器120は、比較器110出力信号の以前値と現在値とををそれぞれのフリップフロップ121、122に保存し、この2つの値が互いに変わる瞬間にのみ排他的論理ゲートex-orゲート123を通じてトグル信号を発生させる。ここで、出力電圧レベルが基準電圧より高くなれば、以前値はハイ値を持つものの現在値はロー値を持つようになり、出力電圧レベルが基準電圧よりさらに低くならねば、この値を維持し続ける。これは、基準電圧より出力電圧レベルが高い状態に長く維持すれば、出力電圧のリップルが大きくなる原因になるからである。したがって、ブーストモード174は、現在値がローであれば、スイッチング周波数fsがハイになって、内部キャパシタ172に充電してデジタルパルス幅変調信号デューティ比を増大させられないように、内部キャパシタ172を強制で放電させる放電信号を発生させる。但し、ブーストモード174回路のみでデジタルパルス幅変調器170を制御する場合、現在値は、ロー値を、スイッチング周波数周期が変わったにも係わらず維持Vout>Vrefし続ける場合、ブーストモード174は、内部キャパシタ172を放電させ続けるため速い出力電圧の低減効果を得るが、一方、スイッチング周波数fsを元の周波数速度に維持できずに周波数速度を低下させる。これは、本発明によるスイッチモード電源制御装置100の出力電圧リップルを低減させる長所もあるが、スイッチモード電源制御装置100の構成時に、スイッチング周波数fs及び負荷供給電流量によって定められたインダクタの値よりさらに大きいインダクタスイッチング周波数速度の低下は、さらに大きいインダクタを要求を要求するようになる原因にもなりうる。また、ブーストモード174によって出力電圧が基準電圧より低くなってデューティ比を増大させる必要がある場合にも、放電信号がデジタルパルス幅変調信号の次の週期と非常に近くローに変わる場合に内部キャパシタ172に十分な充電時間を与えられないため、内部キャパシタ172電圧はローを維持し続ける原因となる。したがって、ブーストモード174によってスイッチング周波数fsの速度が低下することを防止するために、アダプティブオンタイム175回路を同時に提供して、デジタルパルス幅変調信号をブーストモード174によってスイッチング周波数fsごとに発生できない場合、スイッチング周波数fsごとに出力電圧リップルに、減少を最小化するための最小デューティ比を持つパルスを生成させる。図6は、本発明によるデジタルパルス幅変調器170のブーストモード174回路及びアダプティブオンタイム175回路を適用した実験結果を示すグラフである。ブーストモード174及びアダプティブオンタイム175回路によってデジタルパルス幅変調器170で発生するデジタルパルス幅変調信号は、ランダムな分散スペクトルクロックSpreadSpectrumClock:SSC機能を提供する。これは、スイッチモード電源SMPS回路のスイッチング動作が起きる度に大電流ピークが発生し、電磁波障害源EMIsourceとして作用することを防止するためである。図7は、本発明によるデジタルパルス幅変調器170のスイッチング周波数及び充電電流量によるデューティ比変化を実験した結果を示すグラフである。Sel[0:2]信号によって、10MHzのスイッチング周波数のためには0.4pF、5MHzのスイッチング周波数のためには1pF、1MHzのスイッチング周波数のためには4.5pFをセットするために内部キャパシタ172をセットせねばならない。ここでスイッチング周波数を1~10MHzに定めた理由は、内部キャパシタ172が占める面積のためであるが、これは、1MHz以下のスイッチング周波数を定めるためにはキャパシタの容量が大きくなるからである数式1を用いれば、200KHzスイッチング周波数のためには20pFが必要である。したがって、1MHz以下にスイッチング周波数を定めるためには、オフチップキャパシタを使うことがかえってコストダウンできる。一方、10MHz以上のスイッチング周波数のためにはキャパシタの容量が0.4pFより小さくなければならないが、工程変化を考慮すれば、キャパシタの容量をさらに低減させることは良くない。図8ないし図12は、本発明によるスイッチモード電源制御装置100のDC-DCコンバータをシミュレーションした結果を示すグラフである。図8及び図9は、本発明によるデジタルパルス幅変調器170を用いたスイッチモード電源SMPS回路で、100KHzに0~800mAのロードレギュレーションが発生する場合、1MHzのスイッチング周波数を持つスイッチモード電源SMPS回路の過渡transient応答特性をシミュレーションした結果である。図10及び図11は、本発明によるデジタルパルス幅変調器170を用いたスイッチモード電源SMPS回路で、100KHzに0~800mAのロードレギュレーションが発生する場合、10MHzのスイッチング周波数を持つスイッチモード電源SMPS回路の過渡応答特性をシミュレーションした結果である。オーバー/アンダーシュートによるリンギング現象が発生しないということが分かる。図12は、本発明によるデジタルパルス幅変調器170を用いたスイッチモード電源SMPS回路で、100KHzに0~800mA、0~250mAのロードレギュレーションがそれぞれ発生する場合、10MHzのスイッチング周波数を持つスイッチモード電源SMPS回路のオーバー/アンダーシュートをシミュレーションした結果である。これもまた、オーバー/アンダーシュートによるリンギング現象が発生しないということが分かる。本発明はまた、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現できる。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取られるデータが保存されるすべての種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ROM、RAM、CD-ROM、磁気テープ、フロッピー登録商標ディスク、光データ保存装置などがあり、またキャリアウェーブインターネットを通じる伝送の形態で具現されるものも含む。また、コンピュータで読み取り可能な記録媒体は、有無線通信網で連結されたコンピュータシステムに分散され、分散方式でコンピュータで読み取り可能なコードが保存されて実行される。以上、本発明の望ましい実施形態について図示及び説明したが、本発明は前述した特定の望ましい実施形態に限定されず、特許請求の範囲で請求する本発明の趣旨を逸脱せずに当業者ならば、多様な変形実施が可能であるということはもとより、かかる変更は特許請求の範囲に記載の範囲内にある。