"電源供給を制限して低消費電力で動作する第1モードと、電源供給を制限せずに通常動作する第2モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、演算処理部と、前記演算処理部と協働して動作する周辺部と、前記第1モードから前記第2モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを備え、前記周辺部は、前記第1モードの際に電源供給が制限される所定の機能を実行する少なくとも1つのモジュールと、前記第1モードから第2モードへの切り替えの際に、前記モジュールに対応して設けられ、前記モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、前記第1モードから第2モードへの切り替えの際に、前記電源供給の電圧が低い場合に合わせて前記モジュール全体が復帰するまで前記検知信号の前記管理部への出力を遅延させるための遅延回路とを含み、前記遅延回路の遅延時間は、前記電源供給の電圧に従い前記遅延回路に流れる動作電流に起因して、前記電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される、データ処理装置。前記遅延回路の遅延時間は、前記電源供給の電圧に基づく前記遅延回路の動作電流に従って前記電源供給の電圧に依存しない所定の電圧レベル差の遷移に対する時間に相当する、請求項1記載のデータ処理装置。前記電源供給の電圧に従い前記遅延回路に流れる動作電流を規定するためのバイアス電圧を生成するバイアス電圧生成回路をさらに備える、請求項1または2記載のデータ処理装置。前記バイアス電圧生成回路は、各部を復帰させるための電圧レベルが互いに異なる第1および第2のバイアス電圧を生成し、前記モジュールが、前記第1および第2のバイアス電圧の一方のバイアス電圧の供給を受けて動作する場合には、前記遅延回路に流れる動作電流を規定するために対応する一方のバイアス電圧を供給する、請求項3に記載のデータ処理装置。前記周辺部には、前記第1のモードの際に電源供給が制限される所定の機能を実行する複数のモジュールが設けられ、前記複数のモジュールにそれぞれ対応して複数の前記復帰検知回路が設けられ、前記管理部は、前記複数のモジュールのそれぞれの復帰を順番に検知し、前記遅延回路は、前記複数のモジュールのうちの最終のモジュールに対応する復帰検知回路の後に設けられる、請求項1~4のいずれかに記載のデータ処理装置。前記電源供給の電圧の範囲を複数の区分に分類し、分類された区分に従って、前記遅延回路の遅延時間を設定する、請求項1~5のいずれかに記載のデータ処理装置。本発明は、上記のような問題を解決するためになされたものであって、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を提供することを目的とする。本発明の一実施例に従うデータ処理装置は、電源供給を制限して低消費電力で動作する第1モードと、電源供給を制限せずに通常動作する第2モードとを有し、種々の電圧の電源供給で動作が可能なデータ処理装置であって、演算処理部と、演算処理部と協働して動作する周辺部と、第1モードから第2モードへの切り替えの際に各部の復帰を検知して起動タイミングを制御するための管理部とを設ける。周辺部は、第1モードの際に電源供給が制限される所定の機能を実行する少なくとも1つのモジュールと、第1モードから第2モードへの切り替えの際に、モジュールに対応して設けられ、モジュールの少なくとも一部の復帰を検知して、検知信号を出力するための復帰検知回路と、第1モードから第2モードへの切り替えの際に、電源供給の電圧が低い場合に合わせてモジュール全体が復帰するまで検知信号の管理部への出力を遅延させるための遅延回路とを含む。遅延回路の遅延時間は、電源供給の電圧に従い遅延回路に流れる動作電流に起因して、電源供給の電圧が低い場合よりも電源電圧が高い場合の方が短くなるように調整される。本発明の一実施例によれば、高電源電圧で動作する場合に不要な待ち時間を抑制して高速な復帰が可能となる。この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。実施の形態1図1は、本発明の実施の形態1に従うデータ処理装置1の概略ブロック図である。図1を参照して、データ処理装置1は、CPUCentralProcessingUnit2と、SRAMStaticRandomAccessMemory4と、フラッシュメモリ6と、周辺部8と、システム制御部10と、I/O部12とを含む。なお、データ処理装置は、広い電源電圧範囲種々の電圧レベルでの動作が可能であるものとする。CPU2は、各部との間でデータの授受を実行して演算処理する装置である。SRAM4およびフラッシュメモリ6は、記憶装置であり各種プログラムの格納領域およびCPU2のワーク領域等として用いられる。I/O部12は、外部装置とCPU2との間でデータの入出力を実行するためのインターフェイスである。周辺部8は、CPU2と協働して動作する各種機能を実現するためのハードウェア等を含むものである。システム制御部10は、データ処理装置1の状態を管理等するハードウェアを含むものであり、後述するが低消費電力モードや通常動作モードの切り替え等を実行する。周辺部8は、期間を計測するタイマ14と、アナログ信号をデジタル信号に変換するADCAnalogtoDigitalConverter16と、汎用のI/Oポートであり、CPU2等から任意に設定可能なGPIOGeneralPurposeInputOutput18と、デジタル信号をアナログ信号に変換するDACDigitaltoAnalogConverter20とを含む。なお、本例においては、SRAMStaticRandomAccessMemory4あるいはフラッシュメモリ6を周辺部8とは別に設けている構成について説明したが、特にこれに限られず、周辺部8の一部として設ける構成とすることも可能である。システム制御部10は、電源電圧の供給を受けて各部へ供給する各種の電圧を生成する電源回路22と、クロック信号を生成するクロック24と、低消費電力モードや通常動作モード等の各種の動作モードを制御するモード制御回路26とを含む。図2は、本発明の実施の形態1に従う電源回路22の一部を説明する図である。図2を参照して、電源回路22は、電源電圧Vccの供給を受けて、各回路の動作に用いられるバイアス電圧Vbiasを生成するバイアス電圧生成回路23と、後述する検知用バイアス電圧の比較対象として用いられる基準電圧Vrefを生成する基準電圧生成回路25とを含む。なお、これに限られず、他のデータ処理装置を動作する上で必要な電圧も生成される。バイアス電圧生成回路23は、バイアス電圧Vbiasとして、PチャネルMOSトランジスタにバイアス電圧を供給するためのVpbiasと、NチャネルMOSトランジスタにバイアス電圧を供給するためのVnbiasとをそれぞれ生成する。当該バイアス電圧は、PチャネルMOSトランジスタあるいはNチャネルMOSトランジスタにおいて一定の電流が流れる定電流源となるように供給される。図3は、本発明の実施の形態1に従う復帰対象回路の復帰の流れを説明する図である。図3を参照して、ここでは、復帰対象回路として、バイアス電圧Vpbiasの供給を受けて復帰する回路について説明する。本発明の実施の形態においては、低消費電力モードにおいて、周辺部8の少なくとも一部の回路タイマ14等は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路復帰対象回路に対して復帰するように指示する。具体的には、システム制御部10のモード制御回路26は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路復帰対象回路に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路22で生成されるバイアス電圧Vpbiasを供給する。なお、モード制御回路26から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号活性化信号を入力するようにしても良い。本例においては、電源電圧Vccと復帰対象回路との間には、PチャネルMOSトランジスタPT1が設けられ、当該PチャネルMOSトランジスタPT1のゲートにバイアス電圧Vpbiasが供給される。当該バイアス電圧Vpbiasが与えられて定電流回路が形成され、復帰対象回路に定電流が供給されて、電源の供給が開始され復帰動作が実行される。図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器CPは、所定の内部ノードの電圧レベルである検知用バイアス電圧Vxと基準電圧Vrefとを比較して、検知用バイアス電圧が基準電圧Vrefを超えたかどうかを判断し、基準電圧Vrefを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路60に入力される。遅延回路60は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路26に出力する。遅延回路60における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路26に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。図4は、広い電源電圧範囲での動作が可能なデータ処理装置において、与えられる電源電圧に応じた電圧レベルの変化を説明する図である。図4を参照して、電源電圧電源供給の電圧レベルが高い場合、例えば、電源電圧Vcc1が供給される場合、当該電源電圧Vcc1が所望の電圧レベルに到達するまでの時間は時間T2である場合が示されている。また、その半分の1/2Vcc1の電圧レベルに到達するまでの時間は、時間T1である場合が示されている。一方で、電源電圧Vcc2=1/2Vcc1が供給される場合、当該電源電圧Vcc2が所望の電圧レベルに到達するまでの時間は時間T2である。また、その半分の1/2Vcc2の電圧レベルに到達するまでの時間は、時間T1である場合が示されている。したがって、与えられる電源電圧の電圧レベルに従って、所望の電圧レベルに到達する時間が異なり、一般的に電圧レベルが低い程、所望の電圧レベルに到達する時間は長い。すなわち、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定する必要がある。図5は、比較例としての遅延回路300の構成を説明する図である。図5Aを参照して、遅延回路300は、入力信号INの入力を受けるインバータ304,324と、PチャネルMOSトランジスタ302,312,314と、NチャネルMOSトランジスタ306,308,316と、ラッチ回路322と、コンデンサ310とを含む。PチャネルMOSトランジスタ302と、NチャネルMOSトランジスタ306と、NチャネルMOSトランジスタ308とは、電源電圧Vccと接地電圧GNDとの間に電気的に直列に結合され、PチャネルMOSトランジスタ302と、NチャネルMOSトランジスタ306のゲートは、インバータ304の反転信号の入力を受ける。NチャネルMOSトランジスタ308は、バイアス電圧Vnbiasの供給を受ける。コンデンサ310は、PチャネルMOSトランジスタ302とNチャネルMOSトランジスタ306との接続ノード内部ノードN0と、接地電圧GNDとの間に設けられる。PチャネルMOSトランジスタ312と、NチャネルMOSトランジスタ314と、NチャネルMOSトランジスタ316とは、電源電圧Vccと接地電圧GNDと電気的に直列に結合され、PチャネルMOSトランジスタ312のゲートは、バイアス電圧Vpbiasの供給を受ける。PチャネルMOSトランジスタ314と、NチャネルMOSトランジスタ316のゲートは、内部ノードN0と電気的に結合される。PチャネルMOSトランジスタ314とNチャネルMOSトランジスタ316との接続ノード内部ノードN1は、ラッチ回路322の入力ノードと電気的に結合される。ラッチ回路322は、2段に接続されたNOR回路318,320とで構成される。NOR回路318の入力ノードは、内部ノードN1と電気的に結合され、他方の入力ノードは、NOR回路320の出力ノードと電気的に結合される。また、NOR回路320の入力ノードは、NOR回路318の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ENの入力を受ける。遅延回路300の動作について説明する。一例として、検知信号が入力信号INとして入力された場合、入力信号INはHレベルからLレベルに立ち下がるものとする。なお、初期状態において、入力信号はHレベルであるためPチャネルMOSトランジスタ302がONし、電源電圧VccとノードN0とが電気的に結合され、コンデンサ310に電荷が蓄積され、ノードN0の電圧レベルはVccである。そして、入力信号INLレベルに従って、NチャネルMOSトランジスタ306がONする。NチャネルMOSトランジスタ308のゲートにバイアス電圧Vnbiasが供給されて定電流源として動作するためコンデンサ310に蓄積された電荷が引き抜かれて、ノードN0の電圧レベルが低下する。ノードN0の電圧レベルがPチャネルMOSトランジスタ314の閾値電圧Vthに到達した場合にPチャネルMOSトランジスタ314がONする。これに伴い電源電圧VccとノードN1とが電気的に結合され、Hレベルの信号がラッチ回路322に入力される。ラッチ回路322は、初期状態においてLレベルにラッチした状態であり、活性化信号ENHレベルと、ノードN1の電圧レベルHレベルとの入力に基づいて、Hレベルの信号をラッチする。すなわち、出力信号OUTはHレベルからLレベルに遷移する。図5Bを参照して、ここでは、入力信号INに対応して出力信号OUTが遅延時間に従って遅延する場合が示されている。当該構成において、遅延時間は、コンデンサ310に蓄積された電荷を定電流源により引き抜く時間に依存しており次式1に基づいて計算することが可能である。遅延時間t=C/IVcc-Vth1となる。C:コンデンサ310の容量、I:定電流値図6は、内部ノードN0の電圧レベルの変化を説明する図である。図6に示されるように、次式1に従って変化する場合、一例として、遅延回路300における遅延時間はT2となる。したがって、回路特性に応じて、コンデンサ310の容量を調整することにより遅延時間T2を設定することが可能である。ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように例えば、コンデンサ310の容量等により調整する。一方で、当該上式1に示されるように、遅延回路300における遅延時間は、電源電圧Vccから閾値電圧Vthまで電位レベルが下がるまでの時間に対応しているため電源電圧Vccの電圧レベルに依存する。それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間が例えば、コンデンサ310の容量等により調整しているにも係らず、電源電圧Vccの電圧レベルがさらに高いため式1のVcc-Vthの値が大きくなり閾値電圧Vthまで電位レベルが下がるまでの不要な時間がさらに遅延時間に付加される可能性がある。すなわち、高い電源電圧を用いた場合であっても回路動作の高速な復帰ができない可能性がある。そこで、本発明の実施の形態1においては、遅延回路300の代わりに遅延回路60を設ける構成とする。図7は、本発明の実施の形態1に従う遅延回路60の構成を説明する図である。図7Aを参照して、遅延回路60は、PチャネルMOSトランジスタ62,64,72,74と、NチャネルMOSトランジスタ66,70と、ラッチ回路80と、コンデンサ68とを含む。PチャネルMOSトランジスタ62と、PチャネルMOSトランジスタ64と、NチャネルMOSトランジスタ66とは、電源電圧Vccと接地電圧GNDとの間に電気的に直列に結合され、PチャネルMOSトランジスタ62のゲートは、バイアス電圧Vpbiasの供給を受ける。PチャネルMOSトランジスタ64のゲートおよびNチャネルMOSトランジスタ66のゲートは、入力信号INの入力を受ける。コンデンサ68は、PチャネルMOSトランジスタ64とNチャネルMOSトランジスタ66との接続ノード内部ノードN2と、接地電圧GNDとの間に設けられる。PチャネルMOSトランジスタ74と、PチャネルMOSトランジスタ72と、NチャネルMOSトランジスタ70とは、電源電圧Vccと接地電圧GNDと電気的に直列に結合され、PチャネルMOSトランジスタ74のゲートは、バイアス電圧Vpbiasの供給を受ける。PチャネルMOSトランジスタ72と、NチャネルMOSトランジスタ70のゲートは、内部ノードN2と電気的に結合される。PチャネルMOSトランジスタ72とNチャネルMOSトランジスタ70との接続ノード内部ノードN3は、ラッチ回路80の入力ノードと電気的に結合される。ラッチ回路80は、2段に接続されたNAND回路76,78とで構成される。NAND回路76の入力ノードは、内部ノードN3と電気的に結合され、他方の入力ノードは、NAND回路78の出力ノードと電気的に結合される。また、NAND回路78の入力ノードは、NAND回路76の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ENの入力を受ける。遅延回路60の動作について説明する。一例として、検知信号が入力信号INとして入力された場合、入力信号INはHレベルからLレベルに立ち下がるものとする。なお、初期状態において、入力信号はHレベルであるためNチャネルMOSトランジスタ66がONし、接地電圧GNDとノードN2とが電気的に結合され、コンデンサ68の電荷は放電され、ノードN2の電圧レベルはGNDである。そして、入力信号INLレベルに従って、PチャネルMOSトランジスタ64がONする。PチャネルMOSトランジスタ62のゲートにバイアス電圧Vpbiasが供給されて定電流源として動作するためコンデンサ68に電荷を充電し、ノードN2の電圧レベルが上昇する。ノードN2の電圧レベルがNチャネルMOSトランジスタ70の閾値電圧Vthを超えた場合にNチャネルMOSトランジスタ70がONする。これに伴い接地電圧GNDとノードN3とが電気的に結合され、Lレベルの信号がラッチ回路80に入力される。ラッチ回路80は、初期状態においてHレベルにラッチした状態であり、活性化信号ENHレベルと、ノードN3の電圧レベルLレベルとの入力に基づいて、Lレベルの信号をラッチする。すなわち、出力信号OUTはHレベルからLレベルに遷移する。図7Bを参照して、ここでは、入力信号INに対応して出力信号OUTが遅延時間に従って遅延する場合が示されている。当該構成において、遅延時間は、コンデンサ68に電荷を充電する時間に依存しており次式2に基づいて計算することが可能である。遅延時間t=C/IVth2となる。C:コンデンサ68の容量、I:定電流値したがって、図6に示されるように、次式2に従って変化する場合、一例として、遅延回路60における遅延時間はT1となる。したがって、回路特性に応じて、コンデンサ68の容量を調整することにより遅延時間T1を設定することが可能である。ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。ここで、当該上式2に示されるように、遅延回路60における遅延時間は、接地電圧GNDから閾値電圧Vthまで電位レベルが上がるまでの時間に対応しているため電源電圧Vccの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式1と異なり式2には、電源電圧Vccが含まれておらず、電圧レベルの遷移は0~Vthまでで電源電圧に依存しない。それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。そして、当該式2において、コンデンサ68の容量および閾値電圧Vthは固定値であるが、電源電圧Vccの電圧レベルが高い場合に定電流源として流れる定電流値Iは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。したがって、定電流値Iが電源電圧Vccの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルVthに遷移することになり遅延時間を短くすることが可能である。すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。実施の形態1の変形例上記においては、復帰対象回路としてバイアス電圧Vpbiasが与えられる場合の遅延回路について説明した。本発明の実施の形態1の変形例においては、バイアス電圧Vnbiasが与えられる場合の構成について説明する。図8は、本発明の実施の形態1の変形例に従う復帰対象回路の復帰の流れを説明する図である。図8を参照して、ここでは、復帰対象回路として、バイアス電圧Vnbiasの供給を受けて復帰する回路について説明する。本発明の実施の形態においては、低消費電力モードにおいて、周辺部8の少なくとも一部の回路タイマ14等は、電源の供給が停止して動作していない状態であるものとする。当該状態とすることにより低消費電力モードにおける消費電力を低減することが可能である。そして、低消費電力モードから通常動作モードに移行する場合に、電源の供給が停止して動作が停止している回路復帰対象回路に対して復帰するように指示する。具体的には、システム制御部10のモード制御回路26は、低消費電力モードから通常動作モードに移行する際に、電源の供給が停止して動作が停止している回路復帰対象回路に必要なバイアス電圧が供給されるように指示する。本例においては、一例として、電源回路22で生成されるバイアス電圧Vnbiasを供給する。なお、モード制御回路26から復帰対象回路に対して必要に応じて当該バイアス電圧とともに復帰信号活性化信号を入力するようにしても良い。本例においては、接地電圧GNDと復帰対象回路との間には、NチャネルMOSトランジスタNT1が設けられ、当該NチャネルMOSトランジスタNT1のゲートにバイアス電圧Vnbiasが供給される。当該バイアス電圧Vnbiasが与えられて定電流回路が形成され、復帰対象回路から定電流が流れて、復帰動作が実行される。図示しないが、当該復帰対象回路の復帰を検知するために復帰対象回路内部の一部の特徴的な内部ノードの電圧レベルを監視する。具体的には、当該内部ノードの電圧レベルを監視して、当該内部ノードの電圧レベルが所定の電圧レベル以上となったかどうかを判断して、所定の電圧レベル以上となった場合に復帰対象回路の少なくとも一部の機能が復帰したことを検知する検知信号を出力する。具体的には、比較器CPは、所定の内部ノードの電圧レベルである検知用バイアス電圧Vyと基準電圧Vrefとを比較して、検知用バイアス電圧が基準電圧Vrefを超えたかどうかを判断し、基準電圧Vrefを超えた場合に検知信号を出力する。そして、検知信号は、遅延回路60に入力される。遅延回路60は、復帰対象回路の機能全体が復帰するまで検知信号を所定の期間遅延させてモード制御回路26に出力する。遅延回路60における検知信号の遅延期間は、検知信号が出力されて復帰対象回路の一部分が復帰してから復帰対象回路の全体が完全に復帰するのに要する時間以上の期間、検知信号が遅延するように調整される。当該構成により、モード制御回路26に検知信号が入力された場合には、復帰対象回路は完全に復帰しており、種々の動作が可能となっている。図9は、本発明の実施の形態1の変形例に従う遅延回路30の構成を説明する図である。図9Aを参照して、遅延回路30は、入力信号INの入力を受けるインバータ34,56と、PチャネルMOSトランジスタ32,42と、NチャネルMOSトランジスタ36,38,44,46と、ラッチ回路52と、コンデンサ40とを含む。PチャネルMOSトランジスタ32と、NチャネルMOSトランジスタ36と、NチャネルMOSトランジスタ38とは、電源電圧Vccと接地電圧GNDとの間に電気的に直列に結合され、PチャネルMOSトランジスタ32およびNチャネルMOSトランジスタ36のゲートは、インバータ34の出力信号の入力を受ける。NチャネルMOSトランジスタ38のゲートは、バイアス電圧Vnbiasの入力を受ける。コンデンサ40は、電源電圧Vccと、PチャネルMOSトランジスタ34とNチャネルMOSトランジスタ36との接続ノード内部ノードN4と、電源電圧Vccとの間に設けられる。PチャネルMOSトランジスタ42と、NチャネルMOSトランジスタ44と、NチャネルMOSトランジスタ46とは、電源電圧Vccと接地電圧GNDと電気的に直列に結合され、PチャネルMOSトランジスタ42のゲートおよびNチャネルMOSトランジスタ44のゲートは、内部ノードN4と電気的に結合される。NチャネルMOSトランジスタ46のゲートは、バイアス電圧Vnbiasの供給を受ける。PチャネルMOSトランジスタ42とNチャネルMOSトランジスタ44との接続ノード内部ノードN5は、ラッチ回路52の入力ノードと電気的に結合される。ラッチ回路52は、2段に接続されたNOR回路48,50とで構成される。NOR回路48の入力ノードは、内部ノードN5と電気的に結合され、他方の入力ノードは、NOR回路50の出力ノードと電気的に結合される。また、NOR回路50の入力ノードは、NOR回路48の出力ノードと電気的に結合され、他方の入力ノードは、活性化信号ENの入力を受ける。遅延回路30の動作について説明する。一例として、検知信号が入力信号INとして入力された場合、入力信号INはHレベルからLレベルに立ち下がるものとする。なお、初期状態において、入力信号はHレベルであるためPチャネルMOSトランジスタ32がONし、電源電圧VccとノードN4とが電気的に結合され、ノードN4の電圧レベルは電源電圧Vccである。コンデンサ40の一方および他方は電圧Vccと接続されているため充電されない。そして、入力信号INLレベルに従って、NチャネルMOSトランジスタ36がONする。また、NチャネルMOSトランジスタ38のゲートにバイアス電圧Vnbiasが供給されて定電流源として動作する。コンデンサ40に電荷が充電されてノードN4の電圧レベルが電源電圧Vcc-Vthとなった場合にPチャネルMOSトランジスタ42がONする。これに伴い電源電圧VccとノードN5とが電気的に結合され、Hレベルの信号がラッチ回路52に入力される。ラッチ回路52は、初期状態においてLレベルにラッチした状態であり、活性化信号ENHレベルと、ノードN5の電圧レベルHレベルとの入力に基づいて、Hレベルの信号をラッチする。すなわち、出力信号OUTはHレベルからLレベルに遷移する。図9Bを参照して、ここでは、入力信号INに対応して出力信号OUTが遅延時間に従って遅延する場合が示されている。当該構成において、遅延時間は、コンデンサ40に電荷を充電してノードN4の電圧レベルが電圧VccからVcc-Vthに遷移するまでの時間に依存しており次式2に基づいて計算することが可能である。遅延時間t=C/IVth3となる。C:コンデンサ40の容量、I:定電流値したがって、回路特性に応じて、コンデンサ40の容量を調整することにより遅延時間を設定することが可能である。ここで、上述したように、遅延時間は、電源電圧の電圧レベルが低い場合の回路の動作に合わせて復帰動作等の起動タイミングを設定するため電源電圧の電圧レベルが高い場合の回路の動作よりも長い遅延時間になるように調整される。ここで、当該上式3に示されるように、遅延回路30における遅延時間は、電圧Vccから電圧Vcc-Vthに下がるまでの時間に対応しているため電源電圧Vccの電圧レベルが高い場合に不要な時間が付加されることはない。すなわち、式1と異なり、式3には、電源電圧Vccが含まれておらず、電圧レベルの遷移はVcc~Vcc-Vthまでで閾値電圧Vthに依存し、電源電圧Vccに依存しない。それゆえ、電源電圧の電圧レベルが低い場合の回路の動作に合わせて、電源電圧の電圧レベルが高い場合に必要な遅延時間よりも長い遅延時間に設定されるが、当該遅延時間は、電源電圧の電圧レベルが高い場合に不要な時間が付加されることはなく、電源電圧が高い場合における回路動作の復帰が遅くなることはない。そして、当該式3において、コンデンサ40の容量および閾値電圧Vthは固定値であるが、電源電圧Vccの電圧レベルが高い場合に定電流源として流れる定電流値Iは増加する。すなわち、バイアス電圧の供給を受けて流れる動作電流は変化する。したがって、定電流値Iが電源電圧Vccの電圧レベルに依存して変化するため高い電源電圧を用いた場合には、早く所望のレベルである電圧レベルVcc-Vthに遷移することになり遅延時間を短くすることが可能である。すなわち、復帰対象回路および遅延回路は、同じ特性の電流値に依存するため復帰対象回路の復帰時間が短い場合には、遅延時間も短くなり、復帰対象回路の復帰時間が長い場合には遅延時間も長くなり、電源電圧の電圧レベルに応じた復帰動作が可能となる。それゆえ、高い電源電圧を用いる場合であっても不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。なお、本例においては、復帰対象回路に対してバイアス電圧Vnbiasが与えられる場合にバイアス電圧Vnbiasで動作する遅延回路30の構成について説明したが、図7で説明したバイアス電圧Vpbiasで動作する遅延回路60を用いた構成とすることも可能である。また、図3で説明した復帰対象回路に対してバイアス電圧Vnbiasで動作する遅延回路30を用いた構成とすることも可能である。一方で、バイアス電圧VnbiasおよびVpbiasに従って回路に流れる動作電流はそれぞれ異なるため復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることにより、復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能である。また、復帰動作におけるバイアス電圧生成回路23から出力されるバイアス電圧VnbiasあるいはVpbiasの生成タイミングが異なる場合には、復帰対象回路に対応したバイアス電圧で動作する遅延回路とすることが望ましい。実施の形態2上記の実施の形態1においては、復帰対象回路の復帰を検知するためにそれぞれに遅延回路を設ける構成について説明したが、復帰対象回路の復帰順番が予め定められている場合の遅延回路の構成について説明する。図10は、本発明の実施の形態2に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。図10を参照して、本例においては、複数の復帰対象回路A~Cが設けられており、復帰対象回路A→B→Cの順番に復帰させる場合が示されている。具体的には、モード制御回路26は、復帰対象回路Aに対して復帰信号F1が与えて検知信号Pの入力を受けて、次に復帰対象回路Bに対して復帰信号F2を与える。そして、検知信号Qの入力を受けて、次に、復帰対象回路Cに対して復帰信号F3を与える。そして、検知信号Rが遅延回路6030に入力されて遅延した検知信号Rがモード制御回路26に入力されて復帰が完了する。すなわち、従来の構成においては、検知信号Pの後に遅延回路を設けて復帰対象回路Aが完全に復帰するまで遅延回路で検知信号Pを遅延させる構成としていたが、本発明の実施の形態2においては、復帰順番が予め定められている場合には、復帰対象回路それぞれに対して遅延回路を設ける構成ではなく、最後の順番の復帰対象回路に対してのみ対応する遅延回路を設ける。検知信号Pが検知された場合に復帰対象回路Aは完全には復帰していないが、復帰対象回路BあるいはCが復帰動作をしている間に完全に復帰するため復帰動作を進める構成である。そして、最後の順番の復帰対象回路Cに対してのみ当該復帰対象回路Cに対応する遅延回路を設けて、当該復帰対象回路Cが完全に復帰したことを検知して復帰動作を完了させる。複数の復帰対象回路の復帰動作を実行する場合において、復帰順番が予め定められている場合に、それぞれが完全に復帰するまで待つのではなく、後段の復帰対象回路の復帰動作を進めることにより、後段の復帰対象回路の復帰動作中に前段の復帰対象回路の復帰動作を完了させて複数の復帰対象回路全体の復帰に係る時間を短縮することが可能となる。また、当該構成により、復帰対象回路それぞれに対して遅延回路を設ける必要が無いため回路の部品点数を削減することも可能である。実施の形態2の変形例図11は、本発明の実施の形態2の変形例に従う復帰対象回路の復帰順番が予め定められている場合の復帰の流れを説明する図である。図11を参照して、図10の構成と比較して、複数の復帰対象回路A~Cについて供給されるバイアス電圧の種類が示されている点が異なる。ここでは、復帰対象回路Aは、NバイアスVnbiasが供給され、復帰対象回路Bは、PバイアスVpbiasが供給され、復帰対象回路Cは、NバイアスVnbiasが供給される場合が示されている。当該場合において、最後の順番の復帰対象回路Cに対応した遅延回路を設ける。具体的には、Nバイアスが供給される復帰対象回路Cに対応して遅延回路30を設けた構成とする。当該構成により、復帰対象回路に対応したバイアス電圧で動作する遅延回路を設ける。復帰対象回路の回路特性に対応した遅延時間の調整を容易に実行することが可能であり、上記したように不要な待ち時間を抑制して高速な復帰が可能なデータ処理装置を実現することが可能である。また図11では、最終の復帰対象回路Cの出力を検知する検知回路CP3の検知信号Rを遅延回路で遅延させることが記載されているが、図12に示すように検知回路を有さず、遅延回路のみで復帰を待っても良い。かかる構成とすることで、検知回路CP3に供給する基準電圧Vref3の生成が不要とできる。その他の形態上記においては、データ処理装置において、広い電源電圧範囲種々の電源供給で動作可能な場合について説明してきた。この点で、電源電圧の電圧範囲に従ってデータ処理装置が最適な動作ができるように電源電圧範囲によって動作周波数や復帰時間を個別に定義するようにしても良い。例えば、データ処理装置について、1.6V~5.5Vの電源電圧範囲で動作可能である場合について説明する。電源電圧範囲を範囲11.6V~1.8V、範囲21.8V~3.3V、範囲33.3V~5.5Vのように3つの範囲に分類する。そして、それぞれにクロック24の動作周波数と低消費電力モードからの復帰時間を定義する。具体的には、クロック24の最高動作周波数範囲1:Fmax≦20MHz、範囲2:Fmax≦30MHz、範囲3:Fmax≦50MHzと低消費電力モードからの復帰時間範囲1:t≧20μs、範囲2:t≧5μs、範囲3:t≧1μsとを定義する。そして、電源電圧範囲がどの範囲に属するかに従って、クロック24の最高動作周波数および復帰時間を切り替える。具体的には、最高動作周波数の切り替えについては、外部からの指示に従ってクロック24の最高動作周波数を切り替えるようにしても良いし、内部的にCPU2等からの指示によって切り替えるようにすることも可能である。復帰時間の切り替えについては、例えば、それぞれの復帰時間に対応する遅延回路を設けて、遅延回路を切り替えることにより実現することが可能である。あるいは、遅延回路に容量値が互いに異なる複数のコンデンサを設けて、当該コンデンサを選択的に切り替えて遅延回路の遅延時間すなわち、復帰時間を切り替えるようにすることも可能である。これにより、範囲1のような低電圧動作の場合は、通常動作モードでの動作周波数は低く抑えられるが、その分消費電力も低く抑えられ、かつ低消費電力モード時の消費電力も小さくなり、全体の消費電力は低く抑えられる。また、範囲3のような高電圧動作の場合は、通常動作モードでは高い周波数で動作が可能になり、その分消費電力も増える。しかしながら、低消費電力モードからの復帰時間は早くなるので、動作しない期間は低消費電力モードに移行することで、全体の消費電力を低く抑えることが可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"