基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ICチップが積層形成されるDC-DCコンバータであって、前記基板は、入力電圧が入力される第一のリードと、低電位側電源に接続される第二のリードと、を具備し、前記ハイサイドトランジスタチップは、前記第一のリードを介して前記入力電圧が入力される第一の端子と、前記制御ICチップから出力される第一の制御信号が入力される制御端子と、を具備し、前記ローサイドトランジスタチップは、前記ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、前記制御ICチップから出力される第二の制御信号が入力される制御端子と、前記第二のリードを介して前記低電位側電源に接続される第二の端子と、を具備し、前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするDC-DCコンバータ。基板、ハイサイドトランジスタチップ、配線プレート、ローサイドトランジスタチップ、及び制御ICチップが積層形成されるDC-DCコンバータであって、前記基板は、第一主面上に設けられ、入力電圧が入力される第一の板状リードと、第一主面上に設けられ、低電位側電源に接続される第二の板状リードと、を具備し、前記ハイサイドトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、前記制御ICチップから出力される第一の制御信号が入力される制御端子と、を具備し、前記配線プレートは、前記ハイサイドトランジスタチップの第二の端子に接続され、前記制御ICチップに電気的に接続され、前記ローサイドトランジスタチップは、前記配線プレートに接続される第一の端子と、前記制御ICチップから出力される第二の制御信号が入力される制御端子と、前記第二の板状リードを介して前記低電位側電源に接続される第二の端子と、を具備し、前記ハイサイドトランジスタの第二の端子側から出力電圧が出力されることを特徴とするDC-DCコンバータ。前記ハイサイドトランジスタチップのチップ端子と前記制御ICチップの第一のチップ端子は第一のボンディングワイヤで接続され、前記第一のボンディングワイヤを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、前記ローサイドトランジスタチップのチップ端子と前記制御ICチップの第二のチップ端子は第二のボンディングワイヤで接続され、前記第二のボンディングワイヤを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力されることを特徴とする請求項1又は2に記載のDC-DCコンバータ。前記ハイサイドトランジスタチップのチップ端子と前記制御ICチップの第一のチップ端子は、前記制御ICチップ、前記ローサイドトランジスタチップ、及び前記配線プレートを貫通するように設けられる第一の貫通ビアで接続され、前記第一の貫通ビアを介して前記第一の制御信号が前記ハイサイドトランジスタチップの制御端子に入力され、前記ローサイドトランジスタチップのチップ端子と前記制御ICチップの第二のチップ端子は、前記制御ICチップを貫通するように設けられる第二の貫通ビアで接続され、前記第二の貫通ビアを介して前記第二の制御信号が前記ローサイドトランジスタチップの制御端子に入力されることを特徴とする請求項1又は2に記載のDC-DCコンバータ。前記ハイサイドトランジスタチップ及び前記ローサイドトランジスタチップは、パワーMOSトランジスタであることを特徴とする請求項1乃至4のいずれか1項に記載のDC-DCコンバータ。本発明は、スイッチング損失を低減することができるDC-DCコンバータを提供することにある。一つの実施形態によれば、DC-DCコンバータは、基板、ハイサイドトランジスタチップ、ローサイドトランジスタチップ、及び制御ICチップが積層形成される。基板は、入力電圧が入力される第一のリードと低電位側電源に接続される第二のリードが設けられる。ハイサイドトランジスタチップは、第一のリードを介して入力電圧が入力される第一の端子と、制御ICチップから出力される第一の制御信号が入力される制御端子とを有する。ローサイドトランジスタチップは、ハイサイドトランジスタチップの第二の端子に接続される第一の端子と、制御ICチップから出力される第二の制御信号が入力される制御端子と、第二のリードを介して低電位側電源に接続される第二の端子とを有する。ハイサイドトランジスタの第二の端子側から出力電圧が出力される。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係るDC-DCコンバータについて、図面を参照して説明する。図1はDC-DCコンバータの構成を示す回路図である。図2はDC-DCコンバータの構成を示す平面図である。図3は図2のA-A線に沿うDC-DCコンバータの断面図である。図4は図2のB-B線に沿うDC-DCコンバータの断面図である。図5は比較例のDC-DCコンバータの構成を示す回路図である。図6は比較例のDC-DCコンバータの構成を示す平面図である。本実施形態では、ハイサイドトランジスタ及びローサイドトランジスタのスイッチング損失を抑制するために複数の半導体チップを積層形成してゲート配線長を短縮化し、ゲート配線インピーダンスを低減している。図1に示すように、DC-DCコンバータ90には、制御部1、ハイサイドトランジスタHSTR1、ローサイドトランジスタLSTR1、平滑コンデンサCout、インダクタL1、端子Pvin、端子Pgh、端子Pgl、及び端子Pvoutが設けられる。DC-DCコンバータ90は、例えば入力電圧Vinを降圧し、降圧した出力電圧Voutを出力する同期整流降圧型DC-DCコンバータである。DC-DCコンバータ90は、基板上にハイサイドトランジスタHSTR1、ローサイドトランジスタLSTR1、及び制御部1が積層形成されるMCMmultichipmodule型のDC-DCコンバータである。DC-DCコンバータ90は、負荷2に降圧された出力電圧Voutを供給する。負荷2では出力電流Ioutが端子Pvoutから低電位側電源接地電位Vss側に流れる。DC-DCコンバータ90は、センサ、無線通信回路、モータ駆動回路、インターフェース回路、計測機器などの電源として使用される。DC-DCコンバータ90は、例えば100KHzから10MHzの範囲内の周波数で動作する。DC-DCコンバータ90は、複数の半導体チップが積層形成された構造なので実装容量の削減化が図れ、ハイサイドトランジスタHSTR1及びローサイドトランジスタLSTR1のゲート配線を短縮化できスイッチング損失を抑制することができる詳細は後述する。制御部1は、ハイサイドトランジスタHSTR1を制御する第一の制御信号Ssg1とローサイドトランジスタLSTR1を制御する第二の制御信号Ssg2を生成する。端子Pvinは、図示しない電源から入力電圧Vinを入力する入力電圧端子である。端子Poutは、ノードN1と負荷2の間に設けられ、負荷2に出力電圧Voutを供給する。ハイサイドトランジスタHSTR1は、端子PvinとノードNlxの間に設けられるNchパワーMOSトランジスタである。ハイサイドトランジスタHSTR1は、ドレイン第一の端子に入力電圧Vinが入力され、ゲート制御端子に第一の制御信号Ssg1が入力され、ソース第二の端子がノードNlxに接続される。ハイサイドトランジスタHSTR1は、第一の制御信号Ssg1に基づいてオンオフ動作する。ハイサイドトランジスタHSTR1のソース側ノードNlx側から出力電圧Voutが出力される。なお、制御部1が動作しないとき、端子Pghから制御信号がハイサイドトランジスタHSTR1のゲートに入力される。ローサイドトランジスタLSTR1は、ノードNlxと低電位側電源接地電位Vssの間に設けられるNchパワーMOSトランジスタである。ローサイドトランジスタLSTR1は、ドレイン第一の端子がノードNlxに接続され、ゲート制御端子に第二の制御信号Ssg2が入力され、ソース第二の端子が低電位側電源接地電位Vssに接続される。ローサイドトランジスタLSTR1は、第二の制御信号Ssg2に基づいてオンオフ動作する。なお、制御部1が動作しないとき、端子Pglから制御信号がローサイドトランジスタLSTR1のゲートに入力される。インダクタL1は、一端がノードNlxに接続され、他端がノードN1に接続される。平滑コンデンサCoutは、一端がノードN1に接続され、他端が低電位側電源接地電位Vssに接続される。図1の領域Aに示すDC-DCコンバータ90は、図2に示すように、基板11、ハイサイドトランジスタチップである半導体チップ13、配線プレート14、ローサイドトランジスタチップである半導体チップ15、及び制御IC制御部チップである半導体チップ16が積層形成される。基板11は、第一主面上に板状リード12a乃至12eが設けられる。板状リード12a乃至12eは、金属例えば、Cu銅から構成される。基板11は、例えば絶縁性セラミックから構成される。板状リード12aは、領域Aの中央部及び下端部に配置され、入力電圧Vinが入力される。板状リード12aの第一主面上には、半導体チップ13、配線プレート14、半導体チップ15、及び半導体チップ16が積層形成される。板状リード12bは、領域Aの上端部に配置され、低電位側電源接地電位Vssに接続される。板状リード12cは、領域Aの右端部に配置され、ノードNlxに接続される。板状リード12dは、領域Aの左上端部に配置され端子Pghに接続される。板状リード12eは、領域Aの左下端部に配置され端子Pglに接続される。半導体チップ13の第一主面上には、チップ端子PC1a乃至1eが設けられる。チップ端子PC1aは、ハイサイドトランジスタHSTR1のゲート制御端子に接続される。チップ端子PC1b乃至1dは、ハイサイドトランジスタHSTR1のドレイン第一の端子に接続される。チップ端子PC1eは、ハイサイドトランジスタHSTR1のソース第二の端子に接続される。チップ端子PC1aは、ボンディングワイヤBW1aを介して板状リード12dに接続される。チップ端子PC1bは、ボンディングワイヤBW1bを介して板状リード12aに接続される。チップ端子PC1cは、ボンディングワイヤBW1cを介して板状リード12aに接続される。チップ端子PC1dは、ボンディングワイヤBW1dを介して板状リード12aに接続される。チップ端子PC1eは、ボンディングワイヤBW1eを介して配線プレート14に接続される。配線プレート14は、金属例えば、Cu銅から構成される。半導体チップ15の第一主面上には、チップ端子PC2a乃至2eが設けられる。チップ端子PC2aは、ローサイドトランジスタLSTR1のゲート制御端子に接続される。チップ端子PC2b乃至2dは、ローサイドトランジスタLSTR1のソース第二の端子に接続される。チップ端子PC2eは、ローサイドトランジスタLSTR1のドレイン第一の端子に接続される。チップ端子PC2aは、ボンディングワイヤBW2aを介して板状リード12eに接続される。チップ端子PC2bは、ボンディングワイヤBW2bを介して板状リード12bに接続される。チップ端子PC2cは、ボンディングワイヤBW2cを介して板状リード12bに接続される。チップ端子PC2dは、ボンディングワイヤBW2dを介して板状リード12bに接続される。チップ端子PC2eは、ボンディングワイヤBW2eを介して配線プレート14に接続される。半導体チップ16の第一主面上には、チップ端子PC3a乃至3cが設けられる。チップ端子PC3aには、第一の制御信号Ssg1が伝送される。チップ端子PC3bには、第二の制御信号Ssg2が伝送される。チップ端子PC3aは、ボンディングワイヤ長LH1を有するボンディングワイヤBW3aを介してチップ端子PC1aに接続される。チップ端子PC3bは、ボンディングワイヤ長LH2を有するボンディングワイヤBW3bを介してチップ端子PC2aに接続される。チップ端子PC3cは、ボンディングワイヤBW3cを介して配線プレート14に接続される。ここで、ボンディングワイヤ長LH2はボンディングワイヤ長LH1よりも短く、且つボンディングワイヤ長LH1及びLH2は後述する比較例のDC-DCコンバータのボンディングワイヤよりも大幅に短く設定できる。図3及び図4に示すように、半導体チップ13は、板状リード12aの第一主面上に載置される。配線プレート14は、半導体チップ13の第一主面上に載置される。半導体チップ15は、配線プレート14の第一主面上に載置される。半導体チップ16は、半導体チップ15の第一主面上に載置される。板状リード12a乃至12e、半導体チップ13、配線プレート14、半導体チップ15、半導体チップ16、チップ端子PC1a乃至1e、PC2a乃至2e、PC3a乃至3c、ボンディングワイヤBW1a乃至1e、BW2a乃至2e、BW3a乃至3cは、封止材18により封止される。図5に示すように、比較例のDC-DCコンバータ100には、制御部1a、ハイサイドトランジスタHSTR11、ローサイドトランジスタLSTR11、平滑コンデンサCout、インダクタL1、端子Pvin、及び端子Pvoutが設けられる。比較例のDC-DCコンバータ100は、本実施形態のDC-DCコンバータ90と同様な構成を有するが、ハイサイドトランジスタHSTR11のゲート配線長と、ローサイドトランジスタLSTR11のゲート配線長とが本実施形態のDC-DCコンバータ90と比較して長い点が異なる。このためゲート配線のインピーダンスが増大する詳細は後述する。図5の領域Bに示す比較例のDC-DCコンバータ100は、図6に示すように、基板11aの第一主面上に、板状リード12a、板状リード12b、板状リード12cが設けられる。ハイサイドトランジスタチップである半導体チップ13aは、板状リード12cの第一主面上に載置される。ローサイドトランジスタチップである半導体チップ15a及び制御IC制御部チップである半導体チップ16aは、板状リード12bの第一主面上に互いに離間されて載置される。半導体チップ13aは、領域Bの中央部に設けられる。半導体チップ15aは、領域Bの左上端部に設けられる。半導体チップ16aは、領域Bの右上端部に設けられる。半導体チップ13aのチップ端子PC1aは、第一の制御信号Ssg1が伝送され、ボンディングワイヤ長LH11を有するボンディングワイヤBW3aを介して半導体チップ16aのチップ端子PC3aに接続される。半導体チップ15aのチップ端子PC2aは、第二の制御信号Ssg2が伝送され、ボンディングワイヤ長LH22を有するボンディングワイヤBW3bを介して半導体チップ16aのチップ端子PC3dに接続される。ここで、本実施形態のボンディングワイヤ長LH1及びLH2、比較例のボンディングワイヤ長LH11及びLH22は、LH22≧LH11>>LH1>LH2式1の関係になるように設定される。次に、スイッチング損失について図7を参照して説明する。図7は、ターンオン時及びターンオフ時でのスイッチング損失を説明する図である。図7に示すように、例えば同期整流降圧型DC-DCコンバータを構成するローサイドトランジスタのターンオン及びターンオフ特性は以下のように表現することができる。ターンオン時では、ゲートに制御信号が入力されるとローサイドトランジスタがターンオンし、ターンオン時間Tonが経過後にドレイン-ソース間電圧が略低電位側電源接地電位VssゼロVとなり、所定のドレイン電流Idが流れる。ターンオフ時では、ゲートに制御信号が供給されなくなりローサイドトランジスタがオフし、ターンオフ時間Toffが経過後にドレイン電流Idが略0AゼロAとなり、ドレイン-ソース間に所定のドレイン-ソース間電圧Vdsが印可される。ここで、ターンオン時間をTon、ターンオフ時間をToff、所定のドレイン-ソース間電圧をVds、所定のドレイン電流をId、周期をTとすると、ターンオン時のスイッチング損失Loss1とターンオフ時のスイッチング損失Loss2は、Loss1=×Vds×Id×式2Loss2=×Vds×Id×式3と表される。ローサイドトランジスタの動作周波数をfとすると、T=式4と表される。ターンオン時間Ton、ターンオフ時間Toff、ゲート容量Cg、ゲート配線のインダクタンスRgの関係は、Ton=k1×Cg×Rg式5Toff=k2×Cg×Rg式6と表される。k1、k2は定数である。式2乃至式6から、Loss1=VdsIdf式7Loss2=VdsIdf式8と表される。ゲート配線のインダクタンスRgは、ローサイドトランジスタのゲート長に比例するので、ターンオン時のスイッチング損失Loss1とターンオフ時のスイッチング損失Loss2は、ゲート配線長に比例して増大する。つまり、ボンディングワイヤを含めたゲート配線長を最短距離にすることによりスイッチング損失を大幅に抑制することができることとなる。ここでは、ローサイドトランジスタを例にして説明したが、ハイサイドトランジスタでも同様のことが言える。上述したように、本実施形態のDC-DCコンバータでは、基板11、半導体チップ13、配線プレート14、半導体チップ15、及び半導体チップ16が積層形成される。半導体チップ13のチップ端子PC1aと半導体チップ16のチップ端子PC3aは隣接配置され、長さの短いボンディングワイヤBW3aで接続される。チップ端子PC3a、ボンディングワイヤBW3a、及びチップ端子PC1aを介して、半導体チップ16から半導体チップ13に第一の制御信号Sg1が伝送される。半導体チップ15のチップ端子PC2aと半導体チップ16のチップ端子PC3bは隣接配置され、長さの短いボンディングワイヤBW3bで接続される。チップ端子PC3b、ボンディングワイヤBW3b、及びチップ端子PC2aを介して、半導体チップ16から半導体チップ15に第二の制御信号Sg2が伝送される。このため、ハイサイドトランジスタHSTR1及びローサイドトランジスタLSTR1のターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、DC-DCコンバータ90の高効率化を達成することができる。また、基板11、半導体チップ13、配線プレート14、半導体チップ15、及び半導体チップ16を積層形成しているので、DC-DCコンバータ90の実装容量を大幅に削減することができる。なお、本実施形態のDC-DCコンバータ90では、ハイサイドトランジスタHSTR1及びローサイドトランジスタLSTR1にNchパワーMOSトランジスタを用いているが必ずしもこれに限定されるものではない。例えば、図8に示すDC-DCコンバータ91変形例のように、ハイサイドトランジスタHSTR1aにPchパワーMOSトランジスタ、ローサイドトランジスタLSTR1にNchパワーMOSトランジスタを用いてもよい。また、ハイサイドトランジスタHSTR1及びローサイドトランジスタLSTR1にPchパワーMOSトランジスタを用いてもよい。第二の実施形態次に、本発明の第二の実施形態に係るDC-DCコンバータについて、図面を参照して説明する。図9はDC-DCコンバータの構成を示す平面図である。図10は図9のC-C線に沿うDC-DCコンバータの断面図である。図11は図9のD-D線に沿うDC-DCコンバータの断面図である。本実施形態では、半導体チップ間の接続に貫通ビアを用いてゲート配線長を短縮化し、スイッチング損失を抑制している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図9に示すように、DC-DCコンバータ92は、基板11、ハイサイドトランジスタチップである半導体チップ13b、配線プレート14、ローサイドトランジスタチップである半導体チップ15b、及び制御IC制御部チップである半導体チップ16bが積層形成される。なお、DC-DCコンバータ92は、第一の実施形態のDC-DCコンバータ90と同様な構成を有し、図示しないインダクタL1、平滑コンデンサCout、端子Pvin、端子Pgh、端子Pgl、及び端子Pvoutが設けられる。DC-DCコンバータ92は、例えば入力電圧Vinを降圧し、降圧した出力電圧Voutを出力する同期整流降圧型DC-DCコンバータである。半導体チップ16bには、チップ端子PC3a乃至3cが設けられる。チップ端子PC3aの直下には、貫通ビアTSV1が設けられる。チップ端子PC3bの直下には、貫通ビアTSV2が設けられる。図10に示すように、貫通ビアTSV2は半導体チップ16bを貫通するように設けられる。貫通ビアTSV2は、側面に絶縁膜21が設けられる。絶縁膜21は、貫通ビアTSV2と半導体チップ16bの基板の間を絶縁分離する。貫通ビアTSV2は、チップ端子PC3bと半導体チップ15bの第一主面上に設けられる配線HS1の間を接続する。配線HS1はチップ端子PC2aに接続される。このため、ローサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のローサイドトランジスタLSTR1のゲート配線長よりも短縮化することができる。図11に示すように、貫通ビアTSV1は半導体チップ16b、シート17d、半導体チップ15b、シート17c、及び配線プレート14を貫通するように設けられる。貫通ビアTSV1は、側面に絶縁膜21が設けられる。絶縁膜21は、貫通ビアTSV1と半導体チップ16b及び半導体チップ15bの基板の間を絶縁分離し、貫通ビアTSV1と配線プレート14の間を絶縁分離する。貫通ビアTSV1は、チップ端子PC3aと半導体チップ13bの第一主面上に設けられる配線HS2の間を接続する。配線HS2は、図示していないがチップ端子PC2aに接続される。このため、ハイサイドトランジスタのゲート配線長は、ボンディングワイヤを用いた第一の実施形態のハイサイドトランジスタHSTR1のゲート配線長よりも短縮化することができる。上述したように、本実施形態のDC-DCコンバータでは、基板11、半導体チップ13b、配線プレート14、半導体チップ15b、及び半導体チップ16bが積層形成される。半導体チップ13aのチップ端子PC1aと半導体チップ16bのチップ端子PC3aは貫通ビアTSV1を介して接続される。チップ端子PC3a、貫通ビアTSV1、及び配線HS2を介して、半導体チップ16bから半導体チップ13bに第一の制御信号Sg1が伝送される。半導体チップ15bのチップ端子PC2aと半導体チップ16bのチップ端子PC3bは貫通ビアTSV2を介して接続される。チップ端子PC3b、貫通ビアTSV2、及び配線HS1を介して、半導体チップ16bから半導体チップ15bに第二の制御信号Sg2が伝送される。このため、ハイサイドトランジスタ及びローサイドトランジスタのターンオン時のスイッチング損失とターンオフ時のスイッチング損失を大幅に抑制することができる。したがって、DC-DCコンバータ92の高効率化を達成することができる。また、基板11、半導体チップ13b、配線プレート14、半導体チップ15b、及び半導体チップ16bを積層形成しているので、DC-DCコンバータ92の実装容量を大幅に削減することができる。なお、第一及び第二の実施形態では、基板11の第一主面上に板状リード12a乃至12eを設けているが必ずしもこれに限定されるものではない。例えば基板11内部に複数のリードを埋設して半導体チップ13、15、16、及び配線プレート14と電気的に接続してもよい。また、半導体チップ16、半導体チップ15、配線プレート14、及び半導体チップ13の間に絶縁性シート17a乃至dをそれぞれ設けているが必ずしもこれに限定されるものではない。例えば誘電体層などを代わりに用いてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1基板、第一のパワーMOSトランジスタチップ、配線プレート、第二のパワーMOSトランジスタチップ、及び制御ICチップが積層形成される半導体装置であって、前記基板は、第一主面上に設けられ、入力電圧が入力される第一の板状リードと、第一主面上に設けられ、低電位側電源に接続される第二の板状リードと具備し、前記第一のパワーMOSトランジスタチップは、前記第一の板状リードの第一主面上に設けられ、前記第一の板状リードを介して前記入力電圧が入力される第一の端子と、前記制御ICチップから出力される第一の制御信号が入力される制御端子とを具備し、前記配線プレートは、前記第一のパワーMOSトランジスタチップの第二の端子に接続され、前記制御ICチップに電気的に接続され、前記第二のパワーMOSトランジスタチップは、前記配線プレートに接続される第一の端子と、前記制御ICチップから出力される第二の制御信号が入力される制御端子と、前記第二の板状リードを介して前記低電位側電源に接続される第二の端子とを具備し、前記第一のパワーMOSトランジスタの第二の端子側から出力電圧が出力されるDC-DCコンバータ。付記2前記第一及び第二のパワーMOSトランジスタチップは、NchパワーMOSトランジスタである付記1に記載のDC-DCコンバータ。付記3前記第一のパワーMOSトランジスタチップはPchパワMOSトランジスタであり、前記第二のパワーMOSトランジスタチップはNchパワーMOSトランジスタである付記1に記載のDC-DCコンバータ。付記4前記第一及び第二のパワーMOSトランジスタチップは、PchパワーMOSトランジスタである付記1に記載のDC-DCコンバータ。付記5前記配線プレートは、前記基板の第一主面上に設けられる第三の板状リードに電気的に接続される付記1乃至4のいづれかに記載のDC-DCコンバータ。