半導体基板上に設けられた絶縁膜と、前記絶縁膜中に設けられた溝中に埋設された下部電極と、前記下部電極に接して設けられた容量膜と、前記容量膜上に設けられた上部電極と、を含み、前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記下部電極は、平行に配置された複数の前記電極領域を含む第一および第二の電極群により構成されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、複数の前記電極領域は、短冊形状を有することを特徴とする半導体装置。請求項3に記載の半導体装置において、複数の短冊形状の前記電極領域が基板面内に格子状に配置されたことを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第一および第二の電極群の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記電極領域が、櫛歯形状を有することを特徴とする半導体装置。請求項6に記載の半導体装置において、前記電極領域は、櫛歯先端部が不揃いの櫛歯形状を有することを特徴とする半導体装置。請求項7に記載の半導体装置において、前記下部電極は、櫛歯先端部が不揃いの櫛歯形状を有する第一および第二の電極領域を含み、前記第一および第二の電極領域の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。請求項1乃至8いずれかに記載の半導体装置において、一の前記電極領域の端部と他の前記電極領域の端部との最小距離が0.2μm以下であることを特徴とする半導体装置。請求項1乃至9いずれかに記載の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線を有し、前記容量膜は、前記下部電極の上部から前記配線の上部にわたって設けられ、前記配線の拡散防止膜をかねることを特徴とする半導体装置。請求項1乃至9いずれかに記載の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線と、前記配線の上部から前記容量膜の上部にわたって設けられた絶縁性の拡散防止膜と、を有し、前記拡散防止膜の上部に前記上部電極が設けられたことを特徴とする半導体装置。本発明者が検討した結果、上記特許文献1に記載されたディッシングは、MIMキャパシタの電極のうち、特に下部電極において生じた場合、素子形成プロセスに与える影響が大きいことがわかった。下部電極にディッシングが生じると、当該下部電極上に形成される容量膜の膜厚にばらつきが生じる懸念があった。また、下部電極自身または容量膜上に形成される上部電極の構成にばらつきが生じる懸念があった。このため、容量素子を安定的に形成するには、できるだけ簡便な方法で下部電極のディッシングを抑制することが有効であると考えられる。本発明は上記事情に鑑みてなされたものであり、簡素な構成で製造安定性に優れた容量素子を提供する。本発明によれば、半導体基板上に設けられた絶縁膜と、前記絶縁膜中に設けられた溝中に埋設された下部電極と、前記下部電極に接して設けられた容量膜と、前記容量膜上に設けられた上部電極と、を含み、前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置が提供される。この発明によれば、基板面内方向において、絶縁膜中に設けられた溝中に埋設された下部電極が、絶縁膜によって複数の電極領域に互いに分離されており、各電極間に絶縁膜が介在するため、下部電極形成時のディッシングが抑制される構成となっている。このため、下部電極の製造安定性を向上させることができる。また、下部電極のディッシングによりその上部に設けられる容量膜または上部電極の製造安定性が低下することを抑制することができる。よって、簡素な構成で製造安定性に優れた容量素子を備える構成となっている。なお、下部電極が絶縁膜によって互いに分離された複数の電極領域を含むとは、下部電極の上面を含む断面において、下部電極の少なくとも一部が絶縁膜によって分離されていればよく、当該断面内で下部電極の周囲が少なくとも一箇所で開いている構成であってもよいし、当該断面内で下部電極の周囲が閉じている構成であってもよい。本発明によれば、下部電極が絶縁膜によって互いに分離された複数の電極領域を含むため、簡素な構成で製造安定性に優れた容量素子が実現される。本発明の半導体装置において、前記下部電極は、平行に配置された複数の前記電極領域を含む第一および第二の電極群により構成されていてもよい。こうすることにより、下部電極形成時にディッシングが生じることをさらに確実に抑制できる。また、複数の電極領域を平行に配置することにより、電極領域の集積度を向上させて、下部電極の形成領域の面積に対する下部電極の面積を増加させることができる。このため、下部電極を一枚の平板状の電極とした場合に対する容量素子の容量低下をさらに確実に抑制することができる。本発明の半導体装置において、複数の前記電極領域は、短冊形状を有する構成とすることができる。こうすることにより、基板面内方向に複数の電極領域をさらに高密度に集積させることができる。このため、下部電極を一枚の平板状の電極とした場合に対する容量素子の容量の低下をさらに確実に抑制することができる。なお、本発明において、下部電極を構成する電極領域の形状とは、下部電極の上面を含む断面形状を指す。また、本明細書において、短冊状とは、基板水平面方向に集積可能な細長い矩形の形状を指し、たとえばストライプ状等の形状のことである。本発明の半導体装置において、複数の短冊形状の前記電極領域が基板面内に格子状に配置された構成とすることができる。こうすることにより、複数の電極領域の集積密度をさらに確実に向上させることができる。また、このとき、短冊形の複数の前記電極が、斜格子状に配置されていることができる。こうすれば、下部電極が設けられた層におけるパターン崩れをさらに確実に抑制することができる。本発明の半導体装置において、前記電極領域が、櫛歯形状を有する構成とすることができる。こうすれば、基板水平面内において下部電極の集積度を向上させつつ、ディッシングを抑制することができる。本発明の半導体装置において、前記電極領域は、櫛歯先端部が不揃いの櫛歯形状を有してもよい。こうすることにより、下部電極が設けられた層のパターン崩れをより一層確実に抑制することができる。本発明の半導体装置において、前記下部電極は、櫛歯先端部が不揃いの櫛歯形状を有する第一および第二の電極領域を含み、前記第一および第二の電極領域の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていてもよい。また、本発明の半導体装置において、前記第一および第二の電極群の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていてもよい。こうすることにより、隣接する二つの電極領域を分離している絶縁膜の形状を非一直線状とすることができる。このため、絶縁膜が一つの方向に延在する長さを短くすることができる。このため、二つの電極領域間の間隔が短くなって、絶縁膜の幅が短くなった場合にも、パターン崩れが生じるのをさらに確実に抑制することができる。なお、本明細書において、屈曲形状とは、電極領域間に介在する絶縁膜が一直線状に延在していない屈曲した形状を指し、たとえば規則的なジグザグ形状等が挙げられる。本発明の半導体装置において、一の前記電極領域の端部と他の前記電極領域の端部との最小距離が0.2μm以下であってもよい。こうすることにより、下部電極を一枚の平板状とした場合に対する容量低下をさらに確実に抑制可能である。本発明の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線を有し、前記容量膜は、前記下部電極の上部から前記配線の上部にわたって設けられ、前記配線の拡散防止膜をかねる構成とすることができる。こうすれば、半導体装置の装置構成全体を簡素化しつつ、配線の構成材料が絶縁膜中に拡散することを抑制できる。本発明の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線と、前記配線の上部から前記容量膜の上部にわたって設けられた絶縁性の拡散防止膜と、を有し、前記拡散防止膜の上部に前記上部電極が設けられた構成とすることができる。こうすることにより、配線の構成材料が絶縁膜中に拡散することをさらに確実に抑制できる。なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。たとえば、本発明において、前記下部電極がダマシン工程により形成されたものであってもよい。本発明では、下部電極が分離された構成であるため、ダマシンプロセスで形成される容量素子の下部電極のディッシングを抑制し、容量素子の製造安定性を向上させることができる。また、本発明において、前記絶縁膜を介して隣接する複数の前記領域の最小距離が0.2μm以下であってもよい。また、本発明において、櫛歯状の前記領域における隣接する櫛歯間の最小距離が0.2μm以下であってもよい。また、本発明において、短冊形の複数の前記電極が、前記絶縁膜中において電気的に接続されていてもよい。また、本発明において、短冊形の複数の前記電極が他の層を介して接続されていてもよい。また、本発明において、前記配線が銅配線であってもよい。また、本発明において、前記配線が前記下部電極と同一工程で形成されたものであってもよい。また、本発明において、前記配線がダマシンプロセスにより形成されたものであってもよい。また、本発明において、前記容量膜がSiCN膜またはSiN膜を含んでもよい。また、本発明において、前記拡散防止膜がSiCN膜またはSiN膜を含んでもよい。以下、本発明の実施形態について、図面を用いてさらに詳細に説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。第一の実施形態図1は、本実施形態に係る半導体装置の構成を示す断面図である。図1に示した半導体装置100においては、半導体基板不図示上に、絶縁膜101、絶縁膜109、および絶縁膜111がこの順に積層されている。絶縁膜101中には溝が設けられ、溝中に下部電極102が埋設されている。下部電極102は、第一下部電極103と第二下部電極105の二つの領域を有し、これらが絶縁膜101によって分離されている。また、下部電極102に接してSiCN膜107が設けられている。SiCN膜107は、絶縁膜101に接して設けられた絶縁膜109中に埋設されている。また、SiCN膜107上に上部電極113が設けられている。上部電極113は、絶縁膜109に接して設けられた絶縁膜111に設けられた溝中に埋設されている。半導体装置100は、下部電極102、SiCN膜107および上部電極113からなる容量素子を備えた装置である。以下、下部電極102がダマシン工程により形成されるCu電極である場合を例に説明する。また、以下においては、上部電極113がTiN膜である場合を例に説明する。図2は、図1に示した下部電極102の構成を示す平面図である。図2は、半導体基板の水平面内における下部電極102の形状を示している。また、前述した図1は、図2のA-A断面に対応している。図2において、第一下部電極103および第二下部電極105は、いずれも、下部電極102の上面を含む断面形状が、短い歯と長い歯が交互に設けられ、櫛歯の端部が不揃いの櫛歯状の電極である。第一下部電極103と第二下部電極105とは、歯と歯を対向させて、絶縁膜101を介して隣接している。第一下部電極103と第二下部電極105との間に介在する絶縁膜101の平面形状がジグザグ状に屈曲した形状である。下部電極102の上面を含む断面における第一下部電極103および第二下部電極105のそれぞれにおいて、各電極を構成する櫛歯の間隔の最小距離は、たとえば0.2μm以下、好ましくは0.1μm以下とすることができる。また、上記断面における第一下部電極103と第二下部電極105との最小距離も、同様に、たとえば0.2μm以下、好ましくは0.1μm以下とすることができる。こうすれば、基板水平面内における下部電極102の形成領域の面積に対する下部電極102の面積の割合を充分に向上させることができる。このため、下部電極の形成領域の面積が等しい一枚の平板状の下部電極を用いた場合に対する容量の低下を抑制することができる。また、各電極を構成する櫛歯の間隔の最小距離の下限は、絶縁膜101のパターン崩れを生じない程度の大きさであればよく、適宜選択することができる。なお、図2には示していないが、第一下部電極103と第二下部電極105とは、たとえば絶縁膜101内で接続され、同電位になるように構成されている。また、第一下部電極103と第二下部電極105とは、絶縁膜101以外の他の層を介して接続されて、これらが同電位になるように構成されていてもよい。次に、図1に示した半導体装置100の製造方法を説明する。図3a~図3c、図4a~図4c、および図5a~図5cは、半導体装置100の製造工程を示す断面図である。まず、図3aに示したように、半導体素子を形成したシリコン基板121上に下地絶縁膜123を形成する。以下、下地絶縁膜123の直上に容量素子を形成する場合を例に説明する。下地絶縁膜123上に、絶縁膜101としてSiO2膜をプラズマCVD法により成膜する。次に、絶縁膜101上にマスク125を設け、フォトリソグラフィー技術を用いて、下部電極102を設ける位置において絶縁膜101を露出させるようにマスク125に開口部127を形成する図3b。つづいて、絶縁膜101の露出部をドライエッチングにより選択的に除去し、絶縁膜101に溝状の凹部129を形成する図3c。マスク125を除去した後、シリコン基板121の表面全面に、拡散防止膜として機能するTa/TaN膜不図示を成膜する。そして、シリコン基板121の表面全面に、凹部129を埋め込むようにCu膜131を成膜する図4a。そして、CMP化学的機械的研磨を行い、凹部129の外部に形成されたCu膜131を除去する。これにより、第一下部電極103および第二下部電極105が得られる図4b。次に、絶縁膜101上に絶縁膜109としてSiO2膜を成膜する。図3bおよび図3cを用いて前述した方法を用いて、下部電極102上の絶縁膜109に容量膜形成用の凹部133を設ける図4c。つづいて、シリコン基板121の表面全面に、容量膜として機能するSiCN膜107を、凹部133を埋め込むように形成する。そして、凹部133の外部に形成されたSiCN膜107をCMPにより除去する図5a。さらに、絶縁膜109上に絶縁膜111としてSiO2膜を形成し、上述した方法を用いて、SiCN膜107の上部の絶縁膜111に凹部135を形成する。そして、シリコン基板121の表面全面に、凹部135を埋め込むようにTiN膜137をスパッタリングにより形成する図5c。つづいて、凹部135の外部に形成されたTiN膜137をCMPにより除去し、上部電極113を得る。こうして、半導体装置100図1が得られる。次に、図1に示した半導体装置100の効果を説明する。図1に示した半導体装置100では、下部電極102が第一下部電極103と第二下部電極105の二つの領域からなり、これらの領域が絶縁膜101によって分離された構成となっている。このため、下部電極102を一枚の平板とした場合に比べて、Cu膜131のCMP工程図4a、図4bにおけるCu膜131上面のディッシングが抑制可能な構成となっている。このため、ディッシングによる容量素子の製造安定性の低下を抑制し、製造安定性に優れた容量素子を有する構成とすることができる。また、半導体装置100においては、第一下部電極103および第二下部電極105の断面形状がいずれも櫛歯状であり、これらの間に介在する絶縁膜101がジグザグ形状となっている。第一下部電極103と第二下部電極105との間に介在する絶縁膜101が一直線状であると、そのアスペクト比が高くなるため、図3cを参照して前述した工程により形成された凹部129の側壁をなす絶縁膜101上に設けられたマスク125をなすレジストが倒れる懸念がある。そこで、本実施形態のように絶縁膜101の断面形状をジグザグ状とし、基板面内において屈曲形状をなすように配置することにより、上述のレジスト倒れおよびこれに伴うパターン崩れを抑制することができる。このため、下部電極102および下部電極102を分離する絶縁膜101のパターン崩れが抑制され、製造安定性に優れた構成となっている。また、半導体装置100では、第一下部電極103および第二下部電極105の断面形状が櫛歯状であるため、絶縁膜101が歯の延在方向およびこれに垂直な方向に残存した構成となっている。このため、一方向にのみ残存している構成よりも、さらにパターン崩れが抑制される構成となっている。また、前述した特許文献1においては、シリコン基板中に四角以外の形状の第1電極を形成し、第1電極の上面に窒化金属からなる第1拡散防止膜を設けることにより、第1電極のディッシングを抑制することが記載されている。ところが、この構成は、図1における下部電極102に対応する第1拡散防止膜の下部にさらに第1電極が設けられている。また、図1における上部電極113に対応する窒化金属からなる第2拡散防止膜の上部にも、四角以外の形状の第2電極が設けられている。このため、装置構成が複雑化されている。また、この装置の製造には、第1電極をシリコン基板に彫り込む別工程、第1電極上に第1拡散防止膜を形成する工程、および第2電極の下部に第2拡散防止膜を形成する工程がさらに必要である。このため、特許文献1に記載の装置は製造工程が煩雑である。これに対し、図1に示した半導体装置100においては、ダマシン工程においてディッシングが生じやすい下部電極102が二つの領域に分割されているとともに、上部電極113は一つの平板上の電極により構成されている。このため、製造プロセスが簡素化された簡素な構成で下部電極102のディッシングを抑制しつつ、容量を充分に確保することが可能な構成となっている。なお、図1に示した半導体装置100において、下部電極102の形状は、図2に示した形状には限られない。図6および図7は、下部電極102の平面形状の他の例を示す図である。図6の基本構成は図2と同様であるが、図6では第一下部電極103および第二下部電極105の形状が、少なくとも下部電極102の上面を含む断面において、いずれも歯の長さの等しい櫛歯状となっており、第一下部電極103と第二下部電極105とが歯と歯を対向させて絶縁膜101を介して隣接している。この構成においても、第一下部電極103と第二下部電極105とが絶縁膜101により分離されているため、下部電極102の形成時のディッシングを抑制することができる。なお、図6においては、第一下部電極103と第二下部電極105との間に位置する絶縁膜101が、櫛歯の延在方向に垂直な方向に沿って一直線状に設けられているが、図2に示したように、これを非一直線状ジグザグ状とすることにより、絶縁膜101のパターン崩れをより一層確実に抑制することができる。また、図7は、第一下部電極103と第二下部電極105の形状がいずれも櫛歯状である他の例である。図7では、図2および図6と異なり、第一下部電極103の櫛歯の端部と第二下部電極105の櫛歯の端部とが対向せずに、二つの櫛歯が絶縁膜101を介して交互に配置され、一の電極の櫛歯と櫛歯の間に他の電極の櫛歯が入り込んだ配置となっている。この構成においても、図2に示した場合と同様に、第一下部電極103と第二下部電極105との間に介在する絶縁膜101の断面形状が、電極の配置方向に沿って一直線上に位置していないため、隣接する電極間の絶縁膜101の幅が狭い場合にも、そのレジスト倒れを抑制することができる。このため、絶縁膜101のパターン崩れをより一層確実に抑制できる。また、図13は、図2に示した第一下部電極103と第二下部電極105とが連続一体に形成されてなる下部電極102の平面形状を示す図である。連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。図13では、下部電極102を複数の領域に分離する絶縁膜101の平面形状が梯子状となっている。図13に示したように、下部電極102の上面を含む断面形状は、当該断面において下部電極102が複数の部材からなる構成や、周囲が少なくとも一箇所において開いている構成には限られず、当該断面の少なくとも一部において絶縁膜101により分離されていればよく、周囲が閉じた構成とすることもできる。以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。第二の実施形態第一の実施形態に記載の半導体装置100図1においては、下部電極102を構成する第一下部電極103および第二下部電極105が櫛歯形状である場合を例示したが、第一下部電極103および第二下部電極105が、それぞれ、複数の電極の集合からなる電極群であってもよい。たとえば、絶縁膜101の下層に設けられた絶縁膜中に埋設された接続プラグを介してさらに下層の絶縁膜中に埋設された接続電極に接続されて、同電位が確保された構成としてもよい。図8は、本実施形態に係る下部電極102の平面形状を示す図である。図8は、第一下部電極103が複数の電極141と複数の電極143とからなる電極群であって、第二下部電極105が複数の電極147と複数の電極149とからなる電極群となっている。電極141、電極143、電極147、および電極149は、いずれも断面形状が短冊状の電極である。第一下部電極103を構成する電極群は、電極141と電極143とが交互に配置され、これらの電極が平行に配置された構成である。また、第二下部電極105を構成する電極群は、電極147と電極149とが交互に配置され、これらの電極が平行に配置された構成である。電極141および電極149は同一の断面形状を有し、電極143および電極147よりも短冊の長手方向の幅短冊の長さが小さい。電極143および電極147も同一の断面形状である。そして、電極141と電極147とが端部を対向させて絶縁膜101を介して隣接しており、電極143と電極149とが端部を対向させて絶縁膜101を介して隣接している。第一下部電極103と第二下部電極105とを分離する領域において、図8中に点線で示したように、絶縁膜101は基板面内において屈曲形状をなすように配置されており、断面形状がジグザグ形状となっている。また、これらの複数の短冊形の電極が絶縁膜101以外の他の層を介して接続されている。図8では、電極141、電極143、電極147および電極149のそれぞれに、接続プラグとして機能する導電プラグ153が接続されている。導電プラグ153は、たとえば絶縁膜101の直下の絶縁膜中に埋設される。そして、それぞれの電極に接続された導電プラグ153は、さらに下層の絶縁膜に設けられた溝状の凹部中に埋設された接続電極155に接続している。これにより、第一下部電極103および第二下部電極105を構成するすべての電極が同電位となっている。この構成においても、図2に示した下部電極102の場合と同様の効果が得られる。また、図9は、図8の変形例である。図9では、第一下部電極103と第二下部電極105との間にさらに第三下部電極157が設けられている。第三下部電極157は、短冊形の電極159と電極161をそれぞれ複数有する電極群である。電極159および電極161は交互に配置されるとともに互いに平行に配置されている。電極159は電極143および電極149と同程度の長さであり、電極161は電極159より長く電極141および電極147と同程度の長さである。また、図9に示した下部電極102は、一本の長い短冊形の電極が絶縁膜101により電極141、電極159および電極147の3つ、または電極143、電極161および電極149の3つに分割された形状となっている。図9に示した構成においても、図8に示した構成の場合と同様に、下部電極102形成時のディッシングを抑制することができる。また、下部電極102を構成する複数の電極電極141、電極143、電極147、電極149、電極159、および電極161が斜格子状に配置されている。このため、電極の集積度をさらに確実に向上させることができる。また、電極間の間隔が小さく、電極間に幅狭の絶縁膜101が介在している構成においても、絶縁膜101のパターン崩れをよりいっそう確実に抑制することができる。なお、図8および図9において、導電プラグ153および接続電極155の材料は適宜選択されるが、たとえばCu等の金属とすることができる。また、図8および図9では、複数の電極を下部電極102の下層で接続する構成を例示したが、複数の電極が下部電極102の上層で接続される構成とすることもできる。また、図9では、下部電極102を構成する短冊状の電極が基板面内に斜格子状に配置された構成を例示したが、短冊状の電極が正方格子状等の他の格子配置をとっていてもよい。第三の実施形態図1に示した半導体装置100は、容量膜がSiCN膜107からなる構成であったが、容量膜は、複数の絶縁膜が積層されてなる膜であってもよい。図10は、本実施形態に係る半導体装置の構成を示す断面図である。図10に示した半導体装置の基本構成は図1に示した半導体装置100と同様であるが、下部電極102に接して設けられたSiCN膜107に接してSiN膜115が設けられ、SiN膜115に接して上部電極113が設けられている点が異なる。SiN膜115を設けることにより、容量素子の容量をさらに向上させることができる。なお、図10および後述する図11および図12においては、半導体装置素子が形成されたシリコン基板121の表面に下地絶縁膜123が設けられ、下地絶縁膜123に接して絶縁膜101が設けられている構成を例示するが、容量素子の形成位置に特に制限はなく、たとえばさらに上層に設けることもできる。また、以上の実施形態に記載の半導体装置においては、容量膜としてSiCN膜107が用いられているため、この容量膜が、同層の他の銅配線の拡散防止膜を兼ねる構成とすることもできる。図11は、図10に示した半導体装置において、絶縁膜101中にCu配線117が形成されており、SiCN膜107がCu配線117の上部から下部電極102の上部にわたって設けられた半導体装置を示す断面図である。Cu配線117は、ダマシン法により下部電極102と同一工程で形成される。SiCN膜107の膜厚は、たとえば50nmとすることができる。図11に示した半導体装置は、SiCN膜107が容量素子の容量膜とCu配線117の拡散防止膜をかねている。このため、装置構成全体を簡素化しつつ、Cu配線117中のCuの拡散を確実に防止することができる。また、図12は、図11に示した半導体装置において、Cu配線117の上部からSiN膜115の上部にわたってSiCN膜119が設けられた構成となっている。SiCN膜119は、Cu配線117の上部においてはSiCN膜107に接している。また、SiCN膜119は、容量素子の形成領域において、SiCN膜107上のSiN膜115に接するとともに、その上部に設けられた上部電極113にも接している。この構成によれば、容量素子の容量をさらに確実に向上させつつ、Cu配線117中のCuの絶縁膜への拡散をより一層確実に抑制することができる。なお、図12において、SiCN膜107の膜厚をたとえば30nmとし、SiCN膜119の膜厚をたとえば20nmとすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、以上の実施形態においては、下部電極102の上部に設けられ、下部電極102に接する容量膜がSiCN膜107である場合を例に説明したが、容量膜としては、SiCN膜だけでなく、たとえばSiN膜を用いることもできる。また、以上の実施形態においては、絶縁膜101、絶縁膜109および絶縁膜111をSiO2膜とする場合を例に説明したが、これらの絶縁膜はSiO2膜に限られず、たとえば、比誘電率が3.5以下の低誘電率膜とすることもできる。このような低誘電率膜としては、具体的には、SiOC膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等が挙げられる。また、低誘電率膜として、有機ポリマーを用いてもよい。また、低誘電率膜は、Si、OおよびHを構成元素として含む膜とすることができる。また、低誘電率膜は、Si、C、OおよびHを構成元素として含む膜とすることができる。低誘電率膜を用いた場合においても、下部電極102を複数の領域に分離することにより、容量素子の製造安定性を向上させることができる。図1に示した半導体装置100を作製した。下部電極102の平面形状は図2の形状とした。図2において、下部電極102を構成する櫛歯形状の電極の延在方向の長さxを10μmとし、短冊形の電極の配置方向の長さyを10μmとした。また、半導体装置100において、上部電極113の大きさも、10μm×10μmの大きさとした。下部電極102を構成する櫛歯形状の電極の端部間の距離および櫛歯と櫛歯の間隔以下、これらをあわせて線間隔と呼ぶ。を0.1μm、0.2μmおよび0.5μmとしたところ、いずれの場合についても、下部電極102のディッシングは認められず、また絶縁膜101のパターン崩れが生じていないことが確認された。また、電極の端部間の距離および櫛歯と櫛歯の間隔を0.1μm、0.2μmおよび0.5μmとした場合、下部電極102を10μm×10μmの一枚の平板とした場合に対する容量の低下率は、それぞれ、7、26、および53であった。