下部電極、磁気抵抗効果素子及び上部電極が下層から順に積層された積層膜と、前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部と、前記上部電極上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられたコンタクトプラグと、を備えた磁気ランダムアクセスメモリ。前記上部電極及び前記ストッパ層平坦部と前記バリアメタル膜の間に設けられた中間プラグを備えた請求項1に記載の磁気ランダムアクセスメモリ。前記ストッパ層平坦部は、シリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタルから選ばれることを特徴とする請求項1又は請求項2に記載の磁気ランダムア。半導体基板上に拡散層を有する選択トランジスタを形成する工程と、前記拡散層上に第1のコンタクトプラグを形成する工程と、前記第1のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、前記上部電極、前記磁気抵抗効果素子及び前記下部電極をエッチングする工程と、前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、前記上部電極上にメタルバリア膜を形成する工程と、前記メタルバリア膜上に第2のコンタクトプラグを形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。半導体基板上に拡散層を有する選択トランジスタを形成する工程と、前記拡散層上に第1のコンタクトプラグを形成する工程と、前記第1のコンタクトプラグ上に下部電極、磁気抵抗効果素子及び上部電極を順に積層する工程と、前記上部電極、前記磁気抵抗効果素子をエッチングする工程と、前記磁気抵抗効果素子上面に接するストッパ層凸部及び前記磁気抵抗効果素子の側面に接し、かつ上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部を形成する工程と、前記磁気抵抗効果素子上面に接する前記ストッパ層凸部を除去する工程と、前記ストッパ層平坦部及び前記上部電極上に中間プラグを形成する工程と、前記中間プラグ、前記ストッパ層平坦部、及び前記下部電極を加工する工程と、前記中間プラグ上にメタルバリア膜を形成する工程と、前記メタルバリア膜上に第2のコンタクトプラグを形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。前記中間プラグを形成した後に、前記中間プラグの表面を研磨する工程をさらに備えたことを特徴とする請求項5に記載の磁気ランダムアクセスメモリの製造方法。本発明が解決しようとする課題は、配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態第1の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図1は、第1の実施形態に係る磁気ランダムアクセスメモリにおけるである。図1のように、半導体基板1上には、選択トランジスタが設けられている。選択トランジスタには、ソース層S、ドレイン層D、ゲート絶縁膜2、及びゲート電極3が含まれる。半導体基板1は、例えばp型のシリコン基板が用いられる。半導体基板1の上層部に設けられるソース層S及びドレイン層Dは、例えばn型の拡散層である。半導体基板1上には、ゲート絶縁膜2及びゲート電極3が設けられている。ゲート絶縁膜2には、例えば、シリコン酸化膜が用いられ、ゲート電極3には、例えば、ポリシリコン等が用いられる。ゲート電極3上には、ワード線WLが設けられ、例えばW等の導電膜が用いられる。半導体基板1上には、ゲート絶縁膜2及びゲート電極3を覆うように、保護膜4が設けられる。保護膜4には、例えば、シリコン窒化膜等の絶縁膜が用いられる。半導体基板1上に保護膜4を覆うように下部層間絶縁膜5が設けられる。下部層間絶縁膜5は、例えばBPSGBoronPhosphorusSilicateGlass膜、P-TEOS膜である。下部層間絶縁膜5の膜厚は、例えば400nm程度である。下部層間絶縁膜5中には、コンタクトホールが設けられ、コンタクトホールの側面に沿ってバリアメタル膜6が設けられている。バリアメタル膜6は、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。コンタクトホール中において、バリアメタル膜6上には、コンタクトプラグ7が設けられる。コンタクトプラグ7には、例えばCu、W膜が設けられる。コンタクトプラグ7は、バリアメタル膜6を介してドレイン層Dに電気的に接続されている。コンタクトプラグ7上には、下部電極9、磁気抵抗効果素子8、及び上部電極13が設けられる。磁気抵抗効果素子8とは、第1の磁性層10、非磁性層11、及び第2の磁性層12が順に積層された構造を含むものをいう。コンタクトプラグ7上には、下部電極9が設けられる。下部電極9には、例えばPt、Ir、Ru、Cu等を含む導電膜が用いられる。下部電極9の膜厚は、例えば40nm程度である。下部電極9上には、第1の磁性層10が設けられる。第1の磁性層10は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが可変である磁化記憶層である。第1の磁性層10には、例えば規則合金層が用いられ、FePd、FePt、CoPt、CoPd等が用いられる。なお、第1の磁性層10は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第1の磁性層10上には、トンネル絶縁膜として非磁性層11が設けられる。非磁性層11は、例えばNaCl構造の酸化物である。非磁性層11には、MgO、CaO、SrO、TiO、VO、NbO等が用いられるが、他の材料でもよい。非磁性層11上には、第2の磁性層12が設けられる。第2の磁性層12は、例えば膜面に対して実質的に垂直に磁化を有する垂直磁化膜であり、磁化の向きが一方向に固定されている磁化参照層である。第2の磁性層12には、例えばCoCr、CoPtやFePt、FePd、CoPt等の合金やCoPd、CoPt、CoRuが積層された膜が用いられる。なお、第2の磁性層12は、膜面に対して平行に磁化を有する面内磁化膜であってもよい。第1の磁性層10、非磁性層11、及び第2の磁性層12からなる磁気抵抗効果素子8の膜厚は、例えば50nm程度である。第2の磁性層12上には、上部電極13が設けられる。上部電極13には、Taの単層膜又はTaTiAlNの積層膜が用いられる。また、他にも、上部電極13には、例えばTa、TiAlxNy、TiN、WN、Wからなる単層膜又はこれらからなる積層膜が用いられる。上部電極13の膜厚は、例えば80nm程度である。なお、上部電極13は、電極としてだけでなく、ハードマスクとしても機能してもよい。なお、磁気抵抗効果素子8において、非磁性層11と第1の磁性層10との間、及び非磁性層11と第2の磁性層12との間には、CoFeBが結晶化したCoFeからなる界面磁性層が含まれていてもよい。また、磁気抵抗効果素子8には、磁化参照層に接するように磁化調整層が設けてもよい。磁化調整層は、磁化参照層からの漏れ磁場を調整し、磁化記憶層への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。さらに、磁気抵抗効果素子8には、磁化参照層又は磁化記憶層に含まれるCo等の原子が非磁性層11に拡散することを防止するための金属層が設けられていてもよい。この金属層には、例えばTa原子を含むものである。下部層間絶縁膜5上であって、上部電極13、第2の磁性層12、非磁性層11、第1の磁性層10、及び下部電極9の側面と接するようにストッパ層平坦部14aが設けられる。ストッパ層平坦部14aの上面は、上部電極13の上面と実質的に同一の高さである。上部電極13の上面と実質的に同一の高さとは、ストッパ層平坦部14aの上面が、上部電極13の上面の高さより、後述するバリアメタル膜16の膜厚分低い位置からバリアメタル16膜厚分高い位置までの範囲にあることをいう。例えば、ストッパ層平坦部14aの上面は、上部電極13の上面の高さより、10nm程度低い位置から10nm高い位置にある。ストッパ層平坦部14aの上面の高さがこの範囲内にあることにより、後述するバリアメタル膜16の平坦性が向上し、バリアメタル膜16のカバレッジを良好なものとすることができる。ストッパ層平坦部14aは、後述する上部層間絶縁膜15をエッチングすることにより、上部層間絶縁膜15中にコンタクトホールを形成する際に、磁気抵抗効果素子8の側面、特に下部電極9の側面が露出することを防止するものである。ストッパ層平坦部14aには、RIEエッチングにおいて、上部層間絶縁膜15として用いられるシリコン酸化膜等との選択比が大きいものが用いられる。また、ストッパ層平坦部14aには、後述する上部電極13上に突出するストッパ層凸部14bを除去する際に、下部層間絶縁膜5上のストッパ層平坦部14aが除去されないように、エッチングレートが遅いものが用いられる。ストッパ層平坦部14aには、例えばシリコン窒化膜、酸化アルミニウム、酸化チタン、又は酸化タンタル等の絶縁膜が用いられる。ストッパ層平坦部14a上には、上部層間絶縁膜15が設けられる。上部層間絶縁膜15には、例えばシリコン酸化膜が用いられる。上部層間絶縁膜15中には、コンタクトホール及び配線溝が設けられる。コンタクトホール及び配線溝の側面に沿って、上部電極13上面に接するようにバリアメタル膜16が設けられる。バリアメタル膜16には、Ti、TiN等からなる単層膜やTi及びTiNからなる積層膜等の導電膜が用いられる。バリアメタル膜16の膜厚は、例えば5~10nm程度である。コンタクトホール中において、バリアメタル膜16上には、コンタクトプラグ17が設けられる。コンタクトプラグ17には、例えばCu、W膜が設けられる。コンタクトプラグ17は、バリアメタル膜16を介して上部電極13に電気的に接続されている。バリアメタル膜16は、ストッパ層平坦部14a上に設けられてもよい。このとき、ストッパ層平坦部14aの上面は、上部電極13の上面と実質的に同一の高さであることにより、バリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができる。コンタクトプラグ17上の配線溝には、ビット線BLが設けられる。以上により、第1の実施形態に係る磁気ランダムアクセスメモリが形成される。次に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図2を用いて説明する。図2aのように、半導体基板1上にゲート絶縁膜2及びゲート電極3を形成する。その後、ゲート電極3上にワード線WLを形成する。その後、半導体基板1、ゲート絶縁膜2、ゲート電極3、及びワード線WLを覆う保護膜4を堆積し、RIE等でエッチバックすることにより、保護膜4を形成する。保護膜4をマスクとして、イオン注入を行い、半導体基板1上層部に拡散層を形成する。次に、半導体基板1上に、下部層間絶縁膜5として例えばCVDChemicalVaporDeposition法によりBPSG膜を形成する。その後、RIEにより、下部層間絶縁膜5にコンタクトホールを形成し、ソース層S及びドレイン層Dを露出させる。その後、コンタクトホールの表面上にバリアメタル膜6として例えばTiNとTiの積層膜を形成する。その後、バリアメタル膜6上にコンタクトプラグ7材として例えばW膜を形成する。その後、図2bのように、コンタクトプラグ7材の表面をCMP処理により研磨し、下部層間絶縁膜5を露出させ、コンタクトホールにコンタクトプラグ7が埋め込まれる。次に、図2cのように、コンタクトプラグ7及び下部層間絶縁膜5上に下部電極9、第1の磁性層10、非磁性層11、第2の磁性層12、及び上部電極13を形成する。その後、上部電極13上にハードマスクとしてCVD法によりシリコン酸化膜図示なしを形成する。次に、上部電極13上のシリコン酸化膜をマスクとして、上部電極13をRIEによりエッチングする。その後、図2dのように、シリコン酸化膜及び上部電極13をマスクとして、第2の磁性層12、非磁性層11、第1の磁性層10、及び下部電極9をRIE、IBE等によりエッチングする。これにより、第1の磁性層10、非磁性層11、及び第2の磁性層12からなる磁気抵抗効果素子8が形成される。エッチング後の積層膜は、略垂直に加工されるが、テーパー形状であってもよい。次に、図2eのように、下部層間絶縁膜5及び積層膜を覆うように、コンフォーマルにストッパ層14として例えばSiN膜をCVD法により形成する。ストッパ層14は、下部層間絶縁膜5上のストッパ層平坦部14aと、上部電極13上に突出しているストッパ層凸部14bからなるものである。ストッパ層14は、他にもスパッタ法やALD法により形成してもよい。ストッパ層14の膜厚は、例えば上部電極13の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。なお、ストッパ層14の膜厚は、上部電極13の上面の高さと実質的に同一の高さであってもよく、上部電極13の上面の高さより高くてもよい。このとき、下部層間絶縁膜5上にストッパ層平坦部14aが形成され、上部電極13上において突出したストッパ層凸部14bが形成される。ストッパ層平坦部14aとストッパ層凸部14bは、それぞれ同程度の膜厚を有する。次に、図2fのように、RIEにより、上部電極13上のストッパ層凸部14bを加工する。このとき、ウエハ全面に対する磁気抵抗効果素子8の面積の割合は、数と小さいため、ストッパ層凸部14bを平坦化したとき、ストッパ層平坦部14aの膜厚はほぼ減少せずに済む。これにより、上部電極13の上面とストッパ層平坦部14aの上面は、実質的に同一の高さにすることができる。次に、ストッパ層平坦部14a及び上部電極13上に上部層間絶縁膜15として例えばシリコン酸化膜を形成する。その後、上部層間絶縁膜15に上部電極13を露出するようにRIEにより加工し、コンタクトホールを形成する。このとき、上部層間絶縁膜15に用いられるシリコン酸化膜とストッパ層として用いられる例えばシリコン窒化膜は、RIEエッチングにおいて選択比があるため、磁気抵抗効果素子8の側面は露出しない。次に、コンタクトホールの表面上には、バリアメタル膜16として例えばTi層とTiN層の積層膜が設けられる。本実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、上部電極13とストッパ層平坦部14aの上面は、高さが実質的に同一であり、略平坦であるため、バリアメタル膜16も略平坦に形成することができる。次に、図1のように、バリアメタル膜16上にコンタクトプラグ17を形成し、コンタクトプラグ17上にビット線BLを形成する。コンタクトプラグ17及びビット線BLは、例えばデュアルダマシンプロセスにより形成する。すなわち、コンタクトホール及び配線溝を形成した後に、めっき法によるCu膜を形成することにより、コンタクトプラグ17及びビット線BLを形成する。以上のように、本発明の第1の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14aが設けられている。これにより、上部電極13上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。第2の実施形態本発明の第2の実施形態による磁気ランダムアクセスメモリについて図3を用いて説明する。図3及び図5は、第2の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第2の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第2の実施形態が、第1の実施形態と異なる点は、上部電極13上に中間プラグ18が設けられ、中間プラグ18上にバリアメタル膜16が設けられている点、すなわち、上部電極13とバリアメタル膜16との間に中間プラグ18が設けられている点である。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられ、膜厚は30nm程度である。また、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。本発明の第2の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図4は、第2の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。第1の実施形態と同様にして図2a乃至fのように、半導体基板1上に選択トランジスタ、下部層間絶縁膜5、及びコンタクトプラグ7を形成し、下部層間絶縁膜5上に、下部電極9、磁気抵抗効果素子8、上部電極13及びストッパ層平坦部14aを形成する。このとき、上部電極13とストッパ層平坦部14aの上面の高さは、実質的に同一の高さである。次に、図4aのように、上部電極13上及びストッパ層平坦部14a上に中間プラグ18を形成する。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられる。中間プラグ18の膜厚は、例えば30nm程度である。次に、中間プラグ18上に、中間プラグ18を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をRIEにより加工し、シリコン酸化膜をマスクとして、中間プラグ18を加工する。なお、中間プラグ18の表面をCMP処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ18の表面の平坦性が向上し、中間プラグ18上に形成されるバリアメタル膜16のカバレッジが向上する。その後、図1のように、ストッパ層平坦部14a及び中間プラグ18上に上部層間絶縁膜15を形成し、上部層間絶縁膜15中にコンタクトプラグ17及びビット線BLを例えばダマシンプロセスにより形成する。なお、中間プラグ18を加工した後に、図5のように、中間プラグをマスクとして、ストッパ層平坦部14aを加工することにより、磁気抵抗効果素子8の側壁部分のみストッパ層14を厚く設け、その他の部分は膜厚を小さくしてもよい。この場合、ストッパ層平坦部14aの膜厚が小さい部分においては、コンタクトホールが加工しやすく、歩留まりを向上させることができる。以上のように、本発明の第2の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14a上に中間プラグ18が設けられている。これにより、中間プラグ18上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。さらに、上部電極13とバリアメタル膜16との間に、上部電極13及びバリアメタル膜16の幅より大きい中間プラグ18が設けられている。これにより、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。第3の実施形態本発明の第3の実施形態による磁気ランダムアクセスメモリについて図6を用いて説明する。図6は、第3の実施形態に係る磁気ランダムアクセスメモリを示す断面図である。第3の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第3の実施形態が、第1の実施形態と異なる点は、ストッパ層平坦部14aが下部層間絶縁膜5上全面に設けられている代わりに、磁気抵抗効果素子8の周辺部のみに設けられている点及び、下部電極9上にストッパ層平坦部14aが設けられている点である。下部電極9の幅が、コンタクトプラグ7の上面の幅及び第1の磁性層10の幅よりも大きいことより、電気的接続を良好に保つことができる。本発明の第3の実施形態による磁気ランダムアクセスメモリの製造方法について図を用いて説明する。図7は、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。第1の実施形態と同様にして図2a乃至cのように、半導体基板1上に選択トランジスタ、下部層間絶縁膜5及びコンタクトプラグ7を形成し、下部層間絶縁膜5上に、下部電極9、磁気抵抗効果素子8、上部電極13、及びマスクとしてシリコン酸化膜を形成する。次に、図7aのように、シリコン酸化膜及び上部電極13をマスクとして、第2の磁性層12、非磁性層11、及び第1の磁性層10をエッチングする。このとき、下部電極9をエッチングしないことにより、下部電極9の材料が磁気抵抗効果素子8である第1の磁性層10、非磁性層11、及び第2の磁性層12の側壁に付着することを防止し、第1の磁性層10及び第2の磁性層12の短絡を防止することができる。次に、図7bのように、下部電極9及び積層膜を覆うように、コンフォーマルにストッパ層14として例えばSiN膜を形成する。ストッパ層14の膜厚は、上部電極13の上面の高さから数nm程度低い膜厚とし、例えば170nm程度である。このとき、下部電極9上にストッパ層平坦部14aが形成され、上部電極13上においてストッパ層凸部14bが形成される。ストッパ層平坦部14aとストッパ層凸部14bは、それぞれ同程度の膜厚を有する。次に、図7cのように、RIEにより、上部電極13上のストッパ層凸部14bを加工する。これにより、上部電極13の上面とストッパ層平坦部14aの上面は略平坦にすることができる。次に、図7dのように、上部電極13上及びストッパ層平坦部14a上に中間プラグ18を形成する。中間プラグ18には、例えばTi膜とTiN膜の積層膜が用いられる。次に、中間プラグ18上に、中間プラグ18を加工するマスクとして例えばシリコン酸化膜を形成する。その後、シリコン酸化膜をRIEにより加工し、シリコン酸化膜をマスクとして、中間プラグ18を加工する。このとき、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きくなるように加工する。なお、中間プラグ18の表面をCMP処理により研磨した後に、シリコン酸化膜を形成してもよい。この場合、中間プラグ18の表面の平坦性が向上し、中間プラグ18上に形成されるバリアメタル膜16のカバレッジが向上する。次に、図7eのように、シリコン酸化膜及び中間プラグ18をマスクとして、RIEによりストッパ層平坦部14a及び下部電極9をエッチングする。このとき、磁気抵抗効果素子8の側壁はストッパ層平坦部14aで覆われているため、下部電極9の材料が側壁に付着することはない。その後、図1のように、ストッパ層平坦部14a及び中間プラグ18上に上部層間絶縁膜15を形成し、上部層間絶縁膜15中にコンタクトプラグ17及びビット線BLを例えばダマシンプロセスにより形成する。以上のように、本発明の第3の実施形態によれば、略平坦な上部電極13及びストッパ層平坦部14a上に中間プラグ18が設けられている。これにより、中間プラグ18上のバリアメタル膜16は、略平坦に形成することができ、バリアメタル膜16のカバレッジを良好なものとすることができ、配線の信頼性を向上させることができる。さらに、上部電極13とバリアメタル膜16との間に、上部電極13及びバリアメタル膜16の幅より大きい中間プラグ18が設けられている。これにより、中間プラグ18の幅は、上部電極13の上面及びバリアメタル膜16の底面の幅よりも大きいものが設けられる。すなわち、中間プラグ18は、上部電極13及びバリアメタル膜16の全面と接触することから、良好な電気的接続を保つことができる。さらに、中間プラグ18の表面は、CMP処理により平坦化することができるため、中間プラグ18上には平坦性の高いバリアメタル膜16を設けることができる。さらに、下部電極9の幅が、コンタクトプラグ7の上面の幅及び第1の磁性層10の幅よりも大きいことより、電気的接続を良好に保つことができる。さらに、磁気抵抗効果素子8の側壁にストッパ層平坦部14aを形成した後に、下部電極9をエッチングすることにより、下部電極9の材料が磁気抵抗効果素子8である第1の磁性層10、非磁性層11、及び第2の磁性層12の側壁に付着することを防止し、第1の磁性層10及び第2の磁性層12の短絡を防止することができる。なお、上述した第1の実施形態乃至第3の実施形態において、半導体基板1上に平面型の選択トランジスタが設けられていることを前提に説明したが、平面型の代わりに立体型の選択トランジスタ、例えばFINFETが設けられてもよい。なお、上述した第1の実施形態乃至第3の実施形態において、第1の磁性層10に磁化記憶層が用いられ、第2の磁性層12に磁化参照層が用いられるものとして説明したが、第1の磁性層10に磁化参照層が用いられ、第2の磁性層12に磁化記憶層が用いられてもよい。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。