輝度階調表示領域と周辺部からなる画素が第1の行において第1の方向に所定のピッチで配列し、前記画素が第2の行において前記第1の方向に前記所定のピッチで配列し、前記第1の行における前記画素と前記第2の行における前記画素の中心とが特定の距離、前記第1の方向にずれており、第3の行は、前記第1の行と同じ構成であり、第4の行は前記第2の行と同じ構成である表示装置であって、前記所定の距離は前記所定のピッチの半分よりも小さく、走査線が前記第1の行と前記第2の行の間、および、前記第2の行と前記第3の行の間を前記第1の方向に延在し、映像信号線が前記第1の行の第1の画素と第2の画素の間を前記第1の方向と直角方向である第2の方向に延在し、前記第1の行と前記第2の行の間で前記第1の方向に前記所定の距離延在し、前記第2の行において、第3の画素と第4の画素の間を前記第2の方向に延在し、前記第2の行と第3の行との間において、前記第1の方向と逆方向に前記所定の距離延在し、前記第3の行において、第5の画素と第6の画素の間を前記第2の方向に延在することを特徴とする表示装置。前記ピッチをpとし、前記所定の距離をdとしたとき、d/p=1/3であることを特徴とする請求項1に記載の表示装置。走査線が第1の方向に延在して第2の方向に配列し、映像信号線が第2の方向に延在して第1の方向に配列し、前記映像信号線は、第1の行と第2の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐していることを特徴とする表示装置。前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ソース電極の前記第1の方向の端部は、前記ドレイン電極の前記第1の方向の端部と面一であることを特徴とする請求項3に記載の表示装置。前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ドレイン電極の前記ソース電極と対向する端部は、前記走査線の端部と面一であることを特徴とする請求項3に記載の表示装置。走査線が第1の方向に延在して第2の方向に配列し、映像信号線が第2の方向に延在して第1の方向に配列し、前記映像信号線は、第1の行と第2の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と一部積層しており、前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐しており、前記薄膜トランジスタは前記画素電極の側にソース電極を有し、前記ドレイン電極の前記ソース電極と対向する端部は、前記走査線の端部と面一であることを特徴とする表示装置。走査線が第1の方向に延在して第2の方向に配列し、映像信号線が第2の方向に延在して第1の方向に配列し、前記映像信号線は、第1の行と第2の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と積層しており、前記走査線と同じ方向に延在する前記映像信号線は前記薄膜トランジスタのドレイン電極であることを特徴とする表示装置。前記走査線と同じ方向に延在する前記映像信号線が前記薄膜トランジスタのドレイン電極となっている部分において、映像信号線は前記第2の方向に屈曲することを特徴とする請求項7に記載の表示装置。前記表示装置は液晶表示装置であることを特徴とする請求項1~8のいずれか1項に記載の表示装置。本明細書では、輝度階調表示領域とは、画素において、光源からの入射光を透過する、或いは自発光することによって、画像の形成に寄与する領域をいい、輝度階調表示領域周辺部とは、画素における、輝度諧調表示領域の周辺で、光源からの入射光を透過しない、或いは自発光しない部分をいう。輝度階調表示領域周辺部には例えば、映像信号線、走査線等が配置される。輝度階調表示領域と周辺部からなる画素が第1の行において第1の方向に所定のピッチで配列し、前記画素が第2の行において前記第1の方向に前記所定のピッチで配列し、前記第1の行における前記画素と前記第2の行における前記画素の中心とが特定の距離、前記第1の方向にずれており、前記第1の行と前記第2の行が前記第1の方向と直角方向である第2の方向に交互に配列するデルタ配置になる場合、映像信号線は、輝度諧調表示領域を避けて、輝度諧調表示領域周辺部を延在しているので、映像信号線が走査線と平行配置して延在する部分が生じる。走査線と映像信号線とが平行配置すると、走査線と映像信号線との容量が増加し、輝度むらの原因となる。本発明の第一の課題は、画素をデルタ配置とした場合に走査線と映像信号線との容量の増加を防止し、これに起因する輝度むらを防止することである。本発明の第二の課題は、前述の画素をデルタ配列とした場合の構成において、輝度を向上させることである。なお、特許文献1~4には、上記のような課題は記載されておらず、当然上記のような課題を解決する構成の記載も無い。本発明は以上に述べたような課題を解決するものであり、主な手段は次のとおりである。1輝度階調表示領域と周辺部からなる画素が第1の行において第1の方向に所定のピッチで配列し、前記画素が第2の行において前記第1の方向に前記所定のピッチで配列し、前記第1の行における前記画素と前記第2の行における前記画素の中心とが特定の距離、前記第1の方向にずれており、第3の行は、前記第1の行と同じ構成であり、第4の行は前記第2の行と同じ構成である表示装置であって、前記所定の距離は前記所定のピッチの半分よりも小さく、走査線が前記第1の行と前記第2の行の間、および、前記第2の行と前記第3の行の間を前記第1の方向に延在し、映像信号線が前記第1の行の第1の画素と第2の画素の間を前記第1の方向と直角方向である第2の方向に延在し、前記第1の行と前記第2の行の間で前記第1の方向に前記所定の距離延在し、前記第2の行において、第3の画素と第4の画素の間を前記第2の方向に延在し、前記第2の行と第3の行との間において、前記第1の方向と逆方向に前記所定の距離延在し、前記第3の行において、第5の画素と第6の画素の間を前記第2の方向に延在することを特徴とする表示装置。3走査線が第1の方向に延在して第2の方向に配列し、映像信号線が第2の方向に延在して第1の方向に配列し、前記映像信号線は、第1の行と第2の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、前記走査線と同じ方向に延在する前記映像信号線から前記薄膜トランジスタのドレイン電極が分岐していることを特徴とする表示装置。7走査線が第1の方向に延在して第2の方向に配列し、映像信号線が第2の方向に延在して第1の方向に配列し、前記映像信号線は、第1の行と第2の行の間において所定の距離前記走査線と同じ方向に延在し、前記走査線と前記映像信号線とで囲まれた領域に、輝度階調表示領域とその周辺部を有する画素が形成されており、前記輝度階調表示領域には画素電極が形成されている表示装置であって、前記輝度階調表示領域にはスイッチング素子としての薄膜トランジスタが形成され、前記映像信号線が前記走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線と積層しており、前記走査線と同じ方向に延在する前記映像信号線は前記薄膜トランジスタのドレイン電極であることを特徴とする表示装置。画素をデルタ配列とした場合に、映像信号線と走査線が同一方向に延在する部分を短縮することが出来るので、配線間容量を小さくすることが出来、配線間容量に起因する表示むらを抑制することが出来る。画素をデルタ配列とした場合に、映像信号線が走査線と同じ方向に延在する箇所においては、前記映像信号線は前記走査線とは積層せず、走査線と同じ方向に延在する前記映像信号線から薄膜トランジスタのドレイン電極が分岐しているので、配線間容量の増大を抑え、かつ、輝度階調表示領域の割合を向上させることが出来る。画素をデルタ配列とした場合に、映像信号線が走査線と平行配置する部分の映像信号線がドレイン電極であることによって、画素面積に対する輝度階調表示領域の割合である開口率を向上させることが出来、輝度を向上させることが出来る。以下の実施例によって本発明を詳細に説明する。図1は画素配置を示す平面図である。表示装置を構成する表示画面の1部分を拡大すると、図1に示すように、輝度階調表示領域1と輝度階調表示領域周辺部2からなる画素が所定のピッチで第1の方向に配列し、前記第1の行に隣接する第2の行にもまた前記所定のピッチで画素が行方向に配列している。更に、前記第1の行における画素の中心と前記第2の画素の中心は第1の方向にずれている。前記第1の行の階調表示領域と前記第2の行の階調表示領域の間に行方向に沿って、走査線3が延在配置する。前記第1の行および前記第2の行のそれぞれ隣接する階調表示領域1の間に列方向に沿って、映像信号線4が延在配置する。更に前記第1の行の映像信号線4と前記第2の行の映像信号線4を接続するために、前記第1の行の階調表示領域と前記第2の行の階調表示領域の間に行方向に沿って、走査線3と平行配置して、映像信号線4を配置されている。このように、走査線3と映像信号線4を階調表示領域周辺部2に配置することよって、走査線3と映像信号線4が階調表示領域1を遮らないように配置する。階調表示領域1が、入力信号に対応した輝度階調を表示することによって、表示画面全体として入力信号に対応した画面表示を得る。従来のデルタ配置では、画素ピッチをpとした場合、第1の行における画素の中心と第2の行における画素の中心の、走査線方向のずれは、p/2であった。すなわち、図1におけるdとgは等しかった。これに対して、本発明では、第1の行の画素に対する第2の画素の行のずれ量dをp/2よりも小さくしている。すなわち、図1において、d<p/2である。なお、図1において、dg=pである。このような配置とすることによって、映像信号線と走査線が重畳する面積を小さくすることが出来、したがって、映像信号線と走査線との容量を小さくすることが出来る。ここで重要なのは、第1の行における画素と第2の行における画素のずれ量を映像信号線と走査線とが重なる量が小さくなるような方向にずらすことである。すなわち、図1において、gでなくdをp/2より小さくなるようにずらすことである。なお、図1においては、d:g=1:2となっている。言い換えると、d/p=1/3である。このような割合とすることによって、デルタ配置によって解像度が向上する利点と線間容量が増加することの不利点のバランスをとることが出来る。また、設計も容易になる。以上のような画素配置とすることによって、映像信号線と走査線との間における容量の増大を防止することが出来るので、これに起因する表示むらを防止することが出来る。図1は液晶表示装置の画素配置と映像信号線の関係である場合もあるし、有機EL表示装置の画素配置と映像信号線の関係である場合もある。以後は、液晶表示装置を例にとって説明するが、画素配置、配線構造等は、有機EL表示装置についても適用することが出来る。以降においてもまた、画素が輝度階調表示領域1と輝度階調表示領域周辺部2から構成されるとして説明している。図2は本実施例における画素の平面図を示す。画素の輝度階調表示領域周辺部2に、映像信号線4から分岐したドレイン電極6と、前記ドレイン電極6に対向した位置に配置したソース電極7と、前記ドレイン電極6と前記ソース電極7と積層する位置に配置した半導体層5と、前記半導体層5と積層する位置に配置したゲート電極11により、画素スイッチング素子が形成される。なお、画素スイッチング素子は薄膜トランジスタTFTである。画素スイッチング素子を介してソース電極7に書き込まれた輝度階調電圧は、接続孔8を介して画素電極9に印加されて、輝度階調電圧に対応した輝度階調を表示する。図3は、図2における画素スイッチング素子付近を拡大した平面図である。図3では、画素電極は省略している。図3において、走査線3から分岐したゲート電極11の上に半導体層5が形成されている。半導体層5の上で、ソース電極7と、映像信号線4から分岐したドレイン電極6が半導体層5の上で対向している。ソース電極7には図示しない画素電極と接続するための接続孔8が形成されている。図3において、横方向に延在する映像信号線4と走査線3は重なっておらず、映像信号線4から分岐したドレイン電極6のみが走査線3と重なっている。したがって、映像信号線4と走査線3との線間容量の増大を抑えることが出来る。図3の他の特徴はソース電極7の側端71と映像信号線4から分岐したドレイン電極6の側端61がほぼ面一になっていることである。これによって、必要なチャンネル幅を確保するとともに、画素の面積に対する輝度階調表示領域1の比率を大きくして、高輝度の表示装置を提供することが出来る。図4は図2のAA‘断面図である。下透明絶縁基板10上面に走査線3を配置する。走査線から分岐した位置にゲート電極11を形成する。なお前記の走査線3およびゲート電極11は、成分あるいは構造あるいは比抵抗の異なる2以上の層の積層によって形成される場合もあり得るし、1成分かつ1構造かつ単一比抵抗の1層によって形成される場合もある。前記の走査線3およびゲート電極11の上面に下絶縁層12を配置する。前記の下絶縁層12は、成分あるいは構造あるいは比誘電率の異なる2以上の層の積層によって形成される場合もあり得るし、1成分かつ1構造かつ単一比誘電率の1層によって形成される場合もある。下絶縁層12の上面のゲート電極に積層する位置に半導体層5を配置する。前記の半導体層5は、成分あるいは構造の異なる2以上の層の積層によって形成される場合もあり得るし、1成分かつ1構造の1層によって形成される場合もある。なお、半導体層がドレイン電極あるはソース電極と接触する面には、一般にはna-Siが形成されている。半導体層の上面の半導体層に積層する位置にドレイン電極6およびソース電極7を配置する。前記のドレイン電極6は映像信号線4から分岐したものである。前記の映像信号線4およびドレイン電極6およびソース電極7は、成分あるいは構造あるいは比抵抗の異なる2以上の層の積層によって形成される場合もあり得るし、1成分かつ1構造かつ単一比抵抗の1層によって形成される場合もある。映像信号線4、ドレイン電極6およびソース電極7の上面に上絶縁層13を配置する。前記の上絶縁層13は、成分あるいは構造あるいは比誘電率の異なる2以上の層の積層によって形成される場合もあり得るし、1成分かつ1構造かつ単一比誘電率の1層によって形成される場合もある。ソース電極7は接続孔8を介して画素電極9と接続されて、画素電極9は上絶縁層13の上面に配置される。上透明絶縁基板14下面に色着色層15を、更にその下面に共通電極16を配置する。下透明絶縁基板10と上透明絶縁基板14によって液晶17を狭持する。なお画素の断面には、以上に記した以外の層が追加されることもある。従来のデルタ配列の表示装置と異なり、本発明においては、図2に示すように、映像信号線4が走査線3と平行配置する部分に、画素スイッチング素子を配置し、映像信号線4から枝分かれして画素スイッチング素子のドレイン電極6とする。そして、走査線3の延在方向において、映像信号線4と走査線3が重複していないので、映像信号線4と走査線3の線間容量が増大することを防止することが出来る。また、図2あるいは図3の構成では、映像信号線4から分岐したドレイン電極6は走査線3あるいは走査線3から分岐したゲート電極11に積層されているので、ドレイン電極6によるバックライトに対する遮光は生じない。したがって、画素の面積に対する輝度階調表示領域1の比率を大きくして、輝度を向上させることが出来る。このように、本実施例によれば、線間容量の増大による表示むらが少なく、かつ、高輝度である表示装置を提供することができる。図5は本実施例による画素の平面図を示す。画素の輝度階調表示領域周辺部2において、映像信号線4がドレイン電極6を兼用しており、前記ドレイン電極6に対向した位置に配置したソース電極7と、前記ドレイン電極6と前記ソース電極7と下側に配置した半導体層5と、前記半導体層5の下側に積層して形成されたゲート電極11により、画素スイッチング素子が形成される。画素スイッチング素子を介してソース電極7に書き込まれた輝度階調電圧は、接続孔8を介して画素電極9に印加されて、輝度階調電圧に対応した輝度階調を表示する。図5が図2と異なる点は、図5においては、走査線3の延在方向において、映像信号線4が走査線と重畳しており、走査線3の延在方向に延在する映像信号線4がその屈曲部付近において画素スイッチング素子のドレイン電極6を形成している点である。したがって、映像信号線3を、走査線とは別に並行して延在させず、かつ、ドレイン電極6を形成するために画素電極9側に突出させる必要が無いので、その、分輝度階調表示領域1の面積を大きくすることが出来、輝度を大きくすることが出来る。図6は、図5の画素スイッチング素子付近の拡大図である。図6において、画素電極は省略されている。図6において、走査線3から分岐したゲート電極11の上に半導体層5が形成されており、半導体層5の上にソース電極7および映像信号線4が兼用しているドレイン電極6が形成されている。映像信号線4は屈曲部において、ドレイン電極6となっている。図6においても、ソース電極7の側端71と映像信号線4が兼ねたドレイン電極6の側端61は面一となっている。これによって、必要なチャンネル幅を確保するとともに、画素の面積に対する輝度階調表示領域1の比率を大きくして、高輝度の表示装置を提供することが出来る。図7は図5のBB‘断面図である。図7の構成は図4と同様なので、説明を省略する。従来のデルタ配列の表示装置と異なり、本実施例においては、走査線3の延在方向に延在する映像信号線4をドレイン電極6として兼用しているので、画素の面積に対する輝度階調表示領域1の比率を大きくして、デルタ配列において、高輝度を実現することが出来る。実施例3の構成は、輝度階調表示領域1の面積を大きくすることは出来るが、走査線3と映像信号線4が、走査線3の延在方向において重複しているので、この部分において、線間容量が増大する。本実施例を示す図8は、実施例2と実施例3の長所を取り入れたものである。図8では画素電極は省略されている。図8において、映像信号線4から分岐したドレイン電極6の上端62は、走査線3の上端31と面一となっている。したがって、スイッチング素子は実施例3と同様の位置に形成することができ、スイッチング素子の輝度階調表示領域1に占める面積を小さくすることが出来る。一方、走査線3の延在方向において、走査線3と映像信号線4とは重畳していないので、この部分における線間容量の増大は防止することが出来る。このように、本実施例によれば、デルタ配置の画素構成において、画面輝度の向上を図ることが出来、かつ、線間容量の増大を防止して、これに起因する輝度むらを防止することが出来る。図9に示す本実施例は、実施例4に比較して、線間容量は増大するが、実施例4よりも輝度の向上を図ることが出来る構成である。図9では画素電極は省略されている。図9において、映像信号線4から分岐したドレイン電極6の上端62は、走査3の上端31と面一となっている。したがって、画素スイッチング素子は実施例3と同様の位置に形成することができ、画素スイッチング素子の輝度階調表示領域1に示す面積を小さくすることが出来る。一方、走査線3の延在方向において、走査線3と映像信号線4とは1部重畳している。したがって、実施例4の場合よりも線間容量は増大する。しかし、走査線3の延在方向において、走査線3と映像信号線4とが1部積層していることによって、画素の面積に対する輝度階調表示領域1の比率を大きくすることが出来る。つまり、本実施例は、実施例4の場合に比較して、映像信号線4と走査線3の線間容量が大きくなるが、画面の輝度を向上させることが出来る。