"互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、前記第1配線及び前記第2配線を選択駆動する制御回路とを備え、前記可変抵抗素子は、遷移金属酸化膜により構成され、前記可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含み、前記ポリシリコン電極と前記可変抵抗素子との間に形成されたブロック層とを備え、前記遷移金属酸化膜は、ハフニウムHfの酸化膜であり、前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成され、前記ブロック膜は、前記ポリシリコン電極中のシリコンが前記遷移金属酸化膜中の遷移金属と結合することを防止する機能を有する材料により構成される膜であり、前記第1配線及び前記第2配線は、半導体基板に垂直な方向に沿って交互に配設され、1本の前記第1配線の下層に形成される第1のメモリセルアレイにおいては、前記ポリシリコン層の上層に第1の前記ブロック層が形成され、更に前記ブロック層上に前記遷移金属酸化膜が形成され、前記1本の前記第1配線の上層に形成される第2のメモリセルアレイにおいては、前記遷移金属酸化膜の上層に第2の前記ブロック層が形成され、更に前記ブロック層上に前記ポリシリコン層が形成されることを特徴とする半導体記憶装置。互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、前記第1配線及び前記第2配線を選択駆動する制御回路とを備え、前記可変抵抗素子は、遷移金属酸化膜により構成され、前記可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含み、前記ポリシリコン電極と前記可変抵抗素子との間に形成されたブロック層とを備えたことを特徴とする半導体記憶装置。前記遷移金属酸化膜は、ハフニウムHfの酸化膜である請求項2記載の半導体記憶装置。前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成される請求項3記載の半導体記憶装置。前記ブロック膜は、前記ポリシリコン電極中のシリコンが前記遷移金属酸化膜中の遷移金属と結合することを防止する機能を有する材料により構成される膜である請求項2記載の半導体記憶装置。前記第1配線及び前記第2配線は、半導体基板に垂直な方向に沿って交互に配設され、1本の前記第1配線の下層に形成される第1のメモリセルアレイにおいては、前記ポリシリコン層の上層に第1の前記ブロック層が形成され、更に前記ブロック層上に前記遷移金属酸化膜が形成され、前記1本の前記第1配線の上層に形成される第2のメモリセルアレイにおいては、前記遷移金属酸化膜の上層に第2の前記ブロック層が形成され、更に前記ブロック層上に前記ポリシリコン層が形成されることを特徴とする請求項2記載の半導体記憶装置。前記遷移金属酸化膜は、ハフニウムHfの酸化膜である請求項6記載の半導体記憶装置。前記ブロック層は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンにより構成される請求項7記載の半導体記憶装置。以下に記載の実施の形態は、メモリセル間の特性のバラつきを抑制することが可能な半導体記憶装置を提供することを目的とする。以下に説明する実施の形態の半導体記憶装置は、互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイを備える。制御回路は、第1配線及び第2配線を選択駆動する。可変抵抗素子は、遷移金属酸化膜により構成される。可変抵抗素子に接続される電極はポリシリコンからなるポリシリコン電極を含む。ポリシリコン電極と可変抵抗素子との間にブロック層が形成される。以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印X、矢印Y、矢印Zは互いに直交する方向を表している。[第1の実施の形態]先ず、図1を参照して、第1の実施形態に係る不揮発性半導体記憶装置の概略について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置の概略図である。図1に示すように、不揮発性半導体記憶装置は、メモリセルアレイ10、ワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、及びビット線駆動回路30bを有する。メモリセルアレイ10は、互いに交差するワード線WLWL1、WL2及びビット線BLBL1、BL2、並びにワード線WLとビット線BLとの交差部に配置されたメモリセルMCMC<1,1>~MC<2,2>を有する。ワード線WLは、Y方向に所定ピッチをもって配列され、X方向に延びるように形成されている。ビット線BLは、X方向に所定ピッチをもって配列され、Y方向に延びるように形成されている。メモリセルMCMC<1,1>~MC<2,2>は、X方向及びY方向に形成される面上にマトリクス状に配置されている。メモリセルMCは、直列接続されたダイオードDIと可変抵抗素子VRを有する。ダイオードDIは、選択されたメモリセルMCのみに所望の電流を流すための選択素子として機能するものである。可変抵抗素子VRは、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。この2つの状態における抵抗値に基づいて、メモリセルMCはデータを不揮発的に記憶する。ダイオードDIのアノードは、ワード線WLに接続され、ダイオードDIのカソードは、可変抵抗素子VRの一端に接続されている。可変抵抗素子VRの他端は、ビット線BLに接続されている。ワード線選択回路20aは、複数の選択トランジスタTraTra1、Tra2を有する。選択トランジスタTraの一端は、ワード線WLの一端に接続され、選択トランジスタTraの他端は、ワード線駆動回路20bに接続されている。選択トランジスタTraのゲートには、信号SaSa1、Sa2が供給される。信号Saの制御により、ワード線選択回路20aは、ワード線WLを選択的にワード線駆動回路20bに接続する。ワード線駆動回路20bは、メモリセルMCに記憶されているデータの消去、メモリセルMCへのデータの書き込み、及びメモリセルMCからのデータの読み出しに必要な電圧をワード線WLへ印加する。また、ワード線駆動回路20bは、データの消去、データの書き込み、データの読み出しに必要な電流をワード線WLへ供給する。ビット線選択回路30aは、複数の選択トランジスタTrbTrb1、Trb2を有する。選択トランジスタTrbの一端は、ビット線BLの一端に接続され、選択トランジスタTrbの他端は、ビット線駆動回路30bに接続されている。選択トランジスタTrbのゲートには、信号SbSb1、Sb2が供給される。信号Sbの制御により、ビット線選択回路30aは、ビット線BLを選択的にビット線駆動回路30bに接続する。ビット線駆動回路30bは、メモリセルMCに記憶されているデータの消去、メモリセルMCへのデータの書き込み、及びメモリセルMCからのデータの読み出しに必要な電圧をビット線BLへ印加する。ビット線駆動回路30bは、データの消去、データの書き込み、データの読み出しに必要な電流をビット線BLへ供給する。また、ビット線駆動回路30bは、ビット線BLを介して読み出されたデータを外部に出力する。[積層構造]次に、図2~図4を参照して、メモリセルアレイ10の積層構造について説明する。図2~図4は、メモリセルアレイ10の積層構造を示す概略斜視図である。メモリセルアレイ10は、図2に示す積層構造10Aにて構成されている。積層構造10Aは、基板40の面上に下層から上層へとZ方向に積層された第1導電層50、メモリ層60、及び第2導電層70を有する。ここで、第1導電層50は、前述したワード線WLとして機能する。メモリ層60は、前述したメモリセルMCとして機能する。第2導電層70は、前述したビット線BLとして機能する。すなわち、積層構造10Aメモリセルアレイ10は、第1導電層50ワード線WLと第2導電層70ビット線BLとの交差部にメモリ層60メモリセルMCを配置した、所謂、クロスポイント型の構成を有している。第1導電層50は、Y方向に所定ピッチをもって、X方向に延びるストライプ状に形成されている。第1導電層50は、導電性材料例えば、金属などから形成されている。第1導電層50は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。メモリ層60は、第1導電層50上に設けられ、X方向及びY方向においてマトリクス状に配置されている。第2導電層70は、X方向に所定ピッチをもって、Y方向に延びるストライプ状に形成されている。第2導電層70は、メモリ層60の上面と接するように形成されている。第2導電層70は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。なお、第1導電層50と第2導電層70とを同じ材料から形成することもできるし、異なる材料から形成することもできる。図2に例示をした積層構造10Aは、第1導電層50、メモリ層60、第2導電層70を一層ずつ有するものである。すなわち、メモリセルアレイを多層に亘り構成する場合、この第1導電層50、メモリ層60、第2導電層70が交互に形成される。しかしながら、メモリセルアレイ10は、積層構造10Aに限定されない。例えば、メモリセルアレイ10は、図3に示す積層構造10Bにて構成されていてもよい。積層構造10Bは、積層構造10Aの構成に加えて、さらに上層Z方向に絶縁層図示略を介して積層された第1導電層50、メモリ層60、及び第2導電層70を有する。また、メモリセルアレイ10は、図4に示す積層構造10Cにて構成されていてもよい。積層構造10Cは、積層構造10Aの第2導電層70の上層Z方向に形成されたメモリ層60、及びこのメモリ層60の上層Z方向に形成された第1導電層50を有する。すなわち、積層構造10Cにおいて、上下のメモリ層60は、その間の第2導電層70を共有する。この第1の実施の形態では、図2の構造を有するものとして説明を行う。次に、メモリ層60の構成を説明する。図5は、比較例のメモリ層の構成を示す断面図である。なお、図6は、第1の実施の形態のメモリ層60の構成を示す断面図である。図5に示す比較例のメモリ層は、下層から上層へと、電極層61、ダイオード層62、電極層63、ポリシリコン層64、可変抵抗層66、可変抵抗層67、及び電極層68を有する。可変抵抗層66、67の2つの層により、可変抵抗素子VRが形成されている。電極層61は、例えば窒化チタンTiNにより形成されている。ダイオード層62は、電極層61の上層に形成されている。ダイオード層62は、前述したダイオードDIとして機能する。ダイオード層61は、例えば、MIMMetalInsulatorMetal構造、PIN構造PpolySiliconIntrinsicNpolySiliconを有するものとすることができる。電極層63は、ダイオード層62の上層に形成されている。電極層63は、電極層61と同様に、窒化チタンにより形成され得る。電極層61及び63は、以下に示す元素群g1から選択される少なくとも1種類以上の金属、もしくは、化合物g1のような元素群g1の窒化物、炭化物の何れかから形成してもよい。或いは、電極層61、63は、これらの混合体から形成してもよい。元素群g1:タングステンW、タンタルTa、シリコンSi、イリジウムIr、ルビジウムRu、金Au、白金Pt、パラジウムPd、モリブデンMo、ニッケルNi、クロムCr、コバルトCo、チタンTi化合物群g1:Ti-N、Ti-Si-N、Ta-N、Ta-Si-N、Ti-C、Ta-C、W-Nポリシリコン層64は、電極層63の上層に形成されている。可変抵抗層66がこのポリシリコン層64の上層に形成され、更にこの可変抵抗層66の上層に可変抵抗層67が形成されている。可変抵抗層66は遷移金属酸化物により形成される。遷移金属は、例えばハフニウムHf、マンガンMn、ジルコニウムZrなどである。ここでは、一例としてハフニウムを選択した例を図示して説明するが、他の遷移金属が用いられた場合にも同様の効果が期待できることは、下記の説明から明らかである。可変抵抗層66は、酸化ハフニウムHfOxにより、膜厚50A程度に形成され得る。可変抵抗層67は無くても良いが、形成する場合には、酸化チタンTiOxにより、膜厚8A程度に形成され得る。可変抵抗層66及び67は、一体として図1の可変抵抗素子VRとして機能する。可変抵抗層67の上層には、電極層68が形成される。電極層68は、電極層61及び63と同一の材料により形成され得る。次に、図6を参照して、第1の実施の形態のメモリ層60の構造を説明する。この第1の実施の形態のメモリ層60は、ポリシリコン層64と可変抵抗層66との間に、ブロック層65を備えている点で、図5の比較例と異なっている。その他は比較例の構成と同一である。図6において、図5と同一の構成要素については同一の符号を付している。このバリア層65は、ポリシリコン層64中のシリコンSiが、可変抵抗層66中のハフニウムHfと結合してハフニウムシリサイドHfSiが形成されることを防止するために設けられている。ブロック層65は、一例として、窒化シリコンSiN、酸化窒化シリコンSiON、又は酸化シリコンSiO2等を材料として、1nm程度の膜厚を有するように形成され得る。図5の比較例では、ブロック層65が無いために、ポリシリコン層64中のシリコンSiが、可変抵抗層66中のハフニウムHfと結合し、これによりポリシリコン層64と可変抵抗層66との界面付近に、ハフニウムシリサイドHfSiの層が形成される。図7は、この図5の比較例における組成物の変化深さ方向を示している。可変抵抗層66のHfOx膜を成膜する場合、スパッタリングによりハフニウムHfを成膜した後にラジカル酸化によりハフニウムを酸化させる工程を用いるのが好ましい。この成膜方法によれば、図7に示すように、深さ方向に酸素の濃度勾配ができる。このような濃度勾配を与えることにより、可変抵抗膜66において抵抗変化が引き起こされる動作マージンを拡大させることができる。しかし、スパッタリング及びラジカル酸化によって可変抵抗層66のHf02膜を成膜する場合、次のような問題が生じる。すなわち、図7に示すように、ポリシリコン層64と可変抵抗層66との界面付近から離れた可変抵抗層66では、酸化ハフニウムHfOxが形成されているが、界面に近い領域ではHfSiOが形成され、更に界面に近い領域では、ハフニウムシリサイドHfSiが形成される。ハフニウムシリサイドが多く形成されると、可変抵抗層66の特性が変化し、所望のスイッチング特性が得られなくなるおそれがある。また、ポリシリコン層64と可変抵抗層66との界面にハフニウムシリサイドHfSiが形成されると、フォーミング動作に必要なフォーミング電圧が各メモリセルで大きくばらつく。図8は、Hfのスパッタリング及びラジカル酸化により可変抵抗層66を形成した場合におけるフォーミング電圧Vformと、その際のフォーミング動作が完了するメモリセルの割合との関係を示したグラフである。図8から明らかなように、Hfのスパッタリング及びラジカル酸化により可変抵抗層66を形成した場合には、低いフォーミング電圧によりフォーミングが可能になってはいる。しかし、その一方で、ハフニウムシリサイドの影響で、高いフォーミング電圧でもフォーミングが完了しないメモリセルの数が多くなり、メモリセル間でバラツキが大きくなるという問題も生じている。フォーミング電圧のばらつきは、メモリセルアレイのフォーミング動作を行う上で問題となる。そこで、本実施の形態では、図6のように、ポリシリコン層64と可変抵抗層66との間にブロック層65を形成し、ハフニウムシリサイドの形成を抑制している。これにより、低いフォーミング電圧でフォーミングが可能になるとともに、メモリセル間の特性のバラつきも小さくすることができる。図9は、X線光電子分光装置XPSを用いて、図5、図6のメモリ層の分光特性を計測した結果を示している。図9右側の拡大図に示すように、図5のメモリ層では、ハフニウムシリサイドの結合エネルギーに相当する14eV付近にピークが観測されるが、図6のメモリ層ではピークが観測されない。これは、ハフニウムシリサイドが形成されていないことを示している。図10は、図5のようにブロック層65の無いメモリ層と、図6のようにブロック層65を形成したメモリ層との間のフォーミング動作に関する特性の違いを示すグラフである。図10から明らかなように、ブロック層65がある場合図6は、無い場合図5に比べ、より低いフォーミング電圧によりフォーミング動作を完了することができる。図11は、図5のようにブロック層65の無いメモリ層と、図6のようにブロック層65を形成したメモリ層との間のリセット動作メモリセルを高抵抗状態から低抵抗状態に切り替える動作に関する特性の違いを示すグラフである。図11から明らかなように、ブロック層65がある場合図6は、無い場合図5に比べ、より低いリセット電圧によりリセット動作を完了することができる。図12及び図13を参照して、ブロック層65の別の効果を説明する。ブロック層65が形成されることにより、ポリシリコン層64に、いわゆるバーズビークが形成されることを防止することができ、これによりメモリ層60の特性のバラつきを抑制することができる。すなわち、メモリ層60をマトリクス状にエッチングすると、エッチング後のトレンチには層間絶縁膜が埋め込まれる。この層間絶縁膜の影響により、ダイオード層62、電極層63、ポリシリコン層64の側壁に酸化膜69が形成される。この場合、ブロック層65が無いと、ポリシリコン層64では、その側面だけでなく、上面可変抵抗層66との界面にも酸化膜69Bバーズビークが形成される。このようなバーズビークの形成は、可変抵抗素子VRの特性のバラつきを大きくするので好ましくない。これに対し、図6のようにブロック層65を備えたメモリ層の場合、このようなバーズビークは形成されない。したがって、可変抵抗素子VRの特性のバラつきを抑制することができる。次に、図14を参照して、このブロック層65の更に別の効果を説明する。ブロック層65を設けることで、可変抵抗層66の酸化ハフニウムの電位障壁が低下させ、これにより動作電圧を低減させることができる。すなわち、図14に示すように、シリコン窒化膜等で形成されたブロック層65が無い場合には、酸化ハフニウムの電位障壁が大きく、トンネル電流は流れにくい。このため、フォーミング動作、セット動作、リセット動作ともに高電圧の印加が必要であり、このため消費電力が高止まりするという問題がある。一方、シリコン窒化膜等で形成されたブロック層65がある場合、酸化ハフニウムの電位障壁が低下し、可変抵抗層66とポリシリコン層64との間には、ブロック層65のシリコン窒化膜の電位障壁のみが残る。ブロック層65はその膜厚は1nm程度と非常に薄いため、トンネル電流を容易に流す。このため、フォーミング動作、セット動作、リセット動作における印加電圧を低減させることができ、消費電力を低減させることができる。以上説明したように、本実施の形態によれば、ポリシリコン層64と可変抵抗層66との間にブロック層65を形成することにより、メモリセル間の特性のバラつきを抑制することができる。また、動作電圧を低減させ、これにより消費電力を低減することができる。第2の実施の形態次に、第2の実施の形態に係る半導体記憶装置を図15を参照して説明する。この実施の形態の半導体記憶装置は、図4のように、ワード線WLとビット線BLとが交互に積層され、その間にメモリセルアレイが形成される構造を有する。すなわち、積層方向で隣接する2つのメモリセルアレイは、ビット線BL又はワード線を共有する。図15は、複数層に亘るメモリセルアレイのうち、2つのメモリセルアレイL0、L1と、それらのメモリセルアレイに接続されるビット線BL、ワード線WLを示している。メモリセルアレイL0、L1は、ビット線BLを共有している。メモリセルアレイL0、L1はそれぞれダイオード層61を含む。メモリセルアレイL0、L1に含まれるダイオード層61は、いずれもワード線BLからビットBLに向かう方向を順方向として形成されている。換言すれば、下層のメモリセルアレイL0では、ダイオード層61は、下層側ワード線側から順にp型半導体層61a、i型半導体層61b、n型半導体層61cを備えている。逆に、上層のメモリセルアレイL1では、ダイオード層61は、上層側ワード線側から順にp型半導体層61a、i型半導体層61b、n型半導体層61cを備えている。また、下層のメモリセルアレイL0では、ダイオード層61の上層において、ポリシリコン層64、ブロック層65可変抵抗層66、及び可変抵抗層67が下から順に形成されている。逆に、上層のメモリセルアレイL1では、ダイオード層61の上層において、ポリシリコン層64、ブロック層65可変抵抗層66、及び可変抵抗層67が上から順に形成されている。各層のメモリセルアレイの特性を揃えるために、各メモリセルアレイ毎に積層の順序が変えられることがある。下層のメモリセルアレイL0では、ポリシリコン層64の上に、ALD法、及びラジカル窒化を用いることで窒化シリコンのブロック膜654を形成することが可能である。一方、上層のメモリセルアレイL1では、酸化ハフニウムHfOxからなる可変抵抗膜66の上層にSiNのブロック膜65が形成される。この場合、上記のALD法及びラジカル窒化を用いる代りに、ALD法により薄いSiO2膜を最初に形成し、その上にプラズマ窒化により窒化シリコン又は酸化窒化シリコンを形成することによりブロック膜65を形成するのが好ましい。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"