"粗い制御および微細な制御を有する適応型信号等化のための回路を含む装置であって、可変の信号ゲインに従い、差動出力信号を提供することにより、少なくとも1つの制御された供給電流と差動入力信号とに応答する差動増幅器回路と、前記差動増幅器回路に結合され、かつ前記少なくとも1つの制御された供給電流を提供することにより少なくとも第1の制御信号に応答する電流源回路と、前記差動増幅器回路に結合され、かつ前記可変の信号ゲインを確立することにより少なくとも第2の制御信号に応答する可変のインピーダンスと、を含む装置。前記差動増幅器回路が、前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号のそれぞれの位相を提供するように結合された第1および第2のトランジスタを含む、請求項1に記載の装置。前記電流源回路が、前記少なくとも第1の制御信号に従い前記少なくとも1つの制御された供給電流のそれぞれの部分を提供するように結合された第1および第2の電流源回路を含む、請求項1に記載の装置。前記可変のインピーダンスが、相互に結合された、調整可能なインピーダンスと固定のインピーダンスとを含む、請求項1に記載の装置。前記調整可能なインピーダンスおよび固定のインピーダンスが相互に並列に結合される、請求項4に記載の装置。前記調整可能なインピーダンスが、相互に結合された、キャパシタンスと少なくとも1つのトランジスタとを含む、請求項4に記載の装置。前記キャパシタンスおよび少なくとも1つのトランジスタが相互に直列に接続される、請求項6に記載の装置。前記固定のインピーダンスが抵抗を含む、請求項4に記載の装置。粗い制御および微細な制御を有する適応型信号等化のための回路を含む装置であって、固定された信号ゲインに従い、差動出力信号の第1の部分を提供することにより、少なくとも第1の制御された供給電流と差動入力信号とに応答する第1の差動増幅器回路と、前記第1の差動増幅器回路に結合され、かつ前記少なくとも第1の制御された供給電流を提供することにより少なくとも第1の制御信号に応答する第1の電流源回路と、前記第1の差動増幅器回路に結合され、かつ可変の信号ゲインに従い、前記差動出力信号の第2の部分を提供することにより、少なくとも第2の制御された供給電流および前記差動入力信号に応答する第2の差動増幅器回路と、前記第2の差動増幅器回路に結合され、かつ前記少なくとも第2の制御された供給電流を提供することにより少なくとも第2の制御信号に応答する第2の電流源回路と、前記第2の差動増幅器回路に結合され、かつ前記可変の信号ゲインを確立することにより少なくとも第3の制御信号に応答する可変インピーダンスと、を含む装置。前記第1および第2の制御信号が、実質的に相互に排他的な信号アサート状態を含む、請求項9に記載の装置。前記第1の差動増幅器回路が、前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号の前記第1の部分のそれぞれの位相を提供するように結合された第1および第2のトランジスタと、前記第1および第2のトランジスタ間に結合された固定のインピーダンスと、を含む、請求項9に記載の装置。前記固定のインピーダンスが抵抗を含む、請求項11に記載の装置。前記第1の電流源回路が、前記少なくとも第1の制御信号に従って前記少なくとも第1の制御された供給電流のそれぞれの部分を提供するように結合された第1および第2の電流源回路を含む、請求項9に記載の装置。前記第2の差動増幅器回路が、前記差動入力信号のそれぞれの位相を受け取りかつ前記差動出力信号の前記第2の部分のそれぞれの位相を提供するように結合された第1および第2のトランジスタを含む、請求項9に記載の装置。前記第2の電流源回路が、前記少なくとも第2の制御信号に従って前記少なくとも第2の制御された供給電流のそれぞれの部分を提供するように結合された第1および第2の電流源回路を含む、請求項9に記載の装置。前記可変のインピーダンスが、相互に結合された、調整可能なインピーダンスと固定のインピーダンスとを含む、請求項9に記載の装置。前記調整可能なインピーダンスおよび固定のインピーダンスが相互に並列に結合される、請求項16に記載の装置。前記調整可能なインピーダンスが、相互に結合された、キャパシタンスと少なくとも1つのトランジスタとを含む、請求項16に記載の装置。前記キャパシタンスおよび少なくとも1つのトランジスタが相互に直列に結合される、請求項18に記載の装置。前記固定のインピーダンスが抵抗を含む、請求項16に記載の装置。以下の詳細な説明は、添付の図面を参照して例示の実施例から成る。そのような説明は例証目的であって、全ての可能な実施例の範囲について限定しない。そのような実施例は、当業者がそれらを実施することが可能なように十分に詳細に説明されており、他の実施例が本発明の精神あるいは範囲から逸脱することなく、いくつかのバリエーションで実行され得ることが理解される。本開示を通して、内容と反対であるという明確な指示がない限りは、説明される個々の回路要素は数が単一もしくは複数であり得ることが理解される。例えば、回路circuitもしくは回路circuitryという用語は、単一の構成要素もしくは複数の構成要素であることができ、それらはアクティブおよび/もしくはパッシブのどちらかであり、かつ、説明される機能を提供するよう例えば、1つもしくは複数の集積回路チップとして接続あるいは互いに結合される。加えて、信号signalという用語は、1つもしくは複数の電流、1つもしくは複数の電圧、もしくはデータ信号を指し得る。図中では、類似のもしくは関連する要素は、類似のもしくは関連する文字、数字あるいは英数字の符号を有する。さらに、本発明はディスクレートな電子回路好ましくは、1つもしくは複数の集積回路チップの形態でを利用する実装の文脈で説明しているが、そのような回路のあらゆる部分の機能は、処理されるべき信号周波数もしくはデータレートに応じて、1つもしくは複数の適切にプログラムされたプロセッサを使用して代替的に実施され得る。また、図形は、様々な実施例の機能ブロック図を表す限りは、機能ブロック図は、必ずしもハードウェア回路間の分割を示すものではない。それ故、例えば、1つもしくは複数の機能ブロック例えば、プロセッサ、メモリ等は、単体のハードウェア例えば、汎用信号プロセッサ、ランダムアクセスメモリ、ハードディスクドライブ等で実施され得る。同様に、説明されるあらゆるプログラムは、スタンドアロンのプログラムとし得、動作システムにおけるサブルーチンとして組み込むことができ、インストールされたソフトウェアパッケージ等内の機能とし得る。1つもしくは複数の好ましい実施例に従ったアダプティブ信号イコライザは、1つもしくは複数の数の特徴を含む。適応等化アダプティブイコライゼーションは、別個の等化ブーストループおよび振幅制御ループを備え得る。アダプティブイコライザはまた、より高いデータレートもしくはより低いデータレートを受信するかどうかに応じた異なる等化特性を備え得る。適応等化は、さらに、所望の等化に到達する前に、分析されるべき必要なデータポイントの数を削減するよう初期のバイナリサーチを使用して提供され得、かつ、初期の等化設定例えば、ルックアップテーブルに蓄積された制御データに基づくを含み得る。等化回路構造は、粗い制御coarsecontrolを含み、かつ、等化における粗い調整および微細な調整の間の遷移を制御するための手段と共に、微細な制御を含むこともできる。等化の適応は、ディジタルブーストおよび振幅コードのインタレースの漸次近似法interlacedsuccessiveapproximationに基づく。エネルギー検出ポイントは、高データレートおよび低データレートの等化パスのために分離される。高データレートおよび低データレートに基づく適応のために、異なるフィルタ帯域幅が使用される。ブースト依存の振幅キャリブレーションは、より高いキャリブレーション範囲を提供する。電力消費および熱雑音は、従来のアナログ適応技術と比較して、等化データパスにおいて減少される。DC振幅キャリブレーションの自動利得制御AGCの利用を回避することにより、さらなる電力消費および熱雑音の減少が達成される。振幅および等化ブースト制御ループ間の相互作用と、デッドロックとが減少される。線形等化は、多数のチャンネルのための最適な等化を可能にするよう分割される。粗い等化ブーストおよび微細な等化ブーストの双方が、粗調整と微調整との間の移行時に、およびディジタルブーストコードの増加もしくは減少時に、適切なタイミングで提供される。データレート検出は、高データレート例えば、1,485Gbpsと低データレート例えば、270Mbpsとを区別するよう提供される。そのようなレート検出は、適合アルゴリズムを制御するよう使用される。高データレートパスおよび低データレートパスのための別個のフィルタ帯域幅は、クロストークを最小化して、ノイズ特性を独立して改善する。図1を参照すると、1つの実施例に従った適応信号イコライザ100は、図示されるように、実質的に相互接続および相互作用する多数の段階ステージを含む:高データレートフィルタ段階102、高レートDC回復restorationおよびスライサ段階104、高レート適応段階106、低データレートフィルタ段階112、低レートDC回復およびスライサ段階114、低レート適応段階116、信号マルチプレクサ118、レート検出段階130、および制御段階120である。以下により詳細に説明されるように、高データレート信号は、高レートフィルタ段階102、高レートDC回復およびスライサ段階104、および高レート適応段階107によって処理され、他方、低データレート信号は、低レートフィルタ段階112、低レートDC回復およびスライサ段階114、および低レート適応段階116によって処理される例えば、高レートフィルタ段階102は、より少ないイコライズ、もしくは、イコライズなしの統一の信号利得を用意する。レート検出信号131入力信号101が高データレートあるいは低データレートを有するかどうかを示すに従って、マルチプレクサ118は、イコライズされた高データ信号105もしくは低データ信号115を、イコライズされた出力信号119として提供する。高レートフィルタ段階102は、高レートの粗い制御信号125と高レートの微細制御信号127とに従って、制御可能なイコライズの量を提供する。結果として生じるイコライズされた信号103は、振幅制御信号121下記でより詳細に述べるに従って、DC回復およびスライサ段階104により、DC回復およびスライスされる。イコライズされた信号103は、低レートの粗い等化制御信号129および低レートの微細等化制御信号127下記でより詳細に述べるに従って、低レートフィルタ112によりさらにイコライズされる。結果として生じるイコライズされた信号113は、振幅制御信号121に従って、DC回復およびスライサ段階114によりDC回復される。第1のイコライズされた信号103はまた、レート検出段階130により使用されて、第1のイコライズされた信号103によって表される入力信号101が、高データレートあるいは低データレートを有するかどうかを決定する。その出力信号131は、データレート例えば、高データレートもしくは、低データレートを示す。DC回復およびスライスされた信号105、115の1つが、レート検出信号131に基づきイコライズされた出力信号119としてマルチプレクサ118により選択される。例えば、レート検出信号131が、高データレートを有する入力信号101を示す場合、高レートのイコライズされた信号105が選択される。反対に、レート検出信号131が低データレートを有する入力信号101を示す場合、低レートのイコライズされた信号115が選択される。高レート適応段階106は、イコライズされた入力信号103と、第1のDC回復およびスライサ104のDC回復およびスライスされた信号105を処理して、フィードバック信号107を制御段階120へ提供する以下により詳細に述べる。同様に、低レート適応段階116は、低レートのイコライズされた信号113と、DC回復およびスライサ段階114のDC回復およびスライスされた信号115を処理して、別のフィードバック信号117を制御段階120へ提供する以下により詳細に述べる。下記でより詳細に述べるように、制御段階120は、適合フィードバック信号107、117と、レート検出信号131とを受信しかつ処理し、振幅制御信号121、リセット信号123、およびイコライザブースト制御信号125、127、129とを提供する。図2を参照すると、高レートフィルタ段階102の例示の実施例は、4つのイコライザ回路202a、202b、202c、202dと、ディジタルアナログコンバータDAC202eとを含み、これらは、図示されるように実質的に相互に接続される。入力信号101は、各イコライザ回路202a、202b、202c、202dによって連続的にイコライズされ、第1のイコライズされた信号103を生成する。各イコライザ回路202a、202b、202c、202dは、高レートの粗い等化制御信号125のそれぞれのサブセット125a、125b、125c、125d、125eに従って制御される。この例示の実施例では、24ビットの制御信号125は、4つのそれぞれ6ビットの制御信号に分割される。微細な等化制御信号127は、DAC202eによってアナログ制御電圧Vfine203eに変換され、各イコライザ回路202a、202b、202c、202dによって実行されるイコライズを微調整する以下により詳細に述べる。好ましい実施例に従って、これらの4つのイコライザ回路202a、202b、202c、202dは、1つのステップにつき2.5dBのブーストに対応する6つの粗いステップと、32の微細ステップとを使用して、合計60dBの最大ブースト例えば、1つの回路につき15dBを提供し、これにより、0.08dBの分解能を提供する。粗いブースト制御信号125は、サーモメータコードthermometercodeを使用し、それゆえ、微細ブースト制御信号127は、全てのイコライザ回路202a、202b、202c、202d間で、変換されたアナログ制御電圧203eとして共有され得る。図3を参照すると、低レートフィルタ段階112の例示の実施例は、イコライザ回路212aとDAC212bとを含み、これらは、図示されるように実質的に相互接続される。第1のイコライズされた信号103は、イコライザ回路212aによってさらにイコライズされて、第2のイコライズされた信号113を生成する。イコライズの粗い調整は、低レートの粗い制御信号129に従い、他方、イコライズの微調整は、微細な制御信号127に基づきDAC212bにより提供されるアナログ制御電圧213bに従って実行される。このイコライザ回路212aは、7つの内部段階を含み下記でより詳細に述べる、結果的に7つの粗いステップをもたらし、それらの各々はさらに、32の微細ステップに分割される。高レートフィルタ段階102と同様に、粗いブーストは、サーモメータコードに従い、それゆえ微細ブーストラインはすべて、同じアナログ制御信号213bによって駆動され得る。従って、好ましい実施例によれば、高レートフィルタ102内のイコライズの4段階は、768の微細ステップ6×32×4=768を提供し、かつ、低レートフィルタ段階112は、224の微細ステップ7×32=224を提供し、結果として合計992の微細ステップとなる。図4を参照すると、DC回復およびスライサ段階104、114を実行するための回路の例示の実施例は、スライサ回路204a/214a、粗い制御のためのバイアス電流源204b/214b、微細な電流制御のためのバイアス電流源204c/214c例えば、電流DACとして実行される、およびルックアップテーブルLUT204d/214dとの各々1つを含み、これらはすべて、図示されるように実質的に相互接続される。上述したように、入力信号103/113は、スライサ回路204a/214aによってDC回復およびスライスされて、DC回復およびスライスされた信号105/115を提供する。出力信号105/115の振幅制御は、LUT電流制御データ205d/215dをアドレスする粗いブースト制御信号125と微細な振幅制御信号121とに従って粗いバイアス電流Icおよび微細なバイアス電流Ifを制御することにより達成される。低データレートのイコライズの間、微細な振幅制御信号121は一定に保たれる。図5を参照すると、適応段階106、116の例示の実施例は、バンドパスフィルタ206a/216a、206b/216bと、全波整流回路206c/216c、206d/216dと、信号加算回路206e/216eと、積分回路206f/216fとを含み、これらは、図示されるように実質的に相互接続される。DC回復およびスライサ段階104/114の入力信号103/113および出力信号105/115は、各々のバンドパスフィルタ206a/216a、216b/216bによってフィルタされる。下記でより詳細に述べるように、各フィルタ206a/216a、216b/216bは、多数の利用可能な帯域幅例えば2つを有し、それらの1つが帯域幅制御信号133/135に従って選択される。フィルタされた信号207a/217a、207b/217bは、整流回路206c/216c、206d/216dによって全波整流される。加算回路206e/216eは、これらの整流された信号207c/217c、207d/217dの間の差を見つけるために使用される。結果として生じる差信号207e/217eは、積分回路206f/216fによって積分されて、適応フィードバック信号107/117を提供する。図6を参照すると、代替の実施例に従って、整流信号207c/217c、207d/217dの減算および積分の順序は逆にすることができ、この例では、図示するように、整流された信号207c/217c、207d/217dが最初に積分されて、その後減算されて適応フィードバック信号107/117を提供する。図7を参照すると、好ましい実施例に従って、図1の回路が差動信号を有する差動回路として実装される。従って、適応フィードバック信号107、117は、正ポジティブの信号位相107p、117pと、負ネガティブの信号位相107n、117nとをそれぞれ含み、それらは、シングルエンドの適応フィードバック信号107/117を生成するために自動イコライズ制御AECキャパシタンス304間に印加されたとき、差動対シングルエンド変換回路302によって変換される。リセット信号123は、AECキャパシタンス304に蓄積された電荷のリセットを制御する下記でより詳細に述べる。図8を参照すると、制御段階120の例示の実施例は、マルチプレクサ220aと有限状態マシンFSM220bとを含み、これらは、図示されるように実質的に相互に接続される。入力信号101が、レート検出信号131により、高データレートを有するものとしてあるいは低データレートを有するものとして識別されるかに応じて、マルチプレクサ220aは、高レート適応フィードバック信号107もしくは低レート適応フィードバック信号117のいずれかを信号221aとして選択し、FSM220bに提供する。選択された適応フィードバック信号221aに従って、FSM220bは、振幅制御信号121、リセット信号123およびイコライザブースト制御信号125、127、129と、適応フィルタ制御信号133、135とを提供する下記でより詳細に述べる。図9を参照すると、有限状態マシン220bは、次のようなアルゴリズム400に従って動作する。初期化402に続いて、最適なイコライザブーストが、バイナリサーチ404を使用してデジタル的に選択される。当技術分野では周知のように、N個のプログラム可能なイコライザブーストの設定に対し、最適なイコライズブーストを見つけるためにlog2N個のサーチステップを要する。状態マシン202bは、バイナリサーチプロセスの各ステップのために、AECキャパシタンス304の連続的な電荷のリセットおよび積分を制御し、その後、イコライズブーストを、より高くあるいはより低く、更新する。バイナリサーチ404の完了に続き、このアルゴリズムは、適応段階106、116のフィルタ206a、216a、206b、216bのより低い帯域幅を有する振幅調整406へ移る405a。このより低い帯域幅は、振幅情報を搬送し、線形サーチが振幅ループ収束に使用され、他方で、振幅調整406が実行される。DC回復およびスライサ段階104、114の出力信号105、115の振幅が、各々のイコライズされた入力信号103、113の振幅に一致するように調整される。これは、イコライザパスのAGCアンプの必要性を有利に回避する。振幅ループの収束は、振幅コード407の方向の変化によって検出され、続いて、状態マシン220bはブースト調整408へ移行し407、適合段階106/116におけるバンドパスフィルタ206a/216a、206b/216bのより高い帯域幅が選択される。有限状態マシン220bはその後、線形イコライズブースト調整408を開始する。方向の変化、またはイコライズブーストループのタイムアウトは、状態マシン202bを振幅調整406に戻す409。代替の実施例によれば、バイナリサーチ404の完了に続いて、アルゴリズムは、代わりにまず、選択された適応段階106、116におけるフィルタ206a、216a、206b、216bのより高い帯域幅を有するブースト調整408へ移る405bようにすることもできる。収束すると、AECキャパシタンス304図7間の電圧の平均値は、バンドパスフィルタ206a/216a、206b/216bの振幅低帯域およびイコライズブースト高帯域周波数帯域の双方にとってゼロになる。状態マシン220bは、微細に離間されたイコライズブーストセッティングと隣接する振幅間で交互に切り替える407、409。図10を参照すると、高レートフィルタ102および低レートフィルタ112図2および図3のイコライザ回路202a、202b、202c、202d、212aの例示の実施例は、並列に接続されたDCアンプ502およびACアンプ504の多数の段階を含み、これらは、差動入力信号101の正の位相101p/103pと、負の位相101n/103nとを受け取り、かつ、上記したようにイコライズされた出力信号103/113の正の信号位相103p/113pと負の信号位相103n/113nとを提供する。アンプ502、504は、値Rを有する抵抗を介して電力供給VCCからバイアスされる。DCアンプ502およびACアンプ504の双方は、図示されるバイアス電流源と値14Rを有するエミッタ減衰抵抗を備える、差動結合されたNPNバイポーラ接合トランジスタを使用する。図10の回路は、7つの差動アンプステージを含み、低レートイコライザ回路212によって使用されるその7ステージを示すことに留意すべきである。高レートイコライザ回路202a、202b、202c、202dの各々に対し、6つのアンプステージが使用されて、かつエミッタ減衰抵抗は、12Rの共通の値を有する。ACアンプ504はまた、調節可能なインピーダンスZ1、Z2、Z3、Z4、Z5、Z6、Z7Z1からZ6は高レートイコライザ用であるを含み、それらは、上述の微細調整電圧203e/212bによって駆動される下記でより詳細に述べる。ACアンプ504のバイアス電流源は、粗い制御信号125/129のビットb1、b2、b3、b4、b5、b6、b7ビットb1からb6は高レートイコライザ用であるによって表されるサーモメータコードに従って制御され、他方、DCアンプ502のバイアス電流源は、そのようなビットの反転により駆動される。図11を参照すると、ACアンプ504の例示の実施例504aは、N型の金属酸化膜電界効果トランジスタN‐MOSFETN1、N2間に結合されたインピーダンス310として実装される調節可能なインピーダンスを含み、N‐MOSFETのゲート電極は、微細な制御電圧203e/212bによって駆動される。線形動作領域で動作するトランジスタN1、N2で、微細なブーストバーニアスケール制御が、段階的な線形性で提供される下記でより詳細に述べる。インピーダンス310は、例えば1つもしくは複数の追加の抵抗および1つもしくは複数のキャパシタンスの組合せのように、事実上あらゆる形態のインピーダンスとして実装され得る。好ましい実施例によれば、インピーダンス310は、キャパシタンスとして実装される。その結果、サーモメータコード化されたビットbnに基づき、イコライザ回路202a/202b/202c/202d/212a図10のゲインは、次のようになる:Zn=1/jω0.5Cnおよびn=段階の数図12を参照すると、上述したように、微細調整ビットのサーモメータのコード化は、イコライズの段段的な線形調整を提供し、これらの32個の微細ステップの各々が高レートフィルタ102の768個の粗いステップと、低レートフィルタ112の224個の粗いステップとの隣接するものの間に、0.08dBの分解能を提供する。図13および図14を参照すると、微細な制御電圧および粗い調節ビットの調整のタイミングが好ましく示されている。例えば、ACアンプ504がイネーブルされ、DCアンプ502がディスエーブルされたとき、微細なチューニング電圧の調整のみが生じるべきである。図15を参照すると、レート検出段階130の例示の実施例は、高帯域バンドパスフィルタ230aと、低帯域バンドパスフィルタ230bと、全波整流回路230c、230dと、加算回路230eと、積分回路230fとを含み、これらは、適応段階106、116図5と類似して、図15に図示されるよう実質的に相互に接続される。高バンドパスフィルタ230aは、高周波数帯域の信号エネルギーを示すフィルタされた信号231aを提供し、他方、低バンドパスフィルタ203bは、低周波数帯域のエネルギーを示すフィルタされた信号231bを提供する。これらの信号231a、231bは、整流回路230c、230dによって全波整流され、整流された信号231c、231dは加算回路230eにおいて減算されて、高周波数帯域あるいは低周波数帯域がより多くのエネルギーを含むかどうかを示す信号231eを生成する。この信号231eは、積分回路230fによって積分されて、レート検出信号131を生成する。代替の実施例によれば、それらは類似しているため、イコライザ100内の適切な信号のスイッチングおよび配線により、レート検出段階130は、フィルタ、整流回路、加算回路および積分回路を、適応段階106、116の1つもしくは双方と共有することによって実装され得る。前述の説明に基づいて、イコライザブーストの変化は、振幅制御およびキャリブレーションのために使用される低周波数帯に何らかの影響を及ぼすことが理解されるであろう。反対に、スライスされた信号105、115の振幅の変化は、高周波数ブースト適応におけるエネルギーに何らか影響を及ぼす。これは効果的に、2つの相互作用ループをもたらし、そのループは、潜在的に分岐し得、イコライズ適応をロックあるいは収束されないようにさせ得る。しかしながら、これは有限状態マシン220bの動作によって回避され、有限状態マシン220bは、インタレースされた振幅およびイコライズブーストループ適応を使用し、振幅キャリブレーションループをディスエーブルすることを可能にする。振幅キャリブレーションの初期の飽和は、所定の範囲を超える振幅キャリブレーションループをフリーズするよう実施され得る。さらに、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、周波数において異なりかつ分離される。さらにまた、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、周波数において異なり、かつ分離される。さらにまた、振幅およびイコライズブーストループからのプログラム可能なタイムアウトは、所定の時間間隔で2つのループ間の切り替えがない場合に使用される。これはこれらのループが次善の解決に停滞しないことも保証する。上述の実施例は、低電力アダプティブケーブル等化用の集積回路として、ナショナルセミコンダクターコーポレーションにより実装されるために設計されている。2つのそのような実装のための予備データシートの写しが、付属書AおよびBの形態で、本開示の一部として含まれるかつ、ここに参照として組み込まれる。"