"第1のシリアル通信インターフェイスと、該第1のシリアル通信インターフェイスとパラレル通信インターフェイスの仕様が同等の第2のシリアル通信インターフェイスと、前記第1のシリアル通信インターフェイス及び前記第2のシリアル通信インターフェイスを制御するためのコントローラとを備えたインターフェイス装置であって、前記第1のシリアル通信インターフェイス及び前記第2のシリアル通信インターフェイスが設けられたブリッジ部を備え、該ブリッジ部は、1つの前記パラレル通信インターフェイスを介して、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと、前記コントローラとの接続を選択的に切り替えることを特徴とするインターフェイス装置。請求項1に記載のインターフェイス装置において、前記コントローラは、前記第1のシリアル通信インターフェイスを制御する第1のコントローラと、前記第2のシリアル通信インターフェイスを制御する第2のコントローラと、前記第1のコントローラまたは前記第2のコントローラを前記パラレル通信インターフェイスに接続させる接続制御部とを備えたことを特徴とするインターフェイス装置。請求項2に記載のインターフェイス装置において、前記接続制御部は、前記第1のコントローラまたは前記第2のコントローラからの指示に従って、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えるための切替信号を出力し、前記ブリッジ部は、前記接続制御部から出力された切替信号に基づいて、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えることを特徴とするインターフェイス装置。請求項1~3のいずれか1項に記載のインターフェイス装置において、前記ブリッジ部は、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスのシリアル信号と前記パラレル通信インターフェイスのパラレル信号とを相互に変換する変換部を備えたことを特徴とするインターフェイス装置。請求項1~4のいずれか1項に記載のインターフェイス装置において、前記第1のシリアル通信インターフェイスは、PCI-Express方式のインターフェイスであり、前記第2のシリアル通信インターフェイスは、USB3.0方式のインターフェイスであり、前記パラレル通信インターフェイスは、PIPEインターフェイスであることを特徴とするインターフェイス装置。請求項1~5のいずれか1項に記載のインターフェイス装置が実装された配線基板。請求項1~5のいずれか1項に記載のインターフェイス装置を備えた情報処理装置。ここで、上述のPCIeとUSB3.0は、データ転送を高速に行うため、PIPEインターフェイスのデータ転送タイミングの仕様にも厳しい制約が設けられている。従って、これら2つのシリアル通信インターフェイスをPCなどの情報処理装置に実装しようとした場合、PCIe、USB3.0それぞれについて1系統ずつ合計2系統のPIPEインターフェイスを設ける必要があり、端子数が増加し、さらに、2系統とも仕様上の制約を受けるため、基板面積が大きくなってしまうという問題がある。図4に、PCIeインターフェイス及びUSB3.0インターフェイスを搭載したときの従来のインターフェイス装置の構成を示す。図4に示すように、USB3.0についても、PCIeと同様、USB3.0コントローラ101a′、PIPEI/Fブリッジ102′、PIPEPHYブリッジ103′、PS変換部103a′、FIFO103b′、ブリッジ制御部103c′、USB3.0PHYI/F104′、及びPIPEI/F105′を備える。このように、PCIeとUSB3.0の両方を実装する場合、それぞれについてPIPEインターフェイスを設けていたため、端子数を増加させ、基板面積を増大させてしまっていた。これに対して、規格上、PCIeの特性インピーダンス差動インピーダンスともいうは、製造上の誤差を含めて100Ω±10と規定され、USB3.0の差動インピーダンスについてもこれと同等の90Ω±7Ωと規定されている。また、動作電圧などの電気的特性についても、PCIeとUSB3.0では同等の電気的特性が規定されている。そして、MAC層とPHY層を接続するPIPEインターフェイスの仕様についてもPCIeとUSB3.0では同等である。従って、PCIeとUSB3.0を実装する場合には、1つのPIPEインターフェイスを共用化することができ、これにより基板面積を小さくすることができると考えられる。また、PCIeとUSB3.0のいずれか一方を製品に搭載することを想定した場合に、一旦PCIeのPIPEインターフェイスの配線を行ってしまうと、当然ながらUSB3.0は使用することはできない。このため、後から設計変更が発生し、USB3.0に変更する場合には、PIPEインターフェイスの配線をやり直すことになる。このような場合に対しても、PCIeとUSB3.0とでPIPEインターフェイスを共用化していずれか一方のシリアル通信インターフェイスを選択できるようにすれば、後からの設計変更に対して柔軟に対応することができると考えられる。しかしながら、これまでの従来技術において、PCIeとUSB3.0とでPIPEインターフェイスを共用化するという技術思想は提案されていないため、上記のような問題を解決することはできない。また、前述の特許文献1に記載の技術は、PCIeのコネクタとUSB2.0のコネクタとを共用化しているに過ぎず、PCIeとUSB3.0とにおけるPIPEインターフェイスの共用化に言及したものではない。本発明は、上述のごとき実情に鑑みてなされたもので、PCIeやUSB3.0などの規格の異なる2つのシリアル通信インターフェイスを実装する際に、設計変更等に対して柔軟な対応を可能とし、基板面積を小さくすることができるインターフェイス装置、該装置が実装された配線基板、及び情報処理装置を提供すること、を目的とする。上記課題を解決するために、本発明の第1の技術手段は、第1のシリアル通信インターフェイスと、該第1のシリアル通信インターフェイスとパラレル通信インターフェイスの仕様が同等の第2のシリアル通信インターフェイスと、前記第1のシリアル通信インターフェイス及び前記第2のシリアル通信インターフェイスを制御するためのコントローラとを備えたインターフェイス装置であって、前記第1のシリアル通信インターフェイス及び前記第2のシリアル通信インターフェイスが設けられたブリッジ部を備え、該ブリッジ部は、1つの前記パラレル通信インターフェイスを介して、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと、前記コントローラとの接続を選択的に切り替えることを特徴としたものである。第2の技術手段は、第1の技術手段において、前記コントローラは、前記第1のシリアル通信インターフェイスを制御する第1のコントローラと、前記第2のシリアル通信インターフェイスを制御する第2のコントローラと、前記第1のコントローラまたは前記第2のコントローラを前記パラレル通信インターフェイスに接続させる接続制御部とを備えたことを特徴としたものである。第3の技術手段は、第2の技術手段において、第2の技術手段において、前記接続制御部は、前記第1のコントローラまたは前記第2のコントローラからの指示に従って、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えるための切替信号を出力し、前記ブリッジ部は、前記接続制御部から出力された切替信号に基づいて、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスと前記パラレル通信インターフェイスとの接続を切り替えることを特徴としたものである。第4の技術手段は、第1~第3のいずれか1の技術手段において、前記ブリッジ部は、前記第1のシリアル通信インターフェイスまたは前記第2のシリアル通信インターフェイスのシリアル信号と前記パラレル通信インターフェイスのパラレル信号とを相互に変換する変換部を備えたことを特徴としたものである。第5の技術手段は、第1~第4のいずれか1の技術手段において、前記第1のシリアル通信インターフェイスは、PCI-Express方式のインターフェイスであり、前記第2のシリアル通信インターフェイスは、USB3.0方式のインターフェイスであり、前記パラレル通信インターフェイスは、PIPEインターフェイスであることを特徴としたものである。第6の技術手段は、第1~第5のいずれか1の技術手段におけるインターフェイス装置が実装された配線基板である。第7の技術手段は、第1~第5のいずれか1の技術手段におけるインターフェイス装置を備えた情報処理装置である。本発明によれば、PCIeやUSB3.0などの規格の異なる2つのシリアル通信インターフェイスを実装する際に、PCIeとUSB3.0とでPIPEインターフェイスを共用化すると共に、PCIeとUSB3.0とを選択的に切り替えるブリッジ部を設けたことにより、設計変更等に対して柔軟な対応を可能とし、端子数を低減させ、基板面積を小さくすることができる。以下、添付図面を参照しながら、本発明のインターフェイス装置、該装置が実装された配線基板、及び情報処理装置に係る好適な実施の形態について説明する。図1は、本発明によるインターフェイス装置を備えた情報処理装置の構成例を示すブロック図である。この情報処理装置は、一般的なPCなどであって、インターフェイス装置1、CPU5、メモリ6、PCIeデバイス7、及びUSB3.0デバイス8を備えて構成される。インターフェイス装置1は、システムコントローラ2、PIPEインターフェイスブリッジPIPEI/Fブリッジ3、及びPIPEインターフェイスPIPEI/F4で構成される。PIPEI/Fブリッジ3は、PIPEPHYブリッジ31、PCIePHYインターフェイスPCIePHYI/F32、USB3.0PHYインターフェイスUSB3.0PHYI/F33を備える。PCIePHYI/F32にはPCIeデバイス7が接続され、USB3.0PHYI/F33にはUSB3.0デバイス8が接続される。なお、このPHYは、物理層を意味する。システムコントローラ2は、本発明のコントローラに相当し、PCIePHYI/F32を制御する本発明の第1のコントローラに相当するPCIeコントローラ21と、USB3.0PHYI/F33を制御する本発明の第2のコントローラに相当するUSB3.0コントローラ22とを備える。このシステムコントローラ2にはCPU5及びメモリ6が接続されている。本実施形態では、PIPEI/Fブリッジ3とシステムコントローラ2とが1つのPIPEI/F4を介して接続され、PIPEI/F4は、本発明のパラレル通信インターフェイスに相当し、PCIeコントーラ21とUSB3.0コントローラ22とで共用化されている。つまり、これらPCIeコントーラ21、USB3.0コントローラ22は、アービトレーションバス調停を行いながら、1つのPIPEI/F4を時分割で使用するように構成される。PCIePHYI/F32は、本発明の第1のシリアル通信インターフェイスに相当する。USB3.0PHYI/F33は、本発明の第2のシリアル通信インターフェイスに相当し、PCIePHYI/F32とPIPEインターフェイスの仕様が同等である。なお、PCIePHYI/F32とPIPEインターフェイスの仕様が同等であれば、USB3.0以外のシリアル通信I/Fを適用してもよい。PIPEI/Fブリッジ3は、本発明のブリッジ部に相当し、1つのPIPEI/F4を介して、PCIePHYI/F32またはUSB3.0PHYI/F33と、システムコントローラ2との接続を選択的に切り替える。すなわち、1つのPIPEI/F4を時分割で共用するように構成される。なお、本実施形態では、2つのシリアル通信インターフェイスを備える構成について示しているが、シリアル通信インターフェイスを3つ以上備える構成としてもよい。図2は、図1に示すインターフェイス装置1の詳細構成例を示すブロック図である。システムコントローラ2は、PCIePHYI/F32を制御するためのPCIeコントローラ21と、USB3.0PHYI/F33を制御するためのUSB3.0コントローラ22と、PCIeコントローラ21またはUSB3.0コントローラ22をPIPEI/F4に接続させるPIPE制御部23とを備える。PIPE制御部23は、本発明の接続制御部に相当し、PIPEI/F4と接続されると共に、PCIeコントローラ21と内部PIPEI/F24を介して接続され、さらに、USB3.0コントローラ22と内部PIPEI/F25を介して接続される。PIPE制御部23は、PIPEI/F4に対して、PCIeコントローラ21またはUSB3.0コントローラ22のいずれかを選択的に接続させる。具体的には、PCIeコントローラ21、USB3.0コントローラ22からのPIPEバス使用要求に基づいて、バス調停を行うため、PCIeコントローラ21との間でバス使用要求信号REQ1とバス使用許可信号ACK1を送受信し、USB3.0コントローラ22との間でバス使用要求信号REQ2とバス使用許可信号ACK2を送受信する。PIPEI/Fブリッジ3は、PIPEPHYブリッジ31を備え、PIPEPHYブリッジ31は、PCIePHYI/F32またはUSB3.0PHYI/F33のシリアル信号とPIPEI/F4のパラレル信号とを相互に変換するPS変換部31aと、PS変換部31aとブリッジ制御部31cとの間でデータを効率良く転送できるようにバッファリングするためのFIFO31bと、PCIePHYI/F32またはUSB3.0PHYI/F33をPIPEI/F4にブリッジ接続させるブリッジ制御部31cと、ブリッジ制御部31cとPCIePHYI/F32との間でデータを効率良く転送できるようにバッファリングするためのFIFO31d,31eと、ブリッジ制御部31cとUSB3.0PHYI/F33との間でデータを効率良く転送できるようにバッファリングするためのFIFO31f,31gとを備える。ブリッジ制御部31cは、PCIePHYI/F32へ差動信号TXを送信し、PCIePHYI/F32から差動信号RXを受信する。同様に、ブリッジ制御部31cは、USB3.0PHYI/F33へ差動信号TXを送信し、USB3.0PHYI/F33から差動信号RXを受信する。これらPCIePHYI/F32及びUSB3.0PHYI/F33は、PIPEインターフェイスの仕様が同等であるため、1つのPIPEI/F4を共用化することができる。PCIe及びUSB3.0では、所謂プラグアンドプレイ機能がサポートされているため、対応デバイスが接続されると、これを自動的に認識することができる。本例の場合、PIPEI/Fブリッジ3のPCIePHYI/F32及びUSB3.0PHYI/F33がスロットになっており、それぞれのスロットにPCIeデバイス7、USB3.0デバイス8が装着されると、ブリッジ制御部31cがこれを自動的に認識し、デバイスの接続があったことを示す接続信号をシステムコントローラ2のPIPE制御部23に送信する。デバイスの接続が解除された場合についても同様であるが、ブリッジ制御部31cがデバイスの接続解除を自動認識し、その旨を示す解除信号をシステムコントローラ2のPIPE制御部23に送信する。上記のようにして、システムコントローラ2では、PCIePHYI/F32、USB3.0PHYI/F33それぞれに対して、対応デバイスが接続されているか否かの接続状態を認識することができる。ここで、PIPE制御部23は、PCIeコントーラ21またはUSB3.0コントローラ22からの指示に従って、PCIePHYI/F32またはUSB3.0PHYI/F33とPIPEI/F4との接続を切り替えるための切替信号図中、モード切替信号に相当を出力する。そして、ブリッジ制御部31cは、PIPE制御部23から出力されたモード切替信号に基づいて、PCIePHYI/F32またはUSB3.0PHYI/F33とPIPEI/F4との接続を切り替える。このモード切替信号は、PIPEI/F4を介して送受信される信号データがPCIeの信号かUSB3.0の信号かを識別するための信号であり、例えば、PIPEI/F4を介して送受信される信号データがPCIeであればHigh、USB3.0であればLowを出力する。具体的には、PCIeデバイス7あるいはUSB3.0デバイス8にデータを送信する場合、ユーザの操作等によりデータの送信先となるデバイスPCIeデバイス7あるいはUSB3.0デバイス8を指定する。また、PCIeデバイス7あるいはUSB3.0デバイス8からデータを受信する場合、同様に、ユーザの操作等によりデータの送信元となるデバイスPCIeデバイス7あるいはUSB3.0デバイス8を指定する。そして、上記で指定されたデバイスのシリアル通信I/Fに対応するコントローラPCIeコントローラ21またはUSB3.0コントローラ22が、PIPE制御部23にバス使用要求信号REQを送信し、これに対してPIPE制御部23がバス使用許可信号ACKを返信する。これにより、PCIeコントローラ21またはUSB3.0コントローラ22と、PIPE制御部23との接続が確立される。そして、PIPE制御部23は、PCIeコントローラ21またはUSB3.0コントローラ22からの指示に従って、PCIePHYI/F32またはUSB3.0PHYI/F33とPIPEI/F4との接続を切り替えるためのモード切替信号をブリッジ制御部31cに出力する。例えば、PCIeデバイス7へデータを送信する場合、PCIeコントローラ21がPIPE制御部23との接続を確立させた後、PCIeコントローラ21からの指示に従って、PIPE制御部23がPCIeへ切り替えるモード切替信号としてHighをブリッジ制御部31cに出力する。ブリッジ制御部31cでは、このモード切替信号Highを受信し、受信したモード切替信号Highに応じて、PCIePHYI/F32との接続に切り替え、PCIeコントローラ21とPCIePHYI/F32との接続経路を確立する。これにより、PCIePHYI/F32に装着されたPCIeデバイス7にPIPEI/F4を介してデータを送信することができる。また、USB3.0デバイス8へデータを送信する場合、USB3.0コントローラ22がPIPE制御部23との接続を確立させた後、USB3.0コントローラ22からの指示に従って、PIPE制御部23がUSB3.0へ切り替えるモード切替信号としてLowをブリッジ制御部31cに出力する。ブリッジ制御部31cでは、このモード切替信号Lowを受信し、受信したモード切替信号Lowに応じて、USB3.0PHYI/F33との接続に切り替え、USB3.0コントローラ22とUSB3.0PHYI/F33との接続経路を確立する。これにより、USB3.0PHYI/F33に装着されたUSB3.0デバイス8にPIPEI/F4を介してデータを送信することができる。PCIeデバイス7あるいはUSB3.0デバイス8からデータを受信する場合も基本的に同様であるが、例えば、PCIeデバイス7からデータを受信する場合、PCIeコントローラ21がPIPE制御部23との接続を確立させた後、PCIeコントローラ21からの指示に従って、PIPE制御部23がPCIeへ切り替えるモード切替信号としてHighをブリッジ制御部31cに出力する。ブリッジ制御部31cでは、このモード切替信号Highを受信し、受信したモード切替信号Highに応じて、PCIePHYI/F32との接続に切り替え、PCIeコントローラ21とPCIePHYI/F32との接続経路を確立する。これにより、PCIePHYI/F32に装着されたPCIeデバイス7からPIPEI/F4を介してデータを受信することができる。また、USB3.0デバイス8からデータを受信する場合、PCIeコントローラ21がPIPE制御部23との接続を確立させた後、USB3.0コントローラ22からの指示に従って、PIPE制御部23がUSB3.0へ切り替えるモード切替信号としてLowをブリッジ制御部31cに出力する。ブリッジ制御部31cでは、このモード切替信号Lowを受信し、受信したモード切替信号Lowに応じて、USB3.0PHYI/F33との接続に切り替え、USB3.0コントローラ22とUSB3.0PHYI/F33との接続経路を確立する。これにより、USB3.0PHYI/F33に装着されたUSB3.0デバイス8からPIPEI/F4を介してデータを受信することができる。前述したように、システムコントローラ2は、ユーザによる操作に従って、モード切替信号をPIPEPHYブリッジ31に出力し、ブリッジ制御部31cの経路を切り替えることができる。システムコントローラ2は、図1の情報処理装置側のCPU5と接続されているため、ユーザが操作部図示せずからデバイスを指定した際に、CPU5がこれを検知し、CPU5がシステムコントローラ2を制御する。例えば、ユーザによってPCIeデバイス8が指定された場合には、CPU5は、PCIeデバイス8に対応するモード切替信号を出力するようにシステムコントローラ2に指示する。以上、インターフェイス装置1、インターフェイス装置1を備えた情報処理装置の実施の形態について説明してきたが、インターフェイス装置1は配線基板上に実装することができるため、本発明は、インターフェイス装置1が実装された配線基板の形態としてもよい。具体的には、インターフェイス装置1を構成するシステムコントローラ2及びPIPEI/Fブリッジ3が実装された配線基板の形態とすることができる。このように、本発明によれば、PCIeI/FとUSB3.0I/Fとでは、PIPEインターフェイスの仕様が同等であるため、1つのPIPEインターフェイスを共用することができる。これにより、システムコントローラの端子数を略半分に削減することができ、基板面積を小さくすることが可能となる。また、PCIeI/Fの経路とUSB3.0I/Fの経路を選択的に切り替えるためのブリッジを設けたため、設計変更等に対して柔軟に対応することが可能となる。"