"第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備えた記憶素子。前記抵抗変化層はフッ化マグネシウムMgF2,フッ化アルミニウムAlF3,フッ化カルシウムおよびフッ化リチウムのうちの少なくとも1種類を含む請求項1に記載の記憶素子。前記抵抗変化層は酸素を含有している請求項1に記載の記憶素子。第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、第1電極側の抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備え、前記第1電極は、フッ素FまたはリンPを含む記憶素子。前記抵抗変化層も、フッ素またはリンを含む請求項4に記載の記憶素子。前記第1電極と前記抵抗変化層との間に、前記第1電極に接する酸フッ化膜またはリン酸化膜を有する請求項4に記載の記憶素子。前記イオン源層は、銅Cu,アルミニウムAl,ゲルマニウムGeおよび亜鉛Znのうちの少なくとも1種類の金属元素を含むと共に、酸素O,テルルTe,硫黄SおよびセレンSeのうちの少なくとも1種類を含む請求項1または4に記載の記憶素子。前記イオン源層は、チタンTi,ジルコニウムZr,ハフニウムHf,バナジウムV,ニオブNb,タンタルTa,クロムCr,モリブデンMoおよびタングステンWからなる遷移金属の群のうちの少なくとも1種類を含む請求項7に記載の記憶素子。前記イオン源層は、中間層および前記第2電極と前記中間層との間に設けられたイオン供給層を有し、前記イオン供給層は、銅,アルミニウム,ゲルマニウムおよび亜鉛のうちの少なくとも1種類の金属元素と、酸素,テルル,硫黄およびセレンのうちの少なくとも1種類と、チタン,ジルコニウム,ハフニウム,バナジウム,ニオブ,タンタル,クロム,モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも1種類とを含み、前記中間層は、前記イオン供給層に含まれる前記金属元素のうちの少なくとも1種類と、酸素,テルル,硫黄およびセレンのうちの少なくとも1種類とを含む請求項1または4に記載の記憶素子。前記中間層における前記酸素,テルル,硫黄およびセレンの含有量に対する前記金属元素の比は、前記イオン供給層における前記酸素,テルル,硫黄およびセレンの含有量に対する前記金属元素の比よりも小さい請求項9に記載の記憶素子。前記第1電極および前記第2電極への電圧印加によって前記イオン源層に含まれる金属元素が移動し、前記抵抗変化層の抵抗状態が変化して情報を記憶する請求項1乃至10にうちいずれか1項に記載の記憶素子。フッ素FまたはリンPを含有させて第1電極を形成する工程と、前記第1電極上に抵抗変化層およびイオン源層をこの順に設けて、記憶層を形成する工程と前記記憶層上に第2電極を形成する工程とを含む記憶素子の製造方法。前記第1電極にフッ素またはリンを含有させた後、前記第1電極と前記抵抗変化層との間に、前記第1電極に接する酸フッ化膜またはリン酸化膜を形成する請求項12に記載の記憶素子の製造方法。第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備えた記憶装置。第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、第1電極側の抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備え、前記第1電極は、フッ素FまたはリンPを含む記憶装置。しかしながら、特許文献1に記載された抵抗変化型メモリでは、伝導パスの形成時、および伝導パスの消滅時にイオンが移動する以外の部分にも大きな電圧がかかり、ガドリニウムの酸化膜からなる高抵抗層に劣化が生じていた。この高抵抗層の劣化は、メモリ特性にも影響を与える。抵抗変化型メモリにおける所謂、絶縁耐圧の問題である。本技術はかかる問題点に鑑みてなされたもので、その目的は、記憶層の劣化に伴うメモリ特性の低下を抑えた記憶素子およびその製造方法、並びに記憶装置を提供することにある。本技術の第1の記憶素子は、第1電極、記憶層および第2電極をこの順に有し、記憶層は、フッ化物を含む抵抗変化層と、抵抗変化層と第2電極との間に設けられたイオン源層とを備えたものである。本技術の第2の記憶素子は、第1電極、記憶層および第2電極をこの順に有し、記憶層は、第1電極側の抵抗変化層と、抵抗変化層と第2電極との間に設けられたイオン源層とを備え、第1電極は、フッ素FまたはリンPを含むものである。本技術の記憶素子の製造方法は、上記第2の記憶素子の製造方法である。本技術の第1および第2の記憶装置は、第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを備え、複数の記憶素子がそれぞれ上記第1および第2の記憶素子により構成されているものである。本技術の第1および第2の記憶素子記憶装置では、初期状態高抵抗状態の素子に対して正方向例えば第1電極側を負電位、第2電極側を正電位の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第1電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む伝導パスが形成され、抵抗変化層の抵抗が低くなる書き込み状態。この低抵抗な状態の素子に対して負方向例えば第1電極側を正電位、第2電極側を負電位へ電圧パルスが印加されると、第1電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる初期状態または消去状態。ここでは、抵抗変化層がフッ化物を含有していることにより、または、第1電極がフッ素またはリンを含むことにより、書き込み状態または消去状態にするための大きな電圧が印加されても、その影響を受けにくい。本技術の第1および第2の記憶素子記憶装置、並びに本技術の記憶素子の製造方法によれば、抵抗変化層がフッ化物を含有し、あるいは第1電極がフッ素またはリンを含むようにしたので、電圧印加による影響を受けにくい。よって、抵抗変化層の劣化に起因するメモリ特性の低下を抑制することができる。以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態記憶素子:記憶層がイオン源層と抵抗変化層とから構成され、抵抗変化層がフッ化物を含有する記憶素子2.変形例記憶素子:イオン源層がイオン供給層と中間層とから構成されている記憶素子3.第2の実施の形態記憶素子:下部電極がフッ素またはリンを含む記憶素子4.記録装置5.実施例第1の実施の形態記憶素子図1は、本開示の第1の実施の形態に係る記憶素子1の断面構成図である。この記憶素子1は、下部電極10第1電極、記憶層20および上部電極30第2電極をこの順に有するものである。下部電極10は、例えば、後述図3のようにCMOSComplementaryMetalOxideSemiconductor回路が形成された基板41上に設けられ、CMOS回路部分との接続部となっている。この下部電極10は、半導体プロセスに用いられる配線材料、例えば、Wタングステン,WN窒化タングステン,窒化チタンTiN,Cu銅,Alアルミニウム,Moモリブデン,Taタンタルおよびシリサイド等により構成されている。下部電極10が銅等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には銅等よりなる下部電極10の表面を、タングステン,窒化タングステン,窒化チタン,窒化タンタルTaN等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層21にアルミニウムが含まれている場合には、アルミニウムよりもイオン化しにくい材料、例えばクロムCr,タングステン,コバルトCo,シリコンSi,金Au,パラジウムPd,モリブデン,イリジウムIr,チタンTi等のうちの少なくとも1種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。記憶層20は上部電極30側のイオン源層21および下部電極10側の抵抗変化層22により構成されている。本実施の形態ではイオン源層21,抵抗変化層22はそれぞれ上部電極30,下部電極10に接して設けられている。イオン源層21は、抵抗変化層22と上部電極30との間に設けられ、抵抗変化層22に拡散する可動イオン陽イオンおよび陰イオンとなる元素を含んでいる。陽イオン化可能な元素としては、例えば銅,アルミニウム,ゲルマニウムGeおよび亜鉛Znなどの金属元素を1種あるいは2種以上含む。加えて、陰イオン化するイオン導電材料として、酸素O,テルルTe,硫黄SおよびセレンSe等の16族元素カルコゲン元素を少なくとも1種以上含む。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。陽イオン化可能な金属元素は、書き込み動作時にカソード電極例えば下部電極10上で還元されて金属状態の伝導パスフィラメントを形成するため、上記カルコゲン元素が含まれるイオン源層21中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の4A,5A,6A族の遷移金属元素、すなわちチタン,ジルコニウムZr,ハフニウムHf,バナジウムV,ニオブNb,タンタル,クロム,モリブデンおよびタングステンが挙げられる。これらの元素のうちの1種あるいは2種以上を用いることができる。この他に、銀Agおよびシリコンなどをイオン源層21の添加元素として用いるようにしてもよい。このようなイオン源層21の具体的な材料としては、例えば、ZrTeAl,TiTeAl,CrTeAl,WTeAlおよびTaTeAlが挙げられる。また、例えば、ZrTeAlに対して、銅を添加したCuZrTeAl,更にゲルマニウムを添加したCuZrTeAlGe,加えて添加元素を含むCuZrTeAlSiGeとしてもよい。あるいは、アルミニウムに代えてマグネシウムを用いたZrTeMgとしてもよい。イオン化する金属元素として、ジルコニウムの代わりにチタンやタンタルなどの他の遷移金属元素を用いた場合にも添加元素は同様のものが使用でき、例えばTaTeAlGeなどとすることも可能である。また、イオン導電材料としてはテルル以外に上記のように硫黄,セレンあるいはヨウ素Iを用いてもよく、具体的には、ZrSAl,ZrSeAl,ZrIAlおよびCuGeTeAl等を用いることもできる。アルミニウムを必ずしも含む必要はなく、CuGeTeZr等を用いてもよい。なお、イオン源層21には、記憶層20における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコンは、保持特性の向上も同時に期待できる添加元素であり、イオン源層21にジルコニウムと共に添加することが好ましい。但し、シリコン添加量が少なすぎると膜剥がれ防止効果を望めず、逆に多すぎると良好なメモリ動作特性が得られない。このため、イオン源層21中のシリコンの含有量は10~45程度の範囲内であることが好ましい。抵抗変化層22は、イオン源層21と下部電極10との間に設けられ、電気伝導上のバリアとしての機能を有するものである。下部電極10と上部電極30との間に所定の電圧を印加した場合に抵抗変化層22の抵抗値は変化する。本実施の形態において、この抵抗変化層22はフッ化物を含有している。フッ素Fは高い電気陰性度をもつため、フッ化物の多くはイオン結合のような強い結合により構成元素同士が結びついているものが多い。このようなフッ化物を含有することにより、抵抗変化層22は電圧印加、例えば繰り返しの電圧印加,急激な印加電圧の大きさの変化あるいは高電圧印加等に対して影響を受けにくくなり、劣化が抑制される。すなわち、従来より抵抗変化層22の絶縁耐圧を向上させることが可能となる。このような絶縁耐圧性を向上させる観点から、製造時には抵抗変化層22にフッ化物を5以上含有させておくことが好ましく、抵抗変化層22をフッ化物のみにより形成しておくことがより好ましい。5以上であれば、酸フッ化物が抵抗変化層22中でネットワークを形成することができるためである。上記のように抵抗変化層22に含有されるフッ化物は、構成元素同士の結合力が強いものが好ましく、また、電気伝導上のバリアとしての役割を担うことから高い抵抗値を有することが好ましい。フッ化物には、バンドギャップが大きく、抵抗値の高いものが多く存在する。具体的には、アルカリ金属のフッ化物であるフッ化リチウムLiF、フッ化カリウムKF、アルカリ土類金属のフッ化物であるフッ化マグネシウムMgF2、フッ化カルシウムCaF2、フッ化ストロンチウムSrF2、フッ化バリウムBaF2、第13族元素土類金属のフッ化物であるフッ化アルミニウムAlF3、フッ化ガリウムGaF3、ランタノイドのフッ化物であるフッ化ランタンLaF3、フッ化セリウムCeF3、フッ化プラセオジウムPrF3、フッ化ネオジムNdF3、フッ化サマリウムSmF3、フッ化ユーロピウムEuF3、フッ化ガドリニウムGdF3、フッ化ホルミウムHoF3、フッ化エルビウムErF3、フッ化ツリウムTmF3、フッ化イッテルビウムYbF3、またはその他のフッ化物としてフッ化カドミウムCdF2、フッ化イットリウムYF3を用いることが好ましい。中でも、フッ化物としてフッ素とイオン化傾向の高い元素との組み合わせを用いることが好ましく、絶縁耐圧、高抵抗性および扱い易さを考慮するとフッ化マグネシウム,フッ化カルシウム,フッ化アルミニウムおよびフッ化リチウムがより好ましい。それぞれの化合物のバンドギャップは、フッ化マグネシウム6eV,フッ化カルシウム10eV,フッ化アルミニウム11eV,フッ化リチウム11eVである。なお、フッ化ナトリウムNaFについても、添加物を加える等して、抵抗値の高い状態であれば用いることができる。但し、抵抗変化層22の抵抗値によっては、書き込み閾値電圧が大きくなり過ぎる虞があることから抵抗変化層22の初期抵抗値は1Ω以上1Gオーム以下となるように調整することが好ましい。抵抗変化層22に含まれるフッ化物は1種類でもよく、2種類以上でもよい。また、抵抗変化層22は例えば、プラズマ酸化等により酸化され、酸素Oを含有していることが好ましい。後述のように、抵抗変化層22はフッ化物をスパッタリングにより成膜して形成するが、このときフッ化物の一部が還元される虞がある。成膜後、酸化を行うことにより、安定した抵抗変化層22が形成されると考えられ、結果として優れたメモリ特性を示す記憶素子1が得られる。酸化に代え、フッ素と酸素とを含む化合物を抵抗変化層22に用いるようにしてもよい。更に窒素Nのような他の元素が抵抗変化層22に含まれていてもよい。上部電極30は、下部電極10と同様に公知の半導体材料を用いることができるが、ポストアニールを経てもイオン源層21と反応しない安定な材料が好ましい。本実施の形態の記憶素子1では、図示しない電源回路パルス印加手段から下部電極10および上部電極30を介して電圧パルスあるいは電流パルスを印加すると、記憶層20の電気的特性抵抗値が変化するものであり、これにより情報の書き込み,消去,更に読み出しが行われる。以下、その動作を具体的に説明する。まず、例えば上部電極30側が正電位、下部電極10側が負電位となるようにして記憶素子1に対して正電圧を印加すると、イオン源層21に含まれる金属元素がイオン化して抵抗変化層22に拡散し、下部電極10側で電子と結合して析出する。若しくは、イオン化した金属元素は、抵抗変化層22中に留まり不純物準位を形成する。その結果、下部電極10と記憶層20との界面に金属状態に還元された低抵抗の金属元素の伝導パスが形成される。これにより記憶層20の抵抗値が低くなり、初期状態の抵抗値高抵抗状態よりも低い抵抗値低抵抗状態へ変化する。その後、正電圧を除去して記憶素子1にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込み可能な記憶装置、いわゆるPROMProgrammableReadOnlyMemoryに用いる場合には、上述の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、RAMRandomAccessMemoryあるいはEEPROMElectronicallyErasableandProgrammableReadOnlyMemory等への応用には消去過程が必要である。消去過程においては、例えば上部電極30側が負電位、下部電極10側が正電位となるように、記憶素子1に対して負電圧を印加する。これにより、記憶層20内に形成されていた伝導パスの金属元素がイオン化し、伝導パスが消滅、または減少して抵抗値が高くなる。その後、負電圧を除去して記憶素子1にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたことになる。このような過程を繰り返すことにより、記憶素子1への情報の書き込みと書き込まれた情報の消去とを繰り返し行うことができる。例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で0から1に変わり、負電圧の印加による情報の消去過程で1から0に変わる。なお、ここでは記憶素子1を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、上述のように抵抗変化層22の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は1GΩ以下に調整される。抵抗変化層22の抵抗値は、例えば、抵抗変化層22の厚みなどにより制御することが可能である。本実施の形態では、抵抗変化層22がフッ化物を含有しているため、書き込み過程または消去過程における電圧印加、例えば繰り返しの電圧印加または高電圧印加によっても、影響を受けにくい。詳細には、電気陰性度の高いフッ素を抵抗変化層22に含有させることにより、抵抗変化層22における構成元素同士の結合状態が強固になり、電圧印加の影響を受けにくくなる。よって、例えば酸化ガドリニウム膜等を用いていた従来と比較して、抵抗変化層22の絶縁耐圧性が向上し、抵抗変化層22の劣化に起因する記憶素子1のメモリ特性の低下を抑制することができる。また、本実施の形態では、イオン源層21が上述の銅,アルミニウム,ゲルマニウムまたは亜鉛など以下、銅等という。の他にジルコニウムを含有することが好ましい。例えば、イオン源層21がジルコニウムを含まず、金属元素として銅のみを含有する場合、書き込み動作により形成された銅単独の金属フィラメントは、イオン源層21に溶解しやすく、書き込み電圧パルスが印加されていない状態データ保持状態では、再びイオン化し、高抵抗状態へと遷移してしまう。一方、イオン源層21中にジルコニウムが含まれていると、銅等と共に、ジルコニウムがイオン化元素として働き、銅等とジルコニウムとが混在した伝導パスが形成される。ジルコニウムは、書き込み動作時にカソード電極例えば下部電極10上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成していると考えられる。ジルコニウムが還元された金属フィラメントは、カルコゲン元素を含むイオン源層21に比較的溶解されにくく、一度書き込み状態低抵抗状態となった場合に銅等単独の伝導パスの場合よりも低抵抗状態を保持しやすい。また、消去状態においてイオン源層21中にイオンとして溶解しているジルコニウムは、少なくとも銅よりもイオン移動度が低く、温度上昇あるいは長時間の放置によっても移動が生じにくい。つまり、カソード電極例えば下部電極10上での析出が起こりにくく、高抵抗状態が維持される。よって、銅等とジルコニウムとを組み合わせることにより抵抗値の保持性能を向上させることができる。更に、イオン源層21はアルミニウムを含むことが好ましい。消去動作において、例えば上部電極30側が負電位、下部電極10側が正電位となるように記憶素子1に負電圧を印加すると、イオン源層21に含まれるアルミニウムが上部電極30側へと移動し、上部電極30との界面に酸化膜が形成される。この安定なアルミニウムの酸化膜により、高抵抗状態消去状態が安定化される。アルミニウムの他、同様の働きを示すゲルマニウムなどを含んでいてもよい。上記のように、イオン源層21がアルミニウム,ゲルマニウムまたはジルコニウムを含む場合、抵抗値の保持性能を向上させることができる。よって、この高い抵抗値保持性能を利用し、高抵抗状態と低抵抗状態との間の中間的な状態を安定して保持することができれば2値だけでなく多値記録可能な記憶素子が実現可能となる。中間的な状態は、低抵抗から高抵抗へと変化させる際の消去電圧を調整することにより、あるいは高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することにより、作り出すことが可能である。ところで、書き込み消去動作特性や抵抗値の保持特性などメモリ動作上の重要な諸特性は、イオン源層21に含まれる元素の種類およびその添加量が大きく影響する。例えば、ジルコニウムの添加量が少ないと上述の抵抗値の保持効果が低いため、イオン源層21中のジルコニウムの含有量は7.5原子以上であることが好ましい。一方、多すぎるとイオン源層21の抵抗値が下がり過ぎてイオン源層21に有効な電圧印加を行えなくなる。従って、イオン源層21中のジルコニウムの含有量は7.5以上26原子以下であることがより好ましい。適量の銅をイオン源層21に添加すると非晶質化が促進され、また、上述のように、銅とジルコニウムとの組み合わせにより抵抗値保持性能が向上する。よって、銅をイオン源層21に添加することが好ましい。上述のように、抵抗値の保持性能の点からイオン源層21にアルミニウムが含まれていることが好ましく、十分な効果を得るために30原子以上含有されていることが好ましい。一方、アルミニウムの含有量が多すぎると、アルミニウムイオンの移動が生じやすくなり、アルミニウムイオンの還元によって書き込み状態が作られてしまう。アルミニウムはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。よって、アルミニウムはイオン源層21中に30以上50原子以下で含まれていることがより好ましい。ゲルマニウムは必ずしも含まれていなくてもよいが、ゲルマニウムの含有量が多すぎると書き込み保持特性が低下することから、ゲルマニウムを添加する場合は15原子以下とすることが好ましい。以下、本実施の形態の記憶素子1の製造方法について説明する。まず、選択トランジスタ等のCMOS回路が形成された基板41後述の図3上に、例えば窒チタンよりなる下部電極10のプラグを形成する。その後、必要であれば逆スパッタ等で、下部電極10の表面上の酸化物等を除去する。続いて、例えば2.0nmの厚さでフッ化マグネシウムを成膜して抵抗変化層22を形成し、引き続き厚さ45nmのCuZrTeAlよりなるイオン源層21およびジルコニウムよりなる上部電極30までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は50-300nmφである。合金膜は構成元素のターゲットを用いて同時成膜する。上部電極30まで成膜した後、上部電極30に接続する配線層図示せずを形成し、全ての記憶素子1と共通電位を得るためのコンタクト部を接続する。その後、積層膜にポストアニール処理を施す。以上により図1に示した記憶素子1が完成する。このように本実施の形態では、抵抗変化層22がフッ化物を含有するようにしたので、書き込み過程または消去過程における繰り返しの電圧印加および高電圧印加によっても、影響を受けにくい。よって、従来よりも抵抗変化層22の絶縁耐圧性を向上させ、抵抗変化層22の劣化に起因する記憶素子1のメモリ特性の低下を抑制することができる。以下、上記実施の形態の変形例および他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。変形例図2は上記実施の形態の変形例に係る記憶素子記憶素子2の断面構成を表すものである。この記憶素子2は、イオン源層21が中間層21Aおよびイオン供給層21Bの積層構造を有する点において記憶素子1と異なるものである。イオン源層21は、下部電極10の側から順に、中間層21Aと、イオン供給層21Bとが積層された2層構造を有している。即ち、イオン供供給21Bは、中間層21Aと上部電極30との間に設けられている。イオン供給層21Bは、上述のイオン源層21と同様の構成、すなわち、銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素を1種あるいは2種以上およびカルコゲン元素と共に、チタン,ジルコニウム,ハフニウム,バナジウム,ニオブ,タンタル,クロム,モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも1種を含んでいる。中間層21Aは、イオン供給層21Bに含まれる銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素のうちの少なくとも1種を含むと共に、テルル,硫黄およびセレンのうち少なくとも1種のカルコゲン元素を含んでいる。このようにイオン源層21を積層構造とすることにより、上記実施の形態の効果に加えて、保持性能の向上および低電流での不揮発性メモリ動作が可能となる。中間層21Aにおけるカルコゲン元素含有量に対する銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素含有量の比は、イオン供給層21Bにおけるカルコゲン元素含有量に対する銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素含有量の比よりも小さいことが好ましい。中間層21A中の銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素は、製造時には添加せずに中間層21Aを設け、その後のイオン供給層21Bとの濃度勾配により生じた拡散により存在するようになるため、例えばAl2Te3の化学量論的組成よりも少なくなると考えられる。このような銅,アルミニウム,ゲルマニウムおよび亜鉛などの金属元素のほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン駆動に用いられることにより、記憶素子1と比較して保持性能の向上および低電流での不揮発性メモリ動作が可能となる。また、イオン源層21がアルミニウムを含む場合、書き込み動作例えば上部電極30側が正電位、下部電極10側が負電位となるようにして記憶素子2に対して正電圧を印加により、イオン源層21中をアルミニウムイオンが移動して下部電極10とイオン源層21との界面付近に金属状態に近いアルミニウムが形成される。この状態で書き込み電圧バイアスを止めて、データ保持状態にすると、金属状態のアルミニウムは容易に酸化され、酸化されたアルミニウムは高抵抗となる。このことが低抵抗状態のデータ保持不良の原因と考えられる。しかし、カルコゲン元素は、金属状態のアルミニウムと容易に反応するため、下部電極10側の中間層21Aに含まれるカルコゲン元素の量をイオン供給層21Bよりも多くすることにより、金属状態のアルミニウムは、酸化される以前にカルコゲン元素と反応する。よって、データ保持性能を向上させることができる。更に、消去動作例えば上部電極30側が負電位、下部電極10側が正電位となるようにして記憶素子2に対して負電圧を印加においても、カルコゲン元素を多く含む中間層21A中では、アルミニウムイオンは容易に移動することができる。すなわち、消去バイアスでアルミニウムイオンが供給されやすくなり、消去性能が向上する。よって、低抵抗状態と高抵抗状態との抵抗分離幅が拡大される。このように記憶素子2が良好なデータ保持性能を有することにより、更に低電流での不揮発性メモリ動作が可能となる。以下、これについて説明する。一般的に、記憶素子をトランジスタと組み合わせて不揮発性メモリセルを構成する場合、先端の半導体プロセスでメモリセルを大容量化するためには、記憶素子の微細化に加え、トランジスタの微細化がなされる。トランジスタはサイズを微細化するほどに駆動電流が低下していくので、高容量で消費電力が低い不揮発性メモリの実現には、低電流で書き換えた状態でのデータ保持性能を向上させなければならない。更に、高速での書き換え動作を実現するためには、微細トランジスタによる低電流かつナノ秒オーダーの短パルスで高速に書き換えた抵抗状態の保持が必要となる。しかし、より小さな書き換えエネルギーによる抵抗状態の保持は熱擾乱による影響を受けやすいため、低電流,高速であるほど、データ保持は困難となる。ここで、記憶素子2は、良好なデータ保持性能を有するため、低電流で書き換えられたデータの保持が可能、すなわち低電流での不揮発性メモリ動作が可能となる。第2の実施の形態次に、本開示の第2の実施の形態に係る記憶素子記憶素子3について説明する。この記憶素子3は、上記第1の実施の形態および変形例の記憶素子1,2と同様に下部電極11第1電極、記憶層60および上部電極30第2電極をこの順に有するものであり図1、記憶層60は、下部電極11側の抵抗変化層62と、上部電極30側のイオン源層61とを備えている。記憶素子3は、下部電極11にフッ素またはリンPを含有している点において記憶素子1,2と異なるものである。下部電極11は、下部電極11の形成時にフッ素またはリンを例えば5以上含有している。電気陰性度の高いフッ素またはリンを下部電極11が含有していることにより、抵抗変化層62の劣化が抑えられ、絶縁耐圧が向上する。下部電極11は、フッ素とリンとの間で、より電気陰性度の高いフッ素を含有していることが好ましい。また、フッ素またはリンを含有させて下部電極11を形成した後、下部電極11の酸化を行うことにより下部電極11の表面、即ち、下部電極11と抵抗変化層62との間の下部電極11に接する面上に酸フッ化膜またはリン酸化膜が形成される。この酸フッ化膜またはリン酸化膜により、更に絶縁耐圧は向上する。この酸フッ化膜またはリン酸化膜は、フッ素またはリンを含有しない酸化膜と比較して、より多くの種類の元素により構成された膜となるため、お互いの結合が補完された、より強固で安定な膜となる。抵抗変化層62は、例えば、陰イオン成分として挙動するTeを主成分とする化合物から構成されている。このような化合物としては、例えばAlTe,MgTeまたはZnTeなどが挙げられる。この抵抗変化層62にフッ素またはリンが含まれていてもよい。また、上記の記憶素子1,2のように、抵抗変化層62がフッ化物により構成されていてもよい。抵抗変化層62の構成材料は、Teを主成分とする化合物に限らず、GaOx,AlOxなどの酸化物でもよい。イオン源層61は、単層構造図1であっても、上記変形例で説明したように、中間層61Aとイオン供給層61Bとの積層構造図2であってもよい。本実施の形態の記憶素子3は、例えば、以下のように製造する。まず、例えば窒化チタンに、SF6を含むガスを用いてエッチングを行う。これにより窒化チタンにプラズマフッ化がなされ、フッ素を含有する下部電極11を形成することができる。この操作により、確実に下部電極11にフッ素が含まれることは、XPSXrayPhotoelectronSpectroscopy測定により確認している。XPSスペクトルの結果を図18に表す。実線がプラズマフッ化を施した下部電極11のスペクトルを表し、破線がプラズマフッ化を施していないもののスペクトルを表す。また、プラズマフッ化に代え、リンを含む薬液を用いて窒化チタンを洗浄することにより、リンを含有する下部電極11を形成することができる。図19に示したように、同様に下部電極11がリンを含んでいることを確認している。次いで、この下部電極11の表面を室温で酸素雰囲気中にさらす。これにより、下部電極11の表面に酸フッ化膜またはリン酸化が形成される。下部電極11の酸化は、酸素雰囲気へのサンプルの投入の他、例えばプラズマ酸化等の積極的な酸化処理を行うようにしてもよい。また、別工程により酸フッ化膜またはリン酸化膜を、下部電極11上に形成してもよい。下部電極11の表面を酸化させた後、上記第1の実施の形態と同様にして抵抗変化層62、イオン源層61および上電極30を形成し、最後に例えば320°C、2時間の熱処理を行って、記憶素子3を製造する。記憶装置上記記憶素子1,2,3を多数、例えば列状やマトリクス状に配列することにより、記憶装置メモリを構成することができる。このとき、各記憶素子1,2,3に、必要に応じて、素子選択用のMOSMetalOxideSemiconductorトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に配線を介して、センスアンプ、アドレスデコーダ、書き込み消去読み出し回路等に接続すればよい。図3および図4は多数の記憶素子1,2,3をマトリクス状に配置した記憶装置メモリセルアレイ4の一例を表したものであり、図3は断面構成、図4は平面構成をそれぞれ表している。このメモリセルアレイ4では、各記憶素子1,2,3に対して、その下部電極10,11側に接続される配線と、その上部電極30側に接続される配線とが交差するように設けられ、例えばこれら配線の交差点付近に各記憶素子1,2,3が配置されている。各記憶素子1,2,3は抵抗変化層22,62、イオン源層21,61および上部電極30の各層を共有している。すなわち、抵抗変化層22,62、イオン源層21,61および上部電極30それぞれは各記憶素子1,2,3に共通の層同一層により構成されている。上部電極30は、隣接セルに対して共通のプレート電極PLとなっている。一方、下部電極10,11は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極10,11に対応した位置に各メモリセルの記憶素子1,2,3が規定される。下部電極10,11は各々対応するセル選択用のMOSトランジスタTrに接続されており、各記憶素子1,2,3はこのMOSトランジスタTrの上方に設けられている。MOSトランジスタTrは、基板41内の素子分離層42により分離された領域に形成されたソース/ドレイン領域43とゲート電極44とにより構成されている。ゲート電極44の壁面にはサイドウォール絶縁層が形成されている。ゲート電極44は、記憶素子1,2の一方のアドレス配線であるワード線WLを兼ねている。MOSトランジスタTrのソース/ドレイン領域43の一方と、記憶素子1,2,3の下部電極10,11とが、プラグ層45、金属配線層46およびプラグ層47を介して電気的に接続されている。MOSトランジスタTrのソース/ドレイン領域43の他方は、プラグ層45を介して金属配線層46に接続されている。金属配線層46は、記憶素子1,2,3の他方のアドレス配線であるビット線BL図4参照に接続されている。なお、図4においては、MOSトランジスタTrのアクティブ領域48を鎖線で示しており、コンタクト部51は記憶素子1,2,3の下部電極10,11、コンタクト部52はビット線BLにそれぞれ接続されている。このメモリセルアレイ4では、ワード線WLによりMOSトランジスタTrのゲート電極44をオン状態として、ビット線BLに電圧を印加すると、MOSトランジスタTrのソース/ドレイン領域43を介して、選択されたメモリセルの下部電極10,11に電圧が印加される。ここで、下部電極10,11に印加された電圧の極性が、上部電極30プレート電極PLの電位に比して負電位となるとなる場合は、記憶素子1,2,3の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に下部電極10,11に、上部電極30プレート電極PLに比して正電位の電圧が印加されると、記憶素子1,2,3の抵抗状態が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えばMOSトランジスタTrによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このとき、記憶素子1,2,3の抵抗状態により、記憶素子1,2,3にかかる電流または電圧の値は異なるものとなり、これをビット線BLあるいはプレート電極PLの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子1,2,3の抵抗状態が遷移する電圧等の閾値よりも小さくする。上記第1,第2の実施の形態および変形例に係る記憶素子1,2,3は、各種の記憶装置に適用することができる。例えば、一度だけ書き込みが可能なPROMProgrammableReadOnlyMemory、電気的に消去が可能なEEPROMErasableandProgrammableReadOnlyMemory、或いは高速での書き込み消去再生が可能なRAM等、いずれの記憶装置の形態でも適用することが可能である。実施例以下、本技術の具体的な実施例について比較例を参照しつつ説明する。実施例1はじめに、上記第1の実施の形態と同様にして図1に示した記憶素子1を作製した。まず、150nmφ相当の面積で窒化チタンよりなる下部電極10を形成し、次いで2nmの厚さでフッ化マグネシウムよりなる抵抗変化層22、45nmの厚さでCuZrTeAlCu11-Zr12-Te30-Al47なるイオン源層21および20nmの厚さでジルコニウムよりなる上部電極30をスパッタリングにより積層した。フッ化マグネシウムはRFRadioFrequencyマグネトロンスパッタリングにより成膜した。最後にフォトリソグラフィーを用いて加工を行い、記憶素子1を作製した。実施例1の組成および膜厚を簡略的に示すと以下のようになる。TiN/MgF22nm/CuZrTeAl45nm/Zr20nm実施例2イオン源層21を、テルルよりなる厚さ3nmの中間層21AおよびCuZrTeAlCu11-Zr12-Te30-Al47よりなる厚さ45nmのイオン供給層21Bの2層からなる積層構造として形成した。この点を除き、実施例1と同様にして、図2に示した記憶素子2を作製した。実施例2の組成および膜厚を簡略的に示すと以下のようになる。TiN/MgF22nm/Te3nm/CuZrTeAl45nm/Zr20nm実施例3抵抗変化層22を、厚さ0.5nmのフッ化アルミニウム、イオン源層21を、テルルよりなる厚さ5nmの中間層21AおよびCuZrTeAlCu13-Zr13-Te33-Al41よりなる厚さ50nmのイオン供給層21Bにより形成した。フッ化アルミニウムはRFマグネトロンスパッタリングにより成膜した。この点を除き、実施例1と同様にして、図2に示した記憶素子2を作製した。実施例3の組成および膜厚を簡略的に示すと以下のようになる。TiN/AlF30.5nm/Te5nm/CuZrTeAl50nm/Zr55nm実施例4抵抗変化層22を、厚さ1nmのフッ化アルミニウム、イオン源層21を、テルルよりなる厚さ5nmの中間層21AおよびCuZrTeAlCu13-Zr13-Te33-Al41よりなる厚さ50nmのイオン供給層21Bにより形成した。すなわち、実施例3と抵抗変化層22の厚みのみを変えて各層を積層している。この点を除き実施例1と同様にして、図2に示した記憶素子2を作製した。実施例4の組成および膜厚を簡略的に示すと以下のようになる。TiN/AlF31nm/Te5nm/CuZrTeAl50nm/Zr55nm実施例5厚さ0.5nmのフッ化アルミニウムにより形成した後、このフッ化アルミニウム膜にプラズマ酸化を行って抵抗変化層22を形成した。次いで、イオン源層21を、テルルよりなる厚さ5nmの中間層21AおよびCuZrTeAlCu13-Zr13-Te33-Al41よりなる厚さ50nmのイオン供給層21Bにより形成した。すなわち、抵抗変化層22にプラズマ酸化を行ったことを除き、各層の構成は実施例3と同様である。この点を除き、実施例1と同様にして、図2に示した記憶素子2を作製した。実施例5の組成および膜厚を簡略的に示すと以下のようになる。TiN/AlF30.5nm/プラズマ酸化/Te5nm/CuZrTeAl50nm/Zr55nm比較例1比較例1として、まず、150nmφ相当の面積で窒化チタンよりなる下部電極を形成し、次いで2nmの厚さの酸化ガドリニウムGdOx膜抵抗変化層、45nmの厚さのCuZrTeAlGeCu11-Zr11-Te29-Al42-Ge7よりなる膜イオン源層および50nmの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例1に係る記憶素子を作製した。比較例1の組成および膜厚を簡略的に示すと以下のようになる。TiN/GdOx2nm/CuZrTeAlGe45nm/W50nm比較例2比較例2として、まず、150nmφ相当の面積で窒化チタンよりなる下部電極を形成した後、プラズマ酸化を行った。次いで2nmの厚さのテルル化アルミニウムAlTeAl10-Te90よりなる膜、60nmの厚さのCuZrTeAlGeCu13-Zr13-Te31-Al37-Ge6よりなる膜イオン源層および50nmの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例2に係る記憶素子を作製した。比較例2の組成および膜厚を簡略的に示すと以下のようになる。TiN/プラズマ酸化/AlTe2nm/CuZrTeAlGe45nm/W50nmなお、上記の比較例2の各層の組成は作製時のものであり、実際はプラズマ酸化および製造工程において行われる熱処理320°Cアニールにより、以下のようになっていると予測される。すなわち、酸化アルミニウム層AlOxが抵抗変化層に相当する。TiN/TiON/AlOx/AlTe/CuZrTeAlGe45nm/W50nmこのようにして作製した実施例1~5および比較例1,2の記憶素子にトランジスタWチャネル幅/Lチャネル長=0.7/0.34μmを駆動して、電圧を印加し、電流値の変化を測定した。このときの実施例1~5および比較例1,2での電流と電圧の関係を表す特性図をそれぞれ図5A,B~図11A,Bに示す。図5A~図11Aでは、連続的に電圧を0→2.5→-1.5Vのように印加した。図5B~図11Bでは、0→-3→0Vのように印加した。なお、図9Bの縦軸のみ縮尺を変えて記載している。連続的に電圧を0→2.5→-1.5Vのように印加した場合、実施例1~5および比較例1,2共に、正の電圧を印加していくと、高抵抗の初期状態から低抵抗状態へとスイッチし、負の電圧印加に切り替えると、再び高抵抗状態へとスイッチしている。すなわち、メモリスイッチング特性を示している図5A~図11A。しかしながら、0→-3→0Vのように電圧を印加した場合、高抵抗状態が維持されていなければならないのにも関わらず、図10B,図11Bでは同じ大きさの印加電圧に対して、電流値が上がっている。つまり、比較例1,2では抵抗値が下がってしまい、比較例1の酸化ガドリニウム層および比較例2の酸化アルミニウム層の劣化に起因するメモリ特性の低下が生じている。一方、実施例1~5の図5B~図9Bでは、電流値の増大は見られず、高抵抗状態が維持されている。よって、抵抗変化層22にフッ化物を含有させることにより、抵抗変化層22の劣化に起因するメモリ特性の低下が抑制されることが確認された。このような効果は、イオン源層21が単層実施例1構造であるか積層実施例2構造であるかにもよらず、また、抵抗変化層22の膜厚にも依存しない実施例3,4が、抵抗変化層22が酸化されている場合に特に高い効果が得られることが確認できた実施例5。なお、実施例5では、イオン源層21が中間層21Aおよびイオン供給層21Bからなる例を示したが、イオン源層21が1層である場合も同様である。実施例6次に、上記第2の実施の形態と同様にして記憶素子3を作製した。まず、150nmφ相当の面積の窒化チタンにSF6を含むガスを用いてエッチングを行い、フッ素を含む下部電極11を形成した。次いで、この下部電極11に熱処理を施した後、この下部電極11を酸素雰囲気にさらして下部電極11の表面の酸化を行った。続いて、4nmの厚さでAlTeAl20-Te80よりなる抵抗変化層62、8.16nmの厚さでCuZrTeAlCu12.9-Zr12.9-Te41.6-Al32.6よりなる中間層61A、51.9nmの厚さでCuZrTeAlGeCu12.5-Zr12.5-Te36-Al32-Ge7よりなるイオン供給層61Bおよび30nmの厚さでタングステンよりなる上部電極30をスパッタリングにより積層した。最後に320°C、2時間の熱処理を行って記憶素子3を作製した。実施例6の組成および膜厚を簡略的に示すと以下のようになる。[TiN]-F/酸素雰囲気/AlTe4nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nm実施例7抵抗変化層62を、厚さ3.5nmのAlTeAl40-Te60により形成した。この点を除き、実施例6と同様にして、記憶素子3を作製した。実施例7の組成および膜厚を簡略的に示すと以下のようになる。[TiN]-F/酸素雰囲気/AlTe3.5nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nm実施例8抵抗変化層62を、厚さ3.5nmのAlTeAl20-Te80により形成した。この点を除き、実施例6と同様にして、記憶素子3を作製した。実施例8の組成および膜厚を簡略的に示すと以下のようになる。[TiN]-F/酸素雰囲気/AlTe3.5nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nm実施例9窒化チタンを、リンを含む薬液和光純薬工業株式会社製AF300により洗浄して下部電極11を形成した。抵抗変化層62は、厚さ4nmのAlTeAl40-Te60により形成した。これらの点を除き、実施例6と同様にして、記憶素子3を作製した。実施例9の組成および膜厚を簡略的に示すと以下のようになる。[TiN]-P/酸素雰囲気/AlTe4nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nm比較例3実施例6~9に対する比較例比較例3,4として、フッ素およびリンを含有させずに150nmφ相当の面積で窒化チタンよりなる下部電極を形成した。次いで、下部電極のプラズマ酸化を行った後、4nmの厚さのAlTeAl20-Te80よりなる膜抵抗変化層、8.16nmの厚さのCuZrTeAlCu12.9-Zr12.9-Te41.6-Al32.6なる膜中間層、51.9nmの厚さのCuZrTeAlGeCu12.5-Zr12.5-Te36-Al32-Ge7よりなる膜イオン供給層および30nmの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例3に係る記憶素子を作製した。比較例3の組成および膜厚を簡略的に示すと以下のようになる。TiN/プラズマ酸化/AlTe4nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nm比較例4比較例4では、抵抗変化層として、厚さ3.5nmのAlTeAl20-Te80膜を形成した。この点を除き、比較例3と同様にして、記憶素子を作製した。比較例4の組成および膜厚を簡略的に示すと以下のようになる。TiN/プラズマ酸化/AlTe3.5nm/CuZrTeAl8.16nm/CuZrTeAlGe51.9nm/W30nmこのようにして作製した実施例6~9および比較例3,4の記憶素子にトランジスタWチャネル幅/Lチャネル長=0.7/0.34μmを駆動して、電圧を印加し、電流値の変化を測定した。このときの実施例6~9および比較例3,4での電流と電圧の関係を表す特性図をそれぞれ図12A,B~図17A,Bに示す。図12A~図17Aでは、連続的に電圧を0→2.5→-1.5Vのように印加した。図12B~図17Bでは、0→-3→0Vのように印加した。図12A~図17Aでは、上記実施例1~5および比較例1,2と同様にメモリスイッチング特性を示している。一方、図12B~図17Bでは、図12B~図15B実施例6~9が良好な絶縁耐圧性を示すのに対し、図16B,図17B比較例3,4に、抵抗変化層の劣化に起因するメモリ特性の低下が確認された。このことは、抵抗変化層の膜厚および組成が同じである実施例6と比較例3、実施例8と比較例4をそれぞれ比べることにより明らかである。よって、下部電極11にフッ素またはリンを含有させることにより、絶縁耐圧が向上し、メモリ特性の低下が抑制されることが確認された。以上、実施の形態,変形例および実施例を挙げて本技術を説明したが、本技術は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。また、上記実施の形態等では、記憶素子1,2,3およびメモリセルアレイ4の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。なお、本技術は以下のような構成を取ることも可能である。1第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備えた記憶素子。2前記抵抗変化層はフッ化マグネシウムMgF2,フッ化アルミニウムAlF3,フッ化カルシウムおよびフッ化リチウムのうちの少なくとも1種類を含む前記1に記載の記憶素子。3前記抵抗変化層は酸素を含有している前記1または2に記載の記憶素子。4第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、第1電極側の抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備え、前記第1電極は、フッ素FまたはリンPを含む記憶素子。5前記抵抗変化層も、フッ素またはリンを含む前記4に記載の記憶素子。6前記第1電極と前記抵抗変化層との間に、前記第1電極に接する酸フッ化膜またはリン酸化膜を有する前記4または5に記載の記憶素子。7前記イオン源層は、銅Cu,アルミニウムAl,ゲルマニウムGeおよび亜鉛Znのうちの少なくとも1種類の金属元素を含むと共に、酸素O,テルルTe,硫黄SおよびセレンSeのうちの少なくとも1種類を含む前記1乃至6のうちいずれか1つに記載の記憶素子。8前記イオン源層は、チタンTi,ジルコニウムZr,ハフニウムHf,バナジウムV,ニオブNb,タンタルTa,クロムCr,モリブデンMoおよびタングステンWからなる遷移金属の群のうちの少なくとも1種類を含む前記1乃至7のうちいずれか1つに記載の記憶素子。9前記イオン源層は、中間層および前記第2電極と前記中間層との間に設けられたイオン供給層を有し、前記イオン供給層は、銅,アルミニウム,ゲルマニウムおよび亜鉛のうちの少なくとも1種類の金属元素と、酸素,テルル,硫黄およびセレンのうちの少なくとも1種類と、チタン,ジルコニウム,ハフニウム,バナジウム,ニオブ,タンタル,クロム,モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも1種類とを含み、前記中間層は、前記イオン供給層に含まれる前記金属元素のうちの少なくとも1種類と、酸素,テルル,硫黄およびセレンのうちの少なくとも1種類とを含む前記1乃至8のうちいずれか1つに記載の記憶素子。10前記中間層における前記酸素,テルル,硫黄およびセレンの含有量に対する前記金属元素の比は、前記イオン供給層における前記酸素,テルル,硫黄およびセレンの含有量に対する前記金属元素の比よりも小さい前記9に記載の記憶素子。11前記第1電極および前記第2電極への電圧印加によって前記イオン源層に含まれる金属元素が移動し、前記抵抗変化層の抵抗状態が変化して情報を記憶する前記1乃至10のうちいずれか1項に記載の記憶素子。12フッ素FまたはリンPを含有させて第1電極を形成する工程と、前記第1電極上に抵抗変化層およびイオン源層をこの順に設けて、記憶層を形成する工程と前記記憶層上に第2電極を形成する工程とを含む記憶素子の製造方法。13前記第1電極にフッ素またはリンを含有させた後、前記第1電極と前記抵抗変化層との間に、前記第1電極に接する酸フッ化膜またはリン酸化膜を形成する前記12に記載の記憶素子の製造方法。14第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備えた記憶装置。15第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、第1電極側の抵抗変化層と、前記抵抗変化層と前記第2電極との間に設けられたイオン源層とを備え、前記第1電極は、フッ素FまたはリンPを含む記憶装置。"