"半導体基板上に複数のN型MOSFETを備えた集積回路本体と、前記複数のN型MOSFETのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、前記ドレイン電流が一定になるように、前記半導体基板の基板電圧を制御する基板電圧調整手段と、を具備する半導体集積回路装置であって、前記モニタ手段は、電流源と、前記複数のN型MOSFETと同一基板上に形成されたモニタ用N型MOSFETと、を具備し、前記基板電圧調整手段は、前記モニタ用N型MOSFETのソース端子と、前記集積回路本体の前記複数のN型MOSFETのソース端子と、を接地電位に接続した状態で、前記モニタ用N型MOSFETのドレイン電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、前記比較手段による比較結果に基づいて出力された出力電圧を、前記モニタ用N型MOSFETの基板電圧にフィードバックし、前記モニタ手段は、前記モニタ用N型MOSFETとそのトランジスタサイズが略同一であるリーク電流キャンセル用N型MOSFETを有し、当該リーク電流キャンセル用N型MOSFETのゲートとソースが略同電位である際のソース-ドレイン間の電流を前記モニタ用N型MOSFETのドレインに加算することを特徴とする半導体集積回路装置。前記リーク電流キャンセル用N型MOSFETの基板となるウエル領域は、前記モニタ用N型MOSFETの基板となるウエル領域と分離されていることを特徴とする請求項1に記載の半導体集積回路装置。しかしながら、上記非特許文献3に開示された技術等の従来技術では、上記非特許文献1で示された、電源電圧が1V以下の環境で、低温条件下と高温条件下とにおいて、CMOS回路の動作スピードの逆転現象が生じることへの考慮はなされておらず、温度依存性がないようにMOSFETの基板電圧を制御することができないものである。また、従来の低電圧技術上記非特許文献3:Fig9PNVtmatchingscheme参照では、P/Nバランスの調整においては、P型MOSFETを基に、N型MOSFETのIdsを調整するため、サブスレッショルドリーク電流や飽和電流を最適な値にすることはできない。つまり、この方式では、大規模なメモリが搭載された半導体集積回路装置において、そのメモリ内のリーク電流が、他の論理回路の数十倍乃至数百倍となる場合、動作安定性の向上をはかることができない。あるいは、アナログのオペアンプの出力レンジ範囲の特性の保証ができない。また、タイミングボロー方式でよく用いられるプリチャージタイプの回路である、ダイナミック回路、ドミノ回路といった回路では、ノイズマージンがMOSFETのしきい値で決定されるため、動作を安定させる最適な閾値が供給できないという課題がある。仮に、上記非特許文献3Fig9参照と同じ方式でN型MOSFETを基準にしてP型MOSFETの基板制御を行うschemeがもうひとつ搭載されていたと仮定する。そして、プロセスばらつきで、P型MOSFETのIdsが高く、N型MOSFETのIdsが低いものが製造されたとする。この場合、P型MOSFETのIdsが高いので、上記非特許文献3Fig9参照では、N型MOSFETのIdsを高くしている。また、N型MOSFETのIdsが低いので、P型MOSFETのIdsを低くなるように、P型MOSFETの基板制御がなされる。結局、上記方式を用いると、プロセスばらつきと逆の特性をもつMOSFETとなる。つまり、P型MOSFETのIdsは低くコントロールされ、N型MOSFETのIdsは高くコントロールされる。以上のように仮に、N,P両方のMOSFETを基準にした回路が独立にあったとしても、P,NのIdsを最適化できない。また、上記非特許文献3Fig11SAVtCMOSsystem参照の技術は、所定のクリティカルパスの遅延に依存する制御方法であるため、上記所定のクリティカルパスに相当するダミーパスの回路を物理的に配置しなければならず、半導体集積回路装置の面積が増大化してしまう。また、上記非特許文献3の技術にあるような、クリティカルパスの遅延でMOSFETの基板バイアスを制御する方法では、クリティカルパス内に基板バイアス依存性の異なるMOSFET素子、例えば、ゲート酸化膜圧が異なる素子、又は、ゲート酸化膜の誘電率が異なる素子などでは、回路の遅延をあわせるためには、各々の基板バイアス依存性の異なる素子に異なる基板電位を与えることができない。更に、半導体集積回路装置において、プロセス条件、温度条件、電圧条件等の各条件下における多数のクリティカルパスが存在し、それらの論理生成回路が異なる場合は、これらの多数のクリティカルパスに相当するダミーパスの回路を物理的に多数配置しなければならず、半導体集積回路装置の面積が更に増大化してしまう。また、基板電圧を大きくかけると、トランジスタ特性は、通常の振る舞いの逆を示す。これは、フォワードバイアス側では、フォワード電圧をかけすぎると、バイポーラ特性を示し、基板-ドレイン間に準方向の電流が流れてしまう。また、ドレイン-ソース間の電流は、基板電圧によって増幅される。これにより、ゲート電圧による、ドレイン-ソース間の電流制御が効かなくなる。また、バックバイアス側では、バックバイアスをかけすぎると、サブスレッショルド電流が増加する効果であるGIDLGateInducedDrainLeakage効果があらわれる。このように、基板電圧を極端にかけると特性が逆特性となり、フィードバックがかからなくなり、デッドロックがかかってしまう課題がある。なお、上記、バイポーラ効果に関しては、非特許文献4などに記載されている。GIDL効果に関しては、非特許文献5等に記載されている。本発明は上述の事情を考慮してなされたもので、MOSFETのドレイン電流、特に、サブスレッショルド領域、あるいは飽和領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないようにMOSFETの基板電圧を制御可能であり、動作安定性の向上を図ることができる半導体集積回路装置を提供することを目的とする。前述した目的を達成するために、請求項1に記載した発明は、半導体基板上に複数のN型MOSFETを備えた集積回路本体と、前記複数のN型MOSFETのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、前記ドレイン電流が一定になるように、前記半導体基板の基板電圧を制御する基板電圧調整手段と、を具備する半導体集積回路装置であって、前記モニタ手段は、電流源と、前記複数のN型MOSFETと同一基板上に形成されたモニタ用N型MOSFETと、を具備し、前記基板電圧調整手段は、前記モニタ用N型MOSFETのソース端子と、前記集積回路本体の前記複数のN型MOSFETのソース端子と、を接地電位に接続した状態で、前記モニタ用N型MOSFETのドレイン電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、前記比較手段による比較結果に基づいて出力された出力電圧を、前記モニタ用N型MOSFETの基板電圧にフィードバックし、前記モニタ手段は、前記モニタ用N型MOSFETとそのトランジスタサイズが略同一であるリーク電流キャンセル用N型MOSFETを有し、当該リーク電流キャンセル用N型MOSFETのゲートとソースが略同電位である際のソース-ドレイン間の電流を前記モニタ用N型MOSFETのドレインに加算することを特徴とする。上記構成により、モニタ手段がN型MOSFETのドレイン電流をモニタし、そのモニタされた電流値に応じて、基板電圧調整手段が基板電流を調整して、集積回路本体の複数のN型MOSFETのドレイン電流を最適な値に調整する。すなわち、電流源とモニタ用N型MOSFETとで構成されたモニタ手段がN型MOSFETのドレイン電流をモニタし、そのモニタされた電流値に応じて決められるモニタ用N型MOSFETのドレイン電位と、あらかじめ決められた基準電位とを比較手段によって比較して出力し、モニタ用N型MOSFETの基板電圧にフィードバックすることによって、集積回路本体に配置された複数のN型MOSFETのそれぞれの閾値Vthをそろえること、もしくは、それぞれのドレイン電流Idsがそろえることができる。このように、N型MOSFETの閾値Vthもしくはドレイン電流Idsがそろった値となり、集積回路本体の複数のN型MOSFETのドレイン電流を最適な値に調整される。この調整により、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつきプロセスばらつき依存性を少なくすることができる。したがって、半導体集積回路装置の動作安定性の向上を図ることができる。さらに、寄生バイポーラや、GIDL効果のリーク成分をキャンセルすることができ、モニタ手段のモニタ用N型MOSFETの本来のしきい値、飽和電流を確保できる基板電圧を印加することが可能となる。また、請求項2に記載した発明は、前記リーク電流キャンセル用N型MOSFETの基板となるウエル領域は、前記モニタ用N型MOSFETの基板となるウエル領域と分離されていることを特徴とする。これにより、モニタ手段のN型MOSFETとリーク電流キャンセル用N型MOSFETの間の寄生バイポーラによるリーク電流成分をなくすことが可能となり、モニタ手段のN型MOSFETの本来のしきい値、飽和電流を確保できる基板電圧を印加することが可能となる。請求項1に記載した発明によれば、半導体基板上に複数のN型MOSFETを備えた集積回路本体と、複数のN型MOSFETのうちの少なくとも一つのドレイン電流をモニタするモニタ手段と、前記ドレイン電流が一定になるように、半導体基板の基板電圧を制御する基板電圧調整手段とを具備したことにより、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された半導体集積回路装置の特性のばらつきプロセスばらつき依存性を少なくすることができる。よって、半導体集積回路装置の動作安定性の向上を図ることができる。また、モニタ手段が、電流源と、複数のN型MOSFETと同一基板上に形成されたモニタ用N型MOSFETと、を具備し、基板電圧調整手段は、前記モニタ用N型MOSFETのソース端子と、集積回路本体の複数のN型MOSFETのソース端子と、を接地電位に接続した状態で、モニタ用N型MOSFETのドレイン電位と、あらかじめ決められた基準電位と、を比較する比較手段を具備し、比較手段による比較結果に基づいて出力された出力電圧を、モニタ用N型MOSFETの基板電圧にフィードバックしたことによって、集積回路本体に配置された複数のN型MOSFETのそれぞれの閾値Vthをそろえること、もしくは、それぞれのドレイン電流Idsがそろえることができる。このように、N型MOSFETの閾値Vthもしくはドレイン電流Idsがそろった値となり、集積回路本体の複数のN型MOSFETのドレイン電流を最適な値に調整できる。これによって、半導体集積回路装置の温度が変化した場合のドレイン電流の温度依存性を少なくするようにでき、また、製造プロセスによって完成された個々の半導体集積回路装置の特性のばらつきプロセスばらつき依存性を少なくすることができる。さらに、寄生バイポーラや、GIDL効果のリーク成分をキャンセルすることができ、モニタ手段のモニタ用N型MOSFETの本来のしきい値、飽和電流を確保できる基板電圧を印加することが可能となる。また、請求項2に記載した発明によれば、モニタ手段のモニタ用N型MOSFETとリーク電流キャンセル用N型MOSFETの間の寄生バイポーラによるリーク電流成分をなくすことが可能となり、モニタ手段のモニタ用N型MOSFETの本来のしきい値、飽和電流を確保できる基板電圧を印加することが可能となる。以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。第1の実施の形態図1は、本実施の形態に係る半導体集積回路装置10Aを示す回路図である。図1に示すように、半導体集積回路装置10Aは、P型MOSFET11Aと定電流源12Aとからなるモニタ手段15Aと、比較部13A比較手段とからなる閾値Vth一定回路14A基板電圧調整手段と、集積回路本体16Aとを具備する。第1の実施の形態において、MOSFETの閾値Vthは、例えば、VDD=1Vのとき、Ids=50nA×W/Lとなる場合のVgsゲートソース間電圧をVthとした。なお、Idsは、MOSFETのソース-ドレイン間電流であり、WはMOSFETのチャネル幅、LはMOSFETのチャネル長である。P型MOSFET11Aは、集積回路本体16Aと同じ基板上に配置されたものである。本実施の形態においては、このP型MOSFET11Aのトランジスタサイズを、チャネル幅:W=1.2μm,チャネル長:L=0.12μmとする。なお、定電流源12A及び比較部13Aは、集積回路本体16Aと同じ基板上に配置されたものであってもよく、あるいは、同じ基板上に配置されていないものでもよい。また、定電流源12Aは、温度依存性がないものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記温度依存性がないということに対し、20PPM/°C以下と定義する全く温度依存がないという意味ではない。また、定電流源12Aは、500nAを供給するものとする。比較部13Aは、例えばオペアンプやOTAなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。P型MOSFET11Aのソースは、定電流源12Aに接続され、P型MOSFET11Aのドレインは、集積回路本体16Aの接地電位VSSに接続され、P型MOSFET11Aのゲートは、集積回路本体16Aの電源電圧VDD以下の任意の電圧17Aに設定され、且つ集積回路本体16Aの電源電圧VDDと前記任意の電圧17Aの差分は、常に固定された関係を持ち、ここでは、この差分を0.4Vと設定する。つまり、P型MOSFET11Aのゲート電圧は0.6Vである。比較部13Aの基準入力IN1の電圧値は、集積回路本体16Aの電源電圧VDDに設定され、比較部13Aの被測定入力IN2はP型MOSFET11Aのソースに接続され、比較部13Aの出力は、P型MOSFET11Aの基板電圧BPに接続され、比較部13Aの出力レンジの上限は、集積回路本体16Aの電源電圧VDD以上であり、下限は、集積回路本体16Aの電源電圧VDD以下である。ここで、比較部13Aの出力レンジは、0.6V~2.0Vの電圧レンジとする。上述の比較部13Aの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部19Aリミット手段を通して基板電圧BPを出力することができる。以下、PMOS側の基板電圧BPを出力する比較部13Aにリミッター部19Aを備えた一例を挙げ説明する。図2は、リミッター部19Aを備えた比較部13Aの一例を示す回路図である。図2に示すように、比較部13Aは、オペアンプ部18Aと、リミッター部19Aを備えており、リミッター部19Aは、レジスタ111A,112A、コンパレータ113A,114A、リミッター用MOSFET115A,116Aを備えている。次に、上記のリミッター部19Aによって、リミット電圧値を決める一方法について、以下説明する。まず、製造工程が完了した後の半導体集積回路装置10Aにおいて、ソース-基板間の電位差を0からマイナス側に遷移させ、P型MOSFET11Aのドレイン電流Idsが最低の値になったときの電圧値をレジスタ111Aに格納する。次に、ソース-基板間の電位差を0からプラス側に遷移させ、P型MOSFET11Aのドレイン電流Idsが最高の値になったときの電圧値を別のレジスタ112Aに格納する。レジスタ111Aに格納された電圧値上限リミット電圧と出力しようとする電圧BPとをコンパレータ113Aで比較し、コンパレータ113Aの出力がゲートに接続されたリミッター用MOSFET115Aをオン/オフさせることにより、基板電圧BPの上限に制限を加えることができる。基板電圧BPの上限基板電圧調整手段の出力電圧値の上限は、P型MOSFET11AにGIDL効果が発生しない範囲の電圧に設定されることが好ましい。また、レジスタ112Aに格納された電圧値下限リミット電圧と出力しようとする電圧BPとをコンパレータ114Aで比較し、コンパレータ114Aの出力がゲートに接続されたリミッター用MOSFET115Aをオン/オフさせることにより、基板電圧BPの下限に制限を加えることができる。負の基板電圧バックバイアスをかけすぎると、GIDL効果により閾値Vth一定回路14Aのフィードバックのゲインの極性が変わり、フィードバック系がデッドロック適切なフィードバックがかからなく、フィードバック系が異常な状態で安定化してしまうことを起こす。なお、参考として非特許文献5のIds-Vgs特性Fig8を図3に示す。図3では、バックバイアスが大きいVbb=-2.3VではGIDL効果によるドレイン電流Idsが大きくなっている。また、電流源の配置の仕方によっても、フィードバック系がデッドロックを起こす場合がある。また、正の基板電圧フォワードバイアスをかけすぎると、MOSFETがバイポーラ特性を示し、閾値Vth一定回路14Aのフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こし易くなる。なお、図4にP型MOSFETに対する基板電圧Vbsを変化させたときのドレイン電流Idsのシミュレーション値を示す。図4に示すように、MOSFETに所定の電圧以上のフォワードバイアス図4ではマイナス側をかけるとドレイン電流Ids電流が減少する。このため、リミット電圧値は、デッドロックを防ぐ限界電圧及びフィードバック系が発振を防ぐ限界電圧が反映されることが重要である。上記のような、デッドロックを防ぎ、フィードバック系が発振を防ぐために、基板電圧BPの下限基板電圧調整手段の出力電圧値の下限は、P型MOSFET11Aがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。更に、基板電圧BPの上限基板電圧調整手段の出力電圧値の上限は、P型MOSFET11AにGIDL効果が発生しない範囲の電圧に設定されることが好ましい。上述の例では、レジスタ111A,112Aに格納した場合を示したが、リミット電圧値は、トリミング技術などによって得られた固定電圧値に設定し、コンパレータ113A,114Aに入力させてもよい。また、製造工程が完了した後の半導体集積回路装置10Aの出来上がりの特性をあらかじめ、別の索引データベースに格納しておき、任意の測定ポイントのみで、上記のリミット電圧値を決定してもよい。更に、製造後の経時劣化を反映するため、半導体集積回路装置10Aに、随時上記のリミット電圧値の決定方法を実行し、リミット電圧値を変更してもよい。例えば、P型MOSFET11の基板電圧BPが1V時、被測定電圧が1.1Vであったとすると、比較部13の出力電圧は下がり、被測定電圧が1Vであるように調整される。閾値Vth一定回路14Aは、MOSFETのソース-基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御するものであり、集積回路本体16Aに配置された複数のP型MOSFETのそれぞれの閾値がそろった値となる。第2の実施の形態図5は、本実施の形態に係る半導体集積回路装置10Bを示す回路図である。図5に示すように、半導体集積回路装置10Bは、N型MOSFET11Bと定電流源12Bとからなるモニタ手段15Bと、比較部13B比較手段とからなる閾値Vth一定回路14B基板電圧調整手段と、集積回路本体16Bとを具備する。第2の実施の形態において、MOSFETの閾値Vthは、例えば、VDD=1Vのとき、Ids=50nA×W/Lとなる場合のVgsゲートソース間電圧をVthとした。なお、Idsは、MOSFETのソース-ドレイン間電流であり、WはMOSFETのチャネル幅、LはMOSFETのチャネル長である。N型MOSFET11Bは、集積回路本体16Bと同じ基板上に配置されたものである。本実施の形態においては、このN型MOSFET11Bのトランジスタサイズを、チャネル幅:W=1.2μm,チャネル長:L=0.12μmとする。なお、定電流源12B及び比較部13Bは、集積回路本体16Bと同じ基板上に配置されたものであってもよく、あるいは、同じ基板上に配置されていないものでもよい。また、定電流源12Bは、温度依存性がないものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記温度依存性がないということに対し、20PPM/°C以下と定義する全く温度依存がないという意味ではない。また、定電流源12Bは、500nAを供給するものとする。比較部13Bは、例えばオペアンプやOTAなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。N型MOSFET11Bのドレインは、定電流源12Bに接続され、N型MOSFET11Bのソースは、集積回路本体16Bの接地電位VSSに接続され、N型MOSFET11Bのゲートは、集積回路本体16Bの接地電位VSS以上の任意の電圧17Bに設定され、且つ集積回路本体16Bの電源電圧VDDと前記任意の電圧17Bの差分は、常に固定された関係を持ち、ここでは、この差分を0.4Vと設定する。比較部13Bの基準入力IN1の電圧値は、半導体集積回路装置10Bの電源電圧値に設定される。比較部13Bの被測定側入力IN2はN型MOSFET11Bのドレインに接続され、比較部13Bの出力は、N型MOSFET11Bの基板に接続され、比較部13Bの出力レンジの上限は、半導体集積回路装置10Bの接地電位以上であり、比較部13Bの出力レンジの下限は、前記半導体集積回路装置10Bの接地電位以下である。ここで、比較部13Bの出力レンジは、-1.0V~0.4Vの電圧レンジとする。上述の比較部13Bの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部19Bリミット手段を通して基板電圧BNを出力することができる。以下、NMOS側の基板電圧BNを出力する比較部13Bにリミッター部19Bを備えた一例を挙げ説明する。図6は、リミッター部19Bを備えた比較部13Bの一例を示す回路図である。図6に示すように、比較部13Bは、オペアンプ部18Bと、リミッター部19Bを備えており、リミッター部19Bは、レジスタ111B,112B、コンパレータ113B,114B、リミッター用MOSFET115B,116Bを備えている。このような出力回路を用いると、リミッター値近傍まで安定して電流を供給できる。基板経由からソースに電流が流れるフォワードバイアス時に安定して基板電圧が得られ、被適用回路の動作安定性に特に効果的である。予め、負電圧を負昇圧回路などで生成しておき、その印加電圧を図6のVDD=-3Vの所に入力する構成を採用することにより、帰還ループの応答性は、良好となる。もし、最終バッファに昇圧回路などを用いると、その生成クロックにより、帰還ループの特性は、離散的となり、応答性が悪くなる。次に、上記のリミッター部19Bによって、リミット電圧値を決める一方法について、以下説明する。まず、製造工程が完了した後の半導体集積回路装置10Bにおいて、ソース-基板間の電位差を0からマイナス側に遷移させ、N型MOSFET11Bのドレイン電流Idsが最低の値になったときの電圧値をレジスタ111Bに格納する。次に、ソース-基板間の電位差を0からプラス側に遷移させ、N型MOSFET11Bのドレイン電流Idsが最高の値になったときの電圧値を別のレジスタ112Bに格納する。レジスタ111Bに格納された電圧値上限リミット電圧と出力しようとする電圧BNとをコンパレータ113Bで比較し、コンパレータ113Bの出力がゲートに接続されたリミッター用MOSFET115Bをオン/オフさせることにより、基板電圧BNの上限に制限を加えることができる。基板電圧BNの上限は、N型MOSFET11Bがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。また、レジスタ112Bに格納された電圧値下限リミット電圧と出力しようとする電圧BNとをコンパレータ114Bで比較し、コンパレータ114Bの出力がゲートに接続されたリミッター用MOSFET115Bをオン/オフさせることにより、基板電圧BNの下限に制限を加えることができる。負の基板電圧バックバイアスをかけすぎると、GIDL効果により閾値Vth一定回路14Bのフィードバックのゲインの極性が変わり、フィードバック系がデッドロック適切なフィードバックがかからなく、系が異常な状態で安定化してしまうことを起こす。また、電流源の配置の仕方によっても、フィードバック系がデッドロックを起こす場合がある。また、正の基板電圧フォワードバイアスをかけすぎると、MOSFETがバイポーラ特性を示し、閾値Vth一定回路14Bのフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こし易くなる。なお、図7にN型MOSFETに対する基板電圧Vbsを変化させたときのドレイン電流Idsのシミュレーション値を示す。図7に示すように、MOSFETに所定の電圧以上のフォワードバイアス図ではプラス側をかけるとドレイン電流Ids電流が減少する。このため、リミット電圧値は、デッドロックを防ぐ限界電圧及びフィードバック系が発振を防ぐ限界電圧が反映されることが重要である。基板電圧BNの下限は、N型MOSFET11BにGIDL効果が発生しない範囲の電圧に設定されることが好ましい。更に、基板電圧BNの上限基板電圧調整手段の出力電圧値の上限は、N型MOSFET11Bがバイポーラ特性を示さない範囲の電圧に設定されることが好ましい。上述の例では、レジスタ111B,112Bに格納した場合を示したが、リミット電圧値は、トリミング技術などによって得られた固定電圧値に設定し、コンパレータ113B,114Bに入力させてもよい。また、製造工程が完了した後の半導体集積回路装置10Bの出来上がりの特性をあらかじめ、別の索引データベースに格納しておき、任意の測定ポイントのみで、上記のリミット電圧値を決定してもよい。更に、製造後の経時劣化を反映するため、半導体集積回路装置10Bに、随時上記のリミット電圧値の決定方法を実行し、リミット電圧値を変更してもよい。閾値Vth一定回路14Bは、MOSFETのソース-基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御するものであり、集積回路本体16に配置された複数のN型MOSFETのそれぞれの閾値がそろった値となる。図23は、前述の図5で示した定電流源12Bの特性を更に理想的な電流源の特性に近づけた構成例である。モニタ対象となるMOSFET234と少なくともチャネル長L及びチャネル幅Wが同じMOSFET233のゲートをMOSFET233のソース電位と同電位にして、そのドレイン電流を源とするカレントミラー回路232を図5中の定電流源12Bに並列に付加したものである。なお、入力端子235、236にはそれぞれ所定の電圧値が印加される。237はオペアンプである。もし、この電流源231がなければ、モニタ素子の基板電圧値が、-0.4Vよりも低くなると通常GIDL効果により、リークが増加してしまい、みかけ上の電流が多くなり、基板電圧値の印加電圧がその分だけ高くなってしまう。しかし、この電流源231では、GIDLの項をキャンセルするので、純粋なMOSFETの閾値、又は、飽和電流を得ることが可能となり、定電流源12Bで構成するよりも更に高精度に調整されたな基板電圧BNが印加される。そして、正の基板電圧フォワードバイアスをかけた場合は、バイポーラ効果により、MOSFET234のリークが増加してしまうが、これをキャンセルすることができる。更に、図23で示したN型MOSFET233、234の基板となるPウエル領域を図24に示す。N型MOSFET233の基板となるPウエル領域と、N型MOSFET234の基板となるPウエル領域とは、その間にNウエル領域が形成されることにより、図24に示すように分離されている。また、前述の図1で示した定電流源12Aに対しても、図23と同様に理想的な電流源の特性に近づけた構成例を図25に示す。モニタ対象となるMOSFET254と少なくともチャネル長L及びチャネル幅Wが同じMOSFET253のゲートをMOSFET253のソース電位と同電位にして、そのドレイン電流を源とするカレントミラー回路252を図1中の定電流源12Aに並列に付加したものである。なお、入力端子255、256にはそれぞれ所定の電圧値が印加される。257はオペアンプである。第3の実施の形態図8は、第3の実施の形態に係る半導体集積回路装置20Aを示す回路図ある。図8に示すように、半導体集積回路装置20Aは、P型MOSFET21Aと定電流源22Aとからなるモニタ手段25Aと、比較部23A比較手段とからなるドレイン電流Ids一定回路24A基板電圧調整手段と、集積回路本体26とを具備する。第3の実施の形態において、MOSFETの飽和電流は、例えば、Vgs=1V、VDD=1V、VSS=0の時のソース-ドレイン間電流とする。ドレイン電流Ids一定回路24AはMOSFETの飽和領域のある任意のゲート電圧値のドレイン電流が一定であるようにMOSFETの基板電圧を制御する回路基板電圧調整手段である。このP型MOSFET21のトランジスタサイズを、チャネル幅:W=1μm,チャネル長:L=0.12μmとする。また、定電流源22Aは、温度依存性がないものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記温度依存性がないということに対し、20PPM/°C以下と定義する全く温度依存がないという意味ではない。また、定電流源22Aは、300μAを供給するものとする。比較部23Aは、例えばオペアンプやOTAなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。P型MOSFET21Aのソースは、定電流源22Aに接続され、P型MOSFET21Aのドレインは、集積回路本体26の接地電位VSSに接続され、P型MOSFET21Aのゲートは、集積回路本体26の接地電位VSSに接続される。比較部23Aの基準入力IN1の電圧値は、集積回路本体26の電源電圧VDDに設定され、比較部23Aの被測定側入力IN2はP型MOSFET21Aのソースに接続され、比較部23Aの出力は、P型MOSFET21Aの基板電圧BPに接続される。比較部23Aの出力レンジの上限は、集積回路本体26の電源電圧VDD以上であり、下限は、集積回路本体26の電源電圧VDD以下である。ここで、比較部23Aの出力レンジは、0.6V~2.0Vの電圧レンジがあるとする。本実施の形態も前述の第1の実施の形態と同様に、比較部23Aの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部19Aリミット手段を通して基板電圧BPを出力することができる。このように、リミット手段を備えた場合の作用効果は、前述の第1の実施の形態と同様である。このようにして、ドレイン電流Ids一定回路24Aは、MOSFETの飽和領域のある任意のゲート電圧値のドレイン電流が、一定であるように基板電圧BPを制御するものであり、集積回路本体26に配置された複数のP型MOSFETのそれぞれのドレイン電流Idsがそろった値となる。第4の実施の形態図9は、第4の実施の形態に係る半導体集積回路装置20Bを示す回路図ある。図9に示すように、半導体集積回路装置20Bは、N型MOSFET21Bと定電流源22Bとからなるモニタ手段25Bと、比較部23B比較手段とからなるドレイン電流Ids一定回路24B基板電圧調整手段と、集積回路本体26とを具備する。第4の実施の形態において、MOSFETの飽和電流は、例えば、Vgs=1V、VDD=1V、VSS=0の時のソース-ドレイン間電流とする。ドレイン電流Ids一定回路24BはMOSFETの飽和領域のある任意のゲート電圧値のドレイン電流が一定であるようにMOSFETの基板電圧を制御する回路基板電圧調整手段である。このN型MOSFET21Bのトランジスタサイズを、チャネル幅:W=1μm,チャネル長:L=0.12μmとする。また、定電流源22Bは、温度依存性がないものを用い、例えば、定電流特性を示すバンドギャップリファレンス回路などによって構成される。なお、ここでは上記温度依存性がないということに対し、20PPM/°C以下と定義する全く温度依存がないという意味ではない。また、定電流源22Bは、600μAを供給するものとする。比較部23Bは、例えばオペアンプやOTAなどで構成される。その入力端子には、少なくとも基準電圧値と被測定電圧値とが入力され、この基準電圧値と被測定電圧値とを比較して、被測定電圧値が基準電圧値より低ければその出力端子から出力される出力電圧値を上げ、高ければ出力電圧値を下げるものである。N型MOSFET21Bのドレインは、定電流源22Bに接続され、N型MOSFET21Bのソースは、集積回路本体26の接地電位VSSに接続され、N型MOSFET21Bのゲートは、集積回路本体26の電源電圧VDDに接続される。比較部23Bの基準入力IN1の電圧値は、集積回路本体26の電源電圧VDDに設定され、比較部23Bの被測定側入力IN2はN型MOSFET21Bのソースに接続され、比較部23Bの出力レンジの上限は、集積回路本体26の接地電位VSS以上であり、比較部23Bの出力レンジの下限は、集積回路本体26の接地電位VSS以下である。ここで、比較部23Bの出力レンジは、-1.0V~0.4Vの電圧レンジとする。本実施の形態は前述の第2の実施の形態と同様に、比較部23Bの出力レンジの上限値あるいは下限値をリミット電圧値としたリミッター部19Bリミット手段を通して基板電圧BNを出力することができる。このように、リミット手段を備えた場合の作用効果は、前述の第2の実施の形態と同様である。このようにして、ドレイン電流Ids一定回路24Bは、MOSFETの飽和領域のある任意のゲート電圧値のドレイン電流が、一定であるように基板電圧BNを制御するものであり、集積回路本体26に配置された複数のN型MOSFETのそれぞれのドレイン電流Idsがそろった値となる。第5の実施の形態図10は、第5の実施の形態に係る半導体集積回路装置30を示す回路図である。図に示すように、半導体集積回路装置30は、前述の第1及び第2の実施の形態で示した閾値Vth一定回路14A,14Bと、内部に帰還バッファ31を備えた集積回路本体36からなる。閾値Vth一定回路14A,14Bの基板電圧BP,BNが集積回路本体36内の帰還バッファ31を構成するN型,P型MOSFETのそれぞれの基板電圧に接続されたものである。次に、本実施の形態における閾値Vth一定回路14A,14Bを用いたことによる効果について、帰還バッファ31の一具体例による評価結果を挙げて説明する。本例において、帰還バッファ31を構成する各MOSFETは以下のパラメータを有する。P型MOSFETのIds=240μA/μm、Vth=0.35V、N型MOSFETのIds=600μA/μm、Vth=0.35V、P型MOSFETのW=2μm、L=0.12μm、N型MOSFETのW=1μm、L=0.12μm、そして、基板電圧BN,BP=0Vフォワードバイアスの場合に、動作温度条件として、T=-40°C低温、T=125°C高温の各温度条件下と、閾値Vth一定回路14A,14Bを用いて、T=-40°C低温において、基板電圧BN,BP=0.35Vフォワードバイアスをかけた場合、また、T=125°C高温において、基板電圧BN,BP=-0.35Vバックバイアスをかけた場合の4通りの場合において、電源電圧を変えて、スタティックノイズマージン幅を回路シミュレーションSPICEにより求めたシミュレーション結果を図11に示す。図11において、横軸は帰還バッファ31の電源電圧値、縦軸は帰還バッファ31のスタティックノイズマージン幅である。図11に示すように閾値Vth一定回路14A,14Bを用いた場合、スタティックノイズマージン幅のばらつき幅は、せばまり、更に、低電圧でも安定な動作が可能である。また、帰還バッファ31の基板電圧に、閾値Vth一定回路14A,14Bを用いた場合、また、閾値Vth一定回路14A,14Bを用いなかった場合のリーク電流の温度依存性を図12に示す。図12において、横軸は温度であり、縦軸は対数表示logしたリーク電流である。図12に示すように、低温時では、リーク電流が若干増えるが、高温時では飛躍的に削減されている。なお、ここでは参照電圧を0.4Vとして低電圧に特化して示したが、高電圧時でVthが低すぎてスタティックノイズマージンが下がる場合は、更にVthを高く設定したいことがある。この場合は、参照電圧値を印加電圧値のある割合になるように、抵抗分割手段などを参照電圧部に用いて設定してもよい。参照電圧を変化させる時は、リミット電圧回路が更に効果を発揮する。例えば、VDD=1Vの時、参照電圧が0.35Vになるように設定しておくと、その割合いは、35である。もし、VDD=2Vになった場合、参照電圧は、0.7Vとなる。しかし、このような値を実現するには、バックバイアスを更にかける必要があり、GIDL効果が出てしまう。これをさまたげるため、リミット回路が有効であるからである。第6の実施の形態図13は、第6の実施の形態に係る半導体集積回路装置を示す回路図である。図13に示すように、半導体集積回路装置40は、前述の第1の実施の形態で示したドレイン電流Ids一定回路24A,24Bと、内部にメモリ回路41一つのメモリセルのみ図示を備えた集積回路本体36からなる。ドレイン電流Ids一定回路24A,24Bの基板電圧BP,BNが集積回路本体36内のメモリ回路を構成するN型,P型MOSFETのそれぞれの基板電圧に接続されたものである。メモリ回路41は、N型MOSFET42によるトランスファゲートと、記憶格納素子43と、ビット線44と、ワード線45とを少なくとも有している。記憶格納素子43としては、例えば、DRAMのキャパシタや、SRAMのCMOSインバータ等が挙げられる。なお、DRAM、SRAM等は、図13に示したメモリ回路41が多数備えられている。そして、N型MOSFET42のドレインは、記憶格納素子43に接続され、N型MOSFET42のソースは、ビット線44に接続され、N型MOSFET42のゲートがワード線45に接続されている。このように、ドレイン電流Ids一定回路24A,24Bにより、集積回路本体46内に基板電圧BP,BNが供給されることにより、メモリ回路41内のN型MOSFET42および図示しない他のP型あるいはN型MOSFETのソース-基板間の電圧値を、サブスレッショルド領域のある任意のゲート電圧値のドレイン電流が、温度依存性、プロセスばらつき依存性がないように制御され、サブスレッシュショルド領域リークによるメモリデータの破壊を防止することができる。第7の実施の形態図14は、第7の実施の形態に係る半導体集積回路装置を示す回路図である。図14に示すように、半導体集積回路装置50は、前述の第1及び第2の実施の形態で示した閾値Vth一定回路14A,14Bと、SRAM回路51一つのメモリセルのみ図示を備えた集積回路本体56からなる。閾値Vth一定回路14A,14Bの基板電圧BP,BNが集積回路本体56内のSRAM回路51を構成するN型,P型MOSFETのそれぞれの基板電圧に接続されたものである。次に、本実施の形態における閾値Vth一定回路14A,14Bを用いたことによる効果について、一具体例による評価結果を挙げて説明する。図15に基板電圧をかけない場合と、Vthが一定となるように基板電圧をかけた場合の各温度の電源電圧とSRAMの読み出しノイズマージンを示す。また、書き込みのノイズマージンの温度依存性の同様のグラフを図16に示す。基板電圧を最適にかけることにより、低電圧時のノイズマージンの温度依存性が削減できる効果がわかる。つまり、低電圧で動作が可能となり、SRAMの低消費電力化を図ることができる。第8の実施の形態図17は、第8の実施の形態に係る半導体集積回路装置を示す回路図である。図17に示すように、閾値Vth一定回路14A,14Bの出力BP,BNをタイミングボロー回路61の基板電圧に用いたものである。タイミングボロー回路61のDは、データ入力であり、CLKは、クロック入力である。このようなタイミングボロー回路61のスタティックノイズマージンは、N型MOSFETのVthで決定される。つまり、閾値Vth一定回路14A,14Bによって、温度依存性、プロセスばらつき依存性を削減できる。また、前述の第7の実施の形態で示したように、リーク電流の削減効果もある。第9の実施の形態図18は、第9の実施の形態に係る半導体集積回路装置を示す回路図である。図18に示すように、半導体集積回路装置70は、閾値Vth一定回路14A,14Bの出力BP,BNを、集積回路本体76内の差動型オペアンプ71を構成するMOSFETの基板電圧に用いたものである。N型MOSFETがばらついていると、差動型オペアンプの出力電圧は、Vth以上であるので、Vthに依存する。しかし、閾値Vth一定回路14A,14Bを用いた場合、Vthは一定となるため、差動型オペアンプの出力電圧はVthに依存せず、一定である。この構成により、差動型オペアンプの出力レンジの下限電圧の温度依存性、プロセスばらつき依存性を削減する効果がある。第10の実施の形態図19は、第10の実施の形態に係る半導体集積回路装置を示す回路図である。図19に示すように、半導体集積回路装置80は、閾値Vth一定回路14A,14Bの出力BP,BNを集積回路本体86内の電圧制御オシレータVCO:VoltageControlOscillator81を構成するMOSFETの基板電圧に用いたものである。バイアス電圧を与えるMOSFETのゲートは、閾値依存を持つと、入力電圧と周波数の特性関係が異なる。このMOSFETの基板電圧を閾値Vth一定回路の出力を与える構成により、入力電圧に対する周波数応答特性の温度依存性、プロセスばらつき依存性を削減する効果がある。なお、図19に示した回路は、一例であり、入力電圧がMOSFETのゲートに入力されるタイプの電圧制御オシレータすべてに効果があるのは、言うまでもない。第11の実施の形態図20は、第11の実施の形態に係る半導体集積回路装置を示す回路図である。図20に示すように、半導体集積回路装置90は、閾値Vth一定回路14A,14Bの出力BP,BNを集積回路本体96内のCMOSロジック回路91の基板電圧として用いたものである。CMOSロジック回路91の遅延値は、di/dt=CVであるので、遅延の温度依存性、プロセスばらつき依存性を削減するものである。なお、図20に示した回路は、CMOSロジック回路の一例であり、あらゆる論理構成のCMOSロジック回路すべてに効果があるのは、言うまでもない。第12の実施の形態図21は、第12の実施の形態に係る半導体集積回路装置100を示す回路図である。図21に示すように、半導体集積回路装置100は、閾値Vth一定回路14A,14Bの出力BP,BNを集積回路本体106内の電流制御オシレータCCO:currentcontroloscillator101のインバータ部の基板電圧として用いたものである。上記の構成をとることにより、第12の実施の形態と同様に、回路の遅延値がそろい、電流制御オシレータ101の発振周波数の温度依存性、プロセスばらつき依存性を削減するものである。第13の実施の形態図22は、第13の実施の形態にかかる半導体集積回路120を示す回路図である。図22に示すように、GM相互コンダクタンス:ゲート電圧の変化に対するドレイン電流の変化の割合一定回路121A,121Bにおいて、P型MOSFET122A及びN型MOSFET122Bは、それぞれゲートとドレインが接続されている。このようにゲートとドレインが接続されている場合、基板電圧をトランジスタのGMと近似することができる。そして、所望の電圧をオペアンプの参照電圧にすることにより、所定の電圧値近傍のGM一定回路が構成できる。上記構成を集積回路本体122内のトランジスタのGMを一定にしたい回路、例えば、カレントミラー回路などに適用することにより、温度依存や電源依存性がないようにトランジスタのGMの一定化が実現できる。第14の実施の形態第14の実施の形態について以下説明する。本実施の形態の一例として、集積回路本体に前述の閾値Vth一定回路及びIds一定回路を混載させた、多ポートレジスタファイルの例を図26に示す。図26に示す多ポートレジスタファイル260は、メモリセル部261と読出しデータ出力回路262とを有して構成されている。この多ポートレジスタファイル260の回路動作を以下説明する。メモリセル部261において、書き込みワード線が活性化されると書き込みビット線を介してデータが書き込まれる。また、メモリセル部261からのデータ読み出しは、読出しワード線が活性化されると、読出しビット線にデータが読み出されて、この読出しデータが更に読出しデータ出力回路により増幅されて出力端子より外部へ出力される。この多ポートレジスタファイルでは、メモリセル部261と読出しビット線のデータを保持するキーパー部263の各MOSFETの基板は、閾値Vth一定回路に接続されている。また、読出しデータ出力回路262を構成している各MOSFETの基板は、Ids一定回路に接続されている。このように、図26に示す多ポートレジスタファイル260では、メモリセル部261のようなノイズマージンの比較的低い回路部あるいは、センシティブな回路部等の基板電圧の調整に閾値Vth一定回路を用い、CMOS等で構成されノイズマージンが比較的高く、且つ、高速動作を要求される読出しデータ出力回路262等には、Idsドレイン電流一定回路を用いている。すなわち、ノイズマージンが所定の値よりも低い部分の基板電圧調整には、閾値Vth一定回路を用い、ノイズマージンが所定の値よりも高い部分の基板電圧調整には、Idsドレイン電流一定回路を用いる。これにより、集積回路本体の高速性を失うことなく、安定動作が実現可能となる。更に、温度依存性の少ない遅延、電力が実現可能となる。次に、上記図26の構成の多ポートレジスタファイルを実際に試作し、測定した結果を図27及び図28に示す。図27は、データ読出しの遅延時間の相対値NormalizedDelayの温度特性である。図28は、動作時の消費電流の相対値Normalizedcurrentの温度特性である。MBBMixedBBは、図26のように、メモリセル部261に閾値Vth一定回路を用い、読出しデータ出力回路262にIdsドレイン電流一定回路を用いた場合の測定結果である。NBBは、閾値Vth一定回路及びIds一定回路の動作をさせずに、基板電圧を変化させなかった場合、つまり、基板電位をMOSFETのソース電圧と同電位とした場合の測定結果である。試作に際し、閾値電圧を意図的にターゲットとなる閾値電圧から約10ずれるようなプロセス条件のウェハと、約-10ずれるようなプロセス条件のウェハとを試作した。この2つのウェハ上には複数のチップが形成されており、これらの複数のチップに対し、それぞれデータ読出しの遅延時間の温度特性及び動作時の消費電流の温度特性を、VDD=0.8V、動作周波数Freq=100MHzの条件下で測定した。約-10ずれるようなプロセス条件のウェハ中、最も遅延時間が速いチップの相対値図27と最も動作時の消費電流の大きいチップの相対値図28をMBBmax、NBBmaxとし、約10ずれるようなプロセス条件のウェハ中、最も遅延時間が遅いチップの値図27と最も動作時の消費電流の小さいチップの相対値図28をMBBmin、NBBminとして示したものである。図27の結果から分かるように、基板電圧が常に一定NBBの場合における遅延時間の最大値と最小値の差よりも、閾値Vth一定回路とIds一定回路を混載した場合MBBMixedBBにおける遅延時間の最大値と最小値の差が小さくなっており、例えば、温度が125°Cの際には、上記最大値と最小値の差が約75まで低減されている。また、図28の結果から分かるように、基板電圧が常に一定NBBの場合における高温動作時の消費電流の最大値と最小値の差が大きくなっているが、閾値Vth一定回路とIds一定回路を混載した場合MBBMixedBBにおける上記最大値と最小値の差は、NBBの場合よりも温度が125°Cのときに約27削減されている。更に、集積回路本体に前述の閾値Vth一定回路及びIds一定回路を混載させた他の一例として、一般的なSRAM回路に適用した例を図29に挙げ説明する。図29に示すように、メモリ部291と周辺部292とは、それぞれの基板が分離され、異なる基板電圧が適用できるように構成されている。すなわち、ノイズマージンの比較的低いあるいは、センシティブなメモリ部291には、閾値Vth一定回路が接続され、ノイズマージンが比較的高く、且つ、入出力回路などの高速動作を要求される部分を含む周辺部292には、Ids一定回路に接続されている。以上、第14の実施の形態においては、閾値Vth一定回路とIds一定回路を混在させて、各種の回路部の基板電位の調整に適用することにより、それぞれの回路の特性を最適化することができる。第15の実施の形態図30は、第15の実施の形態における集積回路本体300の回路レイアウトを模式的に示した図である。本実施の形態における集積回路本体300は、その回路領域が複数4つの領域であるエリアA~Dに分割されている。エリアA~D内又はそれぞれの領域の近傍には、閾値Vth一定回路及びIds一定回路どちらか一方のみでもよいがそれぞれ設けられている。このように、それぞれのエリアA~D毎にそれぞれの領域の基板電圧調整を行う閾値Vth一定回路及びIds一定回路を設けたので、MOSFET素子形成時のドレイン、ソースのイオンドープの局所依存性、ゲート酸化膜圧の局所依存性などが存在した場合、それぞれのエリアA~D毎にMOSFETの特性が異なるものとなってしまう。よって、それぞれのエリアA~D内のモニタ手段が、領域内のMOSFETの特性を反映されていることにより、エリアA~D毎に対応した適正な基板電位の調整が可能となり、集積回路本体300内のMOSFETの閾値Vth及びIdsの不均一性を除去することが可能となる。なお、本基板電圧調整を行う閾値Vth一定回路及びIds一定回路のモニタ手段は、各エリアに複数存在してもよい。これらのモニタ手段は、並列接続されてもよいし、モニタ手段それぞれを時分割にモニタするようにしてもよい。更に、このモニタ手段の配置はエリア内の4隅と中央に設置するとなお一層の効果を発揮する。第16の実施の形態図31は、第16の実施の形態の構成を模式的に示す図である。図31に示すように、本実施の形態においては、デバイス特性基板電圧依存性の異なる種類の図の例では2つのMOSFET群315Vthが高いMOSFET,316Vthが低いMOSFETが混載された集積回路本体310が接続されている。前記MOSFET群315,316は、それぞれデバイス特性が略同一のMOSFETで構成されており、MOSFET群315の基板電圧としては、Vthが高いMOSFETを調整するためのP型MOSFETの閾値Vth一定回路311の出力BPHおよびN型MOSFETの閾値Vth一定回路312の出力BNHが接続されている。また、MOSFET群316の基板電圧としては、Vthが低いMOSFETを調整するためのP型MOSFETの閾値Vth一定回路311の出力BPLおよびN型MOSFETの閾値Vth一定回路312の出力BNLが接続されている。閾値Vth一定回路311,312のモニタ部は、基板電圧が印加されるMOSFET群315のVthに対応した素子315a,315bが用いられ、閾値Vth一定回路313,314のモニタ部は、基板電圧が印加されるMOSFET群316のVthに対応した素子316a,316bが用いられる。以上のような構成をとることにより、デバイス特性基板電圧依存性の異なるそれぞれのMOSFETが要求する閾値Vth、Ids値、GM値に適した基板電圧値を印加することが可能となり、回路のノイズマージンなどにひずみが発生することがなく、安定した動作を実現することが可能となる。第17の実施の形態第17の実施の形態は、周波数-電圧変換回路を有するものであり、この周波数-電圧変換回路の出力が、基板電圧調整手段のモニタ手段を構成するMOSFETのゲートに印加されるように構成されるものである。図32は、本実施の形態の一例として、閾値Vth一定回路323の入力端子322例えば図1の17Aに相当に周波数-電圧変換回路321を接続した一例を示すブロック図である。周波数-電圧変換回路321の入力端子には、クロック発振器325によるクロックを分周又は逓倍したクロックを出力するクロック分周回路又はクロック逓倍回路326の出力クロックが入力されるように接続されている。なお、このクロック分周回路又はクロック逓倍回路326を用いずに、クロック発振器325のクロックをそのまま入力してもよく、あるいは、集積回路本体324のクロック入力にクロック分周回路又はクロック逓倍回路の出力を接続するようにしてもよく、集積回路本体324に供給するクロックと、周波数-電圧変換回路321に供給するクロックとが位相がそろうように、同一のクロック発振源クロック発振器325を元とするクロックがそれぞれ供給されればよい。また、上記周波数-電圧変換回路321の周波数-電圧変換特性は、図33のグラフに示すように、入力したクロック周波数に対し、その出力電圧値が正の勾配であるように変換される特性である。そして、周波数-電圧変換回路321は、例えば、DA変換器、又は、DC-DC変換回路等構成されるものである。以上の構成により、本実施の形態では、閾値Vth一定回路で調整される閾値Vthは、集積回路本体324にクロック低周波数時のほうが高周波時よりも高く設定することが可能となり、低周波数で使用する際MOSFETの素子のリークが削減される効果がある。なお、ここでは、周波数-電圧変換回路321が連続的な例を示したが、回路構成などを簡易化して、離散的な値を出力しても良い。また、モニタ手段がP型MOSFETの場合は、当然ながら、周波数と出力電圧の関係は負の勾配をもつように周波数-電圧変換回路を構成すればよい。なお、本実施の形態では、基板電圧調整手段が閾値Vth一定回路である場合について、周波数-電圧変換回路の適用例を以上のように述べたが、基板電圧調整手段がGM一定回路の場合には、周波数-電圧変換回路によって、図22の121中の定電流源の値を変化させれば、上記閾値Vth一定回路の場合と同様な効果を奏することは勿論である。第18の実施の形態第18の実施の形態は、図34aに示すように、集積回路本体内におけるN型MOSFETの基板電圧BNとN型MOSFETの接地電位VSSとの間の電気容量CBと、前記基板電圧BNとP型MOSFETの基板電位BPとの間の電気容量CAとの関係において、このBN-BP間に容量成分CCを付加することを特徴としている。図35は、本実施の形態を実現するための構成の一例を示す模式図である。本実施の形態の集積回路本体では、P基板350上にNウエル領域351が構成され、このNウエル領域351上にPウエル領域352が構成される。このNウエル領域351上には、集積回路本体を構成するP型MOSFETが存在し、P型MOSFET353のソース354には、コンタクトホール355aを介して、電源電圧VDDが接続されている。また、Pウエル領域352には、コンタクトホール355bを介して基板電圧BPが接続され、Pウエル領域352上に設けられたN型MOSFET356のソース359には、コンタクトホール355cを介して接地電位VSSが接続されている。更に、Nウエル領域351には、コンタクトホール355dを介して基板電圧BNが接続される。なお、GはMOSFETのゲートである。集積回路本体には、上記のようなP型MOSFET353やN型MOSFET356が複数存在し、各MOSFETも同様な構造となっている。通常の集積回路では、上記BN-VSS間の電気容量CBよりもBN-BP間の電気容量CAの方が、大きくなる。これは、Nウエル領域351とPウエル領域352が接する領域の面積は、ソース354とPウエル領域352とが接する領域の面積よりもはるかに大きいためである。このように、電気容量CBが小さいと、BNが変動したときにこの変動が容量結合によってVSSにこの変動が伝わりにくいため、BNの変動とVSSの変動は図34bのようになる。本実施の形態の図35に示す例では図中右側に示すように、BPとショートしないように、MOSFETが形成されたNウエル領域351と分離されたNウエル領域357にコンタクトホール355eを介して接地電位VSSが接続されている。また、このNウエル領域357の中にはPウエル領域358が設けられ、コンタクトホール355fを介してBNと接続されており、これによる容量成分CCがBN-VSS間の電気容量CBに加わる。このように、本実施の形態では、BN-VSS間の電気容量がCBCCと大きくなるため、BNが変動したときの変動が容量結合によってVSSにこの変動が伝わりやすく図34cのように、同位相で変動するので、BNとVSSの電位差Vnsが一定になりやすくなり、集積回路本体における回路動作が安定する。なお、この容量成分CCは、配線間の容量など、図35に示す例以外の他の部分の容量成分で構成されるようにしてもよい。次に、この容量成分CCをゲート容量で構成した一例を図36に示す。図36に示すように、集積回路本体の回路動作に関わらないMOSFET361を設け、このMOSFET361のゲートをBNと接続し、ソースとドレイン及び基板は、VSSに接続するようにする。このように、MOSFET361のゲートを集積回路本体に与える基板電圧側に接続すると、負バイアス側では、常に一定の容量となる。また、正バイアス側では、若干容量値が減少するが、MOSFETの基板のバイポーラ効果があり、基板からソースに流れる電流成分があるので、BNとVSSの変動が同位相になりやすくなり集積回路本体が安定動作する。更に、より好ましくは、BN-VSS間の電気容量CBCCがBP-BN間の電気容量CAより大きくなるように、設定されると上記集積回路本体が安定動作がより確実となる。第19の実施の形態第19の実施の形態は、図1で示した基板電圧調整手段である閾値Vth一定回路のモニタ用MOSFET11Aのゲート17Aに与える電圧を一定とした場合の閾値Vthの温度勾配より、勾配が緩くなるように、上記ゲート17Aに可変電圧を与えるように設定したものである。通常、MOSFETの閾値Vthは温度と共に減少するため、17Aに一定電圧を与えた場合、温度が上昇するにつれ、基板電圧BPは低くなる。これに対し、本実施の形態では、17Aに温度上昇に対して負の勾配となるように可変電圧を与える。例えば、図1において、モニタ用MOSFET11Aのゲートである17Aに一定電圧を与えた場合の基板電圧BPの温度依存性は、図37aの点線のようになるが、17Aに温度に対して負の勾配温度が高い程、印加電圧を低くするの可変電圧を与えた場合は、図37aの実線のように基板電位BPの温度依存性が少なくなる。このように設定することにより、図1における集積回路本体内の各MOSFETの閾値Vthが一定となるように調整する基板電圧調整手段の温度依存性に対して、17Aが一定の電圧である時よりも、この温度依存性を少なくすることが可能となり、より広い温度範囲で前記各MOSFETの閾値Vthをそろえることができる。17Aに温度に対して負の勾配の可変電圧を与えるための電圧印加回路としては、例えば、バンドギャップリファレンス回路などを用いればよい。また、所定の温度までは負の勾配の可変電圧を与え、所定の温度以上になると電圧値が一定となるようにしてもよい。例えば、温度検知回路を付加し、ある温度以上になると、電圧にリミッターがかかる構成にすればよい。本実施の形態では、閾値Vth一定回路が適応された集積回路本体は、高温側、つまり基板電圧が負に印加された状態で、MOSFETのジャンクション容量の減少による集積回路本体の利得を下げることができ、また、温度が変化した場合においても、集積回路本体内の各MOSFETの閾値Vthのばらつきを抑制することができる。このように、閾値Vthのばらつきが少なくなると各MOSFETのスイッチング速度のばらつきが少なくなるので、図37bに示すように、温度が変化しても回路の遅延ばらつきの範囲が広がってしまう現象を防ぐことができる。なお、本実施の形態では、基板電圧調整手段が閾値Vth一定回路の場合について、温度対電圧の関係について述べたが、基板電圧調整手段がGM一定回路においては、図22の所望電圧に適用すればよい。また、同様に図22の121中の定電流源の値を変化させれば、上記閾値Vth一定回路の場合と同様な効果を奏することは勿論である。第20の実施の形態第20の実施の形態は、集積回路本体に電源電圧を供給する電圧供給回路に対して、リミット手段の出力が接続されるように構成するものであり、基板電圧が上限リミット電圧以上の場合には前記電源電圧を上昇させ、基板電圧が下限リミット電圧以下の場合には、前記電源電圧を減少させるように構成されているものである。例えば、図38は、図2で示したリミッター部19Aを備えた比較部13Aから、111Aの上限リミット電圧値とBPの値をコンパレータ381で比較した上限リミット比較信号384と、112Aの下限リミット電圧値とBPの値をコンパレータ382で比較した下限リミット比較信号385とが、集積回路本体に電源電圧を供給する電圧供給回路383に入力するように構成されている。なお、コンパレータ381,382は、リミッター部19A内のコンパレータを用いてもよい。本実施の形態では、上記構成により、もし基板電圧BPが、上限リミット値以上になると、上限リミット比較信号384が電圧供給回路383に伝達され、これにより電圧供給回路383は、出力する電源電圧を上昇させる。このとき出力する電源電圧の上昇ステップは、離散的でもよいし、連続的でもよい、離散的な場合は、約10mV程度の分解能が望ましい。上限リミット比較信号384が、伝達されなくなると、電源電圧の上昇は完了する。また、電圧供給回路383自身も所定の電圧値以上に電源電圧が上昇しないようにするための電源電圧上限値が設定されており、この電源電圧上限値に達しても、まだ上限リミット比較信号384が伝達され続けている場合には、出力する電源電圧は電源電圧上限値に固定される。一方、もし基板電圧BPが、下限リミット値以上になると、リミット比較信号385が電圧供給回路383に伝達され、これにより電圧供給回路383は、出力する電源電圧を下降させる。また、電圧供給回路383自身も所定の電圧値以上に電源電圧が下降しないようにするための電源電圧下限値が設定されており、この電源電圧下限値に達しても、まだ下限リミット比較信号385が伝達され続けている場合には、出力する電源電圧は電源電圧下限値に固定される。なお、上記電源電圧上限値、電源電圧下限値は設定しなくてもよく、またどちらか一方のみ設定してもよい。以上のようにして、本実施の形態では、集積回路本体に供給する電源電圧を可変にすることにより、基板電圧調整手段によるMOSFETのしきい値特性、飽和電流特性、GM特性の改善を更に確実することができる。なお、図38において、基板電位BPにおける比較部である図6で示したリミッター部19Bを備えた比較部13Bを適用してもよいことは、勿論である。なお、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"