"論理入力信号の入力端子をn個nは2以上の自然数備え、前記n個の入力端子の全てに論理値1の論理入力信号が入力したときのみ論理出力信号として論理値1に相当する交流信号を発生し、前記入力端子に入力する論理入力信号の少なくとも1つが論理値0のとき及び回路故障時に交流信号が発生せず論理出力信号が論理値0となるフェールセーフAND回路において、前記入力端子に論理値1に相当する電源枠外レベルの論理入力信号が入力していることを条件として前段から入力する交流信号を後段へ伝達する交流信号伝達部を、前記n個設けて縦続接続し、全ての交流信号伝達部に論理値1に相当する電源枠外レベルの論理入力信号が入力しているときのみ初段の交流信号伝達部の交流信号が最終段の交流信号伝達部まで順次伝達されて論理出力信号として論理値1に相当する交流信号を発生し、少なくとも1つの交流信号伝達部の論理入力信号が論理値0のとき及び回路故障時には最終段の交流信号伝達部から交流信号が発生しない構成とし、各交流信号伝達部を、前段の交流信号伝達部から入力する電源枠外レベルの交流信号をレベル変換して生成した電源枠内レベルの交流信号の入力により電源枠内レベルの交流信号を出力する第1CMOSICと、論理入力信号の入力端子を電源端子とし、当該電源端子に論理値1に相当する電源枠外レベルの前記論理入力信号が入力していることを条件として前記第1CMOSICから出力される交流信号をレベル変換して生成した電源枠外レベルの交流信号の入力により電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する第2CMOSICと、前記第1及び第2CMOSICの各入力側において、CMOSICの入力ラインと低電位側の電源ラインとの間に接続したコンデンサと、を備えて構成したことを特徴とするフェールセーフAND回路。最終段の交流信号伝達部から交流信号が発生したときに、当該交流信号に基づいて前記電源枠外レベルの定電圧出力を生成して外部負荷に供給する定電圧出力回路を備える請求項1に記載のフェールセーフAND回路。前記定電圧出力回路は、外部負荷に定電圧出力を供給する電源部と、該電源部にパルス電圧を供給するスイッチング部と、を備え、前記電源部はインダクタを備え、前記スイッチング部は、前記最終段の交流信号伝達部から交流信号が発生したときに前記インダクタにパルス電圧を供給し、前記インダクタは、前記スイッチング部がオンの期間に電流を充電しオフの期間に放電し、前記オフの期間において、前記電源部の電圧を前記電源枠外レベルの電圧にポンプアップさせて前記定電圧出力を生成する構成とした請求項2に記載のフェールセーフAND回路。初段の交流信号伝達部に、外部の発振回路から電源枠外レベルの交流信号を供給し、この交流信号を電源枠内レベルの交流信号にレベル変換して前記第1CMOSICに入力する構成である請求項1~3のいずれか1つに記載のフェールセーフAND回路。最終段の交流信号伝達部から出力される交流信号に基づいて前記発振回路に供給する帰還信号を生成し、この帰還信号の入力により前記発振回路の交流信号出力動作を自己保持する構成とした請求項4に記載のフェールセーフAND回路。フェールセーフAND回路を組込んだ基板を、ノイズ侵入防止用の導電性シールド部材で覆い、該導電性シールド部材を前記AND回路の電源ラインに直列に介装する構成とした請求項1~5のいずれか1つに記載のフェールセーフAND回路。ところで、従来のこの種のフェールセーフAND回路はバイポーラ型ICIntegratedCircuit:集積回路により実用化されているが、半導体製造プロセスの変遷に伴い、近年の論理回路はCMOSを用いたMOS型ICが主流になっており、バイポーラ型ICが入手し難くなってきている。このため、ダイナミック信号処理を用いたフェールセーフAND回路を、CMOSICCMOS集積回路を用いて形成する必要性が高まっている。しかしながら、CMOSICは、CMOSの信号入力ラインのオープン故障が発生すると、CMOSIC内部に存在する寄生容量に起因して動作が不安定となり、発振現象を起こす可能性がある。このため、この種のダイナミック信号処理を用いたフェールセーフAND回路に適用することが難しいという問題がある。本発明は上記問題点に着目してなされたもので、CMOSICを用いた場合でも、フェールセーフ性を実現できるフェールセーフAND回路を提供することを目的とする。このため、本発明は、論理入力信号の入力端子をn個nは2以上の自然数備え、前記n個の入力端子の全てに論理値1の論理入力信号が入力したときのみ論理出力信号として論理値1に相当する交流信号を発生し、前記入力端子に入力する論理入力信号の少なくとも1つが論理値0のとき及び回路故障時に交流信号が発生せず論理出力信号が論理値0となるフェールセーフAND回路において、前記入力端子に論理値1に相当する電源枠外レベルの論理入力信号が入力していることを条件として前段から入力する交流信号を後段へ伝達する交流信号伝達部を、前記n個設けて縦続接続し、全ての交流信号伝達部に論理値1に相当する電源枠外レベルの論理入力信号が入力しているときのみ初段の交流信号伝達部の交流信号が最終段の交流信号伝達部まで順次伝達されて論理出力信号として論理値1に相当する交流信号を発生し、少なくとも1つの交流信号伝達部の論理入力信号が論理値0のとき及び回路故障時には最終段の交流信号伝達部から交流信号が発生しない構成とし、各交流信号伝達部を、前段の交流信号伝達部から入力する電源枠外レベルの交流信号をレベル変換して生成した電源枠内レベルの交流信号の入力により電源枠内レベルの交流信号を出力する第1CMOSICと、論理入力信号の入力端子を電源端子とし、当該電源端子に論理値1に相当する電源枠外レベルの前記論理入力信号が入力していることを条件として前記第1CMOSICから出力される交流信号をレベル変換して生成した電源枠外レベルの交流信号の入力により電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する第2CMOSICと、前記第1及び第2CMOSICの各入力側において、CMOSICの入力ラインと低電位側の電源ラインとの間に接続したコンデンサと、を備えて構成したことを特徴とする。かかる構成では、入力端子に論理値1に相当する電源枠外レベルの論理入力信号が入力していることを条件として交流信号を順次伝達する交流信号伝達部を、CMOSICを用いて構成し、各CMOSICの入力ラインと低電位側の電源ラインとの間にコンデンサを接続したことにより、CMOSICの信号入力ラインのオープン故障によるCMOSICの発振現象を防止できるようになる。これにより、フェールセーフAND回路にCMOSICを適用しても、回路故障時のフェールセーフ性が確保できるようになる。本発明のフェールセーフAND回路によれば、論理値1に相当する電源枠外レベルの論理入力信号が入力していることを条件として交流信号を順次伝達するよう縦続接続した複数の交流信号伝達部を、CMOSICを用いて構成し、CMOSICの入力ラインと低電位側の電源ラインとの間にコンデンサを接続するようにしたので、CMOSICの信号入力ラインのオープン故障時にCMOSICの出力を固定させることができ、フェールセーフAND回路のフェールセーフ性を確保できる。従って、入手し難いバイポーラ型ICの代わりに容易に入手可能なCMOSICを用いてフェールセーフAND回路を実現できるようになる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明に係るフェールセーフAND回路の一実施形態の回路構成図である。図1において、本実施形態のフェールセーフAND回路10は、縦続接続したn個nは2以上の自然数の交流信号伝達部1-1~1-nと、最終段の交流信号伝達部1-nから電源枠外レベルの交流信号が発生したときに定電圧出力を生成して外部負荷に供給する定電圧出力回路2と、を備えて構成される。各交流信号伝達部1-1~1-nは、入力端子に電源枠外レベルの論理値1に相当する所定レベル以上の論理入力信号X1~Xnが入力していることを条件として交流信号を後段へ伝達するものであり、各交流信号伝達部1-1~1-nは、抵抗R1~R4と、第1及び第2CMOSICA,Bと、各CMOSICA,Bの入力ラインと低電位側の電源ライン本実施形態では、CMOSICAでは接地ライン4、CMOSICBでは電源ライン5であるとの間に接続したコンデンサ、例えば4端子コンデンサC1,C2と、を備える。前記第1CMOSICAは、電源電圧Vccが高電位側の電源ライン5を介して電源端子に印加されるよう構成されており、電源電圧Vccの範囲内である電源枠内レベルの信号を処理する。具体的には、前記電源電圧Vccより高レベルである電源枠外レベルの交流信号を抵抗R1と抵抗R2で抵抗分圧してレベル変換して生成した電源枠内レベルの交流信号が入力すると、入力信号に対して論理の反転した電源枠内レベルの交流信号を出力する。前記第2CMOSICBは、論理値1に相当する電源枠外レベルの論理入力信号X1~Xnが電源端子に印加されるよう構成されており、電源電圧Vccより高い電源枠外レベルの信号を処理する。具体的には、論理入力信号の入力端子を電源端子とし、この電源端子に論理値1に相当する電源枠外レベルの論理入力信号が入力していることを条件として第1CMOSICAから出力される交流信号を抵抗R3と抵抗R4で抵抗分圧してレベル変換して生成した電源枠外レベルの交流信号が入力すると、入力信号に対して論理の反転した電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する。初段の交流信号伝達部1-1には、発振回路3からの電源枠外レベルの交流信号が抵抗R1,R2で電源枠内レベルの信号にレベル変換されて第1CMOSICAの入力に供給されるよう構成されている。前記発振回路3は、常開のスイッチであるスタートスイッチS1のオン操作により電源枠外レベルの電圧V1が供給されることにより駆動する。また、前記電圧V1を、常閉のスイッチであるストップスイッチS2を介して初段の交流信号伝達部1-1の第2CMOSICBの電源端子に印加するよう構成してある。従って、電圧V1は、初段の交流信号伝達部1の論理入力信号X1に相当する。前記定電圧出力回路2は、トランジスタTR、インダクタL、コンデンサC4,C5、ダイオードD1~D3を備えて構成されている。トランジスタTRのゲートには、CMOSICCからの交流信号が印加される。前記CMOSICCは、最終段の交流信号伝達部1-nから電源枠外レベルの交流信号が発生したときに、抵抗R5,R6によりレベル変換された電源枠内レベルの信号入力により、入力信号に対して論理の反転した電源枠内レベルの交流信号を出力してスイッチング部としてのトランジスタTRをオン/オフする構成である。また、このCMOSICCの入力ラインと低電位側の電源ライン4本実施形態では接地ラインであるとの間には、コンデンサ例えば4端子コンデンサC3が接続されている。前記トランジスタTRのドレインは、インダクタLの一次巻線の一端とダイオードD1のアノード側との間に接続されている。ダイオードD1のカソード側は、出力端に並列接続するコンデンサC4の一端に接続されている。インダクタLの一次巻線の他端とコンデンサC4の他端との間には、インダクタLの二次巻線の一端が接続されている。インダクタLの二次巻線にはダイオードD2が直列に接続している。そして、インダクタLの一次巻線及び二次巻線とコンデンサC4には、電源電圧Vccが印加されている。尚、インダクタLは、3次巻線から別の出力Eout2を取り出せるようになっている。このように、コンデンサC4,C5、インダクタL及びダイオードD1~D3によって、外部の負荷に定電圧出力を供給す電源部が形成される。また、本実施形態では、定電圧出力回路2のインダクタLから帰還信号を生成してダイオードD4を介して発振回路3に供給し、発振回路3の発振動作を自己保持する構成としている。次に、本実施形態のフェールセーフAND回路の正常時の動作を説明する。全ての交流信号伝達部1-1~1-nの入力端子に電源枠外レベルの論理値1に相当する所定レベル以上の論理入力信号X1~Xnが入力しているものとする。尚、初段の交流信号伝達部1-1には、常閉のストップスイッチS2を介して電圧V1が論理入力信号X1として入力する。この状態で、常開のスタートスイッチS1のオン操作により発振回路3が駆動すると、発振回路3からは、電源枠外レベルの交流信号として、例えばLレベルがVcc、Hレベルが2Vccのパルス信号が発生する。このパルス信号が初段の交流信号伝達部1-1に入力すると、初段の交流信号伝達部1-1の第2CMOSICBから電源枠外レベルのパルス信号が発生する。即ち、初段の交流信号伝達部1-1では、発振回路3から電源枠外レベルのパルス信号が入力すると、抵抗R1,R2で分圧され電源枠内レベルの信号にレベル変換されたパルス信号が第1CMOSICAに入力する。ここで、第1CMOSICの閾値はVcc/2であるので、抵抗R1,R2の抵抗値をr1,r2とすると、r1Vcc/r1r2<Vcc/2<r12Vcc/r1r2の関係を満足するように抵抗R1,R2の分圧比を設定する。例えば、抵抗R1,R2の抵抗値r1,r2の比をr1:r2=2:1とすればよい。この場合、パルス信号が2VccHレベルのときの第1CMOSICAの入力電圧をVHとし、パルス信号がVccLレベルのときの第1CMOSICAの入力電圧をVLとすると、VH=2Vcc/3、VL=Vcc/3となる。第1CMOSICAの閾値より高いVH=2Vcc/3の信号Hレベルが入力されると、第1CMOSICAの出力は低電位側の電源ライン4の電圧本実施形態では接地電位で0ボルトとなり、Hレベルの入力信号に対して論理の反転したLレベルの信号が出力される。一方、第1CMOSICAの閾値より低いVL=Vcc/3の信号Lレベルが入力されると第1CMOSICAの出力は高電位側の電源ライン5の電源電圧Vccとなり、Lレベルの入力信号に対して論理の反転したHレベルの信号が出力される。第1CMOSICAの出力は、抵抗R3,R4で分圧されて第2CMOSICBに入力する。この場合、初段の交流信号伝達部1-1の入力端子に電源枠外レベルの論理値1に相当する所定レベル以上の信号X1本実施形態ではストップスイッチS2を介して入力される電圧V1が印加されていることを条件として、第2CMOSICBに入力する信号レベルを電源枠外レベルにレベル変換し、且つ、第2CMOSICBの閾値3Vcc/2を跨ぐよう抵抗R3,R4の抵抗値r3、r4の分圧比を設定する。例えば、抵抗R3,R4の抵抗値r3,r4の比をr3:r4=2:1とすればよい。この場合、第1CMOSICAの出力がLレベル接地電位:0ボルトのときの第2CMOSICBの入力電圧をVLとし、第1CMOSICAの出力がHレベルVccのときの第2CMOSICBの入力電圧をVHとし、電圧V1を2Vccとすると、VL=4Vcc/3、VH=5Vcc/3となる。第2CMOSICBの閾値より低いVL=4Vcc/3の信号Lレベルが入力されると、第2CMOSICBの出力は入力端子に印加された電源枠外レベルの論理入力信号となり、Lレベルの入力信号に対して論理の反転したHレベルの信号が出力される。一方、第2CMOSICBの閾値より高いVH=5Vcc/3の信号Hレベルが入力されると、第2CMOSICBの出力は電源ライン5の電源電圧Vccとなり、Hレベルの入力信号に対して論理の反転したLレベルの信号が出力される。第2CMOSICBから発生したパルス信号は、次段の交流信号伝達部1-2に伝達される。上述のようにして、第2CMOSICBから発生したパルス信号は、次段の交流信号伝達部1-2に伝達される。他の交流信号伝達部1-2~1-nも同様に動作し、入力端子に電源枠外レベルの論理値1に相当する所定レベル以上の信号X2~Xnが印加にされていることを条件としてパルス信号を発生する。最終段の交流信号伝達部1-nから電源枠外レベルの論理値1に相当する所定レベル以上のパルス信号が発生すると、抵抗R5,R6とCMOSICCで電源枠内レベルの信号に変換して定電圧出力回路2のトランジスタTRをオン/オフする。このトランジスタTRのオン/オフ動作により、定電圧出力回路2から電源枠外レベルの論理値1に相当する出力Eout1が発生して、図示しない外部負荷、例えばリレー等を駆動する。次に、交流信号伝達部1-1~1-nのフェールセーフ性について説明する。尚、交流信号伝達部1-1~1-nは同じ構成であり、動作も同じであるので、以下では、交流信号伝達部1-1について説明し、他の交流信号伝達部1-2~1-nについては説明を省略する。まず、交流信号伝達部1-1~1-nの論理入力信号X1~Xnの少なくとも1つが論理値0入力レベルが所定レベル未満になると、最終段の交流信号伝達部1-nからパルス信号が発生せず、定電圧出力回路2からは出力が発生せず、その出力Eout1は論理値0となる。次に、交流信号伝達部1-1の故障時について説明する。交流信号伝達部1-1において、抵抗R1にオープン故障断線故障が発生した場合や抵抗R2がショート短絡故障した場合、第1CMOSICAの入力レベルが閾値未満のLレベルに固定され、第1CMOSICAの出力がHレベルに固定される。抵抗R1がショート短絡故障した場合や抵抗R2にオープン故障断線故障が発生した場合、第1CMOSICAの入力レベルが閾値より高いHレベルに固定され、第1CMOSICAの出力がLレベルに固定される。従って、第2CMOSICBの入力レベルが固定されるので、交流信号伝達部1-1から交流信号パルス信号が発生せず、次段の交流信号伝達部1-2に交流信号が伝達されない。また、第1CMOSICAや第2CMOSICBの電源ライン高電位側にオープン故障断線故障が発生した場合、IC内部に存在する寄生ダイオードを通って入力信号が電源ラインに回り込み、CMOSICの電源レベルが入力レベルと同じになる。CMOSICの閾値は電源電圧に依存し、常に電源電圧の1/2となるため、第1CMOSICAや第2CMOSICBの入力レベルが、常に閾値より高いHレベルに固定されることになる。従って、第1CMOSICAや第2CMOSICBの出力がLレベルに固定されて交流信号が発生しなくなる。また、第1CMOSICAや第2CMOSICBの入力ライン図2に×印で示す位置にオープン故障断線故障が発生した場合、コンデンサ本実施形態では4端子コンデンサC1,C2がないと、IC内部に存在する寄生容量の影響により入力レベルが閾値と略同レベルになるため、動作が不安定となり発振現象を生じる虞れがあった。一方、本実施形態のようにコンデンサ4端子コンデンサC1,C2を設けたことによって、第1CMOSICAや第2CMOSICBの入力ラインにおける容量を変えることができる。このため、入力レベルが閾値からずれるので第1CMOSICAや第2CMOSICBの出力が固定されて交流信号が発生しなくなる。以上のように、交流信号伝達部1-1~1-nは、論理入力信号X1~Xnの少なくとも1つが論理値0入力レベルが所定レベル未満になったとき、及び故障発生時には、交流信号が発生せず、出力信号が論理値0となるフェールセーフ性を有している。尚、最終段の交流信号伝達部1-nの交流信号を定電圧出力回路2に伝達するCMOSICCについても同様であり、抵抗R5、R6のオープン故障断線故障発生時やショート短絡故障した場合、また、電源ライン高電位側や入力ラインの各オープン故障断線故障発生時には、出力が固定されて定電圧出力回路2に交流信号が伝達されない。次に、定電圧出力回路2の動作について説明する。定電圧出力回路2は、特開2011-113864号公報に記載された公知の回路である。ここでは、トランジスタTRに交流信号が入力したときの動作について簡単に説明する。尚、この定電圧出力回路2の動作原理の詳細については、特開2011-113864号公報に記載されている。最終段の交流信号伝達部1-nから電源枠外レベルの交流信号が発生し、抵抗R5,R6でレベル変換され、CMOSICCから電源枠内レベルの交流信号がトランジスタTRのゲートに印加されると、スイッチング部としてのトランジスタTRがオン/オフする。このトランジスタTRのオン/オフによりインダクタLにパルス電圧が供給され、インダクタLは、図3に示すように、トランジスタTRがオンの期間tONにインダクタ電流ILを充電しオフの期間tOFFに放電する。そして、このオフ期間において電圧を電源枠外レベルの電圧にポンプアップさせて出力端に接続された外部負荷に出力Eout1として供給する。また、トランジスタTRがオン期間tONに充電したインダクタ電流ILの一部を発振回路3に帰還して発振回路3の動作を自己保持する。出力Eout1は、1次巻線の巻数N1と2次巻線の巻数N2の比に比例Eout1=VccN1/N2している。出力Eout1を電源電圧Vccより高い電源枠外レベルの電圧にするのは、トランジスタTRが断線故障した場合に、電源電圧Vccが直接外部負荷に印加しても外部負荷が誤動作しないようにするためである。また、定電圧出力回路2は、トランジスタTRに入力する交流信号パルス信号の周波数が変動した場合、外部負荷の駆動を停止する狭帯域定電圧出力回路としての機能を有する。即ち、正常動作時にトランジスタTRに入力する交流信号パルス信号の周波数をf0Hz、トランジスタTRのオン期間tONとオフ期間tOFFをtON=tOFF、この時の外部負荷の駆動に必要なインダクタ電流IMとすると、トランジスタTRに入力する交流信号パルス信号の周波数fがf=f0の場合、図4aに示すように外部負荷の駆動に必要なインダクタ電流IMを得ることができ、外部負荷は正常に動作するが、f>f0の場合、図4bに示すように外部負荷の駆動に必要なインダクタ電流IMが得られず外部負荷は駆動しない。また、f<f0の場合、図4cに示すようにインダクタ電流IMが過電流状態となり、電源電圧Vccの供給ラインに過電流防止素子のヒューズを挿入しておくことで、このヒューズが切れることで、外部負荷の駆動を停止できる。このように、定電圧出力回路2によれば、最終段の交流信号伝達部1-nから出力される交流信号の周波数が予め定めた周波数からずれた場合、外部負荷の駆動を停止することができる。このような狭帯域特性を有する定電圧出力回路2を、交流信号伝達部1-1~1-nの後段に設けることにより、CMOSICを用いた本発明のフェールセーフAND回路のフェールセーフ性を、より高めることができる。即ち、CMOSICの入力ラインのコンデンサとCMOSICの入力端との間図2に矢印aで示すのオープン故障断線故障に対してもフェールセーフ性を保つことができる。CMOSICの入力ラインのコンデンサとCMOSICの入力端との間図2に矢印aで示すが、オープン故障断線故障した場合、外部からのノイズによりCMOSICが誤動作し、定電圧出力回路2のトランジスタTRがオン/オフ動作する虞れがある。そのノイズは主に50Hz又は60Hzの商用電源である。このため、前記オープン故障対策として、AND回路の動作周波数を数百kHz程度に設定する。こうすることで、商用信号が入ってきた場合に、定電圧出力回路2のトランジスタTRのオン期間tONが図4cに示すように長くなり、前述したように電源電圧Vccの供給ラインに過電流防止素子のヒューズを挿入しておくことで、ヒューズが切れてAND回路の動作が停止する。逆に、AND回路の動作周波数よりも高い周波数のノイズが入ってきた場合は、トランジスタTRのオン期間tONが図4bに示すように短くなるので、外部負荷を駆動するのに必要なインダクタ電流IMが得ることができず、外部負荷の駆動を停止できる。動作周波数に近い周波数のノイズ対策としては、図5に示すように、フェールセーフAND回路を組込んだ回路基板21をノイズ侵入防止用の導電性シールド部材、例えば銅板22,23等で覆い、ノイズを遮断するとよい。導電性シールド部材で覆う対策は、商用周波数ノイズや高周波ノイズの対策としても有効である。また、図5に示すように、図1のフェールセーフAND回路を組込んだ回路基板21を、ノイズ侵入防止用の導電性シールド部材、例えば銅板22,23等で覆う場合、基板21の表裏にこれら銅板22,23との電気的な接続部24,25を設け、図6に示すように銅板22,23をフェールセーフAND回路10の電源ライン5に直列に挿入するとよい。かかる構成によれば、図6のa点,b点,c点のいずか一箇所でも断線した場合に、フェールセーフAND回路10に電源電圧Vccが供給されず、第1CMOSICAの出力がLレベルに固定され、第2CMOSICBの出力もHレベルに固定される。このため、初段の交流信号伝達部1-1から次段の交流信号伝達部1-2へ交流信号が伝達されず、フェールセーフAND回路10の最終段の交流信号伝達部1-nから交流信号が発生しない。また、図5のように、導電性シールド部材を設けることによって、各CMOSICA~Cの入力ラインと低電位側の電源ラインとの間に浮遊容量が発生し、この浮遊容量によってコンデンサC1~C3と同様の効果を得ることができる。本実施形態では、発振回路3を設けて初段の交流信号伝達部1-1に電源枠外レベルの信号を供給する構成としたが、電源枠外レベルの電圧V1を、スタートスイッチS1を介して直接初段の交流信号伝達部1-1に供給する構成としてもよい。この場合、最終段の交流信号伝達部1-nの出力を初段の交流信号伝達部1-1に帰還するようにすればよい。また、この場合、初段の交流信号伝達部1-1の第2CMOSICBの電源端子には、電圧V1とは別の電源枠外レベルの論理値1に相当する所定レベル以上の信号を、論理入力信号X1として入力させる。また、本実施形態では、CMOSICの入力ラインと低電位側電源ラインとの間にコンデンサを接続する構成としたが、入力ラインと高電位側電源ラインとの間にコンデンサを接続する構成としてもよい。また、定電圧出力回路2は必ずしも設ける必要はなく、例えば最終段の交流信号伝達部1-nの交流出力を倍電圧整流回路により整流して外部負荷に電源枠外レベルの出力を供給するようにしてもよい。"