クロックデータ再生CDR回路であって、該CDR回路は、入力シリアルデータ信号に作用して該入力信号からデータ情報を再生すること、および時刻変更データ信号の中に該再生されたデータ情報を出力することのためのものであり、該CDR回路は、複数の異なる方法のうちの任意のもので実行するように第1の制御信号によって制御可能である第1の回路要素を含む、CDR回路と、利用回路であって、該利用回路は、該時刻変更データ信号の中の通信変更要求を検出するために該時刻変更データ信号を監視すること、およびそのような通信変更要求の検出に応じて該第1の制御信号を変更することのためのものである、利用回路とを含む、集積回路。前記第1の回路要素は、複数の異なる周波数スケールファクターのうちの任意の1つによって、印加された信号の周波数をスケーリングするための回路を含み、前記第1の制御信号は、該第1の回路要素が該周波数スケールファクターのうちのどの1つを採用するかについて影響を及ぼす、請求項1に記載の集積回路。前記CDR回路は、参照クロックループと、データループとを含み、前記第1の回路要素は、該参照クロックループの中のフィードバック信号に作用する、請求項2に記載の集積回路。前記CDR回路は、参照クロックループと、データループとを含み、前記第1の回路要素は、該データループの中のフィードバック信号に作用する、請求項2に記載の集積回路。前記CDR回路は、複数の異なる周波数スケールファクターのうちの任意の1つによって、前記参照クロックループの中のフィードバック信号の周波数をスケーリングするための第2の回路をさらに含み、該第2の回路は、第2の制御信号によって少なくとも部分的に制御可能であり、該第2の制御信号は、該第2の回路が該複数の周波数スケールファクターのうちのどの1つを採用するかについて影響を及ぼし、前記利用回路は、通信変更要求の検出に応じて該第2の制御信号を変更することができる、請求項4に記載の集積回路。前記利用回路は、前記第2の制御信号を変更することなく前記第1の制御信号を変更することができる、請求項5に記載の集積回路。前記利用回路は、前記第1の制御信号を変更することなく前記第2の制御信号を変更することができる、請求項5に記載の集積回路。前記第1の制御信号の変化は、前記第2の回路の動作に影響を及ぼさない、請求項5に記載の集積回路。前記第2の制御信号の変化は、前記第1の回路要素の動作に影響を及ぼさない、請求項5に記載の集積回路。入力シリアルデータ信号に作用して該入力信号からデータ情報を再生するためのクロックデータ再生CDR回路であって、該CDR回路は、参照クロックループと、データループとを含み、該参照クロックループは、第1の複数の異なる周波数分割ファクターのうちの任意の選択可能な1つによって、該参照クロックループの中の第1のフィードバック信号の周波数を割るための第1の回路を含み、該データループは、第2の複数の異なる周波数分割ファクターのうちの任意の選択可能な1つによって、該データループの中の第2のフィードバック信号の周波数を割るための第2の回路を含む、CDR回路と、第1および第2の制御信号を生成するための制御回路であって、該第1および第2の制御信号は、該第1および第2の回路が、該第1および第2の複数の周波数分割ファクターのうちのどの1つをそれぞれ使用するかについてそれぞれ影響を及ぼすために、該第1および第2の回路にそれぞれ印加される、制御回路とを含む、集積回路。前記制御回路は、前記第1および第2の制御信号のうちのいずれか一方を、これらの制御信号のうちの他方を変更することなく、変更することができる、請求項10に記載の集積回路。前記CDR回路は、時刻変更データ信号として前記再生されたデータ情報を出力し、前記制御回路は、通信変更要求について該時刻変更データ信号を監視し、およびそのような通信変更要求に応じて、前記第1および第2の制御信号のうちの少なくとも1つを変更する、請求項10に記載の集積回路。閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループPLL回路と、制御可能な可変量の電荷ポンプ電流を該電荷ポンプ回路に供給するための回路とを含む、集積回路IC。前記供給するための回路を制御して、該供給するための回路が前記電荷ポンプ回路に供給する前記電荷ポンプ電流の量を決定するためのプログラマブル回路をさらに含む、請求項13に記載の集積回路。前記供給するための回路は、電荷ポンプ電流の公称量の制御可能な数の倍数を前記電荷ポンプ回路に供給する、請求項13に記載の集積回路。閉ループ系列において相互に連結される電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を含む位相同期ループ回路と、調節される電圧を該電荷ポンプ回路に供給するための制御可能可変電圧調節器回路であって、該調節される電圧は制御可能に可変である、電圧調節器回路とを含む、集積回路IC。電力供給電圧を有する電力供給信号を、前記制御可能可変調節器回路に供給するための電力供給回路であって、該制御可能可変調節器回路は、該電力供給電圧に対して該調節される電圧を制御可能に変化させることが可能である、電力供給回路をさらに含む、請求項16に記載の集積回路。前記制御可能可変電圧調節器回路によって供給される前記調節される電圧を制御するためのプログラマブル回路要素をさらに含む、請求項16に記載の集積回路。本発明のある可能な側面によれば、集積回路ICは、入力データ信号からクロックおよびデータ情報を再生するためのクロックデータ再生CDR回路を含んでもよい。CDR回路は、複数の異なる方法のうちのいずれかにおいて機能する第1の制御信号によって制御可能である回路要素を含んでもよい。例えば、回路要素は、複数の異なるスケールファクターのうちのいずれかの選択可能な1つによって、CDR回路の中の信号の周波数をスケーリングする例えば、乗算または除算することができてもよい。制御信号は、所与の時に回路要素が採用するスケールファクターに影響を及ぼしてもよいすなわち、スケールファクターの選択を少なくとも部分的に制御する。IC上の他の制御回路は、再生されたデータ情報の中の通信変更要求の発生を検出するために、CDR回路が入力シリアルデータ信号から再生するデータ情報を監視してもよい。制御回路は、CDR回路がどのように動作するかを変更するように、上述の制御信号を変更することによって、そのような変更要求に応答してもよい。本発明のある他の可能な側面によれば、ICは、CDR回路と、制御回路とを含んでもよい。CDR回路は、参照クロックループと、データループとを含んでもよい。これらのループのそれぞれは、それぞれのループの中で再循環するフィードバックする信号の周波数をスケーリングする例えば、乗算または除算するためのそれぞれの周波数スケーリング回路を含んでもよい。各ループで採用されるスケールファクターは、他のループで行われるスケールファクター選択とは少なくとも部分的に無関係に選択可能であってもよい。上述の制御回路は、各ループで行われ、採用されるスケールファクター選択を制御するための少なくとも部分的に別個の制御信号を提供してもよい。制御回路は、これらの制御信号の生成の基礎を、CDR回路が作用する入力シリアルデータ信号からCDR回路が再生する、データ情報の中で生じる通信変更要求に、少なくとも部分的に置く。本発明のなおも他の可能な側面によれば、ICは、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループPLL回路を含んでもよい。ICはさらに、制御可能な可変量の電荷ポンプ電流を電荷ポンプ回路に供給するための回路を含んでもよい。本発明のなおもさらなる可能な側面によれば、集積回路は、閉ループ系列で相互に連結される、電荷ポンプ回路、電圧制御発振器回路、および位相周波数検出器回路を順に含む、位相同期ループ回路を含んでもよい。ICは、調節される電圧を電荷ポンプ回路に印加するための制御可能な可変電圧調節器回路をさらに含んでもよく、調節される電圧は、制御可能に可変である。本発明のさらなる特徴、その性質および種々の利点が、添付の図面および以下の詳細な説明から明白となるであろう。本発明による例示的なCDRおよび関連回路は、1非常に低いジッターおよび広い同調範囲を有する10GHz電圧制御発振器VCO、2高電荷ポンプ電流設定を有する高帯域幅オプション、3オートスピードネゴシエーションのためのPCIEスイッチ、4クイックパスインターコネクトQuickPathInterconnectQPIとして知られている、IntelCorporation規格をサポートする能力、5多重レベル電力供給サポート例えば、a高いVCC1.0V等、高いVCCEH3.0V等、および高電流を必要とする10Gbps等の高速、またはb低いVCC0.77Vまたは0.85V等、低いVCCEH2.5V等、および低電流によってサポートされることができる6Gbps等の低速について、および6上記の2つの速度等級をサポートする制御可能例えば、プログラム可能電荷ポンプ調節器等の特徴をサポートすることができる典型的には、VCCが、IC用の一般電力供給、特に、IC上の回路のデジタル部分である一方で、VCCEHは、IC上のあるアナログ回路用例えば、IC上の他の回路にサービス提供する電圧調節器用の電力供給電圧であってもよい。本発明による、例示的なCDRおよび関連回路は、受信した高速シリアルデータ信号のデータ転送速度において、622メガビット/秒Mbpsから12.5Gbpsまでの連続マルチレート動作を提供することができる。そのような例示的な回路は、CDR周波数を調整するために、約50MHzと644MHzとの間の周波数を有する参照クロック信号を使用する。VCOは、データ転送速度の半分で動作し、動作についての単一のギアを有する。VCOは、約1GHzから約6.25GHzまでの連続同調範囲をサポートする。VCOから下流にある制御可能なスケーラ例えば、除算器は、CDRのデータ範囲を拡張する。例示的な除算器設定は、1、2、4、および8である。第2の制御可能なスケーラ例えば、除算器が、CDRの位相周波数検出器フィードバックループまたは参照クロックループの中で提供される。この第2の除算器に対する例示的な設定は、1、4、5、8、10、12、16、20、および25である。これら2つのスケーラから入手可能な選択の種々の組み合わせは、ICのユーザに利用可能なオプションのより長いリスト例えば、1、4、5、8、10、12、16、20、25、32、または40による全体的な除算を作製することができる。本発明による、例示的なCDRおよび関連回路は、PCIEGen2オートネゴシエーションおよびPCIEGen3オートネゴシエーションのためのオプションをサポートすることができる。データループすなわち、位相検出器PDループは、PCIEGen2オートスピードネゴシエーションについては、5Gbpsから2.5Gbpsまで、および逆もまた同様に、動的に変化することができる。PCIEGen3オートスピードネゴシエーションについては、データループは、8Gbpsから5Gbpsまで、および逆もまた同様に、動的に変化することができる。PCIEGen3からPCIEGen1までのデータ転送速度、およびその逆もまた、動的に可能である。これらのオートネゴシエーション能力は、CDRを再プログラムし、それをリセットし、それを呼び戻して、受信したRX信号にロックする必要性を回避する。本発明のある可能な側面によるCDR回路10の例示的実施形態が、図1に示されている。CDR回路10は、2つのループを含む。これらのループのうちの1つ参照クロックループと呼ばれることもあるは、それらが記述された順番で閉ループ系列の中で相互に連結される、位相周波数検出器PFD30、電荷ポンプCPおよびループフィルタLF32、電圧制御発振器VCOおよびLカウンタ34、PFDマルチプレクサMux42、およびMカウンタ50を含むLおよびMは、本明細書の論議を容易にするために使用される恣意的な指定にすぎない。CDR回路10は、参照クロック信号REFCLKを使用してその周波数を調整するために、この参照クロックループを使用する。VCO34が、REFCLKの周波数に対する所望の関係を有する発振周波数に落ち着くと、CDR回路10は、それらが記述された順番で閉ループ系列の中で相互に連結される、位相検出器PD60、CPおよびLF32、VCOおよびLカウンタ34、およびPDmux44を含む、その他方のループデータループと呼ばれることもあるの使用に自動的に進む。データループの使用は、CDR回路10が、受信した高速シリアルデータ信号RXP/RXNからクロックCLK0/90/180/270およびデータDEVEN/DEVENB、DODD/DODDB情報を再生することを可能にする。ここで、図1の上述の要素をより詳細に検討すると、例えば、CDR回路10を含むICの外部にあるソースからの参照クロック信号REFCLKは、周波数スケーラ例えば、除算器回路20に印加される。この回路は、制御可能選択可能な周波数スケールファクターによって、REFLCLK信号の周波数をスケーリングする例えば、除算することができる。図1に示された例示的実施形態では、このファクターの利用可能な選択肢は、1実際の周波数分割がない、2、および4である。回路20によって実際に選択および採用されるファクターは、M_SEL[1:0]選択制御信号の値論理状態によって制御される。CDR回路10がプログラマブルICPLD、または本明細書で以前に記述された他の種類のプログラマブルIC等に含まれる場合において、M_SEL信号は、ICのプログラム可能な素子構成メモリに由来してもよいそのようなメモリは時には、構成ランダムアクセスメモリCRAMと呼ばれてもよい。そのようなプログラマブルICの典型的な使用は、初期構成または再構成段階を含み、その間に、所望の値がCRAMにプログラム可能である。これらのCRAM値は、ICの後続のユーザモードまたは通常動作モードの動作のための特定の一組の動作特性をICに与える。M_SEL信号は、そのようなCRAM制御信号すなわち、ICに最初にプログラムされ、その後、ICの通常ユーザモード動作を制御するの実施例である。周波数スケーラ例えば、除算器回路20によって出力される参照クロック信号は、さらなる周波数スケーラ例えば、除算器回路22に印加される。この後者の回路は、随意で、DIV2制御信号の論理状態に応じて、2というさらなるファクターで参照クロック信号を割る。DIV2信号は、上述の信号M_SEL[1:0]のような別の選択可能な例えば、プログラム可能に決定された信号となり得る。回路要素20および22は、ICに印加された際に、REFCLK周波数が高すぎる場合、例えばREFCLK信号の周波数が低減されることを可能にするREFCLK信号プリスケーラである。回路22によって出力される参照クロック信号は、位相周波数検出器PFD30への2つの入力のうちの1つに印加される。PFD30への他方の入力は、以前におよび以下でも説明されたように、CDR10の参照クロックループからフィードバックされる信号である。PFD30は、それに印加された2つの信号の位相および周波数を比較する。要素22からの参照クロック信号とのより良好な位相および周波数合致を生じさせるために、フィードバック信号の周波数が増加する必要があることをPFD30が検出した場合、PFD30は、そのUPPF出力リード線にUPパルスを出力する。他方で、要素22からの参照クロック信号とのより良好な位相および周波数合致を生じるために、フィードバック信号の周波数が減少する必要があることをPFD30が検出した場合、PFD30は、DNPFリード線にDOWNパルスを出力する。電荷ポンプCPおよびループフィルタLF32は、PFD30の上述の出力信号を受信する。回路32のループフィルタ部分は、それが受信するUPおよびDOWNパルスの積分器の役割を果たす。例えば、ループフィルタ回路は、UPパルスの発生がDOWNパルスの発生よりも有意に多い頻繁である場合、回路34のVCO部分の発振の周波数を増加させることに適切な方式で、ループフィルタが、回路32の電荷ポンプ部分に要素32の出力33を変化させるように、アナログ低域通過フィルタ回路のように動作してもよい。逆に、DOWNパルスの発生がUPパルスの発生よりも有意に多い頻繁である場合、ループフィルタは、VCO周波数を減少させることに適切な方式で、回路32の電荷ポンプ部分に出力33を変化させる。上述のフィルタリングの反応性は、参照クロックループの反応性および安定性の程度を決定する。以降でさらに説明されるように、要素32が参照クロックループの中で、またはデータループの中で動作しているかに応じて、異なるフィルタ値が使用されてもよい。要素34のVCO部分は、その名前が暗示するように電圧制御発振器を含む。上記で論議されたように、このVCOの発振の周波数は、要素32の出力信号33によってVCOの制御可能な動作周波数範囲内に制御される。VCOによる振動信号出力は、1実際の周波数分割がない、2、4、および8といった4つの異なるスケールファクターによるパラレル周波数スケーリング例えば、除算を例えば、回路34のLカウンタ部分によって受ける。言い換えれば、回路34のLカウンタ部分は、1VCO出力信号周波数、22で割られたVCO出力信号周波数、34で割られたVCO出力信号周波数、および48で割られたVCO出力信号周波数を有する出力信号を生成する。PFDmux回路42は、これらの4つの異なるようにスケーリングされた信号のうちのいずれか1つを選択および出力するように制御可能である。ここで、PFDmux42によって行われる選択およびまた、PDmux44によって行われるおそらく異なる選択の制御についてさらに論議する。図1は、選択制御信号CRU_L_PFD[1:0]、CRU_L_PD[1:0]、PCIE_L、PCIE_M、およびQPI_SWを受信するサブ回路40の一部としてPFDmux42およびPDmux44を示す。これらの信号は、mux42および44の各々によって行われる選択を制御するために、種々の組み合わせで使用することができる。例えば、CRU_L_PFD[1:0]信号は、mux42によって行われる選択を少なくとも部分的に制御するための例えば、M_SEL[1:0]およびDIV2のような、ある他の構成制御信号について以前に説明されているように、CRAMからのプログラム可能信号となり得る。CRU_L_PD[1:0]は、mux44によって行われる選択を少なくとも部分的に制御するための例えば、CRAMからの同様のプログラム可能信号となり得る。他方で、PCIE_LおよびPCIE_Mは、好ましくは、PCIEオートスピードネゴシエーションをサポートするICの通常またはユーザモード動作中に変更の可能性があるより動的な信号である。例えば、CDR10を含むことに加えて、ICが、CDR回路10によって再生されたデータを受信および処理するコアまたは他の信号処理回路図1には示されていないが、図3の120で示されるを含むことを仮定すると、次いで、PCIE_LおよびPCIE_Mは、再生されたデータのうちのあるものに基づいて典型的には少なくともある程度生成される比較的動的な時間変動信号であってもよい。したがって、PCIE_LおよびPCIE_Mは、上述のコア回路の中のいくつかのメモリまたはレジスタに由来してもよいが、これらの信号記憶要素は、好ましくは、より静的なCRAMではなく、むしろ、ICの通常またはユーザモード動作の経過中にそのコンテンツをより動的に修正することができる要素である。QPI_SWは、PCIE_LおよびPCIE_Mについて上記で説明された一般的種類の別の信号である。この信号は、QPI通信プロトコルの一部であるオプションをサポートすることに役立つように使用される。これは、本明細書の以降においてさらに論議される。mux42の出力は、Mカウンタ回路50に印加される。この回路は、ファクター1、4、5、8、10、12、16、20、または25のうちのいずれか1つによって、mux42からのその入力の周波数をスケーリングする例えば、除算することができる。いくつかの信号が、使用するために回路50によって選択される周波数分割ファクターを制御するためにその回路に印加される。これらの選択制御信号は、CRU_M[3:0]、PCIE_M、およびFREQ_100_125を含む。CRU_M[3:0]およびFREQ_100_125は、典型的には、例えば、前述の信号CRU_L_PFD1:0のような例えば、CRAMからのプログラム可能な選択制御信号である。PCIE_Mは再度、以前の段落で説明されたより動的な信号のうちの1つである。回路50の出力信号は、参照クロックループを完成させるためにPFD30にフィードバックされる。参照クロックループの安定性は、同様に前述のUPPFおよびDNPF信号パルスを受信するロック検出器回路70によって監視される。例えば、UPPFおよびDNPF信号パルスの発生の周波数が、十分に長い期間にわたってほぼ同じになる場合、このことは、回路70によって検出することができ、回路70は、次に、VCO34が例えば、高速シリアルデータ入力信号RXP/RXNからデータ情報を再生するためにデータループにおいて使用することに適切である周波数で振動していることを示すPFDMODE_LOCK信号を出力することができる。他の可能な用途において、PFDMODE_LOCK信号は、論理および構成情報回路80に印加される。PDFMODE_LOCK信号のアサーションに続く短い遅延後に、回路80は、そのLCK2REF出力信号をアサートしてもよい。他の可能な用途において、LCK2REF信号は、CPおよびLF回路32に印加される。その回路は、その参照クロックループを使用することから、そのデータループを使用することにCDR10を切り替えさせることによって、LCK2REF信号に応答することができる。例えば、これは、CPおよびLF回路32が、PFD30からのUPPFおよびDNPF信号にもはや応答しなくなり、代わりに、PD60からのUPPおよびDNP信号に略同様の方法で応答することを意味し得る。回路32はまた、その回路のLF部分によって使用されるフィルタパラメータを変更することによって、LCK2REFのアサーションに応答してもよい。LF動作パラメータのそのような変更は、回路32がVCO34の発振周波数の所与の量の変化を生じさせるように、UPパルスの数または発生がDOWNパルスよりも優勢となるほど強くまたはその逆も同様増加させされるように行われてもよい。データループの結果として生じるより優れた安定性は、再生されたクロック等のより優れた安定性のために望ましくてもよい。ここで、データループをより詳細に検討すると、mux回路44は、そのループの要素である。Mux回路44は、特に、それが行う周波数分割ファクター選択がどのように制御されるかに関して、すでに大部分が説明されている。ここで、選択される周波数分割ファクターにかかわらず、mux回路44は、好ましくは、共通の周波数を有するが、90度だけ相互から等しく離間した位相を有する4つの信号を常に出力することがさらに留意される。したがって、回路44の出力のうちの1つが、受信したシリアルデータ信号RXP/RXNの位相に対して0度の位相を有すると仮定される場合、回路44の3つの他の出力は、RXP/RXNに対して、それぞれ、90度、180度、および270度の位相を有する。これら4つの信号は、時には、CLK0、CLK90、CLK180、およびCLK270と呼ばれてもよい。これらの信号は、データループを閉じるようにPD60に印加される。それらはまた、CDRのいわゆる再生されたクロックとして、CDR10から出力することもできる。以前に記述されたように、PD60は、mux44の出力の位相を、受信した高速シリアルデータ信号RXP/RXNの位相と比較する。PD60は、UPPまたはDNPパルスを生成して、mux44出力の位相をRXP/RXNの位相と良好に合致させるために、VCO34の周波数が増加または減少するべきかを示す。これらのUPPおよびDNPパルスは、パルスUPPFおよびDNPFの前述の使用と同様に、これらのパルスを使用するCPおよびLF32に印加される。したがって、CPおよびLF32は、VCO34の周波数に影響を及ぼし続けて、回路34および44の出力を位相においてRXP/RXNと同期または整合した状態を保持する。PD60はまた、RXP/RXNからデータ情報の各連続ビットを再生するために適切である時にRXP/RXNをサンプリングするために、mux44の出力を使用する。結果として生じる再生または時刻変更データは、2対の相補信号として出力されるすなわち、シリアル入力データRXP/RXNの中の各連続偶数ビット位置におけるデータビットについてはDEVENおよびDEVENB、ならびにRXP/RXNの中の各連続奇数ビット位置におけるデータビットについてはDODDおよびDODDB。CDR10は、並行して各連続ビット対1つの偶数および1つの奇数の中に2つのビットを効果的に出力することが、この論議から留意されるであろう。これは、そのビットレートがVCO34の発振の周波数の2倍であるシリアルデータ信号からデータを再生することを可能にする、いわゆるハーフレートアーキテクチャをCDR10に与える。以前に記述されたこれの一実施例のみとして、CDR10は、6.25GHzで振動して、12.5Gbpsデータ転送速度を有するデータ信号RXP/RXNからデータを再生することができる。データループの論議を完了するために、VCOおよびLカウンタ回路34は、CPおよびLF回路32の制御下で動作し続け、ここで、動作Lカウンタ出力選択がmux42ではなくmux44によって行われる。図2は、CDR10がサポートすることができる多くの通信プロトコル、およびこれらのプロトコルをサポートするために動作するために、どのようにCDRの種々の部品が制御されるかといういくつかの実施例を示す。仕様という表題を有する図2の列は、図2の対象となる通信プロトコルを識別する。図2の各行は、その行において識別されるプロトコルをサポートするために使用される種々のCDR10動作パラメータを特定する。PCIEは、100MHz図2の行1-3または125MHz図2の行4-6のいずれか一方の周波数を有するPFD30に実際に印加されるようなREFCLK信号によって動作することができる。要素20および22から上流では、元のREFCLK信号周波数がより高くてもよい。しかし、もしそうであれば、要素20/22は、その周波数を100MHzまたは125MHzまで割るために使用される。以前に記述されたように、PCIEGen1図2の行1または4のデータ転送速度は、2.5Gbps図2の右側の列である。100MHzのREFCLKを有するPCIEGen1図2の行1をサポートするために、Mカウンタ50は、25で割るように設定され、mux42は、Lカウンタ34の1で割った出力を選択するように制御され、mux44は、Lカウンタ34の2で割った出力を選択するように制御され、VCO34の結果として生じる周波数図2のFVCO列は、2500MHzであり、再生されたクロック信号周波数図2のFPLL列、およびCLK0/CLK90/CLK180/CLK270信号の周波数は、1250MHzである。これは、図2の行1に全て示されている。125MHzのREFCLKを有するPCIEGen1図2の行4をサポートするために、Mカウンタ50は、20で周波数を割るように設定され、残りのCDR10動作パラメータは、行1と同じである。100MHzのREFCLKを有するPCIEGen2図2の行2をサポートするために、Mカウンタ50は、25で周波数を割るように設定され、mux42および44の両方は、Lカウンタ34の1で割った出力を選択するように制御され、VCO34は、2500MHzで振動し、再生されたクロック信号周波数もまた、2500MHzであり、サポートされたRXP/RXNシリアルデータ転送速度は、5000Mbpsである。125MHzのREFCLKを有するPCIEGen2図2の行5をサポートするために、Mカウンタ50は、20で周波数を割るように設定されるが、残りのCDR10動作パラメータは、行2と同じである。100MHzのREFCLKを有するPCIEGen3図2の行3をサポートするために、Mカウンタ50は、20で周波数を割るように設定され、mux42は、Lカウンタ34の2で割った出力を選択するように制御され、mux44は、Lカウンタ34の1で割った出力を選択するように制御され、VCO34は、4000MHzで振動し、再生されたクロック信号周波数は、4000MHzであり、サポートされたRXP/RXNシリアルデータ転送速度は、8000Mbpsである。125MHzのREFCLKを有するPCIEGen3図2の行6をサポートするために、Mカウンタ50は、16で周波数を割るように設定されるが、残りのCDR10動作パラメータは、行3と同じである。ここでQPIを参照すると、この規格は、16400MHzのシリアルデータ転送速度RXP/RXN、または23200MHzのシリアルデータ転送速度RXP/RXNといった2つのオプションを有する。両方の場合、133.33MHzの要素20/22による任意の周波数分割後のREFCLK信号周波数を採用する。両方のオプションは、12であるMカウンタ50周波数分割ファクター、およびLカウンタ34の2で割った出力のmux42選択を使用する。しかしながら、6400Mbpsオプションが、mux44の1で割る選択を使用する一方で、3200Mbpsオプションは、そのmuxの2で割る選択を使用する。両方のオプションで、VCO34の周波数FVCOは、3200MHzである。6400Mbpsオプションでは、再生されたクロック信号周波数FPLLまたは位相同期ループの周波数が、3200MHzである一方で、3200Mbpsオプションでは、再生されたクロック信号周波数は、1600MHzである。図3は、図2によって図示される種々の通信プロトコルまたは同様に種々の種類の他のプロトコルをサポートするために、どのようにCDR10を制御することができるかというさらなる側面を示す。図3は、CDR10が、典型的には、IC100の回路の一部であることを示す。本明細書のいくつかの場所で以前に記述されたような構成ランダムアクセスメモリCRAM110もまた、IC100に含まれてもよい。IC100はまた、いわゆる利用回路120また、そのIC100の素子の種類に応じて、コア回路、プログラム可能コア回路、プログラム可能論理コア回路等の他の名前で呼ばれてもよいを含んでもよい。IC100が図3に示される構成を有すると仮定して、RXP、RXN、およびREFCLKのような信号は、IC100を含むより大型のシステムの中の1つ以上の他のIC等の外部ソースから、IC100の入力ピン、端子、またはパッド102/104に印加されてもよい。IC100特に、IC100のCRAM110を最初にプログラムまたは構成するあるいは再プログラムまたは再構成するための信号は、ICの1つ以上の他の入力ピン106に印加されてもよい。そのようにプログラムされた後、CRAM110は、CDR10をおそらく、利用回路120の1つ以上の側面も特定の方法で動作させるための特定の値を有する制御信号を出力する。CRAM110がCDR10に出力する、そのような制御信号の実施例は、上記の信号CRU_L_PD[1:0]、M_SEL[1:0]、DIV2、CRU_M[3:0]、CRU_L_PFD[1:0]、FREQ_100_125等である。本明細書で以前に言われているように、CRAM110からのこれらの信号は、IC100が最初にプログラムされたときに最初に設定され、もし変更されるとしてもICを再プログラムすることのみによって変更することができ、それは、典型的にはあまり頻繁に行われないもし行うことができるとしても、IC10である素子の種類に応じてので、静的すなわち、経時的に一定または少なくとも比較的静的すなわち、比較的低い頻度で変更される可能性があるである。図3はさらに、CDR10の前述の出力信号が、典型的には、利用回路120に印加されることを示す。そのようなCDR10出力信号の実施例は、LCK2REF、PFDMODE_LOCK、DEVEN、DEVENB、DODD、DODDB、CLK0、CLK90、CLK180、CLK270等である。これらは、当然ながら、動的すなわち、時間変動または少なくとも比較的動的な信号である例えば、大部分についてCRAM110の前述の出力信号と比較して。利用回路120は、IC100が何をすることをユーザが所望するにかに応じて、種々の方法のうちのいずれかで、これらの信号のユーザモード利用を行う。例えば、利用回路120は、例えば、シリアル出力ピン122a/bまたはパラレル出力ピン124a-nを介してIC100からそれぞれ出力することができる、さらなるシリアル出力信号TXP/TXNおよび/またはパラレル出力信号POUT1-POUTNを生成するように、いくつかの方法のうちのいずれかでおそらくIC100に入力される他の信号と組み合わせてCDR10によって出力される時刻変更データDEVEN等を処理してもよい。図3はなおもさらに、利用回路120が、CDRの動作のある側面を制御するための付加的な信号をCDR10に印加することを示す。例えば、これらのさらなるCDR10制御信号は、PCIE_L、PCIE_M、QPI_SW等を含むことができる。これらの信号はまた、IC100の通常またはユーザモード中に、それらの値が変化することができるため、動的すなわち、時間変動またはおそらく時間変動として適切に特徴付けられる。これらの信号が極度に急速または頻繁に変化することは典型的ではないが、それらは、CRAM110のより静的な出力信号よりも容易かつ急速に変化することができる。また、以下でさらに詳述されるように、それらは、IC100またはそのCRAM110を再プログラムまたは再構成する必要なく変更することができる。利用回路120が行ってもよい、例えば、時刻変更データDEVEN等の処理の中には、時刻変更データからPCIEオートスピードネゴシエーションコマンドまたは他の情報を抽出することがある。例えば、CDR10は、最初にPCIEGen1通信に従事してもよく、RXP/RXNがその通信の一部として受信する、シリアルデータ信号のうちのいくつかは、そのデータの伝送機が、より速いPCIEGen2またはさらに速いPCIEGen3通信に変更したいことを示してもよい。利用回路120は、そのようなPCIEオートスピードネゴシエーション変更要求のCDR10からの時刻変更データDEVEN等の中の存在を検出する。利用回路120は、CDR10を要求された新しいPCIEサブプロトコルに切り替えさせる例えば、要求された変更に応じて、PCIEGen1からPCIEGen2またはPCIEGen3へために必要とされる方式で、PCIE_LおよびPCIE_M信号の一方または両方の値を変更することによって、そのような要求に応答する。より具体的には、回路が最初にPCIEGen1を行っており、オートスピードネゴシエーション変更がPCIEGen2に要求された場合、利用回路120は、1どの周波数分割ファクターをMカウンタ50が使用するか、および2どのLカウンタ34出力をmux42が選択するかMおよびLPFDが図2のGen1およびGen2について同じであるためを部分的に制御するために使用されるPCIE_M信号の状態を変更する必要はない。しかしながら、利用回路120は、どのLカウンタ34出力をmux44が選択するかLPDが図2のGen1およびGen2について異なるためを部分的に制御するために、その信号が使用されるため、PCIE_L信号の状態を変更する必要がある。別の実施例として、要求がGen1からGen3への変更に対するものである場合、これらのCDR10動作パラメータの全てが、Gen1からGen3へCDR10を切り替えるために変化する必要があるため、利用回路120は、PCIE_L図2のLPDのための制御およびPCIE_M図2のMおよびLPFDのための制御の両方の状態を変更する。PCIEGen変更の全ての他の組み合わせ/方向も可能であるすなわち、Gen2からGen3に、Gen2からGen1に、Gen3からGen1に、およびGen3からGen2に。各場合において、利用回路120は、時刻変更データDEVEN等の一部として要求された変更を検出し、次いで、PCIE_Lおよび/またはPCIE_Mの状態に任意の適切な変更を行う。CDR10は、図2のパラメータ値の対応する水平線または行に示されるような要求された新しい動作モードに切り替わることによって、その制御信号へのそのような変更に応答する。したがって、回路は、任意のPCIEオートスピードネゴシエーション変更要求に自動的かつ動的に応答することができる。ICおよびそのCDR10を任意のPCIEGenから任意の他のPCIEGenに切り替えさせるために、IC100またはそのCRAM110を再プログラムする必要はない。PCIEGen1とPCIEGen2との間の変更は、CDR10をその参照クロックループの使用に戻す必要なく達成することができる。しかしながら、PCIEGen1とPCIEGen3との間、およびPCIEGen2とPCIEGen3との間の変更は、その参照クロックループの使用に短期間戻るようにCDR10に要求してもよい。QPIでは、利用回路120は、QPI_SW信号を制御して、図2の行7および8に示される2つの形態のQPIの間のオートスピードネゴシエーション変更要求に応答するために、同様に動作することができる。この目的で、QPI_SW信号は、mux44によって行われるLカウンタ34出力選択を部分的に制御するという点で、PCIE_L信号のようである。完全性のために、図4および5は、mux44図4およびmux42図5によって行われる選択を制御するために使用することができる例示的な制御信号デコーダ論理を示す。このデコーダ論理は、図1のサブシステム40の一部である選択制御回路によって実装することができる。図4では、例えば、CRU_L_PD信号が、CRAM110図3に由来することができる一方で、PCIE_LおよびPCIE_M信号は、利用/制御回路120からのより動的な信号となり得る。同様に、図5では、CRU_L_PFD信号が、CRAM110に由来することができる一方で、PCIE_LおよびPCIE_Mは、図4と同じである。PCIE通信プロトコルのうちのいずれかを使用することが所望される場合、CRU_L_PDおよびCRU_L_PFD信号は、全て0に設定される。図4は、CFU_L_PDの条件下でPCIEGen1を実装することに適切であるように、mux44にLカウンタ34の2で割った出力を選択させるように、PCIE_M=0とPCIE_L=1との組み合わせが復号されることを示す。図4はさらに、PCIEGen2を実装することに適切であるように、mux44にLカウンタ34のバイパスまたは1で割る出力を選択させるように、PCIE_M=0およびPCIE_L=0が復号されることを示す。図4はなおもさらに、mux44に、PCIEGen3を実装することに適切でもあるLカウンタ34のバイパス出力を選択させるように、PCIE_M=1およびPCIE_L=1も復号されることを示す。ここで図5を参照すると、その図は、PCIEGen1を実装することに適切であるように、mux42にLカウンタ34のバイパスまたは1で割る出力を選択させるように、PCIE_M=0、PCIE_L=1、およびCRU_L_PFD=00が復号されることを示す。図5はさらに、PCIEGen2を実装することに適切であるように、mux42にLカウンタ34のバイパス出力を選択させるように、PCIE_M=0、PCIE_L=0、およびCRU_L_PFD=00も復号されることを示す。図5はなおもさらに、PCIEGen3を実装するのに適切であるように、mux42にLカウンタ34の2で割った出力を選択させるように、PCIE_M=1、PCIE_L=1、およびCRU_L_PFD=00が復号されることを示す。図4および5のそれぞれの下の3行では、DCは気にかけないを表し、CRU_L_PDおよびCRU_L_PFD信号のうちのいずれかが非ゼロすなわち、2進数の1値を含む時に、PCIE_MおよびPCIE_Lが無視されることを意味する。それが起こる時に、ユーザは、何らかの非PCIE通信プロトコルまたは少なくともCDR回路10の中でPCIEのような条件を使用しないプロトコルを選んでいる。そのような場合において、PCIE_MおよびPCIE_L信号は、全く使用されず、CRU_L_PDおよびCRU_L_PFD信号のみが、それぞれmux44および42によって行われる選択を制御するために復号される。例えば、図4は、CRU_L_PD=01が、mux44にLカウンタ34の2で割った出力を選択させるように復号され、CRU_L_PD=10が、mux44にLカウンタ34の4で割った出力を選択させるように復号され、CRU_L_PD=11が、mux44にLカウンタ34の8で割った出力を選択させるように復号されることを示す。図5は、CRU_L_PFDの同様の値が、mux42にLカウンタ34の同様の出力を選択させるように復号されることを示す。図6および7は、要素34、42、および44の部分の例示的な構造および動作を含む、図4および5に示されるものを実装するための論理の例示的実施形態を示す。例えば、図6および7の両方は、回路34のLカウンタ部分が、直列に接続された、3つの2で割る周波数分割器150a-cとして構築されてもよいことを示す同じ回路要素150a-cが図6および7の両方に示されている。ANDゲート160a-fのそれぞれはその順に、上から下への順に図4の水平行のうちのそれぞれ1つの中の論理を実装する。ANDゲート入力における小さい白丸は、ANDゲートの回路の残りの部分によって見られるとき、その入力の論理反転を示す。ORゲート162aは、ANDゲート160aおよび160dの出力を論理的に組み合わせるすなわち、ORゲート162aの出力は、ANDゲート160aまたは160dのいずれか一方の出力がアサートされる時はいつでもアサートされる。ORゲート162bは、ANDゲート160bおよび160cの出力を論理的に組み合わせる。ANDゲート152a-dのそれぞれへの1つの入力は、1Lカウンタ34の1で割ったまたはバイパス出力、2Lカウンタ34の2で割った出力、3Lカウンタ34の4で割った出力、および4Lカウンタ34の8で割った出力のうちのそれぞれ1つである。ANDゲート152aへの他方の入力は、ORゲート162bの出力である。ANDゲート152bの他方の入力は、ORゲート162aの出力である。ANDゲート152cへの他方の入力は、ANDゲート162eの出力である。ANDゲート152dへの他方の入力は、ANDゲート162fの出力である。ORゲート154は、ANDゲート152のうちのどれが現在有効になっているかという出力を伝える。図7は、図5に示されているものを別として、図6と同様である。ANDゲート170a-fの各々は、図5および7の両方において上から下への順で図5のそれぞれの行の中の論理を実装する。ORゲート172aは、ANDゲート170aおよび170bの出力を論理的に組み合わせる。ORゲート172bは、ANDゲート170cおよび170dの出力を論理的に組み合わせる。ANDゲート156a-dのそれぞれへの1つの入力は、Lカウンタ34の1/2/4/8で割った出力のうちのそれぞれ1つである。ANDゲート156a-dへの他の入力は、示されるようにORゲート172a-bまたはANDゲート170e-fに由来する。ORゲート158は、ANDゲート156のうちのどれが現在有効になっているかという出力を伝える。図8は、特に、オートスピードネゴシエーションの状況で、どのように利用/制御回路120がCDR回路10からの時刻変更データ信号DEVEN/DEVENB、DODD/DODDBを使用し得るかという例示的実施形態をより詳細に示す。図8に示されるように、時刻変更データの初期の処理は、時刻変更データの中の連続データワードを識別し、組み立てるための回路210の使用を含む。例えば、これは、シリアルよりもむしろパラレル形態で各連続データを回路210から出力することを含んでもよい。これは、利用および制御回路120の中のさらなる利用回路220によって、任意の所望の目的でのデータの使用を容易にすることができる。回路120の中にはまた、時刻変更データの中の通信変更要求の発生について回路210によって出力される時刻変更データを監視する通信変更要求検出回路230がある。例えば、そのような通信変更要求は、例えば、RXP/RXNをIC100に送信している他のシステム構成要素が、その通信の速度データ転送速度を変更したいときに、オートスピードネゴシエーションの一部として生じることができる。次いで、他のシステム構成要素は、RXP/RXNデータストリームの中に通信変更要求データを含む。回路230は、CDR10から下流で、この変更要求データを検出し、次いで、回路230は、その通信変更要求を通信変更要求復号回路240に伝える。回路240は、要求された通信変更を復号し、要求された新しい通信モード特に、新しい通信速度をサポートするようにCDR10の動作を変更することに適切であるQPI_SW、PCIE_L、およびPCIE_Mのような制御信号の値を出力する。他の補助信号もまた、例えば、新しい通信モードにそのデータグループを使用し始めるまで、CDR10をその参照クロックループの使用に一時的に再び切り替えさせるために回路240から必要とされしたがって、それによって生成されてもよい。前述の内容のうちのいくつかを手短に要約すると、実施例としてPCIEオートスピードネゴシエーションについて、動的信号PCIE_MおよびPCIE_Lの値は、RXP/RXN、CDR10等を介して受信された通信変更要求に応じて、自動的に変化する。これは、PDおよびPFDmux回路44および42におけるLカウンタ出力選択設定を変更することができる。この自動カウンタ選択設定変更は、自動的に、CDR10が異なるデータ転送速度に再ロックすることを可能にする。本発明は、同様に、データ転送速度が、図2の行7および8に示されるように3.2Gbpsから6.4Gbpsの間で変化することができるQPI等の他の通信プロトコルにおいてオートスピードネゴシエーションを可能にする。ここで、本発明のいくつかの他の可能な側面を参照する。着信受信シリアルデータ信号についてのより広い範囲のデータ転送速度をサポートする必要性があることと同時に、より広い範囲の発信伝送シリアルデータ信号ビットレートについての同様の必要性がある。そのような伝送シリアルデータ信号は、いわゆる伝送機位相同期ループTXPLL回路によって時間測定されてもよい。広い帯域幅を有するTXPLL回路は、広い範囲のTXビットレートをサポートすることに役立つ。TXPLLは、例えば、本明細書で以前に説明されたようなCDR回路の一部となり得る。図9は、前述のCDR10の一部としてそのようなTXPLLの例示的実施形態を示す。図1と同じである図9の要素は、両方の図中の同じ参照番号を有し、一般に、これらの共通要素は、再び説明される必要がない。参照番号10は、今度はTXPLLに対する一般参照番号として、図9において再び使用される。図9は、TXCLKにおいて、TXPLL回路がタップされて、伝送機回路からのシリアルデータを時間測定するための信号TXCLKを提供し得ることを示す。PLL帯域幅は、VCO利得以下の式ではKvco、電荷ポンプ電流以下の式ではIcp、ループフィルタ閾値設定以下の式ではR、およびMカウンタ設定以下の式ではMの一次関数であるVCO利得は、VCO出力周波数対VCO制御電圧のプロットの傾きである。有用な概算として、PLL帯域幅BWは、KvcoIcpR/Mに比例する。しばしば非常に厳密である送受信機仕様は、低い伝送機ジッターランダムジッターまたはRJとも呼ばれるのための要件である。例えば、高いデータ転送速度で、TXPLLジッターの関数である伝送機における許容最大ジッターは、1.4ピコ秒ps未満であってもよい。本発明に従ってTXPLL帯域幅を増加させることは、内部PLL雑音を抑制する傾向があり、それは次に、PLL出力におけるジッターを低減する傾向がある。逆に、減少したPLLBWは、PLLが使用する参照クロックREFCLK信号の雑音を抑制することに役立つ。しかしREFCLK信号は、非常にクリーンであるすなわち、雑音を含まない傾向があり、それは、この論議において真であると仮定される。本発明によれば、PLL帯域幅は、高いBWが必要とされるときに、公称値のうちのいくつかの選択可能な倍数のうちの任意のものを用いて、電荷ポンプ回路32で使用されるような電荷ポンプ電流Icpを慎重に制御可能に増加させることによって特に、図9のようなTXPLL用途に対して増加させられる。これを行うための例示的な回路が、図9に示され、図10によってさらに図示されている。図9に示されるように、PLL特にTXPLL回路10は、制御可能に可変の電荷ポンプ電流源回路310によって増強されてもよい。回路310は、電荷ポンプ32によって使用される電荷ポンプ電流Icpを供給する。回路310が供給するIcpの量は、CRAM要素110例えば、図3のCRAM110の部分によって制御されてもよい。いくつかの3つのCRAMビットの種々の値に応じて回路310が供給してもよいIcpの種々の値の実施例が、図10に示されている。例えば、Icpは、関連CRAM設定が000であるときに、40マイクロアンペアのいわゆる公称値を有してもよい。CRAM設定を001に変更することにより、Icpを2倍にさせるすなわち、公称値の2倍、または80マイクロアンペアまで。CRAM設定を010に変更することにより、Icpを公称値の4倍にさせる。図10に示される他のCRAM設定は、10×40マイクロアンペアまたは400マイクロアンペアのの例示的な最大値まで、公称Icpの他の倍数を生成する。本明細書で以前に提供されたPLL帯域幅の式は、増加するIcpがそのような帯域幅を増加させることを実証する。そのような制御可能なIcp増加/減少は、好ましくは、電荷ポンプ32のUPおよびDOWN部分の両方における電流源において採用される。IC上の受信機または伝送機回路に関与し得る本発明の他の可能な側面によれば、VCO34の周波数範囲は、例えば、1GHzから6.25GHzまでの広い連続範囲に拡張されてもよい。したがって、VCO34は、単独で1GHzから6.25GHzまでの周波数をサポートする単一のギアと呼ばれてもよいものを有する。Lカウンタまた、要素34の一部が、周波数範囲をさらに拡張するために、VCOの後に追加される。Lカウンタは、データ転送速度の非常に広く連続的なすなわち、間隙または穴がない範囲内の任意のデータ転送速度に対する便利な周波数においてVCOを動作させるように設定することができる。この点は、図11によって図示されている。具体的には、図11は、0.622Gbpsから12.5Gbpsまでの範囲内で任意のデータ転送速度をサポートできることを示す。これは、20以上のスケールファクターによって分離される下限と上限との間に延在する範囲であるすなわち、12.5Gbpsは、0.622Gbpsの20倍以上である。また、この範囲全体がサポートされるすなわち、サポートは連続的であり、範囲の中にはどこにもサポートされていないデータ転送速度の間隙がない。本発明のなおも他の可能な側面によれば、CDR回路の構造は、電荷ポンプ回路32用の制御可能な可変電圧調節器の出力電圧を含んでもよい。これは、例えば、ICを異なる速度等級カテゴリに仕分けするために使用することができる。ICの全ては、同じ動作速度をサポートできることを目的としていてもよいが、実際に製造されると、いくつかは、他よりも速く動作することができてもよい。より速いICには、より高速の等級を与えることができ、より低速の等級およびより低い販売価格が与えられなければならないより遅いICよりも、高い価格で販売することができる。前述の内容の例示として、電荷ポンプ電圧調節器330に使用される電力供給320図12は、3.0V電力供給であってもよい。本開示の一部を形成する種々の図に図示されるほとんどの他の回路要素と少なくとも違って、電力供給320は、他の図示された回路要素を含むICの回路の一部でなくてもよい少なくともその本源においてはそうではないことに留意されたい。当然ながら、ICは、典型的には、本外部源からIC上の電力使用回路へ電力を運ぶための端子および導体を少なくとも含むため、これらの端子および導体は時には、電力供給回路と呼ばれてもよい。また、図12は、回路要素32が一部である図1および9のようなループ回路の他の要素の図示を省略することによって、おおいに簡略化されていることにも留意されたい。そのような電力供給320を用いて、電荷ポンプ電圧調節器330は、電荷ポンプおよびループフィルタ回路32のコア回路用の電力供給を提供する1.8Vの公称調節出力電圧を生成してもよい。上記で参照したコア回路は、典型的には、電荷ポンプ回路およびループフィルタ回路のアナログ部品を含む。本発明によれば、電圧調節器330は、制御可能に可変の出力調節された電圧を有してもよい。例えば、上述の例示的な場合において、調節された出力電圧は、1.8Vとなり得るか、またはより高速の動作をサポートするように、例えば、公称量の50以上となり得る最大値までのいくつかの異なる量のうちのいずれかによってその公称電圧から高めることができる。より高い可能な電荷ポンプ調節器電圧は、より広い電荷ポンプ動的電圧範囲を提供し、高速動作をサポートするのに役立つ。低速動作について、電力供給320は、電力を節約するように例えば、3.0Vから2.5Vまで低減することができる。デジタル電力供給示されていないが、ICの回路のデジタル部品に使用されるもまた、電力を節約するように例えば、1.0Vから0.85Vまで低減することができる。電荷ポンプ調節器330用の電力供給320が低減されるときに、要素330の調節された出力電圧も低減される。しかし本発明によれば、低い電圧を有する電力供給320が採用される場合でさえも、調節される電圧を高めるためのオプションがある。電荷ポンプ調節器330は、例えば、CRAM110によってプログラム可能に制御された昇圧を使用して、高い出力電圧を提供することができる。結果として、調節器330用の2.5V電力供給320を用いても、回路は、広い出力調節された電圧を提供し、その結果として、6GHzを上回るVCO34出力を生成するように、広い電荷ポンプ32の動的電圧を提供することができる。図13は、調節された昇圧のいくつかの選択可能な値のうちのどれが調節器330によって実装されてもよいかを、いくつかのCRAM110要素によって出力される値がどのように決定してもよいかという実施例を示す。前述の内容は、本発明の原理を例示するにすぎず、本発明の範囲および精神から逸脱することなく、当業者によって種々の修正を行うことができると理解されるであろう。例えば、本明細書で論議されている種々の本発明の側面は、ある実施形態で一緒に全て使用することができ、または他の実施形態は、本発明の側面のうちの1つだけ、または全てより少ないがそれ以上を採用してもよい。本発明の側面のうちの全てより少ないが複数が採用される場合、それは本発明の側面の任意の組み合わせの採用を伴うことができる。本開示の全体を通して、可能な修正の別の実施例として、特定のパラメータ値が記述される。大抵の場合、これらの値は実施例にすぎず、所望であれば、他の好適なパラメータ値を代わりに使用することができる。