第1導電型の第1半導体層を含む半導体基板と、前記半導体基板の一方の表面側から深さ方向に延在し、かつ互いに間隔をおいて前記半導体基板内に設けられた複数の第2導電型の第2半導体層と、前記半導体基板の一方の表面側において一部の前記第2半導体層と接するように設けられた複数の第2導電型の第3半導体層と、前記第3半導体層の表面に選択的に形成された第1導電型の第4半導体層と、前記第1半導体層、前記第3半導体層及び前記第4半導体層の表面側に絶縁膜を介して設けられた制御電極と、前記第3半導体層と前記第4半導体層に接続された第1主電極と、前記第1半導体層の他方の表面に設けられた第1導電型の第6半導体層と、前記第6半導体層に電気的に接続された第2主電極を有するMOSと、前記半導体基板の一方の表面側において一部の前記第2半導体層と接するように設けられた第2導電型の第5半導体層と、前記第1半導体層と、前記第2半導体層と、前記第6半導体層を含んで構成され、前記第5半導体層に接続するクランプ電極に接続された第1ダイオードと、前記制御電極に接続された第7半導体層を含んで構成され、前記第1ダイオードと逆直列になるように前記クランプ電極に接続された第2ダイオードと、を有する半導体装置。前記第1ダイオードの耐圧は、前記MOSの耐圧よりも低い請求項1に記載の半導体装置。前記第1主電極の一部に、前記制御電極の外部への引き出し電極を設け、前記引き出し電極下に前記第1ダイオードと前記第2ダイオードが設けられている請求項1または請求項2に記載の半導体装置。前記第5半導体層同士の間隔は、前記第3半導体層同士の間隔よりも広い請求項1乃至請求項3のいずれか一に記載の半導体装置。前記第2半導体層同士の間隔は、前記MOS側よりも前記第1ダイオード側で広い請求項1乃至請求項4のいずれか一に記載の半導体装置。前記第2半導体層の不純物濃度は、前記第2主電極側から前記第1主電極側へ近づくにつれて高くなっている請求項1乃至請求項5のいずれか一に記載の半導体装置。前記第2主電極側から前記第1主電極側へ近づく際の前記第2半導体層の不純物濃度の変化は、前記MOS側よりも前記第1ダイオード側で大きい請求項1乃至6のいずれか一に記載の半導体装置。前記第1ダイオード側では前記第1半導体層よりも前記第2半導体層の不純物濃度が高く、前記MOS側では前記第1半導体層よりも前記第2半導体層の不純物濃度が低い請求項1乃至7のいずれか一に記載の半導体装置。前記第1半導体層と前記第2半導体層の不純物濃度は、前記MOS側よりも前記第1ダイオード側で高い請求項1乃至請求項8のいずれか一に記載の半導体装置。前記第1主電極と前記第2主電極間に電圧を印加した際に、前記MOSよりも前記第1ダイオードで先にアバランシェ降伏が生じ、ゲート抵抗で生じる電圧降下により前記制御電極に印加される電圧が閾値電圧以上となった際に、前記第2主電極から前記第1主電極に電流が流れて動作する請求項1乃至9のいずれか一に記載の半導体装置。アバランシェ耐量の増大と、オン抵抗の低減とを兼ね備えた半導体装置を提供することである。実施形態の半導体装置は、第1導電型の第1半導体層を含む半導体基板と、前記半導体基板の一方の表面側から深さ方向に延在し、かつ互いに間隔をおいて前記半導体基板内に設けられた複数の第2導電型の第2半導体層と、前記半導体基板の一方の表面側において一部の前記第2半導体層と接するように設けられた複数の第2導電型の第3半導体層と、前記第3半導体層の表面に選択的に形成された第1導電型の第4半導体層と、前記第1半導体層、前記第3半導体層及び前記第4半導体層の表面側に絶縁膜を介して設けられた制御電極と、前記第3半導体層と前記第4半導体層に接続された第1主電極と、前記第1半導体層の他方の表面に設けられた第1導電型の第6半導体層と、前記第6半導体層に電気的に接続された第2主電極を有するMOSと、前記半導体基板の一方の表面側において一部の前記第2半導体層と接するように設けられた第2導電型の第5半導体層と、前記第1半導体層と、前記第2半導体層と、前記第6半導体層を含んで構成され、前記第5半導体層に接続するクランプ電極に接続された第1ダイオードと、前記制御電極に接続された第7半導体層を含んで構成され、前記第1ダイオードと逆直列になるように前記クランプ電極に接続された第2ダイオードとを有する。以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態では第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としても本発明は実施可能である。第1の実施形態図1は第1の実施形態を示す半導体装置1の要部断面図を示しており、図2はその半導体装置1の等価回路図を示している。第1の実施形態に係る半導体装置1は、MOS2と第1ダイオード3、及び第2ダイオード4によって構成されている。また、その半導体装置1は半導体基板に対して、イオン注入法とエピタキシャル法の両方を適宜用いて作製される。本実施形態において、その半導体基板は、第1半導体層であるn-型ドリフト層20として示している。そして、第2半導体層となる複数のp型ピラー層21が、n-型ドリフト層20の一方の表面側から深さ方向に延在し、かつ互いに間隔をおいて設けられる。この結果、p型ピラー層21とn-型ドリフト層20は、周期的に隣接pn接合して設けられてなる、いわゆるスーパージャンクション構造を構成する。スーパージャンクション構造は、p型ピラー層21とn-型ドリフト層20のチャージ量不純物量を同じとすることで、疑似的にノンドープ層を作り出し、高耐圧を保持しつつ、n-型ドリフト層20を通して電気を流すことで、材料限界を越えたオン抵抗の低減を可能にする。n-型ドリフト層20の一方の表面側において、一部のp型ピラー層21と接するように、第3半導体層であるp型ベース層22が設けられる。さらに、p型ベース層22の表面側には第4半導体層であるn型ソース層23が選択的に設けられる。n-型ドリフト層20の一方の表面側において、p型ベース層22が設けられていない一部のp型ピラー層21と接するように、第5半導体層であるp型クランプ層30が設けられる。また、ゲート絶縁膜24が、一方のn型ソース層23から、n-型ドリフト層20を介して隣接した他方のn型ソース層23に至る領域上に設けられる。ゲート絶縁膜24には、例えばシリコン酸化膜等が用いられる。このゲート絶縁膜24を介して、制御電極であるゲート電極25が設けられる。ゲート電極25には、例えばポリシリコン等が用いられる。そして、p型ベース層22とn型ソース層23の上には、第1主電極であるソース電極50が設けられる。ここで、n-型ドリフト層20の他方の表面側には、第6半導体層となるn型ドレイン層26が設けられる。さらに、このn型ドレイン層26の表面側には、第2主電極となるドレイン電極51が設けられ、n型ドレイン層26とドレイン電極51は電気的に接続されている。このドレイン電極51とソース電極50間におけるn-型ドリフト層20とp型ピラー層21、p型ベース層22、n型ソース層23、ゲート絶縁膜24、ゲート電極25、及びn型ドレイン層26によってMOS2が構成されている。また、p型クランプ層30と、その下に設けられたn-型ドリフト層20、p型ピラー層21、n型ドレイン層26によって第1ダイオード3が構成されている。さらに、ゲート電極25を形成している例えばポリシリコン等を用いて、第2ダイオード4がp型クランプ層30の上部に設けられる。図1において、第2ダイオード4は、一例として、ゲート電極25と電気的に接続されたゲート電極25aをカソードとし、第7半導体層となる低濃度半導体層40と、第8半導体層となるp型半導体層41を形成することにより、pinダイオードとして構成されている。そして、第2ダイオード4のp型半導体層41に接続されたクランプ電極52は第1ダイオード3に電気的に接続されている。その際、この第1ダイオード3と第2ダイオード4は、MOS2のゲート電極25とドレイン電極51の間に逆直列に接続されている。また、第1ダイオード3の耐圧は、第1ダイオード3の不純物濃度や厚さ等を調整することによって、MOS2の耐圧よりも低くなるように設けられる。以上のように構成される半導体装置1において、MOS2は、ゲート電極25に閾値電圧以上の所定電圧が印加されると、その直下のp型ベース層22の表層部にチャネルが形成され、n型ソース層23とn-型ドリフト層20とが通電する。その結果、n型ソース層23、n-型ドリフト層20及びn型ドレイン層26を介してソース電極50とドレイン電極51との間に電流が流れ、この半導体装置1はオン状態とされる。図2は、第1の実施形態を示す半導体装置1の等価回路図を示している。まず、ゲート電極25aの引き出し端子である入力端子60にオフ状態の信号0Vを入力した状態で、ソース電極50とドレイン電極51の間に高電圧を印加する。その際、MOS2よりも耐圧が低く設けられている第1ダイオード3で、MOS2よりも先にアバランシェ降伏が生じる。よって、第1ダイオード3から第2ダイオード4、ゲート抵抗61を介して入力端子60へ電流が流れる。電流が流れることでゲート抵抗61による電圧降下が発生し、ゲート電極25に印加される電圧が閾値電圧以上となると、MOS2がオン状態となって、ドレイン電極51からソース電極50に電流が流れる。このようにソース電極50とドレイン電極51の間は第1ダイオード3の耐圧によって決まる電圧でクランプされ、第1ダイオード3ではアバランシェ降伏による電流を流すが、MOS2ではアバランシェ降伏による電流を流さなくとも、ソース電極50とドレイン電極51の間に電流を流すことが可能となる。第1ダイオード3では、寄生バイポーラトランジスタが形成されてないため、MOS2よりもアバランシェ耐量は得られ易い。そして、MOS2をオン状態とさせる電圧降下を発生させれば良いので、アバランシェ電流は小さい。さらに、MOS2に流れる電流は、アバランシェ降伏のようなバイポーラ動作ではなく、ユニポーラ動作であるため破壊し難い。以上のことから、半導体装置1全体として、高アバランシェ耐量を実現することができる。また、第2ダイオード4を挿入している理由は、入力端子60にオン状態の信号例えば、10Vを入力した場合に第1ダイオード3がオン状態となって、入力端子60とドレイン電極51の間に電流が流れることを防ぐためである。このため、第2ダイオード4の耐圧は動作上保証しなければならない入力電圧以上例えば、30V以上の耐圧を有していることが望ましい。このように半導体装置1内に、MOS2よりも耐圧が低い第1ダイオード3と逆直列に接続された第2ダイオード4を構成することで、MOS2のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、MOS2のn-型ドリフト層20の設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。また、さらなる効果として、ソース電極50とドレイン電極51の間に第1ダイオード3が接続されることでソース電極50とドレイン電極51の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。図2では、ゲート抵抗61は、MOS2や第2ダイオード4とは別に設けられ、外部に接続されているように示されているが、MOS2の内部ゲート抵抗としても、内部ゲート抵抗と外部ゲート抵抗の両方を設けても実施可能である。図3は、ショットキーバリアダイオードを用いた場合の第1の実施形態を示す半導体装置1の要部断面図を示している。図1では一例として第2ダイオード4をpinダイオードで示したが、図3に示すように、p型半導体層41を形成せずに低濃度半導体層40とクランプ電極52の界面にショットキー接合42を形成するショットキーバリアダイオードを用いても実施可能である。本実施形態においては、第2ダイオード4をp型クランプ層30の上部に設けたが、第2ダイオード4はクランプ電極52によってp型クランプ層30と電気的に接続されていればよく、その形成場所は特に限定されない。第2の実施形態図4は、第2の実施形態を示す半導体装置1の要部断面図を示している。この第2の実施形態の各部について、図1に示す第1の実施形態の半導体装置1の各部と同一部分は同一符号で示す。第2の実施形態の半導体装置1が第1の実施形態と異なる点は、第2ダイオード4の上部に設けられていたソース電極50の一部に、ゲート電極25aを引き出すゲート電極25bが設け、その下に第1ダイオード3と第2ダイオード4を設けた点である。第1ダイオード3と第2ダイオード4は半導体装置1MOS2のオン状態においては、電流を流さない無効領域である。通常、第1ダイオード3及び第2ダイオード4が設けられている領域は無効領域であることから、本実施形態のように、第1ダイオード3と第2ダイオード4を元々無効領域であるゲート電極25b下に設けることで無効領域の面積を減らすことができ、チップ面積を小さくすることができる。第2の実施形態においても第1の実施形態と同様に、半導体装置1内にMOS2よりも耐圧が低い第1ダイオード3と逆直列に接続された第2ダイオード4を構成することで、MOS2単体のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、MOS2のn-型ドリフト層20設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。また、さらなる効果として、ソース電極50とドレイン電極51の間に第1ダイオード3が接続されることでソース電極50とドレイン電極51の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。第3の実施形態図5は第3の実施形態を示す半導体装置1の要部平面図、図6は図5のX‐A‐X’線における断面を示す要部断面図、図7は第3の実施形態の変形例を示す半導体装置1の要部断面図をそれぞれ示している。この第3の実施形態及び第3の実施形態の変形例の各部について、図1に示す第1の実施形態の半導体装置1の各部と同一部分は同一符号で示す。第3の実施形態の半導体装置1が第1の実施形態及び第2の実施形態と異なる点は、p型クランプ層30同士の間隔をp型ベース層22同士の間隔よりも広く設けた点である。このような構造とすることで、p型クランプ層30の下端部p型ピラー層21の上端部への電界集中を起こさせて、第1ダイオード3の耐圧を低下させることが可能である。例えば、図5に示すように、ゲート電極25の長さxよりも、低濃度半導体層40とp型半導体層41を形成するポリシリコン等の長さyを長くする。その結果、図6に示すように、ポリシリコン等との間に形成されるp型クランプ層30同士の間隔が、ゲート電極25との間に形成されるp型ベース層22同士の間隔よりも広くすることが可能となる。また、図7に示すように、p型クランプ層30下のp型ピラー層21同士の形成周期を広くすることでも、p型ピラー層21の上端部への電界集中を起こさせて、第1ダイオード3の耐圧を低下させることは可能である。第3の実施形態においても第1の実施形態や第2の実施形態と同様に、半導体装置1内にMOS2よりも耐圧が低い第1ダイオード3と逆直列に接続された第2ダイオード4を構成することで、MOS2単体のアバランシェ耐量は低くとも、全体で高アバランシェ耐量を実現することができる。従って、MOS2のn-型ドリフト層20設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。また、さらなる効果として、ソース電極50とドレイン電極51の間に第1ダイオード3が接続されることでソース電極50とドレイン電極51の間の容量が大きくなり、スイッチング速度の制御性向上も期待できる。第4の実施形態図8のaは第4の実施形態を示す半導体装置1の要部断面図であり、bはaに示す部分の縦方向深さ方向の不純物濃度プロファイルを示すグラフを示している。図8bにおいて長鎖線はn-型ドリフト層20の濃度プロファイルを示すグラフ、実線はp型ベース層22下におけるp型ピラー層21の濃度プロファイルを示すグラフ、破線はp型クランプ層30下におけるp型ピラー層21の濃度プロファイルを示すグラフをそれぞれ示している。また、図9、10は第4の実施形態の変形例を示しており、図9または図10のaは半導体装置1の要部断面図、bはaに示す部分の横方向の不純物濃度プロファイルを示すグラフを示している。この第4の実施形態の各部について、図1に示す第1の実施形態の半導体装置1の各部と同一部分は同一符号で示す。第4の実施形態の半導体装置1が第1~3の実施形態と異なる点は、n-型ドリフト層20とp型ピラー層21の不純物濃度が調整されている点である。図8に示すように、p型ピラー層21の不純物濃度は、ドレイン電極51側よりも、ソース電極50側の方が高いプロファイルとなっている。このようなプロファイルとすることで、スーパージャンクション構造の上下端、すなわちp型ピラー層21の上下端の電界が小さくなり、アバランシェ耐量の増大を実現することができる。さらに、本実施形態に示す構造では、p型クランプ層30下のp型ピラー層21の縦方向深さ方向における不純物濃度の変化を、p型ベース層22下のp型ピラー層21の縦方向深さ方向における不純物濃度の変化よりも大きくしている。その結果、第1ダイオード3の耐圧を確実にMOS2のドレインソース間耐圧より小さくすることと、第1ダイオード3のアバランシェ耐量を高くすることが可能となる。また、このように不純物濃度の変化に差をつけることにより、高アバランシェ耐量を必要としないMOS2では濃度変化が小さくなる。これにより、実効的なn-型ドリフト層20の不純物濃度は高くなり、オン抵抗の低減という結果が得られる。そして、n-型ドリフト層20の実効的な不純物濃度が高くなることで、MOS2のゲートドレイン間容量のドレイン電圧に対する変化が緩やかになり、スイッチングノイズが発生し難いという効果が得られる。図8ではp型ピラー層21の不純物濃度の変化を例に示したが、n-型ドリフト層20の不純物濃度が変化しても実施は可能である。ドレイン電極51側でp型ピラー層21よりもn-型ドリフト層20の不純物濃度が高く、ソース電極50側でp型ピラー層21よりもn-型ドリフト層20の不純物濃度が低ければ同様な効果が得られる。また、図9に示すように、n-型ドリフト層20とp型ピラー層21との濃度差を変化させても実施可能である。通常、アバランシェ耐量の増大を得るには、p型ピラー層21の不純物濃度を若干高くすることが効果的である。そのため、p型クランプ層30下ではn-型ドリフト層20よりもp型ピラー層21の不純物濃度を高くし、アバランシェ耐量が小さくても構わないp型ベース層22下では、n-型ドリフト層20よりもp型ピラー層21の不純物濃度を低くすることが望ましい。これにより、MOS2のオン抵抗を低減することが可能となる。さらに、p型ベース層22下でn-型ドリフト層20の不純物濃度を高くすることで、MOS2のゲートドレイン間容量のドレイン電圧に対する変化が緩やかになり、スイッチングノイズが発生し難いという効果が得られる。また、MOS2と第1ダイオード3の耐圧差を付けるだけであれば、図10に示すようにp型クランプ層30下のn-型ドリフト層20とp型ピラー層21の不純物濃度を、p型ベース層22下のn-型ドリフト層20とp型ピラー層21の不純物濃度よりも高くすることでも可能である。このような不純物濃度を設けることにより、第1ダイオード3の耐圧を確実に、ソース電極50とドレイン電極51の間におけるMOS2の耐圧より小さくすることができる。以上のように、第4の実施形態においても第1~3の実施形態と同様に、半導体装置1内にMOS2よりも耐量が低い第1ダイオード3と逆直列に接続された第2ダイオード4を構成することで、MOS2単体のアバランシェ耐量は小さくとも、全体でアバランシェ耐量の増大を実現することができる。従って、MOS2のn-型ドリフト層20の設計に余裕を持たせることができ、オン抵抗と耐圧のトレードオフが改善されて、オン抵抗の低減が実現できる。また、n-型ドリフト層20とp型ピラー層21の不純物濃度を調整することにより、第1ダイオード3の耐圧を確実に、ソース電極50とドレイン電極51の間におけるMOS2の耐圧より小さくすること、MOS2のオン抵抗を低減させること、第1ダイオード3のアバランシェ耐量を増大させること、スイッチングノイズの緩和等が可能となる。第5の実施形態図11は第5の実施形態を示す半導体装置1の要部断面図、図12は第5の実施形態の変形例を示す半導体装置1の要部断面図をそれぞれ示している。この第5の実施形態及び第5の実施形態の変形例の各部について、図1に示す第1の実施形態の半導体装置1の各部と同一部分は同一符号で示す。第5の実施形態の半導体装置1が第1~4の実施形態と異なる点は、トレンチゲート構造であり、ゲート電極25の下に埋め込み電極53が設けられている点である。図11に示すようにn-型ドリフト層20中にトレンチ54を設け、その中にゲート絶縁膜24を介して埋め込み電極53が設けられている。その結果、n-型ドリフト層20の不純物濃度を高くすることが可能となり、オン抵抗の低減を実現することができる。このような埋め込み電極53が形成された半導体装置1においても、等価回路としては第1の実施形態の図2に示した構成と同じにすることで、アバランシェ耐量の増大を実現することができる。埋め込み電極53はソース電極50、もしくは、ゲート電極25のいずれに接続されていても実施可能である。そして、p型クランプ層30と隣接するように、トレンチ54が形成され、ゲート絶縁膜24を介して上部に埋め込み電極53aが、下部に埋め込み電極53bが設けられている。埋め込み電極53aと埋め込み電極53bは、ソース電極50、もしくは、ゲート電極25、クランプ電極52のいずれに接続されていても実施可能である。そして、図12に示す変形例のように、p型クランプ層30に隣接するトレンチ54の間隔を、p型ベース層22に隣接するトレンチ54の間隔よりも広くすることで、第1ダイオード3の耐圧をMOS2の耐圧よりも低下させることが可能である。その結果、安定したアバランシェ耐量を実現することができる。また、p型クランプ層30下のn-型ドリフト層20の不純物濃度を高くしても、同様に第1ダイオード3の耐圧を低下させることは可能である。素子終端部の構造を特に記述していないが、フィールドプレート構造、RESURFREducedSURfaceField構造、ガードリング構造等、どの終端構造においても影響を受けることなく実施可能である。また、スーパージャンクション構造の形成プロセスに限定されることはなく、イオン注入と埋め込み結晶成長を繰り返すプロセスや加速電圧を変化させて複数回のイオン注入を行うプロセス、トレンチ形成後に埋め込み結晶成長を行うプロセスなどいずれのプロセスを用いても実施可能である。半導体としては例えばシリコンSiを用いることができるが、これに限らず、シリコンカーバイドSiC、窒化ガリウムGaN等の化合物半導体やダイヤモンド等のワイドギャップ半導体を用いても実施可能である。さらに、本実施形態はイオン注入法とエピタキシャル法の両方を用いる方法により主に作製されるが、イオン注入法のみ、あるいはエピタキシャル法のみ等でも作製は可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。