"第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の一方側に設けられた第1のヒューズ素子領域に、前記第1の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、前記第1のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第1のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第1の救済回路とを備え、前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする半導体装置。前記複数のヒューズ素子は、前記接地配線の前記第2の方向の他方側に設けられた第2のヒューズ素子領域にも、前記第1の方向に沿って複数列に並べて配置され、前記第2のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第2のヒューズ素子領域に配置された前記複数の第2のヒューズ素子それぞれの他端と接続される第2の救済回路をさらに備えることを特徴とする請求項1に記載の半導体装置。前記複数のヒューズ素子は、前記第1のヒューズ素子領域に3列に並べて配置されることを特徴とする請求項1又は2に記載の半導体装置。前記複数のヒューズ素子は、前記第2のヒューズ素子領域に3列に並べて配置されることを特徴とする請求項2に記載の半導体装置。互いに異なる列に配置され、かつ互いに隣接する2つの前記ヒューズ素子間の前記第1の方向の離隔距離は、トリミング用レーザの相互干渉を防止できる最低離隔距離よりも短いことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。互いに異なる列に配置され、かつ互いに隣接する2つの前記ヒューズ素子は、前記最低離隔距離以上に離隔して配置されることを特徴とする請求項5に記載の半導体装置。アドレス情報の入力を受け付けるアドレス入力回路をさらに備え、前記複数のヒューズ素子グループは予備選択線ごとに設けられ、前記第1の救済回路は、前記複数のヒューズ素子グループそれぞれが記憶しているアドレス情報と、前記アドレス入力回路が受け付けた前記アドレス情報とを比較する比較回路と、前記比較回路の比較結果に基づき、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがあった場合には、該ヒューズ素子グループに対応する予備選択線を示すアドレス情報を出力し、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがなかった場合には、前記アドレス入力回路が受け付けた前記アドレス情報を出力するアドレス出力回路とを有することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。それぞれ、第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の両側にそれぞれ前記第1の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする半導体装置。前記複数のヒューズ素子セットは、少なくとも前記第1の方向に隣り合って配置された第1及び第2のヒューズ素子セットを含み、前記第1及び第2のヒューズ素子セットは、前記第1のヒューズ素子セットに含まれるヒューズ素子列と、前記第2のヒューズ素子セットに含まれるヒューズ素子列とで、前記第2の方向の位置が一致するよう配置されることを特徴とする請求項8に記載の半導体装置。それぞれ、第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の両側にそれぞれ前記第1の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、前記複数のヒューズ素子セットは、前記第1の方向と、前記第2の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、前記複数のヒューズ素子のうち、相対的に前記第2の方向の中央部に位置するものを優先してトリミングすることを特徴とするトリミング方法。ヒューズ素子は、初期状態では導通しており、レーザによって焼き切るトリミングすることで非導通状態に遷移するよう構成される。したがって、ヒューズ素子を配置する際には、レーザの解像度を考慮し、隣接するヒューズ素子間に十分なスペースが設けられる。ところで、近年、上述したようにDRAMの記憶容量が増大しており、それに伴って冗長選択線の必要数も増大している。その結果、ヒューズ素子の数も飛躍的に増大していることから、ヒューズ素子の集積度を高め、その回路面積を削減することが急務となっている。そこで、本発明の発明者は、共通の接地配線に接続される複数のヒューズ素子を、その接地配線の両側それぞれに複数列に並べて配置することを提案している。このように並べれば、接地配線の両側それぞれに1列に並べる場合に比べてヒューズ素子を密に配置できるので、ヒューズ回路の面積を低減することが可能になる。特許文献1,2にも、ヒューズ素子の集積度の向上を意図した構成が開示されている。具体的に説明すると、特許文献1では、ヒューズ素子を2列に配置することにより、ヒューズ素子の集積度を高めている。また、特許文献2では、ヒューズ素子の端部にレーザビームの拡散を阻害するスルーホール電極を設けることにより、ヒューズ素子の集積度を高めている。しかしながら、ヒューズ素子を複数列に並べると、量産工程でのトリミング時間ヒューズ素子のトリミング処理に要する時間が、製造コストの観点から無視できないレベルにまで伸長してしまう場合があることが判明した。つまり、1度にトリミングできるヒューズ素子の数は、通常、1個シングルビームトリマを用いる場合又は2個デュアルビームトリマを用いる場合に限られる。したがって、トリミングの際には、一方の端部から他方の端部に向けて順次レーザスポットを移動しながらトリミングを行い、他方の端部に達したら改列して、さらにトリミングを続けるという処理が必要になる。レーザは、この改列に多大な時間を要するという特性を有しているため、複数列に並べることによって改列回数が増えたことにより、トリミング時間が伸長してしまうのである。したがって、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制できる技術が求められている。本発明による半導体装置は、第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の一方側に設けられた第1のヒューズ素子領域に、前記第1の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、前記第1のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第1のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第1の救済回路とを備え、前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。また、本発明の一側面による半導体装置は、それぞれ、第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の両側にそれぞれ前記第1の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。また、本発明によるトリミング方法は、それぞれ、第1の方向に延伸する接地配線と、前記接地配線の前記第1の方向と平面内で垂直な第2の方向の両側にそれぞれ前記第1の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、前記複数のヒューズ素子セットは、前記第1の方向と、前記第2の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、前記複数のヒューズ素子のうち、相対的に前記第2の方向の中央部に位置するものを優先してトリミングすることを特徴とする。本発明によれば、同一のグループに属する所定個のヒューズ素子が同一列に配置されることから、1つのグループについてトリミング処理を行う際、改列を行う必要がない。したがって、特に欠陥メモリセルの数が減ってくる量産後期において、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。以下、添付図面を参照しながら、本発明の好ましい第1の実施の形態について詳細に説明する。なお、以下の説明の中で、ヒューズ素子の配置に関してn列構成という用語を用いる場合があるが、このn列構成とは、接地配線の一方側に設けられたヒューズ素子領域に、該接地配線に共通に接続される複数のヒューズ素子をn列に配置する構成を意味する。なお、本実施の形態ではn=3とする。また、1つの半導体装置には複数のヒューズ素子が設けられるが、これらのヒューズ素子は所定個ずつのグループヒューズ素子グループに分けられる。このグループは欠陥選択線を示すアドレス情報を記憶する単位であり、1つのヒューズ素子グループにつき1つのアドレス情報が記憶される。n列構成のnが複数である場合、これまでの技術では、同一のヒューズ素子グループに属する所定個のヒューズ素子は、n列に分散して配置されていた。以下では、この構成を従来型のn列構成と称する。これに対し、本発明の特徴は、n列構成のnが複数である場合に、同一のヒューズ素子グループに属する所定個のヒューズ素子を同一列に配置する点にある。以下では、この構成を本発明によるn列構成と称する。以下の説明では、まず初めに本実施の形態による半導体装置の全体構成について説明し、その中で、本発明による3列構成を実現する周辺回路の構成についても詳しく説明する。続いて、従来型の3列構成について、そのメリット回路面積の削減とデメリット1列構成と比べた場合のトリミング時間の増大を説明する。そして最後に、本発明による3列構成が、従来型の3列構成のメリットを維持しつつ、デメリットを解消できることについて、説明する。図1aは、本実施の形態による半導体装置1の全体構成を示す略ブロック図である。同図に示すように、半導体装置1は、入出力インターフェイス回路10、ロウデコーダ12、I/O制御回路14、カラムデコーダ16、メモリセルアレイ20、及び制御回路50を備えている。入出力インターフェイス回路10は、半導体装置1の入出力インターフェイスとしての役割を果たす回路である。具体的に説明すると、入出力インターフェイス回路10は、外部のコントローラから各種信号を受け付けてラッチし、半導体装置1の各種内部回路に供給する機能を有する。外部のコントローラから入力される各種信号には、図1aに示すように、アドレス信号、コマンド信号、及びライトデータが含まれる。また、入出力インターフェイス回路10は、半導体装置1の各種内部回路から出力された各種信号を受け付けてバッファリングし、外部のコントローラに向けて出力する機能も有する。外部のコントローラに向けて出力される各種信号には、図1aに示すように、リードデータが含まれる。コマンド信号は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、及びオンダイターミネーション信号の総称である。入出力インターフェイス回路10は、これらのコマンド信号の保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成し、制御回路50に供給する。各種内部コマンドには、リード時に活性化されるリードコマンド、ライト時に活性化されるライトコマンド、リードコマンド及びライトコマンドに先立って活性化されるアクトコマンドが含まれる。制御回路50は、入出力インターフェイス回路10から供給された内部コマンドにしたがって、半導体装置1内の各回路の動作を制御する。アドレス信号は、通常、メモリセルアレイ20内の1又は複数のメモリセルを特定する信号である。メモリセルアレイ20においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。なお、図1aでは、1本のワード線WL、1本のビット線BL、及び1個のメモリセルMCのみを示している。メモリセルアレイ20に隣接して配置されるI/O制御回路14にはビット線BLごとのセンスアンプ不図示が設けられており、複数のビット線BLはそれぞれ、対応するセンスアンプに接続されている。図1bは、メモリセルアレイ20の冗長構成を示す図である。同図に示すように、ワード線WL及びビット線BLには、図1bに示すように、それぞれ複数の予備線が設けられる。正常に読み書きできない欠陥メモリセルを含むワード線WL欠陥ワード線WLへのアクセスは、ロウデコーダ12の制御により、予備ワード線WLへのアクセスに置き換えられる。同様に、正常に読み書きできない欠陥メモリセルを含むビット線BL欠陥ビット線BLへのアクセスは、カラムデコーダ16の制御により、予備ビット線BLへのアクセスに置き換えられる。これらの置き換え制御についての詳細は後述する。図1aに戻る。アドレス信号は、ワード線WLを特定するロウアドレス行アドレスと、ビット線BLセンスアンプを特定するカラムアドレス列アドレスとを含んで構成される。入出力インターフェイス回路10は、アクトコマンドに同期してロウデコーダ12にロウアドレスを供給し、リードコマンド又はライトコマンドに同期してカラムデコーダ16にカラムアドレスを供給する。ロウデコーダ12は、入出力インターフェイス回路10から供給されたロウアドレスにより示されるワード線WLを活性化することで、そのワード線WLに接続されているメモリセル内のセルトランジスタをオンさせる回路である。供給されたロウアドレスが欠陥ワード線WLを示している場合、ロウデコーダ12は、その欠陥ワード線WLに代えて、予備ワード線WLを活性化させる。具体的に説明すると、ロウデコーダ12は、それぞれ1つのロウアドレスを記憶可能に構成された記憶回路=ヒューズ素子グループを予備ワード線WLごとに有しており、入出力インターフェイス回路10からロウアドレスが供給されると、そのロウアドレスを記憶している記憶回路を検索する。その結果、供給されたロウアドレスを記憶している記憶回路が見つからなかった場合には、供給されたロウアドレスによって示されるワード線WLを活性化する。一方、供給されたロウアドレスを記憶している記憶回路が見つかった場合には、供給されたロウアドレスに対応するワード線WLに代え、その記憶回路に対応する予備ワード線WLを活性化する。カラムデコーダ16は、入出力インターフェイス回路10から供給されたカラムアドレスにより示されるビット線BLを、入出力インターフェイス回路10に接続する回路である。供給されたカラムアドレスが欠陥ビット線BLを示している場合、カラムデコーダ16は、その欠陥ビット線BLに代えて、予備ビット線BLを入出力インターフェイス回路10に接続する。具体的に説明すると、カラムデコーダ16は、それぞれ1つのカラムアドレスを記憶可能に構成された記憶回路=ヒューズ素子グループを予備ビット線BLごとに有しており、入出力インターフェイス回路10からカラムアドレスが供給されると、そのカラムアドレスを記憶している記憶回路を検索する。その結果、供給されたカラムアドレスを記憶している記憶回路が見つからなかった場合には、供給されたカラムアドレスによって示されるビット線BLを入出力インターフェイス回路10に接続する。一方、供給されたカラムアドレスを記憶している記憶回路が見つかった場合には、供給されたカラムアドレスに対応するビット線BLに代え、その記憶回路に対応する予備ビット線BLを入出力インターフェイス回路10に接続する。ロウデコーダ12によって選択されたワード線WL予備ワード線WLを含むと、カラムデコーダ16によって選択されたビット線BL予備ビット線BLを含むとの交点に位置するメモリセルMCは、I/O制御回路14を介して、入出力インターフェイス回路10に接続される。これにより、このメモリセルMCへの書き込みライト時、又は、このメモリセルMCが記憶しているデータの読み出しリード時が実現される。図2は、ロウデコーダ12の内部構成を示す略ブロック図である。以下、ロウアドレス及びロウデコーダ12に着目して説明するが、カラムアドレス及びカラムデコーダ16についても同様である。図2に示すように、ロウデコーダ12は、アドレスラッチ回路30、ロウアドレス生成回路31、ロウアドレスカウンタ32、救済回路33、ヒューズ回路34、及びロウアドレスデコーダ38を有して構成される。このうち救済回路33は、比較回路35、アドレス情報生成回路36、及びロウアドレスプリデコーダ37を含んで構成される。アドレスラッチ回路30は、入出力インターフェイス回路10から供給されたロウアドレスアドレス情報の入力を受け付けるアドレス入力回路である。アドレスラッチ回路30にラッチされたロウアドレスは、ロウアドレス生成回路31を介して救済回路33へ供給される。ロウアドレス生成回路31及びロウアドレスカウンタ32は、メモリセルのリフレッシュ動作のために設けられている回路である。具体的に説明すると、半導体装置1がセルフリフレッシュ動作モードにエントリしている場合、又は、オートリフレッシュコマンドが外部から供給されたことに応じて、ロウアドレスカウンタ32は、図示しないクロック信号に同期してカウント値をアップ又はダウンさせる。ロウアドレス生成回路31は、こうして変化したロウアドレスカウンタ32のカウント値に基づいてロウアドレスを生成し、救済回路33に供給する。これにより、メモリセルアレイ20図1内の各ワード線WLが順次選択され、選択されたワード線WLに接続される各メモリセルに対して、リフレッシュ動作が行われる。リフレッシュ動作が行われない場合のロウアドレス生成回路31は、アドレスラッチ回路30から供給されるロウアドレスを救済回路33へ転送する。ヒューズ回路34は、複数のヒューズ素子によって構成される回路である。これらのヒューズ素子は、上述したように、所定数ずつヒューズ素子グループに分けられ、それぞれが1つのロウアドレス欠陥ワード線WLを示すロウアドレスを記憶する。より具体的には、各ヒューズ素子グループは、15個のヒューズ素子によって構成され、14ビットのロウアドレスと、当該グループにロウアドレスが記憶されているか否かを示す1ビットのヒューズ素子イネーブル情報とを記憶する。各ヒューズ素子グループは、予備ワード線WLと一対一に対応する。救済回路33内の比較回路35は、ロウアドレス生成回路31から供給されるロウアドレスと、ヒューズ回路34内の各ヒューズ素子グループに記憶されるロウアドレスとを比較する回路である。比較処理は、制御回路50からの指示に従い、ロウアドレス生成回路31からロウアドレスが供給される都度行われる。比較回路35はヒューズ素子グループごとのヒット信号を出力するように構成されており、ロウアドレス生成回路31から供給されたロウアドレスを記憶しているヒューズ素子グループがあった場合、比較回路35は、そのヒューズ素子グループに対応するヒット信号を活性化させる。アドレス情報生成回路36は、比較回路35がヒット信号を活性化した記憶回路に対応する予備ワード線WLを示すロウアドレスを生成し、ロウアドレスプリデコーダ37に供給する回路である。ロウアドレスプリデコーダ37は、ロウアドレス生成回路31からロウアドレスが供給されると、そのロウアドレスを構成する複数のビット14ビットを複数のグループに分けてプリデコードし、その結果をロウアドレスデコーダ38に出力するアドレス出力回路である。プリデコードを行うにあたり、ロウアドレスプリデコーダ37は、対象のロウアドレスに対応してアドレス情報生成回路36からアドレス情報が供給されるか否かを判定し、判定結果に基づくロウアドレスを出力する。この判定は比較回路35の比較結果に基づいて行われ、判定の結果は、ロウアドレス生成回路31から供給されたロウアドレスを記憶する記憶回路があった場合に肯定判定、なかった場合に否定判定となる。肯定判定を得た場合のロウアドレスプリデコーダ37は、アドレス情報生成回路36から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ38に出力する。一方、否定判定を得た場合のロウアドレスプリデコーダ37は、ロウアドレス生成回路31から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ38に供給する。ロウアドレスデコーダ38は、救済回路33から供給されるロウアドレスによって示されるワード線WL予備ワード線WLを含むを活性化することで、そのワード線WLに接続されているメモリセル内のセルトランジスタをオンさせる回路である。これにより、ワード線WL又は予備ワード線WLの選択が実現される。図3は、ヒューズ回路34及び比較回路35並びにこれらの周辺の回路を示す図である。同図には、ロウアドレス3つ分に対応するヒューズ回路34及び比較回路35を示している。図3に示すように、半導体装置1は、x方向に延伸する接地配線Gを備えている。ヒューズ回路34を構成する各ヒューズ素子は、この接地配線Gの一方側y方向の一方側に設けられたヒューズ素子領域Aにx方向に沿って3列に並べて配置され、それぞれの一端が接地配線Gに共通に接続される。各ヒューズ素子の他端は、ヒューズ素子領域Aを挟んで接地配線Gの反対側に設けられる比較回路35に接続される。図3の例では、ヒューズ回路34は、45個のヒューズ素子34A0~34A13,34AE,34B0~34B13,34BE,34C0~34C13,34CEを有しており、これらのヒューズ素子によって3つのヒューズ素子グループ34A~34Cが構成される。1つ目のヒューズ素子グループ34Aは、ヒューズ素子34A0~34A13,34AEによって構成される。このうちヒューズ素子34A0~34A13は、14ビットのロウアドレスを1つ記憶する。一方、ヒューズ素子34AEは、これら14個のヒューズ素子34A0~34A13にロウアドレスが記憶されているか否かを示す1ビットのヒューズ素子イネーブル情報を記憶する。また、2つ目のヒューズ素子グループ34Bは、ヒューズ素子34B0~34B13,34BEによって構成される。このうちヒューズ素子34B0~34B13はロウアドレスを1つ記憶し、ヒューズ素子34BEは、ヒューズ素子34B0~34B13にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。また、3つ目のヒューズ素子グループ34Cは、ヒューズ素子34C0~34C13,34CEによって構成される。このうちヒューズ素子34C0~34C13はロウアドレスを1つ記憶し、ヒューズ素子34CEは、ヒューズ素子34C0~34C13にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。ヒューズ素子領域A内における各ヒューズ素子の具体的配置は、上述した本発明による3列構成に即して決定される。つまり、同一のヒューズ素子グループに属する15個のヒューズ素子はすべて、同一列に配置される。ここでは、ヒューズ素子グループ34Aに属する15個のヒューズ素子34A0~34A13,34AEは、いずれも接地配線Gに最も近い1列目に、x方向の一端側からこの順で並べて配置される。また、ヒューズ素子グループ34Bに属する15個のヒューズ素子34B0~34B13,34BEは、いずれも接地配線Gに2番目に近い2列目に、x方向の一端側からこの順で並べて配置される。ヒューズ素子グループ34Cに属する15個のヒューズ素子34C0~34C13,34CEは、いずれも接地配線Gに最も遠い3列目に、x方向の一端側からこの順で並べて配置される。各列内においては、各ヒューズ素子は、ヒューズ中心間距離で一定距離L1だけ離して配置される。また、2列目は1列目に対してx方向に距離L2だけずらして配置され、3列目は2列目に対してx方向に距離L2だけずらして配置される。ただし、L1=3L2である。また、1列目と2列目の間には、ヒューズ中心間距離で距離L3の間隔が設けられる。同様に、2列目と3列目の間にも、ヒューズ中心間距離で距離L3の間隔が設けられる。距離L1~L3の具体的な値は、距離L1が、隣接するヒューズ素子間でトリミング用レーザの相互干渉を防止できる最低離隔距離以上の距離となり、距離L2が、この最低離隔距離未満の距離となり、かつ互いに異なる列に配置され、かつ互いに隣接する2つのヒューズ素子が、上記最低離隔距離以上に離隔して配置されることとなるように設定される。距離L1~L3をこのように設定するのは、ヒューズ素子間でトリミング用レーザの相互干渉が発生することを防止するためである。比較回路35は、それぞれヒューズ素子34A0~34A13,34B0~34B13,34C0~34C13に対応する切断判定回路60A0~60A13,60B0~60B13,60C0~60C13及びアドレス比較回路62A0~62A13,62B0~62B13,62C0~62C13と、それぞれヒューズ素子34AE,34BE,34CEに対応する切断判定回路61A,61B,61Cと、ヒット信号生成回路63A~63Cと、中継回路64と、3本の中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCとを有している。切断判定回路60A0~60C13,61A~61Cはそれぞれ、対応するヒューズ素子が導通しているか否か切断されていないか否かを判定する回路である。切断判定回路60A0~60C13は、判定結果を示すデータを生成し、対応するアドレス比較回路62A0~62C13に供給する。一方、切断判定回路61A~61Cは、判定結果を示す1ビットのデータを生成し、中継回路64に供給する。アドレス比較回路62A0~62C13には、ロウアドレス生成回路31図2から供給されるロウアドレス以下、入力ロウアドレスというのうちの1ビットが入力される。具体的には、14ビットからなる入力ロウアドレスの各ビットを入力ロウアドレスA0~A13と言うことにすると、アドレス比較回路62An~62Cnに入力ロウアドレスAnが入力される。ただし、nは0~13までの整数である。各アドレス比較回路62A0~62C13は、こうして入力される1ビット分の入力ロウアドレスと、対応するヒューズ素子に記憶されている1ビットの情報とを比較する機能を有し、比較結果を示す1ビットのデータを、それぞれヒット信号生成回路63A~63Cのいずれかに供給する。以下では、図3にも示すように、各アドレス比較回路62A0~62C13及び各切断判定回路61A~61Cがそれぞれ出力する1ビットのデータを出力データZRRFUSE0<m>と表す。なお、図3においてZRRFUSE<13:0>と表記しているのは、ZRRFUSE0<0>~ZRRFUSE0<13>の意味である。他のデータ等についても同様である。出力データZRRFUSE0<m>のmは0から44までの整数である。このうち出力データZRRFUSE0<41:0>はそれぞれ、アドレス比較回路62A0,62B0,62C0,62A1,62B1,<途中略>,62A13,62B13,62C13から出力されるデータである。図3に示すように、出力データZRRFUSE0<13:0>はヒット信号生成回路63Aに、出力データZRRFUSE0<27:14>はヒット信号生成回路63Bに、出力データZRRFUSE0<41:28>はヒット信号生成回路63Cに、それぞれ供給される。一方、出力データZRRFUSE0<44:42>はそれぞれ、切断判定回路61A,61B,61Cから出力されるデータであり、いずれも中継回路64に供給される。図4aは、切断判定回路60A0及びアドレス比較回路62A0の論理的な回路構成を示す図である。同図には示していないが、他の切断判定回路及びアドレス比較回路についても同様である。図4aに示すように、切断判定回路60A0及びアドレス比較回路62A0は、論理的にはXNOR回路を構成する。ヒューズ素子34A0は、電源電圧VDDが供給される電源配線と接地配線図3に示した接地配線Gとの間に接続される。ヒューズ素子34A0と電源電圧VDDが供給される電源配線との間には、抵抗素子が挿入される。XNOR回路60A0,62A0は2つの入力端子を有し、一方の入力端子には入力ロウアドレスA0が入力され、他方の入力端子はヒューズ素子34A0の他端電源電圧VDD側の端部に接続される。このような構成により、XNOR回路60A0,62A0の他方の入力端子の論理レベルは、ヒューズ素子34A0が切断されている場合にハイ、ヒューズ素子34A0が導通している場合にロウとなる。したがって、XNOR回路60A0,62A0の出力信号である出力データZRRFUSE0<0>の論理レベルは、入力ロウアドレスA0の論理レベルがハイであり、かつヒューズ素子34A0が導通している場合、及び入力ロウアドレスA0の論理レベルがロウであり、かつヒューズ素子34A0が切断されている場合にロウとなり、それ以外の場合にはハイとなる。図3に戻る。出力データZRRFUSE0<44:42>はそれぞれ、対応するヒューズ素子34AE~34CEが切断されているか否かを示すデータである。具体的には、対応するヒューズ素子が切断されている場合にロウ、導通している場合にハイとなるよう構成される。詳しくは後述するが、出力データZRRFUSE0<41:0>の論理レベルがロウであることは、対応するヒューズ素子に記憶される1ビットの情報と、対応する入力ロウアドレスとが一致したことヒットしたことを示している。また、出力データZRRFUSE0<44:42>の論理レベルがロウであることは、対応するヒューズ素子が属するヒューズ素子グループに、ロウアドレスが記憶されていることを示している。つまり、あるヒューズ素子グループにロウアドレスが記憶されており、そのロウアドレスと入力ロウアドレスとが一致する場合、そのグループに対応する計15個の出力データZRRFUSE0はすべてロウとなり、それ以外の場合には、この15個の出力データZRRFUSE0のうちのいずれか少なくとも1つがハイとなることになる。ヒット信号生成回路63Aは配線PR_MISS<14:0>を有しており、これらはそれぞれ、3本の中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCのいずれかに接続される。具体的には、配線PR_MISS<k>k=0,1,4,7,10,13が中継配線PR_MISS_AAに、配線PR_MISS<k>k=2,5,8,11,14が中継配線PR_MISS_BBに、配線PR_MISS<k>k=3,6,9,12が中継配線PR_MISS_CCに、それぞれ接続される。同様に、ヒット信号生成回路63Bは配線PR_MISS<29:15>を有しており、これらはそれぞれ、3本の中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCのいずれかに接続される。具体的には、配線PR_MISS<k>k=17,20,23,26,29が中継配線PR_MISS_AAに、配線PR_MISS<k>k=15,18,21,24,27が中継配線PR_MISS_BBに、配線PR_MISS<k>k=16,19,22,25,28が中継配線PR_MISS_CCに、それぞれ接続される。また、ヒット信号生成回路63Cは配線PR_MISS<44:30>を有しており、これらはそれぞれ、3本の中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCのいずれかに接続される。具体的には、配線PR_MISS<k>k=33,36,39,42が中継配線PR_MISS_AAに、配線PR_MISS<k>k=31,34,37,40,43が中継配線PR_MISS_BBに、配線PR_MISS<k>k=30,32,35,38,41,44が中継配線PR_MISS_CCに、それぞれ接続される。さらに、中継回路64は配線PR_MISS<47:45>を有しており、このうち配線PR_MISS<45>は中継配線PR_MISS_AAに、配線PR_MISS<46>は中継配線PR_MISS_BBに、配線PR_MISS<47>は中継配線PR_MISS_CCに、それぞれ接続される。図5は、ヒット信号生成回路63A~63Cの平面図であり、配線PR_MISS<47:0>と中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCとの接続構造を示している。同図に示すように、例えばヒット信号生成回路63Aの内部では、配線PR_MISS<0>,PR_MISS<1>,,PR_MISS<14>の順で、各配線がx方向に並べて配置される。中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCは、これらの配線と交差するようにy方向に延設され、対応する配線と図示したビアホールVによって接続される。このように、ヒット信号生成回路63A~63C内の各配線と中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCとは、ビアホールVによって接続される。再び図3に戻る。配線PR_MISS<14:1>はそれぞれ、図3に破線で示すように、出力データZRRFUSE0<13:0>に対応している。同様に、配線PR_MISS<29:16>はそれぞれ出力データZRRFUSE0<27:14>に対応し、配線PR_MISS<44:31>はそれぞれ出力データZRRFUSE0<41:28>に対応し、配線PR_MISS<47:45>はそれぞれ出力データZRRFUSE0<44:42>に対応している。以上の構成により、ヒューズ素子グループ34Aに関連する出力データZRRFUSE0は、すべて中継配線PR_MISS_AAに関連付けられる。同様に、ヒューズ素子グループ34Bに関連する出力データZRRFUSE0はすべて中継配線PR_MISS_BBに関連付けられ、ヒューズ素子グループ34Cに関連する出力データZRRFUSE0はすべて中継配線PR_MISS_CCに関連付けられる。ヒット信号生成回路63A~63Cはそれぞれ、ヒット信号RRHITB_A,RRHITB_B,RRHITB_Cを生成するよう構成される。具体的には、ヒット信号生成回路63Aは、ヒューズ素子グループ34Aにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号RRHITB_Aを活性化するよう構成される。同様に、ヒット信号生成回路63Bは、ヒューズ素子グループ34Bにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号RRHITB_Bを活性化するよう構成される。ヒット信号生成回路63Cは、ヒューズ素子グループ34Cにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号RRHITB_Cを活性化するよう構成される。中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCは、このようなヒット信号の生成を実現するために設けられているものである。すなわち、例えばヒューズ素子グループ34Aに関連する出力データZRRFUSE0<k>は、k=0,3,6,9,12,15,18,21,24,27,30,33,36,39,42のものであるが、このうちヒット信号生成回路63Aに直接入力されるのはk=0,3,6,9,12のものだけである。その他の出力データZRRFUSE0<k>は、ヒット信号生成回路63B,63C及び中継回路64から、中継配線PR_MISS_AAを介して、ヒット信号生成回路63Aに供給される。これにより、ヒット信号生成回路63Aは、ヒューズ素子グループ34Aに関連する出力データZRRFUSE0をすべて取得することが可能になるので、ヒット信号RRHITB_Aを生成することができるようになる。図4bは、ヒット信号生成回路63A~63C及び中継回路64の論理的な回路構成を示す図である。同図に示すように、ヒット信号生成回路63A~63Cはそれぞれ、NAND回路63Aa~63Caを有して構成される。また、ヒット信号生成回路63A~63C及び中継回路64には、出力データZRRFUSE0<44:0>ごとのトランジスタが設けられる。各トランジスタは、対応する中継配線と接地配線の間に設けられ、その制御端子には、対応する出力データZRRFUSE0が供給される。NAND回路63Aa~63Caそれぞれの一方の入力端子には、ヒット信号生成イネーブル信号RFUETが共通に供給される。ヒット信号生成イネーブル信号RFUETは、ヒット信号の生成を行う際に活性化される信号であり、図2に示した制御回路50によって生成される。また、NAND回路63Aa~63Caの他方の入力端子は、それぞれ中継配線PR_MISS_AA,PR_MISS_BB,PR_MISS_CCに接続されるとともに、抵抗素子を介して、電源電圧VDDが供給される電源配線にも接続される。NAND回路63Aa~63Caの出力信号は、それぞれヒット信号RRHITB_A~RRHITB_Cとなる。以上の構成により、ヒット信号RRHITB_A~RRHITB_Cは、それぞれ対応する出力データZRRFUSE0がすべてロウである場合にロウとなり、そうでない場合にハイとなる。つまり、ヒット信号RRHITB_A~RRHITB_Cは、対応するヒューズ素子グループにロウアドレスが記憶されており、かつそのロウアドレスと入力ロウアドレスとが一致した場合ヒットした場合にロウに活性化される、ロウアクティブな信号である。ここで、ヒット信号生成回路63A~63C及び中継回路64に関し、図4bに示した論理的な回路構成を実現するための電気的な回路構成について説明する。図6は、ヒット信号生成回路63A~63C及び中継回路64の電気的な回路構成を示す図である。ただし、同図にはヒューズ素子グループ34Aに関わる回路のみを示している。同図には示していないが、他のヒューズ素子グループに関わる回路についても同様である。図6に示すように、ヒット信号生成回路63Aは、配線PR_MISS<k>k=0,1,4,7,10,13と、NOT回路70と、N型チャネルMOSトランジスタ76-mm=0,3,6,9,12と、P型チャネルMOSトランジスタ73,75と、NAND回路74とを有している。また、ヒット信号生成回路63Bは、配線PR_MISS<k>k=17,20,23,26,29と、N型チャネルMOSトランジスタ76-mm=15,18,21,24,27とを有している。ヒット信号生成回路63Cは、配線PR_MISS<k>k=33,36,39,42と、N型チャネルMOSトランジスタ76-mm=30,33,36,39とを有している。中継回路64は、配線PR_MISS<45>と、N型チャネルMOSトランジスタ77とを有している。トランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39の各ドレインは、対応する配線PR_MISS<k>を介して、中継配線PR_MISS_AAに共通に接続される。一方、トランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39の各ソースは、中継配線FUEBに接続される。中継配線FUEBの一端は、NOT回路70の出力端に接続される。トランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39のゲートには、対応するアドレス比較回路から出力データZRRFUSE0<m>が供給される。NAND回路74は2つの入力端子を有しており、一方の入力端子には上述したヒット信号生成イネーブル信号RFUETが供給され、他方の入力端子は、配線PR_MISS<0>を介して中継配線PR_MISS_AAに接続される。他方の入力端子は、トランジスタ73,75をそれぞれ介して、電源電圧VDDが供給される電源配線にも接続される。NAND回路74の出力端子からは、ヒット信号RRHITB_Aが取り出される。NAND回路74の出力端子はまた、トランジスタ75のゲートに接続される。以上の構成により、仮にトランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39,77がすべてオフであったとすると、ヒット信号の生成を開始する前、すなわちヒット信号生成イネーブル信号RFUETがロウレベルである場合には、トランジスタ73がオンとなることから、中継配線PR_MISS_AAの電位はハイレベルに維持される。一方で、NAND回路74の一方の入力端子にはロウレベルが供給されることから、NAND回路74の出力であるヒット信号RRHITB_Aはハイレベル非活性状態となる。その後、ヒット信号の生成を開始することになり、ヒット信号生成イネーブル信号RFUETがハイレベルに活性化されると、NAND回路74の一方の入力端子にハイレベルが供給され始め、一方でNAND回路74の他方の入力端子の電位はハイレベルに維持されることから、NAND回路74の出力であるヒット信号RRHITB_Aはロウレベル活性状態となる。一旦ロウレベルになった後のヒット信号RRHITB_Aの電位は、トランジスタ75がオンとなることから、ヒット信号生成イネーブル信号RFUETがハイレベルである間、ロウレベルに維持される。以上はトランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39,77がすべてオフであったという仮定の下での話であるが、実際には、これらのいずれかひとつ以上がオンとなる場合がある。これは、ヒューズ素子34A0~34A13に記憶されるロウアドレスがロウアドレス生成回路31図2から供給されたロウアドレスに一致しない場合、又はヒューズ素子34AEに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子34A0~34A13にロウアドレスが記憶されていないことを示している場合に相当する。ヒット信号生成イネーブル信号RFUETは、NOT回路70を介して中継配線FUEBに供給されているので、ヒット信号生成イネーブル信号RFUETがハイレベルに活性化されている場合、中継配線FUEBの電位はロウレベルに維持される。したがって、トランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39,77のいずれかひとつ以上がオンになると、配線PR_MISS<0>及び中継配線PR_MISS_AAを介して、NAND回路74の他方の入力端子にロウレベルが供給されることになる。ここで、トランジスタ75,76-m,77のオン抵抗をそれぞれR75,R76,R77とし、NOT回路70のロウ出力をしているトランジスタ不図示のオン抵抗をR70とすると、各トランジスタは、これらの間に次の関係が成立するよう調整されている。R75>R76R70R75>R77R70こうすることで、NAND回路74は、トランジスタ76-mm=0,3,6,9,12,15,18,21,24,27,30,33,36,39,77のいずれかひとつ以上がオンになった場合に、他方の入力端子の電位がロウレベルになったと判定するようになる。したがって、ヒューズ素子34A0~34A13に記憶されるロウアドレスがロウアドレス生成回路31図2から供給されたロウアドレスに一致しない場合、又はヒューズ素子34AEに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子34A0~34A13にロウアドレスが記憶されていないことを示している場合、ヒット信号生成イネーブル信号RFUETはハイレベルに変化する。これは、図6に示した回路構成により、図4bに示したNAND回路63Aaから出力されるヒット信号RRHITB_Aと同じ結果が得られることを意味している。以上説明したように、本実施の形態による半導体装置1によれば、本発明によるn列構成を採用した場合に、ヒット信号を生成することが可能になる。つまり、本発明によるn列構成を有する半導体装置を実現することが可能になる。次に、従来型の3列構成について、そのメリット回路面積の削減とデメリット1列構成と比べた場合のトリミング時間の伸長を説明する。以下の説明で用いるヒューズ素子34aという構成は、ヒューズ回路34を構成する個々のヒューズ素子を指す。図7aは、12個のヒューズ素子34aを3列構成で配置した例を示す図であり、図7bは、12個のヒューズ素子34aを1列構成で配置した例を示す図である。図3を参照しながら説明したように、各列の配列方向x方向に隣接するヒューズ素子34aの間は、相互干渉を防ぐため、一定距離L1だけ離す必要がある。例としてL1が図7に示すように3μmであるとすると、図7aに示す3列構成では、x方向の全体幅は11μmとなる。一方、図7bに示す1列構成では、x方向の全体幅は33μmとなる。図8aは、より多くのヒューズ素子34aを3列構成で配置した半導体装置の平面図であり、図8bは、より多くのヒューズ素子34aを1列構成で配置した半導体装置の平面図である。同図に示すように、実際の半導体装置では、接地配線Gの両側にヒューズ素子領域Aが設けられ、各ヒューズ素子領域A内に、複数のヒューズ素子34aが3列又は1列で配置される。これらヒューズ素子34aの一端は接地配線Gに接続され、他端は、ヒューズ素子領域Aを挟んで接地配線Gの反対側に設けられる救済回路33比較回路35に接続される。なお、接地配線Gの両側にヒューズ素子領域Aを設けるのは、接地配線Gを共通化でき、したがって、接地配線Gの総延長を短縮できるからである。図9a~cは、さらに多数のヒューズ素子34aを集積した例を示す図である。図9abに示すヒューズ素子セット90は、多数のヒューズ素子34aからなるヒューズ素子の集合体であり、図8bと同様の構成を有している。すなわち、ヒューズ素子セット90では、1本の接地配線Gの両側に、それぞれ792個のヒューズ素子34aが1列構成で配置されている。一方、図9cに示すヒューズ素子セット91は、図8aと同様の構成を有している。すなわち、ヒューズ素子セット91では、1本の接地配線Gの両側に、それぞれ792個のヒューズ素子34aが3列構成で配置されている。図9aでは、38016ビット分に相当する24個のヒューズ素子セット90が、6×4のマトリクス状に配置される。また、図9bでは、24個のヒューズ素子セット90が、2×12のマトリクス状に配置される。一方、図9cでは、24個のヒューズ素子セット91が、図9aの例と同じ6×4のマトリクス状に配置される。ヒューズ素子セット90,91のx方向の長さをそれぞれw1,w3とすると、w1は、w3の3倍w3×3にほぼ等しくなる。その結果、図9aの例におけるx方向の全体長L1は、図9cの例におけるx方向の全体長L3の3倍L3×3にほぼ等しくなる。これに対し、図9bの例におけるx方向の全体長L2は、L3にほぼ等しい値となる。一方、図9aの例におけるy方向の全体長H1及び図9bの例におけるy方向の全体長H2は、図9cの例におけるy方向の全体長H3に対し、それぞれ実測値でH3×0.81,H3×2.43となる。それぞれH3,H3×3とならないのは、3列構成であるヒューズ素子セット91のy方向の長さが、1列構成であるヒューズ素子セット90のy方向の長さに比べて長くなるためである。以上の結果より、図9a~cそれぞれにおけるヒューズ回路34の回路面積の比は、3×0.81:1×2.43:1×1=2.43:2.43:1となる。つまり、3列構成を採用した図9cの例では、1列構成を採用した図9abの例に比べ、ヒューズ回路34が占有する回路面積を1/2.43に削減することが実現されている。これが、従来型の3列構成のメリットである。しかしながら、このようなメリットの一方で、従来型の3列構成には、1列構成の場合と比べて量産工程でのトリミングに時間がかかるというデメリットがある。この傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著である。以下、詳しく説明する。初めに、図10aは、3列構成を採用する場合のトリミングの順序の説明図である。これは、従来型の3列構成と本発明による3列構成に共通である。なお、同図に示した矢印は、シングルビームトリマの軌跡を示している。また、同図のヒューズ素子34a内に示す数字は、トリミングの順番を示している。図10aに示すように、シングルビームトリマを用いる場合、まず一端側から他端側に向かって1列目をトリミングし、他端側に至ったら改列して、他端側から一端側に向かって2列目をトリミングする。2列目の端部に至ったら再度改列し、一端側から他端側に向かって3列目をトリミングする。このように、2度の改列を経て、3列分すべてのヒューズ素子34aのトリミングが終了する。次に、図10bは、従来型の3列構成を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子34a内に示す符号A0~A13,AEは、当該ヒューズ素子34aが単一のヒューズ素子グループに属することを示しており、さらに、符号A0~A13は、当該ヒューズ素子34aがロウアドレスの対応するビットを記憶するものであることを示し、符号AEは、当該ヒューズ素子34aがヒューズ素子イネーブル情報を記憶していることを示している。図10bに示すように、従来型の3列構成では、1つのヒューズ素子グループに属するヒューズ素子が3列に跨って配置される。したがって、1つのヒューズ素子グループに関してトリミングする必要のある列の数は3となる。これにより、1つのヒューズ素子グループについてのトリミング処理には、2回の改列が必ず必要となる。このように、従来型の3列構成では1本の欠陥ワード線WLに関するトリミング処理に2回の改列が必ず必要となるのに対し、1列構成の場合には、単一のヒューズ素子グループに属するヒューズ素子が1列に並ぶことから、1つのヒューズ素子グループについてトリミング処理を行う際、改列を行う必要がない。このことは、傾向として、従来型の3列構成を採用した場合の改列回数が1列構成を採用した場合の改列回数に比べて多くなる結果を生み、従来型の3列構成でのトリミングに時間がかかる原因となっていた。また、このような改列回数の差は、特に欠陥ワード線WLが少ない場合に大きくなることから、従来型の3列構成におけるトリミング時間の伸長傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著であった。本実施の形態による半導体装置1によれば、本発明による3列構成を採用していることから、回路面積削減という従来型の3列構成のメリットを維持できる一方、トリミング時間の長期化というデメリットを解消できる。以下、詳しく説明する。図10cは、本発明による3列構成を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子34a内に示す符号の意味は、図10bと同様である。図10cに示すように、本発明による3列構成では、1つのヒューズ素子グループに属するヒューズ素子がすべて同一列内に配置される。したがって、1つのヒューズ素子グループに関してトリミングする必要のある列の数は1となることから、1つのヒューズ素子グループについてトリミング処理を行う際に、改列を行う必要がなくなっている。このように、本発明による3列構成では、1つのヒューズ素子グループについてトリミング処理を行う際に改列が必要とされないことから、1列構成と同程度の時間でトリミング処理を終えることが可能になっている。つまり、従来型の3列構成に比べて短い時間でトリミング処理を終えることが可能になっており、従来型の3列構成のデメリットが解消されている。次に、プロセスの習熟度と、トリミング時間との関係について説明する。図11aは、プロセスの習熟度とトリミングが必要なヒューズ素子の数トリミング本数との関係を示す図である。同図の横軸は年月であり、縦軸はウェハ1枚あたりのトリミング本数である。また、同図には、2種類のDRAM製品P1,P2のそれぞれについて、ウェハ試験工程を経たウェハ1枚あたりのトリミング本数の月ごとの平均値を示している。図11aに示すように、量産工程が開始された直後のトリミング本数は、比較的少ない値となっている。これは、詳しくは後述するが、量産工程の開始直後にはウェハ上に形成される半導体装置の歩留まり1枚のウェハ上に形成される全半導体装置のうち、ウェハ試験工程で破棄しなかった半導体装置の割合が悪く、トリミングに至る前に破棄されてしまうものが多数存在するからである。その後、プロセスの習熟に伴って歩留まりが改善してくると、トリミング本数が増加する。そして、概ね数か月以内にピークを迎えた後、漸減していく。図11bは、トリミング本数の推移をモデル化したものである。同図の横軸は時間であり、縦軸は、1枚のウェハ内に用意された全ヒューズ素子のうち、ウェハ試験の結果トリミング対象となったヒューズ素子の割合トリミング率である。なお、トリミング対象となったヒューズ素子とは、ロウアドレスを記憶させることとなったヒューズ素子グループに属するヒューズ素子という意味であり、レーザで切断されるヒューズ素子という意味ではない。トリミング率が高いほど、ウェハのトリミング処理に要する時間がかかり、製造コストが高くなる。トリミング率は、半導体装置の歩留まりと予備選択線の使用率の積で表すことができる。なお、予備選択線の使用率とは、破棄しなかった半導体装置内に予め用意された予備選択線のうち、実際に使用されることとなった予備選択線の割合である。量産前期では、プロセスがなかなか安定しないため、歩留まりが60、予備選択線の使用率が80と、ともに比較的悪い値をとり、図11bに示すように、トリミング率は48=60×80と算出される。一方、量産中期に入ると、歩留まりが90と改善する一方で、予備選択線の使用率は80と高いまま維持される。したがって、トリミング率は72=90×80に増加する。量産後期には、歩留まりが90と高い値を維持しつつ、予備選択線の使用率が30に改善する。したがって、トリミング率は27=90×30に低下する。図12は、トリミング率とトリミング時間の関係を示す図である。同図では、横軸をトリミング率、縦軸をトリミング時間としている。また、同図に示すR1は量産中期のトリミング率72を示し、R2は量産後期のトリミング率27を示している。図12に示すグラフG1は本発明による3列構成を採用した本実施の形態による半導体装置1の量産工程におけるトリミング時間、グラフG2は従来型の3列構成を採用した半導体装置の量産工程におけるトリミング時間、をそれぞれ示している。同図に示されるように、量産中期から量産後期にかけてトリミング率が減少していくに伴い、トリミング時間も一定の割合で低下していくが、本発明による3列構成を採用した場合には、グラフG1に示されるように、トリミング率が67と33のときにトリミング時間が大きく低下する。これに対し、従来型の3列構成を採用した場合には、グラフG2に示されるように、このような段階的なトリミング時間の低下は見られない。その結果、トリミング率が67を下回る状況量産中期以降になると、従来型の3列構成でのトリミング時間は、本発明による3列構成でのトリミング時間を大きく上回ることになる。以上説明したように、本実施の形態による半導体装置1によれば、同一のヒューズ素子グループに属する所定個のヒューズ素子が同一列に配置されることから、そうでない場合に比べ、トリミング処理の際の改列回数を減らせる。したがって、トリミング率が低下してくる量産後期において特に、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。次に、本発明の好ましい第2の実施の形態について詳細に説明する。本実施の形態による半導体装置は、x方向に隣り合って配置される2つのヒューズ素子セットを、一方のヒューズ素子セットに含まれるヒューズ素子列と、他方のヒューズ素子セットに含まれるヒューズ素子列とで、y方向の位置が一致するよう配置する点に特徴を有する。これにより、本実施の形態による半導体装置は、量産前期を含む量産工程全体を通じて、トリミング時間の伸長を抑制できるという効果を奏する。以下、詳しく説明する。図13aは、ある半導体装置において実際に見られるヒューズ素子セットの配置を示す図である。同図に示すように、この半導体装置は、12個のヒューズ素子セット92と、8個のヒューズ素子セット93とを有しており、ヒューズ素子セット92が2×6のマトリクス状に配置され、そのマトリクスのx方向の両側に、ヒューズ素子セット93が4個ずつy方向に1列に並べて配置された構成を有している。なお、ヒューズ素子セット92,93はともに3列構成を適用されている。また、ヒューズ素子セット92は1152個のヒューズ素子34aを含み、ヒューズ素子セット93は448個のヒューズ素子34aを含んでいる。図13bは、図13aを拡大した図である。同図では、1つの丸印が1つのヒューズ素子を示し、点線がシングルビームトリマの軌跡TLを示している。同図に示す例では、ヒューズ素子セット92に関して36列、ヒューズ素子セット93に関して24列のヒューズ素子が配置されており、このうちy方向の位置が一致している列は8列ある8列一致。したがって、軌跡TLの列数以下、トリミング列数というは36-824-88=52となる。これは、トリミングの際に最大で51回の改列を行わなければならないことを意味している。一方、図14は、本実施の形態による半導体装置におけるヒューズ素子セット92,93の配置を示す図である。同図に示すように、本実施の形態に半導体装置では、図13bに示したヒューズ素子セット92,93の位置をy方向に調整し、より多くの列で、ヒューズ素子セット92を構成するヒューズ素子の列のy方向の位置と、ヒューズ素子セット93を構成するヒューズ素子の列のy方向の位置とが一致するようにしている。より具体的には、ヒューズ素子セット93が有する24列分のヒューズ素子すべてについて、ヒューズ素子セット92に設けられるヒューズ素子とy方向の位置が一致するようにしている24列一致。このような配置を採用したことにより、本実施の形態に半導体装置では、トリミング列数が36-2424-2424=36本となっている。これは、トリミングの際に必要となる改列の回数が、最大でも35回で済むことを意味する。したがって、51回の改列を行わなければならない図13の例に比べ、トリミング時間の伸長が抑制されていると言える。図15は、図13bの例8行一致と、図14の例24行一致とのそれぞれについて、トリミング時間と歩留まりの関係を示す図である。ただし、この図では、予備選択線の使用率は一定であるとしている。同図に示すように、少なくとも歩留まりが60から100の範囲においては、歩留まりによらず、24行一致を採用することにより、8列一致の場合に比べて短いトリミング時間が実現されている。半導体装置の歩留まりは、図11bを参照しながら説明したように、量産前期には概ね60、量産中後期には概ね90であることを考慮すると、図15に示した結果から、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制されていると言える。以上説明したように、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制される。次に、本発明の好ましい第3の実施の形態について詳細に説明する。第3の実施の形態は、第2の実施の形態にしたがって配置されたヒューズ素子のトリミング方法に関するもので、x方向とy方向とに展開して配置される複数のヒューズ素子セットそれぞれに含まれる複数のヒューズ素子を、相対的にy方向の中央部に位置するものから優先してトリミングするようにする。これにより、予備ワード線用のヒューズ素子セットと、予備ビット線用のヒューズ素子セットとが同一平面内に混在して配置される場合など、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長を抑制できるようになる。以下、詳しく説明する。図16a、図17a、図18aはそれぞれ、互いに同数のヒューズ素子を有し、それぞれ本発明による3列構成が適用された複数のヒューズ素子セット94の配置例を示す図である。これらの図に示す配置は、ロウデコーダ12又はカラムデコーダ16など他の回路の配置や、それらの回路までの配線距離などによって決められているものであり、トリミング時間を考慮して決められているものではない。また、各図において、ヒューズ素子セット94を表す四角形の中にROWと記載しているのは予備ワード線用ヒューズ素子セットであり、COLと記載しているのは予備ビット線用ヒューズ素子セットである。図16aの例では、16個のヒューズ素子セット94が4×4のマトリクス状に配置され、y方向の一端側に位置する8個が予備ワード線用、y方向の他端側に位置する8個が予備ビット線用となる。また、図17aの例では、16個のヒューズ素子セット94が4×4のマトリクス状に配置され、x方向の中央に位置する2列分計8個が予備ビット線用、その他の8個が予備ワード線用となる。さらに、図18aの例では、16個のヒューズ素子セット94が2×8のマトリクス状に配置され、y方向の一端側に位置する8個が予備ビット線用、y方向の他端側に位置する8個が予備ワード線用となる。ここで、予備選択線の使用率が小さくなる量産後期においては、一般に、予備ワード線が予備ビット線に優先して用いられる。したがって、予備ワード線用のヒューズ素子は、予備ビット線用のヒューズ素子に比べて多くトリミングされることになるので、以下ではこれを前提にして説明を進める。本実施の形態によるトリミング方法では、マトリクスのy方向の中央部に近いヒューズ素子ほどトリミングの優先順位を高く、遠いヒューズ素子ほどトリミングの優先順位を低くする。図16bは、図16aに示した配置を有する半導体装置においてこのようなトリミング方法を行う場合のシングルビームトリマの軌跡TLの例を、図16aに重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット94の個数で5と1/3個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット94の個数で1と1/3個分、それぞれトリミング対象となったとしている。なお、同図及び後掲の各図において、各辺を実線で描いたヒューズ素子セット94は、その内部のすべてのヒューズ素子がトリミング対象となっていることを表し、各辺を破線で描いたヒューズ素子セット94は、その内部にあるヒューズ素子の1/3がトリミング対象となっていることを表し、各辺を点線で描いたヒューズ素子セット94は、その内部にあるヒューズ素子がトリミング対象となっていないことを表している。図16bの例では、同図から明らかなように、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図16aの配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。図17bは、図17aに示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡TLの例を、図17aに重ねて描いた図である。同図においてトリミング対象となったヒューズ素子の数は、図16bの場合と同じである。図17bの例では、同図に示されるように、一部の列において、予備ワード線用のヒューズ素子のみがトリミング対象となり、予備ビット線用のヒューズ素子はトリミング対象となっていない。しかしながら、上述したように、ヒューズ素子セットの配置はトリミング時間を考慮して決められるものではなく、かつ、図17bの例において予備ワード線用のヒューズ素子のみに着目すれば、図16bの例と同様、改列回数が最小限に抑えられていると言える。予備ビット線用のヒューズ素子のみに着目する場合も同様である。したがって、図17aの配置に本実施の形態によるトリミング方法を適用した場合にもやはり、トリミング時間の伸長が抑制されていると言える。図18bは、図18aに示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡TLの例を、図18aに示した配置に重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット94の個数で6と2/3個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット94の個数で4と2/3個分、それぞれトリミング対象となったとしている。図18bの例では、図16bの場合と同様、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図18aの配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。以上説明したように、本実施の形態によるトリミング方法によれば、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長が抑制される。次に、本発明の好ましい第4の実施の形態について詳細に説明する。第4の実施の形態は、量産工程ではトリミング対象とならないテスト回路用のヒューズ素子を有する半導体装置に関するものであって、このような半導体装置において、各ヒューズ素子が第2の実施の形態に即して配置され、かつ第3の実施の形態によるトリミング方法によってトリミングされる場合に、トリミング時間の伸長を抑制できるようにする。以下、詳しく説明する。図19は、本実施の形態による半導体装置における、ヒューズ素子セット94の配置例を示す図である。同図に示した半導体装置は、予備ワード線用及び予備ビット線用以外のヒューズ素子の他に、テスト回路用のヒューズ素子も有している。同図の例では、8個のヒューズ素子セット94が2×4のマトリクス状に配置され、そのうちy方向の一端側に位置する4個を予備ワード線用、y方向の他端側に位置する4個のうちの3個を予備ビット線用、y方向の他端側の最端部に位置する1個をテスト回路用同図では、ヒューズ素子セット94を表す四角形の中にetc.と記載しているとしている。テスト回路用のヒューズ素子は半導体装置の開発時に用いるものであるため、上述したように、量産工程ではトリミング対象とはならない。したがって、図19に示したように、第3の実施の形態によるトリミング方法で優先順位が最も低くなる位置にテスト回路用のヒューズ素子を配置することで、特に量産後期のようにトリミング対象とならないヒューズ素子が多数存在する場合に、トリミング時間の伸長を抑制することが可能になる。なお、第4の実施の形態では、量産工程でトリミング対象とならないヒューズ素子を対象としたが、半導体装置には、例えば電圧回路用のヒューズ素子など、逆に量産工程で必ずトリミング対象となるヒューズ素子が含まれる場合もある。この場合には、そのようなヒューズ素子を含むヒューズ素子セットを、優先順位が最も高くなるマトリクスの中央部に配置することで、結果的にトリミング時間の伸長を抑制することが可能になる。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施の形態ではトリマの軌跡が直線であることを前提として説明したが、実際には直線でない場合もあり得る。これは、トリミング対象のヒューズ素子であっても必ずしも切断されるわけではないことから、トリマ制御プログラムの仕様によっては、そのような切断対象でないヒューズ素子を回避して他のヒューズ素子を優先して切断する結果、トリマが直線的でない動きをする場合があるからである。しかし、このようなトリマを用いる場合であっても、本発明によるn列構成を採用することで、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することは可能である。"