"半導体基板と、前記半導体基板上に設けられ、積層された複数のメモリセルを含む複数のメモリユニットと、カラム方向に配列された前記複数のメモリユニット上に複数本形成されたビット線とを備え、前記複数のビット線のロウ方向の配列ピッチは、前記メモリユニットのロウ方向の配列ピッチよりも小さく、前記カラム方向に配列された各メモリユニットの端部は、前記複数本形成されたビット線のいずれか1つに接続されることを特徴とする半導体記憶装置。前記ビット線は、ロウ方向の配列ピッチが前記メモリユニットのロウ方向の配列ピッチの1/nnは自然数となるように形成され、カラム方向に配列された1つの前記メモリユニットの列にn本のビット線が割り当てられ、前記カラム方向に配列されたメモリユニットの中からカラム方向に順番に選択されたメモリユニットの端部は、前記n本のビット線の中から順番に選択された1本のビット線に接続されていることを特徴とする請求項1記載の半導体記憶装置。前記メモリユニットは、前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、を備えることを特徴とする請求項2記載の半導体記憶装置。前記カラム方向に配列された複数のメモリユニットのうちそれぞれ異なるビット線に接続されたn個のメモリユニットは、前記選択ゲート線により同時に活性化され、n本のビット線を介してデータを書き込み又は読み出すことを特徴とする請求項3記載の半導体記憶装置。前記ビット線のロウ方向の幅は、前記半導体ボディの幅よりも細く前記半導体ボディと前記ビット線とは、前記n本のビット線の幅に対応する幅を有し前記半導体ボディの端部と接続される第1のビット線コンタクトと、前記第1のビット線コンタクトと前記ビット線とを接続する第2のビット線コンタクトとを介して接続されていることを特徴とする請求項4記載の半導体記憶装置。本実施形態は、パフォーマンスの向上可能な積層型の半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられ、積層された複数のメモリセルを含む複数のメモリユニットと、カラム方向に配列された複数のメモリユニット上に複数本形成されたビット線とを備え、複数のビット線のロウ方向の配列ピッチは、メモリユニットのロウ方向の配列ピッチよりも小さく、カラム方向に配列された各メモリユニットの端部は、複数本形成されたビット線のいずれか1つに接続される。以下、図面を参照して、半導体記憶装置の実施形態について説明する。[第1の実施の形態][全体構成]先ず、図1を参照して、第1実施形態に係る半導体記憶装置の全体構成について説明する。図1は、第1実施形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、図1に示すように、複数のメモリセルブロックMBを備えたメモリセルアレイ11を有する。複数のメモリセルブロックMB0~jjは自然数は、カラム方向ビット線BLの延びる方向に配列される。全メモリセルブロックMB0~jはビット線BL及びソース線SLを共有している。複数のメモリセルブロックMB0~jは、カラム方向に延びた複数のビット線BLの他に、ビット線BLに交差するロウ方向に延びた複数のワード線WL及び複数の選択ゲート線SGD,SGSを有する。ワード線WLは、ロウデコーダ12に接続され、選択ゲート線SGD,SGSは、ロウデコーダ13に接続されている。また、ビット線BLは、センスアンプ14を介してカラムデコーダ15に接続されている。ロウデコーダ12は、アドレスプリデコーダ16から出力されたロウアドレスに基づいてワード線WLを選択し、選択されたワード線及び非選択のワード線に対して、それぞれワード線ドライバ17で生成された電圧を印加する。ロウデコーダ13は、アドレスプリデコーダ16から出力されたロウアドレスに基づいて活性化する図2に示すメモリセルユニットMUに対応したソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDを選択し、選択されたソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDに対して、選択ゲート線ドライバ18で生成されたゲート電圧を印加する。カラムデコーダ15は、アドレスプリデコーダ16から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ14は、カラムデコーダ15によって選択されたビット線BLのデータをセンスし、ラッチする。コントローラ19は、図示しないアドレスコマンドレジスタから読み出し書き込み消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15等の周辺回路はメモリセルアレイ11の直下に形成することが可能である。[メモリセルアレイ]次に、図2~図7を参照して、メモリセルアレイ11の構成について説明する。図2はメモリセルアレイ11の一つのメモリセルブロックMBの一部を示す回路図である。メモリセルブロックMBは、図2に示すように、マトリクス状に配列された複数のメモリユニットMUを有する。カラム方向に配列されたメモリユニットMUの一端は、これらに沿って配置された2本のビット線BLj,BLj1に交互に接続されている。メモリユニットMUの他端はソース線SLに共通に接続されている。メモリユニットMUは、メモリストリングMS、その両端に設けられたソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrを有する。ここで、メモリストリングMSは、直列接続された複数のメモリトランジスタMTr1~MTr8、及びメモリトランジスタMTr4,MTr5の間に接続されたバックゲートトランジスタBTrからなるメモリストリングMSの両端にソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrをそれぞれ接続して構成されている。メモリトランジスタMTr1~MTr8は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層の側面に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜側面に形成された制御ゲートとを有するMONOS構造である。メモリトランジスタMTr1~MTr8は、電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させ、このしきい値電圧に対応した情報を記憶する。メモリブロックMBにおいて、ロウ方向に配列されたメモリトランジスタMTrjのゲートは、ロウ方向に延びるワード線WLjに共通に接続されている。また、1つのメモリブロックMBにおいて、各メモリユニットMUの対応するメモリトランジスタMTrjに接続されたワード線WLjは共通接続されている。また、メモリユニットMUのバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。メモリブロックMBにおいて、ロウ方向に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続されている。また、メモリブロックMBにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続されている。次に、図3~図7を参照して、第1実施形態に係るメモリセルアレイ11の構造について説明する。図3は、メモリセルアレイ11の一部の構成を示す斜視図である。メモリセルアレイ11は、図3に示すように、半導体基板20の上にバックゲートトランジスタBTr両端ソース端、ドレイン端が垂直方向の上方に延びるU字型の柱状の半導体層30を備える。半導体層30は、その両端上端がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配置されている。半導体層30は、図4にその断面の一部を拡大して示すように、柱状の半導体ボディ31と、その側面を覆うトンネル絶縁層32、電荷蓄積層33及びブロック絶縁層34とにより構成されている。トンネル絶縁層32及びブロック絶縁層34としては、例えば酸化シリコンSiO2等を用いることができる。電荷蓄積層33としては、例えば窒化シリコンSiN等を用いることができる。半導体基板20の上にはバックゲートBGが配置される。このバックゲートBGと半導体層30の折り返し部とでバックゲートトランジスタBTrが形成される。ここで、折り返し部について図3を用いて説明する。半導体層30は、第1の柱状部分30A、第2柱状部分30B、折り返し部分30Cを有する。折り返し部は、この図3の30Cを指す。一方の側の柱状の半導体層30Aの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL4,WL3,WL2,WL1及びソース側選択ゲート線SGSを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層30の側面に接続される。また、他方の側の柱状の半導体層30Bの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL5,WL6,WL7,WL8及びドレイン側選択ゲート線SGDを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層30の側面に接続されている。これにより、メモリセルMTr1~8は、ワード線WL1~8を制御ゲート、U字型の半導体ボディ31をチャネルボディーとする。又、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD及びバックゲートBGをゲートとして、U字型半導体層30をボディとして、それぞれソース側選択ゲートトランジスタSSTr、ドレイン側選択ゲートトランジスタSDTr及びバックゲートトランジスタBTrを構成している。即ち、メモリセルMTr1~8及びバックゲートトランジスタBTrは積層方向を長手方向としてメモリストリングMSを構成する。又、メモリストリングMS、ドレイン側選択ゲートトランジスタSDTr及びソース側選択ゲートトランジスタSSTrは、メモリユニットMUを構成する。メモリユニットMUのソース側、即ち半導体層30の一方の端部はソース線SLに接続されている。メモリユニットMUのドレイン側、即ち半導体層30の他方の端部はビット線コンタクトBC1,BC2を介してビット線BLに接続されている。ビット線BL及びビット線コンタクトBC2は半導体層30よりも細く構成されている。図5は、メモリセル11の平面図、図6及び図7は、図5のX-X′線で切断した断面図及びY-Y′線で切断した断面図である。図5に示す通り、本実施形態に係る半導体記憶装置において、ビット線BLはロウ方向にメモリユニットMUのピッチP1の1/2のピッチP2で配列されている。そして、カラム方向に隣接するメモリユニットMUは、それぞれ異なるビット線BLに接続されている。従って、カラム方向に配列されたメモリユニットMUの一列からはビット線BLがそれぞれ2本ずつ引き出されている。比較例として、図8に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線BLとメモリユニットMUのロウ方向のピッチが等しくなっている。メモリユニットMUは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層30を形成するので、微細化はビット線BLほど容易ではない。これに対し、ビット線BLは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線BLは、半導体層30の太さの1/nnは自然数程度に形成することが可能である。この点に着目し、本実施形態に係る半導体記憶装置においては、図5に示すように、カラム方向に配列された1つのメモリユニットMUの列に対して2本のビット線BLを割り当てるようにしている。より具体的には、図5~図7に示すように、ビット線コンタクトBC1は、半導体層30の端部と接続される。このビット線コンタクトBC1の断面は、半導体層30の断面よりも大きい。ビット線コンタクトBC1のロウ方向の幅は、ビット線2本分の幅と同程度である。そして、カラム方向に隣接するメモリユニットMUごとにビット線コンタクトBC2を介して接続されるビット線BLが異なる。具体的には、あるメモリユニットMUは、ビット線コンタクトBC1上に形成された2本のビット線BLのうち、一方のビット線BLに接続する。このメモリユニットMUとカラム方向に隣接するメモリユニットMUは、他方のビット線BLに接続する。このような接続方法となるよう、カラム方向に隣接するビット線コンタクトBC2同士がそれぞれ異なるビット線BLに接続される。[周辺回路]次に、図9を参照して本実施形態に係る半導体記憶装置のロウデコーダ12及び13の構成について説明する。図9は、本実施形態に係る半導体記憶装置のロウデコーダ12及び13の構成を説明する為の回路図である。ロウデコーダ12は、アドレスプリデコーダ16から出力されたロウアドレスに応じて所定のワード線を選択するアドレスデコード回路121と、アドレスデコード回路121からの信号を入力して電圧を発生させるレベルシフタ122と、レベルシフタ122から出力された電圧をゲートに入力して、ワード線ドライバ17から入力された電圧を選択されたワード線WLに出力する選択トランジスタ123とを備えている。ロウデコーダ13は、ロウデコーダ12と同様にアドレスデコード回路131と、レベルシフタ132と、選択トランジスタ133とを備えており、更にレベルシフタ132から出力された電圧を反転するインバータ134と、インバータ134からの信号をゲートに入力する選択トランジスタ135とを備える。ロウデコーダ13の構成は基本的にはロウデコーダ12と同様であるが、選択ゲート線が選択トランジスタ135,133によって、非選択ブロック用配線SGunselと選択ブロック用配線SGSsel又はSGDselのいずれか一方に接続される点において異なる。本実施形態においては、ロウデコーダ13によってカラム方向に隣接するメモリユニットMUの選択トランジスタSDTr,SSTrが同時に選択される。これにより、図2における、カラム方向に隣接するメモリユニットMUから異なるビット線BLを介して同時にデータがアクセスされる。したがって、図8に示した比較例に比べて、一度に読み出し書き込みが可能な1ページ分のデータのビット数を倍にすることができる。このように、本実施形態によれば、回路面積を増大させること無く一度の読み出し動作において読み出し書込み可能なデータ数以下、ページ長を増大できる。その結果、本実施形態に係る半導体記憶装置のパフォーマンスが向上する。尚、ビット線BLはセンスアンプ14に接続されている為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリストリングMSのチャネルボディーとしてU字型の半導体層30を用いたいわゆるPipe型の半導体記憶装置である。従って、配線をメモリセルアレイ11の上方にまとめる事が可能であり、メモリセルアレイ11の下にセンスアンプ14を形成することが可能となる。従って、回路面積はメモリセルアレイ11の面積によって決定され、メモリセルアレイ11の面積よりも回路面積が増大することを防止できる。[第2の実施の形態]次に、図10~図12を参照して、第2の実施形態に係るメモリセルアレイ11の構成について説明する。図10はメモリセルアレイの一部の構成を示す平面図、図11は図10に示す平面図をY-Y′線で切った断面図、図12はメモリセルアレイの一部の構成を示す回路図である。尚、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。第1の実施形態においては、ビット線BLはメモリユニットMUの1/2のピッチで配列されていたが、本実施形態においては、ビット線BLがメモリストリングMSの1/3のピッチで配列されている。又、ビット線BLは、ビット線BL方向に配列されたメモリストリングに2つおきに接続されている。即ち、mを自然数とした時、ビット線BL方向に配列されたメモリユニットMUのうち3m番目に配置されているものはビット線BL1に、3m1番目に配置されているものはビット線BL2に、3m2番目に配置されているものはビット線BL3に接続されている。この様な構成によれば、ページ長は実施形態1の1.5倍、従来の3倍となり、読み出し/書き込み速度を更に改善できる。尚、本実施形態においてはビット線BLをメモリユニットMUの1/3のピッチで配列しているが、本発明はこれに限定されるものではなく、ビット線BLをメモリストリングMSの整数分の1倍のピッチで配列することが可能である。又、一部のメモリユニットMUにのみ整数分の1倍のピッチのビット線BLを配列することも可能である。[第3の実施形態]次に、図13~図15を参照して、第3の実施形態に係る半導体記憶装置について説明する。図13は本実施形態に係る半導体記憶装置のメモリセルアレイ11の一部の構成を示す回路図、図14は全体構成を示すブロック図、図15は周辺回路の構成を示す回路図である。第1実施形態においては、カラム方向に隣接する複数のメモリユニットMUにおいて、選択ゲートトランジスタSSTr及びSDTrのゲートには、それぞれ独立に選択ゲート線SGS及びSGDが接続されていた。本実施形態においては、図13に示す通り、カラム方向に隣接するメモリユニットMUでペアを構成して、このペアを構成する2つのメモリユニットMUに選択ゲート線SGS及びSGDが共通に接続されている。具体的には、例えば、図2に示した第1実施形態におけるドレイン側選択ゲート線SGD<0>及びSGD<1>は、第3の実施形態では、共通に接続されて本ドレイン側選択ゲート線SGD<0>′となっている。同様に、図2に示した第1実施形態におけるソース側選択ゲート線SGS<0>及びSGS<1>は、第3の実施形態では、共通に接続されて本実施形態におけるソース側選択ゲート線SGS<0>′となっている。この様な構成においては、図14及び図15に示す通り、メモリセルアレイ11とロウデコーダ13とを接続する選択ゲート線の数を半数に減らす事が可能となる。又、図15に示す通り、選択ゲート線の数が減少することによって、ロウデコーダ13の回路面積も1/2まで抑制可能となる。この様な構成は、カラム方向に隣接するメモリユニットMUが、それぞれ異なるビット線BLに接続されることによって可能となったものである。従って、実施形態2の様にビット線BLをメモリユニットMUの1/3のピッチで配列する場合には、3本の選択ゲート線を共通に接続することが可能である。即ち、何本の選択ゲート線を共通に接続するかは、メモリユニットMUとビット線BLとの配置の関係によって適宜決定可能である。[第4の実施形態]次に、図16を参照して第4の実施形態について説明する。図16は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、第1実施形態と同様、カラム方向に配列された1つのメモリユニットMUの列に対して2本のビット線BLを割り当てているが、センスアンプについては、メモリユニットMUの列の数だけ備えられている。この場合、2本のビット線BLで1つのセンスアンプ14を交互に使用するため、ビット線BLとセンスアンプ14の間に選択回路SELが設けられている。この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットMUには、選択ゲート線SGS及びSGDがそれぞれ独立に供給されている。[第5の実施形態]図17は、第5の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第1の実施形態と同様であるが、センスアンプ14として差動式のセンスアンプを使用している点において異なっている。本実施形態において、カラム方向に隣接するメモリユニットMUの対応するメモリトランジスタMTrのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線BLからペアのデータを読み出し、センスアンプ14で差動検出する。この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。[第6の実施形態]図18は、第6の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、2本のビット線BLのうち、一方のビット線BLをセンスアンプ14に接続し、他方のビット線BLを接地して、シールド線として使用する。本実施形態においては、1度に読み出すページのビット数を従来と同様にしつつ、ビット線BLを1つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態はPipe型の半導体記憶装置に関するものであるが、本発明はメモリユニットMUのチャネルボディーとしてピラー半導体を用いるI型の半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"