半導体基板と、前記半導体基板上に形成された第1の導電型の第1のウェル領域と、前記半導体基板上に形成された第2の導電型の第2のウェル領域と、前記第1のウェル領域と前記第2のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域とを、を備える制御整流素子を有する半導体装置であって、前記第1のウェル領域と前記第2のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するカソード領域と、前記第2のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するアノード領域とからなり、前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するウェルコンタクト領域と、前記第2のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するトリガー領域とからなり、前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれPNP型バイポーラトランジスタ及びNPN型バイポーラトランジスタを構成するように各配線部に接続しており、前記第1のウェル領域は、前記半導体基板の最外周に位置し、さらに、前記ウェルコンタクト領域よりも外周に位置し、第1の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する、ことを特徴とする半導体装置。半導体基板と、前記半導体基板上に形成された第1の導電型の第1のウェル領域と、前記半導体基板上に形成された第2の導電型の第2のウェル領域と、前記第1のウェル領域と前記第2のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域とを、を備える制御整流素子を有する半導体装置であって、前記制御整流素子は、前記第1のウェル領域と前記第2のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するカソード領域と、前記第2のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するアノード領域とからなり、前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するウェルコンタクト領域と、前記第2のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するトリガー領域とからなり、前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれPNP型バイポーラトランジスタ及びNPN型バイポーラトランジスタを構成するように各配線部に接続している、ことを特徴とする半導体装置。前記第1のウェル領域は、前記半導体基板の最外周に位置し、且つ、少なくとも2つ以上の最外周フィン領域をさらに備え、前記最外周フィン領域は、前記ウェルコンタクト領域よりも外周に位置し、第1の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある、ことを特徴とする請求項2に記載の半導体装置。前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれ、少なくとも2つ以上の隣り合う前記フィン領域からなる、ことを特徴とする請求項1から3のいずれか1つに記載の半導体装置。複数の前記配線は同じピッチで配列し、且つ、前記配線のピッチは、前記フィン領域のピッチよりも広い、ことを特徴とする請求項4に記載の半導体装置。本発明は、精度良く形成されたフィンを有しつつ、十分な特性を有するESDElectrostaticDischarge保護素子を形成することができる半導体装置を提供する。本発明の実施形態によれば、半導体基板と、前記半導体基板上に形成された第1の導電型の第1のウェル領域と、前記半導体基板上に形成された第2の導電型の第2のウェル領域と、前記第1のウェル領域と前記第2のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域とを、を備える制御整流素子を有する半導体装置であり、前記第1のウェル領域と前記第2のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するカソード領域と、前記第2のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するアノード領域とからなり、また、前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、前記第1のウェル領域内に位置し、且つ、第1の導電型の不純物拡散層領域を有するウェルコンタクト領域と、前記第2のウェル領域内に位置し、且つ、第2の導電型の不純物拡散層領域を有するトリガー領域とからなり、前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれPNP型バイポーラトランジスタ及びNPN型バイポーラトランジスタを構成するように各配線部に接続しており、前記第1のウェル領域は、前記半導体基板の最外周に位置し、さらに、前記ウェルコンタクト領域よりも外周に位置し、第1の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。以下の第1から第3の実施形態における半導体装置は、例えば、ESD保護素子としてSCRSiliconControlledRectifier、またはサイリスタ型のESD保護素子シリコン制御整流素子を有するFinFETとして説明する。図1に、SCR型ESD保護素子1の回路の回路図の一例を示す。さらに、図1に示されるSCR型ESD保護素子1の断面図を図2に示す。図1に示されるように、SCR型ESD保護素子1は、アノード端子Aにシリーズに接続されたダイオードDiと、アノード端子A側にコレクタが接続されたpnpバイポーラトランジスタTr1と、カソード端子Cにエミッタが接続されたnpnバイポーラトランジスタTr2とを有する。このようなSCR型ESD保護素子1は、半導体装置の外部と接続された外部接続端子不図示と、半導体装置の内部回路不図示との間に配置される。静電気による高電圧のサージが外部接続端子に入力された際に、内部回路がサージにより破壊されないように、pnpバイポーラトランジスタTr1とnpnバイポーラトランジスタTr2とがON状態となり、図1中の矢印で示されるように、アノード端子AからpnpバイポーラトランジスタTr1のエミッタに電流が流れ、さらに、npnバイポーラトランジスタTr2のベースからエミッタに電流が流れ、カソード端子Cからアースに電流を逃がすものである。従って、図2で示されるSCR型ESD保護素子1の断面においては、矢印で示されるように、アノードAからカソードCに電流が流れることとなる。第1の実施形態本実施形態のFinFETの平面図を図3に、図3中のA-A ́における断面図を図4に示す。なお、図3においては、配線の下にある各フィン領域とコンタクト領域とは点線で示す。本実施形態は、FinFETに形成された複数のフィン領域を用いてSCR型ESD保護素子1を形成するものである。SCR型ESD保護素子1は、同一の幅を有する複数のフィン領域が同じピッチで並ぶフィン配列領域10のうち、その最外周に配置された最外周フィン領域30aを用いることなく、形成される。また、最外周フィン領域30aが配置されているフィン配列領域10の最外周には、P型のウェル領域20を形成する。図3及び図4に示されるように、本実施形態のSCR型ESD保護素子1は、半導体基板70の最外周に位置するP型導電型であるP型ウェル領域20と、その隣に接するように位置するN型導電型であるN型ウェル領域21とを有する。詳細には、N型ウェル領域21は、P型ウェル領域20と各フィン領域の短辺に沿った方向に接する。各ウェル領域20、21は、ウェル領域全体に亘って同じ方向に、且つ、同じピッチを有してストライプ状にならんだ複数のフィン領域を有する。なお、この複数のフィン領域が並ぶ領域全体がフィン配列領域10である。P型ウェル領域20とN型ウェル領域21との境界には、ウェル領域境界25があり、各フィン領域の長辺と平行である。そして、このウェル領域境界25を挟み込むように、P型ウェル領域20内にはN型の不純物拡散層領域を有するフィン領域であるカソード領域41と、N型ウェル領域内21にはP型の不純物拡散層領域を有するフィン領域であるアノード領域42とが位置する。さらに、このカソード領域41とアノード領域42とを挟むように、P型ウェル領域内20にはP型の不純物拡散層領域を有するフィン領域であるウェルコンタクト領域43と、N型ウェル領域21内にはN型の不純物拡散層領域を有するフィン領域であるトリガー領域44とが位置する。また、トリガー領域44の隣には、さらにP型の不純物拡散層領域を有するフィン領域であるアノード領域42があり、すなわち、トリガー領域44は2つのアノード領域42により挟まれている。言い換えると、本実施形態のSCR型ESD保護素子1は、半導体基板70の最外周から順に、P型ウェル領域20と、ウェル境界領域25を介して接するように位置するN型ウェル領域21とを有する。そして、P型ウェル領域20内では、ウェル領域境界25側から順に、カソード領域41とウェルコンタクト領域43とが配置され、N型ウェル領域21内では、ウェル領域境界25側から順に、アノード領域42とトリガー領域44とアノード領域42とが配置されている。そして、カソード領域41、アノード領域42、ウェルコンタクト領域43、及び、トリガー領域44とは、それぞれ別個の配線50に、コンタクト領域51を介して接続されている。この複数の配線50は、同一のピッチを有するように配列することが好ましく、このようにすることにより、配線50を精度良く形成することができる。また、図3及び図4に示されるように、P型ウェル領域20の最外周にある最外周フィン領域30a、言い換えると、フィン配列領域10の最外周にある最外周フィン領域30aを、P型の不純物拡散層領域を有するものとし、さらに、それに対応するコンタクト領域51を形成せずに電気的に浮遊状態とする。すなわち、ウェルコンタクト領域43よりも外周に位置する最外周フィン領域30aを、SCR型ESD保護素子1を構成する部位として使用しない。この最外周フィン領域30aは、フィン配列領域10の最外周にあるため、例えば幅が異なるといった、フィン配列領域10の中央部のフィン領域とは異なる形状を有する可能性がある。しかし、このような最外周フィン領域30aをSCR型ESD保護素子1の構成部位として使用しないことから、最外周フィン領域30aが異なる形状であることに起因したSCR型ESD保護素子1の特性悪化を防ぐことができる。なお、電気的に浮遊状態にさせるフィン領域は、フィン配列領域10の最外周に位置する1つのフィン領域から構成するものとは限られず、フィン配列領域10の中央部のフィン領域とは異なる形状である可能性を持つ、フィン配列領域10の最外周にある2つ以上の隣り合うフィン領域、詳細には、フィン配列領域10の最外周から内側に向かって2つ以上のフィン領域により構成しても良い。そして、P型ウェル領域20を半導体基板70の最外周に形成する。このようにすることにより、P型の不純物拡散層領域を有する最外周フィン領域30aにより確実に電流が流れないようにすることができるため、最外周のフィン領域30aの形状のばらつきによるSCR型ESD保護素子1の特性悪化をより抑えることができる。加えて、半導体基板70として通常のバルク基板を用いた場合、多くのバルク基板の導電型はP型であるため、P型ウェル領域20を半導体基板70の外周部に配置することは容易であり、わざわざ外周部にP型ウェル領域を形成するために大きな面積を占有することもない。また、最外周フィン領域30aに対して1つ内側にあるフィン領域をウェルコンタクト領域43とすることにより、最外周フィン領域30aの形状ばらつきによるSCR型ESD保護素子1の特性悪化をより避けるようにしている。なお、本実施形態のFinFETは、この図3における左端は、図示されるように終端されるものではなく、半導体基板70上にN型ウェル領域20/P型ウェル領域21の繰り返し構造が所望の数だけ並んでいるものである。また、図3の縦方向もこの寸法のものに限定されるものではなく、繰り返し構造を所望の数だけ並べても良い。また、各フィン領域の図3における縦方向の長さ長辺の長さを、さらに長くしても良いが、各フィン領域を形成するために用いられる細長いマスク材が、例えば、乾燥工程といった製造工程においてパターン倒れを起こさないような長さにしておくことが好ましい。さらに、図3に示されるように、各フィン領域に対するコンタクト領域51は市松模様状に配置されている。これは隣り合うコンタクト領域51間の距離を大きくすることにより、リソグラフィを容易に行えるようにし、よってコンタクト領域51を形成する際のリソグラフィの精度を向上させるためである。本実施形態によれば、素子を保護するために必要十分な電流を流すことができるSCR型ESD保護素子1を、FinFETで用いられるフィン領域と同じ幅、同じ間隔を有するフィン領域を用いて形成するため、半導体基板70の全体に亘って、同じ幅、同じ間隔を有するフィン領域を均一に形成することができる。例えば、細いフィン領域と太いフィン領域とを半導体基板70上に混在して形成する場合には、面密度の均一性が崩れるため、平坦化に用いられるCMPChemicalMechanicalPolishingにおいてdishingと呼ばれるオーバーエッチングを生じてしまう可能性があるが、本実施形態においては、半導体基板70の全体に亘って、同じ幅、同じ間隔を有するフィン領域を形成することから、上記の問題を避け、精度良く均一なフィン領域を形成することができる。さらに、本実施形態においては、最外周フィン30aを電気的に浮遊状態とし、SCR型ESD保護素子1を構成する部位として使用しないことから、すなわち、マイクロローディング効果によりフィン配列領域10の中央部のフィン領域とは異なる形状を有する可能性を持つ最外周フィン領域30aを用いないことから、SCR型ESD保護素子1の特性悪化を防ぐことができる。このマイクロローディング効果とは以下のようなものである。バルクFinFETの形成においては、RIEReactiveIonEtchingを用いてバルクシリコン基板を加工することにより、複数のフィン領域を一様に形成する。複数のフィン領域を形成する場合、フィン配列領域10の外周部に位置するフィン領域については、他のフィン領域と比べて幅が変動したり、フィン領域自体の断面がすそ広がりの斜め形状になったりすることがある。このような現象をRIEのマイクロローディング効果と呼んでいる。本発明者は、この現象は、フィン配列領域10の中央部と外周部とで削られる基板の面積が異なっていることに起因して、フィン配列領域10の外周部にて、RIEのエッチングとデポジションとのバランスが崩れることから生じたものであると推察している。そして、このように、フィン領域の幅が大きくなったり、フィン領域自体の断面がすそ広がりの斜め形状になったりすることは、フィンを形成した後に行うパンチスルー防止層の形成にも影響を与え、このパンチスルー防止層がなければ、FinFETとしての動作において、ソース/ドレイン間のパンチスルーに対する耐性を落とすことに繋がるものである。また、フィン配列領域10の外周部においては別の不都合も生じることとなる。例えば、フィン領域の間にある素子分離領域に埋め込んだ埋め込み材料をエッチングする場合、ここでもマイクロローディング効果によってエッチングレートに差が生じ、フィン配列領域10の外周部において埋め込み材料がエッチングされる深さが、フィン配列領域10の中央部の埋め込み材料がエッチングされる深さと異なるといった現象が生じる。もしくは、フィン配列領域10の外周部において埋め込み材料のCMPによるpolishing深さが、フィン配列領域10の中央部の埋め込み材料のpolishing深さと異なるといった現象が生じる。その結果、素子分離領域を形成した後に形成されるパンチスルー防止層の位置が、フィン配列領域10の中央部のフィン領域と、フィン配列領域10の外周部のフィン領域とで異なることとなり、pn接合位置高さやpn接合の不純物プロファイルなどが異なってしまうことになる。従って、このような状態で、これらのフィン領域をSCR型ESD保護素子1として用いた場合には、ウェハー内の場所の違いにより電流特性が異なることが予想され、より電流が流れやすい部分に電流が集中して接合破壊が生じたり、電流が集中して発生したジュール熱によってフィン領域そのものが溶融してしまったりする可能性がある。しかしながら、本実施形態においては、最外周フィン領域30aを電気的に浮遊状態とし、SCR型ESD保護素子1の構成部位として使用しないことから、パンチスルー耐性が悪化したり、フィン領域が破壊したりするなどの、最外周フィン領域30aが他のフィン領域と異なる形状であることに起因したSCR型ESD保護素子1の特性悪化を防ぐことができる。なお、本実施形態においては、P型導電型、N型導電型を入れ替えても良い。第2の実施形態第1の実施形態においては、1つのフィン領域を、SCR型ESD保護素子のアノード領域、カソード領域、トリガー領域としてそれぞれ用いていたが、本実施形態においては、複数のフィン領域を1つの組として、SCR型ESD保護素子のアノード領域、カソード領域、トリガー領域としてそれぞれ用いるという点が、第1の実施形態と異なる点である。この複数のフィン領域からなるアノード領域、カソード領域、トリガー領域はより低抵抗化するため、それぞれ複数のコンタクト領域を介してより太い配線に接続することにより、SCR型ESD保護素子の電流に対する耐性をより向上させることができる。さらに、1つの組を構成する隣り合う複数のフィン領域を同じ導電型拡散層を有するものとして形成することから、拡散層を形成するためのイオン注入時において要求されるマスクの精度が、第1の実施形態よりも緩和されるため、SCR型ESD保護素子の特性のバラツキを抑えつつ、より低コストで形成することができる。本実施形態のFinFETの平面図を図5に、図5中のA-A ́における断面図を図6に示す。なお、図5においては、配線50の下にある各フィン領域とコンタクト領域51とは点線で示す。ここでは、第1の実施形態と共通する部分については、説明を省略する。図5及び図6に示されるように、第1の実施形態と同様に、SCR型ESD保護素子1は、半導体基板70の最外周に位置するP型ウェル領域20と、その隣に接するように位置するN型ウェル領域21とを有する。各ウェル領域20、21は、ウェル領域全体に亘って所望の幅及び所望の間隔をもってストライプ状にならんだ複数のフィン領域を有する。P型ウェル領域20とN型ウェル領域21との境界であるウェル領域境界25を挟み込むように、P型ウェル領域20内にはN型の不純物拡散層領域を有する2つのフィン領域からなる一組のカソード領域41と、N型ウェル領域21内にはP型の不純物拡散層領域を有する2つのフィン領域からなる一組アノード領域42とが位置する。さらに、この一組のカソード領域41と一組のアノード領域42とを挟むように、P型ウェル領域20内にはP型の不純物拡散層領域を有するフィン領域からなるウェルコンタクト領域43と、N型ウェル領域21内にはN型の不純物拡散層領域を有する2つのフィン領域からなる一組のトリガー領域44とが位置する。また、一組のトリガー領域44の隣には、さらにP型の不純物拡散層領域を有する2つのフィン領域からなる一組のアノード領域42があり、トリガー領域44は2組のアノード領域42により挟まれている。そして、一組のカソード領域41、二組のアノード領域42、ウェルコンタクト領域43、及び、一組のトリガー領域44とは、それぞれ別個の配線50に、コンタクト領域51を介して接続されている。この各フィン領域に対するコンタクト領域51は、第1の実施形態と同様に、市松模様状に配置されている。さらに、配線50は同一のピッチで並んでおり、そのピッチは、フィン領域のピッチよりも広くなっている。また、本実施形態においても、第1の実施形態と同様に、最外周フィン領域30aを、P型の不純物拡散層領域を有するものとし、それに対応するコンタクト領域を形成せずに電気的に浮遊状態とし、SCR型ESD保護素子1を構成する部位として使用しない。そして、第1の実施形態と同様に、P型ウェル領域20を半導体基板70の最外周に形成し、さらに、最外周フィン領域30aに対して1つ内側にあるフィン領域をウェルコンタクト領域43とすることにより、最外周フィン30aが他と異なる形状であることに起因したSCR型ESD保護素子1の特性悪化を防いでいる。加えて、図5からわかるように、平面レイアウト的には最外周フィン領域30aの一部に配線50が重なるように形成しており、このようにすることで、配線50の間隔を半導体基板70に亘って同じにし、より精度良く配線50を形成することができる。なお、本実施形態において、図5及び図6に示されるような、SCR型ESD保護素子1の一組のカソード領域41、一組のアノード領域42、及び、一組のトリガー領域43をそれぞれ構成するフィン領域の数は、2つに限られるものではなく、2つ以上であっても良い。このように構成するフィン領域の数を増やした場合には、カソード領域41、アノード領域42、及び、トリガー領域43の抵抗値をより低減できるため、単位ウェル境界長さ当たりのSCR型ESD保護素子1の電流効率が向上することが期待できるが、その一方で、アノード領域42をはさんでカソード領域41とトリガー領域44との間の距離が大きくなるので、SCR型ESD保護素子1としてのバイポーラトランジスタのベース抵抗が大きくなり、この分は電流効率が悪化することも予想される。従って、これらの効果が合わさるため、1つの領域内のフィン領域の数を増やすことによって得られる電流改善率は、構成するフィン領域の数に直線的には比例せず、図7に示されるように、上に凸の曲線になると考察される。また、SCR型ESD保護素子1のフットプリント占有面積の観点からは、それぞれの電極領域内のフィン領域の数を増やすとN型ウェル領域20とP型ウェル領域21とのそれぞれの面積が大きくなり、さらに、ウェル領域パターンの繰り返し回数が減ることとなるので、一定の素子面積内でのN型ウェル領域とP型ウェル領域とのの境界長、すなわちウェル領域境界25の長さで決定されるアノード領域42とカソード領域41との対向面積も減ってしまうことになる。この対向面積は、1/フィン領域の数に比例すると考えられ、総合的なSCR型ESD保護素子1のターンオン電流は、この対向面積に依存するため、ターンオン電流が減少することが考えられる。従って、これらを考慮すると、SCR型ESD保護素子1の一組のカソード領域41、一組のアノード領域42、及び、一組のトリガー領域43をそれぞれ構成するフィン領域の数を増やすと、いわゆる単位ウェル境界長さ当たりのSCR型ESD保護素子1のバイポーラトランジスタのゲイン電流効率は改善されるが、フィン領域の数を増やしすぎるとウェル境界長が短くなるために総合的なSCR型ESD保護素子1の性能は落ちることになり、電流駆動力が劣化することが懸念される。加えて、配線50の太さも他の配線50とのバランスを取る必要があることから、フィン領域の数を増やしたからといって全部にコンタクトを取るためにむやみに太くすることはできない。それゆえ、構成するフィン領域の数には最適値があり、これを考慮してデザインすることが好ましい。本実施形態によれば、SCR型ESD保護素子1を、FinFETで用いられるフィン領域と同じ幅、同じ間隔を有するフィン領域を用いて形成するため、精度良く均一なフィン領域を形成することができる。さらに、最外周フィン30aを電気的に浮遊状態とし、SCR型ESD保護素子1を構成する部位として使用しないことから、SCR型ESD保護素子1の特性悪化を防ぐことができる。さらに、本実施形態によれば、SCR型ESD保護素子1のアノード領域、カソード領域、及び、トリガー領域をそれぞれ複数のフィン領域から形成し、それぞれをより太い配線50で接続することから、フィン領域の溶融破壊を避け、寄生抵抗が高くなることを避けることができる。また、先に説明した第1の実施形態においては、狭い間隔で配置される隣り合うフィン領域に対して、それぞれN型とP型とのイオンをそれぞれ打ち分けて不純物拡散層領域を形成しているが、本実施形態においては、1つの組を構成する隣り合うフィン領域に対して同じ導電型のイオンを打ち込んでいるため、イオン注入に用いるマスクの合わせずれとそれによるマスクの有効開口幅が小さくなることによるプロセス技術の難しさは、第1の実施形態ほどではないため、精度良くイオン注入を行うことができ、従って、素子の特性ばらつき、ひいてはSCR型ESD保護素子1の耐圧劣化を避けることができる。なお、本実施形態のFinFETは、第1の実施形態と同様に、この図5における左端は、図示されるように終端されるものではなく、N型ウェル領域20/P型ウェル領域21の繰り返し構造が所望の数だけ並んでいるものである。また、図5の縦方向もこの寸法のものに限定されるものではなく、所望の数だけ繰り返し構造を並べても良い。第3の実施形態第3の実施形態においては、フィン配列領域10のフィン領域を側壁イメージ転写法sidewallimagetransferによって形成する。この側壁イメージ転写法とは、基板上にダミーパターンを配置し、ダミーパターンの側面を覆うように絶縁膜等のスペーサー材料膜を堆積して側壁スペーサーを形成し、ダミーパターンを除去し、残った長方形のリング状の側壁スペーサーによるパターンを用いてフィン領域を形成するものである。この方法によれば、側壁スペーサーの幅は、ダミーパターンの側壁に堆積されたスペーサー材料膜の膜厚に依存するため、均一な幅を有する側壁スペーサーを形成することができる。従って、本実施形態によれば、光リソグラフィよりも高い寸法精度でフィン領域を形成することができる。本実施形態のFinFETの平面図を図8に、図8中のA-A ́における断面図を図9に示す。なお、図8においては、配線の下にある各フィン領域とコンタクト領域とは点線で示す。ここでは、第1及び第2の実施形態と共通する部分については、説明を省略する。図8及び図9に示されるように、第1及び第2の実施形態と同様に、SCR型ESD保護素子1は、半導体基板70の最外周に位置するP型ウェル領域20と、その隣に接するように位置するN型ウェル領域21とを有する。各ウェル領域20、21は、マトリックス状に並んだ、長方形のリング状の複数のフィン領域を有する。P型ウェル領域20とN型ウェル領域21との境界であるウェル領域境界25を挟み込むように、P型ウェル領域20内にはN型の不純物拡散層領域を有するリング状のフィン領域であるカソード領域41と、N型ウェル領域21内にはP型の不純物拡散層領域を有するリング状のフィン領域であるアノード領域42とが位置する。さらに、このカソード領域41とアノード領域42とを挟むように、P型ウェル領域20内にはP型の不純物拡散層領域を有するリング状のフィン領域であるウェルコンタクト領域43と、N型ウェル領域21内にはN型の不純物拡散層領域を有するリング状のフィン領域であるトリガー領域44とが位置する。また、トリガー領域44の隣には、さらにP型の不純物拡散層領域を有するリング状のフィン領域であるアノード領域42があり、トリガー領域44は2つのアノード領域42により挟まれている。さらに、カソード領域41と、アノード領域42と、ウェルコンタクト領域43と、トリガー領域44とは、先に説明したように長方形のリング状のパターンからなり、それぞれの有する不純物拡散層領域は、長方形のリング状のパターンの内側に形成される。そして、カソード領域41、アノード領域42、ウェルコンタクト領域43、及び、トリガー領域44とは、それぞれ別個の配線50に、コンタクト領域51を介して接続されている。また、本実施形態においても、第1及び第2の実施形態と同様に、最外周フィン領域30aを、P型の不純物拡散層領域を有するものとし、且つ、電気的に浮遊状態とし、SCR型ESD保護素子1を構成する部位として使用しない。最外周の側壁ダミーパターンの寸法精度が低く、従って、最外周フィン30aが他と異なる形状である可能性があるが、このようにすることにより、SCR型ESD保護素子1の特性悪化や特性ばらつきを避けることができる。そして、第1及び第2の実施形態と同様に、P型ウェル領域20を半導体基板70の最外周に形成し、さらに、最外周フィン領域30aに対して1つ内側にあるフィン領域をウェルコンタクト領域43とすることにより、最外周フィン30aが他と異なる形状であることに起因したSCR型ESD保護素子1の特性悪化や特性バラツキをより防いでいる。さらに、本実施形態においては、最外周フィン領域30a上にもダミーコンタクト領域51aを形成する。これは、コンタクト領域51を形成するためのリソグラフィの精度をより向上させるために、コンタクト領域51のパターンの対称性を保つためである。なお、図8及び図9に示されるように、電気的に浮遊状態にさせるフィン領域は、フィン配列領域10の最外周に位置する1つのリング状のフィン領域から構成するものとは限られず、フィン配列領域10の中央部のフィン領域とは異なる形状である可能性を持つ、フィン配列領域10の最外周にある複数のフィン領域、詳細には、フィン配列領域10の最外周から内側に向かって複数個のフィン領域により構成しても良い。ただし、カソード領域41と、アノード領域42と、ウェルコンタクト領域43と、トリガー領域44とは、それぞれ、不純物拡散層領域を偶数個持つように形成することが好ましく、このようにすることにより、同じフィン領域に存在する不純物拡散層領域を分離する必要がなくなるためである。さらに、同じフィン領域に形成される不純物拡散層領域には同じ導電型のイオンを打ち込むこととなるため、イオン注入に用いるマスクの合わせずれとそれによるマスクの有効開口幅が小さくなることのプロセス技術的な難しさは、第1の実施形態ほどではないため、精度良くイオン注入を行うことができ、従って、素子の特性ばらつき、ひいてはSCR型ESD保護素子1の耐圧劣化を避けることができる。本実施形態によれば、SCR型ESD保護素子1を、FinFETで用いられるフィン領域と同じ形状、同じ間隔を有するフィン領域を用いて形成するため、精度良く均一なフィン領域を形成することができる。加えて、側壁イメージ転写法を用いていて形成することから、より高い寸法精度でフィン領域を得ることができる。さらに、最外周フィン30aを電気的に浮遊状態とし、SCR型ESD保護素子1を構成する部位として使用しないことから、SCR型ESD保護素子1の特性悪化を防ぐことができる。なお、本実施形態のFinFETは、第1及び第2の実施形態と同様に、この図8における左端は、図示されるように終端されるものではなく、N型ウェル領域20/P型ウェル領域21の繰り返し構造が所望の数だけ並んでいるものである。また、図8の縦方向もこの寸法のものに限定されるものではなく、所望の数だけ繰り返し構造を並べても良い。また、各フィン領域の形状は図8に示されるものに限定されるものではないが、フィン領域を形成するための側壁ダミーパターンが倒れたりしないような形状、大きさにすることが好ましい。本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。