"基板上に形成され、第1方向に延在する第1ラインパターンと、前記第1ラインパターンの端部から前記第1方向と異なる方向に延在する第1分岐ラインパターンとを含む第1導電ラインと、前記基板上に形成され、前記第1方向に延在する第2ラインパターンと、前記第2ラインパターンの端部から前記第1方向と異なる方向に延在する第2分岐ラインパターンとを含む第2導電ラインと、前記基板上に形成され、前記第1方向に延在する第3ラインパターンと、前記第3ラインパターンの端部から前記第1方向と異なる方向に延在する第3分岐ラインパターンとを含む第3導電ラインと、を含み、前記第3分岐ラインパターンは、前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間に位置し、前記第3分岐ラインパターンの長さは、前記第1分岐ラインパターンの長さより短く、前記第3分岐ラインパターンの長さは、前記第2分岐ラインパターンの長さより短い半導体素子。前記第3分岐ラインパターンは、前記第1分岐ラインパターン及び前記第2分岐ラインパターンより、少なくとも前記半導体素子のパッドサイズだけ短いことを特徴とする請求項1に記載の半導体素子。前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、前記基板のメモリセル領域において互いに平行して延びることを特徴とする請求項1に記載の半導体素子。前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、それぞれ第1幅を有し、前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、第1幅だけ互いに隔離していることを特徴とする請求項3に記載の半導体素子。前記第3ラインパターンの長さは、前記第1ラインパターンより長く、前記第2ラインパターンより短いことを特徴とする請求項3に記載の半導体素子。前記第1分岐ラインパターン、第2分岐ラインパターン及び第3分岐ラインパターンは、前記基板の接続領域において互いに平行して延びることを特徴とする請求項1に記載の半導体素子。前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間の距離は、少なくとも前記第1ラインパターン、前記第2ラインパターン及び前記第3ラインパターンそれぞれの幅の9倍であることを特徴とする請求項6に記載の半導体素子。前記第1分岐ラインパターン、第2分岐ラインパターン及び第3分岐ラインパターンは、前記第1方向と垂直である方向に延在することを特徴とする請求項1に記載の半導体素子。前記第3導電ラインは、前記第3分岐ラインパターンから延びて、第3ラインパターンと平行した連結ラインパターンをさらに含むことを特徴とする請求項1に記載の半導体素子。前記第1分岐ラインパターンに連結された第1コンタクトパッドと、前記第2分岐ラインパターンに連結された第2コンタクトパッドと、前記第3分岐ラインパターンに連結された第3コンタクトパッドと、をさらに含み、前記第1コンタクトパッド、前記第2コンタクトパッド及び前記第3コンタクトパッドは、互いに分離されて形成されたことを特徴とする請求項1に記載の半導体素子。前記第1コンタクトパッドは、前記第1分岐ラインパターンと一体に形成され、前記第2コンタクトパッドは、前記第2分岐ラインパターンと一体に形成され、前記第3コンタクトパッドは、前記第3分岐ラインパターンと一体に形成されたことを特徴とする請求項10に記載の半導体素子。前記第1導電ライン、前記第2導電ライン及び前記第3導電ラインが、前記半導体素子の一部分として形成されたメモリセルブロックのワードラインまたはビットラインとして構成されたことを特徴とする請求項1に記載の半導体素子。前記基板上に形成され、前記第2ラインパターンに隣接して、前記第1方向に延在する第4ラインパターンと、前記第4ラインパターンの端部から前記第1方向と異なる方向に延在する第4分岐ラインパターンとを含む第4導電ラインをさらに含み、前記第4分岐ラインパターンの長さが、前記第2分岐ラインパターンより短く、前記第4ラインパターンの長さが、前記第2ラインパターンより長いことを特徴とする請求項1に記載の半導体素子。メモリセル領域と接続領域とを含む基板と、複数の導電ライングループと、を含み、前記複数の導電ライングループは、それぞれ、前記メモリセル領域に形成され、第1方向に延在する第1ラインパターンと、前記接続領域において、前記第1ラインパターンの端部から前記第1方向と異なる方向に延在する第1分岐ラインパターンとを含む第1導電ラインと、前記メモリセル領域に形成され、第1方向に延在する第2ラインパターンと、前記接続領域において、前記第2ラインパターンの端部から前記第1方向と異なる方向に延在する第2分岐ラインパターンとを含む第2導電ラインと、前記メモリセル領域に形成され、第1方向に延在する第3ラインパターンと、前記接続領域において、前記第3ラインパターンの端部から前記第1方向と異なる方向に延在する第3分岐ラインパターンとを含む第3導電ラインと、を含み、前記第3分岐ラインパターンが、前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間に位置し、前記第3分岐ラインパターンの長さが、前記第1分岐ラインパターンより短く、前記第3分岐ラインパターンの長さが、前記第2分岐ラインパターンより短い半導体素子。前記第3分岐ラインパターンは、前記第1分岐ラインパターン及び前記第2分岐ラインパターンより、少なくとも前記半導体素子のパッドサイズだけ短いことを特徴とする請求項14に記載の半導体素子。前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、前記メモリセル領域で互いに平行して延び、前記第1分岐ラインパターン、第2分岐ラインパターン及び第3分岐ラインパターンは、前記接続領域で、前記第1方向と垂直である方向に延在することを特徴とする請求項14に記載の半導体素子。前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、それぞれ第1幅を有し、前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、第1幅だけ互いに隔離しており、前記接続領域において、前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間の距離は、少なくとも前記第1ラインパターン、前記第2ラインパターン及び前記第3ラインパターンそれぞれの幅の9倍であることを特徴とする請求項14に記載の半導体素子。前記第3ラインパターンの長さは、前記第1ラインパターンより長く、前記第2ラインパターンより短いことを特徴とする請求項14に記載の半導体素子。前記第3導電ラインが、前記第3分岐ラインパターンから前記第3ラインパターンと平行して延びる連結ラインパターンをさらに含むことを特徴とする請求項14に記載の半導体素子。前記第1分岐ラインパターンと一体に形成された第1コンタクトパッドと、前記第2分岐ラインパターンと一体に形成された第2コンタクトパッドと、前記第3分岐ラインパターンと一体に形成された第3コンタクトパッドと、をさらに含み、前記第1コンタクトパッド、前記第2コンタクトパッド及び前記第3コンタクトパッドは、互いに分離されて形成されたことを特徴とする請求項14に記載の半導体素子。前記第1導電ライン、前記第2導電ライン及び前記第3導電ラインが、前記半導体素子の一部分として形成されたメモリセルブロックのワードラインまたはビットラインとして構成されたことを特徴とする請求項14に記載の半導体素子。前記各導電ライングループは、前記メモリセル領域に形成され、前記第2ラインパターンに隣接し、前記第1方向に延在する第4ラインパターンと、前記接続領域において、前記第4ラインパターンの端部から、前記第1方向と異なる方向に延在する第4分岐ラインパターンとを含む第4導電ラインをさらに含み、前記第4分岐ラインパターンの長さが、前記第2分岐ラインパターンより短く、前記第4ラインパターンの長さが、前記第2ラインパターンより長いことを特徴とする請求項14に記載の半導体素子。基板のメモリセル領域と接続領域との上に第1マスク層を形成する段階と、前記メモリセル領域において、第1方向に延在するラインパターンと、前記接続領域において、前記ラインパターンから前記第1方向と異なる第2方向に延在する分岐ラインパターンとを含むバッファ構造物を、前記第1マスク層上に形成する段階と、前記バッファ構造物の側壁に沿って、スペーサを形成する段階と、前記バッファ構造物を除去する段階と、第1マスクパターンを形成するために、前記スペーサをマスクとして利用し、前記第1マスク層をパターニングする段階と、前記第1マスクパターン上にバッファ層を形成する段階と、前記バッファ層の少なくとも1つのリセス内に、第2マスクパターンを形成する段階と、前記メモリセル領域に配置された第1マスクパターン及び第2マスクパターンの部分を利用し、少なくとも1本の導電ラインのラインパターンをパターニングし、前記接続領域に配置された前記第1マスクパターン及び第2マスクパターンの部分を利用し、少なくとも1本の導電ラインの分岐ラインパターンをパターニングする段階と、を含む半導体素子の製造方法。前記スペーサが、前記バッファ構造物の周囲にループとして形成されることを特徴とする請求項23に記載の半導体素子の製造方法。前記バッファ構造物の前記分岐ラインパターンが、前記バッファ構造物のラインパターンから、前記第1方向に垂直の第2方向に延在することを特徴とする請求項23に記載の半導体素子の製造方法。前記バッファ構造物がF字形または裏返しのF字形を有することを特徴とする請求項25に記載の半導体素子の製造方法。前記バッファ構造物が、前記導電ラインの幅の4倍の距離だけ互いに離れた2つの分岐ラインパターンを含むことを特徴とする請求項26に記載の半導体素子の製造方法。前記第1方向に延在する第1ラインパターンと、前記第1ラインパターンの端部から、前記第2方向に延在する第1分岐ラインパターンとを含む第1導電ラインをパターニングする段階であって、前記第1ラインパターンは、前記メモリセル領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用し、前記第1分岐ラインパターンは、前記接続領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用してパターニングする段階と、前記第1方向に延在する第2ラインパターンと、前記第2ラインパターンの端部から、前記第2方向に延在する第2分岐ラインパターンとを含む第2導電ラインをパターニングする段階であって、前記第2ラインパターンは、前記メモリセル領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用し、前記第2分岐ラインパターンは、前記接続領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用してパターニングする段階と、前記第1方向に延在する第3ラインパターンと、前記第3ラインパターンの端部から、前記第2方向に延在する第3分岐ラインパターンとを含む第3導電ラインをパターニングする段階であって、前記第3ラインパターンは、前記メモリセル領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用し、前記第3分岐ラインパターンは、前記接続領域に配置された前記第1マスクパターン及び前記第2マスクパターンの部分を利用してパターニングする段階と、をさらに含み、前記第3分岐ラインパターンは、前記第1分岐ラインパターンと、前記第2分岐ラインパターンとの間に配置され、前記第3分岐ラインパターンの長さは、前記第1分岐ラインパターンより短く、前記第3分岐ラインパターンの長さは、前記第2分岐ラインパターンより短いことを特徴とする請求項23に記載の半導体素子の製造方法。前記第3分岐ラインパターンの長さが、前記第1分岐ラインパターン及び前記第2分岐ラインパターンより短くなるように、前記バッファ構造物の分岐ラインパターンから形成された前記第1マスクパターンの部分をトリミングする段階をさらに含むことを特徴とする請求項28に記載の半導体素子の製造方法。前記第3分岐ラインパターンは、前記第1分岐ラインパターン及び前記第2分岐ラインパターンより、少なくとも前記半導体素子のパッドサイズだけ短いことを特徴とする請求項29に記載の半導体素子の製造方法。前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、前記メモリセル領域で互いに平行して延び、前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、それぞれ第1幅を有し、前記第1ラインパターン、第2ラインパターン及び第3ラインパターンは、第1幅だけ互いに隔離していることを特徴とする請求項28に記載の半導体素子の製造方法。前記第3ラインパターンの長さは、前記第1ラインパターンより長く、前記第2ラインパターンより短いことを特徴とする請求項28に記載の半導体素子の製造方法。前記第1分岐ラインパターン、第2分岐ラインパターン及び第3分岐ラインパターンが、前記接続領域において、前記第1方向に垂直の第2方向に互いに平行して延びることを特徴とする請求項28に記載の半導体素子の製造方法。前記第1分岐ラインパターンと一体をなす第1コンタクトパッドをパターニングするために使われる幅広マスクパターンを形成する段階と、前記幅広マスクパターンを利用し、前記第2分岐ラインパターンと一体をなす第2コンタクトパッドをパターニングする段階と、前記幅広マスクパターンを利用し、前記第3分岐ラインパターンと一体をなす第3コンタクトパッドをパターニングする段階と、をさらに含み、前記第1コンタクトパッド、第2コンタクトパッド及び第3コンタクトパッドが互いに分離されて形成されることを特徴とする請求項28に記載の半導体素子の製造方法。前記第1導電ライン、第2導電ライン及び第3導電ラインが、前記半導体素子の部分として形成されたメモリセルブロックのワードラインまたはビットラインとして構成されることを特徴とする請求項28に記載の半導体素子の製造方法。前記メモリセル領域で、第1方向に延在するラインパターンと、前記接続領域で、前記ラインパターンから前記第2方向に延在する分岐ラインパターンとを有するさらなるバッファ構造物を、前記第1マスク層上に形成する段階と、前記さらなるバッファ構造物の側壁に沿ってスペーサを形成する段階と、前記さらなるバッファ構造物を除去する段階と、前記第1マスクパターンのさらなる部分を形成するために、前記さらなるバッファ構造物の前記スペーサを利用し、前記第1マスク層をパターニングする段階と、前記さらなるバッファ構造物から形成された前記第1マスクパターン上にバッファ層を形成する段階と、前記バッファ層の少なくとも1つのリセス内に、第2マスクパターンのさらなる部分を形成する段階と、前記第2ラインパターンに隣接し、前記第1方向に延在する第4ラインパターンと、前記第4ラインパターンの端部から、前記第2方向に延在する第4分岐ラインパターンを含む第4導電ラインとをパターニングする段階であって、前記第4ラインパターンは、前記メモリセル領域に配置された前記第2マスクパターンの部分を利用し、前記第4分岐ラインパターンは、前記接続領域に配置された前記第2マスクパターンの部分を利用して第4導電ラインをパターニングする段階と、をさらに含み、前記第4分岐ラインパターンの長さは、前記第2分岐ラインパターンより短いことを特徴とする請求項28に記載の半導体素子の製造方法。前記スペーサは、前記さらなるバッファ構造物の周囲にループとして形成されることを特徴とする請求項36に記載の半導体素子の製造方法。前記バッファ構造物がそれぞれF字形または裏返しのF字形を有することを特徴とする請求項36に記載の半導体素子の製造方法。前記各バッファ構造物が、前記導電ラインの幅の4倍の距離だけ互いに離れた2つの分岐ラインパターンを含むことを特徴とする請求項38に記載の半導体素子の製造方法。前記バッファ構造物は、前記導電ラインの幅の5倍の距離だけ離れたラインパターンを含むことを特徴とする請求項38に記載の半導体素子の製造方法。前記第4分岐ラインパターンの長さが、前記第2分岐ラインパターンより短くなるように、前記第2マスクパターンの部分をトリミングする段階をさらに含むことを特徴とする請求項38に記載の半導体素子の製造方法。本発明の目的は、高密度領域で、フォトリソグラフィ工程の解像限界以内で具現可能なサイズのパターンを利用し、比較的幅狭であり、かつ比較的稠密なピッチを有する高密度パターンを形成することができる配置構造を有する半導体素子を提供することである。本発明の他の目的は、高密度領域で、フォトリソグラフィ工程の解像限界以内で具現可能なサイズのパターンを利用し、比較的幅狭及び比較的稠密なピッチを有する高密度パターンを形成することができ、前記高密度パターンの形成時に、十分な工程マージンを確保することができる半導体素子のパターン形成方法を提供することである。前記目的を達成するために、基板上に形成され、第1方向に延在する第1ラインパターンと、前記第1ラインパターンの端部から前記第1方向と異なる方向に延在する第1分岐ラインパターンとを含む第1導電ラインと、前記基板上に形成され、前記第1方向に延在する第2ラインパターンと、前記第2ラインパターンの端部から前記第1方向と異なる方向に延在する第2分岐ラインパターンとを含む第2導電ラインと、前記基板上に形成され、前記第1方向に延在する第3ラインパターンと、前記第3ラインパターンの端部から前記第1方向と異なる方向に延在する第3分岐ラインパターンとを含む第3導電ラインと、を含み、前記第3分岐ラインパターンは、前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間に位置し、前記第3分岐ラインパターンの長さは、前記第1分岐ラインパターンの長さより短く、前記第3分岐ラインパターンの長さは、前記第2分岐ラインパターンの長さより短い半導体素子が提供される。また、前記目的を達成するために、メモリセル領域と接続領域とを含む基板;複数の導電ライングループを含み、前記複数の導電ライングループは、それぞれ前記メモリセル領域に形成され、第1方向に延在する第1ラインパターンと、前記接続領域において、前記第1ラインパターンの端部から前記第1方向と異なる方向に延在する第1分岐ラインパターンとを含む第1導電ラインと、前記メモリセル領域に形成され、第1方向に延在する第2ラインパターンと、前記接続領域において、前記第2ラインパターンの端部から前記第1方向と異なる方向に延在する第2分岐ラインパターンとを含む第2導電ラインと、前記メモリセル領域に形成され、第1方向に延在する第3ラインパターンと、前記接続領域において、前記第3ラインパターンの端部から前記第1方向と異なる方向に延在する第3分岐ラインパターンとを含む第3導電ラインとを含み、前記第3分岐ラインパターンが、前記第1分岐ラインパターンと前記第2分岐ラインパターンとの間に位置し、前記第3分岐ラインパターンの長さが、前記第1分岐ラインパターンより短く、前記第3分岐ラインパターンの長さが、前記第2分岐ラインパターンより短い半導体素子が提供される。前記他の目的を達成するために、基板のメモリセル領域と接続領域との上に第1マスク層を形成する段階と、前記メモリセル領域において、第1方向に延在するラインパターンと、前記接続領域において、前記ラインパターンから前記第1方向と異なる第2方向に延在する分岐ラインパターンとを含むバッファ構造物を、前記第1マスク層上に形成する段階と、前記バッファ構造物の側壁に沿って、スペーサを形成する段階と、前記バッファ構造物を除去する段階と、第1マスクパターンを形成するために、前記スペーサをマスクとして利用し、前記第1マスク層をパターニングする段階と、前記第1マスクパターン上にバッファ層を形成する段階と、前記バッファ層の少なくとも1つのリセス内に、第2マスクパターンを形成する段階と、前記メモリセル領域に配置された第1マスクパターン及び第2マスクパターンの部分を利用し、少なくとも1本の導電ラインのラインパターンをパターニングし、前記接続領域に配置された前記第1マスクパターン及び第2マスクパターンの部分を利用し、少なくとも1本の導電ラインの分岐ラインパターンをパターニングする段階と、を含む半導体素子の製造方法が提供される。本発明による半導体素子は、低減されたデザインルールによって、非常に小さい寸法を有する微細パターンを含む場合にも、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術によって得られる解像限界以内で具現可能なサイズを有するパターンを利用して、前記微細パターンを形成し、十分な工程マージンを確保することができる配置構造を有する。特に、本発明による半導体素子の製造方法によれば、接続領域で、複数のコンタクトパッドを形成する必要がある部分には、微細パターン間の隔離距離を十分に確保するように設計することが可能である。従って、複数の微細パターンにそれぞれ連結される複数のコンタクトパッドを形成するにあたり、それらの間に短絡が発生せずに、十分な工程マージンを有して、前記複数の微細パターン及び複数のコンタクトパッドを形成することができる。以下、本発明の望ましい実施形態について、添付図面を参照しつつ詳細に説明する。しかし、本発明の実施形態は、さまざまな形態に変形することができ、本発明の範囲が、以下で説明する実施形態に限定されるものであると解釈することがあってはならない。図面上で同じ符号は、同じ要素を示す。図1は、本発明の実施形態の適用例を示すメモリ素子100のブロックダイアグラムである。図2は、図1のメモリ素子100に含まれたメモリセルアレイ110の回路図である。図1及び図2を参照すれば、NANDフラッシュメモリ素子のようなメモリ素子100は、高密度構成で配列されたメモリセルのアレイからなるメモリセルアレイ110を含む。前記メモリ素子100は、X-デコーダ120、Y-デコーダ130及びY-パス回路140と共に、前記メモリセルアレイ110のアクセス及び駆動のための周辺回路も含む。X-デコーダ120は、アクセスされたメモリセルアレイ110のワードラインWL、例えば、ワードラインWL0,WL1,...,WLm-1,WLmを選択する。Y-デコーダ130は、活性化されるメモリセルアレイ110のビットラインBL、例えば、ビットラインBL0,BL1,...,BLn-1,BLnを選択する。メモリセルアレイ110に連結されたY-パス回路140は、Y-デコーダ130の出力に基づいて、ビットライン経路を割り当てる役割を行う。図2を参照すれば、メモリセルアレイ110は、複数のセルストリングを含み、各セルストリング10は直列に連結された複数のメモリセル12を含む。各セルストリング10に含まれている複数のメモリセル12のゲート電極は、それぞれ互いに異なるワードラインWL0,WL1,...,WLm-1,WLmに接続される。前記セルストリング10の両端には、それぞれ接地選択ラインGSLに連結されている接地選択トランジスタ14と、ストリング選択ラインSSLに連結されているストリング選択トランジスタ16とが配置されている。前記接地選択トランジスタ14及びストリング選択トランジスタ16は、複数のメモリセル12と、ビットラインBL0,BL1,...,BLn-1,BLn及び共通ソースラインCSLとの電気的連結を提供するために、図2に図示されているように、セルストリング10の各端部に結合される。前記複数のセルストリング10にわたって、1本のワードラインWL0,WL1,...,WLm-1,WLmに連結されたメモリセルは、ページpage単位またはバイトbyte単位を形成する。メモリ素子100で所定のメモリセルを選択し、読み取り動作または書き込み動作を行うために、前記X-デコーダ120及びY-デコーダ130を利用し、メモリセルアレイ110の前記ワードラインWL0,WL1,...,WLm-1,WLm及びビットラインBL0,BL1,...,BLn-1,BLnを選択して、当該セルを選択する。NANDフラッシュメモリ素子は、複数のメモリセルが直列連結された構造によって、比較的高い集積度を有する。最近、チップサイズの縮少shrinkのために、NANDフラッシュメモリ素子のデザインルールdesignruleをさらに低減させることが要求されている。また、デザインルールが低減することによって、NANDフラッシュメモリ素子を構成するのに必要なパターンの最小ピッチminimumpitchも大きく低減している。本発明では、このように低減されたデザインルールによる微細パターンを具現するために、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術によって得られる解像限界以内で具現可能なサイズを有するパターンを利用しつつ、十分な工程マージンを確保することができる配置構造を有する半導体素子、及び半導体素子のパターン形成方法を提供する。図3は、本発明の実施形態によって、微細ピッチでパターニングされた半導体素子200の一部構成のレイアウトである。図3で、前記半導体素子200は、高密度領域Aと低密度領域Bとを含む。高密度領域Aは、単位記憶素子が形成されるセルアレイ領域でありうる。例えば、前記高密度領域Aには、図1に例示されたメモリセルアレイ110が形成されうる。低密度領域Bは、前記高密度領域Aに形成されたセルアレイを駆動させるための周辺回路が形成される周辺回路領域またはコア領域でありうる。または、前記低密度領域Bは、セルアレイ領域の一部であって、比較的広い幅を有するパターンが形成される部分でありうる。図3で、前記高密度領域Aは、比較的小寸法の第1幅W1を有し、相互に平行して延びる複数のラインパターン210を含むことができる。前記複数のラインパターン210は、比較的小寸法の第1間隔D1を挟んで、互いに隔離しうる。高密度領域Aで、形成しようとする単位素子の種類及び所望の特性によって、第1幅W1及び第1間隔D1は、任意に設計されうる。例えば、前記第1幅W1及び第1間隔D1は、同一でありえる。または、前記第1幅W1が前記第1間隔D1より大きかったり小さかったりする。前記低密度領域Bには、比較的大寸法の第2幅W2を有する幅広パターン220が含まれている。例えば、前記複数のラインパターン210は、セルアレイ領域に形成される複数の活性領域を構成し、前記幅広パターン220は、周辺回路領域の活性領域を構成することができる。または、前記複数のラインパターン210は、セルアレイ領域に形成される微細な複数の導電パターンを構成し、前記幅広パターン220は、周辺回路領域またはセルアレイ領域に形成される比較的広い幅を有する導電パターンを構成することができる。または、前記幅広パターン220は、アラインキーalignkeyを構成することができる。図4Aないし図4Mは、本発明の実施形態によって、バッファ層を利用して、図3の集積回路の一部をパターニングするための段階を工程順序によって図示した断面図である。例えば、図4Aないし図4Mで、高密度領域Aには、図3のX1-X1’線に沿って切り取った断面に対応する部分が図示されており、低密度領域Bには、図3のX2-X2’線に沿って切り取った断面に対応する部分が図示されている。図4Aを参照すれば、基板300上の高密度領域A及び低密度領域Bに、フィーチャ層featurelayer310及び第1マスク層320を順に形成し、前記第1マスク層320上に、複数の第1バッファ構造物330を形成する。本発明の実施形態で、前記基板300は、シリコン基板のような通常の半導体基板からなりうる。前記フィーチャ層310は、多様な材料のうち任意の材料から形成されうる。前記フィーチャ層310は、基板300自体、例えば、半導体基板の活性領域、または他の領域を構成することができる。他の例で、前記フィーチャ層310は、導電膜または絶縁膜であり、例えば、金属、半導体または絶縁物質からなりうる。前記フィーチャ層310は、下部の基板または物質層図示せずに、パターンを定義するのに使われるマスク層を構成することができる。この場合、例えば、前記フィーチャ層310は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなりうる。図4Aを続けて参照すれば、前記フィーチャ層310は、高密度領域Aで、第1領域310Aと第2領域310Bとを含む。第1領域310Aと第2領域310Bは、それぞれ前記フィーチャ層310に、最終的に具現しようとする微細パターンのターゲット幅targetwidthより少なくとも3倍広い幅を有する。第1領域310Aと第2領域310Bは、交互に配置されうる。低密度領域Bで、前記フィーチャ層310は、前記高密度領域Aに位置する第1領域310A及び第2領域310から隔離している第3領域310Cを含むことができる。前記ターゲット幅は、具現しようとする半導体素子の最小フィーチャサイズminimumfeaturesizeである1Fでありうる。そして、前記フィーチャ層310の第1領域310A及び第2領域310Bは、それぞれ1Fより少なくとも3倍広い幅を有する。本例では、前記フィーチャ層310の第1領域310A及び第2領域310Bが、それぞれ3Fの幅を有する場合を例に挙げて説明する。前記第1マスク層320は、前記フィーチャ層310に対して、互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記第1マスク層320は、ポリシリコンからなりうる。前記複数の第1バッファ構造物330は、高密度領域Aにのみ前記第1マスク層320上に形成され、低密度領域Bでは、前記複数の第1バッファ構造物330が形成されない。前記複数の第1バッファ構造物330は、前記フィーチャ層310の第2領域310B上で、前記第2領域310Bと同じ幅本例では、3Fの幅を有し、前記第1マスク層320を覆うように形成されうる。前記複数の第1バッファ構造物330は、それらの間に、前記第1領域310Aの幅と同じ幅本例では、3Fの幅の間隔を有して形成されうる。前記複数の第1バッファ構造物330間の複数の間隔を介して、第1マスク層320が3Fの幅程度に露出されうる。前記複数の第1バッファ構造物330は、前記第1マスク層320に対して、互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記複数の第1バッファ構造物330は、ACLamorphouscarbonlayer、または炭素含有量が総重量を基準に、約85~99重量の比較的高い炭素含有量を有する炭化水素化合物またはその誘導体からなる膜以下、SOHspin-onhardmask膜というからなりうる。前記複数の第1バッファ構造物330をSOH膜で形成するための工程を例示すれば、次の通りである。まず、前記第1マスク層320上に、約1,000~5,000Å厚の有機化合物層を形成する。このとき、必要によって、スピンコーティングspincoating工程または他の蒸着工程を利用することができる。前記有機化合物は、フェニル、ベンゼンまたはフェナントレンのような芳香族環を含む炭化水素化合物またはその誘導体からなりうる。前記有機化合物は、その総重量を基準に、約85~99重量の比較的高い炭素含有量を有する物質からなりうる。前記有機化合物層を、約150~350°Cの温度下で、一次ベークbakeして、炭素含有膜を形成することができる。前記一次ベークは、約60秒間行われうる。その後、前記炭素含有膜を、約300~550°Cの温度下で、二次ベークして硬化させる。前記二次ベークは、約30~300秒間行われうる。このように、前記炭素含有膜を二次のベーク工程によって硬化させることによって、前記炭素含有膜上に、他の膜質を形成するとき、約400°C以上の比較的高温下で蒸着工程を行っても、蒸着工程中に、前記炭素含有膜に悪影響が及ばない。前記硬化された炭素含有膜を、フォトリソグラフィ工程を利用してパターニングし、前記複数の第1バッファ構造物330を形成することができる。図4Bを参照すれば、高密度領域A及び低密度領域Bで、前記複数の第1バッファ構造物330の露出された表面と、前記第1マスク層320の露出された表面とを覆うスペーサ層340を形成する。前記スペーサ層340は、高密度領域A及び低密度領域Bで、均一な厚さを有する。例えば、前記スペーサ層340の厚みは、前記ターゲット幅1Fと同一に設定されうる。また、前記スペーサ層340は、前記複数の第1バッファ構造物330及び第1マスク層320それぞれに対して互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記スペーサ層340は、酸化膜からなりうる。基板300上で、前記スペーサ層340を均一な厚さに形成させるために、ALDatomiclayerdeposition工程を利用することができる。特に、前記スペーサ層340をALD工程で形成するにおいて、ALD工程温度を、常温ないし約75°C以下の温度に設定することができる。図4Cを参照すれば、前記第1マスク層320の上面が露出されるまで、前記スペーサ層340をエッチバックし、高密度領域Aで、前記複数の第1バッファ構造物330それぞれの両側壁を覆う複数のスペーサ340Sを形成する。前記複数のスペーサ340Sは、前記第1マスク層320の上面を、前記ターゲット幅1Fと同程度の幅で覆うように形成されうる。前記スペーサ層340をエッチングするために、例えば、メインエッチングガスとして、CxFyガスx及びyは、それぞれ1ないし10の整数、またはCHxFyガスx及びyは、それぞれ1ないし10の整数を使用することができる。または、前記メインエッチングガスに、O2ガス及びArのうちから選択される少なくとも1つのガスを混合して使用することができる。CxFyガスとしては、例えば、C3F6、C4F6、C4F8またはC5F8を使用することができる。CHxFyガスとしては、例えば、CHF3またはCH2F2を使用することができる。ここで、前記エッチングガスに添加されるO2は、エッチング工程中に発生するポリマー副産物を除去する役割と、CxFyエッチングガスを分解させる役割とを行う。また、前記エッチングガスに添加されるArは、キャリアガスとして利用され、またイオン衝突ionbombardingを行わせる役割を行う。前記スペーサ層340をエッチングするにあたり、エッチングチャンバ図示せず内で、前記例示されたエッチングガスのうちから選択されるエッチングガスのプラズマを発生させ、前記プラズマ雰囲気でエッチングを行うことができる。または、場合によっては、前記エッチングチャンバ内でプラズマを発生させずに、イオンエネルギーの無い状態で、前記選択されたエッチングガス雰囲気でエッチングを行うこともできる。例えば、前記スペーサマスク層340をエッチングするために、C4F6、CHF3、O2及びArの混合ガスをエッチングガスとして使用することができる。この場合、C4F6:CHF3:O2:Arの体積比を、およそ1:6:2:14にするように、それぞれのガスを供給しつつ、約30mTorrの圧力下で、プラズマ方式の乾式エッチング工程を数秒ないし数十秒の間行うことができる。図4Dを参照すれば、前記複数の第1バッファ構造物330を除去する。前記複数の第1バッファ構造物330の除去工程は、高密度領域Aにある複数のスペーサ340S及び第1マスク層320のエッチングが抑制される条件下で行うことができる。前記複数の第1バッファ構造物330がSOH膜からなる場合、前記複数の第1バッファ構造物330を除去するために、例えば、アッシングashing工程及びストリップstrip工程を利用することができる。または、前記複数の第1バッファ構造物330の構成材料によって、乾式エッチングまたは湿式エッチング工程を利用し、前記複数の第1バッファ構造物330を除去することもできる。図4Eを参照すれば、前記複数のスペーサ340Sをエッチングマスクとして利用して、高密度領域A及び低密度領域Bで、前記第1マスク層320をエッチングし、高密度領域Aに、複数の第1マスクパターン320Pを形成する。図4Eで、高密度領域Aに形成された複数の第1マスクパターン320Pは、Eで表示された最外側第1マスクパターン320Pを含む。前記複数の第1マスクパターン320Pは、それぞれターゲット幅1Fと同じ幅を有する。前記複数の第1マスクパターン320P間の複数の間隔を介して、前記フィーチャ層310の上面のうち、前記第1領域310A及び第2領域310Bが交互に露出される。本例で、前記複数の第1マスクパターン320P間の複数の間隔は、交互に配置される幅が1Fである間隔と、幅が3Fである間隔とを含む。前記複数の第1マスクパターン320Pが形成された後、低密度領域Bでは、前記フィーチャ層310の上面が完全に露出される。図4Fを参照すれば、高密度領域Aで、複数の第1マスクパターン320P間の複数の間隔を介して露出されるフィーチャ層310と、低密度領域Bで露出されているフィーチャ層310とを、その上面から第1深さR1程度にまで除去し、前記フィーチャ層310の上面に、低い表面部310Rを形成する。前記フィーチャ層310の上面に、低い表面部310Rを形成するために、乾式エッチング工程を行うことができる。例えば、図4Eを参照して説明した前記第1マスク層320の乾式エッチング工程で、前記第1マスクパターン320Pが形成された後、続いて露出されたフィーチャ層310に対して過度にエッチングを行い、前記低い表面部310Rを形成させることができる。他の方法として、前記第1マスクパターン320Pが形成された後、前記低い表面部310Rを形成するための別途の乾式エッチング工程を行うこともできる。本発明の実施形態で、前記低い表面部310Rの第1深さR1は、ターゲット幅1Fと同じサイズを有する。しかし、本発明は、前記低い表面部310Rを形成せずとも実施することができ、その場合、前記低い表面部310Rの形成工程は、省略可能である。図4Gを参照すれば、基板300上の高密度領域A及び低密度領域Bで、前記フィーチャ層310上に、前記複数の第1マスクパターン320Pの上面及び側壁と、前記低い表面部310Rとを覆う第2バッファ層350を形成する。前記第2バッファ層350を、均一な厚さに形成するために、ALD工程を利用することができる。特に、前記第2バッファ層350をALD工程で形成するにあたり、ALD工程温度を、常温ないし約500°C以下の温度に設定することができる。前記第2バッファ層350形成時の蒸着温度は、前記スペーサ層340図4B形成時の蒸着温度と同じであるか、あるいはそれよりもさらに高く設定されうる。本発明の実施形態で、前記第2バッファ層350は、前記フィーチャ層310の構成材料と同じ材料からなりうる。例えば、前記第2バッファ層350は、シリコン酸化膜からなりうる。図4Eを参照すれば、高密度領域Aで、前記複数の第1マスクパターン320P間の複数の間隔は、幅が1Fである間隔と、幅が3Fである間隔とが交互に配置されている。従って、図4Gに例示されているように、前記第2バッファ層350がターゲット幅1Fと同じ幅に形成される場合、前記複数の第1マスクパターン320P間の複数の間隔のうち幅が1Fである間隔では、前記フィーチャ層310の第1領域310A上で互いに隣接する2個の第1マスクパターン320P間の空間が、前記第2バッファ層350によって完全に充填される。そして、幅が3Fである間隔では、前記フィーチャ層310の第2領域310B上で、互いに隣接する2個の第1マスクパターン320P間の空間を一部のみ充填する。従って、フィーチャ層310の第2領域310B上では、互いに隣接する2個の第1マスクパターン320P間で、前記第2バッファ層350上にそれぞれ1個ずつ形成される複数のリセス空間354が残る。前記第2バッファ層350が、ターゲット幅1Fと同じ幅に形成される場合、複数のリセス空間354は、それぞれ1Fの幅を有する。図4Hを参照すれば、高密度領域A及び低密度領域Bで、第2バッファ層350上に、第2マスク層360を形成する。前記第2マスク層360は、前記フィーチャ層310の第2領域310B上で、互いに隣接する2個の第1マスクパターン320P間の第2バッファ層350上にある複数のリセス空間354を完全に充填するように形成されうる。前記第2マスク層360は、前記第2バッファ層350に対して互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記第2マスク層360は、ポリシリコンからなりうる。図4Iを参照すれば、高密度領域Aで、前記第2バッファ層350の上面が露出されるように、前記第2マスク層360をエッチバックし、前記複数のリセス空間354に複数の第2マスクパターン360Pを形成する。このとき、前記複数のリセス空間354内に、前記第2マスク層360の物質を残存させられる。前記第2マスク層360のエッチバック工程時、結果として得られる複数の第2マスクパターン360Pの上面が、複数の第1マスクパターン320Pの上面と同一レベル上に位置するように調節することができる。高密度領域Aで、前記複数の第2マスクパターン360Pが形成された後、前記複数の第1マスクパターン320Pのうち、最外側第1マスクパターン320PEを覆う第2バッファ層350の側壁には、前記第2マスク層360の所望しない残留部分360P_Xが残っている。図4Jを参照すれば、高密度領域Aで、残留部分360P_Xは露出させつつ、複数の第2マスクパターン360Pはいずれも覆う第3マスク層364を形成し、前記第3マスク層364及び前記第2バッファ層350をエッチングマスクとして利用し、前記露出された残留部分360P_Xを除去する。前記第3マスク層364は、フォトレジストパターンからなりうる。前記残留部分360P_Xを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分360P_Xが除去されることによって、前記最外側第1マスクパターン320PEの最外側の側壁を覆っている第2バッファ層350が露出される。図4Kを参照すれば、前記第3マスク層364を除去し、前記複数の第1マスクパターン320P及び複数の第2マスクパターン360Pのトリミング工程を行う。図示していないが、前記トリミング工程時に、複数の第1マスクパターン320P及び複数の第2マスクパターン360Pのうち不要な部分を除去することができる。その後、高密度領域A及び低密度領域Bで、前記第2バッファ層350を覆う第4マスク層366を形成し、前記第4マスク層366のうち低密度領域Bで、前記フィーチャ層310の第3領域310Cの上に位置する部分の上面を覆う第5マスクパターン368を形成する。前記第4マスク層366は、前記第2バッファ層350及びフィーチャ層310に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記第4マスク層366は、SOH膜からなりうる。前記第5マスクパターン368は、前記第4マスク層366に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記第5マスクパターン368は、フォトレジストパターンからなりうる。前記第5マスクパターン368は、ターゲット幅1Fより広い幅を有する。図4Lを参照すれば、前記第5マスクパターン368をエッチングマスクとして利用し、前記第4マスク層366を異方性エッチングし、前記フィーチャ層310の第3領域310C上で、第2バッファ層350を覆う第4マスクパターン366Pを形成する。前記第4マスクパターン366Pは、ターゲット幅1Fより広い幅を有する。図4Mを参照すれば、複数の第1マスクパターン320P、複数の第2マスクパターン360P及び第4マスクパターン366Pをエッチングマスクとして利用し、前記第2バッファ層350をエッチングして除去し、続いて前記第2バッファ層350が除去されることによって露出される下部のフィーチャ層310をエッチングし、複数のフィーチャパターン310Pを形成する。前記複数のフィーチャパターン310Pは、高密度領域Aで、ターゲット幅1Fと同じ間隔を挟んで、ターゲット幅1Fと同じ幅に形成された複数の第1フィーチャパターン310P1と、低密度領域Bで、ターゲット幅1Fより幅広に形成された第2フィーチャパターン310P2とを含む。前記複数のフィーチャパターン310Pは、図3で例示した半導体素子200の複数のラインパターン210及び幅広パターン220を構成することができる。図4Mでは、前記複数のフィーチャパターン310P上に、第2バッファ層350、複数の第1マスクパターン320P、複数の第2マスクパターン360P及び第4マスクパターン366Pの残留層が残っているように図示されている。前記残留層は、必要によって除去されうる。図示していないが、本例による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第1フィーチャパターン310P1は、高密度領域Aで、それぞれ同じ幅を有さないこともある。例えば、図4Lの工程まで行われる間、経る工程での工程雰囲気条件によって、図4Lに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、図4Lの工程後で得られる結果物で、高密度領域Aに形成される前記第2バッファ層350が、図4Lに例示されているような断面プロファイルとは異なるように、その上面に形成された一部段差部分特に、複数の第2マスクパターン360Pが形成された部分に隣接している段差部分で面取りされたプロファイルが得られることもある。その場合、複数の第1マスクパターン320P及び複数の第2マスクパターン360Pそれぞれの間の空間に残っている第2バッファ層350の高さがその位置によって異なる。また、図4Lの工程まで行われる間に経る工程での工程雰囲気条件によって、複数の第2マスクパターン360Pを形成した後で得られた結果物において、複数の第2マスクパターン360Pの上面の高さが、前記複数の第1マスクパターン320Pの上面の高さと同一レベルにならないこともある。従って、図4Lの結果物から、複数の第1マスクパターン320P及び複数の第2マスクパターン360Pをエッチングマスクとして利用して、第2バッファ層350をエッチングし、次に、下部のフィーチャ層310をエッチングしたとき、結果として得られる複数の第1フィーチャパターン310P1の断面プロファイルに影響を及ぼすことになる。例えば、複数の第1フィーチャパターン310P1のうち互いに隣接する2個の第1フィーチャパターン310P1の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第1フィーチャパターン310P1のうち一部の第1フィーチャパターン310P1は、基板300の延在方向に対して垂直に近いプロファイルの側壁を有する一方、他の一部の第1フィーチャパターン310P1は、基板300の主面に対する垂線から所定の傾斜角を有するように傾斜をなすことがある。または、互いに隣接する2個の第1フィーチャパターン310P1の幅が互いに異なることもあり、複数の第1フィーチャパターン310P1間の間隔が一定ではなくなることもある。図5Aないし図5Lは、本発明の他の実施形態によって、バッファ層を利用した半導体素子の微細パターン形成方法を説明するために、図3の集積回路の一部をパターニングするための段階を工程順序によって図示した断面図である。図5Aないし図5Lで、高密度領域Aには、図3のX1-X1’線に沿って切り取った断面に対応する部分が図示されており、低密度領域Bには、図3のX2-X2’線に沿って切り取った断面に対応する部分が図示されている。図5Aないし図5Lにおいて、図4Aないし図4Mと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。図5Aを参照すれば、基板400上の高密度領域A及び低密度領域Bに、フィーチャ層410及び第1マスク層420を順に形成し、前記第1マスク層420上に、複数の第1バッファ構造物430を形成する。前記基板400は、シリコン基板のような通常の半導体基板からなりうる。前記フィーチャ層410及び第1マスク層420についての詳細な事項は、図4Aを参照して、フィーチャ層310について説明した通りである。高密度領域Aで、前記フィーチャ層410は、第1領域410Aと第2領域410Bとを含む。前記第1領域410Aと第2領域410Bは、前記フィーチャ層410に最終的に具現しようとする微細パターンのターゲット幅より少なくとも3倍広い幅を有する。前記第1領域410Aと第2領域410Bは、交互に配置されうる。低密度領域Bで、前記フィーチャ層410は、前記高密度領域Aに位置する第1領域410A及び第2領域410から隔離している第3領域410Cを含む。本実施形態で、前記フィーチャ層410の第1領域410A及び第2領域410Bは、それぞれ最小フィーチャサイズである1Fより少なくとも3倍広い幅を有する。本例では、前記フィーチャ層410の第1領域410Aは、5Fの幅を有し、第2領域410Bは、3Fの幅を有する場合を例にとって説明する。前記複数の第1バッファ構造物430は、高密度領域Aでのみ前記第1マスク層420上に形成され、低密度領域Bでは前記複数の第1バッファ構造物430が形成されない。前記複数の第1バッファ構造物430は、前記フィーチャ層410の第2領域410B上で、前記第2領域410Bと同じ幅本例では、3Fの幅を有し、前記第1マスク層420を覆うように形成されうる。前記複数の第1バッファ構造物430は、それらの間に、前記第1領域410Aの幅と同じ幅本例では、5Fの幅の間隔を有して形成され、前記複数の第1バッファ構造物430間の複数の間隔は、前記フィーチャ層410の第1領域410A上に位置する。前記複数の第1バッファ構造物430間の複数の間隔を介して、第1マスク層420が5Fの幅程度にまで露出されうる。前記複数の第1バッファ構造物430を構成する材料についての詳細な事項は、図4Aを参照して、複数の第1バッファ構造物330について説明した通りである。図5Bを参照すれば、高密度領域A及び低密度領域Bで、前記複数の第1バッファ構造物430の露出された表面と、前記第1マスク層420の露出された表面とを覆うスペーサ層440を形成する。前記スペーサ層440は、高密度領域A及び低密度領域Bで、均一な厚さを有する。前記スペーサ層440の厚みは、前記ターゲット幅1Fと同一に設定されうる。前記スペーサ層440についての詳細な事項は、図4Bを参照して、スペーサ層340について説明した通りである。図5Cを参照すれば、前記第1マスク層420の上面が露出されるまで、前記スペーサ層440をエッチバックし、高密度領域Aで、前記複数の第1バッファ構造物430それぞれの両側壁を覆う複数のスペーサ440Sを形成する。前記複数のスペーサ440Sは、前記第1マスク層320の上面を、前記ターゲット幅1Fと同程度の幅の領域を覆うように形成されうる。図5Dを参照すれば、図4Dを参照して説明したような方法で、前記複数の第1バッファ構造物430を除去する。図5Eを参照すれば、図4Eを参照して説明したような方法で、前記複数のスペーサ440Sをエッチングマスクとして利用して、高密度領域A及び低密度領域Bで、前記第1マスク層420をエッチングし、高密度領域Aに複数の第1マスクパターン420Pを形成する。図5Eで、高密度領域Aに形成された複数の第1マスクパターン420Pは、Eで表示された最外側第1マスクパターン420PEを含む。前記複数の第1マスクパターン420Pは、それぞれターゲット幅1Fと同じ幅を有する。前記複数の第1マスクパターン420P間の複数の間隔を介して、前記フィーチャ層410の上面のうち、前記第1領域410A及び第2領域410Bが交互に露出される。本例で、前記複数の第1マスクパターン420P間の複数の間隔は、それぞれ3Fの幅を有する。前記複数の第1マスクパターン420Pが形成された後、低密度領域Bでは、前記フィーチャ層410の上面が完全に露出される。図5Fを参照すれば、図4Fを参照して説明したところと類似した方法で、高密度領域Aと低密度領域Bとで、露出されているフィーチャ層410を、その上面から第1深さR1程度にまで除去し、前記フィーチャ層410の上面に、低い表面部410Rを形成する。前記低い表面部410Rの第1深さR1は、ターゲット幅1Fと同じサイズを有する。しかし、本発明は、前記低い表面部410R無しでも実施されることができ、その場合、前記低い表面部410Rの形成工程は省略されうる。図5Gを参照すれば、基板400上の高密度領域A及び低密度領域Bで、前記フィーチャ層410上に、前記複数の第1マスクパターン420Pの上面及び側壁と、前記低い表面部410Rとを覆う第2バッファ層450を均一な厚さに形成する。前記第2バッファ層450形成のための具体的な材料及び方法は、図4Gを参照して、第2バッファ層350の形成方法について説明したところを参照する。高密度領域Aで、前記複数の第1マスクパターン420P間の複数の間隔は、それぞれ3Fの均一な幅を有する。従って、図5Gに例示されているように、前記第2バッファ層450が、ターゲット幅1Fと同じ幅に形成される場合、前記フィーチャ層410の第1領域410A及び第2領域410B上で、前記複数の第1マスクパターン420Pのうち、互いに隣接する2個の第1マスクパターン420P間の空間が、前記第2バッファ層450によって一部だけ充填され、互いに隣接する2個の第1マスクパターン420P間で、前記第2バッファ層450上には、それぞれリセス空間454が残る。前記第2バッファ層450が、ターゲット幅1Fと同じ幅に形成される場合、複数のリセス空間454は、それぞれ1Fの幅を有する。図5Hを参照すれば、高密度領域A及び低密度領域Bで、第2バッファ層450上に、第2マスク層460を形成する。前記第2マスク層460は、前記フィーチャ層410の第1領域410A及び第2領域410B上で、互いに隣接する2個の第1マスクパターン420P間の第2バッファ層450上にある複数のリセス空間454を、完全に充填するように形成されうる。前記第2マスク層460についての詳細な事項は、図4Hを参照して第2マスク層360について説明した通りである。図5Iを参照すれば、高密度領域Aで、前記第2バッファ層450の上面が露出されるように、前記第2マスク層460をエッチバックし、前記複数のリセス空間454に、複数の第2マスクパターン460Pを形成する。前記第2マスク層460のエッチバック工程時、結果として得られる複数の第2マスクパターン460Pの上面が、複数の第1マスクパターン420Pの上面と同一レベル上に位置するように調節することができる。高密度領域Aで、前記複数の第2マスクパターン460Pが形成された後、前記複数の第1マスクパターン420Pにおいて、最外側第1マスクパターン420PEを覆う第2バッファ層450の側壁には、前記第2マスク層460の所望しない残留部分460P_Xが残っている。図5Jを参照すれば、図4Jを参照して説明したような方法で、高密度領域Aで、残留部分460P_Xは露出させつつ、複数の第2マスクパターン460Pをいずれも覆う第3マスク層464を形成し、前記第3マスク層464及び前記第2バッファ層450をエッチングマスクとして利用し、前記露出された残留部分460P_Xを除去する。図5Kを参照すれば、図4K及び図4Lを参照して説明したような方法で、前記第3マスク層464を除去した後、フィーチャ層410の第3領域410C上で、前記第2バッファ層450を覆う第4マスクパターン466Pを形成する。前記第4マスクパターン466Pは、図4Lに例示された第4マスクパターン366Pに対応しうる。前記第4マスクパターン466Pは、ターゲット幅1Fより広い幅を有する。図示していないが、前記第4マスクパターン466Pを形成する前に、前記複数の第1マスクパターン420P及び複数の第2マスクパターン460Pにおいて、不要な部分を除去するためのトリミング工程を行うことができる。図5Lを参照すれば、図4Mを参照して説明したような方法で、複数の第1マスクパターン420P、複数の第2マスクパターン460P及び第4マスクパターン466Pをエッチングマスクとして利用し、前記第2バッファ層450及びフィーチャ層410を順にエッチングし、複数のフィーチャパターン410Pを形成する。前記フィーチャパターン410Pは、高密度領域Aで、複数の第1フィーチャパターン410P1を有し、低密度領域Bで、第2フィーチャパターン410P2を有する。前記第1フィーチャパターン410P1は、それぞれターゲット幅1Fと同じ間隔を挟んで、ターゲット幅1Fと同じ幅に形成される。前記第2フィーチャパターン410P2は、ターゲット幅1Fより広い幅を有する。前記複数のフィーチャパターン410Pは、図3で例示した半導体素子200の複数のラインパターン210及び幅広パターン220を構成することができる。図5Lでは、前記複数のフィーチャパターン410P上に、第2バッファ層450、複数の第1マスクパターン420P、複数の第2マスクパターン460P及び第4マスクパターン466Pの残留層が残存しているように図示されている。前記残留層は、必要によって除去されうる。図示していないが、本例による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第1フィーチャパターン410P1は、高密度領域Aで、それぞれ同じ幅を有さないこともある。例えば、図5Kの工程まで行われる間に経る工程での工程雰囲気条件によって、図5Kに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、図5Kの工程後に得られる結果物で、高密度領域Aに形成される前記第2バッファ層450が、図5Kに例示したような断面プロファイルとは異なるように、その上面に形成されていると共に一部に段差が設けられた部分特に、複数の第2マスクパターン460Pが形成された部分に隣接している段差部分において、面取りされたプロファイルが得られることもある。その場合、複数の第1マスクパターン420P及び複数の第2マスクパターン460Pそれぞれの間の空間に残っている第2バッファ層450の高さが、その位置によって異なる。また、図5Kの工程まで行われる間に経る工程での工程雰囲気条件によって、複数の第2マスクパターン460Pを形成した後で得られた結果物で、複数の第2マスクパターン460Pの上面の高さが、前記複数の第1マスクパターン420Pの上面の高さと同一レベルにならないこともある。従って、図5Kの結果物から、複数の第1マスクパターン420P及び複数の第2マスクパターン460Pをエッチングマスクとして利用して、第2バッファ層450をエッチングし、次に、下部のフィーチャ層410をエッチングした時、結果として得られる複数の第1フィーチャパターン410P1の断面プロファイルに影響を及ぼすことになる。例えば、複数の第1フィーチャパターン410P1において、互いに隣接する2個の第1フィーチャパターン410P1の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第1フィーチャパターン410P1のうち一部の第1フィーチャパターン410P1は、基板400の延在方向に対して、垂直に近いプロファイルの側壁を有する一方、他の一部の第1フィーチャパターン410P1は、基板400の主面に対して垂線から所定の傾斜角を有するように傾斜面をなすことがある。または、互いに隣接する2個の第1フィーチャパターン410P1の幅が互いに異なることもあり、複数の第1フィーチャパターン410P1間の間隔が一定ではなくなることもある。図6Aないし図6Dは、本発明のさらに他の実施形態によって、複数の導電パターン510P図6Dのような集積回路構造をパターニングするための段階を工程順序によって図示した断面図である。このような導電性パターン510Pは、図4Aないし図4Mを参照して説明したところと類似して製造されたフィーチャパターン310Pを利用して、基板500上に形成される。図6Aないし図6Dにおいて、図4Aないし図4Mと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のためにそれらについての詳細な説明は省略する。図6Aを参照すれば、基板500は、高密度領域A及び低密度領域Bを含む。高密度領域A及び低密度領域Bで、基板500上に導電ライン形成に必要な導電層510を形成し、前記導電層510上に、ハードマスク層520を形成する。そして、図4Aを参照して説明したような方法で、高密度領域A及び低密度領域Bで、前記ハードマスク層520上に、フィーチャ層310、第1マスク層320及び複数の第1バッファ構造物330を順に形成する。前記基板500は、シリコン基板のような通常の半導体基板からなりうる。前記導電層510は、ドーピングされたポリシリコン、金属、金属窒化物、またはそれらの組み合わせからなりうる。例えば、前記導電層510からワードラインを形成する場合、前記導電層510は、TaN、TiN、W、HfN及びタングステンシリサイドからなる群から選択されるいずれか一つ、またはそれらの組み合わせからなる導電物質を含むことができる。または、前記導電層510からビットラインを形成する場合、前記導電層510は、ドーピングされたポリシリコンまたは金属からなりうる。前記ハードマスク層520は、単一層からなりうる。または、前記ハードマスク層520は、所定のエッチング条件下で、互いに異なるエッチング特性を有する2層以上の複数のハードマスク層が積層された多重層構造を有することもできる。前記ハードマスク層520は、酸化膜、窒化膜、またはそれらの組み合わせからなりうる。例えば、前記フィーチャ層310が酸化膜からなる場合、前記ハードマスク層520は、窒化膜またはポリシリコン膜からなりうる。しかし、本発明は、これらに限定されるものではない。前記ハードマスク層520及びフィーチャ層310は、所定のエッチング条件に対して互いに異なるエッチング選択比を有する物質からなればよい。図6Bを参照すれば、基板500の高密度領域A及び低密度領域Bで、図4Bないし図4Mを参照して説明したような一連の工程を行い、前記ハードマスク層520上に、複数のフィーチャパターン310Pを形成する。前記複数のフィーチャパターン310Pは、高密度領域Aで、第1フィーチャパターン310P1を有し、低密度領域Bで、第2フィーチャパターン310P2を有する。前記第1フィーチャパターン310P1それぞれは、ターゲット幅1Fと同じ間隔を挟んでターゲット幅1Fと同じ幅に形成される。前記第2フィーチャパターン310P2は、ターゲット幅1Fより幅広に形成される。図6Cを参照すれば、高密度領域A及び低密度領域Bで、前記複数のフィーチャパターン310Pをエッチングマスクとして利用し、前記ハードマスク層520をエッチングし、複数のハードマスクパターン520Pを形成する。図6Dを参照すれば、前記複数のハードマスクパターン520Pをエッチングマスクとして利用し、前記導電層510をエッチングして、複数の導電パターン510Pを形成する。前記複数の導電パターン510Pは、高密度領域Aで、複数の第1導電パターン510P1を有し、低密度領域Bで、複数の第2導電パターン510P2を有する。前記第1導電パターン510P1それぞれは、ターゲット幅1Fと同じ間隔を挟んで、ターゲット幅1Fと同じ幅に形成される。前記第2導電パターン510P2は、ターゲット幅1Fより幅広に形成される。前記複数の導電パターン510Pの複数の第1導電パターン510P1及び第2導電パターン510P2は、それぞれ図3で例示した半導体素子200の複数のラインパターン210及び幅広パターン220を構成することができる。図示していないが、図6Aないし図6Dを参照して説明した実施形態による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第1導電パターン510P1は、高密度領域Aで、それぞれ同じ幅を有さないこともある。例えば、図6Bの工程まで行われる間に経る工程での工程雰囲気条件によって、図6Bに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、実施形態で、図4Aないし図4Mを参照して説明した通り、工程雰囲気条件によって、図6Bに例示された複数の第1フィーチャパターン310P1の断面プロファイルが変わることがあり、それによって、複数の第1フィーチャパターン310P1をエッチングマスクとして利用するエッチング工程の結果として形成される複数のハードマスクパターン520P及び複数の第1導電パターン510P1の断面形状が、図6Dに例示したところと異なることもある。例えば、複数の第1導電パターン510P1のうち、互いに隣接する2個の第1導電パターン510P1の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第1導電パターン510P1のうち、一部の第1導電パターン510P1は、基板500の延在方向に対して、垂直に近いプロファイルの側壁を有する一方、他の一部の第1導電パターン510P1は、基板500の主面に対して、垂線から所定の傾斜角を有するように傾斜面をなすことがある。または、互いに隣接する2個の第1導電パターン510P1の幅が互いに異なることもあり、複数の第1導電パターン510P1間の間隔が、一定ではなくなることもある。図6Aないし図6Dを参照して説明した実施形態では、基板500上に、複数の導電パターン510Pを形成するために、図4Aないし図4Mを参照して説明した実施形態を利用する説明をしたが、本発明は、それらに制限されるものではない。本発明の思想の範囲内で、図5Aないし図5Lを参照して説明した実施形態を利用し、前記複数の導電パターン510Pを形成することもできる。図7Aないし図7Eは、本発明のさらに他の実施形態によって、半導体基板に、図7Dのトレンチ610Tをパターニングするための段階を工程順序によって図示した断面図である。このようなトレンチ610Tは、図4Aないし図4Mによって形成されるフィーチャパターン310Pを利用し、基板600の素子分離領域を形成するためのものである。図7Aないし図7Eにおいて、図4Aないし図4Mと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。図7Aを参照すれば、前記基板600は、高密度領域A及び低密度領域Bを含む。前記基板600の高密度領域A及び低密度領域B上に、パッド酸化膜602を形成する。そして、前記パッド酸化膜602上に、ハードマスク層604を形成する。そして、図4Aを参照して説明したような方法で、高密度領域A及び低密度領域Bで、前記ハードマスク層604上に、フィーチャ層310、第1マスク層320及び複数の第1バッファ構造物330を順に形成する。前記基板600は、シリコン基板のような通常の半導体基板からなりうる。前記ハードマスク層604は、単一層からなりうる。または、前記ハードマスク層604は、所定のエッチング条件下で、互いに異なるエッチング特性を有する2層以上の複数のハードマスク層が積層された多重層構造を有することもできる。例えば、前記ハードマスク層604は、シリコン窒化膜、シリコン酸化膜、またはそれらの組み合わせからなりうる。図7Bを参照すれば、基板600の高密度領域A及び低密度領域Bで、図4Bないし図4Mを参照して説明したような一連の工程を行い、前記ハードマスク層604上に、複数のフィーチャパターン310Pを形成する。前記フィーチャパターン310Pは、高密度領域Aで、複数の第1フィーチャパターン310P1を含み、低密度領域Bで、第2フィーチャパターン310P2を含む。前記第1フィーチャパターン310P1は、それぞれターゲット幅1Fと同じ間隔を挟んで、ターゲット幅1Fと同じ幅に形成される。前記第2フィーチャパターン310P2は、ターゲット幅1Fより幅広に形成される。図7Cを参照すれば、高密度領域A及び低密度領域Bで、前記複数のフィーチャパターン310Pをエッチングマスクとして利用し、前記ハードマスク層604をエッチングし、複数のハードマスクパターン604Pを形成する。図7Dを参照すれば、高密度領域A及び低密度領域Bで、前記複数のハードマスクパターン604Pをエッチングマスクとして使用して露出された前記パッド酸化膜602及び基板600をエッチングし、前記基板600に複数のトレンチ610Tを形成する。前記複数のトレンチ610Tは、高密度領域Aで、複数の第1トレンチ610T1を含み、低密度領域Bで、複数の第2トレンチ610T2を含む。前記第1トレンチ610T1は、複数の活性領域600A間に形成される。前記第1トレンチ610T1及び活性領域600Aは、それぞれターゲット幅1Fを有する。前記第2トレンチ610T2は、複数の活性領域600B間に形成される。前記第2トレンチ610T2及び活性領域600Bは、それぞれターゲット幅1Fよりさらに広い幅を有する。図7Eを参照すれば、前記複数のトレンチ610Tを埋め込む絶縁物質において、素子分離膜620Iが形成される。前記素子分離膜620Iは、高密度領域Aで、複数の第1素子分離膜620I1を含み、低密度領域Bで、複数の第2素子分離膜620I2を含む。前記第1素子分離膜620I1は、ターゲット幅1Fで、前記活性領域600A間に形成される。前記第2素子分離膜620I2は、ターゲット幅1Fよりさらに幅広であり、前記活性領域600B間に形成される。高密度領域Aでの活性領域600Aは、図3で例示した半導体素子200の複数のラインパターン210を構成することができる。そして、低密度領域Bでの活性領域600Bは、図3で例示した半導体素子200の幅広パターン220を構成することができる。図示していないが、図7Aないし図7Eを参照して説明した実施形態による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第1トレンチ610T1は、高密度領域Aで、それぞれ同じ幅を有さないこともある。例えば、図7Bの工程まで行われる間に経る工程での工程雰囲気条件によって、図7Bに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、実施形態で、図4Aないし図4Mを参照して説明した通り、工程雰囲気条件によって、図7Bに例示された複数の第1フィーチャパターン310P1の断面プロファイルが変わることがあり、それによって、複数の第1フィーチャパターン310P1をエッチングマスクとして利用するエッチング工程の結果として形成される複数のハードマスクパターン604P及び複数の第1トレンチ610T1の断面形状が、図7Dに例示したところと異なることもある。例えば、複数の第1トレンチ610T1のうち、互いに隣接する2個の第1トレンチ610T1の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第1トレンチ610T1のうち、一部の第1トレンチ610T1は、その両側壁が相互対称形状を有さないこともある。または、互いに隣接する2個の第1トレンチ610T1の幅が互いに異なることもあり、複数の第1トレンチ610T1間の間隔が一定ではなくなることもある。図7Aないし図7Eを参照して説明した実施形態では、基板600に、複数の活性領域600A,600Bを定義するために、図4Aないし図4Mを参照して説明した実施形態を利用すると説明したが、本発明は、これに制限されるものではない。図7Eの集積回路構造を形成しようとするとき、図5Aないし図5Lを参照して説明した実施形態を利用することもできる。図8は、本発明の実施形態による半導体素子の導電構造物を示す平面図である。このような半導体素子は、前記本発明の実施形態のようなバッファ構造物及びバッファ層を利用する微細パターン形成方法で製造されうる。図8は、メモリセル領域800A、接続領域800B及び周辺回路領域800Cの一部のレイアウトが図示されている。前記メモリセル領域800Aは、NANDフラッシュメモリ素子のようなメモリ素子をその中に有する。前記接続領域800Bは、メモリセル領域800Aのセルアレイを構成する複数の導電ラインを連結させるためのものである。前記導電ラインは、メモリセル領域800Aのセルアレイのワードラインまたはビットラインでありうる。前記接続領域800Bは、このような導電ラインと、例えば、デコーダのような外部回路図示せずに連結させる。周辺回路領域800Cには、周辺回路用導電パターン870が形成されている。図8を参照すれば、前記メモリセル領域800Aには、複数のメモリセルブロック840が形成されている。図8には、1個のメモリセルブロック840だけが図示されている。前記メモリセルブロック840には、ストリング選択ラインSSLと接地選択ラインGSLとの間に、セルストリング10図2参照を構成する複数の導電ラインM00,M01,M02,...,M63,M64,M65が、第1方向例えば、x方向と同じに相互平行して延びている。前記複数の導電ラインM00,M01,M02,...,M63,M64,M65は、それぞれ前記メモリセル領域800Aから接続領域800Bまで延びている。前記複数の導電ラインM00,M01,M02,...,M63,M64,M65を外部回路図示せずに連結させるために、図8に点線で表示された各コンタクトパッド818,828,838が、前記接続領域800Bにおいて、各導電ラインM00,M01,M02,...,M63,M64,M65と連結される。例えば、各コンタクトパッドは、前記各導電ラインM00,M01,M02,...,M63,M64,M65に一体に形成される。前記複数の導電ラインM00,M01,M02,...,M63,M64,M65は、同一平面上に形成され、3本の導電ラインからそれぞれなる複数の導電ライングループMG1,MG2,...,MG21,MG22を含む。前記複数の導電ライングループMG1,MG2,...,MG21,MG22は、それぞれ第1導電ライン810及び第2導電ライン820と、それらの間に位置する第3導電ライン830とを含む。図8には、1個のメモリセルブロック840に、22個の導電ライングループが含まれているように例示されている。しかし、本発明はこれに限定されるものではない。本発明の技術的思想の範囲内で、1個のメモリセルブロック840に含まれる導電ライングループの数は、特別に制限されるものではなく、22個より少ない、または多い数の導電ライングループが含まれうる。1導電ライン810は、メモリセル領域800Aから接続領域800Bまで、第1方向図8でx方向に延在している第1ラインパターン812と、接続領域800Bで、前記第1ラインパターン812の一端から、前記第1方向と異なる方向Y軸方向のような垂直方向に延在している第1分岐ラインパターン814とを含む。第2導電ライン820は、メモリセル領域800Aから接続領域800Bまで、前記第1ラインパターン812と平行して延びている第2ラインパターン822と、接続領域800Bで、前記第2ラインパターン822の一端から前記第1方向と異なる方向Y軸方向のような垂直方向に延在している第2分岐ラインパターン824とを含む。第3導電ライン830は、前記第1ラインパターン812と前記第2ラインパターン822との間で、それらと平行して延びている第3ラインパターン832と、前記第1分岐ラインパターン814と前記第2分岐ラインパターン824との間で、前記第3ラインパターン832の一端から前記第1方向とは異なる方向Y軸方向のような垂直方向に延在する第3分岐ラインパターン834とを含む。前記第3分岐ラインパターン834は、前記第1分岐ラインパターン814より短く、前記第2分岐ラインパターン824より短い。本発明の実施形態で、前記第3分岐ラインパターン834は、前記第1分岐ラインパターン814及び第2分岐ラインパターン824より、少なくとも前記半導体素子のパッドサイズだけ短い。例えば、前記パッドのサイズは、各コンタクトパッド818,828,838のサイズに対応する。図8には、前記第1分岐ラインパターン814が、前記第1ラインパターン812の一端から、第1方向の直角方向図8におけるy方向に延在しており、第2分岐ラインパターン834が、前記第2ラインパターン822の一端から、第1方向の直角方向に延在しており、第3分岐ラインパターン834が、前記第3ラインパターン832の一端から、第1方向の直角方向に延在しているように例示されている。しかし、本発明は、これに限定されるものではなく、本発明の思想の範囲内で、多様な方向に延在するように形成することが可能である。前記複数の導電ライングループMG1,MG2,...,MG21,MG22では、それぞれ第1方向図8でx方向に沿って、第3ラインパターン832の長さが、前記第1ラインパターン812の長さよりさらに長く、前記第2ラインパターン822の長さよりさらに短い。前記第3導電ライン830は、接続領域800Bで、前記第3分岐ラインパターン834から、前記第3ラインパターン832と平行して延びる連結ラインパターン836をさらに含むことができる。本発明の技術的思想による半導体素子のパターン形成方法での設計方法によって、前記連結ラインパターン836が形成されてもよく、あるいは形成されなくてもよい。前記第1導電ライン810、第2導電ライン820及び第3導電ライン830は、それぞれ前記メモリセル領域800A及び接続領域800Bで、均一な幅WF1を有することができる。このような幅WF1は、前記半導体素子の最小フィーチャサイズ1Fと同一でありえる。前記第1導電ライン810、第2導電ライン820及び第3導電ライン830の間には、1Fの均一な間隔が維持されうる。前記複数の導電ライングループMG1,MG2,...,MG21,MG22のうち、最初の導電ライングループMG1、及び最後の導電ライングループMG22で、それぞれ前記第1導電ライン810、前記第2導電ライン820及び前記第3導電ライン830のうち、最も外側にある導電ラインは、実質的な導電層の役割を行わないダミーdummy導電ラインでありうる。図8の例では、複数の導電ラインM00,M01,M02,...,M63,M64,M65のうち、接地選択ラインGSLと隣接している最外側導電ラインM00と、ストリング選択ラインSSLと隣接している最外側導電ラインM65とがダミー導電ラインになりうる。前記ストリング選択ラインSSL及び接地選択ラインGSLは、それぞれ前記複数の導電ラインM00,M01,M02,...,M63,M64,M65の幅WF1より幅広WF2,WF3を有することができる。そして、前記接地選択ラインGSLと最外側導電ラインM00との間;前記ストリング選択ラインと最外側導電ラインM65との間;にはそれぞれ約1Fの均一な間隔が維持されうる。前記複数の導電ライングループMG1,MG2,...,MG21,MG22は、それぞれ接続領域800Bで、第1導電ライン810に一体に連結されている第1コンタクトパッド818と、前記第2導電ライン820に一体に連結されている第2コンタクトパッド828と、前記第3導電ライン830に一体に連結されている第3コンタクトパッド838を含む。特に、前記第1コンタクトパッド818は、前記第1分岐ラインパターン814と一体に連結されうる。前記第2コンタクトパッド828は、第2分岐ラインパターン824と一体に連結されうる。そして、前記第3コンタクトパッド838は、前記連結ラインパターン836と一体に連結されうる。ここで、前記第1コンタクトパッド818、前記第2コンタクトパッド828及び前記第3コンタクトパッド838は、互いに隔離している。図8で、前記複数の導電ラインM00,M01,M02,...,M63,M64,M65、ストリング選択ラインSSL、接地選択ラインGSL、第1コンタクトパッドないし第3コンタクトパッド818,828,838及び周辺回路用導電パターン870は、いずれも互いに同じ物質からなりうる。前記周辺回路用導電パターン870は、周辺回路トランジスタのゲート電極でありうる。一例で、前記第1導電ライン810、前記第2導電ライン820及び前記第3導電ライン830は、それぞれメモリセル領域800Aで、メモリセルのワードラインでありうる。選択的には、前記導電ラインM00,M01,M02,...,M63,M64,M65は、それぞれメモリセル領域800Aで、メモリセルのビットラインでありうる。この場合、前記ストリング選択ラインSSL及び接地選択ラインGSLは、省略されうる。接続領域800Bで、前記複数の導電ライングループMG1,MG2,...,MG21,MG22のうち、いずれか1つの複数の導電ライングループに含まれた第1分岐ラインパターン814と第2分岐ラインパターン824との間の隔離距離DF1は、前記複数の導電ラインM00,M01,M02,...,M63,M64,M65の幅WF1の少なくとも9倍になるように設計されうる。例えば、前記隔離距離DF1は、9F以上になるように設計されうる。そして、前記複数の導電ライングループMG1,MG2,...,MG21,MG22のうちいずれか1つの導電ライングループの第1分岐ラインパターン814と、それに隣接する他の導電ライングループの第2分岐ラインパターン824との間の隔離距離DF2は、前記複数の導電ラインM00,M01,M02,...,M63,M64,M65の幅WF1の少なくとも4倍になるように設計されうる。例えば、前記隔離距離DF2は、4F以上になるように設計されうる。前記隔離距離DF1,DF2を前記の通りに設計することによって、前記複数の第1コンタクトパッドないし第3コンタクトパッド818,828,838を形成するとき、それらの間に短絡を防止するための設計マージンを増大させることができる。図9A、図9B及び図9Cないし図21A、図21B及び図21Cは、本発明の実施形態によって、図8の導電性構造物の一部を製造するための段階を工程順序によって図示した図面である。特に、図9Aないし図21Aは、それぞれ図8のIXで表示された長方形部分に対応する部分の平面図であり、図9Bないし図21Bは、それぞれ図9Aないし図21AのBY-BY’線に沿って切り取った断面図、及び図8の周辺回路領域800Cでの9X-9X’線に沿って切り取った断面に対応する部分の断面図であり、図9Cないし図21Cは、それぞれ図9Aないし図21AのCX-CX’線に沿って切り取った断面図、及びCY-CY’線に沿って切り取った断面図である。図9A、図9B及び図9Cないし図21A、図21B及び図21Cを参照して説明する本発明の実施形態による半導体素子のパターン形成方法では、図4Aないし図4Mを参照して説明した実施形態を利用する場合を例にとって説明する。図9A、図9B及び図9Cないし図21A、図21B及び図21Cにおいて、図4Aないし図4Mと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。図9A、図9B及び図9Cを参照すれば、まず、メモリセル領域800A、接続領域800B及び周辺回路領域800C図8参照を有する基板900を準備する。前記基板900は、シリコン基板からなりうる。前記基板900上に、導電ライン形成に必要な導電層910を形成し、前記導電層910上に、ハードマスク層920を形成する。そして、図4Aを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、ハードマスク層920上に、フィーチャ層310及び第1マスク層320を形成する。その後、前記第1マスク層320上に、複数の第1バッファ構造物930を形成する。前記導電層910及びハードマスク層920は、それぞれ図6Aを参照しつつ、導電層510及びハードマスク層520について説明した通りである。前記複数の第1バッファ構造物930は、図4Aを参照しつつ、第1バッファ構造物330について説明したところと概して同様である。ただし、本例で形成する前記複数の第1バッファ構造物930は、図9Aに例示されているように、その平面形状がF字形を有することができる。前記第1バッファ構造物930は、それぞれメモリセル領域800Aから接続領域800Bまで、第1方向すなわち、x方向に延在するラインバッファ部分930Aを含む。また、前記第1バッファ構造物930は、それぞれ分岐バッファ部分930B,930Cを含む。前記分岐バッファ部分930B,930Cは、前記接続領域800B内で垂直方向すなわち、Y軸方向のように、前記第1方向ではない方向に互いに平行して延びうる。前記分岐バッファ部分930B,930C間の距離は、4Fである。前記第1バッファ構造物930の平面形状は、図9Aに例示された形状にのみ制限されるものではない。本発明の技術的思想の範囲内で、F字形の対称形状、Y字形またはその対称形状、フォークfork形状またはその対称形状などの多様な形状を有することができる。前記複数の第1バッファ構造物930は、前記基板900上に具現しようとする微細パターンのターゲット幅1Fより少なくとも3倍広い幅を有する。図9Aで、前記分岐バッファ部分930Bと第3バッファ部分930Cとの間の距離DF21は、少なくとも3Fでありうる。図9Aで、前記距離DF21が4Fであると例示されているが、4Fより幅が狭く、例えば、3Fの幅を有するように設計されてもよく、工程マージンをさらに確保するために、4Fより幅広に設計することもできる。また、図9Aに示されているように、前記分岐バッファ部分930B,930Cが延び始める前記第1バッファ構造物930Aの部分の幅DF22は、十分な工程マージンが確保されるように5Fでありうる。図10A、図10B及び図10Cを参照すれば、図4Bないし図4Dを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、複数の第1バッファ構造物930の露出された表面と、前記第1マスク層320の露出された表面とを覆うスペーサ層340を形成し、前記第1マスク層320の上面が露出されるまで、前記スペーサ層340をエッチバックし、メモリセル領域800A及び接続領域800Bで、複数の第1バッファ構造物930の側壁を覆う複数のスペーサ340Sを形成する。その後、前記複数の第1バッファ構造物930を除去する。前記複数のスペーサ340Sは、ターゲット幅1Fと同じ幅を有することができる。前記複数のスペーサ340Sは、前記第1バッファ構造物930の側壁に沿って形成されたものであるので、前記第1バッファ構造物930の形状に対応するループloop形状を有する。図11A、図11B及び図11Cを参照すれば、図4E及び図4Fを参照して説明したような方法で、前記複数のスペーサ340Sをエッチングマスクとして利用し、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、第1マスク層320をエッチングし、メモリセル領域800A及び接続領域800Bに、複数の第1マスクパターン320Pを形成する。次に、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、複数の第1マスクパターン320Pを介して露出されるフィーチャ層310の上面を、その上面から第1深さR1程度にまで除去し、前記フィーチャ層310の上面に、低い表面部310Rを形成する。前記低い表面部310Rの第1深さR1は、ターゲット幅1Fと同じサイズを有することができる。複数の第1マスクパターン320P上に残っている複数のスペーサ340Sを除去し、複数の第1マスクパターン320Pの上面を露出させる。前記複数の第1マスクパターン320Pは、それぞれF字形のアウトラインoutlineによるループ形状を有する。メモリセル領域800A及び接続領域800Bで、複数の第1マスクパターン320Pは、外郭部分320POUTを含む。前記外郭部分は、1個のメモリセルブロック840図8の外郭部分に対応する部分である。図12A、図12B及び図12Cを参照すれば、図4Gを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、前記フィーチャ層310上に、前記複数の第1マスクパターン320Pの上面及び側壁と、前記低い表面部310Rとを覆う第2バッファ層350を形成する。メモリセル領域800A及び接続領域800Bで、前記複数の第1マスクパターン320Pの隣接した部分間には、多様な幅を有する間隔が存在しうる。図12A、図12B及び図12Cの例では、前記複数の第1マスクパターン320Pの隣接した部分間に、幅が1F、2F、3F及び5Fである間隔が存在する。従って、図12A、図12B及び図12Cに例示されているように、前記第2バッファ層350が、ターゲット幅1Fと同じ幅に形成される場合、複数の第1マスクパターン320Pの隣接した部分間の幅が2F以下、例えば、1Fまたは2Fである場合には、前記複数の第1マスクパターン320Pの隣接した部分間の空間が、前記第2バッファ層350によって完全に充填される。そして、複数の第1マスクパターン320Pの隣接した部分間の幅が、2Fを超過し、例えば、3Fまたは5Fである場合には、複数の第1マスクパターン320Pの隣接した部分間の空間の一部のみ前記第2バッファ層350によって充填される。従って、複数の第1マスクパターン320Pの隣接した部分間の空間で、前記第2バッファ層350上にリセス空間354が残る。メモリセル領域800Aで、前記第2バッファ層350が、ターゲット幅1Fと同じ幅に形成される場合、複数のリセス空間354は、それぞれ1Fの幅を有することができる。そして、接続領域800Bに形成される複数のリセス空間354は、1Fまたはそれ以上の幅を有することができる。本例では、図12Cから分かるように、接続領域800Bにおいて、複数のリセス空間354がそれぞれ1F及び3Fの幅を有する。しかし、本発明の技術的思想の範囲内で、多様な設計を介して、複数のリセス空間354の幅を多様なサイズに設計することができる。図13A、図13B及び図13Cを参照すれば、図4H及び図4Iを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、第2バッファ層350上に、第2マスク層360図4Hを形成し、前記第2バッファ層350の上面が露出されるように、前記第2マスク層360をエッチバックし、前記複数のリセス空間354のうち幅が1Fであるリセス空間354に、1Fの幅を有する複数の第2マスクパターン360Pを形成する。前記複数の第2マスクパターン360Pが形成された後、メモリセル領域800A及び接続領域800Bで、複数の第1マスクパターン320Pのうち、外郭部分320POUTを覆う第2バッファ層350の側壁には、前記第2マスク層360の所望しない残留部分360P_Xが残っている。また、図13Aで、PA1で表示した部分では、第2バッファ層350上に形成されたリセス空間354のy方向の幅が3Fであるので、前記複数の第2マスクパターン360Pが形成された後、図13Aで、PA1で表示した部分にあるリセス空間354内で、前記第2バッファ層350の側壁に、第2マスクパターン360Pがスペーサの形態として残っている。図14A、図14B及び図14Cを参照すれば、メモリセル領域800A及び接続領域800Bにおいて、残留部分360P_Xを露出させる第3マスク層964を形成する。前記第2マスクパターン360Pのうち除去する部分は、前記第3マスク層964によって覆われないように、前記第3マスク層964を形成することができる。本例では、図14Aに図示されているように、接続領域800Bで、第2マスクパターン360Pの一部が、前記第3マスク層964によって覆われないように、前記第3マスク層964を形成した場合を例示した。前記第3マスク層964は、フォトレジストパターンからなりうる。前記第3マスク層964を形成するにあたり、接続領域800Bで、複数の第1マスクパターン320P及び複数の第2マスクパターン360P,360P_Xのうち必要な部分は残留させ、所望しない部分のみを選択的に除去するために、前記第3マスク層964を、所望の位置に正確に整列させて形成する必要がある。本発明によれば、図9Aで、DF22で表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域800Bにおいて、前記第3マスク層964を所望の位置に整列させて形成するとき、十分なアラインマージンを有して所望の位置に容易に整列されうる。特に、図14Aで、PA2で表示した部分から分かるように、前記第3マスク層964は、接続領域800Bにある第2マスクパターン360P上において、少なくとも3Fのアラインマージンを有して所望の位置に整列されうる。15A、図15B及び図15Cを参照すれば、前記第3マスク層964及び第2バッファ層350をエッチングマスクとして利用し、前記第3マスク層964の周囲で露出されている残留部分360P_X及び第2マスクパターン360Pをエッチングして除去する。前記露出された残留部分360P_X及び第2マスクパターン360Pを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分360P_Xが除去されることによって、第1マスクパターン320の外郭部分320POUTの最外側側壁を覆っている第2バッファ層350が露出される。その後、前記第3マスク層964を除去する。図16A、図16B及び図16Cを参照すれば、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、基板900上に、複数の開口966Hを有するトリミングマスクパターン966を形成する。前記トリミングマスクパターン966に形成された複数の開口966Hを介して、メモリセル領域800A及び接続領域800Bで、前記第1マスクパターン320Pのうち除去しようとする部分を覆っている第2バッファ層350が露出される。前記トリミングマスクパターン966を形成するにあたり、接続領域800Bで、複数の第1マスクパターン320P及び複数の第2マスクパターン360Pのうち必要な部分は残しておき、所望しない部分のみを選択的に除去するために、前記トリミングマスクパターン966を所望の位置に正確に整列させて形成する必要がある。本発明によれば、接続領域800Bで、前記第1マスクパターン320Pのうち除去対象部分上に、前記トリミングマスクパターン966の開口966Hの位置を整列させるとき、十分なアラインマージンで、所望の位置に容易に整列させることができる。特に、図16Aで、PA3で表示した部分から分かるように、前記トリミングマスクパターン966の開口966Hの位置が、接続領域800Bにある第1マスクパターン320P上で、少なくとも3Fのアラインマージンを有して所望の位置に整列されうる。前記トリミングマスクパターン966は、フォトレジストパターンからなりうる。図17A、図17B及び図17Cを参照すれば、前記トリミングマスクパターン966をエッチングマスクとして利用し、メモリセル領域800A及び接続領域800Bで、露出された第2バッファ層350をエッチングして除去し、次に、前記第2バッファ層350が除去されることによって露出される第1マスクパターン320Pをエッチングによって除去し、前記第1マスクパターン320Pのトリミング工程を行う。その結果、基板900のメモリセル領域800A及び接続領域800Bにおいて、相互連結されてループ形状をなす複数の第1マスクパターン320Pがそれぞれ2個に分離される。その後、前記トリミングマスクパターン966を除去する。図18A、図18B及び図18Cを参照すれば、図4K及び図4Lを参照しつつ、第4マスクパターン366Pの形成方法について説明したところと類似した方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、基板900上に複数の幅広マスクパターン968を形成する。前記幅広マスクパターン968は、第1幅広マスクパターン968A、第2幅広マスクパターン968B及び第3幅広マスクパターン968Cを含む。前記第1幅広マスクパターン968Aは、メモリセル領域800Aの前記第2バッファ層350上で、前記複数の第1マスクパターン320Pの外郭部分320POUTに隣接した位置に、前記複数の第1マスクパターン320Pと平行して延びる。前記第2幅広マスクパターン968Bは、前記接続領域800Bで、第1マスクパターン320P及び第2マスクパターン360P上にそれぞれ形成される。前記第3幅広マスクパターン968Cは、周辺回路領域800Cで、前記第2バッファ層350上に形成される。前記第1幅広マスクパターン968Aは、メモリセル領域800Aで、比較的広い幅を有する接地選択ラインGSL図8を形成するためのエッチングマスクパターンである。図示していないが、メモリセル領域800Aに、ストリング選択ラインSSL図8を形成する場合にも、同じ方法で、前記第1幅広マスクパターン968Aと同じ形状のエッチングマスクパターンを、基板900上の必要な位置に形成することができる。前記第2幅広マスクパターン968Bは、接続領域800Bで、複数の第1コンタクトパッドないし第3コンタクトパッド818,828,838を形成するためのエッチングマスクパターンである。前記第3幅広マスクパターン968Cは、周辺回路領域800Cで、周辺回路用導電パターン870図8を形成するためのエッチングマスクパターンである。前記複数の幅広マスクパターン968を形成するにあたり、接続領域800Bでは、必要な数の第1コンタクトパッドないし第3コンタクトパッド818,828,838を形成するために、複数の第1マスクパターン320P及び複数の第2マスクパターン360Pごとに、それぞれ1個の第3幅広マスクパターン968Cが対応するように、前記複数の第3幅広マスクパターン968Cを形成せねばならない。従って、接続領域800Bでは、制限された空間内に、必要な数の第3幅広マスクパターン968Cを、電気的短絡の心配なしに形成するために、それらの間に十分な工程マージンが確保されねばならない。本発明によれば、図9Aで、DF21で表示した部分の幅及びDF22で表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域800Bで、複数の第2幅広マスクパターン968Bを形成するにおいて、十分な工程マージンを有して所望の位置に容易に整列させて形成することができる。特に、図18Aで、PA4で表示した部分から分かるように、第2マスクパターン360Pに対応して形成される第2幅広マスクパターン968は、前記第2マスクパターン360Pに隣接している第1マスクパターン320Pから、少なくとも3Fの工程マージンを有して、前記第2マスクパターン360P上の所望の位置に容易に整列されるように形成されうる。前記複数の幅広マスクパターン968は、前記第2バッファ層350及びフィーチャ層310に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記複数の幅広マスクパターン968は、SOH膜からなりうる。図19A、図19B及び図19Cを参照すれば、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、図4Mを参照して説明したところと類似した方法で、複数の第1マスクパターン320P、複数の第2マスクパターン360P及び複数の幅広マスクパターン968をエッチングマスクとして利用し、前記第2バッファ層350をエッチングして除去し、続いて、前記第2バッファ層350が除去されることによって露出される下部のフィーチャ層310をエッチングし、複数のフィーチャパターン310Pを形成する。図20A、図20B及び図20Cを参照すれば、メモリセル領域800A、接続領域800B及び周辺回路領域800Cで、前記複数のフィーチャパターン310Pをエッチングマスクとして利用し、前記ハードマスク層920をエッチングし、複数のハードマスクパターン920Pを形成する。図21A、図21B及び図21Cを参照すれば、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、前記複数のハードマスクパターン920Pをエッチングマスクとして利用し、前記導電層910をエッチングして複数の導電パターン910Pを形成する前記複数の導電パターン910Pは、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、図8に例示した複数の導電ラインM00,M01,M02,...,M63,M64,M65、ストリング選択ラインSSL、接地選択ラインGSL、複数の第1コンタクトパッドないし第3コンタクトパッド818,828,838及び周辺回路用導電パターン870を構成することができる。前記複数の第1コンタクトパッドないし第3コンタクトパッド818,828,838は、複数の導電ラインM00,M01,M02,...,M63,M64,M65にそれぞれ1個ずつ対応して一体に形成されうる。図9A、図9B及び図9Cないし図21A、図21B及び図21Cを参照して説明した実施形態では、図8に例示した半導体素子の多様なパターンを形成するために、図4Aないし図4Mを参照して説明した実施形態による半導体素子のパターン形成方法を利用すると説明したが、本発明は、これに制限されるものではない。本発明の思想の範囲内で、図5Aないし図5Lを参照して説明した実施形態による半導体素子のパターン形成方法を利用することもできる。図9A、図9B及び図9Cないし図21A、図21B及び図21Cを参照して説明した実施形態では、図8に例示したストリング選択ラインSSL及び接地選択ラインGSLを形成するために、メモリセル領域800Aで、第2バッファ層350上に、前記複数の第1マスクパターン320Pと平行して延びる第1幅広マスクパターン968Aを形成した図18A、図18B及び図18C。ここで、前記第1幅広マスクパターン968Aは、前記複数の第1マスクパターン320Pの外郭部分320OUTに隣接し、前記複数の第1マスクパターン320Pとはオーバーラップされない位置で、前記第2バッファ層350上に形成された。しかし、本発明は、実施形態の工程で例示されたものに制限されるものではなく、本発明の思想の範囲内で、多様な変形及び変更が可能である。例えば、図8に例示したストリング選択ラインSSL及び接地選択ラインGSLを形成するために、実施形態とは異なる工程を利用することもできる。そして、前記複数の第1マスクパターン320P及び複数の第2マスクパターン360P;前記複数の第1コンタクトパッドないし第3コンタクトパッド818,828,838;が一体に連結されるそれぞれの位置は、図8に例示されたところに制限されずに、多様に変形させることができる。図22A及び図22Bないし図24A及び図24Bは、本発明の実施形態によって、ストリング選択ラインSSLと接地選択ラインGSLとを形成するために、図8の導電性構造の一部を製造するための段階を工程順序によって図示した図面である。特に、図22Aないし図24Aは、それぞれ図8のIXで表示された長方形部分に対応する部分の平面図であり、図22Bないし図24Bは、それぞれ図22Aないし図24AのBY-BY’線に沿って切り取った断面図である。図22A及び図22Bないし図24A及び図24Bにおいて、図4Aないし図4M、図9A、図9B及び図9Cないし図21A、図21B及び図21Cと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。図22A及び図22Bを参照すれば、図9A、図9B及び図9Cを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800C図8を有する基板900上に、導電層910、ハードマスク層920、フィーチャ層310及び第1マスク層320を順に形成した後、前記第1マスク層320上に、複数の第1バッファ構造物930を形成する。本例では、前記複数の第1バッファ構造物930を形成するとき、1個のメモリセルブロック領域内に形成される複数の第1バッファ構造物930のうち、両端にそれぞれ位置する2個の第1バッファ構造物930の外側に、それぞれ整列用バッファ層930SLを1層ずつさらに形成する。前記整列用バッファ層930SLは、前記第1バッファ構造物930と同一に、3Fの幅を有することができ、前記第1バッファ構造物930との間に、3Fの隔離距離をおいて形成されうる。図22A及び図22Bには、接地選択ラインGSLの位置に対応する部分に形成される1層の整列用バッファ層930SLのみ例示されたが、図8で、ストリング選択ラインSSLの位置に対応する部分にも、前記整列用バッファ層930SLが同一に形成されうる。図23A及び図23Bを参照すれば、図22A及び図22Bの結果物に対して、図10A、図10B及び図10Cないし図17A、図17B及び図17Cを参照して説明した一連の工程によって、ループ形状をなす複数の第1マスクパターン320Pをそれぞれ2個に分離させるトリミング工程まで行う。前記複数の第1マスクパターン320Pに対してトリミング工程がなされる間、前記整列用バッファ層930SLによって形成された整列用第1マスクパターン320SLも、同一にトリミング工程がなされうる。ただし、前記整列用第1マスクパターン320SLは、その一端でのみトリミングがなされ、従って、前記整列用第1マスクパターン320SLは、2個に分離されない。前記第1マスクパターン320Pの外郭部分320OUTと、前記整列用第1マスクパターン320SLとの隔離距離は、1Fになりうる。前記整列用第1マスクパターン320SLで包囲されている整列用第2マスクパターン360SLは、前記複数の第2マスクパターン360Pと同時に形成されたものである。図24A及び図24Bを参照すれば、図23A及び図23Bの結果物に対して、図18A、図18B及び図18Cを参照して説明したところと類似した方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、基板900上に、複数の幅広マスクパターン968を形成する。本例では、前記第2バッファ層350上で、前記整列用第1マスクパターン320SL及び整列用第2マスクパターン360SLとがオーバーラップする位置に、第1幅広マスクパターン968SLを形成する。前記第1幅広マスクパターン968SLは、そのエッジ部分が、前記整列用第1マスクパターン320SL及び前記整列用第1マスクパターン320SLによって包囲される領域を外れないように形成する。このようにするために、前記第1幅広マスクパターン968SLのy方向の幅を3Fより小さく設定することができる。また、図24Aに図示されているように、前記第1マスクパターン320P及び第2マスクパターン360Pとオーバーラップするように、複数の第2幅広マスクパターン968Bが形成される。その後、図19A、図19B及び図19Cを参照して説明したような方法で、メモリセル領域800A、接続領域800B及び周辺回路領域800Cにおいて、複数の第1マスクパターン320P、複数の第2マスクパターン360P、整列用第1マスクパターン320SL、第1幅広マスクパターン968SL、第2幅広マスクパターン968B及び第3幅広マスクパターン968Cをエッチングマスクとして利用し、前記第2バッファ層350及びフィーチャ層310を順にエッチングし、複数のフィーチャパターン310Pを形成する。次に、前記フィーチャパターン310Pをエッチングマスクとして利用し、図20A、図20B及び図20Cの工程及び図21A、図21B及び図21Cの工程を同一に行い、複数の導電パターン910Pを形成することができる。図22A及び図22Bないし図24A及び図24Bを参照して説明した本発明の実施形態による半導体素子のパターン形成方法によれば、メモリセル領域800Aにおいて、整列用第1マスクパターン320SLと、その上で前記整列用第1マスクパターン320SLより狭い幅を有するように形成された第1幅広マスクパターン968SLとをエッチングマスクとして利用し、接地選択ラインGSLまたはストリング選択ラインSSLを形成する。その結果、接地選択ラインGSLと導電ラインM00との間の間隔と、ストリング選択ラインSSLと導電ラインM65との間の間隔とが、前記第1マスクパターン320Pと整列用第1マスクパターン320SLとの間隔によって整列される。従って、接地選択ラインGSLと導電ラインM00との間の間隔と、ストリング選択ラインSSLと導電ラインM65との間の間隔とをそれぞれ1Fに整列させることができる。従って、メモリセルブロック840で、複数の導電ラインM00,M01,M02,...,M63,M64,M65と、接地選択ラインGSL及びストリング選択ラインSSLとの間に発生しうるミスアライン問題を解決することができる。また、基板900上に形成される複数のメモリセルブロックごとに、複数の導電ラインM00,M01,M02,...,M63,M64,M65と、接地選択ラインGSL及びストリング選択ラインSSLとの間の間隔をいずれも一定にすることができる。図22A及び図22Bないし図24A及び図24Bを参照して説明した本発明の実施形態では、図8に例示した半導体素子の多様なパターンを形成するために、図4Aないし図4Mを参照して説明した実施形態による半導体素子のパターン形成方法を利用すると説明したが、本発明は、これに制限されるものではない。本発明の思想の範囲内で、図5Aないし図5Lを参照して説明した実施形態による半導体素子のパターン形成方法を利用することもできる。図25は、本発明のさらに他の実施形態によって形成された半導体素子の導電性構造物を示す平面図である。図25において、図8と同一部材は、同じ参照符号で示し、ここでは、それらについての詳細な説明は省略する。図25には、NANDフラッシュメモリ素子のメモリセル領域800Aの一部と、前記メモリセル領域800Aのセルアレイを構成する複数の導電ライン、例えば、複数のワードラインまたは複数のビットラインをデコーダのような外部回路図示せずに連結させるための接続領域800Bとの一部のレイアウトが例示されている。図25を参照すれば、前記メモリセル領域800Aには、複数のメモリセルブロック1002が形成されている。図25には、1個のメモリセルブロック1002の一部だけを図示した。前記メモリセルブロック1002には、ストリング選択ライン図示せずと接地選択ラインGSLとの間に、セルストリング10図2を構成するのに必要な複数の導電ラインM100,M101,M102,...が、第1方向図25で、x方向に相互平行に延びている。前記複数の導電ラインM100,M101,M102,...は、それぞれ前記メモリセル領域800Aから接続領域800Bまで延びている。前記複数の導電ラインM100,M101,M102,...を、デコーダのような外部回路図示せず、図8のSSLに対応に連結させるために、図25に点線で表示されているように、前記接続領域800Bにおいて、前記複数の導電ラインM100,M101,M102,...の一部分に、それぞれ複数の第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048が、前記複数の導電ラインM100,M101,M102,...と一体に形成されうる。前記複数の導電ラインM100,M101,M102,...は、同一平面上に形成され、それぞれ4本の導電ラインからなる複数の導電ライングループMG101,MG102,...を含む。前記複数の導電ライングループMG101,MG102,...は、それぞれ第1導電ライン1010、第2導電ライン1020、第3導電ライン1030、第4導電ライン1040を含む。前記第3導電ライン1030は、前記第1導電ライン1010と前記第2導電ライン1020との間に位置する。前記第4導電ライン1040は、前記第2導電ライン1020に隣接して位置する。前記第2導電ライン1020は、前記第3導電ライン1030と前記第4導電ライン1040との間に位置する。1個のメモリセルブロック1002には、例えば、8個,16個または32個の導電ライングループが含まれうる。しかし、本発明はこれらに限定されるものではない。本発明の技術的思想の範囲内で、1個のメモリセルブロック1002に含まれる導電ライングループの数は、特別に制限されるものではない。第1導電ライン1010は、メモリセル領域800Aから接続領域800Bまで、第1方向図25で、x方向に延在している第1ラインパターン1012と、接続領域800Bで、前記第1ラインパターン1012の一端から前記第1方向と異なる方向図25で、Y軸方向に沿う垂直方向のようにに延在している第1分岐ラインパターン1014とを含む。第2導電ライン1020は、メモリセル領域800Aから接続領域800Bまで、前記第1ラインパターン1012と平行して延びている第2ラインパターン1022と、接続領域800Bで、前記第2ラインパターン1022の一端から前記第1方向と異なる方向図25で、Y軸方向に沿う垂直方向のようにに延在している第2分岐ラインパターン1024とを含む。第3導電ライン1030は、前記第1ラインパターン1012と前記第2ラインパターン1022との間で、それらと平行して延びている第3ラインパターン1032と、前記第1分岐ラインパターン1014と前記第2分岐ラインパターン1024との間で、前記第3ラインパターン1032の一端から前記第1方向とは異なる方向図25で、Y軸方向に沿う垂直方向のようにに延在しており、前記第1分岐ラインパターン1014及び前記第2分岐ラインパターン1024それぞれの長さよりさらに短い第3分岐ラインパターン1034とを含む。第4導電ライン1040は、メモリセル領域800Aから接続領域800Bまで、前記第2ラインパターン1022と平行して延びている第4ラインパターン1042と、接続領域800Bにおいて、前記第4ラインパターン1042の一端から前記第1方向と異なる方向図25で、Y軸方向に沿う垂直方向のようにに延在している第4分岐ラインパターン1044とを含む。前記第4分岐ラインパターン1044は、前記第2分岐ラインパターン1024より長さが短く、前記第4ラインパターン1042は、前記第2ラインパターン1022より長さが長い。前記第4分岐ラインパターン1044の長さが、前記第2分岐ラインパターン1024より短くなるほど、前記第4分岐ラインパターンを製造する間に、前記第2マスクパターンの一部がトリミングされうる。図25を続けて参照すれば、前記第1分岐ラインパターン1014、第2分岐ラインパターン1024、第3分岐ラインパターン1034及び第4分岐ラインパターン1044は、それぞれ図25のy方向に延在しているように例示されている。しかし、本発明は、これに限定されるものではなく、本発明の思想の範囲内において、前記第1分岐ラインパターンないし第4分岐ラインパターン1014,1024,1034,1044は、それぞれ多様な方向に延在するように形成することが可能である。前記第3導電ライン1030は、接続領域800Bで、前記第3分岐ラインパターン1034から、前記第3ラインパターン1032と平行して延びる連結ラインパターン1036をさらに含むことができる。本発明の技術的思想による半導体素子のパターン形成方法における設計方法によって、前記連結ラインパターン1036が形成されてもよく、形成されないこともある。前記複数の導電ライングループMG101,MG102,...で、第1導電ラインないし第3導電ライン1010,1020,1030と、接地選択ラインGSLとについての詳細な事項は、図8を参照して、第1導電ラインないし第3導電ライン810,820,830及び接地選択ラインGSLについて説明した通りである。従って、それらについての詳細な説明は省略する。前記複数の導電ライングループMG101,MG102,...に含まれている複数の第4導電ライン1040は、それぞれ前記メモリセル領域800A及び接続領域800Bで、均一な幅WF1を有することができる。例えば、前記複数の第4導電ライン1040のそれぞれの幅WF1は、それぞれ半導体素子の最小フィーチャサイズである1Fの幅を有することができる。そして、メモリセル領域800Aで、複数の第4導電ライン1040と、その両側でそれぞれ隣接する第1導電ライン1010及び第2導電ライン1020との間に、1Fの均一な間隔が維持されうる。前記複数の導電ライングループMG101,MG102,...は、それぞれ接続領域800Bで、第1導電ライン1010に一体に連結されている1つの第1コンタクトパッド1018と、前記第2導電ライン1020に一体に連結されている1つの第2コンタクトパッド1028と、前記第3導電ライン1030に一体に連結されている1つの第3コンタクトパッド1038と、前記第4導電ライン1040に一体に連結されている1つの第4コンタクトパッド1048とを含む。図25の実施形態で、前記第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048は、それぞれ第1分岐ラインパターン1014、第2分岐ラインパターン1024、第3導電ライン1030の連結ラインパターン1036、及び第4分岐ラインパターン1044と一体に連結されうる。ここで、前記第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048は、互いに隔離している。図25で、前記複数の導電ラインM100,M101,M102,...、接地選択ラインGSL、及び第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048は、いずれも互いに同じ物質からなりうる。一例で、前記第1ないし第4導電ライン1010,1020,1030,1040は、それぞれメモリセル領域800Aにおいて、複数のメモリセルを構成するワードラインでありうる。他の例としては、前記第1ないし第4導電ライン1010,1020,1030,1040は、それぞれメモリセル領域800Aで、複数のメモリセルを構成するビットラインでありうる。接続領域800Bで、前記複数の導電ライングループMG101,MG102,...のうち、いずれか1つの複数の導電ライングループに含まれた第1分岐ラインパターン1014と第2分岐ラインパターン1024との間の隔離距離DF101は、前記複数の導電ラインM100,M101,M102,...の幅WF1の少なくとも9倍になるように設計されうる。例えば、前記隔離距離DF101は、9F以上になるように設計されうる。そして、前記複数の導電ライングループMG1,MG2,...のうち、いずれか1つの導電ライングループの第1分岐ラインパターン1014と、それに隣接する他の導電ライングループの第2分岐ラインパターン1024との間の隔離距離DF102は、前記複数の導電ラインM100,M101,M102,...の幅WF1の少なくとも5倍になるように設計されうる。例えば、前記隔離距離DF102は、5F以上になるように設計されうる。前記隔離距離DF101,DF102を前記の通りに設計することによって、前記複数の第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048を形成するとき、それらの間に短絡を防止するための設計マージンを増大させることができる。図26A、図26B及び図26Cないし図37A、図37B及び図37Cは、本発明の実施形態によって、図25の導電性構造物の一部を製造するための段階を工程順序によって図示した図面である。特に、図26Aないし図37Aは、それぞれ図25のXで表示された長方形部分に対応する部分の平面図であり、図26Bないし図37Bは、それぞれ図26Aないし図37AのBY-BY’線に沿って切り取った断面図であり、図26Cないし図37Cは、それぞれ図26Aないし図37AのCY-CY’線に沿って切り取った断面図である。図26A、図26B及び図26Cないし図37A、図37B及び図37Cを参照して説明する本発明の実施形態による半導体素子のパターン形成方法では、図5Aないし図5Lを参照して説明した実施形態を利用する場合を例にとって説明する。図26A、図26B及び図26Cないし図37A、図37B及び図37Cにおいて、図5Aないし図5L、図9A、図9B及び図9Cないし図21A、図21B及び図21Cと同じ参照符号は、同一部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明は省略する。図26A、図26B及び図26Cを参照すれば、まず、メモリセル領域800A及び接続領域800Bを有する基板900を準備する。前記基板900上に、導電ライン形成に必要な導電層910を形成し、前記導電層910上にハードマスク層920を形成する。そして、図5Aを参照して説明したような方法で、メモリセル領域800A及び接続領域800Bにおいて、ハードマスク層920上に、フィーチャ層410及び第1マスク層420を形成する。その後、図5Aと関連して、前記の通り、前記第1マスク層420上に、複数の第1バッファ構造物1030を形成する。前記複数の導電ライングループMG101,MG102,...それぞれにおいて、図9Aにおける実施形態と類似しているが、各グループの2つの第1バッファ構造物1030は、F字形を有する第1バッファ構造物1030に形成される。しかし、本発明は、F字形の対称形状、Y字形またはその対称形状、フォーク形状またはその対称形状などの多様な形状を有することができる。図26Aで、前記複数の第1バッファ構造物1030は、それぞれ3Fの幅を有して、メモリセル領域800Aから接続領域800Bまで、第1方向図26Aで、x方向に延在しているラインバッファ部分1030A、接続領域800Bで、3Fの幅を有して、前記ラインバッファ部分1030Aから、第2方向図26Aで、y方向にそれぞれ延びている分岐バッファ部分1030B、及び第3バッファ部分1030Cを含むことができる。前記分岐バッファ部分1030Bと第3バッファ部分1030Cとの間の距離DF121は、少なくとも3Fでありうる。工程マージンをさらに確保するために、4Fまたはそれよりさらに幅広に設計することもできる。前記第1バッファ構造物1030は、基板900上に具現しようとする微細パターンのターゲット幅1Fより少なくとも3倍広い幅を有する。本例では、メモリセル領域800Aで、前記複数の第1バッファ構造物1030が、それぞれ微細パターンのターゲット幅1Fより3倍大きい3Fの幅を有し、第1バッファ構造物1030それぞれの間の間隔は、微細パターンのターゲット幅1Fより5倍大きい5Fの幅を有する場合を例示する。図26Aを続けて参照すれば、前記ラインバッファ部分1030Aにおいて、前記分岐バッファ部分1030Bと第3バッファ部分1030Cとの間の部分が、DF122で表示した通り、5Fの幅を有すると例示したが、5Fより幅狭、例えば、3Fの幅を有するように設計されてもよく、工程マージンをさらに確保するために、5Fより幅広に設計されてもよい。接続領域800Bにおいて、1個の第1バッファ構造物1030の第3バッファ部分1030Cと、それに隣接する他の第1バッファ構造物1030の第3バッファ部分1030Bとの間の距離x方向に沿う距離DF123は、少なくとも5Fでありうる。図26Aには、DF123で表示した部分の幅が8Fであると例示した。図27A、図27B及び図27Cを参照すれば、図5Bないし図5Dを参照して説明したような方法で、メモリセル領域800A及び接続領域800Bで、複数の第1バッファ構造物1030の露出された表面と、前記第1マスク層420の露出された表面とを覆うスペーサ層440を形成し、前記第1マスク層420の上面が露出されるまで、前記スペーサ層440をエッチバックし、メモリセル領域800A及び接続領域800Bにおいて、複数の第1バッファ構造物1030の側壁を覆う複数のスペーサ440Sを形成する。その後、前記複数の第1バッファ構造物1030を除去する。前記複数のスペーサ440Sは、ターゲット幅1Fと同じ幅を有することができる。前記複数のスペーサ440Sは、前記第1バッファ構造物1030の側壁に沿って形成されたものであるので、前記第1バッファ構造物1030の形状に対応するループ形状を有する。図28A、図28B及び図28Cを参照すれば、図5E及び図5Fを参照して説明したような方法で、前記複数のスペーサ440Sをエッチングマスクとして利用し、メモリセル領域800A及び接続領域800Bにおいて、第1マスク層420をエッチングし、複数の第1マスクパターン420Pを形成する。次に、メモリセル領域800A及び接続領域800Bにおいて、複数の第1マスクパターン420Pを介して露出されるフィーチャ層410の上面を、その上面から第1深さR1程度にまで除去し、前記フィーチャ層410の上面に、低い表面部410Rを形成する。前記低い表面部410Rの第1深さR1は、ターゲット幅1Fと同じサイズを有することができる。複数の第1マスクパターン420P上に残っている複数のスペーサ440Sを除去し、複数の第1マスクパターン420Pの上面を露出させる。前記複数の第1マスクパターン420Pは、それぞれF字形のアウトラインに沿って延びるループ形状を有する。メモリセル領域800A及び接続領域800Bにおいて、複数の第1マスクパターン420Pは、外郭部分420POUTを含む。前記外郭部分420POUTは、1個のメモリセルブロック1002図25の外郭部分に対応する部分である。図29A、図29B及び図29Cを参照すれば、図5Gないし図5Iを参照して説明したような方法で、メモリセル領域800A及び接続領域800Bにおいて、フィーチャ層410上に、前記複数の第1マスクパターン420Pの上面及び側壁と、前記低い表面部410Rとを覆う第2バッファ層450を形成する。そして、メモリセル領域800A及び接続領域800Bにおいて、第2バッファ層450上に第2マスク層460図5Hを形成し、前記第2バッファ層450の上面が露出されるように、前記第2マスク層460をエッチバックし、複数の第2マスクパターン460Pを形成する。前記複数の第2マスクパターン460Pが形成された後、メモリセル領域800A及び接続領域800Bにおいて、複数の第1マスクパターン420Pのうち、外郭部分420POUTを覆う第2バッファ層450の側壁には、前記第2マスク層460の所望しない残留部分460P_Xが残っている。図29Aを参照すれば、PA101で表示した部分では、第2バッファ層450上に形成されたリセス空間454のy方向の幅が3Fであるので、前記複数の第2マスクパターン460Pが形成された後、図29Aで、PA101で表示した部分にあるリセス空間454内で、前記第2バッファ層450の側壁に、第2マスクパターン460Pがスペーサの形態で残っている。図30A、図30B及び図30Cを参照すれば、メモリセル領域800A及び接続領域800Bにおいて、残留部分460P_Xを露出させる第3マスク層1064を形成する。前記第3マスク層1064を形成した後、前記第2マスクパターン460Pのうち除去される部分が露出されうる。本例では、図30Aに図示されているように、接続領域800Bで、第2マスクパターン460Pの一部が、前記第3マスク層1064によって覆われないように、前記第3マスク層1064を形成した場合を例示した。前記第3マスク層1064についての詳細な事項は、図14A、図14B及び図14Cを参照して、第3マスク層964について説明したところと概して類似している。図31A、図31B及び図31Cを参照すれば、前記第3マスク層1064及び第2バッファ層450をエッチングマスクとして利用し、前記第3マスク層1064の周囲で露出されている残留部分460P_X及び第2マスクパターン460Pをエッチングして除去する。前記露出された残留部分460P_X及び第2マスクパターン460Pを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分460P_Xが除去されることによって、第1マスクパターン420の外郭部分420POUTの最外側側壁を覆っている第2バッファ層450が露出される。その後、前記第3マスク層1064を除去する。図32A、図32B及び図32Cを参照すれば、メモリセル領域800A及び接続領域800Bで、第2バッファ層450上に複数の開口1066Hを有するトリミングマスクパターン1066を形成する。前記トリミングマスクパターン1066に形成された複数の開口1066Hを介して、メモリセル領域800A及び接続領域800Bにおいて、前記第1マスクパターン420Pのうち除去しようとする部分を覆っている第2バッファ層450が露出される。前記トリミングマスクパターン1066を形成するにあたり、接続領域800Bで、複数の第1マスクパターン420P及び複数の第2マスクパターン460Pのうち必要な部分は残しておき、所望しない部分のみを選択的に除去するために、前記トリミングマスクパターン1066を所望の位置に正確に整列させて形成する必要がある。本発明によれば、接続領域800Bで、前記第1マスクパターン420Pのうち除去対象部分上に、前記トリミングマスクパターン1066の開口1066H位置を整列させるとき、十分なアラインマージンを有して所望の位置に容易に整列させることができる。特に、図32Aで、PA103で表示した部分から分かるように、前記トリミングマスクパターン1066の開口1066Hの位置が、接続領域800Bにある第1マスクパターン420P上において、少なくとも3Fのアラインマージンを有して所望の位置に整列させることができる。前記トリミングマスクパターン1066は、フォトレジストパターンからなりうる。図33A、図33B及び図33Cを参照すれば、前記フィーチャ層410が露出されるまで、前記開口1066H内の構造物をエッチングして除去するトリミング工程を行う。その後、前記トリミングマスクパターン1066を除去する。図25で、第4分岐ラインパターン1044が、前記第2分岐ラインパターン1024より長さが短くなるように前記第4分岐ラインパターンを製造する間、前記第2マスクパターンの一部がトリミングされる。図34A、図34B及び図34Cを参照すれば、図5Kを参照して、第4マスクパターン466Pの形成方法について説明したところと類似した方法で、メモリセル領域800A及び接続領域800Bにおいて、基板900上に複数の幅広マスクパターン1068を形成する。前記幅広マスクパターン1068は、第1幅広マスクパターン1068Aと、第2幅広マスクパターン1068Bとを含む。前記第1幅広マスクパターン1068Aは、メモリセル領域800Aの前記第2バッファ層450上で、前記複数の第1マスクパターン420Pの外郭部分420POUTに隣接した位置に、前記複数の第1マスクパターン420Pと平行して形成される。前記複数の第2幅広マスクパターン1068Bは、前記接続領域800Bで、第1マスクパターン420P及び第2マスクパターン460Pの上にそれぞれ形成される。図示していないが、周辺回路領域例えば、図8で、周辺回路領域800Cと類似しているに幅広マスクパターン1068が形成されうる。前記第1幅広マスクパターン1068Aは、メモリセル領域800Aにおける、比較的に広い幅を有する接地選択ラインGSL図25を形成するためのエッチングマスクパターンである。図示していないが、メモリセル領域800Aに、ストリング選択ラインSSL図8を形成する場合にも、同じ方法で、前記第1幅広マスクパターン1068Aと同じ形状のエッチングマスクパターンを、基板900上の必要な位置に形成することができる。前記第2幅広マスクパターン1068Bは、接続領域800Bにおける、複数の第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048を形成するためのエッチングマスクパターンである。前記複数の幅広マスクパターン1068を形成するにあたり、接続領域800Bでは、必要な数の第4コンタクトパッド1018,1028,1038,1048を形成するために、複数の第1マスクパターン420P及び複数の第2マスクパターン460Pごとに、それぞれ1個の第3幅広マスクパターン1068Cが対応するように、前記複数の第3幅広マスクパターン1068Cを形成せねばならない。従って、接続領域800Bでは、制限された空間内に、必要な数の第3幅広マスクパターン1068Cを、電気的短絡の心配なしに形成するために、それらの間に十分な工程マージンが確保されねばならない。本発明によれば、図25Aで、DF121、DF122及びDF123でそれぞれ表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域800Bにおいて、複数の第2幅広マスクパターン1068Bを形成する際に、十分な工程マージンを有して所望の位置に容易に整列させて形成することができる。前記複数の幅広マスクパターン1068は、前記第2バッファ層450及びフィーチャ層410に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記複数の幅広マスクパターン1068は、SOH膜からなりうる。図35A、図35B及び図35Cを参照すれば、メモリセル領域800A及び接続領域800Bにおいて、図5Lを参照して説明したところと類似した方法で、複数の第1マスクパターン420P、複数の第2マスクパターン460P及び複数の幅広マスクパターン1068をエッチングマスクとして利用し、前記第2バッファ層350をエッチングして除去し、続いて、前記第2バッファ層450が除去されることによって露出される下部のフィーチャ層410をエッチングし、複数のフィーチャパターン410Pを形成する。図36A、図36B及び図36Cを参照すれば、メモリセル領域800A及び接続領域800Bで、前記複数のフィーチャパターン410Pをエッチングマスクとして利用し、前記ハードマスク層920をエッチングし、複数のハードマスクパターン920P2を形成する。図37A、図37B及び図37Cを参照すれば、メモリセル領域800A及び接続領域800Bにおいて、前記複数のハードマスクパターン920P2をエッチングマスクとして利用し、前記導電層910をエッチングして複数の導電パターン910P2を形成する。前記複数の導電パターン910P2は、メモリセル領域800A及び接続領域800Bにおいて、図25に例示した複数の導電ラインM100,M101,M102,...、接地選択ラインGSL、及び複数の第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048を構成することができる。図示していないが、前記複数の導電パターン910P2は、メモリセル領域800Aに形成されるストリング選択ラインSSLを構成することができる。また、前記複数の導電パターン910P2は、周辺回路領域800C図8において、周辺回路用導電パターンを構成することもできる。前記複数の第1コンタクトパッドないし第4コンタクトパッド1018,1028,1038,1048は、複数の導電ラインM100,M101,M102,...にそれぞれ1個ずつ対応して一体に形成されうる。図38は、本発明の技術的思想による実施形態によって形成された半導体素子を含むメモリカード1200のブロックダイアグラムである。メモリカード1200は、命令信号及びアドレス信号C/Aを生成するメモリコントローラ1220と、メモリモジュール1210、例えば、1個または複数のフラッシュメモリ素子を含むフラッシュメモリとを含む。メモリコントローラ1220は、ホストに命令信号及びアドレス信号を伝送したり、それら信号をホストから受信するホストインターフェース1223と、命令信号及びアドレス信号をさらにメモリモジュール1210に伝送したり、それら信号をメモリモジュール1210から受信するメモリインターフェース1225とを含む。ホストインターフェース1223、コントローラ1224及びメモリインターフェース1225は、共通バスcommonbusを介して、SRAMstaticrandomaccessmemoryのようなコントローラメモリ1221、及びCPUcentralprocessingunitのようなプロセッサ1222と通信する。メモリモジュール1210は、メモリコントローラ1220から命令信号及びアドレス信号を受信し、応答としてメモリモジュール1210上のメモリ素子のうち、少なくとも一つにデータを保存し、前記メモリ素子のうち少なくとも一つからデータを検索する。各メモリ素子は、複数のアドレス可能なメモリセルと、命令信号及びアドレス信号を受信し、プログラミング動作及び読み取り動作中にアドレス可能なメモリセルのうち少なくとも一つにアクセスするために、行信号及び列信号を生成するデコーダと、を含む。メモリコントローラ1220を含むメモリカード1200の各構成、メモリコントローラ1220に含まれる電子素子1221,1222,1223,1224,1225、及びメモリモジュール1210は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成されうる。図39は、本発明の技術的思想による実施形態による半導体素子を含むメモリカード1310を採用するメモリシステム1300のブロックダイアグラムである。メモリシステム1300は、共通バス1360を介して通信するCPUのようなプロセッサ1330、RAM1340、ユーザインターフェース1350及びモデム1320を含むことができる。前記各素子は、バス1360を介してメモリカード1310に信号を伝送し、メモリカード1310から信号を受信する。メモリカード1310は、命令信号及びアドレス信号C/Aを生成するメモリコントローラ1312と、データ保存のためのフラッシュメモリ1311とを含むことができる。メモリカード1310とともに、プロセッサ1330、RAM1340、ユーザインターフェース1350及びモデム1320を含むメモリシステム1300の各構成は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成することができる。メモリシステム1300は、多様な電子応用分野に応用することができる。例えば、SSDsolidstatedrive、CISCMOSimagesensor及びコンピュータ応用チップセット分野に応用することができる。本明細書で開示されたメモリシステム及び素子は、例えば、BGAballgridarray、CSPchipscalepackage、PLCCplasticleadedchipcarrier、PDIPplasticdualin-linepackage、MCPmulti-chippackage、WFPwafer-levelfabricatedpackage、WSPwafer-levelprocessedstockpackageなどを含む多様な素子パッケージ形態のうち任意の形態にパッケージされ、前記例示されたところに限定されるものではない。以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野で当業者によって、さまざまに変形及び変更が可能である。"