炭化珪素基板に形成された半導体素子と、前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備えることを特徴とする炭化珪素半導体装置。前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ中央部に配設される請求項1記載の炭化珪素半導体装置。前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ外周部の電流が流れない領域に配設されている請求項1記載の炭化珪素半導体装置。前記測温抵抗体は、平面視で、前記半導体素子が形成された活性領域を囲むように配設される請求項1記載の炭化珪素半導体装置。前記測温抵抗体は、前記半導体素子の外側の終端領域に配設されており、フィールドプレートとしても機能する請求項4記載の炭化珪素半導体装置。前記測温抵抗体の出力電圧を取り出すためのパッドは、前記配線層を用いて形成されている請求項1から請求項5のいずれか一項記載の炭化珪素半導体装置。前記バリアメタルは、Ti膜、TiN膜、TiSi膜、TiSi/TiN膜、TiSi/Ti膜、TiN/Ti膜、TiSi/TiN/Ti膜、Pt膜のいずれかである請求項1から請求項6のいずれか一項記載の炭化珪素半導体装置。先に述べたように、炭化珪素半導体装置に温度検出素子としてポリシリコンダイオードを内蔵させる場合、製造工程数の増大を招くため、製造コストの上昇が問題となる。また炭化珪素半導体装置は高温下での動作が期待されているが、ポリシリコンダイオードは200°C以上の温度で動作させることは困難であるため、200°C以上での動作が想定される炭化珪素半導体装置には、ポリシリコンダイオードを用いることができない。本発明は以上のような課題を解決するためになされたものであり、少ない工程数で形成でき、耐熱性に優れた温度検出素子を備える炭化珪素半導体装置を提供することを目的とする。本発明に係る炭化珪素半導体装置は、炭化珪素基板に形成された半導体素子と、前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備えるものである。本発明では、温度検出素子として、ポリシリコンダイオードではなく、バリアメタルの一部を用いて形成した測温抵抗体を備えている。測温抵抗体は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下200°C以上での動作が想定される炭化珪素半導体装置にも適用可能である。また測温抵抗体は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体は、ソース電極やゲートパッドの底面に設けるバリアメタル14の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。<実施の形態1>図1は、実施の形態1に係る炭化珪素半導体装置以下SiC半導体装置の構成を示す断面図である。ここではSiC半導体装置が半導体素子としてMOSFETMetalOxideSemiconductorFieldEffectTransistorを備える例を示す。このSiC半導体装置は、複数のMOSFETセルを有すると共に、それら複数のMOSFETセルが配設された領域を囲むように、電界集中を緩和するための終端構造が設けられた構造を有している。図1では活性領域の最外周のMOSFETセルおよび、その外側の終端構造の構成を示している。以下、MOSFETセルが配設される領域図1の左部分を活性領域、終端構造が配設される領域図1の右部分を終端領域と称す。図1に示すように、本実施の形態に係るSiC半導体装置は、n型のSiC基板1およびその上に成長させたn型のエピタキシャル層2から成るエピタキシャル基板を用いて形成されている。エピタキシャル層2の上面部には、p型のウェル領域pウェル領域3が選択的に形成されている。pウェル領域3表面部分には、n型のソース領域5が形成される。一方、MOSFETセルが配置される活性領域を囲む終端領域においては、エピタキシャル層2の上面部に、終端構造の一部として働くp型のウェル領域終端pウェル領域4が形成されている。終端pウェル領域4の外周部には、終端pウェル領域4よりも不純物濃度が低いp型領域であるJTEJunctionTerminationExtension領域7が形成されている。エピタキシャル層2上には、活性領域を覆うゲート酸化膜8と、終端領域を覆うフィールド酸化膜9が形成されている。ゲート酸化膜8の上には、隣り合うpウェル領域3に跨るようにゲート電極10が配設される。ここで、ゲート電極10の下方に位置する、pウェル領域3に隣接するエピタキシャル層2の部分隣り合うpウェル領域3に挟まれた領域はJFETJunctionFieldEffectTransistor領域と呼ばれる。またゲート電極10の下方に位置する、ソース領域5とJFET領域とに挟まれた領域は、MOSFETの導通時にチャネルが形成されるチャネル領域となる。フィールド酸化膜9の上には、ゲート配線11が配設される。ゲート配線11はゲート電極10と同じ配線層で形成されており、両者は不図示の領域で接続している。ゲート電極10およびゲート配線11上には、層間絶縁膜12が形成されている。層間絶縁膜12上には、外部接続用の電極となるソース電極ソースパッド15およびゲートパッド16が配設される。ソース電極15およびゲートパッド16は、同一の配線層を用いて形成されており、その底面にはバリアメタル14が設けられている。またSiC基板1の裏面下面には、ドレイン電極17が配設される。ソース電極15は、層間絶縁膜12に形成されたコンタクトホールを通して、MOSFETセルのソース領域5、pウェル領域3および終端pウェル領域4と電気的に接続する。pウェル領域3および終端pウェル領域4におけるソース電極15との接続部分のそれぞれには、p型のコンタクト領域6が形成されている。また各コンタクトホールに露出したエピタキシャル層2の部分ソース領域5、コンタクト領域6の上面にはシリサイド13が形成されており、ソース電極15とソース領域5およびコンタクト領域6との間の接続は、そのシリサイド13を介して成されている。またゲートパッド16は、層間絶縁膜12に形成されたコンタクトホールを通してゲート配線11に接続される。本実施の形態のSiC半導体装置は、温度検出素子として、バリアメタル14の一部を用いて形成した測温抵抗体20を備えている。また測温抵抗体20に接続し、その出力電圧を取り出すための温度センスパッド21は、ソース電極15およびゲートパッド16と同じ、バリアメタル14を底面に有する配線層を用いて形成される。測温抵抗体20の抵抗値は温度に依存して変化するため、温度センスパッド21に現れる測温抵抗体20の出力電圧を用いて、測温抵抗体20の抵抗値を測定することにより当該SiC半導体装置の温度を検出することができる。図2~図9は、実施の形態1に係るSiC半導体装置の製造工程図である。以下ではこれらを参照しつつ、本実施の形態に係るSiC半導体装置の製造方法を説明する。まず、n型のSiC基板1の上にn型のエピタキシャル層2を備えるエピタキシャル基板を用意する。そして、フォトリソグラフィ技術によりパターニングしたマスクを用いる選択的なイオン注入により、エピタキシャル層2の上面部分に、pウェル領域3、終端pウェル領域4、n型のソース領域5、p型のコンタクト領域6およびJTE領域7をそれぞれ形成する図2。イオン注入する不純物は、n型不純物としては窒素やリン、p型不純物としてはアルミニウムやホウ素などを用いることができる。その後、1500°C以上の温度の熱処理を行うことで、イオン注入した不純物を電気的に活性化させると共に、イオン注入により生じた結晶欠陥を回復させる。そして、エピタキシャル層2上に例えばCVDChemicalVaporDeposition法などでシリコン酸化膜を堆積してパターニングすることにより、終端領域のエピタキシャル層2を覆うフィールド酸化膜9を形成する。さらに、例えば熱酸化法または堆積法により、活性領域のエピタキシャル層2の表面にシリコン酸化膜を形成することで、ゲート酸化膜8を形成する図3。続いて、ゲート酸化膜8およびフィールド酸化膜9の上に、ポリシリコン膜をCVD法などで堆積し、それをフォトリソグラフィ技術を用いた選択的なエッチングによりパターニングすることで、ゲート電極10およびゲート配線11を形成する図4。その後、CVD法などによって層間絶縁膜12を堆積する図5。そして、選択的なエッチングにより、層間絶縁膜12に、ソース領域5の上面、pウェル領域3および終端pウェル領域4それぞれのコンタクト領域6の上面に達するコンタクトホールを形成する。各コンタクトホールの底に露出したエピタキシャル層2ソース領域5、コンタクト領域6の表面にシリサイド13を形成する。これと同時、あるいはその前後にドレイン電極17のシリサイドを形成する。その後、ゲート配線11の上面に達するコンタクトホールを形成する図6。シリサイド13の形成手法の代表例としては、コンタクトホール内を含む全面に金属膜例えばニッケルを成膜し、熱処理を加えて金属膜と炭化珪素とを反応させてシリサイド13を形成した後、未反応の金属膜を除去する方法が挙げられる。その後、コンタクトホールの内部および層間絶縁膜12上にバリアメタル14を形成する図7。そして選択的なエッチングにより、この後形成するソース電極15およびゲートパッド16のパターンに応じてバリアメタル14をパターニングする。このとき、バリアメタル14の一部を用いて、温度検出素子である測温抵抗体20を形成する図8。バリアメタル14測温抵抗体20としては、Ti膜、TiN膜、TiSi膜、TiSi/TiN膜TiSiとTiNの積層構造、TiSi/Ti膜TiSiとTiの積層構造、TiN/Ti膜TiNとTiの積層構造、TiSi/TiN/Ti膜TiSiとTiNとTiの積層構造、Pt膜などを用いることができる。続いて、コンタクトホール内を含む層間絶縁膜12上にアルミニウム膜18を形成する図9。そしてアルミニウム膜18をパターニングして、ソース電極15、ゲートパッド16および温度センスパッド21を形成する。以上の工程により、図1に示したSiC半導体装置の構造が完成する。なお、図1では省略しているが、当該SiC半導体装置の上面は保護膜ポリイミド等で覆われる。但し、ソース電極15、ゲートパッド16および温度センスパッド21は、それぞれ外部接続のためのパッドして使用されるため、保護膜にはソース電極15、ゲートパッド16および温度センスパッド21の上面を露出する開口が設けられる。上記のように、本実施の形態のSiC半導体装置は、温度検出素子として、ポリシリコンダイオードではなく、バリアメタル14の一部を用いて形成した測温抵抗体20を備えている。測温抵抗体20は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下200°C以上での動作が想定されるSiC半導体装置にも適用可能である。また測温抵抗体20は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体20は、ソース電極15やゲートパッド16の底面に設けられるバリアメタル14の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。例えば、測温抵抗体20を有さない従来の半導体装置では、バリアメタルはソース電極やゲートパッドの底面にのみ残存させればよいため、通常、バリアメタルはその上の配線層アルミニウム膜18に相当と同時にパターニングされる。一方、本発明では、バリアメタル14から成る測温抵抗体20上の一部分両端に、温度センスパッド21を形成する必要があるため、アルミニウム膜18のパターニングとバリアメタル14のパターニングとを別々の工程で行う必要がある。つまり図8に示したパターニング工程が必要となる。そのため、従来の半導体装置の製造と比較して、パターニング工程が1回だけ増加するが、それ以外の工程追加は必要ない。なお、温度検出素子としてポリシリコンダイオードを用いる場合には、ポリシリコンダイオードを形成するために、ポリシリコン膜の堆積工程や、イオン注入工程、パターニング工程等が個別に必要である上記したように、SiC半導体装置の製造では、半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを同時に行うことができない。従って本発明以上に、工程数の増大を伴うことになる。本実施の形態では、半導体素子がMOSFETであり、終端領域にJTE領域が設けられた構成を示したが、本発明に係るSiC半導体装置の半導体素子および終端領域の構造はこれに限定されるものではない。例えば、半導体素子は、IGBTInsulatedGateBipolarTransistorやpn接合ダイオード、ショットキーバリアダイオード、サイリスタなどでもよいし、終端領域にはJTE領域7に代えてFLRFieldLimitingRingを設けてもよい。このことは、以下に示す各実施の形態でも同様である。<実施の形態2>図10は、実施の形態2に係るSiC半導体装置のチップ30の上面図であり、測温抵抗体20のレイアウトを示している。図10において、図1に示したものに対応する要素には、それと同一の符号を付してある。図10の如く、チップ30の上面には、ソース電極15、ゲートパッド16、測温抵抗体20および温度センスパッド21が配設される保護膜は不図示。本実施の形態では、測温抵抗体20をSiC半導体装置のチップ30の中央部に配置している。なお、温度センスパッド21から測温抵抗体20へと延びる配線は、温度センスパッド21と同じ配線層を用いて形成される。通常、半導体装置のチップ中央部は最も温度が高くなる部分である。測温抵抗体20をその部分に配置することにより、過電流等の異常によるSiC半導体装置の温度上昇をいち早く検出でき、確実に半導体装置を保護することができる。図10に示したソース電極15、ゲートパッド16および温度センスパッド21の位置や形状、個数は一例に過ぎず、製品ごとに多種多様のケースが有り得る。また必要に応じて測温抵抗体20および温度センスパッド21の数も増やしてもよい。このことは、以下に示す各実施の形態でも同様である。<実施の形態3>図11は、実施の形態3に係るSiC半導体装置のチップ30の上面図であり、測温抵抗体20のレイアウトを示している。図11においても、図1に示したものに対応する要素には、それと同一の符号を付してある。本実施の形態では、測温抵抗体20をSiC半導体装置のチップ30外周部の無効領域電流が流れない領域に配設し、且つ、チップ30の活性領域を取り囲むように延在させている無効領域には終端領域も含まれる。図12は、実施の形態3における測温抵抗体20のレイアウトを示す断面図であり、図11のA-A線に沿った断面に対応している。図12のように、測温抵抗体20は終端構造の一部である終端pウェル領域4の上方に配設される。終端pウェル領域4と測温抵抗体20との間には、フィールド酸化膜9および層間絶縁膜12が介在している。図11のように測温抵抗体20を、チップ30の活性領域を取り囲むように延在させることで、測温抵抗体20を長くできる。測温抵抗体20の抵抗値はその長さに比例するので、測温抵抗体20を長くすれば、測温抵抗体20から特定の大きさの出力電圧を得るために測温抵抗体20に流す電流が小さくて済むようになる、という効果が得られる。但し、測温抵抗体20を長くするためには、測温抵抗体20を配設する面積を大きく確保することが必要となるので、その分だけチップ30の通電領域活性領域の面積、すなわち有効面積が制限されることが懸念される。本実施の形態では、測温抵抗体20の配設領域を、チップ30外周部の無効領域に確保しているため、チップ30の有効面積を縮小する必要はない。これにより、チップ30全体の面積の縮小化を図ることができる。特に、SiC基板は単価が高いため、SiC半導体装置の製造コストの削減に有効である。<実施の形態4>実施の形態4では、測温抵抗体20に、終端構造の一部としてのフィールドプレートとしての機能を持たせる。本実施の形態における測温抵抗体20のレイアウトは、図11と同様であり、測温抵抗体20は無効領域に、チップ30の活性領域を取り囲むように配設される。図13は、実施の形態4における測温抵抗体20のレイアウトを示す断面図であり、図11のA-A線に沿った断面に対応している。図13のように、測温抵抗体20は終端構造の終端pウェル領域4の外周部JTE領域7が形成された部分の上方を跨ぐように配設される。すなわち測温抵抗体20は、終端pウェル領域4およびJTE領域7が形成するpn接合の終端部pn接合がエピタキシャル層2の上面に達する部分の上方に配設される。終端pウェル領域4およびJTE領域7が形成されたエピタキシャル層2と測温抵抗体20との間には、フィールド酸化膜9および層間絶縁膜12が介在している。また測温抵抗体20の電位は、チップ30に対して独立した電位に設定され、その値は測温抵抗体20がフィールドプレートとして機能できれば任意でよく、例えばフローティング電位でよい。厳密には、測温抵抗体20の出力電圧を得るために、測温抵抗体20には電流を流すため、その両端に数V程度の電位差が生じるが、パワー半導体装置ではチップ30に高電圧数百V以上が印加されることが想定されるため、測温抵抗体20の電位差は無視できるフィールドプレートの作用に殆ど影響しないと考えられる。本実施の形態によれば、測温抵抗体20がフィールドプレートとして働き、その電界効果により終端pウェル領域4の外周部における電界集中を緩和される。それによりSiC半導体装置の耐圧性能が安定し、その信頼性が向上する。なお、実施の形態4においても、測温抵抗体20は、チップ30の活性領域を取り囲み、且つ、無効領域上に延在することになるため、実施の形態3と同様の効果を得ることができる。