第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、前記スイッチング素子とコンタクトするコンタクト位置よりも前記第1ゲート配線側に位置し第1方向に沿って延出した第1主画素電極、及び、前記コンタクト位置よりも前記第2ゲート配線側に位置し第1方向に沿って延出した第2主画素電極を備え、前記コンタクト位置から前記第1主画素電極までの第2方向に沿った距離と前記コンタクト位置から前記第2主画素電極までの第2方向に沿った距離とが同一である画素電極と、を備えた第1基板と、前記コンタクト位置の上方を通り前記第1主画素電極と前記第2主画素電極との間、前記第1ゲート配線の上方、及び、前記第2ゲート配線の上方にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極と、前記第1ソース配線の上方及び前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記スイッチング素子は、前記第1ゲート配線と電気的に接続されたゲート電極と、前記第1ソース配線と電気的に接続されたソース電極と、前記コンタクト位置で前記画素電極と電気的に接続されるとともに前記主共通電極の直下を第1方向に沿って延出したドレイン電極と、を備えたことを特徴とする請求項1に記載の液晶表示装置。前記コンタクト位置は、前記第1ゲート配線及び前記第2ゲート配線の双方から第2方向に沿って等距離にあることを特徴とする請求項1または2に記載の液晶表示装置。前記コンタクト位置は、前記第2ソース配線の側よりも前記第1ソース配線の側に偏在していることを特徴とする請求項1乃至3のいずれか1項に記載の液晶表示装置。前記画素電極は、さらに、第2方向に沿って延出し前記前記第1主画素電極と前記第2主画素電極とを接続する接続部を備え、ループ状に形成されたことを特徴とする請求項1乃至4のいずれか1項に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線と前記第2ゲート配線との間で第1方向に沿って延出するとともに前記画素電極との間で容量を形成する補助容量線を備えたことを特徴とする請求項1乃至5のいずれか1項に記載の液晶表示装置。前記第1主画素電極及び前記第2主画素電極の少なくとも一方は、前記補助容量線の上方に位置することを特徴とする請求項6に記載の液晶表示装置。第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、第1方向に沿ってそれぞれ延出した複数本の主画素電極を備え、前記スイッチング素子とコンタクトするコンタクト位置を通り第1方向に平行な直線に対して線対称な形状の画素電極と、を備えた第1基板と、前記主画素電極間、前記第1ゲート配線の上方、及び、前記第2ゲート配線の上方にそれぞれ位置し第1方向に沿ってそれぞれ延出した複数本の主共通電極と、前記第1ソース配線の上方及び前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置。前記主共通電極のいずれか1本は、前記コンタクト位置の上方を通り第1方向に沿って延出したことを特徴とする請求項8に記載の液晶表示装置。前記画素電極は、第1方向に沿った長さが第2方向に沿った長さよりも長い画素に配置されたことを特徴とする請求項1乃至9のいずれか1項に記載の液晶表示装置。前記第1基板は、さらに、前記第1ゲート配線及び前記第2ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極を備えたことを特徴とする請求項1乃至10のいずれか1項に記載の液晶表示装置。前記第1基板は、さらに、前記第1ソース配線及び前記第2ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極を備えたことを特徴とする請求項1乃至11のいずれか1項に記載の液晶表示装置。本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、前記スイッチング素子とコンタクトするコンタクト位置よりも前記第1ゲート配線側に位置し第1方向に沿って延出した第1主画素電極、及び、前記コンタクト位置よりも前記第2ゲート配線側に位置し第1方向に沿って延出した第2主画素電極を備え、前記コンタクト位置から前記第1主画素電極までの第2方向に沿った距離と前記コンタクト位置から前記第2主画素電極までの第2方向に沿った距離とが同一である画素電極と、を備えた第1基板と、前記コンタクト位置の上方を通り前記第1主画素電極と前記第2主画素電極との間、前記第1ゲート配線の上方、及び、前記第2ゲート配線の上方にそれぞれ位置し第1方向に沿ってそれぞれ延出した主共通電極と、前記第1ソース配線の上方及び前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿ってそれぞれ延出した第1ゲート配線及び第2ゲート配線と、第1方向に交差する第2方向に沿ってそれぞれ延出した第1ソース配線及び第2ソース配線と、前記第1ゲート配線及び前記第1ソース配線と電気的に接続されたスイッチング素子と、前記第1ゲート配線及び前記第2ゲート配線と前記第1ソース配線及び前記第2ソース配線とで囲まれた画素電極であって、第1方向に沿ってそれぞれ延出した複数本の主画素電極を備え、前記スイッチング素子とコンタクトするコンタクト位置を通り第1方向に平行な直線に対して線対称な形状の画素電極と、を備えた第1基板と、前記主画素電極間、前記第1ゲート配線の上方、及び、前記第2ゲート配線の上方にそれぞれ位置し第1方向に沿ってそれぞれ延出した複数本の主共通電極と、前記第1ソース配線の上方及び前記第2ソース配線の上方にそれぞれ位置し第2方向に沿ってそれぞれ延出した副共通電極とを備えた共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出した信号配線に相当する。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。対向基板CTの共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。アレイ基板ARは、ゲート配線G1、ゲート配線G2、補助容量線C1、ソース配線S1、ソース配線S2、スイッチング素子SW、画素電極PE、第1配向膜AL1などを備えている。図示した例では、画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも長い横長の長方形状である。ゲート配線G1及びゲート配線G2は、第2方向Yに沿って第1ピッチで配置され、それぞれ第1方向Xに沿って延出している。補助容量線C1は、ゲート配線G1とゲート配線G2との間に位置し、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第1方向Xに沿って第2ピッチで配置され、それぞれ第2方向Yに沿って延出している。図示した画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第1方向Xに沿った長さは、ソース配線間の第2ピッチに相当する。また、画素PXにおいて、ゲート配線G1は上側端部に配置され、ゲート配線G2は下側端部に配置されている。厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。つまり、画素PXの第2方向Yに沿った長さは、ゲート配線間の第1ピッチに相当する。第1ピッチは、第2ピッチよりも小さい。また、図示した画素PXにおいては、補助容量線C1は、ゲート配線G2の側よりもゲート配線G1の側に偏在している。つまり、補助容量線C1とゲート配線G1との第2方向Yに沿った間隔は、補助容量線C1とゲート配線G2との第2方向Yに沿った間隔よりも小さい。スイッチング素子SWは、図示した例では、ゲート配線G2及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線G2とソース配線S1の交点付近、特に、補助容量線C1とゲート配線G2との間の領域に設けられている。このようなスイッチング素子SWは、ゲート配線G2と電気的に接続されたゲート電極WG、ゲート電極WGの直上に形成されたアモルファスシリコンからなる半導体層SC、ソース配線S1と電気的に接続され半導体層SCにコンタクトしたソース電極WS、及び、半導体層SCにコンタクトしたドレイン電極WDを備えている。図示した例では、ゲート電極WGはゲート配線G2と一体的に形成され、ソース電極WSはソース配線S1と一体的に形成されている。また、ドレイン電極WDは、画素PXの左側端部付近に配置された半導体層SCとコンタクトした位置から画素PXの略中央部まで第1方向Xに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に位置するとともに、ゲート配線G1とゲート配線G2との間に位置している。つまり、画素電極PEは、ソース配線S1及びソース配線S2と、ゲート配線G1及びゲート配線G2とで囲まれた内側に位置している。画素電極PEは、主画素電極PA及びコンタクト部PCを備えている。これらの主画素電極PA及びコンタクト部PCは、互いに電気的に接続されている。コンタクト部PCは、コンタクト位置PPにおいてスイッチング素子SWとコンタクトする。すなわち、このコンタクト部PCは、スイッチング素子SWから延びたドレイン電極WDの直上を通り、画素PXの略中央部において第2方向Yに沿って延出している。このようなコンタクト部PCは、ドレイン電極WDの直上に位置するコンタクト位置PPにおいてコンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDと電気的に接続されている。主画素電極PAは、1個の画素電極PEに2本以上備えられている。このような主画素電極PAは、コンタクト部PCからそれぞれ第1方向Xに沿って延出している。つまり、複数の主画素電極PAは、コンタクト部PCから分岐した櫛歯状に形成されている。このような主画素電極PAは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。このような主画素電極PAは、コンタクト部PCと一体的あるいは連続的に形成され、コンタクト部PCと電気的に接続されている。図示した例では、画素電極PEは、2本の主画素電極PA1及び主画素電極PA2を備えている。主画素電極PA1は、コンタクト位置PPよりもゲート配線G1側に位置している。主画素電極PA2は、コンタクト位置PPよりもゲート配線G2側に位置している。コンタクト部PCは、画素PXの略中央部に位置し、ドレイン電極WDと電気的に接続されている。主画素電極PA1及び主画素電極PA2のそれぞれは、コンタクト部PCから画素PXの右側端部つまり、ソース配線S2側及び左側端部つまり、ソース配線S1側に向かってそれぞれ第1方向Xに沿って直線的に延出している。主画素電極PA1について、コンタクト部PCからソース配線S1側に向かって延出した長さと、コンタクト部PCからソース配線S2側に向かって延出した長さとは略同一である。同様に、主画素電極PA2について、コンタクト部PCからソース配線S1側に向かって延出した長さと、コンタクト部PCからソース配線S2側に向かって延出した長さとは略同一である。つまり、コンタクト部PCは、主画素電極PA1の略中間の位置と主画素電極PA2の略中間の位置とを繋いでいる。このような構成の画素電極PEは、Hの字形である。ここで、画素電極PEにおいて、コンタクト位置PPから主画素電極PA1までの第2方向Yに沿った距離Lは、コンタクト位置PPから主画素電極PA2までの第2方向Yに沿った距離Lと同一である。また、このコンタクト位置PPは、ゲート配線G1及びゲート配線G2の双方から第2方向Yに沿って等距離にある。このような画素電極PEの主画素電極PAのうち、少なくとも一本の主画素電極PAが補助容量線C1の上方に位置している。図示した例では、主画素電極PA1が補助容量線C1の上方に位置している。すなわち、このような画素電極PEにおいては、コンタクト部PC及び主画素電極PA1において、補助容量線C1と対向し、画素PXでの画像表示に必要な容量を形成している。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。このようなアレイ基板ARにおいては、画素電極PEは、第1配向膜AL1によって覆われている。この第1配向膜AL1には、液晶層LQの液晶分子を初期配向させるために、第1配向処理方向PD1に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1は、主画素電極PAの延出方向である第1方向Xと略平行である。ここで、寸法の一例について述べると、ゲート配線Gの第1ピッチつまりゲート配線G1とゲート配線G2との第2方向Yに沿った間隔は50μm~60μmであり、ソース配線Sの第2ピッチつまりソース配線S1とソース配線S2との第1方向Xに沿った間隔は150μm~180μmであり、ゲート配線G及び補助容量線Cの第2方向Yに沿った幅が5μmであり、主画素電極PAの第2方向Yに沿った幅が5μmであり、ソース配線Sの第1方向Xに沿った幅が3μmである。なお、ゲート配線G及び補助容量線Cは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば10μmのマージンを確保している。図3は、図1に示した対向基板CTにおける一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極PE、ソース配線S、ゲート配線Gなどを破線で示している。共通電極CEは、対向基板CTに主共通電極CAを備えている。図示した例では、共通電極CEは、さらに、対向基板CTに副共通電極CBを備えている。これらの主共通電極CA及び副共通電極CBは、互いに電気的に接続されている。但し、副共通電極CBは省略しても良い。主共通電極CAは、X-Y平面内において、主画素電極PA1及び主画素電極PA2のそれぞれを挟んだ両側で主画素電極PAの延出方向と略平行な第1方向Xに沿って直線的に延出している。あるいは、主共通電極CAは、ゲート配線Gの上方、及び、主画素電極PA間にそれぞれ1本ずつ配置されるとともに主画素電極PAの延出方向と略平行な第1方向Xに沿って延出している。このような主共通電極CAは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第2方向Yに間隔をおいて3本平行に並んでいる。すなわち、一画素あたり、3本の主共通電極CAが第2方向Yに沿って等ピッチで配置されている。画素PXにおいて、主共通電極CAUは上側端部に配置され、主共通電極CABは下側端部に配置され、主共通電極CACは画素中央部に配置されている。厳密には、主共通電極CAUは当該画素PXとその上側に隣接する画素との境界に跨って配置され、主共通電極CABは当該画素PXとその下側に隣接する画素との境界に跨って配置されている。主共通電極CAUはゲート配線G1の上方に位置し、主共通電極CABはゲート配線G2の上方に位置し、主共通電極CACはコンタクト位置PPの上方を通り主画素電極PA1と主画素電極PA2との間に位置している。スイッチング素子SWのドレイン電極WDは、主共通電極CACの直下を通り第1方向Xに沿って延出している。主共通電極CAU及び主共通電極CACは、主画素電極PA1を挟んだ両側に位置している。同様に、主共通電極CAC及び主共通電極CABは、主画素電極PA2を挟んだ両側に位置している。換言すると、画素中央部に配置された主共通電極CACは、主画素電極PA1と主画素電極PA2との略中間に位置している。つまり、X-Y平面において、第2方向Yに沿って主共通電極CAと主画素電極PAとが交互に並んでおり、図示した例では、主共通電極CAU、主画素電極PA1、主共通電極CAC、主画素電極PA2、主共通電極CABがこの順に並んでいる。なお、主画素電極PA1と主共通電極CACとの間の第2方向Yに沿った電極間距離、及び、主共通電極CACと主画素電極PA2との間の第2方向Yに沿った電極間距離は略同等である。また、主共通電極CAUと主画素電極PA1との間の第2方向Yに沿った電極間距離、及び、主画素電極PA2と主共通電極CABとの間の第2方向Yに沿った電極間距離は略同等である。副共通電極CBは、X-Y平面内において、画素電極PEを挟んだ両側で第2方向Yに沿って直線的に延出している。あるいは、副共通電極CBは、ソース配線Sの上方にそれぞれ位置するとともに第2方向Yに沿って直線的に延出している。このような副共通電極CBは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極CBは、主共通電極CAと一体的あるいは連続的に形成され、主共通電極CAと電気的に接続されている。つまり、対向基板CTにおいては、共通電極CEは格子状に形成されている。図示した例では、副共通電極CBは、第1方向Xに間隔をおいて2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、2本の副共通電極CBが配置されている。図示した画素PXにおいて、副共通電極CBLは左側端部に配置され、副共通電極CBRは右側端部に配置されている。厳密には、副共通電極CBLは当該画素PXとその左側に隣接する画素との境界に跨って配置され、副共通電極CBRは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。副共通電極CBLはソース配線S1の上方に位置し、副共通電極CBRはソース配線S2の上方に位置している。このような対向基板CTにおいては、共通電極CEは、第2配向膜AL2によって覆われている。この第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるために、第2配向処理方向PD2に沿って配向処理例えば、ラビング処理や光配向処理がなされている。第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第2配向処理方向PD2は、第1方向Xと平行であり、X-Y平面内において、第1配向処理方向PD1とは互いに平行であって、互いに同じ向きである。図示しないブラックマトリクスによって形成される開口部APは、図3に示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも長い長方形状である。換言すると、ゲート配線G1及びゲート配線G2、ソース配線S1及びソース配線S2、スイッチング素子SW、及び、画素電極PEのコンタクト部PC及び接続部PBの上方には、ブラックマトリクスが位置している。このような開口部APとコンタクト位置PPとの位置関係に着目すると、コンタクト位置PPは、開口部APの略中心に位置している。つまり、コンタクト位置PPは、開口部APの対角線の交点と重なる。図4は、図2のA-B線で切断したアレイ基板ARの断面構造を概略的に示す断面図である。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10においてスイッチング素子SW、補助容量線C1、画素電極PE、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第1配向膜AL1などを備えている。スイッチング素子SWのゲート電極WGは、ゲート配線G2の一部であり、第1絶縁基板10の内面10Aに形成されている。補助容量線C1は、第1絶縁基板10の内面10Aに形成されている。これらのゲート電極WG及び補助容量線C1は、第1絶縁膜11によって覆われている。スイッチング素子SWの半導体層SCは、第1絶縁膜11の上に形成され、ゲート電極WGの直上に位置している。スイッチング素子SWのソース電極WSは、ソース配線S1の一部であり、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。スイッチング素子SWのドレイン電極WDは、第1絶縁膜11の上に形成され、半導体層SCにコンタクトしている。半導体層SC、ソース電極WS、及び、ドレイン電極WDは、第2絶縁膜12によって覆われている。この第2絶縁膜12には、ドレイン電極WDまで貫通したコンタクトホールCH1が形成されている。第3絶縁膜13は、第2絶縁膜12の上に形成されている。この第3絶縁膜13には、コンタクトホールCH2が形成されている。このコンタクトホールCH2は、コンタクトホールCH1よりも大きなサイズであり、コンタクトホールCH1でドレイン電極WDまで貫通するとともにコンタクトホールCH1の周囲の第2絶縁膜12まで貫通する。画素電極PEは、第3絶縁膜13の上に形成され、そのコンタクト部PCがコンタクトホールCH1及びコンタクトホールCH2を介してドレイン電極WDにコンタクトしている。画素電極PEのコンタクト位置PPとは、コンタクト部PCにおいてコンタクトホールCH1を介してドレイン電極WDとコンタクトしている位置に相当する。このような画素電極PEの一部例えば、主画素電極PA1は、第1絶縁膜11、第2絶縁膜12、及び、第3絶縁膜13を介して補助容量線C1と対向している。第1配向膜AL1は、画素電極PEなどを覆っており、第3絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。図5は、図3のC-D線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARにおいて、ゲート配線G1、補助容量線C1、及び、ゲート配線G2は、第1絶縁基板10の内面10A、つまり、対向基板CTと対向する側に形成され、第1絶縁膜11によって覆われている。ドレイン電極WDは、第1絶縁膜11の上に形成され、第2絶縁膜12によって覆われている。このドレイン電極WDは、補助容量線C1及びゲート配線G2のそれぞれの直上の位置よりもそれらの内側に位置している。画素電極PEの主画素電極PA1及び主画素電極PA2は、第3絶縁膜13の上に形成され、第1配向膜AL1によって覆われている。主画素電極PA1及び主画素電極PA2は、ドレイン電極WDの両側に位置するとともに、ゲート配線G1及びゲート配線G2のそれぞれの直上の位置よりもそれらの内側に位置している。主画素電極PA1は、補助容量線C1の直上に位置している。この主画素電極PA1と補助容量線C1との間には、第1絶縁膜11、第2絶縁膜12、及び、第3絶縁膜13が介在している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20の内側、つまり、アレイ基板ARと対向する側においてブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線G、補助容量線C、スイッチング素子SWなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスBMは、ゲート配線G1及びゲート配線G2の上方に位置した部分と、図示しないスイッチング素子SWやソース配線S1及びソース配線S2などの上方に位置した部分を備えており、格子状に形成されている。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20AにおいてブラックマトリクスBMによって区画された内側に配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第2方向Yに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極の主共通電極CAU、主共通電極CAC、及び、主共通電極CAB、図示しない副共通電極CBなどは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。特に、主共通電極CAU及び主共通電極CAB、図示しない副共通電極CBは、ブラックマトリクスBMの直下に位置している。主共通電極CAUは、ゲート配線G1の直上に位置している。主共通電極CABは、ゲート配線G2の直上に位置している。主共通電極CACは、主共通電極CAUと主共通電極CABとの間あるいは主画素電極PA1と主画素電極PA2との間に位置し、ドレイン電極WDの直上に位置している。上記の開口部APにおいて、画素電極PEと共通電極CEとの間の領域、つまり、主共通電極CAUと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA1との間の領域、主共通電極CACと主画素電極PA2との間の領域、及び、主共通電極CABと主画素電極PA2との間の領域は、バックライト光が透過可能な透過領域に相当する。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CEやオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材によって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。尚、主画素電極PAと主共通電極CAとの第2方向Yに沿った間隔は、液晶層LQの厚さよりも大きく、主画素電極PAと主共通電極CAとの間隔は、液晶層LQの厚さの2倍以上の大きさを持つ。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。なお、第1偏光板PL1と第1絶縁基板10との間に位相差板などの他の光学素子が配置されても良い。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。なお、第2偏光板PL2と第2絶縁基板20との間に位相差板などの他の光学素子が配置されていても良い。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、略直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極PAあるいは主共通電極CAの延出方向と略平行または略直交するように配置されている。つまり、主画素電極PAあるいは主共通電極CAの延出方向が第1方向Xである場合、一方の偏光板の吸収軸は、第1方向Xと略平行であるつまり、第2方向Yと略直交する、あるいは、第1方向Xと略直交するつまり、第2方向Yと略平行である。あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第1方向Xと平行である場合、一方の偏光板の偏光軸は、第1方向Xと平行、あるいは、第2方向Yと平行である。図3において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向第1方向Xに対して平行となるつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して直交するつまり、第2方向Yと平行となるように配置されている。また、図3において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向第1方向Xに対して平行となるつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が主画素電極PAの延出方向あるいは液晶分子LMの初期配向方向に対して直交するつまり、第2方向Yと平行となるように配置されている。次に、上記構成の液晶表示パネルLPNの動作について、図2乃至図5を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電界が形成されていない状態OFF時では、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第1方向Xと略平行な方向である。OFF時においては、液晶分子LMは、図3に破線で示したように、その長軸が第1方向Xと略平行な方向に初期配向する。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。このように液晶分子LMがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第1配向膜AL1の近傍の液晶分子LMと第2配向膜AL2の近傍の液晶分子LMとにより光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって変化するが、OFF時においては、液晶層LQを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図3に示した例では、画素PX内において、主画素電極PA1と主共通電極CACとの間の左側の領域内では、液晶分子LMは、第1方向Xに対して反時計回りに回転し図中の左下を向くように配向し、右側の領域内では、液晶分子LMは、第1方向Xに対して時計回りに回転し図中の右下を向くように配向する。また、主画素電極PA2と主共通電極CACとの間の左側の領域内では、液晶分子LMは、第1方向Xに対して時計回りに回転し図中の左上を向くように配向し、右側の領域内では、液晶分子LMは、第1方向Xに対して反時計回りに回転し図中の右上を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、主画素電極PAと重なる位置あるいは主共通電極CAと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1吸収軸AX1と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。例えば、第1方向Xに平行な直線偏光が液晶表示パネルLPNに入射すると、液晶層LQを通過する際に第1方向Xに対して45°-225°方位あるいは135°-315°方位に配向した液晶分子LMによりλ/2の位相差の影響を受ける但し、λは液晶層LQを透過する光の波長である。これにより、液晶層LQを通過した光の偏光状態は、第2方向Yに平行な直線偏光となる。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、OFF時と同様に黒表示となる。本実施形態によれば、ゲート配線や補助容量線の延出方向である第1方向Xに沿った長さがソース配線の延出方向である第2方向Yに沿った長さよりも長い横長の画素構成としたことにより、第2方向Yに沿った長さが第1方向Xに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルLPNに実装すべき駆動ICチップの数を低減することが可能となる。したがって、コストの削減が可能となる。また、本実施形態によれば、画素電極PEにおいて、スイッチング素子SWとコンタクトするコンタクト位置PPから主画素電極PAの各々までの距離を同等とすることができ、主画素電極PA間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。このコンタクト位置PPは、画素PXの略中央、あるいは、画素電極PEの略中央、あるいは、ゲート配線G1及びゲート配線G2の双方から等距離にあるため、ゲート配線G間の第1ピッチが仕様毎に変更された場合であっても、コンタクト位置PPから主画素電極PAの各々までの距離に偏りが発生することはなく、種々の画素ピッチの製品を提供することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極PAと主共通電極CAとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極PAと主共通電極CAとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。また、本実施形態によれば、ブラックマトリクスBMと重なる領域では、透過率が十分に低下している。これは、ゲート配線G及びソース配線Sの直上に位置する共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子LMがOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタCFの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図3に示した例では、一画素内に4つのドメインを形成することが可能となり、しかも、4つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第1方向Xと平行である場合について説明したが、液晶分子LMの初期配向方向は、第1方向X及び第2方向Yを斜めに交差する斜め方向であっても良い。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムAl、チタンTi、銀Ag、モリブデンMo、タングステンWなどの不透明な導電材料を用いて形成しても良い。画素電極PE及び共通電極CEの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルLPNに入射した直線偏光は、画素電極PEや共通電極CEのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線G、補助容量線C、及び、ソース配線Sの延出方向は、液晶表示パネルLPNに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極PEや共通電極CE、ゲート配線G、補助容量線C、及び、ソース配線Sのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第1偏光板PL1を透過した際の偏光面を維持することができる。したがって、OFF時において、液晶表示パネルLPNを透過した直線偏光は、検光子である第2偏光板PL2で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極PEや共通電極CEの周辺での光漏れ対策のためにブラックマトリクスBMの幅を拡張する必要がなく、開口部APの面積の低減、ON時の透過率の低減を抑制することが可能となる。また、ON時においても、画素電極PE上あるいは共通電極CE上ではバックライト光がほとんど透過しないため、開口部AP内で画素電極PEの主画素電極PAと補助容量線Cとが重なって容量を形成する構成であっても、開口部APにおける実質的な透過領域の面積を低減することはない。つまり、主画素電極PA及びコンタクト部PCと補助容量線Cとによって容量を形成する本実施形態によれば、透過領域の面積を低減することなく、画素PXにおいて表示に必要な容量を確保することが可能となる。また、一部の主共通電極CAは、表示に寄与しないゲート配線Gの上方に位置しているため、開口部APにおける実質的な透過領域の面積を低減することはない。また、スイッチング素子SWのドレイン電極WD及び画素電極PEのコンタクト位置PPは、表示に寄与しない主共通電極CACの直下に位置しているため、開口部APにおける透過領域の面積を低減することはない。なお、ドレイン電極WDにおけるコンタクト位置PPまでの第2方向Yに沿った幅は、X-Y平面内において主共通電極CACと重なる範囲で拡張しても良い。この場合、ドレイン電極WDの拡幅に伴って透過領域の面積が低減することはない。また、上記の例では、1個の画素電極PEが2本の主画素電極PAを備える構成について説明したが、この例に限らない。1個の画素電極PEが備える主画素電極PAの本数をa本とした場合、1画素あたりに配置される主共通電極CAはa1本となり、隣接する主共通電極CAの間に1本の主画素電極PAが配置される但し、aは正数である。また、1画素のX-Y平面で見た場合に、対向基板CTに配置された共通電極CEの内側にアレイ基板AR上に画素電極PEが配置されている。言い換えれば、1画素PXにおいて画素電極PEは共通電極CEによって囲まれている。このように配置することによって、1画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第2方向Yに隣接した画素PX間において液晶層LQに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子LMが動くことが無く、表示品位の劣化を抑制することができる。なお、本実施形態において、画素PXの構造は、上記の例に限定されるものではない。図6は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、画素電極PEにおけるスイッチング素子SWのドレイン電極WDとのコンタクト位置PPがソース配線S2の側よりもソース配線S1の側に偏在している点で相違している。つまり、コンタクト位置PPは、ゲート配線G2及びソース配線S1と電気的に接続されたスイッチング素子SWに近接して配置されており、図2に示した構造例と比較して、ドレイン電極WDの第1方向Xに沿ったコンタクト位置PPまでの長さが短縮される。このような構造例のアレイ基板ARは、図3に示した対向基板CTと組み合わせることが可能であり、主共通電極CACは、コンタクト位置PP及びドレイン電極WDの上方を通り主画素電極PA1と主画素電極PA2との間に位置する。このような構造例によれば、ドレイン電極WDの長さが短縮されるため、ドレイン電極WDの断線を抑制することが可能となる。特に、高精細化の要求に伴って、ドレイン電極WDの第2方向Yに沿った幅を縮小した場合であっても、ドレイン電極WDの断線に起因したスイッチング素子SWと画素電極PEとの接続不良を抑制することが可能となる。図7は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、画素電極PEにおけるスイッチング素子SWのドレイン電極WDとのコンタクト位置PPは同一であるが、主画素電極PA1がゲート配線G1に近接し、且つ、主画素電極PA2がゲート配線G2に近接している点で相違している。画素電極PEにおいて、コンタクト位置PPから主画素電極PA1までの第2方向Yに沿った距離Lは、図2に示した構造例と同様に、コンタクト位置PPから主画素電極PA2までの第2方向Yに沿った距離Lと同一である。また、このコンタクト位置PPは、ゲート配線G1及びゲート配線G2の双方から第2方向Yに沿って等距離にある。なお、主画素電極PA1の一部はゲート配線G1の直上に位置していても良いし、主画素電極PA2の一部はゲート配線G2の直上に位置していても良い。但し、主画素電極PA1との間で容量を形成する補助容量線C1は、ゲート配線G1との間にマージンを確保する必要がある。このような構造例のアレイ基板ARは、図3に示した対向基板CTと組み合わせることが可能であり、主共通電極CACは、コンタクト位置PP及びドレイン電極WDの上方を通り主画素電極PA1と主画素電極PA2との間に位置する。このとき、X-Y平面内において、主共通電極CACと主画素電極PA1及び主画素電極PA2との第2方向Yに沿った電極間距離は、図2に示した構造例と比較して拡大する。その代わりに、主共通電極CAUと主画素電極PA1との第2方向Yに沿った電極間距離、及び、主共通電極CABと主画素電極PA2との第2方向Yに沿った電極間距離は、ほとんどゼロとなる。主画素電極と主共通電極との間の透過領域の面積は、図2に示した構造例と略同等である。アレイ基板ARが主画素電極PAを備え、対向基板CTが主共通電極CAを備えた構成では、主画素電極PAと主共通電極CAとが交互に略平行に配置されているため、アレイ基板ARと対向基板CTとの合わせズレが生じた場合、主画素電極PAと主共通電極CAとの電極間距離が設定値とは異なってしまう。主画素電極PAと主共通電極CAとの間の電界強度は電極間距離に応じて異なるため、同一の電圧を液晶層LQに印加したとしても、電極間距離の異なるパネル間で輝度にバラツキが生ずる。ここに示した構造例によれば、合わせズレによる電極間距離の変化量に対して電極間距離を十分に大きく設定することができ、合わせズレに起因した輝度バラツキを低減することが可能である。図8は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、画素電極PEがループ状に形成されている点で相違している。すなわち、画素電極PEは、複数本の主画素電極PA、コンタクト部PC、及び、接続部PDを備えている。これらの主画素電極PA、コンタクト部PC、及び、接続部PDは、互いに電気的に接続されている。接続部PDは、第2方向Yに沿って延出し、主画素電極PAの各々を接続している。このような接続部PBは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、画素PXのソース配線S1の側において、接続部PD1は、主画素電極PA1と主画素電極PA2のそれぞれの一端部を接続している。また、画素PXのソース配線S2の側において、接続部PD2は、主画素電極PA1と主画素電極PA2のそれぞれの他端部を接続している。コンタクト部PCは、接続部PD1と接続部PD2との略中間に位置している。このような構成の画素電極PEは、8の字形である。このような構造例によれば、画素電極PEはループ状に形成されているため、冗長性を向上することが可能となる。すなわち、例え画素電極PEの一部で断線が発生したとしても、コンタクト部PCを介したパス、接続部PD1を介したパス、及び、接続部PD2を介したパスによっていずれの主画素電極PAにも画素電位を供給することが可能となる。特に、高精細化の要求がさらに高まってくると、主画素電極PAの幅は極めて細くなり、その一部で断線が発生しやすくなる。例えば、主画素電極PA2で断線が発生したとしても、コンタクト部PC及び接続部PDを介して主画素電極PA1と主画素電極PA2とが接続されているため、主画素電極PA1及び主画素電極PA2の双方に画素電位を供給することが可能となる。したがって、画素PX内での主画素電極PAの断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。図9は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図8に示した構造例と比較して、補助容量線C1が画素電極PEと同様のループ状に形成された点で相違している。すなわち、補助容量線C1は、画素電極PEの直下においてループ状に形成され、コンタクト部PCの直下、主画素電極PA1の直下、主画素電極PA2の直下、接続部PD1の直下、及び、接続部PD2の直下に位置している。これにより、補助容量線C1とコンタクト部PC及び主画素電極PA1との間のみならず、補助容量線C1と主画素電極PA2との間、及び、補助容量線C1と接続部PDとの間で容量を形成することが可能となる。このような構造例によれば、補助容量線C1は画素電極PEからはみ出さないため、開口部APにおける透過領域の面積を低減することなく、図8に示した構造例よりもさらに大きな容量を形成することが可能となる。また、画素電極PEのみならず、補助容量線C1についても冗長性を向上することが可能となり、補助容量線C1の一部、例えば、主画素電極PA1の直下で断線が発生したとしても、主画素電極PA2の直下を通るパスによって補助容量線C1の全体に補助容量電圧を印加することが可能となる。したがって、同一の補助容量線Cに接続された各画素PXにおいて表示不良など表示品位の劣化を抑制することが可能となる。図10は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。ここに示した構造例は、図2に示した構造例と比較して、アレイ基板ARがゲートシールド電極GS及びソースシールド電極SSを備えている点で相違している。すなわち、ゲートシールド電極GSは、ゲート配線G1及びゲート配線G2とそれぞれ対向するあるいは、ゲートシールド電極GSは、ゲート配線G1及びゲート配線G2の直上に位置する。このようなゲートシールド電極GSは、第1方向Xに沿って直線的に延出しており、帯状に形成されている。なお、ゲートシールド電極GSの第2方向Yに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極GSは、共通電極CEと電気的に接続されており、共通電極CEと同電位である。ソースシールド電極SSは、ソース配線S1及びソース配線S2とそれぞれ対向するあるいは、ソースシールド電極SSは、ソース配線S1及びソース配線S2の直上に位置する。このようなソースシールド電極SSは、第2方向Yに沿って直線的に延出しており、帯状に形成されている。なお、ソースシールド電極SSの第1方向Xに沿った幅については、必ずしも一定でなくても良い。このソースシールド電極SSは、共通電極CEと電気的に接続されており、共通電極CEと同電位である。図示した例では、ゲートシールド電極GS及びソースシールド電極SSは、一体的あるいは連続的に形成されている。これらのゲートシールド電極GS及びソースシールド電極SSは、画素電極PEと同一層である第3絶縁膜13の上面に形成されるため、画素電極PEと同一材料例えば、ITOなどを用いて形成することが可能である。このような構造例のアレイ基板ARは、図3に示した対向基板CTと組み合わせた際に、ゲートシールド電極GSが主共通電極CAと対向し、ソースシールド電極SSが副共通電極CBと対向する。このような構造例によれば、ゲートシールド電極GSがゲート配線Gと対向するため、ゲート配線Gからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Gから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。また、ソースシールド配線SSがソース配線Sと対向するため、ソース配線Sからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Sから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、クロストーク例えば、当該画素PXが黒を表示する画素電位に設定されている状態で、当該画素PXに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素PXの一部から光漏れが生じて輝度の上昇を招く現象などの表示不良の発生を抑制することが可能となる。また、アレイ基板ARに備えられたゲートシールド電極GS及びソースシールド電極SSは、互いに電気的に接続され、アレイ基板ARにおいて格子状に形成されているため、冗長性を向上することが可能となる。また、対向基板CTに備えられた主共通電極CA及び副共通電極CBは、互いに電気的に接続され、格子状に形成されているため、冗長性を向上することが可能となる。そして、アレイ基板AR側のゲートシールド電極GS及びソースシールド電極SSと、対向基板CT側の主共通電極CA及び副共通電極CBとが互いに電気的に接続されているため、一部で断線が発生したとしても、各画素PXに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。なお、上記した各構造例においても上記のゲートシールド電極GS及びソースシールド電極SSを適用しても良い。上記の説明では、画素電極PEが主として2本の主画素電極PAを備えた構成について説明したが、画素電極PEが3本以上の主画素電極PAを備えた構成において、コンタクト位置PPとの関係について説明する。図11は、画素電極PEの他の構造例を概略的に示す平面図である。なお、ここでは、説明に必要な構成のみを簡略化して図示している。すなわち、画素電極PEは、第1方向Xに沿ってそれぞれ延出した複数本の主画素電極PAを備え、コンタクト位置PPを通り第1方向Xに平行な直線LNに対して線対称な形状である。例えば、図中のaで示した例では、画素電極PEは、3本の主画素電極PA1~PA3を備えている。主画素電極PA1と主画素電極PA2との第2方向Yに沿った間隔は、主画素電極PA2と主画素電極PA3との第2方向Yに沿った間隔と同一である。画素電極PEのコンタクト部PCは、主画素電極PA1の略中間の位置と、主画素電極PA2の略中間の位置と、主画素電極PA3の略中間の位置と、を繋いでいる。このコンタクト部PCにおけるコンタクト位置PPは、主画素電極PA2とコンタクト部PCとの交差部に位置している。コンタクト部PCから主画素電極PA1までの第2方向Yに沿った距離は、コンタクト部PCから主画素電極PA2までの第2方向Yに沿った距離と同一である。このようなコンタクト位置PPを通り第1方向Xに平行な直線LNは、主画素電極PA2の中心線に相当する。この直線LNについて主画素電極PA1と主画素電極PA3とは対称の位置にある。図中のbで示した例では、画素電極PEは、3本の主画素電極PA1~PA3を備え、それらの主画素電極の端部付近がコンタクト部PCと繋がっている。このような例でも、コンタクト位置PPを通る直線LNは、主画素電極PA2の中心線に相当し、この直線LNについて主画素電極PA1と主画素電極PA3とは対称の位置にある。図中のcで示した例では、画素電極PEは、4本の主画素電極PA1~PA4を備えている。主画素電極PA1と主画素電極PA2との第2方向Yに沿った間隔、主画素電極PA2と主画素電極PA3との第2方向Yに沿った間隔、及び、主画素電極PA3と主画素電極PA4との第2方向Yに沿った間隔は、いずれも同一である。画素電極PEのコンタクト部PCは、主画素電極PA1の略中間の位置と、主画素電極PA2の略中間の位置と、主画素電極PA3の略中間の位置と、主画素電極PA4の略中間の位置と、を繋いでいる。このコンタクト部PCにおけるコンタクト位置PPは、主画素電極PA2と主画素電極PA3との中間、あるいは、コンタクト部PCの中間に位置している。コンタクト部PCから主画素電極PA1までの第2方向Yに沿った距離は、コンタクト部PCから主画素電極PA4までの第2方向Yに沿った距離と同一である。また、コンタクト部PCから主画素電極PA2までの第2方向Yに沿った距離は、コンタクト部PCから主画素電極PA3までの第2方向Yに沿った距離と同一である。このようなコンタクト位置PPを通る直線LNについて、主画素電極PA1と主画素電極PA4とは対称の位置にあり、また、主画素電極PA2と主画素電極PA3とは対称の位置にある。図中のdで示した例では、画素電極PEは、4本の主画素電極PA1~PA4を備え、それらの主画素電極の端部付近がコンタクト部PCと繋がっている。このような例でも、コンタクト位置PPを通る直線LNについて、主画素電極PA1と主画素電極PA4とは対称の位置にあり、また、主画素電極PA2と主画素電極PA3とは対称の位置にある。このように、画素電極PEは、コンタクト位置PPを通る直線LNに対して線対称な形状であるため、コンタクト位置PPを挟んでそれぞれ反対側に位置する主画素電極PAの各々までの距離を同等とすることができ、主画素電極PA間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。