電力系統から電気量を取得して演算処理を行う計測回路と、主CPU基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主CPUと、シングル系伝送基板に搭載され、前記主CPUからの伝送データをインターフェースを介して伝送バスに送る伝送CPUとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記シングル系伝送基板に対して冗長系の機能を持つ伝送CPU及び伝送インターフェースを搭載した冗長系伝送基板を増設するとき、前記冗長系伝送基板の増設を前記主CPUが検知する検知手段を備え、前記主CPUは、前記冗長系伝送基板の増設を認識することにより前記冗長系伝送CPUを動作させることを特徴とするディジタルリレー。電力系統から電気量を取得して演算処理を行う計測回路と、主CPU基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主CPUとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記主CPUからの伝送データをインターフェースを介して伝送バスに送る伝送CPUを搭載したシングル系伝送基板と、前記シングル系伝送基板に対して冗長系の機能を持つ伝送CPU及び伝送インターフェースを搭載した冗長系伝送基板とを増設するとき、前記シングル系伝送基板及び前記冗長系伝送基板の増設を前記主CPUが検知する検知手段を備え、前記主CPUは、前記シングル系伝送基板及び前記冗長系伝送基板を認識することにより前記シングル系伝送CPU及び前記冗長系伝送CPUを動作させることを特徴とするディジタルリレー。前記検知手段は、伝送基板増設時に、前記主CPUに状態変化を伝える、プルアップ電源に接続されたハードウエア信号入力線であることを特徴とする請求項1または請求項2に記載のディジタルリレー。前記主CPU基板と、前記シングル系伝送基板と、前記冗長系伝送基板とはコネクタにより結合されることを特徴とする請求項1~3のいずれか一項に記載のディジタルリレー。増設される前記冗長系伝送基板あるいは前記シングル系伝送基板及び冗長系伝送基板は、前記ケースの壁面に設けられた伝送基板交換用の開口部に配置されていることを特徴とする請求項1~請求項4のいずれか一項に記載のディジタルリレー。前記ケースには、前記開口を塞ぐ着脱可能なケース外蓋が設けられていることを特徴とする請求項5に記載のディジタルリレー。前記ケース外蓋は、前記冗長系伝送基板の収容を許す凹部を有する略枡形であることを特徴とする請求項6に記載のディジタルリレー。前述のような従来のディジタルリレーでは、伝送方式をシングル方式から二重化方式に変更しようとした場合、あるいは伝送機能のない状態から二重化方式の伝送機能を付加しようとした場合、伝送基板を追加したとしても、それだけでは、主CPU側で伝送基板が二重化方式であることを認識することができるハードウェア構成となっていなかったため、適切な動作が行なわれないという問題があった。また、従来のディジタルリレーのケースは、伝送基板の設置位置に対向して、ディジタルリレーの伝送基板交換用ケース外蓋が設けられており、この伝送基板交換用ケース外蓋を外すことで、ディジタルリレーを分解することなく伝送基板の交換が可能となっているが、この伝送基板交換用ケース外蓋は、伝送方式がシングル方式の場合のみを想定した平板形状の外蓋であるため、シングル方式の伝送基板に限りディジタルリレーのケース内に伝送基板を収納することができるものである。そのため、主CPU側で伝送基板が二重化方式であることを認識することができるハードウェア構成とすることができたとしても、シングル系伝送基板に冗長系伝送基板を組み込む二重化方式を採った場合には、ディジタルリレーの開口から伝送基板が突き出してしまう構造となるため、やはりディジタルリレー全体を交換しなければならないという問題があった。この発明によるディジタルリレーは、電力系統から電気量を取得して演算処理を行う計測回路と、主CPU基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主CPUと、シングル系伝送基板に搭載され、前記主CPUからの伝送データをインターフェースを介して伝送バスに送る伝送CPUとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記シングル系伝送基板に対して冗長系の機能を持つ伝送CPU及び伝送インターフェースを搭載した冗長系伝送基板を増設するとき、前記冗長系伝送基板の増設を前記主CPUが検知する検知手段を備え、前記主CPUは、前記冗長系伝送基板の増設を認識することにより前記冗長系伝送CPUを動作させるものである。また、この発明によるディジタルリレーは、電力系統から電気量を取得して演算処理を行う計測回路と、主CPU基板に搭載され、前記計測回路の演算結果を受けて伝送データを作成する主CPUとをケースに収容して構成したディジタルリレーにおいて、該ディジタルリレーに、前記主CPUからの伝送データをインターフェースを介して伝送バスに送る伝送CPUを搭載したシングル系伝送基板と、前記シングル系伝送基板に対して冗長系の機能を持つ伝送CPU及び伝送インターフェースを搭載した冗長系伝送基板とを増設するとき、前記シングル系伝送基板及び前記冗長系伝送基板の増設を前記主CPUが検知する検知手段を備え、前記主CPUは、前記シングル系伝送基板及び前記冗長系伝送基板を認識することにより前記シングル系伝送CPU及び前記冗長系伝送CPUを動作させるものである。この発明によれば、ディジタルリレーの伝送方式をシングル方式から二重化方式に変更する場合、または、伝送機能を持たないディジタルリレーに二重化方式の伝送機能を持たせる場合、ディジタルリレー本体の交換をすることなく、必要部品の追加だけで簡単に変更が可能となる。実施の形態1.図1において、この発明の実施の形態1に係るディジタルリレー13は、電流入力コネクタ18を通して電力系統の主回路電流母線二次側4の電流センサ5に接続されると共に、トランス3により主回路電流母線二次側4に接続された電源コネクタ17を通して電源供給を受けている。ディジタルリレー13の保護指令出力は伝送コネクタ19を通して伝送バス14に送出される。なお、前記主回路電流母線二次側4の一端は配線用遮断器2を介して主回路電流母線一次側1に接続され、他端は電磁接触器6を介して例えばモータ7に接続されている。ディジタルリレー13は、電流入力コネクタ18を通して接続された電流センサ5で検出した実電流を受けて演算を行なう計測回路9と、この計測回路9の演算結果を受けて伝送データを作成する主CPU11と、主CPU11で生成した伝送データを受けてその伝送データを伝送インターフェース12及び伝送コネクタ19を通して伝送バス14に送出する伝送CPU10と、トランス3を通して主回路電流母線二次側4から電力を受けて、主CPU11や伝送CPU10に電力を供給する電源入力部8を備えている。ディジタルリレー13の前記各構成要素は図3、図5に示すケース21に収容されている。前記主CPU11は、図2に示す主CPU基板23に搭載され、一方、前記伝送CPU10及び伝送インターフェース12はシングル系伝送基板15に搭載されている。主CPU11とシングル系伝送基板15間には、基板の接続を検出する検出手段であるハードウェア信号入力線25が設けられている。ハードウェア信号入力線25には、電源入力部8から供給される例えば5Vのプルアップ電源26とプルアップ抵抗27が接続されている。以上の説明はシングル系伝送方式の構成であるが、これを二重系伝送方式に変更する場合には、図1に破線で示した冗長系伝送基板24が付加される。冗長系伝送基板24は、シングル系伝送基板15と同様な伝送CPU10と伝送インターフェース12を搭載しており、伝送インターフェース12は冗長系用伝送コネクタ29を介して冗長系伝送バス16に接続される。また、この冗長系伝送基板24は、シングル系伝送基板15のハードウェア信号入力線25と接続されるハードウェア信号入力線25を備え、このハードウェア信号入力線25は、接地点28でアースされていて、後述するように、冗長系伝送基板24の増設を検出する検出手段となる。前記主CPU基板23、シングル系伝送基板15、及び冗長系伝送基板24の配置並びに接続態様を図2に示している。なお、図2では、基板に搭載される主CPU11や伝送CPU10や伝送インターフェース12等は図示を省略している。図2において、主CPUを搭載している主CPU基板23は、シングル系伝送基板15と接続するシングル系伝送基板接続用コネクタ32を有している。伝送CPU10を搭載しているシングル系伝送基板15は、その一面にシングル系伝送基板側コネクタ33を、他面に冗長系伝送基板接続用コネクタ30を備えている。また、伝送CPU10を搭載している冗長系伝送基板24は、冗長系伝送基板側コネクタ31を備えている。これら3枚の基板は、主CPU基板23、シングル系伝送基板15、及び冗長系伝送基板24の順に配置され、コネクタ32とコネクタ33が、コネクタ30とコネクタ31がそれぞれ接続されてCPU同士の電気的接続が行なわれる。このとき、コネクタを通して、ハードウェア信号入力線25の接続も行なわれる。冗長系伝送基板増設前の主CPU基板23とシングル系伝送基板15とは、図5aに示すように配置されている。すなわち、ケース21に設けられた開口21aに着脱可能に取り付けられた基板交換用ケース外蓋22と主CPU基板23との間隔dにシングル系伝送基板15が伝送基板交換用ケース外蓋22に対向して設けられている。伝送基板交換用ケース外蓋22は、図4aに断面を示す平板状であり、伝送基板交換用ケース外蓋22と主CPU基板23との間隔dは、装置の小型化の観点から、シングル系伝送基板15が1枚入るだけの間隔に設定されている。伝送方式を二重化方式に変更する場合は、ディジタルリレー13のケース21内に冗長系伝送基板24を増設しなければならないが、図5bはその様子を示している。先ず、ケース21から伝送基板交換用ケース外蓋22を取り外す。その後、シングル系伝送基板15の冗長系伝送基板接続用コネクタ30に冗長系伝送基板24の冗長系伝送基板側コネクタ31を接続する。最後に、伝送基板交換用ケース外蓋で塞ぐが、このときはみ出した基板を納めるように、平板状の外蓋22の代わりに、図4bに断面を示す略枡形の伝送基板交換用ケース外蓋34を用いる。二重化への変更完了状態を図5cに示す。なお、図5では、コネクタ32と33は図示を省略している。図3はケース21と伝送基板交換用ケース外蓋22及び34の寸法関係を示している。伝送基板交換用ケース外蓋22に対して、伝送基板交換用ケース外蓋34は縦横同一寸法であり上面視a参照、厚さのみ厚くなる側面視b参照いわゆる枡形で、その凹部が冗長系伝送基板24を収容するスペースとなる。上述のように、ディジタルリレー13には、現在の伝送方式がシングル系伝送方式か二重化伝送方式かを区別する検出手段であるハードウェア信号入力線25が設けられているため、主CPU基板23にシングル系伝送基板15またはシングル系伝送基板15と冗長系伝送基板24の両方がコネクタ接続されると、ハードウェア信号入力線25が接続される。このため、シングル系伝送基板15のみをディジタルリレー13の中に組み込むと、ハードウェア信号入力線25はディジタルリレー用5V電源26及びプルアップ抵抗27によりプルアップされて電圧がハイHighレベルとなるため、主CPU11のソフトウェアがこれを認識し、伝送方式はシングル方式と判断する。一方、シングル系伝送基板15に冗長系伝送基板24がコネクタ接続されると、ハードウェア信号入力線25は、シングル系伝送基板15からコネクタを通して冗長系伝送基板24にも接続される。ハードウェア信号入力線25は冗長系伝送基板24において接地点28においてアースされているから、冗長系伝送基板24をディジタルリレー13の中に組み込むと、ハードウェア入力信号25はロウLowレベルとなるため、主CPU11がこれを検出し、冗長系伝送基板24が接続されていることを自動的に認識する。この場合、シングル系伝送基板15と冗長系伝送基板24の両方が接続されていることになるため、伝送方式は二重系と判断する。なお、本構成の代替として、XORゲートを用いた回路構成で実現してもよく、HIGHLOWのレベルの関係を逆にした構成としても構わない。シングル系伝送基板15には、冗長系伝送基板24を接続することを想定し、接続インターフェースとしての冗長系伝送基板接続用コネクタ30を予め設けておく。この冗長系伝送基板接続用コネクタ30は、伝送方式がシングル方式と二重化方式の何れの場合においても、シングル系伝送基板15に常時搭載されており、二重化方式の場合においてのみ、冗長系伝送基板24に搭載された冗長系基板側コネクタ31と接続される。また、伝送方式がシングル方式と二重化方式の何れの場合においても、シングル系伝送基板15は、主CPU基板23上に設けられたシングル系伝送基板接続用コネクタ32に、シングル系伝送基板側コネクタ33を介して接続されている。伝送方式を二重化方式としたい場合には、このコネクタによる接続方法により、シングル系伝送基板15に冗長系伝送基板24を付設することで、冗長系伝送基板24を主CPU11に接続することができるため、伝送方式をハードウェア的に変更することができる。上記、ソフトウェアを用いた自動認識と、ハードウェア上の変更を併用することで、伝送機能を有するディジタルリレーの伝送方式を、シングル方式から二重化方式に変更することができる。これと同時に、シングル方式から二重化方式への変更の際には、図3~図5で説明したとおり、ケース21の伝送基板交換用ケース外蓋22の代わりに二重化方式用の伝送基板交換用ケース外蓋34を使用する。伝送基板交換用ケース外蓋34は、伝送基板交換用の平板状ケース外蓋22とは高さ寸法のみが異なり、縦と横の外形寸法は同一である略枡形であるため、伝送基板交換用ケース外蓋22を一旦外した後、伝送基板交換用ケース外蓋22と同様に、二重化方式用の伝送基板交換用ケース外蓋34をディジタルリレー13のケース21にはめ込み、ディジタルリレーのケース21と一体化して使用することができる。その手順を図5において説明する。先ず、伝送基板交換用ケース外蓋22を開口21aから一旦取り外し、シングル系伝送基板15を取り出す。次に、シングル系伝送基板15に冗長系伝送基板24をコネクタ30、31で接続してシングル系伝送基板15を再び主CPU基板23に接続する。このとき、シングル系伝送基板15と冗長系伝送基板24を組み合わせたものは間隔dに納まらず、冗長系伝送基板24がケース21より外側にはみ出すので、伝送基板交換用ケース外蓋22の代わりに伝送基板交換用ケース外蓋34で開口21aを塞ぐことにより伝送方式の変更を完了する。ケース外蓋34の凹部の寸法は、冗長系伝送基板24のはみ出しを収容できるスペースにしておく。これにより、伝送機能を有したディジタルリレーにおいて、伝送方式をシングル方式から二重化方式に変更する場合に、基板追加と伝送基板交換用ケース外蓋の交換のみで、電気的にも物理的にも変更が可能であり、ディジタルリレー本体の交換が不要となる。また、ディジタルリレー本体の交換が不要となったことにより、ディジタルリレー本体と外線、例えば、トランスから取り込まれる電源線を接続する電源コネクタ、電流センサから実電流を入力するための電流入力線を接続する電流入力コネクタ、伝送バスに伝送用データを送出するための伝送線を接続する伝送コネクタの脱着作業が不要となる。実施の形態2.図6は、この発明の実施の形態2に係るディジタルリレーを示すもので、伝送機能のないディジタルリレーに二重化方式の伝送機能を付加した状態を示している。図6は図1と略同一の構成なので、図1の各要素に相当する部分に同一符号を付している。図6において、太破線で囲んだシングル系伝送基板15及び冗長系伝送基板24部分が、二重化方式のために、伝送機能のないディジタルリレー20に追加された部分である。図6に示す伝送機能のないディジタルリレー20において、現在の伝送方式を区別する検出手段である、ハードウェア信号入力線25が新たに設けられる。追加部分の内、シングル系伝送基板15には、ハードウェア信号入力線25が設けられており、予め、電源入力部8を介して供給されたディジタルリレー用5V電源26にプルアップ抵抗27を経由してプルアップ接続される回路構成としてある。その他の構成は図1と同様である。次に、伝送基板の追加構造について図7により説明する。図7aに示すように、伝送機能をもたないディジタルリレー20においても、通常はシングル系伝送基板を挿入できるだけのスペースdが、主CPU基板23とケース21との間に設けられ、ケースの開口21aには、平板からなる伝送基板交換用ケース外蓋22が設けられている。二重化方式を実現するためには、図7bに示すように、伝送基板交換用ケース外蓋22を外し、シングル系伝送基板15に、冗長系伝送基板24を冗長形伝送基板接続用コネクタ30及び冗長系伝送基板側コネクタ31で接続したものを、伝送基板が全く実装されていない主CPU基板23に実装し、伝送基板交換用ケース外蓋22の代替として、二重化方式用の伝送基板交換用ケース外蓋34を使用する。なお、図7では、図2に示すシングル系基板接続用コネクタ32及びシングル系伝送基板側コネクタ33は図示を省略している。二重化方式への変更は、ディジタルリレー20にシングル系伝送基板15と冗長系伝送基板24を付設すればよく、その動作は実施の形態1で説明したとおりである。これにより、伝送機能のないディジタルリレーにおいて、伝送方式を有しかつ伝送方式を二重化方式に変更する場合に、基板追加とケース外蓋の交換のみで、二重化方式の伝送機能を付加することができるため、ディジタルリレー本体の交換が不要となる。また、ディジタルリレー本体の交換が不要となったことにより、ディジタルリレー本体と外線、例えば、トランスから取り込まれる電源線を接続する電源コネクタ、電流センサから実電流を入力するための電流入力線を接続する電流入力コネクタ、伝送バスに伝送用データを送出するための伝送線を接続する伝送コネクタの脱着作業が不要となる。