画素アレイの一部を構成する第1回路が形成された第1半導体領域を有する第1半導体基板と、前記画素アレイの別の一部を構成する第2回路が形成された第2半導体領域を有する第2半導体基板とを備え、前記第1半導体基板と前記第2半導体基板とが重なって配置され、前記第1回路と前記第2回路とが電気的に接続された固体撮像装置であって、前記第1半導体基板は、前記第1半導体領域に第1定電圧を供給するための1つ以上の第1コンタクトプラグを有し、前記第2半導体基板は、前記第2半導体領域に第2定電圧を供給するための1つ以上の第2コンタクトプラグを有し、前記画素アレイ内にある前記第1コンタクトプラグの数と前記画素アレイ内にある前記第2コンタクトプラグの数とは互いに異なることを特徴とする固体撮像装置。前記第1回路は、光電変換部と、フローティングディフュージョンと、前記光電変換部で発生した電荷を前記フローティングディフュージョンへ転送するためのトランジスタとを含み、前記第2回路は、前記フローティングディフュージョンをリセットするためのトランジスタと、前記フローティングディフュージョンからの信号を増幅するためのトランジスタとの内の少なくとも一方を含むことを特徴とする請求項1に記載の固体撮像装置。前記画素アレイ内にある前記第1コンタクトプラグの数は前記画素アレイ内にある前記第2コンタクトプラグの数よりも多いことを特徴とする請求項1又は2に記載の固体撮像装置。前記第1半導体基板は前記第1定電圧が供給される導電パターンを更に有し、前記第1コンタクトプラグは前記導電パターンに電気的に接続され、前記第1半導体基板は、前記第1半導体基板の表面から露出し、前記導電パターンに電気的に接続された接続部を更に有し、前記第2コンタクトプラグは前記接続部に電気的に接続され、前記導電パターンから供給される前記第1定電圧が前記第2コンタクトプラグを通じて前記第2定電圧として前記第2半導体基板に供給されることを特徴とする請求項3に記載の固体撮像装置。前記画素アレイ内にある前記第2コンタクトプラグの数は前記画素アレイ内にある前記第1コンタクトプラグの数よりも多いことを特徴とする請求項1又は2に記載の固体撮像装置。前記第2半導体基板は前記第2定電圧が供給される導電パターンを更に有し、前記第2コンタクトプラグは前記導電パターンに電気的に接続され、前記第2半導体基板は、前記第2半導体基板の表面から露出し、前記導電パターンに電気的に接続された接続部を更に有し、前記第1コンタクトプラグは前記接続部に電気的に接続され、前記導電パターンから供給される前記第2定電圧が前記第1コンタクトプラグを通じて前記第1定電圧として前記第1半導体基板に供給されることを特徴とする請求項5に記載の固体撮像装置。前記第1半導体領域と前記第2半導体領域とは同じ導電型であることを特徴とする請求項1乃至6の何れか1項に記載の固体撮像装置。前記第1半導体領域と前記第2半導体領域とは互いに異なる導電型であることを特徴とする請求項1、2、3及び5の何れか1項に記載の固体撮像装置。請求項1乃至8の何れか1項に記載の固体撮像装置と、前記固体撮像装置によって得られた信号を処理する信号処理部と、を備えることを特徴とするカメラ。画素アレイの一部を構成する第1回路が形成された第1半導体領域を有する第1半導体基板と、前記画素アレイの別の一部を構成する第2回路が形成された第2半導体領域を有する第2半導体基板とを備え、前記第1半導体基板と前記第2半導体基板とが重なって配置され、前記第1回路と前記第2回路とが電気的に接続された固体撮像装置の設計方法であって、前記第1回路に含まれる回路素子を決定する工程と、前記第2回路に含まれる回路素子を決定する工程と、前記第1半導体基板の前記第1半導体領域に第1定電圧を供給するための1つ以上の第1コンタクトプラグの配置を決定する工程と、前記第2半導体基板の前記第2半導体領域に第2定電圧を供給するための1つ以上の第2コンタクトプラグの配置を決定する工程とを有することを特徴とする設計方法。固体撮像装置では、回路素子が形成される半導体領域に電源電圧または接地電位を供給するために、電源線または接地線と半導体領域とがコンタクトプラグで接続される。特許文献1には画素アレイにおいてコンタクトプラグをどのように配置するかについて何ら提案されていない。そこで、本発明は、画素アレイを構成する回路が別の基板に分けて形成される固体撮像装置において、半導体領域に定電圧を供給するコンタクトプラグの有利な配置を提供することを目的とする。上記課題に鑑みて、本発明の1つの実施形態は、画素アレイの一部を構成する第1回路が形成された第1半導体領域を有する第1半導体基板と、前記画素アレイの別の一部を構成する第2回路が形成された第2半導体領域を有する第2半導体基板とを備え、前記第1半導体基板と前記第2半導体基板とが重なって配置され、前記第1回路と前記第2回路とが電気的に接続された固体撮像装置であって、前記第1半導体基板は、前記第1半導体領域に第1定電圧を供給するための1つ以上の第1コンタクトプラグを有し、前記第2半導体基板は、前記第2半導体領域に第2定電圧を供給するための1つ以上の第2コンタクトプラグを有し、前記画素アレイ内にある前記第1コンタクトプラグの数と前記画素アレイ内にある前記第2コンタクトプラグの数とは互いに異なることを特徴とする固体撮像装置を提供する。上記手段により、画素アレイを構成する回路が別の基板に分けて形成される固体撮像装置において、半導体領域に定電圧を供給するコンタクトプラグの有利な配置が提供される。添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付して重複する説明を省略する。以下に説明する実施形態は、本発明の一部の実施形態であって、本発明はこれらに限定されるものではない。本明細書で特に図示または記載されない部分に関しては、当該技術分野の公知技術を適用しうる。図1から図3を参照しつつ、本発明の第1実施形態の固体撮像装置を説明する。図1は本発明の第1実施形態の固体撮像装置の1つの画素の等価回路の一例を説明する図である。本実施形態に係る固体撮像装置は2枚の半導体基板を有し、画素アレイを構成する回路はそれぞれの半導体基板に分かれて形成される。図1に示す画素PXは、第1半導体基板に形成される回路PXa第1回路と第2半導体基板に形成される回路PXb第2回路とを有する。回路PXaは光電変換部101と、転送トランジスタ102と、フローティングディフュージョンFD102とを含みうる。光電変換部101は例えばフォトダイオードで構成され、光電変換により正孔と電子とが発生する。本実施形態では信号電荷として電子を用いる。光電変換部101には接地線100からウェル領域およびコンタクトプラグを介して接地電位第1定電圧が供給される。転送トランジスタ102は光電変換部101で発生した電荷をフローティング状態のFD103へ転送する転送部として機能し、例えばNMOSトランジスタが用いられる。転送トランジスタ102のゲートへは制御線106を通じて垂直走査回路不図示から駆動パルスが供給される。光電変換部101および転送トランジスタ102はP型のウェル領域第1半導体領域内に形成される。回路PXbはリセットトランジスタ104と増幅トランジスタ105とを含みうる。リセットトランジスタ104は少なくともFD103の電位を基準電位にリセットする画素リセット部として機能し、例えばNMOSトランジスタが用いられる。リセットトランジスタ104の一方の主電極はFD103に電気的に接続され、他方の主電極は電圧源V1に電気的に接続される。これにより、リセットトランジスタ104は増幅トランジスタ105の入力ノードの電圧をリセットする。リセットトランジスタ104がオン状態にある間に転送トランジスタ102がオン状態になると、光電変換部101の電位も基準電位にリセットされる。リセットトランジスタ104のゲートへは制御線107を通じて垂直走査回路不図示から駆動パルスが供給される。増幅トランジスタ105は光電変換部101で発生した電子に基づく信号を増幅して信号線108へ出力する信号増幅部として機能し、例えばNMOSトランジスタが用いられる。増幅トランジスタ105のゲートはFD103に電気的に接続される。増幅トランジスタ105の一方の主電極は電圧源V1に接続される。また、増幅トランジスタ105の他方の主電極へは信号線108を通じて電流源109からバイアス電流が供給され、このバイアス電流により増幅トランジスタ105はソースフォロアとして動作する。電流源109は電圧源V2に接続される。リセットトランジスタ104および増幅トランジスタ105はP型のウェル領域第2半導体領域内に形成される。リセットトランジスタ104および増幅トランジスタ105のそれぞれのバックゲートには接地線110からウェル領域およびコンタクトプラグを介して接地電位が供給される。上述の例ではリセットトランジスタ104および増幅トランジスタ105としてNMOSトランジスタを用いるが、PMOSトランジスタを用いてもよい。この場合に、リセットトランジスタ104および増幅トランジスタ105はN型のウェル領域内に形成される。リセットトランジスタ104および増幅トランジスタ105のバックゲートには電圧線から電源電圧第2定電圧が供給される。増幅トランジスタ105としてPMOSトランジスタが用いられる場合に、増幅トランジスタ105は信号電荷上述の例では電子と逆極性を有する。そのため、光電変換部101への入射光量が大きくなると、増幅トランジスタ105のゲート電位が下がり、これに応じて、増幅トランジスタ105のソース電位が上昇する。これにより、リセット時と比較して信号振幅が大きい場合の信号線108の駆動を駆動レベルが高い状態で行うことができ、増幅トランジスタ105としてPMOSトランジスタを用いる場合と比べて読み出し速度が向上しうる。上述の例では信号電荷として電子を用いるが、正孔が用いられてもよい。この場合に、転送トランジスタ102としてPMOSトランジスタが用いられ、転送トランジスタ102はN型のウェル領域内に形成される。光電変換部101には電源地線からウェル領域およびコンタクトプラグを介して電源電圧が供給される。フォトダイオードのシリコン/酸化膜界面で発生する暗電流抑制のためにピニング層を形成する場合に、ピニング層の導電型もウェルと同様にN型としてもよい。この場合に、ピニング層としてシリコン/酸化膜界面の近傍に急峻な不純物プロファイルを形成することが可能な砒素や燐を用いることができるため、ピニング層にP型を用いた場合よりも暗電流を効果的に抑制できる。信号電荷として正孔が用いられる場合に、リセットトランジスタ104および増幅トランジスタ105として逆極性のNMOSトランジスタを用いることで、上述の読み出し速度が向上するという効果が得られうる。図2は本発明の第1実施形態の固体撮像装置の例示の概略断面図である。固体撮像装置は半導体基板201および半導体基板202を有する。半導体基板201の主面回路が形成された表面と半導体基板202の主面とは対向して配置される。半導体基板201の領域201aに形成された回路と半導体基板202の領域202aに形成された回路によって固体撮像装置の画素アレイが形成される。この画素アレイには、図1を用いて説明された画素PXが3行3列に配置されるが、画素数はこれに限られない。半導体基板201の領域201aに各画素PXの回路PXaが形成され、半導体基板202の領域202aに各画素PXの回路PXbが形成される。また、半導体基板201の領域201bに形成された回路と半導体基板202の領域202bに形成された回路によって固体撮像装置の周辺回路が形成される。周辺回路は例えば画素アレイから出力された信号を処理する回路や画素アレイに制御信号を供給する回路などを含みうる。図2では図1で説明されたリセットトランジスタ104を省略しているが、例えば半導体基板202の領域202aに形成されうる。半導体基板201はウェル領域203を含み、ウェル領域203内に光電変換部101やFD103が形成される。光電変換部101で発生する電子を信号電荷として用いる場合にウェル領域203はP型の半導体領域であり、正孔を信号電荷として用いる場合にウェル領域203はN型の半導体領域である。すなわち、ウェル領域203は信号電荷と反対の導電型を有する。図2ではすべての画素の光電変換部101が1つのウェル領域203に形成されるが、光電変換部101ごとに個別のウェル領域を有してもよい。ウェル領域203内のウェルコンタクト領域204にはコンタクトプラグ205の一端が接続され、コンタクトプラグ205の他端は接地線100に接続される。これにより、コンタクトプラグ205を介してウェルコンタクト領域204に接地線100から接地電位が供給される。ウェルコンタクト領域204はウェル領域203と同じ導電型を有する半導体領域であり、ウェル領域203よりも不純物濃度が高く、これによりウェル領域203に任意の電圧を供給する。半導体基板201の領域201aの裏面にはマイクロレンズ214が形成され、このマイクロレンズ214を通じて光電変換部101へ光が照射される。半導体基板202はウェル領域206を含み、ウェル領域206内に増幅トランジスタ105のソース領域およびドレイン領域が形成される。増幅トランジスタ105がNMOSトランジスタの場合にウェル領域206はP型の半導体領域であり、PMOSトランジスタの場合にウェル領域206はN型の半導体領域である。すなわち、ウェル領域203は増幅トランジスタのソース電極およびドレイン電極と反対の導電型を有する。図2ではすべての画素の増幅トランジスタ105が1つのウェル領域206に形成されるが、増幅トランジスタ105ごとに個別のウェル領域を有してもよい。ウェル領域206内のウェルコンタクト領域207にはコンタクトプラグ208の一端が接続され、コンタクトプラグ208の他端は接地線110に接続される。これにより、コンタクトプラグ208を介してウェルコンタクト領域207に接地線110から接地電位が供給される。ウェルコンタクト領域207はウェル領域206と同じ導電型を有する半導体領域であり、ウェル領域206よりも不純物濃度が高く、これによりウェル領域206に任意の電圧を供給する。半導体基板201は接続部209aを有し、接続部209aの一部が半導体基板201の主面から露出する。また、半導体基板202は接続部209bを有し、接続部209bの一部が半導体基板202の主面から露出する。半導体基板201の主面と半導体基板202の主面とが対向して配置された場合に、接続部209aと接続部209bとが接続され、半導体基板201内の回路と半導体基板202内の回路とが電気的に接続される。例えば、接続部209aおよび接続部209bを介してFD103と増幅トランジスタ105のゲートとが電気的に接続される。接続部209aと接続部209bとは物理的に接続されてもよいし、導電性接着剤を介して接続されてもよい。接続部209aおよび接続部209bは各半導体基板の最上位配線層による導電パターンとして形成されてもよい。半導体基板202の領域202bには、例えば読出し回路の一部を構成するMOSトランジスタ210が形成される。読み出し回路の一例として、複数の画素列ごとに読み出された信号を並列に処理する並列処理回路が挙げられる。このような並列処理回路として、列増幅器、列アナログデジタル変換器などがある。周辺回路は並列処理回路以外の回路も含みうる。半導体基板202の領域202bは並列処理回路を構成するMOSトランジスタ210に定電圧を供給する電圧線を含む導電パターン211を有する。導電パターン211は、紙面奥行き方向に延在して、各並列処理回路のMOSトランジスタ210に共通に定電圧を供給する。また、半導体基板201の領域201bは導電パターン212を有する。半導体基板201は接続部213aを有し、半導体基板202は接続部213bを有する。導電パターン211と導電パターン212とは接続部213aおよび接続部213bを介して電気的に接続される。接続部213aおよび接続部213bは、接続部209aおよび接続部209bと同様に最上位配線層の導電パターンにより形成されてもよい。半導体基板201の領域201bは半導体基板202の領域202bに比べて配置される回路素子の個数が少ない。場合によっては、半導体基板201の領域201bには回路素子が全く配置されない。従って、領域201bに導電パターン212を配置することによって、領域202bに配置する場合よりも導電パターン212を自由にレイアウトできるとともに、導電パターン212の面積を大きくすることができ、抵抗値を低下させることができる。上述の例では増幅トランジスタ105としてMOSトランジスタを用いたが、接合型電界効果型トランジスタJFETを用いてもよい。また、複数の光電変換部101で増幅トランジスタ105およびリセットトランジスタ104を共有してもよい。また、リセットトランジスタ104および増幅トランジスタ105のうちの少なくとも一方を半導体基板201に形成してもよい。また、画素アレイ内にリセットトランジスタ104および増幅トランジスタ105を形成せずに、光電変換部101の電荷を直接に信号線を介して周辺回路へ出力してもよい。図3は本発明の第1実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図である。図3aは半導体基板202の画素アレイが形成された領域202aにおけるコンタクトプラグ208の配置例を示し、図3bは半導体基板201の画素アレイが形成された領域201aにおけるコンタクトプラグ205の配置例を示す。図3において、参考のために画素PXの境界を概念的に点線で示す。上述のように、画素アレイは3行3列に配置された9個の画素PXを有する。図3ではコンタクトプラグの配置を説明するために必要な要素だけを示し、光電変換部101などの他の要素は省略する。従来は画素アレイを構成する回路素子が同一の半導体基板に形成されるため、同一のウェル領域内に形成される複数の回路素子に対して同一のコンタクトプラグから接地電位が供給される。そのため、コンタクトプラグの配置の自由度が制限されていた。これに対して、本実施形態の固体撮像装置では、半導体基板201と半導体基板202とのそれぞれに画素アレイを構成する回路素子が分離して配置される。そのため、本実施形態では半導体基板201の画素アレイ内のウェル領域203に接地電位を供給するコンタクトプラグ205と半導体基板202の画素アレイ内のウェル領域206に接地電位を供給するコンタクトプラグ208とを独立して形成できる。そこで、本実施形態では、それぞれの半導体基板に形成される回路素子の特性に合わせてコンタクトプラグの配置を決定する。設計方法として、まずそれぞれの半導体基板に形成する回路素子を決定する。本実施形態では、半導体基板201に光電変換部101と転送トランジスタ102とFD103とが形成され、半導体基板202にリセットトランジスタ104と増幅トランジスタ105とが形成される。続いて、それぞれの半導体基板に形成するコンタクトプラグの配置を決定する。本実施形態では、半導体基板201の画素アレイ内にある1つ以上のコンタクトプラグ205第1コンタクトプラグの数が半導体基板202の画素アレイ内にある1つ以上のコンタクトプラグ208第2コンタクトプラグの数よりも多い。具体的には半導体基板201では1画素ごとに1個の割合でコンタクトプラグ205が配され、半導体基板202では2画素ごとに1個の割合でコンタクトプラグ208が配されている。光電変換部101ごとにコンタクトプラグ205を配置することにより、光電変換部101の信号電荷が飽和状態を超えた際の溢れだしを抑制できる。また、カラーフィルタを用いた単板センサにおいて、光電変換部101の信号電荷が飽和状態を超えて溢れだした際に信号電荷が隣接する他の色の画素にそれぞれ不均等に混入することを抑制でき、高照度撮影時の画像における色再現性の劣化を防止できる。さらに、半導体基板202の画素アレイ内のウェル領域206へ接地電位を供給するコンタクトプラグ208の数を少なくすることによって、増幅トランジスタ105のゲート面積を大きくでき、ゲート面積に反比例する1/fノイズの発生を抑制できる。これにより、本実施形態では高照度撮影時の色再現性の向上と低照度撮影時のノイズ低減との両立を図ることができる。図3の例では各画素行に1本の接地線110を配置しているが、ウェル領域206に所望の電圧を供給できれば複数の接地線110ごとに1本の接地線110を配置してもよい。また、半導体基板202においてコンタクトプラグ208を有する画素と有しない画素とが交互に配置されているが、このように周期的に配置するのではなく、ランダムに配置してもよい。また、半導体基板201において1つの画素に1つのコンタクトプラグ205が配置されているが、1つの画素に複数のコンタクトプラグ205が配置されてもよいし、複数の画素に対して1つのコンタクトプラグ205が配置されてもよい。続いて、図4を用いて第1実施形態の変型例を説明する。図4は本発明の第1実施形態の変型例の固体撮像装置の例示の概略断面図である。この変型例では、半導体基板201は接続部409aを有し、接続部409aの一部が半導体基板201の主面から露出する。また、半導体基板202は接続部409bを有し、接続部409bの一部が半導体基板202の主面から露出する。半導体基板201の主面と半導体基板202の主面とが対向して配置された場合に、接続部409aと接続部409bとが接続され、半導体基板201内の接地線100と半導体基板202内のウェル領域206とが電気的に接続される。接続部409aおよび接続部409bは、接続部209aおよび接続部209bと同様に最上位配線層の導電パターンにより形成されてもよい。このように、半導体基板201にのみ接地線100を形成し、半導体基板202には接地線110を形成しないことによって、半導体基板202のレイアウトの自由度を高めることができる。半導体基板201、202を貼り合わせる際に僅かなずれがある場合や貼り合わせ面の平滑性が良くない場合に、接続部409aと接続部409bとの間に接続不良が発生することがある。その結果、ウェル領域206に接地電位を供給できなくなる。本変型例では、コンタクトプラグの本数が少ない半導体基板202のウェル領域206へ接続部409a、409bを介して接地電位を供給するため、接続部409a、409bの数を少なくすることができ、接続不良が発生する確率を低減できる。第1実施形態について説明されてきた複数の変型例は組み合わせて適用することも可能である。続いて、図5を参照しつつ、本発明の第2実施形態の固体撮像装置を説明する。図5は本発明の第2実施形態の固体撮像装置におけるコンタクトプラグの配置例を模式的に説明する図である。以下では第1実施形態との相違点を中心に説明し、特に言及しない点は第1実施形態に準ずる。また、第1実施形態で説明した変型例は本実施形態にも適用可能である。本実施形態では、半導体基板201の画素アレイ内にあるコンタクトプラグ205の数が半導体基板202の画素アレイ内にあるコンタクトプラグ208の数よりも少ない。具体的には半導体基板201では2画素ごとに1個の割合でコンタクトプラグ205が配され、半導体基板202では1画素ごとに1個の割合でコンタクトプラグ208が配されている。増幅トランジスタ105およびリセットトランジスタ104が形成されるウェル領域206の電位は各トランジスタの動作特性を決める上で重要である。このウェル領域206の電位が画素アレイ内の場所によって電位の分布が生じると、画素アレイごとに異なるオフセットとして信号にシェーディングが生じる場合がある。そのため、半導体基板202の画素アレイ内のウェル領域206に多くのコンタクトプラグ208を配置して、ウェル領域206に接地電位を供給することによってシェーディングを抑制できる。一方、光電変換部101が配置される半導体基板201のウェル領域203に多くのコンタクトプラグ205を配置すると、コンタクトプラグ205を介して光電変換部101へ暗電流が多く発生してしまう場合がある。光電変換部101への暗電流の発生は、特に暗時の画像に悪影響を与えてしまう。また、コンタクトプラグ205により光電変換部101の面積が圧迫され、受光できる光電変換部101の面積が減ってしまい、感度が低下する場合がある。そのため、半導体基板201の画素アレイ内のコンタクトプラグ205を間引いて配置することによって、光電変換部101の面積を圧迫することを抑えることができるとともに、暗電流の発生を抑制できる。これにより、本実施形態では暗電流の抑制および感度の向上、すなわち高いSN比の実現と、シェーディングの抑制との両立を図ることができる。また、第1実施形態で説明した変型例と同様に、半導体基板202内の接地線100から半導体基板201内のウェル領域203へ接地電位を供給してもよい。以下、上記の各実施形態に係る固体撮像装置の応用例として、この固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置例えば、パーソナルコンピュータ、携帯端末等も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、この固体撮像装置から出力される信号を処理する信号処理部とを含む。この信号処理部は、例えば、A/D変換器と、このA/D変換器から出力されるデジタルデータを処理するプロセッサとを含みうる。