ドレイン電極と、互いに対向する第1及び第2の主面を有し、前記第1の主面に前記ドレイン電極が配置された第1導電型のドレイン領域と、前記ドレイン領域の前記第2の主面に配置された第2導電型のベース領域と、前記ベース領域の上面から下面まで貫通して下端が前記ドレイン領域の上部に達するように形成された少なくとも一対の溝の壁面にそれぞれ配置されたゲート絶縁膜と、前記溝の壁面にそれぞれ露出して、前記ベース領域の上面の一部に互いに離間して埋め込まれた第1導電型の複数のソース領域と、前記ソース領域から離間して、前記ベース領域の外縁部に沿って前記ベース領域の上面に埋め込まれた第1導電型のガードリングと、前記ソース領域及び前記ガードリングにオーミック接触し、且つ前記ベース領域にショットキー接触して前記ベース領域の上方に配置されたソース電極と、前記ゲート絶縁膜に周囲を囲まれて前記溝に埋め込まれ、前記ソース電極と絶縁分離して配置されたゲート電極とをそれぞれ有する主MOSトランジスタと副MOSトランジスタとを備え、前記副MOSトランジスタの前記ドレイン電極、前記ソース電極、及び前記ゲート電極が、前記主MOSトランジスタの前記ドレイン電極、前記ゲート電極、及び前記ソース電極にそれぞれ接続し、前記ベース領域と前記ガードリング間に形成される外周pn接合ダイオードの逆方向耐圧が、前記主MOSトランジスタよりも前記副MOSトランジスタの方が高いことを特徴とする半導体装置。前記ガードリングの第1導電型の不純物濃度が、前記主MOSトランジスタよりも前記副MOSトランジスタの方が低いことを特徴とする請求項1に記載の半導体装置。前記ベース領域と前記ソース電極間に形成されるショットキーバリアダイオードの逆方向耐圧が、前記主MOSトランジスタよりも前記副MOSトランジスタの方が高いことを特徴とする請求項1又は2に記載の半導体装置。前記副MOSトランジスタのソース電極の材料が、前記主MOSトランジスタのソース電極の材料よりも仕事関数の小さい金属であることを特徴とする請求項3に記載の半導体装置。上記のように、主MOSトランジスタのゲート電極とドレイン電極間に副MOSトランジスタを配置した半導体装置の場合、主MOSトランジスタのゲートソース間のブレークダウン電圧は、副MOSトランジスタのソースドレイン間の逆方向耐圧に依存する。つまり、半導体装置のゲートソース間電圧の規格値は、副MOSトランジスタのソースドレイン間の逆方向耐圧によって制約される。したがって、半導体装置のゲートソース間電圧の規格値をより高くするために、副MOSトランジスタのソースドレイン間の耐圧が高いことが望まれる。本発明は、バイアス電源の逆接続による破壊が防止され、且つ、ゲートソース間電圧の規格値を高く設定できる半導体装置を提供することを目的とする。本発明の一態様によれば、イドレイン電極と、ロ互いに対向する第1及び第2の主面を有し、第1の主面にドレイン電極が配置された第1導電型のドレイン領域と、ハドレイン領域の第2の主面に配置された第2導電型のベース領域と、ニベース領域の上面から下面まで貫通して下端がドレイン領域の上部に達するように形成された少なくとも一対の溝の壁面にそれぞれ配置されたゲート絶縁膜と、ホ溝の壁面にそれぞれ露出して、ベース領域の上面の一部に互いに離間して埋め込まれた第1導電型の複数のソース領域と、ヘソース領域から離間して、ベース領域の外縁部に沿ってベース領域の上面に埋め込まれた第1導電型のガードリングと、トソース領域及びガードリングにオーミック接触し、且つベース領域にショットキー接触してベース領域の上方に配置されたソース電極と、チゲート絶縁膜に周囲を囲まれて溝に埋め込まれ、ソース電極と絶縁分離して配置されたゲート電極とをそれぞれ有する主MOSトランジスタと副MOSトランジスタとを備え、副MOSトランジスタのドレイン電極、ソース電極、及びゲート電極が、主MOSトランジスタのドレイン電極、ゲート電極、及びソース電極にそれぞれ接続される半導体装置であって、ベース領域とガードリング間に形成される外周pn接合ダイオードの逆方向耐圧が、主MOSトランジスタよりも副MOSトランジスタの方が高い半導体装置が提供される。本発明によれば、バイアス電源の逆接続による破壊が防止され、且つ、ゲートソース間電圧の規格値を高く設定できる半導体装置を提供できる。次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。本発明の実施形態に係る半導体装置1は、図1に示すように、主MOSトランジスタT11と副MOSトランジスタT12とを備える。副MOSトランジスタT12のドレイン電極Pd、ソース電極Ps、ゲート電極Pgは、主MOSトランジスタT11のドレイン電極Pd、ゲート電極Pgソース電極Psにそれぞれ接続されている。主MOSトランジスタT11のドレイン電極Pdはドレイン端子Dに接続し、ソース電極Psはソース端子Sに接続し、ゲート電極Pgはゲート抵抗RGを介してゲート端子Gに接続する。半導体装置1のソース端子Sとドレイン端子D間に、バイアス電圧を印加するバイアス電源100が接続されている。構造の詳細を後述するが、主MOSトランジスタT11と副MOSトランジスタT12は、ソース電極Psとドレイン電極Pd間にバイアス電圧が逆接続されることによる破壊を防止するためにショットキーバリアダイオードSBDを内蔵する、逆接続保護機能付きMOSトランジスタRBPMOSである。主MOSトランジスタT11と副MOSトランジスタT12とは同一構造を採用可能である。RBPMOSでは、逆接続時に流れる電流がショットキーバリアダイオードによって防止される。半導体装置1では、バイアス電源100の逆接続にオン動作する副MOSトランジスタT12が、主MOSトランジスタT11のゲート電極Pgとドレイン電極Pd間に配置されたことにより、バイアス電源100の逆接続時の耐圧が更に向上している。つまり、バイアス電源100の逆接続に副MOSトランジスタT12が導通し、これにより主MOSトランジスタのゲート電極Pgとドレイン電極Pd間が短絡する。その結果、主MOSトランジスタのドレインソース間にチャネルが形成されず、バイアス電源100の逆接続時の破壊が防止される。半導体装置1の動作の詳細は後述する。図2に、主MOSトランジスタT11と副MOSトランジスタT12の構造例を示す。主MOSトランジスタT11と副MOSトランジスタT12は、ドレイン領域10、ベース領域20、ソース領域30、ガードリング40、ゲート絶縁膜50、ゲート電極Pgをそれぞれ有する。ベース領域20はボディ領域とも称される。ドレイン領域10はドレイン電極Pdと電気的に接続し、ソース領域30はソース電極Psに電気的に接続している。ドレイン領域10、ソース領域30及びガードリング40は第1導電型であり、チャネルが形成されるベース領域は第2導電型である。第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。ここでは、第1導電型がn型、第2導電型がp型の場合について例示的に説明する。図2に示すように、ドレイン領域10の第1の主面101にドレイン電極Pdが配置され、第2の主面102にベース領域20が配置されている。ベース領域20には、ベース領域20の上面から下面まで貫通し、底部がドレイン領域10の上部の一部に達する一対の溝が形成されている。ベース領域20に形成された溝の壁面にそれぞれゲート絶縁膜50が形成され、ゲート絶縁膜50に周囲を囲まれてゲート電極Pgが溝に埋め込まれている。ソース領域30は、ゲート絶縁膜50に接してベース領域20の上面の一部に埋め込まれて形成されている。更に、ソース領域30から離間し、ベース領域20の外縁部に沿って環状にベース領域20の上面に埋め込まれて、ガードリング40が形成されている。更に、ソース電極Psが、ソース領域30及びガードリング40にオーミック接触し、且つベース領域20にショットキー接触して、ベース領域20の上方に配置されている。このため、ベース領域20とソース電極Ps間にショットキーバリアダイオードDSBが形成される。なお、ベース領域20に形成された溝の上方でゲート電極Pg上に分離絶縁膜60が配置されている。分離絶縁膜60によって、ゲート電極Pgとソース電極Psとは絶縁分離されている。ベース領域20とソース領域30間にpn接合ダイオード以下において、内部pn接合ダイオードという。DPN1が形成される。また、ベース領域20とガードリング40間にもpn接合ダイオード以下において、外周pn接合ダイオードという。DPN2が形成される。内部pn接合ダイオードDPN1と外周pn接合ダイオードDPN2は、ソース電極Psとベース領域20間に並列に形成されるpn接合ダイオードであり、これらのpn接合ダイオードを総称してpn接合ダイオードDPNという。更に、ベース領域20とドレイン領域10間にpn接合ダイオード以下において、ボディダイオードという。DBODYが形成される。図3に、図2に示した主MOSトランジスタT11と副MOSトランジスタT12の等価回路図を示す。ショットキーバリアダイオードDSBは、アノード端子がベース領域20に接続し、カソード端子がソース電極Psに接続する。pn接合ダイオードDPNはショットキーバリアダイオードDSBと並列接続され、アノード端子がベース領域20に接続し、カソード端子がソース電極Psに接続する。一方、ボディダイオードDBODYのアノード端子はベース領域20に接続し、カソード端子はドレイン電極Pdに接続する。バイアス電源100の逆接続時における主MOSトランジスタT11及び副MOSトランジスタT12の耐圧は、ショットキーバリアダイオードDSB、pn接合ダイオードDPN、ボディダイオードDBODYにより決まるが、特に並列接続されたショットキーバリアダイオードDSBとpn接合ダイオードDPNの耐圧によってほぼ決まる。以下に、図2を参照して、主MOSトランジスタT11及び副MOSトランジスタT12の構造の詳細について説明する。ドレイン領域10は、不純物濃度の異なる2層からなる積層構造である。即ち、ドレイン領域10は、ドレイン電極Pdと接する第1のドレイン領域11と、第1のドレイン領域11上に配置され、ベース領域20と接する第2のドレイン領域12を有する。ベース領域20を貫通した溝が第2のドレイン領域12の上部の一部に食い込んでおり、溝の底部は第2のドレイン領域12の内部にある。第1のドレイン領域11の不純物濃度は、例えば1×1019cm3~1×1020cm3程度である。第2のドレイン領域12の不純物濃度は第1のドレイン領域11よりも低く、例えば1×1015cm3~1×1017cm3程度である。不純物濃度が比較的低い第2のドレイン領域12を形成することにより、主MOSトランジスタT11及び副MOSトランジスタT12の耐圧が向上する。第1のドレイン領域11は、例えばn型の半導体基板を用意し、この半導体基板にn型不純物を拡散することにより形成することができる。また、n型の半導体基板にn型半導体をエピタキシャル成長させることにより、第2のドレイン領域12を形成してもよい。ベース領域20は、例えばドレイン領域10の表面からp型不純物を選択的に拡散することにより形成される。ドレイン領域10とベース領域20との界面がドレイン領域10の第2の主面102と平行な領域以下において中央領域という。におけるベース領域20の不純物濃度は、ゲート電極Pgとソース電極Ps間に閾値電圧以上のゲート電圧が印加されたときに、ゲート絶縁膜50に沿ったn型チャネルがベース領域20に発生するように決定される。ドレイン領域10とソース領域30間にチャネルが形成されることにより、主MOSトランジスタT11や副MOSトランジスタT12は導通状態になる。図2に示したベース領域20は、不純物濃度の異なる2層つの層からなる積層構造である。即ち、ベース領域20は、ドレイン領域10と接する第1のベース領域21と、第1のベース領域21上に配置され、ソース電極Psと接する第2のベース領域22を有する。また、第2のベース領域22は、ソース領域30やガードリング40の側面及び底面と接している。第1のベース領域21の不純物濃度は、例えば2×1016cm3~2×1017cm3程度である。第1のベース領域21は、例えばボロンBなどのp型不純物をドレイン領域10が形成された基板に選択的に打ち込み、熱拡散させることによって形成される。このとき、第1のベース領域21の外周部の湾曲した領域付近の不純物濃度は、中央領域よりもやや低く、1×1016cm3~1×1017cm3程度である。第1のベース領域21とドレイン領域10間のpn接合によって、ボディダイオードDBODYが形成される。第2のベース領域22は、ソース電極Psとのショットキー接合によって、例えば逆耐圧が10V以上のショットキーバリアダイオードDSBを得るため形成されている。ここで逆耐圧とは、ソース電位がドレイン電位よりも高いようにソースドレイン間に電圧が印加されているときの耐圧である。このため、第2のベース領域22の不純物濃度は、第1のベース領域21の不純物濃度よりも低く、例えば1×1015cm3~2×1016cm3程度である。第2のベース領域22は、ベース領域20の上面の一部に互いに離間して形成されたソース領域30の間、及びソース領域30とガードリング40との間で、ソース電極Psとそれぞれ接している。図示したショットキーバリアダイオードDSBは、ソース領域30間に形成されるショットキーバリアダイオードと、ソース領域30とガードリング40の間に形成されるショットキーバリアダイオードとをまとめて示している。第2のベース領域22は、第1のベース領域21が形成された半導体基体の表面から、例えばリンPなどのn型不純物を導電型がn型に反転しない程度の濃度で拡散して形成される。つまり、n型不純物の拡散によって第1のベース領域21の上部のp型不純物が相殺されて、第1のベース領域21よりも低いp型不純物濃度を有する第2のベース領域22が形成される。ソース領域30は、ゲート絶縁膜50が壁面に配置された各溝を取り囲むように配置されている。それぞれの溝の側面に露出して配置されたソース領域30は、第2のベース領域22を介して互いに離間している。図2に示すように、ソース領域30は、第1のソース領域31と、第1のソース領域31の内側に配置された第2のソース領域32とを有する2層構造である。第1のソース領域31は、側面の一部がゲート絶縁膜50と接し、その他の側面及び底面がベース領域20に接している。第1のソース領域31の上面の一部に埋め込まれて第2のソース領域32が配置されており、第2のソース領域32が形成された領域の外側で、第1のソース領域31の上面がソース電極Psに接している。第1のソース領域31の外周部分は、ガードリング40と同様にショットキーバリアダイオードDSBを保護するガードリングとしての機能も有する。第2のソース領域32は、側面の一部がゲート絶縁膜50と接し、その他の側面及び底面が第1のソース領域31に接している。第2のソース領域32の上面は、ソース電極Ps及び分離絶縁膜60の外縁部に接している。第1のソース領域31は、ゲート電極Pgがそれぞれ埋め込まれた溝と溝の間、及び溝とガードリング40との間で、ベース領域とそれぞれ接している。このため、図示した内部pn接合ダイオードDPN1は、溝と溝の間に形成されるpn接合ダイオードと、溝とガードリング40の間に形成されるpn接合ダイオードとをまとめて図示したものである。内部pn接合ダイオードDPN1は、ショットキーバリアダイオードDSBと同一又はそれ以上の逆耐圧を有するように形成される。このため、第1のソース領域31のn型不純物濃度は、内部pn接合ダイオードDPN1に要求される逆耐圧を得ることができるように、例えば1×1016cm3~1×1018cm3程度に設定される。第2のソース領域32は、ソース電極Psとソース領域30とを良好に接続させるための領域である。このため、第2のソース領域32のn型不純物濃度は、第1のソース領域31よりも高く、例えば1×1018cm3~1×1020cm3程度に設定される。第2のベース領域22中に、選択的に例えばリンPなどのn型不純物を拡散して、第1のソース領域31が形成される。また、第1のソース領域31中に、例えばヒ素Asなどのn型不純物を選択的に拡散して、第2のソース領域32が形成される。ガードリング40は、ドレイン電極Pdとソース電極Psとの間に逆方向電圧が印加された場合に、第2のベース領域22とソース電極Psとにより形成されるショットキーバリアダイオードDSBを保護して、ショットキーバリアダイオードDSBの耐圧を向上させる機能を有する。ガードリング40は、例えば第1のソース領域31と同時に形成することが可能であり、ガードリング40のn型不純物濃度は、第1のソース領域31と同程度である。ソース電極Psは、ソース領域30及びガードリング40にオーミック接触すると共に、ベース領域20とショットキー接合を形成する。ソース電極Psは、例えばチタンTi膜と、Ti膜上に配置したアルミニウムAl膜又はAlシリサイド膜からなる。主MOSトランジスタT11のソース電極Psは、半導体装置1のソース端子Sに電気的に接続される。ドレイン電極Pdは、例えばAlなどの金属膜からなり、ドレイン領域10の第1の主面101にオーミック接触している。主MOSトランジスタT11のドレイン電極Pdは、半導体装置1のドレイン端子Dに電気的に接続される。ゲート絶縁膜50は、例えばシリコン酸化膜からなり、ソース領域30とベース領域20を貫通してドレイン領域10に達する溝の壁面に形成されている。例えば、ドレイン領域10とベース領域20とが積層された積層体について、表面から異方性エッチングによって溝を形成する。このとき、底部が第2のドレイン領域12に達するように、溝が形成される。なお、溝を形成する工程の順番は任意に設定することができ、例えば、ベース領域20の上面にソース領域30を形成した後に溝を形成してもよい。形成した溝の表面を熱酸化処理を施すことなどにより、溝の壁面にゲート絶縁膜50が形成される。ゲート電極Pgは、壁面にゲート絶縁膜50が形成された溝の内部を埋め込んで形成され、例えば不純物ドープされた多結晶シリコンからなる。また、ゲート電極Pgが金属膜であってもよい。主MOSトランジスタT11のゲート電極Pgは、半導体装置1のゲート端子Gに電気的に接続される。ゲート電極Pgとソース電極Psとを絶縁分離するために、分離絶縁膜60がゲート電極Pgとソース電極Ps間に配置されている。例えば、ゲート電極Pgが埋め込まれた溝の上面に絶縁膜を堆積させて、分離絶縁膜60を形成する。図2に示すように、半導体装置1表面のソース電極Psが配置されていない領域に、保護絶縁膜70が配置されている。保護絶縁膜70により、ドレイン領域10とベース領域20間に形成されるpn接合、及びガードリング40とベース領域20間に形成されるpn接合の、半導体装置1の表面に露出する領域が保護される。保護絶縁膜70は、例えば分離絶縁膜60と同一材料で同時に形成することもできる。主MOSトランジスタT11よりも副MOSトランジスタT12の方が電流容量及び半導体チップにおける占有面積が小さい点を除いて、副MOSトランジスタT12と主MOSトランジスタT11は同一構造である。このため、副MOSトランジスタT12は、主MOSトランジスタT11と同一の製造工程で且つ同一方法で形成される。したがって、副MOSトランジスタT12を配置することによる特別な製造工程は不要であり、半導体装置1の製造コストの増大が抑制される。なお、副MOSトランジスタT12の占有面積は、主MOSトランジスタT11の1/10~1/100程度である。したがって、半導体装置1の面積の増大を抑制できる。上記のように、主MOSトランジスタT11と副MOSトランジスタT12では、ボディダイオードDBODYに対して逆の極性方向性を有するショットキーバリアダイオードDSBとpn接合ダイオードDPNが形成されている。このため、ソース電極Psの電位がドレイン電極Pdの電位よりも高い場合に、ソース電極Psとドレイン電極Pd間に形成されるチャネル以外の領域を経由して流れる電流を阻止することができる。以下に、半導体装置1の動作について説明する。半導体装置1のドレイン端子Dにバイアス電源100の正極を接続し、ソース端子S間にバイアス電源100の負極を接続した状態正常接続状態で、ゲート端子Gに制御電圧を印加すると、主MOSトランジスタT11がオンする。即ち、主MOSトランジスタT11のゲート電極Pgとソース電極Ps間に閾値電圧Vth以上の制御電圧が印加されると、ベース領域20のゲート絶縁膜50近傍にチャネルが形成され、主MOSトランジスタT11のドレイン電極Pd、ドレイン領域10、チャネル、ソース領域30及びソース電極Psの経路にドレイン電流が流れる。このとき、ボディダイオードDBODYは逆バイアスされ、非導通状態である。したがって、ショットキーバリアダイオードDSB及びpn接合ダイオードDPNを通って電流は流れない。また、主MOSトランジスタT11のソース電極Psに接続されている副MOSトランジスタT12のゲート電極Pgの電位は、副MOSトランジスタT12のソース電極Psの電位より低く、このため副MOSトランジスタT12はオフ状態である。正常接続状態で主MOSトランジスタT11のゲート端子Gに印加される制御電圧がゼロになると、主MOSトランジスタT11がオフする。次に、半導体装置1にバイアス電源100が逆接続された場合を説明する。半導体装置1のドレイン端子Dにバイアス電源100の負極が接続され、ソース端子Sにバイアス電源100の正極が接続された逆接続状態において、ゲート端子Gに印加される制御電圧がゼロである場合、即ちゲート端子Gと主MOSトランジスタT11のソース電極Psとが短絡されている場合、副MOSトランジスタT12のゲート電極Pgの電位は、ソース端子Sと同様に正電位になる。このため、副MOSトランジスタT12はオンし、副MOSトランジスタT12のベース領域20のゲート絶縁膜50近傍にチャネルが形成される。その結果、主MOSトランジスタT11のドレイン電極Pdとゲート電極Pg間が副MOSトランジスタT12により短絡される。このため、主MOSトランジスタT11のゲート電極Pgの電位が、主MOSトランジスタT11のベース領域20の電位よりも低くなり、主MOSトランジスタT11はオフ状態を維持する。このように、バイアス電源100の逆接続時においては、主MOSトランジスタT11のボディダイオードDBODYに順バイアス電圧が印加され、ショットキーバリアダイオードDSB及びpn接合ダイオードDPNに逆バイアス電圧が印加される。したがって、主MOSトランジスタT11のボディダイオードDBODYを通って流れる順方向電流が制限される。一方、主MOSトランジスタT11に副MOSトランジスタT12を設けない場合には、バイアス電源100の逆接続時に、主MOSトランジスタT11のゲート電極Pgとドレイン電極Pd間が短絡されない。このため、主MOSトランジスタT11のゲート電極Pgの電位が、主MOSトランジスタT11のベース領域20の電位よりも高くなる。その結果、ベース領域20とソース領域30間のpn接合のゲート絶縁膜50に面する領域の近傍から正孔が排除され、空乏層が薄くなる。このため、ベース領域20とソース領域30間のpn接合の耐圧が低下する。これに対し、図1に示した半導体装置1では、バイアス電源100の逆接続時に副MOSトランジスタT12がオンすることにより、主MOSトランジスタT11のゲート電極Pgの電位が主MOSトランジスタT11のベース領域20の電位よりも低くなる。このため、主MOSトランジスタT11において、ベース領域20とソース領域30間のpn接合のゲート絶縁膜50に面する領域における空乏層は薄くならず、pn接合ダイオードDPNの耐圧低下は生じない。したがって、ショットキーバリアダイオードDSB及びpn接合ダイオードDPNによってバイアス電源100の逆接続時における逆方向電流を制限することができる。上記のように、半導体装置1においては、バイアス電源100の逆接続時に副MOSトランジスタT12がオンし、主MOSトランジスタT11のゲート電極Pgの電位がドレイン電極Pdの電位に近づき、ゲート電極Pgの電位によるpn接合ダイオードDPNの耐圧低下が実質的に生じない。これにより、主MOSトランジスタT11が逆方向電流から保護される。ところで、半導体装置1のゲートソース間のブレークダウン電圧BVgsは、副MOSトランジスタT12のソースドレイン間に形成されるダイオードの逆方向耐圧と、副MOSトランジスタT12のベース領域20とドレイン領域10間に形成されるボディダイオードDBODYの順方向電圧降下との和になる。特に、並列接続されたショットキーバリアダイオードDSBとpn接合ダイオードDPNの耐圧が、副MOSトランジスタT12のソースドレイン間のほぼすべての耐圧を占める。ソースドレイン間に形成されるpn接合ダイオードDPNは、ベース領域20とソース領域30間に形成される内部pn接合ダイオードDPN1と、ガードリング40とベース領域20間に形成される外周pn接合ダイオードDPN2とからなり、特に外周pn接合ダイオードDPN2の耐圧がソースドレイン間の逆方向耐圧に大きく影響する。したがって、半導体装置1のゲートソース間電圧Vgsの規格値は、副MOSトランジスタT12のショットキーバリアダイオードDSBと外周pn接合ダイオードDPN2の耐圧による制約を受ける。つまり、副MOSトランジスタT12のソースドレイン間に形成されるダイオードの逆方向耐圧が大きいほど、ゲートソース間電圧Vgsの保証値が改善される。これにより、半導体装置1を使用するアプリケーション上の設計自由度が増大する。副MOSトランジスタT12のソースドレイン間の逆方向耐圧を向上させるためには、ソースドレイン間に形成されるショットキーバリアダイオードDSBと外周pn接合ダイオードDPN2の耐圧を向上させればよく、特に、外周pn接合ダイオードDPN2の耐圧を増大させることが効果的である。一方、主MOSトランジスタT11のソースドレイン間の逆方向耐圧を増大させると、主MOSトランジスタT11がソース電極Psへのサージ電圧に対して弱くなるという問題が生じる。このため、ソースドレイン間の逆方向耐圧を増大させるのは、副MOSトランジスタT12のみであることが好ましい。したがって、半導体装置1のゲートソース間電圧の規格値を高く設定するためには、外周pn接合ダイオードDPN2の耐圧が主MOSトランジスタT11よりも副MOSトランジスタT12の方が高くなるように形成される。これにより、バイアス電源100の逆接続による半導体装置1の破壊が防止され、且つ、ゲートソース間電圧Vgsの規格値を高く設定することができる。外周pn接合ダイオードDPN2の耐圧を上げるためには、例えばガードリング40のn型不純物濃度を低くすればよい。具体的には、図4に示すように、ガードリング40の不純物濃度を3.1×1016cm3から2.3×1016cm3に低減することで、外周pn接合ダイオードDPN2におけるpn接合の耐圧が20.7Vから21.6Vに増大する。このように副MOSトランジスタT12のソースドレイン間の逆方向耐圧が1V向上させることで、半導体装置1のゲートソース間電圧Vgsの保証値を改善することができる。なお、サージ電圧による故障を防止するために、副MOSトランジスタT12のガードリング40の不純物濃度を2.3×1016cm3にする一方で、主MOSトランジスタT11のガードリング40の不純物濃度は3.1×1016cm3にする。ベース領域20の不純物濃度が同等で、ガードリング40のn型不純物濃度が主MOSトランジスタT11よりも副MOSトランジスタT12の方が低いことにより、外周pn接合ダイオードDPN2の逆方向耐圧が、主MOSトランジスタT11よりも副MOSトランジスタT12の方が高いことになる。なお、ショットキーバリアダイオードDSBの耐圧を向上させることにより、バイアス電源100の逆接続時のソース電極Psからドレイン電極Pdに流れる逆方向リーク電流を減少させることができる。ショットキーバリアダイオードDSBの耐圧は、ベース領域20の不純物濃度やソース電極Psの材料に依存する。例えば、主MOSトランジスタT11のソース電極Psの材料がチタンTiである場合に、副MOSトランジスタT12のソース電極Psの材料を、Tiよりも仕事関数の小さい金属であるマグネシウムMg、カリウムK、カルシウムCa、バリウムBa、ナトリウムNaなどに変更する。これにより、主MOSトランジスタT11のソースドレイン間の逆方向耐圧を増大させることなく、副MOSトランジスタT12のショットキーバリアダイオードDSBの耐圧を上げることができる。以上に説明したように、本発明の実施形態に係る半導体装置1では、バイアス電源100の逆接続時において副MOSトランジスタT12をオンさせることによって主MOSトランジスタT11のゲートドレイン間を短絡させ、逆方向耐圧を向上させると共に、副MOSトランジスタT12の外周pn接合ダイオードDPN2の耐圧を高くする。このとき、主MOSトランジスタT11の外周pn接合ダイオードDPN2の耐圧は上げずに、サージ電圧による故障を防止する。この結果、外周pn接合ダイオードDPN2の耐圧が主MOSトランジスタT11よりも副MOSトランジスタT12の方が高い半導体装置1であって、バイアス電源100の逆接続による破壊が防止され、且つ、ゲートソース間電圧の規格値を高く設定できる半導体装置1を提供することができる。上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。