"複数のシフト段が直列に接続されて成るシフトレジスタと、前記シフトレジスタの1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群とを備える走査回路。電気光学素子を含む画素が行列状に配置されて成る表示装置の前記画素の走査に用いられる請求項1に記載の走査回路。前記表示装置は、前記複数の走査信号によって複数の画素行の単位で走査を行い、当該複数の画素行の各画素に対して前記複数の走査信号に応答して信号を書き込む請求項2に記載の走査回路。前記複数の走査信号は、前記複数の画素行の各画素に対して画素行間で時間差をもって信号を書き込む請求項3に記載の走査回路。前記複数の画素行間の時間差は、発光期間の1以内である請求項4に記載の走査回路。前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート-ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有する請求項7に記載の走査回路。前記画素は、前記複数の走査信号による駆動の下に、前記移動度補正の処理を信号の書込み処理と並行して行う請求項6に記載の走査回路。前記画素は、前記電気光学素子を駆動する駆動トランジスタのゲート電位の初期化電位を基準として当該初期化電位から前記駆動トランジスタの閾値電圧を減じた電位に向かって、前記駆動トランジスタのソース電位を変化させる閾値補正の機能を有する請求項4に記載の走査回路。前記画素は、前記複数の走査信号による駆動の下に、信号の書込み処理に先立って前記閾値補正の処理を行う請求項8に記載の走査回路。前記複数の画素行の各画素は、前記閾値補正の処理を各画素行に共通の閾値補正期間に行う請求項9に記載の走査回路。電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを具備し、前記走査回路は、複数のシフト段が直列に接続されて成るシフトレジスタと、前記シフトレジスタの1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群とを備える表示装置。電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、複数のシフト段が直列に接続されて成るシフトレジスタを有し、前記画素アレイ部の各画素を走査する走査回路とを具備する表示装置の駆動に当たって、前記シフトレジスタの1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成し、前記複数の走査信号によって複数の画素行の単位で走査を行う表示装置の駆動方法。電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを具備し、前記走査回路は、複数のシフト段が直列に接続されて成るシフトレジスタと、前記シフトレジスタの1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群とを備える表示装置を有する電子機器。ところで、平面型表示装置や固体撮像装置の分野では、表示画像あるいは撮像画像の高精細化のためにより多画素化の要望が強い。そして、画素アレイ部の画素数が増えると、画素数に対応して走査回路を構成するシフトレジスタの段数も増える。しかし、シフトレジスタの段数が増えると、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模が大きくなる。そこで、本開示は、画素アレイ部の周辺回路の回路規模の縮小化を可能にする、シフトレジスタを用いて成る走査回路、当該走査回路を用いる表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器を提供することを目的とする。上記目的を達成するために、本開示は、複数のシフト段が直列に接続されて成るシフトレジスタを有する走査回路、当該走査回路を用いる表示装置、または、当該表示装置を有する電子機器において、前記シフトレジスタの1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する構成を採っている。上記構成の走査回路、当該走査回路を用いる表示装置、または、当該表示装置を有する電子機器において、複数の走査信号によって複数の画素行を単位として同時に走査を行うことになる。これにより、同時走査の単位となる行数をNとすると、シフトレジスタの段数は、シフト段毎に走査信号を生成し、画素行毎に走査する場合の1/Nとなるため、シフトレジスタの段数を大幅に削減できる。本開示によれば、シフトレジスタを有する走査回路において、シフトレジスタの段数を大幅に削減できるために、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模を縮小できる。以下、本開示の技術を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。なお、説明は以下の順序で行う。1.本開示が適用される有機EL表示装置1-1.システム構成1-2.基本的な回路動作1-3.書込み走査回路2.実施形態の説明3.適用例4.電子機器<1.本開示が適用される有機EL表示装置>[1-1.システム構成]図1は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、TFT薄膜トランジスタが用いられる。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子を、画素画素回路の発光素子として用いるアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明するものとする。図1に示すように、本適用例に係る有機EL表示装置10は、有機EL素子を含む複数の画素20と、当該画素20が行列状に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路40、電源供給走査回路50及び信号出力回路60等からなり、画素アレイ部30の各画素20を駆動する。ここで、有機EL表示装置10がカラー表示対応の場合は、カラー画像を形成する単位となる1つの画素単位画素は複数の副画素サブピクセルから構成され、この副画素の各々が図1の画素20に相当することになる。より具体的には、カラー表示対応の表示装置では、1つの画素は、例えば、赤色Red;R光を発光する副画素、緑色Green;G光を発光する副画素、青色Blue;B光を発光する副画素の3つの副画素から構成される。但し、1つの画素としては、RGBの3原色の副画素の組み合わせに限られるものではなく、3原色の副画素に更に1色あるいは複数色の副画素を加えて1つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色White;W光を発光する副画素を加えて1つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも1つの副画素を加えて1つの画素を構成したりすることも可能である。画素アレイ部30には、m行n列の画素20の配列に対して、行方向画素行の画素の配列方向に沿って走査線311~31mと電源供給線321~32mとが画素行毎に配線されている。更に、m行n列の画素20の配列に対して、列方向画素列の画素の配列方向に沿って信号線331~33nが画素列毎に配線されている。走査線311~31mは、書込み走査回路40の対応する行の出力端にそれぞれ接続されている。電源供給線321~32mは、電源供給走査回路50の対応する行の出力端にそれぞれ接続されている。信号線331~33nは、信号出力回路60の対応する列の出力端にそれぞれ接続されている。画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機EL表示装置10は、平面型フラット型のパネル構造となっている。画素アレイ部30の各画素20の駆動回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、図1に示すように、書込み走査回路40、電源供給走査回路50、及び、信号出力回路60についても、画素アレイ部30を形成する表示パネル基板70上に実装することができる。書込み走査回路40は、クロックパルスckに同期してスタートパルスspを順にシフト転送するシフトレジスタ回路等によって構成されている。この書込み走査回路40は、画素アレイ部30の各画素20への映像信号の信号電圧書込みに際して、走査線31311~31mに対して書込み走査信号WSWS1~WSmを順次供給することによって画素アレイ部30の各画素20を行単位で順番に走査線順次走査する。書込み走査回路40の具体的な構成については後で詳細に説明する。電源供給走査回路50は、クロックパルスckに同期してスタートパルスspを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路50は、書込み走査回路40による線順次走査に同期して、第1電源電位Vccpと当該第1電源電位Vccpよりも低い第2電源電位Viniとで切り替わることが可能な電源電位DSDS1~DSmを電源供給線32321~32mに供給する。後述するように、電源電位DSのVccp/Viniの切替えにより、画素20の発光/非発光の制御が行なわれる。信号出力回路60は、信号供給源図示せずから供給される輝度情報に応じた映像信号の信号電圧以下、単に信号電圧と記述する場合もあるVsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電位例えば、映像信号の黒レベルに相当する電位であり、後述する閾値補正処理の際に用いられる。信号出力回路60から出力される信号電圧Vsig/基準電圧Vofsは、信号線33331~33nを介して画素アレイ部30の各画素20に対して、書込み走査回路40による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路60は、信号電圧Vsigを行ライン単位で書き込む線順次書込みの駆動形態を採っている。画素回路図2は、画素画素回路20の具体的な回路構成の一例を示す回路図である。画素20の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21から成る。図2に示すように、画素20は、有機EL素子21と、有機EL素子21に電流を流すことによって当該有機EL素子21を駆動する駆動回路とによって構成されている。有機EL素子21は、全ての画素20に対して共通に配線所謂、ベタ配線された共通電源供給線34にカソード電極が接続されている。有機EL素子21を駆動する駆動回路は、駆動トランジスタ22、書込みトランジスタ23、保持容量24、及び、補助容量25を有する構成となっている。駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いることができる。但し、ここで示した、駆動トランジスタ22及び書込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。ここで、画素20内のトランジスタ、即ち、駆動トランジスタ22及び書込みトランジスタ23の少なくとも一方、好ましくは、両方のトランジスタ22,23として、周知のLDD構造のトランジスタが用いられる。LDD構造によれば、ドレイン領域の近傍での電界集中が小さくなるため、ホットキャリアの発生を抑えることが可能になる。駆動トランジスタ22は、一方の電極ソース/ドレイン電極が有機EL素子21のアノード電極に接続され、他方の電極ソース/ドレイン電極が電源供給線32321~32mに接続されている。書込みトランジスタ23は、一方の電極ソース/ドレイン電極が信号線33331~33nに接続され、他方の電極ソース/ドレイン電極が駆動トランジスタ22のゲート電極に接続されている。また、書込みトランジスタ23のゲート電極は、走査線31311~31mに接続されている。駆動トランジスタ22及び書込みトランジスタ23において、一方の電極とは、ソース/ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン/ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。保持容量24は、一方の電極が駆動トランジスタ22のゲート電極に接続され、他方の電極が駆動トランジスタ22の他方の電極、及び、有機EL素子21のアノード電極に接続されている。補助容量25は、一方の電極が有機EL素子21のアノード電極に、他方の電極が共通電源供給線34にそれぞれ接続されている。この補助容量25は、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量25は必須の構成要素ではなく、有機EL素子21の等価容量が十分に大きい場合は省略可能である。ここでは、補助容量25の他方の電極を共通電源供給線34に接続するとしているが、他方の電極の接続先としては、共通電源供給線34に限られるものではなく、固定電位のノードであればよい。補助容量25の他方の電極を固定電位のノードに接続することで、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。上記構成の画素20において、書込みトランジスタ23は、書込み走査回路40から走査線31を通してゲート電極に印加されるHighアクティブの書込み走査信号WSに応答して導通状態となる。これにより、書込みトランジスタ23は、信号線33を通して信号出力回路60から供給される、輝度情報に応じた映像信号の信号電圧Vsigまたは基準電圧Vofsをサンプリングして画素20内に書き込む。この書き込まれた信号電圧Vsigまたは基準電圧Vofsは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量24に保持される。駆動トランジスタ22は、電源供給線32321~32mの電源電位DSが第1電源電位Vccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ22は、電源供給線32から電流の供給を受けて有機EL素子21を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ22は、飽和領域で動作することにより、保持容量24に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給し、当該有機EL素子21を電流駆動することによって発光させる。駆動トランジスタ22は更に、電源電位DSが第1電源電位Vccpから第2電源電位Viniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ22は、有機EL素子21への駆動電流の供給を停止し、有機EL素子21を非発光状態にする。すなわち、駆動トランジスタ22は、有機EL素子21の発光/非発光を制御するトランジスタとしての機能をも併せ持っている。この駆動トランジスタ22のスイッチング動作により、有機EL素子21が非発光状態となる期間非発光期間を設け、有機EL素子21の発光期間と非発光期間の割合デューティを制御することができる。このデューティ制御により、1表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。電源供給走査回路50から電源供給線32を通して選択的に供給される第1,第2電源電位Vccp,Viniのうち、第1電源電位Vccpは有機EL素子21を発光駆動する駆動電流を駆動トランジスタ22に供給するための電源電位である。また、第2電源電位Viniは、有機EL素子21に対して逆バイアスを掛けるための電源電位である。この第2電源電位Viniは、基準電圧Vofsよりも低い電位、例えば、駆動トランジスタ22の閾値電圧をVthとするときVofs-Vthよりも低い電位、好ましくは、Vofs-Vthよりも十分に低い電位に設定される。[1-2.基本的な回路動作]続いて、上記構成の有機EL表示装置10の基本的な回路動作について、図3のタイミング波形図を基に図4及び図5の動作説明図を用いて説明する。尚、図4及び図5の動作説明図では、図面の簡略化のために、書込みトランジスタ23をスイッチのシンボルで図示している。図3のタイミング波形図には、走査線31の電位書込み走査信号WS、電源供給線32の電位電源電位DS、信号線33の電位Vsig/Vofs、駆動トランジスタ22のゲート電位Vg及びソース電位Vsのそれぞれの変化を示している。前表示フレームの発光期間図3のタイミング波形図において、時刻t11以前は、前の表示フレームにおける有機EL素子21の発光期間となる。この前表示フレームの発光期間では、電源供給線32の電位DSが第1電源電位以下、高電位と記述するVccpにあり、また、書込みトランジスタ23が非導通状態にある。このとき、駆動トランジスタ22は飽和領域で動作するように設計されている。これにより、図4Aに示すように、駆動トランジスタ22のゲート-ソース間電圧Vgsに応じた駆動電流ドレイン-ソース間電流Idsが、電源供給線32から駆動トランジスタ22を通して有機EL素子21に供給される。従って、有機EL素子21が駆動電流Idsの電流値に応じた輝度で発光する。閾値補正準備期間時刻t11になると、線順次走査の新しい表示フレーム現表示フレームに入る。そして、図4Bに示すように、電源供給線32の電位DSが高電位Vccpから、信号線33の基準電圧Vofsに対してVofs-Vthよりも十分に低い第2電源電位以下、低電位と記述するViniに切り替わる。ここで、有機EL素子21の閾値電圧をVthel、共通電源供給線34の電位カソード電位をVcathとする。このとき、低電位ViniをVini<VthelVcathとすると、駆動トランジスタ22のソース電位Vsが低電位Viniにほぼ等しくなるために、有機EL素子21は逆バイアス状態となって消光する。次に、時刻t12で走査線31の電位WSが低電位側から高電位側に遷移することで、、図4Cに示すように、書込みトランジスタ23が導通状態となる。このとき信号出力回路60から信号線33に対して基準電圧Vofsが供給された状態にあるために、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsになる。また、駆動トランジスタ22のソース電位Vsは、基準電圧Vofsよりも十分に低い電位、即ち、低電位Viniにある。このとき、駆動トランジスタ22のゲート-ソース間電圧VgsはVofs-Viniとなる。ここで、Vofs-Viniが駆動トランジスタ22の閾値電圧Vthよりも大きくないと、後述する閾値補正処理を行うことができないために、Vofs-Vini>Vthなる電位関係に設定する必要がある。このように、駆動トランジスタ22のゲート電位Vgを基準電圧Vofsに固定し、かつ、ソース電位Vsを低電位Viniに固定して確定させて初期化する処理が、後述する閾値補正処理閾値補正動作を行う前の準備閾値補正準備の処理である。従って、基準電圧Vofs及び低電位Viniが、駆動トランジスタ22のゲート電位Vg及びソース電位Vsの各初期化電位となる。閾値補正期間次に、時刻t13で、図4Dに示すように、電源供給線32の電位DSが低電位Viniから高電位Vccpに切り替わると、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Vgから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けて駆動トランジスタ22のソース電位Vsが上昇を開始する。ここでは、便宜上、駆動トランジスタ22のゲート電位Vgの初期化電位Vofsを基準とし、当該初期化電位Vofsから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けてソース電位Vsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ22のゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに収束する。この閾値電圧Vthに相当する電圧は保持容量24に保持される。尚、閾値補正処理を行う期間閾値補正期間において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線34の電位Vcathを設定しておくこととする。次に、時刻t14で、走査線31の電位WSが低電位側に遷移することで、図5Aに示すように、書込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲート電極が信号線33から電気的に切り離されることによってフローティング状態になる。しかし、ゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。従って、駆動トランジスタ22にドレイン-ソース間電流Idsは流れない。信号書込み移動度補正期間次に、時刻t15で、図5Bに示すように、信号線33の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切り替わる。続いて、時刻t16で、走査線31の電位WSが高電位側に遷移することで、図5Cに示すように、書込みトランジスタ23が導通状態になって映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。この書込みトランジスタ23による信号電圧Vsigの書込みにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigになる。そして、映像信号の信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持された閾値電圧Vthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。このとき、有機EL素子21は、カットオフ状態ハイインピーダンス状態にある。従って、映像信号の信号電圧Vsigに応じて電源供給線32から駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsは、有機EL素子21の等価容量及び補助容量25に流れ込む。これにより、有機EL素子21の等価容量及び補助容量25の充電が開始される。有機EL素子21の等価容量及び補助容量25が充電されることにより、駆動トランジスタ22のソース電位Vsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきがキャンセルされており、駆動トランジスタ22のドレイン-ソース間電流Idsは当該駆動トランジスタ22の移動度μに依存したものとなる。尚、駆動トランジスタ22の移動度μは、当該駆動トランジスタ22のチャネルを構成する半導体薄膜の移動度である。ここで、映像信号の信号電圧Vsigに対する保持容量24の保持電圧Vgsの比率、即ち、書込みゲインGが1理想値であると仮定する。すると、駆動トランジスタ22のソース電位VsがVofs-VthΔVの電位まで上昇することで、駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig-VofsVth-ΔVとなる。すなわち、駆動トランジスタ22のソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧Vsig-VofsVthから差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用する。換言すれば、ソース電位Vsの上昇分ΔVは、保持容量24に対して負帰還がかけられたことになる。従って、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。このように、駆動トランジスタ22に流れるドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート‐ソース間電圧Vgsに負帰還をかけることで、駆動トランジスタ22のドレイン-ソース間電流Idsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ22の移動度μの画素毎のばらつきを補正する移動度補正処理である。より具体的には、駆動トランジスタ22のゲート電極に書き込まれる映像信号の信号振幅Vin=Vsig-Vofsが高い程ドレイン-ソース間電流Idsが大きくなるため、負帰還の帰還量ΔVの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Vinを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔVは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。発光期間次に、時刻t17で、走査線31の電位WSが低電位側に遷移することで、図5Dに示すように、書込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲート電極は、信号線33から電気的に切り離されるためにフローティング状態になる。ここで、駆動トランジスタ22のゲート電極がフローティング状態にあるときは、駆動トランジスタ22のゲート-ソース間に保持容量24が接続されていることにより、駆動トランジスタ22のソース電位Vsの変動に連動してゲート電位Vgも変動する。このように、駆動トランジスタ22のゲート電位Vgがソース電位Vsの変動に連動して変動する動作が、換言すれば、保持容量24に保持されたゲート-ソース間電圧Vgsを保ったまま、ゲート電位Vg及びソース電位Vsが上昇する動作がブートストラップ動作である。このブートストラップ動作の詳細については後述する。駆動トランジスタ22のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ22のドレイン-ソース間電流Idsが有機EL素子21に流れ始めることにより、当該電流Idsに応じて有機EL素子21のアノード電位が上昇する。そして、有機EL素子21のアノード電位がVthelVcathを越えると、有機EL素子21に駆動電流が流れ始めるため有機EL素子21が発光を開始する。また、有機EL素子21のアノード電位の上昇は、即ち、駆動トランジスタ22のソース電位Vsの上昇に他ならない。そして、駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。このとき、ブートストラップゲインが1理想値であると仮定した場合、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ22のゲート‐ソース間電圧Vgsは、Vsig-VofsVth-ΔVで一定に保持される。そして、時刻t18で信号線33の電位が映像信号の信号電圧Vsigから基準電圧Vofsに切り替わる。以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Vsigの書込み信号書込み、及び、移動度補正の各処理動作は、1水平走査期間1Hにおいて実行される。また、信号書込み及び移動度補正の各処理動作は、時刻t16-t17の期間において並行して実行される。分割閾値補正尚、ここでは、閾値補正処理を1回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う1H期間に加えて、当該1H期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって1水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、1水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。閾値キャンセルの原理ここで、駆動トランジスタ22の閾値キャンセル即ち、閾値補正の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式1で与えられる一定のドレイン-ソース間電流駆動電流Idsが供給される。Ids=1/2μW/LCoxVgs-Vth2......1ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。図6Aに、駆動トランジスタ22のドレイン-ソース間電流Ids対ゲート-ソース間電圧Vgsの特性を示す。図6Aの特性図に示すように、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきに対するキャンセル処理補正処理を行わないと、閾値電圧VthがVth1のときに、ゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds1になる。これに対して、閾値電圧VthがVth2Vth2>Vth1のとき、同じゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds2Ids2<Ids1になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート-ソース間電圧Vgsが一定であってもドレイン-ソース間電流Idsが変動する。一方、上記構成の画素画素回路20では、先述したように、発光時の駆動トランジスタ22のゲート-ソース間電圧VgsはVsig-VofsVth-ΔVである。従って、これを式1に代入すると、ドレイン-ソース間電流Idsは、次式2で表される。Ids=1/2μW/LCoxVsig-Vofs-ΔV2......2すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン-ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化等により、駆動トランジスタ22の閾値電圧Vthが画素毎に変動したとしても、ドレイン-ソース間電流Idsが変動しないために、有機EL素子21の発光輝度を一定に保つことができる。移動度補正の原理次に、駆動トランジスタ22の移動度補正の原理について説明する。図6Bに、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。画素Aと画素Bで移動度μにばらつきがある状態で、駆動トランジスタ22のゲート電極に対して、例えば両画素A,Bに同レベルの信号振幅Vin=Vsig-Vofsを書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン-ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン-ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン-ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティ一様性が損なわれる。ここで、先述した式1のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン-ソース間電流Idsが大きくなる。従って、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図6Bに示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Bの帰還量ΔV2に比べて大きい。そこで、移動度補正処理によって駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート-ソース間電圧Vgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン-ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン-ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン-ソース間電流Ids1と画素Bのドレイン-ソース間電流Ids2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン-ソース間電流Idsの減少量が大きくなる。従って、駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVで、ゲート-ソース間電圧Vgsに負帰還をかけることで、移動度μの異なる画素のドレイン-ソース間電流Idsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsに応じた帰還量補正量ΔVで、駆動トランジスタ22のゲート-ソース間電圧Vgsに対して、即ち、保持容量24に対して負帰還をかける処理が移動度補正処理となる。[1-3.書込み走査回路]ここで、書込み走査回路40の一般的な構成について参考例として説明する。図7は、参考例に係る書込み走査回路40Aの構成の概略を示すブロック図である。図7に示すように、書込み走査回路40Aは、画素アレイ部30の画素行の数に対応した複数のシフト段転送段/単位回路が直列に接続されて成るシフトレジスタ41を有する。ここでは、図面の簡略化のために、i-1段目、i段目、i1段目のシフト段41i1,41i,41i1を図示している。シフトレジスタ41を構成するシフト段の段数は、画素アレイ部30の行数垂直方向の画素数に対応して設定されている。シフト段41i1,41i,41i1の各々のシフト信号は、次段のシフト段に供給されるとともに、論理回路群42の対応する論理回路42i1,42i,42i1の入力となる。論理回路42i1,42i,42i1は、シフト段41i1,41i,41i1の各シフト信号を基に、画素アレイ部30の対応する画素行の走査信号wsi1,wsi,wsi1を生成する。これら走査信号wsi1,wsi,wsi1は、バッファ回路群43の対応するバッファ回路43i1,43i,43i1を介して、最終的な走査信号WSi1,WSi,WSi1として画素アレイ部30の対応する画素行の走査線31i1,31i,31i1に与えられる。走査信号WSi1,WSi,WSi1は、図8のタイミング波形図に示すように、2連のパルス波形として生成される。前半のパルスの期間では、閾値補正処理が行われる。後半のパルスの期間では、信号電圧Vsigの書込み処理及び移動度補正処理が並行して行われる。これら走査信号WSi1,WSi,WSi1は、書込み走査回路40Aから1H周期で順次出力される。上述したように、参考例に係る書込み走査回路40Aは、シフトレジスタ41が、画素アレイ部30の行数に対応した段数のシフト段から成り、各シフト段から出力されるシフト信号を基に、画素行毎に順に走査信号WSを生成する構成となっている。そのため、画素アレイ部30の行数垂直方向の画素数が増えると、行数に対応して書込み走査回路40Aを構成するシフトレジスタ41の段数も増える。そして、シフトレジスタ41の段数が増えると、書込み走査回路40Aの回路規模、ひいては、画素アレイ部30の周辺回路の回路規模が大きくなる。<2.実施形態の説明>上述した参考例に係る書込み走査回路40Aの問題点に鑑みて為されたのが、以下に説明する本開示の実施形態に係る書込み走査回路40Bである。図9は、本開示の実施形態に係る書込み走査回路40Bの構成の概略を示すブロック図であり、図中、図7と同等部位には同一符号を付して示している。先述した参考例に係る書込み走査回路40Aは、シフトレジスタ41が画素アレイ部30の行数に対応した数のシフト段によって構成されている。これに対して、本実施形態に係る書込み走査回路40Bは、シフトレジスタ41が画素アレイ部30の行数の例えば半分に対応した数のシフト段が直列に接続された構成となっている。ここでは、図面の簡略化のために、画素アレイ部30のi-1行目とi行目、及び、i1行目とi2行目にそれぞれ対応するj段目、j1段目のシフト段転送段/単位回路41j,41j1を図示している。j段目のシフト段41jは、前段のシフト段41j1の出力信号シフト信号をシフトし、自段のシフト信号として次段のシフト段41j1に供給するとともに、対応する2つの論理回路42i1,42iにそれぞれ供給する。j1段目のシフト段は、j段目のシフト段41jの出力信号をシフトし、自段のシフト信号として次段のシフト段41j2に供給するとともに、対応する2つの論理回路42i1,42i2にそれぞれ供給する。論理回路群42において、論理回路42i1,42i,42i1,42i2は、シフト段41j,41j1の各シフト信号を基に、画素アレイ部30の対応する画素行の走査信号wsi1,wsi,wsi1,wsi2を生成する。これらの走査信号wsi1,wsi,wsi1,wsi2は、バッファ回路群43の対応するバッファ回路43i1,43i,43i1,43i2を介して、最終的な走査信号WSi1,WSi,WSi1,WSi2として対応する画素行の走査線31i1,31i,31i1,31i2に与えられる。ここで、図10に示すように、画素2020R,20G,20Bは、画素列単位で信号線33k1,33k33k1に接続されているため、画素行毎に異なるタイミングで信号電圧Vsigの書込みが行われる必要がある。換言すれば、信号電圧Vsigの書込みを行う2行分の走査信号、即ち、走査信号WSi1と走査信号WSi、走査信号WSi1と走査信号WSi2はそれぞれ異なるタイミングでアクティブになる必要がある。このような理由から、論理回路42i1と論理回路42i、論理回路42i1と論理回路42i2はそれぞれ異なるタイミングでアクティブになる走査信号WSを生成するために異なる回路構成となっている。論理回路群42の各論理回路の具体的な回路構成については、後で詳細に説明する。このように、シフトレジスタ41の1つのシフト段から出力されるシフト信号を基に複数の走査信号、本例では2つの走査信号を生成することで、当該2つの走査信号によって2つの画素行を単位として走査が行われる。そして、2つの画素行の各画素に対して2つの走査信号に応答して信号電圧Vsigをそれぞれ書き込むことになる。図10には、i-1行目、i行目に対応する2つの走査信号WSi1,WSiと2つの画素行の各画素との関係を示している。因みに、信号出力回路60は、例えば、セレクタスイッチの集合から成る、所謂、セレクタ方式を採っている。信号出力回路60の各セレクタスイッチは、RGBの画素副画素に対応する3つのMOSスイッチSWR,SWG,SWBを単位として構成されている。このセレクタ方式を採る場合、信号出力回路60には、表示パネル20の外部からデータ線61を通して各画素20R,20G,20Bの信号電圧VsigR,VsigG,VsigBが時系列で入力される。そして、信号出力回路60は、1本のデータ線61を通してパネル外部から入力される時系列の信号を時分割にて信号線33...,33k1,33k33k1,...に書き込む。図11に、i-1行目、i行目に対応する2つの走査信号WSi1,WSiのタイミング関係を示す。2つの走査信号WSi1,WSiは共に2連のパルス波形として生成される。そして、論理回路42i1と論理回路42iの後述する回路構成の違いにより、走査信号WSi1,WSiは、閾値補正を行うための前半のパルスについては同じタイミングで生成される。これにより、i-1行目、i行目の画素行の各画素20は、後半のパルスに基づく信号書込み処理に先立って、閾値補正の処理を各画素行に共通の閾値補正期間に行うことになる。一方、信号電圧Vsigの書込みを行うための後半のパルスについては、先述したように、同一の信号線33を通して信号電圧Vsigを書き込む必要があることから、Δtの期間だけずれた状態時間差もった状態で生成される。これにより、2つの走査信号WSi1,WSiは、i-1行目、i行目の画素行の各画素20に対して画素行間でΔtの時間差をもって信号電圧Vsigを書き込むことになる。このとき、先述した図3に基づく基本的な回路動作の場合と同様に、移動度補正の処理を、信号電圧Vsigの書込み処理と並行して行うことになる。図11において、走査信号WSi1に基づく信号書込み移動度補正期間を信号書込み移動度補正期間1とし、走査信号WSiに基づく信号書込み移動度補正期間を信号書込み移動度補正期間2としている。以上説明したように、シフトレジスタ41の1つのシフト段から出力されるシフト信号を基に複数の走査信号を生成し、当該複数の走査信号によって複数の画素行を単位として同時に走査を行うことで、次のような作用、効果を奏することができる。すなわち、同時走査の単位となる行数をN本例の場合、N=2とすると、シフトレジスタ41の段数は、シフト段毎に走査信号を生成し、画素行毎に走査する場合の1/Nとなるため、シフトレジスタ41の段数を大幅に削減できる。その結果、書込み走査回路40の回路規模、ひいては、画素アレイ部30の周辺回路の回路規模を縮小できるため、表示パネル70の小型化を図ることができる。ここで、信号書込み移動度補正期間1,2を2つの画素行間で時間的にずらすと、そのずれの時間Δtだけ2つの画素行間で発光期間が、発光期間1,2という具合に異なるため輝度差が生じることになる。そこで、2つの画素行の発光期間1,2の差、即ち、信号書込み移動度補正期間1,2のずれの時間Δtを発光期間の1/100以内以下とする。このようにすることで、2つの画素行に属する画素の画素行間の輝度差が1以下となる。一般的に、輝度差が1以下となると、その輝度差は視認できないとされている。従って、2つの画素行間の輝度差が視認できないため、信号書込み移動度補正期間1,2を2つの画素行間で時間的にずらすことに伴う発光期間の差が視認上問題になることはない。また、シフトレジスタ41の1つのシフト段を2つの画素行に対して共通化することにより、1Hの期間を長くとることができる。具体的には、参考例に係る書込み走査回路40Aの場合は、図12Aに示すように、1ライン画素行毎に1H周期で走査信号WSが生成される。これに対して、本実施形態に係る書込み走査回路40Bの場合は、図12Bに示すように、2ライン毎に1H周期で走査信号WSが生成される。従って、1つのシフト段を2つの画素行に対して共通化することで、1Hの期間を長くとることができる。このとき、1Hの期間を1ライン毎に1H周期で走査信号WSを生成する参考例の場合と同じ長さで良いとした場合、1H期間で2つの画素行を同時に駆動できることになるため、参考例の場合の2倍の速度で駆動する、所謂、倍速駆動が可能になる。続いて、実施形態に係る書込み走査回路40Bの具体的な回路構成、より具体的には、論理回路群42の具体的な回路構成について、図13を用いて説明する。図13は、実施形態に係る書込み走査回路40Bの論理回路群42の回路構成の一例を示すブロック図であり、図中、図9と同等部位には同一符号を付して示している。ここでは、論理回路群42における、画素アレイ部30のi-1行目~i2行目の画素行に対応する4つの論理回路42i1,42i,42i1,42i2の回路構成を示している。先述したように、1つのシフト段の出力信号シフト信号に基づいて2つの画素行に対応する2つの走査信号を生成する2つの論理回路は互いに異なる回路構成を採ることになる。具体的には、シフト段41jのシフト信号srjに基づいて2つの走査信号wsi1,wsiを生成する論理回路42i1と論理回路42iとは異なる回路構成となっている。また、シフト段41j1のシフト信号srj1に基づいて2つの走査信号wsi1,wsi2を生成する論理回路42i1と論理回路42i2とは異なる回路構成となっている。但し、論理回路42i1と論理回路42i1、論理回路42iと論理回路42i2とは同じ回路構成となっている。以下に、具体的な回路構成について説明する。論理回路42i1は、2入力の2つのNAND回路421,422によって構成されている。NAND回路421は、シフト段41jのシフト信号srjを一方の入力とし、第1のイネーブル信号wsen1を他方の入力としている。NAND回路422は、NAND回路421の出力信号を一方の入力としている。論理回路42iは、インバータ回路423、2入力のNOR回路424、及び、2入力の3つのNAND回路425~427によって構成されている。インバータ回路423は、シフト段41j1のシフト信号srj1の論理極性を反転する。NOR回路424は、シフト段41jのシフト信号srjを一方の入力とし、インバータ回路423を経たシフト段41j1のシフト信号srj1を他方の入力とする。NAND回路425は、NOR回路424の出力信号を一方の入力とし、第2のイネーブル信号wsen2を他方の入力とする。NAND回路425の出力信号は、論理回路42i1に対してNAND回路422の他方の入力として供給される。NAND回路426は、NOR回路424の出力信号を一方の入力とし、第3のイネーブル信号wsen3を他方の入力とする。そして、論理回路42i1において、NAND回路421,425の各出力信号を2入力とするNAND回路422は、これら2入力を論理演算することによってi-1行目の走査信号WSi1の基となる走査信号wsi1を生成する。また、論理回路42iにおいて、論理回路42i1のNAND回路421の出力信号と、NAND回路426の出力信号とを2入力とするNAND回路427は、これら2入力を論理演算することによってi行目の走査信号WSiの基となる走査信号wsiを生成する。先述したように、論理回路42i1は、論理回路42i1と同じ回路構成となっており、論理回路42i2は、論理回路42iと同じ回路構成となっている。すなわち、論理回路42i1は、2入力の2つのNAND回路421,422によって構成されている。また、論理回路42i2は、インバータ回路423、2入力のNOR回路424、及び、2入力の3つのNAND回路425~427によって構成されている。そして、シフト段41j1のシフト信号srj1、次段のシフト段41j2のシフト信号srj、及び、第1~第3のイネーブル信号wsen1,wsen2,wsen3に基づいて、論理回路42i1はi1行目の走査信号WSi1の基となる走査信号wsi1を生成する。また、論理回路42i2はi2行目の走査信号WSi2の基となる走査信号wsi2を生成する。図14に、図13の各部の信号、具体的には、シフト段41j,41j1の各シフト信号srj,srj1、第1~第3のイネーブル信号wsen1,wsen2,wsen3、及び、走査信号wsi1,wsiのタイミング関係を示す。尚、ここでは、閾値補正を信号書込み移動度補正と共に行う1H期間に加えて、当該1H期間に先行する例えば3H期間に亘って分割して閾値補正処理を合計4回実行する分割閾値補正の駆動法を実行する場合のタイミング関係を示している。図14のタイミング波形図から明らかなように、第1のイネーブル信号wsen1は、1回目乃至4回目の閾値補正期間を決めるパルス信号として用いられている。第2のイネーブル信号wsen2は、前の行...,i-1,i1,...の信号書込み移動度補正期間を決めるパルス信号として用いられている。第3のイネーブル信号wsen3は、後の行...,i,i2,...の信号書込み移動度補正期間を決めるパルス信号として用いられている。上述した論理回路群42の各論理回路の回路構成によれば、簡単な論理回路ゲートの組み合わせにより、1つのシフト段のシフト信号を基に、複数の画素行、例えば2つの画素行に対応する2つの走査信号を生成することができる。これにより、本例の場合、シフトレジスタ41のシフト段の段数を、シフト段毎に走査信号を生成する場合の1/2に削減可能となるために、書込み走査回路40の回路規模の縮小化に寄与できる。<3.適用例>上記実施形態では、本開示の技術が適用される走査回路として、書込み走査回路40を例に挙げて説明したが、電源供給走査回路50を含む、表示装置に用いられる走査回路全般に対して適用可能である。また、表示装置に用いられる走査回路に限らず、例えば固体撮像装置に用いられる走査回路に対しても適用可能である。尚、上記実施形態の場合は、電源供給走査回路50から電源供給線32に与えられる電位DSは、図8のタイミング波形図から明らかなように、閾値補正期間の開始タイミングを決めるのに用いられており、また、閾値補正期間は2つの画素行間で同じ期間となっている。従って、上記実施形態の場合は、書込み走査回路40のように、シフトレジスタの後段に論理回路群を設けて異なるタイミングで2つの走査信号を生成する必要はない。換言すれば、この場合の電源供給走査回路50に対しては、本開示の技術を適用する必要がない。但し、電源供給走査回路50から電源供給線32に与えられる電位DSについて、書込み走査回路40による異なる2つの信号書込み移動度補正期間に対応させて電位DSを変化させる構成を採る場合がある。かかる構成を採る場合に、書込み走査回路40と同様に、電源供給走査回路50を構成するシフトレジスタの後段に論理回路群を設けることで、1つのシフト段のシフト信号を基に、複数の画素行に対応する複数の走査信号を生成するようにすることができる。また、上記実施形態では、画素回路が閾値補正機能及び移動度補正機能の両機能を有する場合を前提として説明したが、本開示の技術は、両機能を持たない画素回路や、閾値補正機能のみを持つ画素回路や、移動度補正機能のみを持つ画素回路に対しても同様に適用可能である。更に、上記実施形態では、画素20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。具体的には、本開示は、無機EL素子、LED素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子発光素子を用いた表示装置全般に対して適用可能である。<4.電子機器>以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部表示装置に適用できる。一例として、図15~図19に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。このように、あらゆる分野の電子機器の表示部として本開示による表示装置を用いることで、各種の電子機器の小型化に寄与できる。すなわち、先述した実施形態の説明から明らかなように、本開示による走査回路を用いた表示装置によれば、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模を縮小できるため、表示パネルの小型化を図ることができる。従って、各種の電子機器において、その表示部として本開示による表示装置表示パネルを用いることで機器の小型化に寄与できる。本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPCフレキシブルプリントサーキット等が設けられていてもよい。以下に、本開示が適用される電子機器の具体例について説明する。図15は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本開示による表示装置を用いることにより作製される。図16は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、Aは表側から見た斜視図、Bは裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本開示による表示装置を用いることにより作製される。図17は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本開示による表示装置を用いることにより作製される。図18は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本開示による表示装置を用いることにより作製される。図19は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、Aは開いた状態での正面図、Bはその側面図、Cは閉じた状態での正面図、Dは左側面図、Eは右側面図、Fは上面図、Gは下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部ここではヒンジ部143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含んでいる。そして、ディスプレイ144やサブディスプレイ145として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。"