"半導体基板に形成された複数のスイッチング素子と、前記半導体基板の上に、前記スイッチング素子に対応して配置され、対応するスイッチング素子に接続された反射電極と、前記反射電極の上面及び端面を覆い、前記反射電極の間の領域において、前記反射電極の底面と同じか、該底面よりも低い位置に上面が配置されているカバー絶縁膜と、前記反射電極の間の前記カバー絶縁膜の上に配置され、上面が、前記反射電極の上面よりも高い位置に配置されている遮光膜とを有するアクティブマトリクス基板。さらに、前記反射電極の下地表面を画定する下地絶縁膜と、前記下地絶縁膜に形成され、前記反射電極が形成されていない領域と整合する平面形状を有する溝とを有し、前記カバー絶縁膜は、前記溝の側面及び底面を覆い、前記溝の底面を覆っている部分の上面が、前記反射電極の底面よりも低い位置に配置されており、前記遮光膜の底面が、前記反射電極の底面よりも低い位置に配置されている請求項1に記載のアクティブマトリクス基板。請求項1または2に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板の、前記カバー絶縁膜及び前記遮光膜の上に配置された第1の配向膜と、前記アクティブマトリクス基板の前記配向膜に対向する対向基板と、前記対向基板に形成された透明電極と、前記対向基板の、前記アクティブマトリクス基板に対向する表面に形成された第2の配向膜と、前記第1の配向膜と前記第2の配向膜との間に挟持された液晶層とを有する反射型液晶表示装置。半導体基板の上に複数のスイッチング素子を形成する工程と、前記スイッチング素子を覆うように、前記半導体基板の上に下地絶縁膜を形成する工程と、前記下地絶縁膜内に、前記スイッチング素子にそれぞれ接続された複数の導電部材を形成する工程と、前記下地絶縁膜及び前記導電部材の上に、反射電極膜を形成する工程と、前記反射電極膜及び前記下地絶縁膜に、前記反射電極膜の底面よりも深い位置まで達する溝を形成することにより、前記反射電極膜をパターニングして、前記導電部材に対応する反射電極に分離する工程と、前記反射電極の上面、前記溝の側面及び底面を覆い、前記溝の形状が反映された凹部を上面に有するカバー絶縁膜を形成する工程と、カバー絶縁膜の上面の前記凹部を、遮光膜で埋め込む工程とを有するアクティブマトリクス基板の製造方法。前記凹部の底面が、前記反射電極膜の底面よりも低い位置に配置されている請求項4に記載のアクティブマトリクス基板の製造方法。反射電極の下方に遮光膜を配置する場合、製造工程数の増加を防止するために、遮光膜を各種配線と同一の工程で形成することが好ましい。また、スイッチング素子と反射電極とを接続する導電プラグが、遮光膜が配置される配線層を厚さ方向に貫通する。遮光膜を、これらの配線や導電プラグから絶縁する必要があるため、遮光膜を配置することができる領域が制約されてしまう。反射電極と同一層内にガードリングを形成する場合、相互に隣り合う反射電極の間に、反射電極とガードリングとの絶縁を確保するための2本の溝を形成しなければならない。2本の溝は、フォトリソグラフィで形成可能な最小線幅より細くすることが困難である。このため、画素ピッチを縮小する場合、ガードリングを配置することが困難になる。また、反射電極とガードリングとの間の隙間を通って、光が侵入してしまう。本発明の一観点によると、半導体基板に形成された複数のスイッチング素子と、前記半導体基板の上に、前記スイッチング素子に対応して配置され、対応するスイッチング素子に接続された反射電極と、前記反射電極の上面及び端面を覆い、前記反射電極の間の領域において、前記反射電極の底面と同じか、該底面よりも低い位置に上面が配置されているカバー絶縁膜と、前記反射電極の間の前記カバー絶縁膜の上に配置され、上面が、前記反射電極の上面よりも高い位置に配置されている遮光膜とを有するアクティブマトリクス基板が提供される。本発明の他の観点によると、上記アクティブマトリクス基板と、前記アクティブマトリクス基板の、前記カバー絶縁膜及び前記遮光膜の上に配置された第1の配向膜と、前記アクティブマトリクス基板の前記配向膜に対向する対向基板と、前記対向基板に形成された透明電極と、前記対向基板の、前記アクティブマトリクス基板に対向する表面に形成された第2の配向膜と、前記第1の配向膜と前記第2の配向膜との間に挟持された液晶層とを有する反射型液晶表示装置が提供される。本発明のさらに他の観点によると、半導体基板の上に複数のスイッチング素子を形成する工程と、前記スイッチング素子を覆うように、前記半導体基板の上に下地絶縁膜を形成する工程と、前記下地絶縁膜内に、前記スイッチング素子にそれぞれ接続された複数の導電部材を形成する工程と、前記下地絶縁膜及び前記導電部材の上に、反射電極膜を形成する工程と、前記反射電極膜及び前記下地絶縁膜に、前記反射電極膜の底面よりも深い位置まで達する溝を形成することにより、前記反射電極膜をパターニングして、前記導電部材に対応する反射電極に分離する工程と、前記反射電極の上面、前記溝の側面及び底面を覆い、前記溝の形状が反映された凹部を上面に有するカバー絶縁膜を形成する工程と、カバー絶縁膜の上面の前記凹部を、遮光膜で埋め込む工程とを有するアクティブマトリクス基板の製造方法が提供される。反射電極の上面よりも高い位置に上面を有する遮光膜を配置することにより、反射電極の間を通過する光の光量を低減させることができる。図1Aに、実施例によるLCOS表示装置の概略平面図を示す。半導体基板20の表示領域22の上に、対向基板21が重ねられている。半導体基板20の表示領域22以外の領域に、入出力パッド領域23、入出力回路領域24、DAコンバータ領域25、垂直走査回路領域26、画像信号転送回路領域27、及びデコーダ領域28が確保されている。これらの領域内に、種々の電子回路が形成されている。図1Bに、実施例1によるLCOS表示装置の表示領域の断面図を示す。シリコン等の半導体基板20の表層部に、素子分離絶縁膜30が形成されている。1つの画素に対して2つの活性領域が画定される。1つの画素に対応する2つの活性領域は、同一のp型ウェル31内に配置される。一方の活性領域に、nMOSトランジスタ等のスイッチング素子33が形成され、他方の活性領域に、キャパシタ34が形成される。スイッチング素子33は、ゲート電極33G、ゲート絶縁膜33I、ソース33S、及びドレイン33Dを含む。キャパシタ34は、下部電極34A、誘電体膜34C、及び上部電極34Bを含む。下部電極34Aは、半導体基板20の表層部に形成されたn型の不純物拡散領域で構成される。下部電極34Aの不純物のドーズ量は、例えば1×1015cm-2である。誘電体膜34C及び上部電極34Bは、それぞれスイッチング素子33のゲート絶縁膜33I及びゲート電極33Gと同時に形成される。ゲート絶縁膜33I及び誘電体膜34Cは、例えば厚さ2.0nmの酸化シリコン膜で形成される。ゲート電極33G及び上部電極34Bは、例えば厚さ180nmのポリシリコン膜で形成される。ゲート電極33G、ソース33S,ドレイン33D、上部電極34Bの上面に、ニッケル、コバルト等のシリサイド膜図示せずが形成されている。スイッチング素子33及びキャパシタ34を覆うように、半導体基板20の上に第1層間絶縁膜40が形成されている。第1層間絶縁膜40には、例えば酸化シリコンが用いられ、その厚さは、例えば700nmである。なお、第1層間絶縁膜40に、ポーラスシリカ等の低誘電率絶縁材料を用いてもよい。第1層間絶縁膜40内に、複数の導電プラグ41が形成されている。複数の導電プラグ41は、それぞれソース33S、ドレイン33D、上部電極34B等に接続される。なお、図1Bの断面には現れていないが、ゲート電極33G及び下部電極34Aにも、導電プラグ41が接続される。第1層間絶縁膜40及び導電プラグ41の上に、局所配線45、孤立配線46、及び第1遮光膜47が形成されている。これらの配線及び遮光膜は、例えば、基板側から順番に厚さ60nmのTi膜、厚さ30nmのTiN膜、厚さ350nmのアルミニウム銅AlCu合金膜、厚さ5nmのTi膜、厚さ70nmのTiN膜を含む積層構造を有する。局所配線45は、導電プラグ41を介して同一画素内のソース33Sと上部電極34Bとを接続する。孤立配線46は、導電プラグ41を介してドレイン領域33Dに接続される。第1遮光膜47は、導電プラグ41に接続されておらず、電気的にフローティング状態にされている。局所配線45、孤立配線46、第1遮光膜47、及び第1層間絶縁膜40の上に、第2層間絶縁膜50が形成されている。第2層間絶縁膜50は、例えば酸化シリコンで形成され、その厚さは750nmである。第2層間絶縁膜50内に、複数の導電プラグ51が形成されている。複数の導電プラグ51は、それぞれ局所配線45、孤立配線46に接続される。第2層間絶縁膜50及び導電プラグ51の上に、孤立配線55、データバスライン56、及び第2遮光膜57が形成されている。孤立配線55、データバスライン56、及び第2遮光膜57は、下層の第1遮光膜47等と同一の積層構造を有する。孤立配線55は、導電プラグ51を介して局所配線45に接続される。データバスライン56は、導電プラグ51、孤立配線46、及び導電プラグ41を介して、ドレイン33Dに接続される。第2遮光膜57は、電気的にフローティング状態にされている。第2層間絶縁膜50、孤立配線55、データバスライン56、及び第2遮光膜57の上に、下地絶縁膜60が形成されている。下地絶縁膜60は、例えば酸化シリコンで形成され、その厚さは750nmである。下地絶縁膜60内に、複数の導電プラグ61が形成されている。導電プラグ61は、孤立配線55及び導電プラグ51を介して、局所配線45に接続される。下地絶縁膜60の上に、導電プラグ61に対応して反射電極70が形成されている。反射電極70は、厚さ60nmのTi膜、厚さ30nmのTiN膜、及び厚さ250nmのAlCu合金膜が、この順番に積層された積層構造を有する。下地絶縁膜60の表層部に溝65が形成されている。溝65は、反射電極70が形成されていない領域に整合する平面形状を有する。すなわち、平面視において、溝65の側面は、反射電極70の端面と同じ位置に配置される。反射電極70の上面と端面、及び溝65の側面と底面が、カバー絶縁膜75で覆われている。カバー絶縁膜75は、例えば酸化シリコンで形成され、その厚さは100nmである。カバー絶縁膜75の上面には、反射電極70の端面、及び溝65の側面と底面の形状を反映した凹部が形成されている。この凹部が、第3遮光膜77で埋め込まれている。第3遮光膜77は、例えばタングステンで形成される。カバー絶縁膜75及び第3遮光膜77の上に、表面保護膜80が形成されている。表面保護膜80は、例えば酸化シリコンで形成され、その厚さは100nmである。表面保護膜80の上に、配向膜81が形成されている。配向膜81に対向するように、対向基板21が配置されている。対向基板21の、配向膜81に対向する表面に、透明共通電極100が形成され、その表面に配向膜101が形成されている。半導体基板20側の配向膜81と、対向基板21側の配向膜101との間に、液晶層110が挟持されている。液晶層110内の液晶分子は、電圧無印加時に垂直配向している。反射電極70と透明共通電極100との間に電圧を印加すると、液晶層110の配向状態が、水平配向に変わる。図2に、実施例によるLCOS表示装置の表示領域の等価回路図を示す。図の横方向に複数のゲートバスライン58が延在し、縦方向に複数のデータバスライン56が延在している。ゲートバスライン58に対応して、横方向に延びるコモンライン59が配置されている。ゲートバスライン58とデータバスライン56との交差箇所ごとに、1つの画素35が配置される。画素35は、スイッチング素子33、キャパシタ34、及び反射電極70を含む。スイッチング素子33のゲート電極及びドレインが、それぞれ対応するゲートバスライン58及びデータバスライン56に接続されている。スイッチング素子33のソースは、反射電極70に接続されるとともに、キャパシタ34を介してコモンライン59に接続される。ゲートバスライン58は、垂直走査回路領域26図1A内の走査回路に接続されている。データバスライン56は、画像信号転送回路領域27図1A内の回路に接続されている。コモンライン59には、接地電位が印加される。次に、図3A、図3B~図12A、図12Bを参照して、実施例によるアクティブマトリクス基板の製造方法について説明する。図3A、図4A、図12Aに、製造途中段階の基板の、2つの画素に対応する部分の断面図を示す。図3B、図4B、図12Bに、2つの画素の各パターンの平面レイアウトを示す。以下、表示領域22内の回路の製造工程について説明し、入出力回路領域24、DAコンバータ領域25、垂直走査回路領域26、画像信号転送回路領域27、及びデコーダ領域28内のCMOS回路の製造工程については、説明を省略する。なお、表示領域22内のスイッチング素子と、CMOS回路のnMOSトランジスタとは、同一工程で形成される。図3Aに示すように、半導体基板20の表層部に素子分離絶縁膜30を形成する。素子分離絶縁膜30の形成には、例えばシャロートレンチアイソレーションSTI法が適用される。1つの画素あたり、スイッチング素子用の活性領域と、キャパシタ用の活性領域とが画定される。スイッチング素子33及びキャパシタ34が形成される活性領域の表層部にp型不純物、例えばボロンを、ドーズ量3×1013cm-2の条件でイオン注入して、p型ウェル31を形成する。キャパシタ34が配置される活性領域の表層部に、n型不純物、例えばリンを、ドーズ量1×1015cm-2の条件でイオン注入して、下部電極34Aを形成する。例えば、温度1000°Cの分圧酸化により、活性領域の表面に、厚さ2.0nmのゲート絶縁膜33I及び誘電体膜34Cを形成する。さらに、化学気相成長CVDにより、厚さ180nmのポリシリコン膜を形成する。このポリシリコン膜をパターニングすることにより、ゲート電極33G及び上部電極34Bを形成する。ポリシリコン膜のパターニングには、Cl2、HBr系のエッチングガスを用いたドライエッチングが適用される。ゲート電極33Gをマスクとして、n型のエクステンション領域形成のためのイオン注入を行う。n型不純物のドーズ量は、例えば5×1013cm-2とする。このとき、ゲート電極33G及び上部電極34Bにもn型不純物が注入される。エクステンション領域形成後、ゲート電極33G及び上部電極34Bの側面に、サイドウォールスペーサを形成する。サイドウォールスペーサは、テトラエトキシシランTEOSを用いたCVDにより酸化シリコン膜を堆積させた後、CF4系ガスを用いた反応性イオネッチングRIEを行うことにより形成される。ゲート電極33Gとサイドウォールスペーサとをマスクとして、ソース33S及びドレイン33Dを形成するためのn型不純物のイオン注入を行う。n型不純物のドーズ量は、4×1015cm-2とする。このとき、ゲート電極33G及び上部電極34Bにも、n型不純物が注入される。これらのイオン注入後、1025°Cで3秒間の活性化アニールを行う。基板全面にコバルトまたはニッケルの金属膜を堆積させ、シリサイド反応を生じさせる。ソース33S、ドレイン33D、ゲート電極33G、及び上部電極34Bの上面に、金属シリサイド膜図示せずが形成される。その後、未反応金属膜を除去する。半導体基板20の上に、スイッチング素子33及びキャパシタ34を覆うように、第1層間絶縁膜40を形成する。第1の層間絶縁膜40の形成方法について、以下に説明する。まず、TEOSを用いたCVDにより、厚さ900nmの酸化シリコン膜を堆積させる。この酸化シリコン膜に、厚さが700nmになるまで化学機械研磨CMPを施す。これにより、表面が平坦化された第1層間絶縁膜40が形成される。第1層間絶縁膜40に、複数のビアホールを形成する。ビアホールの各々の平面形状は、一辺の長さが0.15μmの正方形である。ビアホールの形成には、例えばCF4系ガスを用いたドライエッチングが適用される。第1層間絶縁膜40の上面、及びビアホールの側面と底面に、厚さ20nmのTiN膜を堆積させ、その後、厚さ300nmのW膜を堆積させる。ビアホール内が、W膜で埋め込まれる。不要な部分のTiN膜及びW膜をCMPを用いて除去する。これにより、導電プラグ41が形成される。図3Bに示すように、ソース33S、ドレイン33D、ゲート電極33G、上部電極34B、及び下部電極34A内に、それぞれ導電プラグ41が配置される。相互に隣り合う2つの画素は、両者の境界線に関して線対称である。図3Bでは、境界線を挟んでキャパシタ34同士が隣り合う。1つの画素の形状及び大きさは、一辺の長さが6.5μmの正方形である。一例として、画素数が1200×800個の場合、表示領域22図1Aは、8mm×5mmの長方形になる。図4A及び図4Bに示すように、第1層間絶縁膜40及び導電プラグ41の上に、局所配線45、孤立配線46、第1遮光膜47、ゲートバスライン58、及びコモンライン59を形成する。これらの配線や遮光膜は、厚さ60nmのTi膜、厚さ30nmのTiN膜、厚さ350nmのAlCu合金膜、厚さ5nmのTi膜、及び厚さ70nmのTiN膜をこの順番に積層した後、パターニングすることにより形成される。各膜は、例えばスパッタリングにより成膜される。パターニングには、Cl2及びBCl3を含むガスを用いたドライエッチングが適用される。局所配線45は、導電プラグ41を介して、ソース33Sと上部電極34Bとを接続する。孤立配線46は、導電プラグ41を介してドレイン33Dに接続される。ゲートバスライン58は、導電プラグ41を介してゲート電極33Gに接続される。コモンライン59は、導電プラグ41を介して下部電極34Aに接続される。第1遮光膜47は、2つの画素の境界線を跨ぐように配置されている。ゲートバスライン58及びコモンライン59の線幅は、例えば0.240μmである。局所配線45の平面形状は、0.55μm×2μmの長方形である。孤立配線46の平面形状は、一辺の長さが0.55μmの正方形である。第1遮光膜47の平面形状は、4μm×4.9μmの長方形である。第1遮光膜47と局所配線45との間隔、第1遮光膜47とゲートバスライン58との間隔、及び第1遮光膜47とコモンライン59との間隔は、いずれも0.26μmである。図5A及び図5Bに示すように、第1層間絶縁膜40、局所配線45、孤立配線46、及び第1遮光膜47の上に、第2層間絶縁膜50を形成する。以下、第2層間絶縁膜50の形成方法について説明する。まず、基板全面に、SiH4とO2とをソースガスとした高密度プラズマCVDにより、厚さ750nmの酸化シリコン膜を堆積させる。さらに、TEOSを用いたCVDにより、厚さ1100nmの酸化シリコン膜を堆積させる。この2層の酸化シリコン膜に、平坦部における厚さが750nmになるまでCMPを施す。これにより、表面が平坦化された第2層間絶縁膜50が得られる。第2層間絶縁膜50に、複数のビアホールを形成する。ビアホールの平面形状は、一辺の長さが0.22μmの正方形である。第2層間絶縁膜50の上面、及びビアホールの側面と底面に、厚さ50nmのTiN膜を堆積させる。さらに、厚さ300nmのW膜を堆積させる。余分なTiN膜及びW膜をCMPを用いて除去することにより、導電プラグ51を形成する。図6A及び図6Bに示すように、第2層間絶縁膜50の上に、孤立配線55、データバスライン56、及び第2遮光膜57を形成する。これらの形成方法は、その下の局所配線45図4A等の形成方法と同一である。データバスライン56は、図6Bにおいて縦方向図5Bに示したゲートバスライン58と直交する方向に延在する。データバスライン56の線幅は0.24μmである。孤立配線55の平面形状は、0.55μm×2μmの長方形である。第2遮光膜57は、データバスライン56と平行な方向に延在する。第2遮光膜57の幅は4μmである。第2遮光膜57と局所配線55との間隔、及び局所配線55とデータバスライン56との間隔は、いずれも0.26μmである。図7A及び図7Bに示すように、第2層間絶縁膜50、孤立配線55、データバスライン56、及び第2遮光膜57の上に、下地絶縁膜60を形成する。下地絶縁膜60の形成方法は、第2層間絶縁膜50の形成方法と同一である。下地絶縁膜60に、複数のビアホールを形成する。ビアホールの平面形状は、一辺の長さが0.42μmの正方形とする。下地絶縁膜60の上面、及びビアホールの側面と底面に、厚さ50nmのTiN膜を堆積させ、さらに厚さ400nmのW膜を堆積させる。余分なW膜とTiN膜とを、CMPにより除去することにより、導電プラグ61を形成する。導電プラグ61は、孤立配線55に接続される。図8A及び図8Bに示すように、下地絶縁膜60及び導電プラグ61の上に、反射電極膜70aを形成する。反射電極膜70aは、厚さ60nmのTi膜、厚さ30nmのTiN膜、及び厚さ250nmのAlCu合金膜がこの順番に積層された3層構造を有する。これらの膜は、例えばスパッタリングにより成膜される。図9A及び図9Bに示すように、反射電極膜70aをパターニングすることにより、画素ごとに分離された反射電極70を形成する。反射電極膜70aのエッチングには、例えばCl2とBCl3とを用いたドライエッチングが適用される。反射電極70の間隔は、0.3μmである。反射電極膜70aをパターニングした後、同一のエッチングマスクを用いて、下地絶縁膜60の表層部をエッチングすることにより、溝65を形成する。下地絶縁膜60のエッチングには、CF4系ガスを用いたドライエッチングが適用される。下地絶縁膜60の上面から溝65の底面までの深さは、例えば150nmとする。溝65の幅は、反射電極70の間隔と等しく、0.3μmである。表示領域22図1A以外で、反射電極膜70a図8Aが不要である場合には、表示領域22をマスクパターンで覆い、表示領域22以外の領域に堆積している反射電極膜70aを除去することが好ましい。図10A及び図10Bに示すように、反射電極70の上面と端面、及び溝65の側面と底面を、カバー絶縁膜75で覆う。カバー絶縁膜75の堆積には、SiH4とO2とを用いたプラズマCVDが適用される。カバー絶縁膜75の厚さは100nmである。なお、反射電極70の端面及び溝65の側面を覆う部分の厚さは、平坦部上の厚さよりもやや薄く、約80nmである。カバー絶縁膜75の上面には、溝65の側面と底面の形状を反映した凹部75Aが形成される。凹部75Aの底面は、反射電極70の底面よりも低い位置に配置される。図11A及び図11Bに示すように、凹部75A内を、第3遮光膜77で埋め込む。以下、第3遮光膜77の形成方法について説明する。まず、NH3とTiCl4とを用いたCVDにより、厚さ20nmのTiN膜を堆積させる。さらに、WF6を用いたCVDにより、厚さ200nmのW膜を堆積させる。カバー絶縁膜75が露出するまでW膜とTiN膜とにCMPを施すことにより、第3遮光膜77が形成される。反射電極70の厚さが340nmであり、溝65の深さが150nmであるため、第3遮光膜77の厚さは490nmになる。なお、CMPに代えて、W膜とTiN膜とをエッチバックしてもよい。W膜のエッチバックには、SF6系ガスを用い、TiN膜のエッチバックには、Cl2とBCl3とを含むガスを用いることができる。反射電極70の間隔が0.30μmであり、反射電極70の側面を覆うカバー膜75の厚さが80nmであるため、第3遮光膜77の幅は、約0.14μmになる。反射電極70と第3遮光膜77との間隔は、カバー絶縁膜75の膜厚によって規定される。このため、反射電極70と第3遮光膜77との間隔を、フォトリソグラフィーで形成可能な最小線幅よりも細くすることができる。図12A及び図12Bに示すように、カバー絶縁膜75及び第3遮光膜77の上に、表面保護膜80を形成する。表面保護膜80は、例えばSiH4とO2とを用いたCVDにより成膜され、その厚さは、例えば100nmとする。表面保護膜80の上に配向膜81を形成する。配向膜81は、例えば酸化シリコンを斜方蒸着することにより形成することができる。図13A~図13Dを参照して、実施例の効果について説明する。比較のために、図13Aに、参考例による反射電極及び遮光膜の断面図を示す。図13Aに示すように、参考例においては、第3遮光膜77の上面と底面とは、それぞれ反射電極70の上面と底面と同一の高さに配置される。液晶層110図1Bからアクティブマトリクス基板に入射する光は、反射電極70と第3遮光膜77との間を通過して、半導体基板20図1Bに向かう。反射電極70の厚さh1が340nm、反射電極70と第3遮光膜77との間隔gが80nmである場合、入射角θ1が約13°以上の入射光は、この間隙を通過できない。図13Bに、実施例によるアクティブマトリクス基板の反射電極70と第3遮光膜77との断面図を示す。カバー膜75の厚さh2は100nmであり、反射電極70の厚さh1は340nmであり、反射電極70の底面を基準としたときの第3遮光膜77の底面の深さh3は50nmである。この構造では、図において左上から右下に進み、第3遮光膜77の左側の間隙を通過できる入射光の入射角の最大値θ2は約12°である。また、図の右上から左下に進み、第3遮光膜77の左側の間隙を通過できる入射光の入射角の最大値θ3は約10°である。このため、図13Aの比較例に比べて、間隙を通過する光量を低減させることができる。図9Aに示した溝65を形成する際に、下地絶縁膜60をサイドエッチしてもよい。この場合、図10に示したカバー絶縁膜75を、サイドエッチされた部分の内面に形成する。図11Aに示した第3遮光膜77が、反射電極70の端部の下まで潜り込むため、反射電極70の間を通過する光の光量をより低減させることができる。図13Cに示すように、第3遮光膜77の底面と反射電極70の底面との高さを揃えてもよい。この場合、図13Cにおいて、左上から右下に向かい、第3遮光膜77の左側の間隙に入射する入射光の通過条件は、図13Aの比較例と同一であるが、右上から左下に向かい、第3遮光膜77の左側の間隙に入射する入射光の通過条件は、図13Bの実施例と同一になる。図13Dに示すように、第3遮光膜77の上面と反射電極70の上面との高さを揃えてもよい。この場合、図13Dにおいて右上から左下に向かい、第3遮光膜77の左側の間隙に入射する入射光の通過条件は、図13Aの比較例と同一であるが、左上から右下に向かい、第3遮光膜77の左側の間隙に入射する入射光の通過条件は、図13Bの実施例と同一になる。図13C及び図13Dの構造でも、図13Aの比較例に比べて、間隙を通過する光量を低減させることができる。図14に、実施例によるLCOS表示装置を用いた画像投影装置の概略図を示す。高圧水銀ランプ、ハロゲンランプ等の光源120から光輝度白色光が放射される。白色光は集光レンズ121で集光され、色分解プリズム122に入射する。色分解プリズム122は、白色光を、R、G、Bの3色の光に分離する。例えば青色光Bは、偏光子123で偏光され、青色用のLCOS表示装置130に入射する。青色用のLCOS表示装置130で反射した青色光Bは、検光子124を通過して、画像情報を含む光線束となり、色合成プリズム125に入射する。偏光子123と検光子124とは、クロスニコル配置されている。赤色光R、緑色光Gも、同様の光学系を通して色合成プリズム125に入射する。色合成プリズム125は、画像情報を含む3色の光を合成する。合成された光は、投射レンズ127によってスクリーンに投射される。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。"