"半導体基板と、前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第1方向の両端に凸部をそれぞれ有する半導体領域と、前記凸部の上面を除いた前記半導体領域の上面と、前記第1方向に沿った側面と、前記第1方向に直交する第2方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第1方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第1方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第1方向における長さよりも長くなるように構成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた第1および第2不純物領域と、を備えていることを特徴とする半導体装置。前記ゲート電極の脚部の一部は,前記第1および第2不純物領域の第1方向に沿った側面上に設けられていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第1および第2不純物領域は,前記半導体領域の凸部に設けられていることを特徴とする請求項1または2に記載の半導体装置。前記上面における鞍点を含む領域の直上の前記本体部の前記第1方向における長さをLgとしたとき、前記ゲート電極の脚部の第1方向における長さは、1.8Lg~2.0Lgの範囲にあることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記上面における鞍点を含む領域の直上の前記本体部の前記第1方向における長さをLgとしたとき、前記第1および第2不純物領域のそれぞれと前記半導体基板との界面は、前記ゲート電極の脚部の下面よりも浅い位置にあり、前記上面における鞍点を含む領域の上面からゲート電極の脚部の下面までの長さは、1.2Lg~2Lgの範囲にあることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。本発明が解決しようとする課題は、十分な電流を流すことのできるトランジスタを備えた半導体装置を提供するものである。本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第1方向の両端に凸部をそれぞれ有する半導体領域と、前記凸部の上面を除いた前記半導体領域の上面と、前記第1方向に沿った側面と、前記第1方向に直交する第2方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第1方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第1方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第1方向における長さよりも長くなるように構成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた第1および第2不純物領域と、を備えていることを特徴とする。以下に、図面を参照して実施形態を説明する。第1実施形態第1実施形態の半導体装置を図1a乃至図1dに示す。この第1実施形態の半導体装置はトランジスタ1を有し、このトランジスタの断面図を図1aに示す。また、第1実施形態のトランジスタを図1aに示す切断線B-B、C-C、D-Dでそれぞれ切断した場合の断面図を図1b、1c、1dに示す。なお、図1aは、図1bに示す切断線A-Aで切断した断面図となっている。この第1実施形態のトランジスタ1は、例えばSi基板である半導体基板10の素子領域13に設けられる。この素子領域13は、絶縁体の素子分離領域12によって素子分離されている。トランジスタ1は、半導体基板10上に半導体基板10と同じ材料からなるチャネル領域11を備えている。このチャネル領域11は、上面および側面が鞍形状を形成している。すなわち、図1aに示すように、チャネル領域11の上面における鞍点を含む領域11aにおける、第1の方向電流が流れる方向の両端にそれぞれ凸部11bが存在し図1a、1c、第1の方向と直交する第2の方向においては、鞍点を含む領域11aが半導体基板10から最も高い面となっている図1a、1b。そして、上記鞍点を含む領域11aは本実施形態では平坦となっている図1a、1b。凸部11bを除いたチャネル領域11の上面および第1の方向に沿った側面上にゲート絶縁膜14が設けられている。なお、鞍点を含む領域11a側における凸部11bの側面もゲート絶縁膜14で覆われている。また、ゲート絶縁膜は、チャネル領域11の直下における素子領域半導体基板10の側面の一部にも延在している図1a、1b。そして、ゲート絶縁膜14を覆うように、ゲート電極16が設けられている。このゲート電極16は、チャネル領域の鞍点を含む領域11a上に設けられた本体部16aと、チャネル領域11の側部およびチャネル領域11の直下における素子領域13の側面の一部にゲート絶縁膜14を間に挟んで設けられた脚部16bと、を備えている。なお、脚部16b上にも本体部16aは延在している図1a、1b、1c。したがって、脚部16b上に延在している本体部16aの第1方向における長さは脚部16bの第1の方向における長さとほぼ同じ長さとなっている。また、脚部16bの第1の方向における長さは、図1aに示すゲート電極16のゲート長Lgよりも長くなっている。なお、このゲート電極16は、鞍形状のチャネル領域11に人が乗っている形状に例えることができ、脚部16bは人の脚に相当し、本体部16aは人の胴体に相当する。チャネル領域11の第1の方向における長さは、ゲート電極16の第1の方向における長さよりも長く図1a、チャネル領域11の第2の方向における長さは、ゲート電極16の第2の方向における長さよりも短い図1b。図1aに示すように、ゲート電極16の両側の半導体基板10上には、不純物が導入されたソース領域18aおよびドレイン領域18bがチャネル領域11およびゲート電極16を挟んで第1の方向に離間されて設けられている。そして、図1aに示すように、ソース領域18aおよびドレイン領域18bは、チャネル領域11の凸部11bの上面および第1の方向に直交するチャネル領域11の側面の一部を覆うように設けられている。したがって、ソース領域18aおよびドレイン領域18bと、半導体基板10とのそれぞれの界面がチャネル領域11の凸部11bの上面よりも低く図1a、ゲート電極16の脚部16bの下面よりも高い位置となるように、ソース領域18aおよびドレイン領域18bは設けられている。また、ソース領域18aおよびドレイン領域18bの上面がゲート電極16の本体16aの底面よりも高い位置となるように、ソース領域18aおよびドレイン領域18bは設けられている。第1の方向に直交するゲート電極16の側面には、絶縁体であるゲート側壁20が設けられている。ソース領域18aおよびドレイン領域18bがn型の不純物領域であれば、トランジスタ1はnチャネルトランジスタとなり、ソース領域18aおよびドレイン領域18bがp型の不純物領域であれば、トランジスタ1はpチャネルトランジスタとなる。比較例次に第1実施形態の比較例によるトランジスタを図2a、2b、2cに示す。この比較例のトランジスタの断面図を図2aに示す。また、比較例のトランジスタを図2aに示す切断線B-B、C-Cでそれぞれ切断した場合の断面図を図2b、2cに示す。なお、図2aは、図2bに示す切断線A-Aで切断した断面図となっている。この比較例のトランジスタは、ゲート電極16の脚部16bの第1方向における長さが図1a乃至図1dに示す第1実施形態のトランジスタと異なっている以外は、第1実施形態のトランジスタと同じ構成となっている。すなわち、比較例のトランジスタは、ゲート電極16の脚部16bの第1方向における長さが第1実施形態のトランジスタのそれよりも短くし、ゲート電極のゲート長Lgとほぼ同じ長さとなっている。なお、この比較例のトランジスタは、公知のS-Fin型トランジスタである。次に、第1実施形態のトランジスタおよび比較例のトランジスタに対して、ソース/ドレイン領域の深さDを変えたときの、オン電流Ionと、オフリーク電流Ioffとをシミュレーションによって求めた結果を図3に示す。なお、シミュレーションに用いた第1実施形態および比較例のトランジスタのパラメータは、ゲート長Lgが25nm、ゲート幅が32nm、ゲート絶縁膜の膜厚が1.8nmである。また、ソース/ドレイン領域と半導体基板との界面からゲート絶縁膜14の下面までの長さが60nmであり、半導体基板の不純物濃度が4×1017/cm3である。図3からわかるように、比較例に比べて、第1実施形態のトランジスタは、オフリーク電流Ioffを同一にした場合はオン電流Ionが増大し、オン電流Ionを同一にした場合はオフリーク電流Ioffを低減することができる。以上説明したように、第1実施形態によれば、ゲート電極16の脚部16bがゲート長Lgよりも長く、ソース/ドレイン領域と半導体基板との界面がチャネル領域11の鞍点を含む領域11aよりも深い位置にあるため、チャネル領域に電子が注入されやすくなり駆動電流が増加する。また、ソース/ドレイン領域と半導体基板との界面がチャネル領域11の鞍点を含む領域11aよりも深い位置にあるので、チャネル領域11の側面をより有効に電流経路として使えるようになり、駆動電流を増加することができる。比較例においても、ソース/ドレイン領域の深さを深くすることで、チャネルの側面を電流経路として使えるようにすることも可能であるが、パンチスルーによるオフリーク電流も大きくなってしまうという問題がある。本実施形態の場合、チャネル領域11に凸部11bを設けたことにより、ゲート長を実効的に長くすることが可能となり、パンチスルーを抑えることができ、これにより、オフリーク電流を抑えることができる。また、ゲート電極16の脚部16bが第1の方向に沿って長くなっていることで、チャネル領域11に電子が注入されやすくなり駆動電流を増加することができる。なお、図4に示すように、第1実施形態のトランジスタ1においては、ゲート電極16の脚部16bの第1の方向における長さaは、ゲート長をLgとしたとき、1.8Lg~2.0Lgの範囲にあることが好ましい。長さaが1.8Lg未満であるとオフリーク電流の抑制効果が低下する。また、本実施形態のトランジスタ1をメモリのセルトランジスタに用いた場合に、長さaが2Lgを超えると、隣接して設けられるセルトランジスタのゲート電極の脚部と接触する可能性が高くなるからである。また、チャネル領域11の凸部11bの高さbは0より大きければ、パンチスルーによるオフリーク電流を抑制することができる。また、ソース/ドレイン領域18a、18bと半導体基板10との界面は、ゲート電極16の脚部16bの下面よりも浅い位置にあることが好ましい。そして、ソース/ドレイン領域18a、18bの上面からゲート電極16の脚部16bの下面までの長さcは、1.2Lg~2Lgの範囲にあることが好ましい。そしてチャネル領域の鞍点を含む11aの上面からゲート電極の脚部bの下面までの長さcは、1.2Lg~2Lgの範囲にあることが好ましい。長さcが2Lgを超えてもオフリーク電流を抑制する効果は増えない。したがって、ソース/ドレイン領域18a、18bの深さ、すなわち上面から下面までの長さは、1.2Lg~2Lgの範囲にあることが好ましい。製造方法次に、第1実施形態のトランジスタ1の製造方法を図5乃至図15eを参照して説明する。図5は、セルトランジスタ1が集積化して形成された場合の上面図である。図6a、図7a、図8a、図9a、図10a、図11a、図12a、図13a、図14a、図15aは、図5に示す切断線A-Aで切断したときの製造工程を示す断面図である。図6b、図7b、図8b、図9b、図10b、図11b、図12b、図13b、図14b、図15bは、図5に示す切断線B-Bで切断したときの製造工程を示す断面図である。図6c、図7c、図8c、図9c、図10c、図11c、図12c、図13c、図14c、図15cは、図5に示す切断線C-Cで切断したときの製造工程を示す断面図である。図6d、図7d、図8d、図9d、図10d、図11d、図12d、図13d、図14d、図15dは、図5に示す切断線D-Dで切断したときの製造工程を示す断面図である。図6e、図7e、図8e、図9e、図10e、図11e、図12e、図13e、図14e、図15eは、図5に示す切断線E-Eで切断したときの製造工程を示す断面図である。まず、半導体基板10に、例えばSTIShallowTrenchIsolation等の素子分離領域12を形成し、セルトランジスタ1を形成するための素子領域13を形成する図5、図6a乃至図6e。続いて、例えばSiNであるハードマスク材料を半導体基板10上に成膜し、リソグラフィー技術を用いてハードマスク材料をパターニングすることにより、ハードマスク22を形成する図6a乃至図6e。このハードマスク22は、素子領域13と素子分離領域12にそれぞれ開口を有している。次に、図7a乃至図7eに示すように、ハードマスク22を用いて、素子領域13および素子分離領域12をエッチングし、素子領域13および素子分離領域12にそれぞれ凹部23a、23bを形成する。続いて、ハードマスク22を用いて、素子領域13を選択的にエッチングする。この際、素子分離領域12はほとんどエッチングされない図8a乃至図8e。次に、図9a乃至図9eに示すように、素子領域13の凹部23aの側部および素子分離領域12の凹部23bの側部にそれぞれ、絶縁体、例えばSiNである側壁24を形成する。続いて、図10a乃至図10eに示すように、ハードマスク22および側壁24をマスクとして、選択性の高い等方性エッチングにより、素子分離領域12を加工する。すると、図10b、10dに示すように、素子分離領域12の凹部23bに接続する空洞25が形成されるとともに、図10cに示すように、露出している素子分離領域12の上面が低くなる。その後、図11a乃至図11eに示すように、ハードマスク22および側壁24を選択的に除去する。次に、図12a乃至図12eに示すように、露出している素子領域13の表面を覆うようにゲート絶縁膜14を形成する。続いて、空洞部25および凹部23a、23bを埋め込むように、ポリシリコン膜26を堆積し、その後、ポリシリコン膜26の上面を平坦化する。次に、図13a乃至図13eに示すように、リソグラフィー技術を用いてポリシリコン膜26をゲート電極形状にパターニングし、ゲート電極16を形成する。続いて、素子領域13上に露出しているゲート電極の側部に絶縁体の側壁20を公知の技術を用いて形成する。続いて、図14a乃至図14eに示すように、素子分離領域12を選択的にエッチングする。次に、図15a乃至図15eに示すように、イオン注入またはプラズマドーピング等の方法を用いて、露出している素子領域に不純物を導入し、その後、導入された不純物を活性化するためのアニールを行い、ソース/ドレイン領域18a、18bを形成する。その後、層間絶縁膜を堆積し、ソース/ドレイン領域18a、18bおよびゲート電極16に接続する開口を層間絶縁膜にそれぞれ設け、これらの開口を電極材料で埋込み、コンタクトを形成する。続いて、層間絶縁膜上に上記コンタクトと接続する配線を形成することによりトランジスタが完成する。以上説明したように、第1実施形態によれば、十分な電流を流すことができるトランジスタを備えた半導体装置を提供することができる。第2実施形態次に、第2実施形態の半導体装置について図16および図17を参照して説明する。第2実施形態の半導体装置はMRAMであって、このMRAMの回路図を図16に示す。本実施形態のMRAMは、MTJ101をメモリセルの記憶素子として用い、第1実施形態のトランジスタ1をセルトランジスタとして用いている。なお、MTJ101は、例えば図17に示すように、磁化またはスピンの向きが可変の磁性層を有する磁化自由層101aと、磁化の向きが固定された磁性層を有する磁化固定層101c参照層101cともいうと、磁化自由層101a記憶層101aともいうと磁化固定層101cとの間に設けられたトンネルバリア層101bとを備えている。ここで、磁化の向きが可変であるとは、後述する書込み電流を流した前後で磁化の向きが反転、すなわち180度回転することを意味し、磁化の向きが固定であるとは、書込み電流を流した前後で磁化の向きが変わらないことを意味する。なお、磁化自由層および磁化固定層は、複数の磁性層と、これらの磁性層間に設けられる非磁性層とを有する積層構造であってもよい。磁化自由101aの磁化の向きを変化させるにはMTJ101に流す電流の方向を変えることで対応する。例えば磁化自由層101aと磁化固定層101cのスピンの向きを平行状態から反平行状態に変える場合には、磁化自由層101aからトンネルバリア層101bを通して磁化固定層101cに向けて電子を注入する。この場合、磁化自由層101aを通過した電子はスピン偏極され、このスピン偏極された電子がトンネルバリア層101bを通して磁化固定層101cに送られる。磁化固定層101cの磁化と同じ向きを有するスピン偏極された電子は磁化固定層101cを通過するが、磁化固定層101cの磁化と反対の向きを有するスピン偏極された電子はトンネルバリア層101bと磁化固定層101cとの界面で反射され、磁化自由層101aに送られ、磁化固定層101cの磁化と反対の向きを有するスピン偏極された電子によって、磁化自由層101aの磁化が反転される。これにより、磁化自由層101aの磁化の向きが磁化固定層101cの磁化の向きと反平行に書き込まれる。また、磁化自由層101aと磁化固定層101cのスピンの向きを反平行状態から平行状態に変える場合には、磁化固定層101cからトンネルバリア層101bを通して磁化自由層101aに向けて電子を注入する。この場合、磁化固定層101cを通過した電子は、スピン偏極され、このスピン偏極された電子がトンネルバリア層101bを通して磁化自由層101aに送られる。磁化固定層101cの磁化と同じ向きを有するスピン偏極された電子によって磁化自由層101aの磁化が反転され、磁化固定層101cの磁化の向きに平行になる。なお、磁化自由層101aの磁化の向きと磁化固定層101cの磁化の向きが平行状態のときはMTJ101の電気的抵抗は低く、反平行状態のときはMTJ101の電気的抵抗は高い。また、第2実施形態のMRAMは、マトリクス状に配列された複数のメモリセルMCを有するメモリセルアレイ100を備えている。メモリセルアレイ100には、それぞれが列カラム方向に延在するように、複数のビット線対BL、/BLが配設されている。また、メモリセルアレイ100には、それぞれが行ロウ方向に延在するように、複数のワード線WLが配設されている。ビット線BLとワード線WLとの交差部分には、メモリセルMCが配置されている。各メモリセルMCは、MTJ101、およびnチャネルMOSトランジスタからなるセルトランジスタ1を備えている。MTJ101の一端は、ビット線BLに接続されている。MTJ101の他端は、セルトランジスタ1のドレイン端子に接続されている。セルトランジスタ1のゲート端子は、ワード線WLに接続されている。セルトランジスタ1のソース端子は、ビット線/BLに接続されている。ワード線WLには、ロウデコーダ110が接続されている。ビット線対BL、/BLには、書き込み回路124及び読み出し回路125が接続されている。書き込み回路124及び読み出し回路125には、カラムデコーダ120が接続されている。各メモリセルMCは、ロウデコーダ110及びカラムデコーダ120により選択される。メモリセルMCへのデータの書き込みは、以下のように行われる。先ず、データ書き込みを行うメモリセルMCを選択するために、このメモリセルMCに接続されたワード線WLが活性化される。これにより、セルトランジスタ1がオン状態となる。ここで、MTJ101には、書き込みデータに応じて、双方向の書き込み電流Iwが供給される。具体的には、MTJ101に、図16において左から右へ書き込み電流Iwを供給する場合、書き込み回路124は、ビット線BLに正の電圧を印加し、ビット線/BLに接地電圧を印加する。また、MTJ101に、図16において右から左へ書き込み電流Iwを供給する場合、書き込み回路124は、ビット線/BLに正の電圧を印加し、ビット線BLに接地電圧を印加する。このようにして、メモリセルMCにデータ0、或いはデータ1を書き込むことができる。次に、メモリセルMCからのデータ読み出しは、以下のように行われる。まず、データ読み出しを行うメモリセルMCを選択するために、このメモリセルMCに接続されたワード線WLが活性化される。これにより、選択されたメモリセルMCのセルトランジスタ1がオン状態となる。読み出し回路125は、MTJ101に、例えば図16において右から左へ流れる読み出し電流Irを供給する。そして、読み出し回路125は、この読み出し電流Irに基づいて、MTJ101の抵抗値を検出する。このようにして、MTJ101に記憶されたデータを読み出すことができる。第2実施形態によれば、第1実施形態のトランジスタ1を用いてMRAMを構成することができる。このMRAMは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。また、このMRAMは不揮発性メモリでありながら、DRAMと同程度の高速動作が可能である。またDRAMの記憶素子であるキャパシタよりもMRAMの記憶素子であるMTJのほうが微細化に向けて有利であり、より微細化に適しているとされている。また、MRAMは、いわゆるCMOSロジックLSIの中で使われる混載メモリとして用いることができる。第3実施形態次に、第3実施形態の半導体装置について図18を参照して説明する。第3実施形態の半導体装置はDRAMであって、このDRAMは少なくとも1個のメモリセルを有し、このメモリセルを図18に示す。第3実施形態によるDRAMのメモリセルMCは、記憶素子となる1個のキャパシタ200と、nチャネルのセルトランジスタ1とを備えている。このセルトランジスタ1として、第1実施形態のトランジスタ1を用いている。セルトランジスタ1のゲートはワード線WLに接続され、ドレインがビット線BLに接続され、ソースがキャパシタ200の一端に接続されている。なお、キャパシタ200の他端は接地されている。第3実施形態によれば、第1実施形態のトランジスタ1を用いてDRAMを構成することができる。このDRAMは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"