基板の第1の面側に形成された第1の素子、第2の素子、第3の素子及び第4の素子を備え、前記基板は、該基板を貫通する第1素子分離領域により互いに分離された第1の区画及び第2の区画を有し、前記第1の区画は、第2素子分離領域により互いに分離された第1素子領域及び第2素子領域を含み、前記第2の区画は、第3素子分離領域により互いに分離された第3素子領域及び第4素子領域を含み、前記第3素子領域及び第4素子領域において前記第1の面と反対側の第2の面に露出した裏面拡散層を有し、前記第1の素子は、前記第1素子領域に形成され、前記第2の素子は、前記第2素子領域に形成され、前記第3の素子は、前記第3素子領域に形成され、前記第4の素子は、前記第4素子領域に形成されていることを特徴とする半導体装置。前記第3の領域及び第4の領域に跨って前記第2の面に形成された裏面電極をさらに備え、前記裏面電極は、前記裏面拡散層と接続されていることを特徴とする請求項1に記載の半導体装置。前記第3素子分離領域は、前記基板を貫通していることを特徴とする請求項2に記載の半導体装置。前記第3素子分離領域は、前記基板を貫通しておらず、前記裏面拡散層における、前記第3素子領域に形成された部分と、前記第4素子領域形成された部分とは一体に形成されていることを特徴とする請求項1又は2に記載の半導体装置。前記第2素子分離領域及び第3素子分離領域の少なくとも一方は、前記第1素子分離領域に囲まれていることを特徴とする請求項1又は2に記載の半導体装置。前記第1素子分離領域は、前記基板に形成された溝部に埋め込まれた誘電体層からなることを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記第1の素子及び第2の素子は、CMOSトランジスタを構成していることを特徴とする請求項1~6のいずれか1項に記載の半導体装置。前記第3の素子は、表面ゲート型の縦型IGBTであることを特徴とする請求項1~7のいずれか1項に記載の半導体装置。前記第3の素子は、埋め込みゲート型の縦型IGBTであることを特徴とする請求項1~7のいずれか1項に記載の半導体装置。前記第4の素子は、表面ゲート型のPMOSトランジスタであることを特徴とする請求項1~9のいずれか1項に記載の半導体装置。前記第4の素子は、埋め込みゲート型のPMOSトランジスタであることを特徴とする請求項1~9のいずれか1項に記載の半導体装置。前記第4の素子は、縦型PNPトランジスタであることを特徴とする請求項1~9のいずれか1項に記載の半導体装置。前記第3の素子及び第4の素子は、ハーフブリッジ回路を形成し、前記裏面拡散層は、前記ハーフブリッジ回路の出力ノードであることを特徴とする請求項1~12のいずれか1項に記載の半導体装置。第1の面に露出していない不純物を含む第1の層を有する基板を準備する工程aと、前記第1の面側から前記第1の層に達する第1素子分離領域並びに第2素子分離領域及び第3素子分離領域を形成し、前記第1素子分離領域により互いに分離された第1区画及び第2区画と、前記第1区画において前記第2素子分離領域により互いに分離された第1素子領域及び第2素子領域と、前記第2区画において前記第3素子分離領域により互いに分離された第3素子領域及び第4素子領域とを形成する工程bと、前記第1素子領域、第2素子領域、第3素子領域及び第4素子領域に、第1の素子、第2の素子、第3の素子及び第4の素子をそれぞれ形成する工程cと、前記工程cよりも後で、前記第1の面と反対側の第2の面側から前記基板を研磨して、前記第1の層及び前記第1素子分離領域の下端部を前記第2の面に露出させる工程dとを備えていることを特徴とする半導体装置の製造方法。前記工程dにおいて、前記第2素子分離領域及び第3素子分離領域の下端部を前記第2の面に露出させず、前記第3の素子と前記第4の素子とは、前記第1の層により互いに接続されていることを特徴とする請求項14に記載の半導体装置の製造方法。前記工程bは、前記第1の面側から前記第1の層に達する第1の溝部を形成した後、形成した第1の溝部に誘電体膜を埋め込むことにより前記第1素子分離領域を形成する工程b1と、前記第1の面側から前記第1の層に達し且つ前記第1の溝部よりも浅い第2の溝部を形成した後、形成した第2の溝部に誘電体膜を埋め込むことにより前記第3素子分離領域を形成する工程b2と、前記第1の面側から前記第1の層に達しない第3の溝部を形成した後、形成した第3の溝部に誘電体膜を埋め込むことにより前記第2素子分離領域を形成する工程b3とを含み、前記工程b1、工程b2及び工程b3をこの順に行うことを特徴とする請求項15に記載の半導体装置の製造方法。前記工程dよりも後に、前記第2の面において、前記第3素子領域及び第4素子領域に跨る外部接続電極を形成する工程eさらに備え、前記外部接続電極は、前記第1の層と接続されていることを特徴とする請求項14~16のいずれか1項に記載の半導体装置の製造方法。前記工程bにおいて前記第1素子分離領域が前記第2素子分離領域及び第3素子分離領域の少なくとも一方を囲むように形成することを特徴とする請求項14~17のいずれか1項に記載の半導体装置の製造方法。しかしながら、前記従来の半導体装置は、素子と接続された電極が全て基板の表面に設けられた横型素子である。このため、素子の耐圧を高くするためには、ソースとドレインとの間隔を広げる必要があり、基板上に素子が占める面積が増大する。このため、高電圧が印加される用途又は大電流が流れる用途に用いる半導体装置は、サイズが非常に大きくなり、これに伴い製造コストも上昇してしまうという問題がある。本発明は、前記の問題を解決し、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにすることを目的とする。前記の目的を達成するため、本発明は半導体装置を、基板を貫通する素子分離領域により素子領域を分離すると共に、基板の裏面側に複数の素子に跨る拡散層を備えた構成とする。具体的に、本発明に係る半導体装置は、基板の第1の面側に形成された第1の素子、第2の素子、第3の素子及び第4の素子を備え、基板は、該基板を貫通する第1素子分離領域により互いに分離された第1の区画及び第2の区画を有し、第1の区画は、第2素子分離領域により互いに分離された第1素子領域及び第2素子領域を含み、第2の区画は、第3素子分離領域により互いに分離された第3素子領域及び第4素子領域を含み、第3素子領域及び第4素子領域において第1の面と反対側の第2の面に露出した裏面拡散層を有し、第1の素子は、第1素子領域に形成され、第2の素子は、第2素子領域に形成され、第3の素子は、第3素子領域に形成され、第4の素子は、第4素子領域に形成されている。本発明の半導体装置は、基板を貫通する第1素子分離領域により互いに分離された第1の区画及び第2の区画を有し、第3素子領域及び第4素子領域において第1の面と反対側の第2の面に露出した裏面拡散層を有している。このため、第3素子領域及び第4素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる2つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、半導体装置のサイズを小さく抑えることができる。また、裏面側に外部接続電極を設けることが可能となり、表面側の電極の数を低減することができる。本発明の半導体装置は、第3の領域及び第4の領域に跨って第2の面に形成された裏面電極をさらに備え、裏面電極は、裏面拡散層と接続されていてもよい。この場合において、第3素子分離領域は基板を貫通していてもよい。本発明の半導体装置において、第3素子分離領域は、基板を貫通しておらず、裏面拡散層における、第3素子領域に形成された部分と、第4素子領域形成された部分とは一体に形成されていてもよい。本発明の半導体装置において、第2素子分離領域及び第3素子分離領域の少なくとも一方は、第1素子分離領域に囲まれていてもよい。本発明の半導体装置において、第1素子分離領域は、基板に形成された溝部に埋め込まれた誘電体層とすればよい。本発明の半導体装置において、第1の素子及び第2の素子は、CMOSトランジスタを構成していてもよい。本発明の半導体装置において、第3の素子は、表面ゲート型の縦型IGBTとしても、埋め込みゲート型の縦型IGBTとしてもよい。本発明の半導体装置において、第4の素子は、表面ゲート型のPMOSトランジスタとしても、埋め込みゲート型のPMOSトランジスタとしてもよい。本発明の半導体装置において、第4の素子は、縦型PNPトランジスタとしてもよい。本発明の半導体装置において、第3の素子及び第4の素子は、ハーフブリッジ回路を形成し、裏面拡散層は、ハーフブリッジ回路の出力ノードとしてもよい。本発明に係る半導体装置の製造方法は、第1の面に露出していない不純物を含む第1の層を有する基板を準備する工程aと、第1の面側から第1の層に達する第1素子分離領域並びに第2素子分離領域及び第3素子分離領域を形成し、第1素子分離領域により互いに分離された第1区画及び第2区画と、第1区画において第2素子分離領域により互いに分離された第1素子領域及び第2素子領域と、第2区画において第3素子分離領域により互いに分離された第3素子領域及び第4素子領域とを形成する工程bと、第1素子領域、第2素子領域、第3素子領域及び第4素子領域に、第1の素子、第2の素子、第3の素子及び第4の素子をそれぞれ形成する工程cと、工程cよりも後で、第1の面と反対側の第2の面側から基板を研磨して、第1の層及び第1素子分離領域の下端部を第2の面に露出させる工程dとを備えている。本発明の半導体装置の製造方法は、第1の面と反対側の第2の面側から基板を研磨して、第1の層及び第1素子分離領域の下端部を第2の面に露出させる工程を備えている。このため、第1の区画と第2の区画との間は十分に分離され素子間の間隔を広く取ることなく高い絶縁耐圧を確保することができる。また、第3素子領域及び第4素子領域の両方の裏面側に第1の層が形成されている。従って、第3素子領域及び第4素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる2つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、絶縁耐圧が高く且つサイズが小さい半導体装置を容易に実現できる。本発明の半導体装置の製造方法において、工程dにおいて、第2素子分離領域及び第3素子分離領域の下端部を第2の面に露出させず、第3の素子と第4の素子とは、第1の層により互いに接続されていてもよい。本発明の半導体装置の製造方法において、工程bは、第1の面側から第1の層に達する第1の溝部を形成した後、形成した第1の溝部に誘電体膜を埋め込むことにより第1素子分離領域を形成する工程b1と、第1の面側から第1の層に達し且つ第1の溝部よりも浅い第2の溝部を形成した後、形成した第2の溝部に誘電体膜を埋め込むことにより第3素子分離領域を形成する工程b2と、第1の面側から第1の層に達しない第3の溝部を形成した後、形成した第3の溝部に誘電体膜を埋め込むことにより第2素子分離領域を形成する工程b3とを含み、工程b1、工程b2及び工程b3をこの順に行うことが好ましい。本発明の半導体装置の製造方法は、工程dよりも後に、第2の面において、第3素子領域及び第4素子領域に跨る外部接続電極を形成する工程eさらに備え、外部接続電極は、第1の層と接続されていてもよい。本発明の半導体装置の製造方法は、工程bにおいて第1素子分離領域が第2素子分離領域及び第3素子分離領域の少なくとも一方を囲むように形成してもよい。本発明に係る半導体装置及びその製造方法によれば、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できる。図1に示すように、一実施形態に係る半導体装置は、基板100の第1の面表面側に形成された複数の素子と、第1の面側に形成された第1の外部接続電極141と、基板100の第2の面裏面側に形成された第2の外部接続電極142とを有している。基板100は、例えばシリコン基板であり、基板100を貫通する第1素子分離領域131により互いに分離された第1の区画101及び第2の区画102を有している。第1の区画101は、第2素子分離領域132により互いに分離された第1素子領域121及び第2素子領域122を有している。第2の区画102は、第3素子分離領域133により互いに分離された第3素子領域123及び第4素子領域124を有している。基板100の裏面側には、p型の高濃度不純物拡散層である裏面拡散層105が形成されている。第1素子領域121には、nMOSトランジスタである第1の素子151が形成されている。第1の素子151は例えば以下のような構成とすればよい。第1素子領域121の上部には、pウェル161が形成されている。pウェル161は裏面拡散層105に達していない。pウェル161の上には、酸化膜等からなる第1のゲート誘電体膜163を介在させて多結晶シリコン又は金属等からなる第1のゲート電極164が形成されている。第1のゲート電極164の側面上にはサイドウール167が形成されている。第1のゲート電極164の両側方のpウェル161には、n型低濃度拡散層165が形成され、n型低濃度拡散層165内にはn型ソースドレイン拡散層166が形成されている。n型ソースドレイン拡散層166の不純物濃度は、1018~1021個/cm3程度が好ましい。第2素子領域122には、pMOSトランジスタである第2の素子152が形成されている。第2の素子152は例えば以下のような構成とすればよい。第2素子領域122の上部には、nウェル171が形成されている。nウェル171は裏面拡散層105に達していない。nウェル171の上には、酸化膜等からなる第2のゲート誘電体膜173を介在させて多結晶シリコン又は金属等からなる第2のゲート電極174が形成されている。第2のゲート電極174の側面上にはサイドウォール177が形成されている。第2のゲート電極174の両側方のnウェル171には、p型低濃度拡散層175が形成され、p型低濃度拡散層175内にはp型ソースドレイン拡散層176が形成されている。p型ソースドレイン拡散層176の不純物濃度は、1018~1021個/cm3程度が好ましい。第2素子分離領域132は、基板100に形成された溝部に埋め込まれた誘電体層とすればよい。第2素子分離領域132の深さは、第1の素子151及び第2の素子152を電気的に分離することができればよい。図1において第2素子分離領域132は一般的な素子分離領域としているが、裏面拡散層105に達するような深い素子分離領域としてもよい。また、基板100を貫通する素子分離領域としてもよい。第3素子領域123には、表面ゲート型の縦型IGBTInsulatedGateBipolarTransistorである第3の素子153が形成されている。第3の素子153は例えば以下のような構成とすればよい。第3素子領域123において、裏面拡散層105の上には第1のn型層181が形成され、第1のn型層181の上には第1のn型層181よりも不純物濃度が低い第2のn型層182が形成されている。第3素子領域123において基板100の上には、酸化膜等からなる第3のゲート誘電体膜183を介在させて第3のゲート電極184が形成されている。第3のゲート電極184の間には、p型ボディー拡散層185が形成されている。p型ボディー拡散層185内において、第3のゲート電極184の側方にn型ソース高濃度拡散層186が形成され、n型ソース高濃度拡散層186が形成されていない部分にp型ボディーコンタクト拡散層187が形成されている。第4素子領域124には、表面ゲート型の縦型PMOSトランジスタである第4の素子154が形成されている。第4の素子154は例えば以下のような構成とすればよい。第4素子領域124において、裏面拡散層105の上には第1のp型層191が形成され、第1のp型層191の上には第1のp型不純物拡散層よりも不純物濃度が低い第2のp型層192が形成されている。第4素子領域124において基板100の上には、酸化膜等からなる第4のゲート誘電体膜193を介在させて第4のゲート電極194が形成されている。第4のゲート電極194の間には、n型ボディー拡散層195が形成されている。n型ボディー拡散層195内において、第4のゲート電極194の側方にp型ソース高濃度拡散層196が形成されており、p型ソース高濃度拡散層196が形成されていない部分にn型ボディーコンタクト拡散層197が形成されている。第3素子分離領域133は、基板100に形成された溝部に埋め込まれた誘電体層とすればよい。第3素子分離領域133は、第1のn型層181及び第1のp型層191を貫通して裏面拡散層105に達するが、裏面拡散層105を貫通しない深さとすればよい。裏面拡散層105は、オーミックコンタクトが形成できる程度のp型の不純物濃度を有し、第2の外部接続電極142とオーミックコンタクトを形成している。裏面拡散層105は、第3素子領域123においては縦型IGBTのコレクタとなり、第4素子領域124においては縦型PMOSトランジスタのドレインとなる。また、第3素子分離領域133は、裏面拡散層105を貫通していないため、裏面拡散層105における第3素子領域123に形成された部分と第4素子領域124に形成された部分とは互いに接続されている。従って、縦型IGBTである第3素子153のコレクタと縦型PMOSトランジスタである第4素子154のドレインとは互いに接続されており、図2に示すようなハーブブリッジ回路が形成されている。裏面拡散層105における第3素子領域123と第4素子領域124とに跨って形成された部分はハーフブリッジ回路の出力ノードに相当する。第2の外部接続電極142は、裏面拡散層105とオーミックコンタクトを形成しており、第2の外部接続電極142は、第3素子領域123及び第4素子領域124に跨って形成されている。このため、図2の回路における出力端子に相当する。なお、裏面拡散層105における第3素子領域123に形成された部分と第4素子領域124に形成された部分とは、第2の外部接続電極142によっても接続されている。このため、第3素子分離領域133は裏面拡散層105を貫通していてもよい。第3素子分離領域133が基板100を貫通している場合には、第3の素子153と第4の素子154とは、裏面拡散層105における第3素子領域123に形成された部分及び第4素子領域124に形成された部分と、第2の外部接続電極142とを介在させて互いに接続される。第2の外部接続電極142は、基板100の裏面に形成された裏面保護層109に設けられた開口部から露出している。第1の外部接続電極141は、基板100の表面に形成された層間絶縁膜108の上に形成されており、拡散層と接続された表面電極143及び層間絶縁膜108に埋め込まれた配線図示せず等により、対応する拡散層と接続されている。図1には、第1の外部接続電極141を1つだけ図示しているが、複数形成されていてかまわない。また、第1の外部電極141は、第1素子領域121~第4素子領域124の上に形成されていてもよい。以下に、本実施形態の半導体装置の製造方法について説明する。まず、図3に示すように裏面拡散層となる、高濃度のp型不純物が拡散した高濃度p型層100Aと、その上に形成されたn型のエピタキシャル層100Bとを有する基板100を形成する。基板100は、高濃度p型層100Aを有するシリコン基板等の上に、n型のエピタキシャル層100Bを成長させて形成すればよい。高濃度p型層100Aは、最終的に基板100を研磨した際に、基板100の裏面に露出すればよい。続いて、n型のエピタキシャル層100Bの内部に、第1のn型層181及び第1のp型層191を形成する。第1のn型層181及び第1のp型層191は、例えば不純物注入により形成すればよい。なお、高濃度p型層100Aを有するシリコン基板等の上に、第1のn型層181及び第1のp型層191を選択的に成長させた後、全面にn型のエピタキシャル層100Bを成長させてもよい。また、低濃度のp型不純物を含むシリコン基板等に不純物注入を行い高濃度p型層100Aと、第1のn型層181及び第1のp型層191とを形成した後、n型のエピタキシャル層100Bを成長させてもよい。n型のエピタキシャル層100Bの厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、100V~200V程度の耐圧を有する縦型素子を形成する場合には、エピタキシャル層100Bの厚さを10μm~20μm程度とすることが好ましい。次に、図3bに示すように、第1の区画101と第2の区画102とを分離する第1素子分離領域131を形成する。第1素子分離領域131は、n型のエピタキシャル層100Bを貫通し高濃度p型層100Aに達する第1の溝部を形成した後、酸化膜等の誘電体膜を第1の溝部に埋め込んで形成すればよい。第1の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、100V~200V程度の耐圧を有する縦型素子を形成する場合には、第1の溝部の深さを30μm~60μm程度とすればよい。また、第1の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。次に、図3cに示すように、第2の区画102に第3素子領域123と第4素子領域124とを分離する第3素子分離領域133を形成する。第3素子分離領域133は、第3素子領域123が第1のn型層181を含み、第4素子領域124が第1のp型層191を含むように第2の区画102を分離する。なお、第3素子領域123において、第1のn型層181の上部は、第2のn型層182となる。第3素子分離領域133は、第2の区画102に第2の溝部を形成した後、酸化膜等の誘電体膜を第2の溝部に埋め込んで形成すればよい。第2の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、100V~200V程度の耐圧を有する縦型素子を形成する場合には、第2の溝部の深さを10μm~30μm程度とすればよい。また、第2の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。次に、図4aに示すように、第1の区画101に第1素子領域121と第2素子領域122とを分離する第2素子分離領域132を形成する。第2素子分離領域132は、第1の区画101に第3の溝部を形成した後、酸化膜等の誘電体膜を第3の溝部に埋め込んで形成すればよい。第3の溝部の深さは、100nm程度とすればよい。また、第2素子分離領域132を形成する際に、第1素子分離領域131及び第3素子分離領域133の上部にも幅が広い溝部を形成して、誘電体膜を埋め込むことにより、第1素子分離領域131及び第3素子分離領域133の上部を下部よりも広くすればよい。溝部に誘電体膜を埋め込む前に、溝部の側面を酸化してもよい。溝部の側面を酸化して酸化膜を形成する場合には、誘電体膜に代えてカバレッジ特性に優れたノンドープポリシリコン等を溝部に埋め込んでもよい。溝部の側面を酸化する代わりに、溝部の側面を覆う絶縁膜を堆積した後、ポリシリコン等を埋め込んでもよい。なお、本実施形態においては、最も深い第1素子分離領域131から、第3素子分離領域133、第2素子分離領域132の順に形成する例を示した。しかし、第1素子分離領域131~第3素子分離領域133の形成順序はどのようにしてもよい。また、第1~第3の溝部を先に形成した後、誘電体膜を一括して埋め込んでもよい。但し、深い素子分離領域から先に形成することにより以下のような利点が得られる。浅い素子分離領域から順に溝部の形成と誘電体膜の埋め込みとを行う場合には、深さが異なる溝部が交差する箇所において、浅い溝部と深い溝部との間に間隙が生じないように、浅い溝部が深い溝部内に突き出るように深い溝部を形成する必要がある。しかし、浅い溝部に埋め込まれた誘電体は溝部をエッチングする際のマスクと同じ材料であることが多いため、交差部分において深い溝部を等幅で形成することが困難となる。一方、誘電体膜の突き出しを後退させるようにエッチングすることは、先に形成された浅い溝部に埋め込まれた誘電体の表面を陥没させるために困難である。また、浅い溝部に埋め込まれた誘電膜が深い溝部の上側の領域に突き出した状態において、深い溝部に誘電体を埋め込むと、交差領域のみ溝部の開口幅が他の部分よりも細くなる。このため、深い溝部の全体に亘って安定した誘電体膜の埋め込みが困難となる。これに対し、深い溝部を先に形成すればこのような形状の異常は生じにくく、深さが異なる溝部が交差した箇所の形状を安定にすることができる。次に、図4bに示すように、第1素子領域121にpウェル161を形成し第2素子領域122にnウェル171を形成する。また、第4素子領域124に第2のp型層192を形成する。次に、図4cに示すように、第1素子領域121に第1のゲート誘電体膜163及び第1のゲート電極164を形成し、第2素子領域122に第2のゲート誘電体膜173及び第2のゲート電極174を形成し、第3素子領域123に第3のゲート誘電体膜183及び第3のゲート電極184を形成し、第4素子領域124に第4のゲート誘電体膜193及び第4のゲート電極194を形成する。具体的には、基板100の表面を熱酸化法等により酸化して、誘電体膜を形成した後、多結晶シリコン又は金属等からなるゲート電極形成膜を形成する。この後、ゲート電極形成膜及び誘電体膜をパターニングすればよい。次に、図5aに示すように、第1素子領域121において第1のゲート電極164の両側方にn型低濃度拡散層165を形成し、第2素子領域122において第2のゲート電極174の両側方にp型低濃度拡散層175を形成し、第3素子領域123において第3のゲート電極184の間にp型ボディー拡散層185を形成し、第4素子領域124において第4のゲート電極194の間にn型ボディー拡散層195を形成する。次に、図5bに示すように、第1のゲート電極164の側面上にサイドウォール167を形成し、第2のゲート電極174の側面上にサイドウール177を形成する。この後、第1素子領域121において第1のゲート電極164の両側方にn型ソースドレイン拡散層166を形成し、第2素子領域122において第2のゲート電極174の両側方にp型ソースドレイン拡散層176を形成する。また、第3素子領域123においてp型ボディー拡散層185内にn型ソース高濃度拡散層186及びp型ボディーコンタクト拡散層187を形成し、第4素子領域124においてn型ボディー拡散層195内にp型ソース高濃度拡散層196及びn型ボディーコンタクト拡散層197を形成する。次に、図5cに示すように、拡散層と接続された表面電極143、配線図示せずを含む層間絶縁膜108、第1の外部接続電極141及び表面保護層図示せず等を形成する。次に、図6aに示すように、表面保護層により最表面が保護された基板100の上に支持基板110を接着した後、基板100の裏面を研削及び研磨して、第1素子分離領域131を基板100の裏面に露出させる。この際に、第3素子分離領域133は基板100の裏面に露出しないようにする。これにより、第1素子分離領域131は、基板100を貫通する貫通素子分離領域となる。また、高濃度p型層100Aは基板100の裏面に露出した裏面拡散層105となる。研磨後の基板100の厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、100V~200V程度の耐圧を有する縦型素子を形成する場合には、研磨後の基板100の厚さは20μm~40μm程度とすればよい。次に、図6bに示すように、基板100の裏面に、第2の外部接続電極142及び第2の外部接続電極142を露出する裏面保護層109を形成する。この後、支持基板110を除去する。なお、第1の溝部と第2の溝部との深さを同じにし、第1素子分離領域131及び第3素子分離領域133の両方が基板100を貫通するようにしてもよい。本実施形態においては、n型のエピタキシャル層100Bを成長させたが、p型のエピタキシャル層を成長させてもよい。この場合には、図4cに示した工程において、第3素子領域123にn型の不純物を注入して第2のn型層182を形成すればよい。本実施形態の半導体装置は、第1区画101と第2区画102とを基板100を貫通する第1素子分離領域131により分離している。一方、第3素子領域123と第4素子領域124とは、基板100を貫通していない第3素子分離領域133により分離している。このため、裏面拡散層105における第3素子領域123に形成された部分と第4素子領域124に形成された部分とは、分離されておらず一体に形成されている。裏面拡散層105における第3素子領域123に形成された部分は、縦型IGBTである第3の素子153のコレクタである。裏面拡散層105における第4素子領域124に形成された部分は、縦型PMOSトランジスタである第4の素子154のコレクタである。このため、第2区画102には、図2に示すような、IGBT153のコレクタとPMOSトランジスタ154のドレインとが接続されたハーフブリッジ回路が形成されており、裏面拡散層105はハーフブリッジ回路の出力ノードに相当する。従って、裏面拡散層105と接続された第2の外部接続電極142を設けることにより、図2に示すようなハーフブリッジ回路の出力を半導体装置の外部に容易に取り出すことができる。以上のように、従来は横型素子により形成されていたハーフブリッジ回路を、占有面積が小さい縦型素子により形成することが可能となる。また、縦型素子の分離を表面における開口幅が小さい溝状の素子分離領域により行うため、半導体装置のサイズをさらに小さくすることができる。この結果、横型素子の場合には、ソースドレイン間距離を10μm~20μm程度確保しなければならなかった耐圧が100V~200V程度の半導体素子を、数μm程度にまで縮小することが可能となる。表示駆動用のLSILargeScaleIntegrationにおいては、図7に示すように、複数のハーフブリッジ回路が設けられている。LSIに含まれるハーフブリッジ回路の数は、64又は128等の数になる場合もある。本実施形態の半導体装置は、複数の第2の区画102を設けることにより、複数のハーフブリッジ回路を有する場合にも容易に対応することができる。複数の第2の区画102を設ける場合には、第1素子分離領域131の総面積も増大し、半導体装置のサイズに影響を与える。しかし、本実施形態の半導体装置は、溝状の素子分離領域を用いているため、複数の第1素子分離領域131を設けた場合にも半導体装置のサイズの増大を抑えることができる。また、表示駆動用のLSIは、ハーフブリッジ回路のハイサイド側又はローサイド側の素子が占める面積を外部接続電極より小さくすることが可能な場合がある。しかし、ハイサイド側の素子及びローサイド側の素子のそれぞれを絶縁分離して、それぞれに外部接続電極を設ける場合には、素子の占有面積が外部接続電極の面積によって規定されてしまう。このため、素子が必要とする駆動電流能力からみて不必要に大きな面積が必要となる。しかし、本実施形態の半導体装置は、ハーフブリッジ回路のハイサイド側の素子とローサイド側の素子とを合わせて絶縁分離するため、ハーフブリッジ回路をより小さい面積で形成することが可能となる。さらに、エピタキシャル成長を20μm程度行った半導体基板を用いて従来の横型素子を形成した場合には、各不純物拡散層の横方向の拡がりが数μm以上となる。横型素子において必要とする耐圧を維持するためには、素子同士の間隔を不純物拡散層の拡がり以上にする必要があるため、半導体装置が非常に大きくなる。しかし、本実施形態の半導体装置は、耐圧を維持するため必要な素子間隔を1μm程度の溝状の素子分離領域の幅とすることができる。制御回路が多くの電源電圧を必要とする場合には、電源電圧が異なる素子を形成する領域ごとに溝状の素子分離領域を設けて絶縁分離すればよい。溝状の素子分離領域により分離をすれば、複数のウェル拡散層等を用いた接合分離の場合と比べて面積及び形成工程の増加を抑制できる。また、この場合の素子分離領域は、深さが浅く小さく形成できるため、多くの電源電圧を必要とする制御回路をより小さい面積で形成できる。本実施形態の半導体装置は、基板100の表面側に第1の外部接続電極141を有し、基板100の裏面側に第2の外部接続電極142を有している。このため、例えば、第2の外部接続電極142にバンプを形成して外部回路基板と接続したり、他のチップと積層したりすると共に、第1の外部接続電極141にワイヤーボンディング等を行い外部回路基板又は他のチップと接続することができ、実装が容易となる。本実施形態においては、表面ゲート型のIGBTとPMOSトランジスタを形成する例を示したが、図8に示すように第3の素子153及び第4の素子154として埋め込みゲート型のIGBTとPMOSトランジスタを形成してもよい。具体的には、第3の素子153は、第3素子領域123に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第3のゲート電極284を有している。第3のゲート電極284と基板100との間には酸化膜等からなる第3のゲート誘電体膜283が形成されている。第3のゲート電極284の両側方の第3素子領域123にはp型ボディー拡散層185が形成されている。p型ボディー拡散層185において第3のゲート電極284の側方にn型ソース高濃度拡散層186が形成され、n型ソース高濃度拡散層186が形成されていない部分にp型ボディーコンタクト拡散層187が形成されている。第4の素子154は、第4素子領域124に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第4のゲート電極294を有している。第4のゲート電極294と基板100との間には酸化膜等からなる第4のゲート誘電体膜293が形成されている。第4のゲート電極294の両側方の第4素子領域124にはn型ボディー拡散層195が形成されている。n型ボディー拡散層195において第4のゲート電極294の側方にp型ソース高濃度拡散層196が形成され、p型ソース高濃度拡散層196が形成されていない部分にn型ボディーコンタクト拡散層197が形成されている。なお、図8において、埋め込みゲート型のIGBTと埋め込みゲート型のPMOSトランジスタとを組み合わせた例を示したが、IGBT及びPMOSトランジスタの一方を埋め込みゲート型とし、他方を表面ゲート型としてもよい。また、図9に示すように、第4の素子154をPMOSトランジスタに代えてPNPトランジスタとしてもよい。具体的には、第4の素子154は第4素子領域124の上部に形成されたn型ベース拡散層391を有している。n型ベース拡散層391において、p型エミッタ拡散層392と、n型ベースコンタクト拡散層393とが互いに間隔をおいて形成されている。図9に示した半導体装置の場合には、裏面拡散層105はPNPトランジスタのコレクタとIGBTのコレクタとなり、第2の区画102には図10に示すようなハーフブリッジ回路が形成される。また、第4素子領域124においてp型エミッタ拡散層392を形成しなければ、n型ベース拡散層391をカソードとするダイオードが形成される。このため、第2の区画102に、図11に示すように、IGBTのコレクタをクランプした回路を形成することができる。第2の区画102にハイサイド側の素子及びローサイド側の素子が1つずつ形成された例を示したが、ハイサイド側の素子及びローサイド側の素子の少なくとも一方が複数形成されていてもよい。例えば、図12に示すように、第2の区画102に1つの第3素子領域123と2つの第4素子領域124を形成し、PMOSトランジスタである第4の素子154を2つ形成してもよい。この場合には、図13に示すような回路が形成される。なお、第2の区画102に第4の素子154を複数形成する例を示したが、IGBTである第3の素子153を複数形成してもよい。また、第2の区画102に3種類以上の素子を形成することも可能である。また、図9及び図12において、第3の素子153が表面ゲート型の縦型IGBTである例を示したが、第3の素子153を図8に示すような埋め込みゲート型の縦型IGBTとしてもよい。裏面拡散層105は、基板100の裏面全体に形成されている例を示したが、第1の区画101には形成されていなくてもよい。第3の素子153と第4の素子154とを逆の導電型としたハーフブリッジ回路等を形成することも可能である。