クロスポイントメモリセルであって、第一の方向に伸長するワード線と、前記第一の方向とは異なる第二の方向に伸長するビット線であって、前記ビット線および前記ワード線は、お互いに物理的に接触することなく交差する、ビット線と、そのように交差する位置で前記ワード線および前記ビット線の間に形成される、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタであって、前記ワード線から前記ビット線へと流れる直流電流、および前記ビット線から前記ワード線へと流れる直流電流を妨げるように構成されるキャパシタ誘電体材料を含むキャパシタと、を含む、ことを特徴とするメモリセル。前記キャパシタは、空間格子における複数の可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオン欠損である、結晶質半導電性金属含有マスを含み、前記キャパシタ誘電体材料は、前記結晶質半導電性金属含有マスに物理的に接触する前記ワード線および前記ビット線の間に支持され、かつ、前記マスからバリア誘電体材料への前記複数の可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料を含み、前記半導電性マスおよび前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性マスおよび前記バリア誘電体材料のうちの一方は、前記半導電性マスおよび前記バリア誘電体のうちの他方よりも、前記ワード線および前記ビット線のうちの一方に対してより近傍に存在し、前記半導電性マスおよび前記バリア誘電体のうちの前記他方は、前記半導電性マスおよび前記バリア誘電体の前記一方よりも、前記ワード線および前記ビット線のうちの他方に対してより近傍に存在する、ことを特徴とする請求項1に記載のメモリセル。前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料を含み、前記キャパシタ誘電体材料は、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、ことを特徴とする請求項1に記載のメモリセル。前記複数の可動性ドーパントは、複数の酸素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は、酸化物を含む、ことを特徴とする請求項3に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、TiO2およびTiO2-xの組み合わせを含むことを特徴とする請求項4に記載のメモリセル。前記可動性ドーパントバリア誘電体材料は、金属酸化物を含み、前記複数の可動性ドーパントが支持される前記誘電体は、金属酸化物を含み、前記可動性ドーパントバリア誘電体材料の前記金属酸化物の金属は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料の前記金属酸化物の金属とは異なる、ことを特徴とする請求項3に記載のメモリセル。前記複数の可動性ドーパントは、複数の窒素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は窒化物を含む、ことを特徴とする請求項3に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、AINおよびAIN1-xの組み合わせを含む、ことを特徴とする請求項7に記載のメモリセル。前記複数の可動性ドーパントは、複数のフッ素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体はフッ化物を含む、ことを特徴とする請求項3に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、MgF2およびMgF2-xの組み合わせを含む、ことを特徴とする請求項9に記載のメモリセル。前記可動性ドーパントバリア誘電体材料は、ZrO2、SiO2、Si3N4、GeNおよびSrTiO3のうちの少なくとも一つを含む、ことを特徴とする請求項3に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、お互いに物理的に接触している、ことを特徴とする請求項3に記載のメモリセル。前記ワード線および前記ビット線の間には、誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料以外には、他の材料は支持されていない、ことを特徴とする請求項12に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、4ナノメートルから50ナノメートルの厚さを有し、前記可動性ドーパントバリア誘電体材料は、3ナノメートルから10ナノメートルの厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料より薄い、ことを特徴とする請求項3に記載のメモリセル。誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、前記可動性ドーパントバリア誘電体材料よりも厚く、誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、50ナノメートル以下の厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、10ナノメートル以下の厚さを有する、ことを特徴とする請求項14に記載のメモリセル。複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの異なる一つに個々に対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、ことを特徴とする不揮発性メモリアレイ。前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料および可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、ことを特徴とする請求項16に記載のメモリアレイ。前記キャパシタは前記個々のメモリセルに対応する前記ワード線に電気的に接続される第一の電極と、前記個々のメモリセルに対応する前記ビット線に電気的に接続される第二の電極と、を含み、前記第一の電極は、前記個々のメモリセルに対応する前記ワード線とは異なる組成を有し、前記第二の電極は、前記個々のメモリセルに対応する前記ビット線とは異なる組成を有する、ことを特徴とする請求項16に記載のメモリアレイ。メモリセルを読み出す方法であって、メモリセルのワード線および前記メモリセルのビット線に交流電圧信号を印加するステップであって、前記メモリセルは、少なくとも二つの異なる静的状態のうちの任意の状態に選択的にプログラムされるように構成される、ステップと、前記メモリセルの前記ビット線上の電流を検知するステップであって、前記電流は、前記交流電圧信号を印加する前記ステップの結果として生じる、ステップと、検知する前記ステップに基づいて、前記少なくとも二つの異なる静的状態のうちのいずれに前記メモリセルがプログラムされているかを判定するステップと、を含む、ことを特徴とする方法。前記メモリセルは、可動性ドーパントバリア誘電体材料と、誘電体内に複数の可動性ドーパントを含む半導電性材料と、を含むキャパシタを含み、前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記ワード線および前記ビット線の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、ことを特徴とする請求項19に記載の方法。前記メモリセルから前記交流電圧信号を除去するステップをさらに含み、前記キャパシタは、前記交流電圧信号を除去する前記ステップの後と、前記交流電圧信号を印加する前記ステップの前で、実質的に同一の静電容量を有する、ことを特徴とする請求項20に記載の方法。前記交流電圧信号を印加する前記ステップの間、電流は、ある期間のうちの第一の瞬間においては、前記ビット線から前記メモリセルへと流れ、ある期間のうちの前記第一の瞬間に引き続く、第二の瞬間においては、前記メモリセルから前記ビット線へと流れる、ことを特徴とする請求項19に記載の方法。前記電流を検知する前記ステップは、前記交流電圧信号が周期的であるときに前記電流を検知するステップを含む、ことを特徴とする請求項19に記載の方法。前記電流を検知する前記ステップは、前記交流電圧信号が実質的に一定の周波数を有するときに前記電流を検知するステップを含む、ことを特徴とする請求項23に記載の方法。前記電流を検知する前記ステップは、前記交流電圧信号が実質的に正弦波であるときに前記電流を検知するステップを含む、ことを特徴とする請求項23に記載の方法。前記交流電圧信号は、定常状態において、印加する前記ステップのうちの少なくともいくらかの期間に、100MHzと等しいかそれ以上の周波数を有する主周波数コンポーネントを含む、ことを特徴とする請求項19に記載の方法。前記電流を検知する前記ステップは、前記交流電圧信号が定常状態にあるときに前記電流を検知するステップを含む、ことを特徴とする請求項19に記載の方法。前記交流電圧信号は、印加する前記ステップのうちの少なくともいくらかの期間に、少なくとも1ボルトのピークトゥピーク電圧を有する、ことを特徴とする請求項19に記載の方法。前記電流は第一の電流であり、前記メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされ、前記第一の電流を検知する前記ステップの後、前記少なくとも二つの異なる静的状態のうちの第二の状態に前記メモリセルをプログラミングするステップと、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記ワード線に前記交流電圧信号を印加するステップと、前記ビット線上の第二の電流を検知するステップであって、前記第二の電流は、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記交流電圧信号を印加する前記ステップの結果として生じ、前記第二の電流は、前記第一の電流の少なくとも二倍の大きさである、ステップと、前記第二の電流を検知する前記ステップに基づいて、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされていることを判定するステップと、をさらに含む、ことを特徴とする請求項19に記載の方法。前記第二の電流は、前記第一の電流の少なくとも5倍の大きさである、ことを特徴とする請求項29に記載の方法。メモリセルをプログラミングする方法であって、メモリセルのワード線および前記メモリセルのビット線の間に直流電圧を印加するステップであって、前記メモリセルはキャパシタを含む、ステップと、前記直流電圧を印加する前記ステップの結果として、前記キャパシタの静電容量を、第一の値から第二の値へと変化させるステップであって、前記第二の値は前記第一の値の少なくとも二倍である、ステップと、前記ワード線と前記ビット線との間から前記直流電圧を除去するステップであって、前記静電容量は、前記直流電圧を除去する前記ステップの後、前記第二の値を静的に保持する、ステップと、を含む、ことを特徴とする方法。前記直流電圧を印加する前記ステップは、前記キャパシタの前記静電容量を、低い静電容量状態から、より高い静電容量状態へと増加させるために、前記ワード線および前記ビット線の間に支持される半導電性マスから、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料に向かって、複数の可動性ドーパントを移動させるために前記直流電圧を印加するステップを含み、前記半導電性マスおよび前記可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記可動性ドーパントバリア誘電体材料は、前記電圧を印加する前記ステップによって、複数の可動性ドーパントが前記可動性ドーパントバリア誘電体材料へと移動することから、本質的に保護する、ことを特徴とする請求項31に記載の方法。前記直流電圧を印加する前記ステップは、100マイクロ秒よりも短い期間、前記直流電圧を印加するステップを含む、ことを特徴とする請求項31に記載の方法。前記直流電圧は第一の直流電圧であり、前記ワード線および前記ビット線の間に第二の直流電圧を印加するステップであって、前記第二の直流電圧は、前記第一の直流電圧の極性とは逆の極性を有する、ステップと、前記第二の直流電圧を印加する前記ステップの結果として、前記キャパシタの前記静電容量を、前記第二の値から第三の値へと変化させるステップであって、前記複数の可動性ドーパントを前記可動性ドーパントバリア誘電体材料から離れる方向へ移動させることによって、前記第三の値は、前記第二の値よりも小さくなる、ステップと、前記ワード線および前記ビット線の間から前記第二の直流電圧を除去するステップであって、前記静電容量は、前記第二の直流電圧を除去する前記ステップの後、前記第三の値を静的に保持する、ステップと、をさらに含む、ことを特徴とする請求項31に記載の方法。前記第三の値は、前記第一の値と実質的に同一である、ことを特徴とする請求項34に記載の方法。前記第三の値は、前記第二の値の半分よりも小さい、ことを特徴とする請求項34に記載の方法。メモリセルへと書き込み、メモリセルから読み出す方法であって、キャパシタの相対する一対の導電性電極の間に書き込み電圧を印加することによって、前記キャパシタを含むメモリセルに対して、書き込むステップと、前記一対の電極の間に交流読み出し電圧を印加することによって前記メモリセルから読み出すステップと、前記交流読み出し電圧を印加する前記ステップの結果として生じる電流を検知するステップと、を含む、ことを特徴とする方法。前記キャパシタは、可動性ドーパントバリア誘電体材料と、誘電体内に複数の可動性ドーパントを含む半導電性材料と、を含み、前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記一対の相対する導電性電極の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記一対の電極のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記一対の電極のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、ことを特徴とする請求項0に記載の方法。前記印加される交流読み出し電圧は、読み出しをする前記ステップの間、周期的である、ことを特徴とする請求項0に記載の方法。前記書き込み電圧は直流電圧である、ことを特徴とする請求項37に記載の方法。複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの各々一つに個々が対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、メモリセルと、を含むメモリ回路と、前記複数のメモリセルにデータを格納するために前記メモリ回路に命令し、前記メモリ回路から前記データを検索する、ように構成された、前記メモリ回路と連通するプロセシング回路と、を含む、ことを特徴とするコンピュータシステム。図1を参照して、本発明の一実施形態に従う不揮発性メモリの一部が示される。アレイは、複数のワード線WL1-WL4および、複数のワード線に交差する複数のビット線BL1-BL4を含む。アレイは、円記号によって表された複数のメモリセルM11-M44をさらに含む。メモリセルは、個々に、複数のワード線および複数のビット線のお互いに対する交点のうちの各一つに対応する。例えば、メモリセルM12は、WL1およびBL2の交点に対応し、メモリセルM34は、WL3およびBL4の交点に対応する。図1に示された部分は、不揮発性メモリアレイのうちの非常に小さい部分であってもよい。図1に示されたワード線、ビット線およびメモリセルに加えて、不揮発性メモリアレイは、より多くのワード線、ビット線およびメモリセルを含んでもよい。図1のワード線およびビット線は、お互いに直行する直線として示されているが、現存であれ、未開発であれ、他の形状および交差角度が使用されてもよい。図1のビット線およびワード線は、交差位置においてお互いに接触するものとして図1に模式的に示されているが、これらは示された交差に関してオーム接続されていない。メモリセルの各々は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含む。キャパシタは、異なる静電容量状態にプログラムされるまで、プログラムされた静電容量状態を静的に保持する。異なる静電容量状態は、異なる静電容量値を有することによって特徴づけられる。ある静電容量状態においては、キャパシタは、第一の静電容量値を有し、また別の静電容量状態においては、キャパシタは、第一の静電容量値とは著しく異なる可能性がある、第二の静電容量値を有しうる。例えば、幾つかの実施形態においては、第二の静電容量値は、第一の静電容量値と比較して、2倍から10倍高いか、もしくは低い要素であってもよい。異なる静電容量状態は、1ビット以上のデータを表すために使用されてもよい。例えば、メモリセルは、そのキャパシタが、第一の静電容量状態にあるときに1を表し、そのキャパシタが第二の静電容量状態にあるときに0を表してもよい。幾つかの実施形態においては、メモリセルは、3つ以上の異なる静電容量状態を使用してデータを表してもよい。キャパシタは、たとえ電力がキャパシタに対して提供されなくても、数か月、数年、もしくはそれ以上の期間、静電容量状態を保持しうる。したがって、静電容量状態は、不揮発性および静的であるものとして記述されうる。さらには、メモリセルの静電容量状態は、メモリセルに損傷を与えることなく繰り返し変化する可能性がある。一実施形態においては、メモリセル例えば、メモリセルM11-M44のうちの一つに書き込む方法は、メモリセルのキャパシタの一対の相対する導電性電極の間に、書き込み電圧を印加するステップを含んでもよい。書き込み電圧を印加するステップによって、キャパシタの静電容量状態は、ある静電容量状態から別の静電容量状態へと変化する。メモリセルへの書き込みは、メモリセルのプログラミングとも呼ばれうる。メモリセルは、プログラミングによって1ビット以上のデータを格納しうる。例えば、メモリセルM24をプログラムするために、適切な書き込み電圧が、ワード線WL2およびビット線BL4との間に印加され、電圧は、メモリセルM24のキャパシタの間に印加され、それによって、キャパシタの静電容量状態が変化する。メモリセルM24のプログラミングの間、ワード線WL1、WL3およびWL4ならびに、ビット線BL1、BL2およびBL3は、適切な電圧で保持され、メモリセルをプログラムするのに十分な書き込み電圧は、メモリセルM24以外のアレイのメモリセルの間には印加されない。例えば、一実施形態においては、ワード線WL1、WL3およびWL4ならびにビット線BL1、BL2およびBL3は、メモリセルM24のプログラミングの間、同一の電位に保持されてもよい。本方法は、メモリセルからデータを読み出すステップも含みうる。読み出しは、ワード線およびビット線の間、したがって、キャパシタの一対の電極の間に交流電圧を印加するステップ、ならびに、例えば、交流電源2を利用して交流電圧を印加するステップの結果として生じる電流を検知するステップを含みうる。検出回路4は、電流を検知するために提供され、その電流に基づいて、キャパシタがいかなる静電容量状態にあるか、したがって、メモリセルに格納されたデータ値を判定しうる。例えば、一実施形態においては、電源2は、ワード線WL2に接続され、検出回路4は、ビット線BL3に接続されて、メモリセルM23の静電容量状態を決定することによって、メモリセルM23によって格納されたデータ値を判定する。本明細書で記述される方法は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含むメモリセルで使用される可能性がある。このようなキャパシタの各々は、多くの異なる形式で具現化されうる。このようなキャパシタの一実施形態は、例えば、図2および図3で示されるメムキャパシタデバイス10のような、メムキャパシタデバイスである。これらの図は、メムキャパシタデバイス10を二つの異なるプログラム状態で示すものである。代替のおよび/もしくはさらなるプログラム状態が使用されてもよい。図2を参照して、メムキャパシタデバイス10は、一対の相対する導電性電極12および14を含む。この電極は、例えば、元素金属、元素金属の合金、導電性金属化合物、および/もしくは、導電性を有するようにドープされた半導電性材料など、任意の適切な導電性材料から構成される可能性がある。電極12および14は、同一の厚さであってもよいし、異なる厚さであってもよい。例示的な厚さの範囲は、3ナノメートルから100ナノメートルである。さらには、導電性電極12および14は、均一であるか、均一ではないかに関わらず、お互いに同一の組成であってもよいし、異なる組成であってもよい。一実施例においては、このような組成は、本質的にプラチナ元素からなりうる。電極12および14のうちの一方は、交差する位置での、ワード線もしくはビット線のうちの一つを含みうる。さらには、電極12および14のうちの他方は、交差する位置でのワード線もしくはビット線のうちの他方を含みうる。少なくとも二つの材料16および18は、相対する導電性電極12および14の間で支持される。材料16は、誘電体内に支持される可動性ドーパントを含む、静的にプログラム可能な半導電性材料である。これは、異なる静電容量値によって特徴づけられる少なくとも二つの異なる状態の間で、静的にプログラム可能である。少なくとも一つの状態は、可動性ドーパントの極在もしくは集合を含み、誘電体領域は材料16内に形成される。二つ以上のプログラム可能な状態が使用されてもよい。本文書の文脈においては、可動性ドーパントとは、一対の電極へと差動電圧を印加することによって、少なくとも二つの異なる静的状態の間で、デバイスを繰り返しプログラミングする通常のデバイス動作の間に、誘電体内の異なる位置へと移動可能な半導電性材料の自由電子以外のコンポーネントである。実施例は、さもなければ、化学量論的材料における原子空孔、および格子間原子を含む。可動性ドーパントの具体的な実施例は、非晶質もしくは結晶質酸化物または他の酸素含有材料における酸素原子空孔、非晶質もしくは結晶質窒化物または他の窒素含有材料における窒素原子空孔、非晶質もしくは結晶質フッ化物またはフッ素含有材料におけるフッ素原子空孔、ならびに、非晶質もしくは結晶質酸化物における格子間金属原子を含む。材料16の可動性ドーパントは、図面においては、点/点刻によって図示される。図面における任意の面積/体積における点/点刻の密度は、可動性ドーパント密度の程度を示し、より多い点/点刻は、より高い可動性ドーパント密度を示し、より少ない点/点刻は、より低い可動性ドーパント密度を示す。1タイプ以上の可動性ドーパントが、材料16の一部として使用されてもよい。材料16に対し、可動性ドーパントが支持される例示的な誘電体は、可動性ドーパントの十分に多い量および高い濃度に基づいて、局所化した導電性を有することが可能な、適切な酸化物、窒化物および/もしくはフッ化物を含む。可動性ドーパントが支持される誘電体は、可動性ドーパントの考慮とは関係なく、均一であってもよいし、均一でなくてもよい。誘電体の具体的な実施例は、TiO2、AINおよび/もしくはMgF2を含む。一実施形態においては、可動性ドーパントとして酸素空孔を含む材料16は、酸素空孔の位置および支持される位置における酸素空孔の量に依存した、少なくとも一つのプログラム状態においては、TiO2とTiO2-xの組み合わせを含みうる。一実施形態においては、可動性ドーパントとして窒素空孔を含む材料16は、窒素空孔の位置および支持される位置における窒素空孔の量に依存した、少なくとも一つのプログラム状態においては、AINとAIN1-xの組み合わせを含みうる。一実施形態においては、可動性ドーパントとしてフッ素空孔を含む材料16は、フッ素空孔の位置および支持される位置におけるフッ素空孔の量に依存した、少なくとも一つのプログラム状態においては、MgF2とMgF2-xの組み合わせを含みうる。一実施形態においては、可動性ドーパントは、窒素含有材料におけるアルミニウム格子間原子を含む。材料16は、誘電体の組成、可動性ドーパントの組成および/もしくは材料16における可動性ドーパントの量に依存する可能性がある、任意の適切な厚さでありうる。例示的な厚さは、4ナノメートルから5ナノメートルの厚さを含み、一実施形態においては、120ナノメートル以下の厚さを含む。材料18は、可動性ドーパントバリア誘電体材料である。この材料は均一であってもよいし、不均一であってもよい。可動性ドーパント誘電体材料18は、材料18内の可動性ドーパントの移動を通過させず、そこに固有の任意のドーパントの位置が変化する移動を通過させないことの双方によって特徴づけられるか、または、識別されうる。材料16およびバリア誘電体材料18は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料18は、金属酸化物を含み、材料16内に可動性ドーパントが支持される誘電体は、別の金属酸化物を含み、材料18の金属元素は、材料16の誘電体の金属元素とは異なる。とにかく、例示的な可動性ドーパントバリア誘電体材料は、ZrO2、SiO2、Si3N4、GeN、SrTiO3のうちの少なくとも一つを含む。一実施形態においては、バリア誘電体材料は、本質的に、化学量論的金属酸化物、例えば、ZrO2およびSrTiO3のいずれか、もしくはその組み合わせから成る。材料16および可動性ドーパントバリア誘電体材料18は、お互いに対して、同一の厚さであってもよいし、異なる厚さであってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料18は、材料16以下の厚さであり、一実施形態においては、材料16よりも薄いものとして示される。一実施形態においては、可動性ドーパントバリア誘電体材料18は、1ナノメートルから7ナノメートルの等価な酸化物厚さを有し、一実施形態においては、10ナノメートル以下の等価な酸化物厚さを有する。本文書の文脈においては、等価な酸化物厚さとは、可動性ドーパントバリア誘電体材料が使用されたときと、同等の誘電体効果を生成するために、どの程度の厚さの非ドープシリコン二酸化物が必要とされるかの線形寸法である。使用される可動性ドーパントバリア誘電体材料が非ドープシリコン二酸化物か、もしくは非ドープシリコン二酸化物と等しい誘電率の材料である場合には、等価な酸化物厚さと使用される可動性ドーパントバリア誘電体材料の厚さは、同一でありうる。半導電性材料16およびバリア誘電体材料18のうちの一方は、半導電性材料16およびバリア誘電体材料18のうちの他方よりも、電極12および14の対のうちの一方に対してより近傍にある。同様に、半導電性材料16およびバリア誘電体材料18のうちの他方は、電極12、14の対のうちの他方に対してより近傍にある。示された実施形態においては、材料16および可動性ドーパントバリア誘電体材料18は、お互いに対して物理的に触れる接触状態にある。さらに、示された実施形態においては、相対する導電性電極12、14の対の間には、材料16および可動性ドーパントバリア誘電体材料18以外の他の材料は支持されていない。図2に示されるように、メムキャパシタデバイス10は、並列に接続されたキャパシタC1および抵抗R1として、模式的にモデル化されうる。バリア誘電体材料18は電極12および14の間に直流電流が流れるのを効果的に妨げるが、メムキャパシタデバイス10は、ごく微小でわずかな量の漏洩電流を伝導しうる。抵抗R1はこの漏洩電流を表す。キャパシタC1は、図2のプログラム状態におけるメムキャパシタデバイス10の静電容量を表し、半導電性材料16およびバリア誘電体材料18の合成静電容量を表す。図2および図3は、二つの異なる静的プログラム状態におけるメムキャパシタデバイス10を示す。図3は、例示的な最高の静電容量状態を図示し、図2は例示的な最低の静電容量状態を示す。例えば、例示的な目的でのみ、図2は、其々が可動性ドーパントの異なる平均濃度によって特徴づけられる領域20および22を含むものとして、材料16を示す。領域22は、領域22が効率的な誘電体であるような、可動性ドーパントの顕著に低い量を図示する。ゼロ以上の可動性ドーパントの或る量が、領域22が誘電性容量として機能しうる限り、領域22内にありうる。にもかかわらず、領域20は、領域22内の任意の濃度よりも高い適切な可動性ドーパントの平均濃度を有する。領域20もしくは領域22のいずれかの内に支持される任意の可動性ドーパントは、其々の領域20もしくは22内に均一に分散されてもよいし、均一に分散されなくてもよい。にもかかわらず、領域20は導電性であり、それによって、材料12および領域20の組み合わせによって、より厚い導電性キャパシタ電極を効率的に提供する。一方、領域22は誘電性であり、それによって、可動性ドーパントバリア誘電体材料18の効率的な誘電体厚さへと加えられる。図3を参照すると、可動性ドーパントは、材料16の全てを通して十分に支持されるように示されており、その全体の厚さは、本質的に導電性である。したがって、導電性キャパシタ電極のうちの一方は、材料12および16の組み合わせを効率的に構成する。さらには、このような状態においては、可動性ドーパントバリア誘電体材料18のみが、導電性キャパシタ電極12および14の間の全体の誘電体厚さを構成する。それによって、図3のプログラム状態は、図2に示されたものよりも高い静電容量を有する。可動性ドーパントは、図3の高い静電容量状態における材料16内に、均一に分散されてもよいし、均一に分散されなくてもよい。さらに、それにもかかわらず、最高の静電容量状態および最低の静電容量状態を超えて、もしくはそれに加えて、異なる選択可能なプログラム静電容量状態が達成されてもよい。にもかかわらず、メムキャパシタデバイス10は、提供されたプログラム状態が除去される動作の後、そのプログラムされた静電容量状態を少なくとも部分的に保持することによって特徴づけられる。図2のプログラム状態においては、メムキャパシタ10は、図3のプログラム状態の時よりも低い静電容量を有する。言い換えると、任意の時間において、メムキャパシタ10によって実際に保持される電荷量に関係なく、図2のプログラム状態におけるメムキャパシタ10の静電容量は、図3のプログラム状態におけるメムキャパシタ10の静電容量よりも低い。メムキャパシタ10が充電されていないか、部分的に充電されているか、または完全に充電されているかによって、メムキャパシタ10の充電状態が決定するが、メムキャパシタ10の静電容量には影響を与えない。したがって、本明細書で使用される充電状態とは、ある任意の時間において、キャパシタによって実際に保持される電荷量のことを称する。本明細書で使用される静電容量とは、キャパシタの充電状態に関係なく、キャパシタが保持することが可能なボルト毎のクーロン量のことを称する。図3に示されるように、図3のメムキャパシタ10は、並列に接続されたキャパシタC2および抵抗R2として模式的にモデル化されうる。抵抗R2は、図3のプログラム状態におけるメムキャパシタデバイス10の微小な漏洩電流を表し、図2のR1と同一であるか、図2のR1より低いか、または図2のR1より高い。キャパシタC2は、図3のプログラム状態におけるメムキャパシタデバイス10の静電容量を表し、図2のC1よりも大きく、半導電性材料16およびバリア誘電体材料18の合成静電容量を表す。キャパシタデバイス10の具体的な実施例として、導電性キャパシタ電極12および14は、各々、本質的に、5ナノメートルの厚さを有するプラチナ元素から成る。可動性ドーパントバリア誘電体材料18は、3ナノメートルの厚さを有するZrO2である。半導電性材料16は、4ナノメートルの全体の厚さを有する、TiO2とTiO2-xの組み合わせである。図2においては、領域22は、2ナノメートルの厚さを有し、1cm3当たり、5×1018より十分に少ない酸素空孔を有するTiO2であり、それによって領域22は非導電性になる。領域20は、2ナノメートルの厚さを有し、5×1018空孔/cm3よりも十分に大きい全体の平均酸素空孔密度を有し、それによって領域20は導電性になる。図3においては、材料16は、領域16の全てを導電性にするのに十分な、5×1018空孔/cm3よりも十分に大きな全体の平均酸素空孔密度を有する、TiO2と考えられうる。図2の領域20における全体の平均酸素空孔密度は、図3の領域16における密度よりも大きい。図2および図3のモデルに関連する其々の静電容量は、以下のように特徴づけられうる。ここで、Cはデバイスの静電容量、Aは材料18に対して露出された電極14の面積、ε1は領域22によって特徴づけられた材料16の誘電率、ε2は材料18の誘電率、t1は領域22の厚さ、t2は材料18の厚さである。異なるプログラム状態は、StrukovらのThemissingmemristorfoundNaturePublishingGroup1May2008Vol453pp8083に記述されているように、導電性キャパシタ電極12および14に其々適切な差動電圧を印加することによって達成されうる。例えば、可動性ドーパントの電荷に依存して、適切な正および/もしくは負の電圧が、導電性電極12および14に対して印加され、それによって可動性ドーパントは、導電性電極12および14のうちの一方へと引き寄せられるか、または一方からはね返されて、プログラミング差動電圧が除去された後に保持される、図2および図3に示された例示的なプログラム状態を有する。とにかく、一実施形態においては、メムキャパシタデバイスは、例えば、導電性電極12および14などの一対の相対する導電性電極を含む。少なくとも二つの材料は、相対する導電性電極の間に支持される。材料のうちの一つは、空間格子における可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオンが欠損している、結晶質半導電性金属含有マスを含む。一実施形態においては、結晶質半導電性金属含有マスは、結晶質半導電性金属酸化物マスである。他の材料は、結晶質半導電性金属含有マスと物理的に接触し、マスからバリア誘電体材料への可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料である。半導電性マスおよびバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられるお互いに異なる組成である。半導電性マスおよびバリア誘電体材料のうちの一方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの一方に対してより近傍にある。半導電性マスおよびバリア誘電体材料のうちの他方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの他方に対してより近傍にある。本実施形態における、結晶質半導電性金属含有マス用の例示的な材料は、材料16ように上述された材料を含む。本実施形態におけるバリア誘電体材料用の例示的な材料は、バリア誘電体材料18ように叙述された材料を含む。本実施形態における他の特性は、図2および図3に関連して記述された例示的な実施形態に関連して上述された特性のうちの任意の特性、もしくは組み合わせを含んでもよい。図4を参照すると、図2のプログラム状態におけるメムキャパシタ10を含む、単一のクロスポイントメモリセル40が示される。本実施形態においては、電極12はワード線例えば、図1のワード線W1-W4のうちの一つであり、電極14は、ビット線例えば、図1のビット線B1-B4のうちの一つであり、メモリセル40は、M11-M44のうちの一つでありうる。あるいは、電極12はビット線例えば、図1のビット線B1-B4のうちの一つであり、電極14はワード線例えば、図1のワード線W1-W4のうちの一つであってもよい。したがって、一実施形態においては、図4は、第一の方向に伸長するワード線12および第一の方向とは異なる第二の方向へ伸長するビット線14を含むクロスポイントメモリセルを示す。ビット線14およびワード線12はお互いに物理的に接触することなく交差する。メムキャパシタ10は、ワード線12およびビット線14の間で、それらが交差する位置に形成される。上記で議論されたように、メムキャパシタ10は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能である。キャパシタは、ワード線12およびビット線14の間に流れる直流電流を妨げるように構成された、キャパシタ誘電体材料18を含む。キャパシタは、半導電性材料16をさらに含む。一実施形態においては、ワード線12もしくは14は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。半導電性材料18は、TiO2およびTiO2-xを含むか、本質的にTiO2およびTiO2-xから成るか、またはTiO2およびTiO2-xから成る可能性があり、約50nmの厚さでありうる。キャパシタ誘電体材料18は、ZrO2を含むか、本質的にZrO2から成るか、またはZrO2から成る可能性があり、約3nmの厚さでありうる。ビット線12もしくは14は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。図5を参照すると、クロスポイントメモリセル40のメムキャパシタ10が、図3のプログラム状態において示される。図6を参照すると、クロスポイントメモリセル42の別の実施形態が示される。この実施形態は、導電性配線24および26の間に配置されたキャパシタ10を含む。配線24は、其々のビット線およびワード線の対が交差する場所における、図1のアレイのビット線もしくはワード線であり、配線26は、図1のアレイのビット線もしくはワード線のうちの他方でありうる。本実施形態においては、キャパシタは、個々のメモリセルに対応する、導電性配線26に電気的に接続された第一の電極12、ならびに、個々のメモリセルに対応する導電性配線24に電気的に接続された第二の電極14を含む。第一の電極12は、導電性配線26とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第二の電極14は、導電性配線24とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第一の電極12は、導電性配線26と同一の組成であってもよい。第二の電極14は、導電性配線24と同一の組成であってもよい。とにかく、図6における電極12および14の其々の例示的な厚さは、5ナノメートルと5ナノメートルである。一実施形態においては、メモリセルをプログラミングする方法は、メモリセル40/42のワード線およびメモリセル40/42のビット線に対して書き込み電圧を印加するステップを含みうる。メモリセル40/42は、例えば、上述されたキャパシタ10のような、キャパシタを含みうる。書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第一の値から第二の値へと変化する。第二の値は、第一の値の少なくとも2倍でありうる。このような方法は、ワード線およびビット線の間から書き込み電圧を除去するステップをさらに含む。静電容量は、書き込み電圧を除去するステップの後、第二の値を静的に保持する。書き込み電圧を印加するステップによって、可動性ドーパントは、ワード線およびビット線の間に支持された半導電性マス16内で、ワード線およびビット線の間に支持された可動性ドーパントバリア誘電体材料18に向かって移動し、低い静電容量状態から高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マス16および可動性ドーパントバリア誘電体材料18は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料18は、電圧を印加するステップによって、可動性ドーパントが、可動性ドーパントバリア誘電体材料18へと移動することから、本質的に保護する。一実施形態においては、書き込み電圧を印加するステップは、100マイクロ秒よりも短い期間、書き込み電圧を印加するステップを含む。一実施形態においては、書き込み電圧は、直流電圧であってもよい。しかしながら、5kHzよりも低い周波数を有する交流電圧を含む、可動性ドーパントを半導電性マス16内で移動させる他の適切な電圧が使用されてもよい。上記の書き込み電圧は、第一の書き込み電圧と称され、本方法は、ワード線およびビット線の間に第一の書き込み電圧とは異なる第二の書き込み電圧を印加するステップを含んでもよい。第二の書き込み電圧は、第一の書き込み電圧の極性とは逆の極性を有してもよい。とにかく、第二の書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第二の値から第三の値へと変化する。ワード線およびビット線の間から第二の書き込み電圧を除去するステップによって、キャパシタ10の静電容量は第三の値を静的に保持する。第三の値は、第二の値よりも小さく、ある場合には、第二の値の半分よりも小さい可能性がある。第二の書き込み電圧は、可動性ドーパントバリア誘電体材料18から可動性ドーパントを離れさせ、それによって、キャパシタ10の静電容量を減少させる。一実施形態においては、第三の値は、第一の値と実質的に同一であってもよい。言い換えれば、第二の書き込み電圧を印加するステップの後、メモリセルは、第一の書き込み電圧を印加するステップの前と実質的に同一の静電容量を有してもよい。あるいは、第二の書き込み電圧を印加するステップの後のメモリセルの静電容量は、一実施形態においては、可動性ドーパントは同一の位置に正確には戻り得ないため、第一の書き込み電圧を印加するステップの前のメモリセルの静電容量とはわずかに異なる可能性がある。しかしながら、結果として生じる静電容量は、メモリセルが第一の書き込み電圧を印加するステップの前と同一のデータ値を確かに表すほど、なお十分に低い可能性がある。一実施形態においては、第一および第二の書き込み電圧の大きさは、メモリセルが10ナノ秒から100マイクロ秒以内にプログラムされるように選択されてもよい。選択された大きさは、半導電性材料16内の可動性ドーパントを、2×108ナノメートル毎秒から2×104ナノメートル毎秒の速度で移動させるのに十分である可能性がある。上述されたプログラミング方法は、メムキャパシタ10のようなメムキャパシタを含むメモリセル用に使用されてもよい。あるいは、プログラミング方法は、キャパシタに対して印加された書き込み電圧の結果としてキャパシタがその静電容量を変化させる他のキャパシタの実施形態を含むメモリセル用に使用されてもよい。本発明の一実施形態は、異なる静電容量によって特徴づけられる、異なる静的にプログラム可能な状態の間でキャパシタをプログラミングする方法を包含する。このような方法は、上述された様なキャパシタを使用するステップもしくは他のキャパシタを使用するステップを包含しうる。とにかく、このような方法の一実施形態は、二つの導電性キャパシタ電極の間に差動電圧を印加するステップを含み、それによって、可動性ドーパントを、二つの導電性キャパシタ電極間に支持された半導電性マスから、二つの導線性キャパシタ電極間に支持された可動性ドーパントバリア誘電体材料へと移動させ、低い静電容量状態からより高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マスおよび可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料は、電圧を印加するステップによって、可動性ドーパントが可動性ドーパントバリア誘電体材料へと移動することから本質的に保護する。例示的な可動性ドーパント、半導電性マス/材料および可動性ドーパント誘電体材料は、上述されたものであってもよい。図2、図3、図4および図5は、図2の状態から図3の状態へと向かう、ならびに図4の状態から図5の状態へと向かうこのようなプログラミングの一実施例を示す。これらは、キャパシタ電極12および14に対して正および/もしくは負の適切な電圧を印加することによって達成され、それによって、可動性ドーパントは電極14に向かって、もしくは電極12から離れる方向へと移動し、それによって、プログラム状態へと変化する。一実施形態においては、異なる差動電圧は、二つの導電性キャパシタ電極の間に引き続いて印加され、可動性ドーパントは、可動性ドーパントバリア誘電体材料から離れる方向へと移動し、キャパシタの静電容量を減少させ、それによって、異なる静的にプログラム可能な状態のうちの一つへとキャパシタをプログラムする。これは、例えば、所定の静電容量減少効果を達成するために、極性反転もしくは、ある他の適切な差動電圧を印加することによって、図3もしくは図5の状態を、図2もしくは図4の状態へと戻すようなプログラミングによって生じうる。さらには、このように引き続いて印加された差動電圧は、直前の静電容量状態へ戻すようにキャパシタをプログラムしてもよいし、しなくてもよい。したがって、二つ以上の静電容量状態に対するプログラミングは選択的に生じる可能性がある。一実施形態に従い、メモリセルを読み出す方法は、メモリセルのワード線およびビット線の間に例えば、図1の電源2を使用して交流電圧信号を印加するステップを含む。一実施形態においては、交流電圧信号は、約200MHzの周波数および約2Vのピークトゥピーク電圧を有する周期的な正弦波信号である。メモリセルは、上記の図4および図5に関連する状態などの、少なくとも二つの異なる静的な状態のうちの任意の一つにおいて、選択的にプログラムされるように構成される。本方法は、メモリセルのビット線上の電流を検知するステップをさらに含み、その電流は、交流電圧信号を印加するステップによる結果であり、検知するステップに基づいて、メモリセルが少なくとも二つの異なる静的な状態のうちのいずれにプログラムされているかを判定する。一実施形態においては、検出回路4は、検知するステップおよび判定するステップを実施してもよい。本方法は、メモリセルから交流電圧信号を除去するステップをさらに含んでもよい。キャパシタは、交流電圧信号を印加するステップの前と、交流電圧信号を除去するステップの後で、実質的に同一の静電容量を有してもよい。一実施形態においては、メモリセルは、上述されたキャパシタ10を含みうる。交流電圧信号がキャパシタ10に印加されている間、半導電性材料16の可動性ドーパントのうちの幾つかもしくは全てが交流電圧によって移動してもよいし、全く移動しなくてもよい。しかしながら、このような移動は、行ったり来たりする移動である可能性がある。交流電圧が除去されると、可動性ドーパントは、交流電圧を印加するステップの前にあった位置、もしくはその近傍に存在するからである。したがって、たとえ、可動性ドーパントが交流電圧を印加するステップの間、移動しうるとしても、メモリセルの静電容量は、交流電圧を印加するステップの後、実質的に同一でありうる。交流電圧信号を印加するステップの間、電流は、ある期間における第一の瞬間においては、ビット線からメモリセルへと流れ、第一の瞬間に続く第二の瞬間においては、メモリセルからビット線に向かって流れる。一実施形態においては、交流電圧信号は周期的であり、電流を検知するステップは、交流電圧信号が周期的であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、実質的に一定の周波数を有し、電流を検知するステップは、交流電圧信号が実質的に一定の周波数を有するときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は実質的に正弦波であり、電流を検知するステップは、交流電圧信号が実質的に正弦波であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、定常状態において、印加するステップの少なくとも幾らかの期間に、100MHzより大きいか、それと等しい周波数を有する主周波数コンポーネントを有する。一実施形態においては、電流を検知するステップは、交流電圧信号が定常状態にあるときの電流を検知するステップを含む。交流電圧信号は、印加するステップの少なくともいくらかの期間に、少なくとも1ボルトのピークトゥピーク電圧を有しうる。電流は第一の電流と称され、メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされうる。本方法は、第一の電流を検知するステップの後、少なくとも二つの異なる静的状態のうちの第二の状態へとメモリセルをプログラミングするステップと、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間、ワード線に交流電圧信号を印加するステップと、ビット線上の第二の電流を検知するステップと、をさらに含みうる。第二の電流は、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間に交流電圧信号を印加するステップの結果として生じ、第二の電流は、第一の電流の少なくとも二倍の大きさでありうる。本方法は、第二の電流を検知するステップに基づいて、メモリセルが、少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされていることを判定するステップを含みうる。第二の電流は、第一の電流の少なくとも5倍の大きさでありうる。メモリセルを読み出すステップの一実施例が、今から記述される。図1を参照すると、メモリセルM23は交流電圧源2をワード線WL2に適用し、ビット線BL3に検出回路4を接続するステップによって読み出されうる。電源2によって生成される交流電圧信号は、メモリセルM23の静電容量状態に基づいて、メモリセルM23によってある程度伝導されうる。検出回路4は、ビット線BL3上に伝導される信号を交流電流の形式で検出しうる。検出回路4は、交流電流の大きさに基づいて、メモリセルM23の静電容量状態を判定しうる。一実施形態においては、検出回路4は、電流信号を電圧信号へと変換するように構成されてもよい。例えば、検出回路4は、トランスインピーダンス増幅器であってもよい。あるいは、検出回路4は、電流を検出し、メモリセルM23の静電容量状態を判定するためのロックイン増幅器を含んでもよい。一実施形態においては、図1のアレイは、メモリセルを読み出すために使用される一つ以上の行ドライバを含みうる。このような行ドライバは、電圧源2を含みうる。幾つかの構成においては、一つ以上の行ドライバおよび検出回路4を使用して、行ドライバに負担をかけることなく、アレイのうちの1000以上のメモリセルが同時に読み出されうる。なぜなら、メモリセルを読み出す上で電源2によって供給される全電流は、従来のメモリアレイのメモリセルを読み出すために使用される、従来の行ドライバによって生成される直流電流と比較して小さいためである。ビット線BL3は、交流電圧信号がワード線WL2に印加される間、接地されてもよい。一実施形態においては、ビット線BL3は、例えば、トランスインピーダンス増幅器の仮想接地などの検出回路4の仮想接地によって接地されてもよい。本明細書で記述される交流電圧信号を使用してメモリセルを読み出す方法は、クロスポイントメモリアレイで使用されうるが、このような方法は、或いは、他のメモリアレイ構造で使用されてもよい。実際には、本方法は、データを静的に格納するためにキャパシタ以外のメモリ素子を使用するメモリアレイ構造で使用されてもよい。例えば、メモリ素子は、メモリスタ、位相変化材料もしくは、メモリ素子に交流電流を通し、かつ、メモリ素子の状態を判定するために結果として生じる交流電流を検知することによってデータ値が判定されうる他のメモリ素子を含んでもよい。図7を参照すると、一実施形態に従って二つのメモリセルを読み出すための回路の概略図50が示される。図50は、ワード線WL2に接続された交流電圧源2を含む。キャパシタC3は、ワード線WL2とワード線WL2に隣接した図7には図示されていないワード線との間の浮遊容量を表す。抵抗R3は、ワード線WL2の抵抗値を表す。図50は、メモリセルM23が1もしくは0を表す、低い、もしくは最低の静電容量状態に構成されたメモリセルM23を示す。キャパシタC4は、メモリセルM23の静電容量を表し、抵抗R4はメモリセルM23を通る漏洩電流を表す。一方、メモリセルM24は、メモリセルM24がメモリセルM23とは逆のデータ値すなわち、メモリセルM23が1を表す場合には0で、メモリセルM23が0を表す場合には1を表す、高いもしくは最高の静電容量状態に構成されたものとして示す。キャパシタC5は、メモリセルM24の静電容量を表し、抵抗R5はメモリセルM24を通る漏洩電流を表す。本実施例においては、静電容量C5は静電容量C4の約8倍であることに留意されたい。図9に関連して以下にさらに議論されるように、この静電容量の相違によって、メモリセルM24によって伝導される交流電流の大きさは、メモリセルM23によって伝導される交流電流の大きさよりも顕著に高くなる可能性がある。キャパシタC6は、ビット線BL3と隣接するビット線との間の浮遊容量を表し、抵抗R6はビット線BL3の抵抗値を表す。同様に、キャパシタC7は、ビット線BL4と隣接するビット線との間の浮遊容量を表し、抵抗R7はビット線BL4の抵抗値を表す。検出回路は、ビット線BL3およびBL4上に存在する交流電流を測定するために、ビット線BL3およびBL4に接続されてもよい。図8を参照すると、グラフは、キャパシタ誘電体材料18に対する電圧の関数としてキャパシタ誘電体材料18を通って流れる電流およびキャパシタ誘電体材料18に対する電圧の関数として、キャパシタ誘電体材料18の抵抗値を示す。図8に示される電流および抵抗の値は、図4および図5のメモリセルの一実施形態に対するものである。図4および図5においては、ワード線12はプラチナを含み、半導電性材料18はTiO2およびTiO2-xを含み、かつ約50nmの厚さであり、キャパシタ誘電体材料18はZrO2を含み、かつ約3nmの厚さであり、ビット線14はプラチナを含む。本実施例においては、キャパシタ誘電体材料18は、約35の実効誘電率を有しうる。抵抗値および電流は電圧とともに変化し、電圧が増加するにつれて、概して、電流は増加し、抵抗値は減少することに留意されたい。図9を参照すると、ビット線上で測定された、メモリセル40によって伝導される交流電流のグラフが示される。一実施形態においては、電流は、例えば、検出回路4によって測定されてもよい。実線32は、メモリセル40のキャパシタ10が図4のプログラム状態にあるキャパシタ10が低い静電容量状態にあるときに、ビット線上で測定された電流を表す。実線34は、メモリセル40のキャパシタ10が図5のプログラム状態にあるキャパシタ10が高い静電容量状態にあるときに、ビット線上で測定された電流を表す。本実施例においては、実線32によって表される電流は、約5nAの大きさを有し、実線34によって表される電流は、約45nAの大きさを有することに留意されたい。したがって、実線34によって表される電流は、実線32の電流の約9倍である。この電流値の相違によって、高い静電容量状態にあるメモリセルと、低い静電容量状態にあるメモリセルとを、検出回路4が区別することが可能になる。例えば、実線32は、図7に関連して上述された実施例におけるメモリセルM23によって伝導される、ビット線BL3上の電流を表してもよい。上述されたように、メモリセルM23は、一実施例においては、低い、もしくは最低の静電容量状態にある可能性がある。実線34は、図7に関連して上述された実施例におけるメモリセルM24によって伝導される、ビット線BL4上の電流を表してもよい。上述されたように、メモリセルM24は、一実施例においては、高い、もしくは最高の静電容量状態にある可能性がある。検出回路4は、実線32によって表される電流を第一の閾値と比較し、一実施形態においては、電流がその閾値以下であることを判定するステップによって、メモリセルM23が低い、もしくは最低の静電容量状態にあることを判定してもよい。さらには、検出回路4は、実線34によって表される電流を第二の閾値と比較し、一実施形態においては、電流がその閾値以上であることを判定するステップによって、メモリセルM24が高い、もしくは最高の静電容量状態にあることを判定してもよい。第一の閾値および第二の閾値は、お互いに同一であってもよいし、異なってもよい。例えば、第一の閾値は第二の閾値よりも低くてもよい。図10は、本発明の一態様に従う、コンピュータシステム400の一実施形態を、限定する目的ではなく、例示する目的で、一般的に示す。コンピュータシステム400は、モニタ401もしくは他の通信出力デバイスと、キーボード402もしくは他の通信入力デバイスと、マザーボード404とを含む。マザーボード404は、マイクロプロセッサ406処理回路もしくは他のデータ処理ユニット、および少なくとも一つのメモリデバイス408メモリ回路を含むことができる。メモリデバイス408は、上述された本発明の種々の態様を含むことができる。メモリデバイス408は、メモリセルのアレイを含むことができ、このようなアレイは、アレイにおける個々のメモリセルにアクセスするためのアドレシング回路に結合されうる。さらには、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路へと結合されうる。アドレシング回路および読み出し回路は、メモリデバイス408とプロセッサ406との間で情報を伝達するために使用することができる。これらは、図11に示されるマザーボード404のブロック図に示される。このブロック図においては、アドレシング回路は410として図示され、読み出し回路は412として図示される。プロセッサ406を含むコンピュータシステム400の種々のコンポーネントは、本開示において前述されたメモリ構造のうちの一つ以上を含むことができる。プロセッサデバイス406は、プロセッサモジュールに対応することができ、モジュールと使用される関連するメモリは、本発明の教示を含むことができる。プロセッサデバイス406は、プロセッサデバイス406がメモリデバイス408に提供するデータを格納するようにメモリデバイス408に命令するように構成されてもよいし、メモリデバイス408からデータを検索するように構成されてもよい。メモリデバイス408は、メモリモジュールに対応できる。例えば、シングルインラインメモリモジュールSIMMsおよびデュアルインラインメモリモジュールDIMMsは、本発明の教示を使用する実装において使用されてもよい。メモリデバイスは、デバイスのメモリセルから読み出す種々の方法、およびデバイスのメモリセルへと書き込む種々の方法を提供する、種々の設計のうちの任意の設計へと組み込むことができる。メモリデバイス408は、本発明の一つ以上の態様に従って形成されるメモリを含むことができる。図12は、本発明の例示的な電子システム700の種々の実施形態のハイレベル組織化の簡略化されたブロック図を示す。システム700は、例えば、コンピュータシステム、プロセス制御システム、もしくはプロセッサおよび関連するメモリを使用する他のあらゆるシステムに対応することができる。電子システム700は、プロセッサもしくは演算/論理ユニットALU702、制御ユニット704、メモリデバイスユニット706および入力/出力I/Oデバイス708を含む機能的構成要素を有する。概して、電子システム700は、プロセッサ702によるデータ上で実施されるべき動作、ならびに、プロセッサ702、メモリデバイスユニット706およびI/Oデバイス708の間での他のインタラクションで実施されるべき動作を指定する固有の一組の命令を有する。制御ユニット704は、命令をメモリデバイス706からフェッチし、かつ実行させる一組の動作を継続的に循環させることによって、プロセッサ702、メモリデバイス706およびI/Oデバイス708の全動作を調整する。種々の実施形態においては、メモリデバイス706は、ランダムアクセスメモリRAMデバイス、リードオンリーメモリROMデバイス、フロッピーディスクドライブおよびコンパクトディスクCD-ROMドライブなどの周辺デバイスを含むが、そのいずれにも限定はされない。当業者は、本開示を読んで理解することによって、示された任意の電子コンポーネントは、本発明の種々の態様に従うメモリ構造を含むものとして製造することが可能であることを理解するであろう。図13は、例示的な電子システム800の種々の実施形態のハイレベル組織化の簡略化されたブロック図である。システム800は、メモリセル804のアレイを有するメモリデバイス802メモリ回路、アドレスデコーダ806、行アクセス回路808、列アクセス回路810、動作を制御するための読み出し/書き込み制御回路812、および入力/出力回路814を含む。メモリデバイス802は、電力回路816ならびに、メモリセルが、低閾値伝導状態にあるか、または高閾値の非伝導状態にあるかを判定するための電流センサなどのセンサ820をさらに含む。図示された電力回路816は、電源回路880、参照電圧を提供するための回路882、第一のワード線にパルスを提供するための回路884、第二のワード線にパルスを提供するための回路886、およびビット線にパルスを提供するための回路888を含む。システム800は、プロセッサ822プロセシング回路、もしくはメモリアクセスのためのメモリコントローラをも含む。プロセッサ822は、プロセッサ822によって提供されるデータを格納するためにメモリデバイス802に命令するように構成されてもよいし、メモリデバイス802から格納されたデータを検索するように構成されてもよい。メモリデバイス802は、配線ラインもしくは金属被覆ラインを介して、プロセッサ822から制御信号824を受信する。メモリデバイス802は、I/Oラインを介してアクセスされたデータを格納するために使用される。さらなる回路および制御信号を提供することが可能であり、本発明に焦点を当てるために、メモリデバイス802は簡略化されたことを当業者には理解されたい。プロセッサ822もしくはメモリデバイス802のうちの少なくとも一つは、本開示において前述されたタイプのメモリ構造を含むことができる。本開示で示された種々のシステムは、本発明の回路および構造用の種々の適用の概要の理解を提供することを意図されたものであり、本発明の態様に従うメモリセルを使用する電子システムの全構成要素および全特徴の完全な説明として提供されることを意図するものではない。プロセッサおよび複数のメモリデバイスの間の通信時間を減少させるために、種々の電子システムは、シングルパッケージプロセシングユニットとして、もしくは、単一の半導体チップとしても作製することができることを、当業者には理解されたい。メモリセル用の適用は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュールおよびアプリケーション専用モジュールにおける使用のための電子システムを含む可能性があり、マルチレイヤ、マルチチップモジュールを含んでもよい。このような回路は、さらに、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機などの種々の電子システムのサブコンポーネントである可能性がある。法令の遵守においては、本明細書で開示される本発明の主題は、構造的特徴および方法論的特徴に関して、多少具体的に言語で記述されてきた。しかしながら、本明細書で開示された手段は例示的な実施形態を含むため、請求項は、示され、記述された具体的な特徴に限定されることはないことを理解されたい。したがって、請求項は、表現された文字どおりに全範囲を与えられるべきであり、均等物の教義に従って適切に解釈されるべきである。