複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。前記差分吸収部は、当該半導体集積回路のクロック信号のサイクルに応じて、前記置換されたデータ群内の各データをシフトさせることにより前記シリアル出力を行うことを特徴とする請求項1に記載の半導体集積回路のテスト回路。前記テストにおけるテスト項目ごとの期待値を記憶する記憶部と、前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とする判定部をさらに備え、前記差分吸収部は、前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行うことを特徴とする請求項1又は2に記載の半導体集積回路のテスト回路。前記テストの実行状況に応じて、前記差分吸収部に対して、前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替える切替制御部をさらに備えることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路のテスト回路。前記切替制御部は、前記テストのために生成されたテストパタン数に応じて前記切り替えを行うことを特徴とする請求項4に記載の半導体集積回路のテスト回路。前記所定数は、前記差分吸収部によりシリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路のテスト回路。N個Nは、2以上の自然数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、M個Mは、N未満の自然数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のM個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をM個のデータに拡張し、当該拡張した値をシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。半導体集積回路のテストの制御方法であって、複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力することを特徴とする半導体集積回路のテストの制御方法。前記半導体集積回路のクロック信号のサイクルに応じて、前記置換されたデータ群内の各データをシフトさせることにより前記シリアル出力を行うことを特徴とする請求項8に記載の半導体集積回路のテストの制御方法。前記半導体集積回路は、前記テストにおけるテスト項目ごとの期待値を記憶する記憶部を備え、前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とし、前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行うことを特徴とする請求項8又は9に記載の半導体集積回路のテストの制御方法。前記テストの実行状況に応じて、前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替えることを特徴とする請求項8乃至10のいずれか1項に記載の半導体集積回路のテストの制御方法。前記テストのために生成されたテストパタン数に応じて前記切り替えを行うことを特徴とする請求項11に記載の半導体集積回路のテストの制御方法。前記所定数は、前記シリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値であることを特徴とする請求項8乃至12のいずれか1項に記載の半導体集積回路のテストの制御方法。半導体集積回路のテストの制御方法であって、N個Nは、2以上の自然数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、M個Mは、N未満の自然数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のM個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をM個のデータに拡張し、当該拡張した値をシリアル出力することを特徴とする半導体集積回路のテストの制御方法。しかしながら、特許文献1にかかる技術には、テスト時間の削減が不十分であるという問題がある。特許文献1では、中間判定を行なうたびにLogicBistの特徴である高速動作を中断し、低速動作をさせる必要がある。その理由は、Comparatorの出力を保持せず、直接出力するからである。もし、中間判定の際に高速動作を継続すると、高速クロックが入力される。この場合、検査対象回路が動作し、チェックすべき結果を破壊してしまう恐れがある。このため、テスタでの出力判定出力負荷による遅延を行うにあたって、テスタで比較及び判定する期間は、検査対象用の高速動作クロックを止めて、低速動作をさせる必要がある。よって、中間判定中には、次のテストパタンのテストに移行できず、テスト時間が長くなってしまう。尚、特許文献2~4にかかる技術は、中間判定を行うものではなく、上述した課題を解決することはできない。本発明の第1の態様にかかる半導体集積回路のテスト回路は、複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力する差分吸収部を備える。本発明の第2の態様にかかる半導体集積回路のテスト回路は、N個Nは、2以上の自然数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、M個Mは、N未満の自然数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のM個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をM個のデータに拡張し、当該拡張した値をシリアル出力する差分吸収部を備える。本発明の第3の態様にかかる半導体集積回路のテストの制御方法は、複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力することを特徴とする。本発明の第4の態様にかかる半導体集積回路のテストの制御方法は、N個Nは、2以上の自然数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、M個Mは、N未満の自然数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のM個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をM個のデータに拡張し、当該拡張した値をシリアル出力することを特徴とする。上述した本発明の第1乃至第4の態様により、半導体集積回路に対する複数のテスト項目を含むテストを連続して実行しつつ、各テストの結果をテスタに判定させる場合であっても、特許文献1に比べてテスト時間を短縮することができる。その理由は、一部のテスト項目の成否の判定結果にエラー値が含まれていた場合に、当該エラー値を所定数に拡張した上で、各エラー値を連続して外部に出力するためである。つまり、高速動作に合わせてエラー値が維持されることとなる。そのため、低速動作するテスタ等であっても、連続して出力されたエラー値を検出することが可能となる。よって、中間判定のために高速動作を停止する必要がなくなり、高速動作を継続してテストを進めることができ、全体のテスト時間を短縮できる。本発明により、実動作周波数を用いて半導体集積回路をテストする際のテスト時間を短縮するための半導体集積回路のテスト回路及び半導体集積回路のテストの制御方法を提供することができる。以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。<発明の実施の形態1>図1は、本発明の実施の形態1に係る半導体集積回路110のテストシステム100の構成を示すブロック図である。テストシステム100は、テスタ1000と、半導体集積回路110とを含む。テスタ1000は、テストパタンを入力し、また、テスト結果を期待値と比較して良品又は不良品の判定を行なう。半導体集積回路110は、PRPGPseudo-RandomPatternGenerator部2000と、SCAN群部3000と、MISRMultipleInputSignatureRegister部4000と、期待値比較部5000と、差分吸収部6000と、一時記憶部7000と、BISTBuilt-InSelfTest制御部8000とを備える。PRPG部2000は、擬似乱数テストパタンを発生させる。SCAN群部3000は、半導体集積回路110のうち検査対象となる回路である。MISR部4000は、SCAN群部3000からの出力を圧縮記憶する。期待値比較部5000は、MISR部4000の出力と一時記憶部7000の出力を比較する。差分吸収部6000は、テスタ1000の動作周波数とSCAN群部3000の動作周波数の差分を吸収する。一時記憶部7000は、テスタ1000よりシリアル入力された期待値を一時記憶し、また、差分吸収部6000の出力を一時記憶する。BIST制御部8000は、PRPG部2000とSCAN群部3000とMISR部4000を制御する。クロック信号CLKは、半導体集積回路110の動作を制御する信号である。クロック信号CLKは、テスタ1000から出力され、PRPG部2000とSCAN群部3000とMISR部4000とBIST制御部8000に接続される。クロック信号CLKは、さらに一時記憶部7000に接続される。シリアル入力信号SIは、テスタ1000から出力され、PRPG部2000に接続される。シリアル入力信号SIは、さらに差分吸収部6000に接続される。また、シリアル入力信号SIは、BIST制御部8000に接続される。シフトロード信号SF_LOは、テスタ1000から出力され、差分吸収部6000に接続される。擬似乱数テストパタン信号PR[7:0]は、PRPG部2000から出力され、SCAN群部3000に接続される。SCAN出力信号SC[7:0]は、SCAN群部3000から出力され、MISR部4000に接続される。圧縮値信号MR[7:0]は、MISR部4000から出力され、期待値比較部5000に接続される。期待値比較結果信号CMP[7:0]は、期待値比較部5000から出力され、差分吸収部6000に接続される。期待吸収信号CFQ[7:0]は、差分吸収部6000から出力され、一時記憶部7000に接続される。判定結果信号SOは、一時記憶部7000から出力され、テスタ1000に接続される。一時記憶信号SF_FBK[7:0]は、一時記憶部7000から出力され、期待値比較部5000に接続される。また、一時記憶信号SF_FBK[6:0]は、差分吸収部6000に接続される。PRPG制御信号PRPG_Cは、BIST制御部8000から出力され、PRPG部2000に接続される。SCAN制御信号SCAN_Cは、BIST制御部8000から出力され、SCAN群部3000に接続される。MISR制御信号MISR_Cは、BIST制御部8000から出力され、MISR部4000に接続される。図2は、本発明の実施の形態1に係る半導体集積回路110の期待値比較部5000の構成を示すブロック図である。期待値比較部5000の下位階層は、排他的論理和5100~5800で構成する。排他的論理和5100~5800は、それぞれ入力端子に圧縮値信号MR[7:0]と一時記憶信号SF_FBK[7:0]が入力され、期待値比較結果信号CMP[7:0]が出力される。図3は、本発明の実施の形態1に係る半導体集積回路110の差分吸収部6000の構成を示す回路図である。差分吸収部6000は、圧縮分配部6100~6200で構成する。圧縮分配部6100の各入出力は下記のように接続される。入力端子SINには、シリアル入力信号SIが入力される。入力端子SFBK[2:0]には、一時記憶信号SF_FBK[2:0]が入力される。入力端子CP[3:0]には、期待値比較結果信号CMP[3:0]が入力される。入力端子SFLOには、シフトロード信号SF_LOが入力される。出力端子CHG[3:0]からは、期待吸収信号CFQ[3:0]が出力される。また、圧縮分配部6200の各入出力は下記のように接続される。入力端子SINには、一時記憶信号SF_FBK[3]が入力される。入力端子SFBK[2:0]には、一時記憶信号SF_FBK[6:4]が入力される。入力端子CP[3:0]には、期待値比較結果信号CMP[7:4]が入力される。入力端子SFLOには、シフトロード信号SF_LOが入力される。出力端子CHG[3:0]からは、期待吸収信号CFQ[7:4]が出力される。図4は、本発明の実施の形態1に係る半導体集積回路110の圧縮分配部6100の構成を示す回路図である。尚、圧縮分配部6200の構成は、圧縮分配部6100と同等であるため、図示及び説明を省略する。圧縮分配部6100は、セレクタ6010~6040と論理和6050で構成する。入力端子SINからの信号は、セレクタ6010のデータ入力端子Aに入力される。入力端子SFBK[0]からの信号は、セレクタ6020のデータ入力端子Aに入力される。入力端子SFBK[1]からの信号は、セレクタ6030のデータ入力端子Aに入力される。入力端子SFBK[2]からの信号は、セレクタ6040のデータ入力端子Aに入力される。入力端子SFLOからの信号は、セレクタ6010~6040の選択信号入力端子Sに入力される。入力端子CP[3:0]からの各信号は、論理和6050に入力される。論理和6050からの出力であるbit圧縮信号RESは、セレクタ6010~6040のデータ入力端子Bに入力される。セレクタ6010からの出力信号は、出力端子CHG[0]へ出力される。セレクタ6020からの出力信号は、出力端子CHG[1]へ出力される。セレクタ6030からの出力信号は、出力端子CHG[2]へ出力される。セレクタ6040からの出力信号は、出力端子CHG[3]へ出力される。セレクタ6010~6040は、選択信号入力端子Sに入力された選択信号が0である場合、データ入力端子Aに入力された信号を選択して、それぞれ出力端子CHG[3:0]から出力する。また、セレクタ6010~6040は、選択信号入力端子Sに入力された選択信号が1である場合、データ入力信号Bに入力された信号を選択して、それぞれ出力端子CHG[3:0]から出力する。図5は、本発明の実施の形態1に係る半導体集積回路110の一時記憶部7000の構成を示す回路図である。一時記憶部7000は、フリップフロップ7100~7800で構成する。期待吸収信号CFQ[7:0]は、フリップフロップ7800~7100に入力される。クロック信号CLKは、フリップフロップ7800~7100に入力される。一時記憶信号SF_FBK[7:0]は、フリップフロップ7800~7100から出力される。判定結果信号SOは、フリップフロップ7800から出力される。つまり、判定結果信号SOは、期待吸収信号CFQ[7]である。ここで、PRPG部2000、SCAN群部3000及びMISR部4000は、当分野においては一般的な回路と動作であるため、詳細な図示及び説明は省略する。続いて、本発明の実施の形態1に係る半導体集積回路110の第1の動作~第4の動作について、図1~図5を用いて説明する。まず、第1の動作は、PRPG部2000から乱数テストパタンが供給され、MISR部4000から圧縮値が供給されるまでの動作である。以下にその第1の動作について説明する。まず、テスタ1000は、シリアル入力信号SIからPRPG部2000に擬似乱数の初期値を設定する。次に、BIST制御部8000は、PRPG制御信号PRPG_Cをアクティブレベル1に設定し、PRPG部2000をテストモードにする。同様に、BIST制御部8000は、SCAN制御信号SCAN_Cをアクティブレベル1に設定し、SCAN群部3000をテストモードにする。また、BIST制御部8000は、MISR制御信号MISR_Cをアクティブレベル1に設定し、MISR部4000をテストモードにする。続いて、PRPG部2000は、設定された擬似乱数の初期値に従って、擬似乱数テストパタン信号PR[7:0]からSCAN群部3000に擬似乱数テストパタンを供給する。次に、BIST制御部8000は、SCAN制御信号SCAN_Cをインアクティブレベル0に設定し、SCAN群部3000を通常モードにしてキャプチャ動作を行う。また次に、BIST制御部8000は、SCAN制御信号SCAN_Cをアクティブレベル1に設定し、SCAN群部3000をテストモードにする。その後、SCAN群部3000は、擬似乱数テストパタン信号PR[7:0]から供給された擬似乱数テストパタンがキャプチャ動作によって変化した結果を、SCAN動作を行いSCAN出力信号SC[7:0]からMISR部4000にSCAN結果をシフト出力する。MISR部4000は、SCAN出力信号SC[7:0]から供給されたSCAN結果のシフト出力を圧縮する。そして、MISR部4000は、当該シフト出力を圧縮した結果である圧縮値を記憶する。その後、MISR部4000は、記憶された圧縮値を圧縮値信号MR[7:0]から期待値比較部5000に供給する。このように、第1の動作が行われる。そして、当該第1の動作と並行して、第2の動作が行われる。第2の動作は、テスタ1000からシリアル入力信号SIとして出力された圧縮値の期待値を、差分吸収部6000を介してシフト入力で一時記憶部7000に記憶するまでの動作である。以下に第2の動作について説明する。まず、テスタ1000は、シフトロード信号SF_LOをシフト動作モード0に設定し、差分吸収部6000に供給する。次に、テスタ1000は、シリアル入力信号SIから圧縮値の期待値を差分吸収部6000に供給する。そして、差分吸収部6000のセレクタ6010~6040は、シフトロード信号SF_LOがシフト動作モード0である為、データ入力端子Aに入力された信号を選択する。その結果、差分吸収部6000は、シリアル入力信号SIを期待吸収信号CFQ[0]から出力する。同様に、差分吸収部6000は、一時記憶信号SF_FBK[6:0]について、それぞれ期待吸収信号CFQ[7:1]に1ビットずつシフトさせて出力する。また、一時記憶部7000は、期待吸収信号CFQ[7:0]を一時記憶して、一時記憶信号SF_FBK[7:0]から出力する。このようにして、一時記憶部7000への圧縮値の期待値の供給、すなわち、第2の動作が終了する。そして、第2の動作が終了すると同時に、第3の動作が行われる。第3の動作は、一時記憶部7000への期待値比較結果信号CMP[7:0]の圧縮値をロードする動作である。以下に第3の動作について説明する。テスタ1000は、シフトロード信号SF_LOをロード動作モード1に設定し、差分吸収部6000に供給する。期待値比較部5000は、圧縮値信号MR[7:0]と一時記憶信号SF_FBK[7:0]を比較した結果を、期待値比較結果信号CMP[7:0]から出力する。差分吸収部6000の圧縮分配部6100及び6200のそれぞれのセレクタ6010~6040は、シフトロード信号SF_LOがロード動作モード1である為、データ入力端子Bに入力された信号を選択する。その結果、差分吸収部6000の圧縮分配部6100は、期待値比較結果信号CMP[3:0]を下位階層の論理和6050でbit圧縮してbit圧縮信号RESを出力する。さらに、圧縮分配部6100は、bit圧縮した値bit圧縮信号RESを圧縮前のbit長に拡張した拡張値をCFQ[3:0]から出力する。ここで、論理和6050で圧縮するbit長は、式1で算出したものとする。圧縮Bit数≧テスタ負荷時の最大のtr及びtf時間/動作周期サイクル時間式1※圧縮Bit数は自然数例えば、tr立ち上がり時間=tf立下り時間=180nS、動作周期サイクル時間=50nSの場合、圧縮Bit数≧180nS/50nS圧縮Bit数≧3.6圧縮bit数は自然数であるため、4となる。同様に、差分吸収部6000の圧縮分配部6200は、期待値比較結果信号CMP[7:4]を下位階層の論理和6050でbit圧縮する。さらに、圧縮分配部6200は、bit圧縮した値を圧縮前のbit長に拡張した拡張値をCFQ[7:4]から出力する。その後、一時記憶部7000は、期待吸収信号CFQ[7:0]を一時記憶して、一時記憶信号SF_FBK[7:0]を出力する。また、一時記憶部7000は、一時記憶された期待吸収信号CFQ[7]を判定結果信号SOから出力する。このように、一時記憶部7000への期待値比較結果信号CMP[7:0]の圧縮値をロードする第3の動作が終了する。そして、第3の動作の終了と同時に、第4の動作が行われる。第4の動作は、一時記憶部7000に一次記憶された期待吸収信号CFQ[7]からCFQ[0]について、この順序でテスタ1000へシフト出力する動作である。以下に第4の動作について説明する。まず、テスタ1000は、シフトロード信号SF_LOをシフト動作モード0に設定し、差分吸収部6000に供給する。これにより、クロック信号CLKのサイクルに応じて、期待値比較結果信号CMP[3:0]の圧縮値を連続して4bit分シフト動作して判定結果信号SOから出力することが可能となる。ここで、クロック信号CLKは、SCAN群部3000等に供給され、SCANテスト等を高速動作により実行させる周波数である。そして、上記の例では、テスタ1000は、クロック信号CLKの4サイクル分の時間を要することにより、期待値の比較結果を認識することができることを示す。そのため、クロック信号CLKの4サイクル分の時間で連続して同じ値を出力し続けることで、テスタ1000は、期待値の比較結果の成否を認識できる。よって、テストの動作周波数を落とすことなくテスタ負荷時の最大のtrおよびtf時間を越え、出力が安定したパタンで良品/不良品の判定が可能となる。上記一連の第1の動作~第4の動作を繰り返すことで、良品/不良品の判定時にもテストを一時停止することなく並行して次のテストを開始することが可能となる為、良品の場合のテスト時間の短縮が可能となる。続いて、差分吸収部6000の下位階層の動作について図3~図4を用いて説明する。1シフト動作モード時の動作SF_LO=0差分吸収部6000は、下位階層の圧縮分配部6100~6200の入力端子SFLOにシフト動作モード0を示すシフトロード信号SF_LOを供給する。また、差分吸収部6000は、下位階層の圧縮分配部6100の入力端子SINに圧縮値の期待値を示すシリアル入力信号SIを供給する。さらに、差分吸収部6000は、下位階層の圧縮分配部6100の入力端子SFBK[2:0]に一時記憶値を示す一時記憶信号SF_FBK[2:0]を供給する。圧縮分配部6100の下位階層のセレクタ6010~6040は、選択信号入力端子Sにシフト動作モード0が供給されている。そのため、セレクタ6010のデータ入力端子Aに接続されているシリアル入力信号SIの値が出力端子CHG[0]から出力される。同様に、セレクタ6020~6040のデータ入力端子Aに接続されている入力端子SFBK[2:0]の値が出力端子CHG[3:1]から出力される。また、差分吸収部6000は、下位階層の圧縮分配部6200の入力端子SINに一時記憶値を示す一時記憶信号SF_FBK[3]を供給する。さらに、差分吸収部6000は、下位階層の圧縮分配部6200の入力端子SFBK[2:0]に一時記憶値を示す一時記憶信号SF_FBK[6:4]を供給する。圧縮分配部6200の下位階層のセレクタ6010~6040は、選択信号入力端子Sにシフト動作モード0が供給されている。そのため、セレクタ6010~6040のデータ入力端子Aに接続されている一時記憶信号SF_FBK[6:3]の値が出力端子CHG[3:0]から出力される。圧縮分配部6100の出力端子CHG[3:0]からの信号は、上位階層において期待吸収信号CFQ[3:0]に供給される。また、圧縮分配部6200の出力端子CHG[3:0]からの信号は、上位階層において期待吸収信号CFQ[7:4]に供給される。つまり、一時記憶信号SF_FBK[6:0]が期待吸収信号CFQ[7:1]として1ビット分シフトして出力される。以上説明したように、シリアル入力信号SIから圧縮値の期待値を一時記憶7000へシフト動作が可能となる。2ロード動作モード時の動作SF_LO=1差分吸収部6000は、下位階層の圧縮分配部6100~6200の入力端子SFLOにロード動作モード1を示すシフトロード信号SF_LOを供給する。また、差分吸収部6000は、下位階層の圧縮分配部6100の入力端子CP[3:0]に期待値比較結果信号CMP[3:0]を供給する。同様に、差分吸収部6000は、下位階層の圧縮分配部6200の入力端子CP[3:0]に期待値比較結果信号CMP[7:4]を供給する。圧縮分配部6100の下位階層の論理和6050は、入力端子CP[3:0]からの4bitの信号を1bitにbit圧縮をする。ここで、論理和6050が4入力であるのは、式1で算出した圧縮bit数に基づく。つまり、テストに用いるテスタ1000の負荷による出力Tr/Tf時間の鈍りと、半導体集積回路110のクロック信号CLKの動作周期とに基づいて、予め式1により圧縮bit数を算出しておき、当該圧縮bit数を満たすように論理和6050を用いて圧縮分配部6100を設計する。圧縮分配部6100の下位階層のセレクタ6010~6040は、選択信号入力端子Sにロード動作モード1が供給されている。そのため、セレクタ6010~6040のデータ入力端子Bに共通に接続されているbit圧縮した値が出力端子CHG[3:0]に出力されることで、bit圧縮した値を圧縮前のbit長すなわち4bitに拡張する。同様に、圧縮分配部6200の下位階層の論理和6050は、入力端子CP[3:0]からの4bitの信号を1bitにbit圧縮をする。そして、圧縮分配部6200の下位階層のセレクタ6010~6040は、選択信号入力端子Sにロード動作モード1が供給されている。そのため、セレクタ6010~6040のデータ入力端子Bに共通に接続されているbit圧縮した値が出力端子CHG[3:0]に出力されることで、bit圧縮した値を圧縮前のbit長すなわち4bitに拡張する。圧縮分配部6100の出力端子CHG[3:0]からの信号は、上位階層において期待吸収信号CFQ[3:0]に供給される。また、圧縮分配部6200の出力端子CHG[3:0]からの信号は、上位階層において期待吸収信号CFQ[7:4]に供給される。以上説明したように、期待値比較結果信号CMP[7:0]を4bit単位でbit圧縮した値を圧縮前のbit長に拡張することが可能となり、4bit同じ値を一時記憶7000へロードすることが可能となる。図6は、本発明の実施の形態1に係るタイミングチャートを示す図である。以下では、本発明の実施の形態1に係る動作の内、上述した第3の動作及び第4の動作までのタイミングについて図6を用いて説明する。つまり、期待値比較結果信号CMP[7:0]の出力から論理和6050での圧縮し、圧縮した値を圧縮前のbit長に拡張し、一時記憶部7000へのロードする第3の動作、及び、一時記憶部7000からテスタ1000へのシフト出力まで第4の動作について説明する。ここで、テスタ1000の負荷時の最大のtr及びtf時間と動作周期サイクル時間の関係は、式2で示す。テスタ負荷時の最大のtr及びtf時間≧動作周期サイクル時間式2テスタ負荷時の最大のtrおよびtf時間=180nS動作周期サイクル時間=50nSとする。また、タイミングt0~t8は、クロックCLKの立ち上がりのエッジのタイミングを示す。尚、以下の説明では、期待値比較結果信号CMP[7]=1であり、期待値比較結果信号CMP[6:0]については、全て0であるものとする。まず、タイミングt0で下記の信号が変化する。期待値比較結果信号CMP[7:0]が0x80以下16進数の表記の先頭に0xを記載に変化する。そして、テスタ1000により、シフトロード信号SF_LOがロード動作モード1に変化する。ここでは、期待値比較結果信号CMP[7:4]に不一致を示す1が一箇所以上ある。そのため、シフトロード信号SF_LOがロード動作モード1により、圧縮分配部6200のbit圧縮信号RESが1に変化する。さらに、bit圧縮した値をbit圧縮前のbitに拡張する為、期待吸収信号CFQ[7:4]が0xFに変化する。また、期待値比較結果信号CMP[3:0]には、不一致を示す1が一箇所も無い。そのため、シフトロード信号SF_LOがロード動作モード1により、圧縮分配部6100のbit圧縮信号RESが0に変化する。さらに、bit圧縮した値をbit圧縮前のbitに拡張する為、期待吸収信号CFQ[3:0]が0x0に変化する。次に、タイミングt1で下記の信号が変化する。シフトロード信号SF_LOのロード動作モード1により、一時記憶部7000は、期待吸収信号CFQ[7:0]をロードする。ここで、テスタ1000により、シフトロード信号SF_LOがシフト動作モード0に変化する。そして、一時記憶信号SF_FBK[7]が1であるため、判定結果信号SOが1に変化する。判定結果信号SOの1に変化することより、テスタ1000の負荷の影響を考慮した判定結果信号SOが立ち上がり始める。ここでは、テスタ1000の負荷が大きいため波形が鈍り、判定結果信号SOが1に達していないので、タイミングt0より高い中間レベルになる。続いて、タイミングt2で下記の信号が変化する。シフトロード信号SF_LOのシフト動作モード0により、期待吸収信号CFQ[7:0]を下位側から0をシフトするため、一時記憶信号SF_FBK[7:0]が0xE0に変化する。そして、一時記憶信号SF_FBK[7]が1と変化しないため、判定結果信号SOは、1を保持する。ここでは、判定結果信号SOが1と変化しないため、テスタ1000の負荷の影響を考慮した判定結果信号SOは、タイミングt1より高い中間レベルになる。そして、タイミングt3で下記の信号が変化する。シフトロード信号SF_LOのシフト動作モード0により、期待吸収信号CFQ[7:0]を下位側から0をシフトするため、一時記憶信号SF_FBK[7:0]が0xC0に変化する。そして、一時記憶信号SF_FBK[7]が1と変化しないため、判定結果信号SOは、1を保持する。ここでは、判定結果信号SOが1と変化しないため、テスタの負荷の影響を考慮した判定結果信号SOは、タイミングt2より高い中間レベルになる。そして、タイミングt4で下記の信号が変化する。シフトロード信号SF_LOのシフト動作モード0により期待吸収信号CFQ[7:0]を下位側から0をシフトするため、一時記憶信号SF_FBK[7:0]が0x80に変化する。そして、一時記憶信号SF_FBK[7]が1と変化しないため、判定結果信号SOは、1を保持する。ここでは、判定結果信号SOが1と変化しないため、テスタ1000の負荷の影響を考慮した判定結果信号SOは、タイミングt3より高い中間レベルになる。タイミングt5の直前で漸くテスタ1000の負荷で状態での立ち上がり時間に達し、テスタ1000の負荷の影響を考慮した判定結果信号SOは、1に変化する為、テスタ1000での判定ストローブ:↑が可能となる。続いて、タイミングt5で下記の信号が変化する。シフトロード信号SF_LOのシフト動作モード0により期待吸収信号CFQ[7:0]を下位側から0をシフトするため、一時記憶信号SF_FBK[7:0]が0x00に変化する。そして、一時記憶信号SF_FBK[7]が0に変化したため、判定結果信号SOは、0に変化する。判定結果信号SOが0に変化するため、テスタ1000の負荷の影響を考慮した判定結果信号SOは、立下り始める。ここでは、テスタ1000の負荷が大きい為、波形が鈍り、判定結果信号SOが0に達していないのでタイミングt4より低い中間レベルになる。同様に、タイミングt6~t8においても動作する。タイミングt9の直前で漸くテスタ1000の負荷で状態での立下り時間に達し、テスタ1000の負荷の影響を考慮した判定結果信号SOは、0に変化する為、テスタ1000での判定ストローブ:↑が可能となる。上述したように本発明の実施の形態1では、圧縮Bit数を予め式1で算出して、圧縮bit数に従って期待値比較結果をbit圧縮した値を圧縮前のbit長に拡張して一時記憶する。さらに、一時記憶した値をシフト出力することで、一度bit圧縮した値を連続して出力することが可能となる。そのため、出力の変化が見かけ上、テスタ負荷時の最大のtr及びtf時間より大きくすることが可能となる。このことから、テストの途中での良品/不良品の判定時にも、テストを一時停止することなく並行して次のテストを開始することが可能となる。よって、テスト時間の短縮が可能となる。また、本発明の実施の形態1は、少なくとも以下の構成を有していればよい。すなわち、複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。ここで、複数のテスト項目を含むテストとは、例えば、PRPG部2000により生成される擬似乱数テストパタンによる1回当たりのテストに対応する。そして、テスト項目ごとの成否の判定結果とは、例えば、期待値比較部5000により出力される期待値比較結果信号CMP[7:0]であり、CMP[0]からCMP[7]のそれぞれが各テスト項目における判定結果に対応する。また、所定数を単位とする複数のデータ群に組分けするとは、期待値比較結果信号CMP[7:0]をCMP[3:0]とCMP[7:4]という2つのデータ群に分けて、それぞれ圧縮分配部6100及び6200に入力することに対応する。この場合、データ群は、所定数として4を単位としている。但し、所定数は、上述した式1により算出された圧縮bit数に対応する。そのため、所定数は、4に限定されない。つまり、所定数は、差分吸収部によりシリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値である。また、データ群内に前記判定結果がエラーを示すデータが含まれるとは、例えば、図6で示したように、データ群CMP[7:4]内に不一致を示す1、すなわちエラー値が一箇所以上あることに対応する。また、データ群内の全てのデータを当該エラー値に置換とは、例えば、圧縮分配部6200がデータ群CMP[7:4]をCP[3:0]として入力し、論理和6050により1ビットに圧縮した際に、圧縮値がCP[3:0]のうち1つであるエラー値1とされ、その後、当該圧縮値がセレクタ6010~6040に分配して入力されることにより、4つのエラー値として置換されたことに対応する。また、置換されたデータ群内の各データをシリアル出力するとは、例えば、4ビットが全てエラー値1に置換された期待吸収信号CFQ[7:4]について、CFQ[7]からCFQ[4]の順序でテスタ1000に対してシリアルに出力されることに対応する。本発明の実施の形態1は、さらに次の構成を有することが望ましい。差分吸収部は、当該半導体集積回路のクロック信号のサイクルに応じて、置換されたデータ群内の各データをシフトさせることによりシリアル出力を行う。これにより、クロック信号CLKの高速な周波数を維持したまま連続して、期待吸収信号CFQ[7:0]を1ビットずつテスタ1000へ出力することができる。よって、テスタ1000は、当該テストパタンにおけるテスト結果について、不良の有無を正確に検出できる。また、本発明の実施の形態1は、さらに次の構成を有することが望ましい。前記テストにおけるテスト項目ごとの期待値を記憶する記憶部と、前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とする判定部をさらに備え、前記差分吸収部は、前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行う。ここで、記憶部は、一時記憶部7000に対応する。判定部は、期待値比較部5000に対応する。そして、テストが終了するまでとは、第1の動作と並行して第2の動作を行うことに対応する。テストの終了後、後続のテスト実行中にとは、第3の動作に対応する。組分け及び置換が終了した後にとは、第4の動作に対応する。または、本発明の実施の形態1は、次のように言い換えることもできる。すなわち、N個Nは、2以上の自然数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、M個Mは、N未満の自然数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のM個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をM個のデータに拡張し、当該拡張した値をシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。ここで、N個Nは、2以上の自然数のテスト項目を含むテストとは、例えば、PRPG部2000により生成される擬似乱数テストパタンによる1回当たりのテストに対応する。上述した例では、N=8、M=4であるが、これに限定されない。<発明の実施の形態2>続いて、本発明の実施の形態1に改良を加えた本発明の実施の形態2について説明する。上述した発明の実施の形態1にかかるテストシステム100では、半導体集積回路110の外部に接続されたテスタ1000が、シフトロード信号SF_LOをシフト動作モード0又はロード動作モード1に切り替えて、差分吸収部6000に入力していた。そのため、半導体集積回路110に、テスタ1000からシフトロード信号SF_LOを受け付ける外部端子が必要であった。そこで、本発明の実施の形態2にかかるテストシステム100aでは、半導体集積回路110aの内部にシフトロード信号SF_LOを切り替えて差分吸収部6000を制御するテスト制御部9000を追加した。これにより、上述した外部端子を削減することができる。図7は、本発明の実施の形態2に係る半導体集積回路のテストシステム100aの構成を示すブロック図である。テストシステム100aは、テスタ1000aと半導体集積回路110aとを備える。テスタ1000aは、テスタ1000に比べてシフトロード信号SF_LOを切り替える処理を不要としたものである。つまり、テスタ1000aは、テスタ1000に比べて低機能なものでも適用が可能である。そのため、テストのコストを削減できる。半導体集積回路110aは、半導体集積回路110の構成に加えて、テスト制御部9000をさらに備える。また、BIST制御部8000aは、BIST制御部8000に改良を加え、PRPG部2000により生成されるテストパタン数をカウントする機能を有する。尚、発明の実施の形態1と同一の機能を有する構成については、同一の符号を付し、説明を省略する。パタンカウンタ信号P_CNTは、BIST制御部8000aから出力され、テスト制御部9000に入力される。パタンカウンタ信号P_CNTは、PRPG部2000により生成されるテストパタン数を示す。シフトロード信号SF_LOは、テスト制御部9000から出力され、差分吸収部6000に入力される。BIST制御部8000aは、テストモード時にPRPG部2000から出力される擬似乱数テストパタン信号PR[7:0]のパタン数をカウントしてテスト制御部9000に出力する。テスト制御部9000は、予め設定したパタン数とBIST制御部8000aから出力されたパタンカウンタ信号P_CNTが一致した場合、シフトロード信号SF_LOをロード動作モード1に変化させる。一方、テスト制御部9000は、予め設定したパタン数とBIST制御部8000aから出力されたパタンカウンタ信号P_CNTが不一致である場合、シフトロード信号SF_LOをシフト動作モード0に変化させる。尚、上記以外の動作は、本発明の実施の形態1と同様である為説明は省略する。このように、本発明の実施の形態2により、予め設定したパタン数とBIST制御部で管理しているテストパタンのカウント値を比較し一致した場合に期待値との比較結果を一時記憶部にロードさせ、不一致した場合に期待値入力の為のシフト動作をさせることが可能となる。このことから、期待値を入力する為のシフト動作と、期待値との比較結果の一時保管の切り換え制御が半導体集積回路内で可能となる為、テスト端子の削減が可能となる。また、本発明の実施の形態2は、少なくとも以下の構成を有していればよい。すなわち、テストの実行状況に応じて、差分吸収部に対して、前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替える切替制御部をさらに備える。ここで、切替制御部とは、例えば、テスト制御部9000に対応する。また、前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作とは、例えば、実施の形態1の第3の動作に対応する。前記置換されたデータ群内の各データをシリアル出力させる動作とは、例えば、実施の形態1の第4の動作に対応する。さらに、次の構成を有していることが望ましい。すなわち、切替制御部は、前記テストのために生成されたテストパタン数に応じて前記切り替えを行う。ここで、テストのために生成されたテストパタン数とは、パタンカウンタ信号P_CNTに対応する。<その他の発明の実施の形態>尚、本発明の実施の形態1は、以下のように言い換えることもできる。すなわち、半導体集積回路のテストに関し、特に、LogicBISTなどの実動作周波数を用いて半導体集積回路をテストする半導体集積回路のテスト回路であって、テスタよりシリアル入力された初期値に基づいて検査対象の回路に入力値を供給するPRPG部と、SCAN構成された検査対象のSCAN群部と、SCAN群部の出力を圧縮するMISR部と、MISR部で圧縮された値と一時記憶部に格納された期待値と比較する期待値比較部と、テスタ負荷による出力Tr/Tf時間の鈍りのために低速で動作させたテスタの動作周波数とSCAN群部の動作周波数の差分を吸収する差分吸収部と、テスタよりシリアル入力された期待値を一時記憶する。あるいは、テスタの動作周波数とSCAN群部の動作周波数の差分を吸収した結果を一時記憶する一時記憶部と、PRPG部とSCAN群部とMISR部を制御する制御部とを、有する。これにより、テスタでの出力判定出力負荷による遅延を行うにあたって、テスタで比較判定する期間クロックを止めずに引き続き次のテストパタンのテストに移行することが可能となる。または、本発明の実施の形態1は、以下のように言い換えることもできる。すなわち、テスト結果と期待値を比較する期待値比較回路と、テスト結果と期待値との比較結果をbit圧縮する回路と、前記bit圧縮した値を圧縮前のbitに拡張する回路と、前記bit拡張した値と期待値のシフト入力を選択する回路と、期待値と前記bit拡張した値のいずれかを一時記憶する回路とを有することを特徴とするLogicBIST論理回路用自己診断回路による半導体集積回路のテスト回路。さらに、本発明の実施の形態2は、以下のように言い換えることもできる。すなわち、テスト結果と期待値を比較する期待値比較回路と、テスト結果と期待値との比較結果をbit圧縮するbit圧縮回路と、前記関係式でbit圧縮した値を圧縮前のbitに拡張する回路と、前記bit拡張した値と期待値のシフト入力を選択する回路と、期待値と前記bit拡張した値のいずれかを一時記憶する回路と、パタンカウンタ値と予め設定したパタンカウンタ値を比較する回路とを有することを特徴とするLogicBIST論理回路用自己診断回路による半導体集積回路のテスト回路。そして、上記において、bit圧縮は、例えば、圧縮Bit数≧テスタ負荷時の最大のtr及びtf時間/動作周期サイクル時間の関係式を満たすbit圧縮回路を特徴とする、LogicBIST論理回路用自己診断回路による半導体集積回路のテスト回路である。さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。