上側のターゲット閾値を第1の供給電圧と比較するための第1の回路と、下側のターゲット閾値を前記第1の供給電圧と比較するための第2の回路と、第1の制御入力の第1の制御信号がアクティブレベルにある間に前記第1の供給電圧が前記上側のターゲット閾値を超える場合、前記第1の回路の出力に応答して第1の出力に第1の出力信号のアクティブレベルを生成するための第1の論理回路であって、当該第1の論理回路が、前記第1の制御信号のイナクティブレベルに応答して前記第1の出力信号のイナクティブレベルを生成するようにも動作し、前記第1の論理回路が、第2の制御入力の第2の制御信号がイナクティブレベルにあるときに、前記第1の出力信号を表す論理レベルをラッチするようにも動作する、前記第1の論理回路と、前記第2の制御信号のイナクティブレベルの間、前記第1の供給電圧が前記下側のターゲット閾値よりも低い場合、前記第2の回路の出力に応答して第2の出力に第2に出力信号のイナクティブレベルを生成するための第2の論理回路であって、当該第2の論理回路が、前記第2の制御信号のアクティブレベルに応答して前記第2の出力信号のアクティブレベルを生成するようにも動作する、前記第2の論理回路と、を含む供給電圧シーケンシング回路。前記第1の回路が、上側のターゲット閾値を第1の供給電圧と比較するための第1のコンパレータ回路を含み、前記第2の回路が、下側のターゲット閾値を前記第1の供給電圧と比較するための第2のコンパレータ回路を含む、請求項1に記載の回路。前記第1の論理回路が、前記第1のコンパレータ回路の出力に結合された第1の入力を有する第1のOR回路と、前記第2の制御信号に結合された第1の入力および前記第1のOR回路の第2の入力に結合された出力を有する第1のAND回路と、前記第1のOR回路の出力に結合された第1の入力および前記第1の制御信号に結合された第2の入力を有する第2のAND回路と、前記第1のAND回路の第2の入力に結合された前記第1の出力信号を表す出力とを含み、前記第2の論理回路が、前記第2のコンパレータ回路の出力に結合された第1の入力、前記第2の制御信号に結合された第2の入力、および前記第2の出力信号を表す出力を有する第2のOR回路を含む、請求項2に記載の回路。前記第2のAND回路の出力に結合されるゲート、第1の基準電圧に結合されるソース、および前記第1の出力信号に結合されるドレインを有する第1のトランジスタと、前記第2のOR回路の出力に結合されるゲート、前記第1の基準電圧に結合されるソース、および前記第2の出力信号に結合されるドレインを有する第2のトランジスタとを含む、請求項3に記載の回路。前記第1のトランジスタのゲートが、立ち上がりエッジのみの遅延回路によって前記第2のAND回路の前記出力に結合され、前記第2のトランジスタのゲートが、立ち下がりエッジのみの遅延回路によって前記第2のOR回路の出力に結合される、請求項4に記載の回路。前記第1の基準電圧に結合されるソース、前記第1のAND回路の第1の入力に結合されるゲート、および前記第1の供給電圧に結合されるドレインを有するプルダウントランジスタを含む、請求項4に記載の回路。前記第1のコンパレータ回路の第1の入力が前記第1の供給電圧のスケールダウンされた表示に結合され、前記第1のコンパレータ回路の第2の入力が、前記第1の供給電圧のターゲット値の上側のパーセンテージを表す第2の基準電圧に結合され、前記第2のコンパレータ回路の第1の入力が前記第1の供給電圧に結合され、前記第2のコンパレータ回路の第2の入力が、前記第1の供給電圧の前記ターゲット値の下側のパーセンテージを表す第3の基準電圧に結合される、請求項4に記載の回路。前記第2の出力信号に結合される第1の入力、外部イネーブル信号を受け取るように結合される第2の入力、および電圧レギュレータイネーブル信号を導くための出力を有するイネーブル遅延回路を含む、請求項2に記載の回路。前記第1の論理回路が、前記第1のコンパレータ回路の出力と前記第1の出力信号との間の第1の回路経路内に結合される第1の遅延回路を含み、当該第1の遅延回路が、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択され、前記第2の論理回路が、前記第2のコンパレータ回路の出力と前記第2の出力信号との間の第2の回路経路内に結合される第2の遅延回路を含み、当該第2の遅延回路が、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択される、請求項2に記載の回路。前記第1のコンパレータ回路、前記第2のコンパレータ回路、前記第1の論理回路、および前記第2の論理回路が、前記第1の供給電圧を監視するための第1のシーケンサ内に含まれ、前記供給電圧シーケンシング回路が、前記第1のシーケンサと同様に、各々、第1のコンパレータ回路、第2のコンパレータ回路、第1の論理回路、および前記第2の論理回路を含む、第2および第3のシーケンサと、第1、第2および第3の電圧レギュレータであって、それぞれが、イネーブル入力、前記第1のシーケンサのために前記第1の供給電圧を生成する当該第1の電圧レギュレータの出力、前記第2のシーケンサによって監視される第2の供給電圧を生成する当該第2の電圧レギュレータの出力、および前記第3のシーケンサによって監視される第3の供給電圧を生成する当該第3の電圧レギュレータの出力を有する、前記第1、第2および第3の電圧レギュレータと、を更に含み、前記第1のシーケンサの第1の出力信号が前記第2の電圧レギュレータの前記イネーブル入力に結合され、前記第2のシーケンサの第1の出力信号が前記第3の電圧レギュレータの前記イネーブル入力に結合される、請求項2に記載の回路。前記第1のシーケンサが、前記第1、第2、および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサであり、かつ前記第1、第2および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサでもあり、前記パワーダウンシーケンスにおける第1のシーケンサの前記第2の出力信号が、aシーケンサの第1の制御入力に結合され、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける第2のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつb前記パワーダウンシーケンスにおける前記第2のシーケンサの第2の入力に結合され、前記パワーダウンシーケンスにおける前記第2のシーケンサの前記第2の出力信号が、シーケンサの第1の制御入力に結合され、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける第3のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、前記パワーダウンシーケンスにおける前記第2のシーケンサの前記第2の出力信号が、前記パワーダウンシーケンスにおける前記第3のシーケンサの第2の制御入力にも結合され、かつ外部イネーブル信号が、前記第1の電圧レギュレータのイネーブル入力と、前記第1のシーケンサの第2の制御入力とに結合される、請求項10に記載の回路。前記第1のシーケンサが、前記第1、第2、および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサではあるが、前記第1、第2、および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサではなく、前記供給電圧シーケンシング回路が、第1の入力、第2の入力、および前記第1の電圧レギュレータの前記イネーブル入力に結合される出力を有するイネーブル遅延回路を含み、前記パワーダウンシーケンスの第1のシーケンサの第2の出力信号が、シーケンサの前記第1の制御入力に結合され、当該シーケンサの出力が前記パワーダウンシーケンスにおける第2のシーケンサによって監視される供給電圧を生成する前記電圧レギュレータのイネーブル入力を駆動し、かつ前記パワーダウンシーケンスにおける第2のシーケンサの第2の入力にも結合され、前記パワーダウンシーケンスにおける前記第2のシーケンサの前記第2の出力信号が、シーケンサの前記第1の制御入力に結合され、当該シーケンサの第1の出力が、前記パワーダウンシーケンスの前記第3のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、前記パワーダウンシーケンスにおける第2のシーケンサの前記第2の出力信号がパワーダウンシーケンスにおける第3のシーケンサの前記第2の制御入力にも結合され、外部イネーブル信号が、前記イネーブル遅延回路の第2の入力に結合され、かつ前記シーケンサの第1の制御入力にも結合され、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける前記第1のシーケンスにより監視される供給電圧を生成する前記電圧レギュレータのイネーブル入力に結合され、前記外部イネーブル信号はまた、前記パワーダウンシーケンスにおける前記第1のシーケンサの第2の制御入力にも結合される、請求項10に記載の回路。前記第1のシーケンサが、前記第1、第2および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサであって、かつ、前記第1、第2および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサでもあり、前記第1のシーケンサの第2の出力信号が、前記第1のシーケンサの第1の出力信号と前記第2のシーケンサの第2の制御信号とに結合され、前記第2のシーケンサの第2の出力信号が、前記第2のシーケンサの第1の出力信号と前記第3のシーケンサの第2の制御信号とに結合され、前記第3のシーケンサの第2の出力信号が前記第3のシーケンサの第1の出力信号に結合される、請求項10に記載の回路。前記電圧レギュレータがLDOロードロップアウト電圧レギュレータである、請求項10に記載の回路。前記イネーブル遅延回路が、第2のNANDゲートの第1の入力に結合される出力を有する第1のNANDゲートと、前記第1のNANDゲートの第1の入力に結合される出力を有する前記第2のNANDゲートとを有し、第2のNANDゲートの出力が前記第1の電圧レギュレータの前記イネーブル入力に結合され、前記第1のNANDゲートの第2の入力がORゲートの出力に結合され、前記第2のNANDゲートの第2の入力がインバータの出力に結合され、前記ORゲートの第1の入力が前記イネーブル遅延回路の前記第2の入力に結合され、前記ORゲートの第2の入力と前記インバータの入力が前記イネーブル遅延回路の第1の入力に結合される、請求項12に記載の回路。第1のシーケンサによって第1の供給電圧のパワーアップおよびパワーダウンを制御するための信号を生成する方法であって、a第1の供給電圧の上側のターゲット閾値を監視することと、b前記第1のシーケンサの第1の制御入力の第1の制御信号がアクティブレベルにある間に前記第1の供給電圧が上側のターゲット閾値を超える場合、前記上側のターゲット閾値電圧の監視に応答して前記第1のシーケンサの第1の出力に第1の出力信号のアクティブレベルを生成することと、c前記第1の供給電圧の下側のターゲット閾値を監視することと、d前記第1のシーケンサの第2の制御入力の第2の制御信号のイナクティブレベルの間、前記第1の供給電圧が前記下側のターゲット閾値よりも低い場合、低いターゲット閾値の監視に応答して前記第1のシーケンサの第2の出力に第2の出力信号のイナクティブレベルを生成することと、e前記第1の制御信号のイナクティブレベルに応答して前記第1の出力信号のイナクティブレベルを生成することと、f前記第2の制御信号のイナクティブレベルが発生するときは常に、前記第1の出力信号のレベルをラッチすることと、を含む方法。前記第1の供給電圧、第2の供給電圧、および第3の供給電圧のパワーアップを制御することであって、前記第1、第2および第3の供給電圧が、それぞれ、第1、第2および第3の電圧レギュレータによって生成され、かつ、a~fのステップが、前記第1、第2および第3のシーケンサで実行され、それらのシーケンサがそれぞれ前記第1、第2および第3の供給電圧をそれぞれ監視すること、およびイネーブル信号を前記第1の電圧レギュレータのイネーブル入力に提供すること、前記第1のシーケンサの第2の制御信号を提供すること、前記第1のシーケンサの第1の出力信号を前記第2の電圧レギュレータのイネーブル入力に結合すること、および前記第2のシーケンサの第1の出力信号を前記第3の電圧レギュレータのイネーブル入力に結合すること、をさらに含む、請求項16に記載の方法。前記第1のシーケンサが、前記第1、第2および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサではあるが、前記第1、第2および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサではなく、前記方法がさらに、第1の入力と、第2の入力と、前記第1の電圧レギュレータのイネーブル入力に結合される出力とを有するイネーブル遅延回路を提供することと、前記パワーダウンシーケンスにおける第1のシーケンサの前記第2の出力信号をシーケンサの第1の制御入力に結合することであって、当該シーケンサの出力が、前記パワーダウンシーケンスにおける第2のシーケンサによって監視される供給電圧を生成する電圧レギュレータの前記イネーブル入力を駆動し、かつ、前記パワーダウンシーケンスにおける前記第1のシーケンサにおける第2の出力信号を、前記パワーダウンシーケンスの前記第2のシーケンサの第2の入力に結合することと、前記パワーダウンシーケンスにおける前記第2のシーケンサの第2の出力信号をシーケンサの第1の制御入力に結合することであって、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける第3のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動することと、前記パワーダウンシーケンスにおける前記第2のシーケンサの第2の出力信号を前記パワーダウンシーケンスにおける前記第3のシーケンサの第2の制御入力に結合することと、外部イネーブル信号を、前記イネーブル遅延回路の第2の入力におよび前記シーケンサの第1の制御入力にも結合することであって、当該シーケンサの第1の出力が、前記パワーダウンシーケンスの第1のシーケンサによって監視される供給電圧を生成する前記電圧レギュレータのイネーブル入力に結合されることと、前記外部イネーブル信号を、前記パワーダウンシーケンスにおける前記第1のシーケンサの第2の制御入力に結合することと、を含む請求項17に記載の方法。前記第1のシーケンサが前記第1、第2および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサであり、かつ前記第1、第2および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサでもあって、前記方法が、前記パワーダウンシーケンスにおける第1のシーケンサの第2の出力信号を、シーケンサの第1の制御入力に結合することであって、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける第2のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ、前記パワーダウンシーケンスにおける前記第1のシーケンサの第2の出力信号を、前記パワーダウンシーケンスにおける前記第2のシーケンサの第2の入力に結合することと、前記パワーダウンシーケンスの前記第2のシーケンサの第2の出力信号をシーケンサの第1の制御入力に結合することであって、当該シーケンサの第1の出力が、前記パワーダウンシーケンスにおける前記第3のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動することと、前記パワーダウンシーケンスにおける前記第2のシーケンサの第2の出力信号を前記パワーダウンシーケンスにおける前記第3のシーケンサの第2の制御入力に結合することと、外部イネーブル信号を、前記第1の電圧レギュレータのイネーブル入力におよび前記第1のシーケンサの第2の制御入力に結合することと、を含む、請求項17に記載の方法。前記第1のシーケンサが第1、第2および第3の供給電圧のパワーアップシーケンスにおける1番目のシーケンサであり、かつ第1、第2および第3の供給電圧のパワーダウンシーケンスにおける1番目のシーケンサでもあり、前記方法が、前記第1のシーケンサの前記第2の制御信号を、前記第1のシーケンサの前記第1の出力におよび前記第2のシーケンサの前記第2の制御入力に結合することと、前記第2のシーケンサの前記第2の出力信号を、前記第2のシーケンサの前記第1の出力におよび前記第3のシーケンサの前記第2の制御入力に結合することと、前記第3のシーケンサの前記第2の出力信号を、前記第3のシーケンサの前記第1の出力に結合することと、を含む請求項17に記載の方法。第1の供給電圧のパワーアップおよびパワーダウンを制御するための信号を生成するための回路であって、第1の供給電圧の上側のターゲット閾値を監視するための手段と、第1のシーケンサの第1の制御入力の第1の制御信号がアクティブレベルにある間に、前記第1の供給電圧が前記上側のターゲット閾値を超える場合、前記上側のターゲット閾値電圧の監視に応答して、前記第1のシーケンサの第1の出力に第1の出力信号のアクティブレベルを生成するための手段と、前記第1の供給電圧の下側のターゲット閾値を監視するための手段と、前記第1のシーケンサの第2の制御入力の第2の制御信号のイナクティブレベルの間、前記第1の供給電圧が下側のターゲット閾値よりも低い場合、下側のターゲット閾値の監視に応答して、前記第1のシーケンサの第2の出力に第2の出力信号のイナクティブレベルを生成するための手段と、前記第1の制御信号のイナクティブレベルに応答して、前記第1の出力信号のイナクティブレベルを生成するための手段と、前記第2の制御信号の前記イナクティブレベルが発生するときは常に、前記第1の出力信号のレベルをラッチするための手段と、を含む回路。説明される実施例は、以下で単に単一チャネルシーケンサと称される、シンプルな単一チャネル供給電圧シーケンサを提供し、当該シーケンサは、電子システム内の1つもしくは複数の供給電圧レールを管理することができる。2つもしくはそれ以上の単一チャネル供給電圧シーケンサが、様々なパワーアップシーケンスおよびパワーダウンシーケンスを提供する複数チャネル供給電圧シーケンサシステムを提供するために、様々な方法で相互接続され得る。図2は、単一チャネル供給電圧シーケンサ10を示し、当該シーケンサは、以下で低閾値コンパレータ7と称される、低閾値VSENSEモニタリングコンパレータ7の入力に接続されるVSENSE入力コンダクタ12を含む。コンダクタ12は、監視されるべき電圧レギュレータの出力電源レールに接続される。低閾値コンパレータ7の-入力は、コンダクタ15により抵抗R3とR4との間の接合に結合され、これらの抵抗は、基準電圧源V2の両端子間に直列に接続される。抵抗R3およびR4は、コンダクタ15上にパワーダウン基準電圧VREF_PDを生成する。低閾値コンパレータ7の出力は、コンダクタ17によりORゲート30の1つの入力に接続され、ORゲートのもう一方の入力は、コンダクタ19によりプルアップ抵抗R17の1つの端子に接続され、プルアップ抵抗R17のもう一方の端子は、VCCに接続される。アクティブ‐ハイのイネーブル入力信号ENがコンダクタ19に印加される。イネーブル信号ENは、単一チャネルシーケンサ10のノーマルな機能を可能にする。コンダクタ19はまた、インバータ50の入力に接続される。ORゲート30の出力は、コンダクタ20によって立ち下がりエッジのみの遅延回路23の入力に接続され、当該遅延回路23の出力は、コンダクタ21によってインバータ4の入力に接続される。インバータ4の出力は、コンダクタ26によってNチャネルMOSトランジスタM41のゲートに接続され、当該トランジスタM41のドレインはコンダクタ27に接続され、かつ当該トランジスタM41のソースは低供給電圧VEEに接続され、当該低供給電圧VEEは接地され得る。抵抗R1がコンダクタ12とコンダクタ13との間に接続され、抵抗R0がコンダクタ13とVEEとの間に接続される。コンダクタ12の電圧VSENSEは、コンダクタ13に電圧VPG_SENSEを生成するために、抵抗R1とR0とによって分割される。コンダクタ13は、以下で高閾値コンパレータ11と称される高閾値VSENSEモニタリングコンパレータ11の入力に接続される。高閾値コンパレータ11の-入力は、コンダクタ14によって基準電圧V2に接続される。高閾値コンパレータ11の出力は、コンダクタ18によってORゲート39の1つの入力に接続される。ORゲート30のもう一方の入力は、コンダクタ31によって2入力ANDゲート29の出力に接続され、当該ANDゲート29の1つの入力は、コンダクタ49によってインバータ50の出力に接続される。ORゲート39の出力38は、2入力ANDゲート24の1つの入力へ接続され、当該ANDゲート24のもう一方の入力はコンダクタ35によってプルアップ抵抗R18の1つの端子に接続され、当該プルアップ抵抗R18のもう一方の端子はVCCに接続される。アクティブ‐ハイイネーブルパワーグッドもしくはイネーブルPG信号EN_PGが、コンダクタ35に印加される。ANDゲート24の出力は、コンダクタ37によって立ち上がりエッジのみの遅延回路22の1つの入力に接続され、当該遅延回路22の出力は、コンダクタ41によってANDゲート29のもう一方の入力と、インバータ2の入力とに接続される。インバータ2の出力は、コンダクタ40によって、コンダクタ43に接続されるドレインと、VEEに接続されるソースとを有するNチャネルMOSトランジスタM40のゲートに接続される。単一チャネルシーケンサ10は、コンダクタ43上のアクティブ‐ハイパワーグッド信号PGと、コンダクタ27上のアクティブ‐ハイのプログレスのパワーダウン信号PDとを生成する。NチャネルMOSトランジスタM3と抵抗R2とを含むプルダウン回路が、コンダクタ12とVEEとの間に接続される。トランジスタM3のゲートは、コンダクタ49によってインバータ50の出力に接続される。トランジスタM3のソースは、VEEに接続され、そのドレインは抵抗R2の1つの端子に接続され、抵抗R2のもう一方の端子はコンダクタ12に接続される。図2のトランジスタM3と抵抗R2とはプルダウン回路を形成し、当該回路は、監視される電圧レギュレータの出力をVEEへ向けて急速に引くことができる。VSENSE12すなわち、電圧レギュレータ出力に接続される大きな出力容量がある場合、ランプダウン動作が非常に長い時間を要するので、このプルダウン回路が提供される。単一チャネルシーケンサ10は、供給電圧レール12が、ターゲット電圧の予め決められたパーセンテージ、例えば90、にまでパワーアップされたときを判定することができる。単一チャネルシーケンサ10はまた、供給電圧レール12が、ターゲット電圧の予め決められたパーセンテージ、例えば10、にまでパワーダウンされたときを判定することができる。この点を考慮して、図2には2つの基本的な信号経路、すなわち、PGを生成する、高閾値コンパレータ11を介するトランジスタM40までの1つの経路と、PDを生成する、低閾値コンパレータ7を介するトランジスタM41までのもう一方の経路、があることに注意すべきである。単一チャネルシーケンサ10は、単一チャネルシーケンサ10によって監視される電圧レギュレータ出力電圧VOUTのために、高閾値レベルV90と低閾値レベルV10とを確立し、当該高閾値レベルV90は、ターゲットのレギュレートされた電圧の90であり、低閾値レベルV10は、ターゲットのレギュレートされた電圧の10である。各コンパレータ出力は論理回路を駆動し、当該論理回路は、様々なレギュレートされた電圧レールのパワーアップおよびパワーダウンシーケンスの様々な異なる組合せを提供するように様々な単一チャネルシーケンサ10のPG、PD、EN_PGおよびEN端子が相互接続されることを可能にする。それ故、上述のENおよびEN_PG入力信号の各々にとって、かつ上述のPGおよびPD出力信号の各々にとって、アクティブもしくはアクティブ‐ハイレベルが高論理レベルであり、かつイナクティブもしくはイナクティブローは低論理レベルである。オープンドレイン出力PGパワーグッドは、VSENSEコンダクタ12によって監視される供給電圧レールがV90よりも高いこと、すなわちVSENSEのターゲット電圧の90よりも高いことを示すアクティブ‐ハイ信号であり、かつLDO等の電圧レギュレータをイネーブルするために接続されなければならず、当該電圧レギュレータの出力は、後述の図3Aないし図5Aおよび図8で示されるように、複数の単一チャネルシーケンサ10から構成される複数チャネル供給電圧シーケンサにおいて次にパワーアップされなければならない。単一チャネルシーケンサのパワーアップチェーン内の最後の単一チャネルシーケンサ10のPG端子は、典型的に、パワーアップ処理が終了したことを知らせるために、例えば、マイクロプロセッサ等のRESET入力といったシステムコントローラに接続されることが理解されるべきである。オープンドレイン出力PDプログレスのパワーダウンは、アクティブ‐ハイ、イナクティブローの信号であり、当該信号が示すのはVSENSEパワーレールコンダクタ12上で監視される供給電圧レールが、V10よりも高いこと、すなわち、ターゲット電圧の10よりも高いことであり、かつ図3Aおよび図5Aで後に示される例のように、次の単一チャネル供給電圧シーケンサ10に接続され得る。コンダクタ35上の入力信号EN_PGは、高閾値コンパレータ11の出力に関わらずPG信号を無効にするアクティブ‐ハイ、イナクティブローの信号である。コンダクタ19上のイネーブル入力信号ENは、単一チャネルシーケンサ10の通常動作をイネーブルするアクティブ‐ハイの信号である。ユーザもしくはアプリケーション回路が単一チャネルシーケンサ10のEN_PG入力にローレベルを印加するときは常に、遅延なくコンダクタ41上にローレベルを生成して、インバータ2の出力40にハイレベルを生じさせる。それは、トランジスタM40をオンにし、イナクティブローレベルのパワーグッド信号PGとなる。コンダクタ19上のイネーブル信号ENがハイレベルである場合、プログレスのパワーダウン信号PDはハイである。なぜならば、ENのローの値がコンダクタ19に印加されるまで、ORゲート30がPDのイナクティブローレベルをディセーブルもしくは抑制する負論理のためにANDゲートとして機能するので、ENは、コンパレータ7の出力を無効にするためである。ORゲート30は、その後コンパレータ7の出力をPDに伝搬するよう機能し、かつインバータ50とANDゲート29とは、図3B、図4B、図5Bおよび図8で後に示されるシーケンスにおいて動作をラッチするために提供される。ENの立ち下りエッジが発生するときにPGがハイである限り、インバータ50およびANDゲート29は、PG信号をハイレベルに維持するよう動作する。単一チャネルシーケンサ10を含むアプリケーション回路図示せずが、単一チャネルシーケンサ10のPG出力によって制御される供給電圧レールをパワーダウンさせようとする場合、当該アプリケーション回路は、コンダクタ19上に低い値のENを生成する。単一チャネルシーケンサ10は、オープンドレイン出力トランジスタM40およびM41を有し、それゆえ、当該トランジスタが互いに接続されるとき後に説明される図4Aにあるように、そのオープンドレイン接続は、ワイヤードOR回路として動作する。例えば、後に説明される図4Aのように、ユーザアプリケーションがパワーダウンシーケンスを生じさせるようとするとき、PG1はアサートされず、PD1のみがアサートされる。前述のように、図2のトランジスタM3と抵抗R2とを含む回路は、インバータ50の出力49によって駆動される。トランジスタM3を含む回路は、プルダウン回路であり、電流制限抵抗として機能する抵抗R2を有する。インバータ50の出力は、ANDゲート29のゲートに接続され、ANDゲート29は、図3Aないし図5Aおよび図8のように、特にユーザが大量のノイズフィルタもしくはバイパスキャパシタンス等をVSENSEコンダクタ12に接続した場合、プルダウン回路M2、R2にパワーダウン動作を加速させる。このプルダウン回路M3、R3は、望ましいケースもあるが、常に必要とされるのではない。典型的に全体のユーザシステムがオープンドレイントランジスタ出力を使用するので、プルアップ抵抗R17およびR18は、前述のワイヤードOR接続の実装をより容易にし、かつプルアップ抵抗R17およびR18を有することは、シーケンサ10と通信するシステム内に他の集積回路を有することをより容易にする。しかしながら、これは必須ではなく、また、プッシュ‐プル論理出力がオープンドレイン出力の代わりに使用され得る。また、コンパレータ7および11の入力信号のための論理レベルの定義が、図2で示される方法以外にも様々な方法で確立され得ることに注意すべきである。図3A、図4A、図5Aおよび図8は、3チャネルパワーシーケンサの例を示しており、各々は、図2で示された3つの単一チャネルシーケンサ10から構成される。複数チャネルシーケンサは典型的に、電圧レギュレータの所望のパワーアップシーケンスを確立するために予め決められたもしくはプログラムされた順番で、それぞれ、様々な電圧レギュレータをイネーブルするためのイネーブル信号を送る。複数チャネルシーケンサはその後、電圧レギュレータの所望のパワーダウンシーケンサを確立するために、同一の順番もしくは異なるプログラムされた順番のどちらかで、それぞれ、様々な電圧レギュレータをディセーブルするように電圧レギュレータイネーブル信号を終了させる。例えば、パワーアップ処理では、3チャネルシーケンサが第1のイネーブル信号を第1のLDOへ送り、その出力電圧がターゲット電圧の90まで上昇するのを待つ。第1のLDOの出力がターゲット電圧の90まで上昇すると、3チャネルシーケンサは第2のイネーブル信号を第2のLDOに送り、その出力電圧がターゲット電圧の90まで上昇するのを待つ。第2のLDOがターゲット電圧の90まで上昇した後、3チャネルシーケンサは第3のイネーブル信号を第3のLDOに送り、その出力電圧がターゲット電圧の90まで上昇するのを待ち、パワーアップシーケンスを完了する。その後、パワーダウン処理では、3チャネルシーケンサは第1のイネーブル信号を終了させることができ、すなわち、ディセーブル信号を3つの前述のLDOの1つに送り、その出力電圧がターゲット電圧の10まで降下するのを待つことができる。そのLDO出力がターゲット電圧の10よりも下に降下した後、3チャネルシーケンサは第2のディセーブル信号を他の3LDOに送り、その出力電圧が降下するのを待つ。そのLDO出力がターゲット電圧の10よりも下に降下した後、3チャネルシーケンサは第3のディセーブル信号を残りのLDOに送り、その出力電圧がターゲット電圧の10よりも下に降下するのを待ち、パワーダウンシーケンスを完了する。本発明の後に説明される実施例において様々なパワーアップシーケンスを確立する様々なシーケンサへの接続は、一般的パワーアップシーケンスルールgeneralpowerupsequenceruleに従って成されることが考慮され得る。また、パワーダウンシーケンスを確立する接続は、一般的パワーダウンシーケンスルールに従って成されることが考慮され得る。前述シーケンスルールの各々では、複数チャネルシーケンサの特定の単一チャネルシーケンサがパワーアップされるべきであると示される場合、これが意味するところは、レギュレートされた電圧VOUT1、VOUT2等を特定の単一チャネルシーケンサのVSENSE入力に印加する電圧レギュレータ例えば、図3A、図4AのLDO1、LDO2が、実際にパワーアップもしくはパワーダウンされることである。パワーアップシーケンスにおける特定の地点に位置される単一チャネルシーケンサは、対応するパワーダウンシーケンスにおいて異なる地点に位置され得る。上述の一般的パワーアップシーケンスルールに従って、パワーアップされるべき第1のレギュレータ出力電圧例えば、図3A、図4A、図5Aおよび図8のVOUT1、VOUT2、もしくはVOUT3は、パワーアップシーケンス中に第1のシーケンサのVSENSE入力に印加され、パワーアップされるべき第2のレギュレータ出力電圧VOUT1、VOUT2、もしくはVOUT3は、パワーアップシーケンス中に第2のシーケンサのVSENSE入力に印加され、そして、パワーアップシーケンスに含まれるべき任意の付加的なシーケンサについても同様に進められる。また、一般的パワーアップシーケンスルールに従って、パワーアップシーケンスにおける第1のシーケンサのPG出力は、レギュレートされた電圧をパワーアップシーケンスにおける第2のシーケンサに供給する電圧レギュレータのイネーブルEN入力に接続され、パワーアップシーケンスにおける第2のシーケンサのPG出力はまた、レギュレートされた電圧を第3のシーケンサに供給する電圧レギュレータのEN入力に接続され、そして、パワーアップシーケンスに含まれるべき任意の付加的なシーケンサについても同様に進められる。パワーアップシーケンスの最後のシーケンサのPG出力は、パワーアップされる電源レールによって供給されているシステムのイネーブル入力に接続され得る。前述の一般的パワーアップシーケンスルールが本出願で説明される発明のすべての実施例に適用されることに注意されたい。上述の一般的パワーダウンシーケンスルールに従って、イネーブル遅延回路例えば、後に説明される図3Aおよび図5Aのイネーブル遅延回路45が、パワーアップシーケンスにおけるある種の0番目のシーケンサとして使用され、この場合、上述のパワーアップシーケンスの第1のシーケンサは、パワーダウンシーケンスの第1のシーケンサではない。イネーブル遅延回路45のEN_PG入力は等価EN_PG入力であるとみなされ、イネーブル遅延回路45のPG出力は、等価PG出力であるとみなされる。本明細書で使用されるEN_PG入力という用語は、シーケンサもしくはイネーブル遅延回路45のEN_PG入力を指し得、本明細書で使用されるPG出力という用語は、シーケンサとイネーブル遅延回路45とのどちらかのPG出力を指し得る。さらに、一般的パワーダウンシーケンスルールに従って、パワーダウンシーケンスにおける第1のシーケンサのPD出力は、シーケンサもしくはイネーブル遅延回路45のEN_PG入力に結合され、シーケンサもしくはイネーブル遅延回路45のPG出力は、パワーダウンシーケンスにおける第2のシーケンサによって監視される供給電圧を生成する電圧レギュレータ一般的パワーアップシーケンスルールによって決定されるのイネーブル入力を駆動する。また、一般的パワーダウンシーケンスルールに従って、パワーダウンシーケンスにおける第1のシーケンサのPD出力は、パワーダウンシーケンスにおける第2のシーケンサのEN入力に接続される。パワーダウンシーケンスにおける第2のシーケンスのPD出力は、シーケンサもしくは遅延回路45のEN_PG入力に接続され、当該シーケンサのPG出力は、パワーダウンシーケンスにおける第3のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動する。パワーダウンシーケンスにおける第2のシーケンサのPD出力は、パワーダウンシーケンスにおける第3のシーケンサのEN入力にも接続される。第4のシーケンサがある場合には、パワーダウンシーケンスにおける第3のシーケンサのPD出力は、シーケンサのEN_PG入力に結合され、当該シーケンサのPG出力は、パワーダウンシーケンスにおける第4のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、そして、パワーダウンシーケンスに含まれる任意の付加的なシーケンサについても同様に進められる。すなわち、パワーダウンシーケンスにおける第3のシーケンサのPD出力も、パワーダウンシーケンスにおける第4のEN入力に接続される。前述のパターンは、パワーダウンシーケンス内にある任意の付加的なシーケンサについて繰り返される。パワーダウンシーケンスにおける最後のシーケンサのPD出力は、使用されなくてもよい。その結果、一般的パワーダウンシーケンスルールに基いて、パワーアップシーケンスにおける最後のシーケンサのEN_PG入力の接続は重要ではなく、EN_EXTに接続され得る。シーケンシングシステムを完了するために、前述の一般的パワーアップシーケンスルールおよび一般的パワーダウンシーケンスルールは、一般的ミセレイニアスのシーケンスルールgeneralmiscellaneoussequenceruleによって補足される必要がある。この一般的ミセレイニアスのシーケンスルールに従って、パワーダウンシーケンスにおける第1のシーケンサがパワーアップシーケンスにおける第1のシーケンサでもあるか否かに依存して2つの条件的なケースがある。第1に、パワーアップシーケンスにおける第1のシーケンサがパワーダウンシーケンスにおける第1のシーケンサではない場合、外部イネーブル信号EN_EXT後述の図3A、図4A、図5Aおよび図8参照が、上述のイネーブル遅延回路のSET入力に接続される例えば、イネーブル遅延回路45であり、当該遅延回路のPG出力がパワーアップシーケンスの第1の電圧レギュレータのイネーブル入力に接続される。また、EN_EXTは、シーケンサのEN_PG入力に接続され、当該シーケンサのPG出力は、パワーダウンシーケンスの第1のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、EN_EXTはまた、パワーダウンシーケンスの第1のシーケンサのEN入力に接続される。第2に、パワーアップシーケンスの第1のシーケンサがパワーダウンシーケンスの第1のシーケンサでもある場合、EN_EXTは、パワーアップシーケンスとパワーダウンシーケンスとの双方の第1の電圧レギュレータのイネーブル入力に接続され、かつ、パワーダウンシーケンスの第1のシーケンサのEN入力に接続される。この場合、後述されるイネーブル遅延回路46は必要でない。前述の一般的パワーダウンシーケンスルールと前述の一般的ミセレイニアスのシーケンスルールは、後述される図3A、図5Aおよび図8の複数チャネルシーケンサに適用されるが、後述の図4Aで示される複数チャネルシーケンサ100‐2には適用されないことに注意すべきである。図3Aは、シーケンサ1として表される第1のシーケンサ10‐1と、シーケンサ2として表される第2のシーケンサ10‐2と、シーケンサ3として表される第3のシーケンサ10‐3とを含む3チャネルシーケンサ100‐1を示し、各シーケンサは図2で示されたシーケンサ10と同一であり得る。3チャネルシーケンサ100‐1は、図3Aで示されるVOUT1、VOUT2、およびVOUT3の波形の簡略表現によって例示されるパワーアップ/パワーダウンシーケンスを提供する。VOUT1、VOUT2、およびVOUT3のパワーアップシーケンスはその順番で発生し、パワーダウンシーケンスは、VOUT3、VOUT2、VOUT1の順で発生する。他のパワーアップ/パワーダウンシーケンスもまた、図4A、図5Aおよび図8にそれぞれ示される簡略波形に対応して後述される。シーケンサ1のPGおよびPD出力は、PG1およびPD1としてそれぞれ参照される。同様に、シーケンサ2のPGおよびPD出力によって生成される信号は、PG2およびPD2としてそれぞれ参照され、シーケンサ3のPGおよびPD出力によって生成される信号は、PG3およびPD3としてそれぞれ参照される。シーケンサ1のVSENSE入力は、LDO1と表される第1の電圧レギュレータ51‐1のVOUT端子上に生成されるレギュレートされた出力電圧VOUT1を受け取るようにコンダクタ52‐1によって接続される。比較的大きな容量C1が、VOUT1と、グランドもしくはVEEとの間に接続される。シーケンサ1のパワーグッド出力PGである出力PG1は、コンダクタ43‐1に接続され、コンダクタ43‐1は、プルアップ抵抗によってVCCに結合される。シーケンサ1のPD出力はコンダクタ27‐1に接続され、コンダクタ27‐1は、別のプルアップ抵抗によってVCCに結合される。PG1はまた、イネーブル信号EN2をLDO2のイネーブル入力ENに提供するようにコンダクタ43‐1によって接続される。LDO1のイネーブルEN入力は、コンダクタ46によってイネーブル遅延回路45のPG出力に接続される。その詳細は後述の図6で示される。イネーブル遅延回路45のSET入力は、外部イネーブル信号EN_EXTを受け取るように接続される。イネーブル遅延回路45は、図6で示される構造を有することができ、かつ図7で示される方法でシーケンサ2に統合され得ることに注意すべきである。シーケンサ2のVSENSE入力は、LDO2と表される第2の電圧レギュレータ51‐2のVOUT端子上に発生されるレギュレートされた出力電圧VOUT2を受け取るようにコンダクタ52‐2によって接続される。比較的大きな容量C2が、VOUT2と、グランドもしくはVEEとの間に接続される。シーケンサ2のPG出力であるPG2は、コンダクタ43‐2に接続され、コンダクタ43‐2はまたプルアップ抵抗によってVCCに接続される。PG2はまた、イネーブル信号EN3をLDO3のイネーブル入力ENに提供するようにコンダクタ43‐2によって接続される。シーケンサ2のPD出力のPD2はコンダクタ27‐2に接続され、コンダクタ27‐2は、別のプルアップ抵抗によってVCCに結合される。シーケンサ2のPD2出力はまた、イネーブル遅延回路45のEN_PG入力と、シーケンサ1のEN入力とにコンダクタ27‐2によって接続される。同様に、シーケンサ3のVSENSE入力は、LDO3と表される第3の電圧レギュレータ51‐3のVOUT端子上に生成されるレギュレートされた出力電圧VOUT3を受け取るようにコンダクタ52‐3によって接続される。比較的大きな容量C3が、VOUT3と、グランドもしくはVEEとの間に接続される。シーケンサ3のPG3出力は、コンダクタ43‐3上に生成され、コンダクタ43‐3は、プルアップ抵抗によってVCCに接続される。コンダクタ27‐3はまた、シーケンサ2のEN入力と、シーケンサ1のEN_PG入力とに接続される。シーケンサ3のEN入力は、外部イネーブル信号EN_EXTを受け取るように接続される。シーケンサ2のEN_PG入力は、外部イネーブル信号EN_EXTを受け取るように接続される。また、シーケンサ3のEN_PG入力はEN_EXTに接続され得る。図3Bは、図3Aの3チャネル供給電圧シーケンサ100‐1のパワーアップ/パワーダウンシーケンスの波形を表し、シーケンサは、図3Aで示されるVOUT1、VOUT2、およびVOUT3の波形によって定義される上述のシーケンシングのために構成される。図3Bでは、EN_EXTの立ち上がりエッジは、矢印60で示されるようにEN1の立ち上がりエッジを発生させ、これによりLDO1はイネーブルあるいは活性化される。これは、矢印61で示されるようにVOUT1の立ち上がりエッジを発生させる。VOUT1の立ち上がりエッジがその10の閾値電圧V10VOUT1の立ち上がりエッジ上の下側の水平スラッシュ記号で示されるを超えるとき、矢印62で示されるように、図3のシーケンサ1の低閾値コンパレータ7図2にPD1をハイにさせる。VOUT1が抵抗R4およびR3によって分割されたV2の値を超えると、コンパレータ7の出力をハイにさせ、そのハイレベルはORゲート30と遅延回路23とを通過し、インバータ4によって反転され、トランジスタM41をオフにし、外部プルアップ装置にPD1の立ち上がりエッジを生成させる。VOUT1が90閾値電圧V90を超えるときVOUT1の立ち上がりエッジ上の上側の水平スラッシュ記号によって示される、シーケンサ1の立ち上がりエッジのみの遅延回路22図2によって定義される適切な遅延の発生の後、矢印63で示されるように、シーケンサ1のコンパレータ11図2にPG1をハイにさせる。抵抗R1およびR0によってスケールダウンされたVOUT1の値が、コンパレータ11の-入力の基準電圧V2の値を超える。コンパレータ11のハイ出力は、ORゲート39とANDゲート24と遅延回路22とを通過し、インバータ2によって反転され、それによってトランジスタM40をオフにし、外部プルアップ装置にPG1の立ち上がりエッジを生じさせる。PG1の立ち上がりエッジは、その後、LDO2をイネーブルし、矢印64で示されるように、VOUT2に立ち上がりを開始させる。VOUT2がV10閾値レベルに達するとき、シーケンサ2のコンパレータ7は、矢印65で示されるように、PD2の立ち上がりエッジを引き起こす。VOUT2がV90閾値レベルに達するとき、シーケンサ2のコンパレータ11は、シーケンサ2のトランジスタM40をオフにさせ、それによって、シーケンサ2の立ち上がりエッジのみの遅延回路22によって引き起こされた遅延の後、矢印66で示されるように、外部プルアップ装置図示せずがPG2の立ち上がりエッジを生成する。PG2の立ち上がりエッジは、その後LDO3をイネーブルし、矢印67で示されるように、VOUT3に立ち上がりを開始させる。VOUT3がV10レベルに達するとき、矢印68で示されるように、シーケンサ3のコンパレータ7はPD3の立ち上がりエッジを引き起こす。VOUT3がV90レベルに達するとき、シーケンサ3の高閾値コンパレータ11はそのトランジスタM40をオフにさせ、それによって、シーケンサ3の立ち上がりエッジのみの遅延回路22によって引き起こされた遅延の後、矢印69で示されるように、PG3の立ち上がりエッジを生成する。これは、図3Aで示される3チャネルシーケンサ回路100‐1のためのVOUT1、VOUT2、VOUT3のパワーアップシーケンスを完了する。図3Bの波形によって表されるパワーダウンシーケンスでは、EN_EXTの立ち下りエッジがシーケンサ2のイネーブルPG入力EN_PGに現時点で接続され、矢印70で示されるように、これは直ちにPG2の立ち下りエッジを生じさせて、イナクティブローレベルを生成する。これは、ローに向かうEN_EXTが、シーケンサ2のANDゲート24の出力をローに向かわせて、インバータ2の出力をハイに向かわせ、トランジスタM40をオンし、それによって、PG2の立ち下りエッジを生成するからである。PG2の立ち下がりエッジは、図3AのLDO3のイネーブル入力に直接結合され、レギュレータLDO3をディセーブルさせる。それは、矢印70によっても示されるように、PG3の立ち下がりエッジを発生させる。矢印71で示されるように、これはVOUT3の立ち下りエッジを開始させる。シーケンサ3のEN_PG入力とおよびEN入力が、EN_EXTに直接に接続されるので、シーケンサ3の前述のプルダウン回路トランジスタM3と抵抗R2図2とを含むは、VOUT3のランプダウンを加速させるよう動作することに留意すべきである。VOUT3がV90レベルに幾分減少するとき、シーケンサ3の高閾値コンパレータ11の出力をローに向かわせ、その結果、ORゲート39とANDゲート24でローレベルとなり、それ故、インバータ2の出力がハイレベルとなり、トランジスタM40をオンさせる。矢印73で示されるように、VOUT3がV10レベルにまで降下したとき、低閾値コンパレータ7は状態を変化させ、遅延回路23によって引き起こされる遅延の後、PD3の立ち下りエッジを発生させる。シーケンサ3のPD3出力が、シーケンサ1のEN_PG入力に直接接続されることに注意すべきである。これは、矢印74で示されるようにシーケンサ1のPG1出力を降下させる。それはLDO2をディセーブルし、これにより矢印75で示されるようにVOUT2を降下させる。前述のように、典型的に、全体のパワーアップシーケンスが一旦完了すると、全体のシステム動作を開始することを必要とするプロセッサ等図示せずがある。パワーダウンシーケンスが開始された時をプロセッサに知らせるために、そのようなプロセッサは典型的に、図3Aの例におけるシーケンサ3からPG出力PG3を受け取る。これが、EN_EXTがシーケンサ3のEN_PG入力に接続されるひとつの理由である。図3BにおけるVOUT2がV10レベルまで降下したとき、遅延回路23によって引き起こされた遅延の後、シーケンサ2の低閾値コンパレータ7がトランジスタM41をオンさせる。これは、矢印76で示されるように、PD2の立ち下がりエッジを発生させる。PD2がイネーブル遅延回路45のEN_PG入力に接続されるので、PD2の立ち下がりエッジは、図3Bの矢印77で示されるように、EN1の立ち下がりエッジ図3Aを生成する。EN1の立ち下がりエッジは、その後レギュレータLDO1をディセーブルし、それによって、矢印78で示されるように、VOUT1の立ち下がりエッジを発生させる。VOUT1がV10レベルに達するとき、シーケンサ1の低閾値コンパレータ7は、遅延回路23によって引き起こされた遅延の後トランジスタ41をオンさせ、それによって矢印79で示されるようにPD1の立ち下がりエッジを発生させる。これは、図3Aで示されるシステムのVOUT3、VOUT2、VOUT1のパワーダウンシーケンスを終了させる。LDO1がパワーダウンシーケンスの終了時にイネーブルのままである必要があり、かつそれがイネーブル遅延回路45により達成されることに注意すべきである。LDO3がパワーダウンシーケンスでオフされるまでLDO2はイネーブルされる必要があり、かつそれもまた、パワーダウンシーケンスの最終段階でLDO1をアクティブに保つように、イネーブル遅延回路45によって達成される。図4Aは、図4Aで示される簡略化されたVOUT1、VOUT2およびVOUT3の波形によって示される、パワーアップ/パワーダウンシーケンスを提供する3チャネルシーケンサ100‐2を示す。VOUT1、VOUT2およびVOUT3のパワーアップシーケンスはその順番で発生し、その後、パワーダウンシーケンスがパワーアップシーケンスと同じVOUT1、VOUT2およびVOUT3の順番で発生する。図3Aのシーケンサ100‐1と同様に、図4Aのシーケンサ100‐2は、シーケンサ1と表された第1のシーケンサ10‐1と、シーケンサ2と表された第2のシーケンサ10‐2と、シーケンサ3と表された第3のシーケンサ10‐3とを含み、当該シーケンサの各々は、図2で示されたシーケンサ10と同様であり得る。3チャネルシーケンサ100‐2では、LDO1のEN入力は、外部イネーブル信号EN_EXTを受け取り、外部イネーブル信号EN_EXTは、シーケンサ1のEN入力とシーケンサ3のEN_PG入力とに印加される。LDO1の出力VOUT1は、シーケンサ1のVSENSE入力に接続される。シーケンサ1のEN_PG入力はVCCに接続される。シーケンサ1のPGおよびPD出力は、ワイヤードOR接続され、かつLDO2のEN入力とシーケンサ2のEN入力とに接続され、さらに抵抗によってVCCにも結合される。同様に、シーケンサ2のPGおよびPD出力は、ワイヤードOR接続され、かつLDO3のEN入力とシーケンサ3のEN入力とに接続され、さらに抵抗によってVCCにも結合される。シーケンサ3のPGおよびPD出力は、ワイヤードOR接続され、抵抗によってVCCに結合される。図4Bを参照すると、図4Bにおいて3チャネルシーケンサ100‐2のためのパワーダウンシーケンスVOUT1、VOUT2、およびVOUT3は、図3のシーケンサ100‐1の前述のパワーダウンシーケンスと本質的に同一であるが、図4Bでは、図3Bにおいて矢印62、65および68で示されるステップが省略される。これは図4Aにおいて、各種のPGおよびPD出力が共にワイヤードOR接続されるためである。しかしながら、図4Aの3チャネルシーケンサのためのパワーダウンシーケンスVOUT1、VOUT2、およびVOUT3は、図3Aにおけるシーケンサ100‐1のためのものとは実質的に異なる。なお図4Bを参照すると、パワーダウンシーケンスの間EN_EXTの立ち下がりエッジがレギュレータLDO1をディセーブルし、それゆえ、矢印80で示されるようにVOUT1の立ち下がりエッジを発生させ、またシーケンサ1をパワーダウンモードに設定する。シーケンサ1は、パワーダウン状態におけるVOUT1のV90レベルを監視せず、VOUT1のV10のみを監視する。VOUT1がV10まで下降するとき、立ち下がりエッジのみの遅延回路23によって引き起こされた遅延の後、矢印81で示されるように、シーケンサ1のPD1の立ち下がりエッジを発生させる。PG1の立ち下がりエッジは、レギュレータLDO2をディセーブルし、矢印82で示されるように、VOUT2の立ち下がりエッジを発生させる。VOUT2がV10レベルまで下降するとき、立ち下がりエッジのみの遅延回路23図2によって引き起こされた遅延の後、矢印83で示されるように、シーケンス2のPG2の立ち下がりエッジを発生させる。同様に、PG2の立ち下がりエッジは、レギュレータLDO3をディセーブルし、矢印84で示されるように、VOUT3の立ち下がりエッジを発生させる。VOUT3がV10まで下降するとき、矢印85で示されるように、遅延回路23によって引き起こされた遅延の後、シーケンサ3のPG3の立ち下りエッジを発生させる。これは、図4Aのシーケンサ100‐2のためのパワーダウンシーケンスVOUT1、VOUT2、VOUT3を完了する。シーケンサ100‐2図4Aおよび図4Bを参照して説明されるは、パワーアップシーケンスにおける第1のシーケンサがパワーダウンシーケンスにおける第1のシーケンサでもある場合、前述の一般的パワーダウンシーケンスルールおよび一般的ミセレイニアスのシーケンスルールの例外を表すことに注意すべきである。また、パワーアップシーケンスにおける第1のシーケンサがパワーダウンシーケンスにおける第1のシーケンサでもあり、前述の一般的パワーダウンシーケンスルールおよび一般的ミセレイニアスのシーケンスルールに従って構成された場合、後述の図8が異なるシーケンサを表すことに注意すべきである。図5Aは、図5Aにおいて示されるVOUT1、VOUT2、およびVOUT3の波形の簡略表現により表されたパワーアップ/パワーダウンシーケンスを提供する3チャネルシーケンサ100‐3を示す。すなわち、図5Aのシーケンサ100‐3には、VOUT1、VOUT2、およびVOUT3のパワーアップシーケンスがその順番で発生し、かつパワーダウンシーケンスがVOUT2、VOUT1、およびVOUT3の順番で発生する。典型的に、図3A、図4Aおよび図5AのPG3は、パワーダウンシーケンスが完了することをマイクロプロセッサもしくはコントローラに連絡するように結合される。図3Aのシーケンサ100‐1と同様に、図5Aのシーケンサ100‐3は、シーケンサ1と表される第1のシーケンサ10‐1と、シーケンサ2と表される第2のシーケンサ10‐2と、シーケンサ3と表される第3のシーケンサ10‐3とを含み、当該シーケンサの各々は、図2のシーケンサ10と同一であり得る。LDO1は、図3Aと同じようにシーケンサ1とイネーブル遅延回路45とに接続される。LDO2は、図3Aと同じようにシーケンサ2とシーケンサ1とに接続され、LDO3は、図3Aと同じようにシーケンサ3とシーケンサ2とに接続される。外部イネーブル信号EN_EXTは、3チャネルシーケンサ100‐3のシーケンサ1のEN_PG入力と、シーケンサ2のEN入力と、図3Aのシーケンサ3のEN_PG入力とに接続される。また、図5Aのシーケンサ1によって生成される出力信号PD1は、シーケンサ2のEN_PG入力とシーケンサ3のEN入力とに接続される。図5Bを参照すると、3チャネルシーケンサ100‐3のパワーダウンシーケンスVOUT1、VOUT2、VOUT3は、図3Aのシーケンサ100‐1の前述のパワーダウンシーケンスと本質的に同一である。しかしながら、図5Aの3チャネルシーケンサ100‐3のためのパワーダウンシーケンスVOUT2、VOUT1、VOUT3は、図3Aのシーケンサ100‐1のものとは本質的に異なる。具体的には、3チャネルシーケンサ100‐3のためのVOUT2、VOUT1およびVOUT3のパワーダウンシーケンスを開始するために、EN_EXTの立ち下がりエッジは、シーケンサ1および3のEN_PG入力に直接接続され、かつシーケンサ2のEN入力にも接続される。イネーブル遅延回路45は、このパワーダウンシーケンスの間一定の状態を維持するよう動作する。シーケンサ1は、そのEN_PG入力上でEN_EXTを受け取り、シーケンサ2は、そのEN入力上でEN_EXTを受け取り、かつシーケンサ3は、そのEN_PG入力上でEN_EXTを受け取る。パワーアップシーケンスの終了時、シーケンサ3のPG3は、パワーアップシーケンスが完了した時をプロセッサに通知するよう外部プロセッサ等図示せずに結合され得、それゆえVOUT1、VOUT2、VOUT3によって電源供給されるユーザシステムの動作の再開が安全となる。パワーダウンシーケンスのために、最初のステップはLDO2をオフにする。すなわち、低い値のEN_EXTをシーケンサ1のEN_PG入力に送り、シーケンサ1に低い値のPG1を生成させる必要がある。これは、LDO2をディセーブルし、VOUT2をランプダウンさせる。シーケンサ2は、そのEN入力でEN_EXTを受け取り、VOUT2がV10レベルより下に降下する前にパワーダウンモードになり、それゆえPD2の立ち下がりエッジを発生させて、イネーブル遅延回路45のEN_PG入力とシーケンサ1のEN入力との双方とにフィードバックされる。PD2の立ち下がりエッジはそれゆえ、シーケンサ1をパワーダウンモードに設定し、かつイネーブル遅延回路45にLDO1をディセーブルさせる。LDO1をディセーブルすることは、VOUT1をダンプダウンさせる。シーケンサ1は、V10レベルのVOUT1を監視し、VOUT1がV10レベルmで降下するときPD1の立ち下がりエッジを生成する。これは、PD2にLDO3をディセーブルさせる。シーケンサ2のEN_PG入力に印加されるPD1の立ち下がりエッジは、PD2の立ち下がりエッジを発生させて、それゆえLDO3がディセーブルされる。これは、VOUT3をランプダウンさせる。シーケンサ3のEN入力上のPD1の立ち下がりエッジは、VOUT3がランプダウンする一方でシーケンサ3をパワーダウンモードにさせる。VOUT3がV10レベルより下に降下するとき、PD3の立ち下りエッジを発生させ、パワーダウンシーケンスの説明を完了する。3チャネルシーケンサ100‐3の前述のパワーダウン動作は、図5Bで説明されており、そこでは、シーケンサ1のEN_PG入力に印加されるEN_EXTの立ち下がりエッジは、矢印90で示されるように直ちにPG1の負のエッジを発生させる。これはレギュレータLDO2をディセーブルし、今度は、矢印91で示されるようにVOUT2のランプダウンを開始させる。その後、VOUT2がV10レベルに到達するとき、矢印92で示されるようにPD2の立ち下がりエッジを発生させる。PD2の立ち下がりエッジは、矢印93で示されるように、イネーブル遅延回路45にEN1の立下りエッジを発生させる。EN1の立ち下がりエッジは、レギュレータLDO1をディセーブルし、それによって、矢印94で示されるように、VOUT1の降下する傾斜のエッジを発生させる。V10レベルのVOUT1に到達するとき、低閾値コンパレータ7は、立下りエッジのみの遅延回路23図2により引き起こされた遅延の後、矢印95で示されるように、かつ図3Aを参照して前述したように、PD1の立下りエッジを発生させる。シーケンサ2のEN_PG入力に印加されるPD1の立ち下がりエッジは、矢印96で示されるようにPD2の立ち下がりエッジを発生させる。PD2の立ち下がりエッジは、LDO3をディセーブルし、これにより、矢印97で示されるようにVOUT3の立ち下がりエッジを発生させる。VOUT3の立ち下がりエッジがV10レベルに到達すると、遅延回路22によって引き起こされた遅延の後、低閾値コンパレータ11にトランジスタM40をオフさせる。これは、矢印98で示されるように、PD3の立下りエッジを発生させる生成する。これは、図5Aで示される3チャネルシーケンサ100‐3のパワーダウンシーケンスVOUT2、VOUT1、VOUT3を完了する。パワーダウンシーケンスにおける最後のシーケンサのPG前述の例のPG3は重要ではなく、システムイネーブル入力に、あるいはプロセッサの入力に結合され得る。しかしながら、EN_EXTに接続されたパワーダウンシーケンスの最後のシーケンサのEN_PGを有するのが典型的に好ましい。図2の単一チャネル10のENがハイレベルにある場合、すなわち通常動作の間は、PDはハイであり、低い値のENが印加されるまで、ORゲート30は、PDをマスクあるいはディセーブルする。アプリケーション回路図示せずがVSENSEをパワーダウンさせたい場合、低い値のENを発生させ、かつORゲート30はバッファとしてすなわち、負の論理のためのANDゲートとして機能する。図4Aの複数チャネルシーケンサ100‐2のインバータ50およびANDゲート29と、図5Aの複数チャネルシーケンサ100‐3とは、ENがローである間、PG信号をアクティブに保つよう動作する。それぞれ、図3A、図5Aおよび図8の3チャネルシーケンサ100‐1、100‐3、および100‐4に示す接続は、異なった、幾分ランダムなパワーアップおよびパワーダウンシーケンスを生成する供給電圧シーケンサを提供する一般的なアプローチの例であるが、当該シーケンサは図示される3チャネルシーケンサに限定されない。より複雑なパワーアップおよびパワーダウンシーケンスが、供給電圧レールもしくはチャネル、すなわち供給電圧レギュレータの数を増加することにより達成され得る。様々な3チャネル供給電圧シーケンサ間の適切な接続が、複数の供給電圧レールもしくはチャネルをパワーダウンするその他の様々な所望のシーケンスを提供するよう成され得る。図6は、前述のイネーブル遅延回路45の実装を示し、イネーブル遅延回路45は、2つの交差結合のNANDゲート56および58と、ORゲート55と、インバータ57とを含む。NANDゲート58の1つの入力は、インバータ57の出力に接続される。NANDゲート56の1つの入力はORゲート55の出力に接続される。NANDゲート56のもう1つの入力はNANDゲート58の出力に接続され、NANDゲート58上で信号PGが生成される。イネーブル遅延回路45の第1の入力はSETと表示され、ORゲート55の1つの入力とインバータ57の入力とに接続される。イネーブル遅延回路45の第2の入力は、EN_PGと表されるアクティブロー論理入力信号であり、ORゲート55のもう一方の入力に接続される。交差結合のNANDゲート56および58は基本ラッチ回路を形成し、その基本ラッチ回路は、3Aおよび図5Aの例では、イネーブル遅延回路45のSET入力に印加されるEN_EXTのハイレベルに応じて設定される。基本ラッチ回路は、イネーブル遅延回路45のEN_PG入力に印加される複数チャネルシーケンサ内の単一チャネルシーケンサ10の、SET入力上のローレベルのEN_EXTとPD出力のローレベルとの双方に反応してリセットされる。図7は、図6のイネーブル遅延回路45が、図2の単一チャネルシーケンサ10と同一の集積回路チップにどのように統合され得るかを表す。図6で示されるイネーブル遅延回路45は、単一チャネルシーケンサ10に簡単に含まれ、シーケンサ10は、イネーブル遅延回路45のPG出力がLDOイネーブル信号に印加されることによって追加の出力端子を有する。外部信号EN_EXTは、イネーブル遅延回路45のSET入力に結合される。イネーブル遅延回路45のEN_PG入力は、図示されるように、単一チャネルシーケンサ10のPD出力に内部で接続される。図8は、本図で示される簡略化したVOUT1、VOUT2、VOUT3の波形によって説明されるパワーアップ/パワーダウンシーケンスを提供する別の3チャネルシーケンサ100-4を示す。図4Aにあるように、VOUT1、VOUT2、VOUT3のパワーアップシーケンスがその順番で発生し、その後、パワーアップシーケンスにおけるのと同じVOUT1、VOUT2、VOUT3の順番でパワーダウンシーケンスが発生する。シーケンサ100‐4は、シーケンサ1と表される第1のシーケンサ10‐1と、シーケンサ2と表される第2のシーケンサ10‐2と、シーケンサ3と表される第3のシーケンサ10‐3とを含み、当該シーケンサの各々が、図2で示されるシーケンサ10と同じであり得る。LDO1のEN入力は、外部信号EN_EXTを受け取り、外部信号EN_EXTは、シーケンサ1のEN入力にも印加される。LDO1の出力VOUT1は、シーケンサ1のVSENSE入力に接続される。シーケンサ1のPGおよびPD出力は、図4Aのように、互いに接続あるいはワイヤードOR接続されず、同じことがシーケンサ2およびシーケンサ3にも当てはまる。シーケンサ1、2、および3のPGおよびPD出力のそれぞれは、対応する抵抗によってVCCに接続される。シーケンサ1のEN_PG出力はPD1に接続され、また抵抗によってVCCに接続される。同様に、シーケンサ2のEN_PG入力はPD2に接続される。シーケンサ3のEN_PG入力はEN_EXTに接続される。シーケンサ1のEN_PG入力はまた、シーケンサ2のEN入力に接続される。同様に、シーケンサ2のEN_PG入力はまた、シーケンサ3のEN入力に接続される。図8の複数チャネルシーケンサ100‐4は、上述の一般的パワーアップシーケンスルールと一般的パワーダウンシーケンスルールとに従って構成され得る。図4Aの複数チャネルシーケンサ100‐2のように、イネーブル遅延回路は使用されない。EN_EXTは、レギュレータ1のイネーブル入力に直接接続され、また、第1のシーケンサ1のEN入力にも接続される。説明された実施例は、複数の供給電圧レールのための様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスとを有する複数チャネルシーケンサを提供し、かつ、供給電圧レールの予め決められた上側および下側の閾値レベルの発生を監視することを提供するように他の同様の単一チャネルシーケンサと相互接続され得る、安価でシンプルな単一チャネルシーケンサを提供する。説明された実施例は、必要以上の電圧レールを監視することが可能な複雑なディジタル複数チャネルシーケンサを使用する費用を回避する。別の利点は、周囲の電子ノイズによってスイッチされるステートマシン内部のレジスタによって引き起こされる問題を回避することである。説明された実施例は、大きな周囲のノイズ信号の存在にも関わらず、前の状態に戻り得る。なぜならば、イネーブル遅延回路45を除き論理状態が記憶されず、かつ、イネーブル遅延回路の故障が、シーケンサシステムを誤作動させ続けるのではなく停止させるからである。様々な変更が当然に成し得る。例えば、単一レールおよびいくつかの3レールの実施例が説明されたが、本発明は、これらの実施例に限定されない。ENなどの様々な信号の論理極性は、説明された実施例と反対の極性であることができる。コンパレータ7および11のVSENSE入力は、内部に集積された異なるフィードバック抵抗を使用することによって共有され得る。コンパレータ出力の極性は、コンパレータ出力と出力トランジスタM40およびM41との間に結合された論理回路に依存して、反転させることができる。様々なANDゲート、NANDゲート、およびORゲートが本出願で開示されたが、定義の目的で、本出願で使用されたORゲートという用語はORゲートとNORゲートとのどちらも包含することを意図し、本出願で使用されたANDゲートという用語は、ANDゲートとNANDゲートとのどちらも包含することを意図されることが理解されるべきである。本開示に関する当業者は、請求される発明の範囲を逸脱することなく、説明された実施例に多くの他の変更が成され、かつ多くの他の実施例が実施され得ることを理解する。