複数の出力信号線に一対一で対応する複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第1電位又は第2電位に駆動する信号線駆動装置であって、前記複数の入力信号及び前記複数の出力信号線の組みに一対一に対応して設けられ、前記入力信号が第1論理値の場合、当該入力信号に対応する前記出力信号線を前記第1電位に駆動し、前記入力信号が第2論理値の場合、当該入力信号に対応する前記出力信号線を前記第2電位に駆動する複数の信号線駆動回路と、前記複数の信号線駆動回路に接続されている共通電源線と、前記共通電源線と、前記第1電位が供給される第1電源線との間の遮断と導通とを切り替える電源遮断スイッチと、前記電源遮断スイッチ及び前記複数の信号線駆動回路を制御する制御回路とを備え、前記複数の信号線駆動回路の各々は、前記共通電源線と、当該信号線駆動回路に対応する前記出力信号線との間の遮断と導通とを切り替える第1電源スイッチと、当該信号線駆動回路に対応する前記出力信号線と、前記第2電位が供給される第2電源線との間の遮断と導通とを切り替える第2電源スイッチとを備え、前記制御回路は、前記複数の入力信号のうちの少なくとも一つである第1入力信号が前記第1論理値から前記第2論理値に変更され、かつ、前記複数の入力信号のうちの少なくとも一つである第2入力信号が前記第2論理値から前記第1論理値に変更される場合に、第1期間おいて、前記電源遮断スイッチをオフ状態にし、前記第1入力信号及び前記第2入力信号に対応する前記第1電源スイッチを共にオン状態にし、前記第1入力信号及び前記第2入力信号に対応する前記第2電源スイッチを共にオフ状態にし、前記第1期間の後の第2期間において、前記電源遮断スイッチ、前記第2入力信号に対応する前記第1電源スイッチ、及び前記第1入力信号に対応する前記第2電源スイッチをオン状態にし、前記第1入力信号に対応する前記第1電源スイッチ及び前記第2入力信号に対応する前記第2電源スイッチをオフ状態にする信号線駆動装置。前記制御回路は、前記第2期間において、前記複数の出力信号線のうち前記第1入力信号に対応する第1出力信号線の電位が、前記第1電位と前記第2電位との間の、予め定められた第3電位に達した時点で、前記第1出力信号線に対応する前記第1電源スイッチをオフ状態にする請求項1記載の信号線駆動装置。前記第1電源スイッチは、単一のトランジスタである請求項2記載の信号線駆動装置。前記第1電源スイッチは、並列に接続された第1スイッチと第2スイッチとを含み、前記制御回路は、前記入力信号が前記第1論理値の場合、当該入力信号に対応する前記第1スイッチをオン状態にし、前記入力信号が前記第2論理値の場合、当該入力信号に対応する前記第1スイッチをオフ状態にし、前記出力信号線の電位が前記第3電位以上であるか否かに応じて、当該出力信号線に対応する前記第2スイッチのオン及びオフを制御する請求項2記載の信号線駆動装置。前記電源遮断スイッチと前記第1電源スイッチとは、同一の極性のMOSトランジスタであり、同一の拡散領域内に配置されている請求項1~4のいずれか1項に記載の信号線駆動装置。アドレス信号に応じて、複数の出力信号線を駆動するアドレスデコーダであって、前記アドレス信号をデコードすることにより、前記複数の出力信号線に一対一で対応する複数の入力信号を生成するデコード回路と、前記複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第1電位又は第2電位に駆動する、請求項1~5のいずれか1項に記載の信号線駆動装置とを備えるアドレスデコーダ。行列状に配置された複数のメモリセルと、前記複数のメモリセルの行ごとに設けられた複数の第1信号線と、前記複数のメモリセルの列ごとに設けられた複数の第2信号線と、前記複数の第1信号線、及び前記複数の第2信号線の一方を、アドレス信号に応じて駆動する請求項6記載のアドレスデコーダとを備えるメモリ。しかしながら、特許文献2に記載の電荷保持手段を用いる方法は、当該電荷保持手段として容量素子を形成する必要あるという課題がある。ここで、ある程度以上の容量を有する容量素子を形成するためには、通常のトランジスタに比べて大きな面積が必要になる。または、小面積で大容量の容量素子を形成するために、特別な製造プロセスを使用する必要がある。また、特許文献2に記載の予備昇圧専用の接続トランジスタを用いる方法は、当該接続トランジスタの寄生容量がワード線に付加されることにより充放電電流が増加するという問題がある。本発明は、このような問題に鑑み、容量素子を用いることなく、充放電電流を削減できる信号線駆動装置を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る信号線駆動装置は、複数の出力信号線に一対一で対応する複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第1電位又は第2電位に駆動する信号線駆動装置であって、前記複数の入力信号及び前記複数の出力信号線の組みに一対一に対応して設けられ、前記入力信号が第1論理値の場合、当該入力信号に対応する前記出力信号線を前記第1電位に駆動し、前記入力信号が第2論理値の場合、当該入力信号に対応する前記出力信号線を前記第2電位に駆動する複数の信号線駆動回路と、前記複数の信号線駆動回路に接続されている共通電源線と、前記共通電源線と、前記第1電位が供給される第1電源線との間の遮断と導通とを切り替える電源遮断スイッチと、前記電源遮断スイッチ及び前記複数の信号線駆動回路を制御する制御回路とを備え、前記複数の信号線駆動回路の各々は、前記共通電源線と、当該信号線駆動回路に対応する前記出力信号線との間の遮断と導通とを切り替える第1電源スイッチと、当該信号線駆動回路に対応する前記出力信号線と、前記第2電位が供給される第2電源線との間の遮断と導通とを切り替える第2電源スイッチとを備え、前記制御回路は、前記複数の入力信号のうちの少なくとも一つである第1入力信号が前記第1論理値から前記第2論理値に変更され、かつ、前記複数の入力信号のうちの少なくとも一つである第2入力信号が前記第2論理値から前記第1論理値に変更される場合に、第1期間おいて、前記電源遮断スイッチをオフ状態にし、前記第1入力信号及び前記第2入力信号に対応する前記第1電源スイッチを共にオン状態にし、前記第1入力信号及び前記第2入力信号に対応する前記第2電源スイッチを共にオフ状態にし、前記第1期間の後の第2期間において、前記電源遮断スイッチ、前記第2入力信号に対応する前記第1電源スイッチ、及び前記第1入力信号に対応する前記第2電源スイッチをオン状態にし、前記第1入力信号に対応する前記第1電源スイッチ及び前記第2入力信号に対応する前記第2電源スイッチをオフ状態にする。この構成によれば、本発明の一形態に係る信号線駆動装置は、容量素子を用いることなく、出力信号線の電荷をリサイクルすることができるので充放電電流を削減できる。また、前記制御回路は、前記第2期間において、前記複数の出力信号線のうち前記第1入力信号に対応する第1出力信号線の電位が、前記第1電位と前記第2電位との間の、予め定められた第3電位に達した時点で、前記第1出力信号線に対応する前記第1電源スイッチをオフ状態にしてもよい。この構成によれば、本発明の一形態に係る信号線駆動装置は、出力信号線の電位に応じて、第1電源スイッチのオン及びオフを制御することにより、制御回路の複雑化を低減できる。また、前記第1電源スイッチは、単一のトランジスタであってもよい。この構成によれば、本発明の一形態に係る信号線駆動装置は、一般的な構成から、出力信号線を駆動するためのトランジスタを追加することなく、電荷のリサイクル動作を実現できる。また、前記第1電源スイッチは、並列に接続された第1スイッチと第2スイッチとを含み、前記制御回路は、前記入力信号が前記第1論理値の場合、当該入力信号に対応する前記第1スイッチをオン状態にし、前記入力信号が前記第2論理値の場合、当該入力信号に対応する前記第1スイッチをオフ状態にし、前記出力信号線の電位が前記第3電位以上であるか否かに応じて、当該出力信号線に対応する前記第2スイッチのオン及びオフを制御してもよい。また、前記電源遮断スイッチと前記第1電源スイッチとは、同一の極性のMOSトランジスタであり、同一の拡散領域内に配置されていてもよい。この構成によれば、本発明の一形態に係る信号線駆動装置は、トランジスタを同一拡散領域に配置することで、当該トランジスタを個別の拡散領域に配置した場合に比べてレイアウト面積を縮小できる。なお、本発明は、このような信号線駆動装置として実現できるだけでなく、信号線駆動装置に含まれる特徴的な手段をステップとする信号線駆動方法として実現できる。さらに、本発明は、このような信号線駆動装置の機能の一部又は全てを実現する半導体集積回路LSIとして実現したり、このような信号線駆動装置を備えるアドレスデコーダとして実現したり、このようなアドレスデコーダを備えるメモリとして実現したりできる。以上のように本発明は、容量素子を用いることなく、充放電電流を削減できる信号線駆動装置を提供できる。以下、本発明の実施の形態について図面を参照しながら説明する。実施の形態1本発明の実施の形態1に係る信号線駆動装置は、共通電源線と、電源電圧が供給される電源線との間の遮断と導通とを切り替える電源遮断スイッチとを備える。そして、当該信号線駆動装置は、出力信号線の電位を切り替える場合に、当該電源遮断スイッチをオフしたうえで、当該共通電源線を介して、電荷をリサイクルする。これにより、本発明の実施の形態1に係る信号線駆動装置は、容量素子を用いることなく、充放電電流を削減できる。まず、本発明の実施の形態1に係る信号線駆動装置100を備えるアドレスデコーダ50の構成を説明する。図1は、本発明の実施の形態1に係るアドレスデコーダ50のブロック図である。このアドレスデコーダ50は、アドレス信号AD0及びAD1に応じて、複数の出力信号線SEL0~SEL3を駆動する。また、アドレスデコーダ50は、デコード回路60と、信号線駆動装置100とを備える。デコード回路60は、アドレス信号AD0及びAD1をデコードすることにより、複数の出力信号線SEL0~SEL3に一対一で対応する複数の入力信号ISEL0~ISEL3を生成する。信号線駆動装置100は、複数の入力信号ISEL0の各々に応じて、当該入力信号に対応する出力信号線を電源電圧以下、VDD又は接地電位以下、GNDに駆動する。なお、以下は、簡単化のため、アドレス信号が2ビットの場合を例に説明するが、アドレス信号が1ビット又は3ビット以上の場合にも本発明は適用できる。言い換えると、入力信号及び出力信号線の各々は2以上であればよい。また、以下では、信号線駆動装置100が、出力信号線SEL0~SEL3をVDD又はGNDに駆動する例を述べるが、信号線駆動装置100は、異なる二つの電位に出力信号線SEL0~SEL3を駆動すればよい。以下、信号線駆動装置100の構成を説明する。図2は、本発明の実施の形態1に係る信号線駆動装置100の回路図である。この信号線駆動装置100は、入力信号ISEL0~ISEL3に応じて、出力信号線SEL0~SEL3をVDD又はGNDに駆動する。この信号線駆動装置100は、4つの信号線駆動回路120~123と、電源遮断スイッチ101と、共通電源線102と、制御回路103とを備える。電源遮断スイッチ101は、VDDが供給されている電源電圧線と、共通電源線102との間の遮断オフと導通オンとを切り替える。信号線駆動回路120は、入力信号ISEL0がハイレベルの場合、出力信号線SEL0をVDDに駆動し、入力信号ISEL0がローレベルの場合、出力信号線SEL0をGNDに駆動する。同様に、信号線駆動回路121~123の各々は、入力信号ISEL1~ISEL3がハイレベルの場合、出力信号線SEL1~SEL3をVDDに駆動し、入力信号ISEL1~ISEL3がローレベルの場合、出力信号線SEL1~SEL3をGNDに駆動する。信号線駆動回路120は、第1電源スイッチ130と、第2電源スイッチ140とを備える。同様に、信号線駆動回路121~123の各々は、第1電源スイッチ131~133と、第2電源スイッチ141~143とを備える。第1電源スイッチ130は、共通電源線102と出力信号線SEL0との間の遮断と導通とを切り替える。同様に、第1電源スイッチ131~133は、共通電源線102と出力信号線SEL1~SEL3との間の遮断と導通とを切り替える。第2電源スイッチ140は、出力信号線SEL0と、GNDが供給される接地電位線との間の遮断と導通とを切り替える。同様に、第2電源スイッチ141~143は、出力信号線SEL1~SEL3と、接地電位線との間の遮断と導通とを切り替える。例えば、図2に示すように、電源遮断スイッチ101及び第1電源スイッチ130~133は、PMOS型トランジスタである。また、第2電源スイッチ140~143はNMOS型トランジスタである。制御回路103は、電源遮断スイッチ101及び信号線駆動回路120~123を制御する。具体的には、制御回路103は、入力信号ISEL0~ISEL3及びクロック信号CLK0を用いて、制御信号VDC、VN0~VN3及びVP0~VP3を生成する。制御信号VDC、VP0~VP3及びVN0~VN3はそれぞれ、電源遮断スイッチ101、第1電源スイッチ130~133及び第2電源スイッチ140~143のオン及びオフを制御するための信号である。また、制御回路103は、複数の入力信号ISEL0~ISEL3のうちの第1入力信号が第1論理値から第2論理値に変更され、かつ、第2入力信号が第2論理値から第1論理値に変更される場合に、以下の制御を行なう。まず、制御回路103は、電源遮断スイッチ101をオフ状態にするとともに、第1入力信号及び第2入力信号に対応する第1電源スイッチを共にオン状態にする。その後、制御回路103は、電源遮断スイッチ101、及び第2入力信号に対応する第1電源スイッチをオン状態にするとともに、第1入力信号に対応する第1電源スイッチをオフ状態にする。図3は、制御回路103の回路例を示す図である。例えば、図3に示す制御回路103を用いることで、以下に示す制御を実現できる。以下、信号線駆動装置100の動作を説明する。図4は、信号線駆動装置100のタイミングチャートである。図4の横軸は時間、縦軸は電圧である。また、以下では、入力信号ISEL0~ISEL3は、当該4つの入力信号のうち一つがハイレベルとなり、他の3つがローレベルとなる信号であるとする。言い換えると、入力信号ISEL0~ISEL3により4つの出力信号線SEL0~SEL3のうち一つが選択され、選択された出力信号線がVDDに、それ以外がGNDに駆動される。また、図4は、ハイレベルの信号が入力信号ISEL0からISEL2への遷移する時のタイミングチャートである。つまり、入力信号ISEL0がハイレベルからローレベルへ遷移するとともに、入力信号ISEL2がローレベルからハイレベルへ遷移している。まず、時刻T1より前の期間では、制御回路103は、電源遮断スイッチ101をオン状態にするとともに、入力信号ISEL0~ISEL3の論理値に応じて第1電源スイッチ130~133及び第2電源スイッチ140~143を制御する。ここでは、ISEL0がハイレベルであり、ISEL1~3がローレベルなので、制御回路103は、第1電源スイッチ130及び第2電源スイッチ141~143をオン状態にするとともに、第2電源スイッチ140及び第1電源スイッチ131~133をオフ状態にする。これにより、図5に示すように、出力信号線SEL0がVDDに駆動され、出力信号線SEL1~SEL3がGNDに駆動される。なお、図5~図8では、簡単化のため、電源遮断スイッチ101、信号線駆動回路120及び122を図示している。次に、時刻T1において、制御回路103は、制御信号VDCをハイレベルにする。これにより、電源遮断スイッチ101は遮断状態となる。また、同時に、第2電源スイッチ141~143がオフされる。次に、時刻T2において、入力信号ISEL2がローレベルからハイレベルに変化するとともに、入力信号ISEL0がハイレベルからローレベルに変化する。このタイミングで制御回路103は、第1電源スイッチ132をオン状態にする。これにより、図6に示すように、電源遮断スイッチ101がオフするとともに、第1電源スイッチ130及び132が共にオンした状態となる。よって、出力信号線SEL0と出力信号線SEL2とは共通電源線102を通じて導通状態となる。これにより、出力信号線SEL0にチャージされていた電荷が出力信号線SEL2に流れ込むことにより、出力信号線SEL2の電位がGNDからから上昇するとともに、出力信号線SEL0の電位がVDDから低下する。次に、時刻T3において、出力信号線SEL0の電位が予め定められた電位第3電位に達する。これにより、図7に示すように、制御回路103は、第1電源スイッチ130をオフ状態にする。次に、時刻T4において、制御回路103は、電源遮断スイッチ101をオン状態にするとともに、入力信号ISEL0~ISEL3の論理値に応じて第1電源スイッチ130~133及び第2電源スイッチ140~143を制御する。ここでは、ISEL2がハイレベルであり、ISEL0、1及び3がローレベルなので、制御回路103は、第1電源スイッチ132と、第2電源スイッチ140、141及び143をオン状態にするとともに、第2電源スイッチ142と、第1電源スイッチ130、131及び133をオフ状態にする。これにより、図8に示すように、出力信号線SEL2がVDDに駆動され、出力信号線SEL0、SEL1及びSEL3がGNDに駆動される。つまり、時刻T4の直前において、中間電位となっていた出力信号線SEL2がVDDに駆動され、中間電位となっていた出力信号線SEL0がGNDに駆動される。以上のように、本発明の実施の形態1に係る信号線駆動装置100では、新たに選択された出力信号線SEL2に対しては、中間電位からVDDまで駆動すればよい。よって、当該信号線駆動装置100は、GNDからVDDまで駆動する場合に比べて、消費電力を低減できる。このように、信号線駆動装置100は、出力信号線SEL0の電荷を出力信号線SEL2へリサイクルできる。また、信号線駆動装置100は、容量素子を用いることなく、充放電電流を削減できる。さらに、信号線駆動装置100は、従来から用いられている電源線を共通電源線102として用いることができるので、回路面積の増加を抑制できるとともに、出力信号線SEL0~SEL3に対する寄生容量の増加を最小限に抑えることができる。このように、信号線駆動装置100は、回路面積の増加の抑制によるコスト削減をしつつ、効率的な消費電力削減を実現できる。また、当該信号線駆動装置100は、電荷のリサイクルによりピーク電流を抑制できるのでLSIの電源ノイズを低減できる。さらに、信号線駆動装置100は、出力信号線SEL0~SEL3の電位に応じて、第1電源スイッチ130~133のオン及びオフを制御する。これにより、制御回路103の複雑化を低減できる。なお、図3に示す制御回路103の構成及び図4に示すタイミングチャートは一例であり、図示した構成及び制御以外で、同様の効果を実現できる場合も本発明に含まれる。例えば、図4では、制御信号VDC及びNCLKのハイレベルの区間とローレベルの区間との長さは等しいが、これらの区間の長さは異なってもよい。また、時刻T1において、電源遮断スイッチ101と、第2電源スイッチ141~143を同時にオフしているが、これらのスイッチは、異なるタイミングで切り替わってもよい。同様に、時刻T4において、電源遮断スイッチ101と、第2電源スイッチ140、141及び143とは同時にオンしているが、これらのスイッチは、異なるタイミングで切り替わってもよい。また、上記説明では、制御回路103は、出力信号線SEL0の電位に応じて第1電源スイッチ130をオフしているが、これ以外の制御方法を用いてもよい。例えば、制御回路103は、入力信号ISEL0が変化してから予め定められた時間分後の時刻、又は、電源遮断スイッチ101がオンする時刻時刻T4から予め定められた時間分前の時刻で第1電源スイッチ130をオフしてもよい。以下、デコード回路60の構成を説明する。図9は、入力信号ISEL0~ISEL3を生成するデコード回路60の回路図である。このデコード回路60は、アドレス信号AD0及びAD1に応じて、4つの信号のうち、一つがハイレベル、それ以外がローレベルになる入力信号ISEL0~ISEL3を生成する。また、デコード回路60は、クロック信号CLK1に同期して動作する。図10は、電源遮断スイッチ101及び第1電源スイッチ130~133がPMOS型トランジスタである場合の半導体レイアウトの一例を示す図である。図10に示すように、例えば、電源遮断スイッチ101及び第1電源スイッチ130~133は、同一サイズのPMOS型トランジスタである。また、電源遮断スイッチ101及び第1電源スイッチ130~133は、同一の拡散領域180に配置される。これにより、これらのトランジスタを、個別の拡散領域に配置した場合に比べてレイアウト面積を縮小できる。なお、電源遮断スイッチ101と、第1電源スイッチ130~133とは異なるサイズでもよい。また、拡散領域180とは、LOCOSLocalOxidationofSilicon又はSTIShallowTrenchIsolation等の絶縁領域により、他の領域と電気的に分離された一つの不純物拡散領域であり、例えば、一つのNウェルである。実施の形態2本発明の実施の形態2では、上述した信号線駆動装置100を、負論理回路に適用した例を説明する。図11は、本発明の実施の形態2に係る信号線駆動装置200の回路図である。実施の形態2では、実施の形態1とは異なり、入力信号ISEL0~ISEL3のうち一つのみがローレベルであり、それ以外がハイレベルである場合に適した回路である。この信号線駆動装置200は、入力信号ISEL0~ISEL3に応じて、出力信号線SEL0~SEL3をVDD又はGNDに駆動する。また、以下では、信号線駆動装置100が4つの信号線出力信号線SEL0~SEL3を駆動する例を説明するが、信号線駆動装置100は2以上の信号線を駆動すればよい。この信号線駆動装置200は、4つの信号線駆動回路220~223と、電源遮断スイッチ201と、共通電源線202と、制御回路203とを備える。電源遮断スイッチ201は、GNDが供給されている接地電位線と、共通電源線202との間の遮断と導通とを切り替える。信号線駆動回路220は、入力信号ISEL0がハイレベルの場合、出力信号線SEL0をVDDに駆動し、入力信号ISEL0がローレベルの場合、出力信号線SEL0をGNDに駆動する。同様に、信号線駆動回路221~223の各々は、入力信号ISEL1~ISEL3がハイレベルの場合、出力信号線SEL1~SEL3をVDDに駆動し、入力信号ISEL1~ISEL3がローレベルの場合、出力信号線SEL1~SEL3をGNDに駆動する。信号線駆動回路220は、第1電源スイッチ240と、第2電源スイッチ230とを備える。同様に、信号線駆動回路221~223の各々は、第1電源スイッチ241~243と、第2電源スイッチ231~233とを備える。第1電源スイッチ240は、共通電源線202と出力信号線SEL0との間の遮断と導通とを切り替える。同様に、第1電源スイッチ241~243は、共通電源線202と出力信号線SEL1~SEL3との間の遮断と導通とを切り替える。第2電源スイッチ230は、出力信号線SEL0と、VDDが供給される電源電圧線との間の遮断と導通とを切り替える。同様に、第2電源スイッチ231~233は、出力信号線SEL1~SEL3と、電源電圧線との間の遮断と導通とを切り替える。例えば、図11に示すように、電源遮断スイッチ201及び第1電源スイッチ240~243は、NMOS型トランジスタである。また、第2電源スイッチ230~233はPMOS型トランジスタである。制御回路203は、電源遮断スイッチ201及び信号線駆動回路220~223を制御する。具体的には、制御回路203は、入力信号ISEL0~ISEL3及びクロック信号CLK0を用いて、制御信号VDC、VN0~VN3及びVP0~VP3を生成する。制御信号VDC、VN0~VN3及びVP0~VP3はそれぞれ、電源遮断スイッチ201、第1電源スイッチ240~243及び第2電源スイッチ230~233のオン及びオフを制御するための信号である。また、制御回路203は、複数の入力信号ISEL0~ISEL3のうちの第1入力信号が第1論理値から第2論理値に変更され、かつ、第2入力信号が第2論理値から第1論理値に変更される場合に、以下の制御を行なう。まず、制御回路203は、電源遮断スイッチ201をオフ状態にするとともに、第1入力信号及び第2入力信号に対応する第1電源スイッチを共にオン状態にする。その後、制御回路203は、電源遮断スイッチ201、及び第2入力信号に対応する第1電源スイッチをオン状態にするとともに、第1入力信号に対応する第1電源スイッチをオフ状態にする。なお、信号線駆動装置200の具体的な動作は、上述した信号線駆動装置100の動作から容易に導き出せるため、ここでは詳細な説明を省略する。このように、本発明の実施の形態2に係る信号線駆動装置200は、上述した信号線駆動装置100と同様の効果を実現できる。実施の形態3本発明の実施の形態3では、上述した実施の形態1に係る信号線駆動装置100の変形例について説明する。なお、以下では、実施の形態1との相違点を主に説明し、重複する説明は省略する。図12は、本発明の実施の形態3に係る信号線駆動装置300の回路図である。図12に示す信号線駆動装置300は、図3に示す信号線駆動装置100に対して、第1電源スイッチ130~133の代わりに、第1電源スイッチ330~333第1スイッチ及び第1電源スイッチ350~353第2スイッチを備える。また、当該信号線駆動装置300は、制御回路103の代わりに制御回路303を備える。第1電源スイッチ330と350とは、共通電源線102と出力信号線SEL0との間に並列に接続されている。第1電源スイッチ330及び350は、共通電源線102と出力信号線SEL0との間の遮断と導通とを切り替える。同様に、第1電源スイッチ331と351との組、第1電源スイッチ332と352との組、及び第1電源スイッチ333と353との組は、共通電源線102と出力信号線SEL1~SEL3との間に並列に接続されている。制御回路303は、電源遮断スイッチ101及び信号線駆動回路320~323を制御する。具体的には、制御回路303は、入力信号ISEL0~ISEL3及びクロック信号CLK0を用いて、制御信号VDC、VN0~VN3、VP0A~VP3A及びVP0B~VP3Bを生成する。また、制御回路303は、出力信号線SEL0~SEL3の電位に応じて制御信号VP0B~VP3Bを生成する。制御信号VDC、VP0A~VP3A、VP0B~VP3B及びVN0~VN3はそれぞれ、電源遮断スイッチ101、第1電源スイッチ330~333、第1電源スイッチ350~353及び第2電源スイッチ140~143のオン及びオフを制御するための信号である。具体的には、制御回路303は、入力信号ISEL0~ISEL3がハイレベルの場合、当該入力信号ISEL0~ISEL3に対応する第1電源スイッチ330~333をオン状態にする。また、制御回路303は、入力信号ISEL0~ISEL3がローレベルの場合、当該入力信号ISEL0~ISEL3に対応する第1電源スイッチ330~333をオフ状態にする。また、制御回路303は、出力信号線SEL0~SEL3の電位が予め定められた第3電位以上であるか否かに応じて、当該出力信号線SEL0~SEL3に対応する第1電源スイッチ350~353のオン及びオフを制御する。具体的には、制御回路303は、出力信号線SEL0~SEL3の電位が上記第3電位以上の場合、当該出力信号線SEL0~SEL3に対応する第1電源スイッチ350~353をオン状態にする。制御回路303は、出力信号線SEL0~SEL3の電位が上記第3電位未満の場合、当該出力信号線SEL0~SEL3に対応する第1電源スイッチ350~353をオフ状態にする。以下の信号線駆動装置300の動作を説明する。図13は、信号線駆動装置300のタイミングチャートである。なお、入力信号ISEL0~ISEL3は、図4と同様である。また、入力信号ISEL3、出力信号線SEL3の電位、制御信号VP3A、VP3B及びVN3は、入力信号ISEL1、出力信号線SEL1の電位、制御信号VP1A、VP1B及びVN1と同様なので図13には図示していない。また、第1電源スイッチ330~333及び350~353の動作以外は実施の形態1と同様である。まず、時刻T1より前の期間では、制御回路303は、電源遮断スイッチ101をオン状態にするとともに、入力信号ISEL0~ISEL3の論理値に応じて第1電源スイッチ330~333及び第2電源スイッチ140~143を制御する。ここでは、ISEL0がハイレベルであり、ISEL1~3がローレベルなので、制御回路303は、第1電源スイッチ330及び第2電源スイッチ141~143をオン状態にするとともに、第2電源スイッチ140及び第1電源スイッチ331~333をオフ状態にする。これにより、出力信号線SEL0がVDDに駆動され、出力信号線SEL1~SEL3がGNDに駆動される。また、出力信号線SEL0がVDDに駆動されることで、第1電源スイッチ350はオンする。また、出力信号線SEL1~3がGNDに駆動されているため、第1電源スイッチ351~353はオフしている。次に、時刻T1において、制御回路303は、制御信号VDCをハイレベルにする。これにより、電源遮断スイッチ101は遮断状態となる。また、同時に、第2電源スイッチ141~143がオフされる。次に、時刻T2において、入力信号ISEL2がローレベルからハイレベルに変化するとともに、入力信号ISEL0がハイレベルからローレベルに変化する。このタイミングで制御回路303は、第1電源スイッチ330をオフ状態にするとともに、第1電源スイッチ332をオン状態にする。ここで、第1電源スイッチ330はオフされるが、出力信号線SEL2の電位が予め定められた電位第3電位以上の状態では、第1電源スイッチ350がオンしている。つまり、電源遮断スイッチ101がオフするとともに、第1電源スイッチ350及び332が共にオンした状態となる。よって、出力信号線SEL0と出力信号線SEL2とは共通電源線102を通じて導通状態となる。これにより、出力信号線SEL0にチャージされていた電荷が出力信号線SEL2に流れ込むことにより、出力信号線SEL2の電位がGNDからから上昇するとともに、出力信号線SEL0の電位がVDDから低下する。次に、時刻T3において、出力信号線SEL0の電位が予め定められた電位第3電位に達する。これにより、制御回路303は、第1電源スイッチ350をオフ状態にする。次に、時刻T4において、制御回路303は、電源遮断スイッチ101をオン状態にするとともに、入力信号ISEL0~ISEL3の論理値に応じて第1電源スイッチ330~333及び第2電源スイッチ140~143を制御する。ここでは、ISEL2がハイレベルであり、ISEL0、1及び3がローレベルなので、制御回路303は、第1電源スイッチ332と、第2電源スイッチ140、141及び143をオン状態にするとともに、第2電源スイッチ142と、第1電源スイッチ330、331及び333をオフ状態にする。これにより、出力信号線SEL2がVDDに駆動され、出力信号線SEL0、SEL1及びSEL3がGNDに駆動される。つまり、時刻T4の直前において、中間電位となっていた出力信号線SEL2がVDDに駆動され、中間電位となっていた出力信号線SEL0がGNDに駆動される。以上のように、本発明の実施の形態3に係る信号線駆動装置300は、上述した信号線駆動装置100と同様の効果を実現できる。なお、図3に示す信号線駆動装置100と、図12に示す信号線駆動装置300とを比較した場合、信号線駆動装置100では、第1電源スイッチ130~133の各々が、単一のトランジスタで構成される。よって、信号線駆動装置100は、一般的な駆動回路の構成に対して、出力信号線を駆動するためのトランジスタを追加することなく、電荷のリサイクル動作を実現できる。これにより、信号線駆動装置100は、出力信号線の寄生容量の増加を抑制できるので、より好ましい。実施の形態4本発明の実施の形態4では、上述した信号線駆動装置100を備えるメモリについて説明する。図14は、本発明の実施の形態4に係るメモリ500のブロック図である。図14に示すメモリ500は、例えば、スタティックランダムアクセスメモリSRAMである。このメモリ500は、ロウアドレス520及びカラムアドレス521で指定されるアドレスに格納されているデータを読み出しデータ522として出力する。また、メモリ500は、書き込みデータ523を、ロウアドレス520及びカラムアドレス521で指定されるアドレスに格納する。メモリ500は、ロウデコーダ501と、メモリセルアレイ502と、カラムデコーダ503と、読み出し回路504と、書き込み回路505とを備える。メモリセルアレイ502は、行列状に配置された複数のメモリセル510と、行ごとに設けられた複数のワード線511と、列毎に設けられた複数のビット線512とを備える。ロウデコーダ501は、例えば、上述した実施の形態1に係るアドレスデコーダ50である。なお、ロウデコーダ501は、実施の形態2又は3に係る信号線駆動装置200又は300を含むアドレスデコーダであってもよい。このロウデコーダ501は、ロウアドレス520で指定される行のワード線511を選択する。カラムデコーダ503は、カラムアドレス521で指定される行のビット線512を選択する。読み出し回路504は、ロウデコーダ501により選択された行、かつ、カラムデコーダ503により選択された列に配置されているメモリセル510に格納されているデータを読み出す。そして、読み出し回路504は、読み出したデータを読み出しデータ522として、メモリ500の外部へ出力する。書き込み回路505は、書き込みデータ523を、ロウデコーダ501により選択された行、かつ、カラムデコーダ503により選択された列に配置されているメモリセル510に格納する。なお、本発明に係るアドレスデコーダ50は、SRAM以外のメモリのロウデコーダ又はカラムデコーダにも適用できる。例えば、アドレスデコーダ50をダイナミックランダムアクセスメモリDRAM、又はフラッシュメモリ等にも適用できる。また、本発明に係るアドレスデコーダ50は、メモリのアドレスデコーダ、アドレスプリデコーダ、及びワード線を駆動するメインデコーダに適用できる。また、本発明に係るアドレスデコーダ及び信号線駆動装置は、メモリ以外の行列状に配置された複数のセルの、行又は列ごとに設けられた信号線を駆動するアドレスデコーダ又は信号線駆動装置にも適用できる。例えば、本発明に係るアドレスデコーダ及び信号線駆動装置は、表示デバイス又は撮像素子等にも適用できる。また、上記実施の形態では複数の出力信号線のうち1つのみが選択される場合を説明したが、2つ以上の出力信号線が選択される場合にも上述した回路構成で適用できる。さらに、本発明に係る信号線駆動装置は、上述したような、行又は列ごとに設けられた複数の信号線を駆動する回路に限らず、複数の信号を駆動する回路全般に適用できる。図15は、本発明に係る信号線駆動装置100を、半導体装置600が備える出力回路601出力バッファに適用した場合のブロック図である。図15に示す半導体装置600及び610は、それぞれ独立した半導体集積回路LSIである。そして信号線駆動装置100は、半導体装置600の出力端子と、半導体装置610の入力端子入力回路611とを接続する複数の信号線を駆動する。このように、長配線である出力信号線を駆動する場合に、本発明に係る信号線駆動装置を用いることで、電流のバイパスができるため、配線抵抗におけるジュール熱の損失を軽減できる。なお、本発明に係る信号線駆動装置は、LSIの内部配線を駆動する回路としても適用できる。また、一般に、メモリでは、メモリセルアレイの行数又は列数に応じて、その消費電力は増加する。そしてメモリの容量、つまり、メモリセルアレイの行数及び列数は、増加する傾向にある。さらに、行数及び列数の増加にともない、ワード線及びビット線の寄生容量は増加するため、当該当該寄生容量の充放電電流は増加する。また、メモリでは、行ごと、又は、列ごとに、1本のワード線、又は1本のビット線を駆動する駆動回路を配置する必要があるため、レイアウトにおける駆動回路に対する面積の制約が厳しい。これに対して、本発明に係る信号線駆動装置は、上述したように、充放電電流の削減と、面積増加の抑制とを実現できる。よって、本発明は、メモリのアドレスデコーダに用いられる信号線駆動装置に、より好適であるといえる。また、本発明の信号駆動装置を2つ以上、直列に接続してもよい。すなわち、信号線駆動装置を複数用意し、第1の信号線駆動装置の出力端子と第2の信号線駆動装置の入力端子とを接続してもよい。また、上記各実施の形態では、MOSトランジスタを用いる例を示したが、MOSトランジスタの代わりに、他のスイッチング素子を用いてもよい。例えば、バイポーラトランジスタ等を用いてもよい。また、上記実施の形態に係る信号線駆動装置、アドレスデコーダ及びメモリは典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。また、上記図10において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。また、上記実施の形態1~4に係る、信号線駆動装置、アドレスデコーダ、メモリ及びそれら変形例の機能のうち少なくとも一部を組み合わせてもよい。また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ/ローにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のn型及びp型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。その他、本発明は上記実施の形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。