半導体基板の溝内に形成されたゲート電極を含むMISFETを有する半導体装置の製造方法であって、a前記半導体基板に前記溝を形成する工程、b前記a工程後、前記溝の内壁に第1絶縁膜を形成する工程、c前記b工程後、前記第1絶縁膜を介して前記溝内を埋め込むように、前記半導体基板上に第1導電性膜を形成する工程、d前記c工程後、前記第1導電性膜上に選択的に第1レジストパターンを形成する工程、e前記d工程後、前記第1レジストパターンをマスクにして前記第1導電性膜をエッチングすることにより、前記溝内において前記第1導電性膜の一部を残してダミーゲート電極を形成し、且つ、前記溝外において前記第1導電性膜をパターニングして保護ダイオードを形成する工程、f前記e工程後、前記溝の下方に前記第1絶縁膜と前記ダミーゲート電極が形成されている状態で、前記溝の上方において、前記溝の内壁に前記MISFETのゲート絶縁膜を形成する工程、g前記f工程後、前記ゲート絶縁膜を介して前記溝内を埋め込むように、前記半導体基板上に第2導電性膜を形成する工程、h前記g工程後、前記第2導電性膜上に選択的に第2レジストパターンを形成する工程、i前記h工程後、前記第2レジストパターンをマスクにして前記第2導電性膜をエッチングすることにより、前記溝内において前記第2導電性膜の一部を残して前記MISFETの前記ゲート電極を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記e工程にて、前記溝外において前記第1導電性膜をパターニングすることで、前記ダミーゲート電極と一体化している第1ゲート引き出し部も形成されることを特徴とする半導体装置の製造方法。請求項1または2に記載の半導体装置の製造方法において、前記i工程にて、前記溝外において前記第2導電性膜をパターニングすることで、前記MISFETの前記ゲート電極と一体化している第2ゲート引き出し部も形成されることを特徴とする半導体装置の製造方法。請求項1~3の何れか1項に記載の半導体装置の製造方法において、前記ダミーゲート電極に含まれる不純物濃度は、前記MISFETの前記ゲート電極に含まれる不純物濃度よりも薄いことを特徴とする半導体装置の製造方法。請求項1~4の何れか1項に記載の半導体装置の製造方法において、前記第1絶縁膜の膜厚は、前記MISFETの前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。請求項1~5の何れか1項に記載の半導体装置の製造方法において、前記c工程にて形成される前記第1導電性膜の膜厚は、前記g工程にて形成される前記第2導電性膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。請求項6に記載の半導体装置の製造方法は、更に、j前記半導体基板に選択的にイオン注入を行うことで、前記溝に隣接する前記半導体基板に前記MISFETのソース領域を形成する工程、を有し、前記j工程にて、前記保護ダイオードにも選択的に前記イオン注入が行われることを特徴とする半導体装置の製造方法。請求項1~7の何れか1項に記載の半導体装置の製造方法において、前記第1導電性膜および前記第2導電性膜は、ポリシリコン膜からなることを特徴とする半導体装置の製造方法。請求項1~8の何れか1項に記載の半導体装置の製造方法は、更に、k前記半導体基板に第2絶縁膜からなる素子分離領域を形成する工程、を有し、前記保護ダイオードは、前記素子分離領域上に形成されていることを特徴とする半導体装置の製造方法。トレンチゲート構成のパワーMISFET電界効果トランジスタは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造をしている。そして、半導体基板の主面の表層部に設ける一方、半導体基板の主面と反対側の裏面にドレイン領域を設けている。このソース領域とドレイン領域との間であって、溝内に設けられたゲート電極の側面に対向する半導体領域にはチャネルが形成される。これにより、チャネルを介したソース領域とドレイン領域の間に電流が流れる。つまり、トレンチゲート構成のパワーMISFETでは、縦方向半導体基板の厚さ方向に電流が流れるように構成されている。近年、上述したトレンチゲート構成のパワーMISFETを改良して、ダミーゲート電極を備えたトレンチゲート構成のパワーMISFETが開発されている。このダミーゲート電極を備えたトレンチゲート構成のパワーMISFETは、半導体基板の主面に掘られた溝内にダミーゲート電極とゲート電極とを積層して設け、ダミーゲート電極とゲート電極とを絶縁膜で絶縁した構成をしている。また、ダミーゲート電極と溝の間には絶縁膜が形成され、ゲート電極と溝との間にはゲート絶縁膜が形成されている。このようにダミーゲート電極を設けることにより、ゲート電極とドレイン領域との間に生じる寄生容量帰還容量を低減することができる。すなわち、溝内に形成されたゲート電極と半導体基板の裏面に形成されたドレイン領域の間には、無視できない寄生容量が発生する。しかし、ゲート電極とドレイン領域の間にダミーゲート電極が設けられており、このダミーゲート電極をソース電位に接続することにより、寄生容量を低減するシールド効果を得ることができる。したがって、ダミーゲート電極によるシールド効果により、ゲート電極とドレイン領域との間の寄生容量を低減できるので、ダミーゲート電極を持たないトレンチゲート構成のパワーMISFETに比べて高速スイッチングを実現することができる利点がある。また、ゲートとソース領域を接地した状態でドレイン領域に電圧を印加すると、溝の底部で最も電界が強くなる。このため、耐圧は、溝の底部近傍でアバランシェ降伏が生じる電圧で決定される。しかし、ダミーゲート電極を設けたトレンチゲート構成のパワーMISFETでは、ダミーゲート電極の電界緩和効果により、溝の底部での電界が弱められ、溝の底部近傍でのアバランシェ降伏を起こりにくくすることができる。したがって、耐圧を向上することができる利点がある。このような理由からダミーゲート電極を備えるトレンチゲート構成のパワーMISFETが使用されてきている。なお、耐圧BVdssとは、ゲート電極をソース領域とショートした状態で、ソース領域とドレイン領域の間に電圧を印加したときの降伏電圧をいう。ここで、ダミーゲート電極を持たないトレンチゲート構成のパワーMISFETでは、ゲート絶縁膜を薄くしてMISFETの高性能化を図ろうとしても、ゲート電極が埋め込まれた溝底部の角部weakspotなどでゲート絶縁膜の形成不良が起こりやすい。このため、ゲート絶縁膜の薄膜化ができない。これに対し、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETでは、溝底部の角部には、絶縁膜を介してダミーゲート電極が形成されている。この絶縁膜は、溝底部の電界を緩和して耐圧が向上できるようにゲート絶縁膜よりも厚く設定してある。そのため、ゲート絶縁膜を薄膜化しても溝底部の角部はウィークスポットにならない。このことから、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETでは、ゲート絶縁膜の薄膜化により、オン抵抗の低減など、MISFETの高性能化を容易に実現できる利点がある。しかし、ゲート絶縁膜を薄くすると、ゲート絶縁膜の静電破壊耐量が低下する問題が生じる。すなわち、ゲート絶縁膜を薄くすることにより、MISFETの高性能化を実現できる反面、静電気サージなどのノイズに対するMISFETの静電破壊耐量が低下する問題点が生じる。また、自動車用途のパワーMISFETでは静電気などのノイズに対する保護回路を搭載する必要性が高まっている。本発明の目的は、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETにおいて、MISFETの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる技術を提供することにある。また、本発明の他の目的は、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETの製造技術において、ゲート絶縁膜の静電破壊を防止する構造を容易に形成できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体装置は、同一半導体基板上に電界効果トランジスタおよびダイオードが形成された半導体装置であって、前記半導体基板上に形成された、前記電界効果トランジスタのドレイン領域と、前記ドレイン領域上に形成された、前記電界効果トランジスタのチャネル形成領域と、前記チャネル形成領域上に形成された、前記電界効果トランジスタのソース領域とを有している。また、前記ソース領域の上面から前記ドレイン領域に到達する溝と、前記溝内に形成された第1絶縁膜と、前記溝内の、前記第1絶縁膜上に形成された第1導電膜と、前記溝内の、前記第1導電膜上に形成された、前記電界効果トランジスタのゲート絶縁膜とを有している。さらに、前記溝内の、前記ゲート絶縁膜上に形成された前記電界効果トランジスタのゲート電極と、前記半導体基板上に形成された、前記第1導電膜と同一層からなる第2導電膜と、前記第2導電膜内に形成された、前記ダイオードのアノード領域およびカソード領域を有している。そして、前記ダイオードの前記アノード領域およびカソード領域がそれぞれ前記電界効果トランジスタの前記ゲート電極または前記ソース領域に電気的に接続されていることを特徴とするものである。また、本発明による半導体装置は、aダミーゲート電極を備えるトレンチゲート構成の電界効果トランジスタと、b前記電界効果トランジスタを静電破壊から保護する保護ダイオードとを備えている。そして、前記電界効果トランジスタと前記保護ダイオードとは同一半導体基板上に形成されていることを特徴とするものである。また、本発明による半導体装置の製造方法は、ダミーゲート電極を備えるトレンチゲート構成の電界効果トランジスタと、前記電界効果トランジスタを静電破壊から保護する保護ダイオードとを有する半導体装置の製造方法に関するものである。そして、前記保護ダイオードを構成する保護ダイオード用ポリシリコン膜と前記ダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成することを特徴とする。また、前記保護ダイオードのカソードと前記電界効果トランジスタのソース領域とを同一工程で形成することを特徴とする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETと、保護ダイオードとを同一半導体基板上に形成したので、MISFETの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる。保護ダイオードを構成する保護ダイオード用ポリシリコン膜とダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成する。また、保護ダイオードのカソードと、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETのソース領域とを同一工程で形成する。これにより、加工工程の複雑化を抑制して容易に、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETと保護ダイオードを形成することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図を見やすくするため、平面図であってもハッチングを付す場合がある。図2は、本実施の形態における半導体チップCPを示した略平面図である。図2に示すように、半導体チップCPの中央部にはパワーMISFETのソース電極24が形成されており、このソース電極24の一部がソースパッドSPになっている。すなわち、図2では、図示していないが、半導体チップCPの主面には、表面保護膜としてポリイミド樹脂膜が形成されており、このポリイミド樹脂膜からは、ソース電極24の一部が露出してソースパッドSPが形成されている。また、ソース電極24の外周を囲むように、ゲート配線25が形成されている。ゲート配線25もポリイミド樹脂膜で覆われており、このポリイミド樹脂膜からゲート配線25の一部が露出してゲートパッドGPが形成されている。ソースパッドSPおよびゲートパッドGPには、ボンディングワイヤなどが接続されるようになっている。ソース電極24とゲートパッドGPの間には、n型半導体領域15およびp-型半導体領域8aが複数形成されている。すなわち、ソース電極24とゲートパッドGPの間には、pn接合よりなる保護ダイオードツェナダイオードが複数形成されている。図2では、ソース電極24とゲートパッドGPの間に、互いに向きの異なるように接続したbacktoback一対の保護ダイオードが2組直列に形成されている。具体的には、アノード電極アノード領域であるp-型半導体領域8a同士を接続した一対の保護ダイオードを2組直列に接続し、一対の保護ダイオードのカソード電極カソード領域であるn型半導体領域15をゲート配線25に接続している。そして、もう一対の保護ダイオードのカソード電極n型半導体領域15をソース電極24に接続している。図3は、図2のA-A線で切断した断面を示す断面図である。図3において、半導体基板1上には、n型不純物を導入したn型エピタキシャル層2が形成されており、このn型エピタキシャル層2内には、p型不純物を導入したp型ウェル3が形成されている。また、n型エピタキシャル層2上の所定領域には、素子を分離するための素子分離領域4が形成されている。素子分離領域4で分離された活性領域には、nチャネル型のパワーMISFETが形成されている。p型ウェル3は、耐圧の高いpn接合を形成するために設けられており、ソース電位に接続されている。nチャネル型のパワーMISFETは、n型エピタキシャル層2に設けられた半導体領域であるソース領域14と、n型エピタキシャル層2および半導体基板1よりなるドレイン領域とを有している。そして、ソース領域14とドレイン領域との間のn型エピタキシャル層2には、チャネル形成用の半導体領域チャネル形成領域13が形成されている。ソース領域14には、例えば、リンPまたは砒素Asが導入され、チャネル形成用の半導体領域13には、例えばホウ素Bが導入されている。半導体基板1の主面には、半導体基板1の主面に対して直交する方向半導体基板1の厚さ方向に延在する複数の溝6が形成されている。溝6は、半導体基板1の主面からチャネル形成用の半導体領域13を貫通し、n型エピタキシャル層2の下部で終端するように形成されている。すなわち、溝6はソース領域14の上面からドレイン領域に到達するように形成されている。図3において、右側2つの溝6の内部下方には、絶縁膜第1絶縁膜7を介してダミーゲート電極9aが形成されている。また、溝6の内部上方には、ゲート絶縁膜10を介してゲート電極11aが形成されている。絶縁膜7およびゲート絶縁膜10は、ともに、例えば酸化シリコン膜よりなるが、絶縁膜7の方が、ゲート絶縁膜10よりも厚く形成されている。具体的に、絶縁膜7の厚さは、例えば200nm程度、ゲート絶縁膜10の厚さは、例えば50nm程度である。ダミーゲート電極9aおよびゲート電極11aは、ともに、例えば低抵抗なポリシリコン膜よりなるが、ダミーゲート電極9aとゲート電極11aとの間に介在した絶縁膜により互いに絶縁されている。このダミーゲート電極第1導電膜よりなる9aは、ゲート電極11aと電気的に接続されている。すなわち、本実施の形態1では、ダミーゲート電極9aとゲート電極11aとを同電位にすることで、ダミーゲート電極9aとゲート電極11aの間に介在する絶縁膜の絶縁耐性がゲート電極11aの耐圧に影響しなくすることができる。したがって、ゲート電極11aの耐圧向上を図ることができる。つまり、ゲート電極11aの耐圧は、ダミーゲート電極9aとゲート電極11aの間に介在する絶縁膜の絶縁耐性に影響を受けやすいが、本実施の形態1では、この絶縁膜を挟んだダミーゲート電極9aとゲート電極11aとを同電位にすることで、介在する絶縁膜に電圧負荷がかからないようにしているため、ゲート電極11aの耐圧を向上させることができる。ゲート電極11aは、パワーMISFETの制御電極であり、パワーMISFETの動作制御用の電圧が印加されるようになっている。ゲート電極11aの上面は、半導体基板1の主面ソース領域14の上面よりも若干低くなっており、低く窪むゲート電極11aの上面上には、例えば、酸化シリコン膜よりなるサイドウォール12が埋め込まれている。パワーMISFETのチャネルは、ゲート電極11aの側面に対向するチャネル形成用の半導体領域13に形成される。すなわち、パワーMISFETのチャネル電流は、溝6の側面に沿って半導体基板1に直交する半導体基板1の厚さ方向に向かって流れるようになっている。また、図3において、最外周左側の溝6は、パワーMISFETとして機能しない構造となっており、絶縁膜7を介してダミーゲート電極用引き出し部9bが形成されている。そして、ダミーゲート電極用引き出し部9b上には、ゲート絶縁膜10を介してゲート電極用引き出し部11bが形成されている。ダミーゲート電極用引き出し部9bは、ダミーゲート電極9aと電気的に接続されており、ゲート電極用引き出し部11bは、ゲート電極11aと電気的に接続されている。さらに、半導体基板1の主面上には、層間絶縁膜16が形成されており、この層間絶縁膜16からゲート電極用引き出し部11bに達するコンタクト孔第2コンタクト孔17が形成されている。同様に、層間絶縁膜16からチャネル形成用の半導体領域13に達するコンタクト孔18が形成されている。このコンタクト孔18は、ソース領域14に接している。なお、図3では、図示されていないが、層間絶縁膜16からゲート電極用引き出し部11bに接触せずに、ダミーゲート電極用引き出し部9bに達するコンタクト孔第1コンタクト孔も形成されている。層間絶縁膜16からゲート電極用引き出し部11bに達するコンタクト孔17を埋め込むように、ゲート配線25が形成されている。すなわち、ゲート電極用引き出し部11bは、ゲート配線25と電気的に接続されている。同様に、層間絶縁膜16からチャネル形成用の半導体領域13に達するコンタクト孔18を埋め込むように、ソース電極24が形成されている。ソース電極24およびゲート配線25は、バリアメタル膜および金属膜の積層膜から構成されている。バリアメタル膜は、例えばチタンタングステンTiW膜22からなり、金属膜は、例えばアルミニウム膜23またはアルミニウム合金膜からなる。ソース電極24は、チャネル形成用の半導体領域13に達するコンタクト孔18の側面を通じて、ソース領域14に接触している。これにより、ソース電極24は、ソース領域14と電気的に接続されている。また、コンタクト孔18の底部には、p型半導体領域20が形成されており、ソース電極24は、このp型半導体領域20を通じて、チャネル形成用の半導体領域13と電気的に接続されている。ソース電極24およびゲート配線25が形成された半導体基板1の主面上には、表面保護膜としてポリイミド樹脂膜27が形成されている。そして、ソース電極24の一部であるソースパッド上では、ポリイミド樹脂膜27が除去され、ソースパッドが露出している。また、半導体基板1の主面と反対側の裏面には、ドレイン電極29が形成されている。ドレイン電極29は、例えばチタンTi膜28a、ニッケルNi膜28bおよび金Au膜28cの積層膜から構成されている。次に、本実施の形態におけるパワーMISFETでは、ダミーゲート電極9aを設けているが、このダミーゲート電極9aの機能について説明する。ダミーゲート電極9aを設けていないパワーMISFETでは、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加すると、ゲート電極が形成されている溝の底部で最も電界が強くなる。したがって、パワーMISFETの耐圧BVdssは、溝の底部近傍でアバランシェ降伏が起こる電圧で決定される。この溝の底部には比較的薄いゲート絶縁膜しかないため、ゲートとドレイン間の電界がより強くなりやすくなっている。これに対して、図3に示すようなダミーゲート電極9aを設けたパワーMISFETでは、ダミーゲート電極9aの溝6の底部における電界が最も強くなりやすいが、ゲート絶縁膜10よりも厚い絶縁膜7があるのでダミーゲート電極9aとドレイン領域間の電界を緩和しやすくなっている。そのため、ダミーゲート電極9aを設けていないパワーMISFETにくらべて耐圧BVdssを向上することができる。さらに、ダミーゲート電極9aを設けることにより、以下に示す利点がある。パワーMISFETでは、ゲート絶縁膜の膜厚を薄膜化することにより、性能向上を図ることができるが、ダミーゲート電極9aを設けていないパワーMISFETでは、ゲート絶縁膜の膜厚をあまり薄膜化することができない問題がある。すなわち、ダミーゲート電極9aを設けていないパワーMISFETでは、溝の内部にゲート絶縁膜を介してゲート電極が形成されているが、溝の底部の角部にゲート絶縁膜の形成不良が生じやすいウィークスポットが存在する。このため、ゲート絶縁膜の膜厚を薄膜化できない。これに対し、ダミーゲート電極9aを設けたパワーMISFETにおいて、溝6の内部下方には、絶縁膜7を介してダミーゲート電極9aが形成され、溝6の内部上方には、ゲート絶縁膜10を介してゲート電極11aが形成されている。したがって、溝6の底部の角部には、ゲート絶縁膜10ではなく絶縁膜7が形成されている。この絶縁膜7は耐圧BVdss向上のためにゲート絶縁膜10よりも厚く設定されているので、ゲート絶縁膜10を薄膜化しても溝底部の角部はウィークスポットにならない。このことから、ダミーゲート電極9aを設けたパワーMISFETでは、ゲート絶縁膜の膜厚の薄膜化により性能向上を図ることができる利点がある。しかし、ゲート絶縁膜10を薄くすると、ゲート絶縁膜10の静電破壊耐量が低下する。そこで、本実施の形態では、ダミーゲート電極9aを設けたパワーMISFETとこのパワーMISFETに接続する保護ダイオードとを同一の半導体基板1上に形成している。これにより、ゲート絶縁膜10の膜厚の薄膜化を実現しながら、ゲート絶縁膜10の静電破壊耐量を確保できる。図4は、図2のB-B線で切断した断面を示した断面図である。図4において、半導体基板1の主面上には、ダミーゲート電極9aを設けたパワーMISFETと保護ダイオードが形成されている。保護ダイオードは、p-型半導体領域8aとn型半導体領域15との間に生じるpn接合によって形成されている。図4では、ゲート配線25ゲート電極11aに電気的に接続されているとソース電極24との間にp-型半導体領域8aとn型半導体領域15が交互に形成されており、4つの保護ダイオードが形成されている。この4つの保護ダイオードによって、互いに向きの異なるように接続された一対の保護ダイオードが2組直列に配列されている。このように、ゲート配線25とソース電極24の間に保護ダイオードを電気的に接続することにより、ゲート絶縁膜10を静電破壊から保護できることについて説明する。例えば、ゲート配線25とソース電極24との間に、ゲート絶縁膜10の静電破壊耐量を超えるサージ電圧が印加されたとする。このとき、ゲート配線25とソース電極24との間に保護ダイオードが設けられていない場合、ゲート絶縁膜10には、静電破壊耐量を超えるサージ電圧が印加されてしまう。このため、ゲート絶縁膜10は、破壊されてしまう。これに対し、ゲート配線25とソース電極24の間に保護ダイオードが接続されていると、例えばサージ電圧によって保護ダイオードに逆バイアス電圧が印加される。このサージ電圧による逆バイアス電圧が、降伏電圧を超えると保護ダイオードに降伏電流が流れる。このとき、保護ダイオードには、降伏電圧が印加されるが、この降伏電圧は一定である。すなわち、降伏電圧を超えるサージ電圧が保護ダイオードに印加されても、保護ダイオードにかかる電圧は一定の降伏電圧である。したがって、この保護ダイオードに印加される降伏電圧が、ゲート絶縁膜10に印加されることになる。すなわち、保護ダイオードを設けることによって、絶縁破壊耐量を超えるサージ電圧がパワーMISFETのゲート配線25とソース電極24の間に印加されても、ゲート絶縁膜10には、保護ダイオードによる降伏電圧がかかるだけである。この保護ダイオードによる降伏電圧が所定値以下になるように設計することにより、ゲート絶縁膜10に、絶縁破壊耐量を超える電圧が印加されないように保護できる。本実施の形態では、互いに向きの異なるように接続された一対の保護ダイオードが2組設けられているが、互いに向きの異なるように接続された保護ダイオードを形成しているのは、極性の異なるサージ電圧が印加されることを考慮したものである。すなわち、極性の異なるサージ電圧がパワーMISFETのゲート配線25とソース電極24の間に印加されても保護ダイオードが機能するようにしたものである。互いに向きの異なるように接続された一対の保護ダイオードの構成としては、例えばアノード電極同士を接続し、一方のカソード電極をゲート配線25に接続する。そして、他方のカソード電極をソース電極24に接続するように構成することができる。また、逆に、カソード電極同士を接続し、アノード電極の一方をゲート配線25に接続するとともに、アノード電極の他方をソース電極24に接続するようにしてもよい。また、特定の極性のサージ電圧例えば、ソース電極に対してゲート配線25に正電圧が印加される電圧に対して保護できるようにすればよい場合には、向きの異なる一対の保護ダイオードを設ける必要ななく、一つの保護ダイオードだけを設けるようにしてもよい。このとき、保護ダイオードのカソード電極をゲート配線25に接続し、アノード電極をソース電極24に接続するように構成できる。逆に、カソード電極をソース電極24に接続し、アノード電極をゲート配線25に接続するように構成してもよい。また、本実施の形態では、互いに向きの異なるように接続された一対の保護ダイオードを2組形成しているが、これは、一例にすぎず、保護ダイオードの動作する電圧を所定値に調整する観点から形成したものである。したがって、一対の保護ダイオードを1組だけ使用してもよいし、例えば一対の保護ダイオードを3組以上設けるようにしてもよい。次に、本実施の形態におけるパワーMISFETを用いて構成した回路の一例について説明する。図5は、本実施の形態におけるパワーMISFETを用いて構成したモータ制御回路の一例を示している。このモータ制御回路は、例えば自動車に搭載されるパワーウィンドウ装置のモータを制御する回路として使用される。図5において、モータ制御回路は、ゲートドライブ回路30、モータ31、パワーMISFET32~35、直流電源36および保護ダイオード37~40を有している。このモータ制御回路は、ゲートドライブ回路30にパワーMISFET32~35のゲート電極がそれぞれ接続されており、直流電源36の正電極にパワーMISFET32、34のドレイン電極が並列に接続されている。そして、パワーMISFET32のソース電極には、パワーMISFET33のドレイン電極が接続されており、パワーMISFET34のソース電極には、パワーMISFET35のドレイン電極が接続されている。また、パワーMISFET33のソース電極とパワーMISFET35のソース電極は、直流電源36の負電極が接続されている。モータ31は、パワーMISFET32およびパワーMISFET33の接続部分と、パワーMISFET34およびパワーMISFET35の接続部分との間に接続されている。さらに、個々のパワーMISFET32~35のゲート電極とソース電極の間には、それぞれ保護ダイオード37~40が電気接続されている。このように、図5に示すモータ制御回路は、パワーMISFET32~35のゲート電極とソース電極間に、互いに異なる向きbacktobackの一対の保護ダイオードを2段接続している保護ダイオード37~40。そして、モータ制御回路は、パワーMISFET32~35を、モータ31に対してHブリッジフルブリッジになるように構成されている。ゲートドライブ回路30は、パワーMISFET32~35のゲート電極に所定の電圧を印加できるように構成されており、パワーMISFET32~35をオン/オフ制御できるようになっている。パワーMISFET32~35は、図2~図4で説明したダミーゲート電極を設けたトレンチゲート構成のパワーMISFETであり、ゲート絶縁膜を薄膜化した高性能のパワーMISFETである。保護ダイオード37~40は、パワーMISFET32~35と同一の半導体基板に形成されている。以下に、本実施の形態におけるモータ制御回路の動作について説明する。まず、ゲートドライブ回路30により、パワーMISFET33およびパワーMISFET34をオン状態にする一方、パワーMISFET32およびパワーMISFET35をオフ状態にする。すると、直流電源36の正電極は、パワーMISFET34を介してモータ31の端子31aに接続される。一方、直流電源36の負電極は、パワーMISFET33を介してモータ31の端子31bに接続される。これにより、モータ31は所定方向に回転する。次に、ゲートドライブ回路30により、パワーMISFET32およびパワーMISFET35をオン状態にする一方、パワーMISFET33およびパワーMISFET34をオフ状態にする。すると、直流電源36の正電極は、パワーMISFET32を介してモータ31の端子31bに接続される。一方、直流電源36の負電極は、パワーMISFET35を介してモータ31の端子31aに接続される。これにより、モータ31は、先程の接続状態と逆接続になるため、先程とは逆方向に回転する。このように、本実施の形態におけるモータ制御回路によれば、モータ31の回転方向を制御することができる。ここで、例えばパワーMISFET32のゲート電極とソース電極の間に保護ダイオード37の降伏電圧より高いサージ電圧が印加されたとする。このとき、パワーMISFET32のゲート電極とソース電極の間には保護ダイオード37が接続されている。サージ電圧は、保護ダイオード37の降伏電圧より高いので、保護ダイオード37に逆方向電流が流れる。保護ダイオード37に逆方向電流が流れている場合、保護ダイオード37の両端にかかる電圧は一定の降伏電圧である。したがって、パワーMISFET32のゲート絶縁膜には、サージ電圧より低い降伏電圧が印加される。このようにゲート絶縁膜の絶縁破壊を起こす程度のサージ電圧が印加されても、保護ダイオード37の保護機能によりゲート絶縁膜には、絶縁破壊を起こさない程度の降伏電圧が印加されることになる。このようにして、パワーMISFET32の破壊を防止することができる。次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態における半導体装置では、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETと保護ダイオードとを同一の半導体基板に形成している。このような半導体装置を製造する場合、通常の手法を考えると、ダミーゲート電極用のポリシリコン膜、ゲート電極用のポリシリコン膜および保護ダイオード用のポリシリコン膜を別工程で形成する必要があるとともに、それぞれのポリシリコン膜を別々に加工する必要がある。このため、保護ダイオードも搭載する場合、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETだけを形成する場合に比べて、加工工程が非常に複雑になり工程数も増加してしまう問題が生じる。そこで、本実施の形態では、以下に示すような半導体装置の製造方法を採用することにより、加工工程の簡素化を図ることができる。以下に説明する断面図において、左側の領域はパワーMISFET形成領域を示しており、右側の領域は保護ダイオード形成領域を示している。まず、図6に示すように、低抵抗なn型のシリコンSi単結晶からなる半導体基板1上に高抵抗なn型のシリコン単結晶からなるn型エピタキシャル層2を形成したものを用意する。続いて、フォトリソグラフィ技術およびイオン注入法を使用して、n型エピタキシャル層2内にp型ウェル3を形成する。p型ウェル3は、イオン注入法によりホウ素Bなどのp型不純物が導入されることにより形成される。このp型ウェル3は、耐圧の高いpn接合を作るために形成される。そして、例えば選択酸化法LOCOS法を使用して、素子分離領域4を形成する。この素子分離領域4は、例えば酸化シリコン膜より形成される。なお、保護ダイオード形成領域において、p型ウェル3上は、素子分離領域4で覆われている。続いて、半導体基板1の主面上に、例えば酸化シリコン膜よりなる絶縁膜5を形成する。ここでは、酸化シリコン膜を用いるが、窒化シリコン膜Si3N4などのような他の材料を用いてもよい。その後、フォトレジスト膜以下、単にレジスト膜というの塗布、露光および現像のような一連のフォトリソグラフィ技術を経て絶縁膜5上にレジストパターンを形成する。そして、このレジストパターンをエッチングマスクにして絶縁膜5をエッチングし、さらにレジストパターンを除去することにより、溝形成用の絶縁膜5をパターニングする。この絶縁膜5のパターンは、溝形成用のハードマスク膜としての機能を持つ。保護ダイオード形成領域においては、素子分離領域4上を絶縁膜5が覆うようになっている。次に、図7に示すように、絶縁膜5のパターンをエッチングマスクにして、半導体基板1を異方性ドライエッチングによってエッチングし、溝6を形成する。この溝6は、パワーMISFET形成領域に形成される一方、保護ダイオード形成領域には形成されない。ここまでの工程を実施した半導体基板1の平面図を図8に示す。図8は半導体基板1のチップ領域CRを示したものである。図8において、素子分離領域4で囲まれた領域が活性領域であり、この活性領域には、溝6が形成されている。なお、図8のC-C断面は、断面図図6などのパワーMISFET形成領域を示し、D-D断面は、断面図の保護ダイオード形成領域を示している。続いて、図9に示すように、半導体基板1に対して熱酸化処理を施すことにより、半導体基板1の主面溝6の内面を含む上に、例えば酸化シリコン膜よりなる絶縁膜絶縁膜第1絶縁膜7を形成する。この絶縁膜7の厚さは、例えば200nm程度である。そして、半導体基板1の主面上に、ポリシリコン膜第1ポリシリコン膜8を形成する。このポリシリコン膜8は、導電型不純物が導入されていない真性ポリシリコン膜であり、例えばCVDChemicalVaporDeposition法により形成される。ポリシリコン膜8は、パワーMISFET形成領域と保護ダイオード形成領域に形成される。ポリシリコン膜8は、後述するように、ダミーゲート電極用のポリシリコン膜第1導電膜となるとともに、保護ダイオード用のポリシリコン膜第2導電膜となる。すなわち、本実施の形態1では、ダミーゲート電極用のポリシリコン膜と保護ダイオード用のポリシリコン膜をポリシリコン膜8で同時に形成している。このため、ダミーゲート電極用のポリシリコン膜と保護ダイオード用のポリシリコン膜を別工程で形成する場合に比べて、工程を簡略化できる利点がある。次に、図10に示すように、半導体基板1上に形成されたポリシリコン膜8にイオン注入法を使用してホウ素Bなどのp型不純物を導入することにより、p-型半導体領域8aを形成する。その後、図11に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、パワーMISFET形成領域のp-型半導体領域8aに高濃度のn型不純物を導入することにより、n型半導体領域8bを形成する。n型不純物としては、例えばリンP、砒素AsまたはアンチモンSbなどがある。続いて、半導体基板1に対して例えば1100°C以上の熱処理アニール処理を施す。この熱処理は、p-型半導体領域8aおよびn型半導体領域8bを構成するポリシリコン膜8のグレインサイズ結晶粒を大きくするために行われる。後述するように、p-型半導体領域8aは、保護ダイオードの一部となるが、このp-型半導体領域8aのグレインサイズを大きくすることによって、保護ダイオードのリーク電流を低減できるからである。これは、高温熱処理によりグレインサイズが大きくなり、保護ダイオードのpn接合を横切る粒界結晶粒の境界が減少するためと考えられる。すなわち、リーク電流の経路となる粒界が減少するので、保護ダイオードのリーク電流を低減できる。この高温熱処理は、後述するチャネル形成用の半導体領域を形成する前に行うことが望ましい。チャネル形成用の半導体領域の形成後に、この高温熱処理を行うと、チャネル形成用の半導体領域が拡散してチャネルの浅接合化を実現することができなくなり、パワーMISFETの高性能化に不利となってしまうからである。次に、図12に示すように、フォトリソグラフィ技術およびエッチング技術を使用してn型半導体領域8bを構成するポリシリコン膜8をパターニングする。これにより、溝6内に形成されているポリシリコン膜8を途中の深さまでエッチングして溝6内にダミーゲート電極9aを形成する。また、パターニングにより、半導体基板1上にダミーゲート電極用引き出し部9bを形成する。ダミーゲート電極用引き出し部9bは、ダミーゲート電極9aと電気的に接続されるように形成される。ここで、上述した熱処理により、n型半導体領域8bを構成するポリシリコン膜8のグレインサイズを大きくしている。このため、ダミーゲート電極9aの形状不良を防止できる効果も得られる。次に、図13に示すように、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜7をパターニングする。ここまでの工程を実施したチップ領域CRの平面図を図14に示す。図14において、保護ダイオード形成領域には、p-型半導体領域アノード領域8aが形成され、パワーMISFET形成領域の外周には、ダミーゲート電極用引き出し部9bが形成されていることがわかる。続いて、図15に示すように、溝6の側面を含む半導体基板1の主面上にゲート絶縁膜10を形成する。このゲート絶縁膜10は、例えば熱酸化処理によって形成された酸化シリコン膜からなり、絶縁膜7に比べて薄くなるように形成する。これは、パワーMISFETの電流駆動能力を向上させ、オン抵抗を下げるために必要である。ゲート絶縁膜10の厚さは、例えば50nm程度である。そして、ゲート絶縁膜10上を含む半導体基板1上にポリシリコン膜第2ポリシリコン膜を形成する。このポリシリコン膜は、例えばCVD法を使用して形成され、n型不純物が添加されている。すなわち、このポリシリコン膜を形成する際には、例えば、ポリシリコン膜中にリンや砒素などのn型不純物が導入されている。その後、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜をパターニングすることにより、溝6内にゲート電極11aを形成する。ゲート電極11aは、その上面が半導体基板1の主面よりも凹むリセス構造とされている。また、ポリシリコン膜のパターニングにより、ゲート電極用引き出し部11bを形成する。ゲート電極用引き出し部11bは、ゲート電極11aと電気的に接続されている。ゲート電極11aに導入されているn型不純物の不純物濃度は、ダミーゲート電極9aに導入されているn型不純物の不純物濃度よりも高くなっている。言い換えれば、ゲート電極11aの抵抗率は、ダミーゲート電極9aの抵抗率に比べて低くなっている。これは、ゲート電極11aの抵抗値が高いと、並列接続されているパワーMISFETが均一に動作しにくくなるからである。つまり、パワーMISFETが均一に動作しないと、ゲート絶縁膜の静電破壊耐量や、アバランシェ耐量誘導負荷が接続された状態でパワーMOSをターンオフさせると、瞬間的に電源電圧と誘導起電力の和の電圧がソース領域とドレイン領域との間に印加される。この電圧が耐圧を超えるとアバランシェ降伏状態になる。この時、破壊せずに流せるアバランシェ電流の最大値と時間との積アバランシェエネルギーのこと。が低下してしまう不具合や、スイッチングスピードが遅くなってしまう不具合が生じる。このような不具合を防止するため、ゲート電極11aの抵抗値を下げる必要がある。このことから、ゲート電極11aの形成には、形成時にリンまたは砒素などの不純物を予め添加したポリシリコン膜が使用される。予め不純物を添加したポリシリコン膜によれば、形成時に不純物を添加せずに形成し、その後イオン注入法により不純物を導入したポリシリコン膜に比べてポリシリコン膜の低抵抗化を図ることができる。例えば、予め不純物を添加した膜厚500nmのポリシリコン膜によれば、シート抵抗を10Ω/□程度まで低抵抗化できる。これに対し、イオン注入法によって不純物を導入した膜厚500nmのポリシリコン膜によれば、シート抵抗を20Ω/□程度までしか下げることができない。したがって、ゲート電極11aの形成には、予め不純物を添加したポリシリコン膜が使用される。一方、ダミーゲート電極9aは、パワーMISFETのゲート電極11aではないので、ゲート電極11aよりも抵抗率が高くても、並列接続されているパワーMISFETが均一に動作しにくくなることはない。また、ダミーゲート電極9aは、ゲート絶縁膜10よりも厚い絶縁膜7で覆われた構造をしているため、ゲート電極11aより抵抗値が高くても静電破壊耐量を確保しやすい。したがって、ダミーゲート電極9aは、不純物を添加しない真性ポリシリコン膜を形成した後、この真性ポリシリコン膜にイオン注入法を用いて不純物を導入したポリシリコン膜で形成することができる。ここで、ダミーゲート電極9aも、予め不純物を添加したポリシリコン膜により形成することも可能である。しかし、本実施の形態では、保護ダイオード用のポリシリコン膜をダミーゲート電極9a用のポリシリコン膜を同時に形成するので、ダミーゲート電極9aの形成に予め不純物を添加したポリシリコン膜を使用することはできないのである。つまり、予め不純物を添加したポリシリコン膜には、高濃度の不純物が導入されているので、保護ダイオードの形成には、使用することができない。したがって、予め不純物を添加したポリシリコン膜を使用するゲート電極11aの形成と同時に、保護ダイオードのポリシリコン膜を形成することはできない。これに対し、ダミーゲート電極9aの形成には、真性ポリシリコン膜が使用できるので、同時に保護ダイオードのポリシリコン膜も形成することができるのである。このような理由から、本実施の形態では、ダミーゲート電極9a用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成している。次に、半導体基板1上に、例えば酸化シリコン膜よりなる絶縁膜図示せずを形成した後、異方性エッチングすることにより、溝6の上部に図16に示すようなサイドウォール12を形成する。このサイドウォール12は、溝6の上部にある角部を保護するために形成される。なお、サイドウォール12は形成しなくてもよい。ここまでの工程を実施したチップ領域CRの平面図を図17に示す。図17において、保護ダイオード形成領域には、p-型半導体領域8aが形成され、パワーMISFET形成領域の外周には、ダミーゲート電極用引き出し部9bが形成されている。そして、ダミーゲート電極用引き出し部9b上には、ゲート電極用引き出し部11bが形成されていることがわかる。次に、半導体基板1の主面上にチャネル形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、半導体基板1の主面に、例えばホウ素などのようなp型不純物をイオン注入法によって導入する。続いて、レジストパターンを除去した後、半導体基板1に対して熱拡散処理を施すことにより、図18に示すようなチャネル形成用の半導体領域13を形成する。次に、半導体基板1の主面上にソース形成領域および保護ダイオードのカソード形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、半導体基板1の主面に、例えばリンや砒素などのようなn型不純物をイオン注入法によって導入する。続いて、形成したレジストパターンを除去した後、半導体基板1に対して熱拡散処理を施すことにより、図19に示すようなソース領域14および保護ダイオードのn型半導体領域カソード領域15を形成する。このように、本実施の形態では、パワーMISFETのソース領域14と保護ダイオードのn型半導体領域15を同時に形成できるので、工程の簡略化を図ることができる。ここまでの工程を実施したチップ領域CRの平面図を図20に示す。図20において、保護ダイオード形成領域には、p-型半導体領域8aとn型半導体領域15が形成され、pn接合による保護ダイオードが形成されている。一方、パワーMISFET形成領域には、ソース領域14が形成されていることがわかる。ここで、ゲート電極11a用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成せず、ダミーゲート電極9a用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成するもう一つの理由について説明する。図19に示すように、ダミーゲート電極9aは、厚い絶縁膜7に挟まれた狭い溝に充填するのに対し、パワーMISFETのゲート電極11aは、薄いゲート絶縁膜10に挟まれた広い溝に充填する必要がある。すなわち、ダミーゲート電極9aとゲート電極11aは、同じ溝6内に形成されるが、ダミーゲート電極9aと溝6の間には、厚い絶縁膜7が形成されている。したがって、厚い絶縁膜7が形成されている分、ダミーゲート電極9aを充填する領域は狭くなる。これに対し、ゲート電極11aと溝6の間には、薄いゲート絶縁膜10が形成されているため、ゲート電極11aを充填する領域は、ダミーゲート電極9aを充填する領域よりも広くなる。このことから、ダミーゲート電極9aを形成するポリシリコン膜の膜厚は、ゲート電極11aを形成するポリシリコン膜の膜厚より薄くても溝6内を充填することが可能である。すなわち、ダミーゲート電極用引き出し部9bの膜厚は、ゲート電極用引き出し部11bの膜厚よりも薄くなっている。具体的に、溝6の幅が0.8μm、絶縁膜7の膜厚が200nm、ゲート絶縁膜10の膜厚が50nmの場合、ダミーゲート電極9aは、0.4μmの幅の溝領域に充填できればよいので、少なくともダミーゲート電極9a用のポリシリコン膜を200nm以上堆積させればよい。これに対し、ゲート電極11aは、0.7μmの幅の溝領域に充填する必要があるので、ゲート電極11a用のポリシリコン膜を350nm以上堆積させる必要がある。np-接合の保護ダイオードを形成する場合、p-型半導体領域8aは、真性ポリシリコン膜を形成した後、この真性ポリシリコン膜の全面にホウ素を1×1013/cm2~1×1014/cm2程度のドーズ量でイオン注入することにより形成される。これに対し、n型半導体領域15は選択的に形成する必要がある。パワーMISFETのソース領域を選択的に形成するイオン注入工程砒素を1×1015/cm2~1×1016/cm2程度導入する工程で同時に、保護ダイオードのn型半導体領域15も形成するようにすれば、工程を増やさずに保護ダイオードを形成することが可能である。ここで、問題となるのが、ソース領域の接合深さである。パワーMISFETを高性能化するためには、ソース領域およびチャネル領域の浅接合化が重要である。ソース領域を浅接合化すると、同時形成する保護ダイオードのn型半導体領域15も浅接合になる。このため、膜厚の厚いポリシリコン膜に保護ダイオードのn型半導体領域15を形成すると、n型半導体領域15がポリシリコン膜の底面にまで到達しにくくなってしまう。n型半導体領域15がポリシリコン膜の底面まで充分に到達していないと、np-np-nのような双方向ダイオードでは、大きなリーク電流が流れてしまう。膜厚の薄いポリシリコン膜にn型半導体領域15を形成すれば、n型半導体領域15が浅くてもポリシリコン膜の底面まで容易に到達するので、リーク電流の小さな保護ダイオードの形成が可能である。このように、膜厚が薄くても溝6内に充填可能なダミーゲート電極用のポリシリコン膜で保護ダイオードのポリシリコン膜を形成した方が、パワーMISFETのソース領域を形成する工程で、保護ダイオードのn型半導体領域15を同時に形成しやすく、工程数の削減に有利である。特に、ソース領域を浅接合化してパワーMISFETの高性能化を図りたい場合に効果が大きい。次に、図21に示すように、半導体基板1の主面上に、例えば酸化シリコン膜からなる層間絶縁膜16を形成した後、この層間絶縁膜16上にコンタクト孔形成領域が露出するレジストパターンをフォトリソグラフィ技術により形成する。続いて、形成したレジストパターンをエッチングマスクとして、層間絶縁膜16をエッチングした後、レジストパターンを除去することにより、層間絶縁膜16にコンタクト孔17、18、19を形成する。コンタクト孔17は、ゲート電極用引き出し部11bに達しており、コンタクト孔18は、半導体基板1の主面に形成されたチャネル形成用の半導体領域13に達している。また、コンタクト孔19は、保護ダイオード形成領域に形成されており、保護ダイオードのカソード領域となるn型半導体領域15に到達している。次に、コンタクト孔18の底面に露出するチャネル形成用の半導体領域13の一部をエッチングすることにより溝を形成する。その後、溝の底部に、例えばホウ素などのようなp型不純物をイオン注入法で導入することにより、p型半導体領域20を形成する。ここまでの工程を実施したチップ領域CRの平面図を図22に示す。図22において、ゲート電極用引き出し部11bには、コンタクト孔17が形成され、活性領域内には、コンタクト孔18が形成されている。また、保護ダイオード領域のn型半導体領域15には、コンタクト孔19が形成されており、ダミーゲート電極用引き出し部9bにはコンタクト孔21が形成されている。続いて、半導体基板1の主面上に、バリアメタル膜となるチタンタングステンTiW膜22を形成した後、さらに、このチタンタングステン膜22上に、例えばスパッタリング法を使用してアルミニウム膜23を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜22およびアルミニウム膜23をパターニングする。このパターニングにより、チタンタングステン膜22およびアルミニウム膜23よりなるソース電極24、ゲート配線25、電極26を形成する。ソース電極24は、コンタクト孔18を埋め込むように形成され、ソース領域14およびp型半導体領域20に接続されるように形成される。また、ゲート配線25は、コンタクト孔17を介してゲート電極用引き出し部11bに接続されている。このゲート電極用引き出し部11bは、ゲート電極11aと接続されているので、ゲート配線25は、ゲート電極11aと電気的に接続されている。保護ダイオード形成領域には、電極26が形成され、この電極26は、コンタクト孔19を介してn型半導体領域15と接続されている。電極26の一方は、ソース電極24に接続され、電極26の他方はゲート配線25に接続されている。このように電極26を接続することにより、ソース電極24とゲート配線25の間に保護ダイオードが接続される。次に、半導体基板1の主面上に表面保護膜となるポリイミド樹脂膜図示せずを形成した後、フォトリソグラフィ技術を使用してポリイミド樹脂膜をパターニングする。パターニングは、ソース電極24の一部およびゲート配線25の一部を露出するように行われ、ソースパッドおよびゲートパッドを形成する。そして、半導体基板1の裏面を研削した後、例えばスパッタリング法を使用して、半導体基板1の裏面の全面にチタン膜図示せず、ニッケル膜図示せずおよび金膜図示せずよりなる積層膜を形成する。これにより、チタン膜、ニッケル膜および金膜の積層膜よりなるドレイン電極を形成する。このようにして、本実施の形態における半導体装置を形成することができる。本実施の形態によれば、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETと、保護ダイオードとを同一半導体基板上に形成したので、MISFETの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる。保護ダイオードを構成する保護ダイオード用ポリシリコン膜とダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成する。また、保護ダイオードのカソードと、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETのソース領域とを同一工程で形成する。これにより、加工工程の複雑化を抑制して容易に、ダミーゲート電極を備えるトレンチゲート構成のパワーMISFETと保護ダイオードを形成することができる。次に、本実施の形態における半導体装置のレイアウト構成の一例を図24に示す。図24は、ダミーゲート電極とゲート電極とを電気的に接続したレイアウト構成を示した図である。図24において、ゲート電極用引き出し部に接続されているコンタクト孔第2コンタクト孔17とダミーゲート電極用引き出し部に接続されているコンタクト孔第1コンタクト孔21が直線状に配列されている。そして、直線状に配列されたコンタクト孔17とコンタクト孔21上に直線状のゲート配線25が形成されている。このように構成することにより、ダミーゲート電極とゲート電極とを同電位で接続することができる。さらに、コンタクト孔17とコンタクト孔21とを直線状に配列することにより、半導体チップCPの有効面積セル形成領域の面積/チップ全体の面積を大きくすることができる。図24では、ゲート配線25の一部を省略して、ゲート配線25の下部に存在するコンタクト孔17およびコンタクト孔21が見えるようにしている。なお、図24では、コンタクト孔17とコンタクト孔21を交互に形成しているが、必ずしも交互に配列する必要はない。例えば、ゲート電極の抵抗を低減したい場合には、コンタクト孔17の割合を増やしたほうが望ましい。図25は、ダミーゲート電極をソース電極24に接続し、ゲート電極をゲート配線25に接続したレイアウト構成を示した図である。ダミーゲート電極をソース電極24に接続することにより、ゲート電極とドレイン領域との間の寄生容量帰還容量を低減することができ、高速スイッチングを実現できる利点がある。すなわち、ゲート電極とドレイン領域との間には寄生容量が発生するが、ゲート電極とドレイン領域の間に形成されているダミーゲート電極をソース電位に接続することにより、シールド効果が得られる。このシールド効果により寄生容量を低減できる。図25において、ゲート電極用引き出し部に接続されているコンタクト孔17とダミーゲート電極用引き出し部に接続されているコンタクト孔21は直線状に配列されている。そして、コンタクト孔17は、ゲート配線25に接続され、コンタクト孔21は、ソース電極24に接続されている。コンタクト孔17にゲート配線25が接続している部分は、凸部40aのようになっている。この凸部40aに対向するソース電極24の部分には、凹部40bが形成されている。すなわち、コンタクト孔21上に形成されるソース電極24が凹状の形状をしている箇所には、コンタクト孔17上に形成されるゲート配線25が凸状に形成されている。一方、コンタクト孔21にソース電極24が接続している部分は、凸部41aのようになっている。この凸部41aに対向するゲート配線25の部分には、凹部41bが形成されている。つまり、ソース電極24が凸状の形状をしている箇所には、ゲート配線25が凹状に形成されている。このようなレイアウト構成とすることにより、半導体チップCPの有効面積を大きくすることができる。図25では、ソース電極24およびゲート配線25の一部を省略して、ゲート配線25の下部に存在するコンタクト孔17およびコンタクト孔21が見えるようにしている。なお、図25では、コンタクト孔17とコンタクト孔21を交互に形成しているが、必ずしも交互に配列する必要はない。例えば、ゲート電極の抵抗を低減したい場合には、コンタクト孔17の割合を増やしたほうが望ましい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。