"第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置Pから最近接の前記ウェルコンタクトホールの位置Qまでの距離をxPとし、直線PQ上で前記ウェルコンタクトホールから前記ゲート絶縁膜と前記フィールド絶縁膜との境界Rまでの距離をxRとして、doxを前記ゲート絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧、Emaxを前記ゲート絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、であることを特徴とする電力用半導体装置。第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置P’から最近接の前記ウェルコンタクトホールの位置Q’を結ぶ直線上で、P’Q’間の距離をxP’とし、前記ウェルコンタクトホールの位置Q’から前記ゲート絶縁膜と前記フィールド絶縁膜との境界R’までの距離をxR’として、doxを前記ゲート絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧、Emaxを前記ゲート絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、であることを特徴とする電力用半導体装置。第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置Pから最近接の前記ウェルコンタクトホールの位置Qまでの距離をxPとし、直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールから最も離れた位置に前記ゲート電極がある位置Sと前記ウェルコンタクトホールとの距離をxSとして、dFLを前記フィールド絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態のドレイン電圧、Emaxを前記フィールド絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、であることを特徴とする電力用半導体装置。第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置P’から最近接の前記ウェルコンタクトホールの位置Q’を結ぶ直線上で、P’Q’間の距離をxP’とし、前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置Q’から最も離れた位置に前記ゲート電極がある位置S’までの距離をxS’とし、dFLを前記フィールド絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態のドレイン電圧、Emaxを前記フィールド絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、であることを特徴とする電力用半導体装置。Emaxが3MV/cmであることを特徴とする請求項1乃至請求項4のいずれか1項に記載の電力用半導体装置。ゲート絶縁膜およびフィールド絶縁膜の上部に層間絶縁膜を備え、xP、xP’、xR、xR’、xSまたはxS’が前記層間絶縁膜の膜厚より大きいことを特徴とする請求項1乃至請求項4のいずれか1項に記載の電力用半導体装置。半導体基板は、炭化珪素半導体基板であり、ドリフト層は、炭化珪素材料で構成されていることを特徴とする請求項1乃至請求項6のいずれか1項に記載の電力用半導体装置。本発明が解決すべき問題点を、特許文献1の図2に基づき以下に説明する。特許文献1に記載の電力用半導体装置のMOSFETをオン状態からオフ状態にスイッチングするときに、MOSFETのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百V程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとPウェルとNドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、PウェルまたはPウェルと同様にP型の領域がNドレイン層中に設けられている箇所であれば、MOSFETのPウェルにだけでなくダイオードにも発生する。このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、PウェルまたはP型の領域を経由してソース電極にまで流れる。特許文献1に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図2Cに示される断面において、ゲートパッド下のPウェルに内に流れ込んだ変位電流は、ゲートパッド下のPウェル内をMOSFETセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。ここで、MOSFETセルのPウェルとダイオードセルのPウェルの面積に対してゲートパッド下のPウェルの面積は非常に大きいので、ゲートパッド下のPウェルに変位電流が流れると、面積が大きなPウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Pウェル内に無視し得ない値の電圧が発生する。その結果、Pウェルがフィールドプレートを介してソース電極通常アース電位に接続されると電気的に接続されている箇所コンタクトホールから平面方向の距離が大きなPウェル内の位置では比較的大きな電位が発生することになる。この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Vの時間tに対する変動dV/dtが大きくなる程大きくなる。このようなMOSFETを備えた電力用半導体装置において、MOSFETのゲート絶縁膜がPウェルとゲート電極とに挟まれている箇所で、MOSFETをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が0V付近になったときに、前述のようにPウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。この発明は、このような問題を解決するためになされたもので、高速でスイッチングするMOSFETを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とする。本発明の電力用半導体装置は、第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置Pから最近接の前記ウェルコンタクトホールの位置Qまでの距離をxPとし、直線PQ上で前記ウェルコンタクトホールから前記ゲート絶縁膜と前記フィールド絶縁膜との境界Rまでの距離をxRとして、doxを前記ゲート絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧、Emaxを前記ゲート絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、xRが所定の値以下であることを特徴とするものである。また、本発明の電力用半導体装置は、第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置P’から最近接の前記ウェルコンタクトホールの位置Q’を結ぶ直線上で、P’Q’間の距離をxP’とし、前記ウェルコンタクトホールの位置Q’から前記ゲート絶縁膜と前記フィールド絶縁膜との境界R’までの距離をxR’として、doxを前記ゲート絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧、Emaxを前記ゲート絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、xRが所定の値以下であることを特徴とするものである。また、本発明の電力用半導体装置は、第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第2ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置Pから最近接の前記ウェルコンタクトホールの位置Qまでの距離をxPとし、直線PQ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールから最も離れた位置に前記ゲート電極がある位置Sと前記ウェルコンタクトホールとの距離をxSとして、dFLを前記フィールド絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態のドレイン電圧、Emaxを前記フィールド絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、xPとxSとが所定の関係にあることを特徴とするものである。また、本発明の電力用半導体装置は、第1導電型の半導体基板と、前記半導体基板の第1の主面に形成された第1導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第2導電型の第1ウェル領域と、複数の前記第1ウェル領域の各々の表層の一部に形成された第1導電型のソース領域と、複数の前記第1ウェル領域を取り囲むように前記第1ウェル領域と離間して形成された前記第1ウェル領域より面積の大きな第2導電型の第2ウェル領域と、複数の前記第1ウェル領域と前記ソース領域の上および前記第2ウェル領域上の前記第1ウェル領域側に形成されたゲート絶縁膜と、前記第2ウェル領域の上の前記第1ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第1ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第2ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第1ウェル領域と前記第2ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第2の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第2ウェル領域のうち最も前記第1ウェル領域から遠い側の前記第2ウェル領域の外周の各位置P’から最近接の前記ウェルコンタクトホールの位置Q’を結ぶ直線上で、P’Q’間の距離をxP’とし、前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置Q’から最も離れた位置に前記ゲート電極がある位置S’までの距離をxS’とし、dFLを前記フィールド絶縁膜の厚さ、tを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、RSHを前記前記第2ウェル領域のシート抵抗、ε0を真空の誘電率、εSを前記ドリフト層の比誘電率、qを素電荷、NDを前記ドリフト層の実効第1導電型不純物濃度、VOFFを前記電力用半導体装置のオフ状態のドレイン電圧、Emaxを前記フィールド絶縁膜に印加される最大電界とするとき、Emaxが10MV/cmであり、xPとxSとが所定の関係にあることを特徴とするものである。本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜およびフィールド絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜またはフィールド絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。実施の形態1.本発明の実施の形態1においては、電力用半導体装置の一例として縦型のn型チャネル炭化珪素MOSFETを主としたものを用いて説明する。また、下記各実施の形態では、第1導電型をn型、第2導電型をp型として説明するが、半導体の導電型については、その逆であっても構わない。図1は、本発明の実施の形態1の電力用半導体装置である炭化珪素MOSFETを主とした電力用半導体装置を上面から模式的に見た平面図である。図1において、電力用半導体装置の上面の中央部には、ソースパッド10が設けられている。ソースパッド10を上面から見た一方の側には、ゲートパッド11が設けられている。また、ゲートパッド11から延伸してソースパッド10を取り囲むように、ゲート配線12が設けられている。ソースパッド10は、ソースパッド10の下部に複数設けられたMOSFETのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド11およびゲート配線12は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。図2は、図1に示した本実施の形態における電力用半導体装置のソースパッド10、ゲートパッド11などの層より下部の層を上部から透視した平面図である。図2において、図1に示したソースパッド10の周囲の下部には、層間絶縁膜図示せずおよびその下のゲート絶縁膜図示せずを貫通して、ウェルコンタクトホール62が形成されている。ウェルコンタクトホール62の下部の炭化珪素で構成された層には、p型炭化珪素の第2ウェル領域42が形成されている。また、第2ウェル領域42の外側には、所定の間隔をおいてn型炭化珪素のフィールドストッパー領域81が形成されている。図2の平面図において、ウェルコンタクトホール62および第2ウェル領域42で囲まれた内側には、前述のユニットセルが多数設けられたセル領域が設けられている。セル領域には、層間絶縁膜に形成された複数のソースコンタクトホール61およびそれぞれの下部のp型炭化珪素の第1ウェル領域41が形成されている。また、第2ウェル領域42の上部の一部には、ゲート絶縁膜またはフィールド絶縁膜を介して、ゲート電極図示せずが形成されており、ゲートパッド11、ゲート配線12とゲート電極とを電気的に接続する孔であるゲートコンタクトホール64が、層間絶縁膜を貫通して形成されている。図3および図4は、それぞれ、図2の平面図のA-A部分の断面、B-B部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。図3および図4において、n型で低抵抗の炭化珪素で構成される半導体基板20の表面上に、n型の炭化珪素で構成されるドリフト層21が形成されている。図2で説明したゲートパッド11およびゲート配線12が設けられている領域にほぼ対応する位置のドリフト層21の表層部には、p型の炭化珪素で構成される第2ウェル領域42が設けられている。図3の第2ウェル領域42の両側、図4の第2ウェル領域42の右側図2において第2ウェル領域42に取り囲まれた内側のドリフト層21の表層部には、第2ウェル領域42から少なくとも所定の間隔を置いて、p型の炭化珪素で構成された第1ウェル領域41が複数設けられている。第1ウェル領域41などが形成された領域が、図2で説明したセル領域に対応する。第1ウェル領域41のそれぞれの表層部には、第1ウェル領域41の外周から所定の間隔だけ内部に入った位置に、n型の炭化珪素で構成されるソース領域80が形成されている。また、第1ウェル領域41のソース領域80で囲まれた内部の表層部には、炭化珪素で構成される、低抵抗p型のウェルコンタクト領域46が設けられている。また、第2ウェル領域42の表層部のウェルコンタクトホール62の下部には、炭化珪素で構成される、低抵抗p型のウェルコンタクト領域47が設けられている。図4の第2ウェル領域42の左側図2の外側のドリフト層21の表層部には、所定の間隔をおいて、炭化珪素で構成される、n型のフィールドストッパー領域81が形成されている。第1ウェル領域41、第2ウェル領域42、ソース領域80、ウェルコンタクト領域46、47、およびフィールドストッパー領域81が形成されたドリフト層21の上に接して、二酸化珪素で構成されるゲート絶縁膜30、または、二酸化珪素で構成されるフィールド絶縁膜31が形成されている。ゲート絶縁膜30が形成されているのは、セル領域である第1ウェル領域41およびその周囲の上部と、第2ウェル領域42の上部の第1ウェル領域41側であり、フィールド絶縁膜31が形成されているのは、第2ウェル領域42の上部の第1ウェル領域41側とは反対側図3の内側、図4の左側、図2の外側である。本実施の形態の電力用半導体装置においては、ゲート絶縁膜30とフィールド絶縁膜31との境界であるゲート絶縁膜フィールド絶縁膜境界33は、第2ウェル領域42の上部に形成されている。ゲート絶縁膜30およびフィールド絶縁膜31の上部の一部には、ゲート絶縁膜30、フィールド絶縁膜31に接して、ゲート電極50が形成されている。ゲート電極50は、第1ウェル領域41の外周の上のゲート絶縁膜30の上などに設けられ、ゲート絶縁膜30上の部分からフィールド絶縁膜31上の部分まで電気的に接続されている。また、ゲート電極50は、フィールド絶縁膜31上で、フィールド絶縁膜31上に形成された層間絶縁膜32を貫通して形成されたゲートコンタクトホール64によってゲートパッド11またはゲート配線12と接続されている。第1ウェル領域41内のソース領域80およびウェルコンタクト領域46の上部には、層間絶縁膜32およびゲート絶縁膜30を貫通して設けられたソースコンタクトホール61が設けられている。また、第2ウェル領域42のウェルコンタクト領域47の上部には、層間絶縁膜32を含む絶縁膜を貫通して設けられたウェルコンタクトホール62が設けられている。ウェルコンタクトホール62は、層間絶縁膜32およびゲート絶縁膜30を貫通して設けられている。第1ウェル領域41、第2ウェル領域42は、オーミック電極71をそれぞれ間に介して、ソースコンタクトホール61およびウェルコンタクトホール62内のソースパッド10により互いに電気的に接続されている。また、半導体基板20の裏面側には、裏面オーミック電極72を介してドレイン電極13が形成されている。本実施の形態の電力用半導体装置の特徴的な寸法については後で詳しく説明する。次に、図5、図6を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図5および図6は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図5および図6において、それぞれ、aは図2のA-A断面部、bは図2のB-B断面部の断面図に対応する。以下、本実施の形態の電力用半導体装置の製造方法を順を追って説明する。まず、n型で低抵抗の炭化珪素の半導体基板20上の表面第1の主面上に化学気相堆積ChemicalVaporDeposition:CVD法により1×1013cm3~1×1018cm3のn型の不純物濃度、4~200μmの厚さの炭化珪素で構成されるドリフト層21をエピタキシャル成長する。炭化珪素の半導体基板20は、第1の主面の面方位が0001面で4Hのポリタイプを有しc軸方向に対して8°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。つづいて、図5に示すように、ドリフト層21の表層の所定の位置に、イオン注入法により、p型の第1ウェル領域41、p型の第2ウェル領域42、n型のソース領域80、n型のフィールドストッパー領域81、および、p型のウェルコンタクト領域46、47を形成する。イオン注入するp型不純物としては、AlアルミニュームまたはB硼素が好適であり、イオン注入するn型不純物としては、N窒素またはP燐が好適である。また、イオン注入時の半導体基板20の加熱は、積極的に行なわなくてもよいし、200~800°Cで加熱を行なってもよい。第1ウェル領域41、第2ウェル領域42の各々の深さは、エピタキシャル成長層であるドリフト層21の底面より深くならないように設定する必要があり、例えば、0.3~2μmの範囲の値とする。また、第1ウェル領域41、第2ウェル領域42の各々のp型不純物濃度は、ドリフト層21の不純物濃度より高く、かつ、1×1015cm3~1×1019cm3の範囲内に設定される。ソース領域80の深さについては、その底面が第1ウェル領域41の底面を越えないように設定し、そのn型不純物濃度は、第1ウェル領域41のp型不純物濃度より高く、かつ、1×1017cm3~1×1021cm3の範囲内に設定される。フィールドストッパー領域81については、ソース領域80と同様の条件で形成すればよい。ただし、ドリフト層21の最表面近傍に限っては、MOSFETのチャネル領域における導電性を高めるために、第1ウェル領域41、第2ウェル領域42の各々のp型不純物濃度がドリフト層21のn型不純物濃度より低くなってもよい。ウェルコンタクト領域46、47については、オーミック電極71を間に挟んでそれぞれ、第1ウェル領域41および第2ウェル領域42とソースパッド10との良好な電気的接触を得るために設けるもので、第1ウェル領域41および第2ウェル領域42のp型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、ウェルコンタクト領域46、47を低抵抗化する上で、半導体基板20を150°C以上に加熱してイオン注入することが望ましい。つづいて、アルゴンArガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、1500~2200°Cの温度範囲、0.5~60分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、半導体基板20およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。次に、上記のようにイオン注入されたドリフト層21の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層21の表面変質層を除去して清浄な面を露出させる。つづいて、CVD法、フォトリソグラフィー技術などを用いて、上述のセル領域にほぼ対応した位置以外の領域にフィールド絶縁膜31と呼ぶ膜厚が0.5~2μm程度の二酸化珪素膜を形成する。このとき、例えば、フィールド絶縁膜31を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜31をフォトリソグラフィー技術、エッチングなどで除去すればよい。つづいて、セル領域を中心とする領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜31より厚さが小さく、例えば、厚さがフィールド絶縁膜31の1/10程度の二酸化珪素膜で構成されるゲート絶縁膜30を形成する。ゲート絶縁膜30の膜厚としては、30nm以上300nm以下であれば良く、より好ましくは50nm以上150nm以下であればよい。つづいて、図6にその断面図を示すように、ゲート絶縁膜30およびフィールド絶縁膜31の上に、CVD法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極50を形成する。このゲート電極50に用いられる多結晶シリコンは、PやBが含まれて低抵抗であることが望ましい。PやBは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極50は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。なお、ゲート電極50の最外端面は、フィールド絶縁膜31上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜30の品質劣化を防ぐことができる。次に、ゲート電極50などの上に、CVD法などの堆積法により二酸化珪素膜で構成される層間絶縁膜32を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール61、ウェルコンタクトホール62となる箇所の層間絶縁膜32を除去する。つづいて、スパッタ法などによるNiを主成分とする金属膜の形成につづいて600~1100°Cの温度の熱処理を行ない、Niを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。次に、反応してできたシリサイド以外の層間絶縁膜32上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。このようにしてソースコンタクトホール61、ウェルコンタクトホール62内に形成されたシリサイドは、図3、図4に示したオーミック電極71となり、ソース領域80などのn型の炭化珪素領域と、第1ウェル領域41などのp型の炭化珪素領域の両方に対してオーミック接続する。さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール64となる箇所の層間絶縁膜32を除去する。つづいて、半導体基板20の裏面第2の主面にNiを主成分とする金属を形成、熱処理することにより、半導体基板20の裏側に裏面オーミック電極72を形成する。その後、ここまで処理してきた半導体基板20の表面にスパッタ法または蒸着法によりAl等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド10、ゲートパッド11およびゲート配線12を形成する。さらに、基板の裏面の裏面オーミック電極72の表面上に金属膜を形成することによりドレイン電極13を形成し、図3、図4にその断面図を示した電力用半導体装置が完成する。次に、本実施の形態の電力用半導体装置の動作について説明する。まず、本実施の形態の電力用半導体装置を電気回路的に見た構成を説明しておく。本実施の形態の電力用半導体装置において、ウェルコンタクトホール62によってソースパッド10に接続された第2導電型本実施の形態ではp型の第2ウェル領域42と、半導体基板20と裏面オーミック電極72とを介してドレイン電極13に接続された第1導電型本実施の形態ではn型のドリフト層21との間に、ダイオードが形成されている。また、第1導電型のソース領域80と第1導電型のドリフト層21との間にある第2導電型の第1ウェル領域41でゲート絶縁膜30に接した領域チャネル領域の導通をゲート絶縁膜30上のゲート電極50の電圧により制御でき、これらが縦型のMOSFETを構成する。本実施の形態の電力用半導体装置においては、MOSFET本実施の形態ではn型MOSFETのソースとゲートとがpnダイオードの第2導電型の電極と、また、MOSFETのドレインがpnダイオードの第1導電型の電極と、それぞれ一体になっており、MOSFETのソースとドレインとの間にダイオードが並列に接続されている構成となっている。つづいて、図7を用いて動作について説明する。図7のa、bはそれぞれ図3、図4に対応する本実施の形態の電力用半導体装置の断面模式図であり、図中の矢印は電流の流れを示す。本実施の形態の電力用半導体装置において、MOSFETのゲート本実施の形態においてはゲートパッド11に印加する電圧を、MOSFETがオン状態からオフ状態にスイッチングするように変化させたとき、MOSFETのドレイン本実施の形態においてはドレイン電極13の電圧が急激に上昇し、略0Vから数百Vにまで変化する。そうすると、p型の第1ウェル領域41、第2ウェル領域42、n型のドリフト層21との間のそれぞれに発生する寄生容量を介して、図7に示すように、変位電流がp型、n型の両方の領域に流れる。p型の領域では、図7の実線矢印で模式的に示すように、p型の第1ウェル領域41、第2ウェル領域42などから、オーミック電極71を経てソースパッド10に向けて変位電流が流れる。n型の領域では、図7の破線矢印で模式的に示すように、n型のドリフト層21から半導体基板20、裏面オーミック電極72を経てドレイン電極13に向けて変位電流が流れる。これらの変位電流により、変位電流が流れる領域の抵抗値、および、変位電流の値、で決まる電圧が発生するが、第1ウェル領域41の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。これに対して、第2ウェル領域42は、面積が大きいため、面積に相応した大きな電流が流れる。このように、第2ウェル領域42からウェルコンタクト領域48、ウェルコンタクトホール62のオーミック電極71を経由してソースパッド10にまで大きな電流値の変位電流が流れるとき、コンタクトホール近傍の接触抵抗をも含む電流経路の抵抗値が比較的大きいため、電流経路で発生する電圧が大きな値となる。この電流経路で発生する電圧は、上記ドレイン電圧Vの時間tに対する変動dV/dtが大きくなる程大きくなる。このような大きな電圧が発生する箇所ウェル領域の上にゲート絶縁膜30やフィールド絶縁膜31を介してゲート電極50が形成されていると、MOSFETをオフ状態にして電圧が略0Vになっているゲート電極50と大きな電圧が発生する箇所ウェル領域との間の絶縁膜に高電界が印加され、絶縁膜が絶縁破壊する場合がある。本発明の本実施の形態の電力用半導体装置においては、ゲート電極50と対向した箇所ウェル領域に発生する電圧を所定の値以内に制御することによって、絶縁膜が絶縁破壊することを抑制できる。以下、ゲート電極50と対向した箇所ウェル領域に発生する電圧、および、その電圧によってゲート絶縁膜30およびフィールド絶縁膜31に印加される電界を求める。本発明の本実施の形態の電力用半導体装置のn型のドリフト層21とp型の第2ウェル領域42との間に形成されるpn接合には、ソースパッド10とドレイン電極13との間の電圧により空乏層が形成される場合があり、この空乏層の電荷密度はソースパッド10とドレイン電極13との電位差で決まる。ソースパッド10の電圧は通常0Vであるので、ドレイン電極13の電圧ドレイン電圧VDがそのままソースパッド10とドレイン電極13との電位差になる。ドレイン電極13にソースパッド10に対してプラスの電圧が印加されドリフト層21と第2ウェル領域42との間のpn接合に空乏層が形成されるとき、n型のドリフト層21およびp型の第2ウェル領域42にそれぞれ発生する空乏電荷密度の絶対値QDは、以下の式で与えられる。ここで、ε0は真空の誘電率、εsはドリフト層21の比誘電率、qは素電荷、NDはドリフト層21の実効第1導電型不純物濃度ドリフト層21がn型の場合はドナー濃度からアクセプタ濃度を差し引いた量、Φbiはpn接合の拡散電位であり、第2ウェル領域42の不純物濃度NAがドリフト層21の不純物濃度NDより十分に高いものとする。本実施の形態の電力用半導体装置であるMOSFETがオン状態からオフ状態に切り替わるとき、ドレイン電極13の電圧ドレイン電圧VDがオン状態のドレイン電圧VONからオフ状態のドレイン電圧VOFFに増加し、これに伴い空乏電荷密度QDも増加する。電力用半導体装置がオン状態からオフ状態に切り替わる時間をtとすると、オン状態からオフ状態に切り替わる間の空乏電荷密度の時間変化率dQD/dtは、以下の式で示される。ここで、ΦbiおよびVONは高々数Vであるのに対し、VOFFは数百V以上であることから、VOFF≫VON,VOFF≫Φbiの関係が成り立ち、数2は以下の式のように精度よく近似できる。この空乏電荷密度の変化を補うために、第2ウェル領域42では同じ電荷密度のホールが発生し、発生した箇所から最も近いオーミック電極71を経由してソースパッド10に移動することで変位電流が流れる。この電流経路のうち、第2ウェル領域42では、図7で示したように至るところでホールが発生し、同一のオーミック電極71ウェルコンタクトホール62に向かって移動する。ここで、第2ウェル領域42において、オーミック電極71ウェルコンタクトホール62までの距離が最も大きい点のウェハ平面内での位置をP、位置Pから最も近いオーミック電極71ウェルコンタクトホール62のウェハ平面内での位置をQとし、直線PQ間に発生する電流と電位を求めることにする。なお、正確には、点Qはウェハ平面内に一辺数μm程度の大きさで形成されるオーミック電極71ウェルコンタクトホール62のうち位置Pまでの距離が最も近い位置とする。また、位置Qをx=0、位置Pをx=xPとする電流経路に平行なx軸を定義する。直線PQ上の位置x1但し、0≦x1≦xPにおける電流の大きさIHx1は、x1≦x≦xPの範囲において時間当たりに発生するホールの量に等しいため、以下の式で表すことができる。座標x=0の位置と座標x=x1の位置との電位差は、0≦x≦x1の範囲において、電流の大きさIHx1と第2ウェル領域42のシート抵抗RSHの積を積分することで求めることができる。また、位置Qのオーミック電極71ウェルコンタクトホール62はソースパッド10に接続されているため、座標x=0における電圧は0Vである。従って、座標x=x2における電位VHx2は、以下の式で表すことができる。ここで、x2は0≦x2≦xPを満たす任意の値であるため、直線PQ上において、位置Qから距離xだけ離れた位置の電圧VHxは、下記数6で表すことができる。MOSFETがオン状態からオフ状態に変化し、ドレイン電極21の電圧VDが時間tの間にVon略0VからVoffに変化する間に、第2ウェル領域42の直線PQ上の点では、数6で与えられる電圧が発生する。ここで、第2ウェル領域42の上にゲート電極50がある場合、間に挟まれるゲート絶縁膜30、フィールド絶縁膜31には、VHxで与えられる電圧が印加される。この電圧はxが大きくなるほど、すなわち位置Qからの距離が大きくなるほど大きくなる。次に、ゲート絶縁膜30に印加される電界、および、フィールド絶縁膜31に印加される電界をそれぞれ計算する。まず、ゲート絶縁膜30に印加される電界を計算する。直線PQ上で、位置Qから見て膜厚がdFLのフィールド絶縁膜31を介してゲート電極50がある領域は、膜厚がdOXのゲート絶縁膜30を介してゲート電極50がある領域より遠くにあるため、フィールド絶縁膜31にはゲート絶縁膜30より高い電圧が印加されるが、フィールド絶縁膜31はゲート絶縁膜30に対して厚く設計することができるため、フィールド絶縁膜31に印加される電界強度を小さくすることができる。一方、ゲート絶縁膜30は、オン時の抵抗を低減する目的からその膜厚を極端な厚膜化することが困難なため、高電界が発生しやすい。すなわち、位置Pと位置Qを結ぶ直線上で、ゲート絶縁膜30に最も電界強度の大きな電界が発生する位置は、ゲート絶縁膜フィールド絶縁膜境界33の位置である。この位置で発生する最大電界強度EH2maxは、直線PQ上で、位置Qからゲート絶縁膜フィールド絶縁膜境界33の距離をxR、ゲート絶縁膜の膜厚をdoxとしたとき、以下の式で表される。したがって、ゲート絶縁膜に印加する電界強度をEmax以下にするためには、下記数8の不等式を満たす必要がある。数8の不等式を満たすためのxRの範囲をxR<xpの範囲で解くと、となる。このように、第2ウェル領域42の内、オーミック電極71ウェルコンタクトホール62までの距離が最も大きい点のウェハ平面内での位置位置Pと位置Pまでの距離が最も近いオーミック電極71ウェルコンタクトホール62の位置位置Qを結ぶ直線PQ上で、位置Qからゲート絶縁膜フィールド絶縁膜境界33の距離xRが数9を満たすように設定することにより、ゲート絶縁膜30に印加される電界を所定の値以下にできる。例えば、Emaxを10MV/cmとするとゲート絶縁膜30に印加される電界を10MV/cm以下にでき、信頼性の高い電力用半導体装置を得ることができる。また、Emaxを3MV/cmとするとより信頼性の高い電力用半導体装置を得ることができる。次に、フィールド絶縁膜31に印加される電界を計算する。直線PQ上で、位置Qから見て膜厚がdFLのフィールド絶縁膜31を介してゲート電極50がある領域は、膜厚がdOXのゲート絶縁膜30を介してゲート電極50がある領域より遠くにあるため、フィールド絶縁膜31にはゲート絶縁膜30より高い電圧が印加される。ここで、フィールド絶縁膜31に最も大きな電界強度の電界が印加される位置は、前述の直線PQ上において、ゲート電極50が存在する位置のうち、位置Qから最も遠い位置である。この位置を位置Sと定義する。直線PQ上の位置Sを図9に示す。図9は、本実施の形態の電力用半導体装置の断面模式図である。直線PQ上で、位置Qからゲート絶縁膜フィールド絶縁膜境界33の距離をxR、位置Qから位置Sまでの距離をxS、フィールド絶縁膜31の膜厚をdFLとするとき、x≧xRの位置のフィールド絶縁膜31に印加される電界EFxは、下記数10で表すことができる。電界EHxが最大の値をとるのは、x=xSのときであるので、電界EFの最大値は、次の式で表すことができる。したがって、フィールド絶縁膜31に印加する電界強度をEmax以下に抑制するためには、Emax≧EFxSとし、とすればよい。このように、第2ウェル領域42の内、オーミック電極71ウェルコンタクトホール62までの距離が最も大きい点のウェハ平面内での位置位置Pと位置Pまでの距離が最も近いオーミック電極71ウェルコンタクトホール62の位置位置Qを結ぶ直線PQ上で、位置Qから位置Pまでの距離xpと位置Qから位置Sまでの距離xSとが数12の関係を満たすように設定することにより、フィールド絶縁膜31に印加される電界を所定の値以下にできる。例えば、Emaxを3MV/cmとするとフィールド絶縁膜31に印加される電界を3MV/cm以下にでき、信頼性の高い電力用半導体装置を得ることができる。なお、ゲート絶縁膜30やフィールド絶縁膜31には一般的に二酸化珪素が用いられ、その絶縁破壊電界強度は10MV/cmである。数9および数12においてEmax=10MV/cmとしたときに、数9を満たす範囲のxRを選ぶことで、ゲート絶縁膜30の破壊を防ぐことができ、Emax=10MV/cmとしたときに、数12を満たす範囲のフィールド絶縁膜31の膜厚dFLを選ぶことで、フィールド絶縁膜31の破壊を防ぐことができる。ゲート絶縁膜30やフィールド絶縁膜31が二酸化珪素である場合であっても、ゲート絶縁膜30やフィールド絶縁膜31が10MV/cmより低いことがより望ましく、Emax=3MV/cmとした方が、より信頼性の高い電力用半導体装置を得ることができる。次に、CVD法で形成される層間絶縁膜32の膜厚の影響について検討する。CVD法で形成される層間絶縁膜32は、フィールド絶縁膜31の上部に堆積される膜厚におおよそ等しい膜厚分だけ、フィールド絶縁膜31の側面にも堆積される。そのため、ゲート絶縁膜フィールド絶縁膜境界33から、ゲート絶縁膜30側に、層間絶縁膜32の膜厚に等しい距離の範囲においては、層間絶縁膜32のウェハ垂直方向の膜厚が厚くなる。ウェルコンタクトホール62は、層間絶縁膜32を貫通して形成されるが、ウェルコンタクトホール62とゲート絶縁膜フィールド絶縁膜境界33の距離が、層間絶縁膜31の膜厚よりも大きい範囲では、ウェルコンタクトホール62を形成する際に、エッチングする層間絶縁膜32の膜厚が、ウェルコンタクトホール62のホール内で均一になるため、アンダーエッチ、オーバーエッチが生じにくく、プロセスが容易になる。なお、本実施の形態の電力用半導体装置において、第2ウェル領域42において、第2ウェル領域42に接続されたウェルコンタクトホール62からの距離が最も遠い位置は、図8に示すように第2ウェル領域42の最外周で、第2ウェル領域42の中心と最も近い位置となる位置P1であり、位置P1から最も近いウェルコンタクトホール62は図8に示す位置Q1となる。ここまでは、直線PQ上の位置についてのみ説明してきたが、電力用半導体装置全体に対しては、第2ウェル領域42の最外周の各位置第1ウェル領域から遠い側の第2ウェル領域の外周の各位置P’から最近接のウェルコンタクトホール62の位置Q’を結ぶ直線上で、P’Q’間の距離をxP’とし、ウェルコンタクトホールの位置Q’からゲート絶縁膜フィールド絶縁膜境界33R’までの距離をxR’、ウェルコンタクトホール62の位置Q’から最も離れた位置にゲート電極50がある位置S’までの距離をxS’として、数9、数12の関係を満たすようにすればよい。本実施の形態の電力用半導体装置においては、Emaxを10MV/cmとし、第2ウェル領域の内ウェルコンタクトホールまでの距離が最も大きい点からウェルコンタクトホールの位置までの距離xPを数9で規定する値にしているので、ゲート絶縁膜30に印加される電界を10MV/cm以下にでき、ゲート絶縁膜30の破壊が生じない信頼性の高い電力用半導体装置を得ることができる。また、Emaxを10MV/cmとし、第2ウェル領域42の内ウェルコンタクトホール62までの距離が最も大きい点からウェルコンタクトホール62の位置までの距離xP、フィールド絶縁膜31上でウェルコンタクトホール62から最も離れた位置にゲート電極50がある位置と前記ウェルコンタクトホール62との距離xSとを数12で規定する値にしているので、フィールド絶縁膜31に印加される電界を10MV/cm以下にでき、フィールド絶縁膜31の破壊が生じない信頼性の高い電力用半導体装置を得ることができる。ここで、あらためて、炭化珪素などのワイドバンドギャップ半導体材料を用いたMOSFETを高速駆動、すなわち、高dV/dtで駆動することについて説明しておく。従来のSiシリコンを用いたユニポーラ素子であるSi-MOSFETにおいては、動作速度としては20V/nsec以上と比較的高速で動作させているが、1kV前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなることから、その動作電圧は数10から数100Vに限られていた。そのため、1kV前後からそれ以上の高電圧領域では、もっぱらSi-IGBTInsulatedGateBipolarTransistorが利用されてきた。ところが、IGBTはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、dV/dtを増加させてもスイッチング損失を大きく減らすことができないため、高dV/dtで駆動する必要はなく、せいぜい数V/nsec程度の動作速度で使用されていた。これに対して、炭化珪素などのワイドバンドギャップ半導体材料を用いたMOSFETでは、1kV以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。このような、1kV以上の高電圧領域動作で例えば10V/nsec以上の高速スイッチングという、従来のSi素子では無かった動作環境において、特許文献1の例で説明したようなスイッチング時の変位電流によりPウェルに発生する電圧は、より顕著になる。さらに、炭化珪素半導体材料を用いてこのようなMOSFETを形成した場合、炭化珪素のバンドギャップ内に十分に浅いp型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いp型炭化珪素が得られず、また、このp型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてMOSFET電力用半導体装置を構成した場合、特にp型炭化珪素で構成されるPウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。このような理由で、ワイドバンドギャップ半導体材料、なかでも、炭化珪素を用いたMOSFET電力用半導体装置を高dV/dtで駆動した場合に、スイッチング時の変位電流によって発生する電圧がとりわけ大きくなる。これに対し、ワイドバンドギャップ半導体材料で構成された本実施の形態の電力用半導体装置によれば、10V/nsecなどの高dV/dt条件で動作させたとしてもゲート絶縁膜30である二酸化珪素膜に印加される電界を小さくでき、信頼性の高い電力用半導体装置を得ることができる。なお、本実施の形態の電力用半導体装置においては、オーミック電極71と第1ウェル領域41、第2ウェル領域42それぞれとの間の接触抵抗を下げるためにウェルコンタクト領域46、47を設けたものを説明したが、これらのウェルコンタクト領域46、47は必須のものではなく、なくてもよい。すなわち、オーミック電極71を形成する金属をp型炭化珪素に適したものに変更するなどして十分に接触抵抗の低いコンタクト抵抗が得られれば、これらウェルコンタクト領域46、47を形成する必要はない。また、第2ウェル領域42の外側の一部に耐圧構造であるp型の接合終端構造JunctionTerminationExtension:JTE領域を設けてもよい。フィールドストッパー領域81については、必須のものではなく、なくてもよい。さらに、本実施の形態の電力用半導体装置の製造方法の説明において、ソースコンタクトホール61、ウェルコンタクトホール62の形成とゲートコンタクトホール64の形成とは別々に行なうこととしたが、ソースコンタクトホール61、ウェルコンタクトホール62の形成とゲートコンタクトホール64の形成とを同時に行なってもよい。ソースコンタクトホール61、ウェルコンタクトホール62の形成とゲートコンタクトホール64形成とを同時に行なうことにより、工程を削減でき製造時のコスト削減が可能になる。このとき、各構成の材料の選択によっては、ゲートコンタクトホール64の底面のゲート電極50表面にシリサイドが形成される場合がある。また、電力用半導体装置においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。また、図示して説明はしないが、電力用半導体装置の上部表面のソースパッド10、ゲートパッド11、ゲート配線12を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。さらに、本実施の形態の電力用半導体装置においては、ゲート電極50の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド11との接続位置から離れた箇所のゲート電極50の電位は、ゲートパッド11、ゲート配線12の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極50の抵抗などの抵抗成分およびソースパッド10などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、外周部のゲート電極50に低抵抗のゲート配線12を並列に設けているので、上記のような時間的ずれの発生が抑制されている。また、本実施の形態の電力用半導体装置においては、第1ウェル領域41、第2ウェル領域42の各々のp型不純物濃度および深さが同一であるように説明し図示したが、これらの領域の不純物濃度および深さは同一である必要はなく、それぞれ別々の値であってもよい。また、本実施の形態の電力用半導体装置においては、ウェルコンタクト領域46、47はコンタクトホールの下部に個別に位置するように説明したが、ウェルコンタクト領域46、47は、断面奥行き方法に連続して形成されてもよい。実施の形態2.図10は、本発明の実施の形態2の電力用半導体装置である炭化珪素MOSFETを主とした電力用半導体装置を上面から模式的に見た平面図である。図10において、電力用半導体装置の上面の中央部には、ソースパッド10が設けられている。ソースパッド10を上面から見た内側にゲートパッド11が形成されており、ゲートパッド11よりも線幅の細い1本以上のゲート配線12がゲートパッド11から延伸して形成されている。図10のソースパッド10、ゲートパッド11などの層より下部の層を上部から透視した平面図を図11に示す。また、図11の直線P2Q2上の位置S2を図12に示す。図12は、本実施の形態の電力用半導体装置の断面模式図である。図11に示す平面上のソースパッド10、ゲートパッド11配置の場合は、第2ウェル領域42の配置も実施の形態1図2の場合と異なる。この場合、第2ウェル領域42において、第2ウェル領域42に接続されたウェルコンタクトホール62からの距離が最も遠い位置は、図11にP2と示すように、第2ウェル領域42の中心となるが、この場合でも、第2ウェル領域42において、第2ウェル領域42に接続されたウェルコンタクトホール62からの距離が最も遠い位置P2と、そこから最も近いウェルコンタクトホール62オーミックコンタクト71図11中のQ2との間においても、最も近いウェルコンタクトホール62オーミック電極71からゲート絶縁膜フィールド絶縁膜境界33までの距離と、フィールド絶縁膜31の膜厚を実施の形態で説明した数9の範囲にし、Emaxを10MV/cm、より好ましくは、3MV/cmとすることで、ゲート絶縁膜30とフィールド絶縁膜31の絶縁破壊を防ぎ、信頼性の高い素子が得られる。数12についても実施の形態1と同様である。このように、ゲートパッド11の位置、個数およびソースパッド10の形状等も多種多様のケースが有り得るが、本発明の電力用半導装置の効果に何ら影響を及ぼすものではない。なお、上記実施の形態1、2では、セル領域に形成する半導体素子が縦型のMOSFETである場合を開示しているが、例えば図3の半導体基板20と裏面側の裏面オーミック電極72との間に第2導電型のコレクタ層を設けることによりIGBTのセル領域を有する半導体素子を構成しても、上述した本発明の効果がIGBTのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、MOSFETあるいはIGBT等のMOS構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がIGBTの場合には、MOSFETのドレイン電極がコレクタ電極に相当し、MOSFETのソース電極がエミッタ電極に相当する。また、チャネル領域が半導体基板20表面と垂直に形成されるトレンチ型MOSFETにおいても、Emaxを10MV/cm、より好ましくは、3MV/cmとして、数9、数12の関係を満たすようにすることによって、高速でスイッチオフした場合においても、ゲート絶縁膜30、フィールド絶縁膜に印加される電界を所定の値以下に抑えることができ、信頼性の高い電力用半導体装置を得ることができる。さらに、上記実施の形態1、2で示される電力用半導体装置の構造を備えれば、本発明の効果はその製造方法に依存するものではなく、実施の形態1、2で説明した製造方法以外の製造方法を用いて製造した電力用半導体装置構造においても、信頼性の高い電力用半導体装置構造を得ることができる。また、上記実施の形態1、2では、主に炭化珪素材料で構成された電力用半導体装置の例を説明したが、本発明は、炭化珪素構成された電力用半導体装置に限るものではなく、窒化ガリウムなどのワイドバンドギャップ半導体材料やガリウム砒素材料、Si材料などの他の半導体材料で構成された電力用半導体装置であっても、同様の効果を奏する。また、本発明の効果は、半導体材料がワイドギャップ半導体である場合に顕著であり、例えば、半導体材料の炭化珪素、窒化ガリウム、窒化アルミニューム、ダイヤモンドなどに用いた半導体装置に本発明を適用した場合に、特に有効である。また、実施の形態1、2で縦型MOSFETと説明した電力用半導体装置のゲート絶縁膜30は、必ずしもMOSの名の通りの二酸化珪素などの酸化膜である必要はなく、窒化珪素膜、酸化アルミニューム膜などの絶縁膜であってもよい。さらに、本発明においては、実施の形態1、2で記載したMOSFET構造を有する半導体素子自体を狭義の意味で半導体装置と定義するほかに、例えば、このMOSFET構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で半導体装置と定義することもできる。"