"記憶データを保持するメモリセルアレイと、前記記憶データが外部へ出力されるデータ端子と、を有し、前記記憶データのリフレッシュをそれぞれ実行するセルフリフレッシュモード及びオートリフレッシュモードを備えた少なくとも一つの半導体装置と、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドと、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドと、前記オートリフレッシュモードにエントリさせるオートリフレッシュコマンドと、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドと、を前記半導体装置に発行するコントローラと、備え、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、前記半導体装置は、前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記セルフリフレッシュモードの期間に、前記インピーダンス制御コマンドを前記外部同期信号とは非同期に発行し、前記半導体装置は、前記セルフリフレッシュモードの期間に前前記外部同期信号とは非同期に前記データ端子のインピーダンスを制御する、請求項1に記載の情報処理システム。前記コントローラは、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記外部同期信号に同期させて発行し、前記半導体装置は、前記セルフリフレッシュモード以外の期間に、前記外部同期信号に同期して前記データ端子のインピーダンスを制御する請求項2に記載の情報処理システム。情報処理システムは、更に、第1及び第2の動作モードを備え、前記コントローラは、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行せず、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、前記半導体装置は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間は、前記インピーダンス制御コマンドにかかわらず前記データ端子のインピーダンスを変化させず、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、請求項1乃至3のいずれか一項に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を、少なくとも前記セルフリフレッシュモードの期間に連続的に、前記半導体装置へ発行し、前記半導体装置は、更に、前記外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路を備え、前記半導体装置は、前記セルフリフレッシュモードの期間に、前記DLL回路を間欠的に活性化させる、請求項1乃至4のいずれか一項に記載の情報処理システム。前記半導体装置は、更に、前記外部同期信号が供給される第1の入力バッファ回路を備え、前記DLL回路は、前記第1の入力バッファ回路に供給された前記外部同期信号に基づいて位相制御された前記内部同期信号を生成し、前記半導体装置は、前記セルフリフレッシュモードの期間に前記DLL回路に連動して前記第1の入力バッファ回路を間欠的に活性化させる、請求項5に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置は、更に、前記外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路と、前記内部同期信号に同期して前記データ端子から外部へ出力する出力バッファ回路と、を備え、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して、前記DLL回路が有する遅延量に関連する保持情報をリセットしない、請求項4に記載の情報処理システム。前記コントローラは、前記第1の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を停止し或いはその周波数を変更し、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記外部同期信号を停止せずに同一の周波数で発行し続け、前記半導体装置は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間において前記DLL回路を非活性とし、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路の前記保持情報をリセットして前記DLL回路を活性化させ、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間において前記DLL回路を間欠的に活性化させ、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路の前記保持情報をリセットしない、請求項7に記載の情報処理システム。前記コントローラは、更に、前記データ端子から前記記憶データを出力させる第2のコマンドを、前記半導体装置に発行し、前記第2のコマンドが最も早く発行できる時間として、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第1の時間に、前記第2のコマンドを発行し、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第1の時間よりも早い第2の時間に、前記第2のコマンドを発行する、請求項8に記載の情報処理システム。前記半導体装置は、前記オートリフレッシュコマンドに応答して前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュし、前記セルフリフレッシュモードにエントリしている期間に、外部とは非同期な第1の周期毎にアドレスを変えて前記n個よりも少ないm個のメモリセルの記憶データをリフレッシュする、請求項1乃至9のいずれか一項に記載の情報処理システム。前記コントローラは、更に、前記半導体装置を第1又は第2の動作モードに設定し、前記半導体装置は、前記第1の動作モードに設定されている場合には、前記セルフリフレッシュモードの期間に、前記第1の周期よりも長く外部とは非同期な第2の周期毎に前記n個のメモリセルの記憶データをリフレッシュし、前記第2の動作モードに設定されている場合には、前記セルフリフレッシュモードの期間において、前記第1の周期毎にアドレスを変えて前記m個のメモリセルをリフレッシュする、請求項10に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置は、更に、前記外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路と、を備え、前記半導体装置は、前記セルフリフレッシュイグジットコマンドに応答して、前記DLL回路を活性化させ、これにより前記DLL回路が有する遅延量に関連する保持情報を更新する、請求項1乃至7のいずれか一項に記載の情報処理システム。前記コントローラは、更に、前記メモリセルアレイへのアクセスを行う第1のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドを発行した後の第3の時間に、前記第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドを発行した後の第4の時間に、前記第1のコマンドを発行し、前記第3及び第4の時間は、同一の時間長であり、前記半導体装置は、前記第1のコマンドに応答して、前記記憶セルをアクセスし、前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除する、請求項1乃至4のいずれか一項に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に発行し、前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を停止し或いはその周波数を変更する、請求項1乃至4のいずれか一項に記載の情報処理システム。前記半導体装置は、更に、前記外部同期信号が供給される第1の入力バッファ回路と、前記第1の入力バッファ回路に供給された外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路と、を備え、前記半導体装置は、前記セルフリフレッシュモードの期間に前記第1の入力バッファ回路を非活性化する、請求項14に記載の情報処理システム。前記半導体装置は、更に、前記インピーダンス制御コマンドが外部から供給される第2の入力バッファ回路を備え、前記半導体装置は、前記セルフリフレッシュモードの期間に前記第2の入力バッファ回路を活性化させる、請求項1乃至15のいずれか一項に記載の情報処理システム。前記コントローラは、更に、モードレジスタ設定コマンドを前記半導体装置に発行し、前記半導体装置は、前記モードレジスタ設定コマンドによって前記第1又は第2の動作モードに設定される、請求項4又は8に記載の情報処理システム。前記コントローラは、前記セルフリフレッシュコマンドと共に付加信号を前記半導体装置に発行し、前記半導体装置は、前記付加信号によって前記第1又は第2の動作モードに設定される、請求項4又は8に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、前記コントローラは、前記外部同期信号を前記第1及び第2の半導体装置に共通に供給する、請求項2乃至18のいずれか一項に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置は、更に、前記外部同期信号が外部から供給されるクロック端子と、前記外部同期信号が有効か否かを示すクロックイネーブル信号が外部から供給されるクロックイネーブル端子と、前記記憶データを外部に出力するデータ端子と、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが外部から供給されるODT端子と、前記半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、を備え、前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、前記第1及び第2の半導体装置がそれぞれ備える前記クロック端子は、互いに共通に接続され、前記第1及び第2の半導体装置がそれぞれ備える前記データ端子は、互いに共通に接続され、前記第1及び第2の半導体装置がそれぞれ備える前記クロックイネーブル端子は、互いに電気的に独立し、前記第1及び第2の半導体装置がそれぞれ備える前記ODT端子は、互いに電気的に独立し、前記第1及び第2の半導体装置がそれぞれ備える前記チップ選択端子は、互いに電気的に独立し、前記コントローラは、前記外部同期信号を前記第1及び第2の半導体装置に共通に供給し、互いに異なる制御の第1及び第2の前記クロックイネーブル信号、互いに異なる制御の第1及び第2の前記インピーダンス制御コマンド、及び互いに異なる制御の第1及び第2の前記チップ選択信号を、それぞれ前記第1及び第2の半導体装置に分離して供給する、請求項1乃至19のいずれか一項に記載の情報処理システム。前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置は、更に、前記外部同期信号が外部から供給されるクロック端子と、前記外部同期信号が有効か否かを示すクロックイネーブル信号が外部から供給されるクロックイネーブル端子と、前記記憶データを外部に出力するデータ端子と、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが外部から供給されるODT端子と、前記半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、を備え、前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、前記第1及び第2の半導体装置がそれぞれ備える前記データ端子は、互いに共通に接続され、前記第1及び第2の半導体装置がそれぞれ備える前記クロック端子は、互いに電気的に独立し、前記第1及び第2の半導体装置がそれぞれ備える前記クロックイネーブル端子は、互いに電気的に独立し、前記第1及び第2の半導体装置がそれぞれ備える前記ODT端子は、互いに電気的に独立し、前記第1及び第2の半導体装置がそれぞれ備える前記チップ選択端子は、互いに電気的に独立し、前記コントローラは、互いに異なる制御の第1及び第2の前記外部同期信号、互いに異なる制御の第1及び第2の前記クロックイネーブル信号、互いに異なる制御の第1及び第2の前記インピーダンス制御コマンド、及び互いに異なる制御の第1及び第2の前記チップ選択信号を、それぞれ前記第1及び第2の半導体装置に分離して供給する、請求項1乃至19のいずれか一項に記載の情報処理システム。前記コントローラは、前記セルフリフレッシュイグジットコマンドを前記クロックイネーブル信号で定義する、請求項20又は21に記載の情報処理システム。前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、請求項20乃至22のいずれか一項に記載の情報処理システム。コントローラは、セルフリフレッシュモードにエントリすると、ODT機能が利用できない。これは2つの半導体装置のデータ端子が互いに接続されているとき、一方の半導体装置をセルフリフレッシュモードに設定すると、他方の半導体装置にリードまたライトが実行できない。よって、コントローラは、ODT機能が利用できるパワーダウンモードにエントリせざるを得ないが、パワーダウンモードはセルフリフレッシュよりも消費電力が大きい。また、特許文献1に記載されたDRAMでは、セルフリフレッシュモードにエントリしている期間中におけるインピーダンス制御信号の取り扱いについては不明である。しかも、特許文献1に記載されたDRAMでは、クロックレシーバを常時活性化させているため、セルフリフレッシュモードにエントリしてもクロックレシーバによる消費電力が削減できない。このような問題はDRAMに限らず、ODT機能またはセルフリフレッシュモードを備えた全ての半導体装置において生じる問題である。例えば、高周波の動作が要求される不揮発性メモリ及びそのコントローラ、並びにシステムにおいても同様な問題である。また、セルデータのリテンション問題を有する不揮発性メモリセルを一部に有する半導体装置においても同様な問題である。本発明による半導体装置は、所定の周波数を有する外部同期信号が外部から供給される第1の入力バッファ回路と、前記第1の入力バッファ回路に供給された前記外部同期信号に基づいて、位相制御された内部同期信号を生成するDLL回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを、前記内部同期信号に同期してデータ端子から外部へ出力する出力バッファ回路と、前記データ端子のインピーダンスを制御するインピーダンス制御信号が、外部から供給される第2の入力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、セルフリフレッシュコマンドに応答して前記記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、オートリフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする。本発明によるコントローラは、記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する少なくとも一つの半導体装置に対し、複数のコマンドを発行するコマンド発行部と、前記半導体装置に設けられたデータ端子を介して送受信される前記記憶データを処理するデータ処理部と、を備え、前記コマンド発行部は、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドを発行するインピーダンス制御コマンド発行部と、前記セルフリフレッシュモードにエントリするセルフリフレッシュコマンド、前記セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンド、及び前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行するサブコマンド発行部と、を含み、前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、これにより前記データ端子のインピーダンスを制御する、ことを特徴とする。本発明による情報処理システムは、記憶データを保持するメモリセルアレイと、前記記憶データが外部へ出力されるデータ端子と、を有し、前記記憶データのリフレッシュをそれぞれ実行するセルフリフレッシュモード及びオートリフレッシュモードを備えた少なくとも一つの半導体装置と、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドと、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドと、前記オートリフレッシュモードにエントリさせるオートリフレッシュコマンドと、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドと、を前記半導体装置に発行するコントローラと、備え、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、前記半導体装置は、前記インピーダンス制御コマンドに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする。本発明による情報処理システムの制御方法は、コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、並びにインピーダンス制御コマンドを、それぞれ半導体装置へ発行し、前記半導体装置は、前記セルフリフレッシュコマンドに対応して、メモリセルアレイが含む記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、前記セルフリフレッシュイグジットコマンドに対応して、前記セルフリフレッシュモードからイグジットし、前記オートフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、前記インピーダンス制御コマンドに対応して、前記記憶データを外部へ出力するデータ端子のインピーダンスを制御し、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、ことを特徴とする。本発明によるコントローラの制御方法は、記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する半導体装置に対し、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドを発行し、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドを発行し、前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行し、少なくとも前記セルフリフレッシュモードの期間に、前記記憶データを前記半導体装置の外部へ出力させるデータ端子のインピーダンスを制御するインピーダンス制御コマンドを発行する、ことを特徴とする。本発明によれば、少なくとも、セルフリフレッシュモードにエントリしている期間中であってもインピーダンス制御信号に応答したデータ端子のインピーダンス制御が可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、コントローラはセルフリフレッシュモード中においてもデータ端子のインピーダンスを制御するインピーダンス制御信号を発行し、半導体装置はインピーダンス制御信号を受信する入力バッファ回路をセルフリフレッシュモード中においても常時活性化させる。例えば、セルフリフレッシュモード中においては、クロック信号に同期してインピーダンス制御信号をラッチするラッチ回路をバイパスすることを技術思想とする。これにより、クロック信号を使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号の入力が可能となる。つまり、本発明は、オートリフレッシュコマンドを実行中オートリフレッシュモードにデータ端子のインピーダンスが制御できることに加え、セルフリフレッシュモード中においてもデータ端子のインピーダンスが制御できる。尚、オートリフレッシュと本願のセルフリフレッシュは、ともに記憶データのリフレッシュを実行する点で同じであるが、消費電力やリフレッシュ中のインタフェースの仕様が異なる。セルフリフレッシュの消費電流は、オートリフレッシュの消費電流よりも少ない。コントローラは、セルフリフレッシュ時の多くの期間において同期信号である外部クロック信号メモリバスのシステムクロックであり、外部同期信号とも言うを停止するからである。また、半導体装置においては、セルフリフレッシュ時の方が、外部と通信する複数のクロックバッファ入力バッファ回路の数を、より多く非活性にすることが可能となり、リフレッシュに関連しない半導体装置の内部回路のパワー制御を最も小さくすることができる。インタフェースの視点においては、例えばデータを出力するデータ端子のインピーダンス制御が異なり、セルフリフレッシュ時は外部クロック信号に非同期でインピーダンス制御を行い、オートリフレッシュ時は外部クロック信号に同期してインピーダンス制御を行う。よって、セルフリフレッシュ時の消費電流は、オートリフレッシュの消費電流よりも、少なくとも外部クロック信号を受信するクロックレシーバの消費電力分だけ少ない。図1は、本発明の原理を説明するための模式図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。半導体装置10には、コマンド端子22、クロック端子23、インピーダンス制御端子26及びデータ端子31が設けられており、これらの端子はコントローラ50に設けられたコマンド端子61、クロック端子62、インピーダンス制御端子60及びデータ端子63にそれぞれ接続されている。コマンド端子22は、後述するチップ選択端子28を含む。コントローラ50には、コマンドCMDを発行するコマンド発行部51、外部クロック信号CKを発行するクロック発行部52及び記憶データDQを処理するデータ処理部53が含まれている。コマンド端子22は、不図示の複数の制御ピンで構成され、対応する複数の制御信号の論理の組み合わせによって後述する複数のコマンド例えば、第1及び第2のコマンドが定義される。コマンド発行部51には、サブコマンド発行部51a及びインピーダンス制御信号発行部51bが含まれる。サブコマンド発行部51aは、コマンド端子61から出力する各種コマンドを生成する回路ブロックであり、インピーダンス制御信号発行部51bは、インピーダンス制御端子60から出力するインピーダンス制御信号ODTを生成する回路ブロックである。本発明においては、所定の周波数を有する外部クロック信号を同期信号または外部同期信号と呼ぶことがある。コントローラ50は1チップ構成である必要はなく、例えば、クロック発行部52と他の部分が別チップで構成されていても構わない。コントローラ50から発行されるコマンドCMDとしては、ロウ系コマンド、カラム系コマンドの他に、セルフリフレッシュモードにエントリするセルフリフレッシュコマンドSRE、セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンドSRXなどが含まれる。ロウ系コマンドとは、アクセス制御回路20が、ロウアドレスに基づいてメモリセルアレイ11へのアクセスを行うコマンドであり、アクティブコマンドACTやオートリフレッシュコマンドREFなどが該当する。本発明においてはこれらの種のコマンドを第1のコマンドと呼ぶことがある。一方、カラム系コマンドとは、アクセス制御回路20が、カラムアドレスに基づいてデータ端子の状態を制御するコマンドであり、リードコマンドRDやライトコマンドWTなどが該当する。後述する図2に示される様に、リードコマンドRDが発行されると、アンプ回路15のデータは、データ端子31を介して外部へ出力される。ライトコマンドWTが発行されると、外部から供給されたデータは、データ端子31を介してアンプ回路15へ供給される。また、カラムアドレスとは無関係であるが、アクセス制御回路20が、データ端子31のインピーダンスを制御するインピーダンス制御信号ODTについてもカラム系コマンドに属する。これらのうち、リードコマンド及びインピーダンス制御信号は、内部クロック信号ICLK1に同期してデータ端子の状態を制御するコマンドであり、本発明においてはこれらの種のコマンドを第2のコマンドと呼ぶことがある。半導体装置10は、記憶データを保持するメモリセルアレイ11と、メモリセルアレイ11から読み出された記憶データを内部クロック信号ICLK1に同期して出力する出力バッファ回路30aと、メモリセルアレイ11へのアクセスを行うアクセス制御回路20とを含む。アクセス制御回路20には、セルフリフレッシュ制御回路100、ラッチ回路84及びセレクタ85が含まれる。セルフリフレッシュ制御回路100は、セルフリフレッシュモードにエントリしている期間中にイネーブル信号CKenを非活性化させることによって、入力バッファ回路70,71を非活性状態とする。入力バッファ回路70はコマンド信号CMDが入力されるバッファ回路であり、入力バッファ回路71は外部クロック信号CKが入力されるバッファ回路である。本発明においては、入力バッファ回路71を第1の入力バッファ回路と呼ぶことがある。一方、インピーダンス制御信号ODTが入力される入力バッファ回路72はセルフリフレッシュモードにエントリしても非活性化されず、活性状態に保たれる。本発明においては、入力バッファ回路72を第2の入力バッファ回路と呼ぶことがある。入力バッファ回路72によって取り込まれたインピーダンス制御信号IODT0は、ラッチ回路84及びセレクタ85に供給される。ラッチ回路84は、入力バッファ回路71によって取り込まれた内部クロック信号ICLK0に同期して、インピーダンス制御信号IODT0をラッチする回路である。セレクタ85は、ラッチ回路84にラッチされたインピーダンス制御信号IODT0とラッチ回路84をバイパスしたインピーダンス制御信号IODT0のいずれか一方を選択する回路である。その選択はセルフリフレッシュ制御回路100から出力されるセルフステート信号SSによって定められる。セルフステート信号SSは、セルフリフレッシュモードにエントリしている期間中に活性化する信号であり、これが活性状態である場合、セレクタ85はラッチ回路84をバイパスしたインピーダンス制御信号IODT0を選択する。逆に、セルフステート信号SSが非活性状態である場合、セレクタ85はラッチ回路84にラッチされたインピーダンス制御信号IODT0を選択する。セレクタ85から出力されるインピーダンス制御信号IODT1は、出力バッファ回路30aに供給される。これにより、出力バッファ回路30aは、インピーダンス制御信号IODT1に基づいてデータ端子31のインピーダンスを変化させる。その結果、セルフリフレッシュモードにエントリしていない期間にインピーダンス制御信号ODTが発行された場合、データ端子31のインピーダンスは外部クロック信号CKに同期して変化する。これに対し、セルフリフレッシュモードにエントリしている期間にインピーダンス制御信号ODTが発行された場合、データ端子31のインピーダンスは外部クロック信号CKとは非同期して変化する。このため、セルフリフレッシュモード中にコントローラ50から外部クロック信号CKを発行することなく、データ端子31のインピーダンス制御を実行することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。半導体装置10は、主にN型チャネルのトランジスタ及びP型チャネルのトランジスタで形成される。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。後述するように、メモリセルアレイ11は8つのバンクに分かれている。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、クロックイネーブル信号CKE、インピーダンス制御信号ODT及びチップ選択信号CSが供給される。これらの信号は、それぞれ対応する端子21~26,28を介して外部から入力される。外部クロック信号CK,CKBは、互いに相補の同期信号である。チップ選択信号CSは、コントローラ50が、半導体装置アクセス制御回路20を選択する信号である。アクセス制御回路20は、これらの信号に基づいて、ロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。具体的には、コマンド信号CMDがアクティブコマンドACTである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。この動作を記憶データのアクセスと呼ぶことがあり、この動作を実行させるためのコマンドを第1のコマンドと呼ぶことがある。コマンド信号CMDがリードコマンドRD又はライトコマンドWTである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。この動作を記憶データの出力と呼ぶことがあり、この動作を実行させるためのコマンドを第2のコマンドと呼ぶことがある。また、コマンド信号CMDがオートリフレッシュコマンドREFである場合、アクセス制御回路20は図示しないリフレッシュカウンタのカウント値リフレッシュアドレスをロウデコーダ12に供給する。これに応答して、ロウデコーダ12はリフレッシュアドレスが示すワード線WLを選択し、これにより当該ワード線WLに接続された複数のメモリセルMCがセンスアンプSAによってリフレッシュされる。この動作を記憶データのアクセスと呼ぶことがあり、この動作を実行させるためのコマンドを第1のコマンドと呼ぶことがある。さらに、コマンド信号CMDがセルフリフレッシュコマンドSREである場合、アクセス制御回路20に含まれるセルフリフレッシュ制御回路100が起動し、セルフリフレッシュモードにエントリする。そして、コマンド信号CMDがセルフリフレッシュイグジットコマンドSRXである場合、セルフリフレッシュモードからイグジットする。図2に示すように、アクセス制御回路20にはDLL回路200が含まれている。DLL回路200は、外部クロック信号CK,CKBを受け、これに基づいて位相制御された内部クロック信号ICLK1を生成する回路である。DLL回路200は、外部クロック信号CK,CKBを遅延する遅延回路図7の符号210、前記遅延回路の遅延量を調整する遅延調整回路図7の符号220及び250、前記遅延回路の出力である内部クロック信号ICLK1と外部クロック信号CK,CKBとの位相を比較し、該比較結果を前記遅延回路に供給する位相比較回路図7の符号240を含む。内部クロック信号ICLK1はデータ入出力回路30に含まれる出力バッファ回路30aに供給され、これにより、メモリセルアレイ11から読み出されたリードデータDQが内部クロック信号ICLK1に同期してデータ端子31から出力される。また、データ入出力回路30にはインピーダンス制御信号IODT1も供給される。インピーダンス制御信号IODT1が活性化すると、出力バッファ回路30aが所定の状態となり、これによりデータ端子31が所定のインピーダンスに制御される。この動作をデータ端子のインピーダンスを制御すると呼ぶことがあり、この動作を実行させるためのコマンドを第2のコマンドと呼ぶことがある。尚、セルフリフレッシュモードにエントリすると、DLL回路200が非活性化され、消費電力が削減される。DLL回路200が非活性化されると、それまで保持していた更新情報は破棄される。コントローラが、セルフリフレッシュモード中に外部クロック信号CKの周波数を変更する場合、DLL回路200は、セルフリフレッシュイグジットコマンドSRXの発行に連動して従前の更新情報を参照しないコールドスタートすることが好ましいからである。なお、DLL回路200は、複数回の更新によってロックされた状態となる。更新情報及びロックについては、後述する。更に、セルフリフレッシュモードにエントリしている期間においては、コントローラ50に含まれるクロック発行部52は、原則として外部クロック信号CKの発行を停止する。停止とは、外部クロック信号CKがハイまたはローの状態を維持して振幅しない、またはハイインピーダンスであることを示す。そして、セルフリフレッシュイグジットコマンドSRXが発行されるとDLL回路200が一時的に活性化され、外部クロック信号CKと半導体装置内の内部クロック信号ICLK1の位相状態の更新が行われる。このときDLL回路200のリセットは行わず更新情報は保持される。したがって、従前の状態が更新されるのみ従前の更新値を元に次の更新値が決定されるである。このため、セルフリフレッシュイグジットコマンドSRXの発行に応答してDLL回路200を活性化した後、DLL回路200がロック外部クロック信号CKと半導体装置内の内部クロック信号ICLK1の位相が、ほぼマッチングした状態するのに要する時間は非常に短時間である。DLL回路200が活性化されている期間においては、コントローラ50に含まれるクロック発行部52から外部クロック信号CKが発行される。つまり、DLL回路200が活性化する期間のみに対応して、クロック発行部52から外部クロック信号CKが発行される。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。電源回路40は、負電圧不図示も生成する。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図3は、アクセス制御回路20に含まれる主要な回路ブロックを示すブロック図であり、本発明の第1の実施形態を示している。図3に示すように、アクセス制御回路20には入力バッファ回路71~73が含まれている。入力バッファ回路71は、外部クロック信号CK,CKBを受けて内部クロック信号ICLK0を生成する回路であり、本発明においては第1の入力バッファ回路と呼ぶことがある。入力バッファ回路72は、インピーダンス制御信号ODTを受けてインピーダンス制御信号IODT0を生成する回路であり、本発明においては第2の入力バッファ回路と呼ぶことがある。入力バッファ回路73は、クロックイネーブル信号CKEを受けてクロックイネーブル信号CKE0を生成する回路であり、本発明においては第3の入力バッファ回路と呼ぶことがある。入力バッファ回路71は、イネーブル信号CKenによって活性化又は非活性化される。入力バッファ回路71は、イネーブル信号CKenがハイで活性化される。これに対し、入力バッファ回路72,73については常時活性化される。これは、本実施形態ではセルフリフレッシュモードにエントリしている期間中においてもインピーダンス制御信号ODTが発行されるため、入力バッファ回路72を活性化させておく必要があるからである。また、セルフリフレッシュイグジットコマンドSRXがクロックイネーブル信号CKEによって示されるため、セルフリフレッシュモード中においても入力バッファ回路73を活性化させておく必要があるからである。尚、セルフリフレッシュコマンドSREは、コマンド端子22から入力されるコマンドCMDと、クロックイネーブル端子25から入力されるクロックイネーブル信号CKEによって示される。図4は、コマンド信号CMD及びクロックイネーブル信号CKEによって示されるコマンドの一覧表である。図4に示すように、各コマンドは、コマンド信号CMDの組み合わせとクロックイネーブル信号CKEの論理レベルによって表現される。図4においてHと表記されているのはハイレベル、Lと表記されているのはローレベルであり、-と表記されているのはドントケアである。また、CSBと表記されているのはチップ選択信号であり、RASBと表記されているのはロウアドレスストローブ信号であり、CASBと表記されているのはカラムアドレスストローブ信号であり、WEBと表記されているのはライトイネーブル信号である。これらの信号CSB,RASB,CASB,WEBは、コマンド信号CMDを構成する信号である。具体的には、クロックイネーブル信号CKEをハイレベルHに保持したまま、CSB,RASB,CASBをローレベルLとし、WEBをハイレベルHとすれば、オートリフレッシュコマンドREFとして取り扱われる。また、CSB,RASB,CASBをローレベルLとし、WEBをハイレベルHとした状態で、クロックイネーブル信号CKEをハイレベルHからローレベルLに変化させれば、セルフリフレッシュコマンドSREとして取り扱われる。さらに、CSBをローレベルLとし、RASB,CASB,WEBをハイレベルHとした状態で、クロックイネーブル信号CKEをハイレベルHからローレベルLに変化させれば、パワーダウンコマンドPDEとして取り扱われる。そして、CSBをハイレベルHとした状態で、クロックイネーブル信号CKEをローレベルLからハイレベルHに変化させれば、セルフリフレッシュイグジットコマンドSRX又はパワーダウンイグジットコマンドPDXとして取り扱われる。入力バッファ回路71から出力される内部クロック信号ICLK0は、DLL回路200に供給される。DLL回路200は、内部クロック信号ICLK0に基づき位相制御された内部クロック信号ICLK1を生成する回路である。その詳細については後述するが、DLL回路200の動作状態としては、第1の活性状態、第2の活性状態及び非活性状態がある。第1の活性状態とは、遅延回路、遅延調整回路及び位相比較回路が活性状態であり、よって位相制御された内部クロック信号ICLK1を生成し続ける動作状態であり、リードコマンド及びインピーダンス制御信号ODTが発行された場合にこの動作状態となる。したがって、第1の活性状態において生成された内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給される。一方、第2の活性状態とは、位相制御された内部クロック信号ICLK1を所定時間毎に生成する動作状態であり、所定時間毎に遅延回路、遅延調整回路及び位相比較回路が活性化する。所定時間毎に内部クロック信号ICLK1と外部クロック信号CK,CKBとの位相を確認することによって、温度や電圧の変化による位相のずれを解消するための更新動作である。詳細には、遅延調整回路が遅延回路に供給する遅延量の情報を所定時間毎に更新する動作である。したがって、第2の活性状態において生成された内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給する必要はない。そして、非活性状態とは内部クロック信号ICLK1を生成しない状態である。但し、遅延調整回路に含まれる更新情報を保持するカウンタ回路220の情報は保持される。入力バッファ回路72から供給されるインピーダンス制御信号IODT0は、ODTラッチ回路82にラッチされる。ODTラッチ回路82は、インピーダンス制御信号IODT0に基づいてインピーダンス制御信号IODT1を生成する回路である。インピーダンス制御信号IODT1は、図2に示すデータ入出力回路30に供給される。図5は、ODTラッチ回路82の回路図である。図5に示すように、ODTラッチ回路82は、ラッチ回路84及びセレクタ85からなる。ラッチ回路84は、内部クロック信号ICLK0に同期してインピーダンス制御信号IODT0をラッチする回路である。また、セレクタ85は、ラッチ回路84の出力とインピーダンス制御信号IODT0のいずれか一方を選択する回路であり、その選択はセルフステート信号SSに基づいて行われる。具体的には、セルフステート信号SSがローレベルであればラッチ回路84の出力を選択し、セルフステート信号SSがハイレベルであればインピーダンス制御信号IODT0を選択する。このことは、セルフリフレッシュモードにエントリしていない期間中においてはラッチ回路84の出力がインピーダンス制御信号IODT1として用いられ、セルフリフレッシュモードにエントリしている期間中においてはインピーダンス制御信号IODT0がそのままインピーダンス制御信号IODT1として用いられることを意味する。入力バッファ回路73から出力されるクロックイネーブル信号ICKE0は、CKEラッチ回路83にラッチされる。CKEラッチ回路83は、内部クロック信号ICLK0に同期してクロックイネーブル信号ICKE0をラッチする回路であり、その出力であるクロックイネーブル信号ICKE1は、セルフリフレッシュ制御回路100に供給される。セルフリフレッシュ制御回路100は、クロックイネーブル信号ICKE0,ICKE1及びリフレッシュコマンドREFCOMを受け、各種内部信号を生成する回路ブロックである。リフレッシュコマンドREFCOMは、コマンド信号CMDが含むオートリフレッシュコマンドREF及びセルフリフレッシュコマンドSREに共通するコマンドである。リフレッシュコマンドREFCOMとは、オートリフレッシュコマンドREF又はセルフリフレッシュコマンドSREが投入された場合に活性化する信号である。セルフリフレッシュ制御回路100が生成する内部信号は、オートリフレッシュ信号AREF0、セルフリフレッシュ信号SREF0、イネーブル信号CKen、セルフステート信号SS及びリセット信号RSTである。セルフリフレッシュ制御回路100の具体的な回路構成については後述する。図3に示すように、オートリフレッシュ信号AREF0及びセルフリフレッシュ信号SREF0は、ORゲート回路G1に供給され、その出力であるリフレッシュ信号REF1はリフレッシュカウンタ90に供給される。リフレッシュカウンタ90は、リフレッシュ信号REF1及びアイドル信号IDLEの複数回のトグルに応答して8本のリフレッシュ信号REF2<7:0>を互いに少しずつずらしてそれぞれ時系列に8回連続的に生成する回路である。本実施形態ではメモリセルアレイ11が8つのバンクに分かれており、リフレッシュ信号REF2<7:0>は、それぞれ対応するバンク<7:0>のリフレッシュ信号として用いられる。つまり、一回のリフレッシュ信号REF1に応答してアイドル信号IDLEが7回トグルし、よって8本のリフレッシュ信号REF2<7:0>のそれぞれが8回連続的に生成され、従って64本のワード線が選択される。リフレッシュ信号REF2<7:0>は、ロウコントロール回路95に供給される。ロウコントロール回路95にはリフレッシュアドレスを記憶するアドレスカウンタが含まれており、リフレッシュ信号REF2<7:0>のそれぞれが活性化すると、対応するバンク<7:0>にアクティブ信号ACT<7:0>とともにリフレッシュアドレスを出力する。アクティブ信号ACT<7:0>がそれぞれ活性化すると、対応するバンク<7:0>においては、リフレッシュアドレスが示すワード線に対してアクセスが行われる。その後、バンク<7:0>からそれぞれ遅延アクティブ信号ACT_D<7:0>がロウコントロール回路95にフィードバックされることにより、次のリフレッシュアドレスが供給される。ロウコントロール回路95は、遅延アクティブ信号ACT_D<7:0>を受けてアイドル信号IDLEをリフレッシュカウンタ90へ出力する。リフレッシュカウンタ90は、アイドル信号IDLEに対応してリフレッシュカウンタ90をカウントアップし、再度8本のリフレッシュ信号REF2<7:0>を互いに少しずつずらして生成する。各バンク<7:0>のリフレッシュは、スタガー動作によって実行される。このルーチンを8回繰り返す。このような動作を所定回数例えば8回繰り返すことにより、各バンク<7:0>のそれぞれにおいて8本のワード線が時系列に選択されることになる。これにより、合計64本のワード線に繋がるメモリセルMCに対するリフレッシュ動作が完了する。つまり、一回のリフレッシュ信号REF1の活性に対応して、64回の内部リフレッシュが時系列に実行される。図6は、セルフリフレッシュ制御回路100の主要な回路図である。図6に示すように、セルフリフレッシュ制御回路100は、SRラッチ回路L1とオシレータ150を備えている。したがって、リフレッシュ動作の実行タイミングは外部クロック信号CKとは非同期となる。よって、セルフリフレッシュイグジットコマンドSRXの発行と非同期なリフレッシュ動作が重なっとき、後者が優先される。SRラッチ回路L1は、セットノードS及びリセットノードRを備えており、各ノードにローレベルの信号が入力されるとセット又はリセットされる。具体的に説明すると、SRラッチ回路L1のセットノードSには、クロックイネーブル信号ICKE1の反転信号とリフレッシュコマンドREFCOMの否定論理積を取った信号が入力される。一方、SRラッチ回路L1のリセットノードRには、クロックイネーブル信号ICKE0の反転信号が入力される。これにより、SRラッチ回路L1は、クロックイネーブル信号ICKE1がローレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるとセットされ、クロックイネーブル信号ICKE0がハイレベルになるとリセットされる。クロックイネーブル信号ICKE1がローレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるのは、セルフリフレッシュコマンドSREが発行された場合であり、クロックイネーブル信号ICKE0がハイレベルになるのはセルフリフレッシュイグジットコマンドSRXが発行された場合である。したがって、SRラッチ回路L1は、セルフリフレッシュコマンドSREが発行されるとセットされ、セルフリフレッシュイグジットコマンドSRXが発行されるとリセットされることになる。SRラッチ回路L1の出力であるセルフステート信号SSは、反転されてイネーブル信号CKenとして用いられる。したがって、イネーブル信号CKenは、ラッチ回路L1がセットされるとローレベルとなり、ラッチ回路L1がリセットされるハイレベルに活性化される。セルフステート信号SSは、オシレータ150にも供給される。オシレータ150はSRラッチ回路L1がセットされると起動し、周期的にセルフリフレッシュ信号SREF0を生成する。セルフリフレッシュ信号SREF0の生成タイミングは、外部クロック信号CKとは非同期である。セルフリフレッシュ信号SREF0は、図3に示すリフレッシュカウンタ90に供給される。また、クロックイネーブル信号ICKE1がハイレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるのは、オートリフレッシュコマンドREFが発行された場合であり、クロックイネーブル信号ICKE1とリフレッシュコマンドREFCOMの論理積を取った信号は、オートリフレッシュ信号AREF0として用いられる。オートリフレッシュ信号AREF0は、図3に示すリフレッシュカウンタ90に供給される。セルフステート信号SSは、ワンショットパルス生成回路OP1にも供給される。ワンショットパルス生成回路OP1は、セルフステート信号SSがハイレベルからローレベルに変化したことに応答してリセット信号RSTを活性化させる。したがって、セルフリフレッシュイグジットコマンドSRXが発行される度に、DLL回路200がリセットされた後に活性化されることになる。図7は、DLL回路200の構成を示すブロック図である。図7に示すように、DLL回路200は、内部クロック信号ICLK0を遅延させることによって内部クロック信号ICLK1を生成するディレイライン210を備えている。ディレイライン210は、カウンタ回路220のカウント値COUNTに応じた遅延を内部クロック信号ICLK0に与えることによって、内部クロック信号ICLK1を生成する回路である。内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給されるとともに、レプリカバッファ回路230にも供給される。レプリカバッファ回路230は、内部クロック信号ICLK1に基づいてレプリカである内部クロック信号RCLKを生成する回路であり、出力バッファ回路30aと同一の特性を有している。出力バッファ回路30aは内部クロック信号ICLK1に同期してリードデータDQを出力するものであることから、レプリカバッファ回路230から出力される内部クロック信号RCLKは、リードデータDQと正確に同期する。DRAMにおいては、リードデータDQが外部クロック信号CK,CKBに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路240によって行われ、その結果をDLL制御回路250を介してカウンタ回路220にフィードバックすることによって位相のずれが補正される。位相比較回路240は、内部クロック信号ICLK0と内部クロック信号RCLKの位相を比較し、その結果に基づいて位相判定信号PDを生成する回路である。ここで、内部クロック信号ICLK0は外部クロック信号CK,CKBとタイミングが一致する信号であり、内部クロック信号RCLKはリードデータDQとタイミングが一致する信号であることから、位相比較回路240は、外部クロック信号CK,CKBとリードデータDQの位相を間接的に比較していることになる。比較の結果、内部クロック信号RCLKが内部クロック信号ICLK0に対して遅れていれば、位相判定信号PDを一方の論理レベル例えばローレベルとする。これに応答してDLL制御回路250はカウンタ回路220をカウントダウンし、これによりディレイライン210の遅延量を減少させる。逆に、内部クロック信号RCLKが内部クロック信号ICLK0に対して進んでいれば、位相判定信号PDを他方の論理レベル例えばハイレベルとする。これに応答してDLL制御回路250はカウンタ回路220をカウントアップし、これによりディレイライン210の遅延量を増大させる。このような動作を周期的に繰り返すことにより、内部クロック信号ICLK0と内部クロック信号RCLKの位相を一致させれば、結果的に、リードデータDQと外部クロック信号CK,CKBの位相が一致することになる。DLL制御回路250の動作は、リード信号RD、更新開始信号ST及びリセット信号RSTによって制御される。リード信号RDはリードコマンドが発行された場合に活性化される信号であり、これが活性化している期間においては、DLL制御回路250はカウンタ回路220の更新動作を継続する。これは、上述した第1の活性状態に相当し、位相制御された内部クロック信号ICLK1が連続的に生成される。これに対し、更新開始信号STはセルフリフレッシュモードにエントリしていない期間において周期的に活性化される信号であり、これが活性化するとDLL制御回路250は、カウンタ回路220の更新動作を一定期間又は一定回数実行する。これは、上述した第2の活性状態に相当し、温度や電圧の変化による位相のずれを解消するために実行される。カウンタ回路220の更新動作を一定期間又は一定回数実行し、これにより内部クロック信号ICLK1が所望の位相に達した後は、DLL制御回路250は更新終了信号ENDを発生させる。このとき、カウンタ回路220はリセットせず、更新終了信号ENDの発生時のカウント値を保持したまま非活性状態に遷移する。したがって、更新開始信号STを定期的に実行すれば、リード信号RDが発生した場合に位相制御された内部クロック信号ICLK1を速やかに生成することが可能となる。リセット信号RSTは、DLL回路200の全体を初期化する場合に活性化する信号であり、図6に示したセルフリフレッシュ制御回路100によって生成される。リセット信号RSTが活性化すると、カウンタ回路220のカウント値は初期値にリセットされ、その後、位相制御された内部クロック信号ICLK1が生成されるまでDLL回路200が活性化される。つまり、従前の更新情報は、電気的に破棄される。したがって、一旦リセット信号RSTが活性化すると、位相制御された内部クロック信号ICLK1の出力が可能となるまでにある程度の時間が必要となる。リセット信号RSTは、半導体装置10の内部で自動生成されるとともに、コントローラ50からリセットコマンドが発行された場合にも活性化される。以上が第1の実施形態によるアクセス制御回路20の回路構成である。次に、第1の実施形態によるアクセス制御回路20の動作について説明する。図8は、第1の実施形態によるアクセス制御回路20の動作を説明するためのタイミング図である。図8に示す例では、時刻t11にオートリフレッシュコマンドREFが発行され、時刻t12にセルフリフレッシュコマンドSREが発行され、時刻t15にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t16にパワーダウンコマンドPDEが発行されている。したがって、時刻t12~t15の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、時刻t16以降の期間は、半導体装置10がパワーダウンモードにエントリしている期間である。セルフリフレッシュモードにエントリしていない期間においては、図6に示したSRラッチ回路L1がリセットされているため、イネーブル信号CKenはハイレベルに固定されている。このため、図3に示した入力バッファ回路71は活性状態であり、外部クロック信号CK,CKBの入力がコントローラ50から可能となる。また、セルフステート信号SSがローレベルであることから、ODTラッチ回路82からは、ラッチ回路84によってラッチされたインピーダンス制御信号IODT1が出力される。つまり、インピーダンス制御信号IODT0は、ODTラッチ回路82において内部クロック信号ICLK0に同期してラッチされ、ラッチされた信号であるインピーダンス制御信号IODT1が出力バッファ回路30aに供給される。このため、インピーダンス制御信号ODTは、外部クロック信号CKの立ち上がりエッジに同期して入力する必要がある。したがって、外部クロック信号CKの立ち上がりエッジからセットアップマージン及びホールドマージンを確保した期間においてインピーダンス制御信号ODTの入力が有効となり、その他の期間においては無効となる。図8においては、インピーダンス制御信号ODTの入力が無効となる期間ドントケアをハッチングで表示している。まず、時刻t11にオートリフレッシュコマンドREFが発行されると、オートリフレッシュ信号AREF0が活性化する。これに応答して、リフレッシュカウンタ90は、各バンクに対してリフレッシュ信号REF2<7:0>を8回生成し、ロウコントロール回路95は各バンクに対してアクティブ信号ACT<7:0>を8回供給する。リフレッシュアドレスについてはロウコントロール回路95の内部でインクリメントされ、これにより8回のアクティブ信号ACT<7:0>に同期して異なる8本のワード線が次々と選択される。その結果、合計で64本のワード線が選択される。これら64本のワード線を選択するためには、リフレッシュ期間tRFCを要する。したがって、オートリフレッシュコマンドREFを発行した後、リフレッシュ期間tRFCが経過するまでは、コントローラ50による他のコマンドの発行が禁止される。次に、時刻t12においてセルフリフレッシュコマンドSREが発行されると、図6に示したSRラッチ回路L1がセットされ、セルフステート信号SSがハイレベルに変化し、イネーブル信号CKenがローレベルに変化する。これにより、図3に示した入力バッファ回路71が非活性化され、消費電力が削減される。尚、コントローラ50のクロック発行部52は、時刻t12から時刻t15の一部の期間において、それまで供給し続けていた外部クロック信号CKの供給を、セルフリフレッシュコマンドSREの発行に関連して停止してもよい。システムの低消費電力化が図れる。セルフリフレッシュモードにエントリすると、オシレータ150から周期的にリフレッシュ信号SREF0が出力される。リフレッシュ信号SREF0が活性化すると、リフレッシュカウンタ90は、オートリフレッシュ信号AREF0が活性化した場合と同じ動作を行う。つまり合計で64本のワード線が次々と選択される。また、セルフリフレッシュモードにエントリすると、セルフステート信号SSがハイレベルに変化するため、コントローラから供給されるインピーダンス制御信号ODTは、そのままインピーダンス制御信号IODT1として取り込まれることになる。つまり、外部クロック信号CK,CKBとは全く無関係にインピーダンス制御信号IODT1が取り込まれる。図8に示す例では、時刻t13~t14の期間にインピーダンス制御信号ODTがハイレベルに活性化されており、これがそのままインピーダンス制御信号IODT1として内部で使用される。その結果、セルフリフレッシュモードにエントリしている期間中においては、クロック信号CK,CKBを取り込む入力バッファ回路71が非活性化されているにも関わらず、図2に示した出力バッファ回路30aは、外部クロック信号CK,CKBとは無関係にデータ端子31のインピーダンス制御を行うことが可能となる。そして、時刻t15においてセルフリフレッシュイグジットコマンドSRXが発行されると、図6に示したSRラッチ回路L1がリセットされ、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71が活性化され、外部クロック信号CK及びインピーダンス制御信号ODTの入力が可能となる。さらに、SRラッチ回路L1がリセットされたことに応答して、ワンショットパルス生成回路OP1からリセット信号RSTが出力され、DLL回路200がリセットされる。上述の通り、リセット信号RSTはDLL回路200の全体を初期化するための信号であり、これが活性化すると、カウンタ回路220のカウント値は初期値にリセットされる。このため、位相制御された内部クロック信号ICLK1の出力が可能となるまでにある程度の時間が必要となる。本例では、セルフリフレッシュイグジットコマンドSRXを発行してから512クロックサイクルが経過するまでは、第2のコマンドの発行が禁止される。512クロックサイクルとは、DLL回路200がリセットされてからロックするのに要する最大期間よりも長い期間である。つまり、512クロックサイクルが経過すれば、DLL回路200が確実にロックされていることを意味する。一方、ロウアドレスに基づいてメモリセルアレイ11へのアクセスを行うコマンド、すなわち第1のコマンドについては、セルフリフレッシュイグジットコマンドSRXを発行してから少なくともリフレッシュ期間tRFCが経過するまでは発行することができない。これは、セルフリフレッシュモードにおいてはリフレッシュ動作が外部クロック信号CKとは非同期に実行されるため、セルフリフレッシュイグジットコマンドSRXを発行した時点でリフレッシュ動作が実行中である可能性があるためである。セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを発行可能な最短期間は、例えばtRFC10nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してからtRFC10nsが経過すれば、第1のコマンドの発行が許可される。本例では、時刻t16にパワーダウンコマンドPDEが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻t17~t18の期間にインピーダンス制御信号ODTがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ODTが内部クロック信号ICLK0に同期して取り込まれることから、図2に示した出力バッファ回路30aは、外部クロック信号CK,CKBに同期してデータ端子31のインピーダンス制御を行うことが可能となる。図9は、第1の実施形態によるアクセス制御回路20の動作を説明するための別のタイミング図である。図9に示す例では、時刻t21にパワーダウンコマンドPDEが発行され、時刻t22にパワーダウンイグジットコマンドPDXが発行され、時刻t23に第1のコマンドAが発行され、時刻t24に第2のコマンドBが発行されている。したがって、時刻t21~t22の期間は、パワーダウンモードにエントリしている期間である。ここで、パワーダウンモードとは、DRAMの規格に準拠したセルフリフレッシュモードと同様に第1及び第2のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては、外部クロック信号CK,CKBを半導体装置10に供給し続ける必要がある点、及びインピーダンス制御信号ODTの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては、自動的なリフレッシュ動作記憶データのリフレッシュを行わない点、及びDLL回路が動作する点、及び半導体装置10が備える内部回路の消費電力を低減するも半導体装置10が備える外部端子に接続する入力回路入力バッファ回路を活性化する点、等である。例えば、クロック端子23,24に接続する入力バッファ回路71は、パワーダウンモードにおいては活性され、DRAMの規格に準拠したセルフリフレッシュモードにおいては非活性される。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド第1のコマンドを投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。特に、パワーダウンモードは、入力バッファ回路71及びDLL回路を、活性にしているからである。パワーダウンイグジットコマンドPDXを発行してから第1のコマンドAを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間よりも短い。具体的には、パワーダウンイグジットコマンドPDXを発行してから、例えば7.5nsが経過すれば、第1のコマンドAの発行が許可される。これは、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドPDXを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。また、パワーダウンイグジットコマンドPDXを発行してから第2のコマンドBを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間よりも短い。具体的には、パワーダウンイグジットコマンドPDXを発行してから、例えば24nsが経過すれば、第2のコマンドBの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号CKが入力されるため、DLL回路200の更新動作が可能であり、DLL回路200をロック状態に維持できるからである。上述した第1の実施形態の動作は、DRAMの規格JEDECSolidStateTechnologyAssociationに規定されていない動作であるため、そのままでは規格に準拠したDRAMとの互換性は確保できない。これが問題となる場合には、上述した第1の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第1の実施形態の動作を行うよう、回路設計すればよい。図10は、アクセス制御回路20に含まれる主要な回路ブロックを示す他のブロック図であり、DRAMの規格に準拠した第1の動作モードで動作する場合を示している。図10に示す回路は、図3に示した回路と相違しているが、図3に示す回路と図10に示す回路を別個に備える必要はなく、選択された動作モードに応じて機能を切り替えれば足りる。したがって、第1の動作モードが選択されている場合には図10に示す回路として機能し、第2の動作モードが選択されている場合には図3に示す回路として機能するよう、図示しないゲート回路などを用いて機能の切り替えを実現すればよい。図10に示すアクセス制御回路20では、イネーブル信号CKenが入力バッファ回路71のみならず、入力バッファ回路72aにも供給されている。かかる構成により、セルフリフレッシュモードにエントリすると、入力バッファ回路71,72aの両方が非活性状態に固定されることになる。これにより、第2の動作モードに比べ、より消費電力が削減される。図11は、第1の動作モードにおけるアクセス制御回路20の動作を説明するためのタイミング図である。図11に示す例では、時刻t31にオートリフレッシュコマンドREFが発行され、時刻t31にセルフリフレッシュコマンドSREが発行され、時刻t33にセルフリフレッシュイグジットコマンドSRXが発行されている。したがって、時刻t32~t33の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置10がセルフリフレッシュモードにエントリしていない期間である。セルフリフレッシュモードにエントリしていない期間においては、図6に示したSRラッチ回路L1がリセットされているため、イネーブル信号CKenはハイレベルに固定されている。このため、図3に示した入力バッファ回路71,72aは活性状態である。ここで、時刻t31にオートリフレッシュコマンドREFが発行されると、オートリフレッシュ信号AREF0が活性化する。この場合の動作は、図8を用いて説明したとおりである。次に、時刻t32においてセルフリフレッシュコマンドSREが発行されると、図6に示したSRラッチ回路L1がセットされ、イネーブル信号CKenがローレベルに変化する。これにより、図10に示した入力バッファ回路71,72aが非活性化され、消費電力が削減される。このため、セルフリフレッシュモードにエントリしている期間中においては、インピーダンス制御信号ODTを投入することはできない。図11においては、インピーダンス制御信号ODTの入力が無効となる期間ドントケアをハッチングで表示している。尚、図11に示す例では、インピーダンス制御信号ODTはセルフリフレッシュモードにエントリしている殆どの期間中において入力されていないつまり、ドントケアであるが、セルフリフレッシュモードにエントリしている殆どの期間中においては入力バッファ回路72aが非活性化されるため、この期間においてはインピーダンス制御信号ODTをコントローラ50から供給することはできない。詳細には、図6で示したイネーブル信号CKenの生成論理は、理解しやすく生成論理を簡易化したものであり、時刻t32のセルフリフレッシュコマンドSREが発行されるとき、時刻t33のセルフリフレッシュイグジットコマンドSRXが発行されるとき、のそれぞれにおいて、図10に示した入力バッファ回路72aは活性化され、外部から供給されるインピーダンス制御信号ODTは半導体装置の内部に取り込まれる。インピーダンス制御信号IODT1を生成するODTラッチ回路82、ODTラッチ回路82を制御する内部クロック信号ICLK0も同様である。つまり、図6が示すセルフリフレッシュ制御回路100は、例えば、後述する図16が示す第3の実施形態のセルフリフレッシュ制御回路100bとの違いを明確に理解することに有用である。セルフリフレッシュモードにエントリすると、オシレータ150から周期的にリフレッシュ信号SREF0が出力され、オートリフレッシュ信号AREF0が活性化した場合と同じ動作が行われる。図11においてはリフレッシュ信号SREF0が1回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ150によってリフレッシュ信号SREF0が周期的に生成される。そして、時刻t33においてセルフリフレッシュイグジットコマンドSRXが発行されると、図6に示したSRラッチ回路L1がリセットされ、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71,72aが活性化され、外部クロック信号CK及びインピーダンス制御信号ODTの入力が可能となる。さらに、ワンショットパルス生成回路OP1からリセット信号RSTが出力され、DLL回路200がリセットされる。これにより、DLL回路200がロックするまでの期間は、第2のコマンドの発行が禁止される。図11に示す例では、時刻t35に第2のコマンドBが発行されている。セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間は、第1の動作モードと第2の動作モードとで一致する。セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを発行可能なタイミングについては、上述した第2の動作モードと同様である。図11に示す例では、時刻t34に第1のコマンドAが発行されている。このように、第1の動作モードを選択すれば、セルフリフレッシュモードにエントリしている期間中にインピーダンス制御信号ODTを発行することができなくなるが、規格に準拠した動作が行われることから、既存のDRAMとの互換性を確保することが可能となる。尚、第1及び第2の動作モードのいずれが選択されている場合であっても、セルフリフレッシュモードにエントリした後、セルフリフレッシュモードからイグジットする際に外部クロック信号CK,CKBの周波数を変更することが可能である。これは、セルフリフレッシュモードにエントリしている期間においては、外部クロック信号CK,CKBが使用されないからである。次に、本発明の第2の実施形態について説明する。図12は、本発明の第2の実施形態によるアクセス制御回路20aに含まれる主要な回路ブロックを示すブロック図である。図12に示すアクセス制御回路20aは、リフレッシュカウンタ90の代わりにオートリフレッシュカウンタ91及びセルフリフレッシュカウンタ92が用いられ、これらカウンタ91,92の後段にORゲート回路G2が配置されている点において、図3に示したアクセス制御回路20と相違している。その他の点については、図3に示したアクセス制御回路20と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図12に示すように、オートリフレッシュカウンタ91にはセルフリフレッシュ制御回路100からオートリフレッシュ信号AREF0が供給され、セルフリフレッシュカウンタ92にはセルフリフレッシュ制御回路100からセルフリフレッシュ信号SREF0が供給される。オートリフレッシュカウンタ91からはオートリフレッシュ信号AREF1<7:0>が出力され、セルフリフレッシュカウンタ92からはセルフリフレッシュ信号SREF1<7:0>が出力される。これらオートリフレッシュ信号AREF1及びセルフリフレッシュ信号SREF1はORゲート回路G2に入力され、その出力であるリフレッシュ信号REF2がロウコントロール回路95に供給される。オートリフレッシュカウンタ90は、オートリフレッシュ信号AREF0に応答して8本のオートリフレッシュ信号AREF1<7:0>を互いに少しずつずらしてそれぞれ時系列に8回連続的に生成する回路である。セルフリフレッシュカウンタ92は、セルフリフレッシュ信号SREF0に応答して8本のオートリフレッシュ信号AREF1<7:0>を互いに少しずつずらしてそれぞれ時系列に2回連続的に生成する回路である。図13aはオートリフレッシュカウンタ91の回路図であり、図13bはセルフリフレッシュカウンタ92の回路図である。図13aに示すように、オートリフレッシュカウンタ91は、オートリフレッシュ信号AREF0及びアイドル信号IDLEの両方がハイレベルに活性化した場合に、8カウントの動作を行う8ビットカウンタ91aを備えている。アイドル信号IDLEは、ロウコントロール回路95がアイドル状態である場合にハイレベルとなる信号である。したがって、ロウコントロール回路95がアイドル状態である場合に、オートリフレッシュ信号AREF0が活性化すると、8ビットカウンタ91aは、オートリフレッシュ信号AREF1<0>を8回生成する。詳細には、オートリフレッシュ信号AREF0がハイレベルの期間に、アイドル信号IDLEが7回トグルし、8ビットカウンタ91aをカウントアップすることでオートリフレッシュ信号AREF1<0>を8回生成する。オートリフレッシュ信号AREF1<0>は、縦続接続された複数の遅延回路91bを経由して、オートリフレッシュ信号AREF1<1>~AREF1<7>として出力される。このため、オートリフレッシュ信号AREF1<0>~AREF1<7>の活性化タイミングは、互いに僅かにずれるスタガー動作になる。これは、各バンクにおけるリフレッシュ動作のタイミングをずらすことにより、ピーク電流を抑制するためである。かかる構成により、ロウコントロール回路95がアイドル状態である場合にオートリフレッシュ信号AREF0が活性化し、アイドル信号IDLEが7回トグルすると、オートリフレッシュ信号AREF1<0>~AREF1<7>がそれぞれ8回活性化する。これらの信号はORゲート回路G2を介してロウコントロール回路95に供給される。リフレッシュ信号REF2が活性化すると、ロウコントロール回路95に設けられたアドレスカウンタが示すリフレッシュアドレスに対してリフレッシュ動作が行われるとともに、アドレスカウンタの値がインクリメント又はデクリメントされる。これにより、各バンクにおいて8本のワード線が次々に選択され、これらに繋がるメモリセルMCがリフレッシュされることになる。つまり、一回のオートリフレッシュ信号AREF0に応答して64本のワード線が選択される。一方、図13bに示すように、セルフリフレッシュカウンタ92は、セルフリフレッシュ信号SREF0及びアイドル信号IDLEの両方がハイレベルに活性化した場合に、2カウントの動作を行う2ビットカウンタ92aを備えている。したがって、ロウコントロール回路95がアイドル状態である場合に、セルフリフレッシュ信号SREF0が活性化すると、2ビットカウンタ92aは、セルフリフレッシュ信号SREF1<0>を2回生成する。詳細には、セルフリフレッシュ信号SREF0がハイレベルの期間に、アイドル信号IDLEが1回トグルし、2ビットカウンタ92aをカウントアップすることでセルフリフレッシュ信号SREF1<0>を2回生成する。セルフリフレッシュ信号SREF1<0>は、縦続接続された複数の遅延回路92bを経由して、セルフリフレッシュ信号SREF1<1>~SREF1<7>として出力される。かかる構成により、ロウコントロール回路95がアイドル状態である場合にセルフリフレッシュ信号SREF0が活性化すると、セルフリフレッシュ信号SREF1<0>~SREF1<7>がそれぞれ2回活性化する。これにより、各バンクにおいて2本のワード線が次々に選択され、これらに繋がるメモリセルMCがリフレッシュされる。つまり、一回のセルフリフレッシュ信号SREF0に応答して16本のワード線が選択される。図14は、第2の実施形態によるアクセス制御回路20aの動作を説明するためのタイミング図である。図14に示す例では、時刻t41にオートリフレッシュコマンドREFが発行され、時刻t42にセルフリフレッシュコマンドSREが発行され、時刻t45にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t46にパワーダウンコマンドPDEが発行されている。したがって、時刻t42~t45の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、時刻t46以降の期間は、半導体装置10がパワーダウンモードにエントリしている期間である。セルフリフレッシュモードにエントリする前の期間の動作は、第1の実施形態における動作と同じである。したがって、時刻t41にオートリフレッシュコマンドREFが発行されると、ロウコントロール回路95は各バンクに対してアクティブ信号を8回供給する。これにより、8本のワード線が次々と選択され、合計で64本のワード線に繋がるメモリセルMCがリフレッシュされる。上述の通り、64本のワード線を選択するためにはリフレッシュ期間tRFCを要する。したがって、オートリフレッシュコマンドREFを発行した後、リフレッシュ期間tRFCが経過するまでは、他のコマンドの発行が禁止される。次に、時刻t42においてセルフリフレッシュコマンドSREが発行されると、セルフリフレッシュモードにエントリする。セルフリフレッシュモードにエントリすると、オシレータ150からリフレッシュ信号SREF0が周期的に出力される。リフレッシュ信号SREF0が活性化すると、セルフリフレッシュカウンタ92に含まれる2ビットカウンタ92aによってセルフリフレッシュ信号SREF1<0>が2回出力され、ロウコントロール回路95は各バンクに対してアクティブ信号ACT<7:0>を2回供給する。これにより、2本のワード線が次々と選択され、合計で16本のワード線に繋がるメモリセルMCがリフレッシュされる。ここで、16本のワード線を選択するために要するリフレッシュ期間tRFC2は、64本のワード線を選択するために要するリフレッシュ期間tRFCよりも短く、約1/4の長さである。これに対応して、オシレータ150がリフレッシュ信号SREF0を発生する周期についても、第1の実施形態の1/4に短縮される。また、セルフリフレッシュモードにエントリすると、第1の実施形態と同様、コントローラから供給されるインピーダンス制御信号ODTは、そのままインピーダンス制御信号IODT1として取り込まれることになる。つまり、外部クロック信号CK,CKBとは全く無関係非同期にインピーダンス制御信号IODT1が取り込まれる。図14に示す例では、時刻t43~t44の期間にインピーダンス制御信号ODTがハイレベルに活性化されており、これがそのままインピーダンス制御信号IODT1として内部で使用される。そして、時刻t45においてセルフリフレッシュイグジットコマンドSRXが発行されると、SRラッチ回路L1がリセットされ、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71が活性化され、外部クロック信号CKの入力が可能となる。さらに、SRラッチ回路L1がリセットされたことに応答して、ワンショットパルス生成回路OP1からリセット信号RSTが出力され、DLL回路200がリセットされる。このため、位相制御された内部クロック信号ICLK1の出力が可能となるまでにある程度の時間が必要となる。一方、ロウアドレスに基づいてメモリセルアレイ11へのアクセスを行うコマンド、すなわち第1のコマンドについては、セルフリフレッシュイグジットコマンドSRXを発行してから少なくともリフレッシュ期間tRFC2が経過するまでは発行することができない。本実施形態では、コントローラが、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを発行可能な最短期間は、例えばtRFC210nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してからtRFC210nsが経過すれば、第1のコマンドの発行が許可される。ここで、tRFC2<tRFCであることから、第1の実施形態に比べ、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを投入できるまでの期間が大幅に短縮される。本例では、時刻t46にパワーダウンコマンドPDEが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻t47~t48の期間にインピーダンス制御信号ODTがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ODTが内部クロック信号ICLK0に同期して取り込まれることから、図2に示した出力バッファ回路30aは、外部クロック信号CK,CKBに同期してデータ端子31のインピーダンス制御を行うことが可能となる。このように、本実施形態によれば、上述した第1の実施形態による効果に加え、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを投入できるまでの期間を大幅に短縮することができる。尚、第2の実施形態の動作もDRAMの規格に規定されていない動作であるため、上述した第2の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第2の実施形態の動作を行うよう、回路設計すればよい。第1の動作モードについては既に説明したとおりである。次に、本発明の第3の実施形態について説明する。図15は、本発明の第3の実施形態によるアクセス制御回路20bに含まれる主要な回路ブロックを示すブロック図である。図15に示すアクセス制御回路20bにおいては、セルフリフレッシュ制御回路100の代わりにセルフリフレッシュ制御回路100bが用いられる。セルフリフレッシュ制御回路100bは、更新開始信号STをDLL回路200に供給するとともに、DLL回路200から出力される更新終了信号ENDを受ける。その他の点については、図3に示したアクセス制御回路20と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図16は、セルフリフレッシュ制御回路100bの主要な回路図である。図16に示すように、セルフリフレッシュ制御回路100bは、図6に示したセルフリフレッシュ制御回路100と比べて、ワンショットパルス生成回路OP1に代わりにSRラッチ回路L2が用いられている点、並びに、SRラッチ回路L1,L2の出力を受けるNANDゲート回路G0が追加されている点において異なる。SRラッチ回路L1の出力はセルフステート信号SSとして用いられ、ゲート回路G0の出力はイネーブル信号CKenとして用いられる。その他の点については、図6に示したセルフリフレッシュ制御回路100と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。SRラッチ回路L2のセットノードSには、セルフステート信号SSとセルフリフレッシュ信号SREF0の否定論理積を取った信号が入力される。また、SRラッチ回路L2のリセットノードRには、更新終了信号ENDの反転信号が入力される。これにより、SRラッチ回路L2は、セルフリフレッシュモードにエントリした状態でセルフリフレッシュ信号SREF0が活性化する度にセットされ、更新終了信号ENDが活性化する度にリセットされることになる。また、セルフステート信号SSとセルフリフレッシュ信号SREF0の論理積を取った信号は、更新開始信号STとして用いられる。更新開始信号STは、図15に示すDLL回路200に供給される。さらに、ラッチ回路L1,L2の出力はNANDゲート回路G0に供給され、その出力はイネーブル信号CKenとして用いられる。したがって、イネーブル信号CKenは、ラッチ回路L1がセットされ、且つ、ラッチ回路L2がリセットされるとローレベルとなる。その他の状態では、イネーブル信号CKenは常にハイレベルに活性化される。図17は、第3の実施形態によるアクセス制御回路20bの動作を説明するためのタイミング図である。図17に示す例では、時刻t51にオートリフレッシュコマンドREFが発行され、時刻t52にセルフリフレッシュコマンドSREが発行され、時刻t55にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t56にパワーダウンコマンドPDEが発行されている。したがって、時刻t52~t55の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、時刻t56以降の期間は、半導体装置10がパワーダウンモードにエントリしている期間である。まず、時刻t51にオートリフレッシュコマンドREFが発行されると、オートリフレッシュ信号AREF0が活性化する。この場合の動作は、図8を用いて説明したとおりである。次に、時刻t52においてセルフリフレッシュコマンドSREが発行されると、図16に示したSRラッチ回路L1がセットされ、セルフステート信号SSがハイレベルに変化する。これにより、図15に示したODTラッチ回路82は、インピーダンス制御信号IODT0をそのままインピーダンス制御信号IODT1として出力する。さらに、SRラッチ回路L2はリセットされていることから、イネーブル信号CKenがローレベルに変化する。これにより、図11に示した入力バッファ回路71が非活性化され、消費電力が削減される。セルフリフレッシュモードにエントリすると、オシレータ150から周期的にリフレッシュ信号SREF0が出力される。リフレッシュ信号SREF0が活性化すると、第1の実施形態において第2の動作モードで動作している場合と同じ動作を行う。つまり合計で64本のワード線が次々と選択される。さらに、リフレッシュ信号SREF0が活性化すると、図16に示したSRラッチ回路L2がセットされるため、イネーブル信号CKenがハイレベルに変化する。これにより、図15に示した入力バッファ回路71が活性化されるため、外部クロック信号CKの受信が可能となる。さらに、更新開始信号STも活性化するため、DLL回路200は、入力バッファ回路71から出力される内部クロック信号ICLK0に基づいて、位相制御された内部クロック信号ICLK1の生成を行う。つまり、DLL回路200の更新動作が行われる。DLL回路200の更新動作が終了すると、DLL回路200から更新終了信号ENDが出力され、SRラッチ回路L2はリセットされる。これにより、イネーブル信号CKenは再びローレベルに変化し、入力バッファ回路71が非活性化される。よって、セルフリフレッシュ中のDLL回路の更新時間以外の期間において、入力バッファ回路71の低消費電力が実現できる。このとき、カウンタ回路220はリセットせず、更新終了信号ENDの発生時のカウント値を保持したまま非活性状態に遷移する。図17においてはリフレッシュ信号SREF0が1回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ150によってリフレッシュ信号SREF0が周期的に生成される。このため、リフレッシュ信号SREF0が生成される度に、入力バッファ回路71及びDLL回路200が活性化されることになる。このように、セルフリフレッシュモードにエントリしている期間中であっても、入力バッファ回路71及びDLL回路200が間欠的に活性化されるため、DLL回路200はロックした状態内部クロック信号ICLK0と内部クロック信号RCLKの位相がほぼマッチングした状態を維持することが可能となる。しかも、入力バッファ回路71及びDLL回路200はセルフリフレッシュモード中、常時活性化されるのではなく、リフレッシュ信号SREF0に基づいて間欠的に活性化され、その他の期間においては非活性状態とされることから、無駄な消費電力が生じることもない。また、セルフリフレッシュモードにエントリすると、第1の実施形態と同様、コントローラから供給されるインピーダンス制御信号ODTは、そのままインピーダンス制御信号IODT1として取り込まれることになる。つまり、外部クロック信号CK,CKBとは全く無関係にインピーダンス制御信号IODT1が取り込まれる。図17に示す例では、時刻t53~t54の期間にインピーダンス制御信号ODTがハイレベルに活性化されており、これがそのままインピーダンス制御信号IODT1として内部で使用される。そして、時刻t55においてセルフリフレッシュイグジットコマンドSRXが発行されると、図16に示したSRラッチ回路L1がリセットされ、セルフステート信号SSがローレベルに変化するとともに、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71が活性化され、外部クロック信号CKの入力が可能となる。この時、既にDLL回路200はロック状態にあるため、コントローラは、内部クロック信号ICLK1に同期してデータ端子の状態を制御するコマンド、すなわち第2のコマンドを短期間で発行することができる。本実施形態においては、セルフリフレッシュイグジットコマンドSRXに応答したDLL回路200のリセットは行わない。セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドを発行可能な最短期間は、例えば24nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してから24nsが経過すれば、第2のコマンドBの発行が許可される。一方、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドを投入可能な最短期間については、第1の実施形態において第2の動作モードで動作している場合と同じである。コントローラが、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間は、例えばtRFC10nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してからtRFC10nsが経過すれば、第1のコマンドの発行が許可される。このように、本実施形態によれば、セルフリフレッシュモードにエントリしている期間中において、入力バッファ回路71及びDLL回路200が互いに連動して間欠的に活性化されることから、第1の実施形態による効果に加え、DLL回路200のロック状態を維持することが可能となる。これにより、セルフリフレッシュイグジットコマンドSRXを発行した後、短時間で第2のコマンドを投入することが可能となる。しかも、入力バッファ回路71及びDLL回路200は常時活性化されるのではなく、リフレッシュ信号SREF0に基づいて互いに連動して間欠的に活性化され、その他の期間においては非活性状態とされることから、消費電力の増大も最小限に抑えられる。尚、第3の実施形態の動作もDRAMの規格に規定されていない動作であるため、上述した第3の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第3の実施形態の動作を行うよう、回路設計すればよい。第1の動作モードについては既に説明したとおりである。次に、本発明の第4の実施形態について説明する。本発明の第4の実施形態によるアクセス制御回路は、図15に示した第4の実施形態によるアクセス制御回路20bのセルフリフレッシュ制御回路100bがセルフリフレッシュ制御回路100cに置き換えられた構成を有している。その他の点については、図15に示したアクセス制御回路20bと基本的に同一である。図18は、本実施形態にて使用するセルフリフレッシュ制御回路100cの主要な回路図である。図18に示すように、セルフリフレッシュ制御回路100cは、図16に示したセルフリフレッシュ制御回路100bと比べて、オシレータ150の代わりにワンショットパルス生成回路OP1が用いられている点において異なる。SRラッチ回路L1のセットノードSに供給される信号は、そのままセルフリフレッシュ信号SREF0として用いられる。また、ワンショットパルス生成回路OP1の出力は、更新開始信号STとして用いられる。その他の点については、図16に示したセルフリフレッシュ制御回路100bと基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。かかる構成により、セルフリフレッシュコマンドSREが発行される度に、セルフリフレッシュ信号SREF0が活性化され、リフレッシュ動作が1回行われる。また、セルフリフレッシュイグジットコマンドSRXが発行される度に、DLL回路200の更新動作が開始することになる。ワンショットパルス生成回路OP1の出力は、SRラッチ回路L2のセットノードSに供給される。また、SRラッチ回路L2のリセットノードRには、更新終了信号ENDの反転信号が入力される。これにより、SRラッチ回路L2は、セルフリフレッシュイグジットコマンドSRXが発行される度にセットされ、更新終了信号ENDが活性化する度にリセットされることになる。さらに、ラッチ回路L1,L2の出力はNANDゲート回路G0に供給され、その出力はイネーブル信号CKenとして用いられる。したがって、イネーブル信号CKenは、ラッチ回路L1がセットされ、且つ、ラッチ回路L2がリセットされるとローレベルとなる。その他の状態では、イネーブル信号CKenは常にハイレベルに活性化される。図19は、第4の実施形態によるアクセス制御回路の動作を説明するためのタイミング図である。図19に示す例では、時刻t61にオートリフレッシュコマンドREFが発行され、時刻t62にセルフリフレッシュコマンドSREが発行され、時刻t65にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t66に再びセルフリフレッシュコマンドSREが発行されている。したがって、時刻t62~t63の期間及び時刻t66以降の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置10がセルフリフレッシュモードにエントリしていない期間である。図19には示されていないが、時刻t62以降の期間は、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXが周期的に交互に発行される期間であり、このような制御は、コントローラ50が疑似セルフリフレッシュモードにエントリしている場合に実行される。疑似セルフリフレッシュモードとは、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXを周期的に交互に発行することによって、規格に準拠したDRAMがセルフリフレッシュモードにエントリしている場合と同様の低消費電力を実現するための動作モードである。このため、疑似セルフリフレッシュモードにエントリしている期間においては、セルフリフレッシュイグジットコマンドSRXを発行した後、次のセルフリフレッシュコマンドSREを発行するまでの期間に、第1のコマンドや第2のコマンドなど、他のコマンドは発行しない。但し、インピーダンス制御信号ODTについては常に発行可能である。疑似セルフリフレッシュモードにおいては、セルフリフレッシュイグジットコマンドSRXを発行した後、直ちにセルフリフレッシュコマンドSREを発行する。この点は、通常のDRAMにおいて、セルフリフレッシュモードから復帰した後、次にセルフリフレッシュモードにエントリする場合と根本的に異なる。セルフリフレッシュモードにエントリする前の期間の動作は、第1の実施形態における動作と同じである。したがって、時刻t61にオートリフレッシュコマンドREFが発行されると、ロウコントロール回路95は各バンクに対してアクティブ信号ACT<7:0>を8回供給する。これにより、8本のワード線が次々と選択され、合計で64本のワード線に繋がるメモリセルMCがリフレッシュされる。次に、時刻t62においてセルフリフレッシュコマンドSREが発行されると、図18に示したSRラッチ回路L1がセットされ、セルフステート信号SSがハイレベルに変化する。これにより、図15に示したODTラッチ回路82は、インピーダンス制御信号IODT0をそのままインピーダンス制御信号IODT1として出力する。さらに、SRラッチ回路L2はリセットされていることから、イネーブル信号CKenがローレベルに変化する。これにより、図15に示した入力バッファ回路71が非活性化され、消費電力が削減される。また、セルフリフレッシュコマンドSREが発行されると、直ちにセルフリフレッシュ信号SREF0がハイレベルに活性化する。リフレッシュ信号SREF0が活性化すると、リフレッシュカウンタ90は、オートリフレッシュ信号AREF0が活性化した場合と同じ動作を行う。つまり合計で64本のワード線が次々と選択される。本実施形態では、セルフリフレッシュモードにおいて実行されるリフレッシュ動作は1回限りである。また、セルフリフレッシュモードにエントリすると、第1の実施形態と同様、コントローラから供給されるインピーダンス制御信号ODTは、そのままインピーダンス制御信号IODT1として取り込まれることになる。つまり、外部クロック信号CK,CKBとは全く無関係にインピーダンス制御信号IODT1が取り込まれる。図19に示す例では、時刻t63~t64の期間にインピーダンス制御信号ODTがハイレベルに活性化されており、これがそのままインピーダンス制御信号IODT1として内部で使用される。そして、時刻t65においてセルフリフレッシュイグジットコマンドSRXが発行されると、図18に示したSRラッチ回路L1がリセットされ、セルフステート信号SSがローレベルに変化するとともに、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71が活性化され、外部クロック信号CKの入力が可能となる。さらに、セルフステート信号SSがローレベルに変化したことに応答して、ワンショットパルス生成回路OP1から更新開始信号STが出力される。これにより、DLL回路200は、入力バッファ回路71から出力される内部クロック信号ICLK0に基づいて、位相制御された内部クロック信号ICLK1の生成を行う。つまり、DLL回路200の更新動作が行われる。DLL回路200の更新動作が終了すると、DLL回路200から更新終了信号ENDが出力され、SRラッチ回路L2はリセットされる。尚、コントローラ50が外部クロック信号CKの発行を再開するタイミングは、時刻t65よりも前であることが望ましい。これは、本実施形態ではてセルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作が直ちに実行されるからである。図19に示す例では、DLL回路200の更新動作を行っている期間、すなわち、更新開始信号STが活性化してから更新終了信号ENDが活性化するまでの期間において、セルフリフレッシュコマンドSREが再び発行されている時刻t66。これにより、SRラッチ回路L1が再びセットされるが、この時点ではSRラッチ回路L2がセット状態であるため、イネーブル信号CKenはハイレベルを維持する。そして、更新終了信号ENDが出力され、これによりSRラッチ回路L2がリセットされると、イネーブル信号CKenはローレベルに変化し、入力バッファ回路71が非活性化される。このような動作、つまり、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXを交互に発行する動作は、コントローラ50が上述した疑似セルフリフレッシュモードにエントリしている期間中、繰り返し行われる。そして、セルフリフレッシュコマンドSREの発行周期を、通常のDRAMのセルフリフレッシュモード中におけるリフレッシュ動作の実行周期約7.8μsと一致させれば、単位期間規格では64ms内に全てのメモリセルMCをリフレッシュすることが可能となる。このことは、単位期間当たりのセルフリフレッシュコマンドSREの発行数を、単位期間当たりのオートリフレッシュコマンドREFの発行数と一致させればよいことを意味する。このように、本実施形態においては、セルフリフレッシュコマンドSREに応答してリフレッシュ動作を1回だけ実行していることから、セルフリフレッシュコマンドSREを発行してから、リフレッシュ期間tRFCが経過した後にセルフリフレッシュイグジットコマンドSRXを発行すれば、その時点においてリフレッシュ動作が行われていない状態が保証される。このため、セルフリフレッシュイグジットコマンドSRXを発行した後、短時間で第1のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作が行われることから、疑似セルフリフレッシュモード中においてもDLL回路200のロック状態が保たれる。このため、セルフリフレッシュイグジットコマンドSRXを発行した後、内部クロック信号ICLK1を使用する第2のコマンドを短期間で発行することが可能となる。図20は、本実施形態による効果を説明するためのタイミング図である。図20に示す例では、時刻t71にオートリフレッシュコマンドREFが発行され、時刻t72にセルフリフレッシュコマンドSREが発行され、時刻t73にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t74に第1のコマンドAが発行され、時刻t75に第2のコマンドBが発行されている。セルフリフレッシュコマンドSRE及びセルフリフレッシュイグジットコマンドSRXが発行された場合の動作は上述の通りであることから、重複する説明は省略する。図20に示すように、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間は、一般的なDRAMと比べて大幅に短縮され、例えば、7.5nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してから7.5nsが経過すれば、第1のコマンドAの発行が許可される。これは、上述の通り、セルフリフレッシュイグジットコマンドSRXを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。また、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間についても、一般的なDRAMと比べて大幅に短縮され、例えば、24nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してから24nsが経過すれば、第2のコマンドBの発行が許可される。図21は、第4の実施形態によるアクセス制御回路20の動作を説明するための別のタイミング図である。図21に示す例では、時刻t81にパワーダウンコマンドPDEが発行され、時刻t82にパワーダウンイグジットコマンドPDXが発行され、時刻t83に第1のコマンドAが発行され、時刻t84に第2のコマンドBが発行されている。したがって、時刻t81~t82の期間は、パワーダウンモードにエントリしている期間である。パワーダウンイグジットコマンドPDXを発行してから第1のコマンドAを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドPDXを発行してから、例えば7.5nsが経過すれば、第1のコマンドAの発行が許可される。これは、上述の通り、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドPDXを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。また、パワーダウンイグジットコマンドPDXを発行してから第2のコマンドBを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドPDXを発行してから、例えば24nsが経過すれば、第2のコマンドBの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号CKが入力されるため、DLL回路200の更新動作が可能であり、DLL回路200をロック状態に維持できるからである。このように、本実施形態においては、上述した第1の実施形態による効果に加え、イグジット後における第1又は第2のコマンドの最短投入時間がセルフリフレッシュモードとパワーダウンモードとで一致する。このことは、セルフリフレッシュモードからの復帰時間が長いという従来の課題が解消されることを意味する。尚、第4の実施形態の動作もDRAMの規格に規定されていない動作であるため、上述した第4の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第4の実施形態の動作を行うよう、回路設計すればよい。第1の動作モードについては既に説明したとおりである。第1の動作モードでは、セルフリフレッシュモードにエントリしている期間においては、入力バッファ回路71が常に非活性状態に保たれる。このため、コントローラは、外部クロック信号CK,CKBを供給しない。よって、システムの消費電力を低減することが可能である。第1の動作モードでは、半導体装置には外部クロック信号CK,CKBは供給されず、したがって、DLL回路200も非活性状態に保たれる。このため、上述した第2の動作モードに比べ、セルフリフレッシュモードにエントリしている期間における消費電力は第2の動作モードよりも更に削減される。また、セルフリフレッシュモードにエントリしている期間中においては入力バッファ回路72aが非活性化されるため、この期間においてはインピーダンス制御信号ODTを入力することはできない。それは、複数の半導体装置のデータ端子を共通とするシステムつまり、システム内のデータバスに、それぞれの半導体装置のデータ端子が共通に接続される構造において、例えば、コントローラが、一方の半導体装置をセルフリフレッシュモードにエントリさせている場合、そのデータ端子のインピーダンス調整ができないので、他方の半導体装置にライトコマンドWTを発行できない、ことを意味する。高周波のデータが転送されるシステムにおいては、データの反射を防止することが必須であるからである。他方、パワーダウンモードにおいては、該期間中にデータ端子のインピーダンス調整が可能である。よって、コントローラはこのような場合、第1動作モードでは、消費電力が少ないセルフリフレッシュモードに代えてパワーダウンモードを選択する。従って、この視点においては、消費電力が少ないセルフリフレッシュモードを選択しつつセルフリフレッシュモード期間中にデータ端子のインピーダンス調整ができる。次に、本発明の好ましい実施形態による情報処理システムについて説明する。図22は、本発明の情報処理システムの第1の実施形態のブロック図である。図22に示す例では、コントローラ50と半導体装置DRAM10が1つずつ用いられ、これらが相互に接続された構成を有している。コントローラ50は、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、クロックイネーブル信号CKE及びインピーダンス制御信号ODTを半導体装置10に供給する。また、コントローラ50は、半導体装置10を第1又は第2の動作モードに設定する。第1の動作モードに設定した場合、コントローラ50はDRAMの規格に準拠してコマンド信号CMDなどを発行する。これに対し、第2の動作モードに設定した場合、コントローラ50は、DRAMの規格に準拠しないタイミングでコマンド信号CMDなどを発行することにより、上述した第1乃至第4の実施形態にて説明した動作を実現する。動作モードの選択は、半導体装置10に備えられたモードレジスタ27に動作モードを設定することによって行うことができる。モードレジスタ27への設定は、モードレジスタ設定コマンドMRSを発行するとともに、アドレス端子21を介して設定したい動作モードを入力することにより行う。この方法によれば、半導体装置10のイニシャライズ時に第1又は第2の動作モードが選択される。但し、動作モードの選択はこれに限られず、いわゆるオンザフライ方式で第1又は第2の動作モードの選択を行うことも可能である。つまり、セルフリフレッシュコマンドSREを発行する際に、アドレス端子21又はデータ端子31を利用して第1又は第2の動作モードを定義する付加信号を発行し、これにより、セルフリフレッシュモードにエントリする度に第1又は第2の動作モードを選択することもできる。図23は、本発明の情報処理システムの第2の実施形態のブロック図である。図23に示す例では、1つのコントローラ50に対し、2つの半導体装置DRAM10a,10bが接続されている。コントローラ50から供給されるアドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKBは、2つの半導体装置10a,10bに対し共通に供給される。半導体装置10a,10bのデータ端子31についても、コントローラ50に共通接続される。これに対し、クロックイネーブル信号CKE及びインピーダンス制御信号ODTについては、半導体装置10a,10bに対してそれぞれ個別に供給される。つまり、半導体装置10aに対してはクロックイネーブル信号CKE0及びインピーダンス制御信号ODT0が供給され、半導体装置10bに対してはクロックイネーブル信号CKE1及びインピーダンス制御信号ODT1が供給される。半導体装置10a,10bの選択は、チップ選択信号CS0,CS1によって行われる。すなわち、コントローラ50から発行されるコマンド信号CMDなどは、チップ選択信号が活性化している半導体装置10a又は10bに対してのみ有効となる。図24は、2つの半導体装置10a,10bを1つのパッケージに搭載したデュアルダイパッケージDDPの構造を説明するための模式的な断面図である。図24に示すデュアルダイパッケージDDPは、パッケージ基板300に2つの半導体装置10a,10bが積層された構成を有している。半導体装置10aと半導体装置10bとの間、並びに、半導体装置10bとパッケージ基板300との間には、接着剤301が介在しており、これによって両者が固定されている。半導体装置10a,10bとパッケージ基板300はボンディングワイヤ302によって接続されており、これにより、各半導体装置10a,10bは、パッケージ基板300に設けられた内部配線図示せずを介して外部端子303に電気的に接続される。また、パッケージ基板300の上には、半導体装置10a,10b及びボンディングワイヤ302を保護するための封止樹脂304が設けられている。図25は、デュアルダイパッケージDDPに設けられた外部端子303のレイアウトの一例を示す模式的な平面図である。図26に示すように、デュアルダイパッケージDDPには、複数の外部端子303がマトリクス状にレイアウトされている。このうち、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、データDQに関する端子は、半導体装置10a,10bに対して共通に設けられている。これに対し、クロックイネーブル信号CKE、インピーダンス制御信号ODT及びチップ選択信号CSについては、半導体装置10a,10bに対して個別に設けられている。したがって、半導体装置10a,10bの一方のみがセルフリフレッシュモードにエントリしている場合であっても、両方の半導体装置10a,10bに外部クロック信号CK,CKBが供給され続ける。したがって、この構成は上述した第3の実施形態との親和性が高いと言える。例えば、半導体装置10aがセルフリフレッシュモードにエントリしており、半導体装置10bがセルフリフレッシュモードにエントリしていない場合、半導体装置10aにも外部クロック信号CK,CKBが供給され続けることを利用し、半導体装置10aのDLL回路200及び入力バッファ回路71をセルフリフレッシュモード中において間欠的に活性化させることにより、DLL回路200のロック状態を維持することが可能となる。また、第1乃至第4の実施形態では、セルフリフレッシュモード中においてもインピーダンス制御信号ODTの入力が可能であることから、半導体装置10a,10bの両方がセルフリフレッシュモードにエントリしている場合であっても、インピーダンス制御信号ODT0又はODT1をハイレベルとすることにより、出力バッファ回路30aのインピーダンス制御を行うことが可能となる。図26は、本発明の情報処理システムの第3の実施形態のブロック図である。図26に示す例では、1つのコントローラ50に対し、2つのDIMMDualInlineMemoryModule401,402が接続されている。DIMM401,402にはそれぞれ例えば16個の半導体装置DRAM10が搭載されている。各DIMM401,402はそれぞれ2ランク構成であり、したがって、合計で4ランクである。1つのランクは例えば8個の半導体装置10からなり、特に限定されるものではないがモジュール基板の一方の表面に並べて搭載される。ランクの選択は、チップ選択信号CS0~CS3によって排他的に行われる。コントローラ50から供給されるアドレス信号ADD及びコマンド信号CMDについては、DIMM401,402ごとに供給される。これに対し、外部クロック信号CK,CKBについては、ランクごとにそれぞれ供給される。データ端子31については、4つのランクにおいてコントローラ50に共通に供給される。図27は、各ランクにおけるインピーダンス制御を説明するための表であり、aはDIMM401に対してライト動作を行う場合、bはDIMM402に対してライト動作を行う場合、cはDIMM401に対してリード動作を行う場合、dはDIMM402に対してリード動作を行う場合を示している。DIMM401に対してライト動作を行う場合、図27aに示すように、DIMM401の一方のランク図27aではランク1を120Ωで終端し、DIMM402の一方のランク図27aではランク2を30Ωで終端する。逆に、DIMM402に対してライト動作を行う場合、図27bに示すように、DIMM401の一方のランク図27bではランク2を30Ωで終端し、DIMM402の一方のランク図27aではランク1を120Ωで終端する。また、DIMM401に対してリード動作を行う場合、図27cに示すように、DIMM402の一方のランク図27cではランク2を30Ωで終端する。逆に、DIMM402に対してリード動作を行う場合、図27dに示すように、DIMM401の一方のランク図27dではランク2を30Ωで終端する。上記の例では、DIMM401,402の一方に対してアクセスする場合であっても、DIMM401,402の他方を終点抵抗として機能させる必要がある。このような制御は、動作周波数が高い場合において特に必要となる。このような制御が必要な場合、上述した第1乃至第4の実施形態による半導体装置を用いれば、アクセスする必要のないランクをパワーダウンモードよりも更に消費電力が少ないセルフリフレッシュモードにエントリさせることができる。つまり、第1乃至第4の実施形態による半導体装置では、セルフリフレッシュモードにエントリした場合であっても、インピーダンス制御信号ODTの入力が可能となることから、他のランクのリード動作又はライト動作に同期してコントローラ50からインピーダンス制御信号ODTを出力すれば、所望の終端抵抗を得ることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、セルフリフレッシュコマンドSREに応答してリフレッシュされるメモリセル数を、オートリフレッシュコマンドREFに応答してリフレッシュされるメモリセル数の1/4としているが、本発明がこれに限定されるものではない。また、DLL回路に代えてPLL回路であってもよい。コントローラ50には、メモリを制御する以外の機能を有していても良い。本願の技術思想は、様々な機能チップを有する半導体装置、及び該コントローラ、並びにそれらシステムに適用できる。更に、図面で開示した各回路の構成は、実施例が開示する回路形式に限られない。本発明のシステムの技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等を含むシステム全般に、本発明を適用することができる。このような本発明が適用されたシステムの製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられ、更にそれらを適用したモジュールが上げられる。これらの任意の製品形態、パッケージ形態を有するシステムに対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明によるコントローラは、以下の特徴を有している。[付記1]記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する少なくとも一つの半導体装置に対し、複数のコマンドを発行するコマンド発行部と、前記半導体装置に設けられたデータ端子を介して送受信される前記記憶データを処理するデータ処理部と、を備え、前記コマンド発行部は、前記データ端子のインピーダンスを制御するインピーダンス制御コマンドを発行するインピーダンス制御コマンド発行部と、前記セルフリフレッシュモードにエントリするセルフリフレッシュコマンド、前記セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンド、及び前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行するサブコマンド発行部と、を含み、前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行し、これにより前記データ端子のインピーダンスを制御する、ことを特徴とするコントローラ。[付記2]更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記同期信号とは非同期に発行する、付記1に記載のコントローラ。[付記3]前記インピーダンス制御コマンド発行部は、前記セルフリフレッシュモード以外の期間に、前記インピーダンス制御コマンドを前記同期信号に同期させて発行する、付記2に記載のコントローラ。[付記4]更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、前記同期信号発行部は、前記同期信号を前記第1及び第2の半導体装置に共通に供給する、付記1乃至3のいずれかに記載のコントローラ。[付記5]前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、前記コマンド発行部は、前記インピーダンス制御コマンドを前記第1及び第2の半導体装置に共通に供給する、付記1乃至3のいずれかに記載のコントローラ。[付記6]更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、前記コントローラは、互いに異なる制御の第1及び第2の前記同期信号をそれぞれ対応する前記第1及び第2の半導体装置に供給し、且つ、互いに異なる制御の第1及び第2の前記インピーダンス制御コマンドをそれぞれ対応する前記第1及び第2の半導体装置に供給する、付記1乃至3のいずれかに記載のコントローラ。[付記7]前記コントローラは、第1及び第2の動作モードを備え、前記インピーダンス制御コマンド発行部は、第1の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行せず、第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、付記1乃至6のいずれかに記載のコントローラ。[付記8]前記コントローラは、第1及び第2の動作モードを備え、前記コマンド発行部は、更に、所定の周波数を有する同期信号を発行する同期信号発行部と、を備え、前記第1の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記同期信号を停止し或いはその周波数を変更し、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記所定の周波数を変更せずに前記同期信号を発行し続ける、付記1乃至6のいずれかに記載のコントローラ。[付記9]前記コントローラは、第1及び第2の動作モードを備え、前記コマンド発行部は、更に、前記半導体装置に、前記記憶セルへのアクセスを行わせる第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記第2のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第1の時間に、前記第2のコマンド又は前記インピーダンス制御コマンドを発行し、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第1の時間よりも早い第2の時間に、前記第2のコマンド又は前記インピーダンス制御コマンドを発行する、付記1乃至8のいずれかに記載のコントローラ。[付記10]前記コントローラは、第1及び第2の動作モードを備え、前記サブコマンド発行部は、更に、前記半導体装置に、前記記憶セルへのアクセスを行わせる第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第3の時間に、前記第1のコマンドを発行し、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第3の時間よりも早い第4の時間に、前記第1のコマンドを発行する、付記1乃至9のいずれかに記載のコントローラ。[付記11]前記サブコマンド発行部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数を、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と一致させる、付記1乃至10のいずれかに記載のコントローラ。[付記12]前記サブコマンド発行部は、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記1乃至11のいずれかに記載のコントローラ。[付記13]前記サブコマンド発行部は、更に、前記半導体装置を、パワーダウンモードにエントリさせるパワーダウンコマンドと、前記パワーダウンモードからイグジットさせるパワーダウンイグジットコマンドと、前記記憶データへのアクセスを行わせる第1のコマンドと、前記データ端子から前記記憶データを出力させる第2のコマンドと、を発行し、前記セルフリフレッシュイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間と等しく、前記セルフリフレッシュイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間と等しい、付記11又は12に記載のコントローラ。[付記14]更に、所定の周波数を有する同期信号を発行する同期信号発行部を備え、前記同期信号発行部は、前記セルフリフレッシュモードの少なくとも一部の期間中に前記同期信号を停止、または前記所定の周波数を変更する、付記1乃至3のいずれかに記載のコントローラ。[付記15]前記コマンド発行部は、更に、前記半導体装置を前記第1又は第2の動作モードに設定するモードレジスタ設定コマンドを発行する、付記7乃至10のいずれかに記載のコントローラ。[付記16]前記セルフリフレッシュコマンドと共に前記第1又は第2の動作モードを定義する付加信号を発行する、付記7乃至10のいずれかに記載のコントローラ。[付記17]更に、前記記憶データのアドレスを指定するアドレス処理部を備え、前記データ処理部または前記アドレス処理部が前記付加信号を発行する、付記16に記載のコントローラ。さらに、本発明によるコントローラの制御方法は、以下の特徴を有している。[付記18]記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードを有する半導体装置に対し、前記セルフリフレッシュモードにエントリさせるセルフリフレッシュコマンドを発行し、前記セルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンドを発行し、前記記憶データのリフレッシュを実行するオートリフレッシュコマンドを発行し、少なくとも前記セルフリフレッシュモードの期間に、前記記憶データを前記半導体装置の外部へ出力させるデータ端子のインピーダンスを制御するインピーダンス制御コマンドを発行する、ことを特徴とするコントローラの制御方法。[付記19]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に発行し、前記コントローラは、前記セルフリフレッシュモードの期間に、前記外部同期信号とは非同期に前記インピーダンス制御コマンドを発行する、付記18に記載のコントローラの制御方法。[付記20]前記コントローラは、前記セルフリフレッシュモード以外の期間に、前記外部同期信号に同期して前記インピーダンス制御コマンドを発行する、付記19に記載のコントローラの制御方法。[付記21]前記コントローラは、更に、前記半導体装置を第1又は第2の動作モードに設定し、前記コントローラは、前記半導体装置が前記セルフリフレッシュモード以外の期間においては、所定の周波数を有する外部同期信号を前記半導体装置に連続的に発行し、前記半導体装置を前記第1の動作モードに設定させている場合には、前記セルフリフレッシュモードの期間に前記外部同期信号の発行を停止し或いはその周波数を変更し、前記半導体装置を前記第2の動作モードに設定させている場合には、前記セルフリフレッシュモードにエントリの期間中であっても前記外部同期信号を停止せずに同一の周波数で発行し続ける、付記18乃至20のいずれかに記載のコントローラの制御方法。[付記22]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記半導体装置を第1又は第2の動作モードに設定し、前記第2のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、前記半導体装置を前記第1の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の第1の時間に、第2のコマンド又は前記インピーダンス制御コマンドを発行し、前記半導体装置が前記第2の動作モードに設定されている場合には、前記セルフリフレッシュイグジットコマンドを発行した後の前記第1の時間よりも早い第2の時間に、前記第2のコマンド又は前記インピーダンス制御コマンドを発行する、付記18乃至21のいずれかに記載のコントローラの制御方法。[付記23]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記半導体装置を第1又は第2の動作モードに設定し、前記第1のコマンドが最も早く発行できる時間として、前記半導体装置を前記第1の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の第3の時間に、第1のコマンドを発行し、前記半導体装置を前記第2の動作モードに設定している場合には、前記セルフリフレッシュイグジットコマンドを発行した後の前記第3の時間よりも早い第4の時間に、前記第1のコマンドを発行する、付記18乃至20のいずれかに記載のコントローラの制御方法。[付記24]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドを発行した後の第5の時間に、前記第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドを発行した後の第6の時間に、前記第1のコマンドを発行し、前記第5及び第6の時間は、同一の時間長である、付記18乃至23のいずれかに記載のコントローラの制御方法。[付記25]前記コントローラは、更に、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記24に記載の情報処理システムの制御方法。さらに、本発明による情報システムの制御方法は、以下の特徴を有している。[付記26]コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、並びにインピーダンス制御コマンドを、それぞれ半導体装置へ発行し、前記半導体装置は、前記セルフリフレッシュコマンドに対応して、メモリセルアレイが含む記憶セルに記憶された記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、前記セルフリフレッシュイグジットコマンドに対応して、前記セルフリフレッシュモードからイグジットし、前記オートフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、前記インピーダンス制御コマンドに対応して、前記記憶データを外部へ出力するデータ端子のインピーダンスを制御し、前記コントローラは、少なくとも前記セルフリフレッシュモードの期間に前記インピーダンス制御コマンドを発行する、ことを特徴とする情報処理システムの制御方法。[付記27]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置は、前記セルフリフレッシュモードの期間に前前記外部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記26に記載の情報処理システムの制御方法。[付記28]前記コントローラは、更に、前記半導体装置を前記セルフリフレッシュモードにエントリさせていない期間において、前記インピーダンス制御信号を発行し、前記半導体装置は、前記セルフリフレッシュモード以外の期間に、前前記外部同期信号に同期して前記データ端子のインピーダンスを制御する、付記27に記載の情報処理システムの制御方法。[付記29]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置へ発行し、前記半導体装置を第1又は第2の動作モードに設定し、前記第1の動作モードにおいて、前記セルフリフレッシュモードの期間に前記外部同期信号を停止し或いはその周波数を変更し、前記第2の動作モードにおいて、前記セルフリフレッシュモードの期間に前記所定の周波数を変更せずに前記外部同期信号を発行し続ける、付記26乃至28のいずれかに記載の情報処理システムの制御方法。[付記30]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記半導体装置を第1又は第2の動作モードに設定し、前記第2のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、前記第2のコマンド又は前記インピーダンス制御コマンドが最も早く発行できる時間として、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第1の時間に、前記第2のコマンド又は前記インピーダンス制御コマンドを発行し、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第1の時間よりも早い第2の時間に、前記第2のコマンド又は前記インピーダンス制御コマンドを発行し、前記半導体装置は、前記第2のコマンドに対応して、前記データ端子から前記記憶データを出力する、付記26乃至29のいずれかに記載の情報処理システムの制御方法。[付記31]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、及び前記データ端子から前記記憶データを出力させる第2のコマンドを、それぞれ前記半導体装置へ発行し、前記半導体装置を第1又は第2の動作モードに設定し、前記第1のコマンドが最も早く発行できる時間として、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の第3の時間に、前記第1のコマンドを発行し、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後の前記第3の時間よりも早い第4の時間に、前記第1のコマンドを発行し、前記半導体装置は、前記第1のコマンドに対応して、前記記憶セルをアクセスする、付記26乃至30のいずれかに記載の情報処理システムの制御方法。[付記32]前記コントローラは、更に、前記記憶セルへのアクセスを行う第1のコマンド、パワーダウンコマンド、及びパワーダウンイグジットコマンドを、それぞれ前記半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドを発行した後の第5の時間に、前記第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドを発行した後の第6の時間に、前記第1のコマンドを発行し、前記第5及び第6の時間は、同一の時間長であり、前記半導体装置は、前記第1のコマンドに対応して、前記記憶セルをアクセスし、前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、前記第1のコマンドを受信して、前記記憶セルへのアクセスを実行する、付記26乃至30のいずれかに記載の情報処理システムの制御方法。[付記33]前記コントローラは、更に、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応する前記セルフリフレッシュコマンド及び前記オートリフレッシュコマンドを発行する、付記32に記載の情報処理システムの制御方法。[付記34]前記コントローラは、更に、前記セルフリフレッシュモードの期間に所定の周波数を有する外部同期信号を前記半導体装置に発行し、前記半導体装置は、前記セルフリフレッシュモードの期間に、前記外部同期信号が供給される第1の入力バッファ回路及びその出力信号が供給され内部同期信号を生成するDLL回路を、互いに連動して間欠的に活性化させる、付記26乃至30のいずれかに記載の情報処理システムの制御方法。[付記35]前記半導体装置は、前記セルフリフレッシュモードの期間に、前記DLL回路を間欠的に活性させながらその都度更新される前記DLL回路が有する遅延量に関連する保持情報を維持する、付記34に記載の情報処理システムの制御方法。[付記36]前記半導体装置は、前記オートリフレッシュコマンドに対応して、前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュし、前記セルフリフレッシュモードの期間において、外部とは非同期な第1の周期毎にアドレスを変えて前記n個よりも少ないm個のメモリセルの記憶データをリフレッシュする、付記26乃至28のいずれかに記載の情報処理システムの制御方法。[付記37]前記コントローラは、更に、前記半導体装置を第1又は第2の動作モードに設定し、前記半導体装置は、前記第1の動作モードに設定されている場合には、前記セルフリフレッシュモード期間中に、前記第1の周期よりも長く外部とは非同期な第2の周期毎に前記n個のメモリセルをリフレッシュし、前記第2の動作モードに設定されている場合には、前記セルフリフレッシュモード期間中に、前記第1の周期毎にアドレスを変えて前記m個のメモリセルの記憶データをリフレッシュする、付記36に記載の情報処理システムの制御方法。[付記38]前記コントローラは、更に、前記セルフリフレッシュモードの少なくとも一部の期間に所定の周波数を有する外部同期信号を前記半導体装置に発行し、前記半導体装置は、前記オートリフレッシュコマンドに同期して、第1の時間で前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュし、前記セルフリフレッシュコマンドに同期して、前記第1の時間で前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュするとともに、前記セルフリフレッシュモードにエントリし、前記セルフリフレッシュモードに対応して、前記外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路を一時的に所定時間活性化させ、これにより前記DLL回路が有する遅延量に関連する保持情報を更新する、付記26乃至28のいずれかに記載の情報処理システムの制御方法。[付記39]前記半導体装置は、前記セルフリフレッシュコマンドまたは前記セルフリフレッシュイグジットコマンドに同期して前記DLL回路を一時的に所定時間活性化する、付記26乃至28のいずれかに記載の情報処理システムの制御方法。[付記40]前記コントローラは、更に、前記半導体装置を第1又は第2の動作モードに設定し、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に前記外部同期信号を発行せず、前記第2の動作モードにおいては、前記セルフリフレッシュモードの少なくとも一部の期間に前記外部同期信号を発行し、前記半導体装置は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第1の時間でn個のメモリセルをリフレッシュするセットを、外部とは非同期に周期的に繰り返し、前記第2の動作モードにおいては、前記セルフリフレッシュコマンドに同期して、前記セットを一回実行する、付記39に記載の情報処理システムの制御方法。[付記41]前記半導体装置は、前記第1の動作モードにおいては、前記セルフリフレッシュコマンドに応答して前記DLL回路が有する遅延量に関連する前記保持情報をリセットし、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路を活性化させ、前記第2の動作モードにおいては、前記セルフリフレッシュコマンドに応答して前記保持情報をリセットせずに維持し、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路を活性化させ前記保持情報を更新する、付記39又は40に記載の情報処理システムの制御方法。さらに、本発明による半導体装置は、以下の特徴を有している。[付記42]所定の周波数を有する外部同期信号が外部から供給される第1の入力バッファ回路と、前記第1の入力バッファ回路に供給された前記外部同期信号に基づいて、位相制御された内部同期信号を生成するDLL回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを、前記内部同期信号に同期してデータ端子から外部へ出力する出力バッファ回路と、前記データ端子のインピーダンスを制御するインピーダンス制御信号が、外部から供給される第2の入力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、セルフリフレッシュコマンドに応答して前記記憶データのリフレッシュを実行するセルフリフレッシュモードにエントリし、オートリフレッシュコマンドに対応して、前記記憶データのリフレッシュを実行し、セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記データ端子のインピーダンスを制御する、ことを特徴とする半導体装置。[付記43]前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号及び前記内部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記42に記載の半導体装置。[付記44]前記セルフリフレッシュモード以外の期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は内部同期信号に同期して前記データ端子のインピーダンスを制御する、付記42又は43に記載の半導体装置。[付記45]更に、前記第2の入力バッファ回路の出力信号を前記第1の入力バッファ回路の出力信号に同期してラッチするラッチ回路を備え、前記ラッチ回路は、前記セルフリフレッシュモードの期間においてはバイパスされる、付記42乃至44のいずれかに記載の半導体装置。[付記46]更に、第1の入力ノードに前記ラッチ回路の出力信号が供給され、第2の入力ノードに前記第2の入力バッファ回路の出力信号が供給され、前記第1及び第2の入力ノードのいずれか一方が出力ノードに接続されるスイッチ回路を備え、前記セルフリフレッシュモードにエントリしている期間においては、前記スイッチ回路の前記第2の入力ノードが前記出力ノードに接続される、付記45に記載の半導体装置。[付記47]前記セルフリフレッシュモードにエントリ以外の期間においては、前記スイッチ回路の前記第1の入力ノードが前記出力ノードに接続される、付記45又は46に記載の半導体装置。[付記48]前記半導体装置は、更に、第1及び第2の動作モードを備え、前記アクセス制御回路は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を非活性化させ、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を活性化させる、付記42乃至47のいずれかに記載の半導体装置。[付記49]更に、前記第2の入力バッファ回路の出力信号を前記第1の入力バッファ回路の出力信号に同期してラッチするラッチ回路を備え、前記アクセス制御回路は、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に前記ラッチ回路がバイパスされる、付記48に記載の半導体装置。[付記50]前記アクセス制御回路は、前記セルフリフレッシュモードの期間においては、前記外部同期信号とは非同期に前記記憶データのリフレッシュを周期的に実行し、前記セルフリフレッシュモードの期間に、前記第1の入力バッファ回路及び前記DLL回路を互いに連動して間欠的に活性化させる、付記42乃至49のいずれかに記載の半導体装置。[付記51]前記アクセス制御回路は、前記オートリフレッシュコマンドに応答して前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュし、前記セルフリフレッシュモードの期間において、外部とは非同期な第1の周期毎にアドレスを変えて前記n個よりも少ないm個のメモリセルの記憶データをリフレッシュする、付記42乃至50のいずれかに記載の半導体装置。[付記52]前記アクセス制御回路は、前記オートリフレッシュコマンドに同期して、第1の時間で前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュし、前記セルフリフレッシュコマンドに同期して、前記第1の時間で前記メモリセルアレイに含まれるn個のメモリセルの記憶データをリフレッシュするとともに、前記セルフリフレッシュモードにエントリし、前記セルフリフレッシュモードに対応して、前記外部同期信号に基づいて位相制御された内部同期信号を生成するDLL回路を一時的に所定時間活性化させ、これにより前記DLL回路が有する遅延量に関連する保持情報を更新する、付記42乃至49のいずれかに記載の半導体装置。[付記53]前記アクセス制御回路は、前記セルフリフレッシュモードの期間は、前記第1の入力バッファ回路を非活性化させる、付記42乃至49のいずれかに記載に記載の半導体装置。[付記54]前記アクセス制御回路は、前記セルフリフレッシュモードにエントリしているか否かにかかわらず、前記第2の入力バッファ回路を活性化させる、付記53に記載に記載の半導体装置。[付記55]前記半導体装置は、外部から供給されるモードレジスタ設定コマンドによって前記第1又は第2の動作モードに設定される、付記48又は49に記載の半導体装置。[付記56]前記半導体装置は、前記セルフリフレッシュコマンドと共に外部から供給される付加信号によって前記第1又は第2の動作モードに設定される、付記48又は49に記載の半導体装置。"