"第1および第2の素子領域を有する半導体基板と、前記第1の素子領域に形成された論理素子と、前記第2の素子領域に形成されたメモリ素子と、前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、を備え、前記論理素子は、前記第1の素子領域において相互に隣接して形成された第1および第2のnチャネルMOSトランジスタを含み、前記第1のnチャネルMOSトランジスタは、第1のゲート高さおよび第1のゲート長を有する第1のゲート電極と、前記第1のゲート電極の側壁面に形成された第1の側壁絶縁膜と、を含み、前記第2のnチャネルMOSトランジスタは、前記第1のゲート高さおよび前記第1のゲート長を有する第2のゲート電極と、前記第2のゲート電極の側壁面に形成された第2の側壁絶縁膜と、を含み、前記第1および第2のゲート電極は、前記第1の素子領域において第1の間隔を有し、前記論理素子はさらに、前記第1の素子領域において前記第1および第2のゲート電極を、前記第1および第2の側壁絶縁膜を含めて第1の膜厚で覆う第1の引張応力膜と、前記第1の素子領域において前記第1の引張応力膜を前記第2の膜厚で覆う第2の引張応力膜と、を含み、前記メモリ素子は、前記第2の素子領域において相互に隣接して形成された第3および第4のnチャネルMOSトランジスタを含み、前記第3のnチャネルMOSトランジスタは、第2のゲート高さおよび前記第1のゲート長よりも長い第2のゲート長を有する第3のゲート電極と、前記第3のゲート電極の側壁面に形成された第3の側壁絶縁膜と、を含み、前記第4のnチャネルMOSトランジスタは、前記第2のゲート高さおよび前記第2のゲート長を有する第4のゲート電極と、前記第4のゲート電極の側壁面に形成された第4の側壁絶縁膜と、を含み、前記第3および第4のゲート電極は、前記第2の素子領域において前記第1の間隔を有し、前記第2の引張応力膜は前記第2の素子領域において、前記第3および第4のゲート電極を、前記第3および第4の側壁絶縁膜を含めて前記第2の膜厚で覆い、前記第1および第2のゲート電極の間において、前記第2の引張応力膜のうち、前記第1の側壁絶縁膜に設けられた第1の部分と前記第2の引張応力膜のうち、前記第2の側壁絶縁膜に設けられた第2の部分とは、最も近接した部分において第1の距離で相互に隔てられており、前記第3および第4のゲート電極の間において、前記第2の引張応力膜のうち、前記第3の側壁絶縁膜に設けられた第3の部分と前記第2の引張応力膜のうち、前記第4の側壁絶縁膜に設けられた第4の部分とは、最も近接した部分において第2の距離で相互に隔てられており、前記第1のゲート高さを前記第1の距離で割った第1のアスペクト比と、前記第2のゲート高さを前記第2の距離で割った第2のアスペクト比とは略等しいことを特徴とする半導体装置。前記第2のアスペクト比は、前記第2の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項1記載の半導体装置。前記第1および第2のアスペクト比は3.3を超えないことを特徴とする請求項1または2記載の半導体装置。前記第2の膜厚は前記第1の膜厚よりも小さいことを特徴とする請求項1~3のうち、いずれか一項記載の半導体装置。前記第1の素子領域において前記第1のnチャネルMOSトランジスタの一の拡散領域は、前記第2のnチャネルMOSトランジスタと共有されており、前記第2の素子領域において前記第3のnチャネルMOSトランジスタの一の拡散領域は、前記第2のnチャネルMOSトランジスタと共有されていることを特徴とする請求項1~4記載の半導体装置。半導体基板の第1の素子領域に、第1のゲート電極を有する第1のnチャネルMOSトランジスタおよび第2のゲート電極を有するnチャネルMOSトランジスタを、互いに隣接して第1のゲート長および第1のゲート高さで形成し、また前記半導体基板の第2の素子領域に、第3のゲート電極を有する第3のnチャネルMOSトランジスタおよび第4の電極を有する第4のnチャネルMOSトランジスタを、互いに隣接して前記第1のゲート長より長い第2のゲート長と前記第1のゲート高さと同じ第2のゲート高さで形成する工程と、前記第1および第2の素子領域にわたり第1の引張応力膜を、前記第1の素子領域においては前記第1および第2のゲート電極を覆って、また前記第2の素子領域においては前記第3および第4のゲート電極を覆って、第1の膜厚で形成する工程と、前記第1の引張応力膜を、前記第2の素子領域において選択的に除去する工程と、前記第1および第2の素子領域にわたり第2の引張応力膜を、前記第1の素子領域においては前記第1の引張応力膜を覆って、また前記第2の素子領域においては前記第3および第4のゲート電極を覆って、第2の膜厚で形成する工程と、前記第1および第2の素子領域にわたり、前記第2の引張応力膜上に層間絶縁膜を形成し、前記第1の素子領域においては前記第1および第2のnチャネルMOSトランジスタを埋め込み、前記第2の素子領域においては前記第3および第4のnチャネルMOSトランジスタを埋め込む工程と、を含み、前記第1および第2のゲート電極の間において、前記第2の引張応力膜のうち、前記第1の側壁絶縁膜に設けられた第1の部分と前記第2の引張応力膜のうち、前記第2の側壁絶縁膜に設けられた第2の部分とは、最も近接した部分において第1の距離で相互に隔てられており、前記第3および第4のゲート電極の間において、前記第2の引張応力膜のうち、前記第3の側壁絶縁膜に設けられた第3の部分と前記第2の引張応力膜のうち、前記第4の側壁絶縁膜に設けられた第4の部分とは、最も近接した部分において第2の距離で相互に隔てられており、前記第1の引張応力膜の第1の膜厚と前記第2の引張応力膜の第2の膜厚とは、前記第1のゲート高さを前記第1の距離で割った第1のアスペクト比と、前記第2のゲート高さを前記第2の距離で割った第2のアスペクト比とは略等しくなるように設定されることを特徴とする半導体装置の製造方法。前記第2のアスペクト比は、前記第2の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項6記載の半導体装置の製造方法。前記第1および第2のアスペクト比は3.3を超えないことを特徴とする請求項6または7記載の半導体装置の製造方法。前記第1の素子領域において前記第1のnチャネルMOSトランジスタの一の拡散領域は、前記第2のnチャネルMOSトランジスタと共有されており、前記第2の素子領域において前記第3のnチャネルMOSトランジスタの一の拡散領域は、前記第2のnチャネルMOSトランジスタと共有されていることを特徴とする請求項6~8のうち、いずれか一項記載の半導体装置の製造方法。今日、このような超微細化超高速半導体装置では、微細化によるゲート長の短縮に伴い半導体基板上において隣接するゲート電極とゲート電極の間隔、すなわちピッチも減少し、十分な膜厚の応力膜を形成するのが困難になりつつある。図1は、高速論理回路などに使われる、従来の引張り応力膜を有するMOSトランジスタの例を示す。図1を参照するに、シリコン基板11上には素子分離領域11Iにより素子領域11Aが画成されており、前記素子領域11Aにはn型ウェル11NWが形成されている。前記素子領域11Aにはそれぞれのゲート絶縁膜12Aおよび12Bを介して第1のゲート電極13Aと第2のゲート電極13Bとが、互いに平行に形成されており、前記素子領域11A中、前記ゲート電極13Aの一方にはn型のソースエクステンション領域11aが、また他方にはn型のドレインエクステンション領域11bが形成されている。また前記素子領域11A中、前記ゲート電極13Bの一方にはn型のソースエクステンション領域11cが、また他方にはn型のドレインエクステンション領域11dが形成されている。図示の例では前記ソースエクステンション領域11aは前記ゲート電極13Aの、前記ゲート電極13Bから遠い側に形成されており、前記ドレインエクステンション領域11bは前記ゲート電極13Aの、前記ゲート電極13Bに近い側に形成されている。また前記ソースエクステンション領域11cは前記ゲート電極13Bの、前記ゲート電極13Aに近い側に形成されており、前記ドレインエクステンション領域11dは前記ゲート電極13Bの、前記ゲート電極13Aから遠い側に形成されている。前記ゲート電極13Aの相対向する側壁面には側壁絶縁膜13WAが形成されており、また前記ゲート電極13Bの相対向する側壁面には側壁絶縁膜13WBが形成されている。さらに前記素子領域11Aには、前記ゲート電極13A直下のチャネル領域11CAから見て前記側壁絶縁膜13WAのそれぞれの外側に、前記ソースエクステンション領域11aに部分的に重畳してn型のソース領域11eが、また前記ドレインエクステンション領域11bに部分的に重畳してn型のドレイン領域11fが形成されている。同様に前記素子領域11Aには、前記ゲート電極13B直下のチャネル領域11CBから見て前記側壁絶縁膜13WBのそれぞれの外側に、前記ソースエクステンション領域11cに部分的に重畳してn型のソース領域11gが、また前記ドレインエクステンション領域11dに部分的に重畳してn型のドレイン領域11hが形成されている。ここで前記ソース領域11eは前記チャネル領域11CAに対し前記チャネル領域11CBとは反対の側に形成されており、またドレイン領域11hは前記チャネル領域11CBに対し前記チャネル領域11CAとは反対の側に形成されている。また前記ドレイン領域11fおよびソース領域11gは同一のn型拡散領域よりなり、ゲート電極13Aを有するトランジスタとゲート電極13Bを有するトランジスタにより共有されている。図1の構成では、さらに前記ソース領域11e、ドレイン領域11f従ってソース領域11g、ドレイン領域11h、ゲート電極13Aおよび13B上にシリサイド層11Sがそれぞれ形成され、さらに前記シリコン基板11上には前記ゲート電極13A,13Bおよびそれぞれの側壁絶縁膜13WA,13WBを覆って、引張り応力を蓄積した引張り応力膜14が形成されている。前記引張応力膜14は前記ゲート電極13A,13Bを前記シリコン基板11の表面に押圧するように作用し、前記チャネル領域11CA,11CBに、ゲート長方向に一軸性引張応力が作用した場合と同様の歪みを誘起する。このような歪みによりシリコンのバンド構造が前記チャネル領域11CA,11CBにおいて変形し、電子のゲート長方向への移動度が向上する。さらに前記シリコン基板11上には前記引張り応力膜14を覆って層間絶縁膜15が形成されている。このような構造の半導体装置において微細化が進みゲート電極13Aとゲート電極13Bの間の距離Dが短縮されると、前記引張り応力膜14のうち、図中に距離Lで示すゲート電極13Aおよびゲート電極13Bを覆って相対向する部分の間隔も減少し、前記引張り応力膜14を覆って層間絶縁膜15を形成した場合、このようなゲート電極13Aとゲート電極13Bの間において、図1中に破線で示すように埋め込み不良によるボイド15xが発生する恐れがある。このため、前記引張応力膜14を十分な膜厚で形成することが困難になる。このようなボイド15xはゲート電極13A,13Bに沿って延在する傾向があるため、前記層間絶縁膜15中に前記ドレイン領域11fに対応してコンタクトホールを形成し、これをタングステンWなどの導体で充填した場合、形成されるビアプラグがゲート電極13A,13Bに沿って拡がってしまい、隣接する半導体装置と短絡を生じるなどの不具合が生じる恐れがある。このため最近の例えばゲート長が28nmの世代の半導体装置などでは、前記引張応力膜14として膜厚が10nm以下の膜しか形成することができなくなっているが、これに伴い、応力印加による動作速度の向上もせいぜい2程度にとどまってしまうという問題が生じている。半導体装置は、第1および第2の素子領域を有する半導体基板と、前記第1の素子領域に形成された論理素子と、前記第2の素子領域に形成されたメモリ素子と、前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、を備え、前記論理素子は、前記第1の素子領域において相互に隣接して形成された第1および第2のnチャネルMOSトランジスタを含み、前記第1のnチャネルMOSトランジスタは、第1のゲート高さおよび第1のゲート長を有する第1のゲート電極と、前記第1のゲート電極の側壁面に形成された第1の側壁絶縁膜と、を含み、前記第2のnチャネルMOSトランジスタは、前記第1のゲート高さおよび前記第1のゲート長を有する第2のゲート電極と、前記第2のゲート電極の側壁面に形成された第2の側壁絶縁膜と、を含み、前記第1および第2のゲート電極は、前記第1の素子領域において第1の間隔を有し、前記論理素子はさらに、前記第1の素子領域において前記第1および第2のゲート電極を、前記第1および第2の側壁絶縁膜を含めて第1の膜厚で覆う第1の引張応力膜と、前記第1の素子領域において前記第1の引張応力膜を前記第2の膜厚で覆う第2の引張応力膜と、を含み、前記メモリ素子は、前記第2の素子領域において相互に隣接して形成された第3および第4のnチャネルMOSトランジスタを含み、前記第3のnチャネルMOSトランジスタは、第2のゲート高さおよび前記第1のゲート長よりも長い第2のゲート長を有する第3のゲート電極と、前記第3のゲート電極の側壁面に形成された第3の側壁絶縁膜と、を含み、前記第4のnチャネルMOSトランジスタは、前記第2のゲート高さおよび前記第2のゲート長を有する第4のゲート電極と、前記第4のゲート電極の側壁面に形成された第4の側壁絶縁膜と、を含み、前記第3および第4のゲート電極は、前記第2の素子領域において前記第1の間隔を有し、前記第2の引張応力膜は前記第2の素子領域において、前記第3および第4のゲート電極を、前記第3および第4の側壁絶縁膜を含めて前記第2の膜厚で覆い、前記第1および第2のゲート電極の間において、前記第2の引張応力膜のうち、前記第1の側壁絶縁膜に設けられた第1の部分と前記第2の引張応力膜のうち、前記第2の側壁絶縁膜に設けられた第2の部分とは、最も近接した部分において第1の距離で相互に隔てられており、前記第3および第4のゲート電極の間において、前記第2の引張応力膜のうち、前記第3の側壁絶縁膜に設けられた第3の部分と前記第2の引張応力膜のうち、前記第4の側壁絶縁膜に設けられた第4の部分とは、最も近接した部分において第2の距離で相互に隔てられており、前記第1のゲート高さを前記第1の距離で割った第1のアスペクト比と、前記第2のゲート高さを前記第2の距離で割った第2のアスペクト比とは略等しい。他の側面によれば半導体装置の製造方法は、半導体基板の第1の素子領域に、第1のゲート電極を有する第1のnチャネルMOSトランジスタおよび第2のゲート電極を有するnチャネルMOSトランジスタを、互いに隣接して第1のゲート長および第1のゲート高さで形成し、また前記半導体基板の第2の素子領域に、第3のゲート電極を有する第3のnチャネルMOSトランジスタおよび第4の電極を有する第4のnチャネルMOSトランジスタを、互いに隣接して前記第1のゲート長より長い第2のゲート長と前記第1のゲート高さと同じ第2のゲート高さで形成する工程と、前記第1および第2の素子領域にわたり第1の引張応力膜を、前記第1の素子領域においては前記第1および第2のゲート電極を覆って、また前記第2の素子領域においては前記第3および第4のゲート電極を覆って、第1の膜厚で形成する工程と、前記第1の引張応力膜を、前記第2の素子領域において選択的に除去する工程と、前記第1および第2の素子領域にわたり第2の引張応力膜を、前記第1の素子領域においては前記第1の引張応力膜を覆って、また前記第2の素子領域においては前記第3および第4のゲート電極を覆って、第2の膜厚で形成する工程と、前記第1および第2の素子領域にわたり、前記第2の引張応力膜上に層間絶縁膜を形成し、前記第1の素子領域においては前記第1および第2のnチャネルMOSトランジスタを埋め込み、前記第2の素子領域においては前記第3および第4のnチャネルMOSトランジスタを埋め込む工程と、を含み、前記第1および第2のゲート電極の間において、前記第2の引張応力膜のうち、前記第1の側壁絶縁膜に設けられた第1の部分と前記第2の引張応力膜のうち、前記第2の側壁絶縁膜に設けられた第2の部分とは、最も近接した部分において第1の距離で相互に隔てられており、前記第3および第4のゲート電極の間において、前記第2の引張応力膜のうち、前記第3の側壁絶縁膜に設けられた第3の部分と前記第2の引張応力膜のうち、前記第4の側壁絶縁膜に設けられた第4の部分とは、最も近接した部分において第2の距離で相互に隔てられており、前記第1の引張応力膜の第1の膜厚と前記第2の引張応力膜の第2の膜厚とは、前記第1のゲート高さを前記第1の距離で割った第1のアスペクト比と、前記第2のゲート高さを前記第2の距離で割った第2のアスペクト比とは略等しくなるように設定される。本発明によれば、高速動作が要求される論理素子のnチャネルMOSトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。[第1の実施形態]図2は、第1の実施形態によるメモリ素子とロジック素子を集積化した半導体装置50の概略的構成を示す平面図である。図2を参照するに、前記半導体装置50は素子分離領域21Iを有するシリコン基板21上に形成されており、前記素子分離領域21I中にはメモリとしてSRAM20の素子領域と、ロジック素子としてCMOS素子60の素子領域とが画成されている。図3Aは、前記SRAM20の1メモリセル分のレイアウトを示す平面図、図3Bは図3A中、線A-A’に沿った断面図、図3Cは図3A中、線B-B’に沿った断面図である。また図4は前記SRAM20の等価回路図を示す。先に図4の等価回路図を参照するに、前記SRAM20はpチャネルMOSトランジスタよりなる第1のロードトランジスタLT1とnチャネルMOSトランジスタよりなる第1のドライバトランジスタDT1を直列接続した第1のCMOSインバータI1と、pチャネルMOSトランジスタよりなる第2のロードトランジスタLT2とnチャネルMOSトランジスタよりなる第2のドライバトランジスタLD2を直列接続した第2のCMOSインバータI2とよりなるフリップフロップ回路FFを含み、前記第1のロードトランジスタLT1と第1のドライバトランジスタDT1を接続する接続ノードN1は、nチャネルMOSトランジスタよりなりワードラインWLにより制御される第1のトランスファトランジスタTF1を介して第1のビットラインBLに接続される。同様に、前記第2のロードトランジスタLT2と第1のドライバトランジスタDT2を接続する接続ノードN2は、nチャネルMOSトランジスタよりなりワードラインWLにより制御される第2のトランスファトランジスタTF2を介して、前記第1のビットラインの相補的ビットライン/BLに接続される。次に図3Aの平面図を参照するに、前記SRAM20はSTI型の素子分離領域21Iが形成されたp型シリコン基板21上に形成されており、前記素子分離領域21Iには、前記p型シリコン基板21上をビット線方向BL、すなわち列方向に連続的に、かつ相互に平行に、かつ離間して延在する第1および第2のp型活性領域21A1,21A2が画成されている。また前記素子分離領域21Iには前記第1および第2のp型活性領域21A1,21A2の間に、ビット線方向BLに限られた距離だけ互いに平行に延在する第3および第4のn型活性領域21B1,21B2が、前記n型活性領域21B1が前記p型活性領域21A1と前記n型活性領域21B2の間に位置するように、さらに前記n型活性領域21B2が前記p型活性領域21A2と前記n型活性領域21B1の間に位置するように、画成されている。図3A中、破線は一つのメモリセル20Lの境界を示すが、前記活性領域21A1上にはかかるメモリセルの境界の一方の交点の近傍に、第1の電源電圧Vssを供給される電源コンタクトV1が、また他方の交点にビット線BLに接続されるビットラインコンタクトV2が形成されている。また前記活性領域21A2上には前記電源コンタクトV1に対して点対称な位置に、前記電源電圧Vssを供給される電源コンタクトV3が、また前記ビットラインコンタクトV2に対して点対称な位置に、前記ビット線BLに対し相補的なビット線/BLに接続されるビットラインコンタクトV4が形成されている。ただし前記ビアコンタクトV1は、前記活性領域21A1から左方に延在する延在部21a1に形成され、左隣のメモリセルと共有されている。同様に前記ビアコンタクトV3は、前記活性領域21A2から右方に延在する延在部21a2に形成され、右隣のメモリセルと共有されている。さらに前記活性領域21B1には、前記メモリセルの境界との交点に対応して、第2の電源電圧Vddを供給される電源コンタクトV5が形成されており、また前記活性流域21B2には、前記電源コンタクトV5に対して点対称な位置に前記電源電圧Vddを供給される電源コンタクトV6が形成されている。前記活性領域21A1上には、前記電源コンタクトV1とビット線コンタクトV2の間に図4のドライバトランジスタDT1とトランスファトランジスタTF1とが順次形成されており、前記ドライバトランジスタDT1のゲート電極21G1が、前記活性領域21B1を横切ってワード線方向、すなわち行方向に前記活性領域21B2に向かって延在し、前記活性領域21B2の端にビアコンタクトV7において接続されている。その際、前記活性領域21B1とゲート電極21G1の交点には、前記SRAM20のロードトランジスタLT1が形成される。同様に前記活性領域11A2上には、前記電源コンタクトV3とビット線コンタクトV4の間に図4のドライバトランジスタDT2とトランスファトランジスタTF2とが順次形成されており、前記ドライバトランジスタDT2のゲート電極21G2が、前記活性領域21B2を横切ってワード線方向、すなわち行方向に前記活性領域21B1に向かって延在し、前記活性領域21B1の端にビアコンタクトV8において接続されている。その際、前記活性領域21B2とゲート電極21G2の交点には、前記ロードトランジスタLT2が形成される。さらに前記活性領域21A1と活性領域21B1とは、前記トランジスタDT1とTF1の間のビアコンタクトV9を、前記活性領域21B1のうち前記トランジスタLT1に対して前記電源コンタクトV5とは反対の側に前記ビアコンタクトV8と並んで形成されるビアコンタクトV10に、前記ノードN1に対応する配線パタ―ンW1により接続され、これにより前記ロートトランジスタLT1とドライバトランジスタDT1とが、電源電圧Vddが供給される電源コンタクトV5と電源電圧Vssが供給される電源コンタクトV1との間で直列に接続される。同様に前記活性領域21A2と活性領域21B2とは、前記トランジスタDT2とTF2の間のビアコンタクトV11を、前記活性領域21B2のうち前記トランジスタLT2に対して前記電源コンタクトV6とは反対の側に前記ビアコンタクトV7と並んで形成されるビアコンタクトV12に、前記ノードN2に対応する配線パタ―ンW2により接続され、これにより前記ロートトランジスタLT2とドライバトランジスタDT2とが、電源電圧Vddが供給される電源コンタクトV6と電源電圧Vssが供給される電源コンタクトV3との間で直列に接続される。さらに前記トランスファトランジスタTF1のゲート電極21G3がワート線方向WL,すなわち行方向上、前記活性領域21B1とは反対の方向に延在し、前記メモリセルの境界においてワート線WLとワード線コンタクトV13において接続される。また前記トランスファトランジスタTF2のゲート電極21G4がワート線方向WL,すなわち行方向上、前記活性領域21B2とは反対の方向に延在し、前記メモリセルの境界においてワート線WLとワード線コンタクトV14において接続される。図4の等価回路図においてロードトランジスタLT1とLT2はpチャネルMOSトランジスタであり、シリコン基板21中のn型ウェルに形成されているのに対し、ドライバトランジスタDT1,DT2およびトランスファトランジスタTF1,TF2はnチャネルMOSトランジスタであり、前記シリコン基板21中のp型ウェルに形成されているのに注意すべきである。なお図3Aの平面図中、白抜きで示したビアコンタクトV7~V12は前記ゲート電極21G1~21G3に対応する配線層をそれぞれの活性領域に接続するビアコンタクトを示しており、黒で示したビアコンタクトV1~V6,V13,V14はより上層の、すなわちワードラインWL,ビットラインBLが形成される配線層への接続のためのビアコンタクトを示す。次に図3A中、線A-A’に沿ったSRAM20の断面について、図3Bを参照しながら説明する。図3Bの断面図を参照するに、前記線A-A’に沿った断面では、前記p型シリコン基板21の上部にp型ウェル21PWが形成されており、前記p型シリコン基板21上には前記ドライバトランジスタDT1のポリシリコンゲート電極21G1が、例えば35nm~45nmのゲート長GLMおよび50nm~100nmの高さで、ゲート絶縁膜21Gox1を介して形成されている。また前記p型ウェル21PW中には前記ポリシリコンゲート電極21G1の左右に、n型のソースエクステンション領域21aおよびn型のドレインエクステンション領域21bが形成されている。また同様に前記p型シリコン基板21上には前記トランスファトランジスタTF1のポリシリコンゲート電極21G3が、ゲート絶縁膜21Gox3を介して、同じく35nm~45nmのゲート長GLMおよび50nm~100nmの高さで形成されており、前記p型ウェル21PW中には前記ポリシリコンゲート電極21G3の左右に、n型のソースエクステンション領域21cおよびn型のドレインエクステンション領域21dが形成されている。ここでドレインエクステンション領域21bとソースエクステンション領域21cとは連続した一つのn型拡散領域により形成されている。前記ポリシリコンゲート電極21G1はその左右に側壁絶縁膜21SW1を、またポリシリコンゲート電極21G3はその左右に側壁絶縁膜21SW3を有しており、前記シリコン基板21中には前記ポリシリコンゲート電極21G1の左側、すなわちもう一方のポリシリコンゲート電極21G3から遠い側の側壁絶縁膜21SW1の外側に、n型のソース領域21eが、例えば40nm~60nmの深さに形成されている。また前記シリコン基板21中には前記ポリシリコンゲート電極21G1の右側、すなわちもう一方のポリシリコンゲート電極21G3に近い側の側壁絶縁膜21SW1の外側に、n型のドレイン領域21fが、同様に例えば40nm~60nmの深さに形成されている。また前記シリコン基板21中には前記ポリシリコンゲート電極21G3の左側、すなわちもう一方のポリシリコンゲート電極21G1に近い側で側壁面上の側壁絶縁膜21SW3の外側に、n型のソース領域21gが、前記ドレイン領域21fと同じn型の拡散領域により、同様に40nm~60nmの深さに形成されている。また前記シリコン基板21中には前記ポリシリコンゲート電極21G3の右側、すなわちもう一方のポリシリコンゲート電極21G1から遠い側で側壁絶縁膜21SW3の外側に、n型のドレイン領域21hが同様に40nm~60nmの深さに形成されている。前記ソース領域21e,ドレイン領域21g従ってソース領域21g、ドレイン領域21h、さらには前記ゲート電極21G1,21G2の露出表面上にはシリサイド膜21Sが形成されている。図3Bの構成では、さらに前記シリコン基板21上に、前記ポリシリコンゲート電極21G1および21G3を覆ってSiNなどよりなるエッチングストッパ膜22Sが連続的に形成されており、前記エッチングストッパ膜22S上に層間絶縁膜22が形成されている。前記エッチングストッパ膜22Sは、後で説明する第2の引張応力膜65と同じものである。また前記層間絶縁膜22は後で説明する層間絶縁膜66と同じものである。前記層間絶縁膜22には、前記ポリシリコンゲート電極21G1とポリシリコンゲート電極21G3の間に、前記ビアコンタクトV9に対応するビアプラグ22Cが、前記ドレイン領域21f、従ってソース領域21gに電気的にコンタクトして形成されている。さらに前記層間絶縁膜22には電源電圧Vssを供給する配線パタ―ン23Aにコンタクトして、前記ビアコンタクトV1を構成するビアプラグ22Aが、またビット線BLを構成する配線パタ―ン23Bにコンタクトして前記ビアコンタクトV13を構成するビアプラグ22Bが、それぞれ形成されている。前記ビアプラグ22Aは前記ドライバトランジスタDT1のソース領域21eに電気的にコンタクトし、前記ビアプラグ22Bは前記トランスファトランジスタTF1のドレイン領域21hに電気的にコンタクトする。次に図3A中、線B-B’に沿ったSRAM20の断面について、図3Cを参照しながら説明する。図3Cの断面図を参照するに、図示の線B-B’に沿った断面では前記p型シリコン基板21の上部にn型ウェル21NWが形成されており、前記ロードトランジスタLT1がかかるn型ウェル21NWに形成されている。より具体的には図3Cの断面では図3Bのゲート長が35nm~45nmで高さが50nm~100nmのゲート電極21G1がゲート絶縁膜21Gox1共々延在してロードトランジスタLT1のゲート電極を構成し、前記n型ウェル11NW中には前記ゲート電極G1の左右に、p型のソースエクステンション領域21iおよびp型のドレインエクステンション領域21iがそれぞれ形成されている。さらに前記ゲート電極21G1の左右の側壁面には側壁絶縁膜が前記図2Bの断面と同様に形成されており、前記ゲート電極21G1の左右には、前記側壁絶縁膜の外側にp型のソース領域21kおよびp型のドレイン領域21lが、例えば40nm~60nmの深さにそれぞれ形成されている。また図3Cの断面では素子分離絶縁膜11I上に前記ロードトランジスタLT2のゲート電極となるポリシリコンパタ―ン21G2がその下のゲート絶縁膜Gox2共々、前記ゲート長GLMに対応する35nm~45nmの幅で延在する。さらに図3Cの断面では前記ゲート電極21G1およびポリシリコンパタ―ン21G2は前記層間絶縁膜22により同様に覆われ、前記層間絶縁膜22には、前記ビアコンタクトV10およびV8に対応してビアプラグ22Wおよび22Vが形成され、ビアプラグ22Vは対応するシリサイド層を介して、前記ポリシリコンパタ―ン21G2に電気的に接続される。またビアプラグ22Wは前記ドレイン領域21lに、対応するシリサイド層を介して電気的に接続される。また前記層間絶縁膜22上には電源電圧Vddを供給される配線パタ―ンが形成されており、前記配線パタ―ンが前記層間絶縁膜22中に形成されたビアコンタクトV5に対応するビアプラグ22Cにより、前記p型ソース領域21lに電気的に接続される。なお図3Bおよび図3Cにおいて、図4のフリップフロップを構成するための配線は、図面が複雑になるため図示を省略する。その他のトランジスタDT2,TF2およびLT2も、図3Bあるいは図3Cと同様な断面構造を有しており、説明は省略する。次に前記シリコン基板21上に前記SRAM20と共にロジック素子として集積化されるCMOS素子60について説明する。図5は前記シリコン基板21上に形成されるCMOS素子60を示す平面図、図6は図4中、線C-C’に沿った断面図、図7は図4中、線D-D’に沿った断面図である。図5の平面図を参照するに、前記シリコン基板21上には素子分離領域21I中にp型ウェル61PWが形成された素子領域61Aとn型ウェル61NWが形成された素子領域61Bとが相接して形成されており、前記素子領域61PWおよび61NWを横切って、第1のポリシリコンゲート電極61G1および第2のポリシリコンゲート電極61G2が、互いに平行に、間隔Dで延在している。また図5の構成では前記素子領域61A中、前記ゲート電極63G1の左側にビアコンタクト66Aが、前記ポリシリコンゲート電極63G1とポリシリコンゲート電極63G2の間にビアコンタクト66Bが、さらに前記ポリシリコンゲート電極63G2の右側にはビアコンタクト66Cが形成されている。さらに図5の構成では前記素子領域61B中、前記ポリシリコンゲート電極63G1の左側にビアコンタクト66Dが、前記ポリシリコンゲート電極63G1とポリシリコンゲート電極63G2の間にビアコンタクト66Eが、さらに前記ポリシリコンゲート電極63G2の右側にはビアコンタクト66Fが形成されている。前記素子領域61Aにおいては前記ポリシリコンゲート電極63G1に対応して第1のnチャネルMOSトランジスタNMOS1が、また前記ポリシリコンゲート電極63G2に対応して第2のnチャネルMOSトランジスタNMOS2が形成され、また前記素子領域61Bにおいては前記ポリシリコンゲート電極63G1に対応して第1のpチャネルMOSトランジスタPMOS1が、また前記ポリシリコンゲート電極63G2に対応して第2のpチャネルMOSトランジスタPMOS2が形成されている。次に図6の断面図を参照するに、前記素子領域61Aにおいては前記シリコン基板21上に前記ポリシリコンゲート電極63G1およびポリシリコンゲート電極63G2が、それぞれゲート絶縁膜62Aおよび62Bを介して50nm~100nmの高さおよび80nm~100nmの間隔Dで形成されており、図6の断面図では前記ポリシリコンゲート電極63G1の左側、すなわち前記ポリシリコンゲート電極63G1直下のnチャネルMOSトランジスタNMOS1のチャネル領域61CAから見て前記ポリシリコンゲート電極63G2とは反対の側に、前記nチャネルMOSトランジスタNMOS1のn型ソースエクステンション領域61aが、また前記チャネル領域61CAから見て前記ポリシリコンゲート電極63G2の側に前記nチャネルMOSトランジスタNMOS1のドレインエクステンション領域61bが形成されている。さらに前記ポリシリコンゲート電極63G2の左側、すなわち前記nチャネルMOSトランジスタNMOS2のチャネル領域61CBから見て前記ポリシリコンゲート電極63G1の側に前記nチャネルMOSトランジスタNMOS2のn型ソースエクステンション領域61cが、また前記チャネル領域61CBから見て前記ポリシリコンゲート電極63G1と反対の側に前記nチャネルMOSトランジスタNMOS2のn型ドレインエクステンション領域61dが形成されている。ただし図6の例では前記nチャネルMOSトランジスタNMOS1のn型ドレインエクステンション領域11bとnチャネルMOSトランジスタNMOS2のn型ソースエクステンション領域11cとは、前記nチャネルMOSトランジスタNMOS1およびNMOS2に共有されたn型拡散領域により形成されている。なお図6において間隔Dは、ゲート電極63G1の中心から隣のポリシリコンゲート電極63G2の中心までの距離に対応している。前記ポリシリコンゲート電極63G1はその左右の側壁面に5nm~10nmの厚さの側壁絶縁膜63WAが形成されており、前記チャネル領域61CAから見て前記ポリシリコンゲート電極63G2から遠い側で前記側壁絶縁膜63WAの外側にはn型のソース領域61eが、また前記チャネル領域61CAから見て前記ポリシリコンゲート電極63G2に近い側で前記側壁絶縁膜63WAの外側にはn型のドレイン領域61fが形成されている。また前記ポリシリコンゲート電極63G2はその左右の側壁面に側壁絶縁膜63WBが形成されており、前記チャネル領域61CBから見て前記ポリシリコンゲート電極63G1に近い側で前記側壁絶縁膜63WBの外側にはn型のソース領域61gが、また前記チャネル領域61CBから見てポリシリコン前記ゲート電極63G1から遠い側で前記側壁絶縁膜63WBの外側にはn型のドレイン領域61hが形成されている。ただし図6の例では前記nチャネルMOSトランジスタNMOS1のn型ドレイン領域61fとnチャネルMOSトランジスタNMOS2のn型ソース領域61gとは、前記nチャネルMOSトランジスタNMOS1およびNMOS2に共有されたn型拡散領域により形成されている。前記n型ソース領域61eおよびn型ドレイン領域61f従ってn型ソース領域61g、前記n型ドレイン領域61h、さらに前記ポリシリコンゲート電極63G1,63G2の露出シリコン面には、サリサイド法などによりシリサイド層61Sが形成されている。さらに前記シリコン基板21上には、前記ポリシリコンゲート電極63G1および63G2、および側壁絶縁膜63WA,63WBを覆って、1.5GPa~2.2GPa、例えば2.2GPaの引張り応力を蓄積したSiNなどよりなる第1の引張り応力膜64が、20nm~35nmの第1の膜厚t1で略一様に形成されており、さらに前記第1の引張応力膜64上には、1.5GPa~2.2GPa、例えば2.2GPaの引張り応力を蓄積したSiNなどよりなる次の第2の引張応力膜65が、例えば10nm~20nmの第2の膜厚t2で略一様に形成されている。本実施形態では前記第1の膜厚t1を前記第2の膜厚t2よりも大きく設定するt1>t2が、これらは同じか逆であってもかまわない。後で説明するが、この第2の引張応力膜65は、前記図3Bの断面図におけるエッチングストッパ膜22Sと同じものであり、同じ膜厚に形成されている。さらに前記第2の応力膜65上には層間絶縁膜66が形成され、前記層間絶縁膜66中には前記n型ソース領域61eに電気的にコンタクトするビアプラグ66Aが、また前記n型ドレイン領域61f従ってn型ソース領域61gに電気的にコンタクトするビアプラグ66Bが、また前記n型ドレイン領域61hに電気的にコンタクトするビアプラグ66Cが、それぞれ形成されている。この層間絶縁膜66は、前記図2Bの断面図における層間絶縁膜22と同じものである。かかる構成のnチャネルMOSトランジスタNMOS1,NMOS2では、前記第1および第2の引張り応力膜64,65の作用により前記ポリシリコンゲート電極63G1,63G2がそれぞれのチャネル領域61CA,61CBに押圧され、前記チャネル領域61CA,61CBを構成するSi結晶中に歪みを誘起する。かかる歪みはSi結晶の伝導帯のバンド構造を変形させ、その結果、電子の移動度が増大し、動作速度が向上する。ただしこのような動作速度の向上を得るためには、前記第1および第2の引張応力膜に十分な膜厚を確保することが必要である。次に図7の断面図を参照するに、前記素子領域61Bにおいては前記シリコン基板21上に前記ゲート電極63G1およびゲート電極63G2が、それぞれゲート絶縁膜62Cおよび62Dを介して前記素子領域61A中におけるのと同じ50nm~100nmの高さおよび80nm~100nmの間隔Dで形成されている。さらに図7の断面図では前記ゲート電極63G1の左側、すなわち前記ゲート電極63G1直下のpチャネルMOSトランジスタPMOS1のチャネル領域61CCから見て前記ゲート電極63G2とは反対の側に、前記pチャネルMOSトランジスタPMOS1のp型ソースエクステンション領域61iが、また前記チャネル領域61CCから見て前記ゲート電極63G2の側に前記pチャネルMOSトランジスタPMOS1のドレインエクステンション領域61jが形成されている。さらに前記ゲート電極63G2の左側、すなわち前記pチャネルMOSトランジスタPMOS2のチャネル領域61CDから見て前記ゲート電極63G1の側に前記pチャネルMOSトランジスタPMOS2のp型ソースエクステンション領域61kが、また前記チャネル領域61CDから見て前記ゲート電極63G1と反対の側に前記pチャネルMOSトランジスタPMOS2のp型ドレインエクステンション領域61lが形成されている。なお図7においても前記間隔Dは、ゲート電極63G1の中心から隣りのゲート電極63G2の中心までの距離に対応している。前記素子領域61Bにおいても前記ゲート電極63G1はその左右の側壁面に5nm~10nmの厚さの側壁絶縁膜63WAが形成されているが、図7の素子領域61Bでは、前記チャネル領域61CCから見て前記ゲート電極63G2から遠い側で前記側壁絶縁膜63WAの外側において前記シリコン基板21中に切り込むトレンチ61TAが形成されており、前記トレンチ61TAは前記pチャネルMOSトランジスタPMOS1のソース領域を構成するp型のSiGe混晶層61mによりエピタキシャルに充填されている。また前記チャネル領域61CCから見て前記ゲート電極63G2に近い側で前記側壁絶縁膜63WBの外側にも同様なトレンチ61TBが形成されており、前記トレンチ61TBは前記pチャネルMOSトランジスタPMOS1のドレイン領域を構成するp型のSiGe混晶層61nによりエピタキシャルに充填されている。さらに前記ゲート電極63G2はその左右の側壁面に側壁絶縁膜63WBが形成されており、前記チャネル領域61CDから見て前記ゲート電極63G1に近い側で前記側壁絶縁膜63WBの外側には前記シリコン基板21中に切り込むトレンチ61TCが、前記トレンチ61TBに連続して形成されており、前記トレンチ61TCは前記pチャネルMOSトランジスタPMOS2のソース領域を構成するp型のSiGe混晶層61oによりエピタキシャルに充填されている。さらに前記チャネル領域61CDから見て前記ゲート電極63G1から遠い側で前記側壁絶縁膜63WBの外側には、前記シリコン基板21中に切り込むトレンチ61TDが形成されており、前記トレンチ61TDは前記pチャネルMOSトランジスタPMOS2のドレイン領域を構成するp型のSiGe混晶層61pにより、やはりエピタキシャルに充填されている。前記チャネル領域61CCの両側に、前記シリコン基板21を構成するSi結晶よりも格子定数の大きいSiGe混晶層61mおよび61nをエピタキシャルに形成することにより、前記シリコン基板21は前記チャネル領域61CCにおいて上下方向に引き延ばされ、その結果、前記チャネル領域61CCではSi結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域61CCではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。同様に前記チャネル領域61CDの両側に、前記シリコン基板21を構成するSi結晶よりも格子定数の大きいSiGe混晶層61oおよび61pをエピタキシャルに形成することにより、前記シリコン基板21は前記チャネル領域61CDにおいて上下方向に引き延ばされ、その結果、前記チャネル領域61CDではSi結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域61CDではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。なお図7の例では前記pチャネルMOSトランジスタPMOS1のp型ドレイン領域を構成するSiGe混晶層61nと前記pチャネルMOSトランジスタPMOS2のp型ソース領域を構成するSiGe混晶層61oとは、前記pチャネルMOSトランジスタPMOS1およびPMOS2に共有されている。前記SiGe混晶層61m、61n,61o,61pは前記シリコン基板21の上面、すなわち前記シリコン基板21とゲート絶縁膜62Cあるいは62Dとの界面を超えて上方に成長しており、これらの露出面上には図6の断面と同様にシリサイド層61Sが形成されている。同様なシリサイド層61Sは、ポリシリコンよりなるゲート電極63G1,63G2の上面にも形成されている。さらに前記シリコン基板21上には、前記ゲート電極63G1,63G2および側壁絶縁膜WA,WBを覆って前記第1および第2の引張応力膜64,65が前記素子領域64Aにおけると同様に順次形成されており、前記第2の引張応力膜65上には層間絶縁膜66が形成されている。さらに前記層間絶縁膜66中には前記pチャネルMOSトランジスタPMOS1のソース領域61mおよびドレイン領域61nを露出するビアコンタクト66Dおよび66Eが形成され、また前記pチャネルMOSトランジスタPMOS2のソース領域61oおよびドレイン領域61pを露出するビアコンタクト66Eおよび66Fが形成されている。先にも説明したように前記ドレイン領域61nとソース領域61oとは同一のSiGe混晶層よりなり、前記ビアコンタクト66EはpチャネルMOSトランジスタPMOS1とpチャネルMOSトランジスタPMOS2により共有される。なおpチャネルMOSトランジスタPMOS1やPMOS2では、ゲート電極に形成した引張応力膜64,65はチャネル領域61CCあるいは61CDにおけるホール移動度を劣化させるように作用することがある。しかし図7の構成ではこのような引張応力膜64,65が、ゲート電極63G1あるいは63G2の両側においてシリコン基板21の表面、すなわちチャネル領域61CCあるいは61CDの表面よりも高い位置に張り出したSiGe混晶層領域61m,61n,61oおよび61pを覆って形成されるため、図6の断面と比較すると引張り応力はゲート電極63G1,63G2の高さ方向の一部にしか作用せず、かつ引張応力の作用する方向も、シリコン基板21の基板面に対して斜めに大きな角度をもつことになるため、チャネル領域61CCあるいは61CDに有効な応力が作用することがない。このため図6の断面に示されるようにpチャネルMOSトランジスタPMOS1,PMOS2に引張応力膜64,65が形成されても、これらのpチャネルMOSトランジスタの特性が劣化することはない。次に前記シリコン基板21上における前記SRAM20とCMOS素子60の関係について説明する。図8は、前記図6の断面と前記図3Bの断面とを同一のスケールで比較する図であり、図8中Aの図は前記図5の断面を、またBの図は図2Bの断面を示している。なお図8中、前記層間絶縁膜22上に形成される配線パタ―ン23A~23Cについては図示を省略している。図8を参照するに図5の断面においてポリシリコンゲート電極63G1および63G2は、図3Bの断面におけるポリシリコンゲート電極21G1および21G2の間隔と同一の、例えば80nm~100nmの間隔Dで形成されているのに対し、ポリシリコンゲート電極63G1,63G2は、前記ポリシリコンゲート電極21G1および21G2のメモリ素子向きのゲート長GLMの値である35nm~45nmよりも短い、高速論理素子向きの例えば25nm~35nmのゲート長GLLを有しているGLL<GLM。前記側壁絶縁膜63WA,63WBおよび21SW1,21SW2は後で説明するように同一のプロセスにより一括して形成されるため同一の膜厚を有しており、また先に述べたように前記ポリシリコンゲート電極63G1および63G2は前記ポリシリコンゲート電極21G1および21G2の間隔と同一の間隔Dで形成されていることから、前記CMOS素子60において相対向する前記側壁絶縁膜63WAと63WBの間隔LAは、前記SRAM20において相対向する前記側壁絶縁膜21SW1および21SW2が形成する間隔LBに比べ、前記シリコン基板21の表面で比較して前記ゲート電極63G1および63G2のゲート長GLLが前記ゲート電極21G1および21G2のゲート長GLMよりも短い分に加えて、すなわち距離にして差分ΔG=GLM-GLLだけ増大していることに注意すべきである。そこで本実施形態では、このように素子領域60において前記差分ΔGだけ増大している間隔LAを利用して、前記素子領域60においては引張応力膜64と引張応力膜65を積層して厚い積層構造の応力膜64Oを形成する。一方、前記素子領域20では前記間隔LBは間隔LAに対し前記差分ΔGだけ狭いため、一層の引張応力膜65、従ってエッチングストッパ膜22Sのみを形成する。図示の例では前記引張応力膜65が素子領域20においてもエッチングストッパ膜22Sとして同一の膜厚t2で形成されているため、前記第1の引張応力膜64の膜厚t1を、前記差分ΔGに対応するように設定することができる。かかる構成によれば、前記CMOS素子60の素子領域において前記第1および第2の引張応力膜65を形成しても、層間絶縁膜66のステップカバレッジが不良になることがない。また前記SRAM20の素子領域においては前記第2の引張応力膜65は形成されないため、やはり前記層間絶縁膜66のステップカバレッジが不良になることはない。以下、図9A~図9Eを参照しながら本実施形態による半導体装置50の製造方法を、CMOS素子60とSRAM20とを並べて示しながら説明する。図9Aを参照するに、前記シリコン基板21上には、前記CMOS素子60の素子領域において前記ゲート電極63G1,63G2を有する二つのnチャネルMOSトランジスタNMOS1,NMOS2がゲート間間隔Dで形成され、またBの図に示すように前記SRAM20の素子領域において前記ゲート電極321G1,32G2を有する二つのnチャネルMOSトランジスタDT1,TF1が、同じゲート間間隔Dで形成される。次に図9Bの工程において、前記CMOS素子60および前記SRAM20の構造上に前記第1の引張応力膜64として例えばSiN膜を、シリコンのソースガスとしてジクロロシランSiH2Cl2、シランSiH4、ジシランSi2H6のいずれかを少なくとも一つ含むガスを、5~50sccmの流量で供給し、また窒素のソースガスとしてNH3を500~10000sccmの流量で供給し、さらに窒素およびアルゴンの混合ガスを500~10000sccmの流量で供給し、0.1~400Torrの圧力下、500~700°Cの温度で実行する減圧CVD法により、10~20nmの膜厚t1に形成する。このようにして形成されたSiN膜は、1.5~2.0GPaの引張応力を蓄積している。次に図9Cの工程において前記CMOS素子60の素子領域にレジストパターンR1を形成し、前記レジストパターンR1をマスクに前記SRAM20の素子領域において、先に図9Bの工程で堆積した第1の引張応力膜64を除去する。次に図9Dの工程において前記レジストパターンR1を除去し、さらに前記第2に引張応力膜65、すなわちSRAM20におけるエッチングストッパ膜22Sとして例えばSiN膜を、先の第1の引張応力膜64の場合と同じ条件で、10nm~25nmの膜厚t2に形成する。さらに図9Eの工程において前記シリコン基板21上に、前記SRAM20の素子領域からCMOS素子60の素子領域まで連続して層間絶縁膜22を形成する。さらに図9Fの工程において、前記層間絶縁膜22中に、前記引張応力膜65すなわちエッチングストッパ膜22Sをエッチングストッパとし、前記CMOS素子60の素子領域においては前記ソース領域61e、ドレイン領域61f従ってソース領域61g、およびドレイン領域61hにそれぞれ対応したビアホール66a~66cを形成し、前記SRAM20の素子領域においては、前記ソース領域21eおよびドレイン領域21hにそれぞれ対応したビアホール22a,22bを形成する。さらに図9Gの工程において、前記ビアホール61a~61cにおいては露出されている引張応力膜65および64を、また前記ビアホール22aおよび22bにおいては露出されている引張応力膜65を選択的に除去することにより、その下のシリサイド層61Sあるいは21Sを露出させる。さらに前記ビアホール61a~61cおよび22a~22bをビアプラグにより充填することにより、前記図8の断面を有する半導体装置50が得られる。以下、図9Eを参照しながら、前記CMOS素子60およびSRAM20の素子領域における、前記層間絶縁膜22によるステップカバレッジについて検討する。例えば前記ゲート間間隔Dが100nmで、ゲート電極63G1,63G2のゲート長GLLが25nm、ゲート電極21G1,21G2のゲート長GLMが35nm、側壁絶縁膜63WA,63WB,21SW1,21SW2の膜厚が全て10nmであり、前記第1の引張応力膜64として膜厚が20nmのSiN膜を形成し、第2の引張応力膜65として膜厚が10nmのSiN膜を形成した場合、前記CMOS素子60の素子領域においては、トランジスタNMOS1とNMOS2の間において引張応力膜65のうちゲート電極63G1を覆う第1の部分と引張応力膜65のうちゲート電極63G2を覆う第2の部分との間の間隔LLは、最も狭くなる最下部において45nmとなり、前記ゲート電極63G1,63G2の高さ、すなわち第1のゲート高さGH1が100nmであった場合、前記一対の引張応力膜65の間のギャップ領域Gap1のアスペクト比ないし縦横比GH1/LLは2.2程度にしかならない。またこの場合、前記SRAM20の素子領域においては、前記トランジスタDT1とTF1の間において、前記引張応力膜65のうちトランジスタDT1のゲート電極21G1を覆う第1の部分と前記引張応力膜65のうちNMOS2のゲート電極21G2を覆う第2の部分との間隔LMは、最も狭くなる最下部において30nmとなり、前記ゲート電極21G1,21G2の高さ、すなわち第2のゲート高さGH2が前記第1のゲート高さGH1と同じく100nmであった場合、前記一対の引張応力膜65の間のギャップ領域Gap1のアスペクト比GH2/LMは3.3程度となる。3.3程度のアスペクト比を有する構造は、高密度プラズマCVD法によりシリコン酸化膜を形成した場合には確実に充填することができるため、上記の例においてSRAM20の素子領域において層間絶縁膜22の充填不良が生じることはない。またよりアスペクト比の低いCMOS素子60においては、余裕があるため、前記第1の引張応力膜64の膜厚をさらに10nmないし15nm程度増加させることも可能であることがわかる。すなわち本実施形態では、前記第1の引張応力膜64の膜厚t2を30nmないし35nmまで増加させても、前記層間絶縁膜22のステップカバレッジ不良を回避することが可能である。この場合には、前記ギャップ領域Gap1のアスペクト比はギャップ領域Gap2のアスペクト比と略同一になる。また前記ゲート間間隔Dが80nmでゲート長GLMが35nm、ゲート長GLLが25nm、側壁絶縁膜63WA,63WB,21SW1,21SW2の膜厚が全て5nm、第1の引張応力膜64の膜厚t1が30nm,第2の引張応力膜65の膜厚t2が10nmである場合、前記SRAM20およびCMOS素子60において前記ギャップ領域Gap1およびGap2について、それぞれ5nmの間隔LLおよびLMを確保することができる。この場合、ゲート電極21G1,21G2,63G1,63G2の高さを50nmとすることにより、前記ギャップ領域Gap1およびGap2について、いずれも3.3のアスペクト比を確保することができる。このように本実施形態によれば、層間絶縁膜22のステップカバレッジに対して余裕のあるCMOS素子60において引張応力膜64の膜厚t1を、SRAMにおけるステップカバレッジに合わせて増大させることにより、CMOS素子60を構成するnチャネルMOSトランジスタNMOS1,NMOS2の動作速度をさらに向上させることが可能となる。本発明によれば、高速動作が要求される論理素子のnチャネルMOSトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。なお以上の実施形態では論理素子がCMOS素子60でありメモリ素子がSRAM20である場合について説明したが、本発明はメモリ素子がSRAM20である場合に限定されるものではなく、図3Bのような断面構造をその一部に有する他のメモリ素子であっても同様に適用が可能である。また以上の実施形態では、CMOS素子60のゲート電極63G1,63G2の第1のゲート高さGH1がSRAM20のゲート電極21G1,21G2の第2のゲート高さGH2に等しいものとして説明したが、本願発明はかかる特定の実施形態に限定されるものではなく、ゲート電極63G1,63G2のゲート高さGH1はゲート電極21G1,21G2のゲート高さGH2と異なっていてもよい。前記電極63G1,63G2の高さとゲート電極21G1,21G2の高さとが一致する場合には、先に説明したアスペクト比の比較は、前記間隔LLとLMの比較に還元される。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"