複数レーンの各々に入力された複数ビットからなるパラレルデータをシリアルデータに変換するシリアル通信用インターフェース回路であって、シリアルデータの出力タイミングを決定するシリアルクロックを生成すると共に、該シリアルクロックを所定の分周比で分周させたパラレルクロックを生成するクロック生成回路と、各々に入力されたパラレルデータのクロックを前記クロック生成回路で生成された前記パラレルクロックに乗せ替える複数のエラスティックストア回路と、前記クロック生成回路で生成された前記シリアルクロック及び前記パラレルクロックに基づき、前記複数のエラスティックストア回路から出力された各々の前記パラレルデータを前記シリアルデータに変換する複数のパラレルシリアル変換回路とからなり、前記パラレルシリアル変換回路は、前記シリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロック、前記パラレルクロック及び前記分周クロックに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とするシリアル通信用インターフェース回路。前記パラレルクロック及び前記分周クロックの分周比は、パラレルシリアル変換比に基づき同一の分周比に設定されることを特徴とする請求項1に記載のシリアル通信用インターフェース回路。前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記シリアルクロックの1クロック分だけ前記分周クロックを遅らせるようにシフトさせることを特徴とする請求項1又は2に記載のシリアル通信用インターフェース回路。前記位相比較回路は、前記パラレルクロックを2分周させた2分周クロック及び前記分周クロックの立ち上がりエッジを検出し、検出された前記立ち上がりエッジのタイミングに基づき前記位相比較情報を生成することを特徴とする請求項1、2又は3に記載のシリアル通信用インターフェース回路。複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換回路であって、外部から供給された、シリアルデータの出力タイミングを決定するシリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロックと、外部から供給されたパラレルクロックと、前記分周クロックとに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とするパラレルシリアル変換回路。前記パラレルクロックは、前記シリアルクロックをパラレルシリアル変換比に基づく分周比で分周させたクロックであり、前記分周クロックの分周比は、前記パラレルクロックと同一の分周比に設定されることを特徴とする請求項5に記載のパラレルシリアル変換回路。しかしながら、従来のパラレルシリアル変換回路におけるレーン間同期の方法においては、シリアルデータを高速化させることが困難であるという問題があった。これは、各レーンを同期させるための回路が高速なシリアルクロック信号と、このシリアルクロック信号に同期した同期信号により動作するためである。この従来のパラレルシリアル変換回路では、同期信号をシリアルクロック信号によってリタイミングして取り込む必要があるため、高速動作に限界が生じる。また、このパラレルシリアル変換回路においては、複数のレーンを設けて使用する場合に、クロック発生回路から出力されるシリアルクロック信号及び同期信号が各レーンに対応するパラレルシリアル変換回路に対して分配されるが、同期信号及びシリアルクロック信号を供給するための配線の配線長の差や、クロストーク、素子の製造ばらつき等により、同期信号及びシリアルクロック信号の各レーンへの到達時間遅延時間が異なる虞がある。このとき、各レーンに対応するパラレルシリアル変換回路おいては、同期信号をシリアルクロック信号によってリタイミングして取り込む必要があるため、各レーン間における同期信号及びシリアルクロック信号の遅延差がシリアルクロック信号の1クロック以内でない場合には、各レーンにおいて同期信号をシリアルクロック信号でリタイミングして取り込むことが不可能となり、各レーンを同期させることが困難となる。そのため、従来のパラレルシリアル変換回路では、レーン数が多くなるに従って遅延時間のばらつきが大きくなるため、レーン数を増加させることが困難となるという問題があった。さらに、従来のパラレルシリアル変換回路においては、消費電力が増大するという問題があった。これは、クロック発生回路からシリアルクロック信号に同期した同期信号をすべてのレーンに対して分配する際に、同期信号の消失を防ぐためのバッファリングを十分に行う必要があるためであり、このバッファリングが高速動作することにより消費電力が増大するためである。また、クロック発生回路には、同期信号を発生するための回路を追加する必要があるため、さらに消費電力が増大する。そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、シリアルデータの高速動作限界を向上させると共に、複数のレーンを設けてパラレルシリアル変換を行う場合に同期させるレーン数を容易に増加させることができ、消費電力の低いシリアル通信用インターフェース回路及びパラレルシリアル変換回路を提供することを目的とする。上記目的を達成するため、本発明は、複数レーンの各々に入力された複数ビットからなるパラレルデータをシリアルデータに変換するシリアル通信用インターフェース回路であって、シリアルデータの出力タイミングを決定するシリアルクロックを生成すると共に、該シリアルクロックを所定の分周比で分周させたパラレルクロックを生成するクロック生成回路と、各々に入力されたパラレルデータのクロックを前記クロック生成回路で生成された前記パラレルクロックに乗せ替える複数のエラスティックストア回路と、前記クロック生成回路で生成された前記シリアルクロック及び前記パラレルクロックに基づき、前記複数のエラスティックストア回路から出力された各々の前記パラレルデータを前記シリアルデータに変換する複数のパラレルシリアル変換回路とからなり、前記パラレルシリアル変換回路は、前記シリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロック、前記パラレルクロック及び前記分周クロックに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とする。そして、本発明によれば、シリアルクロックを所定の分周比で分周させたパラレルクロックを各レーンに分配し、このパラレルクロックと、シリアルクロックを所定の分周比で分周させた分周クロックとの位相を比較することによってレーン間の同期を行うため、レーン間における高速な信号の授受が行われず、シリアルクロックの高速化の影響を受けないので、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができる。また、各レーンにおいてレーン間同期のための信号を高速なシリアルクロックによってリタイミングして取り込む必要がないので、パラレルシリアル変換回路のレーン数を容易に増加させることができる。さらに、高速な信号を各レーンに分配する必要がなく、動作速度が遅い低速な信号をバッファリングするので、消費電力を低減させることができる。上記シリアル通信用インターフェース回路において、前記パラレルクロック及び前記分周クロックの分周比を、パラレルシリアル変換比に基づき同一の分周比に設定することができる。上記シリアル通信用インターフェース回路において、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記シリアルクロックの1クロック分だけ前記分周クロックを遅らせるようにシフトさせることができる。これにより、パラレルクロック及び分周クロックの位相を一致させ、レーン間同期を行うことができる。上記シリアル通信用インターフェース回路において、前記位相比較回路は、前記パラレルクロックを2分周させた2分周クロック及び前記分周クロックの立ち上がりエッジを検出し、検出された前記立ち上がりエッジのタイミングに基づき前記位相比較情報を生成することができる。これにより、パラレルクロック及び分周クロックの位相が異なる場合に、各々の位相が一致するように、分周クロックの位相をシフトさせることができる。また、本発明は、複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換回路であって、外部から供給された、シリアルデータの出力タイミングを決定するシリアルクロックを所定の分周比で分周させた分周クロックを生成する分周回路と、前記シリアルクロックと、外部から供給されたパラレルクロックと、前記分周クロックとに基づき、前記パラレルデータを前記シリアルデータに変換するマルチプレクサ回路と、前記パラレルクロック及び前記分周クロックの位相を比較し、該パラレルクロック及び該分周クロックの位相が一致するか否かを示す位相比較情報を生成する位相比較回路とを備え、前記分周回路は、前記位相比較情報に基づき、前記パラレルクロック及び前記分周クロックの位相が一致しない場合に、前記分周クロックの位相が前記パラレルクロックの位相と一致するように前記分周クロックをシフトさせることを特徴とする。本発明によれば、前記発明と同様に、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができると共に、パラレルシリアル変換回路のレーン数を容易に増加させることができ、消費電力を低減させることができる。上記パラレルシリアル変換回路において、前記パラレルクロックを、前記シリアルクロックをパラレルシリアル変換比に基づく分周比で分周させたクロックとし、前記分周クロックの分周比を、前記パラレルクロックと同一の分周比に設定することができる。以上のように、本発明によれば、シリアルデータの高速動作限界を向上させると共に、複数のレーンを設けてパラレルシリアル変換を行う場合に同期させるレーン数を容易に増加させることができ、消費電力を低減させることが可能になる。次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。図1は、本発明にかかるシリアル通信用インターフェース回路の一実施の形態を示し、このシリアル通信用インターフェース回路1は、入力された複数ビットからなるパラレルデータをシリアルデータに変換するパラレルシリアル変換を行う複数の変換部2、2、と、シリアルクロックs1及びパラレルクロックs2を生成し、各変換部2に対して分配して供給するクロック生成回路3とで構成される。変換部2、2、は、パラレルシリアル変換を行うレーン数に対応して並列に配置されて設けられる。尚、図1は、変換部2として4つの変換部2A~2Dが設けられ、各々の変換部2A~2Dにおいて4ビットのパラレルデータをシリアルデータに変換する、所謂4:1パラレルシリアル変換を行う場合の一例を示す。シリアル通信用インターフェース回路1の構成の一例について、図2を参照して詳細に説明する。尚、図2においては、説明を容易とするため、シリアル通信用インターフェース回路1に対して1つの変換部2が設けられた場合を例にとって説明する。シリアル通信用インターフェース回路1は、図2に示すように、変換部2及びクロック生成回路3で構成される。変換部2は、エラスティックストアES回路11及びパラレルシリアル変換回路12で構成され、クロック生成回路3は、PLL回路31及びクロック分周回路32で構成される。PLL回路31は、シリアルデータd2のタイミングを決定するためのシリアルクロックs1を生成する。クロック分周回路32は、PLL回路31で生成されたシリアルクロックs1を、所定のパラレルシリアル変換比に応じた分周比でクロック分周を行い、パラレルデータのタイミングを決定するためのパラレルクロックs2を生成する。例えば、パラレルシリアル変換比が4:1である場合、クロック分周回路32は、シリアルクロックs1を4分周させたパラレルクロックs2を生成する。ES回路11は、外部から供給された4ビットのパラレルデータを書き込むと共に、クロック生成回路3のクロック分周回路32で生成されたパラレルクロックs2を、書き込まれたパラレルデータを読み出すための読み出しクロックとして使用し、パラレルデータのクロックをパラレルシリアル変換回路12で使用するパラレルクロックs2に乗せ替えてパラレルデータd11~d14を出力する。パラレルシリアル変換回路12は、マルチプレクサMUX回路21、クロック分周回路22及び位相比較回路23で構成される。クロック分周回路22は、クロック生成回路3のPLL回路31で生成されたシリアルクロックs1を、所定のパラレルシリアル変換比に応じた分周比でクロック分周を行い、分周クロックs3を生成する。例えば、パラレルシリアル変換比が4:1である場合、クロック分周回路22は、シリアルクロックs1を4分周させた分周クロックs3を生成する。また、クロック分周回路22は、後述する位相比較回路23で生成される位相比較情報s4に基づき、分周クロックs3の位相をシリアルクロックs1の1クロック分の周期単位で位相シフトさせ、分周クロックs3の位相がパラレルクロックs2の位相に一致するように分周クロックs3の位相を補正する。位相比較回路23は、クロック生成回路3のクロック分周回路32で生成されたパラレルクロックs2と、クロック分周回路22で生成された分周クロックs3との位相を比較し、パラレルクロックs2及び分周クロックs3の位相が一致するか否かを示す比較結果に応じた位相比較情報s4を生成する。位相比較情報s4は、例えば、パラレルクロックs2及び分周クロックs3の位相が一致する場合に信号レベルがローレベル以下、Lレベルとするとなり、位相が異なる場合にハイレベル以下、Hレベルとするとなる信号である。MUX回路21は、PLL回路31で生成されたシリアルクロックs1と、クロック分周回路32で生成されたパラレルクロックs2と、クロック分周回路22で生成された分周クロックs3とに基づき、ES回路11から出力されたパラレルデータd11~d14を所定のパラレルシリアル変換比で多重化することによりパラレルシリアル変換を行い、シリアルデータd2を生成する。この例では、パラレルシリアル変換比が4:1であるため、生成されるシリアルデータd2の周期は、パラレルデータd11~d14の周期の1/4となる。次に、MUX回路21、クロック分周回路22及び位相比較回路23の構成の一例について、図3~図5を参照して詳細に説明する。MUX回路21は、図3に示すように、DFFDFlipFlop41~44、セレクタ回路45及びAND回路46で構成される。この例では、入力信号と出力信号との比が4:1となる場合を示し、入力信号として、4ビットのパラレルデータd11~d14が入力される。DFF411~414は、入力された各々のパラレルデータd11~d14をパラレルクロックs2で取り込み、パラレルクロックs2の1クロック分だけ遅延させた状態でデータd111~d114を出力する。出力されたデータd111~d113は各々、セレクタ回路453、452、451に供給され、データd114は、DFF421に供給される。DFF421は、シフトレジスタとして動作し、入力されたデータd114をシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延シフトさせたデータd121をセレクタ回路451に対して出力する。セレクタ回路451は、後述するタイミングパルスs11に基づき、入力された2つのデータd113及びd121のいずれかを選択し、DFF422に対して出力する。この例では、タイミングパルスs11の信号レベルがHレベルである場合に、データd113が選択され、信号レベルがLレベルである場合に、データd121が選択される。このセレクタ回路451の動作により、入力されたパラレルデータd13及びd14がシリアル化される。DFF422は、DFF421と同様にシフトレジスタとして動作し、セレクタ回路451から供給されたデータをシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延シフトさせたデータd122をセレクタ回路452に対して出力する。セレクタ回路452は、タイミングパルスs11に基づき、入力された2つのデータd112及びd122のいずれかを選択し、DFF423に対して出力する。この例では、タイミングパルスs11の信号レベルがHレベルである場合に、データd112が選択され、信号レベルがLレベルである場合に、データd122が選択される。このセレクタ回路452の動作により、入力されたパラレルデータd12~d14がシリアル化される。DFF423は、DFF421及び422と同様にシフトレジスタとして動作し、セレクタ回路452から供給されたデータをシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延シフトさせたデータd123をセレクタ回路453に対して出力する。セレクタ回路453は、タイミングパルスs11に基づき、入力された2つのデータd111及びd123のいずれかを選択し、DFF424に対して出力する。この例では、タイミングパルスs11の信号レベルがHレベルである場合に、データd111が選択され、信号レベルがLレベルである場合に、データd123が選択される。このセレクタ回路453の動作により、入力されたパラレルデータd11~d14がシリアル化される。DFF424は、DFF421~423と同様にシフトレジスタとして動作し、セレクタ回路453から供給されたデータをシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延シフトさせたシリアルデータd2を出力する。DFF43、44、及びAND回路46は、上述したセレクタ回路451~453を制御するためのタイミングパルスs11を生成する回路を構成する。DFF43は、入力された分周クロックs3をシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延させた状態で信号をDFF44及びAND回路46に対して出力する。DFF44は、DFF43から供給された信号をシリアルクロックs1で取り込み、シリアルクロックs1の1クロック分だけ遅延させた状態で信号をAND回路46に対して出力する。AND回路46は、DFF43から供給された信号と、DFF44から供給された信号の反転信号との論理積をとることによってタイミングパルスs11を生成し、セレクタ回路451~453に対して出力する。このように、MUX回路21は、分周クロックs3及びシリアルクロックs1に基づき、タイミングパルスs11を生成し、生成されたタイミングパルスs11でセレクタ回路451~453を制御する。これにより、シリアルクロックs1の4回に1回のタイミングで、入力されたパラレルデータd11~d14を順次選択してDFF421~424にデータを取り込み、パラレルデータd11~d14をシリアルデータd2に変換することができる。クロック分周回路22は、図4に示すように、シフトレジスタ51及び52、インバータ回路53、AND回路54で構成される。クロック分周回路22は、シフトレジスタ51及びシフトレジスタ52が直列に接続され、シフトレジスタ52の出力が分周クロックs3として出力されると共に、インバータ回路53を介してシフトレジスタ51に入力される。また、シフトレジスタ51及びシフトレジスタ52のクロック入力には、AND回路54により、シリアルクロックs1と位相比較情報s4の反転信号との論理積をとった信号が入力される。クロック分周回路22では、使用するシフトレジスタの数に応じて分周比が決定され、具体的には、1つのシフトレジスタにつき、シフトレジスタのクロック入力への入力信号の2倍の周期を有する信号が出力される。この例では、2つのシフトレジスタ51及び52を使用するため、各シフトレジスタのクロック入力への入力信号の4倍の周期を有する信号が出力される。すなわち、クロック分周回路22は、シリアルクロックs1と位相比較情報s4の反転信号との論理積をとった信号を4分周した分周クロックs3を出力する。ここで、パラレルクロックs2及び分周クロックs3の位相が一致する場合には、位相比較情報s4の信号レベルが常にLレベルとなるので、シフトレジスタ51及び52のクロック入力への入力信号は、シリアルクロックs1と同一の信号となり、分周クロックs3は、シリアルクロックs1を4分周した信号となる。一方、パラレルクロックs2及び分周クロックs3の位相が異なる場合には、位相比較情報s4の信号レベルがHレベルとなるタイミングが発生する。このタイミングにおいては、AND回路54でシリアルクロックs1と位相比較情報s4の反転信号との論理積をとることにより、シリアルクロックs1の1クロック分が位相比較情報s4によりマスクされ、シフトレジスタ51及び52のクロック入力に対してシリアルクロックs1が供給されない。そのため、分周クロックs3の位相は、シリアルクロックs1の1クロック分だけ遅れることになる。このように、クロック分周回路22は、位相比較情報s4に基づき、パラレルクロックs2及び分周クロックs3の位相が異なる場合に分周クロックs3の位相をシフトさせ、分周クロックs3の位相をパラレルクロックs2に一致させる動作を行う。位相比較回路23は、図5に示すように、DFF61~65、インバータ回路66及び67、AND回路68~70で構成される。位相比較回路23は、DFF61及びインバータ回路66により、DFF61のクロック入力に入力されるパラレルクロックs2を2分周したクロックs31を生成する。そして、DFF62及びAND回路68により、クロックs31の立ち上がりエッジを検出し、検出結果を示す信号s32を生成する。また、位相比較回路23は、DFF63及びAND回路69により、分周クロックs3の立ち上がりエッジを検出し、検出結果を示す信号s33を生成する。次に、生成された信号s32と信号s33の反転信号とがAND回路70に入力される。AND回路70は、入力された信号s32及び信号s33の反転信号の論理積をとり、信号s34を生成する。ここで、パラレルクロックs2及び分周クロックs3の立ち上がりエッジが同一である場合には、信号s34の信号レベルが常にLレベルとなる。一方、パラレルクロックs2及び分周クロックs3の立ち上がりエッジが異なる場合には、信号s34の信号レベルがHレベルとなる。AND回路70から出力された信号s34は、DFF64及び65を介してタイミング調整が行われ、位相比較情報s4として出力される。このようにして、位相比較回路23は、入力されたパラレルクロックs2及び分周クロックs3の位相を比較し、比較結果を示す位相比較情報s4を生成する。尚、位相比較回路23に入力されるシリアルクロックs1、パラレルクロックs2及び分周クロックs3は、必ずしも同期している必要はなく、場合によっては、DFFを用いてパラレルクロックs2をシリアルクロックs1で2回取り込む等により同期させるように処理を行えばよい。すなわち、シリアルクロックs1、パラレルクロックs2及び分周クロックs3のタイミングを気にする必要がないため、タイミング設計を容易に行うことができる。次に、上記構成を有するシリアル通信用インターフェース回路1の動作について説明する。図2に示すように、PLL回路31は、シリアルクロックs1を生成する。生成されたシリアルクロックs1は、クロック分周回路32及びパラレルシリアル変換回路12に供給される。尚、シリアル通信用インターフェース回路1に複数のレーンが設けられる場合、PLL回路31で生成されたシリアルクロックs1は、すべてのレーンに対応するパラレルシリアル変換回路12に対して分配される。クロック分周回路32は、PLL回路31から供給されたシリアルクロックs1を、所定のパラレルシリアル変換比この例では、4:1に応じた分周比でクロック分周を行い、シリアルクロックs1の立ち上がりエッジに同期して4分周させたパラレルクロックs2を生成する。生成されたパラレルクロックs2は、ES回路11及びパラレルシリアル変換回路12に供給される。尚、シリアル通信用インターフェース回路1に複数のレーンが設けられる場合、クロック分周回路32で生成されたパラレルクロックs2は、シリアルクロックs1と同様に、すべてのレーンに対応するES回路11及びパラレルシリアル変換回路12に対して分配される。一方、ES回路11には、外部から供給されたパラレルデータが供給される。ES回路11は、パラレルデータのクロックをクロック分周回路32から供給されたパラレルクロックs2に乗せ替え、パラレルデータd11~d14を出力する。パラレルデータd11~d14は、パラレルシリアル変換回路12に供給される。パラレルシリアル変換回路12に供給されたシリアルクロックs1は、MUX回路21、クロック分周回路22及び位相比較回路23に供給され、パラレルクロックs2は、MUX回路21及び位相比較回路23に供給される。クロック分周回路22は、PLL回路31から供給されたシリアルクロックs1を、所定のパラレルシリアル変換比この例では、4:1に応じた分周比でクロック分周を行い、シリアルクロックs1の立ち上がりエッジに同期して4分周させた分周クロックs3を生成する。尚、パラレルクロックs2及び分周クロックs3は、同一の周期である必要があるため、クロック分周回路32及びクロック分周回路22は、同一の分周比でクロック分周を行う必要がある。生成された分周クロックs3は、MUX回路21及び位相比較回路23に供給される。また、クロック分周回路22は、位相比較回路23から位相比較情報s4を受け取り、この位相比較情報s4がパラレルクロックs2及び分周クロックs3の位相が異なることを示す場合に、分周クロックs3の位相をシリアルクロックs1の1クロック分の周期単位でシフトさせ、分周クロックs3の位相がシリアルクロックs1の位相に一致するように分周クロックs3の位相を補正する。そして、補正された分周クロックs3は、MUX回路21及び位相比較回路23に供給される。位相比較回路23は、クロック分周回路32から供給されたパラレルクロックs2と、クロック分周回路22から供給された分周クロックs3との位相を比較し、位相比較情報s4を生成する。生成された位相比較情報s4は、クロック分周回路22に供給される。MUX回路21は、PLL回路31から供給されたシリアルクロックs1と、クロック分周回路32から供給されたパラレルクロックs2と、クロック分周回路22から供給された分周クロックs3とに基づき、ES回路11から出力されたパラレルデータd11~d14をシリアル化し、シリアルデータd2を生成する。ここで、シリアル通信用インターフェース回路1に複数のレーンが設けられる場合には、各レーンに設けられたパラレルシリアル変換回路12に対して同一のタイミングでシリアルクロックs1及びパラレルクロックs2が分配されるため、MUX回路21に対して同一のタイミングでシリアルクロックs1、パラレルクロックs2及び分周クロックs3が供給される。従って、各レーンで生成されるシリアルデータd2は、同一のタイミングで出力される。具体的には、例えば、所定のレーンに対するパラレルデータd11~d14としてのデータA0~A3と、異なるレーンに対するパラレルデータd11~d14としてのデータA0’~A3’とが、各々のMUX回路21に対して同時に入力された場合、所定のレーンに設けられたMUX回路21からシリアルデータd2としてデータA0→A1→A2→A3が出力され、異なるレーンに設けられたMUX回路21からシリアルデータd2としてデータA0’→A1’→A2’→A3’が出力される。このとき、レーン間で同期がとれている場合には、所定のレーンにおけるデータA0と異なるレーンにおけるデータA0’とが略々同一のタイミング各レーン間の差がシリアルクロックs1の1クロック以内で出力される。以下、同様にして、データA1及びA1’、データA2及びA2’、データA3及びA3’についても、略々同一のタイミングで出力される。次に、シリアル通信用インターフェース回路1の具体的な動作について、図6~図8に示すタイミングチャートを参照して説明する。ここでは、4ビットのパラレルデータとして、データA0~A3、データB0~B3、及びデータC0~C3がシリアル通信用インターフェース回路1に順次入力される場合を例にとって説明する。まず、パラレルクロックs2及び分周クロックs3の位相が一致する場合の動作について、図6を参照して説明する。外部からシリアル通信用インターフェース回路1に対して供給されたパラレルデータは、図2に示すES回路11において、クロックがパラレルクロックs2に乗せ替えられ、パラレルデータd11~d14がパラレルクロックs2に同期して順次出力される。具体的には、例えば、パラレルデータd11~d14としてのデータA0~A3がパラレルクロックs2の立ち上がりのタイミングである時点t1でES回路11から出力され、データB0~B3及びC0~C3が時点t2及びt6で出力される。次に、ES回路11から出力されたパラレルデータd11~d14は、図3に示すMUX回路21のDFF411~414に供給され、パラレルクロックs2の1クロック分だけ遅延された状態でデータd111~d114として出力される。具体的には、例えば、データd111~d114としてのデータA0~A3が時点t1からパラレルクロックs2の1クロック分だけ遅延した時点t2でDFF411~414から出力され、データB0~B3及びC0~C3が時点t6及びt10で出力される。DFF414から出力されたデータd114は、DFF421に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でデータd121として出力される。具体的には、例えば、データd121としてのデータA3が時点t2からシリアルクロックs1の1クロック分だけ遅延した時点t3でDFF421から出力され、データB3及びC3が時点t7及びt11で出力される。次に、DFF421から出力されたデータd121は、データd113と共にセレクタ回路451に供給され、タイミングパルスs11の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路451により選択されたデータは、DFF422に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でデータd122として出力される。ここで、タイミングパルスs11は、DFF43により分周クロックs3をシリアルクロックs1の1クロック分だけ遅延させたクロックの立ち上がりエッジを検出した信号である。一方、図6に示す例では、パラレルクロックs2及び分周クロックs3の位相が一致するため、位相比較情報s4の信号レベルが常にLレベルとなり、分周クロックs3の位相をシフトさせる処理は行われない。従って、タイミングパルスs11は、時点t3、t7及びt11で信号レベルがHレベルとなる。すなわち、セレクタ回路451では、タイミングパルスs11の信号レベルがHレベルとなる時点t3、t7及びt11でデータd113が選択され、信号レベルがLレベルとなる時点t4、t8及びt12でデータd121が選択される。従って、DFF422から出力されるデータd122としては、時点t4及びt5でデータA2及びA3が出力され、時点t8及びt9でデータB2及びB3が出力され、時点t12及びt13でデータC2及びC3が出力される。次に、DFF422から出力されたデータd122は、データd112と共にセレクタ回路452に供給され、タイミングパルスs11の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路452により選択されたデータは、DFF423に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でデータd123として出力される。すなわち、セレクタ回路452では、タイミングパルスs11の信号レベルがHレベルとなる時点t3、t7及びt11でデータd112が選択され、信号レベルがLレベルとなる時点t4、t8及びt12でデータd122が選択される。従って、DFF423から出力されるデータd123としては、時点t4~t6でデータA1~A3が出力され、時点t8~t10でデータB1~B3が出力され、時点t12~t14でデータC1~C3が出力される。次に、DFF423から出力されたデータd123は、データd111と共にセレクタ回路453に供給され、タイミングパルスs11の信号レベルに応じていずれかのデータが選択されて出力される。そして、セレクタ回路453により選択されたデータは、DFF424に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でシリアルデータd2として出力される。すなわち、セレクタ回路453では、タイミングパルスs11の信号レベルがHレベルとなる時点t3、t7及びt11でデータd111が選択され、信号レベルがLレベルとなる時点t4、t8及びt12でデータd123が選択される。従って、DFF424から出力されるシリアルデータd2としては、時点t4~t7でデータA0~A3が出力され、時点t8~t11でデータB0~B3が出力され、時点t12~t15でデータC0~C3が出力される。このようにして、パラレルクロックs2に同期して立ち上がりエッジで出力されたパラレルデータd11~d14は、シリアルデータd2に変換され、シリアルクロックs1に同期して立ち上がりエッジで出力される。このとき、シリアルデータd2の周期は、パラレルデータd11~d14の周期の1/4となる。次に、パラレルクロックs2及び分周クロックs3の位相が異なる場合の動作について、図7を参照して説明する。尚、図6と共通する部分については、説明が煩雑となるのを防ぐため、詳細な説明を省略する。外部からシリアル通信用インターフェース回路1に対して供給されたパラレルデータは、ES回路11に供給され、パラレルクロックs2に同期したパラレルデータd11~d14としてのデータA0~A3、データB0~B3及びデータC0~C3が時点t1、t2及びt6で出力される。次に、ES回路11から出力されたパラレルデータd11~d14は、DFF411~414に供給され、パラレルクロックs2の1クロック分だけ遅延された状態でデータd111~d114としてのデータA0~A3、データB0~B3及びデータC0~C3が時点t2、t6及びt10で出力される。DFF414から出力されたデータd114は、DFF421に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でデータd121としてのデータA3、B3及びC3が時点t3、t7及びt11で出力される。次に、DFF421から出力されたデータd121は、データd113と共にセレクタ回路451に供給され、タイミングパルスs11に基づきデータが選択されて出力される。そして、セレクタ回路451により選択されたデータは、DFF422に供給され、シリアルクロックs1の1クロック分だけ遅延された状態でデータd122として出力される。ここで、この例では、分周クロックs3の位相がパラレルクロックs2の位相と異なるため、位相比較情報s4の信号レベルがHレベルとなるタイミングが発生する時点t16。これにより、クロック分周回路22に供給されるシリアルクロックs1が1クロック分だけマスクされるため、分周クロックs3の位相がシリアルクロックs1の1クロック分だけシフトする。図7に示す例において、分周クロックs3は、位相比較情報s4に基づき、点線で示す時点t5から実線で示す時点t6にシフトする。尚、この分周クロックs3の位相のシフト動作は、パラレルクロックs2及び分周クロックs3の立ち上がりエッジが一致するまで繰り返し行われる。これにより、各レーンに対して同時に入力されたパラレルデータd11~d14は、同一のタイミングでシリアルデータd2として出力することができる。また、タイミングパルスs11の位相は、分周クロックs3の位相がシフトすることによって同様にシフトするため、タイミングパルスs11は、時点t2、t7及びt11で信号レベルがHレベルとなる。すなわち、セレクタ回路451では、タイミングパルスs11の信号レベルがHレベルとなる時点t2、t7及びt11でデータd113が選択され、信号レベルがLレベルとなる時点t3、t8及びt12でデータd121が選択される。従って、DFF422から出力されるデータd122としては、時点t3及びt4でデータA2及びA3が出力され、時点t8及びt9でデータB2及びB3が出力され、時点t12及びt13でデータC2及びC3が出力される。以下、図6の例と同様にして、セレクタ回路452及びセレクタ回路453においてデータが選択され、DFF423から出力されるデータd123として、時点t3~t5でデータA1~A3が出力され、時点t8~t10でデータB1~B3が出力され、時点t12~t14でデータC1~C3が出力される。また、DFF424から出力されるシリアルデータd2として、時点t3~t6でデータA0~A3が出力され、時点t8~t11でデータB0~B3が出力され、時点t12~t15でデータC0~C3が出力される。ここで、図6及び図7の例を比較した場合、パラレルデータd11~d14は、MUX回路21に対して同時に入力されているが、シリアルデータd2の出力するタイミングについて、データA0~A3のタイミングがずれている。しかしながら、本実施の形態のように、パラレルクロックs2及び分周クロックs3の位相の比較結果に基づいて、分周クロックs3の位相をシフトさせることにより、データB0~C3の出力タイミングは、図6及び図7において一致させることができる。このように、シリアルクロックs1を分周した低速なパラレルクロックs2を各レーンに分配することにより、すべてのレーンにおいて、シリアルデータd2のレーン間同期を実現することが可能になる。次に、クロック分周回路22及び位相比較回路23の動作について、図8に示すタイミングチャートを参照して説明する。図8の例は、パラレルクロックs2及び分周クロックs3の位相が異なる場合を示す。位相比較回路23では、まず、図5に示すように、パラレルクロックs2を2分周したクロックs31が生成され、生成されたクロックs31の立ち上がりエッジを検出した信号s32と、分周クロックs3の立ち上がりエッジを検出した信号s33とが生成される。そして、生成された信号s32及びs33が比較され信号s34、比較結果を示す位相比較情報s4が生成される。図8に示す例では、初期状態において、パラレルクロックs2及び分周クロックs3の位相が異なるため、位相比較回路23から出力される位相比較情報s4の信号レベルがHレベルとなる。尚、図5に示すDFF65において、信号s34をシリアルクロックs1の1クロック分だけ遅延させた信号を、シリアルクロックs1の反転クロックでリタイミングするのは、クロック分周回路22においてシリアルクロックs1をマスクする際に、グリッジ等が生じるのを防止するためである。クロック分周回路22では、図4に示すように、シリアルクロックs1と、位相比較情報s4の反転信号との論理積をとったクロックs21を用いるため、位相比較情報s4がHレベルの場合、クロックs21は、図8に示すように、シリアルクロックs1の1クロック分だけマスクされる時点t22。これにより、クロック分周回路22で生成される分周クロックs3は、点線で示す時点t23から実線で示す時点t24に、シリアルクロックs1の1クロック分だけ遅れることになる。以上のように、本実施の形態によれば、シリアルクロックを分周した低速なパラレルクロックを各レーンに分配し、このパラレルクロックと、シリアルクロックを分周した分周クロックとの位相を比較することによってレーン間の同期を行うため、レーン間における高速な信号の授受が行われず、シリアルクロックの高速化の影響を受けない。従って、パラレルシリアル変換により得られるシリアルデータの高速動作限界を向上させることができる。また、上述のようにして、パラレルクロックと分周クロックとの位相を比較することによってレーン間の同期を行うため、各レーンにおいてレーン間同期のための信号を高速なシリアルクロックによってリタイミングして取り込む必要がない。従って、リタイミングの際に、レーン数の増加によるタイミングのばらつきの影響を受けないため、パラレルシリアル変換回路のレーン数を容易に増加させることができる。さらに、上述のようにして、パラレルクロックと分周クロックとの位相を比較することによってレーン間の同期を行うため、高速な信号を各レーンに分配する必要がなく、動作速度が遅い低速な信号をバッファリングするので、消費電力を低減させることができる。また、低速信号を用いることにより、バッファリングのサイズを小さくできることによっても、消費電力を低減させることができる。さらにまた、PLL等のクロック生成回路に、レーン間同期のための特別な回路等を追加する必要がないため、消費電力を低減させることができる。さらにまた、レーン間同期を行う際に、高速な信号の授受が行われないため、タイミング設計が容易となり、設計期間を短縮させることが可能になる。