"複数のメモリセルを有する第1及び第2のバンクと,コマンドに応答して選択された第1及び第2のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と,前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと,偶数アドレスに対応するメモリセルのデータとを,クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する半導体記憶装置。請求項1において,前記第1及び第2のバンクはバンクグループを構成し,前記メモリ選択部は,アドレス生成部と,前記アドレス生成部が生成する内部アドレスをデコードするアドレスデコーダとを有し,前記アドレス生成部は,前記コマンドと共に入力される前記第1及び第2のバンクの一方のバンクのメモリセルを選択する入力アドレスに基づいて,前記第1及び第2のバンクの他方のバンクのメモリセルを選択する内部アドレスを生成する半導体記憶装置。請求項2において,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記アドレス生成部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,前記入力アドレスが選択する前記一方のバンクのメモリセルを選択する第1の内部アドレスと前記他方のバンクのメモリセルを選択する第2の内部アドレスとを生成し,前記データ入出力の最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記他方のバンクのメモリセルを選択する第3及び第4の内部アドレスを生成し,前記入出力部は,前記第1及び第2の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力し,前記第3及び第4の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する半導体装置。請求項2において,前記メモリ選択部は,さらに,コラムタイミング制御回路を有し,前記コラムタイミング制御回路は,コラムタイミング信号を,前記入力アドレスが選択する前記一方のバンクと前記内部アドレスが選択する他方のバンクに供給する半導体記憶装置。請求項4において,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記コラムタイミング制御回路は,前記コマンドに対応する最初のクロックサイクルでは,前記入力アドレスが選択する前記一方のバンクの奇数アドレスのメモリセルアレイに供給する第1のコラムタイミング信号と,前記内部アドレスが選択する他方のバンクの偶数アドレスのメモリセルアレイに供給する第2のコラムタイミング信号とを生成し,前記最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記他方のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第3及び第4のコラムタイミング信号を生成する半導体記憶装置。請求項1において,前記第1及び第2のバンクはバンクグループを構成し,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記入出力部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,クロックの立ち上がりエッジに同期して前記メモリ選択部で選択された前記一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記バンクグループ内の他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。請求項1において,前記メモリ選択部がアドレス生成部を有し,前記アドレス生成部は,前記コマンドと共に入力される前記第1のバンク内のメモリセルを指定する第1の入力アドレスと,前記コマンドと共に入力される前記第2のバンク内のメモリセルを指定する第2の入力アドレスとに基づいて,前記第1及び第2のバンク内のメモリセルを選択する内部アドレスをそれぞれ生成する半導体装置。請求項7において,前記アドレス生成部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,前記第1の入力アドレスが選択する第1のバンクのメモリセルを選択する第1の内部アドレスと,前記第2の入力アドレスが選択する第2のバンクのメモリセルを選択する第2の内部アドレスとを生成し,前記データ入出力の最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記第2のバンクのメモリセルを選択する第3及び第4の内部アドレスを生成し,前記入出力部は,前記第1及び第2の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力し,前記第3及び第4の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力する半導体装置。請求項1において,前記コマンドは,クロックの立ち下がりエッジで入力される第1のCASコマンドとクロックの立ち上がりエッジで入力される第2のCASコマンドとを有し,前記第1のCASコマンドと共に前記第1のバンク内のメモリセルを指定する第1の入力アドレスが入力され,前記第2のCASコマンドと共に前記第2のバンク内のメモリセルを指定する第2の入力アドレスが入力され,前記入出力部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルで,クロックの立ち上がりエッジに同期して前記第1の入力アドレスに対応する第1のバンク内のメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記第2の入力アドレスに対応する第2のバンク内のメモリセルのデータを入出力する半導体記憶装置。請求項9において,前記入出力部は,前記最初のクロックサイクルに続く第2のクロックサイクル以降では,クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。しかしながら,DDRタイプのSDRAMの場合は,CASコマンドでコラムアドレスを指定し,1クロックサイクルのクロックの立ち上がりエッジと立ち下がりエッジで,指定したコラムアドレスとその次のコラムアドレスのデータを入出力する。つまり,連続する立ち上がりエッジと立ち下がりエッジで同じバンク内の連続コラムアドレスにしかアクセスできない。したがって,CASコマンドで偶数のコラムアドレスを指定した場合は,その指定した偶数のコラムアドレスとその次の奇数のコラムアドレスのメモリセルにアクセスし,クロックの立ち上がりエッジと立ち下がりエッジでコラムアドレスのメモリセルのデータを連続して入出力する。一方,CASコマンドで奇数のコラムアドレスを指定した場合は,その指定した奇数のコラムアドレスとその次の偶数のコラムアドレスのメモリセルにアクセスし,同様にデータを連続して入出力する。そのため,異なるバンク内のメモリセルにアクセスする場合であって,CASコマンドで奇数のコラムアドレスを選択した場合は,バンクの境界において,クロックの立ち下がりエッジでのアクセスが無駄になる。さらに,異なるバンク内のメモリセルのデータを,クロックの立ち上がりエッジと立ち下がりエッジで連続して入出力することはできず,アクセス効率が低下している。そこで,本発明の目的は,アクセスの効率を高くした半導体記憶装置を提供することにある。実施の形態の第1の側面は,半導体記憶装置において,複数のメモリセルを有する第1及び第2のバンクと,コマンドに応答して選択された第1及び第2のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と,前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと,偶数アドレスに対応するメモリセルのデータとを,クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する。第1の側面によれば,効率的にバンクをまたぐアクセスを行うことができる。[画像データとメモリマッピング]図1は,画像データに対するメモリ領域のマッピング例を示す図である。半導体記憶装置の一例としてDDRタイプのSDRAMは,それぞれ複数のメモリセルを有する複数のバンクを有する。図1では,4つのバンクBANK03を有するSDRAMを例にしている。複数のバンクを有するSDRAMの場合,バンクアドレスBAとロウアドレスRAとコラムアドレスCAとに基づいて,メモリセルが選択される。現在普及しているSDRAMは,RASコマンドと共にバンクアドレスBAとロウアドレスRAとを入力し,さらに,CASコマンドと共にバンクアドレスBAとコラムアドレスCAとを入力する。SDRAMは,RASコマンドであるアクティブコマンド以下アクティブACTに応答して,そのバンクアドレスBAに対応するバンク内のロウアドレスRAに対応するメモリセルのワード線を駆動し,ビット線に接続されるセンスアンプを活性化してメモリセル内のデータに対応するビット線の電位を検出する。さらに,SDRAMは,CASコマンドであるリードコマンド以下リードRDやライトコマンド以下ライトWRに応答して,そのバンクアドレスBAに対応するバンク内のコラムアドレスCAに対応するメモリセルのデータをクロックに同期して入出力する。また,バーストモードでは,バーストレングスに対応する回数,上記コラムアドレスCAとそれを順次インクリメントしたコラムアドレスに対応するメモリセルのデータをクロックに同期して入出力する。上記のようなSDRAMの構成を考慮して,図1のメモリマッピング例では,画像データのフレームFrameに対して,4バンクBANK03内の同じロウアドレスRAで選択される複数のメモリセルからなるブロックが,ロウアドレスRAの昇順で二次元的にマッピングされている。つまり,ロウアドレスRA0~RAn1に対応する複数のメモリセルが1行目に配置され,次の行には,ロウアドレスRan~RA2n1に対応する複数のメモリセルが配置され,それ以降の行にも同様に配置される。そして,各バンク内には,コラムアドレスCAの順番に,単一のメモリセルまたは複数のメモリセルからなるメモリセルユニット以下簡単にメモリセルと称することもある。が二次元的にマッピングされる。つまり,ここでいうメモリセルユニットは,一組のバンクアドレスBAロウアドレスRAコラムアドレスCAによりアクセスされるメモリセル単位を意味する。例えば、メモリセルユニットが16ビットデータを記憶する複数のメモリセルをメモリセル単位とする場合は,DDRタイプのSDRAMでは,データ入出力のクロックサイクルの立ち上がりエッジに同期して16ビットデータが入出力され,立ち下がりエッジに同期して16ビットデータが入出力される。通常のDDRタイプのSDRAMは,バーストレングス2が最小のバーストレングスである。このようなメモリマッピングにすることで,図1中の画像領域10の画像データを入出力するラスタスキャンは,次のように行われる。図2は,図1のロウアドレスRA1の4バンクブロックを拡大した図である。また,図3は,DDRタイプのSDRAMの画像領域10のリード動作の例である。図2の例では,画像データに対して,各バンクBANK04内にコラムアドレスCA00070815162310進数表記が二次元状にマッピングされている。一例として,アクセスされる画像領域10が,バンクBANK0内のロウアドレスRA1のコラムアドレスCA1923に対応するメモリセルユニットと,バンクBANK1内のロウアドレスRA1のコラムアドレスCA1618に対応するメモリセルユニットとする。DDRSDRAMは,クロックの立ち上がりエッジCK1でRAS側のアクティブコマンドACTと共にバンクアドレスBA0とロウアドレスRA1とを入力してRAS側の動作を実行し,クロックエッジCK1からレイテンシの4クロック後のクロックの立ち上がりエッジCK3でCAS側のリードコマンドRDと共にバンクアドレスBA1と領域10の左端に対応するコラムアドレスCA19とを入力して,バンクBANK0内の領域10の長さに対応するバーストレングスでCAS側の動作を実行する。そして,バンクBANK1内の領域10に対しても,SDRAMは,CK1後のクロックの立ち上がりエッジCK2でアクティブコマンドACTとRA1BA1を入力してRAS側の動作を実行し,クロックの立ち上がりエッジCK4でリードコマンドRDとBA1CA16を入力してCAS側の動作を実行する。その結果,DDRSDRAMは,クロックCK5からバンクBANK0内のコラムアドレス1923のデータD19D23をクロックの立ち上がりエッジと立ち下がりエッジに同期して順次出力し,クロックCK6からバンクBANK1内のコラムアドレス1619のデータD16D19をクロックの両エッジに同期して順次出力する。クロックCK7でバーストストップコマンドBSTが入力され,バースト動作を停止している。CASコマンドがライトコマンドWRの場合も同様である。ただし,ライトコマンドWRの場合はバンクアドレスBAコラムアドレスCAと共に書込みデータが入力される。上記のとおり,DDRSDRAMは,同じバンク内の連続したコラムアドレスのデータを,クロックCLKの連続した立ち上がりエッジと立ち下がりエッジクロックCLKの立ち下がりエッジは反転クロックCLKの立ち上がりエッジと同じ。に同期して入出力する。つまり,バーストレングスBL2以上でしか動作できない。そのため,スタートのコラムアドレスが奇数の場合であって異なるバンクBANKにアクセスする場合に無駄な動作が発生する。図3の例では,バンクBANK0内のコラムアドレスCA24のデータD24の出力動作と,バンクBANK1内のコラムアドレスCA19のデータDA19の出力動作が無駄になっている。つまり,アクセス領域10には8つのコラムアドレスのデータしか含まれていないのに,10のコラムアドレスのデータが出力されている。特に,画像データをラスタスキャンする場合には,画像領域において隣接し且つ異なるバンクBANK01に連続してアクセスすることが行われる。そのように隣接するバンクBANK0BANK1をまたがる連続アクセスを行う場合であって,スタートコラムアドレスが奇数の場合には、DDRSDRAMでは無駄なデータの入出力動作が発生する。ライトコマンドWRの場合も同様である。[第1の実施の形態]図4は,第1の実施の形態におけるメモリマッピング例を示す図である。図5は,第1の実施の形態に対応するステップオーバリードの動作を示す図である。第1の実施の形態におけるステップオーバリードコマンドに対応する動作では,図4中に示したスタートコラムアドレスが奇数領域10はCA19領域11はCA21領域12はCA23の場合であって,隣接し且つ異なるバンク内に連続してアクセスする場合に,図2,3で説明した従来のDDRSDRAMのような無駄な出力動作が発生しない。図示しないが,ステップオーバライトの場合も同様に無駄な入力動作が発生しない。図5は,図4の領域10をアクセスする場合のDDRSDRAMの動作を示している。第2の実施の形態では,DDRSDRAMのCASコマンドは,同じクロックサイクル内の連続する立ち上がりエッジと立ち下がりエッジで同じバンク内の連続するコラムアドレスにアクセスする第1のコマンドリードRDライトWRに加えて,同じクロックサイクル内の連続する立ち上がりエッジと立ち下がりエッジで異なるバンク内の非連続のコラムアドレスにアクセスする第2のコマンドステップオーバリードSRDステップオーバライトSWRを有する。図5の例では,DDRSDRAMが,CK1でアクティブACTとロウアドレスRA1とバンクアドレスBA0を入力し,CK2でアクティブACTとロウアドレスRA1とバンクアドレスBA1を入力し,CK3で第1のコマンドであるリードRDとコラムアドレスCA19とバンクアドレスBA0とを入力する。ここまでは図3の動作と同じである。さらに,DDRSDRAMは,CK3から2クロックサイクルCLK2の後のCK4でステップオーバリードSRDとコラムアドレスCA23とバンクアドレスBA0とを入力する。これに応答して,DDRSDRAMは,クロックCLKの立ち上がりエッジCK6でこのステップオーバリードSRDのバンクBA0内のスタートコラムアドレスCA23のデータD23を出力し,次の立ち下がりエッジ反転クロックCLKの立ち上がりエッジCK6でバンクBANK1内のコラムアドレスCA16のデータD16を出力する。図3の動作では,クロックCLKの立ち下がりエッジでバンクBANK0内のコラムアドレスCA24のデータD24が出力されていたが,第1の実施の形態の図5では,データD24は出力されない。つまり,第1の実施の形態では,従来と異なり,データバンクBANK0内のデータD23とバンクBANK1内のデータD16とを,クロックCLKの連続する立ち上がりエッジCK6と立ち下がりエッジCK6に同期して出力する。そして,さらに,DDRSDRAMは,最初のクロックサイクルの次のクロックCLKの立ち上がりエッジCK7とその立ち下がりエッジで,バンクBANK1内のコラムアドレスCA1718のデータD17D18を連続して出力する。その後,立ち上がりエッジCK7でバーストストップBSTを入力している。つまり,ステップオーバリードSRDのバーストレングスは4である。図3の動作では,クロックCLKの立ち下がりエッジでバンクBANK1内のコラムアドレスCA19のデータD19が出力されていたが,図5では,データD19は出力されない。上記のように,異なるバンクにまたがる領域10にアクセスする場合は,クロックCLKの立ち上がりエッジCK3のリードRDから2クロック後の立ち上がりエッジCK4でステップオーバリードSRDを入力すれば,無駄なくデータD19D23D16D18を出力することができる。また,領域11にアクセスする場合は,リードRDとコラムアドレスCA21とバンクアドレスBA1を入力し,その1クロックサイクル後にステップオーバリードSRDとコラムアドレスCA23とバンクアドレスBA0を入力し,3クロックサイクル後にバーストストップBSTを入力すれば良い。この場合のステップオーバリードSRDではバーストレングスは6である。さらに,領域12をアクセスする場合は,ステップオーバリードSRDとコラムアドレスCA23とバンクアドレスBA1を入力し,4クロックサイクル後にバーストストップBSTを入力すれば良い。この場合はバーストレングスは8である。ライト動作の場合も上記のリード動作と同じであり,CASコマンドのステップオーバリードSRDに代えてステップオーバライトSWRと書込みデータを入力すれば良い。[半導体記憶装置の全体構成]図6は,第1の実施の形態におけるDDRSDRAMの全体構成図である。このDDRSDRAMは,クロックイネーブルCKEがアクティブ状態の時にクロックCLKとその反転クロックCLKを入力し内部の各回路ブロックに供給するクロックバッファ20と,アドレスロウとコラムとバンクアドレスを入力するアドレスバッファ22と,コマンド信号CSRASCASWEを入力しデコードして内部コマンドを出力するコマンドデコーダ24と,データを入出力端子DQで入出力する入出力バッファ26とを有する。コマンドデコーダ24は,コマンド信号の組み合わせに応じて,RASコマンドであるアクティブACTなどをロウタイミング制御回路36に出力し,CASコマンドであるリードRDライトWRステップオーバリードSRDステップオーバライトSWR,プリチャージPREなどをコラムタイミング制御回路30に出力する。さらに,DDRSDRAMは,アドレスバッファ22から入力されるCAS系のアドレスであるコラムアドレスCAとバンクアドレスBAを入力して内部コラムアドレスS28とコラムバンク選択信号CBANKを生成するコラムアドレス制御回路28と,コラムバンク選択信号CBANKとコラム系の内部コマンドに応じて,コラムタイミング信号S32を生成するコラムタイミング制御回路30を有する。また,メモリは,ロウ側にもコラム系と同様のロウアドレス制御回路34とロウタイミング制御回路36とを有する。メモリセルアレイ50は,4つのバンクBANK03に分割されている。ワードデコーダ38は,内部ロウアドレスS34をデコードし,ロウタイミング信号S36のタイミングで選択したバンク内のワード線を駆動する。コラムデコーダ32は,内部コラムアドレスS28をデコードし,コラムタイミング信号S32に含まれるコラム選択信号CLを選択ビット線対に出力する。リードアンプ40は,コラムタイミング信号S32に含まれるリードアンプイネーブル信号RAEに応答して,メモリセルアレイ内で選択されたビット線対に接続されるデータバスDBのデータ信号を増幅する。ライトアンプ50は,入力されたライトデータを,コラムタイミング信号S32に含まれるライトアンプイネーブル信号WAEに応答して増幅し,データバスDBに出力する。リードアンプ40とライトアンプ42は,各バンクBANK03内の偶数側CA00メモリセルアレイと奇数側CA01メモリセルアレイとにそれぞれ設けられる。データバス制御回路44は,読み出し動作では,リードアンプ40が増幅したリードデータをコラムデータバスCDB経由で入力し,偶数側のリードデータと奇数側のリードデータとをコラムデータバスCDBECDBOに並列に出力する。また,書込み動作では,入出力バッファ26が入力した書き込みデータをコラムデータバスCDBECDBOから並列に入力し,データバス制御回路44は,偶数側と奇数側の書込みデータを選択されたバンクの対応するライトアンプ42に出力する。図6内のアドレスバッファ22,コラムアドレス制御回路28,コラムタイミング制御回路30,及びコラムデコーダ32は,メモリセルを選択するメモリ選択部に対応する。また,データバス制御回路44と入出力バッファ26は,メモリ選択部が選択したメモリセルまたはメモリセルユニットのデータをクロックCLKに同期して順次入出力する入出力部に対応する。図7は,メモリセルアレイの回路図である。メモリセルアレイは,複数のワード線WL0WL1とそれに交差する複数のビット線対BLBLと,それらの交差位置に設けられそれぞれスイッチトランジスタQとセルキャパシタCとを有するメモリセルMCと,ビット線対BLBL毎に設けられたセンスアンプ44と,コラムアドレスで選択されたビット線対BLBLとデータバス線対DBDBとを接続するコラムスイッチ46と,データバス線対間の電位を等電位にリセットするイコラーザ48とを有する。コラムスイッチ46は,コラムタイミング信号に含まれるコラム選択信号CLに応答して,ビット線対BLBLとデータバス線対DBDBとを接続する。第1の実施の形態におけるDDRSDRAMは,次のような機能を有する。1連続したクロックCLKの立ち上がりエッジと,立ち下がりエッジ反転クロックCLKの立ち上がりエッジとで,異なるバンクのコラムアドレスに対応するメモリセルユニットにアクセスデータ入出力できる。ただし,アクセスできるバンクとコラムアドレス等には次の条件がある。2第2のコマンドであるステップオーバリードSRDまたはステップオーバライトSWRと共に入力されるコラムアドレスバースト動作のスタートコラムアドレスは奇数アドレスである。つまり,図4,5で示したバンクBANK0内のメモリマップ上で隣接するバンクBANK1との境界の奇数コラムアドレス23などである。3第2のコマンドSRDSWRでまたぐことができるバンクは,2つのバンクからなるバンクグループ内のバンクである。図1,図4の例では,バンクグループを構成する2つのバンクは,BANK01とBANK10とBANK23とBANK32の4組である。4第2のコマンドSRDSWRに対応するデータ入出力の最初のクロックサイクルでは,クロックの立ち上がりエッジに同期して第2のコマンドと共に入力されるスタートコラムアドレスのメモリセルのデータが入出力され,立ち下がりエッジに同期してスタートコラムアドレスのメモリセルのバンクと隣接するバンク内であって,同じバンクグループの他のバンク内の左端のコラムアドレスのメモリセルのデータが入出力される。この立ち下がりエッジで入出力するメモリセルのコラムアドレスは,スタートコラムアドレスの下位の数ビットを0にリセットしたコラムアドレスであり,このリセットする下位のビット数はメモリマッピングに依存して設定される。図4の例では,バンク内のコラムアドレスのマッピングは,8つのコラムアドレス毎に改行されているので,0にリセットする下位のビット数は3ビットである。つまり,スタートアドレスCA23の下位3ビットを0にリセットするとCA16になる。下位3,4,5ビットを0にリセットする場合は,バンクグループ内の一方のバンク内のスタートコラムアドレスと他方のバンク内のコラムアドレスは次の関係になる。下位3ビットを0にリセット:0700,1508,2316,...下位4ビットを0にリセット:1500,3116,4732,...下位5ビットを0にリセット:3100,6332,9564,...なお,第1のコマンドRDWRの場合は,データ入出力の最初のクロックサイクルでは,クロックの立ち上がりエッジに同期して第1のコマンドと共に入力されるスタートコラムアドレスのメモリセルのデータが入出力され,そのクロックの立ち下がりエッジに同期してスタートコラムアドレスの次のコラムアドレスのメモリセルのデータが入出力される。また,第1の実施の形態におけるDDRSDRAMは,第1のコマンドRDWRWRAと,第2のコマンドSRDSWRとを,例えば次のように外部から入力し,コマンドデコーダ24がそれぞれのコマンドを検出する。第1,第2のコマンドは,例えばコマンド信号CSRASCASWEとコラムアドレスでは使用されないアドレスA10,A11の組み合わせで入力され,次の通りである。リードRDはCSLRASHCASLWEHA10LA11LステップオーバリードSRDはCSLRASHCASLWEHA10LA11HライトWRはCSLRASHCASLWELA10LA11LステップオーバライトWRはCSLRASHCASLWELA10LA11Hつまり,アドレスA11により第1のコマンドRDWRと第2のコマンドSRDSWRとを区別する。アドレス端子A11は一例であり,新たな入力端子を設けても良い。[第1のコマンドRDWRでの動作]図8は,第1のコマンドであるリードRDやライトWRでのバンク選択動作を示す図である。第1のコマンドの場合は,4つのバンクBANK03のうち,第1のコマンドRDまたはWRで指定されたバンクアドレスで選択される1つのバンク100BANK0のメモリセルアレイ100が選択される。さらに,その選択されたバンクBANK0に対応するリードアンプまたはライトアンプがコラムタイミング信号RAEWAEで選択される。図8に示されるとおり,バンクBANK0は,コラムアドレスCAの最下位ビットがCA00の場合の偶数側メモリセルアレイARY0Lと,CA01の場合の奇数側メモリセルアレイARY0Hとを有し,偶数側と奇数側メモリセルアレイARY0LARY0Hそれぞれにリードアンプとライトアンプを有する。それに伴って,コラムデコーダ320も,図示しないが,偶数側と奇数側メモリセルアレイARY0LARY0Hそれぞれに設けられ,コラムアドレス制御回路28が生成する内部コラムアドレスCALm1,CAHm1をそれぞれデコードし,コラムタイミング制御回路30が生成するコラム選択信号CLを選択されたビット線対のコラムスイッチ回路46に供給する。コラムアドレス制御回路28は,後述するとおり,コラムバンクアドレスBAをデコードしてバンクBANK0nをそれぞれ選択するコラムバンク選択信号CBANKn0を生成すると共に,入力されるコラムアドレスCAの最下位アドレスCA0が0偶数か1奇数かに応じて,偶数側と奇数側の内部コラムアドレスCALm1,CAHm1を生成する。この偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は,最下位ビットCA0が除かれている。本実施の形態では,この偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は,全てのバンクBANK0nに供給される。但し,後述するようにそれには限定されず,選択されたバンクにだけ供給しても良い。一方,コラムタイミング制御回路30は,コラムバンク選択信号CBANKn0で選択されるバンクにだけコラムタイミング信号CLRAEWAEEQを出力する。その結果,選択されたバンク100内の偶数側と奇数側の内部コラムアドレスCALm1,CAHm1で選択されたビット線対にコラム選択信号CLが供給される。図9は,図8と同様に,第1のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。図9には,図8の選択バンク100であるバンクBANK0の構成が詳しく示されている。また,図9には,バンクBANK0の偶数側と奇数側メモリセルアレイARY0LARY0Hそれぞれに設けられたコラムデコーダ320L3230Hも示されている。前述したとおり,コラムバンクアドレスBAをデコードしたコラムバンク選択信号CBANK01によりバンクBANK0が選択され,そのバンクBANK0内のCA00の偶数側メモリセルアレイARY0LとCA01の奇数側メモリセルアレイARY0Hのメモリセルのデータが入出力される。コラムアドレス制御回路28は,CASコマンド入力時のアドレスADDm0から偶数側と奇数側アレイに対する内部コラムアドレスCALm1CAHm1と入力アドレスADDの最下位ビットのコラムアドレスCA0を生成する。内部コラムアドレスCALm1CAHm1は最下位ビットCA0を有していない。スタートアドレスの最下位コラムアドレスがCA00と偶数アドレスの場合は,偶数のコラムアドレスのメモリセルのデータをクロックの立ち上がりエッジで入出力し,奇数のコラムアドレスのメモリセルのデータを立ち下がりエッジで入出力する。従って,コラムアドレス制御回路28は,内部コラムアドレスCALm1CAHm1を入力アドレスADDm1と等しくする。そして,バースト動作ではクロックCLKに同期して両内部コラムアドレスCALm1CAHm1を1インクリメントする。つまり,クロックの立ち上がりエッジと立ち下がりエッジでの入出力データは偶数コラムアドレスと奇数コラムアドレスの組み合わせになり,図10のCK4でのリードRDの例では,リードRDで入力されるコラムアドレスCAが16と偶数であるので,コラムアドレスが1617181920212223の組み合わせ順でバースト動作が行われる。一方,スタートアドレスの最下位コラムアドレスがCA01の場合は,奇数のコラムアドレスのメモリセルのデータをクロックの立ち上がりエッジで入出力し,偶数のコラムアドレスのメモリセルのデータを立ち下がりエッジで入出力する。従って,コラムアドレス制御回路28は,内部コラムアドレスCALm1をADDm11としCAHm1をADDm1と等しくする。この場合も,バースト動作ではクロックCLKに同期して両内部コラムアドレスCALm1CAHm1を1インクリメントする。つまり,クロックの立ち上がりエッジと立ち下がりエッジでの入出力データは奇数コラムアドレスと偶数コラムアドレスの組み合わせになり,図10のCK3でのリードRDの例では,リードRDで入力されるコラムアドレスCAが19と奇数であるので,コラムアドレスが192021222324の組み合わせ順でバースト動作が行われる。よって,偶数CA00側の内部コラムアドレスCALm1は,奇数CA01側の内部コラムアドレスCAHm1より1大きいことが必要である。さらに,CASコマンドで指定され選択されたバンクBANK0のリードアンプ40L40Hまたはライトアンプ42L42Hは,コラムタイミング制御回路30から出力されるコラムタイミング信号により選択され,選択されたバンクBANK0内の偶数側アレイARY0Lと奇数側アレイARY0Hのデータが同時に読み出しまたは書き込みされる。データバス制御回路44は,読み出し動作ではリードアンプ40から入出力バッファ26へのデータパスを生成し,書込み動作では入出力バッファ26からライトアンプ42へのデータパスを生成する。しかも,入力コラムアドレスが偶数CA00の場合は,コラムデータバスの間を偶数側CDBLと立ち上がりエッジ側CDBEとを接続し,奇数側CDBHと立ち下がりエッジ側CDBOとを接続し,奇数CA01の場合は,コラムデータバスの接続を偶数側CDBLとCDBOとを接続し,奇数側CDBHとCDBEとを接続する。入出力バッファは,クロックCLKの立ち上がりエッジでコラムデータバスCDBEのデータを入出力し,立ち下がりエッジでコラムデータバスCDBOのデータを入出力する。図14は,コラムタイミング制御回路30の構成図である。コラムタイミング制御回路30は,コマンドデコーダ24が出力するコマンドRDWRSRDSWRPREに対応するコラムタイミング信号EQCLRAEWAEを生成する。ステップオーバ制御信号SC0SC1SC2は,後述する第2のコマンドであるステップオーバリードSRDとステップオーバライトSWRが生成された時に生成され,第1のコマンドRDWRの場合はいずれもSC0SC1SC2Lである。コラムタイミング制御回路30は,コラムアドレス制御回路28内のバンクアドレスラッチ/デコーダ281が生成するコラムバンク選択信号CBANK0nのうちバンクグループを構成する1対のコラム選択信号,例えばCBANK01の組み合わせに応じて,コラムタイミング信号EQCLRAEWAEを,選択されたバンクの偶数アレイと奇数アレイとに供給する。ただし,第1のコマンドRDWRの場合は,単にコラムバンク選択信号CBANK1の選択バンクの偶数CA00と奇数CA01のアレイとにコラムタイミング信号を供給する。図15は,コラムアドレス制御回路28の構成図である。バンクアドレスラッチ/デコーダ281は,上記したとおりである。アドレスカウンタ282は,バースト動作においてクロックCLKに同期してアドレスADDm1を1ずつインクリメントする。このインクリメント動作はバーストレングスBLの数だけクロックCLKに同期して繰り返される。SC11の場合の動作は後述する。アドレスカウンタ282が出力する最下位ビットCA0を除いたコラムアドレスCAm1が,偶数CA00側の内部コラムアドレスCALm1としてアドレスラッチALLによりラッチされ出力されると共に,奇数CA01側の内部コラムアドレスCAHm1としてアドレスラッチALHによりラッチされ出力される。また,最下位ビットADD0は,アドレスラッチ284によりラッチされ最下位の内部コラムアドレスCA0として出力される。前述したとおり,入力コラムアドレスが偶数で最下位ビットがCA00の場合は,偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は共にADDm1と等しくなるので,アドレスアダー283はアドレスを1加算しない。一方,奇数でCA01の場合は,偶数側と奇数側の内部コラムアドレスCALm1,CAHm1はCALm1ADDm1CAHm1ADDm11になるので,アドレスアダー283はアドレスCAm1を1加算する。そして,生成された偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は,全てのバンクの偶数側と奇数側アレイに対応するコラムアドレスデコーダに供給される。ただし,選択されたバンクの偶数側と奇数側アレイに対応するコラムアドレスデコーダにだけ供給されても良い。図10は,第1のコマンドの動作を示すタイミングチャート図である。クロックの立ち上がりエッジCK3で入力された第1のコマンドRD,コラムアドレスCA19バンクアドレスBA0に対応する動作では,CA01である。したがって,コラムアドレス制御回路内のアドレスアダー284が1の加算を実行し,クロックエッジCK3では偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は,1929192110となっている。その後のバースト動作では,それぞれ10111112とインクリメントされている。そして,クロックエッジCK3以降の3クロックサイクルでは,バンクアドレスBA0で選択されたバンクBANK0に対するコラム選択信号CL0がHレベルになっている。次に,クロックの立ち上がりエッジCK4で入力された第1のコマンドRD,コラムアドレスCA16バンクアドレスBA1に対応する動作では,CA00である。したがって,コラムアドレス制御回路内のアドレスアダー284が1の加算を実行せず,クロックエッジCK3では偶数側と奇数側の内部コラムアドレスCALm1,CAHm1は,16281628となっている。その後のバースト動作では,それぞれ9910101111とインクリメントされている。そして,クロックエッジCK3以降の4クロックサイクルでは,バンクアドレスBA1で選択されたバンクBANK1に対するコラム選択信号CL1がHレベルになっている。[第2のコマンド,ステップオーバリードSRD,ステップオーバライトSWRでの動作]次に,本実施の形態で新たに提案した第2のコマンドSRDSWRの動作について説明する。第2のコマンドSRDSWRに応答して,DDRSDRAMは,その第2のコマンドに対するデータ入出力の最初のクロックサイクルでは,クロックの立ち上がりエッジに同期して,第2のコマンドで指定されたコラムアドレスで選択された一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し,その後,クロックの立ち下がりエッジに同期して,バンクグループの他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する。さらに,最初のクロックサイクルに続く第2のクロックサイクル以降では,クロックの立ち上がりエッジに同期してバンクグループの他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する。これらの動作について以下説明する。[最初のクロックサイクルでの動作]図11は,第2のコマンドに対する最初のクロックサイクルでのバンク選択を示す図である。図11中の構成は,図8と同じである。図4のクロックエッジCK4で入力された第2のコマンドSRDに応答して,最初のクロックサイクルでは,DDRSDRAMは,そのコマンドで指定されたバンクアドレスBA0で選択されるバンクBANK0内のコラムアドレスCA23で選択される奇数側のアレイARY0Hと,バンクBANK0とバンクグループを構成する他方のバンクBANK1内のコラムアドレスCA23の下位3ビットを0にリセットしたコラムアドレスCA16の偶数側アレイARY1Lとを選択する。そして,バンクBANK0の奇数側アレイARY0HとバンクBANK1の偶数側アレイARY1Lに対応するリードアンプとライトアンプも選択される。図12は,図11と同様に,第2のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。図12には示されていないが,図9と同様に,バンクBANK0の偶数側と奇数側メモリセルアレイARY0LARY0Hそれぞれにコラムデコーダ320L3230Hが設けられている。第2のコマンドSRDSWRで指定されたコラムバンクアドレスBAに基づくコラムバンク選択信号CBANK01によりバンクBANK0が選択されると共に,そのバンクBANK0とバンクグループを構成する他方のバンクBANK1が選択される。そして,バンクBANK0内のCA01の奇数側メモリセルアレイARY0Hと,バンクグループの他方のバンクBANK1内のCA00の偶数側メモリセルアレイARY1Lのメモリセルのデータが入出力される。コラムアドレス制御回路28は,第2のコマンドSRDSWR入力時のアドレスADDm0から偶数側と奇数側アレイに対する内部コラムアドレスCALm1CAHm1と入力アドレスADDの最下位ビットのコラムアドレスCA0を生成する。すなわち,第2のコマンドSRDSWR入力時にバンクBANK0を選択した場合,最初のクロックサイクルでは,コラムアドレス制御回路28は,奇数側アレイARY0Hに対する内部コラムアドレスCAHm1を入力アドレスADDm1と等しくし,偶数側アレイARY1Lに対する内部コラムアドレスCALm1を入力アドレスADDm1の下位j1ビットj=3を0にリセットした値にする。つまり,CALmj1ADDmj1CALj10とする。リセットする桁数jはメモリマップに応じて設定される。図3の例ではj=3である。そして,最初のクロックサイクル後の第2のクロックサイクル以降のバースト動作時には,コラムアドレス制御回路28は,偶数側はCALmj1ADDm1,CALj1CAHj11に奇数側はCAHmj1ADDmj1,CAHj10にするスタートアドレスから,クロックCLKに同期して両内部コラムアドレスCALm1,CAHm1を1ずつインクリメントする。例えば,図18の例では,クロックエッジCK4で入力された第2のコマンドSRDの場合は,最初のクロックサイクルCK4では,CALm1は232111011の下位2ビットをリセットした81000にCAHm1は23211になっている。これにより,偶数側ではコラムアドレスCALm0=16に,奇数側ではコラムアドレスCALm0=23のメモリセルが選択される。さらに,その次のクロックサイクルCK5以降のクロックサイクルでは,バースト動作となり,CALm1とCAHm1は,981091110と1ずつインクリメントされ,コラムアドレス181720192221のメモリセルが選択される。さらに,第2のコマンドSRDSWRで指定され選択されたバンクBANK0のCA01のリードアンプ40Hまたはライトアンプ42Hと,そのバンクグループの他方のバンクBANK1のCA00のリードアンプ40Lまたはライトアンプ42Lとが,コラムタイミング制御回路30から出力されるコラムタイミング信号RAEWAEにより選択され,選択されたバンクBANK0内の奇数側アレイARY0Hと,バンクBANK1内の偶数側アレイARY1Lのデータが同時に読み出しまたは書き込みされる。データバス制御回路44は,読み出し動作ではリードアンプ40から入出力バッファ26へのデータパスを生成し,書込み動作では入出力バッファ26からライトアンプ42へのデータパスを生成する。しかも,第2のコマンドSRDSWRでは奇数アドレスであるので,CA01の場合の接続と同様に,データ制御回路44は,コラムデータバスCDBLとCDBOとを接続し,CDBHとCDBEとを接続する。この接続関係は,データ入出力の最初のクロックサイクルと第2のクロックサイクル以降も同じである。入出力バッファは,クロックCLKの立ち上がりエッジでコラムデータバスCDBEのデータを入出力し,立ち下がりエッジでコラムデータバスCDBOのデータを入出力する。[最初のクロックサイクルに続く第2クロックサイクル以降の動作]次に,図13を参照して,第2のクロックサイクル以降の動作について説明する。図13は,第2のコマンドに対する第2のクロックサイクル以降のバンク選択を示す図である。図13の構成は,図11と同じである。前述したとおり,第2のクロックサイクル以降は,第2のコマンドSRDSWRで指定されたバンクのバンクグループ内の他方のバンクBANK1内の両メモリセルアレイ10031004が選択される。内部コラムアドレスCALm1CAHm1CA0の生成については,図12で説明した通りである。第2のコマンドSRDのコラムアドレスが奇数アドレスCA01であるため,図9のCK3でのリードコマンドRDでのバンク内選択と同様に,コラムアドレス制御回路28は,偶数側CA00のメモリセルアレイのコラムアドレスCALm1を,奇数側のメモリセルアレイのコラムアドレスCAHm1に1したアドレスにする。また,データバス制御回路44は,奇数側CA01のメモリセルアレイのコラムデータバスCDBH0kをクロックの立ち上がりエッジ側のコラムデータバスCDBE0k側に接続し,偶数側CA00のメモリセルアレイのコラムデータバスCDBL0kをクロックの立ち下がりエッジ側のコラムデータバスCDBO0k側に接続する。[コラムタイミング制御回路,コラムアドレス制御回路]次に,第2のコマンドSRDSWRに対応する図14のコラムタイミング制御回路と図15のコラムアドレス制御回路の動作について説明する。図16は,第1,第2のコマンドに対応するバンク選択を説明する図である。図17は,コラムタイミング制御回路とコラムアドレス制御回路の動作を説明する図である。さらに,図18は,第2のコマンドSRDが入力された場合の動作を示すタイミングチャート図である。図16,17,図18を参照しながら,第2のコマンドに対応する動作を説明する。図14のコラムタイミング制御回路30は,コラムタイミング信号生成回路28と,各バンク毎に設けられたバンク別コラムタイミング制御回路302とを有する。コラムタイミング信号生成回路28は,コマンドデコーダ24がデコードしたコマンドRDWRSRDSWRPREに対応するコラムタイミング信号CLRAEWAEEQを生成し,バンク別コラムタイミング制御回路302は,そのコラムタイミング信号を選択されるバンクの偶数側CA00または奇数側CA01のメモリセルアレイに区別して供給する。コラムタイミング信号生成回路301は,さらに,第2のコマンドSRDSWRに応答して,第2コマンド制御信号SC0SC1を後述するタイミングで生成する。また,バンク別コラムタイミング制御回路302は,バンクアドレスラッチ/デコーダ281によりコラムバンクアドレスBADDをデコードしたコラムバンク選択信号CBANKn0のバンクグループに対応する組み合わせと,第2コマンド制御信号SC0SC1に応じて,選択されたバンクのセルアレイにタイミング信号を出力する。すなわち,図18の第2コマンドSRDに応答する動作に示されるとおり,バンク別コラムタイミング制御回路302は,最初のクロックサイクルCK4で生成される制御信号SC01のときに,選択されたバンク例えばBANK0の偶数CA00側へのコラムタイミング信号を止めて,バンクグループ例えばCBANK01の組み合わせの他方のバンク例えばBANK1の偶数CA00側にコラムタイミング信号を出力する。また,バンク別コラムタイミング制御回路302は,選択されたバンク例えばBANK0の奇数側へのコラムタイミング信号を出力する。さらに,バンク別コラムタイミング制御回路302は,第2のクロックサイクルCK5以降に生成される制御信号SC21のときに,選択されたバンク例えばBANK0へのコラムタイミング信号を止めて,バンクグループの他方のバンク例えばBANK1の偶数側CA00と奇数側CA01にコラムタイミング信号を供給する。各バンク別コラムタイミング制御回路302は,バンクグループの1対のコラムバンク選択信号CBANK01,CBANK10を入力し,その組み合わせに応じて,最初のクロックサイクルで,上記のように選択バンクの奇数側セルアレイと,同じバンクグループの他方のバンクの偶数側セルアレイに,コラムタイミング信号を出力する。そして,2番目のクロックサイクル後は,他方のバンクの奇数側セルアレイと偶数側セルアレイとにコラムタイミング信号を出力する。図15のコラムアドレス制御回路28は,コラムバンクアドレスBADDをデコードしてコラムバンク選択信号CBANKn0を生成するバンクアドレスラッチ/デコーダ281と,CASコマンドで供給されるアドレスADDm0のうち最下位のアドレスADD0をコラムアドレスCA0としてラッチするアドレスラッチ284と,最下位ビットを除くアドレスADDm1をクロックCLKに同期してバーストレングスBLの12の回数インクリメントしてコラムアドレスCAm1を生成するアドレスカウンタ282と,コラムアドレスCAm1を最下位アドレスCA0=1の時に1加算して偶数側CA00のコラムアドレスCALm1を生成するアドレスアダー283と,そのコラムアドレスCADm1をラッチするアドレスラッチ285と,アドレスカウンタが生成するコラムアドレスCAm1を奇数側CA01のコラムアドレスCAHm1としてラッチするアドレスラッチ286とを有する。本実施の形態では,アドレスラッチしたコラムアドレスCALm1CAHm1CA0は,全バンクに供給される。ただし,選択されたバンクにのみ供給するようにしてもよい。[SRDSWRの具体的な動作]図18の第2コマンドSRDに応答する動作に示されるとおり,アドレスアダー283は,第2のクロックサイクルCK5だけに生成される第2コマンド制御信号SC00のときに,インクリメント動作がディセーブルされ,メモリマッピングに応じた下位ビットを0にリセットする。アドレスカウンタ282は,第2コマンド制御信号SC11のときにメモリマッピングに応じた下位ビットを0にリセットする。図18には,クロックCK3で第1のコマンドRDが入力され,CK4で第2のコマンドSRDが入力された場合の動作が示されている。そして,図16には,第1,第2のコマンドに対応するバンク選択の動作が示されている。さらに,図17には,第1,第2のコマンドに対応する,コラムタイミング制御回路と,コラムアドレス制御回路内のアドレスカウンタ282とアドレスアダー283の上記の動作が記載されている。第1のコマンドRDに対する動作は,すでに説明したとおりである。第1のコマンドRDWRの場合は,図16のバンク選択を説明する図に示されるとおり,第2コマンド制御信号SC012は全て0である。そして,選択バンクがCBANK01の場合は,バンクBANK0の偶数側CA00と奇数側CA01のメモリセルアレイが選択され,その偶数,奇数側メモリセルアレイのコラムデコーダにコラムタイミング信号が供給され,バースト動作ではコラムアドレス制御回路28内のアドレスカウンタ282がコラムアドレスCAm1をクロックに同期して1ずつインクリメントし,アドレスアダー283がCA01の時だけ1加算してCALm1=CAHm11にする。選択バンクがCBANK11の場合も同様の動作である。この動作もすでに説明したとおりである。次に,第2のコマンドSRDSWRの場合は,図18に示されるとおり,第2コマンド制御信号SC012は,最初のクロックサイクルCK4だけ制御信号SC01になり,第2のクロックサイクルCK5の前半で制御信号SC11になり,第2のクロックサイクルCK5以降のバーストレングスに対応するクロックサイクル期間に制御信号SC21になる。また,第2のコマンドSRDSWRの場合は,図16に示されるとおり,選択バンクがCBANK01の場合は,最初のクロックサイクルでバンクBANK0の奇数側CA01のメモリセルアレイと,選択バンクBANK0とバンクグループを構成するバンクBANK1の偶数側CA00のメモリセルアレイとが選択され,第2クロックサイクル以降のバースト動作では,選択バンクBANK0とバンクグループを構成するバンクBANK1の偶数側CA00と奇数側CA01のメモリセルアレイとが選択される。ただし,偶数側CA00のコラムアドレスCALm1は,奇数側のCAHm1に1加算したアドレスになっている。選択バンクがCBANK11の場合は,バンクグループを構成するバンクBANK0BANK1の関係が上記と逆の関係になる。図17,図18を参照しながら第2コマンドSRDSWRの場合の動作を説明する。クロックエッジCK4で第2コマンドSRDが奇数のコラムアドレスADDm023とバンクアドレスBA0と共に入力される。クロックサイクルCK4では,アドレスカウンタ282が入力アドレスADDm023に対応する上位ビットアドレスADDm111をそのままCAm111として出力し,SC01であるので,図15のアドレスアダー283が偶数側CA00のコラムアドレスCALm1をCAm1の下位3ビットを0にリセットしてCALm18にする。一方,図の14コラムタイミング制御回路30では,バンクグループの選択信号がCBANK01CBAKN10で制御信号SC01であるので,バンクBANK0のバンク別コラムタイミング制御回路302が奇数側CA01のメモリセルアレイにコラムタイミング信号CL0Hを出力するとともに,バンクBANK1のバンク別コラムタイミング制御回路302が偶数側CA00のメモリセルアレイにコラムタイミング信号CL1Lを出力する。これにより,最初のクロックサイクルでは,選択バンクBANK0の奇数側メモリセルアレイのコラムアドレス23のセルと,そのバンクグループの他方のバンクBANK1の偶数側メモリセルアレイのコラムアドレス16のセルとが選択される。次に,次のクロックサイクルCK5では,制御信号SC00,SC11,SC21となり,アドレスアダー283は第1のコマンドRDWRと同様にCA01の時のみ1の加算動作を行い,アドレスカウンタ282は,SC11により下位3ビットを0にリセットし,コラムアドレスCAm18にする。したがって,2番目のクロックサイクル以降のバースト動作では,コラムアドレスCALm1CAHm1は,98,109,1110とインクリメントされる。さらに,図14のコラムタイミング制御回路30では,SC21により,選択バンクBANK0のバンク別コラムタイミング制御回路302はコラムタイミング信号CL0LCL0Hの出力を停止し,そのバンクグループの他のバンクBANK1のバンク別コラムタイミング制御回路302はコラムタイミング信号CL1LCL1Hを各クロックサイクル毎に出力する。その結果,第2のクロックサイクルCK5以降のバースト動作では,選択バンクBANK0のバンクループの他方のバンクBANK1内の奇数側のメモリセルアレイと偶数側のメモリセルアレイが選択され,それらのメモリセルアレイ内のコラムアドレス181720192221のデータがD17D18D19D20D21D22の順に出力される。したがって,図3,図10に示したようにデータD24が無駄に入出力されることはない。上記の例では,第2のコマンドとしてステップオーバリードSRDを例にして説明したが,ステップオーバライトSWRの場合も同様にしてバンク選択とその中の偶数側,奇数側のメモリセルアレイと内部コラムアドレスの生成によるメモリセルの選択が行われる。[第2の実施の形態][ステップオーバリードSRDRD,ステップオーバライトSWRWRでの動作]図19は,第2の実施の形態を説明する図である。図20は,第2の実施の形態における動作を示すタイミングチャート図である。第2の実施の形態においても,図19内の画像領域10-1,10-2,10-3のように異なるバンクにまたがる領域内のデータを効率的に入出力する。図19に示されたメモリマッピングは,第1の実施の形態で説明したものと同じである。ただし,第2の実施の形態のDDRSDRAMは,第1の実施の形態とは異なり,異なるバンクをまたぐ1対のメモリセルまたはメモリセルブロックに対して,それぞれにCASコマンドとコラムアドレスとバンクアドレスを入力する。図20には,画像領域10-1のデータを読み出す動作例が示されている。画像領域10-1は,バンクBANK0内のロウアドレスRA1におけるコラムアドレスCAが1923のメモリセルまたはメモリセルブロックと,バンクBANK1内のロウアドレスRA1におけるコラムアドレスCAが1618のメモリセルまたはメモリセルブロックとが含まれている。そこで,DDRSDRAMは,クロックエッジCK1でアクティブACTとロウアドレスRA1とバンクアドレスBA0を,クロックエッジCK2でアクティブACTとロウアドレスRA1とバンクアドレスBA1を入力し,それぞれのバンク内のロウアドレスに対応するワード線を選択し,センスアンプがセル内のデータを検出し増幅するRAS側の動作を行う。そして,DDRSDRAMは,CAS側の動作のために,クロックエッジCK3で第1のコマンドであるリードRDとコラムアドレス19とバンクアドレスBA0とを入力し,それに応答してクロックエッジCK6からバンクBANK0内のコラムアドレス1922に対応するデータD19D22をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。さらに,DDRSDRAMは,クロックエッジCK5で第1のコマンドであるリードRDとコラムアドレス16とバンクアドレスBA1とを入力すると共に,そのクロックエッジCK5の直前の立ち下がりのクロックエッジCK4Bで第2のコマンドであるステップオーバリードコマンドSRDとコラムアドレス23とバンクアドレスBA0とを入力する。これに応答して,DDRSDRAMは,クロックCLKの立ち上がりエッジCK7でバンクBANK0内のコラムアドレス23のデータD23を出力し,立ち下がりエッジCK7BでバンクBANK1内のコラムアドレス16のデータD16を出力する。さらに,DDRSDRAMは,クロックエッジCK8以降のバースト動作では,バンクBANK1内のコラムアドレス1718のデータD17D18を出力する。すなわち,第2の実施の形態では,DDRSDRAMは,異なるバンクをまたぐデータを入出力するために,両バンクの一方のバンクとそのコラムアドレスを伴う第2のコマンドSRDと,他方のバンクとそのコラムアドレスを伴う第1のコマンドDRとを,クロックCLKの立ち下がりエッジと立ち上がりエッジで入力する。このように2つのコマンドを利用してそれぞれの選択するアドレスを指定するようにすることで,いかなるメモリマッピングに対しても,効率よくデータの入出力を行うことができる。第1の実施の形態では,メモリマッピングに対応して,コラムアドレス制御回路内のアドレスカウンタやアドレスアダーがリセットする下位ビットのビット数jを変更設定していた。しかし,第2の実施の形態ではそのような設定は不要になる。図19では,画像領域10-1,10-2,10-3のようにラスタ方向に連続する領域を示している。しかし,第2の実施の形態によれば,このようなラスタ方向に連続する領域以外でも,異なるバンクにまたがる領域へのデータの入出力を行うことができる。図21は,第2の実施の形態で実現できる画像領域の例を示す図である。図示されるとおり,第2のコマンドSRDやSWRと第1のコマンドRDやWRをクロックの立ち下がりと立ち上がりの両エッジで入力することで,バンクBANK0内のコラムアドレス21のデータとバンクBANK1内のコラムアドレス0913のデータとを無駄なく入出力することができる。もし,システム側がクロックの両クロックエッジで連続して2つのコマンドとそのアドレスを正確に入力することができる場合は,第2のコマンドと第1のコマンドは同じになってもよい。つまり,クロックCLKの立ち下がりエッジで入力されるコマンドが第2のコマンド,立ち上がりエッジで入力されるコマンドが第1のコマンドと認識される。ただし,本実施の形態では,両コマンドを異なるコマンドにして区別が容易になるようにしている。したがって,第2の実施の形態のDDRSDRAMは,クロックCLKの立ち上がりエッジに加えて立ち下がりエッジでも,コマンド,バンクアドレス,アドレスを入力して取り込むことができる。そして,第2のコマンドSRDSWRと第1のコマンドRDWRを入力すると,DDRSDRAMは,そのコマンドに対するデータ入出力の最初のクロックサイクルの立ち上がりエッジでは,第2のコマンドと共に入力されたバンクアドレスとコラムアドレスのデータを入出力し,最初のクロックサイクルの立ち下がりエッジでは,第1のコマンドと共に入力されたバンクアドレスとコマンドアドレスのデータを入出力し,2番目のクロックサイクル以降は,第1のコマンドと共に入力されたバンクアドレスとコマンドアドレスのデータをバーストモードで入出力する。つまり,第2のコマンドのバーストレングスは1であり,通常のDDRSDRAMのバーストレングスが最小でも2であることと異なる。また,第2のコマンドSRDSWRで指定されるコラムアドレスは必ずしも奇数アドレスである必要はない。さらに,第2のコマンドと第1のコマンドの順番が逆になってもよい。その場合は,クロックの立ち下がりエッジで第1のコマンドが,後続する立ち上がりエッジで第2のコマンドが入力される。図22は,第2の実施の形態におけるDDRSDRAMの構成図である。第1の実施の形態での図6の構成図と同じ構成要素には同じ引用番号を与えている。このDDRSDRAMは,第1の実施の形態と異なり,アドレスバッファ22とコマンドデコーダ24が,クロックCLKの立ち上がりエッジと立ち下がりエッジ反転クロックCLKの立ち上がりエッジに同期して,コマンド信号やアドレス,バンクアドレスを入力する。さらに,DDRSDRAMのコラムアドレス制御回路28とコラムタイミング制御回路30が,第1の実施の形態と異なり,第1,第2のコマンドで入力される2セットのバンクアドレスとコラムアドレスに対応して,上記したデータの入出力動作を行うような構成になっている。図22中に示されるように,コラムアドレス制御回路28が,第2のコマンドで入力されたバンクアドレスをデコードした第2のバンク選択信号CBANKBと第1のコマンドで入力されたバンクアドレスをデコードした第2のバンク選択信号CBANKとを,コラムタイミング制御回路30に供給している。CAB0は第2のコマンドで入力されたコラムアドレスの最下位ビット,CA0は第1のコマンドで入力されたコラムアドレスの最下位ビットである。また,コラムタイミング制御回路30が第2のコマンドに応答して第2コマンド制御信号SCASCBを生成し,コラムアドレス制御回路28に供給している。この制御信号は第1の実施の形態の制御信号SC02とは異なる。第1の実施の形態と異なる回路構成は,後で詳述する。[最初のクロックサイクルの動作:SRDSWRで指定したアドレスのデータをバースト長1で入出力し,RDWRで指定したデータをバースト長1で入出力]図20に示した第2のコマンドであるステップオーバリードSRDと第1のコマンドであるリードRDの組み合わせに対する動作について概略を以下のとおり説明する。図23は,第2のコマンドSRDに対する最初のクロックサイクルでのバンク選択を示す図である。図24は,第2のコマンドSRDに対する最初のクロックサイクルでのコラム選択とデータの流れを示す図である。図23に波線で示したメモリセルアレイ100-1,100-2が選択される。つまり,最初のクロックサイクルでは,クロックエッジCK4Bでの第2のコマンドSRDで選択したバンクBANK0内のコラムアドレス23に対応する奇数側CA01のメモリセルアレイARY0H及びそれに対応するリードアンプと,CK5での第1のコマンドRDで選択したバンクBANK1内のコラムアドレス16に対応する偶数側CA00のメモリアレイARY1L及びそれに対応するリードアンプとが選択される。同様に,図24に波線で示した1対のメモリセルアレイとそれぞれに対応するリードアンプ100-1,100-2が選択される。ただし,図24に示されるコラム選択とデータの流れにおいて,図12と異なる点は,次の通りである。1アドレスバッファ22が,第2のコマンドSRDSWRで入力されたコラムアドレスADDBm0と,第1のコマンドRDWRで入力されたコラムアドレスADDm0とを入力し,コラムアドレス制御回路28に出力する。2コラムアドレス制御回路28が,バンク別に内部コラムアドレスCALm1CAHm1を生成可能であり,第2,第1のコマンドで選択された1対のバンクに対して上記のコラムアドレスADDBm0,ADDm0に対応する内部コラムアドレスCALm1CAHm1と,最下位アドレスCAB0CA0を生成する。また,コラムアドレス制御回路28内のバンクラッチ/デコーダは,第2,第1のコマンドで指定されたバンクアドレスBADDBh0BADDh0をそれぞれラッチしデコードして,それぞれのコラムバンク選択信号CBANKBCBANKを生成する。3コラムタイミング制御回路30が,上記のコラムバンク選択信号CBANKBCBANKと最下位アドレスCAB0CA0とに基づいて,選択されているバンク内の選択されている偶数または奇数のメモリセルアレイARYHARYLにコラムタイミング信号CLRAEWAEEQを出力する。4データバス制御回路44が,第1のコマンドのコラムアドレスの最下位ビットCA0から生成した制御信号CAA0に応じて,コラムデータバスCDBLCDBHとCDBECDBOとを接続する。すなわち,制御信号CAA0は,第2のコマンドSRDSWRを伴わない第1のコマンドRDWRの場合はCA0と同じCAA0CA0,第2のコマンドを伴う第1のコマンドの場合はCA0の反転CAA0CA0になる。制御信号CAA0の生成は,図30のコラムアドレス制御回路で行う。そして,コラムデータバスの接続は,第2のコマンドSRDSWRを伴わない第1のコマンドRDWRのみの場合は図9と同様であり,CA0CAA00でCDBLCDBECDBHCDBO並列接続CA0CAA01でCDBLCDBOCDBHCDBE交差接続となる。第2のコマンドSRDSWRと第1のコマンドRDWRの組み合わせの場合は最初のクロックサイクルでは,コラムバンク選択信号CBANKBCBANKと最下位アドレスCAB0CA0とに基づいて,第2のコマンドに対応するCBANKB1のバンクのCAB0側のCDBLまたはCDBHをCDBEに接続し,第1のコマンドに対応するCBANK1のバンクのCA0側のCDBLまたはCDBHをCDBOに接続し,2番目のクロックサイクル以降では,図9と逆であり,CA01CAA00でCDBLCDBECDBHCDBO並列接続CA00CAA01でCDBLCDBOCDBHCDBE交差接続となる。図9と逆になる理由は,第2のコマンドを伴う第1のコマンドのコラムアドレスは,クロックの立ち下がりエッジ側CDBO側のコラムアドレスであるので,2番目のクロックサイクルでのバースト動作では,スタートアドレスはそのコラムアドレスに1加えたアドレスになる。したがって,そのコラムアドレスCA0が奇数CA01の場合は,データバスはLEHOの並列接続になり,偶数CA00の場合はL0HEの交差接続になる。以上の構成により,第2の実施の形態のDDRSDRAMでは,第2のコマンドのバンクアドレスとコラムアドレスと,第1のコマンドのバンクアドレスとコラムアドレスとが任意のアドレスに指定される。図24中の破線のブロック10011002と,破線のコラムデータバスの接続は,図20のCK4BCK5でのSRD23BA0RD16BA1の場合の最初のクロックサイクルに選択及び接続される例である。つまり,データバス制御回路44が,コラムデータバスCDB0H0kを,立ち上がりエッジで入出力される入出力側のコラムデータバスCDBE0kに接続し,コラムデータバスCDB1L0kを,立ち下がりエッジで入出力される入出力側のコラムデータバスCDBO0kに接続する。そして,入出力バッファ26が,コラムデータバスCDBE0kに出力されたバンクBANK0内の奇数側アレイARY0Hのデータをクロックの立ち上がりエッジCK7に同期して出力し,コラムデータバスCDBO0kに出力されたバンクBANK1内の偶数側アレイARY1Lのデータをクロックの立ち下がりエッジCK7Bに同期して出力する。[2クロック目以降の動作:RDWRで指定したアドレスのデータを入出力]図25は,2番目のクロックサイクル以降のバースト動作でのバンク選択を示す図である。2番目のクロックサイクル以降は,第1のコマンドRDWRで指定されたバンクが選択され,指定されたコラムアドレスを1加算したアドレスをスタートアドレスとする偶数側CA00と奇数側CA01のセルアレイが選択され,選択されたメモリセルのデータがバーストレングスBLに対応する数BL1回バースト入出力される。図25中の破線のブロック10031004と,破線のコラムデータバスの接続は,図20のCK4BCK5でのSRD23BA0RD16BA1の場合の2番目のクロックサイクル以降に選択及び接続される例である。つまり,第1のコマンドRDのコラムアドレスが16であるので,CA00CAA01であるので,上記の説明の通り,コラムデータバスは交差接続になる。[コマンドデコーダ]図26は,第2の実施の形態におけるコマンドデコーダを示す図である。コマンドデコーダ24は,入力されるコマンド信号CSRASCASWEを入力する入力バッファ241と,その入力をラッチするFF群とを有する。FF群にて,クロックCLKの立ち上がりエッジCLKZでラッチされたコマンド信号が,RASサイクルではRASコマンドデコーダ242でデコードされ,RASコマンドのアクティブACT,プリチャージPREなどが生成され,さらに,CASサイクルではCASコマンドデコーダ243でデコードされ,CASコマンドのリードRD,ライトWR,バーストストップBSTが生成される。一方,FF群にて,反転クロックCLKBの立ち上がりエッジCLKBZでラッチされたコマンド信号が,SRDSWRコマンドデコーダ244でデコードされ,CASコマンドのステップオーバリードSRDステップオーバライトSWRが生成される。これらのコマンドSRDSWRをまとめてステップオーバコマンドSCと称する。このように,第2のコマンドはクロックCLKの立ち下がりエッジで入力され,第1のコマンドはクロックCLKの立ち上がりエッジで入力される。[アドレスバッファ]図27は,第2の実施の形態におけるアドレスロウアドレスまたはコラムアドレスに対するアドレスバッファを示す図である。アドレスバッファ22は,アドレスA0Amを入力する入力バッファ221と,クロックCLKの立ち上がりエッジCLKZでラッチするFFと反転クロックCLKBの立ち上がりエッジCLKBZでラッチするFFと,クロックエッジCLKZでラッチしたアドレス群をシフトするシフトレジスタ222とを有する。これにより,第2のコマンドで入力されたADDB0ADDBmと、第1のコマンドで入力されたアドレスADD0ADDmとが入力される。シフトレジスタ222はタイミングを合わせるための回路である。図28は,第2の実施の形態におけるバンクアドレスに対するアドレスバッファを示す図である。バンクアドレスに対するアドレスバッファ22は,バンクアドレスBA0BAh0を入力バッファ225で入力し,FFでCLKZCLKBZでそれぞれラッチし,シフトレジスタ226でタイミングを調整する。それにより,第2のコマンドで入力されたバンクアドレスBADDB0ADDBhと、第1のコマンドで入力されたバンクアドレスBADD0BADDhとが入力される。[コラムアドレス制御回路とコラムタイミング生成回路]コラムアドレス制御回路は,入力されたバンクアドレスをデコードしてバンク選択信号を生成し,入力されたコラムアドレスに基づいて内部コラムアドレスを生成する。図29は,コラムアドレス制御回路の一部の構成を示す図である。図29には,アドレスバッファ22が反転クロックCLKの立ち上がりエッジに同期して第2のコマンドSRDSWRと共に入力したバンクアドレスBADDBh0と,クロックCLKの立ち上がりエッジに同期して第1のコマンドRDWRと共に入力したバンクアドレスBADDh0とをそれぞれラッチするバンクアドレスラッチ回路28132811と,それらをデコードしてバンク選択信号CBANKBn0とCBANKn0を同時に出力するバンクアドレスデコーダ28142812とを有する。第2のコマンドのバンクアドレスに対応するバンクデコーダ2814は,第2のコマンドSRDSWRと第1のコマンドSRWRが連続して入力された時の最初のクロックサイクルの期間だけいずれかが1になるバンク選択信号CBANKBn0を出力し,それ以外の期間では全てのバンク選択信号CBANKBn0を0にする。図30は,コラムアドレス制御回路の一部の構成を示す図である。図30に示したコラムアドレス制御回路は,アドレスバッファ22が反転クロックCLKの立ち上がりエッジに同期して第2のコマンドSRDSWRと共に入力したコラムアドレスADDBm0と,クロックCLKの立ち上がりエッジに同期して第1のコマンドRDWRと共に入力したバンクアドレスADDm0から,バンク別に且つ偶数側CA00と奇数側CA01のメモリセルアレイ別に内部コラムアドレスCALCAHを生成する。具体的な説明は後述する。図31は,コラムタイミング制御回路を示す図である。コラムタイミング制御回路30は,コマンドデコーダ24が生成したコマンド,リードRD,ライトWR,プリチャージPRE,ステップオーバリードSRD,ステップオーバライトSWRに応じて,コラムタイミング信号として,イコライズ信号EQ,コラム選択信号CL,リードアンプイネーブル信号RAE,ライトアンプイネーブル信号WAEを生成するコラムタイミング信号生成回路301を有する。さらに,コラムタイミング信号生成回路301は,第2のコマンドSRDSWRに応答して第2コマンド制御信号SCASCBを生成する。例えば,図33に示されるとおり,第2のコマンド制御信号SCAは,第2のコマンドSRDSWRが入力された時に最初のクロックサイクルでSCA1になり,それ以外はSCA0になる。もう一つの第2のコマンド制御信号SCBは,第2のコマンドSRDSWRが入力された時に最初と2番目のクロックサイクルで,CA00の場合にSCB1になり,CA01の場合にSCB0になる。さらに,バンク別コラムタイミング制御回路302は,それらのコラムタイミング信号を,バンク別に且つ偶数側CA00と奇数側CA01のメモリセルアレイ別に出力する。この回路の動作は後述する。図32は,コラムタイミング制御回路とコラムアドレス制御回路の動作を示す図である。図32には,第1のコマンドRDWRだけの場合の動作と,第2のコマンドSRDSWRが入力された時の最初のクロックサイクル1CLKと第2のクロックサイクル以降2CLK以降の場合の制御信号SCASCBに対応した動作が示されている。図33と34,図35と36,図37と38は,第2のコマンドSRDSWRが入力されるときの3つの動作例を示すタイミングチャートである。図32,図33と34の動作例を参照しながら,図30,図31の回路を詳述する。図33と34は,第2のコマンドでSRD23BA0,第1のコマンドでRD16BA1がクロックの立ち下がりエッジと立ち上がりエッジで連続して入力された例である。これらのコマンドSRDRDと共に入力されるコラムアドレスが奇数23と偶数16になっている。このようなコマンドが入力された場合を例にして,以下,各回路の動作について説明する。図30のコラムアドレス制御回路に戻り,アドレスカウンタ282は,バースト動作のために,クロックCLKの立ち上がりエッジに同期して,バーストレングスBLの回数,第1のコマンドRDWRで供給された入力アドレスADDm1をカウントアップする。但し,第2のコマンドSRDSWRに対する最初のクロックサイクルだけは,コラムアドレスの最下位ビットがCA00の場合には,第2コマンド制御信号SCB1によりアドレスカウンタ282はディセーブルされ,アドレスADDm1をカウントアップせず,CAm1は変化しない。図33の例では,第2のコマンドSRD後に入力される第1のコマンドRDがRD16BA1であるので,コラムアドレス16偶数CA00により,最初のクロックサイクルでSCB1となりアドレスADDm1はカウントアップされずCAm11628のままとなり,2番目のクロックサイクル以降でSCB0となりアドレスADDm1はカウントアップされて,出力CAm1は910となる。その理由は,第1のコマンドRDがRD16BA1の場合CA00は2番目のクロックから奇数アドレス17をスタートアドレスとしてコラムアドレス17181920奇数アレイと偶数アレイへのコラムアドレスCAHm1CALm1は89910をバーストアクセスするからである。図37の例も,RD26BA1であるので,アドレスカウンタ282は同様の動作になる。一方,図35の例では,第2コマンドSRD後の第1のコマンドがRD17BA1であり,コラムアドレス17奇数CA01により,最初のクロックサイクルでもSCB0となりアドレスADDm1はカウントアップされ,CAm11728は9になり,2番目のクロックサイクル以降でもSCB0となりアドレスADDm1はカウントアップされ,出力CAm1は1011となる。その理由は,第1のコマンドがRD17BA1の場合は,2番目のクロックから偶数アドレス18をスタートアドレスとしてコラムアドレス18192021CAHm1CALm1は991010をバーストアクセスするからである。次に,アドレスラッチ284,284Bは,最下位アドレスADD0とADDB0をラッチして内部コラムアドレスCA0CAB0を出力する。また,アドレスラッチ284Aは,第2のコマンドを入力した時に生成される内部コマンドSCがSC1の間,最下位アドレスADD0を反転して制御信号CAA0CAA0CA0を生成する。第2のコマンドを入力しない場合は,反転せずCAA0CA0となる。図33の例において,RD19BA0では,コラムアドレス19奇数に対してCAA0CA01となり,SRD23BA0とRD16BA1では,コラムアドレス16偶数に対してCAA0CA01となっている。図37の例も同様である。一方,図35の例では,SRD23BA0とRD17BA1では,コラムアドレス17奇数に対してCAA0CA00となっている。そして,バンク別アドレスラッチALLALHは,バンク別且つ偶数と奇数アレイ別にコラムアドレスADDBm1ADDm1をラッチし,対応するバンクのアレイのコラムデコーダに出力する。偶数アレイ側のバンク別アドレスラッチALLは,自分宛へのバンク選択信号CBANKまたはCBANKBが1の場合に,アドレスADDBm1か偶数側CA00アドレスCADm1のいずれか一方をラッチする。また,奇数アレイ側のバンク別アドレスラッチALHは,自分宛へのバンク選択信号CBANKまたはCBANKBが1の場合に,アドレスADDBm1か奇数側アドレスCAm1のいずれか一方をラッチする。上記の偶数側CA00のアドレスCADm1は,アドレスアダー283により生成される。アドレスアダー283は,第2のコマンドの最初のクロックサイクルではSCA1により,制御信号CAA0の値にかかわらず,ディセーブルされ1加算は行わない。つまり,第2のコマンドSRDSWRが入力される場合は,それに続いて入力される第1のコマンドRDWRの入力アドレスADDm1が,クロックCLKの立ち下がりエッジで入出力されるデータに対するアドレスである。したがって,その入力アドレスADDm1CAm1を1加算することなくそのままバンク別アドレスラッチ回路ALLに供給する。また,アドレスアダー283は,第2のコマンドの2番目のクロックサイクル以降の制御信号SCA0の時に,制御信号CAA01CA00であれば1加算してCADm1CAm11にする。第2のコマンドが入力しない場合のアドレスアダー283の動作は,前述したと同様である。図33の例では,SRD23BA0とRD16BA1により,最初のクロックサイクルではSCA1により1加算せずCA1Lm1CAm18であるが,2番目のクロックサイクル以降はSCA0CAA0CA01により1加算してCA1Lm1CAm1191011と変化している。その理由は,最初のクロックサイクルでは,前述のとおり,第1,第2のコマンドで指定したコラムアドレス2316にアクセスするからであり,さらに,2番目のクロックサイクルから奇数アドレス17をスタートアドレスとしてコラムアドレス17181920CAHm1CALm1は89910をバーストアクセスするからである。図37の例も同様である。一方,図35の例では,SRD23BA0とRD17BA1により,最初のクロックサイクルでは上記と同じであるが,2番目のクロックサイクルからはSCA0CAA0CA00により1加算せずCA1Lm1CAm191011と変化している。その理由は,2番目のクロックサイクル以降は,偶数アドレス18をスタートアドレスとしてコラムアドレス18192021CAHm1CALm1は991010をバーストアクセスするからである。以上のように,バンク別アドレスラッチ回路ALHALLは,第1のコマンドRDWRだけの場合は,偶数側CA00のアレイ用にはCADm1を,奇数側CA01のアレイ用にはCAm1をそれぞれラッチし,一方で,第2のコマンドSRDSWR入力後に第1のコマンドRDWR入力した場合は,第2のコマンドSRDSWRで指定したバンクCBANKB=1のバンク別アドレスラッチ回路はADDBm1を,第1のコマンドRDWRで指定したバンクのバンク別アドレスラッチ回路は,奇数アレイ側でCAm1を偶数アレイ側でCADm1をラッチする。次に,図31のコラムタイミング制御回路では,バンク別コラムタイミング制御回路302が,バンクBANK0BANKn別に設けられ,各バンク内の偶数CA00,奇数CA01別にコラムタイミング信号を出力する。そのために,バンク別コラムタイミング制御回路302には,それぞれ対応するバンクのコラムバンク選択信号CBANKCBANKBと最下位ビットCA0CAB0と,第2コマンド制御信号SCAが入力される。そして,最初のクロックサイクルSCA1の時は,第2のコマンドSRDSWRと第1のコマンドRDWRDで入力されたバンクアドレスに対応するコラムバンク選択信号CBANKCBANKBと最下位ビットCA0CAB0に応じて,選択されたバンクの選択された偶数または奇数側アレイに対してコラムタイミング信号を出力する。さらに,2番目のクロックサイクルSCA0の時は,第1のコマンドRDWRで入力されたバンクアドレスに対応するコラムバンク選択信号CBANKに応じて,選択されたバンク2番目のクロック以降のバーストアクセス対象のバンクの偶数及び奇数側アレイに対してコラムタイミング信号を出力する。例えば,図33,34の例では,図34で,SRD23BA0とRD16BA1の後では,最初のクロックサイクルでSCA1により,バンクBANK0の奇数側とバンクBANK1の偶数側へのコラムタイミング信号CL0HCL1Lが1になっている。さらに,2番目のクロックサイクルではSCA0により,バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1LCL1Hが1になっている。図35,36の例では,図36で,SRD23BA0とRD17BA1の後では,最初のクロックサイクルでSCA1により,バンクBANK0の奇数側とバンクBANK1の偶数側へのコラムタイミング信号CL0HCL1Hが1になっている。さらに,2番目のクロックサイクルではSCA0により,バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1LCL1Hが1になっている。そして,図37,38の例では,図38で,SRD12BA3とRD26BA1の後では,最初のクロックサイクルでSCA1により,バンクBANK3の偶数側とバンクBANK1の偶数側へのコラムタイミング信号CL3LCL1Lが1になっている。さらに,2番目のクロックサイクルではSCA0により,バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1LCL1Hが1になっている。[SRDSWRRDWRの動作例1]図33,34では,クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA0内の奇数コラムアドレス23が,立ち上がりエッジに同期したコマンドRDでバンクBA1内の偶数コラムアドレス16が指定されている。それに応答して,DDRSDRAMは,最初のクロックサイクルで,バンクBA0内のコラムアドレス23のメモリセルと,バンクBA1内のコラムアドレス16のメモリセルとを選択し,レイテンシ後に,それらのデータD23D16をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。さらに,DDRSDRAMは,2番目のクロックサイクル以降で,バンクBA1内のコラムアドレス1718,1920のメモリセルのデータD17D18,D19D20をバースト出力する。[SRDSWRRDWRの動作例2]図35,36では,クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA0内の奇数コラムアドレス23が,立ち上がりエッジに同期したコマンドRDでバンクBA1内の奇数コラムアドレス17が指定されている。それに応答して,DDRSDRAMは,最初のクロックサイクルで,バンクBA0内のコラムアドレス23のメモリセルと,バンクBA1内のコラムアドレス17のメモリセルとを選択し,レイテンシ後に,それらのデータD23D17をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。さらに,DDRSDRAMは,2番目のクロックサイクル以降で,バンクBA1内のコラムアドレス1819,2021のメモリセルのデータD18D19,D20D21をバースト出力する。[SRDSWRRDWRの動作例3]図37,38では,クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA3内の偶数コラムアドレス12が,立ち上がりエッジに同期したコマンドRDでバンクBA1内の偶数コラムアドレス26が指定されている。それに応答して,DDRSDRAMは,最初のクロックサイクルで,バンクBA3内のコラムアドレス12のメモリセルと,バンクBA1内のコラムアドレス26のメモリセルとを選択し,レイテンシ後に,それらのデータD12D26をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。さらに,DDRSDRAMは,2番目のクロックサイクル以降で,バンクBA1内のコラムアドレス2728,2930のメモリセルのデータD27D28,D29D30をバースト出力する。図示していないが,クロックの立ち下がりエッジに同期したコマンドSRDで第1のバンク内の偶数コラムアドレスが,立ち上がりエッジに同期したコマンドRDで第2のバンク内の奇数コラムアドレスが指定された場合も,上記の3つの動作例と同様の動作になる。[付記]以上の実施の形態をまとめると,次の付記のとおりである。付記1複数のメモリセルを有する第1及び第2のバンクと,コマンドに応答して選択された第1及び第2のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と,前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと,偶数アドレスに対応するメモリセルのデータとを,クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する半導体記憶装置。付記2付記1において,前記第1及び第2のバンクはバンクグループを構成し,前記メモリ選択部は,アドレス生成部と,前記アドレス生成部が生成する内部アドレスをデコードするアドレスデコーダとを有し,前記アドレス生成部は,前記コマンドと共に入力される前記第1及び第2のバンクの一方のバンクのメモリセルを選択する入力アドレスに基づいて,前記第1及び第2のバンクの他方のバンクのメモリセルを選択する内部アドレスを生成する半導体記憶装置。付記3付記2において,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記アドレス生成部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,前記入力アドレスが選択する前記一方のバンクのメモリセルを選択する第1の内部アドレスと前記他方のバンクのメモリセルを選択する第2の内部アドレスとを生成し,前記データ入出力の最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記他方のバンクのメモリセルを選択する第3及び第4の内部アドレスを生成し,前記入出力部は,前記第1及び第2の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力し,前記第3及び第4の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する半導体装置。付記4付記2において,前記メモリ選択部は,さらに,コラムタイミング制御回路を有し,前記コラムタイミング制御回路は,コラムタイミング信号を,前記入力アドレスが選択する前記一方のバンクと前記内部アドレスが選択する他方のバンクに供給する半導体記憶装置。付記5付記4において,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記コラムタイミング制御回路は,前記コマンドに対応する最初のクロックサイクルでは,前記入力アドレスが選択する前記一方のバンクの奇数アドレスのメモリセルアレイに供給する第1のコラムタイミング信号と,前記内部アドレスが選択する他方のバンクの偶数アドレスのメモリセルアレイに供給する第2のコラムタイミング信号とを生成し,前記最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記他方のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第3及び第4のコラムタイミング信号を生成する半導体記憶装置。付記6付記1において,前記第1及び第2のバンクはバンクグループを構成し,前記コマンドと共に入力される入力アドレスが奇数アドレスであり,前記入出力部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,クロックの立ち上がりエッジに同期して前記メモリ選択部で選択された前記一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記バンクグループ内の他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。付記7付記6において,前記入出力部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルに続く第2のクロックサイクル以降では,クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。付記8付記1において,前記メモリ選択部がアドレス生成部を有し,前記アドレス生成部は,前記コマンドと共に入力される前記第1のバンク内のメモリセルを指定する第1の入力アドレスと,前記コマンドと共に入力される前記第2のバンク内のメモリセルを指定する第2の入力アドレスとに基づいて,前記第1及び第2のバンク内のメモリセルを選択する内部アドレスをそれぞれ生成する半導体装置。付記9付記8において,前記アドレス生成部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルでは,前記第1の入力アドレスが選択する第1のバンクのメモリセルを選択する第1の内部アドレスと,前記第2の入力アドレスが選択する第2のバンクのメモリセルを選択する第2の内部アドレスとを生成し,前記データ入出力の最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記第2のバンクのメモリセルを選択する第3及び第4の内部アドレスを生成し,前記入出力部は,前記第1及び第2の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力し,前記第3及び第4の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力する半導体装置。付記10付記8において,前記メモリ選択部は,さらに,コラムタイミング制御回路を有し,前記コラムタイミング制御回路は,コラムタイミング信号を,前記第1の入力アドレスが選択する第1のバンクと前記第2の入力アドレスが選択する第2のバンクに供給する半導体記憶装置。付記11付記10において,前記コラムタイミング制御回路は,前記コマンドに対応する最初のクロックサイクルでは,前記第1の入力アドレスが選択する第1のバンクのメモリセルアレイに供給する第1のコラムタイミング信号と,前記第2のアドレスが選択する第2のバンクのメモリセルアレイに供給する第2のコラムタイミング信号とを生成し,前記最初のクロックサイクルに続く2番目以降のクロックサイクルでは,前記第2のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第3及び第4のコラムタイミング信号を生成する半導体記憶装置。付記12付記1において,前記コマンドは,クロックの立ち下がりエッジで入力される第1のCASコマンドとクロックの立ち上がりエッジで入力される第2のCASコマンドとを有し,前記第1のCASコマンドと共に前記第1のバンク内のメモリセルを指定する第1の入力アドレスが入力され,前記第2のCASコマンドと共に前記第2のバンク内のメモリセルを指定する第2の入力アドレスが入力され,前記入出力部は,前記コマンドに対応するデータ入出力の最初のクロックサイクルで,クロックの立ち上がりエッジに同期して前記第1の入力アドレスに対応する第1のバンク内のメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記第2の入力アドレスに対応する第2のバンク内のメモリセルのデータを入出力する半導体記憶装置。付記13付記12において,前記入出力部は,前記最初のクロックサイクルに続く第2のクロックサイクル以降では,クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し,クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。付記14付記7または13において,前記2番目のクロックサイクル以降の入出力クロックサイクル数は,バーストレングスに対応した数である半導体記憶装置。付記15付記1~14のいずれか1つにおいて、前記奇数アドレスに対応する前記メモリセルと前記偶数アドレスに対応する前記メモリセルは隣り合うメモリセルである半導体記憶装置。付記16付記1~15のいずれか1つにおいて、前記メモリ選択部は、前記コマンドに先立って入力される別のコマンドRDWRに応答して選択された第1及び第2のバンクのいずれのバンク内の奇数アドレスに対応するメモリセルと偶数アドレスに対応するメモリセルとを選択する半導体記憶装置。"