"アナログ信号をサンプリングしてデジタル信号に変換するデジタルアナログ混載回路において、アナログ信号の周波数よりも大きい周波数のクロック信号から、アナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成手段と、アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持手段と、前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成手段と、を有することを特徴とするデジタルアナログ混載回路。前記信号生成手段は、半導体素子の1から数ゲート分に相当する時間、前記アナログ値確定信号よりも前記遅延信号の位相を遅らせる、ことを特徴とする請求項1記載のデジタルアナログ混載回路。前記信号生成手段は、位相がほぼ逆相の2つのアナログ値確定信号と、2つのアナログ値確定信号からそれぞれ位相が遅れた2つの遅延信号を生成し、前記デジタルクロック生成手段は、2つの前記遅延信号のそれぞれの立ち下がりを契機に前記デジタルクロック信号を生成する、ことを特徴とする請求項1又は2記載のデジタルアナログ混載回路。前記アナログ値保持手段は、第1のアナログ値確定信号がHレベルかつ第1の遅延信号がHレベルの間、第1のキャパシタにアナログ値を蓄積し、第2のアナログ値確定信号がHレベルかつ第2の遅延信号がHレベルの間、第1のキャパシタのアナログ値を第2のキャパシタに蓄積するサンプリングホールド回路である、ことを特徴とする請求項3記載のデジタルアナログ混載回路。前記デジタルクロック生成手段は、前記クロック信号の立ち下がりを契機に前記デジタルクロック信号を立ち下がらせる、ことを特徴とする請求項1~4いずれか1項記載のデジタルアナログ混載回路。前記デジタルクロック信号の立ち上がり又は立ち下がりを契機に動作を開始するデジタル回路、を有する請求項5項記載のデジタルアナログ混載回路。前記デジタル回路は、前記サンプルホール手段が出力した前記デジタル信号をフィルタリングする、ことを特徴とする請求項5記載のデジタルアナログ混載回路。アナログ信号をサンプリングしてデジタル信号に変換するデジタルアナログ混載回路のデジタルクロック生成方法において、アナログ信号の周波数よりも大きい周波数のクロック信号から、アナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成ステップと、アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持ステップと、前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成ステップと、を有することを特徴とするデジタルクロック生成方法。しかしながら、図1のような動作クロックでは、アナログ用のクロックφHとデジタル用のクロックφ1の間に元のクロックCLKの半周期分の遅れが発生するという問題ある。すなわち、図1ではBのタイミングがアナログ値の取得タイミングであるが、次のデジタル回路の動作タイミングであるCまで、半CLK周期分の遅れ時間が生じている。ところで、アナログ回路がアナログ値をホールドした後、デジタルノイズが発生しても、アナログ回路の精度には影響を与えないため、可能な限り早期にデジタル回路を動作させることが好ましい。これにより、回路を早いクロック周波数で動作させることができるようになる。例えば、デジタル回路の動作クロックは高速化が進んでいるため、アナログ値の取得タイミングの後、半CLK周期分も時間的な余裕を取れない場合がある。本発明は、上記課題に鑑み、デジタルノイズを低減しつつ、高速処理が可能なデジタルアナログ混載回路を提供することを目的とする。本発明は、アナログ信号をサンプリングしてデジタル信号に変換するデジタルアナログ混載回路において、アナログ信号の周波数よりも大きい周波数のクロック信号からアナログ値確定のタイミングを指示するアナログ値確定信号、及び、前記アナログ値確定信号より前記クロック信号の半周期未満、位相が遅れた遅延信号を生成する信号生成手段と、アナログ入力の端子から、前記アナログ値確定信号の立ち下がりのタイミングでアナログ値をキャパシタに蓄積するアナログ値保持手段と、前記信号生成手段から取得した前記遅延信号の立ち下がりを契機に、デジタル回路が動作を開始するためのデジタルクロック信号を生成するデジタルクロック信号生成手段と、を有することを特徴とする。上記課題に鑑み、デジタルノイズを低減しつつ、高速処理が可能なデジタルアナログ混載回路を提供することができる。以下、本発明を実施するための形態について図面を参照しながら説明する。図2は、本実施形態のデジタルアナログ混載回路の概略的な作用を説明する図の一例である。図2の信号dは信号aに対しわずかに遅延した信号であり、信号aと信号dは共にサンプリング/積分回路に供給される。本実施形態のデジタルアナログ混載回路は、アナログ回路部のサンプルホールド値確定タイミングに基づき、デジタル回路部に供給するデジタルクロック以下、DCLK信号を発生させることを特徴の1つとする。具体的には、アナログ回路部は信号aの立ち下がりエッジでアナログ信号を確定し、デジタルクロック生成部はわずかに遅延した信号dの立ち下がりエッジでDCLK信号を立ち上げる。デジタル回路はDCLK信号の立ち上がりエッジで動作を開始する。このように、本実施形態のデジタルアナログ混載回路は、アナログ回路部がサンプルホールド値アナログ値を確定した後に、デジタル回路部が動作を開始するので、サンプルホールド値にはデジタルノイズが重畳してない。デジタル回路部はサンプルホールド値確定タイミング信号aの立ち下がりを契機に発生するDCLK信号により動作を開始するので、サンプルホールド値の取得の直後信号aと信号dの遅延分だけ後にDCLK信号を発生させることができる。この結果、デジタル回路が動作している間にデジタルノイズが発生しても、次のサンプルホールド値確定タイミングまでには十分に動作が完了し、アナログ信号にデジタルノイズが重畳するおそれを低減できる。換言すれば、アナログ信号の確定の後、すぐにデジタル回路を動作させることができるのでデジタル回路を速いクロック周波数で動作させることができる。図3は、デジタルアナログ混載回路100の構成図の一例を示す。デジタルアナログ混載回路100は、2分周回路11、アナログ回路部10、デジタルクロック生成回路14、及び、デジタル回路15を有する。2分周回路11は元のCLK信号を2分周したMCLK信号を4相クロック生成回路12に出力する。元のCLK信号は、アナログ信号のベース周波数に対し十分に早い周波数例えば、128倍以上に設定されている。4相クロック生成回路12は4相のスイッチ信号φ1a、φ1d、φ2a、φ2dを生成し、サンプリング/積分回路13に出力すると共に、スイッチ信号φ1dとφ2dをデジタルクロック生成回路14にも出力する。サンプリング/積分回路13はアナログ信号をサンプリングすると共に積分する回路であり、積分したアナログ値を量子化したデジタル信号をデジタル回路15に出力する。また、デジタルクロック生成回路14はスイッチ信号φ1dとφ2dからデジタルクロックDCLK信号を生成してデジタル回路15に出力する。以下、詳細に説明する。図4は、2分周回路11の一例を示す。DFF回路110のCK端子に元のCLK信号が入力され、出力端子Q ́Qの反転端子が入力端子Dに入力されている。なお、CLK信号の周波数をfとする。DFF回路110はCK端子に入力されるCLK信号がLからHに変化した時、D端子に入力されている値を出力端子Qから出力する。よって、出力端子Qが出力する信号がHレベルで、CLK信号がLレベルからHレベルに変化すると、DFF回路110はその時のD端子への入力である出力端子Q ́の状態Lレベルを出力端子Qから出力する。出力端子Qが出力する信号は次にCLK信号がLレベルからHレベルに変化するまで維持される。したがって、出力端子Qが出力する信号がLレベルの状態で、CLK信号がLレベルからHレベルに変化すると、DFF回路110はその時のD端子への入力である出力端子Q ́の状態Hレベルを出力端子Qから出力する。なお、DFF回路110の遅延は無視している。このようにCLK信号の立ち上がりエッジで出力端子Qが出力する信号の状態がLレベルからHレベル、又は、HレベルからLレベルに変化することで、DFF回路110が出力するMCLK信号の周波数は元のCLK信号の周波数の1/2になる2分周される。なお、2分周回路11を含め各回路が出力する信号を図8に示した。図5は、4相クロック生成回路12の構成図の一例を示す。4相クロックは、サンプリング/積分回路13のスイッチをそれぞれがオン/オフするために生成される。このスイッチは、サンプリング/積分回路13がアナログ信号をサンプリング及び積分するための計4つのスイッチ図6のSW1~4である。4相クロック生成回路12は、NOR回路122とNOR回路123に対し、インバータ回路124、125が、NOR回路122とNOR回路127に対し、インバータ回路128,129が、多段に接続された構成を有する。NOR回路122には、インバータ回路121を介してSTB信号とMCLK信号が入力される。STB信号はデジタルアナログ混載回路100の動作中、Hレベルを維持するので、インバータ回路121を通過したSTB信号は、デジタルアナログ混載回路100の動作中、Lレベルとなる。このため、NOR回路122はMCLK信号がHレベルの時にLレベルを、MCLK信号がLレベルの時にHレベルを出力する。NOR回路122が出力した信号は、NOR回路123に入力されるとともに、インバータ回路126を介してNOR回路127に入力される。NOR回路123のもう一方の入力は、NOR回路127が出力した信号を最終段のインバータ回路129が出力した信号である。NOR回路127のもう一方の入力は、NOR回路123が出力した信号を最終段のインバータ回路125が出力した信号である。NOR回路123の後段には、偶数個のインバータ回路124が直列に接続されており、その出力がスイッチ信号φ2aとなっている。また、スイッチ信号φ2aが抽出された位置よりも後段には偶数個のインバータ回路125が直列に接続されており、その出力がスイッチ信号φ2dとなっている。スイッチ信号φ2aに対しスイッチ信号φ2dはわずかに遅延する。同様に、NOR回路127の後段には、NOR回路123側と同じ数のインバータ回路128が直列に接続されており、その出力がスイッチ信号φ1aとなっている。また、スイッチ信号φ1aが抽出された位置よりも後段には、NOR回路123側と同じ数のインバータ回路129が直列に接続されており、その出力がスイッチ信号φ1dとなっている。図8に示すように、インバータ126の作用によりスイッチ信号φ1aとφ2aはほぼ逆位相となり、スイッチ信号φ1dとφ2dはほぼ逆位相となる。また、スイッチ信号φ2dは、NOR回路125の段数によりスイッチ信号φ2aに対し1~数ゲートNOR回路125を構成するトランジスタのゲート分遅れた信号となる。この遅延は最大でもCLK信号の半周期未満とすることが好適である。スイッチ信号φ1dは、NOR回路129の段数によりスイッチ信号φ1aに対し1~数ゲート分遅れた信号となる。このような信号の遅延量は、NOR回路125,129の段数だけでなく、NOR回路125,129に含まれるトランジスタのサイズトランジスタのゲート数によっても調整可能である。したがって、このような調整により所望の遅延量が得られる。図6は、サンプリング/積分回路13の構成図の一例を示す。サンプリング/積分回路13は、SW1~4、キャパシタ131,オペアンプ133、及び、オペアンプ133と並列に接続されたキャパシタ132を有する。アナログ信号は端子Vinから入力される。並列に接続されたSW3とSW4はコンデンサ131に対し直列に接続され、このコンデンサ131に対し直列にSW1とSW2が並列に接続されている。オペアンプ133とキャパシタ132は並列に接続され、オペアンプ133の反転入力端子にはSW1が、非反転入力端子にはリファレンス電圧VREFが印加されている。SW2とSW3がオン、SW4とSW1がオフとなっている間、コンデンサ131には、アナログ入力電圧とリファレンス電圧VREFとの差に応じた電荷がサンプリングされる。その後、SW2とSW3がオフ、SW4とSW1がオンになると、コンデンサ131に蓄積された電荷は、コンデンサ132に流れ込んで蓄積される。オペアンプ133の非反転入力端子にはリファレンス電圧VREFが印加されているので、オペアンプ133が出力する電圧はリファレンス電圧VREFとコンデンサ132の電圧の差に比例した値になる。オペアンプの作用により、反転入力端子の電圧は非反転入力端子に印加されたリファレンス電圧VREFと同じ電圧になる。コンデンサ131にはリファレンス電圧VREFとアナログ入力電圧と差に応じた電圧が印加されているので、コンデンサ131に蓄積された全ての電荷は、コンデンサ132に移動する。なお、量子化部134は、サンプリング/積分回路13から出力された電圧を閾値と比較して、所定の値以上であれば1を出力し、所定の値未満であれば-1を出力する。図8に示すスイッチ信号φ1a、φ1d、φ2a、φ2dのHレベルでSW1~4がオンになるとし、それぞれのスイッチ信号は以下のSW1~4をオンオフする。スイッチ信号φ1a:SW2スイッチ信号φ1d:SW3スイッチ信号φ2a:SW1スイッチ信号φ2d:SW4スイッチ信号φ1aがHレベルかつスイッチ信号φ1dがHレベルの間、SW2及びSW3がオンになり、SW1及びSW4はオフである。したがって、スイッチ信号φ1dがHレベルになってからスイッチ信号φ1aがLレベルになるまでの間、入力信号はコンデンサ131に蓄積されるサンプリング。φ1a信号がLレベルになることでSW2がオフになるとコンデンサ131の電圧がリファレンス電圧VREFだけ低下するので、Vinからコンデンサ131にほとんど電荷が蓄積されない。よって、アナログ値はφ1a信号がLレベルになりSW2がオフになると確定する。同様に、スイッチ信号φ2aがHレベルかつスイッチ信号φ2dがHレベルの間、SW1及びSW4がオンになり、SW2及びSW3はオフである。したがって、スイッチ信号φ2dがHレベルになってからスイッチ信号φ2aがLレベルになるまでの間、コンデンサ131に蓄積された電荷は、SW4に接続されたリファレンス電圧VREFとの差分だけコンデンサ132に蓄積される積分。φ2a信号がLレベルになりSW1がオフになるとコンデンサ132には電荷が蓄積されないので、アナログ値積分値はφ2a信号がLレベルになりSW1がオフになると確定する。図7は、デジタルクロック生成回路14の構成図の一例を示す。デジタルクロック生成回路14は、2つのインバータ回路142、144、2つのDFF回路141,143、及び、OR回路145を有する。それぞれのDFF回路141,143のR端子には元のCLK信号が入力され、それぞれのD端子はHレベルにプルアップされている。DFF回路141のCK端子にはスイッチ信号φ1dにインバータ142を通した値が入力され、DFF回路143のCK端子にはスイッチ信号φ2dにインバータ144を通した値が入力される。それぞれのDFF回路141,143の出力端子QはOR回路145の入力に接続されている。いずれのDFF回路141,143においても、R端子はCLK信号のHレベルからLレベルへの立ち下がりにより出力端子Qの出力をLレベルにセットする。したがって、DFF回路141は、スイッチ信号φ1dがHレベルからLレベルに変化すると出力端子QからHレベルを出力し、CLK信号がHレベルからLレベルに変化すると出力端子QからLレベルを出力する。DFF回路143は、スイッチ信号φ2dがHレベルからLレベルに変化すると出力端子QからHレベルを出力し、CLK信号がHレベルからLレベルに変化すると出力端子QからLレベルを出力する。OR回路145は、それぞれのDFF回路141,143の出力端子Qが出力する信号の一方がHレベルならHレベルを出力する。OR回路145が出力する信号がデジタル回路15に供給されるDCLK信号となる。よって、DCLK信号はそれぞれのDFF回路141,143の出力端子Qが出力する信号を重畳した信号である。デジタル回路15は、DCLK信号の立ち上がりを検出して動作を開始する。デジタル回路15はサンプリング/積分回路13が出力するデジタル信号にノイズ除去などの処理を施し、所定の周波数成分を抽出するデジタルフィルターとなる。このようにデジタルアナログ混載回路100はA/D変換器として作用する。また、デジタル回路15はデジタルフィルターとして処理を施した信号に、適切な処理を行うASICとしての機能を有することもできる。ASICがどのような処理を行うかはアナログ信号によって異なるが、例えば、車載されるセンサがアナログ信号を出力する場合、デジタル回路15はアクチュエータの制御値を決定する等の処理を行う。図8は、本実施形態のデジタルアナログ混載回路100が出力する各種の信号のシーケンス図の一例を示す。図8aは元のCLK信号であり、図8bはCLK信号を2分周したMCLK信号であり、図8cはスイッチ信号φ1aであり、図8dはスイッチ信号φ1dであり、図8eはスイッチ信号φ2aであり、図8fはスイッチ信号φ2dであり、図8gはDCLK信号であり、図8hはアナログ信号である。4相クロック生成回路12にて説明したように、スイッチ信号φ1aとスイッチ信号φ2aの立ち下がりはアナログ信号のアナログ値を確定する。デジタルクロック生成回路14にて説明したように、スイッチ信号φ1aとスイッチ信号φ2aのそれぞれからわずかに遅延したスイッチ信号φ1dとスイッチ信号φ2dの立ち上がりは、DCLK信号の立ち上がりの契機となっている。スイッチ信号φ1dとスイッチ信号φ2dはほぼ逆位相で、かつ、DCLK信号はCLK信号の立ち下がりで立ち下がるので、DCLK信号の周波数は元のCLK信号の周波数と同じになる。したがって、デジタル回路15を高速に動作させることができる。図示するように、スイッチ信号φ1aからφ1d、又は、スイッチ信号φ2aからφ2dは、1~数ゲート分の遅延しかないので、アナログ信号の確定の直後にデジタル回路15が動作を開始することができる。この結果、デジタルノイズがアナログ信号に重畳するおそれがあるという理由で、アナログ値の確定タイミングを遅らせるなどの調整が不要になる。よって、デジタル回路15の動作時間だけでCLK信号すなわちDCLK信号の周期を決定できるため、CLK信号の周波数を最大化することができる。CLK信号の周波数fはサンプリング/積分回路13のサンプリング周波数なので、A/D変換の高精度化が可能になる。このような効果に示唆されるように、本実施形態のデジタルアナログ混載回路100は、デジタルノイズの発生期間が長い場合に有効になる。デジタル回路15はDCLK信号の立ち上がりを契機に動作を開始するが、その後、デジタル回路15の最終トランジスタが動作を終了するまでデジタルノイズがアナログ信号に重畳されうる。したがって、デジタル回路15の動作時間が長いほどアナログ値の確定タイミングに制約が生じやすく、高周波数化とアナログ値をサンプリングするタイミング決定高精度化の両立が困難になりやすい。図9は図8と比較するための従来の回路動作クロックの一例を示す図である。従来、信号φ1の立ち上がりと立ち下がりでデジタル部が動作を開始すると、デジタル回路の動作完了までデジタルノイズが発生しアナログ信号に重畳する。従来の回路において、信号φHの立ち下がりでアナログ値が確定する場合、このタイミングではアナログ信号にデジタルノイズが重畳している。このように、デジタル回路15の動作時間が長いと、アナログ値にデジタルノイズが重畳しやすく高周波数化と高精度化の両立が困難であった。これに対し、本実施形態のデジタルアナログ混載回路100は、アナログ値の確定直後にデジタル回路15が動作を開始するので、デジタルノイズの発生期間が同じでも高周波数化と高精度化の両立が容易である。例えば、デジタル回路15の動作時間にアナログ値の確定タイミングのための若干のマージンを設けるだけで、CLK信号の周波数を決定できる。また、デジタル回路15の動作時間が十分に短いのであれば、デジタル回路15をDCLK信号の立ち下がりで動作開始させてもよいし、DCLK信号の立ち上がりと立ち下がりの両方で動作開始させてもよい。後者の場合、デジタル回路15はCLK信号の周波数fの倍の周波数で動作することができる。"