"広帯域アナログ無線周波数の積分器であって、第1及び第2のpチャネルトランジスタであって、それぞれ、第1の電圧供給端子に並列に接続されたソース、およびドレインを有し、当該第1のpチャネルトランジスタの前記ドレインと、当該第2のpチャネルトランジスタの前記ドレインとが、互いに相補的な出力信号を提供する、第1及び第2のpチャネルトランジスタと、第1及び第2の可変抵抗手段であって、第1の可変抵抗手段は前記第1のpチャネルトランジスタのドレインに接続された第1端子および前記第2のpチャネルトランジスタのゲートに接続された第2端子を有し、第2の可変抵抗手段は前記第2のpチャネルトランジスタのドレインに接続された第1端子および前記第1のpチャネルトランジスタのゲートに接続された第2端子を有する、第1及び第2の可変抵抗手段と、第1及び第2のnチャネルトランジスタであって、第1のnチャネルトランジスタは前記第1の可変抵抗手段の前記第2端子に接続されたドレイン、ゲート、および第2の電圧供給端子に電気的に導通したソースを有し、第2のnチャネルトランジスタは前記第2の可変抵抗手段の前記第2端子に接続されたドレイン、ゲート、および第2の電圧供給端子に電気的に導通したソースを有し、当該第1のnチャネルトランジスタの前記ゲートと、当該第2のnチャネルトランジスタの前記ゲートとが、互いに相補的な入力信号を受け取る、第1及び第2のnチャネルトランジスタとを備えた、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、さらに、前記第2の電圧供給端子と前記第1及び第2のnチャネルトランジスタのソースとの間に直列接続されたバイアストランジスタを備えた、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、さらに、前記第1及び第2のnチャネルトランジスタのゲートに電気的に導通して当該第1及び第2のnチャネルトランジスタの抵抗を制御する第3の電圧供給端子を備えた、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、ディープサブミクロン相補型金属酸化膜半導体技術、シリコンゲルマニウム技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、前記トランジスタが、バイアスオフセットを減少させるように交互配置されている、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、さらに、当該積分器の出力のサンプリングを調整するチューニング回路を備えた、広帯域アナログ無線周波数の積分器。請求項6に記載の積分器において、前記チューニング回路が、DC較正回路とゲイン制御回路とを含む、広帯域アナログ無線周波数の積分器。請求項1に記載の積分器において、前記第1の可変抵抗手段が第3のnチャネルトランジスタを含み、前記第2の可変抵抗手段が第4のnチャネルトランジスタを含み、前記第3のnチャネルトランジスタは、前記第1のpチャネルトランジスタのドレインに接続されたドレイン、前記第2のpチャネルトランジスタのゲートに接続されたソース、およびゲートを有し、前記第4のnチャネルトランジスタは、前記第2のpチャネルトランジスタのドレインに接続されたドレイン、前記第1のpチャネルトランジスタのゲートに接続されたソース、およびゲートを有し、前記第3のnチャネルトランジスタのゲートと前記第4のnチャネルトランジスタのゲートとが互いに接続されている、広帯域アナログ無線周波数の積分器。広帯域アナログ無線周波数の減衰器であって、M個からなる複数の減衰器ブロックを備え、これらブロックは、それぞれ、信号レールと出力ノードとの間に接続された第1のスイッチと、オフセットレールと前記出力ノードとの間に接続された第2のスイッチと、前記出力ノードと前記第1及び第2のスイッチとの間に直列接続された抵抗要素とを含み、当該減衰器ブロックが、Nビットの精度であって、NがMよりも小さい、精度をもたらす、広帯域アナログ無線周波数の減衰器。請求項9に記載の減衰器において、前記ブロックのうちの少なくとも1つにおける抵抗要素の抵抗値が、前記ブロックのうちの他の1つのブロックにおける抵抗値に対する素数に相当する、広帯域アナログ無線周波数の減衰器。請求項9に記載の減衰器において、前記ブロックのそれぞれの前記抵抗要素の数値が、一様に分布したランダム変数によってディザリングされたものである、広帯域アナログ無線周波数の減衰器。請求項9に記載の減衰器において、前記出力ノードで計測された誤差に基づいて前記第1及び第2のスイッチを制御するプログラム入力を設定することによって、較正が行われる、広帯域アナログ無線周波数の減衰器。請求項9に記載の減衰器において、相補型金属酸化膜半導体技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数の減衰器。広帯域アナログ無線周波数のスケーラブルな加算器であって、出力ノードと接地レールとの間に並列接続された、N個からなる複数のスイッチと、電源レールと前記出力ノードとの間に直列接続された抵抗要素とを備え、前記スイッチのそれぞれが、それぞれ対応する電圧入力によって制御される、広帯域アナログ無線周波数のスケーラブルな加算器。請求項14に記載の加算器において、前記Nが、加算すべき入力信号の数に基づいて決定される、広帯域アナログ無線周波数のスケーラブルな加算器。請求項14に記載の加算器において、相補型金属酸化膜半導体技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数のスケーラブルな加算器。本明細書で開示するデバイスは、従来のデバイスに比べて製造及び動作が簡単である。さらに、本明細書で開示するデバイスは、従来のデバイスよりも遥かに大きい帯域幅で動作することができる。詳細には、本発明の革新的なデバイスは、低周波数設計の利点と、状態変数技術によってもたらされたプログラマブル性とを組み合わせたものである。前述の内容は、添付の図面に示す本発明の例示的な実施形態についての以下の詳細な説明から明らかになる。なお、異なる図をとおして、同一の符号は同一の構成/構成要素を指すものとする。図面は必ずしも縮尺どおりではなく、本発明の例示的な実施形態を示すことに重点を置いている。以下では、本発明の例示的な実施形態について説明する。広帯域信号処理WiSPはアナログ信号処理技術であり、すなわち、50MHz~20GHz以上の帯域幅においてプログラマブルで実行可能なアナログ演算を実現する。WiSPの基礎となるのは状態変数理論である。この理論とディープサブミクロンCMOS相補型金属酸化膜半導体技術とを組み合わせることにより、低周波数信号処理技術を、ミクロンμm長ないしミリメートルmm長の波長にまで拡張することが可能になる。WiSPは、相補型金属酸化膜半導体CMOS技術、シリコンゲルマニウムSiGe技術、および絶縁体上シリコンSOI技術で実現できる。WiSPは、状態変数マシンのパラメータを10ビットの精度で設定できることから、極めて高精度である。また、WiSPは、ゲイン利得などの状態変数パラメータを適宜変化させることによって全ての周波数帯に拡大できるので、周波数アジャイルである。例えば、ゲインパラメータを変化させるだけで、中心周波数が約1GHzである状態変数マシンを10GHzの周波数にシフトさせることができる。WiSP技術は、線形時不変信号処理および線形時変信号処理のいずれにも適している。状態変数系は、単入力/単出力の構成および多入力/多出力MIMOの構成のいずれにも適用可能であり、例えば、MIMOワイヤレスアンテナシステムの模倣に用いられることもできる。一般的に、低周波数アナログ設計は比較的簡単かつ忠実な科学理論通りである。その理由は、キャパシタ、抵抗器などの部品、およびそれらを印刷回路基板PCB上で接続する配線が、処理される信号の波長に対して極めて小さいからである。分散効果もないため、部品をそれぞれ一まとまりの要素として取り扱うことができる。また、典型的に、低周波数アナログ部品の帯域幅は信号の帯域幅よりも大きい例えば、少なくとも10倍大きい。このように帯域幅が比較的大きいため、フィードバックを利用することができ、デザインの簡略化、系の安定化、系の性能の向上、系の精度の向上などを達成することができる。また、フィードバックを活用することにより、プログラマブルハードウェアを実現できる。例えば、プログラマブル抵抗を備えたオプアンプを用いて、プログラマブルゲインデバイスを構築することができる。つまり、このようなプログラマブル性により、プログラマブル手法を用いて複雑な系を構築することができる。一方、従来の高周波数設計は低周波数アナログ設計のような利点を享受することができない。その理由は、高周波数信号の波長と回路要素のサイズとがほぼ同じだからである。また、PCB上の要素間を接続する配線のサイズも、高周波数信号の波長とほぼ同じである。従来の高周波数設計では、配線を伝達ラインとして取り扱う。そのため、配線のレベル及び寸法は、PCB上での反射等を生じないように設計される。一般的に、このような設計は多くの電力を必要とし、かつ、帯域幅もPCBの材料によって制限される。また、印刷配線の精度の限界により、分散した要素間で相互作用できない可能性もある。さらに、従来の高周波数設計では、フィードバックを利用することができないので、高精度なデザインを実現できない。しかし、広帯域アナログデバイスをPCBではなくCMOS基板に形成することにより、低周波数設計が利用可能となる。その理由は、高周波数波長に対するCMOS配線サイズの比が、低周波数波長に対するPCB配線サイズの比とほぼ同じだからである。事実、ディープサブミクロンCMOS技術を用いた微細な配線サイズはナノメートル単位であり、ナノメートルの世界では、何もかもをそれぞれ1つの要素として取り扱うことができる。これにより、回路の分散的性質を無視できる。つまり、CMOS基板での高周波数設計は、部品の帯域幅が小さ過ぎてフィードバックを活用できない点を除けば、PCBでの低周波数設計と同じである。しかし、本明細書で開示する実施形態は、高ゲインだけでなく極めて大きい帯域幅を提供できるので、フィードバック付きの高周波数CMOSデザインを実現できる。その根底となる基本の構成要素は、極めて高いゲイン例えば、80dB超から最大で100dBまたは120dBおよび200GHz範囲の大きい帯域幅を有するトランスコンダクタである。このようなトランスコンダクタを用いて、最下位ビットLSBまで正確な減衰器を構築することができる。そのような減衰器は、10ビットの精度ですなわち、約1,000分の1まで正確にデジタル的にプログラム可能である。このような高精度のおかげで、プログラマブルアナログハードウェアの構築が可能となる。トランスコンダクタ及び減衰器に対して広帯域スケーリング情報を組み合せることにより、広帯域アナログプロセッサを構築するための基本となる構成単位または構成ブロックであるバイカッドを形成することができる。詳細には、本明細書で開示する、トランスコンダクタ、減衰器、およびスケーラブルな加算器を用いることにより、周波数アジャイルおよび/または時変である、プログラマブルバイカッド構造を形成することができる。このようなバイカッドを複数カスケード接続することにより、Guptaらの2009年3月10日が出願日である国際出願PCTUS2009001512国際公開WO2009114123に記載されているような、プログラマブル伝達関数シンセサイザを形成することができる。なお、この国際出願の全教示内容は、参照をもって本明細書に取り入れたものとする。バイカッドベースの回路により、アジャイルなフィルタagilefilter、等化器、遅延ラインなどを形成することができ、これらの最終用途としては、レーダ、コグニティブ無線、無線周波数識別RFIDなどが挙げられる。図1は、本発明の実施形態を適用可能なバイカッド回路100を示すブロック図である。バイカッド回路100は、その構成要素として、1つ以上の積分器110、1つ以上の減衰器120、および1つ以上の加算器130を備える。バイカッドの出力ytの特性は、バイカッド100の伝達関数Tsを変更することによって変化できる。これは、a0,a1,b0,b1,b2で構成される減衰器120の数値を変更することによって達成される。積分器110のゲインGを変化させることにより、伝達関数の中心周波数を掃引できる。減衰器120の前記数値および積分器110の前記ゲインは、12ビットの精度を有するシリアルペリフェラルインターフェースSPIによってデジタル制御されてもよい。図2に、図1のバイカッド回路100に適用可能な積分器回路200を示す。積分器200は、フィードフォワード調節のトポロジを用いた、広帯域で自己チューニング型の積分器である。積分器200は、帯域幅が大きく、線形性が優れており、かつ、相互変調歪みが小さいので、マイクロ波周波数での用途に特に適している。小信号解析により、この回路の伝達関数は以下のように表される:式中、通常、抵抗Rは、1/gm1,1/gm3,1/gds1,1/gds3に比べて小さくなるように選択される。ディープサブミクロンCMOS技術例えば、130nm以下の場合には、通常、Cgsが全寄生容量の大半を占める。これらを踏まえると、以下を導き出すことができる:fTはユニティゲイン周波数単位利得周波数であり、通常、その数値は大きい。小さい数値を有するRに比べて、通常、z2およびpは極めて大きい。これらを踏まえると、上記の伝達関数は、以下のように近似することができる:Rを、と選択すると、a0=0となる。これにより、上記の伝達関数は、とさらに簡略化することができる。上記の式は、理想的な積分器による応答を表す。通常、トランジスタは、gm1>gm3となるように選択される。したがって、となる。これは、積分器200のユニティゲイン周波数が、ディープサブミクロンCMOS技術のユニティゲイン周波数とほぼ同じであることを示している。図3に、TMSC社製の65nmCMOSに適用された積分器200の周波数応答を示す。ユニティ周波数は約60GHzである。約10MHz~60GHzにおいて20dB/decのゲインロールオフを示し、50MHz~10GHzにおいて約-90°±10°以内の変動ありの位相を有する。図2に示す積分器回路200の実施形態には、様々な変更を施すことができる。図2の中間抵抗Rは、図4の積分器回路400のように、ゲートを電源に接続したトランジスタを用いて実現してもよい。この場合、その抵抗値上記の伝達関数におけるa0の数値の変更は、電圧を変化させるだけで行うことができる。つまり、ユーザは、フィードバック制御回路を用いることにより、積分器をチューニング調節することができる。この点については、後で説明する。図5に、積分器回路500の他の実施形態を示す。この実施形態では、図4のM2およびM5の抵抗が電圧VcRによって制御される。通常、M2およびM5の抵抗は、VcRが増加するにつれて減少する。VcRが過大にならないように、固定抵抗を、M2およびM5と並列に追加してもよい。図6a~cに、積分器回路601,602,603のさらなる他の実施形態を示す。図6aの積分器回路601のように、線形性をさらに向上させるために、上方に2つのソースディジェネレーション抵抗ソース減衰抵抗を追加してもよい。少し異なる手法として、図6bの積分器回路602のように、電流源を2つの同等な電流源に分割し、これら2つの電流源枝路間に単一のソースディジェネレーション抵抗を追加してもよい。図6cの積分器回路603は、上方及び下方の両方に、ソースディジェネレーション抵抗を有する。図7に、積分器回路701例えば、図2及び図4~6を参照しながら説明した積分器回路にチューニング回路702を組み合わせてなる、積分器チューニング回路700を示す。前述したように、電圧VcRの選択は、理想的な積分器を達成するために正確に行われる必要がある。このような選択は、チューニング回路702を介して行われる。このチューニング回路は、全体として、DC較正回路とゲイン制御回路の2つの部分を含む。当該DC較正回路の良好な動作のために、積分器の前段に、2つの同一のバッファ例えば、ソースフォロワなどが挿入される。一方のバッファは一定電圧Vfixでバイアスされており、他方のバッファはフィードバックループを介して制御される。なお、このフィードバックループは、前記積分器の差動出力を入力とする単なる積分回路である。このようなDC較正回路により、前記積分器の各差動出力のバイアス電圧は、確実に互いにほぼ同じとなる。この結果として、前記積分器は、チューニング調節後も高いコモンモード除去同相分除去を示す。電圧VcRが変化する際、低い周波数域ではDC較正後の積分器の位相が大きく変化する場合があり、また、当該位相は、電圧VcRに伴って単調に変化する。そのため、前記ゲイン制御回路は本質的には位相検出器であり、前記DC較正後の積分器が所与の低周波数において所望の位相応答を示すように当該DC較正後の積分器を駆動する。図7に示すように、発信器が200kHz信号を生成し、これが前記積分器に供給され、その出力が増幅される。同じ200kHz信号が移相器PS及びシングルトゥ差動変換器単一差動変換器S2Dにも供給され、前記積分器側の増幅器と同等な増幅器によって増幅される。前記積分器側の増幅信号ならびに前記PS及びS2D側の増幅信号の双方が同じ乗算器に供給される。この乗算器のDC成分はこれら2つの増幅信号の位相差を示す。詳細には、前記2つの増幅信号の位相が合致している場合に前記乗算器のDC値は最大となり、前記2つの増幅信号の位相が互いに90°ずれている場合に前記乗算器のDC値がゼロとなる。前記移相器の位相値を適切に選択することにより、当該乗算器の後段に位置した別の積分回路が、200kHzにおいて前記積分器が所望の位相応答を示すように当該積分器を駆動する。つまり、その積分回路が電圧VcRの所望の数値を生成する。図8に、減衰器回路800とその入力信号及び出力信号とを示す。減衰器は、プロセッサまたはDSPによって指定された所与のバイナリ数二値数に比例して信号を減衰する。減衰器には、電圧線形的およびdB線形的の2種類がある。減衰器800は、電圧線形的な減衰器とされる。なお、dB線形的な減衰器は、dB単位で減衰される点を除けば電圧線形的な減衰器と同じである。減衰器の用途には、セルラーネットワークの信号処理要素、ケーブルモデムの信号処理要素、デジタル加入者回線の信号処理要素、撮像システムの信号処理要素、各種アプリケーションにおける適応フィルタの信号処理要素、および各種アプリケーションにおける等化器の信号処理要素が含まれる。マイクロ波部品市場では、数千万もの種類の減衰器が販売されており、さらにその何倍もの個数がVLSI超大規模集積回路設計に組み込まれている。図9に、R/2Rラダーを用いた典型的な減衰器900を示す。典型的な減衰器のデザインは、減衰器機能を実現するために多段式の抵抗ラダーを使用する。その段数は、減衰を制御するバイナリビット列二値ビット列に含まれるビット数と同じである。より高い精度を所望するほど、段数が増加し、公差が悪化する。そうなると、実現可能なダイナミックレンジも制限される。CMOS設計の場合、有用な抵抗ラダー構造は6~8ビットに制限され、かつ、ダイナミックレンジも64~256に制限される。レーザトリミングを用いれば高精度を実現可能であるが、コストが増加する。さらに、各段ごとに固有の帯域幅があるので、カスケード接続する段数が増加するほど、帯域幅が減少する。つまり、10ビット以上の精度を有する広帯域減衰器を低コストで実現したいのであれば、上記のような多段式の抵抗ラダーによるアーキテクチャは有用でない。図10に、本発明の一実施形態の減衰器回路1000を示す。この減衰器回路1000は、確率的設計手法を用いることにより、上述したような制限を克服している。この単一段の減衰器1000は、複数の抵抗Rからなる抵抗群で構成されている。抵抗Rは、電源と出力の間の直列アームと、前記出力と接地の間の負荷アームとの間で切り替えられる。各抵抗は、直列アームおよび負荷アームのいずれか一方に設定されている。前記複数の抵抗を、R,2R,4R,...,2NRという比で構成することにより、Nビットの減衰器が得られることは言うまでもない。FETをオン状態かオフ状態のいずれかにしているスイッチは、一般に静電容量を有するため、大型の抵抗では帯域幅の問題が生じることを容易に予測できる。また、前記複数の抵抗のなかで最も小型の抵抗でさえも、そのインピーダンスがスイッチのインピーダンスよりも遥かに大きくなるように構成しなければならない。そのため、N>9にもなると、前記複数の抵抗のなかで最も大型の抵抗のサイズは極めて大きくなる。これは、広帯域性能に対する深刻な問題である。また、大型の抵抗のサイズが極めて大きくなると、それに伴って多くのシリコン領域が消費されてしまう。さらに、幅広い範囲の抵抗値に対応するには、1種類のモデルの抵抗器では十分な抵抗の範囲をカバーできないので、複数の異なるファミリーの抵抗器を使用する必要が生じる。異なるモデルの抵抗器は互いに異なる温度係数を有するため、特に温度変化等により、精度が低下してしまう。帯域幅の問題は、FETスイッチのサイズを抵抗器のサイズに対して反比例するように選択し、各アームのRC時定数を互いに同じとすることにより、軽減することができる。理論的には、これによって帯域幅が無限大になるはずである。しかし、最も小型のFETに対して最も大型のFETの比が極めて大きくなり、今度はレイアウト及びシリコンサイズの問題が生じる。その理由は、最も小型の抵抗に対するミスマッチ関連の変動variationを抑えるために、最も小型のFETを十分に大きく形成しなければならないからである。減衰器1000は、N個の抵抗を用いて2N種類2N個の減衰値減衰量を提供する。このような減衰器は、N種類の数値設定が可能なので、N個の自由度を有する。理想的な減衰器であれば、数直線0~1の間で2N個の等間隔の減衰点を有するはずである。つまり、減衰値は、0~1までの区間で一様に分布するはずである1/2N個のビン化が可能になるはずである。理想的でない状況では、多くのビンが空で、別の多くのビンに複数の数値が含まれる。レーザトリミングを用いれば、前記分布を変化させて全てのビンに数値が含まれるように減衰値を移動させることも可能である。しかし、これは困難かつ高コストである。図11に、減衰器回路1100の他の実施形態を示す。一部の実施形態では、M個の自由度M個の抵抗がある。ただし、M>Nである。この場合、0~1までの区間において、2M個の点を生成することができる。M個の抵抗を適切に選択することにより、2N個のビンの各ビンに複数の点が含まれるように分布を形成することができる。さらに、この後、抵抗/FETの公差を含めてモンテカルロシミュレーションを行い、それらの公差を加味したうえでも各ビンに少なくとも1つの点が含まれる分布が高確率で得られるようにしてもよい。さらに、このようにして得られた結果を2M個の点の全ての点について確認することによって較正し、2N個の所望値に対応するM個の制御ビットの組合せを決定してもよい。このM個の制御ビットの組合せのテーブルは、Mビットの長さを有するワードを2N個収容可能なサイズのメモリに記憶してもよい。所望の減衰値に応じてN個のアドレスラインが形成されたメモリは、対応するM個のビットからなる数値を減衰器に向けてデータバス上に送出し、当該減衰器に所望の減衰を行わせる。Nビットの精度を所望しN<N<M、かつ、ミッシングコード例えば、0近傍の数値または1近傍の数値が幾つか存在しても構わない場合、Mビットの長さを有するワードを2N個収容できるサイズのメモリに、プログラムを組み込んでもよい。このような実施形態を、図11の減衰器回路1100で示す。図12aに、Nビットの精度を有する減衰器回路によって達成される減衰の分布の一例を示す。この減衰器回路は、抵抗R,2R,...,2NRを有するM個の自由度のネットワークを具備する。図12bに、図12aの各抵抗の数値を1-x/100から1x/100までの範囲内で一様に分布したランダム変数xの誤差によってディザリング変更した場合の制御ビットパターンの典型的な一例を示す。図12bの減衰の分布は、図12aの数値の周りに分散している。この方法を用いると、数値が集中した幾つかのビン特に、そのような複数のビンのうちの中央のビンの近傍に位置する空のビンにも、数値を埋めることができる。このような手法は、分布の円滑化と称される。図13に、Nビットこの例ではN=12の精度を有する、Mビット減衰器1300この例ではM=24を示す。抵抗間すなわち、FETスイッチ間の最大の比は約64とする。まず抵抗R,2R,4R,8R,16R,32R,64Rから始め、次に数2,4,8,16,32に対する素数59,53,47,43,41,37,31に相当する抵抗59R,53R,47R,43R,41R,37R,31Rを追加する。このようにして得られる分布にx=5のディザリングを施し、2N個のビンの最も良好な分布最大範囲の埋まりを求める。次に、M個の抵抗が揃うまで、抵抗値Rを追加するこの例では、10種類の抵抗値Rを追加する。図14に、N=10、N=12およびN=14で得られる分布を示す。モンテカルロシミュレーションによると、65nmCMOS技術において最小抵抗器のサイズがR=100Ωで最小FETのサイズが0.12μmである場合のミスマッチに起因するFET及び抵抗の変動は約1.5と算出される。x=2で長時間シミュレーションを実行すると、500組のデザインのうちの全てにおいて、N=12の場合に212のビンのうちの最小ビン0および最大ビン1023を除く全てのビンが0~1までの範囲内の要素を少なくとも1つ有するという要件が満たされた。図15に、特定の損失パターンを有する減衰器1300の周波数領域性能を示す。概して言えば、この減衰器は、帯域幅の上限が10GHzを超えると減衰値に変化が生じる。特定の減衰器を較正する場合、まず名目上のデザインから始める。複数のビンからなるテーブルを生成し、各ビンにわたって分布した制御ビットの組合せを最大10組生成する。当然ながら、制御ビットの組合せが10に満たないビンでは、前記最大10個の組合せにおいて、その全ての要素がリストアップされる。減衰器を較正する際、まずビンi1≦i≦2Nから始め、そのビンにおける名目上の制御ビットパターンに注目する。達成される実際の減衰を測定し、誤差を算出する。この誤差に2Nを乗算し、当該誤差を補正するのにシフトしなければならないビンの数を決定する。このシフト方向は、前記誤差の正負によって決まる。実際の減衰の測定値が高過ぎると、ビン番号の小さい方向にシフトさせ、当該測定値が低過ぎると、ビン番号の大きい方向にシフトさせる。新たな制御ビットパターンを決定した後は選択したビンにおいて一部の制御パターンが他の制御パターンよりも優れた数値を複数生成するような場合、そのなかで最も優れた制御パターンを保持する、所望の精度が得られるまで、上記過程をさらに繰り返す。実際的には、2~3回のステップで所望の精度を得ることができる。上記過程の全体を、2N個のビンの数値からなる完全なテーブルおよび対応する制御ビットパターンが得られるまで、全てのビンについて繰り返す。上述した方法により、高精度かつ低コストで、大きい帯域幅および優れた歩留まりを有するCMOS減衰器を提供することができる。Nビットの精度を所望する場合、まず、M個の抵抗およびM個のスイッチから始めるM>N。Mの数値をNの数値よりも十分大きく選択することにより、部品公差を加味したうえでもNビットの精度を満たす減衰器が高確率で得られることを統計学的に保証することができるので、十分な高精度を実現できる。また、その製造プロセスにレーザトリミングは不要である。以上のように、最適な分布を得るための抵抗の選択方法を開示した。また、特定の構成の減衰器を得るための減衰器の較正方法を開示した。なお、前述の例示的な実施形態では電圧線形的な減衰器を形成したが、当業者であれば、同じ方法を用いてdB線形的な減衰器を形成することができる。図16に、図1を参照しながら説明したバイカッド回路100に適用可能な加算回路1600を示す。加算回路1600は、単一の抵抗RとN個のトランジスタとを有する。加算器1600は、広帯域アナログ信号処理を必要とする回路トポロジに使用できる。トランジスタの数であるNは、加算される入力信号の数によって決まる。この加算器は、入力信号V1,V2,...,VNを受け取り、出力信号Voutを生成する。これら入力信号V1,V2,...,VNおよび出力信号Voutは、いずれもDC項とAC項の両方を含む。抵抗Rにより、加算回路網を通るDC電流が設定される。つまり、抵抗Rは、加算ブロックの総合ゲインに寄与する。重ね合わせの原理を用いて、1度に1個のトランジスタを考慮すると、単一のソース接地CS増幅器についての分析だけで済む。出力におけるDCバイアス項を無視してAC項のみに注目すると、前記CS増幅器の出力は以下のように表される:式1において、gmはトランジスタのゲインすなわち、トランスコンダクタンスであり、roはトランジスタの出力抵抗である。ro>>Rと仮定すると、図16の回路の総出力は以下のように表される:式2において、対応する入力信号vに付随する各gm項は、加算係数と見なすことができる。抵抗Rは一定なので、トランジスタのゲインgmを変化させることにより、前記加算係数を調整することができる。トランジスタのゲインgmは、トランジスタの幅Wを用いて以下のように表すことができる:式3によると、トランジスタのゲインはトランジスタの幅に正比例する。したがって、トランジスタの幅を変化させることにより、加算係数を調整することができる。加算回路1600の帯域幅は、前記CS増幅器の帯域幅によって決まる。図17に、CS増幅器の高周波数挙動の分析に一般的に利用される、等価的な小信号回路モデル1700を示す。抵抗RTはR∥roRT=Rro/Rroで与えられ、容量CTはトランジスタの出力ノードと接地との間の容量の総計すなわち、負荷容量とトランジスタ内部の寄生容量と後続段の入力容量との合計である。Rsが比較的大きく、かつ、CTが比較的小さい場合、前記CS増幅器の帯域幅は以下のように表される:Rsが比較的小さい場合、前記CS増幅器の帯域幅は以下のように表される:上記の式から、RTはR∥roで与えられるので、Rが小さい場合、帯域幅が大きくなることが分かる。通常これは損失につながる。当該損失の軽減、つまりゲインの向上を達成するには、Rを増加させる必要があるが、通常これは帯域幅の減少という妥協を伴う。TSMC社の65nmプロセスを用いてCadence社によって作製された3入力加算回路を用意した。図18に、電源抵抗Rsを10Ωとした場合のこの回路の周波数応答を示す。図中の実線は、R=26Ωの場合に相当する。この場合の回路では、損失は5.4dBとなる一方で、3dB帯域幅は約200GHzとなる。図中の破線は、R=60Ωの場合に相当する。この場合の回路では、損失はほぼ0dBである一方で、3dB帯域幅は90GHzに減少する。図19に、前述した積分器、減衰器および加算器の実施形態を適用可能な、直列接続した複数のバイカッド回路1900を示す。このバイカッド構造は二次の状態変数構造である。N個のバイカッドをカスケード接続することにより、2N次の伝達関数Ts’が得られる。図19に示す伝達関数は、単入力単出力SISOのフィールドプログラマブルアナログアレイFPAAを記述しているとも見なせる。減衰器の数値および積分器のゲインを変化させることにより、様々な適応フィルタ特性および遅延ライン特性を実現できる。アナログ領域において動作可能なため、エンジニアにとって広帯域信号を処理するための強力なツールとなる。以上のとおり、本発明を好ましい実施形態に基づいて具体的に図示し詳細に説明した。しかし、当業者であれば、添付の特許請求の範囲に包含される本発明の範囲を逸脱することなく形態および細部に対して様々な変更が可能であることを理解するであろう。"