複数の記録素子と、各記録素子のそれぞれに接続され、各記録素子への通電を制御する複数のスイッチング素子と、記録素子を選択するための情報を入力する入力回路と、前記入力回路により入力した前記情報に基づいて選択信号を出力するデコード回路とを備え、前記デコード回路は、前記複数の記録素子に前記選択信号を供給するための第1および第2の共通信号線と、信号の論理を反転するインバータと、前記第1および第2の共通信号線に並列に接続された複数の論理素子に含まれ、前記複数の記録素子のうちの第1の記録素子を選択するための前記選択信号を出力する第1の論理素子と、前記複数の記録素子のうちの第2の記録素子を選択するための前記選択信号を出力する第2の論理素子とを有し、前記インバータは、前記第1の共通信号線の前記第1の論理素子への接続と前記第1の共通信号線の前記第2の論理素子への接続との間に接続されていることを特徴とする記録ヘッド。前記複数の論理素子は、前記複数の記録素子のうちの第3の記録素子を選択するための前記選択信号を出力する第3の論理素子を含み、前記インバータは、前記第2の共通信号線の前記第2の論理素子への接続と前記第2の共通信号線の前記第3の論理素子への接続との間に接続されていることを特徴とする請求項1に記載の記録ヘッド。前記第1の論理素子および前記第2の論理素子は、グレイコードの順番に従って配置されることを特徴とする請求項1又は2に記載の記録ヘッド。隣接する記録素子およびスイッチング素子がグループを構成し、グループ毎に1つのスイッチング素子が前記選択信号に基づき選択されることを特徴とする請求項1乃至3のいずれか1項に記載の記録ヘッド。前記入力回路は、前記デコード回路へ出力する情報を保持する第1のシフトレジスタを含むことを特徴とする請求項1乃至4のいずれか1項に記載の記録ヘッド。前記入力回路は、前記グループを選択するための情報を保持する第2のシフトレジスタを含むことを特徴とする請求項4に記載の記録ヘッド。しかしながら、ノズルのグループ数が多くなるにつれ、シフトレジスタからの出力信号数も多くなる。その結果、シフトレジスタの回路規模が増大し、また、増大した出力信号数分の配線占有面積により、基板サイズの増大を招いてしまう。特許文献1には、シフトレジスタをノズルの各グループの近傍に、1ビットのシフトレジスタごとに分散して配置させた基板が記載されている。特許文献1による構成は、シフトレジスタの回路規模の増大を抑止し、また、出力信号数分の配線占有面積による基板サイズの増大の抑止にも有効であると考えられる。また、特許文献1には、シフトレジスタだけでなく、デコーダに含まれる論理素子も各グループの近傍に分散して配置される構成が記載されている。このような構成により、更なる基板サイズの増大が抑止できると考えられる。しかしながら、基板端部から論理値の反転信号と非反転信号の2種類の信号線をデコーダまで配線するので、配線占有面積が大きくなってしまう。本発明の目的は、このような従来の問題点を解決することにある。本発明は、上記の点に鑑み、信号の配線数の増大を抑止する記録ヘッドの素子基板を提供することを目的とする。上記課題を解決するため、本発明に係る記録ヘッドは、複数の記録素子と、各記録素子のそれぞれに接続され、各記録素子への通電を制御する複数のスイッチング素子と、記録素子を選択するための情報を入力する入力回路と、前記入力回路により入力した前記情報に基づいて選択信号を出力するデコード回路とを備え、前記デコード回路は、前記複数の記録素子に前記選択信号を供給するための第1および第2の共通信号線と、信号の論理を反転するインバータと、前記第1および第2の共通信号線に並列に接続された複数の論理素子に含まれ、前記複数の記録素子のうちの第1の記録素子を選択するための前記選択信号を出力する第1の論理素子と、前記複数の記録素子のうちの第2の記録素子を選択するための前記選択信号を出力する第2の論理素子とを有し、前記インバータは、前記第1の共通信号線の前記第1の論理素子への接続と前記第1の共通信号線の前記第2の論理素子への接続との間に接続されていることを特徴とする。本発明によれば、信号の配線の増大を抑止することで、基板サイズの増大を抑えることができる。以下、添付図面を参照して本発明の好適な実施例を詳しく説明する。尚、以下の実施例は特許請求の範囲に係る本発明を限定するものでなく、また本実施例で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。[第1の実施例]図1は、本発明に係る実施例における、記録ヘッドにインクを吐出するために必要な熱エネルギを発生する電気熱変換体と、それを駆動するためのスイッチング素子とを同一の素子基板上に形成した基板101の構成を示すブロック図である。矢印は、信号の流れを模式的に示している。基板101のほぼ中央には、インクを基板裏面より表面へ導入するための供給口102が配置されている。供給口102を挟んで対向するように、ヒータ記録素子103、ヒータへの通電を制御するスイッチング素子104、スイッチング素子を選択して駆動するヒータ選択回路駆動回路105が配置されている。印刷装置本体から電源電圧や記録データなどの論理信号が、基板101の端部に複数備えられたパッド109を介して入力される。パッド109から入力された論理信号は、入力回路108を介して基板101内部の論理回路に伝達される。ここで、論理信号の一部は、シフトレジスタ107aに入力される。シフトレジスタ保持回路107aは、入力されたシリアルデータを保持するとともに、パラレルデータに変換して出力する。このシリアルデータには、ブロック選択のための情報が含まれている。シフトレジスタ107aの出力パラレルデータは、図2に示すバッファバッファ回路ともいう110を介して、デコーダデコード回路111に入力される。デコーダ111は、記録素子の配列方向に分散して配置された論理素子1bitDec106a~106pを含む。デコーダにおいて、入力ビット数に応じた出力データが生成され、論理素子106a~106pからヒータ選択回路105に出力される。バッファ110は、ブロック制御データB1~Bnの信号の波形整形や信号電流増幅を行う働きがあるが、デコーダ111へ入力する信号の信号生成部としての役割もする。ノズルの配置方向に分散して配置されたシフトレジスタ保持回路:第1のシフトレジスタ107bから出力されたデータが、入力回路108からの信号と併せてヒータ選択回路105に出力される。ヒータ選択回路105は、入力回路108とデコーダ111の論理素子106a~106pとシフトレジスタ107bの出力から任意のスイッチング素子104を選択し、選択されたスイッチング素子104に対応したヒータ103に一定期間、駆動電流を流す。図1において図示されていないが、入力回路108は、シュミットトリガ回路や、静電破壊などから基板101内部の回路を保護するための保護回路などを含んでいる。図2は、基板101における図1の供給口102を挟んで対向している回路ブロック対の一方についての構成を示す図である。また本ブロック図に入力される信号のタイミングチャートを図3に示す。図2に示すように、連続するx個セグメントともいうのグループを単位としたグループがm個Group1~Groupm配置されている。ここで、ノズル記録素子の選択は、シフトレジスタ107b、デコーダ111、バッファ110により行われる。ヒータ選択回路駆動回路105は、論理素子ANDゲート105a、105bを備えている。論理素子105aは、デコーダ111の出力とシフトレジスタ107bの出力との論理演算の結果を出力する。論理素子105bは、シフトレジスタ107bの出力とヒートイネーブル信号HEとの論理演算の結果を出力する。また、グループ毎に1つずつ選択されたセグメントの纏まりをブロックという。なお、シフトレジスタ107bは、本実施例におけるグループ選択回路の一例であり、デコーダ111は、本実施例におけるブロック選択回路の一例である。シフトレジスタ107a第2のシフトレジスタには、入力回路108を介して、図3に示す、クロック信号CLK、記録データ信号DATA、ラッチ信号LTが入力される。図3のタイミングチャートに示すように、クロック信号CLKの立ち上がり、立ち下がりエッジに同期して記録データ信号DATAが入力される。記録データ信号DATAには、Group1~Groupmに対応したグループ選択信号D1~Dmが含まれている。対応するグループ選択信号がハイレベルとなったグループが選択され、ヒートイネーブル信号HEローアクティブが入力される時間だけ、対応するグループがアクティブとなる。図2の説明に戻ると、グループ内には、x個のセグメントが含まれる。このグループ内でのセグメント選択は、デコーダ111の出力を用いて行う。デコーダ111は、シフトレジスタ107aから入力される2進数のブロック制御データB1~Bnに基づいて、出力されるブロック選択信号BLE1~BLExの一つの論理レベルを選択的にハイレベルとする。Aは、ブロック制御データB1~Bnを転送するバスを示し、n本の信号線で構成されるバスである。Bは、ブロック選択信号BLE1~BLExを転送するバスを示し、x本の信号線で構成されるバスである。このバスBは、各グループに共通に接続している。このバスAとバスBは、図2に示すように、ヒータ103の配列方向に沿って配置されている。以上のように、D1~Dmにより有効とされたグループで、BLE1~BLExの1つが有効とされた出力に対応するセグメントに対して、ヒートイネーブル信号HEがアクティブとされる間、ヒータ電流が流れる。BLE1~BLExを順次切り替えつつ、グループを選択して、各々のセグメントを駆動制御することで、1ライン分の画像が形成される。以下、本実施例におけるデコーダ111の構成を説明する。図7は、従来、用いられているデコーダの構成を示す回路図である。図9は、図2と比較するための、図7に示すデコーダ111を使用した場合の構成を示す。なお、ここでは、入力ビット数が4、出力ビット数が16のデコーダを示している。図7に示す従来のデコーダでは、入力データブロック選択データB1~B4の論理をバッファ110で非反転または反転したデータとし、ANDゲート群である出力ゲート106に入力している。この出力ゲート106は、それぞれ対応するB1~B4の非反転または反転データを選択し、デコーダから信号BLE1~BLE16を出力する。図7に示すデコーダ111は、図8に示す真理値表に従って動作する。図4は、本実施例におけるデコーダ111の構成を示す回路図である。なお、ここでは、図7と同様に入力ビット数が4、出力ビット数が16のデコーダを示す。また、図4に示すデコーダ111も、図8に示す真理値表に従って動作する。また、デコーダ111には、ブロック数分図4では16の論理素子ANDゲート106a~106pが配置されている。ここでは、論理素子としてANDゲートとして表現しているが、ANDゲートに限定するものではなく、NANDゲートを利用しても構わない。本実施例では、例えば、ANDゲート106aは、第1のブロックに属する第1の記録素子を選択する信号BLE1を出力し、ANDゲート106bは、第2のブロックに属する第2の記録素子を選択する信号BLE2を出力する。ANDゲート106cは、第3のブロックに属する第3の記録素子を選択する信号BLE3を出力する。以下同様に、各ANDゲートは、ブロックに対応する記録素子を選択する信号を出力する。別の表現をするならば、各ANDゲートは、ブロックに対応するスイッチング素子を制御する信号を出力する。このデコーダは、16個のANDゲートが、入力データB1~B4を入力できるように共通配線に対して並列に接続されている。各ANDゲートは、入力データB1を第1の共通配線と接続する個別配線を介して入力し、入力データB2を第2の共通配線と接続する個別配線を介して入力する。また、それらのANDゲート106a~106pは全て、同じ論理レベル例えば、ゲート入力が全てハイレベルであることを条件に、各ブロックを選択する。例えば、図4は、入力データB1~B4がすべて1を入力し、ANDゲート106kに接続されるすべての個別配線のデータが1であることを示している。この場合、ANDゲート106kが出力する信号BLE16が有効となり、他の信号BLE1~BLE15は無効となる。本実施例においては、入力データB1~B4の論理をバッファ110で反転したデータとし、入力データB1~B4と同数の信号線を、デコーダ111のANDゲート106a~106pに入力する。ここで、図7では、1つの入力信号に対して論理値を非反転もしくは反転した2つのデータを各ANDゲートに供給していた。しかしながら、本実施例においては、図4に示すように、反転データのみをバッファ110から各ANDゲートに供給している。図4に示すように、バッファ110に最も近いANDゲート106a第1の論理素子は、入力データB1~B4の反転データを直接入力しており、入力データB1~B4の全てが0Lのときのみ、出力BLE1が1Hとなる。また、図4に示すように、ANDゲート106aと106b第2の論理素子との間において、入力データB1にのみ、インバータ401が挿入されている。即ち、第1の共通信号線にインバータ401が接続されている。ANDゲート106bは、入力データB1のみ非反転データを入力し、入力データB2~B4については反転データを入力している。即ち、入力データB1が1H、入力データB2~B4が0Lの時に、出力BLE2が1Hとなる。ANDゲート106bと106c第3の論理素子との間において、入力データB2にのみ、インバータ402が挿入されている。即ち、第2の共通信号線にインバータ402が接続されている。ANDゲート106cでは、入力データB2をインバータ402で反転データとして入力している。従って、入力データB1、B2が1H、入力データB3、B4が0Lの時に出力BLE4が1Hとなる。以下、順次、ANDゲート106b~106pの間にインバータを一つずつ配置し、隣接するANDゲートへの入力のB1~B4の論理を一つずつ反転させて伝達していく構成としている。以上のように、第1の共通信号線や第2の共通信号線との2つの論理素子の接続間に、信号の論理レベルを反転するインバータが接続されている。この接続は、入力データB3を入力する第3の共通配線や、入力データB4を入力する第4の共通配線についても同様に行われる。以上のように配置しているANDゲート106a~106pの配置順序は、その入力される論理がグレイコード順とされている。ここで、グレイコード順とは、隣り合うANDゲートにおいて、入力される論理レベル同士が1ビットだけ反転する順番をいう。デコーダとしての真理値表は図8と同様であり、各ANDゲートは、入力の論理レベルがグレイコード順になるように配置されている。図4に示すように、入力の論理がグレイコード順になるようにANDゲート106a~106pを配置することで、隣接するANDゲートの間の入力データラインに挿入するインバータが、B1~B4のうちいずれか1つとなる。従って、インバータを配置しても、基板サイズ増大の要因とはならない。また、図7と比べて、信号線の数が半分となる。これは、図2と図9とを比較すると明らかなように、基板101におけるバスAの幅記録素子の配列方向と交差する方向の幅を小さくできる。このように、バスAの占有面積を小さくすることができるので、配線占有面積による基板サイズ増大が大きく抑制される。また、これらのインバータは、入力データをANDゲートに供給する配線の途中に挿入するので、配線の寄生容量および寄生抵抗により生じる信号波形のなまりを整形する効果もある。図4の例では、入力データB4の入力データラインに挿入されるインバータが1つで最も少ないが、その配置されるインバータの位置は配線の中間位置となるため、波形整形を行う上で最適である。しかし、本実施例において、中間地点に配置されるだけでは十分な波形整形効果が得られないほど配線長が長い場合には、グレイコード順に縛られることなく、適宜、リピータ効果が得られるようにインバータないしバッファを配置してもよい。また、その場合に、ANDゲート間に配置される入力論理の反転用インバータの個数が1個ではなく、複数となる場合がある。その場合においてもリピータ効果と併せて、基板サイズ増大を抑制する効果は同様に得られる。[第2の実施例]次に、本発明に係る第2の実施例について説明する。図5は、本実施例における構成を示すブロック図であり、図6は、デコーダ111の構成を示す回路図である。なお、ここでは、図7と同様に入力ビット数が4、出力ビット数が16のデコーダを示している。第1の実施例においては、図4に示すように、デコーダ111への入力データB1~B4の全ての配線ラインに対し、ANDゲート106a~106pの各隣接間のいずれかでインバータを配置し、論理を反転するように構成されていた。しかしながら、特に図4に示す入力データB1の配線に着目すると、ANDゲート106a~106pに挿入されているインバータの数は8個である。8個のインバータを介して信号を伝える場合、ゲートでのスイッチングに伴う遅延、即ち、ゲート遅延が大きくなることが考えられる。この個数は、入力のビット数が例示した4ビットから1ビット増加するに伴って倍に増加するので、そのような場合に、更なるゲート遅延が懸念される。これに対し、本実施例におけるデコーダ111は、図6に示すように構成される。図6に示すように、入力データB1~B4の全ての入力信号についてANDゲートの各隣接間で論理反転を行うわけではない。つまり、最下位ビットである入力データB1については、その入力部でバッファ510により非反転信号、反転信号をそれぞれ生成し、それぞれ2本の信号線をセグメント配置方向に配線する。そのため、第1の実施例では、共通信号線の数は、入力ビット数と同じ4本であったが、本実施例においては共通信号線の数は5本となる。第1の実施例では、各ANDゲート間に挿入されているインバータの最大個数が8個であったのに対して、本実施例においては、入力データB2に挿入されている4個が最大となる。そのため、第1の実施例におけるゲート遅延に対して半分のゲート遅延とすることができる。なお、ここで、入力データB1の非反転信号、反転信号を伝達する配線の途中には、インバータ601と602が挿入されている。これは、配線の寄生抵抗、寄生容量に起因した波形のなまりを整形するためのリピータとしても機能する。このインバータ601、602を配置し、ANDゲートへの接続をそれぞれ論理を入れ替えた論理信号に対応させるとともに、所望の配線遅延に対するリピータ効果も得ることができる。さらに、入力データB2ラインでのゲート遅延が問題となるような場合には、入力データB1と同様に信号の入力部バッファ510で非反転信号、反転信号を生成して、2本の入力信号として配線することで、同様の効果を得るようにしてもよい。以上のように、記録ヘッドにおけるデコーダ内部の信号線の配線本数を減らす構成を、第1および第2の実施例に示した。即ち、デコーダの構成要素である各ANDゲート間のいずれかでインバータによる論理反転を行うことで、従来におけるデコーダ内部の信号線の配線本数を低減する。その結果、基板サイズの増大を大きく抑制することができる。この配線本数の削減のために必要なインバータ数を、より一般化した数式を式1に示す。1式1は、従来、入力信号数の2倍即ち、非反転信号と反転信号の配線本数を必要としていたデコーダへの入力信号の配線本数から、i本の入力信号配線本数を低減するために少なくとも必要なインバータ数を示す。即ち、1本の入力信号配線の低減に必要なインバータ数は最低で1個であり、2本低減するためのインバータ数は最低で3個であり、3本低減するためにのインバータ数は最低で7個となる。デコーダ単体で考えた場合には、一般的には回路要素をまとめて配置した構成の方が効率良く、小さい面積に配置可能となる。しかしながら、記録ヘッドにおいては、回路の配置がインク吐出を行うノズルの配列により制約されてしまう。そのため、本実施例において示したような回路構成が、デコーダ単体ではなく記録ヘッド回路全体での配置効率を向上させる。以上のように、本実施例においては、記録ヘッドにおいて、デコーダをセグメント配置方向に分散して配置し、基板端部のサイズ増大を抑制する構成をとった場合に必要であったセグメント配列方向に配線するデコーダへの入力信号の配線領域を縮小できる。さらに、従来の回路構成で必要であった比較的大きいバッファを介して長い配線を駆動する構成の必要がない。従って、さらに基板サイズの縮小が可能となる。また、長い配線に起因した配線遅延の問題を回避するために、従来、必要であったリピータを配置する必要がなくなるので、デコーダ動作の高速性も維持できる。