"半導体層と、前記半導体層に形成され、開口幅が前記半導体層の表面へ向かってラッパ状に広がる湾曲部を開口端に有し、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を有するゲートトレンチと、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記湾曲部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の前記裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記平面部を形成する第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第1導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート酸化膜と、前記ゲートトレンチの前記平面部において、前記ゲート酸化膜の内側に埋め込まれたゲート電極と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に埋め込まれた埋め込み絶縁膜と、前記ゲートトレンチの前記湾曲部に対して自己整合的に前記半導体層に形成され、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、前記コンタクトトレンチの底面に形成された第2導電型のチャネルコンタクト領域とをさらに含む、半導体装置。前記ゲート酸化膜の前記湾曲部に形成された部分が、前記ゲート酸化膜の前記平面部に形成された部分よりも2~4倍厚い、請求項1に記載の半導体装置。前記ゲートトレンチに対する前記コンタクトトレンチのアライメント誤差は、0.01μm以内である、請求項1または2に記載の半導体装置。前記コンタクトトレンチの開口幅は、0.2μm~0.5μmである、請求項1~3のいずれか一項に記載の半導体装置。前記半導体層が、Si半導体層からなる、請求項1~4のいずれか一項に記載の半導体装置。表面側に露出するように形成された第1導電型のソース領域、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のチャネル領域、および前記チャネル領域に対して前記裏面側に前記チャネル領域に接するように形成された第1導電型のドレイン領域を有する半導体層の前記表面にハードマスクを形成する工程と、前記ハードマスクを利用したエッチングにより、前記ソース領域および前記チャネル領域を貫通し、最深部が前記ドレイン領域に達するゲートトレンチを形成する工程と、前記ゲートトレンチの内面にゲート酸化膜を形成する工程と、少なくとも前記ゲートトレンチの深さ方向における前記チャネル領域の上端位置まで、前記ゲート酸化膜の内側に電極材料を埋め込むことにより、前記ゲート酸化膜の一部を露出させるようにゲート電極を形成する工程と、前記ハードマスクで前記半導体層の前記表面を覆った状態で、前記半導体層を熱酸化処理して、前記ゲート酸化膜の前記露出した部分の酸化を進行させることにより、前記ゲートトレンチの開口端に、開口幅が前記半導体層の前記表面へ向かってラッパ状に広がる湾曲部を形成し、同時に、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を形成する工程と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に絶縁材料を埋め込むことにより、埋め込み絶縁膜を形成する工程と、前記埋め込み絶縁膜をマスクとして利用したエッチングにより、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチを、前記ゲートトレンチの前記湾曲部に対して自己整合的に形成する工程と、前記コンタクトトレンチの底面へ第2導電型イオンを注入することにより、前記チャネル領域にチャネルコンタクト領域を形成する工程とを含む、半導体装置の製造方法。前記ゲート電極を形成する工程は、前記ゲートトレンチが前記電極材料で埋め尽くされるように、前記電極材料を堆積させる工程と、堆積した前記電極材料の上面をエッチングして嵩下げすることにより、前記ゲート酸化膜の一部を露出させる工程とを含む、請求項6に記載の半導体装置の製造方法。前記埋め込み絶縁膜を形成する工程は、少なくとも前記半導体層の前記表面が隠れるまで前記絶縁材料を堆積させる工程と、前記半導体層の前記表面が露出するまで、堆積した前記絶縁材料をエッチバックする工程とを含む、請求項6または7に記載の半導体装置の製造方法。前記ハードマスクを形成する工程は、SiO2膜を形成し、当該SiO2膜上にSiN膜を形成することにより、SiO2膜およびSiN膜の2層膜を形成する工程を含む、請求項6~8のいずれか一項に記載の半導体装置の製造方法。本発明の半導体装置は、半導体層と、前記半導体層に形成され、開口幅が前記半導体層の表面へ向かってラッパ状に広がる湾曲部を開口端に有し、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を有するゲートトレンチと、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記湾曲部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の前記裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記平面部を形成する第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第1導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート酸化膜と、前記ゲートトレンチの前記平面部において、前記ゲート酸化膜の内側に埋め込まれたゲート電極と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に埋め込まれた埋め込み絶縁膜と、前記ゲートトレンチの前記湾曲部に対して自己整合的に前記半導体層に形成され、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、前記コンタクトトレンチの底面に形成された第2導電型のチャネルコンタクト領域とをさらに含む。この構成によれば、ゲートトレンチの湾曲部に対して自己整合的に、ソース領域を貫通してチャネル領域に達するコンタクトトレンチが形成されており、このコンタクトトレンチの底面にチャネルコンタクト領域が形成されている。これにより、コンタクトトレンチの側面の一部にソース領域を露出させることができる。そのため、埋め込み絶縁膜が形成されている領域を除く全面にコンタクトトレンチを形成することにより、ソース領域とのコンタクトを確保しながら、チャネル領域に対して広い面積でコンタクトすることができる。その結果、チャネル領域に対するコンタクト抵抗を低くでき、チャネル抵抗を低くすることができる。これにより、チャネル領域とソース領域との間に形成されるpn接合をオンしにくくすることができ、さらには半導体装置に内蔵される寄生バイポーラトランジスタをオンしにくくすることができるので、破壊耐量を向上させることができる。そして、本発明の半導体装置は、たとえば、表面側に露出するように形成された第1導電型のソース領域、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のチャネル領域、および前記チャネル領域に対して前記裏面側に前記チャネル領域に接するように形成された第1導電型のドレイン領域を有する半導体層の前記表面にハードマスクを形成する工程と、前記ハードマスクを利用したエッチングにより、前記ソース領域および前記チャネル領域を貫通し、最深部が前記ドレイン領域に達するゲートトレンチを形成する工程と、前記ゲートトレンチの内面にゲート酸化膜を形成する工程と、少なくとも前記ゲートトレンチの深さ方向における前記チャネル領域の上端位置まで、前記ゲート酸化膜の内側に電極材料を埋め込むことにより、前記ゲート酸化膜の一部を露出させるようにゲート電極を形成する工程と、前記ハードマスクで前記半導体層の前記表面を覆った状態で、前記半導体層を熱酸化処理して、前記ゲート酸化膜の前記露出した部分の酸化を進行させることにより、前記ゲートトレンチの開口端に、開口幅が前記半導体層の前記表面へ向かってラッパ状に広がる湾曲部を形成し、同時に、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を形成する工程と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に絶縁材料を埋め込むことにより、埋め込み絶縁膜を形成する工程と、前記埋め込み絶縁膜をマスクとして利用したエッチングにより、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチを、前記ゲートトレンチの前記湾曲部に対して自己整合的に形成する工程と、前記コンタクトトレンチの底面へ第2導電型イオンを注入することにより、前記チャネル領域にチャネルコンタクト領域を形成する工程とを含む、半導体装置の製造方法により製造することができる。この方法によれば、ゲートトレンチ形成時に利用したハードマスクエッチングマスクで半導体層の表面を覆い、さらにゲート酸化膜の一部をゲート電極で覆った状態で熱酸化処理する。これにより、半導体層の表面およびゲート酸化膜の一部と、酸素O2および水蒸気H2Oとの接触を妨げて、当該覆われた部分の酸化を抑制しながら、ゲートトレンチの内面の一部湾曲部が形成される部分を局所的に酸化させる。これにより、ゲート電極で覆われずに露出しているゲート酸化膜の部分の酸化を進行させて、ゲートトレンチの開口端の開口幅をラッパ状に広げることができる。そして、このようなラッパ形状のゲートトレンチの湾曲部に埋め込み絶縁膜を埋め込み、当該埋め込み絶縁膜をマスクとしたエッチングにより、当該ゲートトレンチの湾曲部に対して自己整合的に、コンタクトトレンチを形成することができる。したがって、たとえゲートトレンチのピッチが微細であっても、コンタクトトレンチを形成する際のアライメント精度が必要ないので、コンタクトトレンチを簡単に形成することができる。しかも、熱酸化処理の際、チャネル領域に接するゲート酸化膜の部分がゲート電極で覆われているので、チャネル領域と酸素O2および水蒸気H2Oとの接触を妨げることができる。そのため、チャネル領域に対向するゲート酸化膜の部分の厚さを維持することができる。その結果、閾値電圧等の特性を設計通りに発現させることができるので、信頼性の高い半導体装置を製造することができる。また、前記ゲート酸化膜の前記湾曲部に形成された部分が、前記ゲート酸化膜の前記平面部に形成された部分よりも2~4倍厚いことが好ましい。ゲートトレンチの湾曲部に形成されたゲート酸化膜の部分の厚さが上記範囲に収まるように熱酸化処理を実行することにより、ゲートトレンチの湾曲部の開口幅を適切な大きさに広げることができる。また、前記ゲートトレンチに対する前記コンタクトトレンチのアライメント誤差は、0.05μm以内であることが好ましい。また、本発明によれば、前記コンタクトトレンチの開口幅が、0.1μm~0.18μmである微細なトレンチも簡単に形成することができる。また、前記半導体層は、Si半導体層からなっていてもよい。また、前記ゲート電極を形成する工程は、前記ゲートトレンチが前記電極材料で埋め尽くされるように、前記電極材料を堆積させる工程と、堆積した前記電極材料の上面をエッチングして嵩下げすることにより、前記ゲート酸化膜の一部を露出させる工程とを含むことが好ましい。この方法では、電極材料のエッチング量を制御することにより、ゲート酸化膜の露出させる範囲を簡単に設定することができる。これにより、ゲートトレンチの開口幅が広げられる範囲すなわち、熱酸化処理により湾曲部が形成される範囲を簡単に決めることができる。また、前記埋め込み絶縁膜を形成する工程は、少なくとも前記半導体層の前記表面が隠れるまで前記絶縁材料を堆積させる工程と、前記半導体層の前記表面が露出するまで、堆積した前記絶縁材料をエッチバックする工程とを含むことが好ましい。この方法では、コンタクトトレンチを形成すべき領域を、エッチバックにより露出させるので、当該領域を区画するためのパターニング等の煩雑な工程を省略することができる。また、前記ハードマスクを形成する工程は、SiO2膜を形成し、当該SiO2膜上にSiN膜を形成することにより、SiO2膜およびSiN膜の2層膜を形成する工程を含むことが好ましい。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係るトレンチゲート型MOSトランジスタの模式的な平面図である。図2は、図1のトレンチゲート型MOSトランジスタの鳥瞰断面図であって、図1の切断線A-Aでの切断面を示す。図1を参照して、MOSトランジスタ1は、トレンチゲート型MOSFETMetalOxideSemiconductorFieldEffectTransistorであり、互いに平行に配列されたストライプ状の単位セル2を複数備えている。各単位セル2は、ストライプ状のゲートトレンチ3により区画されており、隣り合うゲートトレンチ3の間隔トレンチのピッチPは、たとえば、0.9μm~1.5μmである。また、単位セル2には、その長手方向一端から他端向かって延びる長尺平面視長方形なコンタクトトレンチ4が、各単位セル2に1つずつ形成されている。次に、図2を参照して、MOSトランジスタ1は、n型たとえば、濃度が1×1019~5×1019cm-3のSi基板5を備えている。Si基板5は、MOSトランジスタ1のドレインとして機能する。n型不純物としては、リンP、ヒ素Asなどが含まれている。以下同じ。Si基板5の表面6上面には、Si基板5よりも低濃度のn-型たとえば、濃度が1×1016~1×1015cm-3のSiエピタキシャル層8が積層されている。半導体層としてのSiエピタキシャル層8の厚さは、たとえば、3μm~10μmである。Siエピタキシャル層8には、その表面9からSi基板5へ向かって掘り下がった、側面11および底面12を有するゲートトレンチ3がストライプ状に形成されている。これにより、Siエピタキシャル層8には、ストライプ状のゲートトレンチ3の側面11により区画されたストライプ状の単位セル2が複数本形成されている。各ゲートトレンチ3は、開口幅W1がSiエピタキシャル層8の表面9へ向かって断面視でラッパ状に連続して広がる湾曲部13を開口端に有し、当該湾曲部13に対してSiエピタキシャル層8の裏面10側に開口幅W2が一定な平面部14を有している。ゲートトレンチ3の湾曲部13は、当該湾曲部13で区画される単位セル2の上部この実施形態では、後述するソース領域17の一部が、Siエピタキシャル層8の表面9へ向かって凸に湾曲しながら幅狭となるドーム形状半球状となるように、ゲートトレンチ3内部へ向かって凸に湾曲する湾曲面側面15を有している。ゲートトレンチ3の平面部14は、湾曲部13の側面15湾曲面の下端に連続し、互いに向き合う平行な平面側面16を有している。互いに平行な平面部14の側面16の間隔開口幅W2は、たとえば、0.18μm~0.5μmである。一方、この平面部14の側面16に連続する湾曲部13の側面15の間隔開口幅W1は、たとえば、下限湾曲面15の下端位置が0.18μm~0.5μmであり、上限Siエピタキシャル層8の表面9位置が0.38μm~0.7μmであり、当該下限から上限へと連続して増加する。また、Siエピタキシャル層8の表面9から測定されるゲートトレンチ3の深さD1は、たとえば、1.0μm~1.5μmである。また、湾曲部13の深さD2は、後述するソース領域17やチャネル領域18の深さにより適宜設計すればよいが、たとえば、0.2μm~0.4μmであり、平面部14の深さD3は、たとえば、0.8μm~0.6μmである。Siエピタキシャル層8においてゲートトレンチ3の周囲には、n型のソース領域17およびp-型たとえば、濃度が1×1017~5×1017cm-3のチャネル領域18が、Siエピタキシャル層8の表面9に近い側からこの順に形成されている。チャネル領域18には、p型不純物として、たとえば、ボロンB、アルミニウムAlなどが含まれている。以下同じ。ソース領域17は、Siエピタキシャル層8の表面9に露出するとともに、ゲートトレンチ3の湾曲部13全部と平面部14の上部一部を形成するように、各単位セル2の表層部に形成されている。表面9からSi基板5へ向かう方向に沿うソース領域17の厚さT1は、たとえば、0.2μm~0.4μmである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、Siエピタキシャル層8の表面9からSi基板5へ向かう方向に沿った厚さのことをいう。チャネル領域18は、ソース領域17に対してSi基板5側Siエピタキシャル層8の裏面10側にソース領域17に接するように、かつ、ゲートトレンチ3の平面部14の中間部を形成するように形成されている。また、チャネル領域18の厚さT2は、たとえば、0.2μm~0.4μmである。一方、Siエピタキシャル層8における、チャネル領域18に対してSi基板5側の領域は、エピタキシャル成長後のままの状態が維持された、n-型のドレイン領域19となっている。ドレイン領域19は、チャネル領域18に対してSi基板5側にチャネル領域18に接しており、ゲートトレンチ3の平面部14の下部およびゲートトレンチ3の底面12を形成している。ゲートトレンチ3の内面には、その全域を覆うように、ゲート酸化膜20が形成されている。ゲート酸化膜20は、ゲートトレンチ3の湾曲部13の側面15上の第1部分21が、ゲートトレンチ3の平面部14の側面16上の第2部分22よりも2倍~4倍厚くなっている。具体的には、たとえば、第1部分21の厚さt1が1000Å~2000Åであり、第2部分22の厚さt2が350Å~600Åである。第1部分21は、湾曲部13の側面15に沿ってゲートトレンチ3内部へ向かって凸に湾曲している。そして、ゲートトレンチ3の平面部14すなわち、ゲートトレンチ3の底面12からソース領域17の中間部までにおいて、n型不純物が高濃度にドーピングされたポリシリコンをゲート酸化膜20の内側に埋め込むことにより、ゲートトレンチ3内にゲート電極23が埋設されている。こうして、ソース領域17とドレイン領域19とが、Siエピタキシャル層8の表面9に垂直な縦方向にチャネル領域18を介して離間して配置された、縦型MOSトランジスタ1構造が構成されている。また、ゲートトレンチ3の湾曲部13すなわち、ソース領域17の中間部からSiエピタキシャル層8の表面9までにおいて、ゲート酸化膜20の内側には、酸化シリコンSiO2からなる埋め込み絶縁膜24が埋め込まれている。埋め込み絶縁膜24は、その上面がSiエピタキシャル層8の表面9と面一になるように形成されている。なお、ゲート酸化膜20と埋め込み絶縁膜24との境界は、これらがいずれもSiO2からなるため、実際には図2のような明確な境界がない場合もある。各単位セル2には、Siエピタキシャル層8の表面9からソース領域17を貫通し、最深部がチャネル領域18に達するコンタクトトレンチ4が、ゲートトレンチ3の湾曲部13に対して自己整合的に形成されている。すなわち、コンタクトトレンチ4とゲートトレンチ3との間で互いに開口縁25が共有されている。ゲートトレンチ3に対するコンタクトトレンチ4のアライメント誤差は、たとえば、0.01μm以内である。また、コンタクトトレンチ4の開口幅W3は、その深さ方向において一定であり、たとえば、0.2μm~0.5μmである。ゲートトレンチ3の湾曲部13と開口縁25を互いに共有するコンタクトトレンチ4の開口幅W3が一定であるので、コンタクトトレンチ4の側面26とゲートトレンチ3の平面部14の側面16との間には、ゲートトレンチ3の湾曲部13の開口幅W1から、ゲートトレンチ3の平面部14の開口幅W2を差し引いた幅W1-W2の1/2に相当するソース領域17が必然的に残り、そのソース領域17がコンタクトトレンチ4の側面26に露出することとなる。一方、コンタクトトレンチ4の底面27には、チャネル領域18が露出している。そして、コンタクトトレンチ4の底面27に露出したチャネル領域18には、p型たとえば、濃度が1×1019~1×1020cm-3のチャネルコンタクト領域28が形成されている。チャネルコンタクト領域28は、コンタクトトレンチ4の長手方向に沿って、コンタクトトレンチ4の底面27全面に直線状に形成されている。なお、図示は省略するが、埋め込み絶縁膜24上には、ソース電極が形成されており、このソース電極は、各コンタクトトレンチ4を介して、すべての単位セル2ソース領域17およびチャネルコンタクト領域28に一括して接している。すなわち、ソース電極は、すべての単位セル2に対して共通の配線となっている。また、Si基板5の裏面7には、その全域を覆うようにドレイン電極が形成されている。このドレイン電極は、すべての単位セル2に対して共通の電極となっている。図3A~図3Jは、図2のトレンチゲート型MOSトランジスタの製造工程の一部を示す図であって、図2と同じ位置での切断面を示す。MOSトランジスタ1を製造するには、図3Aに示すように、CVDChemicalVaporDeposition:化学気相成長法、LPELiquidPhaseEpitaxy:液相エピタキシ法、MBEMolecularBeamEpitaxy:分子線エピタキシ法などのエピタキシャル成長法により、Si基板5の表面6上に、n型不純物をドーピングしながらSi結晶を成長させる。これにより、Si基板5上に、n-型のSiエピタキシャル層8ドレイン領域19が形成される。次に、Siエピタキシャル層8の表面9へ向け、p型不純物およびn型不純物を順に注入する。注入後、アニール処理たとえば、900°C~1000°Cで、10分~30分することによって、注入された各不純物が活性化されて、チャネル領域18およびソース領域17が同時に形成される。次に、たとえば、CVD法により、Siエピタキシャル層8の表面9にSiO2膜29を形成し、当該SiO2膜29上にSiN膜30を形成することにより、SiO2膜29およびSiN膜30の2層膜からなるハードマスク31を形成する。SiO2膜29の厚さは、たとえば、50Å~100Åとし、SiN膜30の厚さは、たとえば、1000Å~1500Åとする。次に、図3Bに示すように、このハードマスク31を利用して、Siエピタキシャル層8をエッチングする。これにより、Siエピタキシャル層8が表面9からドライエッチングされて、平面部14のみを有するゲートトレンチ3が形成される。それとともに、Siエピタキシャル層8に複数の単位セル2が形成される。次に、図3Cに示すように、たとえば、熱酸化法たとえば、850°C~950°Cで、10分~30分により、ゲートトレンチ3の内面側面11および底面12に第2部分22膜厚が一様な部分のみを有するゲート酸化膜20を形成する。次に、図3Dに示すように、たとえば、CVD法により、ドーピングされたポリシリコン電極材料を、Siエピタキシャル層8の上方から堆積する。ポリシリコンの堆積は、少なくともSiエピタキシャル層8の表面9が隠れるまで続ける。その後、堆積したポリシリコンを、エッチバック面がSiエピタキシャル層8の表面9に対して面一になるまでエッチバックする。これにより、ゲートトレンチ3内に残存するポリシリコンからなるゲート電極23が形成される。次に、図3Eに示すように、たとえば、ドライエッチングにより、ゲート電極23の上面を嵩下げすることにより、ゲートトレンチ3内部にゲート酸化膜20の一部第1部分21となる部分を露出させる。次に、図3Fに示すように、ハードマスク31でSiエピタキシャル層8の表面9を覆った状態で、Siエピタキシャル層8を熱酸化処理たとえば、1000°C~1100°Cで、10分~30分する。これにより、ゲート酸化膜20の露出した部分の酸化を進行させることにより、ゲートトレンチ3の開口端に、開口幅W1がラッパ状に広がる湾曲部13が形成され、同時に、酸化が進行して分厚くなったゲート酸化膜20の部分が第1部分21となる。この後、ハードマスク31を剥離する。次に、図3Gに示すように、たとえば、CVD法により、SiO232絶縁材料を、Siエピタキシャル層8の上方から堆積する。SiO232の堆積は、少なくともSiエピタキシャル層8の表面9が隠れるまで続ける。次に、図3Hに示すように、堆積したSiO232を、エッチバック面がSiエピタキシャル層8の表面9に対して面一になるまでエッチバックする。これにより、ゲートトレンチ3内に残存するSiO2からなる埋め込み絶縁膜24が形成され、同時に、埋め込み絶縁膜24の間からSiエピタキシャル層8の表面9が露出することとなる。次に、図3Iに示すように、埋め込み絶縁膜24をマスクとして利用して、露出したSiエピタキシャル層8をエッチングする。これにより、Siエピタキシャル層8が表面9からドライエッチングされて、ゲートトレンチ3の湾曲部13に対して自己整合的にコンタクトトレンチ4が形成される。次に、図3Jに示すように、コンタクトトレンチ4の内部へ向け、p型不純物をゲートトレンチ3の深さ方向に沿って注入する。注入後、アニール処理たとえば、900°C~950°Cで、0.5分~1分することによって、注入されたp型不純物が活性化されて、チャネルコンタクト領域28が形成される。その後は、ソース電極図示せず、ドレイン電極図示せずなどを形成することにより、図2に示すMOSトランジスタ1が得られる。以上、この実施形態によれば、ゲートトレンチ3形成時に利用したハードマスク31エッチングマスクでSiエピタキシャル層8の表面9を覆い、さらにゲート酸化膜20の一部第2部分22となる部分をゲート電極23で覆った状態で熱酸化処理する図3F。これにより、Siエピタキシャル層8の表面9およびゲート酸化膜20の一部と、酸素O2および水蒸気H2Oとの接触を妨げて、当該覆われた部分の酸化を抑制しながら、ゲートトレンチ3の内面の一部湾曲部13が形成される部分を局所的に酸化させる。これにより、ゲート電極23で覆われずに露出しているゲート酸化膜20の部分の酸化を進行させて、ゲートトレンチ3の開口端をラッパ状に広げて湾曲部13を形成することができる。そして、このようなラッパ形状のゲートトレンチ3の湾曲部13に埋め込み絶縁膜24を埋め込み、当該埋め込み絶縁膜24をマスクとしたエッチングにより、当該ゲートトレンチ3の湾曲部13に対して自己整合的に、コンタクトトレンチ4を形成することができる図3I。したがって、たとえゲートトレンチ3のピッチPが微細であっても、コンタクトトレンチ4を形成する際のアライメント精度が必要ないので、コンタクトトレンチ4を簡単に形成することができる。しかも、図3Fの熱酸化処理の際、チャネル領域18に接するゲート酸化膜20の部分がゲート電極23で覆われているので、チャネル領域18と酸素O2および水蒸気H2Oとの接触を妨げることができる。そのため、チャネル領域18に対向するゲート酸化膜20の第2部分22の厚さを、ゲート酸化膜20形成時の厚さに維持することができる。その結果、閾値電圧等の特性を設計通りに発現させることができるので、信頼性の高いMOSトランジスタ1を製造することができる。また、図3D~図3Eに示すように、ポリシリコンを、エッチバック面がSiエピタキシャル層8の表面9に対して面一になるまでエッチバックし、さらに、ドライエッチングにより、ゲート電極23の上面を嵩下げすることにより、ゲートトレンチ3内部にゲート酸化膜20の一部を露出させる。そのため、ポリシリコンのエッチング量を制御することにより、ゲートト酸化膜の露出させる範囲を簡単に設定することができる。これにより、ゲートトレンチ3の開口幅が広げられる範囲すなわち、熱酸化処理により湾曲部13が形成される範囲を簡単に決めることができる。また、図3Hに示すように、コンタクトトレンチ4を形成すべきSiエピタキシャル層8の領域を、エッチバックにより露出させるので、当該領域を区画するためのパターニング等の煩雑な工程を省略することができる。そして、上記のようにして得られたMOSトランジスタ1によれば、ゲートトレンチ3の湾曲部13に対して自己整合的に、ソース領域17を貫通してチャネル領域18に達するコンタクトトレンチ4が形成されており、このコンタクトトレンチ4の底面27にチャネルコンタクト領域28が形成されている。これにより、コンタクトトレンチ4の側面26とゲートトレンチ3の平面部14の側面16との間には、ゲートトレンチ3の湾曲部13の開口幅W1から、ゲートトレンチ3の平面部14の開口幅W2を差し引いた幅W1-W2の1/2に相当するソース領域17が必然的に残すことができ、そのソース領域17をコンタクトトレンチ4の側面26に露出させることができる。そのため、埋め込み絶縁膜24が形成されている領域を除く全面にコンタクトトレンチ4を形成することにより、ソース領域17とのコンタクトを確保しながら、チャネル領域18に対して広い面積でコンタクトすることができる。その結果、チャネル領域18に対するコンタクト抵抗を低くでき、チャネル抵抗を低くすることができる。これにより、チャネル領域18とソース領域17との間に形成されるpn接合をオンしにくくすることができ、さらにはMOSトランジスタ1に内蔵される寄生バイポーラトランジスタをオンしにくくすることができるので、破壊耐量を向上させることができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、単位セル2の配置形態は、ストライプ状である必要はなく、図4に示すような行列状、図5に示すような千鳥状であってもよい。また、各単位セル2の形状は、ストライプ状図1、四角柱状図4,図5に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。また、MOSトランジスタ1において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MOSトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。また、Siエピタキシャル層8に代えて、たとえば、SiCエピタキシャル層を用いることもできる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"