コア領域を含む半導体集積回路であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するI/Oセルを複数含み、前記半導体集積回路の外周と平行に配置される第1の配置列と、前記I/Oセルを複数含み、前記第1の配置列と前記コア領域の間に配置される第2の配置列と、を備え、前記第2の配置列に含まれる前記I/Oセルは、前記第1の配置列に含まれる前記I/Oセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置されることを特徴とする半導体集積回路。前記コア領域と前記第1の配置列に含まれる前記I/Oセル間の配線形状と、前記コア領域と前記第2の配置列に含まれる前記I/Oセル間の配線形状と、は略等しい請求項1の半導体集積回路。前記第2の配置列に含まれる前記I/Oセルは、前記第1の配置列に含まれる前記I/Oセルに対して千鳥状に配置される請求項1又は2の半導体集積回路。前記コア領域と前記I/Oセルは、前記I/Oセルに形成されるバッファ端子により接続され、前記コア領域と前記第1の配置列に含まれる前記I/Oセルの前記バッファ端子と、前記コア領域と前記第2の配置列に含まれる前記I/Oセルの前記バッファ端子は略直線上に形成される請求項1乃至3いずれか一に記載の半導体集積回路。前記I/Oセルは、I/O電圧と前記コア領域の動作電圧を相互に変換するレベルシフタと、前記レベルシフタと接続され、バッファ回路を形成するトランジスタ回路と、前記トランジスタ回路と接続される保護素子と、を含む請求項1乃至4いずれか一に記載の半導体集積回路。前記第1の配置列に含まれる前記レベルシフタと、前記第2の配置列に含まれる前記レベルシフタが同じ領域に配置される請求項5の半導体集積回路。前記トランジスタ回路は差動バッファ回路を形成する請求項5又は6の半導体集積回路。コア領域を含む半導体集積回路の設計方法であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するI/Oセルを複数含み、前記半導体集積回路の外周と平行に第1の配置列を配置する工程と、前記第1の配置列に含まれる前記I/Oセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更した前記I/Oセルを複数含み、前記第1の配置列と前記コア領域の間に第2の配置列を配置する工程と、前記コア領域と前記第1の配置列に含まれる前記I/Oセル間の配線と、前記コア領域と前記第2の配置列に含まれる前記I/Oセル間の配線と、を前記第1の配置列及び前記第2の配置列が形成された配線層とは異なる配線層に形成する工程と、を含むことを特徴とする半導体集積回路の設計方法。さらに、前記第2の配置列に含まれる前記I/Oセルを、前記第1の配置列に含まれる前記I/Oセルに対して千鳥状に配置する工程を含む請求項8の半導体集積回路の設計方法。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。特許文献1で開示された技術によって、半導体集積回路の多ピン化を実現することができる。しかし、特許文献1で開示されたI/Oセルのレイアウト方法では、内側に配置したI/Oセルからコア領域までの配線長と外側に配置したI/Oセルからコア領域までの配線長が異なる。その結果、内側に配置したI/Oセルに対する信号と、外側に配置したI/Oセルに対する信号と、が同じタイミングでコア領域から出力されたとしても、内側に配置したI/Oセルと外側に配置したI/Oセルから出力されるタイミングが異なってしまう。即ち、コア領域とI/Oセルを接続する端子からI/O領域までの配線長が異なり、内側のI/Oセルから出力される信号と外側のI/Oセルから出力される信号間にスキューが発生する。半導体集積回路とメモリとのアクセスや通信モジュールに使用するクロックは高速化が著しく、クロックが高速になればこのような信号の出力タイミングのずれスキューが原因となり、正常なデータの送受信が妨げられる可能性がある。このように、コア領域とI/Oセルの接続端子からI/Oセルの出力PADまでの配線長が異なるため、特許文献1で開示された技術には各I/Oセルから出力される信号間にスキューが発生する問題がある。従って、特許文献1で開示された技術では、半導体集積回路の多ピン化と信号間のスキューの解消は両立できない。そのため、入出力端子間のスキューを解消すると共に、多ピン化に対応する半導体集積回路及びその設計方法が、望まれる。本発明の第1の視点によれば、コア領域を含む半導体集積回路であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するI/Oセルを複数含み、前記半導体集積回路の外周と平行に配置される第1の配置列と、前記I/Oセルを複数含み、前記第1の配置列と前記コア領域の間に配置される第2の配置列と、を備え、前記第2の配置列に含まれる前記I/Oセルは、前記第1の配置列に含まれる前記I/Oセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置される半導体集積回路が提供される。本発明の第2の視点によれば、コア領域を含む半導体集積回路の設計方法であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するI/Oセルを複数含み、前記半導体集積回路の外周と平行に第1の配置列を配置する工程と、前記第1の配置列に含まれる前記I/Oセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更した前記I/Oセルを複数含み、前記第1の配置列と前記コア領域の間に第2の配置列を配置する工程と、前記コア領域と前記第1の配置列に含まれる前記I/Oセル間の配線と、前記コア領域と前記第2の配置列に含まれる前記I/Oセル間の配線と、を前記第1の配置列及び前記第2の配置列が形成された配線層とは異なる配線層に形成する工程と、を含む半導体集積回路の設計方法が提供される。本発明の各視点によれば、入出力端子間のスキューを解消すると共に、多ピン化に対応する半導体集積回路及びその設計方法が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、近年の半導体集積回路には多ピン化が要求されるが、多ピン化を実現するとI/Oセルから出力する信号間にスキューが発生してしまう問題がある。そのため、スキューを解消すると共に、多ピン化に対応する半導体集積回路が望まれる。そこで、図1に示す半導体集積回路を提供する。図1に示す半導体集積回路は、コア領域と接続され信号の入出力インターフェイスを形成するI/Oセルを複数含み、半導体集積回路の外周と平行に配置される第1の配置列と、I/Oセルを複数含み、第1の配置列とコア領域の間に配置される第2の配置列と、を備えている。さらに、第2の配置列に含まれるI/Oセルを、第1の配置列に含まれるI/Oセルの配置を半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置する。その結果、コア領域と第1の配置列に含まれるI/Oセル間の配線長と、コア領域と第2の配置列に含まれるI/Oセル間の配線長は同一となり、第1の配置列及び第2の配置列のI/Oセル間のスキューを解消することができる。同時に、I/Oセルを複数段に重ねて配置することで、多ピン化を実現する。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図5は、本実施形態に係る半導体集積回路1に使用するI/Oセル10の構造の一例を示す図である。図5に示すI/Oセル10は、保護素子101と、MOXマルチオキサイドトランジスタ回路102と、レベルシフタ103から構成されている。図5では、説明の便宜上、I/Oセル10を配置する際の方向を明示するため、保護素子の領域にFの文字を記載している。なお、図5に示す配置方向を第1の配置方向とした時に、第1の配置方向から半導体集積回路1の外周の平行線上に存在する対称点に対して点対称とした配置を第2の配置方向図6参照とする。なお、第2の配置方向は、第1の配置方向のI/Oセルを180°回転し、半導体集積回路1の外周の平行線に沿って平行移動したものと捉えることもできる。保護素子101は、静電気などによって生じる異常電流から内部の回路を保護するための素子である。MOXトランジスタ回路102によりバッファ回路を形成し、バッファ回路は保護素子101とレベルシフタ103と接続されている図5の点線部。レベルシフタ103では、PADでの入出力電圧I/O電圧とコア領域の動作電圧コア電圧を相互に変換する。次に、I/Oセル10を用いた半導体集積回路のレイアウトについて説明する。図7は、半導体集積回路1のレイアウトの一例を示す図である。図7に示す半導体集積回路1では、複数のI/Oセル10を2段に積み重ねると共に、千鳥状に配置している。その際に、半導体集積回路1の外周側下段側のI/Oセル10b、10d、10fは第1の配置方向で配置し、内側上段側のI/Oセル10a、10c、10eは、第2の配置方向で配置する。さらに、上段側のI/Oセル10a、10c、10eにコア側端子20を重ねて配置する。コア側端子20において、コア領域とI/O領域を接続する端子以下、内部端子と呼ぶを形成する。図7に示すレイアウトでは、下段のI/Oセル10b、10d、10fのレベルシフタ103と、上段のI/Oセル10a、10c、10eのレベルシフタ103は隣接することになる。若しくは、隣接するレベルシフタ103を1つの領域に集約することも考えられる。その場合には、半導体集積回路1の回路規模面積の削減が可能である。次に、半導体集積回路1の配線について説明する。図8は、図7のようにレイアウトされた半導体集積回路1の配線の一例を示す図である。図8に示す半導体集積回路1では、各I/Oセル10a~10fのMOXトランジスタ回路102を使用してバッファ回路を構成している。ここでは、I/Oセル10a及びI/Oセル10bの配線について説明する。コア領域からI/Oセル10aに対する信号配線は、コア側端子領域に形成される内部端子A1に接続される。その後、レベルシフタ103に形成され、バッファ回路との接続点となる端子B1以下、バッファ端子と呼ぶと内部端子A1が接続される。同様に、コア領域からI/Oセル10bに対する信号配線は内部端子A2に接続され、内部端子A2からバッファ端子B2に配線される。その際に、内部端子A1からバッファ端子B1までの配線の形状と内部端子A2からバッファ端子B2までの配線の形状が同一となるようにする。図8に示す各バッファ端子B1~B6は同一線上に形成されることになる。なお、各I/Oセルが受け付けた信号は、バッファ回路を経由してPADであるC1~C6から出力される。なお、本実施形態においてはI/Oセルを千鳥状に配置する場合について説明したが、これに限定する趣旨ではない。I/Oセルの中央から左右いずれかの方向にずらした点をバッファ端子とすれば千鳥状の配置を採用せず、内部端子からバッファ端子までの形状を同一とすることができる。以上のように、I/Oセルの配置方向を変えて2段に配置することで、内部端子A1及びA2が配置されているコア側端子から各バッファ回路までの配線形状は同一にできる。そのため、I/Oセル10a及びI/Oセル10bの内部端子A1及びA2で受け付けた信号はスキューを発生させることなく、PADC1及びC2から出力されることになる。つまり、上段側のI/Oセル10a、10c、10eと下段側のI/Oセル10b、10d、10fで受け付けた信号は、それぞれスキューを発生させることなくPADから出力される。また、I/Oセル10a~10fを2段に配置しているため、I/Oセルを単列に配置した場合と比較して、多数のPADが配置できる。図9は、I/Oセル10g~10iを単列に配置するレイアウトの一例である。図8と図9を比較すれば、図8では単位長さあたりに2倍のPADを配置できることが分かる。このように、I/Oセルを2段に重ね、上段のI/Oセルと下段のI/Oセルを180°回転させ、さらに、これらを千鳥配置とすることで多ピン化に対応することができる。このように、本実施形態に係る半導体集積回路1では、多ピン化と信号間のスキューの解消を実現する。次に、半導体集積回路1をASICApplicationSpecificIntegratedCircuitとして設計する場合を考える。この場合には、ユーザがコア領域の設計を担当し、ASICを供給するベンダーがI/O領域の設計を行なうことが多い。I/O領域の仕様はインターフェイスごとに保証する事項が異なるため、I/O領域の設計には高度に専門化した知識が必要となるためである。このように、ASICを供給するベンダーが保証するI/O領域をユーザが使用することで効率的な開発を実現している。ASICの開発には上記のような事情があり、ユーザがI/O領域の配線を含めた設計をすることはない。従って、ASICに対してI/Oセルの配置方向を変えて2段に配置することで、外側に配置されたI/Oセルと内側に配置されたI/Oセルの間にはスキューは発生しないため、コア領域を設計するユーザは内部端子までのスキューを考慮すればよいことになる。その結果、ASICを設計するユーザにおける各信号のタイミング設計は極めて容易となる。また、ASICの開発においては、ASICを供給するベンダーから、I/Oセルの情報をライブラリとして提供する必要がある。本実施形態に係る半導体集積回路1では、2段に配置したI/Oセルには同一のものを使用しているため、外側に配置したI/Oセルと内側に配置したI/Oセルとを区別してライブラリを作成する必要がない。そのため、ベンダーは異なるライブラリを用意する必要なく、ユーザも外側に配置したI/Oセルと内側に配置したI/Oセルの特性の違いを考慮する必要がない。その結果、ベンダー及びユーザ共に設計コスト開発コストの低減が実現できる。さらに、多数の入出力端子が要求されない半導体集積回路では、千鳥配置に代えて単列配置を採用することも考えられる。この場合であっても、単列に配置する際のI/Oセルと千鳥配置する際のI/Oセルを区別して設計する必要がないため、設計コストが削減できる。以上のように、I/Oセルの配置方向を変えて2段に配置することで、多ピン化とスキューの解消が実現できる。さらに、I/Oセルの配置方向を変えて2段に配置することで、半導体集積回路のパッケージを縮小することも可能である。半導体集積回路における微細化技術の進歩は早く、同等の機能を実現するコア領域のサイズは年々縮小している。一方で、I/O領域上のPADと半導体集積回路のパッケージの入出力端子をボンディングワイヤ等で接続する必要があるため、I/O領域の縮小化には限界がある。そこで、縮小したコア領域の周辺にI/Oセルの配置方向を変えて2段に配置することで、半導体集積回路におけるコア領域とI/O領域の占有率が上昇し、半導体集積回路のパッケージを小型化することができる。パッケージを小型化すれば、半導体集積回路の製造コストも低下する。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。第1の実施形態に係る半導体集積回路1では、単相信号の出力を想定している。本実施形態では、単相信号をI/Oセルに入力し、差動信号を出力する場合について説明する。図10は、本実施形態に係る半導体集積回路2に使用するI/Oセル30の構造の一例を示す図である。I/Oセル30の構造は、図5に示すI/Oセル10の階層構造保護素子101、MOXトランジスタ回路102、レベルシフタ103と同一であるため、その説明を省略する。I/Oセル30とI/Oセル10の相違点は、MOXトランジスタ回路102において、差動バッファ回路を形成する点である。I/Oセル30では、単相信号を受け付け、正極性差動信号及び負極性差動信号を出力する。また、I/Oセル30では、差動間のボンディングワイヤの長さを等しくするため、正極性差動信号に対応するバッファ部分と負極性差動信号に対応するバッファ部分を単列に配置している。そのため、I/Oセル30における差動信号間にスキューは発生しない。なお、以降の説明においては、正極性差動信号に対応するバッファ部分をTTrue、負極性差動信号に対応するバッファ部分をBBarと表記する。次に、半導体集積回路2のレイアウトについて説明する。半導体集積回路2のレイアウトの際にも、第1の実施形態と同様に、I/Oセル30を2段重ねて配置する。図11は、半導体集積回路2のレイアウトに使用するI/Oセル30を2段重ねた図である。図11では、I/Oセル30bを第1の配置方向に配置し、I/Oセル30aを第2の配置方向に配置している。その際に、I/Oセル30aとI/Oセル30bが千鳥状となるように配置する。そして、図11に示すI/Oセル30aとI/Oセル30bを単位I/Oセルとして、コア領域と並列に配置する。図12は、図11に示す単位I/Oセルの配置の一例を示す図である。図10においても、図8と同様に、各I/Oセルに対するコア領域からの信号を内部端子A10~A15で受け付け、バッファ端子B10~B15までの配線形状を同一としている。その結果、各I/Oセル間のスキューを解消する。図13は、I/Oセル30c~30eを単列に配置するレイアウトの一例である。図12と図13を比較すると、図12では多数のPADが配置できることが分かる。また、I/Oセル30を単列に配置する場合と、I/Oセル30を2段に配置する場合とで、同じI/Oセルを使用できる。そのため、配置形態ごとにI/Oセルを設計する必要がなく、開発コストを削減することが可能である。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態では、半導体集積回路1及び2の設計方法について説明する。なお、設計対象が半導体集積回路1及び2のいずれであっても、設計方法は変わらないので、半導体集積回路1に限り説明する。図14は、半導体集積回路1の設計手順の一例を示すフローチャートである。ステップS01では、I/Oセル10を半導体集積回路1の外側外周側の配置列に、第1の配置方向で配置する。より具体的には、ライブラリデータベースからI/Oセル10のセルを読み出し、外側の配置列に配置する。ステップS02では、ステップS01と同様にライブラリからI/Oセル10のセルを読み出し、配置方向を第2の配置方向に変更し、半導体集積回路1の内側の配置列に配置する。ステップS03では、外側に配置したI/Oセルと内側に配置したI/Oセルのバッファ端子と、コア領域との接続端子間を接続する配線層をI/Oセルを配置した層に重ねる。図15は、I/Oセルの配線層に端子間の配線層を重ねる一例を示す図である。図15から、I/Oセルを配置する層と内部端子とバッファ端子間の接続を形成する配線層を分離することで、コア領域と、外側に配置したI/Oセル及び内側に配置したI/Oセルとの接続が可能になることが分かる。以上の各ステップを実行することで、半導体集積回路1の設計を行なうことができる。なお、引用した上記の特許文献の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。