複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算ステップと、を備え、前記設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計方法。前記設定ステップにおいては、前記所定の配線のキャパシタンスを示すパラメータには前記配線の長さに応じた調整値を設定することを特徴とする請求項1に記載の半導体装置設計方法。前記配線は、抵抗、インダクタ、キャパシタを含む等価回路として表現されることを特徴とする請求項1に記載の半導体装置設計方法。前記外部端子と前記複数のチップを接続する複数の配線は、前記外部端子から分岐点までの共通配線と、前記分岐点から各チップに向かう個別配線の集合として定義され、前記設定ステップにおいては、前記共通配線および複数の前記個別配線それぞれについて配線の長さをゼロに設定することを特徴とする請求項1に記載の半導体装置設計方法。前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の長さに応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項4に記載の半導体装置設計方法。前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を各配線の幅に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項4に記載の半導体装置設計方法。前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を配線の抵抗値に配線幅の二乗値を乗じた値に応じて再配分することにより、前記共通配線と複数の前記個別配線のキャパシタンスを調整することを特徴とする請求項4に記載の半導体装置設計方法。前記設定ステップにおいては、前記共通配線および複数の前記個別配線のキャパシタンスの合計値を前記分岐点の浮遊容量値として設定することを特徴とする請求項4に記載の半導体装置設計方法。前記設定ステップにおいては、前記分岐点の浮遊容量の設定に際し、前記共通配線および複数の前記個別配線のキャパシタンスをいずれもゼロに設定変更することを特徴とする請求項8に記載の半導体装置設計方法。前記設定ステップにおいては、前記外部端子と前記複数のチップを接続する複数の配線のキャパシタンスの合計値を所定地点の浮遊容量値として設定することを特徴とする請求項1に記載の半導体装置設計方法。前記計算ステップは、EBDモデルElectricalBoardDescriptionModelにしたがってシミュレーション計算を実行することを特徴とする請求項1に記載の半導体装置設計方法。複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に際し、前記外部端子とチップを接続する配線の電気的なパラメータを設定する設定機能と、前記パラメータに基づいて前記半導体装置の電気的な特性をシミュレーション計算する計算機能と、をコンピュータに発揮させ、前記パラメータの設定に際しては、所定の配線については配線の長さを示すパラメータをゼロに設定することを特徴とする半導体装置設計支援プログラム。配線の抵抗値、インダクタンス、キャパシタンスおよび配線長の設定に際し、配線長を示すパラメータがゼロに設定されたことを特徴とするEBDフォーマットにて記述されたコンピュータプログラム。しかし、積層型の半導体装置をEBDにてモデリングするためには、配線の長さや抵抗値、キャパシタンス、インダクタンス等を計算した上でEBDのパラメータとして設定する必要があるため作業負荷が大きい。この結果、IBISよりは精度は高いもののモデリングの作業効率が大きく低下してしまうという問題があった。本発明に係る半導体装置設計方法は、複数のチップが積層され、それぞれのチップが共通の外部端子に接続される半導体装置の設計に関する。この方法は、外部端子とチップを接続する配線の電気的なパラメータを設定する設定ステップと、パラメータに基づいて半導体装置の電気的な特性をシミュレーション計算する計算ステップを備える。設定ステップにおいては、所定の配線については配線の長さを示すパラメータをゼロに設定する。本発明によれば、EBDに近いモデリング精度を維持しつつ、モデリング効率を高めやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図1は、半導体装置100の平面図および断面図である。本実施形態における半導体装置100は4枚のチップCHIP1~4が積層されたDRAMであるとして説明するが、DRAMに限定されるものではない。図1の下側は半導体装置100の平面図であり、上側はA-A線に対応する断面図である。半導体装置100においては、プリント基板102の上に、4枚のチップCHIP1~4が積層される。また、プリント基板102の裏面には外部端子104ボール端子が設置される。外部端子104は、プリント基板配線共通配線106と個別配線108a、108bにより、プリント基板102上に設けられる電気的な端子であるボンディングフィンガー112a、112bとそれぞれ接続される。共通配線106は、外部端子104から分岐点116までの配線であり、個別配線108aは分岐点116からボンディングフィンガー112aまでの配線であり、個別配線108bは分岐点116からボンディングフィンガー112bまでの配線である。ボンディングフィンガー112aは、ワイヤ線110a、110cボンディングワイヤによりCHIP1、3のチップパッド114a、114cと接続される。同様に、ボンディングフィンガー112bは、ワイヤ線110b、110dによりCHIP2、4のチップパッド114b、114dと接続される。このような配線により、各チップは外部端子104と共通接続される。共通配線106、個別配線108a、108bはそれぞれ長さが大きく異なる場合がある。そのため、これらのプリント基板配線の電気的特性を正しく設定することが、半導体装置100の挙動を精確にシミュレーションする上で重要となる。図2は、半導体装置設計支援装置118の機能ブロック図である。半導体装置設計支援装置118は、ハードウェア的には、コンピュータのCPUをはじめとする素子で実現でき、ソフトウェア的にはデータ送受信機能のあるプログラム等によって実現されるが、図2ではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックはハードウェア、ソフトウェアの組合せによっていろいろなかたちで実現できる。通常は、PCなどの汎用型コンピュータに半導体装置設計支援プログラムをインストールすることにより、図2に示す各機能ブロックの機能が実現される。半導体装置設計支援装置118は、ユーザインタフェース部120、データ処理部130およびデータ保持部140を含む。ユーザインタフェース部120は、ユーザインタフェースを担当する。データ処理部130は、ユーザインタフェース部120やデータ保持部140から取得されたデータを元にして各種のデータ処理を実行する。データ処理部130は、ユーザインタフェース部120とデータ保持部140との間のインタフェースの役割も果たす。データ保持部140は、各種データを保持するための記憶領域である。具体的には、データ保持部140は、半導体装置100のCADComputerAidedDesignデータや、プリント基板配線やワイヤ線110の電気的なパラメータ等を保持する。ユーザインタフェース部120は、ユーザからの各種入力を受け付ける入力部122と、ユーザに対して各種情報を表示する表示部124を含む。データ処理部130は、設定部132、調整部134および計算部136を含む。設定部132は、半導体装置100の設計データCADデータを入力部122から受け付け、プリント基板配線等の電気的なパラメータを設定する。一般的には、電磁界解析ツールとよばれるソフトウェアによりこれらのパラメータが算出される。調整部134は、こうして算出されたパラメータを所定の規則にしたがって調整する。詳細については後述する。計算部136は、設定されたパラメータをEBDのパラメータとして設定した上でシミュレーション計算を実行する。シミュレーション計算の結果は表示部124により画面表示される。図3は、外部端子104から各チップパッド114までの配線の模式図である。本実施形態においては、ワイヤ線110とプリント基板配線を分けて考える。プリント基板配線に比べるとワイヤ線110は充分に短いため、プリント基板配線の電気的なパラメータを適切に設定する方がシミュレーション精度を高める上で重要である。図1に関連して説明したように、プリント基板配線の共通配線106、個別配線108a、108bは互いに長さが異なる。各プリント基板配線の長さの違いは、CHIP1~4から外部端子104までの信号伝送特性に少なからず影響するため、プリント基板配線の配線長を考慮したシミュレーションが必要である。図4は、配線の等価回路図である。IBISモデルや、その派生型であるEBDモデルにおいては、各配線は、図4に示すL、C、Rモデルにより等価回路表現される。EBDモデルのパラメータとして、単位長あたりのインダクタンスL、キャパシタンスC、単位長あたりの抵抗値Rおよび配線長という4つの電気的なパラメータを配線ごとに設定する必要がある。一般的には、電磁界解析ツールとよばれるソフトウェアが、CADデータに基づき、マクスウェル方程式に基づいてこれらのパラメータを算出する。しかし、多くの電磁界解析ツールは、積層型の半導体装置100に対応できていない。この結果、手作業で各部の配線長を抽出し、電磁界解析ツールでL、C、R値を算出し、EBDモデルフォーマットにしたがってEBDモデルを記述設定するという作業が発生する。電磁界解析ツールは、配線ごとにL、C、Rを算出する。設定部132によりこれらのパラメータをEBDのパラメータとして設定すれば、計算部136は半導体装置100の動作をシミュレーション計算できる。本実施形態においては、各配線、特に、プリント基板配線の配線長をあえてゼロに設定することで、ユーザの作業負荷を軽減している。より具体的には、共通配線106、個別配線108a、108bの分岐点を電磁界解析ツールのシンクSinkに設定し、各配線の他端をソースSourceに設定する。その上で電磁界解析ツールによるL、R、C解析を実行する。図5は、外部端子104から各チップパッド114までの配線の等価回路図である。図5に示すように、共通配線106、個別配線108a、108b、ワイヤ線110a~110dは、いずれも図4に示したLCRモデルにて等価回路表現される。計算部136が、EBDに基づいてシミュレーション計算を行うためには、各配線のL、C、Rおよび配線長をパラメータとして必要とする。本実施形態においては配線長Len=0をEBDフォーマットのパラメータとして設定する。まず、分岐点116をシンク、共通配線106、個別配線108a、108bそれぞれの他端をソースとして電磁界解析ツールにより各配線のL、C、Rを算出する。共通配線106のキャパシタンスをC1c、個別配線108aのキャパシタンスをC1a、個別配線108bのキャパシタンスをC1bとして説明する。共通配線106、個別配線108a、108bの浮遊容量は同等であるため、C1a=C1b=C1c=C1として算出される。実際には、配線長に応じて浮遊容量は変化するため、調整部134はC1a~C1bが得られたあとにこれらを配線長に応じて調整する。電磁界解析ツールは、CADデータに基づいてL、C、Rを算出するが、抵抗値RについてはCADデータに基づいて配線長を考慮した値を算出できる。すなわち、個別配線108a、108b、共通配線106それぞれの抵抗値R1a、R1b、R1cは、各配線の配線長に比例している。そこで、調整部134は、C1a:C1b:C1c=R1a:R1b:R1cとなるようにC1a~C1cを再調整することにより、配線長を反映させた浮遊容量C1a~C1cを求めることができる。なお、C1aC1bC1c=3C1の関係は維持される。このような調整方法を第1調整方法とよぶことにする。第1調整方法の場合、容易にキャパシタンスを分割できるため、モデリングの作業効率が向上する。なお、配線のネット長がλ/10未満であれば、配線長Len=0に設定しても実用上差し支えないシミュレーションが可能である。λとは、配線が伝送する信号の波長である。図6は一般的な設定に基づくEBDフォーマットを示す図であり、図7は第1調整方法の設定に基づくEBDフォーマットを示す図である。各配線が配線長だけでなく配線幅も異なる場合には、調整部134は、C1a:C1b:C1c=R1aW1a2:R1bW1b2:R1cW1c2となるようにC1a~C1cを再調整することにより、配線長を反映させた浮遊容量C1a~C1cを求めることができる。ここで、W1a~W1cは、個別配線108a、108b、共通配線106の配線幅である。C1aC1bC1c=3C1の関係は維持される。このような調整方法を第2調整方法とよぶことにする。このような調整方法によれば、配線長だけでなく配線幅もシミュレーション計算に反映させることができる。図8は、第3調整方法に基づいてパラメータを調整した、外部端子104から各チップパッド114までの配線の等価回路図である。各配線のキャパシタンスの合計値を分岐点116の浮遊容量としてまとめてもよい。このような方法を第3調整方法とよぶことにする。図6では、個別配線108a、108b、共通配線106のキャパシタンスC1a~C1cだけでなく、ワイヤ線110a~110dのキャパシタンスC2a~C2dもまとめて単一のCxとして表現している。すなわち、Cx=C1aC1bC1cC2aC2bC2cC2dである。第3調整方法の場合、抵抗値や配線幅に基づく比例配分調整すら不要になるため、もっとも作業効率が高くなる。なお、Cxは分岐点116以外の場所に設定してもよい。図9は第3調整方法の設定に基づくEBDフォーマットを示す図である。第3調整方法において、C値が設定されるのは1箇所のみとなっている。図10は、EBDに基づくシミュレーション計算の対象となる配線の等価回路図である。外部端子104からドライバ126aを介して信号波形を入力したとき、各CHIP1~4においてどのような信号波形となるかをシミュレーション計算する。ここでは、外部端子104を観測地点M0、CHIP1の入力部分を観測地点M1、CHIP2の入力部分を観測地点M2として説明する。図11は、観測地点M0における信号波形図である。通常特性150は、一般的なEBDによるシミュレーション計算の結果を示す。すなわち、CADデータにより各配線の配線長を抽出した上で、電磁界解析ツールにより単位長あたりのL、C、Rを算出し、EBDにてシミュレーション計算した結果を示す。第1調整特性152は第1調整方法に基づくシミュレーション計算の結果を示し、第3調整特性154は第3調整方法に基づくシミュレーション計算の結果を示す。なお、図11~図13においては各配線の配線幅は同一であるとする。半導体装置100からの反射波による影響は各特性によって異なるが、第1調整特性152、第3調整特性154のいずれの場合においてもほとんど通常特性150とずれが生じていない。図12は、観測地点M1における信号波形図である。また、図13は、観測地点M2における信号波形図である。いずれにおいても、通常特性150、第1調整特性152および第3調整特性154はおおむね一致している。すなわち、配線長Len=0と設定し、各配線部のL、C、R値を有するEBDフォーマット記述モデルでのシミュレーション計算結果が大幅に変化することがないことがわかる。配線長Len=0と設定することにより、一般的なEBD通常特性150に匹敵する精度を維持しつつモデリングのスループットを向上させることができる。以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。