基板の主面に対して垂直な第1軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第1軸に沿って貫通する複数の半導体層、前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記複数の電極膜となる複数の第1膜と、複数の第2膜と、を交互に積層して、第1積層体を形成する工程と、前記第1軸に沿い前記複数の第1膜を支持する支持部を形成する工程と、前記第1積層体を前記第1軸に沿って貫通する第1の孔を形成し、前記第1の孔を介して前記第2膜を除去し、前記複数の第1膜どうしの間に間隙が形成された第2積層体を形成する工程と、前記第2積層体の前記複数の第1膜を前記第1軸に沿って貫通する複数の貫通孔を形成する工程と、前記複数の貫通孔の中に、前記メモリ膜及び前記半導体層を埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。前記支持部の形成は、前記第1積層体を前記第1軸に沿って貫通する第2の孔を形成し、前記第2の孔の内部に前記複数の第1膜を支持する前記支持部を形成することを含むことを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。前記第1の孔の開口形状を、前記第1軸に対して垂直な第2軸に沿った長孔形状に形成することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の製造方法。前記第2積層体の形成は、前記第1の孔によって前記第1膜を前記第2軸に沿った方向に分割することを含むことを特徴とする請求項3記載の不揮発性半導体記憶装置の製造方法。前記貫通孔の形成は、前記第1軸に沿った方向にみて、前記第1の孔の両側にそれぞれ前記貫通孔を形成する工程を含むことを特徴とする請求項3または4に記載の不揮発性半導体記憶装置の製造方法。前記第1積層体を形成する工程の前に、前記基板の主面に犠牲層を埋め込む工程と、前記犠牲層を除去する工程と、をさらに備え、前記複数の貫通孔を形成する工程は、前記複数の貫通孔のいずれか2つを前記犠牲層に到達させることを含み、前記犠牲層除去工程は、前記いずれか2つの貫通孔を介して前記犠牲層を除去して空間を形成することを含み、前記メモリ膜を埋め込み前記半導体層を埋め込む工程は、前記いずれか2つの貫通孔を介して前記空間に前記メモリ膜を埋め込み、前記半導体層を埋め込むことを含むことを特徴とする請求項1~5のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。前記第2積層体を形成する工程は、前記いずれか2つの貫通孔の間になる位置に前記第1の孔を形成することを含むことを特徴とする請求項6記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態は、生産性の高い不揮発性半導体記憶装置の製造方法を提供する。実施形態に係る不揮発性半導体記憶装置の製造方法は、基板の主面に対して垂直な第1軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第1に沿って貫通する複数の半導体ピラーとなる半導体層と、前記複数の電極膜と前記半導体ピラーとの間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記複数の電極膜となる複数の第1膜と、複数の第2膜と、を交互に積層して、第1積層体を形成する工程と、前記第1軸に沿い前記複数の第1膜を支持する支持部を形成する工程と、前記第1積層体を前記第1軸に沿って貫通する第1の孔を形成し、前記第1の孔を介して前記第2膜を除去し、前記複数の第1膜どうしの間に間隙が形成された第2積層体を形成する工程と、前記第2積層体の前記複数の第1膜を前記第1軸に沿って貫通する複数の貫通孔を形成する工程と、前記複数の貫通孔の中に、前記メモリ膜を埋め込み、前記貫通孔の残余の空間に前記半導体層を埋め込む工程と、を備える。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。図1は、不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。図2は、不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2はメモリアレイ領域の端部、メモリアレイ領域の中央部及び周辺回路領域を表している。図3は、不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。図3では、電極膜及びメモリ膜の一部を例示している。実施形態では、一例として図1~図3に表した不揮発性半導体記憶装置110を製造する方法について説明する。先ず、不揮発性半導体記憶装置110について説明する。図1~図3に表したように、不揮発性半導体記憶装置110は、基板11上に設けられた複数の電極膜21と、半導体層39と、メモリ膜33と、を備える。本明細書において、基板11の主面11aに直交する軸をZ軸第1軸、Z軸と直交する軸第2軸のうちの1つをX軸、Z軸と直交する軸第2軸のうちの他の1つで、X軸にも垂直な軸第3軸をY軸とする。また、Z軸に沿って基板11の主面11aから離れる方向を上上側、その反対を下下側ということにする。複数の電極膜21は、Z軸に沿って積層される。本具体例では、一例として4つの電極膜21がZ軸に沿って所定の間隔で積層される。説明の便宜上、実施形態では4つの電極膜21を有する例を説明するが、4つ以外の電極膜21を有する場合であっても同様である。半導体層39は、複数の電極膜21の側面21sと対向する。半導体層39は、例えば、Z軸に沿って柱状に設けられた半導体ピラーSPである。半導体ピラーSPは、半導体材料による例えば中実構造である。半導体ピラーSPは、半導体材料による中空構造でもよい。半導体ピラーSPは、中空構造の内側に、例えば絶縁層が設けられていてもよい。メモリ膜33は、複数の電極膜21のそれぞれの側面21sと、半導体層39と、の間に設けられる。電極膜21の側面21sと、半導体層39と、の交差する位置に設けられたメモリ膜33によってメモリセルトランジスタが形成される。メモリセルトランジスタは3次元マトリクス状に配列され、この記憶層電荷蓄積膜36に電荷を蓄積させることにより、各メモリセルトランジスタが情報データを記憶するメモリセルMCとして機能する。半導体層39は、Z軸に延在する半導体ピラーSPに含まれる。不揮発性半導体記憶装置110では、Y軸に沿って隣り合う2つの半導体ピラーSPと、この2つの半導体ピラーのそれぞれの端部を接続する接続部材40と、によってU字状のメモリストリングSTR1が構成される。複数のメモリストリングSTR1は、基板11上にマトリクス状に配列される。基板11には、例えばシリコンが用いられる。実施形態では、一例としてシリコンの基板11を用いる例を説明する。図2に表したように、メモリアレイ領域Rmにおいては、基板11上にシリコン酸化膜13が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコンリンドープドシリコンからなるバックゲート電極14が設けられている。メモリアレイ領域Rmの中央部Rmcにおいて、バックゲート電極14の上層部分には、Y軸方向に延びる凹部15が複数形成されている。凹部15の内面上には、例えばシリコン酸化膜16が設けられている。また、バックゲート電極14上には、シリコン酸化膜17が設けられている。シリコン酸化膜17上には、積層体20が設けられている。積層体20においては、複数本の電極膜21が設けられている。電極膜21には、例えばボロンが導入されたシリコンボロンドープドシリコンが用いられる。電極膜21は、メモリセルトランジスタのゲート電極として機能する。電極膜21の形状は、X軸に沿って延びる帯状であって、Y軸及びZ軸に沿ってマトリクス状に配列される。メモリアレイ領域Rmの端部Rmpにおいて、複数の電極膜21は階段状に加工されている。Y軸に沿って隣り合う電極膜21の間には、例えばシリコン酸化物からなる絶縁板材22が設けられている。絶縁板材22の形状は、積層体20を貫通する。また、Z軸に沿って隣り合う電極膜21間には、後述するブロック絶縁膜35図3参照が埋め込まれている。ブロック絶縁膜35は、Z軸に沿って隣り合う電極膜21の間の全てに埋め込まれていても、一部に空間を残して設けられていてもよい。積層体20の上にはシリコン酸化膜26が設けられている。シリコン酸化膜26の上には、制御電極27が設けられている。制御電極27には、例えばボロンドープドシリコンが用いられる。制御電極27は、X軸に沿って延在する。制御電極27は、各半導体ピラーSPごとに設けられる。積層体20、シリコン酸化膜26及び制御電極27には、Z軸に沿って延びる複数本の貫通孔30が形成されている。複数本の貫通孔30は、X軸及びY軸に沿ってマトリクス状に配列される。貫通孔30は、制御電極27、シリコン酸化膜26及び積層体20を貫いて、凹部15のY軸に沿った両端部に到達している。これにより、Y軸に沿って隣り合う一対の貫通孔30が、凹部15によって連通されて、1本のU字ホール31を構成している。各貫通孔30の形状は例えば円柱形である。各U字ホール31の形状はほぼU字形である。図1及び図3に示すように、U字ホール31の内面上には、ブロック絶縁膜35が設けられている。ブロック絶縁膜35は、不揮発性半導体記憶装置110の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜35には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜36を形成する材料の誘電率よりも高い材料例えば、シリコン酸化物が用いられる。ブロック絶縁膜35は、貫通孔30の内面上から電極膜21の面21a上面の上側、及び面21b下面の下側に回り込んでいる。ブロック絶縁膜35上には、電荷蓄積膜36が設けられる。電荷蓄積膜36は電荷を蓄積する膜である。電荷蓄積膜36は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜36には、例えばシリコン窒化膜が用いられる。電荷蓄積膜36上には、トンネル絶縁膜37が設けられる。トンネル絶縁膜37は、通常は絶縁性であるが、装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜37には、例えばシリコン酸化物が用いられる。メモリ膜33は、ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37の積層膜を含む。U字ホール31内には、半導体層39が埋め込まれる。半導体層39には、不純物例えば、リンを含むポリシリコンが用いられる。U字ホール31内に半導体層39が埋め込まれることで、U字ピラー38が形成される。U字ピラー38の形状は、U字ホール31の形状を反映したU字形である。U字ピラー38はトンネル絶縁膜37に接している。U字ピラー38のうち、貫通孔30内に配置された部分が半導体ピラーSPであり、凹部15内に配置された部分が接続部材40である。複数の半導体ピラーSPのうち、X軸に沿って並ぶ同じ列の半導体ピラーSPは、同じ電極膜21を貫いている。Y軸に沿って隣接する2つのU字ピラー38に含まれる4つの半導体ピラーSP1~SP4において、内側の2つの半導体ピラーSP2及びSP3は、同じ電極膜21を貫いている。また、上記4つの半導体ピラーSP1~SP4において、外側の2つの半導体ピラーSP1及びSP4は、同じ電極膜21を貫いている。なお、各半導体ピラーSPごとに、異なる電極膜21を貫くように設けられていてもよい。図2に表したように、メモリアレイ領域Rmの端部Rmpにおいて、階段状に加工された積層体20の側面上、シリコン酸化膜26の側面上、及び制御電極27の側面上には、シリコン窒化膜41が設けられている。シリコン窒化膜41は積層体20の端部の形状を反映して階段状に形成されている。また、制御電極27上及びシリコン窒化膜41上には、例えばシリコン酸化物からなる層間絶縁膜42が設けられており、積層体20を埋め込んでいる。層間絶縁膜42内には、プラグ43、コンタクト44及び45が埋め込まれている。プラグ43は半導体ピラーSPの直上域に配置されており、半導体ピラーSPに接続されている。コンタクト44は、制御電極27のX軸に沿った一端部の直上域に配置されており、制御電極27に接続されている。コンタクト45は、電極膜21のX軸に沿った一端部の直上域に配置されており、電極膜21に接続されている。層間絶縁膜42内におけるプラグ43、コンタクト44及び45よりも上方の部分には、ソース線47、プラグ48、配線49及び50が埋め込まれている。ソース線47は、X軸に沿って延びており、U字ピラー38に属する一対の半導体ピラーSPのうちの一方にプラグ43を介して接続されている。プラグ48はU字ピラー38に属する一対の半導体ピラーSPのうちの他方にプラグ43を介して接続されている。配線49及び50はY軸に沿って延びており、それぞれ、コンタクト44及び45に接続されている。層間絶縁膜42上には、Y軸に沿って延びるビット線51が設けられており、プラグ48に接続されている。また、層間絶縁膜42上には、配線52が設けられており、プラグ53を介して配線49に接続されている。層間絶縁膜42上には、ビット線51及び配線52を埋め込むように、シリコン窒化膜54及び層間絶縁膜55が設けられており、所定の配線等が埋設されている。図2に表したように、周辺回路領域Rcにおいては、基板11の上層部分にトランジスタ61等が形成されている。基板11上には層間絶縁膜42、シリコン窒化膜54及び層間絶縁膜55が設けられている。周辺回路領域Rcの内部には所定の配線等が埋設されている。次に、実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図4は、実施形態に係る製造方法を例示するフローチャートである。実施形態に係る不揮発性半導体記憶装置の製造方法は、第1積層体の形成ステップS101と、支持部の形成ステップS102と、第2積層体の形成ステップS103と、貫通孔の形成ステップS104と、メモリ膜及び半導体層の埋め込みステップS105と、を備える。図5~図9は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。図5は、図4に表したステップS101の処理の例を示す。図6は、図4に表したステップS102の処理の例を示す。図7は、図4に表したステップS103の処理の例を示す。図8は、図4に表したステップS104の処理の例を示す。図9は、図4に表したステップS105の処理の例を示す。先ず、図5図4のステップS101に表したように、第1積層体70Aの形成を行う。第1積層体70Aは、複数の電極膜21となる複数の第1膜72と、複数の第2膜73と、を交互に積層した構造体である。第1膜72には、例えばボロンドープドポリシリコン膜が用いられる。第2膜73には、例えばシリコン酸化膜SiO2、シリコン窒化膜SiN及びシリコン炭酸化膜SiOCの少なくともいずれかが用いられる。第1積層体70Aは、複数の第1膜72と、複数の第2膜73と、をそれぞれ1層ずつ交互にZ軸に沿って積層した構造体である。実施形態では、基板11の主面11a上に、例えば構造体80が形成されている。第1積層体70Aは、構造体80の上に形成される。構造体80は、例えばシリコン酸化膜13、バックゲート電極14、凹部15内に形成されたシリコン酸化膜16及びノンドープドシリコン部71並びにシリコン酸化膜17を含む。シリコン酸化膜13は、基板11の主面11a上に形成される。バックゲート電極14は、シリコン酸化膜13上に形成される。凹部15は、バックゲート電極14の一部に形成される。凹部15の内面には、シリコン酸化膜16を介してノンドープドシリコン部71が形成されている。また、バックゲート電極14上の全面にシリコン酸化膜17が形成されている。この構造体80のシリコン酸化膜17の上に、第1膜72と、第2膜73とを、交互に積層して、第1積層体70Aを形成する。図5に表した例では、4層の第1膜72と、3層の第2膜73と、を1層ずつ交互に積層する。次に、図6図4のステップS102に表したように、支持部90の形成を行う。支持部90は、Z軸に沿い複数の第1膜72を支持する。支持部90は、第1積層体70AをZ軸に沿って貫通して設けられる。支持部90は、複数の第1膜72のそれぞれと接続され、複数の第1膜72のZ軸に沿った間隔を維持する。支持部90は、複数の第1膜72を支持することができれば、第1積層体70Aのどの位置に設けられてもよい。また、支持部90は、複数箇所に設けられてもよい。次に、図7図4のステップS103に表したように、第2積層体70Bの形成を行う。第2積層体70Bを形成するには、第1積層体70AをZ軸に沿って貫通する第1の孔91を形成する。その後、第1の孔91を介して第2膜73を除去する。第2膜73が除去されることで、複数の第1膜72どうしの間に間隙SCが形成された第2積層体70Bが形成される。第2膜73の除去には、ウェットエッチングやドライエッチングが用いられる。例えば、第2膜73としてシリコン窒化膜やシリコン酸化膜が用いられた場合、第1の孔91からエッチング液を送り込み、エッチング液によって第2膜73を除去する。第2膜73としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第1の孔91から第2膜73を除去する。例えば、酸素プラズマによるアッシングによって第1の孔91から第2膜73を除去する。いずれのエッチングでも、第1膜72のエッチング速度に対して第2膜73のエッチング速度が高いエッチング液やエッチングガスを用いる。エッチングは、第2膜73の、第1の孔91の内壁に露出する部分から内部へと進行する。第2膜73が除去された後、残された複数の第1膜72は支持部90によって支持された状態が維持される。次に、図8図4のステップS104に表したように、複数の貫通孔30の形成を行う。貫通孔30は、第2積層体70Bの複数の第1膜72をZ軸に沿って貫通して形成される。例えば、第2積層体70Bの上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。次に、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜75、シリコン酸化膜26及び第2積層体70Bを貫通するように、Z軸に沿って延びる貫通孔30を形成する。貫通孔30は、例えばRIEReactiveIonEtchingによって形成される。第2積層体70Bに貫通孔30を形成する際、第2積層体70Bの上側から下側に向けてRIEを行う。第2積層体70Bの複数の第1膜72の間には空間が設けられているため、貫通孔30を形成する際に、各第1膜72の基板11とは反対側の面21a上面の方が、基板11側の面21b下面よりも、エッチングされる量が多い。貫通孔30が形成されると、各第1膜72の面21aには第1縁部210が設けられ、各第1膜72の面21bには第2縁部211が設けられる。この際、図3に表したように、例えば、第1縁部210には第1の曲率R1の部分が形成され、第2縁部211には、第2の曲率R2の部分が形成される。各第1膜72の面21aは、面21bに比べてエッチングされる量が多いことから、第1の曲率R1は、第2の曲率R2よりも小さくなる。第1縁部210の曲率半径は、第2縁部211の曲率半径よりも大きい。または、第1縁部210は丸味を有し、第2縁部211は、丸味を有していない。実施形態において、貫通孔30をエッチングによって形成する際、第2積層体70Bの複数の第1膜72がエッチング対象になる。したがって、貫通孔30の形成では、第1膜72だけをエッチングすることから、第1膜72及び第2膜73による第1積層体70Aをエッチングする場合に比べて、エッチング時間が短くなり、さらに、エッチング条件も簡素化される。次に、図9図4のステップS105に表したように、貫通孔30の中に、メモリ膜33を埋め込み、貫通孔33の残余の空間に半導体層39を埋め込む。これにより、不揮発性半導体記憶装置110が生産性高く製造される。上記実施形態で製造される不揮発性半導体記憶装置110は、例えば、基板11の主面11aに対して直交する第1軸Z軸に沿って積層された複数の電極膜21と、複数の電極膜21の側面21sに対向する半導体層39と、複数の電極膜21と半導体層39との間に設けられたメモリ膜33と、を備える。また、電極膜21基板11とは反対側の面21aの第1縁部210は、電極膜21の基板11側の面21bの第2縁部211の曲率第2の曲率R2よりも小さい曲率第1の曲率R1を有する部分を含む。次に、実施形態に係る不揮発性半導体記憶装置の製造方法の具体例について説明する。図10は、実施形態に係る製造方法の具体例を例示するフローチャートである。具体例に係る不揮発性半導体記憶装置の製造方法は、犠牲層の形成ステップS201と、第1積層体の形成ステップS202と、支持部の形成ステップS203と、第2積層体の形成ステップS204と、貫通孔の形成ステップS205と、犠牲層の除去ステップS206と、メモリ膜及び半導体層の埋め込みステップS207と、を備える。図11~図19は、具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。図11~図19の各図のaは模式的平面図であり、bはaのA-A’線の模式的断面図である。なお、図11~図19は、不揮発性半導体記憶装置110のメモリアレイ領域Rmを示している。先ず、図2に表したように、例えばシリコンの基板11を用意する。そして、基板11の上層部分にSTIShallowTrenchIsolation12を選択的に形成する。次に、周辺回路領域Rcにトランジスタ61を形成する。また、メモリアレイ領域Rmにおいて、基板11の上面上にシリコン酸化膜13を形成する。次に、図11a及びbに表したように、メモリアレイ領域Rmにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極14を形成する。次に、フォトリソグラフィ法により、バックゲート電極14の上面に、Y軸に沿った方向を長手方向とする例えば直方体形状の凹部15を形成する。凹部15は、複数形成される。複数の凹部15は、X軸及びY軸に沿ってマトリクス状に設けられる。次に、凹部15の内面上にシリコン酸化膜16を形成する。次に、全面に不純物が導入されていないシリコンノンドープドシリコンを堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極14の上面上から除去すると共に、凹部15内に残留させる。凹部15の間には、バックゲート電極14の上面が露出する。また、凹部15内には、ノンドープドシリコン部71が埋め込まれる。ノンドープドシリコン部71が埋め込まれた部分は、後の工程で接続部材40になる犠牲層P1である。次に、図12a及びbに表したように、バックゲート電極14、シリコン酸化膜16及びノンドープドシリコン部71の上側の全面に、シリコン酸化膜17を成膜する。これにより、構造体80が形成される。シリコン酸化膜17の膜厚は、バックゲート電極14と、後の工程においてシリコン酸化膜17上に形成される電極膜21のうち、最下段の電極膜21との間で耐圧が確保される膜厚とする。次に、構造体80の上に、第1膜72と、第2膜73と、を交互に積層させる。第1膜72には、ボロンが導入されたボロンドープドポリシリコン層が用いられる。第2膜73には、例えばシリコン酸化膜、シリコン窒化膜及びシリコン炭酸化膜の少なくともいずれかが用いられる。複数の第1膜72と、複数の第2膜73と、をそれぞれ1層ずつ交互に積層して、第1積層体70Aを形成する。次に、図13a及びbに表したように、フォトリソグラフィ及びエッチングを行い、第1積層体70Aに、第2の孔の一例であるスリット74を形成する。スリット74の開口形状は、X軸に沿った長孔形状である。スリット74は、第1積層体70AをZ軸に沿って貫通し、凹部15におけるY軸に沿った中央部の直上域を通過するように形成される。スリット74は、各凹部15の直上にそれぞれ設けられる。スリット74によって、第1膜72はX方向に分割される。次に、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット74内にも埋め込まれる。その後、全面エッチングを施して、第1積層体70Aの上面から絶縁材料を除去する。スリット74内には絶縁材料が残る。これにより、スリット74内にX軸及びZ軸方向に拡がる板状の絶縁板材22が形成される。本具体例では、この絶縁板材22を支持部90として用いる。第1積層体70Aの上面においては、最上段の電極膜21になる第1膜72が露出する。次に、図14a及びbに表したように、第1積層体70Aに第1の孔91を形成する。第1の孔91は、Z軸に沿って第1積層体70Aを貫通する。本具体例では、Z軸に沿った方向にみて、凹部15が設けられていない位置に第1の孔91を形成する。第1の孔91の開口形状は、矩形や円形等になる。第1の孔91は、複数箇所に設けられていてもよい。次に、図15a及びbに表したように、第1の孔91を介して第2膜73を除去する。第1積層体70Aから第2膜73が除去されることで、第2積層体70Bが形成される。第2膜73として、シリコン窒化膜やシリコン酸化膜が用いられた場合、第1の孔91からエッチング液を送り込み、エッチング液によって第2膜73を除去する。第2膜73としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第1の孔91から第2膜73を除去する。例えば、酸素プラズマによるアッシングによって第1の孔91から第2膜73を除去する。第2積層体70Bにおいて、Z軸に沿った複数の第1膜72どうしの間には間隙SCが設けられる。複数の第1膜72どうしの間に間隙SCがあっても、各第1膜72は支持部90によって支持された状態が維持される。次に、図16a及びbに表したように、第2積層体70Bの上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。このとき、シリコン酸化膜26の膜厚は、最上段の電極膜21になる第1膜72とボロンドープドポリシリコン膜75との間の耐圧を十分に確保できる膜厚とする。シリコン酸化膜26は、第1の孔91にも埋め込まれる。第1の孔91は、シリコン酸化膜26によって完全に埋め込まれる場合と、一部に空間が設けられた状態でシリコン酸化膜26によって埋め込まれる場合と、がある。次に、図17a及びbに表したように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜75、シリコン酸化膜26及び第2積層体70Bを貫通するように、Z方向に延びる複数本の貫通孔30を形成する。貫通孔30は、例えばRIEによって形成される。この際、第2積層体70Bの複数の第1膜72だけがエッチング対象になる。したがって、このエッチング処理では、第1膜72及び第2膜73による第1積層体70Aをエッチングする場合に比べて、エッチング時間が短くなる。さらに、エッチング条件も第1膜72をエッチングするための条件だけ設定すればよい。これにより、エッチング条件が簡素化される。貫通孔30は、Z軸に沿った方向にみて、例えば円形に形成される。また、貫通孔30はX軸及びY軸に沿ってマトリクス状に配列させ、Y軸に沿って隣り合う一対の貫通孔30を、凹部15のY軸に沿った両端部に到達させる。次に、図18a及びbに表したように、貫通孔30を介してウェットエッチングを行う。このウェットエッチングには、例えば、アルカリ性のエッチング液が用いられる。これにより、凹部15内のノンドープドシリコン部71図17b参照、すなわち犠牲層P1が除去される。ノンドープドシリコン部71が除去されることにより、凹部15内の犠牲層P1が設けられていた部分は空間P2になる。そして、1つの凹部15内の空間P2と、一対の貫通孔30と、が連通したU字ホール31が形成される。次に、図19a及びbに表したように、例えば、ALDatomiclayerdeposition:原子層堆積法により、シリコン酸化物を堆積させる。このシリコン酸化物はU字ホール31内に侵入し、U字ホール31の内面上にブロック絶縁膜35を堆積させる。また、シリコン酸化物は貫通孔30を介して間隙SC内にも侵入する。次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜35上に電荷蓄積膜36が形成される。このとき、間隙SC内はブロック絶縁膜35によって埋め込まれているため、電荷蓄積膜36は間隙SC内には侵入せず、U字ホール31内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜36上にトンネル絶縁膜37が形成される。トンネル絶縁膜37も間隙SC内には侵入せず、U字ホール31内のみに形成される。ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37により、メモリ膜33が形成される。次に、U字ホール31内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、U字ホール31内にU字ピラー38が形成される。U字ピラー38のうち、貫通孔30内に配置された部分がZ軸に沿って延びる半導体ピラーSPとなり、凹部15内に配置された部分がY軸に沿って延びる接続部材40となる。半導体ピラーSPが貫通した第1膜72は、電極膜21として機能する。次に、全面にエッチングを施し、ボロンドープドポリシリコン膜75上に堆積されたポリシリコン、トンネル絶縁膜37、電荷蓄積膜36及びブロック絶縁膜35を除去し、ボロンドープドポリシリコン膜75を露出させる。その後、図2に表したように、層間絶縁膜42を形成し、層間絶縁膜42上にソース線47、配線49及び50を形成する。さらに、層間絶縁膜42を堆積させて、プラグ48を形成する。また、層間絶縁膜42上に、ビット線51及び配線52を形成し、その上にシリコン窒化膜54を形成し、その上に層間絶縁膜55を形成する。これにより、不揮発性半導体記憶装置110が完成する。このような製造方法では、貫通孔30を形成する際のエッチング時間を短く、さらに、エッチング条件も簡素化されることから、不揮発性半導体記憶装置110が生産性高く製造される。図20は、メモリ膜の形成について例示する模式的断面図である。図20aはメモリ膜の第1の例、図20bはメモリ膜の第2の例を表している。図20aに表したメモリ膜33では、ブロック絶縁膜35が、間隙SCの途中まで埋め込まれている。ブロック絶縁膜35は、電極膜21の上下面にそれぞれ形成される。このため、Z軸に沿って隣り合う2つの電極膜21において、上側の電極膜21の下面に形成されたブロック絶縁膜35と、下側の電極膜21の上面に形成されたブロック絶縁膜35と、が接触し、接触面にシーム34aが形成される。ブロック絶縁膜35は、間隙SCの途中まで埋め込まれるため、Z軸に沿って隣り合う2つの電極膜21の間には、空間P3が設けられる。図20bに表したメモリ膜33では、ブロック絶縁膜35が、間隙SCを全て埋め込むように形成されている。Z軸に沿って隣り合う2つの電極膜21の間には、ブロック絶縁膜35のシーム34aが形成される。また、ブロック絶縁膜35は、電極膜21のY軸に沿った端部の一方側及び他方側の両方からそれぞれ中央部に向けて形成される。そして、一方側のブロック絶縁膜35と、他方側のブロック絶縁膜35と、の接触面にシーム34bが形成される。図21~図22は、第1の孔の他の例を示す模式図である。図21aは模式的平面図であり、図21bはaのB-B’線の模式的断面図である。図22aは模式的平面図であり、図22bはaのC-C’線の模式的断面図である。図21に表した第1の孔91Aは、X軸に沿ったスリット状に形成されている。第1の孔91Aは、Y軸に沿って隣り合う2つの凹部15の間に設けられる。すなわち、第1の孔91Aは、2つのU字型のメモリストリングにおいて、Y軸に沿って隣り合う2つの半導体ピラーSP2及びSP3の間になる位置に形成される。第1の孔91Aによって、第1膜72は、X軸に沿って分割される。第1の孔91Aは、第2膜73をエッチングによって除去する際に用いられるとともに、第1膜72をX軸に沿って分割するためのスリットとして用いられる。第1膜72がX軸に沿って分割されると、Y軸に沿って隣り合う半導体ピラーSP間で、独立した電極膜21を備えた不揮発性半導体記憶装置が製造される。図22に表した第1の孔91Bは、凹部15内の犠牲層P1の上に設けられている。第1の孔91Bは、X軸に沿ったスリット状に形成されている。第1の孔91Bは、第2膜73をエッチングによって除去する際に用いられるとともに、第1膜72を、凹部15の上で、X軸に沿って分割するためのスリットとして用いられる。支持部90は、2つの凹部15の間や、その他の部分に設けられる。第2積層体70Bに設ける貫通孔30は、Z軸に沿った方向にみて、第1の孔91Bを中心とした両側にそれぞれ設けられる。すなわち、第1の孔91Bは、U字ピラー38の間で、第1膜72をX軸に沿って分割する。図21及び図22に表したように、第1の孔91A及び91Bを、第1膜72をX軸に沿って分割するためのスリットと兼用にすることで、別途、第1の孔91を設ける場合に比べてメモリアレイ領域Rmが省スペース化される。なお、第1の孔91及び支持部90を形成する位置は、上記説明した例に限定されない。すなわち、第1の孔91を介して第2膜73を除去でき、支持部90によって第1膜72を支持できれば、上記説明した例以外の位置に形成してもよい。図23は、他の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。実施形態に係る製造方法は、図23に表した不揮発性半導体記憶装置120の製造方法にも適用される。図23に表したように、不揮発性半導体記憶装置120においては、接続部材40が設けられず、半導体ピラーSPのそれぞれが独立している。すなわち、不揮発性半導体記憶装置120においては、直線状のメモリストリングSTR2が設けられる。不揮発性半導体記憶装置120においては、積層体20の上側及び下側に、それぞれ制御電極27が設けられる。制御電極27は、X軸に沿って並ぶ複数の半導体ピラーSPごとに設けられる。複数のソース線47は、下側の制御電極27と、基板11と、の間に設けられ、それぞれY軸に沿って延びる。複数のビット線51は、上側の制御電極27の上に設けられ、それぞれX軸に沿って延びる。このような不揮発性半導体記憶装置120でも、実施形態に係る製造方法、すなわち、支持部90の形成、第2積層体70Bの形成し、貫通孔30の形成、を備えた製造方法を適用することができる。以上説明したように、実施形態によれば、生産性が高い不揮発性半導体記憶装置の製造方法が提供される。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。