"互いに貫通電極を介して電気的に接続されると共に、積層された複数の第1の半導体チップよりなり、最上段に配置された第1の半導体チップに前記貫通電極と電気的に接続された第1のバンプ電極を有するチップ積層体を準備する工程と、前記チップ積層体の前記第1のバンプ電極と対向配置された第2のバンプ電極を一面に有し、前記第2のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第2のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第2のバンプ電極を前記チップ積層体の前記第1のバンプ電極と対向配置させる工程と、前記第2のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第1のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第1のバンプ電極に前記はんだを転写させる工程と、を含むことを特徴とする半導体装置の製造方法。一面に接続パッドを有する配線基板を準備する工程と、前記配線基板の一面に、第1の電極及び第2の電極を有する第2の半導体チップを実装し、前記接続パッドと前記第1の電極とを電気的に接続する工程と、前記ボンディングツールにより、前記はんだが形成されていない側の前記チップ積層体の面を保持し、前記チップ積層体の前記第1のバンプ電極と前記第2の半導体チップの前記第2の電極とを前記はんだを介して接続することで、前記第2の半導体チップ上に前記チップ積層体を実装する工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法前記第2の電極を前記第2の半導体チップの一面に形成し、前記第1の電極を前記第2の半導体チップの他面に形成し、前記第1の電極と前記接続パッドとをフリップチップ接続したことを特徴とする請求項2記載の半導体装置の製造方法。前記第1の電極及び前記第2の電極を前記第2の半導体チップの一面に形成し、前記第1の電極と前記接続パッドとをワイヤボンディング接続したことを特徴とする請求項2記載の半導体装置の製造方法。前記第2のバンプ電極は、電解めっき法により、Cuめっき膜よりなるバンプ電極本体と、前記Cuめっき膜に含まれるCuが前記はんだに拡散することを防止する拡散防止用めっき層と、を順次積層して形成することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。前記拡散防止用めっき層として、Niめっき層を形成することを特徴とする請求項5記載の半導体装置の製造方法。前記第1の電極は、積層構造とされており、前記第1の電極の最上層がはんだ層であることを特徴とする請求項3項記載の半導体装置の製造方法。複数の前記第1の半導体チップのうち、最下段以外の位置に配置された第1の半導体チップは、一端に前記第1のバンプ電極が配置された前記貫通電極と、該貫通電極の他端に配置された第3のバンプ電極と、を有し、最下段に配置された第1の半導体チップは、前記貫通電極及び前記第3のバンプ電極を有しないことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。前記第1及び第3のバンプ電極は、積層構造とされており、前記第1のバンプ電極の最上層がAu層であり、前記第3のバンプ電極の最上層がはんだ層であることを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置の製造方法。前記拡散防止用めっき層と前記はんだとの間に、電解めっき法により、前記はんだ及び前記Au層に対して結合力の弱い金属層を形成することを特徴とする請求項9記載の半導体装置の製造方法。前記金属層として、Alめっき層を形成することを特徴とする請求項10記載の半導体装置の製造方法。前記はんだ搭載用基板を構成する基板本体として、前記第1の半導体チップを構成する半導体基板と同じ材料を用いることを特徴とする請求項1ないし11のうち、いずれか1項記載の半導体装置の製造方法。前記第1の半導体チップとしてメモリ用半導体チップを用い、前記第2の半導体チップとしてロジック用半導体チップを用いることを特徴とする請求項1ないし12のうち、いずれか1項記載の半導体装置の製造方法。前記第2の半導体チップ上に前記チップ積層体を実装する前に、前記第2の半導体チップの一面を覆う絶縁樹脂を形成し、その後、前記絶縁樹脂を介して、前記第2の半導体チップ上に前記チップ積層体を実装することを特徴とする請求項2ないし13のうち、いずれか1項記載の半導体装置の製造方法。前記第2の半導体チップ上に前記チップ積層体を実装する前に、前記第1の半導体チップ間の隙間を封止する第1の封止樹脂を形成することを特徴とする請求項2ないし14のうちいずれか1項記載の半導体装置の製造方法。前記第1の封止樹脂は、アンダーフィル樹脂に対する濡れ性の悪いシートの上面と前記第1のバンプ電極が形成されていない側の前記チップ積層体の面とを接触させた後、該チップ積層体の側壁に前記アンダーフィル樹脂を滴下して形成することを特徴とする請求項15記載の半導体装置の製造方法。前記第2の半導体チップ上に前記チップ積層体を実装する前に、前記第2の半導体チップと前記配線基板との隙間を封止する第2の封止樹脂を形成する工程を有することを特徴とする請求項3記載の半導体装置の製造方法。前記配線基板の一面に、前記チップ積層体、及び前記第2の半導体チップを封止する第3の封止樹脂を形成する工程を有することを特徴とする請求項2ないし17のうち、いずれか1項記載の半導体装置の製造方法。前記配線基板を準備する工程では、該配線基板の他面に、前記接続パッドと電気的に接続される外部接続用パッドを形成することを特徴とする請求項2ないし18のうち、いずれか1項記載の半導体装置の製造方法。前記外部接続用パッドに、外部接続端子を形成する工程を有することを特徴とする請求項19記載の半導体装置の製造方法。ところで、配線基板上に搭載され、かつ貫通電極を有するロジック用半導体チップと、チップ積層体とを、フリップチップ接合する場合、対向するバンプ電極の表面がいずれもAuめっき層となる為に、バンプ電極間の接合が困難となる。そのため、ロジック用半導体チップかチップ積層体のいずれかのバンプ接合面に、はんだを設けて、該はんだを介してバンプ接合したいというニーズがある。めっき法により、ウェハ段階で、小さいサイズで、かつ狭ピッチで配置されたバンプ電極にはんだを形成することは可能である。しかしながら、はんだを有した半導体チップをフリップチップ実装する場合、ボンディングツールにより吸着した半導体チップのはんだを溶融させるために、ボンディングツールを高温例えば、300°Cで加熱する必要がある。このため、ボンディングツールに溶融したはんだが付着することを防止するために、はんだが形成された面とは反対側に位置する半導体チップの面をボンディングツールで吸着する必要がある。このため、バンプ電極を有するロジック用半導体チップとチップ積層体とのバンプ接合面に、はんだを形成できないという問題があった。また、特許文献2に記載の転写方法を用いて、微細で、かつ狭ピッチで配置されたバンプ電極にはんだを転写した場合、転写基板の平坦な面に複数のはんだが配置されているため、はんだを溶融させた際、転写基板の平坦な面方向に溶融されたはんだが広がって、該はんだにより隣接するバンプ間でショートが発生する恐れがあった。本発明の一観点によれば、互いに貫通電極を介して電気的に接続されると共に、積層された複数の第1の半導体チップよりなり、最上段に配置された第1の半導体チップに前記貫通電極と電気的に接続された第1のバンプ電極を有するチップ積層体を準備する工程と、前記チップ積層体の前記第1のバンプ電極と対向配置された第2のバンプ電極を一面に有し、前記第2のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第2のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第2のバンプ電極を前記チップ積層体の前記第1のバンプ電極と対向配置させる工程と、前記第2のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第1のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第1のバンプ電極に前記はんだを転写させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。本発明の半導体装置の製造方法によれば、ボンディングツールによりはんだ搭載用基板の他面を保持すると共に、第2のバンプ電極に形成されたはんだを加熱により溶融させ、次いで、はんだ搭載用基板の第2のバンプ電極をチップ積層体の第1のバンプ電極と対向配置させ、次いで、第2のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第1のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第1のバンプ電極にはんだを転写させることにより、溶融したはんだが第2のバンプ電極の表面はんだが形成される面から横方向に広がることがなくなるため、はんだ形成面と対向する第1のバンプ電極の面にのみ精度よく、はんだを形成することが可能となる。これにより、第1のバンプ電極が微細化され、かつ狭ピッチで配置された場合でも、はんだにより、隣接する第1のバンプ電極間がショートすることなく、第1のバンプ電極に精度よくはんだを形成することができる。また、チップ積層体の外部接続用電極として機能する第1のバンプ電極にはんだを形成することにより、はんだを介して、配線基板に実装された半導体チップとチップ積層体とを電気的に接続することが可能となる。これにより、配線基板に実装された半導体チップとチップ積層体との間の接続強度が向上するため、配線基板に実装された半導体チップとチップ積層体との間の電気的接続信頼性を向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。実施の形態図1~図19は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図1~図19を参照して、本発明の実施の形態に係る半導体装置10後述する図19参照の製造方法について説明する。始めに、図1に示す工程では、一面第1の回路素子層16の表面16aに設けられた第1のバンプ電極17を有する第1の半導体チップ11と、第1の貫通電極24貫通電極、第1の貫通電極24の一端に設けられた第1のバンプ電極17、及び第1の貫通電極24の他端に設けられた第3のバンプ電極25を有する第1の半導体チップ12-112-212-3と、を準備する。つまり、複数の第1の半導体チップ11,12-1,12-2,12-3を準備する。第1の半導体チップ11は、後述する図3に示すように、チップ積層体40を構成する第1の半導体チップ11,12-1,12-2,12-3のうち、最下段に配置される半導体チップである。第1の半導体チップ12-3は、後述する図3に示すように、チップ積層体40を構成する第1の半導体チップ11,12-1,12-2,12-3のうち、最上段に配置される半導体チップである。ここで、図1を参照して第1の半導体チップ11,12-1,12-2,12-3の構成について説明する。第1の半導体チップ11は、矩形とされたメモリ用半導体チップであり、半導体基板15と、第1の回路素子層16と、第1のバンプ電極17と、を有し、かつ第1の貫通電極24及び第3のバンプ電極25を有していない。第1の半導体チップ11としては、例えば、DRAMDynamicRandomAccessMemoryを用いることができる。半導体基板15は、薄板化例えば、厚さが50μm以下されている。半導体基板15としては、例えば、単結晶シリコン基板を用いることができる。半導体基板15は、平坦な面とされた表面15a及び裏面15bを有する。第1の回路素子層16は、半導体基板15の表面15aに形成されている。第1の回路素子層16は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターンビア及び配線等を有する。第1の半導体チップ11がDRAMの場合、第1の回路素子層16にはDRAM素子が形成される。第1のバンプ電極17は、第1の回路素子層16の表面16aに設けられている。第1のバンプ電極17は、第1の回路素子層16の表面16aに、第1の金属層18と、第2の金属層19と、が順次積層形成された構成とされている。第1の金属層18としては、例えば、Cu層を用いることができる。第2の金属層19としては、例えば、Ni層と、Au層と、を順次積層したNi/Au層を用いることができる。この場合、第2の金属層19の最上層は、Au層となる。第1のバンプ電極17を構成する第1及び第2の金属層18,19は、例えば、電解めっき法により形成することができる。上記構成とされた第1の半導体チップ11は、第1の回路素子層16の表面16aのみにバンプ電極が形成されており、半導体基板15の裏面15b側にはバンプ電極が形成されていない。そのため、第1の半導体チップ11の裏面側は、平坦な面半導体基板15の裏面15bとされている。次に、第1の半導体チップ12-1の構成について説明する。第1の半導体チップ12-1は、薄板化例えば、厚さが50μm以下された矩形のメモリ用半導体チップであり、第1の半導体チップ11の構成に、さらに、貫通孔22、第1の貫通電極24、及び第3のバンプ電極25を設けた以外は、第1の半導体チップ11と同様に構成される。貫通孔22は、第1の回路素子層16及び半導体基板15のうち、第1のバンプ電極17と対向する部分を貫通するように形成されている。貫通孔22は、第2の金属層19と接触する面とは反対側に位置する第1の金属層18の面の一部を露出している。第1の貫通電極24は、貫通孔22を充填するように形成されている。第1の貫通電極24は、第1の回路素子層16に形成された素子例えば、DRAM素子と電気的に接続されている。第1の貫通電極24の一端は、第1のバンプ電極17具体的には、第1の金属層18と接続されている。第1の貫通電極24は、例えば、電解めっき法により形成することができる。この場合、第1の貫通電極24の母材としては、Cuめっき膜を用いることができる。なお、第1の貫通電極24と半導体基板15との間には、第1の貫通電極24と半導体基板15とを電気的に絶縁する絶縁膜図示せずが形成されている。第3のバンプ電極25は、第1の貫通電極24の他端言い換えれば、半導体基板15の裏面15b側に設けられている。これにより、第3のバンプ電極25は、第1の貫通電極24を介して、第1のバンプ電極17と電気的に接続されている。第3のバンプ電極25は、第1の貫通電極24の他端に、第3の金属層26と、はんだ層27第3のバンプ電極25の最上層と、を順次積層した構成とされている。第3の金属層26としては、例えば、Cu層を用いることができる。はんだ層27としては、例えば、SnAgはんだ層を用いることができる。第3のバンプ電極25は、例えば、電解めっき法により形成することができる。なお、第1の半導体チップ12-2,12-3は、第1の半導体チップ12-1と同様な構成であるので、その構成の説明を省略する。また、第1の半導体チップ12-3は、後述する図3に示すチップ積層体40を構成する第1の半導体チップ11,12-1,12-2,12-3のうち、最上段に配置される半導体チップである。第1の半導体チップ12-3の第1のバンプ電極17は、後述する図3に示すチップ積層体40の外部接続用電極として機能する電極であり、後述する図6に示すはんだ57が転写されるはんだ転写面17a第2の金属層19により構成された面を有する。次いで、図2に示す工程では、第1のバンプ電極17が上面側となるようにステージ31の上面31aに第1の半導体チップ11を配置言い換えれば、ステージ31の上面31aと半導体基板15の裏面15bとが接触するように第1の半導体チップ11を配置し、ステージ31に設けられ、図示していない真空ポンプと接続された吸着孔32により、ステージ31の上面31aに第1の半導体チップ11を吸着する。先に説明したように、第1の半導体チップ11は、第1の回路素子層16の表面16aのみにバンプ電極が形成されており、半導体基板15の裏面15b側にはバンプ電極が形成されていない。これにより、ステージ31の上面31aと接触する第1の半導体チップ11の裏面側が平坦な面とされているため、ステージ31の上面31aに第1の半導体チップ11を精度よく吸着することができる。次いで、ボンディングツール34の吸着面34a図示していない真空ポンプと接続された吸着孔35を露出する面に、第1のバンプ電極17が形成された側の第1の半導体チップ12-1の面を吸着し、第1の半導体チップ11,12-1が離間した状態で、第1の半導体チップ11の第1のバンプ電極17と第1の半導体チップ12-1の第3のバンプ電極25とを対向配置させる。次いで、ボンディングツール34に設けられた加熱手段37により、第1の半導体チップ12-1を高温例えば、300°C程度に加熱しながら、第1の半導体チップ11の第1のバンプ電極17と第1の半導体チップ12-1の第3のバンプ電極25とを接触させ、荷重を印加することで、該加熱により溶融したはんだ層27により、第1のバンプ電極17と第3のバンプ電極25とを熱圧着する。これにより、第1の半導体チップ11上に第1の半導体チップ12-1が積層されると共に、第1の半導体チップ11に対して、第1の半導体チップ12-1がフリップチップ接続される。このとき、第1の半導体チップ11と第1の半導体チップ12-1との間には、隙間が形成される。また、第1のバンプ電極17と第3のバンプ電極25とを熱圧着させる際、ボンディングツール34の吸着面34aに、はんだ層27が形成されていない側第1のバンプ電極17が形成された側の第1の半導体チップ12-1の面を吸着することで、溶融したはんだ層27がボンディングツール34に付着することを防止できる。次いで、図3に示す工程では、図2に示す工程と同様な手法により、第1の半導体チップ12-1の第1のバンプ電極17と第1の半導体チップ12-2の第3のバンプ電極25とを接続する。これにより、第1の半導体チップ12-1上に第1の半導体チップ12-2が積層されると共に、第1の半導体チップ12-1に対して、第1の半導体チップ12-2がフリップチップ接続される。このとき、第1の半導体チップ12-1と第1の半導体チップ12-2との間には、隙間が形成される。次いで、図2に示す工程と同様な手法により、第1の半導体チップ12-2の第1のバンプ電極17と第1の半導体チップ12-3の第3のバンプ電極25とを熱圧着する。これにより、第1の半導体チップ12-2上に第1の半導体チップ12-3が積層されると共に、第1の半導体チップ12-2に対して、第1の半導体チップ12-3がフリップチップ接続される。このとき、第1の半導体チップ12-2と第1の半導体チップ12-3との間には、隙間が形成される。このように、第1の半導体チップ11上に、第1の半導体チップ12-1と、第1の半導体チップ12-2と、第1の半導体チップ12-3と、を順次積層させて、実装することで、互いに第1の貫通電極24を介して電気的に接続されると共に、積層された第1の半導体チップ11,12-112-212-3よりなり、最上段に配置された第1の半導体チップ12-3に第1の貫通電極24と電気的に接続された第1のバンプ電極17を有するチップ積層体40が形成される。次いで、図4に示す工程では、第1の半導体チップ11,12-112-212-3間の隙間を充填する第1の封止樹脂45を形成する。このとき、第1の半導体チップ12-3を構成する第1のバンプ電極17及び第1の回路素子層16の表面16aを、第1の封止樹脂45から露出させる。具体的には、以下の方法により、第1の封止樹脂45を形成する。始めに、アンダーフィル樹脂46第1の封止樹脂45の母材に対する濡れ性の悪いシート43の上面43aと第1のバンプ電極17が形成されていない側のチップ積層体40の面第1の半導体チップ11を構成する半導体基板15の裏面15bとを接触させる。次いで、チップ積層体40の側壁にディスペンサー44から供給したアンダーフィル樹脂46を滴下し、毛細管現象により、第1の半導体チップ11,12-112-212-3間の隙間を充填する。濡れ性の悪いシート43としては、フッ素系シート材、或いはシリコーン系接着剤を備えたシート材等を用いることができる。その後、アンダーフィル樹脂46を所定の温度例えば、150°Cでキュアして、アンダーフィル樹脂46を完全に硬化させることで、第1の封止樹脂45が形成される。このように、アンダーフィル樹脂46第1の封止樹脂45の母材に対する濡れ性の悪いシート43の上面43aにチップ積層体40を配置した後、チップ積層体40の側壁にアンダーフィル樹脂46を滴下して、第1の半導体チップ11,12-112-212-3間の隙間を充填することにより、アンダーフィル樹脂46がチップ積層体40の外周側面よりも外側に広がることを抑制可能となるので、第1の封止樹脂45のフィレット幅を低減できる。また、濡れ性の悪いシート43の上面43aと第1のバンプ電極17が形成されていない側のチップ積層体40の面とを接触させることで、第1の半導体チップ11を構成する半導体基板15の裏面15bにアンダーフィル樹脂46が回り込むことを抑制できる。次いで、図5に示す工程では、図4に示す第1の封止樹脂45が形成されたチップ積層体40を濡れ性の悪いシート43から剥離させる。次いで、図6に示す工程では、基板本体51、電極パッド53、パッシベーション膜54、第2のバンプ電極55、及びはんだ57を有したはんだ搭載用基板50を準備する。ここで、図6を参照して、はんだ搭載用基板50の構成について説明する。基板本体51は、第1の半導体チップ12-3の外形と略等しい大きさとされた矩形の基板である。基板本体51は、平坦な面とされた表面51aと、平坦な面とされた裏面51bはんだ搭載用基板50の他面と、を有する。基板本体51の材料としては、第1の半導体チップ12-3を構成する半導体基板15と同じ材料例えば、単結晶シリコン基板を用いるとよい。電極パッド53は、基板本体51の表面51aに設けられている。電極パッド53は、第2のバンプ電極55及びはんだ57を介して、第1のバンプ電極17と対向するように配置されている。パッシベーション膜54絶縁膜は、基板本体51の表面51aに設けられている。パッシベーション膜54は、電極パッド53の上面53aを露出する開口部54Aを有する。第2のバンプ電極55は、電極パッド53の上面53aに、開口部54Aを埋め込むと共に、パッシベーション膜54の表面54aはんだ搭載用基板50の一面から突出するように形成されたバンプ電極本体61と、バンプ電極本体61に積層された拡散防止用めっき層62と、を有する。バンプ電極本体61は、電解めっき法により形成することができる。バンプ電極本体61の母材としては、例えば、Cuめっき膜を用いることができる。拡散防止用めっき層62は、バンプ電極本体61とはんだ57との間に配置されており、バンプ電極本体61を構成するCuめっき膜に含まれるCuがはんだ57に拡散することを防止する機能を有する。拡散防止用めっき層62としては、例えば、電解めっき法により形成されたNiめっき層例えば、厚さ3μmを用いることができる。第2のバンプ電極55は、第1のバンプ電極17のはんだ転写面17aと対向配置されている。このように、バンプ電極本体61とはんだ57との間に、バンプ電極本体61に含まれるCuがはんだ57に拡散することを防止する拡散防止用めっき層62を形成することにより、後述する図9に示す工程において、チップ積層体40を構成する第1のバンプ電極17のはんだ転写面17aに、バンプ電極本体61に含まれるCuが拡散されていないはんだ57を転写することができる。はんだ57は、第2のバンプ電極55のはんだ形成面55a表面に形成されている。はんだ57としては、例えば、電解めっき法により形成されたSnAgめっき層を用いることができる。また、上記説明した第2のバンプ電極55及びはんだ57は、セミアディティブ法を用いて、連続して形成することができる。次いで、図7に示す工程では、ステージ31の上面31aに、図5に示す構造体第1の封止樹脂45が形成されたチップ積層体40に設けられたはんだ転写面17aが上面側となるように、第1の封止樹脂45が形成されたチップ積層体40を吸着する。次いで、ボンディングツール34により、はんだ搭載用基板50を構成する基板本体51の裏面51b側はんだ搭載用基板50の他面を吸着保持すると共に、高温の加熱例えば、はんだ57の融点よりも高い温度例えば、300°C程度の加熱によりはんだ57を溶融させ、チップ積層体を構成する第1のバンプ電極17のはんだ転写面17aと、第2のバンプ電極55のはんだ形成面55aに形成され、溶融したはんだ57とを対向配置させる。本実施の形態では、複数の第2のバンプ電極55のはんだ形成面55aにはんだ57を配置しているため、はんだ57を溶融させた際、はんだ57がはんだ形成面55aから横方向に広がることがない。これにより、はんだ転写面17aに対する溶融したはんだ57の位置ずれを抑制できると共に、溶融したはんだ57により、隣接する第1のバンプ電極17間にショートが発生することを抑制できる。特に、はんだ転写面17aを有する第1のバンプ電極17の形状が微細で、かつ狭ピッチで配置された場合に有効である。次いで、図8に示す工程では、溶融したはんだ57と第1のバンプ電極17のはんだ転写面17aとを接触させる。このとき、はんだ57は、はんだ57の融点よりも高い温度で溶融しているため、第1のバンプ電極17のはんだ転写面17aに移動する。次いで、図9に示す工程では、チップ積層体40からはんだ搭載用基板50を上方に離間させることで、第1のバンプ電極17のはんだ転写面17aにはんだ57を転写させる。このように、はんだ搭載用基板50を高温に加熱して、はんだ搭載用基板50に設けられたはんだ57を溶融させ、チップ積層体40のはんだ転写面17aに溶融したはんだ57を転写させることにより、チップ積層体40を高温に加熱する必要がなくなるため、チップ積層体40を構成する第1の半導体チップ11及び第1の半導体チップ12-112-212-3が熱により破損することを抑制できる。また、はんだ形成面55aを下向きにして、はんだ形成面55aに形成されたはんだ57をチップ積層体40のはんだ転写面17aに転写することで、重力の影響により、はんだ転写面17aに転写されるはんだ57の量を多くすることができる。特に、第1のバンプ電極17の形状が微細な場合言い換えれば、はんだ転写面17aの面積が小さい場合に有効である。次いで、図10に示す工程では、一面基板本体71の一面71aに接続パッド72を有する配線基板65が複数連結された配線母基板66を準備する。ここで、図10を参照して、配線母基板66の構成について説明する。配線母基板66は、複数の配線基板65が連結された構成とされており、基板本体71と、接続パッド72と、外部接続用パッド74と、配線パターン75と、第1のソルダーレジスト77と、第2のソルダーレジスト78と、を有する。基板本体71は、ダイシングラインBにより区画され、配線基板65が形成される配線基板形成領域Aを複数有する。基板本体71としては、例えば、ガラスエポキシ基板を用いることができる。接続パッド72は、図9に示すチップ積層体40に形成されたはんだ57と対向するように、基板本体71の一面71aに配置されている。接続パッド72は、はんだ57を介して、チップ積層体40の外部接続用電極として機能する第1のバンプ電極17と電気的に接続されるパッドである。外部接続用パッド74は、配線基板形成領域Aに対応する基板本体71の他面71b配線基板65の他面に形成されている。配線パターン75は、ビア及び配線により構成されており、基板本体71に内設されている。配線パターン75が、その一端が接続パッド72と接続されており、他端が外部接続用パッド74と接続されている。これにより、接続パッド72は、配線パターン75を介して、外部接続用パッド74と電気的に接続されている。第1のソルダーレジスト77は、接続パッド72を露出するように、配線基板形成領域A及びダイシングラインBに対応する基板本体71の一面71aに設けられている。第2のソルダーレジスト78は、外部接続用パッド74を露出するように、配線基板形成領域A及びダイシングラインBに対応する基板本体71の他面71bに設けられている。配線基板65は、配線基板形成領域Aに対応する基板本体71と、配線基板形成領域Aに形成された接続パッド72、外部接続用パッド74、配線パターン75、第1のソルダーレジスト77、及び第2のソルダーレジスト78と、により構成されている。次いで、図11に示す工程では、第2の貫通電極87、第2の貫通電極87の一端に設けられた第1の電極85、及び第2の貫通電極87の他端に設けられた第2の電極89を有する第2の半導体チップ81を準備する。第2の半導体チップ81としては、例えば、ロジック用半導体チップを用いることができる。以下、第2の半導体チップ81としてロジック用半導体チップを用いた場合を例に挙げて説明する。ここで、図11を参照して、第2の半導体チップ81の構成について説明する。第2の半導体チップ81は、矩形とされたチップであり、半導体基板82と、第2の回路素子層83と、第1の電極85と、貫通孔86と、第2の貫通電極87と、第2の電極89と、を有する。半導体基板82は、薄板化例えば、厚さが50μm以下されている。半導体基板82としては、例えば、単結晶シリコン基板を用いることができる。半導体基板82は、平坦な面とされた表面82a及び裏面82b第2の半導体チップ81の一面を有する。第2の回路素子層83は、半導体基板82の表面82aに形成されている。第2の回路素子層83は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターンビア及び配線等により構成されている。第2の回路素子層83には、ロジック用回路素子が形成されている。第1の電極85は、第2の回路素子層83の表面83a第2の半導体チップ81の他面81aに設けられている。第1の電極85は、第2の回路素子層83の表面83aに、第1の金属層18例えば、Cu層と、はんだ層27例えば、SnAgはんだ層と、を順次積層した積層構造とされている。第1の電極85の最上層には、はんだ層27が配置されている。第1の電極85を構成する第1の金属層18及びはんだ層27は、例えば、電解めっき法により形成することができる。貫通孔86は、第1の電極85と対向する第2の回路素子層83及び半導体基板82を貫通するように形成されている。貫通孔86は、はんだ層27と接触する面とは反対側に位置する第1の金属層18の面を露出している。第2の貫通電極87は、貫通孔86を充填するように設けられている。第2の貫通電極87は、第2の回路素子層83に形成されたロジック回路素子図示せずと電気的に接続されている。第2の貫通電極87の一端は、第1の電極85具体的には、第1の金属層18と接続されている。第2の貫通電極87は、例えば、電解めっき法により形成することができる。この場合、第2の貫通電極87の母材としては、Cuめっき膜を用いることができる。なお、第2の貫通電極87と半導体基板82との間には、第2の貫通電極87と半導体基板82とを電気的に絶縁する絶縁膜図示せずが形成されている。第2の電極89は、第2の貫通電極87の他端言い換えれば、第2の半導体チップ81の一面81bに設けられている。これにより、第3のバンプ電極25は、第2の貫通電極87を介して、第1の電極85と電気的に接続されている。第2の電極89は、第2の貫通電極87の他端に、第3の金属層26例えば、Cu層と、第2の金属層19例えば、Ni層と、Au層と、を順次積層したNi/Au層と、を順次積層した構成とされている。第2の電極89は、例えば、電解めっき法により形成することができる。次いで、図12に示す工程では、図11に示す第2の半導体チップ81を上下反転させ、はんだ層27が形成されていない側の第2の半導体チップ81の面を、ボンディングツール図示せずで吸着し、その後、第1の電極85のはんだ層27と接続パッド72とを対向配置させる。次いで、第2の半導体チップ81を高温に加熱することではんだ層27を溶融させ、ボンディングツールで吸着した第2の半導体チップ81を配線基板65に押圧することで、第1の電極85と接続パッド72とを熱圧着させる。これにより、配線基板11に対して、第2の半導体チップ81がフリップチップ実装されると共に、第2の半導体チップ81と配線基板11との間に隙間が形成される。このように、はんだ層27が形成されていない側の第2の半導体チップ81の面を、ボンディングツール図示せずで吸着し、配線基板11に対して第2の半導体チップ81をフリップチップ実装することにより、高温に加熱されることで溶融したはんだ層27がボンディングツールに付着することを抑制できる。なお、第2の半導体チップ81の実装は、全ての配線基板11に対して行なう。次いで、第2の半導体チップ81と配線基板11との隙間を封止する第2の封止樹脂92を形成する。具体的には、アンダーフィル樹脂第2の封止樹脂92の母材を用いた毛細管現象により、第2の半導体チップ81と配線基板11との隙間をアンダーフィル樹脂で充填する。その後、所定の温度例えば、150°C程度でキュアして、アンダーフィル樹脂を完全に硬化させることで、第2の封止樹脂92を形成する。次いで、図13に示す工程では、第2の電極89が形成された第2の半導体チップ81の一面、及び第2の電極89を覆う絶縁樹脂94を形成する。具体的には、例えば、第2の電極89が形成された第2の半導体チップ81の面に、NCPNonConductivePasteを供給することで、NCPよりなる絶縁樹脂94を形成する。次いで、図14に示す工程では、ボンディングツール34により、はんだ57が形成されていない側のチップ積層体40の面第1の半導体チップ11を構成する半導体基板15の裏面15bを吸着し、第1のバンプ電極17に形成されたはんだ57と第2の半導体チップ81の第2の電極89とが対向するように、絶縁樹脂94が形成された第2の半導体チップ81の上方にチップ積層体40を配置する。次いで、図15に示す工程では、ボンディングツール34に吸着されたチップ積層体40を高温はんだ57の融点よりも高い温度例えば、300°Cで加熱しながら、絶縁樹脂94を介して、ボンディングツール34に吸着されたチップ積層体45を第2の半導体チップ81に押圧する。これにより、チップ積層体40と第2の半導体チップ81との間に絶縁樹脂94が広がり、はんだ57を介して、第1のバンプ電極17と第2の電極89とが接続されると共に、チップ積層体40と第2の半導体チップ81との隙間が絶縁樹脂94により封止される。つまり、第2の半導体チップ81に対するチップ積層体40のフリップチップ実装と、チップ積層体40と第2の半導体チップ81との隙間の封止と、が同時に行なわれる。このように、はんだ57を介して、第1のバンプ電極17と第2の電極89とを接続することにより、第1のバンプ電極17と第2の電極89との接続強度が向上するため、チップ積層体40と第2の半導体チップ81との間の電気的接続信頼性を向上させることができる。なお、絶縁樹脂94を介したチップ積層体40の実装は、配線母基板66に実装された全ての第2の半導体チップ81に対して行なう。また、第2の半導体チップ81上に実装されるチップ積層体40を構成する第1の半導体チップ11には貫通電極が形成されていないため、チップ積層体40の厚さ方向に接続された貫通電極24の熱に起因した膨張による第1の半導体チップ11への応力をメモリ用半導体チップ81で抑制することが可能となる。これにより、第1の半導体チップ11にチップクラックが発生することを抑制できる。次いで、図16に示す工程では、配線母基板66の一面に実装された複数の第2の半導体チップ81、及び複数の第2の半導体チップ81に実装されたチップ積層体75を一括して封止し、かつ上面96aが平坦な面とされた第3の封止樹脂96を形成する。第3の封止樹脂96は、例えば、トランスファーモールド法により形成することができる。言い換えれば、第3の封止樹脂96としては、モールド樹脂を用いることができる。上記トランスファーモールド法を用いる場合、上部金型と下部金型との間に形成された空間内に、図15に示す構造体但し、図15に示すボンディングツール34は除くを収容し、次いで、該空間内に加熱溶融された樹脂第3の封止樹脂96の母材を注入する。次いで、溶融した樹脂を所定の温度例えば、180°C程度で加熱キュアし、その後、所定の温度でベークしてモールド樹脂を完全に硬化させることで、第3の封止樹脂96を形成する。第3の封止樹脂96の母材となる樹脂としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。次いで、図17に示す工程では、図16に示す構造体の上下を反転させ、その後、複数の配線基板65言い換えれば、配線母基板66に形成された複数の外部接続用パッド74に外部接続端子98を形成する。外部接続端子98としては、例えば、はんだボールを用いることができる。具体的には、外部接続端子98としてはんだボールを用いる場合、図示していない複数の吸着孔を有するボールマウンターのマウントツールにより、複数のはんだボールを吸着保持しながら、複数のはんだボールにフラックスを転写形成する。次いで、配線母基板66に形成された複数の外部接続用パッド74に、はんだボールを載置し、その後、はんだボールが形成された配線母基板81を熱処理リフロー処理することで、外部接続用パッド74に外部接続端子98となるはんだボールを形成する。これにより、配線基板65、第2の半導体チップ81、チップ積層体40、第1~第3の封止樹脂45,92,96、絶縁樹脂94、及び外部接続端子98を有し、かつ連結された複数の半導体装置10が形成される。次いで、図18に示す工程では、第3の封止樹脂96の上面96aにダイシングテープ101を貼着する。次いで、ダイシングブレード102により、ダイシングラインBに沿って、図17に示す配線母基板66及び第3の封止樹脂96を切断することで、複数の半導体装置10が個片化される。このとき、複数の配線基板65も個片化される。次いで、図19に示す工程では、図18に示す構造体を上下反転させた後、ダイシングテープ101を剥離することで、CoC型ChiponChipの半導体装置10が複数製造される。第1の実施の形態の半導体装置の製造方法によれば、互いに第1の貫通電極24を介して電気的に接続されると共に、積層された複数の第1の半導体チップ11,12-1,12-2,12-3よりなり、最上段に配置された第1の半導体チップ12-3に第1の貫通電極24と電気的に接続された第1のバンプ電極17を有するチップ積層体40を準備し、次いで、チップ積層体40の第1のバンプ電極17と対向配置された第2のバンプ電極55を一面に有し、第2のバンプ電極55のはんだ形成面55a表面にはんだ57が形成されたはんだ搭載用基板50を準備し、次いで、ボンディングツール34によりはんだ搭載用基板50の他面を保持すると共に、第2のバンプ電極55に形成されたはんだ57を加熱により溶融させ、はんだ搭載用基板50の第2のバンプ電極55をチップ積層体40の第1のバンプ電極17と対向配置させ、次いで、第2のバンプ電極55に形成され、かつ溶融したはんだ57を、チップ積層体40の第1のバンプ電極17に接触させた後、チップ積層体40からはんだ搭載用基板50を離間させることで、第1のバンプ電極17にはんだ57を転写させることで、溶融したはんだ57が第2のバンプ電極55のはんだ形成面55aから横方向に広がることがなくなるため、はんだ形成面55aと対向する第1のバンプ電極17のはんだ転写面17aにのみに精度よく、はんだ57を形成することが可能となる。これにより、第1のバンプ電極17が微細化され、かつ狭ピッチで配置された場合でも、はんだ57により、隣接する第1のバンプ電極17間がショートすることなく、チップ積層体40の外部接続用電極として機能する第1のバンプ電極17にはんだ57を精度よく形成することができる。また、チップ積層体40の外部接続用電極として機能する第1のバンプ電極17にはんだ57を形成することにより、はんだ57を介して、配線基板65に実装された第2の半導体チップ81の第2の電極89とチップ積層体40の第1のバンプ電極17とを電気的に接続することが可能となる。これにより、チップ積層体40と第2の半導体チップ81との間の接続強度が向上するため、チップ積層体40と第2の半導体チップ81との間の電気的接続信頼性を向上させることができる。図20は、はんだ搭載用基板の他の例を示す断面図である。図20では、図6に示すはんだ搭載用基板50と同一構成部分には同一符号を付す。ここで、図20を参照して、本実施の形態の半導体装置10の製造方法に適用可能なはんだ搭載用基板110について説明する。はんだ搭載用基板110は、先に説明した図6に示すはんだ搭載用基板50の構成に、さらにはんだ57及び第2の金属層19を構成するAu層との結合力の弱い金属層113を設けた以外は、はんだ搭載用基板50と同様に構成される。この場合、基板本体51の裏面51bが、はんだ搭載用基板110の他面110bとなり、パッシベーション膜54の表面54aがはんだ搭載用基板110の一面110aとなる。図21は、本発明の実施の形態に係る半導体装置の製造方法を適用可能な他の半導体装置の概略構成を示す断面図である。図21を参照するに、他の半導体装置115は、先に説明した半導体装置10を構成する第2の半導体チップ81の替わりに、第2の半導体チップ116例えば、ロジック用半導体チップを設けた以外は、同様に構成される。第2の半導体チップ116は、第2の半導体チップ81を構成する第1の電極85が第2の回路素子層83の表面83a第2の半導体チップ116の他面のうち、外周部に形成されている。つまり、第2の半導体チップ81では、第2の半導体チップ116の他面に第1及び第2の電極85,89が形成されている。第1の電極85は、チップ積層体40の第1のバンプ電極17にはんだ57を介して接続される電極パッドであり、第2の電極86は、金属ワイヤ119例えば、Auワイヤにより、接続パッド72と電気的に接続される電極パッドである。このような構成とされた半導体装置115を製造する場合、先に説明した半導体装置10の製造方法を適用することが可能であり、半導体装置10の製造方法と同様な効果を得ることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。なお、本実施の形態では、一例として、4つのメモリ用半導体チップ第1及び第2の半導体チップ11,12-1,12-2,12-3よりなるチップ積層体40を第2の半導体チップ81,116ロジック用半導体チップ上に実装する場合を例に挙げて説明したが、チップ積層体と半導体チップとを積層するのであれば、メモリ用半導体チップとインターポーザ等、どのような種類及びサイズのチップを積層させてもよい。また、本実施の形態では、4つの第1の半導体チップ11,12-1,12-2,12-3よりなるチップ積層体40を第2の半導体チップ81,116上に実装する場合を例に挙げて説明したが、チップ積層体40を構成する第1の半導体チップの積層数は、2段以上であればよく、4段に限定されない。"