メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るステップと、前記第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、前記メモリの第2のバンクの第2の参照セルにアクセスするステップとを含む、方法。前記第1の参照セルに対応するバイパス信号を評価するステップと、前記第1の参照セルがバイパスされることを、前記バイパス信号が示すかどうかを判定するステップとをさらに含む、請求項1に記載の方法。前記バイパス信号が、前記アドレスと、バイパスされた参照セルに対応するアドレスのセットとの比較に基づいて生成される、請求項2に記載の方法。前記バイパスされた参照セルに対応するアドレスの前記セットが、ヒューズアレイに記憶される、請求項3に記載の方法。前記バイパス信号が、前記メモリの外部のデバイスから受け取られる、請求項2に記載の方法。前記第1のバンクの前記第1の参照セルが、機能喪失したセルである、請求項1に記載の方法。前記第1のバンクの前記第1の参照セルが、かろうじて動作可能なセルである、請求項1に記載の方法。前記第1の参照セルが前記ビットセルと同じワード線に結合される、請求項1に記載の方法。前記第1のバンクおよび前記第2のバンクが、共通データパスを共有する、請求項1に記載の方法。前記共通データパスが、センス増幅器および書込みドライバを含み、前記センス増幅器が、前記第1のバンクからの第1の読取りデータ信号を増幅するように構成され、さらに、前記第2のバンクからの第2の読取りデータ信号を増幅するように構成され、前記書込みドライバが、前記第1のバンクに第1の書込みデータ信号を提供するように構成され、さらに、前記第2のバンクに第2の書込みデータ信号を提供するように構成される、請求項9に記載の方法。前記第2の参照セルがダミーワード線と結合される、請求項1に記載の方法。前記アドレスが、第1の行アドレスおよび第1のバンクアドレスを含み、前記第2の参照セルが、前記第1の行アドレスおよび第2のバンクアドレスを有する、請求項1に記載の方法。前記アドレスが、第1の行アドレスおよび第1のバンクアドレスを含み、前記第2の参照セルが、第2の行アドレスおよび第2のバンクアドレスを有し、前記第2の行アドレスが、前記第1の行アドレスに基づいて決定される、請求項1に記載の方法。前記第1のバンクが、第1のチップに位置し、前記第2のバンクが、少なくとも1つのビアを用いて前記第1のチップに結合される第2のチップに位置する、請求項1に記載の方法。前記第2のアドレスを受け取るステップおよび前記第2のセルにアクセスするステップが、電子デバイスに統合されたプロセッサにより実行される、請求項1に記載の方法。第1のビットセルおよび第1の参照セルを含む、第1のバンクと、第2のビットセルおよび第2の参照セルを含む、第2のバンクと、前記第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記第2の参照セルにアクセスするように構成される、参照選択回路とを含む、メモリを含む、装置。前記参照選択回路が論理ゲートを含み、前記論理ゲートが、バンク信号および前記バイパス信号を受け取り、前記バンク信号が前記第1のバンクを示し前記バイパス信号が前記第1の参照セルをバイパスされるものとして示すことに応答して、前記第2のバンクのバンク選択信号を生成するように結合される、請求項16に記載の装置。前記メモリが、抵抗に基づくメモリデバイスを含む、請求項16に記載の装置。前記抵抗に基づくメモリデバイスが、磁気抵抗ランダムアクセスメモリまたはスピントルク注入MRAMを含む、請求項18に記載の装置。前記第1のバンクが第1の複数のワード線を含み、前記第2のバンクが第2の複数のワード線を含み、前記第1の複数のワード線および前記第2の複数のワード線が行アドレスを共有し、前記第2の複数のワード線が、前記第1の複数のワード線と隣接しない、請求項16に記載の装置。前記第1のバンクおよび前記第2のバンクが、共通のセンス増幅器に結合される、請求項20に記載の装置。前記第2の参照セルがダミーワード線を介してアクセス可能である、請求項20に記載の装置。前記参照選択回路が、前記第2の参照セルにアクセスするように前記第1のビットセルの行アドレスを変更するための、アドレスオフセット回路を含む、請求項20に記載の装置。前記第1のバンクが、ダイのスタックの第1のダイに統合され、前記第2のバンクが、前記ダイのスタックの第2のダイに統合される、請求項20に記載の装置。バイパスされた参照セルのアドレスを記憶するようにプログラム可能なヒューズアレイをさらに含み、入力アドレスが前記バイパスされた参照セルの前記アドレスと一致したことに応答して前記バイパス信号を生成するための、比較回路をさらに含む、請求項16に記載の装置。少なくとも1つの半導体ダイに統合された、請求項16に記載の装置。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションユニット、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスであって、前記メモリが統合されたデバイスをさらに含む、請求項16に記載の装置。メモリの第1のバンクの中のビットセルにアクセスするための手段と、前記第1のバンクの第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記メモリの第2のバンクの参照セルにアクセスするための手段とを含む、装置。少なくとも1つの半導体ダイに統合された、請求項28に記載の装置。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションユニット、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスであって、前記メモリが統合されたデバイスをさらに含む、請求項28に記載の装置。メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るための第1のステップと、前記第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、前記メモリの第2のバンクの第2の参照セルにアクセスするための第2のステップとを含む、方法。前記第1のステップおよび前記第2のステップが、電子デバイスに統合されたプロセッサにより実行される、請求項31に記載の方法。コンピュータにより実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るための、前記コンピュータにより実行可能な命令と、前記第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、前記メモリの第2のバンクの第2の参照セルにアクセスするための、前記コンピュータにより実行可能な命令とを含む、コンピュータ可読記録媒体。前記命令が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、および前記コンピュータからなる群から選択されるデバイスに統合されたプロセッサにより実行可能な、請求項33に記載のコンピュータ可読記録媒体。半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスがメモリを含み、前記メモリが、第1のビットセルおよび第1の参照セルを含む、第1のバンクと、第2のビットセルおよび第2の参照セルを含む、第2のバンクと、前記第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記第2の参照セルにアクセスするように構成される、参照選択回路とを含む、ステップと、前記設計情報を変換してファイルフォーマットに適合させるステップと、前記変換された設計情報を含むデータファイルを生成するステップとを含む、方法。前記データファイルがGDSIIフォーマットを含む、請求項35に記載の方法。半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、前記設計情報に従って、前記半導体デバイスを製造するステップとを含む方法であって、前記半導体デバイスが、第1のビットセルおよび第1の参照セルを含む、第1のバンクと、第2のビットセルおよび第2の参照セルを含む、第2のバンクと、前記第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記第2の参照セルにアクセスするように構成される、参照選択回路とを含む、メモリを含む、方法。前記データファイルがGDSIIフォーマットを含む、請求項37に記載の方法。パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップであって、半導体構造を含む前記パッケージングされた半導体デバイスが、第1のビットセルおよび第1の参照セルを含む、第1のバンクと、第2のビットセルおよび第2の参照セルを含む、第2のバンクと、前記第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記第2の参照セルにアクセスするように構成される、参照選択回路とを含む、メモリを含む、ステップと、前記設計情報を変換して、データファイルを生成するステップとを含む、方法。前記データファイルがGERBERフォーマットを含む、請求項39に記載の方法。パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップとを含む方法であって、前記パッケージングされた半導体デバイスが、第1のビットセルおよび第1の参照セルを含む、第1のバンクと、第2のビットセルおよび第2の参照セルを含む、第2のバンクと、前記第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、前記第1のビットセルの読取り動作の間に、前記第2の参照セルにアクセスするように構成される、参照選択回路とを含む、メモリを含む、方法。前記データファイルがGERBERフォーマットを含む、請求項41に記載の方法。前記回路基板を、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスに統合するステップをさらに含む、請求項41に記載の方法。たとえば、携帯式の個人向けコンピューティングデバイスは、1つまたは複数の参照セルとの比較を用いてビットセルのデータ値を求める、メモリを含み得る。センス増幅器は、ワード線を介してアクセス可能なビット線の出力と、ワード線を介してアクセス可能な参照セルの出力を比較することができる。ビットセルのワード線を介してアクセス可能な参照セルが機能喪失すると、センス増幅器は、ビットセルのデータ値を求めるために用いる参照値を、得ることができない。メモリの1つのバンクにおけるビットセルのデータ値を、メモリの別のバンクにおける参照セルに基づいて求めることを可能にする、メモリが開示される。たとえば、ビットセルと同じバンクの参照セルが、バイパスされるものとして示されると、メモリは、メモリの別のバンクにおける参照セルから、ビットセルのデータ値を求めることができる。ある特定の実施形態では、メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るステップを含む、方法が開示される。方法はまた、第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、メモリの第2のバンクの第2の参照セルにアクセスするステップも含む。別の特定の実施形態では、メモリを含む装置が開示される。メモリは、第1のビットセルおよび第1の参照セルを含む、第1のバンクを含む。メモリはまた、第2のビットセルおよび第2の参照セルを含む、第2のバンクを含む。メモリは、第1の参照セルをバイパスされるものとして示すバイパス信号を受け取ったことに応答して、第1のビットセルの読取り動作の間に、第2の参照セルにアクセスするように構成される、参照選択回路を含む。開示される実施形態の少なくとも1つにより提供される1つの具体的な利点は、対応するワード線上の参照セルが機能喪失した場合に、別のワード線の別の参照セルを選択することによって、ビットセルのデータ値をメモリが求め続けることができるということである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。図1を参照すると、参照選択回路102を含むメモリの第1の実施形態が示され、全般に100と指定される。メモリ100は、参照選択回路102、第1のバンク104、第2のバンク106、ならびに、第1のバンク104および第2のバンク106に結合されるセンス増幅器108を含む。第1のバンク104は、第1の代表ビットセル110および第1の代表参照セル114のような、複数のセルを含む。第2のバンク106は、第2の代表ビットセル112および第2の代表参照セル116のような、複数のセルを含む。参照選択回路102は、バイパス信号120に応答して、一方のバンク104または106の参照セルを選択的にバイパスし、他方のバンク104または106の参照セルにアクセスするように構成される。その結果、特定のバンク104、106においてセルの機能喪失が起きた場合に冗長参照セルを用いることで、メモリ100の歩留まりおよび寿命を向上させることができる。ある特定の実施形態では、第1のバンク104は、第1の代表ビットセル110を含む、第1の複数のビットセルを含む。たとえば、メモリ100は、磁気抵抗ランダムアクセスメモリまたはスピントルク注入型MRAMのような、抵抗に基づくメモリデバイスであってよく、第1のバンク104はMRAMのバンクであってよい。図3に示されるように、第1の代表ビットセル110は、アクセストランジスタに直列に結合された、磁気トンネル接合素子を含み得る。第1のバンク104も、複数の参照セルを含み得る。ある特定の実施形態では、第1の代表参照セル114は、第1の論理値を記憶しアクセストランジスタを介してアクセス可能である、MTJ素子を含む。たとえば、第1の代表参照セル114は、論理値1を記憶してもよく、論理値0を有する第1のバンク104の第2の参照セルと組み合わせてアクセスされ得るので、論理値1と論理値0の組合せが、第1のビットセル110の値と比較され、センス増幅器108における出力を求めることができる。ある特定の実施形態では、第2のバンク106は、複数のMRAMセルを含むMRAMメモリバンクである。たとえば、第2のビットセル112は、データ値を記憶するためのMTJ素子と、第2のビットセル112へのアクセスを可能にするためのアクセストランジスタとを含む、MRAMセルであってよい。第2の代表参照セル116は、論理値0または論理値1のような固定のデータ値を記憶するMTJ素子と、記憶されたデータ値をセンス増幅器108に提供できるようにするためのアクセストランジスタとを、含み得る。ある特定の実施形態では、センス増幅器108は、第1のビットセル110から出力130を受け取り、出力130を参照セルからの出力と比較するように構成される。たとえば、第1のビットセル110からの出力130は、第1の参照セル114からの出力128または第2の参照セル116からの出力126と比較され得る。センス増幅器108は、電流センス増幅器および電圧センス増幅器を含む、2段階センス増幅器を含み得る。たとえば、第1の出力130における電流と、参照出力126または128における電流との比較に基づいて、差動電圧が生成され得る。この差動電圧は、電圧増幅器に与えられ、センス増幅器108の出力132を生成することができる。ある特定の実施形態では、第1のバンク108の第1のビットセル110は、メモリ100において受け取られるアドレス118を介して、アドレス指定可能である。加えて、第1の参照セル114はまた、アドレス118を介して選択可能であってもよい。例示すると、アドレス118は、第1のビットセル110および第1の参照セル114に結合されるワード線に対応し得る。アドレス118はまた、参照選択回路102にも与えられ得る。ある特定の実施形態では、参照選択回路102は、アドレス118を受け取るように構成され、また、バイパス信号120を受け取るようにも構成される。参照選択回路102は、第1の参照セル114をバイパスされるものとして示すバイパス信号120を受け取ったことに応答して、第1のビットセル110の読取り動作の間に、第2の参照セル116にアクセスするように構成され得る。たとえば、参照セル114が、動作不可能、もしくはかろうじて動作可能であると判定されると、あるいは、動作に望ましくない状態であると判定されると、バイパス信号120がアドレス118とともに与えられ得る。参照選択回路102は、第1の参照セル選択信号122の選択を解除して、代わりに、第2の参照セル選択信号124を選択することによって、バイパス信号120に応答することができる。第2の参照セル選択信号124は、第2の参照セル116を、出力126を介して、センス増幅器108に動作可能に結合することができる。第1のビットセル110に記憶されるデータ値は、第2の参照セル116により与えられる参照値との比較によって、求められ得る。その結果、参照選択回路102が、第1のバンク104における読取り動作のための冗長参照セルとして、第2のバンク106における参照セルを使用できるようにするので、第1の参照セル114でのエラーは、メモリ100の動作を妨げ得ない。動作中、第1のバンク104の第1のビットセル110を示すアドレス118を受け取ったことに応答して、データ値がメモリ100から読み取られ得る。参照選択回路102は、バイパス信号120を受け取らなくてもよく、第1の参照セル選択信号122を提供して、出力128を介した、第1の参照セル114のセンス増幅器108への動作可能な結合を可能にしてもよい。第1のビットセル110の出力130および第1の参照セル114の出力128は、センス増幅器108に与えられてよく、センス増幅器108の出力132は、第1の参照セル114に基づいて求められた、第1のビットセル110に記憶されたデータ値を表し得る。第1の参照セル114が動作不可能であると判定された後、あるいは、データの読取りの間に第1の参照セル114がバイパスされるべきであると判定された後、メモリ100におけるアドレス118を2回目に受け取る時に、バイパス信号120も、参照選択回路102において受け取られ得る。参照選択回路102においてバイパス信号120を受け取ったことに応答して、第2の参照セル信号124が、第2の参照セル116に与えられ得るとともに、第2の参照セル116の出力126が、センス増幅器108に与えられ得る。その結果、第1のビットセル110に記憶されたデータ値は、センス増幅器108における参照セル116と比較され、第2の参照セル116に基づいて求められるような、第1のビットセル110に記憶されたデータ値を表す出力132を生成することができる。メモリ100が、第1のバンク104の参照セルまたは第2のバンク106の参照セルに基づいて、第1のバンク104のビットセル110のデータ値を求められるようにすることで、第1のバンク104の参照セルが参照先として望ましくない場合、メモリ100は、参照セルの機能喪失にもかかわらずビットセル110を使用し続けることができ、したがって、メモリ100の歩留まりおよび寿命を向上させる可能性がある。図2を参照すると、参照選択回路202を含むメモリが示され、全般に200と指定される。メモリ200は、メモリの第1のバンク204および第2のバンク206に結合される、参照選択回路202を含む。メモリ200はまた、参照選択回路202にバイパス信号260を与えるように構成される、バイパス回路236も含む。メモリ200は、読取り動作が、第1のバンク204と第2のバンク206のうちの選択された一方で起きることを、選択されたバンクの参照セルをバイパスして、代わりに、第1のバンク204と第2のバンク206の他方の参照セルを用いることで、可能にする。ある例示的な実施形態では、メモリ200は、図1のメモリ100に対応する。ある特定の実施形態では、第1のバンク204は、第1のメモリユニット243、第2のメモリユニット244、第3のメモリユニット245、および第4のメモリユニット246を含む。メモリユニット243~246の各々は、水平方向の点線として示されている複数のワード線と、垂直方向の点線として示されている複数のビット線とに従って並べられた、複数のメモリセルを含み得る。たとえば、第1のメモリユニット243は、水平に並べられた512行のメモリセルと、垂直に並べられた8列のメモリセルとを含む、アレイとして並べられ得る。第1のメモリユニット243は、入力出力と呼ばれることがあり、参照選択回路202によりアクセス可能であり得る。第2のメモリユニット244、第3のメモリユニット245、および第4のメモリユニット246の各々は、第1のメモリユニット243と実質的に同様の方式で並べられ得る。第1のバンク204は、第1の参照セル247を含む。第1の参照セル247は、列および行のアレイに並べられた複数のメモリセルを含み得る。たとえば、第1の参照セル247は、512行に並べられたメモリセルを2列含み得る。たとえば、その第1の参照セル247の列の一方は、すべてが論理値0を記憶するメモリセルを含んでもよく、その第1の参照セル247の他方の列は、すべてが論理値1を記憶するメモリセルを含んでもよい。ある特定の実施形態では、第1のバンクのビット線選択回路240が、メモリユニット243~246および第1の参照セル247に結合される。第1のバンクのビット線選択回路240は、複数ビットの入力信号に基づいてビット線の1つを選択し、メモリユニット243~246の各々において同じビット線を選択するように構成され得る。たとえば、各メモリユニット243~246が8つのビット線を含む場合、第1のバンクのビット線選択回路240は、3つのビット入力信号に応答して、メモリユニット243~246の各々の単一のビット線を選択してもよい。ある特定の実施形態では、第2のバンク206は、第5のメモリユニット248、第6のメモリユニット249、第7のメモリユニット250、および第8のメモリユニット251を含む。第2のバンク206は、第2の参照セル252も含む。ある特定の実施形態では、第2のバンク206のメモリユニット248~251は、第1のバンク204のメモリユニット243~246と実質的に同様であり、第2の参照セル252は、第1の参照セル247と実質的に同様である。第2のバンク206のメモリユニット248~251は、第2のバンクのビット線選択回路242に結合される。第2のバンクのビット線選択回路242は、第1のバンクのビット線選択回路240と実質的に同様の方式で動作することができる。ある特定の実施形態では、第1のバンク204および第2のバンク206は、共通データパス238に各々結合される。たとえば、共通データパス238は、第4のメモリユニット246または第8のメモリユニット251へのメモリアクセスの間に各々用いられる、電流センス増幅器208および共通書込みドライバ253を含み得る。ある特定の実施形態では、電流センス増幅器208は、図1のセンス増幅器108に関して説明されたのと実質的に同様に振る舞う。たとえば、電流センス増幅器208は、電圧増幅器に異なる電圧信号を与えることができる。ある特定の実施形態では、共通書込みドライバ253は、選択されたバンクにおける選択されたメモリユニットの選択されたメモリセルへの書込み動作を可能にするように構成される。単一の電流センス増幅器208および共通書込みドライバ253のみが図2に示されるが、共通データパス238は、複数の電流センス増幅器、複数の共通書込みドライバ、またはこれらの任意の組合せを含み得る。ある特定の実施形態では、参照選択回路202は、第1の行デコーダ270、第1の選択回路296、第2の行デコーダ268、第2の選択回路297、およびバンク選択信号262を与えるように構成されるバンク選択器295を含む。第1の行デコーダ270は、入力アドレス、および、第1のバンク信号254とバイパス信号260との論理和の出力を、受け取るように構成され得る。第1の行デコーダ270は、メモリユニット243~246の特定のワード線を選択するために、ワード線選択信号266を与えるように構成され得る。第1の選択回路296は、第1のマルチプレクサ290の出力に応答し得る。第1のマルチプレクサ290は、第1の入力としての第1のバンク信号254および第2の入力としての第2のバンク信号255に応答し得る。バイパス信号260は、バイパス信号260の値が0の場合に、第1のバンク信号254が第1の選択回路296に与えられるように、第1のマルチプレクサ290への制御信号として与えられ得る。バイパス信号260の値が1の場合は、第2のバンク信号255が、第1の選択回路296への入力として与えられ得る。第1の選択回路296は、第1の選択信号222を、第1のバンクのビット線選択回路240に与えることができる。ある特定の実施形態では、第1の選択信号222は、行アドレス218に対応するビット線を示す。行アドレス218は、第1の行アドレスおよび第1のバンクアドレスを含み得る。第2の行デコーダ268は、行アドレス218、および、第2のバンク信号255とバイパス信号260との論理和の出力を、受け取るように構成され得る。第2の行デコーダ268は、第2のワード線選択信号264を第2のバンク206に与えるようにも構成され得る。第2の選択回路297は、第2のマルチプレクサ291の出力に応答し得る。第2のマルチプレクサ291は、第2のバンク信号255を受け取るための第1の入力と、第1のバンク信号254を受け取るための第2の入力とを含む。第2のマルチプレクサ291は、バイパス信号260の論理値が0の場合に、第2のバンク信号255が第2の選択回路297に与えられ、バイパス信号260の論理値が1の場合に、第1のバンク信号254が第2の選択回路297に与えられるように、バイパス信号260により制御され得る。第2の選択回路297は、第2の選択信号224を、第2のバンクのビット線選択回路242に与えるように構成され得る。参照選択回路202のバンク選択器295は、第1のバンク信号254と第2のバンク信号255の論理和操作に応答して、バンク選択器信号262を生成してもよい。バンク選択器信号262は、共通データパス238に与えられ、たとえば、電流センス増幅器208のようなセンス増幅器を介した書込み、または、共通書込みドライバ253のような書込みドライバを介した書込みを、可能にし得る。ある特定の実施形態では、バイパス回路236は、バイパスされた参照セルのアドレス280のセットのような、複数のアドレスを記憶し得るヒューズアレイ274を含む。ヒューズアレイ274は、バイパス信号260を生成するために比較論理回路272を介して行アドレス218と比較される、ヒューズアドレス275を与えるものとして示される。たとえば、比較論理回路272は、ヒューズアドレス275の各々の要素の、行アドレス218の対応する要素とのビットごとの比較を実行して、ヒューズアドレス275が行アドレス218と等しいかどうか、または、ヒューズアドレス275の選択された部分が行アドレス218の対応する選択された部分と等しいかどうかを、判定するための、排他的論理和ゲートとして示される。ヒューズアドレス275の選択された部分と、行アドレス218の対応する選択された部分とが一致したことに応答して、バイパス信号260に論理値1を割り当てることができ、一致しないことに応答して、バイパス信号260を論理値0に設定することができる。ある特定の実施形態では、ヒューズアレイ274は、電気的なプログラム可能なヒューズのような、複数のヒューズのアレイを含む。動作中、データ値は、第1のメモリユニット243における代表ビットセル210のような、特定のビットセルから読み取られるように望まれることがある。参照選択回路202およびバイパス回路236は、行アドレス218に基づいて、ビットセル210を決定することができる。メモリ200のセルは、行アドレスおよびバンクアドレスによりインデックスを付けられ得る。たとえば、ビットセル210は、第1の行アドレス283および第1のバンクアドレス285により示されてよく、第2のバンク206の第2の参照セル216は、第1の行アドレス283および第2のバンクアドレス287により示されてよい。あるいは、第2の参照セル216は、第2の行アドレス286および第2のバンクアドレス287により示されてよい。ある特定の実施形態では、第2の行アドレス286は、第1の行アドレス283に基づいて決定される。第1のバンク204および第2のバンク206は、行アドレスを共有してもよい。たとえば、第1のバンク204の第1の複数のワード線および第2のバンク206の第2の複数のワード線は、共通の行アドレスを共有してもよい。ある特定の実施形態では、第1の複数のワード線および第2の複数のワード線は、隣接しない。ビットセル210にアクセスするために、第1のバンク選択信号254は論理値1を割り当てられてよく、第2のバンク選択信号255は論理値0に設定されてよく、第2のバンク206ではなく第1のバンク204が選択されたことを示す。行アドレス218は、ビットセル210が結合される点線のワード線を示すワード線選択信号266を、第1の行デコーダ270に生成させる、値に設定され得る。加えて、第1の選択回路296は、第1のバンク線選択回路240への制御信号を生成することができ、ビットセル210に結合された点線の列として示されるような、ビットセル210に結合される特定のビット線が選択されることを示す。共通のアーキテクチャおよび第1のバンク204の中でのシグナリングによって、メモリユニット244~246の対応するセルも、第1の選択回路296に応答して選択され得る。第1の参照セル247の中の丸で囲まれた参照セルとして示される、選択されたワード線に対応する第1の参照セル247の中の参照セルが、動作可能でありバイパスされないものとして示される場合、データ読取り動作は、第1のバンク204の第1の参照セル247を用いて実行され得る。電流センス増幅器208のような電流センス増幅器は、第1のバンク204のビットセル210および参照セルから信号を受け取り、電圧センス増幅器への出力を与えることができる。加えて、参照選択回路202のバンク選択器295は、第1のバンク信号254と第2のバンク信号255の論理和による論理値1を受け取ることができ、第1のバンク204を示す論理値0のような、バンク選択信号262を生成することができる。バンク選択信号262は、第1のバンク204を選択して読取り動作のための値を受け取るために、共通データパス238において用いられ得る。行アドレス218は、バイパス回路236に与えられ、比較論理回路272によって、バイパスされた参照セルのアドレス280のセットと比較され得る。行アドレス218に対応する参照セルはバイパスされるものとして示されないので、比較論理回路272により出力されるバイパス信号260の論理値は0であってよく、メモリにおける通常の動作を示す。しかし、第1のバンク204の選択されたワード線に対応する参照セルが、バイパスされるものとして示される場合、バイパス回路236は、行アドレス218の選択された部分がヒューズアドレス275と一致したことに対応して、論理値1のバイパス信号260を生成することができる。たとえば、全体の行アドレス218がビットごとに比較され、ヒューズアレイ274に記憶されるアドレスと照合され得る。別の例として、行アドレス218の最も重要なセクション、または、第1のバンク204ならびにセル210のワード線およびビット線を指定するのに十分であり得る行アドレス218の別のセクションが、ヒューズアレイ274におけるアドレスの対応する部分と照合され、論理値1のバイパス信号260を生成してもよい。バイパス信号260の論理値が1であることに応答して、第1の行デコーダ270は、ワード線選択信号266を生成することができるが、マルチプレクサ290の動作を通じて、第2のバンク選択信号255は、第1の選択回路296に与えられ得る。第1のバンク204が選択されたままなので、第2のバンク信号255の論理値は0であり、したがって、第1の選択信号222の論理値は0であってよく、第1のバンク204の第1の参照セル247は、ビットセル210の読取りのために選択されないことを示す。代わりに、バイパス信号260の論理値が1であることで、第2の行デコーダ268が、第2の行選択信号264を第2のバンク206に与えるように動作するようになり得る。ある特定の実施形態では、第2の行選択信号264は、第1の行選択信号266と同じワード線に相当する。バイパス信号260の値が第2の行デコーダ268において1であることは、第1のバンク信号254が第2の選択回路297に与えられることを示し得る。論理値が1のバイパス信号260を受け取ったことに応答して、第2の選択回路297は、論理値が1の第2の選択信号224を与えることができる。その結果、第2のバンクのビット線選択回路242は、参照セルの読取り、および、共通データパス238におけるビットセル210の値との比較のために、第2の参照セル252を選択することができる。同様の方式で、読取り動作が、選択されたビットセルと、選択されたビットセルと同じワード線に対応する参照セルとを用いて、第2のバンク206において起こり得る。選択されたビットセルと同じワード線に相当する参照セルが、バイパスされるものとして示される場合、参照選択回路202の動作により、第1のバンク204の対応する参照セルが、第2のバンク206のビットセルのデータ読取り動作において選択され使用されるようになる。その結果、第1の参照セル247は、第2のバンク206の読取り動作のための冗長セルとして動作し、第2の参照セル252は、第1のバンク204の読取り動作のための冗長セルとして動作する。図3を参照すると、参照選択回路302を含むメモリが示され、全般に300と指定される。メモリ300は、メモリの第1のバンク304および第2のバンク306に結合される、参照選択回路302を含む。メモリ300は、読取り動作が、第1のバンク304と第2のバンク306のうちの一方で起きることを、選択されたバンクの参照セルをバイパスして、代わりに、第1のバンク304と第2のバンク306の他方のダミーワード線における参照セルを用いることで、可能にする。ある特定の実施形態では、第1のバンク304は、第1のメモリユニット343、第2のメモリユニット344、第3のメモリユニット345、および第4のメモリユニット346を含む。メモリユニット343~346の各々は、水平方向の点線として示されている複数のワード線と、垂直方向の点線として示されている複数のビット線とに従って並べられた、複数のメモリセルを含み得る。特定のメモリセルは、磁気トンネル接合素子392のような記憶素子、およびトランジスタ390を含み得る。ある特定の実施形態では、メモリセルは、1つまたは複数の記憶素子および1つまたは複数のトランジスタを含む。メモリセルは、ワード線の行およびビット線の列によりアクセスされ得る。たとえば、第1のメモリユニット343は、水平に並べられた512行のメモリセルと、垂直に並べられた8列のメモリセルとを含み得る。第1のメモリユニット343は、入力出力と呼ばれることがあり、参照選択回路302によりアクセス可能であり得る。第2のメモリユニット344、第3のメモリユニット345、および第4のメモリユニット346の各々は、第1のメモリユニット343と実質的に同様の方式で並べられ得る。第1のバンク304は、第1の参照セル347を含む。第1の参照セル347は、列および行のアレイに並べられた複数のメモリセルを含み得る。たとえば、第1の参照セル347は、512行に並べられたメモリセルを2列含み得る。その第1の参照セル347の列の一方は、すべてが論理値0を記憶するメモリセルを含んでもよく、参照セルの他方の列は、すべてが論理値1を記憶するメモリセルを含んでもよい。ある特定の実施形態では、第1のバンクのビット線選択回路340が、メモリユニット343~346および第1の参照セル347に結合される。たとえば、第1のバンクのビット線選択回路340は、複数ビットの入力信号に基づいてビット線の1つを選択し、メモリユニット343~346の各々において同じビット線を選択するように構成され得る。各メモリユニット343~346が8つのビット線を含む場合、第1のバンクのビット線選択回路340は、3つのビット入力信号に応答して、メモリユニット343~346の各々の単一のビット線を選択してもよい。ある特定の実施形態では、第2のバンク306は、第5のメモリユニット348、第6のメモリユニット349、第7のメモリユニット350、および第8のメモリユニット351を含む。第2のバンク306は、第2の参照セル352も含む。ある特定の実施形態では、メモリユニット348~351は、メモリユニット343~346と実質的に同様であり、第2の参照セル352は、第1の参照セル347と実質的に同様である。第2のバンク306のメモリユニット348~351は、第2のバンクのビット線選択回路342に結合される。第2のバンクのビット線選択回路342は、第1のバンクのビット線選択回路340と実質的に同様の方式で動作することができる。ある特定の一実施形態では、第2のバンク306がダミーワード線380に結合される。ダミーワード線380は、第2のバンク306のセルを置き換えるのに用いられ得るさらなるセルを提供する、冗長ワード線であり得る。ダミーワード線380は、機能する参照セルを除くダミービットセルを含み得る。第1のバンク304も、ダミーワード線を含み得る。ダミーワード線380は、アドレス指定可能なワード線には対応しなくてもよい。たとえば、ダミーワード線380は、バイパス状態の第1のバンク304によってのみ、アクセスされ得る。ある特定の実施形態では、第1のバンク304および第2のバンク306は、共通のデータパス338に各々結合される。たとえば、共通データパス338は、第4のメモリユニット346または第8のメモリユニット351へのメモリアクセスの間に各々用いられる、電流センス増幅器308および共通書込みドライバ353を含み得る。ある特定の実施形態では、電流センス増幅器308は、図1のセンス増幅器108に関して説明されたのと実質的に同様に振る舞う。たとえば、電流センス増幅器308は、電圧増幅器に異なる電圧信号を与えることができる。ある特定の実施形態では、共通書込みドライバ353は、選択されたバンクにおける選択されたメモリユニットの選択されたメモリセルへの書込み動作を可能にするように構成され得る。単一の電流センス増幅器308および共通書込みドライバ353のみが図3に示されるが、共通データパス338は、複数の電流センス増幅器、複数の共通書込みドライバ、またはこれらの任意の組合せを含み得る。ある特定の実施形態では、参照選択回路302は、バイパス動作において、選択されたワード線の参照セルではなく、選択されていないバンクのダミーワード線の参照セルにアクセスするように変更された、図2の参照選択回路202である。参照選択回路302は、メモリユニット343~346の特定のワード線を選択するための第1のワード線選択信号366と、第1の選択信号322とを、それぞれ第1のバンクと、第1のバンクのビット線選択回路340とに与えるように、構成され得る。ある特定の実施形態では、第1の選択信号322は、特定のビット線を示す。参照選択回路302は、メモリユニット348~351の特定のワード線を選択するための第2のワード線選択信号364と、第2の選択信号324とを、それぞれ第2のバンクと、第2のバンクのビット線選択回路342とに与えるように、構成され得る。参照選択回路302は、共通データパス338へのバンク選択器信号362を生成して、電流センス増幅器308を介した読取り、または共通書込みドライバ353を介した書込みを可能にするように、構成され得る。動作中、第1のメモリユニット343の代表ビットセル310のような、特定のビットセルが、データの読取りのためにアドレス指定され得る。参照選択回路302は、特定のビットセル310に対応する第1のバンク304の中のワード線を選択する、第1のワード線選択信号366を与えることができる。第1の参照セル347の中の丸で囲まれた参照セルとして示される、選択されたワード線に対応する第1の参照セル347の参照セルが、動作可能でありバイパスされないものとして示される場合、データ読取り動作は、第1のバンク304の第1の参照セル347を用いて実行され得る。電流センス増幅器308のような電流センス増幅器は、第1のバンク304のビットセル310および第1の参照セル347から信号を受け取り、電圧センス増幅器への出力を与えることができる。しかし、ビットセル310の選択されたワード線に対応する参照セルが、バイパスされるものとして示される場合、参照選択回路302は、第2の選択信号324を第2のバンクに与えることができる。その結果、第2のバンクのビット線選択回路342は、参照セルの読取り、および、共通データパス338におけるビットセル310の値との比較のために、ダミーワード線380上のダミー参照セル316を選択することができる。同様の方式で、読取り動作が、選択されたビットセルと、選択されたビットセルと同じワード線に対応する参照セルとを用いて、第2のバンク306において起こり得る。第2のバンク306において選択されたビットセルと同じワード線に対応する参照セルが、バイパスされるものとして示される場合、参照選択回路302は、第2のバンク306の読取り動作の間、第1のバンク304に結合された第2のダミーワード線上の参照セルを用いることができる。その結果、ダミーワード線380を介してアクセス可能な参照セルは、第1のバンク304の読取り動作のための冗長セルとして動作し、第1のバンク304のダミーワード線上の参照セルは、第2のバンク306のための冗長セルとして動作する。図4を参照すると、図2のメモリとともに用いられ得る行アドレスオフセット回路が示され、全般に400と指定される。行アドレスオフセット回路400は、第2のスイッチ410に結合される第1のスイッチ408を含む。行アドレスビット信号402が、第2のスイッチ410の入力に与えられ、反転された行アドレスビット信号がインバータ406により生成され、第1のスイッチ408の入力に与えられる。第1のスイッチ408および第2のスイッチ410の出力が、行アドレスオフセット回路400の出力信号404として与えられる。バイパス信号414が、第1のスイッチ408の制御ゲートに与えられてよく、第2のインバータ412により反転され、第2のスイッチ410の制御ゲートへの反転されたバイパス信号を生成する。ある特定の実施形態では、第1のスイッチ408と第2のスイッチ410の各々は、nチャネル電界効果トランジスタである。行アドレスオフセット回路400は、行アドレスビット信号402を受け取り、バイパス信号414の値が0である場合は入力信号402に対応する出力信号404を提供し、バイパス信号414の論理値が1である場合は行アドレスビット信号402の反転信号を提供するように動作可能であり得る。その結果、行アドレスビット信号402が行アドレスの最下位ビットまたは第0ビットに相当する場合、行アドレスオフセット回路400は、行アドレスの第0ビットを反転させて、たとえば、図2のメモリ200の選択されたワード線の上または下のワード線を選択することによって、要求された行のすぐ上またはすぐ下のいずれかの隣接行を選択するように、動作可能であり得る。例示すると、行アドレスオフセット回路400は、行アドレス218を受け取り、図2の第1の行デコーダ270および第2の行デコーダ268に出力を与えるように、結合され得る。ある特定の実施形態では、図2のメモリ200は、読取り動作のための行アドレス218が、第1のバンク204の第1の参照セル247がバイパスされることを示す場合、第2のバンク206に対応するアドレスが再びバイパス回路236に提供され得るように、図4の行アドレスオフセット回路400により変更される。たとえば、図2の参照選択回路202は、アドレスオフセット回路400を用いて、参照セルにアクセスするように、ビットセルの行アドレスを変更することができる。メモリセル210のアドレスは、バンクビット、その後にワード線を示す一連のビット、さらにその後に列を示す一連のビットを含み得る。バイパス回路236の第1の比較結果は、第1のバンク204に対する0の値のように、要求されたバンクについて用いられてよく、アドレス280のセットの中での一致を判定すると、バンクビットの場所の値が1であることにより、バイパス回路236に再びアクセスすることができ、第2のバンク206の要求されたワード線を示す。行アドレスに対応する第2の参照セル252もバイパスされるものとして示されることを、バイパス回路236が示すことに応じて、第2のバイパスアクセスのバイパス信号がバイパス信号414として与えられ、最下位のワード線ビットを変更して、隣接するワード線を示すことができる。ある特定の実施形態では、参照セルの行アドレスがバイパスされないものとして示されると判定されるまで、行アドレスが系統的に繰り返し変更され得るように、行アドレスオフセット回路400は、行アドレスの単なる下位ビットではないビットに適用され、あるいは、または加えて、行アドレスの中の1つまたは複数の他のビットに適用され得る。図5を参照すると、第1の参照選択回路530および第2の参照選択回路531を含むメモリが示され、全般に500と指定される。メモリ500は、第1のチップ502と第2のチップ504とを含む。たとえば、メモリ500はダイのスタックを含み得る。第1のチップ502は、第1のバンク506、第2のバンク510、および第1の参照選択回路530と結合される第1の共通データパス508を含み得る。第2のチップ504は、第1のバンク512、第2のバンク514、および第2の参照選択回路531と結合される第2の共通データパス509を含む。第1のチップ502は、ビア516を通じて第2のチップ504と電気的に結合され得る。ビア516は、第1のチップ502と第2のチップ504との間を延びる、導電性パスを含み得る。ビア516は、第1のチップ502と第2のチップ504を結合する、複数のビアの1つであり得る。メモリ500は、読取り動作が、第1のチップ502の第1のバンク506と第2のバンク510のうちの一方で起きることを、選択されたバンクの参照セルをバイパスして、代わりに、第2のチップ504上のバンクの参照セルを用いることで、可能にし得る。ある特定の実施形態では、第1のバンク506は、水平方向の点線として示されている複数のワード線と、垂直方向の点線として示されている複数のビット線とに従って並べられた、複数のメモリセルを含み得る。たとえば、第1のバンク506は、水平に並べられた512行のメモリセルと、垂直に並べられた34列のメモリセルとを含み得る。第1のチップ502の第1のバンク506は、第1の参照セル519を含む。第1の参照セル519は、列および行のアレイに配置された複数のメモリセルを含み得る。たとえば、第1の参照セル519は、512行に並べられたメモリセルを2列含み得る。その参照セル519の列の一方は、すべてが論理値0を記憶するメモリセルを含んでもよく、参照セルの他方の列は、すべてが論理値1を記憶するメモリセルを含んでもよい。ある特定の実施形態では、第1のチップ502の第2のバンク510、第2のチップ504の第1のバンク512、および第2のチップ504の第2のバンク514が、第1のチップ502の第1のバンク506と実質的に同様の方式で並べられる。第1のチップ502の第1のバンク506および第2のバンク510は各々、第1の共通データパス508に結合され得る。ある特定の実施形態では、第1の共通データパス508は、選択されたバンクにおける選択されたメモリセルへの書込み動作を可能にするように構成される。第1の参照選択回路530は、第1の共通データパス508によりアクセスされるべき参照セルを選択するように構成され得る。第2の参照選択回路531および第2の共通データパス509は、それぞれ第1の参照選択回路530および第1の共通データパス508と実質的に同様の方式で、実行するように構成され得る。動作中、第1のチップ502の第1のバンク506の代表ビットセル518のような、特定のビットセルが、データの読取り動作のためにアドレス指定され得る。丸で囲まれた参照セル519として示される、ビットセル518を含む選択されたワード線に対応する参照セルが、動作可能でありバイパスされないものとして示される場合、データ読取り動作は、第1のチップ502の第1のバンク506の参照セルを用いて実行され得る。この場合、第1の共通データパス508が、第1のチップ502の第1のバンク506のビットセル518および第1の参照セル519から信号を受け取ることができる。しかし、ビットセル518の選択されたワード線に対応する第1の参照セル519が、バイパスされるものとして示される場合、第1の参照選択回路530は、第2のチップ504から第2の参照セル520を選択することができる。その結果、第2のチップ504の第2の参照セル520は、ビア516を通じて、第1のチップ502の第1の共通データパス508により読み取られ得る。たとえば、第1の参照選択回路530が、第1のダイに統合される第1のバンク上のビットセルを選択でき、第2のダイに統合される第2のバンク上の参照セルを選択できるように、メモリ500はダイのスタックであってよい。同様の方式で、読取り動作が、選択されたビットセルと、選択されたビットセルと同じワード線に対応する参照セルとを用いて、第2のチップ504において起こり得る。選択されたメモリセルと同じワード線に対応する参照セルが、バイパスされるものとして示される場合、第2の参照選択回路531は、第2のチップ504の読取り動作の間、第1のチップ502のバンク上の1つまたは複数の参照セルを用いることができる。図6を参照すると、参照セルを選択するための方法が開示され、全般に600と指定される。方法600は、602において、メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るステップを含む。たとえば、図2の参照選択回路202は、メモリ200の第1のバンク204の中のビットセル210に対応する、行アドレス218を受け取る。アドレスは、第1の行アドレスおよび第1のバンクアドレスを含み得る。たとえば、図2のデータセル210のアドレスは、第1の行アドレス283および第1のバンクアドレス285を含む。方法600はまた、604において、第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、メモリの第2のバンクの第2の参照セルにアクセスするステップも含む。たとえば、図2の参照選択回路202は、第1のバンク204の第1の参照セル247がバイパスされるものとして示されることに応じて、第2のバンク206の第2の参照セル216にアクセスする。第1のバンクの参照セルは、機能喪失したセルまたはかろうじて動作可能なセルであってよい。参照セルは、ビットセルと同じワード線に結合され得る。たとえば、図2の第1の参照セル247は、ビットセル210に結合されるセルを含んでもよく、かつ、機能喪失していてもよく、またはかろうじて動作可能であってもよい。第2の参照セルは、行アドレスにより示され得る。第2の参照セルは、異なるバンクアドレスを有するビットセルと同じ第1の行アドレスを有し得る。たとえば、図2の第2の参照セル216は、第1の行アドレス283および第2のバンクアドレス287を有し得る。あるいは、第2の参照セルは、ビットセルとは異なる行アドレスを有してもよい。たとえば、図2の第2の参照セル216は、第2の行アドレス286および第2のバンクアドレス287を含むアドレスにより示されてもよい。第2の参照セルは、ダミーワード線に結合され得る。たとえば、図3のダミー参照セル316は、ダミーワード線380に結合される。第1のバンクおよび第2のバンクは、共通データパスを共有し得る。たとえば、図2の第1のバンク204および第2のバンク206は、共通データパス238を共有する。共通データパスは、センス増幅器および書込みドライバを含み得る。たとえば、図2の共通データパス238は、センス増幅器208および書込みドライバ253を含む。センス増幅器は、第1のバンクからの第1の読取りデータ信号および第2のバンクからの第2の読取りデータ信号を、増幅するように構成され得る。たとえば、図1のセンス増幅器108は、第1のバンク104からの第1のビットセル110の出力130と、第2のバンク106からの第2の参照セル116の出力126との差を、増幅することができる。書込みドライバは、第1のバンクに第1の書込みデータ信号を、第2のバンクに第2の書込みデータ信号を、提供するように構成され得る。たとえば、図2の共通書込みドライバ253は、第1のバンク204および第2のバンク206に書き込むことができる。方法600はまた、606において、第1の参照セルに対応するバイパス信号を評価するステップを含み得る。たとえば、図2の参照選択回路202は、第1の参照セル247に対応するバイパス信号260を評価する。バイパス信号は、アドレスと、バイパスされた参照セルに対応するアドレスのセットとの比較に基づいて、生成され得る。バイパスされた参照セルに対応するアドレスのセットは、ヒューズアレイに記憶され得る。たとえば、図2のバイパス回路236は、ヒューズアレイ274に記憶されるバイパスされた参照セル280のアドレスのセットに対応するヒューズアドレス275と、行アドレス218との比較に基づいて、バイパス信号260を生成することができる。方法600はまた、608において、バイパス信号が、第1の参照セルがバイパスされることを示すかどうかを、判定するステップを含み得る。たとえば、図2の参照選択回路202は、バイパス信号260が、第1の参照セル247がバイパスされることを示すかどうかを、判定する。参照選択回路は、読み取られているビットセルとは異なるチップ上の参照セルを選択するために、用いられ得る。たとえば、第1のバンクは、第1のチップに位置してもよく、第2のバンクは、少なくとも1つのビアを用いて第1のチップに結合される第2のチップに位置してもよい。例示すると、図5の第1のチップ502の第1のバンク506は、ビア516によって、第2のチップ504の第1のバンク512に結合される。図7は、メモリ732の中のビットセルのデータ値を求めるために用いられる参照セルを選択する回路を有する、ワイヤレス通信デバイス700のある実施形態のブロック図である。ワイヤレス通信デバイス700は、メモリ732に結合された、デジタルシグナルプロセッサのようなプロセッサ710を含む、携帯式のワイヤレス電子デバイスとして、実装され得る。バンクバイパス764を用いた参照選択回路は、第1のバンクの参照セルと関連付けられたバイパス信号に応答して、第2のバンクの参照セルにアクセスする。たとえば、バンクパイパス764を用いた参照選択回路は、コンポーネント、メモリ、または図1~5の回路の1つまたは複数を含んでもよく、図6またはこれらの任意の組合せに従って動作する。バンクバイパス764を用いた参照選択回路は、メモリ732にあってもよく、または別のデバイスであってもよい。バンクバイパス764を用いた参照選択回路は、メモリ732に統合されるように示されるが、他の実施形態では、バンクバイパス764を用いた参照選択回路は、メモリ732の外部にあってもよい。ある特定の実施形態では、ディスプレイコントローラ726が、プロセッサ710およびディスプレイデバイス728に結合される。コーダデコーダ734も、プロセッサ710に結合され得る。スピーカー736およびマイクロフォン738がコーデック734に結合され得る。ワイヤレスコントローラ740が、プロセッサ710およびワイヤレスアンテナ742に結合され得る。メモリ732は、プロセッサ710のようなプロセッサにより実行可能な命令を記憶する、コンピュータ可読媒体を含み得る。たとえば、ソフトウェア735は、メモリの第1のバンクの中のビットセルに対応する、アドレスを受け取るための、コンピュータにより実行可能な命令を含み得る。ソフトウェア735はまた、第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、メモリの第2のバンクの第2の参照セルにアクセスするための、コンピュータにより実行可能な命令を含み得る。ある特定の実施形態では、シグナルプロセッサ710、ディスプレイコントローラ726、メモリ732、コーデック734、およびワイヤレスコントローラ740は、システムインパッケージデバイスまたはシステムオンチップデバイス722に含まれる。ある特定の実施形態では、入力デバイス730および電源744が、システムオンチップデバイス722に結合される。さらに、ある特定の実施形態では、図7に示されるように、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、および電源744は、システムオンチップデバイス722の外部にある。しかしながら、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、および電源744の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス722のコンポーネントに結合され得る。前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイルになるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られた製品は、次いで半導体ダイに切り込まれ、半導体チップにパッケージされる半導体ウェハを含む。そして、このチップが、上で説明されたデバイスで利用される。図8は、電子デバイス製造プロセス800の、ある特定の例示的な実施形態を示す。物理的なデバイス情報802が、製造プロセス800において、たとえば研究用コンピュータ806において受け取られる。物理的なデバイス情報802は、図1のメモリ100、図2のメモリ200、図3のメモリ300、図4の行アドレスオフセット回路400、図5のメモリ500、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報802は、研究用コンピュータ806に結合されるユーザインターフェース804を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ806は、メモリ810のようなコンピュータ可読媒体に結合される、1つまたは複数のプロセシングコアのようなプロセッサ808を含む。メモリ810は、プロセッサ808に、ファイルフォーマットに適合するように物理的なデバイス情報802を変換させ、ライブラリファイル812を生成させるように実行可能な、コンピュータ可読命令を記憶することができる。ある特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル812は、図1のメモリ100を含むデバイス、図2のメモリ200を含むデバイス、図3のメモリ300を含むデバイス、図4の行アドレスオフセット回路400を含むデバイス、図5のメモリ500を含むデバイス、またはこれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化ツール820とともに用いるために提供される。ライブラリファイル812は、メモリ818に結合される1つまたは複数のプロセシングコアのようなプロセッサ816を含む、設計用コンピュータ814において、EDAツール820とともに用いられ得る。EDAツール820は、メモリ818においてプロセッサ実行可能命令として記憶され、設計用コンピュータ814のユーザが、ライブラリファイル812の、図1のメモリ100を含むデバイス、図2のメモリ200を含むデバイス、図3のメモリ300を含むデバイス、図4の行アドレスオフセット回路400を含むデバイス、図5のメモリ500を含むデバイス、またはこれらの任意の組合せを含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ814のユーザは、設計用コンピュータ814と結合されるユーザインターフェース824を介して、回路設計情報822を入力することができる。回路設計情報822は、図1のメモリ100を含むデバイス、図2のメモリ200を含むデバイス、図3のメモリ300を含むデバイス、図4の行アドレスオフセット回路400を含むデバイス、図5のメモリ500を含むデバイス、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。設計用コンピュータ814は、ファイルフォーマットと適合するように、回路設計情報822を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、GraphicDataSystemファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ814は、図1のメモリ100、図2のメモリ200、図3のメモリ300、図4の行アドレスオフセット回路400、図5の回路500、またはこれらの任意の組合せを表す情報を、他の回路または情報に加えて含む、GDSIIファイル826のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示すると、データファイルは、内部にさらなる電子回路および電子部品も含む、図1のメモリ100を含むシステムオンチップに対応する情報を含んでもよい。GDSIIファイル826は、図1のメモリ100、図2のメモリ200、図3のメモリ300、図4の行アドレスオフセット回路400、図5のメモリ500、またはこれらの任意の組合せを表す情報を、GDSIIファイル826の中の変換された情報に従って製造するために、製造プロセス828において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル826をマスク製造業者830に提供して、代表的なマスク832として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク832は、製造プロセスの間に用いられ、1つまたは複数のウェハ834を生成することができ、ウェハ834は検査されて、代表的なダイ836のようなダイに分割され得る。ダイ836は、図1のメモリ100を含むデバイス、図2のメモリ200を含むデバイス、図3のメモリ300を含むデバイス、図4の行アドレスオフセット回路400を含むデバイス、図5のメモリ500を含むデバイス、またはこれらの任意の組合せを含む、回路を含む。ダイ836を、パッケージングプロセス838に提供することができ、パッケージングプロセス838において、ダイ836は代表的なパッケージ840に組み込まれる。たとえば、パッケージ840は、システムインパッケージ構成のような、単一のダイ836または複数のダイを含み得る。パッケージ840は、電子機器技術評議会規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。パッケージ840に関する情報は、たとえばコンピュータ846に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ846は、メモリ850に結合される、1つまたは複数のプロセシングコアのようなプロセッサ848を含み得る。ユーザインターフェース844を介してコンピュータ846のユーザから受け取られたPCB設計情報842を処理するために、プリント回路基板ツールが、メモリ850にプロセッサ実行可能命令として記憶され得る。PCB設計情報842は、図1のメモリ100、図2のメモリ200、図3のメモリ300、図4の行アドレスオフセット回路400、図5のメモリ500、またはこれらの任意の組合せを含む、パッケージ840に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。コンピュータ846は、PCB設計情報842を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを有する、GERBERファイル852のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のメモリ100、図2のメモリ200、図3のメモリ300、図4の行アドレスオフセット回路400、図5のメモリ500、またはこれらの任意の組合せを含む、パッケージ840に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。GERBERファイル852は、基板組立プロセス854において受け取られ、GERBERファイル852内に記憶される設計情報に従って製造される、代表的なPCB856のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル852は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB856は、パッケージ840を含む電子部品を装着されて、代表的なプリント回路アセンブリ858を形成することができる。PCA858は、製品製造プロセス860において受け取られ、第1の代表的な電子デバイス862および第2の代表的な電子デバイス864のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス862、第2の代表的な電子デバイス864、またはこれら両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、コンピュータという群から選択されてもよく、その中に、バンクバイパス764を用いた参照選択回路が統合される。別の例示的かつ非限定的な例として、電子デバイス862および864の1つまたは複数は、携帯電話、携帯用パーソナル通信システムユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図8は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な統合された回路を含む、任意のデバイスにおいて適切に利用され得る。図1のメモリ100を含むデバイス、図2のメモリ200を含むデバイス、図3のメモリ300を含むデバイス、図4の行アドレスオフセット回路400を含むデバイス、図5のメモリ500を含むデバイス、またはこれらの任意の組合せは、例示的なプロセス800で説明されるように、製造され、加工され、電子デバイスに組み込まれ得る。図1~5に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル812、GDSIIファイル826、GERBERファイル852内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ806のメモリ810、設計用コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立プロセス854のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサのメモリに記憶されてもよく、また、マスク832、ダイ836、パッケージ840、PCA858、プロトタイプ回路もしくはデバイスのような他の製品、またはこれらの任意の組合せに組み込まれてもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス800は、プロセス800の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティにより実行され得る。本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法のステップは、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、実行可能な処理命令として実装されるかは、特定の用途およびシステム全体に課された設計制約により決まる。当業者は、各々の特定の用途について、様々な方法で説明された機能を実装することができるが、そのような実装についての決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。ソフトウェアモジュールは、ランダムアクセスメモリ、磁気抵抗ランダムアクセスメモリ、スピントルク注入MRAM、フラッシュメモリ、読取り専用メモリ、プログラム可能読取り専用メモリ、消去可能なプログラム可能読取り専用メモリ、電気的に消去可能なプログラム可能読取り専用メモリ、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。