複数の伝送路を介して伝送されるデータを受信するデータ受信装置において、前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する位置検出手段と、前記位置検出手段による前記マーカの位置の検出結果を用いて、該マーカが表す識別情報を前記レーン毎に抽出する情報抽出手段と、を具備することを特徴とするデータ受信装置。請求項1記載のデータ受信装置であって、前記位置検出手段は、前記レーン毎に、受信したデータ中の異なる2つの部分データの一方を、該2つの部分データの他方を反転させて得られる反転データと比較する比較手段、を複数、備え、該複数の比較手段にそれぞれ異なる部分のデータを供給することにより、該複数の比較手段のなかで一致と比較した比較手段により前記マーカの位置を検出する。請求項2記載のデータ受信装置であって、前記位置検出手段は、前記レーン毎に、前記複数の比較手段のなかで一致と比較した比較手段に供給された2つの部分データのうちの一方を前記識別情報抽出手段に供給し、前記情報抽出手段は、前記位置検出手段から前記レーン毎に供給される部分データを用いて、前記マーカが表す識別情報を前記レーン毎に抽出する。複数の伝送路を介して伝送されるデータを受信するデータ受信装置に実行させるマーカ情報抽出方法であって、前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出し、前記マーカの位置の検出結果を用いて、該マーカが表す識別情報を前記レーン毎に抽出する、ことを特徴とするマーカ情報抽出方法。複数の伝送路を介して伝送されるデータを受信するデータ受信装置に実行させるマーカ位置検出方法であって、入力した2つのデータが一致するか否か比較する複数の比較手段に、それぞれ、受信したデータ中の異なる2つの部分データの一方と、該2つの部分データの他方を反転させて得られる反転データとを供給し、前記複数の比較手段のなかで一致と比較した比較手段により、前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する、ことを特徴とするマーカ位置検出方法。本発明を適用した1システムは、より少ない数のデコーダによりアライメントマーカの検出、及び識別情報の抽出を行えるようにする技術を提供することを目的とする。本発明を適用した1システムでは、複数の伝送路を介して伝送されるデータを受信することを前提とし、複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する位置検出手段と、位置検出手段によるマーカの位置の検出結果を用いて、該マーカが表す識別情報をレーン毎に抽出する情報抽出手段と、を具備する。本発明を適用した1システムでは、より少ない数のデコーダによりアライメントマーカの検出、及び識別情報の抽出を行うことができる。以下、本発明の実施形態について、図面を参照しながら詳細に説明する。図1は、本実施形態によるデータ伝送システムの構成を説明する図である。このデータ伝送システムは、複数の伝送路レーン1により、データ送信装置2とデータ受信装置3とを接続した構成となっている。データ送信装置2は、送信対象のデータとしてイーサフレームを入力する。入力されたイーサフレームは、64B/66B符号化部210によって64ビットのブロックに分割され、各ブロックは64B/66B符号化される。その符号化によって得られた複数の66ビットのブロック符号化データは64B/66B符号化部210からマルチレーン分配部220に出力される。このブロックは、図2に表すように、先頭の2ビットに同期パターンSyncBitがマッピングされた66ビットのデータである。マルチレーン分配部220は、66ビットのブロックを各PCSレーンに振り分ける。また、各PCSレーンに対し、所定数のブロック毎に、PCSレーン固有の特殊なマーカであるアライメントマーカ221を挿入する。図3は、アライメントマーカの挿入方法を説明する図である。図4A~図4Cは、アライメントマーカの構成を説明する図である。図3に表すように、アライメントマーカ221は、PCSレーン毎に、16384ブロック毎に挿入される。アライメントマーカ221は、図4Aに表すように、M0~M2、及びM4~M6の各8ビットのデータと、BIP3及びBIP7の各8ビットのパリティとを含む64ビットのデータである。データM0~M2及びM4~M6の内容は、図4Bに表すように、PCSレーン毎に異なっている。それにより、データM0~M2及びM4~M6の内容から、PCSレーンの番号を特定可能となっている。図4Cに表すように、各データM0~M2の内容は、それぞれ、各データM4~M6の内容を反転させたものとなっている。図1の説明に戻る。アライメントマーカ221は、図4Bに表すように、レーン番号が0~19の20種類、存在する。このことからマルチレーン分配部220は、20のPCSレーンを対象に、ブロックを振り分ける。ビット多重化部230は、20のPCSレーンに振り分けられたブロックを、レーン1の数に応じてビット多重する。それにより、例えばレーン1の数は10であれば、各レーン1で2つのPCSレーンのブロックが送信される。このビット多重により、20のPCSレーンのブロックはレーン1の数にまとめられる。レーン数は、2、4、5或いは10である。SERDESSERializerDESerializer240は、レーン1毎に、ビット多重されたブロックのパラレル-シリアル変換を行い、各レーン1でシリアル送信を行う。本実施形態によるデータ受信装置は、そのようにしてレーン1毎にビット多重されてシリアル送信されるブロックを受信する。レーン1毎にビット多重されたブロックは、SERDES310によって受信され、シリアル-パラレル変換が行われ、ビット非多重化部320に出力される。ビット非多重化部320は、ビット多重されたブロックを非多重化し、PCSレーン毎にブロックを対応する66B同期検出部330に出力する。66B同期検出部330-0~330-19、及びマーカ検出部340-0~340-19は、PCSレーン毎に用意されている。各66B同期検出部330は、ブロックに付された同期パターンを検出し、各マーカ検出部340は、アライメントマーカ221の挿入位置を検出し、アライメントマーカ221が表すレーン番号を抽出する。スキュー補正部350には、アライメントマーカ221の検出結果が通知される。アライメントマーカ221が検出された場合、抽出されたレーン番号も併せてマーカ検出部340からスキュー補正部350に通知される。スキュー補正部350は、各マーカ検出部340から通知されるアライメントマーカの検出結果から、PCSレーン間のスキューを補正する。また、各マーカ検出部340から通知されるレーン番号を用いて、PCSレーンのブロックの正しい順序を復元する。それにより、64B/66B復号化部360には、スキューが補正され、正しい順序が復元された各PCSレーンのブロックが出力される。64B/66B復号化部360は、各PCSレーンのブロックを復号化しまとめることで、元のイーサフレームを再構築し出力する。図5は、マーカ検出部の構成を説明する図である。図5に表すように、マーカ検出部340は、20個のマーカ位置検出部631631-0~631-19、セレクタ632、PCSレーン番号抽出部633、レジスタ634、エンコード部635、及びORゲート636を備える。その他マーカ検出部へ入力するためのデータを生成するための3段シフト部610、データ分配部620、及びマーカ検出周期判定のための保護回路640を備える。ビット非多重化部320は、PCSレーン毎に、例えば20ビットのパラレルデータを出力する。3段シフト部610は、20ビットのパラレルデータを入力し、20ビット単位で3段のシフト操作を行い、80ビットのパラレルデータを出力する。図6は、3段シフト部によるパラレルデータへのシフト操作を説明する図である。図6において、左側の20ビットのパラレルデータは3段シフト部610の入力データであり、右側の80ビットのパラレルデータは3段シフト部610の出力データである。図6に表すように、20ビットのパラレルデータは、3段のシフト操作により、80ビットのパラレルデータに変換される。同期検出、つまり同期パターンの認識は、80ビットのパラレルデータを対象に行われる。同期パターンの認識は、ビットナンバー0~19の範囲内で行われる。同期パターンの先頭は、ビットナンバー0~19の何れにも存在する可能性があるため、ビットナンバー0~19の20相全てが監視される。図6に表すような80ビットのパラレルデータにすると、同期パターンを除くアライメントマーカ221全体は何れかのパラレルデータ内に存在することになる。その先頭は、上記のように、ビットナンバーが0~19のうちの何れかである。このことから、データ分配部620は、アライメントマーカ221のデータM0~M2及びM4~M6が存在する可能性のある範囲のデータを1ビット位相毎にずらして各マーカ位置検出部631に供給する。図5中、データ分配部620内に表記の23:055:32等は、それぞれデータの範囲を表している。例えば23:0は、80ビットのパラレルデータのなかでビットナンバーが0からビットナンバーが23の範囲の計24ビットのデータを表している。図7は、マーカ位置検出部の構成を説明する図である。アライメントマーカ221は、図4Cに表すように、データM0~M2の内容はデータM4~M6の内容を反転させた内容に等しい。本実施形態では、このことに着目し、図7に表すように、データM4~M6と想定する24ビットデータをインバータ701により反転させ、その反転後の24ビットデータをデータM0~M2と想定する24ビットデータと比較器702により比較するようにしている。比較器702は、2つの24ビットデータが一致した場合に、例えばHHighの信号を出力する。このため、比較器702が出力するHの信号は、想定通りに24ビットデータがデータM0~M2或いはデータM4~M6であったことを意味する。データM0~M2と想定した24ビットデータはセレクタ632に出力される。比較器702が出力する信号はエンコード部635に入力される。図6に表すように、80ビットのパラレルデータには1アライメントマーカ221しか存在できない。このため、80ビットのパラレルデータに1アライメントマーカ221が存在する場合、各マーカ位置検出部631のなかで1個のマーカ位置検出部631のみがHの信号を出力することになる。このことから、Hの信号を出力するマーカ位置検出部631により、80ビットのパラレルデータのなかでアライメントマーカ221が存在する位置を特定することができる。エンコード部635は、各マーカ位置検出部631が出力する信号を入力し、その信号のなかでレベルがHとなっている信号に応じて、信号がHとなっているマーカ位置検出部631をセレクタ632に選択させるセレクト信号を出力する。それにより、信号がHとなっているマーカ位置検出部631が出力する24ビットデータデータM0~M2がセレクタ632を介してPCSレーン番号抽出部633に入力される。PCSレーン番号抽出部633は、図8に表すように、アライメントマーカ221の種類毎に対応した計20個のデコーダ801801-0~801-19を備える。各でコータ801には、セレクタ632を介して入力した24ビットデータデータM0~M2が供給され、各デコーダ801は、自身が対応する24ビットデータを入力した場合に、例えばHの信号を出力する。各デコーダ801が出力する信号はエンコーダ802に入力され、エンコーダ802は、デコーダ801のなかでHの信号を出力しているデコーダ801に応じた数値をPCSレーン番号として出力する。出力されたレーン番号はレジスタ634に入力される。エンコーダ802がPCSレーン番号を出力する状況では、何れか1つのマーカ位置検出部631がHの信号を出力している。このため、ORゲート636が出力する論理和の値は1Hとなる。この論理和は、レジスタ634に書き込みを可能にするイネーブル信号として供給される。この結果、レジスタ634は、エンコーダが出力するPCSレーン番号5ビットのデータを保持することとなる。レジスタ634に保持されたPCSレーン番号がスキュー補正部350に出力される。ORゲート636の出力する論理和は、アライメントマーカ221が検出されたか否かを通知する信号として、スキュー補正部350に出力される。スキュー補正部350は、ORゲート636の出力する論理和により、アライメントマーカ221の受信を認識し、PCSレーン間のスキューの補正、ブロックの正しい順序の復元を行う。ORゲート636の出力する論理和は、保護回路640に出力される。保護回路640は、例えば入力する論理和の値が1になる間隔を監視することにより、アライメントマーカ221の検出が正常に行われているか否か判定する。アライメントマーカ221の検出が正常に行われていないと判定した場合、保護回路640は、その旨をオペレータ等に通知するための処理を行う。上記のように、本実施形態では、アライメントマーカ221のデータ構造に着目し、アライメントマーカ221の位置検出に比較器702を用いている。アライメントマーカ221からのPCSレーン番号を抽出するためのデコーダ801は、位置検出されたアライメントマーカ221を対象にさせている。このため、デコーダ801は、PCSレーン毎にアライメントマーカ221の種類数分、つまり20個、用意すれば良く、データ受信装置3全体で400=20×20個に抑えることができる。位置検出にデコーダを用いる従来例では、本実施形態と同様に、20PCSレーンでデータが送信される場合、デコーダは計8000=20×20×20個、用意する必要がある。このことから、従来例と比較すると、デコーダの数は95削減することができる。採用するデコーダも24ビットデータを入力するもので良く、48ビットデータを入力するデコーダは採用しなくとも良い。このことからも、つまり採用できるデコーダ自体の回路規模からも、データ受信装置の規模、及び消費電力を共に抑えることができる。また、デコーダの数の削減に伴うデータの分岐数の削減により、データの配線遅延等が抑えられることから、データ受信装置の動作速度の向上も容易となる。図9は、マーカ検出部の動作を説明するためのタイムチャートで、図6右側に示すような80ビットのパラレルデータが入力された場合を例にしている。図9において、aは3段シフト部610が出力する80ビットのパラレルデータ、bはデータ分配部620によって各マーカ位置検出部631に分配される48ビットのデータとしてアライメントマーカ221が存在する場合の位置、dはORゲート636が出力する論理和、eはエンコート ゙部635の出力、fはセレクタ632の出力、gはエンコーダ802の出力、hはレジスタ634の出力、をそれぞれ表している。bとしては、ビットナンバーが0~23、及び32~55のデータ0、ビットナンバーが1~24、及び33~56のデータ1、ビットナンバーが4~27、及び36~59のデータ4、ビットナンバーが6~29、及び38~61のデータ6、ビットナンバーが12~35、及び44~67のデータ12、並びにビットナンバーが18~41、及び50~73のデータ18、を抜粋して表している。アライメントマーカ221の位置は、枠901により表している。d~hは、データ12の枠901を先頭にアライメントマーカ221が存在していた場合を例にとって表している。なお、図9には、データ1を除く各データに枠901を表しているが、実際には枠901は一つのデータにのみ存在する。アライメントマーカ221が存在することにより、ORゲート636の出力する論理和の値は1となり、エンコード部635は、データ12を入力したマーカ位置検出部631をセレクタ632に選択させるセレクト信号を出力する。ここでは、エンコード部635は、5ビットの値が01100のセレクト信号を出力している。セレクタ632は、そのセレクト信号により選択したマーカ位置検出部631からの24ビットデータデータM0~M2を出力する。その24ビットデータは、ここでは、8ビットのデータの値が16進数表現でそれぞれ0×680×C90×FBのデータとして表記している。この24ビットデータは、PCSレーン番号が9のアライメントマーカ221に相当する図4B。このため、PCSレーン番号抽出部633は、5ビットのデータとして、値が01001のデータを出力し、レジスタ634は、ORゲート636の出力する論理和の値が1から0になるタイミングで、PCSレーン番号抽出部633の出力するデータを保持する。なお、本実施形態では、PCSレーン毎にアライメントマーカの位置検出、レーン番号の抽出を行っているが、レーン1毎にアライメントマーカのようなマーカが送信される構成では、レーン1毎にマーカの位置検出、識別情報の抽出を行うようにしても良い。