"半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面処理工程と、前記表面処理工程の後に、前記一面と反対の裏面側の加工を行う裏面処理工程と、を備える半導体装置の製造方法であって、前記表面処理工程の後、前記裏面処理工程の前に、前記一面の全面に亘って無機保護膜を形成する無機膜形成工程と、前記無機膜形成工程の後、前記裏面処理工程の前に、前記無機保護膜の全面に亘って有機保護膜を形成した後、前記有機保護膜をパターニングする有機膜形成工程と、前記裏面処理工程の後、前記有機保護膜をマスクとして前記無機保護膜の一部を除去する無機膜除去工程と、を備えることを特徴とする半導体装置の製造方法。前記半導体素子として、絶縁ゲートバイポーラトランジスタを形成し、前記表面処理工程として、第1導電型の前記半導体基板の一面側表層に、第2導電型のベース層を形成し、該ベース層の表層に第1導電型のエミッタ層を複数形成するとともに、前記半導体基板の一面側に、ゲート絶縁膜を介してゲート電極を複数形成する拡散層およびゲート形成工程と、前記半導体基板の一面上に、前記ゲート電極を覆うように絶縁膜を形成するとともに、各ゲート電極に対応して前記絶縁膜に複数のコンタクトホールを形成する絶縁膜形成工程と、各コンタクトホールを介して複数の前記ゲート電極と電気的に接続されるようにゲートラインを形成するゲートライン形成工程と、前記ベース層および前記エミッタ層と電気的に接続され、且つ、前記絶縁膜におけるゲートライン形成部分を除く部分を被覆するように、エミッタ電極を形成するエミッタ電極形成工程と、を有し、前記裏面処理工程として、前記裏面から前記半導体基板を研削して薄肉化するバックグラインド工程と、研削後の前記半導体基板における裏面側表層に第2導電型のコレクタ層を形成するとともに、前記半導体基板の裏面に、前記コレクタ層と電気的に接続されるコレクタ電極を形成するコレクタ電極形成工程と、を有し、前記有機膜形成工程では、前記エミッタ電極のうち、外部に露出されるパッド領域を除く縁領域および前記ゲートライン全体とオーバーラップするように、前記有機保護膜をパターニングし、前記無機膜除去工程では、前記有機保護膜をマスクとして前記無機保護膜の一部を除去し、前記エミッタ電極のパッド領域を外部に露出させることを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板はシリコンからなり、前記無機保護膜はシリコンナイトライド膜またはシリコン酸化膜であり、前記有機保護膜はポリイミド系樹脂からなることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。請求項2または請求項3に記載の製造方法により製造される半導体装置であって、前記半導体素子として、前記ゲート電極および前記ゲート絶縁膜が、前記半導体基板の一面側の表面からベース層を貫いて形成されたトレンチ型絶縁ゲートバイポーラトランジスタを有することを特徴とする半導体装置。しかしながら、特許文献1の方法を用いる場合、裏面処理工程において、半導体基板の温度が、保護テープの耐熱温度以上となる工程を実施することができない。なお、特許文献1には、前記の耐熱温度以上となる工程において、半導体基板を冷却しつつ工程を実施することが提案されている。しかしながら、アッシングやスパッタといった工程においては、冷却しながらであっても、半導体基板の温度が、一般的に知られた保護テープの耐熱温度約150°Cを超える温度まで到達することが考えられる。また、冷却のための設備を必要とするなどの問題を生じる。本発明は、上記問題点に鑑みてなされたものであり、裏面処理工程を備える半導体装置の製造方法において、裏面処理工程時の半導体基板の温度を制限することなく、素子形成面を保護しつつ裏面処理を行うことを目的とする。また、その製造方法により製造される半導体装置を提供することを目的とする。上記目的を達成するために、請求項1に記載の発明は、半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面処理工程と、表面処理工程の後に、一面と反対側の裏面の加工を行う裏面処理工程と、を備える半導体装置の製造方法であって、表面処理工程の後、裏面処理工程の前に、一面の全面に亘って無機保護膜を形成する無機膜形成工程と、無機膜形成工程の後、裏面処理工程の前に、無機保護膜の全面に亘って有機保護膜を形成した後、有機保護膜をパターニングする有機膜形成工程と、裏面処理工程の後、有機保護膜をマスクとして無機保護膜の一部を除去する無機膜除去工程と、を備えることを特徴としている。この方法に従えば、裏面処理工程前において、無機膜形成工程により、半導体基板の一面側の全面に亘って無機保護膜が形成される。そして、有機膜形成工程により、無機保護膜上の一部に有機保護膜が形成される。このため、裏面処理工程時において、一面側が接触するように、半導体基板をステージ等に載せても、半導体基板の一面側に形成された半導体素子を一面側の全面に亘って傷つけることなく、裏面の加工を行うことができる。また、この方法は、保護テープを用いない方法であり、裏面処理工程時の半導体基板の温度が、保護テープの耐熱温度の制限を受けないようにできる。また、本発明に係る製造方法で製造された半導体装置は、半導体素子の一面側を保護する膜として、無機保護膜と有機保護膜とを有している。これにより、裏面処理工程や半導体素子の使用環境の負荷による保護膜の経時劣化を抑制することができる。一般に、無機材料は有機材料よりも硬度や融点が高い。すなわち、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することができる。したがって、傷が、半導体素子のうち、無機保護膜に覆われた部分に到達することを抑制することができる。上記した発明は、とくに、絶縁ゲートバイポーラトランジスタ以下、IGBTと示すの製造方法に適用することができる。すなわち、請求項2に記載のように、半導体素子として、絶縁ゲートバイポーラトランジスタを形成し、表面処理工程として、第1導電型の半導体基板の一面側表層に、第2導電型のベース層を形成し、該ベース層の表層に第1導電型のエミッタ層を複数形成するとともに、半導体基板の一面側に、ゲート絶縁膜を介してゲート電極を複数形成する拡散層およびゲート形成工程と、半導体基板の一面上に、ゲート電極を覆うように絶縁膜を形成するとともに、各ゲート電極に対応して絶縁膜に複数のコンタクトホールを形成する絶縁膜形成工程と、各コンタクトホールを介して複数のゲート電極と電気的に接続されるようにゲートラインを形成するゲートライン形成工程と、ベース層およびエミッタ層と電気的に接続され、且つ、絶縁膜におけるゲートライン形成部分を除く部分を被覆するように、エミッタ電極を形成するエミッタ電極形成工程と、を有し、裏面処理工程として、裏面から半導体基板を研削して薄肉化するバックグラインド工程と、研削後の半導体基板における裏面側表層に第2導電型のコレクタ層を形成するとともに、半導体基板の裏面に、コレクタ層と電気的に接続されるコレクタ電極を形成するコレクタ電極形成工程と、を有し、有機膜形成工程では、エミッタ電極のうち、外部に露出されるパッド領域を除く縁領域およびゲートライン全体とオーバーラップするように、有機保護膜をパターニングし、無機膜除去工程では、有機保護膜をマスクとして無機保護膜の一部を除去し、エミッタ電極のパッド領域を外部に露出させるような製造方法とすることができる。これによれば、裏面処理工程において、無機保護膜および有機保護膜により、ゲート電極上の絶縁膜、ゲートライン、およびエミッタ電極が直接ステージ等に接触することがないようにできる。換言すれば、絶縁膜、ゲートライン、およびエミッタ電極を傷つけることなく、裏面処理工程を行うことができる。このため、絶縁膜に傷が付くことによる耐圧低下や、ゲートラインおよびエミッタ電極が断線することを抑制することができるとともに、抵抗率の変化を抑制することができる。また、無機膜除去工程により無機保護膜が除去され、一面側に露出したエミッタ電極のパッド領域は、外部回路と接続するためのはんだ等との接着面となる。本発明によれば、上記のエミッタ電極のパッド領域に裏面処理工程起因の傷を生じないようにできるため、エミッタ電極とはんだ等との接続強度を高くすることができ、接続信頼性を向上させることができる。また、本発明に係る製造方法により製造されるIGBTは、ゲートラインを覆うようにして無機保護膜を有し、無機保護膜上に有機保護膜を有することとなる。このため、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することができる。したがって、傷がゲートラインに到達することを抑制することができる。縦型IGBTでは、エミッタ電極と外部回路との接続において、例えば、エミッタ電極の上にはんだを導入して外部回路の端子等を固定する。そして、端子等を固定する際に、はんだがゲートラインを覆う保護膜上に位置することがある。上記したように、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することによって、保護膜上のはんだが保護膜内に浸入することを抑制でき、ゲートラインとエミッタ電極とのはんだを介したショートを抑制することができる。請求項3に記載のように、半導体ウェハはシリコンからなり、無機保護膜はシリコンナイトライド膜またはシリコン酸化膜であり、有機保護膜はポリイミド系樹脂からなることが好ましい。このような方法とすることにより、現行の半導体装置の製造プロセスで本発明を実現することができる。換言すれば、現行の製造ラインを流用して、本発明に係る半導体装置の製造方法を実現することができる。また、請求項4に記載の発明は、請求項2または請求項3に記載の製造方法により製造される半導体装置であって、半導体素子として、ゲート電極およびゲート絶縁膜が、半導体基板の一面側の表面からベース層を貫いて形成されたトレンチ型絶縁ゲートバイポーラトランジスタを有することを特徴としている。本発明に係る半導体装置の作用効果は、請求項2または請求項3に記載の作用効果と同じであるため、その記載を省略する。以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、各図相互において、互いに直交するx方向とy方向により規定されるxy平面と、xy平面に直交するz方向を定義する。第1実施形態最初に、図1および図2を参照して、本実施形態に係る半導体装置の概略構成について説明する。本実施形態に係る半導体装置10は、半導体基板11に構成された半導体素子として、トレンチゲート構造の縦型絶縁ゲートバイポーラトランジスタIGBTを有している。このIGBTは、xy平面に沿う平面形状が略矩形状をなす半導体基板11チップにおいて、中央の素子形成領域11cに形成されている。素子形成領域11cを取り囲む外周領域11eには、図示しないガードリングなどの耐圧構造が構成されている。本実施形態では、半導体基板11として、不純物濃度が1×1014cm-3程度とされたn導電型n-の単結晶バルクシリコン基板を用いている。素子形成領域11cにおいて、半導体基板11の一面11a側表層には、不純物濃度が2×1017cm-3程度とされたp導電型pのベース層12が形成されている。このベース層12には、該ベース層12を貫通し、y方向に延びるトレンチ20が選択的に形成されている。そして、トレンチ20の壁面に形成されたゲート絶縁膜21を介してトレンチ20内に導電材料例えば、不純物濃度が1×1020cm-3程度のポリシリコンが充填され、トレンチ構造のゲート電極22が複数形成されている。各ゲート電極22は、y方向に延び、且つ、x方向に沿って所定ピッチで繰り返し形成されている。このように、ストライプ状に設けられたゲート電極22により、ベース層12は、x方向に沿って並設され、互いに電気的に分離された複数の領域に区画されている。ベース層12の一面11a側表層には、半導体基板11よりも不純物濃度の高い領域として、ゲート絶縁膜21の側面部位に隣接するn導電型nのエミッタ層13が選択的に形成されている。なお、エミッタ層13は、不純物濃度が1×1020cm-3程度である。素子形成領域11cにおいて、半導体基板11の一面11a上には、後述するゲートライン23とベース層12およびエミッタ層13とを電気的に分離するための絶縁膜24が選択的に形成されている。この絶縁膜24は、ゲート絶縁膜21およびゲート電極22を覆うように、トレンチ20に沿ってすなわちy方向に沿って形成されたストライプ状の部分ストライプ部24aと、x方向に沿って形成され、ストライプ部24aを連結する連結部とを有する。ゲートライン23は、素子形成領域11cにおいて、絶縁膜24のうち、連結部上に形成されている。そして、外周領域11eに形成されたゲートライン23を介して、y方向における一方の外周領域11eに形成されたゲートパッド25と電気的に接続されている。これらゲートライン23およびゲートパッド25は一体的に形成されている。また、ゲートライン23は、素子形成領域11cにおいて、絶縁膜24のストライプ部24aと連結部の交差するポイントで、コンタクトホール26を介してゲート電極22と電気的に接続されている。エミッタ電極30は、素子形成領域11cの殆どの領域に形成されている。具体的には、半導体基板11の一面11aに露出されたベース層12およびエミッタ層13の部分に接して設けられるとともに、ゲートライン23と接触しないように、絶縁膜24上の一部にも一体的に設けられている。そして、エミッタ電極30のうち、外部に露出されるパッド領域30aを除く縁領域30bと、ゲートライン23とを覆うように、保護膜40が形成されている。換言すれば、半導体基板11の一面11a側において、エミッタ電極30のパッド領域30aとゲートパッド25のみが、保護膜40から露出されている。この保護膜40は、無機保護膜41と有機保護膜42とからなり、半導体基板11の一面11a上に無機保護膜41が形成され、無機保護膜41上に有機保護膜42が形成されている。本実施形態において、無機保護膜41は、例えば、シリコンナイトライドSiN膜であり、有機保護膜42は、例えば、ポリイミド系樹脂とすることができる。一方、半導体基板11における一面11aと反対の裏面11b側の表層には、p導電型pのコレクタ層14が形成されている。そして、裏面11b全面にコレクタ電極31が形成され、このコレクタ電極31はコレクタ層14と電気的に接続されている。なお、コレクタ層14は、不純物濃度が7×1017cm-3程度である。次に、図2~図8を参照して本実施形態に係る半導体装置10の製造方法について説明する。なお、図3~図8において、aは図2におけるyz断面を、bはxz断面を示している。先ず、拡散層およびゲート形成工程を実施する。図3a,bに示すように、半導体基板11の一面11a側の表層にホウ素等の不純物をドープして、p型のベース層12を形成する。そして、半導体基板11の一面11a側の表面からベース層12を貫通し、y方向に延びる様態でトレンチ20を形成する。そして、トレンチ20の内壁に、例えば酸化シリコンSiO2からなるゲート絶縁膜21を形成した後、トレンチ20内部に例えばドープトポリシリコンを充填してゲート電極22を形成する。そして、x方向においてトレンチ20の側面部位に隣接し、ベース層12の表層にy方向に延びるように、リン等の不純物をドープしてn型のエミッタ層13を複数形成する。なお、トレンチ20とエミッタ層13の形成順は上記に限られるものではない。すなわち、エミッタ層13を一面11aに露出しつつベース層12に囲まれるように形成した後に、エミッタ層13およびベース層12を貫通するようにトレンチ20を形成し、その後、ゲート絶縁膜21、ゲート電極22を形成するようにしてもよい。次いで、絶縁膜形成工程を実施する。図3a,bに示すように、ゲート電極22および後述するゲートライン23の形成位置に対応する一面11aを覆うように絶縁膜24を形成する。これにより、絶縁膜24のストライプ部24aと連結部が形成される。そして、絶縁膜24のうち、ストライプ部24aと連結部が交差するポイントにコンタクトホール26を形成する。次いで、ゲートライン形成工程およびエミッタ電極形成工程を実施する。図4a,bに示すように、ゲートライン23を、絶縁膜24における連結部および外周領域11eの上に形成する。このときゲートライン23は、コンタクトホール26を介してゲート電極22と接続される。このゲートライン形成工程において、ゲートパッド25もゲートライン23と一体的に形成する。また、エミッタ電極30を、一面11aに露出したベース層12およびエミッタ層13と接しつつ、ゲートライン23と接触しないように、絶縁膜24の一部連結部を覆って形成する。なお、本実施形態におけるエミッタ電極30およびゲートライン23は、それらの構成材料としてアルミニウムを用いることができ、スパッタリング法により形成することができる。以上の工程が、本実施形態における表面処理工程に相当する。次いで、無機膜形成工程を実施する。図5a,bに示すように、エミッタ電極30、ゲートライン23および絶縁膜24の全面を覆うように、すなわち、半導体基板11の一面11a全面を覆うように、無機保護膜41を形成する。本実施形態では、例えば、シリコンナイトライドSiNを、プラズマCVD法を用いて堆積させることにより形成する。次いで、有機膜形成工程を実施する。図6a,bに示すように、無機膜形成工程により形成した無機保護膜41上の全面に亘って、有機保護膜42を、スピンコータを用いて塗布する。そして、有機保護膜42がゲートライン23の全面およびエミッタ電極30の縁領域30bとオーバーラップするようにパターニングする。本実施形態では、有機保護膜42の構成材料として、例えば、ポリイミド系樹脂を用いることができる。次いで、裏面処理工程を実施する。図7a,bに示すように、裏面処理工程においては、半導体基板11の一面11a側をステージ100に載せて一面11aと反対の裏面11b側の加工を行う。すなわち、有機保護膜42をステージ100に接触させつつ、裏面11bの加工を行う。本実施形態では、裏面処理工程として、半導体基板11を裏面11b側から研削して薄肉化するバックグラインド工程と、裏面11bの表層にコレクタ層14を形成した後に、裏面11bに接触するコレクタ電極31を形成するコレクタ形成工程と、を有する例を示す。バックグラインド工程では、有機保護膜42をステージ100に接触させつつ、図示しない砥石を用いて裏面11b側から圧力を加えながら研削を行い、半導体基板11を薄肉化する。また、コレクタ形成工程では、裏面11bにホウ素等の不純物のドープを行い、裏面11bの全面にコレクタ層14を形成する。そして、スパッタリング法によりアルミニウムからなるコレクタ電極31を裏面11bの表面に形成する。なお、半導体基板11に構成された半導体素子として、IGBTとともに別の素子を形成することがある。例えば、フリーホイールダイオードがIGBTとともに一体的に形成されたRC-IGBTを製造することがある。この場合、コレクタ形成工程において、裏面11bにホウ素等の不純物のドープを行い、裏面11bの全面にコレクタ層14を形成する。そして、図示しないレジストマスクを形成し、リン等の不純物のドープを行い図示しないカソード層を選択的に形成する。その後、アッシングによりレジストマスクを除去し、スパッタリング法によりアルミニウムからなるコレクタ電極31を形成する。次いで、無機膜除去工程を実施する。図8a,bに示すように、半導体基板11の一面11a側に形成した無機保護膜41を、有機保護膜42をマスクとして異方性ドライエッチングし、エミッタ電極30のパッド領域30aを露出させる。以上の工程により、本実施形態に係る半導体装置10を製造することができる。次に、本実施形態に係る半導体装置10およびその製造方法の作用効果について説明する。本実施形態に係る半導体装置10の製造方法では、裏面処理工程において、無機保護膜41および有機保護膜42の形成された一面11a側がステージ100に接触するように、半導体基板11を配置する。裏面処理工程のうち、バックグラインド工程においては、裏面11bを砥石により研削する際、有機保護膜42の存在により、有機保護膜42が形成されていない部分が傷付くことを抑制することができる。換言すれば、無機保護膜41のみが形成された部分が傷付くことを抑制することができる。しかしながら、研削時の圧力によっては、半導体基板11がステージ100側に湾曲するように変形し、無機保護膜41がステージ100に接触することがある。この場合でも、半導体基板11が無機保護膜41を有することにより、半導体素子のうち、半導体基板11の一面11a側に形成された部分、すなわち、エミッタ電極30、ゲートライン23および絶縁膜24がステージ100との接触により傷付くことを防止することができる。また、裏面処理工程のうち、コレクタ形成工程においては、コレクタ層14あるいはカソード層を形成するために、レジストマスクを形成し、不純物のドープを行う。その後、レジストマスクを除去するため、アッシングを行う。本実施形態におけるアッシングは、プラズマアッシングであり、酸素ガスを非電離放射線により酸素プラズマとし、レジストマスクが、プラズマ中に生成される酸素ラジカルと結合して二酸化炭素と水に変化する。このため、レジストマスクは蒸発、剥離される。このアッシングを行う際には、半導体基板11の温度が上昇する。特許文献1に示されるように、一面11aを保護するための部材として、保護テープを用いる例においては、半導体基板11の温度が、保護テープの耐熱温度以上になることが考えられるため、アッシングを行うことができない。あるいは冷却のための設備が必要となる。これに対し、本実施形態に示すように、一面11aを保護するための部材として、無機保護膜41および有機保護膜42を用いる例では、保護テープを用いる必要がない。したがって、保護テープの耐熱温度の制限を受けることなく、アッシングを行うことができる。また、裏面処理工程のうち、コレクタ形成工程においては、コレクタ電極31を形成するために、スパッタリング法により、アルミニウムを半導体基板11の裏面11bに堆積させる。このスパッタリング法によっても、半導体基板11の温度が上昇する。このため、アッシングと同様に、保護テープを用いることが困難となる虞がある。これに対し、本実施形態に示すように、一面11aを保護するための部材として、無機保護膜41および有機保護膜42を用いる例では、保護テープを用いる必要がない。したがって、保護テープの耐熱温度の制限を受けることなく、スパッタリング法によりコレクタ電極31を形成することができる。また、本実施形態に示す製造方法により製造された半導体装置10は、半導体装置10の一面11a側の保護膜40として、無機保護膜41と有機保護膜42とを有することとなる。このため、有機保護膜42が裏面処理工程時にステージ100から受けた傷の進行を、無機保護膜41により抑制することができる。したがって、傷がゲートライン23に到達することを抑制することができる。また、縦型IGBTでは、エミッタ電極30と図示しない外部回路との接続において、例えば、エミッタ電極30におけるパッド領域30a上にはんだを導入して外部回路の端子等を固定する。そして、ボンディングの際に、はんだがゲートライン23を覆う保護膜40上に位置することがある。上記したように、有機保護膜42が裏面処理工程時に受けた傷の進行を、無機保護膜41により抑制することによって、保護膜40上のはんだが保護膜40内に浸入することを抑制でき、ゲートライン23とエミッタ電極30とのはんだを介したショートを抑制することができる。第2実施形態第1実施形態では、半導体素子として縦型IGBTを製造する例を示した。しかしながら、半導体素子は、縦型IGBTに限定されるものではない。本実施形態では、例えば、縦型MOSFET、具体的には二重拡散MOS以下、DMOSと示すを例に示す。本実施形態における半導体装置10は、一般的なプレーナ型のDMOSの構成を有しており、詳細な説明を省略する。以下に、本実施形態における半導体装置10の構成と製造方法を簡単に説明する。最初に、図9を参照して、本実施形態に係る半導体装置10の構成を説明する。本実施形態において、半導体装置10は、シリコンにリン等を不純物としてドープしたn-型の半導体基板11の一面11a側の表層に、ホウ素等を不純物としてドープすることにより形成されるp型のベース層12を有している。本実施形態では、ベース層12はy方向に延びて形成され、x方向に沿って所定ピッチで繰り返し形成されている。また、ベース層12に囲まれつつ一面11a側の表層に露出して形成されたn型のソース領域15を有している。ソース領域15は、ベース層12に沿ってy方向に延びて形成されている。そして、半導体基板11の一面11a側の表面において、隣り合うベース層12の間の領域を覆いつつ、ベース層12およびソース領域15の少なくとも一部が一面11aに露出するようにゲート絶縁膜21がy方向に延びて形成される。また、ゲート絶縁膜21上にゲート電極22がy方向に延びて形成され、ゲート電極22を覆うように、後述するゲートライン23とベース層12およびソース領域15とを電気的に分離するための絶縁膜24が形成されている。この絶縁膜24は、第1実施形態と同様に、ゲート電極22に沿って形成されたストライプ状の部分ストライプ部24aと、x方向に沿って形成され、ストライプ部24aを連結する連結部とを有する。そして、絶縁膜24のうち、ストライプ部24aと連結部とが交差するポイントに形成されたコンタクトホール26を介してゲート電極22と電気的に接続されたゲートライン23が絶縁膜24の連結部上にすなわち、x方向に沿って形成されている。ゲートライン23は、第1実施形態と同様に、半導体基板11の外周領域11eに形成されたゲートライン23を介してゲートパッド25と電気的に接続されている。また、ソース電極32が、第1実施形態におけるエミッタ電極30に相当する位置に形成されている。具体的には、半導体基板11の一面11aに露出されたベース層12およびソース領域15の部分に接して設けられるとともに、ゲートライン23に接触しないように、絶縁膜24上の一部にも一体的に設けられている。そして、ソース電極32のうち、外部に露出されるパッド領域32aを除く縁領域32bと、ゲートライン23とを覆うように、保護膜40が形成されている。換言すれば、半導体基板11の一面11a側において、ソース電極32のパッド領域32aとゲートパッド25のみが保護膜40から露出されている。この保護膜40は、無機保護膜41と有機保護膜42とからなり、半導体基板11の一面11a上に無機保護膜41が形成され、無機保護膜41上に有機保護膜42が形成されている。本実施形態において、無機保護膜41は、例えば、シリコンナイトライドSiN膜であり、有機保護膜42は、例えば、ポリイミド系樹脂とすることができる。一方、半導体基板11の裏面11b側の表層には、半導体基板11よりも不純物濃度の高いn型のドレイン層16が形成され、ドレイン層16に接触するようにドレイン電極33が形成されている。本実施形態におけるゲート絶縁膜21および絶縁膜24の構成材料としては、例えば、酸化シリコンSiO2を用いることができる。また、ゲート電極22としては、例えば、ポリシリコンを用いることができる。また、ゲートライン23、ソース電極32およびドレイン電極33としては、例えば、アルミニウムを用いることができる。次に、図9~図15を参照して本実施形態に係る半導体装置10の製造方法について説明する。なお、図10~図15において、aは図9におけるyz断面を、bはxz断面を示している。先ず、拡散層およびゲート形成工程を実施する。図10a,bに示すように、半導体基板11の一面11a側の表層にホウ素等の不純物をドープしてp型のベース層12をy方向に延びる様態で複数形成する。そして、ベース層12の内部であって、一面11aの表面に露出するように、n型のソース領域15をy方向に沿って形成する。そして、一面11aの表面のうち、隣り合うベース層12の間の領域を覆いつつ、ベース層12およびソース領域15の少なくとも一部が一面11aに露出するように、ゲート絶縁膜21を形成する。そして、ゲート絶縁膜21上にゲート電極22を形成する。次いで、絶縁膜形成工程を実施する。図10a,bに示すように、ゲート電極22および後述するゲートライン23の形成位置に対応する一面11aを覆うように絶縁膜24を形成する。これにより、絶縁膜24のストライプ部24aと連結部が形成される。そして、絶縁膜24のうち、ストライプ部24aと連結部とが交差するポイントにコンタクトホール26を形成する。次いで、ゲートライン形成工程およびソース電極形成工程を実施する。図11a,bに示すように、本工程は、それぞれ、第1実施形態におけるゲートライン形成工程およびエミッタ電極形成工程と同じ工程である。すなわち、第1実施形態におけるエミッタ層13をソース領域15に置き換え、エミッタ電極30をソース電極32に置き換えることにより、本実施形態におけるゲートライン形成工程およびソース電極形成工程とすることができる。以上の工程が、本実施形態における表面処理工程に相当する。次いで、無機膜形成工程を実施する。図12a,bに示すように、本工程は、第1実施形態における無機膜形成工程と同じ工程である。すなわち、表面処理工程により半導体基板11の一面11a側の全面を覆うように、無機保護膜41を形成する。本実施形態では、例えば、シリコンナイトライドSiNを、プラズマCVD法を用いて堆積させることにより形成する。次いで、有機膜形成工程を実施する。図13a,bに示すように、本工程は、第1実施形態における有機膜形成工程と同じ工程である。すなわち、有機保護膜42がゲートライン23の全面および、ソース電極32の縁領域32bとオーバーラップするようにパターニングして形成する。本実施形態では、有機保護膜42の構成材料として、例えば、ポリイミド系樹脂を用いることができる。次いで、裏面処理工程を実施する。図14a,bに示すように、本工程は、第1実施形態における裏面処理工程と同じ工程である。すなわち、第1実施形態におけるp型のコレクタ層14をn型のドレイン層16に置き換え、コレクタ電極31をドレイン電極33に置き換えることにより、本実施形態における裏面処理工程とすることができる。次いで、無機膜除去工程を実施する。図15a,bに示すように、本工程は、第1実施形態における無機膜除去工程と同じ工程である。すなわち、半導体基板11の一面11a側に形成された無機保護膜41を、有機保護膜42をマスクとしてドライエッチングし、ソース電極32のパッド領域32aを露出させる。以上の工程により、本実施形態に係る半導体装置10を製造することができる。次に、本実施形態に係る半導体装置10およびその製造方法の作用効果について説明する。本実施形態に係る半導体装置10の製造方法でも、第1実施形態と同様に、裏面処理工程において、無機保護膜41および有機保護膜42が形成された一面11a側がステージ100に接触するように、半導体基板11を配置する。このため、本実施形態においても第1実施形態と同様の作用効果を奏することができる。すなわち、半導体基板11の一面11a側に形成された半導体素子の構成要素に傷を付けることなく、裏面処理工程を実施することができる。加えて、保護テープの耐熱温度の制限を受けることなく、裏面処理工程を実施することができる。また、本実施形態に示す製造方法により製造された半導体装置10は、第1実施形態と同様に、半導体装置10の一面11a側の保護膜40として、無機保護膜41と有機保護膜42とを有することとなる。このため、本実施形態においても第1実施形態と同様の作用効果を奏することができる。すなわち、有機保護膜42が裏面処理工程時にステージ100から受けた傷の進行を、無機保護膜41により抑制することができる。したがって、傷がゲートライン23に到達することを抑制することができる。第3実施形態第1実施形態では、半導体素子としてのIGBTとその製造方法を例に示した。本実施形態では、半導体素子として、IGBTと温度センサとを含む構成を例に示す。本実施形態における半導体装置10は、図16および図17に示すように、第1実施形態における半導体素子としてのIGBTに加えて、温度センサ200が付加されている。この温度センサ200は、感温ダイオードであり、半導体基板11と絶縁膜24を介して電気的に分離されて形成された、図示しないpnダイオードと、このpnダイオードのn型領域に電気的に接続されたn型側配線210と、pnダイオードのp型領域に電気的に接続されたp型側配線220と、を有している。pnダイオードは、素子形成領域11cの略中央に配置され、n型側配線210およびp型側配線220は、絶縁膜24上において、pnダイオードから半導体基板11の外周領域11eに延びて形成され、それぞれ、保護膜40から露出されたn型側パッド230およびp型側パッド240に接続されている。なお、この温度センサ200は、n型側パッド230およびp型側パッド240の間で順方向に電流を流し、電流-電圧特性から得られるpnダイオードの抵抗値をもとに、半導体装置10の温度を検出する。また、この温度センサ200は、図17に示すように、無機保護膜41に覆われている。すなわち、n型側配線210およびp型側配線220は全域に亘って無機保護膜41に覆われ、無機保護膜41上に形成された有機保護膜42とオーバーラップしている。なお、n型側配線210およびp型側配線220は、エミッタ電極30やゲートライン23と同一の材料、例えばアルミニウムをスパッタリング法により堆積させることにより形成することができる。本実施形態に係る半導体装置10は、以下のように製造することができる。すなわち、第1実施形態におけるエミッタ電極形成工程およびゲートライン形成工程において、n型側配線210およびp型側配線220の形成をする工程を同時に実施することができる。そして、無機膜形成工程において、n型側配線210およびp型側配線220を含めた半導体基板11の一面11a側の全面を無機保護膜41で覆う。次いで、有機膜形成工程において、有機保護膜42を、ゲートライン23の全域とエミッタ電極30の縁領域30bとにオーバーラップするように形成するとともに、n型側配線210およびp型側配線220にもオーバーラップするように形成する。そして、裏面処理工程を実施した後に、無機膜除去工程を実施することにより、本実施形態に係る半導体装置10を製造することができる。本実施形態に係る半導体装置10およびその製造方法を採用することにより、第1実施形態において記載した作用効果の他に、温度センサ200のn型側配線210およびp型側配線220に、裏面処理工程による傷が付かないようにすることができる。したがって、n型側配線210およびp型側配線220の配線抵抗の変化を抑制することができ、精度よく温度を検出することができる。また、本実施形態における半導体装置10では、n型側配線210およびp型側配線220の全域を覆うように無機保護膜41と有機保護膜42が形成されることとなる。このため、有機保護膜42が裏面処理工程時にステージ100から受けた傷の進行を、無機保護膜41により抑制することができる。したがって、傷がn型側配線210およびp型側配線220に到達することを抑制することができる。なお、第1実施形態と同様に、エミッタ電極30のパッド領域30aと外部回路と接続の際に、はんだが保護膜40上に位置することがある。上記したように、有機保護膜42が裏面処理工程時に受けた傷の進行を、無機保護膜41により抑制することによって、保護膜40上のはんだが保護膜40内に浸入することを抑制でき、n型側配線210およびp型側配線220とエミッタ電極30とのはんだを介したショートを抑制することができる。その他の実施形態以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。上記した各実施形態では、無機保護膜41の構成材料としてシリコンナイトライドSiNを用いる例を示したが、上記例に限定されるものではない。例えば、酸化シリコンSiO2を用いることもできる。また、上記した各実施形態では、有機保護膜42の構成材料としてポリイミド系樹脂を用いる例を示したが、上記例に限定されるものではない。例えば、ポリベンゾオキサゾールやシリコン樹脂を用いることもできる。また、第1実施形態では、半導体素子がトレンチ構造を有する縦型のIGBTである例を示した。しかしながら、本発明は、トレンチ構造のIGBTに限定されるものではなく、プレーナ型のIGBTに適用してもよいし、IGBTとフリーホイールダイオードが一体的に形成されたRC-IGBTに適用してもよい。また、第2実施形態では、半導体素子がプレーナ型のDMOSである例を示した。しかしながら、本発明は、プレーナ型に限定されるものではなく、トレンチ構造のDMOSに適用してもよい。さらに言えば、上記した実施形態では、特に半導体素子がIGBTあるいはDMOSである例に示したが、これらの例に限定されるものではない。半導体基板11の一面11aとその裏面11bの加工を行うことが必要な半導体素子を含む半導体装置であれば、本発明を適用することができる。また、上記した実施形態では、第1導電型をn型とし、第2導電型をp型とした例を示したが、第1導電型をp型とし、第2導電型をn型としてもよい。"