"チャネル部が形成された酸化物半導体膜と、上記酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備えた半導体素子であって、上記酸化物半導体膜には、該酸化物半導体膜が低抵抗化処理されたドレイン部と、該ドレイン部及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域とが形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えていることを特徴とする半導体素子。請求項1に記載された半導体素子において、上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっていることを特徴とする半導体素子。請求項1又は2に記載された半導体素子において、上記導電性膜はドレイン電極であることを特徴とする半導体素子。請求項1乃至3の何れか1つに記載された半導体素子において、上記酸化物半導体膜は、少なくともIn、Ga、及びZnの何れか1元素を含む酸化物によって構成されていることを特徴とする半導体素子。絶縁性基板と、上記絶縁性基板上にマトリクス状に配置された複数の画素電極と、上記複数の画素電極にそれぞれ接続された薄膜トランジスタとを備えたアクティブマトリクス基板であって、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えていることを特徴とするアクティブマトリクス基板。請求項5に記載されたアクティブマトリクス基板において、上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっていることを特徴とするアクティブマトリクス基板。請求項5又は6に記載されたアクティブマトリクス基板において、上記導電性膜はドレイン電極であることを特徴とするアクティブマトリクス基板。請求項5乃至7の何れか1つに記載されたアクティブマトリクス基板において、上記酸化物半導体膜は、少なくともIn、Ga、及びZnの何れか1元素を含む酸化物によって構成されていることを特徴とするアクティブマトリクス基板。アクティブマトリクス基板を備えた表示装置であって、上記アクティブマトリクス基板は、絶縁性基板と、該絶縁性基板にマトリクス状に配置された複数の画素電極と、該複数の画素電極にそれぞれ接続された薄膜トランジスタとを有し、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えていることを特徴とする表示装置。請求項9に記載された表示装置において、上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっていることを特徴とする表示装置。請求項9又は10に記載された表示装置において、上記導電性膜はドレイン電極であることを特徴とする表示装置。請求項9乃至11の何れか1つに記載された表示装置において、上記酸化物半導体膜は、少なくともIn、Ga、及びZnの何れか1元素を含む酸化物によって構成されていることを特徴とする表示装置。酸化物半導体膜を形成する工程と、上記酸化物半導体膜上に導電性膜を形成する工程と、上記酸化物半導体膜上にゲート部を形成する工程と、上記導電性膜から露出している上記酸化物半導体膜の一部を低抵抗化処理してドレイン部を形成する一方、上記ゲート部に対向する上記酸化物半導体膜の一部に低抵抗化処理されていないチャネル部を形成すると共に、上記導電性膜に対向している上記酸化物半導体膜の一部に低抵抗化処理されていない中間領域を上記チャネル部と上記ドレイン部との間に形成する工程とを有することを特徴とする半導体素子の製造方法。請求項13に記載された半導体素子の製造方法において、上記導電性膜を形成する工程では、上記導電性膜の側部を、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなるように形成することを特徴とする半導体素子の製造方法。請求項14に記載された半導体素子の製造方法において、上記導電性膜を形成する工程では、上記酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストと導電性材料層との界面にエッチャントを浸透させながら上記導電性材料層をウェットエッチングすることにより、上記導電性膜の側部を傾斜状に形成することを特徴とする半導体素子の製造方法。請求項14に記載された半導体素子の製造方法において、上記導電性膜を形成する工程では、上記酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストを徐々に除去しながら上記導電性材料層をドライエッチングすることにより、上記導電性膜の側部を傾斜状に形成することを特徴とする半導体素子の製造方法。請求項14に記載された半導体素子の製造方法において、上記導電性膜を形成する工程では、複数の導電性材料層を上記酸化物半導体膜上に積層し、上記各導電性材料層のエッチング速度を制御することにより、上記導電性膜の側部を形成することを特徴とする半導体素子の製造方法。請求項13乃至17の何れか1つに記載された半導体素子の製造方法において、上記導電性膜はドレイン電極であることを特徴とする半導体素子の製造方法。請求項13乃至18の何れか1つに記載された半導体素子の製造方法において、上記酸化物半導体膜は、少なくともIn、Ga、及びZnの何れか1元素を含む酸化物によって構成されていることを特徴とする半導体素子の製造方法。ところが、上記従来のアクティブマトリクス基板100では、ソース部115及びドレイン部116等を低抵抗化する際に、上記還元性プラズマ又はドーピング元素を含むプラズマ等が、ゲート電極110の下方に回り込んで、本来チャネル部114とすべきゲート電極110の下方の酸化物半導体膜126の一部をも低抵抗化してしまう問題がある。その結果、チャネル部114における実効のL長にばらつきが生じ、安定したトランジスタ特性を得ることが極めて困難である。本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることにある。上記の目的を達成するために、本発明に係る半導体素子は、チャネル部が形成された酸化物半導体膜と、上記酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備えた半導体素子であって、上記酸化物半導体膜には、該酸化物半導体膜が低抵抗化処理されたドレイン部と、該ドレイン部及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域とが形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。また、本発明に係るアクティブマトリクス基板は、絶縁性基板と、上記絶縁性基板上にマトリクス状に配置された複数の画素電極と、上記複数の画素電極にそれぞれ接続された薄膜トランジスタとを備えたアクティブマトリクス基板であって、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。また、本発明に係る表示装置は、アクティブマトリクス基板を備えた表示装置であって、上記アクティブマトリクス基板は、絶縁性基板と、該絶縁性基板にマトリクス状に配置された複数の画素電極と、該複数の画素電極にそれぞれ接続された薄膜トランジスタとを有し、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。また、本発明に係る半導体素子の製造方法は、酸化物半導体膜を形成する工程と、上記酸化物半導体膜上に導電性膜を形成する工程と、上記酸化物半導体膜上にゲート部を形成する工程と、上記導電性膜から露出している上記酸化物半導体膜の一部を低抵抗化処理してドレイン部を形成する一方、上記ゲート部に対向している上記酸化物半導体膜の一部に低抵抗化処理されていないチャネル部を形成すると共に、上記導電性膜に対向している上記酸化物半導体膜の一部に低抵抗化処理されていない中間領域を上記チャネル部と上記ドレイン部との間に形成する工程とを有する。-作用-次に、本発明の作用について説明する。本発明では、酸化物半導体膜にチャネル部及びドレイン部画素電極を形成すると共に、その酸化物半導体膜におけるチャネル部とドレイン部画素電極との間に中間領域を形成することにより、チャネル部とドレイン部画素電極とが直接に隣接しないようになっている。さらに、その中間領域が低抵抗化処理されないように当該中間領域を覆う導電性膜を設けるようにしたので、上記ドレイン部画素電極に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部への回り込みを防止して、ゲート電極の下方におけるチャネル部の実効のL長を一定に維持することが可能となる。その結果、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることができる。また、導電性膜の側部を、当該導電性膜の側方へ向かうに連れて導電性膜の厚みを小さく形成することにより、当該側部の下方における酸化物半導体膜の一部を、ドレイン部画素電極と共に低抵抗化処理することが可能になる。そのため、上記導電性膜の側部とドレイン部画素電極とを電気的に接続できることとなる。上記導電性膜の傾斜した側部は、例えば、酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストと導電性材料層との界面にエッチャントを浸透させながら上記導電性材料層をウェットエッチングすることによって形成することが可能である。また、上記導電性膜の傾斜した側部は、フォトレジストを徐々に除去しながら上記導電性材料層をドライエッチングすることによっても形成できる。さらにまた、上記導電性膜の傾斜した側部は、複数の導電性材料層を酸化物半導体膜上に積層し、各導電性材料層のエッチング速度を制御することによっても形成することが可能である。本発明によれば、チャネル部とドレイン部画素電極との間に中間領域を設けることにより、当該チャネル部とドレイン部画素電極とが直接に隣接しないようにし、その中間領域に対する低抵抗化処理を遮蔽する導電性膜を設けるようにしたので、ドレイン部画素電極に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部への回り込みを防止して、チャネル部の実効のL長を一定に維持することができる。その結果、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。《発明の実施形態1》図1~図13は、本発明の実施形態1を示している。図1は、本実施形態1におけるTFT基板11の一部を拡大して示す平面図である。図2は、図1におけるII-II線断面図である。図3は、図1におけるIII-III線断面図である。図4は、端子部の構造を示す図1におけるIV-IV線断面図である。図5は、端子部の他の構造例を示す断面図である。図6は、端子部の他の構造例を示す断面図である。図7は、本実施形態1における液晶表示装置1の概略構造を示す断面図である。-液晶表示装置1の構成-まず、液晶表示装置1の構成について説明する。液晶表示装置1は、図7に示すように、液晶表示パネル10と、この液晶表示パネル10の背面側に配置されたバックライトユニット20とを備えている。液晶表示パネル10は、アクティブマトリクス基板としてのTFT基板11と、TFT基板11に対向して配置された対向基板12と、TFT基板11及び対向基板12の間に設けられた液晶層13とを有する。また、液晶表示装置1は、表示領域31と、その周囲に設けられた額縁状の非表示領域32とを有している。表示領域31には、マトリクス状に配置された複数の画素15が形成されている。上記対向基板12は、ガラス基板等の絶縁性基板図示省略を有し、当該絶縁性基板にそれぞれ図示省略のカラーフィルタ及び共通電極等が形成されている。また、液晶層13は、上記TFT基板11と対向基板12との間に設けられた枠状のシール部材14によって封止されている。一方、TFT基板11は、ガラス基板等の絶縁性基板21と、この絶縁性基板21上にマトリクス状に配置された複数の画素電極以下、ドレイン部とも称する22と、これら複数の画素電極22にそれぞれ接続されたTFTThinFilmTransistor:薄膜トランジスタ30とを備えている。TFT基板11には、図1にも示すように、互いに並行して延びる複数のソース配線16と、これらに直交して延びる複数のゲート配線17とが形成されている。すなわち、ゲート配線17及びソース配線16からなる配線群は、全体として格子状に形成されている。その格子状の領域に、上記画素15が形成されている。各画素15には、上記画素電極22及びTFT30が配置されている。上記ソース配線16及びゲート配線17は、上記TFT30に接続されている。また、ソース配線16及びゲート配線17の端部には、それぞれ端子部26,27が形成されている。端子部26,27には、外部回路図示省略が実装される。ソース配線16の端子部26と、ゲート配線17の端子部27とは、図4に示すように、同様の構造を有している。端子部26,27は、酸化物半導体膜35の表面に形成された第1パッド部28と、ゲート絶縁膜42に形成されたスルーホール43を介して第1パッド部28に接続された第2パッド部29とを有している。ソース配線16の端子部26では、第1パッド部28がソース配線16と一体に形成されている。一方、ゲート配線17の端子部27では、第2パッド部29がゲート配線17と一体に形成されている。このように端子部26,27を構成することにより、TFT30と同じ工程で形成することができ、しかも、端子部26,27を同様の構造とすることによって、これら端子部26,27に接続されるFPC等の外部回路図示省略を容易に圧着できることとなる。なお、端子部26,27は、図5及び図6に示す構造としてもよい。図5に示すソース配線16の端子部26は、酸化物半導体膜35の表面に形成されると共にゲート絶縁膜42に形成された開口部44から露出している第1パッド部28によって構成されている。図6に示すゲート配線17の端子部27は、酸化物半導体膜35上におけるゲート絶縁膜42の表面に形成された第2パッド部29によって構成されている。端子部26,27をこのような構成としても、TFT30と同じ工程で形成することができる。TFT30の構成TFT30は、図2に示すように、チャネル部34が形成された酸化物半導体膜35と、酸化物半導体膜35のチャネル部34に対向して配置されたゲート部36とを備えている。酸化物半導体膜35は、In-Ga-Zn-OIGZOによって構成されている。また、酸化物半導体膜35は、少なくともIn、Ga、及びZnの何れか1元素を含む酸化物によって構成されていればよい。酸化物半導体膜35には、この酸化物半導体膜35が低抵抗化処理されたドレイン部画素電極22と、このドレイン部画素電極22及びチャネル部34の間に設けられて低抵抗化処理されていない中間領域37とが形成されている。ここで、低抵抗化処理とは、酸化物半導体膜35の電気抵抗を低下させる処理をいう。低抵抗化処理の例としては、水素、塩素、若しくはフッ素等のハロゲン元素、ホウ素、窒素、希ガス、又はこれらの混合ガスによるプラズマ処理を挙げることができる。また、ドーピング元素ホウ素、アルミニウム、ガリウム、インジウム、フッ素のうちの少なくとも一元素を含むを含むプラズマを酸化物半導体膜35に曝すことによっても、低抵抗化処理が可能である。酸化物半導体膜35の表面には、上記ソース配線16、ソース電極38及びドレイン電極39が形成されている。ソース電極38及びドレイン電極39は、例えば、チタンTi、アルミニウムAl、モリブデンMo、銅Cu、タンタルTa、若しくはタングステンW、又はこれらの金属の窒化物等からなる単層又は積層構造を有する導電性薄膜によって構成されている。このソース電極38及びドレイン電極39を構成する導電性薄膜の例としては、例えば、Ti/Al/Ti、TiN/Al/Ti、Al/Ti、Mo/Al/Mo、MoN/Al/Mo、MoN/Al/MoN、Cu/Ti、W/TaN等を挙げることができる。そして、TFT30は、中間領域37が低抵抗化処理されないように当該中間領域37を覆って配置された導電性膜39を備えている。導電性膜39の一部は、中間領域37に対向している。本実施形態における導電性膜39は、上記ドレイン電極39によって構成されている。すなわち、導電性膜39は、上述のソース電極38及びドレイン電極39と同じ材料によって形成することができる。図2に示すように、ドレイン電極導電性膜39の側部40は、当該ドレイン電極39の側方へ向かうに連れてドレイン電極39の厚みが小さくなっている。そうして、ドレイン電極39の側部40は傾斜状に形成されている。また、ドレイン電極39の下面は、その上面よりも大きくなっている。一方、ソース電極38の側部40も、上記ドレイン電極39の側部40と同様に傾斜状に形成されている。また、上記中間領域37とドレイン部画素電極22との境界は、図2に示すように、上記ドレイン電極39の傾斜に沿って傾斜している。そして、ドレイン電極39の側部40は、ドレイン部画素電極22に接触して電気的に接続されている。ここで、本実施形態におけるチャネル部34のL長は、図2に示すように、絶縁性基板21の表面の法線方向から見て、ソース電極38とドレイン電極39との間の距離として規定されている。また、酸化物半導体膜35上には、窒化シリコン膜等からなるゲート絶縁膜42が形成されている。ゲート絶縁膜42の表面には、上記ゲート部36がチャネル部34に対向するように形成されている。ゲート部36は、上記ソース電極38及びドレイン電極39と同様の材料によって形成することが可能である。そして、ゲート絶縁膜42は、図1に示すように、その一部が画素15の内側で除去されて開口部24が形成されている。この開口部24の内側でゲート絶縁膜42から露出している酸化物半導体膜35が画素電極ドレイン部22として形成されている。補助容量50の構成TFT基板11には、図1及び図3に示すように、画素15に形成される液晶容量を一定に維持するための補助容量50が形成されている。補助容量50は、ゲート絶縁膜42を介して対向する容量電極51とドレイン電極39とによって構成されている。この補助容量50を構成する容量電極51は、上記TFT30を構成するゲート部36と同じ材料で同層に形成されている。一方、補助容量50を構成するドレイン電極39は、TFT30を構成するドレイン電極39と同じものである。言い換えれば、補助容量50は、TFT30のドレイン電極39を補助容量電極として有している。また、補助容量50の下方の酸化物半導体膜35も中間領域37として形成されており、その画素電極22との境界は、TFT30と同様に傾斜して形成されている。このように、補助容量50は、TFT30と同様の膜構成を有するため、TFT30と同時に形成することができる。-製造方法-次に、上記TFT30、並びにそれを備えたTFT基板11及び液晶表示装置1の製造方法について説明する。ここで、図8は、絶縁性基板21上に形成された酸化物半導体膜35を示す断面図である。図9は、酸化物半導体膜35に形成されたソース電極38及びドレイン電極39を示す断面図である。また、図10は、エッチングされるドレイン電極39の側部40を拡大して示す断面図である。図11は、酸化物半導体膜35上に形成されたゲート絶縁膜42を示す断面図である。図12は、酸化物半導体膜35に形成された画素電極ドレイン部22を示す断面図である。図9は、酸化物半導体膜に形成された導電性材料層を示す断面図である。酸化物半導体膜35の形成工程まず、ガラス基板等の透明な絶縁性基板21の略全体に、In、Ga及びZnを含む透明酸化物半導体膜を形成する。絶縁性基板21がガラス基板である場合、ガラスに含まれる不純物に特別な配慮を要するときには、絶縁性基板21の表面にベースコート層として酸化シリコン膜不図示を形成するようにしてもよい。続いて、図8に示すように、酸化物半導体膜35をパターニングして、当該酸化物半導体膜35に開口部47を形成する。これは、ゲート信号線の下方に酸化物半導体膜が配置されると、ゲート配線にON信号正の電圧が印加された際に、TFT30と同様に電流が流れることから、互いに隣接するソース配線16同士の間でリーク不良が生じるためである。したがって、酸化物半導体膜35におけるゲート配線17に重なる領域の少なくとも一部をエッチングして除去する。ソース電極38及びドレイン電極39の形成工程次に、上記酸化物半導体膜35上に導電性材料層33を成膜し、その導電性材料層33の表面にフォトレジスト45を形成する。そうして、上記導電性材料層33をエッチングすることによって、図10に示すように、ソース電極38及びドレイン電極39を形成する。なお、この段階で、上記酸化物半導体膜35のパターニングをハーフ露光技術を用いて行うようにしてもよい。上記導電性材料層33は、上述のように、例えば、Ti、Al、Mo、Cu、Ta、若しくはW、又はこれらの窒化物等からなる単層又は積層構造を有する導電性薄膜によって形成することが可能である。そして、この工程では、ドレイン電極39の側部40を、当該ドレイン電極39の側方へ向かうに連れてドレイン電極39の厚みが徐々に小さくなるように傾斜状に形成する。また、ソース電極38の側部40についても、同様に傾斜状に形成する。上記傾斜状の側部40は、図11に示すように、酸化物半導体膜35上に形成した導電性材料層33の表面にフォトレジスト45を形成し、当該フォトレジスト45と導電性材料層33との界面にエッチャントを浸透させながら上記導電性材料層33をウェットエッチングすることによって、傾斜状に形成することが可能である。例えば、導電性材料層33の表面をフッ化させてフォトレジスト45との密着性を低下させると共に、エッチャントに界面活性剤を混入させることにより、エッチャントを上記導電性材料層33とフォトレジスト45との界面に浸透させることができる。ゲート絶縁膜42の形成工程次に、酸化物半導体膜35上に、シリコン酸化膜からなるゲート絶縁膜42を、上記ソース電極38及びドレイン電極39を覆うように形成する。続いて、図1及び図12に示すように、エッチングによりゲート絶縁膜42に開口部24を形成する。ドレイン部画素電極22の形成工程次に、図13に示すように、ゲート絶縁膜42及びドレイン電極39から露出している酸化物半導体膜35の一部を低抵抗化処理することにより、ドレイン部画素電極22を形成する。一方、ゲート部36に対向することとなる酸化物半導体膜35の一部に低抵抗化処理されていないチャネル部34を形成する。さらに、ドレイン電極39に対向している酸化物半導体膜35の一部に低抵抗化処理されていない中間領域37をチャネル部34とドレイン部画素電極22との間に形成する。低抵抗化処理としては、例えば、酸化物半導体膜35が形成されている絶縁性基板21を真空チャンバー図示省略内に収容した状態で、当該真空チャンバーの内部に水素ガスを200sccmの流量で供給する。そのことにより、真空チャンバーの内部圧力を100Paとする。さらに、0.1W/cm2のRF電力を120秒間印加してプラズマ処理を行う。そのことにより、ゲート絶縁膜42の開口部24から露出している酸化物半導体膜35にドレイン部画素電極22が形成される。このとき、ドレイン電極39の側部40における厚みが、このドレイン電極39の側方へ向かうに連れて小さく形成されているため、当該側部40の下方における酸化物半導体膜35の一部を、ドレイン部画素電極22と共に低抵抗化処理することができる。そのため、ドレイン電極39の側部40とドレイン部画素電極22とを電気的に接続することができる。ゲート部36の形成工程次に、図1に示すように、酸化物半導体膜35上にゲート部36を形成する。ゲート部36は、例えば上記ドレイン電極39等と同じ金属膜をゲート絶縁膜42の表面に成膜した後に、これをフォトリソグラフィ及びエッチングを行うことによって形成する。こうして、TFT30を製造する。その後、上記TFT30が形成された絶縁性基板21上に保護絶縁膜不図示や配向膜不図示を形成することにより、TFT基板11を製造する。一方、透明な絶縁性基板にITO等からなる共通電極、カラーフィルタ及び配向膜等を形成して対向基板12を別途製造する。続いて、TFT基板11又は対向基板12にシール部材14を枠状に描画し、そのシール部材14の内側に液晶材料を滴下して供給した後に、これらのTFT基板11及び対向基板12を互いに貼り合わせることにより、液晶表示パネル10を製造する。その後、液晶表示パネル10の背面側にバックライトユニット20を配置した状態で、これら液晶表示パネル10及びバックライトユニット20をケーシング不図示の内部に収容することによって、液晶表示装置1を製造する。-実施形態1の効果-したがって、この実施形態1によると、チャネル部34とドレイン部画素電極22との間に中間領域37を設けることにより、当該チャネル部34とドレイン部画素電極22とが直接に隣接しないようにし、その中間領域37が低抵抗化処理されないように当該中間領域37を覆うドレイン電極39を設けるようにしたので、ドレイン部画素電極22に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部34への回り込みを防止して、チャネル部34の実効のL長を一定に維持することができる。その結果、酸化物半導体膜35を用いることによりTFT30の電子移動度を高めると共にオフリーク電流を低減することができ、しかも、チャネル部34の実効のL長を一定に維持できるためにTFT30の特性を大幅に安定化させることができる。さらに、ドレイン電極39の側部40を、当該ドレイン電極39の側方へ向かうに連れてその厚みが小さくなるように傾斜状に形成したので、当該側部40の下方における酸化物半導体膜35の一部を、ドレイン部画素電極22と共に低抵抗化処理することができる。そのため、ドレイン電極39の側部40とドレイン部画素電極22とを確実に電気的接続することができる。《発明の実施形態2》図14は、本発明の実施形態2を示している。図14は、本実施形態2のエッチングされるドレイン電極39の側部40を拡大して示す断面図である。尚、以降の各実施形態では、図1~図13と同じ部分については同じ符号を付して、その詳細な説明を省略する。本実施形態2は、上記実施形態1に対してドレイン電極39の側部40を形成する方法が異なっている。すなわち、本実施形態2では、ソース電極38及びドレイン電極39の形成工程において、導電性材料層33の表面にフォトレジスト45を形成した後に、上記導電性材料層33をドライエッチングする。そのことにより、図13に示すように、ソース電極38及びドレイン電極39を形成する。このとき、酸素を含むエッチングガスを用いることにより、フォトレジスト45を酸化させて徐々に除去しながら、上記導電性材料層33をドライエッチングする。そのことによって、ドレイン電極39の側部40を、当該ドレイン電極39の側方へ向かうに連れてドレイン電極39の厚みが徐々に小さくなるように傾斜状に形成する。また、ソース電極38の側部40についても、同様に傾斜状に形成する。したがって、この実施形態2によっても、上記実施形態1と同様に、チャネル部34とドレイン部画素電極22とが直接に隣接しないようにしたので、低抵抗化処理のチャネル部34への回り込みを防止して、チャネル部34の実効のL長を一定に維持することができる。その結果、TFT30の特性を好適に安定化できることとなる。さらに、ドレイン電極39の側部40を傾斜状に形成したので、その側部40の下方における酸化物半導体膜35の一部を低抵抗化処理して、ドレイン電極39の側部40とドレイン部画素電極22とを確実に電気的接続することができる。《発明の実施形態3》図15は、本発明の実施形態3を示している。図15は、本実施形態3のエッチングされるドレイン電極39の側部40を拡大して示す断面図である。上記実施形態1では、ドレイン電極39及びソース電極38の側部40を傾斜状に形成したのに対し、本実施形態3は、上記側部40を段差状に形成した点で相違している。すなわち、本実施形態3におけるドレイン電極39及びソース電極38は、第1導電層61及び第2導電層62によって構成されている。第1導電層61及び第2導電層62は、上記実施形態1における導電性材料層33と同様に、例えば、Ti、Al、Mo、Cu、Ta、若しくはW、又はこれらの窒化物等によって構成することが可能である。第1導電層61は酸化物半導体膜35の表面に形成され、第2導電層62は第1導電層61の表面に積層されると共に第1導電層61よりも小さい面積で形成されている。そのことにより、ドレイン電極39の側部40厚みは、当該ドレイン電極39の側方へ向かって小さくなるように形成されている。そして、本実施形態では、ソース電極38及びドレイン電極39の形成工程において、複数の導電性材料層33を酸化物半導体膜35上に積層し、各導電性材料層33のエッチング速度を制御することによって、ソース電極38及びドレイン電極39の側部40を、その厚みが当該ソース電極38又はドレイン電極39の側方へ向かって小さくなるように形成する。したがって、この実施形態3によっても、上記実施形態1と同様に、チャネル部34とドレイン部画素電極22とが直接に隣接しないようにして、低抵抗化処理のチャネル部34への回り込みを防止するようにしたので、チャネル部34の実効のL長を一定に維持することができ、TFT30の特性を安定化させることができる。さらに、ドレイン電極39の側部40の厚みをその側方に向かって小さくなるように形成したので、その側部40の下方における酸化物半導体膜35の一部を低抵抗化処理して、ドレイン電極39の側部40とドレイン部画素電極22とを確実に電気的接続することができる。《発明の実施形態4》図16及び図17は、本発明の実施形態4を示している。図16は、本実施形態4におけるTFT基板11の一部を拡大して示す平面図である。図17は、図16におけるXVII-XVII線断面図である。上記実施形態1では、補助容量50をゲート配線17に形成された容量電極51とドレイン電極39とによって構成したのに対し、本実施形態4では、補助容量50を、ゲート配線17とは別個独立の補助容量配線71を設けて形成したものである。本実施形態におけるTFT基板11は、上記実施形態1と同様に、酸化物半導体膜35を有するTFT30を備えている。さらに、TFT基板11には、図16に示すようにゲート配線17と平行に延びる補助容量配線71と、図17に示すようにゲート絶縁膜42を介して補助容量配線71に対向する容量電極72とが形成されている。補助容量配線71は、ゲート配線17と同じ材料によって構成されている。一方、容量電極72は、ソース配線16と同じ材料によって構成されている。容量電極72は、ドレイン電極39と同様の構成を有している。すなわち、容量電極72の側部40の厚みは、容量電極72の側方へ向かうに連れて小さくなるように傾斜状に形成されている。そして、容量電極72は、その側部40において画素電極ドレイン部22に電気的に接続されている。こうして、画素15に形成される液晶容量を補助容量50によって一定に維持するようになっている。したがって、この実施形態4によっても、上記実施形態1と同様に、TFT30におけるチャネル部34の実効のL長を一定に維持することができ、TFT30の特性を安定化させることができる。さらに、ドレイン電極39及び容量電極72の側部40の厚みをその側方に向かって小さくなるように形成したので、その側部40の下方における酸化物半導体膜35の一部を低抵抗化処理して、ドレイン電極39及び容量電極72の側部40とドレイン部画素電極22とを確実に電気的接続することができる。《その他の実施形態》上記各実施形態では、液晶表示装置及びこれに用いられるTFT基板を例に挙げて説明したが、本発明はこれに限らず、例えば有機EL表示装置等の他の表示装置、及びこれらに用いられるアクティブマトリクス基板についても同様に適用することができる。また、上記各実施形態は適宜組み合わせるようにしてもよい。"