ワード線ディスターブフリー方式の電流磁場型磁気メモリ装置であって、磁気抵抗効果型の記憶素子と、磁化容易軸方向に磁界を誘起する第1の書込電流を流すための第1の書込み線と、磁化困難軸方向に磁界を誘起する第2の書込電流を流すための第2の書込み線と、半選択メモリセルの書き戻し時において、前記第1の書込電流と前記第2の書込電流の立ち上げおよび立ち下げを制御する制御部とを備え、前記制御部は、前記第2の書込電流の値が最大値である時間内において、前記第1の書込電流の値が最大値を維持するように制御する、電流磁場型磁気メモリ装置。しかしながら、特許文献2の方法では、動作速度が低下し、消費電力が増加するという問題がある。すなわち、特許文献2には、パルス幅の範囲が01100nsと記載されているが、あまりにパルス幅が短いとBL電流とWL電流のピーク値をオーバーラップさせる時間を制御することが困難となり、オーバーラップしないことによる書き損じが発生しやすい。したがって制御できる程度のパルス幅で動作させると、複数個パルスを発生させる分、速度の低下を招くとともに、追加パルス分の電力を消費する。また、特許文献3の方法では、パルス立ち上げ開始時間に関して|trBL-trWL|≦10thalfの範囲に属せば、互いに異なっていても構わないと記載されているが、ピーク値に達する時間に関する記載がない。このため、上記条件内で偶然BL電流が先に、WL電流が後にピークを迎えると書き損じ確率は低減できるものの、逆になると書き損じ確率が増加する。本発明では上記の範囲に入る必要はない。それゆえに、本発明の目的は、動作速度を下げずに、かつ電力消費を少なくして、書き損じが少ない電流磁場型磁気メモリ装置を提供することである。本発明の一実施形態は、ワード線ディスターブフリー方式の電流磁場型磁気メモリ装置であって、磁気抵抗効果型の記憶素子と、磁化容易軸方向に磁界を誘起する第1の書込電流を流すための第1の書込み線と、磁化困難軸方向に磁界を誘起する第2の書込電流を流すための第2の書込み線と、半選択メモリセルの書き戻し時において、第1の書込電流と第2の書込電流の立ち上げおよび立ち下げを制御する制御部とを備え、制御部は、第2の書込電流の値が最大値である時間内において、第1の書込電流の値が最大値を維持するように制御する。本発明の一実施形態によれば、動作速度を下げずに、かつ電力消費を少なくして、書き損じが少なくすることができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]図1に、第1の実施形態の電流磁場型磁気メモリ装置の構成を示す。この電流磁場型磁気メモリ装置は、特にワード線ディスターブフリー方式の電流磁場型磁気メモリ装置である。この電流磁場型磁気メモリ装置4は、行列状に配置された複数のメモリセルM1、M2、と、ビット線BL1、BL2、と、ワード線WL1、WL2、と、制御回路2とを備える。ビット線BL第1の書込み線は、磁化容易軸方向に磁場を誘起するために使用するデータ書き込み用配線である。ワード線WL第2の書込み線は、磁化困難軸方向に磁場を誘起するために使用するデータ書き込み用配線である。メモリ素子を選択する際に使用するワード線WLもしくはビット線BLに連なる、選択したいメモリ素子以外のメモリ素子である非選択セルを特に半選択セルと呼ぶことにする。半選択セルには、データが書込まれないことが必要であるが、誤って書込まれる場合がある。半選択セルに誤ってデータが書込まれることをディスターブを受けるという。ワード線ディスターブフリー方式について説明する。ワード線ディスターブフリー方式では、まず、メモリアレイ中の選択したい素子と同一のワード線WLに連なる半選択セル全てのデータを一旦読出すこれをプレリードという。この後、ワード線WLに書き込み電流を印加し、選択セルにはデータが書き換わる方向に、半選択セルにはデータが書き換わらない方向にビット線電流を印加する。ビット線の電流方向を決める際に、最初に読み出しておいたデータを使用する。これにより、書き込みに使用するワード線WLに連なる全てのセルは原理的に誤書き込みがされない。したがって、この方式の特徴は、書き込み前に必ず電流印加する配線上の全てのセルのデータを読み出すことである。メモリセルMiは、磁気抵抗効果型の記憶素子メモリ素子である。メモリセルMiは、ビットともいう。メモリセルMiは、電気抵抗変化を示すトンネル絶縁膜層の上下を磁性体から成る磁化自由層と磁化固定層で挟む構造をしている。磁化固定層の磁化方向は電流を印加しても変化せず、自由層磁化方向が変化する。磁気抵抗効果型の記憶素子であるメモリセルMiは、固定層と自由層の磁化方向が平行となる場合と反平行となる場合で読み出したときの抵抗が異なることを利用したメモリである。ワード線WLiには、磁化容易軸方向に磁界を誘起する第1の書込電流BL電流が流れる。ビット線BLiには、磁化困難軸方向に磁界を誘起する第2の書込電流WL電流が流れる。制御回路2は、半選択メモリセルの書き戻し時において、BL電流とWL電流の立ち上げおよび立ち下げを制御する。具体的には、制御回路2は、半選択メモリセルの書き戻し時において、BL電流をピークまで立ち上げ、その後WL電流をピークに立ち上げ、その後WL電流をピークから立ち下げ、その後BL電流をピークから立ち下げる。従来の書き戻し図2は、従来の書き戻しの動作を表わす図である。図2のBL電流において、実線と破線は電流を双方向正負両方向に印加できることを示している。まず、t1において、WL電流を立ち上げる。次に、t2において、WL電流が最大値ピークに達する。WL電流は、この最大値をt5まで維持する。次に、t3において、BL電流を立ち上げる。次に、t4において、BL電流が最大値ピークに達する。BL電流は、この最大値をt7まで維持する。次に、t5において、WL電流を立ち下げる。次に、t6において、WL電流が最小値0に達する。次に、t7において、BL電流を立ち下げる。次に、t8において、BL電流が最小値0に達する。第1の実施形態の書き戻し図3は、第1の実施形態の書き戻しの動作を表わす図である。まず、t1において、制御回路2は、BL電流を立ち上げる。次に、t2において、BL電流が最大値ピークに達する。制御回路2は、t7まで、BL電流の値を最大値で維持させる。次に、t3において、制御回路2は、WL電流を立ち上げる。次に、t4において、WL電流が最大値ピークに達する。制御回路2は、t5まで、WL電流の値を最大値で維持させる。次に、t5において、制御回路2は、WL電流を立ち下げる。次に、t6において、WL電流が最小値0に達する。次に、t7において、制御回路2は、BL電流を立ち下げる。次に、t8において、BL電流が最小値0に達する。上記のタイミングにおいて、BLピーク電流が単独印加される期間が設けられており、WLピーク電流が単独印加される期間が設けられてない点が特徴である。第1の実施形態の書き戻しの効果第1の実施形態の書き戻しは、以下の2つの効果を有する。1WL電流に対するディスターブ耐性の向上WL電流が印加されている全ての時間において、BLピーク電流が印加されているため、実効的にWL電流に対するディスターブ耐性が向上する。このため、書き損じ確率が大幅に減少する。図4aは、熱揺らぎの状態を表わす図である。図4bは、熱揺らぎが起こる頻度を説明するための図である。図4bに示すように、特に高い発生頻度は、たとえば、保障期間が10年の場合には、書き損じ確率は、1016より大きくなる。図5aは、従来の自由層磁化//WL成分WL方向に平行な自由層の磁化成分を表わす図である。図5bは、第1の実施形態の自由層磁化//WL成分自由層磁化のWLに平行な成分を表わす図である。図5bでは、上記成分が書き損じ発生頻度の高い領域に入らない。たとえば、保障期間が10年の場合には、書き損じ確率は、1016よりも小さくなる。2WL電流のオーバーシュートによるディスターブ耐性の向上WL電流のオーバーシュートによるWL電流単独印加時のディスターブ耐性の劣化を緩和できる。図6aは、オーバーシュートによって自由層磁化ワード線に平行な成分が変動する様子を表わす図である。図6bは、印加した電流パルスによってオーバーシュートが発生する様子を示す図である。//BL付近BLに平行な方向に向いた自由層磁化方向を瞬間的に変動させる。つまり、歳差運動を増幅させるため、誤書き換え領域に磁化方向が向きやすくなる。図7aは、オーバーシュートがない場合を表わす図である。図7bは、オーバーシュートがある場合を表わす図である。オーバーシュートが及ぼす磁化の変動は従来動作と同じである、そのため影響度を完全にゼロにすることは不可能である。ただし、オーバーシュートを受ける直前の磁化傾きが従来動作より緩やかであるため、オーバーシュートを受けた後も誤書き換え領域に入りづらくなるという特徴がある。電流にオーバーシュートが発生すると、自由層磁化が書き損じ頻度の高い領域に入る可能性が高くなる。しかし、本実施形態の動作を行うと、あらかじめ書き損じ頻度のより低い状態へ自由層磁化を変化させてやることができる。したがって、オーバーシュートが発生しても書き損じ頻度の高い状態になる確率が減少する。[第2の実施形態]第2の実施形態は、第1の実施形態と書き戻しの動作が異なる。第1の実施形態の書き戻しまず、比較のために、第1の実施形態の書き戻しの動作を説明する。図8aは、第1の実施形態の書き戻しの動作を表わす図である。t1≦t<t2において、BL電流のみが印加される。t2≦t≦t3において、WL電流とBL電流が印加される。t3<t≦t4において、BL電流のみが印加される。第2の実施形態の書き戻し図8bは、第2の実施形態の書き戻し動作を表わす図である。t1≦t<t2において、BL電流のみが印加される。t2≦t≦t4′において、WL電流とBL電流が印加される。t4′<t≦t5において、BL電流のみが印加される。第2の実施形態と第1の実施形態とは、以下の点で相違する。1t4′-t2<t3-t2である。つまり、第2の実施形態では、WL電流値が固定される時間が、第1の実施形態よりも短くなる。図7bの例では、WL電流値が固定される時間は、ゼロである。2t3′-t2の時間は、およそ1nsec以上である。ただし、この時間は、自由層材料の減衰定数に依存する。3t4′-t3の時間は、およそ1nsec以上である。ただし、この時間は、自由層材料の減衰定数に依存する。4t5-t1<t4-t1である。つまり、第2の実施形態では、BL電流が印加される時間が、第1の実施形態よりも短い。効果第2の実施形態は、第1の実施形態の効果に加えて、さらに、書き込み時の消費電力を低減できるという効果を有する。図7bの例では、WL電流値が固定される時間は、ゼロとしたが、このときにWL電力が最も低減できる。一般に、少なくともWL電流パルス幅を短くした分だけBL電流パルス幅を短くできる。すなわち、×図10は、第4の実施形態の書き戻しの動作を表わす図である。まず、t1において、制御回路2は、WL電流を立ち上げる。次に、t2において、制御回路2は、BL電流を立ち上げる。次に、t3において、BL電流が最大値ピークに達する。制御回路2は、t7まで、BL電流の値を最大値で維持させる。次に、t4において、WL電流が最大値ピークに達する。制御回路2は、t5まで、WL電流の値を最大値で維持させる。次に、t5において、制御回路2は、WL電流を立ち下げる。次に、t6において、WL電流が最小値0に達する。次に、t7において、制御回路2は、BL電流を立ち下げる。次に、t8において、BL電流が最小値0に達する。[第5の実施形態]第5の実施形態の書き戻し図11は、第5の実施形態の書き戻しの動作を表わす図である。まず、t1において、制御回路2は、BL電流を立ち上げる。次に、t2において、BL電流が最大値ピークに達する。制御回路2は、t6まで、BL電流の値を最大値で維持させる。次に、t3において、制御回路2は、WL電流を立ち上げる。次に、t4において、WL電流が最大値ピークに達する。制御回路2は、t5まで、WL電流の値を最大値で維持させる。次に、t5において、制御回路2は、WL電流を立ち下げる。次に、t6において、制御回路2は、BL電流を立ち下げる。次に、t7において、WL電流が最小値0に達する。次に、t8において、BL電流が最小値0に達する。第1~第5の実施形態で説明した制御回路2によるBL電流とWL電流の立ち上げおよび立ち下げ方法を一般化すると、制御回路は、第2の書込電流WL電流の値が最大値である時間内において、第1の書込電流BL電流の値が最大値を維持するように制御しているといえる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。