アナログ入力信号をデジタル出力信号に変換する変換器において、前記アナログ入力信号を受信するアナログ入力端子と、前記アナログ入力端子に接続された冗長符号桁RSD段とを有し、前記RSD段は、前記アナログ入力端子で該アナログ入力信号を受信し、第1クロックサイクルの前半の間に前記アナログ入力信号から第1ビット数のデジタル出力を生成し、第1クロックサイクルの後半の間に前記アナログ入力端子において前記アナログ入力信号の残留フィードバック信号を供給し、第2クロックサイクルの前半の間に前記残留フィードバック信号から前記第1ビット数より少ない第2ビット数のデジタル出力を生成し、当該変換器は前記デジタル出力を受けるデジタル部分を有し、前記デジタル部分は、前記第1ビット数及び前記第2ビット数についてデジタルアライメント及び修正を実行し、前記デジタル出力信号を生成する、変換器。請求項1に記載の変換器において、前記RSD段は、前記残留フィードバック信号を供給する乗算型アナログ-デジタル変換器MDACと、前記アナログ入力信号に基づいて前記第1ビット数を生成し、かつ前記残留フィードバック信号に基づいて前記第2ビット数を生成する補助アナログ-デジタル変換器sub-ADCとを含む、変換器。請求項2に記載の変換器において、前記sub-ADCは、前記アナログ入力端子に接続され、前記残留フィードバック信号を複数の所定電圧と比較する複数の比較器と、前記複数の比較器に接続され、少なくとも前記複数の比較器の内の第1セットからの出力に基づいて前記第1ビット数を生成し、かつ少なくとも前記複数の比較器の内の第2セットからの出力に基づいて前記第2ビット数を生成するロジック回路とを含み、前記比較器の前記第2セットは前記比較器の前記第1セットのサブセットである、変換器。請求項3に記載の変換器において、前記MDACは、前記残留フィードバック信号を供給する演算増幅器op-ampと、第1ノードに接続された第1キャパシターと、前記第1ノードに接続された第2キャパシターと、第2ノードに接続された第3キャパシターと、前記第2ノードに接続された第4キャパシターと、前記op-amp及び前記第1ノードの間に接続された第1スイッチと、前記op-amp及び前記第2ノードの間に接続された第2スイッチとを含む変換器。請求項4に記載の変換器において、前記MDACは、前記第1ノードと前期第2ノードとの間に接続された第3スイッチをさらに含む、変換器。請求項1に記載の変換器であって、前記RSD段は、前記第2クロックサイクルの後半の間に前記第2ビット数に等しい第3ビット数を生成する、変換器。請求項6に記載の変換器であって、前記第1ビット数は3であり、前記第2ビット数は2である、変換器。循環型冗長符号桁RSD方式のアナログ-デジタルA/D変換器において、アナログ入力信号を受信する入力端子と、前記入力端子及び第1ノードの間に接続され、前記アナログ入力信号を前記第1ノードに与える第1スイッチと、前記第1ノード及び第2ノードの間に接続され、残留電圧フィードバック信号を前記第1ノードに与える第2スイッチであって、該第2スイッチが開放されると前記第1スイッチは閉じられ、前記第1スイッチが開放されると前記第2スイッチは閉じられる、第2スイッチと、前記第2ノードに接続された出力端子を有し、前記残留電圧フィードバック信号を生成して前記第2ノードに与える演算増幅器と、複数の比較器であって、該比較器の各々は前記第1ノード及び出力に接続された第1入力を有し、該比較器の各々は、前記アナログ入力信号及び前記残留電圧フィードバック信号の中から選択したものと所定電圧信号とを比較する、複数の比較器と、前記比較器の出力に接続されたロジック回路であって、A/D変換の第1クロック位相の間に第1のデジタル出力信号を生成し、かつ前記A/D変換の第2クロック位相の間に第2デジタル出力信号を生成し、前記第1のデジタル出力信号は前記複数の比較器の内の第1セットの出力に基づいており、前記第2のデジタル出力信号は前記複数の比較器の内の第2セットの出力に基づいている、ロジック回路とを含むRSD方式のA/D変換器。請求項8に記載のRSD方式のA/D変換器において、前記第1のデジタル出力信号は3つのデジタルビットを含み、前記第2のデジタル出力信号は2つのビットを含む、RSD方式のA/D変換器。請求項9に記載の循環型RSD方式のA/D変換器であって、前記第2クロック位相は前記第1クロック位相の後に続くものであり、前記第1クロック位相と前記第2クロック位相の間に少なくとも一つの介在するクロック位相がある、RSD方式のA/D変換器。請求項9に記載の循環型RSD方式のA/D変換器において、前記比較器の前記第2セットは前記比較器の前記第1セットのサブセットである、RSD方式のA/D変換器。請求項8に記載の循環型RSD方式のA/D変換器において、前記第1のデジタル出力信号は3つのデジタルビットを含み、前記第2のデジタル出力信号は2つのデジタルビットを含む、RSD方式のA/D変換器。請求項13に記載の循環型RSD方式のA/D変換器であって、前記A/D変換のクロックサイクルは前記第1クロック位相及び前記第2クロック位相から成る、RSD方式のA/D変換器。複数のクロックサイクルの間にアナログ-デジタルA/D変換器の冗長符号桁RSD段を使用して、アナログ入力信号を複数のデジタルビットに変換する方法において、前記アナログ入力信号を受信するステップと、1つのクロックサイクルの間に、第1分解能で第1ビット数の複数デジタルビットを生成し、別の1つのクロックサイクルの間に、第2分解能で第2ビット数の複数デジタルビットを生成するステップとを含む方法。請求項14に記載の方法であって、1つのクロックサイクルの間に、第1分解能で第1ビット数の複数デジタルビットを生成し、別の1つのクロックサイクルの間に、第2分解能で第2ビット数の複数デジタルビットを生成する前記ステップが、第1クロックサイクルの前半の間に前記アナログ入力信号から前記第1ビット数のデジタルビットを生成するステップと、前記第1クロックサイクルの後半の間に前記アナログ入力信号から第1残留電圧を生成するステップと、第2クロックサイクルの前半の間に前記第1残留電圧から前記第2ビット数のデジタルビットを生成するステップとを有する、方法。請求項14に記載の方法であって、前記第1分解能は少なくとも2.5ビットであり、前記第2分解能は前記第1分解能よりも少ない、方法。請求項16に記載の方法であって、前記第2分解能は1.5ビットである、方法。前記第2クロックサイクルの前半は、前記第1クロックサイクルの後半の後に続く、請求項15に記載の方法。請求項15に記載方法において、前記第2クロックサイクルの後半の間に、前記第1残留電圧から第2残留電圧を生成するステップをさらに含む方法。請求項19に記載方法において、前記第2クロックサイクルの後半の間に、前記第2残留電圧から前記第2分解能で第3ビット数のデジタルビットを生成するステップをさらに含む方法。必要な分解能を達成しながらより低い電力を達成する引き続く要望がある。従って、電力をさらに低減するのは望ましい。従って、必要な分解能を達成しながらより低電力を達成する必要がある。一実施例による変換器は、アナログ入力信号をデジタル出力信号に変換する変換器において、前記アナログ入力信号を受信するアナログ入力端子と、前記アナログ入力端子に接続された冗長符号桁RSD段とを有し、前記RSD段は、前記アナログ入力端子で該アナログ入力信号を受信し、第1クロックサイクルの前半の間に前記アナログ入力信号から第1ビット数のデジタル出力を生成し、第1クロックサイクルの後半の間に前記アナログ入力端子において前記アナログ入力信号の残留フィードバック信号を供給し、第2クロックサイクルの前半の間に前記残留フィードバック信号から前記第1ビット数より少ない第2ビット数のデジタル出力を生成し、当該変換器は前記デジタル出力を受けるデジタル部分を有し、前記デジタル部分は、前記第1ビット数及び前記第2ビット数についてデジタルアライメント及び修正を実行し、前記デジタル出力信号を生成する、変換器である。以下の詳細な説明は、単に代表形態及び関連図を示すものであり、本発明の全ての可能な実施形態を規定するものではない。又、先の技術分野、背景、要約、又は以降の詳細な説明で紹介する理論の表現又は示唆に制約されることを意図するものでもない。異なる実施形態によって同一または同等機能を達成できることを理解されたい。第1、第2などの用語が、様々な要素、構成要素、領域、層、および/またはセクションについて述べるために本明細書で使用される可能性があるが、これらの要素、構成要素、領域、層、および/またはセクションは、これらの用語によって限定されるべきでない。さらに、含むおよび/または含んでいるという用語は、本明細書において使用される場合、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明記するが、1つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を除外しないことも理解されるであろう。図1は、一段RSD方式のA/D変換器の概略ブロック図を示す。A/D変換器200は単一多ビット/単一ビットRSD段210、デジタル部分220を含む。デジタル部分220はアライメントと同時化ブロック230、修正ブロック240を有する。アナログ入力信号すなわち電圧205は第1スイッチ212によって単一多ビット/単一ビットRSD段210の入力に供給する。RSD段210はデジタル出力信号をデジタル部分220に供給する。RSD段210も、第1スイッチ212によってRSD段の入力に供給する残竜電圧信号VRを生成する。第1スイッチ212は第1サイクルで閉じられ、アナログ入力信号205を受信し、第1スイッチ212はその後にアナログ信号をデジタル信号に完全変換するまでのサイクルの残りの数の間開けられている。比較器のような介在回路機構がないようにRSD段210のフィードバックループはRSD段出力から第1スイッチ212へ直接的に接続されるのは好ましい。アナログ入力信号をデジタル出力信号のA/D変換工程を完了するようにサイクルの数はデジタル出力信号のビットの数に依存する。RSD段210から出力したデジタルビットはデジタル部分220へ送信し、ここで、標準フォーマットバイナリ出力コードを送信するように出力したデジタルビットが整合され、同期化され、組み合わせる。図1の設計は、総合キャパシタンス、面積、電力の実質的な低減ができる。なぜなら、本発明の代表的実施形態によって、単一多ビット/単一ビットはA/D変換工程の第1クロック位相時に少なくとも2.5ビットの分解能を有するように初期的に構成し、その後に、A/D変換工程の後のクロック位相のときに、1.5ビットの分解能を有するように再構成される。図2は、図1の単一多ビット/単一ビットRSD段の代表的実施形態300の概略ブロック図を示す。RSD段300は入力端子205を含み、入力端子205でアナログ入力信号VINが適用される及び使用された第1スイッチ305がアナログ入力信号VINをノード307に選択的に適用する。RSD段300も、残留電圧フィードバック信号VRをノード307に選択的に適用するために使用されたフィードバックスイッチ315を含む。RSD段300は、それぞれの第1、第2、第3、第4、第5、第6、比較器302、304、306、308、310、312をさらに含む。RSD段は六つの比較器を有するので、2.5ビットの最大分解能が達成可能がある。図3示す六つの比較器構成が好ましいが、代替実施形態は六つより多くの比較器を有しても良い。つまり、代替実施形態は2.5ビットより高い分解能が達成可能がある。各比較器302、304、306、308、310、312は、ノード307に接続された陽極入力端子を有する。フィードバックスイッチ315及び第1スイッチ305の状態によって、比較器302、304、306、308、310、312の陽極入力端子はアナログ入力信号または残留電圧フィードバック信号を受信しても良い。すなわち、選択されたアナログ入力信号または残留電圧フィードバック信号は、スイッチ305、315の使用を介して第1至第6比較器302、304、306、308、310、312の陽極入力端子に入力する。図2示すように、残留電圧フィードバック信号VRは、直接フィードバック信号経路を介して比較器302、304、306、308、310、312に供給するのは好ましいすなわち、サンプル/ホールド回路のような介在回路機構がない。各比較器302、304、306、308、310、312も、それぞれの第1、第2、第3、第4、第5、第6所定電圧信号すなわち、VREF1、VREF2、VREF3、VREF4、VREF5、VREF6を受信する陰極入力端子を有する。比較器出力信号を生成するように各第1、第2、第3、第4、第5、第6比較器302、304、306、308、310、312が、比較器出力信号を生成するようにそれぞれの比較器の入力端子に適用された信号を比較する。代表的実施形態に従って、RSD段300は、順番的クロック位相を渡ってアナログ入力信号のA/D変換工程を実行する間に、各クロック位相において所定電圧信号すなわち、VREF1、VREF2、VREF3、VREF4、VREF5、VREF6の値を選択的に変化できるように構成される。例えば、アナログーデジタル変換工程の第1クロック位相の間に、第1、第2、第3、第4、第5、第6の各所定電圧信号VREF1、VREF2、VREF3、VREF4、VREF5、VREF6は独特な値に設定できる。アナログーデジタル変換工程の第2kロック位相及びその後のクロック位相の間に、いくつかまたは全ての第1、第2、第3、第4、第5、第6の各所定電圧信号VREF1、VREF2、VREF3、VREF4、VREF5、VREF6は直前クロック位相に対して異なる値を有するように変化しても良い。代表的実施形態に従って、第1クロック位相後にA/D変換工程のクロック位相の間に、RSD段300は全てよりも少ない比較器302、304、306、308、310、312の出力を使用する。つまり、第1クロック位相後のクロック位相において、多ビット/単一ビットRSD段300から達成した分解能は第1クロック位相の分解能に比較的に低減される。代表的実施形態のアスペクトは以下により詳細に説明する。第1、第2、第3、第4、第5、第6比較器302、304、306、308、310、312の出力がロジック回路320に接続する。A/D変換工程のクロック位相の間に、ロジック回路320は、残留電圧フィードバック信号またはアナログ入力信号のいずれの選択された一つを代表するデジタル出力信号を生成可能がある。代表的実施形態では、A/D変換工程のクロック位相の間に、比較器302、304、306、308、310、312の出力に基いてロジック回路320がデジタル出力信号として三つの生のデジタルビットD0、D1、D2を生成する。代表的実施形態では、全てよりも少ない比較器302、304、306、308、310、312の出力に基いてロジック回路320がデジタル出力信号として二つの生のデジタルビットD0、D1を生成する。本発明の好ましい実施形態では、A/D変換工程の第1クロック位相の間に、三つのデジタルビットD0、D1、D2を生成される。A/D変換工程のいずれのクロック位相の間に生成されたデジタルビットはデジタル部分220で整合され、同期化され、その後にA/D変換工程の他のクロック位相からのデジタルビットと組み合わせて、フォーマットされたバイナリ出力コードを形成する。A/D変換工程のクロック位相の間に、比較器302、304、306、308、310、312から少なくとも二つの出力に基いてロジック回路320は高スイッチ制御信号333、中スイッチ制御信号353、低スイッチ制御信号343を生成できる。多ビット/単一ビットRSD段300は、プログラム制御可能ゲイン/加算要素325を追加的含む。プログラム制御可能ゲイン/加算要素325が残留フィードバック信号VRを生成する。プログラム制御可能ゲイン/加算要素325に関連する実際伝達関数はデザインに依存するが、一般に、残留電圧フィードバック信号VRは二つの積の加算として考えても良い。A/D変換器の特定クロック位相に依存して、第1積はアナログ入力信号または残留電圧フィードバック信号の直前生成された値を第1ゲイン率に掛ける。第2積は基準電圧VREFP、VREFM、またはゼロの選択された一つを第2ゲイン率に掛ける。フィードバックスイッチ315は、比較器302、304、306、308、310、312及びプログラム制御可能ゲイン/加算要素325の入力として残留フィードバック信号を選択するために設けられる。フィードバックスイッチ315は、ノード307とプログラム制御可能ゲイン/加算要素325の出力との間に配置される。フィードバックスイッチ315が閉じられた時、残留電圧フィードバック信号がプログラム制御可能ゲイン/加算要素325及び比較器302、305、306、308、310、312に入力するように第1スイッチ305を開く。上述説明したように、第1スイッチ305は第1クロックサイクルの時に閉じられ、第1スイッチ305はアナログ入力信号を変換するために後のサイクルで開く。図3、4は、代表的実施形態に従って、図3の多ビット/単一ビットRSD段300をより詳細に示す概略回路図である。図3は、代表的実施形態に従ってsub-ADC400を示し、図4は、乗算型アナログ-デジタル変換器MDACと呼ばれるゲイン/加算要素325をより詳細に示す。図2示す多ビット/単一ビットRSD段300は図3のsub-ADC400及び図4のMDAC325と共に実行しても良い。図3を参考すると、sub-ADC400は、アナログ入力信号VINを受信する入力端子205を含む。第1スイッチ305は、入力端子205と第1ノード405との間に配置される。第1スイッチが閉じられた時、第1スイッチ305がアナログ入力信号を第1ノード405に選択的に適用するように作動できる。フィードバックスイッチ315は、第1ノード405と第2ノード410との間に配置される。フィードバック315が閉じられた時、フィードバック315は残留電圧フィードバック信号VRを第1ノード405に選択的に適用するように作動できる。上述説明したように、第1スイッチ305が閉じられた時、フィードバックスイッチ315が開けられて、第1スイッチ305が開らけた時、フィードバックスイッチ315が閉じられる。A/D変換工程の第1クロック位相の間に、第1スイッチ305が閉じて、A/D変換工程の後のクロック位相の間に、フィ-ドバックスイッチ315が閉じられる。sub-ADC400はそれぞれの第1、第2、第3、第4、第5、第6、比較器302、304、306、308、310、312をさらに含む。比較器302、304、306、308、310、312の作動は同様に図3で説明した。sub-ADC400がロジック回路320をさらに含む。ロジック回路320は第1至第6比較器302、304、306、308、310、312に接続し、第1至第6比較器302、304、306、308、310、312の出力を受信する。A/D変換工程の第1クロック位相の間に、ロジック回路320は、各第1至第6比較器302、304、306、308、310、312の出力に基いて三つの生のデジタルビットD0、D1、D2を生成する。代表的実施形態に従って、A/D変換工程のその後の一つまたはそれ以上のクロック位相の間に、全てよりも少ない比較器302、304、306、308、310、312の出力に基いてロジック回路320が二つの生のデジタルビットD0、D1を生成する。ロジック回路320も、MDAC325のいくつかのスイッチを制御するために使用された制御信号h、l、mを生成する。これは以下により詳細に説明する。それぞれの制御信号h、l、mは図3の高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号に相当する。図3のプログラム制御可能ゲイン/加算要素325は、図4のMDACの使用によって実行される。図4を参考すると、MDAC325は演算増幅器op-amp555、op-amp606、キャパシター521、523、525、527、581、スイッチ502、504、506、508、512、514、522、524、532、534、536、542、544、546、552、554、556、562、564、572、574、582、584、586、588、590、592、594、601、602、603、604、605を含み、上記全てのスイッチは図4で示すように配置される。完全性のために、図2のプログラム制御可能ゲイン/加算要素325を実行する他のMDACデザインは、当業者より構造的に異なるMDAC325考えるが、それに関わらず、同一の機能を達成する。図4示すスイッチはトランジスタの使用によって実行できる。図4で示す回路接続を説明する。ノード502であるアナログ入力信号は、それぞれのスイッチ502、504、506、508によってノード511、513、515、517に選択的に接続する。ノード503である残留電圧フィードバック信号は、それぞれのスイッチ512、514、522、524によってノード511、513、515、517に選択的に接続する。ノード513、515、517は、それぞれのスイッチ532、534、536によって所定高基準電圧ソースVREFPに選択的に接続する。ノード513、515、517は、それぞれのスイッチ552、554、556に選択接続する。ノード511はスイッチ562によってノード503に選択的に接続する。キャパシタ521はノード517、533との間に接続する。キャパシタ523はノード515、533との間に接続する。キャパシタ525はノード511、531との間に接続する。ノード531はスイッチ590によって所定ゼロ電圧に選択的に接続する。ノード533はスイッチ592によって所定ゼロ電圧に選択的に接続する。ノード531はスイッチ582によってノード533に選択的に接続する。ノード531は、スイッチ564、601、603によってop-amp555またはop-amp606の陰極入力端子に選択的に接続しながら、ノード533はスイッチ574、601、603によってop-amp555またはop-amp606の陰極入力端子に選択的に接続する。ノード515はスイッチ572を通してノード503に選択的に接続する。op-amp555またはop-amp606の陰極入力端子はスイッチ594、601、603によってノード503に選択的に接続する。キャパシタ581は、スイッチ588によってノード503、583との間に選択的に接続する。ノード503はスイッチ602、605によってop-amp555またはop-amp606の出力に選択的に接続する。op-amp606の出力はスイッチ604によってop-amp606の陽極入力端子に接続する。ノード583はスイッチ584によって所定ゼロ電圧に選択的に接続する。代表的実施形態に従って、基準電圧VREFP、VREFM、またはゼロの選択された一つにおいて0、1、2、または3の選択された第2ゲイン率及びアナログ入力信号において4の第1ゲイン率を供給するようにMDAC325はA/D変換工程のクロック位相の間に、作動できる。代表的実施形態に従って、基準電圧VREFP、VREFM、またはゼロの選択された一つにおいて0または1の選択された第2ゲイン率及びアナログ入力信号において2の第1ゲイン率を得られるようにMDAC325はA/D変換工程のその後のクロック位相の間に、作動できる。図4のスイッチ305、315及び図4のMDAC325に含まれたスイッチが多ビット/単一ビットRSD段300の作動を制御する。以下の段落で明確になるように、MDAC325に含まれたいくつかのスイッチは共通クロック信号から得られた制御信号の使用によって制御されるが、他のスイッチはsub-ADC400のロジック回路320生成された高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号によって制御される。代表的実施形態を理解するために重要ではないので、クロック信号から一つまたはいくつかの制御信号に関連する説明はより詳細に説明しない。図4のMDAC325に含まれたスイッチは以下の表1の左コラムに示す。制御信号は表1の右コラムに示す。左コラムに示す各スイッチまたはスイッチの組は右コラムに示すスイッチまたはスイッチの組の状態を決定する制御信号に相当する。スイッチ590、592においてORの表示はORの論理機能を意味する。表1図5は、図4のMDAC325及び図3のsub-ADC400を使用する代表的10ビットA/D変換工程を実行するために使用された制御信号を示す代表的タイミング図である。図6は、クロック信号及び該クロック信号から得られた表1に示した制御信号を示す。図5では、一つのクロックサイクルはクロック信号の隣接した上昇エッジとの間に定義される。クロック位相はクロック信号の各上または下期間である。従って、図6は、十つの順番的クロック位相または五つのクロックサイクルにおいて表IIから制御信号を示す。以下の段落で示す表IIは、図6に示した10個のクロック位相各々の間に図5の信号によって制御されたスイッチの状態を示す。表IIでは、Xは関連したスイッチが閉じたことを指定し、Xがないのはスイッチが閉じたことを指定する。表IIは表1及び図5から得られる。例えば、表1に従って、スイッチ592の状態は論理表現SWVINORSWFB2に基いて制御される。これらの信号は補足物を有する可能であって、補足物は信号名の前にNOTが示す。図5は、制御信号SWVINまたはSWFB2は第1、第4、第6、第8のクロック位相の間に高の論理状態であることを示す。従って、表IIはスイッチ592は第1、第4、第6、第8のクロック位相の間に閉じる。他のスイッチの状態は同様に得られる。従って、表IIが、図5示す十つのクロック位相の間に図4示したスイッチの状態を要約する便利な方法を提供する。表2図6~14は図3のsub-ADC400の構成及び図5を示す制御信号を使用する代表的10ビットA/D変換工程の第1の九つのクロック位相において図4のMDAC326の構成を示す簡略された回路図を示す。図7~15の簡略された回路図は、表IIに要約したように10ビットA/D変換工程の各位相の間にスイッチの状態の使用から得られる。従って、図6は第1クロック位相に相当し、図7は第2クロック位相に相当し、図8は第3クロック位相に相当し、図9~14は同様に第9クロック位相まで。表II示すように第10クロック位相のスイッチは全て開けられて、MDAC325の構成は面白くない構成を結果になるので、第10クロック位相の図が除いた。明確さを上昇するために、図4示すスイッチは図6~14の簡略された回路図で示していなく、特定クロック位相の間に両側に接地したいずれのキャパシタ521、523、525、527、581はそのクロック位相に相当する図で示していない。以下の段略では、図4のMDAC325及び図3のsub-ADC400によって実行された代表的10ビットA/D変換工程はより詳細に説明する。図6は、代表的10ビット変換工程の第1クロック位相の間にsub-ADC400の構成及びMDAC325の構成を示す簡略された回路図である。第1クロック位相の間に、スイッチ601、602、604が閉じられ、スイッチ603、605が開けられて、それによってop-amp555をアクティブにし、op-amp606を減結合することを結果になる。op-ampが減結合された時、電流を使用することを回避するようにop-ampもパワーを落とす。これはバイアスを不可能にすることによって便利的に達成する。第1クロック位相の間に、アナログ入力はMDAC325及びsub-ADC400によってサンプルされ、図1のデジタル部分220へ送信された三つのビットの生のデジタルデータを生成するようにアナログ入力が全ての比較器302、304、306、308、310、312の出力を使用する。第1クロック位相の間に、レセット信号は図4のスイッチ594の近くにアサートされ、op-amp555のリセットを結果になる。他の実施形態に従って、op-amp555はいずれのnビットA/D変換工程において第1クロック位相の間にリセットしても良い。図7は、代表的10ビットA/D変換工程の第2クロック位相の間にsub-ADC400の構成及びMDAC325の構成を示す簡略された回路図である。第2クロック位相の間に、スイッチ601、602、604が閉じられ、スイッチ603、605が開けられ、それによって、op-amp555をアクティブにし、op-amp606を減結合することを結果になる。第2クロック位相の間に、第1クロック位相から完全sub-ADC400の結果に基いてop-amp555が残留電圧フィードバック信号VR1を生成する。上述説明したように、4をアナログ入力信号において第1ゲイン率として使用され、2を所定基準電圧ソースVREFP、REFM、ゼロの選択された一つにおいて第2ゲイン率として使用されることによって、VR1を生成する。キャパシタ521、523、525は、高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号h、l、mに基く所定高基準電圧ソースVREFP、所定中基準電圧ソースVREFM、または所定ゼロ基準電圧ソースに対応する。上述説明したように、高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号h、l、mがMDAC325のスイッチ532、534、536、542、544、546、552、554、556図4の状態を決定する。第2クロック位相の間に、残留電圧フィードバック信号VR1はキャパシタ581でサンプルされた。第2クロック位相の間に、sub-ADC400が一つまたはそれ以上の生のデジタルビットのデジタル出力信号を生成しないことを注意されたい。他の実施形態に従って、いずれnビットA/D変換工程の間に、sub-ADC400がデジタル出力信号を生成しない。図8は、代表的10ビットA/D変換工程の第3クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第3クロック位相の間に、スイッチ601、602、604が開けられて、スイッチ603、605が閉じられ、ソレによってop-amp606をアクティブにし、op-amp555を減結合されることを結果になる。第3クロック位相の間に、第2クロック位相の間にから生成された残留電圧フィードバック信号VR1はキャパシタ525、527でホールドされ、サンプルされ、sub-ADC400の比較器302、304によってサンプルされる。第3クロック位相の間に、第1所定電圧信号VREF1は、第1比較器302の陰極入力端子に適用される所定高電圧VHにしても良い。第3クロック位相の間に、第2所定電圧信号VREF2は第2比較器304の陰極入力端子に適用する所定低電圧VLにしても良い。VH及びVLは電源電圧を限定する可能があるのでVH及びVLの実際電圧値は処理技術の機能である。しかし、一つの代表的実施形態では、VHは約1.5ボルトV、またより好ましくは約1.475V、VLは約1.2V、またより好ましくは1.225Vである。比較器302、304の出力に基づいて、sub-ADC400のロジック回路320は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号h、l、mの新値を生成できる。第3クロック位相の終わりでsub-ADC400も図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。sub-ADC400の二つの比較302、304のみを使用するのでクロック位相の間に、多ビット/単一ビット段300によって達成した分解能は1.5ビットのみことを当業者であるなる理解されたい。第3クロック位相で、分解能の必要は4の関数で減少する。分解能の減少した必要の利点を利用することによって電力を節約するためにop-amp606を使用され、op-amp555を減結合される。より低い電流は、約同一の因数によって分解能を減少する効果を有する。分解能の必要が減少されたので、電力の低減もできる。op-ampを切換することの代替として、最初二つのクロック位相の間に、4の分解能の総合因数があるように約3対1率の分解能を有する二つの増幅器を並列型に接続しても良い。第3クロック位相で、3の因数のop-ampが減結合する。効果は同様であって分解能が4の因数で減少させられ、電流は相当する低減である。期待はop-amp変化は少なくとも約4の因数によってop-amp作動で消費された電力を減少する。op-amp666を有しなくて、第3クロック位相でop-amp555のバイアス電流を変化することは電流の少なくとも4倍を減少する別の可能な方法。図9は、代表的10ビットA/D変換工程の第4クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第4クロック位相の間に、直前第3クロック位相から制御信号h、l、mに基づいてop-amp555が直前残留電圧フィードバック信号VR1から新残留電圧フィードバック信号VR2を生成する。残留電圧フィードバック信号VR2はキャパシタ521、523でホルドされ、サンプルされ、sub-ADC400の比較器306、308によってサンプルされる。第4クロック位相の間に、第3所定電圧信号VREF3は第3比較器306の陰極入力端子に適用する所定高電圧VHにしても良い。第4クロック位相で、第4所定電圧信号VREF4は第4比較器308の陰極入力端子に適用する所定低電圧VLにしても良い。比較器306、308から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号h、l、mにおいて新た値を生成できる。第4クロック位相の終わりで、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。図10は、代表的10ビットA/D変換工程の第5クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第5クロック位相の間に工程、op-amp555は、直前第4クロック位相から制御信号h、l、mに基づいて直前残留電圧フィードバック信号VR2から新残留電圧フィードバック信号VR3を生成する。残留電圧フィ-ドバック信号VR3はキャパシタ525、527でホルドされ、サンプルされ、sub-ADC400の比較器310、312によってサンプルされる。第5クロック位相の間に、第5所定電圧信号VREF5は第5比較器310の陰極電圧端子に適用する所定高電圧VHにしても良い。第5クロック位相の間に、第6所定電圧信号VREF6は第6比較器312の陰極電圧端子に適用する所定低電圧VLにしても良い。比較器310、312から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第5クロック位相の終わりので、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。図11は、代表的10ビットA/D変換工程の第6クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第6クロック位相の間に、op-amp555は、直前第5クロック位相から制御信号h、l、mに基づいて直前残留電圧フィードバック信号VR3から新残留電圧フィードバック信号VR4を生成する。残留電圧フィードバック信号VR4はキャパシタ521、523でホルドされ、サンプルされ、sub-ADC400の比較器302、304によってサンプルされる。第6クロック位相の間に、第1所定電圧信号VREF1は第1比較器302の陰極入力端子に適用する所定高電圧VHにしても良い。第6クロック位相の間に、第2所定電圧信号VREF2は第6比較器304の陰極入力端子に適用する所定低電圧VLにしても良い。比較器302、304から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第6クロック位相の終わりので、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。図12は、代表的10ビットA/D変換工程の第7クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第7クロック位相の間に、op-amp555は、直前第6クロック位相から制御信号h、l、mに基づいて直前残留電圧フィードバック信号VR4から新残留電圧フィードバック信号VR5を生成する。残留電圧フィードバック信号VR3はキャパシタ525、527でホルドされ、サンプルされ、sub-ADC400の比較器306、308によってサンプルされる。第7クロック位相の間に、第3所定電圧信号VREF3は第4比較器304の陰極入力端子に適用する所定高電圧VHにしても良い。第7クロック位相の間に、第4所定電圧信号VREF4は第4比較器308の陰極入力端子に適用する所定低電圧VLにしても良い。比較器306、308から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第6クロック位相の終わりので、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。図13は、代表的10ビットA/D変換工程の第7クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第8クロック位相の間に、op-amp555は、直前第7クロック位相から制御信号h、l、mに基づいて直前残留電圧フィードバック信号VRから新残留電圧フィードバック信号VR6を生成する。残留電圧フィードバック信号VR6はキャパシタ521、523でホルドされ、サンプルされ、sub-ADC400の比較器310、312によってサンプルされる。第8クロック位相の間に、第5所定電圧信号VREF5は第5比較器310の陰極入力端子に適用する所定高電圧VHにしても良い。第8クロック位相の間に、第6所定電圧信号VREF6は第6比較器312の陰極入力端子に適用する所定低電圧VLにしても良い。比較器310、312から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第8クロック位相の終わりので、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。図14は、代表的10ビットA/D変換工程の第7クロック位相の間に、MDAC325の構成及びsub-ADC400の構成を示す簡略された回路図である。第9クロック位相の間に、op-amp555は、直前第8クロック位相から制御信号h、l、mに基づいて直前残留電圧フィードバック信号VR6から新残留電圧フィードバック信号VR7を生成する。残留電圧フィードバック信号VR7はキャパシタ527、525でホルドされ、サンプルされ、sub-ADC400の比較器302、304、306、308によってサンプルされる。第9クロック位相の間に、第1と第3所定電圧信号VREF1、VREF3は第1と第3比較器302、306の陰極入力端子に適用する所定高電圧VHにしても良い。第8クロック位相の間に、第2と第4所定電圧信号VREF2、VREF4は第2と第4比較器304、308の陰極入力端子に適用する所定低電圧VLにしても良い。比較器302、304、306、308から出力信号に基づいて、sub-ADC400は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第9クロック位相の終わりので、sub-ADC400も、図1のデジタル部分220へ送信する二つの生のデジタルビットを生成する。上述説明したように、第1クロック位相及び第3至第9クロック位相の間に代表的10ビットA/D変換工程でsub-ADC400から得られた生のデジタルビットは図1のデジタル部分220へ送信する。特に、生のデジタルビットは図1のアライメント及び同期化ブロック230へ送信し、ここで、生のデジタルはアライメントされ、同期化される。代表的10ビットA/D変換工程の第10クロック位相の間に、第10クロック位相の終わりで10ビットバイナリワードを得られるようにデジタル修正は修正ブロック240で実行され、代表的10ビットA/D変換を完了する。厳守的読者は、上述説明した実際の代用的10ビットA/D変換工程でsub-ADC400から得られた生のデジタルビットの数は、10ビットより以上であることを気付く。各クロック位相でsub-ADC400から出力した生のデジタルビットの一つは二重であって、そのデジタルビットはデジタル部分20の処理の間に捨てるのでこの差異も考慮した。従って、一つのクロック位相の間にsub-ADC400から三つの生のデジタルビットは10ビットA/D変換工程において二つのビットを得られ、一つのクロック位相の間にsub-ADC400から二つの生のデジタルビットは10ビットA/D変換工程において一つのビットを得られる。上述説明した代表的10ビットA/D変換工程に従って、10ビットバイナリワードを生成するのは五つのクロックサイクルが必要。従って、いかなるnは偶数のnビットA/D変換工程を一般化すると、nビットバイナリワードはn/2クロックサイクルで得られる。代替実施形態では、sub-ADC400及びMDAC325は、例えば上述第9クロック位相の間に代表的10ビットA/D変換工程において三つの生のデジタルビットを得られるように二つの生のデジタルビットを得られるように構成可能である。従って、いかなるnは奇数のnビットA/D変換工程を一般化すると、nビットバイナリワードはn1/2クロックサイクルで得られる。上述説明した代表的10ビット変換工程で使用されたクロックサイクルの必要数は米国特許番号6535157で記載された各クロックサイクルの一つのクロック位相の間に二つのデジタルを得られる単一ビット/多ビットA/D変換器のクロックサイクルの必要数と重大に異なれない。しかし、当業者は、代表的実施形態のsub-ADC400及びMDAC325は初期クロックサイクルの後のクロックサイクルの各クロック位相の間に二つの生のデジタルビットを得られるように継続的に再構成できるので代表的実施形態は減少された熱雑音、面積、電力で同一性能を達成できることを理解する。例えば、上述説明した10ビット変換工程では、sub-ADC400から三つの生のデジタルビットを得られるように第1クロックサイクルの第1クロック位相及び第5クロックサイクルの第9クロック位相が使用された。sub-ADC400は第1クロックサイクルの第2クロック位相の間に使用されない。第2至第4クロックサイクルでは、異なる機能を実行するためにMDAC325内回路機構を効率的に再構成することによってsub-ADC400は、各クロック位相で二つの生のデジタルビットを得られるように各クロック位相の間に使用された。従って、代表的実施形態に従って、単一RSD方式のA/D変換構成段は、初期変換クロックサイクル時少なくとも三つの生のビットを出力するように初期的に構成でき、その後に、減少されたキャパシタンス、減少された面積、低減された電力要求を有するA/D変換工程の残りのビットを決定するために後の変換クロックサイクルの各クロック位相の間に二つの生のビットを得られるように後に再構成できる。上述に基づいて、代表的実施形態は、A/D変換工程の異なるクロックサイクルまたは異なるクロック位相の間に異なるビット分解能を有するように選択的に再構成できる単一RSD段を含む。上述説明した特定引例では、初期分解能は2.5ビットであって、後の分解能は1.5ビットである。上述説明した代表的実施形態は米国特許番号6535157記載された設計のサンプルレート及び分解能を達成できるが、減少された熱雑音及び面積や電力の約25減少するため上述説明したように第1変換クロックサイクル2.5ビット分解能段から後のクロックサイクルの1.5ビット分解能段の再構成は総合キャパシタンスを約40減少することを可能にさせる。図15は、代表的実施形態に従う方法に含まれたいくつかの代表的工程を示すフローチャートである。図15を参考すると、代表的実施形態に従う方法1600は工程1610から開始する。工程1610は、アナログ信号のA/D変換工程の第1クロック位相の間に単一RSD段と共に少なくとも三つのビットの生のデジタルデータを生成することを含む。工程1620は、工程1620の後に実行し、A/D変換工程の第2クロック位相の間に単一RSD段と共に少なくとも二つのビットの生のデジタルデータを生成することを含む。図15示す工程1610、1620の順番は好ましいが、代替実施形態はむしろ順番を逆にし、工程1620を工程1610の前に並ぶ。代替実施形態では、アナログ信号のA/D変換工程の第1クロック位相と第2クロック位相との間に少なくとも開示クロック位相に配置する。つまり、工程1620の第2クロック位相は、工程1610の第1クロック位相の後に必ずしも実行しない。工程1610の第1クロック位相はいずれの特定A/D変換工程において順番的に第1クロック位相にする必要ではないが、これは好ましい。従って、電力節約は分解能が減少された時MDAC内増幅器の減少された電流により達成することが理解されたい。いかなるサンプルをデジタル信号に変換工程において、増幅器は比較的により高い電流要求で初期分解能を有し、その後に、分解能要求でドロップする時により低い電流要求でより低い分解能に切換する。いかなるサンプルをデジタル信号に変換工程の間に、これは一回のみの変化である。今まで、アナログ入力信号をデジタル出力信号に変換するようにとなっている変換気が開示することは明確である。変換器はアナログ入力信号を受信するアナログ端子を含む。変換器はアナログ入力端子に接続した冗長符号桁RSD段を含む。RSD段は、アナログ入力端子でアナログ入力信号を受信するように構成され、第1クロックサイクルの第1半分の間にアナログ入力信号からデジタル出力でビットの第1の数を生成し、第1クロックサイクルの第1半分の間にアナログ入力端子でアナログ入力信号の残留フィードバック信号を生成し、第2クロックサイクルの第1半分の間に残留フィードバック信号からデジタル出力でビットの第1の数未満のビットの第2の数を生成する。変換器は、デジタル出力に接続したデジタル部分を含み、前記デジタル部分は、ビットの第1の数及びビットの第2の数でデジタルアライメントやデジタル修正を実行するためにデジタル出力信号を生成ように構成される。変換器は、残留フィードバック信号を生成するように乗算型アナログ-デジタル変換器MDAC、残留フィードバック信号に基づいてビットの第2の数を生成し、アナログ入力信号に基づいてビットの第1の数を生成するように補助アナログ-デジタル変換器sub-ADCをさらに含める。変換器は、アナログ入力端子に接続し、残留電圧信号を複数の所定電圧に比較するように構成された複数の比較器、該複数の比較に接続し、少なくとも第1セットの比較器から出力に基づいてビットの第1の数を生成するように構成されたロジック回路をさらに含んでも良く、該ロジック回路は少なくとも第1セットの比較器のサブセットの第2セットの比較器から出力に基づいてビットの第2の数を生成するように構成される。変換器は、残留フィードバック信号を生成するように作動する演算増幅器op-amp、第1ノードに接続した第1キャパシタ、第1ノードに接続した第2キャパシタ、第2ノードに接続した第3キャパシタ、第2ノードに接続した第4キャパシタ、第1ノード及びop-ampの入力との間に接続した第1スイッチ、第2ノード及びop-ampの入力との間に接続した第2スイッチをさらに含んでも良い。変換器は、第1ノードと第2ノードとの間に接続した第3スイッチをさらに含んでも良い。変換器は、第2クロックサイクルの第2半分の間にビットの第2の数を生成するようにさらに構成することを特徴としても良く、該ビットの第3の数は第2の数と同等である。変換器は、第1の数は三及び第2の数は二をさらに特徴としても良い。循環型冗長符号桁RSDアナログ-デジタルA/D変換器も開示された。変換器はアナログ入力信号を受信する入力端子を含む。変換器はアナログ入力端子と第1ノードとの間に接続した第1スイッチを含み、第1スイッチはアナログ入力信号を第1ノードに適用するように作動可能である。変換器は、第1ノードと第2ノードとの間に接続した第2スイッチを含み、第2スイッチは残留電圧フィードバック信号を第1ノードに適用するように作動でき、第2スイッチが開らけた時第1スイッチは閉じるように作動でき、第1スイッチが開らけた時第2スイッチは閉じるように作動できる。変換器は第2ノードに接続した出力端子を有する演算増幅器を含み、該演算増幅器は第2ノードに適用する残留電圧フィードバック信号を生成するように作動できる。変換器は比較器を含み、各比較器は第1ノードと出力に接続する第1入力を有し、アナログ入力信号と残留電圧フィードバック信号の選択された一つを所定電圧信号に比較するように作動できる。比較器は、該比較器の出力に接続したロジック回路を含み、該ロジック回路はA/D変換工程の第1クロック位相の間に第1デジタル出力信号を生成するように作動でき、A/D変換工程の第1クロック位相の間に第2デジタル出力信号を生成するように作動できる。該第1デジタル出力信号は該比較器の第1セットに基づく、該第2デジタル出力信号は比較器の第2セットに基づく。変換器は三つのデジタルビットを含む第1デジタル出力信号と二つのデジタルビットを含む第2デジタル出力信号をさらに特徴としても良い。変換器は第2クロック位相は第1クロック位相の後にあることをさらに特徴としても良いであって、第1クロック位相と第2クロック位相との間に少なくとも一つの介在クロック位相がある。変換器は、比較器の第2セットは比較器の第2セットのサブセットであることをさらに特徴としても良い。変換器は三つのデジタルビットを含む第1デジタル出力信号と二つのデジタルビットを含む第2デジタル出力信号をさらに特徴としても良い。比較器は、A/D変換工程のクロックサイクルは第1クロック位相と第2クロック位相を含むことを特徴としても良い。アナログーデジタルA/D変換器の単一冗長符号桁RSDを使用する複数のクロックサイクルの間にアナログ入力信号を複数のデジタルビットに変換する方法も開示された。該方法はアナログ入力信号を受信するステップを含む。該方法はクロックサイクルの一つの間に第1分解能で複数のデジタルビットの第1の数を生成するステップと別のクロックサイクルの間に第2分解能で複数のデジタルビットの第2の数を生成するステップを含む。該方法は該複数のデジタルビットの第1の数及び第2の数を生成するステップは第1クロックサイクルの第1半分の間にアナログ入力信号からデジタルビットの第1の数を生成するステップ、第1クロックサイクルの第2半分の間にアナログ入力信号から第1残留電圧を生成するステップ、第2クロックサイクルの第1半分の間に第1残留電圧からデジタルビットの第2の数を生成するステップを含むことをさらに特徴としても良い。該方法は、第1分解能は少なくとも2.5ビットことをさらに特徴としても良いであって、第2分解能は第1分解能より小さい。該方法は、第2クロックサイクルの第1半分は第1クロックサイクルの第2半分の後にあることをさらに特徴としてもよい。該方法は第2クロックサイクルの第2半分の間に第1残留電圧から第2残留電圧を生成するステップをさらに含む。該方法は、第2クロックサイクルの第2半分の間に第2残留電圧からデジタルビットの第3の数を生成するステップをさらに含む。当業者は、上述代表的実施形態の限定された数に基づいて、記載された代表的実施形態に関連する一つまたはそれ以上の発明原理を含む他の実施形態が存在することを理解されたい。下術の段落では、限定されない代表的実施形態が提供された。本発明をどのように実現し実施するかの理解を容易にするために、本発明の幾つかの特定の実施形態を更に説明する。実施形態は、本発明の実施において良好に機能することが分ったので、好ましい実施形態と考えることができる。しかしながら、以下の実施形態では、本発明の精神から逸脱せずに、多数の変更を行なって、同じ又は同様の結果が得られることが明らかであろう。従って、以下の実施形態は、本発明を限定するものではないとみなすべきである。