"半導体装置であって、電源ノードと、接地ノードと、前記半導体装置と他の半導体装置との間に接続されるべき導電体を、前記半導体装置に接続するためのパッドと、前記導電体による前記半導体装置と前記他の半導体装置との間の電気的接続の不良を検出するための検出回路とを備え、前記検出回路は、前記電源ノードと前記パッドとの間に設けられて、前記導電体による前記半導体装置と前記他の半導体装置との間の前記電気的接続が不良である場合に、所定の電圧を前記パッドに印加するように構成された電圧発生回路と、前記電源ノードと前記接地ノードとの間に設けられて、前記電圧発生回路によって前記パッドに前記所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む、半導体装置。前記スイッチ回路は、前記電源ノードに接続されて、テストモード信号に応答してオンおよびオフされる第1のトランジスタと、前記第1のトランジスタと前記接地ノードとの間に接続されるとともに、前記パッドに結合されたゲートを有する第2のトランジスタとを含み、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第1のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第1のトランジスタはオフ状態とされる、請求項1に記載の半導体装置。前記電圧発生回路は、前記電源ノードと前記パッドとの間に接続された抵抗回路を含む、請求項2に記載の半導体装置。前記抵抗回路は、前記電源ノードに接続された抵抗素子と、前記抵抗素子と前記パッドとの間に接続されて、前記テストモード信号に応答してオンおよびオフされる第3のトランジスタとを含み、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第3のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第3のトランジスタはオフ状態とされる、請求項3に記載の半導体装置。前記抵抗回路は、前記電源ノードと前記パッドとの間に直列に接続されて、各々が前記テストモード信号に応じてオンおよびオフされる第3および第4のトランジスタを含み、前記半導体装置は、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記テストモード信号に基づいて、前記第3のトランジスタを駆動するための制御信号を生成する信号生成回路をさらに備え、前記信号生成回路は、前記第3のトランジスタがフルオンした場合に前記第3のトランジスタに流れる電流よりも小さい電流が前記第3のトランジスタに流れるように、前記制御信号を生成し、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第4のトランジスタは、オン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第4のトランジスタはオフ状態とされる、請求項3に記載の半導体装置。前記抵抗回路は、前記電源ノードと前記パッドとの間に接続されて、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合にオン状態となる第3のトランジスタを含み、前記第3のトランジスタのチャネル長は、前記第1のトランジスタのチャネル長よりも大きい、請求項3に記載の半導体装置。前記半導体装置および前記他の半導体装置は、同一パッケージ内に実装される、請求項1に記載の半導体装置。前記半導体装置は、ロジックチップであり、前記他の半導体装置は、メモリチップである、請求項7に記載の半導体装置。第1の半導体チップと、第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップとの間に接続される導電体とを備え、前記第1の半導体チップは、第1の電源ノードと、接地ノードと、前記導電体に接続される第1のパッドと、前記導電体による前記第1の半導体チップと前記第2の半導体チップとの間の電気的接続の不良を検出するための検出回路とを含み、前記検出回路は、前記第1の電源ノードと前記第1のパッドとの間に設けられて、前記導電体による前記第1の半導体チップと前記第2の半導体チップとの間の前記電気的接続が不良である場合に、所定の電圧を前記第1のパッドに印加するように構成された電圧発生回路と、前記第1の電源ノードと前記接地ノードとの間に設けられて、前記電圧発生回路によって前記第1のパッドに前記所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む、半導体装置。前記スイッチ回路は、前記第1の電源ノードに接続されて、テストモード信号に応答してオンおよびオフされる第1のトランジスタと、前記第1のトランジスタと前記接地ノードとの間に接続されるとともに、前記第1のパッドに結合されたゲートを有する第2のトランジスタとを含み、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第1のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第1のトランジスタはオフ状態とされる、請求項9に記載の半導体装置。前記電圧発生回路は、前記第1の電源ノードと前記第1のパッドとの間に接続された抵抗回路を含み、前記第2の半導体チップは、前記導電体に接続される第2のパッドと、第2の電源ノードと、前記第2のパッドから前記第2の電源ノードへと向かう向きが順方向となるように、前記第2のパッドと前記第2の電源ノードとの間に接続されたダイオードとを備える、請求項10に記載の半導体装置。前記抵抗回路は、前記第1の電源ノードに接続された抵抗素子と、前記抵抗素子と前記第1のパッドとの間に接続された第3のトランジスタとを含み、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第3のトランジスタはオン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第3のトランジスタはオフ状態とされる、請求項11に記載の半導体装置。前記抵抗回路は、前記第1の電源ノードと前記第1のパッドとの間に直列に接続され、各々が前記テストモード信号に応じてオンおよびオフされる第3および第4のトランジスタを含み、前記第1の半導体チップは、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記テストモード信号に基づいて、前記第3のトランジスタを駆動するための制御信号を生成する信号生成回路をさらに備え、前記信号生成回路は、前記第3のトランジスタがフルオンした場合に前記第3のトランジスタに流れる電流よりも小さい電流が前記第3のトランジスタに流れるように、前記制御信号を生成し、前記電気的接続の検出が有効であることを前記テストモード信号が表わす場合に、前記第4のPMOSトランジスタは、オン状態とされる一方で、前記テストモード信号が前記電気的接続の検出が無効であることを表わす場合に、前記第4のトランジスタはオフ状態とされる、請求項11に記載の半導体装置。前記抵抗回路は、前記第1の電源ノードと前記第1のパッドとの間に接続されて、前記テストモード信号が有効である場合にオン状態となる第3のトランジスタを含み、前記第2のPMOSトランジスタのチャネル長は、前記第1のトランジスタのチャネル長よりも大きい、請求項11に記載の半導体装置。前記第1および第2の半導体チップは、同一パッケージ内に実装される、請求項9に記載の半導体装置。前記第1の半導体チップは、ロジックチップであり、前記第2の半導体チップは、メモリチップである、請求項15に記載の半導体装置。特開2008-122338号公報特許文献1および特開平11-183548号公報特許文献2に記載の方法によれば、2つの半導体チップの間の配線が正常である場合には電流が流れるのに対して、その配線が断線している場合には電流が流れない。このような検査方法では、2つの半導体チップ間の配線の数が多い場合には、それら配線に流れる電流の合計値が大きくなる。1本の配線が断線した場合には、その合計値が減少する。しかしながら電流の減少量は、正常の場合における電流の合計値に対して小さい。このため、上記の方法によれば、内部配線が断線したことを容易に検出することは難しい。本発明の目的は、自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を提供することである。この発明のある実施の形態によれば、半導体装置は、電源ノードと、接地ノードと、当該半導体装置と他の半導体装置との間に接続されるべき導電体を、当該半導体装置に接続するためのパッドと、導電体による当該半導体装置と他の半導体装置との間の電気的接続の不良を検出するための検出回路とを備える。検出回路は、電源ノードとパッドとの間に設けられて、導電体による当該半導体装置と他の半導体装置との間の電気的接続が不良である場合に、所定の電圧をパッドに印加するように構成された電圧発生回路と、電源ノードと接地ノードとの間に設けられて、電圧発生回路によってパッドに所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む。この発明の他の実施の形態によれば、半導体装置は、第1の半導体チップと、第2の半導体チップと、第1の半導体チップと第2の半導体チップとの間に接続される導電体とを備える。第1の半導体チップは、第1の電源ノードと、接地ノードと、導電体に接続される第1のパッドと、導電体による第1の半導体チップと第2の半導体チップとの間の電気的接続の不良を検出するための検出回路とを含む。検出回路は、第1の電源ノードと第1のパッドとの間に設けられて、導電体による第1の半導体チップと第2の半導体チップとの間の電気的接続が不良である場合に、所定の電圧を第1のパッドに印加するように構成された電圧発生回路と、第1の電源ノードと接地ノードとの間に設けられて、電圧発生回路によって第1のパッドに所定の電圧が与えられた場合にオン状態となるように構成されたスイッチ回路とを含む。上記の実施の形態によれば、自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を実現できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。[実施の形態1]図1は、実施の形態1に係る半導体装置の概略的な構成を示したブロック図である。図1を参照して、半導体装置50は、半導体チップ51,52を備える。半導体チップ51,52の種類は特に限定されるものではない。半導体装置50は、複数のワイヤ13をさらに備える。複数のワイヤ13の各々は、半導体チップ51と半導体チップ52との間に接続されて、半導体チップ51と半導体チップ52との間で信号を伝達する。半導体チップ51は、回路ブロック51aと、入出力部51bと、複数の検出回路14とを備える。入出力部51bは、複数の出力回路1a,1bと、複数の入力回路1cと、複数の出力回路1a,1bおよび複数の入力回路1cにそれぞれ対応して設けられた複数のパッド11とを備える。半導体チップ52は、回路ブロック52aと、入出力部52bとを備える。入出力部52bは、複数の入力回路2a,2bと、複数の出力回路2cと、複数の入力回路2a,2bおよび複数の出力回路2cにそれぞれ対応して設けられた複数のパッド12とを備える。ワイヤ13は半導体チップ51のパッド11と半導体チップ52のパッド12との間に接続される。したがって、ワイヤ13を伝達する信号は、半導体装置50の外部ピン図示せずとは結合されない。出力回路1a,1bの各々は、回路ブロック51aから送られた信号を、パッド11を通じて半導体チップ51の外部へと出力する。複数の入力回路2a,2bの各々は、対応するワイヤ13および対応するパッド12を通じて信号を受信する。回路ブロック52aは、複数の入力回路2a,2bの各々が受信した信号に応答して動作する。また、複数の出力回路2cの各々は、回路ブロック52aから送られた信号を、パッド12を通じて半導体チップ52の外部へと出力する。複数の入力回路1cの各々は、対応するワイヤ13および対応するパッド11を通じて信号を受信する。複数の検出回路14は、複数のワイヤ13にそれぞれ対応して半導体チップ51に設けられて、対応するワイヤ13による半導体チップ51,52間の電気的接続の不良を検出する。以下の説明においては、このような不良の一例として、ワイヤの断線を示す。ただし、ワイヤ13とパッド11との接続が不良であること、あるいはワイヤ13とパッド12との接続が不良であることも上記の不良に含みうる。さらに、本明細書では配線とは2つの半導体チップの間で信号を伝達するための導電体、言い換えれば2つの半導体チップを電気的に接続するための導電体を意味する。したがって配線の形態は特に限定されるものではない。図1に示したワイヤ13は配線の1つの実施形態である。なお、図1に示された半導体チップ51は、2種類の出力回路を有しているが、同一の構成の出力回路が半導体チップ51に用いられてもよい。同様に、同一の構成の入力回路が半導体チップ52に用いられてもよい。出力回路および入力回路の構成は、半導体チップ51,52の間での信号の伝送の態様に依存して決定される。さらに出力回路および対応する入力回路の数は特に限定されるものではない。図2は、図1に示した半導体チップ51,52が実装されたパッケージの一例を示した図である。図2を参照して、半導体チップ51,52は、たとえばQFPQuadFlatPackageタイプのパッケージに実装される。具体的に説明すると、半導体チップ51,52は、ダイパッド54に実装されて、樹脂53によって封止される。半導体チップ51,52は外部端子55を通じて外部と信号をやり取りする。ワイヤ13により、半導体チップ51,52間で信号が伝達される。ただしワイヤ13は外部端子55には接続されていない。このためワイヤ13の断線を検出するための回路が半導体チップ51に配置される。図3は、実施の形態1に係る断線検出回路およびその周辺部分の構成を示した図である。図3を参照して、検出回路14は、半導体チップ51に設けられて、出力回路1aとパッド11とを接続する配線に接続される。検出回路14は、電源ノード5と接地ノードG1との間に設けられたスイッチ回路SWと、電圧発生回路14aとを備える。スイッチ回路SWは、電源ノード5と接地ノードG1との間に直列に接続されたPMOSトランジスタ15およびNMOSトランジスタ17を含む。電源ノード5および接地ノードG1の各々は、図2で示した外部端子55に接続される。PMOSトランジスタ15のゲートにはテストモード信号/φTMが入力される。テストモード信号/φTMは、たとえば半導体チップ51の回路ブロック51a図1参照によって生成され、半導体チップ51のモードを、ワイヤ13の断線を検出するテストモードと、それ以外のモードたとえば通常モードを含むとの間で切換える。テストモード時には信号/φTMが有効となる一方で、テストモード以外のモードでは、信号/φTMが無効となる。本発明の実施の形態では、信号/φTMのレベルがLレベルのときに信号/φTMは有効であり、信号/φTMのレベルがHレベルのときに信号/φTMは無効である。NMOSトランジスタ17のゲートは、ノードN1を介してパッド11に接続されている。このためノードN1の電圧はパッド11の電圧に実質的に等しい。ワイヤ13が断線した場合に、電圧発生回路14aは、スイッチ回路SWをオンするための所定の電圧を発生させる。電圧発生回路14aは、抵抗素子18と、PMOSトランジスタ16とを含む。抵抗素子18とPMOSトランジスタ16とは、電源ノード5とパッド11との間に直列に接続される。抵抗素子18の一方端は電源ノードに接続される。PMOSトランジスタ16は、抵抗素子18の他方端とパッド11との間に接続される。PMOSトランジスタ16のゲートには上記のテストモード信号/φTMが入力される。出力回路1aは、PMOSトランジスタ3およびNMOSトランジスタ4を含む。PMOSトランジスタ3およびNMOSトランジスタ4は電源ノード5と接地ノードG1との間に直列に接続される。一方、半導体チップ52は、ワイヤ13に接続されたパッド12と、入力回路2aとを含む。入力回路2aは、保護ダイオード6,7と、PMOSトランジスタ8と、NMOSトランジスタ9とを含む。保護ダイオード6のアノードはパッド12に接続される。保護ダイオード6のカソードは電源ノード10に接続される。保護ダイオード7のアノードは接地ノードG2に接続される。保護ダイオード7のカソードはパッド12に接続される。PMOSトランジスタ8とNMOSトランジスタ9とは、電源ノード10と接地ノードG2との間に直列に接続される。PMOSトランジスタ8のゲートおよびNMOSトランジスタ9のゲートは、ともにパッド12に接続される。次に、図3に示した検出回路14の動作について説明する。図4は、パッド11,12を接続するワイヤが正常であるときの検出回路14の動作を説明するための図である。図4を参照して、ワイヤ13の断線を検査するときには、まず、半導体チップ51の電源ノード5の電圧を半導体チップ52の電源ノード10の電圧よりも高くする。具体例を示すと、半導体チップ51の電源ノード5に、適切な所定の電圧たとえば3.3Vを印加するとともに、半導体チップ52の電源ノード10の電圧を0Vに設定する。次にテストモード信号/φTMの電圧レベルをLレベルに設定する。PMOSトランジスタ16は、Lレベルのテストモード信号/φTMによりオンする。ワイヤ13が正常である場合には、パッド11,12がワイヤ13により電気的に接続されている。さらに、電源ノード5の電圧が、電源ノード10の電圧よりも高い。したがって、抵抗素子18、PMOSトランジスタ16、パッド11、ワイヤ13、パッド12および保護ダイオード6を介して、電源ノード5から電源ノード10へと電流I1が流れる。図4に示した破線の矢印は電流I1の経路を示す。抵抗素子18の抵抗値は、保護ダイオード6に順方向電流が流れるときの保護ダイオード6の抵抗値に比べて著しく大きい。たとえば抵抗素子18の抵抗値は10MΩである。したがって破線の矢印に示されるように電流I1が流れる場合、電圧発生回路14aは、パッド11にほぼ0Vの電圧を発生させる。このため、ノードN1の電圧もほぼ0Vである。PMOSトランジスタ15はLレベルのテストモード信号/φTMによりオンする。しかしながら、ノードN1の電圧は、NMOSトランジスタのしきい値電圧よりも低いほぼ0Vであるため、NMOSトランジスタ17はオフしている。したがってスイッチ回路SWはオフ状態である。この場合には、主として検出回路14に流れる電流I1は、抵抗素子18およびPMOSトランジスタ16を流れる電流となる。しかしながら抵抗素子18の抵抗値が高いために、この電流I1は微小な電流となる。たとえば、抵抗素子18の抵抗値が10MΩであり、電源ノード5の電圧が3.3Vであり、電源ノード10の電圧が0Vである場合には、抵抗素子18に流れる電流I1は、およそ0.33μAと見積もられる。図5は、パッド11,12を接続するワイヤが断線した場合の検出回路14の動作を説明するための図である。図5を参照して、ワイヤ13が何らかの理由によって断線した場合には、電流がパッド11からパッド12へと流れない。この場合、抵抗素子18およびPMOSトランジスタ16を流れる電流によってノードN1が充電される。これによりパッド11の電圧およびノードN1の電圧は、NMOSトランジスタ17のしきい値電圧を上回る電圧HHighレベルの電圧となる。たとえば、ノードN1の電圧は、電源ノード5の電圧たとえば3.3Vにほぼ等しい。この場合、NMOSトランジスタ17がオンする。上記のように、PMOSトランジスタ15は、Lレベルのテストモード信号/φTMによってオンする。NMOSトランジスタ17がオンすることでスイッチ回路SWがオンする。すなわちワイヤ13が断線した場合には、電圧発生回路14aはスイッチ回路SWをオンさせるための所定の電圧をパッド11に印加する。スイッチ回路SWがオンすることにより、電源ノード5から接地ノードG1に向かって電流I2が流れる。PMOSトランジスタ15およびNMOSトランジスタ17の各々のオン抵抗は小さい。したがって電源ノード5から接地ノードG1に向かって流れる電流I2は、図4に示した電流I1、すなわち、ワイヤ13が正常である場合にパッド11からパッド12に向かって流れる電流に比べて大きい。たとえば電流I2は数mAである。このように、ワイヤ13が断線しているか否かによって、電源ノード5から流れ出る電流の大きさが異なる。したがって、電源ノード5から流れ出る電流の値を測定することによって、ワイヤ13が断線しているか否かを容易に検出できる。電源ノード5は外部端子に接続されている。したがって、当該外部端子に所定の電圧を与えて、その端子を流れる電流を検出することによって、ワイヤ13が断線しているか否かを容易に検出できる。以上のように実施の形態1によれば、第1の半導体チップと第2の半導体チップとを接続するワイヤが断線した場合には、第1の半導体チップの電源ノード電源端子から流出する電流が増大する。したがって、電源ノードから流出する電流を測定することによって、ワイヤの断線故障を容易に検出することができる。ここで、ワイヤが断線した場合に電源端子から流れ出る電流が減少するように検出回路を構成したと仮定する。第1の半導体チップと第2の半導体チップとを接続するワイヤの本数が複数本であり、それらのワイヤの全てが正常である場合には、電源端子から流れ出る電流が大きい。複数本のワイヤのうちの1本のワイヤが断線したときの電流の減少量は、複数本のワイヤのすべてが正常の場合における電流値に比べて小さい。このため、1本のワイヤの断線を検出することが困難となる。これに対して実施の形態1によれば、複数本のワイヤが正常であるときの電流値は小さい一方で、複数本のワイヤのうち少なくとも1本が断線した場合に電流が増大する。したがって実施の形態1によれば、容易に断線故障を検出することができる。さらに実施の形態1によれば、テストモード信号/φTMが有効である場合信号/φTMのレベルがLレベルである場合に、スイッチ回路SWは、パッド11の電圧ノードN1の電圧に応じてオンおよびオフする。一方、テストモード信号/φTMが無効である場合信号/φTMのレベルがHレベルである場合には、PMOSトランジスタ15はオフ状態となる。このため、ワイヤ13が断線しているか否かにかかわらずスイッチ回路SWはオフ状態となる。このように、テストモード信号によって、検出回路14の機能を有効にするか、または無効にするかを切換える。たとえば検出回路14の機能が常時有効である場合には、通常モードにおいて、検出回路14が半導体チップ51あるいは半導体チップ52の動作に何らかの影響を及ぼす可能性が考えられる。実施の形態1によれば、通常モードでは、テストモード信号/φTMを無効にする。これによって、検出回路14に起因する何らかの影響が半導体チップ51あるいは半導体チップ52の動作に及ぶ可能性を小さくすることができる。[実施の形態2]実施の形態2に係る半導体製品の全体構成は図1に示された構成と同様である。実施の形態2は、断線検出回路に含まれる電圧発生回路の構成の点において実施の形態1と異なる。実施の形態1では、電圧発生回路は、高い抵抗値を有する抵抗素子を含む。しかしながら一般に抵抗値が高いほど抵抗素子のレイアウト面積が大きくなる。このため実施の形態1に係る検出回路の場合、そのレイアウト面積が大きくなる可能性がある。図1に示されるように、断線検出回路は、半導体チップ51と半導体チップ52とを接続するワイヤごとに半導体チップ51に設けられる。すべての断線検出回路のレイアウト面積の合計は、ワイヤの本数が多くなるほど大きくなる。したがって実施の形態1に係る検出回路の構成によれば、半導体チップ51のサイズが増大することが懸念される。実施の形態2では、断線検出回路のレイアウト面積を縮小可能な構成について説明される。図6は、実施の形態2に係る断線検出回路およびその周辺部分の構成を示した図である。図3および図6を参照して、実施の形態2に係る断線検出回路は、電圧発生回路14aに代えて電圧発生回路14bを備える点において実施の形態1に係る断線検出回路と異なる。電圧発生回路14bは、抵抗素子18に代えてPMOSトランジスタ20を備える点において電圧発生回路14aと異なる。PMOSトランジスタ20のゲートには、信号Vrefが入力される。信号Vrefは、以下に説明する信号発生回路によって発生される。図7は、図6に示す信号Vrefを発生させるための回路の構成を示した図である。図7を参照して、信号発生回路21およびテストモード設定回路28は、回路ブロック51aに含まれる。信号発生回路21は、抵抗素子22と、PMOSトランジスタ23と、NMOSトランジスタ24,25と、PMOSトランジスタ26とを備える。抵抗素子22の一方端は電源ノード5に接続される。抵抗素子22は、抵抗素子18と同様に高い抵抗値を有する。PMOSトランジスタ23は、抵抗素子22の他方端とNMOSトランジスタのドレインとの間に接続される。PMOSトランジスタ23のゲートには、テストモード信号/φTMが入力される。テストモード設定回路28は、テストモード信号/φTMを発生させる。テストモード設定回路28は、たとえば半導体チップ51の外部からの信号によりテストモード信号/φTMのレベルをLレベルとHレベルとの間で切換える。図6に示されるように、信号Vrefは、検出回路14のスイッチ回路SWに入力される。NMOSトランジスタ24,25は、カレントミラー回路を構成する。NMOSトランジスタ24のドレインは、NMOSトランジスタ24,25の各々のゲートに接続される。NMOSトランジスタ25のドレインは、ノードN2において、PMOSトランジスタ26のゲートおよびドレインに接続される。PMOSトランジスタ26のソースは電源ノード5に接続される。信号Vrefは、ノードN2から出力されて、図6に示す検出回路14より具体的には電圧発生回路14bに入力される。なお、実施の形態2に係る半導体製品の他の部分の構成は、実施の形態1に係る半導体製品の対応する部分の構成と同様であるので、以後の説明は繰返さない。図8は、実施の形態2に係る検出回路14の動作を説明するための図である。ワイヤ13の断線を検出する場合には、テストモード信号/φTMのレベルがLレベルに設定される。これによりPMOSトランジスタ26がオンする。PMOSトランジスタ26がオンすることによって抵抗素子22、PMOSトランジスタ23およびNMOSトランジスタ24に電流Ioが流れる。抵抗素子22の抵抗値が高いたとえば抵抗値は10MΩであるため、この電流Ioは微小な電流となる。NMOSトランジスタ24,25はカレントミラー回路を構成するので、抵抗素子22に流れる電流Ioと同じ大きさの電流電流Ioと表記するがNMOSトランジスタ25に流れる。PMOSトランジスタ26およびNMOSトランジスタ25は電源ノード5と接地ノードG1との間に直列に接続されているので、PMOSトランジスタ26に流れる電流は、Ioである。信号Vrefの電圧は、電流IoがPMOSトランジスタ26に流れるためのPMOSトランジスタ26のゲート電圧に等しい。電流Ioが小さいため、電源ノード5の電圧と信号Vrefの電圧との差は小さい。すなわち信号Vrefの振幅が制限される。図6を参照して、信号VrefがPMOSトランジスタ20のゲートに入力される。信号Vrefの振幅が制限されているため、PMOSトランジスタ20の抵抗値は高くなる。このときにPMOSトランジスタ20に流れる電流は、PMOSトランジスタ20がフルオンしたときにPMOSトランジスタ20に流れる電流に比べて極めて小さい。すなわちPMOSトランジスタ20は、抵抗素子18と同様に抵抗回路として機能する。実施の形態1と同じく、ワイヤ13の断線時には、電圧発生回路14bは、スイッチ回路SWをオンさせる所定の電圧をパッド11ノードN1に発生させる。信号発生回路21は、複数の検出回路14に信号Vrefを一括して供給する。このため、複数の検出回路14と同数の信号発生回路を設けなくてもよい。さらに複数の検出回路14の回路の各々は、大きなレイアウト面積を必要とする抵抗素子を含まない。したがって実施の形態2によれば、ワイヤの断線を容易に検出できるだけでなく、チップサイズの増大を回避することもできる。[実施の形態3]実施の形態3に係る半導体製品の全体構成は図1に示された構成と同様である。実施の形態3は、断線検出回路に含まれる電圧発生回路の構成の点において実施の形態1と異なる。図9は、実施の形態3に係る断線検出回路およびその周辺部分の構成を示した図である。図3および図9を参照して、実施の形態3に係る断線検出回路は、電圧発生回路14aに代えてPMOSトランジスタ30を備える点において実施の形態1に係る断線検出回路と異なる。PMOSトランジスタ30は、図3に示した電圧発生回路14aと同様の機能を有する。PMOSトランジスタ30のゲートには、テストモード信号/φTMが入力される。図10は、図9に示したPMOSトランジスタ15,30を模式的に説明した平面図である。図10を参照して、D,SはPMOSトランジスタ15,30のドレイン領域およびソース領域をそれぞれ示す。GはPMOSトランジスタ15,30のゲート電極を示す。PMOSトランジスタ15のチャネル幅およびPMOSトランジスタ30のチャネル幅はともにWである。一方、PMOSトランジスタ15のチャネル長L1よりも、PMOSトランジスタ30のチャネル長L2が大きいL2>L1。PMOSトランジスタ15,30は、同一の製造プロセスを経て形成される。従って、PMOSトランジスタ15,30に与えられるゲート電圧が互いに等しい場合、PMOSトランジスタ30のオン抵抗は、PMOSトランジスタ15のオン抵抗よりも高い。図9に戻り、ワイヤ13の断線故障を検出する場合には、Lレベルのテストモード信号/φTMがPMOSトランジスタ15,30の各々のゲート電極に入力される。PMOSトランジスタ30のオン抵抗は、PMOSトランジスタ15のオン抵抗よりも高い。したがってPMOSトランジスタ30に流れる電流は微小な電流となる。すなわち、テストモード信号/φTMのレベルがLレベルの場合には、PMOSトランジスタ30は、抵抗素子18図3参照と同じ機能を果たす。テストモード信号/φTMのレベルがHレベルである場合には、PMOSトランジスタ30がオフする。すなわち、この場合には、PMOSトランジスタ30は、PMOSトランジスタ16図3参照と同じ機能を果たす。実施の形態3によれば、実施の形態1、2と同じく、ワイヤの断線を容易に検出できる。さらに実施の形態2と同じく、実施の形態3では、大きなレイアウト面積を必要とする抵抗素子が断線検出回路に含まれていない。実施の形態3では、大きなチャネル長を有するPMOSトランジスタが断線検出回路に含まれるものの、このPMOSトランジスタのレイアウト面積は、抵抗素子のレイアウト面積に比較して大幅に小さい。したがって実施の形態2と同様に、実施の形態3によればチップサイズの増大を回避することができる。さらに実施の形態2では、テストモード信号/φTMから信号Vrefを生成するための回路が必要となる。実施の形態3では、このような回路を不要とすることができる。[実施の形態4]実施の形態4では、実施の形態1~3のいずれかに係る断線検出回路を搭載した半導体製品の1つの具体的な形態を説明する。図11は、実施の形態4に係る半導体装置の構成を模式的に示した図である。図11を参照して、半導体装置50Aは、半導体チップ61,62を備える。半導体チップ61は、ロジックチップである。半導体チップ62は、メモリチップである。すなわち実施の形態4では、半導体装置50Aは、ロジックチップとメモリチップとを搭載したSIPSystemInPackageとして実現される。具体的には、半導体チップ61は、各種の論理演算を実行するロジック回路ブロック61aを備える。一方、半導体チップ62は、情報を記憶するためのメモリ回路ブロック62aを備える。検出回路14は、ロジックチップ半導体チップ61に配置されている。メモリチップ半導体チップ62には検出回路14が不要である。したがって、汎用のメモリチップをロジックチップ半導体チップ61と組み合わせることができる。これにより、メモリチップの入手が容易となる。さらに、多様なSIP製品を低コストで実現できる。[実施の形態5]実施の形態5では、実施の形態1~3のいずれかに係る断線検出回路を搭載した半導体製品の他のパッケージの例を説明する。図12は、実施の形態5に係る半導体製品のパッケージの一例を示した図である。図12を参照して、半導体装置50Bは、BGABallGridArrayパッケージを有する。半導体チップ51,52は基板56に実装される。基板56は多層配線基板であり、複数の配線57を有する。半導体チップ51のパッド11と半導体チップ52のパッド12とは、ワイヤ13および基板56の配線57によって接続される。また、外部端子としてボール電極58が設けられる。半導体チップ51,52の各々は、ワイヤ13、基板56の配線57を介してボール電極58に接続される。図12に示された例の場合、半導体チップ51と半導体チップ52との接続が不良となる原因は、たとえば、ワイヤ13の断線、基板56の配線57の断線、およびワイヤ13と基板56の配線57との接続不良等である。半導体チップ51が検出回路14を備えていることにより、このような不良を検出できる。図13は、実施の形態5に係る半導体製品のパッケージの他の例を示した図である。図13を参照して、半導体装置50Cは、フリップチップボンド構造を有する。具体的には、半導体チップ51,52の各々は、ボール電極59によって基板56の配線57に接続される。したがって半導体チップ51のパッド11および半導体チップ52のパッド12は、ボール電極59および基板56の配線57によって互いに接続される。図13に示された例の場合、半導体チップ51と半導体チップ52との接続が不良となる原因は、たとえば、ボール電極59と基板56の配線57との接続不良、あるいは基板56の配線57の断線等である。半導体チップ51が検出回路14を備えていることにより、このような不良を検出できる。以上のように実施の形態5によれば、半導体装置のパッケージによらず、そのパッケージに収容された2つの半導体チップの間を接続する配線の不良を検出することができる。[実施の形態6]図14は、実施の形態6に係る半導体装置の概略的な構成を示したブロック図である。図14を参照して、複数の検出回路14が半導体チップ52に設けられる点で、半導体装置50Dは半導体装置50と異なる。具体的には、複数の検出回路14はパッド12と入力回路2aまたは入力回路2bとの間に設けられる。図15は、実施の形態6に係る断線検出回路およびその周辺部分の構成を示した図である。図15を参照して、検出回路14は、半導体チップ52に設けられて、入力回路2aとパッド12とを接続する配線に接続される。この点において実施の形態6は実施の形態1と相違する。さらに、実施の形態6は、以下の点において実施の形態1と異なる。すなわち、スイッチ回路SWは、電源ノード10と接地ノードG2との間に設けられる。さらに、電圧発生回路14aを構成する抵抗素子18とPMOSトランジスタ16とは、電源ノード10とパッド12との間に直列に接続される。実施の形態6に係る半導体製品の他の部分の構成は、実施の形態1に係る半導体製品の対応する内容と同じであるので以後の説明は繰返さない。実施の形態6に係る構成によれば、ワイヤ13の断線を検出する場合には、電源ノード10に所定の電圧たとえば3.3V、5V等であるがこれらに限定されないが印加され、電源ノード5が接地される。テストモード信号/φTMのレベルがLレベルに設定される。ワイヤ13が正常である場合、PMOSトランジスタ3が、パッド11から電源ノード5に順方向電流を流すダイオードとして機能する。したがって、パッド12の電圧はほぼ0Vに等しい。このためスイッチ回路SWがオフする。抵抗素子18の抵抗値が大きいために、電源ノード10から流れ出る電流は小さい。一方、ワイヤ13が断線した場合には、パッド12の電圧およびノードN2の電圧レベルがHレベルとなり、スイッチ回路SWNMOSトランジスタ17がオンする。したがって、電源ノード10と接地ノードG2との間に、大きな電流が流れる。このように、検出回路14の動作は、半導体チップ51に検出回路14が配置される場合および半導体チップ52に検出回路14が配置される場合のいずれも同じである。したがって、実施の形態6によれば、電源ノード10から流出する電流を測定することによって、ワイヤ13の断線故障を容易に検出することができる。また、実施の形態2に係る検出回路あるいは実施の形態3に係る検出回路を図15に示された構成に適用することもできる。また、実施の形態6に係る半導体装置のパッケージの種類は特に限定されず、実施の形態1と同様に、QFPパッケージでもよいし、実施の形態5と同様にBGAパッケージあるいはフリップチップボンド構造でもよい。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"