"第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、前記少なくとも1つの第3の不揮発性記憶素子すべてと、前記第1及び第2の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルを出力する論理演算回路とを有する不揮発性記憶回路を備える、半導体装置。前記論理演算回路は、前記第1及び第2の不揮発性記憶素子並びに前記少なくとも1つの第3の不揮発性記憶素子のうち未破壊状態であるものが1つ以下である場合に、破壊を示す第2の論理レベルを出力する、請求項1に記載の半導体装置。前記論理演算回路は、前記少なくとも1つの第3の不揮発性記憶素子のうちのひとつと、前記第1の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する第1の論理回路と、前記少なくとも1つの第3の不揮発性記憶素子のうちのひとつと、前記第2の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する第2の論理回路と、を有し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が第2のケースを示している場合に、前記第1の論理レベルを出力する、請求項1又は2に記載の半導体装置。前記不揮発性記憶回路は2つの前記第3の不揮発性記憶素子を有し、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方と、前記第1の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力し、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方と、前記第2の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する、請求項3に記載の半導体装置。前記第1乃至第3の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第1の論理レベルとは異なる第2の論理レベルを出力し、未破壊状態である場合に前記第1の論理レベルを出力するよう構成されたヒューズ素子であり、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第2の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第1の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第2の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第1の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が前記第1の論理レベルである場合に、前記第1の論理レベルを出力する、請求項4に記載の半導体装置。前記第1及び第2の論理レベルはそれぞれ偽及び真に対応し、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力との論理和を出力する回路であり、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力との論理和を出力する回路であり、前記論理演算回路は、前記第1及び第2の論理回路の出力の論理積を出力する第3の論理回路を有し、該第3の論理回路の出力が前記論理演算回路の出力となる、請求項5に記載の半導体装置。前記第1乃至第3の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第1の論理レベルを出力し、未破壊状態である場合に前記第2の論理レベルを出力するよう構成されたアンチヒューズ素子であり、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第1の論理レベルである第1のケースで前記第1の論理レベルを出力する一方、両方が前記第2の論理レベルである第2のケースで前記第2の論理レベルを出力し、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第1の論理レベルである第1のケースで前記第1の論理レベルを出力する一方、両方が前記第2の論理レベルである第2のケースで前記第2の論理レベルを出力し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が前記第2の論理レベルである場合に、前記第1の論理レベルを出力する、請求項4に記載の半導体装置。前記第1及び第2の論理レベルはそれぞれ偽及び真に対応し、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力との論理積を出力する回路であり、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力との論理積を出力する回路であり、前記論理演算回路は、前記第1及び第2の論理回路の出力の否定論理和を出力する第3の論理回路を有し、該第3の論理回路の出力が前記論理演算回路の出力となる、請求項7に記載の半導体装置。前記第1乃至第3の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第1の論理レベルを出力し、未破壊状態である場合に前記第2の論理レベルを出力するよう構成されたアンチヒューズ素子であり、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第1の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第2の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第1の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第2の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が前記第1の論理レベルである場合に、前記第1の論理レベルを出力する、請求項4に記載の半導体装置。前記第1及び第2の論理レベルはそれぞれ偽及び真に対応し、前記第1の論理回路は、前記2つの第3の不揮発性記憶素子のうちの一方の出力と、前記第1の不揮発性記憶素子の出力との否定論理積を出力する回路であり、前記第2の論理回路は、前記2つの第3の不揮発性記憶素子のうちの他方の出力と、前記第2の不揮発性記憶素子の出力との否定論理積を出力する回路であり、前記論理演算回路は、前記第1及び第2の論理回路の出力の論理積を出力する第3の論理回路を有し、該第3の論理回路の出力が前記論理演算回路の出力となる、請求項9に記載の半導体装置。前記不揮発性記憶回路は1つの前記第3の不揮発性記憶素子を有し、前記第1の論理回路は、前記1つの第3の不揮発性記憶素子と、前記第1の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力し、前記第2の論理回路は、前記1つの第3の不揮発性記憶素子と、前記第2の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する、請求項3に記載の半導体装置。前記第1乃至第3の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第1の論理レベルとは異なる第2の論理レベルを出力し、未破壊状態である場合に前記第1の論理レベルを出力するよう構成されたヒューズ素子であり、前記第1の論理回路は、前記1つの第3の不揮発性記憶素子の出力と、前記第1の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第2の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第1の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記第2の論理回路は、前記1つの第3の不揮発性記憶素子の出力と、前記第2の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第2の論理レベルである第1のケースで前記第2の論理レベルを出力する一方、両方が前記第1の論理レベルである第2のケースで前記第1の論理レベルを出力し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が前記第1の論理レベルである場合に、前記第1の論理レベルを出力する、請求項11に記載の半導体装置。前記第1及び第2の論理レベルはそれぞれ偽及び真に対応し、前記第1の論理回路は、前記1つの第3の不揮発性記憶素子の出力と、前記第1の不揮発性記憶素子の出力との論理和を出力する回路であり、前記第2の論理回路は、前記1つの第3の不揮発性記憶素子の出力と、前記第2の不揮発性記憶素子の出力との論理和を出力する回路であり、前記論理演算回路は、前記第1及び第2の論理回路の出力の論理積を出力する第3の論理回路を有し、該第3の論理回路の出力が前記論理演算回路の出力となる、請求項12に記載の半導体装置。前記不揮発性記憶回路は2つ以上の前記第3の不揮発性記憶素子を有し、前記論理演算回路は、それぞれ、前記2つ以上の第3の不揮発性記憶素子のうちのふたつのうちいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する少なくとも1つの第4の論理回路、を有し、前記論理演算回路は、前記少なくとも1つの第4の論理回路の出力がいずれも第2のケースを示している場合に、前記第1の論理レベルを出力する、請求項1又は2に記載の半導体装置。前記少なくとも1つの第3の不揮発性記憶素子は、前記第1及び第2の不揮発性記憶素子の間に配置される請求項1乃至14のいずれか一項に記載の半導体装置。前記第1乃至第3の不揮発性記憶素子を含む複数の不揮発性記憶素子を備え、前記複数の不揮発性記憶素子は一列に並べて配置され、前記少なくとも1つの第3の不揮発性記憶素子はそれぞれ、同一列内に配置された他の複数の前記不揮発性記憶素子のうち、同じ前記不揮発性記憶回路を構成しない前記不揮発性記憶素子とは隣接しない請求項15に記載の半導体装置。複数の前記不揮発性記憶回路を備え、前記複数の不揮発性記憶回路は所定の方向に沿って一列に並べて配置され、前記複数の不揮発性記憶回路それぞれの内部では、前記第1の不揮発性記憶素子、前記少なくとも1つの第3の不揮発性記憶素子、及び前記第2の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される請求項1乃至16のいずれか一項に記載の半導体装置。所定の方向に沿って一列に並べて配置された複数の不揮発性記憶回路を備え、前記複数の不揮発性記憶回路はそれぞれ、第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、該第1及び第2の不揮発性記憶素子並びに該少なくとも1つの第3の不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有し、前記複数の不揮発性記憶回路それぞれの内部では、前記第1の不揮発性記憶素子、前記少なくとも1つの第3の不揮発性記憶素子、及び前記第2の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される、半導体装置。前記複数の不揮発性記憶回路は、互いに隣接する第1及び第2の不揮発性記憶回路を含み、前記第1の不揮発性記憶回路に含まれる前記第2の不揮発性記憶素子と、前記第2の不揮発性記憶回路に含まれる前記第1の不揮発性記憶素子とは、前記所定の方向に隣接して配置される、請求項18に記載の半導体装置。前記論理演算回路は、前記少なくとも1つの第3の不揮発性記憶素子すべてと、前記第1及び第2の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルを出力し、前記第1及び第2の不揮発性記憶素子並びに前記少なくとも1つの第3の不揮発性記憶素子のうち未破壊状態であるものが1つ以下である場合に、破壊を示す第2の論理レベルを出力する、請求項18又は19に記載の半導体装置。前記論理演算回路は、前記少なくとも1つの第3の不揮発性記憶素子のうちのひとつと、前記第1の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する第1の論理回路と、前記少なくとも1つの第3の不揮発性記憶素子のうちのひとつと、前記第2の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第1のケースと、両方が未破壊状態である第2のケースとで異なる論理レベルを出力する第2の論理回路と、を有し、前記論理演算回路は、前記第1及び第2の論理回路のいずれか少なくとも一方の出力が第2のケースを示している場合に、前記第1の論理レベルを出力する、請求項20に記載の半導体装置。ところで、上述したように、欠陥メモリセルの数が近年ますます増大していることから、半導体装置の内部に、上記のような不良アドレス記憶用の不揮発性記憶回路を大量に設ける必要が生じている。一方で、半導体装置には小型化が厳しく要求されることから、不揮発性記憶素子を狭い間隔で隣接して配置する必要が生じている。不揮発性記憶素子間の距離が短いと、不揮発性記憶素子を破壊する際に、隣接する他の不揮発性記憶素子も破壊してしまうという事象が発生し得る。以下、このような破壊を干渉破壊と称する。上述した不揮発性記憶回路において干渉破壊が発生すると、不揮発性記憶回路の出力として未破壊を示す第1の論理レベルが期待される場合であっても、破壊済を示す第2の論理レベルが出力されてしまうことになる。これは、不揮発性記憶回路内の論理回路の出力が第2の論理レベルになってしまうことによるものである。このように、従来の不揮発性記憶回路には、出力として未破壊を示す第1の論理レベルが期待される場面で干渉破壊が発生すると、正しい出力が得られなくなるという現象があった。本発明による半導体装置は、第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、前記少なくとも1つの第3の不揮発性記憶素子すべてと、前記第1及び第2の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルを出力する論理演算回路とを有する不揮発性記憶回路を備える、半導体装置である。本発明の他の一側面による半導体装置は、所定の方向に沿って一列に並べて配置された複数の不揮発性記憶回路を備え、前記複数の不揮発性記憶回路はそれぞれ、第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、該第1及び第2の不揮発性記憶素子並びに該少なくとも1つの第3の不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有し、前記複数の不揮発性記憶回路それぞれの内部では、前記第1の不揮発性記憶素子、前記少なくとも1つの第3の不揮発性記憶素子、及び前記第2の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される、半導体装置である。本発明によれば、不揮発性記憶回路の出力として未破壊を示す第1の論理レベルが期待される場面で、第1及び第2の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第3の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第1の論理レベルを出力させることが可能になる。本発明の実施例の一つは、以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明による半導体装置は不揮発性記憶回路を備え、この不揮発性記憶回路は、第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、これら不揮発性記憶素子の状態未破壊状態又は破壊状態に基づく論理演算を行う論理演算回路とを有する。論理演算回路は、少なくとも1つの第3の不揮発性記憶素子すべてと、第1及び第2の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルロウレベルを出力するよう構成される。これにより、不揮発性記憶回路の出力として未破壊を示す第1の論理レベルが期待される場面で、第1及び第2の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第3の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第2の論理レベルを出力させることが可能になる。また、本発明は、次のように構成してもよい。すなわち、本発明の他の一側面による半導体装置は複数の不揮発性記憶回路を備え、これらが所定の方向に沿って一列に並べて配置された構成を有している。複数の不揮発性記憶回路はそれぞれ、第1及び第2の不揮発性記憶素子と、少なくとも1つの第3の不揮発性記憶素子と、これらの不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有している。複数の不揮発性記憶回路それぞれの内部では、第1の不揮発性記憶素子、少なくとも1つの第3の不揮発性記憶素子、及び第2の不揮発性記憶素子が、この順で上記所定の方向に沿って一列に並べて配置される。これにより、第3の不揮発性記憶素子が干渉破壊から守られるので、第1及び第2の不揮発性記憶素子の一方に干渉破壊が発生したとしても、不揮発性記憶回路に正しい論理レベルを出力させることが可能になる。図1は、本発明の原理を説明するための模式図である。本発明による半導体装置は、図1に示すように、x方向に沿って一列に並べて配置された複数の不揮発性記憶回路1を備えており、これら複数の不揮発性記憶回路1はそれぞれ、第1の不揮発性記憶素子31と、第2の不揮発性記憶素子32と、少なくとも1つの第3の不揮発性記憶素子33と、これらの不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路2とを有している。第1乃至第3の不揮発性記憶素子31~33は、ヒューズ素子であってもよいし、アンチヒューズ素子であってもよい。なお、ヒューズ素子には、レーザビームの照射により切断を行うレーザーヒューズ素子、高電流を流すことによって切断を行う電気ヒューズ素子などの種類がある。複数の不揮発性記憶素子を並べて配置する際には、上述した干渉破壊を防止するため、隣接素子間の間隔をある程度以上空ける必要がある。干渉破壊は、レーザーヒューズ素子ではジュール熱干渉、電気ヒューズ素子では熱干渉又は電界干渉、アンチヒューズ素子では電圧電界干渉によって発生する。しかし、微細化の進展に伴って欠陥メモリセルの数が増加している近年では、隣接素子間の間隔に余裕を持つことが難しくなっており、ある程度の確率で干渉破壊が発生してしまうのが現実である。本発明は、このような干渉破壊が起きたとしても、不揮発性記憶回路1に正しい論理レベルを出力させるための発明である。さて、図1に示すように、複数の不揮発性記憶回路1それぞれの内部では、第1の不揮発性記憶素子31、少なくとも1つの第3の不揮発性記憶素子33、及び第2の不揮発性記憶素子32が、この順でx方向に沿って一列に並べて配置される。このような配置を採用することで、少なくとも1つの第3の不揮発性記憶素子33を干渉破壊から守ることが可能になっている。つまり、いずれの第3の不揮発性記憶素子33も、隣接する不揮発性記憶回路1から離れた位置に配置されることになるので、この隣接する不揮発性記憶回路1内の不揮発性記憶素子を破壊する際に干渉破壊を受けることがない。したがって、不揮発性記憶回路1において干渉破壊が発生し得るのは、第1及び第2の不揮発性記憶素子31,32のみである。論理演算回路2は、少なくとも1つの第3の不揮発性記憶素子33すべてと、第1及び第2の不揮発性記憶素子31,32のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルロウレベルを出力するよう構成される。これにより、不揮発性記憶回路1内の不揮発性記憶素子の破壊処理を行っていない場合、つまり不揮発性記憶回路1の出力FOUTとしてロウレベルが期待される場面で、第1及び第2の不揮発性記憶素子31,32のうちの一方が干渉破壊により破壊されてしまったとしても、干渉破壊を受けない少なくとも1つの第3の不揮発性記憶素子33はすべて未破壊状態であることから、論理演算回路2に未破壊を示すロウレベルを出力させることができるようになる。なお、論理演算回路2はさらに、第1及び第2の不揮発性記憶素子31,32並びに少なくとも1つの第3の不揮発性記憶素子33のうち未破壊状態であるものが1つ以下である場合に、破壊済を示す第2の論理レベルハイレベルを出力するように構成することが好ましい。不揮発性記憶素子の破壊が必ずしも完全なものではないことは上述したとおりであるが、このようにすることで、不揮発性記憶回路1内の不揮発性記憶素子の破壊処理を行った場合、つまり不揮発性記憶回路1の出力FOUTとしてハイレベルが期待される場面で、不揮発性記憶回路1に含まれる複数の不揮発性記憶素子のうちのひとつが仮に未破壊状態であったとしても、論理演算回路2に破壊済を示すハイレベルを出力させることができるようになる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい第1の実施の形態による半導体装置10の構成を示すブロック図である。本実施の形態による半導体装置10はDDR型のSDRAMであり、外部端子として、クロック端子11、コマンド端子群12、アドレス端子群13及びデータ入出力端子群14を備えている。実際には、他にも電源端子、データストローブ端子などを備えているが、これらについては図示を省略してある。クロック端子11は外部クロック信号CKが供給される端子であり、供給された外部クロック信号CKはクロック生成回路21に供給される。クロック生成回路21は、外部クロック信号CKに基づいて内部クロック信号ICLKを生成し、これをヒューズ制御回路27やデータ入出力回路24などの各種内部回路に供給する。コマンド端子群12は、各種の外部コマンド信号CMDが供給される端子群である。コマンド端子群12に供給された外部コマンドCMDはコマンドデコーダ22に入力され、コマンドデコーダ22によって各種内部コマンド信号が生成される。内部コマンド信号としては、不良アドレスの書込動作を開始するための不良アドレス設定コマンドTMRS、アンチヒューズ素子の絶縁破壊を開始する書き込み開始コマンドCONST、アンチヒューズ素子の絶縁破壊を終了する書き込み終了コマンドCONEDが含まれる。これら内部コマンドTMRS,CONST,CONEDは、後述する判定回路30,31がアンチヒューズ素子を含む場合にのみ必要となる。アドレス端子群13は、アドレスビットA0~A12からなるアドレス信号ADDが供給される端子群であり、供給されたアドレス信号ADDは、アドレスラッチ回路23に供給される。アドレスラッチ回路23にラッチされたアドレス信号ADDのうち、ロウアドレスXAについてはロウ系救済回路25に供給され、カラムアドレスYAについてはカラム系救済回路26に供給される。ロウ系救済回路25はロウアドレスをロウデコーダ71に供給する回路であり、冗長ワード線ごとに設けられる複数の判定回路30を含んで構成される。詳しくは後述するが、各判定回路30は、それぞれ複数の不揮発性記憶素子を含む所定数の不揮発性記憶回路を有しており、これにより不良ワード線に対応するロウアドレス不良アドレスを記憶可能に構成される。各判定回路30は、こうして記憶している不良アドレスと、アドレスラッチ回路23から供給されるロウアドレスXAとを比較する機能を有する。ロウ系救済回路25は、供給されたロウアドレスXAと一致する不良アドレスを記憶している判定回路30があった場合、供給されたロウアドレスXAに代え、その判定回路30に対応する冗長ワード線を示すロウアドレスをロウデコーダ71に供給する。一方、供給されたロウアドレスXAと一致する不良アドレスを記憶している判定回路30がなかった場合には、供給されたロウアドレスXAをそのままロウデコーダ71に供給する。カラム系救済回路26は、カラムアドレスをカラムデコーダ72に供給する回路であり、冗長ビット線ごとに設けられる複数の判定回路31を含んで構成される。詳しくは後述するが、各判定回路31は、それぞれ複数の不揮発性記憶素子を含む所定数の不揮発性記憶回路を有しており、これにより不良ビット線に対応するカラムアドレス不良アドレスを記憶可能に構成される。各判定回路30は、こうして記憶している不良アドレスと、アドレスラッチ回路23から供給されるカラムアドレスYAとを比較する機能を有する。カラム系救済回路26は、供給されたカラムアドレスYAと一致する不良アドレスを記憶している判定回路31があった場合、供給されたカラムアドレスYAに代え、その判定回路31に対応する冗長ビット線を示すカラムアドレスをカラムデコーダ72に供給する。一方、供給されたカラムアドレスYAと一致する不良アドレスを記憶している判定回路31がなかった場合には、供給されたカラムアドレスYAをそのままカラムデコーダ72に供給する。なお、判定回路30,31に含まれる不揮発性記憶素子は、ヒューズ素子であってもよいし、アンチヒューズ素子であってもよい。ヒューズ素子である場合には、レーザーヒューズ素子であってもよいし、電気ヒューズ素子であってもよい。図2に示すヒューズ制御回路27は、判定回路30,31がアンチヒューズ素子又は電気ヒューズ素子を含む場合にのみ必要な回路であり、ウェハ状態又はパッケージング後において、アンチヒューズ素子又は電気ヒューズ素子に不良アドレスを書き込む機能を有する。ヒューズ制御回路27の動作は、上述した内部コマンドTMRS,CONST,CONED及び内部クロック信号ICLKによって制御される。判定回路30,31に含まれる不揮発性記憶素子がレーザーヒューズ素子である場合の不良アドレスの書き込みレーザーヒューズ素子の切断は、ウェハ状態において、各レーザーヒューズ素子にレーザビームを直接照射することにより行われる。ロウデコーダ71は、メモリセルアレイ70に含まれる複数のワード線又は冗長ワード線WLのうち、ロウ系救済回路25から供給されるロウアドレスによって示されるものを選択する回路である。この選択は、該当するワード線又は冗長ワード線WLを活性化することにより行われる。ここで、半導体装置10はメモリセルアレイ70及びセンス回路73を有している。メモリセルアレイ70は、互いに平行に延伸する複数のワード線又は冗長ワード線WLと、これらワード線の延伸方向と直交する方向にそれぞれ延伸する複数のビット線又は冗長ビット線BLとを有している。ワード線又は冗長ワード線WLとビット線又は冗長ビット線BLの交点には、メモリセルMCが配置される。なお、図2には、1本のワード線WL、1本のビット線BL、及び1個のメモリセルMCのみを示している。センス回路73は、ビット線又は冗長ビット線BLごとのセンスアンプSAを有しており、各センスアンプSAは、対応するビット線又は冗長ビット線BLと接続されている。カラムデコーダ72は、センス回路73に含まれる複数のセンスアンプSAのうち、カラム系救済回路26から供給されるカラムアドレスによって示されるものを選択する回路である。この選択は、該当するセンスアンプSAをデータ入出力回路24に接続することにより行われる。データ入出力端子群14は、複数のデータビットからなるデータDQが入出力される端子群であり、データ入出力回路24に接続されている。リード動作時においては、センス回路73及びデータ入出力回路24を介してメモリセルアレイ70から読み出されたリードデータが、データ入出力端子群14から出力される。一方、ライト動作時においては、データ入出力端子群14に入力されたライトデータがデータ入出力回路24及びセンス回路73を介してメモリセルアレイ70に書き込まれる。データ入出力回路24の動作は、内部クロック信号ICLKに同期して行われる。以上が本実施形態による半導体装置10の全体構成である。次に、判定回路30,31の構成について詳細に説明する。判定回路30,31の構成は、供給されるアドレスのビット数が異なる点を除けば同様であるので、以下では判定回路30のみに着目して説明する。図3は、1つの判定回路30の内部構成を示す図である。同図では、アドレスラッチ回路23図2から供給されるロウアドレスのビット数をn1とし、各ビットをアドレスビットADD0~ADDnと表している。同図に示すように、判定回路30は、不揮発性記憶回路40,410~41nと、否定排他的論理和回路420~42nと、論理積回路43とを有している。不揮発性記憶回路40,410~41nはそれぞれ複数の不揮発性記憶素子を有し、これらによって1ビットの情報を記憶する回路である。不揮発性記憶回路40の出力信号En及び不揮発性記憶回路410~41nそれぞれの出力信号FOUTは、それぞれが記憶しているビットの値を示している。不揮発性記憶回路40は、当該判定回路30が不良アドレスを記憶しているか否かを記憶するために設けられているもので、出力信号Enがハイレベルであることが、当該判定回路30が不良アドレスを記憶していることを示している。また、不揮発性記憶回路410~41nはそれぞれ不良アドレスの0~nビット目を記憶するために設けられているもので、それぞれ出力信号FOUTが不良アドレスの対応するビットの値を示している。不揮発性記憶回路40,410~41nの詳しい構成配置及び回路構成については後述する。否定排他的論理和回路420~42nはそれぞれ2つずつの入力端子を有しており、一方の入力端子には不揮発性記憶回路410~41nの出力信号FOUTがそれぞれ供給され、他方の入力端子にはアドレスビットADD0~ADDnがそれぞれ供給される。そして、否定排他的論理和回路420~42nはそれぞれ、入力された出力信号FOUTと、入力されたアドレスビットとの否定排他的論理和を算出して、その結果をヒット信号Hit0~Hitnとして出力する。したがって、ヒット信号Hit0~Hitnは、アドレスビットADD0~ADDnのうちの対応するものと、対応する出力FOUTとが等しい場合にハイレベルとなり、等しくない場合にロウレベルとなる信号である。論理積回路43は不揮発性記憶回路40の出力信号En及びヒット信号Hit0~Hitnがそれぞれ供給されるn2個の入力端子を有しており、これらn2個の信号の論理積を算出して、その結果をヒット信号Hitとして出力する回路である。したがって、ヒット信号Hitは、当該判定回路30が不良アドレスを記憶しており、かつ記憶している不良アドレスが入力されたアドレスと等しい場合にハイレベルとなり、それ以外の場合にロウレベルとなる信号である。図2に示したロウ系救済回路25は、各判定回路30から出力されるこのヒット信号Hitを参照することにより、供給されたロウアドレスXAと一致する不良アドレスを記憶している判定回路30を取得する。次に、不揮発性記憶回路40,410~41nの詳しい構成について説明する。なお、不揮発性記憶回路40,410~41nの内部構成はいずれも同一であるので、以下の説明では、これらをまとめて不揮発性記憶回路41と称して説明する。図4は、複数の不揮発性記憶回路41の配置及びこれらの内部の回路構成を示す図である。同図に示すように、複数の不揮発性記憶回路41は、x方向に沿って一列に並べて配置される。同図には3つの不揮発性記憶回路41のみを示しているが、実際にはより多くの不揮発性記憶回路41が一列に並べて配置される。本実施の形態による不揮発性記憶回路41は、4つのヒューズ素子501,502,503A,503Bと、論理和回路601,602第1及び第2の論理回路と、論理積回路61第3の論理回路とを有して構成される。ヒューズ素子501,502はそれぞれ、図1に示した第1及び第2の不揮発性記憶素子31,32に相当する。また、ヒューズ素子503A,503Bは、図1に示した第3の不揮発性記憶素子33に相当する。つまり、本実施の形態による不揮発性記憶回路41は、2つの第3の不揮発性記憶素子33を有している。論理和回路601,602及び論理積回路61は、図1に示した論理演算回路2を構成する。ヒューズ素子501,502,503A,503Bはそれぞれ2つの端部を有しており、このうちの一方の端部に、破壊状態である場合にハイレベルを出力し、未破壊状態である場合にロウレベルを出力するよう構成される正論理。他方の端部は接地される。不揮発性記憶回路41の内部では、図4に示すように、x方向に沿ってヒューズ素子501,503A,503B,502の順で、各ヒューズ素子が一列に並んで配置される。他の不揮発性記憶回路41も含めて見れば、図4に示すように、ヒューズ素子501,503A,503B,502の配置が繰り返される。ヒューズ素子間の距離は一定であり、この一定の距離は干渉破壊がほとんど起きないように設定される。ただし、干渉破壊が絶対起きないほどに離して配置することはスペースの制約上不可能であり、まれにではあるものの、干渉破壊は発生する。そこで、本実施の形態による論理演算回路2論理和回路601,602及び論理積回路61は、ヒューズ素子501,502の一方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できるように構成される。また、ヒューズ素子の切断は、上述したように、まれに失敗する場合がある。本実施の形態による論理演算回路2は、このような場合も考慮し、4つのヒューズ素子501,502,503A,503Bのうちのひとつについて切断が失敗したとしても、正しい出力信号FOUTを出力できるように構成される。以下、詳しく説明する。論理和回路601は2つの入力端子を有し、一方の入力端子にはヒューズ素子501の出力信号が供給され、他方の入力端子にはヒューズ素子503Aの出力信号が供給される。論理和回路601は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路601から出力される信号の論理レベルは、ヒューズ素子501とヒューズ素子503Aとのいずれか少なくとも一方が破壊状態出力がハイレベルである第1のケースと、両方が未破壊状態出力がロウレベルである第2のケースとで異なることになる。具体的には、第1のケースではハイレベル、第2のケースではロウレベルとなる。論理和回路602は、一方の入力端子にヒューズ素子502の出力信号が供給され、他方の入力端子にはヒューズ素子503Bの出力信号が供給される点を除き、論理和回路601と同様である。論理積回路61は2つの入力端子を有し、一方の入力端子には論理和回路601の出力信号が供給され、他方の入力端子には論理和回路602の出力信号が供給される。論理積回路61は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路61から出力される信号の論理レベルは、論理和回路601,602のいずれか少なくとも一方の出力信号が第2のケースを示している場合に、ロウレベルとなる。論理積回路61の出力信号は、不揮発性記憶回路41の出力信号FOUTとなる。表1は、ヒューズ素子501,502,503A,503Bの状態と、論理和回路601,602の出力信号と、出力信号FOUTとの関係をまとめたものである。同図においてNCはそれぞれ未破壊状態破壊状態に対応し、FTはそれぞれ偽ロウレベル、真ハイレベルに対応している。また、N→Fという表記は、未破壊状態Nのヒューズ素子がロウレベルFを出力することを示している。C→Tなどの表記についても同様である。さらに、同図には、破壊処理を行う前出力信号FOUTとしてロウレベルFが期待される場面と、破壊処理を行った後出力信号FOUTとしてハイレベルTが期待される場面とのそれぞれについて、誤った状態にあるヒューズ素子の数不良数欄と、期待される出力信号FOUTの論理レベルと実際の出力信号FOUTの論理レベルとを比較した結果結果欄とを示している。結果欄に示したOKの表記は、実際の出力信号FOUTの論理レベルが期待される論理レベルに等しくなっていることを示し、NGの表記は、実際の出力信号FOUTの論理レベルが期待される論理レベルと等しくないことを示している。また、同図において網掛けした部分は、実際にはほとんど発生しないため、無視してよいケースである。破壊処理前に関して言えば、他の不揮発性記憶回路41内のヒューズ素子と隣接していないヒューズ素子503A,503Bが破壊状態となることはほぼないため、無視してよい。また、ヒューズ素子501,502の両方が破壊状態となることもほぼないため、無視してよい。一方、破壊処理後に関して言えば、1つの不揮発性記憶回路41内で2つ以上のヒューズ素子が未破壊状態となることはほぼないため、無視してよい。初めに破壊処理前に着目すると、無視できない3つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくロウレベルFとなっている。このうち、表1に2番と9番で示した2つのケースでは、それぞれヒューズ素子502とヒューズ素子501が破壊状態となってしまっているが、出力信号FOUTの論理レベルは正しくロウレベルFとなっている。つまり、不揮発性記憶回路41は、ヒューズ素子501,502の一方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できる。次に破壊処理後に着目すると、無視できない5つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくハイレベルTとなっている。つまり、不揮発性記憶回路41は、4つのヒューズ素子501,502,503A,503Bのうちのひとつについて切断が失敗したとしても、正しい出力信号FOUTを出力できる。このように、本実施の形態による半導体装置10の構成によれば、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。次に、本発明の第2の実施の形態による半導体装置について説明する。本実施の形態による半導体装置は、不揮発性記憶回路41の内部構成以外の点では第1の実施の形態による半導体装置10と同様であるので、以下では、不揮発性記憶回路41の内部構成に着目して説明する。図5は、本実施の形態による複数の不揮発性記憶回路41の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路41は、4つのアンチヒューズ素子511,512,513A,513Bと、論理積回路621,622第1及び第2の論理回路と、否定論理和回路63第3の論理回路とを有して構成される。アンチヒューズ素子511,512はそれぞれ、図1に示した第1及び第2の不揮発性記憶素子31,32に相当する。また、アンチヒューズ素子513A,513Bは、図1に示した第3の不揮発性記憶素子33に相当する。つまり、本実施の形態による不揮発性記憶回路41も、2つの第3の不揮発性記憶素子33を有している。論理積回路621,622及び否定論理和回路63は、図1に示した論理演算回路2を構成する。アンチヒューズ素子511,512,513A,513Bはそれぞれ2つの端部を有しており、このうちの一方の端部に、破壊状態である場合にロウレベルを出力し、未破壊状態である場合にハイレベルを出力するよう構成される負論理。他方の端部は接地される。不揮発性記憶回路41の内部では、図5に示すように、x方向に沿ってアンチヒューズ素子511,513A,513B,512の順で、各アンチヒューズ素子が一列に並んで配置される。他の不揮発性記憶回路41も含めて見れば、図5に示すように、アンチヒューズ素子511,513A,513B,512の配置が繰り返される。アンチヒューズ素子間の距離は一定であり、この一定の距離は干渉破壊がほとんど起きないように設定される。ただし、干渉破壊が絶対起きないほどに離して配置することはスペースの制約上不可能であり、まれにではあるものの、干渉破壊は発生する。そこで、本実施の形態による論理演算回路2論理積回路621,622及び否定論理和回路63は、アンチヒューズ素子511,512の一方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できるように構成される。また、アンチヒューズ素子は、上述したように、一旦絶縁破壊されたとしても、まれに導通状態に戻ってしまう場合がある。本実施の形態による論理演算回路2は、このような場合も考慮し、4つのアンチヒューズ素子511,512,513A,513Bのうちのひとつが導通状態未破壊状態に戻ってしまったとしても、正しい出力信号FOUTを出力できるように構成される。以下、詳しく説明する。論理積回路621は2つの入力端子を有し、一方の入力端子にはアンチヒューズ素子511の出力信号が供給され、他方の入力端子にはアンチヒューズ素子513Aの出力信号が供給される。論理積回路621は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路621から出力される信号の論理レベルは、アンチヒューズ素子511とアンチヒューズ素子513Aとのいずれか少なくとも一方が破壊状態出力がロウレベルである第1のケースと、両方が未破壊状態出力がハイレベルである第2のケースとで異なることになる。具体的には、第1のケースではロウレベル、第2のケースではハイレベルとなる。論理積回路622は、一方の入力端子にアンチヒューズ素子512の出力信号が供給され、他方の入力端子にはアンチヒューズ素子513Bの出力信号が供給される点を除き、論理積回路621と同様である。否定論理和回路63は2つの入力端子を有し、一方の入力端子には論理積回路621の出力信号が供給され、他方の入力端子には論理積回路622の出力信号が供給される。否定論理和回路63は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の否定論理和を出力する回路である。したがって、否定論理和回路63から出力される信号の論理レベルは、論理積回路621,622のいずれか少なくとも一方の出力信号が第2のケースを示している場合に、ロウレベルとなる。否定論理和回路63の出力信号は、不揮発性記憶回路41の出力信号FOUTとなる。表2は、アンチヒューズ素子511,512,513A,513Bの状態と、論理積回路621,622の出力信号と、出力信号FOUTとの関係をまとめたものである。同表中の各表記の意味等は、上述した表1のものと同様である。まず破壊処理前に着目すると、無視できない3つのケースではいずれも、表2に示すように、出力信号FOUTの論理レベルが正しくロウレベルFとなっている。このうち、表1に2番と9番で示した2つのケースでは、それぞれアンチヒューズ素子512とアンチヒューズ素子511が破壊状態となってしまっているが、出力信号FOUTの論理レベルは正しくロウレベルFとなっている。つまり、不揮発性記憶回路41は、アンチヒューズ素子511,512の一方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できる。次に破壊処理後に着目すると、無視できない5つのケースではいずれも、表2に示すように、出力信号FOUTの論理レベルが正しくハイレベルTとなっている。つまり、不揮発性記憶回路41は、4つのアンチヒューズ素子511,512,513A,513Bのうちのひとつが導通状態に戻ってしまったとしても、正しい出力信号FOUTを出力できる。このように、本実施の形態による半導体装置10の構成によれば、不揮発性記憶素子として負論理のアンチヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては導通状態に戻ってしまったアンチヒューズ素子が発生したとしても、実際上、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。なお、不揮発性記憶素子として4つのアンチヒューズ素子を用いた場合の論理演算回路2図1は、論理積回路621,622に代えて否定論理積回路を用い、否定論理和回路63に代えて論理積回路を用いても構成できる。以下、この変形例について、詳しく説明する。図6は、第2の実施の形態の変形例による複数の不揮発性記憶回路41の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路41は、図5に示した不揮発性記憶回路41と比べると、論理積回路621,622に代えて否定論理積回路641,642第1及び第2の論理回路を有し、否定論理和回路63に代えて論理積回路65第3の論理回路を有している。否定論理積回路641は2つの入力端子を有し、一方の入力端子にはアンチヒューズ素子511の出力信号が供給され、他方の入力端子にはアンチヒューズ素子513Aの出力信号が供給される。否定論理積回路641は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の否定論理積を出力する回路である。したがって、否定論理積回路641から出力される信号の論理レベルは、アンチヒューズ素子511とアンチヒューズ素子513Aとのいずれか少なくとも一方が破壊状態出力がロウレベルである第1のケースと、両方が未破壊状態出力がハイレベルである第2のケースとで異なることになる。具体的には、第1のケースではハイレベル、第2のケースではロウレベルとなる。否定論理積回路642は、一方の入力端子にアンチヒューズ素子512の出力信号が供給され、他方の入力端子にはアンチヒューズ素子513Bの出力信号が供給される点を除き、否定論理積回路641と同様である。論理積回路65は2つの入力端子を有し、一方の入力端子には否定論理積回路641の出力信号が供給され、他方の入力端子には否定論理積回路642の出力信号が供給される。論理積回路65は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路65から出力される信号の論理レベルは、否定論理積回路641,642のいずれか少なくとも一方の出力信号が第2のケースを示している場合に、ロウレベルとなる。論理積回路65の出力信号は、不揮発性記憶回路41の出力信号FOUTとなる。表3は、アンチヒューズ素子511,512,513A,513Bの状態と、否定論理積回路641,642の出力信号と、出力信号FOUTとの関係をまとめたものである。同表中の各表記の意味等は、上述した表1のものと同様である。表3から明らかなように、本変形例における出力信号FOUTの論理レベルは、表2に示した第2の実施の形態における出力信号FOUTのものと、すべてのケースにおいて同じである。つまり、本変形例による半導体装置10の構成によっても、不揮発性記憶素子として負論理のアンチヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては導通状態に戻ってしまったアンチヒューズ素子が発生したとしても、実際上、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。次に、本発明の第3の実施の形態による半導体装置について説明する。本実施の形態による半導体装置は、不揮発性記憶回路41の内部構成以外の点では第1の実施の形態による半導体装置10と同様であるので、以下では、不揮発性記憶回路41の内部構成に着目して説明する。図7は、本実施の形態による複数の不揮発性記憶回路41の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路41は、8つのヒューズ素子501,502,503A~503Fと、論理和回路601,602第1及び第2の論理回路と、論理和回路661,6622つの第4の論理回路と、論理積回路671,672と、論理和回路68とを有して構成される。ヒューズ素子501,502,503A~503Fそれぞれの構成は、第1の実施の形態で説明したヒューズ素子501,502,503A,503Bそれぞれの構成と同様である。不揮発性記憶回路41の内部では、図7に示すように、x方向に沿ってヒューズ素子501,503A~503F,502の順で、各ヒューズ素子が一列に並んで配置される。本実施の形態による論理演算回路2論理和回路601,602,661,662,68及び論理積回路671,672は、ヒューズ素子501,502の両方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できるように構成される。この両方に干渉破壊が起きたとしてもという点は、第1の実施の形態と異なる点である。一方、本実施の形態による論理演算回路2は、4つのヒューズ素子501,502,503A,503Bのうちのひとつについて切断が失敗したとしても、正しい出力信号FOUTを出力できるように構成される。この点では、第1の実施の形態と同様である。以下、詳しく説明する。論理和回路601は、第1の実施の形態で説明した論理和回路601と同様である。また、論理和回路602は、他方の入力端子にアンチヒューズ素子513Fの出力信号が供給される点を除き、第1の実施の形態で説明した論理和回路602と同様である。論理和回路661は2つの入力端子を有し、一方の入力端子にはヒューズ素子503Bの出力信号が供給され、他方の入力端子にはヒューズ素子503Cの出力信号が供給される。論理和回路661は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路661から出力される信号の論理レベルは、ヒューズ素子503Bとヒューズ素子503Cとのいずれか少なくとも一方が破壊状態出力がハイレベルである第1のケースと、両方が未破壊状態出力がロウレベルである第2のケースとで異なることになる。具体的には、第1のケースではハイレベル、第2のケースではロウレベルとなる。論理和回路662は、一方の入力端子にヒューズ素子503Dの出力信号が供給され、他方の入力端子にはヒューズ素子503Eの出力信号が供給される点を除き、論理和回路662と同様である。論理積回路671は2つの入力端子を有し、一方の入力端子には論理和回路601の出力信号が供給され、他方の入力端子には論理和回路661の出力信号が供給される。論理積回路671は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路671から出力される信号の論理レベルは、論理和回路601,661のいずれか少なくとも一方の出力信号が第2のケースを示している場合に、ロウレベルとなる。論理積回路672は、一方の入力端子に論理和回路602の出力信号が供給され、他方の入力端子には論理和回路662の出力信号が供給される点を除き、論理積回路671と同様である。論理和回路68は2つの入力端子を有し、一方の入力端子には論理積回路671の出力信号が供給され、他方の入力端子には論理積回路672の出力信号が供給される。論理和回路68は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路68から出力される信号の論理レベルは、論理和回路671,672のいずれか少なくとも一方の出力信号がハイレベルである場合に、ハイレベルとなる。論理和回路68の出力信号は、不揮発性記憶回路41の出力信号FOUTとなる。表4は、論理和回路601,602,661,662及び論理積回路671,672の出力信号と、出力信号FOUTとの関係をまとめたものである。同表中の各表記の意味等は、上述した表1のものと同様である。ただし、表4では、一行の中に各ヒューズ素子の状態の複数の組み合わせが含まれるため、誤った状態にあるヒューズ素子の数を示す不良数の欄には、複数の場合をカンマで区切って併記している。また、本実施の形態による半導体装置10は、上述したように、ヒューズ素子501,502の両方に干渉破壊が起きたとしても正しい出力信号FOUTを出力できるように構成されている点に特徴を有することから、表4では、破壊処理前に関して、ヒューズ素子501,502の両方が破壊状態となっている可能性がある場合表4に10番で示したケースについても、無視できないケースとしている。まず破壊処理前に着目すると、無視できない4つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくロウレベルFとなっている。このうち、表1に10番で示したケースは、ヒューズ素子501,502がともに破壊状態となった場合を含んでいる。しかし、論理和回路661,662の出力信号がロウレベルFであることから、結果として出力信号FOUTもロウレベルFとなっている。つまり、不揮発性記憶回路41は、ヒューズ素子501,502の一方に干渉破壊が起きた場合はもちろん、両方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できる。次に破壊処理後に着目すると、無視できない5つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくハイレベルTとなっている。つまり、不揮発性記憶回路41は、8つのヒューズ素子501,502,503A~503Fのうちのひとつについて切断が失敗したとしても、正しい出力信号FOUTを出力できる。このように、本実施の形態による半導体装置10の構成によっても、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。さらに、本実施の形態による半導体装置10では、ヒューズ素子501,502の両方に干渉破壊が起きたとしても、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。次に、本発明の第4の実施の形態による半導体装置について説明する。本実施の形態による半導体装置も、不揮発性記憶回路41の内部構成以外の点では第1の実施の形態による半導体装置10と同様であるので、以下では、不揮発性記憶回路41の内部構成に着目して説明する。図8は、本実施の形態による複数の不揮発性記憶回路41の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路41は、8つのヒューズ素子501,502,503と、論理和回路601,602第1及び第2の論理回路と、論理積回路61第3の論理回路とを有して構成される。本実施の形態では、図1に示した第3の不揮発性記憶素子33に相当するヒューズ素子が、ヒューズ素子5031つしか設けられていない。これに伴い、論理和回路601,602それぞれの他方の入力端子には、同一のヒューズ素子503の出力信号が供給される。論理和回路601,602及び論理積回路61は、その他の点では、第1の実施の形態で説明したものと同様である。表5は、ヒューズ素子501,502,503の状態と、論理和回路601,602の出力信号と、出力信号FOUTとの関係をまとめたものである。同表中の各表記の意味等は、上述した表1のものと同様である。まず破壊処理前に着目すると、無視できない3つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくロウレベルFとなっている。このうち、表1に2番と5番で示した2つのケースでは、それぞれヒューズ素子502とヒューズ素子501が破壊状態となってしまっているが、出力信号FOUTの論理レベルは正しくロウレベルFとなっている。つまり、不揮発性記憶回路41は、ヒューズ素子501,502の一方に干渉破壊が起きたとしても、正しい出力信号FOUTを出力できる。次に破壊処理後に着目すると、無視できない4つのケースではいずれも、表1に示すように、出力信号FOUTの論理レベルが正しくハイレベルTとなっている。つまり、不揮発性記憶回路41は、4つのヒューズ素子501,502,503のうちのひとつについて切断が失敗したとしても、正しい出力信号FOUTを出力できる。このように、本実施の形態による半導体装置10の構成によっても、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路41に正しい出力信号FOUTを出力させることが可能になっている。また、本実施の形態では、1つの不揮発性記憶回路41の中に含まれるヒューズ素子の数が3個で済むため、第1の実施の形態による半導体装置10に比べ、不揮発性記憶回路41の占有面積を小さくすることができる。なお、表5から理解されるように、本実施の形態では、破壊処理前に関して、無視できない3つのケース以外はすべてNGである。これに対し、表1では、無視できない3つのケース以外にもOKとなっているケースが4つある。これは、ヒューズ素子の数を増やしたことで、より多くのケースで良好な結果が得られるようになったことを意味している。このことから、不揮発性記憶回路41の占有面積を小さくしたい場合には本実施の形態を、破壊処理前に関して正しい出力信号FOUTが得られるケースを増やしたい場合には第1の実施の形態を採用すればよいと言える。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記第1乃至第4の実施の形態では、図1に示した第3の不揮発性記憶素子33の個数が1,2,6である場合について説明したが、第3の不揮発性記憶素子33は、少なくとも1つ不揮発性記憶回路1内に含まれていればよい。また、不揮発性記憶回路1ごとに、第3の不揮発性記憶素子33の個数が異なっていてもよい。この場合、論理演算回路2の構成も不揮発性記憶回路1ごとに異なることとなるのは当然である。また、上記第1乃至第4の実施の形態では論理演算回路2の具体的な例を挙げたが、図1を参照しながら説明したように、論理演算回路2は、少なくとも1つの第3の不揮発性記憶素子33すべてと、第1及び第2の不揮発性記憶素子31,32のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第1の論理レベルロウレベルを出力するよう構成されていればよく、その具体的な回路構成としては、上記第1乃至第4の実施の形態で挙げたもの以外にも種々の構成を取り得る。本願の技術思想は、様々な構成のROMReadOnlyMemoryを有する半導体装置に関して適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuit、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理回路を構成するトランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETが適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"