半導体基板における第1の活性領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の第1の側面の側方下に位置する領域の前記第1の活性領域の表面部が除去されてなる第1の掘り下げ部と、前記第1のゲート電極の前記第1の側面並びに前記第1の掘り下げ部の側壁面及び底面の一部を覆うように形成された第1の絶縁性サイドウォールスペーサと、前記第1の絶縁性サイドウォールスペーサの外側で且つ前記第1の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に形成された高濃度ドレイン領域と、前記第1の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第1の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1の絶縁性サイドォールスペーサは、前記第1の掘り下げ部の前記側壁面及び前記底面に接していることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記第1の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、80°以下であることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記第1のゲート絶縁膜と接する部分の前記第1の活性領域表面を基準として、前記第1の掘り下げ部の深さは、50nm以上で且つ150nm以下であることを特徴とする半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第1のゲート電極における前記第1の側面と反対側の第2の側面の側方下に位置する前記第1の活性領域の表面部が除去されてなる第2の掘り下げ部と、前記第1のゲート電極の前記第2の側面並びに前記第2の掘り下げ部の側壁面及び底面の一部を覆うように形成された第2の絶縁性サイドウォールスペーサと、前記第2の絶縁性サイドウォールスペーサの外側で且つ前記第2の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に形成された高濃度ソース領域と、前記第2の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第1の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていることを特徴とする半導体装置。請求項5に記載の半導体装置において、前記第1の活性領域における前記第1の掘り下げ部と前記第2の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第1のゲート絶縁膜に接している表面から下方に向かって大きくなっていることを特徴とする半導体装置。請求項1~6のいずれか1項に記載の半導体装置において、前記第1の絶縁性サイドウォールスペーサと前記第1のゲート電極の前記第1の側面との間には第1の絶縁性オフセットスペーサが介在していることを特徴とする半導体装置。請求項1~7のいずれか1項に記載の半導体装置において、前記高濃度ドレイン領域の上には、前記第1の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていることを特徴とする半導体装置。請求項1~8のいずれか1項に記載の半導体装置において、前記半導体基板上に、前記第1のゲート電極及び前記第1の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第1の絶縁性サイドウォールスペーサは、L字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有することを特徴とする半導体装置。請求項1~8のいずれか1項に記載の半導体装置において、前記半導体基板上に、前記第1のゲート電極及び前記第1の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第1の絶縁性サイドウォールスペーサは、L字状の断面形状を持つと共に、当該L字状の前記第1の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していることを特徴とする半導体装置。請求項1~10のいずれか1項に記載の半導体装置において、前記半導体基板における第2の活性領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2の活性領域における前記第2のゲート電極の側方下に形成されたドレインエクステンション領域と、前記第2のゲート電極の一側面上に形成された第3の絶縁性サイドウォールスペーサと、前記第2の活性領域における前記第3の絶縁性サイドウォールスペーサの側方下に前記ドレインエクステンション領域に隣接して形成され、且つ前記ドレインエクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記第1の絶縁性サイドウォールスペーサの高さは、前記第3の絶縁性サイドウォールスペーサの高さよりも大きいことを特徴とする半導体装置。請求項11又は12に記載の半導体装置において、前記ドレインエクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高いことを特徴とする半導体装置。請求項11~13のいずれか1項に記載の半導体装置において、前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであることを特徴とする半導体装置。請求項11~14のいずれか1項に記載の半導体装置において、前記第1のゲート絶縁膜の厚さは、前記第2のゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。請求項11~15のいずれか1項に記載の半導体装置において、前記第1のゲート電極のゲート長は、前記第2のゲート電極のゲート長よりも大きいことを特徴とする半導体装置。請求項11~16のいずれか1項に記載の半導体装置において、前記第1のゲート電極に印加される電圧は、前記第2のゲート電極に印加される電圧よりも大きいことを特徴とする半導体装置。請求項11~17のいずれか1項に記載の半導体装置において、前記第1のゲート電極は、入出力回路用トランジスタのゲート電極であり、前記第2のゲート電極は、ロジック回路用トランジスタのゲート電極であることを特徴とする半導体装置。半導体基板における第1の活性領域上に第1のゲート絶縁膜を介して第1のゲート電極を形成する工程と、前記第1のゲート電極の第1の側面の側方下に位置する領域の前記第1の活性領域の表面部を除去することにより、第1の掘り下げ部を形成する工程と、前記第1の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第1の活性領域中に低濃度ドレイン領域を形成する工程と、前記第1のゲート電極の前記第1の側面並びに前記第1の掘り下げ部の側壁面及び底面の一部を覆うように第1の絶縁性サイドウォールスペーサを形成する工程と、前記第1の絶縁性サイドウォールスペーサの外側で且つ前記第1の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。請求項19に記載の半導体装置の製造方法において、前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いることを特徴とする半導体装置の製造方法。しかしながら、図12に示す従来の半導体装置には次のような問題がある。すなわち、微細化に伴い、ゲート電極13の高さの低下つまりゲート電極ポリシリコン膜の薄膜化及び不純物ドープ領域の浅接合化が進んでいることから、低濃度不純物ドープ領域15は半導体基板10の表面部に浅く形成されるようになってきている。このため、低濃度不純物ドープ領域15を形成した後に半導体基板10を掘り下げ、当該掘り下げ領域の半導体基板10の表面部に高濃度不純物ドープ領域17を形成した際に、高濃度不純物ドープ領域17下側の低濃度不純物ドープ領域15の厚さが不十分になったり、高濃度不純物ドープ領域部17が低濃度不純物ドープ領域15よりも深い位置に形成されてしまったりする。その結果、高濃度不純物ドープ領域17とウェル領域11との間の濃度勾配が大きくなるので、両者の接合部に高い電圧が印加された場合にドレイン耐圧が低下してしまうという問題が生じる。同様の問題は、低濃度不純物ドープ領域15よりも深い位置まで半導体基板10を掘り下げて高濃度不純物ドープ領域17を形成した、図13に示すような従来構造例えば特許文献1参照においても発生する。前記に鑑み、本発明は、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することを目的とする。前記の目的を達成するために、本願発明者らは種々の検討を行った結果、ゲート電極形成後にゲート電極周辺の半導体基板を掘り下げ、それにより形成された掘り下げ部の側壁面及び底面の近傍に位置する部分の半導体基板中に低濃度ドレイン領域を形成した後、ゲート電極の側面及び掘り下げ部の側壁面を覆うように絶縁性サイドウォールスペーサを形成し、その後、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するという発明を想到した。本発明によると、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するため、ゲート電極と高濃度ドレイン領域との間の距離を拡大できるので、ドレイン耐圧の向上を図ることができる。具体的には、n型MISMetalInsulatorSemiconductorトランジスタのOFF状態でのドレイン耐圧及びON状態動作状態でのドレイン耐圧つまりサステイン耐圧を例えば7V程度以上向上させることができると共に、p型MISトランジスタのOFF状態でのドレイン耐圧及びサステイン耐圧を例えば10V程度以上向上させることができる。また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本発明によると、半導体基板を掘り下げた後に低濃度ドレイン領域及び高濃度ドレイン領域を順次形成するため、低濃度ドレイン領域に対して高濃度ドレイン領域を確実に浅い位置に形成することができるので、高濃度ドレイン領域とウェル領域とを十分に離間させてリーク電流を抑制することができる。従って、本発明によると、微細化に伴う浅接合化が進んだ場合にも、通常のMISFETMetalInsulatorSemiconductorFieldEffectTransistorの形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタとの混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース/ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。尚、特定のトランジスタのソース領域及びドレイン領域の両方を高耐圧化する必要がある場合には、ソース形成領域及びドレイン形成領域の両方を掘り下げればよい。具体的には、本発明に係る半導体装置は、半導体基板における第1の活性領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の第1の側面の側方下に位置する領域の前記第1の活性領域の表面部が除去されてなる第1の掘り下げ部と、前記第1のゲート電極の前記第1の側面並びに前記第1の掘り下げ部の側壁面及び底面の一部を覆うように形成された第1の絶縁性サイドウォールスペーサと、前記第1の絶縁性サイドウォールスペーサの外側で且つ前記第1の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に形成された高濃度ドレイン領域と、前記第1の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第1の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えている。尚、本願において、半導体基板には、例えばエピタキシャル成長等により形成されたシリコン層等の半導体領域を有する基板も含まれるものとする。本発明に係る半導体装置において、前記第1の絶縁性サイドォールスペーサは、前記第1の掘り下げ部の前記側壁面及び前記底面に接していてもよい。本発明に係る半導体装置において、前記第1の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、80°以下であってもよい。本発明に係る半導体装置において、前記第1のゲート絶縁膜と接する部分の前記第1の活性領域表面を基準として、前記第1の掘り下げ部の深さは、50nm以上で且つ150nm以下であってもよい。本発明に係る半導体装置において、前記第1のゲート電極における前記第1の側面と反対側の第2の側面の側方下に位置する前記第1の活性領域の表面部が除去されてなる第2の掘り下げ部と、前記第1のゲート電極の前記第2の側面並びに前記第2の掘り下げ部の側壁面及び底面の一部を覆うように形成された第2の絶縁性サイドウォールスペーサと、前記第2の絶縁性サイドウォールスペーサの外側で且つ前記第2の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に形成された高濃度ソース領域と、前記第2の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第1の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていてもよい。この場合、前記第1の活性領域における前記第1の掘り下げ部と前記第2の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第1のゲート絶縁膜に接している表面から下方に向かって大きくなっていてもよい。本発明に係る半導体装置において、前記第1の絶縁性サイドウォールスペーサと前記第1のゲート電極の前記第1の側面との間には第1の絶縁性オフセットスペーサが介在していてもよい。本発明に係る半導体装置において、前記高濃度ドレイン領域の上には、前記第1の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていてもよい。本発明に係る半導体装置において、前記半導体基板上に、前記第1のゲート電極及び前記第1の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第1の絶縁性サイドウォールスペーサは、L字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有していてもよい。本発明に係る半導体装置において、前記半導体基板上に、前記第1のゲート電極及び前記第1の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第1の絶縁性サイドウォールスペーサは、L字状の断面形状を持つと共に、当該L字状の前記第1の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していてもよい。ここで、前記ライナー絶縁膜はストレッサー膜であってもよい。本発明に係る半導体装置において、前記半導体基板における第2の活性領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2の活性領域における前記第2のゲート電極の側方下に形成されたドレインエクステンション領域と、前記第2のゲート電極の一側面上に形成された第3の絶縁性サイドウォールスペーサと、前記第2の活性領域における前記第3の絶縁性サイドウォールスペーサの側方下に前記ドレインエクステンション領域に隣接して形成され、且つ前記ドレインエクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていてもよい。この場合、前記第1の絶縁性サイドウォールスペーサの高さは、前記第3の絶縁性サイドウォールスペーサの高さよりも大きくてもよい。また、前記ドレインエクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高くてもよい。また、前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであってもよい。また、前記第1のゲート絶縁膜の厚さは、前記第2のゲート絶縁膜の厚さよりも大きくてもよい。また、前記第1のゲート電極のゲート長は、前記第2のゲート電極のゲート長よりも大きくてもよい。また、前記第1のゲート電極に印加される電圧は、前記第2のゲート電極に印加される電圧よりも大きくてもよい。また、前記第1のゲート電極は、入出力回路用トランジスタのゲート電極であり、前記第2のゲート電極は、ロジック回路用トランジスタのゲート電極であってもよい。また、本発明に係る半導体装置の製造方法は、半導体基板における第1の活性領域上に第1のゲート絶縁膜を介して第1のゲート電極を形成する工程と、前記第1のゲート電極の第1の側面の側方下に位置する領域の前記第1の活性領域の表面部を除去することにより、第1の掘り下げ部を形成する工程と、前記第1の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第1の活性領域中に低濃度ドレイン領域を形成する工程と、前記第1のゲート電極の前記第1の側面並びに前記第1の掘り下げ部の側壁面及び底面の一部を覆うように第1の絶縁性サイドウォールスペーサを形成する工程と、前記第1の絶縁性サイドウォールスペーサの外側で且つ前記第1の掘り下げ部の前記底面の近傍に位置する部分の前記第1の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えている。本発明に係る半導体装置の製造方法において、前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いてもよい。本発明によると、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することができる。以下、本発明の一実施形態に係る半導体装置及びその製造方法について、例えばモータードライバデバイス等で使用される5V電源電圧が印加される高耐圧トランジスタ、及び例えば1.2V電源電圧が印加される高速動作用の微細トランジスタコアトランジスタを同一基板上に備えた半導体装置を例として、図面を参照しながら説明する。尚、本実施形態では、一例として、高耐圧トランジスタ及びコアトランジスタの両方がn型MISトランジスタである場合を説明する。図1は、本実施形態に係る半導体装置の断面図である。まず、本実施形態に係る半導体装置のうち高耐圧トランジスタについて説明する。図1に示すように、高耐圧トランジスタの形成領域以下、高耐圧トランジスタ領域と称するの半導体基板具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域101の上部には、p型ウェル領域102Aが形成されている。p型ウェル領域102A上には、例えば厚さ15nm~20nm程度のSiO2膜からなるゲート絶縁膜103Aを介して、例えば厚さ100nm~150nm程度のn型ポリシリコン膜からなり且つ例えば300nm~1000nm程度のゲート長を持つゲート電極104Aが形成されている。半導体基板101におけるゲート電極104Aの両側方下に位置する領域の表面部は除去されて例えば深さゲート絶縁膜103Aと接する部分の半導体基板101活性領域表面を基準とした深さ50nm~150nm程度の掘り下げ部121が形成されている。ここで、掘り下げ部121の深さは、素子分離領域深さ及びウェル領域深さ等を考慮して設定されるものであり、前述の範囲に限定されるものではない。また、本実施形態では、掘り下げ部121の側壁面122は、ゲート絶縁膜103Aと接する部分の半導体基板101表面に対して80度程度以下の傾斜角θを有している。すなわち、半導体基板101活性領域における各掘り下げ部121によって挟まれた部分のゲート長方向の幅は、ゲート絶縁膜103Aに接する表面から下方に向かって大きくなっている。図2は、本実施形態に係る半導体装置のうち高耐圧トランジスタの平面図である。図2に示すように、例えばSTIShallowTrenchIsolation構造を持つ素子分離領域112に囲まれ且つ半導体基板からなる活性領域を横断するようにゲート電極104Aが形成されており、ゲート電極104Aの両側方下に位置する部分の活性領域つまりソース形成領域及びドレイン形成領域の両方にそれぞれ、側壁面122に囲まれており且つ例えば50nm~150nm程度の深さを持つ掘り下げ部121が形成されている。尚、図2は、ゲート電極104Aの形成後に掘り下げ部121を形成するためのドライエッチング処理を行った直後の状態を示している。また、図1に示すように、ゲート電極104Aの両側方下に形成された各掘り下げ部121の側壁面及び底面の近傍に位置する部分のp型ウェル領域102A中にはn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2が形成されている。n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2には例えばP燐やAs砒素等のn型不純物が1×1015atom/cm3~1×1016atom/cm3程度の濃度で導入されている。また、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2のそれぞれの不純物拡散深さ各掘り下げ部121の底面を基準とした深さは例えば150nm~500nm程度である。また、ゲート電極104Aの両側面並びに各掘り下げ部121の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ108Aが形成されている。ここで、各絶縁性サイドウォールスペーサ108Aは、各掘り下げ部121の側壁面及び底面に接している。また、絶縁性サイドウォールスペーサ108Aは、L字状の断面形状を持ち且つ例えばSiO2膜からなる内側サイドウォールスペーサ106Aと、内側サイドウォールスペーサ106Aを覆い且つ例えばSiN膜からなる外側サイドウォールスペーサ107Aとを有する。尚、ゲート電極104Aの各側面と各掘り下げ部121の側壁面とは実質的に連続している。また、図1に示すように、絶縁性サイドウォールスペーサ108Aの外側で且つ掘り下げ部121の底面の近傍に位置する部分のn型低濃度ソース領域105A1中には、n型低濃度ソース領域105A1によって底面及び側面が囲まれるように、n型低濃度ソース領域105A1よりも高い不純物濃度を持つn型高濃度ソース領域109A1が形成されている。また、絶縁性サイドウォールスペーサ108Aの外側で且つ掘り下げ部121の底面の近傍に位置する部分のn型低濃度ドレイン領域105A2中には、n型低濃度ドレイン領域105A2によって底面及び側面が囲まれるように、n型低濃度ドレイン領域105A2よりも高い不純物濃度を持つn型高濃度ドレイン領域109A2が形成されている。n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2には例えばP燐やAs砒素等のn型不純物が1×1019atom/cm3~1×1022atom/cm3程度の濃度で導入されている。また、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの不純物拡散深さ各掘り下げ部121の底面を基準とした深さは、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2のそれぞれの不純物拡散深さよりも浅く、例えば100nm程度以下である。さらに、図1に示すように、ゲート電極104A、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの表面部には、例えばNiシリサイドからなるシリサイド層110Aが形成されている。また、シリサイド層110A及び絶縁性サイドウォールスペーサ108Aを覆うように、例えばシリコン窒化膜SiN膜からなるライナー絶縁膜111が形成されている。次に、本実施形態に係る半導体装置のうちコアトランジスタ微細トランジスタについて説明する。図1に示すように、コアトランジスタの形成領域以下、コアトランジスタ領域と称するの半導体基板具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域101の上部には、p型ウェル領域102Bが形成されている。p型ウェル領域102B上には、例えば厚さ2nm~3nm程度のSiO2膜からなるゲート絶縁膜103Bを介して、例えば厚さ100nm~150nm程度のn型ポリシリコン膜からなり且つ例えば40nm~100nm程度のゲート長を持つゲート電極104Bが形成されている。ここで、高耐圧トランジスタのゲート絶縁膜103Aの厚さは、コアトランジスタのゲート絶縁膜103Bの厚さよりも大きい。また、高耐圧トランジスタのゲート電極104Aのゲート長例えば300nm~1000nmは、コアトランジスタのゲート電極104Bのゲート長例えば40nm~100nmよりも大きい。尚、半導体基板101におけるゲート電極104Bの両側方下に位置する領域の表面部には、高耐圧トランジスタ領域のような掘り下げ部は形成されていない。また、図1に示すように、ゲート電極104Bの両側方下に位置する部分のp型ウェル領域102B中にはn型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2が形成されている。n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2には例えばP燐やAs砒素等のn型不純物が1×1019atom/cm3~1×1022atom/cm3程度の濃度で導入されている。ここで、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2のそれぞれの不純物濃度は、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2のそれぞれの不純物濃度よりも高い。また、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2のそれぞれの不純物拡散深さは、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2のそれぞれの不純物拡散深さよりも浅く、例えば70nm程度以下である。また、図1に示すように、ゲート電極104Bの両側面を覆うように絶縁性サイドウォールスペーサ108Bが形成されている。絶縁性サイドウォールスペーサ108Bは、L字状の断面形状を持ち且つ例えばSiO2膜からなる内側サイドウォールスペーサ106Bと、内側サイドウォールスペーサ106Bを覆い且つ例えばSiN膜からなる外側サイドウォールスペーサ107Bとを有する。また、図1に示すように、各絶縁性サイドウォールスペーサ108Bの側方下に位置する部分のp型ウェル領域102B中にはn型ソース領域109B1及びn型ドレイン領域109B2が、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2のそれぞれに隣接して形成されている。n型ソース領域109B1及びn型ドレイン領域109B2には例えばP燐やAs砒素等のn型不純物が1×1019atom/cm3~1×1022atom/cm3程度の濃度で導入されている。ここで、n型ソース領域109B1及びn型ドレイン領域109Bのそれぞれの不純物濃度は、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの不純物濃度と実質的に同じである。また、n型ソース領域109B1及びn型ドレイン領域109B2のそれぞれの不純物拡散深さは、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2のそれぞれの不純物拡散深さよりも深く、例えば80nm~120nm程度である。さらに、図1に示すように、ゲート電極104B、n型ソース領域109B1及びn型ドレイン領域109B2のそれぞれの表面部には、例えばNiシリサイドからなるシリサイド層110Bが形成されている。また、シリサイド層110B及び絶縁性サイドウォールスペーサ108Bを覆うように、例えばSiN膜からなるライナー絶縁膜111が形成されている。以下、本実施形態に係る半導体装置の製造方法、具体的には、図1に示す前述の本実施形態に係る半導体装置を製造するための方法について、図面を参照しながら説明する。図3a、b、図4a、b及び図5a、bは、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。まず、図3aに示すように、高耐圧トランジスタ領域の半導体基板101の上部にp型ウェル領域102Aを形成し、コアトランジスタ領域の半導体基板101の上部にp型ウェル領域102Bを形成する。尚、図示は省略しているが、各トランジスタ領域となる活性領域は素子分離領域によって囲まれている。次に、図3aに示すように、p型ウェル領域102A上に、例えば厚さ15nm~20nm程度のSiO2膜からなるゲート絶縁膜103Aを介して、例えば厚さ100nm~150nm程度のノンドープポリシリコン膜からなるゲート電極104Aを形成する。また、p型ウェル領域102B上に、例えば厚さ2nm~3nm程度のSiO2膜からなるゲート絶縁膜103Bを介して、例えば厚さ100nm~150nm程度のノンドープポリシリコン膜からなるゲート電極104Bを形成する。ここで、後述する基板掘り下げ工程でゲート電極104A及び104Bを保護するために、ゲート電極104A及び104Bのそれぞれの上面を覆う保護膜113A及び113Bを形成しておく。尚、ゲート電極104A及び104B並びに保護膜113A及び113Bをドライエッチング処理によって一緒にパターニング形成する場合、保護膜113A及び113Bとなる膜の形成前に、ゲート電極104A及び104Bとなるポリシリコン膜に対して、例えばレジストマスクを用いたイオン注入によってn型不純物を選択的に注入しておいてもよい。これにより、ゲート絶縁膜103A及び103Bとポリシリコン膜との界面における空乏化抑制、及びトランジスタ閾値電圧の調整等を行うことが可能となり、CMISComplementaryMetalInsulatorSemiconductor構造に必要なポリシリコンゲート電極を形成することができる。次に、図3bに示すように、高耐圧トランジスタのソース領域及びドレイン領域を高耐圧化するための基板掘り下げを行うために、コアトランジスタ領域を覆うレジストマスク114を形成する。尚、本実施形態では、高耐圧トランジスタのソース領域及びドレイン領域の両方を高耐圧化したトランジスタ構造を例として説明しているが、高耐圧トランジスタのドレイン領域のみを高耐圧化したトランジスタ構造についても、レジストマスクを用いた基板掘り下げにより実現可能である。次に、レジストマスク114の開口部に位置する部分つまりゲート電極104Aの両側方下に位置する部分の半導体基板101に対してドライエッチング処理を実施することにより、例えば深さゲート絶縁膜103Aと接する部分の半導体基板101活性領域表面を基準とした深さ50nm~150nm程度の掘り下げ部121をソース形成領域及びドレイン形成領域のそれぞれに形成する。その後、レジストマスク114を除去する。本実施形態では、図3bに示すドライエッチング処理においてガス成分やその構成比等のエッチング条件を調整することにより、掘り下げ部121の側壁面122の傾斜角θを例えば80度程度以下に設定する。具体的には、側壁面122の傾斜角θを大きくする場合には例えば側壁保護効果の小さいエッチング条件を使用し、側壁面122の傾斜角θを小さくする場合には例えば側壁保護効果の大きいエッチング条件を使用すればよい。また、本実施形態では5V程度の耐圧を必要とする高耐圧トランジスタを例として説明しているが、例えば7V程度又は10V程度以上の耐圧を必要とする高耐圧トランジスタを実現する場合には、掘り下げ部121の深さつまり基板掘り下げ量をさらに大きくすればよい。次に、イオン注入が必要な領域に開口部を有するレジストマスク図示省略を用いてイオン注入を行うことにより、図4aに示すように、高耐圧トランジスタ領域においては、各掘り下げ部121の側壁面及び底面の近傍に位置する部分のp型ウェル領域102A中にn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2を形成する。また、コアトランジスタ領域においては、ゲート電極104Bの両側方下に位置する部分のp型ウェル領域102B中にn型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2を形成する。具体的には、高耐圧トランジスタ領域では、例えば30度~60度程度のチルト角基板主面に垂直な方向に対してなす角度で斜めイオン注入を、例えば傾斜方向を90度ずつ変えながら4回実施することにより、各掘り下げ部121の側壁面及び底面に対して不純物を注入してn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2を形成する。傾斜方向を90度ずつ変えて斜めイオン注入を4回実施することによって、ゲート電極の配置の方向が異なる複数の高耐圧トランジスタを形成する必要がある場合にも、各トランジスタの掘り下げ部121の側壁面に注入される不純物量を均一にすることが可能となる。n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2を形成するためのイオン注入条件4回実施する斜めイオン注入の各回の条件は、例えば、注入イオンがP燐イオンであり、注入エネルギーが40keV~60keV程度であり、注入ドーズ量が7×1012atom/cm2~1.5×1013atom/cm2程度である。一方、コアトランジスタ領域では、低濃度不純物ドープ領域であるエクステンション領域の形成領域に開口部を有するレジストマスク図示省略を用いて、浅いエクステンション注入を実施することにより、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2を形成する。n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2を形成するためのイオン注入条件は、例えば、注入イオンがAs砒素であり、注入エネルギーが2keV~4keV程度であり、注入ドーズ量が1×1015atom/cm2~3×1015atom/cm2程度であり、チルト角が0度~20度程度である。次に、高耐圧トランジスタ領域のゲート電極104Aの上及びコアトランジスタ領域のゲート電極104Bの上を含む半導体基板101の上において、例えば、LP-CVDLowPressureChemicalVaporDeposition法による厚さ10nm程度のTEOS膜Tetraethylorthosilicateの形成、又はSASubAtmospheric-CVD法による厚さ10nm程度のNSGNondopedSilicateGlass膜の形成を行った後、例えば、ALDAtomicLayerDeposition法による厚さ35nm~60nm程度のSiN膜の形成を行う。その後、形成した前記各絶縁膜の積層構造に対して、異方性ドライエッチによるエッチバックを行って、図4bに示すように、ゲート電極104Aの両側面並びに各掘り下げ部121の側壁面及び底面の一部を覆うように、L字状の断面形状を持つ内側サイドウォールスペーサ106Aと内側サイドウォールスペーサ106Aを覆う外側サイドウォールスペーサ107Aとからなる絶縁性サイドウォールスペーサ108Aを形成する。また、ゲート電極104Bの両側面を覆うように、L字状の断面形状を持つ内側サイドウォールスペーサ106Bと内側サイドウォールスペーサ106Bを覆う外側サイドウォールスペーサ107Bとからなる絶縁性サイドウォールスペーサ108Bを形成する。尚、前記各絶縁膜の積層構造に対するエッチング時に、ゲート電極104A及び104Bのそれぞれの上面を覆う保護膜113A及び113Bが除去されてもよい。次に、イオン注入が必要な領域に開口部を有するレジストマスク図示省略を用いてイオン注入を行うことにより、図5aに示すように、高耐圧トランジスタ領域においては、絶縁性サイドウォールスペーサ108Aの外側で且つ各掘り下げ部121の底面の近傍に位置する部分のn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2中に、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2よりも高い不純物濃度を持つn型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2を形成する。ここで、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2は、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2によって側面及び底面が囲まれるように形成される。また、コアトランジスタ領域においては、各絶縁性サイドウォールスペーサ108Bの側方下に位置する部分のp型ウェル領域102B中に、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2よりも高い不純物濃度を持つn型ソース領域109B1及びn型ドレイン領域109B2を形成する。n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2並びにn型ソース領域109B1及びn型ドレイン領域109B2を形成するためのイオン注入条件は、例えば、注入イオンがAs砒素イオンであり、注入エネルギーが15keV~40keV程度であり、注入ドーズ量が2×1015atom/cm2~8×1015atom/cm2程度である。このイオン注入条件に代えて、或いは、このイオン注入条件に加えて、例えば、注入イオンがP燐イオン、注入エネルギーが5keV~15keV程度、注入ドーズ量が1×1015atom/cm2~5×1015atom/cm2程度のイオン注入条件を用いてもよい。次に、高耐圧トランジスタ領域のゲート電極104Aの上及びコアトランジスタ領域のゲート電極104Bの上を含む半導体基板101の上に、例えばNi等の高融点金属からなる厚さ5nm~20nm程度の膜をスパッタ法等によって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド化しなかった前記金属膜を例えばウェットエッチング等により除去した後、適宜熱処理を実施する。これにより、図5bに示すように、ゲート電極104A、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの表面部にシリサイド層110Aが形成されると共に、ゲート電極104B、n型ソース領域109B1及びn型ドレイン領域109B2のそれぞれの表面部にシリサイド層110Bが形成される。尚、ゲート電極104A、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2並びにゲート電極104B、n型ソース領域109B1及びn型ドレイン領域109B2に、シリサイドを形成しない非シリサイド化領域を形成する場合、シリサイド反応を抑制するSiO2膜等のシリサイドブロック膜を堆積した後、シリサイド化領域に開口を有するマスクパターンを用いてドライエッチング又はウェットエッチングにより不要なシリサイドブロック膜を除去し、その後、Ni膜等の金属膜の堆積及びシリサイド化熱処理を行うことによって、選択的にシリサイド形成を行う。次に、高耐圧トランジスタ領域のゲート電極104Aの上及びコアトランジスタ領域のゲート電極104Bの上を含む半導体基板101の上に、例えばSiN膜からなるライナー絶縁膜111を形成することによって、図1に示す本実施形態に係る半導体装置が完成する。以上に説明したように、本実施形態によると、高耐圧トランジスタ領域において、ゲート電極104A形成後にゲート電極104A周辺の半導体基板101を掘り下げ、それにより形成された掘り下げ部121の側壁面及び底面の近傍に位置する部分の半導体基板101中にn型低濃度ドレイン領域105A2を形成した後、ゲート電極104Aの側面及び掘り下げ部121の側壁面を覆うように絶縁性サイドウォールスペーサ108Aを形成し、その後、掘り下げ部121の底面の近傍に位置する部分の半導体基板101中にn型高濃度ドレイン領域109A2を形成する。すなわち、本実施形態によると、掘り下げ部121の底面の近傍に位置する部分の半導体基板101中にn型高濃度ドレイン領域109A2を形成するため、水平方向においてドレイン領域をゲート電極に対してオフセットさせる従来のドレイン拡張型MISトランジスタ構造と比較して、基板主面内でのトランジスタ配置面積の増大を招くことなく、ゲート電極104Aとn型高濃度ドレイン領域109A2との間の距離を拡大してつまりゲート電極104Aとn型高濃度ドレイン領域109A2との間の電界を緩和してドレイン耐圧の向上を図ることができる。具体的には、n型MISトランジスタからなる高耐圧トランジスタのOFF状態でのドレイン耐圧及びON状態動作状態でのドレイン耐圧つまりサステイン耐圧を例えば7V程度以上向上させることができる。また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本実施形態によると、半導体基板101を掘り下げた後にn型低濃度ドレイン領域105A2及びn型高濃度ドレイン領域109A2を順次形成するため、n型低濃度ドレイン領域105A2に対してn型高濃度ドレイン領域109A2を確実に浅い位置に形成することができるので、n型高濃度ドレイン領域109A2とp型ウェル領域102Aとを十分に離間させてリーク電流を抑制することができる。従って、本実施形態によると、微細化に伴う浅接合化が進んだ場合にも、通常のMISFETの形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタコアトランジスタとの混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース/ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。また、本実施形態によると、掘り下げ部121の側壁面122が基板主面に対して80度程度以下の傾斜角θを有しているため、側壁面122が基板主面に対して垂直であるつまり側壁面122の傾斜角θが90度である場合と比較して、斜めイオン注入によって、側壁面122の近傍に位置する部分の半導体基板101中に確実且つ均一に不純物を導入することができる。これにより、n型高濃度ドレイン領域109A2の周囲からゲート電極104Aの下側まで、緩やかな不純物濃度勾配を持つn型低濃度ドレイン領域105A2を形成できるため、高電界負荷時においてもドレイン領域への電界集中を緩和できるので、高耐圧化を実現できる。尚、現在の製造技術では傾斜角θを45度程度よりも小さく設定することは困難であるが、将来的に可能であれば、傾斜角θを45度程度よりも小さく設定してもよい。尚、本実施形態の高耐圧トランジスタにおいては、ゲート電極104Aの両側の半導体基板101に掘り下げ部121を形成してドレイン領域及びソース領域の両方を高耐圧化した。しかし、これに代えて、例えば図6に示すように、高耐圧トランジスタにおいて、ゲート電極104Aのソース領域側の半導体基板101に掘り下げ部を形成しない一方、ゲート電極104Aのドレイン領域側の半導体基板101に掘り下げ部121を選択的に形成して、ドレイン領域を選択的に高耐圧化してもよい。この場合、ドレイン領域側の構造は、図1に示す高耐圧トランジスタのドレイン領域側の構造と同じであるが、ソース領域側の構造は、図1に示す高耐圧トランジスタのソース領域側の構造と異なっている。すなわち、ソース領域側に掘り下げ部が形成されていないことにより、n型低濃度ソース領域105A1及びn型高濃度ソース領域109A1のそれぞれの不純物拡散深さゲート絶縁膜103Aと接する部分の半導体基板101活性領域表面を基準とした深さは、n型低濃度ドレイン領域105A2及びn型高濃度ドレイン領域109A2のそれぞれの不純物拡散深さに比べて、掘り下げ部121の深さ分だけ浅くなる。また、ゲート電極104Aのソース領域側の側面を覆う絶縁性サイドウォールスペーサ108Aの高さは、ゲート電極104Aのドレイン領域側の側面を覆う絶縁性サイドウォールスペーサ108Aの高さと比べて、掘り下げ部121の深さ分だけ低くなる。また、本実施形態においては、ゲート電極104Aの両側面並びに各掘り下げ部121の側壁面及び底面の一部を覆うように、L字状の断面形状を持つ内側サイドウォールスペーサ106Aと内側サイドウォールスペーサ106Aを覆う外側サイドウォールスペーサ107Aとからなる絶縁性サイドウォールスペーサ108Aを形成した。しかし、これに代えて、例えば図7に示すように、図1に示す外側サイドウォールスペーサ107Aを除去することにより、L字状の断面形状を持つ内側サイドウォールスペーサ106Aのみからなる絶縁性サイドウォールスペーサ108Aを形成し、L字状の内側サイドウォールスペーサ106Aの表面がライナー絶縁膜111と接触するようにしてもよい。すなわち、ディスポーザブルサイドウォール構造にしてもよい。同様に、ゲート電極104Bの両側面を覆う絶縁性サイドウォールスペーサ108Bについても、図1に示す外側サイドウォールスペーサ107Bを除去することにより、L字状の断面形状を持つ内側サイドウォールスペーサ106Bのみから構成してもよい。このようにすると、例えばライナー絶縁膜111が応力を生じるストレッサー膜である場合、ディスポーザブルサイドウォール構造によるトランジスタに対するストレス印加によって、駆動能力をより一層向上させることができる。尚、図6に示す変形例に係る半導体装置についても、例えば図8に示すように、外側サイドウォールスペーサ107A及び107Bを除去することにより、ディスポーザブルサイドウォール構造にしてもよい。図7に示す変形例に係る半導体装置の製造方法の概略は次の通りである。すなわち、図3bに示す掘り下げ部121の形成、図4aに示すn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2並びにn型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2の形成、図4bに示す絶縁性サイドウォールスペーサ108A及び108Bの形成、そして、図5aに示すn型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2並びにn型ソース領域109B1及びn型ドレイン領域109B2の形成を順次実施した後、絶縁性サイドウォールスペーサ108A及び108Bのうち外側サイドウォールスペーサ107A及び107Bをエッチング処理によって除去し、その後、図5bに示すシリサイド層110A及び110Bの形成、そして、ライナー絶縁膜111の形成を実施する。また、本実施形態においては、ゲート電極104A、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの表面部にシリサイド層110Aを形成した。しかし、これに代えて、シリサイド層110Aを形成しなくてもよい。或いは、例えば図9に示すように、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの上に、絶縁性サイドウォールスペーサ108Aから例えば100nm~1000nm程度離間させてシリサイド層110Aを形成してもよい。言い換えると、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2のそれぞれの上に形成されるシリサイド層110Aと、絶縁性サイドウォールスペーサ108Aとの間に例えば100nm~1000nm程度の長さの非シリサイド化領域を設けてもよい。ここで、ソース領域及びドレイン領域のいずれか一方のみに非シリサイド化領域を設けてもよい。n型高濃度ドレイン領域109A2上のシリサイド層110Aと絶縁性サイドウォールスペーサ108Aとを離間させることにより、ドレイン領域への高電界印加時にゲート電極104A近傍の電界集中領域からシリサイド層110Aを遠ざけることが可能となるので、ドレイン領域での電界集中を緩和してさらなる耐圧向上が可能となる。また、本実施形態においては、図3aに示す工程でゲート電極104Aを形成し、続いて、図3bに示す工程でゲート電極104Aの両側の半導体基板101に掘り下げ部121を形成した。しかし、これに代えて、次のようなプロセスを実施してもよい。すなわち、図3aに示す工程でゲート電極104A及び104Bを形成した後、ゲート電極104A及び104Bの上を含む半導体基板101の上に、例えばTEOS膜又はSiN膜等からなる厚さ5nm~20nm程度の絶縁膜を堆積し、その後、当該絶縁膜に対して異方性ドライエッチングによるエッチバックを行って、図10aに示すように、ゲート電極104A及び104Bのそれぞれの両側面上に絶縁性オフセットスペーサ115A及び115Bを形成する。ここで、TEOS膜を低温低圧で形成してもよいし、又はSiN膜を低温ALD法により形成してもよい。次に、図3bに示す工程と同様に、図10bに示すように、コアトランジスタ領域を覆うレジストマスク114を用いて、半導体基板101に対してドライエッチング処理を実施することにより、高耐圧トランジスタ領域のソース形成領域及びドレイン形成領域のそれぞれに掘り下げ部121を形成する。ここで、絶縁性オフセットスペーサ115Aの各外側面ゲート電極104Aから見て外側の側面と各掘り下げ部121の側壁面とは実質的に連続している。また、掘り下げ部121を形成するためのエッチング処理を行う際に、絶縁性オフセットスペーサ115Aはゲート電極104A側面の保護膜として有効に機能する。次に、レジストマスク114を除去した後、図4aに示す工程と同様に、図11aに示すように、高耐圧トランジスタ領域においてn型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2を形成し、コアトランジスタ領域においてn型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2を形成する。次に、図4bに示す工程と同様に、図11bに示すように、高耐圧トランジスタ領域において絶縁性サイドウォールスペーサ108Aを形成し、コアトランジスタ領域において絶縁性サイドウォールスペーサ108Bを形成する。ここで、絶縁性サイドウォールスペーサ108Aとゲート電極104Aとの間には絶縁性オフセットスペーサ115Aが介在し、絶縁性サイドウォールスペーサ108Bとゲート電極104Bとの間には絶縁性オフセットスペーサ115Bが介在する。その後の工程は、図5a及びbに示す工程と同様である。尚、絶縁性オフセットスペーサ115A及び115Bとなる絶縁膜としては、前述のTEOS膜又はSiN膜等の他、ゲート電極104A及び104Bや半導体基板101の酸化等を抑制するために低温で成膜可能な絶縁膜、例えば、SA-CVD法により成膜されるNSG膜、又は低温で成膜されるSiC膜若しくはSiON膜等を用いてもよい。また、本実施形態において、ゲート絶縁膜103A及び103Bの材料や膜厚は特に限定されるものではなく、ゲート長、EOTEquivalentOxideThicknessの許容値、リーク電流の許容値等を考慮して適宜決定すればよい。特に、薄いゲート絶縁膜103Bとしては、例えば、HfO2膜、HfSixOy膜及びHfAlxOy膜等の高誘電率絶縁膜比誘電率が8以上の絶縁膜、SiO2膜、並びにこれらの膜に窒素を添加した膜から構成される絶縁膜群から1つ選ばれた単層膜、又は前記絶縁膜群から少なくとも1つ選ばれた膜を含む積層膜であってもよい。また、本実施形態において、ゲート電極104A及び104Bの材料は特に限定されるものではなく、加工性やシリサイド反応等の観点から適宜決定すればよい。例えば、アモルファスシリコン膜又はノンドープポリシリコン膜にイオン注入によってP燐、As砒素、Bホウ素、Inインジウム又はGeゲルマニウム等の不純物をドーピングした膜をゲート電極材料として用いてもよい。或いは、SiGe等のシリコン含有膜、カーボン若しくは金属等をドーピングしたシリコン膜、又はポーラスシリコン膜等をゲート電極材料として用いてもよい。以上のようなゲート電極材料膜の形成方法も特に限定されるものではないが、例えば、LP-CVD法、スパッタ法若しくはALD法等の成膜法、又は塗布法等を用いてもよい。また、本実施形態において、シリサイド層110A及び110BとしてNiシリサイドを形成したが、これに代えて、Co、Ti、W、Pt若しくはMo又はこれらの金属の合金若しくは積層体を用いたシリサイドを形成してもよい。また、本実施形態において、5V電源電圧が印加される高耐圧トランジスタと1.2V電源電圧が印加される高速動作用の微細トランジスタコアトランジスタとが混載されている半導体装置を例として説明してきたが、ゲート絶縁膜厚、ゲート電極幅及び掘り下げ部深さ等を調整することにより、例えば12V、24V又は60V等の高電源電圧を有する半導体装置にも応用可能である。また、本実施形態において、高耐圧トランジスタ及びコアトランジスタの両方がn型MISトランジスタである場合を例として説明してきたが、各不純物層の導電型等を変えることにより、高耐圧トランジスタ及びコアトランジスタの両方がp型MISトランジスタである場合にも応用可能である。例えば、高耐圧トランジスタ領域において、n型低濃度ソース領域105A1及びn型低濃度ドレイン領域105A2に代えて、p型の低濃度ソース領域及び低濃度ドレイン領域を形成する場合、例えば、注入イオンがBイオン、注入エネルギーが12keV~20keV程度、注入ドーズ量が3×1012atom/cm2~1×1013atom/cm2程度、チルト角が30度~60度程度のイオン注入条件4回実施する斜めイオン注入の各回の条件を用いてもよい。また、コアトランジスタ領域において、n型ソースエクステンション領域105B1及びn型ドレインエクステンション領域105B2に代えて、p型のソースエクステンション領域及びn型ドレインエクステンション領域を形成する場合、例えば、注入イオンがBイオン、注入エネルギーが0.3keV~1keV程度、注入ドーズ量が2×1014atom/cm2~8×1014atom/cm2程度、チルト角が0度~20度程度のイオン注入条件を用いてもよい。また、高耐圧トランジスタ領域において、n型高濃度ソース領域109A1及びn型高濃度ドレイン領域109A2に代えて、p型の高濃度ソース領域及び高濃度ドレイン領域を形成すると共に、コアトランジスタ領域において、n型ソース領域109B1及びn型ドレイン領域109B2に代えて、p型のソース領域及びn型ドレイン領域を形成する場合、例えば、注入イオンがBイオン、注入エネルギーが1keV~3keV程度、注入ドーズ量が2×1015atom/cm2~8×1015atom/cm2程度のイオン注入条件を用いてもよい。以上のようにして、p型MISトランジスタからなる高耐圧トランジスタを形成した場合、高耐圧トランジスタのOFF状態でのドレイン耐圧及びON状態動作状態でのドレイン耐圧つまりサステイン耐圧を例えば10V程度以上向上させることができる。また、本実施形態において、高耐圧トランジスタ及びコアトランジスタがn型MISトランジスタ又はp型MISトランジスタのいずれか一方に限られる必要はなく、例えばCMIS構造を構成するために、高耐圧トランジスタ及びコアトランジスタのそれぞれとなるn型MISトランジスタ及びp型MISトランジスタが同一半導体基板上に同時に搭載されていてもよいことは言うまでもない。また、本実施形態において、高耐圧トランジスタと微細トランジスタコアトランジスタとが混載されている半導体装置を例として説明してきたが、高耐圧トランジスタ及び微細トランジスタのそれぞれの用途は特に限定されるものではなく、相対的に高い電源電圧が使用される回路のトランジスタとして高耐圧トランジスタが使用され、相対的に低い電源電圧が使用される回路のトランジスタとして微細トランジスタが使用されていればよい。例えば、高耐圧トランジスタが入出力I/O回路用トランジスタであり、微細トランジスタがロジック回路用トランジスタであってよい。