"半導体基板、及び該半導体基板の主面に設けられた回路素子層を有する半導体チップ本体と、前記半導体チップ本体を貫通する第1乃至第4の貫通電極と、前記回路素子層に設けられた回路素子を介することなく、前記第1の貫通電極と前記第2の貫通電極とを電気的に接続する第1の導電経路と、前記回路素子を介することなく、前記第1の貫通電極と前記第3の貫通電極とを電気的に接続する第2の導電経路と、前記回路素子を介することなく、前記第2の貫通電極と前記第4の貫通電極とを電気的に接続する第3の導電経路と、を有することを特徴とする半導体チップ。前記半導体基板を貫通するように設けられ、前記第1乃至第4の貫通電極のそれぞれを囲む絶縁リングを有し、前記第1の導電経路は、前記第1の貫通電極と前記第2の貫通電極とを接続する第1の導電パターンであり、前記第2の導電経路は、前記第1の貫通電極と前記第3の貫通電極とを接続する第2の導電パターンであり、前記第3の導電経路は、前記第2の貫通電極と前記第4の貫通電極とを接続する第3の導電パターンであることを特徴とする請求項1記載の半導体チップ。前記半導体基板を貫通するように設けられ、前記第1の貫通電極及び前記第3の貫通電極をまとめて囲む第1の絶縁リングと、前記半導体基板を貫通するように設けられ、前記第2の貫通電極及び前記第4の貫通電極をまとめて囲む第2の絶縁リングと、を有し、前記第1の導電経路は、前記第1の貫通電極と前記第2の貫通電極とを電気的に接続する導電パターンであり、前記第2の導電経路は、前記第1の絶縁リングに囲まれた部分の前記半導体基板であり、前記第3の導電経路は、前記第2の絶縁リングに囲まれた部分の前記半導体基板であることを特徴とする請求項1記載の半導体チップ。前記第1乃至第4の貫通電極は、抵抗値を測定する際に使用する抵抗値測定用のダミー電極であることを特徴とする請求項1乃至3のうち、いずれか1項記載の半導体チップ。前記第1乃至第4の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、前記第1の導電パターンは、前記回路素子層に設けられ、前記第1の貫通電極の前記多層配線部と前記第2の貫通電極の前記多層配線部とを接続することを特徴とする請求項2記載の半導体チップ。前記第1乃至第4の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、前記基板貫通電極は、前記貫通孔の内面を覆うシード層と、該シード層を介して、前記貫通孔を埋め込む導電膜と、を有し、前記シード層は、前記第1の貫通電極が配置される前記貫通孔の内面から前記第3の貫通電極が配置される前記貫通孔の内面に亘って配置されると共に、前記第2の貫通電極が配置される前記貫通孔の内面から前記第4の貫通電極が配置される前記貫通孔の内面に亘って配置されており、前記第2の導電経路は、前記第1の貫通電極が配置される前記貫通孔と前記第3の貫通電極が配置される前記貫通孔との間に配置された前記シード層であり、前記第3の導電経路は、前記第2の貫通電極が配置される前記貫通孔と前記第4の貫通電極が配置される前記貫通孔との間に配置された前記シード層であることを特徴とする請求項5記載の半導体チップ。前記第1乃至第4の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、前記導電パターンは、前記回路素子層に設けられ、前記第1の貫通電極の前記多層配線部と前記第2の貫通電極の前記多層配線部とを接続することを特徴とする請求項3記載の半導体チップ。前記主面とは反対側に位置する前記半導体基板の面から露出された前記第1乃至第4の貫通電極の端面に、4端子抵抗測定器の端子が接続される第1のバンプ電極を有することを特徴とする請求項1乃至7のうち、いずれか1項記載の半導体チップ。前記回路素子層から露出された前記第1乃至第4の貫通電極の端に、それぞれ第2のバンプ電極を設けたことを特徴とする請求項1乃至8のうち、いずれか1項記載の半導体チップ。前記半導体チップ本体を貫通し、かつ前記回路素子と接続された複数の電源用貫通電極と、前記半導体チップ本体を貫通し、かつ前記回路素子と接続された複数のグラウンド用貫通電極と、前記半導体基板に、該半導体基板を貫通するように配置され、かつ複数の前記電源用貫通電極を囲む電源電極用絶縁リングと、前記半導体基板に、該半導体基板を貫通するように配置され、かつ複数の前記グラウンド用貫通電極を囲むグラウンド電極用絶縁リングと、を有することを特徴とする請求項1乃至9のうち、いずれか1項記載の半導体チップ。前記主面とは反対側に位置する前記半導体基板の面から露出された前記電源用貫通電極の端面及び前記グラウンド用貫通電極の端面に、それぞれ前記第1のバンプ電極を設けたことを特徴とする請求項10記載の半導体チップ。前記回路素子層から露出された前記電源用貫通電極の端面及び前記グラウンド用貫通電極の端面に、それぞれ第2のバンプ電極を設けたことを特徴とする請求項10または11記載の半導体チップ。半導体基板に、複数の回路素子及び第1乃至第4の貫通電極を形成し、前記複数の回路素子のいずれの回路素子も介さずに、前記第1の貫通電極から前記第2の貫通電極に電流を供給し、前記第1の貫通電極と前記第2の貫通電極との間の電圧を、前記第3の貫通電極と前記第4の貫通電極との間の電圧として測定することを特徴とする半導体チップの抵抗測定方法。前記第1の貫通電極から前記第2の貫通電極への電流の供給は、第1及び第2のプローブ電極を、それぞれ前記第1及び前記第2の貫通電極に接触させることで実行し、前記第3の貫通電極と前記第4の貫通電極との間の電圧の測定は、第3及び第4のプローブ電極を、それぞれ前記第3及び前記第4の貫通電極に接触させることで実行することを特徴とする請求項13記載の半導体チップの抵抗測定方法。半導体基板と、前記半導体基板上に形成された複数の回路素子と、各々が前記半導体基板を貫通して形成される第1及び第2の貫通電極と、前記第1の貫通電極に供給される電流を前記複数の回路素子のいずれも介することなく前記第1の貫通電極から前記第2の貫通電極へ運ぶ第1の導電経路と、前記半導体基板を貫通して形成され、前記第1の貫通電極と実質的に同一の電位を示す第3の貫通電極と、前記半導体基板を貫通して形成され、前記第2の貫通電極と実質的に同一の電位を示す第4の貫通電極と、を有すること、を特徴とする半導体装置。前記第1の貫通電極と前記第3の貫通電極とを、実質的に電流を運ぶことなく導通する第2の導電経路と、前記第2の貫通電極と前記第4の貫通電極とを、実質的に電流を運ぶことなく導通する第3の導電経路と、を有することを特徴とする請求項15記載の半導体装置。前記半導体基板が、前記第1の貫通電極と前記第3の貫通電極とに挟まれた第1の部分であって、前記第2の導電経路として働く前記第1の部分と、前記第2の貫通電極と前記第4の貫通電極とに挟まれた第2の部分であって、前記第3の導電経路として働く前記第2の部分と、を含むことを特徴とする請求項16記載の半導体装置。前記第1及び前記第3の貫通電極を囲む第1の絶縁リングと、前記第2及び前記第4の貫通電極を囲む第2の絶縁リングと、を有することを特徴とする請求項15乃至17のうち、いずれか1項記載の半導体装置。特許文献3に記載された半導体装置半導体チップでは、外部接続用端子として機能するNi-Au堆積層裏面バンプ電極の直径が貫通孔の直径と同程度となる。また、貫通電極を介して、多数の信号を外部とやり取りする半導体装置半導体チップにおいては、多数の貫通電極を備える必要があることから、1つ1つの貫通電極の直径サイズは小さくなってきており、貫通電極の直径の縮小と共に、外部接続用端子として機能する裏面バンプ電極の直径サイズも小さくなってきている。このように、貫通電極の小型化が進展すると、4端子法を用いて貫通電極の抵抗値を測定する際、1つの裏面バンプ電極に、プローブ装置電気的検査装置のコンタクトプローブを2本接触させることができないという問題があった。つまり、4端子法を用いて、小型化された貫通電極を測定することができないという問題があった。本発明の一観点によれば、半導体基板、及び該半導体基板の主面に設けられた回路素子層を有する半導体チップ本体と、前記半導体チップ本体を貫通する第1乃至第4の貫通電極と、前記回路素子層に設けられた回路素子を介することなく、前記第1の貫通電極と前記第2の貫通電極とを電気的に接続する第1の導電経路と、前記回路素子を介することなく、前記第1の貫通電極と前記第3の貫通電極とを電気的に接続する第2の導電経路と、前記回路素子を介することなく、前記第2の貫通電極と前記第4の貫通電極とを電気的に接続する第3の導電経路と、を有することを特徴とする半導体チップが提供される。本発明の半導体チップによれば、半導体チップ本体を貫通する第1乃至第4の貫通電極と、回路素子層に設けられた回路素子を介することなく、第1の貫通電極と第2の貫通電極とを電気的に接続する第1の導電経路と、回路素子を介することなく、第1の貫通電極と第3の貫通電極とを電気的に接続する第2の導電経路と、回路素子を介することなく、第2の貫通電極と第4の貫通電極とを電気的に接続する第3の導電経路と、を有することにより、半導体チップの微細化小型化の進展によりサイズ直径が縮小化された第1乃至第4の貫通電極に対して、それぞれ1つの端子を接続させることが可能となる。これにより、第1乃至第4の貫通電極のサイズ直径が縮小化された場合でも、4端子法を用いて、第1乃至第4の貫通電極の抵抗値を正確に測定できる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の積層型半導体装置及び半導体チップの寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。なお、図1に示す半導体チップ13-1の切断面は、後述する図2に示す半導体チップ13-1のC-C線断面に対応している。また、図1に示す領域Aは、図2に示す領域Aに対応しており、図1に示す領域Bは、図2に示す領域Bに対応している。図1を参照するに、第1の実施の形態の積層型半導体装置10は、配線基板11パッケージ基板と、制御用半導体チップ12と、半導体チップ13-1,13-2と、第1の封止樹脂15と、第2の封止樹脂16と、外部接続端子18と、を有する。配線基板11は、基板本体21と、接続パッド22と、外部接続用パッド23と、配線パターン25と、を有する。基板本体21は、板状とされた基板である。基板本体21としては、例えば、絶縁樹脂基板を用いることができる。接続パッド22は、基板本体21の表面21aに設けられている。接続パッド22は、制御用半導体チップ12が実装されるパッドである。外部接続用パッド23は、基板本体21の裏面21bに設けられている。配線パターン25は、基板本体21に内設されている。配線パターン25は、一端が接続パッド22と接続されており、他端が外部接続用パッド23と接続されている。これにより、配線パターン25は、接続パッド22と外部接続用パッド23とを電気的に接続している。制御用半導体チップ12は、制御用チップ本体31と、貫通電極33と、第1のバンプ電極34と、第2のバンプ電極35と、を有する。制御用チップ本体31は、半導体基板37及び回路素子層38を有しており、半導体基板37の表面37a主面に回路素子層38が設けられた構成とされている。半導体基板37としては、例えば、単結晶シリコン基板を用いることができる。回路素子層38は、積層された複数の層間絶縁膜図示せず、及び該層間絶縁膜に設けられた図示していない配線パターンビア及び配線により構成された多層配線構造とされている。回路素子層38には、内部回路41が設けられている。内部回路41には、例えば、配線基板11と半導体チップ13-1,13-2との間の情報のやり取りを仲介する制御回路図示せずが設けられている。なお、図1では、説明の都合上貫通電極33と内部回路41とを同一の断面上に記載したが、貫通電極33と内部回路41とが同一断面上に形成されない構造としてもよい。貫通電極33は、制御用チップ本体31を貫通するように、複数設けられている。複数の貫通電極33は、内部回路41と電気的に接続されている。具体的には、貫通電極33は、回路素子層38に形成された内部配線を介して内部回路41と電気的に接続されている。貫通電極33は、一方の端面が半導体基板37の裏面37bから露出されており、他方の端面が回路素子層38の表面38aから露出されている。第1のバンプ電極34は、貫通電極33の一方の端面に設けられており、半導体基板37の裏面37bから突出している。第2のバンプ電極35は、貫通電極33の他方の端面に設けられており、回路素子層38の表面38aから突出している。第2のバンプ電極35は、配線基板11の接続パッド22と接続されている。言い換えれば、制御用半導体チップ12は、接続パッド22に対してフリップチップ実装されている。これにより、制御用半導体チップ12は、配線基板11と電気的に接続されている。図2は、図1に示す配線基板側から見た第1の実施の形態の半導体チップの概略構成を示す平面図である。図2において、図1に示す積層型半導体装置10と同一構成部分には、同一符号を付す。また、図2において、領域Aが貫通電極群51の形成領域を示しており、領域Bが抵抗値測定用貫通電極群53の形成領域を示している。さらに、図2では、半導体チップ13-1の一例として、メモリ用半導体チップのうちの1つであるワイドIODRAMを図示する。始めに、図2を参照して、半導体チップ13-1の構成を簡単に説明する。半導体チップ13-1は、ワイドIODRAMであり、第1乃至第4のチャネル45~48を有する。第1のチャネル45は、DRAMであり、データ、コマンド、及びアドレスをそれぞれ受信する複数の端子を含む貫通電極群51と、内部回路やメモリセルアレイを含む記憶領域部52と、抵抗値測定用貫通電極群53と、を有する。抵抗値測定用貫通電極群53は、貫通電極群51から離間した第1のチャネル45の角部に設けられている。第2乃至第4のチャネル46~48は、DRAMであり、データ、コマンド、及びアドレスをそれぞれ受信する複数の端子を含む貫通電極群51と、内部回路やメモリセルアレイ等の各種回路を構成する複数の回路素子を含む記憶領域部52と、をそれぞれ有する。なお、以後本明細書では、記憶領域部52を記憶領域部52に含まれる回路素子の意味で用いることもある。つまり、第2乃至第4のチャネル46~48は、抵抗値測定用貫通電極群53を備えていないこと以外は、第1のチャネル45と同様な構成とされている。また、第1乃至第4のチャネル45~48の構成要素である貫通電極群51は、半導体チップ13-1の中央部に配置されている。なお、図2では、抵抗値測定用貫通電極群53を第1のチャネル45に設けた場合を例に挙げて説明したが、抵抗値測定用貫通電極群53の形成位置は、これに限定されない。抵抗値測定用貫通電極群53は、第1乃至第4のチャネル45~48のうち、少なくともいずれか1つのチャネルに設けられていればよい。また、図2では、貫通電極群51から離間した位置に抵抗値測定用貫通電極群53を配置した場合を例に挙げて説明したが、貫通電極群51に近接した位置に抵抗値測定用貫通電極群53を設けてもよい。さらに、抵抗値測定用貫通電極群53を貫通電極群51の一部として形成してもよい。第1及び第4のチャネル領域45~48は、図1に示す制御用半導体チップ12に設けられた内部回路41の制御により、例えば、リード動作、ライト動作、リフレッシュ動作等の各動作を独立に動作させることができる。なお、図2では、一例として、半導体チップ13-1に4つのDRAMを設けた場合を例に挙げて説明したが、DRAMの数は4つに限定されない。図3は、図1に示す半導体チップの切断面を拡大した図である。図3において、図2に示す半導体チップ13-1と同一構成部分には、同一符号を付す。また、図3に示す領域Aは、図2に示す領域Aに対応しており、図3に示す領域Bは、図2に示す領域Bに対応している。但し、図3では、説明の都合上、記憶領域部52を領域Aと同一の断面に示したが、図2に示すとおり、平面上では、記憶領域部52は領域Aの外部に設けられてもよい。さらに、図3では、図示を省略しているが、図1に示す信号用貫通電極68も図3に示す電源用貫通電極66及びグランド用貫通電極67と実質的に同一の構造を有する。次いで、図3を参照して、半導体チップ13-1のより具体的な構成について説明する。半導体チップ13-1は、半導体チップ本体55と、第1乃至第4の貫通電極61~64と、電源用貫通電極66と、グラウンド用貫通電極67と、信号用貫通電極68と、第1の保護膜69と、第1のバンプ電極71~74,76~78と、第2のバンプ電極81~84,86~88と、絶縁リング92と、第2の保護膜94と、絶縁層95と、第1乃至第3の導電経路96~98と、第3の保護膜99と、を有する。半導体チップ本体55は、半導体基板101と、回路素子層102と、を有する。半導体基板101は、矩形とされた基板であり、例えば、単結晶シリコン基板を用いることができる。半導体基板101には、半導体基板101を貫通する貫通孔103A,103B,103C,103D,103E,103Fが設けられている。貫通孔103Aには、第1の貫通電極61の一部が配置され、貫通孔103Bには、第2の貫通電極62の一部が配置される。また、貫通孔103Cには、第3の貫通電極63の一部が配置され、貫通孔103Dには、第4の貫通電極64の一部が配置される。また、貫通孔103Eには、電源用貫通電極66の一部が配置され、貫通孔103Fには、グラウンド用貫通電極67の一部が配置される。回路素子層102は、半導体基板101の表面101a主面に設けられている。回路素子層102は、複数の層間絶縁膜104~107と、内部回路を含む記憶領域部52と、複数の配線層図示せずと、を有した多層配線構造とされている。複数の層間絶縁膜104~107例えば、酸化シリコンSiO2膜は、半導体基板101の表面101aに、層間絶縁膜104、層間絶縁膜105、層間絶縁膜106、層間絶縁膜107の順で積層されている。第1乃至第4の貫通電極61~64は、領域B抵抗値測定用貫通電極群53の形成領域に対応する半導体チップ本体55を貫通するように設けられている。第1乃至第4の貫通電極61~64は、4端子法を用いて第1乃至第4の貫通電極61~64の抵抗値を測定する際に使用する抵抗値測定用のダミー電極である。複数の第1乃至第4の貫通電極61~64は、図2に示す抵抗値測定用貫通電極群53を構成している。第1の貫通電極61は、基板貫通電極111Si貫通ビアと、多層配線部112と、を有する。多層配線部112の各層は、多層配線構造の複数の配線層として形成される。基板貫通電極111は、後述するパッド部116多層配線部112の構成要素のうちの1つの下面を露出する貫通孔103Aの内面を覆うシード層113と、シード層113を介して貫通孔103Aを埋め込む導電膜114具体的には、金属膜例えば、Cu膜と、を有する。これにより、基板貫通電極111は、多層配線部112と電気的に接続されている。また、貫通孔103Aを導電膜114で埋め込むことで構成された基板貫通電極111を設けることで、第1の貫通電極61の抵抗値を小さくすることができる。また、シード層113及び導電膜114は、めっき法により形成することができる。基板貫通電極111は、半導体基板101の裏面101bに配置された絶縁層95から突出する突出部を有する。該突出部は、基板貫通電極111のうち、貫通孔103A内に配置された部分よりも幅広形状とされている。該突出部には、第1のバンプ電極71が形成される電極形成面111a半導体基板101の裏面101bから露出された第1の貫通電極61の端面を有する。多層配線部112は、回路素子層102を貫通しており、パッド部116と、配線層117と、配線パターン118と、を有する。パッド部116は、複数の層間絶縁膜104~107のうち、最下層に配置された層間絶縁膜104の上面に設けられている。配線層117は、複数の層間絶縁膜104~107のうち、最上層に配置された層間絶縁膜107の上面に設けられている。配線パターン118は、パッド部114と配線層117との間に位置する層間絶縁膜105,106,107に内設されており、複数のビア及び配線により構成されている。配線パターン118は、一端がパッド部116の上面と接続されており、他端が配線層117の下面と接続されている。これにより、配線パターン118は、パッド部116と配線層117とを電気的に接続している。第2の貫通電極62は、第1の貫通電極61と同様な構成とされており、貫通孔103Bを埋め込む基板貫通電極111と、多層配線部112と、を有する。第3の貫通電極63は、第1の貫通電極61と同様な構成とされており、貫通孔103Cを埋め込む基板貫通電極111と、多層配線部112と、を有する。第3の貫通電極63は、第1の貫通電極61と実質的に同一の電位を示す貫通電極である。第4の貫通電極64は、第1の貫通電極61と同様な構成とされており、貫通孔103Dを埋め込む基板貫通電極111と、多層配線部112と、を有する。第4の貫通電極64は、第2の貫通電極62と実質的に同一の電位を示す貫通電極である。上記第1乃至第4の貫通電極61~64は、記憶領域部52を構成する回路素子とは電気的に接続されていない。電源用貫通電極66、グラウンド用貫通電極67、及び信号用貫通電極68図3には図示せずは、領域A貫通電極群51の形成領域に対応する半導体チップ本体55を貫通するように設けられている。電源用貫通電極66、グラウンド用貫通電極67、及び信号用貫通電極68は、制御用半導体チップ12及び半導体チップ13-2と電気的に接続される貫通電極である。複数の電源用貫通電極66、グラウンド用貫通電極67、及び信号用貫通電極68は、貫通電極群51図1及び図2参照を構成している。電源用貫通電極66は、第1の貫通電極61と同様な構成とされており、貫通孔103Eを埋め込む基板貫通電極111と、多層配線部112と、を有する。電源用貫通電極66は、層間絶縁膜105,106に設けられた配線パターンを介して、記憶領域部52と電気的に接続されている。グラウンド用貫通電極67は、第1の貫通電極61と同様な構成とされており、貫通孔103Fを埋め込む基板貫通電極111と、多層配線部112と、を有する。グラウンド用貫通電極67は、層間絶縁膜105,106に設けられた配線パターンを介して、回路素子を含む記憶領域部52と電気的に接続されている。また、図3には、図示していないが、信号用貫通電極68は、第1の貫通電極61と同様な構成とされており、基板貫通電極111と、多層配線部112と、を有する。信号用貫通電極68は、電源用貫通電極66及びグラウンド用貫通電極67と同様に、配線パターンを介して、回路素子を含む記憶領域部52と電気的に接続されている。なお、第1の実施の形態では、電源用貫通電極66、グラウンド用貫通電極67、及び信号用貫通電極68と記憶領域部52とを、層間絶縁膜105,106に設けられた配線パターンを介して電気的に接続する場合を例に挙げて説明したが、該配線パターンの形成位置は、これに限定されない。例えば、配線層117と記憶領域部52とを電気的に接続するように、該配線パターンを配置してもよいし、パッド部116と記憶領域部52とを電気的に接続するように、該配線パターンを配置してもよい。第1の保護膜69は、配線層117の一部を覆うように、層間絶縁膜107の上面に設けられている。第1の保護膜69としては、例えば、SiON膜を用いることができる。第1の保護膜69は、開口部69A,69B,69C,69D,69E,69Fを有する。開口部69Aは、第1の貫通電極61を構成する配線層117の上面の一部第1の貫通電極61の端を露出しており、開口部69Bは、第2の貫通電極62を構成する配線層117の上面の一部第2の貫通電極62の端を露出している。開口部69Cは、第3の貫通電極63を構成する配線層117の上面の一部第3の貫通電極63の端を露出しており、開口部69Dは、第4の貫通電極64を構成する配線層117の上面の一部第4の貫通電極64の端を露出している。開口部69Eは、電源用貫通電極66を構成する配線層117の上面の一部電源用貫通電極66の端を露出しており、開口部69Dは、グラウンド用貫通電極67を構成する配線層117の上面の一部グラウンド用貫通電極67の端を露出している。なお、図3には、図示していないが、第1の保護膜69には、信号用貫通電極68を構成する配線層117の上面の一部信号用貫通電極68の端を露出する開口部が形成されている。図3を参照するに、第1のバンプ電極71は、第1の貫通電極61の電極形成面111aを覆うように設けられている。第1のバンプ電極71としては、例えば、めっき層を用いることができる。第1のバンプ電極72は、第2の貫通電極62の電極形成面111a端面を覆うように設けられている。第1のバンプ電極73は、第3の貫通電極63の電極形成面111aを覆うように設けられている。第1のバンプ電極74は、第4の貫通電極64の電極形成面111aを覆うように設けられている。第1のバンプ電極72~74は、第1のバンプ電極71と同様な構成とされている。第1のバンプ電極76は、電源用貫通電極66の電極形成面111aを覆うように設けられている。第1のバンプ電極77は、グラウンド用貫通電極67の電極形成面111aを覆うように設けられている。上記第1のバンプ電極71~77は、第3の保護膜99の下面99aから突出している。なお、図3には、図示していないが、図1に示す第1のバンプ電極78は、信号用貫通電極67の電極形成面111a図示せずを覆うように設けられており、第3の保護膜99の下面99aから突出している。第2のバンプ電極81は、開口部69Aの内面を覆うシード層119と、シード層119を介して開口部69Aを埋め込む導電膜121例えば、Cu膜と、はんだ122と、を有する。導電膜121の一部は、第1の保護膜69上に配置された第2の保護膜94の上面から突出しており、この突出部分の幅は、開口部69Aの直径よりも幅広形状とされている。該突出部分は、平坦なはんだ形成面121aを有する。はんだ122は、導電膜121のはんだ形成面121aに設けられている。上記構成とされた第2のバンプ電極81は、第1の貫通電極61の端と接続されている。第2のバンプ電極82は、第2のバンプ電極81と同様な構成とされており、開口部69Bに配置されている。これにより、第2のバンプ電極82は、第2の貫通電極62の端と接続されている。第2のバンプ電極83は、第2のバンプ電極81と同様な構成とされており、開口部69Cに配置されている。これにより、第2のバンプ電極83は、第3の貫通電極63の端と接続されている。第2のバンプ電極84は、第2のバンプ電極81と同様な構成とされており、開口部69Dに配置されている。これにより、第2のバンプ電極84は、第4の貫通電極64と電気的に接続されている。第2のバンプ電極86は、第2のバンプ電極81と同様な構成とされており、開口部69Eに配置されている。これにより、第2のバンプ電極86は、電源用貫通電極66と電気的に接続されている。第2のバンプ電極87は、第2のバンプ電極81と同様な構成とされており、開口部69Fに配置されている。これにより、第2のバンプ電極87は、グラウンド用貫通電極67と電気的に接続されている。なお、図3には、図示していないが、図1に示す第2のバンプ電極88は、第2のバンプ電極81と同様な構成とされている。図1に示すように、上記構成とされた半導体チップ13-1の第2のバンプ電極86~88は、はんだ122図3参照を介して、制御用半導体チップ12に設けられた第1のバンプ電極34と接続されている。つまり、半導体チップ13-1は、配線基板11上に搭載された制御用半導体チップ12に対してフリップチップ実装されている。これにより、半導体チップ13-1は、制御用半導体チップ12及び配線基板11と電気的に接続されている。図4は、図3に示す半導体チップをD視した平面図である。図4では、説明の便宜上、図3に示す半導体基板101の裏面101bに設けられた絶縁層95及び第3の保護膜99の図示を省略する。図3及び図4を参照するに、絶縁リング92は、半導体基板11を貫通する円筒状の絶縁体であり、第1乃至第4の貫通電極61~64、電源用貫通電極66、及びグラウンド用貫通電極67を構成する各基板貫通電極111を囲むように配置されている。言い換えれば、絶縁リング92は、1つの基板貫通電極111に対して1つ設けられている。また、絶縁リング92は、図3及び図4には図示していない信号用貫通電極68図1参照を構成する基板貫通電極111に対しても、該基板貫通電極111を囲むように配置されている。これにより、第1乃至第4の貫通電極61~64、電源用貫通電極66、及びグラウンド用貫通電極67、及び信号用貫通電極68は、絶縁リング92により、それぞれ電気的に絶縁されている。絶縁リング92は、半導体基板11を貫通する円筒状の溝を絶縁膜例えば、酸化シリコン膜SiO2膜で埋め込むことで構成されている。図3を参照するに、第2の保護膜94は、第1の保護膜69上に設けられている。第2の保護膜94としては、例えば、ポリイミド膜を用いることができる。絶縁層95は、複数の絶縁リング92が形成された半導体基板101の裏面101bを覆うように配置されている。第1の導電経路96は、層間絶縁膜107上に設けられた第1の導電パターン125である。第1の導電パターン125は、回路素子層55に設けられた回路素子記憶領域部52の構成要素の1つを介することなく、第1の貫通電極61を構成する配線層117多層配線部112の構成要素のうちの1つ、及び第2の貫通電極62を構成する配線層117多層配線部112の構成要素のうちの1つと接続されている。これにより、第1の導電パターン125は、回路素子層55に設けられた回路素子を介することなく、第1の貫通電極61と第2の貫通電極62とを電気的に接続している。第1の導電経路96は、後述する図5に示す4端子抵抗測定器130を用いて第1乃至第4の貫通電極61~64の抵抗値を測定する際、第1の貫通電極61に供給される電流を複数の回路素子のいずれも介することなく第1の貫通電極61から第2の貫通電極62へ運ぶ。第1の導電パターン125は、層間絶縁膜107上に、第1及び第2の貫通電極61,62を構成する配線層117の母材となる導電膜例えば、アルミニウム膜を成膜後、フォトリソグラフィ技術及びドライエッチング技術により該導電膜をパターニングすることで形成することができる。つまり、第1の導電パターン125は、別途、第1の導電パターン125を形成する工程を設けることなく、第1及び第2の貫通電極61,62を構成する配線層117を形成する際に、該配線層117と同時に形成することが可能である。したがって、半導体チップ13-1の製造コスト増加させることなく、第1の導電パターン125を形成できる。なお、図3では、第1の導電パターン125が層間絶縁膜107上に配置されている場合を例に挙げて説明したが、第1の導電パターン125の形成位置は、これに限定されない。例えば、第1及び第2の貫通電極61,62の配線パターン118間例えば、層間絶縁膜106上、或いは層間絶縁膜105上に、第1及び第2の貫通電極61,62を電気的に接続する第1の導電パターン125を設けてもよい。第2の導電経路97は、半導体基板101の裏面101b側に配置された第2の導電パターン126である。第2の導電パターン126は、第1の貫通電極61の基板貫通電極111が配置される貫通孔103Aの内面から第3の貫通電極63が配置される貫通孔103Cの内面に亘って配置されたシード層113のうち、絶縁膜95の下面95aに配置されたシード層113第2の導電経路97として働く第1の部分により構成されている。これにより、第2の導電パターン126は、回路素子層55に設けられた回路素子記憶領域部52の構成要素の1つを介することなく、第1の貫通電極61を構成する基板貫通電極111、及び第3の貫通電極63を構成する基板貫通電極111と接続されている。言い換えれば、第2の導電パターン126は、回路素子層55に設けられた回路素子を介することなく、第1の貫通電極61と第3の貫通電極63とを電気的に接続している。第2の導電経路97は、後述する図5に示す4端子抵抗測定器130を用いて第1乃至第4の貫通電極61~64の抵抗値を測定する際、第1の貫通電極61と第3の貫通電極63とを、実質的に電流を運ぶことなく導通させる。第2の導電パターン97は、導電膜114を電解めっき法で形成する際の給電層としてシード層113を使用後に行う不要なシード層113を除去する工程において、貫通孔103Aと貫通孔103Cとの間に位置するシード層113を残存させることで形成する。つまり、第2の導電パターン126は、別途、第2の導電パターン126を形成する工程を設けることなく、形成することが可能である。したがって、半導体チップ13-1の製造コスト増加させることなく、第2の導電パターン126を形成できる。第3の導電経路98は、半導体基板101の裏面101b側に配置された第3の導電パターン127である。第3の導電パターン127は、第2の貫通電極62の基板貫通電極111が配置される貫通孔103Bの内面から第4の貫通電極64が配置される貫通孔103Dの内面に亘って配置されたシード層113のうち、絶縁膜95の下面95aに配置されたシード層113第3の導電経路98として働く第2の部分により構成されている。これにより、第3の導電パターン127は、回路素子層55に設けられた回路素子記憶領域部52の構成要素の1つを介することなく、第2の貫通電極62を構成する基板貫通電極111、及び第4の貫通ビア63を構成する基板貫通電極111と接続されている。言い換えれば、第3の導電パターン127は、回路素子層55に設けられた回路素子を介することなく、第2の貫通電極62と第4の貫通電極64とを電気的に接続している。第3の導電経路98は、後述する図5に示す4端子抵抗測定器130を用いて第1乃至第4の貫通電極61~64の抵抗値を測定する際、第2の貫通電極62と第4の貫通電極64とを、実質的に電流を運ぶことなく導通させる。第3の導電パターン127は、導電膜114を電解めっき法で形成する際の給電層としてシード層113を使用後に行う不要なシード層113を除去する工程において、貫通孔103Bと貫通孔103Dとの間に位置するシード層113を残存させることで形成する。つまり、第3の導電パターン127は、別途、第3の導電パターン127を形成する工程を設けることなく、形成することが可能である。したがって、半導体チップ13-1の製造コスト増加させることなく、第3の導電パターン127を形成できる。第3の保護膜99は、第2及び第3の導電経路97,98第2及び第3の導電パターン126,127を覆うように、絶縁層95の下面95aに設けられている。第3の保護膜99は、第2及び第3の導電経路97,98を保護する機能を有する。図1を参照するに、半導体チップ13-2は、半導体チップ13-1と同様な構成とされている。つまり、半導体チップ13-2は、図2乃至図4に示す半導体チップ13-1と同様な構成とされている。このような構成とされた半導体チップ13-2は、先に説明した半導体チップ13-1と同様な効果を有する。具体的には、第1乃至第4の貫通電極61~64のサイズ直径が縮小化された場合でも、4端子法を用いて、第1乃至第4の貫通電極61~64の抵抗値を正確に測定することができる。上記構成とされた半導体チップ13-2は、半導体チップ13-1上にフリップチップ実装されている。これにより、半導体チップ13-2の第2のバンプ電極81は、半導体チップ13-1の第1のバンプ電極71と接続され、半導体チップ13-2の第2のバンプ電極82は、半導体チップ13-1の第1のバンプ電極72と接続される。また、半導体チップ13-2の第2のバンプ電極83は、半導体チップ13-1の第1のバンプ電極73と接続され、半導体チップ13-2の第2のバンプ電極84は、半導体チップ13-1の第1のバンプ電極74と接続される。また、半導体チップ13-2の第2のバンプ電極86は、半導体チップ13-1の第1のバンプ電極76と接続され、半導体チップ13-2の第2のバンプ電極87は、半導体チップ13-1の第1のバンプ電極77と接続される。さらに、半導体チップ13-2の第2のバンプ電極88は、半導体チップ13-1の第1のバンプ電極78と接続される。第1の封止樹脂15は、半導体チップ13-1と半導体チップ13-2との隙間を充填すると共に、半導体チップ13-1,13-2の側壁を覆うように、半導体チップ13-1,13-2に設けられている。第1の封止樹脂15としては、例えば、アンダーフィル樹脂を用いることができる。第2の封止樹脂16は、半導体チップ13-1と配線基板11との隙間、制御用半導体チップ12と配線基板11との隙間、第1の封止樹脂15を充填すると共に、制御用半導体チップ12、半導体チップ13-1,13-2、第1の封止樹脂15を封止するように、基板本体21の表面21aに設けられている。第2の封止樹脂16の上面16aは、平坦な面とされている。第2の封止樹脂16としては、例えば、モールド樹脂を用いることができる。外部接続端子18は、各外部接続用パッド23にそれぞれ1つ設けられている。外部接続端子18は、配線基板11を介して、制御用半導体チップ12と電気的に接続されている。外部接続端子18としては、例えば、はんだボールを用いることができる。図5は、4端子抵抗測定器を用いて半導体チップの第1乃至第4の貫通電極の抵抗を測定する様子を模式的に示す図である。図5において、半導体チップ13-1は、断面図で図示する。また、図5では、図3に示す半導体チップ13-1と同一構成部分には同一符号を付す。次に、図5を参照して、4端子法による半導体チップ13-1に設けられた第1乃至第4の貫通電極61~64の抵抗測定方法第1の実施の形態の半導体チップの抵抗測定方法について説明する。始めに、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシング領域を有した半導体ウェハ例えば、シリコンウェハを準備する。次いで、周知の手法により、複数のチップ形成領域のそれぞれに図3に示す半導体チップ13-1を形成することで、連結された複数の半導体チップ13-1よりなる半導体チップ形成母基板128を形成する。次いで、第2のバンプ電極81~84,86,87が形成された側の半導体チップ形成母基板128の面に、第2のバンプ電極81~84,86,87を保護するサポート部材129を貼り付ける。次いで、サポート部材129が貼り付けられた半導体チップ形成母基板128の上下を反転させた状態で、4端子抵抗測定器130のステージ図示せず上に吸着させる。ここで、図5を参照して、4端子抵抗測定器130の概略構成について説明する。4端子抵抗測定器130は、電流印加部131電源と、電流印加部131と接続された一対の電流印加端子133,134と、電圧測定部136と、電圧測定部136と接続された一対の電源測定端子137,138と、ステージ図示せずと、を有する。電圧測定部136の電圧系は、その入力インピーダンスが高く、実質的に電圧測定部136に電流が流れないような構成とされている。電流印加端子133は、第1のプローブ電極であり、電流印加端子133は、第2のプローブ電極である。一対の電流印加端子133,134は、第1の貫通電極61から第2の貫通電極62に電流を供給する。電源測定端子137は、第3のプローブ電極であり、電源測定端子138は、第4のプローブ電極である。次に、上記説明した4端子抵抗測定器130の4つの端子電流印加端子133,134及び電源測定端子137,138を第1のバンプ電極71~74に当接させる。具体的には、電流印加端子133を第1のバンプ電極71に当接接触させ、電流印加端子134を第1のバンプ電極72に当接接触させ、電源測定端子137を第1のバンプ電極73に当接接触させ、電源測定端子138を第1のバンプ電極74に当接接触させる。図6は、図5に示す4端子法による抵抗測定時の等価回路を示す図である。図6において、図5に示す構造体と同一構成部分には、同一符号を付す。次に、図6を参照して、第1のバンプ電極71~74のそれぞれに1つの端子を接続する4端子法を用いた抵抗測定方法について説明する。先に説明したように、実質的に電圧測定部136に電流が流れないような構成とされている。したがって、図6の破線Fに示すように、4端子抵抗測定器130の電流印加部131から供給された電流は、第1及び第2の貫通電極61,62を経由して、4端子抵抗測定器130に戻り、第3及び第4の貫通電極63,64には流れない。また、一対の電流印加端子133,134間では、電流印加端子133と第1の貫通電極61との接触による接触抵抗Rc、電流印加端子134と第2の貫通電極62との接触による接触抵抗Rc、第1の貫通電極61自体の抵抗Rt、及び第2の貫通電極62自体の抵抗Rtによる電圧降下が発生する。また、図6に点線で示す第3の貫通電極63自体の抵抗Rt、図6に点線で示す第4の貫通電極64自体の抵抗Rt、電源測定端子137と第3の貫通電極63との接触による接触抵抗Rc、電源測定端子138と第4の貫通電極64との接触による接触抵抗Rc、第1の貫通電極61と第3の貫通電極63とを電気的に接続する第2の導電パターン126の抵抗R126、及び第2の貫通電極62と第4の貫通電極64とを電気的に接続する第3の導電パターン127の抵抗R127には、電流が流れないため、これらの抵抗に関しては電圧降下が発生しない。言い換えれば、これらの抵抗値は、電圧測定部136の電圧測定値に影響を与えない。つまり、電圧測定部136には、第1の貫通電極61と第2の貫通電極62との抵抗に起因する電圧降下が電圧値として検出される。したがって、4端子抵抗測定器130の電流印加部131から半導体チップ13-1に供給した既知の電流量Iと検出される電圧値から第1乃至第4の貫通電極61~64の抵抗値を正確に測定することができる。なお、半導体チップ形成母基板128は、第1乃至第4の貫通電極61~64の抵抗値を測定後、ダイシング領域に沿って切断されることで、個片化され、複数の半導体チップ13-1となる。第1の実施の形態の半導体チップによれば、半導体チップ本体55を貫通する第1乃至第4の貫通電極61~64と、回路素子層102に設けられた回路素子記憶領域部52の構成要素の1つを介することなく、第1の貫通電極61と第2の貫通電極62とを電気的に接続する第1の導電経路第1の導電パターン125と、回路素子層102に設けられた回路素子を介することなく、第1の貫通電極61と第3の貫通電極63とを電気的に接続する第2の導電経路97第2の導電パターン126と、回路素子層102に設けられた回路素子を介することなく、第2の貫通電極62と第4の貫通電極64とを電気的に接続する第3の導電経路98第3の導電パターン127と、を有することにより、半導体チップ13-1の微細化小型化の進展によりサイズ直径が縮小化された第1乃至第4の貫通電極61~64に対して、それぞれ1つの端子を接続させることが可能となる。これにより、第1乃至第4の貫通電極61~64のサイズ直径が縮小化された場合でも、4端子法を用いて、第1乃至第4の貫通電極61~64の抵抗値を正確に測定できる。なお、第1の実施の形態では、半導体チップ13-1の一例としてメモリ用半導体チップであるワイドIODRAMを例に挙げて説明したが、半導体チップ13-1の種類はこれに限定されるものではなく、第1乃至第4の貫通電極61~64を備えた半導体チップに適用可能である。第2の実施の形態図7は、本発明の第2の実施の形態に係る半導体チップの断面図である。図7において、図3に示す第1の実施の形態の半導体チップ13-1と同一構成部分には、同一符号を付す。なお、図7では、第2の実施の形態の半導体チップ145の一例として、メモリ用半導体チップであるワイドIODRAMを図示する。図7を参照するに、第2の実施の形態の半導体チップは、第1の実施の形態の半導体チップ13-1に設けられ、第1乃至第4の貫通電極61~64の基板貫通電極111をそれぞれ囲む絶縁リング92、第2の導電経路97第1の貫通電極61の基板貫通電極111が配置される貫通孔103Aの内面から第3の貫通電極63が配置される貫通孔103Cの内面に亘って配置されたシード層113のうち、絶縁膜95の下面95aに配置されたシード層113、及び第3の導電経路98第2の貫通電極62の基板貫通電極111が配置される貫通孔103Bの内面から第4の貫通電極64が配置される貫通孔103Dの内面に亘って配置されたシード層113のうち、絶縁膜95の下面95aに配置されたシード層113の替わりに、第1の絶縁リング146、第2の導電経路147、第2の絶縁リング151、及び第3の導電経路152を設けた以外は、第1の半導体チップ13-1と同様な構成されている。図8は、図7に示す半導体チップをD視した平面図である。図8では、説明の便宜上、図7に示す半導体基板101の裏面101bに設けられた絶縁層95及び第3の保護膜99の図示を省略する。図7及び図8を参照するに、第1の絶縁リング146は、半導体基板101を貫通する筒状の絶縁体であり、第1の貫通電極61の基板貫通電極111、及び第3の貫通電極63の基板貫通電極111言い換えれば、2つの貫通電極を囲むように配置されている。つまり、第1の貫通電極61の基板貫通電極111と第3の貫通電極63の基板貫通電極111との間には、第1及び第3の貫通電極61,63間を電気的に絶縁する絶縁体が配置されていない。第1の絶縁リング146は、先に説明した絶縁リング92と同様な手法により形成可能であり、絶縁リング92と同時に形成することができる。第2の導電経路147は、第1の絶縁リング146に囲まれた半導体基板101により構成されている。これにより、第2の導電経路147は、実質的に電流を運ぶことなく、第1の貫通電極61の基板貫通電極111と第3の貫通電極63の基板貫通電極111とを電気的に接続している。第2の導電経路147は、半導体基板101に第1の絶縁リング146を設けることで、形成される導電経路である。第2の絶縁リング151は、半導体基板101を貫通する筒状の絶縁体であり、第2の貫通電極62の基板貫通電極111、及び第4の貫通電極64の基板貫通電極111言い換えれば、2つの貫通電極を囲むように配置されている。つまり、第2の貫通電極62の基板貫通電極111と第4の貫通電極64の基板貫通電極111との間には、第2及び第4の貫通電極62,64間を電気的に絶縁する絶縁体が配置されていない。第2の絶縁リング151は、先に説明した絶縁リング92と同様な手法により形成可能であり、絶縁リング92と同時に形成することができる。第3の導電経路152は、第2の絶縁リング151に囲まれた半導体基板101により構成されている。これにより、第3の導電経路152は、実質的に電流を運ぶことなく、第2の貫通電極62の基板貫通電極111と第4の貫通電極64の基板貫通電極111とを電気的に接続している。第3の導電経路152は、半導体基板101に第2の絶縁リング151を設けることで、形成される導電経路である。つまり、第2の実施の形態は、第1及び第2の絶縁リング146,151で囲まれた半導体基板101を第2及び第3の導電経路147,152として用いる点が、シード層113を第2及び第3の導電経路97,98として用いた第1の実施の形態の半導体チップ13-1とは異なる。図9は、4端子抵抗測定器を用いて図7に示す半導体チップの第1乃至第4の貫通電極の抵抗を測定する様子を模式的に示す図である。図9において、図5に示す4端子抵抗測定器130、及び図7に示す半導体チップ145と同一構成部分には、同一符号を付す。次に、図9を参照して、4端子抵抗測定器130を用いた第1乃至第4の貫通電極61~64の抵抗の測定方法について説明する。始めに、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシング領域を有した半導体ウェハ例えば、シリコンウェハを準備する。次いで、周知の手法により、複数のチップ形成領域のそれぞれに図7に示す半導体チップ145を形成することで、連結された複数の半導体チップ145よりなる半導体チップ形成母基板155を形成する。次いで、第2のバンプ電極81~84,86,87が形成された側の半導体チップ形成母基板155の面に、第2のバンプ電極81~84,86,87を保護するサポート部材129を貼り付ける。次いで、サポート部材129が貼り付けられた半導体チップ形成母基板155の上下を反転させた状態で、4端子抵抗測定器130のステージ図示せず上に吸着させる。次に、4端子抵抗測定器130の4つの端子電流印加端子133,134及び電源測定端子137,138を第1のバンプ電極71~74に接触させた状態で、電流を流して、第1乃至第4の貫通電極61~64の抵抗値を測定する。このとき、電流印加端子133を第1のバンプ電極71に接触させ、電流印加端子134を第1のバンプ電極72に接触させ、電源測定端子137を第1のバンプ電極73に接触させ、電源測定端子138を第1のバンプ電極74に接触させる。図10は、図9に示す4端子法による抵抗測定時の等価回路を示す図である。図10において、図6及び図9に示す構造体と同一構成部分には、同一符号を付す。次に、図10を参照するに、抵抗値の測定時において、一対の電流印加端子133,134間では、電流印加端子133と第1の貫通電極61との接触による接触抵抗Rc、電流印加端子134と第2の貫通電極62との接触による接触抵抗Rc、第1の貫通電極61自体の抵抗Rt、及び第2の貫通電極62自体の抵抗Rtによる電圧降下が発生する。また、図10に点線で示す第3の貫通電極63自体の抵抗Rt、図10に点線で示す第4の貫通電極64自体の抵抗Rt、電源測定端子137と第3の貫通電極63との接触による接触抵抗Rc、電源測定端子138と第4の貫通電極64との接触による接触抵抗Rc、第1の貫通電極61と第3の貫通電極63とを電気的に接続する第2の導電経路147第1の絶縁リング146で囲まれた半導体基板101の抵抗R146、及び第2の貫通電極62と第4の貫通電極64とを電気的に接続する第3の導電経路152第2の絶縁リング151で囲まれた半導体基板101の抵抗R152には、電流が流れないため、これらの抵抗に関しては電圧降下が発生しない。言い換えれば、これらの抵抗値は、電圧測定部136の電圧測定値に影響を与えない。つまり、電圧測定部136には、第1の貫通電極61と第2の貫通電極62との抵抗に起因する電圧降下が電圧値として検出される。したがって、4端子抵抗測定器130の電流印加部131から半導体チップ145に供給した既知の電流量Iと検出される電圧値から第1乃至第4の貫通電極61~64の抵抗値を正確に測定することができる。なお、半導体チップ形成母基板155は、第1乃至第4の貫通電極61~64の抵抗値を測定後、ダイシング領域に沿って切断されることで、個片化され、複数の半導体チップ145となる。ところで、第1の実施の形態の場合、シード層113を第2及び第3の導電パターン126,127の母材として利用するため、貫通孔103A,103B,103C,103D,103E,103Fの内面のみでなく、絶縁層95の下面95aにもシード層113を形成する。しかしながら、シード層113が形成される貫通孔103A,103B,103C,103D,103E,103Fの内面と、絶縁層95の下面95aとでは、面状態面特性が異なる。そのため、めっき法を用いてシード層113を形成する際、面特性の異なる面に同じ膜質で、かつ同じ厚さとなるように、めっき条件を制御することは難しい。一方、第2の実施の形態では、シード層113ではなく、第1及び第2の絶縁リング146,151で囲まれた半導体基板101を第2及び第3の導電経路147,152として利用するため、シード層113を形成する際の上記問題の発生を解消することができる。また、第2の実施の形態の半導体チップ145は、第1の実施の形態の半導体チップ13-1と同様な効果を得ることができる。具体的には、第1乃至第4の貫通電極61~64のサイズ直径が縮小化された場合でも、4端子法により、第1乃至第4の貫通電極61~64の抵抗値を正確に測定することができる。なお、第2の実施の形態では、半導体チップ145の一例としてメモリ用半導体チップであるワイドIODRAMを例に挙げて説明したが、半導体チップ145の種類はこれに限定されるものではなく、第1乃至第4の貫通電極61~64を備えた半導体チップに適用可能である。また、図1に示す半導体チップ13-1,13-2に替えて、2つの半導体チップ145を積層させることで、積層型半導体装置を構成してもよい。第3の実施の形態図11は、本発明の第3の実施の形態に係る半導体チップの概略構成を示すブロック図である。図11において、図1に示す構造体と同一構成部分には、同一符号を付す。図11を参照するに、第3の実施の形態の半導体チップ160は、回路素子を含む内部回路162と、複数の電源用貫通電極66により構成された電源用貫通電極群163と、複数の同電位とされたグラウンド用貫通電極67により構成されたグラウンド用貫通電極群164と、複数の信号用貫通電極68により構成された信号用貫通電極群165~168と、を有する。内部回路162は、機能回路部171と、内部電源発生回路部172と、を有する。機能回路部171は、第1乃至第4のチャネル174~177を有する。第1のチャネル174は、信号用貫通電極群165を構成する複数の信号用貫通電極68と電気的に接続されている。第1のチャネル174は、信号用貫通電極68を介して、外部との信号のやり取りを行う。第1のチャネル174は、テータを記憶する記憶部であるメモリセルアレイ181と、アクセス制御回路182と、入出力回路183と、を有する。アクセス回路182は、メモリセルアレイ181のどこの位置にアクセスするかの制御を行う。入出力回路183は、メモリセルアレイ181にデータを書き込んだり、メモリセルアレイ181に書き込まれたデータを出力したりする。第2乃至第4のチャネル175~177は、第1のチャネル175~177と同様な構成とされている。第2のチャネル175は、信号用貫通電極群166を構成する複数の信号用貫通電極68と電気的に接続されている。第2のチャネル175は、信号用貫通電極68を介して、外部との信号のやり取りを行う。第3のチャネル176は、信号用貫通電極群167を構成する複数の信号用貫通電極68と電気的に接続されている。第3のチャネル176は、信号用貫通電極68を介して、外部との信号のやり取りを行う。第4のチャネル177は、信号用貫通電極群168を構成する複数の信号用貫通電極68と電気的に接続されている。第4のチャネル177は、信号用貫通電極68を介して、外部との信号のやり取りを行う。内部電源発生回路部172は、電源用貫通電極群163を構成する複数の電源用貫通電極66、グラウンド用貫通電極群164を構成する複数のグラウンド用貫通電極67、及び機能回路部171と電気的に接続されている。電源用貫通電極群163は、複数の電源用貫通電極66により構成されている。複数の電源用貫通電極66は、同電位とされている。グラウンド用貫通電極群164は、複数のグラウンド用貫通電極67により構成されている。複数のグラウンド用貫通電極67は、同電位とされている。図12は、図11に示す半導体チップの主要部の断面図である。図12において、図3及び図11に示す構造体と同一構成部分には同一符号を付す。次いで、図12を参照して、第3の実施の形態の半導体チップ160の具体的な構成について説明する。第3の実施の形態の半導体チップ160は、電源用貫通電極66及びグラウンド用貫通電極67を構成する基板貫通電極111を囲む絶縁リング92、及び記憶領域部52の替わりに、電源電極用絶縁リング186、グラウンド電極用絶縁リング188、及び内部回路162を設けると共に、さらに配線パターン191,192を設けた以外は第1の実施の形態の半導体チップ13-1と同様に構成される。また、図示してはいないが、第3の実施の形態の半導体チップ160は、図1に示す領域Bに形成された構造体第1乃至第4の貫通電極61~64を含むを有する。配線パターン191は、電源電極用絶縁リング186で囲まれた複数図12の場合、2つの電源用貫通電極66間に設けられている。配線パターン191は、複数の電源用貫通電極66に設けられた配線層117、及び内部回路162と接続されている。これにより、配線パターン191は、複数の電源用貫通電極66と内部回路162とを電気的に接続している。配線パターン192は、グラウンド電極用絶縁リング188で囲まれた複数図12の場合、2つのグラウンド用貫通電極67間に設けられている。配線パターン192は、複数のグラウンド用貫通電極67に設けられた配線層117、及び内部回路162と接続されている。これにより、配線パターン192は、複数のグラウンド用貫通電極67と内部回路162とを電気的に接続している。図13は、図13は、図12に示す半導体チップをD視した平面図である。図13において、図12に示す半導体チップ160と同一構成部分には、同一符号を付す。図12及び図13を参照するに、電源電極用絶縁リング186は、半導体基板101を貫通しており、筒形状とされた絶縁体である。電源電極用絶縁リング186は、同電位とされた複数図12の場合、2つの電源用貫通電極66の基板貫通電極111を囲むように配置されている。これにより、電源電極用絶縁リング186に囲まれた半導体基板101が、電源電極用絶縁リング186に囲まれた複数の基板貫通電極111間を電気的に接続する第4の導電経路187として機能する。なお、絶縁リング186に囲まれた複数の電源用貫通電極66は、同電位であるため、1つの電源電極用絶縁リング186で複数の電源用貫通電極66を囲っても問題とならない。このように、半導体基板101を貫通し、かつ同電位とされた複数の電源用貫通電極66の基板貫通電極111を囲む電源電極用絶縁リング186を設けることにより、複数の電源用貫通電極66の基板貫通電極111に対して1つの絶縁リング92図3参照を設けた場合と比較して、半導体基板101を占有する電源電極用絶縁リング186の占有率を小さくすることが可能となる。これにより、半導体基板101の表面101a方向における半導体チップ160のサイズの小型化を図ることができる。グラウンド電極用絶縁リング188は、半導体基板101を貫通しており、筒形状とされた絶縁体である。グラウンド電極用絶縁リング188は、同電位とされた複数図12の場合、2つのグラウンド用貫通電極67の基板貫通電極111を囲むように配置されている。これにより、グラウンド電極用絶縁リング188に囲まれた半導体基板101が、グラウンド電極用絶縁リング188に囲まれた複数のグラウンド用貫通電極67の基板貫通電極111間を電気的に接続する第5の導電経路189として機能する。なお、グラウンド電極用絶縁リング188に囲まれた複数のグラウンド用貫通電極67は、同電位であるため、1つのグラウンド電極用絶縁リング188で複数のグラウンド用貫通電極67の基板貫通電極111を囲っても問題とならない。このように、半導体基板101を貫通し、かつ同電位とされた複数のグラウンド用貫通電極67の基板貫通電極111を囲むグラウンド電極用絶縁リング188を設けることにより、複数のグラウンド用貫通電極67のそれぞれに対して1つの絶縁リング92図3参照を設けた場合と比較して、半導体基板101を占有するグラウンド電極用絶縁リング188の占有率を小さくすることが可能となる。これにより、半導体基板101の表面101a方向の半導体チップ160サイズの小型化を図ることができる。第3の実施の形態の半導体チップによれば、半導体チップ本体55を貫通し、かつ内部回路162と接続された複数の電源用貫通電極66と、半導体チップ本体55を貫通し、かつ内部回路162と接続された複数のグラウンド用貫通電極67と、半導体基板101に半導体基板101を貫通するように配置され、かつ複数の電源用貫通電極66を囲む電源電極用絶縁リング186と、半導体基板101に半導体基板101を貫通するように配置され、かつ複数のグラウンド用貫通電極67を囲むグラウンド電極用絶縁リング188と、を有することにより、複数の電源用貫通電極66及び複数のグラウンド用貫通電極67のそれぞれの基板貫通電極111対して1つの絶縁リング92図3参照を設けた場合と比較して、半導体基板101を占有する電源電極用絶縁リング186及びグラウンド電極用絶縁リング188の占有率を小さくすることが可能となる。これにより、半導体基板101の表面101a方向における半導体チップ160のサイズの小型化を図ることができる。なお、第3の実施の形態では、一例として、2つの電源用貫通電極66の基板貫通電極111を囲む電源電極用絶縁リング186と、2つのグラウンド用貫通電極67の基板貫通電極111を囲むグラウンド電極用絶縁リング188と、を設けた場合を例に挙げて説明したが、3つ以上の電源用貫通電極66の基板貫通電極111を囲む電源電極用絶縁リング186を設けてもよいし、3つ以上のグラウンド用貫通電極67の基板貫通電極111を囲むグラウンド電極用絶縁リング188を設けてもよい。また、第3の実施の形態では、半導体チップ160の一例としてメモリ用半導体チップであるワイドIODRAMを例に挙げて説明したが、半導体チップ160の種類はこれに限定されるものではなく、第1乃至第4の貫通電極61~64を備えた半導体チップに適用可能である。また、図1に示す半導体チップ13-1,13-2に替えて、2つの半導体チップ160を積層させることで、積層型半導体装置を構成してもよい。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。例えば、第3の実施の形態で説明した電源電極用絶縁リング186及びグラウンド電極用絶縁リング188を、第1及び第2の実施の形態で説明した半導体チップ13-1,13-2,145に適用してもよい。"