"第1の制御情報に基づいた処理を行う処理回路と、第1のモードにおいては前記第1の制御情報とは異なる第2の制御情報を生成して出力し、第2のモードにおいては前記第1の制御情報を生成して出力する第1のプロセッサと、前記第1のモードにおいては前記第2の制御情報を受けて、第3のモードにおいては前記第1のモードにおいて受けた前記第2の制御情報に基づいて前記第1の制御情報を生成して出力する第2のプロセッサと、前記第1のモードにおいては前記第1のプロセッサが出力する前記第2の制御情報を前記第2のプロセッサに与え、前記第2のモードにおいては前記第1のプロセッサが出力する前記第1の制御情報を前記処理回路に与え、前記第3のモードにおいては前記第2のプロセッサが出力する前記第1の制御情報を前記処理回路に与える切替回路と、前記第1および第3のモードにおいては前記第2のプロセッサにその動作電力を供給し、前記第2のモードにおいては前記第2のプロセッサにその動作電力を供給しない電源スイッチとを具備した処理装置。前記第1のプロセッサは、前記第1および第2の制御情報をシリアルデータとして出力し、前記第2のプロセッサは、前記第2の制御情報をパラレルデータにて入力するとともに、前記第1の制御情報をパラレルデータとして出力し、前記処理回路は、前記第1の制御情報をパラレルデータにて入力し、かつ、前記第1のプロセッサがシリアルデータとして出力した前記第1および第2の制御情報をパラレルデータに変換して前記桐会回路に与えるパラレル変換器をさらに備える請求項1に記載の処理装置。前記第2のプロセッサは、前記第1のモードにおいては第3の制御情報を出力し、前記処理回路は、前記第2のモードにおいては第4の制御情報を出力し、前記切替回路は、前記第1のモードにおいては前記第3の制御情報を前記第1のプロセッサに与え、前記第2のモードにおいては前記第4の制御情報を前記第1のプロセッサに与える請求項1に記載の処理装置。前記第1のプロセッサは、前記第1および第2の制御情報をシリアルデータとして出力し、前記第2のプロセッサは、前記第2の制御情報をパラレルデータにて入力するとともに、前記第1および第3の制御情報をパラレルデータとして出力し、前記処理回路は、前記第1の制御情報をパラレルデータにて入力するとともに、前記第4の制御情報をパラレルデータとして出力し、かつ、前記第1のプロセッサがシリアルデータとして出力した前記第1および第2の制御情報をパラレルデータに変換して前記切替回路に与えるパラレル変換器と、前記第2のプロセッサおよび前記処理回路がパラレルデータとして出力した前記第3および第4の制御情報をシリアルデータに変換して前記切替回路に与えるシリアル変換器とをさらに具備する請求項3に記載の処理装置。前記第2のプロセッサは、前記第1および第3のモードにおいてはそれぞれのモードを表したモード情報を出力し、前記切替回路は、前記モード情報が前記第2のプロセッサから出力されているときには前記モード情報が表すモードで動作し、前記モード情報が前記第2のプロセッサから出力されていないときには前記第2のモードで動作する請求項1乃至請求項4のいずれか一項に記載の処理装置。サブCPUは、制御対象となる処理が行われていない状態においても動作し続けているために、不必要な消費電力の増大を招いていた。このような事情から、消費電力の低減を図ることが望まれていた。実施形態の処理装置は、処理回路、第1のプロセッサ、第2のプロセッサ、切替回路および電源スイッチを含む。処理回路は、第1の制御情報に基づいた処理を行う。第1のプロセッサは、第1のモードにおいては前記第1の制御情報とは異なる第2の制御情報を生成して出力し、第2のモードにおいては前記第1の制御情報を生成して出力する。第2のプロセッサは、前記第1のモードにおいては前記第2の制御情報を受けて、第3のモードにおいては前記第1のモードにおいて受けた前記第2の制御情報に基づいて前記第1の制御情報を生成して出力する。切替回路は、前記第1のモードにおいては前記第1のプロセッサが出力する前記第2の制御情報を前記第2のプロセッサに与え、前記第2のモードにおいては前記第1のプロセッサが出力する前記第1の制御情報を前記処理回路に与え、前記第3のモードにおいては前記第2のプロセッサが出力する前記第1の制御情報を前記処理回路に与える。電源スイッチは、前記第1および第3のモードにおいては前記第2のプロセッサにその動作電力を供給し、前記第2のモードにおいては前記第2のプロセッサにその動作電力を供給しない。以下実施の形態を図面を用いて説明する。[第1の実施形態]図1は第1の実施形態に係る処理装置100の要部のブロック図である。処理装置100は、メインCPUcentralprocessingunit1、サブCPU2、電源スイッチ3およびASICapplicationspecificintegratedcircuit4を含む。メインCPU1は、処理装置100の全体の動作を制御する。サブCPU2は、ASIC4の動作を制御する。電源スイッチ3は、メインCPU1が出力する切替信号を入力する。電源スイッチ3は、サブCPU2を動作させるための電力のサブCPU2への供給を入力した切替信号に応じてオン/オフする。ASIC4は、その内部に、処理回路40、パラレル変換器41、シリアル変換器42、バッファ43,44、第1乃至第3のセレクタ45,46,47およびモードレジスタ48が図1に示すような関係で構成されている。処理回路40は、処理装置100で行うべき処理の少なくとも一部を実行する。処理装置100は、例えばMFPmultifunctionperipheralに組み込まれる。そしてこの場合には処理回路40が行う処理は、例えばMFPに備えられるメカ部品や周辺デバイスの制御である。なお、処理装置100はMFPへの組み込みには限定されず、処理回路40が行う処理は任意で良い。ただし、処理回路40は、省電力モードのときにはメインCPU1が制御し、そうでないときにはサブCPU2が制御する。パラレル変換器41は、メインCPU1からシリアルデータとして出力される制御情報を入力する。パラレル変換器41は、入力した制御情報をパラレル化した上で出力する。シリアル変換器42は、第1のセレクタ45がパラレルデータとして出力する制御情報を入力する。シリアル変換器42は、入力した制御情報をシリアル化した上でメインCPU1に向けて出力する。バッファ43は、第2のセレクタ46が出力する制御情報を入力する。バッファ43は、入力した制御情報をサブCPU2に向けて出力する。バッファ44は、サブCPU2が出力する制御情報を入力する。バッファ44は、入力した制御情報を第1のセレクタ45、第3のセレクタ47およびモードレジスタ48に向けて出力する。第1乃至第3のセレクタ45,46,47は、2つの入力ポートP0,P1をそれぞれ有する。入力ポートP0,P1は、それぞれパラレルデータを入力する。第1のセレクタ45は、バッファ44が出力する制御情報を入力ポートP0から入力し、処理回路40が出力する制御情報を入力ポートP1から入力する。第2のセレクタ46は、処理回路40が出力する制御情報を入力ポートP0から入力し、パラレル変換器41が出力する制御情報を入力ポートP1から入力する。第3のセレクタ47は、バッファ44が出力する制御情報を入力ポートP0から入力し、パラレル変換器41が出力する制御情報を入力ポートP1から入力する。第1乃至第3のセレクタ45,46,47はそれぞれ、モードレジスタ48が出力する切替信号に基づいて入力ポートP0,P1の一方を選択するか、あるいは入力ポートP0,P1のいずれも選択しない3つの状態のいずれかをとる。そして第1乃至第3のセレクタ45,46,47は、入力ポートP0,P1の一方を選択している場合に、その選択している入力ポートから入力した制御情報を出力する。モードレジスタ48は、バッファ44から出力される制御情報を入力する。モードレジスタ48は、入力した制御情報に応じた3つの切替信号を生成し、第1乃至第3のセレクタ45,46,47に向けてそれぞれ出力する。次に以上のような処理装置100の動作について説明する。なお以下においては、処理回路40の制御のための制御情報を第1の制御情報、メインCPU1からサブCPU2へと与える制御情報を第2の制御情報、サブCPU2からメインCPU1に与える制御情報を第3の制御情報、処理回路40が出力する制御情報を第4の制御情報とそれぞれ称することとする。従って、第1乃至第4の制御情報とは、特定のコマンドを表すのではなく、複数のコマンドなどの情報を包括的に表す。処理装置100は、通信モード、制御モードおよび省電力モードの3つのモードを有する。通信モードは、第2および第3の制御情報をメインCPU1とサブCPU2との間で授受する。制御モードは、サブCPU2が出力する第1の制御情報に基づいて処理回路40を制御する。省電力モードは、サブCPU2の動作を停止する。さて、処理回路40による処理を実行する必要があるときにメインCPU1は、電源スイッチ3をオンするような切替信号を出力する。従ってこのような状況にあっては、サブCPU2が動作する。そしてサブCPU2は、処理回路40の動作状態に応じて通信モードおよび制御モードのいずれかを選択する。例えばサブCPU2は、第1の制御情報を処理回路40に与える必要がある期間、ならびに第4の制御情報を処理回路40から受ける必要がある期間に制御モードを選択し、それ以外の期間には通信モードを設定する。そしてサブCPU2は、選択したモードに応じた制御情報を出力する。そうするとモードレジスタ48は、サブCPU2が出力した制御情報をバッファ44を介して入力する。そしてモードレジスタ48は、図2に示すような対応関係で、入力した制御情報に応じて第1乃至第3のセレクタ45,46,47を制御するように切替信号を生成して出力する。通信モード通信モードに応じた制御情報を入力した場合にモードレジスタ48は、第1のセレクタ45に入力ポートP0を選択させ、第2のセレクタ46に入力ポートP1を選択させ、そして第3のセレクタ47には入力ポートP0,P1のいずれも選択させない。図3は通信モードにおける処理装置100の動作状態を示す図である。通信モードにおいてメインCPU1は、サブCPU2へと与えるための第2の制御情報を必要に応じて生成し、出力する。第2のセレクタ46は、入力ポートP1から入力した制御情報、すなわちパラレル変換器41が出力した制御情報を選択して出力する。かくして、メインCPU1が第2の制御情報を出力したならば、この第2の制御情報は、パラレル変換器41でパラレル化された上で、第2のセレクタ46およびバッファ43を介してサブCPU2に入力される。また通信モードにおいては、サブCPU2は、メインCPU1へと与えるための第3の制御情報を必要に応じて生成し、出力する。第1のセレクタ45は、入力ポートP0から入力した制御情報、すなわちバッファ44が出力した制御情報を選択して出力する。かくして、サブCPU2が第3の制御情報を出力したならば、この第3の制御情報は、バッファ44および第1のセレクタ45を介してシリアル変換器42に入力される。そして第3の制御情報は、シリアル変換器42でシリアル化された上で、メインCPU1へと入力される。以上のように通信モードにおいては、メインCPU1とサブCPU2との間で、第2の制御情報および第3の制御情報が授受される。制御モード制御モードに応じた制御情報を入力した場合にモードレジスタ48は、第1のセレクタ45には入力ポートP0,P1のいずれも選択させず、第2のセレクタ46に入力ポートP0を選択させ、そして第3のセレクタ47には入力ポートP0を選択させる。図4は制御モードにおける処理装置100の動作状態を示す図である。制御モードにおいては、サブCPU2は、処理回路40へと与えるための第1の制御情報を必要に応じて生成し、出力する。第3のセレクタ47は、入力ポートP0から入力した制御情報、すなわちバッファ44が出力した制御情報を選択して出力する。かくして、サブCPU2が第1の制御情報を出力したならば、この第1の制御情報は、バッファ44および第3のセレクタ47を介して処理回路40に入力される。処理回路40は入力した第1の制御情報に応じた処理を実行する。そして処理回路40は処理の実行に伴って第4の制御情報を生成し、出力する。第2のセレクタ46は、入力ポートP0から入力した制御情報、すなわち処理回路40が出力した第4の制御情報を選択して出力する。かくして、処理回路40が出力した第4の制御情報は、第2のセレクタ46およびバッファ43を介してサブCPU2に入力される。以上のように制御モードにおいては、処理回路40での処理が、その実行状況を確認しながらサブCPU2によって制御される。省電力モード予め定められた条件が成立するとメインCPU1は、省電力モードを選択する。そしてこの場合にメインCPU1は、電源スイッチ3をオフするような切替信号を出力する。従って省電力モードにおいては、サブCPU2は動作しない。従って、サブCPU2は制御情報を出力せずに、バッファ44の出力はオール0またはオール1となる。そしてこのようなオール0またはオール1の情報を入力した場合にモードレジスタは、第1のセレクタ45には入力ポートP1を選択させ、第2のセレクタ46には入力ポートP0,P1のいずれも選択させず、そして第3のセレクタ47には入力ポートP1を選択させる。図5は省電力モードにおける処理装置100の動作状態を示す図である。省電力モードにおいては、処理回路40は通常行う処理の多くを実行しない。しかしながら処理回路40は、省電力モード用の処理を限定的に実行する必要がある。処理装置100がMFPに組み込まれる場合の省電力モード用の処理としては、例えば次のような処理が考えられる。省電力モードを解除するためのトリガ条件の監視。機体カバーの開閉の監視。定着器の温度を通常時よりも低い待機温度に保持するための定着器の制御。定着器の予熱によりトナーが劣化するのを防止するためのファンの制御。光学部品の劣化を防止するために残量オゾンを強制排出するためのファンの制御。メインCPU1は、省電力モード用の処理のための第1の制御情報を必要に応じて生成し、出力する。第3のセレクタ47は、入力ポートP1から入力した制御情報、すなわちパラレル変換器41が出力した制御情報を選択して出力する。かくして、メインCPU1が第1の制御情報を出力したならば、この第1の制御情報は、パラレル変換器41でパラレル化された上で、第3のセレクタ47を介して処理回路40に入力される。処理回路40は入力した第1の制御情報に応じた処理を実行する。そして処理回路40は処理の実行に伴って第4の制御情報を生成し、出力する。第1のセレクタ45は、入力ポートP1から入力した制御情報、すなわち処理回路40が出力した第4の制御情報を選択して出力する。かくして、処理回路40が出力した第4の制御情報は、第1のセレクタ45を介してシリアル変換器42に入力される。そして第4の制御情報は、シリアル変換器42でシリアル化された上で、メインCPU1へと入力される。以上のように省電力モードにおいては、処理回路40での処理が、その実行状況を確認しながらメインCPU1によって制御される。以上のように処理装置100によれば、通常の動作状態においては、サブCPU2がメインCPU1からの指示に応じて処理回路40を制御する。これにより、メインCPU1の負担を軽減しつつ多機能化を実現することができる。あるいは、サブCPU2およびASIC4を、処理装置100の本体に対して着脱可能なユニットとして構成することにより、機能拡張の柔軟性の高い処理装置100が実現できる。そして処理装置100によればさらに、省電力モードにおいては、サブCPU2への電力供給をオフした上で、処理回路40をメインCPU1により制御するので、省電力モードにおいてはサブCPU2による電力消費を無くし、さらなる消費電力の低減を図ることができる。ところで、サブCPU2およびASIC4を含んだユニットを構成する場合には、サブCPU2とASIC4との間での制御情報の伝送には本実施形態のようにパラレル通信を使用することが一般的である。一方で、メインCPU1とASIC4との間での制御情報の伝送には、伝送速度および電装の観点から本実施形態のようにシリアル通信を使用することが一般的である。しかしながら処理装置100においては、ASIC4にパラレル変換器41およびシリアル変換器42を備えることで、メインCPU1がサブCPU2および処理回路40と制御情報を授受可能であり、上記のような効率的な動作が実現できる。[第2の実施形態]図6は第2の実施形態に係る処理装置200のブロック図である。なお、図6において図1と同一部分には同一符号を付し、その詳細な説明は省略する。処理装置200は、サブCPU2、電源スイッチ3、ASIC4、メインCPU5およびASIC6を含む。すなわち処理装置200は、処理装置100におけるメインCPU1に代えてメインCPU5を備えるとともに、さらにASIC6を備える。そして処理装置200では、メインCPU5およびASIC6がメインユニット210を構成し、サブCPU2およびASIC4がサブユニット220を構成する。メインCPU5は、処理装置200の全体の動作を制御する。ASIC6は、その内部に、処理回路60、バッファ61、シリアル変換器62、パラレル変換器63、バッファ64、第1のセレクタ65、第2のセレクタ66およびモードレジスタ67が図6に示すような関係で構成されている。処理回路60は、処理装置200で行うべき処理の少なくとも一部を実行する。処理装置200は、例えばMFPに組み込まれる。そしてこの場合には処理回路60が行う処理は、例えばMFPにおける基本的な機能を実現するための処理であり、処理回路40が行う処理とは異なる。バッファ61は、メインCPU5が出力する制御情報を入力する。バッファ61は、入力した制御情報を第1のセレクタ65およびモードレジスタ67に向けて出力する。シリアル変換器62は、第1のセレクタ45の出力ポートP0がパラレルデータとして出力する制御情報を入力する。シリアル変換器62は、入力した制御情報をシリアル化した上でASIC4に向けて出力する。パラレル変換器63は、ASIC4からシリアルデータとして出力される制御情報を入力する。パラレル変換器63は、入力した制御情報をパラレル化した上で、第2のセレクタ66に向けて出力する。バッファ64は、第2のセレクタ46が出力する制御情報を入力する。バッファ64は、入力した制御情報をメインCPU5に向けて出力する。第1のセレクタ65は、2つの出力ポートP0,P1を有する。出力ポートP0,P1は、それぞれパラレルデータを出力する。第1のセレクタ65は、バッファ61が出力する制御情報を入力し、出力ポートP0,P1のいずれかから出力する。第1のセレクタ65は、モードレジスタ67が出力する切替信号に基づいて出力ポートP0,P1の一方を選択する。第2のセレクタ66は、2つの入力ポートP0,P1を有する。第2のセレクタ66は、パラレル変換器63が出力する制御情報を入力ポートP0から入力し、処理回路60が出力する制御情報を入力ポートP1から入力する。第2のセレクタ66は、モードレジスタ67が出力する切替信号に基づいて入力ポートP0,P1の一方を選択する。そして第2のセレクタ66は、入力ポートP0,P1の一方を選択している場合に、その選択している入力ポートから入力した制御情報をバッファ64に向けて出力する。モードレジスタ67は、バッファ61から出力される制御情報を入力する。モードレジスタ67は、入力した制御情報に応じて2状態のいずれかを表す切替信号を生成し、第1および第2のセレクタ65,66に向けてそれぞれ出力する。次に以上のような処理装置200の動作について説明する。なお以下においては、処理回路40の制御のための制御情報を第1の制御情報、メインCPU5からサブCPU2へと与える制御情報を第2の制御情報、サブCPU2からメインCPU5へと与える制御情報を第3の制御情報、処理回路40が出力する制御情報を第4の制御情報、処理回路60の制御のための制御情報を第5の制御情報、処理回路60が出力する制御情報を第6の制御情報とそれぞれ称することとする。従って、第1乃至第6の制御情報とは、特定のコマンドを表すのではなく、複数のコマンドなどの情報を包括的に表す。処理装置200は、通信モード、制御モードおよび省電力モードの3つのモードを有する。通信モードは、処理回路40の制御のための第1および第2の制御情報をメインCPU5とサブCPU2との間で授受する。制御モードは、サブCPU2が、通信モードにおいて受けた第1の制御情報に基づいて処理回路40を制御する。省電力モードは、処理回路40による処理を行わないが、処理回路60による処理は行う。いずれのモードにおいても、サブCPU2およびASIC4の動作は第1の実施形態と同様であるので、その詳細な説明は省略する。そして以下においては、メインCPU5およびASIC6の動作について説明する。メインCPU5は、メインCPU1と同様にして電源スイッチ3を制御する。そしてメインCPU5は、電源スイッチ3をオンしている状態において、処理回路60の動作状態に応じて通信モードおよび制御モードのいずれかを選択する。例えばメインCPU5は、第5の制御情報を処理回路60に与える必要がある期間、ならびに第6の制御情報を処理回路60から受ける必要がある期間に制御モードを選択し、それ以外の期間には通信モードを選択する。そしてメインCPU5は、選択したモードに応じた制御情報を出力する。そうするとモードレジスタ67は、メインCPU5が出力した制御情報をバッファ61を介して入力する。そしてモードレジスタ67は、通信モードにおいては第1および第2のセレクタ65,66にいずれもポートP0を選択させ、また制御モードにおいては第1および第2のセレクタ65,66にいずれもポートP1を選択させるように切替信号を生成して出力する。通信モード通信モードにおいてメインCPU5は、サブCPU2へと与えるための第2の制御情報を必要に応じて生成し、出力する。第1のセレクタ65は、第2の制御情報をバッファ61を介して入力し、出力ポートP0から出力する。かくして、メインCPU5が第2の制御情報を出力したならば、この第2の制御情報は、シリアル変換器62でシリアル化された上で、ASIC4へ向けて送出される。また通信モードにおいては、第2のセレクタ66は、入力ポートP0から入力した制御情報、すなわちパラレル変換器63が出力した制御情報を選択して出力する。かくして、サブCPU2が第3の制御情報を出力し、これがASIC4からシリアルデータとして送出されたならば、この第3の制御情報はパラレル変換器63によってパラレル化された上で、バッファ64を介してメインCPU5に入力される。以上のように通信モードにおいては、メインCPU5とサブCPU2との間で、第2の制御情報および第3の制御情報が授受される。制御モード制御モードにおいてメインCPU5は、処理回路60へと与えるための第5の制御情報を必要に応じて生成し、出力する。第1のセレクタ65は、第5の制御情報をバッファ61を介して入力し、出力ポートP1から出力する。かくして、メインCPU5が第5の制御情報を出力したならば、この第5の制御情報は、バッファ61および第1のセレクタ65を介して処理回路60に入力される。処理回路60は入力した第5の制御情報に応じた処理を実行する。そして処理回路60は処理の実行に伴って第6の制御情報を生成し、出力する。第2のセレクタ66は、入力ポートP1から入力した制御情報、すなわち処理回路60が出力した第6の制御情報を選択して出力する。かくして、処理回路60が出力した第6の制御情報は、第2のセレクタ66およびバッファ64を介してメインCPU5に入力される。以上のように制御モードにおいては、処理回路60での処理が、その実行状況を確認しながらメインCPU5によって制御される。省電力モード予め定められた条件が成立するとメインCPU5は、省電力モードを選択する。そしてメインCPU5は、電源スイッチ3をオフしている状態において、処理回路60の動作状態に応じて第1および第2の制御状態のいずれかを選択する。例えばメインCPU5は、第5の制御情報を処理回路60に与える必要がある期間、ならびに第6の制御情報を処理回路60から受ける必要がある期間に第1の制御状態を選択し、それ以外の期間には第2の制御状態を選択する。そしてメインCPU5は、選択した制御状態に応じた制御情報を出力する。そうするとモードレジスタ67は、メインCPU5が出力した制御情報をバッファ61を介して入力する。そしてモードレジスタ67は、第1の制御状態においては第1および第2のセレクタ65,66にいずれもポートP1を選択させ、また第2の制御状においては第1および第2のセレクタ65,66にいずれもポートP0を選択させるように切替信号を生成して出力する。つまり、第1および第2のセレクタ65,66は、第1の制御状態と制御モードとで同一の状態をなし、第2の制御状態と通信モードとで同一の状態をなす。そこで、第1の制御状態に応じた制御情報と通信モードに応じた制御情報とを同一としたり、第2の制御状態に応じた制御情報と制御モードに応じた制御情報とを同一としても良い。第1の制御状態においてメインCPU5は、処理回路60へと与えるための第5の制御情報を必要に応じて生成し、出力する。第1のセレクタ65は、第5の制御情報をバッファ61を介して入力し、出力ポートP1から出力する。かくして、メインCPU5が第5の制御情報を出力したならば、この第5の制御情報は、バッファ61および第1のセレクタ65を介して処理回路60に入力される。処理回路60は入力した第5の制御情報に応じた処理を実行する。そして処理回路60は処理の実行に伴って第6の制御情報を生成し、出力する。第2のセレクタ66は、入力ポートP1から入力した制御情報、すなわち処理回路60が出力した第6の制御情報を選択して出力する。かくして、処理回路60が出力した第6の制御情報は、第2のセレクタ66およびバッファ64を介してメインCPU5に入力される。以上のように第1の制御状態においては、処理回路60での処理が、その実行状況を確認しながらメインCPU5によって制御される。第2の制御状態においてメインCPU5は、ASIC4内の処理回路40へと与えるための第1の制御情報を必要に応じて生成し、出力する。第1のセレクタ65は、第1の制御情報をバッファ61を介して入力し、出力ポートP0から出力する。かくして、メインCPU5が第1の制御情報を出力したならば、この第1の制御情報は、シリアル変換器62でシリアル化された上で、ASIC4へ向けて送出される。そして第1の制御情報は、第1の実施形態で説明したように、処理回路40へ入力される。また第2の制御状態においては、第2のセレクタ66は、入力ポートP0から入力した制御情報、すなわちパラレル変換器63が出力した制御情報を選択して出力する。かくして、第1の実施形態で説明したようにして処理回路40から出力された第4の制御情報がパラレルデータとしてASIC4から送出されたならば、この第4の制御情報はパラレル変換器63によってパラレル化された上で、バッファ64を介してメインCPU5に入力される。以上のように第2の制御状態においては、処理回路40での処理が、その実行状況を確認しながらメインCPU5によって制御される。以上のように処理装置200によれば、通常の動作状態においては、メインCPU5が処理回路60を制御し、サブCPU2がメインCPU5からの指示に応じて処理回路40を制御する。これにより、メインCPU5の負担を軽減しつつ多機能化を実現することができる。あるいは、サブCPU2およびASIC4を、処理装置200の本体に対して着脱可能なユニットとして構成することにより、機能拡張の柔軟性の高い処理装置200が実現できる。そして処理装置200によればさらに、省電力モードにおいては、サブCPU2への電力供給をオフした上で、処理回路40および処理回路60をメインCPU5により制御するので、省電力モードにおいてはサブCPU2による電力消費を無くし、さらなる消費電力の低減を図ることができる。なお、省電力モードにおいては、処理回路40は省電力モード用の処理を限定的に実行するので、処理回路60を制御する合間を利用してメインCPU5によって処理回路40を制御することができる。さらに処理装置200においては、メインユニット210内およびサブユニット220内では、それぞれパラレル通信を使用しながら、メインユニット210とサブユニット220との間では、伝送速度および電装の観点から有利なシリアル通信を使用でき、上記のような効率的な動作が実現できる。この実施形態は、次のような種々の変形実施が可能である。第2の実施形態は、図7に示すように複数のサブユニット220を備えるように変形実施が可能である。なお、このような変形実施は、第1の実施形態においても同様に可能である。第1乃至第3のセレクタ45,46,47により選択回路を構成しているが、選択回路は同様な選択動作が行えればどのような具体的構成により実現されても良い。パラレル変換器41,63およびシリアル変換器42,62は備えずに、メインCPU1,5とASIC4との間での情報伝送にパラレル通信を用いたり、サブCPU2とASIC4との間、メインCPU5とASIC6との間、ASIC4内およびASIC6内での情報伝送にシリアル通信を用いても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"