"PWM信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記PWM信号を出力するPWM信号出力回路であって、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号に基づいて、前記速度信号が一方の論理レベル及び他方の論理レベルとなる夫々の期間を検出する検出部と、前記検出部で検出された夫々の期間を第1~第3の期間に分割する分割部と、前記第1の期間において、前記モータのモータコイルに流れる電流を増加させるべく、前記PWM信号のデューティ比が前記入力信号のデューティ比に向かって段階的に変化するよう前記PWM信号のデューティ比を制御して出力する第1出力部と、前記第2の期間において、前記モータコイルに流れる電流を一定とすべく、前記PWM信号のデューティ比が前記入力信号のデューティ比となるよう前記PWM信号のデューティ比を制御して出力する第2出力部と、前記第3の期間において、前記モータコイルに流れる電流を減少させるべく、前記PWM信号のデューティ比が前記入力信号のデューティ比から段階的に変化するよう前記PWM信号のデューティ比を制御して出力する第3出力部と、を備えることを特徴とするPWM信号出力回路。請求項1に記載のPWM信号出力回路であって、前記PWM信号に同期してカウント値を変化させるカウンタを更に備え、前記第1出力部は、前記入力信号のデューティ比に応じた値と、前記第1の期間における前記カウンタのカウント値の第1の変化量と、前記カウンタのカウント値とに基づいて、前記PWM信号のデューティ比を制御して出力し、前記第3出力部は、前記入力信号のデューティ比に応じた値と、前記第3の期間における前記カウンタのカウント値の第2の変化量と、前記カウンタのカウント値とに基づいて、前記PWM信号のデューティ比を制御して出力すること、を特徴とするPWM信号出力回路。請求項2に記載のPWM信号出力回路であって、前記第1出力部は、前記入力信号のデューティ比に応じた値と前記カウンタのカウント値との積を前記第1の変化量で除算する第1演算部と、前記第1演算部の演算結果に応じたデューティ比の前記PWM信号を生成する第1生成部と、を含み、前記第3出力部は、前記入力信号のデューティ比に応じた値と前記カウンタのカウント値に応じた値との積を前記第2の変化量で除算する第2演算部と、前記第2演算部の演算結果に応じたデューティ比の前記PWM信号を生成する第2生成部と、を含むことを特徴とするPWM信号出力回路。請求項3に記載のPWM信号出力回路であって、前記入力信号のデューティ比を算出するデューティ算出部を更に備え、前記第1演算部は、検出された前記デューティ比を示す値と前記カウンタのカウント値との積を前記第1の変化量で除算し、前記第2演算部は、検出された前記デューティ比を示す値と前記カウンタのカウント値に応じた値との積を前記第2の変化量で除算すること、を特徴とするPWM信号出力回路。請求項3または請求項4に記載のPWM信号出力回路であって、前記分割部は、前記第3の期間を第4の期間と第5の期間とに更に分割し、前記第3出力部は、前記第4の期間における前記PWM信号のデューティ比の変化が前記第5の期間における前記PWM信号のデューティ比の変化よりも緩やかになるよう、前記第2演算部の演算結果に対し所定の演算処理を施して出力する第3演算部を更に含み、前記第2生成部は、前記第3演算部の演算結果に応じたデューティ比の前記PWM信号を生成すること、を特徴とするPWM信号出力回路。請求項2~5の何れか一項に記載のPWM信号出力回路であって、前記検出部は、前記カウンタのカウント値に基づいて、前記夫々の期間を検出すること、を特徴とするPWM信号出力回路。請求項3に記載のPWM信号出力回路であって、前記入力信号の論理レベルのうち一方の論理レベルの期間を検出する期間検出部と、前記第1演算部は、前記期間検出部で検出された前記一方の論理レベルの期間を示す値と前記カウンタのカウント値との積を、前記第1の変化量で除算し、前記第1生成部は、前記第1演算部の演算結果に応じたデューティ比の前記PWM信号を、前記入力信号に同期して生成すること、前記第2演算部は、前記期間検出部で検出された前記一方の論理レベルの期間を示す値と前記カウンタのカウント値との積を、前記第2の変化量で除算し、前記第2生成部は、前記第2演算部の演算結果に応じたデューティ比の前記PWM信号を、前記入力信号に同期して生成すること、を特徴とするPWM信号出力回路。請求項1~請求項7の何れか一項に記載のPWM信号出力回路であって、前記第1の期間が開始された後に、前記第1の期間より短い期間だけ前記駆動回路の動作が停止させ、前記第3の期間が終了する前に、前記第3の期間より短い期間だけ前記駆動回路の動作を停止させる停止部を更に含むこと、を特徴とするPWM信号出力回路。請求項1~請求項8の何れか一項に記載のPWM信号出力回路であって、前記入力信号のデューティ比が所定値より大きいか否かを判定する判定部と、前記入力信号のデューティ比が前記所定値より大きいことが判定された場合には、前記駆動回路を同期整流方式で動作させ、前記入力信号のデューティ比が前記所定値より小さいことが判定された場合には、前記駆動回路をダイオード整流方式で動作させる制御部と、を更に備えることを特徴とするPWM信号出力回路。特許文献1に開示されたBTL方式のモータ駆動回路では、一般には精度の良いオペアンプ等を用いる必要があるため回路規模が大きくなる。一方、特許文献2に開示されたソフトスイッチングを行うモータ駆動回路では、モータコイルの駆動電流を徐々に変化させるためのソフトスイッチの期間は一定である。したがって、このような回路では、モータの回転速度が低くなると、モータが駆動される期間のうちソフトスイッチの期間の割合は小さくなる。このため、駆動電流を緩やかに変化させることが難しくなる。本発明は上記課題を鑑みてなされたものであり、回路規模を抑制しつつモータコイルの電流を緩やかに変化させることができるPWM信号出力回路を提供することを目的とする。上記目的を達成するため、本発明の一つの側面に係る、PWM信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記PWM信号を出力するPWM信号出力回路は、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号に基づいて、前記速度信号が一方の論理レベル及び他方の論理レベルとなる夫々の期間を検出する検出部と、前記検出部で検出された夫々の期間を第1~第3の期間に分割する分割部と、前記第1の期間において、前記モータのモータコイルに流れる電流を増加させるべく、前記PWM信号のデューティ比が前記入力信号のデューティ比に向かって段階的に変化するよう前記PWM信号のデューティ比を制御して出力する第1出力部と、前記第2の期間において、前記モータコイルに流れる電流を一定とすべく、前記PWM信号のデューティ比が前記入力信号のデューティ比となるよう前記PWM信号のデューティ比を制御して出力する第2出力部と、前記第3の期間において、前記モータコイルに流れる電流を減少させるべく、前記PWM信号のデューティ比が前記入力信号のデューティ比から段階的に変化するよう前記PWM信号のデューティ比を制御して出力する第3出力部と、を備える。回路規模を抑制しつつモータコイルの電流を緩やかに変化させることができるPWM信号出力回路を提供することができる。本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。図1は、本発明の一実施形態であるモータ駆動IC10の構成を示す図である。モータ駆動IC10は、モータ11の回転速度が、マイコン不図示から出力されるPWMPulseWidthModulation信号INのデューティ比に応じた回転速度となるよう、モータ11を駆動する回路である。モータ駆動IC10は、コンパレータ20、デューティ検出回路21、PWM信号生成回路22、セレクタSEL23、駆動信号出力回路24、Hブリッジ回路25、及び端子A,B,PIN,CIN,OUT1,OUT2を含んで構成される。モータ11は、例えば、冷却用のファンを回転させるための単相のファンモータである。ホール素子12は、モータ11におけるロータ不図示の回転位置に応じたホール信号VH1,VH2を端子A,Bに出力する。コンパレータ20は、ホール信号VH1,VH2のレベルを比較し、モータ11の回転速度に応じて周期が変化するFGFrequencyGenerator信号を生成する。FG信号速度信号は、ホール信号VH1のレベルがホール信号VH2のレベルより高くなるとローレベル以下、Lレベルとなり、ホール信号VH1のレベルがホール信号VH2のレベルより低くなるとハイレベル以下、Hレベルとなる。したがって、FG信号の論理レベルは半周期毎に変化する。デューティ検出回路21は、端子PINを介してマイコン不図示から入力されるPWM信号INのHレベルのデューティ比以下、単にデューティ比と称するが100であるか否かを検出する。具体的には、デューティ検出回路21は、PWM信号INの立ち上がりエッジを所定期間検出しないと、PWM信号INのデューティ比が100であることを検出する。PWM信号生成回路22は、例えば、デューティ比が99である所定周期のPWM信号を生成する。セレクタ23は、PWM信号INのデューティ比が100であることが検出されると、B入力に入力される信号を出力し、PWM信号INのデューティ比が100でないことが検出されると、A入力に入力されるPWM信号INを出力する。したがって、セレクタ23からは、常にデューティ比が99以下のPWM信号S1が出力されることになる。なお、セレクタ23等の回路は、デューティ比が100のPWM信号により駆動信号出力回路24が誤動作することを防ぐための回路である。駆動信号出力回路24は、端子CINを介して入力される所定周期のクロック信号CLK1、FG信号、及びPWM信号S1に基づいて、Hブリッジ回路25を制御するための駆動信号Vdr1~Vdr4を出力する。Hブリッジ回路25駆動回路は、PMOSトランジスタ40,41、NMOSトランジスタ42,43を含んで構成される。PMOSトランジスタ40及びNMOSトランジスタ42の接続点は、端子OUT1に接続され、PMOSトランジスタ41及びNMOSトランジスタ43の接続点は、端子OUT2に接続される。そして、Hブリッジ回路25の各トランジスタがオン、オフされると、モータ11のモータコイルLに流れる駆動電流Idrは、端子OUT1から端子OUT2、または端子OUT2から端子OUT1へと流れる。==駆動信号出力回路24a第1の実施形態について==図2は、駆動信号生成回路24の第1の実施形態の構成を示す図である。駆動信号生成回路24aPWM信号出力回路は、駆動電流Idrを段階的に変化させるための駆動信号Vdr1~Vdr4を生成する回路である。駆動信号生成回路24aは、分周回路50、FGカウンタ51、モード信号出力回路52、PWM信号生成回路53、Hiz期間生成回路54、及びHブリッジ制御回路55を含んで構成される。分周回路50は、クロック信号CLK1を例えば128分周したクロック信号CLK2を生成する。FGカウンタ51検出部は、FG信号がHレベル及びLレベルとなる夫々の期間TA、つまり、FG信号の半周期であり駆動電流Idrの方向が変化しない期間を検出する。モード信号出力回路52分割部は、FGカウンタ51で検出された期間TAを3つの期間T1~T3に分割し、夫々の期間を示すモード信号MODE1~MODE3を出力する。なお、期間T1第1の期間は、駆動電流Idrを段階的に増加させる期間であり、期間T2第2の期間は、駆動電流Idrを一定とする期間であり、期間T3第3の期間は、駆動電流Idrを段階的に減少させる期間である。PWM信号生成回路53第1~第3出力部は、入力されるPWM信号S1入力信号のデューティ比に応じたデューティ比を有し、所定周期のPWM信号S2を生成する。具体的には、PWM信号生成回路53は、デューティ比が、期間T1において段階的に増加し、期間T2においてPWM信号S1のデューティ比となり、期間T3において段階的に減少するようなPWM信号S2を生成する。Hiz期間生成回路54停止部は、Hブリッジ回路25に含まれるトランジスタを全てオフする期間、すなわち、端子OUT1,OUT2のインピーダンスをハイインピーダンスとする期間を算出する。そして、算出した期間に、Hブリッジ回路25のスイッチング動作を停止させるための停止信号を出力する。Hブリッジ制御回路55制御部は、PWM信号S2、FG信号、停止信号等に基づいて駆動信号Vdr1~Vdr4を生成し、Hブリッジ回路25を制御する。<<FGカウンタ51の詳細>>FGカウンタ51は、例えば、図3に示すように、エッジ検出回路100、遅延回路101、アップカウンタ102、及びレジスタ103を含んで構成される。エッジ検出回路100は、FG信号の立ち上がりエッジ、及び立下りエッジを検出し、エッジパルスVe1を出力する。遅延回路101は、所定時間だけエッジパルスVe1を遅延させ、エッジパルスVe2として出力する。なお、遅延回路71における遅延時間は、クロック信号CLK2の周期より十分短くなるよう設計されている。アップカウンタ102は、クロック信号CLK2に基づいてアップカウントし、エッジパルスVe1が入力されると、カウント値をレジスタ103に格納する。また、アップカウンタ102のカウント値は、エッジパルスVe2が入力されるとリセットされる。このため、例えば、図4に示すように、エッジパルスVe1が出力される毎に、FG信号のHレベルの期間を示すカウント値、または、FG信号のLレベルの期間を示すカウント値がレジスタ103に格納される。なお、ここでは、アップカウンタ102のカウント値をカウント値fg_cntとし、レジスタ103に格納されるカウント値をカウント値fg_regとする。また、カウント値fg_regは、アップカウンタ102がカウント値を格納する度に更新される。<<モード信号出力回路52の詳細>>モード信号出力回路52は、例えば、図5に示すように、期間TAを3つの期間T1~T3に分割し、夫々の期間を示すモード信号MODE1~MODE3を出力する。モード信号出力回路52は、図6に示すように、開始値算出回路110、レジスタ111、及びモード信号生成回路112を含んで構成される。開始値算出回路110は、期間TAを示すカウント値fg_regから、期間T2、期間T3の夫々が開始される際のカウント値を算出する。具体的には、例えば、期間T1、期間T2、期間T3の比率が1:1:2となるように期間TAを分割する場合、期間T2の開始を示すカウント値CNT1は、1/4×fg_regとなり、期間T3の開始を示すカウント値CNT2は、1/2×fg_regとなる。したがって、開始値算出回路110は、例えば、カウント値fg_regを1ビット右シフトしてカウント値CNT2を算出し、カウント値fg_regを2ビット右シフトしてカウント値CNT1を算出する。また、開始値算出回路110は、モード信号MODE1が出力されている際、つまり期間T1の間には、期間T2の開始を示すカウント値CNT1をレジスタ111に格納する。さらに、開始値算出回路110は、モード信号MODE2が出力されている際には、カウント値CNT2をレジスタ111に格納し、モード信号MODE3が出力されている際には、カウント値fg_regをレジスタ111に格納する。なお、レジスタ111のカウント値mode_regは、カウント値が格納される度に更新される。モード信号生成回路112は、FG信号のカウント値fg_cntと、カウント値mode_regとを比較し、比較結果に応じたモード信号を出力する。また、モード信号生成回路112は、エッジ信号Ve1が入力されると、つまり、カウント値fg_cntがゼロとなると、モード信号MODE1を生成する。そして、カウント値fg_cntがインクリメントされて、カウント値CNT1となると、モード信号生成回路112は、モード信号MODE2を生成する。さらに、カウント値fg_cntがインクリメントされて、カウント値CNT2となると、モード信号生成回路112は、モード信号MODE3を生成する。図7は、モード信号出力回路52の動作を説明するための図である。なお、ここでは、カウント値fg_regを例えば16として説明する。このため、期間T2が開始する際のカウント値CNT1は、41/4×fg_regとなり、期間T3が開始する際のカウント値CNT2は、81/2×fg_regとなる。まず、エッジパルスVe1が出力されると、モード信号MODE1が生成され、カウント値mode_regとして4が設定される。したがって、カウント値fg_cntが4となるまでは、期間T1を示すモード信号MODE1が出力される。つぎに、カウント値fg_cntが4となると、モード信号はMODE2に変化するとともに、カウント値mode_regは8に変更される。したがって、カウント値fg_cntが8となるまでは、期間T2を示すモード信号MODE2が生成される。そして、カウント値fg_cntが8となると、期間T3を示すモード信号MODE3が生成される。このように、モード信号出力回路52は、期間TAを3つの期間T1~T3に分割し、夫々の期間に応じたモード信号MODE1~MODE3を出力する。<<PWM信号生成回路53の詳細>>PWM信号生成回路53は、期間検出回路60、判定回路61、パルス数計算回路62、演算回路63、及び信号生成回路64を含んで構成される。期間検出回路60期間検出部は、入力されるPWM信号S1の周期と、PWM信号S1の1周期におけるHレベルの期間とを検出する。なお、期間検出回路60は、例えば、FGカウンタ51と同様に、クロック信号CLK1に同期してカウント値を変化させるカウンタ不図示を用いて、PWM信号S1の周期等を検出する。また、期間検出回路60は、検出したPWM信号S1の周期をカウント値wcntとして出力し、検出したPWM信号S1の1周期におけるHレベルの期間をカウント値hcntとして出力する。判定回路61判定部は、カウント値hcnt,wcntから、PWM信号S1のデューティ比を計算し、計算されたデューティ比が所定の値例えば、30より大きいか否かを判定する。パルス数計算回路62は、期間T1,T3の夫々において、PWM信号生成回路53が出力できるPWM信号S2のパルス数を計算する。本実施形態のPWM信号S2は、期間TAをカウントする際のクロック信号CLK2に同期して生成される。このため、パルス数計算回路62は、期間T1に出力できるPWM信号S2のパルス数cslp_reg0を、期間TAの全体のパルス数を示すカウント値fg_regに、期間T1の比率を乗算して算出する。また、パルス数計算回路62は、期間T3に出力できるPWM信号S2のパルス数cslp_reg2を、カウント値fg_regに期間T3の比率を乗算して算出する。なお、このパルス数cslp_reg0は、FGカウンタ51における期間T1におけるカウント値fg_cntの変化量第1の変化量と等しくなり、パルス数cslp_reg3は、期間T3におけるカウント値fg_cntの変化量第2の変化量と等しくなる。演算回路63第1及び第2演算部、デューティ算出部は、期間T1~T3の夫々におけるPWM信号S2のデューティ比D1~D3を、クロック信号CLK2に同期して計算する。具体的には、演算回路63は、期間T1におけるデューティ比D1を、カウント値fg_cntが変化する毎に下記の式1に基づいて計算する。D1=duty/cslp_reg0×fg_cnt1なお、ここで、duty=hcnt/wcntである。式1から明らかなように、期間T1が開始し、カウント値fg_cntがインクリメントされるとデューティD1は増加する。また、式1において、cslp_reg0は、期間T1が終了するまでのカウント値fg_cntの変化量である。したがって、期間T1が終了すると、デューティ比D1は、D1=dutyとなる。また、演算回路63は、期間T2におけるデューティ比D2を、式2に基づいて算出する。D2=duty2さらに、演算回路63は、期間T3におけるデューティ比D3を、カウント値fg_cntが変化する毎に式3に基づいて算出する。D3=duty-duty/cslp_reg2×fg_cnt-CNT23なお、カウント値CNT2は、期間T3が開始される際のカウント値fg_cntの値であり、例えば1/2×fg_regである。このため、カウント値fg_cntがインクリメントされると、デューティ比D3は低下する。さらに、式3において、cslp_reg2は、期間T3が終了するまでのカウント値fg_cntの変化量である。したがって、期間T3が終了すると、デューティ比D3は、D3=0となる。また、演算回路63は、式1、3の計算を実行する際には、計算精度を向上させるために、デューティ比を示す値hcnt/wcntと、カウント値fg_cntとの積を除算処理の前に行っている。信号生成回路64第1及び第2生成部は、期間T1~T3の夫々で計算されたデューティ比D1~D3のPWM信号S2を、クロック信号CLK2に同期して生成する。ここで、図8を参照しつつ、信号生成回路64で生成されるPWM信号S2の波形の一例について説明する。なお、ここでは、図7の場合と同様に、カウント値fg_regを例えば16とし、期間T2が開始する際のカウント値CNT1を41/4×fg_regとし、期間T3が開始する際のカウント値CNT2を81/2×fg_regとする。このため、cslp_reg0は4となり、cslp_reg2は8となる。さらに、duty=hcnt/wcnt=40であることとする。まず、期間T1におけるデューティ比D1は、前述の式1の各変数に値を代入することにより、式4に示すようになる。D1=40/4×fg_cnt4したがって、まず、カウント値fg_cntが0~4となるまで、デューティ比D1は段階的に増加する。また、カウント値fg_cntがインクリメントして4となると、期間T2が開始される。期間T2におけるデューティ比D2は、式2から明らかなように一定40である。そして、カウント値fg_cntがインクリメントして8となると、期間T3が開始される。期間T3におけるデューティ比D3は、式3の各変数に値を代入することにより、式5に示すようになる。D3=40-40/8×fg_cnt-85したがって、カウント値fg_cntが9~16となるまで、デューティ比D3は段階的に減少する。このように、PWM信号S2のデューティ比は徐々に増加して一定となり、その後、徐々に減少する。<<Hiz期間生成回路54の詳細>>Hiz期間生成回路54は、図9に示すように、演算回路120、及び停止信号生成回路121を含んで構成される。演算回路120は、期間TAの例えば1/16の期間を、Hブリッジ回路25に含まれるトランジスタを全てオフする期間Tzとして算出する。具体的には、演算回路120はカウント値fg_regを取得し、カウント値fg_regを4ビット右シフトすることにより期間Tzを算出する。停止信号生成回路121は、例えば、FG信号の論理レベルが変化する前後の夫々において、期間Tzだけ停止信号を生成する。具体的には、停止信号生成回路121は、アップカウンタ102のカウント値fg_cntが、0~fg_reg×1/16となるまでの間と、fg_reg-fg_reg×1/16~fg_regとなるまでの間、停止信号を出力する。したがって、停止信号は、期間T1が開始されたから期間Tzの間と、期間T3が終了する前の期間Tzの間だけ出力されることになる。<<Hブリッジ制御回路55の詳細>>Hブリッジ制御回路55は、PWM信号S2、FG信号、判定回路61の判定結果、及び停止信号に基づいて駆動信号Vdr1~Vdr4を生成し、Hブリッジ回路25を制御する。具体的には、Hブリッジ制御回路55は、停止信号が入力されると、Hブリッジ回路25に含まれるトランジスタを全てオフするような駆動信号Vdr1~Vdr4を出力する。また、PWM信号S1のデューティ比が所定の値例えば、30より小さいことが判定されている場合、Hブリッジ制御回路55は、Hブリッジ回路25をダイオード整流方式で動作させる。一方、PWM信号S1のデューティ比が所定の値より大きいことが判定されている場合、Hブリッジ制御回路55は、Hブリッジ回路25を同期整流方式で動作させる。まず、Hブリッジ制御回路55が、Hブリッジ回路25をダイオード整流方式で動作させる際の詳細について説明する。Hブリッジ制御回路55は、FG信号がHレベルの場合、駆動電流Idrを端子OUT1から端子OUT2へと流すべく、図10に示すような駆動信号Vdr1~Vdr4を出力する。具体的には、Hブリッジ制御回路55は、NMOSトランジスタ43をオンし、PMOSトランジスタ41、及びNMOSトランジスタ42をオフするとともに、PMOSトランジスタ40をPWM信号S2に基づいてスイッチングする。このような場合、PMOSトランジスタ40がオフされている期間には、駆動電流Idrは、図11の実線で示すように、NMOSトランジスタ42のボディダイオードD1を介して流れることになる。一方、Hブリッジ制御回路55は、FG信号がLレベルの場合、駆動電流Idrを端子OUT2から端子OUT1へと流すための駆動信号Vdr1~Vdr4を出力する。具体的には、Hブリッジ制御回路55は、NMOSトランジスタ42をオンし、PMOSトランジスタ40、及びNMOSトランジスタ43をオフするとともに、PMOSトランジスタ41をPWM信号S2に基づいてスイッチングする。この結果、PMOSトランジスタ41がオフされている場合には、駆動電流Idrは、図11の点線で示すように、NMOSトランジスタ43のボディダイオードD2を介して流れることになる。つぎに、Hブリッジ制御回路55が、Hブリッジ回路25を同期整流方式で動作させる際の詳細について説明する。Hブリッジ制御回路55は、FG信号がHレベルの場合、図12に示すように、NMOSトランジスタ43をオンし、PMOSトランジスタ41をオフするとともに、PMOSトランジスタ40及びNMOSトランジスタ42をPWM信号S2に基づいて相補的にスイッチングする。また、Hブリッジ制御回路55は、FG信号がLレベルの場合、NMOSトランジスタ42をオンし、PMOSトランジスタ40をオフするとともに、PMOSトランジスタ41及びNMOSトランジスタ43をPWM信号S2に基づいて相補的にスイッチングする。このため、この場合には、Hブリッジ回路25を同期整流方式で動作させている場合には、ボディダイオードD1,D2を介して流れる駆動電流Idrを少なくすることができる。なお、図11においては特に図示していないが、PMOSトランジスタ40,41も、NMOSトランジスタ42,43と同様のボディダイオードを有している。図13は、Hブリッジ制御回路55に、図8で示したデューティ比が0~40まで変化するPWM信号S2が入力された場合の駆動電流Idrの変化を示す図である。例えば、時刻t0から時刻t1においては、停止信号が出力されているため、PWM信号S2のデューティ比に関わらず、駆動電流Idrはゼロとなる。そして、時刻t1となり、Hブリッジ回路25の出力をハイインピーダンスとする期間が終了すると、駆動電流Idrは、PWM信号S2のデューティ比に応じて変化する。具体的には、PWM信号S2のデューティ比が段階的に高くなると、駆動電流Idrは徐々に増加し、PWM信号S2のデューティ比が一定となると、駆動信号Idrの変化も抑制される。そして、PWM信号S2のデューティ比が段階的に低くなると、駆動電流Idrは徐々に減少する。なお、ここでは、端子OUT1から端子OUT2へと流れる電流を正の電流としている。そして、再び停止信号が出力される時刻t2となると、駆動電流Idrはゼロとなる。また、時刻t3~時刻t4においては、FG信号がLレベルとなるため、時刻t1~時刻t2の間に流れる電流と同様の駆動電流Idrが負の方向に流れる。このように、本実施形態では、PWM信号S2のデューティ比に応じて緩やかに変化する駆動電流Idrが流れ続けることになる。==駆動信号出力回路24b第2の実施形態について==図14は、駆動信号生成回路24の第2の実施形態の構成を示す図である。なお、図2と図14とで同一の符号の付されたブロックは同じである。図14の駆動信号生成回路24bPWM信号出力回路では、PWM信号生成回路53の代わりに、PWM信号生成回路200が用いられている。PWM信号生成回路200は、入力されるPWM信号S1入力信号と同期したPWM信号S3を生成する回路であり、期間検出回路60、判定回路61、パルス数カウンタ300、演算回路310、及び信号生成回路320を含んで構成される。なお、期間検出回路60及び判定回路61は、図2に示したブロックと同様であるため説明は省略する。パルス数カウンタ300は、期間T1,T3の夫々に入力されるPWM信号S1のパルス数をカウントする。そして、パルス数カウンタ300は、期間T1にカウントされるPWM信号S1のパルス数を、aslp_reg0とし、期間T3にカウントされるPWM信号S1のパルス数を、aslp_reg2として演算回路310に出力する。なお、aslp_reg0は、期間T1におけるパルス数カウンタ300のカウント値slp_cntの変化量第1の変化量であり、aslp_reg2は、期間T3におけるパルス数カウンタ300のカウント値slp_cntの変化量第2の変化量である。また、パルス数カウンタ300は、例えば、エッジパルスVe1が入力されるとリセットされ、MODE信号3が入力されるとカウント値slp_cntとして1が設定される。演算回路310第1及び第2演算部は、期間T1~T3の夫々におけるPWM信号S3の1周期におけるHレベルの期間H1~H3を、PWM信号S1に同期して計算する。具体的には、演算回路310は、期間T1におけるHレベルの期間H1を、カウント値slp_cntが変化する毎に下記の式6に基づいて計算する。H1=hcnt/aslp_reg0×slp_cnt6式6から明らかなように、期間T1が開始し、カウント値slp_cntがインクリメントされるとHレベルの期間H1は増加する。また、式6において、aslp_reg0は、期間T1が終了するまでのカウント値slp_cntの変化量である。したがって、期間T1が終了すると、Hレベルの期間H1は、H1=hcntとなる。また、演算回路310は、期間T2におけるHレベルの期間H2を、式7に基づいて算出する。H2=hcnt7さらに、演算回路310は、期間T3におけるHレベルの期間H3を、カウント値slp_cntが変化する毎に式8に基づいて算出する。H3=hcnt-hcnt/aslp_reg2×slp_cnt8このため、カウント値slp_cntがインクリメントされると、Hレベルの期間H3は低下する。さらに、式8において、aslp_reg2は、期間T3が終了するまでのカウント値slp_cntの変化量である。したがって、期間T3が終了すると、Hレベルの期間H3は、H3=0となる。また、演算回路310は、式6、8の計算を実行する際には、計算精度を向上させるために、Hレベルの期間を示す値hcntと、カウント値slp_cntとの積を除算処理の前に行っている。信号生成回路320第1及び第2生成部は、期間T1~T3の夫々で計算されたHレベルの期間H1~H3のPWM信号S3を、PWM信号S1に同期して生成する。ここで、図15を参照しつつ、信号生成回路320で生成されるPWM信号S3の波形の一例について説明する。なお、ここでは、期間T1におけるPWM信号S1のパルス数aslp_reg0を4とし、期間T3におけるPWM信号S1のパルス数aslp_reg2を8とする。また、PWM信号S1のHレベルの期間を示すカウント値hcntは、80であり、1周期の期間を示すカウント値wcntは、160であることとする。つまり、PWM信号S1のデューティ比は50である。まず、期間T1におけるHレベルの期間H1は、前述の式6の各変数に値を代入することにより、式9に示すようになる。H1=80/4×slp_cnt9したがって、まず、カウント値slp_cntが0~4となるまで、Hレベルの期間H1は段階的に増加する。また、期間T2におけるHレベルの期間H2は、式7から明らかなように一定80である。そして、期間T3が開始されると、期間T3におけるHレベルの期間H3は、式8の各変数に値を代入することにより、式10に示すようになる。H3=80-80/8×slp_cnt10このため、カウント値slp_cntが1~8となるまで、Hレベルの期間H3は段階的に減少する。また、PWM信号S3及びPWM信号S1の周期は等しいため、Hレベルの期間H1~H3が変化すると、PWM信号S3のデューティ比も、同様に変化する。この結果、PWM信号S3のデューティ比は徐々に増加して一定50となり、その後、徐々に減少する。==他の実施形態==<<期間T3を2分割する場合>>本実施形態では、期間TAを3つに分割して処理していたが、例えば期間T3を図16に示すように、更に2つの期間T3a第4の期間と期間T3b第5の期間に分割例えば、2等分し、モード信号出力回路52に夫々の期間を示すモード信号MODE3a,3bを出力させても良い。なお、前述したカウント値CNT1,CNT2と同様に、例えば、期間T3bの開始を示すカウント値を求め、レジスタ111に適宜格納することにより、モード信号出力回路52にモード信号MODE3a,3bを出力させることは可能である。そして、演算回路63は、期間T3において式3を実行していたが、モード信号MODE3a,3bに基づいて異なる演算を実行させても良い。D3=duty-duty/cslp_reg2×fg_cnt-CNT23具体的には、モード信号MODE3aが出力されている際に、演算回路63第3演算部に式11に基づく演算を実行させ、モード信号MODE3bが出力されている際に、演算回路63に式12に基づく演算を実行させても良い。D3a=duty-sldt×0.511D3b=duty-sldt×1.512なお、sldtは、duty/cslp_reg2×fg_cnt-CNT2である。このような演算が実行されると、PWM信号S2のデューティ比は、図17の実線の様に変化することになる。したがって、期間T3におけるPWM信号S2のデューティ比の変化をより滑らかにすることが可能となる。<<相切り替え時のデューティ比を高くする場合>>図14における駆動信号生成回路24bでは、PWM信号S3のデューティ比が0から増加して0へと減少するように演算回路310が式6~8を実行していたが、これに限られない。例えば、PWM信号S3のデューティ比を、PWM信号S1のデューティ比の25のデューティ比から増加させ、同じ値まで低下させても良い。このような場合、演算回路310では、期間T1においては、式6に代わりに、式13が実行される。H1=hcnt/aslp_reg0×slp_cnt×0.75hcnt×0.2513このような式13に基づいた演算が実行されると、図18の実線に示すように、期間T1が開始される際のHレベルの期間H1は、カウント値slp_cntが0であるため、hcnt×0.25となる。このため、PWM信号S1のデューティ比の25のデューティ比のPWM信号S3が出力される。そして、期間T1が終了する際には、カウント値slp_cntは、aslp_reg0と等しくなるため、PWM信号S1のデューティ比と等しいデューティ比のPWM信号S3が出力される。なお、演算回路310は、slp_cntを、1ビット右シフトした結果と、2ビット右シフトした結果が加算し、slp_cnt×0.75が計算する。また、演算回路310は、hcnt×0.25を、hcntを2ビット右シフトして求める。また、期間T3において、演算回路310では、式8に代わりに、式14が実行される。H3=hcnt-hcnt/aslp_reg2×slp_cnt×0.7513この結果、図18の実線に示すように、期間T3が経過した際のHレベルの期間H3は、カウント値slp_cntがaslp_reg2であるため、hcnt×0.25となる。したがって、期間T3が経過すると、PWM信号S3のデューティ比は、PWM信号S1のデューティ比の25の値となる。このように、演算回路310に式13、式14を実行させることにより、PWM信号S3のデューティ比を、PWM信号S1のデューティ比の25のデューティ比から増加させ、同じ値まで低下させることができる。また、このような場合、期間T1、及び期間T3におけるデューティ比の傾きは緩やかになるため、モータ11の騒音を抑制することができる。以上、本実施形態のモータ駆動IC10について説明した。本実施形態では、FG信号がHレベル若しくはLレベルとなる期間TAに対する期間T1,T3ソフトスイッチングの期間の比率は一定である。このため、モータ駆動IC10は、モータ11の回転速度に関わらず、モータコイルLの駆動電流Idrを緩やかに変化させることができる。また、本実施形態は、精度の良いオペアンプ等を用いる必要が無いため、回路規模を抑制することが可能となる。また、PWM信号生成回路53は、出力されるPWM信号S2に同期して変化するカウント値fg_cntに基づいて、PWM信号S2のデューティ比を変化させている。このため、PWM信号生成回路53は、ソフトスイッチングをさせる期間において、PWM信号S2を出力する度に、PWM信号S2のデューティ比を確実に変化させることができる。また、例えば、演算回路63は、式1、3の計算を実行する際に、乗算処理を実行した後に除算処理を行っているため、計算精度の悪化を防ぐことができる。また、PWM信号生成回路53は、入力されるPWM信号S1とは周期の異なるPWM信号S2を生成することが可能である。また、例えば、図16、図17に示すように、期間T3を更に分割することにより、PWM信号S2のデューティ比の変化を滑らかにすることが可能となる。この結果、駆動電流Idrもより緩やかになる。また、駆動信号出力回路24aでは、FGカウンタ51のカウント値fg_cntに基づいて、PWM信号S2のデューティ比が制御されている。つまり、駆動信号出力回路24aでは、PWM信号S2のデューティ比を制御するための専用のカウンタを設ける必要は無い。また、PWM信号生成回路200は、ソフトスイッチングさせるためのPWM信号S3を、入力されるPWM信号S1に同期して生成することができる。また、FG信号の論理レベルが変化する前後の期間Tzでは、Hブリッジ回路25の出力がハイインピーダンス状態となる。このため、駆動電流Idrの方向が変化する際には、駆動電流Idrを確実にゼロとすることができる。また、入力されるPWM信号S1のデューティ比が高い状態から急激に低くなると、同期整流方式で駆動されるHブリッジ回路25の電源側に過電流が流れることがある。本実施形態では、PWM信号S1のデューティ比が所定より低い場合、Hブリッジ回路25は、ダイオード整流方式で駆動される。このため、電源側への過電流の発生を抑制できる。なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。"