"1つあるいは複数の回路ユニットと、前記回路ユニット毎に対応する補正データを適用して前記回路ユニットを制御する制御ユニットとを具備し、前記回路ユニット毎に設けられ、前記制御ユニットが制御対象とする前記回路ユニットを選択するチップセレクト信号線と、前記回路ユニットに共通して設けられ、前記回路ユニットから前記制御ユニットにデータを伝送するデータ信号線とを有する補正データ処理装置において、前記補正データは、前記回路ユニットの性能ばらつきを補正する第1の補正データと、前記第1の補正データに代えて、補正量をあらかじめ所定値に設定した第2の補正データとからなり、前記回路ユニットは、前記第1の補正データを保持し、前記回路ユニットの選択時に前記データ信号線を介して前記第1の補正データを前記制御ユニットに送信する不揮発性記憶素子を備えるか、あるいは、前記第1の補正データが不要である場合に、前記不揮発性記憶素子に代えて、当該回路ユニットの選択時における前記データ信号線の論理値を前記チップセレクト信号線の論理値と同一の論理値とする論理値伝達手段を備え、前記制御ユニットは、前記データ信号線の論理値に基づいて、前記不揮発性記憶素子の有無を判定すると共に、前記不揮発性記憶素子があると判定し、且つ、前記第1の補正データが正常である場合に、前記第1の補正データを適用して前記回路ユニットを制御し、前記不揮発性記憶素子がないと判定した場合に、前記第2の補正データを適用して前記回路ユニットを制御することを特徴とする補正データ処理装置。前記制御ユニットは、前記不揮発性記憶素子がないと判定した場合に、前記第2の補正データの補正量を零とすることを特徴とする請求項1に記載の補正データ処理装置。前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第1の補正データが異常である場合に、前記第2の補正データを適用して前記回路ユニットを制御することを特徴とする請求項1に記載の補正データ処理装置。前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第1の補正データが異常である場合に、前記第2の補正データの補正量を零とすることを特徴とする請求項3に記載の補正データ処理装置。前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第1の補正データが異常である場合に、当該回路ユニットの制御を停止することを特徴とする請求項1に記載の補正データ処理装置。前記制御ユニットは、前記データ信号線の論理値と前記チップセレクト信号線の論理値とがあらかじめ設定された所定時間において異なる論理値である場合に、前記不揮発性記憶素子があると判定し、前記データ信号線の論理値と前記チップセレクト信号線の論理値とが前記所定時間において同一の論理値である場合に、前記不揮発性記憶素子がないと判定することを特徴とする請求項1~5のいずれか一項に記載の補正データ処理装置。上記従来技術では、設計改善により補正データが不要となった場合に、補正データを格納する不揮発性記憶素子を削除するためには、あらかじめ回路ユニットの設定情報を保存する機能を制御ユニットにもたせ、設定スイッチや表示機能を活用した条件設定メニューを設けると共に、不揮発性記憶素子の有無に応じてこれらの設定情報を制御ユニットに設定して管理しておく必要がある、という問題があった。本発明は、上記に鑑みてなされたものであって、補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除可能な補正データ処理装置を提供することを目的とする。上述した課題を解決し、目的を達成するため、本発明にかかる補正データ処理装置は、1つあるいは複数の回路ユニットと、前記回路ユニット毎に対応する補正データを適用して前記回路ユニットを制御する制御ユニットとを具備し、前記回路ユニット毎に設けられ、前記制御ユニットが制御対象とする前記回路ユニットを選択するチップセレクト信号線と、前記回路ユニットに共通して設けられ、前記回路ユニットから前記制御ユニットにデータを伝送するデータ信号線とを有する補正データ処理装置において、前記補正データは、前記回路ユニットの性能ばらつきを補正する第1の補正データと、前記第1の補正データがないか、あるいは異常である場合に当該回路ユニットの制御に適用する第2の補正データとからなり、前記回路ユニットは、前記第1の補正データを保持し、前記回路ユニットの選択時に前記データ信号線を介して前記第1の補正データを前記制御ユニットに送信する不揮発性記憶素子を備えるか、あるいは、前記第1の補正データが不要である場合に、前記不揮発性記憶素子に代えて、当該回路ユニットの選択時における前記データ信号線の論理値を前記チップセレクト信号線の論理値と同一の論理値とする論理値伝達手段を備え、前記制御ユニットは、前記データ信号線の論理値に基づいて、前記不揮発性記憶素子の有無を判定すると共に、前記不揮発性記憶素子があると判定し、且つ、前記第1の補正データが正常である場合に、前記第1の補正データを適用して前記回路ユニットを制御し、前記不揮発性記憶素子がないと判定した場合に、補正量をあらかじめ所定値に設定した前記第2の補正データを適用して前記回路ユニットを制御することを特徴とする。本発明によれば、補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除することができるという効果を奏する。以下に添付図面を参照し、本発明の実施の形態にかかる補正データ処理装置について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。実施の形態1.図1は、実施の形態1にかかる補正データ処理装置における不揮発記憶素子の搭載例を示す図である。また、図2は、実施の形態1にかかる補正データ処理装置における不揮発性記憶素子の削除例を示す図である。図1および図2に示すように、実施の形態1にかかる補正データ処理装置は、回路ユニット1,2と、各回路ユニット1,2毎の補正データを適用して各回路ユニット1,2を制御する制御ユニット3とを備えている。なお、図1および2に示す例では、回路ユニットを2つ備える例を示しているが、回路ユニットの数はこれに依らず、1つであってもよいし、3つ以上の複数種の回路ユニットを備えるものであってもよい。図1に示す例では、回路ユニット1は、制御ユニット3が制御する被制御要素40の性能ばらつきを補正する第1の補正データを格納する不揮発性記憶素子10を備え、回路ユニット2は、同様に制御ユニット3が制御する被制御要素50の性能ばらつきを補正する第1の補正データを格納する不揮発性記憶素子20を備えている。各不揮発性記憶素子10,20は、それぞれ、チップセレクト入力端子CS、シリアルクロック入力端子SK、データ入力端子DI、およびデータ出力端子DOを具備している。なお、上述した不揮発性記憶素子10,20としては、例えば、EEPROMやフラッシュROMにより構成することができる。制御ユニット3は、各回路ユニット1,2を制御する際に必要な各補正データを処理するCPU30を具備している。CPU30は、制御対象となる回路ユニットを指定するチップセレクト出力端子CS0,CS1、シリアルクロック出力端子SK、データ出力端子DO、データ入力端子DI、およびアナログデジタル変換入力端子A/Dを具備している。CPU30のCS0端子と不揮発性記憶素子10のCS端子とがチップセレクト信号線4で接続され、CPU30のCS1端子と不揮発性記憶素子20のCS端子とがチップセレクト信号線5で接続され、CPU30のSK端子と各不揮発性記憶素子10,20のSK端子とがシリアルクロック信号線6で接続され、CPU30のDO端子と各不揮発性記憶素子10,20のDI端子とがデータ信号線7で接続され、CPU30のDI端子とA/D端子と各不揮発性記憶素子10,20のDO端子とがデータ信号線8で接続されている。一方、図2に示す例では、回路ユニット2の設計変更等により第1の補正データが不要となった例を示し、図1に示す不揮発性記憶素子20に代えて、チップセレクト信号線5のアクティブ時におけるデータ信号線8の論理値をチップセレクト信号線5の論理値と同一の論理値とするダイオード論理値伝達手段21を具備している。また、図2に示す例では、回路ユニット1については、図1に示す例と同様に、第1の補正データが格納された不揮発性記憶素子10を備え、不揮発性記憶素子10に代わるダイオード11を備えていない例を示している。つぎに、実施の形態1にかかる補正データ処理装置の動作について、図1~図4を参照して説明する。図3は、図1に示す例における各信号のタイミングチャートの一例を示す図である。また、図4は、図2に示す例における各信号のタイミングチャートの一例を示す図である。なお、図3および図4に示す例では、回路ユニット2を制御対象とした例を示している。また、図3および図4に示す例では、CPU30および各不揮発性記憶素子10,20の各出力端子がアクティブハイである例を示している。図3aは、図1に示すチップセレクト信号線5のタイミングチャートを示し、図3bは、図1に示すデータ信号線8のタイミングチャートを示し、図3cは、図1に示すシリアルクロック信号線6のタイミングチャートを示している。図4aは、図2に示すチップセレクト信号線5のタイミングチャートを示し、図4bは、図2に示すデータ信号線8のタイミングチャートを示し、図4cは、図2に示すシリアルクロック信号線6のタイミングチャートを示している。なお、図4c中に示す点線は、不揮発性記憶素子20がある場合に出力されるクロック信号を示している。回路ユニット2に不揮発性記憶素子20が具備されている場合図1参照には、図3に示すように、CPU10は、回路ユニット2を制御対象として時刻T0にチップセレクト信号線5の論理値を1アクティブ、つまり、ハイ状態とし、所定のt時間後の時刻T1にシリアルクロック信号線6にクロック信号を出力する時刻T1。不揮発性記憶素子20は、CK端子に入力されたクロック信号をトリガーとして、第1の補正データの送信を開始する。上述した一連の動作において、チップセレクト信号線5の論理値が1アクティブ、つまり、ハイ状態となってから時刻T0、シリアルクロック信号線6にクロック信号が出力されるまで時刻T1の期間tでは、データ信号線8の論理値は0非アクティブ、つまり、ロー状態に保たれる。一方、回路ユニット2に不揮発性記憶素子20が具備されていない場合図2参照には、図4に示すように、時刻T0においてチップセレクト信号線5の論理値が1アクティブ、つまり、ハイ状態となると共に、ダイオード21を介してデータ信号線8の論理値も1、つまり、ハイ状態となる。つまり、チップセレクト信号線5の論理値が1アクティブ、つまり、ハイ状態となった時点時刻T0以降、チップセレクト信号線5の論理値が0、つまり、ロー状態となるまで時刻T2、データ信号線8の論理値は1に保たれる。上述した期間t時刻T0~時刻T1におけるデータ信号線8の論理値を判定することにより、不揮発性記憶素子20の有無を判別することができる。より詳しくは、期間tの範囲内の所定時間におけるデータ信号線8の論理値がチップセレクト信号線5の論理値1とは異なる論理値0である場合には、不揮発性記憶素子20があるものと判定することができ、期間tの範囲内の所定時間におけるデータ信号線8の論理値がチップセレクト信号線5の論理値1と同一の論理値1である場合には、不揮発性記憶素子20がないものと判定することができる。本実施の形態では、データ信号線8の論理値を判定する論理値判定手段として、CPU30のA/D端子を用いている。このA/D端子に入力されたデータ信号線8のアナログ電圧値をデジタルに変換し、あらかじめ設定した閾値以上となった場合に、データ信号線8の論理値を1と判定する。なお、この論理値判定手段としては、電圧コンパレータを用いることも可能である。また、本実施の形態では、CPU30および各不揮発性記憶素子10,20の各出力端子がアクティブハイである例について説明したが、CPU30および各不揮発性記憶素子10,20の各出力端子がアクティブローである場合についても、図2に示すダイオ-ドの向きを逆向きとし、各不揮発性記憶素子10,20の有無の判定論理値を反転させることにより、同様の処理を行うことが可能である。つぎに、実施の形態1にかかる補正データ処理装置の処理フローについて、図5を参照して説明する。図5は、実施の形態1にかかる補正データ処理装置の処理フローの一例を示す図である。なお、図5に示す例では、図3および図4に示す例と同様に、回路ユニット2を制御対象とした例を示している。CPU30は、制御対象となる回路ユニットここでは、回路ユニット2に対するチップセレクト信号線5の論理値を1アクティブとし、不揮発性記憶素子20がある場合にクロック信号を出力するまでの期間内の所定時間におけるデータ信号線8の論理値が0であるか否かを判定するステップST101。所定時間におけるデータ信号線8の論理値が1である場合ステップST101;No、CPU30は、不揮発性記憶素子20がないものと判定し、回路ユニット2の制御に用いる補正データとして、補正量をあらかじめ所定値に設定した基本補正データ第2の補正データを適用するように設定しステップST102、ステップST101の処理に戻る。なお、回路ユニット2の設計変更により性能ばらつきが改善し、第1の補正データが不要となったために不揮発性記憶素子20を削除したことが明らかである場合には、この基本補正データの補正量を0とすればよい。所定時間におけるデータ信号線8の論理値が0である場合ステップST101;Yes、CPU30は、不揮発性記憶素子20があるものと判定し、クロック信号を出力して、不揮発性記憶素子20に格納された第1の補正データを読み出すステップST103。続いて、CPU30は、読み出した第1の補正データが正常であるか否かを判定するステップST104。読み出した第1の補正データが正常であるか否かの判定は、例えば、パリティチェックやチェックサム等の手法により行う。なお、この第1の補正データの判定手法により本発明が限定されるものではない。読み出した第1の補正データが正常である場合ステップST104;Yes、CPU30は、回路ユニット2の制御に用いる補正データとして、第1の補正データを適用するように設定しステップST105、ステップST101の処理に戻る。第1の補正データが正常でない場合ステップST104;No、CPU30は、回路ユニット2の制御に用いる補正データとして、上述した基本補正データ第2の補正データを適用するように設定しステップST102、ステップST101の処理に戻る。なお、不揮発性記憶素子20があることが明らかである場合には、この基本補正データ第2の補正データの補正量をより安全性を重視した補正量とすればよい。このようにすれば、より安全性を重視した基本補正データ第2の補正データにより回路ユニット2の制御を開始して、その後の処理において正常な第1の補正データが得られた場合には、第1の補正データを適用して回路ユニット2の制御を継続することができる。以上説明したように、実施の形態1の補正データ処理装置によれば、回路ユニットから当該回路ユニットの第1の補正データを格納する不揮発性記憶素子を削除した場合に、チップセレクト信号線のアクティブ時におけるデータ信号線の論理値をチップセレクト信号線の論理値と同一の論理値とするダイオード論理値伝達手段を備え、チップセレクト信号線がアクティブとなり制御ユニットの制御対象となる回路ユニットが選択されてから制御ユニットが該当する回路ユニットに対してクロック信号を出力するまでの所定時間において、回路ユニットから制御ユニットへのデータ信号線の論理値がチップセレクト信号線の論理値と同一の論理値である場合には、該当する回路ユニットの不揮発性記憶素子がないものと判定し、当該回路ユニットの制御に用いる補正データとして、補正量をあらかじめ所定値に設定した基本補正データ第2の補正データを適用するようにしたので、不揮発性記憶素子の有無に対応して制御ユニット側で各回路ユニットの設定情報を管理することなく、不揮発性記憶素子を削除することができる。また、設計改善により回路ユニットの性能ばらつきの改善が可能であり、第1の補正データが不要となることが明らかである場合には、基本補正データ第2の補正データの補正量を0としておくことにより、実際に第1の補正データが不要となった場合に、上述したダイオードの追加と不揮発性記憶素子の削除とを実施するのみで対応することができ、容易にコストの低減を図ることが可能となる。さらに、不揮発性記憶素子があることが明らかである場合には、基本補正データ第2の補正データの補正量をより安全性を重視した補正量にしておくことにより、不揮発性記憶素子から読み出した第1の補正データが異常である場合には、より安全性を重視した基本補正データ第2の補正データを用いて制御を開始し、その後の処理において正常な第1の補正データが得られた場合には、第1の補正データを適用して回路ユニットの制御を継続することができる。実施の形態2.実施の形態2にかかる補正データ処理装置の構成は、実施の形態1にかかる補正データ処理装置と同一であるので、ここでは説明を省略する。図6は、実施の形態2にかかる補正データ処理装置の処理フローの一例を示す図である。なお、図6に示す例では、実施の形態1において説明した例と同様に、回路ユニット2を制御対象とした例を示している。また、実施の形態1と同一または同等の処理には同一符号を付して、その詳細な説明を省略する。図6に示すように、ステップST101~ステップST105の各処理は、実施の形態1において説明した各処理と同一であり、ステップST103において読み出した第1の補正データが正常でない場合ステップST104;Noに、ステップST102に移行せず、回路ユニット2の制御を停止してステップST106、処理を終了する点が異なる。このようにすれば、例えば設計開発段階における設計検証時等において、回路ユニット2の制御に不揮発性記憶素子20に格納された第1の補正データを適用しないと動作に不具合が生じることが明らかな場合に、確実に回路ユニット2の制御を停止することができる。以上説明したように、実施の形態2の補正データ処理装置によれば、不揮発性記憶素子から読み出した第1の補正データが正常でない場合、回路ユニットの制御を停止して処理を終了するようにしたので、回路ユニットの制御に不揮発性記憶素子に格納された第1の補正データを適用しないと動作に不具合が生じることが明らかな場合に、確実に回路ユニットの制御を停止することができる。なお、上述した実施の形態では、回路ユニットから当該回路ユニットの第1の補正データを格納する不揮発性記憶素子を削除した場合に、チップセレクト信号線のアクティブ時におけるデータ信号線の論理値をチップセレクト信号線の論理値と同一の論理値とするダイオード論理値変換手段を回路ユニットに備える例について説明したが、これに限らず、制御ユニットにダイオードを備える構成であっても同様の効果を得られることは言うまでもない。また、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。"