多層配線と、前記多層配線の間に設けられ、第1電極、第2電極およびこれらの電極に挟まれた抵抗変化素子膜を含む2つの抵抗変化素子と、を有し、前記2つの抵抗変化素子のそれぞれの前記第1電極および前記第2電極のうち、いずれか一方の電極種が一体化して構成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記2つの抵抗変化素子は、バイポーラ型の抵抗変化素子であり、直列に接続されていることを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記2つの抵抗変化素子は、信号経路中に設けられ、前記2つの抵抗変化素子の同一極性電極同士が接続され、該2つの抵抗変化素子の未接続の2つの電極のうち、一方の電極が入力端子であり、他方の電極が出力端子である電気素子であることを特徴とする半導体装置。請求項3記載の半導体装置において、前記電気素子をスイッチ素子とするクロスバースイッチを有することを特徴とする半導体装置。請求項1から4のいずれか1項記載の半導体装置において、前記2つの抵抗変化素子がバイポーラ型の抵抗変化素子であり、前記第1電極が金属イオンの供給源となる材料を含み、前記第2電極が前記第1電極よりもイオン化しにくい材料で構成され、前記抵抗変化素子膜は前記金属イオンが伝導可能なイオン伝導層であることを特徴とする半導体装置。請求項5記載の半導体装置において、前記2つの抵抗変化素子の前記第1電極が前記多層配線のいずれか1層の配線層により一体化して形成された構成であり、前記2つの抵抗変化素子の前記第1電極と前記抵抗変化素子膜との間に、2つの開口部を有する絶縁性バリア膜が設けられ、前記2つの抵抗変化素子の前記第1電極が前記2つの開口部を介して前記抵抗変化素子膜と接していることを特徴とする半導体装置。請求項5記載の半導体装置において、前記2つの抵抗変化素子の前記第2電極が一体化された構成であり、前記2つの抵抗変化素子の前記第1電極が前記多層配線のいずれか1層の配線層により形成され、前記2つの抵抗変化素子の前記第1電極と前記抵抗変化素子膜との間に、2つの開口部を有する絶縁性バリア膜が設けられ、前記2つの抵抗変化素子の前記第1電極のそれぞれが前記2つの開口部のそれぞれを介して前記抵抗変化素子膜と接していることを特徴とする半導体装置。請求項5記載の半導体装置において、前記2つの抵抗変化素子の前記第2電極が一体化された構成であり、前記2つの抵抗変化素子の前記第1電極が前記多層配線のいずれか1層の配線層により形成され、前記2つの抵抗変化素子の前記第1電極と前記抵抗変化素子膜との間に、1つの開口部を有する絶縁性バリア膜が設けられ、前記開口部を介して、前記抵抗変化素子膜が前記2つの抵抗変化素子の前記第1電極のそれぞれと接していることを特徴とする半導体装置。多層配線を有する半導体装置の製造方法であって、前記多層配線に含まれる配線層のうち、1つの配線層に設けられた2つの第1配線の上に、絶縁性バリア膜を形成する工程と、前記2つの第1配線から垂直方向に離れるにしたがって広くなるテーパ面を壁面に備え、該2つの第1配線の上面の少なくとも一部を露出する第1の開口部を前記絶縁性バリア膜に形成する開口部工程と、少なくとも前記第1の開口部の底面および壁面を含む面に前記抵抗変化素子膜を形成する抵抗変化素子膜形成工程と、前記抵抗変化素子膜の上に第2電極を形成する第2電極形成工程と、前記多層配線のうち、前記2つの第1配線が形成された配線層とは異なる配線層により、前記第2電極に接続するための第2配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記開口部形成工程において、該第1の開口部が、前記2つの第1配線のそれぞれの上面の一部を露出し、前記2つの第1配線が設けられた層間絶縁膜の内部にまで達する構造であることを特徴とする半導体装置の製造方法。第1の実施形態本実施形態の半導体装置に用いられる抵抗変化素子の構成を説明する。図3は本実施形態の半導体装置に用いられる抵抗変化素子の一構成例を示す図である。図3に示す抵抗変化素子100はバイポーラ型抵抗変化素子である。抵抗変化素子100は、不活性電極101と、活性電極102と、これらの電極に挟まれた抵抗変化素子膜とを有する構成である。抵抗変化素子膜は、例えば、非特許文献1に開示されたイオン伝導体である。次に、図3に示した抵抗変化素子100を用いた半導体装置の構成を説明する。図4は本実施形態の半導体装置の一構成例を示す図である。図4に示す半導体装置は、少なくとも2つのバイポーラ型の抵抗変化素子103a、103bを含む電気素子131を有する。抵抗変化素子103a、103bのそれぞれは図3に示した抵抗変化素子100に相当する。電気素子131は、抵抗変化素子103a、103bのそれぞれの活性電極同士が接続されており、同一極性電極同士が接続されている。電気素子131において、抵抗変化素子103aの不活性電極が入力側となり、抵抗変化素子103bの不活性電極が出力側となる。抵抗変化素子103aの不活性電極が半導体装置の入力端子121に接続され、抵抗変化素子103bの不活性電極が半導体装置の出力端子122に接続されている。図4に示す半導体装置では、スイッチング用トランジスタ以下では、単にトランジスタと称する113が設けられ、電気素子131にスイッチング用トランジスタ本実施形態では、単にトランジスタと称する113が接続されている。また、図4に示すように、半導体装置に、トランジスタ111、115が設けられていてもよい。図4に示す構成では、トランジスタ111、113、115はNMOSトランジスタである。トランジスタ113のドレイン電極が抵抗変化素子103a、103bのそれぞれの活性電極に接続されている。トランジスタ111のドレイン電極が入力端子121と抵抗変化素子103aとの間に接続されている。トランジスタ115のドレイン電極が出力端子122と抵抗変化素子103bとの間に接続されている。トランジスタ111のソース電極を端子V1とし、トランジスタ113のソース電極を端子V2とし、トランジスタ115のソース電極を端子V3とする。なお、図4では、トランジスタ111、113、115のゲート電極を図に示すことを省略している。また、ここでは、各トランジスタのドレイン電極を抵抗変化素子103a、103bと接続し、ソース電極に電圧または接地電位を印加しているが、ドレイン電極とソース電極とが入れ替わった構成であってもよい。このことは、後述する実施例1~3についても同様である。次に、図4に示した半導体装置のプログラミング方法を説明する。各トランジスタのゲート電極に電圧を印加して各トランジスタを低抵抗状態にさせるが、ここでは、その説明を省略する。入力端子121から出力端子122へ電気信号を伝達する場合、抵抗変化素子103aと抵抗変化素子103bの双方をON状態低抵抗状態へ遷移させる必要がある。この場合、端子V1および端子V3をグラウンドに接地し、端子V2に抵抗変化素子の閾値電圧セット電圧以上の正電圧を印加し、トランジスタ111、113、115を低抵抗状態にする。これにより、半導体装置に対して、所望のON状態への遷移を実現することができる。一方、入力端子121から出力端子122への電気信号を遮断したい場合には、抵抗変化素子103aと抵抗変化素子103bの双方をOFF状態高抵抗状態へ遷移させる必要がある。この場合、端子V2をグラウンドに接地し、端子V1と端子V3に抵抗変化素子の閾値電圧リセット電圧以上の正電圧を印加し、スイッチ用トランジスタ111、113、115を低抵抗状態にする。これにより、半導体装置に対して、所望のOFF状態への遷移を実現することができる。次に、本実施形態の半導体装置によって、ディスターブ不良が改善されることを説明する。ディスターブ不良はOFF状態からON状態へ誤動作によって遷移してしまう不良である。このことから、初期段階で、抵抗変化素子103aおよび抵抗変化素子103bの状態が高抵抗状態であるものとする。ここで、入力端子121に閾値電圧セット電圧以下の正電圧が印加され、出力端子122がグラウンドに接地されているとする。電気素子131の両端に電圧が印加されているが、抵抗変化素子103aにはOFF状態からON状態へ遷移する方向に電圧が印加されているのに対し、抵抗変化素子103bにはON状態からOFF状態へ遷移する方向に電圧が印加されている。すなわち、抵抗変化素子103aは電圧の印加方向がON状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してON状態へ遷移する可能性があるが、抵抗変化素子103bはOFF状態へ遷移する電圧印加方向なので、誤動作が生じない。一方、ここで出力端子122に閾値電圧セット電圧以下の正電圧が印加され、入力端子121がグラウンドに接地されている場合、抵抗変化素子103bにはOFF状態からON状態へ遷移する方向に電圧が印加されているのに対し、抵抗変化素子103aにはON状態からOFF状態へ遷移する方向に電圧が印加されている。すなわち、抵抗変化素子103aは電圧の印加方向がON状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してON状態へ遷移する可能性があるが、抵抗変化素子103bはOFF状態へ遷移する電圧印加方向なので、誤動作が生じない。また、抵抗変化素子103aおよび抵抗変化素子103bに印加される電圧は、抵抗変化素子103aおよび抵抗変化素子103bのそれぞれの抵抗値によって、抵抗分割されて半分程度になることからも、ディスターブ不良を防ぐことができる。上述したように、いずれの信号形態が伝達された場合にも、入力端子121から出力端子122への信号を遮断するためには、抵抗変化素子103aおよび抵抗変化素子103bのうち、少なくとも一方がOFF状態を維持できればよいため、回路として誤動作を防止することができる。このような抵抗変化素子を用いることで、半導体回路の誤動作による不良をなくし、高信頼な半導体装置を実現することができるようになる。図4に示した、少なくとも2つのバイポーラ型の抵抗変化素子を有し、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の2つの電極から入出力がなされる電気素子131を、以下では、相補型抵抗変化素子と称する。なお、図4に示した半導体装置では、抵抗変化素子103a、103bの不活性電極同士が電気的に接続された電気素子131を用いる場合を説明したが、電気素子131の代わりに、図5に示すように、電気素子132を用いてもよい。電気素子132は、抵抗変化素子103a、103bの活性電極同士が電気的に接続された構成である。抵抗変化素子103aの不活性電極が入力端子121に接続され、抵抗変化素子103bの不活性電極が出力端子122に接続されている。図5に示した半導体装置のプログラミング方法を簡単に説明する。抵抗変化素子103aと抵抗変化素子103bの双方をON状態低抵抗状態へ遷移させる場合、端子V2をグラウンドに接地し、端子V1および端子V3に抵抗変化素子の閾値電圧セット電圧以上の正電圧を印加し、トランジスタ111、113、115を低抵抗状態にする。一方、抵抗変化素子103aと抵抗変化素子103bの双方をOFF状態高抵抗状態へ遷移させる場合、端子V1と端子V3をグラウンドに接地し、端子V2に抵抗変化素子の閾値電圧リセット電圧以上の正電圧を印加し、スイッチ用トランジスタ111、113、115を低抵抗状態にする。図5に示した半導体装置の場合でも、ディスターブ不良を改善し、電気素子131を用いた場合と同様の効果が得られる。本実施形態の半導体装置の実施例1を説明する。図6は実施例1の半導体装置の一構成例を示す図である。図6に示す半導体装置は、図4に示した電気素子131と、トランジスタ111~116とを有する構成である。図6に示す構成では、トランジスタ111、113、115は、図4および図5に示した半導体装置の場合とは異なり、PMOSトランジスタである。トランジスタ111、113、115がPMOSトランジスタであることを除いて、図4および図5に示した構成と同様であるため、これらの構成についての詳細な説明を省略する。トランジスタ112、114、116は、NMOSトランジスタである。トランジスタ114のドレイン電極が抵抗変化素子103a、103bのそれぞれの活性電極に接続されている。トランジスタ112のドレイン電極が入力端子121と抵抗変化素子103aとの間に接続されている。トランジスタ116のドレイン電極が出力端子122と抵抗変化素子103bとの間に接続されている。トランジスタ112のソース電極を端子V4とし、トランジスタ114のソース電極を端子V5とし、トランジスタ116のソース電極を端子V6とする。なお、図6では、各トランジスタのゲート電極を図に示すことを省略している。抵抗変化素子103aの不活性電極には、トランジスタ111、トランジスタ112および入力端子21が電気的に接続されている。抵抗変化素子103bの不活性電極には、トランジスタ115、トランジスタ116および出力端子122が電気的に接続されている。次に、本実施例の半導体装置のプログラミング方法を説明する。図6に示す端子V1、V2、V3に抵抗変化素子の閾値電圧セット電圧以上の正電圧が印加され、端子V4、V5、V6がグラウンドに接地されている。入力端子121から出力端子122へ電気信号を伝達する場合には、抵抗変化素子103aと抵抗変化素子103bの双方をON状態低抵抗状態へ遷移させる必要がある。2つの抵抗変化素子103a、103bをON状態へ遷移させるには、トランジスタ111、112、115、116のゲート電極にHigh信号を入力し、トランジスタ113、114のゲート電極にLow信号を入力する。その結果、抵抗変化素子103a、103bの活性電極には閾値セット電圧以上の正電圧が印加され、抵抗変化素子103a、103bの非活性電極がグラウンドに接地される。これにより、半導体装置に対して、所望のON状態への遷移を実現することができる。一方、入力端子121から出力端子122への電気信号を遮断したい場合には、抵抗変化素子103aと抵抗変化素子103bの双方をOFF状態高抵抗状態へ遷移させる必要がある。2つの抵抗変化素子103a、103bをOFF状態へ遷移させるには、トランジスタ111、112、115、116のゲート電極にLow信号を入力し、トランジスタ113、114のゲート電極にHigh信号を入力する。その結果、抵抗変化素子103a、103bの活性電極がグラウンドに接地され、抵抗変化素子103a、103bの非活性電極には閾値リセット電圧以上の正電圧が印加される。これにより、半導体装置に対して、所望のOFF状態への遷移を実現することができる。本実施形態の半導体装置の実施例2を説明する。図7は実施例2の半導体装置の一構成例を示す図である。図7に示す半導体装置は、図4に示した電気素子131と、図6に示したトランジスタ111~114、116とを有する構成である。本実施例では、図6に示したトランジスタ115を設けない代わりに、抵抗変化素子103a、103bのそれぞれの不活性電極同士を接続した構成である。本実施例の半導体装置のプログラミング方法は、図4を参照して説明した方法と同様であるため、その詳細な説明を省略する。図6に示した半導体装置では、2つの抵抗変化素子に対して、6個のトランジスタを用いてプログラミングする場合を説明したが、本実施例では、2つの抵抗変化素子の不活性電極同士を電気的に接続することで、スイッチング用のトランジスタ115を省略することが可能となる。本実施形態の半導体装置の実施例3を説明する。図8は実施例3の半導体装置の一構成例を示す図である。図8に示す半導体装置は、図5に示した電気素子132と、図6に示したトランジスタ111~115とを有する構成である。本実施例では、図6に示したトランジスタ116を設けない代わりに、抵抗変化素子103a、103bのそれぞれの活性電極同士を接続した構成である。本実施例の半導体装置のプログラミング方法を説明する。図8に示す端子V1、V2、V3に抵抗変化素子の閾値電圧セット電圧以上の正電圧が印加され、端子V4、V5がグラウンドに接地されている。抵抗変化素子103aと抵抗変化素子103bの双方をON状態低抵抗状態へ遷移させるには、トランジスタ111、112、115のゲート電極にLow信号を入力し、トランジスタ113、114のゲート電極にHigh信号を入力すればよい。一方、抵抗変化素子103aと抵抗変化素子103bの双方をOFF状態高抵抗状態へ遷移させるには、トランジスタ111、112、115のゲート電極にHigh信号を入力し、トランジスタ113、114のゲート電極にLow信号を入力すればよい。図6に示した半導体装置では、2つの抵抗変化素子に対して、6個のトランジスタを用いてプログラミングする場合を説明したが、本実施例では、2つの抵抗変化素子の活性電極同士を電気的に接続することで、スイッチング用のトランジスタ116を省略することが可能となる。第2の実施形態本実施形態の半導体装置を説明する。本実施形態の半導体装置は、活性電極同士が電気的に接続された、2つの抵抗変化素子を有する。図9は第2の実施形態の半導体装置の一構成例を示す断面図である。本実施形態の半導体装置は、抵抗変化素子22a、22bと、第1配線5および第2配線18を含む多層配線とを有する。抵抗変化素子22aは、下部電極と、上部電極10aと、これらの電極に挟まれた抵抗変化素子膜9aとを有する。抵抗変化素子22bは、下部電極と、上部電極10bと、これらの電極に挟まれた抵抗変化素子膜9bとを有する。抵抗変化素子22a、22bの下部電極は図9に示す第1配線5に相当し、抵抗変化素子22a、22bは下部電極を共用している。抵抗変化素子22a、22bは、活性電極同士が接続された構成である。ここでは、第1配線5は銅配線である。図9に示すように、半導体基板不図示上に層間絶縁膜2が形成され、層間絶縁膜2の上にバリア絶縁膜3および層間絶縁膜4が形成されている。層間絶縁膜4の上面からバリア絶縁膜3を貫通して層間絶縁膜2の上面に達する溝に第1配線5が設けられ、第1配線5の側面および底面がバリアメタル6で覆われている。層間絶縁膜4の上に絶縁性バリア膜7および保護絶縁膜14が形成されている。絶縁性バリア膜7および保護絶縁膜14には、基板の表面に対して垂直上方から見て逆テーパの溝が2つ形成されている。2つの溝のうち、一方の溝には抵抗変化素子膜9aおよび上部電極10aが積層して設けられ、他方の溝には抵抗変化素子膜9bおよび上部電極10bが積層して設けられている。保護絶縁膜14の上に層間絶縁膜15、層間絶縁膜17およびバリア絶縁膜21が順に形成されている。層間絶縁膜15の上面から上部電極10a、10bのそれぞれに達する開口が形成され、それぞれの開口にはプラグ19が設けられている。プラグ19の側面および底面はバリアメタル20で覆われている。層間絶縁膜17の上面から層間絶縁膜15の上面に達する溝が2つ形成され、それぞれの溝に第2配線18が設けられている。第2配線18の側面はバリアメタル20で覆われている。第2配線18の底面はプラグ19と接続され、第2配線18の上面はバリア絶縁膜21で覆われている。なお、図9に示す断面図においては、プラグ19と第1配線5との間に抵抗変化素子膜9a、9bおよび上部電極10a、10bが設けられているが、このような構造とは別に、プラグ19と第1配線とが直接に接続される構造が、本実施形態の半導体装置に設けられていてもよい。ここで、多層配線の構造を含む多層配線層について説明する。第1配線5は、バリア絶縁膜3および層間絶縁膜4に設けられ、これらの絶縁膜で同一配線層に設けられた他の配線と絶縁性が保たれる。また、第1配線5の底面側は層間絶縁膜2によって下層配線と絶縁性が保たれ、第1配線5の上面側は絶縁性バリア膜7によって上層配線と絶縁性が保たれる。プラグ19は、保護絶縁膜14および層間絶縁膜15に設けられ、これらの絶縁膜で同一導電層に設けられた他のプラグと絶縁性が保たれる。第2配線18は、層間絶縁膜17に設けられ、この絶縁膜で同一配線層に設けられた他の配線と絶縁性が保たれる。また、第2配線18の底面側は層間絶縁膜15によって第1配線と絶縁性が保たれ、第2配線18の上面側はバリア絶縁膜21によって上層配線と絶縁性が保たれる。以下では、第1配線5が形成された絶縁膜、プラグ19が形成された絶縁膜、および第2配線18が形成された絶縁膜と、これらの配線およびプラグの絶縁性を保つための絶縁膜も含めて多層配線層と称する。図9に示す構造では、層間絶縁膜2、バリア絶縁膜3、層間絶縁膜4、絶縁性バリア膜7、保護絶縁膜14、層間絶縁膜15、層間絶縁膜17およびバリア絶縁膜21が順に積層した絶縁膜積層体が多層配線層に相当する。この多層配線層では、層間絶縁膜17に形成された配線溝に第2配線18が埋め込まれ、層間絶縁膜15および保護絶縁膜14に形成された開口にプラグ19が埋め込まれ、第2配線18とプラグ19とが一体となっており、第2配線18およびプラグ19からなる導電性一体構造の側面および底面がバリアメタル20で覆われている。本実施形態では、抵抗変化素子22a、22bが多層配線層内に設けられていることになる。本実施形態では、第1配線5を抵抗変化素子22a、22bの下部電極とすることで、第1配線5が抵抗変化素子22a、22bの下部電極を兼ねている。第1配線と下部電極を別の工程で形成する場合に比べて、工程数の増加を抑制してプロセスを簡略化するとともに、下部電極の抵抗を下げることができる。また、抵抗変化素子22a、22bの下部電極が一体化されているため、2つの抵抗変化素子を小型化することが可能となる。抵抗変化素子の構造を小型化することで、抵抗変化素子の高密度な配置が可能となり、高性能かつ高信頼な半導体装置を実現できる。さらに、第1配線5を通常のCuダマシン配線プロセスで形成する場合、2回のリソグラフィ工程を追加するだけで、抵抗変化素子を多層配線層内に形成することができる。上述したように、下部電極の抵抗を低減し、かつ、工程数の増加を抑制するだけでなく、2回のリソグラフィ工程に必要なマスクセットを準備すればよいので、素子の低抵抗化と低コスト化を同時に達成することができる。抵抗変化素子22a、22bは、抵抗変化型不揮発素子であり、例えば、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子である。抵抗変化素子22aは、下部電極となる第1配線5と、プラグ19と電気的に接続された上部電極10aとの間に抵抗変化素子膜9aが介在した構成である。抵抗変化素子22bは、下部電極となる第1配線5と、プラグ19と電気的に接続された上部電極10bとの間に抵抗変化素子膜9bが介在した構成である。抵抗変化素子22a、22bは、絶縁性バリア膜7に形成された開口部で抵抗変化素子膜9a、9bのそれぞれが第1配線5と直接接しており、上部電極10a、10bはそれぞれ別のプラグ19とバリアメタル20を介して電気的に接続されている。抵抗変化素子22aは、下部電極もしくは上部電極10aに電圧を印加する、または、下部電極もしくは上部電極10aから電流を流すことでON/OFFの制御を行う。抵抗変化素子22aは、例えば、抵抗変化素子膜9a中への第1配線5からの金属の電界拡散を利用してON/OFFの制御を行う。抵抗変化素子22bによるON/OFF制御の動作も、抵抗変化素子22aと同様である。上部電極10a、10bおよびバリアメタル20は同一の材料で構成されている。これらの材料を同一にすることで、プラグ19のバリアメタル20と上部電極10a、10bとが一体化し、材料が異なる場合に比べて、接触抵抗が低減し、かつ、密着性の向上により信頼性の向上を実現することができる。半導体基板不図示には、MOSトランジスタなどの半導体素子不図示が形成されている。半導体基板として、例えば、シリコン基板、単結晶基板、SOISilicononInsulator基板、TFTThinFilmTransistor基板、液晶製造用基板等の基板を用いることが可能である。後述の半導体基板1も、この半導体基板と同様な構成であり、以下では、その説明を省略する。層間絶縁膜2は半導体基板上に形成された絶縁膜である。層間絶縁膜2として、例えば、シリコン酸化膜、または、シリコン酸化膜よりも比誘電率の低い膜である低誘電率膜例えば、SiOCH膜等を用いることが可能である。層間絶縁膜2は、単層に限らず、複数の絶縁膜を積層したものであってもよい。バリア絶縁膜3は、層間絶縁膜2および層間絶縁膜4の間に設けられた、バリア性を有する絶縁膜である。バリア絶縁膜3は、第1配線5用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜3として、例えば、SiN膜、SiC膜、SiCN膜等を用いることが可能である。バリア絶縁膜3には、第1配線5を埋め込むための配線溝が設けられ、この配線溝にバリアメタル6を介して第1配線5が埋め込まれている。バリア絶縁膜3は、配線溝のエッチング条件のエッチング選択比によっては、設けられていなくてもよい。つまり、層間絶縁膜2と層間絶縁膜4のエッチング選択比が極端に大きければ、バリア絶縁膜3がなくても、層間絶縁膜4をエッチングして第1配線5用の配線溝を形成する際、層間絶縁膜2のエッチング量が抑制されるからである。層間絶縁膜4は、バリア絶縁膜3上に形成された絶縁膜である。層間絶縁膜4として、例えば、シリコン酸化膜または低誘電率膜例えば、SiOCH膜等を用いることが可能である。層間絶縁膜4は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜4には、第1配線5を埋め込むための配線溝が設けられ、その配線溝にバリアメタル6を介して第1配線5が埋め込まれている。第1配線5は、層間絶縁膜4およびバリア絶縁膜3に形成された配線溝にバリアメタル6を介して埋め込まれた配線である。なお、第1配線5と抵抗変化素子膜9a、9bとの間に、電極層などの導電性部材が設けられていてもよい。第1配線5と抵抗変化素子膜9a、9bとの間に電極層を形成する場合、電極層と抵抗変化素子膜9a、9bを連続工程で堆積し、連続工程で加工することで、工程を増やさずに電極層と抵抗変化素子9a、9bをすることが可能である。また、抵抗変化素子膜9a、9bの下部がコンタクトプラグを介して下層配線に接続されることはない。第1配線5には、抵抗変化素子膜9において拡散またはイオン電導可能な金属が用いられている。第1配線5として、例えば、Cu等を用いることが可能である。第1配線5は、Alと合金化されていてもよい。バリアメタル6は、第1配線5に含まれる金属が層間絶縁膜4や下層へ拡散することを防止するために配線の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル6には、例えば、第1配線5がCuを主成分とする金属元素からなる場合には、タンタルTa、窒化タンタルTaN、窒化チタンTiN、炭窒化タングステンWCNのような高融点金属、もしくは、その窒化物等、またはそれらの積層膜を用いることができる。絶縁性バリア膜7は、第1配線5を含む層間絶縁膜4上に形成され、第1配線5に含まれる金属例えば、Cuの酸化を防いだり、第1配線5に含まれる金属が層間絶縁膜15中へ拡散するのを防いだり、電極10a、10bおよび抵抗変化素子膜9a、9bの加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜7として、例えば、SiC膜、SiCN膜、SiN膜、およびそれらの積層構造等を用いることが可能である。絶縁性バリア膜7は、保護絶縁膜14と同一材料であることが好ましい。絶縁性バリア膜7は、第1配線5上に開口部を有する。絶縁性バリア膜7の開口部においては、第1配線5と抵抗変化素子膜9a、9bが接している。絶縁性バリア膜7の開口部は、第1配線5の領域内に形成されている。このような構造にすることで、凹凸の小さい第1配線5の表面上に抵抗変化素子22a、22bを形成することが可能となる。絶縁性バリア膜7の開口部の壁面は、第1配線5から離れるにしたがって広くなるテーパ面になっている。絶縁性バリア膜7の開口部のテーパ面は、第1配線5の上面に対し85°以下に設定されている。このような構造にすることで、第1配線5と抵抗変化素子膜9a、9bの接続部の外周絶縁性バリア膜7の開口部の外周部付近における電界集中が緩和され、絶縁耐性を向上させることができる。抵抗変化素子膜9a、9bは、上述したように、条件によって抵抗が変化する性質をもった膜である。抵抗変化素子膜9a、9bは、第1配線5下部電極に含まれる金属の作用拡散またはイオン伝導などにより抵抗が変化する材料が用いられる。抵抗変化素子22a、22bの抵抗変化を金属イオンの析出によって行う場合には、抵抗変化素子膜9a、9bにイオン伝導可能な膜が用いられ、例えば、Taを含む酸化物絶縁膜であって、Ta2O5、TaSiO等を用いることが可能である。また、抵抗変化素子膜9a、9bは、基板に近い側からTa2O5およびTaSiOの順に積層した積層構造であってもよい。このような積層構造とすることで、抵抗変化素子膜9a、9bをイオン伝導層として用いた場合、低抵抗時ON時にイオン伝導層内部に形成される金属イオン例えば、銅イオンよる架橋をTa2O5層で分断することで、OFF時に金属イオンを容易に回収することが可能となり、スイッチング特性を向上させることができる。抵抗変化素子膜9a、9bは、第1配線5の上面、絶縁性バリア膜7の開口部のテーパ面、および絶縁性バリア膜7の上面にまたがって形成されている。抵抗変化素子膜9a、9bにおける、第1配線5との接続部の外周部分は、少なくとも絶縁性バリア膜7の開口部のテーパ面上に沿って配置されている。上部電極10a、10bは抵抗変化素子膜9a、9bと直接接している。上部電極10a、10bは、第1配線5に含まれる金属よりもイオン化しにくく、抵抗変化素子膜9a、9bにおいて拡散またはイオン電導しにくい金属であって、抵抗変化素子膜9a、9bに含まれる金属成分Taよりも酸化の自由エネルギーの絶対値が小さい金属材料であることが好ましい。上部電極10a、10bとして、例えば、Pt、Ru等を用いることが可能である。また、上部電極10a、10bは、PtまたはRu等の金属材料を主成分として酸素を添加した材料であってもよく、PtまたはRu等の金属材料を主成分とした層と酸素を添加した層との積層構造であってもよい。保護絶縁膜14は、その膜形成が抵抗変化素子22a、22bにダメージを与えることなく、また、抵抗変化素子膜9a、9bからの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜14として、例えば、SiN膜またはSiCN膜等を用いることが可能である。保護絶縁膜14は絶縁性バリア膜7と同一材料であることが好ましい。これらの膜が同一材料である場合には、保護絶縁膜14および絶縁性バリア膜7が一体化して、これらの膜の界面の密着性が向上し、抵抗変化素子22a、22bに対する保護性能が向上する。層間絶縁膜15は、保護絶縁膜14上に形成された絶縁膜である。層間絶縁膜15として、例えば、シリコン酸化膜、SiOC膜、または低誘電率膜例えば、SiOCH膜などを用いることが可能である。層間絶縁膜15は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜15は層間絶縁膜17と同一材料であってもよい。層間絶縁膜15には、プラグ19を埋め込むための開口が設けられ、その開口にバリアメタル20を介してプラグ19が埋め込まれている。層間絶縁膜17は、層間絶縁膜15上に形成された絶縁膜である。層間絶縁膜17として、例えば、シリコン酸化膜、SiOC膜、または低誘電率膜例えば、SiOCH膜などを用いることが可能である。層間絶縁膜17は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜17は層間絶縁膜15と同一材料であってもよい。層間絶縁膜17には、第2配線18を埋め込むための配線溝が設けられ、その配線溝にバリアメタル20を介して第2配線18が埋め込まれている。第2配線18は、層間絶縁膜17に形成された配線溝にバリアメタル20を介して埋め込まれた配線である。第2配線18はプラグ19と一体になっている。プラグ19は、層間絶縁膜15および保護絶縁膜14に設けられた開口にバリアメタル20を介して埋め込まれている。プラグ19は、バリアメタル20を介して上部電極10a、10bと電気的に接続されている。第2配線18およびプラグ19の材料として、例えば、Cuを用いることが可能である。プラグ19と上部電極10aとが接する領域、厳密に言うとバリアメタル20と上部電極10aとが接する領域直径R2の円とするの面積は、開口へのめっきの埋め込み不良を抑制するため、第1配線5と抵抗変化素子膜9aとが接する領域直径R1の円とするの面積よりも小さくなるように設定されている。つまり、R2<R1の関係にある。上部電極10bおよび抵抗変化素子膜9bについても、それらの面積の関係は、上部電極10aおよび抵抗変化素子膜9aと同様である。バリアメタル20は、第2配線18およびプラグ19を含む導電性一体構造に含まれる金属が層間絶縁膜15、17や下層へ拡散することを防止するために導電性一体構造の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル20として、例えば、第2配線18およびプラグ19がCuを主成分とする金属元素を材料とする場合には、タンタルTa、窒化タンタルTaN、窒化チタンTiN、炭窒化タングステンWCNのような高融点金属、もしくはその窒化物等、またはそれらの積層膜を用いることが可能である。バリア絶縁膜21は、第2配線18を含む層間絶縁膜17上に形成され、第2配線18に含まれる金属例えば、Cuの酸化を防ぐだけでなく、第2配線18に含まれる金属が上層不図示に拡散するのを防ぐ役割を有する絶縁膜である。バリア絶縁膜21として、例えば、SiC膜、SiCN膜、SiN膜、およびそれらの積層構造等を用いることが可能である。なお、本実施形態の半導体装置の製造方法は、第1配線層、第2配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第1配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第5の実施形態と同様となるため、本実施形態ではその説明を省略する。本実施形態によれば、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の2つの電極から入出力がなされる電気素子を有する半導体装置とすることで、閾値電圧以下の電圧が印加された場合の抵抗変化素子の誤書き込み、および誤動作を防止できるようになる。第3の実施形態本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置は、不活性電極同士が電気的に接続された、2つの抵抗変化素子を有する。図10は第3の実施形態の半導体装置の一構成例を示す断面図である。なお、第2の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略し、第2の実施形態と異なる点を詳細に説明する。本実施形態の半導体装置は、第2の実施形態で説明した多層配線層内に、抵抗変化素子22c、22dが設けられた構成である。ただし、図10に示す多層配線層には、バリア絶縁膜21と層間絶縁膜17の間にエッチングストッパ膜16が設けられている。抵抗変化素子22cは、下部電極となる第1配線5aと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22dは、下部電極となる第1配線5bと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22c、22dは、抵抗変化素子22a、22bと同様な構成であるため、その詳細な説明を省略する。上部電極10は、図9に示した抵抗変化素子22a、22bの上部電極10a、10bが一体となった構成である。抵抗変化素子22c、22dの不活性電極同士が接続された構成になっている。上部電極10の構成は、上部電極10a、10bと同様であるため、その詳細な説明を省略する。また、下部電極となる第1配線5a、5bは、図9に示した第1配線5が2つに分割された構成である。第1配線5a、5bの構成は、第1配線5と同様であるため、その詳細な説明を省略する。本実施例では、抵抗変化素子22c、22dが抵抗変化素子膜9を共用している。このように共用できる理由は、抵抗変化の状態がそれぞれの下部電極と上部電極との間に記録されるからである。抵抗変化素子膜9は、図9に示した抵抗変化素子膜9a、9bが一体になったものであり、その構成は、第2の実施形態で説明したのと同様であるため、その詳細な説明を省略する。本実施形態の半導体装置では、多層配線層内に、不活性電極同士が電気的に接続された、2つの抵抗変化素子が設けられた構造により、上部電極が一体化しているため、第2の実施形態と同様な効果が得られる。なお、本実施形態の半導体装置の製造方法は、第1配線層、第2配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第1配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第5の実施形態と同様となるため、本実施形態ではその説明を省略する。第3の実施形態の半導体装置における実施例を説明する。本実施例の半導体装置は、不活性電極同士が電気的に接続される構造において、図10で説明した構成よりも小型化が可能な構造である。図11は実施例4の半導体装置の一構成例を示す断面図である。なお、第2または第3の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施例の半導体装置は、第2の実施形態で説明した多層配線層内に、抵抗変化素子22e、22fが設けられた構成である。ただし、本実施例においても、図10と同様にバリア絶縁膜21と層間絶縁膜17の間にエッチングストッパ膜16が設けられている。抵抗変化素子22eは、下部電極となる第1配線5aと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22fは、下部電極となる第1配線5bと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22e、22fは、抵抗変化素子22a、22bと同様な構成であるため、その詳細な説明を省略する。本実施例では、抵抗変化素子22e、22fが抵抗変化素子膜9を共用しているだけでなく、抵抗変化素子膜9は絶縁性バリア膜7に設けられた開口を介して、2つの独立した活性電極と接続された構成である。図10に示した断面図と図11に示す断面図を見比べると、図の左右方向について、抵抗変化素子膜9のパターンの長さは、本実施例の方が短い。また、図10に示した構成では、2つのプラグ19が設けられているが、本実施例ではプラグ19の数が1つである。本実施例の半導体装置では、抵抗変化素子22e、22fの上部電極10が一定化しているだけでなく、図10に示した半導体装置に比べて、抵抗変化素子膜9のパターンを小さくできるので、2つの抵抗変化素子を小型化することが可能である。抵抗変化素子の構造を小型化することで、抵抗変化素子をより高密度に配置することが可能となる。なお、本実施例の半導体装置の製造方法は、第1配線層、第2配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第1配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第5の実施形態と同様となるため、本実施形態ではその説明を省略する。第3の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、不活性電極同士が電気的に接続される構造の一例である。図12は実施例5の半導体装置の一構成例を示す断面図である。なお、第2または第3の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施例の半導体装置は、第2の実施形態で説明した多層配線層内に、抵抗変化素子22g、22hが設けられた構成である。ただし、本実施例においても、図10と同様にバリア絶縁膜21と層間絶縁膜17の間にエッチングストッパ膜16が設けられている。抵抗変化素子22gは、下部電極となる第1配線5aと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22hは、下部電極となる第1配線5bと、上部電極10と、これらの電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22g、22hは、抵抗変化素子22a、22bと同様な構成であるため、その詳細な説明を省略する。本実施例においても、抵抗変化素子22g、22hが抵抗変化素子膜9を共用している。また、抵抗変化素子膜9は絶縁性バリア膜7に設けられた開口を介して、2つの独立した活性電極と接続されているが、本実施例では、その開口が層間絶縁膜4の内部にまで達している構成である。抵抗変化素子膜9が形成される開口が層間絶縁膜4の内部にまで達する構造にすると、第1配線5a、5bの側面の上部において、バリアメタル6a、6bが抵抗変化素子膜9と接触している。そのため、第1配線5a、5bはバリアメタル6a、6bを介して抵抗変化素子膜9との間で導通可能となる。本実施例の半導体装置では、実施例4に比べて、抵抗変化素子の下部電極および抵抗変化素子膜間の抵抗が低減する。なお、本実施例の半導体装置の製造方法は、第1配線層、第2配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第1配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第5の実施形態と同様となるため、本実施形態ではその説明を省略する。第4の実施形態本実施形態の半導体装置は、第2の実施形成で説明した抵抗変化素子をスイッチ素子に適用したクロスバースイッチである。本実施形態のクロスバースイッチは、第2の実施形態で説明した、2つの抵抗変化素子とトランジスタを含む構成を単位としたセルが複数設けられた構成である。図5を参照して説明すると、セルは、抵抗変化素子103a、103bおよびトランジスタ113を有する。セルは3つの端子を有していることから、この3つの端子をMOSトランジスタのソース電極Source、ドレイン電極Drainおよびゲート電極Gateに対応させている。図13Aは本実施形態におけるクロスバースイッチの構成例を示す回路図である。図13Aに示すように、セル200a、200bが直線状に配置されている。セル200a、200bの抵抗変化素子103aの活性電極が配線Dain1に接続されている。セル200aの抵抗変化素子103bの活性電極が配線Source1に接続され、セル200bの抵抗変化素子103bの活性電極が配線Source2に接続されている。トランジスタ113a、113bのゲート電極が配線Gate1に接続されている。配線Darin1にはトランジスタ213が設けられ、配線Gate1にはトランジスタ211が設けられている。配線Source1にはトランジスタ221が設けられ、配線Source1にはトランジスタ221が設けられている。トランジスタ213が図5に示したトランジスタ111に相当する。トランジスタ221、223が図5に示したトランジスタ115に相当する。次に、図13Aに示すクロスバースイッチの書き込み方法を説明する。ここでは、セル200aの場合を説明する。セル200aの抵抗変化素子103aと抵抗変化素子103bの双方をON状態低抵抗状態へ遷移させる場合、配線Gate1をグラウンドに接地し、配線Drain1および配線Source1に閾値電圧セット電圧以上の正電圧を印加し、トランジスタ211、213、221をオンさせ、トランジスタ113aをオンにする。一方、抵抗変化素子103aと抵抗変化素子103bの双方をOFF状態高抵抗状態へ遷移させる場合、配線Drain1および配線Source1をグラウンドに接地し、配線Gate1に閾値電圧リセット電圧以上の正電圧を印加し、スイッチ用トランジスタ211、213、221をオンさせ、トランジスタ113aをオンにする。セル200bに書き込みを行う場合には、トランジスタ221の代わりにトランジスタ223を用い、配線231の代わりに配線233を用いて、セル200aの場合と同様にして、各トランジスタを動作させ、各配線に所定の電位をかければよい。図13Bは本実施形態におけるクロスバースイッチの他の構成例を示す回路図である。図13Aでは、複数のセルが直線状に配置されていたが、図13Bに示すクロスバースイッチでは、複数のセル200a~200dが格子状に配置されている。セル200a、200bについては、図13Aで説明した構成と同様なため、ここでは、図13Aと異なる点について説明する。セル200c、200dの抵抗変化素子103aの活性電極が配線Dain2に接続されている。セル200cの抵抗変化素子103bの活性電極が配線Source1に接続され、セル200bの抵抗変化素子103bの活性電極が配線Source2に接続されている。トランジスタ113c、113dのゲート電極が配線Gate2に接続されている。配線Darin2にはトランジスタ214が設けられ、配線Gate2にはトランジスタ211が設けられている。トランジスタ214が図5に示したトランジスタ111に相当する。配線231にはトランジスタ220が設けられ、配線233にはトランジスタ222が設けられている。トランジスタ220~223の各ゲート電極が配線243で接続されている。トランジスタ211、212のゲート電極が配線241に接続され、トランジスタ213、214のゲート電極が配線242に接続されている。また、各セルへの書き込み方法は、図13Aで説明した方法と同様なため、その詳細な説明を省略する。次に、本実施形態のクロスバースイッチのレイアウトの一例を説明する。図14は本実施形態のクロスバースイッチのレイアウト図である。図13Bに示した回路図に対応させている。ただし、抵抗変化素子のパターンにトランジスタのレイアウトを重ねると抵抗変化素子に接続された配線等のパターンが見にくくなるため、ここでは、トランジスタを図に示すことを省略している。図13Bおよび図14の左右方向をX軸とし、上下方向をY軸とすると、図13Bの回路図と図14に示すレイアウト図では、配線方向について、X軸とY軸が逆になっている。図14に示す破線枠は、図13Bに示したセル200bのセルサイズを示す。図14に示すレイアウトでは、セルサイズは、約8F2である。図14においては、図13Bに示さなかった配線251、252が配線Drain1および配線Drain2と同一層に設けられている。配線251、252、配線Drain1および配線Drain2が第2配線18に相当する。また、図13Bに示さなかった配線253が配線Sorce1および配線Source2と同一層に設けられ、配線254が配線231、233と同一層に設けられている。配線Sorce1、Source2および配線253は第1配線5a下部電極に相当する。配線254、231、233は上部電極10に相当する。セル200bに注目すると、配線Drain1がプラグ19を介して抵抗変化素子193aの活性電極に接続されている。この活性電極が第1配線5b下部電極に相当する。第2配線18と同一層の配線252はプラグ19aを介して配線231上部電極10に相当と接続され、配線231はコンタクトプラグ532bを介して、半導体基板に形成されたトランジスタ不図示と接続されている。また、配線Source1もコンタクトプラグ532bを介して、半導体基板に形成されたトランジスタ不図示と接続されている。なお、本実施形態では、2つの抵抗変化素子の活性電極同士を接続する構成の場合で説明したが、非活性電極同士を接続する構成に本実施形態を適用してもよい。第5の実施形態本実施形態は、第4の実施形態で説明したクロスバースイッチに用いられる抵抗変化素子に関するものである。本実施形態の半導体装置は、2つの抵抗変化素子の不活性電極同士が電気的に接続された構成である。図15は、本実施形態の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略し、上述の実施形態または実施例と異なる点を詳細に説明する。本実施形態の半導体装置は、第2の実施形態で説明した多層配線層内に、抵抗変化素子22i、22jが設けられた構成である。ただし、本実施形態においても、第3の実施形態と同様にバリア絶縁膜21と層間絶縁膜17の間にエッチングストッパ膜16が設けられている。抵抗変化素子22iは、下部電極となる第1配線5aと、第1上部電極10および第2上部電極11からなる上部電極と、下部電極および上部電極に挟まれた抵抗変化素子膜9とを有する。抵抗変化素子22jは、下部電極となる第1配線5bと、第1上部電極10および第2上部電極11からなる上部電極と、下部電極および上部電極に挟まれた抵抗変化素子膜9とを有する。本実施例においても、抵抗変化素子22i、22jが抵抗変化素子膜9を共用している。本実施形態においても、抵抗変化素子膜9は絶縁性バリア膜7に設けられた開口を介して、2つの独立した活性電極と接続されているが、その開口が層間絶縁膜4の内部にまで達している構成である。この構成により、実施例5と同様な効果が得られる。また、本実施形態では、抵抗変化素子22i、22jの上部電極は、第1上部電極10と第2上部電極11とが順に積層された構成である。抵抗変化素子22i、22jは、上部電極が2つの導電層が積層した構成であることを除いて、抵抗変化素子22a、22bと同様な構成であるため、その詳細な説明を省略する。本実施形態の多層配線層では、絶縁性バリア膜7に形成された開口部において、下部電極となる第1配線5の上面、絶縁性バリア膜7の開口部の壁面、および絶縁性バリア膜7の上面に、抵抗変化素子膜9、第1上部電極10および第2上部電極11が順に積層して形成された抵抗変化素子22i、22jが設けられている。また、この多層配線層では、第2上部電極11上にハードマスク膜12が形成されている。さらに、この多層配線層では、抵抗変化素子膜9、第1上部電極10、第2上部電極11、およびハードマスク膜12からなる積層体の上面および側面が保護絶縁膜14で覆われている。なお、図15に示す断面部分では、図12に示したバリアメタル20、プラグ19および第2配線18が表示されていないが、本実施形態の半導体装置には、バリアメタル20、プラグ19および第2配線18が設けられている。次に、本実施形態の半導体装置に用いられる構成について、上述の実施形態および実施例で説明していない点について説明する。絶縁性バリア膜7は、保護絶縁膜14およびハードマスク膜12と同一材料であることが好ましい。第1上部電極10は、抵抗変化素子22i、22jの上部電極における下層側の電極であり、抵抗変化素子膜9と直接接している。第1上部電極10は、第1配線5a、5bに含まれる金属よりもイオン化しにくく、抵抗変化素子膜9において拡散またはイオン電導しにくい金属であって、抵抗変化素子膜9に含まれる金属成分Taよりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第1上部電極10として、例えば、Pt、Ru等を用いることが可能である。また、第1上部電極10は、PtまたはRu等の金属材料を主成分として酸素を添加した材料であってもよく、PtまたはRu等の金属材料を主成分とした層と酸素を添加した層との積層構造であってもよい。第2上部電極11は、抵抗変化素子22i、22jの上部電極における上層側の電極であり、第1上部電極10上に形成されている。第2上部電極11は、第1上部電極10を保護する役割を有する。すなわち、第2上部電極11が第1上部電極10を保護することで、プロセス中の第1上部電極10へのダメージを抑制し、抵抗変化素子22i、22jのスイッチング特性を維持することができる。第2上部電極11として、例えば、Ta、Ti、W、Alなどの金属、または、それらの窒化物等を用いることが可能である。ハードマスク膜12は、第2上部電極11、第1上部電極10、および抵抗変化素子膜9をエッチングする際のハードマスクとなる膜である。ハードマスク膜12として、例えば、SiN膜等を用いることが可能である。ハードマスク膜12は、保護絶縁膜14、および絶縁性バリア膜7と同一材料であることが好ましい。これらの膜を同一材料にすれば、抵抗変化素子22i、22jの周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子22i、22j自身からの酸素の脱離を防ぐことができる。保護絶縁膜14は、ハードマスク膜12および絶縁性バリア膜7と同一材料であることが好ましい。これらの膜が同一材料である場合には、保護絶縁膜14、絶縁性バリア膜7およびハードマスク膜12が一体化して、これらの膜の界面の密着性が向上し、抵抗変化素子22i、22jに対する保護性能が向上する。エッチングストッパ膜16は、層間絶縁膜17およびバリア絶縁膜21の間に介在した絶縁膜である。エッチングストッパ膜16として、例えば、SiN膜、SiC膜、またはSiCN膜等を用いることが可能である。なお、エッチングストッパ膜16を、層間絶縁膜15および層間絶縁膜17間に設けてもよい。この場合、エッチングストッパ膜16は、第2配線18用の配線溝の加工時にエッチングストップ層としての役割を果たす。次に、本実施形態の半導体装置の製造方法を説明する。ここで説明する製造方法は、上述の実施形態および実施例のそれぞれの半導体装置を製造する際の一例である。図16Aから図19Bは本実施形態の半導体装置の製造方法を模式的に示す断面図である。図に示さない半導体基板に半導体素子を形成した後、この半導体基板の上に層間絶縁膜2を堆積する。層間絶縁膜2は、例えば、シリコン酸化膜であり、膜厚が300nmである。その後、層間絶縁膜2上にバリア絶縁膜3および層間絶縁膜4を順に堆積する。バリア絶縁膜3は、例えば、SiN膜で、膜厚が30nmである。層間絶縁膜4は、例えば、シリコン酸化膜であり、膜厚が200nmである。その後、リソグラフィ法フォトレジスト形成、ドライエッチング、およびフォトレジスト除去を含むを用いて、層間絶縁膜4およびバリア絶縁膜3に配線溝を形成する。続いて、形成した配線溝にバリアメタル6を介して銅を埋め込んで、第1配線5a、5bを形成する図16A参照。バリアメタル6は、例えば、TaN/Taの積層膜であり、膜厚が5nm/5nmである。層間絶縁膜2の形成から第1配線5a、5bを形成するまでの工程を、ステップA1とする。ステップA1において、層間絶縁膜2、4は、プラズマCVDChemicalVaporDeposition法によって形成することが可能である。ここで、プラズマCVD法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。ステップA1における第1配線5a、5bの形成方法の具体例を説明する。例えば、PVDPhysicalVaporDeposition法によってバリアメタル6例えば、TaN/Taの積層膜とCuシード層を形成した後、電解めっき法によって銅を配線溝内に埋設する。その後、銅に対して200°C以上の温度で熱処理を行った後、CMPChemicalMechanicalPolishing法によって、配線溝内の銅以外の、余剰分の銅を除去する。このようにして、第1配線5a、5bが形成される。この一連の、銅配線の形成方法は、説明した方法に限らず、本発明の技術分野における一般的な手法を用いることが可能である。ここで、CMP法について簡単に説明する。CMP法とは、研磨液をウェハ表面に流しながら、回転する研磨パッドをウェハ表面に接触させてウェハ表面を研磨することによって、多層配線形成プロセス中に生じるウェハ表面の凹凸を平坦化する方法である。CMP法によって、溝に埋め込まれない余剰の銅を研磨することによって埋め込み配線ダマシン配線と呼ばれているを形成したり、層間絶縁膜を研磨することで平坦化を行ったりする。ステップA1の後、第1配線5a、5bを含む層間絶縁膜4上に絶縁性バリア膜7を形成する図16B参照。絶縁性バリア膜7は、例えば、SiCN膜であり、膜厚が30nmである。絶縁性バリア膜7は、プラズマCVD法によって形成することが可能である。絶縁性バリア膜7の膜厚は、10nm~50nm程度であることが好ましい。絶縁性バリア膜7を形成する工程をステップA2とする。次に、絶縁性バリア膜7上にハードマスク膜8を形成する図16C参照。ハードマスク膜8は、例えば、シリコン酸化膜である。ハードマスク膜8は、絶縁性バリア膜7のドライエッチング加工において、絶縁性バリア膜7およびハードマスク膜8のエッチング選択比を大きくするという観点から、絶縁性バリア膜7とは異なる材料であることが好ましい。エッチング選択比が大きければ、ハードマスク膜8は、絶縁膜であっても導電性膜であってもよい。ハードマスク膜8として、例えば、シリコン酸化膜、シリコン窒化膜、TiN、Ti、Ta、TaN等を用いてもよく、SiN/SiO2の積層体を用いてもよい。ハードマスク膜8を形成する工程をステップA3とする。次に、ハードマスク膜8上にフォトレジスト不図示を形成し、所定のマスクを用いた露光処理を行って、そのフォトレジストに開口部をパターニングする。続いて、そのフォトレジストをマスクにして、ハードマスク膜8をドライエッチングすることにより、ハードマスク膜8に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する図17A参照。このとき、ドライエッチングが、必ずしも絶縁性バリア膜7の上面で停止している必要はなく、絶縁性バリア膜7の内部にまで到達したところで停止してもよい。ハードマスク膜8上にフォトレジストを形成してからフォトレジストを除去するまでの工程をステップA4とする。次に、図17Aに示すハードマスク膜8をマスクとして、ハードマスク膜8の開口部に露出する絶縁性バリア膜7をエッチバックドライエッチングする。このエッチングにより、絶縁性バリア膜7に開口部150を形成し、開口部150から第1配線5a、5bのそれぞれの上面の一部を露出させる。このとき、開口部150は層間絶縁膜4の内部にまで達していてもよい。その後、アミン系の剥離液などで有機剥離処理を行うことで、第1配線5a、5bの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する図17B参照。ドライエッチングから有機剥離処理までの工程をステップA5とする。ステップA5において、図17Aに示したハードマスク膜8は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、開口部150の形状は、円形、正方形、四角形のいずれであってもよい。開口部150の形状が円の場合には、その直径を20nmから500nmとすることが可能であり、開口部150の形状が四角形の場合には、その一辺の長さを20nmから500nmとすることが可能である。また、ステップA5において、絶縁性バリア膜7に対するエッチバック処理に反応性ドライエッチングを用いれば、開口部150の壁面をテーパ形状にすることが可能である。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることが可能である。次に、第1配線5a、5bの露出面および絶縁性バリア膜7の上に抵抗変化素子膜9を堆積する図17C参照。抵抗変化素子膜9は、例えば、Si1C3O1、TaSiO、Ta2O5、ZrO、またはHfOである。また、抵抗変化素子膜9の膜厚は、例えば、6nmである。抵抗変化素子膜9は、SiOxCy、TaSiOx、TaOx、ZrOx、HfOx、SiOx、TiOx、CxHy、CxHySiaOb、または、有機膜であってもよい。ただし、添字のx、y、a、bは1以上の整数であり、実現可能な結合状態で決まる数字とする。抵抗変化素子膜9はPVD法やCVD法を用いて形成することが可能であり、例えば、有機シリカ原料を用いたプラズマCVD法である。抵抗変化素子膜9の形成工程をステップA6とする。ステップA6では、絶縁性バリア膜7の開口部150はステップA5の有機剥離処理によって水分などが付着しているため、抵抗変化素子膜9の堆積前に250°C~350°C程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。その際、銅表面を再度酸化させないよう、その熱処理を、真空下、または、窒素雰囲気で行うなどの注意が必要である。また、ステップA6では、抵抗変化素子膜9の堆積前に、絶縁性バリア膜7の開口部150に露出する第1配線5a、5bに対して、H2ガスを用いた、ガスクリーニング処理、または、プラズマクリーニング処理を行ってもよい。このクリーニング処理により、抵抗変化素子膜9を形成する際、第1配線5a、5bの材料である銅の酸化を抑制でき、プロセス中の銅の熱拡散物質移動を抑制できる。また、ステップA6では、抵抗変化素子膜9の堆積前に、PVD法を用いて薄膜のTi不図示を基板表面に堆積することで、第1配線5a、5bの材料である銅の酸化を抑制してもよい。Tiの膜厚は、例えば、2nm以下である。薄膜のTi層は抵抗変化素子膜9の形成中に酸化されて、チタン酸化物となる。また、抵抗変化素子22i、22jが、抵抗変化素子膜9にイオン伝導層を用いたタイプではなく、遷移金属酸化物例えば、TiO、NiO等を用いたタイプである場合、ステップA6において、抵抗変化素子膜9を堆積する前に、第1配線5a、5bの上に第2下部電極不図示を形成してもよい。第2下部電極として、例えば、Ti、TiN、W、WN、Ta、TaN、Ru、RuOx等を用いてもよく、それらの膜の積層構造であってもよい。積層構造とは、例えば、TaN下層/Ru上層である。このとき、積層構造の合計膜厚は、抵抗変化素子膜9を絶縁性バリア膜7の内部に形成する都合上、素子段差と表面ラフネスを低減するため、絶縁性バリア膜7よりも薄いことが必要であり、好ましくは10nm以下であるとよい。また、ステップA6では、抵抗変化素子膜9を段差のある開口部150にカバレッジよく埋め込む必要があるため、プラズマCVD法を用いて抵抗変化素子膜9を形成することが好ましい。次に、抵抗変化素子膜9上に第1上部電極10を形成するための第1導電性膜152および第2上部電極11を形成するための第2導電性膜154を順に形成する図18A参照。第1導電性膜152は、例えば、Ruであり、膜厚が10nmである。第2導電性膜154は、例えば、Taであり、膜厚が50nmである。抵抗変化素子膜9の形成時と同様に、段差のある開口部150にボイドを発生させることなく電極材料を埋め込むために、例えば、ALDAtomicLayerDeposition法により第1導電性膜152を形成することが好ましい。第1導電性膜152がRuである場合、有機金属Ru原料を用いたプラズマALD法で形成することが可能である。第1導電性膜152および第2導電性膜154を形成する工程をステップA7とする。次に、第2導電性膜154の上にハードマスク膜12およびハードマスク膜13を順に形成する図18B参照。ハードマスク膜12は、例えば、SiN膜であり、膜厚が30nmである。ハードマスク膜13は、例えば、SiO2膜であり、膜厚が200nmである。ハードマスク膜12およびハードマスク膜13を形成する工程をステップA8とする。ステップA8において、ハードマスク膜12およびハードマスク膜13は、プラズマCVD法を用いて成膜することが可能である。ハードマスク膜12、13は、本発明の技術分野における、一般的なプラズマCVD法を用いて形成することが可能である。また、ハードマスク膜12とハードマスク膜13とは異なる種類の膜であることが好ましい。一例として、ハードマスク膜12をSiN膜とし、ハードマスク膜13をSiO2膜とする構成が考えられる。また、ハードマスク膜12は、保護絶縁膜14および絶縁性バリア膜7と同一材料であることが好ましい。その理由は、上述したように、抵抗変化素子の周囲を全て同一材料で囲むことで材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの酸素の脱離を防げるからである。ハードマスク膜12をプラズマCVD法によって形成する場合、成膜前には反応室内を減圧下に維持する必要があり、このとき抵抗変化素子膜9から酸素が脱離すると、酸素欠陥によってイオン伝導層のリーク電流が増加する問題が生じてしまう。その問題を抑制するためには、成膜温度を350°C以下にするのが好ましく、成膜温度を250°C以下にすればより好ましい。さらに、成膜前に減圧下で抵抗変化素子膜9が成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ハードマスク膜12に、SiH4/N2の混合ガスを高密度プラズマによって形成したSiN膜などを用いることが好ましい。次に、ハードマスク膜13上に抵抗変化素子部をパターニングするためのフォトレジスト不図示を形成し、続いて、そのフォトレジストをマスクにして、ハードマスク膜12が表れるまでハードマスク膜13に対してドライエッチングを行う。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する図18C参照。ハードマスク膜13上にフォトレジストを除去してからハードマスク膜13をパターニングし、フォトレジストを除去するまでの工程をステップA9とする。ステップA9の後、図18Cに示したハードマスク膜13をマスクにして、ハードマスク膜12、第2導電性膜154、第1導電性膜152および抵抗変化素子膜9に対して連続的にドライエッチングを行う。これにより、第2上部電極11および第1上部電極10が形成される図19A参照。このとき、図19Aに示すように、ハードマスク膜13は、ドライエッチング中に完全に除去されることが好ましいが、残存してもよい。ハードマスク膜13をマスクにしてドライエッチングを行うことで、ハードマスク膜12、第2上部電極11、第1上部電極10および抵抗変化素子膜9をパターニングする工程をステップA10とする。ステップA10において、例えば、第2上部電極11がTaの場合には、Cl2系ガスによるRIEReactiveIonEtchingで加工することが可能であり、第1上部電極10がRuの場合にはCl2/O2の混合ガスによるRIEで加工することが可能である。また、抵抗変化素子膜9をエッチングする際、下面の絶縁性バリア膜7上でドライエッチングを停止させる必要がある。抵抗変化素子膜9がTaを含む酸化物であり、絶縁性バリア膜7がSiN膜やSiCN膜である場合には、CF4系、CF4/Cl2系、CF4/Cl2/Ar系などの混合ガスでエッチング条件を調節することで、抵抗変化素子膜9をRIEで加工するとともに、絶縁性バリア膜7のエッチング量を抑制できる。このように、ハードマスク膜を用いてRIEを行うハードマスクRIE法を用いることで、フォトレジストを用いるパターニング方法に比べて、抵抗変化素子部をレジスト除去の際の酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、フォトレジストの剥離時間に依存することなく酸素プラズマを抵抗変化素子部に照射することができる。次に、ハードマスク膜12、第2上部電極11、第1上部電極10および抵抗変化素子膜9を覆う保護絶縁膜14を絶縁性バリア膜7上に堆積する図19B参照。絶縁性バリア膜7は、例えば、SiN膜であり、膜厚が30nmである。保護絶縁膜14を形成する工程をステップA11とする。ステップA11において、保護絶縁膜14は、プラズマCVD法によって形成することが可能であるが、成膜前には反応室内を減圧下に維持する必要があり、このとき抵抗変化素子膜9の側面から酸素が脱離し、イオン伝導層のリーク電流が増加してしまうという問題が生じる。その問題を抑制するためには、保護絶縁膜14の成膜温度を250°C以下とすることが好ましい。さらに、成膜前に減圧下で抵抗変化素子膜9が成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、保護絶縁膜14に、SiH4/N2の混合ガスを高密度プラズマによって、基板温度200°Cで形成したSiN膜などを用いることが好ましい。次に、保護絶縁膜14上に層間絶縁膜15および層間絶縁膜17を順に堆積する。層間絶縁膜15の材料は、例えば、SiOCである。ハードマスク17は、例えば、シリコン酸化膜である。その後、層間絶縁膜15にプラグ不図示用の開口を形成し、層間絶縁膜17に第2配線不図示用の配線溝を形成する。続いて、銅デュアルダマシン配線プロセスを用いて、配線溝および開口内にバリアメタル不図示を介して第2配線およびプラグを同時に形成する。バリアメタルは、例えば、TaN下層/Ta上層の積層膜である。第2配線およびプラグの材料は、例えば、Cuである。その後、第2配線を含む層間絶縁膜17上に絶縁性バリア膜21を堆積する図15参照。絶縁性バリア膜21は、例えば、SiN膜である。層間絶縁膜15を形成してから絶縁性バリア膜21を形成するまでの工程をステップA12とする。ステップA12において、第2配線不図示の形成は、第1配線5a、5bを形成した際に用いられたプロセスと同様のプロセスを用いることが可能である。このとき、バリアメタル不図示と第2上部電極11を同一材料とすることで、プラグ不図示と第2上部電極11の間の接触抵抗を低減し、素子性能を向上させることができるようになる。素子性能の向上とは、例えば、ON状態における抵抗変化素子22i、22jの抵抗が低減することである。また、ステップA12において、層間絶縁膜15および層間絶縁膜17はプラズマCVD法で形成することが可能である。また、ステップA12において、抵抗変化素子22i、22jによって形成される段差を解消するため、層間絶縁膜15を厚く堆積し、CMP法によって層間絶縁膜15の上面を削り込んで平坦化することで、層間絶縁膜15を所望の膜厚に形成してもよい。本実施形態では、第2の実施形態と同様に、第1配線5を抵抗変化素子22i、22jの下部電極とすることで、第1配線5が抵抗変化素子22i、22jの下部電極を兼ねている。そのため、抵抗変化素子22i、22jの小型化による高密度化を実現するとともに、相補型の抵抗変化素子を形成することができるため、信頼性を向上させることができる。また、第1配線と下部電極を別の工程で形成する場合に比べて、工程数の増加を抑制してプロセスを簡略化するとともに、下部電極の抵抗を下げることができる。また、第1配線5を通常のCuダマシン配線プロセスで形成する場合、2回のリソグラフィ工程を追加するだけで、抵抗変化素子を多層配線層内に形成することができる。上述したように、下部電極の抵抗を低減し、かつ、工程数の増加を抑制するだけでなく、2回のリソグラフィ工程に必要なマスクセットを準備すればよいので、素子の低抵抗化と低コスト化を同時に達成することができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子22i、22jを搭載して、装置の性能を向上させることができる。第5の実施形態の半導体装置における実施例を説明する。本実施例は、図15には表示されていなかったプラグ19および第2配線18を有する部分の断面構造に関する。図20は実施例6の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。図20に示すように、層間絶縁膜15および層間絶縁膜17には、プラグ19および第2配線18が設けられ、プラグ19および第2配線18からなる導電性一体構造の側面および底面がバリアメタル20で覆われている。そして、プラグ19がバリアメタル20を介して第2上部電極11と接触している。図20に示す例では、層間絶縁膜15および層間絶縁膜17が一体構造として表わされ、これらの膜の境界面が図に示されていない。プラグ19および第2配線18も、一体構造として表わされ、プラグ19と第2配線18の境界面が図に示されていない。バリアメタル20は、第2上部電極11と同一材料であることが好ましい。例えば、バリアメタル20がTaN下層/Ta上層の積層構造である場合には、下層材料であるTaNを第2上部電極11の材料に用いることが好ましい。バリアメタル20がTi下層/Ru上層である場合は、下層材料であるTiを第2上部電極11の材料に用いることが好ましい。第2上部電極11は、上述したように、バリアメタル20と同一材料であることが好ましい。第2上部電極11は、バリアメタル20を介してプラグ19と電気的に接続されている。プラグ19と第2上部電極11とが接する領域、厳密に言うとバリアメタル20と第2上部電極11とが接する領域直径R2の円とするの面積は、第1配線5a、5bと抵抗変化素子膜9aとが接する領域直径R1の円とするの水平面の面積よりも小さくなるように設定されている。つまり、R2<R1の関係にある。このようにすることで、第2上部電極11とプラグ19との接続部となる層間絶縁膜15に形成された開口へのめっき例えば、銅めっきの埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。なお、本実施例の半導体装置の製造方法は、図16Aから図19Bを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。第5の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、抵抗変化素子の上部電極と第2配線とをプラグを介さずに接続した構成である。図21は実施例7の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。図21に示すように、本実施例の半導体装置では、実施例6に比べて、第1上部電極11および第2配線18のそれぞれの膜厚を厚くしている。第1上部電極11が第2配線と、プラグを介さずに、バリアメタル20だけを介して接続されている。本実施例によれば、プラグの形成工程を省略することが可能となる。なお、本実施例の半導体装置の製造方法は、図16Aから図19Bを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。第5の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、抵抗変化素子の上部電極と第2配線とをプラグを介さずに接続した構成において、実施例7とは異なる構成である。図22は実施例8の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。図22に示すように、本実施例の半導体装置では、実施例6に比べて、層間絶縁膜14の膜厚を厚くすることで、層間絶縁膜14に形成される開口が深くなっている。その開口に第1上部電極11の材料を埋め込むことで、第1上部電極11が第2配線と、プラグを介さずに接続されている。本実施例においても、プラグの形成工程を省略することが可能となる。なお、本実施例の半導体装置の製造方法は、図16Aから図19Bを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。第5の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、第2配線がプラグおよび第1配線を介して抵抗変化素子と接続された構成を含むものである。図23は、本実施例の半導体装置の一構成例を示す断面図であり、図14に示したレイアウト図の線分A-A’における断面構造を示す図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。図23に示すように、本実施例の半導体装置は、図15に示した半導体装置において、第1配線5bがバリアメタル20およびプラグ19を介して第2配線18と接続されている。第1配線5bにおいて、図23に示す左右方向において、第1配線5bのパターンの長さが、図15に示した第1配線5bよりも長くなっている。これは、第1配線5bを抵抗変化素子膜9に接続させるとともに、第1配線5bをプラグ19に接続させるために、第1配線5bの上面の面積を確保するためである。第1配線5aの側面および底面がバリアメタル6aで覆われ、第1配線5bの側面および底面がバリアメタル6bで覆われている。バリアメタル6a、6bは、第2の実施形態で説明したバリアメタル6と同様な構成であるため、その詳細な説明を省略する。第2配線18は層間絶縁膜17およびエッチングストッパ膜16に設けられた配線溝に形成され、プラグ19は層間絶縁膜15に設けられた開口に形成されている。プラグ19および第2配線18からなる導電性一体構造は、その側面および底面がバリアメタル20で覆われている。次に、本実施例の半導体装置の製造方法を説明する。なお、第5の実施形態で説明した製造方法と同様な処理については、その詳細な説明を省略する。図24Aから図30Bは実施例9の半導体装置の製造方法を模式的に示す断面図である。圧力の単位Torrは、1Torr=133.3Paである。図に示さない半導体基板に半導体素子を形成した後、この半導体基板の上に層間絶縁膜2を堆積する。層間絶縁膜2は、例えば、シリコン酸化膜であり、膜厚が300nmである。その後、層間絶縁膜2上にバリア絶縁膜3および層間絶縁膜4を順に堆積する。バリア絶縁膜3は、例えば、SiCN膜で、膜厚が30nmである。層間絶縁膜4は、例えば、シリコン酸化膜であり、膜厚が200nmである。その後、リソグラフィ法フォトレジスト形成、ドライエッチング、およびフォトレジスト除去を含むを用いて、層間絶縁膜4およびバリア絶縁膜3に配線溝を形成する。続いて、形成した配線溝にバリアメタル6を介して銅を埋め込んで、第1配線5a、5bを形成する図24A参照。バリアメタル6は、例えば、TaN/Taの積層膜であり、膜厚が5nm/5nmである。続いて、第1配線5a、5bを含む層間絶縁膜4上に絶縁性バリア膜7を形成する図24B参照。絶縁性バリア膜7は、例えば、SiCN膜であり、膜厚が30nmである。さらに、絶縁性バリア膜7上にハードマスク膜8を形成する図24C参照。ハードマスク膜8は、例えば、シリコン酸化膜である。次に、ハードマスク膜8上にフォトレジスト不図示を形成し、所定のマスクを用いた露光処理を行って、そのフォトレジストに開口部をパターニングする。続いて、そのフォトレジストをマスクにして、ハードマスク膜8をドライエッチングすることにより、ハードマスク膜8に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する図25A参照。次に、図25Aに示すハードマスク膜8をマスクとして、ハードマスク膜8の開口部に露出する絶縁性バリア膜7をエッチバック反応性ドライエッチングする。このエッチングにより、絶縁性バリア膜7に開口部160を形成し、開口部160から第1配線5a、5bのそれぞれの上面の一部を露出させる。その後、アミン系の剥離液などで有機剥離処理を行うことで、第1配線5a、5bの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する。続いて、減圧下、350°Cの雰囲気において、基板を1分間、加熱することで、有機成分や水分を除去する。その後、H2/Heの混合ガスによるプラズマクリーニングによって、第1配線5aの表面の酸化物を除去する図25B参照。ここまでの処理は、第5の実施形態と同様な処理が多い。詳細な説明を必要とする処理が少ないので、層間絶縁膜2の形成からプラズマクリーニングまでの処理をステップB1とする。また、ステップB1において、絶縁性バリア膜7の開口部160を形成する際の反応性ドライエッチングエッチバックは、ガス流量CF4/Ar=25:50sccm、圧力4mTorr、ソース電力400W、基板バイアス電力90Wの条件で行うことが可能である。このとき、絶縁性バリア膜7の膜厚30nmに対して、55nm相当約80オーバーのエッチングを実施することで、層間絶縁膜4の内部にまで達する開口部を形成することが可能である。また、ステップB1において、減圧下、350°Cでの加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことが可能である。なお、ステップB1の処理後では、第1配線5bの上面は、開口部160において露出しているが、開口部160以外は絶縁性バリア膜7で覆われたままである。次に、第1配線5a、5bの露出面および絶縁性バリア膜7の上に抵抗変化素子膜9をプラズマCVDによって堆積する図25C参照。抵抗変化素子膜9は、例えば、材料がSiOCやSi1O1C3であり、膜厚が6nmである。続いて、抵抗変化素子膜9上に第1導電性膜152および第2導電性膜154を順に形成する図26A参照。第1導電性膜152は、例えば、材料がRuであり、膜厚が10nmである。第2導電性膜154は、例えば、材料がTaであり、膜厚が50nmである。抵抗変化素子膜9の形成から第2導電性膜154の形成までの工程をステップB2とする。ステップB2において、抵抗変化素子膜9の成膜工程では、化学式[化1]に示す有機シロキサン原料を流量65sccmで、キャリアガスとしてHeを用いて成膜装置のチャンバーに導入し、RF電力88W、温度350°C、圧力4.5Torrの条件により、抵抗変化素子膜9を形成することが可能である。また、ステップB2において、第1導電性膜152は、Ruをターゲットとして、DCパワー0.2kW、Arガス、圧力2mTorrの条件で、DCDirectCurrent:直流スパッタリングにより形成することが可能である。第2導電性膜154は、ターゲットにTaを用いる以外は、他の条件を第1導電性膜152の場合と同様にして、DCスパッタリングにより形成することが可能である。いずれの導電性膜も減圧下で形成されるため、抵抗変化素子膜9から酸素が脱離してしまうおそれがあるが、抵抗変化素子膜9からの酸素の脱離を抑制するために、それらの導電性膜を室温で形成している。第1導電性膜152の別の形成方法を説明する。ステップB2において、第1導電性膜152は、300°C以下の基板温度にて、ALD法により、有機金属Ru原料を用いて形成することも可能である。有機金属Ru原料としては、例えば、エチルシクロペンタジエニルルテニウムを用いることが可能である。段差のある形状に対して埋め込みを行う必要がある場合には、段差形状の側面への被覆性を考慮して、DCスパッタリング法よりもALD法を選択することが可能である。第1導電性膜152にRuを用いる場合、Ruの膜厚は10nm以下、好ましくは2~10nmの範囲であることが好ましい。ALD法において、膜内の炭素量を減少させるため、有機金属Ru原料を供給下の後に、H2プラズマ処理を行う方法が知られている。この方法はPEALDPlasmaEnhancedALD法と呼ばれており、第1導電性膜152の形成にPEALD法を用いてもよい。PEALD法を用いて第1導電性膜152を形成する際、下地の抵抗変化素子膜9例えば、材料がSiOCにダメージを与えずにRu膜を形成する条件としては、N2:H2=1:2の混合ガス比にてプラズマ処理を行うことが好ましい。RFパワーは200W程度にすることが好ましいが、抵抗変化素子膜9に対するダメージは、原料の供給量、チャンバーの構成などに依存する。そのため、Ru膜のシート抵抗が100μΩcm以下、好ましくは50μΩcm程度になるようにRFパワーを調整することが好ましい。このような条件に設定することで、Ru膜について、約0.05nm/cycle程度の成長速度が得られた。プラズマ処理の用いるガスは、H2に限らず、He、Ar、N2のうち、いずれかを用いてもよい。また、第1導電性膜152と同様に、有機Ta原料を用いたPEALD法により第2導電性膜154を形成してもよい。一方、一般的なALD法で形成したRu膜と絶縁膜との密着性が極めて悪いことが知られている。抵抗変化素子膜9と第1導電性膜152との密着性を向上させるために、次のいずれかの方法を用いることが好ましい。1つ目の方法は、抵抗変化素子膜9を形成した後、基板を大気に開放することなくPEALD法でRuを抵抗変化素子膜9の上に成長させる方法である。2つ目の方法は、基板を大気に開放することなく抵抗変化素子膜9の表面に上述のH2/N2プラズマ処理を実施した後、PEALD法にてRuを抵抗変化素子膜9の上に成長させる方法である。なお、ステップB2の処理後では、第1配線5bの上面は絶縁性バリア膜7または抵抗変化素子膜9で覆われ、抵抗変化素子膜9の上には第1導電性膜152および第2導電性膜154が形成されている。次に、第2導電性膜153の上にハードマスク膜12およびハードマスク膜23を順に形成する図26B参照。ハードマスク膜12は、例えば、SiN膜であり、膜厚が30nmである。ハードマスク膜23は、例えば、SiO2膜であり、膜厚が200nmである。ハードマスク膜12およびハードマスク膜23を形成する工程をステップB3とする。ハードマスク膜12およびハードマスク膜23は、プラズマCVD法を用いて成膜することが可能である。ハードマスク膜12およびハードマスク膜23は、本発明の技術分野における、一般的なプラズマCVD法を用いて形成することが可能である。本実施例では、成長温度を350°Cとした。ハードマスク膜23は、ハードマスク膜12をエッチングする際のハードマスクとなる膜である。ハードマスク膜23は、ハードマスク膜12と異なる種類の膜であることが好ましい。上述の例のように、ハードマスク膜12がSiN膜であれば、ハードマスク膜23をSiO2膜とすることが可能である。なお、ステップB2の処理後では、第1配線5bの上面は絶縁性バリア膜7または抵抗変化素子膜9で覆われ、抵抗変化素子膜9の上には第1導電性膜152、第2導電性膜154、ハードマスク膜12およびハードマスク膜23が形成されている。次に、ハードマスク膜23上に抵抗変化素子部をパターニングするためのフォトレジスト不図示を形成し、続いて、そのフォトレジストをマスクにして、ハードマスク膜12が表れるまでハードマスク膜23に対してドライエッチングを行う。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する図26C参照。続いて、ハードマスク膜13をマスクにして、ハードマスク膜12、第2導電性膜154、第1導電性膜152および抵抗変化素子膜9に対して連続的にドライエッチングを行う。これにより、第2上部電極11および第1上部電極10が形成される図27A参照。ハードマスク膜23上にフォトレジストを形成する工程から第2上部電極11および第1上部電極10を形成するまでの工程をステップB4とする。ステップB4において、ハードマスク膜23のドライエッチングは、ハードマスク膜12の上面または内部で停止していることが好ましい。このとき、抵抗変化素子膜9はハードマスク膜12によってカバーされているため、そのドライエッチング中の酸素プラズマに暴露されることはない。なお、ハードマスク膜23のドライエッチングには、一般的な平行平板型のドライエッチング装置を用いることが可能である。ステップB4において、ハードマスク膜12、第2導電性膜154、第1導電性膜152、および抵抗変化素子膜9のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることが可能である。ハードマスク膜12例えば、SiN膜に対するエッチングは、CF4/Ar=25/50sccm、圧力4mTorr、ソース電力400W、基板バイアス電力90Wの条件で行うことが可能である。第2導電性膜154例えば、Ta膜に対するエッチングは、Cl2=50sccm、圧力4mTorr、ソース電力400W、基板バイアス電力60Wの条件で行うことが可能である。第1導電性膜152例えば、Ru膜に対するエッチングは、Cl2/O2=5/40sccm、圧力4mTorr、ソース電力900W、基板バイアス電力100Wの条件で行うことが可能である。抵抗変化素子膜9例えば、SiOC膜に対するエッチングは、CF4/Ar=15/15sccm、圧力10mTorr、ソース電力800W、基板バイアス電力60Wの条件で行うことが可能である。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることが可能である。このとき、第1配線5a、5b上の絶縁性バリア膜7の残膜の膜厚が40nmとなるようにエッチング条件を調節した。これらの膜のエッチングの際、図27Aに示すように、ハードマスク膜23はエッチング中に完全に除去されることが好ましいが、残存してもよい。次に、ハードマスク膜12、第2上部電極11、第1上部電極10および抵抗変化素子膜9を覆う保護絶縁膜24を絶縁性バリア膜7上に堆積する図27B参照。保護絶縁膜24を形成する工程をステップB5とする。保護絶縁膜24は、抵抗変化素子22i、22jにダメージを与えることなく、さらに抵抗変化素子膜9からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜24には、例えば、SiN膜またはSiCN膜等を用いることが可能である。ステップB5において、保護絶縁膜24は、SiH4とN2を原料ガスとし、基板温度200°Cにて、高密度プラズマを用いて形成することが可能である。NH3やH2などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、抵抗変化素子膜9例えば、SiOC膜の還元を抑制することができる。保護絶縁膜24は、ハードマスク膜12および絶縁性バリア膜7と同一材料であることが好ましい。絶縁性バリア膜7、保護絶縁膜24およびハードマスク膜12が同一材料である場合、例えば、SiN膜である場合、これらの膜の界面の密着性が向上することで、これらの膜が一体化して抵抗変化素子22i、22jの周囲を保護する。その結果、抵抗変化素子膜9の吸湿性、耐水性、および酸素脱離耐性が向上し、素子の歩留まりと信頼性を向上することができるようになる。次に、保護絶縁膜24上に、プラズマCVD法を用いて層間絶縁膜15を堆積する図28A参照。層間絶縁膜15は、例えば、シリコン酸化膜であり、膜厚が500nmである。層間絶縁膜15を形成する工程をステップB6とする。次に、CMP法を用いて層間絶縁膜15の上面を平坦化する図28B参照。ここで、層間絶縁膜15の平坦化では、層間絶縁膜15の頂面から約350nmを削り取り、残膜を約150nmとすることが可能である。このとき、層間絶縁膜15に対するCMP処理では、一般的な、コロイダルシリカまたはセリア系のスラリーを用いて層間絶縁膜15を研磨することが可能である。層間絶縁膜15の上面を平坦化する工程をステップB7とする。次に、層間絶縁膜15上に層間絶縁膜17およびエッチングストッパ膜16を順に堆積する図29A参照。層間絶縁膜17は、例えば、シリコン酸化膜であり、膜厚が300nmである。層間絶縁膜17およびエッチングストッパ膜16を形成する工程をステップB8とする。ステップB8において、層間絶縁膜17は、プラズマCVD法を用いて堆積することが可能である。次に、デュアルダマシン法による、第2配線18およびプラグ19の形成方法を説明する。デュアルダマシン法には、トレンチファースト法およびビアファースト法など複数のタイプがあるが、ここでは、ビアファースト法を用いて、第2配線18およびプラグ19を形成する方法を説明する。ビアファースト法では、まず、プラグ19用の開口を形成するためのフォトレジスト不図示をエッチングストッパ膜16上に形成し、その後、そのフォトレジストをマスクにして、エッチングストッパ膜16、層間絶縁膜17および層間絶縁膜15に対してドライエッチングを行う。これにより、エッチングストッパ膜16および層間絶縁膜17に開口71aが形成されるとともに、層間絶縁膜15にプラグ19用の開口71が形成される。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する図29B参照。プラグ19用の開口を形成するためのフォトレジストを形成してから、開口71、71aを形成し、フォトレジストを除去するまでの工程をステップB9とする。ステップB9において、ドライエッチングが絶縁性バリア膜24で停止するように、エッチング条件と時間を調節する。次に、第2配線18用の配線溝を形成するためのフォトレジスト不図示をエッチングストッパ膜16上に形成し、続いて、そのフォトレジストをマスクにして、エッチングストッパ膜16および層間絶縁膜17に対してドライエッチングを行う。これにより、エッチングストッパ膜16および層間絶縁膜17に第2配線18用の仮配線溝72aが形成される。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する図30A参照。図30Aに示すように、仮配線溝72aの底には、層間絶縁膜17が残っている。第2配線18用の配線溝を形成するためのフォトレジストを形成してから、仮配線溝72aを形成し、フォトレジストを除去するまでの工程をステップB10とする。ステップB10において、開口71の底にARCAntiReflectionCoating;反射防止膜などを埋め込んでおいてもよい。この場合、層間絶縁膜17に対するエッチングの際、開口71の底の突き抜けを防止することができる。また、ステップB10において、開口71の底は保護絶縁膜24の上面に相当し、第1配線5bの上面が保護絶縁膜24および絶縁性バリア膜7で保護されているため、第1配線5bは酸素プラズマアッシングによる酸化ダメージを受けることがない。次に、エッチングストッパ膜16をマスクにして、配線溝72aの底の層間絶縁膜17をエッチングするとともに、開口71の底の保護絶縁膜24および絶縁性バリア膜7をエッチングすることで、配線溝72に層間絶縁膜15を露出させ、開口71に第1配線5bを露出させる図30B参照。その後、配線溝72および開口71内にバリアメタル20を介して第2配線18およびプラグ19を同時に形成する。バリアメタル20は、例えば、材料がTaであり、膜厚が5nmである。第2配線18およびプラグ19の材料は、例えば、Cuである。さらに、第2配線18およびエッチングストッパ膜16の上に絶縁性バリア膜21を堆積する図23参照。絶縁性バリア膜21は、例えば、SiN膜である。配線溝72aの形成から絶縁性バリア膜21を形成するまでの工程をステップB11とする。本実施例によれば、第5の実施形態と同様な効果を奏するとともに、プラグ19および第2配線18を形成するデュアルダマシン工程において、第1配線5bにプラグ19を接続することができる。次に、本実施例の半導体装置の書き込み動作を説明する。図31は本実施例の半導体装置の書き込み動作を説明するための模式図である。ここでは、本実施形態の半導体装置にMOSトランジスタの3つの端子を適用し、図23に示した抵抗変化素子22iの第1配線5aをソース電極以下では、Sourceと表記とし、抵抗変化素子22jの第1配線5bをドレイン電極以下では、Drainと表記とし、第1上部電極10をゲート電極以下では、Gateと表記とする。図4に示した電気素子131と対応させて説明すると、図4に示した入力端子121がSourceに相当し、出力端子122がDrainに相当し、制御用の電圧が印加される端子V2がGateに相当する。ここでは、図4に示したトランジスタ113が常にON状態になっているものとする。図32A~図32Cは、図31に示す電気素子の各端子に電圧を印加した場合の電圧-電流特性を示すグラフである。縦軸がSource-Drain間の電流を示し、横軸が2つの電極間に印加される電圧を示す。初期状態においては、抵抗変化素子22i、22jは高抵抗状態であるため、Source-Drain間の抵抗値は、図32Cに示すOFF1のように、108Ωである。抵抗変化素子22i、22jは高抵抗状態になっている。抵抗変化素子22i、22jを高抵抗状態から低抵抗状態へ遷移させるために、Gate-Drain以下では、GDと表記する間およびGate-Source以下では、GSと表記する間のそれぞれに電圧を印加する。Gateをグラウンドに固定した場合、SourceおよびDrainに正電圧を印加することで、抵抗変化素子22i、22jにフォーミング動作を行うことができる。フォーミング動作を行ったときの、Drain-Source間の電流Idsと、Gate-Source間の電流Igsを、図32Aに示す。このとき、図32Aを見てわかるように、閾値電圧は2Vである。なお、過剰な電流が流れないように、セット電流はトランジスタによって100uAに制御されている。続いて、抵抗変化素子22i、22jが低抵抗状態へ遷移したかを確認するため、Source-Drain間の電圧-電流特性を測定すると、図32Cに示すONのように、約600Ωであった。抵抗変化素子22i、22jは低抵抗状態になっている。一方、抵抗変化素子22i、22jを低抵抗状態から高抵抗状態へ遷移させるために、GD間およびGS間のそれぞれに電圧を印加する。SourceおよびDrainをグラウンドに固定した場合、Gateに正電圧を印加することで、抵抗変化素子22i、22jにリセット動作を行うことができる。リセット動作を行ったときの、電流Idsと電流Igsを図32Bに示す。電圧が印加されると1V付近から、それぞれの電流が減少する。つまり、抵抗値が増加している。続いて、抵抗変化素子22i、22jが高抵抗状態へ遷移したかを確認するため、Source-Drain間の電圧-電流特性を測定すると、図32Cに示すOFF2のように、約108Ωであった。抵抗変化素子22i、22jは高抵抗状態になっている。以上のことから、Gateに電圧を印加することで、抵抗変化素子22i、22jに対して、図32Cに示したOFF1およびOFF2のような高抵抗状態と、図32Cに示したONのような低抵抗状態との間で変化可能なだけでなく、変化させた状態を不揮発性で記録可能なことが確認できた。次に、本実施例の半導体装置の信頼性に関する測定結果を説明する。ここで言う信頼性とは、いわゆるディスターブ特性のことである。図33Aおよび図33Bは本実施例の半導体装置の信頼性に関する測定結果を示すグラフであり、温度125°Cでの高抵抗状態の抵抗変化素子における電流-電圧特性を示すグラフである。縦軸は電流値で、横軸は電圧値である。図33AはDrain-Source間に電圧を印加した場合の電流Idsを示すグラフである。図33Aを見ると、電圧4V付近で絶縁破壊が生じていることがわかる。図33BはGate-Source間に電圧を印加した場合の電流Igsを示すグラフである。図33Bを見ると、電圧2V付近で、抵抗変化素子22i、22jが低抵抗状態へ遷移していることがわかる。これらの測定結果から、Drain-Source間の耐圧はプログラミング電圧よりも大きくなっており、信頼性が改善していることがわかる。ここで、ディスターブ特性を改善する際に注意すべき点について述べる。Drain-Source間の絶縁信頼性を確保するためには、GS間およびGD間のそれぞれの絶縁抵抗オフ抵抗ができるだけ同等であることが好ましい。これらの絶縁抵抗の値が異なると、印加される電圧の配分が不均衡になり、DrainおよびSourceのうち、どちらか一方にだけ高い電圧が印加される可能性があるためである。すなわち、図25Bに示した開口部160は、できるだけDrain-Source間の中央に形成することが好ましい。本実施例は、実施例6に示した半導体装置をロジックCMOSデバイスの多層配線層内に設けた構成である。本実施例の半導体装置について図面を参照して説明する。図34は本実施例の半導体装置の構成を模式的に示した部分断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施例の半導体装置は、半導体基板1上に設けられた半導体素子と、8層の配線層を含む多層配線層と、実施例6で説明した抵抗変化素子22i、22jとを有する構成である。半導体素子は、例えば、MOSFETであり、図34には、抵抗変化素子22i、22jを選択するためのトランジスタとして選択トランジスタ70が示されている。以下に、本実施例の半導体装置における多層配線層の構成を説明する。多層配線層は、半導体基板1上に、層間絶縁膜2、バリア絶縁膜3、層間絶縁膜4、絶縁性バリア膜7、保護絶縁膜14、層間絶縁膜15、バリア絶縁膜21、層間絶縁膜514、バリア絶縁膜524、層間絶縁膜515、バリア絶縁膜525、層間絶縁膜516、バリア絶縁膜526、層間絶縁膜517、バリア絶縁膜527、層間絶縁膜518、バリア絶縁膜528、層間絶縁膜519および保護絶縁膜520が順に積層した絶縁積層体を有する。層間絶縁膜2に設けられた開口には、バリアメタル531としてTiN膜を介してコンタクトプラグ532が埋め込まれている。コンタクトプラグ532の材料は、例えば、タングステンである。バリア絶縁膜3および層間絶縁膜4に設けられた配線溝にバリアメタル6を介して第1配線5が埋め込まれている。絶縁性バリア膜7、保護絶縁膜14および層間絶縁膜15に設けられた開口にはバリアメタル20を介してプラグ19が埋め込まれている。層間絶縁膜15に設けられた配線溝にバリアメタル20を介して第2配線18が埋め込まれている。第2配線18とプラグ19が一体構造となっており、その一体構造の側面と底面がバリアメタル20で覆われている。バリア絶縁膜21および層間絶縁膜514に設けられた開口にはバリアメタル537を介してプラグ562が埋め込まれている。層間絶縁膜514に設けられた配線溝にバリアメタル537を介して配線538が埋め込まれている。配線538とプラグ562が一体構造となっており、その一体構造の側面と底面がバリアメタル537で覆われている。バリア絶縁膜524および層間絶縁膜515に設けられた開口にはバリアメタル539を介してプラグ563が埋め込まれている。層間絶縁膜515に設けられた配線溝にバリアメタル539を介して配線540が埋め込まれている。配線540とプラグ563が一体構造となっており、その一体構造の側面と底面がバリアメタル539で覆われている。バリア絶縁膜525および層間絶縁膜516に設けられた開口にはバリアメタル541を介してプラグ564が埋め込まれている。層間絶縁膜516に設けられた配線溝にバリアメタル541を介して配線542が埋め込まれている。配線542とプラグ564が一体構造となっており、その一体構造の側面と底面がバリアメタル541で覆われている。バリア絶縁膜526および層間絶縁膜517に設けられた開口にはバリアメタル543を介してプラグ565が埋め込まれている。層間絶縁膜517に設けられた配線溝にバリアメタル543を介して配線544が埋め込まれている。配線544とプラグ565が一体構造となっており、その一体構造の側面と底面がバリアメタル543で覆われている。バリア絶縁膜527および層間絶縁膜518に設けられた開口にはバリアメタル545を介してプラグ566が埋め込まれている。層間絶縁膜518に設けられた配線溝にバリアメタル545を介して配線546が埋め込まれている。配線546とプラグ566が一体構造となっており、その一体構造の側面と底面がバリアメタル545で覆われている。バリア絶縁膜528および層間絶縁膜519に設けられた開口の上に、バリアメタル547およびバリアメタル549で挟まれた配線548が形成されている。そして、バリアメタル547、バリアメタル549および配線548を覆う保護絶縁膜520が層間絶縁膜519の上に形成されている。選択トランジスタ70のソース電極およびドレイン電極は、コンタクトプラグ532、プラグ19、562~566、ならびに、第1配線5、第2配線18、および配線538、540、542、544、546を介して最上部の配線548に電気的に接続されている。絶縁性バリア膜7は、第1配線5上にて開口部を有する。絶縁性バリア膜7の開口部の壁面は、第1配線5から離れるにしたって広くなるテーパ面となっている。次に、抵抗変化素子22i、22jについて説明する。なお、図34に示す多層配線層全体の図では、抵抗変化素子22i、22jの構成が細かくなるため、構成を示す符号を一部省略しており、ここでは、実施例6の図も参照して説明する。多層配線層において、抵抗変化素子22i、22jは、絶縁性バリア膜7に形成された開口部に、下部電極となる第1配線5a、5b上に抵抗変化素子膜9、第1上部電極10および第2上部電極11が順に積層された構成である。第2上部電極11上にはハードマスク膜12が形成され、抵抗変化素子膜9、第1上部電極10、第2上部電極11およびハードマスク膜12からなる積層体の上面および側面が保護絶縁膜14で覆われている。抵抗変化素子22i、22jは、下部電極となる第1配線5a、5bと、プラグ19を介して第2配線18と電気的に接続された第1上部電極10および第2上部電極11との間に抵抗変化素子膜9が介在した構成となっている。抵抗変化素子膜9は、第1配線5a、5bの上面、絶縁性バリア膜7の開口部のテーパ面、および絶縁性バリア膜7の上面の上に形成されている。抵抗変化素子22i、22jでは、絶縁性バリア膜7に形成された開口部の領域にて抵抗変化素子膜9と第1配線5a、5bのそれぞれが直接接しており、第2上部電極11上にてプラグ19と第2上部電極11とがバリアメタル20を介して接続されている。プラグ19は、層間絶縁膜15、保護絶縁膜14およびハードマスク膜12に形成された開口にバリアメタル20を介して埋め込まれている。配線538、540、542、544、546の材料は、例えば、銅である。プラグ562~566の材料は、例えば、銅である。バリアメタル537、539、541、543、545は、例えば、Ta/TaNの積層膜である。また、層間絶縁膜514~518は、例えば、比誘電率3以下のSiOCH膜である。第1配線5上の絶縁性バリア膜7にはSiN膜を用い、絶縁性バリア膜7以外のバリア絶縁膜524~528には、比誘電率の低いSiCN膜を用いることが可能である。最上層の配線548の材料は、例えば、Al-Cuである。バリアメタル547、549は、Ti/TiNの積層膜である。層間絶縁膜519は、例えば、シリコン酸化膜である。保護絶縁膜520は、例えば、シリコン窒化酸化膜である。なお、本実施例の半導体装置における抵抗変化素子22i、22jは、第5の実施形態、または、実施例9で説明した製造方法と同様な製造方法により形成することが可能であり、説明を省略している処理については、本発明の技術分野における一般的な手法を用いることが可能である。また、配線538から配線546までの配線およびプラグの形成方法についても、第1配線5、プラグ19および第2配線18と同様なため、その詳細な説明を省略する。また、本実施例では、実施例6で説明した半導体装置と同様な構成の抵抗変化素子22i、22jを適用した場合を説明したが、これに限定されるものではなく、他の実施形態または実施例で説明した抵抗変化素子を適用してもよい。本実施例によれば、第2の実施形態と同様な効果を奏するとともに、抵抗変化素子の構造を実施例6のような構造にすることで、最先端のULSIロジック製品の多層銅配線内部に抵抗変化素子を搭載することが可能となる。なお、本発明の一実施形態として、信号経路中に挿入された少なくとも2つのバイポーラ型抵抗変化素子を有し、これらの抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の2つの電極から入出力がなされる電気素子を有していれば、どのようなデバイスにも適用することが可能であり、その利用の可能性において何ら限定するものではない。また、相補型抵抗変化素子の構造は、他の膜との積層構造を用いることによっても本発明はなんら限定されることはない。本発明の一実施形態の構成は、少なくとも2つのバイポーラ型抵抗変化素子を有し、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の2つの電極から入出力がなされる電気素子を有していることである。また、上述の実施形態および実施例では、バイポーラ型抵抗変化素子の場合を説明したが、ユニポーラ型の抵抗変化素子を適用しても、2つの抵抗変化素子を小型化することが可能となり、抵抗変化素子の高密度な配置が可能となる。上記のことを、以下に、具体的に述べる。上述の実施形態および実施例では、本発明の適用例として、本願発明者によってなされた発明の背景となった利用分野であるCMOS回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する構成について説明した。しかし、本発明はその技術に限定されるものではなく、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、フラッシュメモリ、FRAMFerroElectricRandomAccessMemory、MRAMMagneticRandomAccessMemory、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMSMicroElectroMechanicalSystemsなどの接合にも適用することができる。また、上述の実施形態および実施例では、スイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。また、製造後のデバイスからも本発明による抵抗変化素子の構造を確認することが可能である。具体的には、観察対象のデバイスの断面をTEMTransmissionElectronMicroscope:透過型電子顕微鏡観察することで、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねており、2つの異なる下層配線の間に開口部を有しているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。さらに、TEMに加えEDXEnergyDispersiveXraySpectroscopy;エネルギー分散型X線分光法、EELSElectronEnergyLossSpectroscopy;電子エネルギー損失分光法などの組成分析を行うことで、本発明に含まれる材料であるかを確認することができる。本発明の効果の一例として、抵抗変化素子の閾値電圧以下の電圧が印加された場合の抵抗変化素子の誤書き込みおよび誤動作を防止できる。また、本発明の効果の一例として、抵抗変化素子の構造を小型化することで、抵抗変化素子の高密度な配置が可能となる。したがって、高性能かつ高信頼な半導体装置を実現できる。以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、当業者であれば、上述の実施形態および実施例の説明を読めば、これらの実施形態および実施例に含まれる内容と等価な構成要素や技術による数多くの変更および置換が容易であるが、このような変更および置換は、本願発明のスコープに属する。付記1多層配線と、前記多層配線の間に設けられ、第1電極、第2電極およびこれらの電極に挟まれた抵抗変化素子膜を含む2つの抵抗変化素子と、を有し、前記2つの抵抗変化素子のそれぞれの前記第1電極および前記第2電極のうち、いずれか一方の電極種が一体化して構成されていることを特徴とする半導体装置。付記2前記2つの抵抗変化素子がバイポーラ型の抵抗変化素子であり、前記第1電極が金属イオンの供給源となる材料を含み、前記第2電極が前記第1電極よりもイオン化しにくい材料で構成され、前記抵抗変化素子膜は前記金属イオンが伝導可能なイオン伝導層であることを特徴とする付記1記載の半導体装置。付記3前記2つの抵抗変化素子の前記第2電極が一体化された構成であり、前記2つの抵抗変化素子の前記第1電極が前記多層配線のいずれか1層の配線層により形成され、前記2つの抵抗変化素子の前記第1電極と前記抵抗変化素子膜との間に、1つの開口部を有する絶縁性バリア膜が設けられ、前記開口部を介して、前記抵抗変化素子膜が前記2つの抵抗変化素子の前記第1電極のそれぞれと接していることを特徴とする付記2記載の半導体装置。付記4前記抵抗変化素子膜が前記2つの抵抗変化素子の前記第1電極のそれぞれの上面および側面と接していることを特徴とする付記3記載の半導体装置。付記5前記イオン伝導層は、SiOxCy、TaSiOx、TaOx、ZrOx、HrOx、SiOx、TiOx、CxHy、CxHySiaOb、および有機膜のうち、いずれか1つを含むことを特徴とする付記2記載の半導体装置。付記6前記第1電極の材料の主成分がCuであり、前記第2電極の材料の主成分がRuまたはPtであることを特徴とする付記2記載の半導体装置。付記7前記絶縁性バリア膜の材料が、SiC、SiCN、およびSiNのうち、いずれかであることを特徴とする付記3記載の半導体装置。付記8前記第2電極は、前記抵抗変化素子膜の上に第1上部電極および第2上部電極が順に積層された構成であり、前記第1上部電極の材料がRuまたはPtであり、前記第2上部電極の材料が、Ta、Ti、TaN、TiN、W、およびAlのうち、いずれかであることを特徴とする付記2記載の半導体装置。付記9多層配線を有する半導体装置の製造方法であって、前記多層配線に含まれる配線層のうち、1つの配線層に設けられた2つの第1配線の上に、絶縁性バリア膜を形成する工程と、前記2つの第1配線から垂直方向に離れるにしたがって広くなるテーパ面を壁面に備え、該2つの第1配線の上面の少なくとも一部を露出する第1の開口部を前記絶縁性バリア膜に形成する開口部工程と、少なくとも前記第1の開口部の底面および壁面を含む面に前記抵抗変化素子膜を形成する抵抗変化素子膜形成工程と、前記抵抗変化素子膜の上に第2電極を形成する第2電極形成工程と、前記多層配線のうち、前記2つの第1配線が形成された配線層とは異なる配線層により、前記第2電極に接続するための第2配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。付記10前記開口部形成工程は、前記絶縁性バリア膜上に第2の開口部を有するハードマスク膜を形成する工程と、前記ハードマスク膜をマスクとして前記第2の開口部に露出する前記絶縁性バリア膜に対して反応性ドライエッチングを行うことにより、前記絶縁性バリア膜に前記第1の開口部をする工程と、を含むものであることを特徴とする付記9記載の半導体装置の製造方法。付記11前記抵抗変化素子膜形成工程は、有機シリカ原料を用いたプラズマCVD法を含み、前記第2電極形成工程は、有機金属Ru原料を用いたプラズマALD法を含み、前記抵抗変化素子膜形成工程と前記第2電極形成工程との間に、少なくとも前記抵抗変化素子膜が大気にさられることがないことを特徴とする付記9記載の半導体装置の製造方法。付記12前記抵抗変化素子膜形成工程と前記第2電極形成工程との間に、H2、He、Ar、N2のいずれか1つのガスを用いたプラズマ処理を前記抵抗変化素子膜に対して行うことを特徴とする付記11記載の半導体装置の製造方法。なお、この出願は、2010年6月16日に出願された日本出願の特願2010-137369の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。