"セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲットビットラインフォーシング電圧レベルを形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記形成されたターゲットビットラインフォーシング電圧レベルを調整するビットラインフォーシング電圧クランプ回路と、を具備した不揮発性メモリ装置。前記ページバッファは、ビットラインシャットオフトランジスタを具備し、前記ビットラインフォーシング電圧クランプ回路は、前記ビットラインシャットオフトランジスタと前記ビットラインとの間に位置したことを特徴とする請求項1に記載の不揮発性メモリ装置。前記ビットラインフォーシング電圧クランプ回路は、前記ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有するビットラインフォーシング電圧を生成するDC電圧生成器と、前記生成されたビットラインフォーシング電圧を選択的に前記ビットラインに出力する少なくとも1つのトランジスタと、を具備したことを特徴とする請求項1に記載の不揮発性メモリ装置。セルストリングは、それぞれ直列連結される複数のメモリセルと、前記メモリセルに連結されるストリング選択トランジスタ及び接地トランジスタと、を具備し、前記ページバッファがイネーブルされた後、前記ビットラインに、前記ストリング選択トランジスタがシャットオフされる電圧レベルが形成されれば、前記ビットラインフォーシング電圧クランプ回路がイネーブルされることを特徴とする請求項1に記載の不揮発性メモリ装置。前記ページバッファがイネーブルされた後、前記ビットラインに、既設定の電圧レベルが形成されれば、前記ビットラインフォーシング電圧クランプ回路がイネーブルされることを特徴とする請求項1に記載の不揮発性メモリ装置。前記ページバッファ及び前記ビットラインフォーシング電圧クランプ回路が、同時にイネーブルされることを特徴とする請求項1に記載の不揮発性メモリ装置。前記プログラム動作スキームは、ARLallbitlineプログラムスキームであることを特徴とする請求項1に記載の不揮発性メモリ装置。不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するコントローラと、を具備し、前記不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲットビットラインフォーシング電圧レベルを形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記形成されたターゲットビットラインフォーシング電圧レベルを調整するビットラインフォーシング電圧クランプ回路と、を具備したメモリシステム。前記ページバッファは、ビットラインシャットオフトランジスタを具備し、前記ビットラインフォーシング電圧クランプ回路は、前記ビットラインシャットオフトランジスタと前記ビットラインとの間に位置したことを特徴とする請求項8に記載のメモリシステム。不揮発性メモリ装置のプログラム方法において、ページバッファを使用し、ターゲットビットラインフォーシング電圧レベルを形成し、DC電圧生成器を使用し、前記ターゲットビットラインフォーシング電圧レベルを調整してプログラム動作を制御し、前記DC電圧生成器は、ビットラインと前記ページバッファとの間に連結され、前記ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有するビットラインフォーシング電圧を生成することを特徴とする不揮発性メモリ装置のプログラム方法。本発明の目的は、ビットラインフォーシングレベルをクランプする不揮発性メモリ装置及びそのプログラム方法を提供するところにある。本発明の実施形態による不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲットビットラインフォーシングbitlineforcing電圧レベルを大体のところでcoarse形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記大体のところ形成されたターゲットビットラインフォーシング電圧レベルを精密にfine調整するビットラインフォーシング電圧クランプ回路と、を具備することができる。一実施形態として、前記ページバッファは、ビットラインシャットオフトランジスタBLSHFTを具備し、前記ビットラインフォーシング電圧クランプ回路は、前記ビットラインシャットオフトランジスタと前記ビットラインとの間に位置しうる。一実施形態として、前記ビットラインフォーシング電圧クランプ回路は、前記ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有するビットラインフォーシング電圧を生成するDCdirectcurrent電圧生成器、及び前記生成されたビットラインフォーシング電圧を選択的に前記ビットラインに出力する少なくとも1つのトランジスタを具備することができる。一実施形態として、前記DC電圧生成器は、1V電圧を生成することができる。一実施形態として、セルストリングは、それぞれ直列連結される複数のメモリセルと、前記メモリセルに連結されるストリング選択トランジスタ及び接地トランジスタと、を具備することができる。前記ページバッファがイネーブルされた後、前記ビットラインに、前記ストリング選択トランジスタがシャットオフされる電圧レベルが形成されれば、前記ビットラインフォーシング電圧クランプ回路がイネーブルされうる。一実施形態として、前記ページバッファがイネーブルされた後、前記ビットラインに、既設定の電圧レベルが形成されれば、前記ビットラインフォーシング電圧クランプ回路がイネーブルされうる。一実施形態として、前記ページバッファ及び前記ビットラインフォーシング電圧クランプ回路が同時にイネーブルされうる。一実施形態として、前記プログラム動作スキームは、ARLallbitlineプログラムスキームでありうる。本発明の実施形態による不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結されたページバッファと、前記ビットラインと前記ページバッファとの間に連結され、ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有するDC電圧生成器を使用し、前記ターゲットビットラインフォーシング電圧レベルを精密に形成するビットラインフォーシング電圧クランプ回路と、を具備することができる。本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するコントローラと、を具備する。このとき、前記不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲットビットラインフォーシング電圧レベルを大体のところ形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記大体のところ形成されたターゲットビットラインフォーシング電圧レベルを精密に調整するビットラインフォーシング電圧クランプ回路と、を具備することができる。一実施形態として、前記不揮発性メモリ装置及び前記コントローラは、半導体ディスク装置を構成することができる。一実施形態として、前記不揮発性メモリ装置及び前記コントローラは、メモリカードを構成することができる。本発明の実施形態による不揮発性メモリ装置のプログラム方法は、ページバッファを使用して、ターゲットビットラインフォーシング電圧レベルを大体のところ形成し、DC電圧生成器を使用し、前記ターゲットビットラインフォーシング電圧レベルを精密に調整してプログラム動作を行う。このとき、DC電圧生成器は、ビットラインと前記ページバッファとの間に連結され、前記ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有するビットラインフォーシング電圧を生成することができる。本発明によれば、隣接するセル間のビットラインフォーシング電圧レベルが異なって形成されることによって、偏差variationによる、ISPPincrementalsteppulseprogram歪曲distortion問題を解決することができる。また本発明によれば、ビットラインフォーシング電圧レベルが一定以上上がれば、SSLTRのVthによって、ISPP歪曲が生じうる問題を解決することができる。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。図1は、本発明の不揮発性メモリ装置100を示すブロック図である。例示的に、不揮発性メモリ装置100は、フラッシュメモリ装置であると図示されている。しかし、本発明の技術的思想は、フラッシュメモリ装置に適用されるものに限定されるものではない。例えば、本発明の技術的思想は、プログラム動作時に、プログラム撹乱が発生しうるあらゆる形態の不揮発性メモリ装置例えば、ROMreadonlymemory、PROMprogrammablereadonlymemory、EPROMerasableprogrammablereadonlymemory、EEPROMelectricallyerasableprogrammablereadonlymemory、フラッシュメモリ装置、PRAMphasechangerandomaccessmemory、MRAMmagnetoresistiverandomaccessmemory、RRAMresistiverandomaccessmemory、FRAMferroelectricrandomaccessmemoryなどに適用されうる。また、本発明の技術的思想は、多様な形態に変形及び応用が可能である。図1を参照すれば、本発明の実施形態による不揮発性メモリ装置100は、メモリセルアレイ110、アドレスADDRデコーダ120、データ入出力回路130、リード/ライトreadwrite回路140、DCdirectcurrent電圧発生器DC_Gen150及び制御ロジック回路160を具備する。メモリセルアレイ110は、ストリング選択ラインSSL、ワードラインWL1~WLm、及び接地選択ラインGSLを介してアドレスデコーダ120に連結され、ビットラインBL1,...,BLnを介してリード/ライト回路140と連結される。メモリセルアレイ110は、複数のメモリセルMCから構成され、複数のメモリセルMCが直列に連結されたセルストリングCS1,...,CSnが、ビットラインBL1,...,BLnと、ソースラインCSLとの間に直列に連結された構造を有する。セルストリングCS1,...,CSnは、それぞれ直列連結される複数のメモリセルMCと、前記メモリセルMCに連結されるストリング選択トランジスタSST及び接地トランジスタGSTと、を具備する。このようなセルストリングCS1,...,CSnが多数個に配列され、メモリセルアレイ110を構成する。不揮発性メモリ装置100は、多数個のメモリセルアレイ110を含むことができるが、説明の便宜のために、1つのメモリセルアレイ110を含むこととする。1つのメモリセルアレイ110は、1つのブロックを構成し、ブロック単位でメモリセルデータの消去動作がなされる。メモリセルアレイ110は、n本のビットラインBL1~BLnに連結されたセルストリングCS1,...,CSnから構成される。セルストリングCS1,...,CSnは、ソースラインCSLに共通に連結される。セルストリングCS1のメモリセルのゲートは、ワードラインWL1~WLmにそれぞれ連結される。セルストリングCS1,...,CSnをそれぞれビットラインBL1~BLnに連結させるストリング選択トランジスタSSTのゲートは、ストリング選択ラインSSLに連結される。ビットラインBL1~BLnを共通ソースラインCSLに連結させる接地選択トランジスタらGSTのゲートは、接地選択ラインGSLに連結される。アドレスデコーダ120は、メモリセルアレイ110、リード/ライト回路140及び制御ロジック回路160に連結される。アドレスデコーダ120は、制御ロジック回路160の制御に応答して動作する。アドレスデコーダ120は、外部からアドレスADDRを提供される。アドレスデコーダ120は、アドレスADDRのうち、カラムcolumnアドレスをデコーディングし、ワードラインWL1~WLmを選択する。アドレスデコーダ120は、アドレスADDRのうち、ロウrowアドレスをデコーディングし、リード/ライト回路140に提供する。例示的に、アドレスデコーダ120は、カラムデコーダ、ロウデコーダ及びアドレスバッファなどのように周知の構成要素を含むものである。データ入出力回路130は、リード/ライト回路140及び制御ロジック回路160に連結される。データ入出力回路130は、制御ロジック回路160の制御に応答して動作する。データ入出力回路130は、外部とデータDATAを交換する。データ入出力回路130は、外部から伝えられるデータDATAを、リード/ライト回路140に伝達する。データ入出力回路130は、リード/ライト回路140から伝えられるデータDATAを外部に伝達する。データ入出力回路130は、データバッファのような周知の構成要素を含むものである。リード/ライト回路140は、メモリセルアレイ110、アドレスデコーダ120、データ入出力回路130及び制御ロジック回路160に連結される。リード/ライト回路140は、制御ロジック回路160の制御に応答して動作する。リード/ライト回路140は、アドレスデコーダ120から提供されるデコーディングされたロウアドレスに応答し、ビットラインBL1~BLnを選択する。リード/ライト回路140は、データ入出力回路130からデータラインDLを介して伝えられるデータを、選択されたメモリセルに書き込む。リード/ライト回路140は、選択されたメモリセルに保存されているデータを読み取り、データラインDLを介してデータ入出力回路130に伝達する。リード/ライト回路140は、ロウ選択回路図示せず、各ビットラインBL1,...,BLnに連結されるページバッファ30a,30b,30c、各ビットラインBL1,...,BLnとページバッファ30a,30b,30cとの間に連結されるビットラインフォーシング電圧クランプ回路40a,40b,40cから構成されうる。ビットラインフォーシング電圧クランプ回路40a,40b,40cは、DC電圧生成器150から第1ビットラインフォーシング電圧V1を提供される。このように、各ビットラインBL1,...,BLnごとにページバッファが連結される構造をABLallbitline構造と呼ぶ。DC電圧生成器150は、ビットラインフォーシング電圧クランプ回路40a,40b,40cの外部にあると図示されているが、DC電圧生成器150が、ビットラインフォーシング電圧クランプ回路40a,40b,40cの内部に含まれうる。ページバッファ30a,30b,30cは、ビットラインフォーシング電圧、プログラム電圧、プログラム禁止電圧などの電圧調節を行い、当該技術分野の当業者に周知の構成要素であるから、具体的な説明は省略する。他の例として、リード/ライト回路140は、ロウ選択回路、書き込みドライバ、感知増幅器などから構成されうる。DC電圧生成器150は、制御ロジック回路160に連結される。DC電圧生成器150は、制御ロジック回路160の制御に応答して動作する。DC電圧生成器150は、第1ビットラインフォーシング電圧V1を、ビットラインクランプ回路40a,40b,40cに伝達する。第1ビットラインフォーシング電圧V1は、各ビットラインに、ビットラインフォーシングを行うターゲットビットラインフォーシング電圧と同じ電圧レベルを具備する。制御ロジック回路160は、不揮発性メモリ装置の諸般動作を制御する。ビットラインフォーシング電圧クランプ回路40a,40b,40cは、図3Aないし図3Eで説明するISPPincrementalsteppulseprogram歪曲distortion及びプログラム性能低下を防止するという長所がある。まず、本発明の理解を助けるために、ビットラインフォーシングについて説明する。プログラムされるメモリセルのビットラインには、F-NFowlerNordheimトンネリングを誘発しうる電圧が提供され、ストリング選択トランジスタは、ターンオンされねばならない。プログラムされるメモリセルのビットラインには、0Vが供給されることによって、メモリセルはプログラムされる。しかし、プログラムのために選択されたビットラインのうちには、過度なスレショルド電圧の上昇を抑制しなければならない場合が発生する。マルチレベルセルMLCのスレショルド電圧散布を稠密に管理するためのプログラムの動作がこれに該当する。従って、かような場合、プログラムされるメモリセルのビットラインに0Vではないビットラインフォーシング電圧を提供してプログラムされるメモリセルのチャンネルとゲートとの電位差を提供する。このようなプログラムされるビットラインの制御を、ビットラインフォーシングbitlineforcingまたは1V_フォーシング1V_forcingという。ビットラインフォーシングによって、メモリセルで発生する必要以上のF-Nトンネリング効果を抑制することができる。例えば、プログラムするセルに18Vのプログラム電圧Vpgmを印加するとき、ビットラインフォーシングするセルには、プログラム電圧Vpgmが17V印加されたのと同じ効果を有する。このような効果により、プログラム後、稠密なスレショルド電圧散布の形成が可能である。かようなビットラインフォーシングを行うとき、ページバッファが2本以上のビットラインを共有するSBLshieldedbitline構造では、相対的に発生しうるビットライン-ビットライン容量性カップリング効果bitlinebitlinecapacitivecouplingを受けないという長所がある。しかし、SBL構造からABL構造にプログラムスキームが変化し、大容量微細化が進展しつつビットライン間の間隔が狭まり、その結果、容量性カップリングが増加しつつ、ビットライン間のビットライン-ビットライン容量性カップリング効果を受けるという問題点が生じた。整理すれば、ABL構造では、例えば、ビットライン-ビットライン容量性カップリング効果のために、ビットラインフォーシングを行うとき、以下で図3Aないし図3Eを介して詳述するISPP歪曲及びプログラム性能低下の問題点が生じる。図2を参照すれば、プログラムprogramが設定されたビットラインBL1,BL3,BL7に接地電圧GNDが印加され、ビットラインフォーシングBL_FORCINGが設定されたビットラインBL2,BL4,BL5,BL6に1Vが印加される。また、図面には表示されていない、プログラム禁止が設定されたビットラインには、電源電圧Vccが印加される。説明の便宜のために、第5ビットラインでビットラインフォーシングが設定されたメモリセルをAと表示し、第2ビットラインでビットラインフォーシングが設定されたメモリセルをBと表示した。差異点は、Bメモリセルの第2ビットラインBL2は、その両隣ビットラインに接地電圧が印加され、Aメモリセルの第5ビットラインBL5は、その両隣ビットラインに1Vであるビットラインフォーシング電圧が印加されるという点である。以下、それぞれAメモリセルの場合、Bメモリセルの場合とする。図3Aないし図3Eは、図2のようにプログラムが設定されたABL構造で、図1の不揮発性メモリ装置でページバッファだけを利用したビットラインフォーシング方法について説明するものである。換言すれば、ビットラインフォーシング電圧クランプ回路は、ディセーブルされた状態である。図3Aは、図1のビットラインフォーシング電圧クランプ回路がない場合、メモリセルのビットラインフォーシング方法について説明する図面である。図3Aを参照すれば、ビットラインBL0に、ページバッファ30を介して、第2ビットラインフォーシング電圧V2が提供される。ページバッファ30が、ビットラインに印加される電圧レベルプログラム、プログラム禁止、ビットラインフォーシングを調節するビットラインシャットオフトランジスタBLSHFTを具備することは、当該技術分野の当業者には周知のことである。その一例として、ページバッファ30を介して第2ビットラインフォーシング電圧V2を印加する過程は、次のようである。例えば、第3電圧V3とBLSHFレベルにいずれも1.8Vを与え、BLSHFTのスレショルド電圧を0.8Vに設定する。それにより、BLSHFレベルからBLSHFTのスレショルド電圧を差し引いた1V1.8V-0.8V=1Vが第2ビットラインフォーシング電圧V2として出力される。しかし、このように、BLSHFTを利用したページバッファ30のビットラインフォーシング方法は、特に、ABLライン構造で、図3Bに図示されているように、Aメモリセルの場合とBメモリセルの場合とのビットラインに印加される電圧に偏差variationが生じることになる。図3Bは、縦軸は、ビットライン電圧レベルであり、横軸は、時間である。ABLプログラムによるスキームでは、ビットラインフォーシング時に、隣接セルの状態によって、フォーシングレベルに偏差が生じる。例えば、Bメモリセルの第2ビットラインBL2及びAメモリセルの第5ビットラインBL5のいずれにも、1Vをページバッファ30から提供されて、ビットラインフォーシングとして設定することができる。しかし、隣接するセル状態プログラムprogram、プログラム禁止inhibit、ビットラインフォーシングBL_forcingの差によって、実際にAメモリセルの第5ビットラインBL5に形成される電圧レベルは、Bメモリセルの第2ビットラインBL2に形成される電圧レベルよりさらに高くなるという現象が生じる。その理由は、例えば、Aメモリセルの場合、Aメモリセルを基準に、隣接セルの状態がいずれも1Vフォーシングであるので、脇にキャップがないように見えるので、最も速くかつて高く上昇するためである。その結果、図3Aに図示されているように、AメモリセルとBメモリセルとのビットラインフォーシング電圧レベル間に偏差が生じる。そのギャップは時間が経過しても減らない。その理由は、例えば、図3Eを参照して後述する。要約すれば、メモリセルの状態がプログラムprogram-ビットラインフォーシングBL_forcing-プログラムprogramあるいはプログラム禁止inhibit-ビットラインフォーシングBL_forcing-プログラム禁止inhibitである場合と、ビットラインフォーシングBL_forcing-ビットラインフォーシングBL_forcing-ビットラインフォーシングBL_forcingである場合とで、それぞれのビットラインフォーシング電圧レベル値が各ビットラインに異なって形成される。これによる偏差によって、ISPP歪曲が起こり、ビットラインレベルが一定以上上がれば、ストリング選択トランジスタSSTのスレショルド電圧Vthによって、ISPP歪曲が起こることもある。また、このような問題を解決するために、ビットラインフォーシングレベルbitlineforcinglevelを低くすれば、プログラム性能programperformance低下を引き起こす。以下、偏差によってISPP歪曲が生じる現象について、図3Cないし図3Eを参照してさらに詳細に説明する。例えば、1個のセルに複数のデータを保存するマルチレベルセルMLC:multilevelcellのスレショルド電圧散布を正確に制御するために、増加型ステップパルスプログラミングISPP:incrementsteppulseprogramming方式が使われている。ISPP方式によれば、プログラム電圧Vpgmは、図3Cに図示されているように、プログラムサイクルのプログラムループが反復されることによって段階的に増加する。プログラム電圧Vpgmは、決まった増加分△ISPPほど増加する。プログラム動作が進められるにつれて、プログラムされるセルのスレショルド電圧は、プログラムループで決められた増加分△ISPPほど増加する。かような理由で、最終的にプログラムされたセルのスレショルド電圧散布の幅を狭めようとするなら、プログラム電圧の増加分△ISPPが小さく設定されねばならない。さらに図3Cを参照すれば、説明の理解を助けるために、△ISPPは0.3V、Aメモリセルに形成されたビットライン電圧レベルは1.1V、Bメモリセルに形成されたビットライン電圧レベルは1Vとする。Aメモリセルのビットライン電圧レベルが高く形成される理由は、図3Bで説明したので省略する。結果的に、プログラムされるセルのゲートに初期に印加されるプログラム電圧Vpgmが15Vであるとするとき、ビットラインフォーシングするAメモリセル及びBメモリセルは、それぞれ13.9V及び14Vほどプログラムされる効果を有する。その理由は、前記ビットラインフォーシング概念で説明した。問題は、Aメモリセルの両隣セルが、プログラム禁止inhibitセルになった瞬間、プログラム電圧の増加分△ISPPが0.4Vになりうるということである。その理由は、Aメモリセルの両隣メモリセルがプログラム禁止メモリセルになれば、ビットライン電圧レベルが、既存の1.1Vより低い1Vに形成することができるためである。次に、ビットライン電圧レベルが一定以上上がれば、ストリング選択トランジスタSSTのスレショルド電圧Vthによって、ISPP歪曲が起こりうる例について、図3Dを参照しつつ説明する。Aメモリセルの場合を基準とする。ストリング選択トランジスタSSTのスレショルド電圧Vthは、1Vでありうる。図3Dを参照すれば、ストリング選択ラインSSLに、2.4Vプログラム電圧Vpgmが印加され、ビットラインBL0レベルが1.4V以上になれば、プログラム禁止状態inhibitとなる。すなわち、ストリング選択トランジスタSSTのゲート-ソース電圧Vgsは、スレショルド電圧Vthに達することなく、ストリング選択トランジスタSSTは遮断offされる。フローティングされたストリングのチャンネル電位は、カップリング効果によって上昇し、従って、メモリセルのゲートとチャンネルとのF-Nトンネリングは遮断される。結局、プログラムされねばならないセルストリングが、チャンネルがフローティングされるという問題点が生じる。図3Eに図示されているように、フローティング問題は、BLSHFTを使用する場合にも発生する。同様に、Aメモリセルの場合を例に挙げる。例えば、図3Aを参照して説明したように、BLSHFTが1Vビットラインフォーシング電圧を形成させるにしても、隣接セルにより、その1Vビットラインフォーシング電圧がブースティングされる。その結果、BLSHFTはシャットオフされ、フローティング状態になり、図3Bで、AメモリセルとBメモリセルとの偏差は時間が経過しても減らない。さらに、このようなISPP歪曲問題以外に、Bメモリセル側ビットラインレベルが一定値以下に下がるときにも、プログラム性能が低下しうるという問題点が生じる。例えば、ビットラインシャットオフレベルBLSHFlevelを1.8Vから1.5Vとするとき、プログラム開始バイアスレベルPGMstartbiaslevelを0.3V低くする状況を引き起こしうる。その結果、プログラム性能が低下する。図1のビットラインフォーシング電圧クランプ回路は、前述の問題点を防止する。以下、図4ないし6を参照しつつ、さらに詳細に説明する。図4は、図1の不揮発性メモリ装置100でのプログラム方法について説明する図面である。図1ないし図4を参照すれば、本発明による不揮発性装置は、ページバッファ30を介して、第2ビットラインフォーシング電圧V2をビットラインBLに提供する。また、ページバッファ30は、前述のように、ビットラインシャットオフトランジスタBLSHFTを具備する。ページバッファ30を利用し、第2ビットラインフォーシング電圧V2を提供する過程は、この技術分野で当業者には周知の技術であり、図3Aで、そのうちの1つの例を記載したので、具体的な説明は省略する。しかし、かような場合において、図3Aないし図3Eで説明したように、ページバッファのみでビットラインフォーシング電圧を形成するとき、隣接ビットライン電圧の影響のために、ビットラインBLに実際に印加されるビットラインフォーシング電圧レベルが大体のところ形成されるという問題点がある。すなわち、ページバッファ30を介してビットラインに提供される第2ビットラインフォーシング電圧V2が、ターゲットビットラインフォーシング電圧レベルよりより高かったり低かったりしたvariation。従って、本発明による不揮発性装置100は、ビットラインフォーシング電圧クランプ回路40をさらに提供する。ビットラインフォーシング電圧クランプ回路40は、DCdirectcurrent電圧生成器から、第1ビットラインフォーシング電圧V1を提供する。ビットラインフォーシング電圧クランプ回路40は、DC電圧生成器150から第1ビットラインフォーシング電圧V1を選択的に提供する少なくとも1つのトランジスタを具備する。そのトランジスタは、スイッチの役割を行い、制御ロジック回路160の制御を受ける。スイッチの役割を行うトランジスタは、周知の構成要素であるから、具体的な説明は省略する。ビットラインフォーシング電圧クランプ回路40は、セルストリングCSとページバッファ30との間に連結され、精密にfineビットラインBLにビットラインフォーシング電圧V1を提供することができる。DC電圧生成器150が、隣接ビットラインの影響を受けずに、続けてターゲットビットライン電圧レベルと同じ電圧レベルを有するビットラインフォーシング電圧を発生させるためである。DC電圧生成器150は、ビットラインBLに精密にビットライン電圧レベルを形成することができる。図5は、図1の非揮発性メモリ装置100のプログラム方法を示す第1例のタイミングダイヤグラムである。まず、Aメモリセルの場合について説明する。図1、図2、及び図4と連繋させて図5を参照すれば、Aメモリセルのビットラインフォーシング動作は、次の通りなされる。第5ビットラインプレチャージ時点T1で、ストリング選択ラインSSLに電源電圧VDDが印加され、ビットラインフォーシングするセルストリングCS5の第5ビットラインBL5に、ページバッファから第2ビットラインフォーシング電圧V2が提供されるa。図3Aないし図3Eを介して説明した通り、隣接ビットラインフォーシング電圧の影響を受け、ビットラインで、実際に第2ビットラインフォーシング電圧V2は、ターゲットビットライン電圧レベルより高く形成される。すなわち、ターゲットビットラインフォーシング電圧レベルとの偏差が生じる。従って、制御ロジック回路160で既設定の時点T2に達すれば、ビットラインフォーシング電圧クランプ回路40をイネーブルさせる。イネーブルされたビットラインフォーシング電圧クランプ回路40は、ビットラインフォーシングするセルストリングCS5の第5ビットラインBL5に、第1ビットラインフォーシング電圧V1を印加する。このとき、前述のように、ターゲットビットラインフォーシング電圧レベルと同じ電圧レベルを有する第1ビットラインフォーシング電圧V1を生成するDC電圧生成器150を使用する。DC電圧生成器150を利用し、ビットラインフォーシング電圧クランプ回路40から生成された第1ビットラインフォーシング電圧V1は、ビットラインで、ターゲットビットライン電圧レベルとできる限り近接または同一に形成されうるb。一例として、制御ロジック回路160で既設定の時点T2は、ビットラインに提供される第2ビットラインフォーシング電圧V2が上昇し、ストリング選択トランジスタがシャットオフされる前の時点でもあり、それ以後の時点でもある。例えば、図3Dを参照すれば、1.4Vでありうる。ただし、これに限定されるものではない。次に、Bメモリセルの場合について説明する。Bメモリセルのビットラインフォーシング動作は、次の通りなされる。第2ビットラインプレチャージ時点T1で、ストリング選択ラインSSLに電源電圧VDDが印加され、ビットラインフォーシングするセルストリングCS2の第2ビットラインBL2に、ページバッファ30から第2ビットラインフォーシング電圧V2が印加されるa。図3Aないし図3Eを介して説明した通り、隣接ビットラインフォーシング電圧の影響を受け、ビットラインで、実際に第2ビットラインフォーシング電圧V2は、ターゲットビットライン電圧レベルより高く形成される。すなわち、ターゲットビットラインフォーシング電圧レベルとの偏差が生じる。従って、制御ロジック回路160で既設定の時点T2に達すれば、ビットラインフォーシング電圧クランプ回路40をイネーブルさせる。イネーブルされたビットラインフォーシング電圧クランプ回路40は、ビットラインフォーシングするセルストリングCS2の第2ビットラインBL2に、第1ビットラインフォーシング電圧V1を印加する。DC電圧生成器150を利用した、ビットラインフォーシング電圧クランプ回路から提供された第1ビットラインフォーシング電圧V1は、ビットラインで、ターゲットビットライン電圧レベルとできる限り近接または同一に形成されうるb。図5のような本発明のプログラム方法の長所は、偏差が生まれた状態で、DC電圧生成器150をオンにすることによって、ターゲットビットラインフォーシング電圧レベルより高く形成されたビットラインフォーシング電圧は低くし、低く形成されたビットラインフォーシング電圧は高くする。従って、既存回路を利用するものの、偏差のみ調整すればいいので、ロジックオーバーヘッドlogicoverheadを減らすことができる。説明の理解を助けるために、例を挙げて説明する。例えば、ターゲットビットラインフォーシングレベルを1Vに設定するとする。このとき、初めから1Vを生成するDC電圧生成器150をイネーブルするならば、ターゲットビットラインフォーシングレベルと、実際に形成されたビットラインフォーシングレベルとの偏差は減るだろうが、最悪の場合worstcase、あらゆるビットラインにその値をフォーシングforcingするとき、途方もないロジックオーバーヘッドが生じる。すなわち、初めから8Kbyteのビットラインローディングをいずれも満たそうとするなら、1VDC電圧生成器150の容量が非常に大きくなる。このために、本発明のプログラム方法は、図4のように、既存ページバッファ30を利用して、大体のところビットラインフォーシング電圧レベルlevelをフォーシングforcingした後、1VDC電圧生成器150を利用し、精密にその値を調整する。要約すれば、ビットラインフォーシング電圧クランプ回路を使用してクランプするものの、その方法が、ロジック的に負担が大きくなるので、図5のようなプログラム方法を提供するのである。図6は、図1の不揮発性メモリ装置のプログラム方法を示す第2例のタイミングダイヤグラムである。図5と基本原理が同一であるので、具体的な説明は省略する。図1、図2、及び図4と連繋して図6を参照すれば、プレチャージ動作後にT1時点で、既存ページバッファ30とビットラインフォーシング電圧クランプ回路40とをいずれもイネーブルにするc’。例えば、プレチャージ動作後にT1時点から、既存ページバッファと、1Vを生成するDC電圧生成器150とをいずれもイネーブルさせることにより、偏差がない1Vを作ることができる。付加的に、本発明の不揮発性メモリ装置は、ビットラインフォーシング電圧クランプ回路だけを使用し、ビットラインをフォーシングするプログラム方法を遂行することができることは、この技術分野の当業者であるならば、本発明を基に類推可能であろう。また、本発明の不揮発性メモリ装置は、既存ページバッファ及びビットラインフォーシング電圧クランプ回路のいずれも利用し、ビットラインをフォーシングするプログラム方法を遂行することができることは、この技術分野の当業者であるならば、本発明を基に類推可能であろう。図7は、本発明の一つ以上の実施形態によってプログラム動作される少なくとも1つの不揮発性メモリ装置100を含むメモリシステムを示している。図7を参照すれば、メモリシステム700は、図5で説明された不揮発性メモリ装置100に結合されたプロセッサ710を含む。メモリシステム700は、個別的な集積回路を含むことができるか、あるいはプロセッサ710及び不揮発性メモリ装置100のどちらも同じ集積回路上にありうる。プロセッサ710は、マイクロプロセッサ、メモリコントローラ、または任意の他の類型の制御回路ASIC:applicationspecificintegratedcircuitなどでありうる。プロセッサ710は、RAMrandomaccessmemory、プロセシングユニット、ホストインターフェースそしてメモリインターフェースのような構成要素を含むことができる。RAMは、プロセシングユニットの動作メモリとして利用される。プロセシングユニットは、プロセッサ710の諸般動作を制御するものである。ホストインターフェースは、ホストとプロセッサ710との間のデータ交換を遂行するためのプロトコルを含むものである。例示的には、プロセッサ710は、USBuniversalserialbus、MMCmultimediacard、PCI-Express、ATAadvancedtechnologyattachment、Serial-ATA、Parallel-ATA、SCSIsmallcomputersysteminterface、ESDIenhancedsmalldeviceinterfaceそしてIDEInternationalDriveElectronicsのような多様なインターフェースプロトコルのうち一つを介して、外部ホストと通信するように構成されうる。メモリインターフェースは、不揮発性メモリ装置100とインターフェーシングするものである。プロセッサ710は、エラー訂正ブロックをさらに含むことができる。エラー訂正ブロックは、不揮発性メモリ装置100で読み取ったデータのエラーを検出して訂正するものである。図8は、本発明の一つ以上の実施形態によってプログラムされる少なくとも1つの不揮発性メモリ装置100を有するメモリモジュールを示している。図8を参照すれば、メモリモジュール800は、メモリカードとして図示されているが、メモリモジュール800を参照して説明される概念が、他の類型の移動式メモリまたは携帯用メモリ例えば、USBフラッシュドライブに適用され、本明細書で説明されるメモリモジュールの範囲内に属するものであるとしなければならない。メモリモジュール800は、一つ以上の不揮発性メモリ装置100を覆い包んでいるハウジング805を含むが、このようなハウジングがあらゆる装置または装置応用に必須なものではない。不揮発性メモリ装置100は、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧の印加時点を異ならせてプログラム動作を行ったり、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧レベルを異ならせてプログラム動作を行う。ハウジング805は、ホスト装置との通信のための一つ以上のコンタクト815を含む。ホスト装置の例としては、デジタルカメラ、デジタルレコーディング及び再生装置、PDApersonaldigitalassistant、パソコン、メモリカード判読器、インターフェースハブなどがある。コンタクト815は、標準化されたインターフェースの形態になっている。例えば、USBフラッシュドライバの場合、コンタクト815は、USBタイプAオスコネクタUSBtype-Amaleconnectorの形態になっていることが可能である。コンタクト815は、メモリモジュール800と、コンタクト815に対する互換可能なレセプタreceptorを有するホストとの間で、制御信号、アドレス信号及び/またはデータ信号を伝達するインターフェースを提供する。メモリモジュール800は、選択的に、一つ以上の集積回路及び/または個別素子である付加回路820を含むことができる。付加回路820は、不揮発性メモリ装置100のアクセスを制御し、外部ホストと不揮発性メモリ装置100との変換階層translationlayerを提供する制御回路、例示的には、メモリコントローラを含むことができる。例えば、コンタクト815の数と、不揮発性メモリ装置100の連結回路の数との間に一対一の対応関係がないこともある。これにより、メモリコントローラ820は、適切なときに、適切なI/O連結回路で、適切な信号を受信するために、または適切なときに、適切なコンタクト815で、適切な信号を提供するために、選択的に、不揮発性メモリ装置100のI/O連結回路を連結させることができる。同様に、ホストとメモリモジュール800との通信プロトコルが、メモリ装置100のアクセスに必要なものとは異なることがある。メモリコントローラ820は、不揮発性メモリ装置100への所望のアクセスを達成するために、ホストから受信された命令シーケンスを適切な命令シーケンスに変換することができる。このような変換は、命令シーケンスに付加して、信号電圧レベルの変化を含むことができる。図9は、図7のメモリシステムまたは図8のメモリモジュールを含むコンピュータシステムを示している。図9を参照すれば、コンピュータシステム900は、中央処理装置CPU910、RAM920、I/Oinputoutputデバイス930及びメモリシステム700を含む。コンピュータシステム900は、メモリシステム700の代わりに、メモリモジュール800を含むこともできる。コンピュータシステム900は、システムバス940を介して、中央処理装置910、RAM920及びI/Oデバイス930と連結される。I/Oデバイス930を介して提供されたり、あるいは中央処理装置910によって処理されたデータは、メモリシステム700またはメモリモジュール800に保存される。メモリシステム700は、不揮発性メモリ装置100に結合されたプロセッサ710を含む。メモリモジュール700は、プロセッサ710と不揮発性メモリ装置100とを含む。不揮発性メモリ装置100は、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧の印加時点を異ならせてプログラム動作を行ったり、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧レベルを異ならせてプログラム動作を行う。メモリシステム700が、半導体ディスク装置SSDとして装着される場合、コンピュータシステム900のブーティング速度が画期的に速くなりうる。メモリモジュール800は、移動式メモリまたは携帯用メモリに適用されうる。本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"