絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記回路基板の前記上面に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と、前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、を備え、前記複数のビアのいずれかと、前記導電性シールド層と、は、電気的に接続され、前記第2配線層を構成する複数の配線のいずれかは、グランド電位になることが可能であり、グランド電位になることが可能な前記第2配線層を構成する複数の配線のいずれかは、前記複数のビアのいずれかに電気的に接続されていることを特徴とする半導体装置。前記複数のビアのそれぞれは、前記回路基板の側面において露出され、前記側面に露出された前記複数のビアのそれぞれと、前記導電性シールド層と、が接続されていることを特徴とする請求項1記載の半導体装置。前記絶縁基材の前記上面に対して垂直な方向からみて、グランド電位になることが可能な前記第2配線層のそれぞれは、前記半導体素子の角部に位置していることを特徴とする請求項1記載の半導体装置。前記絶縁基材の前記上面に対し垂直な方向からみて、グランド電位になることが可能な前記第2配線層のそれぞれは、前記半導体素子の隣り合う角部の間に位置していることを特徴とする請求項1記載の半導体装置。絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記回路基板の前記上面上に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と、前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、を備え、前記第2の配線を構成する複数の配線は、前記導電性シールド層に接触せず、前記第1配線層を構成する複数の配線のいずれかに電気的に接続され、前記側面に露出するように前記回路基板の端部にまで配線されていることを特徴とする半導体装置。本発明が解決しようとする課題は、電磁ノイズを外部に放射しない点より信頼性の高い半導体装置を提供することである。実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記回路基板の前記上面に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と、前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、を備える。前記複数のビアのいずれかと、前記導電性シールド層と、は、電気的に接続され、前記第2配線層を構成する複数の配線のいずれかは、グランド電位になることが可能であり、グランド電位になることが可能な前記第2配線層を構成する複数の配線のいずれかは、前記複数のビアのいずれかに電気的に接続されている。実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記回路基板の前記上面上に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と、前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、を備える。前記第2の配線を構成する複数の配線は、前記導電性シールド層に接触せず、前記第1配線層を構成する複数の配線のいずれかに電気的に接続され、前記側面に露出するように前記回路基板の端部にまで配線されている。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に説明する各実施形態は、適宜複合させることができる。第1実施形態図1は、第1実施形態に係る半導体装置の概要を説明する断面模式図である。図1には、第1実施形態に係る半導体装置1のほかに、半導体装置1を実装する実装基板100が表示されている。半導体装置1は、FBGAFinepitchBallGridArray型の半導体パッケージである。半導体装置1は、回路基板10を有する。回路基板10は、インターポーザ基板とも称される。回路基板10は、絶縁基材11と、絶縁基材11の上面側の外周に設けられた第1配線層を構成する複数の配線12と、絶縁基材11の下面側に設けられた第2配線層を構成する複数の配線13と、を有する。回路基板10は、さらに絶縁基材の上面第1主面から下面第2主面にまで貫通する複数のビア14を有する。回路基板10の上面には、第1配線層12の一部を被覆するソルダレジスト層15が形成されている。回路基板10の下面には、第2配線層13の一部を被覆するソルダレジスト層16が形成されている。第2配線層を構成する複数の配線13のそれぞれは、ランド状の配線層である。第2配線層を構成する複数の配線13のそれぞれには、半田ボールである外部接続端子17が接続されている。外周の外部接続端子17からは、回路基板10の外側に引き出し線19が延在している。引き出し線19は、回路基板10の側面10wにおいて露出するビア14に接続されている。引き出し線19は、外周の外部接続端子17と、外周の外部接続端子17に最も近いビア14とを接続する接続線である。外部接続端子17は、実装基板100の上面側に設けられた配線層101に接続されている。回路基板10の上面側には、半導体素子20が搭載されている。半導体素子20の上面には、ワイヤボンディングワイヤ21の一方の端が接続されている。ワイヤ21の他方の端は、第1配線層12に接続されている。ワイヤ21は、導電部材であり、第1配線層を構成する複数の配線12の少なくとも1つと、半導体素子の表面に設けられた電極図示しないと、を電気的に接続する。半導体素子20の外周およびワイヤ21は、回路基板10の上面側に設けられた封止樹脂層30によって封止されている。半導体素子20と回路基板10との間隙には、ダイボンディング材22が形成されている。封止樹脂層30と回路基板10の側面10wの一部とは、導電性シールド層40によって覆われている。導電性シールド層40は、回路基板10の側面外端10wに設けられたビア14に接続されている。回路基板10の側面10wにおいて露出するビア14の少なくもと1つは、グランドGND電位にすることができる。これにより、半導体素子20の外周、ワイヤ21、回路基板10の上面側、および回路基板10の側面10wの一部を覆う導電性シールド層40の電位は、グランドGND電位にすることができる。半導体素子20は、例えば、フラッシュメモリ、DRAM等の記憶素子や、マイクロプロセッサ等の演算素子あるいは信号処理素子などである。ワイヤ21の材質は、例えば、金Au、アルミニウムAl、銅Cu等である。第1配線層12、13は、銅Cu箔、銀Agまたは銅Cuを含む導電性ペースト等であり、必要に応じて表面にニッケルNi、金Au等のめっき処理が施されている。ビア14は、例えば、柱状電極である。ビア14は、全ての材が導電材で構成された柱状電極でもよく、この柱状電極のほか、筒状の円筒電極と、この円筒電極内の中空に埋設された樹脂等と、を含む形態でもよい。ビア14の材質は、銅Cu、タングステンW等である。導電性シールド層40は、半導体素子20から放出される高周波ノイズを遮断するために、なるべく抵抗率が低い材料であることが望ましい。導電性シールド層40の材質としては、例えば、銀Ag、銅Cu、ニッケルNi等が選択される。より具体的には、導電性シールド層40は、銀Agペーストを硬化させた銀Ag含有層であり、そのシート抵抗が0.1Ω/□以下に調整されている。導電性シールド層40の厚さは、数10μmマイクロメートルであり、より好ましくは、10~90μmである。図2は、第1実施形態に係る半導体装置の平面模式図であり、aは、回路基板の上面側の平面模式図、bは、回路基板の下面側の平面模式図である。図2は、絶縁基材11の上面または、下面に対し垂直な方向から回路基板10を見た図である。図2aに示すように、回路基板10の上面側においては、複数のビア14が設けられている。複数のビア14は、絶縁基材11の上面から下面にまで貫通している。符号23で囲う矩形状の領域は、半導体素子20の素子搭載領域23である。ビア14は、素子搭載領域23、または素子搭載領域23の領域外に複数配置されている。第1配線層を構成する複数の配線12は、素子搭載領域23外に設けられている。素子搭載領域23内のビア14から第1配線層12にかけては、引き出し線18が設けられている。引き出し線18は、半導体素子20の信号線、グランド配線等である。引き出し線18は、銅Cu箔、銀Agまたは銅Cuを含む導電性ペースト等である。図2bに示すように、回路基板10の下面側には、複数の外部接続端子17が縦横に列になって設けられている。複数の外部接続端子17のそれぞれは、ビア14を介して、上面側の引き出し線18に電気的に接続されている。すなわち、外部接続端子17は、第2配線層13、ビア14、および引き出し線18を経由して、第1配線層12に電気的に接続されている。図2bでは、図1で例示した配線層13が表示されていないが、実際には、配線層13は、外部接続端子17に接触している図1参照。半導体装置1においては、複数の外部接続端子17の数より少ない複数の外部接続端子17からなる群がグランド電位になることが可能である。例えば、半導体装置1が実装基板100に実装された後、実装基板100内に設けられたグランド配線によって、外部接続端子17のいくつかがグランド電位になる。図では、グランド電位になることができる外部接続端子を、符号16gを用いて、外部接続端子17gとしている。換言すれば、第2配線層を構成する複数の配線13の数より少ない第2配線層を構成する複数の配線13からなる群は、グランド電位になることが可能である。また、外部接続端子17gに接触している第2配線層13は、グランド電位になることができる。図2bでは、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれは、素子搭載領域23の4隅に位置している。換言すれば、外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれは、半導体素子の角部に位置している。また、回路基板10においては、回路基板10の主面全体に設けられた複数のビア14の数より少ない複数のビア14からなる群が回路基板10の側面10wに露出するように配置されている。側面10wに配置された複数のビア14のそれぞれは、回路基板10の側面において、製造過程中に使用されるダイシングブレードによって切断され、露出面を有する。半導体装置1では、側面10wに配置された複数のビア14のそれぞれの露出面と、導電性シールド層40と、が接続されている。また、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13からは、引き出し線19が延在している。引き出し線19は、銅Cu箔、銀Agまたは銅Cuを含む導電性ペースト等である。引き出し線19は、さらに側面10wに配置された複数のビア14のいくつかに接続している。図2bでは、引き出し線19に接続されたビアを、符号14gを用いて、ビア14gとしている。これにより、回路基板10の側面10wに配置された複数のビア14gは、グランド電位になることが可能になる。半導体装置1においては、外部接続端子17gまたは、外部接続端子17gに接する第2配線層13それぞれが側面10wに配置されたビア14のさらに一部である複数のビア14gのそれぞれに電気的に接続されることにより、導電性シールド層40はグランド電位になることができる。すなわち、半導体装置1においては、導電性シールド層40とグランド電位との接点が複数設けられている。なお、ビア14gにグランド電位を供給する引き出し線19は、回路基板10の上面側に設けてよい。また、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13の数、配置は上述した例に限られない。その例を以下に示す。図3は、第1実施形態に係る半導体装置の平面模式図であり、aは、第1変形例の回路基板の平面模式図、bは、第2変形例の回路基板の平面模式図である。図3a、bには、回路基板10の下面側が例示されている。図3aに示す回路基板10においては、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれは、素子搭載領域23の一辺の中央部に位置している。換言すれば、外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれは、半導体素子20の隣り合う角部の間に位置している。グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13からは、引き出し線19が延在している。引き出し線19は、さらに側面10wに配置された複数のビア14gに接続している。ビア14gは、導電性シールド層40に接続されている。図3bに示す回路基板10においては、図2bの形態と図3aの形態とが複合されている。すなわち、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれは、半導体素子20の角部と、隣り合う角部の間に位置している。外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のそれぞれが隣接する距離は、半導体素子20等から放出される電磁ノイズの波長の半分以下に調整されている。次に、半導体装置1の製造過程について説明する。図4は、第1実施形態に係る半導体装置の製造過程を説明する断面模式図である。まず、図4aに示すように、個片化前の半導体装置1を形成する。この段階では、回路基板10は、切断前の状態にあり、複数の半導体装置1が繋がっている。次に、ダイシングラインDLに沿って、回路基板10にダイシングブレード90を挿入する。この段階では、いわゆるハーフダイシングを行い、回路基板10の下面側にまでダイシングブレード90を到達させない。すなわち、ダイシングブレード90の挿入をダイシングラインDL近傍のビア14の深さ方向の途中で止めて、ビア14が回路基板10の厚さ方向において切断された切断面を露出させる。この状態を、図4bに示す。ビア14の切断面は必ずしもビア14の中心である必要はなく、切断面にビア14の一部が含まれている。ビア14と、導電性シールド層40と、の接触面積を増加させるには、ビア14の切断面はビア14の中心に近いほうが望ましい。続いて、封止樹脂層30を硬化させた後、図4cに示すように、導電性シールド層40を封止樹脂層30上に被覆する。導電性シールド層40は、ハーフダイシングによって形成された凹部90h内にも埋め込まれる。導電性シールド層40の形成は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法、無電解めっき法、電解めっき法、または真空処理法等で行われる。導電性シールド層40が凹部90h内に埋め込まれることにより、導電性シールド層40は、ビア14の切断面に接触する。この後、導電性シールド層40は、必要に応じて硬化される。次に、図4dに示すように、個片化のためのダイシングを行って半導体装置1を形成する。半導体装置1の効果について説明する。図5は、電磁ノイズのシールド効果を説明するためのシミュレーション結果である。図5aの横軸には、半導体素子20等から放出されるノイズ周波数MHzであり、縦軸は、ノイズを遮蔽するシールド効果dBが示されている。縦軸が高くなるほどシールド効果が増すことになる。図5aの1~4のラインのそれぞれは、図5bの1~4のパターンのそれぞれによって計算したシミュレーション結果である。1のパターンでは、1個の外部接続端子17gが導電性シールド層40に導通している。すなわち、導電性シールド層40がグランド電位に接している箇所は1箇所である。2のパターンでは、1のパターンに加え、さらに、半導体素子20の角部4隅に配置された外部接続端子17gが導電性シールド層40に導通している。すなわち、導電性シールド層40がグランド電位に接している箇所は5箇所である。3のパターンでは、1のパターンに加え、さらに、半導体素子20の隣り合う角部の間に配置された外部接続端子17gが導電性シールド層40に導通している。すなわち、導電性シールド層40がグランド電位に接している箇所は5箇所である。4のパターンでは、1のパターンに加え、さらに、半導体素子20の角部4隅、および半導体素子20の隣り合う角部の間に配置された外部接続端子17gが導電性シールド層40に導通している。すなわち、導電性シールド層40がグランド電位に接している箇所は9箇所である。ノイズ周波数が50~900MHzにおいては、1のラインは、6~9dBを示すに対し、2、3のラインは、13~14dBにまで上昇する。さらに、4のラインでは、約15dBにまで上昇している。例えば、ノイズ周波数が最も高い900MHzにおいては、1に対し、2、3は、約6dBほど上昇し、4は、1に対し、約8dBほど上昇する。このように、導電性シールド層40がグランド電位に接する箇所が多くなるほど、シールド効果は向上する。半導体装置1では、回路基板10の側面10wに配置されたビア14は、回路基板10を厚さ方向に貫通しているため、回路基板10の側面全体からの電磁波の漏洩が抑制される。さらに、半導体装置1では、導電性シールド層40がグランド電位に接する箇所を複数設け、この箇所の間隔を、半導体素子20等から放出される電磁ノイズの波長の半分以下に調整している。従って、電磁ノイズを導電性シールド層40によってより確実に遮蔽することができる。導電性シールド層40がグランド電位に接する箇所が1箇所のみの場合は、回路基板10と、導電性シールド層40との間からノイズが漏れ易くなる可能性がある。例えば、半導体素子20が所定の箇所からノイズを放出するとき、この所定の箇所と、導電性シールド層40がグランド電位に接する箇所が離れている場合は、回路基板10と、導電性シールド層40との間からノイズが漏れ易くなる可能性がある。これに対し、半導体装置1では、導電性シールド層40がグランド電位に接する箇所を複数設け、満遍なく導電性シールド層40をグランド電位に設定している。これにより、電磁ノイズを導電性シールド層40によってより確実に遮蔽することができる。第2実施形態図6は、第2実施形態に係る半導体装置の断面模式図である。半導体装置2の基本構造は、半導体装置1と同じである。但し、第2実施形態に係る回路基板10においては、回路基板10の側面10wに設けられたビア14が回路基板10の側面10wにおいて露出していない。第2実施形態に係る回路基板10においては、回路基板10の側面10w近傍に設けられたビア14g上の配線層14mが回路基板10の側面10wにおいて露出している。配線層14mの材質は、ビア14gと同じである。そして、ビア14gに接続されたランド状の配線層14mが導電性シールド層40に接続されている。配線層14mは、グランド電位になる外部接続端子17gまたは、外部接続端子17gに接する第2配線層13に電気的に接続されている。つまり、外部接続端子17gまたは、外部接続端子17gに接する第2配線層13それぞれが側面10wにおいて配線層14mに電気的に接続されることにより、導電性シールド層40はグランド電位になることができる。半導体装置2においては、配線層14mを介して導電性シールド層40とグランド電位との接点が複数設けられている。このような半導体装置2によっても、半導体装置1と同様の効果を得る。第3実施形態図7は、第3実施形態に係る半導体装置の平面模式図およびシールド効果を説明する図である。図7aには、半導体装置の回路基板の平面模式図が示され、図7bには、シールド効果を説明する図である。図7aには、回路基板10の下面側の平面が例示されている。第3実施形態に係る回路基板10においては、第2配線層として、縦横に配列された外部接続端子17または、外部接続端子17に接する第2配線層13の外周に、リング状の配線層19rが設けられている。すなわち、回路基板10においては、絶縁基材11の下面側に設けられた外部接続端子17または、外部接続端子17に接する第2配線層13を取り囲むリング状の配線層19rがさらに設けられている。配線層19rは、外部接続端子17gまたは、外部接続端子17gに接する第2配線層13のいずれかに電気的に接続されている。例えば、外部接続端子17gがグランド電位になれば、配線層19rとビア14gの全てがグランド電位になる。外部接続端子17gと、配線層19rと、は、電磁ノイズの波長の2分の1より狭い間隔で電気的に接続すると効果があり、より狭い間隔で接続したほうが、遮蔽効果が高くなる。また、配線層19rと、ビア14gと、は、電磁ノイズの波長の2分の1より狭い間隔で電気的に接続すると効果があり、より狭い間隔で接続したほうが、遮蔽効果が高くなる。リング状の配線層19rの線幅は、0.035mm以上で効果があるが、0.5mmの幅程度に、幅を広くすると、より電磁波の遮蔽効果が高くなる。図7bに、外部接続端子17gと、配線層19rと、の間隔が1.6mm以下、配線層19rと、ビア14gと、の間隔が0.4mmで、配線層19rの線幅を0.5mmとした場合のシールド効果を示す。横軸には、半導体素子20等から放出されるノイズ周波数MHzであり、縦軸は、ノイズを遮蔽するシールド効果dBが示されている。縦軸が高くなるほどシールド効果が増すことになる。第3実施形態に係る回路基板では、第1および第2実施形態に比べ、磁界シールド効果が高くなっている。第4実施形態図8は、第4実施形態に係る半導体装置の断面模式図である。第4実施形態に係る半導体装置3は、回路基板10を有する。回路基板10は、絶縁基材11と、絶縁基材11の上面側に設けられた第1配線層を構成する複数の配線12と、絶縁基材の下面側に設けられた第2配線層を構成する複数の配線13と、を有する。半導体装置3は、さらに、回路基板10の上面側に搭載された半導体素子20と、半導体素子20を封止し、回路基板10の上面上に設けられた封止樹脂層30と、封止樹脂層30と、回路基板10の端部の一部と、を覆う導電性シールド層40と、を有する。半導体装置3においては、第1配線層を構成する複数の配線12および第2配線層を構成する複数の配線13とは異なる第2配線層を構成する複数の配線50が回路基板10の下側に複数設けられている。第2配線層を構成する複数の配線50は、導電性シールド層40に電気的に接続されず、第2配線層を構成する複数の配線13が設けられていない絶縁基材11の下面側の領域に設けられている。第2配線層を構成する複数の配線50は、例えば、回路基板10の上面側において、第1配線層12、引き出し線18にニッケルNi、金Au等の電解めっき処理を施すときのめっき用配線として機能する。従って、第3配線層50は、第1配線層を構成する複数の配線12のいずれかに電気的に接続されている。このような第2配線層の配線50を回路基板10の下側に引き回すことにより、回路基板10の上面側の配線設計の自由度が向上する。さらに、第2配線層を構成する複数の50は、回路基板10の下側に設けられるので、第2配線層を構成する複数の配線50と、導電性シールド層40と、が接触導通しない。従って、第1配線層12、引き出し線18にめっき処理を施した後において第2配線層の配線50が存在しても第2配線層の配線50と、導電性シールド層40と、は接触しない。すなわち、第2配線層の配線50をエッチング工程によって取り除くことを要さず、製造工程のコスト上昇を招来しない。複数の配線50は、側面10wに露出するように回路基板10の端部にまで配線されている。また、半導体装置3においても、図示するように、絶縁基材11の上面から下面にまで貫通する複数のビア14が回路基板10にさらに設けられ、複数のビア14の数より少ない複数のビアからなる第1群は、回路基板10の側面10wにおいて露出されてもよい。この場合、第1群のビア14の露出面のそれぞれと、導電性シールド層と、は接続されている。そして、側面10wにおいて露出されたビア14の中のいくつかは、グランド電位となるビア14gになっている。第1~第4実施形態で説明した外部接続端子1717gは、必要に応じて全て取り除くことができ、第2配線層を構成する複数の配線13のそれぞれを回路基板10の下面側において露出させたLGALandGridArray構造の半導体装置1~3も実施形態に含まれる。また、回路基板10の側面10wに配置された複数のビア14の中、外部接続端子17gに電気的に接続されていないものについては必要に応じて取り除いてもよい。このような形態も実施形態に含まれる。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。また、各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。