差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、前記交差キャパシタの値よりも小さい値を有し、前記インダクタに並列接続された並列キャパシタと、を具備する対称格子型の差動遅延素子を1区間とし、この差動遅延素子を複数区間縦続接続した差動遅延線において、前記差動遅延素子に対し、少なくとも1区間以上、梯子型の差動遅延素子を縦続接続させたことを特徴とする差動遅延線。差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路における前記インダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、を具備し、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されてなる対称格子型の差動遅延素子を1区間とし、この差動遅延素子を複数区間縦続接続した差動遅延線において、前記差動遅延素子に対し、少なくとも1区間以上、梯子型の差動遅延素子を縦続接続させたことを特徴とする差動遅延線。前記差動遅延素子は、少なくとも2種以上の遅延時間の異なる区間である請求項1又は請求項2の差動遅延線。前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項1~3いずれか1記載の差動遅延線。差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路間における前記インダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備し、差動信号に対して負結合となる相互誘導を前記インダクタ間に持たせ、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、前記並列キャパシタを、2倍の値を有する2個のキャパシタの直列回路で置換するとともに、2個の前記キャパシタの直列接続点どうしが抵抗で接続されてなる対称格子型のコモンモードフィルタ素子を1区間とし、このコモンモードフィルタ素子を複数区間縦続接続したコモンモードフィルタにおいて、前記コモンモードフィルタ素子に対し、前記交差キャパシタを具備しない梯子型のコモンモードフィルタ素子を少なくとも1区間以上縦続接続させたことを特徴とするコモンモードフィルタ。隣合う前記コモンモードフィルタ素子の前記並列キャパシタが共通化されてなる請求項5記載のコモンモードフィルタ。前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項5又は6記載のコモンモードフィルタ。しかしながら、上述した特許文献1に示した差動遅延線は、実用化に当たって複数区間構成とする必要があり、しかも区間毎に係数a1をいろいろ組合せることから回路構成を複雑化させる可能性があり、その単純化が望まれる。発明者は種々の検討を行った結果、係数a1の組合せの中に係数a1が1の組合せを加えることができれば、回路構成が単純化できることに着目した。何故なら、係数a1が1の構成は定k型構成であり、交差キャパシタCoを必要としないからである。さらに、定k型は回路網理論上、梯子型構成の中の限定された構成例であり、交差キャパシタCoを必要としない梯子型を構成する場合には、誘導m型や全域通過型等の定k型以外の構成も多く用いられる。これらの構成においても、係数a1が1の場合から一般的な梯子型回路に発展できることは明らかである。さらにまた、上述したコモンモードフィルタについても同様のことがいえる。本発明はそのような課題を解決するためになされたのもので、群遅延特性に優れ、超高速性および超小型の差動遅延線およびコモンモードフィルタの実現を目的としている。そのような課題を解決するために本発明の請求項1に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、この交差キャパシタの値よりも小さい値を有し、そのインダクタに並列接続された並列キャパシタを具備する対称格子型の差動遅延素子を1区間とし、これらを複数区間縦続接続した構成において、それら差動遅延素子に対し、少なくとも1区間以上、梯子型の差動遅延素子を縦続接続させている。本発明の請求項2に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、この交差キャパシタの値よりも小さい値を有し、一対のそれら差動線路におけるインダクタの入力側間および出力側間に梯子型に接続された並列キャパシタとを具備し、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されてなる対称格子型の差動遅延素子を1区間とし、これらを複数区間縦続接続した構成において、それら差動遅延素子に対し、少なくとも1区間以上、梯子型の差動遅延素子を縦続接続させている。本発明の請求項3に係る差動遅延線は、それら差動遅延素子が複数区間のうち少なくとも2種以上の遅延時間の異なる区間となっている。本発明の請求項4に係る差動遅延線は、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。本発明の請求項5に係るコモンモードフィルタは、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路間におけるインダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備している。しかも、差動信号に対して負結合となる相互誘導をインダクタ間に持たせ、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、その並列キャパシタを、2倍の値を有する2個のキャパシタの直列回路で置換するとともに、2個のキャパシタの直列接続点どうしが抵抗接続されてなる1区間の対称格子型のコモンモードフィルタ素子を複数区間縦続接続した構成において、それらコモンモードフィルタ素子に対し、上記交差キャパシタを具備しない梯子型のコモンモードフィルタ素子を少なくとも1区間以上縦続継続させて構成されている。本発明の請求項6に係るコモンモードフィルタは、隣合うそれらコモンモードフィルタ素子の並列キャパシタが共通化されている。本発明の請求項7に係るコモンモードフィルタは、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。このような本発明の請求項1に係る差動遅延線では、複数区間構成の差動遅延素子の全区間のインダクタを同じ構造のままで、区間毎に係数a1の値を調整できるとともに、1区間以上の梯子型区間を縦続接続させるので、回路構成がシンプルとなるうえ、良好な群遅延特性、超高速性および超小型化を容易に実現できる。本発明の請求項2に係る差動遅延線では、複数区間構成の差動遅延素子の全区間のインダクタを同じ構造のままで、区間毎に係数a1の値を調整できるとともに、1区間以上の梯子型区間を縦続接続させるうえ、隣接区間で配置される並列キャパシタを加算合体できるので、回路構成が一層シンプルとなり、良好な群遅延特性、超高速性および超小型化を容易に実現できる。本発明の請求項3に係る差動遅延線では、上記請求項1および請求項2の差動遅延線において、2種以上の遅延時間の異なる区間から構成されるので、一層平坦な群遅延特性を実現できる。本発明の請求項4に係る差動遅延線は、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。本発明の請求項5に係るコモンモードフィルタでは、本発明の請求項2および3の差動遅延素子の回路定数を保ったままコモンモードフィルタを形成可能であるので、良好な群遅延特性を保ったまま、コモンモードノイズ除去特性にも優れた特性を実現できる。本発明の請求項6に係るコモンモードフィルタでは、隣合う区間のコモンモードフィルタ素子の接続点にある並列キャパシタを共通一体化してなるので、良好な群遅延特性を保ったまま良好なコモンモードノイズ除去特性を保って、回路構成素子数を減少できるので、一層の構成の単純化と小型化を実現できる。本発明の請求項7に係るコモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。以下、本発明に係る差動遅延線およびコモンモードフィルタの実施の形態を、図面を参照して説明する。なお、従来構成と共通する部分には同一の符号を付す。まず、本発明に係る差動遅延線について説明する。図1は本発明の差動遅延線に係る第1の構成を示す回路図であり、3区間構成で示している。図1において、入力端子1Aおよび出力端子2A間を結ぶ一方の差動線路1と、入力端子1Bおよび出力端子2B間を結ぶ他方の差動線路3とから、差動信号を伝送する一対の差動線路1、3が形成されている。1区間目と2区間目の回路は、上述した特許文献1の第1の構成である図19の回路に相当するもので、対称格子型の遅延素子dl1、dl2である。1区間目の対称格子型の遅延素子dl1において、一方の差動線路1にあるインダクタLo1の入力側と他方の差動線路3にあるインダクタLo1の出力側との間には、交差キャパシタCo1が接続され、一方の差動線路1にあるインダクタLo1の出力側と他方の差動線路3にあるインダクタLo1の入力側との間には、別の交差キャパシタCo1が接続されている。インダクタLo1は1区間目の直列素子として、各交差キャパシタCo1は1区間目の交差素子として機能している。各インダクタLo1には、交差キャパシタCo1の値よりも小さい値を有する並列キャパシタCa1が各々に並列接続されている。2区間目の対称格子型の遅延素子dl2も1区間目と同様な回路構成であり、直列素子としてのインダクタLo2、各交差キャパシタCo2および並列キャパシタCa2で構成される。3区間目は、1区間目又は2区間目と異なり梯子型の構成となっており、2区間目に続いて1区間分の梯子型の差動遅延素子dl3が縦続接続されている。すなわち、一方の差動線路1には3区間目のインダクタLo3が、他方の差動線路3には3区間目のインダクタLo3が各々直列挿入されるとともに、両インダクタLo3、Lo3の入力側どうしと出力側どうしに並列キャパシタCo3が挿入接続されている。そして、各区間の遅延時間を全て等しくするとともに、各区間のインダクタLo1~Lo3の値を全て等しくして構成されている。この図1の構成において、各区間とも遅延時間が25psで、1区間目のa1が0.3、2区間目のa1が0.4、3区間目は梯子型であるが、a1が1の定k型に回路定数を定めた場合、図2の群遅延特性および図3の差動信号通過特性が得られる。図2の群遅延特性は、周波数0付近の遅延時間75psを相対比率1とした基準化群遅延で表示しており、周波数5.18GHzで-1.37、8.72GHzで1.07、11.53GHzで-2.4、14.58GHzで9.81の変動がある。群遅延特性の変動は、目標通過帯域15GHz以内で10以内の平坦になっている。図3の差動信号通過特性では、周波数15GHzでの減衰が-4.96dBであり、目標遮断周波数15GHz付近ではやや丸まった特性となっているが、このような差動信号通過特性によって平坦な群遅延特性が得られている。図1に示す第1の構成は、各区間の遅延時間が全て25psであり、インダクタLo1~Lo3が全て同じインダクタンスであるから、インダクタの作成が容易である。そして、3区間目の梯子型における定k型の遅延素子dl3ではキャパシタCo3の数が僅か2個であるので、全体のキャパシタの数が少なく、一層回路構成が単純化でき、集積化に好適し、超小型化、高性能化が可能である。図1の3区間構成の場合、梯子型区間を縦続接続させるのは1区間が適当であるが、本発明の差動遅延線において区間数がより多くなれば、梯子型区間を縦続接続させる数を増加させることが可能である。すなわち、第1の構成において、複数縦続接続された対称格子型の遅延素子l1、dl2に対し、1区間以上の梯子型の差動遅延素子dl3を縦続接続させることが可能となる。図4は本発明の差動遅延線に係る第2の構成を示す回路図であり、同じく3区間構成で示している。図4において、1区間目および2区間目の対称格子型の遅延素子l1、dl2は、第1の構成において並列キャパシタCa1、Ca2を接続させない構成である。しかも、交差キャパシタCt1の値よりも小さい値を有し、一対の差動線路1、3におけるインダクタLo1、Lo2の入力側間および出力側間に梯子型に接続された並列キャパシタCa1、Cp2を具備している。それら交差キャパシタCt1、Ct2の値が、並列キャパシタCa1、Cp2を接続しない状態の値よりも接続された当該並列キャパシタCa1、Cp2の値分小さく設定されており、上述した特許文献1の第2の構成である図20の回路に相当する。また、3区間目の梯子型の遅延素子dl3は、図1に示した第1の構成と同じ定k型の区間構成となっており、2区間目の対称格子型の遅延素子dl2に縦続接続されている。そして、各区間の遅延時間が全て等しく、各区間のインダクタLo1~Lo3の値が全て等しくなっている。この第2の構成の特徴は、1区間目と2区間目の接続箇所および2区間目と2区間目の接続箇所において、各区間の並列キャパシタが並列接続されてその値が加算されるとともに、その数を減少させることが可能な点である。そして、この第2の構成は、図1に示した第1の構成に対し、1区間目と2区間目のインダクタLo1とLo2の間に並列キャパシタCa1とCa2が接続されない。その代わりに、図4の並列キャパシタCp2は図1の並列キャパシタCa1とCa2を並列接続して加算した値であり、並列キャパシタCp3は図1の並列キャパシタCa2とCo3を並列接続して加算した値となる。図4の交差キャパシタCt1は図1のキャパシタCo1からCa1を減算した値であり、図4の交差キャパシタCt2は図1のキャパシタCo2からCa2を減算した値である。図4の回路全体のキャパシタの数は8個であり、図1の回路全体のキャパシタの数10個より更に少なくすることが可能となる。そして、図4に示す構成も、各区間の遅延時間を25ps、1区間目のa1を0.3、2区間目のa1を0.4、3区間目は定k型でa1を1とすると、その群遅延特性は図2のようになり、その差動信号通過特性は図3のようになる。回路網理論により、図1と図4の回路は等価である。この図4に示す第2の構成は、3区間の全てがそれぞれ遅延時間が25psであり、インダクタLo1~Lo3は全てが同じインダクタンスであるから、インダクタの作成が容易である。更に、回路全体のキャパシタの数が8個と少なくなり、平坦な群遅延特性を確保しつつ、一層回路構成が単純化でき、集積化に好適し、超小型化、高性能化が可能である。図4の3区間構成の場合も、梯子型区間を縦続接続させるのは1区間が適当であるが、区間数がより多くなれば、梯子型区間を縦続接続させる数を増加させることが可能となる。すなわち、第2の構成においても、複数縦続接続された対称格子型の遅延素子でl1、dl2に対し、1区間以上、梯子型の差動遅延素子dl3を混在させることが可能となる。本発明の差動遅延線に係る第3の構成は、本発明の第1および第2の構成を応用したものであり、少なくとも2種以上の遅延時間の異なる遅延素子dl1~dl3で構成されることを特徴としている。それぞれ回路図は図1又は図4の両方に適用できるが、ここでは本発明の第2の構成に適用して例で説明する。すなわち、3区間構成の場合では回路図が図4と全く同様となるので、図4を参照すればよい。図5は本発明の第3の構成の例における群遅延特性であり、図6はその差動信号通過特性である。本発明の第1および第2の構成の説明では、3区間について全ての区間の遅延時間は同じ25psとした。図4において、1区間目のa1が0.3、2区間目のa2が0.4、3区間目のa3が1.0であり、1区間目と2区間目の遅延時間も25psである。しかし、3区間目の遅延時間を27psとすることで、遅延時間が25psの区間と27psの区間の2種の異なる遅延時間を有する構成となる。図5の群遅延特性は周波数0付近の遅延時間77psを相対比率1とした基準化群遅延で表示してある。さらに詳しく説明すると、周波数4.2GHzでは-0.57凹み、周波数8.47GHzでは3.49の小さいピークが生じ、周波数11.66GHzでは-2.67の2つ目の凹みが生じ、周波数14.15GHzでは4.31の2つ目のピークが生じる。このように、目標通過帯域の15GHzの範囲において、群遅延特性の変動は5以内の極めて平坦な特性が得られる。図6の差動信号通過特性では、15GHzの減衰は-6.86dBとなり、目標遮断周波数15GHz付近では一層丸まった特性となっているが、これは遅延平坦特性を実現する場合の通過特性の特徴である。図4で示した本発明の第3の構成においては、インダクタLo1、Lo2に対し、Lo3はインダクタンスを3.9大きくする必要があるが、設計上においては極めて容易に解決できるもので、むしろこれにより得られる良好な群遅延特性の効果の方が大きい。なお、上述した特許文献1で示したように、1区間の差動遅延素子dl1~dl3を構成する差動線路1と差動線路3のインダクタ間に、差動信号に対して正となる極性の結合係数ksの相互誘導を持たせることにより、相互誘導がない場合に必要なインダクタンスLoよりも小さい値のLsとすることが可能で、そのLsの値は次の数6で示される。そして、本発明に係る第1~第3の差動遅延線の場合、縦続接続させる梯子型の差動遅延素子dl3の区間を含めて、全てのインダクタを同様な構成で実現できる利点を述べた。1区間を構成するインダクタ間に正の相互誘導を持たせる場合、縦続接続させる梯子型の差動遅延素子dl3を含めて、全ての区間で結合を持たせれば、構成するインダクタ全てを同様な構成とすることが可能で、小型化と高性能化を容易に実現できる。ところで、格子型回路においては直列素子と交差素子を互いに位置交換しても等価であるので、上述した本発明に係る第1~第3の差動遅延線にあって、直列素子としてのインダクタと交差素子としての交差キャパシタの位置を交互に入れ替えて交換しても等価である。このような構成では、位置交換により部品配置の自由度が増すので、一層の小型化が可能となる。次に本発明に係るコモンモードフィルタについて説明する。まず、本発明に係るコモンモードフィルタの第1の構成について説明する。その前に、本出願人が特許文献2で提案したコモンモードフィルタにおいて、本発明のコモンモードフィルタと関係する部分に関して説明する。図7は、特許文献2の第2の構成のコモンモードフィルタを1区間で構成した場合の梯子型の回路図である。図7において、入力端子1Aと出力端子2A間を結ぶ一方の差動線路1には直列素子としてのインダクタLsが直列挿入されており、入力端子1Bと出力端子2B間を結ぶ差動線路3には直列素子としてのインダクタLsが直列挿入され、これら2つのインダクタ間に、差動信号に対して負の結合係数ksの相互誘導を持たせている。この回路が、差動信号に対して梯子型として機能するインダクタンスLoに対し、上述した数6で示したインダクタンスLsに設定されている。差動線路1、3上のインダクタLsの入力側の間、すなわち入力端子1A、1Bの間には、並列素子としての並列キャパシタ2Coが接続点P1で2個直列接続された状態で並列挿入され、差動線路1、3上にあるインダクタLsの出力側の間、すなわち出力端子2A、2Bの間にも、並列素子としての並列キャパシタ2Coが接続点P2で2個直列接続された状態で並列挿入されている。しかも、入力端子1A、1B間と出力端子2A、2B間にはそれぞれキャパシタCoが接続されたものと等価になっており、この回路は差動信号に対して梯子型のコモンモードフィルタ素子として機能する。さらに、接続点P1とP2間には抵抗Rsが挿入されている。この抵抗Rsは差動信号に対しては平衡点に挿入されているので機能せず、コモンモード信号に対してのみ機能する素子である。このようなコモンモードフィルタに係る構成は、差動信号に対しては梯子型として機能し、コモンモード信号に対してはコモンモード信号を除去する特性も持っている。図8は、特許文献2による1区間の定k型コモンモードフィルタの特性図であり、15GHzまでの超高速信号に対応できるよう、1区間の遅延時間を25psに設定した場合のコモンモード信号通過特性Scc21および差動信号通過特性Sdd21を示している。なお、図8におけるコモンモード信号通過特性Scc21は、結合係数ksが0.82の場合で、さらに抵抗Rsが0Ω、50Ω、200Ωの3種類の場合で示している。抵抗Rsが0Ωの場合は、コモンモード信号通過特性Scc21の減衰極fcが顕著であり、この減衰極fcは次の数7のような関係がある。数7は特許文献1中に開示されているが、本発明のコモンモードフィルタの第1の構成においても適用できるものである。上述した数1および数2の関係から、1区間で遅延時間toを25ps、特性インピーダンスZoを100Ωにすると、インダクタLoが1.25nH、並列キャパシタCoが0.125pFとなり、図8で示すように、結合係数ksが0.82の場合において、コモンモード信号通過特性Scc21の減衰極fcは数7により、4GHzとなる。数7で相互誘導がない場合のksが0では、fcは12.73GHzとなる。このことは、図7の回路は、結合係数ksの値を変えることにより減衰極周波数fcを変えることが可能であるとともに、図8で示すように、抵抗Rsの値を変化させることで、コモンモード信号通過特性Scc21を変化させることが可能となるので、梯子型の回路構成であってコモンモードフィルタ素子として機能させることができる。図9は、本発明のコモンモードフィルタに係る第1の構成を示す回路図である。図9において、差動信号を伝送する一対の差動線路1、3には、入力端子1A、1B間および出力端子2A、2B間に直列素子としての1区間目のインダクタLs1、2区間目のインダクタLs2、3区間目のインダクタLs3が順に直列接続されて3区間構成となっており、3区間とも差動線路1と差動線路3間のLs1、Ls2、Ls3は差動信号に対して負結合となる相互誘導を持たせている。差動線路1側の1区間目のインダクタLs1の入力側と差動線路3側の1区間目のインダクタLs1の出力側との間、および差動線路1にあるインダクタLsの出力側と差動線路3にあるインダクタLs1の入力側との間に交差素子としての交差キャパシタCt1が各々接続されている。両インダクタLs1の入力側と出力側には、並列キャパシタとして前記数3による1区間目の係数a1により求められたキャパシタCaの値の2倍の値を有する2個のキャパシタ2Ca1の直列回路が接続されており、両並列キャパシタの接続点P1とP2間に抵抗Rs1が接続されている。この1区間目は対称格子型のコモンモードフィルタ素子cmf1として機能する。なお、交差キャパシタCt1は前記数5により求められた値である。2区間目も1区間目のコモンモードフィルタ素子cmf1の構成と同様に、2区間目の係数a1により得られた交差キャパシタCt2と、並列キャパシタCaの値の2倍の値を有する2個のキャパシタ2Ca2の直列回路が接続されており、両キャパシタの接続点P3とP4間に抵抗Rs2が接続されている。交差キャパシタCt2は前記数5により求められた値である。この2区間目も対称格子型のコモンモードフィルタ素子cmf2として機能する。3区間目は、図7に示した梯子型のコモンモードフィルタ素子cmf3である。すなわち、交差キャパシタがなく、並列キャパシタは2Coの直列回路であり、両キャパシタの接続点P5とP6間に抵抗Rs3が接続されている。図10は、本発明のコモンモードフィルタに係る第2の構成が示す特性例である。図9の回路において、3区間それぞれの遅延時間を25ps、上述した数3による係数a1が1区間目で0.3、2区間目で0.4、3区間目では定k型の1とし、上述した数7による減衰極を1区間目で9.97GHzに選択すると、インダクタLs1のインダクタンスが1.645nH、相互誘導ks1が0.24となる。2区間目の減衰極を6.96GHzに選択すると、インダクタLs2のインダクタンスが2.717nH、相互誘導ks2が0.54となり、3区間目の減衰極を4.92GHzに選択すると、インダクタLs3のインダクタンスが4.808nHで相互誘導ks3が0.74となる。そして、Sdd21は差動信号の通過特性、Scc21はコモンモード信号の通過特性であり、図9の抵抗Rs1およびRs2を200Ω、Rsを50Ωとした場合が表示されている。図11の差動信号通過特性Sdd21は上述した図3の通過特性と一致しており、従って、群遅延特性は図2と同様に平坦な群遅延特性となる。すなわち、本発明の差動遅延線の第2の構成をコモンモードフィルタに適用することで、差動信号に対する平坦な群遅延特性を維持して、コモンモードフィルタとしての特性も得られるので、差動信号とコモンモード信号の両方で優れた特性を得ることができる。また、図10の特性は、3区間の遅延時間を全て25psとして同じにした構成のものであったが、より平坦な群遅延特性を実現するために、コモンモードフィルタを構成する複数区間の差動遅延素子cmf1~cmf3において、少なくとも2種以上の遅延時間の異なる区間から構成した場合もコモンモードフィルタとして有効なコモンモード信号通過特性が得られる。図12は、本発明のコモンモードフィルタに係る第2の構成を示す回路図であり、図9の回路構成を更に簡略化した構成を示している。図9の構成において、個々の区間で並列キャパシタ2Ca1、2Ca2、2Coの隣り合う区間の接続点P2とP3、P4とP5を共通接続した構成である。すなわち、隣合う区間のコモンモードフィルタ素子cmf1~cmf3の接続点にある並列キャパシタ2Ca1、2Ca2、2Coを共通一体化したものである。これにより、図9の構成が図12のような構成となり、並列接続されたキャパシタ2Ca12=2Ca12Ca2、2Ca23=2Ca22Coに置換され、回路構成としての部品の数を減少することが可能であるから、良好な群遅延特性を保ったまま良好なコモンモードノイズ除去特性を保って、回路構成素子数を減少できるので、一層の構成の単純化と小型化を実現できる。図11は、図12の回路構成において、回路定数を図9の特性と同じ値にした場合の特性図であり、差動信号通過特性Sdd21は図10と全く同じであり、コモンモード信号通過特性Scc21は図10とは若干の変化はあるが、コモンモードノイズを除去する特性が得られている。さらに詳しくは、5~10GHzにおいて凹み部分の底部の特性に傾きが生じているが、これは回路定数の若干の変更で修正が可能である。さらに、上記した本発明のコモンモードフィルタにおいても、直列素子としてのインダクタと交差素子としての交差キャパシタの位置を交換して構成することが可能であり、位置交換により部品配置の自由度が増すので、一層の小型化が可能となる。