"導電ベースプレートと、前記導電ベースプレート上に接合される半導体チップと、前記半導体チップと前記導電ベースプレートとの接合面の中央部に配置された第1接着剤と、前記半導体チップと前記導電ベースプレートとの接合面の前記中央部の周辺部に配置された第2接着剤とを備え、前記第1接着剤は前記第2接着剤よりも相対的に熱伝導率が高く、前記第2接着剤は前記第1接着剤より相対的に接合力が高いことを特徴とする半導体装置。前記第1接着剤の硬化時間が前記第2接着剤の硬化時間よりも短いことを特徴とする請求項1に記載の半導体装置。前記第2接着剤のキュア処理時間より前記第1接着剤のキュア処理時間の方が短くなる温度でキュア処理を行うことにより、前記半導体チップと前記導電ベースプレートとを接合することを特徴とする請求項1に記載の半導体装置。前記半導体チップと前記導電ベースプレートとの接合面の内、前記半導体チップ周辺の一部分は、それぞれ前記第2接着剤を塗布しないことを特徴とする請求項1に記載の半導体装置。前記第1接着剤の少なくとも一部の塗布領域と前記第2接着剤の塗布領域の間に所定の隙間が生じるように前記第2接着剤を塗布することを特徴とする請求項1に記載の半導体装置。前記第1接着剤は、エポキシ樹脂系接着剤であり、前記第2接着剤は、ポリエステル系接着剤であることを特徴とする請求項1に記載の半導体装置。前記第1接着剤は、エポキシ樹脂系の有機材料に導電性フィラーとしてAgを含有した接着剤であり、前記第2接着剤は、ポリエステル系の高分子材料に導電性フィラーとしてAgフィラーを含有した接着剤であることを特徴とする請求項1に記載の半導体装置。前記導電ベースプレート上に配置された回路基板をさらに備え、前記回路基板と前記導電ベースプレートとの接合面は、前記第2接着剤で接合されることを特徴とする請求項1に記載の半導体装置。前記回路基板は、整合回路基板もしくはキャパシタ基板であることを特徴とする請求項8に記載の半導体装置。前記半導体チップは、基板と、前記基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えることを特徴とする請求項1~9のいずれか1項に記載の半導体装置。前記半導体チップは、基板と、前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、前記基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極とを備えることを特徴とする請求項1~9のいずれか1項に記載の半導体装置。前記基板は、SiC基板、GaAs基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、Si基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にGaNエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項10または11に記載の半導体装置。半導体チップと導電ベースプレートとの接合面の中央部に第1接着剤を形成する工程と、前記半導体チップと前記導電ベースプレートとの接合面の前記中央部の周辺部に第2接着剤を形成する工程と、前記導電ベースプレート上の前記第1接着剤および前記第2接着剤上に前記半導体チップを搭載する工程と、前記第1接着剤と前記第2接着剤とをキュア処理し硬化させる工程とを有し、前記第1接着剤は前記第2接着剤よりも相対的に熱伝導率が高く、前記第2接着剤は前記第1接着剤より相対的に接合力が高いことを特徴とする半導体装置の製造方法。前記第1接着剤の硬化時間が前記第2接着剤の硬化時間よりも短いことを特徴とする請求項13に記載の半導体装置の製造方法。前記第2接着剤のキュア処理時間より前記第1接着剤のキュア処理時間の方が短くなる温度で前記キュア処理を行うことにより、前記半導体チップと前記導電ベースプレートとを接合することを特徴とする請求項13に記載の半導体装置の製造方法。半導体チップを導電ベースプレート上に接合するための接着剤として、エポキシ樹脂などの有機材料に導電性フィラーとしてAgを含有したエポキシ系の接着剤は、熱伝導率が高いが、キュアCure処理を行った後に硬化するので、大きなサイズの半導体チップの接合に用いるとキュア処理時の半導体チップと導体ベースプレートとの線熱膨張差によって剥離しやすい。一方、ポリエステル系の高分子材料にAgフィラーを含有したポリエステル系の接着剤は、キュアを行った後も柔軟であるので、大きなサイズの半導体チップの接合に用い、キュア処理時の半導体チップと導体ベースプレートとの線熱膨張差が大きくても剥離しにくい。しかし、ポリエステル系の接着剤は、含有できるAgの密度が低いので、熱伝導率が低く、放熱性に劣る。エポキシ系の接着剤とポリエステル系の接着剤との中間的な特徴をもつエポキシとポリエステルとの混合系の接着剤は、エポキシ系の接着剤とポリエステル系の接着剤の両者の欠点を改善している代わりに、両者の長所が弱くなっている。本実施の形態が解決しようとする課題は、放熱性と耐久性に優れた半導体装置およびその製造方法を提供することにある。本実施の形態に係る半導体装置は、導電ベースプレートと、半導体チップと、第1接着剤と、第2接着剤とを備える。半導体チップは、導電ベースプレート上に接合される。第1接着剤は、半導体チップと導電ベースプレートとの接合面の中央部に配置される。第2接着剤は、半導体チップと導電ベースプレートとの接合面の周辺部に配置される。ここで、第1接着剤は第2接着剤よりも相対的に熱伝導率が高く、第2接着剤は第1接着剤より相対的に接合力が高い。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。実施の形態に係る半導体装置を例示する図であって、半導体チップ24としてMMICを適用した場合の模式的鳥瞰構造は、図1aに示すように表され、図1aのI-I線に沿った模式的断面構造は、図1bに示すように表される。また、図1aに対応する模式的平面図は、図2aに示すように表され、図2aのII-II線に沿った模式的断面構造は、図2bに示すように表される。実施の形態に係る半導体装置は、導電ベースプレート200と、導電ベースプレート200上に接合される半導体チップ24と、半導体チップ24と導電ベースプレート200との接合面の中央部に配置された第1接着剤40と、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部に配置された第2接着剤20とを備える。ここで、第1接着剤40は第2接着剤20よりも相対的に熱伝導率が高く、第2接着剤20は第1接着剤40より相対的に接合力が高い。また、実施の形態に係る半導体装置の製造方法は、半導体チップ24と導電ベースプレート200との接合面の中央部に第1接着剤40を形成する工程と、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部に第2接着剤20を形成する工程と、導電ベースプレート200上の第1接着剤40および第2接着剤20上に半導体チップ24を搭載する工程と、第1接着剤40と第2接着剤20とをキュア処理し硬化させる工程とを有する。より詳細には、実施の形態に係る半導体装置は、導電ベースプレート200と、入力端子24aおよび出力端子24bを有し、導電ベースプレート200上に接合される半導体チップ24MMIC基板と、導体ベースプレート200上に配置され、半導体チップ24を囲むセラミック枠体180と、セラミック枠体180上に配置されたRF入力端子21aおよびRF出力端子21bと、RF入力端子21aと入力端子24aとの間を接続するボンディングワイヤ12と、出力端子24bとRF出力端子21bとの間を接続するボンディングワイヤ16とを備える。半導体チップ24は、第1接着剤40および第2接着剤20により、導体ベースプレート200上に接合される。第1接着剤40は、半導体チップ24と導電ベースプレート200との接合面の中央部を接合するための接着剤であり、第2接着剤20よりも相対的に熱伝導率が高い接着剤、例えば、エポキシ樹脂などの有機材料に導電性フィラーとしてAgを含有したエポキシ系の接着剤を適用することができる。第2接着剤20は、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部第1接着剤40によって接合される中央部よりも周辺の部分を接合するための接着剤であり、第1接着剤40よりも接合力が高い接着剤、例えば、ポリエステル系の高分子材料に導電性フィラーとしてAgフィラーを含有したポリエステル系の接着剤を適用することができる。第1接着剤40は、熱伝導率が高いという長所をもつ反面、キュア処理を行った後に硬化するので、大きなサイズの半導体チップ24の接合に用いるとキュア処理時の半導体チップ24と導体ベースプレート200との線熱膨張差によって熱収縮が起こり、半導体チップが剥離しやすいという短所ももつ。反面、第2接着剤20は、キュア処理を行った後も柔軟であるので、大きなサイズの半導体チップ24の接合に用い、キュア処理時の半導体チップ24と導体ベースプレート200との線熱膨張差が大きくても、剥離しにくいという長所をもつが、含有できるAgの密度が低いので熱伝導率が低く、放熱性に劣るという短所ももつ。一方、半導体チップ24と導電ベースプレート200との接合面の中心部では、発熱量は大きいものの、半導体チップ24と導体ベースプレート200との線熱膨張差による熱収縮の変位量は小さいという特性がある。反面、半導体チップ24と導電ベースプレート200との接合面の中心部の周辺部では、半導体チップ24と導体ベースプレート200との線熱膨張差による熱収縮の変位量は大きいものの、発熱量は小さいという特性がある。より具体的には、図6、図7及び図10に示すように、半導体チップ24と導体ベースプレート200との線熱膨張差による熱収縮の変位量Δxは、導体ベースプレート200との接合面となる半導体チップ24の接合面の中心点Oからの距離xと、半導体チップ24と導体ベースプレート200との線熱膨張率差ΔCTE[1/k]に依存する。つまり、熱収縮が発生しても、接合面の中心点Oでは変位量Δxはゼロであり、中心点Oからの距離xが大きくなるにつれて変位量Δxも増大する。尚、図6は、半導体チップ24と導体ベースプレート200とを接合し、200°Cでキュア処理を行い、室温まで冷却した場合の半導体チップ24長辺方向の長さL[μm]が、接合面の中心Oからの距離xの点Pにおいて、導体ベースプレートとの線熱膨張率差ΔCTE[1/k]により変位する変位量Δxを例示している。また、図7は、エポキシ系の接着剤を用いて半導体チップ24と導体ベースプレート200とを接合した場合の、半導体チップ24のサイズ長辺方向の長さL[μm]と、半導体チップ24と導体ベースプレート200との線熱膨張率差ΔCTE[1/k]との相関を例示している。例えば、サイズ長辺方向の長さLがL1[μm]である半導体チップ24と導体ベースプレート200との線熱膨張率差ΔCTEは、ΔCA[1/k]である。図7によると、半導体チップ24と導体ベースプレート200との線熱膨張率差ΔCTEが大きくなると、長辺方向の長さLが小さい半導体チップ24しか搭載できなくなる。一方、半導体チップ24と導体ベースプレート200との線熱膨張率差ΔCTEが小さくなると、長辺方向の長さLは、L1<L2<L3と次第に大きな半導体チップ24も搭載可能となる。また、図10は、半導体チップ24と導体ベースプレート200とを接合し、200°Cでキュア処理を行い、室温まで冷却した場合の、半導体チップ24と導体ベースプレート200との接合面の中心からの距離x[mm]と変位量Δx[μm],変位量差Δ[μm]との相関を例示している。図10に例示するグラフにおいて、Cuは銅製の導体ベースプレート200の変位量Δxを表し、SiCはSiC基板からなる半導体チップ24の変位量Δxを表し、Δは導体ベースプレート200と半導体チップ24との変位量差Δを表している。尚、図10に例示したグラフは、導体ベースプレートCu200の線熱膨張率CTEを17×10-6[1/K]とし、半導体チップSiC24の線熱膨張率CTEを5×10-6[1/K]として算出した例を示している。そこで、実施の形態に係る半導体装置においては、半導体チップ24と導電ベースプレート200との接合面の中央部周辺部に比べて、発熱量は大きいが半導体チップ24と導体ベースプレート200との線熱膨張差による熱収縮の変位量が小さい領域を接合するために、第2接着剤20よりも相対的に熱伝導率が高い第1接着剤40を用いる。また、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部中央部に比べて、半導体チップ24と導体ベースプレート200との線熱膨張差による熱収縮の変位量は大きいが発熱量は小さい領域を接合するために、第1接着剤40よりも相対的に接合力が高い第2接着剤20を用いている。これにより、第1接着剤40の長所第2接着剤20に比べて、熱伝導率が高いので放熱性に優れていると第2接着剤20の長所第1接着剤40に比べて、接合力が高いので耐久性に優れているを損なうことなく、第1接着剤40の短所第2接着剤20に比べて、キュア処理後の変位量が大きいと第2接着剤20の短所第1接着剤40に比べて、熱伝導率が低いので放熱性に劣るを互いに補うことができる。従って、実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。また、一般にAuSn半田を用いた実装温度が300°Cであるのに対して、実施の形態に係る半導体装置においては、接着剤第1接着剤40と第2接着剤20を用いて接合することで実装温度を150~250°Cに下げている。これにより、ミリ波用薄型パッケージに適用することができるし、薄型パッケージに限らず、比較的安価なパッケージにも有効である。キュア時間とキュア温度との相関実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第1接着剤および第2接着剤のキュア処理時間とキュア処理温度との相関を例示するグラフは、図8に示すように表される。図8は、実施の形態に係る半導体装置において、半導体チップ24と導体ベースプレート200との接合面に用いられるエポキシ系接着剤Eおよびポリエステル系接着剤Pのキュア処理時間とキュア処理温度との相関を例示している。例えば、キュア温度Tにおいて、ポリエステル系接着剤Pのキュア処理時間はtBであり、エポキシ系接着剤Eのキュア処理時間はtAである。つまり、キュア温度Tにおいて、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の方がΔtB-tAだけ長いことがわかる。図8においては、キュア温度Tの全域において、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の長さが上回っている状態が続いている。つまり、実施の形態に係る半導体装置においては、エポキシ系接着剤Eのキュア処理温度とポリエステル系接着剤Pのキュア処理温度との温度依存性グラフの傾きに顕著な違いがないので、温度条件を変えても、ポリエステル系接着剤Pのキュア処理時間よりもエポキシ系接着剤Eのキュア処理時間の長さが下回ることがない。このようなエポキシ系接着剤Eとポリエステル系接着剤Pとの組み合わせでそれぞれ第1接着剤40と第2接着剤20として選択し、半導体チップ24と導電ベースプレート200との接合面の中央部を第1接着剤40で接合し、接合面の周辺部を第2接着剤20で接合すると、内側の第1接着剤40が硬化する前に外側の第2接着剤20が硬化してしまい、内側の第1接着剤40が硬化するときに生じる揮散ガスが揮発できなくなる。一方、実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第1接着剤および第2接着剤のキュア処理時間とキュア処理温度との相関を例示する別のグラフは、図9に示すように表される。図9は、実施の形態に係る半導体装置において、半導体チップ24と導体ベースプレート200との接合面に用いられるエポキシ系接着剤Eおよびポリエステル系接着剤Pのキュア処理時間とキュア処理温度との別の相関を例示している。図9においては、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の方が長い温度範囲と、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の方が短い温度範囲とを示している。例えば、キュア温度T1においては、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の方がΔt4-t3だけ長く、キュア温度T2においては、エポキシ系接着剤Eのキュア処理時間よりもポリエステル系接着剤Pのキュア処理時間の方がΔt2-t1だけ短いことがわかる。実施の形態に係る半導体装置においては、第1接着剤40の硬化時間が第2接着剤20の硬化時間よりも短くなるようにする。具体的には、図8若しくは図9に示すように、ポリエステル系接着剤Pのキュア処理時間よりもエポキシ系接着剤Eのキュア処理時間の方が短くなるような温度でキュア処理ができるように、エポキシ系接着剤Eとポリエステル系接着剤Pとを組み合わせ、それぞれ第1接着剤40と第2接着剤20として選択する。このように、第1接着剤40の硬化時間が第2接着剤20の硬化時間よりも短くなるようにし、あるいは第2接着剤20のキュア処理時間よりも第1接着剤40のキュア処理時間の方が短くなるような温度でキュア処理を行うことにより、外側の第2接着剤20が硬化する前に内側の第1接着剤40の方が先に硬化するので、内側の第1接着剤40が硬化するときに生じる揮散ガスを揮発できる。半導体装置の変形例1実施の形態の変形例1に係る半導体装置を例示する図であって、半導体チップとしてFETFieldEffectTransistor:電界効果トランジスタを適用した場合の模式的平面図は、図3aに示すように表され、図3aのIII-III線に沿った模式的断面構造は、図3bに示すように表される。また、図3aのIV-IV線に沿った模式的断面構造は、図4に示すように表される。実施の形態の変形例1に係る半導体装置は、搭載される半導体チップ24がMMICではなくFETである場合を示しており、図3~図4に例示するように、導電ベースプレート200と、導電ベースプレート200上に接合される半導体チップ24FET基板と、導電ベースプレート200上に接合される整合回路基板2628とを備える。半導体チップ24と導電ベースプレート200との接合面の中央部は、高い放熱効果が求められるので、第2接着剤20より相対的に熱伝導率が高い第1接着剤40で接合され、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部は、高い接合力が求められるので、第1接着剤40より相対的に接合力が高い第2接着剤20で接合される。また、整合回路基板2628と導電ベースプレート200とのそれぞれの接合面は、高い接合力が求められるので、第1接着剤40より相対的に接合力が高い第2接着剤20で接合される。このように、実施の形態の変形例1に係る半導体装置によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。接着剤の塗布パターン図5は、実施の形態の変形例2に係る半導体装置において、第1接着剤および第2接着剤の塗り分けのバリエーション例を示す模式図であって、第2接着剤20201,202,203,204が隙間を空けて塗布されている様子を例示する模式図である。図5aは、半導体チップ24と導電ベースプレート200との接合面に塗布されている第1接着剤40の塗布領域の四辺のうち、図面に向かって左辺の左部には第2接着剤201が塗布され、図面に向かって下辺の下部には第2接着剤202が塗布され、図面に向かって右辺の右部には第2接着剤203が塗布され、図面に向かって上辺の上部には第2接着剤204が塗布されている。つまり、半導体チップ24と導電ベースプレート200との接合面の四隅は、接着剤の塗布を省いた構造となっており、さらに、第1接着剤40の塗布領域の四辺の四隅と第2接着剤201,202,203,204の塗布領域との間にそれぞれ隙間が生じるように第2接着剤201,202,203,204が塗布されている。図5bは、半導体チップ24と導電ベースプレート200との接合面に塗布されている第1接着剤40の塗布領域の四辺のうち、図面に向かって左辺の左側一部、下辺の下側全域および右辺の右側一部にわたって、第2接着剤20が連続的に塗布されており、図面に向かって上辺の上側一部には第2接着剤20が塗布されている。つまり、図面に向かって半導体チップ24と導電ベースプレート200との接合面の上部は、接着剤の塗布を省いた構造となっており、さらに、第1接着剤40の塗布領域の左上隅および右上隅と第2接着剤20の塗布領域との間にそれぞれ隙間が生じるように第2接着剤20が塗布されている。図5cは、半導体チップ24と導電ベースプレート200との接合面に塗布されている第1接着剤40の塗布領域の四辺のうち、図面に向かって上辺の上側一部、左辺の左側全域、下辺の下側全域および右辺の右側一部にわたって、第2接着剤20が連続的に塗布されている。つまり、図面に向かって半導体チップ24と導電ベースプレート200との接合面の右上隅は、接着剤の塗布を省いた構造となっており、さらに、第1接着剤40の塗布領域の右上隅と第2接着剤20の塗布領域との間に隙間が生じるように第2接着剤20が塗布されている。図5dは、半導体チップ24と導電ベースプレート200との接合面に塗布されている第1接着剤40の塗布領域の四辺のうち、図面に向かって上辺の上側一部、左辺の左側全域、下辺の下側全域および右辺の右側全域にわたって、第2接着剤20が連続的に塗布されている。つまり、図面に向かって半導体チップ24と導電ベースプレート200との接合面の上部は、接着剤の塗布を省いた構造となっており、さらに、第1接着剤40の塗布領域の上辺の上側一部と第2接着剤20の塗布領域との間に隙間が生じるように第2接着剤20が塗布されている。このように、第1接着剤40の少なくとも一部の塗布領域と第2接着剤20の塗布領域の間に隙間が生じるように第2接着剤20を塗布することにより、キュア処理を行った後に第2接着剤20201,202,203,204の方が第1接着剤40より先に硬化しても図8を参照、第1接着剤40が硬化する際に発生する揮散ガスを隙間から揮発することができる。第1接着剤40の少なくとも一部の塗布領域と第2接着剤20の塗布領域の間に形成する隙間のサイズは特に限定されないが、第1接着剤40が硬化する際に発生する揮散ガスを揮発させるのに必要な隙間が形成されていれば良く、隙間のサイズの一例としては、例えば、300μm程度である。また、第2接着剤20を波線状に塗布することで所望の隙間を形成することもでき、図5に例示した塗布パターンと組み合わせると、揮散ガスをより効果的に揮発させることができる。半導体装置の構成例実施の形態に係る半導体装置において、半導体チップ24およびその他の部品として例えば、キャパシタ基板341342の搭載例の模式的平面パターン構成は、図11に示すように表され、図11のVI-VI線に沿った模式的断面構造は、図12に示すように表される。但し、図11および図12に示す構成例は、あくまで一例であり、これに限定されるものではない。実施の形態に係る半導体装置は、導電ベースプレート200と、導電ベースプレート200上に接合される半導体チップ24と、導体ベースプレート200上に配置されたキャパシタ基板341342と、導体ベースプレート200上に配置され、半導体チップ24を囲むセラミック枠体180と、セラミック枠体180上に配置されたRF入力端子PiRF出力端子Poドレインバイアス端子PDゲートバイアス端子PGと、RF入力端子PiとトランジスタQ1のゲート端子電極Gとの間を接続するボンディングワイヤ12と、ゲートバイアス端子PGとキャパシタ基板341との間を接続するボンディングワイヤ32と、キャパシタ基板341とトランジスタQ1のゲート端子電極Gとの間を接続するボンディングワイヤ36と、キャパシタ基板341とトランジスタQ2Q3のゲート端子電極Gとの間を接続するボンディングワイヤ38と、トランジスタQ2Q3のドレイン端子電極DとRF出力端子Poとの間を接続するボンディングワイヤ18と、トランジスタQ2Q3のドレイン端子電極Dとキャパシタ基板342との間を接続するボンディングワイヤ46と、トランジスタQ1のドレイン端子電極Dとキャパシタ基板342との間を接続するボンディングワイヤ48と、キャパシタ基板342とドレインバイアス端子PDとの間を接続するボンディングワイヤ42を備える。実施の形態に係る半導体装置において、入力信号電力は、トランジスタQ1に入力され、トランジスタQ1によって増幅された信号電力は、分配されて、トランジスタQ2,Q3にそれぞれ入力される。トランジスタQ2,Q3で増幅された各信号電力は、合成されて、出力電力が得られる。実施の形態に係る半導体装置において、半導体チップ24と導電ベースプレート200との接合面の中央部は、高い放熱効果が求められるので、第2接着剤20より相対的に熱伝導率が高い第1接着剤40で接合され、半導体チップ24と導電ベースプレート200との接合面の中央部の周辺部は、高い接合力が求められるので、第1接着剤40より接合力が高い第2接着剤20で接合される。また、キャパシタ基板341342と導電ベースプレート200とのそれぞれの接合面は、高い接合力が求められるので、第1接着剤40より接合力が高い第2接着剤20で接合される。このように、実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。半導体素子構造実施の形態に係る半導体装置に搭載される半導体チップ24のFET140の模式的平面パターン構成の拡大図は、図13aに示すように表され、図13aのJ部分の拡大図は、図13bに示すように表される。また、実施の形態に係る半導体装置に搭載される半導体チップ24のFET140の構成例1~4であって、図13bのIII-III線に沿う模式的断面構成例1~4は、それぞれ図14~図17に示すように表される。実施の形態に係る半導体装置に搭載される半導体チップ24において、複数のFETセルFET1~FET10は、図14~図17に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤが接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤが接続され、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部には、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102が形成され、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介してソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極図示省略に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。FETセルの構造例1実施の形態に係る半導体装置に搭載される半導体チップ24のFETセルの構成例1は、図14に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120、ゲートフィンガー電極G124およびドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。図14に示す構成例1では、高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。FETセルの構造例2実施の形態に係る半導体装置に搭載される半導体チップ24のFETセルの構成例2は、図15に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極S120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極G124およびドレイン領域128上に配置されたドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極G124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図15に示す構成例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。FETセルの構造例3実施の形態に係る半導体装置に搭載される半導体チップ24のFETセルの構成例3は、図16に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極G124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図16に示す構成例3では、HEMTが示されている。FETセルの構造例4実施の形態に係る半導体装置に搭載される半導体チップ24のFETセルの構成例4は、図17に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図17に示す構成例4では、HEMTが示されている。また、上記の構成例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、FET140において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。実施の形態に係る半導体装置に搭載される半導体チップ24の別のFET150を表す模式的平面パターン構成は、図18に示すように、半絶縁性基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板上に配置され、ゲートフィンガー電極124、ドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Gおよびドレイン端子電極Dと、半絶縁性基板上に配置され、ソースフィンガー電極120の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Sとを備える。以上説明した実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつ半導体装置を実現することができる。その他の実施の形態実施の形態に係るMMIC用パッケージを説明したが、この実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係る半導体装置としては、FETに限らず、高電子移動度トランジスタHEMT:HighElectronMobilityTransistorを適用しても良いし、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"