"制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、前記リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、参照電圧から前記パルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分して前記リング型電圧制御発振器の制御電圧入力端子に出力する積分回路とを備えたことを特徴とする発振器。請求項1に記載の発振器において、前記パルス整形回路は、前記リング型電圧制御発振器の出力信号を2分岐し、その一方を2入力NAND回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第1のインバータを介して前記2入力NAND回路の他方の入力端子に入力し、前記2入力NAND回路の出力を第2のインバータを介して出力する構成であり、前記低域通過フィルタの抵抗素子と並列にスイッチを接続し、前記リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチSWをオンする構成であることを特徴とする発振器。請求項1に記載の発振器において、前記積分回路は、前記参照電圧を低域通過フィルタを介して入力する構成であることを特徴とする発振器。請求項1に記載の発振器において、前記積分回路は、前記パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成であることを特徴とする発振器。図7に示すリング型電圧制御発振器の周波数変動を安定化させるには、図8に示すような位相同期ループPLLにより周波数変動を所望の周波数に安定化させる構成が用いられる非特許文献3。ただし、基準発振器水晶発振器、基準分周器、位相比較器を用いるPLL型発振器は、特に水晶発振器のコストがかかり、また水晶発振器の電源投入時からの立ち上げに極めて長い時間10msec程度を要し、その間通信ができないにも関わらず電力を消費する上、分周器で電圧制御発振器相当の電力を要する問題がある。一方、図9に示すように、水晶発振器や分周器を用いることなく、所望の周波数に安定化させる発振器が報告されている非特許文献5。この発振器は、主に弛張発振器と複雑な構成の帰還アンプやコンパレータで構成されており、所望の発振周波数に相当する参照電圧と発振信号の平均値の差をアンプで検出し、弛張発振器にフィードバックして周波数を安定化させる機能を有しているが、デューティー比50の信号を生成できない。デューティー比を50にすると、発振周波数の値に関わらず発振信号の平均値が常に一定の値しかとらないためである。さらに、帰還アンプや2個のコンパレータ等、複雑なアナログ回路が多用される構成であり、過剰に電力を消費する問題がある。本発明は、簡単な構成で高速立ち上げが可能であり、さらに従来のリング型電圧制御発振器に比べて安定な周波数の信号を生成することができる発振器を提供することを目的とする。本発明の発振器は、制御電圧入力端子に印加された制御電圧に従って発振周波数が変化するリング型電圧制御発振器と、リング型電圧制御発振器の出力信号を一定時間幅のパルス信号に変換して出力するパルス整形回路と、参照電圧からパルス整形回路が出力する周波数が変化するパルス信号の平均電圧を差し引いた電圧を積分してリング型電圧制御発振器の制御電圧入力端子に出力する積分回路とを備える。本発明の発振器において、パルス整形回路は、リング型電圧制御発振器の出力信号を2分岐し、その一方を2入力NAND回路の一方の入力端子に入力し、その他方を低域通過フィルタおよび第1のインバータを介して2入力NAND回路の他方の入力端子に入力し、2入力NAND回路の出力を第2のインバータを介して出力する構成であり、低域通過フィルタの抵抗素子と並列にスイッチを接続し、リング型電圧制御発振器の出力信号の立ち下りのタイミングでスイッチSWをオンする構成である。本発明の発振器において、積分回路は、参照電圧を低域通過フィルタを介して入力する構成である。本発明の発振器において、積分回路は、パルス整形回路から出力されるパルス信号を低域通過フィルタを介して入力する構成である。本発明は、水晶発振器や分周器を用いることなく、また複雑なアナログ回路を多用することなく、発振周波数が急激に変動する状態や電源投入時の不定状態から高速に所望の周波数に収束させ、かつデューティー比50の波形の信号を出力する発振器を実現することができる。これにより、簡単な構成で高速立ち上げかつ低消費電力の発振器が可能になるので、センタ端末の無線送信機の低消費電力化を図ることができる。図1は、本発明の実施例1の発振器の構成例を示す。図1において、実施例1の発振器は、リング型電圧制御発振器10、パルス整形回路20、積分回路30により構成される。積分回路30は、オペアンプ31、抵抗素子32、容量素子33、参照電圧回路34により構成される。パルス整形回路20の出力が抵抗素子32を介してオペアンプ31の反転入力端子に接続され、オペアンプ31の反転入力端子と出力端子との間に容量素子33が接続される。参照電圧回路34は、発振器の安定時にパルス整形回路20が出力する一定時間幅のパルス信号を平均化した電位と同じレベルの参照電圧を生成し、オペアンプ31の非反転入力端子に入力する。なお、リング型電圧制御発振器10は、従来型で図7に示すような構成でもよい。パルス整形回路20は、リング電圧制御発振器10からある周期を有する矩形繰り返し信号を入力し、この入力信号の立ち上がりに合わせて一定幅のパルス信号を出力する。積分回路30のオペアンプ31の反転入力端子の入力信号は、このパルス信号の高周波成分を除くことにより平均化した電圧を有し、かつこの電圧値はパルス信号の周波数に比例した値を持つ。オペアンプ31は、非反転入力端子に与えられる参照電圧から反転入力端子の電圧を差し引いた電圧を、容量素子33の容量に時間の経過と共に蓄積積分し、リング型電圧制御発振器10の電圧制御端子に印加する。この結果、リング電圧制御発振器10の周波数変動に対してオペアンプ31の非反転入力端子と反転入力端子の電位差が0になるように発振周波数が制御される。以上のプロセスにおいて、予めオペアンプ31の非反転入力端子にリング型電圧制御発振器10の所望の周波数に相当する電圧信号のパルス幅、周波数、パルス電圧、低域通過フィルタの通過帯域で決まるを参照電圧として与えれば、リング型電圧制御発振器10の発振周波数が所望の値から外れても、それを所望の周波数に戻すべく高速にフィードバックがかかる。従来の水晶発振器、分周器、位相比較器で構成するPLL型発振器図8では、上記のコストや長い立ち上げ時間に応じた消費電力が大きい問題がある。それに対して、本実施例の構成では水晶発振器や分周器を用いないので、コストが低く高速1MHz程度の発振周波数で10μsec以内の立ち上げ時間の立ち上げが可能で消費電力が低い。一方、図9に示すように本実施例の構成に近い概念の発振器が非特許文献5で報告されているが、上記のようにデューティー比50の信号を生成できない問題や、帰還アンプや2個のコンパレータなど複雑なアナログ回路の多用による消費電力が大きい問題がある。それに対して、本実施例の構成では使用するオペアンプが1個であるなど構成がシンプルで消費電力が小さい。さらに、本実施例の構成では、発振信号を一定幅のパルス信号に変換するパルス整形回路20の工夫がある。図2は一般的なパルス整形回路20の構成例を示し、図3は改良したパルス整形回路20の構成例を示す。図2において、一般的なパルス整形回路20は、2入力NAND回路21、抵抗素子および容量素子からなる低域通過フィルタLPF22、インバータ23,24により構成される。入力信号は、2入力NAND回路21の一方の入力端子と、低域通過フィルタ22、インバータ23を介して他方の入力端子に入力する。2入力NAND回路21の出力1は、インバータ24を介して出力される。2入力NAND回路21の他方の入力端子に入力するインバータ23の出力Yは、低域通過フィルタ22の時定数に応じて入力信号が反転遅延する。2入力NAND回路21の出力1は、この遅延時間に応じたパルス幅の信号となる。低域通過フィルタ22の時定数が大きい場合は、低域通過フィルタ22は充電時間が長くなると共に放電時間も長くなり、放電を終える前に充電が始まる、すなわち図2に示すように出力Xは0まで立ち下がらない内に立ち上がるので、インバータ23の閾値電圧VTで決まる入力信号に対する出力Yの遅延時間はわずかとなり、2入力NAND回路21の出力1のパルス幅も小さくなる。一方、低域通過フィルタ22の時定数が小さい場合は、図2に示すように、低域通過フィルタ22の出力Xは0から電源電圧VDDの範囲で変動するが、立ち上がりが急峻であるために入力信号に対するインバータ23の出力Yの遅延時間はわずかとなり、やはり2入力NAND回路21の出力1のパルス幅も小さくなる。このように、一般的なパルス整形回路20から出力されるパルス信号のパルス幅が狭いので、周波数電圧変換利得が小さいため所望の周波数への収束に時間がかかる上、積分回路30のオペアンプ31の反転入力端子の入力電圧が極めて小さくmVオーダーなるため、それに合わせて非反転入力端子に与える参照電圧も極めて小さくなる。この結果、参照電圧が雑音による変動を受けやすくなる上、オペアンプ31のダイナミックレンジ動作電圧範囲から外れてしまう。ただし、一般的なパルス整形回路20は、図2に示すように低域通過フィルタ22の時定数を大きくしても小さくしても、パルス幅を拡張することができない。この問題に対して、図3に示すパルス整形回路のように、低域通過フィルタ22の抵抗素子と並列にスイッチSWを接続し、入力信号の立ち下りのタイミングでスイッチSWをオンすることにより時定数を小さくし、信号周期に比べ無視できる時間で放電することによりパルス幅を信号周期の半分まで広げる構成とする。このスイッチSWは、図3に示すように、PMOSトランジスタを用いた伝達ゲートで実現できる。この入力信号の立ち下げ時の時定数を小さくした場合の動作例を図3に示す。入力信号の立ち下げ時に低域通過フィルタ22の出力Xは強制的にリセットされるので、インバータ23の出力Yは低域通過フィルタ22の時定数に応じて変化する。すなわち、低域通過フィルタ22の時定数を大きくすることにより、確実に2入力NAND回路21の出力1のパルス幅を拡張することができる。図4は、参照電圧回路34の構成例を示す。図4は、電源電圧を抵抗分割によって出力する構成である。図4は、電源電圧を容量分割によって出力する構成である。これにより、電源電圧の変動に比例して変動する参照電圧が得られる。したがって、パルス整形回路20から出力される一定幅のパルス信号の電圧上限値が電源電圧に追従して変動しても、参照電圧も電源電圧に追従するので、電源電圧の変動による発振周波数の変動を抑制することができる。図5は、本発明の実施例2の発振器の構成例を示す。図5において、実施例2の発振器は、図1に示す実施例1の発振器において、積分回路30を構成する抵抗素子32の前段に低域通過フィルタ35を接続し、参照電圧回路34とオペアンプ31の非反転入力端子との間に低域通過フィルタ36を接続する構成である。オペアンプ31が限りなく理想的な特性を有し、かつ限りなく急峻に変化する参照電圧をオペアンプ31の非反転入力端子に与える場合などに有用である。抵抗素子32の抵抗値Ri=08kΩ、容量素子33の容量値Ci=4nF、低域通過フィルタ35,36の抵抗値Rfp=Rfr=1kΩ、容量値Cfp=Cfr=1nFとし、参照電圧を05Vとして1MHzから500kHzに収束させる例では、図6のシミュレーション結果が得られた。ここに示すように、原理的に収束可能で、10μsec発振信号の5周期~10周期以内で収束することが分かる。"