空隙を隔てて配置された第1電極及び第2電極を有するMEMS振動子と、第1入力端子及び第1出力端子を有し、利得が1よりも大きい利得部と、第2入力端子及び第2出力端子を有し、利得が1よりも小さい利得制限部と、を含む増幅部と、前記第1出力端子と接続される出力端子と、を含み、前記第1電極と前記第1入力端子とが接続され、前記第1出力端子と前記第2入力端子とが接続され、前記第2出力端子と前記第2電極とが接続される、発振回路。請求項1に記載の発振回路において、さらに、前記第1電極と前記第2電極との間にバイアス電圧を印加する電圧印加部と、前記利得制限部及び前記電圧印加部を制御する制御部と、を含み、前記制御部は、前記利得制限部における利得と、前記電圧印加部が印加する前記バイアス電圧とを関連付けて制御する、発振回路。請求項2に記載の発振回路において、前記制御部は、前記電圧印加部が印加する前記バイアス電圧が大きくなるほど、前記利得制限部における利得が小さくなるように制御する、発振回路。水晶振動子やセラミック振動子と比べて、MEMS振動子は、入力信号として電力が大きい信号が入力された場合に通過特性が歪みやすい。通過特性が歪むと、周波数がふらつく周波数が安定しない現象が起こりやすくなる。本発明のいくつかの態様に係る目的の1つは、出力信号の周波数のふらつきを抑制した発振回路を提供することにある。本発明に係る発振回路は、空隙を隔てて配置された第1電極及び第2電極を有するMEMS振動子と、第1入力端子及び第1出力端子を有し、利得が1よりも大きい利得部と、第2入力端子及び第2出力端子を有し、利得が1よりも小さい利得制限部と、を含む増幅部と、前記第1出力端子と接続される出力端子と、を含み、前記第1電極と前記第1入力端子とが接続され、前記第1出力端子と前記第2入力端子とが接続され、前記第2出力端子と前記第2電極とが接続される、発振回路。接続されるとは、電気的に接続することであり、直流的に接続される場合のみならず、交流的に接続される場合をも含む。本発明によれば、MEMS振動子に入力される信号は利得が1よりも小さい利得制限部の出力信号であるため、通過特性が歪みにくい。したがって、出力信号の周波数のふらつきを抑制した発振回路を実現できる。また、本発明によれば、利得が1よりも大きい利得部の出力信号が発振回路としての出力信号となるため、振幅の大きい信号を出力することができる。本発明に係る発振回路において、前記第1電極と前記第2電極との間にバイアス電圧を印加する電圧印加部と、前記利得制限部及び前記電圧印加部を制御する制御部と、を含み、前記制御部は、前記利得制限部における利得と、前記電圧印加部が印加する前記バイアス電圧とを関連付けて制御することができる。MEMS振動子は、バイアス電圧の大きさによって通過特性の歪み度合が変化する。本発明によれば、制御部が、利得制限部における利得と、電圧印加部が印加するバイアス電圧とを関連付けて制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。本発明に係る発振回路において、前記制御部は、前記電圧印加部が印加する前記バイアス電圧が大きくなるほど、前記利得制限部における利得が小さくなるように制御することができる。MEMS振動子は、バイアス電圧が大きくなるほど通過特性が歪みやすくなる傾向がある。本発明によれば、制御部が、電圧印加部が印加するバイアス電圧が大きくなるほど、利得制限部における利得が小さくなるように制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。1.第1実施形態に係る発振回路図1は、第1実施形態に係る発振回路1を示す回路図である。第1実施形態に係る発振回路1は、空隙を隔てて配置された第1電極11及び第2電極12を有するMEMS振動子10と、第1入力端子221及び第1出力端子222を有し、利得が1よりも大きい利得部22と、第2入力端子241及び第2出力端子242を有し、利得が1よりも小さい利得制限部24と、を含む増幅部20と、第1出力端子222と接続される出力端子30と、を含み、第1電極11と第1入力端子221とが接続され、第1出力端子222と第2入力端子241とが接続され、第2出力端子242と第2電極12とが接続されている。第1実施形態においては、MEMS振動子10は、空隙を隔てて配置された第1電極11及び第2電極12を有する静電型のMEMS振動子である。MEMS振動子10の構成例については、3.MEMS振動子の構成例の項で詳述される。増幅部20は、所望の発振条件を満たすように、1よりも大きい利得で信号を増幅する。増幅部20は、複数のインバーター回路反転回路や増幅回路を組み合わせて構成されていてもよい。図1に示される例では、増幅部20は、利得が1よりも大きい利得部22と、利得が1よりも小さい利得制限部22とが直列に接続されて構成されている。図1に示される例では、MEMS振動子10の第1電極11と利得部22の第1入力端子221とが接続され、利得部22の第1出力端子222と利得制限部24の第2入力端子241とが接続され、利得制限部24の第2出力端子242とMEMS振動子10の第2電極12とが接続されている。また、出力端子30は、利得部22の第1出力端子222と、利得制限部24の第2入力端子241とに接続されている。図2は、増幅部20の一例を示す回路図である。図2に示される例では、利得部22は、電源電位Vddから接地電位GNDまでの間にPMOSトランジスターTP1とNMOSトランジスターTN1とが直列に接続され、PMOSトランジスターTP1とNMOSトランジスターTN1のゲートが互いに接続されて構成されたインバーター回路224と、電源電位Vddから接地電位GNDまでの間にPMOSトランジスターTP2とNMOSトランジスターTN2とが直列に接続され、PMOSトランジスターTP2とNMOSトランジスターTN2のゲートが互いに接続されて構成されたインバーター回路226とが、直列に接続されて構成されている。図2に示される例では、利得制限部24は、電源電位Vddから接地電位GNDまでの間に、順に、定電流源Ic1、PMOSトランジスターTP3、NMOSトランジスターTN3、定電流源Ic2が直列に接続され、PMOSトランジスターTP3とNMOSトランジスターTN3のゲートが互いに接続されて構成されたインバーター回路で構成されている。定電流源Ic1及び定電流源Ic2の電流値を適宜設定することによって、利得制限部24の利得を1よりも小さく設定することができる。第1実施形態に係る発振回路1は、増幅部20に対する帰還抵抗を含んで構成されていてもよい。図2に示される例では、インバーター回路224の入力端子と出力端子とが抵抗R1を介して接続され、インバーター回路226の入力端子と出力端子とが抵抗R2を介して接続され、利得制限部24の第2入力端子241と第2出力端子242とが抵抗R3を介して接続されている。図3は、MEMS振動子10の通過特性を示す模式的なグラフである。横軸は入力信号の周波数、縦軸はSパラメーター[S21]における通過特性を表す。また、入力信号の電力が電力P1である場合の通過特性を通過特性A1、入力信号の電力が電力P2である場合の通過特性を通過特性A2、入力信号の電力が電力P3である場合の通過特性を通過特性A3とする。また、電力P1<電力P2<電力P3の大小関係が成立しているものとする。図3に示されるように、電力P1が、MEMS振動子10が線形的に動作できる電力範囲にある電力である場合には、通過特性A1は、共振周波数通過特性が最大となる周波数付近において周波数の増減に対して対称的な形となる。しかしながら、電力P2及び電力P3が、MEMS振動子10が線形的に動作できる電力範囲を超えて大きい電力である場合には、通過特性A2及び通過特性A3は、通過特性A1とは異なる共振周波数となる。図3に示される例では、通過特性A2及び通過特性A3の共振周波数は、通過特性A1よりも小さな周波数となっている。また、通過特性A2及び通過特性A3は、共振周波数付近において周波数の増減に対して非対称的な形となる。また、電力P2及び電力P3が、MEMS振動子10が線形的に動作できる電力範囲を超えて大きい電力である場合には、MEMS振動子10の損失が大きくなる。図3に示される例では、通過特性A2及び通過特性A3における最大値は、通過特性A1における最大値よりも小さくなっている。このように、MEMS振動子10が線形的に動作できる電力範囲を超えて大きい電力となる信号がMEMS振動子10に入力されると、通過特性が歪みやすい。通過特性が歪むと、発振回路の出力信号の周波数がふらつく周波数が安定しない原因となる。第1実施形態に係る発振回路1によれば、MEMS振動子10に入力される信号は利得が1よりも小さい利得制限部24の出力信号であるため、通過特性が歪みにくい。したがって、出力信号の周波数のふらつきを抑制した発振回路を実現できる。また、第1実施形態に係る発振回路1によれば、利得が1よりも大きい利得部22の出力信号が発振回路としての出力信号となるため、振幅の大きい信号を出力することができる。第1実施形態に係る発振回路1は、MEMS振動子10の第1電極11と第2電極12との間にバイアス電圧を印加する電圧印加部40を含んでいてもよい。図1に示される例では、電圧印加部40は、第1電圧端子41と第2電圧端子42を含んで構成されている。第1電圧端子41はMEMS振動子10の第1電極11と接続され、第2電圧端子42はMEMS振動子10の第2電極12と接続されている。MEMS振動子10として静電型のMEMS振動子を用いる場合には、MEMS振動子を構成する電極間に電位差バイアス電圧を与える必要がある。図1に示される例では、電圧印加部40が第1電圧端子41と第2電圧端子42との間に電位差を生じさせることによって、MEMS振動子10の第1電極11と第2電極12との間にバイアス電圧を印加することができる。MEMS振動子10の第1電極11は、キャパシター61を介して利得部22の第1入力端子221と接続されていてもよい。また、MEMS振動子10の第2電極12は、キャパシター62を介して利得制限部24の第2出力端子242と接続されていてもよい。これによって、利得部22の第1入力端子221と利得制限部24の第2出力端子242との間に不要な電位差を与えないようにすることができる。第1実施形態に係る発振回路1は、MEMS振動子10の第1電極11と接地電位GNDとの間に接続されたキャパシター71と、MEMS振動子10の第2電極12と接地電位GNDとの間に接続されたキャパシター72とを含んで構成されていてもよい。このような発振回路1によれば、MEMS振動子10と、キャパシター71及びキャパシター72とで共振回路を構成する発振回路とすることができる。2.第2実施形態に係る発振回路図4は、第2実施形態に係る発振回路2を示す回路図である。以下においては第1実施形態に係る発振回路1とは異なる構成について詳述し、第1実施形態に係る発振回路1と同様の構成については同一の符号を付して説明を省略する。第2実施形態に係る発振回路2は、第1電極11と第2電極12との間にバイアス電圧を印加する電圧印加部40と、利得制限部24及び電圧印加部40を制御する制御部50と、を含み、制御部50は、利得制限部24における利得と、電圧印加部40が印加するバイアス電圧とを関連付けて制御する。図4に示される例では、制御部50は、制御信号S1を電圧印加部40に出力することによって、電圧印加部40が印加するバイアス電圧を制御する。また、図4に示される例では、制御部50は、制御信号S2を利得制限部24に出力することによって、利得制限部24における利得を制御する。なお、図4に示される例では、制御部50は、利得制限部24及び電圧印加部40を直接的に制御しているが、制御部50は、利得制限部24及び電圧印加部40の少なくとも一方を間接的に制御してもよい。例えば、制御部50は、電圧印加部40を介して利得制限部24を制御してもよい。図5は、電圧印加部40の一例を示す回路図である。図5に示される例では、制御信号S1としてnビットの制御信号を用い、各ビットに対応する信号をS11、S12、S13、、S1nとしている。図5に示される電圧印加部40は、基準電圧源402と、演算増幅器404と、抵抗R10と、可変抵抗R20を含んで構成されている。また、第1電圧端子41は接地電位GNDに接続され、第2電圧端子42は演算増幅器404の出力端子に接続されている。基準電圧源402は、電圧印加部40が印加するバイアス電圧の基準となる基準電圧Vrefを生成する。演算増幅器404の非反転入力端子は、基準電圧源402の出力端子に接続されている。すなわち、基準電圧源402が生成した基準電圧Vrefは、演算増幅器404の非反転入力端子に入力される。演算増幅器404の反転出力端子は、抵抗R10を介して演算増幅器404の出力端子に接続されるとともに、可変抵抗R20を介して接地電位GNDに接続されている。可変抵抗R20は、演算増幅器404の非反転入力端子に近い側から順に、直列に接続された抵抗R200、抵抗R201、抵抗R202、、抵抗R20nを含んで構成されている。また、可変抵抗R20は、抵抗R201から抵抗R20nまでを接地電位GNDに短絡するNMOSトランジスターTN11、抵抗R202から抵抗R20nまでを接地電位GNDに短絡するNMOSトランジスターTN12、抵抗R203不図示から抵抗R20nまでを接地電位GNDに短絡するNMOSトランジスターTN13、、抵抗R20n-1不図示から抵抗R20nまでを接地電位GNDに短絡するNMOSトランジスターTN1nを含んで構成されている。NMOSトランジスターTN11のゲートには制御信号S11、NMOSトランジスターTN12のゲートには制御信号S12、NMOSトランジスターTN13のゲートには制御信号S13、、NMOSトランジスターTN1nのゲートには制御信号S1nが入力される。したがって、制御信号S11~S1nによって、抵抗R201~R20nのうちの短絡される抵抗を選択できるので、可変抵抗R20の抵抗値を変更できる。また、演算増幅器404の出力電圧電圧印加部40が印加するバイアス電圧Vpは、以下の式で表される。Vp=1抵抗R10の抵抗値/可変抵抗R20の抵抗値Vrefしたがって、可変抵抗R20の抵抗値を変更することによって、電圧印加部40が印加するバイアス電圧Vpを変更することができる。図6は、利得制限部24の一例を示す回路図である。図6に示される例では、制御信号S2としてnビットの制御信号を用い、各ビットに対応する信号をS21、S22、S23、、S2nとしている。図6に示される利得制限部24は、図2に示される定電流源Ic1及び定電流源Ic2に代えて、PMOSトランジスターTP31~TP33、NMOSトランジスターTN31~TN34、可変抵抗R30を含んで構成されている。PMOSトランジスターTP31のソースは電源電位Vddに接続され、ドレインはNMOSトランジスターT31のドレインに接続されるとともに、PMOSトランジスターTP31~TP33のゲートに接続されている。TN31のソースは可変抵抗R30を介して接地電位GNDに接続されている。PMOSトランジスターTP32のソースは電源電位Vddに接続され、ドレインはNMOSトランジスター32のドレインに接続されるとともに、NMOSトランジスターTN31~TN32のゲートに接続されている。NMOSトランジスターTN32のソースはNMOSトランジスターTN33のドレインに接続されるとともに、NMOSトランジスターTN33~TN34のゲートに接続されている。NMOSトランジスター33のソースは接地電位GNDに接続されている。PMOSトランジスターTP33のソースは電源電位Vddに接続され、ドレインはPMOSトランジスターTP3のソースに接続されている。NMOSトランジスターTN34のドレインはNMOSトランジスターTN3に接続され、ソースは接地電位GNDに接続されている。すなわち、PMOSトランジスターTP31に流れる電流がPMOSトランジスターTP32~TP33にミラーされるカレントミラー回路となっており、NMOSトランジスターTN32に流れる電流がNMOSトランジスターTN31にミラーされるカレントミラー回路となっており、NMOSトランジスターTN33に流れる電流がNMOSトランジスターTN34にミラーされるカレントミラー回路となっている。可変抵抗R30は、NMOSトランジスターTN31のソースに近い側から順に、直列に接続された抵抗R300、抵抗R301、抵抗R302、、抵抗R30nを含んで構成されている。また、可変抵抗R30は、抵抗R301から抵抗R30nまでを接地電位GNDに短絡するNMOSトランジスターTN21、抵抗R302から抵抗R30nまでを接地電位GNDに短絡するNMOSトランジスターTN22、抵抗R303不図示から抵抗R30nまでを接地電位GNDに短絡するNMOSトランジスターTN23、、抵抗R30n-1不図示から抵抗R30nまでを接地電位GNDに短絡するNMOSトランジスターTN2nを含んで構成されている。NMOSトランジスターTN21のゲートには制御信号S21、NMOSトランジスターTN22のゲートには制御信号S22、NMOSトランジスターTN23のゲートには制御信号S23、、NMOSトランジスターTN2nのゲートには制御信号S2nが入力される。したがって、制御信号S21~S2nによって、抵抗R301~R30nのうちの短絡される抵抗を選択できるので、可変抵抗R30の抵抗値を変更できる。また、可変抵抗R30の抵抗値が大きくなるほど、PMOSトランジスター33に流れる電流及びNMOSトランジスターTN34に流れる電流が小さくなる。したがって、可変抵抗R30の抵抗値を変更することによって、利得制限部24の利得を変更することができる。図7は、MEMS振動子10の通過特性を示す模式的なグラフである。横軸は入力信号の周波数、縦軸はSパラメーター[S21]における通過特性を表す。また、バイアス電圧が電圧Vp1である場合の通過特性を通過特性B1、バイアス電圧が電圧Vp2である場合の通過特性を通過特性B2、バイアス電圧が電圧Vp3である場合の通過特性を通過特性B3とする。また、電圧Vp1<電圧Vp2<電圧Vp3の大小関係が成立しているものとする。なお、MEMS振動子10に入力される信号の電力は同一であるものとする。図7に示されるように、バイアス電圧が大きくなるほど損失が小さくなるので、通過特性のピークが大きくなる。したがって、MEMS振動子10に入力される信号の電力が大きくなる。図7に示されるように、バイアス電圧が電圧Vp1及び電圧Vp2である場合には、MEMS振動子10に入力される信号の電力が、MEMS振動子10が線形的に動作できる電力範囲にある電力となり、通過特性B1及び通過特性B2は、共振周波数通過特性が最大となる周波数付近において周波数の増減に対して対称的な形となる。しかしながら、バイアス電圧が電圧Vp3である場合には、MEMS振動子10に入力される信号の電力が、MEMS振動子10が線形的に動作できる電力範囲を超えて大きい電力となるため、通過特性B3は、共振周波数付近において周波数の増減に対して非対称的な形となる。MEMS振動子10は、バイアス電圧の大きさによって損失の大きさが変化するので、通過特性の歪み度合が変化する。第2実施形態に係る発振回路2によれば、制御部50が、利得制限部24における利得と、電圧印加部40が印加するバイアス電圧とを関連付けて制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。制御部50は、電圧印加部40が印加するバイアス電圧が大きくなるほど、利得制限部24における利得が小さくなるように制御してもよい。図5及び図6に示される例では、制御部50は、電圧印加部40の可変抵抗R20の抵抗値が小さくなるように制御するほど、利得制限部24の可変抵抗R30の抵抗値が大きくなるように制御する。図7に示されるように、MEMS振動子10は、バイアス電圧が大きくなるほど損失が大きくなり、通過特性が歪みやすくなる傾向がある。制御部50が、電圧印加部40が印加するバイアス電圧が大きくなるほど、利得制限部24における利得が小さくなるように制御することによって、出力信号の周波数のふらつきをさらに抑制した発振回路を実現できる。3.MEMS振動子の構成例図8は、MEMS振動子10の構成例を模式的に示す平面図である。図9は、MEMS振動子10の構成例を模式的に示す断面図である。なお、図9は、図8のI-I線断面図である。なお、本実施形態に係る記載では、上方という文言を、例えば、特定のもの以下、Aというの上方に他の特定のもの以下、Bというを形成するなどと用いる場合に、A上に直接Bを形成するような場合と、A上に他のものを介してBを形成するような場合とが含まれるものとして、上方という文言を用いている。図8に示されるように、MEMS振動子10は、基板1010の上方に設けられた第1電極11及び第2電極12を含んで構成されている。図9に示されるように、第1電極11及び第2電極12は、空隙を隔てて配置されている。図9に示されるように、基板1010は、支持基板1012と、第1下地層1014と、第2下地層1016とを有することができる。支持基板1012としては、例えば、シリコン基板等の半導体基板を用いることができる。支持基板1012として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。第1下地層1014は、支持基板1012の上方により具体的には支持基板1012上に形成されている。第1下地層1014としては、例えば、トレンチ絶縁層、LOCOSlocaloxidationofsilicon絶縁層、セミリセスLOCOS絶縁層を用いることができる。第1下地層1014は、MEMS振動子10と、支持基板1012に形成された他の素子図示せずと、を電気的に分離することができる。第2下地層1016は、第1下地層1014上に形成されている。第2下地層1016の材質としては、例えば、窒化シリコンが挙げられる。MEMS振動子10の第1電極11は、基板1010上に形成されている。第1電極11の形状は、例えば、層状又は薄膜状である。MEMS振動子10の第2電極12は、第1電極11と間隔を空けて形成されている。第2電極12は、基板10上に形成された支持部122と、支持部122に支持されており第1電極11の上方に配置された梁部124と、を有する。支持部122は、例えば、第1電極11と空間をあけて対向配置されている。第2電極12は、片持ち梁状に形成されている。第1電極11及び第2電極12の間に電圧が印加されると、梁部124は、第1電極11と第2電極12との間に発生する静電力により振動することができる。すなわち、図8及び図9に示されるMEMS振動子10は、静電型のMEMS振動子である。なお、MEMS振動子10は、第1電極11及び第2電極12を減圧状態で気密封止する被覆構造体を有していてもよい。これにより、梁部124の振動時における空気抵抗を減少させることができる。第1電極11及び第2電極12の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。なお、MEMS振動子10としては、上述された構成に限らず、種々の公知のMEMS振動子を採用できる。なお、上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば各実施形態及び各変形例は、複数を適宜組み合わせることが可能である。本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。