"所定の電圧が印加される第1の入力端子と、出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有することを特徴とする定電圧回路。前記差動増幅部は、カレントミラー回路を備えることを特徴とする請求項1に記載の定電圧回路。前記差動増幅部の前記第1の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする請求項1又は2に記載の定電圧回路。出力端子から所定の電圧を出力する定電圧回路と、前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、前記増幅器は、第1の差動入力端子に接続された第1のトランジスタと、第2の差動入力端子に接続された第2のトランジスタと、前記バイアス端子と前記第1のトランジスタとの間に接続された第1のバイアス給電部と、前記バイアス端子と前記第2のトランジスタとの間に接続された第2のバイアス給電部とを備え、前記定電圧回路は、所定の電圧が印加される第1の入力端子と、前記出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第3のトランジスタを備えたソース接地型増幅器と、前記第3のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有することを特徴とする増幅回路。ゲート容量が大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路及び増幅回路を提供することを目的とする。開示の技術の一観点によれば、所定の電圧が印加される第1の入力端子と、出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する定電圧回路が提供される。開示の技術の他の一観点によれば、出力端子から所定の電圧を出力する定電圧回路と、前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、前記増幅器は、第1の差動入力端子に接続された第1のトランジスタと、第2の差動入力端子に接続された第2のトランジスタと、前記バイアス端子と前記第1のトランジスタとの間に接続された第1のバイアス給電部と、前記バイアス端子と前記第2のトランジスタとの間に接続された第2のバイアス給電部とを備え、前記定電圧回路は、所定の電圧が印加される第1の入力端子と、前記出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第3のトランジスタを備えたソース接地型増幅器と、前記第3のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する増幅回路が提供される。上記の一観点に係る定電圧回路によれば、ゲート容量が大きなトランジスタを有する増幅器に接続しても、発振が防止できる。以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。図1は増幅器とその増幅器に入力される信号の波形とを示す図、図2は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。ここでは、図1のように、増幅器10の入力端子11にデータ変調信号、すなわち周波数がGHzオーダーのキャリア波に周波数がMHzオーダーのデータ信号が重畳された信号が入力されるものとする。また、増幅器10のバイアス端子13,14には、バイアス電圧Vd,Vgが供給されるものとする。図1のように、データ変調信号が増幅器10の入力端子11に入力されると、バイアス電圧Vd,Vgがデータ変調信号のエンベロープの周波数で変動する。これにより、増幅器10の出力端子12には、図2のように信号帯域の前後に隣接チャネル漏洩歪みが出現する。特に、信号帯域よりも高周波側に出現する三次相互変調歪みIM3が大きく、この三次相互変調歪みが問題となる。図3はバイアス端子にパスコンデンサを接続した増幅器であり、図4は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。この図3のように増幅器10のバイアス端子13,14に大容量のパスコンデンサ15a,15bを接続すると、バイアス電圧Vd,Vgの変動を無視できる程度にまで小さくでき、図4のように隣接チャネル漏洩歪みを抑制することができる。図5は、差動型増幅器の一例を示す回路図である。この差動型増幅器20は、初段の増幅回路21と、2段目の増幅回路22と、整合回路23a,23bと、バイアス給電用インダクタ又はλ/4ショートスタブ:以下、同じ24a,24b,25a,25bとを有する。初段の増幅回路21はn型MOSトランジスタT1,T2を有する。トランジスタT1のゲートは差動入力端子27aに接続され、トランジスタT2のゲートは差動入力端子27bに接続されている。また、トランジスタT1,T2のソースはいずれも接地されており、トランジスタT1のドレインは整合回路23aに、トランジスタT2のドレインは整合回路23bに接続されている。これらのトランジスタT1,T2のドレインには、インダクタ24a,24bを介してバイアス端子26aからバイアス電圧Vdが供給される。2段目の増幅回路22はn型MOSトランジスタT3,T4を有する。トランジスタT3のゲートは整合回路23aに接続され、トランジスタT4のゲートは整合回路23bに接続されている。また、トランジスタT3,T4のゲートには、インダクタ25a,25bを介してバイアス端子26bからバイアス電圧Vgが供給される。更に、トランジスタT3,T4のソースは接地され、トランジスタT3のドレインは差動出力端子28aに、トランジスタT4のドレインは差動出力端子28bに接続されている。このような差動型増幅器20において、差動入力端子27aに入力されるデータ変調信号のキャリア波は、差動入力端子27bに入力されるデータ変調信号のキャリア波に対し逆相である。このため、キャリア波に関しては、インダクタ24a,24bの中点A、及びインダクタ25a,25bの中点Bが仮想接地となり、安定化される。しかし、差動入力端子27a,27bに入力される信号のエンベロープは同相となるため、インダクタ24a,24bの中点A及びインダクタ25a,25bの中点Bの電圧は、エンベロープの周波数で変動する。図5中に一点鎖線で示すように端子26a,26bと接地との間にそれぞれ大容量のパスコンデンサ29を接続すれば、バイアス電圧Vd,Vgの変動を無視できるほど小さくすることは可能である。しかし、一般的にエンベロープの周波数はMHzオーダーと低いため、バイアス電圧Vd,Vgを安定化させるためにはμFオーダーの大容量のパスコンデンサが必要となる。このような大容量のパスコンデンサを半導体チップ内に集積することは困難である。半導体チップに集積可能な低インピーダンスのバイアス回路定電圧回路として、カレントミラーを使用した電圧ホロワ回路が知られている。図6は、この種のバイアス回路の一例を表した回路図である。このバイアス回路30は、差動増幅部31と、ソース接地型増幅部32とを有する。差動増幅部31はp型MOSトランジスタT11,T12とn型MOSトランジスタT14,T15とを有し、ソース接地型増幅部32はp型MOSトランジスタT13、n型MOSトランジスタT16及び電流源34を有する。差動増幅部31のp型MOSトランジスタT11,T12のソースはいずれも電圧Vddが供給される端子33に接続されており、n型MOSトランジスタT14,T15のソースはいずれも接地されている。また、トランジスタT11のドレイン、トランジスタT14のドレイン、トランジスタT14のゲート及びトランジスタT15のゲートは、接続点N1を介して相互に電気的に接続されている。更に、トランジスタT12のドレイン及びトランジスタT15のドレインは、いずれも差動増幅部31の出力端子となる接続点N2に接続されている。差動増幅部31の第1の入力端子となるトランジスタT12のゲートは電圧Vinが供給される端子34に接続されており、差動増幅部31の第2の入力端子となるトランジスタT11のゲートは接続点N3に接続されている。ソース接地型増幅部32のp型MOSトランジスタT13のソースは電圧Vddが供給される端子33に接続されており、n型MOSトランジスタT16のソースは接地されている。また、これらのトランジスタT13,T16のドレインは、接続点N3及び出力端子36に接続されている。更に、トランジスタT13のゲートは電流源35に接続されており、トランジスタT16のゲートは接続点N2に接続されているこのようなバイアス回路30では、端子34に供給される電圧Vinと出力端子36から出力される電圧Voutとが同じ電圧となる。このバイアス回路30を出力端子36からみたときの出力インピーダンスは低く、例えば電流値が0.1mAの場合50Ω程度である。図7は、図6のバイアス回路を図5の差動型増幅器に使用した例を示す回路図である。図7において、図5,図6と同一物には同一符号を付している。また、図7ではバイアス端子26bに接続されるバイアス回路出力電圧Vgのみを図示しているが、バイアス端子26aにも同様のバイアス回路出力電圧Vdを接続する。図7のように、バイアス回路30の出力端子36から出力される電圧Vgは、差動型増幅器20内のバイアス給電用インダクタ25a,25bを介してトランジスタT3,T4のゲートに供給される。このとき、バイアス回路30の負荷は、インダクタ25a,25bと、トランジスタT3,T4のゲート入力容量Cgsとなる。高出力の差動型増幅器では、ゲート幅が大きいトランジスタが使用される。そのため、トランジスタのゲート容量Cgsは大きく例えば1pF以上なる。低出力増幅器やその他の機能回路ではトランジスタのサイズが小さいため、ゲート容量Cgsも小さく、ゲート容量Cgsがバイアス回路の動作に影響を与えることは少ない。図8aは図7のバイアス回路30の入力波形をシミュレーションした図であり、図8bは同じくそのバイアス回路30の出力波形をシミュレーションした図である。ここでは、バイアス回路30の端子34に0Vから0.4Vに変化するステップ状信号を与えたときにバイアス回路30の出力端子36から出力される信号の波形をシミュレーションしている。図8a,bからわかるように、増幅器20内のトランジスタT3,T4のゲート容量Cgsが大きい場合、バイアス回路30の端子34に供給する電圧Vinが0.4Vに立ち上がった瞬間からバイアス回路30が発振する。図9は、バイアス回路30の発振のメカニズムを説明する等価回路図である。この図9のように、バイアス回路30は、出力信号の一部が入力端子にフィードバックされる2段構成のインバータ回路と考えることができる。また、トランジスタのゲート容量Cgsは、インバータ回路の出力端子と接地との間に接続された負荷と考えることができる。図9の等価回路図のように表わされるフィードバック型増幅回路では、ループ利得と通過位相とにより発振条件が決まる。つまり、入力信号に対する出力信号の位相差通過位相がほぼ180度であり、且つループ利得が1以上であれば、そのフィードバック型増幅回路は発振する。図10は、横軸に周波数をとり、縦軸に通過位相右側縦軸及びループ利得左側縦軸をとって、バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図10において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷として図9のようにトランジスタのゲート容量Cgsに対応するコンデンサを接続したときのシミュレーション結果を示している。この場合、図10からわかるように、周波数が120MHz以下の範囲では、負荷の有無にかかわらず、ループ利得は1以上となる。一方、図10からわかるように無負荷のときは、ループ利得が1以上となる周波数120MHz以下において、通過位相は約100度又はそれ以下となる。従って、無負荷のときには、バイアス回路は発振しないことがわかる。しかし、負荷としてコンデンサを接続した場合は、周波数の増加にともなう位相の変化が大きく、ループ利得が1以上の領域でも通過位相の値は180度に近くなる。このため、負荷としてコンデンサを接続したときには、図8bに示すようにバイアス回路が発振してしまう。バイアス回路が発振した状態では、増幅器にバイアス電圧を安定して供給することができない。そのため、増幅器の歪みを低減することができないばかりか、バイアス回路の発振信号が増幅されて不要波が出力されてしまう。以下の実施形態では、ゲート容量Cgsが大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路について説明する。実施形態図11は、実施形態に係る定電圧回路、及びその定電圧回路をバイアス回路として用いた増幅回路の回路図である。本実施形態に係る定電圧回路40は、差動増幅部41と、ソース接地型増幅部42とを有する。差動増幅部41は、p型MOSトランジスタT41,T42と、n型MOSトランジスタT44,T45とを有し、ソース接地型増幅部42は、p型MOSトランジスタT43と、n型MOSトランジスタT46と、電流源45と、抵抗47と、コンデンサ48とを有する。差動増幅部41のp型MOSトランジスタT41,T42のソースはいずれも電圧Vddが供給される端子43に接続されており、n型MOSトランジスタT44,T45のソースはいずれも接地されている。また、トランジスタT41のドレイン、トランジスタT44のドレイン、トランジスタT44のゲート及びトランジスタT45のゲートは、接続点N1を介して相互に電気的に接続されている。更に、トランジスタT42のドレイン及びトランジスタT45のドレインは、いずれも差動増幅部41の出力端子となる接続点N2に接続されている。差動増幅部41の第1の入力端子となるトランジスタT42のゲートは電圧Vinが供給される端子44に接続されており、差動増幅部41の第2の入力端子となるトランジスタT41のゲートは接続点N3に接続されている。ソース接地型増幅部42のp型MOSトランジスタT43のソースは電圧Vddが供給される端子43に接続されており、n型MOSトランジスタT46のソースは接地されている。また、これらのトランジスタT43,T46のドレインは、接続点N3及び出力端子46に接続されている。更に、トランジスタT43のゲートは電流源45に接続されており、トランジスタT46のゲートは接続点N2に接続されている。更にまた、トランジスタT46のゲートとドレインとの間には、抵抗47及びコンデンサ48が直列に接続されている。差動型増幅器20の回路構成は、基本的に図5の差動型増幅器20と同じであるので、ここではその説明を省略する。図11では、差動型増幅器20のバイアス端子26bに接続される出力電圧がVgの定電圧回路バイアス回路のみを図示しているが、バイアス端子26aにも同様に出力電圧がVdの定電圧回路が接続されている。なお、図11に示す定電圧回路40を差動型増幅器20のバイアス端子26a,26bのいずれか一方のみに接続し、他方のバイアス端子にはパスコンデンサを外付けしてもよい。本実施形態に係る定電圧回路バイアス回路では、上述したように、ソース接地型増幅部42内のトランジスタT46のゲートとドレインとの間に抵抗47及びコンデンサ48を直列に接続している。この抵抗47及びコンデンサ48により形成されるRC回路を介して定電圧回路40の出力をトランジスタT46のゲートにフィードバックすることにより、定電圧回路40のループ利得が低減され、通過位相の変化を穏やかにすることができる。抵抗47の抵抗値及びコンデンサ48の容量値は、ループ利得及び通過位相が発振条件を満たさないように設定される。図12は、横軸に周波数をとり、縦軸に通過位相右側縦軸及びループ利得左側縦軸をとって、本実施形態に係る定電圧回路バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図12において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷としてトランジスタのゲート容量Cgsに対応するコンデンサを接続したときのシミュレーション結果を示している。この図12からわかるように、定電圧回路バイアス回路40の負荷としてコンデンサを接続した場合、ループ利得が1以上となるのは周波数が約80MHz以下の領域である。一方、周波数が80MHz以下の領域では、通過位相は100度以下となる。従って、この定電圧回路40は発振しないことがわかる。図13aは本実施形態の定電圧回路バイアス回路40の入力波形をシミュレーションした図であり、図13bは同じくその定電圧回路40の出力波形をシミュレーションした図である。ここでは、定電圧回路40の端子44に0Vから0.4Vに変化するステップ状信号を与えたときに定電圧回路40の出力端子46から出力される信号の波形をシミュレーションしている。図13a,bからわかるように、本実施形態に係る定電圧回路40では、端子44にパルス状の信号Vinを入力したときに、出力端子46から入力信号Vinと同一の電圧が出力される。このシミュレーション結果から、本実施形態に係る定電圧回路バイアス回路40は安定したバイアス給電が可能であることがわかる。図14は、横軸に増幅回路の出力をとり、縦軸に歪み強度をとって、図11の増幅回路の歪み特性をシミュレーションした結果を示す図である。図14中一点鎖線はバイアス回路を用いずにバイアス端子に直接高インピーダンスの電源を接続した場合の歪み特性比較例であり、実線は図11の構成のバイアス回路定電圧回路を使用したときの歪み特性実施例である。但し、ここでは、増幅回路の入力端子に2トーンの信号GHzオーダーのキャリア波にMHzオーダーのデータ信号が重畳された信号を入力し、三次相互変調歪みIM3を増幅回路の出力パワーの関数としてプロットしている。図14から、バイアス回路を用いていない比較例の増幅回路に比べて、実施例の増幅回路では全体的に歪み出力が少ないことがわかる。特に、出力パワーが26dBm付近の場合、比較例では三次相互変調歪みが-28dBm程度であるのに対し、実施例では-34dBm程度であり、約6dbも歪みを低減できていることがわかる。なお、上述の実施形態では差動型増幅器20のバイアス端子とトランジスタのゲートとの間にバイアス給電部としてインダクタを配置した場合について説明したが、インダクタに替えてλ/4ショートスタブを配置してもよい。図15に、λ/4ショートスタブの等価回路を示す。この図15の等価回路のように、λ/4ショートスタブはインダクタとコンデンサとを並列接続したものと考えることができる。以上の諸実施形態に関し、更に以下の付記を開示する。付記1所定の電圧が印加される第1の入力端子と、出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有することを特徴とする定電圧回路。付記2前記差動増幅部は、カレントミラー回路を備えることを特徴とする付記1に記載の定電圧回路。付記3前記差動増幅部の前記第1の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする付記1又は2に記載の定電圧回路。付記4出力端子から所定の電圧を出力する定電圧回路と、前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、前記増幅器は、第1の差動入力端子に接続された第1のトランジスタと、第2の差動入力端子に接続された第2のトランジスタと、前記バイアス端子と前記第1のトランジスタとの間に接続された第1のバイアス給電部と、前記バイアス端子と前記第2のトランジスタとの間に接続された第2のバイアス給電部とを備え、前記定電圧回路は、所定の電圧が印加される第1の入力端子と、前記出力端子に接続された第2の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第3のトランジスタを備えたソース接地型増幅器と、前記第3のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有することを特徴とする増幅回路。付記5前記第1のバイアス給電部及び前記第2のバイアス給電部が、いずれもインダクタであることを特徴とする付記4に記載の増幅回路。付記6前記第1のバイアス給電部及び前記第2のバイアス給電部が、いずれもλ/4ショートスタブであることを特徴とする付記4に記載の増幅回路。"