"主面を有する半導体基板と、前記半導体基板内に形成された第1導電型の第1不純物領域と、前記半導体基板内に前記主面に沿って形成された、第2導電型のリサーフ層と、前記半導体基板内の前記リサーフ層の隣に前記主面に沿って形成された、第2導電型のウエル層と、前記半導体基板内に前記第1不純物領域を介して前記リサーフ層に接するように前記主面に沿って形成された、第1導電型のチャネルストッパと、前記ウエル層と前記リサーフ層との境界を含む領域である第1境界領域の上、及び前記リサーフ層と前記第1不純物領域との境界を含む領域である第2境界領域の上とを一体的に覆うように前記主面上に形成された絶縁膜と、前記絶縁膜中に、前記第1境界領域の直上及び前記第2境界領域の直上を避けて複数形成された下部フィールドプレートと、前記絶縁膜上に、前記第1境界領域の直上及び前記第2境界領域の直上を避けて複数形成された上部フィールドプレートと、を備えたことを特徴とする半導体素子。前記ウエル層と接し、かつ前記絶縁膜上であって前記第1境界領域の直上に伸びるように形成されたエミッタ電極と、前記チャネルストッパと接し、かつ前記絶縁膜上であって前記第2境界領域の直上に伸びるように形成されたチャネルストッパ電極と、を備えたことを特徴とする請求項1に記載の半導体素子。前記下部フィールドプレートのうち前記第1境界領域に最も近い第1下部フィールドプレートと前記エミッタ電極で形成される第1静電容量、及び前記下部フィールドプレートのうち前記第2境界領域に最も近い第2下部フィールドプレートと前記チャネルストッパ電極で形成される第2静電容量は、前記下部フィールドプレートのいずれか1つと前記上部フィールドプレートのいずれか1つで形成される第3静電容量よりも大きいことを特徴とする請求項2に記載の半導体素子。前記リサーフ層は、複数の第2導電型の領域で形成されたことを特徴とする請求項1乃至3のいずれか1項に記載の半導体素子。前記リサーフ層は、前記ウエル層側から前記チャネルストッパ側へかけて徐々に第2導電型の不純物濃度が低減するように形成されたことを特徴とする請求項1乃至4のいずれか1項に記載の半導体素子。前記ウエル層の前記リサーフ層と隣り合う部分には、前記ウエル層と前記リサーフ層との第2導電型の不純物濃度勾配を緩和するように濃度勾配緩和部が形成されたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体素子。主面を有する半導体基板と、前記半導体基板内に形成された第1導電型の第1不純物領域と、前記半導体基板内に前記主面に沿って形成された、第2導電型のウエル層と、前記半導体基板内に前記主面に沿って前記ウエル層と離れて形成された、第1導電型のチャネルストッパと、前記ウエル層と前記チャネルストッパの間に、前記半導体基板内の前記主面に沿って、前記ウエル層側から前記チャネルストッパ側へかけて徐々に第2導電型の不純物濃度が低減するように形成されたリサーフ層と、を備えたことを特徴とする半導体素子。前記リサーフ層は、前記ウエル層側で密になり前記チャネルストッパ側で疎となるように配置された複数の第2導電型の領域で形成されたことを特徴とする請求項7に記載の半導体素子。前記リサーフ層は、前記ウエル層側から前記チャネルストッパ側へかけて徐々に面積が小さくなりかつ前記主面から浅くなる複数の第2導電型の領域で形成されたことを特徴とする請求項7に記載の半導体素子。主面を有する半導体基板と、前記半導体基板内に形成された第1導電型の第1不純物領域と、前記半導体基板内に前記主面に沿って形成された、第2導電型のリサーフ層と、前記半導体基板内の前記リサーフ層の隣に前記主面に沿って形成された、第2導電型のウエル層と、前記ウエル層の前記リサーフ層と隣り合う部分に、前記ウエル層と前記リサーフ層との第2導電型の不純物濃度勾配を緩和するように形成された濃度勾配緩和部と、前記濃度勾配緩和部の直上領域に形成されたゲート配線と、を備えたことを特徴とする半導体素子。前記濃度勾配緩和部の直上領域に形成された、前記エミッタ電極と接続されたエミッタ接地電極を備えたことを特徴とする請求項10に記載の半導体素子。前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体素子。前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項12に記載の半導体素子。半導体素子は、十分な耐圧を維持した上でできるだけ小型化することが好ましい。そのため、十分な耐圧を維持した上で、特許文献1に開示の半導体素子よりも小型化できる半導体素子が望まれている。本発明は、上述のような課題を解決するためになされたもので、十分な耐圧を維持しつつ、小型化に好適な半導体素子を提供することを目的とする。本願の発明に係る半導体素子は、主面を有する半導体基板と、該半導体基板内に形成された第1導電型の第1不純物領域と、該半導体基板内に該主面に沿って形成された、第2導電型のリサーフ層と、該半導体基板内の該リサーフ層の隣に該主面に沿って形成された、第2導電型のウエル層と、該半導体基板内に該第1不純物領域を介して該リサーフ層に接するように該主面に沿って形成された、第1導電型のチャネルストッパと、該ウエル層と該リサーフ層との境界を含む領域である第1境界領域の上、及び該リサーフ層と該第1不純物領域との境界を含む領域である第2境界領域の上とを一体的に覆うように該主面上に形成された絶縁膜と、該絶縁膜中に、該第1境界領域の直上及び該第2境界領域の直上を避けて複数形成された下部フィールドプレートと、該絶縁膜上に、該第1境界領域の直上及び該第2境界領域の直上を避けて複数形成された上部フィールドプレートと、を備える。本願の発明に係る他の半導体素子は、主面を有する半導体基板と、該半導体基板内に形成された第1導電型の第1不純物領域と、該半導体基板内に該主面に沿って形成された、第2導電型のウエル層と、該半導体基板内に該主面に沿って該ウエル層と離れて形成された、第1導電型のチャネルストッパと、該ウエル層と該チャネルストッパの間に、該半導体基板内の該主面に沿って、該ウエル層側から該チャネルストッパ側へかけて徐々に第2導電型の不純物濃度が低減するように形成されたリサーフ層と、を備える。本願の発明に係る他の半導体素子は、主面を有する半導体基板と、該半導体基板内に形成された第1導電型の第1不純物領域と、該半導体基板内に該主面に沿って形成された、第2導電型のリサーフ層と、該半導体基板内の該リサーフ層の隣に該主面に沿って形成された、第2導電型のウエル層と、該ウエル層の該リサーフ層と隣り合う部分に、該ウエル層と該リサーフ層との第2導電型の不純物濃度勾配を緩和するように形成された濃度勾配緩和部と、該濃度勾配緩和部の直上領域に形成されたゲート配線と、を備えたことを特徴とする。本発明によれば、リサーフ層における電界強度を略均一にするため、十分な耐圧を維持しつつ小型化に好適な半導体素子を製造できる。以下、本発明の実施の形態について、図面に基づいて説明する。なお、各実施の形態における半導体素子は、IGBTInsulatedGateBipolarTransistorをその具体例として説明する。実施の形態1.図1は、本発明の実施の形態1に係る半導体素子の平面図である。半導体素子10は、チップ中央部分に素子形成領域が設けられ、その表面にはエミッタ電極12とゲート電極パッド14が形成されている。この素子形成領域を囲むように、つまりチップの外周部分に電界緩和領域が設けられ、その表面をパッシベーション膜16で覆っている。図2は、図1のII-II線に沿う断面図であって、主に電界緩和領域を示している。半導体素子10は、半導体基板20を備えている。半導体基板20は、Siで形成されている。半導体基板20の内には、n型の第1不純物領域21が形成されている。また、半導体基板20の内には、半導体基板20の主面20aに沿ってp型のリサーフ層24が形成されている。リサーフ層24の不純物濃度と深さ厚さは、リサーフ層24が完全空乏化する条件リサーフ条件に設定されている。半導体基板20の内のリサーフ層24の隣には、主面20aに沿うようにp型のウエル層22が形成され、更にその隣にはp型のベース層pベース層29が形成されている。pウエル層22の深さは、pベース層29より深いか同程度とし、pベース層29の外周部における電界強度を緩和する機能を持つ。またpベース層29は複数のMOSMetal-Oxide-Semiconductor構造が形成されておりチャネルが生じる領域としての機能を持つ。そしてpウエル層22とリサーフ層24との境界を含む領域を第1境界領域23と称する。なお、図示はしないが、上述のMOS構造については、たとえば、半導体基板表面からn型領域に達するトレンチが形成され、その側壁上にゲート酸化膜を介在させて埋め込まれたポリシリコンからなるゲート電極と、基板表面から所定の深さにわたりトレンチの側面に沿って形成されたnエミッタ層を有している。またIGBTのオン/オフ動作は、このゲート電極に印加される電圧に応じて発生するチャネルを制御することでその状態が決定される。半導体基板20の内には、主面20aに沿ってn型のチャネルストッパ26が形成されている。チャネルストッパ26は、pウエル層22と離れ、かつn型領域21を介してリサーフ層24に接する場所であり、半導体素子10の端部外周部に形成されている。リサーフ層24とn型領域21との境界を含む領域を第2境界領域25と称する。主面20aの上には、第1境界領域23の上、及び第2境界領域25の上を一体的に覆うように絶縁膜30が形成されている。絶縁膜30は、例えばCVD法によって堆積されたシリコン酸化膜などである。絶縁膜30の中には、複数の下部フィールドプレート32が形成されている。複数の下部フィールドプレート32は、下部フィールドプレート32a、32b、32c、及び32dを備えている。下部フィールドプレート32a、32b、32c、及び32dは、第1境界領域23の直上及び第2境界領域25の直上を避けて形成されている。なお複数の下部フィールドプレート32は平面視環状同心であり、本発明における部材はドープトポリシリコンである。絶縁膜30の上には、複数の上部フィールドプレート34が形成されている。複数の上部フィールドプレート34は、上部フィールドプレート34a、34b、及び34cを備えている。上部フィールドプレート34a、34b、及び34cは第1境界領域23の直上及び第2境界領域25の直上を避けて形成されている。複数の上部フィールドプレート34は下部フィールドプレート32同様、平面視環状同心である。pウエル層22の上には、エミッタ電極12が形成されている。エミッタ電極12は、pベース層29及びpウエル層22と接し、かつ絶縁膜30上であって第1境界領域23の直上に伸びるように形成されている。すなわち、第1境界領域23の直上には絶縁膜30を介してエミッタ電極12が形成されている。チャネルストッパ26の上には、チャネルストッパ電極36が形成されている。チャネルストッパ電極36は、チャネルストッパ26と接し、かつ絶縁膜30上であって第2境界領域25の直上に伸びるように形成されている。すなわち、第2境界領域25の直上には絶縁膜30を介してチャネルストッパ電極36が形成されている。なお、上部フィールドプレート34、エミッタ電極12、及びチャネルストッパ電極36のそれぞれは、例えばアルミニウムなどの金属膜で形成されている。そして絶縁膜30上の上部フィールドプレート34、エミッタ電極12、及びチャネルストッパ電極36と絶縁膜30中の下部フィールドプレート32とは絶縁膜30を挟んで一部が互いに重なるように配置され、所望の静電容量を生じるように構成されている。電界緩和領域16を覆うようにパッシベーション膜16が形成されている。半導体基板20の主面20aと反対側には、n型領域21と接するように、n型のバッファ層38が形成されている。バッファ層38と接するようにp型のコレクタ層40が形成されている。コレクタ層40と接するように金属膜などからなるコレクタ電極42が形成されている。本発明の実施の形態1に係る半導体素子10は上述の構成を備えている。ところで、半導体素子の耐圧を高めるためには、主面に沿ったリサーフ層表面及びその近傍の電界強度は均一であることが好ましい。ところが、第1境界領域と第2境界領域において特に電界強度が高くなり、半導体素子の耐圧を高めることができないことがあった。リサーフ層とその近傍の電界強度について図3を参照して説明する。図3は、主面20aに沿った、リサーフ層24表面とその近傍の電界強度を示す図である。破線は、従来の半導体素子として第1境界領域と第2境界領域の直上に絶縁膜を介して下部フィールドプレートを配置した場合の電界強度分布を示す。実線は、本発明の実施の形態1に係る半導体素子10の電界強度分布を示す。第1境界領域の直上と第2境界領域の直上に絶縁膜を介して下部フィールドプレートを配置すると、第1境界領域に最も近い下部フィールドプレート第1下部フィールドプレートと称すると、第2境界領域に最も近い下部フィールドプレート第2下部フィールドプレートと称するのエッジ付近近傍の電界が強くなる。これにより、図3の破線に示すように電界強度が特に高い部分が生じ、かつリサーフ層及びその近傍の電界強度が不均一となる。そこで、絶縁膜を厚くして第1下部フィールドプレートと第1境界領域との距離、及び第2下部フィールドプレートと第2境界領域との距離を大きくすることも考えられる。しかしながら、絶縁膜を厚くすると半導体基板上の段差が増加し、半導体素子の製造が難しくなるので、各膜の成膜コストが増加する。ところが、本発明の実施の形態1に係る半導体素子によれば、電界強度が高い部分の発生を抑制し、かつリサーフ層及びその近傍の電界強度を略均一とすることができる。本発明の実施の形態1に係る半導体素子10の複数の下部フィールドプレート32は、第1境界領域23の直上及び第2境界領域25の直上を避けて形成されている。よって、第1下部フィールドプレート32aと第1境界領域23との距離、及び第2下部フィールドプレート32dと第2境界領域25との距離を十分確保できるので、第1下部フィールドプレート32aと第2下部フィールドプレート32dのエッジ付近近傍の電界を低減できる。つまり、第1境界領域23と第2境界領域25における電界強度を低減して半導体素子の耐圧を高めることができる。また、本発明の実施の形態1に係る半導体素子10のエミッタ電極12は、絶縁膜30を介して第1境界領域23の直上に形成され、下部フィールドプレート32aの一部と重なる位置まで伸びている。これにより、電界強度のピークをリサーフ層24の中央側にシフトしつつ電界強度を低減できる。さらに、チャネルストッパ電極36は、絶縁膜30を介して第2境界領域25の直上に形成され、下部フィールドプレート32cの一部と重なる位置まで伸びているので、電界強度のピークをリサーフ層24の中央側にシフトしつつ電界強度を低減できる。このように、本発明の実施の形態1に係る電界緩和領域は耐圧を高める効果が高いため、十分な耐圧を維持しつつ、小型化に好適な半導体素子を製造できる。図4は、本発明の実施の形態1に係る半導体素子の変形例を示す断面図である。変形例の半導体素子は、下部フィールドプレート50a、50b、50c、及び50dを有する複数の下部フィールドプレート50を備えている。この半導体素子は、第1下部フィールドプレート50aと第2下部フィールドプレート50dの配置場所に特徴がある。第1下部フィールドプレート50aとエミッタ電極12で形成される第1静電容量、及び第2下部フィールドプレート50dとチャネルストッパ電極36で形成される第2静電容量は、複数の下部フィールドプレート50のいずれか1つと複数の上部フィールドプレート34のいずれか1つで形成される第3静電容量よりも大きい。このような静電容量の大小関係は、第1下部フィールドプレート50aとエミッタ電極12の重なり幅aと、第2下部フィールドプレート50dとチャネルストッパ電極36の重なり幅cが、複数の上部フィールドプレート34のいずれか1つと複数の下部フィールドプレート50のいずれか1つの重なり幅bより大きいことで実現されている。図5は、図4に示す半導体素子の静電容量を示す図である。上述のように重なり幅が調整された結果、静電容量C1とC8は、C2、C3、C4、C5、C6,又はC7よりも大きくなっている。上述した変形例の構成によれば、C1とC8の静電容量が大きいので、第1下部フィールドプレート50aと第2下部フィールドプレート50dが分担する電位を低減することができる。よって、上述した半導体素子10の効果を高めることができる。本発明の実施の形態1に係る半導体素子は、上述の変形例の他にも様々な変形が可能である。例えば、エミッタ電極12を第1境界領域23の直上に設け、チャネルストッパ電極36を第2境界領域25の直上に設けることは必須の構成要件ではない。実施の形態2.図6は、本発明の実施の形態2に係る半導体素子の断面図である。本発明の実施の形態2に係る半導体素子は、実施の形態1に係る半導体素子と共通点が多い。そのため、以後、実施の形態1に係る半導体素子との相違点を説明する。実施の形態2によるリサーフ層52は、半導体基板20の主面20aに複数のp型の領域を導入し、その後、熱処理を行うことで形成されている。複数のp型の領域は熱処理を施すことにより全体として1つのp型の領域を形成している。リサーフ層52は完全空乏化する条件リサーフ条件を満たしている。リサーフ層52を複数のp型の領域で形成するメリットは、pウエル層22とリサーフ層52を同一工程で形成できることである。この点について説明する。図7は、pウエル層とリサーフ層を同一工程で形成することを示す断面図である。その中で図7aはイオン注入工程直後における電界緩和領域を図示したものであり、図7bは熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域を図示したものである。まず、一般的な半導体製造技術を用いてn型領域21の上に絶縁膜53aを形成して、その上に写真製版技術等を用いレジスト53bを形成する。レジスト53bには、W1~W13で示される幅を有する開口が形成されている。W1~W13は等しい。このレジスト53bをマスクとしてイオン注入し、p型の領域が半導体基板20の主面20aに形成された直後の状態を図7aでは表している。その後、レジスト53bを除去し、熱処理を行うことで複数のp型の領域不純物は拡散されることになり、pウエル層22とリサーフ層52を同時に形成でき図7bのような状態となる。このような形成方法を用いることで、低コストで耐圧を確保しつつ、小型化に好適な半導体素子を製造できる。実施の形態3.図8は、本発明の実施の形態3に係る半導体素子の断面図である。本発明の実施の形態3に係る半導体素子は、実施の形態1に係る半導体素子と共通点が多い。そのため、以後、実施の形態1に係る半導体素子との相違点を説明する。実施の形態3によるリサーフ層60は、pウエル層22側で密になりチャネルストッパ26側で疎となるように配置された複数のp型の領域を半導体基板20の主面20aに導入し、その後、熱処理を行うようにすることで形成されている。熱処理された後のリサーフ層60は、p型の領域が密に配置されたpウエル層22側で不純物濃度が高く、p型の領域が疎となるように配置されたチャネルストッパ26側で不純物濃度が低くなっている。リサーフ層60は完全空乏化する条件リサーフ条件を満たすように形成されている。主面20aの上には、第1境界領域23及び第2境界領域25を覆うように絶縁膜62が形成されている。絶縁膜62の中には複数の下部フィールドプレート64が形成されている。複数の下部フィールドプレート64は下部フィールドプレート64a、64b、64c、及び64dを備えている。下部フィールドプレート64aはエミッタ電極12と接続されている。下部フィールドプレート64dはチャネルストッパ電極36と接続されている。次いで、リサーフ層60の形成方法について具体的に説明する。図9は、本発明の実施の形態3に係るリサーフ層の形成方法を示す断面図であり、図9aはイオン注入工程直後における電界緩和領域を、図9bは熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域をそれぞれ図示したものである。n型領域21の上に絶縁膜63aを形成する。絶縁膜63aの上にレジスト63bを形成する。レジスト63bは、レジスト部R1~R13を備えており、これらによりW1~W13で示される幅を有する開口が形成されている。W1~W13は等しい。そして、レジストR1~R13は、R1の幅<R2の幅<R3の幅<R4の幅<R5の幅<R6の幅<R7の幅<R8の幅<R9の幅<R10の幅<R11の幅<R12の幅<R13の幅、を満たすように形成されている。このレジスト63bをマスクとしてイオン注入し、p型の領域が半導体基板20の主面20aに形成された直後の状態を図9aでは表している。その後、レジスト63bを除去し、熱処理を行うことで複数のp型の領域不純物は拡散されることになり、pウエル層22とリサーフ層60を同時に形成して図9bのような状態となる。本発明の実施の形態3に係る半導体素子によれば、リサーフ層60のエミッタ側では不純物濃度が高いので、空乏化しにくくなる。これによりpウエル層22とリサーフ層60の境界第1境界領域の電圧等電位線の間隔が広くなりこの部分の電界強度を低減できる。一方、リサーフ層60のチャネルストッパ側では不純物濃度が低いので、空乏化しやすくなる。これによりこの部分の電界強度を低減できる。こうして、主面20aに沿ったリサーフ層60の電界強度を略均一化でき半導体素子の耐圧を向上させることができる。よって本発明の実施の形態3に係る半導体素子によれば、十分な耐圧を維持しつつ、小型化に好適な半導体素子を製造できる。また、pウエル層22とリサーフ層60を同時形成できるので、低コストで上記効果を得ることができる。本発明の実施の形態3に係る半導体素子は、リサーフ層60の不純物濃度をエミッタ側で濃く、チャネルストッパ側で薄く形成することでリサーフ及びその近傍の電界強度ピークを緩和することを特徴とする。よって、複数の下部フィールドプレート64及び複数の上部フィールドプレート34は省略してもよい。実施の形態4.図10は、本発明の実施の形態4に係る半導体素子の断面図である。本発明の実施の形態4に係る半導体素子は、実施の形態3に係る半導体素子と共通点が多い。そのため、以後、実施の形態3に係る半導体素子との相違点を説明する。実施の形態4によるリサーフ層70は、pウエル層22側からチャネルストッパ26側へかけて徐々に面積が小さくなる複数のp型の領域を半導体基板20の主面20aに導入し、その後、熱処理を行うようにすることで形成されている。具体的には、リサーフ層70は、pウエル層と接する第1領域70a、第1領域70aと接する第2領域70b、及び第2領域70bと接する第3領域70cを備えている。第1領域70a、第2領域70b、及び第3領域70cはそれぞれの領域ごとに同じ面積の複数のp型層を備えている。第2領域70bのp型層の面積は、第1領域70aのp型層の面積より小さい。第3領域70cのp型層の面積は、第2領域70bのp型層の面積より小さい。第2領域70bのp型層の主面20aからの深さは、第1領域70aのp型層の同深さより浅い。第3領域70cのp型層の主面20aからの深さは、第2領域70bのp型層の同深さより浅い。p型の不純物濃度は、高い方から、第1領域70aのp型層、第2領域70bのp型層、第3領域70cのp型層となっている。次いで、リサーフ層70の形成方法について説明する。図11は、本発明の実施の形態4に係るリサーフ層の形成方法を示す断面図であり、図11aはイオン注入工程直後における電界緩和領域を、図11bは熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域をそれぞれ図示したものである。n型領域21の上に絶縁膜73aを形成する。絶縁膜73aの上にレジスト73bを形成する。レジスト73bには、W1~W13で示される幅を有する開口が形成されている。W1~W4は等しく、W5~W8は等しく、W9~W13は等しい。そして、W1>W5>W9の大小関係を満たす。レジスト73bをマスクとしてイオン注入し、その後、レジスト73bを除去して、熱処理を行うことでpウエル層22とリサーフ層70を同時に形成する。本発明の実施の形態4に係る半導体素子によれば、本発明の実施の形態3に係る半導体素子と同じ効果を得ることができる。本発明の実施の形態4に係る半導体素子は、レジストの開口幅を変えてリサーフ層の不純物濃度勾配を作る点が実施の形態3に係る半導体素子と異なる。なお、本発明の実施の形態4に係る半導体素子は、実施の形態3と同様に、複数の下部フィールドプレート64及び複数の上部フィールドプレート34を省略してもよい。実施の形態5.図12は、本発明の実施の形態5に係る半導体素子の断面図である。本発明の実施の形態5に係る半導体素子は、実施の形態3に係る半導体素子と共通点が多い。そのため、以後、実施の形態3に係る半導体素子との相違点を説明する。リサーフ層80は、第1領域80a、第2領域80b、及び第3領域80cを備えている。p型の不純物濃度は、高い方から、第1領域80a、第2領域80b、第3領域80cである。リサーフ層80の製造方法は、第1領域80a形成のための不純物導入及び熱処理、第2領域80b形成のための不純物導入及び熱処理、第3領域80c形成のための不純物導入及び熱処理を順番に実施していくものである。なお、不純物導入の順番はこれに限定されるものではなく、また熱処理は不純物導入の都度行うのではなく、最後に一括して行うようにしてもよい。本発明の実施の形態5に係る半導体素子によれば、実施の形態3及び4の半導体素子と同様の効果を得ることができるほか、実施の形態3及び4に比べ、リサーフ層の濃度を高精度に制御形成できるので、特性のバラツキが少ない半導体素子を得ることができる。実施の形態3、4、及び5ではリサーフ層に横方向主面20aと平行方向の濃度勾配を設けることについて説明したが、リサーフ層は、pウエル層側からチャネルストッパ側へかけて徐々にp型の不純物濃度が低減するように形成される限りこれらの構成に限定されない。実施の形態6.図13は、本発明の実施の形態6に係る半導体素子の断面図である。本発明の実施の形態6に係る半導体素子は、半導体基板20の上の構成は本発明の実施の形態1に係る半導体素子と同様であり、リサーフ層の構成は本発明の実施の形態3に係る半導体素子と同様である。本発明の実施の形態6に係る半導体素子によれば、耐圧向上の効果を高めることができる。なお、リサーフ層60はpウエル層22側からチャネルストッパ26側へかけて徐々にp型の不純物濃度が低減するように形成されれば耐圧向上の効果を得ることができる。実施の形態6の変形例として、他のリサーフ層を採用する半導体素子を図14と図15に示す。図14は、実施の形態4として図10に示したリサーフ層70を採用する半導体素子の断面図である。図15は、実施の形態5として図12に示したリサーフ層80を採用する半導体素子の断面図である。実施の形態7.図16は、本発明の実施の形態7に係る半導体素子の断面図である。本発明の実施の形態7に係る半導体素子は、図13に示す実施の形態6に係る半導体素子と共通点が多い。そのため、以後、実施の形態6に係る半導体素子との相違点を説明する。pウエル層22のリサーフ層60と隣り合う部分には、濃度勾配緩和部90が形成されている。濃度勾配緩和部90のp型の不純物の濃度は、pウエル層22の一部分としてリサーフ層60とのp型の不純物濃度勾配を緩和するように設定されている。濃度勾配緩和部90はp型の領域90a、90b、及び90cを備えている。なお、濃度勾配緩和部90を含むpウエル層22、及びリサーフ層60は同一工程で形成される。本発明の実施の形態7に係る半導体素子によれば、濃度勾配緩和部90により横方向主面20aと平行方向の不純物濃度勾配を緩和することができる。これにより、pウエル層22の曲率部の曲率半径が大きくなることでこの曲率部に加わる電界を緩和できるため,半導体素子の耐圧を向上させることができる。なお、濃度勾配緩和部90の表面濃度は一定の領域を設けて適切な濃度傾斜例えば、ガウス分布で作成すれば前述の効果を得ることができる。本発明の実施の形態7に係る半導体素子は、濃度勾配緩和部90を設けてpウエル層22の曲率部に加わる電界を緩和することを特徴とする。この特徴を失わない範囲で様々な変形が可能である。例えば、図17及び図18に示すようにリサーフ層を変形してもよい。図17は、実施の形態4として図10に示したリサーフ層70を採用する半導体素子の断面図である。図18は、実施の形態5として図12に示したリサーフ層80を採用する半導体素子の断面図である。実施の形態8.図19は、本発明の実施の形態8に係る半導体素子の断面図である。本発明の実施の形態8に係る半導体素子は、図6に示す実施の形態2に係る半導体素子と共通点が多い。そのため、以後、実施の形態2に係る半導体素子との相違点を説明する。pウエル層22のリサーフ層52と隣り合う部分には、濃度勾配緩和部92が形成されている。濃度勾配緩和部92のp型の不純物の濃度は、pウエル層22の一部分としてリサーフ層52とのp型の不純物濃度勾配を緩和するように設定されている。濃度勾配緩和部92はp型の領域92a、92b、92c、及び92dを備えている。濃度勾配緩和部92の上には絶縁膜100が形成されている。濃度勾配緩和部92においてリサーフ層52の反対側にあたるp型領域92a、92b、93cの直上領域には、絶縁膜100を介してゲート配線104が形成されている。ゲート配線104は、ポリシリコン104aとアルミ104bを備えている。また濃度勾配緩和部92においてリサーフ層52側にあたるp型領域92dの直上領域にはエミッタ接地電極106が形成されている。エミッタ接地電極106は、エミッタ電極12と接続されておりこれと同電位となっている。エミッタ接地電極106は、pウエル層22の濃度勾配緩和部92と接し、かつ絶縁膜30上であって第1境界領域23の直上に伸びるように形成されている。複数の下部フィールドプレート32は、第1境界領域23の直上を避けて形成されている。上述のとおり、第1境界領域23の直上には絶縁膜30を介してエミッタ接地電極106が形成されているので、第1境界領域23において、本発明の実施の形態1で説明した電界強度低減の効果を得ることができる。ところで、一般に、ゲート配線の電位を安定させるためにゲート配線の直下にはpウエル層又はその延長領域を形成することが多い。ゲート配線の電位を安定させるために形成された部分をpウエル層延長部と称する。pウエル層延長部を形成する場合、その分のスペースを要するので半導体素子を小型化できないことがあった。ところが、本発明の実施の形態8に係る半導体素子によれば、濃度勾配緩和部92の直上領域にゲート配線104を形成したため、pウエル層延長部を形成する必要はない。よって小型化に好適な半導体素子を製造できる。しかも、横方向電界主面20a平行方向の電界はリサーフ層で緩和されるものであり、濃度勾配緩和部92では横方向電位差はない。そのため、ゲート配線104の電位を安定させることができる。このように、本発明の実施の形態8に係る濃度勾配緩和部92は、前述のとおりpウエル層22の曲率部に加わる電界を緩和しつつ、加えてpウエル層延長部としても機能するものである。図20は、本発明の実施の形態8に係る半導体素子の変形例を示す断面図である。p型の領域94a、及び94bを備える濃度勾配緩和部94の上には、絶縁膜110を介してゲート配線105が形成されている。ゲート配線105は、ポリシリコン105aとアルミ105bを備えている。アルミ105bは、絶縁膜110上であって第1境界領域23の直上に伸びるように形成されている。変形例の半導体素子ではエミッタ接地電極は形成されていない。変形例の半導体素子によれば、本発明の実施の形態8に係る半導体素子と同様の効果を得ることができる。また、エミッタ接地電極を第1境界領域の直上に配置するためだけに形成していた場合は、これに代えてゲート配線を第1境界領域の直上に配置することで、エミッタ接地電極形成時と同等の効果を得ることができる。そして、削減したエミッタ接地電極の分だけ半導体素子を小型化できる。上述した本発明の実施の形態に示した半導体素子の特徴を適宜組み合わせれば、半導体素子の小型化及び高耐圧化の効果を高めることができる。上述のとおり本発明の特徴は電界緩和領域にあるため、素子形成領域の構成は特に限定されない。よって、半導体素子としては、耐圧維持のために電界緩和領域が形成されるものであれば特に限定されず、IGBTのほかにも、例えば、MOSFET、バイポーラトランジスタ、ダイオードなどで構成してもよい。また、本発明の実施の形態では、半導体素子の各部分の導電型を特定したが、第1導電型と第2導電型のいずれかであれば特に上述の導電型に限定されない。本発明の各実施の形態では半導体基板としてSiを用いたが、Siに比べてバンドギャップが大きいワイドバンドギャップ半導体によって半導体基板を形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。"