"パケット伝送ネットワーク用パケット交換システムであって、複数のラインカードであって、各々、入口経路パイプラインと出口バッファとを含む、ラインカードと、各ラインカードの前記入口経路パイプラインを、他の前記ラインカードの前記出口バッファに結合する電-光入力/出力IO相互接続と、を含み、各ラインカードの前記入口経路パイプラインが、前記パケット伝送ネットワークから受信したパケットに対して、入口処理および部分的な出口処理を実行するように構成された、パケット交換システム。請求項1記載のアーキテクチャにおいて、前記電-光IO相互接続が、複数の集積回路チップを含み、各集積回路チップが、処理されたデータを、前記ラインカードのうち1つから前記ラインカードのうち他の1つに、複数の光検出器を介して送るために複数の光源を有する、アーキテクチャ。請求項1記載のアーキテクチャにおいて、各ラインカードの前記入口経路パイプラインが、前記パケットを処理し、前記パケットの宛先アドレスを決定するエレメントを含む、アーキテクチャ。請求項1記載のアーキテクチャにおいて、前記電-光IO相互接続が、垂直共振器面発光レーザVCSELのマトリクスおよび光検出器PDのマトリクスに結合された、論理回路を有するCMOSチップを含み、前記CMOS回路が、前記CMOSチップにおける前記論理回路と前記VCSELのマトリクスとの間、および前記CMOSチップにおける前記論理回路と前記PDとの間にインターフェース回路を含む、アーキテクチャ。請求項4記載のアーキテクチャにおいて、前記電-光IO相互接続が、更に、前記VCSELのマトリクスに結合された受動光エレメントの第1マトリクスと、前記PDのマトリクスに結合された受動光エレメントの第2マトリクスと、を含み、前記PDが前記VCSELと光通信可能であり、前記PDマトリクスおよびVCSELマトリクスが、前記受動光エレメントの第1および第2マトリクスとは、機械的および熱的に分離された、アーキテクチャ。請求項2記載のアーキテクチャにおいて、各論理集積回路チップが、電-光アナログインターフェースを含む、アーキテクチャ。請求項2記載のアーキテクチャにおいて、各前記集積回路チップが、CMOSチップである、アーキテクチャ。前出の請求項のうちいずれか1項に記載のアーキテクチャにおいて、前記電-光IO相互接続が、前記パケット伝送ネットワークから前記ラインカードに到達するトラフィックのタイプには関係なく、各ラインカードの前記入口経路パイプラインから、各ラインカードの前記出口バッファまで、輻輳のない経路を含む、アーキテクチャ。パケット伝送ネットワークのためのパケット交換システムを作る方法であって、複数のラインカードを設けるステップであって、各ラインカードが入口経路パイプラインと出口バッファとを含む、ステップと、各ラインカードの前記入口経路パイプラインを、他のラインカードの前記出口バッファに、電-光入力/出力IO相互接続によって結合するステップと、を含み、前記入口経路パイプラインが、前記パケット伝送ネットワークから受信したパケットに対して、入口処理および部分的な出口処理を実行するように構成された、方法。請求項9記載の方法において、前記電-光IO相互接続が、複数の集積回路チップを含み、各集積回路チップが、処理されたデータを、前記ラインカードのうち1つから前記ラインカードのうち他の1つに、複数の光検出器を介して送るために複数の光源を有する、方法。請求項9記載の方法において、前記電-光IO相互接続が、論理回路を有するCMOSチップと、VCSELのマトリクスと、光検出器PDのマトリクスとを含み、前記方法が、更に、前記論理回路を有するCMOSチップを前記VCSELのマトリクスおよび前記PDのマトリクスに結合するステップと、前記CMOSチップにおける前記論理回路と前記VCSELとの間、および前記CMOSチップにおける前記論理回路と前記PDとの間に、インターフェース回路を設けるステップと、を含む、方法。請求項11記載の方法であって、更に、受動光エレメントの第1マトリクスを前記VCSELのマトリクスに結合するステップと、受動光エレメントの第2マトリクスを前記PDのマトリクスに結合するステップと、を含み、前記PDが他の前記CMOSチップにおける前記VCSELと光通信可能であり、前記PDマトリクスおよびVCSELマトリクスが、前記受動光エレメントの前記第1および第2マトリクスと機械的および熱的に分離された、方法。パケット交換ネットワークを介したパケット交換方法であって、第1ラインカード内の入口経路パイプラインにおいてパケットを受信するステップと、前記入口経路パイプラインにおいて、前記パケットの宛先アドレスを決定することを含む、入口処理および部分的な出口処理を実行するステップと、前記処理したパケットを、第2ラインカードにおける出口バッファに、各ラインカードの前記入口経路パイプラインと各前記ラインカードにおける出口バッファに接続する電-光入力/出力IO相互接続を介して送るステップと、前記出口バッファにおいて、追加の出口処理を実行するステップと、を含む、方法。請求項13記載の方法において、入口処理を実行する前記ステップが、内部データ構造を前記パケットに添付して、前記出口において必要とされる追加の処理を示すステップを含み、追加の出口処理を実行する前記ステップが、前記内部データ構造において、前記示された追加の処理を実行するステップを含む、方法。請求項13記載の方法において、前記送るステップが、整数の高速化で実行される、方法。請求項15記載の方法において、前記整数が、前記ラインカード出力速度全ての和に等しい、方法。請求項13記載の方法において、前記入口処理が光変調を含む、方法。請求項13記載の方法において、前記出口バッファが、複数の前記入口パイプラインからパケットを同時に受信する、方法。請求項13記載の方法において、前記出口バッファが、前記入口パイプラインの全てからパケットを同時に受信する、方法。請求項13記載の方法であって、更に、前記部分的出口処理の後、永続的に輻輳がない経路によって、前記電-光IO相互接続を介して前記パケットを前記出口バッファに送るステップを含む、方法。0009ラインカードの帯域幅が非常に高いとき、Nの高速化を達成することは実用的でない。何故なら、ある量よりも多い情報を受信して、出力側の典型的な受信デバイスである、トラフィックマネージャASICまたはメモリに入れることは実用的でないからである。したがって、一般には2または3という、もっと遅い高速化が実施される折衷案が採用される。その結果、2つまたは3つよりも多い入力が情報を同じ出力に送らなければならないというある一時的な場合では、この情報の一部を入力にバッファしなければならなくなる。これは、せいぜい2つまたは3つのストリームしか同時に送ることができないからである実施される高速化に依存する。このために、入力-出力整列アーキテクチャの組み合わせが作られた。この手法は合理的に効率が高い解決手段を提供するが、ラインカードの帯域幅が更に拡大したときに、課題が生ずる。この場合、2の高速化を達成することでさえ、以上で述べた同じ理由のために、課題となることがある。即ち、ASCIまたはメモリデバイスに非常に高い帯域幅を受信するときの技術的困難である。その結果、入力キューに蓄積されるパケットの量が増大し、そのために、システムにおけるパケットの全体的な遅延が増大する。これらのパケット内に、これらが運ぶトラフィックの性質により低遅延を必要とするストリームがある場合、これらのストリームは所望の取り扱いを受けることができないことがあり得る。この入力キューにおける蓄積のために、トラフィックストリーム全体に対して要求されるサービス品質を配信するときに、更に精度が低下する。何故なら、出力の殆どが入力に整列されているので、この時点で観察することができる出力は、トラフィックの中の断片だけになり、増々少なくなっていく可能性があるからである。その結果、どのパケットストリームを送るべきか、そして遅延させるべきかという判断が最適でなくなってしまう。更に、各入力は独立して動作し、他の入力における利用可能な提示負荷についての情報を有していないので、トラフィックの全てにわたって最も最適な判断を下すことができない。最後に、スイッチファブリックおよび入力バッファの双方がオーバーフローする可能性があり、このためにパケットの欠落を招くこととなり、これは最適ではない。その結果、提示負荷を観察し、最も最適な判断を下す代わりに、どのトラフィックを送るべきかの判断が、複数のノードにわたって分割され、各々が独立して動作し、部分的な情報に基づくことになる。各ラインカードの帯域幅が広がる程、この課題が一層はっきりと現れる。このように、入力-出力アーキテクチャには、帯域幅スケーラビリティの課題がある。0010加えて、十分に満足のいく高速化を達成することができる帯域幅に対してであっても、入力-出力整列アーキテクチャには、構成設定の課題がある。これは、ある出力の出立パケットストリーム間におけるある種の所望の判別行動を達成するために、その出力だけでなく、全ての入力において、ストリームの優先順位および挙動を設定しなければならないからである。何故なら、キューはある種の出力に向かう任意の入力に構築できるからである。このため、構成が一層複雑になる。0011したがって、ラインカードの速度に関係なく、全ての入力ストリームを入力において整列させることなく、出力に移動させることができ、こうしてNの高速化を達成するパケット交換システムに対する必要性が長い間感じられていた。これは、出力ラインカードのみにおいて構成設定を実行すればよく、構成の簡素化、サービス品質挙動の高精度化、およびシステムの小型化に繋がる。何故なら、付随する入力バッファの除去も可能になるからである。また、トラフィック挙動を劣化させることなく、ラインカードの帯域幅速度を高める方向に継続し、そしてスケーリングできることができれば望ましいであろう。0012本発明は、高速化がNであるN個のエレメントの電-光フルメッシュを使用するパケット交換システムのためのスイッチおよびルータアーキテクチャに関する。Nの高速化とは、ラインカードがネットワークに接続される帯域幅のN倍を吸収する能力を意味する。これは、各ラインカードの入力を、ネットワークにおける1つ置きのラインカードの出力に、電-光入出力IO相互接続を介して結合することによって達成され、これによって、パケットが入口処理を完了した後、このパケットは、部分的出口処理のために入口ラインカード内に保持されるので、入口処理および部分的出口処理の双方が入口側で、同じ1組の処理エレメントを使用して、そして要求される全ての出口機能を設定された通りに実行して、行われる。次いで、輻輳がない電-光経路に沿って、出口側までパケットが送られ、残りの出口処理が行われる。この各入口から各出口までの輻輳がない経路は、永続的そして同時に、入口に到達するトラフィックのタイプには関係なく、存在する。この構造および方法は、非常に高い速度IOを可能にするフルメッシュ連結性を提供する。0013したがって、本発明の一実施形態によれば、パケット伝送ネットワーク用パケット交換システムを提供する。このシステムは、複数のラインカードを含むアーキテクチャを有し、各ラインカードが、処理エレメントを有する入口経路パイプラインと、出口バッファとを含む。このアーキテクチャは、スイッチファブリックをなくして、フルメッシュ連結性でこれらのラインカードを互いに結合する電-光入力/出力IO相互接続を含む。各ラインカードの入口経路パイプラインは、電-光IO相互接続によって、複数のラインカードの各々の出口バッファに結合されている。0014一実施形態によれば、前記電-光IO相互接続が、複数の集積回路チップを含み、各集積回路チップが、前記ラインカードのうち1つの入口経路パイプラインから前記ラインカードのうち他の1つにおける出口バッファに、複数の光検出器を介して、処理されたデータを送るために複数の光源を有する。0015本発明の更に他の実施形態によれば、電-光IO相互接続が、垂直共振器面発光レーザVCSELのマトリクスおよび光検出器PDのマトリクスに結合されている、論理回路を有するCMOSチップを含み、このCMOS回路が、前記CMOSチップにおけるディジタル回路と前記VCSELとの間でインターフェースするインターフェース回路と、光検出器とCMOSチップの論理回路との間でインターフェースするインターフェース回路とを含む。0016また、本発明によれば、パケット伝送ネットワークを作る方法も提供する。この方法は、ネットワークにおいて複数のラインカードを設けるステップと、複数のラインカードの各々における入口経路パイプラインを、複数のラインカード各々における出口バッファに、データ交換のためにフルメッシュ連結性で、電-光入力/出力IOインターフェースによって結合するステップとを含む。0017本発明の好ましい実施形態によれば、この方法は、更に、集積回路を光源および光検出器に結合し、光源と集積回路との間および光検出器と集積回路との間にインターフェース回路を結合することによって、電-光IO相互接続を形成するステップも含む。0018また、本発明によれば、パケット交換ネットワークを介したパケット交換方法も提供する。この方法は、第1ラインカード内の入口経路パイプラインにおいてパケットを受信するステップと、前記入口経路パイプラインにおいて、前記パケットの宛先アドレスを決定することを含む、入口処理および部分的な出口処理を実行するステップと、前記処理したパケットを、第2ラインカードにおける出口バッファに、ネットワークにおける各ラインカードをネットワークにおける各ラインカードの出口バッファに相互接続する電-光入力/出力IO相互接続を介してフルメッシュ連結性で送るステップと、第2ラインカードにおける出口バッファにおいて、追加の出口処理を実行するステップとを含む。0019好ましい実施形態によれば、入口処理を実行するステップが、内部データ構造を前記パケットに添付して、前記出口において必要とされる追加の処理を示すステップを含み、追加の出口処理を実行する前記ステップが、前記内部データ構造において前記示された追加の処理を実行するステップを含む。0020更に他の実施形態によれば、送るステップが、メッシュ連結性の各端部において、Nまでの速度で実行される。好ましくは、この送るステップが、n個のエレメントの電-光フルメッシュを使用して、メッシュ連結性の各端部において、Nラインカード出力速度の倍数までの速度で実行される。0026本発明は、パケット交換システムのための革新的交換アーキテクチャに関する。以下に、従来のアーキテクチャよりも優れた動作を行い、しかもハードウェアコンポーネントが少なくて済む革新的交換システムのアーキテクチャについて説明する。これは、更には、システムコストおよび電力消費の著しい削減に繋がる。これを遂行するには、スイッチファブリックの代わりに、種々のラインカード間に電-光入力/出力IO相互接続を利用する。本発明の実施形態によれば、以下に詳細に説明する、革新的電-光IO技術が、この革新的アーキテクチャの実施を可能にするような方法で配備される。この電-光IO相互接続は、標準的な論理集積回路ICに送り込むことができる情報量およびここから送り出すことができる情報量の著しい、劇的な増大に備えている。0027これより図2を参照して、本発明の一実施形態による、交換システム30用の新規なアーキテクチャについて説明する。パケットがネットワーク図示せずからラインカードまたはインターフェースカード32に到達すると、これらは入口経路パケットパイプライン34に吸収される。このパイプライン34は、種々の処理および取り扱いステップを実行するための1組のソフトウェアおよび/またはハードウェアエレメントを含む。これらのステップは、レイヤ2ヘッダの処理例えば、インターフェースがイーサネットである場合では、イーサネットヘッダの処理を含む。また、入口経路パイプライン34は、ネットワークプロセッサを含んでもよい。ネットワークプロセッサは、宛先参照を実行し、どのラインカードにパケットを送るべきか判断する。更に、ソースにおいて構成された任意の機能が、このネットワークプロセッサによってパケットに適用される。0028しかしながら、先に説明した先行技術の場合とは異なり、本交換機システムのアーキテクチャによれば、パケットが入口処理を完了した後、このパケットが、更に部分的出口処理のために入口ラインカード内に保持される。出口処理が部分的に入口側で行われ例えば、出口宛先アドレスの分類および特定、更に部分的に出口側で行われる例えば、整列、整形、規制ことは、本発明の格別な特徴である。好ましくは、入口処理の間に内部データ構造がデータに添付される。この内部データ構造は、出口において要求される処理がある場合、この処理に関する内部ヘッダ伝達内部情報を含む。本発明の他の格別な特徴は、一旦出口宛先が入口側において特定されたなら、システム全体において提示負荷には関係なく、入口から特定の出口まで、輻輳のない経路が直接存在することである。これを行うことができるのは、入口処理を完了し、宛先出口キューと共に宛先出口を特定した後、そして電-光相互接続を使用して、あらゆる要求される出口処理例えば、出口において適用されるべき規制の後でも、任意の入口から任意の出口まで十分な帯域幅を供給することができ、輻輳のない経路を実現することができるからである。出口処理の追加部分は、入口側において完了することができる。何故なら、宛先が決定された後では、出口構成を参照し、要求される何らかの機能がある場合には、これをパケットに更に適用することができるからである。入口ラインカードにおける出口処理が完了すると、パケットは宛先ラインカード35の出口バッファ38に送られ、ここで残りの出口処理が行われる。したがって、この交換システムの新規なアーキテクチャは、スイッチファブリックを必要としない。むしろ、図2に示すように、パケットは直接入口経路パイプラインから宛先出力バッファ38に送られる。入口経路処理エレメントは、内部ヘッダを各パケットに添付する。このヘッダは、出口処理を完了するためには、パケットにどの取り扱いが要求されるかを、出力バッファに示すために使用される。尚、データ送出の間に使用される従来の方法、例えば、冗長性および誤りチェック、光変調等も、利用することができる。0029しかしながら、このようなアーキテクチャが、入口バッファ34から出口バッファ38に直接パケットを送ることを可能にするために、図2に示すように、N個のラインカード全てがある時点において、パケットを同じ宛先カードに送らなければならないという場合にも対処しなければならない。宛先カードがこのトラフィック全てを同時に吸収することができない場合、入口におけるパケットの一部をバッファしなければならず、したがってネットワークは、図1に従来のネットワークにおいて使用されているようなスイッチファブリックがないと、機能することができない。0030本発明によれば、そして図2に示すようなアーキテクチャを可能にするために、新たな電-光IO相互接続40を配備する。この相互接続40は、非常に低い電力で、通常のディジタル集積回路ICに入ることができる情報量そしてここから出ることができる情報量を、1桁増大させることができる。この電光IO40は、図3に示すように、各ラインカード内にある入口経路パイプライン34における処理エレメントを直接1つ置きのラインカードの出口バッファ38に接続するために使用される。この電光IOは、各ラインカードの帯域幅のN倍以上の帯域幅量したがって、Nの高速化以上を提供し、必要であれば、全てのラインカードがデータを同時に同じ宛先ラインカードに送ることができ、一方、宛先ラインカードは、この電光インターフェーシングによって、全てのデータを同時に吸収することができるようにする。0031本発明によれば、電-光IO相互接続40を交換システムにおけるフルメッシュ連結性アーキテクチャに実装すると、入口におけるバッファリングの必要性、およびスイッチファブリックの必要性がなくなる。任意のラインカードから任意のラインカードまで電-光フルメッシュ連結性を形成することにより、フルメッシュ連結性のこのような各宛先が、全ての受信側ラインカードからの情報を同時に吸収することが可能になる。したがって、メッシュ連結性の各端部に、Nの高速化を有するフルメッシュ連結性が得られる。0032この結果、スイッチファブリック、入力整列、およびファブリックからの出口バッファを交換システムのアーキテクチャから排除し、アーキテクチャの小型化、低価格化、および低電力消費が可能になる。0033一実施形態による電-光IO相互接続は、受動光エレメントの第1マトリクスに結合されたVCSELのマトリクスと、VCSELのマトリクスと光通信可能に配された光検出器PDのマトリクスとを含む。受動光エレメントの第2マトリクスが、PDのマトリクスに結合されている。これらのマトリクスをサポートするための構造が、PDに設けられている。適した電-光IOデバイスの一例が、2010年4月20日に付与された、本出願人の米国特許第7,702,191号に詳細に記載されている。この特許をここで引用したことにより、その内容が本願にも含まれるものとする。[0034CMOSチップから送り出さなければならない情報が、CMOSチップロジック回路によって、インターフェース回路に、そしてそこからVCSELに送られる。VCSELは、光源であり、送られる情報にしたがって、インターフェース回路からの電気信号によって変調され、ソースラインカードに結合されている電-光相互接続において、ディジタル信号をアナログ信号に変換する。したがって、変調光がソースから送り出される。0035同様に、宛先カードに結合されている電-光相互接続における光検出器PDに到達した変調光は、光検出器によって受光され電気信号に戻されて、次にCMOSにおけるインターフェース回路に送られる。このインターフェース回路は、信号を増幅し、次いで論理電気信号に変える。次に、この論理電気信号はCMOSチップにおける論理回路に送られ、宛先カードにおいてアナログ信号をディジタル信号に変換する。VCELマトリクスおよびPDマトリクスと関連付けられた複数のこのようなCMOSチップを接続して、本発明による交換を実現することができる。あるいは、任意の他の適した電-光IO相互接続構造を利用することもできる。0036好ましくは、VCSELおよびPDは双方共アレイ状に配置される。これらは、先に説明したように、一方側においてCMOSに取り付けられ、他方側では、複数の光ファイバが接続されている束に取り付けられている。これらのファイバの一部は、変調光をVCSELから、同様の構造を有する他のCMOSチップにおけるPDに導く。同様に、残りのファイバも、宛先PDと同様の構造となっている遠隔CMOSチップにおけるVCSELから、変調光を導く。したがって、本発明による配置によって、論理CMOSチップ間における情報の光送信および受信が可能になる。CMOSチップ間における情報の送信は光学的に行われることが好ましいので、送ることができる帯域幅の量は、全てが電気的な実施態様と比較すると、遙かに高くなる。更に、接続エレメントを保持するために必要なCMOSチップの面積は遙かに狭くて済み、同じ品質のデータを送信するために利用する電力は、遥かに少なくすることができる。0037図2および図3に示すように、束に接続されている1組のファイバは、各ラインカードにおける各送出CMOSチップから、例えば、入口経路パイプライン34から、出口バッファ38へというように、ラインカードの各々における受信CMOSチップまでの接続ができるように、配線されている。尚、全てまたはいくつかのCMOSチップを、ラインカードの回路と共に、同じPCB基板に実装できることは認められよう。あるいは、これらを異なるPCBに実装することもできる。したがって、前述のように、フルメッシュ連結性が設けられ、1つのカードにおいて論理動作を実行するCMOSチップと、他のラインカードにおいて他のまたは同じ論理動作を実行する論理チップとの間を直接伝える光ファイバのメッシュによって、このフルメッシュ連結性が実現される。この構成の他の成果は、前述のように、スイッチファブリックや付随するフィルタリングが削除されただけでなく、実際のバックプレーンを直接ファイバ連結性で置き換えることができることである。0038図4は、本開示の態様にしたがって、2つのラインカードを結合する方法例を示す。具体的には、構造41は、ファイバ束49によって結合されている2つのラインカード42aおよび42bを示す。ラインカードn42aは、PCB43と、このPCBに実装されている集積回路、例えば、CMOSチップ48とを含む。2つのラインカード間における双方向結合は、各ラインカードにおける光生成経路および光検出経路によって可能になっている。光源44が1つ以上の受動光学エレメント46に結合されており、コネクタ47を介して、情報をファイバ束49経由でラインカードn42bに送信することができる。加えて、ラインカードn42aは、1つ以上の受動光学エレメント46に結合されている光検出器を有し、コネクタ47を介して、ラインカードm42bからの情報をファイバ束49を経由して受信することができる。また、光源44および光検出器45は、CMOSチップ48にも結合されている。図4は、2つの同じラインカードを示すが、2つの異なるラインカードをファイバ束と共に使用することもできることは言うまでもない。0039各受信CMOSチップが電-光IOによって吸収することができる帯域幅の量は、送出ラインカードの各々が送ることができる量以上である。更に、このような受信CMOSチップの各々は、全ての送出CMOSチップに接続され、これらから受信する前述のように、これはフルメッシュであるので、これらの全てからの情報を同時に吸収することができる。したがって、同じタイプのラインカードで構成されているシステムでは、各ラインカードは、電-光IOの使用によって可能となったNの高速化を有する。尚、非常に高速のラインカードでは、Nの乗算の結果非常に大きな数となり、記載したアーキテクチャを実現するためには、CMOSチップまでに非常に高い帯域幅が必要となることは、注記してしかるべきである。これは、標準的な電気IOを使用して実現するには非実用的である。したがって、電-光IO相互接続の採用によって、非常に高速な交換システムには一層効率的であり、ハードウェアが少なくて済み、全体的な消費電力が低減する、前述のような本発明のアーキテクチャを使用することが可能になる。0040高-電IOを標準的なディジタルCMOSチップに適用し、先に説明したような方法で接続することによって、従来のルータよりも高速であり、一層効率的であり、しかも消費電力が少ない、新規な交換装置が提供される。0041以上、限られた数の実施形態に関して本発明について説明したが、多くの変形、変更、および他の応用も本発明には行うことができることは認められよう。更に、本発明は、以上に単なる一例として説明したものには限定されないことも、認められよう。むしろ、本発明は、以下に続く特許請求の範囲によってのみ限定されることとする。"