半導体を含む基板の上面に第1の接続パッドが設けられ、前記基板の下面に第2の接続パッドが設けられた半導体基板を準備する基板準備工程と、前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜を、前記基板の前記上面側に形成する第1絶縁膜形成工程と、前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜を、前記基板の前記下面側に形成する第2絶縁膜形成工程と、前記第1絶縁膜形成工程の後に、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に第1の外部接続用電極を形成する第1外部電極形成工程と、前記第2絶縁膜形成工程の後に、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に第2の外部接続用電極を形成する第2外部電極形成工程と、前記第1外部電極形成工程の後に、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように第1の封止層を形成する第1封止層形成工程と、前記第2外部電極形成工程の後に、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように第2の封止層を形成する第2封止層形成工程と、を含むことを特徴とする半導体装置の製造方法。前記第1絶縁膜形成工程の後であって、前記第1外部電極形成工程の前に、前記半導体基板の前記上面側に、前記第1の接続パッドに接続された第1の配線層を形成する第1配線層形成工程を含み、前記第2絶縁膜形成工程の後であって、前記第2外部電極形成工程の前に、前記半導体基板の前記下面側に、前記第2の接続パッドに接続された第2の配線層を形成する第2配線層形成工程を含み、前記第1外部電極形成工程は、前記第1の外部接続用電極を、前記第1の配線層に形成された第1のランドに接触するように設けること含み、前記第2外部電極形成工程は、前記第2の外部接続用電極を、前記第2の配線層に形成された第2のランドに接触するように設けること含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記第1配線層形成工程は、前記第1の接続パッドの上面および前記第1の絶縁膜の上面を覆うように第1のシード金属層を形成する第1シード金属層形成工程と、該第1シード金属層形成工程の後に、第3の開口部が設けられた第1のレジスト膜を前記第1のシード金属層の上面に形成する第1配線用レジスト膜形成工程と、を含み、前記第2配線層形成工程は、前記第2の接続パッドの下面および前記第2の絶縁膜の下面を覆うように第2のシード金属層を形成する第2シード金属層形成工程と、該第2シード金属層形成工程の後に、第4の開口部が設けられた第2のレジスト膜を前記第2のシード金属層の下面に形成する第2配線用レジスト膜形成工程と、を含み、前記第1配線用レジスト膜形成工程および前記第2配線用レジスト膜形成工程の後に、前記第1のシード金属層および前記第2のシード金属層を電流路とした電解メッキによって、前記第1のシード金属層の上面に接触する第1の配線金属層および前記第2のシード金属層の下面に接触する第2の配線金属層を同時に形成することを特徴とする請求項2に記載の半導体装置の製造方法。前記第1配線層形成工程の後であって、前記第1外部電極形成工程の前に、前記半導体基板の前記上面側に、第5の開口部が設けられた第3のレジスト膜を形成する第1電極用レジスト膜形成工程を含み、前記第2配線層形成工程の後であって、前記第2外部電極形成工程の前に、前記半導体基板の前記下面側に、第6の開口部が設けられた第4のレジスト膜を形成する第2電極用レジスト膜形成工程を含み、前記第1電極用レジスト膜形成工程および前記第2電極用レジスト膜形成工程の後に、前記第1のシード金属層および前記第2のシード金属層を電流路とした電解メッキによって、前記第1のシード金属層の上方に前記第1の外部接続用電極を形成すると同時に、前記第2のシード金属層の下方に前記第2の外部接続用電極を形成することを特徴とする請求項2又は3に記載の半導体装置の製造方法。前記基板準備工程は、前記上面から前記下面にかけて前記基板を貫通しかつ前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極が設けられた前記半導体基板を準備することを含むことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。前記基板準備工程は、前記貫通電極が、前記半導体基板を平面視して、前記第1の接続パッド及び前記第2の接続パッドの配置位置と整合する位置に設けられている前記半導体基板を準備することを含むことを特徴とする請求項5に記載の半導体装置の製造方法。半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜と、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に設けられた第1の外部接続用電極と、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように設けられた第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜と、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に設けられた第2の外部接続用電極と、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように設けられた第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有することを特徴とする半導体装置。前記貫通電極は、前記半導体基板を平面視して、前記第1の接続パッド及び前記第2の接続パッドの配置位置と整合する位置に設けられていることを特徴とする請求項7に記載の半導体装置。前記第1の開口部を介して前記第1の接続パッドに接続されるとともに、前記第1の外部接続用電極に接触するように設けられた第1のランドを有する第1の配線層と、前記第2の開口部を介して前記第2の接続パッドに接続されるとともに、前記第2の外部接続用電極に接触するように設けられた第2のランドを有する第2の配線層と、をさらに有することを特徴とする請求項7又は8に記載の半導体装置。前記第1の外部接続用電極及び前記第2の外部接続用電極は、前記半導体基板を平面視して、前記第1の配線層の前記第1のランド及び前記第2の配線層の前記第2のランドの配置位置と整合する位置に設けられていることを特徴とする請求項9に記載の半導体装置。前記半導体基板の前記上面には、集積回路が設けられ、前記第1の接続パッドは、前記集積回路に接続されていることを特徴とする請求項7乃至10のいずれか一項に記載の半導体装置。半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記第1の接続パッドに接続されるように設けられた第1の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第1の外部接続用電極の端部を露出する第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記第2の接続パッドに接続されるように設けられた第2の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第2の外部接続用電極の端部を露出する第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有する半導体装置を、前記第1の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする半導体装置の実装構造。前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、チップ型の電子部品の電極に接合されていることを特徴とする請求項12に記載の半導体装置の実装構造。前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、他の半導体装置の電極に接合されていることを特徴とする請求項12に記載の半導体装置の実装構造。前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、他の接続パッドを有する他の回路基板の前記他の接続パッドに接合されていることを特徴とする請求項12に記載の半導体装置の実装構造。前記半導体基板の前記上面には、集積回路が設けられ、前記第1の接続パッドは、前記集積回路に接続されていることを特徴とする請求項12乃至15のいずれか一項に記載の半導体装置の実装構造。しかしながら、特許文献1に記載された両面電極パッケージを有する半導体装置は、平板状のコア材の一面側に半導体チップを載置固定し、かつ、コア材の半導体チップが載置固定された一面のうち、当該載置領域の周囲に電極パッドが設けられたものであり、コア材の一面側の電極パッドと半導体チップの電極とを金属ワイヤで電気的に接続した構成を有している。また、半導体チップの周辺のコア材や封止樹脂層には、コア材の一面側の電極パッドとパッケージ表面に設けられる外部接続用の端子ランドやパッドとを接続するための貫通電極や表面側端子、配線が設けられている。そのため、このような半導体装置においては、パッケージの平面サイズが半導体チップの平面サイズよりも大きくなるという問題を有している。なお、上述した半導体装置においては、コア材上の電極パッドと半導体装置チップの電極とがワイヤ接続されているため、信号遅延等の回路特性の悪化が生じたり、樹脂封止工程や熱負荷が繰り返し加わることにより、パッケージ内部で断線が生じたりする場合があるという問題を有している。また、上述した半導体装置においては、パッケージ表面に外部接続端子や配線が設けられているため、水分等の外的環境による腐食が生じたり、外的応力による断線が生じたりする場合があるという問題を有している。すなわち、上述した半導体装置においては、製品特性や品質の問題が生じやすく、製造歩留まりや半導体装置の信頼性の悪化を招く場合があった。そこで、本発明は、上述した問題点に鑑み、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる半導体装置を提供するとともに、その半導体装置の製造方法、及び、その半導体装置の回路基板への実装構造を提供することを目的とする。本発明に係る半導体装置の製造方法は、半導体を含む基板の上面に第1の接続パッドが設けられ、前記基板の下面に第2の接続パッドが設けられた半導体基板を準備する基板準備工程と、前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜を、前記基板の前記上面側に形成する第1絶縁膜形成工程と、前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜を、前記基板の前記下面側に形成する第2絶縁膜形成工程と、前記第1絶縁膜形成工程の後に、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に第1の外部接続用電極を形成する第1外部電極形成工程と、前記第2絶縁膜形成工程の後に、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に第2の外部接続用電極を形成する第2外部電極形成工程と、前記第1外部電極形成工程の後に、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように第1の封止層を形成する第1封止層形成工程と、前記第2外部電極形成工程の後に、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように第2の封止層を形成する第2封止層形成工程と、を含むことを特徴とする。本発明に係る半導体装置は、半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜と、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に設けられた第1の外部接続用電極と、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように設けられた第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜と、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に設けられた第2の外部接続用電極と、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように設けられた第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有することを特徴とする。本発明に係る半導体装置の実装構造は、半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記第1の接続パッドに接続されるように設けられた第1の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第1の外部接続用電極の端部を露出する第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記第2の接続パッドに接続されるように設けられた第2の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第2の外部接続用電極の端部を露出する第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有する半導体装置を、前記第1の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする。本発明によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる半導体装置を提供するとともに、その半導体装置の製造方法、及び、その半導体装置の回路基板への実装構造を提供することができる。以下、本発明に係る半導体装置及びその製造方法並びに半導体装置の実装構造について、実施形態を示して詳しく説明する。半導体装置まず、本発明に係る半導体装置について説明する。図1は、本発明に係る半導体装置の一実施形態を示す概略平面図であり、図2は、本実施形態に係る半導体装置を示す概略断面図である。ここで、図2aは、図1に示した半導体装置におけるIIA-IIA線本明細書においては図1中に示したローマ数字の2に対応する記号として便宜的にIIを用いる。に沿った断面を示す図であり、図2bは、図1に示した半導体装置におけるIIB-IIB線に沿った断面を示す図である。本実施形態に係る半導体装置10は、例えば図1、図2a、bに示すように、所定の機能を有する集積回路図示を省略が上面11a側図1の紙面手前側、及び、図2a、bの上面側;第1の面に形成されたシリコン基板半導体基板11を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の各素子と、これらを相互に接続する配線層により形成されている。図1、図2a、bに示すように、シリコン基板11の上面11aには、集積回路図示を省略の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド第1の接続パッド12aが設けられている。また、シリコン基板11の上面11aには、集積回路を保護するための絶縁膜として、酸化シリコンや窒化シリコン等からなるパッシベーション膜第1の絶縁膜13が設けられている。ここで、パッシベーション膜13は、上述した複数の接続パッド12aを被覆するように設けられ、各接続パッド12aの上面の一部例えば中央部を露出させる複数の開口部第1の開口部13hが設けられている。パッシベーション膜13の上面には、ポリイミド系樹脂等からなる絶縁膜第1の絶縁膜14aが、シリコン基板11の上面11aに関する法線の方向図1の紙面手前側、又は、図2a、bの上方側に相当するから見て、すなわち、シリコン基板11を上面側から平面視して、パッシベーション膜13の外周縁部分の上面を枠状に露出させるように矩形状又は正方形状に設けられている。パッシベーション膜13の開口部13hに対応する部分の絶縁膜14aには、開口部第1の開口部14haが設けられ、各接続パッド12aの上面の一部例えば中央部が露出されている。すなわち、各接続パッド12aの上面は、パッシベーション膜13に設けられた開口部13hに整合する位置に設けられた絶縁膜14aの開口部14haを介して露出されている。なお、本実施形態では、図1に示すように、複数の接続パッド12aが、シリコン基板11の上面11aの外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド12aの配列はこれに限られるものではない。また、本実施形態では、図1、図2a、bに示すように、絶縁膜14aが、シリコン基板11を上面側図1の紙面手前側、又は、図2a、bの上側に相当するから平面視して、パッシベーション膜13の上面11aのうち、外周縁を含む領域を枠状に露出させるように、絶縁膜14aを矩形状又は正方形状に設けた構成について説明するが、これに限られるものではない。すなわち、パッシベーション膜13と絶縁膜14aの平面形状を異なるように設けた構成に限らず、パッシベーション膜13と絶縁膜14aの平面形状を同一になるように設けて、シリコン基板11の外周縁部分の上面11aを枠状に露出させるように構成したものであってもよい。また、図1、図2a、bに示すように、絶縁膜14aの上面には、複数の配線第1の配線層15aが所定の配線パターンを有して延在するように設けられている。配線15aは、例えば、絶縁膜14aの上面に設けられた銅等からなるシード金属層15-1aと、シード金属層15-1aの上面に設けられた銅等からなる配線金属層15-2aとの2層構造を有している。各配線15aの一端部15xは、パッシベーション膜13及び絶縁膜14aに設けられた開口部13h、14haを介して各接続パッド12aの上面に電気的に接続されている。また、各配線15aの他端部には、ランド15yが形成されている。そして、各配線15aの一端部15xと他端部ランド15yの間は、これらと一体的に形成された引き回し線部15zにより接続されている。また、図1、図2a、bに示すように、各配線15aのランド15yの上面には、シリコン基板11の上面11aに関する法線の方向に延在する、銅等からなる柱状の外部接続用電極第1の外部接続用電極16aが設けられ、ランド15yと外部接続用電極16aが電気的に接続されている。ここで、外部接続用電極16aは、例えば図1に示すように、矩形状のシリコン基板11の各辺方向図面上下方向及び左右方向に等間隔を有するように正方配列されている。また、図2a、bに示すように、配線15a及び絶縁膜14aが設けられたシリコン基板11の上面側には、パッシベーション膜13の上面のうち絶縁膜14aによって覆われずに露出された領域と、絶縁膜14aの上面のうち配線15aによって覆われずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる封止層第1の封止層17aが設けられている。封止層17aの上面は、平坦化されており、上述した外部接続用電極16aの上面端部が露出するように略面一となるように設けられている。また、図2a、bに示すように、シリコン基板11の下面11b側図1の紙面裏手側、及び、図2a、bの下面側;第2の面には、シリコン基板11を下面側図1の紙面裏手側、又は、図2a、bの下側に相当するから平面視して、例えば、上面11a側に設けられた複数の接続パッド12aと整合する位置に、複数の接続パッド第2の接続パッド12bが設けられている。ここで、上面11a側の接続パッド12aと下面11b側の接続パッド12bの個数や配列間隔ピッチは、同一になるように設定されているものであってもよいし、各々任意の個数や配列間隔に設定されているものであってもよい。そして、本実施形態に係る半導体装置10においては、図1、図2a、bに示すように、シリコン基板11を厚さ方向図2a、bの上下方向に相当するに貫通して、シリコン基板11の上面11a側の接続パッド12aと、下面11b側の接続パッド12bとを、電気的に接続するアルミニウム系金属等からなる貫通電極12cが設けられている。ここで、貫通電極12cは、例えば、図1、図2a、bに示すように、シリコン基板11の上面11a側及び下面11b側に設けられる各接続パッド12a、12bを1対1の関係で接続するように設けられる。なお、図1、図2a、bにおいては、上面11a側及び下面11b側に設けられる全ての接続パッド12a、12bを1対1の関係で相互に接続した構成を示したが、任意の配置位置の接続パッド12a、12bのみを貫通電極12cを介して接続するものであってもよい。すなわち、貫通電極12cを介して、相互に接続されていない接続パッド12a、12bが設けられていてもよい。また、貫通電極12cは、図1、図2a、bに示すように、シリコン基板11を上面側あるいは下面側から平面視して、上面11a側及び下面11b側に設けられる各接続パッド12a、12bの配置と整合する位置に設けられる。これによれば、シリコン基板11を上面側あるいは下面側から平面視した場合に、同一の位置又は領域に、上面11a側及び下面11b側の各接続パッド12a、12bと貫通電極12cを平面的に重なるように設けることができる。したがって、平面視した場合に、貫通電極12cの形成領域を、接続パッド12a、12bの形成領域とは別個に設ける必要がないので、半導体装置集積回路のレイアウト設計を制約することがない。また、図2a、bに示すように、シリコン基板11の下面11bには、上述した複数の接続パッド12bを被覆するように、ポリイミド系樹脂等からなる絶縁膜第2の絶縁膜14bが設けられている。絶縁膜14bは、シリコン基板11を下面側から平面視して、シリコン基板11の外周縁部分の下面11bのうち、外周縁を含む領域を枠状に露出させるように矩形状又は正方形状に設けられている。また、絶縁膜14bには、各接続パッド12bの下面の一部例えば中央部を露出させる複数の開口部第2の開口部14hbが設けられている。また、図2a、bに示すように、絶縁膜14bの下面には、複数の配線第2の配線層15bが所定の配線パターンを有して延在するように設けられている。配線15bは、上述した配線15aと同様に、例えば、絶縁膜14bの下面に設けられた銅等からなるシード金属層15-1bと、シード金属層15-1bの上面に設けられた銅等からなる配線金属層15-2bとの2層構造を有している。各配線15bの一端部15xは、絶縁膜14bに設けられた開口部14hbを介して各接続パッド12bの下面に電気的に接続されている。また、各配線15bの他端部には、ランド15yが形成されている。そして、各配線15bの一端部15xと他端部ランド15yの間は、これらと一体的に形成された引き回し線部15zにより接続されている。また、図2a、bに示すように、各配線15bのランド15yの下面には、シリコン基板11の下面11bに関する法線の方向に延在する、銅等からなる柱状の外部接続用電極第2の外部接続用電極16bが設けられ、ランド15yと外部接続用電極16bが電気的に接続されている。ここで、外部接続用電極16bは、例えば図1に示した外部接続用電極16aと同様に、矩形状のシリコン基板11の各辺方向図面上下方向及び左右方向に等間隔を有するように正方配列されている。また、図2a、bに示すように、配線15b及び絶縁膜14bが設けられたシリコン基板11の下面側には、シリコン基板11の下面のうち絶縁膜14bによって覆われずに露出された領域と、絶縁膜14bの下面のうち配線15bによって覆われずに露出された領域とを被覆するように、シリカフィラーを含むエポキシ系樹脂等からなる封止層第2の封止層17bが設けられている。封止層17bの下面は、平坦化されており、上述した外部接続用電極16bの下面端部が露出するように略面一となるように設けられている。なお、図2a、bにおいては、シリコン基板11の上面側及び下面側に設けられる全ての外部接続用電極16a、16bが、シリコン基板11を上面側あるいは下面側から平面視した場合に、整合する位置に設けられた構成を示したが、外部接続用電極16a、16bの設置位置はこれに限られるものではない。例えば、後述するように、本実施形態に係る半導体装置10を複数段積層した状態で、回路基板上に実装する場合には、少なくとも、実装される回路基板、あるいは、積層される他の半導体装置に設けられた電極との電気的な接続が可能な位置に外部接続用電極16a、16bが設けられているものであればよい。また、図2a、bにおいては、シリコン基板11の上面側及び下面側に設けられる外部接続用電極16a、16bが同数設けられた構成を示したが、外部接続用電極16a、16bが、各々任意の個数設けられているものであってもよい。このように、本実施形態に係る半導体装置10においては、シリコン基板11の上面11a及び下面11bに、貫通電極12cにより相互に接続された接続パッド12a、12bが設けられている。また、シリコン基板11の上面側及び下面側には、各接続パッド12a、12bに接続された配線15a、15b及び柱状の外部接続用電極16a、16bが各々設けられているとともに、当該外部接続用電極16a、16bの周側部を被覆し、かつ、外部接続用電極16aの上面及び外部接続用電極16bの下面が露出するように封止層17a、17bが各々設けられている。これにより、シリコン基板11の上面側及び下面側に設けられた外部接続用電極16aと16bが、配線15a、接続パッド12a、貫通電極12c、接続パッド12b、配線15bを介して、電気的に接続された構成が得られる。すなわち、シリコン基板11の上面側及び下面側の外部接続用電極16a、16bが、集積回路に直接接続された単一の接続パッド12aに接続されて、所定の信号や電圧が外部接続用電極16a、16bを介して、集積回路に共通して入出力される。あるいは、上面側及び下面側の外部接続用電極16a、16b間で、所定の信号や電圧がそのまま伝達されるスルー導通路として機能する。ここで、本実施形態に係る半導体装置10は、上述したように、シリコン基板11の上面側及び下面側の外部接続用電極16a、16b相互が電気的に接続された構成に限らず、上面側の外部接続用電極16aのみが、配線15aを介して、接続パッド12aに接続された構成が混在するものであってもよいし、下面側の外部接続用電極16bのみが、配線15b、接続パッド12b、貫通電極12cを介して、上面側の接続パッド12aに接続された構成が混在するものであってもよい。また、シリコン基板11の上面側の接続パッド12aは、集積回路に接続されている場合について説明したが、当該接続パッド12aが集積回路に接続されていない構成を有しているものであってもよい。さらに、シリコン基板11の上面側あるいは下面側に設けられた外部接続用電極16a、16bは、各々電気的に独立した構成を有するものであってもよいし、例えば配線15aや15bにより特定の外部接続用電極16a、16b例えば、隣接する位置に設けられた外部接続用電極16a、16bと電気的に接続された構成を有するものであってもよい。以上説明したように、本実施形態に係る半導体装置10は、いわゆるチップサイズパッケージChipSizePackage;CSPと呼ばれるパッケージ構造を有しているので、半導体装置10の大きさを個々の半導体チップ集積回路が形成されたシリコン基板11に相当するの外形寸法と略同じ外形寸法に近づけることができる。したがって、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置において、該半導体装置の両面側に外部接続用電極を設けた場合に、その平面サイズが半導体基板よりも大きくなることを抑制することができる。また、本実施形態に係る半導体装置10は、シリコン基板11の上面側及び下面側に、配線15a、15bに直接接続された柱状の外部接続用電極16a、16bを有し、さらに、当該外部接続用電極16a、16bの周側部を被覆するとともに、シリコン基板11の上面側及び下面側を保護する封止層17a、17bを設けた構成を有している。したがって、信号遅延等の回路特性の悪化を抑制することができ、かつ、特に、外部接続用電極16a、16bや封止層17a、17bが設けられていることによって、製造工程や製品出荷後における内部応力や外部応力を緩衝することができ、また、特に、封止層17a、17bが設けられていることによって、パッケージ内部及び外部における断線や配線の腐食等を抑制することができる。したがって、回路特性が良好で、かつ、信頼性の高い半導体装置を実現することができる。さらに、本実施形態に係る半導体装置10は、シリコン基板11の上面側及び下面側に外部接続用電極16a、16bを設けた構成を有している。したがって、シリコン基板11のいずれかの面側のみに外部接続用電極を配列する場合に比較して、外部接続用電極を分散して配置することができるので、配置間隔を広くして電極の配置密度を低減することができる。したがって、回路基板等へ実装する際に、接続不良や隣接する電極間でのショートの発生を抑制し、信頼性の高い半導体装置を実現することができる。なお、上述した実施形態に示した半導体装置10においては、接続パッド12aと外部接続用電極16aに接続される配線15a、及び、接続パッド12bと外部接続用電極16bに接続される配線15bとして、シード金属層15-1aと配線金属層15-2a、又は、シード金属層15-1bと配線金属層15-2bからなる2層構造の配線を有している場合について説明した。この配線構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限られるものではない。すなわち、本発明に係る半導体装置の製造方法により製造される半導体装置に適用される配線は、例えば、単層の金属層又は導電層からなるものであってもよいし、3層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。半導体装置の製造方法次に、本実施形態に係る半導体装置の製造方法について説明する。図3~図16は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図2aに示した断面構造について製造方法を説明する。上述した半導体装置10の製造方法は、まず、図3aに示すように、ウエハ状態のシリコン基板以下、半導体ウエハ21と記すを準備する。ここで、半導体ウエハ21の上面21aには、図示を省略した集積回路に接続されたアルミニウム軽金属等からなる複数の接続パッド12aが形成されている。また、半導体ウエハ21の下面21bには、例えば半導体ウエハ21を平面視して、上述した複数の接続パッド12aと整合する位置に、複数の接続パッド12bが設けられている。そして、半導体ウエハ21には、例えば半導体ウエハ21を平面視して、接続パッド12a、12bと整合する位置に、当該半導体ウエハ21を厚さ方向図面上下方向に貫通する貫通孔21hが形成されている。当該貫通孔21h内にはアルミニウム軽金属等からなる貫通電極12cが形成され、半導体ウエハ21の上面21aの接続パッド12aと下面21bの接続パッド12bが電気的に接続されている。ここで、上面21aと下面21bの接続パッド12a、12bは、全てが貫通電極12cを介して相互に接続されているものであってもよいし、一部のみが貫通電極12cを介して接続されているものであってもよい。また、半導体ウエハ21の上面21aには、集積回路を保護するとともに、接続パッド12aを被覆するように、酸化シリコン等からなるパッシベーション膜13が形成されている。ここで、各接続パッド12a上のパッシベーション膜13には、開口部13hが形成され、当該開口部13hを介して各接続パッド12aの上面の一部例えば中央部が露出されている基板準備工程。また、図3aにおいて、符号22で示す領域は、ダイシングストリートである。次いで、図3bに示すように、半導体ウエハ21の上面側のパッシベーション膜13上に、ポリイミド系樹脂等からなる絶縁膜14aが積層形成される第1絶縁膜形成工程。絶縁膜14aは、例えば液状のポリイミド系の樹脂材料を半導体ウエハ21の上面側に塗布した後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、樹脂材料を硬化させて形成される。ここで、各接続パッド12aを被覆する絶縁膜14aには、上述したパッシベーション膜13の開口部13hに整合する位置に開口部14haが形成され、当該開口部14haを介して各接続パッド12aの上面の一部例えば中央部が露出されている。また、ダイシングストリート22及びその両側の近傍領域における絶縁膜14aは、予め除去されてパッシベーション膜13の上面が露出されている。次いで、図3cに示すように、半導体ウエハ21の下面側にも、上述した絶縁膜14aと同等の製造方法及び膜材料を用いて、ポリイミド系樹脂等からなる絶縁膜14bが形成される第2絶縁膜形成工程。ここで、各接続パッド12bを被覆する絶縁膜14bには、開口部14hbが形成され、当該開口部14hbを介して各接続パッド12bの下面の一部例えば中央部が露出されている。また、ダイシングストリート22及びその両側の近傍領域における絶縁膜14bは、予め除去されて半導体ウエハ21の下面21bが露出されている。なお、図3cにおいては、図示の都合上、半導体ウエハ21の下面側に液状のポリイミド系の樹脂材料を直接塗布した後、フォトリソグラフィ法を適用して露光、現像処理を行うことにより、絶縁膜14bが形成されるように示されているが、実際の製造工程においては、図3bに示したように、上面側に絶縁膜14aが形成された半導体ウエハ21を、表裏反転させて、下面側を上方に向けた状態で、樹脂材料の塗布処理や、露光、現像処理が行われる。また、図3b、cにおいては、上述した半導体装置10の構造図1、図2参照に基づいて、半導体ウエハ21の上面側では、ダイシングストリート22及びその両側の近傍領域における絶縁膜14aのみが除去されて、パッシベーション膜13の上面が露出された状態を示したが、本発明はこれに限られるものではない。すなわち、半導体ウエハ21の上面側の当該領域における絶縁膜14a及びパッシベーション膜13の双方が予め除去されて、半導体ウエハ21の上面21aが露出されているものであってもよい。次いで、図4aに示すように、半導体ウエハ21の上面側の全面、すなわち、絶縁膜14aの開口部14haを介して露出された接続パッド12aの上面、絶縁膜14aの上面、並びに、ダイシングストリート22及びその両側の近傍領域において露出されたパッシベーション膜13の上面に、シード金属層第1のシード金属層15-1aを形成する第1シード金属層形成工程。ここで、シード金属層15-1aは、例えば、無電解メッキにより形成された銅層のみであってもよく、また、スパッタ法により形成された銅層のみであってもよく、さらには、スパッタ法により形成されたチタン等の薄膜層上にスパッタ法により銅層を形成したものであってもよい。次いで、図4bに示すように、半導体ウエハ21の下面側の全面、すなわち、絶縁膜14bの開口部14hbを介して露出された接続パッド12bの下面、絶縁膜14bの下面、並びに、ダイシングストリート22及びその両側の近傍領域において露出されたシリコン基板11の下面11bにも、上述したシード金属層15-1aと同等の製造方法及び膜材料を用いて、シード金属層第2のシード金属層15-1bを形成する第2シード金属層形成工程。すなわち、シード金属層15-1bは、絶縁膜14bの開口部14hbを介して露出された接続パッド12bの下面、絶縁膜14bの下面、並びに、ダイシングストリート22及びその両側の近傍領域において露出された半導体ウエハ21の下面21bに形成される。なお、図4bにおいては、図示の都合上、半導体ウエハ21の下面側に無電解メッキやスパッタ法によりシード金属層15-1bが直接形成されるように示されているが、実際の製造工程においては、図4aに示したように、上面側にシード金属層15-1aが形成された半導体ウエハ21を、表裏反転させて、下面側を上方に向けた状態で、無電解メッキやスパッタ法が行われる。次いで、図4cに示すように、半導体ウエハ21の上面側のシード金属層15-1aの上面にメッキレジスト膜第1のレジスト膜23aをパターン形成する第1配線用レジスト膜形成工程。メッキレジスト膜23aは、例えばポジ型の液状レジストを半導体ウエハ21の上面側に塗布した後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、レジストを硬化させて形成される。ここで、後述する配線金属層15-2aの形成領域に対応する部分のメッキレジスト膜23aには、開口部第3の開口部23haが形成され、当該開口部23haを介してシード金属層15-1aの上面が露出されている。次いで、図5aに示すように、半導体ウエハ21の下面側のシード金属層15-1bの下面にも、上述したメッキレジスト膜23aと同等の製造方法及び膜材料を用いて、メッキレジスト膜第2のレジスト膜23bが形成される第2配線用レジスト膜形成工程。ここで、後述する配線金属層15-2bの形成領域に対応する部分のメッキレジスト膜23bには、開口部第4の開口部23hbが形成され、当該開口部23hbを介してシード金属層15-1bの下面が露出されている。次いで、図5bに示すように、シード金属層15-1aをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜23aの開口部23ha内に露出されたシード金属層15-1aの上面に、銅メッキを成長させて配線金属層第1の配線金属層15-2aが形成される。また、シード金属層15-1bをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜23bの開口部23hb内に露出されたシード金属層15-1bの下面に、銅メッキを成長させて配線金属層第2の配線金属層15-2bが形成される。ここで、シード金属層15-1aと15-1bは、接続パッド12a、貫通電極12c及び接続パッド12bを介して、電気的に接続されているので、シード金属層15-1aと15-1bとのうちいずれか一方をメッキ用の電極に接続するだけで、配線金属層15-2a及び15-2bが、同一の電解メッキ工程において同時に形成することができる第1配線層形成工程、第2配線層形成工程。その後、図6aに示すように、シード金属層15-1aの上面及び15-1bの下面からメッキレジスト膜23a、23bが剥離される。次いで、図6bに示すように、半導体ウエハ21の上面側の配線金属層15-2a及びシード金属層15-1aの各上面にメッキレジスト膜第3のレジスト膜24aをパターン形成する。メッキレジスト膜24aは、例えばネガ型のドライフィルムレジストを半導体ウエハ21の上面側に貼り合わせた後、フォトリソグラフィ法を適用し、所定のガラスマスクを用いて露光、現像処理を行うことにより、パターン形成される第1電極用レジスト膜形成工程。ここで、配線金属層15-2aのランド後述する外部接続用電極16aの形成領域に対応する部分のメッキレジスト膜24aには、開口部第5の開口部24haが形成され、当該開口部24haを介して配線金属層15-2aの上面が露出されている。次いで、図7に示すように、半導体ウエハ21の下面側の配線金属層15-2b及びシード金属層15-1bの各下面にも、上述したメッキレジスト膜24aと同等の製造方法及び膜材料を用いて、メッキレジスト膜第4のレジスト膜24bがパターン形成される第2電極用レジスト膜形成工程。ここで、後述する外部接続用電極16bの形成領域に対応する部分のメッキレジスト膜24bには、開口部第6の開口部24hbが形成され、当該開口部24hbを介して配線金属層15-2bのランドの下面が露出されている。なお、図7においては、図示の都合上、半導体ウエハ21の下面側にドライフィルムレジストからなるメッキレジスト膜24bが直接パターン形成されるように示されているが、実際の製造工程においては、図6bに示したように、上面側にメッキレジスト膜24aが形成された半導体ウエハ21を、表裏反転させて、下面側を上方に向けた状態で、ドライフィルムレジストの貼り合わせや露光、現像処理が行われる。次いで、図8に示すように、シード金属層15-1aをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜24aの開口部24ha内に露出された配線金属層15-2aのランド上面に、銅メッキを成長させて柱状の外部接続用電極16aが形成される第1外部電極形成工程。また、シード金属層15-1bをメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜24bの開口部24hb内に露出された配線金属層15-2bのランド下面に、銅メッキを成長させて柱状の外部接続用電極16bが形成される第2外部電極形成工程。ここで、上述した配線金属層15-2aと15-2bの形成工程と同様に、シード金属層15-1aと15-1bは、接続パッド12a、貫通電極12c及び接続パッド12bを介して、電気的に接続されているので、シード金属層15-1aと15-1bとのうちいずれか一方をメッキ用の電極に接続するだけで、外部接続用電極16a及び16bは、同一の電解メッキ工程において同時に形成される。その後、図9に示すように、配線金属層15-2a及びシード金属層15-1aの各上面、並びに、配線金属層15-2b及びシード金属層15-1bの各上面からメッキレジスト膜24a、24bが剥離される。なお、この状態では、外部接続用電極16a、16bの高さは、図2aに示した外部接続用電極16a、16bの高さよりも高くなるように設定されている。このメッキレジスト膜24a、24bの剥離工程において、メッキレジスト膜24a、24bが除去しきれずに残存している場合には、メッキレジスト膜24a、24bの残渣を除去するために、この工程に続けて、酸素プラズマ法等を用いてアッシング処理を行ってもよい。これによれば、このメッキレジスト膜24a、24bの剥離工程の後に行われる配線15a形成工程および配線15b形成工程において、シード金属層15-1aの上面やシード金属層15-1bの下面にメッキレジスト膜24a、24bの残渣が残存していることによって、シード金属層15-1aやシード金属層15-1bのエッチング不良が生じることを抑制することができる。次いで、図10に示すように、半導体ウエハ21の上面側の配線金属層15-2aをマスクとして用いて、当該配線金属層15-2a直下の領域以外のシード金属層15-1aをエッチングして除去することにより、配線金属層15-2aの直下にのみシード金属層15-1aを残存させる。これにより、配線金属層15-2aとその直下に残存するシード金属層15-1aからなる2層構造の配線15aが形成される第1配線層形成工程。この配線15aの形成工程においては、さらに、酸素プラズマ法等を用いて、シード金属層15-1aがエッチング除去された領域の絶縁膜14aやパッシベーション膜13等に対して、アッシング処理を行うものであってもよい。これによれば、絶縁膜14aやパッシベーション膜13上に残存するシード金属層15-1aの残渣を除去することができるとともに、後述する封止層形成工程において、絶縁膜14aやパッシベーション膜13と封止層17aとの密着性を向上させることができる。次いで、図11に示すように、半導体ウエハ21の下面側においても、配線金属層15-2bをマスクとして用いて、当該配線金属層15-2a直下の領域以外のシード金属層15-1bをエッチングして除去することにより、配線金属層15-2bの直下にのみシード金属層15-1bを残存させる。これにより、配線金属層15-2bとその直下に残存するシード金属層15-1bからなる2層構造の配線15bが形成される第2配線層形成工程。この配線15bの形成工程においても、酸素プラズマ法等を用いて、シード金属層15-1bがエッチング除去された領域の絶縁膜14bや半導体ウエハ21等に対して、アッシング処理を行うものであってもよい。これによれば、絶縁膜14bや半導体ウエハ21上に残存するシード金属層15-1bの残渣を除去することができるとともに、後述する封止層形成工程において、絶縁膜14bや半導体ウエハ21と封止層17bとの密着性を向上させることができる。なお、半導体ウエハ21の上面側の配線金属層15-2a、15-2bをマスクとして用いて、当該配線金属層15-2a、15-2b直下の領域以外のシード金属層15-1a、15-2aを同時にエッチングして除去して、配線金属層15-2a、15-2bの直下にのみシード金属層15-1a、15-1bを残存させることによって、配線金属層15-2a、15-2bとその直下に残存するシード金属層15-1a、15-1bからなる2層構造の配線15a、15bを同時に形成するようにしてもよい第1配線層形成工程、第2配線層形成工程。なお、図11においては、図示の都合上、半導体ウエハ21の下面側の配線金属層15-2bをマスクとして用いて、シード金属層15-1bを直接エッチングして、配線金属層15-2bとシード金属層15-1bからなる2層構造の配線15bが形成されるように示されているが、実際の製造工程においては、図10に示したように、上面側に配線金属層15-2aとシード金属層15-1aからなる2層構造の配線15aが形成された半導体ウエハ21を、表裏反転させて、下面側を上方に向けた状態で、シード金属層15-1bのエッチングが行われる。次いで、図12に示すように、半導体ウエハ21の上面側の配線15a、外部接続用電極16a及び絶縁膜14aの各上面、並びに、ダイシングストリート22及びその両側の近傍領域におけるパッシベーション膜13の上面に、封止層17aが形成される第1封止層形成工程。封止層17aは、例えばスクリーン印刷法等を用いて、シリカフィラーを含むエポキシ系樹脂等からなる液状の封止材料が半導体ウエハ21の上面側に塗布された後、封止材料に含まれるガス成分を減圧雰囲気下で除去脱泡し、さらに焼成処理を行うことにより、封止材料を硬化させて形成される。ここで、半導体ウエハ21の上面側に塗布される封止材料は、外部接続用電極16aの上面及び側面を含む全周を被覆するように塗布される。また、封止材料を硬化させて形成される封止層17aは、図12に示すように、その厚さが外部接続用電極16aの上面を被覆するように、外部接続用電極16aの高さよりもやや厚くなるように設定される。次いで、図13に示すように、半導体ウエハ21の下面側においても、配線15b、外部接続用電極16b及び絶縁膜14bの各下面、並びに、ダイシングストリート22及びその両側の近傍領域における半導体ウエハ21の下面21bに、上述した封止層17aと同等の製造方法及び封止材料を用いて、エポキシ系樹脂等からなるスクリーン印刷法等を用いて、シリカフィラーを含むエポキシ系樹脂等からなる封止層17bが形成される第2封止層形成工程。ここで、半導体ウエハ21の下面側に塗布される封止材料は、外部接続用電極16bの下面及び側面を含む全周を被覆するように塗布される。また、封止層17bは、図13に示すように、その厚さが外部接続用電極16bの下面を被覆するように、外部接続用電極16bの高さよりもやや厚くなるように設定される。なお、図13においては、図示の都合上、半導体ウエハ21の下面側に、封止材料を直接塗布し、焼成、硬化させて封止層17bが形成されるように示されているが、実際の製造工程においては、図12に示したように、上面側に封止層17aが形成された半導体ウエハ21を、表裏反転させて、下面側を上方に向けた状態で、封止材料の塗布、焼成処理が行われる。また、上述した封止層17a、17bの形成工程においては、図12に示したように、半導体ウエハ21の上面側に封止層17aを形成する工程と、図13に示したように、半導体ウエハ21の下面側に封止層17bを形成する工程を、別個の工程として順次実行する場合について説明したが、本発明はこれに限られるものではない。すなわち、本発明における封止層形成工程は、まず、図12に示すように、半導体ウエハ21の上面側に封止層17aとなる封止材料を塗布した後、脱泡処理を行い、さらに仮焼成処理を行うことにより、封止材料を仮硬化させた封止層を形成する。その後、図13に示すように、半導体ウエハ21の下面側に封止層17bとなる封止材料を塗布した後、脱泡処理を行い、さらに仮焼成処理を行うことにより、封止材料を仮硬化させた封止層を形成する。そして、半導体ウエハ21の上面側及び下面側の仮硬化させた封止層を、同一の焼成工程により本焼成処理することにより封止層17a、17bを同時に形成するものであってもよい。次いで、図14に示すように、半導体ウエハ21の上面側に形成された封止層17aの上面側、及び、外部接続用電極16aの上部を、図中の研削面CS1まで機械的に研削して除去する。これにより、研削面CS1において、外部接続用電極16aの上面が露出されるとともに、封止層17aの上面と略面一に形成される。このとき、研削面CS1は、平坦に形成される。ここで、半導体ウエハ21の下面側に形成された封止層17bの下面は、半導体ウエハ21の下面21bに対して略平行で、かつ、略平坦な面を有している。そのため、図示を省略した研削装置のステージの基準面に載置された半導体ウエハ21の下面側の封止層17bの下面を仮の基準面として、研削面CS1までの高さが、任意の寸法に設定される。次いで、図15に示すように、半導体ウエハ21の下面側に形成された封止層17bの下面側、及び、外部接続用電極16bの下部を、図中の研削面CS2まで機械的に研削して除去する。これにより、研削面CS2において、外部接続用電極16bの下面が露出されるとともに、封止層17bの下面と略面一に形成される。このとき、研削面CS2は、平坦に形成される。ここで、半導体ウエハ21の上面側の研削面CS1は、半導体ウエハ21の上面21aに対して略平行で、かつ、平坦な面を有している。そのため、半導体ウエハ21を表裏反転させて、ステージ図示を省略の基準面に載置して、半導体ウエハ21の上面側の封止層17aの上面研削面CS1を基準面として、研削面CS2までの高さ、すなわち、半導体装置10本体の厚みが、任意の寸法に設定される。このとき、外部接続用電極16aの上面と外部接続用電極16bの下面間の寸法も、任意の寸法に設定される。なお、この機械的な研削により外部接続用電極16aの上面や、外部接続用電極16bの下面にバリが生じた場合には、このバリをウェットエッチング等により除去し、さらにこの後の酸化を防止するため、外部接続用電極16aの上面や、外部接続用電極16bの下面に無電解メッキによりニッケル層を形成する等の表面処理を行うようにしてもよい。次いで、図16に示すように、封止層17a、17bが形成された半導体ウエハ21をダイシングストリート22に沿って切断して個片化することにより、図1、図2に示した半導体装置10が複数個得られる。以上説明したように、本実施形態に係る半導体装置10は、集積回路が形成されたシリコン基板11の上面11a及び下面11bの各々に、接続パッド12a、12bに接続された配線15a、15b及び外部接続用電極16a、16b、並びに、絶縁膜14a、14b、封止層17a、17bが設けられている。これらの上面側と下面側の各構成要素は、上述したように、同一又は同等の製造工程や製造条件等を用いて形成することができる。したがって、本実施形態に係る半導体装置の製造方法によれば、新たな設備投資製造装置の導入等を必要とせず、かつ、上面側と下面側の工程を同時に行うことによって、製造工程の効率化を図ることができる。特に、本実施形態に係る半導体装置10の製造方法においては、CSP構造の一形態である、ウエハレベルCSP又は、ウエハレベルパッケージ;WLPと呼ばれるパッケージ構造を有する半導体装置の製造方法をほぼそのまま適用することができる。したがって、すでに製造工程や製造条件等が確立された製造技術を用いて、製造コストを抑制しつつ、回路特性が良好で、かつ、内部応力や外部応力に対する不具合の発生を抑制することができる、信頼性の高い半導体装置を実現することができる。なお、本実施形態に係る半導体装置10の製造方法においては、パッシベーション膜13が上面21aに形成された半導体ウエハ21を準備して、当該パッシベーション膜13上に絶縁膜14aを積層形成したが、この製造方法に限らず、パッシベーション膜13が上面21aに形成されていない半導体ウエハ21を準備して、当該上面21a上にパッシベーション膜13および絶縁膜14aを順次積層形成するようにしてもよい。半導体装置の実装構造次に、本実施形態に係る半導体装置を回路基板に実装する際の構造について説明する。図17は、本実施形態に係る半導体装置の実装構造の第1の例を示す概略断面図である。図18、図19は、本実施形態に係る半導体装置の実装構造の第2の例を示す概略断面図である。図20は、本実施形態に係る半導体装置の実装構造の第3の例を示す概略断面図である。ここでは、図2aに示した断面構造を用いて、本実施形態に係る半導体装置の実装構造について説明する。なお、以下の第1乃至第3の実装構造例において用いられる回路基板31、31a、31bは、フィルム状または平板状の絶縁体35、35a、35bの上に、銅等の金属膜からなる導体箔33、33a、33bによって所定の配線パターンが形成された構造を有し、この導体箔33、33a、33bの上面全体を覆うように絶縁膜34、34a、34bが形成されたものである。この導体箔33、33a、33bには、半導体装置10等の外部回路と電気的に接続される複数の接続パッド32、32a、32bが設けられ、絶縁膜34、34a、34bには、これらの接続パッド32、32a、32bの上面を露出するように開口34h、34ha、34hbが設けられている。上述した構成を有する半導体装置10を適用した第1の実装構造例は、例えば図17に示すように、半導体装置10の下面側に設けられ、封止層17bの下面に露出する各外部接続用電極16bが、個別の半田ボール18bや半田ペーストを介して、回路基板31の上面に設けられた各接続パッド32に接合されている。これにより、半導体装置10のシリコン基板11の上面11aに設けられた集積回路図示を省略が、接続パッド12a、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18bを介して、回路基板31上面の接続パッド32に電気的に接続される。また、本実装構造例においては、半導体装置10の上面側に設けられ、封止層17aの上面に露出する各外部接続用電極16aが、個別の半田ボール18aを介して、コンデンサや、抵抗素子等のチップ型の電子部品40の各電極41、42に接合されている。これにより、半導体装置10のシリコン基板11の上面11aに設けられた集積回路が、接続パッド12a、配線15a、外部接続用電極16a及び半田ボール18aを介して、電子部品40に電気的に接続される。このような実装構造によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置であって、該半導体装置10の上面11a側及び下面11b側に外部接続用電極16a、16bを設けた際にその平面サイズがシリコン基板11よりも大きくなることが抑制された、上述した実施形態の半導体装置10を回路基板31に実装する場合に、回路基板31上においてその実装構造が占める実装面積が増大することを抑制することができ、ひいては、実装構造を高密度化することができる。上述した構成を有する半導体装置10を適用した第2の実装構造例は、例えば図18、図19に示すように、複数の半導体装置10A、10B、10Cが積み重ねられたスタック積層構造を有し、最下段の半導体装置10Aが回路基板31に搭載されている。半導体装置10A、10Bは、上述した実施形態に示した半導体装置10と同一又は同等の構成を有する半導体装置である。また、半導体装置10Cは、いわゆる周知のウエハレベルCSP又はWLPであって、集積回路が形成された半導体基板の一面側図では下面側に相当するにのみ、接続パッド12及び封止層17が設けられ、当該接続パッド12に配線15を介して接続された外部接続用電極16が、封止層17の下面側に露出した構成を有している。最下段回路基板31側から見て1段目。以下同様の半導体装置10Aは、例えば図18、図19に示すように、下面側に設けられた外部接続用電極16bが半田ボール18aを介して、回路基板31上に配列された接続パッド32に接合され、上面側の外部接続用電極16aが半田ボール18bを介して、中段2段目の半導体装置10Bの外部接続用電極16bに接合されている。また、中段2段目の半導体装置10Bは、下面側の外部接続用電極16bが最下段1段目の半導体装置10Aの外部接続用電極16aに接合され、上面側の外部接続用電極16aが半田ボール18cを介して、最上段3段目の半導体装置10Cの外部接続用電極16に接合されている。ここで、本実施形態に係る半導体装置の実装構造においては、回路基板31と半導体装置10A、10B、10Cとの接続構造、又は、半導体装置10A、10B、10C相互の接続構造は、概ね次のようなパターンを実現することができる。まず、回路基板31と半導体装置10A、10B、10Cとの接続構造は、例えば図19中、二点鎖線で囲われたPA-1、図18中、二点鎖線で囲われたPA-2、PA-3を実現することができる。図19に示した接続構造PA-1は、半導体装置10Aの集積回路に接続された特定の接続パッド12aのみが、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18aを介して、回路基板31の接続パッド32に電気的に接続されている。また、図18に示した接続構造PA-2は、半導体装置10Bの集積回路に接続された特定の接続パッド12aが、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18bを介して、半導体装置10Aに接続され、さらに、半導体装置10Aの外部接続用電極16a、配線15a、接続パッド12a、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18aを介して、回路基板31の接続パッド32に電気的に接続されている。ここで、半導体装置10Aの接続パッド12aは、半導体装置10Aの集積回路に接続されているものであってもよいし、接続されていないものすなわち、スルー経路であってもよい。また、図18に示した接続構造PA-3は、半導体装置10Cの集積回路に接続された特定の接続パッド12が、配線15、外部接続用電極16及び半田ボール18cを介して、半導体装置10Bに接続され、さらに、半導体装置10Bの外部接続用電極16a、配線15a、接続パッド12a、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18bを介して、半導体装置10Aに接続され、さらに、半導体装置10Aの外部接続用電極16a、配線15a、接続パッド12a、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18aを介して、回路基板31の接続パッド32に電気的に接続されている。ここで、半導体装置10A、10Bの各接続パッド12aは、半導体装置10A、10Bの各集積回路に接続されているものであってもよいし、接続されていないものすなわち、スルー経路であってもよい。次いで、半導体装置10A、10B、10C相互の接続構造は、例えば図19中、二点鎖線で囲われたPB-1、PB-3、図18中、二点鎖線で囲われたPB-2を実現することができる。図19に示した接続構造PB-1は、半導体装置10Aの集積回路に接続された特定の接続パッド12a図示を省略のみが、配線15a、外部接続用電極16a及び半田ボール18bを介して、半導体装置10Bに接続され、さらに、半導体装置10Bの外部接続用電極16b、配線15b、接続パッド12b、貫通電極12cを介して、半導体装置10Bの集積回路に接続された特定の接続パッド12aに電気的に接続されている。また、図18に示した接続構造PB-2は、半導体装置10Bの集積回路に接続された特定の接続パッド12a図示を省略のみが、配線15a、外部接続用電極16a及び半田ボール18cを介して、半導体装置10Cに接続され、さらに、半導体装置10Cの外部接続用電極16、配線15、を介して、半導体装置10Cの集積回路に接続された特定の接続パッド12に電気的に接続されている。また、図19に示した接続構造PB-3は、半導体装置10Aの集積回路に接続された特定の接続パッド12aのみが、配線15a、外部接続用電極16a及び半田ボール18bを介して、半導体装置10Bに接続され、さらに、半導体装置10Bの外部接続用電極16b、配線15b、接続パッド12b、貫通電極12c、接続パッド12a、配線15a、外部接続用電極16a及び半田ボール18cを介して、半導体装置10Cに接続され、さらに、半導体装置10Cの外部接続用電極16、配線15を介して、半導体装置10Cの集積回路に接続された特定の接続パッド12に電気的に接続されている。ここで、半導体装置10Bの接続パッド12aは、半導体装置10Bの集積回路に接続されているものであってもよいし、接続されていないものすなわち、スルー経路であってもよい。このように、本実施形態に係る半導体装置を適用した実装構造によれば、外部接続用電極および該外部接続用電極を覆う封止層が設けられた半導体装置であって、該半導体装置10の上面11a側及び下面11b側に外部接続用電極16a、16bを設けた際にその平面サイズがシリコン基板11よりも大きくなることが抑制された、上述した実施形態の半導体装置10図18、図19では10A、10Bに相当するを回路基板31に実装する場合に、上述したような種々の接続構造により実現される接続経路を適用することによって、回路基板31上においてその実装構造が占める実装面積が増大することを抑制することができ、ひいては、多様な回路構成を有する実装構造を高密度化することができる。すなわち、上述した各接続構造PA-1~PA-3、PB-1~PB-3を適用することにより、例えば携帯電話機等の電子機器において、演算処理回路CPUとメモリを一体的に接続した構成や、音源制御回路と電源制御回路を一体的に接続した構成として適用することができる。この場合、上述した接続構造PA-3は、回路基板31から半導体装置10A~10Cに共通する信号を入出力する経路、あるいは、電源電圧を供給する経路として適用することができる。上述した構成を有する半導体装置10を適用した第3の実装構造例は、例えば図20に示すように、半導体装置10の上面側に設けられ、封止層17aの上面に露出する各外部接続用電極16aが、個別の半田ボール18aを介して、回路基板31aの下面に設けられた各接続パッド32aに接合されている。また、半導体装置10の下面側に設けられ、封止層17bの下面に露出する各外部接続用電極16bが、個別の半田ボール18bを介して、回路基板31bの上面に設けられた各接続パッド32bに接合されている。これにより、半導体装置10のシリコン基板11の上面11aに設けられた集積回路図示を省略が、接続パッド12a、配線15a、外部接続用電極16a及び半田ボール18aを介して、回路基板31a下面の接続パッド32aに電気的に接続される。また、半導体装置10の当該集積回路が、接続パッド12a、貫通電極12c、接続パッド12b、配線15b、外部接続用電極16b及び半田ボール18bを介して、回路基板31b上面の接続パッド32bに電気的に接続される。このような実装構造によれば、シリコン基板11の両面側において外部接続用電極16a、16bが設けられ、かつ、外部接続用電極16a、16bの周囲が封止層17a、17bによって覆われた構造を有する、上述した実施形態の半導体装置10の集積回路と、回路基板31a、31bとを、任意の接続経路で接続することができる。また、半導体装置10を介して、対向する一対の回路基板31a、31bを電気的に接続することもできる。したがって、回路基板31a、31b上に占める実装面積を増加させることなく、上述したような種々の接続経路を適用して、多様な回路構成や実装構造を実現することができ、携帯型の電子機器における実装設計やレイアウト設計の自由度を向上させることができる。以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。付記請求項1に記載の発明は、半導体を含む基板の上面に第1の接続パッドが設けられ、前記基板の下面に第2の接続パッドが設けられた半導体基板を準備する基板準備工程と、前記基板準備工程の後に、前記基板の前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜を、前記基板の前記上面側に形成する第1絶縁膜形成工程と、前記基板準備工程の後に、前記基板の前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜を、前記基板の前記下面側に形成する第2絶縁膜形成工程と、前記第1絶縁膜形成工程の後に、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に第1の外部接続用電極を形成する第1外部電極形成工程と、前記第2絶縁膜形成工程の後に、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に第2の外部接続用電極を形成する第2外部電極形成工程と、前記第1外部電極形成工程の後に、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように第1の封止層を形成する第1封止層形成工程と、前記第2外部電極形成工程の後に、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように第2の封止層を形成する第2封止層形成工程と、を含むことを特徴とする半導体装置の製造方法である。請求項2に記載の発明は、前記第1絶縁膜形成工程の後であって、前記第1外部電極形成工程の前に、前記半導体基板の前記上面側に、前記第1の接続パッドに接続された第1の配線層を形成する第1配線層形成工程を含み、前記第2絶縁膜形成工程の後であって、前記第2外部電極形成工程の前に、前記半導体基板の前記下面側に、前記第2の接続パッドに接続された第2の配線層を形成する第2配線層形成工程を含み、前記第1外部電極形成工程は、前記第1の外部接続用電極を、前記第1の配線層に形成された第1のランドに接触するように設けること含み、前記第2外部電極形成工程は、前記第2の外部接続用電極を、前記第2の配線層に形成された第2のランドに接触するように設けること含むことを特徴とする請求項1に記載の半導体装置の製造方法である。請求項3に記載の発明は、前記第1配線層形成工程は、前記第1の接続パッドの上面および前記第1の絶縁膜の上面を覆うように第1のシード金属層を形成する第1シード金属層形成工程と、該第1シード金属層形成工程の後に、第3の開口部が設けられた第1のレジスト膜を前記第1のシード金属層の上面に形成する第1配線用レジスト膜形成工程と、を含み、前記第2配線層形成工程は、前記第2の接続パッドの下面および前記第2の絶縁膜の下面を覆うように第2のシード金属層を形成する第2シード金属層形成工程と、該第2シード金属層形成工程の後に、第4の開口部が設けられた第2のレジスト膜を前記第2のシード金属層の下面に形成する第2配線用レジスト膜形成工程と、を含み、前記第1配線用レジスト膜形成工程および前記第2配線用レジスト膜形成工程の後に、前記第1のシード金属層および前記第2のシード金属層を電流路とした電解メッキによって、前記第1のシード金属層の上面に接触する第1の配線金属層および前記第2のシード金属層の下面に接触する第2の配線金属層を同時に形成することを特徴とする請求項2に記載の半導体装置の製造方法である。請求項4に記載の発明は、前記第1配線層形成工程の後であって、前記第1外部電極形成工程の前に、前記半導体基板の前記上面側に、第5の開口部が設けられた第3のレジスト膜を形成する第1電極用レジスト膜形成工程を含み、前記第2配線層形成工程の後であって、前記第2外部電極形成工程の前に、前記半導体基板の前記下面側に、第6の開口部が設けられた第4のレジスト膜を形成する第2電極用レジスト膜形成工程を含み、前記第1電極用レジスト膜形成工程および前記第2電極用レジスト膜形成工程の後に、前記第1のシード金属層および前記第2のシード金属層を電流路とした電解メッキによって、前記第1のシード金属層の上方に前記第1の外部接続用電極を形成すると同時に、前記第2のシード金属層の下方に前記第2の外部接続用電極を形成することを特徴とする請求項2又は3に記載の半導体装置の製造方法である。請求項5に記載の発明は、前記基板準備工程は、前記上面から前記下面にかけて前記基板を貫通しかつ前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極が設けられた前記半導体基板を準備することを含むことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法である。請求項6に記載の発明は、前記基板準備工程は、前記貫通電極が、前記半導体基板を平面視して、前記第1の接続パッド及び前記第2の接続パッドの配置位置と整合する位置に設けられている前記半導体基板を準備することを含むことを特徴とする請求項5に記載の半導体装置の製造方法である。請求項7に記載の発明は、半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記上面を被覆するとともに、前記第1の接続パッドを露出する第1の開口部が設けられた第1の絶縁膜と、前記第1の接続パッドに接続されるように前記第1の絶縁膜の上方に設けられた第1の外部接続用電極と、前記第1の絶縁膜の上面、及び、前記第1の外部接続用電極の周側部を被覆するとともに、前記第1の外部接続用電極の端部を露出するように設けられた第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記下面を被覆するとともに、前記第2の接続パッドを露出する第2の開口部が設けられた第2の絶縁膜と、前記第2の接続パッドに接続されるように前記第2の絶縁膜の下方に設けられた第2の外部接続用電極と、前記第2の絶縁膜の下面、及び、前記第2の外部接続用電極の周側部を被覆するとともに、前記第2の外部接続用電極の端部を露出するように設けられた第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有することを特徴とする半導体装置である。請求項8に記載の発明は、前記貫通電極は、前記半導体基板を平面視して、前記第1の接続パッド及び前記第2の接続パッドの配置位置と整合する位置に設けられていることを特徴とする請求項7に記載の半導体装置である。請求項9に記載の発明は、前記第1の開口部を介して前記第1の接続パッドに接続されるとともに、前記第1の外部接続用電極に接触するように設けられた第1のランドを有する第1の配線層と、前記第2の開口部を介して前記第2の接続パッドに接続されるとともに、前記第2の外部接続用電極に接触するように設けられた第2のランドを有する第2の配線層と、をさらに有することを特徴とする請求項7又は8に記載の半導体装置である。請求項10に記載の発明は、前記第1の外部接続用電極及び前記第2の外部接続用電極は、前記半導体基板を平面視して、前記第1の配線層の前記第1のランド及び前記第2の配線層の前記第2のランドの配置位置と整合する位置に設けられていることを特徴とする請求項9に記載の半導体装置である。請求項11に記載の発明は、前記半導体基板の前記上面には、集積回路が設けられ、前記第1の接続パッドは、前記集積回路に接続されていることを特徴とする請求項7乃至10のいずれか一項に記載の半導体装置である。請求項12に記載の発明は、半導体基板と、前記半導体基板の上面に設けられた第1の接続パッドと、前記第1の接続パッドに接続されるように設けられた第1の外部接続用電極と、前記半導体基板の前記上面側を被覆するとともに、前記第1の外部接続用電極の端部を露出する第1の封止層と、前記半導体基板の下面に設けられた第2の接続パッドと、前記第2の接続パッドに接続されるように設けられた第2の外部接続用電極と、前記半導体基板の前記下面側を被覆するとともに、前記第2の外部接続用電極の端部を露出する第2の封止層と、前記半導体基板を貫通して、前記第1の接続パッド及び前記第2の接続パッドに接続された貫通電極と、を有する半導体装置を、前記第1の外部接続用電極の端部が、接続パッドを有する回路基板の前記接続パッドに接続するように接合されていることを特徴とする半導体装置の実装構造である。請求項13に記載の発明は、前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、チップ型の電子部品の電極に接合されていることを特徴とする請求項12に記載の半導体装置の実装構造である。請求項14に記載の発明は、前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、他の半導体装置の電極に接合されていることを特徴とする請求項12に記載の半導体装置の実装構造である。請求項15に記載の発明は、前記第1の外部接続用電極の端部が、前記回路基板に設けられた前記接続パッドに接合され、前記第2の外部接続用電極が、他の接続パッドを有する他の回路基板の前記他の接続パッドに接合されていることを特徴とする請求項12に記載の半導体装置の実装構造である。請求項16に記載の発明は、前記半導体基板の前記上面には、集積回路が設けられ、前記第1の接続パッドは、前記集積回路に接続されていることを特徴とする請求項12乃至15のいずれか一項に記載の半導体装置の実装構造である。