"半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、前記制御ゲートにそれぞれ接続された複数のワード線と、選択ワード線に第1電圧を印加すると共に、第1非選択ワード線に第2電圧を印加し、第2非選択ワード線に第3電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、前記プログラム動作が繰り返される過程において、前記第1電圧を上昇させ、前記第2電圧を低下させる制御回路とを具備し、前記第1非選択ワード線は、前記選択ワード線に隣接し、前記制御回路は、前記プログラム動作の繰り返し回数が第1の回数に達した後に、前記第2電圧を低下させ、前記プログラム動作の繰り返し回数が第2の回数に達した後、前記第2電圧を一定に保つことを特徴とする半導体記憶装置。半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、前記制御ゲートにそれぞれ接続された複数のワード線と、選択ワード線に第1電圧を印加すると共に、第1非選択ワード線に第2電圧を印加し、第2非選択ワード線に第3電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、前記プログラム動作が繰り返される過程において、前記第1電圧を上昇させ、前記第2電圧を低下させる制御回路とを具備することを特徴とする半導体記憶装置。前記第1非選択ワード線は、前記選択ワード線に隣接することを特徴とする請求項2記載の半導体記憶装置。前記制御回路は、前記プログラム動作の繰り返し回数が第1の回数に達した後に、前記第2電圧を低下させることを特徴とする請求項3記載の半導体記憶装置。前記制御回路は、前記プログラム動作の繰り返し回数が第2の回数に達した後、前記第2電圧を一定に保つことを特徴とする請求項3または4記載の半導体記憶装置。前記メモリセルは、閾値電圧に応じて4つ以上のレベルのデータを保持可能であり、前記レベルのうち、最も閾値電圧の高いレベルの書き込みを行う際に、前記第2電圧が低下されることを特徴とする請求項3記載の半導体記憶装置。本実施形態は、動作信頼性を向上出来る半導体記憶装置を提供する。実施形態の半導体記憶装置は、半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、前記制御ゲートにそれぞれ接続された複数のワード線と、選択ワード線に第1電圧を印加すると共に、第1非選択ワード線に第2電圧を印加し、第2非選択ワード線に第3電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、前記プログラム動作が繰り返される過程において、前記第1電圧を上昇させ、前記第2電圧を低下させる制御回路とを具備する。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。1.半導体記憶装置の構成についてまず、本実施形態に係る半導体記憶装置の構成について説明する。1.1半導体記憶装置の全体構成について図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ1111-0~11-3、ドライバ回路12、センスアンプ13、電圧発生回路14、及び制御回路15を備えている。メモリセルアレイ10は、不揮発性のメモリセルの集合である複数本例では4個のブロックBLKBLK0~BLK3を備えている。同一ブロックBLK内のデータは一括して消去される。ブロックBLKの各々は、メモリセルが直列接続されたNANDストリング16の集合である複数本例では4個のメモリグループGPGP0~GP3を備えている。もちろん、メモリセルアレイ10内のブロック数及びブロックBLK内のメモリグループ数は任意である。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に対応付けて設けられる。そして対応するブロックBLKのロウ方向を選択する。ドライバ回路12は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ11に供給する。この電圧が、ロウデコーダ11によってメモリセルに印加される。センスアンプは、データの読み出し時には、メモリセルから読み出したデータをセンス増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。電圧発生回路14は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路12に供給する。制御回路15は、NAND型フラッシュメモリ全体の動作を制御する。1.2メモリセルアレイ10について次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、ブロックBLK0の回路図である。ブロックBLK1~BLK3も同様の構成を有している。図示するように、ブロックBLK0は4つのメモリグループGPを含む。また各々のメモリグループGPは、n個nは自然数のNANDストリング16を含む。NANDストリング16の各々は、例えば8個のメモリセルトランジスタMTMT0~MT7と、選択トランジスタST1、ST2と、バックゲートトランジスタBTとを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。バックゲートトランジスタBTもメモリセルトランジスタMTと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタBTはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタMT及びバックゲートトランジスタBTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に設けられる。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。メモリグループGP0~GP3の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGS0~SGS3に共通接続され、選択トランジスタST2のゲートは、それぞれセレクトゲート線SGS0~SGS3に共通接続される。これに対して同一のブロックBLK0内にあるメモリセルトランジスタMT0~MT7の制御ゲートはそれぞれワード線WL0~WL7に共通接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGブロックBLK0~BLK3では、それぞれBG0~BG3に共通接続される。すなわち、ワード線WL0~WL7及びバックゲート線BGは同一ブロックBLK0内の複数のメモリグループGP0~GP3間で共通に接続されているのに対し、セレクトゲート線SGD、SGSは、同一ブロックBLK0内であってもメモリグループGP0~GP3毎に独立している。また、メモリセルアレイ10内でマトリクス状に配置されたNANDストリング16のうち、同一行にあるNANDストリング16の選択トランジスタST1の電流経路の他端は、いずれかのビット線BLBL0~BLn、nは自然数に共通接続される。すなわち、ビット線BLは、複数のブロックBLK間で、NANDストリング16を共通に接続する。また、選択トランジスタST2の電流経路の他端は、ソース線SLに共通に接続されている。ソース線SLは、例えば複数のブロック間で、NANDストリング16を共通に接続する。前述の通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのメモリグループGPにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位をページと呼ぶ。次に、メモリセルアレイ10の三次元積層構造につき、図3及び図4を用いて説明する。図3及び図4は、メモリセルアレイ10の斜視図及び断面図である。図示するようにメモリセルアレイ10は、半導体基板20上に設けられている。そしてメモリセルアレイ10は、半導体基板20上に順次形成されたバックゲートトランジスタ層L1、メモリセルトランジスタ層L2、選択トランジスタ層L3、及び配線層L4を有する。バックゲートトランジスタ層L1は、バックゲートトランジスタBTとして機能する。メモリセルトランジスタ層L2は、メモリセルトランジスタMT0~MT7NANDストリング16として機能する。選択トランジスタ層L3は、選択トランジスタST1、ST2として機能する。配線層L4は、ソース線SL及びビット線BLとして機能する。バックゲートトランジスタ層L1は、バックゲート導電層21を有する。バックゲート導電層21は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、ブロックBLK毎に分断されている。バックゲート導電層21は、例えば多結晶シリコンによって形成される。バックゲート導電層21は、バックゲート線BGとして機能する。またバックゲート導電層21は、図4に示すようにバックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。メモリセルトランジスタ層L2は、バックゲート導電層L1の上層に形成されている。メモリセルトランジスタ層L2は、ワード線導電層23a~23dを有する。ワード線導電層23a~23dは、層間絶縁層図示せずを挟んで積層されている。ワード線導電層23a~23dは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層23a~23dは、例えば多結晶シリコンで形成される。ワード線導電層23aはメモリセルトランジスタMT3、MT4の制御ゲートワード線WL3、WL4として機能し、ワード線導電層23bはメモリセルトランジスタMT2、MT5の制御ゲートワード線WL2、WL5として機能し、ワード線導電層23cはメモリセルトランジスタMT1、MT6の制御ゲートワード線WL1、WL6として機能し、ワード線導電層23dはメモリセルトランジスタMT0、MT7の制御ゲートワード線WL0、WL7として機能する。またメモリセルトランジスタ層L2は、図4に示すように、メモリホール24を有する。メモリホール24は、ワード線導電層23a~23dを貫通するように形成されている。メモリホール24は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。更にバックゲートトランジスタ層L1及びメモリセルトランジスタ層L2は、図4に示すように、ブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26を有する。半導体層26は、NANDストリング16のボディ各トランジスタのバックゲートとして機能する。ブロック絶縁層25aは、図4に示すように、バックゲートホール22及びメモリホール25に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層25bは、ブロック絶縁層25aの側面に、所定の厚みをもって形成されている。トンネル絶縁層25cは、電荷蓄積層25bの側面に、所定の厚みをもって形成されている。半導体層26は、トンネル絶縁層25cの側面に接するように形成されている。半導体層26は、バックゲートホール22及びメモリホール24を埋めるように形成されている。半導体層26は、ロウ方向からみてU字状に形成されている。すなわち半導体層26は、半導体基板20の表面に対して垂直方向に延びる一対の柱状部26aと、一対の柱状部26aの下端を連結する連結部26bとを有する。ブロック絶縁層25a及びトンネル絶縁層25cは、例えば酸化シリコンSiO2で形成される。電荷蓄積層25bは、例えば窒化シリコンSiNで形成される。半導体層26は、多結晶シリコンで形成される。これらのブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26は、メモリトランジスタMTとして機能するMONOS型トランジスタを形成する。上記バックゲートトランジスタ層L1の構成を換言すると、トンネル絶縁層25cは、連結部26bを取り囲むように形成されている。バックゲート導電層21は、連結部26bを取り囲むように形成されている。また上記メモリトランジスタ層L2の構成を換言すると、トンネル絶縁層25cは、柱状部26aを取り囲むように形成されている。電荷蓄積層25bは、トンネル絶縁層25cを取り囲むように形成されている。ブロック絶縁層25aは、電荷蓄積層25bを取り囲むように形成されている。ワード線導電層23a~23dは、ブロック絶縁層25a~25c及び柱状部26aを取り囲むように形成されている。選択トランジスタ層L3は、図3及び図4に示すように、導電層27a及び27bを有する。導電層27a及び27bは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層27aと、一対の導電層27bは、カラム方向に交互に配置されている。導電層27aは一方の柱状部26aの上層に形成され、導電層27bは他方の柱状部26aの上層に形成されている。導電層27a及び27bは、多結晶シリコンで形成される。導電層27aは、選択トランジスタST2のゲートセレクトゲート線SGSとして機能し、導電層27bは、選択トランジスタST1のゲートセレクトゲート線SGDとして機能する。選択トランジスタ層L3は、図4に示すように、ホール28a及び28bを有する。ホール28a及び28bは、それぞれ導電層27a及び27bを貫通する。またホール28a及び28bは、それぞれメモリホール24と整合する。選択トランジスタ層L3は、図4に示すように、ゲート絶縁層29a及び29b、並びに半導体層30a及び30bを備えている。ゲート絶縁層29a及び29bは、それぞれホール28a及び28bに面する側壁に形成されている。半導体層30a及び30bは、それぞれゲート絶縁層29a及び29bに接するように、半導体基板20の表面に対して垂直方向に延びる柱状に形成されている。ゲート絶縁層29a及び29bは、例えば酸化シリコンSiO2で形成される。半導体層30a及び30bは、例えば多結晶シリコンで形成される。上記選択トランジスタ層L3の構成を換言すると、ゲート絶縁層29aは、柱状の半導体層30aを取り囲むように形成されている。導電層27aは、ゲート絶縁層29a及び半導体層30aを取り囲むように形成されている。また、ゲート絶縁層29bは、柱状の半導体層30bを取り囲むように形成されている。導電層27bは、ゲート絶縁層29b及び半導体層30bを取り囲むように形成されている。配線層L4は、図3及び図4に示すように、選択トランジスタ層L3の上層に形成されている。配線層L4は、ソース線層31、プラグ層32、及びビット線層33を有する。ソース線層31は、ロウ方向に延びる板状に形成されている。ソース線層31は、カラム方向に隣接する一対の半導体層27aの上面に接するように形成されている。プラグ層32は、半導体層27bの上面に接し、半導体基板20の表面に対して垂直方向に延びるように形成されている。ビット線層33は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層33は、プラグ層32の上面に接するように形成されている。ソース線層31、プラグ層32、及びビット線層33は、例えばタングステンW等の金属で形成される。ソース線層31は、図1及び図2で説明したソース線SLとして機能し、ビット線層33は、ビット線BLとして機能する。図3及び図4に示すNANDストリング16の等価回路を図5に示す。図示するようにNANDストリング16は、選択トランジスタST1、ST2、メモリセルトランジスタMT0~MT7、及びバックゲートトランジスタBTを備えている。前述の通り、メモリセルトランジスタMTは、選択トランジスタST1、ST2間に直列に接続されている。バックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に直列接続されている。データの書き込み及び読み出し時において、バックゲートトランジスタBTは常にオン状態とされる。メモリセルトランジスタMTの制御ゲートはワード線WLに接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGに接続されている。そして、図3においてロウ方向に沿って配列された複数のNANDストリング16の集合が、図2で説明したメモリグループGPに相当する。1.3ロウデコーダ11について次に、ロウデコーダ11の構成について説明する。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に関連づけて設けられ、ブロックBLK0~BLK3を選択または非選択とするために設けられる。図6は、ロウデコーダ11-0及びドライバ回路12の構成を示している。なお、ロウデコーダ11-1~11-3の構成もロウデコーダ11-0と同様である。図示するようにロウデコーダ11は、ブロックデコーダ40及び高耐圧nチャネルMOSトランジスタ50~5450-0~50-7、51-0~51-3、52-0~52-3、53-0~53-3、54-0~54-3、55を備えている。1.3.1ブロックデコーダ40について図示するようにブロックデコーダ40は、ANDゲート41、低耐圧nチャネルディプレッション型MOSトランジスタ42、高耐圧nチャネルディプレッション型MOSトランジスタ43、44、高耐圧pチャネルMOSトランジスタ45、及びインバータ46を備えている。ANDゲート41は、外部より与えられるブロックアドレスBAの各ビットのAND演算を行う。ブロックアドレスBAが当該ロウデコーダ11-0の対応するブロックBLK0を示す場合、ANDゲート41はHレベルを出力する。トランジスタ42は、電流経路の一端がANDゲート41の出力ノードに接続され、ゲートに信号BSTONが与えられる。またトランジスタ43は、電流経路の一端がトランジスタ42の電流経路の他端に接続され、電流経路の他端が信号線TGに接続され、ゲートに信号BSTONが与えられる。信号BSTONは、ブロックデコーダ40のアドレス情報の取り込みの際にアサートHレベルされる信号である。インバータ46は、ANDゲート41における演算結果を反転させて、それを信号RDECADnとして出力する。トランジスタ45は、電流経路の一端が信号線TGに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号RDECADnが入力される。トランジスタ44は、電流経路の一端に電圧VRDECが与えられ、他端がトランジスタ45の電流経路の他端に接続され、ゲートが信号線TGに接続される。データの書き込み、読み出し、及び消去時において、ブロックアドレスBAが当該ブロックBLK0に一致した際には、トランジスタ44、45がオン状態とされ、これにより信号線TGに電圧VRDEC本例ではHレベルが印加される。他方で、ブロックアドレスBAが当該ブロックBLK0に一致しなかった際には、MOSトランジスタ44、45はオフ状態となり、信号線TGは例えば0VLレベルとされる。1.3.2トランジスタ50について次に、トランジスタ50について説明する。トランジスタ50は、選択ブロックBLKのワード線WLに電圧を転送するためのものである。トランジスタ50-0~50-7はそれぞれ、電流経路の一端が、対応するブロックBLK0のワード線WL0~WL7にそれぞれ接続され、他端が信号線CG0~CG7にそれぞれ接続され、ゲートが信号線TGに共通に接続される。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ50-0~50-7はオン状態とされ、ワード線WL0~WL7は信号線CG0~CG7に接続される。他方、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ50-0~50-7はオフ状態とされ、ワード線WL0~WL7は信号線CG0~CG7から分離される。1.3.3トランジスタ51、52について次に、トランジスタ51、52について説明する。トランジスタ51、52は、セレクトゲート線SGDに電圧を転送するためのものである。トランジスタ51-0~51-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0~SGD3に接続され、他端が信号線SGDD0~SGDD3に接続され、ゲートが信号線TGに共通に接続される。またトランジスタ52-0~52-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0~SGD3に接続され、他端がノードSGD_COMに接続され、ゲートに信号RDECADnが与えられる。ノードSGD_COMは、例えば0V等、選択トランジスタST1をオフ状態にする電圧である。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ51-0~51-3はオン状態とされ、トランジスタ52-0~52-3はオフ状態とされる。よって、選択ブロックBLK0のセレクトゲート線SGD0~SGD3は信号線SGDD0~SGDD3に接続される。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。よって、非選択ブロックBLK1~BLK3のセレクトゲート線SGD0~SGD3はノードSGD_COMに接続される。1.3.4トランジスタ53、54についてトランジスタ53、54は、セレクトゲート線SGSに電圧を転送するためのものであり、その接続及び動作は、トランジスタ51、52においてセレクトゲート線SGDをセレクトゲート線SGSに入れ替えたものと等価である。すなわち、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ53-0~53-3はオン状態とされ、トランジスタ54-0~52-4はオフ状態とされる。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。1.3.5トランジスタ55について次に、トランジスタ55について説明する。トランジスタ55は、バックゲート線BGに電圧を転送するためのものである。トランジスタ55は、電流経路の一端が、対応するブロックBLK0のバックゲート線BG0に接続され、他端は信号線BGDに接続され、ゲートが信号線TGに共通に接続される。従って、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ55はオン状態とされ、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ55はオフ状態とされる。1.4ドライバ回路12について次に、ドライバ回路12の構成について説明する。ドライバ回路12は、信号線CG0~CG7、SGDD0~SGDD3、SGSD0~SGSD3、及びBGDの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。図6に示すようにドライバ回路12は、CGドライバ6060-0~60-7、SGDドライバ6161-0~61-3、SGSドライバ6262-0~62-3、BGドライバ64、及び電圧ドライバ63を備えている。1.4.1電圧ドライバ63についてまず電圧ドライバ63について説明する。電圧ドライバ63は、ブロックデコーダ40及びCGドライバ60で使用する電圧を生成する。図7は電圧ドライバ63の回路図である。図示するように電圧ドライバ63は、それぞれ電圧VBST、VRDEC、及びVCGSELを生成する第1~第3ドライバ70~72を備えている。第1ドライバ70は、高耐圧nチャネルMOSトランジスタ73、74、及びローカルポンプ回路L/P1、L/P2を備えている。トランジスタ73の電流経路の一端には、プログラム時において電圧VPGMHが印加され、且つローカルポンプ回路L/P1に接続されている。電圧VPGMHは、電圧発生回路14によって与えられ、電圧VPGMよりも大きい電圧である。VPGMは、プログラム時に選択ワード線に印加される高電圧である。またトランジスタ73のゲートには、プログラム時においてローカルポンプ回路L/P1から電圧が印加される。トランジスタ74の電流経路の一端には、読み出し時において電圧VREADHが印加され、且つローカルポンプ回路L/P2に接続されている。電圧VREADHは、電圧発生回路14によって与えられ、電圧VREADよりも大きい電圧である。VREADは、読み出し時に非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタMTをオン状態とする電圧である。またトランジスタ74のゲートには、読み出し時においてローカルポンプ回路L/P2から電圧が印加される。そして、トランジスタ73、74の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧VBSTとして出力される。上記構成において第1デコーダ70は、プログラム時にはトランジスタ73がオン状態とされて、電圧VBST=VPGMHを出力する。また読み出し時にはトランジスタ74がオン状態とされて、電圧VBST=VREADHを出力する。次に第2ドライバ71について説明する。第2ドライバ71は、高耐圧nチャネルMOSトランジスタ75、76、及びローカルポンプ回路L/P3、L/P4を備えている。トランジスタ75の電流経路の一端には、プログラム時において電圧VPGMHが印加され、且つローカルポンプ回路L/P3に接続されている。またトランジスタ75のゲートには、プログラム時においてローカルポンプ回路L/P3から電圧が印加される。トランジスタ76の電流経路の一端には、読み出し時において電圧READHが印加され、且つローカルポンプ回路L/P4に接続されている。またトランジスタ76のゲートには、読み出し時においてローカルポンプ回路L/P4から電圧が印加される。そして、トランジスタ75、76の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧VRDECとして出力される。上記構成において第2デコーダ71は、プログラム時にはトランジスタ75がオン状態とされて、電圧VRDEC=VPGMHを出力する。また読み出し時にはトランジスタ76がオン状態とされて、電圧VBRDEC=VREADHを出力する。次に第3ドライバ72について説明する。第3ドライバ72は、高耐圧nチャネルMOSトランジスタ77~80、高耐圧nチャネルディプレッション型MOSトランジスタ81、抵抗素子82、ローカルポンプ回路L/P5、L/P6、及びレベルシフタL/S1、L/S2を備えている。トランジスタ77の一端には、電圧VPGMが印加され、またローカルポンプ回路L/P5に接続されている。更にトランジスタ77のゲートには、ローカルポンプ回路L/P5によって電圧が印加される。トランジスタ81は、電流経路の一端がトランジスタ77の電流経路の他端に接続され、他端はトランジスタ78の電流経路の一端に接続されている。そしてトランジスタ81、78のゲートにレベルシフタL/S1の出力が与えられる。レベルシフタL/S1は、プログラム時において第1ドライバ70から電圧VBSTを受け、この電圧VBSTをレベルシフトして出力する。トランジスタ79は、電流経路の一端に電圧VPASSが与えられ、またローカルポンプ回路L/P6に接続され、ゲートにローカルポンプ回路L/P6の出力が与えられる。電圧VPASSは、プログラム時に非選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタMTをオン状態とする電圧である。トランジスタ80は、電流経路の一端に電圧VCGRが与えられ、ゲートにレベルシフタL/S2の出力が与えられる。レベルシフタL/S2は、読み出し時において電圧発生回路14から電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。抵抗素子82の一端はトランジスタ77の電流経路の一端に接続され、他端はトランジスタの電流経路の他端に接続される。そして、トランジスタ78~80の電流経路の他端は共通接続され、この共通接続ノードが第3ドライバ72の出力ノードとなり、電圧VCGSELを出力する。なお、上記電圧VPGMH、VREADH、VPASS、VCGR、及び後述するVPASSAは、電圧発生回路14内のチャージポンプ回路によって生成される。また電圧VPGM及びVREADは、例えば電圧VPGMH及びVREADHを降圧することによって生成される。図8は、電圧発生回路14内において一例として電圧VPGMH及びVPGMを発生する構成を示す。図示するように、電圧発生回路14は、チャージポンプ回路90、リミッタ回路91、及び高耐圧nチャネルMOSトランジスタ92を備える。チャージポンプ回路90は、電圧VPGMHを発生して、これをノードN1に出力する。トランジスタ92は、ノードN1とノードN2との間にダイオード接続されている。そしてノードN2の電位がVPGMとして出力される。従って、VPGMH=VPGMVthである。但しVthはトランジスタ92の閾値電圧である。そして、リミッタ回路91が電圧VPGMを監視して、VPGMが所望の値になるよう、チャージポンプ回路90を制御する。VREADH及びVREADも同様である。1.4.2CGドライバ60について次に、CGドライバ60について説明する。CGドライバ60-0~60-7はそれぞれ、信号線CG0~CG7ワード線WL0~WL7に、必要な電圧を転送する。図9は、CGドライバ60-0の回路図である。その他のCGドライバ60-1~60-7も同様の構成を有する。図示するようにCGドライバ60は、高耐圧nチャネルMOSトランジスタ100~104、ローカルポンプ回路L/P6~L/P8、及びレベルシフタL/S3、L/S4を備えている。トランジスタ100は、電流経路の一端に電圧VCGSELが与えられ、電流経路の他端が、対応する信号線CGCGドライバ60-iではCGi、iは0~7のいずれかに接続され、ゲートにレベルシフタL/S3の出力が与えられる。レベルシフタL/S3は、プログラム時また読み出し時において電圧ドライバ63から電圧VBSTを受け、この電圧VBSTをレベルシフトして出力する。トランジスタ101は、電流経路の一端に電圧VPASSが与えられ、またローカルポンプ回路L/P6に接続され、電流経路の他端が、対応する信号線CGに接続され、ゲートにローカルポンプ回路L/P6の出力が与えられる。トランジスタ102は、電流経路の一端に電圧VPASSAが与えられ、またローカルポンプ回路L/P7に接続され、電流経路の他端が、対応する信号線CGに接続され、ゲートにローカルポンプ回路L/P7の出力が与えられる。トランジスタ103は、電流経路の一端に電圧VREADが与えられ、またローカルポンプ回路L/P8に接続され、電流経路の他端が、対応する信号線CGに接続され、ゲートにローカルポンプ回路L/P8の出力が与えられる。トランジスタ104は、電流経路の一端に電圧VISOが与えられ、電流経路の他端が、対応する信号線CGに接続され、ゲートにレベルシフタL/S4の出力が与えられる。レベルシフタL/S4は、プログラム時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。また電圧VISOは、保持データに関わらずメモリセルトランジスタMTをオフさせる電圧である。上記構成において、選択ワード線WLに対応するCGドライバ60では、プログラム時にはトランジスタ100がオン状態とされることにより、電圧VPGMが、対応する信号線CGに転送される。また読み出し時には、トランジスタ100がオン状態とされることにより、電圧VCGRが、対応する信号線CGに転送される。そして、これらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、選択ワード線WLに転送される。また非選択ワード線に対応するCGドライバ60では、プログラム時にはトランジスタ100及び/または101、トランジスタ102、またはトランジスタ104がオン状態とされる。トランジスタ100及び/または101がオン状態とされたCGドライバ60は、電圧VPASSを、対応する信号線CGに転送する。トランジスタ102がオン状態とされたCGドライバ60は、電圧VPASSAを、対応する信号線CGに転送する。トランジスタ104がオン状態とされたCGドライバ60は、電圧VISOを、対応する信号線CGに転送する。読み出し時には、トランジスタ103がオン状態とされることにより、電圧VREADが、対応する信号線CGに転送される。そしてこれらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、非選択ワード線WLに転送される。より具体的には、プログラム時において、選択ワード線に隣接する非選択ワード線に対応するCGドライバ60では、トランジスタ102がオン状態とされてVPASSAが非選択ワード線に転送される。選択ワード線WLに隣接しない場合には、トランジスタ100及び/または101、または104がオン状態とされて、VPASSまたはVISOが非選択ワード線に転送される。なお、各ブロックBLK間でCG0~CG7が共通とされても良い。すなわち、4つのブロックBLK0~BLK3のそれぞれに属する4本のワード線WL0が、対応するロウデコーダ11-0~11-3のトランジスタ50-0を介して、同一のCGドライバ60-0で駆動されても良い。その他の信号線CG1~CG7も同様である。1.4.3SGDドライバ61について次に、SGDドライバ61について説明する。SGDドライバ61-0~61-3はそれぞれ、信号線SGDD0~SGDD3セレクトゲート線SGD0~SGD3に、必要な電圧を転送する。図10は、SGDドライバ61-0の回路図である。その他のSGDドライバ61-1~61-3も同様の構成を有する。図示するようにSGDドライバ61は、高耐圧nチャネルMOSトランジスタ110及びレベルシフタL/S5を備えている。トランジスタ110は、電流経路の一端に電圧VSGDが与えられ、電流経路の他端が、対応する信号線SGDDSGDドライバ61-jではSGDDj、jは0~3のいずれかに接続され、ゲートにレベルシフタL/S5の出力が与えられる。レベルシフタL/S5は、プログラム時また読み出し時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。以上の構成において、選択ワード線を含むNANDストリング16に接続されたセレクトゲート線SGDに対応するSGDドライバ61では、トランジスタ110がオン状態とされることにより、電圧VSGDが、対応する信号線SGDDに転送される。電圧VSGDは、読み出し時において選択トランジスタST1をオンさせる電圧である書き込み時には、書き込みデータに応じてオンさせる。他方、それ以外のSGDドライバ61では、図示せぬ経路によって、例えば0Vが信号線SGDDに転送される。1.4.4SGSドライバ62について次に、SGSドライバ62について説明する。SGSドライバ62-0~62-3はそれぞれ、信号線SGSD0~SGSD3セレクトゲート線SGS0~SGS3に、必要な電圧を転送する。図11は、SGSドライバ62-0の回路図である。その他のSGSドライバ62-1~62-3も同様の構成を有する。図示するようにSGSドライバ62は、高耐圧nチャネルMOSトランジスタ120及びレベルシフタL/S6を備えている。トランジスタ120は、電流経路の一端に電圧VSGSが与えられ、電流経路の他端が、対応する信号線SGSDSGSドライバ62-kではSGSDk、kは0~3のいずれかに接続され、ゲートにレベルシフタL/S6の出力が与えられる。レベルシフタL/S6は、読み出し時において電圧VREADHを受け、この電圧VREADHをレベルシフトして出力する。読み出し時において、選択ワード線を含むNANDストリング16に接続されたセレクトゲート線SGSに対応するSGSドライバ62では、トランジスタ110がオン状態とされることにより、電圧VSGSが、対応する信号線SGSDに転送される。電圧VSGSは、選択トランジスタST2をオンさせる電圧である。他方、それ以外のSGSドライバ62では、図示せぬ経路によって、例えば0Vが信号線SGSDに転送される。書き込み時も同様である。1.4.5BGドライバ64について次にBGドライバ64について説明する。BGドライバ64は、例えば図9で説明したCGドライバ60において、VCGSELが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ101、102、104によってVPASS、VPASSA、またはVISOをバックゲート線BGに転送し、読み出し時にはトランジスタ103によってVREADをバックゲート線BGに転送する。より具体的には、書き込み時において、バックゲート線BGが選択ワード線WLに隣接する場合には、トランジスタ102がオン状態とされてVPASSAがバックゲート線BGに転送される。選択ワード線WLに隣接しない場合には、トランジスタ101または104がオン状態とされて、VPASSまたはVISOがバックゲート線BGに転送される。2.データの書き込み動作について2.1書き込み時の処理の流れについて次に、上記構成のNAND型フラッシュメモリの書き込み動作について、図12を用いて説明する。図12は、書き込み動作のフローチャートである。本フローチャートに沿った書き込みシーケンスは、外部から書き込みコマンドを受け取った制御回路15の制御に基づいて実行される。前述の通り、データの書き込みは、いずれかのメモリグループGP内の同一のワード線に接続された全てのメモリセルトランジスタMT1ページに対して一括して行われる。本明細書では、制御ゲートとチャネルとの間に電位差を与えて電荷蓄積層に電荷を注入し、これによりメモリセルトランジスタMTの閾値を上昇させる動作をプログラムと呼ぶ。このプログラムが複数回実行されることで、メモリセルトランジスタMTの閾値は所望の値まで上昇され、データの書き込み動作が行われる。まず、制御回路15は書き込みコマンドを受け取ると、セットアップを行うステップS10。すなわち、電圧発生回路14に対して、チャージポンプ回路の立ち上げを命令する。これに応答して電圧発生回路14は、電圧VPGMH、VPGM、VPASS、VPASSA及びVISOを発生する。次に、センスアンプ13に書き込みデータが転送され、更にセンスアンプ13から各ビット線BLに書き込みデータが転送されるステップS11。言い換えれば、センスアンプ13は書き込みデータに応じた電圧を、各ビット線BLに印加する。次に、プログラムが行われるステップS12。以下では、ブロックBLK0のメモリグループGP0のワード線WL4が選択された場合を例に挙げて、ステップS12の詳細を説明する。まず、CGドライバ60について説明する。選択ワード線WL4に対応するCGドライバ60-4では、トランジスタ100がオン状態とされる。これにより、信号線CG4には、VCGSEL=VPGMが転送される。選択ワード線WL4に隣接する非選択ワード線WL5に対応するCGドライバ60-5では、トランジスタ102がオン状態とされる。これにより信号線CG5には、VPASSAが転送される。非選択ワード線WL1に対応するCGドライバ60-1では、トランジスタ104がオン状態とされる。これにより信号線CG1には、VCGSEL=VISOが転送される。その他の非選択ワード線WL0、WL2、WL3、WL6、WL7に対応するCGドライバ60-0、60-2、60-3、60-6、60-7では、トランジスタ101または/及び100がオン状態とされる。これにより信号線CG0、CG2、CG3、CG6、CG7には、VPASSが転送される。次に、BGドライバ64について説明する。選択ワード線WL4は、バックゲート線BGに隣接する。従ってBGドライバ64ではトランジスタ102がオン状態とされる。これにより信号線BGDにはVPASSAが転送される。次にSGDドライバ61及びSGSドライバ62について説明する。選択ワード線WL4を含むメモリグループGP0のセレクトゲート線SGD0に対応するSGDドライバ61-0では、トランジスタ110がオン状態とされる。これにより、信号線SGDD0にはVSGDが転送される。その他のSGDドライバ61-1~61-3では、トランジスタ110はオフ状態とされ、信号線SGDD1~SGDD3には0Vが転送されるあるいは電気的にフローティングとされても良い。次にロウデコーダ11について説明する。まずロウデコーダ11-0では、ブロックデコーダ40のANDゲート41の出力がHレベルとなる。そのため、信号線TGには電圧VRDEC=VPGMHが転送され、トランジスタ50、51、53、55がオン状態となる。他方、トランジスタ52、54はオフ状態となる。その結果、CGドライバ60-0~60-7、SGDドライバ61-0~61-3、SGSドライバ62-0~62-3、及びBGドライバ64の電圧が、ブロックBLK0のワード線WL0~WL7、セレクトゲート線SGD0~SGD3、セレクトゲート線SGS0~SGS3、及びバックゲート線BG0に転送される。その他のロウデコーダ11-1~11-3では、ブロックデコーダ40のANDゲート41の出力がLレベルとなる。そのため、信号線TGは例えば0VLレベルのままである。そのため、トランジスタ50、51、53、55がオフ状態となる。他方、トランジスタ52、54はオン状態となる。その結果、ブロックBLK1~BLK3のワード線WL0~WL7及びバックゲート線BG1~BG3は電気的にフローティングとなる。また、ブロックBLK1~BLK3のセレクトゲート線SGD0~SGD3及びSGS0~SGS3は、それぞれトランジスタ52-0~52-3及び54-0~54-3によってノードSGD_COM及びSGS_COMに例えば0V接続される。以上の結果、ブロックBLK0のメモリグループGP0内のNANDストリング16には、図13に示すような電圧が印加される。図13は、メモリグループGP0内のNANDストリング16の回路図である。図示するように、選択ワード線WL4には電圧VPGMが印加される。選択ワード線WL4に隣接する非選択ワード線WL5及びバックゲート線BG0には電圧VPASSAが印加される。非選択ワード線WL1には電圧VISOが印加される。非選択ワード線WL0、WL2、WL3、WL6、WL7には電圧VPASSが印加される。またセレクトゲート線SGDには電圧VSGDが印加され、セレクトゲート線SGSには0Vが印加される。これにより、メモリセルトランジスタMT0、MT2~MT7及びバックゲートトランジスタBTがオン状態となる。選択トランジスタST1は、書き込みデータに応じて、オンまたはオフ状態となる。図中の斜線は、選択トランジスタST1もオン状態とされた際のチャネルが形成される様子を示している。このチャネルにより、ビット線BLに転送された書き込みデータが、選択ワード線WL4に接続されたメモリセルトランジスタMT4に転送され、このメモリセルトランジスタMT4にデータがプログラムされる。ブロックBLK0のその他のメモリグループGP1~GP3では、セレクトゲート線SGD0に0Vが与えられ、選択トランジスタST1はオフ状態である。従って、データはプログラムされない。その他の非選択ブロックBLK1~BLK3では、全ワード線WL0~WL7がフローティングあるいは0Vとされている。従って、やはりデータはプログラムされない。ステップS12における上記プログラムの後、制御回路15はベリファイの結果を参照する。ベリファイとは、プログラムの後、メモリセルトランジスタMTからデータを読み出して、所望のデータが書き込まれているか否かを判定する処理である。そして未だ所望のデータが書き込まれていない場合には、ステップS12のプログラムが繰り返される。以下、メモリセルトランジスタMTの閾値電圧が十分に上昇し、所望のデータが書き込まれていると判定された状態をベリファイにパスpassしたと呼び、閾値電圧の上昇が十分では無く、未だデータの書き込みが完了していないと判定された状態をベリファイにミスmissしたと呼ぶことにする。上記プログラムが、当該ページに対する書き込み動作の最初のプログラムであれば、未だベリファイは行われていないので、ベリファイにミスするステップS13、NO。すると制御回路15は、ベリファイを実行するステップS14。ベリファイの完了後、制御回路15は電圧発生回路14に対して、電圧VPGMのステップアップを命令する。この命令に応答して電圧発生回路14は、電圧VPGM=VPGMΔVPGMとする。すなわち、電圧VPGMをΔVPGMだけステップアップするステップS15。引き続き、制御回路15は電圧発生回路14に対して、電圧VPASSAのステップダウンを命令する。この命令に応答して電圧発生回路14は、電圧VPASSA=VPASSA-ΔVPASSAとする。すなわち、電圧VPASSAをΔVPASSAだけステップダウンするステップS16。その後、ステップS11に戻り、再度のプログラムを行う。そして、上記プログラムを繰り返すことにより全ての選択セルがベリファイにパスするとステップS13、YES、データの書き込みは終了し、制御回路15はリカバリーを行うステップS17。すなわち制御回路15は、電圧発生回路14のチャージポンプ回路を立ち下げる等の処理を行う。2.2電圧VPGM、VPASSA、VPASSについて以上の書き込み動作における電圧VPGM、VPASSA、及びVPASSの時間変化について、図14を用いて再度説明する。図14は、電圧VPGM、VPASSA、VPASSのタイミングチャートである。図示するように、電圧VPGMは、プログラムを繰り返す度にΔVPGMだけステップアップされる。これに対して電圧VPASSAは、プログラムを繰り返す度にΔVPASSAだけステップダウンされる。電圧VPASSは一定値である。なお、VPGMは、常にVPASS及びVPASSAよりも大きい。またVPASSAの初期値は、VPASSと同じであっても良いし異なっていても良い。3.本実施形態に係る効果本実施形態に係る構成であると、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。図15は、メモリセルトランジスタMTi及びMTi1の拡大図であり、メモリセルトランジスタMTiにデータをプログラムする際の電界の様子を模式的に示している。図示するように、三次元積層型のNAND型フラッシュメモリでは、電荷蓄積層45bとなる絶縁膜例えばSiN膜は、柱状に形成された半導体層46チャネル領域の周囲に沿ってその全面に形成される。つまり、隣接するメモリセルトランジスタMT間で、電荷蓄積層45bは互いに接続されている。言い換えれば、隣接するメモリセルトランジスタMT間の領域にも電荷蓄積層45bが存在する。このような構成において、本実施形態では、プログラム時には選択ワード線WLiには高電圧VPGMが印加され、非選択ワード線WLi1及び/またはWLi-1には中間電圧VPASSAを印加する。そして、中間電圧VPASSAを、プログラムを繰り返す度にステップダウンする。すると、図15に示すように、ワード線WLiとワード線WLi1との間には、電圧VPGMによる電界と電圧VPASSAによる電界との合成電界が生成されるが、VPGMのステップアップ分が、VPASSAのステップダウン分によって、ある程度相殺される。つまり、合成電界が過度に大きくなることを抑制出来る。そのため、隣接ワード線間の電荷蓄積層45bに電荷がトラップされることを抑制し、トラップされる電荷を、選択メモリセルの電荷蓄積層45bに集中させることが出来る。より具体的には、合成電界は、α×VPGMβ×VPASSAで表される。なお、α及びβは、VPGM及びVPASSAの寄与率である。もし、VPASSAがステップダウンされずに一定であれば、電荷のトラップ量はα×ΔVで与えられる。但しΔVはステップアップ量である。すなわち、この場合にはVPGMのステップアップ分がそのままトラップ量に寄与し、大量の電荷が、隣接ワード線間にトラップされてしまう。しかし、本実施形態のようにVPASSAをステップダウンさせることで、合成電界による電荷のトラップ量は、α-β×ΔVで決まるΔV:ステップアップ量=ステップダウン量を仮定。つまり、VPASSAをステップダウンさせることで、βΔVだけ影響を低減出来る。特に、メモリセルトランジスタ間で電荷蓄積層が接続されている構成であると、隣接するメモリセルトランジスタ側へ電荷が抜けやすく、これがリテンション特性を悪化させる要因にもなり得る。しかし、本実施形態であると、電荷注入を、場所的により局在化させること出来る。そのため、リテンション特性の悪化を抑制し、NAND型フラッシュメモリの動作信頼性を向上出来る。また、三次元積層型NAND型フラッシュメモリでは、NANDストリング1個の狭いピッチに、非常に多数の配線ワード線及びセレクトゲート線が引き出される。すると、これらの配線をNANDストリング毎つまり、メモリグループ毎に独立に制御しようとすると、ロウデコーダの面積が極めて大きくなる。そこで本実施形態では、複数のNANDストリングメモリグループで、ワード線WLを共有している図2参照。前述の通り、この共有している単位がブロックである。そして、ブロック内の各NANDストリングの選択性は、セレクトゲート線SGD、SGSをNANDストリング毎に独立に制御することで確保している。これにより、ロウデコーダ11のサイズを小さくすることが出来る。[第2実施形態]次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、プログラムの途中から電圧VPASSAのステップダウンを開始するものである。以下では、第1実施形態と異なる点についてのみ説明する。1.データの書き込み動作について1.1書き込み時の処理の流れについて図16は、本実施形態に係るNAND型フラッシュメモリ1の書き込み動作のフローチャートである。図示するように、ステップS10~S15は第1実施形態と同じである。ステップS20において制御回路15は、本プログラム動作につき所定の条件が満たされているか否かを判定する。この条件の具体例については後述する。条件が満たされていればステップS20、YES、制御回路15は電圧発生回路14に対してVPASSAのステップダウンを命令するステップS16。この場合の動作は第1実施形態と同様である。他方、条件が満たされていなければステップS20、NO、制御回路15はステップS16の処理を省略する。すなわち、VPASSAのステップダウンは行われず、直前のプログラムで使用したVPASSAが、次のプログラムでも使用される。1.2電圧VPGM、VPASSA、VPASSについて図17は、本実施形態における電圧VPGM、VPASSA、VPASSのタイミングチャートである。図示するように、第1実施形態で説明した図14の場合と異なり、電圧VPASSAは、書き込みの途中まではVPASSと同様に一定値とされる。そして書き込みの途中で所定の条件が満たされると、VPASSAのステップダウンが開始される。1.3所定の条件の具体例について次に、ステップS20の所定の条件の具体例について説明する。この条件としては、例えば以下のものが挙げられる。すなわち、プログラム回数制御回路15はステップS20において、プログラム回数が所定の回数Nth1図17参照に達したか否かを判断しても良い。そして、達していればステップダウンを開始する。この場合、制御回路15は、例えば内部のレジスタ等に、所定の回数Nth1に関するデータを保持する。プログラム回数の代わりに、プログラムを開始してからの経過時間で判断しても良い。VPGMの大きさ制御回路15はステップS20において、VPGMが所定の閾値VPGMth1図17参照に達したか否かを判断しても良い。そして、達していればステップダウンを開始する。この場合、制御回路15は、例えば内部のレジスタ等に、所定の閾値VPGMth1に関するデータを保持する。書き込みデータメモリセルトランジスタMTが2ビット以上のデータを保持可能な場合には、書き込み対象となるレベルに応じてVPASSAのステップダウンを開始しても良い。例えば、最も高いレベルのデータをプログラムする際にのみ、VPASSAをステップダウンするようにしても良い。図18は2ビットデータを保持可能なメモリセルトランジスタMTの取り得る閾値分布である。図示するように、メモリセルトランジスタMTの閾値電圧は、書き込みデータに応じて0~3レベルの4つのレベルを取ることが出来る0は消去状態。このときステップS13のベリファイは、各レベルについて行われる。最も高いレベルのデータをプログラムする際にのみVPASSAをステップダウンする場合には、2レベルについてのベリファイにパスすると、VPASSAのステップダウンが開始される。つまり、メモリセルトランジスタMTの閾値電圧を2レベルから3レベルに遷移させる間、VPASSAはステップダウンされる。もちろん、最も高いレベルデータをプログラムする場合に限らず、任意のレベルのプログラム時にVPASSAをステップダウンしても良い。また、メモリセルトランジスタMTが3ビット以上のデータを保持可能な場合も同様である。2.本実施形態に係る効果以上のように、第2実施形態に係る構成であると、上記第1実施形態において、VPASSAが過度に低下することを防止出来る。すなわち、選択ワード線WLiとそれに隣接する非選択ワード線WLi1及びWLi-1との間の電位差が過度に大きくなることを防止出来る。[第3実施形態]次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、プログラムの途中で電圧VPASSAのステップダウンを停止するものである。以下では、第1実施形態と異なる点についてのみ説明する。1.データの書き込み動作について1.1書き込み時の処理の流れについて図19は、本実施形態に係るNAND型フラッシュメモリの書き込み動作のフローチャートである。図示するように、ステップS10~S15の後、ステップS30において制御回路15は、本プログラム動作につき所定の条件が満たされているか否かを判定する。この条件の具体例については後述する。条件が満たされていなければステップS30、NO、制御回路15は電圧発生回路14に対してVPASSAのステップダウンを命令するステップS16。他方、条件が満たされていればステップS30、YES、制御回路15はステップS16の処理を省略する。1.2電圧VPGM、VPASSA、VPASSについて図20は、本実施形態における電圧VPGM、VPASSA、VPASSのタイミングチャートである。図示するように、第2実施形態で説明した図17の場合とは逆に、電圧VPASSAは、書き込みの途中まではステップダウンされる。そして書き込みの途中で所定の条件が満たされると、VPASSAのステップダウンが停止され、一定値とされる。1.3所定の条件の具体例について次に、ステップS30の所定の条件の具体例について説明する。この条件としては、例えば以下のものが挙げられる。すなわち、プログラム回数第2実施形態と同様、制御回路15はステップS30において、プログラム回数が所定の回数Nth2図20参照に達したか否かを判断しても良い。そして、達していればステップダウンを停止する。プログラム回数の代わりに、プログラムを開始してからの経過時間で判断しても良い。Nth2は、第2実施形態のNth1と同じでも異なっていても良い。VPGMの大きさ第2実施形態と同様、制御回路15はステップS30において、VPGMが所定の閾値VPGMth2図20参照に達したか否かを判断しても良い。そして、達していればステップダウンを停止する。VPGMth2は、第2実施形態のVPGMth1と同じでも異なっていても良い。書き込みデータ第2実施形態と同様、制御回路はステップS30において、書き込みレベルが所定のレベルに達したか否かを判断しても良い。そして達していればステップダウンを停止する。VPASSAの大きさ制御回路15は、プログラムの度にステップダウンされるVPASSAの大きさを監視しても良い。そして制御回路15はステップS30において、VPASSAが所定の閾値VPASSAthに達したか否かを判断しても良い。そして、達していれば、ステップダウンを停止する。従って、このVPASSAthは、VPASSAの下限値と言うことも出来る。2.本実施形態に係る効果以上のように、第3実施形態に係る構成であっても、第2実施形態と同様の効果が得られる。[第4実施形態]次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第2、第3実施形態を組み合わせたものである。1.データの書き込み動作について1.1書き込み時の処理の流れについて図21は、本実施形態に係るNAND型フラッシュメモリの書き込み動作のフローチャートである。図示するように、ステップS10~S15の後、制御回路15はステップS20の処理を実行して、VPASSAのステップダウン開始条件が満たされているか否かを判断する。満たされていなければステップS20,NO、VPASSAはステップダウンされず、一定値とされる。満たされていればステップS20、YES、制御回路15はステップS30の処理を実行して、VPASSAのステップダウン停止条件が満たされているか否かを判断する。満たされていればステップS30、YES、VPASSAはステップダウンされず、一定値とされる。他方、満たされていなければステップS30,NO、VPASSAはステップダウンされるステップS16。1.2電圧VPGM、VPASSA、VPASSについて図22は、本実施形態における電圧VPGM、VPASSA、VPASSのタイミングチャートである。図示するように、電圧VPASSAは、書き込みの途中からステップダウンされ、その後、一定値とされる。本実施形態の場合には、当然ながらNth1<Nth2、またはVPGMth1<VPGMth2である。2.本実施形態に係る効果以上のように、本実施形態であると、書き込み動作の間の所望の期間のみ、VPASSAをステップダウンさせることが出来る。[変形例等]以上のように、実施形態に係る半導体記憶装置1は、メモリセルMTと、複数のワード線WLと、ドライバ回路12と、制御回路15とを備える。メモリセルMTは、半導体基板20上に積層されると共に、電流経路が直列接続され、電荷蓄積層25bと制御ゲート23a~23dとを含む。ワード線WLは、制御ゲートにそれぞれ接続される。ドライバ回路12は、選択ワード線に第1電圧を印加すると共に、第1非選択ワード線に第2電圧を印加し、第2非選択ワード線に第3電圧を印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルMTにデータを書き込む。制御回路15は、プログラム動作が繰り返される過程において、第1電圧を上昇させ、第2電圧を低下させる。これにより、選択ワード線と非選択ワード線との間の電荷蓄積層に電荷がトラップされることを抑制出来る。その結果、メモリセルのデータのリテンション特性を向上し、半導体記憶装置の動作信頼性を向上出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば上記実施形態では、選択ワード線WLiが非選択ワード線とバックゲート線BGとに隣接する場合について説明した。しかし、選択ワード線WLiに2本の非選択ワード線WLi1及びワード線WLi-1が隣接する場合も同様である。この場合、両方の非選択ワード線WLi1、WLi-1にVPASSAが印加されても良い。あるいは、ワード線WLi1及びワード線WLi-1のいずれか一方にのみVPASSAが印加され、他方にはVPASSが印加される場合であっても良い。更には、選択ワード線WLiに隣接する非選択ワード線WLi1及びワード線WLi-1だけでなく、選択ワード線WLiに近い複数の非選択ワード線にVPASSAを印加しても良い。より具体的には、VPASSAを非選択ワード線WLi2やWLi-2等にも印加しても良い。また、選択ワード線WLiが非選択ワード線及びバックゲート線BGと隣接する場合には、非選択ワード線にのみVPASSAを印加し、バックゲート線BGにはVPASSを印加するようにしても良い。また、第2、第3実施形態で説明したステップS20、S30の条件は上記説明したものに限られず、適宜設定することが出来る。例えば、書き込み動作における最後のプログラム時にのみステップダウンするようにしても良い。また制御回路15は、当該条件を複数有していても良い。そして、例えば動作環境等に応じて適切な条件を用いるようにしても良い。例えば第2実施形態において、制御回路15はNth1及び/またはVPGMth1として複数の値を有し、そのうちから適切な値を選んで使用しても良い。このことは第3及び第4実施形態でも同様である。また、上記実施形態では、VPASSAが複数回にわたってステップダウンされる場合を例に説明したが、1回だけであっても良い。このような場合のVPASSAを図23に示す。図示するように、所定の条件が満足された時に1度だけステップダウンする場合であっても良い。この場合、VPASSAの値はVPASSA1とVPASSA2の2種類となる。更に、VPASSは図24に示すように、VPGMと同様にステップアップされても良い。この際、VPASSについても、書き込みの途中からステップアップしたり、及び/または書き込みの途中でステップアップを停止したりしても良い。例えば、VPASSAがある閾値以下になった際には、VPASSAが印加されるワード線に隣接する非選択ワード線のVPASSのステップアップを停止するようにしても良い。VPGM、VPASSA、VPASSの関係は、適宜設定可能である。また図13で説明した電圧VISOも、一般には固定値例えば0Vであるが、場合によってはステップアップさせても良い。また、図2に示したメモリセルアレイは、図25のような構成としても良い。図25は、ブロックBLK0の回路図であり、その他のブロックBLK1~BLK3も同様の構成を有し得る。図示するように、ワード線WL0~WL3、バックゲート線BG、偶数番目のセレクトゲート線SGD0、SGD2、及び奇数番目のセレクトゲート線SGS1、SGS3は、メモリセルアレイ10の一端側に引き出される。これに対してワード線WL4~WL7、偶数番目のセレクトゲート線SGS0、SGS2、及び奇数番目のセレクトゲート線SGD1、SGD3は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ11を2つのロウデコーダに分割し、メモリセルアレイ10を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線SGD0、SGD2、SGS1、SGS3、ワード線WL0~WL3、及びバックゲート線BGを選択し、他方のロウデコーダによりセレクトゲート線SGS0、SGS2、SGD1、SGD3、及びワード線WL4~WL7を選択するようにしても良い。本構成によれば、ドライバ回路12とメモリセルアレイ10との間の領域ロウデコーダ11を含むのセレクトゲート線やワード線等の配線の混雑を緩和出来る。更に、上記実施形態では半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のNAND型フラッシュメモリとしは、図3乃至図5の構成に限られるものでは無い。例えば、半導体層26はU字型の形状ではなく、1本の柱状であっても良い。この場合トランジスタBTは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のNAND型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックBLK単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のNANDストリング16単位でデータを消去してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"