"ゲート電極と、前記ゲート電極の上側に島状に形成される半導体層と、前記半導体層の側面に形成される側壁酸化膜と、前記半導体層の側方から延伸して前記半導体層の上側に形成されるドレイン電極およびソース電極と、を有する表示装置であって、前記側壁酸化膜は、2.1nm以上の厚みを有する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記側壁酸化膜および前記半導体層との境界は、前記半導体層の下面から上面まで直線状に形成される、ことを特徴とする表示装置。請求項2に記載された表示装置であって、前記半導体層は、オーミックコンタクト層を含み、前記オーミックコンタクト層は、前記半導体層の上面に形成されて、前記ドレイン電極およびソース電極のいずれかと接する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記半導体層は、微結晶層を含み、前記側壁酸化膜は、微結晶層の側面に形成される、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記側壁酸化膜は、100倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときのエッチングレートが、2.0nm/min以下となる、ことを特徴とする表示装置。複数の薄膜トランジスタを有する表示装置の製造方法であって、半導体層を成膜する工程と、前記半導体層上に4.0μm以上の厚みのレジストを形成する工程と、前記レジストでマスクをすることにより、前記半導体層をエッチングして島状に加工する工程と、島状に加工された前記半導体層上に前記レジストを残した状態で、250°以上の温度で酸素アッシングをすることにより、前記半導体層の側面に側壁酸化膜を形成するアッシング工程と、を含むことを特徴する表示装置の製造方法。請求項7に記載された表示装置の製造方法であって、前記半導体層は、微結晶層を含み、前記アッシング工程は、前記側壁酸化膜を前記微結晶層の側面に形成する、ことを特徴とする表示装置の製造方法。請求項7に記載された表示装置の製造方法であって、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴とする表示装置の製造方法。しかしながら、オゾン水による酸化や高圧酸化により、側壁酸化膜を形成しても、リーク電流に起因するオフ電流を十分に抑制することができない場合がある。本発明は、このような課題に鑑みて、オフ電流を抑制することができる側壁酸化膜を有する表示装置を提供することを目的とする。また、本発明は、オフ電流を抑制することができる側壁酸化膜を有する表示装置の製造方法を提供することを目的とする。上記課題を解決するため、本発明に係る表示装置は、ゲート電極と、前記ゲート電極の上側に島状に形成される半導体層と、前記半導体層の側面に形成される側壁酸化膜と、前記半導体層の側方から延伸して前記半導体層の上側に形成されるドレイン電極およびソース電極と、を有する表示装置であって、前記側壁酸化膜は、2.1nm以上の厚みを有する、ことを特徴とする。また、本発明に係る表示装置の一態様では、前記側壁酸化膜および前記半導体層との境界は、前記半導体層の下面から上面まで直線状に形成される、ことを特徴としてもよい。また、本発明に係る表示装置の一態様では、前記半導体層は、オーミックコンタクト層を含み、前記オーミックコンタクト層は、前記半導体層の上面に形成されて、前記ドレイン電極およびソース電極のいずれかと接する、ことを特徴としてもよい。また、本発明に係る表示装置の一態様では、前記半導体層は、微結晶層を含み、前記側壁酸化膜は、微結晶層の側面に形成される、ことを特徴としてもよい。また、本発明に係る表示装置の一態様では、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴としてもよい。また、本発明に係る表示装置の一態様では、前記側壁酸化膜は、100倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときのエッチングレートが、2.0nm/min以下となる、ことを特徴としてもよい。また、上記課題を解決するため、本発明に係る表示装置の製造方法は、複数の薄膜トランジスタを有する表示装置の製造方法であって、半導体層を成膜する工程と、前記半導体層上に4.0μm以上の厚みのレジストを形成する工程と、前記レジストでマスクをすることにより、前記半導体層をエッチングして島状に加工する工程と、島状に加工された前記半導体層上に前記レジストを残した状態で、250°以上の温度で酸素アッシングをすることにより、前記半導体層の側面に側壁酸化膜を形成するアッシング工程と、を含むことを特徴する。また、本発明に係る表示装置の製造方法の一態様では、前記半導体層は、微結晶層を含み、前記アッシング工程は、前記側壁酸化膜を前記微結晶層の側面に形成する、ことを特徴としてもよい。また、本発明に係る表示装置の製造方法の一態様では、前記半導体層は、テーパーを有して形成され、前記側壁酸化膜は、前記半導体層の前記テーパーに沿って傾斜して形成される、ことを特徴としてもよい。本発明によれば、オフ電流を抑制できる側壁酸化膜を有する表示装置を提供することができる。また、本発明によれば、オフ電流を抑制できる側壁酸化膜を有する表示装置の製造方法を提供することができる。以下、本発明の実施の形態について、図面を参照しながら説明する。本発明の第1の実施形態に係る表示装置は、IPSInPlaneSwitching方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置された薄膜トランジスタ基板と、当該薄膜トランジスタ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。図1は、上記の液晶表示装置の薄膜トランジスタ基板B1の等価回路図を示す図である。同図で示されるように、薄膜トランジスタ基板B1では、多数の走査信号線GLが互いに等間隔を置いて図中横方向に延びており、また、多数の映像信号線DLが互いに等間隔をおいて図中縦方向に延びている。そして、走査信号線GL及び映像信号線DLにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各走査信号線GLと平行に、共通信号線CLが図中横方向に延びている。また、図2は、薄膜トランジスタ基板B1における1つの画素領域の拡大平面図を示す図である。同図で示されるように、走査信号線GL及び映像信号線DLにより区画される画素領域の隅には、MISMetalInsulatorSemiconductor構造を有する薄膜トランジスタが形成されて、そのゲート電極GTが走査信号線GLに接続され、そのドレイン電極DTが映像信号線DLに接続される。そして、各画素領域には一対の画素電極PX及び対向電極CTが形成されて、画素電極PXは薄膜トランジスタのソース電極STに接続され、対向電極CTは共通信号線CLに接続される。以上のような構成において、各画素の対向電極CTには共通信号線CLを介して基準電圧が印加され、走査信号線GLにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各映像信号線DLに映像信号が供給されることにより、各画素の画素電極PXに映像信号の電圧が印加される。これにより、画素電極PXと対向電極CTの間の電位差に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。次に、本実施形態における薄膜トランジスタについて詳しく説明をする。図3は、図2におけるIII-III断面を示す図である。図3で示されるように、本実施形態における薄膜トランジスタでは、ゲート電極GTの上側に、ゲート絶縁膜GIを介して半導体層Sが形成される。半導体層Sは、ゲート電極GTに印加される電圧に従って、ドレイン電極DTとソース電極ST間の電流を制御するチャネル層を有するものであり、半導体層Sの側面には、側壁酸化膜OWが形成される。また、ドレイン電極DTおよびソース電極STは、半導体層Sの側方から延伸して半導体層Sの上側に形成される。本実施形態では、ドレイン電極DTおよびソース電極STは、半導体層Sの側方では、ゲート絶縁膜GIに下面が接して形成され、さらに、半導体層Sに乗り上げてその上面にそれぞれ接触して形成される。本実施形態の半導体層Sは、微結晶層MSと非晶質層ASの積層体と、オーミックコンタクト層OCとを含んで構成される。オーミックコンタクト層OCは、半導体層Sの上面の2カ所に形成されて、ソース電極STおよびドレイン電極DTにそれぞれ接触している。つぎに、側壁酸化膜OWは、図2で示されるように、平面的にみて、島状に形成された半導体層Sの外周に形成される。後述により詳細を説明するが、側壁酸化膜OWは、半導体層Sを加工する際のレジストを従来よりも厚く形成した状態で、250度以上の温度で酸素アッシングを施すことにより形成される。このため、側壁酸化膜OWは、良好な膜質で、従来よりも厚い2.1nm以上の厚みで形成され、半導体層Sの側壁からのリーク電流に起因するオフ電流が抑制される。また、本明細書においては、側壁酸化膜OWの膜厚は、分光エリプソメーターによって計測される。以上では、本実施形態における薄膜トランジスタの構造を説明した。以下においては、図4および図5A~図5Gを用いて、本実施形態の薄膜トランジスタを製造する方法について説明する。図4は、本実施形態の薄膜トランジスタを形成する工程を示すフロー図であり、図5Aから図5Gは、本実施形態の薄膜トランジスタを製造する様子をそれぞれ示している。まず、図5Aで示されるように、ゲート電極GTとゲート絶縁膜GIが形成された基板上に、半導体層S微結晶層MSと、非晶質層ASと、オーミックコンタクト層OCが成膜されるS401。ゲート電極GTは、例えばモリブデン等の導電性の金属が成膜され、リソグラフィ工程によりその形状が加工されて形成される。また、ゲート絶縁膜GIは、CVD法によって、例えば二酸化シリコンが積層されることにより形成される。微結晶層MSは、プラズマCVD法により、ゲート絶縁膜GI上に微結晶シリコンが直接成膜され、非晶質層ASも、プラズマCVD法により、微結晶層MS上に非晶質シリコンが成膜される。また、オーミックコンタクト層OCは、不純物が添加された非晶質シリコンが成膜される。S401の次には、図5Bで示されるように、リソグラフィ工程により、厚膜のレジストパターンRSが半導体層S上に形成されるS402。その後、図5Cで示されるように、レジストパターンRSをマスクとして、半導体層Sにエッチングが施されることにより島状に形状加工されS403、酸素アッシングが施されることにより、側壁酸化膜OWが形成されるS404,図5D。ここで特に、半導体層Sを島状加工する際のエッチングでは、レジストパターンRSの厚みが1.5μm程度で足りるとされていたが、本実施形態では、S402で形成するレジストパターンRSを、4.0μm以上4.5μm以下の厚みとしており、従来の3倍近い厚みにするようにしている。このような厚膜のレジストが形成されることにより、酸素アッシング時に、レジストパターンRSが半導体層Sの平面視内側に後退するのが抑制され、250~260度の高温で長時間のアッシングをすることが可能となる。このため、本実施形態では、2.4nmの厚みと良質な膜質を有する側壁酸化膜OWが、半導体層Sの側面に沿って形成される。次に、S404のアッシング工程が終了すると、図5Dで示すような状態となるため、残留レジストRRSを洗浄剥離する工程を行うS405、図5E。そして、残留レジストRRSを除去した後に、ソース電極STおよびドレイン電極DTを半導体層Sの上側に形成する工程を行うS406。S406においては、まず、図5Fで示されるように、アルミニウム等の金属材料がスパッタリングにより成膜され、さらに、フォトリソグラフィ工程を経て電極の形状が加工される。ソース電極ST等の形状を加工した後は、図5Gで示されるように、半導体層Sにチャネルエッチングが施されS407、薄膜トランジスタの上側全体にパッシベーション膜PASが形成されるS408。以上において、本実施形態の薄膜トランジスタの製造工程を説明した。上述したように、レジストパターンRSが4.0μm以上の厚みで形成されるため、S404において、250度以上の高温で酸素アッシングを施しても、レジストパターンRSの後退が抑制されて半導体層Sの上面側からの酸化が抑制される。このため、ソース電極ST及びドレイン電極DTの下側では、側壁酸化膜OWと半導体層Sとの境界が、図3等で示されるように、半導体層Sの下面から上面に至るまで直線状に形成される。換言すると、側壁酸化膜OWの幅側方からの厚みは、上面から下面までほぼ等しくなるように形成される。ここで、仮に、アッシング中にレジストパターンRSの後退が生じる場合には、半導体層Sの上面の外周部分が酸化されて、側壁酸化膜OWの上面における幅が、下面における幅よりも厚く形成されることになる。このため、半導体層Sの上面にオーミックコンタクト層OCが形成される場合には、側壁酸化膜OWが存在しない部分ではオーミックコンタクト層OCが完全にエッチングされても、側壁酸化膜OWが形成された外周部分ではオーミックコンタクト層OCのエッチングが阻害され、半導体層Sの外周に沿ってリークパスが形成されうる。したがって、本実施形態のようにオーミックコンタクト層OCが形成される場合には、上述のようにして側壁酸化膜OWを形成するS402~S404ことで、リークパスの形成が抑制されて、オフ電流の発生が抑えられることになる。また、図6は、本実施形態の変形例に係る薄膜トランジスタの断面図であり、図2のIII-III断面に相当する位置の断面を示している。図6で示されるように、本変形例における薄膜トランジスタの半導体層Sは、テーパー角を有して形成され、側壁酸化膜OWも半導体層Sの側面に沿って形成される。本変形例の、半導体層Sを島状に形状加工する工程S403では、半導体層Sが、厚膜のレジストパターンRSの内側にサイドエッチングされる。このため本変形例は、アッシング工程S404において、半導体層Sの上面がレジストパターンRSの内側になっていることから、上面がさらに酸化されにくくなり、かつ、テーパーを有することで半導体層Sの側面が酸化され易くなるという点で好適である。次に、比較例について説明をする。本比較例は、S402において、レジストパターンRSの厚みを1.5μm程度にする点と、S404のアッシング工程において、半導体層Sの側面を、高温の純水を用いて酸化する点とを除き、第1の実施形態の場合とほぼ同様に表示装置を作成するものである。表1は、上記の第1の実施形態と、比較例とにおける、側壁酸化膜OWの膜厚と、そのエッチングレートと、薄膜トランジスタにおけるオフ電流とを示すものである。表1のオフ電流は、ドレイン電圧10Vであって、かつ、ゲート電圧-10Vにおけるドレイン電流の値である。表1から明らかであるように、第1の実施形態におけるオフ電流は、比較例の約10分の1になっている。また、エッチングレートは、緩衝フッ酸溶液でエッチングした場合のエッチングレートであり、側壁酸化膜OWの膜質を表す指標となっており、エッチングレートが遅くなるほど、側壁酸化膜OWの膜密度が増大して膜質が向上しているといえる。表1の結果で示されるように、第1の実施形態における側壁酸化膜OWの場合は、比較例において形成される側壁酸化膜OWの場合よりも、側壁酸化膜OWの膜厚が厚く、その膜質も良好であると言える。第1の実施形態のように、250度以上の高温で酸素アッシングをして側壁酸化膜OWを形成することで、比較例の場合よりも、半導体層Sの側方から深い位置まで酸化でき、形成される酸化膜の酸素原子の密度も向上できる。また、レジストパターンRSを4.0μm以上の厚みで形成することにより、250度以上の高温でのアッシングであってもレジストの後退が抑制され、半導体層Sの上面の酸化による悪影響が未然に防がれる。以上のようにして、比較例の場合よりも簡便なプロセスで、側壁酸化膜OWの厚みおよび膜質を向上させることができる。また、上記アッシング工程において、レジストが十分に残っている状態で、TFT基板を一度大気に開放し、その後再度アッシングすることにより、酸化膜の膜質をさらに向上させることが出来る。図7Aは、第1の実施形態において形成される側壁酸化膜OWの膜厚とアッシング時間の関係FTと、側壁酸化膜OWをエッチングする際のエッチングレートとアッシング時間との関係ERを示すグラフである。図7Aにおいては、側壁酸化膜OWの膜厚とアッシング時間の関係が実線で示され、側壁酸化膜OWのエッチングレートとアッシング時間との関係が破線で示されている。また、ここでいうエッチングレートとは、アッシング工程S404により形成された側壁酸化膜OWを、100倍の水で希釈した緩衝フッ酸溶液によりエッチングしたときの溶解速度のことであり、酸化膜の膜質を示すものとなっている。図7Aで示されるように、酸素アッシングを2分間行うことにより、側壁酸化膜OWは、2.3nmの膜厚となり、さらにアッシングを継続すると、アッシング時間に対する膜厚の増大が緩やかになり、4分間のアッシングで、側壁酸化膜OWの厚みは2.4nmとなる。側壁酸化膜OWとしては、1分半以上の酸素アッシングを行うことにより、2.1nm以上とするのが望ましい。また、1分半の酸素アッシングを行う場合には、図7Aで示されるように、エッチングレートが2.0nm/minとなる。なお、第1の実施形態の場合において、仮に、100度以下の温度でS404の酸素アッシングをする場合には、エッチングレートは3nm/min程度になるため、膜質の向上が図れないと言える。図7Bは、側壁酸化膜OWの膜厚と、薄膜トランジスタのオフ電流の関係を説明する概念図である。オフ電流の大きさは、側壁酸化膜OWの膜厚に基づいて3つの領域に分類される。領域Iは、酸化膜の膜厚が薄くてオフ電流低減の効果が低い膜厚の範囲であり、領域IIは、酸化膜の膜厚が増大するにつれてオフ電流が低減する範囲であり、領域IIIは、酸化膜の膜厚が増大してもオフ電流が低減しない膜厚の範囲である。側壁酸化膜OWが薄く形成される場合領域Iの範囲には、概して膜質も不良となり、オフ電流低減の効果が殆ど無くなる。また、領域IIの厚みの場合では、酸化膜の界面付近において、電子状態が、半導体層Sシリコン層から側壁酸化膜OW二酸化シリコン層に0.1~0.2nm程度侵入しており、側壁酸化膜OWの膜厚が薄いと電界によって電子が加速され電流が流れる。これがリーク電流となるが、側壁酸化膜OWの膜厚が厚くなると、この電流に対してのポテンシャル障壁が大きくなり、リーク電流が低減されることになる。領域IIIでは、十分な膜厚になっているので、側壁からのリーク電流がほぼ抑制されているといえる。図7Cは、オン電流とオフ電流のアッシング時間の依存性を示す図であり、第1の実施形態における薄膜トランジスタのオン電流とオフ電流を示している。オン電流は、ドレイン電圧10Vでの、ゲート電圧10Vにおけるドレイン電流値であり、オフ電流は、ドレイン電圧10Vでの、ゲート電圧-10Vにおけるドレイン電流であり、それぞれ単位チャネル幅における値である。図7Cで示されるように、オン電流E1は、アッシング時間にあまり依存せず、オフ電流E2は、アッシング時間が1分を超えると大きく低減されはじめ、アッシング時間が2分の場合には、3pA/μm以下となる。なお、残留レジストRRSを洗浄剥離する工程S405では、半導体層Sの上面に、酸素原子の密度が低く薄い酸化膜が形成されうるが、このような酸化膜が形成されても半導体層Sとソース電極ST等との電気的接続が阻害されるには至らない。なお、本実施形態の表示装置は、IPS方式の液晶表示装置となっているが、VAVerticallyAligned方式やTNTwistedNematic方式等のその他の方式の駆動方式の液晶表示装置であってもよいし、有機EL表示装置等の他の表示装置であってもよい。以上のように、本発明の各実施形態について説明をしたが、本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。"