コンバータであって、それぞれが定出力インピーダンスを持ち、それぞれが出力を提供する複数の定インピーダンス電源と、前記複数の定インピーダンス電源に対応する複数のインピーダンス素子を備えるとともに、前記複数の出力を受け付け、信号を供給する結合器ネットワークと、前記結合器ネットワークに接続され、前記結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、前記共振素子に接続された負荷インピーダンス素子と、前記負荷インピーダンス素子と前記共振素子との間に接続され、前記濾波出力信号を出力する出力ノードとを備える、コンバータ。前記複数の定インピーダンス電源は、それぞれ任意の振幅および位相を持った異なるキャリア信号と、デジタルデータの複数の入力ビットの1つを受け取る、請求項1に記載のコンバータ。前記複数のインピーダンス素子は、それぞれコンデンサ、インダクタ、抵抗器、伝送線路、変圧器、およびそれらの組み合わせからなるグループから選択される、請求項1に記載のコンバータ。前記共振素子は、コンデンサ、インダクタ、抵抗器、伝送線路、変圧器、およびそれらの組み合わせからなるグループから選択される、請求項1に記載のコンバータ。前記結合器ネットワークの複数のインピーダンス素子は、それぞれ2値重みを持つ、請求項1に記載のコンバータ。前記結合器ネットワークの複数のインピーダンス素子は、それぞれ任意の重みを持つ、請求項1に記載のコンバータ。前記複数の定インピーダンス電源は、それぞれゲート、定インピーダンスデジタルANDゲート、相補スイッチモード増幅器、電圧モードクラスDデジタル増幅器、およびそれらの組み合わせからなるグループから選択される、請求項1に記載のコンバータ。前記定出力インピーダンスの値は、それぞれほぼ0である、請求項1に記載のコンバータ。変換方法であって、複数の定インピーダンス電源が、それぞれ定出力インピーダンスを持つと共に出力を提供し、前記複数の定インピーダンス電源に対応した複数の定インピーダンス素子を備えた結合器ネットワークが、前記複数の連続するインピーダンス電源からの出力を受け付け、結合器ネットワーク出力信号を提供し、前記結合器ネットワーク出力信号を共振し、共振素子と結合器ネットワークとを接続させることで共濾波出力信号を提供し、前記濾波出力信号を、負荷インピーダンス素子と前記共振素子との間に接続された出力モードから出力する、変換方法。典型的な従来のDACは、2値重み付けを行うように配置された抵抗素子から構成される。従来のDACにおいて、データビット例えば、ビット0、ビット1、ビット2およびビット3は、それぞれ異なる抵抗器に割り当てられる。通常、抵抗器はビットの位が下がるのに相関して、その抵抗値が上がる。抵抗器の出力は合計され、電圧信号が出力される。このような回路は抵抗器を備えるため、本質的に損失が多い。さらに、従来のDACはバンドパス信号ではなく、ベースバンド信号に合せて最適化される。従来のDACは、回路の帯域幅を制限する寄生容量負荷効果の影響を受けやすい。従って、高効率なバンドパスのデジタル/アナログ変換方法および装置が必要である。開示する実施形態においては、複数のゲート出力に2値または任意に重み付けを行うために、コンデンサ、インダクタ、あるいは伝送線路のような無散逸無損失とも言う素子が使用され、これにより共振またはバンドパスDACが構成される。一実施形態において、この開示はコンバータに関する。当該コンバータは、それぞれが定出力インピーダンスを持ち、任意の振幅および位相を持った異なるキャリア信号と、デジタルデータの複数の入力バイトの1つを受け付け、それぞれが出力を提供する複数の定インピーダンス電源と、当該複数の定インピーダンス電源に対応する複数のインピーダンス素子を備え、当該複数の出力を受け付け、信号を供給する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷インピーダンス素子と、当該負荷インピーダンス素子と当該共振素子との間に接続され、当該濾波出力信号を出力する出力ノードを備える。一実施形態において、この開示はコンバータに関し、当該コンバータは、それぞれが定出力インピーダンスを持ち、それぞれが出力を提供する複数の第一の定インピーダンス電源および第二の定インピーダンス電源と、当該複数の第一の定インピーダンス電源に対応する複数の第一のインピーダンス素子と、当該第二の定インピーダンス電源に接続された第二のインピーダンス素子を備え、当該複数の出力を受け付け、信号を供給する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークから受け取った信号を共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷インピーダンス素子と、当該負荷インピーダンス素子と当該共振素子との間に接続され、当該濾波出力信号を出力する出力ノードを備える。一実施形態において、この開示はデジタル/アナログ変換器に関し、当該デジタル/アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの1つを受け付け、それぞれがゲート出力を提供する複数のゲートと、当該複数のゲートに対応する複数の無損失素子を備え、当該複数のゲート出力を提供し、デジタル的に重みづけされた信号を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器ネットワークを共振し、濾波出力信号を供給する共振素子と、当該共振素子に接続された負荷抵抗器と、当該負荷抵抗器と当該共振素子とに接続され、当該濾波出力信号を出力する出力ノードを備える。当該デジタル/アナログ変換器は、バンドパス回路として動作し、当該複数の無損失素子は、それぞれ異なる重み付けを持ちうる。他の実施形態において、この開示はバンドパス信号のデジタル/アナログ変換方法に関し、当該デジタル/アナログ変換方法は、iキャリア信号とデジタルデータの複数の入力ビットの1つを複数のゲートで受け付けて複数のゲート出力を提供し、ii当該複数の出力ゲートをそれぞれ対応する複数の無損失素子で受け付けて、各無損失素子から重み付けされたゲート出力を提供し、iii当該重み付けされた複数のゲート出力を結合して、結合信号を形成し、iv共振器で当該結合信号を濾波してデジタル的に重み付けされた濾波出力信号を供給する。当該無損失素子は、それぞれ異なる2値重み付けを持ちうる。また、ほかの実施形態において、この開示はデジタル/アナログ変換器に関し、当該デジタル/アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの1つを受け付け、それぞれがゲート出力を提供する複数のゲートと、当該複数のゲートにそれぞれ対応する複数の第一の無損失素子と複数の第二の無損失素子を備え、当該複数のゲート出力を受け付けて重み付けされた出力を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器を共振し、濾波され重み付けされた出力を提供する共振素子と、当該共振素子に接続された負荷抵抗器と、当該負荷抵抗器に接続され、当該濾波され重み付けされた出力を出力する出力ノードを備える。当該デジタル/アナログ変換器は、バンドパス周波数で動作し、デジタル的に重み付けされた出力信号を提供する。一実施形態において、当該第一の無損失素子は、当該第二の無損失素子のおよそ半分にデジタル的に重み付けされる。また、ほかの実施形態において、この開示は、バンドパス信号のデジタル/アナログ変換方法に関し、当該デジタル/アナログ変換方法は、キャリア信号とデジタルデータの複数の入力ビットの1つを複数のゲートで受け付けて複数のゲート出力を提供し、当該複数のゲート出力を、当該複数のゲートにそれぞれ対応する複数の第一の無損失素子でそれぞれ受け付けて複数の第一の出力信号を提供し、当該複数の第一の出力信号を複数の第二の無損失素子で結合して重み付けされた信号を提供し、無損失共振器で当該重み付けされた信号を濾波して、重み付けされ濾波された出力信号を提供する。当該第一の無損失素子は、それぞれ当該第二の無損失素子のおよそ半分にデジタル的に重み付けされる。また、ほかの実施形態において、この開示は、デジタル/アナログ変換器に関し、当該デジタル/アナログ変換器は、キャリア信号とデジタルデータの複数の入力ビットの1つを受け付け、それぞれがゲート出力を提供する複数のゲートと、それぞれが他とは異なる重み付けを持つ複数の第一の無損失素子と、複数の第二の無損失素子とを備え、当該ゲート出力を受け付けて重み付けされた出力を提供する結合器ネットワークと、当該結合器ネットワークに接続され、当該結合器を共振し、濾波され重み付けされた出力を提供する無損失共振素子と、当該無損失共振素子に接続された負荷抵抗器と、当該負荷抵抗器に接続され、当該濾波され重み付けされた出力を出力する出力ノードを備える。当該複数の第二の無損失素子は、少なくともそのうちの1つが他の第二の無損失素子の二倍の重み付けを持つ。他の実施形態において、この開示は、バンドパス信号のデジタル/アナログ変換方法に関し、当該デジタル/アナログ変換方法は、キャリア信号とデジタルデータの複数の入力ビットの1つを複数のゲートで受け付けて複数のゲート出力を提供し、当該複数のゲート出力を、少なくとも1つの第一の無損失素子と複数の無損失素子を備える結合器ネットワークで受け付けて重み付けされた出力信号を提供し、無損失共振器で当該重み付けされた出力信号を濾波して濾波され重み付けされた出力信号を提供する。当該複数の第二の無損失素子は、少なくともそのうちの1つが他の第二の無損失素子の二倍の重み付けを持つ。本発明の目的および新規な特徴は、添付された特許請求の範囲で説明される。本発明は、その編成および動作方法に関してさらなる目的および利点と合わせ、以下の説明を添付の図面と併せて参照することによって理解することができる。ここで、本発明を実施するための最良の形態を示す、本発明の好ましい実施形態について詳細に説明する。これらの例は添付の図面に図示される。本発明は、好ましい実施形態と共に説明されるが、本発明はこれらの実施形態に限定されるものでない。また、本発明は、代替物、変形形態および等価物を包含するように意図され、これらは、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に包含されるであろう。さらに、本発明の以下の詳細な説明では、本発明について完全な理解をもたらすために、多くの具体的な詳細が記述される。しかしながら、本発明はこれらの具体的な詳細事項なしで実施できることは、当業者に明らかである。他の例では、周知の方法、手順、構成要素および回路は、本発明の態様を不必要に不明瞭にすることを避けるため、詳細に示されない。図3は、本発明の実施形態による結合器ネットワーク300の簡易回路図である。結合器ネットワーク300は、第一の入力電圧311または第一の入力電流312を発生させる第一の電圧または電流源301、第二の入力電圧321または第二の電流322を発生させる第二の電圧または電流源302、線形受動合成回路330、および負荷抵抗器340から構成される。一例として、駆動増幅器が電圧源301および302として示されている。電圧源301および302は、線形受動合成回路330によって包含された固定出力インピーダンスを持つ。固定出力インピーダンスにより、電圧源301および302の重み付けが制限されうる。結合回路330は、損失が多い回路素子および/または損失のない回路素子を備えてもよい。以下の方程式は、2つの電圧源例えば、電圧源301および302を表すが、方程式で表される電圧源または電流源の数は、いくつに増えてもよい。結合回路330は、線形であると仮定し、この例ではyパラメータを使用する。ポートを3つと仮定すると例えば、ポート0、1および2、次の方程式が適応される。i0=y00v0y01v1y02v2i1=y10v0y11v1y12v2i2=y20v0y21v1y22v2負荷抵抗器340がポート0に接続されていると仮定すると、i0=-v0/Rとなる。方程式を書き直すと、v0=-y01v1/y001/R-y02v2/y001/Rとなる。y02=y01/2である場合、v0=-y01/y001/Rv1v2/2となり、2値重み付けがなされる。動的ロードプルとは、駆動電流において、ある電圧源がもう1つの電圧源に与える影響である。動的ロードプルの効果は、以下の方程式によって数値化できる。i1=y11-y10y01/y001/Rv1y12-y10y02/y001/Rv2i2=y22-y20y02/y001/Rv2y21-y20y01/y001/Rv1上記方程式のそれぞれの第二項目は、第二の電圧源が作動する時の各電圧源が供給する電流の変化を反映する。電流の変化は、結合回路330を駆動する増幅器例えば、電圧源301および302を設計する際に相殺される。結合回路330は、入力電圧源301および302に、2値重み付け、任意重み付け、均等重み付け、あるいは他の重み付けを行うものである。さらに、結合回路330は、入力電圧源301および302からの任意の位相の信号を結合する。各電圧源は、他方の電圧源の出力と接続され、各電圧源の大きさや位相に応じて供給する電流を変化させる。結合器ネットワーク330の精度は、電圧源特性を保持する電圧源301および302に依存する。電圧源は、電圧波形の全ての位相角において定出力インピーダンスを保つことを特徴とする。図4は、本発明の実施形態による、複数の増幅器405、410、415および420、線形受動結合器ネットワーク430、および出力負荷抵抗器440を備えたデジタル電力増幅器ネットワーク400である。デジタル電力増幅器ネットワーク400は、複数の増幅器405、410、415および420からの出力を合算する増幅器である。出力信号、すなわち電圧435は、デジタル電力増幅器ネットワーク400を駆動する全ての増幅器405、410、415および420の加重和αiが重さの時、V1α1V2α2V3α3V4α4である。各増幅器405、410、415および420は、任意のあるいはランダムな電圧V1、V2、V3およびV4と位相位相1、位相2、位相3および位相4を出力する。増幅器405、410、415および420は、それぞれ任意の周波数を持ち、かく増幅器の重み付けは、線形受動結合器ネットワーク430の設計によって変化させてもよい。結合器ネットワーク430は、損失のない回路素子または損失が多い回路素子を備えてもよい。各増幅器405、410、415および420からの有限出力インピーダンスは、結合器ネットワーク430に結合されてもよい。結合器ネットワーク430は、コンデンサ、インダクタ、抵抗器、変圧器、伝送線路などの回路素子、およびそれらの組み合わせを備えてもよい。図5は、本発明の実施形態による相補型出力段増幅器500である。出力段増幅器500は、DC電源505、スイッチ510および515、駆動増幅器520、アース端子525、および出力530から構成される。スイッチ510および515の2つは、相補入力を受け付けると、一方のスイッチがオン状態となり、もう一方のスイッチがオフ状態となる。例えば、スイッチ510がオン状態の時は、スイッチ515はオフ状態であり、出力530はDC電源505に接続されるためハイ状態となる。逆に、スイッチ510がオフ状態の時には、スイッチ515はオン状態であり、出力530はアース端子525に接続されるためロー状態となる。出力530は、ハイ状態およびロー状態のどちらにおいても低い出力インピーダンスを保持する。図6は、本発明の実施形態による変圧器結合クラスD増幅器600である。増幅器600は、DC電源605、スイッチ610および615、駆動増幅器620、アース端子625、出力630、および変圧器635から構成される。スイッチ610および615の2つは、相補入力を受け付けると、一方のスイッチがオン状態となり、もう一方のスイッチがオフ状態となる。例えば、スイッチ610がオン状態の時は、スイッチ615はオフ状態となり、出力630はDC電源605に接続されるためハイ状態となる。逆に、スイッチ610がオフ状態の時には、スイッチ615はオン状態となり、出力630はアース端子625に接続されるためロー状態となる。出力630は、ハイ状態およびロー状態のどちらにおいても低い出力インピーダンスを保持する。図5および6のどちらにおいても、出力530および630はスイッチング波形であり、ハイ状態およびロー状態のどちらにおいても同じインピーダンスを保持する。図7は、本発明の一実施形態による任意の振幅、周波数および位相を持った異なるキャリア信号701、703、705および707を持ち、任意に重み付けされた結合器720の一般回路図700である。本明細書全体を通して、ANDゲートは例示を目的として、例えば712、714、716および718として示される。しかしながら、ANDゲートは本明細書全体を通して、定インピーダンス電源、デジタルゲート、定インピーダンスデジタルANDゲート、相補スイッチモード増幅器、電圧モードクラスDデジタル増幅器、およびそれらの組み合わせと置き換えてもよい。例えば、各ANDゲートは、クラスDスイッチング増幅器と直接接続されるデジタルANDゲートに置き換えられ、デジタルデータビットおよびキャリア信号がデジタルANDゲートに供給され、クラスDスイッチング増幅器の出力が結合器に直接接続されてもよい。一実施形態において、各ANDゲートは、CMOS等で補完され、定出力インピーダンスを保持する。さらに、各ANDゲートにより結合器への入力信号が、デジタル選択される。つまり、各ANDゲートは、キャリア信号の入力をオンしたり、オフしたりすることができる。ANDゲートの定インピーダンスは、キャリア信号の位相に依存しない。一例として、ANDゲート712、714、716および718は、それぞれデジタルデータビット702ビット0、704ビット1、706ビット2および708ビット3を受け付ける。上記4つのビットは、例示を目的とし、本発明を限定するものではない。例えば、4つ以下または4つ以上のビットが使われてもよい。また、ANDゲート712、714、716および718は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号701、703、705および707を受け付ける。一例として、キャリア信号701、703、705および707は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号701は振幅V0と位相P0とを持ち、キャリア信号703は振幅V1と位相P1とを持ち、キャリア信号705は振幅V2と位相P2とを持ち、キャリア信号707は振幅V3と位相P3とを保持してもよい。キャリア信号701、703、705および707の周波数は、それぞれ他のキャリア信号の周波数と異なっても良い。さらに、ゲート712、714、716および718の出力振幅V1、V2、V3およびV4は、それぞれ任意に設定されてもよい。データビット0は最上位ビットMSBに相当し、データビットビット3は最下位ビットLSBに相当する。従って、各ANDゲートは、異なるキャリア入力信号701、703、705もしくは707と、データビット702、704、706もしくは708を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。1つまたは複数の実施形態において、各ANDゲートに入力される各キャリア信号は、異なる振幅、周波数および位相を保持してもよい。結合器ネットワーク720は、ANDゲートの出力を受け付ける。結合器ネットワーク720は、Z1、Z2、Z3およびZ4と示される4つのインピーダンス素子722、724、726および728から構成される。インピーダンス素子722、724、726および728は、それぞれ対応するANDゲート712、714、716および718の出力に接続される。図7は、総称してインピーダンス素子すなわちZで記された値として表される。インピーダンス素子722、724、726および728は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。回路図700は、結合器ネットワーク720を共振する共振素子ZR730例えば、インダクタあるいは変圧器を備えてもよく、出力ノード750は、出力信号を提供する。図7に例示する任意に重み付けされた結合器において、出力線形性はインピーダンス素子の関数であり、出力パワーは任意に重み付けされた比率によって決められる。回路図700は、負荷インピーダンス素子740を備えてもよい。出力電圧750は、次のように表される。1/Z=1/ZLZR1/Z11/Z21/Z31/Z4の時、Vo=V1Z/Z1V2Z/Z2V3Z/Z3V4Z/Z4ZL/ZLZRとなる。この式では、理想的な電圧源を想定するつまり、電圧源の出力インピーダンスはおおよそ0であると想定する。図8は、本発明の実施形態による、同一の入力キャリア信号801を持ち、任意に重み付けされた結合器820の一般回路図800である。図8は、全てのANDゲート812、814、816および818に入力されるキャリア信号801が同じである以外は、図7と同様である。本実施形態において、各ゲートの入力におけるキャリア信号801は同じである。従って、全てのANDゲート812、814、816および818は、同じ任意の振幅、周波数および位相のキャリア信号を保持する。図9は、本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数および位相を持ちインダクタにより共振された異なる入力キャリア信号901、903、905および907を持ち、任意に重み付けされた結合器920の回路図900である。一例として、ANDゲート912、914、916および918は、それぞれデジタルデータビット902ビット0、904ビット1、906ビット2および908ビット3を受け付ける。上記4つのビットは、例示を目的とし、本発明を限定するものではない。例えば、4つ以下または4つ以上のビットが使われてもよい。また、ANDゲート912、914、916および918は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号901、903、905および907を受け付ける。一例として、キャリア信号901、903、905および707は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号901は、振幅V0と位相P0とを保持し、キャリア信号903は振幅V1と位相P1とを保持し、キャリア信号905は振幅V2と位相P2とを保持し、キャリア信号907は振幅V3と位相P3とを保持してもよい。キャリア信号901、903、905および907の周波数は、それぞれ他のキャリア信号の周波数と異なっても良い。さらに、ゲート912、914、916および718の出力振幅V1、V2、V3およびV4は、それぞれ任意に設定されてもよい。データビット0は最上位ビットMSBに相当し、データビットビット3は最下位ビットLSBに相当する。従って、各ANDゲートは、異なるキャリア入力信号901、903、905、もしくは907とデータビット902、904、906、あるいは908を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。1つまたは複数の実施形態において、各ANDゲートの各キャリア信号入力は、異なる振幅、周波数および位相を保持してもよい。結合器ネットワーク920は、ANDゲートの出力を受け付ける。結合器ネットワーク920は、4つの無損失素子922、924、926および928から構成される。無損失素子は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。図9の実施形態において、結合器ネットワーク920は、コンデンサ922、924、926および928から構成される。コンデンサ922、924、926および928はそれぞれ、ANDゲート912、914、916および918に対応する。コンデンサ922、924、926および928は、任意の容量値を保持する。例えば、コンデンサ922は容量C0を持ち、コンデンサ924は容量C1を持ち、コンデンサ926は容量C2を持ち、そしてコンデンサ928は容量C3を持つ。共振素子930は、インダクタであり、結合器ネットワーク920を共振する。出力ノード950は、出力信号を提供する。回路図900は、負荷抵抗器940を備えてもよい。図9に例示する任意に重み付けされた容量性DACにおいて、出力線形性はコンデンサの関数であり、出力パワーは任意に重み付けされた比率によって決められる。さらに、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで回路効率を上げることもできる。最後に、回路は広いバンド幅を得られる。図10は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、2値重み付けされた結合器1020の回路図1000である。ANDゲート1012、1014、1016および1018は、それぞれデジタルデータビット1002ビット0、1004ビット1、1006ビット2および1008ビット3を受け付ける。上記4つのビットは、例示を目的とし、本発明を限定するものではない。例えば、4つ以下または4つ以上のビットが使われてもよい。また、ANDゲートは、同一のキャリア信号1001を受け付ける。他の実施形態において、各ANDゲートには、異なるキャリア信号例えば、1001、1003、1005および1007が使われてもよい。データビット0は最上位ビットMSBに相当し、データビットビット3は最下位ビットLSBに相当する。従って、各ANDゲートは、キャリア入力信号1001およびデータビットを受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。1つまたは複数の実施形態において、各ANDゲートに入力されるキャリア信号1001は、同一の信号である。結合器ネットワーク1020は、ANDゲートの出力を受け付ける。結合器ネットワーク1020は、4つの無損失素子から構成される。無損失素子は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。図10の実施形態において、結合器ネットワーク1020は、2値重み付けされたコンデンサ1022、1024、1026および1028から構成される。コンデンサ1022、1024、1026および1028はそれぞれ、ANDゲート1012、1014、1016および1018に対応する。コンデンサ1012、1014、1016および1018の容量値は、MSBを受け付けるANDゲートからLSBを受け付けるANDゲートへと少なくなる。従って、コンデンサ1022は容量Cを持ち、コンデンサ1024は容量C/2を持ち、コンデンサ1026は容量C/4を持ち、コンデンサ1028は容量C/8を持つ。この2値重み付けされた関係は、次のように要約できる。Ci=C/21だだし、iは1~nのビット数である。式1において、iは、MSBを受け付けるゲートに対応するコンデンサ1コンデンサ1022から、LSBを受け付けるゲートに対応するコンデンサnコンデンサ1028まで大きくなるコンデンサ番号を表す。共振素子1030は結合器ネットワーク1020を共振し、出力ノード1050は出力信号を提供する。結合器ネットワーク1020は、コンデンサ1022、1024、1026および1028の2値重み付けを行う。これにより、負荷抵抗器1040において、キャリア信号に2値重み付けがされる。この重み付けは線形である。図10の実施形態において、各ビットが供給する電力は、ビットの位が下がるにつれて徐々に低くなる。図10の2値重み付けされた容量性DACにおいて、出力線形性はコンデンサの関数である。さらに、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで回路効率を上げることもできる。最後に、回路は広いバンド幅を得られる。2値重み付けされたコンデンサの値は、本発明の一例である。任意に重み付けされた比率が各コンデンサに使用される場合、出力パワーは、任意に重み付けされた比率を基本に決定される。電圧源出力でのインピーダンスはコンデンサであり、負荷インピーダンスは、一連のインダクタ1030および負荷抵抗器1040である。従って、インダクタ1030と負荷抵抗器1040を合わせた電圧は、次のようになる。1/Z=1/RLLsCsCs/2Cs/4Cs/8または1/Z=1/RLLs15Cs/8の時、Vo=V1ZCsV2ZCs/2V3ZCs/4V4ZCs/8。Voは、インダクタのコンデンサ端部で測定される。抵抗器の電圧は、好ましい出力電圧、Voutであり、次のように定義される。Vout=RL/RLLsVo。出力電圧Voutの最終表現は、Vout=RLCsV1V2/2V3/4V4/8/115Cs/8RLLsとなる。ω=ANDゲート入力におけるキャリア周波数であり、LC=8/15ωω共振の時、周波数ωにおける最終出力電圧は、以下のとおりである。Vout=V1V2/2V3/4V4/8/15/8、あるいは、次のとおりである。Vout=16/15V1/2V2/4V3/8V4/16図11は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、2値重み付けされた結合器の回路図1100である。図11の回路図は、コンデンサ1022、1024、1026および1028がインダクタ1122、1124、1126および1128に置き換えられ、インダクタ1030がコンデンサ1130に置き換えられた以外は、図10の回路図と同様である。インダクタ1122、1124、1126および1128は、それぞれL、2L、4L、8Lの値を持つ。2値重み付けされたインダクタの値は、本発明の一例である。任意に重み付けされた比率が各インダクタに使用される場合、出力パワーは、任意に重み付けされた比率を基本に決定される。図12は、本発明の実施形態による、より多くの出力パワーを提供するための図9に基づいたブジッジ増幅器の構成である。図9の容量性DACは複数の回線であり、2つの回路は、互いに接続された二組のインダクタ1231および1232または変圧器によって互いに接続されて、ブリッジ増幅器構成を形成する。図12のブリッジ増幅器1200は、図9の容量性DACと比較して、Voutにおける出力パワーの4倍のパワーを生成することができる。インダクタ1231および1232または変圧器の各組は、結合回路を共振するために選択されたインダクタンスLを持つ。ブリッジ増幅器1200は、2つの結合器ネットワーク1220および1221を備える。結合器ネットワーク1220および1221は、それぞれ同じまたは異なる重みの同じ素子を備えうる例えば、コンデンサ。結合器ネットワーク1220および1221が備える素子は、コンデンサ、変圧器、インダクタ、伝送線路のように損失が多い素子でも無損失の素子でもよいし、それらの組み合わせでもよい。図示するように、コンデンサ1222および1242は同じ容量C0を持ち、コンデンサ1224および1244は同じ容量C1を持ち、コンデンサ1226および1246は同じ容量C2を持ち、コンデンサ1228および1248は同じ容量C3を持ちうる。さまざまな実施形態において、コンデンサ1222、1224、1226、1228、1242、1244、1246および1248は、同じまたは任意の容量値を保持してもよい。1つまたは複数の実施形態において、各ANDゲートの各キャリア信号入力は、異なる振幅、周波数および位相を保持してもよいが、本発明同様と同様の成果が実現されうる。図12に示すように、キャリア信号入力1201、1203、1205および1207はANDゲート1212、1214、1216および1218に供給され、反転したキャリア信号入力1201、1203、1205および1207はANDゲート1262、1264、1266および1268に供給される。図13は、本発明の実施形態による、任意の振幅、周波数、および位相を持ち、互いに異なる入力キャリア信号を持ち、ラダー回路構成を使用し任意に重み付けされた結合器の一般回路図1300である。図13において、キャリア信号1301、1303、1305および1307は、それぞれANDゲート1312、1314、1316および1318に受け付けられる。ANDゲートは、それぞれデジタルビット1302、1304、1306および1308を受け付ける。ANDゲート1312、1314、1316および1318は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号1301、1303、1305および1307を受け付ける。一例として、キャリア信号1301、1303、1305および1307は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号1301は振幅V0と位相P0とを保持し、キャリア信号1303は振幅V1と位相P1とを保持し、キャリア信号1305は振幅V2と位相P2とを保持し、キャリア信号1307は振幅V3と位相P3とを保持してもよい。キャリア信号1301、1303、1305および1307の周波数も、それぞれ他のキャリア信号の周波数とはことなってもよい。さらに、ゲート1312、1314、1316および1318の出力振幅V1、V2、V3およびV4は、それぞれ任意に設定されてもよい。データビット0は最上位ビットMSBに相当し、データビットビット3は最下位ビットLSBに相当する。従って、各ANDゲートは、異なるキャリア入力信号1301、1303、1305、または1307、およびデータビット1302、1304、1306、または1308を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。おおよそ同じ電力が各ゲートに供給される。ANDゲートの出力は、複数の第一のインピーダンス素子1329例えば、Z1、Z2、Z3およびZ4および複数の第二のインピーダンス素子1321例えば、Z5、Z6およびZ7で構成される結合器ネットワーク1320で受け付けられる。第一と第二のインピーダンス素子1329および1321は、定インピーダンスを生成することができる任意のデバイスである。第二のインピーダンス素子1321の合計は、第一のインピーダンス素子1329の合計より1つ少なくてもよい。各インピーダンス素子は、任意のインピーダンス値を保持しうる。一実施形態において、ANDゲートおよび第一のインピーダンス素子1329の数は、一対一の関係である。終端素子1342例えば、Z8は、結合器ネットワーク1320の少なくとも1つのインピーダンス素子1329と一致するよう選択される。つまり、終端素子1342は、少なくとも1つの第一のインピーダンス素子1329とほぼ同じか同じ大きさである。一例として、Z8は2値重み付けしたZ4に等しく、Z8は2値重み付けした2Z7に等しい。回路1300は、共振素子1330および負荷インピーダンス素子1340を備えてもよい。出力信号1350は、任意に重み付けされる。電圧源出力のインピーダンスは、ラダーネットワークの一部であり、負荷インピーダンス1340は任意である。負荷インピーダンス1340の電圧は、重ね合わせを用いて計算される。図14は、本発明の実施形態による、同一の入力キャリア信号を持ち、ラダー回路構成を使用し、2値重み付けされた結合器の一般回路図1400である。図14は、ANDゲート1412、1414、1416および1418に入力されるキャリア信号1401が全てのゲートで同一であること以外は、図13と同様である。本実施形態において、キャリア信号1401は、各ゲートにおいて同一である。従って、ANDゲート1412、1414、1416および1418は全て、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。さらに、第一のインピーダンス素子1429である各インピーダンス素子1422、1424、1426および1428は、同じインピーダンス例えば、2Zを持ち、第二のインピーダンス素子1421である各インピーダンス素子1423、1425および1427は、同じインピーダンス例えば、Zを持つ。また、終端素子1442は、少なくとも1つの第一のインピーダンス素子1429とほぼ同じか同じ大きさ例えば、2Zである。回路1400は、共振素子1430および負荷インピーダンス素子1440を備えてもよい。図15は、本発明の実施形態による、重み付けを使用した任意の振幅、周波数、および位相を持ち、インダクタで共振された異なる入力キャリア信号を持ち、容量ラダー回路構成を使用し、2値重み付けされた結合器の回路図1500である。図15において、ANDゲート1512、1514、1516および1518では、それぞれ異なるキャリア信号1501、1503、1505および1507が受け付けられる。各ANDゲートはまた、デジタルビット1502、1504、1506および1508を受け付ける。ANDゲート1512、1514、1516および1518の出力は、複数の第一の無損失素子1529および複数の第二の無損失素子1521から構成される結合器ネットワーク1520で受け付けられる。第一の無損失素子1529は、コンデンサ1522、1524、1526および1528である。第二の無損失素子1521は、コンデンサ1523、1525および1527である。ANDゲートおよび第一の無損失素子1529の数は、一対一の関係である。第一および第二の無損失素子1529および1521は、コンデンサ、インダクタ、伝送線路、およびそれらの組み合わせを備えうる。図15の実施形態において、コンデンサは結合器ネットワーク1520の無損失素子として使用される。第一の無損失素子1529および第二の無損失素子1521の数は、互いに次のような関係である。B=A-12式2において、Aは第一の無損失素子1529の数であり、Bは第二の無損失素子1521の数である。さらに、第一の無損失素子1529のコンデンサは、第二の無損失素子1521の容量のほぼ半分またはちょうど半分の容量である。例として、コンデンサ1522の容量は、コンデンサ1523の容量Cのちょうど半分であるC/2である。図15に示すラダー容量性DACは、C/2Cラダーである。終端素子1542は、結合器ネットワーク1520の無損失素子1529および1521と一致するよう選択される。終端素子1542は、少なくとも1つの第一の無損失素子1529とほぼ同じか同じ大きさである。従って、終端素子1542の容量は、C/2である。共振素子1530も、無損失素子であるインダクタである。図15の回路は、負荷抵抗器1540においてキャリア信号に2値重み付けを行う。出力信号1550は、線形的に重み付けされる。図15のラダーDACにおいて、本実施形態によれば、出力線形性は、2つのコンデンサ値つまり、CおよびC/2だけの関数であり、制御が容易である。同じ2つのコンデンサ値は、回路が受け付けるビット数に関係なく使用することができる。前述の実施形態と同様に、無損失素子の使用により、高い変換効率が得られる。さらに、共振を調整することで変換効率を上げることもできる。最後に、回路のQ値が低いと広いバンド幅を得ることができる。電圧源出力のインピーダンスは、ラダーネットワークの一部であり、負荷インピーダンス1540は任意である。負荷インピーダンス1540の電圧は、重ね合わせを用いて計算される。例示を目的として、ここでは各計算では電圧源を1つと仮定する。各電圧源からの寄与は下記のとおりである。共振インピーダンスがZR=-Zとすると、Vo=V4/16、Vo=V3/8、Vo=V2/4およびVo=V1/2となる。インダクタのコンデンサ端部における電圧の寄与を全て合計すると、Vo=V4/16V3/8V2/4V1/2となる。この式は、電圧源の2値重み付けを表す。実際の出力電圧値は、負荷インピーダンス1340およびラダーインピーダンスZにのみ依存する。電圧源出力におけるインピーダンスは、コンデンサラダーネットワークの一部である。負荷インピーダンスは、一連のインダクタ1330および負荷抵抗器1340である。インピーダンスは、次のように表される。ZL=RLLs、Z=1/Cs、およびVo=RL/RLLsVX。そして、VX=V1/2V2/4V3/8V4/16RL/1/CsRLLs、およびs=jωと仮定すると、Vo=V1/2V2/4V3/8V4/16RLjCω/1RLjCω-LCωωとなる。共振状態において、LC=ωωおよびVo=V1/2V2/4V3/8V4/16となる。図16は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し2値重み付けをされた結合器の回路図1600である。図16は、ANDゲート1612、1614、1616および1618に入力されるキャリア信号1601が全てのゲートで同一であること以外は、図15と同様である。本実施形態において、キャリア信号1601は、各ゲート入力において同じである。従って、全てのANDゲート1612、1614、1616および1618は、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。図17は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ラダー回路構成を使用し2値重み付けされた結合器の回路図1700である。図17の回路図は、図16のコンデンサ1622、1623、1624、1625、1626、1627、1628および1642が、図17のインダクタ1722、1723、1724、1725、1726、1727、1728および1742に置き換えられ、インダクタ1630がコンデンサ1730に置き換えられた以外は、図16の回路図と同様である。インダクタ1722、1723、1724、1725、1726、1727、1728および1742は、それぞれ2L、L、2L、L、2L、L、2Lおよび2Lの値を持つ。ラダー誘導DACは、2L/Lラダーである。図18は、本発明の実施形態による、任意の振幅、周波数および位相の異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し任意に重み付けされた結合器の一般回路図である。図18の実施形態は、図7および図13の特徴を兼ね備え、インピーダンス素子を用いていくつかのゲートの出力に任意に重み付けを行って、共振またはバンドパスDACを構成する。図18において、キャリア信号1801、1803、1805および1807は、それぞれANDゲート1812、1814、1816および1818に受け付けられる。ANDゲートはまた、それぞれデジタルビット1802、1804、1806および1808を受け付ける。ANDゲート1812、1814、1816および1818は、それぞれ任意の振幅、周波数および位相を持ち互いに異なる、すなわち別々のキャリア信号1801、1803、1805および1807を受け付ける。一例として、キャリア信号1801、1803、1805および1807は、それぞれ他のキャリア信号とは異なる任意の振幅、周波数および位相を保持する。つまり、キャリア信号1801は振幅V0と位相P0とを保持し、キャリア信号1803は振幅V1と位相P1とを保持し、キャリア信号1805は振幅V2と位相P2とを保持し、キャリア信号1807は振幅V3と位相P3とを保持してもよい。キャリア信号1801、1803、1805および1807の周波数も、それぞれ他のキャリア信号の周波数とはことなってもよい。さらに、ゲート1812、1814、1816および1818の出力振幅V1、V2、V3およびV4は、それぞれ任意に設定されてもよい。データビット0は最上位ビットMSBに相当し、データビットビット3は最下位ビットLSBに相当する。従って、各ANDゲートは、異なるキャリア入力信号1801、1803、1805、または1807、およびデータビット1802、1804、1806、または1808を受け付ける。ビットは、出力信号の振幅に比例するデジタルワードによってゲートをオンする。ANDゲートの出力は、複数の第一のインピーダンス素子1829例えば、Z1、Z2、およびZ3および複数の第二のインピーダンス素子1821例えば、Z4およびZ5で構成される結合器ネットワーク1820で受け付けられる。第一と第二のインピーダンス素子1829および1821は、定インピーダンスを生成することができる任意のデバイスである。各インピーダンス素子は、任意のインピーダンス値を保持しうる。終端素子1842例えば、Z6は、結合器ネットワーク1820の少なくとも1つのインピーダンス素子1829または1821と一致するよう選択される。つまり、終端素子1842は、少なくとも1つの第一のインピーダンス素子1829または第二のインピーダンス素子1821とほぼ同じか同じ大きさである。回路1800は、共振素子1830および負荷インピーダンス素子1840を備えてもよい。出力信号1850は、任意に重み付けされる。電圧源出力のインピーダンスは、ハイブリッドネットワークの一部であり、および負荷インピーダンス1840は任意である。負荷インピーダンス1840の電圧は、重ね合わせを用いて計算される。図19は、本発明の実施形態による、同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し2値重み付けをされた結合器の一般回路図1900である。図19は、ANDゲート1912、1914、1916および1918に入力されるキャリア信号1901が全てのゲートで同一であること以外は、図18と同様である。本実施形態において、キャリア信号1901は、各ゲートにおいて同一である。従って、ANDゲート1912、1914、1916および1918は全て、同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。さらに、各インピーダンス素子は、2値重み付けを持つ。また、終端素子1942は、第一のインピーダンス素子1929または第二のインピーダンス素子1921の少なくとも1つとほぼ同じか同じ大きさ例えば、4Z1である。回路1900は、共振素子1930および負荷インピーダンス素子1940を備えてもよい。図18および19を参照して、ビット3LSBは、ラダータイプのDAC構造を使用して、2値重み付けされた状態で構成されるビット2、1および0と結合される。各電圧源からの寄与は、次のとおりである。Z=1/1/ZL1/Z11/Z22/Z3の時、VX=V4/2Z/Z3ラダーDACの項、VX=V3Z/Z32値重み付けされたDACの項、VX=V2Z/Z22値重み付けされたDACの項、およびVX=V1Z/Z12値重み付けされたDACの項。電圧の寄与を全て合計すると、VX=V4/2Z/Z3V3Z/Z3V2Z/Z2V1Z/Z1となる。V4からの寄与は、ラダーDACからの寄与のように作用し、V3、V2およびV1からの寄与は、2値重み付けされたDACからの寄与のように作用する。最終出力電圧は、Vo=ZL/ZLZRVXとなる。ここで、Z2=2Z1、およびZ3=2Z2、あるいは4Z1となる。より長いDACで継続すると、DACにおける最大インピーダンス値はZ3あるいは4Z1で設定されるが、これが高周波環境では重要である。図20は、本発明の実施形態による、容量重み付けを使用した任意の振幅、周波数、および位相を持ちインダクタにより共振された異なる入力キャリア信号を持ち、ハイブリッド回路構成を使用し2値重み付けされた結合器の回路図2000である。前述の実施形態と同様に、ANDゲート2012、2014、2016および2018は、上述のとおり異なるキャリア信号例えば、2001、2003、2005および2007を受け付ける。第一および第二の無損失素子2029および2021は、コンデンサである。第一の無損失素子2029の容量は、ビットの位が下がるに従って減少する。言い換えると、ANDゲート2012MSB2002を受け付けるの出力は、容量Cのコンデンサにに向けられる。同様に、ANDゲート2014および2016の出力は、それぞれC/2およびC/4の容量のコンデンサに向けられる。従って、式1に従って、容量が減少する。第二の無損失素子2021は、図15で説明されたように選択される。図20の実施形態においては、第二の無損失素子2021として、2つのコンデンサのみが示される。しかしながら、発明の原理はこれに限定されず、コンデンサが追加されて図15に示されてもよい。終端素子2042はコンデンサであり、その容量はANDゲート2018の出力を受け付けるコンデンサとほぼ同一である。なお、終端素子2042もまた無損失素子である。図20の実施形態において、ANDゲートに供給される電力は、結合器ネットワーク2020の第二の無損失素子2021においてほぼ一定である。図20において、出力レベルは、2値重み付けされたコンデンサのMSBから所定のビットの位までの関数である。下位のビットの出力レベルは、CとC/2の関係のコンデンサによって決まり、それによって容量値の数が制限される。各ANDゲートに供給される電力は、2値重み付けされたビットつまり、ビット0、ビット1およびビット2で下がり、そこから残りの下位のビットに対応するゲートでは一定に保たれる。前述の実施形態と同様に、無損失素子の使用により、高い変換効率が得られ、共振を調整することで、効率をさらに上げ、最後に、回路のQ値が低いと広いバンド幅を得ることができる。共振素子2030および負荷抵抗器2040は、出力電圧2050を提供する前述の実施形態と同様に動作をする。図21は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し2値重み付けされた結合器の回路図2100である。図21は、ANDゲート2112、2114、2116および2118に入力されるキャリア信号2101が全てのゲートで同一であること以外は、図20と同様である。本実施形態において、キャリア信号2101は、各ゲート入力において同じである。従って、ANDゲート2112、2114、2116および2118は全て同じ任意の振幅、周波数および位相の入力キャリア信号を保持する。素子2112、2114および2116を第一の定インピーダンス電源と呼んでもよく、素子2118を第二の定インピーダンス電源と呼んでもよい。図22は、本発明の実施形態による、誘導性重み付けを使用しコンデンサにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し2値重み付けされた結合器の回路図2200である。図22は、本発明の実施形態による、結合器ネットワークにインダクタを無損失素子として使用するハイブリッド誘導DACの回路図である。図22において、ANDゲート2212、2214、2216および2218は、それぞれデータ入力だけでなくキャリア信号2201も受け付ける。ANDゲートの出力は、結合器ネットワーク2220に向けられる。結合器ネットワーク2220は、複数の第一の無損失素子2229および複数の第二の無損失素子2221から構成される。図21の結合器ネットワーク2120とは対照的に、図22の結合器ネットワーク2220の無損失素子は、インダクタである。インダクタは、図21のコンデンサと同様に選択され、各インダクタのインダクタンス値は図22に示される。終端インダクタ2242は第二の無損失素子2221に接続される。コンデンサ2230は、出力2250と直列に配置され、DACインダクタンスを共振する。これにより、負荷抵抗器2240において、キャリア信号2201の振幅が2値重み付けされる。この重み付けは、線形である。図23は、本発明の実施形態による、容量重み付けを使用しインダクタにより共振された同一の入力キャリア信号を持ち、ハイブリッド回路構成を使用し2値重み付けされた結合器の回路図であり、本発明の実施形態による寄生容量の効果を示す。図23の回路は、寄生コンデンサ2362および2364が付け加えられた以外は、図21の回路と全く同じである。ANDゲート2312、2314、2316および2318は、それぞれデータビットおよびキャリア信号2301を受け付ける。ANDゲートの出力は、複数の第一の無損失素子2329および複数の第二の無損失素子2321から構成される結合器ネットワークに向けられる。図23の実施形態において、無損失素子2329および2321は、コンデンサである。終端コンデンサ2342は、第二の無損失素子2321に接続され、共振素子2330は結合コンデンサネットワークを共振する。負荷抵抗器2340および出力ノード2350は、図21と同じままである。寄生コンデンサ2362によるDACの線形性への影響はなく、必要な補正は最小容量値のCを調整することだけである。寄生コンデンサ2364は、コンデンサ2342の値からコンデンサ2364の値を減算してコンデンサ2342の値を調整することで補正される。図23において、寄生容量を補正するため、コンデンサの値は代替の方法で調整される。さまざまなコンデンサの容量値は、調整され新たな容量値を得ることができる。例えば、図21に示す値と同じである場合、初期容量値は調整され、寄生コンデンサ2362および2364を抑止することができる。従って、コンデンサ2322の容量はC-4Cp1/7に調整され、コンデンサ2324の容量はC/2-2Cp1/7に調整され、コンデンサ2326の容量はC/4-Cp1/7に調整され、コンデンサ2327の容量はC/2-2Cp1/7に調整され、コンデンサ2328の容量はC/4-Cp1/7に調整される。Cp1が寄生コンデンサ2362の容量値を表し、Cp2が寄生コンデンサ2364の容量値を表す場合、終端コンデンサ2342の容量はC/4-Cp2に調整される。Cp1およびCp2は、同じ値でも異なる値でもよい。なお、寄生コンデンサのために補正を行うと、代わりに出力パワーがわずかに低下する。しかしながら、線形性および帯域幅は変化しない。図23の回路もまた、バンドパスDACである。上述のとおり、無損失素子はコンデンサに限定されない。図24は、本発明の実施形態による、伝送線路を無損失素子として使用するラダーバンドパスDACの回路図である。DACは、伝送線路の使用により自己共振するので、新たに構成例えば、共振素子を加える必要はない。図24の実施形態は、図14のラダーDACに相当する3ビットを示す。図24において、ANDゲート2412、2414および2416は、それぞれキャリア信号2401と共にデータビットを受け付ける。ANDゲート2412、2414および2416の出力は、それぞれ伝送線路2422、2424および242に向けられる。伝送線路2432、2434、2436および2438は、まとめて結合器ネットワークとして動作する無損失素子を定義する。終端伝送線路2442は、伝送線路の90度部分である。図24のラダーバンドパスDACは、いくつかの固有の性質を持つ。まず、奇数のビットは、ANDゲート出力およびと出力負荷の180度の位相遅延により、180度位相がずれてキャリア信号2401で駆動されなくてはならない。次に、ゲート出力の奇数調波をサポートし、これにより負荷抵抗器2440において矩形波出力がサポートされる。最後に、ラダーバンドパスDACは、キャリア周波数で帯域が狭い。図24は、各伝送線路の典型的な伝送線路値と位相との関係を示す。出力負荷抵抗器ZLは、伝送線路インピーダンスZ0と等しい。図25は、本発明の実施形態による、異なるタイプのDACの効率値のグラフ2500である。より具体的に、図25は、従来の抵抗DACの効率と、開示する原理によるハイブリッド容量性DACの効率を比較するものである。図25において、Y軸はDACの効率を示し、X軸は0から15の4つの2進数の10進数表記を示す。効率は、その全てが抵抗素子を備える2値重み付けされたDAC、ラダーDAC、およびハイブリッドDACの3つの抵抗DACで測られた。開示する実施形態によるハイブリッド容量性DACもまたテストされた。図25は、各DACの効率を示す。明らかなように、開示する実施形態によるバンドパスDACの効率は、抵抗素子を使用した従来のDACより優れている。効率は、各ビットからの入力電力の合計に対する出力パワーの比率により定義される。ハイブリッドコンデンサDACの場合、ビット0、1、および2は2値重み付けされ、ビット3はラダー構成により付け加えられた。コンデンサ仕様の効率は、抵抗仕様の効率と比較して大きく向上するのは明らかである。さらに、容量ハイブリッドDACの効率曲線の形は異なる。最後に、容量ハイブリッドDACの効率は、出力が下がるに従って高いレベルで維持される。ハイブリッドコンデンサDACは、逆の構造つまり、LSBの側が2値重み付けされ、MSBの側がラダー構造を持つで、構成することもできる。この構成においても、同様の結果例えば、電力効率が得られる。本明細書中に開示するバンドパスDACは、次の性質と優位性を持つ。i電圧源の重み付けは2進値化されうる。ii受動重み付け素子は無損失であり、従ってDAC回路における電力損失がない。iiiDACがキャリア周波数で共振でき、損失がより小さい。iv回路のQ値が低い値に維持できるので、帯域幅が非常に広くできる。v開示するDACは、従来の抵抗器DACよりも、高い効率性が期待できる。viコンデンサ仕様および伝送線路仕様のDACは、寄生容量を補正することができる。図26は、本発明の他の実施形態による、2値重み付けされた巻数比変圧器DACの回路図である。図26において、ANDゲート2612、2614、2616および2618は、それぞれデータ入力だけなくキャリア信号2601、2603、2605および2607も受け付ける。複数のキャリア信号2601、2603、2605および2607は、上述のように1つのキャリア信号に置き換えられる。ANDゲートの出力は、クラスD電圧モード増幅器2612、2614、2616および2618に向けられる。クラスD電圧モード増幅器2612、2614、2616および2618の出力は、それぞれ変圧器に接続される。つまり、増幅器2612の出力は変圧器2622に接続され、増幅器2614の出力は変圧器2624に接続され、増幅器2616の出力は変圧器2626に接続され、増幅器2618の出力は、変圧器2628に接続される。各変圧器は、2値重み付けされたあるいは任意に重み付けされた巻数比を持つ。図26に示すように、変圧器2622は1:1の巻数比を持ち、変圧器2624は2:1の巻数比を持ち、変圧器2626は4:1の巻数比を持ち、変圧器2628は8:1の巻数比を持つ。この例では、変圧器2622、2624、2626および2628は、2値重み付けされた巻数比を持つ。これにより、負荷抵抗器2640におけるキャリア信号2601、2603、2605および2607の振幅に2値重み付けがされる。この重み付けは線形である。変圧器2622、2624、2626および2628は、まとめて結合器ネットワークと呼んでもよい。DC電源Vdd2632は、変圧器2622、2624、2626および2628のそれぞれに電力を供給する。図27は、本発明の他の実施形態による、2値重み付けされた電源電圧変圧器DACの回路図である。図27において、ANDゲート2712、2714、2716および2718は、それぞれデータ入力だけでなくキャリア信号2701、2703、2705および2707も受け付ける。複数のキャリア信号2701、2703、2705および2707は、上述のように1つのキャリア信号に置き換えられる。ANDゲートの出力は、クラスD電圧モード増幅器2712、2714、2716および2718に向けられる。クラスD電圧モード増幅器2712、2714、2716および2718の出力は、それぞれ変圧器に接続される。つまり、増幅器2712の出力は変圧器2722に接続され、増幅器2714の出力は変圧器2724に接続され、増幅器2716の出力は変圧器2726に接続され、増幅器2718の出力は変圧器2728に接続される。各変圧器は、2値重み付けされたあるいは任意に重み付けされた巻数比を持つ。図27に示すように、変圧器2722は1:1の巻数比を持ち、変圧器2724は1:1の巻数比を持ち、変圧器2726は1:1の巻数比を持ち、変圧器2728は1:1の巻数比を持つ。この例では、変圧器2722、2724、2726および2728は、全て同じ重み付けの巻数比を持つ。変圧器2722、2724、2726および2728は、まとめて結合器ネットワークと呼んでもよい。変圧器に2値重み付けする代わりに、DC電源が2値重み付けされる。例えば、DC電源2732はVddの変圧器2722に電圧を出力し、DC電源2734はVdd/2、の変圧器2724に電圧を出力し、DC電源2736はVdd/4およびの変圧器2726に電圧を出力し、DC電源2738はVdd/8の変圧器2728に電圧を出力する。各DC電源から出力される電圧は、任意の電圧でよい。この開示の原理を実施形態に関連づけて解説したが、この開示の原理はこれらの実施形態に限定されることはなく、本発明は、変形形態、変更例、および代替物を包含する。本発明の範囲および趣旨から逸脱することなく、種々の適応や改良を上記の好ましい実施形態に行うことができるのは言うまでもない。従って、本発明はここに記した方法以外でも、添付の請求項の範囲内で実施できることは言うまでもない。