変換ゲインに応じて、入力される入力電圧をクロック信号に変換して出力する電圧制御発振器を有する位相同期ループ回路と、前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第1電圧電流変換器と、前記制御電流に応じてドライブ電流を設定する出力バッファ制御回路と、前記ドライブ電流で、前記位相同期ループ回路によりロックされる出力クロック信号を出力する出力回路とを備えることを特徴とするスルーレートコントロール装置。変換ゲインに応じて、入力される入力電圧をクロック信号に変換して出力する電圧制御発振器を有する位相同期ループ回路と、前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流に応じてドライブ電流を設定する出力バッファ制御回路と、前記ドライブ電流で、前記位相同期ループ回路によりロックされる出力クロック信号を出力する出力回路とを備え、前記電圧制御発振器は、前記入力電圧に応じた、入力電流および前記制御電流を出力する第2電圧電流変換器と、前記第2電圧電流変換器から出力される前記入力電流が入力され、前記クロック信号を出力する電流制御発振器とを備えることを特徴とするスルーレートコントロール装置。前記第1および第2電圧電流変換部は、前記入力電圧および前記変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、前記入力電圧および前記変換ゲインの何れか他方に応じて抵抗値が設定され、前記バイアス電圧が印加される抵抗回路部とを備えることを特徴とする請求項1または2に記載のスルーレートコントロール装置。前記位相同期ループ回路は、前記電圧制御発振器から出力される前記クロック信号を第1分周値で分周して前記出力クロック信号とする第1分周器を備え、前記出力バッファ制御回路は、前記第1分周値に対して負の相関関係を有する前記ドライブ電流を出力することを特徴とする請求項1ないし3の少なくとも何れか1項に記載のスルーレートコントロール装置。前記出力バッファ制御回路は、前記制御電流に対して前記ドライブ電流を設定するカレントミラー回路を備え、前記カレントミラー回路は、前記第1分周値に応じて電流比を設定する電流比設定部を備えることを特徴とする請求項4に記載のスルーレートコントロール装置。前記位相同期ループ回路は、基準クロック信号を第2分周値で分周する第2分周器と、前記クロック信号を第3分周値で分周する第3分周器とを備え、前記クロック信号に対する前記基準クロック信号の周波数比を求める周波数比判定回路と、前記制御電流に応じてモニタドライブ電流を設定するモニタバッファ制御回路と、前記モニタドライブ電流で、前記基準クロック信号のモニタ信号を出力するモニタ出力回路とを備え、前記モニタバッファ制御回路は、前記周波数比に対して正の相関関係を有する前記モニタドライブ電流を出力することを特徴とする請求項1ないし5の何れか1項に記載のスルーレートコントロール装置。変換ゲインに応じて、入力される入力電圧をクロック信号に変換して位相同期ループ制御を行うステップと、前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流を出力するステップと、前記制御電流に応じてドライブ電流を設定するステップと、前記ドライブ電流で、前記位相同期ループ制御によりロックされる出力クロック信号を出力するステップとを備えることを特徴とするスルーレートコントロール方法。変換ゲインに応じて、入力される入力電圧を入力電流および制御電流に変換し、前記入力電流をクロック信号に変換して位相同期ループ制御を行うステップと、前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流に応じてドライブ電流を設定するステップと、前記ドライブ電流で、前記位相同期ループ制御によりロックされる出力クロック信号を出力するステップとを備えることを特徴とするスルーレートコントロール方法。クロック信号の周波数が低い場合において、EMIノイズを低減するためにスルーレートを低く設定する。しかし、この低いスルーレートの設定では、高い周波数に切り替った場合に、クロック信号は、クロック周期の間に電源電圧、接地電圧まで遷移することができず、矩形波形を有したクロック信号を出力できなくなる場合がある。また、クロック信号の周波数が高い場合において採用したスルーレートでは、低い周波数に切り替った場合に、クロック周期に対してスルーレートは高すぎるため、クロック信号のジッタ等の遷移時の擾乱が生じ、EMIノイズが増加する恐れがある。したがって、クロック信号の周波数に応じてスルーレートを調整することが必要である。上記の背景技術は、種々、出力信号のスルーレートの調節に関する技術を開示するものである。しかしながら、背景技術に開示される技術は、何れもクロック信号の周波数に合わせてスルーレートを調整することについては開示されていない。本願に開示される技術は上記の課題に鑑み提案されたものであって、クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりEMIノイズを抑制することが可能なスルーレートコントロール装置、およびスルーレートコントロール方法を提供することを目的とする。本願に開示される技術に係るスルーレートコントロール装置は、変換ゲインに応じて、入力される入力電圧をクロック信号に変換して出力する電圧制御発振器を有する位相同期ループ回路と、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第1電圧電流変換器と、制御電流に応じてドライブ電流を設定するバッファ制御回路と、ドライブ電流で、位相同期ループ回路によりロックされる出力クロック信号を出力する出力回路とを備える。また、本願に開示される技術に係るスルーレートコントロール方法は、変換ゲインに応じて、入力される入力電圧をクロック信号に変換して位相同期ループ制御を行うステップと、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流を出力するステップと、制御電流に応じてドライブ電流を設定するステップと、ドライブ電流で、位相同期ループ制御によりロックされる出力クロック信号を出力するステップとを備える。本願に開示される技術に係るスルーレートコントロール装置、およびスルーレートコントロール方法によれば、出力クロック信号の周波数に比例して出力回路のドライブ能力が大きくなる関係を有し、周波数に応じて好適なスルーレートが決定することができる。例えば、入力電圧とドライブ能力との相関関係とは正の相関関係にあるため、入力電圧の増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。また、変換ゲインとドライブ能力とは正の相関関係にあるため、変換ゲインの増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。ここで、所定の周波数の出力クロック信号を出力する場合において、位相同期ループにおける変換ゲインが変化する場合を考える。入力電圧は変換ゲインに応じてクロック信号に変換されるため、所定の周波数に対して変換ゲインとは負の相関関係を有して入力電圧が設定される。すなわち、変換ゲインの増減とは逆に入力電圧は減増する。変換ゲインとドライブ能力との相関関係と、入力電圧とドライブ能力との相関関係とは、共に正の相関関係を有するので、変換ゲインの増減に応じてドライブ能力は増減し、入力電圧の減増に応じてドライブ能力は減増する。変換ゲインの変化にかかわらず、変換ゲインに応じたドライブ能力の設定と入力電圧に応じたドライブの設定とは、互いに相殺しドライブ能力を一意に決定することができる。図1は、本願の第1実施形態に係るスルーレートコントロール装置1のブロック図である。スルーレートコントロール装置1は、出力されるクロック信号CKoの周波数を可変に設定できる装置であって、クロック信号CKoのレベル遷移時のスルーレートを周波数に応じて調整する装置である。スルーレートコントロール装置1は、N分周器11a、周波数位相比較器12、チャージポンプCP13、ループフィルタ14、電圧制御発振器VCO15a、K分周器16、M分周器17a、およびインバータ回路23を備えるPLLPharseLockedLoop回路24aと、出力周波数比判定器18aと、電圧電流変換器V/I変換器19aと、出力周波数比判定器18aおよび電圧電流変換器19aによって制御される出力バッファ20aとを備える。PLL回路24aの備える周波数位相比較器12は、基準クロック信号CKrがN分周器11aによりN分周されたクロック信号であるN分周信号CKNと、クロック信号CKがM分周器17aによりM分周されたクロック信号であるM分周信号CKMとの位相差を検出し、位相差に応じてチャージポンプ13を制御する位相差信号CPCを出力する。チャージポンプ13は、位相差信号CPCに応じてループフィルタ14を充放電する信号を出力し、ループフィルタ14の一端に位相差信号CPCに応じた差電圧であるVCO入力電圧Viを発生させる。VCO入力電圧Viは電圧制御発振器15aに印加され、クロック信号CKはVCO入力電圧Viに応じた周波数となる。PLL回路24aは、N分周信号CKNとM分周信号CKMとの周波数および位相差を一致させるように動作する。これにより、基準クロック信号CKrの周波数のM/N倍の周波数となるクロック信号CKが出力され、更に、K分周器16によりK分周されインバータ回路23を介し出力バッファ20aに入力されるバッファ入力信号CKiを出力する。電圧制御発振器15aは、ゲイン設定信号Giが入力されることにより、VCO入力電圧Viからクロック信号CKに変換する際の変換ゲインGiを制御することができる。ゲイン設定信号Giにより設定される値が大きいほど、VCO入力電圧Viに対するクロック信号CKの周波数は増加する。また、K分周器16は、K分周器設定信号KiによりK分周値が設定される。クロック信号CKをK分周してバッファ入力信号CKiを出力する。また、K分周器16は、K分周器設定信号KiによりK分周値が設定される。クロック信号CKをK分周してバッファ入力信号CKiを出力する。出力周波数比判定器18aは、K分周器設定信号Kiを入力され、周波数比信号Fiを出力バッファ20aの備えるバッファ制御回路21aに出力する。基準クロック信号CKrの周波数、N分周器11aのN分周値の設定、およびM分周器17aのM分周値の設定が固定されていることから、K分周器設定信号Kiにより、クロック信号CKoの周波数は決定される。したがって、バッファ制御回路21aは、出力周波数比判定器18aから出力される周波数比信号Fiにより、クロック信号CKoのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ20aのドライブ能力を制御する。電圧電流変換器19aは、ゲイン設定信号GiとVCO入力電圧Viとが入力され、制御電流Ibを出力する。制御電流Ibは、バッファ制御回路21aに入力される。出力回路22aのドライブ能力を制御する電流である。ゲイン設定信号Giとは電圧制御発振器15aの変換ゲインGiを制御する信号であり、電圧制御発振器15aはVCO入力電圧Viにゲイン設定信号Giに応じて制御される変換ゲインGiを乗じて出力されるクロック信号CKの周波数が決定される。したがって、出力バッファ20aから出力されるクロック信号CKoのスルーレートを制御するため、電圧電流変換器19aは、VCO入力電圧Viとゲイン設定信号Giとに応じた制御電流Ibを出力する。制御電流Ibは、電圧電流変換器19aの制御により、VCO入力電圧Viおよび変換ゲインGiと正の相関関係になるIb∝Vi、Gi。出力バッファ20aは、バッファ制御回路21aおよび出力回路22aを備える。出力回路22aは、入力されたバッファ入力信号CKiをクロック信号CKoとして出力する。出力回路22aのドライブ能力は、バッファ制御回路21aにより制御される。バッファ制御回路21aは、周波数比信号Fiおよび制御電流Ibにより、クロック信号CKoのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ20aのドライブ能力Drを制御する。ドライブ能力Drは、バッファ制御回路21aの制御により、制御電流Ibと正の相関関係になりDr∝Ib、周波数比信号Fiと負の相関関係になるDr∝1/Fi。図2は、第1実施形態に係る電圧電流変換器19aの一例を示す回路図である。オペアンプ31、PMOSトランジスタTp11、Tp12、ドレイン負荷部32を備える。PMOSトランジスタTp11、Tp12のソース端子は電源電圧VDDに接続され、ゲート端子はオペアンプ31の出力端子に接続される。また、PMOSトランジスタTp11のドレイン端子は、オペアンプ31の非反転入力端子に接続されるとともに、抵抗成分であるドレイン負荷部32を介し接地電位に接続される。ドレイン負荷部32は、オペアンプ31の反転入力端子にVCO入力電圧Viを入力される。オペアンプ31は、PMOSトランジスタTp11のドレイン端子がVCO入力電圧Viに一致するようにPMOSトランジスタTp11のゲート端子をバイアスする。これにより、後述する負荷部32に印加される電圧がVCO入力電圧Viとなる。PMOSトランジスタTp11を介してドレイン負荷部32に流れる電流はVCO入力電圧Viに比例する電流に制御される。この電流は、ゲート端子がPMOSトランジスタTp11のゲート端子に接続されているPMOSトランジスタTp12がオペアンプ31により制御されることにより、PMOSトランジスタTp12にも流れ、PMOSトランジスタTp12制御電流Ibとして出力される。ここで、PMOSトランジスタTp11とPMOSトランジスタTp12とは、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流比が決定される。トランジスタサイズが同じ場合には同じ電流が流れる。オペアンプ31によりPMOSトランジスタTp11のドレイン端子はVCO入力電圧Viと同じ電圧に制御されるので、VCO入力電圧Viの電圧値が高くなるほどPMOSトランジスタTp11の電流能力は増加し、PMOSトランジスタTp12に流れる制御電流Ibも増加する。一方、VCO入力電圧Viの電圧値が低くなるほど、オペアンプ31によりPMOSトランジスタTp11の電流能力は減少され、PMOSトランジスタTp12に流れる制御電流Ibも減少する。電圧電流変換器19aの第1の制御結果として、入力電圧であるVCO入力電圧Viと出力である制御電流Ibとの関係が正の相関関係になるIb∝Vi。ドレイン負荷部32は、N個の抵抗群RdとNMOSトランジスタ群Tdとを備える。抵抗群Rdの備える抵抗R1の一端にNMOS群Tdの備えるNMOSトランジスタTn11のドレイン端子が接続される。抵抗R1の他端はPMOSトランジスタTp11のドレイン端子に接続され、NMOSトランジスタTn11のソース端子は接地電位が接続される。NMOSトランジスタTn11のゲート端子にバス信号であるゲイン設定信号Giの1ビットであるゲイン設定信号g1が入力されるスイッチ素子付きの抵抗素子回路である。ドレイン負荷部32は、抵抗R1とNMOSトランジスタTn11とによる抵抗素子回路と同様の抵抗素子回路がNセット備えられ、PMOSトランジスタTp11のドレイン端子と接地電位間に並列に接続される。NMOS群Tdに備えられるNMOSトランジスタTn11ないしTn1nの電流能力は、何れも制御電流Ibに対し十分に高くスイッチとして機能するものとする。また、抵抗群Rdの抵抗R1ないしRnは、抵抗値が2のべき乗単位に設定されるものとする。これにより、変換ゲインGiが2のべき乗単位に設定され、これに対応するゲイン設定信号Giが2進表現されたビット列である場合に、ゲイン設定信号giのビット値がLSBから上位に向かうにしたがい、2のべき乗で抵抗値が小さくなる各抵抗素子回路のNMOSトランジスタに入力してオンオフの状態を制御すれば、ゲイン設定信号Giに応じた抵抗値がPMOSトランジスタTp11のドレイン端子に接続される。この場合、ゲイン設定信号Giにより設定される変換ゲインGiの設定値が大きくなるほどゲイン設定信号Giのビット値は上位ビットで表わされる値となる。オン状態となるNMOS群TdのNMOSトランジスタにより2のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が小さくなる。この結果、PMOSトランジスタTp11に流れる電流が増大する。それに伴いPMOSトランジスタTp12に流れる制御電流Ibが増加する。また、変換ゲインGiの設定値が小さくなるほどゲイン設定信号Giのビット値は下位ビットで表わされる値となる。オン状態となるNMOS群TdのNMOSトランジスタが2のべき乗単位で大きな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が大きくなる。この結果、PMOSトランジスタTp11に流れる電流が減少し、制御電流Ibが減少する。これにより、電圧制御発振器15aに設定される変換ゲインGiに比例して、出力バッファ20aのドライブ能力が制御される。なお、変換ゲインGiが2のべき乗値以外にも設定される場合には、別途、不図示のデコーダを備えてゲイン設定信号giをデコードし、設定される抵抗値が計算値に最も近い抵抗値となるように、2のべき乗単位で備えられる抵抗素子回路のうちオン状態とするNMOSトランジスタを選択する信号を出力する。これにより、変換ゲインGiの設定値に関わらず好適な制御電流Ibを設定することができる。これは、電圧電流変換器19aの第2の制御結果として、変換ゲインGiゲイン設定信号Giと制御電流Ibとの関係が正の相関関係になるIb∝Gi。電圧電流変換器19aの制御により、制御電流Ibは、VCO入力電圧Viおよび変換ゲインGiゲイン設定信号Giと正の相関関係になるIb∝Vi、Gi。図3は、出力バッファ20aの一例を示す回路図である。図3に示す出力バッファ20aは、バッファ制御回路21aおよび出力回路22aを備える。バッファ制御回路21aは、出力回路22aのドライブ能力を制御するため、出力回路22aに対して制御電流Ibを変換したバイアス電圧Vbp1、Vbn1を出力する回路である。バッファ制御回路21aは、NMOSトランジスタTn21、Tn31aないしTn3na、およびTn31bないしTn3nb、およびPMOSトランジスタTp21を備える。PMOSトランジスタTp21のソース端子は、電源電圧VDDに接続され、ゲート端子とドレイン端子とは、NMOSトランジスタTn21のドレイン端子に接続される。ドレイン端子にはバイアス電圧Vbp1が発生する。NMOSトランジスタTn21のソース端子は、接地電位に接続される。また、NMOSトランジスタTn31aのソース端子は、NMOSトランジスタTn31bのドレイン端子に接続され、NMOSトランジスタTn31bのソース端子は接地電位に接続される。NMOSトランジスタTn31bのゲート端子は、NMOSトランジスタTn21のゲート端子に接続される。NMOSトランジスタTn31aのゲート端子には、バス信号である周波数比信号Fiの所定の1ビット信号である周波数比信号F1が入力される。NMOSトランジスタTn31aの導通により、NMOSトランジスタTn31bとNMOSトランジスタTn21とでカレントミラー回路が形成される。NMOSトランジスタTn31aは、NMOSトランジスタTn31bおよびNMOSトランジスタTn21とを含むカレントミラー回路を形成するカレントミラー形成スイッチであり制御電流Ibをカレントミラーに導く役割を有する。NMOSトランジスタTn32aないしTn3naとNMOSトランジスタTn32bないしTn3nbとの各々の組合せはNMOSトランジスタTn31aとNMOSトランジスタTn31bと同様である。制御電流Ibの入力端から接地電位に至る経路に並列に備えられる。NMOSトランジスタTn31aないしTn3naは、ゲート端子に入力される周波数比信号Fiの各ビット信号である周波数比信号F2ないしFnに応じて導通し、ソース端子から制御電流Ibが入力される。導通したNMOSトランジスタTn31aないしTn3naに応じてNMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とでカレントミラー回路が形成され、ゲート端子にはバイアス電圧Vbn1が発生する。K分周器設定信号Kiが2のべき乗単位に設定されるものとし、NMOSトランジスタTn31bないしTn3nbの電流能力がこの順に2のべき乗単位で大きく設定されるものとする。この場合、周波数比信号Fiを、2進表現された分周値Kを表すK分周器設定信号Kiと同様の2進表現されたビット列とすればよい。周波数比信号Fiのビット値がLSBから上位に向かうにしたがい、2のべき乗で電流能力の大きなNMOSトランジスタTn31bないしTn3nbがNMOSトランジスタTn21とカレンミラー回路を形成する。電流出力側のNMOSトランジスタTn21は固定であるので、制御電流Ibが入力される側のNMOSトランジスタTn31bないしTn3nbのうち2べき乗で電流能力が大きいものが選択されるほど、NMOSトランジスタTn21に流れる電流は2のべき乗で小さくなる。NMOSトランジスタTn31bないしTn3nbの電流能力がNMOSトランジスタTn21のn倍となると、NMOSトランジスタTn21の電流能力がn分の1となる。これに伴い、バイアス電圧Vbp1の電圧は減少する。出力回路22aは、NMOSトランジスタTn22、Tn23、およびPMOSトランジスタTp22、Tp23を備える。PMOSトランジスタTp23およびNMOSトランジスタTn22はCMOSによるインバータ回路221を形成する。入力端子にはバッファ入力信号CKiが入力される。出力端子からクロック信号CKoが出力される。PMOSトランジスタTp22およびNMOSトランジスタTn23によって、クロック信号CKoを駆動するのに必要な電流が制御される。PMOSトランジスタTp22のソース端子には電源電圧VDDが接続され、ゲート端子にはバイアス電圧Vbp1が印加される。PMOSトランジスタTp22は、PMOSトランジスタTp21とともにカレントミラー回路を形成する。PMOSトランジスタTp22のドレイン端子からPMOSトランジスタTp23のソース端子へドライブ電流が供給される。出力回路22aにおけるソースドライブ電流である。このドライブ電流は、NMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とを含むカレントミラー回路により設定されNMOSトランジスタTn21から出力される電流である。NMOSトランジスタTn23のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Vbn1が印加される。NMOSトランジスタTp23は、NMOSトランジスタTn31bないしTn3nb、NMOSトランジスタTp21とともにカレントミラー回路を形成する。NMOSトランジスタTn22のソース端子からNMOSトランジスタTn23を介して接地電位に向けてドライブ電流が引かれる。出力回路22aにおけるシンクドライブ電流である。このドライブ電流は、NMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とを含むカレントミラー回路により設定されNMOSトランジスタTn21から出力される電流である。出力回路22aのドライブ能力であるソースドライブ/シンクドライブ電流は、通常、同じ電流能力に設定されるので、PMOSトランジスタTp22に流れるドライブ電流とNMOSトランジスタTn23に流れるドライブ電流とは、同じ電流値を有する。PMOSトランジスタTp21に対するPMOSトランジスタTp22の電流能力比とNMOSトランジスタTn21に対するNMOSトランジスタTn23の電流能力比とを同じにすることにより得られる。電圧制御発振器15aへの入力信号であるVCO入力電圧Viに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図4A~C示す。出力バッファ20aから出力されるクロック信号CKoの周波数fとして、周波数f1、f2が例示されている。ここで、周波数f1は周波数f2より高周波数であるとするf1>f2。周波数f1を得るために電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、周波数f2を得るためにVCO入力電圧ViがVi2であるとする。周波数fとVCO入力電圧Viとは、電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kとにより、f1=1/Ki×Gi×Vi1、f2=1/Ki×Gi×Vi2の関係にある。変換ゲインGiおよび分周値Kが一定である条件では、周波数fとVCO入力電圧Viとは比例関係にある図4A。電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となるIb∝Vi。制御電流Ibに応じて出力バッファ20aのドライブ能力が決定されるので、VCO入力電圧Viと応じてドライブ能力Drとは正の相関関係になるDr∝Vi図4B。これにより、周波数fに比例してドライブ能力Drが大きくなる関係で、周波数f1、f2ごとにドライブ能力Dr1、Dr2が決定される図4C。クロック信号CKoの周波数fが高くなるに応じてドライブ能力Drも大きくなり、周波数fに応じたドライブ能力Drでクロック信号CKoが駆動されることになり、周波数fに応じて好適なスルーレートが決定される。K分周器16の分周値Kに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図5A~C示す。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合を考える。周波数f1を得るために、K分周器16に入力されるK分周器設定信号Kiにより設定される分周値Kとして分周値K1が設定される場合では、電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、分周値K2が設定される場合では、VCO入力電圧ViがVi3であるとする。このとき、分周値K1に比して分周値K2が大きいものとすればK1<K2、VCO入力電圧Vi3はVCO入力電圧Vi1より高い電圧であるVi3>Vi1。電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kにより、f1=1/K1×Gi×Vi1=1/K2×Gi×Vi3、K1<K2、Vi3>Vi1の関係にあるからである図5A。出力周波数比判定器18aによりK分周器設定信号Kiから変換される周波数比信号Fiは、分周値Kに基づいて設定される。バッファ制御回路21aにおいて、分周値Kに応じて出力バッファ20aのドライブ能力Drは制御される。バッファ制御回路21aにおいて、周波数比信号Fiのビット値が上位に向かうにしたがい、NMOSトランジスタTn31bないしTn3nbのうち2のべき乗で電流能力の大きなトランジスタが選択され、NMOSトランジスタTn21、Tn23と共にカレンミラー回路を形成する。NMOSトランジスタTn31bないしTn3nbのうち選択されるトランジスタとNMOSトランジスタTn21、Tn23との電流能力比が大きくなり、バイアス電圧Vbn1の電圧は減少して、NMOSトランジスタTn21、Tn23から出力される電流は小さくなる。同様に、バイアス電圧Vbp1の電圧は増加して、PMOSトランジスタTp22から出力される電流は小さくなる。出力回路22aのドライブ能力は減少する。これにより、分周値Kの増大に応じて出力バッファ20aのドライブ能力Drは減少し、分周値Kの減少に応じて出力バッファ20aのドライブ能力Drは増大する。ドライブ能力Drは分周値Kと負の相関関係になるDr∝1/K。一方、電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となる関係であるIb∝Vi。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、ドライブ能力Drは制御電流Ibと正の相関関係となるDr∝Ib。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、分周値Kの増大によるドライブ能力Drの減少の制御は、分周値Kの増大に伴うVCO入力電圧Viの増大によるドライブ能力Drの増大の制御により相殺する方向に制御される。同様に、分周値Kの減少とVCO入力電圧Viの減少とによる、ドライブ能力Drの制御も互いに相殺する方向に制御される。したがって、分周値K1およびVCO入力電圧Vi1、分周値K2およびVCO入力電圧Vi3の各々に対して同じドライブ能力Dr1が決定される図5B。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、分周値Kとドライブ能力Drとの負の相関関係Dr∝1/Kと、VCO入力電圧Viとドライブ能力Drとの正の相関関係Dr∝Viとはドライブ能力Drの変化が相殺する方向に制御される。これにより、K分周器設定信号Kiの分周値Kにかかわらず、ドライブ能力Drは一意に決定される図5C。電圧制御発振器15aの変換ゲインGiに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図6A~C示す。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合を考える。周波数f1を得るために、電圧制御発振器15aに入力されるゲイン設定信号Giにより設定される変換ゲインGiとして変換ゲインGi1が設定される場合では、電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、変換ゲインGi2が設定される場合では、VCO入力電圧ViがVi2であるとする。このとき、変換ゲインGi1に比して変換ゲインGi2が大きいものとすればGi1<Gi2、VCO入力電圧Vi1はVCO入力電圧Vi2より高い電圧であるVi1>Vi2。電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kにより、f1=1/K×Gi1×Vi1=1/K×Gi2×Vi2の関係にあるからである。図6A。電圧電流変換器19aにおいて、変換ゲインGiに応じて出力バッファ20aのドライブ能力Drは制御される。電圧電流変換器19aにおいて、2のべき乗単位で設定される変換ゲインGiに応じて2のべき乗に設定されるゲイン設定信号Giのビット値が上位に向かうにしたがい、NMOSトランジスタ群Tdのうちのオン状態となるNMOSトランジスタにより、2のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が小さくなる。この結果、PMOSトランジスタTp11に流れる電流が増大する。それに伴いPMOSトランジスタTp12に流れる制御電流Ibが増加する。すなわち、変換ゲインGiと制御電流Ibとは正の相関を有するように制御されるGi∝Ib。出力バッファ20aのドライブ能力Drは制御電流Ibに応じて大きくなるので、変換ゲインGiに応じて出力バッファ20aのドライブ能力Drが正の相関を有して決定されるGi∝Ib∝Dr。一方、電圧電流変換器19aにおいて、制御電流IbはVCO入力電圧Viに対して正の相関を有する関係であるVi∝Ib。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、ドライブ能力Drは制御電流Ibと正の相関関係となるVi∝Ib∝Dr。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiをGi1からGi2へと増加する場合によるドライブ能力Drの増加の制御は、変換ゲインGiの増加に伴うVCO入力電圧ViのVi1からVi2への減少によるドライブ能力Drの減少の制御により相殺する方向に制御される。同様に、変換ゲインGiが減少する場合はVCO入力電圧Viは増加するので、ドライブ能力Drの制御は互いに相殺する方向に制御される。したがって、変換ゲインGi1およびVCO入力電圧Vi1、変換ゲインGi12およびVCO入力電圧Vi2の各々に対して同じドライブ能力Dr1が決定される図6B。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、電圧制御発振器15aの変換ゲインGiにかかわらず、クロック信号CKoの周波数f1に対して、ドライブ能力Drは一意に決定される図6C。PVTの変動に対する、出力バッファ20aのドライブ能力Drの関係を示す一例を図7A~C示す。ここで、PVTとは、プロセスばらつき、電源電圧の変動、および温度の変動が複合的に生じることを示す。これにより、半導体回路を構成するトランジスタの駆動能力が変動し、スルーレートコントロール装置1の動作特性にばらつきが生じる場合がある。すなわち、プロセスばらつきによりトランジスタの駆動能力が高くなり電源電圧が高く温度が低い条件では、トランジスタのドライブ能力は最も高くなり半導体回路は高速動作となるFAST条件。逆に、プロセスばらつきによりトランジスタの駆動能力が低くなり電源電圧が低く温度が高い条件では、トランジスタのドライブ能力は最も低くなり半導体回路は低速動作となるSLOW条件。また、FAST条件とSLOW条件の間にあって標準的な動作条件がTYP条件である。PVTの条件に関わらず、PLL回路24aは、基準クロック信号CKr、N分周値、M分周値、および分周値Kの設定が固定されている限り、クロック信号CKoは変動しない。このため、PVT条件により各回路の動作条件が変わる場合、クロック信号CKoの周波数を一定に維持するために、個々の回路の電圧値等が自動調整されることとなる。例えば、FAST条件では、電圧制御発振器15aの変換ゲインGiは増大する。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧Viは低減されVCO入力電圧Vi2に制御される。一方、SLOW条件では、変換ゲインGiは減少する。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧Viは増大されVCO入力電圧Vi3に制御される。更に、TYP条件では、トランジスタの駆動能力はFAST条件とSLOW条件との中間であるため、電圧制御発振器15aの変換ゲインGiも中間的な値となる。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧ViはVCO入力電圧Vi2、Vi3の中間のVCO入力電圧Vi1に制御されるVi2<Vi1<Vi3。つまり、周波数f1のクロック信号CKoを出力する場合、PVTの変動を原因とするトランジスタの電流能力とVCO入力電圧Viとは負の相関関係となる図7A。電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となるVi∝Ib。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、PVTの変動を原因とする出力バッファ20aのトランジスタの電流能力に対してドライブ能力Drは負の相関関係になる。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、FAST条件により、出力バッファ20aのトランジスタの電流能力が増大して、ドライブ能力Drが増加するように制御される。同時に、VCO入力電圧Vi2に応じて制御電流Ibが減少するので、ドライブ能力Drは減少するように制御される。これによりドライブ能力Drの増加は相殺する方向に制御される。同様に、SLOW条件による出力回路22aのトランジスタの電流能力の減少は、VCO入力電圧Vi3に応じた制御電流Ibの増加により相殺する方向に制御される。したがって、電圧制御発振器15aにより、PVTの変動に応じて出力回路22aのトランジスタの電流能力が変動する場合にも、出力バッファ20aのドライブ能力Drの変動は相殺する方向に制御される図7B。これにより、PVTの変動によるばらつきにかかわらず、ドライブ能力Drは一意に決定される図5C以上に説明した第1実施形態に係るスルーレートコントロール装置1は、クロック信号CKoの周波数fに比例して出力バッファ20aのドライブ能力Drが大きくなる関係を有する。クロック信号CKoの周波数fに応じたドライブ能力Drでクロック信号CKoが出力されることになり、周波数fに応じて好適なスルーレートが決定される。また、所定の周波数f1のクロック信号CKoを出力する場合において、分周値Kとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、K分周器設定信号Kiによる分周値Kの設定にかかわらず、ドライブ能力Drは一意に決定される。また、所定の周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、ゲイン設定信号Giによる変換ゲインGiの設定にかかわらず、ドライブ能力Drは一意に決定される。また、プロセスばらつき、電源電圧や温度の変動いわゆる、PVTの変動により、所定の周波数f1のクロック信号CKoを出力する場合において、出力バッファ20aのトランジスタの電流能力の変動とドライブ能力Drとの相関関係と、VCO入力電圧Viの変動とドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、PVTの変動に応じて出力バッファ20aのトランジスタの電流能力の変動にかかわらず、ドライブ能力Drの変動は相殺する方向に制御される。図8は、本願の第2実施形態に係るスルーレートコントロール装置2のブロック図である。PLL回路24bは、第1実施形態に係るスルーレートコントロール装置1における電圧電流変換器15aおよび電圧電流変換器19aに代えて、電圧電流変換器19bと電流制御発振器ICO41とを有する電圧制御発振器15bを備える。電圧制御発振器15bの他は、第1実施形態に係るスルーレートコントロール装置1と同様である。電圧制御発振器15bにおいて、電圧電流変換器19bは、ゲイン設定信号GiとVCO入力電圧Viとが入力され、制御電流IbおよびICO入力電流Iiを出力する。ICO入力電流Iiは、制御電流Ibと同様に、VCO入力電圧Viおよび変換ゲインGiと正の相関関係になるIi∝Vi、Gi。電流制御発振器41は、ICO入力電流Iiが入力され、ICO入力電流Iiに応じた周波数のクロック信号CKを出力する。図9は、電圧電流変換器19bの一例を示す回路図である。電圧電流変換器19aのオペアンプ31、PMOSトランジスタTp11、Tp12、ドレイン負荷部32に加え、PMOSトランジスタTp13を備える。PMOSトランジスタTp13は、PMOSトランジスタTp11、Tp12と同様に、ソース端子は電源電圧VDDに接続され、ゲート端子はオペアンプ31の出力端子に接続され、ドレイン端子からICO入力電流Iiが出力される。PMOSトランジスタTp13は、PMOSトランジスタTp11、Tp12と同様に、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流が決定される。オペアンプ31によりPMOSトランジスタTp11のドレイン端子はVCO入力電圧Viと同じ電圧に制御され、電圧電流変換器19aの第1の制御結果同様に、入力電圧であるVCO入力電圧Viおよび出力であるICO入力電流Iiとの関係が正の相関関係になるIi∝Vi。また、電圧電流変換器19aの第2の制御結果と同様に、変換ゲインGiゲイン設定信号GiとICO入力電流Iiとの関係が正の相関関係になるIi∝Gi。図10は、電流制御発振器41の一例を示す回路図である。図10に示す電流制御発振器41は、NMOSトランジスタTn51、Tn52、PMOSトランジスタTp51、およびインバータ回路52ないし55を備える。電流制御発振器41は、NMOSトランジスタTn51、Tn52により形成されるカレントミラー回路を備える。また、インバータ回路53ないし55により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号CKとして出力するインバータ回路52を備える。PMOSトランジスタTp51のソース端子は、電源電圧VDDに接続され、ゲート端子とドレイン端子とは、NMOSトランジスタTn51のドレイン端子に接続される。ドレイン端子にはバイアス電圧Vbp2が発生する。NMOSトランジスタTn51、Tn52のソース端子は、接地電位に接続される。また、NMOSトランジスタTn52のドレイン端子からICO入力電流Iiが入力される。NMOSトランジスタTn52のゲート端子は、NMOSトランジスタTn52のソース端子およびNMOSトランジスタTn51のゲート端子に接続される。ゲート端子にはバイアス電圧Vbn2が発生する。電流制御発振器41に備えられるインバータ回路53は、NMOSトランジスタTn53、Tn54、およびPMOSトランジスタTp53、Tp54を備える。PMOSトランジスタTp53およびNMOSトランジスタTn53はCMOSによるインバータ回路を形成する。PMOSトランジスタTp54およびNMOSトランジスタTn54によって、出力端子を駆動するのに必要な電流が制御される。PMOSトランジスタTp54のソース端子には電源電圧VDDが接続され、ゲート端子にはバイアス電圧Vbp2が印加される。PMOSトランジスタTp54は、PMOSトランジスタTp51ともにカレントミラー回路を形成する。PMOSトランジスタTp54のドレイン端子からPMOSトランジスタTp53のソース端子へドライブ電流が供給される。インバータ回路53におけるソースドライブ電流である。このドライブ電流は、NMOSトランジスタTn51、Tn52を含むカレントミラー回路により設定されNMOSトランジスタTn51から出力される電流である。NMOSトランジスタTn54のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Vbn2が印加される。NMOSトランジスタTn54は、NMOSトランジスタTn51、Tn52ともにカレントミラー回路を形成する。NMOSトランジスタTn53のソース端子からNMOSトランジスタTn54を介して接地電位に向けてドライブ電流が引かれる。インバータ回路53におけるシンクドライブ電流である。これにより、インバータ回路53は、ドライブ能力であるソースドライブ/シンクドライブ電流が制御されることから、インバータ回路53における応答速度を制御することができる。インバータ回路54、55も同様の回路であり同様の作用効果を奏する。インバータ回路53ないし55によるリングオシレータはICO入力電流Iiにより発振周波数が制御される。電流制御発振器41の備えるカレントミラー回路およびインバータ回路53ないし55は、出力バッファ20aのバッファ制御回路21aおよび出力回路22aと同様である。これにより、電流制御発振器41と出力バッファ20aとの間での相対精度が良好となる。電流制御発振器41に応じて決定されるクロック信号CKoの周波数fに応じて好適なスルーレートを精度よく設定することができる。図11に示す電流制御発振器41bは、電流制御発振器41の別例を示す回路図である。電流制御発振器41bは、電流制御発振器41と同様に、NMOSトランジスタTn51、Tn52により形成されるカレントミラー回路、およびPMOSトランジスタTp51を備える。また、インバータ回路56ないし58、およびスイッチSW1ないしSW3により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号CKとして出力するインバータ回路52を備える。電流制御発振器41bに備えるスイッチSW1ないしSW3はPMOSおよびNMOSトランジスタを備えるCMOSスイッチである。スイッチSW1ないしSW3のPMOSトランジスタにはバイアス電圧Vbp2が印加され、NMOSトランジスタにはバイアス電圧Vbn2が印加される。バイアス電圧Vbn2、Vbp2により、オン抵抗が制御され入出力間の電流能力が制御される。インバータ回路56は入力端子にスイッチSW1を接続されることによりインバータ回路56のゲート端子を充放電する電流が制御され、応答速度が制御される。インバータ回路57の入力端子にはスイッチSW2が接続され、インバータ回路58の入力端子にはスイッチSW3が接続され、同様に応答速度が制御される。インバータ回路56ないし58とスイッチSW1ないしSW3を備えるリングオシレータは、ICO入力電流Iiにより発振周波数が制御される。インバータ回路52の入力端子にはインバータ回路58の出力端子が接続され、出力端子からリングオシレータにより生成されたクロック信号がクロック信号CKとして出力される。図12は、本願の第3実施形態に係るスルーレートコントロール装置3のブロック図である。スルーレートコントロール装置3は、スルーレートコントロール装置1に加え、基準クロック信号CKrのモニタ用の信号であるクロック信号CKorを出力する際、基準クロック信号CKrの周波数に応じてスルーレートを調整する。基準クロック周波数比判定器18c、基準クロックモニタ出力バッファ20cを備える。また、スルーレートコントロール装置1における電圧電流変換器19aおよびPLL回路24aは、電圧電流変換器19cおよびPLL回路24cに置き換えられる。スルーレートコントロール装置3における、PLL回路24cは、N分周器11cおよびM分周器17cを備える。N分周器11cは、N分周器設定信号NiによりN分周値が設定される。基準クロック信号CKrをN分周してN分周信号CKNを出力する。M分周器17cは、M分周器設定信号MiによりM分周値が設定される。クロック信号CKをN分周してM分周信号CKMを出力する。基準クロック信号CKrの周波数のM/N倍の周波数となるクロック信号CKが出力されるので、クロック信号CKに対して基準クロック信号CKrの周波数を得ることもできる。クロック信号CKを出力する電圧制御発振器15aに入力されるVCO入力電圧Viおよび電圧制御発振器15aの変換ゲインGiに、N分周信号Ni、M分周器設定信号Miを加味すれば、基準クロック信号CKrのモニタ信号であるクロック信号CKorの周波数を制御することができる。これらの制御を行うのが、基準クロック周波数比判定器18c、および電圧電流変換器19cである。基準クロック周波数比判定器18cは、N分周器設定信号NiおよびM分周器設定信号Miが入力され、周波数比信号Firを基準クロックモニタ出力バッファ20cの備える基準クロックモニタバッファ制御回路21cに出力する。周波数比信号Firは、出力周波数比判定器18aから出力される周波数比信号Fiと同様に設定される。すなわち、クロック信号CKoの周波数がクロック信号CKの周波数の1/K倍である場合に周波数比信号Fiを2進表現された分周値Kと同様に2進表現されたビット列としたことと同様に設定すればよい。基準クロック信号CKrの周波数がクロック信号CKの周波数のN/M倍であることより、周波数比信号Firは、その逆数であるM/Nを2進表現したビット列とすればよい。周波数比信号Firに対して負の相関関係を有してドライブ能力Drが調整される。電圧電流変換器19cは、制御電流Ibを出力バッファ20aに出力することに加えて、基準クロックモニタバッファ制御回路21cに対して制御電流Ibrを出力する。制御電流Ibrは、VCO入力電圧Viおよびゲイン設定信号Giに対して制御電流Ibが有するのと同様の相関関係を有する。基準クロックモニタ出力バッファ20cは、基準クロックモニタバッファ制御回路21cおよび基準クロックモニタ出力回路22cを備える。基準クロックモニタバッファ制御回路21cは、基準クロック周波数比判定器18cから出力される周波数比信号Fir、および電圧電流変換器19cから出力される制御電流Ibrにより、クロック信号CKorを周波数に応じたスルーレートに調整するために、基準クロックモニタ出力バッファ20cのドライブ能力を制御する。バッファ制御回路21aと同様の回路を有し同様の作用効果を奏する。基準クロックモニタ出力回路22cは、基準クロック信号CKrがインバータ回路25を介して入力され、基準クロック信号CKrのモニタ信号としてクロック信号CKorを出力する。基準クロックモニタ出力回路22cのドライブ能力Drは、基準クロックモニタバッファ制御回路21cにより制御される。出力回路22aと同様の回路を有し同様の作用効果を奏する。基準クロックモニタ出力バッファ20cのドライブ能力Drは、基準クロックモニタバッファ制御回路21cの制御により、制御電流Ibrと正の相関関係になりDr∝Ib、周波数比信号Firと負の相関関係になるDr∝1/Fir。たがいの相関関係が相殺されるような関係である。これにより、N分周器設定信号NiおよびM分周器設定信号Miの分周値Nおよび分周値Mにかかわらず、基準クロックモニタ出力バッファ20cのドライブ能力Drは一意に決定される。尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。例えば、スルーレートコントロール装置3に備えるPLL回路24cの電圧電流変換器15aおよび電圧電流変換器19cに代えて、第2実施形態と同様に、電圧電流変換器と電流制御発振器とを有する電圧制御発振器に置き換えてもよい。この場合、電圧制御発振器の電圧電流変換器は、第2実施形態に係る電圧電流変換器19bで出力される制御電流IbおよびICO入力電流Iiに加え、制御電流Ibrも出力する。また、電圧電流変換器19a、19b、19cにおいて、オペアンプ31に入力されるVCO入力電圧Viに代えてゲイン設定信号Giに応じた電圧値に置き換え、ドレイン負荷部32に入力されるゲイン設定信号Giに代えてVCO入力電圧Viに応じたビット信号に置き換えてもよい。この場合、ゲイン設定信号Giにより設定される変換ゲインGiは、オペアンプ31を制御する電圧であり、VCO入力電圧Viに応じたビット信号とは、VCO入力電圧Viを2進表現されたビット列に変換されたものである。ここで、VCO入力電圧Viは入力電圧の一例、クロック信号CKはクロック信号の一例、PLLPharseLockedLoop回路24a、24b、25cは位相同期ループ回路の一例、電圧電流変換器V/I変換器19aは第1電圧電流変換器の一例、バッファ制御回路21aは出力バッファ制御回路の一例、出力クロック信号CKoはクロック信号の一例、ICO入力電流Iiは入力電流の一例、電圧電流変換器19bは第2電圧電流変換器の一例、ドレイン負荷部32は抵抗回路部の一例、K分周値は第1分周値の一例、K分周器16は第1分周器の一例、N分周器11cは第2分周器の一例、M分周器17cは第3分周器の一例、基準クロック周波数比判定器18cは周波数比判定回路の一例、基準クロックモニタバッファ制御回路21cはモニタバッファ制御回路の一例、制御電流Ibrはモニタドライブ電流の一例、基準クロックモニタ出力回路22cはモニタ出力回路の一例である。