半導体基板上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられた第1のゲート電極と、前記半導体基板のうち前記第1のゲート電極の両側方に位置する領域に形成された第1導電型の第1のLDD領域と、前記半導体基板のうち、前記第1のゲート電極の両側方であって、前記第1のLDD領域の外側に位置する領域に設けられた第1導電型の第1のソース/ドレイン領域とを有する第1のトランジスタを備えた半導体装置であって、前記第1のトランジスタは、前記第1のゲート電極の上面上及び側面上から前記第1のLDD領域の少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第1のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第1のLDD領域の少なくとも一方上で最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記絶縁膜は、前記第1のゲート電極の上面上及び側面上、前記第1のLDD領域上に設けられた第1の内側絶縁膜と、前記第1のゲート電極の側面上に、間に前記第1の内側絶縁膜を挟んで設けられた第1の外側絶縁膜とを有していることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1のLDD領域上の前記第1の内側絶縁膜の端部は、前記第1の外側絶縁膜よりも前記第1のゲート電極から見て外側に突き出ていることを特徴とする半導体装置。請求項2または3に記載の半導体装置において、前記第1のゲート絶縁膜は、前記半導体基板と前記第1のゲート電極との間及び前記第1のLDD領域と前記第1の内側絶縁膜との間に設けられていることを特徴とする半導体装置。請求項1~4のうちいずれか1つに記載の半導体装置において、ドレイン側の前記第1のLDD領域のゲート長方向の長さは、ソース側の前記第1のLDD領域のゲート長方向長さよりも長く、前記絶縁膜のうち前記第1のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうちドレイン側の前記第1のLDD領域上で最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。請求項1~5のうちいずれか1つに記載の半導体装置において、前記半導体基板上に設けられ、前記第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に設けられた第2のゲート電極と、前記第2のゲート電極の側面上に設けられた側壁絶縁膜と、前記半導体基板のうち前記第2のゲート電極の両側方に位置する領域に形成された第1導電型の第2のLDD領域と、前記半導体基板のうち、前記第2のゲート電極の両側方であって、前記第2のLDD領域の外側に位置する領域に設けられた第1導電型の第2のソース/ドレイン領域とを有する第2のトランジスタをさらに備えていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第1のソース/ドレイン領域上にはシリサイド層が設けられていることを特徴とする半導体装置。請求項6または7に記載の半導体装置において、前記半導体基板上に設けられ、前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に設けられた第3のゲート電極と、前記第3のゲート電極の側面上に設けられた第2の内側絶縁膜と、前記第3のゲート電極の側面上に、間に前記第2の内側絶縁膜を挟んで設けられた第2の外側絶縁膜と、前記半導体基板のうち前記第3のゲート電極の両側方に位置する領域に形成された第1導電型の第3のLDD領域と、前記半導体基板のうち、前記第3のゲート電極の両側方であって、前記第3のLDD領域の外側に位置する領域に設けられた第1導電型の第3のソース/ドレイン領域とを有する第3のトランジスタをさらに備えていることを特徴とする半導体装置。半導体基板上に形成された素子分離領域上に設けられた抵抗体と、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って設けられた絶縁膜とを有する抵抗素子を備えた半導体装置であって、前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。請求項9に記載の半導体装置において、前記絶縁膜は、前記抵抗体の上面上及び側面上、前記素子分離領域上に設けられた内側絶縁膜と、前記抵抗体の側面上に、間に前記内側絶縁膜を挟んで設けられた外側絶縁膜とを有していることを特徴とする半導体装置。請求項10に記載の半導体装置において、前記素子分離領域上の前記内側絶縁膜の端部は、前記抵抗体から見て前記外側絶縁膜よりも外側に突き出ていることを特徴とする半導体装置。請求項9~11のうちいずれか1つに記載の半導体装置において、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記抵抗体と同じ材料で構成されたゲート電極と、前記ゲート電極の側面上に設けられた側壁絶縁膜と、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第1導電型のLDD領域と、前記半導体基板のうち、前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に設けられた第1導電型のソース/ドレイン領域とを有するトランジスタをさらに備えていることを特徴とする半導体装置。請求項9~12のうちいずれか1つに記載の半導体装置において、前記抵抗体の一部上にはシリサイド層が設けられていることを特徴とする半導体装置。半導体基板上に形成された拡散層抵抗とトランジスタとを備えた半導体装置であって、前記拡散層抵抗は、前記半導体基板の上部に形成された第1導電型の不純物領域と、前記不純物領域上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜と、前記半導体基板のうち前記不純物領域及び前記第2の絶縁膜の両側に位置する領域に設けられ、前記不純物領域よりも高濃度の不純物を含む第1導電型の高濃度不純物領域とを有しており、前記トランジスタは、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側面上に設けられた側壁絶縁膜と、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第1導電型のLDD領域と、前記半導体基板のうち、前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に設けられた第1導電型のソース/ドレイン領域とを有していることを特徴とする半導体装置。請求項14に記載の半導体装置において、前記側壁絶縁膜の少なくとも一部と前記第2の絶縁膜とは同一材料から形成されていることを特徴とする半導体装置。請求項14または15に記載の半導体装置において、前記ソース/ドレイン領域上及び前記ゲート電極上にはシリサイド層が設けられていることを特徴とする半導体装置。半導体基板上に第1のゲート絶縁膜を間に挟んで第1のゲート電極を形成する工程aと、前記第1のゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板のうち前記第1のゲート電極の両側方に位置する領域に第1導電型の第1のLDD領域を形成する工程bと、前記第1のゲート電極の上面上及び側面上から前記第1のLDD領域上に亘って絶縁膜を形成する工程cと、前記第1のLDD領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記第1のゲート電極の両側方であって、前記第1のLDD領域の外側に位置する領域に第1導電型の第1のソース/ドレイン領域を形成する工程dとを備え、前記絶縁膜のうち前記第1のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第1のLDD領域の少なくとも一方上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記工程aでは、前記半導体基板上に前記第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜を挟んで第2のゲート電極をさらに形成し、前記工程bでは、前記半導体基板のうち前記第2のゲート電極の両側方に位置する領域に第1導電型の第2のLDD領域をさらに形成し、前記工程cでは、前記第2のゲート電極の側面上に側壁絶縁膜をさらに形成し、前記工程dでは、前記半導体基板のうち前記第2のゲート電極の両側方であって、前記第2のLDD領域の外側に位置する領域に第1導電型の第2のソース/ドレイン領域をさらに形成することを特徴とする半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、前記工程cで形成される前記絶縁膜は、前記第1のゲート電極の上面上及び側面上、前記第1のLDD上に設けられた内側絶縁膜と、前記第1のゲート電極の側面上に、間に前記内側絶縁膜を挟んで設けられた外側絶縁膜とを有しており、前記側壁絶縁膜と前記外側絶縁膜とは同一材料で同時に形成されることを特徴とする半導体装置の製造方法。請求項17~19のうちいずれか1つに記載の半導体装置の製造方法において、前記第1のソース/ドレイン領域上にシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。半導体基板上に設けられた素子分離領域上に抵抗体を形成する工程aと、前記抵抗体に不純物を導入する工程bと、前記工程bの後、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って絶縁膜を形成する工程cと、前記工程cの後に、前記工程bよりも多量の不純物を前記半導体基板の一部に導入する工程dとを備え、前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置の製造方法。請求項21に記載の半導体装置の製造方法において、前記工程aでは、前記半導体基板上にゲート絶縁膜を挟んで前記抵抗体と同一の材料で構成されたゲート電極をさらに形成し、前記工程bでは、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第1導電型のLDD領域を形成し、前記工程cでは、前記ゲート電極の側面上に側壁絶縁膜を形成し、前記工程dでは、前記半導体基板のうち前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に第1導電型のソース/ドレイン領域を形成することを特徴とする半導体装置の製造方法。請求項21または22に記載の半導体装置の製造方法において、前記抵抗体の一部上にシリサイド層を形成する工程eをさらに備えていることを特徴とする半導体装置の製造方法。半導体基板上にゲート絶縁膜を挟んでゲート電極を形成する工程aと、前記ゲート電極をマスクとして不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第1導電型のLDD領域を形成するとともに、半導体基板の上部に第1導電型の不純物領域を形成する工程bと、前記ゲート電極の側面上に側壁絶縁膜を形成するとともに、前記不純物領域上に絶縁膜を形成する工程cと、前記不純物領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に第1導電型のソース/ドレイン領域を形成するとともに、前記半導体基板のうち前記不純物領域及び前記絶縁膜の両側方に位置する領域に、前記不純物領域よりも高濃度の不純物を含む第1導電型の高濃度不純物領域を形成する工程dとを備えている半導体装置の製造方法。請求項24に記載の半導体装置の製造方法において、前記ソース/ドレイン領域上、前記ゲート電極上、及び前記高濃度不純物領域上にシリサイド層を形成する工程eをさらに備えていることを特徴とする半導体装置の製造方法。第1の従来例に係る高電圧用オフセットLDDトランジスタにおいては、ソース領域106及びドレイン領域107を形成するためのイオン注入を行う際に、ドレイン領域107とゲート電極110との間に形成されたオフセット部108をレジストで覆う。このレジスト中には高濃度の不純物イオンが滞留し、ソース領域106及びドレイン領域107の表面には拡散していない状態の高濃度の不純物イオンが存在している。そのため、このレジストをアッシングなどにより除去する際に、レジスト内の不純物イオンや半導体基板表面の不純物イオンがオフセット部108等を汚染する場合がある。これにより、トランジスタの特性が変動するおそれが生じる。一方、アッシング条件を弱くすると、レジスト除去が不十分になり、歩留りを低下させるおそれがある。不純物による汚染の影響は、トランジスタの微細化が進み、LDD深さが浅くなるにつれて大きくなると考えられる。さらに、このレジストをアッシングなどにより除去する際において発生する汚染は、同一半導体基板上の多結晶シリコン抵抗や拡散層などで形成された抵抗装置抵抗素子に影響を及ぼす場合がある。一般に抵抗装置は、工程制御性、特性バラツキの許容範囲で、高抵抗の方が望ましく、その不純物濃度は低く設定されている。そのため、このレジストをアッシングなどにより除去する際において発生する汚染が発生すれば、汚染の大小によって、抵抗装置における抵抗値が異なることになり、特性バラツキが大きくなる恐れがある。一方、第2の従来例に係る半導体装置においては、ソース/ドレイン領域113aを形成するためのイオン注入の際に、LDD領域107aが側壁絶縁膜115aで覆われているので、LDD領域107aが露出せず、不純物がLDD領域107aに導入されにくくなっている。しかしながら、比較的低電圧で動作するロジック回路などにおいては、図45bに示す通常LDDトランジスタを使用することになり、微細化の要求に対応すべく側壁絶縁膜115の膜厚を薄くすることになる。ところが、このような対応を行うと、高電圧用オフセットLDDトランジスタにおいて、注入された不純物イオンが薄膜化された側壁絶縁膜115aを突き抜けてしまい、オフセットLDD領域の濃度維持を阻害してしまうおそれがある。本発明は、上記の課題に鑑みてなされたものであり、低電圧で動作するMISトランジスタと高電圧で動作するMISトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑えることを目的とする。上記の課題を解決するために、本発明の一例に係る半導体装置は、半導体基板上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられた第1のゲート電極と、前記半導体基板のうち前記第1のゲート電極の両側方に位置する領域に形成された第1導電型の第1のLDD領域と、前記半導体基板のうち、前記第1のゲート電極の両側方であって、前記第1のLDD領域の外側に位置する領域に設けられた第1導電型の第1のソース/ドレイン領域とを有する第1のトランジスタを備えている。また、前記第1のトランジスタは、前記第1のゲート電極の上面上及び側面上から前記第1のLDD領域の少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第1のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第1のLDD領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。この構成によれば、第1のLDD領域上に絶縁膜が形成されているので、不純物の注入後にレジストに含まれた不純物や第1のソース/ドレイン領域から拡散する不純物が第1のLDD領域に影響を与えるのを防ぐことができる。また、絶縁膜の膜厚を厚くすることで、より確実に不純物による汚染を防ぐことが可能となる。前記絶縁膜は、前記第1のゲート電極の上面上及び側面上、前記第1のLDD領域上に設けられた第1の内側絶縁膜と、前記第1のゲート電極の側面上に、間に前記第1の内側絶縁膜を挟んで設けられた第1の外側絶縁膜とを有していることが好ましい。本発明の別の一例に係る半導体装置は、半導体基板上に形成された素子分離領域上に設けられた抵抗体と、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って設けられた絶縁膜とを有する抵抗素子を備えている。前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きい。この構成によれば、抵抗体の上面上及び側面上に絶縁膜が形成されているので、同一基板上でMISトランジスタを形成する際に、高濃度の不純物を半導体基板に導入した後に抵抗体が不純物により汚染されにくくなっている。このため、所望の抵抗値を有する抵抗素子を形成することができる。本発明の別の一例に係る半導体装置は、半導体基板上に形成された拡散層抵抗とトランジスタとを備えている。前記拡散層抵抗は、前記半導体基板の上部に形成された第1導電型の不純物領域と、前記不純物領域上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜と、前記半導体基板のうち前記不純物領域及び前記第2の絶縁膜の両側に位置する領域に設けられ、前記不純物領域よりも高濃度の不純物を含む第1導電型の高濃度不純物領域とを有している。また、前記トランジスタは、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側面上に設けられた側壁絶縁膜と、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第1導電型のLDD領域と、前記半導体基板のうち、前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に設けられた第1導電型のソース/ドレイン領域とを有している。この構成によれば、不純物領域上に第2の絶縁膜が形成されているので、トランジスタのソース/ドレイン領域を形成した後にレジスト中の不純物や高濃度不純物領域中の不純物が不純物領域を汚染するのを防ぐことができる。そのため、拡散層抵抗の抵抗値を所望の値にすることができる。本発明の一例に係る半導体装置の製造方法は、半導体基板上に第1のゲート絶縁膜を間に挟んで第1のゲート電極を形成する工程aと、前記第1のゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板のうち前記第1のゲート電極の両側方に位置する領域に第1導電型の第1のLDD領域を形成する工程bと、前記第1のゲート電極の上面上及び側面上から前記第1のLDD領域上に亘って絶縁膜を形成する工程cと、前記第1のLDD領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記第1のゲート電極の両側方であって、前記第1のLDD領域の外側に位置する領域に第1導電型の第1のソース/ドレイン領域を形成する工程dとを備えている。さらに、前記絶縁膜のうち前記第1のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第1のLDD領域の少なくとも一方上に設けられた最も薄い部分の膜厚よりも大きい。この方法によれば、工程dにおいて不純物が導入された際に第1のLDD領域が絶縁膜で覆われているので、レジスト中に含まれる不純物や第1のソース/ドレイン領域に含まれる不純物が第1のLDD領域を汚染するのを防ぐことができる。また、第1のLDD領域上の絶縁膜の膜厚を任意に変えることができるので、第1のLDD領域の汚染を確実に防ぐことができる。本発明の一例に係る半導体装置の製造方法は、半導体基板上に設けられた素子分離領域上に抵抗体を形成する工程aと、前記抵抗体に不純物を導入する工程bと、前記工程bの後、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って絶縁膜を形成する工程cと、前記工程cの後に、前記工程bよりも多量の不純物を前記半導体基板の一部に導入する工程dとを備えている。さらに、前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きい。この方法によれば、工程dで抵抗体の上面上及び側面上に絶縁膜が設けられているので、レジストに含まれる不純物などによって抵抗体が汚染されるのを防ぐことができる。本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を挟んでゲート電極を形成する工程aと、前記ゲート電極をマスクとして不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第1導電型のLDD領域を形成するとともに、半導体基板の上部に第1導電型の不純物領域を形成する工程bと、前記ゲート電極の側面上に側壁絶縁膜を形成するとともに、前記不純物領域上に絶縁膜を形成する工程cと、前記不純物領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方であって、前記LDD領域の外側に位置する領域に第1導電型のソース/ドレイン領域を形成するとともに、前記半導体基板のうち前記不純物領域及び前記絶縁膜の両側方に位置する領域に、前記不純物領域よりも高濃度の不純物を含む第1導電型の高濃度不純物領域を形成する工程dとを備えている。この方法によれば、工程dの際に不純物領域上に絶縁膜が形成されているので、絶縁膜の膜厚を十分に厚くすることでレジストに残る不純物やソース/ドレイン領域から拡散する不純物が不純物領域を汚染するのを防ぐことができる。本発明の半導体装置およびその製造方法によれば、高電圧用オフセットLDDトランジスタ等の素子を不純物導入工程後の不純物による汚染から保護することができ、素子の特性変動およびばらつきを防止することができる。第1の実施形態図1a~cは、本発明の第1の実施形態に係る半導体装置を概略的に示す断面図である。図1aは、高電圧用のオフセットLDDトランジスタを示し、図1bは、高電圧用のLDDトランジスタを示し、図1cは、低電圧用のLDDトランジスタを示す。これらのMISトランジスタは、同一の半導体基板1上に設けられている。図1a~cに示すように、本実施形態の半導体装置は、半導体基板1の上部にある第1導電型の第1のウェル2上に設けられた高電圧用のオフセットLDDトランジスタ30と、第1のウェル2上に設けられた高電圧用のLDDトランジスタ40と、第2のウェル3上に設けられた低電圧用のLDDトランジスタ50とを備えている。オフセットLDDトランジスタ30は、第1のウェル2上に設けられたゲート絶縁膜4aと、ゲート絶縁膜4a上に設けられたポリシリコン等からなるゲート電極6aと、ゲート電極6aの側面上及び上面上に設けられた内側絶縁膜9aと、内側絶縁膜9aを間に挟んでゲート電極6aの側面上に設けられた外側絶縁膜11aと、第1のウェル2のうちゲート電極6aの両側方に位置する領域に形成された第2導電型のLDD領域7aと、第1のウェル2のうちゲート電極6aの両側方であってLDD領域7aの外側の位置に形成された第2導電型のソース/ドレイン領域13aと、ソース/ドレイン領域13a上に設けられ、金属シリサイドからなるシリサイド層14aとを有している。LDD領域7a上は、ゲート絶縁膜4a及びゲート電極6aの側面上から第1のウェル2上に亘って設けられた内側絶縁膜9aによって覆われている。ゲート電極6aの側面上に位置する絶縁膜内側絶縁膜9aと外側絶縁膜11aの膜厚の合計値は、LDD領域7a上に設けられた絶縁膜内側絶縁膜9aの最も薄い部分の膜厚よりも大きい。なお、ゲート電極6aのゲート長は例えば700nm程度であり、ゲート電極6aからソース/ドレイン領域13aまでの平面距離は600nm程度である。ゲート絶縁膜4aは例えばシリコン酸化物からなり、膜厚が例えば20nm程度である。内側絶縁膜9aは例えばシリコン酸化物からなり、膜厚は100nm程度である。外側絶縁膜11aは、例えばシリコン窒化物からなり、膜厚が例えば50nm程度である。なお、2つのソース/ドレイン領域13aは共にゲート電極6aから所定の距離を空けて配置されているが、ドレイン領域のみゲート電極6aから距離を空け、ソース領域はゲート電極6aからの距離をより近くしてもよい。また、LDD領域7a上に設けられた内側絶縁膜9aの端部は、外側絶縁膜11aよりもゲート電極6aから見て外側に突き出ている。LDDトランジスタ40は、第1のウェル2上に設けられたゲート絶縁膜4bと、ゲート絶縁膜4b上に設けられたポリシリコン等からなるゲート電極6bと、ゲート電極6bの側面上に設けられた内側絶縁膜9bと、内側絶縁膜9bを間に挟んでゲート電極6bの側面上に設けられた外側絶縁膜11bと、第1のウェル2のうちゲート電極6bの両側方に位置する領域に形成された第2導電型のLDD領域7bと、第1のウェル2のうちゲート電極6bの両側方であってLDD領域7bの外側の位置に形成された第2導電型のソース/ドレイン領域13bと、ソース/ドレイン領域13b上及びゲート電極6b上に設けられ、金属シリサイドからなるシリサイド層14bとを有している。LDD領域7b上は、ゲート絶縁膜4b及び内側絶縁膜9bによって覆われている。内側絶縁膜9bは、L字状の断面を有しており、内側絶縁膜9bの外側端部の位置と外側絶縁膜11bの外側端部位置とは揃っている。ゲート電極6bのゲート長は例えば700nm程度であり、ゲート電極6bからソース/ドレイン領域13bまでの平面距離は100nm程度である。ゲート絶縁膜4bは例えばシリコン酸化物からなり、膜厚が例えば20nm程度である。内側絶縁膜9bは例えばシリコン酸化物からなり、膜厚が例えば100nm程度である。外側絶縁膜11bは、例えばシリコン窒化物からなり、膜厚が例えば50nm程度である。なお、2つのソース/ドレイン領域13bは共にゲート電極6bから所定の距離を空けて配置されているが、ドレイン領域のみゲート電極6bから距離を空け、ソース領域はゲート電極6bからの距離をより近くしてもよい。LDDトランジスタ50は、第2のウェル3上に設けられたゲート絶縁膜5と、ゲート絶縁膜5上に設けられたポリシリコン等からなるゲート電極6cと、ゲート電極6cの側面上に設けられた側壁絶縁膜11cと、第2のウェル3のうちゲート電極6cの両側方に位置する領域に形成された第2導電型のLDD領域8と、第2のウェル3のうちゲート電極6cの両側方であってLDD領域8の外側の位置に形成された第2導電型のソース/ドレイン領域13cと、ソース/ドレイン領域13c上及びゲート電極6c上に設けられ、金属シリサイドからなるシリサイド層14cとを有している。ゲート電極6cのゲート長は例えば180nm程度であり、ゲート電極6cからソース/ドレイン領域13cまでの平面距離はオフセットLDDトランジスタ30及びLDDトランジスタ40におけるゲート電極とソース/ドレイン領域との距離よりも小さくなっている。ゲート絶縁膜5は例えばシリコン酸化物からなり、膜厚が例えば3.5nm程度である。側壁絶縁膜11cは、例えばシリコン窒化物からなり、膜厚が例えば50nm程度である。以下、図1a~cに示す本実施形態の半導体装置の製造方法について、図を用いて説明する。図2~図13は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。各図aはオフセットLDDトランジスタ30を形成する領域を示し、各図bはLDDトランジスタ40を形成する領域を示し、各図cはLDDトランジスタ50を形成する領域を示している。まず、図2a~cに示すように、半導体基板1に高電圧トランジスタ形成用の第1のウェル2と、低電圧トランジスタ形成用の第2のウェル3とをそれぞれ形成する。次に、第1のウェル2上には厚膜一例では膜厚20nmのゲート絶縁膜4を形成し、第2のウェル3上には薄膜一例では膜厚3.5nmのゲート絶縁膜5を形成し、ゲート絶縁膜4上及びゲート絶縁膜5に亘って、ポリシリコンからなる膜厚が200nmのゲート電極材料膜6を形成する。次に、図3a~cに示すように、ゲート電極材料膜6をリソグラフィ及びエッチングにより加工してオフセットLDDトランジスタ30用のゲート電極6a、LDDトランジスタ40用のゲート電極6b、LDDトランジスタ50用のゲート電極6cを形成する。このとき、ゲート電極6a、6bのゲート長は例えば700nmであり、ゲート電極6cのゲート長は例えば180nmである。次に、図4a~cに示すように、オフセットLDDトランジスタ30用のLDD領域7a、LDDトランジスタ40用のLDD領域7b、及びLDDトランジスタ50用のLDD領域8をイオン注入によって形成する。ここで、LDD領域7a、7bとLDD領域8とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件ドーズ量の一例は、LDD領域7a、7bはボロンイオンBイオンで1×1013/cm2オーダーであり、低電圧用LDD領域8はBイオンで1×1014/cm2オーダーである。次に、図5a~cに示すように、半導体基板1上の全面に、カバレッジ良好な、膜厚が100nmの絶縁膜9を形成する。絶縁膜9は例えばシリコン酸化物で構成されていてもよい。なお、絶縁膜9は積層構造を有していてもよい。次に、図6a~cに示すように、高電圧用のオフセットLDDトランジスタ30及び高電圧用のLDDトランジスタ40をそれぞれ形成するための領域上を覆い、低電圧用のLDDトランジスタ50を形成するための領域に開口を有するレジスト10を形成する。次に、図7a~cに示すように、絶縁膜9のうち、低電圧用のLDDトランジスタ50を形成するための領域内に形成された部分を等方性エッチングにより除去する。図6a~c、図7a~cからわかるように、LDDトランジスタ50を形成するための領域内で絶縁膜9を除去する工程は、高電圧用のオフセットLDDトランジスタ30及びLDDトランジスタ40と低電圧用のLDDトランジスタ50とで側壁絶縁膜の膜厚に差異を設けるための工程であり、オフセットLDDトランジスタ30を設けない場合でも行われる工程である。次に、図8a~cに示すように、レジスト10を除去した後、半導体基板1上の全面にカバレッジ良好な、膜厚が70nmの絶縁膜11を形成する。絶縁膜11は、例えばシリコン窒化物で構成されていてもよい。なお、絶縁膜11は積層構造を有していてもよい。次に、図9a~cに示すように、異方性エッチングによって、ゲート電極6cの上面及びLDD領域8の上面が露出するまで絶縁膜11を除去する。これにより、ゲート電極6aの側面上に絶縁膜9を挟んで外側絶縁膜11aが形成され、ゲート電極6bの側面上に絶縁膜9を挟んで外側絶縁膜11bが形成され、ゲート電極6cの側面上には側壁絶縁膜11cが形成される。本工程により、ゲート電極6aの側面上には絶縁膜9と外側絶縁膜11aとが形成され、ゲート電極6bの側面上には絶縁膜9と外側絶縁膜11bとが形成され、ゲート電極6cの側面上には側壁絶縁膜11cが形成されることとなる。従って、ゲート電極6a、6bの側面上にはゲート電極6cの側面上よりも厚い絶縁膜が形成されることになる。なお、オフセットLDDトランジスタ30及びLDDトランジスタ40を形成するための領域内で、ゲート電極6a、6bの上面、及び半導体基板1の上面が露出すると、ゲート電極6cの側面上の側壁絶縁膜11cの厚さが所望の厚さより薄くなったり、素子分離絶縁膜図示せずが薄くなったり、半導体基板1の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、側壁絶縁膜11cとは別に形成された絶縁膜9がゲート電極6a、6bの上面及び半導体基板1上を覆っているので、このような不具合の発生が抑えられている。次に、図10a~cに示すように、低電圧用のLDDトランジスタ50を形成するための領域と、ゲート電極6aの上面上及び側面上の絶縁膜9及び外側絶縁膜11a、及びLDD領域7aの上面の一部とを覆うようにレジスト12を形成する。LDD領域7aのオフセット長LDD領域7a端からレジスト12の端までの平面距離は、例えば600nmである。次に、図11a~cに示すように、異方性エッチングによって、ゲート電極6bの上面及びLDDトランジスタ40を形成する領域における半導体基板1の上面が露出するまで、絶縁膜9を除去する。これにより、ゲート電極6bの側面上に絶縁膜9の一部からなる内側絶縁膜9bを形成し、内側絶縁膜9b上に外側絶縁膜11bを形成する。また、高電圧のオフセットLDDトランジスタ30を形成するための領域では、絶縁膜9のうちレジスト12で覆われた部分で構成された内側絶縁膜9aが残される。この内側絶縁膜9aは、ゲート電極6aの上面及び側面を覆うとともに、ゲート絶縁膜4aを間に挟んでLDD領域7aの上面の一部を覆っている。なお、図10a~c、図11a~cに示す工程は、LDDトランジスタ40とLDDトランジスタ50とで側壁絶縁膜の膜厚に差異を設けるための工程でもあるので、オフセットLDDトランジスタ30が設けられない場合でも行われる。次に、図12a~cに示すように、レジスト12を除去した後、不純物イオン17を注入することにより、第1のウェル2のうちゲート電極6a及び内側絶縁膜9aの両側方に位置する領域にソース/ドレイン領域13aを形成し、第1のウェル2のうちゲート電極6b及び内側絶縁膜9bの両側方に位置する領域にソース/ドレイン領域13bを形成する。また、第2のウェル3のうちゲート電極6c及び側壁絶縁膜11cの両側方に位置する領域にソース/ドレイン領域13cを形成する。オフセットLDDトランジスタ30、LDDトランジスタ40、LDDトランジスタ50がpチャネル型である場合には本工程でBイオンを注入し、これらのトランジスタがnチャネル型である場合には本工程でヒ素Asイオン等を注入する。ここで、注入条件ドーズ量は、例えばBイオンで3×1015/cm2オーダーである。また、図示はしないが、オフセットLDDトランジスタ30等と導電型が異なるMISトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図12aに示すように、本実施形態の方法では、LDD領域7a上に既に内側絶縁膜9aが形成されているため、アッシング時にレジストやソース/ドレイン領域13aから放出される不純物による汚染から、LDD領域7aを保護することができる。次に、図13a~cに示すように、上述のレジストを除去後、ソース/ドレイン領域13a、13b、13c上、及びゲート電極6b、6c上に金属シリサイドからなるシリサイド層14a、14b、14cをそれぞれ形成する。このシリサイド層14a、14b、14cは金属膜の形成工程、金属膜と半導体基板1とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、オフセットLDDトランジスタ30、LDDトランジスタ40、及びLDDトランジスタ50を備えた半導体装置が形成できる。本実施形態の半導体装置およびその製造方法によれば、図6a~c、図7a~c、図10a~c、図11a~cに示したように、各トランジスタの側壁絶縁膜の膜厚に差異を形成するための工程を用いて内側絶縁膜9a、外側絶縁膜11aを形成することができるので、従来の製造方法に比べて工程数を増加させずに本実施形態の半導体装置を製造することができる。この方法によれば、図12a~c、図13a~cに示す工程で、LDD領域7aがゲート絶縁膜4a及び内側絶縁膜9aにより覆われているので、イオン注入後にレジスト中の不純物等がLDD領域7aに入るのを防ぐことができ、特性の変動を抑えることができる。また、低電圧用のLDDトランジスタ50の側壁絶縁膜11cは、LDD領域7aを覆う内側絶縁膜9aとは別に形成された膜であるので、側壁絶縁膜11cを適切な厚さにした場合であっても内側絶縁膜9aの膜厚を、不純物による汚染を防ぐのに十分な厚さにすることができる。そのため、従来の半導体装置に比べてより確実に不純物によるLDD領域7aの汚染を防ぐことが可能となる。このため、本実施形態の半導体装置では、オフセットLDDトランジスタ30において接合耐圧の低下や基板へのリーク電流の発生等を防ぎ、特性変動及び特性のばらつきを抑えることが可能となっている。また、オフセットLDDトランジスタ30では十分なオフセット幅を取っているので、オフセットLDDトランジスタ30は高耐圧化されている。LDDトランジスタ40もLDDトランジスタ50に比べて膜厚の大きいゲート絶縁膜4bを有しており、高電圧駆動が可能になっている。また、上述のトランジスタの他にも、半導体基板1上に例えば、ポリシリコン抵抗や拡散層抵抗を形成することが可能である。なお、本実施形態では、MISトランジスタの導電型を規定していないが、nチャネル型、pチャネル型のいずれのトランジスタであっても同じように形成することができる。また、CMISについても同様の構成を採用することができる。なお、本実施形態では、図13a~cに示す工程でシリサイド層14a、14b、14cの形成まで説明したが、シリサイド層の形成は半導体装置の動作に必須ではない。第2の実施形態図14a~cは、本発明の第2の実施形態に係る半導体装置を概略的に示す断面図である。図14aに示すように、本実施形態の半導体装置において、高電圧用のオフセットLDDトランジスタ30のドレイン側のみオフセット構造を有している点が第1の実施形態に係る半導体装置と異なっている。LDDトランジスタ40及びLDDトランジスタ50の構成は第1の実施形態の半導体装置と同様である。オフセットLDDトランジスタ30は、第1のウェル2上に設けられたゲート絶縁膜4aと、ゲート絶縁膜4a上に設けられたポリシリコン等からなるゲート電極6aと、ゲート電極6aの側面上及び上面の一部上に設けられた内側絶縁膜9aと、内側絶縁膜9aを間に挟んでゲート電極6aの側面上に設けられた外側絶縁膜11aと、第1のウェル2のうちゲート電極6aの両側方に位置する領域に形成された第2導電型のLDD領域7aと、第1のウェル2のうちゲート電極6aの両側方であってLDD領域7aの外側の位置に形成された第2導電型のソース/ドレイン領域13aと、ソース/ドレイン領域13a上及びゲート電極6aの一部上に設けられ、金属シリサイドからなるシリサイド層14aとを有している。LDD領域7a上は、ゲート絶縁膜4a及びゲート電極6aの側面上から第1のウェル2上に亘って設けられた内側絶縁膜9aによって覆われている。ドレイン側にはオフセット構造が形成されている。すなわち、ドレイン領域とゲート電極6aとの距離は、ソース領域とゲート電極6aとの距離に比べて大きくなっている。言い換えれば、ドレイン側のLDD領域7aのゲート長方向の長さはソース側のLDD領域7aのゲート長方向の長さよりも長くなっている。これにより、オフセットLDDトランジスタ30では第1の実施形態のオフセットLDDトランジスタ30と同程度の高い耐圧性を有している。ゲート電極6aのドレイン領域側の側面上に位置する絶縁膜内側絶縁膜9aと外側絶縁膜11aの膜厚の合計値は、LDD領域7a上に設けられた絶縁膜内側絶縁膜9aの最も薄い部分の膜厚よりも大きい。なお、ゲート電極6aのゲート長は例えば700nm程度であり、ゲート電極6aからドレイン領域までの平面距離は800nm程度である。ゲート絶縁膜4aは例えばシリコン酸化物からなり、膜厚が例えば20nm程度である。内側絶縁膜9aは例えばシリコン酸化物からなり、膜厚は100nm程度である。外側絶縁膜11aは、例えばシリコン窒化物からなり、膜厚が例えば50nm程度である。以下、図14a~cに示す本実施形態の半導体装置の製造方法について、図を用いて説明する。図15~図18は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。各図aはオフセットLDDトランジスタ30を形成する領域を示し、各図bはLDDトランジスタ40を形成する領域を示し、各図cはLDDトランジスタ50を形成する領域を示している。なお、図15a~cに示す構造を形成するまでの製造工程は、第1の実施形態で説明した図2a~cから図9a~cまでの工程と同様であるので、これ以後の工程について説明する。まず、図15a~cに示すように、LDDトランジスタ50を形成するための領域を覆い、且つオフセットLDDトランジスタ30を形成するための領域のうち、ゲート電極6cの上面の一部上からドレイン側のLDD領域7a上の一部までを覆うレジスト12を形成する。オフセットLDDトランジスタにおけるオフセット長は、例えば800nmである。次に、図16a~cに示すように、異方性エッチングによって、ゲート電極6bの上面及びLDDトランジスタ40を形成する領域における半導体基板1の上面が露出するまで、絶縁膜9を除去する。これにより、ゲート電極6bの側面上に絶縁膜9の一部からなる内側絶縁膜9bを形成し、内側絶縁膜9b上に外側絶縁膜11bを形成する。また、高電圧のオフセットLDDトランジスタ30を形成するための領域では、絶縁膜9のうちレジスト12で覆われた部分で構成された内側絶縁膜9aが残される。この内側絶縁膜9aは、ゲート電極6aの上面の一部及び側面を覆うとともに、ゲート絶縁膜4aを間に挟んでドレイン側に位置するLDD領域7aの上面の一部を覆っている。なお、図15a~c、図16a~cに示す工程は、LDDトランジスタ40とLDDトランジスタ50とで側壁絶縁膜の膜厚に差異を設けるための工程でもあるので、オフセットLDDトランジスタ30が設けられない場合でも行われる。次に、図17a~cに示すように、レジスト12を除去した後、不純物イオン17を注入することにより、第1のウェル2のうちゲート電極6a及び内側絶縁膜9aの両側方に位置する領域にソース/ドレイン領域13aを形成し、第1のウェル2のうちゲート電極6b及び内側絶縁膜9bの両側方に位置する領域にソース/ドレイン領域13bを形成する。また、第2のウェル3のうちゲート電極6c及び側壁絶縁膜11cの両側方に位置する領域にソース/ドレイン領域13cを形成する。オフセットLDDトランジスタ30、LDDトランジスタ40、LDDトランジスタ50がpチャネル型である場合には本工程でBイオンを注入し、これらのトランジスタがnチャネル型である場合には本工程でヒ素Asイオン等を注入する。ここで、注入条件ドーズ量は、例えばBイオンで3×1015/cm2オーダーである。また、図示はしないが、オフセットLDDトランジスタ30等と導電型が異なるMISトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図17に示すように、本実施形態の方法では、LDD領域7a上に既に内側絶縁膜9aが形成されているため、アッシング時にレジストやソース/ドレイン領域13aから放出される不純物による汚染から、LDD領域7aを保護することができる。次に、図18a~cに示すように、ゲート電極6aのソース領域側の上面上、及びソース/ドレイン領域13a上に金属シリサイドからなるシリサイド層14aを形成し、ゲート電極6b上及びソース/ドレイン領域13b上に金属シリサイドからなるシリサイド層14bを形成する。また、ゲート電極6c上、及びソース/ドレイン領域13c上に金属シリサイドからなるシリサイド層14cを形成する。このシリサイド層14a、14b、14cは金属膜の形成工程、金属膜と半導体基板1とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、オフセットLDDトランジスタ30、LDDトランジスタ40、及びLDDトランジスタ50を備えた半導体装置が形成できる。本実施形態の半導体装置およびその製造方法によれば、図6a~c、図7a~c、図15a~c、図16a~cに示したように、各トランジスタの側壁絶縁膜の膜厚に差異を形成するための工程を用いて内側絶縁膜9a、外側絶縁膜11aを形成することができるので、従来の製造方法に比べて工程数を増加させずに本実施形態の半導体装置を製造することができる。この方法によれば、図17a~c、図18a~cに示す工程で、オフセット構造を有するドレイン側のLDD領域7aがゲート絶縁膜4a及び内側絶縁膜9aにより覆われているので、イオン注入後にレジスト中の不純物等がLDD領域7aに入るのを防ぐことができ、特性の変動を抑えることができる。また、オフセットLDDトランジスタ30では十分なオフセット幅を取っているので、オフセットLDDトランジスタ30は高耐圧化されている。LDDトランジスタ40もLDDトランジスタ50に比べて膜厚の大きいゲート絶縁膜4bを有しており、高電圧駆動が可能になっている。さらに、本実施形態の半導体装置では、ドレイン領域側のみがオフセット構造を有しているので、オフセットLDDトランジスタ30の耐圧性を第1の実施形態に係る半導体装置と同等にしたまま、オフセットLDDトランジスタ30のサイズを小さくすることができる。また、本実施形態の方法によれば、第1の実施形態と同様に、LDD領域の形成工程からソース/ドレイン領域の形成工程までの工程において、所望の領域上に内側絶縁膜を形成することができるため、金属シリサイド形成工程を含む場合に、追加工程なしに自己整合的に非シリサイド領域を形成することができる。また、上述のトランジスタの他にも、半導体基板1上に例えば、ポリシリコン抵抗や拡散層抵抗を形成することが可能である。なお、本実施形態では、MISトランジスタの導電型を規定していないが、nチャネル型、pチャネル型のいずれのトランジスタであっても同じように形成することができる。また、CMISについても同様の構成を採用することができる。なお、本実施形態では、図18a~cに示す工程でシリサイド層14a、14b、14cの形成まで説明したが、シリサイド層の形成は半導体装置の動作に必須ではない。第3の実施形態図19a~cは、本発明の第3の実施形態に係る半導体装置を概略的に示す断面図である。図19aに示すように、本実施形態の半導体装置は、高電圧用のLDDトランジスタ40、及び低電圧用のLDDトランジスタ50と同一の半導体基板1上にポリシリコンからなる抵抗体6dを有する抵抗素子60が設けられている点が第1の実施形態に係る半導体装置と異なっている。LDDトランジスタ40及びLDDトランジスタ50の構成は第1の実施形態の半導体装置におけるゲート電極、内側絶縁膜、及び外側絶縁膜の構成と同様である。すなわち、抵抗素子60は、第1のウェル2上に形成された素子分離領域20上に形成されたポリシリコンからなる抵抗体6dと、抵抗体6dの上面上及び側面上から素子分離領域20の一部上に亘って設けられた内側絶縁膜9dと、抵抗体6dの側面上に間に内側絶縁膜9dを挟んで設けられた外側絶縁膜11dとを有している。抵抗体6dの側面上に形成された絶縁膜内側絶縁膜9dと外側絶縁膜11dの合計膜厚は、素子分離領域20のうち抵抗体6dの両側方に位置する部分上に形成された絶縁膜内側絶縁膜9dの膜厚よりも大きくなっている。図20aは、抵抗素子60を上方から見た場合の平面図であり、bは、抵抗素子60のゲート幅方向断面図19a~cと直交する断面を示す図である。図20a、bに示すように、抵抗体6dの上面の一部ここでは抵抗体6dの両端部の上面上には金属シリサイドからなるシリサイド層14dが形成されており、上層配線に接続されたコンタクトプラグ図示せずがこのシリサイド層14dに接続される。次に、本実施形態の半導体装置の製造方法を説明する。製造工程は、第1の実施形態の半導体装置におけるオフセットLDDトランジスタ30に代えて、ゲート電極6b、6cと同じ材料で構成される抵抗体6dを有する抵抗素子60を形成する他、基本的に第1の実施形態に係る製造方法と同一である。抵抗体6dの側面上に設けられた絶縁膜内側絶縁膜9d及び外側絶縁膜11dの膜厚の合計は、素子分離領域20上に設けられた絶縁膜内側絶縁膜9dのうち最も薄い部分の膜厚より薄い。図21~図31は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。各図aは抵抗素子60を形成する領域を示し、各図bはLDDトランジスタ40を形成する領域を示し、各図cはLDDトランジスタ50を形成する領域を示している。まず、図21a~cに示すように、半導体基板1上の素子分離領域20上、ゲート絶縁膜4、5上にポリシリコンからなる膜厚200nm程度のゲート電極材料膜6を形成する。次に、図22a~cに示すように、ゲート電極材料膜6をリソグラフィ及びエッチングにより加工して抵抗体6d、LDDトランジスタ40用のゲート電極6b、LDDトランジスタ50用のゲート電極6cを形成する。このとき、抵抗体6dの幅は例えば1μmで、長さは例えば100μm程度である。次に、図23a~cに示すように、LDDトランジスタ40用のLDD領域7b、及びLDDトランジスタ50用のLDD領域8をイオン注入によって形成する。ここで、LDD領域7bとLDD領域8とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件ドーズ量の一例は、LDD領域7bがボロンイオンBイオンで1×1013/cm2オーダーであり、低電圧用のLDD領域8がBイオンで1×1014/cm2オーダーである。次に、図24a~cに示すように、半導体基板1上の全面に、カバレッジ良好な、膜厚が100nmの絶縁膜9を形成する。なお、絶縁膜9は積層構造を有していてもよい。次に、図25a~cに示すように、抵抗素子60及び高電圧用のLDDトランジスタ40をそれぞれ形成するための領域上を覆い、低電圧用のLDDトランジスタ50を形成するための領域に開口を有するレジスト10を形成する。次に、図26a~cに示すように、絶縁膜9のうち、低電圧用のLDDトランジスタ50を形成するための領域内に形成された部分を等方性エッチングにより除去する。LDDトランジスタ50を形成するための領域内で絶縁膜9を除去する本工程は、抵抗素子60及びLDDトランジスタ40と低電圧用のLDDトランジスタ50とで側壁絶縁膜の膜厚に差異を設けるための工程であり、抵抗素子60を設けない場合でも行われる工程である。次に、図27a~cに示すように、レジスト10を除去した後、半導体基板1上の全面にカバレッジ良好な、膜厚が例えば70nmの絶縁膜11を形成する。なお、絶縁膜11は積層構造を有していてもよい。次に、図28a~cに示すように、異方性エッチングによって、ゲート電極6cの上面及びLDD領域8の上面が露出するまで絶縁膜11を除去する。これにより、抵抗体6dの側面上に絶縁膜9を挟んで外側絶縁膜11dが形成され、ゲート電極6bの側面上に絶縁膜9を挟んで外側絶縁膜11bが形成され、ゲート電極6cの側面上には側壁絶縁膜11cが形成される。本工程により、抵抗体6dの側面上には絶縁膜9と外側絶縁膜11dとが形成され、ゲート電極6bの側面上には絶縁膜9と外側絶縁膜11bとが形成され、ゲート電極6cの側面上には側壁絶縁膜11cが形成されることとなる。従って、抵抗体6d及びゲート電極6bの側面上にはゲート電極6cの側面上よりも厚い絶縁膜が形成されることになる。なお、抵抗素子60及びLDDトランジスタ40を形成するための領域内で、抵抗体6d、ゲート電極6bの上面、及び半導体基板1の上面が露出すると、ゲート電極6cの側面上の側壁絶縁膜11cの厚さが所望の厚さより薄くなったり、素子分離絶縁膜が薄くなったり、半導体基板1の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、抵抗体6d、ゲート電極6bの上面及び半導体基板1上を絶縁膜9が覆っているので、このような不具合の発生が抑えられている。次に、図29a~cに示すように、低電圧用のLDDトランジスタ50を形成するための領域と、抵抗体6dの上面上及び側面上の絶縁膜9及び外側絶縁膜11a、及び素子分離領域20のうち抵抗体6dからの距離が所定の範囲内の領域とを覆うようにレジスト12を形成する。次に、図30a~cに示すように、異方性エッチングによって、ゲート電極6bの上面及びLDDトランジスタ40を形成する領域における半導体基板1の上面が露出するまで、絶縁膜9を除去する。これにより、ゲート電極6bの側面上に絶縁膜9の一部からなる内側絶縁膜9bを形成し、内側絶縁膜9b上に外側絶縁膜11bを形成する。また、抵抗素子60を形成するための領域では、絶縁膜9のうちレジスト12で覆われた部分で構成された内側絶縁膜9dが残される。この内側絶縁膜9dは、抵抗体6dの上面及び側面を覆うとともに、ゲート絶縁膜4aを間に挟んで素子分離領域20の上面の一部を覆っている。なお、図29a~c、図30a~cに示す工程は、LDDトランジスタ40とLDDトランジスタ50とで側壁絶縁膜の膜厚に差異を設けるとともに、LDDトランジスタ50を形成するための領域を必要以上にエッチングしないための工程でもあるので、抵抗素子60が設けられない場合でも行われる。次に、図31a~cに示すように、レジスト12を除去した後、不純物イオン17を注入することにより、ソース/ドレイン領域13bを形成する。ここで、注入条件ドーズ量は、例えばBイオンで3×1015/cm2オーダーである。また、図示はしないが、LDDトランジスタ40等と導電型が異なるMISトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図31に示すように、本実施形態の方法では、抵抗体6d上に既に内側絶縁膜9dが形成されているため、アッシング時にレジスト12より放出される不純物による汚染から抵抗体6dを保護することができる。その後、公知の方法でソース/ドレイン領域13b上及びゲート電極6b上にシリサイド層14b図19参照を形成し、ソース/ドレイン領域13c上及びゲート電極6c上にシリサイド層14cを形成する。以上のように、本実施形態の方法によれば、工程数を増やすことなく、抵抗素子60とMISトランジスタとを同一基板上に不具合無く設けることができる。特に、図31a~cに示す工程で、レジストに含まれる不純物による汚染から、抵抗素子60をより確実に防ぐことができる。このため、抵抗素子60の抵抗値のばらつきを抑え、当該抵抗値を精度良く所望の値に設定することが可能となる。また、抵抗体6dの上面の一部上にはシリサイド層14dが設けられるが、抵抗体6dの上面全体上にシリサイド層14dを形成しない場合もある。第4の実施形態図32a~cは、本発明の第4の実施形態に係る半導体装置を概略的に示す断面図である。本実施形態の半導体装置では、高電圧用のオフセットLDDトランジスタ30に代えて拡散層抵抗70が設けられている点が第1の実施形態の半導体装置と異なっている。LDDトランジスタ40及びLDDトランジスタ50の構成は第1の実施形態と同様である。拡散層抵抗70は、第1のウェル2の上部に設けられた第2導電型LDD領域7b、8と同じ導電型の不純物領域7eと、不純物領域7e上に設けられ、ゲート絶縁膜4bと同じ膜厚を有し、同じ材料で構成された絶縁膜4eと、絶縁膜4e上に設けられ、内側絶縁膜9bと同じ材料で構成された絶縁膜9eと、第1のウェル2のうち不純物領域7eの両側に位置する領域に設けられた第2導電型の高濃度不純物領域13eと、高濃度不純物領域13e上に設けられたシリサイド層14eとを有している。次に、本実施形態の半導体装置の製造方法について説明する。ただし、LDDトランジスタ40、50は第1の実施形態に係る半導体装置と同じ構成であるので、拡散層抵抗70を中心として製造方法を説明する。図33~図43は、第4の実施形態に係る半導体装置の製造方法を示す断面図である。各図aは拡散層抵抗70を形成する領域を示し、各図bはLDDトランジスタ40を形成する領域を示し、各図cはLDDトランジスタ50を形成する領域を示している。まず、図33a~cに示すように、半導体基板1に高電圧トランジスタ形成用の第1のウェル2と低電圧トランジスタ形成用の第2のウェル3をそれぞれ形成する。次に、第1のウェル2上には厚膜例えば膜厚20nmのゲート絶縁膜4を形成し、第2のウェル3上には薄膜例えば膜厚3.5nmのゲート絶縁膜5を形成する。続いて、ゲート絶縁膜4のうちLDDトランジスタ40を形成するための領域内に設けられた部分上に形成されたポリシリコンからなる膜厚が200nm程度のゲート電極6bと、ゲート絶縁膜5上に設けられ、ポリシリコンからなる膜厚が200nm程度のゲート電極6cとを形成する。次に、図34a~cに示すように、不純物領域7e、LDDトランジスタ40用のLDD領域7b、及びLDDトランジスタ50用のLDD領域8をイオン注入によって第1のウェル2又は第2のウェル3に形成する。ここで、LDD領域7bとLDD領域8とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件ドーズ量の一例は、LDD領域7bはボロンイオンBイオンで1×1013/cm2オーダーであり、低電圧用のLDD領域8はBイオンで1×1014/cm2オーダーである。次に、図35a~cに示すように、半導体基板1上の全面に、カバレッジ良好な、膜厚が100nmの絶縁膜9を形成する。なお、絶縁膜9は積層構造を有していてもよい。次に、図36a~cに示すように、拡散層抵抗70及び高電圧用のLDDトランジスタ40をそれぞれ形成するための領域上を覆い、低電圧用のLDDトランジスタ50を形成するための領域に開口を有するレジスト10を形成する。次に、図37a~cに示すように、絶縁膜9のうち、低電圧用のLDDトランジスタ50を形成するための領域内に形成された部分を等方性エッチングにより除去する。次に、図38a~cに示すように、レジスト10を除去した後、半導体基板1上の全面にカバレッジ良好な、膜厚が例えば70nmの絶縁膜11を形成する。なお、絶縁膜11は積層構造を有していてもよい。次に、図39a~cに示すように、異方性エッチングによって、ゲート電極6cの上面及びLDD領域8の上面が露出するまで絶縁膜11を除去する。これにより、ゲート電極6aの側面上に絶縁膜9を挟んで外側絶縁膜11aが形成され、ゲート電極6bの側面上に絶縁膜9を挟んで外側絶縁膜11bが形成され、ゲート電極6cの側面上には側壁絶縁膜11cが形成される。また、拡散層抵抗70を形成するための領域では、絶縁膜11全体が除去される。本工程では、拡散層抵抗70を形成するための領域において絶縁膜9が形成されているので、半導体基板1の上面が露出することはない。なお、拡散層抵抗70を形成するための領域内で半導体基板1の上面が露出したり、LDDトランジスタ40を形成するための領域内で、ゲート電極6bの上面が露出したりすると、ゲート電極6cの側面上の側壁絶縁膜11cの厚さが所望の厚さより薄くなったり、素子分離絶縁膜図示せずが薄くなったり、半導体基板1の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、ゲート電極6bの上面及び半導体基板1上を絶縁膜9が覆っているので、このような不具合の発生が抑えられている。次に、図40a~cに示すように、低電圧用のLDDトランジスタ50を形成するための領域と、拡散層抵抗70の不純物領域7eを形成するための領域とを覆うようにレジスト12を形成する。次に、図41a~cに示すように、異方性エッチングによって、ゲート電極6bの上面及びLDDトランジスタ40を形成する領域における半導体基板1の上面が露出するまで、絶縁膜9を除去する。これにより、ゲート電極6bの側面上に絶縁膜9の一部からなる内側絶縁膜9bを形成し、内側絶縁膜9b上に外側絶縁膜11bを形成する。また、拡散層抵抗70を形成するための領域では、絶縁膜9のうちレジスト12で覆われた部分で構成された絶縁膜9eが残される。次に、図42a~cに示すように、レジスト12を除去した後、絶縁膜9eを覆うレジスト16を形成し、このレジスト16をマスクとして不純物イオン17を注入することにより、第1のウェル2のうち絶縁膜9eの両側方に位置する領域に高濃度不純物領域13eを形成し、第1のウェル2のうちゲート電極6b及び内側絶縁膜9aの両側方に位置する領域にソース/ドレイン領域13bを形成する。また、第2のウェル3のうちゲート電極6c及び側壁絶縁膜11cの両側方に位置する領域にソース/ドレイン領域13cを形成する。LDDトランジスタ40、LDDトランジスタ50がpチャネル型である場合には本工程でBイオンを注入し、これらのトランジスタがnチャネル型である場合には本工程でAsイオン等を注入する。ここで、注入条件ドーズ量は、例えばBイオンで1×1015/cm2オーダーである。また、図示はしないが、LDDトランジスタ40等と導電型が異なるMISトランジスタの形成領域上をレジスト16で覆っている。イオン注入の後、このレジスト16を除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図42aに示すように、本実施形態の方法では、不純物領域7e上に既に絶縁膜9eが形成されているため、アッシング時にレジストや高濃度不純物領域13eから放出される不純物による汚染から、不純物領域7eを保護することができる。そのため、拡散層抵抗70の抵抗値のばらつきを抑えることができる。次に、図43a~cに示すように、高濃度不純物領域13e上に金属シリサイドからなるシリサイド層14eを形成し、ゲート電極6b上及びソース/ドレイン領域13b上に金属シリサイドからなるシリサイド層14bを形成する。また、ゲート電極6c上、及びソース/ドレイン領域13c上に金属シリサイドからなるシリサイド層14cを形成する。このシリサイド層14e、14b、14cは金属膜の形成工程、金属膜と半導体基板1とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、拡散層抵抗70、LDDトランジスタ40、及びLDDトランジスタ50を備えた半導体装置が形成できる。以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、工程数を増やすことなく、拡散層抵抗領域の上面にも絶縁膜9eを形成することができる。第1の実施形態と同様に、この絶縁膜9eを利用して、図42aに示すように、ソース/ドレイン領域13b、13c形成時の高ドーズのイオン注入とその後のアッシングにより発生する汚染不純物から、拡散層抵抗領域を保護することができる。このため、拡散層抵抗70の抵抗値を精度良く所望の値に設定することが可能となる。また、本実施形態の構成によれば、LDD領域の形成からソースドレイン領域の形成までの間の工程において、所望の領域に絶縁膜9e、側壁絶縁膜11c等を形成することができるため、金属シリサイド形成工程を含む場合に、追加工程無く、自己整合的に非シリサイド領域を形成することができる。なお、以上で説明した各部材の構成材料やサイズ、形状等、形成手順は一例であって、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、オフセットLDDトランジスタのソース領域側にのみLDD領域を設けてドレイン領域側にはLDD領域を設けない場合であっても本実施形態で説明した構成を用いることができる。また、各実施形態の構成を適宜組み合わせることも可能である。