"第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成された第1の浮遊ゲートとを有する第1のメモリセルアレイ層と、前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成された第2の半導体層とを有する第2のメモリセルアレイ層と、前記第1絶縁層を介して上下に位置する前記第1及び第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁膜を介して形成され、前記第1の方向と直交する第2の方向に延びる制御ゲートと、を備えることを特徴とする不揮発性半導体記憶装置。前記第1及び第2の浮遊ゲートと前記制御ゲートとは、前記第1の方向に交互に配置されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。複数の前記第1のNANDセルユニットが、前記第2の方向に素子分離絶縁層を介して互いに絶縁分離され、複数の前記第2のNANDセルユニットが、前記第2の方向に前記素子分離絶縁層を介して互いに絶縁分離され、前記第1のNANDセルユニットと前記第2のNANDセルユニットは、前記第2の方向の位置がずれていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記第1のNANDセルユニットの両端に接続され、前記第1のNANDセルユニットをビット線及びソース線にそれぞれ接続するための第1の選択ゲートトランジスタと、前記第2のNANDセルユニットの両端に接続され、前記第2のNANDセルユニットを前記ビット線及び前記ソース線にそれぞれ接続するための第2の選択ゲートトランジスタと、を有し、前記第1及び第2の選択ゲートトランジスタは、前記第1の絶縁層を介して上下に絶縁分離されて形成され、第2の絶縁層を介して上下に絶縁分離された、前記第2の方向に延びる第1及び第2の選択ゲート線をさらに有することを特徴とする請求項1又~3のいずれか1項記載の不揮発性半導体記憶装置。前記第1の選択ゲート線と前記第1のゲート絶縁膜との間、及び前記第2の選択ゲート線と前記第2のゲート絶縁膜との間にポリシリコンを用いた導電膜を有することを特徴とする請求項4記載の不揮発性半導体記憶装置。第1の半導体層の上に第1のゲート絶縁膜及び第1のゲート形成層を順次形成し、前記第1のゲート形成層、前記第1のゲート絶縁膜及び前記第1の半導体層に第1方向と直交する第2方向に所定の間隔で前記第1方向に延びる第1の溝を形成し、前記第1の溝に第1の素子分離絶縁層を埋め込むと共に前記第1のゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、前記第1の絶縁層の上に第2のゲート形成層を形成し、前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に前記第1の方向に所定の間隔で前記第2の方向に延びる第2の溝を形成して前記第1のゲート形成層に第1の浮遊ゲート及び第1の選択ゲートを形成し、前記第2の溝にゲート間絶縁膜を形成した後、前記第2の溝に制御ゲートを埋め込み、前記第1の選択ゲートに対応する位置の前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に、前記第1のゲート絶縁膜との間に前記第1のゲート形成層が残るように前記第2の方向に延びる第3の溝を形成し、前記第3の溝に第1の選択ゲート線、第2の絶縁層及び第2の選択ゲート線を、前記第1の絶縁層と前記第2の絶縁層が前記第1方向に連続するように順次埋め込み、前記第2のゲート形成層及び前記制御ゲートの上に第2のゲート絶縁膜及び第2の半導体層を形成し、前記第2の半導体層、前記第2のゲート絶縁膜及び前記第2のゲート形成層に前記第2の方向に所定間隔で前記第1の方向に延びる第4の溝を形成して前記第2のゲート形成層に第2の浮遊ゲート及び第2の選択ゲートを形成し、前記第4の溝に第2の素子分離絶縁層を埋め込むことを特徴とする不揮発性半導体装置の製造方法。第1の半導体層の上に第1のゲート絶縁膜及び第1のゲート形成層を順次形成し、前記第1のゲート形成層、前記第1のゲート絶縁膜及び前記第1の半導体層に第1方向と直交する第2方向に所定の間隔で前記第1方向に延びる第1の溝を形成し、前記第1の溝に第1の素子分離絶縁層を埋め込むと共に前記第1のゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、第1及び第2の選択ゲートに対応する位置の前記第1の絶縁層及び前記第1のゲート形成層に、前記第1のゲート絶縁膜との間に前記第1のゲート形成層が残るように前記第2の方向に延びる第2の溝を形成し、前記第2の溝に第1の選択ゲート線及び第2の絶縁層を順次埋め込み、前記第1及び第2の絶縁層の上に第2のゲート形成層を形成し、第1及び第2の選択ゲートに対応する位置の前記第2のゲート形成層に、前記第1の選択ゲート線17との間に前記第2の絶縁層が残るように前記第2の方向に延びる第3の溝を形成し、前記第3の溝に第2の選択ゲート線を埋め込み、前記第2のゲート形成層及び前記第2の選択ゲート線の上に第3のゲート形成層を形成し、前記第3のゲート形成層、前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に前記第1の方向に所定の間隔で前記第2の方向に延びる第4の溝を形成して前記第1のゲート形成層に第1の浮遊ゲート及び前記第1の選択ゲートを形成し、前記第4の溝にゲート間絶縁膜を形成した後、前記第4の溝に制御ゲートを埋め込み、前記第3のゲート形成層及び前記制御ゲートの上に第2のゲート絶縁膜及び第2の半導体層を形成し、前記第2の半導体層、前記第2のゲート絶縁膜、前記第3のゲート形成層及び前記第2のゲート形成層に前記第2の方向に所定間隔で前記第1の方向に延びる第5の溝を形成して前記第2及び第3のゲート形成層に第2の浮遊ゲート及び第2の選択ゲートを形成し、前記第5の溝に第2の素子分離絶縁層を埋め込むことを特徴とする不揮発性半導体装置の製造方法。本発明は、低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、第1のメモリセルアレイ層と、この第1のメモリセルアレイ層の上に形成された第1の絶縁層と、この第1絶縁層の上に形成された第2のメモリセルアレイ層とを有する。第1のメモリセルアレイ層は、第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有する。第1のメモリセルは、第1の半導体層と、この第1の半導体層の上に形成された第1のゲート絶縁膜と、この第1のゲート絶縁膜の上に形成された第1の浮遊ゲートとを有する。第2のメモリセルアレイ層は、第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有する。第2のメモリセルは、第2の浮遊ゲートと、この第2の浮遊ゲートの上に形成された第2のゲート絶縁膜と、この第2のゲート絶縁膜の上に形成された第2の半導体層とを有する。第1絶縁層を介して上下に位置する第1及び第2の浮遊ゲートの第1の方向の両側面にゲート間絶縁膜を介して制御ゲートが形成されている。制御ゲートは第1の方向と直交する第2の方向に延びている。以下、添付の図面を参照して実施の形態について説明する。[第1の実施形態][基本となるメモリセルアレイ構造]まず、第1の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるNAND型フラッシュメモリのメモリセル構造について説明する。本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。図43は、この構造を採用した比較例のNAND型フラッシュメモリのメモリセルアレイ1の構造を示す図、図44は同メモリセルアレイ1の回路図である。メモリセルアレイ50は、電気的書き換え可能なM個の不揮発性メモリセルMC0-MCM-1が直列接続されたNANDストリングと、このNANDストリングの両端に接続される選択ゲートトランジスタS1,S2を備えるNANDセルユニットNUが複数配列されている。NANDセルユニットNUの一端選択ゲートトランジスタS1側はビット線BLに、他端選択ゲートトランジスタS2側は共通ソース線CELSRCに接続される。選択ゲートトランジスタS1、S2のゲート電極は選択ゲート線SGD、SGSに接続される。また、メモリセルMC0~MCM-1の両側に配置された制御ゲート電極はそれぞれワード線WL0~WLMに接続されている。ビット線BLは、センスアンプ回路60に接続され、ワード線WL0~WLM及び選択ゲート線SGD、SGSは、ロウデコーダ回路70に接続されている。基板に形成されたp型ウェル51にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層52が形成されている。またウェル51の上にはトンネル絶縁膜として機能するゲート絶縁膜53を介して浮遊ゲートFG54が形成され、この浮遊ゲート54の両側面にはゲート間絶縁膜IPD55を介して制御ゲートCG56が形成されている。制御ゲート56は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル51の上にゲート絶縁膜53を介して選択ゲート57を有している。選択ゲート57は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形でNAND接続されている。1つのメモリセルMCに1ビットのデータが記憶される1ビット/セルの場合、NANDセルユニットNUに交差するワード線WLに沿って形成されるメモリセルMCに1ページのデータが記憶される。また、1つのメモリセルMCに2ビットのデータが記憶される2ビット/セルの場合、ワード線WLに沿って形成されるメモリセルMCに、2ページ上位ページUPPER、下位ページLOWERのデータが記憶される。1つのブロックBLKは、ワード線WLを共有する複数のNANDセルユニットNUを含む。1つのブロックBLKは、データ消去動作の一単位を形成する。1つのメモリセルアレイ1において1つのブロックBLK中のワード線WLの数は、M1本であり、1ブロック中のページ数は、2ビット/セルの場合、M×2=128ページとなる。書き込み対象のメモリセルMCにデータを書き込む場合には、浮遊ゲート54の両側の制御ゲート56の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート56が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。[第1の実施形態のメモリセルアレイ構造]次に、第1の実施形態に係るメモリセルアレイ構造について説明する。図1は、第1の実施形態に係るメモリセルアレイ構造の斜視図、図2は図1のGCゲート方向から見た断面図、図3は図2のA-A′,B-B′及びC-C′の各線で切断し、図1のAAアクティブエリア方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。このメモリセルアレイ構造は、図43に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。すなわち、図1に示すように、絶縁体のベース30の上に、チャネルを形成するボディとなる第1の半導体層11及び第2の半導体層21が上下に配置され、その間に第1のトンネル絶縁膜第1のゲート絶縁膜12を介して第1の半導体層11の上面に対向する第1の浮遊ゲート13と第2のトンネル絶縁膜第2のゲート絶縁膜22を介して第2の半導体層21の下面に対向する第2の浮遊ゲート23が層間絶縁膜31を介して上下に積層されている。これら半導体層11,21、トンネル絶縁膜12,22及び浮遊ゲート13,23は、図3aのA-A′断面からも明らかなように、AA方向第1の方向に延びる層間絶縁膜15,25を介してGC方向第2の方向に互いに絶縁分離されている。浮遊ゲート13,23の積層構造体は、NAND配列を形成するように、半導体層11,21に沿ってAA方向に所定間隔で複数形成されている。各浮遊ゲート13,23の積層体のAA方向の両側には、ゲート間絶縁膜IPD:インターポリ絶縁膜32を介してGC方向に延びる制御ゲート33が形成されている。制御ゲート33は、上下の浮遊ゲート13,23に側面からカップリングするように、これら浮遊ゲート13,23に共通に設けられている。制御ゲート33と第2のトンネル絶縁膜22との間には、マスク材33mが設けられている。そして、下側の第1の半導体層11、第1のトンネル絶縁膜12、第1の浮遊ゲート13、ゲート間絶縁膜32及び制御ゲート33が、下側の第1のメモリセルMC1の構成に含まれる。また、上側の第2の半導体層21、第2のトンネル絶縁膜22、第2の浮遊ゲート23、ゲート間絶縁膜32及び制御ゲート33が、上側の第2のメモリセルMC2の構成に含まれる。浮遊ゲート13,23の積層構造体の配列方向の両端の制御ゲート33に隣接する位置には、選択ゲートトランジスタS11,S12,S21,S22を形成する第1の選択ゲート16及び第2の選択ゲート26が配置されている。これら選択ゲート16,26は、層間絶縁膜31を介して上下に積層され、それぞれトンネル絶縁膜12,22を介して半導体層11,21に対向している。第1の選択ゲート16にはGC方向に延びる第1の選択ゲート線17が埋め込まれ、第2の選択ゲート26にはGC方向に延びる第2の選択ゲート線27とマスク材27mとが埋め込まれている。これら選択ゲート線17,27は、層間絶縁膜34を介して互いに絶縁分離されている。そして、下側の第1のメモリセルユニットMU1には下側のNAND接続されたメモリセルMC1と選択ゲートトランジスタS11,S21を含み、第1のメモリセルアレイ層10にはGC方向に配列された複数のメモリセルユニットMU1を含む。また、下側の第2のメモリセルユニットMU2には上側のNAND接続されたメモリセルMC2と選択ゲートトランジスタS12,S22を含み、第2のメモリセルアレイ層20にはGC方向に配列された複数のメモリセルユニットMU2を含む。メモリセルユニットMU1,MU2の一端の半導体層11,21には、これらに共通の上下に延びて図示しないビット線につながるビット線コンタクト35が形成されている。また、メモリセルユニットMU1,MU2の他端の半導体層11,21には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト36が形成されている。更に、制御ゲート33の端部にはワード線コンタクト37が形成され、選択ゲート線17,27の端部には選択ゲート線コンタクト38が接続されている。以上の構成によれば、図4に等価回路を示すように、上下のNANDセルユニットNU1,NU2の上下に対応するメモリセルMC1,MC2の浮遊ゲート13,23は、両側のワード線WLとのカップリングによって同時に駆動され、共通のビット線と接続される。これに対し、選択ゲートトランジスタS11~S22は、上下のビット線に対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、NANDセルユニットNU1,NU2を選択的にアクティブにすることができる。このように、本実施形態では、浮遊ゲート13,23の両側面の制御ゲート33で浮遊ゲート13,23の電位を持ち上げて書き込みを行う方法を採用しているので、比較例の浮遊ゲート型セルの様な加工難易度の高いEBエッチバック構造を持たず、加工難易度が低いため、積層化に向いたセル構造となる。さらに、メモリセルMCの書込み及び消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、浮遊ゲートを厚くする必要がある。本実施形態によれば、浮遊ゲート13,23の両側にゲート間絶縁膜32を介して制御ゲート33を配置しており、浮遊ゲートと制御ゲートとがスタック構造ではないため、浮遊ゲートの厚膜化が容易であり、ワードライン自身も低いアスペクトのまま、カップリングを高くできる。このため、ゲート加工時のパターンヨレ倒壊等の問題に対しても有利である。ビットコストの課題に対しても、以降の形成フローにも示すが、上層セル下層セルのワードラインを一括で加工できるため、工程数を削減でき、プロセス単価の高いクリティカルリソグラフィー工程を削減でき、ビットコストも抑制可能である。この様に、本提案構造は、積層化の各種課題に対して、優位な構造である。[第1の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にメモリセルユニットMU1、MU2を設けているため、シリコン基板上にメモリセルユニットMU1、MU2が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜LowVoltage酸化膜とHighVoltage酸化膜の両者を形成、ゲート電極およびAAアクティブエリア加工マスク材を積層した後、STI溝を形成する。次にSTI溝を埋め込んだ後、GCゲート加工マスク材を積層し、GC電極加工、サイドウォール絶縁膜の形成を行った後、ソースドレイン拡散層を形成、GC間絶縁膜を埋め込み、平坦化する。周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図5~図20は、本実施形態に係るメモリセルアレイの形成方法を示す図である。まず、図5に示すように、図示しないシリコン基板上にSiO2を用いた絶縁層30Aを形成し、その上にポリシリコンを用いた第1の半導体層11A、SiO2を用いた第1のトンネル絶縁膜トンネル酸化膜12A、ポリシリコンを用いた第1の浮遊ゲート形成層13Aを順次積層する。チャネルボディとなる第1の半導体層11Aは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネルボディにポリシリコンを用い、SOI構造とすることにより、シリコン基板にSTIを形成する必要が無く、より積層化に向いたセル構造となる。トンネル絶縁膜12Aの形成は、ポリシリコンを用いた半導体層11A上のため、熱酸化膜ではなく、CVDChemicalVaporDepositionやALDAtomicLayerDeposition酸化膜を用いる。なお、第1の半導体層11Aは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。第1の浮遊ゲート形成層13Aまで形成した後は、その上にAAパターン加工用の例えばSiN、SiO2を用いたマスク材41,42をパターン形成する。マスク材41,42を用いたRIEReactiveIonEtchingによって、積層体を絶縁層30Aの下まで選択的にエッチングし、図6に示すように、AAパターンを加工する。これにより、浮遊ゲート形成層13B、トンネル絶縁膜12、半導体層11及び絶縁層30が形成される。次に、図7に示すように、AAパターン加工により形成された溝をSiO2を用いた層間絶縁膜15で埋め、第1の浮遊ゲート形成膜13Bを形成するポリシリコンをストッパとしてCMPChemicalMechanicalPolishingによる平坦化を行い、更にエッチバックによって層間絶縁膜15の上面を後退させる。次に、図8に示すように、層間絶縁膜15及び第1の浮遊ゲート形成膜13Bの上に上層と下層とを分離する層間絶縁膜31を形成し、その上にポリシリコンを用いた第2の浮遊ゲート成形膜23Aを形成する。続いて、図9に示すように、第2の浮遊ゲート形成膜23Aの上に、GCパターン加工用の例えばSiN、SiO2を用いたマスク材43,44をパターン形成する。そして、図10に示すように、マスク材43,44を用いたRIEによって、積層体をトンネル絶縁膜12の上まで選択的にエッチングし、GCパターンを形成する。これにより、第1の浮遊ゲート13、第2の浮遊ゲート形成層23B、第1の選択ゲート形成層16A及び第2の選択ゲート形成層26Aが形成される。このGCパターン加工は、下層のトンネル絶縁膜12と高い選択比を有するエッチングにより行い、下層の半導体層11をエッチングしないようにする事が望ましい。続いて、図11に示すように、SiO2を用いたゲート間絶縁膜IPD32を成膜したのち、GCパターン間に制御ゲート形成層33Aを埋め込む。制御ゲート形成層33Aとしては、ポリシリコン又はメタルWなどを用いることができる。次に、図12に示すように、制御ゲート形成層33Aに対し、RIEにてエッチバックを行うことで、制御ゲート33を形成する。その上に図13に示すように、CVD酸化膜や塗布酸化膜などを用いたマスク材33mと絶縁層39とを埋め込み、SiNを用いたマスク43をストッパとしてCMPにて上面を平坦化する。さらにその後、選択ゲート形成層16A,26Aや図示しないロウデコーダ部のトランジスタを形成するため、EIEtchingInterPoly溝に相当する選択ゲート溝加工をRIEなどにより実施して、図14に示すように、第2の選択ゲート形成層26B、層間絶縁膜31及び第1の選択ゲート16に至る選択ゲート溝17Aを形成する。次に、図15に示すように、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタS11~S22を形成するために、選択ゲート溝17Aに第1の選択ゲート線17、層間絶縁膜34及び第2の選択ゲート線27を、埋め込み→エッチバックを繰り返しながら順次形成していく。選択ゲート線17,27としては、制御ゲート33と同様、ポリシリコン又はメタルWなどを用いることができる。第2の選択ゲート線27の上のエッチバックされた部分には、キャップ絶縁膜39Aが埋め込まれ、その上面はマスク材43をストッパとするCMPにより平坦化される。図16a,b,cは、図15のそれぞれA-A′断面、B-B′断面、C-C′断面である。次に、図17に示すように、第2の浮遊ゲート形成膜23B又は制御ゲート333をストッパとしてCMPによる平坦化を実施し、その上にSiO2を用いた第2のトンネル絶縁膜トンネル酸化膜22A、ポリシリコンを用いた第2の半導体層21Aを順次成膜する。図18a,b,cは、図17のそれぞれA-A′断面、B-B′断面、C-C′断面である。続いて、図19に示すように、上層の第2の半導体層21A、第2のトンネル絶縁膜22A、第2の浮遊ゲート形成層23B及び第2の選択ゲート形成層26Bに対してAAパターン加工を行うため、第2の半導体層21Aの上にAAパターン加工用のSiNを用いたマスク材45をパターン形成し、RIEにてAAパターン加工を行う。図20a,b,cは、図19のそれぞれA-A′断面、B-B′断面、C-C′断面である。以上の工程で、第2の浮遊ゲート23が形成されると共に、この第2の浮遊ゲート23に対して第1のトンネル絶縁膜22及び第2の半導体層21が自己整合的に形成される。そして、上層のAAパターンの溝に層間絶縁膜25図3を埋め込む。最後に、半導体層11,22、制御ゲート33及び選択ゲート線17,27の端部に貫通孔を形成し、コンタクト35~38を形成することで2層のメモリセルアレイ層10,20が形成される。コンタクト35~38の材料としては、一般的なポリシリコンやメタルWなどを用いることができる。この実施形態によれば、図3aに示したように、下層の浮遊ゲート13と上層の浮遊ゲート23のAAパターン形成時点が異なることから、両者のGC方向にずれが生じる可能性があるが、両者は別のメモリセルMC1,MC2であるため、動作に何ら支障は無い。これに対し、浮遊ゲート13と半導体層11のチャネル、及び浮遊ゲート23と半導体層21のチャネルが位置ずれを起こすと、メモリセルMC1,MC2の動作に大きな影響を及ぼすことになる。この点、本実施形態のメモリセルアレイ構造によれば、下層の第1の半導体層11、第1のトンネル絶縁膜12及び第1の浮遊ゲート13のAAパターン加工を同時に行い、上層の第2の半導体層21、第2のトンネル絶縁膜22及び第2の浮遊ゲート23のAAパターン加工を同時に行うようにしているので、各層のメモリセルMC1,MC2の浮遊ゲート13,23と半導体層11,21のチャネルとが位置ずれすることを防止できる。このため、メモリセルMC1,MC2を支障なく動作させることができる。また、本実施形態によれば、制御ゲート33を上下のメモリセルMC1,MC2で共有すると共に、GCパターン形成を上層と下層とで同時に行うようにしているので加工プロセスの短縮を図ることができる。[第2の実施形態][第2の実施形態のメモリセルアレイ構造]次に、第2の実施形態に係るメモリセルアレイ構造について説明する。図21は、第2の実施形態に係るメモリセルアレイ構造の斜視図、図22は図21のGC方向から見た断面図、図23は図22のA-A′,B-B′及びC-C′の各線で切断し、図21のAA方向から見た断面図である。この実施形態が、第1の実施形態と異なる点は、上層の浮遊ゲートに、ポリシリコンを用いた2層構造の浮遊ゲート23,29を備え、上層の選択ゲートに、ポリシリコンを用いた2層構造の選択ゲート26,28を備えている点である。第1の実施形態では、第2の選択ゲート線27の上面が第2のトンネル絶縁膜22に直接接している。このため、第2の選択ゲート線27とトンネル絶縁膜22の界面がフラットになり難く、且つ上下の選択ゲートトランジスタS11,S12及びS21,S22の特性がばらつく可能性がある。本実施形態によれば、選択ゲート線27とトンネル絶縁膜22の間にポリシリコンを用いた選択ゲート28が介在しているので、トンネル絶縁膜22をフラットに維持することが容易となり、且つ上下の選択ゲートトランジスタS11,S12及びS21,S22の特性のバラツキを少なくすることが容易となる。[第2の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。図24~図41は、本実施形態に係るメモリセルアレイの形成方法を示す図である。なお、AAパターン形成までは第1の実施形態の図5~図7までの工程とほぼ同一であるため、詳しい説明は割愛する。本実施形態では、GCパターン加工を行う前に、選択ゲートトランジスタS11~S22の選択ゲート線17,27を先に形成する点が第1の実施形態とは異なっている。すなわち、下層のAA加工まで完了し、層間絶縁膜15を埋めたら、図24に示すように、層間絶縁膜31を形成し、図25に示すように、積層体の選択ゲートトランジスタS11~S22が形成される位置に、溝EI溝加工をRIEなどにより実施して、選択ゲート溝17Aを形成する。次に、選択ゲート溝17Aに選択ゲート線17となるポリシリコン又はメタルWなどを用いた導電体を埋め込み、層間絶縁膜31のおおよそ下面に相当する位置までエッチバックし、更に図26に示すように、選択ゲート線17のエッチバックされた面の上にSiO2を用いた層間絶縁膜34及びポリシリコンを用いた第2の浮遊ゲート形成層23Aを形成する。但し、第2の浮遊ゲート形成層23Aは、その後の工程で更に浮遊ゲートの厚みを増すので、目標の浮遊ゲート厚さの6~8割程度の厚さに抑えておく。次に、図27に示すように、第2の浮遊ゲート形成層23Aの選択ゲート線17が形成された位置の上に、溝EI溝加工をRIEなどにより実施して、選択ゲート溝27Aを形成する。このとき、選択ゲート溝27Aの底部と選択ゲート線17との間には、層間絶縁膜34が存在していることが必要である。続いて、図28及び図29に示すように、選択ゲート溝27Aに選択ゲート線27を埋め込み、浮遊ゲート形成層23Aの上までエッチバックした後、マスク材27mを形成する。浮遊ゲート形成層23Aの上にポリシリコンを用いた浮遊ゲート形成層29Aを成膜する。これにより上層と下層の浮遊ゲートの高さがほぼ等しくなる。次に、図30に示すように、第2の浮遊ゲート形成膜29Aの上に、GCパターン加工用のSiN、SiO2を用いたマスク材43,44をパターン形成する。そして、図31に示すように、マスク材43,44を用いたRIEによって、積層体をトンネル絶縁膜12の上まで選択的にエッチングし、GCパターンを形成する。これにより、第1の浮遊ゲート13、第2の浮遊ゲート形成層23B,29B、第1の選択ゲート形成層16及び第2の選択ゲート形成層26B,28Bが形成される。このGCパターン加工は、下層のトンネル絶縁膜12と高い選択比を有するエッチングにより行い、下層の半導体層11をエッチングしないようにする事が望ましい。続いて、図32に示すように、SiO2を用いたゲート間絶縁膜IPD32を成膜したのち、GCパターン間に制御ゲート形成層33Aを埋め込む。制御ゲート形成層33Aとしては、ポリシリコン又はメタルWなどを用いることができる。次に、図33に示すように、制御ゲート形成層33Aに対し、RIEにてエッチバックを行うことで、制御ゲート33を形成する。その上に図34に示すようにCVD酸化膜や塗布酸化膜などを用いたマスク材33mと絶縁層39とを埋め込み、SiNを用いたマスク43をストッパとしてCMPにて上面を平坦化する。更に図35に示すように、ポリシリコンを用いた層第2の浮遊ゲート形成層29Bおよび第2の選択ゲート形成層28BをストッパとしてCMPにて平面化処理を行い、図36に示すように、その上にSiO2を用いた第2のトンネル絶縁膜トンネル酸化膜22A、ポリシリコンを用いた第2の半導体層21Aを順次成膜する。図37a,b,cは、図36のそれぞれA-A′断面、B-B′断面、C-C′断面である。続いて、図38に示すように、上層の第2の半導体層21A、第2のトンネル絶縁膜22A、第2の浮遊ゲート形成層23B,29B及び第2の選択ゲート形成層26B,28Bに対してAAパターン加工を行うため、第2の半導体層21Aの上にAAパターン加工用のSiNを用いたマスク材45をパターン形成し、RIEにてAAパターン加工を行う。図39a,b,cは、図38のそれぞれA-A′断面、B-B′断面、C-C′断面である。以上の工程で、第2の浮遊ゲート23,29が形成されると共に、この第2の浮遊ゲート23,29に対して第1のトンネル絶縁膜22及び第2の半導体層21が自己整合的に形成される。そして、図40及び図41に示すように、上層のAAパターンの溝に層間絶縁膜25を埋め込む。最後に、半導体層11,22、制御ゲート33及び選択ゲート線17,27の端部に貫通孔を形成し、コンタクト35~38を形成することで2層のメモリセルアレイ層10,20が形成される。コンタクト35~38の材料としては、一般的なポリシリコンやメタルWなどを用いることができる。以上の第2の実施形態によれば、第1の実施形態の効果に加え、上層の選択ゲート28とトンネル絶縁膜22の界面をフラットに維持することが容易となり、且つ上層の選択ゲート線27とトンネル絶縁膜22との間にポリシリコンの選択ゲート28が介在することになるので、上下の選択ゲートトランジスタS11,S12及びS21,S22の特性を揃えることが容易となる。[第3の実施形態]図42は、第3の実施形態に係るメモリセルアレイ構造を示す斜視図である。上述した2層の形成プロセスのうち、コンタクト形成までのフローを繰り返すことで、さらに多重積層化が可能である。この実施形態では、4層のメモリセルアレイ層10A,20A,10B,20Bを積層している。このような多層配線に関しては、単層の浮遊ゲート型NANDフラッシュメモリと同じく、ビット線、ソース線、グローバル配線の3層のままで問題なく、周辺回路も大きく変える必要はなく、プラットフォームが浮遊ゲート型NANDフラッシュメモリと同一である点も本構造の優位点である。[その他の実施形態]なお、以上の実施形態では、制御ゲート33を上下のメモリセルMC1,MC2で共有する構成を取っているので、加工工程が簡単になり、配線周りも簡略化することができる。しかし、制御ゲート33を上下のメモリセルMC1,MC2でそれぞれ独立に制御可能なように、上下で分離する構成とすることもできる。この場合、制御ゲート形成プロセスを、上述した選択ゲート形成プロセスと同様に行うようにすれば良い。また、第1の実施形態において、上層の第2の浮遊ゲート23を一度のプロセスで形成せず、選択ゲート線27を多めにエッチバックさせて、その上に第2の実施形態のようにポリシリコンを追加形成するようにすれば、第2の実施形態と同様の効果を得ることができる。また、多層構造を形成する場合、AAパターンは、第1層→第2層第3層→第4層第5層......、GCパターンは、第1層第2層→第3層第4層→第5層第6層......と2層ずつ交互に形成することも可能である。これにより、加工プロセスは更に短縮化される。更に、浮遊ゲートとチャネルとの自己整合方法についても、上述した方法以外の方法が考えられる。例えば、AAパターンを形成する際に、浮遊ゲートの上に形成された窒化膜等の犠牲膜と一緒にエッチングをし、周囲を酸化膜で埋めた後に、ホット燐酸処理にて犠牲膜を除去する。そして、形成された溝にトンネル絶縁膜及び半導体層21を埋め込んで、CMP又はRIEで平坦化する。これによっても、浮遊ゲートとチャネルとの自己整合が実現可能である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"