"コマンド実行を指示するコマンド信号を生成する第1信号生成部を有するNAND型フラッシュメモリと、前記NAND型フラッシュメモリに入力されるデータ、または前記NAND型フラッシュメモリから出力されるデータについてECC処理を行うECC部を有し、前記NAND型フラッシュメモリと外部との間のデータの入出力を司る第1入出力部と、前記第1入出力部を介さずに、前記NAND型フラッシュメモリと外部との間のデータの入出力を司る第2入出力部と、第1信号生成部とデータバスを介して電気的に接続されてファンクション動作を規定するレジスタ、を含む制御部と、を備えることを特徴とするメモリシステム。前記NANDフラッシュメモリは、ページバッファをさらに有し、前記第2入出力部は、テスト用インターフェースをさらに有し、前記ページバッファと前記テスト用インターフェースはデータバスを介して電気的に接続されることを特徴とする請求項1記載のメモリシステム。前記制御部は、前記レジスタと接続されてコマンド実行を指示するコマンド信号を生成する第2信号生成部をさらに有し、テスト時に、制御部は、前記テスト用インターフェースから入力されたテストデータを前記レジスタに保持させたのちに、前記テスト用インターフェースから入力されたテスト信号に基づいて、前記第2信号生成部を動作させることを特徴とする請求項1又は請求項2記載のメモリシステム。実施形態は、制御部をテスト可能なメモリシステムを提供する。本実施形態のメモリシステムによれば、コマンド実行を指示するコマンド信号を生成する第1信号生成部を有するNAND型フラッシュメモリと、前記NAND型フラッシュメモリに入力されるデータ、または前記NAND型フラッシュメモリから出力されるデータについてECC処理を行うECC部を有し、前記NAND型フラッシュメモリと外部との間のデータの入出力を司る第1入出力部と、前記第1入出力部を介さずに、前記NAND型フラッシュメモリと外部との間のデータの入出力を司る第2入出力部と、第1信号生成部とデータバスを介して電気的に接続されてファンクション動作を規定するレジスタ、を含む制御部と、を備えることを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[メモリシステムの構成]第1の実施形態に係るメモリシステムについて、図1のブロック図を用いて説明する。図1に示すように、メモリシステム100は、NAND部10と、第1入出力部20と、第2入出力部30と、制御部40とを有する。例えば、メモリシステム100では、NAND部10、第1入出力部20、第2入出力部30、及び制御部40は、同一の半導体基板上に形成され、1つのチップに集積される。<NAND部>NAND部10は、メモリセルアレイ11、センスアンプ12a図1のS/A、ページバッファ12b、ロウデコーダ13、カラムアドレスカウンタ14、電圧発生部ドライバ回路も含む15、NANDシーケンサ16、オシレータ17a,17b、シリアルアクセス制御部18、NANDCUI19を有する。次に、本実施形態のメモリセルアレイ11、センスアンプ12a、ロウデコーダ13、電圧発生部15について、図2を用いて説明する。<<メモリセルアレイ>>図2に示すように、メモリセルアレイ11は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、複数のNANDストリングNSを備える。このNANDストリングNSそれぞれは、例えば、64個の不揮発性のメモリセルMTと、選択トランジスタST1、ST2を含む。図2に示すように、64個のメモリセルは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMTの一端側ワード線WL63に接続されたメモリセルMTのドレイン領域は選択トランジスタST1のソース領域に接続され、他端側ワード線WL0に接続されたメモリセルMTのソース領域は選択トランジスタST2のドレイン領域に接続されている。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、例えば、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。なお、メモリセルMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造あってもよい。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD、SGSに共通接続されている。すわなち、セレクトゲート線SGS,SGDは、複数のワード線WL0~WL63を挟むように、ワード線WL0とワード線WL63の両端にそれぞれ平行に配置されている。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLn1に共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、メモリセルMTは、nチャネルMOSトランジスタである。なお、メモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。また、メモリセルアレイ11は、通常データが保存される第1領域と、第1領域のスペア領域として用いられデータが保存される第2領域を含む。第2領域には、例えばエラーを訂正するパリティを保存する。<<メモリセルトランジスタMTの閾値分布について>>図3を用いて上記メモリセルトランジスタMTの閾値分布について説明する。図3は、横軸に閾値分布電圧をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルトランジスタMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルトランジスタMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルトランジスタMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。<<センスアンプ、ページバッファ>>図1、図2に戻って説明をする。センスアンプ12aは、ページサイズのデータを保持可能なバッファメモリであり、NAND型フラッシュメモリ1における1次データキャッシュとして機能する。このセンスアンプ12aは、図2に示すように、ビット線BLを介してNANDストリングNSに接続する。センスアンプ12aは、データの読み出し時には、メモリセルアレイ11のメモリセルから読み出されたデータをセンス増幅して一時的に保持し、ページバッファ12bに転送する。またデータの書き込み時には、ページバッファ12bから転送されたデータをビット線BLに転送して、データのプログラムを実行する。ページバッファ12bは、NANDデータバスを介して第1入出力部20、及びシリアルアクセス制御部18を介して第2入出力部30に接続する。データの読み出し時に、センスアンプ12aから転送されたデータを第1入出力部20、又は第2入出力部30に出力する。また、データの書き込み時に、第1入出力部20又は第2入出力部30から入力されたデータを一時的に保持し、これをセンスアンプ12aに転送する。センスアンプ12a、ページバッファ12bは、例えばビット線BL毎に設けられたラッチ回路を備え、これにより1ページ分のデータを保持出来る。従って、一部の領域がメインデータ保持用として使用され、残りがパリティ等のECCデータ保持用として使用される。なお、例えばラッチ回路は1ページ分だけあれば良い。<<ロウデコーダ>>図1、図2に示すように、ロウデコーダ13について説明する。ロウデコーダ13は、ブロックデコーダ13a、及び転送トランジスタNチャネルMOSトランジスタ13b乃至13dを備える。ブロックデコーダ13aは、データの書き込み動作時、読み出し動作時、及び消去時において、NANDシーケンサ16から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ13aからブロック選択信号が転送トランジスタ13b乃至13dに転送される。これにより、転送トランジスタ13b乃至13dはオン状態となる。これにより、ブロックデコーダ13aから与えられるブロック選択信号に基づいて、ロウデコーダ13はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路から与えられた電圧をそれぞれ転送する。また、ロウデコーダ13aは、NANDシーケンサ16から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。<<カラムアドレスカウンタ>>カラムアドレスカウンタ14は、NANDシーケンサ16とページバッファ12bとの間に接続される。NANDシーケンサ16からの内部制御信号に基づいて、例えばシリアルアクセスする際のカラムアドレスをページバッファ12bに出力する。<<電圧発生部>>電圧発生部15は、電圧発生回路15aと、ドライバ回路15bを有する。ドライバ回路15b内には、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ図2におけるSGSDriver、SGDDriver、及びワード線WL毎に設けられたワード線ドライバ図2におけるWLDriverを備える。本実施形態では、ワード線ドライバ、セレクトゲート線ドライバは、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバSGDDriverは、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバSGDDriverと同様にセレクトゲート線ドライバSGSDriverは、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。電圧発生回路15aは、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路15bに供給する。<<NANDシーケンサ>>NANDシーケンサ16は、NAND部10全体の動作を司る。すなわち、制御部40から命令NANDIFCommandを受けると、これに応答して、NANDシーケンサ16は、データのプログラム、読み出し、及び消去を実行するためのシーケンスを実行する。そして、NANDシーケンサ16は、このシーケンスに従って、電圧発生回路15、センスアンプ12a、及びページバッファ12b等の動作を制御する。<<オシレータ>>オシレータ17aは内部クロックICLKを生成する。すなわち、クロック生成器として機能する。そしてオシレータ17aは、生成した内部クロックICLKをNANDシーケンサ16に供給する。NANDシーケンサ16は、この内部クロックICLKに同期して動作する。オシレータ17bは内部クロックACLKを生成する。すなわち、クロック生成器として機能する。そしてオシレータ17bは、生成した内部クロックACLKを、制御部40に供給する。内部クロックACLKは、制御部40の動作の基準となるクロックである。<<NANDCUI>>NANDCUI19は、NAND部10のコマンドユーザインターフェースである。NANDCUI19は、第2入出力部30から出力されたファンクション実行コマンドに基づいて、内部コマンド信号をNANDシーケンサ16に出力する。このNANDCUI19は制御部40のOneNANDレジスタ44とデータバスと介して電気的に接続する。<第1入出力部>次に、本実施形態の第1入出力部20は、データバッファ21a、ロウデコーダ21b、センスアンプ21cS/A、SRAMバッファ22、ECCバッファ23、エラーポジションデコーダ24、パリティシンドローム25、ECC制御回路26、アクセスコントローラ27、バーストバッファ28図1のBurstRead/WriteBuffer、OneNAND登録商標ユーザインターフェース29を有する。説明の便宜上、データバッファ21a、ロウデコーダ21b、センスアンプ21cS/A、SRAMバッファ22を総括してバッファ部と呼ぶ。このバッファ部は、NAND部10におけるデータキャッシュとしての機能を担う。<<バッファ部>>バッファ部のSRAMメモリセルアレイ21aは、データ保持可能な複数のSRAMセルを備える。SRAMセルそれぞれは対応するワード線及びビット線に接続する。このメモリセルアレイ21aは、メモリセルアレイ11と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備える。ロウデコーダ21bは、バッファ部のメモリセルアレイ21aにおけるワード線を選択する。また、センスアンプ21cは、SRAMセルからビット線に読み出したデータをセンス増幅する。また、センスアンプ21cは、データをSRAMセルに書き込む際の負荷としても機能する。<<SRAMバッファ>>SRAMバッファ22は、センスアンプ21cを介して、メモリセルアレイ21a内のメモリセルとデータの授受を行う。また、SRAMバッファ22は、ECCデータバスを介してECCバッファ23と接続する。また、SRAMバッファ22は、RAMレジスタデータバスを介してバーストバッファ28、制御部40のOneNANDレジスタ44に接続する。SRAMバッファ22は、データの書き込み時に、バーストバッファ28から転送されるデータを一時的に保持する。そののち、ECCバッファ23、NANDデータバスを介して、データをページバッファ12bに書き込む。また、データの読み出し時には、NANDデータバスを介して、ページバッファ12bからECCバッファ23を介してデータを読み出し、これをバーストバッファ28に転送する。<<ECCバッファ>>ECCバッファ23は、SRAMバッファ22とNAND部10のページバッファ12bとの間に位置し、それぞれに接続する。ECCバッファ23は、ECC処理用データロード時は誤り訂正,データプログラム時はパリティ発生に一時的にデータを格納する。<<エラーポジションデコーダ>>エラーポジションデコーダErrorPositionDec24は、ECCバッファ23と後述するパリティシンドローム25との間に位置し、それぞれに接続する。エラーポディションでコーダ24は、パリティシンドローム25からのシンドローム入力を受け、データ誤りがあったビットbitのアドレスCorrectをECCバッファ23に出力する。<<パリティシンドローム>>パリティシンドロームParitySyndrome25は、ECC制御回路26の制御を受けて、プログラムに際してはECCバッファ23からECC処理用のデータDataの入力を受けパリティ生成を行う。また、パリティシンドローム25は、ECC制御回路26の制御を受けて、ロードに際してはECCバッファ23からECC処理用のデータData及びパリティの入力を受けてシンドローム生成を行う。<<ECC制御回路>>ECC制御回路ECCControl26は、制御部40のSRAMアドレス/タイミング発生回路43より受けたアドレス及びタイミングに従い、ECCバッファ23のデータ入出力やパリティまたはシンドローム発生のタイミング制御を行うように、パリティシンドローム25を制御する。<<アクセスコントローラ>>アクセスコントローラAccessController27は、OneNANDユーザインターフェース29から入力されたアドレス、制御信号を受け、センスアンプ21c、SRAMバッファ22、バーストバッファ28など各内部回路に必要な制御を行う。<<バーストバッファ>>バーストバッファ28は、データ読み出し/書き込みのために、データを一時的に保存するバッファの機能を有する。このバーストバッファ28は、RAMレジスタデータバスを介してSRAMバッファ22及びOneNANDレジスタ44に接続する。<<OneNANDユーザインターフェース>>次に、OneNANDユーザインターフェース29について説明する。OneNANDユーザインターフェース29は、例えばNOR型フラッシュメモリと同様のインターフェース規格である。OneNANDユーザインターフェース29は、メモリシステム100外部のホスト機器ユーザと接続可能な入出力バッファに接続する。OneNANDユーザインターフェース29は、入出力バッファを介して、ホスト機器との間でデータ、制御信号、及びアドレスAdd等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム100全体をイネーブルにするチップイネーブル信号/CE、アドレスをラッチさせるためのアドレスバリッド信号/AVD、バーストリードburstread用のクロックCLK、書き込み動作をイネーブルにするライトイネーブル信号/WE、データの外部への出力をイネーブルにするアウトプットイネーブル信号/OE、などである。OneNANDユーザインターフェース29は、データ入出力バスを介してバーストバッファ28に接続する。データ入出力バスは、例えば2バイトである。そしてOneNANDユーザインターフェース29は、データのリード要求、ロード要求、及びプログラム要求等に係る制御信号をアクセスコントローラ27に転送する。そして、データリード時には、バーストバッファ28内のデータを、入出力バッファを介してホスト機器に出力する。また、データライト時には、ホスト機器から与えられるデータを、入出力バッファを介してバーストバッファ28に転送する。<第2入出力部>次に、本実施形態の第2入出力部30は、NANDユーザインターフェース31、NANDBISTインターフェース32を有する。このNANDユーザインターフェース31は、NAND部10のシリアルアクセス制御回路18に接続する。また、NANDBISTインターフェース32は、NAND部10のNANDCUI19、NAND部10のページバッファ12bに接続する。図面の便宜上、図1では、NANDBISTインターフェース32とページバッファ12bとの間に設けられたデータバスの図示を省略した。NANDBISTインターフェース32は、入力されたテスト用のデータをNAND部10のページバッファ12bにデータバス図示略を介して出力し、コマンドラッチイネーブル信号などに基づいて、テスト用コマンドをNAND部10のNANDCUI19に出力する。<制御部>次に、引き続き図1を参照しつつ、制御部40について説明する。制御部40は、NAND部10及び入出力部10,20の動作を制御する。すなわち、メモリシステム100全体としての動作を統括する機能を有する。図示するように制御部40は、ステートマシンstatemachine41、NANDアドレス/コマンド発生回路42、SRAMアドレス/タイミング発生回路43、OneNANDレジスタ44、OneNANDCUI45、SRAMセルアレイ46a、センスアンプ46b、ロウデコーダ46cを備える。<<ステートマシン>>ステートマシン41は、OneNANDCUI45から与えられる内部コマンド信号に基づいて、メモリシステム100内部におけるシーケンス動作を制御する。ステートマシン41がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、NAND部10及び入出力部20,30の動作を制御する。ステートマシン41は、オシレータ19の生成する内部クロックACLKに同期しつつ、これらの制御を行う。またステートマシン41は、NANDシーケンサ16から与えられるレディ信号及びエラー信号により、NAND部10の動作状態を把握出来る。<<NANDアドレス/コマンド発生回路>>NANDアドレス/コマンド発生回路42は、ステートマシン41の制御に基づいてNAND部10の動作を制御する。より具体的には、アドレスや、OneNANDユーザインターフェース29にサポートされたコマンドProgramLoad等を生成し、NAND部10に出力する。<<SRAMアドレス/タイミング発生回路>>SRAMアドレス/タイミング発生回路43は、ステートマシン41の制御に基づいて第1入出力部20の動作を制御する。より具体的には、SRAMアドレス/タイミング発生回路43は、第1入出力部20で必要なアドレスやコマンドを発行して、ECC制御回路26及びアクセスコントローラ27に出力する。<<OneNANDレジスタ>>OneNANDレジスタ44は、ファンクションの動作状態を設定するためのレジスタである。すなわち、このレジスタ44は、アクセスコントローラ27から与えられるコマンド等に応じて、ファンクションの動作状態を設定する。より具体的には、レジスタ44は、例えばデータロード時にはロードコマンドを保持し、データプログラム時にはプログラムコマンドを保持する。このレジスタ44は、NAND部10の第1のNANDCUI19とデータバスを介して接続する。<<コマンドユーザインターフェース>>OneNANDCUI45は、所定のコマンド等がOneNANDレジスタ44に設定されて、メモリシステム100に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号Commandを発行し、ステートマシン41に出力する。<<SRAMセルアレイ>>SRAMセルアレイ46aは、SRAMメモリセルアレイ21aと同様に、データ保持可能な複数のSRAMセルを備える。SRAMセルそれぞれは対応するワード線及びビット線に接続する。このSRAMセルアレイ46aは、メインデータを保持する領域と、パリティ等を保持する領域とを備える。ロウデコーダ46bは、SRAMセルアレイ46aにおけるワード線を選択する。また、センスアンプ46cは、SRAMセルからビット線に読み出したデータをセンス増幅する。また、センスアンプ46cは、データをSRAMセルに書き込む際の負荷としても機能する。[第1実施形態のテスト動作]本実施形態のメモリシステムにおけるテスト動作について、図4のフローチャート図を用いて説明する。このテスト動作は、例えばダイソート工程で行い、制御部40をテスト可能なメモリシステムを提供する。ステップS1図4に示すように、NANDBISTインターフェース32及びNANDCUI19を介して、NANDシーケンサ16は、所望のコマンド信号等を受けてアクティブとなる。NANDシーケンサ16の制御により、ページバッファ12bは、NANDBISTインターフェース31から入力されるデータ列OneNANDレジスタ44の記憶領域のうち、コマンド領域、アドレス領域などにセットされるデータ列を、NANDCUI19、データバス図示略を介して、受け取る。例えばコマンド領域にセットされるデータ列は、テスト工程で実行するファンクションロック動作等を示すコマンドデータである。また、アドレス領域にセットされるデータ列は、ファンクション動作を行う対象となるアドレスを示すアドレスデータである。ステップS2NANDシーケンサ16は、NANDBISTインターフェース32から受け取るコマンドを介して、NANDCUI19からコマンド制御信号を受け取る。NANDシーケンサ16は、このコマンド制御信号に基づき、ステートマシン41を制御する。NANDシーケンサ16は、ページバッファ12bに保持されたデータ列を、第1入出力部10に転送するビジー状態。ステートマシン41は、NANDシーケンサ16によりアクティブとなり、SRAMアドレス/タイミング発生回路43を制御する。SRAMアドレス/タイミング発生回路43は、アクセスコントローラ27等を制御して、ECCバッファ23、SRAMバッファ22、RAMレジスタデータバスを介して、OneNANDレジスタ44にデータ列を転送する。OneNANDレジスタ44がデータ列を保持すると、レディ状態となる。このビジー/レディ状態を示す信号は、例えば第2入出力部30の図示せぬインターフェースから出力される。このビジー/レディ状態を示す信号は、メモリシステム全体のレディまたはビジーを示す。ステップS3ステップS2で、メモリシステム100がレディ状態を出力したのちに、NANDCUI19は、NANDBISTインターフェース32を介して、所望のパルスを受け取る。NANDCUI19は、このパルスを、データバスを介して、OneNANDレジスタ44に転送する。OneNANDレジスタ44は、このパルスを受け取ると、OneNANDCUI45にコマンド生成信号を出力する。このとき、OneNANDレジスタ44に保持されたデータ列のコマンドを実行するよう、OneNANDレジスタ44は、このデータ列と対応するコマンド生成信号を出力する。その結果、OneNANDCUI45は、データ列に対応するコマンドを生成し、ステートマシン41に出力する。そして、ステートマシン41は、このコマンドに基づいて、ファンクション動作するよう制御する。このファンクション動作として、例えばロック動作、アンロック動作、ロックタイト動作が挙げられる。ロック動作は、ロック命令に基づくメモリシステムの動作である。このロック命令は、NAND部10の少なくとも一部への書き込み及び消去を禁止するロック情報を、SRAMセルアレイ46aの所望の領域に書き込む命令である。また、アンロック動作は、アンロック命令に基づくメモリシステムの動作である。このアンロック命令とは、SRAMセルアレイ46aに書き込まれたNAND部10のロック情報を解消する命令である。ロックタイト動作は、ロックタイト命令に基づくメモリシステムの動作である。このロックタイト命令は、始まりおよび終了ブロックアドレスの変更を禁止するための命令である。ステップS4このコマンドが、例えばロック動作に対応するコマンドである場合、ステートマシン41は、OneNANDレジスタ44を制御する。OneNANDレジスタ44は、SRAMセルアレイ46a等に保持するコマンドデータ、アドレスデータを出力する。そして、SRAMセルアレイ46aの対応するアドレスのデータを上書きし、ロック情報を書き込む。SRAMセルアレイ46aの対応するアドレスにロック情報が書き込まれたのち、OneNANDレジスタ44は、このロック情報を読み出し、保持する。ステップS5NANDシーケンサ16は、NANDBISTインターフェース32から受け取るコマンドを介して、NANDCUI19からコマンド制御信号を受け取る。NANDシーケンサ16は、このコマンド制御信号に基づき、ステートマシン41を制御する。ステートマシン41は、OneNANDレジスタ44に保持された例えばロック情報、対応するアドレスのデータ列などを、RAMレジスタデータバス、SRAMバッファ22、ECCバッファ23に転送する。NANDシーケンサ16は、このデータ列をページバッファ12aに転送する。ステップS6そして、ステップS1と同様に、NANDシーケンサ16の制御により、ページバッファ12bに保持されたデータ列は、データバス図示略、NANDCUI19、及びNANDBISTインターフェース32を介して、外部に出力される。ステップS7図示せぬ比較装置は、外部に出力されたデータ列と、外部からメモリシステムに入力したデータ列を比較する。比較装置は、両者が一致する場合には、適合パスと判定し、両者が一致しない場合には、不適合フェイルとして判定する。[第1実施形態の読み出し動作]次に、第1の実施形態に係る半導体記憶装置の読み出し動作を説明する。上記のように、読み出し動作とは、ロード動作及びリード動作の動作を合わせた動作である。データのロード動作は、データがNAND部10のメモリセルアレイ11から読み出されてから、ページバッファ12bを介して第1入出力部20のSRAMメモリセルアレイ21aに転送されるまでの動作をいう。データのリード動作は、SRAMメモリセルアレイ21a内のデータが、バーストバッファ28を介してOneNANDユーザインターフェース29に転送されるまでの動作をいう。<ロード動作>1まず、外部ホストから、OneNANDユーザインターフェースUserIF29を通じて、ロードするNANDアドレスSRAMアドレスをアクセスコントローラ27に出力する。アクセスコントローラ27は、このNANDアドレスSRAMアドレスを、OneNANDレジスタ44に設定する。2続いて、外部ホストから、OneNANDユーザインターフェース29を通じて、ロードコマンドをアクセスコントローラ27に出力する。アクセスコントローラ27は、このロードコマンドをOneNANDレジスタ44に設定する。ここで、レジスタ44にコマンドが書かれ、OneNANDCUI45がコマンドであることを検知すると、内部コマンド信号を生成する。そして、ロードコマンドが成立する。3続いて、ロードコマンドの成立を受けて、ステートマシン41が起動する。4続いて、ステートマシン41は、必要な回路初期化を行った後、NANDアドレス/コマンド発生回路NANDAddCommandGenerator42へ、NAND部10のセンスコマンドを発行するよう要求する。5続いて、NANDアドレス/コマンド発生回路42は、OneNANDレジスタ44に設定されたNANDアドレスをセンスするよう、NANDシーケンサ16へセンスコマンドを発行する。6続いて、センスコマンドを受けて、NANDシーケンサ16が起動する。7続いて、NANDシーケンサ16は、必要な回路初期化を行った後、指定されたアドレスのセンス動作を行うために、電圧発生部15、ロウデコーダRowDecoder13、センスアンプSA12a、ページバッファPageBuffer12bを制御し、センスデータをページバッファ12bに保存するように制御する。8続いて、NANDシーケンサ16は、NAND部10のセンス動作が終了したことを、ステートマシン41へ通知する。9続いて、ステートマシン41は、NANDアドレス/コマンド発生回路42へ、NAND部10のリードコマンドを発行するよう要求する。10続いて、リードコマンドを受けて、NANDシーケンサ16が、ページバッファ12bをリード可能なようにセットする。11続いて、ステートマシン41よりリードコマンドクロックをNANDシーケンサ16へ発行し、NANDデータバスNANDDataBusへページバッファ12b内のデータ及びパリティを読み出し、そのデータ及びパリティをECCバッファECCBuffer23に転送する。12続いて、ステートマシン41の制御により、ECC制御回路26は、パリティシンドロームParitySyndrome回路25へECC訂正開始制御信号を発行する。13続いて、パリティシンドロームParitySyndrome回路25は、ECCバッファ23から入力されたデータ及びパリティに基づいて、シンドロームを生成し、それを元にエラー誤り位置デコーダErrorPositionDecoder24がデータ誤り位置を決定し、誤ったデータを反転させる。14続いて、ECCデータバスへエラー訂正されたデータを読み出し、SRAMメモリセルアレイ21aへ転送し、データの書き込み、ロード動作を終了する。<リード動作>15その後、データのリードを行う。即ち、SRAMメモリセルアレイ21a内のデータを、バーストバッファ28を介してOneNANDユーザインターフェースUserIF29に転送する。この結果、外部ユーザは、OneNANDユーザインターフェースUserIF29を通じて、SRAMメモリセルアレイ21a内のデータを、外部に読み出すことができる。[第1実施形態の書き込み動作]次に、第1の実施形態に係る半導体記憶装置の書き込み動作を説明する。上記のように、書き込み動作とは、ライト動作及びプログラムの動作を合わせた動作である。データのライト動作は、NAND部10に記憶させるべきデータが、OneNANDユーザインターフェース29からバーストバッファ28を介してSRAMメモリセルアレイ21aに転送されるまでの動作である。データのプログラム動作は、SRAMメモリセルアレイ21a内のデータがページバッファ12bに転送されて、NAND部10のメモリセルアレイ11に書き込まれるまでの動作である。<ライト動作>1まず、ユーザの指示を実行する外部ホストは、OneNANDユーザインターフェースUserIF29を通じて、第1入出力部10のSRAMメモリセルアレイ21aへプログラムしたいデータを書き込む。<プログラム動作>2続いて、ユーザユーザの指示を実行する外部ホストは、OneNANDユーザインターフェースUserIF29を通じて、プログラムするNANDアドレス及びSRAMアドレスをアクセスコントローラ27に出力する。アクセスコントローラ27は、NANDアドレス及びSRAMアドレスをOneNANDレジスタ44に設定する。3続いて、ユーザの指示を実行する外部ホストは、OneNANDユーザインターフェースUserIF29を通じて、プログラムコマンドをレジスタ44に設定する。レジスタ44にコマンドが書かれ、OneNANDコマンドユーザインターフェースCUI45がコマンドであることを検知すると、内部コマンド信号Commandを生成する。ここで、プログラムコマンドが成立する。4続いて、プログラムコマンド信号の成立を受けて、ステートマシン41が起動する。5続いて、ステートマシン41は、必要な回路初期化を行った後、NANDアドレス/コマンド発生回路42へ、NAND部10のページバッファロードコマンドを発行するよう要求する。6続いて、ステートマシン41は、リードクロックを第1入出力部20へ発行し、ECCバスECCBusへSRAMセルアレイ21a内のデータを読み出し、そのデータをECCバッファECCBuffer23へ転送する。7続いて、ステートマシン41は、ECCパリティ発生開始制御信号を発行するように制御する。8続いて、パリティシンドローム回路ParitySyndrome25は、データに基づいてシンドロームを生成し、それを元にパリティデータを発生し、ECCバッファ23に書き込む。9続いて、ステートマシン41は、NANDデータバスにパリティデータを追加したデータを読み出し、ページバッファ12bへ転送する。10続いて、NANDアドレス/コマンド発生回路42は、レジスタ44に設定されたNANDアドレスへプログラムするよう、NANDシーケンサ16に対してプログラムコマンドを発行する。11続いて、NANDシーケンサ16は、プログラムコマンドを受けて必要な回路初期化を行った後、指定されたアドレスへのプログラム動作を行うために、電圧発生部15、ロウデコーダRowDecoder13、センスアンプSA12a、ページバッファPageBuffer12bを制御し、データをメモリセルアレイ11にプログラムする。12続いて、NANDシーケンサ16は、メモリセルアレイ11のプログラムが終了したことを、ステートマシン41へ通知する。13続いて、ユーザが、モニタするためのステータス等をセットし、この動作を終了する。[本実施形態の効果]以上より、本実施形態は、実施形態は、制御部をテスト可能なメモリシステムを提供できる。比較例の半導体記憶装置は、不揮発性メモリと、不揮発性メモリの入出力データを格納するバッファとを備える主記憶部と、揮発性メモリと、データ入出力ピンを有する自己テストインターフェイスとを備える主記憶部のバッファ部と、主記憶部とバッファ部とを制御する制御部とを具備する。比較例の半導体記憶装置の制御部は、データ入出力ピンを介して自己テストインターフェイスからバッファへデータを格納し、バッファの格納データを揮発性メモリへ書き込み、バッファ13の格納データを全て反転させ、揮発性メモリから読み出したデータをバッファへ格納し、バッファの格納データを自己テストインターフェイスから読み出し、判定する。本実施形態の半導体記憶装置は、所望のデータ列をOneNANDレジスタ44に転送する。そののち、OneNANDレジスタ44は所望のパルスを受け取る。このパルスを受けると、メモリシステムはファンクション動作を行い、その結果を外部に出力する。その結果、本実施形態の半導体記憶装置は、比較例の半導体記憶装置ではテストできない制御部40のテストも実行することができる。したがって、本実施形態の半導体記憶装置は、制御部40をテスト可能なメモリシステムを提供できる。例えば、制御部40内の配線に断線があるかどうかを、比較例では判定できずテスト時間全体は長くなる。本実施形態の半導体装置では、制御部40内の配線に断線があるかどうかをNANDBISTインターフェース32からデータ列を読み出すことで判定する。比較例と比べて、本実施形態の半導体記憶装置は、制御部40もテスト対象とすることができるため、テスト時間を全体として短くすることができる。すなわち、第1入出力部20、NAND部10、制御部40との間で、別々のテスト環境を構築する必要がなく、テスト時間を短くすることができ、テストコストを低減できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"