第1のSiliconChannel上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成された第1のFloatingGateと、この第1のFloatingGate上に形成された第2の絶縁膜と、この第2の絶縁膜上に形成された第1のゲート電極と、第1のSiliconChannelに隣接して形成された第1のソース電極、第1のドレイン電極からなる第1の不揮発性メモリセルと、第2のSiliconChanel上に形成された第3の絶縁膜と、この第3の絶縁膜上に形成された第2のFloatingGateと、この第2のFloatingGate上に形成された第4の絶縁膜と、この第4の絶縁膜上に形成された第2のゲート電極と、前記第2のFloatingGateと第4のゲート電極を接続する第1のコンタクトと、第2のSiliconChannelに隣接して形成された第2のソース電極、第2のドレイン電極からなる第1の選択トランジスタと、前記第1の不揮発性メモリセルが直列に複数接続され、その一端は、前記第1の選択トランジスタを介してビット線に接続され、他端は、前記第1の選択トランジスタを介してソース線に接続されたもので第1のセルブロックを構成し、これを複数配列する不揮発性メモリにおいて、前記第1のFloatingGateが前記第1のSiliconChannelと接する部分の前記第1の絶縁膜の面積S1が、前記第1のFloatingGateが前記第1のゲート電極と接する部分の前記第2の絶縁膜の面積S2に比べて大きいことを特徴とする不揮発性メモリ。前記第1のFloatingGateが前記第1のSiliconChannelと接する部分の前記第1の絶縁膜の厚みT1が、前記第1のFloatingGateが前記第1のゲート電極と接する部分の前記第2の絶縁膜の厚みT2に比べて、厚いことを特徴とする請求項1記載の不揮発性メモリ。前記第1のゲート電極の電位を、前記第1のソース電極、前記第1のドレイン電極より高くした場合、前記第1のFloatingGateから前記第1のゲート電極に流出する電子量が、前記第1のSiliconChannelから前記第1のFloatingGateに流入する電子量より多くなり、不揮発性メモリセルの閾値電圧が下がり情報をProgramすることを特徴とする請求項2記載の不揮発性メモリ。前記第1のゲート電極の電位を、前記第1のソース電極、前記第1のドレイン電極より低くした場合、前記第1のゲート電極から前記第1のFloatingGateに流入する電子量が、前記第1のFloatingGateから前記第1のSiliconChannelからに流出する電子量より多くなり、不揮発性メモリセルの閾値電圧が上がり情報をEraseすることを特徴とする請求項3記載の不揮発性メモリ。前記第2の絶縁膜の前記第1のFloatingGateと接する境界面と、前記第2の絶縁膜の前記第1のゲート電極と接する境界面は、前記第1のSiliconChannelと前記第1の絶縁膜が接する境界面に対して、並行であることを特徴とする請求項4記載の不揮発性メモリ。閾値電圧は、2種類、或いは4種類、或いは8種類、或いは16種類にグループ化され、1bit、或いは2bit、或いは3bit、あるいは4bitの情報が記憶できることを特徴とする請求項5記載の不揮発性メモリ。第1のSiliconChannel上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成された第1のFloatingGateと、この第1のFloatingGate上に形成された第2の絶縁膜と、この第2の絶縁膜上に形成された第1のゲート電極と、第1のSiliconChannelに隣接して形成された第1のソース電極、第1のドレイン電極からなる第1の不揮発性メモリセルにおいて、前記第1のFloatingGateの形状が、上辺が可変に比べて短い台形の形状をしていることを特徴とする不揮発性メモリ。微細化したNANDFlashMemoryにおいて、3次元のInterPolyDielectricを形成すること無く、誘電率の高いInterPolyDielectricを使用することなく、セルのCoupling比を確保して、メモリセルのScalingを可能にすることを可能にする不揮発性メモリを提供する。本実施形態の不揮発性メモリによれば、第1のSiliconChannel上に形成された第1の絶縁膜と、この第1の絶縁膜上に形成された第1のFloatingGateと、この第1のFloatingGate上に形成された第2の絶縁膜と、この第2の絶縁膜上に形成された第1のゲート電極と、第1のSiliconChannelに隣接して形成された第1のソース電極、第1のドレイン電極からなる第1の不揮発性メモリセルと、第2のSiliconChanel上に形成された第3の絶縁膜と、この第3の絶縁膜上に形成された第2のFloatingGateと、この第2のFloatingGate上に形成された第4の絶縁膜と、この第4の絶縁膜上に形成された第2のゲート電極と、前記第2のFloatingGateと第4のゲート電極を接続する第1のコンタクトと、第2のSiliconChannelに隣接して形成された第2のソース電極、第2のドレイン電極からなる第1の選択トランジスタと、前記第1の不揮発性メモリセルが直列に複数接続され、その一端は、前記第1の選択トランジスタを介してビット線に接続され、他端は、前記第1の選択トランジスタを介してソース線に接続されたもので第1のセルブロックを構成し、これを複数配列する不揮発性メモリにおいて、前記第1のFloatingGateが前記第1のSiliconChannelと接する部分の前記第1の絶縁膜の面積S1が、前記第1のFloatingGateが前記第1のゲート電極と接する部分の前記第2の絶縁膜の面積S2に比べて大きい。まず、図21~図24を用いて本実施形態に係る比較例につき説明する。図21aは比較例に係るNANDFlashMemoryのセルStringの断面を表している。図21bは上部から見た平面図を示す。図22は図21におけるワード線方向の断面を示す。このセルStringは任意のワード線に接続するセルを独立してProgramできるが、Eraseは選択されたセルString全体をEraseする。図23は、比較例に係るProgram、Eraseの具体例をしている。Eraseは、セルのゲート-チャネル間に負の電圧を印加して、FloatingGateの電子をFloatingGateからチャネルに向かって抜き、セルの閾値電圧を負側にシフトさせる。Programは、選択セルだけ、ゲート電圧を18V程度に上げ、チャネル側を0Vに保ち、チャネルから電子をFloatingGateに注入して行う。ProgramInhibitのセルは、チャネル側を8V程度に上げ、電子の注入を抑える。Read時は、例えば選択セルのゲートであるワード線のみを0V程度にして、閾値電圧が正なら、セルStringに電流が流れないので、ビット線電位はHighのまま、閾値電圧が負なら、セルStringに電流が流れるので、ビット線電位はLowに下がるので、0と1データの判断が出来る仕組みになっている。このようなNANDFlashMemoryが安定するには、FloatingGateとチャネル間の容量に比べて、FloatingGateとゲート電極ワード線間の容量が大きく、しかも、FloatingGateとチャネル間のトンネル絶縁膜に比べて、FloatingGateとゲート電極ワード線間の絶縁膜IPD:InterPolyDielectricが厚い必要がある。これは例えば、ワード線に18V、チャネルに0Vを印加した場合、容量比により、FloatingGateとチャネル間に印加される電圧が、FloatingGateとゲート間に印加される電圧が高くなる必要がある上、Tunnel酸化膜のほうがIDPより薄く、電子が通過し易くなる必要があるためである。この条件を満たすために、現在のNANDFlashMemoryは図23に示すように、IPD膜はFloatingGateの上部部分だけでなく、側面部分にも形成し、FloatingGateとゲート電極がIPDを介して接する面積を多くとりつつ、IPD膜を厚く形成している。しかしながらメモリセルの設計ルールが30nm未満になってくると、図24に示す様に、IPD膜を厚くたもつため、IPDの総容量を稼ぐためFloatingGateは細長くなってしまう。更に微細化が進むと、1セルサイズに2つの厚いIPD膜を横方向に形成することが困難になり、微細化限界に達してしまう。ここで、図24aはビット線方向の断面、図24bはワード線方向の断面を示している。一方、IPD膜をFloatingGateの上部だけに形成した場合、十分な容量比が得られる、Program、Eraseが正常に動作しない。又、比誘電率の非常に高いIPD膜が実現できれば、IPD膜をFloatingGateの上部だけに形成すれば動作するが、通常誘電率が高い材料は、BarrierHeightが引くのでリーク電流が大きくなり、結果として、動作が困難になる。又、図24bにおいて側壁ゲート電極と、チャネル間を近づけると絶縁破壊、リークの恐れがあり、近づけ難く、これにより、隣接FloatingGate間の干渉が大きいことも深刻になっている。以上述べたように、従来のNAND型FlashMemoryにおいてはセルのスケールリングを進めることが困難になってきている。以下、上記比較例を踏まえこの実施形態につき図面を参照して説明する。[第1の実施形態]実施形態を以下に示す。図1は、本実施形態の第1の実施形態を示すNANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図1aはビット線方向の断面を示し、図1bはワード線方向の断面を示す。Pwell上に形成され、ソース、ドレインの拡散層AAの間にチャネルが形成され、その上に絶縁膜IPDが形成され、その上にFloatingGateが形成されている。FloatingGateはビット線方向で見ると上辺が下辺に比べて短い台形型をしている。そのFloatingGateの上にトンネル膜形成され、その上にゲート電極が形成されている。トンネル膜に比べてIPDが厚いのが特徴となる。これら一連の膜は絶縁膜DLに覆われ、隣接セル間は間にガス或いは真空のAIRギャップが挿入されている。図1bで示すように、ワード線方向で各AAActiveAreaは素子分離絶縁膜STIShallowTrenchIsolationで分離されている。図2は、図1のセルが複数個配列された場合を示している。図2aはビット線方向の断面を示し、図2bはワード線方向の断面を示す。ワード線方向ではゲート電極はワード線で接続されている。ビット線方向では、セルのソース、ドレインが直列接続されている。図3は、NANDFlashのセルStringを形成した場合の、Stringの両端に配置される選択トランジスタの断面を示している。図3aはビット線方向の断面を示し、図3bはワード線方向の断面を示す。構造は、図1のセルとほぼ同じ構造をしているが、異なる点として、選択トランジスタはFloatingGateへ電子が注入、放出され、選択トランジスタの閾値電圧が変化すると都合が悪いので、FloatingGateの上のトンネル酸化膜を一部または、部分的に剥離し、ゲート電極と、FloatingGateは導体のコンタクト等で接続されている。図3の例では、全部剥離したケースだが、一部をコンタクトで形成しても良い。図1~図3を用いてNANDFlashのセルStringを形成した場合のセルStringの回路図を図4に示す。FloatingGateは上部が短い台形型で示してあり、選択信号SGS、SGDが入る選択トランジスタは、FloatingGateとゲート電極が電気的に短絡されている。図5は、図1~図4の構造の本実施形態のNANDFlashメモリにおける、1つのセルに1ビットの情報を記憶する場合のProgram、Erase、Read動作を示す。Erase動作では、ワード線を0Vとし、Well、ソース、ドレイン、チャネルを20V程度に上げる。この時、図1、図2に示す様に、チャネルとFloatingGateが接する部分のIPD膜の面積が、FloatingGateとゲート電極が接する面積に比べて、大きいので、たとえ、IPDの厚みがトンネル膜の厚みに比べて厚い状況でも、チャネルとFloatingGate間容量が、FloatingGateとゲート電極ワード線間容量に比べて大きな値を得ることが出来るので、結果として、チャネル-ゲート電極に印加した電圧20Vの内10V以上の大きな値が、FloatingGateとゲート電極間のトンネル膜側に印加される。これにより、FNトンネル電流により、ゲート電極側からFloatingGate側に電子が注入され、Erase動作により、選択したセルStringの全セルの閾値電圧Vtが上昇する。この時、IPD側は、印加電圧も低いし、膜厚も厚いので、電子がもれにくく、安定にFloatingGateへの注入電子量を確保することが出来るわけである。これにより、従来セルで問題であった、IPDの側壁の容量形成や、非常に高い誘電率の材料採用が不要となり、本実施形態では、IPD膜、トンネル膜共に、Si表面に並行な面に絶縁膜を形成するだけでよく、メモリセルの横方向。縦方向のScalingが容易になる。又、FloatingGateの底辺が十分広いので、セルのトランジスタとしてのShortChannel効果の抑制も出来る。セル情報のProgram方式を図5に示す。データを書きたい場合は、ビット線を0VProgramにし、同じ選択ワード線で、データを書きたくないセルに接続されるビット線は2.5V程度の値にするProgramInhibit。その後、選択したセルのワード線を20V等に上げ、選択Stringの非選択セルのワード線は10V程度値に上げる。この時、データを書きたい場合は、セルノードも0Vになり、データを書きたくないセルに接続されるセルStringのセルノードは、Self-Boostされ、10V程度に上昇する。即ちProgramしたい場合は、チャネルーゲート電極間に20V、ProgramInhibitの場合は、チャネルーゲート電極間に10Vが印加される訳である。この時、図1、図2に示す様に、チャネルとFloatingGateが接する部分のIPD膜の面積が、FloatingGateとゲート電極が接する面積に比べて、大きいので、たとえ、IPDの厚みがトンネル膜の厚みに比べて厚い状況でも、チャネルとFloatingGate間容量が、FloatingGateとゲート電極ワード線間容量に比べて大きな値を得ることが出来るので、結果として、チャネル-ゲート電極に印加した電圧20Vの内10V以上の大きな値が、FloatingGateとゲート電極間のトンネル膜側に印加される。これにより、FNトンネル電流により、FloatingGateからゲート電極側に電子が放出され、Program動作により、選択したセルの閾値電圧Vtが下がる。この時、IPD側は、印加電圧も低いし、膜厚も厚いので、電子がもれにくく、安定にFloatingGateからの放出電子量を確保することが出来るわけである。これにより、従来セルで問題であった、IPDの側壁の容量形成が不要となり、本実施形態では、IPD膜、トンネル膜共に、Si表面に並行な面に絶縁膜を形成するだけでよく、メモリセルの横方向及び縦方向のScalingが容易になる。Programnhibitの状態では、電圧が低いので、FloatingGateからゲート電極への電子の放出は抑制される。Programしたデータを読み出す場合は、選択セル以外をVread=5V程度にし、ビット線を0.7V程度にPrechargeし、ソース線を0Vにする。このとき、選択ワード線電位Vcr=0Vにすると、選択セルの閾値電圧が0V以上であれば、選択セルに電流が流れず、ビット線は0.7Vを保ち、選択セルの閾値電圧が0V未満であれば、選択セルに電流が流れ、ビット線電位は0.7Vから下降するので、BL電位をセンスアンプ判断すれば、1、0データの情報の読みだしが実現出来る。この時、FloatingGateの下部の幅が広いので、十分ShortChannel効果を押さえることが出来る。又、トンネル膜と、IPD膜の直列容量が、従来に比べて小さくなるので、ワード線容量が小さくなり、高速動作が出来る。図6は、1つのセルに2ビットの情報を記憶する多値動作の場合を示す。Erase動作は図5と同等であり、Program動作は、ワード線の電位を制御することにより、トンネル膜を介して、FloatingGateから放出される電子量を制御することにより、4種類の閾値分布を得ることが出来る。この時、Read時選択ワード線の電位をVref0、Vref1、Vref2と変えることにより、セルトランジスタのON、OFF判断が出来、4つの状態:A、B、C、Eの判定が出来、2ビットの情報が読み出せるわけである。なお放置時、Standby時、FloatingGateに高い電位が印加されないように、図6に示す、閾値電圧の最大値は、正、負方向に同じ値程度にシフトさせる動作が望ましいといえる。図7に、セルサイズが40nm×40nmの場合での、本実施形態と従来のセルの場合のFloatingGateとその他の部分との容量値、容量比をSimulationで求めた場合の値を示す。Pyramidと呼ぶセルは本実施形態のセルである。本実施形態において、FloatingGateとIPD膜が全体容量に対して、従来ほどではないが、十分大きな値になっていることがわかる。また、隣接FloatingGateや、隣接ワード線、隣接ソース、ドレインとの寄生容量が従来より小さく効果的であることがわかる。このように、本実施形態では、3次元構造のIPD膜、高誘電率のIPD膜を形成すること無く、十分なCoupling比を確保できていることがわかる。更に容量の絶対値は従来と比べ大幅に低減できており、ワード線容量の軽量化が実現できていることがわかる。図8に、従来、本実施形態のProgramが最もし難い状況での、トンネル膜に印加される電圧を計算で求めている。従来のセルが最もProgramし難い状況は、隣接セルのセルノードが0V、隣接セルのFloatingGateがProgram後Vt高い、即ちFloatingGate電位が低いであり、最も選択セルのFloatingGateの電位が上がりにくくなり、トンネル膜に電圧がかかりにくい状態である。本実施形態のセルが最もProgramし難い状況は、隣接セルのセルノードが8V、隣接セルのFloatingGateがProgram後Vt低い、即ちFloatingGate電位が高いであり、最も選択セルのFloatingGateの電位が上がり易くなり、トンネル膜に電圧がかかりにくい状態である。この結果から、3次元構造のIPD膜、高誘電率のIPD膜を形成すること無く、十分な電圧がトンネル膜に印加されることがわかる。AIRギャップ有りでは11.3V、無くても10.3Vと十分な電圧がトンネル膜に印加されている。図9a、図9bには、従来と本実施形態のセルで4値2ビットの情報を記憶する場合の、隣接セルのProgramの影響度を示している。図7の容量比から、従来セルは隣接セルのProgramの有無の影響を受け易く、本実施形態は受けにくい。従来セルでは、IPDの容量に比べて、隣接FloatingGate間の容量比が40程度もあり、周りのセルをProgramすると、そのCouplingで、選択セルがErase状態でも、閾値電圧が上昇し、Aレベルの分布と重なってしまう。これは、2ビット以上の多数の情報を記憶できないことを意味する。または、負にかなり深いErase状態を作る必要があることがわかる。これに対して、本実施形態は、隣接FloatingGate間の容量比が30未満であり、周りのセルをProgramし、そのCouplingで、選択セルがErase状態でも、閾値電圧が下降するが、Aレベルの分布となることを防ぐことが可能となる。これは、2ビット以上の多数の情報を記憶できることを示す。図10は、本実施形態のセルで、多値ビットと記憶する時に有効なProgram、VerifyReadの動作方式例を示す。本実施形態のセルにおいても、FloatingGateの電子がゲート電極側に抜け易いセルと抜け難いセルが存在する。よって、選択ワード線電位Vprogは、少しずつ低い値から高い値に上げてゆき、その途中で、Vcrを振って所望の閾値電圧に達したかどうかチェックする。セルVtは、Erase直後は高い電位なので、Vcr電位を高いほうから低い方に下げ、Vtが高いほうの状態設定にすべきセルから順に、Programが為されたかどうかチェックし、不十分にVtが下げられていないと、更にVprog電位を上げてProgramして、再度Vcrを上げてチェックする。更に、Vtが低い状態がターゲットのセルは更にVprogmを上げてProgramを行い、更に低いVcr電位で検査する。Programが完了したセルが接続されるビット線はHighに設定してProgramInhibit状態にすればよい。この様に従来のProgram、VerifyReadと異なる点は、VerifyRead電位は高い方から低い方に順次下げる方式が望ましいことである。図11は、本実施形態に適用できるNANDFlashメモリのセルアレイ例を示す。RowDecoderで、選択するBlock、Pageを活性化し、ビット線に接続される。PageBufferを動作させ、Read/Program/Vrrify動作をする。図12a、図12b~図20a、図20bは本実施形態の第2~第10の実施形態を示す、本実施形態の他のメモリ構造を示す。図12a、図12b~図20a、図20bは図1~図11とほぼ同じ効果を持ち、図1~図12の動作等を同じ方式が適用できる。図12a、図12bは本実施形態の第2の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図12aはビット線方向の断面を示し、図12bはワード線方向の断面を示す。効果はほぼ図1と同じで、異なる点は、AIRギャップが無い点であり、より製造し易い特徴があるが、隣接間の容量が増加してしまう。図13a、図13bは本実施形態の第3の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図13aはビット線方向の断面を示し、図13bはワード線方向の断面を示す。効果はほぼ図1と同じで、異なる点は、ゲート電極幅が厚い点である。ワード線遅延がより短くなる特徴があるが、トンネル膜の容量等が増え、Coupling比が下がる欠点がある。図14a、図4bは本実施形態の第4の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図14aはビット線方向の断面を示し、図14bはワード線方向の断面を示す。効果はほぼ図1と同じで、異なる点は、AIRギャップがワード線方向のみ無い場合を示す、AIRギャップを入れ難いワード線方向のみAIRをなくしている。製造しやすいが、トンネル膜のワード線方向との隣接容量等が増える欠点がある。図15a、図15bは本実施形態の第5の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図15aはビット線方向の断面を示し、図15bはワード線方向の断面を示す。効果はほぼ図1と同じで、異なる点は、FloatingGateが台形でなく、ひな段になっている点である。プロセスにより、この実施形態の方が製造しやすい場合がある。図16a、図16bは本実施形態の第6の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図16aはビット線方向の断面を示し、図16bはワード線方向の断面を示す。効果はほぼ図16と同じで、異なる点は、ゲート電極の上部が下部に比べて幅が広い特徴がある。トンネル膜の容量を減らしつつ、ワード線抵抗を減らす場合に有効といえる。図17a、図17bは本実施形態の第7の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図17aはビット線方向の断面を示し、図17bはワード線方向の断面を示す。効果はほぼ図16と同じで、異なる点の第一は、ゲート電極下のトンネル膜がワード線方向で分断されていない点である。この実施例に示すように、他の実施例においても、IPD膜、トンネル膜ともに、FloatingGateと接している部分のみに存在しても良いし、他の部分にあっても良い、製造方法により最適な構造を選べばよいことが判る。異なる点の第2は、ワード線方向においても、FloatingGateがひな段方式になっている点である。よりFloatingGateと接するトンネル膜の面積が削減出来、Coupling比が向上する。図18a、図18bは本実施形態の第8の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図18aはビット線方向の断面を示し、図18bはワード線方向の断面を示す。効果はほぼ図17と同じで、異なる点は、ワード線方向で、トンネル膜と接する部分のゲート電極が細くなっている点で、トンネル膜の容量が低減出来、Coupling比が向上する。図19a、図19bは本実施形態の第9の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図19aはビット線方向の断面を示し、図19bはワード線方向の断面を示す。効果はほぼ図18と同じで、異なる点は、ワード線方向、ビット線方向ともに、FloatingGateが台形の完全Pyramid型になっている点である。よりFloatingGateと接するトンネル膜の面積が削減出来、Coupling比が向上する。図20a、図20bは本実施形態の第10の実施形態を示す、NANDFlashメモリや、その他Flashメモリに適用できる、メモリセル構造を示す。図20aはビット線方向の断面を示し、図20bはワード線方向の断面を示す。効果はほぼ図19と同じで、異なる点は、更にワード線の上部の幅が厚くなっており、ワード線遅延を削減出来ることにある。なお、本願実施形態は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の実施形態が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、実施形態が解決しようとする課題の欄で述べた課題が解決でき、実施形態の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が実施形態として抽出されうる。