"互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを備え、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入され、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第7トランジスタのゲートに電気的に接続され、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されているインバータ回路。前記第2容量素子は、前記第1トランジスタのゲート側に挿入されており、前記第2容量素子の容量は、前記第1容量素子の容量よりも大きくなっている請求項1または請求項2に記載のインバータ回路。前記第1容量素子および前記第2容量素子のそれぞれの容量は、以下の式を満たす請求項3に記載のインバータ回路。C2Vdd-Vss/C1C2>Vth5C1:前記第1容量素子の容量C2:前記第2容量素子の容量Vdd:前記第2電圧線の電圧Vss:前記第1電圧線の電圧Vth5:前記第5トランジスタの閾値電圧前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線は、互いに同電位となっている請求項1または請求項2に記載のインバータ回路。前記第2電圧線、前記第5電圧線および前記第7電圧線は、前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線の電圧よりも高電圧を出力する電源に接続されている請求項5に記載のインバータ回路。前記出力端子と前記第1電圧線との間に第4容量素子をさらに備えた請求項または請求項2に記載のインバータ回路。前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第3トランジスタのゲートに入力する遅延素子をさらに備えた請求項または請求項2に記載のインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第2端子、前記第7トランジスタのゲートに電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第5トランジスタは、前記第4端子と前記第3端子との間の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記第1端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続されており、前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続されており、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを備え、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続され、前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続され、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入され、前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されているインバータ回路。前記第1電圧線、前記第4電圧線および前記第6電圧線は、互いに同電位となっている請求項10または請求項11に記載のインバータ回路。前記第2電圧線、前記第5電圧線、前記第7電圧線および前記第8電圧線は、前記第1電圧線、前記第4電圧線および前記第6電圧線の電圧よりも高電圧を出力する電源に接続されている請求項12に記載のインバータ回路。前記第3トランジスタのドレインおよびソースのうち前記第3電圧線側の端子と前記第3電圧線との間に第2抵抗素子をさらに備えた請求項10または請求項11に記載のインバータ回路。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを有し、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを有し、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入され、前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第7トランジスタのゲートに電気的に接続され、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、入力端子および出力端子と、前記入力端子に電気的に接続された第2端子、前記第7トランジスタのゲートに電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子とを有し、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第5トランジスタは、前記第4端子と前記第3端子との間の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを有し、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記第1端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続されており、前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続されており、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを有し、前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続され、前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続され、前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入され、前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている表示装置。ところで、アクティブマトリクス方式の表示装置では、信号線DTLを駆動する水平駆動回路図示せずや、各画素113を順次選択する書き込み走査回路図示せずは、いずれも基本的にシフトレジスタ図示せずを含んで構成されており、画素113の各列または各行に対応して、1段ごとにバッファ回路図示せずを備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、2つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図33に示したように、2つのnチャネルMOS型のトランジスタTr1,Tr2が直列接続された単チャネル型の回路構成となっている。図33に記載のインバータ回路200は、ハイレベルの電圧が印加される高電圧配線LHと、ローレベルの電圧が印加される低電圧配線LLとの間に挿入されている。高電圧配線LH側のトランジスタTr2のゲートが高電圧配線LHに接続されており、低電圧配線LL側のトランジスタTr1のゲートが入力端子INに接続されている。さらに、トランジスタTr1とトランジスタTr2との接続点Cが出力端子OUTに接続されている。インバータ回路200では、例えば、図34に示したように、入力端子INの電圧VinがVssとなっている時、出力端子OUTの電圧VoutがVddとはならず、Vdd-Vth2となってしまう。つまり、出力端子OUTの電圧Voutには、トランジスタTr2の閾値電圧Vth2が含まれており、出力端子OUTの電圧Voutは、トランジスタTr2の閾値電圧Vth2のばらつきの影響を大きく受けてしまう。そこで、例えば、図35のインバータ回路300に示したように、トランジスタTr2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2≧VddVthが印加される高電圧配線LH2にゲートを接続することが考えられる。また、例えば、図36のインバータ回路400に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタTr2のゲートと高電圧配線LHとの間にトランジスタTr12を挿入し、トランジスタTr12のゲートを高電圧配線LHに接続するとともに、トランジスタTr2のゲートとトランジスタTr12のソースとの接続点Dと、接続点Cとの間に容量素子C10を挿入した回路構成が考えられる。しかし、図33、図35、図36のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタTr1,Tr2を介して、高電圧配線LH側から低電圧配線LL側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図33、図35、図36の回路においては、例えば、図34Bの破線で囲んだ箇所に示したように、入力電圧VinがVddとなっている時、出力電圧VoutがVssとはならず、出力電圧Voutの波高値がばらついてしまう。その結果、画素回路112内の駆動トランジスタTr100の閾値補正や移動度補正が画素回路112ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧の波高値を所望の値にすることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。本発明の第1のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを備えている。ここで、第1トランジスタは、入力端子の電圧入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのソースまたはドレインである第1端子と第4電圧線との電気的な接続を継断するようになっている。第1容量素子および第2容量素子は、入力端子と第5トランジスタのゲートとの間に直列に挿入されており、第1容量素子と第2容量素子との電気的な接続点が、第1端子に電気的に接続されている。第3容量素子は、第2トランジスタのゲートと出力端子との間に挿入されている。第5トランジスタは、第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と第1端子との電気的な接続を継断するようになっている。第6トランジスタは、入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第6電圧線との電気的な接続を継断するようになっている。第7トランジスタは、第1端子の電圧と第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と第2トランジスタのゲートとの電気的な接続を継断するようになっている。本発明の第1の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第1のインバータ回路と同一の構成要素を含んでいる。本発明の第1のインバータ回路および第1の表示装置では、第5トランジスタのゲートと第3電圧線との間には、入力電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第3トランジスタが設けられている。第7トランジスタのゲートと第4電圧線との間には、入力電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第4トランジスタが設けられている。第2トランジスタのゲートと第6電圧線との間には、入力電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第6トランジスタが設けられている。第2トランジスタのソースと第1電圧線との間には、入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第1トランジスタが設けられている。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第5トランジスタのゲートとの間に、互いに直列に接続された第1容量素子および第2容量素子が挿入されている。さらに、第5トランジスタのソースが、第1容量素子と第2容量素子との間に電気的に接続されている。これにより、第5トランジスタのソースには、第1容量素子および第2容量素子が並列接続され、第5トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されるので、第5トランジスタのソースの方が、第5トランジスタのゲートよりも、トランジェントが遅くなる。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第7トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。本発明の第2のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子、第2容量素子および第3容量素子と、入力端子および出力端子とを備えている。ここで、第1トランジスタのゲートは入力端子に電気的に接続され、第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、第1トランジスタのドレインおよびソースのうち第1電圧線に未接続の端子は出力端子に電気的に接続されている。第2トランジスタのゲートは第7トランジスタのドレインまたはソースに電気的に接続され、第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、第2トランジスタのドレインおよびソースのうち第2電圧線に未接続の端子は出力端子に電気的に接続されている。第3トランジスタのゲートは入力端子に電気的に接続され、第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、第3トランジスタのドレインおよびソースのうち第3電圧線に未接続の端子は第5トランジスタのゲートに電気的に接続されている。第4トランジスタのゲートは入力端子に電気的に接続され、第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、第4トランジスタのドレインおよびソースのうち第4電圧線に未接続の端子は第7トランジスタのゲートに電気的に接続されている。第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、第5トランジスタのドレインおよびソースのうち第5電圧線に未接続の端子は第7トランジスタのゲートに電気的に接続されている。第6トランジスタのゲートは入力端子に電気的に接続され、第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、第6トランジスタのドレインおよびソースのうち第6電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、第7トランジスタのドレインおよびソースのうち第7電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。第1容量素子および第2容量素子は、入力端子と第5トランジスタのゲートとの間に直列に挿入されている。第1容量素子と第2容量素子との電気的な接続点が、第7トランジスタのゲートに電気的に接続されている。第3容量素子は、第2トランジスタのゲートと出力端子との間に挿入されている。本発明の第2の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第2のインバータ回路と同一の構成要素を含んでいる。本発明の第2のインバータ回路および第2の表示装置では、第5トランジスタのゲートと第3電圧線との間には、ゲートが入力端子に接続された第3トランジスタが設けられている。第7トランジスタのゲートと第4電圧線との間には、ゲートが入力端子に接続された第4トランジスタが設けられている。第2トランジスタのゲートと第6電圧線との間には、ゲートが入力端子に接続された第6トランジスタが設けられている。第2トランジスタのソースと第1電圧線との間には、ゲートが入力端子に接続された第1トランジスタが設けられている。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、入力端子と第5トランジスタのゲートとの間に、互いに直列に接続された第1容量素子および第2容量素子が挿入されている。さらに、第5トランジスタのソースが、第1容量素子と第2容量素子との間に電気的に接続されている。これにより、第5トランジスタのソースには、第1容量素子および第2容量素子が並列接続され、第5トランジスタのゲートには、第1容量素子および第2容量素子が直列接続されるので、第5トランジスタのソースの方が、第5トランジスタのゲートよりも、トランジェントが遅くなる。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第7トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。本発明の第3のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、入力端子および出力端子と、制御素子とを備えたものである。制御素子は、入力端子に電気的に接続された第2端子と、第7トランジスタのゲートに電気的に接続された第3端子と、第5トランジスタのゲートに電気的に接続された第4端子とを有している。制御素子は、第2端子に立下り電圧または立上り電圧が入力されている時に第3端子のトランジェントを第4端子のトランジェントよりも緩やかにするようになっている。第1トランジスタは、入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのソースまたはドレインである第1端子と第4電圧線との電気的な接続を継断するようになっている。第5トランジスタは、第4端子と第3端子との間の端子間電圧またはそれに対応する電圧に応じて第5電圧線と第1端子との電気的な接続を継断するようになっている。第6トランジスタは、入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第6電圧線との電気的な接続を継断するようになっている。第7トランジスタは、第1端子の電圧と第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と第2トランジスタのゲートとの電気的な接続を継断するようになっている。本発明の第3の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第3のインバータ回路と同一の構成要素を含んでいる。本発明の第3のインバータ回路および第3の表示装置では、第5トランジスタのゲートと第3電圧線との間には、入力電圧と第3電圧線の電圧との電位差に応じてオンオフ動作する第3トランジスタが設けられている。第7トランジスタのゲートと第4電圧線との間には、入力電圧と第4電圧線の電圧との電位差に応じてオンオフ動作する第4トランジスタが設けられている。第2トランジスタのゲートと第6電圧線との間には、入力電圧と第6電圧線の電圧との電位差に応じてオンオフ動作する第6トランジスタが設けられている。第2トランジスタのソースと第1電圧線との間には、入力電圧と第1電圧線の電圧との電位差に応じてオンオフ動作する第1トランジスタが設けられている。これにより、第1トランジスタ~第7トランジスタがnチャネル型である場合には、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。一方、第1トランジスタ~第7トランジスタがpチャネル型である場合には、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明の第3のインバータ回路および第3の表示装置では、入力端子に電気的に接続された第2端子に立下り電圧が入力されている時に、第5トランジスタのソースに電気的に接続された第3端子のトランジェントが、第5トランジスタのゲートに電気的に接続された第4端子のトランジェントよりも緩やかとなる。これにより、第1トランジスタ~第7トランジスタがnチャネル型である場合には、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第7トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第7トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。一方、第1トランジスタ~第7トランジスタがpチャネル型である場合には、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第7トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第7トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。ところで、本発明の第1ないし第3のインバータ回路ならびに第1ないし第3の表示装置において、入力端子に入力された信号電圧の電圧波形を鈍らせた電圧を第3トランジスタのゲートに入力する遅延素子をさらに設けてもよい。このようにした場合には、第1トランジスタのゲートに入力される信号よりも遅延した信号が第3トランジスタのゲートに入力されるので、第1トランジスタおよび第3トランジスタのそれぞれのゲートがハイからローに変移する時またはローからハイに変移する時に第5トランジスタのゲート-第1端子間電圧が第5トランジスタの閾値電圧を超えるまでの時間を短縮することができる。本発明の第4のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを備えている。ここで、第1トランジスタは、入力端子の電圧入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、当該第2トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて第5トランジスタのソースまたはドレインである第1端子と第4電圧線との電気的な接続を継断するようになっている。第5トランジスタは、第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と第1端子との電気的な接続を継断するようになっている。第6トランジスタは、入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第6電圧線との電気的な接続を継断するようになっている。第7トランジスタは、第1端子の電圧と第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と第2トランジスタのゲートとの電気的な接続を継断するようになっている。第1容量素子が、第7トランジスタのゲートと、第2トランジスタのゲートとの間に接続されている。第2容量素子が、第7トランジスタのゲートと、入力端子との間に接続されている。第3容量素子は、第2トランジスタのゲートと出力端子との間に挿入されている。第1抵抗素子は、第8電圧線と第5トランジスタのゲートとの間に挿入されている。本発明の第4の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第4のインバータ回路と同一の構成要素を含んでいる。本発明の第4のインバータ回路および第4の表示装置では、第5トランジスタのゲートと第3電圧線との間には、入力電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第3トランジスタが設けられている。第7トランジスタのゲートと第4電圧線との間には、入力電圧と第4電圧線の電圧またはそれに対応する電位差との電位差に応じてオンオフ動作する第4トランジスタが設けられている。第2トランジスタのゲートと第6電圧線との間には、入力電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第6トランジスタが設けられている。第2トランジスタのソースと第1電圧線との間には、入力電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じてオンオフ動作する第1トランジスタが設けられている。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第7トランジスタのゲートと第2トランジスタのゲートとの間に第1容量素子が挿入され、第7トランジスタのゲートと入力端子との間に第2容量素子が挿入されている。第5トランジスタのゲートが、第1抵抗素子と第3トランジスタとの接続点に電気的に接続されている。これにより、第7トランジスタのソースの方が、第7トランジスタのゲートよりも、トランジェントが遅くなる。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第5トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。本発明の第5のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタを備えたものである。このインバータ回路は、さらに、第1容量素子、第2容量素子および第3容量素子と、第1抵抗素子と、入力端子および出力端子とを備えている。ここで、第1トランジスタのゲートは入力端子に電気的に接続され、第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、第1トランジスタのドレインおよびソースのうち第1電圧線に未接続の端子は出力端子に電気的に接続されている。第2トランジスタのゲートは第7トランジスタのドレインまたはソースに電気的に接続され、第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、第2トランジスタのドレインおよびソースのうち第2電圧線に未接続の端子は出力端子に電気的に接続されている。第3トランジスタのゲートは入力端子に電気的に接続され、第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、第3トランジスタのドレインおよびソースのうち第3電圧線に未接続の端子は第5トランジスタのゲートに電気的に接続されている。第4トランジスタのゲートは入力端子に電気的に接続され、第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、第4トランジスタのドレインおよびソースのうち第4電圧線に未接続の端子は第7トランジスタのゲートに電気的に接続されている。第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、第5トランジスタのドレインおよびソースのうち第5電圧線に未接続の端子は第7トランジスタのゲートに電気的に接続されている。第6トランジスタのゲートは入力端子に電気的に接続され、第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、第6トランジスタのドレインおよびソースのうち第6電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、第7トランジスタのドレインおよびソースのうち第7電圧線に未接続の端子は第2トランジスタのゲートに電気的に接続されている。第1容量素子が、第7トランジスタのゲートと、第2トランジスタのゲートとの間に接続されている。第2容量素子が、第7トランジスタのゲートと、入力端子との間に接続されている。第3容量素子は、第2トランジスタのゲートと出力端子との間に挿入されている。第1抵抗素子は、第8電圧線と第5トランジスタのゲートとの間に挿入されている。本発明の第5の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第5のインバータ回路と同一の構成要素を含んでいる。本発明の第5のインバータ回路および第5の表示装置では、第5トランジスタのゲートと第3電圧線との間には、ゲートが入力端子に接続された第3トランジスタが設けられている。第7トランジスタのゲートと第4電圧線との間には、ゲートが入力端子に接続された第4トランジスタが設けられている。第2トランジスタのゲートと第6電圧線との間には、ゲートが入力端子に接続された第6トランジスタが設けられている。第2トランジスタのソースと第1電圧線との間には、ゲートが入力端子に接続された第1トランジスタが設けられている。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第5トランジスタ、第7トランジスタおよび第2トランジスタのゲートおよびソースがそれぞれの電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、第7トランジスタのゲートと第2トランジスタのゲートとの間に第1容量素子が挿入され、第7トランジスタのゲートと入力端子との間に第2容量素子が挿入されている。第5トランジスタのゲートが、第1抵抗素子と第3トランジスタとの接続点に電気的に接続されている。第5トランジスタのソースの方が、第5トランジスタのゲートよりも、トランジェントが遅くなる。これにより、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがハイからローに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧よりも大きくなり、第5トランジスタがオンし、その直後に第3トランジスタがオフする。このとき、第7トランジスタがオンするとともに第4トランジスタがオフし、第2トランジスタがオンするとともに第6トランジスタがオフし、その後、第1トランジスタがオフする。その結果、出力電圧が第2電圧線側の電圧となる。また、例えば、第3トランジスタ、第4トランジスタ、第6トランジスタおよび第1トランジスタのそれぞれのゲートがローからハイに変移する時に第3トランジスタ、第4トランジスタ、第6トランジスタがオンし、その直後に第5トランジスタがオフする。このとき、第2トランジスタがオフするとともに第1トランジスタがオンするので、出力電圧が第1電圧線側の電圧となる。本発明の第1ないし第5のインバータ回路ならびに第1ないし第5の表示装置によれば、第1トランジスタと第2トランジスタとが同時にオンしている期間がほとんどないようにした。これにより、第1トランジスタおよび第2トランジスタを介して、電圧線同士の間を流れる電流貫通電流はほんのわずかしか存在しないので、消費電力を抑えることができる。また、第1トランジスタのゲートがハイからローに変移したときに出力電圧が第2電圧線側の電圧または第1電圧線側の電圧となり、第1トランジスタのゲートがローからハイに変移したときに出力電圧が上記とは逆側の電圧となるようにした。これにより、出力電圧の波高値が所望の値からずれてしまうのを低減することができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。また、本発明の第1ないし第3のインバータ回路ならびに第1ないし第3の表示装置では、第1容量素子および第2容量素子が出力端子に直接接続されていないので、第5トランジスタのゲートおよびソースに入力されるカップリング量が出力段の寄生容量の影響を受けることがない。これにより、第5トランジスタのゲート-ソース間電圧を大きくすることができるので、インバータ回路を高速化することができる。同様に、本発明の第4および第5のインバータ回路ならびに第4および第5の表示装置でも、第1容量素子および第2容量素子が出力端子に直接接続されていないので、第7トランジスタのゲートおよびソースに入力されるカップリング量が出力段の寄生容量の影響を受けることがない。これにより、第7トランジスタのゲート-ソース間電圧を大きくすることができるので、インバータ回路を高速化することができる。また、本発明の第1ないし第3のインバータ回路ならびに第1ないし第3の表示装置では、低電圧側と高電圧側とにおいて電圧線を1本に共通化することが可能である。従って、そのようにした場合には、インバータ回路の耐圧を上げる必要がなくなる。同様に、本発明の第4および第5のインバータ回路ならびに第4および第5の表示装置でも、低電圧側の電圧線を2本に抑え、高電圧側の電圧線を1本に共通化することが可能である。従って、そのようにした場合には、インバータ回路の耐圧を上げる必要がなくなる。さらに、本発明の第1ないし第3のインバータ回路ならびに第1ないし第3の表示装置において、入力端子に入力された信号電圧の波形を鈍らせた電圧を第3トランジスタのゲートに入力するようにした場合には、第1トランジスタ、第3トランジスタ、第4トランジスタおよび第6トランジスタのそれぞれのゲートがハイからローに変移する時またはローからハイに変移する時に第5トランジスタのゲート-ソース間電圧が第5トランジスタの閾値電圧を超えるまでの時間を短縮することができる。これにより、回路動作をさらに高速化することができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態図1~図92.第2の実施の形態図10~図153.上記各実施の形態の変形例図16~図254.第3の実施の形態図26、図275.適用例図28~図316.従来技術の説明図32~図367.参考技術の説明図37、図38<第1の実施の形態>構成図1は、本発明の第1の実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bを出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の7つのトランジスタTr1~Tr7を備えたものである。インバータ回路1は、上記の7つのトランジスタTr1~Tr7の他に、3つの容量素子C1~C3と、入力端子INおよび出力端子OUTとを備えており、7Tr3Cの回路構成となっている。トランジスタTr1が本発明の第1トランジスタの一具体例に相当し、トランジスタTr2が本発明の第2トランジスタの一具体例に相当し、トランジスタTr3が本発明の第3トランジスタの一具体例に相当する。また、トランジスタTr4が本発明の第4トランジスタの一具体例に相当し、トランジスタTr5が本発明の第5トランジスタの一具体例に相当する。また、トランジスタTr6が本発明の第6トランジスタの一具体例に相当し、トランジスタTr7が本発明の第7トランジスタの一具体例に相当する。また、容量素子C1が本発明の第1容量素子の一具体例に相当し、容量素子C2が本発明の第2容量素子の一具体例に相当し、容量素子C3が本発明の第3容量素子の一具体例に相当する。トランジスタTr1~Tr7は、互いに同一チャネル型の薄膜トランジスタTFTであり、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタTr1は、例えば、入力端子INの電圧入力電圧Vinと低電圧線LLの電圧VLとの電位差Vgs1またはそれに対応する電位差に応じて、出力端子OUTと低電圧線LLとの電気的な接続を継断するようになっている。トランジスタTr1のゲートが入力端子INに電気的に接続されており、トランジスタTr1のソースまたはドレインが低電圧線LLに電気的に接続されており、トランジスタTr1のソースおよびドレインのうち低電圧線LLに未接続の端子が出力端子OUTに電気的に接続されている。トランジスタTr2は、トランジスタTr7のソースまたはドレインのうち高電圧線LHに未接続の端子端子Aの電圧Vs7と、出力端子OUTの電圧出力電圧Voutとの電位差Vgs2またはそれに対応する電位差に応じて高電圧線LHと出力端子OUTとの電気的な接続を継断するようになっている。トランジスタTr2のゲートがトランジスタTr7の端子Aに電気的に接続されている。トランジスタTr2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタTr2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線LHに電気的に接続されている。トランジスタTr3は、入力電圧Vinと低電圧線LLの電圧VLとの電位差Vgs3またはそれに対応する電位差に応じてトランジスタTr5のゲートと低電圧線LLとの電気的な接続を継断するようになっている。トランジスタTr3のゲートが入力端子INに電気的に接続されている。トランジスタTr3のソースまたはドレインが低電圧線LLに電気的に接続されており、トランジスタTr3のソースおよびドレインのうち低電圧線LLに未接続の端子がトランジスタTr5のゲートに電気的に接続されている。トランジスタTr4は、入力電圧Vinと低電圧線LLの電圧VLとの電位差Vgs4またはそれに対応する電位差に応じてトランジスタTr5のソースおよびドレインのうち高電圧線LHに未接続の端子端子Bと低電圧線LLとの電気的な接続を継断するようになっている。トランジスタTr4のゲートが入力端子INに電気的に接続されている。トランジスタTr4のソースまたはドレインが低電圧線LLに電気的に接続されており、トランジスタTr4のソースおよびドレインのうち低電圧線LLに未接続の端子がトランジスタTr5の端子Bに電気的に接続されている。トランジスタTr5は、容量素子C1の端子間電圧Vgs5またはそれに対応する電位差に応じて高電圧線LHと端子Bとの電気的な接続を継断するようになっている。トランジスタTr5のゲートがトランジスタTr3のソースおよびドレインのうち低電圧線LLに未接続の端子に電気的に接続されている。トランジスタTr5のソースまたはドレインが高電圧線LHに電気的に接続されている。トランジスタTr5のソースおよびドレインのうち高電圧線LHに未接続の端子端子BがトランジスタTr7のゲートと、トランジスタTr4のソースおよびドレインのうち低電圧線LLに未接続の端子とに接続されている。トランジスタTr6は、入力電圧Vinと低電圧線LLの電圧VLとの電位差Vgs6またはそれに対応する電位差に応じてトランジスタTr7のソースおよびドレインのうち高電圧線LHに未接続の端子端子Aと低電圧線LLとの電気的な接続を継断するようになっている。トランジスタTr6のゲートが入力端子INに電気的に接続されている。トランジスタTr6のソースまたはドレインが低電圧線LLに電気的に接続されており、トランジスタTr6のソースおよびドレインのうち低電圧線LLに未接続の端子がトランジスタTr7の端子Aに電気的に接続されている。つまり、トランジスタTr1,Tr3,Tr4,Tr6は互いの同一の電圧線低電圧線LLに接続されている。従って、トランジスタTr1の低電圧線LL側の端子と、トランジスタTr3の低電圧線LL側の端子と、トランジスタTr4の低電圧線LL側の端子と、トランジスタTr6の低電圧線LL側の端子とは、互いに同電位となっている。トランジスタTr7は、トランジスタTr5のソースまたはドレインのうち高電圧線LHに未接続の端子端子Bの電圧Vs5と、トランジスタTr2のゲート電圧Vg2との電位差Vgs7またはそれに対応する電位差に応じて高電圧線LHとトランジスタTr2のゲートとの電気的な接続を継断するようになっている。トランジスタTr7のゲートがトランジスタTr5の端子Bに電気的に接続されている。トランジスタTr7のソースまたはドレインがトランジスタTr2のゲートに電気的に接続されており、トランジスタTr7のソースおよびドレインのうちトランジスタTr2のゲートに未接続の端子が高電圧線LHに電気的に接続されている。つまり、トランジスタTr2,Tr5,Tr7は互いの同一の電圧線高電圧線LHに接続されている。従って、トランジスタTr2の高電圧線LH側の端子と、トランジスタTr5の高電圧線LH側の端子と、トランジスタTr7の高電圧線LH側の端子とは、互いに同電位となっている。低電圧線LLが本発明の第1電圧線、第3電圧線、第4電圧線、第6電圧線の一具体例に相当する。高電圧線LHが本発明の第2電圧線、第5電圧線、第7電圧線の一具体例に相当する。高電圧線LHは、低電圧線LLの電圧VLよりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線LHの電圧は、インバータ回路1の駆動時にVddとなっている。Vddは、入力端子INに印加される信号電圧入力電圧Vinのハイ電圧と同じ電圧値となっている。一方、低電圧線LLは、高電圧線LHの電圧VHよりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線LLの電圧VLは、インバータ回路1の駆動時に電圧Vss<Vdd1となっている。容量素子C1,C2は、入力端子INとトランジスタTr5のゲートとの間に直列に挿入されている。容量素子C1と容量素子C2との電気的な接続点Dが、トランジスタTr5の端子Bに電気的に接続されている。容量素子C1はトランジスタTr5のゲート側に挿入されており、容量素子C2はトランジスタTr1のゲート側に挿入されている。容量素子C2の容量は、容量素子C1の容量よりも大きくなっている。容量素子C1,C2のそれぞれの容量は、以下の式1を満たしていることが好ましい。容量素子C1,C2が数1を満たすならば、後述する入力電圧Vinが立ち下がった時、トランジスタTr5のゲート-ソース間電圧をその閾値電圧Vth5以上とすることができ、トランジスタTr5をオン状態とすることができる。その結果、出力電圧Voutがローからハイに変移することができる。C2Vdd-Vss/C1C2>Vth5...1ここで、容量素子C1,C2を含む回路部分は、インバータ回路1において、制御素子10を構成している。制御素子10は、例えば、図1に示したように、入力端子INに電気的に接続された端子P1、トランジスタTr5の端子Bに電気的に接続された端子P2、およびトランジスタTr5のゲートに電気的に接続された端子P3を有している。端子P1が、本発明の第2端子の一具体例に相当し、端子P2が、本発明の第3端子の一具体例に相当し、端子P3が、本発明の第4端子の一具体例に相当する。制御素子10は、例えば、端子P1に立下り電圧が入力されている時に端子P2のトランジェントを端子P3のトランジェントよりも緩やかにするようになっている。具体的には、制御素子10は、例えば、入力端子INに立下り電圧が入力されている時にトランジスタTr5のソースのトランジェントをトランジスタTr5のゲートのトランジェントよりも緩やかにするようになっている。なお、制御素子10の動作説明は、下記のインバータ回路1の動作説明と併せて行うものとする。トランジスタTr5のソースは、本発明の第1端子の一具体例に相当する。ところで、インバータ回路1は、図35に示した参考例に係るインバータ回路600との関係では、出力段のトランジスタTr1,Tr2と、中段のトランジスタTr4,Tr5との間に、トランジスタTr6,Tr7と、容量素子C3とを挿入したものに相当する。このように、インバータ回路600において、トランジスタTr6,Tr7と、容量素子C3とを挿入することにより、後に詳述するように、トランジスタTr2,Tr5,Tr7のドレインに接続した電圧線を共通化することが可能となる。動作次に、図3~9を参照しつつ、インバータ回路1の動作の一例について説明する。図3は、インバータ回路1の動作の一例を表す波形図である。図4~図9は、インバータ回路1の一連の動作の一例を表す回路図である。まず、入力電圧VinがハイVddの時、トランジスタTr1,Tr3,Tr4,Tr6がオンする。すると、トランジスタTr2,Tr5,Tr7のゲート電圧Vg2,Vg5,Vg7およびソース電圧Vs2,Vs5,Vs7が低電圧線LLの電圧VL=Vssに充電される図3、図4。これにより、トランジスタTr2,Tr5,Tr7がオフVgs2,Vgs5,Vgs7=0Vでオフする場合し、電圧Vssが出力電圧Voutとして出力される。このとき、容量素子C2には、Vdd-Vssという電圧が充電される。次に、入力電圧VinがハイVddからローVssに変化低下する時、トランジスタTr1,Tr3,Tr4,Tr6のゲート電圧Vg1,Vg3,Vg4,Vg6もVddからVssに変化低下する図3、図5。これにより、トランジスタTr1のゲート電圧Vg1の変化が容量素子C2を介してトランジスタTr7のゲートに伝播し、トランジスタTr7のゲート電圧Vg7がΔV1’だけ変化低下する。さらに、トランジスタTr1のゲート電圧Vg1の変化が容量素子C1,C2を介してトランジスタTr5のゲートにも伝播し、トランジスタTr5のゲート電圧Vg5がΔV2’だけ変化低下する。しかし、この時、トランジスタTr1,Tr3,Tr4,Tr6がオンしている。そのため、低電圧線LLからトランジスタTr2,Tr5,Tr7のソースおよびゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr1,Tr3,Tr4,Tr6のゲート電圧はVddからVssに変化低下していくので、トランジスタTr1,Tr3,Tr4,Tr6のオン抵抗が徐々に大きくなり、トランジスタTr2,Tr5,Tr7のソースおよびゲートを低電圧線LLの電圧VLに充電するのに要する時間が長くなる。さらに、トランジスタTr5のソースおよびゲートから見える全容量を比較すると、トランジスタTr5のソースには容量素子C1,C2が並列接続され、トランジスタTr5のゲートには容量素子C1,C2が直列接続されている。このことから、トランジスタTr5のソースの方が、トランジスタTr5のゲートよりも、トランジェントが遅くなる。その結果、トランジスタTr5のソースを低電圧線LLの電圧VLに充電するのに要する時間の方がトランジスタTr5のゲートを低電圧線LLの電圧VLに充電するのに要する時間よりも長くなる。また、入力電圧VinがVssVth3以上となっており、さらに、VssVth4以上となっている場合は、トランジスタTr3,Tr4は線形領域で動作する。なお、Vth3はトランジスタTr3の閾値電圧であり、Vth4はトランジスタTr4の閾値電圧である。一方、入力電圧VinがVssVth3未満となっており、さらに、VssVth4未満となっている場合は、トランジスタTr3,Tr4は飽和領域で動作する。従って、トランジスタTr5のソースおよびゲートには、図5に示したような電流が流れるが、トランジスタTr3,Tr4は、それぞれの点を電圧Vssに充電することができない。最終的に、入力電圧VinがVddからVssになった時、トランジスタTr5のゲート-ソース間電圧Vgs5はΔV1-ΔV2となる図3、図6。このとき、トランジスタTr5のゲート-ソース間電圧Vgs5がトランジスタTr5の閾値電圧Vth5よりも大きくなった時点で、トランジスタTr5がオンし、高電圧線LHから電流が流れ始める。トランジスタTr5がオンしている時は、トランジスタTr5のソース電圧Vs5は、トランジスタTr4に加えて、トランジスタTr5によっても上昇する。また、トランジスタTr5のゲート-ソース間には容量素子C1が接続されているので、ブートストラップが生じ、トランジスタTr5のゲート電圧Vg5も、トランジスタTr5のソース電圧Vs5の上昇に連動して上昇する。その後、トランジスタTr5のソース電圧Vs5およびゲート電圧Vg5がVss-Vth3以上となり、さらに、Vss-Vth4以上となった時点で、トランジスタTr3,Tr4がオフし、トランジスタTr5のソース電圧Vs5およびゲート電圧Vg5がトランジスタTr5のみによって上昇する。一定時間経過後、トランジスタTr5のソース電圧Vg5トランジスタTr7のゲート電圧Vs2がVssVth7以上となると、トランジスタTr7がオンし、トランジスタTr7に電流が流れ始める図3、図7。なお、Vth7はトランジスタTr7の閾値電圧である。その結果、トランジスタTr7のソース電圧Vg7トランジスタTr2のゲート電圧Vg2は、Vssから徐々に上昇する。ここで、トランジスタTr2のゲート電圧Vg2およびソース電圧Vs2について考える。トランジスタTr2のゲートソース間には、容量素子C3が接続されている。この容量素子C3によって、ブートストラップが生じ、トランジスタTr2のソース電圧Vs2とトランジスタTr2のゲート電圧Vg2とが連動して変化する。トランジスタTr2のゲート電圧Vg2はトランジスタTr7からの電流とトランジスタTr2のソース電圧Vs2の上昇とによって上昇する。そのため、トランジスタTr2の電流のみで上昇する場合と比べて、トランジスタTr2のゲートのトランジェントは速くなる。その結果、トランジスタTr2のゲートソース間電圧Vgs2は徐々に増加してゆく。このとき、トランジスタTr7のゲート電圧Vg7は、トランジスタTr5がオンしているので、トランジスタTr7のソース電圧Vs7の上昇に追随せず、最終的に高電圧線LHの電圧VH=Vddとなる。これにより、トランジスタTr7からの電流はトランジスタTr2のゲート電圧Vg2トランジスタTr7のソース電圧Vs7の上昇と共に小さくなってゆく。トランジスタTr7のゲート-ソース間電圧Vgs7がトランジスタTr7の閾値電圧Vth7になった時を考えると、高電圧線LHから流れる電流はかなり小さくなり、トランジスタTr2のゲート電圧Vg2はトランジスタTr7の電流によって殆ど変化しなくなってしまう。しかし、このとき、トランジスタTr2はオン状態であり、トランジスタTr2のソース電圧Vs2は上昇しているので、ブートストラップ動作によってトランジスタTr2のゲート電圧Vg2も上昇を続ける。その結果、トランジスタTr7は完全にオフする。このとき、トランジスタTr2のゲート-ソース間電圧Vgs2がΔVxであったとする。そのとき、ΔVxがトランジスタTr2の閾値電圧Vth2よりも大きければ、トランジスタTr2のゲート電圧Vg2およびソース電圧Vs2は、トランジスタTr7がオフした後も上昇を続け、最終的に高電圧線LHの電圧VH=VddがVoutとして出力される図3、図8。そして、さらに一定時間経過後、入力電圧VinがローVssからハイVdd1に変化上昇する図3、図9。このとき、入力電圧VinがVssVth3よりも低くなっており、さらに、VssVth4よりも低くなっている段階では、トランジスタTr3,Tr4はオフしている。そのため、容量素子C1,C2を介したカップリングがトランジスタTr5のソースおよびゲートに入力され、トランジスタTr5のソース電圧Vs5およびゲート電圧Vg5が上昇する。その後、入力電圧VinがVssVth1、VssVth3、VssVth6およびVssVth4以上となると、トランジスタTr1,Tr3,Tr4,Tr6がオンする。そのため、トランジスタTr2のソース出力端子OUTおよびゲート、ならびにトランジスタTr5のソースおよびゲートに向かって電流が流れるので、その電流がそれらをVssに充電しようとする。ここで、トランジスタTr1,Tr3,Tr4,Tr6のゲート電圧Vg1,Vg3,Vg4はVddからVssに変化上昇していくので、トランジスタTr1,Tr3,Tr4のオン抵抗が徐々に小さくなり、トランジスタTr2,Tr5のソースおよびゲートを低電圧線LLの電圧VLに充電するのに要する時間が相対的に短くなる。最終的に、トランジスタTr2のソース電圧Vs2、ならびにトランジスタTr5のソース電圧Vs5およびゲート電圧Vg5がVssとなり、出力端子からはVssが出力される図3、図4。以上のようにして、本実施の形態のインバータ回路1では、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bが出力端子OUTから出力される。効果ところで、例えば、図33に示したような従来のインバータ回路200は、2つのnチャネルMOS型のトランジスタTr1,Tr2が直列接続された単チャネル型の回路構成となっている。インバータ回路200では、例えば、図34に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd-Vth2となってしまう。つまり、出力電圧Voutには、トランジスタTr2の閾値電圧Vth2が含まれており、出力電圧Voutは、トランジスタTr2の閾値電圧Vth2のばらつきの影響を大きく受けてしまう。そこで、例えば、図35のインバータ回路300に示したように、トランジスタTr2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2≧VddVth2が印加される高電圧配線LH2にゲートを接続することが考えられる。また、例えば、図36のインバータ回路400に示したようなブートストラップ型の回路構成が考えられる。しかし、図33、図35、図36のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタTr1,Tr2を介して、高電圧配線LH側から低電圧配線LL側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図33、図35、図36の回路においては、例えば、図34Bの破線で囲んだ箇所に示したように、入力電圧VinがVddとなっている時、出力電圧VoutがVssとはならず、出力電圧Voutの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機EL表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。一方、本実施の形態のインバータ回路1では、トランジスタTr5のゲートと低電圧線LLとの間、トランジスタTr7のゲートと低電圧線LLとの間、トランジスタTr2のゲートと低電圧線LLとの間、トランジスタTr2のソースと低電圧線LLとの間には、入力電圧Vinと低電圧線LLの電圧VLとの電位差に応じてオンオフ動作するトランジスタTr1,Tr3,Tr4,Tr6が設けられている。これにより、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がハイVddからローVssに変移低下する時に、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのオン抵抗が徐々に大きくなり、トランジスタTr2,Tr5,Tr7のゲートおよびソースが低電圧線LLの電圧VLに充電されるのに要する時間が長くなる。さらに、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がローVssからハイVddに変移上昇する時に、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのオン抵抗が徐々に小さくなり、トランジスタTr2,Tr5,Tr7のゲートおよびソースが低電圧線LLの電圧VLに充電されるのに要する時間が短くなる。また、本発明では、入力端子INとトランジスタTr5のゲートとの間に、互いに直列に接続された第1容量素子および第2容量素子が挿入されている。さらに、トランジスタTr5のソースが、容量素子C1と容量素子C2との間に電気的に接続されている。これにより、トランジスタTr5のソースには、容量素子C1および容量素子C2が並列接続され、トランジスタTr5のゲートには、容量素子C1および容量素子C2が直列接続される。その結果、トランジスタTr5のソースの方が、トランジスタTr5のゲートよりも、トランジェントが遅くなる。これにより、トランジスタTr3、トランジスタTr4、トランジスタTr6およびトランジスタTr1のそれぞれのゲートが電圧がハイVddからローVssに変移低下する時に、トランジスタTr5のゲート-ソース間電圧Vgs5がトランジスタTr5の閾値電圧Vth5よりも大きくなり、トランジスタTr5がオンし、その直後にトランジスタTr4がオフする。このとき、トランジスタTr7がオンするとともにトランジスタTr4がオフし、トランジスタTr2がオンするとともにトランジスタTr6がオフし、その後、トランジスタTr7がオフする。その結果、出力電圧Voutが高電圧線LH側の電圧となる。また、トランジスタTr3、トランジスタTr4、トランジスタTr6およびトランジスタTr1のそれぞれのゲートが電圧がローVssからハイVddに変移上昇する時に、トランジスタTr3、トランジスタTr4、トランジスタTr6がオンし、その直後にトランジスタTr5がオフする。このとき、トランジスタTr2がオフするとともにトランジスタTr1がオンするので、出力電圧が第1電圧線側の電圧となる。このように、本実施の形態のインバータ回路1では、トランジスタTr1とトランジスタTr2とが同時にオンしている期間や、トランジスタTr4とトランジスタTr5とが同時にオンしている期間、トランジスタTr6とトランジスタTr7とが同時にオンしている期間がほとんどないようにした。これにより、トランジスタTr1,Tr2、トランジスタTr4,Tr5、またはトランジスタTr6,Tr7を介して、高電圧線LHと低電圧線LLとの間を流れる電流貫通電流はほとんど存在しない。その結果、消費電力を抑えることができる。また、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がハイVddからローVssに変移低下したときに出力電圧Voutが高電圧線LH側の電圧となり、トランジスタTr1,Tr3,Tr4,Tr6のそれぞれのゲート電圧がローVssからハイVddに変移上昇したときに出力電圧Voutが低電圧線LL側の電圧となるようにした。これにより、出力電圧Voutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。また、本実施の形態では、容量素子C1,C2が出力端子OUTに直接接続されていないので、トランジスタTr5のゲートおよびソースに入力されるカップリング量が出力段の寄生容量の影響を受けることがない。これにより、トランジスタTr5のゲート-ソース間電圧Vgs5を大きくすることができるので、インバータ回路1を高速化することができる。また、本実施の形態では、インバータ回路1には低電圧側と高電圧側とで1つずつしか電圧線が設けられておらず、しかも、高電圧側の電圧線である高電圧線LHの電圧は、インバータ回路1の駆動時に、入力端子INに印加される信号電圧入力電圧Vinのハイ電圧と同じ電圧値Vddとなっている。従って、インバータ回路1の耐圧は、図33、図35、図36に示したような従来タイプのインバータ回路の耐圧と同様でよく、インバータ回路1の耐圧を上げる必要がない。これにより、インバータ回路1内の素子に耐圧の高いものを使う必要がなく、また、耐圧不具合による歩留まりの低下もないことから、製造コストを低く抑えることができる。また、本実施の形態では、インバータ回路1には最低限の数の電圧線しか設けられておらず、また、容量素子C2の容量を大きくしなくても、上述したようにインバータ回路1の高速化を実現することができる。これにより、例えば、有機EL表示装置において、インバータ回路1をスキャナなどに用いた場合に、表示パネルにおいて周囲額縁の占有面積を小さくすることができ、狭額縁化を実現することができる。<第2の実施の形態>図10は、本発明の第2の実施の形態に係るインバータ回路2の全体構成の一例を表したものである。インバータ回路2は、上記実施の形態のインバータ回路1と同様、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bを出力端子OUTから出力するものである。インバータ回路2は、上記実施の形態のインバータ回路1において、容量素子C3の容量を大きくするとともに、出力端子OUTと低電圧線LLとの間に補助容量Csubを設けたものであり、それらの点で、上記実施の形態のインバータ回路1の構成と相違する。以下では、まず、上記実施の形態のインバータ回路1において生じ得る課題について説明し、その後で、本実施の形態のインバータ回路2の特徴部分について説明するものとする。なお、補助容量Csubは、本発明の第4容量素子の一具体例に相当する。課題上記実施の形態のインバータ回路1のトランジスタTr2のゲート電圧Vg2とソース電圧Vs2出力電圧Voutについて考える。上述したように、トランジスタTr2のゲート電圧Vg2は、トランジスタTr7からの電流と、容量素子C3を介するトランジスタTr2のソース電圧Vs2の上昇とによって上昇する。このとき、トランジスタTr7からの電流は、トランジスタTr2のゲート電圧Vg2の上昇と共に減少してゆくので、トランジスタTr7がオフした後は、トランジスタTr2のゲート電圧Vg2はトランジスタTr2のソース電圧Vs2の上昇によってのみ上昇することになる。インバータ回路1において、トランジスタTr2のゲートには図11に示すような寄生容量Cgs2、Cgd2が存在する。そのため、トランジスタTr2のゲート電圧Vg2の変化量ΔVgは、トランジスタTr2のソース電圧Vs2の変化量ΔVsに対して、数1で示されるようにある一定の割合gで変化することとなる。この割合gをブートストラップゲインと呼ぶ。ここで、インバータ回路1の高速化を考えた場合、出力電圧Voutを出力するトランジスタTr1,Tr2のサイズを大きくすることが一般的である。トランジスタTr1を大きくした場合には、入力電圧VinがローVssからハイVddに変移上昇した時に、トランジスタTr1のゲート-ソース間に、より多くの電流を流すことができる。従って、トランジスタTr1を大きくした方が、出力電圧Voutの立下りのトランジェントが速くなる。次に、トランジスタTr2のサイズを大きくした場合について考える。トランジスタTr2は、入力電圧Vinによって直接動作する訳ではなく、トランジスタTr7からの電流によって動作する。トランジスタTr7によってトランジスタTr2のゲート電圧Vg2が上昇すると、図12に示すようにトランジスタTr2のゲート-ソース間の容量Cgs2を介して出力端子OUTにカップリングが入力される。そのカップリング量変化量ΔVsは数2に示されるとおりである。このとき、変化量ΔVgに対する変化量ΔVsの比率βを入力ゲインと呼ぶ。なお、図12には、出力端子OUTと低電圧線LLとの間に、寄生容量Coutが生じている様子が示されている。トランジスタTr7によってトランジスタTr2のゲート-ソース間電圧Vgs2がその閾値電圧Vth2を超えた場合、トランジスタTr2から電流が流れ、出力電圧Voutは上昇する。トランジスタTr2のサイズが大きい場合、トランジスタTr2の電流駆動能力は高いので、トランジスタTr2のVgs2がVth2Vaとなると、トランジスタTr2のソース電圧Vgs2は上昇を開始する。電圧Vaは、トランジスタTr2のサイズが大きいので、小さな値である。このとき、トランジスタTr2のゲート電圧Vg2の単位時間あたりの変化量に対して、トランジスタTr2のソース電圧Vs2の単位時間あたりの変化量図13に示すグラフの傾きが大きい場合、トランジスタTr2のゲート-ソース間電圧Vgs2は時間と共に小さくなってゆく。また、トランジスタTr2のゲート電圧Vg2がVdd-Vth7に近づくと、トランジスタTr2は自身の電流によってそのゲート電圧Vg2およびソース電圧Vs2を上昇させる。このとき、トランジスタTr2のゲート-ソース間電圧Vgs2はさらにブートストラップゲインgによって徐々に低下してゆく。したがって、電圧Vaの値が小さく、ブートストラップゲインgも小さい場合には、最終的に、トランジスタTr2のソース電圧Vs2がVddに到達する前にトランジスタTr2のゲート-ソース間電圧Vgs2がトランジスタTr2の閾値電圧Vth2となってしまう。そのため、トランジスタTr2のソース電圧Vs2はそれ以上上昇することができなくなる。その結果、トランジスタTr2はVddを出力することができない。この対策として、ブートストラップゲインgを上げるために容量素子C3の容量を大きくすることが考えられる。しかし、そのようにした場合には、入力ゲインが大きくなってしまう。入力ゲインが大きくなると、図14に示すように、トランジスタTr2のゲート-ソース間電圧Vgs2がトランジスタTr2の閾値電圧Vth2以下の時に、トランジスタTr2のゲート電圧Vg2の変化に対してソース電位Vs2が大きく上昇する。これにより、トランジスタTr2のソース電位Vs2が上昇を始める点が時間的に早まることとなる。その結果、トランジスタTr2のゲート電圧Vg2の変化があまり大きくない部分でトランジスタTr2のソース電圧Vs2は上昇を始めることとなり、トランジスタTr2は閾値補正を行ってしまう。つまり、トランジスタTr2のゲート電圧Vg2の変化量に対してソース電圧Vs2の変化量が大きく、トランジスタTr2のゲート-ソース間電圧Vgs2はどんどん小さくなり、最終的に閾値電圧Vth2という値となってしまう。従って、この場合でも、トランジスタTr2はVddを出力することができない。インバータ回路2一方、本実施の形態のインバータ回路2では、容量素子C3の容量が大きくなっており、さらに出力端子OUTと低電圧線LLとの間に補助容量Csubが設けられている。補助容量Csubが設けられている場合、ブートストラップゲインgには、数3に示したように、補助容量Csubの影響はない。その一方で、入力ゲインβには、数4に示したように、補助容量Csubが分母に入ることから、補助容量Csubによって入力ゲインβは小さくなる。次に、インバータ回路2において、トランジスタTr2のサイズを大きくした場合について考える。補助容量Csubが出力端子OUTと低電圧線LLとの間に形成されることにより、図15に示すようにトランジスタTr2のソース電圧Vs2が上昇を開始する点は時間的に遅れる。このとき、上昇を開始した時のゲート-ソース間電圧Vgs2はVth2Vbという値となる。ここで、Vb>Vaである。なぜなら、補助容量Csubが存在する場合と、存在しない場合とを対比すると、トランジスタTr2のソース電圧Vs2の変動量は、同じ大きさの電流が流れていても補助容量Csubが存在する場合の方が小さいからである。これは、補助容量Csubが存在しない場合には、補助容量Csubが存在する場合と同じだけのソース電圧Vs2の変動量を得るためにはトランジスタTr2のゲート-ソース間電圧Vgs2を大きくする必要があることに起因している。このように、インバータ回路2では、ソース電圧Vs2の上昇開始点を遅らせて、Vbの値を大きくしている。これにより、トランジスタTr2からの電流やブートストラップゲインgによってトランジスタTr2のゲート-ソース間電圧Vgs2の値が小さくなったとしても、最終的に、トランジスタTr2のゲート-ソース間電圧Vgs2をその閾値電圧Vth2よりも大きな値に維持することができる。その結果、トランジスタTr2からVddという値を出力することができる。<上記各実施の形態の変形例>上記第2の実施の形態において、例えば、図16に示したように、容量素子C3をなくしてもよい。この場合、トランジスタTr2のゲート-ソース間には、寄生容量Cgs2が存在しており、その寄生容量Cgs2によるブートストラップゲインが存在する。そのため、補助容量Csubを設けるだけで、トランジスタTr2のゲート-ソース間電圧Vgs2を大きくすることができる。その結果、入力電圧VinがローVssからハイVddに変移上昇した時に、出力電圧Voutとして、Vddを出力することができる。また、上記第2の実施の形態において、例えば、図17のインバータ回路4に示したように、トランジスタTr3,Tr5と、容量素子C1,C2をなくし、その代わりに、トランジスタTr8,Tr9と、容量素子C4を新たに設けてもよい。このインバータ回路4は、容量素子C4に保持された電荷をトランジスタTr7のゲートへ入力してトランジスタTr2のゲート電圧Vg2を上昇させ、出力電圧VoutとしてVddを出力するものである。トランジスタTr8,Tr9は、互いに同一チャネル型の薄膜トランジスタTFTであり、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタTr8は、例えば、入力端子AZ1に入力される電圧と、容量素子C4の両端子のうち低電圧線LLに未接続の端子端子Eの電圧との電位差Vgs8またはそれに対応する電位差に応じて、高電圧線LHと端子Eとの電気的な接続を継断するようになっている。トランジスタTr8のゲートが入力端子AZ1に電気的に接続されており、トランジスタTr8のソースまたはドレインが高電圧線LHに電気的に接続されており、トランジスタTr8のソースおよびドレインのうち高電圧線LHに未接続の端子が容量素子C4の端子Eに電気的に接続されている。トランジスタTr9は、入力端子AZ2に入力される電圧とトランジスタTr8のソースの電圧Vs8端子Eの電圧との電位差Vgs9またはそれに対応する電位差に応じて、トランジスタTr8のソース端子EとトランジスタTr7のゲートとの電気的な接続を継断するようになっている。トランジスタTr9のゲートが入力端子AZ2に電気的に接続されている。トランジスタTr9のソースまたはドレインがトランジスタTr8のソース端子Eに電気的に接続されており、トランジスタTr9のソースおよびドレインのうち端子Eに未接続の端子がトランジスタTr7のゲートに電気的に接続されている。入力端子AZ1には、例えば、図18Bに示したようなパルス信号が印加される。入力端子AZ2には、例えば、図18Cに示したように、入力端子AZ1に印加されるパルス信号と逆位相のパルス信号が印加される。これにより、出力電圧VoutとしてVddを出力することができる。また、上記各実施の形態において、例えば、図19、図20、図21に示したように、入力端子INとトランジスタTr3のゲートの間に、遅延素子3を設けてもよい。遅延素子3は、入力端子OUTに入力された信号電圧の電圧波形を鈍らせた電圧をトランジスタTr3のゲートに入力するものである。遅延素子3は、例えば、電圧波形の立ち下がりを、入力端子OUTに入力された信号電圧の電圧波形の立ち下がりよりも緩やかにした電圧をトランジスタTr3のゲートに入力するようになっている。なお、遅延素子3は、電圧波形の立ち下がりだけでなく、立ち上がりについても、入力端子OUTに入力された信号電圧の電圧波形の立ち上がりよりも緩やかにするようになっていてもよい。ただし、その場合には、遅延素子3は、立ち下がりの方が立ち上がりよりも、より緩やかになるように、入力端子OUTに入力された信号電圧の電圧波形を鈍らせるようになっている。遅延素子3は、例えば、図22A~Dに示した回路構成となっている。図22Aにおいては、遅延素子3は、容量素子C5を含んで構成されている。容量素子C5の一端がトランジスタTr3のゲートに電気的に接続されており、容量素子C5の他端が低電圧線LLに電気的に接続されている。図22Bにおいては、遅延素子3はトランジスタTr10を含んで構成されている。トランジスタTr10は、トランジスタTr1等のチャネル型と同一チャネル型のトランジスタであり、例えば、nチャネルMOS型のTFTである。トランジスタTr10のソースがトランジスタTr3のゲートに電気的に接続されており、トランジスタTr10のドレインが入力端子INに電気的に接続されている。トランジスタTr10のゲートは高電圧線LH3に電気的に接続されている。高電圧線LH3は、トランジスタTr10をオンオフ動作させるパルス信号を出力する電源図示せずに電気的に接続されている。図22Cにおいては、遅延素子3は、上述のトランジスタTr10と、トランジスタTr11とを含んで構成されている。トランジスタTr11は、トランジスタTr1等のチャネル型と同一チャネル型のトランジスタであり、例えば、nチャネルMOS型のTFTである。トランジスタTr11のゲートおよびソースがトランジスタTr3のゲートに電気的に接続されており、トランジスタTr11のドレインが入力端子INに電気的に接続されている。図22Dにおいては、遅延素子3は、上述のトランジスタTr10と、上述の容量素子C5とを含んで構成されている。動作効果図23は、本変形例に係るインバータ回路の動作の一例を表したものである。なお、図23には、遅延素子3として、図22Dに示した回路構成を有するものが用いられたときの波形が示されている。本変形例に係るインバータ回路の基本的な動作は、図3~図8に示すものと同様である。図3~図8に示すものと相違する箇所は、入力電圧VinがハイVddからローVssに変移低下するときと、ローVssからハイVddに変移上昇するときにある。入力電圧VinがハイVddからローVssに変移低下するとき、トランジスタTr3,Tr4のゲート電圧はVddからVssへ変化する。上記実施の形態のインバータ回路1,2では、この電圧変化が、容量素子C2を介してトランジスタTr5のソースへΔV1という電圧変化を生じさせ、さらに容量素子C1,C2を介してトランジスタTr5のゲートへΔV2という電圧変化を生じさせていた。ここで、トランジスタTr5のゲートにΔV2というカップリング量が入力されていたのは、トランジスタTr3のゲート電圧VがVddからVssに低下してゆき、その結果、トランジスタTr3のオン抵抗が徐々に増加し、トランジスタTr5のゲートをVssに充電するトランジェントが遅くなるからである。換言すると、トランジスタTr5のゲートにΔV2というカップリング量が入力されるのは、カップリングが入力されるタイミングでトランジスタTr3がオンからオフに切り替わるからである。一方、本変形例では、遅延素子3によって、入力端子INに入力された信号電圧を図24に示したように鈍らせた信号電圧がトランジスタTr3のゲートに入力される。これにより、トランジスタTr3のオフ点オンとオフが切り替わる点が入力電圧VinをそのままトランジスタTr3のゲートに入力した場合と比べて遅くなる。つまり、トランジスタTr3は、容量素子C2を介したカップリングが入力されるタイミングでもオンしていることになる図25。そのため、最終的にトランジスタTr5のゲートに入力されるカップリング量ΔV2を従来よりも小さくすることができ、トランジスタTr5のゲートソース間電圧Vgs5を大きくすることが可能となる。その結果、インバータ回路の高速化が実現できる。本変形例では、入力電圧VinがローVssからハイVddに変移上昇する場合でも、トランジスタTr3のゲートには、遅延素子3によって、入力端子INに入力された信号電圧を図24に示したように鈍らせた信号電圧が入力される。そのため、トランジスタTr3のオフ点が遅くなるので、トランジスタTr1がオンした後にトランジスタTr3がオンすることとなり、出力電圧Voutが遷移状態である時に高電圧線LHから低電圧線LLへ電流貫通電流が流れる可能性がある。しかし、実際には、トランジスタTr3のオンする動作点と、トランジスタTr3のゲートに入力される信号電圧の波形とを考えると、トランジスタTr3のゲートに入力される信号電圧の遅延によっても、図25に示すように立ち上りにおいてはトランジスタTr3のオンする時間は殆ど変わらず、逆に立ち下がりにおいてはオフする時間が大きく変化する。そのため、上述した貫通電流が流れる期間は非常に微小であり、本変形例に係るインバータ回路の消費電力は、インバータ回路1,2の消費電力とあまり変わらない。ところで、上記各実施の形態では、トランジスタTr5のソースおよびゲートに、入力電圧Vinの変化に起因するカップリングを入力し、トランジスタTr5のソースおよびゲートにおけるトランジェントの差を利用して、トランジスタTr5のゲート-ソース間電圧Vgs5をトランジスタTr5の閾値電圧Vth5以上の値にしている。このとき、出力端子OUTには、高電圧線LH側の電圧が出力電圧Voutとして出力されるが、出力端子OUTのトランジェントは、トランジスタTr2のゲート-ソース間電圧Vgs2に大きく依存する。つまり、トランジスタTr2のゲート-ソース間電圧Vgs2が早く大きくなる場合は、出力電圧Voutが早く立ち上がり、トランジスタTr2のゲート-ソース間電圧Vgs2がゆっくり大きくなる場合は、出力電圧Voutの立ち上がりもゆっくりとなる。そこで、インバータ回路を高速化する際にはトランジスタTr2のゲート-ソース間電圧Vgs2を早く立ち上げればよいことになるが、その方法として、例えば、容量素子C2の容量を大きくすることが考えられる。しかし、容量素子C2の容量を大きくした場合には、インバータ回路の占有面積が大きくなってしまう。その結果、例えば、有機EL表示装置において、容量素子C2の容量を大きくしたインバータ回路をスキャナなどに用いた場合は、表示パネルにおいて周囲額縁の占有面積が大きくなってしまい、狭額縁化を阻害してしまう虞がある。また、容量素子C2の容量を大きくした場合には、トランジスタTr2のソース出力端子OUTに、ΔV1よりも大きな電圧変化が生じるが、その分、トランジスタTr2のゲートにも、ΔV2よりも大きな電圧変化が生じる。その結果、トランジスタTr2のゲート-ソース間電圧Vgs2は、容量素子C2の容量を大きくした割りに、ΔV1-ΔV2とさほど変わらない値となってしまい、容量素子C2の容量増大がインバータ回路1の高速化にあまり寄与しない。一方、本変形例では、遅延素子3によって、入力端子INに入力された信号電圧を図24に示したように鈍らせた信号電圧がトランジスタTr3のゲートに入力される。これにより、容量素子C2の容量を増大させることなく、インバータ回路の高速化が実現できる。また、上記各実施の形態およびそれらの変形例では、トランジスタTr1~Tr11が、nチャネルMOS型のTFTにより形成されていたが、例えば、pチャネルMOS型のTFTにより形成されていてもよい。ただし、この場合には、高電圧線LHが低電圧線LLに置き換えられ、高電圧線LHが低電圧線LLに置き換えられる。また、トランジスタTr1~Tr11がローからハイに変移上昇する時の過渡応答と、トランジスタTr1~Tr11がハイからローに変移下降する時の過渡応答とが互いに逆となる。<第3の実施の形態>図26は、本発明の第3の実施の形態に係るインバータ回路3の全体構成の一例を表したものである。インバータ回路3は、インバータ回路1との関係では、容量素子C1を削除し、トランジスタTr7のゲート-ソース間に容量素子C6を追加したものに相当する。また、インバータ回路3は、インバータ回路1との関係では、トランジスタTr5のゲートと、トランジスタTr3のソースまたはドレインとを、抵抗R1を介して高電圧線LHに接続したものに相当する。さらに、インバータ回路3は、インバータ回路1との関係では、低電圧線LLを2つの低電圧線LL1,LL2に分け、一方の低電圧線LL1をトランジスタTr1,Tr4,Tr5に接続し、他方の低電圧線LL2を、抵抗R2を介してトランジスタTr3のソースおよびドレインのうち抵抗R1に未接続の端子に接続したものに相当する。なお、抵抗R2は、トランジスタTr3のオン抵抗を含んだものであり、具体的には、トランジスタTr3がオンしたときにトランジスタTr5のゲート電圧Vg5がトランジスタTr5のオン電圧より小さくなるような値となっている。動作効果入力電圧VinがハイVddのときは、トランジスタTr3はオンしている。そのため、トランジスタTr5のゲート電圧Vg5は、高電圧線LHおよび低電圧線LL2の電位差を、抵抗R1,R2のそれぞれの抵抗値で分圧した値で決まる。例えば、高電圧線LHの電圧が15V、低電圧線LL2の電圧が-6Vとなっているとき、トランジスタTr5のゲート電圧Vg5は、1Vとなっている。このとき、トランジスタTr4もオンしているので、トランジスタTr7のゲート電圧Vg7は、低電圧線LL1の電圧Vss例えば0Vとなっている。各トランジスタTr1~Tr7の閾値電圧が2Vとなっているとすると、トランジスタTr2,Tr5,Tr7は全て、オフしており、出力端子OUTからは低電圧線LL1の電圧と等しい電圧が出力される。入力電圧VinがローVssになると、トランジスタTr7のゲート電圧Vg7は、容量素子C6,C2のカップリングによって低下する。このとき、トランジスタTr3はオフするので、トランジスタTr5のゲート電圧Vg5は、抵抗R1を通じてゆっくり上昇し、これにより、トランジスタTr5がオンし、続けて、トランジスタTr2,Tr7もオンする。その結果、出力端子OUTから、高電圧線LHの電圧と等しい電圧が出力される。このように、本実施の形態では、入力電圧VinがハイVddのときに、低電圧線LL1の電圧と等しい電圧が出力端子OUTから出力され、入力電圧VinがローVssのときに、高電圧線LHの電圧と等しい電圧が出力端子OUTから出力される。これにより、出力電圧Voutのばらつきをなくすことができる。従って、例えば、インバータ回路3をディスプレイパネルのスキャナーに適用することにより、スキャナーの出力ばらつきをなくすることができ、その結果、画素のラインごとの輝度のばらつきを抑えることができる。また、本実施の形態では、容量素子C6,C2が出力端子OUTに直接接続されていないので、トランジスタTr7のゲートおよびソースに入力されるカップリング量が出力段の寄生容量の影響を受けることがない。これにより、トランジスタTr7のゲート-ソース間電圧Vgs7を大きくすることができるので、インバータ回路5を高速化することができる。また、本実施の形態では、インバータ回路5には低電圧側に2つの電圧線、高電圧側に1つの電圧線しか設けられておらず、しかも、高電圧側の電圧線である高電圧線LHの電圧は、インバータ回路1の駆動時に、入力端子INに印加される信号電圧入力電圧Vinのハイ電圧と同じ電圧値Vddとなっている。従って、インバータ回路5の耐圧は、図33、図35、図36に示したような従来タイプのインバータ回路の耐圧と同様でよく、インバータ回路1の耐圧を上げる必要がない。これにより、インバータ回路5内の素子に耐圧の高いものを使う必要がなく、また、耐圧不具合による歩留まりの低下もないことから、製造コストを低く抑えることができる。また、本実施の形態では、インバータ回路5には最低限の数の電圧線しか設けられておらず、また、容量素子C2の容量を大きくしなくても、上述したようにインバータ回路5の高速化を実現することができる。これにより、例えば、有機EL表示装置において、インバータ回路5をスキャナなどに用いた場合に、表示パネルにおいて周囲額縁の占有面積を小さくすることができ、狭額縁化を実現することができる。<適用例>図28は、上記各実施の形態およびそれらの変形例に係るインバータ回路1,2,4,5の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110表示部と、駆動回路120駆動部とを備えている。表示パネル110表示パネル110は、発光色の互いに異なる3種類の有機EL素子111R,111G,111Bが2次元配置された表示領域110Aを有している。表示領域110Aとは、有機EL素子111R,111G,111Bから発せられる光を利用して映像を表示する領域である。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。表示領域110A図29は、表示領域10A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。なお、本適用例では、一対の有機EL素子111および画素回路112が1つの画素113を構成している。より詳細には、図28に示したように、一対の有機EL素子111Rおよび画素回路112が1つの赤色用の画素113Rを構成し、一対の有機EL素子111Gおよび画素回路112が1つの緑色用の画素113Gを構成し、一対の有機EL素子111Bおよび画素回路112が1つの青色用の画素113Bを構成している。さらに、互いに隣り合う3つの画素113R,113G,113Bが1つの表示画素114を構成している。各画素回路112は、例えば、有機EL素子111に流れる電流を制御する駆動トランジスタTr100と、信号線DTLの電圧を駆動トランジスタTr100に書き込む書き込みトランジスタTr200と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタTr100および書き込みトランジスタTr200は、例えば、nチャネルMOS型の薄膜トランジスタTFTにより形成されている。駆動トランジスタTr100または書き込みトランジスタTr200は、例えば、pチャネルMOS型のTFTであってもよい。表示領域110Aにおいて、複数の書込線WSL走査線が行状に配置され、複数の信号線DTLが列状に配置されている。表示領域110Aには、さらに、複数の電源線PSL電源電圧の供給される部材が書込線WSLに沿って行状に配置されている。各信号線DTLと各書込線WSLとの交差点近傍には、有機EL素子111が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路123の出力端図示せずと、書き込みトランジスタTr200のドレイン電極およびソース電極のいずれか一方図示せずに接続されている。各書込線WSLは、後述の書込線駆動回路124の出力端図示せずと、書き込みトランジスタTr200のゲート電極図示せずに接続されている。各電源線PSLは、後述の電源線駆動回路125の出力端図示せずと、駆動トランジスタTr100のドレイン電極およびソース電極のいずれか一方図示せずに接続されている。書き込みトランジスタTr200のドレイン電極およびソース電極のうち信号線DTLに未接続の方図示せずは、駆動トランジスタTr100のゲート電極図示せずと、保持容量Csの一端に接続されている。駆動トランジスタTr100のドレイン電極およびソース電極のうち電源線PSLに未接続の方図示せずと保持容量Csの他端とが、有機EL素子111のアノード電極図示せずに接続されている。有機EL素子111のカソード電極図示せずは、例えば、グラウンド線GNDに接続されている。駆動回路120次に、駆動回路120内の各回路について、図28、図29を参照して説明する。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125を有している。タイミング生成回路121は、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125が連動して動作するように制御するものである。タイミング生成回路121は、例えば、外部から入力された同期信号120Bに応じて同期して、上述した各回路に対して制御信号121Aを出力するようになっている。映像信号処理回路122は、外部から入力された映像信号120Aに対して所定の補正を行うと共に、補正した後の映像信号122Aを信号線駆動回路123に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。信号線駆動回路123は、制御信号121Aの入力に応じて同期して、映像信号処理回路122から入力された映像信号122A信号電圧Vsigを各信号線DTLに印加して、選択対象の画素113に書き込むものである。なお、書き込みとは、駆動トランジスタTr1のゲートに所定の電圧を印加することを指している。信号線駆動回路123は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各列に対応して、1段ごとにバッファ回路図示せずを備えている。この信号線駆動回路123は、制御信号121Aの入力に応じて同期して、各信号線DTLに対して、2種類の電圧Vofs、Vsigを出力可能となっている。具体的には、信号線駆動回路123は、各画素113に接続された信号線DTLを介して、書込線駆動回路124により選択された画素113へ2種類の電圧Vofs、Vsigを順番に供給するようになっている。ここで、オフセット電圧Vofsは、信号電圧Vsigの値に依らず一定電圧値となっている。また、信号電圧Vsigは、映像信号122Aに対応する電圧値となっている。信号電圧Vsigの最小電圧はオフセット電圧Vofsよりも低い電圧値となっており、信号電圧Vsigの最大電圧はオフセット電圧Vofsよりも高い電圧値となっている。書込線駆動回路124は、例えば、図30に示したように、シフトレジスタSRおよびインバータINVが交互に接続されたユニットと、このユニット内のインバータINVの出力に接続されたバッファ回路6とを含んで構成されている。バッファ回路6は、画素113の各行に対応して、1段ずつ設けられている。上記のユニットは、シフトレジスタSRに入力される同期パルスCk図示せずによって、入力転送パルスStを1H遅らせて、後段のインバータINVに転送するようになっている。インバータINVは、入力パルスを反転するとともに、その波形を整形し、後段のシフトレジスタSRに転送するようになっている。書込線駆動回路124は、この一連の動きを、例えば表示パネル110の縦の画素数分だけ行うようになっている。バッファ回路6は、上述したインバータ回路1,2,4,5を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路124は、制御信号121Aの入力に応じて同期して、各書込線WSLに対して、2種類の電圧Vdd、Vssを出力可能となっている。具体的には、書込線駆動回路124は、各画素113に接続された書込線WSLを介して、駆動対象の画素113へ2種類の電圧Vdd、Vssを供給し、書き込みトランジスタTr200を制御するようになっている。ここで、電圧Vddは、書き込みトランジスタTr200のオン電圧以上の値となっている。Vddは、後述の消光時や閾値補正時に、書込線駆動回路124から出力される電圧値である。Vssは、書き込みトランジスタTr200のオン電圧よりも低い値となっており、かつ、Vddよりも低い値となっている。電源線駆動回路125は、例えばシフトレジスタ図示せずを含んで構成されており、例えば、画素113の各行に対応して、1段ごとにバッファ回路図示せずを備えている。この電源線駆動回路125は、制御信号121Aの入力に応じて同期して、2種類の電圧VccH、VccLを出力可能となっている。具体的には、電源線駆動回路125は、各画素113に接続された電源線PSLを介して、駆動対象の画素113へ2種類の電圧VccH、VccLを供給し、有機EL素子111の発光および消光を制御するようになっている。ここで、電圧VccLは、有機EL素子111の閾値電圧Velと、有機EL素子111のカソードの電圧Vcaとを足し合わせた電圧VelVcaよりも低い電圧値である。また、電圧VccHは、電圧VelVca以上の電圧値である。次に、本適用例の表示装置100の動作消光から発光までの動作の一例について説明する。本適用例では、駆動トランジスタTr100の閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子111の発光輝度を一定に保つようにするために、閾値電圧Vthや移動度μの変動に対する補正動作が組み込まれている。図31は、画素回路112に印加される電圧波形の一例と、駆動トランジスタTr100のゲート電圧Vgおよびソース電圧Vsの変化の一例とを表したものである。図31Aには信号線DTLに、信号電圧Vsigと、オフセット電圧Vofsが印加されている様子が示されている。図31Bには書込線WSLに、書き込みトランジスタTr200をオンする電圧Vddと、書き込みトランジスタTr200をオフする電圧Vssが印加されている様子が示されている。図31Cには電源線PSLに、電圧VccHと、電圧VccLが印加されている様子が示されている。さらに、図31D,Eには、電源線PSL、信号線DTLおよび書込線WSLへの電圧印加に応じて、駆動トランジスタTr100のゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。Vth補正準備期間まず、Vth補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccHとなっている時つまり有機EL素子111が発光している時に、電源線駆動回路125が電源線DSLの電圧をVccHからVccLに下げるT1。すると、ソース電圧VsがVccLとなり、有機EL素子111が消光する。その後、信号線DTLの電圧がVofsとなっている時に書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsとする。最初のVth補正期間次に、Vthの補正を行う。具体的には、書込みトランジスタTr200がオンしており、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路125が電源線DSLの電圧をVccLからVccHに上げるT2。すると、駆動トランジスタTr100のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT3。すると、駆動トランジスタTr100のゲートがフローティングとなり、Vthの補正が休止する。最初のVth補正休止期間Vth補正が休止している期間中は、例えば、先のVth補正を行った行画素とは異なる他の行画素において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行画素において、ソース電圧VsがVofs-Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行画素において、駆動トランジスタTr100のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。2回目のVth補正期間次に、Vth補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsにするT4。このとき、ソース電圧VsがVofs-Vthよりも低い場合Vth補正がまだ完了していない場合には、駆動トランジスタTr100がカットオフするまでゲート-ソース間電圧VgsがVthになるまで、駆動トランジスタTr100のドレイン-ソース間に電流Idsが流れる。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT5。すると、駆動トランジスタTr100のゲートがフローティングとなるので、ゲート-ソース間電圧Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。なお、このVth補正期間において、保持容量CsがVthに充電され、ゲート-ソース間電圧VgsがVthとなった場合には、駆動回路120は、Vth補正を終了する。しかし、ゲート-ソース間電圧VgsがVthにまで到達しない場合には、駆動回路120は、ゲート-ソース間電圧VgsがVthに到達するまで、Vth補正と、Vth補正休止とを繰り返し実行する。書き込みμ補正期間Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げT6、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr100のゲート電圧Vgが信号線DTLの電圧Vsigとなる。このとき、有機EL素子111のアノード電圧はこの段階ではまだ有機EL素子111の閾値電圧Velよりも小さく、有機EL素子111はカットオフしている。そのため、電流Idsは有機EL素子111の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsがΔVyだけ上昇し、やがてゲート-ソース間電圧VgsがVsigVth-ΔVyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr100の移動度μが大きい程、ΔVyも大きくなるので、ゲート-ソース間電圧Vgsを発光前にΔVyだけ小さくすることにより、画素113ごとの移動度μのばらつきを取り除くことができる。発光期間最後に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げるT7。すると、駆動トランジスタTr100のゲートがフローティングとなり、駆動トランジスタTr100のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子111に閾値電圧Vel以上の電圧が印加され、有機EL素子111が所望の輝度で発光する。本適用例の表示装置100では、上記のようにして、各画素113において画素回路112がオンオフ制御され、各画素113の有機EL素子111に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル110の表示領域110Aにおいて画像が表示される。ところで、本適用例では、例えば、書込線駆動回路124内のバッファ回路6は、上述したインバータ回路1,2,4を複数含んで構成されている。これにより、バッファ回路6内を流れる貫通電流はほとんど存在しないので、バッファ回路6の消費電力を抑えることができる。また、バッファ回路6の出力電圧のばらつきが少ないので、画素回路112内の駆動トランジスタTr100の閾値補正や移動度補正の、画素回路112ごとのばらつきを低減することができ、さらには画素113ごとの輝度のばらつきを低減することができる。以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記各実施の形態およびそれらの変形例では、高電圧側の電圧線および低電圧側の電圧線がそれぞれ1本ずつ設けられていたが、例えば、高電圧側の複数のトランジスタのうち少なくとも1つと接続された電圧線が、他の高電圧側のトランジスタに接続された電圧線と非共有となっていてもよい。同様に、例えば、低電圧側の複数のトランジスタのうち少なくとも1つと接続された電圧線が、他の低電圧側のトランジスタに接続された電圧線と非共有となっていてもよい。また、例えば、上記適用例では、上記各実施の形態に係るインバータ回路1,2,4が書込線駆動回路124の出力段に用いられていたが、書込線駆動回路124の出力段の代わりに、電源線駆動回路125の出力段に用いられていてもよいし、書込線駆動回路124の出力段と共に、電源線駆動回路125の出力段に用いられていてもよい。"