第1乃至第NメモリセルNは2以上の整数が形成された第1メモリセルラインと、第1乃至第N1書き込みビット線とを具備し、前記第1メモリセルラインが、強磁性体で形成された磁気記録層と、前記磁気記録層に接合された第1乃至第N1磁化固定層と、前記磁気記録層に対向するように設けられた第1乃至第Nリファレンス層と、それぞれ、前記第1乃至第Nリファレンス層と前記磁気記録層との間に挿入された非磁性の第1乃至第Nスペーサ層と、第1乃至第N1トランジスタとを備え、前記第iリファレンス層と前記第iスペーサ層が、前記第i及び第i1磁化固定層の間に位置し、前記第1乃至第N1磁化固定層のうちの奇数番目の磁化固定層は、第1方向に固定された磁化を有し、前記第1乃至第N1磁化固定層のうちの偶数番目の磁化固定層は、前記第1方向と逆の第2方向に固定された磁化を有し、前記第1乃至第Nリファレンス層は、前記第1方向又は前記第2方向に固定された磁化を有し、前記第iトランジスタが、前記第i書き込みビット線と前記第i磁化固定層の間に設けられた磁気ランダムアクセスメモリ。請求項1に記載の磁気ランダムアクセスメモリであって、前記第iメモリセルへのデータ書き込みは、前記第i及び第i1トランジスタを介して前記第i及び第i1書き込みビット線の間で書き込み電流を流すことで行われる磁気ランダムアクセスメモリ。請求項2に記載の磁気ランダムアクセスメモリであって、Nは2以上であり、前記第jメモリセルjは1以上N以下の整数へのデータ書き込みは、前記第1乃至第N1トランジスタをオン状態に設定し、j=1の場合は前記第1書き込みビット線を、j>1の場合は前記第1乃至第j書き込みビット線を第1電位に設定し、j=Nの場合は前記第N1書き込みビット線を、j<Nの場合は前記第j1乃至第N1書き込みビット線を前記第1電位と異なる第2電位に設定することで行われる磁気ランダムアクセスメモリ。請求項3に記載の磁気ランダムアクセスメモリであって、更に、前記第kメモリセルkは1以上N以下の整数からのデータ読み出しは、前記第1乃至第N1トランジスタをオン状態に設定し、前記第1乃至第N書き込みビット線を第3電位に設定し、前記第kリファレンス層を前記第3電位と異なる第4電位に設定することで行われる磁気ランダムアクセスメモリ。請求項3又は4に記載の磁気ランダムアクセスメモリであって、更に、アドレスと書き込みデータに応答して前記第1乃至第N1書き込みビット線の電位を設定する書き込み回路を備え、前記デコーダは、前記アドレスによって前記第jメモリセルが選択されたとき、前記第1乃至第j書き込みビット線を前記第1電位に設定し、前記第j1乃至第N1書き込みビット線を前記第2電位に設定する磁気ランダムアクセスメモリ。請求項5に記載の磁気ランダムアクセスメモリであって、更に、前記第1乃至第Nメモリセルのデータを読み出す読み出し回路を備え、前記書き込み回路は、前記第1乃至第Nメモリセルのいずれにおいても、データ0とデータ1の一方である第1データを書き込む場合には前記書き込み電流が前記磁気記録層において第3方向に流れるように前記第1乃至第N1書き込みビット線の電位を設定し、且つ、データ0とデータ1の他方である第2データを書き込む場合には前記書き込み電流が前記磁気記録層において前記第3方向と逆の第4方向に流れるように前記第1乃至第N1書き込みビット線の電位を設定し、前記読み出し回路は、前記第1乃至第Nメモリセルのうちの奇数番目のメモリセルのデータ読み出しにおいては、前記奇数番目のメモリセルを流れる電流がリファレンス電流よりも大きい場合に、前記奇数番目のメモリセルの記憶データをデータ0とデータ1の一方である第3データと識別し、小さい場合にはデータ0とデータ1の他方である第4データと識別し、前記読み出し回路は、前記第1乃至第Nメモリセルのうちの偶数番目のメモリセルのデータ読み出しにおいては、前記偶数番目のメモリセルを流れる電流がリファレンス電流よりも大きい場合に、前記偶数番目のメモリセルの記憶データを前記第4データと識別し、小さい場合には前記第3データと識別する磁気ランダムアクセスメモリ。請求項1乃至6のいずれかに記載の磁気ランダムアクセスメモリであって、更に、前記第1メモリセルラインと同一の構成の第2メモリセルラインと、第1乃至第N1ビアとを具備し、前記第1メモリセルラインの前記第1乃至第N1トランジスタは、第1乃至第N1拡散層と前記第1乃至第N拡散層を交差するように設けられた第1ワード線とで形成され、前記第2メモリセルラインの前記第1乃至第N1トランジスタは、前記第1乃至第N1拡散層と前記第1乃至第N1拡散層を交差するように設けられた第2ワード線とで形成され、前記第1乃至前記第N1拡散層の前記第1ワード線と前記第2ワード線との間の部分が、それぞれ、前記第1乃至第N1ビアを介して前記第1乃至第N1書き込みビット線に接続される磁気ランダムアクセスメモリ。第1乃至第NメモリセルNは2以上の偶数が形成されたメモリセルラインと第1乃至第N1書き込みビット線とをそれぞれに備える複数のメモリアレイを具備し、前記メモリセルラインが、強磁性体で形成された磁気記録層と、前記磁気記録層に接合された第1乃至第N1磁化固定層と、前記磁気記録層に対向するように設けられた第1乃至第Nリファレンス層と、それぞれ、前記第1乃至第Nリファレンス層と前記磁気記録層との間に挿入された非磁性の第1乃至第Nスペーサ層第1乃至第N1トランジスタとを備え、前記第iリファレンス層と前記第iスペーサ層が、前記第i及び第i1磁化固定層の間に位置し、前記第1乃至第Nリファレンス層は、第1方向又は前記第1方向と逆の第2方向に固定された磁化を有し、前記第iトランジスタが、前記第i書き込みビット線と前記第i磁化固定層の間に設けられ、前記複数のメモリアレイのうちの第1メモリアレイの前記メモリセルラインにおいては、前記第1乃至第N1磁化固定層のうちの奇数番目の磁化固定層が前記第1方向に固定された磁化を有すると共に、前記第1乃至第N1磁化固定層のうちの偶数番目の磁化固定層が前記第2方向に固定された磁化を有し、前記複数のメモリアレイのうちの第2メモリアレイの前記メモリセルラインにおいては、前記第1乃至第N1磁化固定層のうちの奇数番目の磁化固定層が前記第2方向に固定された磁化を有すると共に、前記第1乃至第N1磁化固定層のうちの偶数番目の磁化固定層が前記第1方向に固定された磁化を有する磁気ランダムアクセスメモリ。請求項8に記載の磁気ランダムアクセスメモリであって、前記第1メモリアレイ及び前記第2メモリアレイは、それぞれ、前記第1乃至第Nメモリセルにデータを書き込む書き込み回路を備え、前記第2メモリアレイの書き込み回路は、外部から供給された書き込みデータを反転したデータを前記第1乃至第Nメモリセルに書き込む磁気ランダムアクセスメモリ。請求項8に記載の磁気ランダムアクセスメモリであって、前記第1メモリアレイ及び前記第2メモリアレイは、それぞれ、前記第1乃至第Nメモリセルからデータを読み出す読み出し回路を備え、前記第2メモリアレイの読み出し回路は、前記第1乃至第Nメモリセルから読み出したデータを反転して読み出しデータとして出力する磁気ランダムアクセスメモリ。請求項8乃至10のいずれかに記載の磁気ランダムアクセスメモリであって、前記第1メモリアレイの前記メモリセルラインの前記磁気記録層と前記第2メモリアレイの前記メモリセルラインの前記磁気記録層とが一体に形成されている磁気ランダムアクセスメモリ。請求項11に記載の磁気ランダムアクセスメモリであって、前記磁気記録層の前記第1メモリアレイと前記第2メモリアレイの間の位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えたダミーセルが設けられた磁気ランダムアクセスメモリ。請求項12に記載の磁気ランダムアクセスメモリであって、更に、読み出し回路を備え、前記第1及び第2メモリアレイのそれぞれは、更に、前記メモリセルラインと同一の構成の参照セルラインを備え、前記第1メモリアレイの前記参照セルラインの前記磁気記録層と前記第2メモリアレイの前記参照セルラインの前記磁気記録層とが一体に形成され、前記磁気記録層の前記第1メモリアレイに隣接する位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えた第1参照セルが設けられ、前記磁気記録層の前記第2メモリアレイに隣接する位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えた第2参照セルが設けられ、前記読み出し回路は、前記第1参照セル及び前記第2参照セルを流れる電流からリファレンス電流を生成し、前記第1及び前記第2メモリアレイの前記第1乃至第Nメモリセルを流れる電流と前記リファレンス電流とを比較して前記第1及び前記第2メモリアレイの前記第1乃至第Nメモリセルに記憶されているデータを識別する磁気ランダムアクセスメモリ。したがって、本発明の目的は、磁壁移動型MRAMのメモリセルの面積を小さくするための技術を提供することにある。本発明の一の観点では、磁気ランダムアクセスメモリが、第1乃至第NメモリセルNは2以上の整数が形成された第1メモリセルラインと、第1乃至第N1書き込みビット線とを具備する。第1メモリセルラインは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第1乃至第N1磁化固定層と、磁気記録層に対向するように設けられた第1乃至第Nリファレンス層と、それぞれ、第1乃至第Nリファレンス層と磁気記録層との間に挿入された非磁性の第1乃至第Nスペーサ層と、第1乃至第N1トランジスタとを備えている。第iリファレンス層と第iスペーサ層とは、第i及び第i1磁化固定層の間に位置している。第1乃至第N1磁化固定層のうちの奇数番目の磁化固定層は、第1方向に固定された磁化を有し、第1乃至第N1磁化固定層のうちの偶数番目の磁化固定層は、第1方向と逆の第2方向に固定された磁化を有している。第1乃至第Nリファレンス層は、第1方向又は第2方向に固定された磁化を有している。第iトランジスタは、第i書き込みビット線と第i磁化固定層の間に設けられている。この磁気ランダムアクセスメモリでは、第iメモリセルへのデータ書き込みを、第i及び第i1トランジスタを介して第i及び第i1書き込みビット線の間で書き込み電流を流すことで行うことができる。本発明によれば、磁壁移動型MRAMのメモリセルの面積を小さくことができる。以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、同じ構成要素が同じ参照番号で参照される。同じ構成要素が複数存在する場合は、ハイフンを付した枝番号で区別することがあるが、区別する必要が無い場合には枝番号は添付されないことがある。第1の実施形態:図3は本発明の第1の実施形態の磁気ランダムアクセスメモリ10のメモリセルライン1の構成を説明する斜視図である。ここで、メモリセルライン1とは、特定の方向に並んだ複数のメモリセルで構成される列を意味している。メモリセルライン1は、nMOSトランジスタ2-1~2-4と、磁化固定層3-1~3-4と、磁気記録層4と、スペーサ層5-1~5-3と、リファレンス層6-1~6-3とを備えている。nMOSトランジスタ2-1~2-4、磁化固定層3-1~3-4、磁気記録層4、スペーサ層5-1~5-3、及び、リファレンス層6-1~6-3は、3つのメモリセルC1~C3を構成している。図3には、メモリセルライン1を構成するメモリセルのうちの3つが図示されているが、その両隣にはさらに多くのメモリセルが連結されていてもよい。磁化固定層3-1~3-4は、いずれも固定された磁化を有する強磁性体の層であり、本実施形態では、垂直磁気異方性を有するように形成されている。磁化固定層3-1、3-3と、磁化固定層3-2、3-4は、互いに逆の方向に磁化が向けられている。図3のメモリセルでは、磁化固定層3-1、3-3の磁化は下向きに、磁化固定層3-2、3-4の磁化は上向きに向けられている。磁化固定層3-1~3-4は、それぞれ、nMOSトランジスタ2-1~2-4を介して書き込みビット線12-1~12-4に接続されている。磁気記録層4は、データを記憶するために使用される強磁性体の層である。本実施形態では、磁気記録層4も、垂直磁気異方性を有するように形成されている。磁気記録層4のうち、磁化固定層3-1~3-4にそれぞれに接する部分である磁化固定領域7-1~7-4は、それぞれ磁化固定層3-1~3-4と同じ方向に磁化が固定される。磁化固定領域7-1、7-2の間の部分である磁化反転領域8-1、磁化固定領域7-2、7-3の間の部分である磁化反転領域8-2、磁化固定領域7-3、7-4の間の部分である磁化反転領域8-3は、その磁化が上下方向に反転可能であり、データは磁化反転領域8-1~8-3のそれぞれの磁化方向として記憶される。一つの磁化反転領域8-1~8-3で1ビットのデータを記憶可能である。磁化固定領域7-1と磁化反転領域8-1との境界、又は、磁化反転領域8-1と磁化固定領域7-2との境界には、逆向きに磁化された領域同士が接する磁壁が形成される。同様に、磁化固定領域7-2と磁化反転領域8-2との境界、又は、磁化反転領域8-2と磁化固定領域7-3との境界には磁壁が形成され、磁化固定領域7-3と磁化反転領域8-3との境界、又は、磁化反転領域8-3と磁化固定領域7-4の境界には磁壁が形成される。後述のように、図3のメモリセルでは、これらの磁壁をスピン偏極電流で移動させることでデータ書き込みが行われる。磁気記録層4の磁化反転領域8-1~8-3の上面には、それぞれ、スペーサ層5-1~5-3が設けられており、スペーサ層5-1~5-3の上面には、それぞれ、リファレンス層6-1~6-3が設けられている。リファレンス層6-1~6-3は、スペーサ層5-1~5-3を挟んで磁化反転領域8-1~8-3に対向して設けられることになる。スペーサ層5-1~5-3は、薄い非磁性且つ絶縁性の膜で形成されている。リファレンス層6-1~6-3は、固定された磁化を有する磁性体層である。本実施形態では、リファレンス層6-1~6-3も垂直磁気異方性を有するように形成されている。図3のメモリセルライン1では、リファレンス層6-1~6-3の磁化が上向きに固定されている。ただし、リファレンス層6-1~6-3は、下向きに磁化が固定されていてもよい。リファレンス層6は、例えば、非磁性体及び強磁性体の層構造として構成され、人工的に反磁性を持たせたSAFsyntheticantiferromagnetで作られる。スペーサ層5-1~5-3は、トンネル磁気抵抗効果により、それぞれリファレンス層6-1~6-3と磁化反転領域8-1~8-3の磁化の向きが一致していれば低抵抗を、逆向きなら高抵抗を示す。リファレンス層6-1~6-3は、それぞれ、読み出しビット線13-1~13-3に接続される。磁化固定層3、磁気記録層4及びリファレンス層6は、いずれも、垂直磁気異方性を持つ強磁性体として説明されているが、磁化固定層3、磁気記録層4及びリファレンス層6は、面内磁気異方性を持つ、即ち、面内方向に磁化を持つ強磁性層であってもよい。この場合でも、磁化固定層3-1、3-3と、磁化固定層3-2、3-4は、互いに逆の方向に磁化が向けられる。図4は、第1の実施形態の磁気ランダムアクセスメモリ10のレイアウトの例を示すレイアウト図である。ワード線11は、拡散層21-1~21-4を横断するように設けられたポリシリコンゲートとして形成されている。拡散層21-1とワード線11とでnMOSトランジスタ2-1が形成され、拡散層21-2とワード線11とでnMOSトランジスタ2-2が形成される。同様に、拡散層21-3とワード線11とでnMOSトランジスタ2-3が形成され、拡散層21-4とワード線11とでnMOSトランジスタ2-4が形成される。nMOSトランジスタ2-1~2-4のソースは、書き込みビット線12-1~12-4の下方に位置しており、それぞれ、ビア22-1~22-4を介して書き込みビット線12-1~12-4に接続されている。一方、nMOSトランジスタ2-1~2-4のドレインは、磁化固定層3-1~3-4の下方に位置しており、それぞれ、ビア23-1~23-4を介して磁化固定層3-1~3-4に接続されている。磁気記録層4は、磁化固定層3-1~3-4の上面を覆うように、ワード線11と平行な方向に延伸するように設けられている。この磁気記録層4の上に、スペーサ層5-1~5-3図4には図示されないと、リファレンス層6-1~6-3が積層される。リファレンス層6-1~6-3は、読み出しビット線13-1~13-3の下方に位置しており、それぞれ、ビア24-1~24-3を介して読み出しビット線13-1~13-3に接続されている。書き込みビット線12-1~12-4と、読み出しビット線13-1~13-3は、いずれもメタル配線として形成されており、ワード線11と直交する方向に延伸するように設けられている。本実施形態では、隣接するメモリセルCi-1、Ciが、nMOSトランジスタ2-iと磁化固定層3-iと磁化固定領域7-iと書き込みビット線12-iとを共有している。例えば、メモリセルC1、C2は、nMOSトランジスタ2-2と磁化固定層3-2と磁化固定領域7-2と書き込みビット線12-2とを共有している。このように、本実施形態の磁気ランダムアクセスメモリ10では、隣接するメモリセルがnMOSトランジスタ2-iと磁化固定層3-iと磁化固定領域7-iと書き込みビット線12-iとを共有することによって、メモリセル一つ当たりの面積が削減されている。例えば、メモリセルC2のセル領域は、拡散層21-2、ビア22-2、磁化固定層3-2の中心線と、拡散層21-3、ビア22-3、磁化固定層3-3の中心線との間の領域と考えられ、本実施形態では、図2に図示されたレイアウトと比べて約半分の面積で1つのメモリセルを構成することができる。続いて、図5A~図5Cと図6A、図6Bを用いて、第1の実施形態における磁気ランダムアクセスメモリ10の動作を説明する。以下では、メモリセルCiにデータ0が書き込まれている場合にリファレンス層6-iと磁化反転領域8-iの磁化が同一方向を向いており、データ1が書き込まれている場合にリファレンス層6-iと磁化反転領域8-iの磁化が反対方向を向いているとして説明を行う。図5A~図5Cは、書き込み動作を説明する図である。図5A~図5Cに図示されている3つのメモリセルC1~C3のうち、左側のメモリセルC1は、nMOSトランジスタ2-1、2-2、磁化固定層3-1、3-2、磁化固定領域7-1、7-2、磁化反転領域8-1、スペーサ層5-1、及び、リファレンス層6-1から構成される。中央のメモリセルC2は、nMOSトランジスタ2-2、2-3、磁化固定層3-2、3-3、磁化固定領域7-2、7-3、磁化反転領域8-2、スペーサ層5-2、及び、リファレンス層6-2から構成される。右側のメモリセルC3は、nMOSトランジスタ2-3、2-4、磁化固定層3-3、3-4、磁化固定領域7-3、7-4、磁化反転領域8-3、スペーサ層5-3、及び、リファレンス層6-3から構成される。図5Aは、3つのメモリセルC1~C3に、いずれも、データ0低抵抗状態が書き込まれている状態を示している。図5Aに図示されているように、メモリセルC1~C3にデータ0が書き込まれている状態では、磁壁41は、磁化反転領域8-1と磁化固定領域7-1の境界にあり、磁壁42は、磁化反転領域8-2と磁化固定領域7-3の境界にあり、磁壁43は、磁化反転領域8-3と磁化固定領域7-3の境界にある。図5Bは、図5Aの状態から、メモリセルC1にデータ1高抵抗状態を書き込む動作を示している。図5Bに示されているように、書き込みビット線12-1を低電位Lowに設定し、書き込みビット線12-2を高電位Highに設定した状態でワード線11が高電位にされると、nMOSトランジスタ2-1、2-2がオン状態になり、書き込み電流が、書き込みビット線12-2からnMOSトランジスタ2-2、磁化固定層3-2、磁気記録層4、磁化固定層3-1、nMOSトランジスタ2-1を介して書き込みビット線12-1に流れる。このとき、磁化固定層3-1によってスピンが偏極された電子が書き込み電流と逆向きに移動するので、スピン偏極電子の流れによって磁壁41は右方向に移動して磁化反転領域8-1と磁化固定領域7-2の境界に到達する。これにより、図5Bに図示されているように、磁化反転領域8-1の磁化の向きが反転する。磁化反転領域8-1の磁化の向きはリファレンス層6-1の磁化の向きと逆向きになるため、メモリセルC1のスペーサ層5-1が高抵抗状態となる。これは、メモリセルC1にデータ1が書き込まれたことを意味する。書き込みビット線12-2を高電位に設定した場合、メモリセルC2、C3の磁化反転領域8-2、8-2に電流が流れないように、書き込みビット線12-3、12-4も書き込みビット線12-2と同じ高電位に設定される。電流が流れないため、メモリセルC2、C3は、データ0を保持したままである。また、全ての読み出しビット線13-1~13-3は、電流が流れ込まないようにフローティング状態に設定される。また、メモリセルC1にデータ0を書き込む場合は、書き込みビット線12-2に低電位が設定され、書き込みビット線12-1に高電位が設定される。これによって逆向きに書き込み電流が流れ、磁壁41は左に移動して磁化反転領域8-1と磁化固定領域7-1の境界に到達する。このとき、他のメモリセルC2、C3の磁化反転領域8-2、8-3に電流が流れないように、書き込みビット線12-3、12-4は、書き込みビット線12-2と同じく低電位に設定される。これにより、磁化反転領域8-1の磁化の向きはリファレンス層6-1の磁化の向きと同一の向きになるため、メモリセルC1のスペーサ層5-1が低抵抗状態となる。即ち、これは、メモリセルC1にデータ0が書き込まれたことを意味する。図5Cは、メモリセルC1~C3にデータ0が書き込まれている図5Aの状態から、メモリセルC2にデータ1高抵抗状態を書き込む動作を示している。書き込みビット線12-2を高電位に設定し、書き込みビット線12-3を低電位に設定、ワード線11を高電位にしてnMOSトランジスタ2-1~2-4をオン状態にすると、書き込み電流が、書き込みビット線12-2からnMOSトランジスタ2-2、磁化固定層3-2、磁化反転領域8-2、磁化固定層3-3及びnMOSトランジスタ2-3を介して書き込みビット線12-3に流れる。スピン偏極電子が書き込み電流と反対向きに流れることから、磁壁42は左側に移動して磁化反転領域8-2と磁化固定領域7-2との境界に到達する。これにより、磁化反転領域8-2の磁化の向きが反転し、リファレンス層6-2と逆向きになることからメモリセルC2のスペーサ層5-2が高抵抗状態になる。これは、メモリセルC2にデータ1が書き込まれた事を意味している。この時、メモリセルC1、C3の磁化反転領域8-1、8-3に書き込み電流が流れないように、書き込みビット線12-1は書き込みビット線12-2と同じ高電位に、書き込みビット線12-4は書き込みビット線12-3と同じ低電位に設定される。書き込み電流が流れないため、メモリセルC1、C3は、データ0を保持したままである。図6A、図6Bは、読み出し動作を説明する図である。図6Aは、左側のメモリセルC1の読み出し動作を示している。読み出し動作では、全ての書き込みビット線12-1~12-4が低電位に設定される。読み出しビット線13-1が読み出し電位VREADに設定される、読み出しビット線13-1から、リファレンス層6-1、スペーサ層5-1、磁化反転領域8-1、磁化固定層3-1、3-2、nMOSトランジスタ2-1、2-2を介して、書き込みビット線12-1、12-2に読み出し電流が流れる。読み出し動作時に読み出しビット線13-1に印加される電位VREADは、書き込み動作時に書き込みビット線12に印加される高電位Highより低い電位である。絶縁膜であるスペーサ層5-1を流れる読み出し電流は、書き込み動作時に印加される書き込み電流より小さく、磁壁41が移動しない程度の小さな電流レベルに調節される。磁化反転領域8-1の磁化の方向、即ち、メモリセルC1に記憶されているデータによってスペーサ層5-1の抵抗値は異なるから、流れる読み出し電流の大きさを検知することで、メモリセルC1に記憶されているデータがデータ0、1のいずれであるかを判別することができる。読み出し電流の大きさを検知する代わりに、一定の読み出し電流を流してスペーサ層5-1に発生する電圧を検出することによって、データの判別を行ってもよい。読み出しを行わないメモリセルC2、C3に対応する読み出しビット線13-2、13-3は、書き込みビット線12-1~12-4と同じく低電位に設定される。書き込みビット線12-1~12-4は全て低電位であるため、読み出し電流は書き込みビット線12-3、12-4にも流れるが、検知すべき読み出し電流はスペーサ層5-1を必ず通るため、検出への影響は無い。また、スペーサ層5-2、5-3から読み出しビット線13-2、13-3への電流経路も存在するが、磁気記録層4の抵抗が数百Ωなのに対して、スペーサ層5-1~5-3の抵抗値はその10倍以上であることから、読み出しビット線13-2、13-3に流れる電流はわずかであり、読み出しへの影響は少ない。書き込み時と同様に、読み出しビット線13-2、13-3は、オープンにしておいてもかまわない。図6Bは、中央のメモリセルC2の読み出し動作を示している。書き込みビット線12-1~12-4は全て低電位に設定され、読み出しビット線13-1、13-3も同じ低電位に設定される。読み出しビット線13-2を読み出し電位VREADに設定することで、読み出しビット線13-2から、リファレンス層6-2、スペーサ層5-2、磁化反転領域8-2、磁化固定層3-2、3-3、及び、nMOSトランジスタ2-2、2-3を介して、書き込みビット線12-2、12-3に読み出し電流が流れる。メモリセルC2に記憶されているデータの判別は先に説明したメモリセルC1の読み出しと同様である。第1の実施形態の磁気ランダムアクセスメモリ10では、メモリセルC1~C3の面積を削減するために、隣り合うメモリセルが、nMOSトランジスタ2-i、磁化固定層3-i、磁化固定領域7-i、及び、書き込みビット線12-iを共有するように連結されている。このような構成を採用することにより、本実施形態の磁気ランダムアクセスメモリ10は、メモリセル面積が図1と比較すると約半分に削減されている。本実施形態の磁気ランダムアクセスメモリ10では、隣り合うメモリセルが連結されているため、隣のメモリセルへの電流パスが形成される。しかしながら、バイアス電圧の印加を工夫することにより電流パスの形成の問題は回避されている。具体的には、書き込み動作では、同じ磁気記録層4につながる複数の書き込みビット線12のうち、書き込み対象セルを境に、一方の側に位置する書き込みビット線12が高電位あるいは低電位に、その反対側に位置する書き込みビット線12が低電位あるいは高電位にに設定される。これにより、目的のメモリセルのみに書き込み電流が流され、他のメモリセルには書き込み電流が流れない。読み出し動作では、全ての書き込みビット線12が低電位に、目的のメモリセルに対応する読み出しビット線13が読み出し電圧VREADに設定される。他のメモリセルへの電流パスがあるが、目的のメモリセルのスペーサ層5-1には全ての読み出し電流が流れるため、抵抗値の検出には影響しない。第2の実施形態:図7Aは、本発明の第2の実施形態の磁気ランダムアクセスメモリ10Aの構成を示す回路図である。第2の実施形態では、第1の実施形態で提示された磁気ランダムアクセスメモリ10が、システムオンチップLSIlargescaleintegratedcircuitに内蔵される組み込みメモリマクロに適用される。組み込みメモリマクロは、32ビットや64ビット等の複数ビットのデータを同時に書き込み、読み出しできるような構成になっている。即ち、組み込みメモリマクロは、1ビットのデータ入出力を行うように構成されたメモリアレイが複数並列に並んだ構成になる。本実施形態では、メモリセルのサイズが周辺回路と比較して小さいため、SRAMstaticrandomaccessmemory等の他方式のメモリマクロと同様に、1ビットのデータ入出力に相当する各メモリアレイに複数のメモリセル列が並べられ、各メモリアレイにおいて、アドレスの一部ビットによってアクセスするメモリセル列が1つ選択される。図7Aは、2つのデータ入出力に相当するメモリアレイ1、2の構成を図示している。メモリアレイ1にはメモリセルライン1-11、1-12が設けられ、メモリアレイ2にはメモリセルライン1-21、1-22が設けられている。メモリセルライン1-11、1-12、1-21、1-22のそれぞれには、横方向に4つのメモリセルC1~C4が並べられている。ワード線11-1は、メモリセルライン1-11、1-21に沿って設けられ、ワード線11-2は、メモリセルライン1-12、1-22に沿って設けられている。加えて、各メモリアレイ1、2のそれぞれには、4本の読み出しビット線13-1~13-4と、5本の書き込みビット線12-0~12-4が設けられている。ここで、中間の書き込みビット線12-1~12-3は隣り合うメモリセルで共有されるが、両端のメモリセルには書き込みビット線を共有するセルが存在しないため、メモリアレイ1、2のそれぞれにおける書き込みビット線12の数が5本になることに留意されたい。磁気ランダムアクセスメモリ10Aは、更に、デコーダバッファ31-1、31-2と、セレクタセンスアンプ32-1、32-2とを備えている。デコーダバッファ31-1は、メモリアレイ1のメモリセルへの書き込み動作に使用される書き込み回路であり、セレクタセンスアンプ32-1は、メモリアレイ1のメモリセルからの読み出し動作に使用される読み出し回路である。同様に、デコーダバッファ31-2は、メモリアレイ2のメモリセルへの書き込み動作に使用される書き込み回路であり、セレクタセンスアンプ32-2は、メモリアレイ2のメモリセルからの読み出し動作に使用される読み出し回路である。なお、図7Aでは、説明のためにメモリアレイ1、2の一部の構成が図示されていることに留意されたい。メモリアレイ1、2には、一般に、大きなメモリ容量を実現するために多数のメモリセルラインが上下方向に並べられる。また、データ入出力の数、即ち、メモリアレイの数も2つには限定されず、組み込みメモリマクロは、一般に、32ビットや64ビット等の多数ビットの入出力が可能な構成になっている。図7Bは、メモリセルライン1-11の構成を示している。メモリセルライン1-11は、メモリセルの数が異なる以外、第1の実施形態と同様の構成を有している。詳細には、メモリセルライン1-11は、nMOSトランジスタ2-0~2-4と、磁化固定層3-0~3-4と、磁気記録層4と、スペーサ層5-1~5-4と、リファレンス層6-1~6-4とを備えている。nMOSトランジスタ2-0~2-4、磁化固定層3-0~3-4、磁気記録層4、スペーサ層5-1~5-4、及び、リファレンス層6-1~6-4は、4つのメモリセルC1~C4を構成している。磁化固定層3-0、3-2、3-4は上向きに固定された磁化を有し、磁化固定層3-1、3-3は、下向きの磁化を有している。リファレンス層6-1~6-4は、同一の向きに磁化されている。本実施形態では、リファレンス層6-1~6-4は、磁化固定層3-0、3-2、3-4と同じ方向に磁化されている。磁気記録層4は、それぞれ磁化固定層3-0~3-4に接合された磁化固定領域7-0~7-4と、それぞれスペーサ層5-1~5-4に接合された磁化反転領域8-1~8-4とを備えている。磁化固定層3-0~3-4は、それぞれ、nMOSトランジスタ2-0~2-4のドレインに接続され、nMOSトランジスタ2-0~2-4のソースは、それぞれ、書き込みビット線12-0~12-4に接続されており、nMOSトランジスタ2-0~2-4のゲートは、ワード線11-1に接続される。リファレンス層6-1~6-4は、読み出しビット線13-1~13-4に接続されている。他のメモリセルライン1-12、1-21、1-22も、図7Bに図示されたメモリセルライン1-11と同一の構成を有している。第2の実施形態においては、リファレンス層6-1~6-4の下方に位置する磁化反転領域8-1~8-4が磁化固定層3-0、3-2、3-4と同じ向きに磁化されている場合、スペーサ層5-1~5-4の抵抗が低くなり、メモリセルC1~C4にデータ0が保持されることになる。逆に、磁化反転領域8-1~8-4が、磁化固定層3-1、3-2と同じ向きならスペーサ層5-1~5-4の抵抗が高くなり、メモリセルC1~C4にデータ1が保持されることになる。図7Aを再度に参照して、ワード線11-1、11-2の選択は、YアドレスビットY1、Y0以外のアドレスビットに応じて行われる。YアドレスビットY1、Y0以外のアドレスビットが、ワード線11を選択するためにデコードされる。選択されたワード線11を高電位に設定することによって、メモリアレイ1、2のそれぞれにおいて1つのメモリセルラインが選択される。たとえば、ワード線11-1を高電位にすれば、メモリアレイ1ではメモリセルライン1-11が、メモリアレイ2ではメモリセルライン1-21が選択される。また、メモリアレイ1、2のそれぞれにおける書き込みビット線12-0~12-5の選択は、デコーダバッファ回路31-1、31-2によって行われる。データ書き込み時、デコーダバッファ回路31-1は、データ入力DIN1に入力されるデータビットと、2ビットのYアドレスビットY1、Y0に応じて、メモリアレイ1の目的のメモリセルのみに書き込み電流が流れるように、書き込みビット線12-0~12-5の電位を制御する。同様に、デコーダバッファ回路31-1は、データ入力DIN2に入力されるデータビットと、YアドレスビットY1、Y0に応じて、メモリアレイ1の目的のメモリセルのみに書き込み電流が流れるように、書き込みビット線12-0~12-5の電位を制御する。一方、メモリアレイ1、2のそれぞれにおける読み出しビット線13-1~13-4の選択は、セレクタセンスアンプ32-1、32-2によって行われる。データ読み出し時、セレクタセンスアンプ32-1、32-2は、読み出しビット線13-1~13-4のうちからYアドレスビットY1、Y0に応じて一本の読み出しビット線を選択し、選択された読み出しビット線に読み出し電位VREADが加えられる。更に、セレクタセンスアンプ32-1、32-2は、選択された読み出しビット線を流れる電流から、目的のメモリセルに記憶されているデータを、データ0、1のうちから判別する。判別されたデータが、データ出力DOUT1、DOUT2から出力される。図8A~図8Cは、第2の実施形態におけるデコーダバッファ31-1、31-2とセレクタセンスアンプ32-1、32-2の動作を説明する図である。図8Aに図示されているように、上向きの磁化を有する磁化固定層3-0、3-2、3-4と、下向きの磁化を有する磁化固定層3-1、3-3が交互に並んでいるため、磁化反転領域8-1~8-4の磁化を磁化固定層3-0、3-2、3-4の磁化と同じ向きにする即ち、データ0を書き込むためには、磁化固定層3-1、3-3から磁化固定層3-0、3-2、3-4に向かう方向に書き込み電流を流して磁壁を移動させる必要がある。よって、メモリセルC1については書き込みビット線12-1から書き込みビット線12-0に、メモリセルC2については書き込みビット線12-1から書き込みビット線12-2に、メモリセルC3については書き込みビット線12-3から書き込みビット線12-2に、メモリセルC4については書き込みビット線12-3から書き込みビット線12-4へ書き込み電流を流すことでデータ0を書き込むことができる。データ1の書き込みは、逆向きに書き込み電流を流すことで行うことができる。図8Bは、このような動作を実現するためのデコーダバッファ31-1、31-2の出力を示す真理値表である。真理値表の書き込みビット線12の欄の0は低電位Lowを、1は高電位Highを表している。たとえば、データ入力DIN1、DIN2が0で、YアドレスビットY1、Y0が00である場合、メモリセルC1への書き込み動作が行われる。この場合、デコーダバッファ31-1、31-2は、書き込みビット線12-0~12-4を、それぞれ、01111と設定する。また、データ入力DIN1、DIN2が0で、YアドレスビットY1、Y0が01の場合には、メモリセルC2にデータ0を書き込む動作が行われ、デコーダバッファ31-1、31-2は、書き込みビット線12-0~12-4を、それぞれ、11000に設定する。このように設定すれば、メモリセルC1~C4は、データ0を保持する場合に低抵抗状態に、データ1を保持する場合には高抵抗状態になる。この場合、図8Cに図示されているように、セレクタセンスアンプ32-1、32-2は、メモリセルC1~C4のいずれから読み出し動作が行われても、読み出し電流が大きければデータ0と、小さければデータ1と判別すればよいことになる。図8D~図8Fは、第2の実施形態におけるデコーダバッファ31-1、31-2とセレクタセンスアンプ32-1、32-2の動作の変形例を説明する図である。図8D~図8Fに図示されている動作では、デコーダバッファ31-1、31-2の動作を単純にするために、メモリセルC1~C4のデータの保持方法が変更される。具体的には、メモリセルC1、C3では、低抵抗状態がデータ0に、高抵抗状態がデータ1に割り当てられる。一方、メモリセルC2、C4では、低抵抗状態がデータ1に、高抵抗状態がデータ0に割り当てられる。こうすることで、各メモリセルライン1において、データ0を書き込む場合には、右から左に即ち、書き込みビット線12-4から書き込みビット線12-0の方向に書き込み電流を流し、データ1を書き込む場合には左から右に即ち、書き込みビット線12-0~12-4の方向に書き込み電流を流せばよいことになる。一方、読み出し動作においては、セレクタセンスアンプ32-1、32-2の動作が、メモリセルC1、C3と、メモリセルC2、C4との間で異なる。メモリセルC1、C3については、セレクタセンスアンプ32-1、32-2は、読み出し電流が所定のリファレンス電流よりも大きければ読みだされたデータがデータ0、小さければデータ1であると判別し、メモリセルC2、C4では読み出し電流が所定のリファレンス電流よりも小さければ読み出されたデータがデータ0、大きければデータ1であると判別する。これはYアドレスの下位ビットY0が1の時に、MTJの抵抗の検出結果を反転させることによって容易に実現できる。図8D~図8Fに図示された動作では、デコーダバッファ31-1、31-2の動作を簡便にすることができる利点がある。第2の実施形態の磁気ランダムアクセスメモリ10Aにおいても、メモリセル一つ当たりの面積を削減するために、隣り合うメモリセルで、nMOSトランジスタ2-i、磁化固定層3-i、磁化固定領域7-i、及び、書き込みビット線12-iが共有されている。このとき、隣接するメモリセルに書き込み電流を流さないようにするためには、対象となるメモリセルを境に一方の側に位置する書き込みビット線を高電位に又は低電位に、反対側に位置する書き込みビット線を低電位に又は高電位にに設定すればよい。ここで、第2の実施形態では、メモリアレイ1、2の磁気記録層4は、物理的に切断されていることに留意されたい。磁気記録層4の間にセパレーション領域を設けることで面積は無駄になるが、例えば、各メモリアレイに4列のメモリセルを集積化する構成を採用すれば、図2のレイアウトと比較して、メモリセル一つ当たりセル面積が8分の5に削減できる。更に、各メモリアレイに8列のメモリセルを集積化する構成を採用すれば、16分の9に削減することができる。また、書き込みビット線の電圧の制御も簡単である。さらに、メモリアレイ毎にデータ入出力が分離独立しているので、第2の実施形態の構成では、様々な記憶容量の組み込みメモリマクロを作製するために必要なメモリコンパイラの作成も容易に行える。第3の実施形態:図9は、本発明の第3の実施形態の磁気ランダムアクセスメモリ10Bの構成を示している。第3の実施形態の磁気ランダムアクセスメモリ10Bは、磁化固定層3によって発生するバイアス磁界を低減するための構成を有している。詳細には、第2の実施形態では、各メモリセルライン1において、上向きの磁化を有する磁化固定層3と、下向きの磁化を有する磁化固定層3とが交互に配置される。その一方で、Yアドレスをデコードする動作を考慮すると、メモリセルの列の数は、例えば4又は8のような偶数にすることが好ましい。このとき、メモリセルの列の数が偶数であることにより、両端の磁化固定層3の数は奇数となり、両端の磁化固定層3の磁化の方向が上向きで同一になる。すると、組み込みメモリマクロ全体では、上向きの磁化がやや優勢になり、上向きのバイアス磁界が発生してしまう。磁気設計の観点からは、バイアス磁界は0であることが望ましい。第3の実施形態の磁気ランダムアクセスメモリ10Bでは、バイアス磁界を低減するために、上向きの磁化を有する磁化固定層3が多いメモリアレイと、下向きの磁化を有する磁化固定層3が多いメモリアレイとが用意される。詳細には、図9に図示されているように、メモリアレイ1のメモリセルライン1-11、1-12の3つの磁化固定層3-0、3-2、3-4は、上向きの磁化を有しており、2つの磁化固定層3-1、3-3は下向きの磁化を有している。即ち、メモリアレイ1では、上向きの磁化を有する磁化固定層3が多い。一方、メモリアレイ2では、メモリセルライン1-21、1-22のそれぞれが、下向きの磁化を有する3つの磁化固定層3-0、3-2、3-4と、上向きの磁化を有する2つの磁化固定層3-1、3-3とを備えている。これにより、磁気ランダムアクセスメモリ10B全体としては、磁化固定層3に起因するバイアス磁界を低減することができる。ただし、メモリアレイ2では、同一の方向の書き込み電流によって各メモリセルC1~C4に書き込まれるデータの値がメモリアレイ1と反対になる。メモリアレイ1、2の間でデータの値の整合を取るため、メモリアレイ2のデコーダバッファ31-2のデータ入力DIN2に入力されたデータが反転され、反転されたデータがメモリアレイ2の各メモリセルに書き込まれる。これによって、メモリアレイ1のセレクタセンスアンプ32-1と同一の構成の回路が、メモリアレイ2のセレクタセンスアンプ32-2として使用できる。これは、設計上有利である。なお、図9には図示されていないが、デコーダバッファ31-2のデータ入力DIN2でデータを反転する代わりに、セレクタセンスアンプ32-2のデータ出力DOUT2でデータを反転してもよい。いずれの場合でも、メモリアレイ2の全体としては、動作は等価である。第4の実施形態:図10は、本発明の第4の実施形態の磁気ランダムアクセスメモリ10Cの構成を示す図である。第4の実施形態では、メモリセルの電気的特性のバラツキを低減するための構成が提示される。図7Aに図示されている構成では、製造プロセスの関係で、各メモリセルライン1に設けられるメモリセルのうち、中間に位置するものと両端に位置するものとで電気的特性が異なる場合がある。特に微細化が進むと、各メモリセルライン1の両端の部分と中間の部分とで、エッチング条件との差に起因して磁気記録層4の幅や厚みの差異が生じ得る。これにより、各メモリセルの抵抗値が異なるなどの影響が出ることも考えられる。図10に図示された第4の実施形態の構成では、製造プロセスに起因するメモリセルの電気的特性のバラツキへの対策が施されている。具体的には、第4の実施形態の構成では、同一のワード線11に接続されている磁気記録層4が連結される。このような構成では、特定のワード線11に接続されているメモリセルのうち磁気記録層4の両端に位置するメモリセルは2つのみになる。メモリアレイの間にも磁気記録層4があるため、各メモリアレイの端部においてメモリセルが磁気記録層4の両端に来ることは無い。加えて、磁気記録層4の両端のメモリセルをダミーセルDCとして使用することで、データ保持に使用されるメモリセルが磁気記録層4の両端に位置することを避けられる。ここで、図10の構成では、メモリアレイ間で書き込みビット線の電位に差異が生じ得る。たとえば、メモリアレイ1の書き込みビット線12-4とメモリアレイ2の書き込みビット線12-0は隣り合っており、メモリアレイ1へのデータ入力DIN1とメモリアレイ2へのデータ入力DIN2の値の組み合わせによっては、メモリアレイ1の書き込みビット線12-4とメモリアレイ2の書き込みビット線12-0の電位が異なる場合がある。その場合、磁気記録層4のメモリアレイ1、2の間に位置する部分に電流がどうしても流れてしまい、意味のあるデータを保持することが不可能になる。隣接するメモリアレイ間での書き込みビット線の電位の差異に対処するために、本実施形態では、磁気記録層4のメモリアレイ1、2の間に位置する部分にダミーセルDCが配置される。ダミーセルDCは、磁気記録層4の上にスペーサ層5とリファレンス層6とを積層することで形成される。このような構成では、メモリアレイ1、2の間にダミーセルDCを設けるために足りる面積が必要になる。しかしながら、ダミーセルDCを設けるのに必要な面積は、メモリアレイ毎に磁気記録層4を分離して隙間の領域を設けるのに必要な面積とほぼ同等であるため、第4の実施形態の面積効率は第2の実施形態及び第3の実施形態の構成と比較して同等である。ダミーセルDCには読み出しビット線13を接続する必要はない。しかしながら、磁気ランダムアクセスメモリ10Cの全体の繰り返し構造を重視し、電気特性をそろえるためにはダミーの読み出しビット線13を追加してもよい。また、隣接する磁気記録層4が連結される第4の実施形態では、各磁気記録層4について、上向きの磁化を有する磁化固定層3と、下向きの磁化を有する磁化固定層3とが交互に配置される。この場合、第3の実施形態と同様に、同一の方向の書き込み電流によって各メモリセルに書き込まれるデータの値が、隣接するメモリアレイで逆の値になる。この問題に対処するためには、第3の実施形態のように、メモリアレイ2のデコーダバッファ31-2のデータ入力DIN1において入力されたデータを反転すればよい。その代わりに、セレクタセンスアンプ32-2のデータ出力DOUT1から出力されるデータを反転してもよい。第5の実施形態:図11は、本発明の第5の実施形態の磁気ランダムアクセスメモリ10Dの構成を示す図である。一般に、磁気ランダムアクセスメモリは、データが実際に記録されるメモリセルの抵抗値の高低を判別するために、参照セルから得られる読み出し電流とメモリセルから得られる読み出し電流とをセンスアンプで比較する構成を取ることが多い。このような構成においては、参照セルはメモリアレイとは別途に集積化されてもよい。その代わりに、2つのメモリアレイが対にされ、一方のメモリアレイのメモリセルからデータを読み出す場合には、他方のメモリアレイの参照セルを参照してもよい。しかし、同一のメモリアレイにデータを記憶するメモリセルと参照セルとを集積化すると、チップ内の電気的特性のバラツキの影響を抑えることができるので、データ判別の精度を高めることが可能である。第5の実施形態の磁気ランダムアクセスメモリ10Dは、チップ内の電気的特性のバラツキの影響を低減するための構成を有している。具体的には、第5の実施形態の磁気ランダムアクセスメモリ10Dは、以下のような構成を採用している。データが書き込まれるメモリセルC1~C4が設けられるメモリセルライン1-11、1-12、1-21、1-21とは別に、参照セルRC1、RC2が配置される参照セルライン1-13、1-23が設けられる。この参照セルライン1-13、1-23にそって、参照ワード線11-3が設けられる。図11では、図面の見やすさのために、3本のワード線しか図示されていないが、更に多くのワード線が設けられる場合でも、参照セルライン及び参照ワード線は一つでよい。第4の実施形態と同様に、メモリアレイ1、2の間で、同一のワード線に対応するメモリセルライン1の磁気記録層4が連結される。このとき、隣接するメモリアレイの間に位置するメモリセルがダミーセルDCとして使用される。更に、メモリアレイ1、2の間に位置し、参照セルライン1-13、1-23に対応する磁気記録層4に設けられたセルが参照セルRC1として使用され、メモリアレイ2と、それに隣接するメモリアレイ図示されないの間に位置し、同じ磁気記録層4に設けられたセルが、参照セルRC2として使用される。参照セルRC1は、メモリアレイ1の右隣のセルの列に設けられ、参照セルRC2は、メモリアレイ2の右隣のセルの列に設けられる。参照セルRC1、RC2のリファレンス層6には参照セル読み出しビット線13Rが接続され、参照セルRC1、RC2は、参照セル読み出しビット線13を介してセンスアンプ34に接続される。参照セルRC1、RC2が、センスアンプ34において参照電流を生成するために使用される。本実施形態では、メモリアレイ1、2にそれぞれセレクタ33-1、33-2に設けられる一方で、センスアンプ34は、メモリアレイ1、2で共有される。セレクタ33-1、33-2は、読み出し動作時に、YアドレスビットY1、Y0に応答して読み出しビット線13を選択する。センスアンプ34は、セレクタ33-1、33-2によって選択された読み出しビット線13を流れる読み出し電流から、メモリアレイ1、2の目的のメモリセルのデータを判別する。参照セルRC1、RC2は、磁気記録層4に予め電流を流すことで一方が低抵抗状態、他方が高抵抗状態となるように磁化反転領域8の磁化の向きが設定される。参照セルRC1、RC2の設定は、参照セルライン1-13、1-23に対応する磁気記録層4に特定方向の電流を流すことで行うことができる。例えば、参照セルライン1-13、1-23に対応する磁気記録層4に右方向の電流を流すことで参照セルライン1-13、1-23に設けられた参照セルRC1を低抵抗状態に、参照セルRC2を高抵抗状態に設定できる。参照ワード線11-3に接続された他の参照セルについても、低抵抗状態、高抵抗状態に交互に設定できる。電流の向きを逆にしても、高抵抗状態の参照セルと低抵抗状態の参照セルとを交互に配置することができる。参照セルを設定するために使用される電流は、書き込みビット線12を介して流してもよいし、磁気記録層4の両端に電圧を印加することで流してもよい。メモリアレイ1、2からデータを読み出す場合、センスアンプ34は、参照セルRC1と参照セルRC2を流れる読み出し電流を平均化することで、メモリセルが高抵抗状態の時の電流と低抵抗状態の時の電流の中間の電流である参照電流を作り出す。更に、目的のメモリセルを流れる読み出し電流を、その参照電流と比較することで、目的のメモリセルの抵抗値の高低を判別する。ここで、参照電流の生成に高抵抗状態の参照セルと低抵抗状態の参照セルの対を用いるため、センスアンプ34がメモリアレイ1、2で共有され、を設け、センスアンプ34は、メモリアレイ1、2それぞれの目的のメモリセルの抵抗値を同時に判別する。第6の実施形態:図12は、本発明の第6の実施形態の磁気ランダムアクセスメモリ10Eの構成を示すレイアウト図である。図12では、書き込みビット線12の延伸方向に隣接するメモリセルが、拡散層21、及び、拡散層21と書き込みビット線12とを接続するビア22を共有することで、メモリセルの面積の削減が図られている。詳細には、ワード線11-1、11-2は、拡散層21-1~21-4を横断するように設けられたポリシリコンゲートとして形成されている。拡散層21-1~21-4とワード線11-1とでメモリセルライン1-11のnMOSトランジスタ2-1~2-4が形成され、拡散層21-1~21-4とワード線11-2とでメモリセルライン1-12のnMOSトランジスタ2-1~2-4が形成される。nMOSトランジスタ2-1~2-4のソース即ち、拡散層21-1~21-4のうちのワード線11-1、11-2の間の部分は、メモリセルライン1-11、1-12のメモリセルで共有されており、その共有されたソースが、それぞれ、ビア22-1~22-4を介して書き込みビット線12-1~12-4に接続されている。このようなレイアウトによれば、メモリセル1つあたりの面積を有効に低減することができる。以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。例えば、第2の実施形態乃至第5の実施形態では、各メモリセルラインに含まれるメモリセルの数が4であるとして説明を行っているが、各メモリセルラインに含まれるメモリセルの数は、2以上であれば本発明は成立する。また、上述の実施形態では、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第6の実施形態の磁気ランダムアクセスメモリのレイアウトは、第2乃至第5の実施形態の磁気ランダムアクセスメモリにも適用可能である。