"スタティック型のメモリセルと、アドレス信号に応じて選択レベル駆動されるワード線と、上記ワード線に交差するように配置されたビット線と、上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファMOSトランジスタと、書込み用データに応じて上記ビット線をハイレベルに駆動するための第1駆動回路と、上記書込み用データに応じて上記ビット線をローレベルに駆動するための第2駆動回路と、テストモードにおいて、上記第1駆動回路によるビット線駆動機能を停止させるための制御論理と、を含むことを特徴とする半導体記憶装置。SRAMの最終工程である製品選別検査として、電気的選別が行われる。この電気的選別においては、潜在的な欠陥、また拡散、組立工程で作り込まれた不良品を電気的に特性機能について全数チェックし除去することにより、初期品質の確認が行われる。SRAMの電気的選別について本願発明者が調査したところ、不良検出ができない場合があることが判明した。例えばSRAMには、ワード線の信号レベルに応じて相補ビット線をメモリセルに結合するためのトランスファMOSトランジスタが設けられているが、このトランスファMOSトランジスタが正常に動作しないにもかかわらず、メモリセルへのデータ書込みが可能になるケースが発生している。このような動作不良は、メモリセルにおける二つのトランスファMOSトランジスタのうち、一方のトランスファMOSトランジスタが故障していても、他方のトランスファMOSトランジスタを介して書込みデータがメモリセルに伝達されることに起因する。本発明の目的は、メモリセルにおけるトランスファMOSトランジスタが正常に動作しない場合の不良を検出するための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、半導体記憶装置には、スタティック型のメモリセルと、アドレス信号に応じて選択レベル駆動されるワード線と、上記ワード線に交差するように配置されたビット線と、上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファMOSトランジスタとが設けられる。また上記半導体記憶装置には、書込み用データに応じて上記ビット線をハイレベルに駆動するための第1駆動回路と、上記書込み用データに応じて上記ビット線をローレベルに駆動するための第2駆動回路と、テストモードにおいて上記第1駆動回路によるビット線駆動機能を停止させるための制御論理とが設けられる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリセルにおけるトランスファMOSトランジスタが正常に動作しない場合の不良を検出することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体記憶装置31は、スタティック型のメモリセルMCと、アドレス信号に応じて選択レベル駆動されるワード線WL1~WLmと、上記ワード線に交差するように配置されたビット線BL1,/BL1~BLn,/BLnとを含む。また上記半導体記憶装置31は、上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファMOSトランジスタ11,14と、書込み用データに応じて上記ビット線をハイレベルに駆動するための第1駆動回路17,18,21,22と、上記書込み用データに応じて上記ビット線をローレベルに駆動するための第2駆動回路19,20,23,24とを含む。さらに上記半導体記憶装置31は、テストモードにおいて、上記第1駆動回路によるビット線駆動機能を停止させるための制御論理26を含む。上記の構成によれば、制御論理26は、テストモードにおいて、上記第1駆動回路によるビット線駆動機能を停止させる。これにより、トランスファMOSトランジスタの動作不良の検出が可能になる。2プリチャージ及びセンスアンプ回路PSAが設けられる場合には、このプリチャージ及びセンスアンプ回路におけるセンスアンプの機能を停止させるためのセンスアンプ制御論理41を設けることができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図3には、本発明にかかる半導体記憶装置が搭載された半導体装置が示される。図3に示される半導体装置3は、SRAMStaticRandomAccessMemory31、入出力バッファ32、ROMReadOnlyMemory33、CPUCentralProcessingUnit34、FPUFloatingPointnumberprocessingUnit35、論理回路LOGIC36を含み、一つの半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。SRAM31は、読み込み、書き込みが可能なメモリの一種で、一時的にデータを保持するための揮発性メモリである。入出力バッファ32、ROM33、CPU34、FPU35、論理回路36は、アドレスバスABやデータバスDBを介して互いに信号のやり取り可能に結合されている。SRAM31は、デコーダ311を含み、アドレスバスABを介して取り込まれたアドレス信号がデコーダ311でデコードされる。SRAM31には、テスト信号/TEST/はローアクティブを意味するの入力端子やライト信号WRの入力端子が設けられている。データバスDBのデータは、論理回路36によってライト信号WRがアサートされた状態でSRAM31に書込むことができる。また、論理回路36によってテスト信号/TESTがアサートされることにより、SRAM31をテストモードに遷移することができる。入出力バッファ32は、半導体装置3の外部との間で、データやアドレス信号の入出力を行う。ROM33には、CPU34で実行されるプログラムや各種データが格納される。CPU34は、ROM33内のプログラムを実行することで所定の演算処理を行う。RAM31は、CPU34での演算処理における作業領域などに利用される。FPU35は、浮動小数点演算を行う。論理回路36は、CPU34の制御下でSRAM31の動作を制御する。図1には、上記SRAM31における主要部の構成例が示される。SRAM31は、メモリセルアレイ10を含む。メモリセルアレイ10は、複数のワード線WL1~WLmと、複数のビット線BL1,/BL1~BLn,/BLnと、このワード線とビット線との交差する箇所に配置された複数のスタティック型メモリセル以下、単にメモリセルというMCが配置されて成る。ワード線は、ローアドレスをデコードすることで得られた選択信号によって選択的に駆動される。全てのメモリセルは同一構成とされる。例えば代表的に示されるメモリセルMCは、ループ状に接続された二つのインバータ12,13と、このインバータ12,13をビット線BL1,/BL1に結合するためのトランスファMOSトランジスタ11,14とを含んで成る。複数のビット線BL1,/BL1~BLn,/BLnは、カラムスイッチSWを介してコモン線COM,/COMに選択的に結合される。カラムスイッチSWは、nチャネル型MOSトランジスタ15,16によって形成される。このnチャネル型MOSトランジスタ15,16は、カラム選択信号SE1,SE2~SEnによって選択的に駆動される。カラム選択信号SE1,SE2~SEnは、カラムアドレス信号をデコードすることで形成される。上記コモン線COM,/COMには、読み出し回路25及び書込み回路30が結合される。読み出し回路25は、リード信号RDに応じて、コモン線COMの信号をDoutとして外部に出力する。書込み回路30は、書込み信号WRがアサートされた状態で、入力信号Dinに応じてコモン線COM,/COMを駆動する。書込み回路30は、pチャネル型MOSトランジスタ17,18,21,22、nチャネル型MOSトランジスタ19,20,23,24、及びインバータ28を含む。pチャネル型MOSトランジスタ17,18と、nチャネル型MOSトランジスタ19,20とは、互いに直列接続される。pチャネル型MOSトランジスタ17のソース電極は、高電位側電源Vddに結合される。nチャネル型MOSトランジスタ20のソース電極は、低電位側電源グランドに結合される。pチャネル型MOSトランジスタ18とnチャネル型MOSトランジスタ19との直列接続ノードがコモン線COMに結合される。pチャネル型MOSトランジスタ21,22と、nチャネル型MOSトランジスタ23,24とは、互いに直列接続される。pチャネル型MOSトランジスタ21のソース電極は、高電位側電源Vddに結合される。nチャネル型MOSトランジスタ24のソース電極は、低電位側電源グランドに結合される。pチャネル型MOSトランジスタ22とnチャネル型MOSトランジスタ23との直列接続ノードがコモン線/COMに結合される。また、pチャネル型MOSトランジスタ22とnチャネル型MOSトランジスタ23との直列接続ノードがコモン線/COMに結合される。入力信号Dinはpチャネル型MOSトランジスタ21及びnチャネル型MOSトランジスタ24のゲート電極に伝達される。また、入力信号Dinは、インバータ28を介してpチャネル型MOSトランジスタ17及びnチャネル型MOSトランジスタ20のゲート電極に伝達される。ライト信号WRは、nチャネル型MOSトランジスタ19,23のゲート電極に伝達される。ライト信号WRと、テスト信号/TESTとのナンド論理が、ナンドゲート26で求められる。このナンドゲート26の出力信号は、pチャンネル型MOSトランジスタ18,22のゲート電極に伝達される。上記の構成において、テスト信号/TESTが、ハイレベルにネゲートされた状態で、ライト信号WRがハイレベル論理値1にアサートされると、pチャネル型MOSトランジスタ18,22がオンされ、nチャンネル型MOSトランジスタ19,23がオンされる。この状態で、入力データDinの書込みが可能になる。入力データDinが論理値1であれば、pチャネル型MOSトランジスタ17及びnチャネル型MOSトランジスタの双方がオンされる。これにより、コモン線COMは論理値1になり、コモン線/COMはローレベル論理値0になる。カラム選択信号SE1が論理値1となってSWが導通され、ワード線WLmが選択レベル論理値1に駆動されることにより、メモリセルMCへのデータ書込みが可能になる。図2には、図1に示される構成の比較対象とされる回路が示される。図2に示される回路が、図1に示されるのと大きく相違するのは、ライト信号WRの論理を反転するためのインバータ27が設けられ、このインバータ27の出力信号が、pチャネル型MOSトランジスタ18,22のゲート電極に伝達される点である。ここで、メモリセルMCにおけるトランスファMOSトランジスタ11のゲート電極の配線が断線している場合について説明する。ライト信号WRがハイレベル論理値1にアサートされると、pチャネル型MOSトランジスタ18,22がオンされ、nチャンネル型MOSトランジスタ19,23がオンされる。この状態で、入力データDinが論理値1であれば、pチャネル型MOSトランジスタ17及びnチャネル型MOSトランジスタの双方がオンされる。これにより、コモン線COMは論理値1になり、コモン線/COMは論理値0になる。メモリセルMCにおけるトランスファMOSトランジスタ11のゲート電極の配線が断線している場合には、ワード線WLmの選択レベルがトランスファMOSトランジスタ11のゲート電極に伝達されないため、このトランスファMOSトランジスタ11はオンされない。このため、コモン線/COMの論理値0は、インバータ13に伝達されない。しかし、コモン線COMの論理値1が、トランスファMOSトランジスタ14を介してインバータ12に伝達されると、このインバータ12の出力端子が論理値0になり、それがインバータ13の入力端子に伝達されるため、メモリセルMCへの書込みが行われてしまう。つまり、メモリセルMCにおけるトランスファMOSトランジスタ11のゲート電極の配線が断線していても、そのような断線を生じていない場合と同様に、メモリセルMCへの書込みが行われてしまうため、不良検出を行うことができない。これに対して図1に示される構成によれば、テスト信号/TESTがローレベルにアサートされると、ライト信号WRの論理に拘わらず、ナンドゲート26の出力がハイレベルに固定され、pチャネル型MOSトランジスタ18,22がオフ状態に固定される。このため、入力データDinが論理値1の場合には、コモン線/COMが論理値0になっても、コモン線COMは論理値1にならないため、メモリセルMCへの書込みが行われない。つまり、テスト信号/TESTがローレベルにアサートすることにより、メモリセルMCへの不所望な書込みを回避することができる。これにより、メモリセルMCからのデータ読み出しを行った場合に、期待値とは異なる結果となるため、不良検出を行うことができる。《実施の形態2》図4には、上記SRAM31における主要部の別の構成例が示される。図4に示される構成が、図1に示されるのと大きく相違するのは、プリチャージ及びセンスアンプ回路PSAと、このプリチャージ及びセンスアンプ回路PSAにおけるセンスアンプの機能を停止させるためのセンスアンプ制御論理41が設けられている点である。プリチャージ及びセンスアンプ回路PSAはビット線毎に設けられる。ビット線BL1,/BL1に設けられたプリチャージ及びセンスアンプ回路PSAは、nチャネル型MOSトランジスタ48,49と、トライステートバッファ46,47とを含む。nチャネル型MOSトランジスタ48,49が互いに直列接続されてプリチャージ回路が形成される。プリチャージ信号PSがハイレベルにされた期間に、このnチャネル型MOSトランジスタ48,49によって、ビット線BL1,/BL1が、電源電圧Vddの1/2のレベルにプリチャージされる。トライステートバッファ46,47がループ状に結合されることでセンスアンプが形成される。このトライステートバッファ46,47によって、ビット線BL1,/BL1の僅かな電位差が素早く検出されて増幅される。ナンドゲート26が設けられているため、テスト信号/TESTがローレベルにアサートされると、ライト信号WRの論理に拘わらず、ナンドゲート26の出力がハイレベルに固定され、pチャネル型MOSトランジスタ18,22がオフ状態に固定される。しかし、pチャネル型MOSトランジスタ18,22がオフ状態に固定されても、ビット線/BLの論理値0がトライステートバッファ47を介してビット線BL1に伝達されることによりビット線BL1が論理値1になってしまうため、図2に示される場合と同様に、メモリセルMCへの不所望な書込みが行われるおそれがある。そこで、図4に示される構成では、センスアンプ制御論理41が設けられ、このセンスアンプ制御論理41によって、トライステートバッファ46,47の動作を停止するようにしている。センスアンプ制御論理41は、ノアゲート42とアンドゲート43とが結合されて成る。テスト信号/TESTがインバータ45によって論理反転される。このインバータ45の出力とカラム選択信号SE1とのアンド論理がアンドゲート43で得られ、このアンドゲート43の出力と、プリチャージ信号PSとのノア論理がノアゲート42で得られる。ノアゲート42の出力によってトライステートバッファ46,47の動作が制御される。テスト信号/TESTがハイレベルの場合には、トライステートバッファ46,47は、センスアンプとして機能する。しかし、テスト信号/TESTがローレベルにアサートされ、さらにプリチャージ信号PSがハイレベルとされた場合には、トライステートバッファ46,47が高インピーダンス状態とされ、センスアンプとして機能しなくなる。これにより、メモリセルMCへの不所望な書込みを回避することができるので、不良検出を行うことができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"