"半導体ディバイス用の少なくとも2つの自己整列ゲート構造を形成する方法であって,半導体基板内にシャロートレンチアイソレーション領域を設け,前記半導体基板内で,前記シャロートレンチアイソレーション領域から側方にずらしてトレンチ構造を設け,そして第1自己整列ゲート構造を少なくとも部分的に前記シャロートレンチアイソレーション領域内に,第2自己整列ゲート構造を前記トレンチ構造内及び上に同時に形成する,方法。トランジスタ構造を形成する方法であって,基板内に少なくとも1つのシャロートレンチアイソレーション領域を設け,第1導電性領域を少なくとも部分的に前記シャロートレンチアイソレーション領域内に形成し,前記第1導電性領域の上に,前記第1導電性領域に電気的に接続された第2導電性領域を形成し,そして前記半導体基板内で前記第1導電性領域の側部上にソース及びドレーン領域を形成する,方法。半導体ディバイス用の自己整列リセスゲート構造を形成する方法であって,半導体基板の上に絶縁層を設け,前記絶縁層にパターニングして,互いに離間配置された複数の絶縁コラムを形成し,かつ前記半導体基板の領域を露出させ,前記半導体基板の前記領域の上に酸化物層を設け,前記複数の絶縁コラムの各々の側壁上及び前記酸化物層の一部分の上に誘電体を設け,前記半導体基板内に前記酸化物層を貫通する第1の幅の第1組のトレンチを画定し,前記半導体基板内に,前記第1の幅より大きい第2の幅の第2組のトレンチを画定し,前記第2組のトレンチ内にゲート酸化物を形成し,そして前記ゲート酸化物の上及び前記第2組のトレンチの内部に導電体層を形成してリセス導電ゲートを形成する,方法。前記複数の絶縁コラムは互いに約50nmから約100nmの距離を離間させて設けられる,請求項3に記載の方法。前記距離は約80nmである,請求項4に記載の方法。前記複数の絶縁コラムは約20nmから約800nmの高さに形成される,請求項3に記載の方法。前記酸化物層は約3nmから約20nmの厚さに形成される,請求項3に記載の方法。前記複数の絶縁コラムの各々の側壁上に前記誘電体を設ける前記動作は,前記酸化物層の上及び前記コラムの上に誘電体層を形成すること,及び前記誘電体層の一部分を除去して前記誘電体を形成することをさらに含む,請求項3に記載の方法。前記第1組のトレンチは前記距離の約50の幅に形成される,請求項3に記載の方法。前記第1組のトレンチを画定する前記動作は,前記酸化物層及び前記半導体基板を第1エッチャントでエッチングすることをさらに含む,請求項3に記載の方法。前記第1組のトレンチを画定する前記動作は,前記酸化物層を除去すること,及び前記誘電体の一部分を除去することをさらに含み,それにより,前記絶縁コラムの前記側壁上及び前記半導体基板の近傍に誘電体残留部を形成する,請求項10に記載の方法。前記第1エッチャントはHBr雰囲気内で酸化物に対する選択性を有する,請求項10に記載の方法。前記第1組のトレンチは約100nmから約500nmの深さに形成される,請求項10に記載の方法。前記第2組のトレンチは前記距離の約75未満の幅に形成される,請求項4に記載の方法。前記第2組のトレンチを画定する前記動作は,前記半導体基板を第2エッチャントでエッチングする動作をさらに含む,請求項3に記載の方法。前記第2エッチャントはTMAHエッチャントである,請求項15に記載の方法。前記第2組のトレンチは約200nmから約700nmの深さに形成される,請求項3に記載の方法。前記導電体層を形成する前記動作は,前記第2組のトレンチを完全に埋め,かつ隣接する絶縁コラムの間に約5nmから約100nm延びるようにポリシリコン層を設けることをさらに含む,請求項3に記載の方法。前記導電体層の上及び前記隣接する絶縁コラムの間に遷移金属層を形成し,前記遷移金属層の上及び前記隣接する絶縁コラムの間にキャップ層を形成し,前記絶縁コラムを除去し,そして前記自己整列リセスゲート構造の側壁上に絶縁スペーサを形成する,動作をさらに含む,請求項3に記載の方法。半導体ディバイス用の自己整列リセスゲート構造を形成する方法であって,半導体基板の上に,誘電体を有する複数の絶縁領域を形成し,前記半導体基板の上に第1絶縁層を形成し,前記第1絶縁層にパターニングして,互いに約50nmから約100nmの距離を離間させて設けられた複数のコラムを形成し,かつ前記半導体基板の第1露出領域及び前記誘電体の第2露出領域を形成し,前記誘電体の前記第2露出領域の上には形成せず,前記半導体基板の前記第1露出領域の上に酸化物層を形成し,前記複数のコラム上,並びに前記酸化物層及び前記誘電体の上に第2絶縁層を形成し,前記第2絶縁層を選択的にエッチングして,互いに離間配置された前記複数のコラムの各々の側壁上,並びに前記酸化物層の一部分の上及び前記誘電体の上に絶縁スペーサを形成し,前記半導体基板内に前記酸化物層を貫通する第1の幅の第1組のトレンチを画定し,前記複数の絶縁領域の前記誘電体内に複数のリセスを画定し,前記半導体基板内に,前記第1の幅より大きい第2の幅の第2組のトレンチを画定し,前記第2組のトレンチ内にゲート酸化物を形成し,前記ゲート酸化物の上,前記第2組のトレンチの内部,及び前記複数のリセスの内部に導電体層を形成し,それにより,前記第2組のトレンチに対応する第1の複数のリセス導電ゲートと,前記複数のリセスに対応する第2の複数のリセス導電ゲートとを形成し,そして前記第1及び第2の複数のリセス導電ゲートの上に,前記隣接するコラムの間に延びるキャップ体を設ける,動作を含む方法。前記第1組のトレンチは約100nmから約500nmの深さにエッチングされる,請求項20に記載の方法。前記第1組のトレンチは前記距離の約50の幅にエッチングされる,請求項20に記載の方法。前記第2組のトレンチは約200nmから約700nmの深さにエッチングされる,請求項20に記載の方法。前記第2組のトレンチは前記距離の約75未満の幅に形成される,請求項20に記載の方法。前記複数のリセスは前記誘電体内で約1nmから約10nmの深さにエッチングされる,請求項20に記載の方法。前記導電体層はポリシリコンで形成される,請求項20に記載の方法。前記導電体層はシリサイドで形成される,請求項20に記載の方法。前記シリサイドはCoSi,TiSi,MoSi及びNiSiからなる群から選択された材料で形成される,請求項27に記載の方法。前記導電体層は前記シリサイドの上に絶縁体をさらに有する,請求項27に記載の方法。前記絶縁体は窒化物又はエッチストップ絶縁体である,請求項29に記載の方法。メモリセルを形成する方法であって,半導体基板上に絶縁層を設ける動作,前記半導体基板内に作製される自己整列リセスゲート構造,並びに前記半導体基板内で前記ゲート構造に近接したソース及びドレーン領域を有するトランジスタを形成し,そして前記ソース/ドレーン領域の上にキャパシタを形成する,動作を含み,前記トランジスタを形成する前記動作は,前記絶縁層をパターニングして,互いに所定距離を離間させて設けられた複数のコラムを形成し,かつ前記半導体基板の領域を露出させ,前記半導体基板の前記領域上に犠牲酸化物層を設け,前記複数のコラムの各々の側壁上及び前記犠牲酸化物層の一部分の上に窒化物を設け,前記半導体基板内に,前記犠牲酸化物層を貫通する,前記所定距離の約50の第1の幅の第1組のトレンチを画定し,前記窒化物及び前記犠牲酸化物層の一部分を除去して,前記半導体基板内に,前記第1幅より大きいが前記所定距離の約75未満の第2の幅の第2組のトレンチを画定し,前記第2組のトレンチ内にゲート酸化物を形成し,そして前記ゲート酸化物の上及び前記第2組のトレンチの内部に導電体層を形成し,それにより,前記自己整列リセスゲート構造を形成する,動作をさらに含む方法。前記絶縁層はシリコン窒化物及びシリコン酸化物からなる群から選択された材料で形成される,請求項31に記載の方法。前記導電体層はシリサイドを有する,請求項31に記載の方法。前記シリサイドはコバルトシリサイド,チタンシリサイド,モリブデンシリサイド又はニッケルシリサイドである,請求項33に記載の方法。以下の詳細な説明では,この発明を実施することができるさまざまな特定の例示的な実施形態を参照する。これらの実施形態は,当業者であればこの発明を実施することができるように十分に詳細に説明されており,他の実施形態も用いることができること,並びに構造的,論理的及び電気的変更を加えることができることを理解されたい。以下の説明で使用するウェハwafer又は基板substrateという表現は,半導体表面を有する任意の全ての半導体ベースの構造semiconductorbasedstructureを含むことができる。ウェハ及び構造は,シリコン,シリコン-オンインシュレータsilicononinsulatorSOI,シリコン-オンサファイアsilicononsapphireSOS,ドープ不純物添加の及びアンドープ無添加の半導体dopedandundopedsemiconductors,ベース半導体基礎によって支持されたシリコンのエピタキシャル層,及び他の半導体構造を含むことを理解されたい。半導体は,シリコンベースsiliconbasedでなくてもよい。半導体は,シリコンーゲルマニウム,ゲルマニウム,又はガリウム砒素であってもよい。次に図面を参照するが,同じ構成要素には同じ参照番号が付けられており,図1~図13は,この発明の例示的な実施形態に従って形成されたアクセストランジスタを有するDRAMメモリディバイス100図13を形成するforming方法を示す。図1は,シャロートレンチアイソレーションshallowtrenchesisolationSTI領域20を内部に従来方法で形成している半導体基板10を示す。1つの例示的な実施形態では,シャロートレンチアイソレーション領域20を得るために,基板10をまず,約100nm~約1,000nm,好ましくは約300nmの深さにエッチングする。シャロートレンチの形成に続いて,絶縁誘電体isolationdielectric,たとえば高密度プラズマHDP酸化物,すなわち狭いトレンチを効果的に埋める能力の高い材料をトレンチに埋め込む。別法として,絶縁誘電体でトレンチを満たす前に,たとえば酸化物又はシリコン窒化物で形成された絶縁層をトレンチの側壁上に形成するようにしてもよく,そうすれば,これにより,トレンチの底部の隅部の平滑化を助けるとともに,後でトレンチを埋めるのに使用される誘電体内の応力の量を低減させることができる。図1は,従来の半導体プロセス技法に従って半導体基板10の上に形成された絶縁層14も示す。絶縁層14は,たとえばTEOS酸化物などのシリコン酸化物,又はシリコン窒化物Si3N4などの窒化物により構成される。絶縁層14は,基板10の上に約10nm~約1,000nm,より好ましくは約200nmの厚さに形成される。この出願では,絶縁層14をTEOS酸化物層14に関連させて説明するが,絶縁層14を,たとえばシリコン窒化物又は他の絶縁体で形成することもできることを理解する必要があり,したがって,この発明はTEOS酸化膜の使用に限定されない。TEOS酸化物層oxidelayer酸化膜14は,化学気相成長法CVDなどの既知の成膜方法,又は特に電子サイクロトロン共鳴プラズマ強化CVDによる低温成膜方法によって形成してもよい。次に,TEOS酸化物層14の上に約100nm~約1,000nmの厚さに形成されたフォトレジスト層15図1を使用して,TEOS酸化物層14にパターンを施すパターニング。マスク図示せずでフォトレジスト層15にパターンを施し,パターンを施されたフォトレジストを介してTEOS酸化物層14を異方性エッチングし,それにより,幅Wが約50nm~約100nm,より好ましくは約80nm,高さHが約20nm~約800nm,より好ましくは約200nmである複数のTEOS酸化物コラムTEOSoxidecolumn18又は線line図2を得る。図2に示されているように,TEOS酸化物コラム18は,互いに約50nm~約100nm,より好ましくは約80nmの距離D例示的には,幅Wとほぼ同じを離して設けられる。より詳細には後述するように,距離Dは,基板10の表面の上に位置し,この発明の実施形態に従って形成される自己整列リセスゲート構造selfalignedrecessedgatestructureの一部分の幅を表す。図2に示されているように,TEOS酸化物コラム18はまた,半導体基板10の表面11の上近傍の領域Aと,STI領域20の誘電体の上近傍の領域Bとを画定する。フォトレジスト層15は,たとえば酸素プラズマなどの従来技法により,又は基板10に紫外線を照射してフォトレジストを劣化させることにより除去され,図2の構造を得ることができる。次に図3を参照する。TEOS酸化物コラム18の形成formationに続いて,図3に示すように,厚さが約3nm~約20nm,より好ましくは約5nmの薄い犠牲酸化物層犠牲酸化膜sacrificialoxidelayer22を半導体基板10の領域Aに対応するが,領域Bには対応しない露出表面19図2の上に熱成長させる。領域Bは領域20内のフィールド絶縁酸化物fieldisolationoxideの上に位置するので,領域B内に成長する酸化物は検出できない。詳細には後述するように,犠牲酸化物層22は,ポリスペーサエッチpolyspaceretch中にエッチストップ層として用いられるであろう。犠牲酸化物層22の形成に続いて,図3に示されているように,ドープ又はアンドープ不純物添加又は無添加dopedorundopedポリシリコン層24をTEOS酸化物コラム18,薄い犠牲酸化物層22及びSTI領域20の誘電体の上に形成する。ポリシリコン層24は,約300°C~約600°Cの温度で成膜技法,たとえばCVD又はLPCVD法によって幅W又は距離D図2の約1/4~1/3の厚さに形成される。次に,TEOS酸化物コラム18,薄い犠牲酸化物層22,及びSTI領域20の誘電体の上に形成されたポリシリコン層24を第1エッチャントetchantエッチング液,たとえばHBrベース化学による選択エッチャントなどで部分的にエッチングする。それは,犠牲酸化物層22上及びSTI領域20の誘電体上で中断し,図4に示されているように,ポリシリコンスペーサ25,25aを形成する。ポリシリコンスペーサ25,25aの高さは,リセスゲートrecessedgateの所望深さに応じて,オーバーエッチングによって調節可能である。たとえば,1つの特定の実施形態では,ポリシリコンスペーサ25,25aの高さは約50nm~約500nm,より好ましくは約100nmである。図4のポリシリコンスペーサ25,25aの形成に続いて,半導体基板10を,HBr雰囲気で酸化物に対して高い選択性を有する第2エッチャントエッチング液を用いた指向性エッチング処理によって,たとえば約100nm~約500nm,より好ましくは約100nm~約150nmの深さλ1図5までエッチングし,それにより,第1トランジスタトレンチtrench又は溝groove28図5;図5aを得る。そこには,詳細は後述するように,DRAMメモリディバイス100図12の第1組のリセス自己整列ゲート構造recessedselfalignedgatestructure,リセストセルフ-アラインドゲートストラクチャが後に形成される。第1トランジスタトレンチ28の形成の終了時に,ポリシリコンスペーサ25はほとんど完全に消耗され,図5に示されているように,ポリシリコン残留部polysiliconresidue26が第1トランジスタトレンチ28の近傍に残る。スペーサ25の下の犠牲酸化物層22は消耗されないで,シリコンエッチング処理によって発生する点食ピッチングpittingからシリコン表面を保護する。第1トランジスタ溝28は図2の距離Dの約1/2である幅W1図5に形成される。第1トランジスタトレンチ28を形成するための選択エッチング中,STI領域20の誘電体も,約1nm~約10nm,より好ましくは約5nmの深さδ図5にエッチングされる。誘電体のこのエッチングは,酸化物に対するポリシリコンエッチングのエッチング選択性に依存する。選択エッチングは,ポリシリコン残留部26a残留部26と同じとSTIリセスSTIrecess29図5とを発生さる。STIリセス29には,詳細は後述するように,DRAMメモリディバイス100図12の第2組のリセス自己整列ゲート構造recessedselfalignedgatestructure,リセストセルフ-アラインドゲートストラクチャが後に形成される。第1トランジスタトレンチ28図5;図5a及びSTIリセス29図5の形成に続いて,次に第3エッチング,たとえばTMAHエッチングなどの等方性エッチング又はウェットエッチングを行って,第1トランジスタトレンチ28及びSTIリセス29の近傍に残留しているポリシリコン残留部26,26aをそれぞれ除去し,図6の構造を得る。等方性エッチング又はウェットエッチングの結果,第2トランジスタトレンチ又は溝30図6;図6aも,第1トランジスタトレンチ28の幅W1より大きい幅W2に形成される。すなわち,幅W2は図2の距離Dの3/4までである。第2トランジスタ溝30はまた,深さλ2図6に形成される。これは第1トランジスタ溝の深さλ1より大きい,すなわち深さλ2は約200nm~約700nm,より好ましくは約250nm~約300nmである。処理のこのステップにおいて,図6の半導体基板10のすべての露出表面の洗浄ステップを選択的に行ってもよい。これに代えて,別の犠牲シリコン酸化物層を図6の半導体基板10の露出表面上に成長させ,その後,従来方法によって剥離してもよく,これにより,存在するすべての不純物,粒子及び/又は残留部物を露出表面から確実に除去し,かつ溝30内のシリコン表面を平滑化することができる。第2トランジスタトレンチ30の形成及び選択的洗浄ステップに続いて,図7に示されているように,薄いゲート酸化物層ゲート酸化膜gateoxidelayer32を第2トランジスタトレンチ30の側壁及び底部,並びに半導体基板10の領域Aに対応する隣接露出表面上に選択的に形成するが,領域Bに対応するリセス29上には形成しない。薄いゲート酸化物層32は,酸素雰囲気内で約600°C~約1,000°Cの温度で約3nm~約10nmの厚さまで熱成長させることができる。次に,ポリシリコン体ポリシリコン物質polysiliconmaterial33図7を両領域A,B内とともに基板10の第2トランジスタトレンチ30及びSTIリセス29内に形成する。ポリシリコン体33は,n又はpのドーピングをすることができ,また,たとえば約300°C~約600°Cの温度でLPCVD方法によって図7の構造全体にブランケット堆積ブランケット成膜しblanketdeposited,それにより,領域A及びBを完全に埋めてもよい。領域A及びBを完全に埋めてから,ポリシリコン体33に対して軽度等方性ポリエッチングmildisotropicpolyetchを施し,それにより,領域A及びBからポリシリコンの一部分をエッチバックetchbackして,図8に示されているように,領域A及び第2トランジスタトレンチ30に対応するポリシリコンゲートpolysilicongatelayer層35,並びに領域B及びSTIリセス29に対応するポリシリコンゲート層36を形成する。ポリシリコンゲート層35,36は,半導体基板10の表面11の上に約5nm~約100nm,より好ましくは約25nmの距離H1図8延びている。ポリシリコンゲート層35,36の高さH1をTEOS酸化物コラム18の高さHより低くし,それにより,詳細は後述するように,残留金属クラッドゲートスタック構造remainingmetalcladgatestackstructureを形成することができるようにしなければならないことに留意されたい。さらに図8を参照して,次に,約5nm~約40nmのバリヤ層barrierlayer37をポリシリコンゲート層35,36の上に形成する。バリヤ層37は,特に窒化タングステンWNx,窒化チタンTiN又はチタン-リッチtitaniumrichTiN材料で形成されるであろう。代替として,バリヤ層37は,ホウ化ジルコニウムZrBx,ホウ化チタンTiBx,ホウ化ハフニウムHfBx又はホウ化タンタルTaBxなどの遷移金属ホウ化物層transitionmetalboridelayerでもよい。そのような物質は,シリコンに対して良好な付着接着特性を示すとともに,遷移金属ホウ化物の約5~150マイクロΩ-cmの低い抵抗率のため,ゲートスタックの全体の高さを減少させることができる。バリヤ層37の形成に続いて,バリヤ層37の上及びTEOS酸化物コラム18の上に導電体conductivematerial39図8を,たとえばブランケット堆積成膜によって形成し,それにより,図8の構造を完全に被覆する。次に,導電体39及びバリヤ層37に,たとえばCMP処理を施し,その次にエッチング処理を施し,それにより,導電体39及びバリヤ層37の一部分をTEOS酸化物コラム18の上部から,またTEOS酸化物コラム18間から除去して,図9に示されているような高導電性金属スタックhighconductivemetalstack45を形成する。図9の高導電性スタックの各々は,パターンを施されたバリヤ層38及び導電体層conductivelayer40を有する。導電体層40は,特にチタンTi又は窒化チタンTiNなどの物質で構成することができ,又は単純に特にコバルトシリサイドCoSi,チタンシリサイドTiSi,モリブデンシリサイドMoSi又はニッケルシリサイドNiSiなどのシリサイドプロセスsilicideprocessによって形成することができる。当該技術では既知のように,TiSi及びCoSiはゲート誘電体にうまく接着せず,その結果,それらはゲート誘電体から外れるであろうが,NiSi及びMoSiはゲート誘電体にうまく接着することが知られており,既存のポリシリコン薄膜上に形成されたとき,十分にシリサイド化silicidedされる。次に,基板10の上に約50nm~約100nmの絶縁キャップ体を堆積成膜させ,それにより,図8の領域A及びBを完全に埋めて,基板上面を平坦化し,それにより,高導電性金属スタック45の上にキャップ領域capregion55図9を形成する。キャップ体は,シリコン窒化物又はシリコン酸化物などのシリコン誘電体で形成することができるが,TEOS,SOGスピンオングラスspinonglass又はカーバイドを使用してもよい。キャップ体は,エッチストップ絶縁体で形成することもできる。以上に詳述した実施形態は,高導電性金属スタック45を形成するために,遷移金属ホウ化物層37などのバリヤ層の形成,及び遷移金属ホウ化物層37の上に形成された導電体層40の形成に関連して説明されているが,この発明がこれらの実施形態に限定されないことを理解されたい。したがって,この発明では,高導電性金属スタック45の代わりに他のゲート構造を形成することも考えられる。たとえば,この発明の別の実施形態によれば,厚さが30nm未満であるチタンTi又は窒化チタンTiNなどの遷移金属の薄膜をポリシリコンゲート層35,36の上にPVD又はCVDプロセスによって堆積成膜させることができる。任意であるが,チタン又は窒化チタン膜を,たとえばホウ素などのドーパント成分を含有するガスにさらに暴露することができる。ホウ素を用いる場合,ウェハを急速熱処理rapidthermalprocessRTP室内に入れて,B2H6又はBF3ガスを水素H2,窒素N2及び/又はアルゴンArガスで希釈した流れをチタン又は窒化チタン膜の近傍に供給し,それにより,遷移金属ホウ化膜を形成する。さらに別の実施形態では,チタンTiなどの遷移金属の薄膜をポリシリコンゲート層35,36の上に堆積成膜depositさせ,次にポリシリコンゲート層及び遷移金属膜にホウ素などのドーパントを注入する。したがって,単一のホウ素注入により,ドープ不純物添加dopedポリシリコン及び遷移金属層37を形成することができる。別法として,たとえば,コバルト,ニッケル,モリブデン,チタン又はタングステンなどのシリサイドsilicide図示せずを形成することができる金属の層をポリシリコンゲート層35,36の上に約20nm~約50nmの厚さに堆積成膜させてもよい。堆積成膜depositionのために,RF又はDCによるスパッタリングを用いてもよいが,CVDなどの他の同様な方法を使用してもよい。シリサイドを形成することができる金属の堆積成膜に続いて,基板10に急速熱アニールrapidthermalannealRTAを,窒素雰囲気を使用して約600°C~約850°Cで一般的に約10~60秒間にわたって施し,それにより,ポリシリコンゲート層35,36と直接接触している金属をそのシリサイドに変換する。シリサイド領域は,ポリシリコンゲート層35,36の上部に導電体領域を形成する。好ましくは,高融点金属refractorymetalは,シリサイドでは低抵抗及び低抵抗率を有する。しかしながら,高融点金属シリサイドは,制限するわけではないが,チタン,コバルト,タングステン,タンタル,モリブデン,ニッケル及びプラチナを含めた任意のすべての高融点金属を含むことができる。シリサイドを用いる場合,上記のバリヤ層37も任意に用いられるであろう。プロセスステップを簡略化するために,バリヤ層37を省いてもよい。いずれにしても,ソース/ドレーンの酸化中にタングステン又はシリサイド材料が酸化されないように,プロセスの間,注意を払わなければならない。次に図10を参照する。高導電性金属スタック45の形成及びキャップ領域55の形成図9に続いて,TEOS酸化物コラム18を,たとえばエッチングによって除去し,それにより,DRAMメモリディバイス100の自己整列リセスゲートスタックselfalignedrecessedgatestack90,190の形成図10が完了する。自己整列リセスゲートスタック90,190を完成するための次のプロセスステップは,パターンを施したバリヤ層38及びポリシリコンゲート層35,36の上に形成された導電体層40を有する高導電性金属スタック45に関連したものであり,かつそれについて説明するが,この発明がこの実施形態に限定されないで,他の実施形態,たとえばポリシリコンゲートの上に形成された誘電体たとえば,高誘電率誘電体highkdielectricmaterialを備えたゲートスタックの形成などの他の実施形態も考えられることを理解されたい。加えて,ゲート誘電体上の直接ゲート材料として用いることができるゲートスタック,特にTiN,WN,Ta,TaN又はNbなどの非シリサイド材料nonsilicidematerialを有するゲートスタックもこの発明では考えられ,上記実施形態は例示にすぎず,この発明はそれらに限定されないことを理解されたい。この時点で,自己整列リセスゲートスタック90図10それぞれがゲート酸化物層32,ポリシリコンゲート層35,高導電性金属スタック45及び窒化物キャップ55を有すると,自己整列リセスゲートスタック190図10それぞれがポリシリコンゲート層36,高導電性金属スタック45及び窒化物キャップ55を有するとが形成されている。ここで,さらに後述するように,ソース及びドレーン領域のドーパント注入用のマスクとしてゲート構造を使用する従来の注入プロセスimplantprocessに自己整列リセスゲートスタック90,190を使用することができる。この時点で,トランジスタ形成のためのプロセスステップは,従来の半導体プロセス技法に従って進む。フロープロセスの次のステップは,TEOS酸化物コラム18図9を除去する結果として得られる半導体基板10の露出表面上及びゲートスタック90,190のポリシリコン側壁上に選択酸化物selectiveoxide94図11を成長させることである。選択酸化物94は,酸素及び水素雰囲気内で約600°C~約1,000°Cの間の温度で約3nm~約8nmの厚さに熱成長させることができる。選択酸化物94の成長に続いて,図11に示されているように,たとえば窒化物などのスペーサ誘電体spacerdielectricmaterialの層95をゲートスタック90,190及び選択酸化物94の上に形成する。窒化物の層95及び選択酸化物94によって保護された自己整列リセスゲートスタック90,190は,ここで,図12に示されているように,ソース及びドレーン領域92,96の形成及び低濃度不純物添加ドレーンlightlydopeddrainLDD領域96aの形成を行うための従来型プロセスステップが施される。このために,層95及び選択酸化物94を通したドーピングを行って,ソース及びドレーン領域92,96並びに低濃度不純物添加ドレーンLDD領域96aを形成し,その後,層95及び選択酸化物94のエッチバックを行って,図12に示されているような窒化物スペーサ95aを形成する。これに代えて,窒化物の層95及び選択酸化物94を最初にエッチバックして窒化物スペーサ95aを形成し,その後,結果的に生じた構造にドーピングを行って,ソース及びドレーン領域92,96並びに低濃度不純物添加ドレーンLDD領域96aを形成する。図12のソース及びドレーン領域92,96並びに低濃度不純物添加ドレーンLDD領域96aの形成に続いて,たとえばBPSGなどの酸化物層110を通して半導体基板10内に通じる導体117及び/又はキャパシタ107用のコンタクト開口も形成され,それにより,すべてが図13に示されているDRAMメモリディバイス100などの半導体ディバイスが作製される。簡略化するために,図13はビットライン118をキャパシタ構造107の上に形成する場合を示しているが,この実施形態は例示にすぎず,この発明では,キャパシタの下側にビットライン又はビットラインの上にキャパシタCOBを形成することも考えられることを理解されたい。実際に,シリコンに対するプラグの長さが短縮され,それにより,ビットラインの寄生容量parasiticcapacityが減少するであろうから,COBにした実施形態が望ましい。この発明の実施形態に従って形成された自己整列リセスゲートスタック90,190図10~図13及び関連のトランジスタは,任意の集積回路構造に使用することができるであろう。一例では,それらは,図14に示されているように,メモリ回路448,たとえばDRAMメモリディバイス100を備えるプロセッサベースのシステム400に使用することができる。コンピュータシステムなどのプロセッサシステムは一般的に,マイクロプロセッサ,ディジタル信号プロセッサ又は他のプログラマブルディジタル論理回路などの中央処理装置CPU444を有し,これはバス452で入出力I/O装置446と通信する。メモリ448は,バス452でこのシステムと通信する。たとえば,層35,36の形成用にポリシリコン材料などの特定材料を有する自己整列リセスゲートスタック90,190の形成に関連して,この発明の実施形態を以上に説明してきたが,この発明がこれらの特定例に限定されないことを理解されたい。したがって,この出願は,この発明の自己整列リセスゲートスタック90,190を形成するために当該技術分野において既知である他のゲート金属もしくは材料,又はそのような金属及び材料の組み合わせにも適用可能である。さらに,ポリシリコンスペーサ25,25aなどのようなポリシリコンスペーサを薄い犠牲酸化物層22などのような薄い酸化物層の上,及びTEOS酸化物コラム18などのようなTEOS酸化物コラムの上に形成することに関連して以上にこの発明の実施形態を説明してきたが,この発明がこれらの3つの特定材料に限定されないことを理解されたい。したがって,この出願は,自己整列リセスゲートスタック90,190の形成に使用されるスペーサ,酸化物層及びコラムの形成のための他の材料又はそのような材料の組み合わせにも適用可能である。たとえば,この発明では,従来の酸化物及び窒化物に加えて,高誘電率誘電体,特にHfO2又はAl2O3/ZrO2を使用することも考えられる。このため,ポリシリコンスペーサ/薄い酸化物層/TEOS酸化物コラムに対応するポリシリコン/酸化物/TEOS酸化物の組み合わせは,この発明の1つの例示的な実施形態にすぎない。以上の説明及び図面は,単にこの発明の特徴及び利点を達成する例示的な実施形態の例示として考えられるべきである。この発明の精神及び範囲から逸脱しない限り,特定のプロセス条件及び構造に対して変形及び代替を行うことができる。したがって,この発明は,上記説明及び図面によって制限されないと考えられるべきであり,添付の特許請求の範囲によって制限されるだけである。"