半導体基板の中央部に配設された内部回路と、前記内部回路の周辺部に配設された複数の入出力パッドと、前記内部回路と前記複数の入出力パッドのそれぞれとの間に配設された複数の入出力バッファと、を備え、前記内部回路は、一列に並設された複数の静電保護素子を有する、マスタスライス方式の半導体集積回路。前記複数の入出力パッドと、前記複数の入出力バッファとの間には、静電保護素子が設けられていない、請求項1に記載の半導体集積回路。前記内部回路は、並設されたアレイ素子を有するアレイ素子領域と、パワー素子を有するパワー素子配置領域と、を備え、前記一列に並設された複数の静電保護素子は、前記パワー素子領域内に設けられている、請求項1又は2に記載の半導体集積回路。前記複数の入出力バッファと、前記複数の入出力バッファのそれぞれに接続された前記複数の静電保護素子とが、入出力回路を構成する、請求項1ないし3のいずれか一項に記載の半導体集積回路。前記静電保護素子は、それぞれがダイオード接続されたPMOSトランジスタ及びNMOSトランジスタを含む、請求項1ないし4のいずれか一項に記載の半導体集積回路。図19、図20においては、同一のI/Oセルがチップ周辺部にアレイ状に均一に配置されている。そのため、チップにおける端子配置の汎用性がある。しかしながら、I/Oセル42の全体領域の面積がチップ全体に対する面積に対して無視できないほど大きくなってしまうという問題点がある。特に、I/Oセル42中において静電保護耐量を維持させるために搭載される保護素子保護用MOSトランジスタ、ダイオード、抵抗は大きい面積を占めるため、チップサイズが増大する。これにより、回路全体のチップコストが押し上げられる。特に、半導体集積回路において静電保護耐量の要求レベルが高い場合には、更なる保護素子の追加配置、又は保護素子のサイズの増大が必要となり、保護素子が更に大きい面積を占めることが考えられる。その場合には、回路全体のチップコストは更に押し上げられてしまう。さらに、図19、図20に図示したチップには、入力、出力又は双方向のいずれのタイプの回路設計にも適合できるよう、必要な素子がI/Oセル42内部にすべて搭載されている。そのため、実際の回路動作においては、あらかじめ配置されていた素子の中で使用しない素子があり、マスタスライス方式によって製造されるチップにおいて、素子の使用効率が悪化してしまうという問題点もある。特許文献1~7の集積回路においては、静電保護素子がI/Oセルに設けられていることを前提としているため、保護素子の領域を削減することができなかった。本発明にかかるマスタスライス方式の半導体集積回路は、半導体基板の中央部に配設された内部回路と、前記内部回路の周辺部に配設された複数の入出力パッドと、前記内部回路と前記複数の入出力パッドのそれぞれとの間に配設された複数の入出力バッファと、を備える。前記内部回路は、一列に並設された複数の静電保護素子を有する。このような構成により、静電保護素子は内部回路中に一列に並設されているため、内部回路の周辺部に設けなくて済む。そのため、同じ機能の静電保護素子を設けるのに必要な半導体基板上の面積が少なくなり、半導体のチップ面積を削減することができる。本発明により、半導体のチップ面積を削減することを可能にする半導体集積回路を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態1について説明する。図1aは、本発明の実施の形態1におけるLSIのチップ半導体集積回路の一例を示す全体図である。図1aでは、チップを構成する素子配置の全体像が示されている。図1aのチップ10は、シリコンを材料とする半導体基板11上にI/Oセル12及び内部回路13が搭載されている。I/Oセル12は、内部回路13の四辺を囲むようにして、チップ10半導体基板11の周辺部にアレイ状に並設されている。内部回路13は、チップ10半導体基板11の中央部に配設されており、単一素子がアレイ状に並設されている素子アレイ部を有する。図1bは、I/Oセル12の模式図である。図1bにおけるI/Oセル12の種類は単一であり、I/Oセル12は、入出力バッファ121及びPAD122のみを備える。入出力バッファ121は、トランジスタ等から構成されるバッファ回路であり、PAD122は、チップ10の外部に接続される入力または出力の端子である。I/Oセル12において、入出力バッファ121はチップ10の内側に、PAD122は外側に設けられている。つまり、複数の入出力バッファ121が、内部回路13と複数の入出力PAD122のそれぞれとの間に配設されている。図2は、内部回路13のアレイ素子の配置構造の一例を示す模式図である。内部回路13は、抵抗領域131、PMOSトランジスタ領域132、133、134、NMOSトランジスタ領域135、136、137、抵抗領域138、保護用P/NMOSトランジスタ領域139、ダイオード領域140及び容量領域141を備える。内部回路13の各部には、各部を構成する素子が一列に並設されている。保護用P/NMOSトランジスタ領域139は、保護用PMOSトランジスタ及び保護用NMOSトランジスタを備える。この保護用PMOSトランジスタ及び保護用NMOSトランジスタは、PAD122に接続される静電対策用の保護素子である。この静電対策用の保護素子は、内部回路13の構成に応じて、内部回路13の素子中に所定の比率で配置される。本発明の実施の形態1では、従来、一般的にチップ10周辺のI/Oセル12の部分に配置されていた静電保護素子図20における保護用PMOSトランジスタ領域422、保護用NMOSトランジスタ領域423を、内部回路13のアレイ素子保護用P/NMOSトランジスタ領域139として配置している。このため、複数の入出力バッファ121と複数の入出力PAD122との間には、静電保護素子が設けられていない。チップ10の外部に接続されるPAD122に入力、または出力される信号は、I/Oセル12に搭載されている入出力バッファ121内の素子と内部回路13内にアレイ状に配置されている静電保護素子とで構成される入出力回路に入力され、あるいは当該回路から出力される。このチップ10の入出力回路の詳細については後述する。図3は、内部回路13の素子配置の具体例を示す構成図である。図3において、抵抗領域131には、抵抗素子が一列でアレイ状に配置されている。PMOSトランジスタ領域132には、PMOSトランジスタが一列でアレイ状に配置されている図示を省略しているが、PMOSトランジスタ領域133、134においても、同様にPMOSトランジスタが一列でアレイ状に配置されている。。NMOSトランジスタ領域137には、NMOSトランジスタが一列でアレイ状に配置されている図示を省略しているが、NMOSトランジスタ領域135、136においても、同様にNMOSトランジスタが一列でアレイ状に配置されている。。抵抗領域138には、抵抗素子が二列でアレイ状に配置されている。保護用P/NMOSトランジスタ領域139には、保護用PMOSトランジスタ及び保護用NMOSトランジスタが一列でアレイ状に配置されている。ダイオード領域140には、ダイオードが二列でアレイ状に配置されている。容量領域141には、コンデンサが一列でアレイ状に配置されている。図4aは、図1~図3に示したチップ10の構成に基づいて、外部端子に出力される出力バッファ入出力回路を構成した場合の、出力バッファの等価回路の構成例である。図4bは、図19、20に示した従来のチップの素子の配置方式において、出力バッファを構成した場合の、出力バッファ入出力回路の等価回路の構成例である。図4aにおいて、内部回路13の領域中の保護用PMOSトランジスタ144は、ソースに電源電圧VDDが入力され、ゲートはソースに短絡され、ドレインはI/Oセル12中のPAD122に接続されている。保護用NMOSトランジスタ145は、ドレインがI/Oセル12中のPAD122に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧GNDが入力されている。つまり、保護用PMOSトランジスタ144及び保護用NMOSトランジスタ145は、ダイオード接続されている。保護用PMOSトランジスタ144及び保護用NMOSトランジスタ145は、保護用P/NMOSトランジスタ領域139を構成する素子である。I/Oセル12の領域中の出力用PMOSトランジスタ123は、ソースに電源電圧VDDが入力され、ゲートは内部回路13中のバッファ142に接続され、ドレインはPAD122に接続されている。出力用NMOSトランジスタ124は、ドレインがPAD122に接続され、ゲートは内部回路13中の反転バッファ143に接続され、ソースにはグラウンド電圧GNDが入力されている。出力用PMOSトランジスタ123及び出力用NMOSトランジスタ124は、入出力バッファ121を構成する素子である。保護用PMOSトランジスタ144のドレイン及び保護用NMOSトランジスタ145のドレインが接続された信号線は、出力用PMOSトランジスタ123のドレイン及び出力用NMOSトランジスタ124のドレインが接続された信号線と並列に接続され、PAD122に接続されている。この構成により、PAD122からESDElectrostaticDischargeによる異常電流が流れた場合でも、保護用PMOSトランジスタ144及び保護用NMOSトランジスタ145に異常電流が流れるため、内部回路を保護することができる。図4bにおいて、I/Oセル42の領域中の保護用PMOSトランジスタ426は、ソースに電源電圧VDDが入力され、ゲートはソースに短絡され、ドレインはI/Oセル12中のPAD425に接続されている。保護用NMOSトランジスタ427は、ドレインがI/Oセル42中のPAD425に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧GNDが入力されている。つまり、保護用PMOSトランジスタ426及び保護用NMOSトランジスタ427は、ダイオード接続されている。保護用PMOSトランジスタ426は、保護用PMOSトランジスタ領域422を構成する素子であり、保護用NMOSトランジスタ427は、保護用NMOSトランジスタ領域423を構成する素子である。I/Oセル42中の出力用PMOSトランジスタ428は、ソースに電源電圧VDDが入力され、ゲートは内部回路43中のバッファ431に接続され、ドレインはPAD425に接続されている。出力用NMOSトランジスタ429は、ドレインがPAD425に接続され、ゲートは内部回路43中の反転バッファ432に接続され、ソースにはグラウンド電圧GNDが入力されている。出力用PMOSトランジスタ428及び出力用NMOSトランジスタ429は、入出力バッファ421を構成する素子である。図4bにおいて、保護用PMOSトランジスタ426のドレイン及び保護用NMOSトランジスタ427のドレインが接続された信号線は、出力用PMOSトランジスタ428のドレイン及び出力用NMOSトランジスタ429のドレインが接続された信号線と並列に接続され、PAD425に接続されている。この構成により、PAD425からESDによる異常電流が流れた場合でも、保護用PMOSトランジスタ426及び保護用NMOSトランジスタ427に異常電流が流れるため、内部回路43を保護することができる。図4aにおける保護用PMOSトランジスタ144及び保護用NMOSトランジスタ145は、内部回路13中に配設されているのに対し、図4bにおける保護用PMOSトランジスタ426及び保護用NMOSトランジスタ427は、I/Oセル42中に配設されている。図5は、図4aに記載した入出力バッファと、図4bに記載した入出力バッファとにおいて、保護用のPMOSトランジスタと保護用のNMOSトランジスタのW横幅サイズ、トランジスタ数及びトータルのWサイズとを比較した図表である。図4bでは、I/Oセル42にWサイズの大きい保護用PMOSトランジスタ426及び保護用NMOSトランジスタ427をそれぞれ1個ずつ配設し、それらを使用することによって、保護トランジスタとしての保護機能を実現している。なお、保護用PMOSトランジスタ426、保護用NMOSトランジスタ427のWサイズは、それぞれ500μm、250μmである。また、図4b中では、個数が1個であることをm=1と記載している。他の図面でも、個数を同様に表記する。それに対し、図4aでは、内部回路13中のアレイ素子であり、Wサイズの小さい保護用の単体トランジスタである保護用PMOSトランジスタ144、保護用NMOSトランジスタ145をそれぞれ並列に接続することで、保護として必要なWサイズを実現している。なお、保護用PMOSトランジスタ144、保護用NMOSトランジスタ145のWサイズは、それぞれ20μm、10μmである。図4aの入出力バッファでは、保護用PMOSトランジスタ144、保護用NMOSトランジスタ145は、それぞれ25個並列に接続されている。これにより、図4aの保護用PMOSトランジスタ144、保護用NMOSトランジスタ145のトータルのWサイズを、図4bの保護用PMOSトランジスタ426、保護用NMOSトランジスタ427のトータルのWサイズと同じ値にしている。これにより、図4aにおける出力バッファ回路のESDの保護機能は、図4bにおける出力バッファ回路のESDの保護機能と同等の機能が保証されている。このように、マスタスライス方式を採用する半導体集積回路において図1~3に示すレイアウト方式を施すことで、以下の効果を奏することができる。チップにおいては、複数の静電保護素子がI/Oセル12内ではなく、内部回路13内に一列に並設されている。これにより、従来I/Oセルに搭載されていた入出力用の静電保護素子を削除することが可能である。図1~3において、複数の入出力PAD122と複数の入出力バッファ121との間には、静電保護素子が設けられていない。そのため、I/Oセルの面積は大幅に削減される。図6は、図1に示したI/Oセル12の面積と、図20に示した従来のI/Oセル42の面積を比較した模式図である。図6から、I/Oセルの面積が大幅に削減されたことが分かる。I/Oセルの面積が大幅に削減されたことにより、チップ全体において、素子を配置可能な有効エリア面積が増大する。同一面積のチップにおいて、必要な静電保護素子の面積が同じ場合には、チップ周辺部の四辺に静電保護素子を配設するよりも、内部回路内に一列に静電保護素子を並設する方が、素子を設けられないチップの四隅の面積が小さくなるからである。図7は、図1に示したチップ10と、図19に示した従来のチップ40を比較した場合に増加した有効エリア15を示したものである。この有効エリア15にチップ10で使用する素子を搭載することにより、チップ面積あたりに搭載可能な有効素子数を増やすことができる。逆に、チップ10に搭載する有効素子数が従来と同じであれば、チップ面積を縮小することができる。それにより、チップコストを低減することができる。以上の通り、本実施形態におけるチップでは、高いレベルでの静電保護耐量と一定レベルの入出力の汎用性を維持しながら、チップコストの増大を防ぎ効率よく素子を利用することができる。実施の形態2以下、図面を参照して本発明の実施の形態について説明する。図8は、本発明の実施の形態2におけるLSIのチップの一例を示す全体図であり、LSIを構成する素子配置の全体像を示している。図8のチップ20は、半導体基板21上にPAD22及び内部回路23が搭載されている。PAD22は、内部回路23の四辺を囲むようにして、チップ20半導体基板21の周辺部に並設されている。内部回路23は、チップ20半導体基板21の内側に設けられ、単一素子が規則的に並設されている素子アレイ部である。なお、内部回路23の入出力バッファ実施の形態1における入出力バッファ121は、PAD22と内部回路23との間には設けられていない。実施の形態2において、入出力バッファは、内部回路23の回路動作を実現するために使用されない内部回路23内部のトランジスタを用いて構成される。この詳細については後述する。図9は、内部回路23における素子配置の一例を示す模式図である。図9に示した内部回路23は、抵抗領域231、PMOSトランジスタ領域232、233、234、NMOSトランジスタ領域235、236、237、抵抗領域238、ダイオード領域239及び容量領域240を備える。内部回路23の各部には、各部を構成する素子がアレイ状に並設されている。抵抗領域231、PMOSトランジスタ領域232、233、234、NMOSトランジスタ領域235、236、237、抵抗領域238、ダイオード領域239は、それぞれ、実施の形態1における抵抗領域131、PMOSトランジスタ領域132、133、134、NMOSトランジスタ領域135、136、137、抵抗領域138、ダイオード領域140に対応する。各部の具体的な素子配置については、図3に示した素子配置の具体例と同様であり、説明を省略する。ここで、内部回路23のアレイ素子配置部において、実施の形態1における保護用P/NMOSトランジスタ領域139は備えられていない。つまり、内部回路23には、入出力用の静電保護のための特別なトランジスタは、予め搭載されていない。実施の形態2において、入出力用の静電保護のためのトランジスタは、内部回路23の回路動作を実現するためには使用されないトランジスタである、PMOSトランジスタ領域234及びNMOSトランジスタ領域235中の複数のトランジスタにより構成される。PMOSトランジスタ領域234及びNMOSトランジスタ領域235は、一列に並設されたトランジスタ素子により構成されている。そして、入出力バッファは、PMOSトランジスタ領域233及びNMOSトランジスタ領域236において、内部回路23内部の回路動作を実現するために使用されないトランジスタにより構成される。PMOSトランジスタ領域233及びNMOSトランジスタ領域236は、一列に並設されたトランジスタ素子により構成されている。図10は、図8、9に示したチップ20の構成に基づいて、外部端子に出力される出力バッファを構成した場合の、出力バッファの等価回路を示す構成例である。図10において、内部回路23の領域中の保護用PMOSトランジスタ241は、ソースに電源電圧VDDが入力され、ゲートはソースに短絡され、ドレインはPAD22に接続されている。保護用NMOSトランジスタ242は、ドレインがPAD22に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧GNDが入力されている。つまり、保護用PMOSトランジスタ241及び保護用NMOSトランジスタ242は、ダイオード接続されている。保護用PMOSトランジスタ241は、PMOSトランジスタ領域234を構成する素子で、保護用NMOSトランジスタ242は、NMOSトランジスタ領域235を構成する素子であり、それぞれ標準的なアレイ素子である。内部回路23中の出力用PMOSトランジスタ243は、ソースに電源電圧VDDが入力され、ゲートは内部回路23中のバッファ245に接続され、ドレインはPAD22に接続されている。出力用NMOSトランジスタ244は、ドレインがPAD22に接続され、ゲートは内部回路13中の反転バッファ246に接続され、ソースにはグラウンド電圧GNDが入力されている。出力用PMOSトランジスタ243はPMOSトランジスタ領域233を構成する素子であり、出力用NMOSトランジスタ244は、NMOSトランジスタ領域236を構成する素子である。図10において、保護用PMOSトランジスタ241のドレイン及び保護用NMOSトランジスタ242のドレインが接続された信号線は、出力用PMOSトランジスタ243のドレイン及び出力用NMOSトランジスタ244のドレインが接続された信号線と並列に接続され、PAD22に接続されている。この構成により、PAD22からESDによる異常電流が流れた場合でも、保護用PMOSトランジスタ241及び保護用NMOSトランジスタ242に電流が流れるため、内部回路23を保護することができる。図10の出力バッファでは、図4aの出力バッファと同様、内部回路23中のアレイ素子でありWサイズの小さい保護用の単体トランジスタである保護用PMOSトランジスタ241、保護用NMOSトランジスタ242をそれぞれ並列に接続することで、保護として必要なWサイズを実現している。なお、保護用PMOSトランジスタ241、保護用NMOSトランジスタ242のWサイズは、それぞれ20μm、10μmである。図10の出力バッファでは、保護用PMOSトランジスタ241、保護用NMOSトランジスタ242は、それぞれ25個並列に接続されている。これにより、実施の形態1と同様、図10における出力バッファ回路のESDの保護機能は、図4bにおける出力バッファ回路のESDの保護機能と同等の機能が保証されている。図4aでは、I/Oセル12の入出力バッファ121にWサイズの大きな出力用PMOSトランジスタ123及び出力用NMOSトランジスタ124をそれぞれ1個ずつ配設し、それらを使用することによって、出力バッファの機能を実現している。出力用PMOSトランジスタ123のWサイズは200μmであり、出力用NMOSトランジスタ124のWサイズは100μmである。それに対し、図10では、Wサイズの小さい出力用PMOSトランジスタ243、出力用NMOSトランジスタ244をそれぞれ複数個並列に接続することで、出力バッファの機能に必要なWサイズを実現している。図10の入出力バッファでは、出力用PMOSトランジスタ243、出力用NMOSトランジスタ244は、それぞれ10個並列に接続されている。これにより、図10の出力用PMOSトランジスタ243、出力用NMOSトランジスタ244のトータルのWサイズを、図4aの出力用PMOSトランジスタ123、出力用NMOSトランジスタ124のトータルのWサイズと同じ値にしている。これにより、図10における出力バッファ回路の出力バッファの機能は、図4aにおける出力バッファの機能と同等の機能が保証される。さらに、図8、9に示したチップ20の構成に基づいて、アナログスイッチトランスファゲート及びアナログアンプ出力段を構成した場合の構成図を、それぞれ図11a、図11bに示す。図11aでは、スイッチ用PMOSトランジスタ247及びスイッチ用NMOSトランジスタ248が接続されることにより、CMOSトランスファゲートを構成している。スイッチ用PMOSトランジスタ247のドレイン及びスイッチ用NMOSトランジスタ248のソースは、内部回路23中の共通の入出力信号線に接続されており、スイッチ用PMOSトランジスタ247のソース及びスイッチ用NMOSトランジスタ248のドレインは、共通の入出力信号線によりPAD22に接続されている。スイッチ用PMOSトランジスタ247のゲートと、スイッチ用NMOSトランジスタ248のゲートには、レベルが反転された信号が入力される。具体的には、スイッチ用PMOSトランジスタ247のゲートには、内部回路23内の抵抗249、反転バッファ250、抵抗251を介して、ゲート信号線からゲート信号が入力される。スイッチ用NMOSトランジスタ248のゲートには、内部回路23内の抵抗249、反転バッファ250、抵抗252、反転バッファ253、抵抗254を介して、ゲート信号線からゲート信号が入力される。ここで、スイッチ用NMOSトランジスタ248のゲートに入力されるゲート信号は、反転バッファ253を通過することにより、スイッチ用PMOSトランジスタ247のゲートに入力されるゲート信号と論理レベルが反転する。図11aにおける保護用PMOSトランジスタ241及び保護用NMOSトランジスタ242は、図10aに示した出力バッファの回路と同様に、ドレイン同士が接続され、PAD22に接続される。図11aにおいて、保護用PMOSトランジスタ241のドレイン及び保護用NMOSトランジスタ242のドレインが接続された信号線は、スイッチ用PMOSトランジスタ247のドレイン及びスイッチ用NMOSトランジスタ248のドレインが接続された信号線と並列に接続され、PAD22に接続されている。なお、スイッチ用PMOSトランジスタ247は、PMOSトランジスタ領域233を構成する素子であり、スイッチ用NMOSトランジスタ248は、NMOSトランジスタ領域236を構成する素子である。保護用PMOSトランジスタ241は、PMOSトランジスタ領域234を構成する素子であり、保護用NMOSトランジスタ242は、NMOSトランジスタ領域235を構成する素子である。スイッチ用PMOSトランジスタ247、スイッチ用NMOSトランジスタ248及び反転バッファ253の周囲には、ガードリングが設けられている。図11bでは、アンプ用PMOSトランジスタ255及びアンプ用NMOSトランジスタ256が接続されることにより、アナログアンプ出力段を構成している。具体的に言えば、アンプ用PMOSトランジスタ255は、ソースに電源電圧VDDが入力され、ゲートには入力信号が入力され、ドレインはPAD22に接続されている。アンプ用NMOSトランジスタ256は、ドレインがPAD22に接続され、ゲートには入力信号が入力され、ソースにはグラウンド電圧GNDが入力されている。アンプ用PMOSトランジスタ255及びアンプ用NMOSトランジスタ256のドレイン同士は接続されている。アンプ用PMOSトランジスタ255のゲート及びドレインには、並列に分かれた入力信号が入力される。アンプ用PMOSトランジスタ255のゲートには、内部回路23内の抵抗257を介して入力信号が入力され、アンプ用PMOSトランジスタ255のドレインには、内部回路23内のコンデンサ258及び抵抗259を介して入力信号が入力される。同様に、アンプ用NMOSトランジスタ256のゲート及びドレインには、並列に分かれた入力信号が入力される。アンプ用NMOSトランジスタ256のゲートには、内部回路23内の抵抗260を介して入力信号が入力され、アンプ用NMOSトランジスタ256のドレインには、内部回路23内のコンデンサ261及び抵抗262を介して入力信号が入力される。なお、図11bにおける保護用PMOSトランジスタ263及び保護用NMOSトランジスタ264は、図11aに示した出力バッファの回路と同様に、ドレイン同士が接続され、PAD22に接続される。図11bにおいて、保護用PMOSトランジスタ263のドレイン及び保護用NMOSトランジスタ264のドレインが接続された信号線は、アンプ用PMOSトランジスタ255のドレイン及びアンプ用NMOSトランジスタ256のドレインが接続された信号線と並列に接続され、PAD22に接続されている。この接続構成により、図11bにおいてPAD22から異常電流が流れた場合でも、保護用PMOSトランジスタ263及び保護用NMOSトランジスタ264に異常電流が流れるため、内部回路23側に異常電流は流れず、内部回路23を保護することができる。図11a、bにおける抵抗249、251、252、254、257、259、260、262は、抵抗領域231内にある抵抗素子であり、コンデンサ258、261は、容量領域240内にある容量素子である。アンプ用PMOSトランジスタ255は、PMOSトランジスタ領域233を構成する素子であり、アンプ用NMOSトランジスタ256は、NMOSトランジスタ領域236を構成する素子である。保護用PMOSトランジスタ263は、PMOSトランジスタ領域234を構成する素子であり、保護用NMOSトランジスタ264は、NMOSトランジスタ領域235を構成する素子である。アンプ用PMOSトランジスタ255、アンプ用NMOSトランジスタ256、保護用PMOSトランジスタ263及び保護用NMOSトランジスタ264の周囲には、それぞれガードリングが設けられている。図11aにおけるスイッチ用PMOSトランジスタ247、スイッチ用NMOSトランジスタ248及び図11bにおけるアンプ用PMOSトランジスタ255、アンプ用NMOSトランジスタ256は、図10の出力用PMOSトランジスタ243、出力用NMOSトランジスタ244と同様、Wサイズが小さいトランジスタである。スイッチ用PMOSトランジスタ247及びアンプ用PMOSトランジスタ255のWサイズは20μmであり、スイッチ用NMOSトランジスタ248及びアンプ用NMOSトランジスタ256のWサイズは10μmである。図11aにおいて、スイッチ用PMOSトランジスタ247及びスイッチ用NMOSトランジスタ248は、並列に5個接続されている。図11bにおいては、アンプ用PMOSトランジスタ255及びアンプ用NMOSトランジスタ256は、並列に10個接続されている。このように、小さなWサイズのMOSトランジスタを複数個並列に接続することによって、CMOSトランスファゲート又はアナログアンプ出力段の機能に必要なWサイズを実現している。なお、保護用PMOSトランジスタ263及び保護用NMOSトランジスタ264のWサイズ及び接続数については、保護用PMOSトランジスタ241及び保護用NMOSトランジスタ242と同様である。以上に示した実施の形態2においては、実施の形態1と異なり、内部回路23の素子アレイ部に、特別な静電保護用のトランジスタを配設せず、内部回路23の回路動作に使用しない素子アレイ部のトランジスタを使用している。さらに、入出力用バッファのトランジスタをI/Oセルに配設せず、内部回路23の回路動作に使用しない素子アレイ部のトランジスタを使用している。このため、実施の形態1のチップと比較して、静電保護用のトランジスタ及び入出力用バッファのトランジスタを配設せずに済むため、有効素子配置領域を更に増加させることができる。図12は、図8に示したチップ20と、図19に示した従来のチップ40を比較した場合に、増加した有効エリア27を示したものである。この有効エリア27に素子を搭載することにより、チップ面積あたりに搭載可能な有効素子数を増やすことができるため、構成できる回路数を増やすことができる。逆に、チップに搭載する有効素子数が従来と同じであれば、チップ面積を縮小することができる。それにより、マスタスライス方式におけるチップ製造工程のコストを低減することができる。さらに、実施の形態2では、内部回路23内にアレイ状に並設されているトランジスタを、保護素子の他、ロジック出力バッファ、トランスファゲート、アナログ出力を構成するトランジスタに適用することが可能である。チップ20内部内部回路23にアレイ状に並設されているトランジスタは、I/Oセルに配設されていた入出力バッファ専用のトランジスタと比較すると、Wサイズが小さい。そのため、最適なサイズ及び個数のトランジスタを選択して、様々な用途の回路に適用することが可能である。以上より、図19に記載した従来のチップ40のように、I/Oセル42内に入出力用保護のトランジスタ、入出力バッファのトランジスタといったそれぞれの機能を専用とするトランジスタを配設した場合と比較して、トランジスタの汎用性が向上する。さらに、チップ上のトランジスタの使用効率を高めることができる。内部回路23内においてアレイ状に並設されたトランジスタは、マスタスライス方式で予め製造する際に、チップ20の用途や性能に応じて最適なサイズに設定される。このトランジスタが、内部回路23の回路動作において使用されない場合には、出力バッファ、トランスファゲート、アナログ出力等の他機能の回路の素子に転用ができるため、トランジスタの使用効率を高めることができる。なお、ここではトランジスタを素子の例として説明したが、ダイオード等、その他の汎用素子が内部回路23内にアレイ状に並設される場合でも、同様の効果を得ることができる。実施の形態3実施の形態3にかかるチップは、実施の形態1にかかる内部回路13のアレイ配置領域において並設された保護用P/NMOSトランジスタを、保護用のダイオード又はツェナーダイオードに置き換えたものである。図13は、実施の形態3にかかる内部回路13のアレイ素子の配置構造の一例を示す模式図である。内部回路13は、抵抗領域131、PMOSトランジスタ領域132、133、134、NMOSトランジスタ領域135、136、137、抵抗領域138、保護用ダイオード領域146、ダイオード領域140及び容量領域141を備える。内部回路13の各部には、各部を構成する素子が並設されている。図14は、内部回路13の素子配置の具体例を示す構成図である。保護用ダイオード領域146には、保護用のダイオード又はツェナーダイオードが一列でアレイ状に配置されている。抵抗領域131~容量領域141には、図3と同様、抵抗、PMOSトランジスタ、NMOSトランジスタ、保護用ダイオード、ダイオード、容量といった素子が、それぞれアレイ状に配置されている。実施の形態3にかかるLSIのチップの全体図については、実施の形態1と同様であるため、説明を省略する。図15は、図13、14に示した内部回路13の構成に基づいて、外部端子に出力される出力バッファを構成した場合の、出力バッファの等価回路の構成図である。図15における保護用ダイオード147及び保護用ダイオード148は、図4aにおける保護用PMOSトランジスタ144及び保護用NMOSトランジスタ145に対応する。なお、保護用ダイオード147及び保護用ダイオード148は、保護用ダイオード領域146を構成する素子である。図15における出力バッファのその他の部分については、図4aと同様であるため、説明を省略する。以上に示した実施の形態3にかかるチップは、実施の形態1にかかるチップと同様の効果を奏する。実施の形態4以下、図面を参照して実施の形態4について説明する。図16は、実施の形態4におけるLSIのチップの全体図であり、LSIを構成する素子配置の全体像を示している。図4のチップ30は、半導体基板31上にI/Oセル32及び内部回路33が搭載されている。I/Oセル32は、内部回路33の四辺を囲むようにして、チップ30半導体基板31の周辺部にアレイ状に並設されている。I/Oセル32は、入出力バッファ321及びPAD322のみを備える。入出力バッファ321及びPAD322は、チップ30上において、実施の形態1に記載した入出力バッファ121及びPAD122と同様に配設されている。内部回路33は、チップ30半導体基板31の内側に設けられ、素子がアレイ状に並設されている素子アレイ部である。内部回路33は、パワー素子領域34及びアレイ素子領域35を備える。パワー素子領域34には、電力制御用の専用素子であるパワーPMOSトランジスタ、パワーNMOSトランジスタ、抵抗、保護用ダイオード等が搭載されている。図17は、パワー素子領域34の素子配置の具体例を示す構成図である。図17において、パワー素子領域34は、保護用ダイオード領域341、パワーPMOSトランジスタ領域342、抵抗領域343、パワーNMOSトランジスタ領域344及び保護用ダイオード領域345を備える。保護用ダイオード領域341、345には、保護用ダイオードが二列でアレイ状に配置されている。パワーPMOSトランジスタ領域342には、パワーPMOSトランジスタが一列でアレイ状に配置されている。抵抗領域343には、抵抗が一列でアレイ状に配置されている。パワーNMOSトランジスタ領域344には、パワーNMOSトランジスタが一列でアレイ状に配置されている。この各部の素子は、アレイ素子領域35に備えられた素子よりも、サイズが大きい。なお、保護用のダイオードは、保護用のMOSトランジスタに置き換えることもできる。アレイ素子領域35には、電力制御用の機能を有さない、その他のサイズの小さい素子がアレイ状に並設されている。図18a、bは、図16、17に示したパワー素子領域34の構成に基づく、パワー素子領域34の出力が外部端子に接続される出力バッファの等価回路の構成例である。図18aの出力バッファは、図10の出力バッファにおける保護用PMOSトランジスタ241及び保護用NMOSトランジスタ242が保護用ダイオード348及び保護用ダイオード349に置き換わっている他は、図10の出力バッファとほぼ同じ回路構成である。図18bは、図18aの保護用ダイオード348及び保護用ダイオード349が保護用PMOSトランジスタ353及び保護用NMOSトランジスタ354に置き換わったものであり、図10の出力バッファとほぼ同じ回路構成を有する。なお、図18a、bにおける出力用PMOSトランジスタ351及び出力用NMOSトランジスタ352は、実施の形態2における出力用PMOSトランジスタ243及び出力用NMOSトランジスタ244と対応している。出力用PMOSトランジスタ351は、パワーPMOSトランジスタ領域342内のパワー素子であり、出力用NMOSトランジスタ352は、パワーNMOSトランジスタ領域344内のパワー素子である。図17、図18に記載したチップ30の構成においては、従来はI/Oセルに備えられていたサイズの大きな静電保護用のダイオードを、サイズの大きなパワー素子が並設されている内部回路33内のパワー素子領域34に並設している。それにより、パワー素子領域34とアレイ素子領域35において、それぞれに並設されている素子のサイズを比較的均一にすることができる。そのため、サイズの大小がバラバラな素子が内部回路33内に並設されている場合と比較して、静電保護用のダイオードを並設するために必要なチップ上の面積を削減することができる。これにより、図19、図20に記載した従来のチップ40と比較して、静電保護用のダイオードによって占められるチップ面積が減少する。以上により、チップ面積あたりに搭載可能な有効素子数を増やすことができるため、実施の形態1と同様の効果を奏することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1におけるI/Oセル12は、入出力バッファ121及びPAD122のみを備えるとしたが、静電保護素子以外のその他の素子がI/Oセル12内に配置されてもよい。また、実施の形態1~4に示したマスタスライス方式の半導体集積回路は、製造方法の発明としても捉えることができる。実施の形態1図1に示したチップ10のレイアウトの方法は、例えば以下の通りである。まず、半導体基板11の中央部に、一列に並設された複数の静電保護素子保護用P/NMOSトランジスタ領域を有する内部回路13を配設する。次に、内部回路13の周辺部に複数の入出力PAD122を配設する。そして、内部回路13と複数の入出力PAD122のそれぞれとの間に、複数の入出力バッファ121を配設する。このようにして、マスタスライス方式の半導体集積回路を製造することができる。なお、各要素の配設する順番は、この方法に限られない。また、実施の形態2~4に示したチップも、同様の方法で製造することができる。