"第1共通線と、第2共通線と、前記第1共通線と前記第2共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第2共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第1共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第1共通線と前記第2共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる駆動制御回路と、を有する抵抗変化型メモリデバイス。前記駆動制御回路は、前記低抵抗化動作の開始時に前記第2共通線の電位を変化させ、前記第1共通線と前記第2共通線との電位差によって前記記憶素子に電圧を印加する電圧駆動部と、前記記憶素子に流れる素子電流を前記第1共通線の側で制御する電流制御部と、前記記憶素子が低抵抗状態に遷移可能な期間の経過後、前記電圧駆動部が前記第2共通線の電位を反転する以前または当該反転の直後に、前記第1共通線と前記第2共通線とを電位的にイコライズするイコライズ部と、を有する請求項1に記載の抵抗変化型メモリバイス。前記イコライズ部は、前記第1共通線と前記第2共通線との間に接続され、前記第1共通線と前記第2共通線とを短絡する短絡スイッチを含む請求項2に記載の抵抗変化型メモリデバイス。前記イコライズ部は、前記第2共通線の電位が反転するタイミングを含む所定の期間だけ前記短絡スイッチを導通する請求項3に記載の抵抗変化型メモリデバイス。前記短絡スイッチは、P型MOSトランジスタ、N型MOSトランジスタ、又は、ソース同士、ドレイン同士が共通化されて互いに逆位相で駆動されるP型とN型の2つのトランジスタである請求項3または4に記載の抵抗変化型メモリデバイス。前記第2共通線の電位を基準電位から電源電位に変化させて前記低抵抗化動作を開始し、当該低抵抗化動作の終了後に前記第2共通線の電位を電源電位から基準電位に戻す前記電圧駆動部が、前記第2共通線に接続され、前記記憶素子は、前記低抵抗化動作の期間中はゲートに一定電圧が印加されて導通状態に保持されるアクセストランジスタを介して前記第1共通線に接続され、前記電流制御部は、制御回路と、前記第1共通線と基準電位の供給線との間に接続され、前記制御回路により制御されたゲート電位の値に応じて前記素子電流の値を制御する電流制御トランジスタとを含む請求項2から5の何れか一項に記載の抵抗変化型メモリデバイス。前記第2共通線の電位を電源電位から基準電位に変化させて前記低抵抗化動作を開始し、当該低抵抗化動作の終了後に前記第2共通線の電位を基準電位から電源電位に戻す前記電圧駆動部が、前記第2共通線に接続され、前記記憶素子は、前記低抵抗化動作の期間中はゲートに一定電圧が印加されて導通状態に保持されるアクセストランジスタを介して前記第2共通線に接続され、前記電流制御部は、制御回路と、前記第1共通線と電源電位の供給線との間に接続され、前記制御回路により制御されたゲート電位の値に応じて前記素子電流の値を制御する電流制御トランジスタとを含む請求項2から5の何れか一項に記載の抵抗変化型メモリデバイス。前記記憶素子は、2つの電極間に、導電性イオンの供給層と、当該導電性イオンの供給層に接し、前記2つの電極間の印加電圧の向きに応じて、前記導電性イオンの供給層から前記導電性イオンが注入され、あるいは、注入された導電性イオンが前記供給層へ戻される抵抗変化層とを有する請求項6または7に記載の抵抗変化型メモリデバイス。第1共通線と、第2共通線と、前記第1共通線と前記第2共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子とを有する抵抗変化型メモリデバイスに対し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第2共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第1共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第1共通線と前記第2共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる抵抗変化型メモリデバイスの動作方法。上記特許文献1等に記載された3線式でビット線の電流制御を行う方式において、セット動作の制御が以下のように実行される。セット動作の開始時には、例えば、ビット線に対しソース線を高電位にして、ソース線からビット線に素子電流を流す。そして、記憶素子が十分に低抵抗状態に変化可能な期間の経過後に、ソース線の電位を動作前の低電位に戻すことでセット動作を終了させる。3線式でビット線の電流制御を行う方式では、ビット線電位がゼロ接地電位ではなく、ある程度の電位に動的に制御されている。このため、セット動作を終了する直前はビット線に、ある程度まとまった量の電荷が溜まった状態である。その状態でソース線の電位を低電位に制御すると、瞬時に、Set電流とは逆向きリセット方向の電流が記憶素子に流れる。ビット線は、ワード線に比べ配線容量は小さいものの、メモリの大容量化に伴い多数のメモリセルが接続され、配線容量も増大している。したがって、ビット線の比較的大きな配線容量に充電された電荷がメモリセル列で1つだけ選択されたメモリセルの記憶素子に集中して流れると、セット動作によって所望の低い値に制御された記憶素子の抵抗値が高くなることがある。言い換えると、セット動作の終了時に瞬時に流れる逆方向の放電電流リセット電流によってセット状態が悪影響を受けるディスターブが発生する。このディスターブの発生は、ビット線の電流制御における記憶素子の抵抗値の精密な制御性を毀損するものである。以上より、ビット線の制御による素子電流の制御を行う場合、その制御性を損なう動作終了時の逆方向の放電を有効に防止または抑制する必要がある。なお、ビット線とソース線を高電位で保持した状態から、ビット線電位を、より低電位に変化させて低抵抗化動作例えばセット動作を行うことも可能である。本開示技術は、ビット線とソース線の一方の電位を変化させて低抵抗化動作を開始し、ビット線またはソース線の側で電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、上記逆方向の放電電流を防止または抑制する技術を開示するものである。本開示技術に関わる抵抗変化型メモリデバイスは、第1共通線と、第2共通線と、記憶素子と、駆動制御回路とを有する。前記記憶素子は、前記第1共通線と前記第2共通線との間に接続され、印加電圧に応じて抵抗値が変化する。前記駆動制御回路は、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第2共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第1共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第1共通線と前記第2共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる。本開示技術に関わる抵抗変化型メモリデバイスの動作方法は、第1共通線と、第2共通線と、前記第1共通線と前記第2共通線との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子とを有する抵抗変化型メモリデバイスに対し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化動作を、前記第2共通線の電位を変化させて開始し、低抵抗化動作中は前記記憶素子に流れる素子電流を前記第1共通線の側で制御し、前記記憶素子が低抵抗状態に遷移可能な期間の経過後に前記第1共通線と前記第2共通線とを電位的にイコライズすることによって、前記低抵抗化動作を終了させる。上記構成によれば、低抵抗化動作の終了を、本開示技術の適用前において採用されていた第2共通線の電位変化によって行う方法に代えて、第1および第2共通線のイコライズで行う。このため、低抵抗化動作の直前に第1共通線に溜まっていた電荷が、記憶素子の電流経路とは別のイコライズを行う経路で第2共通線へ放電される。そのため、低抵抗状態に悪影響を与える逆方向高抵抗化方向の電流が記憶素子に流れない。本開示技術によれば、ビット線とソース線の一方第2共通線の電位を変化させて低抵抗化動作を開始する抵抗変化型メモリデバイスと、その動作方法において、上記逆方向の放電電流を防止または抑制することができる。本開示技術の実施形態を、導電性イオンの移動により抵抗変化するメモリデバイスを例として、図面を参照して説明する。以下、次の順で説明を行う。1.第1の実施の形態:第1共通線をビット線、第2共通線をソース線とする例。2.第2の実施の形態:第1共通線をソース線、第2共通線をビット線とする例。3.第3の実施の形態:アクセストランジスタをP型とする例。4.第4の実施の形態:短絡スイッチを単一のN型トランジスタとする例。5.第5の実施の形態:短絡スイッチを単一のP型トランジスタとする例。<1.第1の実施の形態>[メモリセル構成]図2Aと図2Bに、本実施形態に共通なメモリセルの等価回路図を示す。なお、図2Aは書き込み電流、図2Bは消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。図1に図解するメモリセルMCは、記憶素子としての1つの可変抵抗素子Reと、1つのアクセストランジスタATとを有する。可変抵抗素子Reの一端がソース線SLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートがワード線WLに、それぞれ接続されている。ここで、ビット線BLが第1共通線の例であり、ソース線SLが第2共通線の例である。なお、ビット線BLとソース線SLが図1では並行しているが、これに限らない。本実施形態では、このようにメモリセルがビット線BL第1共通線と、ソース線SL第2共通線と、ワード線WLとの3つの線に接続された3線方式を前提とする。ここでワード線WLは、アクセストランジスタATを制御するが、制御対象はトランジスタに限らずメモリセルを選択する手段であれば他の素子でもよい。図3に、隣接する2つのメモリセルMCに対応する部分のデバイス構造を示す。図3は模式断面図であり、斜線を付していない。また、特に言及しない図3の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。図3に図解されているメモリセルMCにおいて、そのアクセストランジスタATが半導体基板100に形成されている。より詳細には、アクセストランジスタATAT1またはAT2のソースSとドレインDとなる2つの不純物領域が半導体基板100に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向図3の紙面に垂直な方向に配線されたワード線WL1,WL2を構成し、ワード線WL1,WL2の間にドレインDとなる不純物領域が配置されている。また、各ワード線のドレインDと反対の側にソースSとなる不純物領域が配置されている。ドレインDはビット線コンタクトを介して、第1配線層1Mにより形成されたビット線BLに接続されている。なお、図3に現れていないが、ビット線BLは、実際には、列方向図3の横方向に長く配線される。ソースS上に、プラグ105Pとランディングパッド105配線層から形成が繰り返し積み上げられることでソース線コンタクトが形成されている。ソース線コンタクトの上に、可変抵抗素子Reが形成されている。可変抵抗素子Reを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ4~5層目に可変抵抗素子Reが形成されている。可変抵抗素子Reは、例えば、下部電極101と、ソース線SLとなる上部電極との間に、絶縁体膜102と導体膜103を持つ膜構成積層体になっている。絶縁体膜102の材料としては、例えば、SiN,SiO2,Gd2O3等が挙げられる。導体膜103の材料としては、例えば、Cu,Ag,Zr、Alから選ばれる1つ以上の金属元素を含有する金属膜、合金膜例えばCuTe合金膜、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zr,Al以外の金属元素を用いてもよい。また、Cu,Ag,Zr,Alの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。導体膜103は、導電性イオンの供給層として形成されている。図3には、1つのソース線SLに接続された2つの可変抵抗素子Reを図示している。ここで、図示した2つの可変抵抗素子Reの記憶層絶縁体膜102、イオン供給層導体膜103、および、ソース線SLは、それぞれが同じ層で形成されている。なお、本実施形態においてソース線SLは、ビット線BLより上層の配線層で形成されている。ここでは、ビット線BLが第1層目の配線層1Mで形成され、ソース線SLが4~5層目の配線層で形成されている。ただし、ビット線BLとソース線SLが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。図4は、可変抵抗素子Reの拡大図に、電流の向きおよび印加電圧値の例を添えて示す図である。図4は、一例として、窒化膜SiN膜104の開口部で下部電極101との接触面積が規制された絶縁体膜102がSiO2から形成され、導体膜103がCuTe合金ベースの合金化合物Cu-Tebasedから形成されている場合を示している。図4Aでは、絶縁体膜102側を負極側、導体膜103側を正極側とする電圧を下部電極101と上部電極ソース線SLとに印加する。例えば、ビット線BLを0Vで接地し、ソース線SLに、例えば3Vを印加する。すると、導体膜103に含まれるCu,Ag,Zr,Alが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜102に注入される。そのため、絶縁体膜102の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図4Aに示す向きの書き込み電流Iwが流れる。この動作を書き込み動作またはセット動作という。これとは逆に図4Bでは、絶縁体膜102側を正極側、導体膜103側を負極側とする電圧を下部電極101と上部電極ソース線SLとに印加する。例えば、ソース線SLを0Vで接地し、ビット線BLに、例えば1.7Vを印加する。すると、絶縁体膜102に注入されていた導電性イオンが導体膜103に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去動作またはリセット動作という。リセットでは、図4Bに示す向きの消去電流Ieが流れる。なお、セットは導電性イオンを絶縁体膜に十分注入することを言い、リセットは導電性イオンを絶縁体膜から十分に引き抜くことをいう。これに対し、どの状態セットまたはリセットをデータの書き込み状態とし、消去状態とするかは、任意に定義される。また、別の定義では、可変抵抗素子Reを高抵抗状態HRSから低抵抗状態LRSに遷移させることをセット、その逆をリセットと呼ぶ。以下の説明では、絶縁体膜102の絶縁性が低下して可変抵抗素子Re全体の抵抗値が十分なレベルまで下がった場合低抵抗状態LRSへの遷移をデータの書き込みセットに対応させる。逆に、絶縁体膜102の絶縁性が本来の初期状態に戻され可変抵抗素子Re全体の抵抗値が十分なレベルまで上がった場合高抵抗状態HRSにへの復帰をデータの消去リセットに対応させる。ここで、図2に示す可変抵抗素子Reの回路シンボルの矢印は、通常、セット時ここでは書き込み時の電流と同じ向きとなっている。上述したセットとリセットを繰り返すことにより、可変抵抗素子Reの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる2値メモリが実現される。しかも、可変抵抗素子Reは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。但し、2値メモリ以外の3値以上の多値メモリに本開示技術を適用しても構わない。なお、セット時に実際には、絶縁体膜102中の金属イオンの量によって、絶縁体膜102の抵抗値が変化していることから、絶縁体膜102を、データが記憶され保持される記憶層とみなすことができる。この可変抵抗素子Reを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動制御回路周辺回路とを有して構成される。[基本的なカラム回路構成と動作]次に、基本的なカラム回路構成と動作を、図5と図6を用いて説明する。図5に、メモリセルアレイの列カラム方向の回路構成カラム回路構成を示す。図5において、列方向に隣接する2つのメモリセルMC1,MC2を示す。メモリセルMC1,MC2の各々は、図2と同様に、ソース線第2共通線に接続された可変抵抗素子Reと、可変抵抗素子Reとビット線BLとの間に接続されたアクセストランジスタATとを有する。メモリセルMC1は、そのワード線WLにワード線駆動パルス同一符号のWLで示すが印加されて選択される。一方、メモリセルMC2のワード線は非選択ワード線UnselWLであり、この場合、接地されている。なお、ビット線BLとソース線SLの対以下、共通線対と呼ぶに、この他にも多数のメモリセルが接続される。図5では、他のメモリセルは図示を省略しているが、この場合、図示を省略したメモリセルは、メモリセルMC2と同様に、ワード線が接地された非選択状態である。同様な構成の複数の共通線対が、図5に示すビット線BLとソース線SLからなる共通線対以外にも多数設けられて、メモリセルアレイが構成されている。本カラム回路構成は、電圧ドライバ51電圧駆動部と、ビット線の電流制御部52を有するセットドライバ5駆動制御回路を、複数の共通線対で共有する構造を開示する。そのために、共有された共通線対の何れか1対を選択して、駆動制御回路に接続させる構成が必要となる。より詳細には、ビット線BLの選択トランジスタ61と、ソース線SLの選択トランジスタ62とを各共通線対に設けている。この選択トランジスタ対61,62は、同じ駆動制御回路で共有される共通線対の数だけ設けられている。図5では、選択トランジスタ対61,62を4つ示している。図5に示す選択トランジスタ対61,62は、2つのNMOSトランジスタからなり、その対を選択するときに、各ゲートに正の選択信号YSWが印加される。一方、非選択の他の選択トランジスタ対61,62は、各ゲートが接地される。以下、選択トランジスタ61によってビット線BLと接続される共通配線を共通ビット線CBLと言う。また、選択トランジスタ62によってソース線SLと接続される共通配線を共通ソース線CSLと言う。セットドライバ5駆動制御回路は、共通ソース線CSLに接続された電圧ドライバ51電圧駆動部と、共通ビット線CBLに接続された電流制御部52と、リセット部53とを有する。なお、リセット部53のリセットは、前述した消去あるいは高抵抗化動作ではなく、単に、非動作状態いわゆるスタンバイの意味である。以後、リセットという言葉は、スタンバイの意味で用いることがある。電圧ドライバ51は、2つのPMOSトランジスタP1,P2と、2つのNMOSトランジスタN1,N2を有する。PMOSトランジスタP2とNMOSトランジスタN1の共通ドレインが共通ソース線CSLに接続されている。PMOSトランジスタP2のソースと、正のセット電圧Vsetの供給線との間に、PMOSトランジスタP1が接続されている。NMOSトランジスタN1のソースと接地電位の供給線との間に、NMOSトランジスタN2が接続されている。NMOSトランジスタN1のゲートにセットイネーブル信号SetEnが印加され、PMOSトランジスタP2のゲートにセットイネーブルの反転信号/SetEnが印加される。PMOSトランジスタP1とNMOSトランジスタN2の各ゲートに、セットパルスイネーブルの反転信号/SetPlsEnが印加される。電流制御部52は、共通ビット線CBLと接地電位の供給線との間に直列接続された2つのNMOSトランジスタN3,N4を有する。NMOSトランジスタN3のゲートに電流制御のためのセットゲート電圧Vgsetが供給される。NMOSトランジスタN3のゲートは、上記セットイネーブル信号SetEnにより制御される。リセット部53は、共通ビット線CBLと共通ソース線CSLとの間に直列接続された2つのNMOSトランジスタN5,N6を有する。NMOSトランジスタN5,N6の接続中点が接地され、各ゲートがリセット信号BLRESにより制御される。図6を用いて上記図5の動作を説明する前に、セット動作の基本を、図7を用いて説明する。セット動作低抵抗化動作は、ビット線BLとソース線SLを接地したスタンバイ状態から、ソース線SLに正のセット電圧Vsetを印加することで開始する。この時、ワード線WLに電源電圧Vddが印加されている。このため、図7Aに示す矢印の向きに素子電流ここでは書き込み電流Iwが流れる。なお、以下、書き込み電流IwをセットSet電流とも言う。図7Bは、ワード線に電源電圧が印加されてチャネルが開いた状態のアクセストランジスタATのドレイン電圧-ドレイン電流特性飽和特性に、可変抵抗素子Reによる負荷直性を重ねた図である。図7Aに示すように、可変抵抗素子ReとアクセストランジスタATの間のノードを記憶ノードSNとする。図7Bの横軸は、接地状態のビット線電位を基準とするSN電圧アクセストランジスタATのドレイン電圧を表す。また、図7Bの縦軸は、Set電流アクセストランジスタATのドレイン電流を表す。セット動作の前では、ワード線WLの印加電圧は、例えば電源電圧Vddであるため、記憶ノードSNとビット線BLは短絡され、SN電位とビット線BLの電位以下、BL電位とはほぼ同電位になっている。また、このときソース線SLが接地されているため、可変抵抗素子Reに非常に小さい電圧しか印加されず、可変抵抗素子Reは、ほぼストレスフリーの状態である。また、アクセストランジスタATは、そのソースとドレイン間の電圧も非常に小さく、非飽和領域で動作するか、電流を流していない。この状態でセット動作が開始され、ソース線SLの電圧がセット電圧Vsetに立ち上がる。セット開始時は、可変抵抗素子Reが高抵抗状態HRSであるため、負荷直性の傾きが小さい。このセット動作の開始からしばらくの間は、動作点の電圧第1の記憶ノード電圧Vsn1は非常に小さい。したがって、可変抵抗素子Reは、Vset-Vsn1の大きな電圧が印加されて電圧ストレスに晒される。ここでBL電位はVset-Iset×Rcellであり、セル抵抗Rcellが非常に大きいため、BL電位は基準電圧VssここではGND=0Vに近い値をとる。よって、可変抵抗素子Reの印加電圧は、セット電圧Vsetに近い大きな電圧である。この大きなストレスがある程度の時間かかると、可変抵抗素子Reが高抵抗状態HRSから低抵抗状態LRSに遷移するLRS反転。LRS反転が起こると、負荷直線の傾きが急激に大きくなり、動作点が飽和領域に入る。動作点の電圧は、小さい第1の記憶ノード電圧Vsn1から、第2の記憶ノード電圧Vsn2に遷移する。LRS反転後は、SN電位が、Set電流Iset反転後の素子電流とLRS時の素子抵抗値RLRSの積で決まる電圧Vsn2=Iset×RLRSとなり、電圧Vset-Vsn2が可変抵抗素子Reに印加された状態となる。ビット線の電流駆動方式では、図7Aに示すように、セットゲート電圧Vgsetが印加されたNMOSトランジスタN3が、実効的に、ビット線BLと接地電位との間に介在する図5参照。いま仮に、このNMOSトランジスタN3がない場合を想定すると、ビット線BLは接地電位に固定された状態となる。この場合に、記憶素子可変抵抗素子Reの特性ばらつきがあると、動作点も変動し、その結果、Set電流値もばらついてしまう。これに対し、ビット線の電流駆動方式では、NMOSトランジスタN3が、ビット線に流す電流つまり、書き込み電流IWまたはSet電流を一定とするように、そのドレイン電位ビット線電位を変動させる。このため、素子特性のばらつきがあっても、飽和領域でSet電流が一定となる。LRS反転後は、ソース線SLの電位を元の接地電位に戻して、当該セット動作が終了する。以上のセット動作を、図6に示すタイミングチャートを用いて回路動作の面から再度説明する。なお、この動作説明では図5で用いた回路素子の参照符号を適宜引用する。図6に示す時間t0まではスタンバイ状態であり、このとき図6A~図6Eに示すように、図5で用いられた各種のパルス信号が、それぞれハイHまたはローLの決められた値をとる。具体的には、WL=LでアクセストランジスタATがオフ、YSW=Lで選択トランジスタ61,62がオフし、ビット線BLとソース線SLは、それぞれ、共通ビット線CBLと共通ソース線CSLから切り離されている。BLRES=Hであり、共通ビット線CBLは、オン状態のNMOSトランジスタN5よって接地されている。一方、共通ソース線CSLは、オン状態のNMOSトランジスタN6により接地されている。さらにSetEn=Lであるため、電圧ドライバ51による電圧駆動は非活性となっている。このとき図6Fに示すセットゲート電圧Vgsetは、図5では示していない制御回路によってある電圧に設定されている。ただし、SetEn=LなのでNMOSトランジスタN4がオフし、NMOSトランジスタN3によるビット線電流制御は働かない無効である。図6Gおよび図6Hのように、スタンバイ時には、共通ビット線CBLおよび共通ソース線CSL等の電位が接地電位GNDをとり、素子電流は流れていない。時間t0で、図6A~図6Dに示す各種信号が反転する。これによりスタンバイ状態が解除されて共通ビット線CBLと共通ソース線CSLが接地電位GNDに対し非接続となる。カラムスイッチが導通してビット線BLが共通ビット線CBLと、ソース線SLが共通ソース線CSLと、それぞれ接続される。アクセストランジスタATが導通可能となる。また、電圧ドライバ51において、NMOSトランジスタN1とPMOSトランジスタP2がオン可能となる。但し、図6Eに示すようにSetPlsEn=Lが維持されているため、電圧ドライバ51によるソース線の電圧駆動はまだ行われない。さらに、電流制御部52においては、NMOSトランジスタN4がオンするため、NMOSトランジスタN3によりビット線電流制御が可能な有効valid期間になる。以上のように、時間t0における信号反転によって、セット動作の事前準備が整う。セット動作低抵抗化動作は、時間t0に続く時間t1で開始される。このときセットパルスイネーブル信号SetPlsEnがLからHに遷移するため、電圧ドライバ51の駆動によって、ソース線SLの電位SL電位がセット電圧Vsetへと立ち上がる。すると、図6Gに示すように、SL電位と、共通ソース線CSLの電位CSL電位が一斉に、接地電位GNDからセット電圧Vsetへと変化する。このSL電位反転は、電圧ドライバ51が行う。図7の負荷曲線で示した通り、メモリセルは高抵抗状態HRSであるためセットドライバ5は線形領域で動作し、BL電位はVset-Iset×RHRS≒VssGNDである。よって、可変抵抗素子ReがVsetに近い大きな電圧ストレスに晒され、しばらくしてLRS反転する。このことは、図7を用いて既に説明した通りである。図6Gにおいて、時間t1からt2までの期間tは、LRS反転を起こすまでのストレス印加時間実行的な書き込み時間を表している。このように抵抗変化型メモリ素子、例えば図4の構成のメモリ素子では、ある程度大きな電圧の印加によって金属イオンの移動が起き始め、抵抗状態の遷移が生じる。時間t2でLRS反転が起きると、電流制御部52が有するNMOSトランジスタN3のビット線電流制御によって、ビット線電流、すなわち素子電流Set電流が一定となるようにBL電位が制御される。この制御後のBL電位は、図6Gに示すように、接地電位GNDより大きく、セット電圧Vsetより小さい値をとる。この値は、可変抵抗素子Reに特性ばらつきがあってもSet電流Isetが一定となるように、メモリセルごとに適応的に変化する。また、NMOSトランジスタN3に与えるセットゲート電圧VgsetでSet電流Isetを所望の値に制御できる。ここで、可変抵抗素子Reには、図6Gに示すように、Iset×RLRSの電圧が印加される。このとき図4に示すように、Set電流Isetの値によってLRSの抵抗値RLRSを制御できる。この制御は、本開示技術においてはビット線電流制御であり、図5に示すNMOSトランジスタN3に与えられるセットゲート電圧Vgsetを如何なる値とするかによって所望のLRSの抵抗値RLRSが得られる。したがって、多数のメモリセルにおいて狭いLRS抵抗分布の実現が可能であり、また、2ビットより多いビットの多値化メモリの実現が容易となる。但し、本開示技術の適用がない場合は、以下の不利益がある。図5の構成を用いた図6の動作シーケンスでは、その後の時間t4で、セットパルスイネーブル信号SetPlsEnがLに戻される。そのためソース線SLとビット線BLが初期値のGNDに戻され、これによりセット動作低抵抗化動作が終了する。しかし、このセット動作直前のBL電位は、ビット線電流制御のためGNDより大きくセット電圧Vsetより小さいある値をとっている。そのため、Set終了時にSL電位をLにドライブすると、ビット線BLにチャージされた電荷がメモリセルを介してリセット方向消去方向に流れる恐れがある。図6Hの電流波形で、時間t4で発生する負の瞬時電流Iresetと表記は、このときのリセット方向の素子電流を示す。本開示技術において、このようなリセット方向の素子電流の発生防止を、基本的には、後述するように別にイコライズ部を追加することで解決する。但し、リセット部53を利用することで、このリセット方向の電流発生を防止し、あるいは、発生しても電流値を小さくすることができる。この場合、図5Aにおいては時間t6でHレベルに戻すリセット信号BLRESを、時間t4と同時か、それより前でLRS反転後の電流制御が済んだ後にHにする。これにより、BL電位の残存電荷がメモリセルとは別の経路で放電されるため、リセット方向の電流が流れないか、流れても低減される。このようなリセット信号BLRESのタイミング変更を行うと、リセット部53イコライズ部によるイコライズによって、セット動作の終了タイミングが決められる。この場合、リセット部53が本開示技術のイコライズ部を兼用する。[回路要素を追加したカラム回路構成と動作]次に、図5の基本構成に回路要素を追加したカラム回路構成を、図8に示す。図8においては、共通ビット線CBLと共通ソース線CSL間に接続されたイコライズ部としての短絡スイッチ54を、図5の構成図に追加している。それ以外の構成は、図8は図5と共通し、その共通な構成の動作も同じである。したがって、短絡スイッチ54以外の構成と動作に関する上記の説明は、図8の回路構成でもそのまま適用される。図8において、ソース同士、ドレイン同士が共通接続されたNMOSトランジスタとPMOSトランジスタとからなるトランスミッションゲートTGから短絡スイッチ54が構成されている。短絡スイッチ54において、NMOSトランジスタのゲートにイコライズ信号BLEQが供給され、PMOSトランジスタのゲートにイコライズの反転信号/BLEQが供給される。なお、イコライズの反転信号/BLEQは、イコライズ信号BLEQをセットドライバ5内部のインバータ不図示で反転して生成してもよい。図9に、図8の回路構成の動作タイミングチャートを示す。図9が図6と異なる点は、図9E1としてイコライズ信号BLEQのパルス波形図を追加したことである。イコライズ信号BLEQは、図6でセット動作の終了を規定する時間t4の前の時間t3でLからHに立ち上がる。そして、時間t4より後の時間t5でLに戻される。このようなタイミングのイコライズ動作を追加すると、時間t3で、メモリセル抵抗よりも十分低インピーダンスでビット線BLとソース線を短絡する短絡スイッチ54が導通する。そのため、イコライズ開始の時間t3でビット線BLが速やかにソース線SLと同電位となる。このため、可変抵抗素子Reへの印加電圧が解除され0Vとなり、セット動作が終了する。このように、第1共通線BLと第2共通線SLを電位的にイコライズすることによって低抵抗化動作セット動作を終了させることが本開示技術の特徴である。なお、イコライズ信号BLEQの立ち上がりタイミングは時間t4とほぼ同時でもよい。ここでほぼ同時とは、イコライズ信号BLEQの立ち上がりタイミングが時間t4より僅かに後でも、電圧ドライバ51によりソース線SLがGND電位まで引き落とされる前に短絡スイッチ54によりイコライズが有効に働けば、そのような遅れは許されるという趣旨である。この場合、電圧ドライバ51によりSL電位がGNDに引き落とされる前にイコライズが有効に働くので、イコライズがセット動作の終了タイミングを規定する。図9では、時間t4でBL電位とSL電位がGND電位に落とされるが、このときはイコライズによりセット動作が終了しているため、この動作は、もはや、これらの電位を初期状態スタンバイ状態に戻す意味しかもたない。イコライズ信号BLEQをHからLに戻すタイミングは、図示のように時間t4の後の時間t5が望ましいが、時間t4とほぼ同時でもよい。その後、時間t6で全ての信号を初期状態スタンバイ状態に戻す。この制御を行うと、図9Hの電流波形図に示すように、時間t4でリセット方向の素子電流が流れず、ディスターブの回避が達成される。[メモリ全体のブロック構成]図10に、抵抗変化型メモリデバイスの全体のブロック構成を例示する。図10は、1T-1R型のメモリセルMCを行列状に多数配置したメモリセルアレイ1と、その周辺回路の要部を示す回路ブロック図である。図解したメモリは、4つのメモリセル列ごとに、1つのセットドライバ5と、当該セットドライバ5が接続された共通線対CBL,CSLとが共有された方式が採用されている。4つのメモリセル列と、1つの共通線対CBL,CSLとの接続制御は、図5,図8に示す選択トランジスタ61,62を4対有するYSW部60で行われる。この接続制御は、1/4MUX切り替えであり、共通線対CBL,CSLに接続するBL,SL対が4対から1対だけ選択される。YSW部60ごとに4対設けられた選択トランジスタ61,62の選択信号YSW<0>~YSW<3>を発生するYSWドライバ6が設けられている。また、メモリセルアレイ1にN1本設けられたワード線WL<0>~WL<N>の何れかを選択して、例えば電源電圧Vddに駆動するWLドライバ4が設けられている。1/4MUX切り替え方式を採用する本例では、セットドライバ5が、メモリカラム数の1/4の数だけ設けられ、その分、セットドライバ5の配置スペースに余裕があり、効率的な配置となっていることから面積縮小が図られている。各セットドライバ5は、図5または図8に示す回路構成となっており、必要な4種類の信号が、メモリ内のセット制御回路11から与えられる。4種類の信号とは、セットパルスイネーブル信号SetPlsEn、セットイネーブル信号SetEn、イコライズ信号BLEQ、リセット信号BLRESであるが、前から3つの信号の反転信号を含めると、合計7種類の信号がセット制御回路11で生成される。セット電圧Vsetとセットゲート電圧Vgsetを発生する電源回路PowerCircuit8が設けられている。ここでセット制御回路11は、メモリデバイスの各ブロック全てを統括制御する不図示の統括制御回路の機能の一部として実現してもよいし、統括制御回路に制御される個別制御回路として配置されてもよい。また、電源回路8は、統括制御回路不図示またはセット制御回路11の制御を受けて、セットゲート電圧Vgsetの値を可変制御する。これにより、所望のLSR抵抗値が得られるようにSet電流が変更可能なメモリが実現されている。<2.第2の実施の形態>第2の実施形態に関わるカラム回路構成図を図11に、動作波形図タイミングチャートを図12に、それぞれ示す。前記した第1の実施形態では、ビット線BLを第1共通線、ソース線SLを第2共通線とした。これに対し、本第2の実施形態では、ビット線BLを第2共通線、ソース線SLを第1共通線とする。ここで第2共通線は、低抵抗化動作の開始時に電位変化される配線であり、第1共通線は素子電流制御を行う側の配線である。以上のような変更に伴って、図11に示すように、電圧ドライバ51がビット線BLの側共通ビット線CBLに接続され、電流制御部52がソース線SLの側共通ソース線CSLに接続されている。電圧ドライバ51に入力される信号が、セットパルスイネーブル信号SetPlsEnから、その反転信号/SetPlsEnに変更されている。また、電流制御部52は、共通ソース線CSLとセット電圧Vsetの供給線との間に直列接続された、2つのPMOSトランジスタP3,P4に変更されている。これらの変更は、スタンバイ時のBL電位、SL電位がGNDからセット電圧Vsetに変更され、セット動作の開始をVset→GNDの電位引き落としにより行い、セット動作が終了するとVsetに戻されることに起因する。さらに、スタンバイ時の電位変更に起因して、リセット部53を、セット電圧Vsetを供給するPMOSトランジスタP5,P6に変更されている。よって、PMOSトランジスタP5,P6の制御信号も、第1の実施形態から反転されている。この場合、図12に示す動作波形となる。なお、図12Aと図12Eは図9Aと図9Eと同じであるが、実際に用いられる信号は、その反転信号である図11参照。それ以外で図12が図9と異なるのは、図12Gの電圧波形図である。本例では、BL電位第2共通線の電位の変化この場合、引き落としによりセット動作が開始される。また、イコライズ時間t4後のスタンバイ状態に戻す動作は電位の上昇によって行う。短絡スイッチ54によるイコライズ動作そのものは、第1の実施形態で述べた通りである。本実施形態においても、セット動作を規定するイコライズのタイミングを、セットパルスイネーブル信号SetPlsEnの電位変化と異なるタイミングとすることでリセット方向の素子電流に起因するディスターブを回避する。なお、図5と図6を用いて説明したように、短絡スイッチ54を新たに設けることなく、リセット部53をイコライズ部としても兼用することも可能である。また、図10のブロック図は、本実施形態においてそのまま適用可能である。<3.第3の実施の形態>図13に、第3の実施形態に関わるカラム回路構成を示す。図13に示す構成においては、各メモリセルMCのアクセストランジスタATが、第1,第2の実施形態のNMOSトランジスタから、PMOSトランジスタに変更されている。これに伴い、ワード線WLの制御信号の活性論理を、図6,図9,図12の各図Aの場合と反転する必要がある。図10のブロック図はそのまま適用される。その他の回路構成と動作波形図は、第1,第2の実施形態と共通する。<4.第4の実施の形態>図14に、第4の実施形態に関わるカラム回路構成を示す。図14に示す構成においては、短絡スイッチ54が単一のNMOSトランジスタで構成されている。そのため、イコライズ信号BLEQのみで短絡スイッチ54を制御する。動作波形図は、図6,図9,図12と共通する。また、図10のブロック図はそのまま適用される。その他の回路構成と動作は、第1~第3の実施形態と共通する。<5.第5の実施の形態>図15に、第5の実施形態に関わるカラム回路構成を示す。図15に示す構成においては、短絡スイッチ54が単一のPMOSトランジスタで構成されている。そのため、イコライズの反転信号/BLEQのみで短絡スイッチ54を制御する。動作波形図は、図6,図9,図12と共通する。また、図10のブロック図はそのまま適用される。その他の回路構成と動作は、第1~第3の実施形態と共通する。以上のように、本開示技術は、低抵抗化動作set動作を第2の共通線BL,SLの一方の電位変化で開始し、低抵抗化動作中は記憶素子Reに流れる素子電流Isetを第1共通線BL,SLの他方の側で制御する。そして、set動作を、ビット線BLとソース線SL間をリセット部53または短絡スイッチ54によって電位的にイコライズすることで終了させる。この制御は、セットドライバ5を少なくとも含む駆動制御回路で実行される。駆動制御回路には、セット制御回路11または統括制御回路、電源回路8等を概念として含んでもよい。第1共通線と第2共通線は、set動作の開始時に電位変化する側を第2共通線とし、電流制御する側を第1共通線とする。セットドライバ5は、少なくとも、第2共通線にset動作の開始等を行う電圧ドライバ51電圧駆動部を有する。また、セットドライバ5は、第1の共通線の側を電流制御する電流制御部52を含む。さらに、セットドライバ5は、第1,第2共通線間をイコライズしてset動作を終了させるイコライズ部として、例えば、短絡スイッチ54または、リセット部53を含む。イコライズ部例えば、短絡スイッチ54は、図9,図12のように、第2共通線例えば、SLの電位が反転するタイミングt4を含む所定の期間t3~t5だけ前記短絡スイッチを導通するパルスで制御される。短絡スイッチ54は、P型MOSトランジスタ図15、N型MOSトランジスタ図14、又は、ソース同士、ドレイン同士が共通化されて互いに逆位相で駆動されるP型とN型の2つのトランジスタ図8,図11,図13で構成してよい。第1の実施形態のように、set動作の開始時に、第2共通線の電位をローレベル例えばGNDからハイレベル例えばVsetに上昇させ、イコライズ後に第2共通線SLの電位をローレベルに戻すようにしてもよい。これとは逆に、第2の実施形態のように、set動作の開始時に、第2共通線の電位をハイレベル例えばVsetからローレベル例えばGNDに引き落とし、イコライズ後に第2共通線SLの電位をハイレベルに戻すようにしてもよい。本開示技術に関わる抵抗変化型メモリデバイスは、例えば図4に構造を示す、導電性イオンの移動で抵抗値を変化させるタイプが好適である。但し、本開示技術は、絶縁層の酸化、還元を用いたタイプなど、他の抵抗変化型メモリにも広く適用できる。"