電源端子と出力端子との間に接続された第1導電型の第1のトランジスタと、一端が前記出力端子に接続された第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が接地に接続された第2の抵抗と、を有し、前記第1の抵抗と前記第2の抵抗との間の分圧電圧を出力する分圧回路と、前記分圧電圧と基準電圧とを比較し、前記分圧電圧と前記基準電圧とが等しくなるように前記第1のトランジスタの制御端子の電圧を制御する出力電圧制御アンプと、前記分圧電圧に応じて、前記第1のトランジスタの制御端子の電圧を制御するフの字特性制御回路と、を備え、前記フの字特性制御回路は、一端が前記電源端子に接続され、定電流を出力する第1の定電流源と、一端が前記第1の定電流源の他端に接続され、他端に前記分圧電圧に基づいた制御電圧が印加され、ダイオード接続された第2導電型の第2のトランジスタと、制御端子が前記第2のトランジスタの制御端子に接続された第2導電型の第3のトランジスタと、前記電源端子と前記第3のトランジスタの一端との間に接続され、制御端子が前記第1のトランジスタの制御端子に接続された第1導電型の第4のトランジスタと、前記第3のトランジスタの他端と前記接地との間に接続された第3の抵抗と、前記第3のトランジスタの一端と前記接地との間に接続された第4の抵抗と、一端が前記電源端子に接続され、他端が前記第1のトランジスタの制御端子および前記第4のトランジスタの制御端子に接続された第1導電型の第5のトランジスタと、前記電源端子と前記第5のトランジスタの制御端子との間に接続された第5の抵抗と、前記第5のトランジスタの制御端子と前記接地との間に接続され、制御端子が前記第3のトランジスタの一端に接続された第2導電型の第6のトランジスタと、を有することを特徴とする定電圧電源回路。電源端子と出力端子との間に接続された第1導電型の第1のトランジスタと、一端が前記出力端子に接続された第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が接地に接続された第2の抵抗と、を有し、前記第1の抵抗と前記第2の抵抗との間の分圧電圧を出力する分圧回路と、前記分圧電圧と基準電圧とを比較し、前記分圧電圧と前記基準電圧とが等しくなるように前記第1のトランジスタの制御端子の電圧を制御する出力電圧制御アンプと、前記分圧電圧に応じて、前記第1のトランジスタの制御端子の電圧を制御するフの字特性制御回路と、を備え、前記フの字特性制御回路は、一端が第1の定電流源を介して前記電源端子に接続され、他端に前記分圧電圧に基づいた制御電圧が印加され、ダイオード接続された第2導電型の第2のトランジスタと、一端が、前記第1のトランジスタに流れる電流をカレントミラーした電流が流れる第1導電型の第4のトランジスタを介して、前記電源端子に接続され、制御端子が前記第2のトランジスタの制御端子に接続され、前記第2のトランジスタに流れる電流をカレントミラーした電流が流れる第2導電型の第3のトランジスタと、前記第3のトランジスタの他端と前記接地との間に接続された第3の抵抗と、前記第3のトランジスタの一端と前記接地との間に接続された第4の抵抗と、を有し、前記第2のトランジスタの一端の電圧に応じて、前記第1のトランジスタの制御端子の電圧を制御することを特徴とする定電圧電源回路。前記分圧電圧をインピーダンス変換して得られた電圧を前記制御電圧として出力するバッファ回路をさらに備えることを特徴とする請求項1または2に記載の定電圧電源回路。前記バッファ回路は、入力が前記第1の抵抗の他端に接続され、出力が前記第2のトランジスタの他端に接続されていることを特徴とする請求項3に記載の定電圧電源回路。前記出力端子に流れる出力電流が或る電流値を超えないように、前記第1のトランジスタの制御端子の電圧を制制限する定電流制御回路をさらに備えることを特徴とする請求項1ないし4のいずれか一項に記載の定電圧電源回路。前記定電流制御回路は、一端が前記出力端子に接続され、ダイオード接続された第1導電型の第7のトランジスタと、前記第7のトランジスタの他端と前記接地との間に接続され、定電流を出力する第2の定電流源と、一端が前記電源端子に接続され、制御端子が前記第1のトランジスタの制御端子に接続された第1導電型の第8のトランジスタと、一端が前記第8のトランジスタの他端に接続され、制御端子が前記第7のトランジスタの制御端子に接続された第1導電型の第9のトランジスタと、前記第9のトランジスタの他端と前記接地との間に接続され、ダイオード接続された第2導電型の第10のトランジスタと、一端が前記電源端子に接続され、他端が前記第1のトランジスタの制御端子および前記第8のトランジスタの制御端子に接続された第1導電型の第11のトランジスタと、前記電源端子と前記第11のトランジスタの制御端子との間に接続された第6の抵抗と、前記第11のトランジスタの制御端子と前記接地との間に接続され、制御端子が前記第10のトランジスタの制御端子に接続された第2導電型の第12のトランジスタと、を有することを特徴とする請求項5に記載の定電圧電源回路。前記第1の抵抗は、その抵抗値が調整可能になっていることを特徴とする請求項1ないし6のいずれか一項に記載の定電圧電源回路。前記第1の抵抗は、トリミングにより前記抵抗値が調整されることを特徴とする請求項7に記載の定電圧電源回路。前記第1、第4、および第5のトランジスタは、pMOSトランジスタであり、前記第2、第3、および第6のトランジスタは、nMOSトランジスタであることを特徴とする請求項1に記載の定電圧電源回路。前記第1および第4のトランジスタは、pMOSトランジスタであり、前記第2および第3のトランジスタは、nMOSトランジスタであることを特徴とする請求項2に記載の定電圧電源回路。前記第2のトランジスタおよび第3のトランジスタのゲート長およびゲート幅は、前記第2のトランジスタのゲートソース間電圧が前記第3のトランジスタのゲートソース間電圧に近似するように、設定されていることを特徴とする請求項9または10に記載の定電圧電源回路。前記第7、第8、第9および第11のトランジスタは、pMOSトランジスタであり、前記第10および第11のトランジスタは、nMOSトランジスタであることを特徴とする請求項6に記載の定電圧電源回路。出力トランジスタの電力損失を低減することが可能な定電圧電源回路を提供する。実施形態に従った定電圧電源回路は、電源端子と出力端子との間に接続された第1導電型の第1のトランジスタを備える。定電圧電源回路は、一端が前記出力端子に接続された第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が接地に接続された第2の抵抗と、を有し、前記第1の抵抗と前記第2の抵抗との間の分圧電圧を出力する分圧回路を備える。定電圧電源回路は、前記分圧電圧と基準電圧とを比較し、前記分圧電圧と前記基準電圧とが等しくなるように前記第1のトランジスタの制御端子の電圧を制御する出力電圧制御アンプを備える。定電圧電源回路は、前記分圧電圧に応じて、前記第1のトランジスタの制御端子の電圧を制御するフの字特性制御回路と、を備える。前記フの字特性制御回路は、一端が前記電源端子に接続され、定電流を出力する第1の定電流源を有する。前記フの字特性制御回路は、一端が前記第1の定電流源の他端に接続され、他端に前記分圧電圧に基づいた制御電圧が印加され、ダイオード接続された第2導電型の第2のトランジスタを有する。前記フの字特性制御回路は、制御端子が前記第2のトランジスタの制御端子に接続された第2導電型の第3のトランジスタを有する。前記フの字特性制御回路は、前記電源端子と前記第3のトランジスタの一端との間に接続され、制御端子が前記第1のトランジスタの制御端子に接続された第1導電型の第4のトランジスタを有する。前記フの字特性制御回路は、前記第3のトランジスタの他端と前記接地との間に接続された第3の抵抗を有する。前記フの字特性制御回路は、前記第3のトランジスタの一端と前記接地との間に接続された第4の抵抗を有する。前記フの字特性制御回路は、一端が前記電源端子に接続され、他端が前記第1のトランジスタの制御端子および前記第4のトランジスタの制御端子に接続された第1導電型の第5のトランジスタを有する。前記フの字特性制御回路は、前記電源端子と前記第5のトランジスタの制御端子との間に接続された第5の抵抗を有する。前記フの字特性制御回路は、前記第5のトランジスタの制御端子と前記接地との間に接続され、制御端子が前記第3のトランジスタの一端に接続された第2導電型の第6のトランジスタと、を有する。以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第1導電型のトランジスタがpMOSトランジスタであり、第2導電型のトランジスタがnMOSトランジスタである場合について説明する。しかし、第1導電型のトランジスタがPNP型バイポーラトランジスタであり、第2導電型のトランジスタがNPN型バイポーラトランジスタある場合も同様に説明される。この場合、制御端子がバイポーラのベースに相当することとなる。第1の実施形態図1は、第1の実施形態に係る定電圧電源回路100の回路構成の一例を示す回路図である。図1に示すように、定電圧電源回路100は、出力トランジスタである第1導電型の第1のトランジスタpMOSトランジスタM1と、出力電圧制御アンプA1と、フの字特性制御回路A2と、定電流制御回路A3と、バッファ回路A4と、分圧回路A5と、基準電圧源VA1と、電源端子Tinと、出力端子Toutと、を備える。電源端子Tinは、電源図示せずが接続されている。この電源から電源電圧Vinが電源端子Tinに供給されるようになっている。出力端子Toutは、接地との間に負荷図示せずが接続される。出力端子Toutから出力された出力電圧Voutが、この負荷に供給されるようになっている。第1のトランジスタM1は、電源端子Tinと出力端子Toutとの間に接続されている。この第1のトランジスタM1の制御端子ゲートは、出力電圧制御アンプA1の出力に接続されている。すなわち、第1のトランジスタM1は、出力電圧制御アンプA1の出力に応じて動作が制御される。分圧回路A5は、一端が出力端子Toutに接続された第1の抵抗分圧抵抗R1と、一端が第1の抵抗の他端R1に接続され、他端が接地に接続された第2の抵抗分圧抵抗R2と、を有する。この分圧回路A5は、第1の抵抗R1と第2の抵抗R2との間の分圧電圧Vm=R2/R1R2×Voutを出力する。なお、第1の抵抗R1は、その抵抗値が調整可能になっている。例えば、第1の抵抗R1は、トリミングにより抵抗値が調整される。例えば、この第1の抵抗R1を大きく設定することにより、出力電圧Voutの目標値Vtが高く設定され、一方、この第1の抵抗R1を小さく設定することにより、出力電圧Voutの目標値Vtが低く設定される。このように、目標値Vtの調整においては第2の抵抗R2の抵抗値が固定されているため、第1の抵抗R1の抵抗値を調整することによる目標値Vtの変化に比べて、分圧電圧Vmの変化は小さい。また、出力電圧制御アンプA1は、分圧電圧Vmと、基準電圧源VA1が生成する予め設定された基準電圧V1と、を比較し、分圧電圧Vmと基準電圧V1とが等しくなるように第1のトランジスタM1の制御端子ゲートの電圧を制御する。例えば、出力電圧制御アンプA1は、分圧電圧Vmが基準電圧V1よりも低い場合には、第1のトランジスタM1に流れる電流が増加するように第1のトランジスタM1をオンするように、第1のトランジスタM1のゲート電圧を制御するLowレベルにする。一方、出力電圧制御アンプA1は、分圧電圧Vmが基準電圧V1よりも高い場合には、第1のトランジスタM1に流れる電流が減少するように第1のトランジスタM1がオフするように、第1のトランジスタM1のゲート電圧を制御するHIghレベルにする。また、バッファ回路A4は、入力が第1の抵抗Rの他端に接続され、出力が第2のトランジスタM2の他端ソースに接続されている。このバッファ回路A4は、分圧電圧Vmをインピーダンス変換して得られた電圧を制御電圧V3として出力するようになっている。また、フの字特性制御回路A2は、分圧電圧Vmに応じて、第1のトランジスタM1の制御端子ゲートの電圧を制御するようになっている。このフの字特性制御回路A2は、第1の定電流源IA2と、第2導電型の第2のトランジスタnMOSトランジスタM2と、第2導電型の第3のトランジスタnMOSトランジスタM3と、第1導電型の第4のトランジスタpMOSトランジスタM4と、第1導電型の第5のトランジスタpMOSトランジスタM5と、第2導電型の第6のトランジスタnMOSトランジスタM6と、第3の抵抗R3と、第4の抵抗R4と、第5の抵抗R5と、を有する。第1の定電流源IA2は、一端が電源端子Tinに接続され、定電流を出力するようになっている。第2のトランジスタM2は、一端ドレインが第1の定電流源IA2の他端に接続され、他端ソースに分圧電圧Vmに基づいた制御電圧V3が印加され、ダイオード接続されている。第3のトランジスタM3は、制御端子ゲートが第2のトランジスタM2の制御端子ゲートに接続されている。すなわち、この第3のトランジスタM3と第2のトランジスタM2とは、カレントミラー回路を構成する。したがって、この第3のトランジスタM3には、第2のトランジスタM2に流れる電流をカレントミラーした電流が流れる。なお、第2および第3のトランジスタM2、M3のゲート長およびゲート幅は、第2のトランジスタM2のゲートソース間電圧が第3のトランジスタM3のゲートソース間電圧に近似するように、設定されている。第4のトランジスタM4は、電源端子Tinと第3のトランジスタM3の一端ドレインとの間に接続され、制御端子ゲートが第1のトランジスタM1の制御端子ゲートに接続されている。すなわち、この第4のトランジスタM4と第1のトランジスタM1とは、カレントミラー回路を構成する。したがって、この第4のトランジスタM4は、出力電流Ioutを検出する機能を有する。第3の抵抗R3は、第3のトランジスタM3の他端ソースと接地との間に接続されている。第4の抵抗R4は、第3のトランジスタM3の一端ドレインと接地との間に接続されている。第5のトランジスタM5は、一端ソースが電源端子Tinに接続され、他端が第4のトランジスタM4の制御端子ゲートに接続されている。第5の抵抗R5は、電源端子Tinと第5のトランジスタM5の制御端子ゲートとの間に接続されている。第6のトランジスタM6は、第5のトランジスタM5の制御端子ゲートと接地との間に接続され、制御端子ゲートが第3のトランジスタM3の一端ドレインに接続されている。また、定電流制御回路A3は、出力端子Toutに流れる出力電流Ioutが或る電流値Iaを超えないように、第1のトランジスタM1の制御端子ゲートの電圧を制制限する。この定電流制御回路A3は、第1導電型の第7のトランジスタpMOSトランジスタM7と、第1導電型の第8のトランジスタpMOSトランジスタM8と、第1導電型の第9のトランジスタpMOSトランジスタM9と、第2導電型の第10のトランジスタnMOSトランジスタM10と、第1導電型の第11のトランジスタpMOSトランジスタM11と、第2導電型の第12のトランジスタnMOSトランジスタM12と、第2の定電流源IA3と、第6の抵抗R6と、を有する。第7のトランジスタM7は、一端ソースが出力端子Toutに接続され、ダイオード接続されている。第2の定電流源IA3は、第7のトランジスタM7の他端ドレインと接地との間に接続され、定電流を出力するようになっている。第8のトランジスタM8は、一端ソースが電源端子Tinに接続され、制御端子ゲートが第1のトランジスタM1の制御端子ゲートに接続されている。すなわち、この第8のトランジスタM8と第1のトランジスタM1とは、カレントミラー回路を構成する。したがって、この第8のトランジスタM8は、出力電流Ioutを検出する機能を有する。第9のトランジスタM9は、一端ソースが第8のトランジスタM8の他端ドレインに接続され、制御端子ゲートが第7のトランジスタM7の制御端子ゲートに接続されている。すなわち、この第9のトランジスタM9と第7のトランジスタM7とは、カレントミラー回路を構成する。第10のトランジスタM10は、第9のトランジスタM9の他端ドレインと接地との間に接続され、ダイオード接続されている。第11のトランジスタM11は、一端ソースが電源端子Tinに接続され、他端ドレインが第1のトランジスタの制御端子ゲートおよび第8のトランジスタM8の制御端子ゲートに接続されている。第6の抵抗R6は、電源端子Tinと第11のトランジスタM11の制御端子ゲートとの間に接続されている。第12のトランジスタは、第11のトランジスタの制御端子ゲートと接地との間に接続され、制御端子ゲートが第10のトランジスタM10の制御端子ゲートに接続されている。すなわち、この第12のトランジスタM12と第10のトランジスタM10とは、カレントミラー回路を構成する。次に、以上のような構成を有する定電圧電源回路100の動作特性について説明する。ここで、図2は、定電圧電源回路100のフの字特性制御による出力電圧と出力電流との関係の一例を示す図である。また、図3は、定電圧電源回路100の定電流制御による出力電圧と出力電流との関係の一例を示す図である。また、図4は、定電圧電源回路100のフの字特性制御と定電流制御を合成した制御による出力電圧と出力電流との関係の一例を示す図である。先ず、フの字特性制御回路A2による過電流保護動作について説明する。既述のように、第4のトランジスタM4を流れる電流I1は、出力トランジスタである第1のトランジスタM1に流れる電流をカレントミラーする。このため、第1の電流I1は、第1のトランジスタM1と第4のトランジスタM4のゲート長、ゲート幅の比、及び出力電流Ioutによって決まる。また、第3のトランジスタM3を流れる電流I2は、I2I1-I3となる。そして、第4の抵抗R4を流れる電流I3は、第3のトランジスタM3のドレイン電圧と第4の抵抗R4の抵抗値によって決まる。また、第3のトランジスタM3のゲート電圧は、第2のトランジスタM2のゲートソース間電圧に、分圧電圧Vmに基づいた制御電圧V3を加算した電圧となる。上述のように、電流I1は、出力電流Ioutのカレントミラー電流である。このため、出力電流Ioutが上昇すると、第4の抵抗R4の一端すなわち、第2のMOSトランジスタMの一端ドレインの電圧V2が上昇する。そして、電圧V2が上昇すると、第6のトランジスタM6に電流が流れ始め、第5の抵抗R5で電位差が発生し、第5のトランジスタM5が動作する。例えば、出力電流Ioutの値が或る設定値を超えた場合、第1のトランジスタM1を流れる電流をカレントミラーした電流I1の増加に応じて、電流I3が増加する。これにより、第4の抵抗R4における電圧降下が増加する。これにより、第6のトランジスタM6のゲート電圧が上昇して、第6のトランジスタM6がオンする。これにより、第5の抵抗R5における電圧降下が増加する。これにより、第5のトランジスタM5のゲート電圧が降下して、第5のトランジスタM5がオンする。これにより、第5のトランジスタM5の他端ドレインの電圧が上昇して、第1のトランジスタM1のゲート電圧が上昇することになる。これにより、第1のトランジスタM1は、オフする方向に動作し、流れる電流出力電流Ioutを制限する。過電流保護機能が動作した状態において、負荷のインピーダンスが低下すると、出力電流Ioutが制限されているため、出力電圧が低下出力トランジスタのドレインソース間電圧VDSが増加する。出力電圧Voutが低下すると、電流I1の電流値が減少し、出力電流Ioutも減少する。このように、出力電流Ioutの値が或る設定値を超えた場合、フの字特性制御回路A2による過電流保護機能が動作する。すなわち、フの字特性制御回路A2によって図2に示すような過電流保護機能を構成できる。ここで、本実施例においては、既述のように、第2のトランジスタM2と第3のトランジスタM3のゲートソース間電圧が近似するようにゲート長、ゲート幅を設定することにより、第3の抵抗R3に印加される電圧は、制御電圧V3分圧電圧Vmに近似する値に設定されている。さらに、出力電圧Voutのフィードバック信号である分圧電圧Vmは、通常動作時、基準電圧V1の値に相当する。したがって、フの字特性制御回路A2または定電流制御回路A3の過電流保護機能が動作すると、出力電圧Voutに比例して、分圧電圧Vm、すなわち第3の抵抗R3に印加される電圧が減少する。このため、第3のトランジスタM3を流れる電流I2は、出力電圧Voutの減少率出力電圧÷目標値によって決まる。すなわち、出力電圧Voutの目標値Vtが高くなると、フの字特性制御回路A2が動作する出力電圧Voutの値も高くなる。すなわち、第1の抵抗R1を大きくして目標値Vtを高く設定することにより、出力電圧Voutが高くなっても、フの字特性制御回路A2が動作する出力電圧Voutの値も高くなる。これにより、出力電圧Voutの目標値Vtが高い場合、第1のトランジスタM1における電圧降下の増大を抑制することができる。次に、定電流制御回路A3による過電流保護動作について説明する。既述のように、第8のトランジスタM8を流れる電流I4は、出力トランジスタである第1のトランジスタM1を流れる電流をカレントミラーしている。このため、電流I4は、第1のトランジスタM1と第4のトランジスタM4のゲート長、ゲート幅の比、及び出力電流Ioutの値によって決まる。さらに、既述のように、第12のトランジスタM12を流れる電流I5は、第10のトランジスタM10に流れる電流I4をカレントミラーしている。したがって、電流I5は、出力電流Ioutに比例した電流となる。そして、第11のトランジスタM11のゲート電圧は、第6の抵抗R6の抵抗値と電流I5の値で決まる。また、第11のトランジスタM11は、出力トランジスタである第1のトランジスタM1のゲート電圧を制御するように動作する。例えば、出力電流Ioutの値が或る設定値を超えた場合、第1のトランジスタM1を流れる電流をカレントミラーした電流I4の増加に応じて、電流I5が増加する。これにより、第6の抵抗R6における電圧降下が増加する。これにより、第11のトランジスタM11のゲート電圧が降下して、第11のトランジスタM11がオンする。これにより、第11のトランジスタM11の他端ドレインの電圧が上昇して、第1のトランジスタM1のゲート電圧が上昇することになる。これにより、第1のトランジスタM1は、オフする方向に動作し、流れる電流出力電流Ioutを制限する。このように、出力電流Ioutの値が或る電流値Iaを超えた場合、定電流制御回路A3による過電流保護機能が動作する。すなわち、定電流制御回路A3により、図3に示すような過電流保護機能を構成できる。そして、フの字特性制御回路A2と定電流制御回路A3とは並行して動作するため、定電圧電源回路100における過電流保護機能は、図4に示す特性となる。ここで、図5は、出力電圧の目標値が低い1.5V場合における定電圧電源回路100の出力電圧と出力電流との関係を示す図である。また、図6は、出力電圧の目標値が高い3.0V場合における定電圧電源回路100の出力電圧と出力電流との関係を示す図である。なお、図5、図6においては、定電流制御の出力電流波形点線と、フの字特性制御の出力電流波形点線と、実際の出力電流波形実線を記載している。図5、図6に示すように、目標値Vtが変化すると、定電圧電源回路100の過電流保護機能の特性も変化する。すなわち、出力電圧Voutの目標値Vtが低い1.5V場合、フの字特性制御回路A2の動作電圧も低い。しかし、出力電圧Voutの目標値Vtも低いため、出力トランジスタの電力損失は小さい。一方、出力電圧Voutの目標値Vtが高い3.0V場合、フの字特性制御回路A2の動作電圧も高くなり、速い段階でより高い電圧値で電流制限が掛かる。このため、既述の従来技術で問題となった出力トランジスタの電力損失を制限することが可能である。以上のように、第1の実施形態に係る定電圧電源回路によれば、出力トランジスタの電力損失を低減することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。