第1の主面を有する第1導電形のドリフト層と、前記ドリフト層の第1の主面上に形成され、前記ドリフト層の第1導電形不純物の濃度より高い濃度の第1導電形不純物を有する第1導電形の第1の半導体層と、前記第1の半導体層を貫通し前記ドリフト層に達する第2導電形の複数のベース層と、前記複数のベース層の各々の表面に選択的に形成され、前記ドリフト層の第1導電形不純物の濃度よりも高い濃度の第1導電形不純物を有する第1導電形の複数のソース層と、前記複数のベース層のうち隣り合うベース層のそれぞれの表面に形成された前記ソース層間を跨って、前記隣り合うベース層のそれぞれの表面上にゲート絶縁膜を介して設けられたゲート電極と、前記ドリフト層の第1の主面とは反対側の第2の主面に電気的に接続された第1の主電極と、層間絶縁膜を介して前記ゲート電極を覆い、前記複数のベース層及び前記複数のソース層に電気的接続された第2の電極と、を備え、前記ゲート電極は、第1の部分及び第2の部分を有し、前記複数のベース層は、第1のベース層と、前記第1のベース層に隣り合う第2のベース層と、前記第1のベース層に隣り合う第3のベース層と、を有し、前記ゲート電極の前記第1の部分は、前記第1のベース層と前記第2のベース層とに跨り、前記第1の半導体層上を第1の方向に延伸し、前記ゲート電極の前記第2の部分は、前記第1のベース層と前記第3のベース層とに跨り、前記第1の半導体層上を第2の方向に延伸し、前記第1の部分と前記第2の部分とは、交差部で交差し、前記交差部の直下の前記第1の半導体層の表面に前記ドリフト層に達する第2の半導体層が形成されていることを特徴とする電力用半導体装置。前記第2の半導体層は、前記複数のベース層の第2導電形不純物の濃度よりも低い濃度の第2導電形不純物を有することを特徴とする請求項1記載の電力用半導体装置。前記第2の半導体層は、前記第1の半導体層の第1導電形不純物の濃度よりも低い濃度の第2導電形不純物を有し、第1導電形を有することを特徴とする請求項2記載の電力用半導体装置。前記第2の半導体層は、前記第1の半導体層の第1導電形不純物の濃度よりも高い濃度の第2導電形不純物を有し、第2導電形を有することを特徴とする請求項1記載の電力用半導体装置。前記第2の半導体層は、前記複数のベース層の第2導電形不純物の濃度と同じ濃度の第2導電形不純物を有することを特徴とする請求項4記載の電力用半導体装置。前記ゲート電極の前記接続部は、前記第2半導体層の直上に開口部をさらに備えていることを特徴とする請求項4又は5に記載の電力用半導体装置。前記第2の半導体層は、前記第1の半導体層を介して前記第1のベース層、前記第2のベース層、及び前記第3のベース層と離間していることを特徴とする請求項1~6のいずれか1つに記載の電力用半導体装置。前記ゲート電極の前記第2の方向は前記第1の方向に直交していることを特徴とする請求項1~7のいずれか1つに記載の電力用半導体装置。前記ゲート電極は、前記第1の部分と前記第2の部分により格子状に形成されていることを特徴とする請求項8記載の電力用半導体装置。前記第1の部分は前記第2の方向に沿って延伸し、前記第2の部分は前記第1の方向に沿って互い違いに配置されて、前記ゲート電極が千鳥格子状に形成されていることを特徴とする請求項8記載の電力用半導体装置。前記第1の部分と前記第2の部分により、前記ゲート電極が蜂の巣状に形成されていることを特徴とする請求項1~7のいずれか1つに記載の電力用半導体装置。耐圧が高く、低オン抵抗を有する半導体装置を提供する。実施形態の半導体装置は、第1導電形のドリフト層、第1導電形の第1の半導体層、第2導電形の複数のベース層、第1導電形の複数のソース層、第2の半導体層、ゲート電極、第1の主電極、及び第2の電極を備える。第1導電形のドリフト層は、第1の表面を有する。第1の半導体層は、ドリフト層の第1の表面に形成され、ドリフト層の第1導電形不純物の濃度より高い濃度の第1導電形不純物を有する。複数のベース層は、第1の半導体層を貫通しドリフト層に達する。複数のソース層は、複数のベース層の各々の表面に選択的に形成され、ドリフト層の第1導電形不純物の濃度よりも高い濃度の第1導電形不純物を有する。ゲート電極は、複数のベース層のうち隣り合うベース層のそれぞれの表面に形成されたソース層間を跨いで、隣り合うベース層のそれぞれの表面上にゲート絶縁膜を介して形成される。第1の主電極は、ドリフト層の第1の表面とは反対側の第2の表面に電気的に接続される。第2の主電極は、層間絶縁膜を介してゲート電極を覆い、複数のベース層及び複数のソース層に電気的に接続される。ゲート電極は、第1の部分及び第2の部分を有する。複数のベース層は、第1のベース層と、前記第1のベース層に隣り合う第2のベース層、及び前記第1のベース層にさらに隣り合う第3のベース層を有する。ゲート電極の第1の部分は、第1のベース層と第2のベース層とに跨って第1の半導体層上を第1の方向に延伸する。ゲート電極の第2の部分は、第1のベース層と第3のベース層とに跨って第1の半導体層上を第2の方向に延伸する。第1の部分と第2の部分とは交差部で交差し、第2の半導体層が、交差部の直下の第1の半導体層の表面にドリフト層に達するように形成される。以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。特に断りがない限り、半導体材料はシリコンを一例に説明する。第1導電形をn形、第2の導電形をp形を例に説明するが、逆とすることも勿論可能である。n形不純物濃度及びp形不純物濃度は、それぞれ、n形不純物及びp形不純物の実際の濃度単一の不純物に限定されないを意味する。正味のn形不純物濃度及び正味のp形不純物濃度は、それぞれ、n形不純物とp形不純物との補償後の濃度を意味する。第1の実施の形態第1の実施の形態について、図1を用いて説明する。図1は、第1の実施形態に係るMOSFET100の主要部の、a平面図、baの平面図におけるA-A線での断面図、caの平面図におけるB-B線での断面図である。図1に示したように、第1の実施形態に係る半導体装置100は、MOSFETであり、n-形第1導電形のドリフト層1、n形J-FET層第1の半導体層2、p形第2導電形の複数のベース層4、n形の複数のソース層、低不純物濃度層第2の半導体層、ゲート電極、第1の主電極、及び第2の電極を備える。n-形ドリフト層1は、シリコンからなり第1の表面を有する。n形J-FET層2は、n-形ドリフト層1の第1の表面に形成され、n-形ドリフト層1のn形不純物の濃度より高い濃度のn形不純物を有する。複数のp形ベース層4は、n形J-FET層2を貫通してn-形ドリフト層1に達するようにn形ドJ-FET層2の表面に形成され、それぞれ、n形J-FET層2を介して、格子状に離間配置される。複数のn形ソース層5は、n-形ドリフト層1のn形不純物の濃度よりも高い濃度のn形不純物を有し、複数のp形ベース層4のそれぞれの表面に1つずつ選択的に形成される。すなわち、1つのn形ソース層5は、1つのp形ベース層の表面にp形ベース層4の外周から内側に離間して環状に形成される。n形ソース層5は、本実施形態では環状構造を例に説明するが、設計の都合により環状構造の一部が途切れて複数に分割された構造でもよい。ゲート電極7は、複数のp形ベース層のうち、隣り合うp形ベース層4の表面にそれぞれ形成されたn形ソース層5の間を跨いで、隣り合うベース層のそれぞれの表面上にゲート絶縁膜6を介して形成される。ゲート電極は、一例としてポリシリコンが用いられる。ゲート絶縁膜6は、一例としてシリコンの熱酸化膜が用いられるが、CVDによるシリコン酸化膜や、その他のSiN窒化シリコン、SiON酸窒化シリコン、又はAl2O3アルミナ等の誘電体膜でも可能である。ドレイン電極9第1の主電極は、前記ドリフト層1の第1の表面とは反対側の第2の表面に電気的に接続される。なお、本実施形態では、ドレイン電極9は、n-形ドリフト層1に直接形成されているが、間にn-形ドリフト層1よりも第1導電形の不純物濃度が高いn形ドレイン層を介して、ドレイン電極9がn-形ドリフト層9の上に形成されることも可能である。後者の構造では、p形ベース層4とn-形ドリフト層1との接合部から伸びた空乏層が、ドレイン電極9まで到達することがないので、MOSFET100は更に高耐圧となる。ソース電極10第2の主電極が、層間絶縁膜8を介してゲート電極7の上に形成され、n形ソース層5及びp形ベース層4と電気的に接続される。ここで、ゲート電極7は、n形J-FET層2の表面にn形J-FET層2を介して格子状に離間配置されたp形ベース層4のそれぞれの間を跨いで、n形J-FET層2上にゲート絶縁膜6を介して格子状に形成される。例えば、複数のp形ベース層4のうちの、第1のp形ベース層4Aと、n-形ドリフト層1の第1の表面と平行なX方向第2の方向において第1のp形ベース層4Aと隣り合って対向する第2のp形ベース層4Bと、n-形ドリフト層1の第1の表面と平行でX方向と直交するY方向第1の方向において第1のp形ベース層4Aと隣り合って対向する第3のp形ベース層4Cとを考える。ゲート電極7は、第1のp形ベース層4Aと第2のp形ベース層4Bとの間を跨いでY方向に延伸する第1の部分7Aと、第1のp形ベース層4Aと第3のp形ベース層4Cとの間を跨いでX方向に延伸する第2の部分7Bとを有する。この第1の部分7Aと第2の部分7Bとにより、ゲート電極7は、格子状に形成される。ゲート電極7の第1の部分7Aと第2の部分7Bとが交差部7Cで交差している。このゲート電極7の交差部7Cの下の、n形J-FET層2の表面に、n形J-FET層2を貫通してn-形ドリフト層1に達するn形の低不純物濃度層第2の半導体層3が形成される。n形の低不純物濃度層3は、n形不純物とともにp形不純物を有しており、そのp形不純物の濃度は、そのn形不純物の濃度より低い。そのn形不純物の濃度は、n形J-FET層2が有するn形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。n形不純物がp形不純物で補償されることで、低不純物濃度層は、正味のn形不純物濃度が、n形J-FET層2の正味のn形不純物濃度よりも低くなっている。次に、本実施形態に係るMOSFET100の動作及び特徴について説明する。ドレイン電極9に、ソース電極に対して正の電圧を印加した状態で、ゲート電極7に閾値をこえる電圧が印加されると、それぞれのp形ベース層4のうち、n形ソース層5とn形の低不純物濃度層3との間にあってゲート電極7に対向する部分に、反転分布によるチャネル層が形成される。これにより、MOSFET100は、オン状態になり、ドレイン電極9から、n-形ドリフト層1、n形J-FET層2、チャネル層、及びn形ソース層5を経て、ソース電極10に電流が流れる。n-形ドリフト1よりもn形不純物濃度が高いn形J-FET層2が、ゲート電極8の下の隣り合うp形ベース層4の間に設けられていることで、MOSFET100のオン抵抗が低減される。ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、MOSFET100はオフ状態になる。このとき、n-形ドリフト層1とp形ベース層4との間のp-n接合から空乏層が広がる。ゲート電極7の第1の部分7Aの下と第2の部分7Bの下のn形J-FET層2では、隣り合うp形ベース層4から伸びてきた空乏層が結合して、n形J-FET層2の全体が空乏化する。これに対して、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cの下での図1bに示す同図a中の対角線方向A-A線に沿った断面での隣り合うp形ベース層4B、4Cの間隔は、ゲート電極の第1の部分7A及び第2の部分7Bの下での同図cに示す同図a中のB-B線に沿った断面での隣り合うp形ベース層4A、4Cの間隔と比べて広い。このため、低不純物濃度層3が形成されていない図示しない比較例1の場合は、ゲート電極7の交差部7Cの中央部の下で、隣り合うp形ベース層4例えばp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層が互いに結合できずに、n形J-FET層2が空乏化しない部分が残る。この部分では、p形ベース層に向かって電界が集中するため、比較例1のMOSFETのゲート電極7の交差部7Cの直下では、ゲート電極7の第1の部分7A及び第2の部分7Bに比べて耐圧が低下する。しかしながら、本実施形態に係るMOSFET100では、図1bに示したように、ゲート電極7の交差部7Cの直下のn形J-FET層2の表面からドリフト層1に達するn形の低不純物濃度層が形成されている。この低不純物濃度層3は、n形J-FET層2よりも正味のn形不純物濃度が低いため空乏化しやすい。このため、ゲート電極7の交差部7Cの対角線方向で隣り合うp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層は、上記比較例1に比べて低不純物濃度層3を介して結合しやすくなるので、ゲート電極7の交差部7Cの下でも、隣り合うp形ベース層4の間は完全に空乏化される。したがって、本実施形態のMOSFET100では、ゲート電極7の交差部7Cの直下での耐圧を低下させることなく、格子状のゲート電極を用いて低抵抗化を実現することができる。次に本実施形態の変形例1に係るMOSFET101を、図2を用いて説明する。図2は、本実施形態の変形例1に係るMOSFET101の主要部の、a平面図、baの平面図におけるC-C線での断面図、caの平面図におけるD-D線での断面図である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。図2に示したように、本実施形態の変形例1に係るMOSFET101は、以下の点で本実施形態に係るMOSFET100と相異する。本実施形態の変形例1に係るMOSFET101は、複数のp形ベース層が、n形J-FET層2の表面に、n形J-FET層2を介して千鳥格子状に離間配置される。ゲート電極7が、p形ベース層4のそれぞれの間を跨いで、n形J-FET層2上にゲート絶縁膜6を介して千鳥格子状に形成される。すなわち、複数のp形ベース層4は、Y方向に沿って延伸する複数の列に沿って離間配置され、隣り合う列に配置されたp形ベース層は、互いにY方向に沿ってその位置がずれた関係にある。例えば、複数のp形ベース層4のうちの、第1のp形ベース層4Aと、n-形ドリフト層1の第1の表面と平行なX方向第2の方向において第1のp形ベース層4Aと隣り合って対向する第2のp形ベース層4Bと、n-形ドリフト層1の第1の表面と平行でX方向と直交するY方向第1の方向において第1のp形ベース層4Aと隣り合って対向する第3のp形ベース層4Cとを考える。ゲート電極7は、第1のp形ベース層4Aと第2のp形ベース層4Bとの間を跨いでY方向に延伸する第1の部分7Aと、第1のp形ベース層4Aと第3のp形ベース層4Cとの間を跨いでX方向に延伸する第2の部分7Bとを有する。上記のようにX方向に隣り合う関係のp形ベース層4A、4Bが、Y方向にそって位置がずれた関係にあるので、ゲート電極7の第2の部分は、X方向に直線状に延伸するのではなく、X方向に沿って千鳥足状ジグザグに配置される。この第1の部分7Aと第2の部分7Bとにより、ゲート電極7は、千鳥格子状に形成される。ゲート電極7の第1の部分7Aと第2の部分7Bとが交差部7Cで交差している。このゲート電極7の交差部7Cの下の、n形J-FET層2の表面に、n形J-FET層2を貫通してn-形ドリフト層1に達するn形の低不純物濃度層第2の半導体層3が形成される。n形の低不純物濃度層3は、n形不純物とともにp形不純物を有しており、そのp形不純物の濃度は、そのn形不純物の濃度より低い。そのn形不純物の濃度は、n形J-FET層2が有するn形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。n形不純物がp形不純物で補償されることで、低不純物濃度層は、正味のn形不純物濃度が、n形J-FET層2の正味のn形不純物濃度よりも低くなっている。上記以外は、本実施形態の変形例1に係るMOSFET101は、本実施形態に係るMOSFET100と同じ構造を有する。次に本実施形態の変形例1に係るMOSFET101の動作について説明する。MOSFET101は、本実施形態に係るMOSFET100と同様なオン状態及びオフ状態の動作を有する。すなわち、ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、MOSFET100はオフ状態になる。このとき、n-形ドリフト層1とp形ベース層4との間のp-n接合から空乏層が広がる。ゲート電極7の第1の部分7Aの下と第2の部分7Bの下のn形J-FET層2では、隣り合うp形ベース層4から伸びてきた空乏層が結合して、n形J-FET層2の全体が空乏化する。これに対して、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cの下での図2bに示す同図a中のC-C線に沿った断面での隣り合うp形ベース層4B、4Cの間隔は、ゲート電極の第1の部分7A及び第2の部分7Bの下での同図cに示す同図a中のD-D線に沿った断面での隣り合うp形ベース層4A、4Cの間隔よりも広い。このため、低不純物層3が形成されていない図示しない比較例2の場合は、ゲート電極7の交差部7Cの中央部の下で、隣り合うp形ベース層4例えばp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層が互いに結合できずに、n形J-FET層2が空乏化しない部分が残る。この部分では、p形ベース層に向かって電界が集中するため、比較例2のMOSFETのゲート電極7の交差部7Cの直下では、ゲート電極の第1の部分7A及び第2の部分7Bに比べて耐圧が低下する。しかしながら、本実施形態の変形例1に係るMOSFET101では、図2bに示したように、ゲート電極7の交差部7Cの直下のn形J-FET層2の表面からドリフト層1に達する低不純物濃度層3が形成されている。この低不純物濃度層3は、n形J-FET層2よりも正味のn形不純物濃度が低いため空乏化しやすい。このため、ゲート電極7の交差部7CのC-C線に沿った断面で隣り合うp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層は、上記比較例2に比べて低不純物濃度層3を介して結合しやすくなるので、ゲート電極7の交差部7Cの下でも、隣り合うp形ベース層4の間は完全に空乏化される。したがって、本実施形態の変形例1に係るMOSFET101では、本実施形態に係るMOSFET100と同様に、ゲート電極7の交差部7Cの直下での耐圧を低下させることなく、千鳥格子状のゲート電極を用いて低抵抗化を実現することができる。次に本実施形態の変形例2に係るMOSFET102を、図3を用いて説明する。図3は、本実施形態の変形例2に係るMOSFET102の主要部の、a平面図、baの平面図におけるE-E線での断面図、caの平面図におけるF-F線での断面図である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。図3に示したように、本実施形態の変形例1に係るMOSFET102は、以下の点で本実施形態に係るMOSFET100と相異する。本実施形態の変形例2に係るMOSFET102は、複数のp形ベース層が、n形J-FET層2の表面に、n形J-FET層2を介して蜂の巣状に離間配置される。ゲート電極7が、p形ベース層4のそれぞれの間を跨いで、n形J-FET層2上にゲート絶縁膜6を介して蜂の巣状に形成される。すなわち、複数のp形ベース層4は、正六角形の平面形状を有し、Y方向に沿って延伸する複数の列に沿って離間配置され、隣り合う列に配置されたp形ベース層は、互いにY方向に沿ってその位置がずれた関係にある。言い換えると、複数のp形ベース層4は、n形J-FET層2の表面に、正六角形の中心とその六つの頂点の位置に互いに離間して配置された、細密構造の配列で配置される。例えば、複数のp形ベース層4のうちの、第1のp形ベース層4Aと、n-形ドリフト層1の第1の表面と平行なY方向から60°傾いた方向において第1のp形ベース層4Aと隣り合って対向する第2のp形ベース層4Bと、n-形ドリフト層1のY方向において第1のp形ベース層4Aと隣り合って対向する第3のp形ベース層4Cとを考える。ゲート電極7は、第1のp形ベース層4Aと第2のp形ベース層4Bとの間を跨いでY方向から図3a中の右に60°傾いた方向第1の方向に延伸する第1の部分7Aと、第1のp形ベース層4Aと第3のp形ベース層4Cとの間を跨いでX方向第2の方向に延伸する第2の部分7Bとを有する。上記のようにX方向に隣り合う関係のp形ベース層4A、4Bが、Y方向にそって位置がずれた関係にあるので、ゲート電極7の第2の部分7Bは、X方向に直線状に延伸するのではなく、X方向に沿って千鳥足状ジグザグに配置される。また、ゲート電極7の第1の部分7Aも同様に、Y方向から図3a中の右に60°傾いた方向に直線状に延伸するのではなく、その方向に沿って千鳥足状ジグザグに配置される。この第1の部分7Aと第2の部分7Bとにより、ゲート電極7は、蜂の巣状に形成される。ゲート電極7の第1の部分7Aと第2の部分7Bとが交差部7Cで交差している。ゲート電極7の第1の部分7Aと第2の部分7Bとのなす角は120°である。このゲート電極7の交差部7Cの下の、n形J-FET層2の表面に、n形J-FET層2を貫通してn-形ドリフト層1に達するn形の低不純物濃度層第2の半導体層3が形成される。n形の低不純物濃度層3は、n形不純物とともにp形不純物を有しており、そのp形不純物の濃度は、そのn形不純物の濃度より低い。そのn形不純物の濃度は、n形J-FET層2が有するn形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。n形不純物がp形不純物で補償されることで、低不純物濃度層3は、正味のn形不純物濃度が、n形J-FET層2の正味のn形不純物濃度よりも低くなっている。上記以外は、本実施形態の変形例2に係るMOSFET102は、本実施形態に係るMOSFET100と同じ構造を有する。次に本実施形態の変形例2に係るMOSFET102の動作について説明する。MOSFET102は、本実施形態に係るMOSFET100と同様なオン状態及びオフ状態の動作を有する。すなわち、ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、MOSFET100はオフ状態になる。このとき、n-形ドリフト層1とp形ベース層4との間のp-n接合から空乏層が広がる。ゲート電極7の第1の部分7Aの下と第2の部分7Bの下のn形J-FET層2では、隣り合うp形ベース層4から伸びてきた空乏層が結合して、n形J-FET層2の全体が空乏化する。これに対して、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cの下での図3bに示す同図a中の対角線方向E-E線に沿った断面での隣り合うp形ベース層4B、4Cの間隔は、ゲート電極の第1の部分7A及び第2の部分7Bの下での同図cに示す同図a中のF-F線に沿った断面での隣り合うp形ベース層4A、4Cの間隔と比べて広い。このため、低不純物層3が形成されていない図示しない比較例3の場合は、ゲート電極7の交差部7Cの中央部の下で、隣り合うp形ベース層4例えばp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層が互いに結合できずに、n形J-FET層2が空乏化しない部分が残る。この部分では、p形ベース層に向かって電界が集中するため、比較例3のMOSFETのゲート電極7の交差部7Cの直下では、ゲート電極7の第1の部分7A及び第2の部分7Bに比べて耐圧が低下する。しかしながら、本実施形態の変形例2に係るMOSFET102では、図3bに示したように、ゲート電極7の交差部7Cの直下のn形J-FET層2の表面からドリフト層1に達する低不純物濃度層3が形成されている。この低不純物濃度層3は、n形J-FET層2よりも正味のn形不純物濃度が低いため空乏化しやすい。このため、ゲート電極7の交差部7CのC-C線に沿った断面で隣り合うp形ベース層4Bとp形ベース層4Cから伸びてきた空乏層は、上記比較例2に比べて低不純物層3を介して結合しやすくなるので、ゲート電極7の交差部7Cの下でも、隣り合うp形ベース層4の間は完全に空乏化される。したがって、本実施形態の変形例2に係るMOSFET102では、本実施形態に係るMOSFET100と同様に、ゲート電極7の交差部7Cの直下での耐圧を低下させることなく、蜂の巣状のゲート電極を用いて低抵抗化を実現することができる。第2の実施の形態次に第2の実施形態に係るMOSFET200を、図4を用いて説明する。図4は、本実施形態に係るMOSFET200の主要部の、a平面図、baの平面図におけるA-A線での断面図、caの平面図におけるB-B線での断面図である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。図4に示したように、本実施形態に係るMOSFET200は、第1の実施形態に係るMOSFET100において、n形の低不純物濃度層3の代わりにp形の低不純物濃度層13を有する点で相異する。すなわち、本実施形態に係るMOSFET200は、ゲート電極7の第1の部分7Aと第2の部分7Bとが交差する交差部7Cにおいて、n形J-FET層2の表面からn形J-FET層2を貫通してn-形ドリフト層1に達するp形の低不純物濃度層第2の半導体層13が形成される。このp形の低不純物濃度層13は、p形不純物とn形不純物を有しており、そのp形不純物の濃度は、そのn形不純物濃度よりも高い。そのn形不純物の濃度は、n形J-FET層2が有するn形の不純物の濃度と同じであっても良いがそれよりも高い濃度とすることも可能である。p形不純物がn形不純物で補償されることで、p形の低不純物濃度層13は、p形ベース層4の正味のp形不純物濃度と同等かそれより低い正味のp形不純物濃度を有する。p形の低不純物濃度層13は、間にn形J-FET層2を介して隣り合うp形ベース層4のそれぞれから離間している。p形の低不純物濃度層13の底部のn形J-FET層2の表面からの深さが、p形ベース層4の底部のそれと一致していてもよい。上記以外は、本実施形態に係るMOSFET200は、第1の実施形態に係るMOSFET100と同じ構造を有する。次に、本実施形態に係るMOSFET200の動作について説明する。本実施形態に係るMOSFET200は、前述のようにゲート電極7の交差部7Cの直下に形成されたp形の低不純物濃度層13とn形J-FET層2のp-n接合からも空乏層が広がる。このため、ゲート電極7の交差部7Cの直下において、隣り合うp形ベース層4から伸びてくる空乏層が結合しやすくなるので、本実施形態に係るMOSFET200は、第1の実施形態に係るMOSFET100に比べて、さらにゲート電極7の交差部7Cの直下でn形J-FET層2が完全に空乏化しやすくなり耐圧が向上する。すなわち、本実施形態に係るMOSFET200においても、第1の実施形態に係るMOSFET100同様に、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cにおいて、n形J-FET層2の表面からn-形ドリフト層1に達する低不純物濃度層13があることで、ゲート電極7の交差部7Cの直下における耐圧を低下させることなく、格子状のゲート電極を用いて低抵抗化を実現することができる。第3の実施の形態次に第3の実施形態に係るMOSFET300を、図5を用いて説明する。図5は、本実施形態に係るMOSFET300の主要部の、a平面図、baの平面図におけるA-A線での断面図、caの平面図におけるB-B線での断面図である。なお、第2の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第2の実施形態との相異点について主に説明する。図5に示したように、本実施形態に係るMOSFET300は、第2の実施形態に係るMOSFET200において、p形低不純物濃度層13の直上の、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cの中央に開口部30を有する点で、第2の実施形態に係るMOSFET200と相異する。すなわち、本実施形態に係るMOSFET300は、ゲート電極7の第1の部分7Aと第2の部分7Bとの交差部7Cの中央部に開口部30を有し、この開口部30の直下に、n形J-FET層2の表面からn-形ドリフト1に達するp形の低不純物濃度層23が形成される。層間絶縁膜8が、交差部7Cの上記開口部30を埋め込むように、ゲート電極7の表面に形成される。p形の低不純物濃度層23は、第2の実施形態に係るMOSFET200と同様に、p形不純物とn形不純物を有しており、そのp形不純物の濃度は、そのn形不純物濃度よりも高い。そのn形不純物の濃度は、n形J-FET層2が有するn形の不純物の濃度と同じであっても良いがそれよりも高い濃度とすることも可能である。p形不純物の濃度は、p形ベース層4とほぼ同じ濃度で形成される。そのn形不純物の濃度が、n形J-FET層2のn形不純物の濃度とほぼ同じ場合は、p形不純物がn形不純物で補償されることで、p形低不純物濃度層23は、正味のp形不純物濃度がp形ベース層4とほぼ同じ濃度に形成される。そのn形不純物の濃度が、n形J-FET層2のn形不純物の濃度より高い場合は、p形低不純物濃度層23は、正味のp形不純物濃度がp形ベース層4より低い濃度に形成される。本実施形態に係るMOSFET300は、第2の実施形態に係るMOSFET200と同じ効果を有する他に、以下のようなプロセス上の効果を有する。すなわち、p形不純物をイオン注入する際に上記ゲート電極7をマスクに用いることで、p形ベース層4を形成する領域にp形不純物がイオン注入されるのと同時に、ゲート電極7の交差部7Cの上記開口部30の直下にほぼ同量のp形不純物がイオン注入される。この後熱処理を行うことにより、p形ベース層と同一の工程でp形低不純物濃度層23も形成することができる。これにより、p形不純物濃度層23のための特別なリソグラフィー工程、エッチング工程、及びイオン注入工程などが不要となるので、生産性を大きく向上することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。