暗号化する入力データが入力されて暗号キーを用いた暗号化アルゴリズムを行う暗号化装置において、暗号キーを提供する暗号キーモジュールを内部に含み、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化モジュールを含む暗号化装置。前記暗号化モジュールは、それぞれ互いに異なる暗号キーを提供する複数の暗号キーモジュールを内部に含み、前記暗号化モジュールは、前記複数の暗号キーモジュールのいずれか1つを選択する暗号キーモジュール選択部と、前記選択された暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化部と、を備える請求項1に記載の暗号化装置。前記暗号キーモジュール選択部は、前記複数の暗号キーモジュールのうち、予め付与された識別インデックスに対応する暗号キーモジュールを選択する請求項2に記載の暗号化装置。前記暗号化モジュールは複数の標準セルを含み、前記複数の暗号キーモジュールは前記暗号化モジュールに含まれる複数の標準セルのレイアウトのうちランダムに配置される請求項2に記載の暗号化装置。前記暗号化モジュールは、前記暗号化モジュールの内部に含まれた前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行い、前記暗号キーモジュールが提供する暗号キーは前記暗号化モジュール外部に流出されず、前記暗号化アルゴリズムを行うために他の追加的暗号化キーが前記暗号化モジュールに流入されない請求項1に記載の暗号化装置。前記暗号キーモジュールは、予め生成された前記暗号キーを格納する不揮発性メモリモジュールである請求項1に記載の暗号化装置。前記暗号キーモジュールは、前記暗号キーを生成して提供する非メモリモジュールである請求項1に記載の暗号化装置。前記暗号キーモジュールは、半導体製造工程で提供されるデザインルールを意図的に違反して前記暗号キーモジュール内のノード間の短絡の有無が確率的に決定され、前記暗号キーモジュールは、前記ノード間の短絡の有無を読み出した結果に応じて前記暗号キーを生成して提供する請求項7に記載の暗号化装置。前記暗号キーモジュール内のノードは半導体の導電レイヤであり、前記デザインルールは、前記半導体の導電レイヤ間に形成されるコンタクトまたはビアのサイズに関連するものであり、前記暗号キーモジュールは、前記半導体の導電レイヤ間に形成されるコンタクトまたはビアが前記導電レイヤを短絡するかの有無を用いて前記暗号キーを生成して提供する請求項8に記載の暗号化装置。前記暗号キーモジュールは、半導体製造工程で提供されるデザインルールを意図的に違反して前記半導体の導電レイヤ間に形成される前記コンタクトまたはビアが前記導電レイヤを短絡する確率と短絡できない確率の差が所定の誤差範囲内にあるようにする前記コンタクトまたはビアのサイズを有する請求項9に記載の暗号化装置。前記暗号キーモジュールは、一対の導電レイヤとその間を接続する1つのコンタクトまたはビアを用いて1ビットのデジタル値を生成する単位構造をN個有し、前記N個の単位構造によって生成したNビットのデジタル値を前記暗号キーで生成し、ここでNは自然数である請求項8に記載の暗号化装置。前記暗号キーモジュールは、前記生成されたNビットのデジタル値をk個単位でグループ化し、グループ化された複数のグループのうち第1グループ及び第2グループを比較して前記第1グループに含まれたk個のデジタルビットで構成された値が前記第2グループに含まれたk個のデジタルビットで構成された値よりも大きい場合は前記第1グループと前記第2グループを代表するデジタル値を1に決定し、反対の場合には前記第1グループと前記第2グループを代表するデジタル値を0に決定し、N/kビットのデジタル値を前記暗号キーで生成し、ここでkは自然数である請求項11に記載の暗号化装置。前記暗号キーモジュール内のノードは半導体の導電レイヤであり、前記デザインルールは、前記半導体の導電レイヤ間のギャップに関連するものであり、前記暗号キーモジュールは、前記半導体の導電レイヤ間が短絡されるかの有無を用いて前記暗号キーを生成して提供する請求項8に記載の暗号化装置。前記暗号キーモジュールは、それぞれ1ビットのデジタル値を出力するN個の単位セルを含み、ここでNは自然数であり、前記N個の単位セルのそれぞれは、半導体製造工程偏差に基づいて1ビットのデジタル値を生成し、前記暗号キーモジュールがNビットの暗号キーを生成して提供する請求項7に記載の暗号化装置。前記N個の単位セルのうち第1単位セルは、第1論理閾値を有する第1インバータと、第2論理閾値を有する第2インバータと、を含み、前記第1インバータの入力端子及び前記第2インバータの出力端子は第1ノードに接続され、前記第1インバータの出力端子及び前記第2インバータの入力端子は第2ノードに接続されてフィードバック構造をなし、前記第1論理閾値と前記第2論理閾値は半導体製造工程偏差に基づいて異なり、前記第1ノードの論理レベルと前記第2ノードの論理レベルに応じて前記第1単位セルに対応する1ビットデジタル値が決定される請求項14に記載の暗号化装置。前記暗号キーモジュールは、N個の差動増幅器を含み、ここでNは自然数であり、前記N個の差動増幅器のうち第1差動増幅器において、前記第1差動増幅器の2つの入力端子が短絡される場合、前記第1差動増幅器の2つの出力端子の論理レベルは半導体製造工程偏差に基づいて異なり、前記2つの出力端子の論理レベルに応じて前記第1差動増幅器に対応する1ビットデジタル値が決定され、前記暗号キーモジュールがNビットの暗号キーを生成して提供する請求項7に記載の暗号化装置。暗号化するデータが暗号キーを提供する暗号キーモジュールを内部に含む暗号化モジュール内に入力されるステップと、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行って前記データを暗号化するステップと、を含む暗号化方法。前記暗号化方法は、前記暗号化モジュールがそれぞれ互いに異なる暗号キーを提供する複数の暗号キーモジュールを内部に含む場合、前記暗号化するステップの前に前記複数の暗号キーモジュールのいずれか1つを選択するステップをさらに含み、前記暗号化するステップは、前記選択された暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行って前記データを暗号化する請求項17に記載の暗号化方法。暗号化する入力データが入力されて暗号キーを用いた暗号化アルゴリズムを行うICチップにおいて、暗号キーを提供する暗号キーモジュールを内部に含み、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化モジュールを含むICチップ。前記ICチップは、スマートカードに内蔵されて前記スマートカードの応用例において前記暗号化アルゴリズムを行う請求項19に記載のICチップ。スマートカードに対する物理的な攻撃に強靭な暗号化装置及び方法を提供する。特に、生成されたり格納されている暗号キーがメモリ内で直接抽出されない暗号化装置及び方法を提供する。また、スマートカードのICチップ内のバスによって流出されない暗号化装置及び方法を提供する。本発明の一側面によると、暗号化する入力データが入力されて暗号キーを用いた暗号化アルゴリズムを行う暗号化装置において、暗号キーを提供する暗号キーモジュールを内部に含み、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化モジュールを含む暗号化装置が提供される。前記暗号化モジュールは、それぞれ互いに異なる暗号キーを提供する複数の暗号キーモジュールを内部に含み、この場合、前記暗号化モジュールは、前記複数の暗号キーモジュールのいずれか1つを選択する暗号キーモジュール選択部と、前記選択された暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化部とを備えてもよい。また、前記暗号キーモジュール選択部は、前記複数の暗号キーモジュールのうち、予め付与された識別インデックスに対応する暗号キーモジュールを選択してもよい。本発明の一実施形態によると、前記暗号化モジュールは複数の標準セルを含み、前記複数の暗号キーモジュールは前記暗号化モジュールに含まれる複数の標準セルのレイアウトのうちランダムに配置される。標準セルは、暗号化モジュールの実現に使用される規格化された素子または素子ブロックであってもよい。前記暗号化装置において、前記暗号化モジュールは、前記暗号化モジュールの内部に含まれた前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行い、前記暗号キーモジュールが提供する暗号キーは前記暗号化モジュール外部に流出されず、前記暗号化アルゴリズムを行うために他の追加的暗号化キーが前記暗号化モジュールに流入されない。本発明の一実施形態によると、前記暗号キーモジュールは、予め生成された前記暗号キーを格納する不揮発性メモリモジュールである。本発明の他の一実施形態によると、前記暗号キーモジュールは、前記暗号キーを生成して提供する非メモリモジュールである。この場合、前記暗号キーモジュールは、半導体製造工程で提供されるデザインルールを意図的に違反して前記暗号キーモジュール内のノード間の短絡の有無が確率的に決定され、前記暗号キーモジュールは、前記ノード間の短絡の有無を読み出した結果に応じて前記暗号キーを生成して提供してもよい。ここで、前記暗号キーモジュール内のノードは半導体の導電レイヤであり、前記デザインルールは、前記半導体の導電レイヤ間に形成されるコンタクトまたはビアのサイズに関連するものであり、前記暗号キーモジュールは、前記半導体の導電レイヤ間に形成されるコンタクトまたはビアが前記導電レイヤを短絡するかの有無を用いて前記暗号キーを生成して提供してもよい。一方、前記暗号キーモジュールは、半導体製造工程で提供されるデザインルールを意図的に違反して前記半導体の導電レイヤ間に形成される前記コンタクトまたはビアが前記導電レイヤを短絡する確率と短絡できない確率の差が所定の誤差範囲内にあるようにする前記コンタクトまたはビアのサイズを有してもよい。本発明の一実施形態によると、前記暗号キーモジュールは、一対の導電レイヤとその間を接続する1つのコンタクトまたはビアを用いて1ビットのデジタル値を生成する単位構造をN個有しただし、Nは自然数である、前記N個の単位構造によって生成したNビットのデジタル値を前記暗号キーで生成する。この場合、前記暗号キーモジュールは、前記生成されたNビットのデジタル値をk個単位でグループ化しただし、kは自然数である、グループ化された複数のグループのうち第1グループ及び第2グループを比較して前記第1グループに含まれたk個のデジタルビットで構成された値が前記第2グループに含まれたk個のデジタルビットで構成された値よりも大きい場合は前記第1グループと前記第2グループを代表するデジタル値を1に決定し、反対の場合には前記第1グループと前記第2グループを代表するデジタル値を0に決定し、N/kビットのデジタル値を前記暗号キーで生成してもよい。本発明の他の一実施形態によると、前記暗号キーモジュール内のノードは半導体の導電レイヤであり、前記デザインルールは、前記半導体の導電レイヤ間のギャップに関連するものであり、前記暗号キーモジュールは、前記半導体の導電レイヤ間が短絡されるかの有無を用いて前記暗号キーを生成して提供してもよい。本発明の他の実施形態によると、前記暗号キーモジュールは、それぞれ1ビットただし、Nは自然数であるのデジタル値を出力するN個の単位セルを含み、前記N個の単位セルのそれぞれは、半導体製造工程偏差に基づいて1ビットのデジタル値を生成し、前記暗号キーモジュールがNビットの暗号キーを生成して提供してもよい。この場合、前記N個の単位セルのうち第1単位セルは、第1論理閾値を有する第1インバータと、第2論理閾値を有する第2インバータとを含み、前記第1インバータの入力端子及び前記第2インバータの出力端子は第1ノードに接続され、前記第1インバータの出力端子及び前記第2インバータの入力端子は第2ノードに接続されてフィードバック構造をなし、前記第1論理閾値と前記第2論理閾値は半導体製造工程偏差に基づいて異なり、前記第1ノードの論理レベルと前記第2ノードの論理レベルに応じて前記第1単位セルに対応する1ビットデジタル値が決定されてもよい。一方、本発明の更なる実施形態によると、前記暗号キーモジュールは、N個但し、Nは自然数の差動増幅器を含み、前記N個の差動増幅器のうち第1差動増幅器において、前記第1差動増幅器の2つの入力端子が短絡される場合、前記第1差動増幅器の2つの出力端子の論理レベルは半導体製造工程偏差に基づいて異なり、前記2つの出力端子の論理レベルに応じて前記第1差動増幅器に対応する1ビットデジタル値が決定され、前記暗号キーモジュールがNビットの暗号キーを生成して提供してもよい。本発明の他の一実施形態によると、暗号化するデータを暗号キーを提供する暗号キーモジュールを内部に含む暗号化モジュール内に入力されるステップと、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行って前記データを暗号化するステップとを含む暗号化方法が提供される。本発明の他の一実施形態によると、暗号化する入力データが入力されて暗号キーを用いた暗号化アルゴリズムを行うICチップにおいて、暗号キーを提供する暗号キーモジュールを内部に含み、前記暗号キーモジュールが提供する暗号キーを用いて前記暗号化アルゴリズムを行う暗号化モジュールを含むICチップが提供される。この場合、前記ICチップは、スマートカードに内蔵されて前記スマートカードの応用例において前記暗号化アルゴリズムを行ってもよい。本発明によると、暗号化モジュールの外部でキーを生成してメモリに格納したり、バスなどを介してキーを送信しないことで、不揮発性メモリそのものに対する攻撃やバスプロービングなどの物理的な攻撃に安全である。本発明によると、モジュールの内部で他の標準セルstandardcellに類似する形状でランダムに配置されるため、暗号キーモジュールが直接に発見されることが難しいため、メモリの内容を物理的な攻撃によって抽出する攻撃から安全である。また、暗号キーを格納する不揮発性メモリを必要としないため、空間及び電力使容量の改善を図ることができる。以下、発明の一部実施形態を添付する図面を参照しながら詳細に説明する。しかし、本発明が実施形態によって制限されたり限定されることはない。各図面に提示された同一の参照符号は同一の部材を示す。図1は、本発明の一実施形態に係る暗号化装置100を示す。例示的に、暗号化装置100はスマートカードのICチップに含まれる構成であってもよく、データを格納するためのEEPROM120、CPU130、及び選択的にSDRAM140を有し、I/Oインタフェース101を介して外部と通信する。暗号化装置100には暗号化モジュール110が含まれるが、例示的に、暗号化モジュール110は暗号化のためのクリプトコプロセッサCryptoco-processorであってもよい。以下で特別な記載がなくても、スマートカードまたはスマートカードのICチップが含む暗号化装置100の応用例に応じて、EEPROM120、CPU130、及び選択的にSDRAM140のうち少なくとも一部は省略されてもよく、本発明の思想から離れない範囲で様々な変形や応用が可能である。また、以下で特別な記載がなくても、I/Oインタフェース101は接触式及び/または非接触式などの方式に問わず、暗号化装置100に出入されるデータの入出力ルートとなる。一方、本発明の実施形態に係る暗号化装置100の暗号化モジュール110は、暗号化アルゴリズムを行う過程で暗号キーを用いることができる。このような暗号キーは、公開キー、暗号キーなどを含む概念であってもよい。従来には、暗号化アルゴリズムを行うための暗号キーを暗号化モジュール110の外部にデジタル値の形態で格納し、暗号化モジュール110が暗号化アルゴリズムを行ってデータを暗号化及び/または復号化する過程で前記暗号キーはバス102を介して入力される。ところが、このような方式は、暗号化アルゴリズム及び/または暗号キーを把握しようとする物理的な攻撃に脆弱であった。このような物理的な攻撃は、EEPROM120などのメモリで暗号キーがある領域を直接攻撃してプロービングやメモリスキャンのような方法でメモリ内の暗号キーを抽出することができる。また、逆行分析を行ってICチップからバス102の位置が確認されるために特定の命令語を人為的に実行させ、このときマイクロプローブMicro-probeを用いたバスプロービングなどを実行すれば暗号キーが抽出される。本発明の一実施形態によると、暗号キーは暗号化モジュール110内に含まれた暗号キーモジュール111が直接に生成したり及び/または予め生成された暗号キーを暗号キーモジュール111が格納してから暗号化モジュール110が暗号化アルゴリズムを行う場合に提供する。したがって、前記実施形態によると、暗号化モジュール110が暗号化アルゴリズムを行う過程で用いる暗号キーがデジタル値の形態に暗号化モジュール110の外部に格納されず、バス102を介して暗号キーが伝達されないことから暗号化モジュール110の暗号化アルゴリズムに対する物理的な攻撃を防止することができる。暗号キーを生成したり及び/または格納して暗号化モジュール110の暗号化アルゴリズムを実行するとき提供する暗号キーモジュール111は物理的に暗号化モジュール110内に含まれ、その構成及び動作に関する様々な例示的な実施形態については図2を参考して後述する。図2は、本発明の一実施形態に係る暗号化モジュール110を示す。図1に示すように、暗号化モジュール110は暗号化装置100で他の構成とバス102を介して接続されてもよい。本発明の一実施形態によると、暗号化モジュール110内には少なくとも1つの暗号キーモジュール210、220、230、240及び250などが含まれる。例示的に示された各暗号キーモジュール210、220、230、240及び250などは、それぞれ独立的または相互関連して暗号化アルゴリズムの実行に必要な暗号キーを生成及び/または格納し、暗号化モジュール110に提供する。一部の実施形態において、暗号化モジュール110内に暗号キーモジュールが1つのみ含まれてもよく、他の実施形態において図2に示すように複数含まれてもよい。また、暗号化モジュール110内に暗号キーモジュールが複数含まれる場合、複数の暗号キーモジュール210、220、230、240及び250などのうち少なくとも一部は実際には暗号キーを提供しないダミーdummyである場合もある。暗号キーモジュール210、220、230、240及び250などを実現する実施形態には、暗号キーモジュール210、220、230、240及び250などがメモリ素子である場合と非メモリ素子である場合がある。もちろん、暗号キーモジュール210、220、230、240及び250などの一部はメモリ素子であり、他の一部は非メモリ素子である実施形態も可能であり、本発明が一部実施形態によって制限的に解釈されることはない。例示的に、暗号キーモジュール210、220、230、240及び250などがメモリ素子から構成される実施形態では、予め生成されたデジタル値の形態の暗号キーがメモリ素子である暗号キーモジュール210、220、230、240及び250などに単に格納されてから、暗号化モジュール110が暗号化アルゴリズムを行う過程で必要に応じて読み出して使用する。他の実施形態では、暗号キーモジュール210、220、230、240及び250などが非メモリ素子から構成される場合には、暗号キーモジュール210、220、230、240及び250などの少なくとも一部はPUFPhysicallyUnclonableFunctionによって実現されてもよい。暗号キーモジュール210、220、230、240及び250がPUFのような非メモリ素子から構成される実施形態においても、PUFを実現するための実施形態は様々であり、例示的に半導体製造の工程上のデザインルールを意図的に違反したり、または、半導体製造工程の工程偏差を用いて実現してもよい。このような実施形態については図4ないし図13を参照して詳細に後述する。図3は、本発明の一実施形態に係る暗号化モジュール110の例示的な構成を示すブロック図である。暗号化しようとするデータがバス102などを経てデータ入力部310に入力されれば、暗号化アルゴリズムの実行が開始される。図2を参考して説明したように、物理的に暗号化モジュール110内に含まれた暗号キーモジュール320は1つまたは複数であってもよい。例示的に、暗号キーモジュール01321ないし暗号キーモジュールN322ただし、Nは自然数が存在する場合、暗号キーモジュール選択部330は、実際に暗号化アルゴリズムに用いる暗号キーを提供する暗号キーモジュールを選択する。このような選択は、暗号キーモジュール320を識別するインデックスのうち実際に選択される暗号キーモジュールのインデックス情報であってもよく、または、暗号キーモジュール320が暗号化モジュール110と共に設計されて製造される過程でワイヤリングwiringによって予め決定されたものであってもよい。このような過程によって暗号キーが与えられれば、暗号化部340は、前記暗号キーを用いて暗号化アルゴリズムを行うことで前記入力されたデータを暗号化し、これはデータ出力部350を経てバス102を介して他の構成に伝達される。以上はデータ暗号化の過程いついてのみ説明したが、暗号化アルゴリズムを用いる復号化過程も類似する。本発明の実施形態が暗号化または復号化のいずれか1つであると制限的に解釈されることはない。このように暗号キーの管理が暗号化モジュール110内で自主的に行われることによって、暗号キーが暗号化モジュール110の外部に伝達されたり、または、外部で暗号化モジュール110内に伝達されないため、物理的な攻撃の成功の可能性は著しく低くなる。特に、バス102をプロービングなどの物理的な攻撃は成功の可能性が極めて低くなるのであろう。一方、暗号キーモジュールがメモリ素子の場合は図1ないし図2を参照して上述し、以下では図4~図13を参照して暗号キーモジュールが非メモリ素子であるPUFで実現される実施形態について説明する。参考に、本明細書で記載されるPUFは物理的な複製が不可能であり、一回製造された後には、少なくとも理論的には変わらない暗号キーを生成する。以下は、暗号キーモジュールが非メモリ素子であるPUFによって実現される様々な実施形態について記載し、図4ないし図8は、半導体工程SemiconductorProcessにおける工程偏差を用いて暗号キーを生成する暗号キーモジュールを実現例に対応する。そして、図9ないし図13は、回路をデザインする場合のデザインルールを意図的に違反することによって暗号キーモジュールを生成する実現例に対応する。図4は、本発明の一実施形態により工程偏差を用いて暗号キーを生成するPUF形態の暗号キーモジュールを構成する単位セルの概念を説明するための例示的な回路図である。図4に示すように、第1インバータ410と第2インバータ420が図示される。半導体工程で工程偏差は様々な理由に起因する。例えば、トランジスタを製造する場合、有効ゲートの長さ、ドーピング濃度関連指数、酸化物の厚さ関連指数、または閾値電圧などのパラメータが工程偏差の原因になり得る。一般的に工程偏差の小さい半導体製造工程が優れるものと認識されるが、物理的な特徴上、工程偏差を小さくすることはできても完全に除去することは不可能である。本実施形態において、第1インバータ410は第1論理閾値を有し、第2インバータ420は第2論理閾値を有する。論理閾値はインバータの入力電圧と出力電圧とが同じ値を有する場合の電圧値であり、図5を参照してより詳細に後述する。インバータ素子の論理閾値は、動作中であるインバータの出力端子と入力端子を短絡させる場合の電圧値に測定される。同じ工程で製造されるインバータは、理論上に同じ論理閾値を有するようデザインされるが、上記のように実際製造工程では工程偏差が存在するため、実際にはいずれの2つのインバータも完全に同じ論理閾値を有することができない。本発明の一実施形態によると、前記第1インバータ410と前記第2インバータ420は同じ製造工程で製造されたものであり、工程偏差に起因する論理閾値の差を有する。前記論理閾値の差は工程によって互いに異なるが、例えば、数ないし数十ミリボルト程度の大きさであってもよい。したがって、前記第1インバータ410の論理閾値と前記第2インバータ420の論理閾値を別途の比較器回路を用いて測定することは、測定上の誤差のために正確ではないこともある。したがって、2つのインバータの論理閾値を相対的に比較することのできるすなわち、別途の比較器回路を利用せずに測定する方法が要求される。本発明における一部の実施形態では、2つのインバータ間の論理閾値を相対的に別途の比較器回路を利用せずに自主的に比較していずれかの論理閾値が大きいかを判断する。もし、第2インバータ420が存在しなければ、第1インバータ410の入力端子と出力端子を短絡させる場合、第1インバータ410の出力電圧は前記第1インバータ410の論理閾値と同一である。また、第1インバータ410が存在しなければ、第2インバータ420の入力端子と出力端子を短絡させる場合、第2インバータ420の出力電圧は前記第2インバータ420の論理閾値と同一である。しかし、図4に示すように、第1インバータ410の入力端子と第2インバータ420の出力端子が短絡されて第1ノードに接続され、第1インバータ410の出力端子と第2インバータ420の入力端子が短絡されて第2ノードに接続される場合は、前述の場合と異なる結果をもたらす。スイッチ430を用いて前記第1ノードと前記第2ノードを短絡させる場合、短絡された前記2つのノードの電圧値は、前記第1インバータ410の論理閾値と前記第2インバータ420の論理閾値との間の値平均値ではない場合もある、以下同一になる。前記2つのインバータの論理閾値のいずれかの値が高いかに関わらず、前記スイッチ430が閉じられている間は出力電圧の値が前記2つのインバータの論理閾値の間の値となる。そして、その後にスイッチ430を開放して前記第1ノードと前記第2ノードを開放する場合、前記第1ノードと前記第2ノードのいずれか1つの電圧値の論理的レベルlogicallevelは0になり、他の1つの論理的レベルは1になる。例えば、もし、第1インバータ410の論理閾値が前記第2インバータ420の論理的閾値よりも低いと仮定すると、前記スイッチ430が閉じられて第1ノードOutの反対側のノードと第2ノードOutノードが短絡された間の第1ノードの電圧は前記第1インバータ410の論理閾値よりも高い。したがって、前記スイッチ430が再び開放されて前記第1ノードと前記第2ノードが開放された後、第1インバータ410は自身の入力端子である第1ノードの電圧を論理的レベルハイHighと認識し、これにより第1インバータ210の出力端子である第2ノードの電圧を論理的レベルローLowにする。この場合、第2インバータ420は自身の入力端子である第2ノードの電圧を論理的レベルローと認識し、これにより第2インバータ420の出力端子である第1ノードの電圧を論理的レベルハイにする。結局、図4に示す出力端子Outである第2端子の電圧の論理的レベルはハイとなる。反対に、もし、第1インバータ410の論理閾値が前記第2インバータ420の論理的閾値よりも高いと仮定すると、前記スイッチ430が閉じられて第1ノードと第2ノードが短絡された間の第1ノードの電圧は前記第1インバータ410の論理閾値よりも低い。したがって、前記スイッチ430が再び開放されて前記第1ノードと前記第2ノードが開放された後、第1インバータ410は自身の入力端子である第1ノードの電圧を論理的レベルローと認識し、これにより第1インバータ410の出力端子である第2ノードの電圧を論理的レベルハイにする。この場合、第2インバータ420は自身の入力端子である第2ノードの電圧を論理的レベルハイと認識し、これにより第2インバータ420の出力端子である第1ノードの電圧を論理的レベルローにする。結局、図4に示す出力端子Outである第2端子の電圧の論理的レベルはローとなる。前述したように、第1インバータ410の論理閾値と第2インバータ420の論理閾値のいずれが高いかに応じて、スイッチ430の短絡開放以後の出力端子Outの論理的なレベルはハイまたは1になるか、または、ローまたは0になる。ところが、同じ製造工程で製造された前記第1インバータ410と第2インバータ420のうちどの論理閾値が高いかはランダムであり、確率的に2つのインバータのうちいずれか一つの論理閾値が他の論理閾値よりも高い確率は50程度である。そして、ひとまず製造されてからは前記論理閾値が高い側がどの側であるかは変化し難い。結局、図4に示す実施形態によって1ビットのデジタル値1になったり0になる確率は同一であるが、1回決定されれば変化し難い値を生成する。前記過程は、図5に示すグラフを参照してより明確に説明する。図5は、図4に示す実施形態を理解するための参考グラフである。例示的な参考グラフとして、図4に示す第1インバータ410の論理閾値が第2インバータ420の論理閾値よりも低い場合に対する電圧特性voltagecharacteristicが図示されている。曲線510は第1インバータ410の電圧特性の曲線であり、曲線520は第2インバータ420の電圧特性の曲線である。本発明の一実施形態により第1インバータ410と第2インバータ420が同じ製造工程で製造されるとき、曲線510と曲線520は大体一致するものの、工程偏差のために若干の差はある。曲線510と傾きが1である直線530の交点を探すと、第1インバータ410の論理閾値であるV1を決定することができる。また、曲線520と直線530の交点を探すと、第2インバータ420の論理閾値であるV2を決定することができる。本実施形態においてV1はV2よりも低い。したがって、図4に示すスイッチ430が閉じられ、前記第1ノードと前記第2ノードが短絡される場合Resetとする、第1ノードと第2ノードの電圧VResetはV1とV2の間にある値となる。そして、前記スイッチ430が再び開放されて前記第1ノードと前記第2ノードが開放された後、第1インバータ410は第1ノードの電圧VResetを論理的レベルハイと認識し、これにより第1インバータ410の出力端子である第2ノードの電圧を論理的レベルローにする。この場合、第2インバータ420は第2ノードの電圧VResetを論理的レベルローと認識し、これにより第2インバータ420の出力端子である第1ノードの電圧を論理的レベルハイとする。したがって、図4に示す出力端子Outである第2端子の電圧の論理的レベルはハイとなる。図4に示された単位セルが1ビットのデジタル値を作れば、このような単位セルをN個集積すると、Nビットのデジタル値が暗号キーを生成することができる。本発明の一部実施形態によると、このような方式によって暗号キーモジュール320が実現され得る。半導体工程偏差を用いたインバータ素子の論理閾値の差を用いてデジタル値形態の暗号キーを生成する暗号キーモジュールの実現は下記の図6に示すような構成も可能である。図6は、本発明の一実施形態に係る暗号キーモジュール600の例示的な実現を示すブロック図である。本実施形態において、暗号キーモジュール600は、インバータ611ないしインバータ615の5個のインバータ、選択部620及び比較器630を備える。選択部620は、図6に示された5個のインバータのいずれか2つを選択する。例えば、インバータ612とインバータ613が選択されてもよい。この場合、比較器630は、インバータ612の論理閾値とインバータ613の論理閾値とを比較し、前記比較結果に応じてOut端子に出力電圧を提供する。そして、前記Out端子の出力電圧の論理的レベルに応じて1ビットのデジタル値が生成されてもよい。そして、選択部620が他の2つのインバータを選択する場合、前記比較器630は再び1ビットのデジタル値を生成してもよい。前記のように、選択部620が5個のインバータ611ないし615のうち2つを選択し、比較器630が選択された2つのインバータの論理閾値を比較することでデジタル値を生成する場合、最大10ビットのデジタル値が取得される。本実施形態ではインバータが5個であるが、本発明はこれに限定されず、生成しようとするデジタル値のビット数、回路の面積などを考慮して様々に変更することができる。そして、半導体チップ内に集積され得る比較器630の面積がインバータ611ないし615の面積に比べて大きいことを考慮したため、本実施形態では選択部620によって複数のインバータと1つの比較器630が接続された。しかし、他の応用例では、インバータ2個当たり比較器1つが組になってNビットのデジタル値を生成してもよい。一方、半導体工程偏差を用いたインバータ素子の論理閾値差を用いてデジタル値形態の暗号キーを生成する暗号キーモジュールの実現は下記の図7のような構成も可能である。図7は、本発明の一実施形態により差動増幅器の工程偏差を用いてデジタル値を生成する暗号キーモジュールの単位セル700を示す。単位セル700は差動増幅器回路である。トランジスタ及び抵抗のうち少なくとも1つの素子で構成される差動増幅器回路である単位セル700は第1入力端子711と第2入力端子712の電圧の差を増幅し、第1出力端子721と第2出力端子722との間の電圧差として提供する。したがって、前記第1入力端子711と第2入力端子712を短絡させる場合、理論的には、出力電圧値の第1出力端子721と第2出力端子722との間の電圧差が0でなければならない。しかし、半導体工程偏差による素子間の電気的な特性差のために、第1出力端子721の電圧と第2出力端子722の電圧は完全に同一ではない。したがって、図6に示す実施形態においてインバータの論理閾値を比較したような方法により、2つの出力端子のうちどの出力端子の電圧が高いかを比較すれば、1ビットのデジタル値を生成することができる。例えば、第1入力端子711と第2入力端子712を短絡させた場合、第1出力端子721の電圧値が第2出力端子722の電圧値よりも高ければ、デジタル値1と認識し、反対の場合にはデジタル値0と認識する。したがって、このような差動増幅器単位セル700がN個集積されれば、Nビットのデジタル値の形態で暗号キーを提供することができ、本発明の一部実施形態による暗号キーモジュールが実現され得る。このような実現が下記の図8で図示されている。図8は、本発明の一実施形態により暗号キーモジュール800が実現された例示的な回路図を示す。図示された実施形態において、暗号キーモジュール800は6個の差動増幅器811ないし816、前記6個の差動増幅器のいずれか1つを選択する選択部820、及び前記選択部820によって選択された差動増幅器の2つの出力電圧を比較して1ビットのデジタル値を生成する比較部830を備える。この場合、前記6個の差動増幅器811ないし816の全体の入力端子は短絡され、同じ電圧を有する。本発明の一実施形態によると、選択部820は6:1MUX素子であってもよい。ただし、これは本発明の実現のための一実施形態に過ぎず、本発明は、特定の実施形態に限定されることはない。したがって、MUX素子の入力/出力ポートの数は変更されてもよく、さらに選択部820はMUX素子ではない他の素子であってもよい。前記6:1MUX素子は、12個の入力端子を介して入力される6個の差動増幅器の出力電圧を2つの出力端子に出力する。そして、この2つの出力端子は比較部830の2つの入力端子に接続される。前記実施形態において、暗号キーモジュール800は6ビットのデジタル値である暗号キーを生成してもよい。以上では、図4ないし図8を参照して半導体工程の工程偏差を用いて暗号キーモジュールを実現する実施形態が説明された。以下は、図9ないし図13を参照して半導体デザインルールを意図的に違反することによって暗号キーモジュールを実現する実施形態について説明する。図9は、本発明の一実施形態により半導体デザインルールを意図的に違反して暗号キーモジュールを生成する原理を説明するための概念図である。通常、コンタクトまたはビアは導電レイヤの間を接続するよう設計されるものであり、通常コンタクトまたはビアサイズは導電レイヤの間を短絡させるよう決定される。そして、通常のデザインルールでは導電レイヤの間を短絡させることが保障されるよう最小限のコンタクトまたはビアサイズが決定されている。しかし、本発明の一実施形態に係る暗号キーモジュールの実現において、コンタクトまたはビアのサイズをデザインルールに応じて決定したものよりも意図的に小さくし、一部のコンタクトまたはビアは導電レイヤの間を短絡させ、他の一部のコンタクトまたはビアは導電レイヤの間を短絡させず、このような短絡の有無は確率的に決定される。従来の半導体工程ではコンタクトまたはビアが導電レイヤの間を短絡させることができなければ工程上失敗となるが、これを乱数性を有する暗号キーの生成に利用する。図9を参照すると、半導体製造工程でメタル1レイヤ902とメタル2レイヤ901の間にビアが形成された形状を示す。ビアサイズをデザインルールに応じて十分大きくしたグループ910では全てのビアはメタル1レイヤ902とメタル2レイヤ901が短絡され、短絡の有無をデジタル値に表現すれば全て0になる。一方、ビアサイズを極めて小さくしたグループ930では全てのビアはメタル1レイヤ902とメタル2レイヤ901が短絡されていない。したがって、短絡の有無をデジタル値に表現すれば全て1になる。そして、ビアサイズをグループ910とグループ930との間のグループ920では、一部のビアはメタル1レイヤ902とメタル2レイヤ901が短絡され、他の一部のビアはメタル1レイヤ902とメタル2レイヤ901が短絡されていない。本発明の一実施形態によると、暗号キーモジュールを実現するために、グループ920のように、一部のビアはメタル1レイヤ902とメタル2レイヤ901を短絡させ、他の一部のビアはメタル1レイヤ902とメタル2レイヤ901を短絡させられないようビアサイズを設定して構成する。ビアサイズに対するデザインルールは半導体製造工程により異なるが、例えば0.18ミクロンumのCMOSComplementarymetaloxidesemiconductor工程でビアのデザインルールが0.25ミクロンと設定されたとすれば、本発明の一実施形態に係る暗号キーモジュールの実現ではデザインルールを意図的に違反し、ビアサイズを0.19ミクロンに設定することでメタルレイヤ間の短絡の有無が確率的に分布するようにする。このような短絡有無の確率分布は50の短絡確率を有することが理想的であり、本発明の一実施形態に係る暗号キーモジュールの実現では前記確率分布が最大50に近くビアサイズを設定して構成される。このようなビアサイズ設定は工程による実験によってビアサイズを決定してもよい。図10は、本発明の一実施形態により半導体デザインルールを意図的に違反して実現する暗号キーモジュールの構成を説明するためのグラフである。グラフにおいてビアのサイズが大きいほど、メタルレイヤ間の短絡確率が1に近いことが確認される。デザインルールによるビアサイズはSdとして、メタルレイヤ間の短絡が十分保障される値である。そして、Smは理論的にメタルレイヤの短絡確率が0.5になるビアサイズであるが、前記のように工程によって値が異なり実験によって最大に類似する値を探すことはできるが、正確なSmを探すことは難しい。したがって、本発明の一実施形態に係る暗号キーモジュールの実現において、具体的な実験によりメタルレイヤ間の短絡の有無が0.5で所定の許容誤差を有するSx1とSx2の範囲内前記Sx1とSx2は別に図示していないが、示されたSx近くの一定マージンを有する領域で設定される。図9ないし図10ではビアサイズに関するデザインルールを意図的に違反して暗号キーモジュールを実現する実施形態を説明したが、本発明の他の一部実施形態によると、暗号キーモジュールは、導電レイヤ間のギャップに関するデザインルールを意図的に違反することで実現される。図11は、本発明の一実施形態により導電レイヤ間のギャップを調整して暗号キーモジュールを生成する過程を説明するための概念図である。前記のように、本発明の他の一実施形態によると、メタルライン間のギャップを調整してメタルライン間の短絡の有無が確率的に決定されるようにする。メタルライン間の短絡が十分に保障されるよう、メタルライン間隔を小さくしたグループ1110では全ての場合でメタルラインが短絡された。そして、メタルラインの間隔を極めて大きくしたグループ1130では全ての場合でメタルラインが短絡されていない。本実施形態において、暗号キーモジュールを実現するためには、グループ1120のように、メタルラインの一部は短絡されて一部は短絡されないように、短絡が確率的に行われるメタルラインの間隔を設定する。図12は、本発明の一実施形態に係る暗号キーモジュール1200を実現するために半導体レイヤに形成されたビアまたはコンタクトアレイの例示的な構造を示す概念図である。半導体基板に積層されたメタルレイヤ間に横M個、縦N個但し、M及びNは自然数、合わせてM×N個のビアが形成された形状が図示される。暗号キーモジュール1200は、M×N個のビアそれぞれがメタルレイヤ間を短絡させるかデジタル値は0短絡させることができないかデジタル値は1の有無に応じてM×Nビットの暗号キーを生成して提供する。図13は、本発明の一実施形態により図12に示す実施形態で生成されたデジタル値をそのまま暗号キーとして使用せずに0と1のバランスのために後処理する過程を説明するための概念図である。本発明の一実施形態によると、暗号キーモジュール1200で生成されたM×Nビットのデジタル値は、所定のk個単位ただし、kは自然数であるにグルーピングしてグループ化される。もちろん、図13で示されたグループ化は説明の便宜のための例示的な図面に過ぎず、実際の実現においては暗号キーモジュール1200内のレジスタまたはフリップフロップをグループ化する方法などが可能である。したがって、デジタル値をグループ化する方法によって0と1のバランスを行う過程は、本技術分野の通常の知識を有する者が様々な変形及び応用によって行うことができ、本発明の範囲から離れて解釈されてることはない。図13に示すように、4個のデジタル値が1つのグループにグループ化されている。暗号キーモジュール1200は、グループ1310とグループ1320がそれぞれ生成した4ビットのデジタル値の大きさを比較する。そして、グループ1310の4ビットデジタル値がグループ1320の4ビットデジタル値よりも大きければ、前記グループ1310とグループ1320を代表するデジタル値は1に決定する。反対に、グループ1310の4ビットデジタル値がグループ1320の4ビットデジタル値よりも小さければ、前記グループ1310とグループ1320を代表するデジタル値は0に決定する。他の実施形態では、グループ間のデジタル値1の個数を比較してグループ代表デジタル値を選択することも可能である。本発明の一実施形態に係る方法は、多様なコンピュータ手段を介して様々な処理を実行することができるプログラム命令の形態で実現され、コンピュータ読取可能な記録媒体に記録されてもよい。コンピュータ読取可能な媒体は、プログラム命令、データファイル、データ構造などのうち1つまたはその組合せを含んでもよい。媒体に記録されるプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり、使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー登録商標ディスク及び磁気テープのような磁気媒体、CD-ROM、DVDのような光記録媒体、光ディスクのような光磁気媒体、及びROM、RAM、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれてもよい。ここで説明されたソフトウェアモジュールの任意の一つ以上は、そのユニットに固有専用のプロセッサによって実行されてもよく、または、モジュールの一つ以上に共通するプロセッサによって実行されてもよい。説明された方法は汎用コンピュータやプロセッサによって実行されてもよく、ここで説明したような特定のマシンによって行われてもよい。上述したように、本発明を限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような実施形態から多様な修正及び変形が可能である。したがって、本発明の範囲は、開示された実施形態に限定されるものではなく、特許請求の範囲のみならず特許請求の範囲と均等なものなどによって定められるものである。