複数のデバイス種類を含む集積回路ダイを製造する方法であって、複数のドープされたウェルを形成する工程と、前記複数のドープされたウェルのうちの少なくとも一部を二次的にドーピングして、高濃度ドープされたスクリーン層を形成する工程と、前記スクリーン層上にブランケット層をエピタキシャル成長させる工程と、エピタキシャル成長された前記ブランケット層の少なくとも一部をドーピングして、前記ブランケット層内に閾値電圧設定層を形成する工程と、シャロートレンチアイソレーションを用いて前記複数のドープされたウェルのうちの少なくとも一部を互いに分離する工程と、前記ブランケット層上に複数のゲートスタックを形成する工程であり、複数のデバイス種類を可能にするよう、少なくとも一部のゲートスタックは、第1の組成を有し、且つ該ゲートスタックと前記高濃度ドープされたスクリーン層との間に延在する空乏領域を有するように動作可能にされ、他のゲートスタックは、第2の組成を有するようにされる、工程と、を有する方法。前記シャロートレンチアイソレーションを用いて前記複数のドープされたウェルのうちの少なくとも一部を互いに分離する工程は、前記ブランケット層をエピタキシャル成長させる工程の後に行われる、請求項1に記載の方法。前記ブランケット層は更に、前記閾値電圧設定層上のチャネル層を含む、請求項1に記載の方法。前記ブランケット層の少なくとも一部は、前記複数のゲートスタックの下方で、5×1017原子/cm3未満の濃度を有する実質的にアンドープのチャネル層として維持される、請求項1又は3に記載の方法。前記閾値電圧設定層を形成する処理中に、前記スクリーン層内のドーパントが前記ブランケット層内に外方拡散する、請求項1に記載の方法。ドーパント注入中に、前記ブランケット層の少なくとも一部をマスクし、マスクされたブランケット層部分を実質的にアンドープに保つことによって、異なるデバイス種類が形成される、請求項1に記載の方法。前記ブランケット層及び/又はチャネル層の少なくとも一部をドーピングすることによって、異なるデバイス種類が形成される、請求項1又は3に記載の方法。エピタキシャル成長された前記閾値電圧設定層は、閾値電圧設定ノッチを形成するようにドープされる、請求項1に記載の方法。前記複数のゲートスタックのうちの少なくとも一部は、ゲートラストプロセスを用いて形成される、請求項1に記載の方法。熱酸化膜の代わりにパッド酸化膜を用いることによって低サーマルバジェットが維持される、請求項1に記載の方法。複数のデバイス種類を含む集積回路ダイであって、複数のドープされたウェルであり、少なくとも一部のドープされたウェルは、第1のデバイス種類用のスクリーン層を形成するように二次的にドープされ、少なくとも一部のドープされたウェルは第2のデバイス種類を支持する、複数のドープされたウェルと、前記第1のデバイス種類の前記スクリーン層の上に位置する、相異なるようにドープされた第1のチャネル層と閾値電圧設定層とを有するブランケット層と、前記第2のデバイス種類のドープされたウェル上の第2のチャネル層と、前記第1及び第2のチャネル層の上の複数のゲートスタックであり、少なくとも一部のゲートスタックは第1の組成を有し、他のゲートスタックは第2の組成を有する、複数のゲートスタックと、を有する集積回路ダイ。前記第1及び第2のチャネル層は何れも、実質的にアンドープであり、それぞれのゲートスタックの下方で5×1017原子/cm3より低い濃度を有する、請求項11に記載の集積回路ダイ。前記ブランケット層及び/又はチャネル層の少なくとも一部をドーピングすることによって、異なる複数のデバイス種類がされている、請求項11に記載の集積回路ダイ。前記閾値電圧設定層は前記スクリーン層に接触している、請求項11に記載の集積回路ダイ。前記複数のデバイス種類は、DDCデジタル論理デバイス、レガシーデジタル論理デバイス、DDCアナログデバイス、レガシーアナログデバイス、レガシー入力出力I/Oアナログ回路システム、高VTデバイス、及び低VTデバイス、のうちの少なくとも1つを含むように選択されている、請求項11に記載の集積回路ダイ。低電力トランジスタが標準トランジスタを置き換えるときにも、ダイ上のアナログI/Oトランジスタを変更しないままにすることを可能にするような、低電力デジタルトランジスタのプロセス及び構造を有することには、実質的な利点が存在する。故に、一部が変更され且つ他の部分が不変のレガシー回路にされるが、それらを製造するプロセスは実質的に変更されないような回路の組合せを持つことが望ましい。また、コストを低減し且つ歩留まりを向上させるためには、集積回路全体を製造する際の製造工程数を実質的に増やさないことがベストとなり得る。従って、相補型金属酸化物半導体CMOSトランジスタ及び集積回路用の改善された構造及び製造方法が技術的に望まれる。また、単一の集積回路ダイ上の、古い及び新しい、デジタルトランジスタ及びアナログトランジスタトランジスタの製造と相性の良い製造プロセスが技術的に望まれる。以下に見られるように、ここに記載する様々な実施形態は、従来技術における欠点を洗練された手法で解消する構造及びプロセスを提供する。数々の電子デバイス及びシステムにおける電力消費を低減するため、一組の新たな様々な構造及び方法が提供される。これらの新たな様々な構造は、レガシーデバイスを含むその他のデバイスとともに、共通のシリコン基板上に実装され得る。これらの構造及び方法のうちの一部は、概して既存のバルクCMOSプロセスフロー及び製造技術を再利用することによって実現されることができ、半導体産業及びより広範な電子装置産業がコスト及びリスクを伴って代替技術に切り替わることを回避することを可能にする。構造及び方法の一部は、深く空乏化される深空乏化チャネルDeeplyDepletedChannel;DDC設計に関し、従来のバルクCMOSと比較して低減されたσVTを有するCMOSベースのデバイスを可能にするとともに、チャネル領域内にドーパントを有するFETの閾値電圧VTを遙かに正確に設定することを可能にし得る。DDCを構成して様々な利益を達成することには数多くの手法が存在し、また、ここで提示される更なる構造及び方法を、単独で、あるいはDDCとともに使用して、更なる利益を生み出すことが可能である。本開示により、従来の半導体製造プロセスに対する様々な技術的利点が説明される。1つの技術的利点は、VT設定の調整を精密な幅内で可能にするための特徴的なノッチを指し示すドーパントプロファイルが提供されることである。他の1つの技術的利点は、金属の適切な選択によってVT設定範囲が拡大され、ダイ上で非常に広範囲でのVT設定が提供されることである。更なる他の1つの技術的利点は、ボディバイアスの使用により、DDCトランジスタにおける電力消費の有意な動的制御が提供されることを含む。結果として、VT低いσVTを有する及びVDDを独立に制御することができ、所与のデバイスにおいてVTとは別個にボディバイアスを調整することができる。本開示の特定の実施形態は、これらの利点の一部又は全てを享受することもあるし、これらの利点を享受しないこともある。以下の説明、図面及び特許請求の範囲から、その他の技術的利点が当業者に明らかになる。数々の電子デバイス及びシステムにおける電力消費を低減するように構成された新たな構造及び方法が提供される。これらは、デジタル及びアナログの双方のデバイスを含む多様な異なるコンポーネントとともに、また、レガシーデバイスとともに、同じ回路内に製造され得る。高精度且つ広範囲でのVT制御と改善されたσVTとを有する広範なトランジスタを同一ダイ上に構築するためのプロセスフレンドリーな技術が提供される。さらに、ボディバイアス係数とVTとを別々に設定することができるように単一のSoC上に構築されることが可能な構造が提供される。これら2つの設定を切り離すことは、設計者に、大きく異なる種類のトランジスタデバイスを単一のSoC上で組み合わせてマッチングする能力を提供する。DDC構造を用いてVTの値が高精度に低いσVTで設定され、特徴的なノッチを指し示す新たなドーパントプロファイルが、VT設定を精密範囲内一例において、約±0.2Vで調整することを可能にする。このVT設定範囲は、金属の適切な選択によって拡大されることができ、ダイ上で非常に広範囲でのVT設定が提供される。また、これは、各トランジスタへの複数の別個のマスキング工程を必ずしも必要とすることなく可能である。静的バイアス及び/又は動的バイアスの正確な設定が付与されることで、広範囲のVTを有する異なる種類のトランジスタを十分に正確な範囲内で構築することができる。例えば、実質的に如何なる種類のトランジスタも、1.0VDDトランジスタの場合-0.9Vと0.9Vとの間のVTを有するように構築されることができ、また、同一ダイ上に構築され得る。機能的には、これが意味することは、ここに記載される実施形態が、複雑な高低VT混同信号回路のコスト効率的な製造を可能にする幅広く適用可能なトランジスタプロセス工程を実現するということである。そのようなプロセスによって形成されるトランジスタは、十分にマッチングされ、且つ/或いは、旧来通り動作したり、あるいは所望のように様々な低電力モードで動作したりすることができる。これら新たな構造及び方法のうちの一部は、概して既存のバルクCMOSプロセスフロー及び現行の基盤製造技術を再利用することによって実現されることができ、半導体産業及びより広範な電子装置産業がコスト及びリスクを伴って、製造プロセス及び装置の高コストな変更を要する代替技術に切り替わることを回避することを可能にする。電力節減及び性能上の利益を高めるために、アナログトランジスタ及びデジタルトランジスタの双方並びにレガシー構造及び刷新構造の組合せを含む異なる複数のトランジスタ設計を、単一の集積回路又はシステムオンチップSoCに組み込むことができる。レガシーモード又は低電力モードを含む異なる複数の電力モードが望みに応じて達成され得る。また、これら新たな構造は、レガシートランジスタ及びレイアウト構成とともにプロセスフローに組み入れられることができ、追加のプロセス工程を回避することによって、集積回路のプロセスフローに新たな構造を組み入れることの製造者へのリスクが軽減される。結果として、新たな電力節減トランジスタ構造を組み入れた例えばSoCなどの集積回路の製造費用の増加は、殆どあるいは全くない。また、より低い電力での動作の結果として従来デバイスに対する実質的な利益をもたらすよう、ここに記載される新手法を例えばエレクトロニクス製品などのシステムに組み入れて使用する方法及び構造が提供される。このような利益は、ここに記載例示される実施形態に従って設計製造され得る一層素晴らしい低減力システムの結果としての、システムレベルでの電力消費の低減、システム性能の向上、システムコストの改善、システム製造性の向上、及び/又はシステム信頼性の向上を含む。後に例証するように、この新手法は、例えばパーソナルコンピュータ、携帯電話、テレビジョン、デジタル音楽再生機、セットトップボックス、ラップトップ型及びパームトップ型の計算装置、電子書籍eブックリーダー、デジタルカメラ、GPSシステム、フラットパネルディスプレイ、ポータブルデータ記憶装置及びタブレットなどの消費者製品を含む広範なエレクトロニクスシステム、並びに多様なその他のエレクトロニクス装置にて有利に用いられ得る。一部の実装形態において、トランジスタ及び集積回路は、エレクトロニクスシステム全体としての動作、ひいては、商業的な適合性を実質的に高めることができる。一部の実施形態において、ここに記載される革新的なトランジスタ、集積回路、及びそれらを含むシステムはまた、その他の手法より環境に優しい実装形態を可能にし得る。これら及びその他の利益は、設計者、製造者及び消費者の数多くの要求を満たすような、デジタル回路における進展を提供する。これらの利益は、集積回路の引き続いての更なる進展を可能にする新たな構造を有するシステムを提供し、それにより、向上された性能を有する装置及びシステムをもたらし得る。ここでは、実施形態及び実施例は、トランジスタ、集積回路、エレクトロニクスシステム及び関連方法を参照して説明され、新たな構造及び方法が、エレクトロニクス製品のエンドユーザへのものを含め、様々なレベルの製造プロセス及び商業連鎖で提供する特徴及び利益を強調する。これらの例における構造並びに集積回路及びエレクトロニクスシステムを製造する方法に特有の概念の適用は広範囲であることが判明するであろう。従って、理解されるように、発明の精神及び範囲は、これらの実施形態及び実施例に限定されるものではなく、本願及び同一出願人の関連出願に添付の請求項によってのみ限定されるものである。一実施形態において、同じチャネル長の従来のドープトチャネルデバイスと比較して正確に制御された閾値電圧を有する新たなナノスケール電界効果トランジスタFET構造が提供される。この文脈において、正確に制御された閾値電圧とは、σVTの有意な改善又は低減をもたらすVT値を設定することができ、且つ場合により調整することができることを含む。この構造及びその製造方法は、従来デバイスと比較して低い動作電圧を有するFETトランジスタを可能にし得る。一実施形態は、ゲートから、該ゲートの下方の或る深さに設定される高濃度ドープされたスクリーン遮蔽層まで延在する空乏ゾーン又は空乏領域すなわち、深空乏化チャネルを有するように動作可能なナノスケールFET構造を含む。一実施形態において、ゲート近傍のチャネル領域は、該ゲートの下方にゲート長の1/2以上の距離を空けて配置された高濃度スクリーン領域と比較して実質的にアンドープである。これにより、高濃度ドープされたスクリーン領域又はスクリーン層と対を為す、実質的にアンドープのチャネル領域又はチャネル層濃度は5×1017原子/cm3未満であり、典型的に、エピタキシャル成長されたシリコン層として形成されるが提供される。また、動作時、これらの構造は、閾値電圧にほぼ等しい電圧又はそれより大きい電圧がゲートに印加されるときにゲートから生じる電界を終端させる深空乏化ゾーン又は深空乏化領域を画成するように作用する。特定の実施形態において、スクリーン層は、ソース及びドレインとの直接的な接触を回避するように位置付けられる。他の特定の実施形態において、スクリーン層は、複数のソース/ドレイン/チャネル/スクリーン領域の下に延在するシートとして形成されてもよい。スクリーン領域の厚さは典型的に、5nmから50nmの範囲内とし得る。スクリーン領域は、チャネル、閾値電圧調整領域設けられる場合及びPウェルより高濃度にドープされる。実用上、スクリーン領域は、1×1018原子/cm3と1×1020原子/cm3との間の濃度を有するようにドープされる。特定の実施形態において、アンドープのチャネル及びゲートの方へのドーパントマイグレーションを防止するため、炭素、ゲルマニウム又はこれらに類するものなどからなる耐ドーパントマイグレーション層が、スクリーン領域の上に設けられ得る。閾値電圧は主として、ゲート仕事関数と、ボディバイアスと、チャネル厚と、スクリーン層の深さ及びドーパント濃度と、の組合せによって設定されるが、必要に応じて、スクリーン領域に隣接して別のエピタキシャル成長シリコン層を設けることにより、閾値電圧の微調整が可能である。この閾値電圧調整領域は、スクリーン領域のドーパント濃度より低いドーパント濃度を有する。典型的な用途では、閾値電圧調整領域は、5×1017原子/cm3と2×1019原子/cm3との間の範囲内の平均濃度を有するようにドープされる。存在するとき、閾値電圧調整領域の厚さは、典型的に、2nmから50nmの範囲内とし得る。特定の実施形態において、チャネル領域への、あるいはスクリーニング領域から閾値電圧調整領域への、ドーパントのマイグレーションを防止するため、閾値電圧調整領域の上及び/又は下に、炭素、ゲルマニウム又はこれらに類するものなどからなる耐ドーパントマイグレーション層が設けられ得る。認識されるように、100nm未満の論理デバイスでは、DDC深さXdは、ゲートの下方のスクリーン層の深さによって設定され、典型的にゲート長の1/2すなわち、1/2×LGであり、場合によりゲート長すなわち、LGに等しく、あるいはこれらの中間の割合例えば、3/4×LGに等しい。一例において、DDC深さは、チャネル長の1/2より大きく、あるいはそれにほぼ等しく設定され、それにより、動作時に、1V未満の低い動作電圧であっても閾値電圧の正確な設定を可能にする。特定の用途の要求に応じて、異なる深さが異なる有利な結果をもたらし得る。この開示によれば、理解されるように、異なる用途、異なるデバイス構成、及び特定の設計の様々なパラメータにおいて、異なるDDC深さが可能である。特定の用途のパラメータに応じて、DDCトランジスタを形成する際に使用される異なる領域厚さ、ドーパント濃度及び動作条件が、異なる有利な結果をもたらし得る。後述するように、構造及び方法の一部は、レガシートランジスタデバイスとともに、同一のウエハー及びダイ上にレイアウトされるモノリシック回路内に製造されることが可能なDDC設計に関する。DDCは、高濃度ドープされたチャネルを有する従来のバルクCMOSと比較して低減されたσVTを有するとともに増大されたVTの可変性を可能にするCMOSデバイスを可能にし得る。DDC設計はまた、従来のバルクCMOSトランジスタと比較して強いボディ効果を有することができ、それにより、トランジスタ閾値電圧設定のバイアス電圧支援制御の向上を可能にし得る。異なる効果を達成するようにDDCを構成する数多くの手法が存在し、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはDDCとともに使用され得る。これらの構造及びその製造方法は、従来のナノスケールデバイスと比較して低い動作電圧と低い閾値電圧との双方を有するFETトランジスタを可能にする。さらに、DDCトランジスタは、ボディバイアス電圧発生器の助けを借りて閾値電圧が静的に設定されることを可能にするように構成され得る。一部の実施形態において、閾値電圧は更に、動的に制御されることができ、トランジスタのリーク電流を大幅に低減低リークの低速動作用にVTを上げる方向に調整するようにバイアス電圧を設定することによるあるいは増大高リークの高速動作用にVTを下げる方向に調整することによるすることを可能にする。結局のところ、これらの構造及びその製造方法は、回路が動作している間に動的に調整されることが可能なFETデバイスを有する集積回路を設計することを可能にする。故に、集積回路内のトランジスタ群は、名目上同じ構造を有するように設計されながら、異なるバイアス電圧に応答して異なる動作電圧で動作するように、あるいは異なるバイアス電圧及び動作電圧に応答して異なる動作モードで動作するように、制御、調整あるいはプログラムされることができる。また、これらは回路内で異なる用途に合わせて製造後に設定されることが可能である。ここでは、トランジスタを参照して特定の実施形態及び例を説明し、新たな構造及び方法がトランジスタに提供する特徴及び利益を強調する。しかしながら、これらの実施形態における構造及び集積回路の製造方法に特有の概念の適用可能性は、広範囲であり、トランジスタ又はバルクCMOSに限定されない。従って、技術的に理解されるように、本発明の精神及び範囲は、これらの実施形態及び例、又は本願及び同一出願人の関連出願に添付の請求項に限定されるものではなく、その他のデジタル回路の状況にも有利に適用され得る。以下の説明においては、発明が実施され得る好適な手法のうちの一部の数多くの具体的な詳細事項が与えられる。直ちに明らかになるように、本発明はこれらの具体的詳細事項を用いずに実施されることも可能である。また、不必要に詳細にして発明を不明瞭にしないよう、周知の回路、構成要素、アルゴリズム及びプロセスについては詳細には示しておらず、あるいは模式図又はブロック図の形態で図示している。また、大抵の部分に関して、材料、工具、処理タイミング、回路レイアウト及びダイ設計についての詳細は、当該技術の当業者の理解の範囲内であると考えられるので、発明の完全なる理解を得るためにそのような細部が必要でない限りは省略している。以下の説明及び特許請求の範囲の全体を通して、特定のシステム構成要素を参照するために特定の用語を使用する。同様に、認識されるように、構成要素は異なる名称で呼ばれることもあり、ここでの説明は、名称で異なるが機能で異ならない構成要素間で区別することを意図するものではない。以下の説明及び特許請求の範囲において、用語含む及び有するは、終わりのないオープンエンド的なものとして使用され、故に、例えば含むが、それらに限定されないなどを意味するように解釈されるべきものである。ここでは、上述の方法及び構造の様々な実施形態及び例を説明する。認識されるように、この詳細な説明は、単に例示的なものであり、何らかの限定を意図したものではない。この開示の恩恵を受ける当業者には直ちに、その他の実施形態も示唆される。添付の図面に図示される実施形態が詳細に参照される。図面及び以下の詳細な説明の全体を通して、同一あるいは同様の部分には同一の参照符号を用いる。明瞭化のため、ここに記載される実装形態及び実施形態の通常機能の全てを図示して説明するようなことはしない。認識されるように、当然ながら、本発明を実際に実装する開発においては、開発者の具体的な目的を達成するために、典型的に数多くの実装特有の決定が為されることになる。また、認識されるように、そのような開発努力は、複雑で時間を消費するものとなることがあるが、そうは言っても、この開示の恩恵を受ける当業者にとっての通常のエンジニアリング作業であろう。また、半導体の物理的特性及び電気的特性を変化させるために半導体の基板又は結晶層に注入される、あるいはその他の方法で存在する原子の濃度が、物理的及び機能的な領域又は層レイヤとの関連で説明される。これらは、当業者によって、特定の平均濃度を有する3次元の材料の集まりとして理解され得る。あるいは、それらは、異なる濃度又は空間的に変化する濃度を有する部分領域又はサブレイヤとして理解され得る。それらはまた、ドーパント原子の小集団、実質的に同様のドーパント原子の領域若しくはそれに類するもの、又はその他の物理的形態として存在し得る。これらの特性に基づく領域の記述は、形状や正確な位置又は向きを限定することを意図するものではない。それらはまた、これらの領域又は層を、特定の、プロセス工程の種類若しくは数、層の種類若しくは数例えば、複合層若しくは単一層、使用される半導体堆積技術、エッチング技術若しくは成長技術に限定することを意図したものではない。これらのプロセスは、エピタキシャルに形成される領域若しくは原子層成長、ドーパント注入方法、又は線形、単調増加、レトログレード逆行性若しくはその他の好適に空間変化するドーパント濃度を含む特定の縦方向若しくは横方向のドーパントプロファイルを含み得る。ここに含まれる実施形態及び例は、図に示されて後述されるエピタキシャルプロセス及びその他のプロセスなどの、使用される具体的なプロセス技術又は材料を示すことがある。それらの例は、単に例示的な例として意図されたものであり、限定的なものとして解釈されるべきではない。ドーパントプロファイルは、異なるドーパント濃度の1つ以上の領域又は層を有することができ、プロセスにかかわらずに、濃度バラつき、及び領域若しくは層がどのように定義されるかは、赤外線分光法、ラザフォード後方散乱RBS、二次イオン質量分析法SIMS、又は様々な定性的あるいは定量的なドーパント濃度決定法を用いるその他のドーパント分析ツール、を含む技術によって検出可能であってもよいし、検出可能でなくてもよい。一実施形態において、低電力回路の構築ブロックは、ここで提供される1.0V以下の電圧VDDで動作可能な例えば低電力電界効果トランジスタなどの低電力トランジスタを有するように構成され得る。一例において、トランジスタは、100nm未満のゲート長を有するポリシリコンゲートを含むことができ、該ゲートはポリシリコン層と誘電体層とを含み得る。デバイスは更に、ポリシリコンゲートの誘電体層に接触する低濃度ドープのエピタキシャルチャネルを含む。高濃度ドープされたスクリーン層が、低濃度ドープされたエピタキシャルチャネルの下方且つトランジスタボディの上方で延在するように配置され得る。スクリーン層は、より詳細に後述するように、低濃度ドープされたエピタキシャルチャネル内へのドーパント拡散を抑制するように処理され得る。デバイスはソース及びドレインを含み、低濃度ドープされたエピタキシャルチャネルがソースとドレインとの間に延在する。特定の実施形態において、トランジスタボディへのボディバイアス電圧の印加を可能にするため、ボディタップも含められ得る。ボディバイアスは、MOSFETのVTを変調するボディ効果現象を当てにしたものであり、一般的にボディ効果係数として定量化される。認識されるように、ソースに対してボディを順方向にボディバイアスすることforwardbodybiasing;FBBは、VTを低下させ、トランジスタスピードを高める。しかしながら、リーク電流のVTに対する指数関数的依存性のため、FBBはまた、電力使用量の大きな増大をもたらす。同様に、逆方向のボディバイアスreversebodybiasing;RBBは、スピードの低下及び遅延の増大という代償の下に、リークを低減する。特定の実施形態において、ボディバイアスの印加は、例えば0.3Vより高い値までの、閾値電圧VTの上昇を可能にする。ボディタップは、ボディバイアス発生器とトランジスタボディとの間の接続部として模式的に図示されるものであるが、用途に応じて、所与の集積回路上の個々のデバイス、デバイス群、又は回路全体若しくは部分回路に設けられ得る。これらの実施形態によれば、改善されたσVTにより、より強いボディバイアス係数が可能にされ、それにより、改善されたVT変化が可能にされる。従来技術に係るシステムにおいては、ボディバイアス係数は、チャネルを高濃度ドーピングすることによって高められており、それにより、望ましくない広範囲のσVTがもたらされていた。故に、そのようなデバイスがボディバイアス媒介制御を用いて動作するためには、高い閾値電圧が必要であった。ここに記載される実施形態によれば、低いσVTと高度に調整可能なVT値とを有するデバイスを構築することができる。また、ボディバイアス及びVTを別々且つ独立に設定且つ/或いは調整することができ、様々なコンポーネントを単一のSoC上で組み合わせてマッチングするという特有の能力が設計者に与えられる。繰り返しになるが、数々の電子デバイス及びシステムにおける電力消費を低減するように構成された新たな構造及び方法が提供され、それらは、デジタル及びアナログの双方のデバイスを含む多様な異なるコンポーネントとともに、また、レガシーデバイスとともに、同じ回路内に製造されることができる。ここに記載される実施形態によれば、大幅に改善されたより低いσVTを可能にするとともに、向上された強いボディバイアス係数を提供することが可能なデバイス、システム及び方法が提供される。故に、強いボディバイアスを用いて広範囲で調整可能なVTが可能であり、それにより、より低い電力で動作する一層良好に機能するデバイス及びシステムがもたらされる。これを達成するため、高精度且つ広範囲でのVT制御と改善されたσVTとを有する広範なトランジスタを同一ダイ上に構築するためのプロセスフレンドリーな技術が提供される。さらに、ボディバイアス係数とVTとを別々に設定することができるように単一のSoC上に構築されることが可能な構造が提供される。これら2つの設定を切り離すことは、設計者に、大きく異なるトランジスタデバイスを単一のSoC上で組み合わせてマッチングする能力を提供する。図1は、ここに記載される方法を用いてデバイスに組み入れられることが可能な複数の様々なデジタル及びアナログのトランジスタ構成を、シリコン115上に有して構成された、例示的なSoC100を示している。ここで説明される方法及びプロセスによれば、新たなトランジスタデバイス及び構造とレガシートランジスタデバイス及び構造との多様な組合せを有するシステムを、バルクCMOSを用いてシリコン上に作り出すことができる。様々な実施形態において、チップは、動的バイアス構造10、静的バイアス構造12又は非バイアス構造14が別々あるいは組合せで存在する1つ以上の領域に分割され得る。動的バイアスの区画10内には、例えば、動的に調整可能なデバイス16が、高VTデバイス18及び低VTデバイス20とともに、そして場合によりDDC論理デバイス21とともに存在し得る。静的バイアスの区画12内には、例えば、DDC論理デバイス102が、レガシーデバイス104、並びに高VTデバイス22及び低VTデバイス24とともに存在し得る。バイアスが存在しない区画14内には、DDCアナログデバイス106と、レガシーアナログデバイス108と、I/O通信チャネル112を有するレガシーI/Oアナログシステム110とがともに存在し得る。この例示的なシステムにおいて、各区画に所望されるバイアスの種類に応じて異なる複数の区画に分離され得る単一のSoC100上に、多様な異なるデバイスが存在することができる。故に、SoC100は、DDCデジタル論理デバイス102、レガシーデジタル論理デバイス104、DDCアナログデバイス106、レガシーアナログデバイス108、レガシー入力出力I/Oアナログ回路システム110、高VTデバイス18、22、低VTデバイス20、24、及び場合によりその他のデバイスを含むことができ、これらは、共通バス114、ワイヤ配線図示せず又はその他のインタコネクションを介して、回路内で互いに相互接続され得る。これらのデバイスは、典型的にはシリコン基板又はその他の同様の基板である共通基板115上で、バルクCMOSとして形成され、あるいはその他処理される。SoC100は、DDC断面プロファイルを有する少なくとも1つのデバイス106を含んでいる。DDC断面プロファイルの一例が、全てが共に基板115上に形成されることが可能な多様なアナログ及びデジタルのトランジスタ120、130、140、150として、ここに示されている。第1のデバイス120は、ゲートスタック122及びスペーサと、ソース及びドレイン124/126と、シャロートレンチアイソレーションSTI構造117同士間を延在する深空乏化チャネル128及びスクリーン層129の下の浅いウェル127又はトランジスタボディと、を有するデジタルトランジスタである。このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。別の1つのデジタルデバイス130は、ゲートスタック132及びスペーサと、ソース及びドレイン134/136と、深空乏化チャネル138の下の浅いウェル137とを有している。デバイス120と異なり、このデジタルデバイス130は、DDC138とともにソース及びドレイン134/136間を延在するスクリーン層139を有している。デバイス120と同様に、このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。左から3番目及び4番目のデバイスは、チャネル領域においてデジタルデバイスの物理特性のうちの一部を共有するアナログデバイスであり、これら及びその他同様のデバイスに電力節減機能が提供される。アナログデバイス140は、ゲートスタック142及びスペーサと、ソース及びドレイン144/146と、STI構造117同士間を延在する深空乏化チャネル148及びスクリーン層149の下の浅いウェル147と、を有するアナログトランジスタである。上述のデジタルデバイスと同様に、このアナログデバイスのプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のアナログデバイスによって低電力特性が可能なことである。もう1つのアナログデバイス150は、ゲートスタック152及びスペーサと、ソース及びドレイン154/156と、深空乏化チャネル158の下の浅いウェル157とを有している。デバイス140と異なり、このアナログデバイス150は、DDC158とともにソース及びドレイン154/156間を延在するスクリーン層159を有している。デバイス140と同様に、このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。これら及びその他のデバイスについては、以下にて更に図示して説明する。一部の用途において、例えば図1に示したバイアス電圧源160などにより、トランジスタのボディ127にバイアス電圧を印加することが望ましいことがある。一実施形態によれば、ボディにバイアス電圧を印加することによって、所与の1つ又は複数のデバイスのVTが動的に設定され得る。故に、やはり、バイアス電圧源160とトランジスタとの間の接続として模式的に図示されるボディタップが、用途に応じて、所与の集積回路上の個々のデバイス、デバイス群、又は回路全体若しくは部分回路に設けられ得る。これらの実施形態によれば、改善されたσVTにより、改善されたVT変化を可能にする一層強いボディバイアス係数が可能にされる。これらのデバイスは、高VT又は低VTの何れかを有することができ、異なるパラメータを用いて構築され得る。また、これらのデバイスは、ボディバイアス係数及びVTを別々に設定することができるように単一のSoC上に構築され得る。繰り返しになるが、これら2つの設定を切り離すことは、設計者に、大きく異なる種類のトランジスタデバイスを単一のSoC上で組み合わせてマッチングする能力を提供する。結果として、例えば長めのチャネルのデバイスと短めのチャネルのデバイスなどの異なるデバイスのVT設定が、これら異なるデバイス間の電力合意を構築するように調整されマッチングされ得る。実際には、VTの調整は、例えば0.2Vなど、何れかのデバイスのVT全体と比較してかなり小さくされ得る。VTの一層大きい変更は、例えば金属ゲートの構築、ゲート仕事関数、選択EPI成長、イオン注入、アニール、及びより大きなVT変化をもたらすその他のプロセスなど、他のプロセスを用いて為され得る。図2を参照するに、アナログデバイス及びデジタルデバイスの様々な種類のDDC構造を作り出すための簡潔なフローチャート200が例示されている。ここに例示されるプロセスは、本発明の概念を不明瞭にしないよう、その記載において一般的且つ広いものであるように意図されたものであり、より詳細な実施形態及び例については以下にて説明する。これらのプロセス工程は、他のプロセス工程とともに、レガシーデバイスとともにDDC構造デバイスを含む集積回路の処理及び製造を可能にし、向上された性能と低減された電力とを有する幅広いアナログデバイス及びデジタルデバイスの全体に及ぶ設計を可能にする。また、VTを調整することができることにより、異なるトランジスタをマッチングすることができ、大きく異なるデバイスを同一のシリコンウエハー上に製造することが可能になる。そして、周知の処理技術及び設計ルールを用いて、新たな構造をレガシーデバイスとともに形成することができる。これは、ボディバイアス係数の設定をVTの設定から分離することによって可能にされる。このプロセスは、工程202にて、ウェル形成で開始する。これは、様々な実施形態及び例に従って、数多くの異なるプロセスのうちの1つとし得る。203に示されるように、ウェル形成は、所望の用途及び結果に応じて、STIシャロートレンチアイソレーション形成204の前又は後とし得る。P型注入には、ボロンB、インジウムI又はその他のP型材料を使用することができ、N型注入には、ヒ素As、リンP又はその他のN型材料を使用することができる。PMOSウェル注入では、P注入物が、10keVから80keVの範囲内且つ1×1013/cm2から8×1013/cm2の濃度で注入され得る。Asが、5keVから60keVの範囲内且つ1×1013/cm2から8×1013/cm2の濃度で注入されてもよい。NMOSウェル注入においては、ボロン注入のB注入は0.5keVから5keVの範囲内且つ1×1013/cm2から8×1013/cm2の濃度範囲内とし得る。ゲルマニウム注入Geが、10keVから60keVの範囲内且つ1×1014/cm2から5×1014/cm2の濃度で実行されてもよい。炭素注入Cが、0.5keVから5keVの範囲且つ1×1013/cm2から8×1013/cm2の濃度で実行されてもよい。ウエハー上の一部のデバイスはDDC型デバイスであり、他のデバイスは非DDC型デバイスであり、プロセスは、DDCプロセスを必要としない特定のデバイス上で一部のイオン注入が選択的にマスクされるようにした、ここに記載されるものと同じプロセスフローを含み得る。ウェル形成202は、202Aに示すように、Ge/BN、AsPのビームライン注入と、その後のエピタキシャルEPIプレ洗浄プロセスと、その後の非選択ブランケット全面EPI堆積とを含み得る。他の例では、ウェルは、202Bに示すように、BN、AsPのプラズマ注入と、その後のEPIプレ洗浄と、その後の非選択ブランケットEPI堆積とを用いて形成されてもよい。ウェル形成は、他の例では、202Cに示すように、BN、AsPの固体ソース拡散と、その後のEPIプレ洗浄と、その後の非選択ブランケットEPI堆積とを含んでもよい。更なる他の代替例として、ウェル形成は、202Dに示すように、単純に、ウェル注入と、その後のBN、PPのその場ドープ選択EPIとを含んでもよい。さらに後述するように、ウェル形成は、新たなDDC構造、レガシー構造、高VT構造、低VT構造、改善されたσVT、標準σVT、又はレガシーσVTを含む異なる種類のデバイスを念頭に置いて構成され得る。ここに記載される実施形態は、異なるウェル構造で異なるパラメータに従って共通基板上に構成される多数のデバイスのうちの何れかを可能にする。ウェル形成202の前又は後に行われ得るSTI形成204は、900°C未満の温度での、図6A-Hとともに更に詳細に後述する、低温トレンチ犠牲酸化物trenchsacrificialoxide;TSOXライナーを含み得る。ゲートスタック206が、多数の様々な手法にて、様々な仕事関数の様々な材料から形成あるいはその他の方法で構築され得る。1つの選択肢は、ポリ/SiONゲートスタック206Aである。別の1つの選択肢は、SiON/メタル/ポリ又はSiON/ポリとその後のhigh-k/メタルゲートとを含むゲートファーストプロセス206Bである。別の1つの選択肢のゲートラストプロセス206Cはhigh-k/メタルゲートスタックを含み、ゲートスタックは、high-kファースト-メタルゲートラストフロー又はhigh-kラスト-メタルゲートラストフローの何れかで形成され得る。更なる他の選択肢206Dは、デバイス構造に応じて調整可能な範囲の仕事関数、NNMOS/PPMOS/NPMOS/PNMOS/ミッドギャップ又はこれら間の何処か、を含むメタルゲートである。一例において、Nは4.05±0.2eVの仕事関数WFを有し、Pは5.01±0.2eVのWFを有する。次に、工程208にて、ソース/ドレインチップが注入され得る。あるいは場合により、用途に応じて、ソース/ドレインチップは注入されないこともある。チップの寸法は、要求に応じて異なり、ゲートスペーサSPCRが使用されるかに部分的に依存することになる。1つの選択肢において、208Aのように、チップ注入は行われなくてもよい。次に、必要に応じての工程210及び212にて、歪みチャネルを作り出す性能向上策として、PMOS又はNMOSのEPI層がソース及びドレイン領域内に形成され得る。当業者に理解されるように、歪みチャネルの分野には膨大な文献が存在する。ゲートラストのゲートスタックの選択肢の場合、工程214にて、ゲートラストモジュールが形成される。これは、214Aに示すように、ゲートラストプロセスの場合のみとし得る。以下の例を用いて、上述及びその他の特徴を更に詳細に説明する。図2Bを参照するに、トランジスタデバイス内の異なる複数のチャネル層の様々な範囲を例示するグラフ203が示されている。これらの範囲は、デバイスの異なる複数の層チャネル、閾値電圧調整VTA層及びスクリーン層を含むを画成する深さ及び濃度を測るものである。これら異なる複数の層は、ここに記載される例を含む様々なプロセスを用いてチャネル内に形成される。深さ及び濃度のこれらの範囲は、ボディバイアスVBB、閾値電圧VTを有し得る可能な例の範囲を定めている。-x=10-50nm、理想的には30nmチャネル-y=1-30nm、理想的には20nmVTA層-z=10-40nm、理想的には30nmスクリーン層-A≦5e17原子/cm3、理想的には≦1e17原子/cm3-5e17原子/cm3≦B≦5e18原子/cm3、理想的には1e18原子/cm3-5e18原子/cm3≦C≦1e20原子/cm3、理想的には1e19原子/cm3-m=1-10nm/decade、理想的には<5nm/decade-n1=1-15nm/decade、理想的には<5nm/decade-n2=1-10nm/decade、理想的には<5nm/decade-n3>10nm/decade、理想的には>20nm/decade。例:Bが5e18であると仮定Bが1e19まで増加すると、VTが最大で0.5Vだけ上昇するBが0まで減少すると、VTが最大で-0.5Vだけ低下する。Xが30nmであると仮定Xが50nmまで増加すると、VTが最大で-0.5Vだけ低下するXが10nmまで減少すると、VTが最大で0.5Vだけ上昇する。Cが1e19であると仮定Cが2e19まで増加すると、ボディ係数が40増大するCが5e19まで減少すると、ボディ係数が40減少する。Yが15nmであると仮定Yが30nmまで増加すると、VTが最大で-0.5Vだけ低下するYが1nmまで減少すると、VTが最大で0.5Vだけ上昇する。図2C及び2Dを参照するに、様々な実施形態に従って設定される様々なドーピングプロファイルが示されている。プロファイル220-A、220-B及び220-Cは、EPI層を用いずに実行され得るSSRW又はレトログレード注入と、それぞれ同様にEPI層を用いないが外方拡散のみを用いて形成され得る凸状プロファイル及び凹状プロファイルとを含む、従来技術に係るプロファイル曲線を例示している。ここに記載される実施形態によれば、ノッチを有するようにされた曲線が、特有の特性を提供するチャネル領域、VT設定層及びスクリーン層を画成する異なる複数の層のプロファイルを示す。それらの特性には、個々のトランジスタにおいてVTとVBBとを別々に制御可能なことが含まれる。どこにノッチが位置するかに応じて、トランジスタの異なる特性が達成され得る。図2C及び2Dには、様々な設定220-D乃至220-Pが例示されている。例220-Dは、90°又はそれより大きい中間屈曲点を有するノッチを含んでおり、デバイスのウェル及びチャネルを形成するときに単一のEPI層を用いて作り出すことができる。リバースノッチ220-Eは、VT設定層とスクリーン層との間のドーパント濃度における相対的な低下を指し示す90°未満の中間屈曲を有しており、デバイスのウェル及びチャネルを形成するときに、傾斜された単一EPI層を用いて、あるいは二重EPI層を用いて作り出すことができる。シャローノッチ220-Fは、VT設定層からスクリーン層への比較的滑らかな濃度コントラストを指し示す120°より大きいノッチ角を有しており、デバイスのウェル及びチャネルを形成するときに単一のEPI層を用いて作り出すことができる。ローレベルノッチ220-Gは、VT設定層における、より低いドーパント濃度を指し示し、デバイスのウェル及びチャネルを形成するときに単一のEPI層を用いて作り出すことができる。ディープリバースノッチ220-Hは、VT設定層とスクリーン層との間の濃度における、シャローリバースノッチと比較して深い中間低下を指し示し、デバイスのウェル及びチャネルを形成するときに、傾斜された単一EPI層を用いて、あるいは二重EPI層を用いて作り出すことができる。ハイレベルノッチ220-Jは、VT設定層における比較的高いドーパント濃度とスクリーン層前での横ばいとを示し、デバイスのウェル及びチャネルを形成するときに単一のEPI層を用いて作り出すことができる。ハイリバースノッチ220-Kは、VT設定層における比較的高いドーパントレベルと、それに続くスクリーン層前のドーパントレベルにおける中間低下と示し、デバイスのウェル及びチャネルを形成するときに、傾斜された単一EPI層を用いて、あるいは二重EPI層を用いて作り出すことができる。上述の実施形態を考えるに、デバイスのウェル及びチャネルを形成するときに2つ又は複数のEPI層を用いて作り出すことが可能な多重ノッチプロファイル220-L、及びデバイスのウェル及びチャネルを形成するときに単一又は複数の傾斜EPI層を用いて作り出すことが可能な多重リバースノッチ220-Mを含むその他の変形例も可能である。その他の変形例も可能であり、例えば、複合プロファイル220-N、複合リバースプロファイル220-O、埋込チャネル220-P、並びに、単一若しくは複数のEPI層、1つ以上の傾斜EPI層、及びチャネルの様々な深さ位置でドーパントレベルを調整するためのここに記載され且つ当業者に既知のその他のプロセスを用いて作り出され得るチャネルプロファイルのその他の変形例なども可能である。当業者に理解されるように、本開示を考えるに、その他のプロファイルも可能である。図3を参照するに、構造の様々なオプションの例300が示されており、それらのプロセスフローが図4A-4Lに例示されている。オプションA、302、は、例えば、浅シャローウェルとDDCチャネルとTiN/ポリゲートスタックとを有するトランジスタを含んだ、論理回路、SRAMデバイス又はアナログデバイスに使用されることが可能な、基本新トランジスタ構造を例示している。一例において、オプションAは、金属/ポリ複合ゲートスタックを有するトランジスタを含む。金属は、TaN、TiN、TiAlN、Mo若しくはNi、又はその他の金属を含むことができ、得られる仕事関数はミッドギャップからPポリ又はNポリの仕事関数までで調整され得る。また、例えばALD原子層成長法が堆積技術として使用され得る。堆積方法は、場合により、PVD物理気相成長法又はCVD化学気相成長法を含み得る。オプションB、304、は、基本新トランジスタ構造浅ウェル、DDCチャネル、及びTiN/ポリゲートスタックを含んでおり、さらに、PORウェルとDDCチャネルとTiN/ポリゲートスタックとを有する非浅ノンシャローウェルオプション、並びに、PORウェルとDDCチャネルとTiN/ポリゲートスタックとを有するアナログトランジスタを含んでいる。オプションC、306、は、浅ウェルとDDCチャネルとPORゲートスタックとを含むとともに、PORウェルとDDCチャネルとTiN/ポリゲートスタックとを有する選択的な非浅ウェルを含んでいる。異なるオプションは、異なるデバイス特性を提供するとともに、PMOSアナログデバイスに使用され得るゲートにN型仕事関数を適応させることを可能にする。図3Aを参照するに、表2は、NMOS構造及びPMOS構造との適合性を示すように様々なデバイス機構を記しており、表3は、浅ウェル、非浅ウェル、レガシーデバイスについての3つのオプションの適用可能性、及び各オプションフローで何枚のマスクが追加されるかを示している。マスク数は、トランジスタの組合せごとに異なり、表3に示されるように、必要な追加マスクは、どのオプションが所望されるかに応じて、少なくて1枚、多くて3枚となり得る。図4A-4Lは、例えば、浅ウェルとDDCチャネルとTiN/ポリゲートスタックとを有するトランジスタを含んだ、論理回路、SRAMデバイス又はアナログデバイスに使用されることが可能な、新トランジスタ構造のベースライン基本線を例示している。このプロセスはシリコンウエハーで開始する。シリコンウエハーは典型的に、その上に複数の集積回路を形成するために使用される。図4A-4Lは、幾つかの異なる回路コンポーネントの処理の一例を、シリコンウエハーの漸進的な一連の断面図によって示すものである。図5A-5J及び図6A-6Mは他の実施形態を示すものである。プロセスが進むにつれ、異なる構造のクロスオーバー及び除去があり、構造のうちの一部が置換あるいはその他の方法で除去される。従って、これら漸進的な図中のラベルは必然的に消去されることになり、全ての参照符号が最後までの全ての図中に示されることはない。この例は、PMOSDDC論理トランジスタ、NMOSDDC論理トランジスタ、PMOSDDCアナログトランジスタ、NMOSDDCアナログトランジスタ、PMOSレガシー論理トランジスタ、NMOSレガシー論理トランジスタ、PMOSレガシーアナログトランジスタ、NMOSレガシーアナログトランジスタ、高VTデバイス、低VTデバイス、及びその他のデバイス、を含む複数の構成デバイスを、単一のSoC上で処理するプロセスを例示するものである。当業者が理解するように、ここに記載される例を考えるに、これら及びその他のデバイスの様々な組合せ及び置換が可能であり、また、以下の例は単に例示を目的とするものである。図4Aにて、デバイス400はP型基板P-sub408を含んでいる。先ずSTIがアライメントされ、P型ウェルPWLパターニング及びイオン注入によるPWL410の形成と、N型ウェルNWLパターニングによるNWL412の形成とが続く。他の実施形態において、図示のように同じ基礎構造を用いて、非浅ウェル404とアナログ及び入力/出力回路I/O406とが形成され得る。一例において、Nウェル=As50-150keV、1e13-1e14であり、Pウェル=B10-80keV、1e13-1e14である。一実施形態によれば、従来既知のフローとは逆に、ウェルパターニングはSTIパターニングの前に行われる。また、一部のデバイスは、追加のトランジスタ回路機能を提供する浅ウェルを有し得る。浅ウェルデバイスの場合、NウェルがNMOSトランジスタ内に形成され、PウェルがPMOSトランジスタ内に形成される。非浅ウェルデバイスの場合には、NウェルがPMOSトランジスタ内に形成され、その逆もまた然りである。図4Bを参照するに、浅ウェルであるシャローN型ウェル414及びシャローP型ウェル416が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。非浅ウェルデバイス404、並びにアナログ及びI/Oデバイス406の場合、この例では、如何なる浅ウェルも注入されない。一例において、SNウェル=As15-80keV、1e13-1e14であり、SPウェル=B5-30keV、1e13-1e14である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。図4Cにて、N型スクリーン形成が実行されて、浅Nウェル上にAs420が注入されるとともに、P型スクリーン形成が実行されて、浅Pウェル上にGe、B又はC424が注入される。また、浅Nウェル上にVT設定層を設けるために、論理VTPP型デバイスのVT設定層パターニング418L/S/H注入が実行される。同様に、浅Pウェル上にVT設定層を設けるために、論理VTNN型デバイスのVT設定層パターニング422L/H/SH注入が実行される。この例において、これらと同じ層が、同じ手法で非浅ウェルデバイスにも形成されるが、アナログ及びI/Oデバイスには形成されない。この例において、P型スクリーン形成は、例えばGe30-70keV、5e14-1e15、B0.5-2.5keV、1e13-5e14、C2-8keV、5e13-5e14といった、Ge注入、B注入及びC注入のうちの何れか又は全ての組合せとし得る。N型スクリーン形成は、例えばAs3-8keV、2e13-2e14、P2-5keV、2e13-2e14といった、As注入及びP注入のうちの何れか又は双方の組合せとし得る。NVTAは、B及び/又はBF2例えば、ドーズ、エネルギー=B0.1-5keV、1e12-5e14、BF20.5-20keV、1e12-5e14の組合せとし得る。PVTAは、Asび/又はP例えば、ドーズ、エネルギー=As1-20keV、1e12-5e14、P0.5-12keV、1e12-5e14の組合せとし得る。図4Dを参照するに、各タイプのデバイスに対して2つの工程が実行される。DDCチャネルEPIプレ洗浄と、それに続くDDCチャネルEPI堆積とにより、EPI層426が与えられる。一例において、Siの真性層10-80nmが、DDCウェル及び非DDCウェルを含むウエハー全面にエピタキシャル成長され得る。EPIと基板との間に汚染のない界面を確保するために、堆積前に一組の表面処理が実行されてもよく、それにより、EPI層内に低い欠陥密度を維持するための最適な表面処理が提供され得る。スクリーン層は、DDCトランジスタが望まれる箇所のウェル内に形成されるのみでよい。その他の領域はリソグラフィを用いてマスクオフされ得る。また、VTA層のドーズ/エネルギーは、デバイスに所望されるVTによって決定されることができ、例えば、高VTデバイス、低VTデバイスを形成するためには、それぞれ、より多くのドーズ、より少ないドーズを必要とすることになる。図4Eを参照するに、アナログデバイスのPウェル及びNウェルに、それぞれ、高VTパターニング及び注入430、432が形成される。この例において、Siの真性層10-80nmが、DDCウェル及び非DDCウェルを含むウエハー全面にエピタキシャル成長され得る。一例において、EPIと基板との間に汚染のない界面を確保するために、堆積前に一組の表面処理が実行されてもよい。EPI層内に低い欠陥密度を維持するためには、適切な表面処理を確実に行うことが重要となり得る。図4Fを参照するに、全てのデバイス上で、STIパターニング及びエッチングと、それに続くSTI充填/研磨及び犠牲酸化とが実行されて、STI434が形成される。シリコン内に複数のアクティブ領域を画成するよう、従来からのシャロートレンチアイソレーションプロセスが使用され得る。実際には、ウェルスタックに適合させるために、STI形成中の温度サイクルを<900°Cに制限する必要があり得る。図4Gにて、例えばSiO2、high-k又はSiONなどのゲート誘電体の形成が実行されて、各デバイスのゲート誘電体層436が形成される。アナログ及びI/Oデバイスの上には、high-k又はSiO2とし得る厚いゲート誘電体層436が形成される。次に、浅ウェルデバイス、非浅ウェルデバイス、並びにアナログI/Oデバイスの各々上で、ALDTiN堆積438この例において2-4nmと、それに続くポリシリコン堆積440この例において5-10nmとが実行されて、それらの層438及び440が与えられる。ここでは、ゲート誘電体として機能するよう、従来からの技術を用いて、露出されたSi領域上に薄いSiON層が成長されてもよい。SiONは、場合により、high-k誘電体で置き換えられ得る。この誘電体は、例えばTiNなどの薄いALDミッドギャップ金属層で覆われ得る。この金属層は、薄いポリSi層5nmで覆われ得る。一部の実施形態において、単純なSiO2/ポリSiダミーゲートスタックが用いられてもよい。このダミーゲートスタックは、後に置換ゲートフローにてhigh-k/金属ゲートスタックで置換され得る図4Hにて、アナログ及びI/OデバイスからTiN層438が剥離される。ここでは、金属ゲートが望ましくない例えばアナログ及びI/Oデバイスなどのデバイスが、リソグラフィを用いて露出される。それらの領域からポリSi及びTiNが剥離される。回路上に複数のデバイスを有するが、レジストをウエハーから除去すると、一部のデバイスは金属を有したままにされ、一部は金属を有しないものとされている。図4Iにて、ポリSi層442の堆積が実行される。一例において、ウエハー全面にポリSiが80-100nmの厚さまで堆積される。これに続き、以前の5nmのポリSi堆積によって生じたトポロジーを除去するための平坦化が行われ得る。これに続いて、従来からのリソグラフィを用いて、ポリパターニングを支援するHM堆積が行われる、その層444が得られる。図4Jを参照するに、ポリがパターニングされて、ウエハー上にゲート446A、446B非浅ウェルデバイスでは448A、448Bが形成される。一部のデバイスでは、ポリSiゲートが存在し得る。他のデバイスにおいては、TiN/ポリSi積層ゲートが存在することになる。他のデバイスにおいては、DDcウェルスタックの有無によらず浅ウェルが存在することになる。アナログ及びI/Oデバイスはゲート450A、450Bを有する。図4Kを参照するに、各デバイスにチップ領域及びスペーサが付与される浅ウェルデバイスのS/D452A、452B、456A、456B及びスペーサ454A、454B、458A、458B;非浅ウェルデバイスのS/D462A、462B、466A、466B及びスペーサ460A、460B、464A、464B;アナログ及びI/OデバイスのS/D470A、470B、474A、474B及びスペーサ468A、468B、472A、472B。一例において、N及びPのエクステンション接合をイオン注入すること、及びポリSiにスペーサを形成することには、従来からのプロセスが使用され得る。図4Lを参照するに、スペーサが形成された後、各デバイスにおいて、従来からの技術を用いて、各NMOSデバイス及び各PMOSデバイス内に、深いS/D接合476A、476B、478A、478Bが形成される。一部のケースにおいて、PMOSデバイスのS/D領域にSiGeをインテグレートすることができ、その一方で、NMOSデバイスにSi又はSiCのEPIをインテグレートし得る。後続の工程は、十分に確立されたCMOSプロセスと同様とし得る。ゲート材料475及び477がスペーサ間に得られる。一実施形態によれば、このプロセスフローを用いることにより、浅ウェルの有無にかかわらず、ポリゲートスタック又は金属ゲートスタックの何れを有するかにかかわらず、NMOSデバイス及びPMOSデバイスを単一ウエハー上に形成することが可能である。図5A-5Jは、ゲートラスト構成を有する代替的な一実施形態を示している。図5Aにて、デバイス500はP型基板P-sub502を含んでいる。先ずSTIがアライメントされ、P型ウェルPWLパターニング及びイオン注入によるPWL504の形成と、N型ウェルNWLパターニングによるNWL506の形成とが続く。上述と同様に、一例において、Nウェル=As50-150keV、1e13-1e14であり、Pウェル=B10-80keV、1e13-1e14である。上述と同様に、従来既知のフローとは逆に、ウェルパターニングはSTIパターニングの前に行われてもよい。図5Bを参照するに、浅ウェルであるシャローN型ウェル508及びシャローP型ウェル510が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。上述と同様に、一例において、SNウェル=As15-80keV、1e13-1e14であり、SPウェル=B5-30keV、1e13-1e14である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。浅ウェルデバイスの場合、NウェルがNMOSトランジスタ内に形成され、PウェルがPMOSトランジスタ内に形成される。非浅ウェルデバイスの場合には、NウェルがPMOSトランジスタ内に形成され、その逆もまた然りである。図5Cにて、N型スクリーン形成が実行されて、浅Nウェル上にAs512が注入されるとともに、P型スクリーン形成が実行されて、浅Pウェル上にGe/B/Cの組合せ514が注入される。また、Pウェル上にVT設定層を設けるために、論理VTPPMOSデバイスのVT設定層パターニング516L/S/H注入が実行される。同様に、浅Nウェル上にVT設定層を設けるために、論理VTNNMOSデバイスのVT設定層パターニング518L/H/SH注入が実行される。この例において、Pスクリーン形成は、Ge注入、B注入及びC注入のうちの何れか又は全ての組合せとし得る。Nスクリーン形成では、プロセスはAs及びPのうちの何れか又は双方の組合せとし得る。スクリーン層は、DDCトランジスタが望まれる箇所のウェル内に形成されるのみでよい。その他の領域は、必要に応じて、リソグラフィを用いてマスクオフされ得る。また、VTA層のドーズ/エネルギーは、デバイスに所望されるVTによって決定されることができ、例えば、高VTデバイス、低VTデバイスを形成するためには、それぞれ、より多くのドーズ、より少ないドーズを必要とすることになる。図5Dを参照するに、EPI成長の2つの工程が実行される。DDCチャネルEPIプレ洗浄と、それに続くDDCチャネルEPI堆積とにより、EPI層520が与えられる。図5Eを参照するに、全てのデバイス上で、STIパターニング及びエッチングと、それに続くSTI充填/研磨及び犠牲酸化とが実行されて、STI522が形成される。シリコン内に複数のアクティブ領域を画成するよう、従来からのシャロートレンチアイソレーションプロセスが使用され得る。実際には、ウェルスタックに適合させるために、STI形成中の温度サイクルを<900°Cに制限する必要があり得る。図5Fにて、ゲート誘電体形成が実行されて、それぞれのデバイスに層524、526が形成される。双方のデバイス上にダミーポリシリコン層528が形成される。ダミーポリシリコン堆積は、例えば80nmである。その後、層530が付加される。図5Gにて、ポリがパターニングされて、ウエハー上にゲート532、534が形成される。これは、HM/ポリパターニングと、それに続くポリエッチ後洗浄プロセスとを用いて実行され得る。図5Hにて、各デバイスにソース/ドレイン構造及びスペーサが付与されるS/D536、538、540、542、スペーサ542、544、546、548。一例において、N及びPのエクステンション接合をイオン注入すること、及びポリSiにスペーサを形成することには、従来からのプロセスが使用され得る。チップ領域が形成されてもよい。チップ領域は、NTPパターニングを行い、浅Nウェル上でソースドレインの注入を行うことと、PTPパターニングを行い、浅Pウェル上でソースドレイン形成のための注入を行うこととによって形成され得る。スペーサは、プレ洗浄、堆積、それに続くスペーサエッチング、及び洗浄のプロセスによって形成されることができる。次に、図5Iを参照するに、PMOSデバイスのソース及びドレインが、PSDパターニングとNMOSデバイスをマスクオフさせてのイオン注入とにより形成され得る。NMOSデバイスのソース及びドレインが、NSDパターニングとPMOSデバイスをマスクオフさせてのイオン注入とにより形成され得る。そして、アニールプロセスを用いて、双方のデバイスのソース及びドレインの各々を活性化させることで、各デバイスのソース及びドレインが与えられる。繰り返しとなるが、この代替プロセスはゲートラストプロセスと呼ばれており、従来プロセスでは行われないものである。図5Jに示す最終工程にて、幾つかの工程を用いてゲート形成が実行される。先ず、ILDの堆積及び研磨があり、続いて、空間564内のダミーゲート除去が行われ、その後、マスクパターニングを用いて、それぞれのデバイス内でhigh-k/金属ゲート堆積、NMOS金属堆積、及びPMOS金属堆積が行われる。最終的に、充填金属が形成された後に金属研磨が行われる。図6A-6Mは、選択その場EPIプロセスが使用される他の代替的な一実施形態を示している。図6Aにて、デバイス600はP型基板P-sub602を含んでいる。先ずSTIがアライメントされ、P型ウェルPWLパターニング及びイオン注入によるPWL604の形成と、N型ウェルNWLパターニングによるNWL606の形成とが続く。上述のように、他の実施形態において、非浅ウェルとアナログ及び入力/出力回路I/Oが、図示と同じ基礎構造を用いて形成され得る。一例において、Nウェル=As50-150keV、1e13-1e14であり、Pウェル=B10-80keV、1e13-1e14である。一実施形態によれば、従来既知のフローとは逆に、ウェルパターニングはSTIパターニングの前に行われる。図6Bを参照するに、浅ウェルであるシャローN型ウェル608及びシャローP型ウェル610が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。一例において、SNウェル=As15-80keV、1e13-1e14であり、SPウェル=B5-30keV、1e13-1e14である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。図6Cを参照するに、SPWL上の酸化物層612の酸化物堆積が、SNWL608を露出させるように実行される。次に、図6Dを参照するに、その場Asステップ状ドープトEPI膜が堆積される。2つの層614、616が図示されているが、必要に応じての第3の層が存在し得る。一プロセスにおいて、ステップドーピングを用いて単一のEPI膜が堆積される。当初の層は10-30nm、As=1e19であり、中間の層は2nm-10nm、As=5e18であり、頂部層は5nm-20nm、As≦5e17である。他の一例において、先ずイニシャル層を10-30nm、As=5e19で堆積し、続いて頂部層を5nm-20nm、As≦5e17で堆積するステップドーピングを用いて、単一のEPI膜を形成するように二層のみが堆積される。一例において、ファセットはSTI幅内に含まれ、すなわち、ファセット幅<0.5×STI幅であり、ファセット幅は、膜厚10nmごとにおよそ7nmである。図6Eを参照するに、酸化物612が剥離され、図6Fにて、SNWL608上の新たな構造物上に酸化物層618が堆積される。図6Gにて、図6Eの構造614、616と同じようにして、あるいは同様にして、新たな層620、622が形成されるが、ヒ素に代えてボロンでドープされる。一プロセスにおいて、ステップドーピングを用いて単一のEPI膜が堆積される。当初の層は10-30nm、B=1e19であり、中間の層は2nm-10nm、B=5e18であり、頂部層は5nm-20nm、B≦5e17である。他の一例において、先ずイニシャル層を10-30nm、B=5e19で堆積し、続いて頂部層を5nm-20nm、B≦5e17で堆積するステップドーピングを用いて、単一のEPI膜を形成するように二層のみが堆積される。図6Hにて酸化物618が剥離され、SNWL608及びSPWL610のそれぞれ上に、2つの揃った構造物が残される。図6Iにて、STIパッド酸化膜Lo-T熱酸化及び窒化物堆積Lo-TCVDにより、新たなパッド酸化膜層624が与えられる。実際には、異なるファセットがドープされ、故に、異なる酸化レートを有し得る。図6Jにて、STIプロセスの準備として、別個のトランジスタ群をマスクするように、Nウェル及びPウェルのそれぞれ上にSTIリソグラフィ層626、628が堆積される。実際には、例えば最大ファセット幅の2倍より大きいSTI幅など、最小限のSTI幅が好ましい。図6Kにて、STIスペースがエッチングされて洗浄されて、STIスペース630が与えられる。図6Lにて、レジスト層626、628が除去されて洗浄され、STIトレンチ犠牲酸化物及びHDP、CVD又はSOD充填が実行されてSTI632が形成され、続いて、窒化物上で停止するように酸化物CMPが行われる。図6Mにて、例えばホット過酸化物ウェットエッチングによって窒化物が除去され、続いて、段差高さ調整例えば、HFウェットエッチングによるが行われて、ウェル形成634が与えられる。一実施形態によれば、チャネル及びウェル内でのドーパントの熱拡散を、上述のデバイス仕様に合わせて制御するために、低いサーマルバジェット熱量のシャロートレンチアイソレーションSTIプロセスが提供される。処理において、特定のフローのサーマルバジェットは時間と温度との関数である。何れかが他方よりも低減され得る場合、そのプロセスには直接的な経済的利益及びデバイス上の利益がもたらされ得る。更なる背景として、最新のIC技術は、互いに電気的に相互作用しないように個々のトランジスタを分離する手段として、STIを採用している。ここでは、先端CMOSプロセス用に、新たな低サーマルバジェットのアイソレーションプロセスが提供される。このプロセスフローは、典型的な集積回路製造に使用されている伝統的な高サーマルバジェット工程を排除する。積層成長/堆積されたパッドPAD酸化膜が、伝統的な高サーマルバジェット>900°C/>15分の熱酸化物を置き換える。新たな低サーマルバジェット積層プロセスは、極めて薄く成長されるバッファ酸化膜で開始し得る。バッファ酸化膜の目的は、原子的に平滑であり且つ元のままのシリコン表面を維持することである。何故なら、シリコン表面は、より低い膜質の低サーマルバジェット堆積される酸化物に続かれるからである。この成長されるバッファ酸化膜のサーマルバジェットは、<600°C且つ<120秒となり得る。原子的に元のままのバッファ酸化膜の総サーマルバジェットは、その厚さを2nm未満まで薄くすることによって低く保たれる。バッファ酸化膜は、入手ウエハーの表面から金属不純物をゲッタリングする手段として塩化酸化物とし得る。パッド酸化膜の最終スタックを、およそ11nmのその最終厚さに完成させるため、低サーマルバジェット堆積される酸化膜が使用される。パッド酸化膜の最終厚さに達するよう、PECVDプラズマ化学気相成長又はLPCVD低圧化学気相成長によって<500°Cで堆積される酸化膜が堆積される。当初に成長されるバッファ酸化膜も、入手シリコンの表面、欠陥及び不純物の一部を奪い得る。このプロセス内で後に行われるこの酸化膜のウェットエッチング除去により、ゲート誘電体形成を目的とした原子的に平滑なシリコン表面を提供することができる。このシリコンの頂面はまた、NMOSデバイス及びPMOSデバイスの双方で、CMOSデバイスのチャネルとしても作用する。縦型拡散炉での高速流ファーストストリーム酸化を用いた代替的な低サーマルバジェットパッド酸化が用いられてもよい。繰り返しとなるが、一実施形態によれば、低サーマルバジェット処理のためのプロセスが提供される。アイソレーション用の窒化物が、パッド酸化膜処理に続く。アイソレーション窒化物は、CMPストッパ層として利用されることができる。この窒化物の密度及び厚さは、隙間充填後のトレンチプロファイル、ディッシング及びオーバーハングを決定する。典型的なアイソレーション窒化物形成は、一般的に、縦型拡散炉内にて高温で行われる。このような窒化物系は、一般に、200MPaから1GPaまでの範囲内の引張応力を有するように形成される。PECVD窒化物層は、3GPaの引張性及び-3GPaの圧縮性の調整可能な応力を有するように堆積されることができる。例えば屈折率、応力、密度及び研磨速度などの基本的な窒化膜特性が、所与の製品に要求される具体的なプロセス条件に合致するように調整され得る。このプロセスに続いて、STIリソグラフィ及びパターニングが行われる。典型的な45nmノードのSTIは、およそ200/200nmのピッチ及び深さを使用している。32nmノードでは、ピッチ及び深さは、およそ150/200nmに縮小されることができる。窒化物エッチングとそれに続く酸化物エッチングとにより、最終的なアイソレーションシリコンエッチングのシリコン表面が露出される。そして、塩素ベースのケミストリを用いて、所望のトレンチ形状でシリコンがエッチングされる。シリコンエッチング後、ウェットエッチングケミストリを用いて、エッチング残渣からシリコン表面が洗浄される。シリコンのコーナー部及び側壁の非対称的な酸化のために、二段階の低サーマルバジェット酸化が使用されてもよく、それにより、結果として得られるトランジスタにおけるリークを低減することが可能な、丸められたコーナー部がもたらされる。そして、例えば高密度プラズマ、スピンオン誘電体、又はサブ大気SubAtmospheric化学気相成長などの酸化物隙間充填プロセスによって、トレンチが充填される。この堆積プロセスは、処理温度の有意な低減である500°C未満で実行され得る。後続の化学的機械的研磨工程のためにエッチングレートを低下させ且つ酸化物を硬くするために、堆積されたこの隙間充填酸化物に対する高サーマルバジェット>900°C/>15分での緻密化デンシファイが必要とされている。この高サーマルバジェット緻密化工程は、例えばレーザパルスへの露出などの、ラピッドサーマル処理RTP技術又はその他のラピッドサーマルアニール技術で置換される。レーザの周波数及びパルス幅が、隙間充填酸化物による熱の吸収の最大化、又は周囲のシリコンによる吸収の最大化の何れかのために最適化され得る。周囲のシリコンは、隣接するトレンチ内の隙間充填酸化物に熱を伝達することになる。このプロセスに続いて、窒化物をエッチングストッパ層として用いる化学的機械的研磨が行われ、次いで、酸化物のドライエッチング又はエッチングレートを低下させるように制御されたウェットエッチングが行われる。堆積された隙間充填酸化物のウェットエッチングレートを制御するため、先ず該酸化物を、例えばNH3などの窒化ガス内、又は例えばN2Oなどのデュアル窒化/酸化ガス内で窒化することによってエッチングレートを最小化するケミストリが選定される。窒化された隙間充填酸化物のエッチングレートは有意に低下され、故に、緻密化工程のサーマルバジェットを有意に低減することが可能になる。図7A-7Hは、この代替的な手法の一例を示すものであり、製造プロセスにおけるサーマルバジェットを低減して製造コストを削減するように構成されたプロセスフローを示している。デバイス700を形成するプロセスは、図7Aにて、P基板702と、それに続くP-基板/EPI層704、バッファ酸化膜層705、パッド酸化膜層706、及びアイソレーション窒化物層708とで開始する。一実施形態において、入手ウエハーは、P基板上のP-型EPIを有して製造され得る。パッド酸化膜は、VDFプロセスにておよそ900°Cで形成された、およそ10nmの熱酸化膜とし得る。パッド酸化膜は、バッファ酸化膜であり、堆積されたPECVD酸化膜であってもよい。アイソレーション窒化物は、VDFプロセスにておよそ500°Cで形成された、およそ100nmのCVD窒化膜とし得る。アイソレーション窒化物はPECVDアイソレーション窒化膜であってもよい。図7Bにて、アイソレーション窒化物上にレジスト層710が堆積される。これは、アイソレーション窒化物、パッド酸化膜、P-基板、及びP基板の一部を含んだレイヤ群712の除去を可能にする。これは、先ず窒化物のドライエッチングを実行し、続いて、パッド酸化膜のドライエッチングと、その後の特定深さまでのシリコンエッチングとを行うことによって実行され得る。この実施形態によれば、このレイヤ群の除去は、P-基板の下方までのSTIトレンチ及びP基板の部分内までのトレンチをもたらし、様々な異なるデバイスとともに形成されるDDC構造のウェル構造の適切な分離を可能にする。図7Cにて、結果物はシャロートレンチアイソレーションを示しており、STI構造の形成の準備が整っている。図7Dにて、高温酸化とそれに続く高温窒化とによって側壁前処理716が形成されており、パッド酸化膜層706と側壁前処理層716とをともに有する拡張されたパッド酸化膜層が残されている。この側壁前処理層の利点の1つは、これがP-基板を或る程度保護し、図7EにおいてのようにシャロートレンチアイソレーションSTI充填が実行されるときに、P-基板の周りのコーナー部719が丸められることである。この丸められたコーナー部は、結果として得られるトランジスタデバイスにおけるリークを抑制する。一例において、図7EのSTI充填は、32nmノード設計までにおいて、HDP圧縮酸化物によって実行され得る。32nmノード設計では、SACVDsubatomicCVD引張酸化物ポストが用いられてもよい。SODスピンオン誘電体も32nmノードで用いられることができ、これは高温アニールを必要とし得る。図7Fにて、化学的機械的研磨CMPが実行され、アイソレーション窒化物層708上の頂部層720が化学的機械的研磨によって減退され得る。実際には、現行の処理デバイスでは、この層はアイソレーション窒化物層の手前で自動的に停止する。図7Gにて、HFパッド酸化膜エッチングプロセスを用いてパッド酸化膜層がエッチング除去されるとともに、リンのエッチングプロセスを用いてアイソレーション窒化物がエッチング除去される。その結果は、P-基板EPIを備え且つ高品質なシャロートレンチアイソレーション充填722を備えたP基板である。図7Hは、結果として得られた、例えば図示のような2つの部分デバイスなどの複数のデバイスように製造されることが可能な構造を示している。場合により、一方はP型トランジスタ用のP-基板726を有し、他方728はP-基板上のN基板上のP-基板であるか、あるいはSTI724を有する他のデバイスから分離されたその他の構成のデバイスであるかの何れかとし得る。図7I及び7Jは、代替的な一実施形態を示しており、STIトレンチアイソレーション充填722は下方にP-基板内まで達しているが、P基板内には達していない。例えば非DDC構成のデバイスなどのデバイスにおいては、この構成が望ましいことがある。STIの深いアイソレーションは一部のデバイスでは必要とされないからである。ここに記載される様々な実施形態によれば、異なるドーパントプロファイルが特定の範囲内で達成され得る。図示したこれらの範囲及び説明したパラメータは、例として意図されたものであり、当業者が理解するように、ここに記載され図示された実施形態の利益は、一般に、これらの範囲内又はその付近で達成することができる。実際には、設計者及び製造者は、数学モデルと実際の回路からのサンプル測定とから統計データを集めて、回路設計の閾値電圧の相違を決定する。製造バラつきから得られるものであろうと、RDFから得られるものであろうと、トランジスタ間の電圧差の不整合がσVTとして決定される。回路全体として動作するためには、σVTを考慮して動作電圧VDDを選定しなければならない。一般的に、バラつきが大きいほどσVTが高くなり、トランジスタが適正に動作するためには、動作電圧VDDを高く設定しなければならない。回路全体にわたって複数のデバイスが実装される場合、その回路が適正に動作するためには、全体で最も高い値にVDDを設定する必要がある。σVTを低減し、集積回路にわたるトランジスタ群の閾値電圧のバラつき範囲を低減するような、その製造に係る構造及び方法が提供される。σVTが低減されると、静的なVTの値は、より正確に設定されることができ、さらには、バイアス電圧を変化させることに応答して変化されることができる。集積回路にわたる名目上同じデバイスの閾値電圧が、低減されたσVTにより一層正確に設定され、故に、より低い動作電圧VDDを用いてデバイスが動作すること、ひいては、より少ない電力を消費することが可能になる。また、所与のトランジスタ又はトランジスタ群に対してVTを変化させるための、より大きな余地を有することで、特定のモード用の異なるバイアス電圧に対応する異なるモードでデバイスを動作させることができる。これは、多くのデバイス及びシステムに機能を追加し得るものであり、特に、デバイスの電力モードの細かい制御が有用なデバイスに利益をもたらし得る。ここに記載される様々なプロセスにおいて、ドーパントは注入されることができ、あるいはエピタキシャル成長中に共に堆積されることができるが、更なる高温処理は、シリコン格子を介してのドーパント拡散を促進させ得る。トランジスタ構造を形成するために必要な高温プロセス工程は、ドーパント原子が、スクリーン層から、事前にはアンドープのチャネル内に、あるいは更にはゲート酸化膜内に移動することをもたらし得る。例えばプロセス中に熱アニール処理が実行されるときなどの様々なプロセスフローにおけるドーパント拡散を防止するための方法がここに幾つか提供される。一手法において、イオン注入、又は炭化シリコンSiCエピタキシャル層の成長により、スクリーン層内に炭素を導入することができる。例えばアニール中、置換炭素は、例えばボロン又はリンなどの移動キャリアをキックアウト機構によってトラップする。炭素の添加は、ポリシリコンゲートトランジスタが典型的に経験する高温サイクル中の拡散を防止する助けとなる。インジウムは、ボロンと一緒になって移動しないクラスタを形成することが知られている。しかしながら、これはまた、ボロンの低いドーパント活性をももたらす。故に、高い活性化と低い拡散性との双方を達成する方法は、インジウムとボロンとの共注入coimplantationを含む。幾つかの例が本明細書に含まれているが、本開示を受けて、その他の例ここでの例とその他のプロセスとが様々な組合せで共に用いられるものを含むも可能である。例示的な一プロセスにおいて、インジウム及びボロンの共注入は、それらのピークが揃うように実行され得る。インジウムのピークとボロンのピークとの間の異なる比は、例えばフラッシュ及びレーザなどのアニールの選択肢とともに、高濃度且つ鋭いプロファイルをもたらすことになる。他の一例において、インジウム及びボロンの共注入は、インジウムのピークが、ボロンのピークより、表面に近くなるように実行され得る。表面へと拡散していくボロンがインジウムのよって減速されることになる一方で、スクリーン層及びVT層が高い活性化を達成することになる。更なる他の一例において、インジウム及びボロンの共注入は、インジウムのピークが、ボロンのピークより、基板に近くなるように実行され得る。これは、インジウムが基板内に拡散することを防止することになり、スクリーン層内に高い濃度が存在することを可能にする。より更なる一例において、分子形態のボロン及び炭素が使用されてもよい。炭素は、ボロン又はその他のドーパントのマイグレーションを防止するのに有用であるが、炭素自体がアンドープのチャネル内に移動して、散乱を増大させ且つチャネル移動度を低下させてしまうことがある。炭素の拡散を防止するために、以下の手順が有用となり得る。炭素及びボロンがアモルファスシリコン内に共注入される場合、シリコン層を再成長させるために低温アニールが用いられ得る。この低温アニール中、炭素が置換的に再成長する。これは、プロセスがシリコン上の結晶で開始するとき、処理のためにはアモルファスにされる、すなわち、アモルファス化される必要があり、故に、もはや結晶状態にはないためである。そしてその後、結晶状態へと戻すために、すなわち、再結晶化のために、アニールされなければならない。そして、シリコン上でのアモルファス状態からの結晶の再成長が達成され得る。結晶格子内の格子間インタースティシャル位置に炭素があると、炭素が格子内のシリコン原子を置換することになる。故に、炭素が置換的に再成長する。この再成長は、シリコンインタースティシャルの大きい集中をもたらす。その後のアニールにより、これらのインタースティシャルは表面に向かってすばやく拡散し、スクリーン層からチャネル領域へボロンを引き寄せる。さらに、置換炭素は、ボロン拡散を遅らせるキックアウト機構を介してインタースティシャルになる。このインタースティシャル炭素も表面に向かって拡散し、通常、チャネルの移動度低下を引き起こすとともに、望ましくない表面状態を作り出すことになる。しかしながら、このプロセス実施形態においては、過剰なインタースティシャルであるボロンと、炭素とが表面へと移動するとき、酸化又は高温酸化に続かれる高温アニールが、ボロン、炭素、及び表面に移動したインタースティシャル集中を消費するよう作用する。酸化プロセスは更なるインタースティシャルを生成することになり、故に、この酸化は薄くおよそ2nmにされる必要がある。その後、この酸化物は剥離され、汚染のない表面上に、アンドープのシリコンチャネルがエピタキシャル成長される。アンドープのEPIは、酸化物の成長及び剥離を介してシステムから除去された移動性の炭素及びボロンに曝されることが低減される。さらに、EPI成長の後且つゲート酸化の前に、同様の酸化を用いることができる。この更なる酸化は、上述の第1の酸化に加えて、あるいは代えて行われ得る。イオン注入中、シリコン内に有意なダメージが導入される。発生するインタースティシャルは、ボロンがすばやく拡散することを支援してしまう。一実施形態によれば、注入によるダメージを除去することにより、インタースティシャルが排除されて、より少ない拡散と、より急峻な接合ジャンクションとが可能になり得る。これを達成する2つの方法が、プラズマ注入及びドープトスピンオンガラスである。スピンオンガラスプロセスにおいては、高ドーズの二酸化シリコンがシリコンの表面に配置される。プラズマ注入では、高ドーズの高濃度ドープされたプラズマが表面に沈着される。ここで、基板内への進入又は堆積は存在せず、注入も起こらない。アニールされるとき、ドーパントが固溶限で引き込まれる。より高い温度は、より高い固溶限をもたらす。そして、ドーパントは熱アニールによる影響を受けて、シリコン構造にダメージを与えることなく、より多くのドーパントが引き込まれる。その結果、より高いドーピングが急峻な接合で達成され、また、シリコンへのダメージが大幅に低減される。一実施形態において、スクリーン層からチャネルへのボロンの拡散を減速させるために、SiGeを用いることができる。SiGeは基板の頂部に堆積され得る。ドーパントが、基板内に注入され、あるいは、SiGe層のエピタキシャル成長中に直接的に同時堆積され得る。この場合もSi層がチャネルとして堆積される。SiGeが、ドープされたこれらの層からSiチャネル内への拡散を防止する。スクリーン層とEPI層との間の界面に、C/N/Ge/Cl/Fのデルタドーピングを用いることができる。この層は、この層を横切ってのドーパント拡散を防止するように作用する。この層はまた、デバイスのチャネル内に拡散する、あるいはゲート内に別れることが可能な、システム内のドーパントの量を最小化する。ソース/ドレイン、及びソース/ドレインエクステンションは、DDCチャネル領域の形成によるダメージを被り得る。ポリシリコンが、ポリの空乏化を防止するために深いイオン注入及び高温熱アニールを必要とすることに起因して、横方向の散らばりlateralstraggleによってチャネル領域に導入されたダメージ及びドーパントは、DDCチャネルスタックからチャネル内へのインタースティシャル又は共拡散効果を介した大きな拡散を生じさせ得る。ポリの空乏化効果は犠牲にすることができないので、注入エネルギー/ドーズ又はアニール基準を低下させることはできない。チャネルドーピングがDDCチャネルスタックに達することを避ける2つの方法が、RSDの使用と補助的なスペーサの使用である。ドーパントを注入するときのシリコンへのダメージを防止するようSD注入とDDCチャネルドーズとの横方向距離を増大させるために、第2のスペーサを用いることができる。このスペーサは、SD注入の後且つシリサイド形成の前に除去されてもよいし、除去されなくてもよい。SiとDDCチャネルとの間に増大された横方向Siを有することで、横方向の散らばりの効果が低減される。特定の例示的な実施形態を図面に図示して説明したが、理解されるように、様々なその他の変形が当業者に明らかになり得るのであり、これらの実施形態は、単なる例示であって広範囲の発明を限定するものではなく、また、本発明は、図示して説明された具体的な構造及び構成に限定されるものではない。従って、本明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。