第1チップ及び第2チップが積層になる半導体装置で、前記第1チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送するように構成された信号伝送部と、前記第1チップ及び第2チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信するように構成された信号受信部を含んで、前記伝送制御信号及び前記受信制御信号は実質的に位相が同じである半導体装置。前記信号伝送部は、クロック信号を受信して前記伝送制御信号を生成する伝送制御信号生成部と、ヒューズ信号を前記伝送制御信号に同期させてヒューズ伝送信号を生成して出力するヒューズ信号伝送部を含むことを特徴とする請求項1に記載の半導体装置。前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を生成するシフトレジスター部を含むことを特徴とする請求項2に記載の半導体装置。前記ヒューズ信号伝送部は前記伝送制御信号が順次的にイネーブルされるごとに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項2に記載の半導体装置。前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、フリップフロップのチェーン構造を持って、前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を引続き生成するシフトレジスター部と、前記シフトレジスター部のループを循環するごとに論理レベルが変わる出力選択信号を生成する出力選択信号生成部とを含むことを特徴とする請求項2に記載の半導体装置。前記ヒューズ信号伝送部は、前記伝送制御信号及び前記出力選択信号を受信して、所定時間の間隔でイネーブルされるプリチャージ信号を生成するプリチャージ部をさらに含んで、前記プリチャージ信号に応答して前記ヒューズ伝送信号を所定レベルにプリチャージすることを特徴とする請求項5に記載の半導体装置。前記信号受信部は、前記クロック信号を受信して前記伝送制御信号と実質的に位相が同じ前記受信制御信号を生成する受信制御信号生成部と、前記ヒューズ伝送信号を前記受信制御信号に同期させて保存してヒューズ出力信号で出力するヒューズ信号の受信部を含むことを特徴とする請求項2に記載の半導体装置。前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答して初期パルスを生成するパルス生成部と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項7に記載の半導体装置。前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成するように構成されたことを特徴とする請求項7に記載の半導体装置。前記ヒューズ出力信号をデコーディングしてTSV選択信号を生成するように構成されたTSV選択部をさらに含むことを特徴とする請求項7に記載の半導体装置。伝送制御信号に応答してヒューズ情報を伝送する信号伝送部と、マスターチップに配置されて、受信制御信号に応答して前記ヒューズ情報を受信してTSV選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記受信制御信号に応答して前記ヒューズ情報を受信して前記TSV選択信号を生成するスレーブチップ信号受信部と、前記TSV選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を含む半導体装置。前記信号伝送部は、クロック信号を受信して前記伝送制御信号を生成する伝送制御信号生成部と、ヒューズ信号を前記伝送制御信号に同期してヒューズ伝送信号を生成して出力するヒューズ信号伝送部を含むことを特徴とする請求項11に記載の半導体装置。前記伝送制御信号生成部は、前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を生成するシフトレジスター部を含むことを特徴とする請求項12に記載の半導体装置。前記ヒューズ信号伝送部は前記伝送制御信号が順次的にイネーブルされるごとに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項12に記載の半導体装置。前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、フリップフロップのチェーン構造を持って、前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を引続き生成するシフトレジスター部と、前記シフトレジスター部のループを循環するごとに論理レベルが変わる出力選択信号を生成する出力選択信号生成部を含むことを特徴とする請求項12に記載の半導体装置。前記ヒューズ信号伝送部は、前記伝送制御信号及び前記出力選択信号を受信して、所定時間の間隔でイネーブルされるプリチャージ信号を生成するプリチャージ部をさらに含んで、前記プリチャージ信号に応答して前記ヒューズ伝送信号を所定レベルでプリチャージすることを特徴とする請求項15に記載の半導体装置。前記マスターチップ信号受信部は、前記クロック信号に応答して前記受信制御信号を生成する受信制御信号生成部と、前記ヒューズ伝送信号を前記受信制御信号に同期して保存して、ヒューズ出力信号で出力するヒューズ信号の受信部と、前記ヒューズ出力信号をデコーディングして前記TSV選択信号を生成するTSV選択部を含むことを特徴とする請求項12に記載の半導体装置。前記受信制御信号は前記伝送制御信号と実質的に同じ位相を有することを特徴とする請求項17に記載の半導体装置。前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項17に記載の半導体装置。前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項17に記載の半導体装置。前記スレーブチップ信号受信部は、前記クロック信号に応答して前記受信制御信号を生成する受信制御信号生成部と、前記ヒューズ伝送信号を前記受信制御信号に同期して保存して、ヒューズ出力信号で出力するヒューズ信号の受信部と、前記ヒューズ出力信号をデコーディングして前記TSV選択信号を生成するTSV選択部を含むことを特徴とする請求項12に記載の半導体装置。前記受信制御信号は前記伝送制御信号と実質的に同じ位相を有することを特徴とする請求項21に記載の半導体装置。前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項21に記載の半導体装置。前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項21に記載の半導体装置。前記リペア回路は第1信号を伝送する第1TSV及び第2TSVと、前記TSV選択信号に応答して前記第1信号を前記第1TSV及び第2TSVの中一つで出力するトランシーバーと、前記TSV選択信号に応答して前記第1TSV及び第2TSVの中一つを通して前記第1信号を受信するレシーバーを含むことを特徴とする、請求項11に記載の半導体装置。クロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、マスターチップで前記伝送制御信号に応答してヒューズ情報を伝送する段階と、前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階と、前記ヒューズ情報に応答してマスターチップから前記スレーブチップへ信号を伝送するTSVを選択する段階を含む半導体装置のリペア方法。前記伝送制御信号は前記マスターチップで生成されて、前記受信制御信号は前記マスターチップ及び前記スレーブチップで生成されることを特徴とする請求項26に記載の半導体装置のリペア方法。前記伝送制御信号及び前記受信制御信号は実質的に位相が一致することを特徴とする請求項26に記載の半導体装置のリペア方法。前記伝送制御信号及び前記受信制御信号を生成する段階は、前記クロック信号及びイネーブル信号からパルス信号を生成する段階と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号及び前記受信制御信号を生成する段階を含むことを特徴とする請求項26に記載の半導体装置のリペア方法。前記ヒューズ情報を伝送する段階は前記伝送制御信号がイネーブルされるごとに前記伝送制御信号に同期して前記ヒューズ情報を伝送するのを特徴とする請求項29に記載の半導体装置のリペア方法。前記ヒューズ情報を受信する段階は前記受信制御信号がイネーブルされるごとに前記受信制御信号に同期して前記ヒューズ情報を受信するのを特徴とする請求項30に記載の半導体装置のリペア方法。前記TSVを選択する段階は、受信された前記ヒューズ情報をデコーディングしてTSV選択信号を生成する段階と、前記TSV選択信号に応答して前記信号を伝送するTSVを設定する段階を含むことを特徴とする請求項26に記載の半導体装置のリペア方法。クロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、前記伝送制御信号から所定時間の間隔でイネーブルされる出力イネーブル信号を生成する段階と、マスターチップで前記出力イネーブル信号に応答してヒューズ情報を伝送する段階と、前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階を含む半導体装置のリペア方法。前記伝送制御信号は前記マスターチップで生成されて、前記受信制御信号は前記マスターチップ及び前記スレーブチップで生成されることを特徴とする請求項33に記載の半導体装置のリペア方法。前記出力イネーブル信号は前記マスターチップで生成されることを特徴とする請求項34に記載の半導体装置のリペア方法。前記伝送制御信号は前記受信制御信号と実質的に同じ位相を有することを特徴とする請求項33に記載の半導体装置のリペア方法。前記伝送制御信号及び前記受信制御信号を生成する段階は、前記クロック信号及びイネーブル信号からパルス信号を生成する段階と、前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号及び前記受信制御信号を生成する段階を含むことを特徴とする、請求項33に記載の半導体装置のリペア方法。前記ヒューズ情報を伝送する段階は、前記出力イネーブル信号がイネーブルされるごとに前記出力イネーブル信号に同期して前記ヒューズ情報を伝送することを特徴とする請求項33に記載の半導体装置のリペア方法。前記ヒューズ情報を受信する段階は、前記受信制御信号がイネーブルされるごとに前記受信制御信号に同期して前記ヒューズ情報を受信することを特徴とする請求項38に記載の半導体装置のリペア方法。受信された前記ヒューズ情報をデコーディングしてTSV選択信号を生成する段階と、前記TSV選択信号に応答して前記マスターチップから前記スレーブチップに信号を伝送するTSVを設定する段階をさらに含むことを特徴とする請求項33に記載の半導体装置のリペア方法。本発明は前記のような問題点を解決するために単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。本発明の一実施形態による半導体装置は第1チップ及び第2チップが積層になる半導体装置として、前記第1チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送するように構成された信号伝送部と、前記第1チップ及び第2チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信するように構成された信号受信部を含んで、前記伝送制御信号及び前記受信制御信号は実質的に位相が同一である。本発明の異なる実施形態による半導体装置は伝送制御信号に応答してヒューズ情報を伝送する信号伝送部と、マスターチップに配置されて、受信制御信号に応答して前記ヒューズ情報を受信してTSV選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記受信制御信号に応答して前記ヒューズ情報を受信して前記TSV選択信号を生成するスレーブチップ信号受信部と、及び前記TSV選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を含む。また、本発明の異なる実施形態による半導体装置のリペア方法はクロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、マスターチップで前記伝送制御信号に応答してヒューズ情報を伝送する段階と、前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階と及び前記ヒューズ情報に応答してマスターチップから前記スレーブチップに信号を伝送するTSVを選択する段階を含む。また、本発明の異なる実施形態による半導体装置のリペア方法はクロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、前記伝送制御信号から所定時間の間隔でイネーブルされる出力イネーブル信号を生成する段階と、マスターチップで前記出力イネーブル信号に応答してヒューズ情報を伝送する段階と、及び前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階を含む。本発明によると、複数回のチップが各々ヒューズ回路を備える必要がないので、チップの面積を確保するのに有利な効果がある。また、各々のチップからヒューズ情報の伝送制御信号と実質的に位相が同一な受信制御信号に応答して前記ヒューズ情報を受信するので、正確なヒューズ情報の伝送が行われるという効果がある。図1は本発明の実施形態による半導体装置の構成を概略的に示す図である。図1で、前記半導体装置1はマスターチップmaster及び第1スレーブチップslave1及び第2スレーブチップslave2を含むことと図示されているが、特別に積層になるチップの個数を限定するのではない。前記マスターチップmaster及び各スレーブチップslave1、slave2は互いに積層になってパッケージングされるので、単一半導体装置を構成して、前記チップらはスルーシリコンビアThroughSiliconVia、TSVを通して互いに電気的に連結される。図1で、前記マスターチップmaterは信号伝送部10を含む。前記信号伝送部10は伝送制御信号COUT<0:11>、COUTB<0:11>に応答してヒューズ情報を伝送する。前記ヒューズ情報は複数個のヒューズセットを含むヒューズ回路13でヒューズのカッティングの可否によって生成されたヒューズ信号FUSE<0:n>として、半導体装置で使われることができるあらゆる情報信号を含むことができる。本発明の実施形態で、前記ヒューズ情報は特に不良TSV存在及び不良が発生したTSVに対する情報を持っていることと例示される。前記信号伝送部10は前記ヒューズ信号FUSE<0:n>を前記伝送制御信号COUT<0:11>、COUTB<0:11>に同期させて出力する。前記信号伝送部10は伝送制御信号生成部11及びヒューズ信号伝送部12を含む。前記伝送制御信号生成部11はクロック信号CLKに応答して前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成する。前記ヒューズ信号伝送部12は前記ヒューズ信号FUSE<0:n>を受信して、前記ヒューズ信号FUSE<0:n>を前記伝送制御信号COUT<0:11>、COUTB<0:11>に同期させ前記ヒューズ伝送信号FSTSV<0:2>として出力する。前記出力されたヒューズ伝送信号FSTSV<0:2>は第1TSVTSV1を通さないで、または前記第1TSVTSV1を通して一つまたはその以上の前記マスターチップmaster、前記第1スレーブチップslave1及び第2スレーブチップslave2に伝送されることができる。前記マスターチップmaster、第1スレーブチップslave1及び第2スレーブチップslave2は各々信号受信部20、30、40を含む。前記信号受信部20、30、40は前記信号伝送部10から伝送された前記ヒューズ情報を受信するように構成される。前記信号受信部20、30、40は受信制御信号ROUT<0:11>に応答して前記ヒューズ情報を受信する。すなわち、前記信号受信部20、30、40は前記受信制御信号ROUT<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信する。前記信号受信部20、30、40は受信された前記ヒューズ伝送信号FSTSV<0:2>によってヒューズ出力信号FSOUT<0:n>を生成する。前記信号受信部20、30、40は各々受信制御信号生成部21、31、41及びヒューズ信号の受信部22、32、42を含む。前記受信制御信号生成部21、31、41は前記クロック信号CLKに応答して前記受信制御信号ROUT<0:11>を生成する。本発明の実施形態で、前記受信制御信号ROUT<0:11>は前記伝送制御信号COUT<0:11>と実質的に同じ位相を有する信号である。したがって、前記受信制御信号生成部21、31、41は前記伝送制御信号生成部11と同一な構成を有するように構成されることが望ましい。前記ヒューズ信号の受信部22、32、42は前記受信制御信号ROUT<0:11>に応答して前記ヒューズ伝送信号FSTSV<0:2>を受信してヒューズ出力信号FSOUT<0:n>を生成する。すなわち、前記ヒューズ信号の受信部22、32、42は前記受信制御信号ROUT<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>から前記ヒューズ出力信号FSOUT<0:n>を生成するように構成される。先に説明した通り、前記伝送制御信号生成部11から生成された前記伝送制御信号COUT<0:11>は前記受信制御信号生成部21、31、41から生成された前記受信制御信号ROUT<0:11>と同じ位相を有するので前記信号伝送部10で前記ヒューズ伝送信号FSTSV<0:2>が伝送されるタイミングに合せて前記マスターチップmater、第1スレーブチップslave1及び第2スレーブチップslave2が前記ヒューズ伝送信号FSTSV<0:2>を受信することができる。換言すれば、前記信号伝送部10が前記伝送制御信号COUT<0:11>、COUTB<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を出力すると、前記信号受信部20、30、40は前記受信制御信号ROUT<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信して前記ヒューズ出力信号FSOUT<0:n>を生成することができる。したがって、前記ヒューズ回路13の前記ヒューズ情報は前記信号受信部20、30、40へ伝送されることができる。前記ヒューズ伝送信号FSTSV<0:2>は前記第1TSVTSV1を通して前記第1スレーブチップslave1及び第2スレーブチップslave2に伝送されることができる。また、前記ヒューズ伝送信号FSTSV<0:2>は前記第1TSVTSV1を通さないで信号ラインを通して前記マスターチップmasterの信号受信部20へ伝送されることができる。また、前記半導体装置1は前記クロック信号CLKを伝送する第2TSVTSV2をさらに含む。前記第2TSVTSV2は前記マスターチップmaster、前記第1スレーブチップslave1及び第2スレーブチップslave2を貫通して連結し、前記クロック信号CLKを前記それぞれのチップらに伝送することができる。一方、特に前記クロック信号CLKの周期を限定するのではないが、前記クロック信号CLKは前記半導体装置1が受信する外部クロック信号externalclockより長い周期を有することが望ましい。前記外部クロック信号よりさらに長い周期を有するクロック信号CLKはクロック分周器味図示等を通して生成されることができる。このように、前記外部クロック信号よりさらに長い周期を同一な前記クロック信号CLKを利用する場合、前記ヒューズ信号FUSE<0:n>を伝送して受信するのに充分な時間マージンを確保することができるために、より正確で円滑な信号の伝送が可能になる。図1で、前記半導体装置1は前記第1TSVTSV1及び前記第2TSVTSV2を通して伝送される前記ヒューズ伝送信号FSTSV<0:2>及び前記クロック信号CLKを各々バッファーリングするリピーターRPTをさらに含むことができる。図1で、前記半導体装置1のマスターチップmaster、第1スレーブチップslave1及び第2スレーブチップslave2は各々前記ヒューズ出力信号FSOUT<0:n>を受信してTSV選択信号TSVSEL<0:m>を生成するTSV選択部23、33、43をさらに含むことができる。前記TSV選択部23、33、43は前記ヒューズ出力信号FSOUT<0:n>をデコーディングしてTSV選択信号TSVSEL<0:m>を生成する。先に説明した通り、本発明の実施形態の前記ヒューズ情報はTSVの不良情報を持っていることと例示された。したがって、前記TSV選択部23、33、43は不良TSVを正常のTSVに変えるリペア動作のために使われることができる。図2は図1の伝送制御信号生成部の実施形態の構成を概略的に示すブロック図である。図2で、前記伝送制御信号生成部11はパルス生成部110及びシフトレジスター部120を含む。前記パルス生成部110は前記クロック信号CLKを受信してパルス信号CLKTを生成する。前記パルス生成部110はイネーブル信号ENがイネーブルされると前記クロック信号CLKから前記パルス信号CLKTを生成する。例えば、前記パルス信号CLKTは前記クロック信号CLKと前記イネーブル信号ENをAND演算して生成することができる。前記イネーブル信号ENは半導体装置から一般的に使われる信号の中いずれでも使われることができるが、半導体装置のパワーアップ信号またはモードレジスターセットから生成されたMRS信号などが使われることができる。また、前記パルス生成部110は前記リセット信号RSTを受信すれば初期化できる。前記シフトレジスター部120は前記パルス信号CLKTを受信して前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成する。前記シフトレジスター部120は前記クロック信号CLKに応答して前記パルス信号CLKTを所定時間順次的に遅延して、各々順次的に遅れた信号から順次的にイネーブルされる前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成することができる。図3は図2の前記シフトレジスター部の実施形態の構成を示す図である。図3で、前記シフトレジスター部120は複数個のフリップフロップFF及び複数個のバッファー部BUFを含む。前記複数個のフリップフロップFFは各々前記クロック信号CLKに応答して受信する信号を所定時間、例えば前記クロック信号CLKの一周期ぐらい遅延して出力する。前記複数個のフリップフロップFFは順次的に直列で連結して、図3で12個のフリップフロップFFが例示的に図示されている。前記シフトレジスター部120はNANDゲートNDをさらに含むことができる。前記NANDゲートNDは前記パルス信号CLKT及び前記直列で連結したフリップフロップFFの中一番最後の端に連結されたフリップフロップの出力Q11Bを受信する。この場合、前記NANDゲートND及び前記12個のフリップフロップFFはチェーン形態を成すようになり、リセット信号RSTが入力されない限り一つのパルス信号CLKTの入力で継続的に複数個の前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成することができる。前記バッファー部BUFの数は前記フリップフロップFFと同数またはそれ以上とすることができる。前記それぞれのバッファー部BUFは前記複数個のフリップフロップFFの出力Q0~Q11とその出力が反転になった信号Q0B~Q11Bを各々受信して、受信された信号Q0~Q11、Q0B~Q11Bをバッファーリングして前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成する。前記マスターチップmaster、第1スレーブチップslave1及び第2スレーブチップslave2に配置される前記受信制御信号生成部21、31、41は各々図2ないし図3に図示された前記伝送制御信号生成部11と同じ構成を有する。したがって、前記受信制御信号生成部21、31、41は前記伝送制御信号COUT<0:11>、COUTB<0:11>と実質的に位相が同じ前記受信制御信号ROUT<0:11>を生成することができる。図4は図1のヒューズ信号伝送部の実施形態の構成を示す図である。図4で、前記ヒューズ信号伝送部12は第1伝送部ないし第3伝送部410、420、430を含む。前記第1伝送部ないし第3伝送部410、420、430は各々前記伝送制御信号COUT<0:11>、COUTB<0:11>を共通的に受信する。前記第1伝送部410は全ての前記ヒューズ信号FUSE<0:n>のうち、一部の前記ヒューズ信号FUSE<0、3、6、、n-2>を受信して、前記第2伝送部420は全ての前記ヒューズ信号FUSE<0:n>のうち、他の一部FUSE<1、4、7、、n-1>を受信して、前記第3伝送部430は前記ヒューズ信号FUSE<0:n>の残りの一部FUSE<2、5、8、、n>を受信するように構成される。すなわち、前記第1伝送部ないし第3伝送部410、420、430が受信する前記ヒューズ信号FUSE<0:n>は互いに重ならない。したがって、前記ヒューズ信号伝送部12は一つの前記伝送制御信号COUT<0:11>、COUTB<0:11>に応答して複数個のヒューズ信号FUSE<0:n>をいっぺんに伝送することができる。すなわち、前記伝送制御信号COUT<0>、COUTB<0>がイネーブルされると前記第1伝送部410は前記ヒューズ信号FUSE<0>から前記ヒューズ伝送信号FSTSV<0>を生成して出力し、前記第2伝送部420は前記ヒューズ信号FUSE<1>から前記ヒューズ伝送信号FSTSV<1>を生成して出力し、前記第3伝送部430は前記ヒューズ信号FUSE<2>から前記ヒューズ伝送信号FSTSV<2>を生成して出力する。前記伝送制御信号COUT<1>、COUTB<1>がイネーブルされると前記第1伝送部410は前記ヒューズ信号FUSE<3>から前記ヒューズ伝送信号FSTSV<0>を生成して出力し、前記第2伝送部420は前記ヒューズ信号FUSE<4>から前記ヒューズ伝送信号FSTSV<1>を生成して出力し、前記第3伝送部430は前記ヒューズ信号FUSE<5>から前記ヒューズ伝送信号FSTSV<2>を生成して出力する。したがって、前記ヒューズ信号伝送部12は並列で入力される前記ヒューズ信号FUSE<0:n>を前記ヒューズ伝送信号FSTSV<0:2>として直列に出力し、前記ヒューズ信号伝送部12は前記第1ないし第3伝送部410、420、430を含んで前記12個の伝送制御信号COUT<0:11>及びその反転信号COUTB<0:11>に応答して36個のヒューズ信号を伝送することができる。ただし、ヒューズ信号の個数をこれに限定するのではなくて、当業者ならば伝送部の伝送制御信号の個数によって伝送できるヒューズ信号の個数を調節できることを分かることである。図5は図4の第1伝送部の実施形態の構成を概略的に示すブロック図である。前記第1伝送部410は第1プリドライバーないし第3プリドライバー511~513、出力イネーブル信号の生成部520及び出力ドライバー530を含む。前記第1プリドライバーないし第3プリドライバー511~513は各々割り当てられた前記ヒューズ信号FUSE<0、3、6、9>、FUSE<12、15、18、21>、FUSE<24、27、30、33>、ヒューズ信号FUSE<0:n>が総36個である場合を例示する及び前記伝送制御信号COUT<0:3>とCOUTB<0:3>、COUT<4:7>とCOUTB<4:7>、COUT<8:11>とCOUTB<8:11>を受信する。前記第1プリドライバーないし第3プリドライバー511~513は各々割り当てられた前記伝送制御信号COUT<0:3>とCOUTB<0:3>、COUT<4:7>とCOUTB<4:7>、COUT<8:11>とCOUTB<8:11>に応答して割り当てられたヒューズ信号FUSE<0、3、6、9>、FUSE<12、15、18、21>、FUSE<24、27、30、33>から第1駆動ヒューズ信号ないし第3駆動ヒューズ信号PRE_OUT<0:2>を生成して出力する。前記第1駆動ヒューズ信号ないし第3駆動ヒューズ信号PRE_OUT<0:2>はすべて前記出力ドライバー530を通して出力される。したがって、前記出力イネーブル信号の生成部520は各々前記第1プリドライバーないし第3プリドライバー511~513から生成された前記第1駆動ヒューズ信号ないし第3駆動ヒューズ信号PRE_OUT<0:2>が衝突できる問題を解決する。前記出力イネーブル信号の生成部520は常時伝送制御信号COUTB<0:11>を受信して出力イネーブル信号COUT_SUM<0:2>、COUT_SUMB<0:2>を生成する。前記出力イネーブル信号の生成部520は前記伝送制御信号COUTB<0:3>から第1出力イネーブル信号COUT_SUM<0>、COUT_SUMB<0>を生成して、前記伝送制御信号COUTB<4:7>から第2出力イネーブル信号COUT_SUM<1>、COUT_SUMB<1>を生成して、前記伝送制御信号COUTB<8:11>から第3出力イネーブル信号COUT_SUM<2>、COUT_SUMB<2>を生成する。前記第1出力イネーブル信号COUT_SUM<0>、COUT_SUMB<0>は前記伝送制御信号COUTB<0:3>がイネーブルされる間に持続的にイネーブルされ、前記第2出力イネーブル信号COUT_SUM<1>、COUT_SUMB<1>は前記伝送制御信号COUTB<4:7>がイネーブルされる間に持続的にイネーブルされ、前記第3出力イネーブル信号COUT_SUM<2>、COUT_SUMB<2>は前記伝送制御信号COUTB<8:11>がイネーブルされる間に持続的にイネーブルされる。前記出力ドライバー530は第1駆動ヒューズ信号ないし第3駆動ヒューズ信号PRE_OUT<0:2>を受信して前記第1出力イネーブル信号ないし第3出力イネーブル信号COUT_SUM<0:2>、COUT_SUMB<0:2>に応答して前記ヒューズ伝送信号FSTSV<0>を生成する。前記出力ドライバー530は前記第1出力イネーブル信号COUT_SUM<0>、COUT_SUMB<0>に応答して前記第1駆動ヒューズ信号PRE_OUT<0>から前記ヒューズ伝送信号FSTSV<0>を生成して、前記第2出力イネーブル信号COUT_SUM<1>、COUT_SUMB<1>に応答して前記第2駆動ヒューズ信号PRE_OUT<1>から前記ヒューズ伝送信号FSTSV<0>を生成して、前記第3出力イネーブル信号COUT_SUM<2>、COUT_SUMB<2>に応答して前記第3駆動ヒューズ信号PRE_OUT<2>から前記ヒューズ伝送信号FSTSV<0>を生成する。図6は図5の第1プリドライバーの実施形態の構成を示す図である。前記第1プリドライバー511は第1三状態インバータないし第4三状態インバータTIV1~TIV4及び駆動ノードN1を含む。前記第1三状態インバータTIV1は前記伝送制御信号COUT<0>、COUTB<0>の制御を受けて前記ヒューズ信号FUSE<0>を反転して前記駆動ノードN1に出力したり前記駆動ノードN1に出力されるのを遮断する。前記第2三状態インバータTIV2は前記伝送制御信号COUT<1>、COUTB<1>の制御を受けて前記ヒューズ信号FUSE<3>を反転して前記駆動ノードN1に出力したり前記駆動ノードN1に出力されるのを遮断する。同じように、前記第3及び第4三状態インバータTIV3、TIV4は各々前記伝送制御信号COUT<2:3>、COUTB<2:3>の制御を受けて前記ヒューズ信号FUSE<6、9>を反転して前記駆動ノードN1に出力したり前記駆動ノードN1に出力されるのを遮断する。したがって、前記第1プリドライバー511は前記伝送制御信号COUT<0>、COUTB<0>がイネーブルされると前記ヒューズ信号FUSE<0>を反転駆動して前記第1駆動ヒューズ信号PRE_OUT<0>を生成する。同じように、それぞれの伝送制御信号COUT<1:3>、COUTB<1:3>がイネーブルされると前記ヒューズ信号FUSE<3、6、9>を反転駆動して前記第1駆動ヒューズ信号PRE_OUT<0>を生成する。前記第2プリドライバー及び第3プリドライバー512、513は前記第1プリドライバー511と同一に構成されることができるので、別途の説明は省略するようにする。図7は図5の出力イネーブル信号の生成部の実施形態の構成を示す図である。図7で、前記出力イネーブル信号の生成部520は第1ないし第3ANDゲート711、712、713を含む。前記第1ANDゲート711は前記伝送制御信号の反転信号COUTB<0:3>を受信して前記第1出力イネーブル信号の反転信号COUT_SUMB<0>を生成する。前記第1ANDゲート711は前記伝送制御信号の反転信号COUTB<0:3>が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第1出力イネーブル信号の反転信号COUT_SUMB<0>を生成する。前記第2ANDゲート712は前記伝送制御信号の反転信号COUTB<4:7>を受信して前記第2出力イネーブル信号の反転信号COUT_SUMB<1>を生成する。前記第2ANDゲートは前記伝送制御信号の反転信号COUTB<4:7>が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第2出力イネーブル信号の反転信号COUT_SUMB<1>を生成する。前記第3ANDゲート713は前記伝送制御信号の反転信号COUTB<4:7>を受信して前記第3出力イネーブル信号の反転信号COUT_SUMB<2>を生成する。前記第3ANDゲート713は前記伝送制御信号の反転信号COUTB<4:7>が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第3出力イネーブル信号の反転信号COUT_SUMB<1>を生成する。第1ないし第3出力イネーブル信号COUT_SUM<0:2>は前記第1ないし第3出力イネーブル信号の反転信号COUT_SUMB<0:2>をもう一度再反転して生成されることが出来るのは明白である。したがって、前記第1ないし第3出力イネーブル信号COUT_SUM<0:2>、COUT_SUMB<0:2>のイネーブル区間は互いに重ならないことが分かる。図8は図5の出力ドライバーの実施形態の構成を示す図である。図8で、前記出力ドライバー530は第5三状態インバータないし第7三状態インバータTIV5~TIV7、ラッチ部LAT、第1インバータIV1、第1NMOSトランジスターN1を含む。前記第5三状態インバータTIV5は前記第1出力イネーブル信号及びその反転信号COUT_SUM<0>、COUT_SUMB<0>により制御されて前記第1プリドライバー511から出力された前記第1駆動ヒューズ信号PRE_OUT<0>を伝送及び遮断する。前記第6三状態インバータTIV6は前記第2出力イネーブル信号及びその反転信号COUT_SUM<1>、COUT_SUMB<1>により制御されて前記第2プリドライバー512から出力された前記第2駆動ヒューズ信号PRE_OUT<1>を伝送及び遮断する。前記第7三状態インバータTIV7は前記第3出力イネーブル信号及びその反転信号COUT_SUM<2>、COUT_SUMB<2>により制御されて前記第3プリドライバー513から出力された前記第3駆動ヒューズ信号PRE_OUT<2>を伝送及び遮断する。前記第5三状態インバータないし第7三状態インバータTIV5~TIV7の出力端は第2ノードN2と共通に連結される。前記ラッチ部LATは前記第2ノードN2の電圧レベルをラッチして、前記第2ノードN2の電圧が反転になった信号を出力する。したがって、前記出力ドライバー530は前記第1出力イネーブル信号COUT_SUM<0>、COUT_SUMB<0>がイネーブルされると前記第1駆動ヒューズ信号PRE_OUT<0>を前記ヒューズ伝送信号FSTSV<0>として生成し、前記第2出力イネーブル信号COUT_SUM<1>、COUT_SUMB<1>がイネーブルされると前記第2駆動ヒューズ信号PRE_OUT<1>を前記ヒューズ伝送信号FSTSV<0>として生成し、前記第3出力イネーブル信号COUT_SUM<2>、COUT_SUMB<2>がイネーブルされると前記第3駆動ヒューズ信号PRE_OUT<2>を前記ヒューズ伝送信号FSTSV<0>として生成することができる。したがって、前記第1駆動ヒューズ信号ないし第3駆動ヒューズ信号PRE_OUT<0:2>は前記出力ドライバー530を通して互いに衝突無しに順次的に出力されることができる。前記第1インバータIV1は前記ラッチ部LATの出力を反転して前記ヒューズ伝送信号FSTSV<0>を生成する。前記第1NMOSトランジスターN1は前記リセット信号RSTを受信して前記第2ノードN2を接地電圧レベルにする。したがって、前記出力ドライバー530は前記リセット信号RSTに応答して初期化されることができる。先に説明した通り、前記第2伝送部及び第3伝送部420、430は図5ないし図8を通して前述された前記第1伝送部410と同じの構成を有する。したがって、前記第1出力イネーブル信号ないし第3出力イネーブル信号COUT_SUM<0:2>、COUT_SUMB<0:2>がイネーブルされる間前記第1伝送部ないし第3伝送部410~430から前記ヒューズ伝送信号FSTSV<0:2>が生成されることができる。また、前記出力イネーブル信号の生成部520は前記第1伝送部ないし第3伝送部410~430に各々が備える必要はなく、いずれか一つの伝送部にだけ備えられ、残りの伝送部が前記出力イネーブル信号の生成部520から生成された出力イネーブル信号COUT_SUM<0:2>、COUT_SUMB<0:2>を共通に受信して使用する構成としても構わない。図9は図1で第1スレーブチップslave1に配置される信号受信部でヒューズ信号の受信部の実施形態の構成を概略的に示す図である。図9で、前記ヒューズ信号の受信部32は第4ANDゲートないし第6ANDゲート911、912、913及び第1SRラッチ部ないし第3SRラッチ部SR1~SR3を含む。前記第4ANDゲート911は前記受信制御信号ROUT<0>及び前記ヒューズ伝送信号FSTSV<0>を受信する。前記第1SRラッチ部SR1は前記第4ANDゲート911の出力がハイレバルでイネーブルされるとヒューズ出力信号FSOUT<0>をハイレバルにイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<0>をローレベルにディスエーブルさせる。前記第5ANDゲート912は前記受信制御信号ROUT<0>及び前記ヒューズ伝送信号FSTSV<1>を受信する。前記第2SRラッチ部SR2は前記第5ANDゲート912の出力がハイレバルでイネーブルされるとヒューズ出力信号FSOUT<1>をハイレバルにイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<1>をローレベルでディスエーブルさせる。前記第6ANDゲート913は前記受信制御信号ROUT<0>及び前記ヒューズ伝送信号FSTSV<2>を受信する。前記第3SRラッチ部SR3は前記第6ANDゲート913の出力がハイレバルでイネーブルされるとヒューズ出力信号FSOUT<2>をハイレバルにイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<2>をローレベルにディスエーブルさせる。前記ヒューズ信号の受信部32の構成は前記受信制御信号ROUT<0:11>の個数と同数とすることができる。したがって、前記ヒューズ信号の受信部32は直列に入力されるヒューズ伝送信号FSTSV<0:2>から並列に出力されるヒューズ出力信号FSOUT<0:n>を生成することができる。前記ヒューズ信号の受信部32は前記受信制御信号ROUT<0:11>のイネーブル時点に同期されて前記信号伝送部10から伝送された前記ヒューズ伝送信号FSTSV<0:2>を受信して、前記受信された前記ヒューズ伝送信号FSTSV<0:2>から前記ヒューズ出力信号FSOUT<0:n>を生成することができる。結果的に、前記信号伝送部10は前記伝送制御信号COUT<0:11>、COUTB<0:11>に同期して先に例示された36個のヒューズ情報を伝送し、前記信号受信部30は前記伝送制御信号COUT<0:11>と実質的に位相が同じである前記受信制御信号ROUT<0:11>に同期して36個のヒューズ情報を受信することができる。したがって、前記マスターチップmasterから伝送されるヒューズ情報は前記マスターチップmaster及び第1スレーブチップslave1及び第2スレーブチップslave2へ同じ時点に正確に伝えることができる。図10は本発明の実施形態による半導体装置の動作を示すタイミング図である。図1ないし図10を参照して本発明の実施形態による半導体装置1の動作を説明すれば次の通りである。前記伝送制御信号生成部11は前記クロック信号CLKを受信して前記伝送制御信号COUT<0:11>、COUTB<0:11>を生成する。前記マスターチップmasterの前記受信制御信号生成部21も前記クロック信号CLKを受信して前記伝送制御信号COUT<0:11>と実質的に同じ位相を有する前記受信制御信号ROUT<0:11>を生成する。前記第1スレーブチップslave1及び第2スレーブチップslave2の前記受信制御信号生成部31、41は前記第2TSVTSV2を通して伝送された前記クロック信号CLKを受信して前記受信制御信号ROUT<0:11>を生成する。前記ヒューズ信号伝送部12は前記伝送制御信号COUT<0:11>、COUTB<0:11>によってヒューズ回路13のヒューズ情報を有する前記ヒューズ信号FUSE<0:n>から前記ヒューズ伝送信号FSTSV<0:2>を生成して前記第1TSVTSV1を通して伝送する。図10で、前記伝送制御信号COUT<0:11>が順次的にイネーブルされる間持続的にイネーブルされる前記第1出力イネーブル信号COUT_SUM<0>に応答して前記第1ないし第3伝送部410、420、430から生成された前記ヒューズ伝送信号FSTSV<0:2>が出力されるのを見ることができる。前記ヒューズ伝送信号FSTSV<0>はヒューズ信号FUSE<0、3、6、9>のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号FSTSV<1>はヒューズ信号FUSE<1、4、7、10>のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号FSTSV<2>はヒューズ信号FUSE<2、5、8、11>のヒューズ情報を順次的に出力する。前記ヒューズ信号の受信部22、32、42は前記受信制御信号ROUT<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信してヒューズ出力信号FSOUT<0:n>を生成することができる。図11は本発明の実施形態による半導体装置1によって伝送されたヒューズ情報が使われることができるリペア回路50の実施形態の構成を示す図である。前記TSV選択部23、33、43は前記信号受信部20、30、40によって生成された前記ヒューズ出力信号FSOUT<0:n>をデコーディングしてTSV選択信号TSVSEL<0:m>を生成することを先に説明したことがある。図11は例示のために一つのマスターチップmasterと一つのスレーブチップslaveが4個のTSVを通して電気的に連結された場合を図示する。前記第1TSVTSV11は第1信号SIG<0>を前記マスターチップmasterから前記スレーブチップslaveへ伝送する。前記第2TSVないし第4TSVTSV12~TSV14は各々第2信号ないし第4信号SIG<1:3>を前記マスターチップmasterから前記スレーブチップslaveへ伝送する。前記第1TSVないし第4TSVTSV11~TSV14は各々複数個のトランシーバーTX1~TX4及びレシーバーRX1~RX3と連結される。すなわち、前記トランシーバーTX1~TX4は割り当てられたTSV及び隣接するTSVを通して伝送されなければならない信号を共に受信して、TSV選択信号TSVSEL<0:3>によって前記信号が伝送されるTSVを選択することができる。同じように、前記レシーバーRX1~RX3は割り当てられたTSV及び隣接するTSVと連結され、前記TSV選択信号TSVSEL<0:2>によって前記割り当てられたTSV及び前記隣接するTSVの中一つから伝送される信号を受信することができる。したがって、前記TSV選択信号TSVSEL<0:m>によって前記信号らが伝送されるTSVを選択することができる。前記第1TSV、第3TSV及び第4TSVTSV11、TSV13、TSV14は正常であり第2TSVTSV12が不良であると仮定すれば、信号の正確な伝送のために前記第2信号SIG<1>は前記第2TSVTSV12を通して伝送されてはいけないし、正常なTSVを通して伝送されるべきである。すなわち、リペア過程が必要である。この時、図1の前記ヒューズ回路13にこのようなリペア情報がヒューズ情報として出力され、前記信号受信部20、30、40は前記ヒューズ情報を受信して前記TSV選択信号TSVSEL<0:m>を生成する。前記マスターチップmasterから生成されたTSV選択信号TSVSEL<0:m>は図11の前記トランシーバーTX1~TX4へ入力されることができるし、前記スレーブチップslaveから生成されたTSV選択信号TSV<0:m>は図11の前記レシーバーRX1~RX3へ入力されることができる。前記トランシーバーTX1は前記TSV選択信号TSVSEL<0>に応答して前記第1信号SIG<0>を第1TSVTSV11を通して伝送して、前記レシーバーRX1は前記TSV選択信号TSVSEL<0>に応答して前記第1TSVTSV11を通して前記第1信号SIG<0>を受信することができる。前記トランシーバーTX2、TX3は各々前記TSV選択信号TSVSEL<1:2>に応答して前記第2信号SIG<1>が第2TSVTSV12でなく前記第3TSVTSV13を通して伝送されるようにし、前記レシーバーRX2は前記TSV選択信号TSVSEL<1>に応答して前記第3TSVTSV13を通して前記第2信号SIG<1>を受信することができる。同じように、前記トランシーバーTX3、TX4は前記第3信号SIG<2>を前記第4TSVTSV14を通して伝送して、前記レシーバーRX3は前記第4TSVTSV14を通して前記第3信号SIG<3>を受信することができる。したがって、前記TSV選択信号TSVSEL<0:m>は前記リペア回路50へ入力されて不良が発生したTSVに伝送される信号の伝送経路を正常なTSVで迂回させて円滑で正常な信号の伝送を可能にする。先に説明した通り、図2及び図3に図示されたシフトレジスター部120により生成された前記伝送制御信号COUT<0:11>は連続的にそして順次的にイネーブルされる信号である。したがって、前記伝送制御信号COUT<0:11>がイネーブルされるごとに前記ヒューズ情報が前記マスターチップmasterから前記スレーブチップslave1、slave2に伝送されることができる。しかし、前記ヒューズ情報を連続的にそして順次的にイネーブルされる前記伝送制御信号COUT<0:11>により伝送する場合正常な信号伝送に失敗することができる。すなわち、前記伝送制御信号COUT<0:11>の生成時点が前記スレーブチップslave1、slave2の信号受信部30、40から生成される受信制御信号ROUT<0:11>と正確に一致しないこともある。前記マスターチップmasterの信号伝送部10及びスレーブチップslave1、slave2の信号受信部30、40は距離を置いて配置され、前記クロック信号CLKはTSVを通して前記マスターチップから前記スレーブチップに伝送されるために前記伝送制御信号COUT<0:11>の生成時点と前記受信制御信号ROUT<0:11>の生成時点の間にスキューが発生することができる。図12は連続的なヒューズ情報の伝送によってヒューズ情報の伝送が失敗する場合を例示するタイミング図である。図12のように、前記マスターチップの信号伝送部10から生成される伝送制御信号COUT<0:11>と前記スレーブチップの信号受信部30、40から生成される前記受信制御信号ROUT<0:11>の生成時点が互いに一致しないで誤ったヒューズ情報が伝送される場合が発生することができる。説明の便宜のために、前記伝送制御信号COUT<0:11>の各ビットを順次的に0~11に表記し、前記受信制御信号ROUT<0:11>の各ビットも順次的に0~11に表記し、前記伝送制御信号に同期して伝送されるヒューズ伝送信号FSTSV<0:2>が有するヒューズ情報を各々0、6、12、、66で表記した。先に説明した通り、前記受信制御信号ROUT<0:11>は前記伝送制御信号COUT<0:11>より遅れて生成されることができる。前記信号伝送部10は前記伝送制御信号の最初のビットCOUT<0>がイネーブルされると前記0の情報を有するヒューズ伝送信号FSTSV<0:2>を伝送し、前記信号受信部30、40は前記受信制御信号の最初のビットROUT<0>がイネーブルされる時前記0のヒューズ情報を有するヒューズ伝送信号FSTSV<0:2>を受信する。しかし、前記受信制御信号ROUT<0:11>の生成時点が遅れて、前記信号受信部30、40は前記受信制御信号の六番目のビットROUT<5>がイネーブルされる時、30のヒューズ情報を有するヒューズ伝送信号FSTSV<0:2>を受信している途中に、36のヒューズ情報を有する前記ヒューズ伝送信号FSTSV<0:2>を受信するのを見ることができる。したがって、信号伝送部10は前記伝送制御信号の六番目のビットCOUT<5>に同期して前記30の情報を有するヒューズ伝送信号FSTSV<0:2>を伝送したが、前記信号受信部30、40は前記伝送制御信号の七番目のビットCOUT<6>に同期して伝送される前記36のヒューズ情報を有するヒューズ伝送信号FSTSV<0:2>を受信する。したがって、前記信号受信部30、40は前記受信制御信号の六番目のビットROUT<5>に同期して誤ったヒューズ情報を伝送されることができる。したがって、本発明の異なる実施形態は上のような問題点を改善するために提供されることができる。前記本発明の異なる実施形態は前記ヒューズ情報を連続的にそして順次伝送することではなく、前記ヒューズ情報を所定時間の間隔で順次伝送できるように構成される。すなわち、個別にdiscrete前記伝送制御信号を生成するように構成される。図13は本発明の実施形態によるシフトレジスター部の異なる実施形態の構成を概略的に示す図である。図13で、前記シフトレジスター部120-1は図3に図示された前記シフトレジスター部120で出力選択信号生成部1300をさらに含んで、複数個のバッファー部が制御バッファー部に代替される。前記出力選択信号生成部1300は前記フリップフロップの最終の出力Q11を受信して前記出力選択信号SELOUTを生成する。図13で、前記出力選択信号生成部1300は感知信号DETに応答して前記最終のフリップフロップの出力Q11及びその反転信号Q11Bを選択的に遅延して、前記遅延された信号から前記出力選択信号SELOUTを生成する。図13で、前記出力選択信号生成部1300は三状態インバータ1301、1302、フリップフロップ1310及びバッファー部1320を含む。前記三状態インバータ1301は前記感知信号DET及びその反転信号DETBの制御を受けて前記最終のフリップフロップの出力の反転信号Q11Bを反転して出力する。前記三状態インバータ1302は前記感知信号DET及びその反転信号DETBの制御を受けて前記最終のフリップフロップの出力Q11を反転して出力する。前記フリップフロップ1310は前記最終のフリップフロップの出力の反転信号Q11Bに同期して前記三状態インバータ1301、1302の出力を遅延して前記感知信号DET、DETBを生成する。前記バッファー部1320は前記感知信号DETをバッファーリングして前記出力選択信号SELOUTを生成する。前記感知信号DETが初期にローレベルに設定され、前記最終のフリップフロップの出力の反転信号Q11Bがハイレバルで設定されたとすれば、前記出力選択信号生成部1300は前記最終のフリップフロップの出力の反転信号Q11Bを受信してローレベルの前記出力選択信号SELOUTを生成する。この後、前記フリップフロップのチェーンが一回り循環されると前記最終のフリップフロップの出力の反転信号Q11Bが受信されると前記ローレベルの感知信号DETによりアクティブになる前記三状態インバータ1301により前記出力選択信号SELOUTはハイレバルになる。この後、前記フリップフロップのチェーンがさらに一回り循環すると、前記最終フリップフロップの出力Q11はハイレバルになり、前記ハイレバルの感知信号DETによりアクティブになる前記三状態インバータ1302により前記出力選択信号SELOUTはローレベルになる。このように、本発明の異なる実施形態による前記シフトレジスター部120-1は前記フリップフロップのチェーンを一回り循環するごとに、論理レベルがハイまたはローレベルに交代で変わる前記出力選択信号SELOUTを生成することができる。図13で、前記制御バッファー部1330は第1インバータないし第24インバータIV1~IV24、第1NORゲートないし第12NORゲートNOR1~NOR12及び第1NANDゲートないし第12NANDゲートND1~ND12を含む。前記第1インバータないし第24インバータIV1~IV24は各々前記フリップフロップの出力Q0~Q11、Q0B~Q11Bを反転させる。第1NORゲート、第3NORゲート、第5NORゲート、第7NORゲート、第9NORゲート及び第11NORゲートNOR1、NOR3、NOR5、NOR7、NOR9、NOR11は各々前記第1インバータ、第5インバータ、第9インバータ、第13インバータ、第17インバータ及び第21インバータIV1、IV5、IV9、IV13、IV17、IV21の出力を受信して、前記出力選択信号SELOUTを共通に受信する。前記第2NORゲート、第4NORゲート、第6NORゲート、第8NORゲート、第10NORゲート及び第12NORゲートNOR2、NOR4、NOR6、NOR8、NOR10、NOR12は各々前記第3インバータ、第7インバータ、第11インバータ、第15インバータ、第19インバータ及び第23インバータIV3、IV7、IV11、IV15、IV19、IV23の出力を受信して、前記出力選択信号SELOUTBを共通に受信する。前記第1NANDゲート、第3NANDゲート、第5NANDゲート、第7NANDゲート、第9NANDゲート及び第11NANDゲートND1、ND3、ND5、ND7、ND9、ND11は各々前記第2インバータ、第6インバータ、第10インバータ、第14インバータ、第18インバータ及び第22インバータIV2、IV6、IV10、IV14、IV18、IV22の出力を受信して、前記出力選択信号SELOUTBを共通に受信する。前記第2NANDゲート、第4NANDゲート、第6NANDゲート、第8NANDゲート、第10NANDゲート及び第12NANDゲートND2、ND4、ND6、ND8、ND10、ND12は各々前記第4インバータ、第8インバータ、第12インバータ、第16インバータ、第20インバータ及び第24インバータIV4、IV8、IV12、IV16、IV20、IV24の出力を受信して、前記出力選択信号SELOUTを共通に受信する。したがって、前記制御バッファー部1330は前記出力選択信号SELOUTがローレベルである時奇数番目のフリップフロップの出力Q0、Q2、Q4、Q6、Q8、Q10をバッファーリングして前記伝送制御信号COUT<0、2、4、6、8、10>へ提供できて、前記出力選択信号SELOUTがハイレバルである時偶数番目のフリップフロップの出力Q1、Q3、Q5、Q7、Q9、Q11をバッファーリングして前記伝送制御信号COUT<1、3、5、7、9、11>へ提供することができる。図14は本発明の異なる実施形態による半導体装置を構成する出力ドライバー530-1の異なる実施形態の構成を示す図である。図14で、前記出力ドライバー530-1は図8に図示された出力ドライバー530にプリチャージ部1400を追加で含む。前記プリチャージ部1400は前記シフトレジスター部120-1を構成する複数個のフリップフロップの出力Q0~Q11、Q0B~Q11B、出力選択信号SELOUT及びリセット信号RSTを受信してプリチャージ信号PCGを生成する。前記プリチャージ信号PCGは前記出力ドライバー530-1を構成する前記第1NMOSトランジスターN1のゲートへ入力される。前記プリチャージ部1400は前記伝送制御信号COUT<0、2、6、8、10>によって駆動ヒューズ信号PRE<0、2>が伝送される区間ごとに前記第2ノードN2の電圧レベルを所定レベル、例えば、接地電圧VSSレベルでプリチャージさせるために前記プリチャージ信号PCGを生成する。一方、リセット信号RSTが受信されると前記プリチャージ信号PCGを同じようにイネーブルさせる。したがって、前記プリチャージ部1400は前記伝送制御信号COUT<0、2、4、6、8、10>が入力される時割り当てられない異なる駆動ヒューズ信号が伝送されるのを防止する機能を行う。図14で、前記プリチャージ部1400は第1ないし第4NORゲート1401、1402、1407、1408、第1インバータないし第3インバータ1403、1404、1406、第1NANDゲート1405を含む。前記第1NORゲート1401は前記奇数番目のフリップフロップの出力Q0、Q2、Q4、Q6、Q8、Q10を受信する。前記第2NORゲート1402は前記偶数番目のフリップフロップの出力Q1、Q3、Q5、Q7、Q9、Q11を受信する。前記第1インバータ1403は前記第2NORゲート1402の出力を反転させる。前記第2インバータ1404は前記リセット信号RSTを反転させる。前記第1NANDゲート1405は前記第1NORゲート1401の出力、前記第2インバータ1404の出力及び前記出力選択信号SELOUTを受信する。前記第3NORゲート1407は前記第1インバータ1403の出力、前記リセット信号RST及び前記出力選択信号SELOUTを受信する。前記第3インバータ1406は前記第1NANDゲート1405の出力を反転させる。前記第4NORゲート1408は前記第3インバータ1406及び前記第3NORゲート1407の出力を受信して前記プリチャージ信号PCGを生成する。図15は本発明の異なる実施形態による半導体装置の動作を示すタイミング図である。図15で、前記シフトレジスター部120-1を構成するフリップフロップのチェーンを一回り循環する間前記出力選択信号SELOUTはローレベルである。したがって、前記伝送制御信号COUT<0、2、4、6、8、10>により0、12、24、36、48、60に該当するヒューズ情報を有するヒューズ伝送信号FSTSV<0:2>が伝送されることができる。この後、前記出力選択信号SELOUTがハイレバルになると、前記伝送制御信号COUT<1、3、5、7、9、11>により6、18、30、42、54、60に該当するヒューズ情報を有するヒューズ伝送信号FSTSV<0:2>が伝送されることができる。したがって、前記本発明の異なる実施形態によれば前記ヒューズ情報が連続的に伝送されることではなく、一定の時間の間隔をおいて伝送されるために図12のように誤ったヒューズ情報が伝送されるのを防止することができる。本発明が属する技術分野の当業者は本発明がその技術的の思想や必須的な特徴を変更しなくて異なる具体的な形態で実施できるので、以上で記述した実施形態らはあらゆる面で例示的なことであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求範囲によって現れるし、特許請求範囲の意味及び範囲そしてその等価概念から挑出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解析にならなければならない。