基板表面の領域に設けられたROMセルトランジスタと、前記基板表面の上方に設けられ、前記基板表面と平行な第1方向に伸び、前記基板表面に垂直な第2方向に並んで配置された複数のビット線と、前記ROMセルトランジスタのソースドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第1金属配線とを具備し、前記第1金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない多値ROMセル。請求項1に記載の多値ROMセルにおいて、前記ROMセルトランジスタのソースドレインの他方は接地線に接続され、前記接地線は隣接する前記多値ROMセルと共用される多値ROMセル。基板表面の領域に設けられたROMセルトランジスタと、前記基板表面の上方に設けられ、前記基板表面と平行な第1方向に伸び、前記基板表面に平行で前記第1方向と異なる第3方向に並んで配置された複数のビット線と、前記ROMセルトランジスタのソースドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第1金属配線とを具備し、前記ROMセルトランジスタのソースドレインの他方は接地線に接続され、前記接地線は隣接する前記多値ROMセルと共用され、前記第1金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない多値ROMセル。請求項1乃至3のいずれか一項に記載の多値ROMセルにおいて、前記第1金属配線は、前記第1金属配線が前記複数のビット線のうちのいずれかとしての設定ビット線に接続されているとき、前記第1金属配線と前記設定ビット線とを接続する第2金属配線を備える多値ROMセル。請求項1乃至3のいずれか一項に記載の多値ROMセルにおいて、前記第1金属配線は、前記複数のビット線ごとに設けられ、前記複数のビット線ごとの前記第1金属配線は、途中に設けられたアンチヒューズと、前記複数のビット線のうちの対応する対応ビット線に接続する第2金属配線とを備える多値ROMセル。複数のビット線と、ソースドレインの一方を接地線に接続されたROMセルトランジスタとを具備し、前記ROMセルトランジスタの前記ソースドレインの他方が、前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する多値ROMセル。請求項6に記載の多値ROMセルにおいて、前記ソースドレインの他方と前記複数のビット線の各々の間に設けられた複数のアンチヒューズを更に具備する多値ROMセル。請求項1乃至7のいずれか一項に記載の前記多値ROMセルが複数設けられ、前記複数の多値ROMセルが行列状に配置されている半導体装置。上記の特許文献1~4では、ROMセルトランジスタへのイオン注入による不純物層の形成やその濃度設定、ROMセルトランジスタのチャネル長の設定などにより、閾値を複数設定することで記憶データの多値化をしている。しかし、近年、集積度を高めるために、ROMセルトラジスタの微細化が進み、製造ばらつきの影響が無視できなくなってきている。そのため、微小に異なる閾値の設定を行うことが困難になってきている。その結果、多値ROMでの製造歩留りの悪化が懸念される。また、上記特許文献5では、ROMセルトランジスタのソース及びドレインに接続される、複数のビット線、接地線及び電源線のうちから選択された2本の組合せに対応させて記憶データの多値化を行っている。しかし、ROMセルトラジスタの微細化により、複数の線複数のビット線、接地線及び電源線から任意に2本を選択してROMセルトランジスタに接続するように配線レイアウトしようとすると、その構成は極めて複雑になり、その実現は困難である。集積度を高くすることが可能な多値ROMセル及び半導体装置が望まれている。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ROMセル及び半導体装置が求められている。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の多値ROMセルは、ROMセルトランジスタTrと、複数のビット線BT1~BT3と、第1金属配線31-41-32-42-33-43-34-44/61a-71a-AF-61-71-62-72-63-73-64-74とを具備している。ROMセルトランジスタTrは、基板表面の領域に設けられている。複数のビット線BT1~BT3は、基板表面の上方に設けられ、基板表面と平行な第1方向Y方向に伸び、基板表面に垂直な第2方向Z方向に並んで配置されている。第1金属配線31-41-32-42-33-43-34-44/61a-71a-AF-61-71-62-72-63-73-64-74は、ROMセルトランジスタTrのソースドレイン22の一方に接続され、複数のビット線BT1~BT3の各々の近傍にまで連なる。第1金属配線31-41-32-42-33-43-34-44/61a-71a-AF-61-71-62-72-63-73-64-74は、複数のビット線BT1~BT3のうちのいずれかに接続されているか、又は、いずれにも接続されていない。本発明の多値ROMセルは、ROMセルトランジスタTrは、基板表面の領域に設けられている。複数のビット線BT1~BT3は、基板表面の上方に設けられ、基板表面と平行な第1方向Y方向に伸び、基板表面に平行で前記第1方向Y方向と異なる第3方向X方向に並んで配置されている。第1金属配線31-41/61a-71a-AF-61-71-81、83は、ROMセルトランジスタTrのソースドレイン22の一方に接続され、複数のビット線BT1~BT3の各々の近傍にまで連なる。ROMセルトランジスタTrのソースドレイン22の他方は接地線に接続されている。接地線は隣接する多値ROMセルと共用されている。第1金属配線31-41/61a-71a-AF-61-71-81、83は、複数のビット線BT1~BT3のうちのいずれかに接続されているか、又は、いずれにも接続されていない。本発明の多値ROMセルは、複数のビット線BT1~BT3と、ソースドレインの一方を接地線に接続されたROMセルトランジスタTrとを具備している。ROMセルトランジスタTrのソースドレインの他方が、複数のビット線BT1~BT3のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する。図2A:ROM本発明の半導体装置は、上記各段落に記載の前記多値ROMセルが複数設けられ、複数の多値ROMセルが行列状に配置されている。本発明により、集積度を高くすることが可能な多値ROMセル及び半導体装置を得ることができる。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ROMセル及び半導体装置を得ることができる。以下、本発明の多値ROMセル及び半導体装置の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る多値ROMセルの構成について説明する。本実施の形態として、以下では、4値00、01、10、11を記憶可能なROMセルを一例に説明するが、本発明はこの例に限定されるものではない。すなわち、記憶可能な値データの数は、ビット線の本数n本に対応して増減させることn1値が可能である。図1A~図1Dは、本発明の第1の実施の形態に係る多値ROMセルの構成を示す回路図である。多値ROMセル10は、ROMセルトランジスタTrと、複数のビット線BT1~BT3と、ワード線WLとを具備している。ワード線WLは、X方向後述に伸びるように設けられている。複数のビット線BT1~BT3の各々は、Y方向後述に伸び、互いに平行に並んで設けられている。ROMセルトランジスタTrは、例えばNMOSトランジスタである。ROMセルトランジスタTrは、ゲートをワード線WLに接続されている。ソースドレインの一方を接地され接地線に接続され、他方を複数のビット線BT1~BT3のうちのいずれかに接続されているか図1B~図1D、又は、いずれにも接続されていない図1A。多値ROMセル10は、ROMセルトランジスタTrがソースドレインの他方を複数のビット線BT1~BT3のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値データを記憶する。すなわち、図1Aに示すように、ROMセルトランジスタTrのソースドレインが複数のビット線BT1~BT3のいずれにも接続されていない場合には、多値ROMセル10はデータとして00を記憶している。また、図1Bに示すように、ROMセルトランジスタTrのソースドレインがビット線BT3に接続されている場合には、多値ROMセル10はデータとして01を記憶している。更に、図1Cに示すように、ROMセルトランジスタTrのソースドレインがビット線BT1に接続されている場合には、多値ROMセル10はデータとして10を記憶している。そして、図1Dに示すように、ROMセルトランジスタTrのソースドレインがビット線BT2に接続されている場合には、多値ROMセル10はデータとして11を記憶している。このように、本実施の形態では、多値ROMセルの構成として、1個のROMセルトランジスタTrに対して複数のビット線BTを配置することで、記憶されるデータの多値化を行っている。すなわち、4値ROMセルの場合には、3本のビット線BT1~BT3を有して、ROMセルトランジスタTrのドレインを3本のビット線BT1~BT3のどれかと接続すること、及び、どのビット線BT1~BT3とも接続しないことのいずれかで4種類のデータ状態が表現できる。なお、ビット線の接続/否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。次に、本発明の第1の実施の形態に係る多値ROMセル図1A~図1Dを用いた半導体装置の構成について説明する。図2Aは、本発明の第1の実施の形態に係る半導体装置の構成の一例を示す回路ブロック図である。半導体装置1は、ROMマクロとしての構成を有し、ROMセルアレイ2と、Xデコーダ3と、Yセレクタ4と、アドレスデコーダ5と、コントローラ6と、センスアンプ7と、エンコーダ8とを具備している。ROMセルアレイ2は、複数のワード線WLと、複数のビット線組BLと、複数の多値ROMセル10とを備えている。複数のワード線WLは、X方向に延在し、互いに平行にY方向に並んで設けられている。一端をXデコーダ3に接続されている。複数のビット線組BLは、Y方向に延在し、互いに平行にX方向に並んで設けられている。一端をYセレクタ4に接続されている。ビット線組BLは、ビット線BT1~BT3で構成されている。複数の多値ROMセル10は、複数のワード線WLと複数のビット線組BLとの交点の各々に対応して設けられている。すなわち、複数の多値ROMセル10は、行列状に設けられている。コントローラ6は、外部からのクロック信号CLKやチップイネーブル信号CENなどに基づいて、アドレスデコーダ5及びセンスアンプ7に制御信号を出力する。アドレスデコーダ5は、外部からのアドレス信号Adr及びコントローラからの制御信号などに基づいて、Xアドレス信号をXデコーダ3に、Yアドレス信号をYセレクタ4にそれぞれ出力する。Xデコーダ3は、Xアドレス信号に基づいて、複数のワード線WLのうちから選択ワード線WLを選択する。選択ワード線WLは、読み出し対象の多値ROMセル10に接続されたワード線WLである。Yセレクタ4は、複数のビット線組BLのうちから選択ビット線組BLを選択し、選択ビット線組BLのビット線BT1~BT3の電位をセンスアンプ7へ出力する。選択ビット線組BLは、読み出し対象の多値ROMセル10に接続されたビット線組BLである。センスアンプ7は、コントローラ6からの制御信号及びYセレクタ4の出力などに基づいて、ビット線BT1~BT3の電位を検出する。エンコーダ8は、検出されたビット線BT1~BT3の電位に基づいて、読み出し対象の多値ROMセル10に記憶されたデータを読み出す。図2Bは、図2Aの一部の具体的な構成の一例を示す回路ブロック図である。センスアンプ7は、ビット線BT1~BT3の各々に対応して設けられた三つのセンスアンプ7aを備えている。各センスアンプ7aは、それぞれ対応するビット線BTの電位のセンス結果を出力する。エンコーダ8は、例えば、2個の二入力NAND回路8aから構成される。一方のNAND回路8aは、ビット線BT1及びBT2のセンス結果を入力とし、NAND論理演算結果としての出力Q1を出力する。他方のNAND回路8aは、ビット線BT2及びBT3のセンス結果を入力とし、NAND論理演算結果としての出力Q2を出力する。ここで、例えば、Q2は20の位、Q1は21の位をそれぞれ示すとする。例えば、Q2=1、Q1=0ならば、多値ROMセル10に記憶されていたデータは01である。次に、本発明の第1の実施の形態に係る半導体装置の読み出し動作について説明する。図3A~図3Dは、本発明の第1の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。ただし、図3A~図3Dは、読み出し対象の多値ROMセル10がそれぞれ図1A~図1Dである場合を示している。各図において、選択ワード線WLの電圧、選択ビット線組におけるビット線BL1、BL2、BL3の電圧、出力Q太線はQ1、細線はQ2の電圧をそれぞれ示している。図3Aを参照して、図1Aで示す00を記憶する多値ROMセル10の場合について説明する。時刻t11よりも前の段階において、ビット線BT1~BT3は予めHighレベルにプリチャージされている。時刻t11において、選択ワード線WLが選択され、Highレベルになると、ROMセルトランジスタTrがオンになる。このとき、ROMセルトランジスタTr図1Aはビット線BT1~BT3のいずれにも接続されていないので、ビット線BT1~BT3の電圧はほとんど変化しない。従って、時刻t12において、センスアンプ7によるセンス動作が行われても、ビット線BT1~BT3の電圧はHighレベルとして検出される。その結果、デコーダ8はQ1=0、Q2=0を出力する。すなわち、データ00が読み出される。その後、時刻t13で読み出し動作が終了し、ビット線BT1~BT3は再びHighレベルにプリチャージされる。図3Bを参照して、図1Bで示す01を記憶する多値ROMセル10の場合について説明する。時刻t21よりも前の段階において、ビット線BT1~BT3は予めHighレベルにプリチャージされている。時刻t21において、選択ワード線WLが選択され、Highレベルになると、ROMセルトランジスタTrがオンになる。このとき、ROMセルトランジスタTr図1Bはビット線BT3に接続されているので、ビット線BT1~BT2の電圧はほとんど変化しないが、ビット線BT3は接地線に接続されてその電圧は大きく低下する。従って、時刻t22において、センスアンプ7によるセンス動作が行われると、ビット線BT1~BT2の電圧はHighレベルとして検出され、ビット線BT3の電圧はLowレベルとして検出される。その結果、デコーダ8はQ1=0、Q2=1を出力する。すなわち、データ01が読み出される。その後、時刻t23で読み出し動作が終了し、ビット線BT1~BT3は再びHighレベルにプリチャージされる。図3Cを参照して、図1Cで示す10を記憶する多値ROMセル10の場合について説明する。時刻t31よりも前の段階において、ビット線BT1~BT3は予めHighレベルにプリチャージされている。時刻t31において、選択ワード線WLが選択され、Highレベルになると、ROMセルトランジスタTrがオンになる。このとき、ROMセルトランジスタTr図1Cはビット線BT1に接続されているので、ビット線BT2~BT3の電圧はほとんど変化しないが、ビット線BT1は接地線に接続されてその電圧は大きく低下する。従って、時刻t32において、センスアンプ7によるセンス動作が行われると、ビット線BT2~BT3の電圧はHighレベルとして検出され、ビット線BT1の電圧はLowレベルとして検出される。その結果、デコーダ8はQ1=1、Q2=0を出力する。すなわち、データ10が読み出される。その後、時刻t33で読み出し動作が終了し、ビット線BT1~BT3は再びHighレベルにプリチャージされる。図3Dを参照して、図1Dで示す11を記憶する多値ROMセル10の場合について説明する。時刻t41よりも前の段階において、ビット線BT1~BT3は予めHighレベルにプリチャージされている。時刻t41において、選択ワード線WLが選択され、Highレベルになると、ROMセルトランジスタTrがオンになる。このとき、ROMセルトランジスタTr図1Dはビット線BT2に接続されているので、ビット線BT1、BT3の電圧はほとんど変化しないが、ビット線BT2は接地線に接続されてその電圧は大きく低下する。従って、時刻t42において、センスアンプ7によるセンス動作が行われると、ビット線BT1、BT3の電圧はHighレベルとして検出され、ビット線BT2の電圧はLowレベルとして検出される。その結果、デコーダ8はQ1=1、Q2=1を出力する。すなわち、データ11が読み出される。その後、時刻t43で読み出し動作が終了し、ビット線BT1~BT3は再びHighレベルにプリチャージされる。以上のようにして、多値ROMセル10に記憶されたデータを読み出すことができる。なお、既述のように、記憶可能な値データの数は、ビット線の本数n本に対応して増減させることn1値が可能である。例えば、ビット線の本数を2本にした場合、3値を記憶可能なROMセルとすることができる。図4A~図4Cは、本発明の第1の実施の形態に係る多値ROMセルの変形例の構成を示す回路図である。この場合、多値ROMセル10aでは、図1A~図1Dの場合と比較して、ビット線BTの本数が1本少なく、ビット線BT1、BT2の2本になっている。その結果、記憶可能なデータは3値例示:01、10、11となる。例えば、図4Aの場合を01、図4Bの場合を10、図4Cの場合を11にそれぞれ対応付けてデータを記憶する。このような場合でも、3値ROMセルの場合には、2本のビット線BT1~BT2を有して、ROMセルトランジスタTrのドレインを2本のビット線BT1~BT2のどれかと接続することと、どのビット線BT1~BT2とも接続しないことで3種類のデータ状態が表現できる。なお、ビット線の接続/否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。次に、本発明の第1の実施の形態に係る多値ROMセルのレイアウト構成について説明する。図5A~図5Cは、本発明の第1の実施の形態に係る多値ROMセルのレイアウト構成を示す平面図及び側面図である。ただし、図5Aは平面図であり、Y方向に隣接する2個の多値ROMセル10を示している。図5BはY方向の側面図であり、1個の多値ROMセル10を示している。図5CはX方向の側面図であり、Y方向に隣接する2個の多値ROMセル10を示している。ROMセルトランジスタTrは、基板表面の領域に設けられ、ソースドレインとしての拡散層22と、ワード線WLと一体であるゲート21とを備えている。ソースドレインの一方としての拡散層22は、コンタクト31aを介してGND線接地線に接続されている。この拡散層22は、隣接するROMセルトランジスタTrと共用されている。また、ソースドレインの他方としての拡散層22は、コンタクト31を介してメタル層M1の金属配線41の下部に接続されている。金属配線41は、基板表面に平行に、略拡散層22上の範囲で、X方向に延在している。金属配線41の上部は、ビア層V1のビア32の下部に接続されている。ビア32の上部は、メタル層M2の金属配線42の下部に接続されている。金属配線42の上部は、ビア層V2のビア33の下部に接続されている。ビア33の上部は、メタル層M3の金属配線43の下部に接続されている。金属配線43の上部は、ビア層V3のビア34の下部に接続されている。ビア34の上部は、メタル層M4の金属配線44の下部に接続されている。金属配線42~44は、各ビアの近傍にのみ設けられている。金属配線42~44の横には、記憶データに対応して、それぞれメタル層M2~M4の金属配線51~53を形成可能である。ビア32、33、34の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア34はビア33の真上に、ビア33はビア32の真上にそれぞれ設けられている。また、金属配線42、43、44の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線44は金属配線43の真上に、金属配線43は金属配線42の真上にそれぞれ設けられている。従って、コンタクト31から金属配線41、ビア32、金属配線42、ビア33、金属配線43及びビア34を介して金属配線44までは、一体として概ねビット線の近傍にまで連なる配線第1金属配線と見ることもできる。すわち、ROMセルトランジスタTrのソースドレインの一方が、メタル層M3まで引き上げられている。複数のビット線BT1~BT3は、ROMセルトランジスタTrの上方に設けられ、基板表面と平行なY方向に伸び、基板表面に垂直なZ方向に並んで配置されている。複数のビット線BT1~BT3は、第1金属配線とは独立して配置されている。ビット線BT1は、メタル層M2に設けられている。ビット線BT2は、メタル層M3に設けられている。ビット線BT3は、メタル層M4に設けられている。ビット線BT1、BT2、BT3の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜図示されずを介して、ビット線BT3はビット線BT2の真上に、ビット線BT2はビット線BT1の真上にそれぞれ設けられている。ビット線BT1~BT3は、多値ROMセル10が記憶するデータに対応して、それぞれ金属配線42~44と接続され得る。例えば、多値ROMセル10が10、11、01を記憶する場合、それぞれビット線BT1~BT3が金属配線42~44と接続される。多値ROMセル10が00を記憶する場合、ビット線BT1~BT3は金属配線42~44と接続されない。それらについて、以下に、具体的に説明する。図6A~図6Dは、それぞれ多値ROMセル10が00、10、11、01を記憶する場合の、多値ROMセルのレイアウト構成を示すY方向の側面図である。図6Aを参照すると、多値ROMセル10に図1Aに示すように00を記憶させる場合、ビット線BT1~BT3を、いずれの金属配線42~43とも接続しない。これにより、ROMセルトランジスタTrのソースドレインは、いずれのビット線BT1~BT3とも電気的に接続されない。その結果、00記憶状態にできる。また、図6Bを参照すると、多値ROMセル10に図1Cに示すように10を記憶させる場合、ビット線BT1と同じメタル層M2の金属配線42とを金属配線51により接続する。これにより、ROMセルトランジスタTrのソースドレインとビット線BT1とが電気的に接続される。その結果、10記憶状態に出来る。また、図6Cを参照すると、多値ROMセル10に図1Dに示すように11を記憶させる場合、ビット線BT2と同じメタル層M3の金属配線43とを金属配線52により接続する。これにより、ROMセルトランジスタTrのソースドレインとビット線BT2とが電気的に接続される。その結果、11記憶状態にできる。また、図6Dを参照すると、多値ROMセル10に図1Bに示すように01を記憶させる場合、ビット線BT3と同じメタル層M4の金属配線44とを金属配線53により接続する。これにより、ROMセルトランジスタTrのソースドレインとビット線BT3とが電気的に接続される。その結果、01記憶状態にできる。これら金属配線51、52、53第2金属配線ともいうの設けられる可能性のある位置の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜図示されずを介して、金属配線53の設けられる可能性のある位置は金属配線52の設けられる可能性のある位置の真上に、金属配線52の設けられる可能性のある位置は金属配線51の設けられる可能性のある位置の真上にそれぞれ設けられている。以上のように、第1金属配線コンタクト31-金属配線41-ビア32-金属配線42-ビア33-金属配線43-ビア34-金属配線44が、複数のビット線BT1~BT3のうちのいずれかに、金属配線51~53により接続されているか、又は、いずれにも接続されていないか、に対応して、多値ROMセル10はデータを記憶することができる。なお、第1金属配線を更に上方Z方向に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値データを更に増加させることができる。例えば、メタル層M4の上のビア層V4にビアを設け、ビア層V4の上のメタル層M5に金属配線を設け、そのメタル層M5に金属配線と離間してビット線を設けることで、ビット線の本数が4本になるので、記憶可能な値データの数は5値とすることができる。また、図4A~図4Cの3値の場合には、逆にビット線BT3を設けなければ良い。本実施の形態では、ROMセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、金属配線51~53の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ROMセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。また、本実施の形態では、多値ROMセル10として図5A~図5Cに示すように、ビット線BT1~BT3をZ方向に多層化するレイアウトをとっている。これにより、基板表面へのビット線BT1~BT3の射影は、ビット線1本分となる。すなわち、多値ROMセル10のROMセルサイズは、ビット線が1本である一般的なROMセル2値のROMセルサイズ1個分のROMセルトラジスタのサイズとほぼ同じである。このように、本実施の形態の多値ROMセル10は、一般的なROMセルのROMセルサイズROMセルトランジスタの最小単位で、複数のメタル層M2~M4の各々にビット線BT1~BT3を設けて、それらの切替えで多値例示:図1A~図1Dの4値の記憶状態を実現できる。すなわち、1個のROMセルで2ビット分の記憶量とすることができ、4値ROMセル10を実現することができる。従って、一般的なROMセルと比較して、1値あるいは1ビット当りのROMセルサイズを半分にすることができる。また、本実施の形態では、多値ROMセル10として図5A~図5Cに示すように、GND線がROMセルの境界に設けられている。そのため、隣接する多値ROMセル10とGND線を共用することができる。それにより、更にGND線の半分の面積を削減することができる。また、ビット線が1本である一般的なROMセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、1本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ROMの大容量化が可能となる。第2の実施の形態本発明の第2の実施の形態に係る多値ROMセルの構成について説明する。本実施の形態では、回路図図1A~図1Dや読み出しに係る構成半導体装置:図2A~図2Bやその動作図3A~図3Dは第1の実施の形態と同じであるが、レイアウトの構成が第1の実施の形態と異なる。従って、以下では第1の実施の形態と相違するレイアウトの構成について説明する。本発明の第2の実施の形態に係る多値ROMセルのレイアウト構成について説明する。図7A~図7Cは、本発明の第2の実施の形態に係る多値ROMセルのレイアウト構成を示す平面図及び側面図である。ただし、図7Aは平面図であり、Y方向に隣接する2個の多値ROMセル10を示している。図7BはY方向の側面図であり、1個の多値ROMセル10を示している。図7CはX方向の側面図であり、Y方向に隣接する2個の多値ROMセル10を示している。ROMセルトランジスタTrは、基板表面の領域に設けられ、ソースドレインとしての拡散層22と、ワード線WLと一体であるゲート21とを備えている。ソースドレインの一方としての拡散層22は、コンタクト31aを介してGND線接地線に接続されている。この拡散層22は、隣接するROMセルトランジスタTrと共用されている。また、ソースドレインの他方としての拡散層22は、コンタクト31を介してメタル層M1の金属配線41の下部に接続されている。金属配線41は、基板表面に平行に、略拡散層22上の範囲で、X方向に延在している。金属配線41の上部には、記憶データに対応して、ビア層V1のビア36~38を形成可能である。コンタクト31から金属配線41までは、一体として概ねビット線の近傍にまで連なる配線第1金属配線と見ることもできる。すわち、ROMセルトランジスタTrのソースドレインの一方が、メタル層M1まで引き上げられている。複数のビット線BT1~BT3は、ROMセルトランジスタTrの上方に設けられ、基板表面と平行なY方向に伸び、基板表面に平行なX方向に並んで離間して配置されている。ビット線BT1~BT3は、メタル層M2に設けられ、メタル層M1の金属配線41と立体交差している。複数のビット線BT1~BT3は、第1金属配線とは独立して配置されている。ビット線BT1~BT3は、多値ROMセル10が記憶するデータに対応して、それぞれ金属配線41と接続され得る。例えば、多値ROMセル10が10、11、01を記憶する場合、それぞれビット線BT1~BT3が金属配線41と接続される。多値ROMセル10が00を記憶する場合、ビット線BT1~BT3は金属配線41と接続されない。それらについて、以下に、具体的に説明する。図7Bを参照して、多値ROMセル10に図1Aに示すように00を記憶する場合、ビット線BT1~BT3を、金属配線41とも接続しない。すなわち、ビア層V1のビア36~38を一つも形成しない。これにより、ROMセルトランジスタTrのソースドレインは、いずれのビット線BT1~BT3とも電気的に接続されない。その結果、00記憶状態にできる。また、多値ROMセル10に図1Cに示すように10を記憶する場合、ビット線BT1と金属配線41とをビア層V1のビア36により接続する。ビア37、38は形成しない。これにより、ROMセルトランジスタTrのソースドレインとビット線BT1とが電気的に接続される。その結果、10記憶状態に出来る。また、多値ROMセル10に図1Dに示すように11を記憶する場合、ビット線BT2と金属配線41とをビア層V1のビア37により接続する。ビア36、38は形成しない。これにより、ROMセルトランジスタTrのソースドレインとビット線BT2とが電気的に接続される。その結果、11記憶状態にできる。また、多値ROMセル10に図1Bに示すように01を記憶する場合、ビット線BT3と金属配線41とをビア層V1のビア38により接続する。ビア36、37は形成しない。これにより、ROMセルトランジスタTrのソースドレインとビット線BT3とが電気的に接続される。その結果、01記憶状態にできる。以上のように、第1金属配線コンタクト31-金属配線41が、複数のビット線BT1~BT3のうちのいずれかに、ビア36~38第2金属配線ともいうにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ROMセル10はデータを記憶することができる。なお、第1金属配線を更に横方X方向に伸ばし、更にメタル層M2にビット線を設けることで、記憶可能な値データを更に増加させることができる。例えば、金属配線41を更にX方向に伸ばし、その上方に、金属配線41と離間して更にビット線を設けることで、ビット線の本数が4本になるので、記憶可能な値データの数は5値とすることができる。本実施の形態では、ROMセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、ビア36~38の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ROMセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。また、本実施の形態では、多値ROMセル10として図7A~図7Cに示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。このため、ビット線BTを含めてメタル層M2までの構成で多値ROMセルを実現している。すなわち、ROMセルを、低層化しながら多値化することが可能となる。また、本実施の形態の多値ROMセル10では、ROMセルサイズ特に、X方向の長さが、ビット線の並行配置に対応して、第1の実施の形態のROMセルサイズの1.5倍程度に大きくなる。すなわち、ビット線が1本である一般的なROMセル2値のROMセルサイズ1個分のROMセルトラジスタのサイズの1.5倍程度に大きくなる。しかし、多値ROMセル10は、一般的なROMセルの2倍のデータを記憶することができる。したがって、一般的なROMセルと比較して、1値当りのROMセルサイズを実質的に0.75倍に低減することができる。このとき、多値ROMセル10のROMセルトランジスタTrのゲート幅が1.75倍程度となり、ROMセルトランジスタTrのトランジスタ能力を増強することができる。それにより、多値ROMセル10の高速化も実現可能となる。また、本実施の形態では、多値ROMセル10として図7A~図7Cに示すように、GND線がROMセルの境界に設けられている。そのため、隣接する多値ROMセル10とGND線を共用することができる。それにより、更にGND線の半分の面積を削減することができる。また、ビット線が1本である一般的なROMセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、1本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ROMの大容量化が可能となる。既述のように、記憶可能な値データの数は、ビット線の本数n本に対応して増減させることn1値が可能である。例えば、ビット線の本数を2本にした場合、3値を記憶可能なROMセルとすることができる。図8A~図8Cは、本発明の第2の実施の形態に係る多値ROMセルのレイアウト構成の変形例を示す平面図及び側面図である。ただし、図8Aは平面図であり、Y方向に隣接する2個の多値ROMセル10を示している。図8BはY方向の側面図であり、1個の多値ROMセル10を示している。図8CはX方向の側面図であり、Y方向に隣接する2個の多値ROMセル10を示している。ここでは、図7A~図7Cと比較して、ビット線を1本減らすことによって、3値ROMセル図4A~図4Cとしている。それに伴い、ビット線が1本である一般的なROMセル2値のROMセルサイズ1個分のROMセルトラジスタのサイズと同じROMセルサイズで3値の記憶状態を実現することができる。すなわち、1個の多値ROMセル10で1.5ビット分の記憶量とすることができる。したがって、一般的なROMセルと比較して、1値当りのROMセルサイズを実質的に0.67倍に低減することができる。その他、上記図7A~図7Cの場合と同様の効果を得ることができる。第3の実施の形態本発明の第3の実施の形態に係る多値ROMセルの構成について説明する。本実施の形態では、読み出しに係る構成半導体装置:図2A~図2Bやその動作図3A~図3Dは第1の実施の形態と同じであるが、回路図及びレイアウトの構成が第1の実施の形態と異なっている。従って、以下では第1の実施の形態と相違する回路図及びレイアウトの構成について説明する。図9A~図9Dは、本発明の第3の実施の形態に係る多値ROMセルの構成を示す回路図である。多値ROMセル10は、ROMセルトランジスタTrと、複数のビット線BT1~BT3と、ワード線WLと、アンチヒューズAF1~AF3とを具備している。ワード線WLは、X方向に伸びるように設けられている。複数のビット線BT1~BT3の各々は、Y方向に伸び、互いに平行に並んで設けられている。ROMセルトランジスタTrは、例えばNMOSトランジスタである。ROMセルトランジスタTrは、ゲートをワード線WLに接続されている。ソースドレインの一方を接地され接地線に接続され、他方をアンチヒューズAF1~AF3を介して複数のビット線BT1~BT3に接続されている。このとき、アンチヒューズAF1~AF3のいずれかがショートされて、ソースドレインの他方が複数のビット線BT1~BT3のうちのいずれかに接続されているか図9B~図9D、又は、アンチヒューズAF1~AF3のいずれもがショートされずに、ソースドレインの他方が複数のビット線BT1~BT3のいずれにも接続されていない図9A。多値ROMセル10は、ROMセルトランジスタTrがアンチヒューズAF1~AF3を介してソースドレインの他方を複数のビット線BT1~BT3のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値データを記憶する。すなわち、図9Aに示すように、ROMセルトランジスタTrのソースドレインが、アンチヒューズAF1~AF3のいずれもがショートされず、複数のビット線BT1~BT3のいずれにも接続されていない場合には、多値ROMセル10はデータとして00を記憶している。また、図9Bに示すように、ROMセルトランジスタTrのソースドレインが、アンチヒューズAF3がショートされて、ビット線BT3に接続されている場合には、多値ROMセル10はデータとして01を記憶している。更に、図9Cに示すように、ROMセルトランジスタTrのソースドレインが、アンチヒューズAF1がショートされて、ビット線BT1に接続されている場合には、多値ROMセル10はデータとして10を記憶している。そして、図9Dに示すように、ROMセルトランジスタTrのソースドレインが、アンチヒューズAF2がショートされて、ビット線BT2に接続されている場合には、多値ROMセル10はデータとして11を記憶している。このように、本実施の形態では、多値ROMセルの構成として、1個のROMセルトランジスタTrに対して複数のビット線BTを配置することで、記憶されるデータの多値化を行っている。すなわち、4値ROMセルの場合には、3本のビット線BT1~BT3を有して、ROMセルトランジスタTrのドレインを3本のビット線BT1~BT3のどれかとアンチヒューズAF1~AF3のどれかを介して接続すること、及び、どのビット線BT1~BT3ともアンチヒューズAF1~AF3を介して接続しないことのいずれかで4種類のデータ状態が表現できる。なお、ビット線の接続/否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。次に、本発明の第3の実施の形態に係る多値ROMセルのレイアウト構成について説明する。図10は、本発明の第3の実施の形態に係る多値ROMセルのレイアウト構成を示す平面図である。ただし、図10は、1個の多値ROMセル10を示している。ROMセルトランジスタTrは、基板表面の領域に設けられ、ソースドレインとしての拡散層22aと、メタル層M1のワード線WLに接続されたゲート21aとを備えている。ソースドレインの一方としての拡散層22aは、コンタクトを介してGND線接地線に接続されている。この拡散層22aは、隣接するROMセルトランジスタTr図示されずと共用されている。また、ソースドレインの他方としての拡散層22aは、コンタクト61aを介してメタル層M1の金属配線71aの下部に接続されている。金属配線71aは、基板表面に平行にX方向に伸び、3本に分岐し、それぞれアンチヒューズAF1~AF3に接続されている。すなわち、アンチヒューズAF1~AF3は、ROMセルトランジスタTrに対して並列に接続されている。ここで、アンチヒューズAF1~AF3は、いずれもMOSトランジスタの構成を有し、ゲート-拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる導通させることができる。金属配線71aは、アンチヒューズAF1~AF3のゲートに接続されている。アンチヒューズAF1~AF3の各々の拡散層は、コンタクト61を介してメタル層M1の金属配線71の下部に接続されている。金属配線71は、基板表面に平行に、略拡散層上の範囲で、X方向に延在している。金属配線71の上部は、ビア層V1のビア62の下部に接続されている。ビア62の上部は、メタル層M2の金属配線72の下部に接続されている。金属配線72の上部は、ビア層V2のビア63の下部に接続されている。ビア63の上部は、メタル層M3の金属配線73の下部に接続されている。金属配線73の上部は、ビア層V3のビア64の下部に接続されている。ビア64の上部は、メタル層M4の金属配線74の下部に接続されている。金属配線72~74は、各ビアの近傍にのみ設けられている。ビア62、63、64の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア64はビア63の真上に、ビア63はビア62の真上にそれぞれ設けられている。また、金属配線72、73、74の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線74は金属配線73の真上に、金属配線73は金属配線72の真上にそれぞれ設けられている。コンタクト61aから金属配線71a、アンチヒューズAF、コンタクト61、金属配線71、ビア62、金属配線72、ビア63、金属配線73及びビア64を介して金属配線74までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線第1金属配線と見ることもできる。すわち、ROMセルトランジスタTrのソースドレインの一方が、メタル層M3まで引き上げられている。複数のビット線BT1~BT3は、アンチヒューズAF1~AF3の上方に設けられ、基板表面と平行なY方向に伸び、基板表面に垂直なZ方向に並んで配置されている。ビット線BT1は、メタル層M2に設けられている。ビット線BT2は、メタル層M3に設けられている。ビット線BT3は、メタル層M4に設けられている。ビット線BT1、BT2、BT3の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜図示されずを介して、ビット線BT3はビット線BT2の真上に、ビット線BT2はビット線BT1の真上にそれぞれ設けられている。アンチヒューズAF1の拡散層から伸びる第1金属配線の金属配線72の横には、メタル層M2の金属配線81が形成されている。金属配線81は、金属配線72とビット線BT1を接続している。このとき、アンチヒューズAF1上の第1金属配線は、ビア63、金属配線73、ビア64及び金属配線74を有していなくても良い。同様に、アンチヒューズAF2の拡散層から伸びる第1金属配線の金属配線73の横には、メタル層M3の金属配線82が形成されている。金属配線82は、金属配線73とビット線BT2を接続している。このとき、アンチヒューズAF2上の第1金属配線は、ビア64及び金属配線74を有していなくても良い。同様に、アンチヒューズAF3の拡散層から伸びる第1金属配線の金属配線74の横には、メタル層M4の金属配線83が形成されている。金属配線83は、金属配線74とビット線BT3を接続している。すなわち、複数のビット線BT1~BT3は、第1金属配線とはそれぞれ金属配線81~83第2金属配線ともいうにより接続されている。ビット線BT1~BT3は、多値ROMセル10が記憶するデータに対応して、それぞれROMセルトランジスタTrと接続され得る。例えば、多値ROMセル10が10、11、01を記憶する場合、それぞれビット線BT1~BT3がROMセルトランジスタTrと接続される。多値ROMセル10が00を記憶する場合、ビット線BT1~BT3はROMセルトランジスタTrと接続されない。それらについて、以下に、具体的に説明する。図10を参照して、多値ROMセル10に図1Aに示すように00を記憶させる場合、アンチヒューズAF1~AF3をいずれもショートさせない。これにより、ROMセルトランジスタTrのソースドレインは、いずれのビット線BT1~BT3とも電気的に接続されない。その結果、00記憶状態にできる。また、多値ROMセル10に図1Cに示すように10を記憶させる場合、アンチヒューズAF1をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT1とが電気的に接続される。その結果、10記憶状態に出来る。また、多値ROMセル10に図1Dに示すように11を記憶させる場合、アンチヒューズAF2をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT2とが電気的に接続される。その結果、11記憶状態にできる。また、多値ROMセル10に図1Bに示すように01を記憶させる場合、アンチヒューズAF3をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT3とが電気的に接続される。その結果、01記憶状態にできる。以上のように、第1金属配線コンタクト61a-金属配線71a-アンチヒューズAF-コンタクト61-金属配線71-ビア62-金属配線72-ビア63-金属配線73-ビア64-金属配線74が、複数のビット線BT1~BT3のうちのいずれかに、アンチヒューズAF1~AF3のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ROMセル10はデータを記憶することができる。このように、本実施の形態では、アンチヒューズ素子を使用することで、1個のROMセルで2ビット分4値の記憶が可能なPROMProgramableROMが実現出来る。ここで、この多値ROMセルへの記憶動作Program動作としては、書き込み対象としての多値ROMセルのワード線WLに電位を与えて、ROMセルトランジスタアクセストランジスタをオンさせる。そして、記憶するデータに応じて、ビット線BT1~3のどれか1本だけ高電圧を与える。それにより、該当する多値ROMセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ROMセルにデータを書き込むことができる。なお、ROMセルトランジスタTrに更に並列にアンチヒューズを接続し、そのアンチヒューズの第1金属配線を更に上方Z方向に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値データを更に増加させることができる。例えば、ROMセルトランジスタTrに更に並列にアンチヒューズAF4を接続し、そのアンチヒューズAF4の第1金属配線のメタル層M4の上のビア層V4にビアを設け、ビア層V4の上のメタル層M5に金属配線を設け、その金属配線を接続するようにそのメタル層M5にビット線BT4を設けることで、ビット線の本数が4本になるので、記憶可能な値データの数は5値とすることができる。本実施の形態では、ROMセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ROMセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。アンチヒューズを用いたROMセルでは、一般にアクセストランジスタROMセルトランジスタのサイズが大きい。そのため、本実施の形態において、多値ROMセル10として、図10に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図10に示すビット線BT1~BT3をZ方向に多層化するレイアウトをとることにより、基板表面へのビット線BT1~BT3の射影はビット線1本分となる。すなわち、多値ROMセル10のROMセルサイズは、ビット線が1本である一般的なアンチヒューズを用いたROMセル2値のROMセルサイズ2つ分に比べると3ビット分のアクセストランジスタを共通化できることと、X方向への拡大を抑えられることで、同等以下になると考えることができる。このように、本実施の形態の多値ROMセル10は、ビット線が1本である一般的なアンチヒューズを用いたROMセルサイズ2つ分と同等以下のサイズで、複数のメタル層M2~M4の各々にビット線BT1~BT3を設けて、それらの切替えで多値例示:図9A~図9Dの4値の記憶状態を実現できる。すなわち、面積が2つ相当のROMセルで2ビット分の記憶量とすることができ、4値の多値ROMセル10を実現することができる。よって、同一記憶容量のROMマクロの場合と比較して、アクセストランジスタを共通化できWサイズが増えることからROMセル能力を向上させることができる。また、本実施の形態では、多値ROMセル10として図10に示すように、GND線がROMセルの境界に設けられている。そのため、隣接する多値ROMセル10とGND線を共用することができる。それにより、更にGND線の半分の面積を削減することができる。また、ビット線が1本である一般的なROMセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、1本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ROMの大容量化が可能となる。第4の実施の形態本発明の第4の実施の形態に係る多値ROMセルの構成について説明する。本実施の形態では、回路図図9A~図9Dや読み出しに係る構成半導体装置:図2A~図2Bやその動作図3A~図3Dは第3の実施の形態と同じであるが、レイアウトの構成が第3の実施の形態と異なる。従って、以下では第3の実施の形態と相違するレイアウトの構成について説明する。次に、本発明の第4の実施の形態に係る多値ROMセルのレイアウト構成について説明する。図11は、本発明の第4の実施の形態に係る多値ROMセルのレイアウト構成を示す平面図である。ただし、図11は、1個の多値ROMセル10を示している。ROMセルトランジスタTrは、基板表面の領域に設けられ、ソースドレインとしての拡散層22aと、メタル層M1のワード線WLに接続されたゲート21aとを備えている。ソースドレインの一方としての拡散層22aは、コンタクトを介してGND線接地線に接続されている。この拡散層22aは、隣接するROMセルトランジスタTr図示されずと共用されている。また、ソースドレインの他方としての拡散層22aは、コンタクト61aを介してメタル層M1の金属配線71aの下部に接続されている。金属配線71aは、基板表面に平行にX方向に伸び、3本に分岐し、アンチヒューズAF1~AF3に接続されている。すなわち、アンチヒューズAF1~AF3は、ROMセルトランジスタTrに対して並列に接続されている。ここで、アンチヒューズAF1~AF3は、いずれもMOSトランジスタの構成を有し、ゲート-拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる導通させることができる。金属配線71aは、アンチヒューズAF1~AF3のゲートに接続されている。アンチヒューズAF1~AF3の各々の拡散層は、コンタクト61を介してメタル層M1の金属配線71の下部に接続されている。金属配線71は、基板表面に平行に、略拡散層上の範囲で、X方向に延在している。アンチヒューズAF1の金属配線71には、-X方向にビット線BT1の下方まで伸びるメタル層M1の金属配線81が接続されている。金属配線81の上部は、ビア層V1のビア66の下部に接続されている。ビア66の上部は、メタル層M2のビット線BT1の下部に接続されている。アンチヒューズAF2の金属配線71は、ビット線BT2の下方にある。この金属配線71の上部は、ビア層V1のビア67の下部に接続されている。ビア67の上部は、メタル層M2のビット線BT2の下部に接続されている。アンチヒューズAF3の金属配線71には、X方向にビット線BT3の下方まで伸びるメタル層M1の金属配線83が接続されている。金属配線83の上部は、ビア層V1のビア68の下部に接続されている。ビア68の上部は、メタル層M2のビット線BT3の下部に接続されている。コンタクト61a、金属配線71a、アンチヒューズAF、コンタクト61、金属配線71までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線第1金属配線と見ることもできる。すわち、ROMセルトランジスタTrのソースドレインの一方が、メタル層M1まで引き上げられている。複数のビット線BT1~BT3は、アンチヒューズAF1~AF3の上方又はその近傍の上方に設けられ、基板表面と平行なY方向に伸び、基板表面に平行なX方向に並んで離間して配置されている。ビット線BT1~BT3は、メタル層M2に設けられ、メタル層M1の金属配線71と立体交差している。複数のビット線BT1~BT3は、第1金属配線とはそれぞれ金属配線81及びビア66、ビア67、金属配線83及びビア68これらを第2金属配線ともいうにより接続されている。ビット線BT1~BT3は、多値ROMセル10が記憶するデータに対応して、それぞれROMセルトランジスタTrと接続され得る。例えば、多値ROMセル10が10、11、01を記憶する場合、それぞれビット線BT1~BT3がROMセルトランジスタTrと接続される。多値ROMセル10が00を記憶する場合、ビット線BT1~BT3はROMセルトランジスタTrと接続されない。それらについて、以下に、具体的に説明する。図11を参照して、多値ROMセル10に図1Aに示すように00を記憶させる場合、アンチヒューズAF1~AF3をいずれもショートさせない。これにより、ROMセルトランジスタTrのソースドレインは、いずれのビット線BT1~BT3とも電気的に接続されない。その結果、00記憶状態にできる。また、多値ROMセル10に図1Cに示すように10を記憶させる場合、アンチヒューズAF1をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT1とが電気的に接続される。その結果、10記憶状態に出来る。また、多値ROMセル10に図1Dに示すように11を記憶させる場合、アンチヒューズAF2をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT2とが電気的に接続される。その結果、11記憶状態にできる。また、多値ROMセル10に図1Bに示すように01を記憶させる場合、アンチヒューズAF3をショートさせる。これにより、ROMセルトランジスタTrのソースドレインとビット線BT3とが電気的に接続される。その結果、01記憶状態にできる。以上のように、第1金属配線コンタクト61a-金属配線71a-アンチヒューズAF-コンタクト61-金属配線71が、複数のビット線BT1~BT3のうちのいずれかに、アンチヒューズAF1~AF3のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ROMセル10はデータを記憶することができる。この場合でも、本実施の形態では、アンチヒューズ素子を使用することで、1個のROMセルで2ビット分4値の記憶が可能なPROMProgramableROMが実現出来る。ここで、この多値ROMセルへの記憶動作Program動作としては、書き込み対象としての多値ROMセルのワード線WLに電位を与えて、ROMセルトランジスタアクセストランジスタをオンさせる。そして、記憶するデータに応じて、ビット線BT1~3のどれか1本だけ高電圧を与える。それにより、該当する多値ROMセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ROMセルにデータを書き込むことができる。なお、ROMセルトランジスタTrに更に並列にアンチヒューズを接続し、そのアンチヒューズの第1金属配線を更に横方X方向に伸ばし、更にビア層V1にビアを設け、メタル層M2にビット線を設けることで、記憶可能な値データを更に増加させることができる。例えば、ROMセルトランジスタTrに更に並列にアンチヒューズAF4を接続し、そのアンチヒューズAF4の金属配線71を更にX方向に伸ばし、ビア層V1にビアを設け、ビア層V1の上のメタル層M2にビット線BT4を設けることで、ビット線の本数が4本になるので、記憶可能な値データの数は5値とすることができる。本実施の形態では、ROMセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ROMセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。本実施の形態では、多値ROMセル10として図11に示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。これにより、多値ROMセル10を低層化することが可能となる。アンチヒューズを用いたROMセルでは、一般にアクセストランジスタROMセルトランジスタのサイズが大きい。そのため、本実施の形態において、多値ROMセル10として、図11に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図11に示すビット線BT1~BT3をZ方向に並行配置するレイアウトをとることにより、第3の実施の形態のROMセルサイズよりも大きくなる。すなわち、多値ROMセル10のROMセルサイズは、ビット線が1本である一般的なアンチヒューズを用いたROMセル2値のROMセルサイズ2つ分に比べると3ビット分のアクセストランジスタを共通化できることで同等程度の大きさになると考えることができる。そのため、多値ROMセル10のように4値化することによって、一般的なアンチヒューズを用いたROMセルと比較して、1値当りのROMセルサイズが実質的に同等でアクセストランジスタを共通化できWサイズが増えることからROMセル能力を向上させることができる。また、本実施の形態では、多値ROMセル10として図11に示すように、GND線がROMセルの境界に設けられている。そのため、隣接する多値ROMセル10とGND線を共用することができる。それにより、更にGND線の半分の面積を削減することができる。また、ビット線が1本である一般的なROMセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、1本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ROMの大容量化が可能となる。本発明により、集積度の高いROMセルを得ることができ、ROM搭載製品チップの面積が減少して低価格にでき、従来と同一容量の場合には短配線になりマクロ特性歩留りを向上させることができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に記載された技術は、矛盾の発生しない限り、他の実施の形態においても使用可能である。