"第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第2半導体層の表面に選択的に設けられた第2導電形の第3半導体層と、前記第3半導体層の表面に選択的に設けられた第1導電形の第4半導体層と、前記第1半導体層、前記第3半導体層、および前記第4半導体層と、第1絶縁膜を介して対向する第1制御電極と、前記第1制御電極に電気的に接続され、前記第1制御電極が設けられている第1領域とは別の第2領域の前記第2半導体層の上に設けられた引き出し電極と、前記引き出し電極に電気的に接続され、前記引き出し電極下において前記第2半導体層に第2絶縁膜を介して対向する第2制御電極および第3制御電極と、前記第1半導体層に接続された第1の主電極と、前記第3半導体層および前記第4半導体層に接続された第2の主電極と、を備え、前記引き出し電極下の前記第2半導体層の表面には、前記第3半導体層が設けられておらず、前記第2制御電極の少なくとも一部と、第3制御電極の全体と、は、前記引き出し電極下に設けられ、前記第2制御電極の電気抵抗は、前記第3制御電極の電気抵抗よりも高いことを特徴とする半導体素子。前記引き出し電極と、前記第1制御電極と、は、第1コンタクト層を介して接続され、前記引き出し電極と、前記第2制御電極および前記第3制御電極と、は、第2コンタクト層を介して接続されていることを特徴とする請求項1記載の半導体素子。前記第2制御電極または前記第3制御電極のシート抵抗は、前記第1制御電極のシート抵抗よりも高いことを特徴とする請求項1または2に記載の半導体素子。隣接する前記第3半導体層のあいだの前記第2半導体層の表面に、前記第2半導体層の不純物濃度よりも高い不純物濃度を有する第1導電形の第5半導体層がさらに設けられていることを特徴とする請求項1~3のいずれか1つに記載の半導体素子。前記第1半導体層の主面に対し垂直な方向からみて、前記第2制御電極および第3制御電極から形成されるパターンは、櫛形状であることを特徴とする請求項1~4のいずれか1つに記載の半導体素子。前記第1半導体層の主面に対し垂直な方向からみて、前記第3制御電極のパターンは、渦巻き状であることを特徴とする請求項1~5のいずれか1つに記載の半導体素子。前記第2半導体層中に、前記第3半導体層に接続された第2導電形の第6半導体層がさらに設けられ、前記第6半導体層は、前記第1半導体層の主面に対し略平行な方向に周期的に設けられていることを特徴とする請求項1~6のいずれか1つに記載の半導体素子。前記第2領域には、前記第6半導体層が設けられておらず、前記第2領域における前記第2半導体層の不純物濃度は、前記第1領域における前記第2半導体層の不純物濃度よりも低いことを特徴とする請求項7記載の半導体素子。前記第2領域における前記第2半導体層および前記第6半導体層の不純物濃度は、前記第1領域における前記第2半導体層および前記第6半導体層の不純物濃度より低いことを特徴とする請求項7記載の半導体素子。前記第2領域において、前記第2半導体層と、前記第6半導体層と、が交互に配列する周期は、前記第1領域において、前記第2半導体層と、前記第6半導体層と、が交互に配列する周期より短いこと特徴とする請求項7または9に記載の半導体素子。本発明の実施形態は、ノイズが発生し難い半導体素子を提供する。実施形態の半導体素子は、第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第2半導体層の表面に選択的に設けられた第2導電形の第3半導体層と、前記第3半導体層の表面に選択的に設けられた第1導電形の第4半導体層と、を備える。実施形態の半導体素子は、前記第1半導体層、前記第3半導体層、および前記第4半導体層と、第1絶縁膜を介して対向する第1制御電極と、前記第1制御電極に電気的に接続され、前記第1制御電極が設けられている第1領域とは別の第2領域の前記第2半導体層の上に設けられた引き出し電極と、前記引き出し電極に電気的に接続され、前記引き出し電極下において前記第2半導体層に第2絶縁膜を介して対向する第2制御電極および第3制御電極と、を備える。実施形態の半導体素子は、前記第1半導体層に接続された第1の主電極と、前記第3半導体層および前記第4半導体層に接続された第2の主電極と、を備える。前記引き出し電極下の前記第2半導体層の表面には、前記第3半導体層が設けられておらず、前記第2制御電極の少なくとも一部と、第3制御電極の全体と、は、前記引き出し電極下に設けられている。前記第2制御電極の電気抵抗は、前記第3制御電極の電気抵抗よりも高い。以下、図面を参照しつつ、実施形態について説明する。実施形態では、同一の部材には、同一の符号を付し、同一符号の部材については、その説明を適宜省略する。実施形態の概要図1は、実施形態に係る半導体素子の概要を説明する図である。図1には、実施形態に係る半導体素子1の断面が示されている。半導体素子1においては、図1に示す素子領域90およびゲートパッド領域91を含むセル単位が周期的に配列されている。素子領域90を第1領域、ゲートパッド領域91を第2領域としてもよい。半導体素子1は、上下電極構造のMOSFETを備える。半導体素子1においては、第1半導体層としてのn形ドレイン層10の上に、第2半導体層としてのn形ドリフト層11が設けられている。半導体素子1の素子中央部に相当する素子領域90では、n形ドリフト層11の表面に、第3半導体層としてのp形ベース層12が選択的に設けられている。p形ベース層12の表面には第4半導体層としてのn形ソース層13が選択的に設けられている。素子領域90の最外周には、n形ドリフト層11の表面にp形層12aが設けられている。n形ドリフト層11、p形ベース層12、n形ソース層13、およびp形層12aの上には、第1絶縁膜としての第1ゲート絶縁膜30が設けられている。また、n形ドレイン層10の主面に対して略平行な方向において、n形ソース層13の一部から、その一部に隣接するp形ベース層12を経て、n形ドリフト層11の一部に至るまで、第1制御電極としての第1ゲート電極31が設けられている。第1ゲート絶縁膜30は、第1ゲート電極31と、n形ソース層13、p形ベース層12、およびn形ドリフト層11と、のあいだに設けられている。すなわち、第1ゲート電極31は、n形ドリフト層11、p形ベース層12、およびn形ソース層13と、第1ゲート絶縁膜30を介して対向している。n形ドレイン層10には、第1主電極としてのドレイン電極60が接続されている。n形ソース層13およびp形ベース層12には、コンタクト層61が接続されている。p形層12aには、コンタクト層62が接続されている。コンタクト層61、62には、第2主電極としてのソース電極63が接続されている。すなわち、ソース電極63は、コンタクト層61、62を介して、n形ソース層13およびp形ベース層12に電気的に接続されている。ソース電極63およびコンタクト層61、62と、第1ゲート絶縁膜30と、のあいだには、第1ゲート絶縁膜30が設けられている。また、ゲートパッド領域91においては、n形ドリフト層11およびp形層12aの上に、第2絶縁膜としての第2ゲート絶縁膜40が設けられている。さらに、n形ドレイン層10の主面に対して略平行な方向において、第2制御電極および第3制御電極を含むゲート電極41が設けられている。後述するように、第2制御電極の少なくとも一部と、第3制御電極の全体と、は、ゲートパッド電極43下に設けられている。ゲート電極41は、ゲートパッド電極43と、n形ドリフト層11と、のあいだに第2ゲート絶縁膜40を介して設けられている。ゲート電極41は、ゲートパッド電極43の下に設けられている。ゲート電極41は、第2ゲート絶縁膜40を介してドレイン電極60に対向している。ゲート電極41には、コンタクト層42が接続されている。コンタクト層42には、ゲートパッド電極43が接続されている。ゲートパッド電極43と、ゲート電極41およびコンタクト層62と、のあいだには、第2ゲート絶縁膜40が設けられている。ゲートパッド電極43は、第1ゲート電極31が設けられた素子領域90外のn形ドリフト層11の上に設けられている。ゲートパッド電極43は、第1ゲート電極31が設けられている領域とは別領域のn形ドリフト層11の上に設けられている。ゲートパッド電極43は、例えば、半導体素子1の外部に第1ゲート電極31を引き出すための引き出し電極である。ゲートパッド電極43の下には、p形ベース層12が設けられていない。すなわち、ゲート電極41は、n形ドリフト層11に第2ゲート絶縁膜40を介して接している。半導体素子1においては、ゲートパッド電極43は、第1ゲート電極31に電気的に接続されている。ゲート電極41は、ゲートパッド電極43に電気的に接続されている。このような構造により、半導体素子1のゲートドレイン間容量は大きくなり、スイッチングノイズが抑制される。n形ドレイン層10、n形ドリフト層11、p形ベース層12、n形ソース層13、およびp形層12aのそれぞれの主成分は、例えば、シリコンSiを主成分としている。第1ゲート絶縁膜30の主成分は、例えば、酸化シリコンSiO2である。第2ゲート絶縁膜40の主成分は、例えば、酸化シリコンSiO2、窒化シリコンSi3N4等である。第1ゲート電極31、ゲート電極41の主成分は、例えば、ポリシリコンである。ドレイン電極60、ソース電極63、コンタクト層42,61、62の主成分は、例えば、銅Cu、タングステンW、アルミニウムAl、不純物がドープされたポリシリコン等の導電材である。続いて、半導体素子1の効果について説明する。半導体素子1の効果を説明する前に、参考例に係る半導体素子100について説明する。図2は、参考例に係る半導体素子を説明する図であり、aは、参考例に係る半導体素子の要部断面図、bは、参考例に係る半導体素子の等価回路図である。参考例に係る半導体素子100には、上述したゲート電極41が設けられていない。半導体素子100では、ゲートパッド領域91にゲートパッド電極43が配置されている。ゲートパッド電極43は、第1ゲート電極31に電気的に接続されている。ゲートパッド電極43と、n形ドリフト層11と、のあいだには、絶縁膜400が設けられている。さらに、ゲートパッド電極43の下には、p形層110が設けられている。上述した以外の半導体素子100の構造は、半導体素子1と同じである。図2bには、半導体素子100のソース電極63S、ドレイン電極60D、第1ゲート電極31G、およびゲートパッド電極43G.P.の接続関係が示されている。ゲートパッド電極43には、外部ゲート抵抗Rgが接続されている。外部ゲート抵抗Rgは、例えば、ゲートドレイン間の充放電時間を調整するための抵抗である。例えば、外部ゲート抵抗Rgをより高く設定するほど、ゲートドレイン間の充放電時間をより長くすることができる。半導体素子の小型化に応じて、ゲート長が益々短くなる傾向にある。これに伴い、ゲート電極と、ドレイン電極と、の対向面積が小さくなり、ゲートドレイン間容量Cgdが小さくなっている。そして、半導体素子の小型化に付随して、スイッチング速度が高速になっている。しかし、ドレインソース間容量Cdsに比べてゲートドレイン間容量Cgdが小さくなり過ぎると、ドレインソース間の充放電時間によってスイッチング時間が決まるようになり、スイッチング時のゲート制御性が悪化する。これにより、半導体素子100からスイッチングノイズが発生し易くなる。例えば、内部ゲート抵抗によって、ドレインソース間電圧の時間的変化dVds/dtを制御することができなくなるVds:ドレインソース間電圧。また、ゲートドレイン間容量Cgdが著しく小さくなり、スイッチングが高速になると、素子外の配線に含まれる寄生インダクタンスと、ゲートソース間、ゲートドレイン間、ドレインソース間などのスイッチング素子容量と、のあいだに共振が起きる場合がある。その結果、スイッチング時に半導体素子100から高周波ノイズが発生する可能性がある。外部ゲート抵抗Rgの調整により、ゲートドレイン間の充放電時間をより長く設定し、高周波ノイズを抑制する手法も考えられる。しかし、ゲートドレイン間容量Cgdが小さくなり過ぎた場合、単に外部ゲート抵抗Rgを調整する手法では、ゲート制御性に限界が生じてしまう。図3は、実施形態に係る半導体素子の効果を説明する図であり、aは、実施形態に係る半導体素子の要部断面図、bは、実施形態に係る半導体素子の等価回路図である。半導体素子1においては、第1ゲート電極31のほかにゲート電極41がゲートパッド電極43の下に設けられている。ゲート電極41と、ドレイン電極60と、のあいだには、第2ゲート絶縁膜40が設けられている。あるいは、ゲート電極41と、ドレイン電極60と、のあいだの半導体層には、空乏層が形成する。従って、半導体素子1においては、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。また、半導体素子1においては、平面パターンであるゲート電極41と、平面パターンであるゲートパッド電極43とを電気的に接続することにより、高い内部ゲート抵抗が発生する。例えば、ゲートパッド電極43およびゲート電極41については、それらが対向する領域全体で接触させていない。ゲートパッド電極43と、ゲート電極41と、は、細いコンタクト層42を介して電気的に接続されている。ゲート電極41は、第2制御電極と、第3制御電極と、を含む。第2制御電極の少なくとも一部と、第3制御電極の全体と、は、ゲートパッド電極43の下に設けられている。第2制御電極の電気抵抗は、第3制御電極の電気抵抗よりも高く設定してもよい。例えば、第2制御電極の線幅を第3制御電極の幅にくらべ細くする。これにより、ゲート電極41内には、高い内部ゲート抵抗rgが発生している。このように、半導体素子1においては、ゲートドレイン間容量Cgdのほかに、ゲート電極41を付設した分の内部ゲート抵抗rg、この内部ゲート抵抗rgに接続されたゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに並列に加わる。これにより、半導体素子1のゲートドレイン間の時定数は、半導体素子100に比べて大きくなる。その結果、半導体素子1のスイッチングノイズは、半導体素子100に比べ抑制される。また、半導体素子1によれば、第1ゲート電極31のピッチを増大させることなく、ゲートドレイン間容量が増加する。従って、半導体素子1においては、素子領域90における単位面積当たりのチャネル密度が減少せず、単位面積当たりのオン抵抗が増加しない。さらに、ゲート電極41は、ゲートパッド電極43の下に配置される。従って、半導体素子1の素子面積が増大することもない。ゲートパッド電極43下のゲートドレイン間容量Cgd’については、ゲート電極41と、第2ゲート絶縁膜40と、の接触面積を変えることにより、Cgd’を適宜調整することができる。従って、半導体素子1におけるゲートドレイン間容量の設計自由度は、半導体素子100に比べて増大する。また、半導体素子1においては、上述したゲート電極下にp-形層を形成する製造工程を要しない。ゲート電極41のパターニングは、第1ゲート電極31のパターニングと同じ製造工程で実行可能である。例えば、第1ゲート電極31のパターン形状と、ゲート電極41のパターン形状と、を併せたマスクを使用することにより、第1ゲート電極31およびゲート電極41は、同じ製造工程で製造可能になる。これにより、半導体素子1の製造プロセスは簡略になり、製造コストが低減する。また、素子領域90の第1ゲート電極31のシート抵抗Ωsquareに比べて、ゲートパッド領域91のゲート電極41のシート抵抗を高く設定してもよい。これにより、内部ゲート抵抗rgをより増加させることもできる。例えば、第1ゲート電極31およびゲート電極41の材質がポリシリコンである場合、これらの不純物濃度を変えることで、それぞれのシート抵抗に差を設けることができる。このように、半導体素子1は高い信頼性を有し、低コストで実現し得る。続いて、ゲート電極41の平面形状の具体例について説明する。第1具体例図4は、第1具体例に係る半導体素子の要部平面図である。図5は、第1具体例に係る半導体素子の要部断面図であり、aは、図4のX-X’断面図、bは、図4のY-Y’断面図、cは、図4のZ-Z’断面図である。第1具体例に係る半導体素子1Aにおいては、ゲート電極41は、第2制御電極としての第2ゲート電極41Bと、第3制御電極としての第2ゲート電極41Aと、を含む。第2ゲート電極41Bの少なくとも一部と、第3ゲート電極41Aの全体と、は、ゲートパッド電極43下に設けられている。n形ドレイン層10の主面に対し垂直な方向からみて、第3ゲート電極41Aの平面形状は矩形状である。第2ゲート電極41Bは、ライン状である。すなわち、第2ゲート電極41Bは、第3ゲート電極41Aに比べて細い。例えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41Bの幅は、第3ゲート電極部41Aの幅よりも狭い。これにより、第2ゲート電極41Bの電気抵抗は、第3ゲート電極41Aの電気抵抗よりも高くなる。半導体素子1Aにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第1ゲート電極31の接続部31aに接続されている。接続部31aは、第1ゲート電極31の一部である。第1ゲート電極31には、第2ゲート電極41Bが接続されている。このように、半導体素子1Aにおいては、第1ゲート電極31のほかにゲート電極41がゲートパッド電極43の下に設けられている。ゲート電極41と、ドレイン電極60と、のあいだには、第2ゲート絶縁膜40が設けられている。従って、半導体素子1Aにおいては、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域91の一部に設けたコンタクト層42Aを通じて電気的に接続されている。また、ゲート電極41は、細い第2ゲート電極部41Bを含む。これにより、ゲート電極41には、高い内部ゲート抵抗rgが発生する。従って、半導体素子1Aのゲートドレイン間の時定数は、半導体素子100に比べて大きくなる。その結果、半導体素子1Aのスイッチングノイズは、半導体素子100に比べ抑制される。なお、コンタクト層の位置は、ゲートパッド領域91の角に限定される必要はない。その具体例を次に示す。第1具体例の第1変形例図6は、第1具体例の第1変形例に係る半導体素子の要部平面図である。図7は、第1具体例の第1変形例に係る半導体素子の要部断面図であり、aは、図6のX-X’断面図、bは、図6のY-Y’断面図である。第1具体例の第1変形例に係る半導体素子1Bにおいては、ゲート電極41は、第3ゲート電極41Cと、第2ゲート電極41Dと、を含む。n形ドレイン層10の主面に対し垂直な方向からみて、第3ゲート電極41Cの平面形状は矩形状である。ただし、第3ゲート電極41Cの端から中心部に向かってライン状の細い第2ゲート電極41Dが入り込んでいる。第3ゲート電極41Cにおいては、第2ゲート電極41Dによって第3ゲート電極41Cの一部が分割された形状になっている。半導体素子1Bにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41Dの幅は、第3ゲート電極41Cの幅よりも狭い。第3ゲート電極41Cの幅とは、分割された第3ゲート電極41Cの幅でもよく、分割されていない第3ゲート電極41Cの幅でもよい。これにより、第2ゲート電極41Dの電気抵抗は、第3ゲート電極41Cの電気抵抗よりも高くなる。半導体素子1Bにおいては、ゲートパッド電極43がコンタクト層42Bを介して、第1ゲート電極31の接続部31bに接続されている。コンタクト層42Bは、ゲートパッド領域91の2つの角の中心付近に位置している。接続部31bは、第1ゲート電極31の一部である。また、ゲートパッド電極43は、コンタクト層42Bを介して、第2ゲート電極41Dに接続されている。第2ゲート電極41Dは、第3ゲート電極41Cに接続されている。半導体素子1Bにおいては、第1ゲート電極31のほかにゲート電極41がゲートパッド電極43の下に設けられている。ゲート電極41と、ドレイン電極60と、のあいだには、第2ゲート絶縁膜40が設けられている。ゲートパッド領域91のn形ドリフト層11の表面には、p形ベース層12が設けられておらず、素子領域90のn形ドリフト層11の表面にp形ベース層12が選択的に設けられている。従って、半導体素子1Bにおいては、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域91の一部に設けたコンタクト層42Bを通じて電気的に接続されている。また、ゲート電極41は、細い第2ゲート電極41Dを含む。これにより、ゲート電極41には、高い内部ゲート抵抗rgが発生する。従って、半導体素子1Bのゲートドレイン間の時定数は、半導体素子100に比べて大きくなる。その結果、半導体素子1Bのスイッチングノイズは、半導体素子100に比べ抑制される。第1具体例の第2変形例図8は、第1具体例の第2変形例に係る半導体素子の要部平面図である。図9は、第1具体例の第2変形例に係る半導体素子の要部断面図であり、aは、図8のX-X’断面図、bは、図8のY-Y’断面図である。第1具体例の第2変形例に係る半導体素子1Cにおいては、ゲート電極41は、第3ゲート電極41Eと、第2ゲート電極41Fと、第3ゲート電極41Gと、第2ゲート電極41Hと、を含む。n形ドレイン層10の主面に対し垂直な方向からみて、第3ゲート電極41E、41Gの平面形状は矩形状である。ただし、第3ゲート電極41Eの端から中心部に向かってライン状の細い第2ゲート電極41Fが入り込んでいる。第3ゲート電極41Eにおいては、第2ゲート電極41Fによって第3ゲート電極41Eの一部が分割された形状になっている。さらに、第3ゲート電極41Gの端から中心部に向かってライン状の細い第2ゲート電極41Hが入り込んでいる。第3ゲート電極41Gにおいては、第2ゲート電極41Hによって第3ゲート電極41Gの一部が分割された形状になっている。半導体素子1Cにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41F、41Hの幅は、第3ゲート電極41E、41Gの幅よりも狭い。第3ゲート電極41E、41Gの幅とは、分割された第3ゲート電極41E、41Gの幅である。これにより、第2ゲート電極41F、41Hの電気抵抗は、第3ゲート電極41E、41Gの電気抵抗よりも高くなる。半導体素子1Cにおいては、ゲートパッド電極43がコンタクト層42Cを介して、第2ゲート電極41Fおよび第2ゲート電極41Hに接続されている。コンタクト層42Cは、ゲートパッド領域91の中心付近に位置している。第2ゲート電極41Fは、第3ゲート電極41Eに接続されている。第2ゲート電極41Hは、第3ゲート電極41Gに接続されている。第3ゲート電極41Eは、第1ゲート電極31の一部である接続部31bに接続されている。このような構造においても、半導体素子1Bと同様の効果を奏する。第1具体例の第3変形例図10は、第1具体例の第3変形例に係る半導体素子の要部平面図である。図11は、第1具体例の第3変形例に係る半導体素子の要部断面図であり、aは、図10のX-X’断面図、bは、図10のY-Y’断面図である。第1具体例の第3変形例に係る半導体素子1Dにおいては、ゲート電極41は、第3ゲート電極41Iと、第2ゲート電極41Jと、を含む。n形ドレイン層10の主面に対し垂直な方向からみて、第3ゲート電極41Iの平面形状は矩形状である。ただし、第3ゲート電極41Iの端から中心部に向かってライン状の細い第2ゲート電極41Jが入り込んでいる。第3ゲート電極41Iにおいては、第2ゲート電極41Jによって第3ゲート電極41Iの一部が分割された形状になっている。半導体素子1Dにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41Jの幅は、第3ゲート電極41Iの幅よりも狭い。第3ゲート電極41Iの幅とは、分割された第3ゲート電極41Iの幅でもよく、分割されていない第3ゲート電極41Iの幅でもよい。これにより、第2ゲート電極41Jの電気抵抗は、第3ゲート電極41Iの電気抵抗よりも高くなる。半導体素子1Dにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第1ゲート電極31の一部である接続部31aに接続されている。また、ゲートパッド電極43は、コンタクト層42Bを介して、第2ゲート電極41Jに接続されている。第2ゲート電極41Jは、第3ゲート電極41Iに接続されている。このように、半導体素子1Dにおいては、引き出し電極であるゲートパッド電極43と、第1ゲート電極31と、を接続する第1箇所コンタクト層42Aと、引き出し電極であるゲートパッド電極43と、ゲート電極41と、を接続する第2箇所コンタクト層42Bと、が設けられている。このような構造においても、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。ゲートパッド電極43と、ゲート電極41と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域91の一部に設けたコンタクト層42Bを通じて電気的に接続されている。また、ゲート電極41は、細い第2ゲート電極41Jを含む。これにより、ゲート電極41には、高い内部ゲート抵抗rgが発生する。従って、半導体素子1Dのゲートドレイン間の時定数は、半導体素子100に比べて大きくなる。その結果、半導体素子1Dのスイッチングノイズは、半導体素子100に比べ抑制される。第1具体例の第4変形例図12は、第1具体例の第4変形例に係る半導体素子の要部断面図である。第1具体例の第4変形例に係る半導体素子1Eにおいては、第1ゲート電極31の下の第1ゲート絶縁膜30の厚みよりも、ゲート電極41の下の第2ゲート絶縁膜40Aの厚みが厚くなっている。このような構造によれば、ドレインソース間に高電圧を印加する際に、ゲートパッド電極43下でのアバランシェ降伏が起き難くなる。すなわち、半導体素子1Eでは、耐圧低下およびアバランシェ耐量低下が抑制される。第2具体例図13は、第2具体例に係る半導体素子の要部平面図である。図14は、第2具体例に係る半導体素子の要部断面図であり、aは、図13のX-X’断面図、bは、図13のY-Y’断面図、cは、図13のZ-Z’断面図である。第2具体例に係る半導体素子1Fにおいては、ゲート電極41は、第3ゲート電極41Kと、第2ゲート電極41Lと、を含む。n形ドレイン層10の主面に対し垂直な方向からみて、ゲート電極41は、櫛形状である。すなわち、第3ゲート電極41Kと、第2ゲート電極41Lと、によって形成されるパターンは、櫛形である。ライン状の細い第2ゲート電極41Lに複数のライン状の第3ゲート電極41Kが接続されている。第2ゲート電極41Lと、第3ゲート電極41Kと、は、略直交している。第3ゲート電極41Kは、第2ゲート電極41Lが延在する方向に周期的に配列されている。半導体素子1Fにおいて、ゲート電極41の一部は狭くなっている。例えば、ゲート電極31が周期的に配列する方向に対し略垂直な方向における第2ゲート電極41Lの幅は、ゲート電極31が周期的に配列する方向における第3ゲート電極41Kの幅よりも狭い。これにより、第2ゲート電極41Lの電気抵抗は、第3ゲート電極41Kの電気抵抗よりも高くなる。半導体素子1Fにおいては、ゲートパッド電極43がコンタクト層42Bを介して、第1ゲート電極31の一部である接続部31bに接続されている。また、接続部31bは、第2ゲート電極41Lに接続されている。このような構造においても、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。ゲートパッド電極43と、ゲート電極41と、は、ゲートパッド領域91の一部に設けたコンタクト層42Bを通じて電気的に接続されている。また、ゲート電極41は、細い第2ゲート電極41Lを含む。これにより、ゲート電極41には、高い内部ゲート抵抗rgが発生する。半導体素子1Fにおいては、n形ドレイン層10の主面に対し垂直な方向からみて、ゲート電極41が平面形状ではなく、くし形に形成されている。このように、ゲート電極41パターンを平面パターンからラインパターンに変えることで、ゲートドレイン間容量Cgd’の大きさを適宜調整することができる。従って、半導体素子1Fのゲートドレイン間の時定数は、半導体素子100に比べて大きくなる。その結果、半導体素子1Fのスイッチングノイズは、半導体素子100に比べ抑制される。半導体素子1Fにおいては、隣接する第3ゲート電極41Kのあいだのn形ドリフト層11の表面に、p形ガードリング層12bが選択的に設けられている。p形ガードリング層12bは、p形ベース層12と同じ製造工程で形成される。すなわち、p形ガードリング層12bは、p形ベース層12と同時に形成される。p形ガードリング層12bを設けることで、ゲート電極41への電界集中が抑制されて、ゲートパッド電極43下での耐圧低下が抑制される。これにより、半導体素子1Fにおいては、アバランシェ耐量の低下が抑制される。第2具体例の第1変形例図15は、第2具体例の第1変形例に係る半導体素子の要部断面図である。図15aは、図13のX-X’断面、図15bは、図13のY-Y’断面、図15cは、図13のZ-Z’断面図に対応している。第2具体例の第1変形例に係る半導体素子1Gにおいては、隣接するp形ベース層12のあいだ、および隣接するp形ガードリング層12bのあいだのn形ドリフト層11の表面に、第5半導体層としての高濃度n形層11aが選択的に設けられている。高濃度n形層11aの不純物濃度は、n形ドリフト層11の不純物濃度よりも高い。高濃度n形層11aの配置により、素子領域90におけるオン抵抗が低減する。さらに、高濃度n形層11aへの帯電効果が高まって、ゲートパッド電極43下のゲートドレイン間容量Cgd’をさらに増加させることができる。第2具体例の第2変形例図16は、第2具体例の第2変形例に係る半導体素子の要部平面図である。第2具体例の第2変形例に係る半導体素子1Hにおいては、ゲート電極41は、第3ゲート電極41Mと、第2ゲート電極41Nと、第2ゲート電極41Pと、第2ゲート電極41Rと、第2ゲート電極41Qと、を含む。n形ドレイン層10の主面に対し垂直な方向からみて、ゲート電極41は、格子状である。すなわち、ライン状の細い第2ゲート電極41Q、41Rに、複数のライン状の第3ゲート電極41Mが接続されている。第3ゲート電極41Mと、第2ゲート電極41Q、41Rと、は略直交している。第3ゲート電極41Mは、第2ゲート電極41Q、41Rが延在する方向に周期的に配列されている。第2ゲート電極41Q、41Rは、それぞれ略平行に配列されている。半導体素子1Hにおいて、ゲート電極部41の一部は狭くなっている。例えば、ゲート電極31が周期的に配列する方向において、第2ゲート電極41N、41Pの幅は、第3ゲート電極41Mの幅よりも狭い。これにより、第2ゲート電極41N、41Pの電気抵抗は、第3ゲート電極41Mの電気抵抗よりも高くなる。半導体素子1Hにおいては、ゲートパッド電極43がコンタクト層42Cを介して、第2ゲート電極41Nと、第2ゲート電極41Pと、に接続されている。第2ゲート電極41Nは、第2ゲート電極41Qに接続されている。第2ゲート電極41Pは、第2ゲート電極41Rに接続されている。第2ゲート電極41Qは、第1ゲート電極31の一部である接続部31bに接続されている。半導体素子1Hにおいては、半導体素子1Fと同様に隣接する第3ゲート電極41Mのあいだのn形ドリフト層11の表面に、p形ガードリング層12bを選択的に設けてもよい。このような構造においても、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。また、ゲート電極41内には、高い内部ゲート抵抗が発生する。従って、半導体素子1Hにおいては、半導体素子1Fと同様の効果を奏する。第2具体例の第3変形例図17は、第2具体例の第3変形例に係る半導体素子の要部平面図である。図17aに示す第2具体例の第3変形例に係る半導体素子1Jにおいては、ゲート電極41は、第3ゲート電極41Sを含む。n形ドレイン層10の主面に対し垂直な方向からみて、ゲート電極41は、渦巻き状である。すなわち、ライン状の細い第3ゲート電極41Sは、矩形状のゲートパッド電極43の外周に沿うように渦巻きを形成している。半導体素子1Jにおいては、ゲートパッド電極43がコンタクト層42Aを介して、第1ゲート電極31の一部である接続部31aに接続されている。また、ゲートパッド電極43は、コンタクト層42Aを介して、第3ゲート電極41Sに接続されている。このような構造においても、ゲートドレイン間容量Cgdのほか、ゲートドレイン間容量Cgd’がゲートパッド電極43と、ドレイン電極60と、のあいだに発生する。また、ゲート電極41を渦巻き状にすることで、ゲート電極41内には、高い内部ゲート抵抗が発生する。半導体素子1Jにおいては、半導体素子1Fと同様に隣接する第3ゲート電極41Sのあいだのn形ドリフト層11の表面に、p形ガードリング層12bを選択的に設けてもよい。従って、半導体素子1Jにおいては、半導体素子1Fと同様の効果を奏する。また、図17bに示すように、ゲート電極41は、第3ゲート電極41Saと、第2ゲート電極41Sbと、を含む構成であってもよい。第2ゲート電極41Sbの線幅は、第3ゲート電極41Saの線幅よりも狭い。これにより、第2ゲート電極41Sbの電気抵抗は、第3ゲート電極41Saの電気抵抗よりも高くなる。このような構造であれば、ゲート電極41内の内部ゲート抵抗はさらに増加する。実施形態においては、半導体層にスーパージャンクション構造を備えてもよい。スーパージャンクション構造を備えた半導体素子を、概要図を用いて以下に説明する。第3具体例図18は、第3具体例に係る半導体素子の要部断面図である。第3具体例に係る半導体素子1Kにおいては、素子領域90においてn形ドレイン層10の上に、n形ドリフト層11が設けられている。素子領域90においては、n形ドリフト層11の表面に、p形ベース層12が選択的に設けられている。p形ベース層12の表面にはn形ソース層13が選択的に設けられている。素子領域90の最外周には、n形ドリフト層11の表面にp形層12aが設けられている。n形ドリフト層11中には、p形ベース層12に接続された第6半導体層としてのp形ピラー層12pがn形ドレイン層10の主面に対し略平行は方向に周期的に設けられている。すなわち、素子領域90においては、n形ドリフト層11中に、p形ピラー層12pと、n形ピラー層11nと、を含むスーパージャンクション構造が形成されている。n形ピラー層11nと、p形ピラー層12pと、は、n形ドレイン層10の主面に対して略平行な方向に交互に配列されている。p形ピラー層12pの上端は、p形ベース層12に接続されている。ゲートパッド領域91においては、n形ドレイン層10の上に、素子領域90におけるn形ピラー層11nよりも低濃度であるn形ドリフト層が設けられている。この低濃度のn形ドリフト層を、以下n-形層15と呼称する。ゲートパッド領域91には、p形ピラー層12pが設けられておらず、ゲートパッド領域91におけるn形ドリフト層、すなわちn-形層15の不純物濃度は、素子領域90におけるn形ドリフト層11の不純物濃度よりも低い。n-形層15の不純物濃度は、n形ピラー層11nまたは、n形ドリフト層11の1/10以下であることが望ましい。n-形層15は、第2ゲート絶縁膜40に接している。ゲートパッド領域91においては、スーパージャンクション構造が形成されていない。このような構造によれば、n形ピラー層11nの不純物濃度をn形ドリフト層11の不純物濃度よりも高く設定することが可能になる。これにより、半導体素子1Kのオン抵抗はより低減する。ただし、スーパージャンクション構造を備えた上下電極構造のMOSFETでは、n形ピラー層11nと、p形ピラー層12pと、の接合により、ドレインソース間容量Cdsが大きくなってしまう。ドレインソース間容量が大きくなることは、相対的にゲートドレイン間容量が小さいことを意味する。従って、このようなMOSFETからは、スイッチングノイズが発生すると考えられる。例えば、内部ゲート抵抗によって、ドレインソース間電圧の時間的変化dVds/dtを制御することができなくなるという懸念があるVds:ドレインソース間電圧。しかし、半導体素子1Kにおいては、ゲートパッド電極43下に、p形ベース層12およびスーパージャンクション構造が設けられていない。これにより、ゲートパッド電極43下には、ドレインソース間容量Cdsが発生しない。すなわち、半導体素子1Kにおいても、高いゲートドレイン間容量を有する。これにより、半導体素子1Kにおいては、内部ゲート抵抗によって、ドレインソース間電圧Vdsの時間的変化dVds/dtを良好に制御できる。その結果、スイッチングノイズが低減する。さらに、半導体素子1Kにおいては、ゲートパッド電極43下に、低濃度のn-形層15が設けられている。このため、ドレインソース間に高電圧を印加すると、n-形層15が空乏化し易くなり、ゲートパッド電極43下でのアバランシェ降伏が抑制される。これにより、半導体素子1Kは、高耐圧を維持する。なお、n-形層15に代えて、n-形層15の部分に低濃度のp-形層を配置しても、半導体素子1Kは、高耐圧を維持する。第3具体例の第1変形例図19は、第3具体例の第1変形例に係る半導体素子の要部断面図である。第3具体例の第1変形例に係る半導体素子1Lにおいては、素子領域90のほか、ゲートパッド領域91においてスーパージャンクション構造が形成されている。ゲートパッド領域91において、n形ピラー層15nと、p形ピラー層15pと、は、n形ドレイン層10の主面に対して略平行な方向に交互に配列されている。ゲートパッド領域91におけるn形ピラー層15nおよびp形ピラー層15pの不純物濃度は、素子領域90におけるn形ピラー層11nおよびp形ピラー層12pの不純物濃度より低い。これにより、ゲートパッド領域91におけるドレインソース間容量は大きくならない。さらに、ドレインソース間容量増加を抑制するには、p形ピラー層15pは、p形ベース層12に接続しないほうが望ましい。また、n形ピラー層15nおよびp形ピラー層15pの不純物濃度は低いので、ゲートパッド領域91におけるスーパージャンクション構造は空乏化し易い。このように、ゲートパッド領域91におけるスーパージャンクション構造が空乏化し易くなることで、ゲートパッド電極43下でのアバランシェ降伏が起き難くなる。その結果、半導体素子1Lの耐圧は、向上する。第3具体例の第2変形例図20は、第3具体例の第2変形例に係る半導体素子の要部断面図である。第3具体例の第2変形例に係る半導体素子1Mにおいては、素子領域90のほか、ゲートパッド領域91においてスーパージャンクション構造が形成されている。ゲートパッド領域91において、n形ピラー層15nと、p形ピラー層15pと、が交互に配列する周期は、素子領域90において、n形ピラー層11nと、p形ピラー層12pと、が交互に配列する周期より短い。これにより、ゲートパッド領域91におけるスーパージャンクション構造がより空乏化し易くなる。その結果、ゲートパッド電極43下でのアバランシェ降伏が起き難くなる。その結果、半導体素子1Mの耐圧は、向上する。なお、ゲートパッド領域91におけるスーパージャンクション構造の空乏化をより促進させるために、ゲートパッド領域91におけるn形ピラー層15nおよびp形ピラー層15pの不純物濃度を、素子領域90におけるn形ピラー層11nおよびp形ピラー層12pの不純物濃度より低く設定してもよい。なお、スーパージャンクション構造においては、p形ピラー層を第6半導体層としてもよい。また、p形ピラー層をn形ドリフト層に形成した結果、p形ピラー層間にn形ピラー層が形成されたので、n形ピラー層については、n形ドリフト層または第2半導体層と呼称してもよい。以上、実施形態は上記実施例に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。例えば、実施形態では、第1導電形をn形、第2導電形をp形として説明をしたが、第1導電形をp形、第2導電形をn形としても実施可能である。また、プレーナ形ゲート構造を用いて説明したが、トレンチゲート形ゲート構造を用いてもゲートパッド下を同様な設計とすることで、同様な効果が得られる。また、特に平面パターンについて記載しなかったが、実施形態はMOSゲート構造やスーパージャンクション構造の平面パターンに限定されることはなく、ストライプ状やメッシュ状、千鳥状、ハニカム状など、いずれのパターンでもよい。ゲートコンタクト穴の開口位置や穴の個数に限定されることはなく、1箇所でも2箇所以上の複数個所でも実施可能である。また、n形ドレイン層10と、n形ドリフト層11と、のあいだに、均一なp形層を設け、半導体素子をIGBT素子としてもよい。このp形層の一部を選択的に開口し、逆導通型のIGBT素子としてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"