"出力信号源と出力端子との間に並列に設けられた複数のトランジスタと、前記複数のトランジスタを、順次、非導通状態から導通状態にする制御手段と、を備えることを特徴とする突入電流防止回路。請求項1に記載の突入電流防止回路であって、前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。請求項1又は2に記載の突入電流防止回路であって、前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。請求項1に記載の突入電流防止回路であって、前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。請求項1乃至4の何れか1項に記載の突入電流防止回路であって、前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。出力信号源と出力端子との間に並列に設けられた複数のトランジスタを備えた突入電流防止回路の突入電流防止方法において、当該突入電流防止回路が更に備える制御手段が、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。請求項6に記載の突入電流防止方法であって、前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、更に前記制御手段が、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。請求項6又は7に記載の突入電流防止方法であって、前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。請求項6に記載の突入電流防止方法であって、前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。請求項6乃至9の何れか1項に記載の突入電流防止方法であって、前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。上述したように、特許文献1に記載の技術等を用いることにより電流が異常状態にあることを検知し、電流を制御することが可能となる。しかしながら、特許文献1に記載の技術では出力端子の出力電圧を常に監視しなければならないという問題があった。特許文献1に記載の技術では、出力から検出した電圧と一定の基準電圧とを比較し、その差分に応じた電圧値を制御信号として出力し、その制御信号に応じて出力に流れる電流を制御している。すなわち出力を監視し、その監視結果をフィードバックすることにより電流を制御している。よって、出力を監視する回路及び監視結果をフィードバックする回路が必須となり、これが回路設計上の制約となっていた。そこで、本願発明は、出力端子の監視結果をフィードバックする必要がなく、電源投入時に外部負荷に流れ込む突入電流を抑止することが可能な、突入電流防止回路及び突入電流防止方法を提供することを目的とする。本発明の第1の観点によれば、出力信号源と出力端子との間に並列に設けられた複数のトランジスタと、前記複数のトランジスタを、順次、非導通状態から導通状態にする制御手段と、を備えることを特徴とする突入電流防止回路が提供される。本発明の第2の観点によれば、出力信号源と出力端子との間に並列に設けられた複数のトランジスタを備えた突入電流防止回路の突入電流防止方法において、当該突入電流防止回路が更に備える制御手段が、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法が提供される。本発明によれば、出力端子の監視結果をフィードバックする必要がなく、電源投入時に外部負荷に流れ込む突入電流を抑止することを行うことが可能となる。次に、本発明の実施形態について図面を参照して詳細に説明する。図1-1は本発明の第1の実施形態である突入電流防止回路100の構成を表す図である。本発明の第1の実施形態である突入電流防止回路100は、概略、アンプ出力段のトランジスタをN分割し、アンプ起動時に分割したトランジスタを逐次オンさせるというものである。そして、オン抵抗を制御することにより出力電流を制限し、突入電流を防止する。また、突入電流防止回路100は、例えば電源供給用アンプの一部として実装される。図1-1を参照すると、突入電流防止回路100は、第1の2接点スイッチ3-1~第Nの2接点スイッチ3-N、第1のゲート4-1~第Nのゲート4-N、第1のPMOS5-1~第NのPMOS5-N、VDD6、抵抗7、GND8、出力端子9及びインダクタ成分11を含む。ここで、出力段PMOSトランジスタの分割数であるNは任意の数とすることが可能である。今回の説明においては、N=10としている。よって、2接点スイッチ3及びPMOS5並びにPMOS5のゲート4はそれぞれ10ずつ存在する。もっとも、図1-1では、第2の2接点スイッチ3-2~第9の2接点スイッチ3-9、第2のゲート4-2~第9のゲート4-9及び第2のPMOS5-2~第9のPMOS5-9については図示を省略する。また、突入電流防止回路100では、φ1イネーブル信号2-1は第1の2接点スイッチ3-1の第1の端子に接続する。同様に、φNイネーブル信号2-Nは第Nの2接点スイッチ3-Nの第1の端子に接続する。図示を省略した、第2の2接点スイッチ3-2~第9の2接点スイッチ3-9の第1の端子についてもそれぞれ、φ2イネーブル信号2-2~φ9イネーブル信号2-9が接続される。入力信号1は、第1の2接点スイッチ3-1~第Nの2接点スイッチ3-Nのそれぞれの第2の端子に接続する。第1の2接点スイッチ3-1~第Nの2接点スイッチ3-Nの第3の端子は、それぞれ第1のPMOS5-1~第NのPMOS5-Nの第1のゲート4-1と第Nのゲート4-Nに接続する。全ての2接点スイッチ3第1の2接点スイッチ3-1~第Nの2接点スイッチ3-Nの第4の端子はVDD6に接続する。第1のPMOS5-1~第NのPMOS5-Nの各ドレインそれぞれには、抵抗7の第1の端子7-1と、出力端子9とを接続する。また、抵抗7の第2の端子7-2はGND8と接続する。第1のPMOS5-1~第NのPMOS5-Nのドレイン及び抵抗7の第1の端子7-1と、出力端子9間にはインダクタ成分11が含まれる。このインダクタ成分11は、例えばボンディングワイヤに寄生している。続いて、図1-2を参照して、第1の2接点スイッチ3-1の内部について説明する。なお、今回は第1の2接点スイッチ3-1を例にとって説明するが、他の2接点スイッチ第2の2接点スイッチ3-2~第Nの2接点スイッチ3-Nも同様の構成をするものとする。第1の2接点スイッチ3-1は、上述のように第1の端子にφ1イネーブル信号2-1を接続している。そして、φ1イネーブル信号2-1がLインアクティブレベルの場合、第3の端子と第4の端子が接続される。すなわち、第1のPMOS5-1の第1のゲート4-1はVDD6と接続される。そして、第1の2接点スイッチ3-1は、各イネーブル信号がインアクティブレベルからHアクティブレベルに変化すると、第1のPMOS5-1の第1のゲート4-1の接続をVDD6から入力信号1に切り替える。[動作の説明]次に図1-3のタイムチャートを用いて本実施形態の動作について説明する。図1-3は、突入電流防止回路100が組み込まれたアンプのイネーブル信号2φ1イネーブル信号2-1~φNイネーブル信号2-Nを、順次、LインアクティブレベルからHアクティブレベルに変化させたときのアンプの出力電流を表す図である。今回は、時刻0.1でφ1すなわち、φ1イネーブル信号2-1をLインアクティブレベルからHアクティブレベルに変化させる。そして、その後時刻0.1ずつ遅延させて、φ2すなわち、φ2イネーブル信号2-2以降のイネーブル信号を1つずつLからHに変化させる。最終的には、時刻1の時点でφ10すなわち、φNイネーブル信号2-NがLからHに変化する。イネーブル信号φ1~φ10と接続している第1の2接点スイッチ3-1~第Nの2接点スイッチ3-Nは、各イネーブル信号がインアクティブレベルからアクティブレベルに変化すると各PMOS5の各ゲート4の接続を逐次VDD6から入力信号1に切り替える。切り替えられた各PMOS5の各ゲート4はハイインピーダンスからアクティブ状態に変化しドレイン電流を流し始める。今回は、説明上の例としてN=10としているため、φ1がLからHに変化したときアンプの出力抵抗はRで、次は1/2R、1/3R、最後のφ10がLからHに変化したとき1/10Rとなる。よってアンプの出力電流は1/10I、2/10I、3/10I、、Iと増加する。通常であれば、アンプの出力電流は、一度にIも変化する。一方、本実施形態では、電流の変化量が通常の1/10に低下するためアンプから負荷に流れ込むときに発生する突入電流も低下する。これにより、本実施形態は、出力電流を制限し、突入電流を防止するという効果を奏する。次に、本発明の第2の実施形態について図面を参照して詳細に説明する。図2-1は、本発明の第2の実施形態による突入電流防止回路200である。第1の実施形態と異なる点は、出力段トランジスタをPMOSからNMOSに変更している点、及び、出力端子とGND間を抵抗ではなく定電流源にしている点である。また、出力段トランジスタをPMOSからNMOSに変更したことに伴い、第1の実施形態で2接点スイッチの端子1、2、3、4には、各々、イネーブル信号と入力信号とPMOSゲートとVDDに接続していたが、第2の実施形態ではイネーブル信号と入力信号とNMOSゲートとGNDに接続する。更に、第1の実施形態では出力段PMOSはソース接地形式であったが、第2の実施形態ではNMOSソースフォロア形式である。NMOSソースフォロア形式に変更したため、イネーブル信号がインアクティブ時はNMOSのゲートをGNDに接続する。図2-1に表される、一般的な差動増幅回路への適用例を参照して具体的に説明する。図2-1を参照すると第2の実施形態である、突入電流防止回路200は、初段アンプ210、スイッチ群220、出力トランジスタ群230、VDD240、GND251、GND252、遅延回路260、位相補償容量270及び出力端子290を含む。初段アンプ210は、MOSトランジスタであるトランジスタM211~トランジスタM214を含む。また、スイッチ群220は、2接点スイッチであるスイッチS221~スイッチS22Nを含む。更に、出力トランジスタ群230は、トランジスタ231~23Nを含む。また、遅延回路260は、遅延素子D261~遅延素子D26Nを含む。続いて、これら各部の接続について説明する。初段アンプ210はINとIN-の信号入力を持ち、PMOSトランジスタであるトランジスタM211,トランジスタM212と、NMOSトランジスタであるトランジスタM213,トランジスタM214と、定電流源で実現される。トランジスタM212とトランジスタM214のドレインを接続し、その接続点を初段アンプ210の出力端子とする。トランジスタM211とトランジスタM212のソースはVDD240に接続し、トランジスタM211とトランジスタM212のゲートはトランジスタM211のドレインとトランジスタM213のドレインに接続する。トランジスタM213のソースとトランジスタM214のソースを接続し、その接続点にi1定電流源281の第1の端子を接続する。i1定電流源281の第2の端子はGN遅延素子D252に接続する。トランジスタM212とトランジスタM214のドレイン接続点は初段アンプ出力で、スイッチ群220と位相補償容量270の第1の端子に接続する。スイッチはスイッチS221~スイッチS22Nまでの2接点スイッチで構成される。スイッチS221~スイッチS22Nの第1の端子は対応する遅延回路出力遅延素子D261~遅延素子D26Nの出力と接続し、第2の端子は初段アンプ出力と接続し、第3の端子は対応する出力トランジスタトランジスタMP231~トランジスタMP23Nのゲートに接続し、第4の端子はGN遅延素子D251に接続する。出力トランジスタ群230は、NMOSトランジスタであるトランジスタMP231~トランジスタMP23Nを含む。トランジスタMP231~トランジスタMP23NのドレインはVDD240に接続し、トランジスタMP231~トランジスタMP23Nのソースは位相補償容量270の第2の端子とi2定電流源282の第1の端子に接続する。i2定電流源282の第2の端子はGN遅延素子D252に接続する。初段アンプ出力はスイッチ群220と位相補償容量270の第2の端子に接続する。イネーブル信号は遅延回路260に接続する。また、遅延素子D261出力は次段の遅延素子D262入力に接続し、遅延素子D262出力は次段の遅延素子D263入力に接続し、以下同様に26Nまで接続する。更に、遅延回路内の遅延素子D261~遅延素子D26Nはスイッチ群220に含まれるスイッチS221~スイッチS22Nとそれぞれ接続する。ここで、図2-2を参照して、イネーブル信号を所定のタイミングで遅延させるための遅延回路260の構成例を説明する。図2-2を参照すると、イネーブル信号の遅延回路260の一例として、ゲート遅延型、CR遅延型及びD-FF遅延型の3つの構成が表されている。イネーブル信号の遅延回路はこれら3つの構成のうちの、いずれの構成でも実現可能であるが、温度や電源電圧といった環境変化やプロセス変動があっても遅延時間がほとんど変わらないという観点では、D-FF遅延型が制御し易い。またこれら3つの構成を混在させた混在型によりイネーブル信号の遅延回路を実現させてもよい。続いて、第2の実施形態の動作について説明する。初期状態として、イネーブル信号がLレベルインアクティブレベルであるとする。この場合、スイッチ群220内のスイッチS221~スイッチS22Nにより、トランジスタMP231~トランジスタMP23NのそれぞれのゲートとGN遅延素子D251が接続される。これにより出力トランジスタトランジスタMP231~トランジスタMP23Nのソースドレイン間のゲート電位はGNDレベルとなる。この点、トランジスタMP231~トランジスタMP23NはNMOSであるので、トランジスタMP231~トランジスタMP23Nのソースドレイン間はハイインピーダンスとなる。一方、トランジスタMP231~トランジスタMP23Nのソースは、位相補償容量270と出力端子290と電流源282に接続されており、トランジスタMP231~トランジスタMP23Nのソースドレイン間がハイインピーダンスなら出力端子290の電位はGNDレベルとなる。次状態で、イネーブル信号がLからHインアクティブからアクティブレベルに変化すると、遅延回路260内の遅延素子D261~26Nが、遅延回路260に入力されたイネーブル信号から多相のイネーブル信号を生成する。遅延素子D261~26Nが生成した多相のイネーブル信号は対応するスイッチスイッチS221~スイッチS22Nの第1の端子と接続している。そして、多相イネーブル信号のそれぞれと接続されたスイッチS221、スイッチS222、スイッチS223スイッチS22Nは、順次切り替えを行う。これにより、スイッチ群220に含まれるスイッチ221~22Nの第3の端子はスイッチ221~22Nの第1の端子と接続される。そのため、トランジスタMP231~トランジスタMP23Nのそれぞれのゲートと初段アンプ出力が順次接続される。その変化に従い、出力トランジスタ群230に含まれるトランジスタMP231、トランジスタMP232、トランジスタMP23Nは、順にオンとなる。そして、出力トランジスタ群230の出力抵抗は、ハイインピーダンス、R、1/2R、1/3R、、1/NRとなり徐々に電流駆動能力が上がってくる。このように、出力抵抗を可変制御することで負荷回路への突入電流を防止できる。図3に、一般的な技術と本実施形態のアンプ出力応答波形をそれぞれ表す。時刻0.1でイネーブル信号がインアクティブレベルからアクティブレベルに変化したときのアンプの出力電流波形である。図3において、破線は一般的な技術における出力電流波形、実線は本実施形態における出力電流波形を表す。時刻0.15近辺で一般的な技術では-0.15まで電流が流れ出しているのに対し、本実施形態では全時刻において-0.06程度までしか流出していない。以上説明したように、本発明の各実施形態では、出力トランジスタの出力抵抗を制御することにより突入電流を防止し、突入電流による素子の劣化をも防止するという効果を奏する。その理由を説明する。各実施形態は、イネーブル信号群を順次インアクティブからアクティブ状態にすることでN分割された出力段トランジスタPMOS又はNMOSがハイインピーダンスからオン状態に変化する。個々の出力段トランジスタPMOS又はNMOSの出力抵抗は全トランジスタオン時のN倍である。N倍された出力抵抗が突入電流量を1/Nにする。分割数Nは回路設計段階で負荷回路や電源供給用アンプ出力段の定格を満足させるよう調整することで、突入電流による素子の劣化を防止できる。以上が、上記効果を奏する理由である。なお、分割数Nはアンプと接続する負荷の定格に合わせて適宜決定すればよい。本実施形態では10等分しているが、2の冪乗1,1/2,1/4,1/8といった系列でも良い。また、MOSトランジスタの代わりに、他の種類のトランジスタ例えば、バイポーラ型トランジスタを用いてもよい。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1出力信号源と出力端子との間に並列に設けられた複数のトランジスタと、前記複数のトランジスタを、順次、非導通状態から導通状態にする制御手段と、を備えることを特徴とする突入電流防止回路。付記2付記1に記載の突入電流防止回路であって、前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。付記3付記1又は2に記載の突入電流防止回路であって、前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。付記4付記1に記載の突入電流防止回路であって、前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。付記5付記1乃至4の何れか1に記載の突入電流防止回路であって、前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。付記6出力信号源と出力端子との間に並列に設けられた複数のトランジスタを備えた突入電流防止回路の突入電流防止方法において、当該突入電流防止回路が更に備える制御手段が、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。付記7付記6に記載の突入電流防止方法であって、前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、更に前記制御手段が、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。付記8付記6又は7に記載の突入電流防止方法であって、前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。付記9付記6に記載の突入電流防止方法であって、前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。付記10付記6乃至9の何れか1に記載の突入電流防止方法であって、前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。付記11イネーブル信号の有無に応じて、入力信号又はVDDの何れかを切り替えて出力する複数のスイッチと、ゲートが前記スイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタと、グラウンドと接続された前記抵抗と、を備え、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることを特徴とする突入電流防止回路。付記12付記11に記載の突入電流防止回路であって、前記スイッチは、第1の端子をイネーブル信号入力とし、第2の端子を入力信号とし、第3の端子をVDD入力とし、第4の端子を出力としており、該第1の端子の入力がインアクティブであれば該第3の端子と該第4の端子を接続し、該第1の端子の入力がアクティブであれば該第2の端子と該第4の端子を接続することを特徴とする突入電流防止回路。付記13付記12に記載の突入電流防止回路であって、前記イネーブル信号の入力本数、前記スイッチの個数、及び、PMOSトランジスタの個数はN2以上の整数とし、該各イネーブル信号をN個の該スイッチの第1の端子にそれぞれ接続し、該スイッチの第4の端子をそれぞれN個の該PMOSトランジスタのゲートに接続し、N個の該PMOSトランジスタのドレインは共通に接続することを特徴とする突入電流防止回路。付記14イネーブル信号の有無に応じて、入力信号又はグラウンド出力の何れかを切り替えて出力する複数のスイッチと、ゲートが前記スイッチの何れかに接続され、ドレインが全NMOSトランジスタで共通のVDDに接続され、ソースが全NMOSトランジスタで共通の抵抗及び全NMOSトランジスタで共通の出力端子と接続された、複数のNMOSトランジスタと、グラウンドと接続された前記抵抗と、を備え、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止回路。付記15付記14に記載の突入電流防止回路であって、前記スイッチは、第1の端子をイネーブル信号入力とし、第2の端子を入力信号とし、第3の端子をGND出力とし、第4の端子を出力としており、該第1の端子の入力がインアクティブであれば該第3の端子と該第4の端子を接続し、該第1の端子の入力がアクティブであれば該第2の端子と該第4の端子を接続することを特徴とする突入電流防止回路。付記16付記15に記載の突入電流防止回路であって、前記イネーブル信号の入力本数、前記スイッチの個数、及び、NMOSトランジスタの個数はN2以上の整数とし、該各イネーブル信号をN個の該スイッチの第1の端子にそれぞれ接続し、該スイッチの第4の端子をそれぞれN個の該NMOSトランジスタのゲートに接続し、N個の該NMOSトランジスタのソースは共通に接続することを特徴とする突入電流防止回路。付記17付記11乃至16の何れか1に記載の突入電流防止回路であって、前記出力端子と前記グラウンド間に接続した抵抗の代わりに定電流源を接続したことを特徴とする突入電流防止回路。付記18イネーブル信号遅延回路と、突入電流防止回路と、を含んだアンプ出力回路において、前記イネーブル信号遅延回路は、入力されたイネーブル信号を遅延させながら複数出力することにより、前記突入電流防止回路が備える複数のスイッチに対して順次イネーブル信号をアクティブにし、前記突入電流防止回路が付記11乃至17の何れか1に記載の突入電流防止回路であることを特徴とするアンプ出力回路。付記19イネーブル信号の有無に応じて、入力信号又はVDDの何れかを切り替えて出力する複数のスイッチと、ゲートが前記スイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタと、グラウンドと接続された前記抵抗と、を備えた突入電流防止回路が、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることを特徴とする突入電流防止方法。付記20イネーブル信号の有無に応じて、入力信号又はグラウンド出力の何れかを切り替えて出力する複数のスイッチと、ゲートが前記スイッチの何れかに接続され、ドレインが全NMOSトランジスタで共通のVDDに接続され、ソースが全NMOSトランジスタで共通の抵抗及び全NMOSトランジスタで共通の出力端子と接続された、複数のNMOSトランジスタと、グラウンドと接続された前記抵抗と、を備えた突入電流防止回路が、前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止方法。"