"伝送路に送信データを送出する送信装置と、前記伝送路から前記送信データを受信する受信装置とを有するデータ多重伝送システムであって、前記送信装置は、それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサとを有し、前記受信装置は、伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、それぞれが、対応するデータフローから有効データを復元してFIFOメモリに格納する処理と、前記FIFOメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のFIFO部と、それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記FIFO部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部とを有することを特徴とするデータ多重伝送システム。請求項1に記載のデータ多重伝送システムにおいて、前記周波数制御部は、前記データフローに対して個別に用意した前記FIFOメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整することを特徴とするデータ多重伝送システム。請求項1に記載のデータ多重伝送システムにおいて、前記クロックを発生するPLL回路は、前記クロックから、自然数であるNとMただし、N>Mにより定まるN分周クロック、N-M分周クロック、NM分周クロックを生成するN分周器、N-M分周器、NM分周器とを有し、前記周波数制御部は、前記N分周器により定まる周波数レンジの中心クロックと、前記N-M分周器により定まる周波数レンジの上限クロックと、前記NM分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記PLL回路が発生するクロックの周波数を調整することを特徴とするデータ多重伝送システム。請求項1に記載のデータ多重伝送システムにおいて、前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有し、前記デマルチプレクサは、同一のデータフローに対応するデータ列を多重して、前記データブロックを再構成する機能を有することを特徴とするデータ多重伝送システム。請求項4に記載のデータ多重伝送システムにおいて、前記送信装置は、複数の伝送路に対応する複数の前記マルチプレクサと、前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタを有し、前記受信装置は、前記複数の伝送路に対応する複数の第2のFIFOメモリと、前記第2のFIFOメモリに対応する複数の前記デマルチプレクサとを有し、前記複数の第2のFIFOメモリは、互いに共通のクロックを用いてデータ列を読み出して対応する前記デマルチプレクサに出力することを特徴とするデータ多重伝送システム。それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データを多重した多重化データを受信する多重伝送信号受信装置であって、伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、それぞれが、対応するデータフローから有効データを復元してFIFOメモリに格納する処理と、前記FIFOメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のFIFO部と、それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記FIFO部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部とを有することを特徴とする多重伝送信号受信装置。請求項6に記載の多重伝送信号受信装置において、前記周波数制御部は、前記データフローに対して個別に用意した前記FIFOメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整することを特徴とする多重伝送信号受信装置。請求項6に記載の多重伝送信号受信装置において、前記クロックを発生するPLL回路は、前記クロックから、自然数であるNとMただし、N>Mにより定まるN分周クロック、N-M分周クロック、NM分周クロックを生成するN分周器、N-M分周器、NM分周器とを有し、前記周波数制御部は、前記N分周器により定まる周波数レンジの中心クロックと、前記N-M分周器により定まる周波数レンジの上限クロックと、前記NM分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記PLL回路が発生するクロックの周波数を調整することを特徴とする多重伝送信号受信装置。それぞれが他の入力チャネルとは異なる周波数情報を有する送信データが入力可能な複数の入力チャネルの送信データが多重化された送信装置側の入力チャネルと同数の各データフローに対応する多重伝送信号受信モジュールであって、対応するデータフローから有効データを復元してFIFOメモリに格納する処理と、前記FIFOメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行するFIFO部と、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記FIFO部に供給する前記クロックの周波数を調整する処理とを実行する周波数制御部とを有することを特徴とする多重伝送信号受信モジュール。請求項9に記載の多重伝送信号受信モジュールにおいて、前記周波数制御部は、前記データフローに対して個別に用意した前記FIFOメモリに格納された送信データのデータ量の単位時間差分に基づいて、前記クロックの周波数と前記送信データレートの周波数との差分を求め、当該差分がゼロになるように前記クロックの周波数を調整することを特徴とする多重伝送信号受信モジュール。請求項9に記載の多重伝送信号受信モジュールにおいて、前記クロックを発生するPLL回路は、前記クロックから、自然数であるNとMただし、N>Mにより定まるN分周クロック、N-M分周クロック、NM分周クロックを生成するN分周器、N-M分周器、NM分周器とを有し、前記周波数制御部は、前記N分周器により定まる周波数レンジの中心クロックと、前記N-M分周器により定まる周波数レンジの上限クロックと、前記NM分周器により定まる周波数レンジの下限クロックとの拡散を制御することにより、前記PLL回路が発生するクロックの周波数を調整することを特徴とする多重伝送信号受信モジュール。伝送路を通じて多重化データを送信する多重伝送信号送信装置であって、それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、複数の入力チャネルに対応する複数のデータブロックを多重化し、前記伝送路に出力するマルチプレクサとを有することを特徴とする多重伝送信号送信装置。請求項12に記載の多重伝送信号送信装置において、前記ブロック化部は、各データフローに対応するデータブロックに含まれる有効データの割合を平滑化する機能を有することを特徴とする多重伝送信号送信装置。請求項13に記載の多重伝送信号送信装置において、複数の伝送路に対応する複数の前記マルチプレクサと、前記複数のマルチプレクサに対し、前記複数の入力チャネルに対応する複数のデータブロックを分散して割り当てるセレクタとを有することを特徴とする多重伝送信号送信装置。前述したように、装置内で実行されるデータ伝送では、多数の伝送チャネルを扱う必要がある。このため、データ伝送に関与する装置及びLSIをとりわけ小規模化する必要がある。しかし、この種の用途では、多重化する各入力チャネルのデータレートが使用状況に応じて変化する。このため、マルチプレクサに入力される全チャネルのデータレートを同期させることが困難である。また、各チャネルを通じて伝送するデータの内容に依存せず、かつ、データ欠落のない完全なデータ伝送の実現には、デマルチプレクサから出力される各チャネルのデータレートを、マルチプレクサ側の対応する入力チャネルのデータレートに完全に一致させる必要がある。従って、これらの条件を満たす実現方法が必要となる。しかし、特許文献1に開示された信号多重分離回路図2によっては、前述の条件を満たすことができない。何故なら、図2に示す回路は、各入力チャネルの速度が同一であることを前提とし、単純なマルチプレクサによる光信号の多重化を実現するためである。すなわち、図2に示す回路構成は、異なるデータレートの入力の多重化が不可能なためである。さらに、SONET/SDHプロトコルの終端処理を単一チャネルで実施するとしても、必要とされる回路規模は大きく、LSIの小型化には不向きである。その一方、非特許文献1に開示されるフレーム多重装置では、異なるデータレートのチャネルを多重化することができる。しかし、非特許文献1の装置の場合にも、入力チャネルのデータレートと出力チャネルのデータレートを完全には一致させることはできない。なぜならば、フレーム化によりデータレートの違いを解決するため、マルチプレクサへの入力時点で、各チャネルのデータに含まれるクロック情報クロック周波数、周波数ジッタ等が失われるためである。また、非特許文献1の装置は、入力チャネルと出力チャネルの間におけるデータ伝送を保証するために、フレーム単位で宛先を付与し、宛先に従ったデータの振り分け処理を実行する。そのため、データを振分けるための宛先検索、データの輻輳を防ぐためのデータの格納処理が必須となる。このことは、データ伝送に要する処理時間を厳密に保証できないことを意味する。また、前述した処理は、特許文献1における装置と比較しても更に大規模な回路を必要とし、LSIの小型化には甚だ不向きである。更に、特許文献1に開示された発明と非特許文献1に開示された発明を組み合わせることはできない。なぜなら、特許文献1の装置は、各チャネルの入力速度が同一であることを前提に各チャネルのデータを多重化するのに対し、非特許文献1の装置は、全てのチャネルのプロトコルを一旦終端し、その後、フレームを取り出してから多重化処理を実行する必要があるためである。よって、両者を組み合わせた装置は、特許文献1で終端を1チャネルに留めたことによる効果すなわち、装置規模の縮小が失われる結果をまねいてしまう。また、両者を組み合わせたとしても、入力チャネルのデータレートと出力チャネルのデータレートを同一にすることはできず、非特許文献1の問題を解決することができない。そこで、本発明は、以上の技術課題に鑑み、異なる周波数情報を有するデジタル信号例えば異なる周波数誤差、及び若しくは、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、並びに又は、異なるビットレートのデジタル信号を多重化して伝送し、受信側においては各デジタル信号を多重化時の周波数情報を保持したまま分離再生できるデータ多重伝送技術の実現を目的とする。このため、本発明者は、以下の処理機能を有する送信装置及び受信装置受信モジュールを含むにより構成されるデータ多重伝送システムを提案する。送信装置は、それぞれが、他の入力チャネルとは異なる周波数情報を有する送信データを入力可能である複数の入力チャネルと、各入力チャネルに対応する送信データを、有効データとして、それぞれ固定長のデータブロックに分割する複数のブロック化部と、複数の入力チャネルに対応する複数のデータブロックを多重化し、伝送路に出力するマルチプレクサとを有する。受信装置は、伝送路を通じて受信したデータ列を、送信装置側の入力チャネルと同数のデータフローに分離するデマルチプレクサと、それぞれが、対応するデータフローから有効データを復元してFIFOメモリに格納する処理と、前記FIFOメモリから送信データを読み出して対応する出力チャネルに出力する処理とを実行する、複数のFIFO部と、それぞれが、対応するデータフローの時間平均データ量から送信データレートを推定する処理と、推定された送信データレートと等しくなるように、対応する前記FIFO部に供給する前記クロックの周波数を調整する処理とを実行する、複数の周波数制御部とを有する。本発明によれば、送信装置側において、各入力チャネルの送信データが有する周波数情報を維持したまま、複数の入力チャネルのデータ列を多重化することができる。また、受信装置側でも、各データフローからデータを分離する際に、各データフローに固有の周波数情報を取り出してクロックの周波数を個別に調整するため、入力チャネルと出力チャネルのデータレートの同一性を保証することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。以下の説明では、便宜上その必要があるときは、複数の形態例及び実施例に分割して発明を説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にあることがある。また、以下の形態例及び実施例において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の形態例及び実施例において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の形態例及び実施例において、前述した数等個数、数値、量、範囲等を含むに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその数等に近似または類似するものを含むものとする。以下、本発明の形態例及び実施例を図面に基づいて詳細に説明する。なお、形態例及び実施例を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の形態例及び実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。A.形態例全体構成まず、各実施例に共通するデータ多重伝送システムの概念構成を説明する。データ多重伝送システムは、送信機と受信機で構成される。送信機は、n個のCDRClockDataRecovery部、n個のFIFO部、n個のブロック化部、パターン生成部、マルチプレクサ部、入力段用のクロック源、入力段用のPLL部、出力段用のクロック源及び出力段用のPLL部を備える。受信機は、入力段用のクロック源、入力段用のPLL部、CDR部、分周器、デマルチプレクサ部、パターン同期部、n個のブロック解除部、n個のFIFO部、出力段用のクロック源、n個のPLL部及びn個の周波数制御部を備える。送信機の構成送信機には、n本のデータ信号が入力される。n本のデータ信号は、互いに異なる周波数情報を有していても良いし、全てが同じ周波数情報を有していても良い。なお、n本全てのデータ信号が異なる周波数情報を有している必要は無く、いずれか一つが他のデータ信号と異なる周波数情報を有していれば良い。この種のデータ信号には、例えば異なる周波数誤差を有する複数の源振クロック信号により生成されたデジタル信号、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、異なるビットレートのデジタル信号等が含まれる。n本のデータ信号チャネルは、それぞれ対応するCDR部に入力される。従って、CDR部はn個ある。各CDR部は、入力されたデジタル信号からクロック成分を抽出し、対応するPLL部より供給される高速クロックに基づいて、データ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。ビットデータ及び再生クロックは、CDR部からFIFO部に送信される。入力段用のn個のクロック源は、固有周波数のクロック参照クロックを発生し、n個のCDR部に与える。入力段用のn個のPLL部は、クロック源より与えられる参照クロックを正確に定数倍した周波数のクロックを発生し、それぞれ対応するCDR部に与える。n個のFIFO部は、それぞれ対応するCDR部からビットデータと再生クロックを受信し、再生クロックに同期してビットデータの列を内部のFIFOFirstinFirstoutメモリに格納する。また、FIFO部は、FIFOメモリに格納されているビットデータの列を、CDR部より与えられる再生クロックに同期して読み出し、それぞれ対応するブロック化部に送信する。なお、FIFOメモリにデータが格納されていない場合、FIFO部は、FIFOメモリが空エンプティ状態にあることをブロック化部に通知する。一方、FIFOメモリが満杯となっている場合、FIFO部は、FIFOメモリが満フル状態であることをブロック化部に通知する。n個のFIFOメモリが読み出し時に使用するクロックは、出力段用のPLL部より共通に供給されるクロックに同期する。n個のブロック化部は、各FIFO部に格納されたデータを順次読み出し、一定の大きさのブロックに分割する。各ブロック化部は、FIFOメモリが空エンプティ状態か満フル状態かの通知に基づいて、各ブロックデータの有効/無効を判断できるヘッダ識別子例えば10/01をペイロードに付して格納する。各ブロック化部は、この有効/無効データ付きのブロックデータをマルチプレクサ部に送信する。なお、パターン生成部は、固定的なパターンのデータ列を一定周期で生成してマルチプレクサ部に送信する。マルチプレクサ部は、n個のブロック化部とパターン生成部から受信したビット列を、それぞれ1ビット毎に時間多重し、n1倍高速なシリアルビット列として出力する。受信機の構成受信機には、シリアルビット列の受信データが入力される。なお、受信データは、CDR部に入力される。CDR部は、入力された受信データからクロック成分を抽出すると共に、PLL部より供給される高速クロックに基づいてデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。CDR部は、再生クロックを分周部とデマルチプレクサ部に送信し、再生データをデマルチプレクサ部に送信する。ここで、PLL部は、クロック源より受信したクロックを参照し、正確に定数倍した周波数のクロックを発生する。また、分周器は、再生クロックを正確にn1分周した分周クロックを生成し、生成された分周クロックをデマルチプレクサ部、全てのブロック解除部、全てのFIFO部、パターン同期部に分配する。デマルチプレクサ部は、CDR部から与えられる高速の再生クロックを受信し、分周器から低速の再生クロックを受信する。デマルチプレクサ部は、これら2つの再生クロックを使用し、再生データをシリアル形態からパラレル形態に変換する。この際、デマルチプレクサ部は、受信した順にビットデータをn1ビット単位に切り出す。なお、切り出し位置は可変できる。また、切り出す位置は、パターン同期部から与えられる。デマルチプレクサ部は、再生データをn本のデータ信号と1本のパターン信号に変換する。デマルチプレクサには、n個のブロック解除部と1個のパターン同期部が接続される。パターン同期部は、デマルチプレクサ部によってn1ビット置きに切り出されたビットデータを受信する。パターン同期部は、当該ビットデータと、送信機のパターン生成部において生成された固有パターンとの相関を確認する。現在受信しているデータ列と固有パターンとの間の相関が著しく低い場合、パターン同期部は、デマルチプレクサ部における切り出し位置を1ビット移動する指示を出して再度相関を確認する。この際、一定時間以上、データ列同士の相関が確認できた場合、デマルチプレクサ部における切り出し位置を固定する。n個のブロック解除部は、デマルチプレクサ部から入力されるブロック列の中から、有効であることを示す情報の付いたブロック有効ブロックのビットデータのみを取り出し、対応するFIFO部に出力する。具体的には、ブロック解除部は、ブロックフォーマットによって定義されたヘッダ識別子10/01を発見し、その位置をブロックフォーマットの切れ目と判定する。ブロック解除部は、有効を示すヘッダ識別子が付いたブロックのペイロードだけを抽出して後段のFIFO部に送信する。FIFO部は、ブロック解除部より受信した有効データを内部のFIFOメモリに格納する。FIFO部は、PLL部より供給されるクロックに従って、FIFOメモリに格納されているデータを順番に読み出す。有効データの書込み量と格納データの読み出し量が等しい場合、格納データ量の増減は平均化されてゼロとなる。この場合、FIFO部は正常状態にある。これに対し、有効データの書き込み量が格納データの読み出し量よりも多い場合、FIFOメモリに容量不足が発生する。この場合、FIFO部はオーバーフロー以下OFともいう状態になる。一方、有効データの書き込み量が格納データの読み出し量より少ない場合、データ不足が発生する。この場合、FIFO部はアンダーフロー以下UFともいう状態になる。FIFO部は、OF又はUFを示すステータス情報と現在の格納データの残量を周波数制御部に通知する。クロック源は、固有周波数の参照クロックを発生する。PLL部は、クロック源より受信した参照クロックの周波数を周波数制御部より通知される分周数に従って逓倍した周波数を有する高速クロックを発生する。周波数制御部は、FIFO部内におけるFIFOメモリの状態OF、UF、格納データ残量を監視し、FIFO部が正常動作するように、PLL部で発生するクロックの周波数を制御する。周波数制御部は、PLL部で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。[実現される効果前述した送信機は、各入力チャネルから受信されるブロックデータに有効を示す識別子を付する一方で、出力帯域に対してデータ量が不足する場合には、無効を示す識別子を付したブロックデータを挿入する。この後、送信機は、周波数情報を維持した送信用の複数のデータ列を多重化する。これにより、各チャネルの周波数情報を維持したまま多重化データを作成する。また、受信機は、受信した多重化データを分離する際に、各チャネルの有効ブロックの発生量に基づいて各チャネルに固有の周波数情報時間平均データ量を取り出し、当該周波数と同一の周波数を有する読み出し用のクロックをPLL回路で再生する。これにより、出力チャネルのデータレートと入力チャネルのデータレートの同一性を保証する。また、周波数情報は入力チャネル別に扱われるため、受信側でも出力チャネルのデータレートをチャネル別に設定することができる。すなわち、前述した構成の採用により、異なるデータレートの多重化を実現することができる。また、前述した送信機と受信機は、伝送するデータの内容とプロトコルに対し、内部動作が影響を受けることがない。このため、入力チャネルと出力チャネルのデータ伝送に要する処理時間を厳密に保証することができる。これにより、伝送時間の低遅延化も同時に実現することができる。以上の通り、本明細書で提案する送信機と受信機を用いれば、異なる周波数誤差、異なるジッタ特性を有する複数の源振クロック信号により生成されたデジタル信号、更にはそれぞれ異なるビットレートの信号の多重化と、その分離再生が可能な多重化装置を実現することができる。また、多数の伝送チャネルを束ねる処理装置及びLSIの小規模を実現することができる。B.実施例1以下、実施例1に係るデータ多重伝送システムを説明する。[送信機の構成]図3に、本実施例に係る送信機100の機能ブロック構成を示す。送信機100は、n本の入力チャネルTxP1,...,TxPn、n個のCDR部1、n個のFIFO部3、n個のブロック化部5、パターン生成部7、マルチプレクサ部9、クロック源11、PLL部13、クロック源15、PLL部17、1本の出力チャネルTxH1を有している。[送信機の動作]概要まず、送信機100で実行されるデータ処理の概要を説明する。送信機100には、n本の入力チャネルTxP1,...,TxPnからシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを原振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するCDR部1に入力される。以降の処理は、n本のデータ信号それぞれについて独立に実行される。CDR部1から出力されたデータ信号は、FIFO部3、ブロック化部5の順番に処理される。n個のブロック化部5まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、マルチプレクサ9に入力される。マルチプレクサ9は、これらn本のデータ信号と、パターン生成部7で発生された同期用パターンをビット単位で時間多重し、高速の出力チャネルTxH1から出力する。詳細以下では、送信機100を構成する各部で実行される処理動作の詳細を順番に説明する。CDR部1は、入力されたシリアルデータ信号からクロック成分を抽出する。CDR部1は、PLL部13より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータと再生クロックは、FIFO部3に与えられる。クロック源11は、固有周波数のクロックを発生する回路である。この周波数は、一般に、CDR部1での受信が想定されるシリアルデータ信号のデータレートの周波数を定数で分周した周波数に設定される。PLL部13は、クロック源11より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。本実施例では、PLL部13とクロック源11を、入力されるシリアルデータ信号に対応するチャネル毎に設けているが、共通化して一組だけを備える構成としてもよい。FIFO部3は、ビットデータと再生クロックをCDR部1から受信し、再生クロックに同期して、データ列を内部のFIFOFirstinFirstoutメモリに格納する。また、FIFO部3は、PLL部17より供給されるクロックに同期して、FIFOメモリに格納されたデータ列を順次読み出し、ブロック化部5に送信する。この読み出しの際、FIFOメモリにデータが格納されていなかった場合、FIFO部3はFIFOエンプティ状態通知をブロック化部5に通知する。一方、FIFOメモリがデータで満杯であった場合、FIFO部3はFIFOフル状態通知をブロック化部5に通知する。読み出し時に使用するクロックは、n個全てのブロック化部5において共通であり、PLL部17より供給されるクロックに同期する必要がある。ブロック化部5は、FIFO部3に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部5は、内部メモリから一定の大きさのブロックを読み出し、マルチプレクサ部9に送信する。図4に、ブロック化部5及びブロック解除部31図5が使用するブロックのデータフォーマットを示す。ブロック化部5は、FIFO部3からデータを読み出す際、正常にデータを読み出せた場合には有効データを表す識別子10値をブロック先頭61に付与し、ペイロード63に当該データを格納する。ただし、FIFO部3からFIFOエンプティ状態通知を受信した場合、ブロック部5はFIFO部3からデータを読み出せないため、無効データを表す識別子01をブロック先頭65に付与し、ペイロード67には無効なデータ列を格納する。なお、ブロック化部5は、ペイロードに格納したデータ列をデータスクランブル処理することが望ましい。これにより、送信データのDCバランスやランレングスが保証される。パターン生成部7は、固定的なパターンのデータ列を一定周期で生成する。このデータ列は、固有のパターンとして識別が可能である必要がある。連続して受信するデータ列に誤りが含まれる場合には、それを検出可能であることが望ましい。更に、パターン生成部7が生成するデータ列は、DCバランスやランレングスが保証されたものが望ましく、最良の固有パターンは高次の多項式により生成されるPRBSPseudoRandomBitSequenceパターンである。マルチプレクサ部9は、n個のブロック化部5とパターン生成部7から受信したシリアルビット列をそれぞれ1ビット単位で時間多重する。これにより、マルチプレクサ部9は、入力側のシリアルビット列に比してn1倍高速なシリアルビット列を多重化データとして出力する。時間多重する際に使用するクロックは、PLL部17より供給される低速クロックと、低速クロックに対して正確にn1倍高速である高速クロックの二つである。低速クロックはデータの読み出し用、高速クロックはデータの伝送用である。[受信機の構成]図5に、本実施例に係る受信機の機能ブロック構成を示す。受信機105は、1本の入力チャネルRxP1、クロック源21、PLL部22、CDR部23、分周器25、デマルチプレクサ部27、パターン同期部29、n個のブロック解除部31、n個のFIFO部33、クロック源35、n個のPLL部37、n個の周波数制御部39、n本の出力チャネルRxP1,...,RxPnを有している。[受信機の動作]概要受信機105で実行されるデータ処理の概要を説明する。受信部105には、入力チャネルRxH1からシリアルデータ信号が受信される。このデータ信号は、CDR部23に入力される。CDR部23で再生されたデータ列は、デマルチプレクサ27において、シリアル形態からパラレル形態に変換される。デマルチプレクサ27は、1本のシリアルデータをn1本のシリアルデータに変換する。このうち固定パターンを含まないn本のシリアルデータはn個のブロック解除部31に送信され、固定パターンが含まれる1本のシリアルデータはパターン同期部29に送信される。ブロック解除部31は、入力されたデータ列から有効ブロックを構成する有効なビットデータのみを取り出し、FIFO部33のFIFOメモリに格納する。すなわち、無効ブロックのデータやヘッダデータは、ブロック解除部31において排除される。FIFO部33は、PLL部37から受信したクロック信号に従い、格納されたデータを順次読み出す。読み出されたデータは、当初、送信機100のデータ信号チャネルTxP1,...,TxPnと同じデータレートを有している。また、送信機100の各入力チャネルTxP1,...,TxPnに対応するデータは、それぞれ同じチャネル番号を有する受信機105の出力チャネルRxP1,...,RxPnから出力される。詳細以下では、受信機105を構成する各部で実行される処理動作の詳細を順番に説明する。CDR部23は、入力されたシリアルデータ信号からクロック成分を抽出する。CDR部23は、PLL部22より供給される高速クロックに基づいて動作し、シリアルデータ信号に同期した再生クロックと、同クロックに同期したビットデータを再生する。再生されたビットデータは分周部25に与えられ、再生クロックは分周部25とデマルチプレクサ部27に与えられる。クロック源21は、固有周波数のクロックを発生する回路である。この周波数は、送信部100が出力したシリアルデータ信号のデータレートを定数で分周した周波数に概ね等しい必要がある。PLL部22は、クロック源21より受信した参照クロックを正確に定数倍した周波数のクロックを発生する回路である。分周器25は、CDR部23から与えられる再生クロックを正確にn1分周した分周クロックを生成する回路である。この分周クロックは、デマルチプレクサ部27、全てのブロック解除部31、全てのFIFO部33、パターン同期部29に分配される。デマルチプレクサ部27は、CDR部23から高速の再生クロックを受信すると共に、分周器25から低速の分周クロックを受信する。デマルチプレクサ部27は、再生クロックに従って、CDR部23から受信したビットデータを、シリアル形態からパラレル形態に変換する。この変換の際、受信した順番にビットデータをn1ビット単位に切り出す位置は、一般的なバレルシフタ回路のように可変できるものとする。切り出し位置は、パターン同期部29からの指定に従う。パターン同期部29は、デマルチプレクサ部27によりn1ビット置きに切り出されたビットデータ列を受信する。パターン同期部29は、受信したビットデータ列と、送信部100図3のパターン生成部7において生成された固有パターンとの相関を確認する。現在受信しているビットデータ列と固有パターンとの相関が著しく低い場合、パターン同期部29は、デマルチプレクサ部27における切り出し位置を1ビット移動する指示を出し、再度相関を確認する。一定時間以上、ビットデータ列同士の相関が確認できた場合、パターン同期部29は、デマルチプレクサ部27で使用するビットデータの切り出し位置を固定する。各ブロック解除部31は、デマルチプレクサ部27から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部31は、ブロックフォーマットにより定義されたヘッダ識別子10と01をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部100図1のブロック化部5においてブロック化されたペイロードから有効データのみを抽出することができる。その後、ブロック解除部31は、有効データのみをFIFO部33に送信する。FIFO部33は、ブロック解除部31より受信した有効データを、内部のFIFOメモリに格納する。一方、FIFO部33は、PLL部37から供給されるクロックに従い、格納されたデータを順次読み出す。このとき、有効データの書き込み量と格納データの読み出し量が等しい場合、格納データの量の増減は平均化されてゼロとなり、FIFO部33は正常に動作する。もし書き込み量が読み出し量よりも多い場合、FIFOメモリの容量不足が発生し、オーバーフローが生じる。もし書き込み量が読み出し量よりも少ない場合、データ不足が発生し、アンダーフローが生じる。FIFO部33は、OF又はUFステータスと現時点での格納データ残量を周波数制御部39に通知する。クロック源35は、固有周波数の参照クロックを発生する回路である。この周波数は、PLL部37において生成される高速クロックを定数で分周した速度であることが望ましい。PLL部37は、クロック源35より受信した参照クロックを、周波数制御部39より通知される分周数に従って逓倍した周波数の高速クロックを発生する回路である。周波数制御部39は、FIFO部33のFIFOメモリの状態OF、UF、格納データ残量を監視し、FIFO部33が正常動作するように、PLL部37で発生されるクロックの周波数を制御する。このとき、周波数制御部39は、PLL部37で発生される高速クロックの周波数を制御するための分周比率を実数で指定する。図6に、本実施例に係る受信機で使用するPLL部37の機能ブロック構成を示す。PLL部37は、位相比較部41、チャージポンプ部43、LPF部45、VCO部47、分周器49、セレクタ51、拡散部53を有する。PLL部37の高速クロックは、VCO部47のVCOVoltageControledOscilator回路により生成される。VCO回路は一般に知られるように、与えられる電圧の大きさに応じ、生成するクロックの周波数を可変可能な回路である。VCO部47で生成された高速クロックは、FIFO部33だけでなく分周器49にも与えられる。分周器49は、入力された高速クロックを分周する回路であるが、その際、分周比率の異なる3つの分周クロックを生成する。本実施例の場合、分周比率は、N、N-1、N1の3種類である。ただし、Nは2以上の自然数である。なお、分周比率は、N、N-M、NMの3種類で与えてもよい。ただし、N>Mの自然数とする。セレクタ51は、入力される3つの分周クロックのうち、任意の2つを選択して出力する回路である。拡散部53は、出力するクロックが、周波数制御部39より実数で指定された分周比率となるように、入力される2つの分周クロックを攪拌する回路である。一般には、シグマデルタ変調回路が用いられる。位相比較部41は、クロック源35で発生された参照クロックと拡散部53から供給されるクロックの位相と周波数を比較し、位相を進める指示Up又は位相を遅らせる指示Downを生成する回路である。チャージポンプ部43は、位相比較部41から与えられる位相を進める指示Up又は位相を遅らせる指示Downを表すデジタル信号を、電圧値又は電流値のアナログ信号に変換する回路である。この変換は、一般に、チャージポンプ回路により実現可能である。ただし、他の実現方法も存在する。このため、本実施例では実現方法を特定しない。LPF部45は、チャージポンプ部43で発生された電圧値又は電流値のアナログ信号から低周波成分だけを通過するLPFLowPassFilter回路である。LPF回路も、一般に広く知られている。このため、本実施例では詳しい構造を特定しない。LPF部45は、VCO部47の生成クロック周波数を制御するための電圧を生成する。図7に、周波数制御部39によるPLL部37の初期制御シーケンスを示す。ステップS1において、周波数制御部39は、PLL部37の分周比率をNに設定する。Nは、本実施例の場合、制御可能な値の中間値に相当する。ステップS3において、周波数制御部39は、FIFO部33の格納データ残量をリセットし、更に、格納データ残量がFIFO部33に格納可能なデータ量Aの半分になるまで、格納データの読み出しを停止する。格納データ残量がデータ量Aに到達すると、周波数制御部39は、格納データの読み出しを再開する。ステップS5において、周波数制御部39は、OFステータス又はUFステータスの通知を監視し、ステップS5の開始から通知までの時間Tを計測する。ステップS7において、周波数制御部39は、計測された時間Tとデータ量Aの関係が、PLL部37による周波数可変範囲VCO部47図6の仕様で予め指定されるに含まれるか否か判定する。範囲外と判定された場合、周波数制御部39はステップS9に遷移し、範囲内と判定された場合、周波数制御部39はステップS15に遷移する。ここでの時間Tとデータ量Aの関係から、対応するデータフローの時間平均データ量を求めることができる。また、このデータ量から、対応するデータフローの送信データレートを推定することができる。ステップS9において、周波数制御部39は、FIFO部33のステータスがOFステータスかUFステータスか判定する。UFステータスであった場合、周波数制御部39はステップS11に遷移し、OFステータスであった場合、周波数制御部39はステップS13に遷移する。ステップS11において、周波数制御部39は、PLL部37を低速度のデータレートで動作するモードに変更する。その後、周波数制御部39は、ステップS1に遷移する。ステップS13において、周波数制御部39は、PLL部37を高速度のデータレートで動作するモードに変更する。その後、周波数制御部39は、ステップS1に遷移する。ステップS15において、周波数制御部39は、FIFO部33のステータスがOFステータスかUFステータスか判定する。UFステータスであった場合、周波数制御部39はステップS17に遷移し、OFステータスであった場合、周波数制御部39はステップS19に遷移する。ステップS17において、周波数制御部39は、PLL部37のセレクタ51に対し、分周比率N-1と分周比率Nの二つを選択するように指示する。その後、周波数制御部39は、ステップS21に遷移する。ステップS19において、周波数制御部39は、PLL部37のセレクタ51に対し、分周比率Nと分周比率N1の二つを選択するように指示する。その後、周波数制御部39は、ステップS21に遷移する。ステップS21において、周波数制御部39は、ステップS5で測定された時間Tと格納可能なデータ量Aに基づいて、分周比率Nによる高速クロックと現在受信中のデータレートとのクロック差を求める。その後、周波数制御部39は、ステップS23に遷移する。ステップS23において、周波数制御部39は、求められたクロック差に基づいて、現在受信中のデータレートの分周比率を求め、PLL部33の拡散部53に設定する。その後、周波数制御部39は、ステップS1に遷移する。図8に、周波数制御部39によるPLL部37のアップデート制御シーケンスを示す。この動作は、初期制御シーケンスの終了後に実行される。ステップS31において、周波数制御部39は、FIFO部33の格納データ残量を逐次監視し、前回の監視時点と今回の監視時点の間に生じた同量の差分を求める。その後、周波数制御部39は、ステップS33に遷移する。ステップS33において、周波数制御部39は、求められた差分に対応する所要時間サイクル数を求める。その後、周波数制御部39は、ステップS35に遷移する。ステップS35において、周波数制御部39は、ステップS31で求めた差分とステップS33で求めた所要時間に基づいて、PLL部37で現在生成中の高速クロックの周波数と現在受信中のデータ列のデータレートとのクロック差を求める。その後、周波数制御部39は、ステップS37に遷移する。ステップS37において、周波数制御部39は、ステップS35で求めたクロック差に基づいて、現在受信中のデータ列のデータレートに適した分周比率を求め、PLL部37を構成する拡散部53の設定をアップデートする。その後、周波数制御部39は、ステップS31に遷移する。[実施例の効果]以上のシーケンスの実行により、周波数制御部39は、各データフローに対応するPLL部37で発生されるクロックの周波数を、送信機側の入力チャネルのデータレートに一致させることができる。すなわち、複数の入力チャネルに互いに異なる周波数情報を有するデジタル信号が入力される場合でも、入力チャネルと出力チャネルの間で同一性を保証することができる。しかも、本実施例に係る送信機100と受信機105は、データの内容やプロトコルの影響を受けることがないため、装置構成の小型化を実現することができる。C.実施例2以下、実施例2に係るデータ多重伝送システムを説明する。本実施例に係るシステムは、実施例1に係るシステムに比べ、より効率的にデータを多重化できる特徴を有している。なお、本実施例は、実施例1に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。[送信機の構成]図9に、本実施例に係る送信機110の機能ブロック構成を示す。送信機110は、m本の入力チャネルTxP1,...,TxPm、m個のCDR部1、m個のFIFO部3、m個のブロック化部5’、m個のデマルチプレクサ部6、パターン生成部7、セレクタ部8、マルチプレクサ部9、クロック源11、PLL部13、クロック源15、PLL部17、1本の出力チャネルTxH1を有している。[送信機の動作]概要まず、送信機110で実行されるデータ処理の概要を説明する。送信機110には、m本の入力チャネルTxP1,...,TxPmからデータ信号が入力される。これらのデータ信号は、各々が異なるクロックを源振とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。m本の入力チャネルTxP1,...,TxPmは、各チャネルに対応するCDR部1に入力される。以降の処理は、m本のデータ信号それぞれについて独立に実行される。CDR部1から出力されたデータ信号は、FIFO部3、ブロック化部5’の順番で処理される。m個のブロック化部5’まで独立に処理されたデータは、それぞれ独立したタイミングにおいて、m個のデマルチプレクサ部6に入力される。すなわち、m個のデマルチプレクサ部6は、それぞれ入力されたデータ信号を2つのデータ信号に分割する。これにより、セレクタ部8には2m本のデータ信号が入力される。セレクタ部8は、2m本のデータ信号の中から任意のn本を選択し、マルチプレクサ部9に送信する。マルチプレクサ9は、これらn本のデータ信号と、パターン生成部7から生成される同期用パターンをビット単位で時間多重し、高速の出力チャネルTxH1から出力される。詳細以下では、送信機110を構成する各部で実行される処理動作のうち実施例1と相違する部分追加又は変更された部分についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。ブロック化部5’は、FIFO部3に格納されたデータを順次読み出した後、一定の大きさのブロックにデータ分割して内部メモリに格納する。その後、ブロック化部5’は、内部メモリから一定の大きさのブロックを読み出し、デマルチプレクサ部6に送信する。図10に、ブロック化部5図3とブロック化部5’において実行されるブロック化方法の違いを示す。まず、図10のaについて説明する。図10のaは、実施例1に対応するブロック化部5の処理方法である。前述したように、FIFO部3の入力帯域幅は、CDR部1により再生されるクロック速度に応じて可変するのに対し、出力は一定の帯域幅で読み出される。従って、FIFO部3の入力帯域幅が出力帯域幅に比して少ない場合、一定量のデータがFIFOメモリに蓄積されるまでの期間、FIFOメモリはFIFOエンプティ状態となり、FIFOメモリからデータ信号を読み出すことができない。そのため、FIFO部3は、FIFOエンプティ状態の期間、無効データを出力する。すなわち、入力と出力帯域の差が大きい場合、出力帯域に占める無効データの割合が増えるため、利用効率が低くなる。次に、図10のbについて説明する。図10のbは、実施例2に対応するブロック化部5’の処理方法である。図に示すように、ブロック化部5’は、出力帯域pと2pbpsのいずれかを選択できる。なお、本実施例の場合、出力帯域はpと2pの二者択一であるが、この選択種別を増やすことにより、帯域の利用効率を高めることができる。ブロック化部5’は、FIFO部3から入力される有効データと無効データを含むデータ列に対して有効データの占める帯域を測定し、入力された有効データの帯域がp以下である場合には、出力帯域がpとなるようにデータ列を平滑化して帯域の利用効率を向上させる。デマルチプレクサ部6は、1本の入力と2本の出力を備え、帯域2pの入力をそれぞれが帯域pである2本の出力に分離する機能を有している。ただし、この分離機能は、前述したように、ブロック化部5’が帯域幅pの出力と帯域幅2pの出力を選択して出力できることに由来するものであり、選択可能な帯域幅の種類を増やした場合には、選択可能な帯域幅に応じて分離数を増やすものとする。セレクタ部8は、m個のデマルチプレクサ部6から接続される2m本の入力と、マルチプレクサ部9へ接続されるn本の出力を持ち、各出力からは、2m本の入力から任意に選択された1本の入力が出力される。これらの構成により、ブロック化部5’に対する入力帯域が小さい場合には、ブロック化部5’の出力帯域はpに制限され、デマルチプレクサ部6の出力も帯域pに応じた出力本例では何れか1本の出力だけが使用される。セレクタ部8は、デマルチプレクサ部6が使用する出力のみを選択することにより、マルチプレクサ部9におけるデータの多重化効率を向上することができる。[受信機の構成]図11に、本実施例に係る受信機の機能ブロック構成を示す。受信機115は、1本の入力チャネルRxH1、クロック源21、PLL部22、CDR部23、分周器25、デマルチプレクサ部27、セレクタ部28、パターン同期部29、m個のマルチプレクサ部30、m個のブロック解除部31’、m個のFIFO部33、クロック源35、m個のPLL部37、m個の周波数制御部39、m本の出力チャネルRxP1,...,RxPmを有している。[受信機の動作]概要受信機115で実行されるデータ処理の概要を説明する。受信部115には、入力チャネルRxH1からシリアルデータ信号が受信される。このデータ信号は、CDR部23に入力される。CDR部23で再生されたデータ列は、デマルチプレクサ27において、シリアル形態からパラレル形態に変換される。デマルチプレクサ27は、1本のシリアルデータをn1本のシリアルデータに変換する。このうち固定パターンを含まないn本のシリアルデータはセレクタ28に送信され、固定パターンを含む1本のシリアルデータはパターン同期部29に送信される。セレクタ部28は、2m本の出力に対し、n本の入力を任意に選択し、m個のマルチプレクサ部30に各入力を出力する。各マルチプレクサ部30は、それぞれが帯域幅pの2本の入力を束ね、帯域幅2pの出力を各ブロック解除部31’に出力する。各ブロック解除部31’は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをFIFO部33のFIFOメモリに格納する。各FIFO部33は、それぞれ対応するPLL部37から受信されるクロック信号に従い、FIFOメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機110の入力チャネルTxP1,...,TxPmと同じデータレート、かつ、各入力チャネルと同じ番号が付されている受信機115の出力チャネルRxP1,...,RxPmから出力される。詳細以下では、受信機115を構成する各部で実行される処理動作のうち実施例1と相違する部分追加又は変更された部分についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。セレクタ部28は、デマルチプレクサ部27から接続されるn本の入力それぞれ帯域幅pと、m個のマルチプレクサ部30へ接続される2m本の出力それぞれ帯域幅pとを有している。セレクタ部28は、各出力に対し、n本の入力のうち任意に選択された1本のデータを出力することができる。ただし、セレクタ部28に続くマルチプレクサ部30の入力が帯域幅pのみを使用する場合は、セレクタ部28は、マルチプレクサ部30の使用しない入力端子側に無効データを出力する。マルチプレクサ部30は、各々の帯域幅がpである2本の入力と帯域が2pである1本の出力を備え、2本の入力はセレクタ部28の2m本の出力のうちの2本と接続される。マルチプレクサ部30は、2本の入力をデータ多重して出力する。各ブロック解除部31’は、マルチプレクサ部30から時間方向に連続したシリアルビット列データを入力する。各ブロック解除部31’は、ブロックフォーマットにより定義されたヘッダ識別子10と01をシリアルビット列データから発見し、発見位置をブロックフォーマットの切れ目位置と判断する。これにより、送信部110のブロック化部5’においてブロック化されたペイロードから有効データのみを抽出することができる。その際、使用されている帯域幅がpであれば、ブロック解除部31’は、抽出された有効データの帯域幅を2pに変換してFIFO部33に送信する。[実施例の効果]以上の通り、本実施例に係る送信機110を用いれば、入力されるm本のデータ信号チャネルTxP1,...,TxPmのうち、実際に利用されている帯域幅がpに満たない入力については、出力帯域がpとなるように予めデータ列を平滑化しておくことにより、多重化の際に、使用帯域幅を削減することができる。これにより、データの多重化効率を向上することができる。また、本実施例に係る受信機115を用いれば、送信側のデータ信号チャネルTxP1,...,TxPmと同じデータレートを、対応する各出力のデータ信号チャネルRxP1,...,RxPnにおいても再現することができる。D.実施例3前述の実施例1及び2においては、複数のチャネルを1本のチャネルに多重化していたが、本実施例の場合には、複数のチャネルを複数のチャネルに多重化できる点で異なっている。なお、本実施例は、実施例1に係るシステムの拡張例に相当する。従って、以下の説明では、それらとの差異点についてのみ述べることにする。[送信機の構成]図12に、本実施例に係る送信機120の機能ブロック構成を示す。送信機120はm本の入力チャネルTxP1,...,TxPm、m個のCDR部1、m個のFIFO部3、m個のブロック化部5’、m個のデマルチプレクサ部6、パターン生成部7、セレクタ部8’、q個のn1:1マルチプレクサ部9、クロック源11、PLL部13、クロック源15、PLL部17、q本の出力チャネルTxH1,...,TxHqを有する。本説明及び図12においては、説明の簡略化のため、q=2として説明する。また、本説明及び図12においては、実施例2の場合と同様、デマルチプレクサ部6が1:2の比率でデータを分離する場合について説明するが、比率はこれに限定するものではない。[送信機の動作]概要まず、送信機120で実行されるデータ処理の概要を説明する。送信機120には、m本の入力チャネルTxP1,...,TxPmからシリアルデータ信号が入力される。これらのデータ信号は、それぞれが異なるクロックを根源とするデータレートでもよいし、完全に一つのクロックに同期したデータレートでもよい。各シリアルデータ信号は、各チャネルに対応するCDR部1に入力される。以降の処理は、m本のデータ信号それぞれについて独立に実行される。CDR部1から出力されたデータ信号は、FIFO部3、ブロック化部5’の順番に処理される。m個のブロック化部5’まで独立に処理されたデータ信号は、それぞれ独立したタイミングにおいて、m個のデマルチプレクサ部6に入力される。各デマルチプレクサ部6は、1つの入力を2つの出力に分割し、セレクタ部8’に送信する。セレクタ部8’は、m個のデマルチプレクサ部6から入力される2m本の入力信号のうち任意の2×n本を選択し、2個のマルチプレクサ部9のそれぞれにn本ずつ送信する。各マルチプレクサ部9は、セレクタ部8’から与えられるn本のデータ信号と、パターン生成部7で発生された同期用パターンとビット単位に時間多重し、高速の出力チャネルTxH1,...,TxH2から出力する。詳細以下では、送信機120を構成する各部で実行される処理動作のうち実施例1及び2と相違する部分追加又は変更された部分についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。セレクタ部8’は、m個のデマルチプレクサ部6から接続される2m本の入力と、2個のマルチプレクサ部9へ接続される2×n本の出力を有する。各出力からは、2m本の入力から任意に選択された1本のデータが出力される。以上の構成により、入力チャネルTxP1,...,TxPmから入力されたデータを多重化したデータを、複数の出力チャネルTxH1,...,TxHqに分散して出力するができる。このため、実施例1又は2で使用する送信機よりも大容量の伝送が可能となる。[受信機の構成]図13に、本実施例に係る受信機の機能ブロック構成を示す。受信機125は、q本の入力チャネルRxH1,...,RxHq、クロック源21、PLL部22、q個のCDR部23、分周器25、q個のデスキューFIFO部24、スキュー制御部26、q個のデマルチプレクサ部27、セレクタ部28’、q個のパターン同期部29、m個のマルチプレクサ部30、m個のブロック解除部31’、m個のFIFO部33、クロック源35、m個のPLL部37、m個の周波数制御部39、m本の出力チャネルRxP1,...,RxPmを有している。本説明及び図13の場合にも、説明の簡略化のため、q=2として説明する。また、本説明及び図13においては、実施例2の場合と同様、マルチプレクサ部30が2:1の比率でデータを合成する場合について説明するが、比率はこれに限定するものではない。[受信機の動作]概要受信機125で実行されるデータ処理の概要を説明する。受信部125には、2本の入力チャネルRxH1、RxH2からシリアルデータ信号が受信される。このデータ信号は、それぞれに対応する2個のCDR部23に入力される。各CDR部23で再生されたデータ列は、対応するデスキューFIFO部24に格納される。各デスキューFIFO部24は、スキュー制御部26による読み出し制御に従い、格納されたデータ列を同時に読み出し、対応するデマルチプレクサ部27に送出する。デマルチプレクサ部27は、受信したデータ列をシリアル形態からパラレル形態に変換し、セレクタ部28’及び各パターン同期部29に送出する。セレクタ部28’は、2m本の出力のそれぞれに対し、2×n本の入力から任意に選択した1本を出力する。なお、m個のマルチプレクサ部30には、セレクタ部28’の2m本の出力のうち各2本のデータが与えられる。各マルチプレクサ部30は、セレクタ部28’から入力した2本の入力をデータ多重し、それぞれに対応するブロック解除部31’に出力する。各ブロック解除部31は、各入力に含まれる有効ブロックの有効データのみを抽出し、そのデータをFIFO部33のFIFOメモリに格納する。各FIFO部33は、それぞれに対応するPLL部37から受信されるクロック信号に従い、FIFOメモリから格納データを順次読み出して出力する。読み出されたデータは、送信機120の入力チャネルTxP1,...,TxPmと同じデータレート、かつ、当該入力チャネルと同じ番号が付されている受信機125の出力チャネルRxP1,...,RxPmから出力される。詳細以下では、受信機125を構成する各部で実行される処理動作のうち実施例1及び2と相違する部分追加又は変更された部分についてのみ説明する。従って、処理動作や機能が同じ部分については説明を省略する。デスキューFIFO部24は、それぞれに対応するCDR部23から与えられる再生クロックに基づき、受信データを格納する。ただし、受信データの読み出しは、何れか一つの再生クロックに同期して実行する。なお、読み出し開始位置は、スキュー制御部26から与えられる指示に従い、変更できるものとする。スキュー制御部26は、2個のパターン同期部29の同期動作を監視し、各入力チャネルについて受信データの時間軸方向のずれスキューを求める。以下に、スキューを求める際に使用して好適な方法の一例を示す。2個のパターン同期部29は、共通する周期的な同期用パターンを受信する。従って、各入力で受信された同期用パターンの位相差を検出すれば、その位相差がスキューに等しくなる。スキュー制御部26は、求めたスキューがゼロとなるように、デスキューFIFO部24の読み出し位置を常時制御する。これにより、2個のデマルチプレクサ部27に入力されるデータ列は、当初、送信機120から出力された際の時間関係が再現される。セレクタ部28’は、2個のデマルチプレクサ部27から接続される2×n本の入力それぞれ帯域幅pと、m個のマルチプレクサ部30へ接続される2m本の出力それぞれ帯域幅pを有している。セレクタ部28’は、各出力に、2×n本の入力のうち任意の1本から選択したデータを出力することができる。ただし、セレクタ部28’の後段に位置するマルチプレクサ部30の入力が帯域幅pのみを使用する場合には、セレクタ部28’は、使用しないマルチプレクサ部30の入力に対して無効データを出力する。一般に、送信機120の複数の出力チャネルTxH1,...,TxHqに分散されて伝送されるデータの間には、受信機125側での同時到着性が保証されない。しかし、本実施例の場合には、各データ列が受信機125の複数の入力チャネルRxH1,...,RxHqに入力された後、デスキュー制御部26及びデスキューFIFO部24により、送信時と同じ時間関係に調整される。これにより、実施例1及び2の場合に比して大容量の伝送と受信側でのデータ再生を実現することが可能となる。E.他の実施例上述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路その他のハードウェアとして実現しても良い。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することにより実現しても良い。すなわち、ソフトウェアとして実現しても良い。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリやハードディスク、SSDSolidStateDrive等の記憶装置、ICカード、SDカード、DVD等の記憶媒体に格納することができる。また、制御線や情報線は、説明上必要と考えられるものを示すものであり、製品上必要な全ての制御線や情報線を表すものでない。実際にはほとんど全ての構成が相互に接続されていると考えて良い。"