基板内に開口部を設ける工程と、前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、を有することを特徴とする半導体装置の製造方法。前記基板が半導体基板であり、前記開口部を設ける工程において、前記開口部としてトレンチを形成し、前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程を有し、前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、前記タングステン膜を残留させる工程において、前記開口部内に、窒化チタン膜、及びタングステン膜を残留させることにより埋め込みゲート電極を形成し、前記半導体基板内に、前記開口部を挟むようにソース及びドレイン領域を設けることにより、前記埋め込みゲート電極を備えたMOSトランジスタを形成する工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。前記基板が層間絶縁膜を設けた半導体基板であり、前記開口部を設ける工程において、前記半導体基板を露出させるように前記層間絶縁膜内に開口部としてコンタクトホールを設け、前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の下部に順にポリシリコン膜及びチタン膜を形成した後、前記開口部の上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程を有し、前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、前記タングステン膜を残留させる工程において、少なくとも前記開口部内にポリシリコン膜、チタン膜、窒化チタン膜、及びタングステン膜を残留させることによりコンタクトプラグを形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記タングステン膜を残留させる工程の後に更に、前記コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項3に記載の半導体装置の製造方法。前記開口部のアスペクト比は10以下であることを特徴とする請求項1~4の何れか1項に記載の半導体装置の製造方法。基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、前記積層体の形成後、アニール処理を行う工程と、前記アニール処理の後に、前記積層体をエッチングする工程と、を有することを特徴とする半導体装置の製造方法。前記基板が半導体基板であり、前記積層体を形成する工程において、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、前記積層体をエッチングする工程において、前記積層体をエッチングすることによりビット線を形成することを特徴とする請求項6に記載の半導体装置の製造方法。前記基板は、表面にゲート酸化膜を設けた半導体基板であり、前記積層体を形成する工程において、前記基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、前記積層体をエッチングする工程において、前記積層体をエッチングすることによりゲート電極を形成し、前記積層体をエッチングする工程の後に更に、前記半導体基板内の前記ゲート電極を挟んだ両側にソース及びドレイン領域を形成することにより、プレナー型のMOSトランジスタを形成する工程を有することを特徴とする請求項6に記載の半導体装置の製造方法。前記アニール処理を800~1000°Cの温度で行うことを特徴とする請求項1~8の何れか1項に記載の半導体装置の製造方法。前記アニール処理がソークアニール処理又はスパイクアニール処理であることを特徴とする請求項1~9の何れか1項に記載の半導体装置の製造方法。下記工程1~4からなるサイクルを1サイクルとして複数回、繰り返すALD法によりタングステンの結晶核を形成する核形成工程と、CVD法により結晶核上にタングステン膜を成膜する下記5の膜形成工程と、を連続して行なうSFD法により、前記タングステン膜を形成することを特徴とする請求項1~10の何れか1項に記載の半導体装置の製造方法。1第1原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、2第1原料ガスをパージする工程、3第1還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、4第1還元ガスをパージする工程、5第2原料ガス及び第2還元ガスを同時に供給することにより、タングステン膜を形成する工程。前記第1及び第2原料ガスがフッ化タングステンWF6ガスであり、前記第1還元ガスがモノシランSiH4ガス、又はジボランB2H6ガスであり、前記第2還元ガスが水素ガスであることを特徴とする請求項11に記載の半導体装置の製造方法。350~450°Cの温度範囲に設定した前記SFD法により前記タングステン膜を形成することを特徴とする請求項11又は12に記載の半導体装置の製造方法。周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、メモリセル領域の半導体基板内にトレンチを設ける工程と、前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、前記トレンチ内を埋め込むように前記半導体基板上に第1のタングステン膜を形成する工程と、前記第1のタングステン膜を形成した後、前記第1のタングステン膜に対して第1のアニール処理を行う工程と、前記第1のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第1のタングステン膜を残留させる工程と、前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第1及び第2不純物拡散領域を形成することにより、埋め込みゲート電極を備えたMOSトランジスタを得る工程と、前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第2のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、前記積層体の形成後、第2のアニール処理を行う工程と、前記第2のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第1不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第1及び第2不純物拡散領域を形成することにより、プレナー型のMOSトランジスタを得る工程と、前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、前記メモリセル領域の層間絶縁膜内に、前記第2不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第3のタングステン膜を形成する工程と、前記第3のタングステン膜を形成した後、第3のタングステン膜に対して第3のアニール処理を行う工程と、前記第3のアニール処理後、前記窒化チタン膜及び第3のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第3のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、を有することを特徴とするDynamicRandomAccessMemoryを備えた半導体装置の製造方法。タングステン配線を備える半導体装置であって、前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置。前記半導体装置は、半導体基板と、埋め込みゲート電極を有するMOSトランジスタと、を備え、前記埋め込みゲート電極は、前記半導体基板内に設けられたトレンチの内壁上に順に設けられたゲート酸化膜及び窒化チタン膜と、前記トレンチ内を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項15に記載の半導体装置。前記半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板の主面にまで延在するコンタクトプラグと、を有し、前記コンタクトプラグは、コンタクトホールの下部に順に設けられたポリシリコン膜及びチタン膜と、前記コンタクトホールの上部の内壁上に設けられた窒化チタン膜と、前記コンタクトホールの上部を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項15に記載の半導体装置。更に、前記コンタクトプラグに接続されたキャパシタ又は配線層を有することを特徴とする請求項17に記載の半導体装置。前記半導体装置は、半導体基板と、前記半導体基板上に設けられたビット線と、を有し、前記ビット線は、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項15に記載の半導体装置。前記半導体装置は、半導体基板と、ゲート酸化膜を介して前記半導体基板上に設けられたゲート電極を有するMOSトランジスタと、を備え、前記ゲート電極は、記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項15に記載の半導体装置。近年、半導体装置の微細化が進展している。これに伴い、半導体装置において、タングステンを使用した部分以下、タングステン部と記載する場合があるも微細化されるようになってきている。例えば、DRAMでは微細化に伴い、タングステンを使用した容量コンタクトプラグ、ワード線、ビット線なども微細化が進んでいる。しかし、タングステン部は微細化に伴いその体積が減少するため、これらの部分の抵抗が増加していた。これにより、DRAMを構成するトランジスタのオン電流が減少して一定時間内にストレージノードに蓄積できる電荷量が減少して情報の記憶が困難となっていた。このタングステン部の抵抗増加を抑えるためには、タングステンと共に形成するTiN膜などのバリア膜やタングステンのシード膜を薄膜化することが考えられる。しかしながら、微細化に伴い、バリア膜等を5nm以下まで薄膜化すると剥がれやすくなるため、これ以上の薄膜化は困難であった。以上より、従来の技術では、タングステン以外の材料を制御することで、微細化と低抵抗化を両立させることは困難であった。本発明は上記課題を解決するためになされたものである。すなわち、第1の実施形態は、基板内に開口部を設ける工程と、前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、を有することを特徴とする半導体装置の製造方法に関する。第2の実施形態は、基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、前記積層体の形成後、アニール処理を行う工程と、前記アニール処理の後に、前記積層体をエッチングする工程と、を有することを特徴とする半導体装置の製造方法に関する。第3の実施形態は、周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、メモリセル領域の半導体基板内にトレンチを設ける工程と、前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、前記トレンチ内を埋め込むように前記半導体基板上に第1のタングステン膜を形成する工程と、前記第1のタングステン膜を形成した後、前記第1のタングステン膜に対して第1のアニール処理を行う工程と、前記第1のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第1のタングステン膜を残留させる工程と、前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第1及び第2不純物拡散領域を形成することにより、埋め込みゲート電極を備えたMOSトランジスタを得る工程と、前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第2のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、前記積層体の形成後、第2のアニール処理を行う工程と、前記第2のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第1不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第1及び第2不純物拡散領域を形成することにより、プレナー型のMOSトランジスタを得る工程と、前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、前記メモリセル領域の層間絶縁膜内に、前記第2不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第3のタングステン膜を形成する工程と、前記第3のタングステン膜を形成した後、第3のタングステン膜に対して第3のアニール処理を行う工程と、前記第3のアニール処理後、前記窒化チタン膜及び第3のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第3のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、を有することを特徴とするDynamicRandomAccessMemoryを備えた半導体装置の製造方法に関する。第4の実施形態は、タングステン配線を備える半導体装置であって、前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置に関する。タングステン膜の抵抗を低減した半導体装置を提供できる。第1の実施形態の半導体装置の製造方法では、基板内に設けた開口部内を埋め込むと共に基板の表面を覆うようにタングステン膜を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後にタングステン膜のエッチバックを行うことにより、開口部内にタングステン膜を残留させる。第2の実施形態の半導体装置の製造方法では、基板上に、タングステン膜と、タングステン膜上に絶縁膜を少なくとも有する積層体を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後に積層体のエッチングを行う。第1及び第2の実施形態ではアニール処理により、タングステン中の結晶粒の粒径が大きくなり、タングステン膜の抵抗を低減させることができる。図2Aはアニール処理前、図2Bはアニール処理後のタングステン膜中の結晶粒の状態を表した図である。図2Aのアニール処理前ではタングステンは、小さい結晶粒40の集合からなる多結晶状態となっている。これに対して、アニール処理を行うことにより結晶粒が成長し、大きな結晶粒41の集合となり抵抗が減少する。更に、第2の実施形態では、タングステン膜上に絶縁膜を形成した状態でアニール処理を行うため、タングステン膜とその下方に位置するシリコン膜との密着性を向上させることができる。図1は、タングステン膜の抵抗減少率とアニール温度の関係を表すグラフである。試料は、平面上に、Wタングステン/TiN窒化チタン/t-Ox熱酸化膜をそれぞれ、積層させることによって形成した。タングステン膜と窒化チタン膜の合計膜厚は65nm程度とした。t-Ox膜の膜厚は100nmとした。タングステン膜は、下記工程1~4を1サイクルとして複数回、繰り返すALDAtomicLayerDeposition法によりタングステンの結晶核を形成する核形成工程と、CVD法により結晶核上にタングステン膜を成膜する下記5の膜形成工程と、を連続して行なうSFDSequentialFlowDeposition法により形成した。また、成膜温度は約400°Cとした。1フッ化タングステンWF6ガスを供給することにより、窒化チタン表面にタングステン原料を吸着させる工程、2フッ化タングステンWF6ガスをパージする工程、3モノシランSiH4ガスを供給することにより、窒化チタン表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、4モノシランSiH4ガスをパージする工程、5フッ化タングステンWF6ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。窒化チタン膜は、SFD法又はCVD法により形成した。膜厚は5nmとした。また、成膜温度は450~650°Cとした。図1において、X°Cにおける抵抗減少率は下記式により算出した。[アニール温度390°Cにおける抵抗値-アニール温度X°Cにおける抵抗値]/アニール温度390°Cにおける抵抗値×100。図1より、アニール温度が600°Cから抵抗減少率が0よりも大きくなり始め、特に800~1000°Cの範囲で抵抗減少率が大きく増加していることが分かる。従って、アニール温度は800~1000°Cに設定することが好ましい。アニール温度が800°C未満であると抵抗減少率が小さくなる。また、アニール温度が1000°Cを越えると抵抗減少率の増加割合が小さくなると共に、他の素子に悪影響を及ぼす場合がある。より好ましくは、結晶状態が安定で抵抗減少率も大きいため、アニール温度が950~1000°Cであるのが良い。アニール処理の方法は特に限定されず、一定の温度を一定時間、付加しても、温度を時間と共に連続的に減少又は増加させても良い。好ましくは、図23Aに示すように非常に短時間だけ熱付加を行うスパイクアニールや、一定の時間だけ熱付加を行うソークアニールを行うのが良い。スパイクアニールや、熱付加時間が短いソークアニールを行うことにより、熱付加による他の素子への悪影響を最小限にすることができる。図1は熱付加時間を8秒で一定としたソークアニールの結果である。ソークアニールの場合、熱付加時間は5~10秒とするのが好ましい。5秒より短い時間では抵抗減少率が不十分であり、10秒を超える時間では抵抗減少率が飽和する。また、製造工程全体での合計として1000°Cで30秒を超える熱付加は、トランジスタ特性を悪化させる原因となり、好ましくない。なお、第1及び第2の実施形態の半導体装置の製造方法は、タングステン膜を形成後、エッチバック又はエッチング前に、アニール処理を行うものである。この点において、上記エッチバック又はエッチングを行った後の他の配線の形成工程や成膜工程等で熱が付加される従来の場合とは区別される。以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。第1実施例本実施例は、DRAMDynamicRandomAccessMemoryを有する半導体装置の製造方法に関するものであり、図3~22を参照して説明する。また、図4以降の図において、A図はメモリセル領域を表す平面図、B図はA図のA-A方向の断面図、C図は周辺回路領域を表す断面図をそれぞれ表す。A図とB図は概略図であり、A図とB図の寸法は厳密には一致していない。また、A図中において点線部分で示された活性領域は、活性領域の位置関係を表すための透視図である。まず、図3に示すように、半導体基板50のメモリセル領域に、STIShallowTrenchIsolation法などにより深さ250nmの素子分離領域1を形成し、素子分離領域1で区画された活性領域2を設ける。なお、図3は活性領域の一例を示したものであり、活性領域の数や配置は図3で示したものに限定されない。図4に示すように、半導体基板の表面を熱酸化することにより、酸化シリコン膜3を形成する。次に、CVD法により、半導体基板の全面に厚さ20nmのポリシリコン膜4を形成する。次に、周辺回路領域を覆うフォトレジスト42を形成し、メモリセル領域の半導体基板50の表面にn型不純物となるリンをイオン注入し、LDDLightlyDosedDrain層43を形成する。LDD層43は不純物濃度が1×18atoms/cm3となるように形成する。LDD層43は、後の工程で埋め込みゲート型MOSトランジスタのドレイン領域となり、容量コンタクトプラグが接続される。図5に示すように、フォトレジスト42図示していないをマスクとして、ドライエッチング法によりメモリセル領域上に形成したポリシリコン膜4及び酸化シリコン膜3を除去する。この際、周辺回路領域に残留した酸化シリコン膜3及びポリシリコン膜4はそれぞれ、後の工程でゲート酸化膜及びゲート電極の一部となる。この後、周辺回路領域上のフォトレジスト42を除去する。図6に示すように、半導体基板50の全面に、CVD法によってハードマスク5を形成する。ハードマスク5としては例えば、酸化シリコン膜を挙げることができる。次に、リソグラフィ技術を使用することにより、周辺回路領域の全体を覆うと共に、メモリセル領域上にライン/スペースパターンを有するフォトレジストパターン6を形成する。フォトレジスト6は、活性領域2の長手方向を横切るラインパターンで構成される。本実施例では、フォトレジスト6のスペースの幅dを50nmとした。図7に示すように、メモリセル領域において、ドライエッチング法によりフォトレジストパターンをハードマスクに転写してハードマスクパターン5を形成した後、このハードマスクパターン5を用いて、複数の素子分離領域1および複数の活性領域2を跨いで連通するトレンチ7を形成する。トレンチ7は幅50nm、深さ150nmとなるように形成する。この際、フォトレジスト6も除去される。本実施例ではトレンチ7の幅が25~60nmとなるように形成することが好ましい。25nmより小さくなると、後の工程でトレンチ7内にタングステンを形成する空間を確保できなくなり、60nmより大きくなると半導体装置としての特性が、トレンチ7内に埋め込まれたタングステンの抵抗に依存しなくなるからである。また、トレンチ7の深さが100~200nmとなるように形成することが好ましい。100nmより小さくなると、後の工程でタングステンの上に形成するキャップ絶縁膜の形成空間が確保できなくなり、200nmより大きくなると素子分離領域1の深さと同等になって素子分離特性が悪化するからである。図8に示すように、トレンチ7の内面として露出した半導体基板の表面を熱酸化することにより、トレンチ7の内面に酸化シリコン膜からなる厚さ5nm程度のゲート酸化膜8を形成する。なお、図9以降の図面のA図では、ゲート酸化膜は省略する。図9に示すように、CVD法により半導体基板上の全面に、厚さ5nmの窒化チタン膜からなるバリア膜9を形成する。図10に示すように、SFDSequentialFlowDeposition法により半導体基板上の全面に、トレンチ7が完全に埋設できる膜厚でタングステン膜10を形成する。SFD法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを1回以上、行うALD法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するCVD法により、結晶核を種にして結晶成長を行わせタングステン膜を形成する。具体的には、下記工程1~4が核形成工程、下記工程5が膜形成工程に相当する。タングステン膜の所望の膜厚に応じて、SFD法のサイクル数およびその他の条件を決定する。1フッ化タングステンWF6ガスを供給することにより、バリア膜9の表面にタングステン原料を吸着させる工程、2フッ化タングステンWF6ガスをパージする工程、3モノシランSiH4ガスを供給することにより、バリア膜9の表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、4モノシランSiH4ガスをパージする工程、5フッ化タングステンWF6ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。本実施例では、上記工程1~4のサイクルを5サイクル、行ってタングステン核を形成した後、工程5でタングステン膜の形成を行い、合計で60nmのタングステン膜を成膜した。SFD法はステップカバレッジに優れるため、トレンチ7のような高アスペクト深さ/幅比の開口内を完全にタングステン膜で埋め込むことができる。好ましくは、SFD法により、アスペクト比が10以下の開口内にタングステン膜を形成するのが良い。本実施例ではトレンチ7の幅が50nmで深さを150nmとしている。タングステン形成前に厚さ5nmのゲート酸化膜8と厚さ5nmのバリア膜9を形成しているので、残された空間の幅は約30nmで深さが約140nmとなる。したがって、アスペクト比は約4.7となる。この後、タングステン膜10に対して、窒素雰囲気下で8秒間、1000°Cのアニール処理を行う。このアニール処理によりタングステン膜10中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。図24は、上記アニールの前後におけるタングステン膜10の結晶粒の変化を模式的に示している。図24Aはアニール前の状態、図24Bはアニール後の状態、図24Cは埋め込みゲート電極形成後の状態である。A図に示すように、アニール前すなわち成膜直後のタングステン膜10は、バリア膜9の表面に形成されているタングステン核から成長した微小粒径のタングステン結晶の集合体であり、バリア膜表面から垂直方向に成長した結晶で占められている。図24は断面方向から見た模式図であるが、平面視で見てもトレンチ内の状態は同じである。成膜段階では隣接するタングステン核から成長したタングステンが融合することができず、互いに粒界を維持しながら膜厚方向に成長するため結晶粒界が極めて多く存在している。一方、B図ではアニールによって、粒界を破壊しながら隣接結晶粒同士が融合合体する2次結晶成長が生じており、極めて大きな結晶粒が発生する。この場合、タングステン膜10は、トレンチ7の幅方向を横断する少なくとも一つの単一結晶粒300を有している。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。上記のようにアニールを行なった後、図11に示すように、タングステン膜10及びバリア膜9のエッチバックを行う。このエッチバックは、塩素含有プラズマを用いたドライエッチング法により行う。このエッチバックでは、エッチバックされたバリア膜9およびタングステン膜10の上面が半導体基板50の上面よりも70nm下がった位置となるように形成する。これにより、トレンチ7内にはゲート酸化膜8が残留すると共に、埋め込まれたタングステン膜10及びバリア膜9も残留し、埋め込みゲート電極を形成する。埋め込みゲート電極はDRAMにおいてはワード配線を構成している。この場合、ワード配線はゲート酸化膜8を介してトレンチ7の内面に沿って形成されるバリア膜9とバリア膜9の内部に埋め込まれるタングステン膜10で構成される。また、ワード配線はタングステン膜10の上面およびバリア膜9の二つの上面に接するキャップ絶縁膜11を次工程で形成される有する構成となる。タングステン膜10はバリア膜9の内側面に接する二つの側面を有し、二つの側面間でトレンチ7の幅方向を横断する少なくとも一つの単一結晶粒300を有している。単一結晶粒300のトレンチ7の幅方向の両端面はバリア膜9の内側面と接する構成となっている。なお、図11以降の図面のA図では、バリア膜9は省略する。図12に示すように、CVD法により半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極上に窒化シリコン膜からなるキャップ絶縁膜11を形成する。この時、キャップ絶縁膜11の上面が、半導体基板50の上面よりも高い位置となるように形成する。ここでは20nm高い位置とする。この理由は、キャップ絶縁膜の上面の位置を半導体基板と同じか低い位置にしておくと、後の工程となるビット線コンタクトの形成工程図14参照や容量コンタクトの形成工程図19参照において、キャップ絶縁膜11が一部エッチングされてしまい埋め込みゲート電極とビット線コンタクトあるいは容量コンタクトがショートする問題が発生する。この問題を回避するために、予め基板表面より高い位置となるように形成しておく。次に、メモリセル領域を覆う図示しないフォトレジストを形成して、周辺回路領域に形成されているハードマスク5を除去する。その後、メモリセル領域を覆うフォトレジストを除去する。図13に示すように、周辺回路領域の全体を覆うと共に、メモリセル領域上にパターンを有するフォトレジスト12を形成する。このパターンはビット線コンタクトが形成される領域のハードマスク5の表面を露出させるように複数の活性領域2を跨ぐ直線パターンで形成される。図14に示すように、フォトレジスト12及び窒化シリコン膜11をマスクに用いたエッチングにより、表面が露出しているハードマスク5を除去して、ビット線コンタクトが形成される半導体基板の表面を露出させる。次に、全面にリンやヒ素の不純物をイオン注入することにより、露出している半導体基板表面にn型の高濃度不純物拡散層13を形成する。高濃度不純物拡散層13の不純物濃度は8×20atoms/cm3となるように形成され、トランジスタのソース領域13となる。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。これにより、一つの活性領域内に、埋め込み型のゲート電極を有するMOSトランジスタTr1およびTr2を完成させる。例えば、Tr1はゲート酸化膜8、タングステン膜10を含む埋め込みゲート電極、ソース及びドレイン13及び43で構成される。なお、本実施例のB図中では、2つのMOSトランジスタTr1およびTr2の間でソース領域13が共有化されている。図15に示すように、フォトレジスト12を除去した後、半導体基板の全面に順に、厚さ20nmのn型不純物含有ポリシリコン膜14、厚さ10nmの窒化タングステン膜15、厚さ30nmのタングステン膜16、厚さ50nmの窒化シリコン膜17、及び厚さ20nmの酸化シリコン膜18以下、膜14~18を積層したものを積層体と記載する場合があるを形成する。なお、図15には明示していないが、ポリシリコン膜14と窒化タングステン膜15の間には1nm程度の極めて薄いタングステンシリサイドを形成している。タングステン膜16はSFD法により形成し、その形成条件はタングステン膜10と同じとした。また、ポリシリコン膜14、窒化タングステン膜15、窒化シリコン膜17、及び酸化シリコン膜18はCVD法により形成した。なお、周辺回路領域では予め形成されたポリシリコン膜4上に更に、ポリシリコン膜14が形成されるため、メモリセル領域よりもポリシリコン膜の膜厚が厚くなる。この後、積層体に対して8秒間、1000°Cのアニール処理を行う。このアニール処理によりタングステン膜16中の結晶粒の粒径が大きくなり、タングステン膜16の低抵抗化を図ることができる。図25Aはタングステン膜16の表面が露出した状態におけるアニール前の状態、図25Bはアニール後の状態を表す図である。このアニール処理を、図25Aに示すようにタングステン膜16の表面が露出した状態、すなわち、窒化シリコン膜17および酸化シリコン膜18を形成する前に行うと、図25Bに示すように窒化タングステン膜15とポリシリコン膜14の間に剥離による空隙301が生じ、接触抵抗が高くなる問題が発生する。図26Aはタングステン膜16の表面を窒化シリコン膜17および酸化シリコン膜18で覆った状態におけるアニール前の状態、図26Bはアニール後の状態、図26Cはゲート電極加工後の状態を表す図である。本実施例では、図26Aに示すようにタングステン膜16の上面を窒化シリコン膜17、及び酸化シリコン膜18で覆った状態でアニール処理している。これにより、図26Aに示すようにアニール前では小粒径の集合体であったタングステン膜16を、図26Bに示すように2次結晶成長させて大結晶粒化すると共に、窒化タングステン膜15とポリシリコン膜14の間における剥離起因の空隙301の発生を回避することができる。したがって、接触抵抗の増大を防止することができる。この剥離を防止するという観点で言えば、少なくとも窒化シリコン膜17がタングステン膜16の上面に形成されていれば良く、酸化シリコン膜18は必ずしも必要ではない。したがって、タングステン膜16の上面に窒化シリコン膜17を形成した後、1000°C、8秒間のアニール処理を行なった後、酸化シリコン膜18を形成する工程としても良い。本実施例では、ポリシリコン膜14上に窒化タングステン膜15およびタングステン膜16を積層形成した後、さらに窒化シリコン膜17と酸化シリコン膜18を積層形成した状態でアニール処理を行なっている。これにより、タングステン膜16を低抵抗化すると共に、窒化タングステン膜15とポリシリコン膜14との間の剥離を回避することができる。上記の剥離は、タングステン膜16の結晶粒径が変化することにより、タングステン膜16自体が膜の水平方向に膨張し、その膨張分を緩和するために局所的にタングステン膜16が持ち上げられて、接着性が最も弱い窒化タングステン膜15とポリシリコン膜14との間で発生するものと推察される。本実施形態では、タングステン膜16の表面に窒化シリコン膜17を形成し、タングステン膜16の表面を物理的に固定しているのでタングステン膜16の形状変化を抑制している。また、窒化シリコン膜17自体が縮小しようとする応力を有しているのでタングステン膜16の膨張を抑制し、結果的に剥離の回避に寄与しているものと推察される。なお、図10の段階でアニール処理を行なう埋め込みゲート電極の形成においては、タングステン膜10の上面に窒化シリコン膜を形成していないが、下層に接触している膜がシリコン膜ではなく、酸化シリコン膜であるため剥離は発生しない。剥離は発生しないが、タングステン膜10表面の酸化防止のために、タングステン膜10を全面に形成した後、ビット線形成の場合と同様に窒化シリコン膜をタングステン膜の上面に積層した状態でアニール処理を施し、その後、窒化シリコン膜およびタングステン膜をエッチバックして埋め込みゲート電極を形成することもできる。図16に示すように、積層体に対してリソグラフィ技術を利用したエッチングを行うことにより、メモリセル領域では積層体からなるビット線19を形成する。この時、同時に周辺回路領域では、積層体からなるプレナー型のMOSトランジスタ用のゲート電極20が形成される。なお、図16Bではビット線19が広い幅で記載されているが、図16Aの平面図に示されるように、ビット線に対して斜め方向となる断面を記載しているからであり、最短の配線幅はゲート電極20と同等か、それ以下である。本実施例では、ビット線19の、埋め込みゲート電極延在方向の幅は40nm、周辺回路領域に形成されるゲート電極20の幅は60nmとしている。前述のように、ゲート電極20の拡大図を図26Cに示しているが、タングステン膜16は、少なくともゲート電極20の幅方向を横断する単一結晶粒302を有する構成となっている。図17に示すように、全面に窒化シリコン膜を形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線19およびゲート電極20の側壁にサイドウォール22を形成する。図26Cは、図17Cの拡大図である。図15に示したアニール処理によって、タングステン膜16は、少なくともゲート電極20の幅方向を横断する単一結晶粒302を有している。単一結晶粒302は、ゲート電極20の側壁に対応する二つの端面を有し、二つの端面はサイドウォール22の内側面に接する構成となっている。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。メモリセル領域をフォトレジスト21で覆った状態で、周辺回路領域にリンやヒ素などのn型不純物のイオン注入を行うことにより、ゲート電極20の両側に位置する半導体基板の領域にソース及びドレイン領域23を形成する。これにより、プレナー型のMOSトランジスタTr3を完成させる。この後、メモリセル領域上に形成したフォトレジスト21を除去する。図18に示すように、半導体基板の全面に厚さ400nmの層間絶縁膜24を形成する。その後、CMP法により表面を平坦化し、層間絶縁膜24の厚さを250nmとする。図19に示すように、リソグラフィとドライエッチング法により、メモリセル領域の層間絶縁膜24およびハードマスク5を貫通してドレイン領域43が露出するようにコンタクトホール25を形成する。コンタクトホール25を形成した後、リソグラフィで形成したマスクを除去する。コンタクトホール25の直径は50nmとしている。次に、コンタクトホール25が完全に埋設されるように、1×20atoms/cm3のリンを含有するシリコン膜をCVD法により全面に形成する。次に、ドライエッチング法により、シリコン膜をエッチバックしコンタクトホール25内にシリコンプラグ26を形成する。シリコンプラグ26の上面の高さは半導体基板表面から100nmの位置となるように形成する。シリコンプラグ26は、ノンドープシリコン膜で形成した後にイオン注入法で不純物を導入しても良い。また、選択エピタキシャル成長法により形成することもできる。図20に示すように、リソグラフィとドライエッチング法により、周辺回路領域の層間絶縁膜24およびゲート酸化膜3を貫通してソース又はドレイン領域23が露出するように周辺コンタクトホール25aを形成する。周辺コンタクトホール25aの直径は60nmとしている。次に、リソグラフィで形成したマスクを除去する。この後、半導体基板の全面にCVD法により順に、厚さ5nmのチタン膜27、厚さ10nmの窒化チタン膜28を形成する。次に、SFD法によりコンタクトホール25が完全に埋設されるように全面にタングステン膜29を形成する。タングステン膜29の膜厚は50nmとし、形成条件はタングステン膜10と同じとする。続いて、タングステン膜29に対して、8秒間、1000°Cのアニール処理を行う。このアニール処理により、図24に示した埋め込みゲート電極用のタングステン膜10と同様に、タングステン膜29中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。タングステン膜29は、少なくともコンタクトホール25の幅方向を横断する単一結晶粒を有する構成となっている。図21に示すように、メモリセル領域の全面と周辺回路領域の配線形成部分にフォトレジスト図示していないを形成した後、周辺回路領域に設けたタングステン膜29のエッチングを行うことによりコンタクトプラグ30bと配線層35を形成する。フォトレジストを除去した後、周辺回路領域にフォトレジスト図示していないを形成し更に、メモリセル領域に設けたタングステン膜29および窒化チタン28のエッチングを行うことによりコンタクトプラグ30aを形成する。この後、フォトレジストを除去する。なお、コンタクトプラグ30aおよび30bの形成においては、タングステン膜29をアニール処理する段階で下層にはシリコン基板50もしくはシリコン膜26が存在しているが、ビット線形成の場合と異なり、接触面積が極めて小さいため、剥離は発生しない。剥離は発生しないが、タングステン膜29の酸化防止のためタングステン膜29上面に窒化シリコン膜を積層した状態でアニール処理することもできる。図22に示すように、全面に層間絶縁膜34を形成した後、層間絶縁膜34内に、メモリセル領域のコンタクトプラグ30aの上面を露出させるようにキャパシタホールを形成する。メモリセル領域において、コンタクトプラグ30aに接続されるようにキャパシタホール内に順に、下部電極31、容量絶縁膜32、及び上部電極33からなるキャパシタを形成する。これにより、キャパシタとキャパシタに接続されたMOSトランジスタを備えたメモリセルを複数、有するDRAMを完成させることができる。本実施例では上記のように、埋め込みゲート電極、ビット線、プレナー型のMOSトランジスタのゲート電極、及びコンタクトプラグを形成する際に、タングステン膜を使用する。このタングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の低抵抗化を図ることができ、微細化にも対応可能な高性能の半導体装置を提供することができる。第2実施例本実施例は、第1実施例で使用したSFD法の可能な条件の範囲を示すものである。すなわち、第1実施例において、タングステン膜10、16及び29を成膜する際に、下記工程1~4からなるサイクルを1サイクルとして複数回、繰り返すALDAtomicLayerDeposition法によりタングステンの結晶核を形成する核形成工程と、CVD法により結晶核上にタングステン膜を成膜する下記5の膜形成工程と、を連続して行なうSFDSequentialFlowDeposition法を使用する。1第1原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、2第1原料ガスをパージする工程、3第1還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、4第1還元ガスをパージする工程、5第2原料ガス及び第2還元ガスを同時に供給することにより、タングステン膜を形成する工程。第1及び第2原料ガスとしては、フッ化タングステンWF6ガス等のタングステンを含むガスを使用することができる。第1還元ガスとしては、モノシランSiH4ガス、及びジボランB2H6ガスを使用することができる。これらのガスの中でも、タングステン膜の成膜時の結晶粒径が大きく、アニール処理後のタングステン膜の抵抗減少率を大きくすることができるため、ジボランB2H6ガスを使用することが好ましい。第2還元ガスとしては、水素ガスを使用することができる。また、タングステン膜の成膜温度は特に限定されないが、350~450°Cとすることができる。