少なくとも1つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されていることを特徴とするトランジスタ回路。複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とするトランジスタ回路。基板側から、各トランジスタのチャネルが形成されるチャネル層、各トランジスタのゲート電極が形成されるゲート層、信号線が形成されるメタル層の順に各層が配されていることを特徴とする請求項1または2に記載のトランジスタ回路。上記接続部が信号線に重なっていることを特徴とする請求項1または2に記載のトランジスタ回路。上記接続部が抵抗として機能することを特徴とする請求項1または2に記載のトランジスタ回路。上記接続部が信号線との重畳部において曲折していることを特徴とする請求項1または2に記載のトランジスタ回路。上記信号線が電源配線であることを特徴とする請求項1または2に記載のトランジスタ回路。1つのトランジスタと、抵抗とを含み、上記トランジスタは、制御端子が入力端子に接続され、一方の導通端子が、出力端子に接続されるとともに上記抵抗を介して第1電源に接続され、他方の導通端子が第2電源に接続されていることを特徴とする請求項1に記載のトランジスタ回路。入力端子と、出力端子と、第1および第2クロック信号端子と、ブートストラップ容量を含み、第1クロック信号端子および出力端子に接続される第1出力部と、第1電源および出力端子に接続される第2出力部と、上記入力端子および第2電源に接続され、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第1電源に接続され、第2出力部に接続された第2入力部と、上記第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第2電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とするフリップフロップ。上記第1入力部に含まれるトランジスタと他のトランジスタとの接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする請求項9に記載のフリップフロップ。第1および第2入力端子と、出力端子と、ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源および出力端子に接続される第2出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第1入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第1出力部に含まれるトランジスタと第2電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする信号処理回路。上記チャージ部に含まれるトランジスタと第2電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする請求項11に記載の信号処理回路。第1~第3入力端子と、第1および第2ノードと、第1ノード、第3入力端子および出力端子に接続され、ブートストラップ容量を含む第1信号生成部と、第2ノード、第1電源および出力端子に接続される第2信号生成部とを備え、第1入力端子がアクティブになると第1ノードがアクティブとなり、第2入力端子がアクティブになると第2ノードがアクティブとなる信号処理回路であって、上記第1信号生成部に含まれるトランジスタと第1電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする信号処理回路。請求項1または2に記載のトランジスタ回路、請求項9に記載のフリップフロップ、あるいは、請求項11または13に記載の信号処理回路を備えることを特徴とするドライバ回路。請求項1または2に記載のトランジスタ回路、請求項9に記載のフリップフロップ、あるいは、請求項11または13に記載の信号処理回路を備えることを特徴とする表示装置。しかしながら、上記従来の構成では、配線によるコンタクト数およびレイアウト面積が増加するため、全体として回路面積が増加するという問題があった。これでは、近年要求される狭額縁対応が困難となる。本発明の目的は、トランジスタ回路の回路面積を縮小することを目的とする。本トランジスタ回路は、少なくとも1つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。本フリップフロップは、入力端子と、出力端子と、第1および第2クロック信号端子と、ブートストラップ容量を含み、第1クロック信号端子および出力端子に接続される第1出力部と、第1電源および出力端子に接続される第2出力部と、上記入力端子および第2電源に接続され、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第1電源に接続され、第2出力部に接続された第2入力部と、上記第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第2電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。本フリップフロップによれば、回路面積を縮小することができる。本信号処理回路は、第1および第2入力端子と、出力端子と、ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源および出力端子に接続される第2出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第1入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第1出力部に含まれるトランジスタと第2電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。本信号処理回路によれば、回路面積を縮小することができる。本信号処理回路は、第1~第3入力端子と、第1および第2ノードと、第1ノード、第3入力端子および出力端子に接続され、ブートストラップ容量を含む第1信号生成部と、第2ノード、第1電源および出力端子に接続される第2信号生成部とを備え、第1入力端子がアクティブになると第1ノードがアクティブとなり、第2入力端子がアクティブになると第2ノードがアクティブとなる信号処理回路であって、上記第1信号生成部に含まれるトランジスタと第1電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。本信号処理回路によれば、回路面積を縮小することができる。本ドライバ回路は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。本表示装置は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。以上のように、本発明によれば、トランジスタ回路の回路面積を縮小することができる。実施の形態1本発明の実施の形態を図面に基づいて説明すれば以下のとおりである。図4は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図4の液晶表示装置は、表示コントローラと、ゲートドライバGDと、ソースドライバSDと、液晶パネルLCPと、バックライトBL光透過型の場合とを備える。表示コントローラは、ゲートドライバGDおよびソースドライバSDを制御し、例えばゲートドライバGDには、第1および第2クロック信号CK1信号CK2信号、ゲートスタートパルス信号GSP信号、第1初期化信号INIT信号、第2初期化信号INITB信号、および第3初期化信号INITKEEP信号を供給する。ゲートドライバGDは液晶パネルLCPの走査信号線G1~Gnを駆動し、ソースドライバSDは液晶パネルLCPのデータ信号線S1~Snを駆動する。ゲートドライバGDは図5に示すシフトレジスタを備える。図5のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子IN端子と、出力端子OUT端子と、第1および第2クロック信号端子CKACKBと、第1初期化端子INIT端子と、第2初期化端子INITB端子と、第3初期化端子INITKEEP端子と、バックイン端子BIN端子とを備える。ここで、奇数段のフリップフロップFF1FF3等では、CKA端子にCK1信号が供給され、CKB端子にCK2信号が供給され、偶数段のフリップフロップFF2FFn等では、CKA端子にCK2信号が供給され、CKB端子にCK1信号が供給される。また、各段のフリップフロップFF1~FFnに、INIT信号、INITB信号、およびINITKEEP信号が供給される。また、自段のIN端子が前段のOUT端子に接続されるとともに、自段のBIN端子が次段のOUT端子に接続される。なお、CK1信号およびCK2信号は、互いにアクティブ期間High期間が重ならないような2つのクロック信号である。図5のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図3に示す。図3のフリップフロップは、IN端子と、OUT端子と、CKACKB端子と、ブートストラップ容量Cvを含み、CKA端子およびOUT端子に接続される第1出力部FOと、第1電源VSS低電位側電源およびOUT端子に接続される第2出力部SOと、IN端子および第2電源VDD高電位側電源に接続され、ブートストラップ容量Cvをチャージする第1入力部FIと、ブートストラップ容量Cvをディスチャージするディスチャージ部DCと、IN端子および第1電源VSSに接続され、第2出力部に接続された第2入力部SIと、CKB端子に接続され、ディスチャージ部DCおよび第2出力部SOを制御するリセット部RSと、第1出力部FOを制御する第1初期化部FTと、第1入力部FIを制御する第2初期化部SDと、ディスチャージ部DCおよび第2出力部SOを制御する第3初期化部TDと、OUT端子に接続され、第2出力部SOを制御する帰還部FBと、第1入力部FIと第1出力部FOとを中継する中継部RCと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部SCとを備える。より具体的には、本フリップフロップは、第1出力部FOにトランジスタTr1第1トランジスタおよびブートストラップ容量Cvを、第2出力部SOに第2トランジスタTr2第2トランジスタを、第1入力部FIにトランジスタTr3第3トランジスタおよび抵抗Riを、ディスチャージ部DCにトランジスタTr4第4トランジスタを、第2入力部SIにトランジスタTr5第5トランジスタを、リセット部RSにトランジスタTr6第6トランジスタおよび抵抗Rrを、第1初期化部FTにトランジスタTr7第7トランジスタおよびトランジスタTr11第11トランジスタを、第2初期化部にトランジスタTr8第8トランジスタおよびトランジスタTr10第10トランジスタを、第3初期化部にTr9第9トランジスタを、帰還部FBにトランジスタTr12第12トランジスタを、中継部RCにトランジスタTr13第13トランジスタを、誤動作防止部SCにトランジスタTr1415を含んでいる。なお、Tr1~15はすべて同一導電型nチャネル型である。さらに、Tr1は、ドレイン電極がCKA端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Cvを介して接続され、かつ上記ソース電極が、OUT端子に接続されるとともに、Tr2を介してVSSに接続されている。また、Tr3、Tr5およびTr14のゲート端子がIN端子に接続され、Tr6のゲート端子がCKB端子に接続され、Tr7およびTr11のゲート端子がINIT端子に接続され、Tr8およびTr10のゲート端子がINITB端子に接続され、Tr9のゲート端子がINITKEEP端子に接続され、Tr13のゲート端子がVDDに接続され、Tr15のゲート端子がBIN端子に接続されている。さらに、Tr1のゲートに接続する第1ノードNaが、Tr13を介して抵抗Riの一端に接続されるとともに、Tr4を介してVSSに接続されている。抵抗Riの他端は、Tr3およびTr8を介してVDDに接続されているただし、Tr3は抵抗Ri側でTr8はVDD側。さらに、Tr2のゲート端子に接続する第2ノードNbが、Tr5を介してVSSに接続され、かつTr11を介してVSSに接続されるとともに、Tr12を介してVSSに接続されている。また、Tr4のゲート端子に接続する第3ノードNcが、Tr9を介してVDDに接続され、かつ抵抗RrおよびTr6を介してVDDに接続されただし、Tr6は抵抗Rr側でTr6はVDD側、第2ノードNbおよび第3ノードNcが、Tr10を介して接続されている。また、第3ノードNcが、Tr1514を介してVDDに接続されているただし、Tr15が第3ノードNc側でTr14はVDD側。本シフトレジスタの動作を図6に示す。全ON期間には、INIT信号がアクティブHigh、INITB信号が非アクティブLow、INITKEEP信号がアクティブHighとなるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされてTr9、Tr4がON、Tr1がOFFするため第1出力部FOが非アクティブとなるとともに、第2出力部SOも非アクティブとなるTr11がON、Tr2がOFFするため。したがって、第1初期化部FTによって第1出力部FOのTr1のソース電極がVSSに接続され、OUT端子には、CK1CK2信号に関係なく確実にVDD電位Highが出力される。なお、本構成では全ON期間中に第2ノードがVSS、第3ノードがVDDとなるので、INITB信号によってTr10をOFFすることで、両ノードを遮断している。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブLow、INITB信号がアクティブ非High、INITKEEP信号がアクティブHighとなるので、Tr10がONして、第2出力部SOがアクティブになるTr2がONする。したがって、CK1CK2信号に関係なく、OUT端子に確実にVSS電位Lowが出力される。通常駆動時の動作は以下のとおりである。通常駆動時には、INIT信号が非アクティブLow、INITB信号がアクティブHigh、INITKEEP信号が非アクティブLowとなる。なお、INITKEEP信号は、GSP信号のアクティブ化に同期して非アクティブLowとなるTr8Tr10はON、Tr7Tr9はOFF。例えば1段目のフリップフロップFF1図5参照では、IN端子がアクティブになるGSP信号がアクティブとなると、ブートストラップ容量Cvがチャージされて第1ノードNaの電位がVDD電位-Vth程度Vthはトランジスタの閾値電圧までプリチャージされる。このとき、CK2がHighCKB端子がアクティブであるため、Tr5およびTr6がともにONするが、抵抗Rrの電流制限によって、Tr6の駆動能力よりもTr5のそれが高くなるため、第2ノードNbはVSS電位となる。これは、GSP信号が非アクティブになっても維持されるTr2、Tr12、Tr4はOFFのままであるため。ここで、CK1信号が立ち上がると、ブートストラップ効果によって、第1ノードNaの電位がVDD電位以上に突き上がる。これにより、CK1信号Highが電位降下いわゆる閾値落ちすることなくOUT端子GO1から出力される。OUT端子がHighになると、帰還部FBのTr12がONして、第2ノードNbは確実にVSS電位となる。なお、CK1が立ち下がると、ブートストラップ効果が切れて第1ノードNaの電位はVDD電位-Vthに戻る。次いで、CK2が立ち上がると、ディスチャージ部DCTr4がONしてブートストラップ容量Cvがディスチャージされるとともに、Tr2がONしてOUT端子GO1からVSSLowが出力され、フリップフロップFF1のリセット自己リセットが完了する。また、図3の構成では、誤動作防止部SCが設けられているため、通常動作中に、前段自段の1つ前の段および次段自段の1つ後ろの段の出力がともにアクティブとなったような場合には、Tr14Tr15がともにONしてTr2がONとなり、OUT端子を強制的にVSS電位Lowにすることができる。また、図3の構成では、中継回路RCTr13が設けられているため、ブートストラップ効果によって第1ノードNaの電位が一定以上となるとTr13がOFFする。これにより、ディスチャージ部DCのTr4を高電圧から保護することができる。INIT信号の反転信号であるINITB信号およびINITKEEP信号は、INIT信号から生成される。すなわち、図7に示すように、インバータ回路INVはINIT信号からINTB信号を出力し、信号処理回路SPCは、INIT信号を用いてINITKEEP信号を生成する。ここで、INITB信号は、INIT信号の反転信号であり、INITKEEP信号は、INIT信号がアクティブHighから非アクティブLowとなるタイミングでアクティブHighとなっており、このタイミングの後に例えば、図6のようにGSP信号のアクティブ化に同期して非アクティブLowとなる。レイアウトパターン次に、図3のフリップフロップFFのレイアウトパターンについて説明する。図3のフリップフロップFFは、実際には、基板上に形成されて実現されており、基板側から、各トランジスタのチャネルが形成されるチャネル層シリコン層、各トランジスタのゲート電極が形成されるゲート層、各信号配線および各電源配線が形成されるメタル層の順に各層が配されている。また、シリコン層とゲート層との間にはゲート絶縁膜が形成され、ゲート層とメタル層との間には層間絶縁膜が形成されている。これらの要素は、例えば、モノリシックに半導体回路を基板に作り込む従来一般的な方法によって形成することができる。また、フリップフロップFFが形成される基板上には、入力端子IN端子、出力端子OUT端子、第1および第2クロック信号端子CKACKB、第1初期化端子INIT端子、第2初期化端子INITB端子、第3初期化端子INITKEEP端子、並びに、バックイン端子BIN端子となる信号配線が、また、第1電源VSSが供給される電源配線、および第2電源VDDが供給される電源配線が、それぞれ形成されている。なお、これら以外の配線が形成されていてもよい。各信号配線、各電源配線、各トランジスタ、各抵抗、および容量は、それぞれが基板上にレイアウトされるとともに、図3に示した電気的接続を行うように互いに接続されている。ここで、抵抗Rr形成領域付近のレイアウトパターンと、抵抗Ri形成領域付近のレイアウトパターンとを例示して、注目すべき点であるトランジスタ間の接続構成について説明する。図1に、抵抗Rr形成領域付近のレイアウトパターンを示す。図2に、抵抗Ri形成領域付近のレイアウトパターンを示す。図1および図2では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示している。なお、図1および図2では、ゲート絶縁膜および層間絶縁膜は透過している。図1に示すように、平面視において、抵抗Rr形成領域付近では、第1電源VSSが供給される電源配線11が、一方向に延伸するように形成され、電源配線11を介した一方の領域に、トランジスタTr10Tr11が形成され、他方の領域に、トランジスタTr6が形成されている。図2に示すように、平面視において、抵抗Ri形成領域付近では、第2電源VDDが供給される電源配線13と、第1電源VSSが供給される電源配線14とが、同一方向に延伸するように形成され、電源配線13と電源配線14との間の領域に、トランジスタTr8Tr3が形成され、電源配線14の電源配線13と反対側の領域に、トランジスタTr4が形成されている。各トランジスタは、レイアウトされている場所が異なるのみで同一の構成で形成されている。各トランジスタはそれぞれ、シリコン層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ドレイン電極、およびソース電極により形成されている。一例として、図1に、トランジスタTr11のゲート電極部分の断面構造を示す。シリコン層は、基板上に形成されている。シリコン層では、nチャネル型のトランジスタを構成するように、アモルファスシリコンやポリシリコンなどから各領域各拡散層が形成されている。ゲート絶縁膜は、シリコン層を覆うように、基板上に形成されている。ゲート絶縁膜は、例えば、窒化シリコンなどからなる。ゲート電極は、ゲート絶縁膜上に形成されている。ゲート電極は、平面視で、シリコン層具体的にはシリコン層のチャネル形成領域に重なるように配置されている。ゲート電極は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜からなってもよいし、それらの合金膜、または、該金属膜および該合金膜の積層膜からなってもよい。層間絶縁膜は、ゲート電極を覆うように、ゲート絶縁膜上に形成されている。層間絶縁膜は、例えば、窒化シリコンなどからなる。ドレイン電極およびソース電極は、層間絶縁膜上にそれぞれ形成されている。ドレイン電極は、平面視で、シリコン層具体的にはシリコン層のドレイン領域に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ソース電極は、平面視で、シリコン層具体的にはシリコン層のソース領域に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ドレイン電極とソース電極とは、平面視で、ゲート電極を挟んで配置されている。ここで、図1に示すように、トランジスタTr6のソース電極と、トランジスタTr10のドレイン電極とは、シリコン配線12によって接続されている。シリコン配線12は、トランジスタTr6Tr10のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。抵抗Rrは、シリコン配線12によって形成されている。シリコン配線12は、抵抗を有しているので、抵抗として機能することができる。シリコン配線12は、平面視において電源配線11と重なっており電源配線11の下層に位置し、その重畳部において曲折している。図1に、シリコン配線12と電源配線11との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線12、ゲート絶縁膜、層間絶縁膜、および電源配線11が、基板側からこの順に形成されている。図2に示すように、トランジスタTr8のソース電極と、トランジスタTr3のドレイン電極とは、シリコン配線15によって接続されている。シリコン配線15は、トランジスタTr8Tr3のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。トランジスタTr3のソース電極と、トランジスタTr4のドレイン電極とは、シリコン配線16によって接続されている。シリコン配線16は、トランジスタTr3Tr4のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。抵抗Riは、シリコン配線16によって形成されている。シリコン配線16は、抵抗を有しているので、抵抗として機能することができる。シリコン配線16は、平面視において電源配線14と重なっており、その重畳部において曲折している。上記の構成によれば、トランジスタ間をシリコン配線121516を用いて接続していることにより、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線1216は抵抗として機能するので、これによるコンタクト数、およびレイアウト面積の増加も無くすことができる。このように、フリップフロップFFに含まれる各トランジスタは、すべて同一導電型であるので、トランジスタ間同士の接続を、各トランジスタのシリコン層を構成する材料によって構成されているシリコン配線を用いて行うことができる。つまりは、一方のトランジスタのシリコン層と、他方のトランジスタのシリコン層とを連結することで、トランジスタ間同士の接続を行うことができる。したがって、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線によって抵抗を形成することができ、その抵抗値はシリコン配線の長さによって設定することができる。さらに、抵抗として機能するシリコン配線1216は、電源配線1114との重畳部において曲折しているので、例えば、液晶層からのノイズを低減することが可能となる。但し、ノイズの影響の大小によっては、必ずしも曲折していなくてもよい。なお、図1および図2に示したレイアウトパターンは一例であり、トランジスタ同士の接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、各電源配線やトランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図1および図2に示した領域以外の領域についても、適切にレイアウトされる。実施の形態2図3のフリップフロップFFは、図8に示すように変形することができる。図8は、本実施の形態のフリップフロップFFの一構成例を示す。図8のフリップフロップFFは、図3のフリップフロップFFと比較して、抵抗Rrの位置が異なっており、その他は同一の構成を有する。つまりは、抵抗Rrは、Tr6のドレイン電極とVDDとの間に設けられている。図9に、本実施例における抵抗Rr形成領域付近のレイアウトパターンを示す。図9では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示しており、ゲート絶縁膜および層間絶縁膜は透過している。図9に示すように、平面視において、抵抗Rr形成領域付近では、電源配線21、信号配線22~24、電源配線25が同一方向に延伸するように形成され、電源配線25の信号配線24と反対側の領域に、トランジスタTr6が形成されている。電源配線21には、第2電源VDDが供給され、電源配線25には、第1電源VSSが供給される。信号配線22~24には、各種信号例えばINIT信号などが供給される。トランジスタTr6のドレイン電極と電源配線21とは、シリコン配線26およびコンタクトホール27によって接続されている。シリコン配線26は、トランジスタTr6のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線26は、コンタクトホール27を介して電源配線21に接続される。抵抗Rrは、シリコン配線26によって形成されている。シリコン配線26は、抵抗を有しているので、抵抗として機能することができる。シリコン配線26は、平面視において、電源配線21、信号配線22~24、電源配線25と重なっており電源配線21、信号配線22~24、電源配線25の下層に位置し、特に幅が大きい電源配線25との重畳部において曲折している。図9に、シリコン配線26と電源配線25との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線26、ゲート絶縁膜、層間絶縁膜、および電源配線25が、基板側からこの順に形成されている。上記の構成によれば、トランジスタと電源配線間をシリコン配線26を用いて接続しているので、コンタクト数を減らし、トランジスタと信号線間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線26は抵抗として機能するので、これによるコンタクト数およびレイアウト面積の増加も無くすことができる。なお、図9に示したレイアウトパターンは一例であり、トランジスタと電源配線との接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、電源配線や、信号配線、トランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図9に示した領域以外の領域についても、適切にレイアウトされる。このように、上記では、フリップフロップにおいて、トランジスタ同士の接続部およびトランジスタと電源配線の接続部にシリコン配線を用いることにより、レイアウト面積縮小という効果を奏することについて述べた。しかしながら、図3および図8のフリップフロップに限らず、その他のトランジスタ回路、すなわち、トランジスタ同士の接続部およびトランジスタと信号線の接続部の少なくとも一方を含み、含まれる複数のトランジスタすべてが同一導電型のトランジスタ回路であればよく、これらの接続部にシリコン配線を適用することにより、上記効果を奏することができる。なお、トランジスタ回路の回路構成によっては、素子数が多くなるとともに、複数の信号線が必要となり、それらのレイアウトを複雑にせざるを得ない場合もある。この際は、適宜コンタクトホールおよび引き出し配線ゲート層およびメタル層のいずれかに形成されるを介して、両者を接続してもよい。このような場合であっても、本実施例の構成によれば、部分的にでもシリコン配線を用いることができるので、レイアウト面積の縮小という効果を得ることができる。以下では、本発明に適用可能なトランジスタ回路の例として、反転信号生成回路実施形態3、インバータ回路実施形態4、および信号処理回路実施形態5を示す。なお、以下の実施形態で説明するレイアウトパターンにおいて、基板上の各層の構成は、特に言及しない限り、上述した構成基板側から、シリコン層、ゲート層、メタル層の順に各層が配され、また、シリコン層とゲート層との間にはゲート絶縁膜、ゲート層とメタル層との間には層間絶縁膜が形成されている。と同一である。また、レイアウトパターンを示す図面では、特に言及しない限り、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示し、ゲート絶縁膜および層間絶縁膜は透過している。実施の形態3図10は、本実施の形態の反転信号生成回路30の一構成例を示す。反転信号生成回路30は、VDD-VSS間に抵抗R1およびトランジスタTr1が直列に接続され但し、抵抗R1はVDD側で、Tr1はVSS側、Tr1のゲート電極制御端子がIN端子に接続され、Tr1のドレイン電極導通端子がOUT端子に接続された、構成を有している。反転信号生成回路30は、入力されたIN信号に基づいて、IN信号を反転したOUT信号を生成する回路であり、例えば、走査方向切替信号UDに基づいて、その反転信号UDBを生成する、シフトレジスタの走査方向を切り替える回路として使用される。図11に、反転信号生成回路30のレイアウトパターンの一例を示す。図11に示すように、平面視において、基板上には、VSSが供給される電源配線32およびVDDが供給される電源配線33が配置され、両者間の領域にトランジスタTr1が形成されている。トランジスタTr1のドレイン電極と電源配線33とは、シリコン配線34およびコンタクトホール35によって接続されている。シリコン配線34は、トランジスタTr1のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線34は、コンタクトホール35を介して電源配線33に接続される。抵抗R1は、シリコン配線34によって形成されている。シリコン配線34は、コンタクトホール35がTr1から比較的遠い位置に取られ、その長さが大きくなっている。シリコン配線34は、平面視において電源配線33と重なっており電源配線33の下層に位置し、その重畳部において曲折している。上記の構成によれば、トランジスタTr1と電源配線33間をシリコン配線34を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線34は、電源配線33との重畳部において曲折しているので、例えば液晶層からのノイズを低減することが可能となる。実施の形態4図12は、本実施の形態のインバータ回路INVの一構成例を示す。同図に示されるように、インバータ回路INVは、nチャネルのトランジスタTr21~Tr24と、抵抗RaRwと、ブートストラップ容量CVと、IN端子と、OUT端子とを備える。例えば、IN端子にはINIT信号が入力され、OUT端子からはINITB信号が出力される。Tr21は、ゲート電極およびソース電極がブートストラップ容量CVを介して接続され、かつドレイン電極がVDDに接続されるとともに、ソース電極がOUT端子に接続され、Tr2223のゲート電極はIN端子に接続され、Tr24のゲート電極はVDDに接続され、Tr21のゲート電極に接続するノードNAがTr24を介してノードNBに接続され、ノードNBが抵抗Raを介してVDDに接続されるとともに、Tr23を介してVSSに接続され、OUT端子が抵抗Rwを介してVDDに接続されるとともに、Tr22を介してVSSに接続される。図12のインバータ回路INVでは、IN端子がアクティブHighになると、ノードNAおよびNBがVSS電位LowとなってTr21はOFFし、また、Tr22はONするため、OUT端子にはVSS電位Lowが出力される。この状態からIN端子が非アクティブLowになると、VDDから抵抗Raを介してブートストラップ容量CVがチャージされ、Tr21に電流が流れる。これにより、ブートストラップ容量CVを介してノードNAが突き上げられ、OUT端子からは、VDD電位Highが電位降下閾値落ちすることなくから出力される。なお、図12のインバータ回路INVでは、OUT端子が抵抗Rwを介してVDDに接続されているため、ブートストラップ効果が切れた後も、VDD電位閾値落ちのない電源電位をOUT端子から出力し続けることができる。さらに、図12の構成では、Tr24が設けられているため、ブートストラップ効果によってノードNAの電位が一定以上となるとTr24がOFFする。これにより、Tr23を高電圧から保護することができる。図13に、インバータ回路INVのレイアウトパターンの一例を示す。図13に示すように、基板上には、各電源配線、各信号配線、各トランジスタ、各抵抗、および容量が形成されている。なお、図13に示すレイアウトパターンは一例であり、これに限るものではない。ここで、トランジスタTr24のドレイン電極と電源配線VDDLとは、シリコン配線41およびコンタクトホール42によって接続されている。シリコン配線41は、トランジスタTr24のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線41は、コンタクトホール42を介して電源配線VDDLに接続される。シリコン配線41によって、抵抗Raが形成されている。電源配線VDDLと出力信号線OUTとは、シリコン配線44およびコンタクトホール4546によって接続されている。シリコン配線44は、トランジスタTr24のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線41は、コンタクトホール44を介して電源配線VDDLに接続され、コンタクトホール45を介して出力信号線OUTに接続される。シリコン配線43によって、抵抗Rwが形成されている。上記の構成によれば、トランジスタTr24と電源配線VDDL間をシリコン配線41を用いて接続し、抵抗の機能を付加させているとともに、電源配線VDDLと出力信号線OUT間をシリコン配線43を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線4143は、平面視において曲折し、その長さが大きくなっているので、接続間の直線距離が近くても大きな抵抗を確保することが可能となる。実施の形態5図14は、本実施の形態の信号処理回路SPC1の一構成例を示す。図14の信号処理回路SPC1は、IN1端子第1入力端子およびIN2第2入力端子と、OUT端子出力端子と、ノードna第1ノードおよびノードnb第2ノードと、VDD第1電源およびOUT端子に接続され、ブートストラップ容量cvを含む第1信号生成部FSと、ノードnb、VSS第2電源およびOUT端子に接続される第2信号生成部SSとを備え、IN1端子がアクティブになるとノードnaがアクティブHighとなり、IN2がアクティブになるとnbがアクティブHighとなり、OUT端子が抵抗Ryを介してVSSに接続されている。具体的には、信号処理回路SPC1は、第1信号生成部FSに設けられるトランジスタTr31と、第2信号生成部SSに設けられるトランジスタTr32と、トランジスタTr33~39とを備える。ここで、Tr31は、ドレイン電極がVDDに接続され、かつソース電極とゲート電極とがブートストラップ容量cvを介して接続されるとともに、ソース電極がOUT端子に接続され、Tr31のソース電極は、抵抗Ryを介してVSSに接続されるともに、Tr32を介してVSSに接続されている。また、Tr32およびTr35のゲート電極はノードnbに接続され、Tr34のゲート電極はノードnaに接続され、Tr36およびTr37のゲート電極はIN1端子に接続され、Tr38およびTr39のゲート電極はIN2端子に接続されている。また、Tr31のゲート電極に接続されるノードncが、Tr33を介してノードnaに接続され、ノードnaとVSSとがTr35を介して接続されるとともに、ノードnbとVSSとがTr34を介して接続され、ノードnaとVDDとがTr36を介して接続され、ノードnaとVSSとがTr39を介して接続され、ノードnbとVDDとがTr38を介して接続され、ノードnbとVSSとがTr37を介して接続されている。図14の信号処理回路SPC1では、IN2端子が非アクティブLowでIN1端子がアクティブHighになると、ノードnaがアクティブHigh、ノードnbが非アクティブLowになってTr3637がON、ブートストラップ容量cvがチャージされ、Tr31に電流が流れる。これにより、ブートストラップ容量cvを介してノードncが突き上げられ、OUT端子からは、VDD電位Highが電位降下閾値落ちすることなくから出力される。次いで、IN1端子が非アクティブLowになるとIN2端子は非アクティブのまま、ノードncnbはフローティングとなるため、OUT端子からは、引き続きVDD電位Highが出力される。次いで、IN2端子がアクティブHighになると、ノードnbがアクティブHigh、ノードnaが非アクティブLowになってTr383932がON、OUT端子からは、VSS電位Lowが出力される。本信号処理回路SPC1では、OUT端子が抵抗Ryを介してVSSに接続されているため、IN1IN2が非アクティブとなる期間にOUT端子がフローティングとならない。ここで、抵抗Ryの抵抗値を0.5~5.5メガオームの高抵抗値としておくことで、抵抗RyによってOUT端子の初期値IN1端子がアクティブになるまでのTr1のソース電位を決めることができる。これにより、IN1端子がアクティブHighになったときに、第1信号生成部FSのブートストラップ回路が正常に機能する。また、図14の信号処理回路SPC1では、トランジスタTr3435が設けられているため、ノードnaがアクティブの期間はノードnbを確実にVSS非アクティブとし、ノードnbがアクティブの期間はノードnaを確実にVSS非アクティブとすることができる。これにより、IN1IN2が非アクティブになる期間に前状態の出力を確実に維持することができる。また、図14の信号処理回路SPC1では、初動時にIN1およびIN2を非アクティブにしておくことが好ましい。こうすれば、第1信号生成部FSのブートストラップ回路をより確実に機能させることができる。なお、図14の信号処理回路SPC1では、Tr33が設けられているため、ブートストラップ効果によってノードncの電位が一定以上となるとTr33がOFFする。これにより、ノードnaに接続する各トランジスタTr34Tr35Tr36Tr39を高電圧から保護することができる。上記の信号処理回路SPC1のレイアウトパターンは、設計に応じて適切に設定されていればよい。図示はしないが、抵抗Ryを、電源配線VSSとOUT端子間に接続されたシリコン配線抵抗によって形成することができる。本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。本トランジスタ回路は、少なくとも1つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されている構成を有する。また、本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。上記トランジスタ回路では、基板側から、各トランジスタのチャネルが形成されるチャネル層、各トランジスタのゲート電極が形成されるゲート層、信号線が形成されるメタル層の順に各層が配されていることが好ましい。上記トランジスタ回路では、上記接続部が信号線に重なっていることが好ましい。上記トランジスタ回路では、上記接続部が抵抗として機能することが好ましい。上記トランジスタ回路では、上記接続部が信号線との重畳部において曲折していることが好ましい。上記トランジスタ回路では、上記信号線が電源配線であることが好ましい。上記トランジスタ回路では、1つのトランジスタと、抵抗とを含み、上記トランジスタは、制御端子が入力端子に接続され、一方の導通端子が、出力端子に接続されるとともに上記抵抗を介して第1電源に接続され、他方の導通端子が第2電源に接続されていることが好ましい。本フリップフロップは、入力端子と、出力端子と、第1および第2クロック信号端子と、ブートストラップ容量を含み、第1クロック信号端子および出力端子に接続される第1出力部と、第1電源および出力端子に接続される第2出力部と、上記入力端子および第2電源に接続され、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第1電源に接続され、第2出力部に接続された第2入力部と、上記第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第2電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。上記フリップフロップでは、上記第1入力部に含まれるトランジスタと他のトランジスタとの接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。本信号処理回路は、第1および第2入力端子と、出力端子と、ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源および出力端子に接続される第2出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第1入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第1出力部に含まれるトランジスタと第2電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。上記信号処理回路では、上記チャージ部に含まれるトランジスタと第2電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。