直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して負電圧を発生する電荷ポンプと、前記直流電圧を分配した分配電圧と前記基準電圧とを比較することによって前記負電圧を検出し、前記発振クロックに基づいて前記検出された負電圧に対応する前記ポンプクロックを発生する電圧検出器と、を含む負電圧発生器。前記電圧検出器は、負電圧活性化信号に応答して前記直流電圧を比較ノードに提供するか否かを決定する電源供給部と、前記比較ノードと前記負電圧とが提供される検出ノードの間に連結され、前記直流電圧を分配する電圧分配部と、前記検出ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記検出ノードの前記負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較して前記ポンプクロックを発生する比較部と、前記負電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性化の可否を決定する制御部と、を含む請求項1に記載の負電圧発生器。前記電源供給部は、前記直流電圧が提供される一端と前記負電圧活性化信号の反転信号が入力されるゲートとを有するPMOSトランジスターと、前記PMOSトランジスターの他端と前記比較ノードとの間に連結される第1抵抗と、を含む請求項2に記載の負電圧発生器。前記電圧分配部は、前記検出ノードと前記比較ノードとの間に直列連結された複数の抵抗と、前記複数の抵抗の中で少なくとも1つの一端と他端との間に連結されたトランジスターと、トリムコードを受信して対応する電圧レベルを前記トランジスターのゲートへ入力するレベルシフタと、を含む請求項2に記載の負電圧発生器。前記レベルシフタは、電源端の電源電圧を伝達するための少なくとも1つのPMOSトランジスターと、ウェル電圧端のウェル電圧を伝達するための少なくとも1つのNMOSトランジスターと、を含む請求項4に記載の負電圧発生器。前記少なくとも1つのPMOSトランジスターは低電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである請求項5に記載の負電圧発生器。前記少なくとも1つのPMOSトランジスターは低電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは低電圧用トランジスターである請求項5に記載の負電圧発生器。前記少なくとも1つのPMOSトランジスターは高電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである請求項5に記載の負電圧発生器。前記少なくとも1つのNMOSトランジスターのボディーは前記ウェル電圧端に連結される請求項5に記載の負電圧発生器。前記放電部は、前記検出ノードに連結された一端、前記接地端に連結された他端、及び前記負電圧活性化信号に対応する電圧レベルを受信するゲートを有する高電圧用NMOSトランジスターを含む請求項2に記載の負電圧発生器。前記比較部は、前記基準電圧と前記比較ノードの電圧を比較する比較器と、前記比較器の出力、前記発振クロック、及び前記負電圧活性化信号をアンド演算してポンプクロックを発生する論理器と、を含む請求項2に記載の負電圧発生器。前記制御部は、前記負電圧活性化信号を反転する第1インバータと、前記第1インバータの出力を反転する第2インバータと、前記負電圧活性化信号に対応する電圧レベルに変換し、前記変換された電圧レベルを前記電流パス形成部へ出力するレベルシフタと、を含む請求項2に記載の負電圧発生器。前記直流電圧、前記基準電圧、及び前記負電圧を受信し前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器をさらに含む請求項1に記載の負電圧発生器。前記電荷ポンプから出力された前記負電圧は前記ワードライン用負電圧が提供される回路が形成されるウェルに提供される請求項13に記載の負電圧発生器。前記ワードライン用負電圧発生器は、比較ノードの電圧前記基準電圧の比較結果にしたがって、前記直流電圧を提供するか否かを決定する電源供給部と、前記比較ノードと前記ワードライン用負電圧を出力する出力ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、前記出力ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記出力ノードの前記ワードライン用負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較する比較部と、前記負電圧活性化信号を受信して前記放電部の活性の可否を決定する制御部と、を含む請求項13に記載の負電圧発生器。前記放電部は、前記比較ノードと前記接地端との間に連結され、前記負電圧活性化信号に対応する電圧を受信するゲートを有する高電圧用NMOSトランジスターを含む請求項15に記載の負電圧発生器。高電圧を発生する高電圧発生器及び負電圧とウェル電圧とを発生する負電圧発生器を含む電圧発生回路と、前記負電圧が提供されるワードラインに対応するラインに前記負電圧を提供するために活性化信号に応答して前記高電圧及び前記ウェル電圧の中でいずれか1つを出力する少なくとも1つのスイッチングを有する少なくとも1つの回路と、を含み、前記高電圧発生器及び前記負電圧発生器は独立的な発振クロックによって動作される不揮発性メモリ装置。前記高電圧発生器は、高電圧用基準電圧を発生する高電圧用基準電圧発生器と、高電圧用クロックを発振する高電圧用発振器と、高電圧用ポンプクロックに応答してターゲット高電圧を発生する少なくとも1つの電荷ポンプと、前記高電圧用基準電圧及び前記高電圧用クロックに基づいて前記ターゲット高電圧を検出し、前記検出されたターゲット高電圧に対応する前記ポンプクロックを発生する少なくとも1つの電圧検出器と、を含む請求項17に記載の不揮発性メモリ装置。前記少なくとも1つの電圧検出器は、電源端と前記ターゲット高電圧とが提供される高電圧用検出ノードの間に連結され、高電圧活性化信号に応答して電源電圧を提供するか否かを決定する高電圧用電源供給部と、前記高電圧用検出ノードと高電圧用比較ノードとの間に連結され、前記ターゲット高電圧を分配する高電圧用電圧分配部と、前記高電圧用比較ノードと接地端との間に連結され、前記高電圧活性化信号に応答して電流パスを形成する高電圧用電流パス形成部と、前記高電圧用基準電圧と前記高電圧用比較ノードの電圧とを比較し、前記比較結果に対応する前記高電圧用ポンプクロックを発生する高電圧用比較部と、前記高電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性の可否を決定する高電圧用制御部と、を含む請求項18に記載の不揮発性メモリ装置。前記電圧発生回路は低電圧用比較ノードの電圧と低電圧用基準電圧との比較結果にしたがって、ペリ電圧用ポンプ電圧の供給の可否を決定する低電圧用電源供給部と、前記ペリ電圧を出力する低電圧用出力ノードと前記低電圧用比較ノードとの間に連結され、前記ペリ電圧用ポンプ電圧を分配する低電圧用電圧分配部と、前記低電圧用比較ノードと前記接地端との間に連結されるバイアス部と、前記低電圧用比較ノードの電圧と前記低電圧用基準電圧とを比較する低電圧用比較部を含む低電圧発生器と、をさらに含む請求項18に記載の不揮発性メモリ装置。前記負電圧発生器は、直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して前記負電圧を発生する電荷ポンプと、前記直流電圧、前記基準電圧、前記発振クロックに基づいて前記負電圧を検出し、対応する前記ポンプクロックを発生する電圧検出器と、前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器と、を含む請求項17に記載の不揮発性メモリ装置。前記少なくとも1つの回路は、前記低電圧発生器で発生されたペリ電圧及び前記負電圧発生器で発生された負電圧の中でいずれか1つを読出し検証電圧に選択する読出し検証電圧選択スイッチ回路を含む請求項17に記載の不揮発性メモリ装置。前記少なくとも1つの回路は、前記高電圧発生器で発生されたプログラム電圧及び前記読出し検証選択スイッチ回路で選択された前記読出し検証電圧の中でいずれか1つを選択されたワードラインのワードライン電圧に選択するワードライン電圧選択スイッチ回路をさらに含む請求項22に記載の不揮発性メモリ装置。前記不揮発性メモリ装置はプログラム動作の時、2ステップ検証動作を遂行する請求項23に記載の不揮発性メモリ装置。前記高電圧発生器から出力される読出しパス電圧或いはパス電圧、前記ワードライン電圧選択スイッチ回路で選択された前記ワードライン電圧の中でいずれか1つを対応する選択ラインに提供する少なくとも1つの選択ラインドライバー回路をさらに含む請求項23に記載の不揮発性メモリ装置。第1ウェルに形成され、第1選択ラインに提供された電圧に対応するワードラインを動作する第1ローデコーダーと、第2ウェルに形成され、第2選択ラインに提供された電圧にに対応するワードラインを動作する第2ローデコーダーと、をさらに含む請求項25に記載の不揮発性メモリ装置。前記少なくとも1つのスイッチ回路は、前記選択ラインドライバーの複数の選択ラインを前記第1選択ラインに連結するか、或いは前記第2選択ラインに連結するかを選択する選択ライン選択スイッチ回路を含む請求項26に記載の不揮発性メモリ装置。前記少なくとも1つのスイッチ回路は、前記ウェル電圧を前記第1ウェルに提供するか、或いは前記第2ウェルに提供するかを選択するウェル電圧選択スイッチ回路を含む請求項26に記載の不揮発性メモリ装置。前記不揮発性メモリ装置は2ビットデータを格納するための閾値電圧分布を有し、前記閾値電圧分布は1つの消去状態及び3つのプログラム状態を具備し、前記プログラム状態の中で少なくとも1つは負電圧で検証する請求項17に記載の不揮発性メモリ装置。消去状態の下限制限値は-4Vである請求項29に記載の不揮発性メモリ装置。ブロックワードラインと、電圧伝送活性化信号に応答して高電圧を前記ブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、前記ブロックワードラインの電圧に基づいて複数の選択ラインを複数のワードラインに連結する電圧伝送回路と、を含み、前記プルアップ回路及び前記プルダウン回路は、P形ウェルの内に形成された少なくとも1つのN形アクティブ領域で具現され、前記P形ウェルは深いN形ウェルの内に含まれるローデコーダー。前記プルダウン回路は、前記ブロックワードラインと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードに連結され、前記電圧伝送活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記電圧伝送活性化信号の反転信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含み、ワードラインに負電圧が提供される時、前記ウェル電圧は前記負電圧である請求項31に記載のローデコーダー。前記レベルシフタは、前記電圧伝送活性化信号に応答して前記電源端の電圧を前記遮断ノードに提供するための少なくとも1つのPMOSトランジスターと、前記電圧伝送活性化信号に応答して前記ウェル電圧端の電圧を前記遮断ノードに提供するための少なくとも1つのNMOSトランジスターと、を含み、前記デプレショントランジスター及び前記少なくとも1つのNMOSトランジスターのウェルは前記ウェル電圧端に連結される請求項32に記載のローデコーダー。前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである請求項33に記載のローデコーダー。前記少なくとも1つのNMOSトランジスターは低電圧用トランジスターである請求項33に記載のローデコーダー。前記少なくとも1つのPMOSトランジスターは高電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである請求項33に記載のローデコーダー。正電圧を第1ラインに提供するための少なくとも1つの第1電圧提供パス回路と、負電圧を第2ラインに提供するための少なくとも1つの第2電圧提供パス回路と、を含み、前記第2ラインに前記負電圧が提供される時、前記少なくとも1つの第2電圧提供パス回路が形成されたウェルに前記負電圧が提供される不揮発性メモリ装置。前記少なくとも1つの第2電圧提供パス回路は、前記負電圧が提供されるラインと前記第2ラインとの間に連結された選択トランジスターと、活性化信号に応答して前記選択トランジスターのゲートに高電圧或いはウェル電圧を提供する選択スイッチングと、を含み、前記第2ラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である請求項37に記載の不揮発性メモリ装置。前記選択スイッチングは、前記活性化信号に応答して前記高電圧を前記選択トランジスターのゲートに提供するプルアップ回路と、前記活性化信号に応答して前記選択トランジスターのゲートとシャットオフされ、前記活性化信号の反転信号に応答して前記選択トランジスターのゲートに前記ウェル電圧を提供するプルダウン回路と、を含む請求項38に記載の不揮発性メモリ装置。前記プルダウン回路は、前記選択トランジスターのゲートと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードとに連結され、前記活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記活性化信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含む請求項39に記載の不揮発性メモリ装置。第1トリムコードには応答して低電圧を発生する低電圧発生器と、第2トリムコードには応答して負電圧を発生する負電圧発生器と、入力された読出しコードの前記第1トリムコード及び前記第2トリムコードの中でいずれか1つに変換するコード変換機と、前記読出しコードの発生するコード発生器と、を含む不揮発性メモリ装置。前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの前記第2トリムコードで出力する請求項41に記載の不揮発性メモリ装置。前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの利用して前記第2トリムコードの発生する請求項41に記載の不揮発性メモリ装置。前記コード発生器は前記不揮発性メモリ装置の温度にしたがって、前記読出しコードの補正する請求項41に記載の不揮発性メモリ装置。前記コード発生器は、前記温度に相関無しでデフォルト読出しコードの格納するデフォルトコードレジスターをさらに含む請求項44に記載の不揮発性メモリ装置。前記コード発生器は、読出し動作失敗の時、前記読出しコードの補正するための読出しオフセットコードの格納する再試行オフセットレジスターをさらに含む請求項45に記載の不揮発性メモリ装置。前記コード発生器は、温度コードには対応する温度オフセットを格納する温度オフセットレジスターと、前記温度オフセットと前記デフォルトコードの加減算する加減算器と、をさらに含む請求項45に記載の不揮発性メモリ装置。前記コード発生器は、前記温度コードの発生する温度コード発生器をさらに含む請求項47に記載の不揮発性メモリ装置。前記温度コード発生器は、基準電圧及び複数の直流電圧を発生する温度コード基準電圧発生器と、前記基準電圧と前記温度に対応する電圧を比較して温度電圧を発生する温度検出器と、前記温度電圧と前記複数の直流電圧とを比較することによって、前記温度コードの発生するアナログデジタル変換機と、を含む請求項48に記載の不揮発性メモリ装置。前記アナログデジタル変換機は、前記温度電圧と前記複数の直流電圧とを各々比較することによって、比較結果値を出力する比較ユニットと、前記比較結果値をエンコーディングして前記温度コードの発生するエンコーダーと、を含む請求項49に記載の不揮発性メモリ装置。前記温度オフセットレジスターは、前記温度コードには応答して前記温度オフセットを出力する複数のオフセットレジスターユニットを含む請求項47に記載の不揮発性メモリ装置。前記複数のオフセットレジスターユニットの各々は、前記温度オフセットに対応するデータをラッチするラッチと、前記温度コードにしたがって前記ラッチの出力値を反転することによって、前記温度オフセットを出力するインバータと、を含む請求項51に記載の不揮発性メモリ装置。前記不揮発性メモリ装置の温度が基準値以上である時の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される請求項41に記載の不揮発性メモリ装置。前記不揮発性メモリ装置の高温データリテンションテストを遂行した後の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される請求項41に記載の不揮発性メモリ装置。温度に対応する温度コードの発生する段階と、前記温度コードの利用して読出しコードの補正する段階と、前記補正された読出しコードの低電圧トリムコード及び負電圧トリムコードの中でいずれか1つに変換する段階と、前記変換された読出しコードには応答して読出し電圧を発生する段階と、を含む不揮発性メモリ装置の読出し電圧発生方法。前記温度コードの発生する段階は、前記不揮発性メモリ装置の温度領域の電圧を感知する段階と、前記感知された電圧を基準電圧と比較する段階と、をさらに含む請求項55に記載の不揮発性メモリ装置の読出し電圧発生方法。前記読出しコードの変換する段階は、前記読出しコードを基準値より低い時、前記読出しコードの前記負電圧トリムコードに変換する段階と、前記読出しコードを基準値以上である時、前記読出しコードの前記低電圧トリムコードに変換する段階と、をさらに含む請求項55に記載の不揮発性メモリ装置の読出し電圧発生方法。前記読出しコードの補正する段階は、前記温度コードには対応する第1オフセットコードをデフォルト読出しコードから、又はデフォルト読出しコードに加減算する段階を含む請求項55に記載の不揮発性メモリ装置の読出し電圧発生方法。前記読出しコードの補正する段階は、前記第1オフセットコード及び第2オフセットコードを前記デフォルト読出しコードから、又は前記デフォルト読出しコードに加減算する段階をさらに含み、前記第2オフセットコードの値は、読出し失敗の時、読出し電圧を補正するための電圧に対応する値である請求項58に記載の不揮発性メモリ装置の読出し電圧発生方法。前記読出しコードの変換する段階は、前記変換された読出しコードにしたがって、低電圧発生器及び負電圧発生器の中でいずれか1つが活性化される請求項55に記載の不揮発性メモリ装置の読出し電圧発生方法。不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御器と、を含み、前記不揮発性メモリ装置は、負電圧を発生する負電圧発生器と、少なくとも1つのローデコーダーと、を含み、前記少なくとも1つのローデコーダーは、電圧伝送活性化信号に応答して高電圧をブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、を含み、前記プルアップ回路及び前記プルダウン回路は、P形ウェルの内に形成された少なくとも1つのN形アクティブ領域で具現され、前記P形ウェルは深いN形ウェルの内に含まれ、少なくとも1つのワードラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧であるメモリシステム。不揮発性メモリ装置のプログラム方法において、選択されたメモリセルから第1ページデータを読み出す段階と、前記読み出された第1ページデータを参照して前記選択されたメモリセルに第2ページデータをプログラムする段階と、を含み、前記読み出す段階で第1負のプログラム状態に対応する閾値電圧を有するメモリセルの中で少なくとも1つは、前記プログラムする段階で第2負のプログラム状態にプログラムされるプログラム方法。前記読み出す段階で前記メモリセルを読み出すための読出し電圧の中では少なくとも1つの負の電圧が含まれる請求項62に記載のプログラム方法。前記プログラムする段階は、前記少なくとも1つのメモリセルを第2プログラム状態にプログラムするためにプログラム電圧を提供するプログラム実行段階と、前記少なくとも1つのメモリセルが前記第2プログラム状態にプログラムされたか否かを検証する段階と、を含み、前記検証段階で使用される少なくとも1つの検証電圧は負の電圧である請求項63に記載のプログラム方法。前記第2ページデータをプログラムする以前に少なくとも1つの負の電圧を含む検証読出し電圧を使用して前記メモリセルを読み出す段階をさらに含む請求項62に記載のプログラム方法。前記メモリセルの中で前記検証読出し電圧によって、第2負のプログラム状態に既にプログラムされたセルは前記プログラム段階でプログラム禁止される請求項65に記載のプログラム方法。前記読み出す段階で第1負のプログラム状態に対応する閾値電圧を有するメモリセルの中でその他の1つは、前記プログラムする段階で正のプログラム状態にプログラムされる請求項62に記載のプログラム方法。前記メモリセルの消去状態と0Vとの間には前記第1負のプログラム状態或いは前記第2負のプログラム状態を収容できる電圧区間が提供される請求項62に記載のプログラム方法。複数のワードラインと複数のビットラインとの交差領域に配置される複数のメモリセルを含むセルアレイと、前記複数のワードラインにワードライン電圧を提供する電圧発生回路と、前記複数のビットラインに連結され、選択されたメモリセルにデータを格納するか、或いは読み出す入出力回路と、前記複数のメモリセルの中で選択されたメモリセルを第1負のプログラム状態で第2負のプログラム状態にプログラムするように前記電圧発生回路又は前記入出力回路を制御する制御ロジックと、を含む不揮発性メモリ装置。前記電圧発生回路は前記第1負のプログラム状態又は前記第2負のプログラム状態に対する検証読出し動作のための負の検証読出し電圧を発生する請求項69に記載の不揮発性メモリ装置。前記電圧発生回路は前記第1負のプログラム状態に対応するメモリセルの中で少なくとも1つを正のプログラム状態にプログラムするための第1正の検証電圧を発生する請求項70に記載の不揮発性メモリ装置。本発明の目的は負電圧を提供するデコーダー、不揮発性メモリ装置及びメモリシステムを提供することである。本発明の実施形態による負電圧発生器は、直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して負電圧を発生する電荷ポンプと、前記直流電圧を分配した分配電圧と前記基準電圧とを比較することによって前記負電圧を検出し、前記発振クロックに基づいて前記検出された負電圧に対応する前記ポンプクロックを発生する電圧検出器と、を含む。実施形態において、前記電圧検出器は、負電圧活性化信号に応答して前記直流電圧を比較ノードに提供するか否かを決定する電源供給部と、前記比較ノードと前記負電圧とが提供される検出ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、前記検出ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記検出ノードの前記負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較して前記ポンプクロックを発生する比較部と、前記負電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性化の可否を決定する制御部と、を含む。実施形態において、前記電源供給部は、前記直流電圧が提供される一端と前記負電圧活性化信号の反転信号が入力されるゲートとを有するPMOSトランジスターと、前記PMOSトランジスターの他端と前記比較ノードとの間に連結される第1抵抗と、を含む。実施形態において、前記電圧分配部は、前記検出ノードと前記比較ノードとの間に直列連結された複数の抵抗と、前記複数の抵抗の中で少なくとも1つの一端と他端との間に連結されたトランジスターと、トリムコードを受信して対応する電圧レベルを前記トランジスターのゲートへ入力するレベルシフタを含む。実施形態において、前記レベルシフタは、電源端の電源電圧を伝達するための少なくとも1つのPMOSトランジスターと、ウェル電圧端のウェル電圧を伝達するための少なくとも1つのNMOSトランジスターと、を含む。実施形態において、前記少なくとも1つのPMOSトランジスターは低電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである。実施形態において、前記少なくとも1つのPMOSトランジスターは低電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは低電圧用トランジスターである。実施形態において、前記少なくとも1つのPMOSトランジスターは高電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである。実施形態において、前記少なくとも1つのNMOSトランジスターのボディーは前記ウェル電圧端に連結される。実施形態において、前記放電部は、前記検出ノードに連結された一端、前記接地端に連結された他端、及び前記負電圧活性化信号に対応する電圧レベルを受信するゲートを有する高電圧用NMOSトランジスターを含む。実施形態において、前記比較部は、前記基準電圧と前記比較ノードの電圧を比較する比較器と、前記比較器の出力、前記発振クロック、及び前記負電圧活性化信号をアンド演算してポンプクロックを発生する論理器と、を含む。実施形態において、前記制御部は、前記負電圧活性化信号を反転する第1インバータと、前記第1インバータの出力を反転する第2インバータと、前記負電圧活性化信号に対応する電圧レベルに変換し、前記変換された電圧レベルを前記電流パス形成部へ出力するレベルシフタと、を含む。実施形態において、前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器をさらに含む。実施形態において、前記電荷ポンプから出力された前記負電圧は前記ワードライン用負電圧が提供される回路が形成されるウェルに提供される。実施形態において、前記ワードライン用負電圧発生器は、比較ノードの電圧前記基準電圧の比較結果にしたがって、前記直流電圧を提供するか否かを決定する電源供給部と、前記比較ノードと前記ワードライン用負電圧を出力する出力ノードとの間に連結され、前記直流電圧を分配する電圧分配部と、前記出力ノードと接地端との間に連結され、前記負電圧活性化信号の反転信号に応答して前記出力ノードの前記ワードライン用負電圧を放電する放電部と、前記比較ノードの電圧と前記基準電圧とを比較する比較部と、前記負電圧活性化信号を受信して前記放電部の活性の可否を決定する制御部と、を含む。実施形態において、前記放電部は、前記比較ノードと前記接地端との間に連結され、前記負電圧活性化信号に対応する電圧を受信するゲートを有する高電圧用NMOSトランジスターを含む。本発明の実施形態による不揮発性メモリ装置は、高電圧を発生する高電圧発生器及び負電圧とウェル電圧を発生する負電圧発生器を含む電圧発生回路と、前記負電圧が提供されるワードラインに対応するラインに前記負電圧を提供するために活性化信号に応答して前記高電圧及び前記ウェル電圧の中でいずれか1つを出力する少なくとも1つのスイッチングを有する少なくとも1つの回路と、を含み、前記高電圧発生器及び前記負電圧発生器は独立的な発振クロックによって動作される。実施形態において、前記高電圧発生器は、高電圧用基準電圧を発生する高電圧用基準電圧発生器と、高電圧用クロックを発振する高電圧用発振器と、高電圧用ポンプクロックに応答してターゲット高電圧を発生する少なくとも1つの電荷ポンプと、前記高電圧用基準電圧及び前記高電圧用クロックに基づいて前記ターゲット高電圧を検出し、前記検出されたターゲット高電圧に対応する前記ポンプクロックを発生する少なくとも1つの電圧検出器と、を含む。実施形態において、前記少なくとも1つの電圧検出器は、電源端と前記ターゲット高電圧とが提供される高電圧用検出ノードの間に連結され、高電圧活性化信号に応答して電源電圧を提供するか否かを決定する高電圧用電源供給部と、前記高電圧用検出ノードと高電圧用比較ノードとの間に連結され、前記ターゲット高電圧を分配する高電圧用電圧分配部と、前記高電圧用比較ノードと接地端との間に連結され、前記高電圧活性化信号に応答して電流パスを形成する高電圧用電流パス形成部と、前記高電圧用基準電圧と前記高電圧用比較ノードの電圧とを比較し、前記比較結果に対応する前記高電圧用ポンプクロックを発生する高電圧用比較部と、前記高電圧活性化信号を受信して前記電源供給部及び前記電流パス形成部の活性の可否を決定する高電圧用制御部と、を含む。実施形態において、前記電圧発生回路は、低電圧用比較ノードの電圧と低電圧用基準電圧との比較結果にしたがって、ペリ電圧用ポンプ電圧の供給の可否を決定する低電圧用電源供給部と、前記ペリ電圧を出力する低電圧用出力ノードと前記低電圧用比較ノードとの間に連結され、前記ペリ電圧用ポンプ電圧を分配する低電圧用電圧分配部と、前記低電圧用比較ノードと前記接地端との間に連結されるバイアス部と、前記低電圧用比較ノードの電圧と前記低電圧用基準電圧とを比較する低電圧用比較部を含む低電圧発生器と、をさらに含む。実施形態において、前記負電圧発生器は、直流電圧を発生する直流電圧発生器と、基準電圧を発生する基準電圧発生器と、発振クロックを発振する発振器と、ポンプクロックに応答して前記負電圧を発生する電荷ポンプと、前記直流電圧、前記基準電圧、前記発振クロックに基づいて前記負電圧を検出し、対応する前記ポンプクロックを発生する電圧検出器と、前記直流電圧、前記基準電圧、及び前記負電圧を受信し、前記負電圧に対応するワードライン用負電圧を発生するワードライン用負電圧発生器と、を含む。実施形態において、前記少なくとも1つの回路は、前記低電圧発生器で発生されたペリ電圧及び前記負電圧発生器で発生された負電圧の中でいずれか1つを読出し検証電圧に選択する読出し検証電圧選択スイッチ回路を含む。実施形態において、前記少なくとも1つの回路は、前記高電圧発生器で発生されたプログラム電圧及び前記読出し検証選択スイッチ回路で選択された前記読出し検証電圧の中でいずれか1つを選択されたワードラインのワードライン電圧に選択するワードライン電圧選択スイッチ回路をさらに含む。実施形態において、前記不揮発性メモリ装置はプログラム動作の時、2ステップ検証動作を遂行する。実施形態において、前記高電圧発生器から出力される読出しパス電圧或いはパス電圧、前記ワードライン電圧選択スイッチ回路で選択された前記ワードライン電圧の中でいずれか1つを対応する選択ラインに提供する少なくとも1つの選択ラインドライバー回路をさらに含む。実施形態において、第1ウェルに形成され、第1選択ラインに提供された電圧に対応するワードラインを動作する第1ローデコーダーと、第2ウェルに形成され、第2選択ラインに提供された電圧に対応するワードラインを動作する第2ローデコーダーと、をさらに含む。実施形態において、前記少なくとも1つのスイッチ回路は、前記選択ラインドライバーの複数の選択ラインを前記第1選択ラインに連結するか、或いは前記第2選択ラインに連結するかを選択する選択ライン選択スイッチ回路を含む。実施形態において、前記少なくとも1つのスイッチ回路は、前記ウェル電圧を前記第1ウェルに提供するか、或いは前記第2ウェルに提供するかを選択するウェル電圧選択スイッチ回路を含む。実施形態において、前記不揮発性メモリ装置は2ビットデータを格納するための閾値電圧分布を有し、前記閾値電圧分布は1つの消去状態及び3つのプログラム状態を具備し、前記プログラム状態の中で少なくとも1つは負電圧で検証する。実施形態において、前記消去状態の下限制限値は-4Vである。本発明の実施形態によるデコーダーは、ブロックワードラインと、電圧伝送活性化信号に応答して高電圧を前記ブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路と、前記ブロックワードラインの電圧に基づいて複数の選択ラインを複数のワードラインに連結する電圧伝送回路と、を含み、前記プルアップ回路及び前記プルダウン回路は、P形ウェルの内に形成された少なくとも1つのN形アクティブ領域で具現され、前記P形ウェルは深いN形ウェルの内に包含される。実施形態において、前記プルダウン回路は、前記ブロックワードラインと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードに連結され、前記電圧伝送活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記電圧伝送活性化信号の反転信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含み、ワードラインに負電圧が提供される時、前記ウェル電圧は前記負電圧である。実施形態において、前記レベルシフタは、前記電圧伝送活性化信号に応答して前記電源端の電圧を前記遮断ノードに提供するための少なくとも1つのPMOSトランジスターと、前記電圧伝送活性化信号に応答して前記ウェル電圧端の電圧を前記遮断ノードに提供するための少なくとも1つのNMOSトランジスターと、を含み、前記デプレショントランジスター及び前記少なくとも1つのNMOSトランジスターのウェルは前記ウェル電圧端に連結される。実施形態において、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである。実施形態において、前記少なくとも1つのNMOSトランジスターは低電圧用トランジスターである。実施形態において、前記少なくとも1つのPMOSトランジスターは高電圧用トランジスターであり、前記少なくとも1つのNMOSトランジスターは高電圧用トランジスターである。本発明の実施形態による不揮発性メモリ装置は、正電圧を第1ラインに提供するための少なくとも1つの第1電圧提供パス回路と、負電圧を第2ラインに提供するための少なくとも1つの第2電圧提供パス回路と、を含み、前記第2ラインに前記負電圧が提供される時、前記少なくとも1つの第2電圧提供パス回路が形成されたウェルに前記負電圧が提供される。実施形態において、前記少なくとも1つの第2電圧提供パス回路は、前記負電圧が提供されるラインと前記第2ラインとの間に連結された選択トランジスターと、活性化信号に応答して前記選択トランジスターのゲートに高電圧或いはウェル電圧を提供する選択スイッチングを含み、前記第2ラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である。実施形態において、前記選択スイッチングは、前記活性化信号に応答して前記高電圧を前記選択トランジスターのゲートに提供するプルアップ回路と、前記活性化信号に応答して前記選択トランジスターのゲートとシャットオフされ、前記活性化信号の反転信号に応答して前記選択トランジスターのゲートに前記ウェル電圧を提供するプルダウン回路と、を含む。実施形態において、前記プルダウン回路は、前記選択トランジスターのゲートと遮断ノードとの間に連結され、電源端に連結されたゲートを有するデプレショントランジスターと、前記ウェル電圧が提供されるウェル電圧端と前記遮断ノードとに連結され、前記活性化信号に応答して前記遮断ノードに前記電源端の電圧を提供し、前記活性化信号に応答して前記遮断ノードに前記ウェル電圧を提供するレベルシフタと、を含む。本発明の実施形態によるその他の不揮発性メモリ装置は、第1トリムコードには応答して低電圧を発生する低電圧発生器と、第2トリムコードには応答して負電圧を発生する負電圧発生器と、入力された読出しコードの前記第1トリムコード及び前記第2トリムコードの中でいずれか1つに変換するコード変換機と、前記読出しコードの発生するコード発生器と、を含む。実施形態において、前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの前記第2トリムコードで出力する。実施形態において、前記コード変換機は、前記読出しコードを基準値より低ければ、前記読出しコードの利用して前記第2トリムコードの発生する。実施形態において、前記コード発生器は前記不揮発性メモリ装置の温度にしたがって、前記読出しコードの補正する。実施形態において、前記コード発生器は、前記温度に相関無しでデフォルト読出しコードの格納するデフォルトコードレジスターをさらに含む。実施形態において、前記コード発生器は、読出し動作の失敗の時、前記読出しコードの補正するための読出しオフセットコードの格納する再試行オフセットレジスターをさらに含む。実施形態において、前記コード発生器は、温度コードには対応する温度オフセットを格納する温度オフセットレジスターと、前記温度オフセットと前記デフォルトコードとを加減算する加減算器と、をさらに含む。実施形態において、前記コード発生器は、前記温度コードの発生する温度コード発生器をさらに含む。実施形態において、前記温度コード発生器は、基準電圧及び複数の直流電圧を発生する温度コード基準電圧発生器と、前記基準電圧と前記温度に対応する電圧とを比較して温度電圧を発生する温度検出器と、前記温度電圧と前記複数の直流電圧を比較することによって、前記温度コードの発生するアナログデジタル変換機と、を含む。実施形態において、前記アナログデジタル変換機は、前記温度電圧と前記複数の直流電圧とを各々比較することによって、比較結果値を出力する比較ユニットと、前記比較結果値をエンコーディングして前記温度コードの発生するエンコーダーと、を含む。実施形態において、前記温度オフセットレジスターは、前記温度コードには応答して前記温度オフセットを出力する複数のオフセットレジスターユニットを含む。実施形態において、前記複数のオフセットレジスターユニットの各々は、前記温度オフセットに対応するデータをラッチするラッチと、前記温度コードにしたがって前記ラッチの出力値を反転することによって、前記温度オフセットを出力するインバータと、を含む。実施形態において、前記不揮発性メモリ装置の温度が基準値以上である時の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧で補正される。実施形態において、前記不揮発性メモリ装置の高温データリテンションテストを遂行した後の読出し動作の時、正電圧の読出し電圧は負電圧の読出し電圧に補正される。本発明の実施形態による不揮発性メモリ装置の読出し電圧発生方法は、温度に対応する温度コードの発生する段階と、前記温度コードの利用して読出しコードの補正する段階と、前記補正された読出しコードの低電圧トリムコード及び負電圧トリムコードの中でいずれか1つに変換する段階と、前記変換された読出しコードには応答して読出し電圧を発生する段階と、を含む。実施形態において、前記温度コードの発生する段階は、前記不揮発性メモリ装置の温度領域の電圧を感知する段階と、前記感知された電圧を基準電圧と比較する段階と、ををさらに含む。実施形態において、前記読出しコードの変換する段階は、前記読出しコードを基準値より低い時、前記読出しコードの前記負電圧トリムコードに変換する段階と、前記読出しコードを基準値以上である時、前記読出しコードの前記低電圧トリムコードに変換する段階をさらに含む。実施形態において、前記読出しコードの補正する段階は、前記温度コードには対応する第1オフセットコードをデフォルト読出しコードから、又はデフォルト読出しコードに加減算する段階を含む。実施形態において、前記読出しコードの補正する段階は、前記第1オフセットコード及び第2オフセットコードを前記デフォルト読出しコードから、又は前記デフォルト読出しコードに加減算する段階をさらに含み、前記第2オフセットコードの値は、読出し失敗の時、読出し電圧を補正するための電圧に対応する値である。実施形態において、前記読出しコードの変換する段階は、前記変換された読出しコードにしたがって、低電圧発生器及び負電圧発生器の中でいずれか1つが活性化される。本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御器と、を含み、前記不揮発性メモリ装置は、負電圧を発生する負電圧発生器と、少なくとも1つのローデコーダーと、を含み、前記少なくとも1つのローデコーダーは、電圧伝送活性化信号に応答して高電圧をブロックワードラインに提供するプルアップ回路と、前記電圧伝送活性化信号に応答して前記ブロックワードラインとシャットオフされ、前記電圧伝送活性化信号の反転信号に応答して前記ブロックワードラインにウェル電圧を提供するプルダウン回路とを含み、前記プルアップ回路及び前記プルダウン回路は、P形ウェルの内に形成された少なくとも1つのN形アクティブ領域で具現され、前記P形ウェルは深いN形ウェルの内に含まれ、少なくとも1つのワードラインに前記負電圧が提供される時、前記ウェル電圧は前記負電圧である。本発明の実施形態による不揮発性メモリ装置のプログラム方法は、選択されたメモリセルから第1ページデータを読み出す段階と、前記読み出された第1ページデータを参照して、前記選択されたメモリセルに第2ページデータをプログラムする段階と、を含み、前記読み出す段階で第1負のプログラム状態に対応する閾値電圧を有するメモリセルの中で少なくとも1つは、前記プログラムする段階で第2負のプログラム状態にプログラムされる。実施形態において、前記読み出す段階で前記メモリセルを読み出すための読出し電圧の中では少なくとも1つの負の電圧が包含される。実施形態において、前記プログラムする段階は、前記少なくとも1つのメモリセルを第2プログラム状態にプログラムするためにプログラム電圧を提供するプログラム実行段階と、前記少なくとも1つのメモリセルが前記第2プログラム状態にプログラムされたか否かを検証する段階と、を含み、前記検証段階で使用される少なくとも1つの検証電圧は負の電圧である。実施形態において、前記第2ページデータをプログラムする以前に少なくとも1つの負の電圧を含む検証読出し電圧を使用して前記メモリセルを読み出す段階をさらに含む。実施形態において、前記メモリセルの中で前記検証読出し電圧によって第2負のプログラム状態に既にプログラムされたセルは前記プログラム段階でプログラム禁止される。実施形態において、前記読み出す段階で第1負のプログラム状態に対応する閾値電圧を有するメモリセルの中でその他の1つは、前記プログラムする段階で正のプログラム状態にプログラムされる。実施形態において、前記メモリセルの消去状態と0Vとの間には前記第1負のプログラム状態或いは前記第2負のプログラム状態を収容できる電圧区間が提供される。本発明の実施形態による不揮発性メモリ装置は、複数のワードラインと複数のビットラインとの交差領域に配置される複数のメモリセルを含むセルアレイと、前記複数のワードラインにワードライン電圧を提供する電圧発生回路と、前記複数のビットラインに連結され、選択されたメモリセルにデータを格納するか、或いは読み出す入出力回路と、そして前記複数のメモリセルの中で選択されたメモリセルを第1負のプログラム状態で第2負のプログラム状態にプログラムするように前記電圧発生回路又は前記入出力回路を制御する制御ロジックと、を含む。実施形態において、前記電圧発生回路は前記第1負のプログラム状態又は前記第2負のプログラム状態に対する検証読出し動作のための負の検証読出し電圧を発生する。実施形態において、前記電圧発生回路は前記第1負のプログラム状態に対応するメモリセルの中で少なくとも1つを正のプログラム状態にプログラムするための第1正の検証電圧を発生する。上述したように本発明による不揮発性メモリ装置は負電圧を発生し、負電圧を利用してプログラム動作及び読出し動作を遂行できる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付されたの図面を参照して説明する。本発明の実施形態による不揮発性メモリ装置はNANDフラッシュメモリNANDFlashMemory、垂直形NANDフラッシュメモリVerticalNAND、NORフラッシュメモリNORFlashMemory、抵抗性RAMResistiveRandomAccessMemory:RRAM登録商標、相変化メモリPhase-ChangeMemory:PRAM、磁気抵抗メモリMagnetroresistiveRandomAccessMemory:MRAM、強誘電体メモリFerroelectricRandomAccessMemory:FRAM登録商標、スピントランスファートルクRAMSpinTransferTorqueRandomAccessMemory:STT-RAM等であり得る。以下では説明を簡単にするために不揮発性メモリ装置がNANDフラッシュメモリ装置と称する。図1は本発明の実施形態による不揮発性メモリ装置の閾値電圧分布を例示的に示す図面である。図1を参照すれば、閾値電圧分布は消去状態E及びプログラム状態P1、P2、P3を含む。消去状態E及びプログラム状態P1、P2、P3の各々は2ビットのデータを格納するのに利用される。例えば、消去状態Eは‘11’を格納するのに利用され、第1プログラム状態P1は‘01’を格納するのに利用され、第2プログラム状態P2は‘00’を格納するのに利用され、第3プログラム状態P3は‘10’を格納するのに利用される。しかし、各状態E、P1、P2、P3が必ず上述したデータに対応する必要はないことは当業者に広く知られている。不揮発性メモリ装置の読出し/書込み速度、信頼性、及び寿命を決定する主要パラメーターは、閾値電圧ウインドー、閾値電圧の間の距離及び読出しパス電圧の大きさである。ここで、閾値電圧の間の距離は以前プログラム状態の上限制限値upperlimitと隣接するプログラム状態の下限制限値lowerlimitとの間の差異である。一方、読出しパス電圧の大きさは最も大きい閾値電圧分布を有するプログラム例えば、P3の閾値電圧の上限制限値upperlimitより大きくて読出し攪乱readdisturbを最小化する値である。本発明ではプログラム状態の一部閾値電圧を0Vの下に分布するようにすることによって、閾値電圧の間の距離を十分に確保して感知マージン減少が防止される。また、読出しパス電圧を低く維持できるので、読出し攪乱が最小化になる。図1に示したように、第1プログラム状態P1の一部が0Vの下に分布する。即ち、第1プログラム状態P1の検証電圧は負電圧である。実施形態において、消去状態Eの下限制限値は-4Vであり得る。一方、消去状態Eの下限制限値が-4Vに限定されないことは当業者に広く知られている。図1に図示された閾値電圧分布は第1プログラム状態P1の一部が0Vの下に分布する。しかし、本発明の閾値電圧分布が必ずここに限定される必要がないことは当業者に広く知られている。本発明の実施形態による閾値電圧分布は少なくとも1つのプログラム状態の一部、或いは全てが0Vの下に分布することができる。一方、ワードラインに負電圧を提供する不揮発性メモリ装置に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献1で説明される。図2は本発明の実施形態による不揮発性メモリ装置100を例示的に示す図面である。図2を参照すれば、不揮発性メモリ装置100は第1及び第2マット或いは、‘メモリセルアレイ’101、102、電圧発生回路103、読出し検証電圧選択スイッチ回路104、ワードライン電圧選択スイッチ回路105、選択ラインドライバー106、選択ライン選択スイッチ回路107、ウェル電圧選択スイッチ回路108、第1及び第2ローデコーダー109、110、及び制御ロジック111を含む。第1及び第2マット101、102の各々は複数のメモリブロック図示せずを含む。複数のメモリブロックの各々は、複数のメモリセルを含む。ここで複数のメモリセルの各々は2ビット以上のデータを格納できる。以下では説明を簡単にするために複数のメモリセルの各々が2ビットのデータを格納すると仮定する。電圧発生回路103は不揮発性メモリ装置100の動作に必要である電圧を発生する。電圧発生回路103は高電圧発生器121、低電圧発生器122、負電圧発生器153を含む。高電圧発生器121は高電圧VPP、消去電圧VERS、プログラム電圧VPGM、パス電圧VPASS、読出しパス電圧VREADを発生する。低電圧発生器122はペリ電圧VRVを発生する。ここでペリ電圧VRVは0Vより大きく、読出しパス電圧VREADより低い電圧である。負電圧発生器123は選択されたワードラインに提供される負電圧NWL及び負電圧NWLが提供される回路のウェルに提供されるウェル電圧用負電圧NWELLを発生する。読出し検証電圧選択スイッチ回路104はペリ電圧VLV及び負電圧NWLの中でいずれか1つを読出し検証電圧VRVとして選択する。ここで、読出し検証電圧VRVは読出し動作と関連された電圧として、読出し電圧や検証電圧である。実施形態において、読出し検証電圧選択スイッチ回路104に負電圧NWLが入力される時、読出し検証電圧選択スイッチ回路104のウェルは負電圧NWELLを受信するように具現される。一方、読出し検証電圧選択スイッチ回路104へ正電圧が入力される時、読出し検証電圧選択スイッチ回路104のウェルは接地電圧例えば、0Vを受信するように具現され得る。ワードライン電圧選択スイッチ回路105はプログラム電圧VPGM、及び読出し検証電圧VRVの中でいずれか1つをワードライン電圧VWLとして選択する。実施形態において、読出し検証電圧VRVが負電圧である時、ワードライン電圧選択スイッチ回路105を含むウェルは負電圧NWELLを受信するように具現される。即ち、読出し電圧が負電圧であるか、或いは検証電圧が負電圧である時、ワードライン電圧選択スイッチ回路105のウェルは負電圧NWELLを受信する。選択ラインドライバー106はパス電圧VPASS及び読出しパス電圧VREADの中でいずれか1つ或いはワードライン電圧VWLを受信して対応する選択ラインSI<m:0>ここでmは自然数に提供する。実施形態において、ワードライン電圧VWLが負電圧である時、選択ラインドライバー106のウェルは負電圧NWELLを提供する。選択ライン選択スイッチ回路107は高電圧VPPを受信し、入力されたアドレスに応答して複数の選択ラインSl<m:0>を第1選択ラインSl_1<m:0>及び第2選択ラインSl_2<m:0>の中でいずれか1つに連結するかを選択する。実施形態において、複数の選択ラインSl<m:0>の中で少なくとも1つに負電圧が提供される時、選択ライン選択スイッチ回路107のウェルは負電圧NWELLを受信する。ウェル電圧選択スイッチ回路108は高電圧VPP及び負電圧NWELLを受信し、ウェル電圧選択信号WS1、WS2に応答して入力された負電圧NWELLを第1ローデコーダー109のウェル及び第2ローデコーダー110のウェルの中でいずれか1つに提供するかを選択する。ここで第1ローデコーダー109のウェルに提供される電圧は第1ウェル電圧VWELL1であり、第2ローデコーダー110のウェルに提供される電圧は第2ウェルVWELL2である。第1及び第2ローデコーダー109、110の各々は、入力されたアドレスに応答して第1及び第2マット101、102の中で対応するマットに含まれた複数のメモリブロックの中でいずれか1つを選択する。第1ローデコーダー109は複数の第1選択ラインSI_1<m:0>からバイアス電圧を受信し、入力されたバイアス電圧を第1マット101の選択されたメモリブロックで対応するワードラインへ伝達する。ここで、バイアス電圧はプログラム電圧ProgramVoltage;以下、‘VPGM’と略称する、読出し電圧ReadVoltage;以下、‘VR’と略称する、検証電圧VerificationVoltage;以下、‘VF’と略称する、パス電圧PassVoltage;以下、‘VPASS’と略称する、読出しパス電圧ReadPassVoltage;以下、‘VREAD’と略称する、消去電圧EraseVoltage;以下、‘VERS’と略称する等を含む。第2ローデコーダー110は複数の第2選択ラインSI_2<m:0>からバイアス電圧を受信し、受信されたバイアス電圧を第2マット102の選択されたメモリブロックで対応するワードラインへ伝達する。実施形態において、第1ローデコーダー109のウェル図示せずと第2ローデコーダー110のウェル図示せずとは互に分離されている。第1ローデコーダー109のウェルは第1ウェル電圧VWELL1を受信し、第2ローデコーダー110のウェルは第2ウェル電圧VWELL2を受信する。実施形態において、バイアス電圧の中でいずれか1つが負電圧である時、第1及び第2ウェル電圧VWELL1、VWELL2の中で対応するウェル電圧は負電圧である。例えば、第1マット101の選択されたメモリブロックから入力されたアドレスによって選択されたワードラインに負電圧が提供される時、第1ウェル電圧VWELL1は負電圧であり得る。一方、図1に図示された第1及び第2ローデコーダー109、110は第1マット101と第2マット102との間に配置される。しかし、本発明のローデコーダーの位置が必ずここに限定される必要がないことは当業者に広く知られている。一方、ローデコーダーの配置に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献2で説明される。制御ロジック111は不揮発性メモリ装置100の全般的な動作を制御する。制御ロジック111は外部から提供される制御信号及び命令語を解釈し、解釈結果に応答して電圧発生回路103、読出し検証電圧選択スイッチ回路104、ワードライン電圧選択スイッチ回路105、選択ラインドライバー106、選択ライン選択スイッチ回路107、及びウェル電圧選択スイッチ回路108を制御する。本発明の実施形態による不揮発性メモリ装置100は負電圧発生器123の負電圧NWLを制御ロジック111の制御の下に読出し検証電圧選択スイッチ回路104、ワードライン電圧選択スイッチ回路105、及び選択ラインドライバー106を通じて選択されたワードラインに提供する。また、本発明の実施形態による不揮発性メモリ装置100は負電圧NWLが提供される回路が形成されるウェルにも負電圧NWELLを提供する。高電圧発生器図3は図2に図示された高電圧発生器121を例示的に示す図面である。図3を参照すれば、高電圧発生器121は高電圧用基準電圧発生器131、高電圧用発振器132、プログラム電圧検出器133、プログラム電圧ポンプ134、パス電圧検出器135、パス電圧ポンプ136、ペリ電圧検出器137、ペリ電圧ポンプ138、高電圧検出器139、高電圧ポンプ140、読出しパス電圧検出器141、読出しパス電圧ポンプ142、消去電圧検出器143及び消去電圧ポンプ144を含む。高電圧用基準電圧発生器131は高電圧用基準電圧Vref_HVを発生する。高電圧用発振器132は高電圧用クロックCLK_HVを発振する。プログラム電圧検出器133は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、プログラム電圧VPGMを感知してプログラム電圧用クロックCLK_PGMPを発生する。プログラム電圧ポンプ134はプログラム電圧用クロックCLK_PGMPを受信して昇圧回路を動作することによって、プログラム電圧VPGMを発生する。パス電圧検出器135は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、パス電圧VPASSを感知してパス電圧用クロックCLK_PASSPを発生する。パス電圧ポンプ136はパス電圧用クロックCLK_PASSPを受信してパス電圧用ポンプ電圧Vpump_PASSを発生する。ペリ電圧検出器137は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、ペリ電圧用ポンプ電圧VLVPを感知してペリ電圧用クロックCLK_LVPを発生する。ペリ電圧ポンプ138はペリ電圧用クロックCLK_LVPを受信してペリ電圧用ポンプ電圧VLVPを発生する。高電圧検出器139は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、高電圧VPPを感知して高電圧用クロックCLK_PPPを発生する。高電圧ポンプ140は高電圧用クロックCLK_PPPを受信して高電圧VPPを発生する。読出しパス電圧検出器141は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、読出しパス電圧VREADを感知して読出しパス電圧用クロックCLK_READPを発生する。読出しパス電圧ポンプ142は読出しパス電圧用クロックCLK_READPを受信して読出しパス電圧VREADを発生する。消去電圧検出器143は高電圧用基準電圧Vref_HV及び高電圧用クロックCLK_HVを受信し、消去電圧VERSを感知して消去電圧電圧用クロックCLK_ERSPを発生する。消去電圧ポンプ144は消去電圧用クロックCLK_ERSPを受信して消去電圧VERSを発生する。上述したように、高電圧発生器121は6つの電荷ポンプ134、136、138、140、142、144を包含できる。電荷ポンプ134、136、139、140、142、144の各々は、以前端から入力された電圧と現在端とで発生された電圧の合計を昇圧結果として出力する複数の昇圧回路図示せずを包含できる。ここで、各々の昇圧回路はクロックに応答して電圧を発生するキャパシター図示せず及びキャパシターから発生された電圧と以前端から入力された電圧とを次の端へ伝送する電荷伝達素子図示せずを包含できる。高電圧発生器121を構成する各々の電圧ポンプ及び電圧感知器は制御ロジック111の制御に応答して各々該当する動作条件で活性化されることによって、その動作に必要とする電圧を発生する。一方、電荷ポンプに対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献3で説明される。一方、高電圧発生器に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献4で説明される。高電圧用電圧検出器図4は図3に図示されたプログラム電圧用電圧検出器133を例示的に示す図面である。図4を参照すれば、プログラム電圧用電圧検出器133は、電源供給部151、電圧分配部152、電流パス形成部153、比較部154、及び制御部155を含む。電源供給部151はプログラム電圧活性化信号PGM_ENに応答して電源電圧VDDとプログラム電圧VPGMとの連結を遮断する。電源供給部151は直列連結されたPMOSトランジスターPM_H、第1及び第2デプレショントランジスターDM1_H、DM2_Hを含む。PMOSトランジスターPM_Hのゲートはプログラム電圧活性化信号PGM_ENが入力される。第1デプレショントランジスターDM1_Hのゲートはプログラム電圧活性化信号PGM_ENの反転信号が入力される。第2デプレショントランジスターDM2_Hのゲートは電源端VDDに連結される。第1及び第2デプレショントランジスターDM1_H、DM2_Hはプログラム電圧VPGMのため、PMOSトランジスターPM_Hが破壊されることを防止する。電圧分配部152は検出ノードND_Hと比較ノードNC_Hとの間に連結され、プログラム電圧ポンプ図3参照134から提供されたプログラム電圧VPGMを直列連結された複数の抵抗R2_H~R5_Hを利用して分配する。電圧分配部152は複数の抵抗R2_H~R5_H、高電圧用トランジスターHM0_H~HM2_H、スイッチSW0_H~SW2_H及びデプレショントランジスターDM3_Hを含む。複数の抵抗R2_H~R5_Hは直列連結される。複数の抵抗R2_H~R5_Hの中で3つR3_H、R4_H、R5_Hは対応するトリムコードにしたがって短絡されることによって、プログラム電圧VPGMが分配される。図4に図示されたトリムコードTRM0_H~TRM2_Hにしたがって短絡され得る抵抗R3_H、R4_H、R5_Hは3つである。しかし、本発明がここに限定される必要がないことは当業者に広く知られている。本発明は少なくとも1つのトリムコードにしたがって短絡され得る少なくとも1つの抵抗を包含できる。高電圧用トランジスターHM0_Hは抵抗R5_Hの間に連結され、高電圧用トランジスターHM1_Hは抵抗R4_Hの間に連結され、高電圧用トランジスターHM2_Hは抵抗R3_Hの間に連結される。スイッチSW0_Hは高電圧用トランジスターHM0_Hのゲートに連結され、スイッチSW1_Hは高電圧用トランジスターHM1_Hのゲートに連結され、スイッチSW2_Hは高電圧用トランジスターHM2_Hのゲートに連結される。スイッチSW0_H~SW2_Hの各々はトリムコードTRM0_H~TRM2_Hと高電圧VPPとを受信し、入力されたトリムコードTRM0_H~TRM2_Hに応答して対応する高電圧用トランジスターのゲートに対応する電圧を伝達する。デプレショントランジスターDM3_Hは抵抗R2_Hと比較ノードNC_Hとの間に連結される。デプレショントランジスターDM3_Hはプログラム電圧VPGMによって比較部154の少なくとも1つの低電圧用トランジスター図示せずが破壊されることを防止する。電流パス形成部153は比較ノードNC_Hと接地端との間に連結され、プログラム電圧用活性化信号PGM_ENに応答してアクティブ電流パスを形成する。電流パス形成部153は抵抗R1_H及びNMOSトランジスターNM_Hを含む。ここで、抵抗R1_Hの一端は比較ノードNC_Hに連結される。NMOSトランジスターNM_Hは抵抗R1_H1の他端と接地端との間に連結され、プログラム電圧用活性化信号PGM_ENに対応する電圧を受信するゲートを有する。比較部154は入力された高電圧用基準電圧Vref_HVと比較ノードNC_Hとの電圧を比較してプログラム電圧用クロックCLK_PGMPを発生する。比較部154は比較器156及び論理演算器157を含む。比較器156は高電圧用基準電圧Vref_HVを受信する正入力端と比較ノードNC_Hとの電圧を受信する負入力端を含む。実施形態において、比較器156は差動増幅器で具現され得る。論理演算器157は高電圧用クロックCLK_HV、比較器156の出力、及びプログラム用活性化信号PGM_ENをアンド演算してプログラム電圧用クロックCLK_PGMPを発生できる。制御部155はプログラム用活性化信号PGM_ENに応答して電源供給部151の活性の可否及び電流パス形成部153の活性の可否を決定する。制御部155は第1インバータ158及び第2インバータ159を含む。第1インバータ158はプログラム用活性化信号PGM_ENを受信して反転する。第1インバータ158の出力は電源供給部151の第1デプレショントランジスターDM1_Hのゲートに入力される。第2インバータ159は第1インバータ158の出力を受信して反転する。第2インバータ159の出力は電流パス形成部153のNMOSトランジスターNM_Hのゲートに入力される。図4ではプログラム電圧用電圧検出器133に対してのみに説明したが、高電圧発生器121でその以外の電圧検出器133、135、137、139、141、143も類似に具現され得る。低電圧発生器図5は図2に図示された低電圧発生器122を例示的に示す図面である。図5を参照すれば、低電圧発生器122は電源供給部161、電圧分配部162、バイアス電流部163、比較部164を含む。電源供給部161は高電圧発生器図2参照121から提供されるペリ電圧用ポンプ電圧VLVPの供給の可否を決定する。電源供給部161はPMOSトランジスターPM_Lを含む。電圧分配部162は出力ノードNO_L及び比較ノードNC_Lの間に連結され、トリムコードにしたがってペリ電圧用ポンプ電圧VLVPを分配することによって、出力ノードNO_Lへペリ電圧VLVを出力する。電圧分配部162は直列連結された複数の抵抗R2_L~R4_L、複数の抵抗R2_L~R4_Lの各々の間に連結されるトランジスターM0_L~M2_L、トランジスターMO_L~M2_Lの各々のゲートに連結されるスイッチSW0_L~SW2_Lを含む。複数の抵抗R2_L~R4_Lの各々はトリムコードTRM0_L~TRM2_Lにしたがって短絡され得る。図5に図示されたトリムコードにしたがって短絡され得る抵抗R2_L~R4_Lは3つであるが、本発明がここに限定される必要がないことは当業者に広く知られている。本発明の電圧分配部は少なくとも1つのトリムコードにしたがって短絡され得る少なくとも1つの抵抗を包含できる。スイッチSW0_L~SW2_Lの各々は対応するトリムコードTRM0_L~TRM2_Lの中でいずれか1つ及びペリ電圧用ポンプ電圧VLVPを受信し、トリムコードには対応する電圧を対応するトランジスターのゲートへ入力する。バイアス電流部163は比較ノードNC_Lと接地端との間に連結され、低電圧発生器122の活性化の時に一定な電流を流れるようにする。バイアス電流部163は抵抗R1_Lを含む。比較部164は比較ノードNC_Lの電圧を低電圧用基準電圧Vref_LVと比較して電源供給部161の活性の可否を決定する。例えば、比較部164は比較ノードNC_Lの電圧が低電圧用基準電圧Vref_LVと同一でない時に続いて電源供給部161を活性化させる。比較部164は比較ノードNC_Lの電圧を受信する正入力端と低電圧用基準電圧Vref_LVを受信する負入力端とを含む。トリムコード発生器図6は図5に図示された低電圧用発生器122で使用されるトリムコードの発生するトリムコード発生器に対する第1実施形態を示す図面である。図6を参照すれば、トリムコード発生器165は第1データラッチ166及び第2データラッチ167を含む。説明を簡単にするために第1データラッチ166は読出し電圧に対するデータをラッチし、第2データラッチ167は検証電圧に対するデータをラッチしていると仮定する。低電圧発生器122図5参照が読出し電圧を発生するために、第1データラッチ166は第1トリムコード活性化信号TEN1に応答してラッチされたデータをiiは0以上の整数番目トリムコードTRMi_Lとして出力する。反対に、低電圧発生器122が検証電圧を発生するために、第2データラッチ167は第2トリムコード活性化信号TEN2に応答してラッチされたデータをi番目トリムコードTRMi_Lとして出力する。図7は図5に図示された低電圧用発生器122で使用されるトリムコード発生器に対する第2実施形態を示す図面である。図7を参照すれば、トリムコード発生器168は第1E-ヒューズ169、第2E-ヒューズ170及びスイッチ171を含む。説明を簡単にするために、第1E-ヒューズ169は読出し電圧に対応するE-ヒューズ値を格納し、第2E-ヒューズ170は検証電圧に対応するE-ヒューズ値を格納していると仮定する。低電圧発生器122図5参照が読出し電圧を発生するために、スイッチ171は第1E-ヒューズ169のE-ヒューズ値にしたがってターンオンの可否を決定し、対応するデータをiiは0以上の整数番目トリムコードTRMi_Lとして出力する。反対に、低電圧発生器122が検証電圧を発生するために、スイッチ171は第2E-ヒューズ170のE-ヒューズ値にしたがってターンオンの可否を決定し、対応するデータをi番目トリムコードTRMi_Lとして出力する。トリムスイッチ図8は図5に図示されたスイッチSW0_Lを例示的に示す図面である。図8を参照すれば、トリムスイッチSW0_Lは第1及び第2PMOSトランジスターPM1、PM2、第1及び第2NMOSトランジスターNM1、NM2及び第1及び第2インバータINV1、INV2を含む。実施形態においてトリムスイッチSW0_LはトリムコードTRM0_1のレベルをペリ電圧用ポンプ電圧VLVPのレベルに変換するレベルシフタであり得る。ここで、トリムコードTRM0_Lは電源電圧VDDのレベルを有し、電源電圧VDDのレベルはペリ電圧用ポンプ電圧VLVPのレベルより小さい。図5に図示された第2及び第3スイッチSW1_L、SW2_Lも第1スイッチSW0_Lと同一な構成或いは動作を有するように具現される。負電圧発生器の第1実施形態図9は図2に図示された負電圧発生器123に対する第1実施形態を示す図面である。図9を参照すれば、負電圧発生器123は直流電圧発生器181、基準電圧発生器182、発振器183、負電圧検出器184、負電圧ポンプ185及びワードライン用負電圧発生器186を含む。直流電圧発生器181は直流電圧VDC_NEGを発生する。ここで、直流電圧VDC_NEGは電圧分配を通じて目標とする負電圧NWELLを発生するためのソース電圧である。即ち、ソース電圧である直流電圧VDC_NEGを電圧分配することによって、負電圧NWELLが発生される。基準電圧発生器182は基準電圧Vref_NEGを発生する。ここで、基準電圧Vref_NEGは負電圧ポンプ用クロックCLK_NEGPの発生の可否を決定するのに利用される。発振器183は負電圧用クロックCLK_NEGを発振させる。実施形態において、負電圧用クロックCLK_NEGは30nsであり得る。ここで、発振器183は、図3に図示された高電圧発生器121の発振器132と独立的な構成である。他の実施形態において、発振器183は、図3に図示された高電圧発生器121の発振器132であり得る。負電圧検出器184は直流電圧VDC_NEG、基準電圧Vref_NEG、負電圧用クロックCLK_NEGを受信し、ウェル電圧用負電圧NWELLを検出して対応する負電圧ポンプ用クロックCLK_NEGPを発生する。即ち、負電圧検出器184は直流電圧VDC_NEGを分配した分配電圧図9で、ノードNCの電圧と基準電圧Vref_NEGとを比較することによって、負電圧NWELLを検出し、負電圧用クロックCLK_NEGに基づいて検出された負電圧NWELLに対応するポンプ用クロックCLK_NEGPを発生する。負電圧ポンプ185は負電圧ポンプ用クロックCLK_NEGPに応答してウェル電圧用負電圧NWELLを発生する。一方、ウェル電圧用負電圧NWELLは外部的な要素によって、変動され易いし、特にウェルのキャパシタンスに影響を多く受けることができる。これにワードラインに安定的な負電圧が提供される必要がある。ワードライン用負電圧発生器186は負電圧ポンプ185からウェル電圧用負電圧NWELL、直流電圧VDC_NEG、基準電圧Vref_NEGを受信し、ワードラインに提供される負電圧NWLを発生する。ここで、ウェル電圧用負電圧NWELLは負電圧が提供される回路図示せずを具備するウェルへ提供され、負電圧NWLは少なくとも1つのワードライン及び少なくとも1つのワードラインに対応する少なくとも1つのライン例えば、選択ラインへ提供される。負電圧検出器図10は図9に図示された負電圧検出器184を例示的に示す図面である。図10を参照すれば、負電圧検出器184は電源供給部191、電圧分配部192、放電部193、比較部194及び制御部195を含む。電源供給部191は負電圧活性化信号NV_ENに応答して直流電圧VDC_NEGの供給の可否を決定する。電源供給部191はPMOSトランジスターPM及び抵抗R1を含む。PMOSトランジスターPMのゲートは負電圧活性化信号NV_ENの反転信号が入力される。抵抗R1はPMOSトランジスターPMの一端と比較ノードNCとの間に連結され、電源供給部191が活性化される時、直流電圧VDC_NEGと比較ノードVCとの電圧差異に対応する電流をアクティブ電流パスへ流させる。電圧分配部192は直列連結された複数の抵抗R2~R5を利用して直流電圧VDC_NEGを分配する。電圧分配部192は複数の抵抗R2~R5、高電圧用トランジスターHM0~HM2、及びレベルシフタLS0~LS2を含む。複数の抵抗R2~R5は直列連結される。複数の抵抗R2~R5の中で3つR2、R3、R4は対応するトリムコードTRM0~TRM2、nTRM0~nTRM2にしたがって短絡され得る。図10ではトリムコードにしたがって短絡され得る抵抗R2、R3、R4が3つであるが、本発明がここに限定される必要はない。本発明は少なくとも1つのトリムコードにしたがって短絡され得る少なくとも1つの抵抗を包含できる。第1高電圧用トランジスターHM0は抵抗R4の間に連結され、第2高電圧用トランジスターHM1は抵抗R3の間に連結され、第3高電圧用トランジスターHM2は抵抗R2の間に連結される。第1乃至第3高電圧用トランジスターHM0~HM2の各々のウェルはウェル電圧用負電圧NWELLを受信する。第1レベルシフタLS0はトリムコードTRM0を受信する正入力端In、トリムコードTRM0の反転信号nTRM0を受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧入力端Vneg、及びトリムコードTRM0に対応するレベルを出力する出力端Outを含む。第1レベルシフタLS0の出力端Outは第1高電圧用トランジスターHMOのゲートに連結される。一方、第2及び第3レベルシフタLS1、LS2は第1レベルシフタLS0と同一な構成を含む。放電部193は負電圧活性化信号NV_ENの反転信号に応答して検出ノードNDの負電圧NWELLを放電させる。放電部193は検出ノードNDと接地端との間に連結される。実施形態において、放電部193はNMOSトランジスターHNMを含む。ここで、NMOSトランジスターHNMは高電圧用トランジスターであり得る。NMOSトランジスターHNMのボディーは検出ノードNDに連結される。比較部194は入力された負電圧用基準電圧Vref_NVと比較ノードNCとの電圧を比較して負電圧用ポンプクロックCLK_NEGPを発生する。比較部194は比較器196及び論理演算器197を含む。比較器196は負電圧用基準電圧Vref_NEGを受信する正入力端と比較ノードNCとの電圧を受信する負入力端を含む。実施形態において比較器196は差動増幅器で具現され得る。論理演算器197は負電圧用クロックCLK_NEG、比較器196の出力、及び負電圧活性化信号NV_ENをアンド演算して負電圧用ポンプクロックCLK_NEGPを発生する。制御部195は負電圧活性化信号NV_ENに応答して電源供給部191及び放電部193の活性の可否を決定する。制御部195は第1インバータ198、第2インバータ199及びレベルシフタLSを含む。第1インバータ198は負電圧活性化信号NV_ENを受信して反転する。第1インバータ198の出力は電源供給部191のPMOSトランジスターPMのゲートへ入力される。第2インバータ199は第1インバータ198の出力を受信して反転する。レベルシフタLSは第2インバータ199の出力レベルを高電圧用レベルに変換させる。高電圧用レベルに変換された第2インバータ199の出力は放電部193のNMOSトランジスターHNMのゲートへ入力される。レベルシフタLSは第2インバータ199の出力を受信する正入力端In、第1インバータ198の出力を受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧入力端Vneg、及び出力端Outを含む。レベルシフタLSは電圧分配部192の第1レベルシフタLS0と同様に具現され得る。レベルシフタ図11は図10に図示された第1レベルシフタLS0を例示的に示す図面である。図11を参照すれば、第1レベルシフタLS0は低電圧用PMOSトランジスターPL1、PL2、NMOSトランジスターNL及び高電圧用NMOSトランジスターNH1、NH2、NH3を含む。第1低電圧用PMOSトランジスターPL1と第1高電圧用NMOSトランジスターNH1とは電源端VDDとウェル電圧端Vnegとの間に直列連結され、第2低電圧用PMOSトランジスターPL2と第2高電圧用NMOSトランジスターNH2とは電源端VDDとウェル電圧端Vnegとの間に直列連結され、NMOSトランジスターNLと第3高電圧用NMOSトランジスターNH3とは電源端VDDとウェル電圧端Vnegとの間に直列連結される。第1低電圧用PMOSトランジスターPL1のゲートは負入力端nInに連結され、第2低電圧用PMOSトランジスターPL2のゲートは正入力端Inに連結され、低電圧用NMOSトランジスターNL3のゲートは第1ノードN1に連結される。第1及び第2低電圧用PMOSトランジスターPL1、PL2の各々のボディーは対応するソースに連結される。NMOSトランジスターNLのボディーは対応するソースに連結される。実施形態において、NMOSトランジスターNLは高電圧用トランジスターであり得る。第1高電圧用NMOSトランジスターNH1のゲートは第2ノードN2に連結され、第2高電圧用NMOSトランジスターNH2のゲートは第1ノードN1に連結され、第3高電圧用NMOSトランジスターNH3のゲートは第2ノードN2に連結される。第1、第2及び第3高電圧用NMOSトランジスターNH1、NH2、NH3の各々のボディーは対応するソースに連結される。即ち、第1、第2及び第3高電圧用NMOSトランジスターNH1、NH2、NH3の各々のボディーはウェル電圧端Vnegに連結される。以下では第1レベルシフタLS0の動作を説明する。先ず、正入力端Inに‘1’に対応する電源電圧VDDが入力され、負入力端nInに‘0’に対応する0Vが入力され、ウェル電圧端Vnegに-2Vウェル電圧用負電圧NWELLが入力されると仮定する。第1低電圧用PMOSトランジスターPL1のゲートに0Vが入力されるので、第1低電圧用PMOSトランジスターPL1はターンオン状態であり、第2低電圧用PMOSトランジスターPL2のゲートに電源電圧VDDが入力されるので、第2低電圧用PMOSトランジスターPL2はターンオフ状態である。これに第1ノードN1は電源電圧VDDになる。第1ノードN1が電源電圧VDDであるので、NMOSトランジスターNLがターンオンされる。したがって、出力端Outの電圧は電源電圧VDDになる。反対に正入力端Inに‘0’に対応する0Vが入力され、負入力端nInに‘1’に対応する電源電圧VDDが入力され、ウェル電圧端Vnegに-2Vが入力されると仮定する。第1低電圧用PMOSトランジスターPL1のゲートに電源電圧VDDが入力されるので、第1低電圧用PMOSトランジスターPL1はターンオフ状態であり、第2低電圧用PMOSトランジスターPL2のゲートに0Vが入力されるので、第2低電圧用PMOSトランジスターPL2はターンオン状態である。これに第2ノードN1は電源電圧VDDになる。第2ノードN2が電源電圧VDDであるので、第3高電圧用NMOSトランジスターNH3がターンオンされる。したがって、出力端Outの電圧は-2Vである。図11で、レベルシフタLS0は低電圧用PMOSトランジスターPL1、PL2で具現されたプルアップ回路を含む。しかし、本発明の実施形態によるレベルシフタが必ず低電圧用PMOSトランジスターに具現されたプルアップ回路に限定されないことは当業者に広く知られている。本発明の実施形態によるレベルシフタのプルアップ回路は少なくとも1つの低電圧用トランジスター或いは少なくとも1つの高電圧用トランジスターを利用して多様に具現され得る。図11で、レベルシフタLS0は高電圧用NMOSトランジスターNH1~NH3で具現されたプルダウン回路を含む。しかし、本発明の実施形態によるレベルシフタLS0が必ず高電圧用トランジスターで具現されたプルダウン回路に限定されないことは当業者に広く知られている。本発明の実施形態によるレベルシフタのプルダウン回路は少なくとも1つの低電圧用トランジスター或いは少なくとも1つの高電圧用トランジスターを利用して多様に具現され得る。ワードライン用負電圧発生器図12は図9に図示されたワードライン用負電圧発生器186を例示的に示す図面である。図12を参照すれば、ワードライン用負電圧発生器186は電源供給部201、電圧分配部202、放電部203、比較部204、制御部205、及び高電圧用トランジスターHNMを含む。電源供給部201は負電圧活性化信号NV_ENに応答して電源供給部201の活性の可否を決定する。電源供給部201はPMOSトランジスターPM_W及び抵抗R1_Wを含む。PMOSトランジスターPM_Wのゲートは直流電圧VDC_NEG供給の可否を決定する信号を受信する。ここで、入力される信号は負電圧活性化信号NV_ENが反転された信号である。抵抗R1_WはPMOSトランジスターPM_Wの一端と比較ノードNC_Wとの間に連結され、電源供給部201が活性化される時、直流電圧VDC_NEGと比較ノードVC_Wとの電圧差異に対応する電流がアクティブ電流パスに流れる。この時、流れる電流は一定に維持される。電圧分配部202は比較ノードNC_Wと出力ノードN0_Wとの間に直列連結された複数の抵抗R2_W~R5_Wを利用して直流電圧VDC_NEGを分配する。電圧分配部202は複数の抵抗R2_W~R5_W、高電圧用トランジスターHM0_W~HM2_W、及びレベルシフタLS0_W~LS2_Wを含む。複数の抵抗R2_W~R5_Wは直列連結される。複数の抵抗NR2~NR5の中で3つのR2_W、R3_W、R4_Wは対応するトリムコードTRM0_W~TRM2_Wにしたがって短絡され得る。図12ではトリムコードにしたがって短絡され得る抵抗R2_W、R3_W、R4_Wが3つであるが、本発明がここに限定される必要はない当業者に広く知られている。本発明の実施形態によるワードライン用負電圧発生器は少なくとも1つのトリムコードにしたがって短絡され得る少なくとも1つの抵抗を包含する。第1高電圧用トランジスターHM0_Wは抵抗R4_Wの間に連結され、第2高電圧用トランジスターHM1_Wは抵抗R3_Wの間に連結され、第3高電圧用トランジスターHM2_Wは抵抗R2_Wの間に連結される。第1乃至第3高電圧用トランジスターHM0_W~HM2_Wの各々のウェルはウェル電圧用負電圧NWELLを受信する。第1レベルシフタLS0_WはトリムコードTRM0_Wを受信する正入力端In、トリムコードTRM0_Wの反転信号nTRM0_Wを受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧入力端Vneg、及びトリムコードTRM0_Wに対応するレベルを変換して出力する出力端Outを含む。第1レベルシフタLS0_Wの出力端Outは第1高電圧用トランジスターHMO_Wのゲートに連結される。第1レベルシフタLS0_Wは図11で図示された第1レベルシフタLS0と同様に具現され得る。一方、第2及び第3レベルシフタLS1_W、LS2_Wは第1レベルシフタLS0_Wと同一な構成或いは動作を包含する。放電部203は負電圧活性化信号NV_ENの反転信号に応答して出力ノードNO_Wの負電圧NWLを放電させる。放電部203は出力ノードN0_Wと接地端との間に連結される。実施形態において、放電部203はNMOSトランジスターHNM_Wを含む。ここで、NMOSトランジスターHNM_Wは高電圧用トランジスターであり得る。NMOSトランジスターHNM_Wのボディーは負電圧ポンプ用電圧NWELLを受信する。比較部204は入力された負電圧用基準電圧Vref_NVと比較ノードNC_Wとの電圧を比較し、その結果値COMPを高電圧用PMOSトランジスターHVMのゲートへ入力する。比較部204は負電圧用基準電圧Vref_NEGを受信する正入力端と比較ノードNC_Wとの電圧を受信する負入力端を含む。実施形態において、比較部204は差動増幅器で具現され得る。制御部205は負電圧活性化信号NV_ENに応答して放電部203の活性の可否を決定する。制御部205は第1インバータ206、第2インバータ207及びレベルシフタLS_Wを含む。第1インバータ206は負電圧活性化信号NV_ENを受信して反転する。第2インバータ207は第1インバータ206の出力を受信して反転する。レベルシフタLS_Wは第2インバータ206の出力レベルを高電圧用NMOSトランジスターを動作させるレベルに変換させる。高電圧用レベルに変換された第2インバータ206の出力は放電部203のNMOSトランジスターHNM_Wのゲートへ入力される。レベルシフタLS_Wは第2インバータ207の出力を受信する正入力端In、第1インバータ206の出力を受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧入力端Vneg、及び出力端Outを含む。レベルシフタLS_Wは電圧分配部202の第1レベルシフタLS0_Wと同一な構成を有する。高電圧トランジスターHNMは負電圧ポンプ用電圧NWELLと負電圧NWLとの間に連結される。高電圧トランジスターHNMは比較部204の比較値COMPにしたがって負電圧ポンプ用電圧NWELLと負電圧NWLとを電気的連結する。本発明の実施形態によるワードライン用負電圧発生器186は直流電圧VDC_NEGを電圧分配することによって、負電圧NWLを発生する。負電圧発生器の第2実施形態上述した本発明による負電圧発生器186は、図9に示したように負電圧発生器123はワードラインに提供される負電圧NWLを発生するワードライン用負電圧発生器186を含む。しかし、本発明による負電圧発生器123が必ずワードライン用負電圧発生器186を包含する必要が無い。図13は図2に図示された負電圧発生器123に対する第2実施形態を示す図面である。図13を参照すれば、負電圧発生器123_1は直流電圧発生器181、基準電圧発生器182、発振器183、負電圧検出器184、及び負電圧ポンプ185を含む。負電圧発生器123_1は図9に図示された負電圧発生器123と比較してワードライン用負電圧発生器図9の186が除去された構造である。即ち、負電圧ポンプ185の出力電圧がウェルとワードラインに共通に提供される。読出し検証電圧選択スイッチ回路図14は図2に図示された読出し検証電圧選択スイッチ回路104を例示的に示す図面である。図14を参照すれば、読出し検証電圧選択スイッチ回路104はペリ電圧選択トランジスター211、負電圧選択トランジスター212、ペリ電圧選択スイッチ213、及び負電圧選択スイッチ214を含む。ペリ電圧選択トランジスター211はペリ電圧VLVが提供されるライン215と読出し検証電圧VRVが提供されるライン216の間に連結される。ペリ電圧選択トランジスター211は第1活性化信号EN1_VRVに応答してターンオンの可否が決定される。ここで、ペリ電圧選択トランジスター211のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。負電圧選択トランジスター212は負電圧NWLが提供されるライン217と読出し検証電圧VRVが提供されるライン216の間に連結される。負電圧選択トランジスター212は第2活性化信号EN2_VRVに応答してターンオンの可否が決定される。負電圧選択トランジスター212のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。ペリ電圧選択スイッチ213は第1活性化信号EN1_VRVに応答してペリ電圧選択トランジスター211のターンオンの可否を決定する。ペリ電圧選択スイッチ213は高電圧VPPを受信する高電圧端VPP、ウェル電圧用負電圧NWELLを受信するウェル電圧端、活性化信号EN1_VRVを受信する活性化端EN及び活性化信号EN1_VRVに対応する信号を出力する出力端Outを含む。負電圧選択スイッチ214は第2活性化信号EN2_VRVに応答して負電圧選択トランジスター212のターンオンの可否を決定する。負電圧選択スイッチ214は高電圧VPPを受信する高電圧端VPP、ウェル電圧用負電圧NWELLを受信するウェル電圧端、活性化信号EN1_VRVを受信する活性化端EN及び活性化信号EN1_VRVに対応する信号を出力する出力端Outを含む。負電圧選択スイッチ214はペリ電圧選択スイッチ213と同一な構成或いは動作を包含する。本発明の実施形態による読出し検証電圧選択スイッチ回路104は活性化信号EN1_VRV、EN2_VRVに応答してペリ電圧VLV及び負電圧NWLの中でいずれか1つを読出し検証電圧VRVとして選択し、選択された読出し検証電圧VRVを対応するラインVRVとして提供する。ペリ電圧選択スイッチ回路図15は図14に図示されたペリ電圧選択スイッチ213を例示的に示す図面である。図15を参照すれば、ペリ電圧選択スイッチ213はプルアップ回路218及びプルダウン回路219を含む。プルアップ回路214は活性化端ENへ入力された活性化信号EN1_VRVに応答して高電圧端VPPの高電圧VPPを出力端Outへ出力する。プルアップ回路214はデプレショントランジスターNHD1、高電圧用PMOSトランジスターPH、及び第1インバータINV1を含む。デプレショントランジスターNHD1は高電圧端VPPに連結されたドレーン及び出力端Outに連結されたゲートを含む。高電圧用PMOSトランジスターPHはデプレショントランジスターNHD1のソースに連結されたソース、出力端Outに連結されたドレーン、及び第1活性化信号EN1_VRVが反転された信号が入力されるゲートを含む。第1インバータINV1は活性化端ENへ入力された第1活性化信号EN1_VRVを反転する。プルアップ回路218はハイレベルの第1活性化信号EN1_VRVに応答して出力端Outへ高電圧VPPを提供する。以下では出力端Outへ高電圧VPPが出力される過程を説明する。ハイレベルの第1活性化信号EN1_VRVが入力されれば、第1インバータINV1はローレベルの信号を出力する。出力されたローレベルの信号に応答して高電圧用PMOSトランジスターPHはターンオンされる。この時、出力端Outの初期レベルが0Vであると仮定すれば、デプレショントランジスターNHD1は0Vのゲート電圧に応答してデプレショントランジスターの閾値電圧例えば、およそ2Vを出力端Outへ提供する。したがって、出力端Outの電圧が上昇される。同時に上昇された出力端Outの電圧はフィードバックされてデプレショントランジスターNHD1のゲートへ入力される。続いて、デプレショントランジスターNHD1はフィードバックされた電圧に応答して出力端Outの電圧を上昇させる。デプレショントランジスターNHD1は出力端Outの電圧急激に上昇されることを防止する。上述した過程が反復されることによって、出力端Outの電圧は高電圧VPPまで上昇される。反面に、ローレベルの第1活性化信号EN1_VRVが入力されれば、インバータINV1はハイレベルの信号を出力する。出力されたハイレベルの信号に応答して高電圧用PMOSトランジスターPHはターンオフされる。プルダウン回路219は活性化端ENへ入力された第1活性化信号EN1_VRVに応答してウェル電圧端Vnegへ入力されたウェル電圧用負電圧NWELLを出力端Outへ出力する。また、プルダウン回路219は第1活性化信号EN1_VRVに応答して出力端Outへ高電圧VPPが提供される時、出力端Outを第1読出し検証電圧選択スイッチ回路163のウェルから電気的に遮断させる。プルダウン回路219は第1及び第2インバータINV1、INV2、第2デプレショントランジスターNHD2、及びレベルシフタ220を含む。第1インバータINV1は活性化端ENへ入力される第1活性化信号EN1_VRVを反転させる。第2インバータINV2は第1インバータINV1の出力を反転させる。第2デプレショントランジスターNHD2は出力端Out及び遮断ノードNFDの間に連結される。第2デプレショントランジスターNHD2はハイレベルの第1活性化信号EN1_VRVに応答してプルダウン回路219を出力端Outからシャットオフさせることによって、電気的に遮断させる。第2デプレショントランジスターNHD2がハイレベルの第1活性化信号EN1_VRVに応答して出力端Outからプルダウン回路219を電気的に遮断させる過程は次の通りである。第1インバータINV1はハイレベルの第1活性化信号EN1_VRVに応答してローレベルの信号を出力する。第1低電圧用PMOSトランジスターPL1は第1インバータINV1から出力されたローレベルの信号に応答してターンオンされる。第1低電圧用PMOSトランジスターPL1のターンオンにしたがって電源端VDDの電源電圧VDDが第3高電圧用NMOSトランジスターNH3のゲートへ入力される。したがって、第3高電圧用NMOSトランジスターNH3がターンオンされる。これに遮断ノードNFDへ電源電圧VDDが提供される。この時、第2デプレショントランジスターNHD2の閾値電圧程度遮断ノードNFDの電圧がさらに上昇すれば、第2デプレショントランジスターNHD2はシャットオフされる。上述したように、プルダウン回路219がハイレベルの第1活性化信号EN1_VRVに応答して出力端Outから電気的に遮断される。レベルシフタ220は活性化端ENへ入力される第1活性化信号EN1_VRVに応答して遮断ノードNFDへ電源電圧VDDを提供するか、或いはウェル電圧端Vnegへ入力されるウェル電圧用負電圧NWELLを提供するかを決定する。レベルシフタ220は低電圧用PMOSトランジスターPL1、PL2及び高電圧用NMOSトランジスターNH1、NH2、NH3、NH4を含む。第1低電圧用PMOSトランジスターPL1と第1高電圧用NMOSトランジスターNH1とは電源端VDDとウェル電圧端Vnegとの間に直列連結され、第2低電圧用PMOSトランジスターPL2と第2高電圧用NMOSトランジスターNH2とは電源端VDDとウェル電圧端Vnegとの間に直列連結され、第4高電圧用NMOSトランジスターNH4と第3高電圧用NMOSトランジスターNH3とは電源端VDDとウェル電圧端Vnegとの間に直列連結される。第1低電圧用PMOSトランジスターPL1のゲートは第1インバータINV1の出力端に連結され、第2低電圧用PMOSトランジスターPL2のゲートは第2インバータINV2の出力端に連結され、第3高電圧用NMOSトランジスターNH4のゲートは第1ノードN1に連結される。第1及び第2低電圧用PMOSトランジスターPL1、PL2の各々のボディーは対応するソースに連結される。第4高電圧用NMOSトランジスターNH4のボディーは対応するソースに連結される。第1高電圧用NMOSトランジスターNH1のゲートは第2ノードN2に連結され、第2高電圧用NMOSトランジスターNH2のゲートは第1ノードN1に連結され、第3高電圧用NMOSトランジスターNH3のゲートは第2ノードN2に連結される。第1、第2及び第3高電圧用NMOSトランジスターNH1、NH2、NH3の各々のボディーは対応するソースに連結される。即ち、第1、第2及び第3高電圧用NMOSトランジスターNH1、NH2、NH3の各々のボディーはウェル電圧端Vnegに連結される。以下ではレベルシフタ220の動作を説明する。活性化端ENへ入力される第1活性化信号EN1_VRVがハイレベルである時、第1インバータINV1はローレベルの信号を出力し、第2インバータINV2はハイレベルの信号を出力する。第1低電圧用PMOSトランジスターPL1のゲートへローレベルの信号が入力されるので、第1低電圧用PMOSトランジスターPL1はターンオン状態であり、第2低電圧用PMOSトランジスターPL2のゲートへハイレベルの信号が入力されるので、第2低電圧用PMOSトランジスターPL2はターンオフ状態である。これに第1ノードN1は電源電圧VDDになる。第1ノードN1が電源電圧VDDであるので、第4高電圧用NMOSトランジスターNH4はターンオンされる。したがって、遮断ノードNFDの電圧は電源電圧VDDになる。反対に、活性化端ENへ入力される第1活性化信号EN1_VRVがローレベルである時、第1インバータINV1はハイレベルの信号を出力し、第2インバータINV2はローレベルの信号を出力する。第1低電圧用PMOSトランジスターPL1のゲートへハイレベルの信号が入力されるので、第1低電圧用PMOSトランジスターPL1はターンオフ状態であり、第2低電圧用PMOSトランジスターPL2のゲートへローレベルの信号が入力されるので、第2低電圧用PMOSトランジスターPL2はターンオン状態である。これに第2ノードN2は電源電圧VDDになる。第2ノードN1が電源電圧VDDであるので、第3高電圧用NMOSトランジスターNH2はターンオンされる。したがって、遮断ノードNFDの電圧はウェル電圧端Vnegへ入力されるウェル電圧用負電圧NWELLになる。本発明のレベルシフタ220は図11に図示されたレベルシフタLS0と同様に具現され得る。本発明の実施形態によるペリ電圧選択スイッチ213はペリ電圧選択トランジスター図14参照211のゲートへ高電圧VPP或いはウェル電圧用負電圧NWELLを提供できる。ワードライン電圧選択スイッチ回路図16は図2に図示されたワードライン電圧選択スイッチ回路105を例示的に示す図面である。図16を参照すれば、ワードライン電圧選択スイッチ回路105は読出し電圧選択トランジスター221、プログラム電圧選択トランジスター222、放電選択トランジスター223、読出し検証電圧選択スイッチ224、プログラム電圧選択スイッチ225、及びレベルシフタ226を含む。読出し電圧選択トランジスター221は読出し検証電圧VRVが提供されるライン216とワードライン電圧VWLが提供されるライン227の間に連結される。ここで、読出し検証電圧VRVは読出し電圧或いは検証電圧である。読出し電圧選択トランジスター221は第1活性化信号EN1に応答してターンオンされる。読出し電圧選択トランジスター221のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。プログラム電圧選択トランジスター222はプログラム電圧VPGMが提供されるライン228とワードライン電圧VWLが提供されるライン227との間に連結される。プログラム電圧選択トランジスター222は第2活性化信号EN2に応答してターンオンされる。プログラム電圧選択トランジスター222のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。放電選択トランジスター223は第3活性化信号EN3に応答してワードライン電圧VWLが提供されるライン227の放電の可否を決定する。放電選択トランジスター223はライン227と接地端との間に連結される。放電選択トランジスター223のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。読出し検証電圧選択スイッチ224は第1活性化信号EN1に応答して読出し検証電圧選択トランジスター221のターンオンの可否を決定する。読出し検証電圧選択スイッチ224は高電圧VPPを受信する高電圧端VPP、ウェル電圧用負電圧NWELLを受信するウェル電圧端、活性化信号EN1を受信する活性化端EN及び活性化信号EN1に対応する信号を出力する出力端Outを含む。読出し検証電圧選択スイッチ224は、図21に図示されたペリ電圧選択スイッチ213と同様に具現され得る。プログラム電圧選択スイッチ225は第2活性化信号EN1に応答してプログラム電圧選択トランジスター222のターンオンの可否を決定する。プログラム電圧選択スイッチ225は高電圧VPPを受信する高電圧端VPP、ウェル電圧用負電圧NWELLを受信するウェル電圧端、活性化信号EN1を受信する活性化端EN及び活性化信号EN1に対応する信号を出力する出力端Outを含む。プログラム電圧選択スイッチ225は、図21に図示されたペリ電圧選択スイッチ213と同様に具現され得る。レベルシフタ226は第3活性化信号EN3のレベルを変換して放電選択トランジスター223のゲートへ入力する。レベルシフタ226は第3活性化信号EN3を受信する正入力端In、第3活性化信号EN3の反転信号nEN3を受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧端Vneg、及び第3活性化信号EN3に対応する変換されたレベルを出力する出力端Outを含む。レベルシフタ226は、図11に図示されたレベルシフタLS0と同様に具現され得る。本発明の実施形態によるワードライン電圧選択スイッチ回路105は活性化信号EN1~EN3、nEN3に応答して読出し検証電圧VRV及びプログラム電圧VPGMの中でいずれか1つをワードライン電圧VWLとして選択し、選択されたワードライン電圧VWLを対応するライン227へ提供する。ワードライン電圧選択動作図17はプログラム動作の時、図16に図示されたワードライン電圧選択スイッチ回路105のワードライン電圧選択動作と関連された例示的なタイミング図である。図16及び図17を参照すれば、ワードライン電圧選択スイッチ回路105のワードライン電圧選択動作は次の通りである。以下では図17に図示されたプログラム動作は2ステップ検証動作に進行されると仮定する。一方、2ステップ検証動作に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献1で説明される。プログラム動作命令80hへ入力された後、データを書き込むためのページに対応するアドレスADDR及び書き込むデータがローディングされる。データローディングが完了された後、ページプログラム動作命令10hが入力される。ページプログラム動作命令10hに応答して高電圧発生器図2参照121は活性化される。したがって、高電圧設定区間で、高電圧発生器121は高電圧VPP、プログラム電圧VPGM、パス電圧VPASS、読出しパス電圧VREADを発生する。また、高電圧発生器121は読出しパス電圧VREADをページプログラム動作命令10hの後、検証読出し区間の前に発生できる。ビットライン設定区間で、第1番目プログラムループでは入出力回路図示せずは入力されたデータにしたがってビットラインプログラム電圧例えば、接地電圧又は、ビットライン禁止電圧例えば、電源電圧をビットラインに提供する。第2番目プログラムループからはビットラインプログラム電圧と、ビットライン禁止電圧と、前に遂行された2ステップ検証結果にしたがってビットラインフォーシングforcing電圧例えば、1Vとを提供する。ここで、ビットラインフォーシング電圧は2ステップ検証動作の時、プリ検証動作がパスされ、2ステップ検証区間でフェイルされたメモリセルに対応するビットラインに提供される。プログラム実行区間で、ワードライン電圧選択スイッチ回路105は第1活性化信号EN1に応答してプログラム電圧VPGMをワードライン電圧VWLとして選択する。選択されたワードライン電圧VWLは入力されたアドレスADDRに対応するワードラインに入力される。放電区間で、ワードライン電圧選択スイッチ回路105は第3活性化信号EN3に応答して選択されたワードラインに対応する少なくとも1つのライン図16参照227のワードライン電圧VWLを放電させる。以後、検証読出し動作が遂行される。検証読出し区間で、第1ワードライン電圧選択スイッチ回路105は第2活性化信号EN2に応答して読出し検証電圧VRVをワードライン電圧VWLとして選択する。ここで、読出し検証電圧VRVは負電圧であるか、或いは低電圧であり得る。図17に図示された検証読出し区間は、第1検証電圧V1を検証するための第1検証区間TV1、第2検証電圧V2を検証するための第2検証区間TV2、及び第3検証電圧V3を検証するための第3検証区間TV3を含む。第1検証区間TV1は第1プリ検証電圧PV1で検証する1ステップ検証区間及び第1検証電圧V1で検証する2ステップ検証区間を含む。第1検証区間で、第1プリ検証電圧PV1と第1検証電圧V1とは負電圧である。第1検証区間TV1で、負電圧発生器図2参照123は活性化され、ウェル電圧用負電圧NWELLを発生する。第2検証区間TV2は第2プリ検証電圧PV2で検証する1ステップ検証区間及び第2検証電圧V2で検証する2ステップ検証区間を含み、第3検証区間TV3は第3プリ検証電圧PV3で検証する1ステップ検証区間及び第2検証電圧V3で検証する2ステップ検証区間を含む。第2検証区間TV2及び第3検証区間TV3で、低電圧発生器図2参照122は読出し検証電圧VRVとして電圧PV2、V2、PV3、V3を発生する。実施形態において、第1検証区間TV1、第2検証区間TV2、及び第3検証区間TV3は同一な時間の間に進行され得る。他の実施形態において、第1検証区間TV1、第2検証区間TV2、及び第3検証区間TV3の中で少なくとも1つは他の時間の間に進行され得る。一方、プログラム区間の可変に対する詳細な説明は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献5で説明される。全て2ステップ検証動作が完了されれば、検証動作結果にしたがうパスフェイルがチェックされる。検証動作が失敗すれば、プログラム電圧ポンプ図3参照134はプログラム電圧VPGMを所定の値程度上昇させたプログラム電圧VPGMを発生する。また、各2ステップ検証動作でプリ検証区間でパスし、2ステップ検証区間でフェイルされたメモリセルに対応するビットラインにはビットラインフォーシング電圧を提供させた後、プログラム実行を再び開始する。検証動作が成功すれば、全般的なラインの電圧が放電される。本発明の実施形態によるプログラム方法は、負のレベルPV1、V1で2ステップ検証動作を遂行する。図18は図17に図示された2ステップ検証動作を説明するための図面である。図18を参照すれば、閾値電圧が目標プログラム状態Pに隣接する所定の区間内に属さないメモリセルAはビットラインフォーシングが遂行されず、閾値電圧が目標プログラム状態Pに隣接する所定の区間内に属するメモリセルBはビットラインフォーシングが遂行される。本発明のプログラム動作が増加形パルスプログラムIncrementalStepPulseProgramと仮定する時、ワードライン電圧VWLはプログラムループが増加されることによって、所定の増加分ΔISPP程度増加されたプログラム電圧ISPPを有する。ここで、ワードライン電圧VWLは所定の区間内に属さない複数のメモリセルA及び所定の区間内に属する複数のメモリセルBに連結された選択ワードラインに提供される。ビットライン電圧VBLはプログラム動作の時、ビットラインプログラム電圧BLPV例えば、接地電圧、ビットラインフォーシング電圧BLFV、及びビットラインプログラム禁止電圧BitlineProgramInhibitVoltage、例えば、電源電圧の中でいずれか1つである。ここで、ビットラインフォーシング電圧BLFVはビットラインプログラム電圧BLPVより高く、ビットラインプログラム禁止電圧例えば、電源電圧より低い。ビットラインプログラム電圧BLPVが提供されるビットラインに連結されるメモリセル及びビットラインフォーシング電圧BLFVが提供されるビットラインに連結されるメモリセルはプログラムされるセルであり、ビットラインプログラム禁止電圧が提供されるビットラインに連結されたメモリセルはプログラムされないセルである。図18を再び参照すれば、プログラム動作の時、ビットラインプログラム電圧BLPVは所定の区間内に属さない複数のメモリセルAに連結されたビットラインに提供され、ビットラインフォーシング電圧BLFVは所定の区間内に属するメモリセルBに連結されたビットラインに提供される。即ち、メモリセルAに対応するビットラインにはプログラム電圧が提供され、メモリセルBに対応するビットラインにはビットラインフォーシング電圧が提供される。プログラムループが増加することにしたがうプログラム動作の時、プログラム速度が遅いメモリセルAはワードライン電圧ISPPを経験し、反面にプログラム速度が速いメモリセルBはワードライン電圧ISPPでビットラインフォーシング電圧BLFVを引いた値ISPP-BLFVを経験する。これに、プログラム速度が遅いセルAは、プログラム動作の時、プログラム速度が速いセルBと比較してビットラインフォーシング電圧BLFV程度の電圧をさらに経験する。その結果として、プログラム速度が遅いセルAはビットラインフォーシング電圧BLFVに対応する電圧増加分程度のループ回数を減らし得る。例えば、ビットラインプログラム電圧BLPVが0Vであり、ビットラインフォーシング電圧BLFVが1Vであると仮定すれば、プログラム速度が速いセルBの場合、プログラム動作の時、ワードラインにプログラム電圧が提供され、ビットラインに1Vのビットラインフォーシング電圧BLFVが提供される。反面に、プログラム速度が遅いセルAの場合、プログラム動作の時、ワードラインにプログラム電圧が提供され、ビットラインに0Vが提供される。これを見る時、プログラム速度が遅いセルAは、プログラム動作の時、プログラム速度が速いセルBと比較しておよそ1Vをさらに受信する。プログラムループが増加することによって、0.3Vが増加すると仮定する時、およそ3~4回のプログラムループの減少が予想される。実施形態において、次にプログラムループでプログラム速度が遅いメモリセルAが所定の区間内に進入しても、目標プログラム状態Pに到達する時までメモリセルAにビットラインフォーシングが遂行されない。しかし、本発明は必ずここに制限される必要がない。他の実施形態において、次にプログラムループで所定の区間内に進入する時、メモリセルAにビットラインフォーシングが遂行できる。本発明の実施形態による不揮発性メモリ装置はプログラム動作の時、プログラム速度が遅いメモリセルAに対してビットラインフォーシングを遂行しないことによって、ループ回数を減らし得る。一方、プログラム速度が遅いセルAとプログラム速度が速いセルBとの判別動作、即ち、メモリセルのビットラインフォーシングの可否の決定はプリ検証と2ステップ検証区間から判別され得る。例えば、プリ検証動作結果として、パスされ、2ステップ検証区間でフェイルされたメモリセルはプログラム速度が速いセルBによって判別される。プリ検証動作結果がフェイルであれば、メモリセルはプログラム速度が遅いセルAとして判別され得る。本発明によるプログラム動作は必ず2ステップ検証動作で進行される必要がない。本発明によるプログラム動作は2ステップ検証動作或いは1ステップ検証動作で進行され得る。図19は図18に図示されたワードライン電圧選択スイッチ回路105のワードライン電圧選択動作と関連されたその他のタイミング図である。図19に図示されたプログラム動作は1ステップ検証動作で進行される。プログラム動作命令80hに入力された後、データを書き込むためのページに対応するアドレスADDR及び書き込むデータがローディングされる。データローディングが完了された後、ページプログラム動作命令10hが入力される。ページプログラム動作命令10hに応答して高電圧発生器図2参照121は活性化される。したがって、高電圧設定区間で、高電圧発生器121は高電圧VPP、プログラム電圧VPGM、パス電圧VPASS、読出しパス電圧VREADを発生する。ビットライン設定区間で、入出力回路図示せずは第1番目プログラムループの間は入力されたデータ、第2番目プログラムループからは検証読出し結果にしたがってビットラインプログラム電圧例えば、接地電圧及びビットライン禁止電圧例えば、電源電圧の中でいずれか1つを提供する。プログラム実行区間で、ワードライン電圧選択スイッチ回路105は第1活性化信号EN1に応答してプログラム電圧VPGMをワードライン電圧VWLとして選択する。選択されたワードライン電圧VWLは入力されたアドレスADDRに対応するワードラインに提供される。放電区間で、ワードライン電圧選択スイッチ回路105は第3活性化信号EN3に応答して選択されたワードラインに対応する少なくとも1つのライン図22参照227のワードライン電圧VWLを放電させる。以後検証読出し動作が遂行される。検証読出し区間で、第1ワードライン電圧選択スイッチ回路105は第2活性化信号EN2に応答して読出し検証電圧VRVをワードライン電圧VWLとして選択する。ここで、読出し検証電圧VRVは負電圧であるか、或いは低電圧であり得る。図19に図示された検証読出し区間は、第1検証電圧V1を検証するための第1検証区間TV1、第2検証電圧V2を検証するための第2検証区間TV2、及び第3検証電圧V3を検証するための第3検証区間TV3を含む。第1検証区間TV1で、第1検証電圧V1は負電圧である。第1検証区間TV1で、負電圧発生器図2参照123は活性化され、ウェル電圧用負電圧NWELLを発生する。第2検証区間TV2及び第3検証区間TV3で、低電圧発生器図2参照172は読出し検証電圧VRVを発生する。2ステップ検証動作が完了されれば、検証動作結果にしたがうパスフェイルがチェックされる。検証動作が失敗すれば、プログラム電圧ポンプ図3参照134はプログラム電圧VPGMを所定の値程度上昇させたプログラム電圧VPGMを発生する。この時、発生されたプログラム電圧VPGMは新しいプログラム電圧VPGMである。検証動作が成功すれば、全般的なラインの電圧が放電される。本発明の実施形態によるプログラム方法は、負のレベルV1で1ステップ検証動作を遂行する。選択ラインドライバー回路図20は図2に図示された選択ラインドライバー回路106を例示的に示す図面である。図20を参照すれば、選択ラインドライバー回路106はワードライン電圧選択トランジスター231、読出しパス電圧選択トランジスター232、パス電圧選択トランジスター233、放電選択トランジスター234、ワードライン電圧選択スイッチ235、読出しパス電圧選択スイッチ236、パス電圧選択スイッチ237、及びレベルシフタ238を含む。ワードライン電圧選択トランジスター231はワードライン電圧VWLが提供されるライン227と選択ラインSl<N>との間に連結される。ここで、選択ラインSl<N>はN番目選択ラインである。ここで、Nは0より大きい整数である。ワードライン電圧選択トランジスター231は活性化信号EN1_Sに応答してターンオンされる。ここで、活性化信号EN1_Sはプログラム実行区間でハイレベルであり得る。ワードライン電圧選択トランジスター231のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。読出しパス電圧選択トランジスター232は読出しパス電圧VREADが提供されるライン228と選択ラインSI<N>との間に連結される。読出しパス電圧選択トランジスター232は活性化信号EN2_Sに応答してターンオンされる。ここで、活性化信号EN2_Sは読出し動作区間或いは検証読出し区間でハイレベルであり得る。読出しパス電圧選択トランジスター232のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。パス電圧選択トランジスター233はパス電圧VPASSが提供されるライン229と選択ラインSl<N>との間に連結される。パス電圧選択トランジスター233は活性化信号EN3_Sに応答してターンオンされる。ここで、活性化信号EN3_Sはプログラム実行区間でハイレベルであり得る。パス電圧選択トランジスター233のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。放電選択トランジスター234は活性化信号EN4_Sに応答して選択ラインSl<N>放電の可否を決定する。放電選択トランジスター234は選択ラインSl<N>と接地端との間に連結される。放電選択トランジスター234のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。一方、ワードライン電圧選択スイッチ235、読出しパス電圧選択スイッチ236、パス電圧選択スイッチ237は、図15に図示された選択スイッチ回路213と同様に具現され得る。レベルシフタ238は活性化信号EN4_Sのレベルを変換して放電選択トランジスター234のゲートへ入力する。レベルシフタ238は活性化信号EN4_Sを受信する正入力端In、活性化信号EN4_Sの反転信号nEN4_Sを受信する負入力端nIn、ウェル電圧用負電圧NWELLを受信するウェル電圧端Vneg、及び活性化信号EN4_Sに対応する変換されたレベルを出力する出力端Outを含む。一方、レベルシフタ238は、図11に図示されたレベルシフタLS0と同様に具現され得る。説明を簡単にするために、図20では1つの選択ラインドライバーを示し、図2の選択ラインドライバー回路106には1つのメモリブロックに含まれるワードラインの個数に対応する個数程度の選択ラインドライバーを包含できる。本発明の実施形態による選択ラインドライバー回路106は活性化信号EN1_S~EN4_S、nEN4_Sに応答してワードライン電圧VWL、読出しパス電圧VREAD、及びパス電圧VPASSの中でいずれか1つを対応する選択ラインSI<N>に提供する。選択ライン選択スイッチ回路図21は図2に図示された選択ライン選択スイッチ回路107の1つを例示的に示す図面である。図21を参照すれば、選択ライン選択スイッチ回路107は第1及び2電源電圧選択トランジスター241、244、第1及び第2選択ライン選択トランジスター242、245、第1及び2放電選択トランジスター243、246、第1及び2電源電圧選択スイッチ247、250、第1及び第2選択ライン選択スイッチ248、251、及び第1及び第2レベルシフタ250、252を含む。第1電源電圧選択トランジスター241は活性化信号EN1_SSに応答して第1選択ラインSl_1<N>に電源電圧VDDを提供する。第1電源電圧選択トランジスター241のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第1選択ライン選択トランジスター242は活性化信号EN2_SSに応答して選択ラインSl<N>を第1選択ラインSl_1<N>に連結する。第1選択ライン選択トランジスター242のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第1放電選択トランジスター243は活性化信号EN3_SSに応答して第1選択ラインSl_1<N>放電の可否を決定する。放電選択トランジスター243は第1選択ラインSl_1<N>と接地端との間に連結される。放電選択トランジスター243のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第2電源電圧選択トランジスター244は活性化信号EN4_SSに応答して第2選択ラインSl_2<N>に電源電圧VDDを提供する。第2電源電圧選択トランジスター244のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第2選択ライン選択トランジスター245は活性化信号EN5_SSに応答して選択ラインSl<N>を第2選択ラインSl_2<N>に連結する。第2選択ライン選択トランジスター245のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第2放電選択トランジスター246は活性化信号EN6_SSに応答して第2選択ラインSl_2<N>放電の可否を決定する。第2放電選択トランジスター246は第1選択ラインSl_1<N>と接地端との間に連結される。放電選択トランジスター243のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。一方、選択スイッチ247、248、250、251は、図15に図示された選択スイッチ213と同様に具現され得る。一方、レベルシフタ250、252は、図11に図示されたレベルシフタLS0と同様に具現され得る。本発明の実施形態による選択スイッチ回路107は活性化信号EN1_SS~EN6_SS、nEN3_SS、nEN6_SSに応答して選択ラインSI<N>を第1選択ラインSI_1<N>及び第2選択ラインSI_2<N>の中でいずれか1つに電気的に連結する。ウェル電圧選択スイッチ回路図22は図2に図示されたウェル電圧選択スイッチ回路108を例示的に示す図面である。図22を参照すれば、ウェル電圧選択スイッチ回路108は第1及び第2ウェル電圧選択トランジスター261、262、第1及び第2抵抗263、264、第1及び2放電選択トランジスター265、266、第1及び第2ウェル電圧選択スイッチ267、268、第1及び第2レベルシフタ269、270を含む。第1ウェル電圧選択トランジスター261は活性化信号EN1_Wに応答してウェル電圧用負電圧NWELLが提供されるライン271と第1ウェル電圧VWELL1が提供されるライン273を電気的に連結する。第1ウェル電圧選択トランジスター261のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第2ウェル電圧選択トランジスター262は活性化信号EN2_Wに応答してウェル電圧用負電圧NWELLが提供されるライン271と第2ウェル電圧VWELL2が提供されるライン274とを電気的に連結する。第2ウェル電圧選択トランジスター262のウェルは、深いn形ウェルの内に具備されたp形ウェルであり、ウェル電圧用負電圧NWELLを受信する。第1抵抗263は第1ウェル電圧VWELL1が提供されるライン273に連結された一端を有する。第1抵抗263は、放電動作の時、瞬間的に多い電流が流れないようにする。その理由は高電圧例えば、20V以上が瞬間的に0Vに放電される時、スナップバックsnapback現象が発生されるトランジスターの異常動作が発生されるためである。第2抵抗264は第2ウェル電圧VWELL2が提供されるライン274に連結された一端を有する。第2抵抗264は、放電動作の時、瞬間的に多い電流が流れないようにする。第1放電選択トランジスター265は第1抵抗263の他端と接地端との間に連結され、活性化信号EN3_Wに応答して第1ウェル電圧VWELL1が提供されるライン273の放電の可否を決定する。第2放電選択トランジスター266は第2抵抗264の他端と接地端との間に連結され、活性化信号EN4_Wに応答して第2ウェル電圧VWELL2が提供されるライン274の放電の可否を決定する。一方、第1及び第2ウェル電圧選択スイッチ267、268は、図15に図示された選択スイッチ213と同様に具現され得る。一方、第1及び第2レベルシフタ267、268は、図11に図示されたレベルシフタLS0と同様に具現され得る。本発明の実施形態によるウェル電圧選択スイッチ回路108は活性化信号EN1_W~EN4_W、nEN3_W、nEN4_Wに応答してウェル電圧用負電圧NWELLを第1ウェル電圧VWELL1及び第2ウェル電圧VWELL2の中でいずれか1つに利用する。ローデコーダーの第1実施形態図23は図2に図示されたローデコーダー109に対する第1実施形態を示す図面である。図23を参照すれば、ローデコーダー109はプルアップ回路281、プルダウン回路282、及び電圧伝送回路283を含む。図23では説明を簡単にするために1つのローデコーダーを図示した。しかし、発明の実施形態による不揮発性メモリ装置は複数のメモリブロックに対応する複数のローデコーダーを含むことは当業者に広く知られている。プルアップ回路281は高電圧VPPとブロックワードラインBWLとの間に連結され、電圧伝送活性化信号ENに応答してブロックワードラインBWLに高電圧VPPを提供する。ここで、活性化信号ENは入力されたアドレスADDRにしたがって決定される電圧伝送活性化信号及び放電信号の組合で決定され得る。プルアップ回路281は第1デプレショントランジスターNHD1、PMOSトランジスターPH、及び第1インバータINV1を含む。第1デプレショントランジスターNHD1は高電圧VPPに連結されたドレーン及びブロックワードラインBWLに連結されたゲートを包含する。高電圧用PMOSトランジスターPHはデプレショントランジスターNHD1のソースに連結されたソース、ブロックワードラインBWLに連結されたドレーン、及び電圧伝送活性化信号ENが反転された信号が入力されるゲートを含む。ここで、電圧伝送活性化信号ENの反転信号は第1インバータINV1の出力である。プルアップ回路281はハイレベルの電圧伝送活性化信号ENに応答してブロックワードラインBWLに高電圧VPPを提供する。ブロックワードラインBWLに高電圧VPPが提供される過程は次の通りである。ハイレベルの電圧伝送活性化信号ENが入力されれば、第1インバータINV1はローレベルの信号を出力する。出力されたローレベルの信号に応答して高電圧用PMOSトランジスターPHはターンオンされる。この時、ブロックワードラインBWLの初期レベルが0Vであると仮定する。したがって、第1デプレショントランジスターNHD1はOVのゲート電圧に応答して第1デプレショントランジスターNHD1の閾値電圧例えば、およそ2VをブロックワードラインBWLに提供する。したがって、ブロックワードラインBWLの電圧が上昇される。同時に上昇されたブロックワードラインBWLの電圧はフィードバックされて第1デプレショントランジスターNHD1のゲートへ入力される。第1デプレショントランジスターNHD1はフィードバックされた電圧に応答してブロックワードラインBWLの電圧を上昇させる。第1デプレショントランジスターNHD1はブロックワードラインBWLの電圧が急激に上昇されることを防止する。このような過程が反復されることによって、ブロックワードラインBWLの電圧は高電圧VPPまで上昇される。反面に、ローレベルの電圧伝送活性化信号ENが入力されれば、第1インバータINV1はハイレベルの信号を出力する。出力されたハイレベルの信号に応答して高電圧用PMOSトランジスターPHはターンオフされる。プルダウン回路282は電圧伝送活性化信号ENに応答してブロックワードラインBWLに高電圧VPPが提供される時、ブロックワードラインBWLをローデコーダー109のウェルに提供される電圧から電気的に遮断させる。また、プルダウン回路282は電圧伝送活性化信号ENの反転信号に応答してローデコーダー12のウェルをブロックワードラインBWLに電気的に連結させる。即ち、プルダウン回路282は電圧伝送活性化信号ENの反転信号に応答してブロックワードラインBWLにローデコーダーのウェルに提供するウェル電圧を提供する。プルダウン回路282は第2デプレショントランジスターNHD2、低電圧用PMOSトランジスターPL1、PL2、高電圧用NMOSトランジスターNH1~NH4、及び第1及び第2インバータINV1、INV2を含む。第2デプレショントランジスターNHD2はブロックワードラインBWL及び遮断ノードNFDの間に連結され、ハイレベルの電圧伝送活性化信号ENに応答してプルダウン回路282をブロックワードラインBWLから電気的に遮断させ、ローレベルの電圧伝送活性化信号ENに応答してプルダウン回路282をブロックワードラインBWLから電気的に連結する。ハイレベルの電圧伝送活性化信号ENに応答してプルダウン回路282がブロックワードラインBWLから電気的に遮断される過程は次の通りである。第1インバータINV1はハイレベルの電圧伝送活性化信号ENに応答してローレベルの信号を出力する。ローレベルの信号に応答してPMOSトランジスターPL1がターンオンされる。低電圧用PMOSトランジスターPL1のターンオンにしたがって電源電圧VDDが第3高電圧用NMOSトランジスターNH3のゲートへ入力される。したがって、第3高電圧用NMOSトランジスターNH3がターンオンされる。これに遮断ノードNFDに電源電圧VDDが提供される。この時、第2デプレショントランジスターNHD2の閾値電圧程度遮断ノードNFDの電圧がさらに上昇すれば、第2デプレショントランジスターNHD2はシャットオフされる。したがって、プルダウン回路282はハイレベルのブロック活性化信号ENに応答してブロックワードラインBWLから電気的に遮断される。一方、第2デプレショントランジスターNHD2は放電動作の時、ブロックワードラインBWLの高電圧VPPが急激に放電されることを防止する。次に、ローレベルの電圧伝送活性化信号ENに応答してプルダウン回路282がブロックワードラインBWLから電気的に連結される過程は次の通りである。ローレベルの電圧伝送活性化信号ENが入力されれば、第1インバータINV1はハイレベルの信号を出力し、第2インバータINV2は第1インバータINV1から出力されたハイレベルの信号を受信してローレベルの信号を出力する。第2インバータINV2から出力されたローレベルの信号に応答して第2低電圧用PMOSトランジスターPL2がターンオンされ、ターンオンされたPMOSトランジスターPL2にしたがって電源電圧VDDは高電圧用NMOSトランジスターNH4のゲートに提供される。したがって、高電圧用NMOSトランジスターNH4がターンオンされる。したがって、遮断ノードNFDに第1ウェル電圧VWELL1が提供される。第1遮断ノードNFDの第1ウェル電圧VWELL1は第2デプレショントランジスターNHD2を通じてブロック選択ラインBWLに提供される。一方、ブロックワードラインBWLの電圧が0Vであれば、遮断ノードNFDの第1ウェル電圧VWELL1は第2デプレショントランジスターNHD2によってブロックワードラインBWLに提供される。反面に、ブロックワードラインBWLの電圧が高電圧VPPであれば、第2デプレショントランジスターNHD2はブロックワードラインBWLの高電圧VPPを放電させる。結局、ブロックワードラインBWLの電圧は第1ウェル電圧VWELL1になる。電圧伝送回路283はブロックワードラインBWLに提供される高電圧VPPに応答して選択ラインS0~S63、ストリングラインSS、及び接地ラインGSの各々をワードラインWL0~WL63、ストリング選択ラインSSL及び接地選択ラインGSLに連結する。説明を簡単にするためにワードラインの個数を64個に限定した。しかし、本発明のワードラインの個数がここに限定されない。第1マット図2参照101の複数のメモリブロックは選択ラインSO~S63を共有する。プログラム/読出し/消去動作の時電圧発生器図2を参照103で発生された電圧例えば、プログラム電圧、パス電圧、読出し電圧、検証電圧は選択ラインS0~S63に提供される。また、複数のメモリブロックはストリングラインSSと接地ラインGSとも共有する。電圧伝送回路283は複数のブロック選択トランジスターBTS、BT0~BT63、BTGを含む。ブロック選択トランジスターBTS、BT0~BT63、BTGのゲート全てがブロックワードラインBWLに連結される。ブロック選択トランジスターBTS、BT0~BT63、BTGのウェルは第1ウェル電圧VWELL1が提供されるように具現される。一方、第1及び第2低電圧用PMOSトランジスターPL1、PL2及び第1乃至第4高電圧用NMOSトランジスターNH1、NH2、NH3、NH4はレベルシフタ284を構成する。ここで、レベルシフタ284は、図11に図示されたレベルシフタLS0と同様に具現され得る。図24は本発明によるローデコーダーの工程断面図を例示的に示す図面である。図24を参照すれば、巨大な1つのウェル301にマット310、ローデコーダー320、及びロジック回路330が形成される。マット310及びローデコーダー320の間を絶縁させるための分離膜302、ローデコーダー320、及びロジック回路330を絶縁させるための分離膜303、304が形成される。マット310の場合には、P形ウェル301内に深いN形ウェル312が形成され、このようなN形ウェル312内にP形ウェル314が形成される。ここで、P形ウェル314上にN形アクティブ層316を利用するメモリセルが形成され得る。ローデコーダー320の場合には、P形ウェル301内に深いN形ウェル322が形成され、このようなN形ウェル322内にP形ウェル324が形成される。ここで、P形ウェル324の上に、N形アクティブ層328を利用する回路例えば、図23に図示されたローデコーダー109が形成され得る。上述したローデコーダー320のウェルはP形ウェル324を意味する。P形ウェル324にウェル電圧VWELL1が提供され、N形アクティブ層328に高電圧VPPが提供される。図示されていないが、コンタクトを通じてP形ウェル324にウェル電圧VWELL1が提供され得る。N形ウェル322のバイアス条件は、0V或いは電源電圧VDDが提供される。N形ウェル322はP形ウェル324との逆バイアス条件を満足させることによって、PNジャンクションで順電流forwardcurrentが流れることを防止する。P形ウェル324のバイアス条件は、ワードラインに負電圧が伝送される時には負電圧が提供され、負電圧の非使用のときには0Vが提供される。図24に図示された工程断面図で分かるようにP形ウェル324とN形アクティブ層328との間に形成されたP-Nジャンクションが形成される。仮に、高電圧VPPが提供されるトランジスターでP形ウェル324に提供されるウェル電圧VWELL1が負電圧である時、P-Nジャンクションに掛かられる電圧は、高電圧VPPに負電圧の絶対値を加えた値である。これによって、P形ウェル324に負電圧が提供され、高電圧VPPが提供されるトランジスターのP-Nジャンクションは破壊される可能性がある。このようなP-Nジャンクションの破壊を防止するために、P形ウェル324に負電圧が提供される時、高電圧VPPの電圧レベルが可変され得る。例えば、P形ウェル324に負電圧が提供される時、高電圧VPPの電圧レベルが低くなる。高電圧可変方法下の図25乃至図28では高電圧可変方法に対して説明する。図25は図2に図示された不揮発性メモリ装置100のプログラム動作の時、電圧制御方法に対する実施形態を概略的に示す図面である。図25を参照すれば、プログラム動作の時電圧制御方法は次のように進行される。先ず、入力アドレスADDRによって選択されたメモリブロックの場合に、活性化信号ENはハイレベルを有する。第1プログラムループ0のプログラム実行区間で制御ロジック図2参照111は0Vのウェル電圧VWELLを提供し、第1レベルVPPHを有する高電圧VPPが発生されるように高電圧発生器図2参照121を制御する。この時、ローデコーダー図2参照109、110はハイレベルの活性化信号ENに応答して選択されたブロックワードラインBWLに第1レベルVPPHを有する高電圧VPPを提供する。以後、第1プログラムループ0の検証読出し区間で制御ロジック111は負のレベルNWVを有するウェル電圧VWELLが発生されるように負電圧発生器図2参照123を制御し、第2レベルVPPLを有する高電圧VPPが発生されるように高電圧発生器121を制御する。ここで、第2レベルVPPLは第1レベルVPPHより低い。また、第2レベルVPPLと負のレベルNWVの差異はデプレショントランジスター図24参照NHD2のジャンクション破壊電圧例えば、30Vより大きくない。この時、ローデコーダー109、110はハイレベルの活性化信号ENに応答して選択されたブロックワードラインSel.BWLに第2レベルVPPLを有する電圧を提供する。一方、入力アドレスADDRによって非選択されたメモリブロックの場合に、活性化信号ENはローレベルを有する。第1プログラムループ0のプログラム実行区間で、ローレベルの活性化信号ENに応答して非選択されたブロックワードラインUnsel.BWLsに0Vのウェル電圧VWELLが提供される。以後、第1プログラムループ0の検証読出し区間で、ローレベルの活性化信号ENに応答して非選択されたブロックワードラインUnsel.BWLsに負のレベルNWVを有するウェル電圧VWELLが提供される。第1プログラムループ0で上述した過程は、次にプログラムループ1、2、...に同様に適用される。上述したように、不揮発性メモリ装置100は検証区間で負のレベルを有するウェル電圧提供される時高電圧VPPのレベルを低くする。図26はプログラム動作の時、ウェル電圧と高電圧との制御方法を示す第1実施形態である。図26を参照すれば、第1検証読出し動作がパスされる時まで、第1検証区間でウェル電圧VWELLは第1負のレベルNWV1を有し、高電圧VPPはレベルVPPL1を有する。第1検証読出し動作がパスされた後には、第1検証区間でウェル電圧VWELLは0Vを有し、高電圧VPPはレベルVPPHを有する。第2検証読出し動作がパスされる時まで、第2検証区間でウェル電圧VWELLは第2負のレベルNWV2を有し、高電圧VPPはレベルVPPL2を有する。ここで、第2負のレベルNWV2は第1負のレベルNVW1より高く、レベルVPPL2はレベルVPPL1より高い。第2検証読出し動作がパスされた後には、第2検証区間でウェル電圧VWELLは0Vを有し、高電圧VPPはレベルVPPHを有する。一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第1検証読出し動作がパスされ、第2検証読出し動作がパスされる時まで、図26に示したように点線の第1検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第2検証読出し動作がパスされ、第3検証読出し動作がパスされる時まで、点線の第1及び第2検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。上述したように、第1或いは第2検証区間外の区間でウェル電圧VWELLは0Vである。しかし、第1或いは第2検証区間外の区間でウェル電圧VWELLは必ず0Vである必要がない。第1或いは第2検証区間外の区間でウェル電圧VWELLは第2負のレベルNWL2より高いレベルを有する。図27はプログラム動作の時、ウェル電圧と高電圧の制御方法を示す第2実施形態である。図27を参照すれば、第1検証読出し動作がパスされる時まで、高電圧VPPは第1レベルVPP1を有する。この時、第1検証区間でウェル電圧VWELLは第1負のレベルNWV1を有し、第2検証区間でウェル電圧VWELLは第2負のレベルNWV2を有する。第1検証読出し動作がパスされた後から第2検証読出し動作がパスされる時まで、高電圧VPPは第2レベルVPP2を有する。この時、第2検証区間でウェル電圧VWELLは第2負のレベルNWV2を有する。第2検証読出し動作がパスされた後から第3検証読出し動作がパスされる時まで、高電圧VPPは第3レベルVPP3を有する。一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第1検証読出し動作がパスされ、第2検証読出し動作がパスされる時まで、図27に示したように点線の第1検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第2検証読出し動作がパスされ、第3検証読出し動作がパスされる時まで、点線の第1及び第2検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。上述したように、第1検証読出し動作がパスされる時まで第1或いは第2検証区間外の区間でウェル電圧VWELLは0Vであり、第2検証読出し動作がパスされる時まで第2検証区間外の区間でウェル電圧VWELLは0Vである。しかし、第1検証読出し動作がパスされる時まで第1或いは第2検証区間外の区間でウェル電圧VWELLは0Vであり、第2検証読出し動作がパスされる時まで第2検証区間外の区間でウェル電圧VWELLは0Vである必要がない。第1検証読出し動作がパスされる時まで第1或いは第2検証区間外の区間及び第2検証読出し動作がパスされる時まで第2検証区間外の区間でウェル電圧VWELLは第2負のレベルNWL2より高いレベルを有する。第1或いは第2検証区間外の区間でウェル電圧VWELLは第2負のレベルNWL2より高いレベルを有する。図28はプログラム動作の時、ウェル電圧と高電圧の制御方法を示す第3実施形態である。図28を参照すれば、第1検証読出し動作がパスされる時まで、高電圧VPPは第1レベルVPP1を有し、ウェル電圧VWELLは第1負のレベルNWV1を有する。第1検証読出し動作がパスされた後から第2検証読出し動作がパスされる時まで、高電圧VPPは第2レベルVPP2を有し、ウェル電圧VWELLは第2負のレベルNWV2を有する。第2検証読出し動作がパスされた後から第3検証読出し動作がパスされる時まで、高電圧VPPは第3レベルVPP3を有する。一方、パスされた検証動作区間は次にプログラムループに包含されるか、或いは包含されないこともあり得る。例えば、第1検証読出し動作がパスされ、第2検証読出し動作がパスされる時まで、図28に示したように点線の第1検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。また、第2検証読出し動作がパスされ、第3検証読出し動作がパスされる時まで、点線の第1及び第2検証区間はプログラムループに包含されるか、或いは包含されないこともあり得る。上述したように、第2検証読出し動作がパスされた後には、ウェル電圧VWELLは0Vである。しかし、第2検証読出し動作がパスされた後に、ウェル電圧VWELLは必ず0Vである必要がない。第2検証読出し動作がパスされた後に、ウェル電圧VWELLは第2負のレベルNWL2より高いレベルを有する。一方、プログラム動作の時ウェル電圧可変に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献1で説明される。ローデコーダーの他の実施形態図23に図示されたローデコーダー109はプルダウン回路282で高電圧用NMOSトランジスターNH1~NH4を利用した。しかし、本発明が必ずここに限定される必要はない。本発明のローデコーダーは低電圧用NMOSトランジスターを利用することもできる。図29は本発明によるローデコーダーに対する第2実施形態を示す図面である。図29を参照すれば、ローデコーダー105_1は、図23に図示されたローデコーダー109と比較して高電圧用NMOSトランジスターを利用しなくて低電圧用NMOSトランジスターNL1~NL4を利用して具現されたプルダウン回路を含む。図23に図示されたローデコーダー109はプルダウン回路282で低電圧用PMOSトランジスターPL1~PL2を利用した。しかし、本発明が必ずここに限定される必要はない。本発明のローデコーダーは高電圧用PMOSトランジスターを利用することもできる。図30は本発明によるローデコーダーに対する第3実施形態を示す図面である。図30を参照すれば、ローデコーダー105_2は、図23に図示されたローデコーダー109と比較して低電圧用PMOSトランジスターを利用しなくて高電圧用PMOSトランジスターPH1~PH2を利用して具現されたプルダウン回路を含む。プログラム方法図31は本発明によるプログラム方法に対する第1実施形態を示すフローチャートである。図31を参照すれば、プログラム方法は次のように進行される。説明を簡単にするために、不揮発性メモリ装置が図2に図示された不揮発性メモリ装置100であると仮定する。プログラム動作の時、プログラムされるデータが入出力回路図示せずの各ページバッファ図示せずにローディングされるS101。制御ロジック図2参照111は第1プログラムループを進行させるS109。制御ロジック111はプログラム動作に必要である高電圧VPP、プログラム電圧VPGM、プログラムパス電圧VPASS、ペリ電圧VLV、読出し検証電圧VRV等を発生するように電圧発生回路図2参照103を制御するS110。制御ロジック111はページバッファにローディングされたデータにしたがってビットラインを設定するS120。例えば、プログラムデータ例えば、‘0’に対応するビットラインには0Vが提供され、プログラム禁止データ例えば、‘1’に対応するビットラインには電源電圧VDDが提供され得る。また、検証動作が2ステップ検証動作に進行される時、1ステップ検証が完了されたメモリセルに対応するビットラインにはビットラインフォーシング電圧例えば、1Vが提供される。以後、非選択されたワードラインにパス電圧VPASSが提供され、選択されたワードラインにプログラム電圧VPGMが提供されるS130。ここで、プログラム電圧VPGMの電圧レベルはプログラムループの回数にしたがって所定の値程度増加される。実施形態において、プログラム電圧VPGMが提供される前に選択されたワードラインに所定の時間の間にパス電圧が提供され得る。以後、プログラムリカバリ動作が遂行される。このようなプログラムリカバリ動作では、ワードラインWL0~WLM及びストリング選択ラインSSLに提供されたバイアス電圧が放電され、ビットラインBL0~BLn-1に提供された電圧が放電される。以後、制御ロジック111は検証動作を開始し、検証動作に負電圧が必要であるか否かを判別するS140。仮に、検証動作に負電圧が必要としなければ、S160段階が進入される。反面に、検証動作に負電圧が必要であれば、制御ロジック111は負電圧発生器123を活性化させて必要である負電圧NWL及びウェル電圧用負電圧NWELLを発生させるS150。制御ロジック111の制御にしたがって検証動作が遂行され、検証動作が成功したか、或いは失敗したかが判別されるS160。ここで、検証動作は2ステップ検証に進行され得る。検証動作が失敗すれば、制御ロジック111はプログラムループが最大であるか否かを判別するS170。仮に、プログラムループが最大であれば、プログラム失敗であると処理される。反面に、プログラムループが最大でなければ、プログラムループの回数が1程度増加される。以後、S130段階に再び進入されるS180。上述したように本発明のプログラム方法は、各プログラムループで負電圧が必要であるか否かを判別し、判別結果にしたがって負電圧発生器123を活性化させる。しかし、本発明のプログラム方法は必ず各プログラムループで負電圧発生の可否を判別する必要がない。図32は本発明によるプログラム方法に対する第2実施形態を示すフローチャートである。図32を参照すれば、プログラム方法は、図31に図示されたプログラム方法でS120及びS130段階が除去され、S115段階で高電圧、低電圧及び負電圧を設定することに差異点がある。図33は図32のプログラム方法の中で2ステップ検証動作にしたがうプログラムループの電圧パルスを例示的に示す図面である。図33を参照すれば、プログラムループが増加することによって、プログラム電圧VPGMは△ISPP程度増加され、各プログラムループは3つの検証区間TV1、TV2、TV3を有する。ここで、第1検証区間TV1で、第1プリ検証電圧PV1及び第1検証電圧V1は負電圧であり、第2及び第3検証区間TV2、TV3でプリ検証電圧PV2、PV3及び検証電圧V2、V3は正電圧である。図33で各プログラムループでプログラムパルスの個数は1つである。しかし、本発明は必ずここに限定される必要がないことは当業者に広く知られている。本発明の実施形態による各プログラムループは少なくとも1つのプログラムパルスを包含できる。本発明は消去状態E図1参照に対する検証動作を遂行できる。図34は消去状態に対する検証動作を遂行するプログラムループにしたがう電圧パルスを例示的に示す図面である。図34を参照すれば、各プログラムループは4つの検証電圧V0、V1、V2、V3に基づいて検証動作を遂行する。ここで、検証電圧V0、V1は負電圧であり、検証電圧V2、V3は正電圧である。読出し方法図35は本発明による読出し方法を例示的に示すフローチャートである。図35を参照すれば、読出し方法は次の通りである。説明を簡単にするために、読出し電圧は第1読出し電圧VR1、第2読出し電圧VR2、第3読出し電圧VR3を含み、第1読出し電圧VR1は負電圧であり、第2及び第3読出し電圧VR2、VR3は正電圧であると仮定する。読出し命令が入力されるS310。以後、読出し動作に必要であるバイアス電圧が発生される。例えば、読出し電圧VR1、VR2、VR3、読出しパス電圧VPASS、高電圧VPPが発生される。負電圧発生器123は第1読出し電圧VR1及びウェル電圧用負電圧NWELLを発生し、低電圧発生器122は第2読出し電圧VR2、VR3を発生し、高電圧発生器121は読出しパス電圧VPASS及び高電圧VPPを発生する。第1読出し電圧VR1に読出し動作を遂行する時、負電圧が提供される回路を具備する全てウェルにはウェル専用負電圧NWELLが提供され、第2及び第3読出し電圧VR2、VR3に読出し動作を遂行する時、ウェルには接地電圧が提供されるS320。第1乃至第3読出し電圧に対する読出し動作が次のように遂行される。選択されたワードラインに読出し電圧が提供され、非選択されたワードラインには読出しパス電圧が提供され、ビットラインはプリチャージされるS330。以後、メモリセルに連結されたビットラインの電圧変化を感知してデータを読出し、読み出されたデータがラッチされ、出力されるS340。以後、不揮発性メモリ装置100と連結されたメモリ制御器図示せずで出力されたデータに対するエラーの可否が判別される。エラーがなければ、読出し動作が完了され、エラーがあれば、エラーが訂正される。エラーが訂正されない場合、読出し電圧VR1、VR2、VR3を変更して読出し動作が再試行され得る。不揮発性メモリ装置の他の実施形態図36は本発明の実施形態による不揮発性メモリ装置400に対する第2実施形態を示す図面である。図36を参照すれば、不揮発性メモリ装置400は2に図示された不揮発性メモリ装置100と比較してコード発生器112及びコード変換機113をさらに含む。コード発生器112はプログラム動作の時、検証電圧或いは読出し動作の時読出し電圧に対応する読出しコードC_RDVFYを発生する。即ち、読出しコードC_RDVFYに対応する検証電圧或いは読出し電圧が発生される。図36では説明を簡単にするために検証電圧或いは読出し電圧に対応する読出しコードC_RDVFYが図示されたが、コード発生器112は高電圧発生器121で発生される電圧例えば、高電圧、プログラム電圧、プログラムパス電圧、読出しパス電圧等を発生するためのトリムコード図4参照TRM0_H~TRM2_Hも発生できる。コード変換機113は読出しコードC_RDVFYを低電圧トリムコードTRM_L図5参照、TRM0_L~TRM2_L及び負電圧トリムコードTRM_N図10参照、TRM0~TRM2、nTRM0~nTRM2の中でいずれか1つに変換する。実施形態において、コード変換機113は読出しコードC_RDVFYの値にしたがってコード変換動作を実行するように具現され得る。例えば、読出しコードC_RDVFYの値が所定の値以上である時、読出しコードC_RDVFYは低電圧トリムコードTRM_Lに変換され、読出しコードC_RDVFYの値が所定の値未満である時、読出しコードC_RDVFYは負電圧トリムコードTRM_Nに変換され得る。実施形態において、読出しコードC_RDVFYの値が所定の値以上である時、コード変換機113は低電圧発生器122を活性化させ、読出しコードC_RDVFYの値が所定の値未満である時、コード変換機113は負電圧発生器123を活性化させ得る。他の実施形態において、コード変換機113は読出しコードC_RDVFYの値にしたがって低電圧発生器122及び負電圧発生器123の中でいずれか1つに読出しコードC_RDVFYを出力するように具現され得る。この時、出力されるコードC_RDVRYが低電圧トリムコードTRM_L及び負電圧トリムコードTRM_Nの中でいずれか1つである。一方、コード発生器112及びコード変換機113を通称してトリムコード発生器図6及び図7参照と称する。低電圧発生器122は低電圧トリムコードTRM_Lに対応する低電圧VLVを発生する。低電圧発生器122に対する詳細な説明は図5で説明したので、ここでは省略する。負電圧発生器122は負電圧トリムコードTRM_Nに対応する負電圧NWL或いはウェル電圧NWELLを発生する。負電圧発生器112に対する詳細な説明は図9乃至図13で説明したので、ここでは省略する。検証電圧或いは読出し電圧は、外部的な要素温度、プログラム状態、P/E回数等にしたがって正電圧から負電圧に変更/調節され得る。本発明の実施形態による不揮発性メモリ装置400はこのような変更に適合な構造で具現される。例えば、コード発生器112は変更された読出しコードC_RDVFYを発生し、コード変換機113はコードC_RDVRYを低電圧トリムコードTRM_L或いは負電圧トリムコードTRM_Nに自動的に変換する。図37は図36に図示されたコード変換機112を例示的に示す図面である。図37を参照すれば、コード変換機112はデフォルトコードレジスター401、温度コード発生器402、温度オフセットレジスター403、再試行オフセットレジスター404、及び加減算器405を含む。デフォルトコードレジスター401はプログラム動作の時、検証電圧或いは読出し動作の時読出し電圧に対応するデフォルトコードC_DFLT<i:0>iは負でない整数を出力する。例えば、iが8であれば、デフォルトコードレジスター401は8ビットのデフォルトコードC_DFLT<7:0>を出力する。実施形態において、デフォルトコードC_DFLT<i:0>は制御ロジック図1参照111によって設定される。温度コード発生器402は不揮発性メモリ装置100の温度に対応するkビットの温度コードTCODE<k:0>kは負でない整数を発生する。ここで、不揮発性メモリ装置100の温度は駆動されるメモリセルを有するページの温度、駆動されるメモリセルを有するメモリブロックの温度、駆動されるメモリセルを有するマットの温度の中で1つであり得る。実施形態において、温度コードTCODE<k:0>は-40°Cから90°Cの間で所定の間隔に対応する値を有することができる。ここで、所定の間隔は10°Cであり得る。温度オフセットレジスター403は温度コードTCODE<k:0>に対応するjビットの第1オフセットコードOS1<j:0>jは負でない整数を出力する。実施形態において、jは4であり得る。実施形態において、第1オフセットコードOS1<j:0>は読出し電圧に関係なく一定である。例えば、消去状態図1の参照Eと第1プログラム状態P1状態とを区分するための第1読出し電圧R1の第1オフセットコードOS1<j:0>と、第1プログラム状態P1と第2プログラム状態P2とを区分するための第2読出し電圧R2の第1オフセットコードOS1<j:0>と、第2プログラム状態P2と第3プログラム状態P3とを区分するための第3読出し電圧R3の第1オフセットコードOS1<j:0>は同一である。再試行オフセットレジスター404は検証動作或いは読出し動作を再試行する時、jビットの第2オフセットコードOS2<j:0>を出力する。実施形態において、第2オフセットコードOS2<j:0>は読出し電圧にしたがって異なり得る。例えば、第1読出し電圧R1の第2オフセットコードOS2<j:0>と、第2読出し電圧R2の第2オフセットコードOS2<j:0>と、第3読出し電圧R3の第2オフセットコードOS2<j:0>とは互に異なる。他の実施形態において、第2オフセットコードOS2<j:0>は読出し電圧にしたがって同一であることもあり得る。実施形態において、第2オフセットコードOS2<j:0>は制御ロジック111によって設定されるか、或いは不揮発性メモリ装置400を制御する外部のメモリ制御器図示せずによって設定され得る。本発明の実施形態による不揮発性メモリ装置400は選択されたワードラインに温度にしたがって負のワードライン電圧及び正のワードライン電圧の中でいずれか1つを提供できる。図37で第1オフセットコードOS1<j:0>と第2オフセットコードOS2<j:0>とは全てjビットのデータである。しかし、第1オフセットコードOS1<j:0>と第2オフセットコードOS2<j:0>とが全てjビットのデータである必要はない。第1オフセットコードが少なくとも1つのビットを有するデータであるか、或いは、第2オフセットコードが少なくとも1つのビットを有するデータであり得る。加減算器405はiビットのデフォルトコードC_DFLT<i:0>、jビットの第1及び第2オフセットコードOS1<j:0>、OS2<j:0>を加算或いは減算して読出しコードC_RDVFYを出力する。本発明の実施形態によるコード発生器112は温度にしたがって或いは再試行にしたがって読出しコードC_RDVFYを変更/調節することができる。図38は図37に図示された温度コード発生器402を例示的に示す図面である。図38を参照すれば、温度コード発生器402は温度基準電圧発生器411、温度検出器412、及びアナログデジタル変換機413を含む。温度基準電圧発生器411は温度検出に必要である基準電圧Vref_temp及び温度コード発生のための直流電圧VDC<M:0>Mは負でない整数を発生する。温度検出器412は基準電圧Vref_tempと駆動されるメモリセルに関連する温度領域以下、‘温度領域’の電圧を比較して温度電圧Vtempを検出する。ここで、温度電圧Vtempは温度に反比例することができる。即ち、温度が増加すれば増加するほど、温度電圧Vtempは減少することができる。一方、温度電圧Vtempと温度の反比例比率例えば、勾配とは抵抗を利用する電圧分配で決定され得る。アナログデジタル変換機413は温度電圧Vtempを直流電圧VDC<M:0>と比較することによって、kビットの温度コードTCODE<k:0>を出力する。本発明の実施形態による温度コード発生器402は温度領域の温度にしたがって、対応する温度コードTCODE<k:0>を発生する。図39は図38に図示されたアナログデジタル変換機413を例示的に示す図面である。図39を参照すれば、アナログデジタル変換機413は複数の比較ユニット421~42M及びエンコーダー423を含む。複数の比較ユニット412~42Mの各々は活性化信号EN_ADCに応答して対応する温度電圧Vtempと直流電圧VDC<M:0>を比較し、その比較結果値CR<M:0>を出力する。エンコーダー423は複数の比較結果値CR<M:0>をエンコーディングしてkビットの温度コードTCODE<k:0>として出力する。本発明の実施形態によるアナログデジタル変換機413は温度電圧Vtempをkビットの温度コードTCODE<k:0>に変換する。図40は図37に図示された温度オフセットレジスター403を例示的に示す図面である。図40を参照すれば、温度オフセットレジスター403は複数のオフセットレジスターユニット431~43kを含む。複数のオフセットレジスターユニット431~43kの各々は、オフセットトリム値を有するデータDI<j:0>、それの反転データnDI<j:0>、対応するレジスターアドレスADD<k:0>、対応する温度コードTCODE<k:0>を受信して第1オフセットコードOS1<j:0>を出力する。ここで、レジスターアドレスADD<k:0>の各々は対応するオフセットレジスター431~43kの活性化の可否を決定する。一方、データDI<j:0>、反転データnDI<j:0>、レジスターアドレスADD<k:0>は制御ロジック図2参照111或いは不揮発性メモリ装置400のメモリ制御器図示せずから出力され得る。結果的に、温度オフセットレジスター403は制御ロジック111或いはメモリ制御器の制御にしたがって複数のオフセットレジスターユニット431~43kを利用することによって、温度コードTCODE<k:0>に対応する第1オフセットコードOS1<j:0>を出力する。図40では温度オフセットレジスター403の実施形態を図示した。図示されていないが、再試行オフセットレジスター404及びデフォルトコードレジスター401も図40に図示された温度オフセットレジスター403と類似に具現され得る。図41は図40に図示されたオフセットレジスターユニットを例示的に示す図面である。以下では説明を簡単にするために1つの第1オフセットレジスターユニット431を説明する。図41を参照すれば、オフセットレジスターユニット431は複数のラッチ回路441~44jを含む。複数のラッチ回路441~44jの各々はレジスターアドレスADD<0>に応答して対応するデータDI<j:0>及び反転データDI<j:0>にしたがうデータをラッチし、温度コードTCODE<0>に応答して第1オフセットコードOS1<j:0>を出力する。以下では説明を簡単にするために第1ラッチ回路441のみを説明する。第1ラッチ回路441は、NMOSトランジスターRNM1~RNM3及び複数のインバータRINV1~RINV3を含む。NMOSトランジスターRNM3はレジスターアドレスADD<0>に応答してターンオンされ、インバータRINV3は温度コードTCODE<0>にしたがって活性される。例えば、ADD<0>が第1であり、TCODE<0>が第1であり、DI<0>が‘0’であり、nDI<0>が‘1’である時、トランジスターRNM1、RNM3はターンオンされ、インバータRINV3は活性化される。したがって、DI<0>に対応する‘0’がオフセットコードOS1<0>として出力される。説明されていないが、残りのラッチ回路も第1ラッチ回路441と同様に具現される。一般的に不揮発性メモリ装置は温度にしたがって閾値電圧分布が変更できる。これにしたがって、読出し電圧が温度にしたがって変更される必要がある。図42は本発明による温度補正を利用する読出し電圧発生方法を示すフローチャートである。図36乃至図42を参照すれば、読出し電圧発生方法は次の通りである。不揮発性メモリ装置400の温度領域の電圧が感知されることによって、温度コードTCODE<k:0>が発生されるS410。温度コードTCODE<k:0>にしたがって読出し読出しコードC_RDVFYが補正されるS420。補正された読出し読出しコードC_RDVFYは負電圧トリムコードTRM_N或いは低電圧トリムコードTRM_Lの中でいずれか1つに変更されるS430。変更された読出しコードにしたがって読出し電圧が発生されるS440。本発明の実施形態による読出し電圧発生方法は、温度にしたがって負電圧を発生するか、或いは低電圧を発生できる。図43は温度にしたがって読出し電圧が正電圧から負電圧に変更されることを例示的に示す閾値電圧分布である。図43を参照すれば、高い温度での閾値電圧分布は、低い温度でのそれより全体的に所定の値程度下がることになる。これにしたがって、高い温度で読出し電圧R1’、R2’、R3’は、低い温度での読出し電圧R1、R2、R3より低く設定される必要がある。この時、低い温度での第1読出し電圧R1は正電圧であり、高い温度での第1読出し電圧R1’は負電圧であり得る。本発明の実施形態による不揮発性メモリ装置図36参照400は温度にしたがって正電圧から負電圧に変更される読出し電圧を有することができる。一般的に不揮発性メモリ装置は一定な時間が経過すれば、電荷格納層の電荷がディスチャージされることよって閾値電圧が変更できる。これにしたがって、読出し電圧が時間にしたがって変更される必要がある。データ信頼性を測定するために高温データリテンションHighTemperatureDataRetention、以下、‘HTDR’テストが遂行できる。図44はHTDR前後にしたがって読出し電圧が正電圧から負電圧に変更されることを示す閾値電圧分布である。図44を参照すれば、HTDRが遂行された後の閾値電圧分布は、HTDRが遂行される前のそれより分布の幅が広くなる。これにしたがって、HTDRが遂行された後の読出し電圧R1’、R2’、R3’は、HTDRが遂行される前の読出し電圧R1、R2、R3より低く設定される必要がある。この時、HTDRが遂行される前の第1読出し電圧R1は正電圧であり、HTDRが遂行された後の第1読出し電圧R1’は負電圧であり得る。図45は本発明の実施形態による不揮発性メモリ装置500に対する第3実施形態を示すブロック図である。図45を参照すれば、不揮発性メモリ装置500はメモリセルアレイ510、ローデコーダー520、カラムデコーダー530、書込み/読出し回路read/writecircuit540、電圧発生回路550、電圧選択スイッチ回路560、及び制御ロジック570を含む。メモリセルアレイ510はワードラインWLを通じてローデコーダー520に連結され、ビットラインBLを通じて書込み/読出し回路540に連結され得る。メモリセルアレイ510は複数の行又はワードラインと複数の列又はビットラインに配列されたメモリセルを含む。メモリセルアレイ510に含まれた複数のメモリセルは複数のメモリブロックMemoryBlocksを構成することができる。メモリセルアレイ510に対する具体的な説明は後述する図46で詳細に説明される。ローデコーダー520は電圧選択回路560とメモリセルアレイ510との間に連結される。ローデコーダー520は制御ロジック570の制御によって動作するように構成される。ローデコーダー520は外部からローアドレスX-ADDRを入力し、入力されたローアドレスX-ADDRをデコーディングする。ローデコーダー120はローアドレスX-ADDRのデコーディング結果に基づいてワードラインWLを選択する。ローデコーダー520は電圧選択スイッチ560の出力例えば、電圧を選択されたワードライン及び非選択されたワードラインへ伝達する機能を遂行する。カラムデコーダー530は書込み/読出し回路540に連結される。カラムデコーダー530は制御ロジック570の制御に応答して動作するように構成される。カラムデコーダー530は外部から列アドレスY-ADDRを入力し、入力された列アドレスY-ADDRをデコーディングする。列アドレスY-ADDRのデコーディング結果は書込み/読出し回路540に提供される。書込み/読出し回路540は制御ロジック570によって制御され、動作モードにしたがって感知増幅器senseamplifierとして、又は書込みドライバーwritedriverとして動作する。例えば、検証/正常読出し動作の場合、書込み/読出し回路540はメモリセルアレイ510からデータを読み出すための感知増幅器として動作する。正常読出し動作の時列選択回路530を通じて読み出されたデータDATAは、不揮発性メモリ装置500外部例えば、メモリコントローラ又はホストに出力される。これと異なりに、検証読出し動作の時列選択回路530を通じて読み出されたデータは、不揮発性メモリ装置500内部のパス/フェイル検証回路図示せずに提供されて、メモリセルのプログラム成功の可否を判断するのに利用され得る。プログラム動作の場合、書込み/読出し回路540はメモリセルアレイ510に格納されるデータにしたがって、ビットラインBL0~BLnを駆動する書込みドライバーとして動作する。書込み/読出し回路540はプログラム動作の時、メモリセルアレイ510に書き込まれるデータDATAをバッファ図示せずから受信し、入力されたデータDATAにしたがってビットラインBL0~BLnを駆動する。このため、書込み/読出し回路540は列又はビットライン又は列対又はビットライン対の各々対応される複数のページバッファPBで構成され得る。各々のページバッファPB内部には複数のラッチが具備され得る。複数のラッチはページバッファPBから感知されたデータをラッチする動作及び/又はプログラムされるデータをラッチする動作を遂行できる。電圧発生回路550には高電圧発生器551、低電圧発生器553、及び負電圧発生器555が包含され得る。高電圧発生器551は制御ロジック570の制御にしたがって、不揮発性メモリ装置500の駆動に必要である正の高電圧を発生できる。高電圧発生器551から発生された正の高電圧は、プログラム動作の時、プログラム電圧Vpgm、パス電圧Vpass等として利用され得る。低電圧発生器553は制御ロジック570の制御にしたがって、不揮発性メモリ装置500の駆動に必要である正の低電圧を発生できる。低電圧発生器553から発生された正の低電圧は、プログラム又は読出し動作の時読出し電圧Vrd、検証電圧Vvfy、デカップリング電圧、ブロッキング電圧等として利用され得る。負電圧発生器555は制御ロジック570の制御にしたがって、不揮発性メモリ装置500の駆動に必要である負電圧を発生できる。負電圧発生器555から発生された負電圧は、プログラム又は読出し動作の時読出し電圧Vrd、検証電圧Vvfy、デカップリング電圧、ブロッキング電圧等として利用され得る。そして、負電圧発生器555から発生された負電圧はメモリセルが形成されたバルク例えば、ウェル領域に供給することもできる。以下、本発明では不揮発性メモリ装置500を駆動するためにワードラインに印加される電圧をワードライン電圧と称する。高電圧発生器551及び低電圧発生器553の出力は電圧選択スイッチ回路560へ伝達され得る。負電圧発生器555の出力は電圧選択スイッチ560及びローデコーダー520へ伝達され得る。電圧選択スイッチ回路560は電圧発生回路550、ローデコーダー520、及び制御ロジック570に連結され得る。電圧選択スイッチ回路560は制御ロジック570の制御に応答して、電圧発生回路550から出力される電圧の中で1つを選択することができる。電圧選択スイッチ回路560で選択された電圧はローデコーダー520を通じて対応されるワードラインWLに提供され得る。制御ロジック570の制御によって、負電圧発生器555の出力が選択された場合、電圧選択スイッチ回路560は負電圧発生器555から発生された負電圧をローデコーダー520へ伝達することができる。負電圧を電界効果トランジスターを通じてローデコーダー520へ伝達するために、電圧選択スイッチ回路560のウェル領域とローデコーダー520のウェル領域が負電圧発生器555から発生された負電圧によってバイアスされ得る。負電圧発生器555が非活性化された場合、負電圧発生器555は制御ロジック570の制御に応答して接地電圧を発生できる。高電圧又は低電圧が電圧選択スイッチ回路560及びローデコーダー520を通じてワードラインWLへ伝達される時、電圧選択スイッチ回路560及びローデコーダー520のウェル領域は接地電圧にバイアスされ得る。負電圧発生器555は図9及び図13に図示された負電圧発生器123、123_1と同様に具現され得る。制御ロジック570は不揮発性メモリ装置500のプログラム、消去、及び読出し動作と関連された全体動作を制御する。電圧発生回路550は動作モードにしたがって、各々のワードラインに供給されるワードライン電圧と、メモリセルが形成されたバルク例えば、ウェル領域に供給される電圧を電圧を発生できる。電圧発生回路550の電圧発生動作は制御ロジック570の制御によって遂行できる。図46は図45のメモリセルアレイを具体的に示すブロック図である。図46を参照すれば、各々のメモリブロックには各々のメモリブロックにはビットラインBL0~BLnに各々連結された複数のセルストリング又はNANDストリング511が包含され得る。セルストリング511には少なくとも1つのストリング選択トランジスターSSTと、複数のメモリセルMC0~MCnと、少なくとも1つの接地選択トランジスターGSTとが包含され得る。各々のセルストリング511において、ストリング選択トランジスターSSTのドレーンはビットラインに連結され、接地選択トランジスターGSTのソースは共通ソースラインCSLに連結される。そして、ストリング選択トランジスターSSTのソースと接地選択トランジスターGSTのドレーンとの間には複数のメモリセルMC0~MCnが直列に連結される。メモリセルMC0~MCn各々にはセル当りNビットNは1より大きいか、或いは同一であるのデータ情報を格納するように構成され得る。メモリセルMC0~MCnは電荷格納層に電荷を注入して各々のビット情報を格納できる。実施形態において、メモリセルMC0~MCnは絶縁膜で遮断された伝導性フローティングゲートFloatingGateを電荷格納層として利用することができる。また、他の実施形態において、メモリセルMC0~MCnは既存の伝導性フローティングゲートの代わりにSi3N4、Al2O3、HfAlO、HfSiO等のような絶縁膜を電荷格納層として利用することもできる。Si3N4、Al2O3、HfAlO、HfSiO等のような絶縁膜を電荷格納層として利用する構造のフラッシュメモリをチャージトラップ形フラッシュChargeTrapFlash、CTFと称するメモリと称することもある。以下で説明される本発明の不揮発性メモリ装置500の動作特性は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュにも全て適用できる。また、本発明のメモリセルアレイ110は、複数のセルアレイが多層に積層されたスタックフラッシュ構造、ソース―ドレーンが無いフラッシュ構造、ピン―タイプフラッシュ構造、及び3次元フラッシュ構造の中でいずれか1つに構成され得る。一方、図46には本発明の不揮発性メモリ装置500がNAND形フラッシュメモリNAND-typeFlashmemoryで構成される場合が例示的に図示されている。しかし、これは本発明が適用される一実施形態に過ぎないし、以下で説明される本発明の不揮発性メモリ装置500の動作特性はNANDフラッシュメモリのみでなく、NORフラッシュメモリNOR-typeFlashmemory、少なくとも2種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラが内装されたフラッシュメモリ等にも適用できる。図46に示したように、同一行に配列されたメモリセルの制御ゲートは対応されるワードラインWL0-WLmと共通に連結される。ストリング選択トランジスターSSTはストリング選択ラインSSLを通じて印加される電圧によって制御され、接地選択トランジスターGSTは接地選択ラインGSLを通じて印加される電圧によって制御される。そして、メモリセルMC0~MCnは対応するワードラインWL0~WLmを通じて印加される電圧によって制御される。各々のワードラインWL0~WLmに接続されたメモリセルは1つのページ、1つのページより小さいサブページ、又は複数のページに該当されるデータを格納できる。NAND形フラッシュメモリに格納されたデータを読み出す読出し動作と、NAND形フラッシュメモリにデータを格納するプログラム動作は、1つ又は複数のページ単位に遂行され、場合によってはサブページ単位に遂行されることもできる。NAND形フラッシュメモリに格納されているデータを消去する消去動作は、複数のページで構成されたブロック単位に遂行できる。図47は図45に図示された不揮発性メモリ装置500のプログラム方法に対する第1実施形態を示す図面である。図47を参照すれば、本発明の第1実施形態で第1ページ1stpageのプログラム状態Pは第2ページ2ndpageのプログラム状態P2、P3にプログラムされ得る。選択されたメモリセルに第1ページ1stpage又はLSBpageをプログラムすれば、メモリセルの各々は消去状態E又はプログラム状態Pの中でいずれか1つのデータ状態を有するようになる。ここで、プログラム状態Pに対応する閾値電圧分布は0Vより低い閾値電圧領域に分布することができる。選択されたメモリセルに第2ページ2ndpageをプログラムすれば、メモリセルの各々は消去状態E0と複数のプログラム状態P1、P2、P3との中でいずれか1つのデータ状態を有するようになる。ここで、消去状態E0とプログラム状態P1とは第2ページのプログラムによって消去状態Eからプログラムされた状態を意味する。そして、プログラム状態P2、P3はプログラム状態Pから第2ページ2ndpageのプログラムによって形成される閾値電圧分布である。負の電圧領域に分布するプログラム状態Pから負の電圧領域に分布するプログラム状態P2にプログラムされ得る。第2ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第1ページ1stpageデータをラッチするためのイニシャル読出しInitialread動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Vrd0は負の電圧で提供される。選択されたメモリセルのワードラインに負の電圧で提供される読出し電圧Vrd0によってメモリセルの各々に格納された第1ページのビット値が感知される。イニシャル読出し動作によって感知された第1ページデータはページバッファ図示せずに具備されるラッチに格納される。そして、第2ページ2ndpageに対応するデータビットがページバッファに具備されるその他のラッチにロードloadされる。イニシャル読出しによってラッチされた第1ページのビット値と、書き込まれるデータに提供される第2ページのビット値にしたがってターゲット状態targetstateが決定される。プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態P1、P2、P3に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Vvfy1、Vvfy2、Vvfy3が順次的に印加され得る。ここで、検証電圧Vvfy1、Vvfy2は負の電圧で提供される。以上で説明されたように、第2ページをプログラムした後に形成される電圧分布によれば、消去状態E0と0Vとの間には少なくとも2つのプログラム状態P1、P2が包含される。負のプログラム状態Pから他の負のプログラム状態P2にプログラムされるためには消去状態E0と0Vとの間には少なくとも2つのプログラム状態を収容するための負電圧ウインドーNegativeVoltageWindow:NVWが設定されなければならない。図48は図47のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図48を参照すれば、選択されたメモリセルに対するプログラム―検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作とでのワードライン電圧波形は省略された。先ず、プログラム電圧Vpgm1が選択されたメモリセルのワードラインに提供される。この時、プログラム以前に検証読出し動作を実施する場合、選択されたメモリセルの中で論理‘1’が書き込まれるメモリセルはプログラム禁止ProgramInhibitされる。反面、選択されたメモリセルの中でで論理‘0’が書き込まれるメモリセルの電荷格納層にはプログラム電圧Vpgm0による電荷注入が行われる。プログラム電圧Vpgm1の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Vvfy1、Vvfy2、Vvfy3が提供される。このようなプログラム-検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、不揮発性メモリ装置500は増加形ステップパルスプログラミングIncrementalStepPulseProgramming:ISPP方式によってプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Vpgm1~VpgmNは、ISPP方式にしたがってΔVp程度段階的に増加された電圧レベルを有する。実施形態において、各々のプログラムループでは1回のプログラム電圧Vpgm1~VpgmNが印加される時毎に第1乃至第3検証電圧Vvfy1、Vvfy2、Vvfy3を利用する3回の検証読出し動作が遂行できる。ここで、プログラム電圧Vpgm1~VpgmNは正の高電圧で構成され得る。実施形態において、プログラム電圧Vpgm1~VpgmNは制御ロジック570の制御によって高電圧発生器571から発生され得る。実施形態において、第1及び第2検証電圧Vvfy1、Vvfy2は負電圧で構成され得る。第2検証電圧Vvfy2は第1検証電圧Vvfy1より高いレベルの負の電圧で構成され得る。第1及び第2検証電圧Vvfy1、Vvfy2は全て制御ロジック570の制御によって負電圧発生器555から提供され得る。第3検証電圧Vvfy3は正の電圧で構成され得る。第3検証電圧Vvfy3は制御ロジック570の制御によって低電圧発生器553から提供され得る。図49は図45に図示された不揮発性メモリ装置500のプログラム方法に対する第2実施形態を示す図面である。図49を参照すれば、本発明の第2実施形態で第2ページ2ndpageのプログラム状態P1は第3ページ3rdpageのプログラム状態Q2、Q3にプログラムされ得る。選択されたメモリセルに第2ページ2ndpageをプログラムすれば、メモリセルの各々は消去状態E0と複数のプログラム状態P1、P2、P3との中でいずれか1つのデータ状態を有するようになる。ここで、プログラム状態P1に対応する閾値電圧分布は0Vより低い閾値電圧領域に分布することができる。選択されたメモリセルを第3ページ3rdpageデータにプログラムすれば、メモリセルの各々は消去状態E0と複数のプログラム状態Q1、Q2、Q3、Q4、Q5、Q6、Q7との中でいずれか1つのデータ状態を有するようになる。ここで、消去状態E0とプログラム状態Q1とは第3ページのプログラムによって消去状態E0からプログラムされた状態を意味する。そして、プログラム状態Q2、Q3はプログラム状態P1から第3ページ3rdpageのプログラムによって形成される閾値電圧分布である。本発明の実施形態によれば、メモリセルは負の電圧領域に分布するプログラム状態P1から負の電圧領域に分布するプログラム状態Q2にプログラムされ得る。第3ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第1ページ1stpageデータをラッチするためのイニシャル読出しInitialread動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Vrd1は負の電圧に提供される。読出し電圧Vrd2はOV、又はそれより若干低い負の電圧に提供されることもあり得る。そして、読出し電圧Vrd3は正の電圧に提供され得る。選択されたメモリセルのワードラインに提供される読出し電圧Vrd1、Vrd2、Vrd3によってメモリセルの各々に格納された第2ページのビット値が感知される。イニシャル読出し動作によって感知された第2ページデータはページバッファ図示せずに具備されるラッチに格納される。そして、第3ページ3rdpageに対応するデータビットがページバッファに具備されるその他のラッチにロードloadされる。イニシャル読出しによってラッチされた第2ページのビット値と、書き込まれるデータに提供される第3ページのビット値にしたがってターゲット状態targetstateが決定される。プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態Q1、Q2、Q3、Q4、Q5、Q6、Q7に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7が順次的に印加され得る。ここで、検証電圧Vvfy1、Vvfy2は負の電圧に提供される。以上で説明されたように、第3ページをプログラムした後に形成される電圧分布によれば、消去状態E0と0Vとの間には少なくとも2つのプログラム状態Q1、Q2が包含される。負のプログラム状態P1から他の負のプログラム状態Q2にプログラムされるためには消去状態E0と0Vとの間には少なくとも2つのプログラム状態を収容するための負電圧ウインドーNegativeVoltageWindow:NVWが設定されなければならない。図50は図49のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図50を参照すれば、選択されたメモリセルに対するプログラム―検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作でのワードライン電圧波形は省略される。先ず、プログラム電圧Vpgm1が選択されたメモリセルのワードラインに提供される。この時、プログラム以前に検証読出し動作を実施する場合、選択されたメモリセルの中で論理第1が書き込まれるメモリセルはプログラム禁止ProgramInhibitされる。反面、選択されたメモリセルの中で論理‘0’が書き込まれるメモリセルの電荷格納層にはプログラム電圧Vpgm1による電荷注入が行われる。プログラム電圧Vpgm1の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7が提供される。このようなプログラム―検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、増加形ステップパルスプログラミングIncrementalStepPulseProgramming:ISPP方式によってメモリセルがプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Vpgm1~VpgmNは、ISPP方式にしたがってΔVp程度段階的に増加された電圧レベルを有する。実施形態において、各々のプログラムループでは1回のプログラム電圧Vpgm1~VpgmNが印加される時毎に第1乃至第3検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7を利用する7回の検証読出し動作が遂行できる。ここで、プログラム電圧Vpgm1~VpgmNは正の高電圧で構成され得る。実施形態において、プログラム電圧Vpgm1~VpgmNは制御ロジック570の制御によって高電圧発生器571から発生され得る。実施形態において、第1及び第2検証電圧Vvfy1、Vvfy2は負電圧で構成され得る。第2検証電圧Vvfy2は第1検証電圧Vvfy1より高いレベルの負の電圧で構成され得る。第1及び第2検証電圧Vvfy1、Vvfy2は全て制御ロジック570の制御によって負電圧発生器555から提供され得る。第3検証電圧Vvfy3は正の電圧で構成され得る。第3検証電圧Vvfy3は制御ロジック570の制御によって低電圧発生器553から提供され得る。図51は図45に図示された不揮発性メモリ装置500のプログラム方法に対する第3実施形態を示す図面である。図51を参照すれば、本発明の第3実施形態で第nページn-thpageのプログラム状態P1は第n1ページn1-thpageのプログラム状態Q2、Q3にプログラムされ得る。そして、第nページn-thpageのプログラム状態P2は第n1ページn1-thpageのプログラム状態Q4、Q5にプログラムされ得る。ここで、第n1ページをプログラムする時のプログラム状態Q1、Q2、Q3、Q4は各々負の閾値電圧領域に分布する。そして、これらの中で、プログラム状態P2、P3、P4はプログラム状態P1、P2からデータのプログラムによって移動された状態である。選択されたメモリセルを第n1ページにプログラムすれば、メモリセルの各々は消去状態E0と複数のプログラム状態Q1、Q2、Q3、Q4、Q5、Q6、Q7、...との中でいずれか1つのデータ状態を有するようになる。ここで、消去状態E0とプログラム状態Q1とは第n1ページのプログラムによって消去状態E0からプログラムされた状態を意味する。そして、プログラム状態P2、P3、P4はプログラム状態P1、P2から第n1ページのプログラムによって形成される閾値電圧分布である。本発明の実施形態によれば、メモリセルは負の電圧領域に分布するプログラム状態P1、P2から負の電圧領域に分布するプログラム状態Q2、Q3、Q4にプログラムされ得る。第n1ページをプログラムする手続は次の通りである。先ず、選択されたメモリセルの各々にプログラムされた第nページ1stpageデータをラッチするためのイニシャル読出しInitialread動作が実施される。この時、イニシャル読出しのために提供される読出し電圧Vrd1、Vrd2は負の電圧に提供される。読出し電圧Vrd3はOV、又はそれより若干低い負の電圧に提供されることもあり得る。そして、読出し電圧Vrd4は正の電圧に提供され得る。選択されたメモリセルのワードラインに提供される読出し電圧Vrd1、Vrd2、Vrd3、...によってメモリセルの各々に格納された第nページのビット値が感知される。イニシャル読出し動作によって感知された第nページデータはページバッファ図示せずに具備されるラッチに格納される。そして、第n1ページに対応するデータビットがページバッファに具備されるその他のラッチにロードloadされる。イニシャル読出しによってラッチされた第nページのビット値と、書き込まれるデータに提供される第n1ページのビット値とにしたがってターゲット状態targetstateが決定される。プログラム動作の時には、プログラム電圧が選択されたメモリセルのワードラインに印加される。続いて、選択されたメモリセルのプログラムの可否を検出するための検証読出しが各々のプログラム状態Q1、Q2、Q3、Q4、Q5、Q6、Q7、...に対応する回数程度実施される。即ち、選択されたメモリセルのワードラインに検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、...が順次的に印加され得る。ここで、検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4は負の電圧に提供される。以上で説明されたように、第n1ページをプログラムした後に形成される電圧分布によれば、消去状態E0と0Vとの間には複数のプログラム状態Q1、Q2、Q3、Q4が包含される。負のプログラム状態P1、P2から他の負のプログラム状態Q2、Q3、Q4にプログラムされるためには消去状態E0と0Vとの間には少なくとも2つのプログラム状態Q1、Q2、Q3、Q4を収容するための負電圧ウインドーNegativeVoltageWindow:NVWが設定されなければならない。図52は図51のプログラム状態を有するメモリセルの例示的なプログラム動作を示す波形図である。図52を参照すれば、選択されたメモリセルに対するプログラム-検証サイクルの間に提供されるワードライン電圧の波形が図示される。マルチビットを選択されたメモリセルに格納するために実施されるイニシャル読出し動作と、プログラム電圧が提供される前に実施される検証動作とでのワードライン電圧波形は省略される。先ず、プログラム電圧Vpgm1が選択されたメモリセルのワードラインに提供される。プログラム電圧Vpgm1の提供に続き、選択されたメモリセルのワードラインには検証読出し電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、...、VvfyNが提供される。このようなプログラム-検証サイクルは全てメモリセルがターゲット状態にプログラムされる時まで反複され得る。メモリセルの閾値電圧分布を正確に制御するために、増加形ステップパルスプログラミングIncrementalStepPulseProgramming:ISPP方式によってメモリセルがプログラムされ得る。この場合、各々のプログラムループでプログラムに使用されるプログラム電圧Vpgm1~VpgmNは、ISPP方式にしたがって、△Vp程度段階的に増加された電圧レベルを有する。実施形態において、各々のプログラムループでは1回のプログラム電圧Vpgm1~VpgmNが印加される時毎に第1乃至第3検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4、Vvfy5、Vvfy6、Vvfy7、...、VvfyNを利用する7回の検証読出し動作が遂行できる。ここで、プログラム電圧Vpgm1~VpgmNは正の高電圧で構成され得る。実施形態において、プログラム電圧Vpgm1~VpgmNは制御ロジック570の制御によって高電圧発生器571から発生され得る。実施形態において、第1乃至4検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4は負の電圧に構成され得る。第2検証電圧Vvfy2は第1検証電圧Vvfy1より高いレベルの負の電圧で構成され得る。第3検証電圧Vvfy3は第2検証電圧Vvfy2より高いレベルの負の電圧で構成され得る。第4検証電圧Vvfy4は第3検証電圧Vvfy3より高いレベルの負の電圧で構成され得る。第1乃至第4検証電圧Vvfy1、Vvfy2、Vvfy3、Vvfy4は全て制御ロジック570の制御によって負電圧発生器555から提供され得る。第5検証電圧Vvfy5以上は正の電圧で構成され得る。第5検証電圧Vvfy5及びそれより高い検証電圧Vvfy6、Vvfy7、...は制御ロジック570の制御によって低電圧発生器553から提供され得る。図53は図45に図示された不揮発性メモリ装置500のプログラム方法を簡略に示す順序図である。図53を参照すれば、プログラムループを実施する以前にイニシャル読出し動作や、検証読出し動作が実施できる。マルチビットデータを以前にメモリセルに対するイニシャル読出し動作が実施されるS410。この時、各々のメモリセルに格納されたデータが感知されて対応するページバッファのラッチに格納される。そして、プログラムされるデータがページバッファのその他のラッチにロードされる。選択されたメモリセルに対する検証読出しが実施できるS420。この時、検証読出し電圧は負の電圧領域に含まれる検証読出し電圧例えば、図49のVvfy1、Vvfy2に提供され得る。検証読出し動作によって、メモリセルのビットラインはプログラム禁止ProgramInhibitedになるようにバイアスされるか、或いは、0Vにバイアスされ得る。選択されたメモリセルのワードラインにプログラム電圧が印加されるプログラム実行Programexecution動作が実施されるS430。最初プログラムループでのプログラム電圧Vpgm0は最も低い高電圧に提供され、以後に提供されるプログラム電圧は次第に高くなるISPP方式にプログラム電圧が提供され得る。プログラム電圧Vpgmが印加されたメモリセルは複数の検証読出し電圧Vvfy1、Vvfy2、...、VvfyNによって感知されるS440。検証読出し電圧Vvfy1、Vvfy2、...、VvfyNによって選択されたメモリセルがターゲット状態にプログラムされたかを検出される。ターゲット状態にプログラムされたメモリセルはページバッファによってプログラム禁止Programinhibitなるように設定される。全て選択されたメモリセルがプログラムされたかを検出されるS450。もし、全てメモリセルがプログラム完了されたことと検出されればYes、選択されたメモリセルに対するプログラム手続は終了される。反面、相変わらずターゲット状態にプログラムされなかったメモリセルが存在することと検出されればNo、手続はプログラム電圧をステップ電圧△Vp程度上昇させるS460段階に移動する。以前ループでより増加されたプログラム電圧が発生されるS460。そして、手続は増加されたプログラム電圧を選択されたメモリセルへ印加するためのS430段階に帰還する。S430乃至S460段階は1つのプログラムループを構成し、選択されたメモリセルがプログラム完了されるまで反複される。以上で説明された本発明の実施形態によるプログラム方法によると、選択されたメモリセルの中で一部の閾値電圧は、負の電圧領域に存在するプログラム状態からその他の負の電圧領域に存在するプログラム状態にプログラムされ得る。ここで、S420段階は選択的に遂行されるか、或いは遂行されないこともあり得る。図54は本発明の実施形態による不揮発性メモリ装置600に対する第4実施形態を示す図面である。図54を参照すれば、不揮発性メモリ装置600は、正電圧PVを第1ライン612に提供するための第1電圧提供パス回路610及び負電圧NVを第2ライン622に提供するための第2電圧提供パス回路620を含む。ここで、第1ライン612及び第2ライン612はワードラインに対応するラインである。第1電圧提供パス回路610は選択トランジスターPST及び正電圧選択スイッチ613を含む。選択トランジスターPSTは正電圧PVが提供されるライン611と正電圧選択スイッチ613の制御にしたがって正電圧PVが提供されるライン612との間に連結される。正電圧選択スイッチ613は正電圧用活性化信号ENPに応答して選択トランジスターPSTのゲートに高電圧VPP及び接地電圧の中でいずれか1つを提供するかを決定する。正電圧選択スイッチ613は第1及び第2インバータINV1P、INV2P、第1及び第2デプレショントランジスターNHD1P、NHD2P、高電圧用PMOSトランジスターPHP及び低電圧用NMOSトランジスターNLPを含む。第2電圧提供パス回路620は、選択トランジスターNST及び負電圧選択スイッチ623を含む。選択トランジスターNSTは負電圧NVが提供されるライン621と負電圧選択スイッチ623の制御にしたがって負電圧NVが提供されるライン612との間に連結される。負電圧選択スイッチ623は図15に図示されたスイッチ213と同一な構成或いは動作を包含する。一方、ライン621に負電圧NVが提供される時、第2電圧提供パス回路620が形成されたウェルに提供されるウェル電圧NWELLは負電圧NVであり得る。図54に図示された不揮発性メモリ装置600は1つの第1電圧提供パス回路610及び1つの第2電圧提供パス回路620を含む。しかし本発明がここに限定される必要はない。本発明による不揮発性メモリ装置は少なくとも1つの第1電圧提供パス回路及び少なくとも1つの第2電圧提供パス回路を包含するように具現され得る。図2に図示された不揮発性メモリ装置100は3つの電圧発生器121、122、123を含む。しかし、本発明の電圧発生器がここに限定される必要はない。図55は本発明の実施形態による不揮発性メモリ装置700に対する第5実施形態を示す図面である。図55を参照すれば、不揮発性メモリ装置700は、図2に図示された不揮発性メモリ装置100と比較して低電圧発生器及び読出し検証電圧スイッチングが除去された構造である。電圧発生器703は正電圧発生器721及び負電圧発生器723を含む。ワードライン電圧選択スイッチ回路705はプログラム電圧VPGM、消去電圧VERS、ペリ電圧VLV、負電圧NWLを受信していずれか1つをワードライン電圧として選択する。制御ロジック711は不揮発性メモリ装置700の全般的な動作を制御する。多様な閾値電圧の応用例図56は消去状態を検証する閾値電圧分布を例示的に示す図面である。図56を参照すれば、消去状態Eの検証電圧V0は負電圧であり、残り検証電圧V1、V2、V3は正電圧である。したがって、負電圧で消去状態Eを検証することによって、消去状態Eのメモリセルの分布を狭くすることができる。即ち、プログラム実行後のカップリングによる消去電圧の閾値電圧分布の広がりが負電圧の検証電圧V0を利用して防止され得る。図57は消去状態を検証する閾値電圧分布を例示的に示すその他の図面である。図57を参照すれば、消去状態Eの検証電圧V0及び第1プログラム状態P1の検証電圧V1は負電圧であり、残り検証電圧V2、V3は正電圧である。即ち、消去状態Eのみでなく第1プログラム状態P1の一部が負電圧領域に位置し、消去状態E及び第1プログラム状態P1の検証電圧V0、V1として負電圧が利用される。図58は本発明による不揮発性メモリ装置の閾値電圧分布を例示的に示すその他の図面である。図58を参照すれば、消去状態E及び第1プログラム状態P1は負電圧領域に含まれ、第2及び第3プログラム状態P2、P3は正電圧領域に包含される。即ち、消去状態E及び第1プログラム状態P1と、第2及び第3プログラム状態P2、P3との分布が対称的に形成される。図59は本発明による不揮発性メモリ装置の閾値電圧分布を例示的に示すその他の図面である。図59を参照すれば、第2プログラム状態P2の一部が負電圧領域に包含される。本発明は3ビットマルチレベルセル不揮発性メモリ装置にも適用できる。図60は本発明による3ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第1実施形態を示す図面である。図60を参照すれば、閾値電圧分布は1つの消去状態E及び7つのプログラム状態Q1~Q7を含み、第2プログラム状態Q2の一部が負電圧領域に包含される。図61は本発明による3ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第2実施形態を示す図面である。図61を参照すれば、第3プログラム状態Q3の一部が負電圧領域に包含される。図62は本発明による3ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布の第3実施形態を示す図面である。図62を参照すれば、消去状態E及び第1乃至第3プログラム状態Q1~Q3は負電圧領域に含まれ、第4乃至第7プログラム状態Q4~Q7は正電圧領域に包含される。本発明は4ビットマルチレベルセル不揮発性メモリ装置にも適用できる。図63は本発明による4ビットマルチレベルセル不揮発性メモリ装置の閾値電圧分布を例示的に示す図面である。図63を参照すれば、消去状態E及び第1乃至第7プログラム状態ST1~ST7は負電圧領域に含まれ、第8乃至第15プログラム状態ST8~ST15は正電圧領域に包含される。図64は図60に図示された閾値電圧分布にしたがうプログラム動作を例示的に示す図面である。1つのメモリセルに3ビットを格納する場合、ロービットは第1ページデータ、中間ビットは第2ページデータ、上位ビットは第3ページデータに定義する。図64を参照すれば、第1ページデータプログラム動作の時、プログラム状態Pの一部が負電圧領域に包含される。第2ページMSBプログラム動作の時、第1ページデータプログラム動作の消去状態Eは消去状態E或いは第1プログラムP1状態にプログラムされ、第1ページデータプログラム動作のプログラム状態Pは第2プログラム状態P2或いは第3プログラム状態P3にプログラムされる。第3ページデータプログラム動作の時、第2ページデータプログラム動作の消去状態Eは消去状態E或いは第1プログラム状態Q1にプログラムされ、第2ページデータプログラム動作の第1プログラム状態P1はプログラム状態Q2或いはプログラム状態Q3にプログラムされ、第2ページデータプログラム動作の第2プログラム状態P2はプログラム状態Q4或いはプログラム状態Q5にプログラムされ、第2ページデータプログラム動作の第3プログラム状態P3はプログラム状態Q6或いはプログラム状態Q7にプログラムされる。多様な応用例本発明は垂直形vertical不揮発性メモリ装置にも適用できる。図65は本発明の実施形態による垂直形不揮発性メモリ装置を例示的に示す図面である。図65を参照すれば、不揮発性メモリ装置800はメモリセルアレイ810、ドライバー820、入出力回路830、及び制御ロジック840を含む。メモリセルアレイ810は複数のメモリブロックBLK1~BLzzは2以上の整数を含む。メモリブロックBLK1~BLKzの各々は複数のメモリセルを含む。メモリブロックBLK1~BLKzの各々は垂直構造或いは3次元構造を有する。実施形態において、メモリブロックBLK1~BLKzの各々は第1乃至第3方向に沿って伸張された構造物を含む。また、実施形態において、メモリブロックBLK1~BLKzの各々は第2方向に沿って伸張された複数の垂直ストリングNSを含む。また、実施形態において、メモリブロックBLK1~BLKzの各々は第1及び第3方向に沿って複数の垂直ストリングNSを含む。垂直ストリングNSのの各々は1つのビットラインBL、少なくとも1つのストリング選択ラインSSL、少なくとも1つの接地選択ラインGSL、1つのワードラインWL、及び1つの共通ソースラインCSLに連結される。即ち、メモリブロックBLK1~BLKzの各々は複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び複数の共通ソースラインCSLに連結される。ドライバー820は複数のワードラインWLを通じてメモリセルアレイ210に連結される。ドライバー820は制御ロジック840の制御に応答して動作するように具現される。ドライバー820は外部からアドレスADDRを受信する。ドライバー820は入力されたアドレスADDRをデコーディングするように具現される。デコーディングされたアドレスを利用して、ドライバー820は複数のワードラインWLの中で1つを選択する。ドライバー820は選択及び非選択されたワードラインに電圧を提供するように具現される。実施形態において、プログラム動作、読出し動作、或いは消去動作の時、ドライバー820はプログラム動作と連関されたプログラム電圧、読出し動作と連関された読出し電圧、或いは消去動作と連関された消去電圧をワードラインWLに提供するように具現される。実施形態において、ドライバー820はワードラインを選択及び動作するワードラインドライバー821を含む。また、ドライバー820は複数の選択ラインSLを選択及び動作するように具現される。実施形態において、ドライバー820はストリング選択ラインSSL及び接地選択ラインGSLをさらに選択及び動作するように具現され得る。実施形態において、ドライバー820は選択ラインを選択及び動作するように構成される選択ラインドライバー822を包含できる。また、ドライバー820は共通ソースラインCSLを動作するように構成される。実施形態において、ドライバー820は共通ソースラインCSLを動作するように構成される共通ソースラインドライバー823を含む。入出力回路830は複数のビットラインBLを通じてメモリセルアレイ810に連結される。入出力回路830は制御ロジック840の制御に応答して動作する。入出力回路830は複数のビットラインBLを選択するように具現される。実施形態において、入出力回路830は外部からデータDATAを受信し、入力されたデータDATAをメモリセルアレイ810に格納する。入出力回路830はメモリセルアレイ810からデータDATAを読出し、読み出されたデータDATAを外部へ伝達する。また、入出力回路830はメモリセルアレイ810の第1格納領域からデータを読出し、読み出されたデータをメモリセルアレイ810の第2格納領域に格納できる。実施形態において、入出力回路830はコピーバックcopy-back動作を実行するように具現される。実施形態において、入出力回路830はページバッファ或いはページレジスター、列選択回路、データバッファ等のように広く公知された構成要素を包含できる。他の実施形態において、入出力回路830は感知増幅器、書込みドライバー、列選択回路、データバッファ等のように広く公知された構成要素を包含できる。制御ロジック840は不揮発性メモリ装置800の全体動作を制御するように具現される。制御ロジック840は外部から伝達される制御信号CTRLに応答して動作する。一方、垂直形半導体メモリ装置に対する詳細は、本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献6、特許文献7、特許文献8、特許文献9、特許文献10、特許文献11、特許文献12、特許文献13、特許文献14、特許文献15で説明される。図66は図65に図示されたメモリブロックの中でいずれか1つのメモリブロックBLKiに対する等価回路を示す回路図である。図65及び図66を参照すれば、第1ビットラインBL1及び共通ソースラインCSLの間に垂直ストリングNS11~NS31が存在する。第1ビットラインBL1は第3方向に伸張された導電物質に対応する。第2ビットラインBL2及び共通ソースラインCSLの間に垂直ストリングNS12、NS22、NS32が存在する。第2ビットラインBL2は第3方向に伸張された導電物質に対応する。第3ビットラインBL3及び共通ソースラインCSLの間に、垂直ストリングNS13、NS23、NS33が存在する。第3ビットラインBL3は第3方向に伸張された導電物質に対応する。各垂直ストリングNSのストリング選択トランジスターSSTは対応するビットラインBLと連結される。各垂直ストリングNSの接地選択トランジスターGSTは共通ソースラインCSLと連結される。各垂直ストリングNSのストリング選択トランジスターSST及び接地選択トランジスターGSTの間にメモリセルMCが存在する。以下では、行及び列単位に垂直ストリングNSを定義する。1つのビットラインに共通に連結された垂直ストリングNSは1つの列を形成する。実施形態において、第1ビットラインBL1に連結された垂直ストリングNS11~NS31は第1行に対応する。第2ビットラインBL2に連結された垂直ストリングNS12~NS32は第2行に対応する。第3ビットラインBL3に連結された垂直ストリングNS13~NS33は第3行に対応する。1つのストリング選択ラインSSLに連結される垂直ストリングNSは1つの行を形成する。実施形態において、第1ストリング選択ラインSSL1に連結された垂直ストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に連結された垂直ストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に連結された垂直ストリングNS31~NS33は第3行を形成する。各垂直ストリングNSで、高さが定義される。実施形態において、各垂直ストリングNSで、接地選択トランジスターGSTに隣接するメモリセルMC1の高さは1である。各垂直ストリングNSで、ストリング選択トランジスターSSTに隣接するほど、メモリセルの高さは増加する。各垂直ストリングNSで、ストリング選択トランジスターSSTに隣接するメモリセルMC7の高さは7である。同一な行の垂直ストリングNSはストリング選択ラインSSLを共有する。相異なる行の垂直ストリングNSは相異なるストリング選択ラインSSLに連結される。同一な行の垂直ストリングNSの同一な高さのメモリセルはワードラインを共有する。同一な高さで、相異なる行の垂直ストリングNSのワードラインWLは共通に連結される。実施形態において、ワードラインWLは第1方向に伸張される導電物質が提供される層で共通に連結され得る。実施形態において、第1方向に伸張される導電物質はコンタクトを通じて上部層に連結され得る。上部層で第1方向に伸張される導電物質が共通に連結され得る。同一な行の垂直ストリングNSは接地選択ラインGSLを共有する。相異なる行の垂直ストリングNSは相異なる接地選択ラインGSLに連結される。共通ソースラインCSLは垂直ストリングNSに共通に連結される。実施形態において、基板の上の活性領域で、第1乃至第4ドーピング領域が連結され得る。実施形態において、第1乃至第4ドーピング領域はコンタクトを通じて上部層に連結され得る。上部層で第1乃至第4ドーピング領域が共通に連結され得る。図66に示したように、同一深さのワードラインWLは共通に連結される。したがって、特定ワードラインWLが選択される時、特定ワードラインWLに連結された全て垂直ストリングNSが選択される。相異なる行の垂直ストリングNSは相異なるストリング選択ラインSSLに連結される。したがって、ストリング選択ラインSSL1~SSL3を選択することによって、同一ワードラインWLに連結された垂直ストリングNSの中で非選択行の垂直ストリングNSがビットラインBL1~BL3から分離され得る。即ち、ストリング選択ラインSSL1~SSL3を選択することによって、垂直ストリングNSの行が選択され得る。そして、ビットラインBL1~BL3を選択することによって、選択行の垂直ストリングNSが列単位に選択され得る。一方、メモリブロックBLKiに対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献12で説明される。図67は本発明の実施形態によるメモリシステムを示すブロック図である。図67を参照すれば、メモリシステム1000は少なくとも1つの不揮発性メモリ装置1100及びメモリ制御器1200を含む。少なくとも1つの不揮発性メモリ装置1100は、図2に図示された不揮発性メモリ装置100、図36に図示された不揮発性メモリ装置400、図45に図示された不揮発性メモリ装置500、図54に図示された不揮発性メモリ装置600、図55に図示された不揮発性メモリ装置700、及び図65に図示された不揮発性メモリ装置800の中でいずれか1つと同一な構成或いは動作を包含する。図示されていないが、少なくとも1つの不揮発性メモリ装置1100は外部から電源電圧より高い高電圧を受信できる。メモリ制御器1200は外部例えば、ホストの要請にしたがって不揮発性メモリ装置1100を制御する。実施形態において、メモリ制御器1200は不揮発性メモリ装置1100の読出し、書込み、及び消去動作を制御する。メモリ制御器1200は不揮発性メモリ装置1100及びホストの間にインターフェイスを提供する。メモリ制御器1200は不揮発性メモリ装置1100を制御するためのファームウェアfirmwareを動作する。メモリ制御器1200は少なくとも1つの中央処理装置1210、バッファ1220、エラー訂正回路1230、ROM1240、ホストインターフェイス1250、及びメモリインターフェイス1260を含む。少なくとも1つの中央処理装置1210はメモリ制御器1200の全般的な動作を制御する。バッファ1220は中央処理装置1210の動作メモリとして利用される。ホストの書込み要請の時、ホストから入力されたデータはバッファ1220に臨時的に格納される。また、ホストの読出し要請の時、不揮発性メモリ装置1100から読み出されたデータはバッファ1220に臨時的に格納される。エラー訂正回路1230は書込み要請の時バッファ1220に格納されたデータをエラー訂正コードにはよってエンコーディングする。この時、エンコーディングされたデータ及び利用されたエラー訂正コード値は不揮発性メモリ装置1100に格納される。一方、エラー訂正回路1230は読出し要請の時不揮発性メモリ装置1200から読み出されたデータをエラー訂正コード値を利用して復元させる。ここで、エラー訂正コード値は読み出されたデータに包含される。ROM1240はメモリ制御器1200を動作させるために必要であるデータを格納する。ホストインターフェイス1250はホスト及びメモリ制御器1200の間のデータ交換を遂行するためのプロトコルを含む。実施形態において、メモリ制御器1200はPPNPerfectPageNewプロトコル、USBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、及びIDEIntegratedDriveElectronicsプロトコル等のような多様なインターフェイスプロトコルの中で1つを通じて外部ホストと通信するように具現される。メモリインターフェイス1260は不揮発性メモリ装置1100とメモリ制御器1200との間のインターフェイシングする。本発明の実施形態によるメモリシステム1000はプログラム動作の時プログラム状態の中で一部が負電圧領域を利用する不揮発性メモリ装置1100を包含することによって、データの信頼性及び寿命を大きく向上させ得る。図示されていないが、本発明の実施形態によるメモリシステム1100はホストへ入力されたデータDATAをランダム化させて不揮発性メモリ装置1100に格納するか、或いは、不揮発性メモリ装置1100に格納されたランダム化されたデータをデランダム化させてホストへ出力するランダム化回路をさらに包含できる。このようなランダム化回路は不揮発性メモリ装置1100或いはメモリ制御器1200の中でいずれか1つに包含され得る。一方、ランダム化回路に対する詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献16、特許文献17、特許文献18、特許文献19、特許文献20で説明される。一方、メモリシステムにに対するより詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献21で説明される。図68は本発明の実施形態によるメモリカードに対するブロック図である。図68を参照すれば、メモリカード2000は少なくとも1つのフラッシュメモリ装置2100、バッファメモリ装置2200及びそれを制御するメモリ制御器2300を含む。フラッシュメモリ装置2100は図2に図示された不揮発性メモリ装置100、図36に図示された不揮発性メモリ装置400、図45に図示された不揮発性メモリ装置500、図54に図示された不揮発性メモリ装置600、図55に図示された不揮発性メモリ装置700、及び図65に図示された不揮発性メモリ装置800の中でいずれか1つと同一な構成或いは動作を包含する。バッファメモリ装置2200はメモリカード2000の動作の中で発生されるデータを臨時的に格納するための装置である。バッファメモリ装置2200はDRAM或いはSRAM等で具現され得る。メモリ制御器2300はホスト及びフラッシュメモリ装置2100の間に連結される。ホストからの要請に応答して、メモリ制御器2300はフラッシュメモリ装置2100をアクセスする。メモリ制御器2300は少なくとも1つのマイクロプロセッサー2310、ホストインターフェイス2320、及びフラッシュインターフェイス2330を含む。マイクロプロセッサー2310はファームウェアfirmwareを動作するように具現される。ホストインターフェイス2320はホストとフラッシュインターフェイス2330との間にデータ交換を遂行するためのカード例えば、MMCプロトコルを通じてホストとインターフェイシングする。このようなメモリカード2000はマルチメディアカードMultimediaCard:MMC、保安デジタルSecurityDigital:SD、miniSD、メモリスティックMemoryStick、スマートメディアSmartMedia登録商標、トランスフラッシュTransFlashカード等に適用できる。本発明によるメモリカード2000は少なくとも1つのプログラム状態が負電圧領域に包含されることによって、その程度閾値電圧マージンを増加させ得る。その結果として、本発明のメモリカード2000は劣化特性に優れ、データの信頼性を向上させ得る。一方、メモリカード2000に対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献6で説明される。図69は本発明の実施形態によるmoviNANDに対するブロック図である。図69を参照すれば、moviNAND3000は少なくとも1つのNANDフラッシュメモリ装置3100及び制御器3200を包含できる。moviNAND3000はMMC4.4eMMCと称する規格を支援する。NANDフラッシュメモリ装置3100は図2に図示された不揮発性メモリ装置100、図36に図示された不揮発性メモリ装置400、図45に図示された不揮発性メモリ装置500、図54に図示された不揮発性メモリ装置600、図55に図示された不揮発性メモリ装置700、及び図65に図示された不揮発性メモリ装置800の中でいずれか1つと同様に具現される。実施形態において、NANDフラッシュメモリ装置3100は単品のNANDフラッシュメモリ装置が1つのパッケージ例えば、FBGA、Fine-pitchBallGridArrayに積層されることによって具現され得る。制御器3200は少なくとも1つの制御器コア3210、ホストインターフェイス3220、及びNANDインターフェイス3230を含む。制御器コア3210はmoviNAND3000の全般的な動作を制御する。ホストインターフェイス3220は制御器3210とホストのMMCMultiMediaCardインターフェイシングを遂行する。NANDインターフェイス3230はNANDフラッシュメモリ装置3100と制御器3200のインターフェイシングを遂行する。moviNAND3000はホストから電源電圧Vcc、Vccqを受信する。ここで、電源電圧Vcc:3.3VはNANDフラッシュメモリ装置3100及びNANDインターフェイス3230に供給され、電源電圧Vccq:1.8V/3.3Vは制御器3200に供給される。本発明の実施形態によるmoviNAND3000は負電圧領域に少なくとも2つのデータビットを格納できることによって、制限された技術で格納できるデータビットの個数を増加させ得る。その結果として、本発明によるmoviNAND3000は大容量のデータを格納するのに有利である。本発明によるmoviNAND3000は小型及び低電力が要求されるモバイル製品例えば、ギャラクシS、アイフォン等に応用できる。一方、本発明はソリッドステートドライバーSolidStateDrive:以下、‘SSD’と称するに適用できる。図70は本発明の実施形態によるSSDに対するブロック図である。図70を参照すれば、SSD4000は複数のフラッシュメモリ装置4100及びSSD制御器4200を含む。フラッシュメモリ装置4100の各々は、図2に図示された不揮発性メモリ装置100、図36に図示された不揮発性メモリ装置400、図45に図示された不揮発性メモリ装置500、図54に図示された不揮発性メモリ装置600、図55に図示された不揮発性メモリ装置700、及び図65に図示された不揮発性メモリ装置800の中でいずれか1つと同様に具現される。SSD制御器4200は複数のフラッシュメモリ装置4100を制御する。SSD制御器4200は少なくとも1つの中央処理装置4210、ホストインターフェイス4220、バッファ4230、及びフラッシュインターフェイス4240を含む。ホストインターフェイス4220は中央処理装置4210の制御にしたがってホストとATAプロトコル方式にデータを交換することができる。ここで、ホストインターフェイス4220はSATASerialAdvancedTechnologyAttachmentインターフェイス、PATAParallelAdvancedTechnologyAttachmentインターフェイス、ESATAExternalSATAインターフェイス等の中でいずれか1つである。ホストインターフェイス4220を通じてホストから入力されるデータやホストへ伝送されるデータは中央処理装置4210の制御にしたがってCPUバスを経由しなくてバッファ4230を通じて伝達される。一方、ホストインターフェイス4220がATAプロトコル方式でないプロトコル方式であり得ることは当業者に広く知られている。本発明のホストインターフェイス4220は直列データ通信或いは並列データ通信を遂行するためのいずれの種類のプロトコル方式を利用することができる。バッファ4230は外部とフラッシュメモリ装置4100の間の移動データを臨時的に格納する。また、バッファ4230は中央処理装置4210によって運用されるプログラムを格納するのにも使用される。バッファ4230は一種のバッファメモリとして見做し、SRAMで具現され得る。図70でバッファ4230はSSD制御器4200内部に包含されるが、本発明が必ずここに限定される必要はないことは当業者に広く知られている。本発明の実施形態によるバッファはSSD制御器4200の外部に包含され得る。フラッシュインターフェイス4240は格納装置に使用されるフラッシュメモリ装置4100とSSD制御器4200の間のインターフェイシングを遂行する。フラッシュインターフェイス4240はNANDフラッシュメモリ、One-NANDフラッシュメモリ、マルチレベルフラッシュメモリ、シングルレベルフラッシュメモリを支援するように構成され得る。本発明の実施形態によるSSD4000は負電圧領域にプログラム状態を格納できることによって、閾値電圧マージンを向上させる。その結果として、本発明のSSD4000は格納されたデータの信頼性を向上させ得る。一方、SSD4000に対するさらに詳細は本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献21で説明される。図71は図70に図示されたSSD4000を有するコンピューティングシステムにに対するブロック図である。図71を参照すれば、コンピューティングシステム5000は、少なくとも1つの中央処理装置5100、不揮発性メモリ装置5200、RAM5300、入出力装置5400、及び、SSD5500を含む。少なくとも1つの中央処理装置5100はシステムバスに連結される。不揮発性メモリ装置5200はコンピューティングシステム5000を動作するのに必要であるデータを格納する。このようなデータには開始命令シーケンス、或いは基本的な入/出力動作システム例えば、BIOSシーケンス等である。RAM5300は中央処理装置5100が実行される時、発生されるデータが臨時的に格納される。入出力装置5400は、実施形態において、キーボード、ポインティング装置マウス、モニター、モデム、等が入出力装置インターフェイスを通じてシステムバスに連結される。SSD5500は読出し可能した格納装置として、図70に図示されたSSD4000と同一な構成或いは動作を包含する。図72は図70に図示されたSSD4000を有する電子機器に対するブロック図である。図72を参照すれば、電子機器6000は、少なくとも1つのプロセッサー6100、不揮発性メモリ装置6200、RAM6300、及びフラッシュインターフェイス6400、及びSSD6500を含む。少なくとも1つのプロセッサー6100はファームウェアコード或いは任意のコードの実行するためにRAM6300をアクセスする。また、少なくとも1つのプロセッサー6100は開始命令シーケンス或いは基本入出力動作システムシーケンスのような固定命令シーケンスを実行するためにROM6200にアクセスする。フラッシュインターフェイス6400は電子機器6000とSSD6500との間のインターフェイシングを遂行する。SSD6500は電子機器6000に着脱できる。SSD6500は、図70に図示されたSSD4000と同一な構成或いは動作を包含する。本発明の電子機器6000は携帯電話、個人デジタル補助器PersonalDigitalAssistants:PDAs、デジタルカメラ、カムコーダー、及び携帯用オーディオ再生装置例えば、MP3、PMPであり得る。図73は図70に図示されたSSD4000を利用するサーバーシステムに対するブロック図である。図73を参照すれば、サーバーシステム7000はサーバー7100、及びサーバー7100を動作するのに必要であるデータを格納する少なくとも1つのSSD7200を含む。ここで、SSD7200は、図70に図示されたSSD4000と同一な構成及び同一な動作に具現される。サーバー7100は応用通信モジュール7110、データ処理モジュール7120、アップグレードモジュール7130、スケジューリングセンター7140、ローカルリソースモジュール7150、及びリペア情報モジュール7160を含む。応用通信モジュール7110はサーバー7100とネットワークに連結されたコンピューティングシステムと通信するか、或いはサーバー7100とSSD7200が通信するように具現される。応用通信モジュール7110は使用者インターフェイスを通じて提供されたデータ或いは情報をデータ処理モジュール7120へ伝送する。データ処理モジュール7120はローカルリソースモジュール7150にリンクされる。ここで、ローカルリソースモジュール7150はサーバー7100に入力されたデータ或いは情報に基づいて使用者にリペアショップrepairshops/ディーラーdealers/技術的な情報の目録を提供する。アップグレードモジュール7130はデータ処理モジュール7120とインターフェイシングする。アップグレードモジュール7130はSSD7200から伝送されたデータ或いは情報に基づいてファームウェア、リセットコード、診断システムアップグレード或いは他の情報を電子機器applianceにアップグレードする。スケジューリングセンター7140はサーバー7100に入力されたデータ或いは情報に基づいて使用者に実時間のオプションを許容する。リペア情報モジュール7160はデータ処理モジュール7120とインターフェイシングする。リペア情報モジュール7160は使用者にリペア関連情報例えば、オーディオ、ビデオ、或いは文書ファイルを提供するのに利用される。データ処理モジュール7120はSSD7200から伝達された情報に基づいて関連された情報をパッケイジングする。その後、このような情報はSSD7200に伝送されるか、或いは使用者にディスプレイされる。本発明による不揮発性メモリ装置はタブレットtablet製品例えば、ギャラクシタブ、アイパッド等にも適用できる。図74は本発明による携帯用電子装置8000を例示的に示す図面である。図74を参照すれば、携帯用電子装置8000は一般的に少なくとも1つのコンピューター読出し可能媒体8020、処理システム8040、入出力サブシステム8060、無線周波数回路8080及びオーディオ回路8100を含む。各構成要素は少なくとも1つの通信バス或いは信号線8030で連結され得る。携帯用電子装置8000は、限定されないハンドヘルドコンピューターhandheldcomputer、タブレットコンピューター、移動電話、メディアプレーヤー、PDApersonaldigitalassistant等とこれらアイテムの中で2つ以上の組合を含む任意の携帯用電子装置であり得る。ここで、少なくとも1つのコンピューター読出し可能媒体8020は図2に図示された不揮発性メモリ装置100、図36に図示された不揮発性メモリ装置400、図45に図示された不揮発性メモリ装置500、図54に図示された不揮発性メモリ装置600、図55に図示された不揮発性メモリ装置700、及び図65に図示された不揮発性メモリ装置800の中で少なくとも1つを包含する。図74に示した多様な構成要素は少なくとも1つの信号処理及び/或いはアプリケーション専用集積回路を含んでハードウェア、ソフトウェア或いはハードウェアとソフトウェアとの組合で具現され得る。無線周波数回路8080は少なくとも1つの他の装置に無線リンク或いはネットワークを通じて情報を送受信し、アンテナシステム、無線周波数送受信器、少なくとも1つの増幅器、チューナー、少なくとも1つのオシレータ、デジタル信号処理器、コーデックチップセット、メモリ等を含んでこのような機能を遂行する。例えば、無線周波数回路8080はTDMAtimedivisionmultipleaccess、CDMAcodedivisionmultipleaccess、GSM登録商標globalsystemformobilecommunication、EDGEEnhancedDataGSM登録商標Environment、WCDMAwidebandcodedivisionmultipleaccess、Wi-Fi例えば、IEEE802.11a、IEEE802.11b、IEEE802.11g及び/或いはIEEE802.11n等、ブルートゥース、Wi-MAX、VoIPvoiceoverInternetProtocol、電子メール用プロトコル、インスタントメッセージング及び/或いは短文メッセージサービスSMS或いは何らかの他の任意の適切な通信プロトコル或いはまた開発されない通信プロトコルを包含できる。無線周波数回路8080及びオーディオ回路8100は周辺装置8160を通じて処理システム8040に連結される。インターフェイス8160は周辺装置と処理システム8040の間の通信を確立し、維持するために多様な構成要素を含む。オーディオ回路8100はオーディオスピーカー8500及びマイクロフォン8520に連結されインターフェイス8160から入力した音声信号を処理して使用者が他の使用者と実時間に通信できるようにする回路を含む。実施形態において、オーディオ回路8100はヘッドフォンジャック図示せずを含む。無線周波数回路8080及びオーディオ回路8100が入力する音声及びデータ情報例えば、音声認識或いは音声命令アプリケーションでが周辺インターフェイス8160を通じて少なくとも1つの処理器8180に送られる。少なくとも1つの処理器8180は媒体8020に格納されている少なくとも1つのアプリケーションプログラム803に対する多様なデータフォーマットを処理する。データとは用語はテキスト、グラフィック、ウェブページ、JAVA登録商標アプレット、ウィジェット、電子メール、インスタントメッセージ、音声、デジタルメッセージ或いはビデオ、ウィジェット、MP3等、コンピューター読出し可能媒体8020に格納されている少なくとも1つのアプリケーションプログラム8300ウェブブラウザー、電子メール等によって使用可能したことを含む。実施形態において、携帯用電子装置8000は無線ネットワーク或いは外部ポート8360を通じてインターネットから多様なデータを、例えば、ファイル、音楽、デジタルイメージ、ビデオ、電子メール、ウィジェット、インスタントメッセージ等をアップロード及びダウンロードすることができる。周辺インターフェイス8160は装置の入力及び出力周辺装置を処理器8180及びコンピューター読出し可能媒体8020に連結させる。少なくとも1つの処理器8180は制御器8200を通じて少なくとも1つのコンピューター読出し可能媒体8020と通信する。コンピューター読出し可能媒体8020は少なくとも1つの処理器8180によって使用されるコード及び/或いはデータを格納できる任意の装置或いは媒体であり得る。コンピューター読出し可能媒体8020はキャッシュ、主メモリ及び2次メモリを含む。しかし、コンピューター読出し可能媒体8020が必ずここに限定される必要はない。コンピューター読出し可能媒体8020は多様なメモリ階層を包含できる。ここで、メモリ階層はRAM例えば、SRAM、DRAM、DDRAM、ROM、FLASH、磁気及び/或いは光格納装置、例えばディスクドライブ、磁気テープ、CDcompactdisk及びDVDdigitalvideodiskの任意の組合を使用して具現され得る。コンピューター読出し可能媒体8020はコンピューター命令語或いはデータ示す情報含む信号を搬送するための伝送媒体を包含できる。例えば、伝送媒体はインターネットまたWorldWideWebと称する、イントラネット、LANLocalAreaNetwork、WLANWideLAN、SANStorageAreaNetwork、MANMetropolitanAreaNetwork等を包含するが、これに限定されない通信ネットワークを包含できる。少なくとも1つの処理器8180はコンピューター読出し可能媒体8020に格納されている多様なソフトウェア構成要素を実行して装置8000のための様々な機能を遂行する。実施形態において、ソフトウェア構成要素はオペレーティングシステム8220、通信モジュール8240、接触/モーションモジュール8260、グラフィックモジュール8280、少なくとも1つのアプリケーション8300、タイマーモジュール8380及び再構成モジュール8400を含む。オペレーティングシステム8220例えば、Darwin、RTXC、LINUX登録商標、UNIX登録商標、OSXWINDOWS登録商標或いはVxWorksのような内装形オペレーティングシステムは多様な過程、命令語セット、ソフトウェア構成要素及び/或いは一般的なシステムタスクtaskを制御及び管理例えば、メモリ管理、格納装置制御、パワー管理等するためのドライバーを含み多様なハードウェアとソフトウェア構成要素との間の通信を促進させる。通信モジュール8240は少なくとも1つの外部ポート8360或いはRF回路8080を通じて他の装置との通信を促進し、RF回路8080及び/或いは外部ポート8360から入力されるデータを処理するための多様なソフトウェア構成要素を含む。外部ポート8360例えば、USB、FireWireTM等は他の装置に直接連結させるか、又はネットワークインターネット、無線LAN等を通じて間接的に連結され得る。グラフィックモジュール8280はタッチ感知ディスプレイシステム8120のディスプレイ面上にグラフィック客体をレンダリングrendering、アニメーティングanimating及び表示するための周知の多様なソフトウェアを含む。グラフィック客体とは用語はテキスト、ウェブページ、アイコン、デジタルイメージ、アニメーション等を制限無く含むことであって、使用者に表示可能した任意の客体を含む。少なくとも1つのアプリケーション8300は、ブラウザー、住所録、接触リスト、電子メール、インスタントメッセージング、ワードプロセシング、キーボードエミュレーションkeyboardemulation、ウィジェット、JAVA登録商標支援アプリケーション、暗号化encryption、デジタル著作権管理、音声認識、音声複製、位置判断機能例えば、GPSによって提供される、音楽プレーヤーMP3或いはAACファイルとように少なくとも1つのファイルい格納された記録音楽を再生する等を制限無しで含む、携帯用電子装置8000に設置されている任意のアプリケーションを包含できる。実施形態において、携帯用電子装置8000はMP3プレーヤーの機能を包含できる。したがって、携帯用電子装置8000は36ピンコネクターを含む。実施形態において、携帯用電子装置8000はアプリケーションをイメージ化する時、使用される少なくとも1つの光センサー図示せず、例えばCMOS或いはCCDイメージセンサーを選択的に包含できる。接触/モーションモジュール8260はタッチ感知ディスプレイシステム8120に関連する多様なタスクを遂行するための様々なソフトウェア構成要素を含む。タイマーモジュール8380はインターフェイス再構成処理に使用されるソフトウェアタイマーである。タイマーモジュール8380はハードウェアで具現され得る。再構成モジュール8400はアイコン効果モジュール或いは命令語セットを包含できる。アイコン効果モジュール8420はインターフェイス再構成モードの間にアイコン用アニメーションを包含できる。実施形態において、アイコン効果モジュール8420はグラフィックモジュール8280に包含され得る。I/Oサブシステム8060は、多様な機能、例えば、パワー制御、スピーカーボリューム制御、入力音の大きさringtoneloudness、キーボード入力、スクローリングscrolling、ホールドhold、メニュー、スクリーンロックscreenlock、通信クリアリングclearing及び終了endingを遂行し制御するためのタッチ感知ディスプレイシステム8120及び少なくとも1つの他の物理的な制御装置8140例えば、押しボタン、スイッチ、ダイアル、LED等に連結されている。タッチ感知ディスプレイ8120はタッチ感知スクリーン制御器8320を通じて処理システム8040と通信し、使用者入力[例えば、ハードウェアスキャニングscanning]を処理するための多様な構成要素を含む。少なくとも1つの入力制御器8340はその他の入力装置或いは制御装置8140と電気信号を送受信する。その他の入力/制御装置8140は物理的なボタン例えば、押しボタン、ロッカrockerボタン、ダイヤル、スライダースイッチsliderswitch、スティックstick等を包含できる。タッチ感知ディスプレイ8120はGUIで使用者に視覚的な出力を表示する。視覚的な出力はテキスト、グラフィック、及びこれらの組合を包含できる。視覚的な出力の一部或いは全部は使用者インターフェイス客体に該当することができる。タッチ感知ディスプレイ8120はハプティックhaptic及び/或いは触覚tactile接触に基づいて使用者からの入力を受信する。タッチ感知ディスプレイ8120は使用者入力を受信するタッチ感知面を形成する。タッチ感知ディスプレイ8120とタッチスクリーン制御器8320はタッチ感知ディスプレイ8120上の接触及び接触の移動或いはレリーズを検出し、検出された接触を接触があった時、タッチスクリーンの上に表示される少なくとも1つのソフトキーのような使用者インターフェイス客体との相互作用で変換する。実施形態において、タッチ感知ディスプレイ8120と使用者との間の接触地点は使用者の少なくとも1つの指digitに対応する。タッチ感知ディスプレイ8120は他の実施形態において、他の技術を使用できるが、LCDliquidcrystaldisplay技術或いはLPDlightemittingpolymerdisplay技術を使用することができる。タッチ感知ディスプレイ8120とタッチスクリーン制御器8320とは容量形capacitive、抵抗形resistive、赤外線形infrared及び表面音波技術とような複数のタッチ感知技術のみでなく近接感知器アレイproximitysensorarray或いはタッチ感知ディスプレイ8120との接触地点を決定するための他の要素を利用して、接触と移動或いはレリーズを検出することができる。タッチ感知ディスプレイ8120はマルチタッチ感知タブレットと類似であり、各々は参考としてここに編入される。しかし、タッチスクリーンは携帯用装置からの視覚的な出力を表示する反面、タッチ感知タブレットは視覚的な出力を提供しない。タッチ感知ディスプレイ8120は100dpiを超える解像度を有することができる。実施形態において、タッチ感知ディスプレイ8120は約168dpiの解像度を有することができる。使用者はスタイラスstylus、ペン、指等のような適当な事物や付属物を利用してタッチ感知ディスプレイ8120と接触することができる。実施形態において、携帯用電子装置8000はタッチスクリーン以外に特定機能を活性化或いは非活性化させるタッチパッド図示せずを包含できる。実施形態において、タッチパッドはタッチスクリーンとは異なりに視覚的な出力を表示しない装置のタッチ感知領域である。タッチパッドはタッチ感知ディスプレイ8120と分離されるタッチ感知面或いはタッチ感知ディスプレイ8120が形成するタッチ感知面の拡張であり得る。携帯用電子装置8000は多様なハードウェア構成要素に電力を供給する電力システム8440をまた含む。電力システム8440は電力管理システム、少なくとも1つの電源例えば、バッテリー、交流電源、充電システム、電力エラー検出回路、電力コンバーターconverter或いはインバータinverter、電力状態表示機例えば、発光ダイオード、及び携帯装置で通常の電力発生、管理及び分配と関連されたその他の構成要素を包含できる。実施形態において、周辺インターフェイス8160、少なくとも1つの処理器8180及びメモリ制御器8200は処理システム8040とような単一チップの上で具現され得る。他の実施形態において、これらは別個のチップに具現され得る。一方、携帯用電子装置8000に対するさらに詳細はこの出願の参考文献として組み込まれた特許文献22で説明される。本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP、等のようなパッケージを利用して実装され得る。一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定まれてはならないし、後述する特許請求の範囲のみでなくが発明の特許請求の範囲と均等なことによって定まれなければならない。