ベース基板と、前記ベース基板上に形成された第1結晶層と、前記第1結晶層を被覆する第2結晶層と、前記第2結晶層に接して形成された第3結晶層とを備え、前記第1結晶層が、前記ベース基板における前記第1結晶層と接する面と面方位が等しい第1結晶面、及び、前記第1結晶面と異なる面方位を有する第2結晶面を有し、前記第2結晶層が、前記第1結晶面と面方位が等しい第3結晶面、及び、前記第2結晶面と面方位が等しい第4結晶面を有し、前記第3結晶層が、前記第3結晶面及び前記第4結晶面のそれぞれの少なくとも一部に接しており、前記第1結晶面に接する領域における前記第2結晶層の厚みに対する前記第2結晶面に接する領域における前記第2結晶層の厚みの比が、前記第3結晶面に接する領域における前記第3結晶層の厚みに対する前記第4結晶面に接する領域における前記第3結晶層の厚みの比よりも大きい半導体基板。前記ベース基板上に形成され、かつ、前記ベース基板に達する開口を有し、前記第1結晶層の結晶成長を阻害する阻害体をさらに備え、前記第1結晶層が、前記開口の内部に形成されている請求項1に記載の半導体基板。前記第1結晶層は、組成がCxSiyGezSn1-x-y―z0≦x<1、0≦y<1、0<z≦1、かつ、0<xyz≦1である請求項1または請求項2に記載の半導体基板。前記第3結晶層は、As原子を含有する3-5族化合物半導体である請求項1から請求項3の何れか一項に記載の半導体基板。前記第2結晶層は、組成がAlaGabIncAsdPe0≦a<1、0≦b<1、0<c≦1、abc=1、0≦d<1、0<e≦1、かつde=1であり、前記第3結晶層は、組成がAlfGagInhAsiPj0≦f≦1、0≦g≦1、0≦h<1、fgh=1、0<i≦1、0≦j<1、かつij=1である請求項4に記載の半導体基板。前記第2結晶層が、前記第1結晶層と格子整合または擬格子整合する請求項1から請求項5の何れか一項に記載の半導体基板。前記第1結晶層上に、前記第2結晶層及び前記第3結晶層からなる積層体を、前記第2結晶層及び前記第3結晶層の積層方向に複数備える請求項1から請求項6の何れか一項に記載の半導体基板。前記第3結晶層上に形成された第4結晶層をさらに有し、前記第4結晶層が、GaAs層、AlGaAs層、InGaAs層、InGaP層およびAlInGaP層からなる群から選ばれた少なくとも2つの層を含む請求項1から請求項7の何れか一項に記載の半導体基板。請求項8に記載の半導体基板を有し、前記第4結晶層に半導体素子が形成されている半導体デバイス。ベース基板上に第1結晶層を形成する段階と、前記第1結晶層を覆う第2結晶層をエピタキシャル成長させる段階と、前記第2結晶層に接する第3結晶層をエピタキシャル成長させる段階とを有し、前記第1結晶層が、前記ベース基板における前記第1結晶層と接する面と面方位が等しい第1結晶面、及び、前記第1結晶面と異なる面方位を有する第2結晶面を有し、前記第2結晶層が、前記第1結晶面と面方位が等しい第3結晶面、及び、前記第2結晶面と面方位が等しい第4結晶面を有し、前記第2結晶層をエピタキシャル成長させる段階および前記第3結晶層をエピタキシャル成長させる段階においては、前記第3結晶面及び前記第4結晶面のそれぞれの少なくとも一部に接する前記第3結晶層をエピタキシャル成長させ、前記第1結晶面における前記第2結晶層の成長速度に対する前記第2結晶面における前記第2結晶層の成長速度の比が、前記第3結晶面における前記第3結晶層の成長速度に対する前記第4結晶面における前記第3結晶層の成長速度の比より大きい半導体基板の製造方法。前記第1結晶層を形成する段階においては、前記第1結晶層を700°C以上950°C以下でアニールする請求項10に記載の半導体基板の製造方法。しかし、Si基板上に中間層としてGe結晶を成長させ、そのGe結晶上に化合物半導体を結晶成長させる場合、化合物半導体の結晶成長過程において、成長途中の化合物半導体にGe原子が拡散する場合がある。また、化合物半導体の結晶成長前に実施される基板の熱処理工程において、Ge結晶からのGe原子の蒸発が起こり、化合物半導体の結晶成長過程において、蒸発したGe原子が成長途中の化合物半導体の中に取り込まれる場合がある。化合物半導体の中のGe原子はドナーとして作用し、化合物半導体の抵抗を下げることがあるので、Ge原子が化合物半導体に拡散すると、デバイス形成に必要な高抵抗半導体層を結晶成長させることが困難である。そこで、Ge結晶と化合物半導体例えばGaAsとの間にバッファ層を形成することにより、Ge原子が化合物半導体に拡散することを防ぐ構成が考えられる。しかし、Ge結晶を選択成長する場合には、Ge結晶に斜めファセットが形成されるので、Ge結晶の斜めファセットSi基板の面と平行でない面におけるバッファ層の結晶成長速度が、Ge結晶の水平ファセットSi基板の面と平行な面における結晶成長速度よりも遅い場合には、斜めファセットにおけるバッファ層の厚みが水平ファセットにおけるバッファ層の厚みより小さくなる場合がある。斜めファセットにおけるバッファ層を十分に厚くすることができないと、バッファ層は、斜めファセットにおけるGe結晶から化合物半導体へのGe原子の拡散を十分に抑制することができない。他方で、バッファ層の成長時間を長くすることにより斜めファセットにおけるバッファ層の厚みを十分に大きくすると、メサ形状のバッファ層の水平ファセットにおける面積が小さくなるので、化合物半導体を形成することができる領域が小さくなるという問題がある。上記課題を解決するために、本発明の第1の態様においては、ベース基板と、ベース基板上に形成された第1結晶層と、第1結晶層を被覆する第2結晶層と、第2結晶層に接して形成された第3結晶層とを備え、第1結晶層が、ベース基板における第1結晶層と接する面と面方位が等しい第1結晶面、及び、第1結晶面と異なる面方位を有する第2結晶面を有し、第2結晶層が、第1結晶面と面方位が等しい第3結晶面、及び、第2結晶面と面方位が等しい第4結晶面を有し、第3結晶層が、第3結晶面及び第4結晶面のそれぞれの少なくとも一部に接しており、第1結晶面に接する領域における第2結晶層の厚みに対する第2結晶面に接する領域における第2結晶層の厚みの比が、第3結晶面に接する領域における第3結晶層の厚みに対する第4結晶面に接する領域における第3結晶層の厚みの比よりも大きい半導体基板を提供する。当該半導体基板は、ベース基板上に形成され、かつ、ベース基板に達する開口を有し、第1結晶層の結晶成長を阻害する阻害体をさらに備え、第1結晶層が、開口の内部に形成されていてもよい。一例として、第1結晶層は、組成がCxSiyGezSn1-x-y―z0≦x<1、0≦y<1、0<z≦1、かつ、0<xyz≦1である。一例として、第3結晶層は、As原子を含有する3-5族化合物半導体である。一例として、第2結晶層は、組成がAlaGabIncAsdPe0≦a<1、0≦b<1、0<c≦1、abc=1、0≦d<1、0<e≦1、かつde=1であり、第3結晶層は、組成がAlfGagInhAsiPj0≦f≦1、0≦g≦1、0≦h<1、fgh=1、0<i≦1、0≦j<1、かつij=1である。当該半導体基板は、第3結晶層上に形成された第4結晶層をさらに有し、第4結晶層が、GaAs層、AlGaAs層、InGaAs層、InGaP層およびAlInGaP層からなる群から選ばれた少なくとも2つの層を含んでもよい。当該半導体基板は、第1結晶層上に、第2結晶層及び第3結晶層からなる積層体を、第2結晶層及び第3結晶層の積層方向に複数備えてもよい。本発明の第2の態様においては、上記の半導体基板を有し、第4結晶層に半導体素子が形成されている半導体デバイスを提供する。本発明の第3の態様においては、ベース基板上に第1結晶層を形成する段階と、第1結晶層を覆う第2結晶層をエピタキシャル成長させる段階と、第2結晶層に接する第3結晶層をエピタキシャル成長させる段階とを有し、第1結晶層が、ベース基板における第1結晶層と接する面と面方位が等しい第1結晶面、及び、第1結晶面と異なる面方位を有する第2結晶面を有し、第2結晶層が、第1結晶面と面方位が等しい第3結晶面、及び、第2結晶面と面方位が等しい第4結晶面を有し、第2結晶層をエピタキシャル成長させる段階および第3結晶層をエピタキシャル成長させる段階においては、第3結晶面及び第4結晶面のそれぞれの少なくとも一部に接する第3結晶層をエピタキシャル成長させ、第1結晶面における第2結晶層の成長速度に対する第2結晶面における第2結晶層の成長速度の比が、第3結晶面における第3結晶層の成長速度に対する第4結晶面における第3結晶層の成長速度の比より大きい半導体基板の製造方法を提供する。第1結晶層を形成する段階においては、第1結晶層を700°C以上950°C以下でアニールしてよい。以下、発明の実施の形態を通じて本発明を説明する。図1Aは、半導体基板100の一部断面の概要を示した断面図であり、図1Bは、図1AにおけるB部を拡大して示した断面図である。半導体基板100は、ベース基板102、阻害体104、第1結晶層108、第2結晶層114および第3結晶層120を備える。ベース基板102は、表面にシリコンを有する。例えば、ベース基板102は、SiウェハまたはSOI基板である。ベース基板として、ベース基板の表面のシリコンの主面が100面である基板または成長面を100面からずらせたオフ基板を用いることができる。阻害体104は、第1結晶層108の結晶成長を阻害する。阻害体104は、例えば酸化シリコン、窒化シリコンまたは酸窒化シリコンである。阻害体104はベース基板102上に形成されている。阻害体104には、ベース基板102に達する開口106が形成されている。第1結晶層108は、開口106の内部のベース基板102上に形成されている。第1結晶層108は、ベース基板102の表面のシリコンと格子整合または擬格子整合する。第2結晶層114は、第1結晶層108上に形成されており、第1結晶層108を被覆する。つまり、第2結晶層114は、第1結晶層108におけるベース基板102と接する面以外の全ての面に接する。第3結晶層120は、第2結晶層114に接して形成されている。第1結晶層108は、第1結晶面110および第2結晶面112を有する。一例として、第1結晶面110の面方位は、ベース基板102の表面の面方位と等しい。第1結晶面110は、ベース基板102の表面と平行であってもよい。第2結晶面112は、第1結晶面110と異なる面方位を有する。第2結晶面112は、ベース基板102の表面と平行ではない。第1結晶面110の面積は、第1結晶層108がベース基板102に接する領域の面積よりも小さい。第1結晶層108は、一例として、相互に面方位が異なる複数の第2結晶面112を有する。第1結晶層108がベース基板102に接する領域が長方形の場合には、第1結晶層108は、第1結晶面110の4辺およびベース基板102に接する領域の4辺に接する4つの第2結晶面112を有する。第2結晶層114は、第3結晶面116および第4結晶面118を有する。第3結晶面116の面方位は、第4結晶面118の面方位と異なる。第3結晶面116の面方位は、第1結晶面110の面方位と等しい。第4結晶面118の面方位は、第2結晶面112の面方位と等しい。第3結晶層120は、第2結晶層114の第3結晶面116および第4結晶面118のそれぞれの少なくとも一部の領域と接する。第2結晶層114は第1結晶層108を覆う。第2結晶層114の表面には、第1結晶面110に対応する第3結晶面116と第2結晶面112に対応する第4結晶面118とが形成される。第2結晶層114は、複数の第2結晶面112のそれぞれに対応する第4結晶面118を有する。第1結晶面110に接する領域における第2結晶層114の厚みに対する第2結晶面112に接する領域における第2結晶層114の厚みの比は、第3結晶面116に接する領域における第3結晶層120の厚みに対する第4結晶面118に接する領域における第3結晶層120の厚みの比よりも大きい。ここで、結晶層の厚みとは、結晶層が有する第1の面と第1の面に対向する第2の面に垂直な方向における、第1の面と第2の面との間の距離である。なお、半導体基板100は、第3結晶層120と第4結晶面118との間に他の層を有してもよい。この場合において、第3結晶層120の厚みは、第3結晶層120が他の層に接する領域における厚みである。第2結晶層114を第1結晶層108上にエピタキシャル成長させた場合の、第1結晶面110における第2結晶層114の成長速度に対する第2結晶面112における第2結晶層114の成長速度の比は、第3結晶層120を第2結晶層114上にエピタキシャル成長させた場合の、第3結晶面116における第3結晶層120の成長速度に対する第4結晶面118における第3結晶層120の成長速度の比より大きい。すなわち、エピタキシャル成長の成長時間が同じである場合、成長速度が異なると、エピタキシャル成長する層の厚さも異なる。第1結晶面110に接する領域における第2結晶層114の厚さをd1、第2結晶面112に接する領域における第2結晶層114の厚さをd2、第3結晶面116に接する領域における第3結晶層120の厚さをd3、第4結晶面118に接する領域における第3結晶層120の厚さをd4とすると、d2/d1>d4/d3の関係が満たされる。厚さd1、d2、d3およびd4が上記の関係を満たすことにより、第1結晶層108が含む原子が、第3結晶層120上に形成される化合物半導体層の内部に拡散することを防止できる。第1結晶層108は、例えばCxSiyGezSn1-x-y―z0≦x<1、0≦y<1、0<z≦1、かつ、0<xyz≦1である。第1結晶層108として、SiyGez0≦y<1、かつ0<z≦1が好ましく、Geがより好ましい。第1結晶層108は、例えば阻害体104をマスクとする選択エピタキシャル成長により形成することができる。エピタキシャル成長には、化学気相成長法以下、CVD法と記することがある、有機金属気相成長法以下、MOCVD法と記することがあるまたは分子線エピタキシー法以下、MBE法と記することがあるを用いることができる。第1結晶層108は、格子欠陥が例えば第2結晶面112にまで移動する温度および時間でアニールされることが好ましい。格子欠陥が第2結晶面112にまで移動することにより、第1結晶層108の結晶性が向上する。第2結晶層114は、例えばAlaGabIncAsdPe0≦a<1、0≦b<1、0<c≦1、abc=1、0≦d<1、0<e≦1、かつde=1である。第2結晶層114は、第1結晶層108と格子整合または擬格子整合することが好ましい。第2結晶層114が5族元素としてP原子を含む場合には、第2結晶層114は、第1結晶層108に形成された斜めファセット第2結晶面112上に成長しやすい。第2結晶層114が第2結晶面112上に成長しやすいので、第1結晶面110に接する領域における第2結晶層114の厚みを小さく保ちながら、第2結晶面112に接する領域における第2結晶層114の厚みを、第1結晶層108に含まれるGe原子が第2結晶面112を介して蒸発または拡散することを抑制する厚みにすることができる。第2結晶層114は、第1結晶層108に接して形成されてもよく、中間層を介して形成されてもよい。中間層は、例えば低温成長バッファ層である。低温成長バッファ層を中間層に用いることにより、第1結晶層108の分解、原料ガスとの反応を避けることができる。低温成長バッファ層の成長温度は、600°C以下が好ましい。第3結晶層120は、例えばAs原子を含有する3-5族化合物半導体である。第3結晶層120は、例えばAlfGagInhAsiPj0≦f≦1、0≦g≦1、0≦h<1、fgh=1、0<i≦1、0≦j<1、かつij=1である。第3結晶層120は、第2結晶層114に比べてGaAsとの格子定数が近いことが好ましい。第3結晶層120は、GaAsに格子整合しやすいので、第3結晶層120上にGaAsを結晶成長させることに適している。ただし、As原子を含有する3-5族化合物半導体なので、斜めファセット第4結晶面118に形成されにくい。ところが、第4結晶面118と第1結晶面110との間に第2結晶層114が形成されているので、第1結晶層108に含まれるGe原子の蒸発または拡散が抑制される。第2結晶層114および第3結晶層120の組成におけるd、e、iおよびjの値は、d=0、e=1、i=1、j=0が好ましい。つまり第2結晶層114としてAlaGabIncPが好ましく、第3結晶層120としてAlfGagInhAsが好ましい。第2結晶層114の厚さは、1nm以上500nm以下であることが好ましい。第3結晶層120の厚さは、1nm以上500nm以下であることが好ましい。第2結晶層114または第3結晶層120を1nm以上の膜厚にすることで、第1結晶層108の斜めファセット第2結晶面112が十分な厚みの結晶層により被覆されるので、Ge原子の蒸発および拡散を抑制することができる。第2結晶層114または第3結晶層120の膜厚を500nm以下とすることで、第2結晶層114および第3結晶層120を含む積層膜全体の膜厚を制限できることができるので、原料コストを抑えることができる。また、デバイス加工プロセスのレジスト塗布工程または露光工程における、積層膜の膜厚が厚くなり過ぎることに起因して生じる不良を抑制することができる。第1結晶層108に形成される斜めファセット第2結晶面112によって、第1結晶層108の主面と平行な面の面積が、開口106の底面積に比べて小さくなる。したがって、第2結晶層114および第3結晶層120を含む積層膜の合計膜厚が厚くなると、主面と平行な面の面積がさらに小さくなり、デバイス作成に有効利用できる面積が小さくなる。第2結晶層114の膜厚および第3結晶層120の膜厚を各々500nm以下、好ましくは100nm以下とすることで、ベース基板102の主面に平行な面の面積の減少を抑えることができる。第2結晶層114は、第1結晶層108の斜めファセット第2結晶面112上に成長し易いので、膜厚が厚くなりすぎると斜めファセット部がベース基板102の主面と平行な面第3結晶面116より盛り上がり、第2結晶層114の形状が乱れることがある。第2結晶層114の膜厚を500nm以下、好ましくは100nm以下とすることで、第2結晶層114の形状の乱れを抑制することができる。第3結晶層120は、5族元素としてAsを含んでおり、ベース基板102の主面と平行な面第3結晶面116に成長し易い。したがって、デバイスの活性領域として機能する機能層の成長に必要な、ベース基板102の主面と平行な面を平坦に成長することができるので、第2結晶層114に生じていた厚みのばらつきを補償することができる。一例として、第3結晶層120の膜厚を1nm以上とすることで、第2結晶層114に生じていた厚みのばらつきを補償して、第3結晶層120の表面を平坦化することができる。また、第3結晶層120の膜厚を500nm以下好ましくは100nm以下とすることで、第2結晶層114と第3結晶層120とを合わせた膜厚を抑制することができるので、機能層の成長に必要なベース基板102の主面と平行な面の面積減少を抑制することができる。なお、第2結晶層114の膜厚および第3結晶層120の膜厚は、開口106の大きさ及び作製するデバイスの大きさに応じて調節し、最適化することができる。阻害体104の開口106の内部に第1結晶層108としてGe層を形成する場合、Si結晶とGe結晶とでは、格子定数および熱膨張係数等の物性値が異なるので、Ge結晶中に転位等の結晶欠陥が発生しやすい。ここで、開口106を小さく形成し、内部に形成するGe層の平面積を小さくすると、格子定数差あるいは熱膨張係数差の影響が軽減されて転位が発生しにくくなる。Ge層の形成後にアニールをする場合においても、Ge層の平面積が小さいほど転位を低減しやすい。そこで、開口106の底面積は、好ましくは1mm2以下である。開口106の底面積は、さらに好ましくは25μm2以上2500μm2以下である。開口106の底面積が25μm2より小さいと、電子素子または光素子を作製することができる面積が少ないので好ましくない。第2結晶層114または第3結晶層120は、阻害体104上に形成されてもよい。なお、半導体基板100は、阻害体104および開口106を有しなくてもよい。なお、ベース基板102上に、第1結晶層108、第2結晶層114および第3結晶層120を順次CVD成長させる場合、ベース基板102としてSi基板を用いるときは、成長面をSi100面から少しずらしたオフ基板を用いることができる。オフ基板を用いることは、アンチフェイズドメインの発生を抑制することができるという点で好ましい。ただし、ベース基板102にオフ基板を用いる場合、第2結晶層114と第3結晶層120とを1層ずつ積層すると、第2結晶層114を厚く積層した場合のエッジの盛り上がり量が方向により異なり、デバイス構造を積層した後のデバイスプロセスに悪影響を及ぼす場合がある。第2結晶層114と第3結晶層120とを繰り返し積層する多層構造とすることで、エッジ部の盛り上がりを抑えることができる。次に、半導体基板100の製造方法を説明する。図2Aおよび図2Bは、半導体基板100の製造過程における半導体基板100の一部の領域における断面を示す。図2Aに示すように、ベース基板102上に阻害体104を形成し、阻害体104にベース基板102に達する開口106を形成する。そして開口106の内部のベース基板102上に第1結晶層108を形成する。次に、図2Bに示すように、第1結晶層108を覆う第2結晶層114をエピタキシャル成長させる。その後、第2結晶層114に接して第3結晶層120をエピタキシャル成長させることで、図1Aに示す半導体基板100を製造できる。ここで、第2結晶層114および第3結晶層120を成長する段階においては、第1結晶面110における第2結晶層114の成長速度に対する第2結晶面112における第2結晶層114の成長速度の比が、第3結晶面116における第3結晶層120の成長速度に対する第4結晶面118における第3結晶層120の成長速度の比より大きくなる成長条件でエピタキシャル成長させる。第1結晶層108としてGe層を形成する段階においては、GeH4を原料ガスとして用いる化学気相成長法を用いることができる。続いて、第1結晶層108をアニールすることによって結晶欠陥を低減する。一例として、第1結晶層108をエピタキシャル成長する気相成長装置内で、第1結晶層108のエピタキシャル成長後に続けてアニールをすることができる。第1結晶層108は、内部の結晶欠陥が例えば第2結晶面112にまで移動することができる温度および時間でアニールすることが好ましい。アニールする温度および時間は、第1結晶層108の大きさによって最適化される。第1結晶層108がGe層である場合、好ましいアニール温度は、700°C以上950°C以下である。アニール温度が700°Cより低いと結晶欠陥の移動が十分でなく、転位を低減するまでに長時間を要する。アニール温度が950°Cより高いと、第1結晶層108が分解または蒸発しやすいので好ましくない。第1結晶層108をアニールする温度は、さらに好ましくは750°C以上900°C以下である。第1結晶層108を750°C以上900°C以下でアニールすることで、結晶中の転位を低減し、かつ第1結晶層108の形状の乱れを抑制することができる。また、温度変化を繰り返すサイクルアニールによっても転位を低減することができる。アニールに用いる熱源として、抵抗加熱式あるいは高周波誘導加熱方式のウェハーホルダーを用いることができる。また、赤外線によるランプ加熱を用いることもできる。サイクルアニールを行う場合、ランプ加熱方式を用いることで短いサイクルでのアニールが可能になる。第2結晶層114および第3結晶層120のエピタキシャル成長には、MOCVD法またはMBE法を用いることができる。MOCVD法による第2結晶層114の形成には、PH3を原料の少なくとも1種として用いる。PH3を原料の少なくとも1種として用いることにより、P原子を含む第2結晶層114を第1結晶層108上に形成することができるので、第1結晶層108に含まれるGe層の分解が生じることなく、良好なヘテロ界面が得られる。第3結晶層120の形成には、AsH3を原料の少なくとも1種として用いる。AsH3を原料の少なくとも1種として用いることにより、Asを含む第3結晶層120を第2結晶層114上に形成することができるので、不純物の少ない良質な結晶が得られる。第2結晶層114および第3結晶層120の成長温度は、450°C以上700°C以下であることが好ましい。第2結晶層114および第3結晶層120の成長温度が450°Cより低いと良好な結晶品質が得られにくく、700°Cよりも高いと第1結晶層108に含まれるGe原子が第3結晶層120より上に形成される化合物半導体中に取り込まれやすくなるので好ましくない。図3は、半導体デバイス200の一部の領域における断面を示す。半導体デバイス200は、半導体基板100の第3結晶層120上に形成された第4結晶層202を有する。第4結晶層202として、GaAs層、AlGaAs層、InGaAs層、InGaP層およびAlInGaP層からなる群から選ばれた少なくとも2つの層を含むものが挙げられる。第4結晶層202は、キャリア濃度が1×1017cm-3以下である半導体層を少なくとも1層含むことが好ましい。第4結晶層202は、Ge原子濃度が1×1017cm-3以下である半導体層を少なくとも1層含むことが好ましい。第4結晶層202を加工することで、所望の半導体素子を形成することができる。半導体素子は、例えば電子素子または光素子である。電子素子は、例えばHBTである。光素子は、例えば発光素子または受光素子である。光素子および電子素子を混在させて半導体素子を形成してもよい。図3においては、ヘテロバイポーラトランジスタHBTを例示している。第4結晶層202にはHBTのエミッタ電極204、ベース電極206およびコレクタ電極208が形成されている。第4結晶層202は、GaAs結晶と格子整合あるいは擬格子整合する結晶からなる多層構造を含むことが好ましい。第1結晶層108がGe層である場合には、当該Ge層のGe結晶と第4結晶層202内のGaAs結晶とが、擬格子整合する。GaAs結晶と格子整合あるいは擬格子整合する層には転位の発生がないので、高品質の第4結晶層202を成長させることができる。第4結晶層202を構成する層の厚みが小さい場合には、格子定数の違いがあっても転位を発生させることなく、高品質な結晶を成長させることもできる。図4は、半導体デバイス300の一部の領域における断面を示す。半導体デバイス300においては、第1結晶層108に接して第2結晶層114が形成され、第2結晶層114に接して第3結晶層120が形成されている。さらに、第2結晶層114および第3結晶層120の複数の組が積層して形成されている。最もベース基板102から離れて形成されている第3結晶層120上には第4結晶層202が形成され、第4結晶層202にHBTが形成されている。半導体デバイス300が、第2結晶層114および第3結晶層120からなる複数組の積層を有することで、Geの蒸発または拡散を抑制する効果を高めることができる。第2結晶層114および第3結晶層120からなる積層は、3回以上好ましくは5回以上繰り返して形成されることが好ましい。なお、第2結晶層114および第3結晶層120の積層の形態は、例えば、第1結晶層108/第2結晶層114/第3結晶層120の順に形成され、第2結晶層114および第3結晶層120が複数回繰り返して形成され、ベース基板102から最も離れた最表面の積層として第2結晶層114/第3結晶層120が形成されている形態である。また、第1結晶層108/第3結晶層120/第2結晶層114/第3結晶層120の順に形成され、第2結晶層114および第3結晶層120が複数回繰り返して形成され、最表面の積層として第2結晶層114/第3結晶層120が形成されていてもよい。なお、複数の積層体が有する複数の第3結晶層120のうち、第1結晶層108からの距離が最も大きい第3結晶層120の面積が、第1結晶層108からの距離が最も小さい第3結晶層120の面積よりも大きいことが好ましい。図1Aに示す半導体基板100、図3に示す半導体デバイス200または図4に示す半導体デバイス300において、阻害体104は、複数の開口106を有してもよく、複数の開口106の各々の内部に第1結晶層108が形成されていてもよい。阻害体104は複数形成されてもよく、開口106は阻害体104ごとに複数形成されてもよい。阻害体104が複数形成されている場合、隣接する阻害体104の間の距離または方向が、複数の阻害体104のそれぞれにおいて同一であることが好ましい。例えば、複数の阻害体104が格子状に配置されていることが好ましい。複数の阻害体104のそれぞれが等間隔に配置されていてもよい。阻害体104のそれぞれに複数の開口106が形成されている場合には、それぞれの開口106に電子素子または光素子が形成されていることが好ましい。また、阻害体104のそれぞれにおける隣接する開口106の間の距離または方向が同一であることが好ましい。例えば、複数の開口106が格子状に配置されていることが好ましい。複数の開口106のそれぞれが等間隔に配置されていてもよい。開口106を複数の同一配置で形成することで、エピタキシャル成長させる結晶層の膜厚制御が容易になる。複数の開口106のそれぞれに形成された電子素子または光素子は、相互に配線で接続されていることが好ましい。同一の電子素子または光素子を開口106ごとに形成する場合は、開口106が等間隔に配置されていることが好ましい。例えば、ヘテロバイポーラトランジスタのような電子素子を複数の開口106のそれぞれに形成し、形成された複数の素子を並列接続することにより電子デバイスを形成することができる。開口106のそれぞれに形成した発光部または受光部を有する光素子を相互に接続したり、ベース基板102に形成した他の電子素子と当該光素子とを接続したりすることで、光デバイスを形成することができる。実施例1ベース基板102として100面から<110>方向に6°オフした市販の単結晶Siウェハを用意した。ベース基板102の表面に、熱酸化法によりSiO2からなる阻害体104を形成した。フォトリソグラフィ法によるパターニングで阻害体104に開口106を形成した。次に、GeH4を原料ガスとして用いる減圧CVD法により、開口106の内部に、第1結晶層108としてGe層を選択的に成長させた。さらにCVD炉内でアニールを行い、Ge結晶の高品質化を行った。ベース基板102をCVD炉から取り出し、MOCVD炉にセットした。キャリアガスとして水素を用い、トリメチルガリウム以下TMGと記すことがある。とアルシンを原料として用い、550°Cの成長温度でGaAsバッファ層を成長させた。その後、成長温度を640°Cに変更し、TMGとアルシンを原料とし、GaAs層を成長させた。GaAs層の膜厚は250nmであった。さらに、成長温度を610°Cに変更し、トリメチルインジウム以下TMIと記すことがある、TMG及びホスフィンを原料とするIn0.48Ga0.52P層を第2結晶層114として形成し、TMGおよびアルシンを原料とするGaAs層を第3結晶層120として形成した。さらにIn0.48Ga0.52P層とGaAs層の積層を繰り返して形成し、第2結晶層と第3結晶層との積層を含む多層膜を成長させた。成長膜厚はIn0.48Ga0.52P層が10nm、GaAs層が20nmであり、10周期の多層膜とした。さらにGaAs層を第4結晶層202の一部として成長させた。比較例1比較例1として、実施例1におけるIn0.48Ga0.52P層とGaAs層からなる多層膜の部分をGaAs層に変更したこと以外は実施例1と同様の半導体基板を作製した。実施例1および比較例1の半導体基板における、阻害体104がない部分における不純物の深さプロファイル深さ方向の濃度分布を2次イオン質量分析法SIMSにより測定した。図5Aは、実施例1における半導体基板の不純物深さプロファイルを示すSIMSデータであり、図5Bは比較例1における半導体基板の不純物深さプロファイルを示すSIMSデータである。図5Aに示すように、実施例1のIn0.48Ga0.52P層とGaAs層を積層した多層膜部分では、Ge原子が急激に低下していることがわかる。第1結晶層108であるGe層とGaAs層GaAsバッファ層の界面から、GaAs層第4結晶層202の一部側に500~600nm離れた位置でのGaAs層第4結晶層202の一部中のGe濃度は、概ね1×1016cm-3程度であった。これに対して、比較例1でのGe濃度は、第1結晶層108であるGe層とGaAs層の界面から、GaAs層側に500~600nm離れた位置でのGaAs結晶中のGe濃度は、3×1017cm-3程度と実施例1に比べて1桁以上高い値であった。図6は、実施例1における半導体基板の断面形状を示す。同図に示す断面形状は、半導体基板に対し垂直に切断した断面を、レーザ顕微鏡を用いて測定したものである。同図は、阻害体104の開口106に成長させた、Ge層第1結晶層108と、GaAsバッファ層、GaAs層、In0.48Ga0.52P層第2結晶層114およびGaAs層第3結晶層120を10周期積層した多層膜と、GaAs層第4結晶層202の一部とを積層した多層構造の断面を示す。同図に示すように、断面は概ね台形であり、当該台形の脚に相当する断面部分は、第2結晶面112または第4結晶面118に等価な斜めファセットに対応し、当該台形の上底に相当する断面部分は、第1結晶面110または第3結晶面116に等価な多層構造表面に対応する。図示するように、斜めファセットの近傍における多層構造表面には、盛り上がりが生じていないことを確認できた。実施例2実施例1と同様に、ベース基板102である単結晶Siウェハの表面に、阻害体104であるSiO2を形成し、阻害体104SiO2に開口106を形成した。さらに実施例1と同様に、開口106の内部のベース基板102単結晶Siウェハ上に、第1結晶層108としてGe層を選択的に成長させ、当該Ge層をアニールして、Ge結晶の高品質化を行った。その後、ベース基板102をMOCVD炉にセットし、実施例1と同様にGaAsバッファ層およびGaAs層を成長させた。続いて、実施例1と同じ条件で、In0.48Ga0.52P層を第2結晶層114として形成し、さらにGaAs層を第3結晶層120として形成した。本実施例2では、実施例1のように第2結晶層と第3結晶層との積層を複数含む多層構造とはしないで、In0.48Ga0.52P層第2結晶層114およびGaAs層第3結晶層120をそれぞれ1層ずつ形成するのみとした。In0.48Ga0.52P層およびGaAs層の膜厚をそれぞれ200nmとした。さらにGaAs層を第4結晶層202の一部として成長させた。このように作成した半導体基板における、阻害体104がない部分における不純物の深さプロファイルを、実施例1と同様にSIMSにより測定した。その結果、Ge原子濃度はIn0.48Ga0.52P層で急激に低下し、第1結晶層108であるGe層とGaAs層GaAsバッファ層の界面から、GaAs層第4結晶層202の一部側に500~600nm離れた位置でのGaAs層第4結晶層202の一部中のGe濃度は、約1×1016cm-3であった。つまり、実施例2における半導体基板は、実施例1の半導体基板と同様に、Ge原子のGaAs層第4結晶層202の一部側への混入抑制効果を有することがわかった。図7は、実施例2における半導体基板の断面形状を示す。同図に示す断面形状は、半導体基板に対し垂直に切断した断面を、レーザ顕微鏡を用いて測定したものである。同図の断面は、阻害体104の開口106に成長させた、Ge層第1結晶層108、GaAsバッファ層、GaAs層、In0.48Ga0.52P層第2結晶層114、GaAs層第3結晶層120およびGaAs層第4結晶層202の一部を積層した多層構造の断面を示す。同図が示すように、断面は概ね台形である。当該台形の脚に相当する断面部分は、第2結晶面112または第4結晶面118に等価な斜めファセットに対応し、当該台形の上底に相当する断面部分は、第1結晶面110または第3結晶面116に等価な多層構造表面に対応する。斜めファセットの近傍における多層構造表面においては、実施例1の場合とは相違して、少し盛り上がりが認められる。すなわち、Ge原子の蒸発または拡散を抑制する効果は、実施例1の多層構造と実施例2の多層構造の両方で同様に得られるものの、多層構造表面における平坦性は、実施例1の多層構造の方が実施例2の多層構造より優れたものであることがわかった。実施例3実施例1と同様に、ベース基板102である単結晶Siウェハ上に、阻害体104、開口106を形成し、開口106の内部にGe層を選択成長し、アニールによるGe層の高品質化を実施した。続いて、実施例1と同様に、GaAsバッファ層、GaAs層、および、In0.48Ga0.52P層第2結晶層114とGaAs層第3結晶層120とを10周期積層した多層膜を形成した。多層膜の上に、Siドープn型GaAs層と、Siドープn型InGaP層と、Siドープn型GaAs層と、アンドープGaAs層と、Cドープp型GaAs層と、Siドープn型InGaP層と、Siドープn型GaAs層と、Siドープn型InGaAs層とがこの順に積層された第4結晶層を有するHBT素子構造を形成した。HBT素子構造を有する半導体基板の阻害体104の開口106に成長した部分を、レーザ顕微鏡を用いて観察したところ、ファセット近傍の積層構造表面には盛り上がりが生じていないことを確認した。当該半導体基板にフォトリソグラフィプロセスを適用して電極を形成し、HBT素子を作成した。作成したHBT素子の電気特性を測定したところ、トランジスタの特性を示す動作を確認した。作成したHBT素子の電流増幅率は、198であった。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、第2結晶層114および第3結晶層120からなる積層膜をシードとして、阻害体104上にラテラル成長されたラテラル成長化合物半導体層を形成してもよい。この場合、阻害体104として絶縁性の高いSiO2やSiNを用いることでラテラル成長化合物半導体層に形成した素子の基板側へのリーク電流を低減し、浮遊容量を小さくして、素子の性能を高めることができる。請求の範囲、明細書、および図面中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。