ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にPN結合を成す第1及び第2の領域並びに前記第2の領域とPN結合を成す第3の領域を少なくとも有する複数のメモリ素子と、電源投入後の所定期間において、前記複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する前記第2の領域及び第1の領域間において電流を流し、前記第2の領域の電位を其々所定のレベルに初期化する制御回路と、を備えることを特徴とする半導体装置。前記複数のメモリ素子は、其々自身の第2の領域が第1のレベル及び前記第1のレベルよりも高い第2のレベルの時に其々第1及び第2のデータを保持すると定義されるものであって、前記所定のレベルは前記第1のレベルに等しい請求項1の半導体装置。前記複数のメモリ素子は、不良メモリセルと置換可能に構成される第1のメモリセル及びデータがリード/ライトされない第2のメモリセルを含む請求項1又は2の半導体装置。前記電源投入後の所定期間における前記ワード線の活性化する時に、前記ビット線の電位は前記電源ノードの電位に等しくなるように制御される請求項1乃至3のいずれか一項に記載の半導体装置。前記電源投入後におけるワード線の制御は、前記メモリ素子が記憶するデータをリードする際のワード線制御及びライトする時のワード線制御のいずれとも異なる請求項1乃至4のいずれか一項に記載の半導体装置。前記電源投入後において活性化されたワード線の第1の電位は、前記メモリ素子に記憶させるデータをライトする際に活性化されるワード線の第2の電位に等しい電位であって、前記第1及び第2の電位は互いに異なる電源発生回路によって発生される請求項1乃至5のいずれか一項に記載の半導体装置。複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のサブワードドライバと、前記複数のサブワードドライバに共通して接続され、ワード線の選択を可能とする複数のメインワード線と、前記複数のサブワードドライバに共通して接続され、前記メインワード線により選択されたワード線を活性化する複数のワード活性電源信号線と、を備え、前記電源投入後において、前記メインワード線を活性化している間に、前記ワード活性電源信号線は、前記電源ノードの電位から前記第1の電位に制御され、その後、前記電源ノードの電位に制御されることでワード線を活性化する請求項1乃至6のいずれか一項に記載の半導体装置。前記電源投入後において、前記複数のメインワード線のうち、所定の数のメインワード線を活性化し、前記活性化されたメインワード線に対応したワード活性電源信号線を順次活性化する請求項7の半導体装置。前記電源投入後において、前記複数のワード活性電源信号線のうち、所定の数のワード活性電源信号線を活性化し、前記活性化されたワード活性電源信号線に対応したメインワード線を順次活性化する請求項7又は8の半導体装置。前記複数のサブワードドライバに電源を供給する第1及び第2のサブワードドライバ電源線を備え、前記電源投入後の所定期間に、前記制御回路は、前記第1及び第2のサブワードドライバ電源線を制御することで複数の前記ワード線を制御し、前記第2の領域の電位を所定のレベルに初期化する請求項1乃至3のいずれか一項に記載の半導体装置。前記第2のサブワードドライバ電源線を複数備え、前記電源投入後の所定期間において、前記第1のサブワードドライバ電源線が第3の電位に制御されている間に、前記複数の第2のサブワードドライバ電源線のうち、所定の数の第2のサブワードドライバ電源線は前記電源ノードの電位から前記第3の電位より低い第4の電位に制御され、その後、前記所定の数の第2のサブワードドライバ電源線は前記電源ノードの電位に制御されることを繰り返す請求項10の半導体装置。前記第2のメモリセルに対応したワード線は、前記第2のサブワードドライバ電源線に接続されている請求項10又は11の半導体装置。所定の動作モードからの復帰の際に、前記複数のメモリ素子の前記第2の領域の電位を其々所定のレベルに初期化する請求項1乃至12のいずれか一項に記載の半導体装置。リフレッシュアドレスカウンタを用いてリフレッシュを行う機能を備え、前記電源投入後の所定期間において、又は、前記所定の動作モードからの復帰の際に、前記リフレッシュアドレスカウンタの指定するアドレスによって前記ワード活性電源信号線、または前記メインワード線を順次選択する請求項13の半導体装置。前記メモリ素子は前記第3の領域とPN接合を成すと共に前記第2の領域から分離された第4の領域を更に有するサイリスタであり前記ビット線は前記第4の領域に電気的に接続されている請求項1乃至14のいずれか一項に記載の半導体装置。前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第3の領域に電気的に接続されている請求項1乃至14のいずれか一項に記載の半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明によって与えられたものである。上記特許文献1、非特許文献1は、いずれもMOSトランジスタのゲートとFB節点間のゲート容量に電荷を蓄積することで情報を記憶している。MOSトランジスタは、フローティングボディに電荷を蓄積するメモリセルにおいて、サイリスタやバイポーラトランジスタのトリガ素子として機能しているが、MOSトランジスタを用いることで以下のような問題点を含んでいる。非特許文献1にも記載されているようにMOSトランジスタはGIDLGateInducedDrainLeakage電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありGIDL電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはGIDLがセルリーク電流の要因の中で最大であると考えられている。また、MOSトランジスタのVt値などの特性を適正にするようイオン注入条件を決める必要があるため、各PN接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。さらに、メモリセルにMOSトランジスタを用いる場合に面積を大きくしないためには、非特許文献1にも記載されているようにサイリスタ、バイポーラトランジスタを半導体基板上に設けた柱状や壁状の領域に縦型に形成し、その側壁にゲートワード線を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。上記観点からは、特許文献1や非特許文献1に開示されているフローティングボディを有するメモリセルでは、MOSトランジスタを設けることは好ましくないが、トリガ素子となるMOSトランジスタを設けないと、メモリセルの導通、非導通状態を確実に制御することが困難になると考えられていた。さらに、電源投入直後や、長時間リフレッシュなどのアクセスが行われていないメモリセルは、フローティングボディの電圧が不定であり、このことが他のメモリセルの読み出し不良を誘発する可能性があるという問題がある。なお、この問題の詳細は後述する。本発明の第1の視点によれば、ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にPN結合を成す第1及び第2の領域並びに前記第2の領域とPN結合を成す第3の領域を少なくとも有する複数のメモリ素子と、電源投入後の所定期間において、前記複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する前記第2の領域及び第1の領域間において電流を流し、前記第2の領域の電位を其々所定のレベルに初期化する制御回路と、を備える半導体装置が提供される。本発明によれば、電源投入後の所定期間において、それぞれのメモリ素子に対応するワード線を活性化して、フローティングボディの電圧を所定のレベルに初期化する制御回路を備えているので、フローティングボディの電圧が不定なメモリセルが、他のメモリセルの読み出し不良を誘発する可能性があるという問題を対策できる。本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。例えば、図1、図2、図3、図4、図5、図7、図11に一例を示すように、本発明の一実施形態の半導体装置30は、ビット線BLと、ワード線WLと、ビット線と電源ノードとの間にPN結合を成す第1及び第2の領域2及び3並びに第2の領域3とPN結合を成す第3の領域8を少なくとも有する複数のメモリ素子66と、電源投入後の所定期間において、複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する第2の領域及び第1の領域間において電流を流し、第2の領域の電位を其々所定のレベルに初期化する制御回路42、43と、を備える。上記実施形態によれば、半導体装置は、長時間アクセスが行われていないメモリ素子に対し、データの書き込みや読み出しを始める前に実施されるパワーオンシーケンス制御期間に、フローティングボディに所定の電圧を書き込む。その結果、フローティングボディの電圧が不定なメモリセルの存在を解消し、他のメモリセルの読み出し不良の誘発が防止できる。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記複数のメモリ素子は、其々自身の第2の領域が第1のレベル及び前記第1のレベルよりも高い第2のレベルの時に其々第1及び第2のデータを保持すると定義されるものであって、前記所定のレベルは前記第1のレベルに等しいことが好ましい。[形態3]前記複数のメモリ素子は、不良メモリセルと置換可能に構成される第1のメモリセル及びデータがリード/ライトされない第2のメモリセルを含むことが好ましい。[形態4]前記電源投入後の所定期間における前記ワード線の活性化する時に、前記ビット線の電位は前記電源ノードの電位に等しくなるように制御されることが好ましい。[形態5]前記電源投入後におけるワード線の制御は、前記メモリ素子が記憶するデータをリードする際のワード線制御及びライトする時のワード線制御のいずれとも異なることが好ましい。[形態6]前記電源投入後において活性化されたワード線の第1の電位は、前記メモリ素子に記憶させるデータをライトする際に活性化されるワード線の第2の電位に等しい電位であって、前記第1及び第2の電位は互いに異なる電源発生回路によって発生されることが好ましい。[形態7]前記半導体装置は、複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のサブワードドライバと、前記複数のサブワードドライバに共通して接続され、ワード線の選択を可能とする複数のメインワード線と、前記複数のサブワードドライバに共通して接続され、前記メインワード線により選択されたワード線を活性化する複数のワード活性電源信号線と、を備え、前記電源投入後において、前記メインワード線を活性化している間に、前記ワード活性電源信号線は、前記電源ノードの電位から前記第1の電位に制御され、その後、前記電源ノードの電位に制御されることでワード線を活性化することが好ましい。[形態8]前記電源投入後において、前記複数のメインワード線のうち、所定の数のメインワード線を活性化し、前記活性化されたメインワード線に対応したワード活性電源信号線を順次活性化することが好ましい。[形態9]前記電源投入後において、前記複数のワード活性電源信号線のうち、所定の数のワード活性電源信号線を活性化し、前記活性化されたワード活性電源信号線に対応したメインワード線を順次活性化することが好ましい。[形態10]前記半導体装置は、前記複数のサブワードドライバに電源を供給する第1及び第2のサブワードドライバ電源線を備え、前記電源投入後の所定期間に、前記制御回路は、前記第1及び第2のサブワードドライバ電源線を制御することで複数の前記ワード線を制御し、前記第2の領域の電位を所定のレベルに初期化することが好ましい。[形態11]前記半導体装置は、前記第2のサブワードドライバ電源線を複数備え、前記電源投入後の所定期間において、前記第1のサブワードドライバ電源線が第3の電位に制御されている間に、前記複数の第2のサブワードドライバ電源線のうち、所定の数の第2のサブワードドライバ電源線は前記電源ノードの電位から前記第3の電位より低い第4の電位に制御され、その後、前記所定の数の第2のサブワードドライバ電源線は前記電源ノードの電位に制御されることを繰り返すことが好ましい。[形態12]前記第2のメモリセルに対応したワード線は、前記第2のサブワードドライバ電源線に接続されていることが好ましい。[形態13]前記半導体装置は、所定の動作モードからの復帰の際に、前記複数のメモリ素子の前記第2の領域の電位を其々所定のレベルに初期化することが好ましい。[形態14]前記半導体装置は、リフレッシュアドレスカウンタを用いてリフレッシュを行う機能を備え、前記電源投入後の所定期間において、又は、前記所定の動作モードからの復帰の際に、前記リフレッシュアドレスカウンタの指定するアドレスによって前記ワード活性電源信号線、または前記メインワード線を順次選択することが好ましい。[形態15]前記メモリ素子は前記第3の領域とPN接合を成すと共に前記第2の領域から分離された第4の領域を更に有するサイリスタであり前記ビット線は前記第4の領域に電気的に接続されていることが好ましい。[形態16]前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第3の領域に電気的に接続されていることが好ましい。なお、本明細書において、文脈から特に異なった意味に解釈すべき場合を除き、セルHighとは、ハイレベルとなるデータを保持しているメモリセルを指し、セルLowとは、ロウレベルとなるデータを保持しているメモリセルを指す。また、本明細書において、セルHighのセル書き込み波形とは、メモリセルへハイレベルのデータを書き込むときの波形であり、セルLowのセル書き込み波形とは、メモリセルへロウレベルのデータを書き込むときの波形である。本明細書において、セルHighのセル読み出し波形とは、ハイレベルであるデータが格納されているメモリセルからデータを読み出すときの波形であり、セルLowのセル読み出し波形とは、ロウレベルであるデータが格納されているメモリセルからデータを読み出すときの波形である。本明細書において、BLHとは、メモリセルに対してハイレベルであるデータを書き込むか、メモリセルからハイレベルであるデータを読み出すときのビット線BLを指す。本明細書において、BLLとは、メモリセルに対してロウレベルであるデータを書き込むか、メモリセルからロウレベルであるデータを読み出すときのビット線BLを指す。本明細書において、FBHとは、メモリセルがハイレベルのデータを保持している場合のフローティングボディFBFB節点のことを指し、FBLとは、メモリセルがロウレベルのデータを保持している場合のFB節点のことを指す。メモリセルがサイリスタメモリである場合のFB節点については、図5aに一例が記載され、メモリセルがFBCメモリである場合のFB節点は、図19に一例が記載されている。本明細書及び特許請求の範囲の記載において、特定の電圧と他の電圧が等しいと記載することがある。このような場合、両者の電圧が実質的に等しいものと解釈すべきものであることは勿論である。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図2は、第1の実施形態による半導体装置全体のブロック図である。第1の実施形態による半導体装置は、内部にメモリセル領域70を備え、外部からクロックに同期して与えられたコマンド信号/RAS、/CAS、/WE等とアドレス信号ADDに基づいて、データ入出力端子DQからメモリセル領域70の各バンクに含まれるメモリセルアレイ41にデータをリードライトすることができる半導体装置30である。アドレス入力回路31は、アドレス入力端子ADDからアドレスを入力する。アドレスラッチ回路32は、アドレス入力回路31が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路33は、外部から与えられる/RAS、/CAS、/WEなどのコマンド信号を入力する。なお、信号名の冒頭に付した/は、アクティブロウである信号を示す。コマンドデコード回路34は、コマンド入力回路33が入力したコマンド信号をデコードし、半導体装置30内の各部の動作を制御する。タイミングジェネレータ36は、コマンドデコード回路34のデコード結果に基づいて、半導体装置30内の各種回路の動作タイミング信号を生成する。クロック入力回路35は、外部からクロック信号CK、/CKを入力する。DLL回路37は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ38は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ38に設定される値によって内部の動作を制御する。上述のように、メモリセル領域70には複数のバンクBank0~Bankiiは1以上の整数、以下同じが含まれている。さらに、各バンクには、メモリセルアレイ41と、カラムデコーダ39と、ロウデコーダ42と、SA制御回路43と、リダンダンシ判定回路71と、が含まれている。メモリセルアレイ41は、カラムデコーダ39によって選択される複数のビット線図示せずとロウデコーダ42によって選択される複数のワード線図示せずが交差する方向に配線されており、この交点に対応して複数のメモリセル図示せずがマトリクス状に配置されている。このメモリセルアレイ41内部の構成については、後で詳しく説明する。カラムデコーダ39は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線図2では図示省略の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路40は、リフレッシュを行うロウアドレスを指定する。ロウデコーダ42は、ロウアドレスをデコードし、メモリセルアレイ41のワード線を選択する。SA制御回路43は、メモリセルアレイ41の内部に含まれるセンスアンプ図示せずの動作を制御する。リダンダンシ判定回路71は、ロウアドレスがリダンダンシワード線図2では図示省略を使用するか否かを判定するロウアドレスにより指定されたメモリセルが不良か否かを判定する。判定した結果、リダンダンシワード線を使用しない場合はワード線アドレスにロウアドレスを出力し、リダンダンシワード線を使用する場合はリダンダンシワード線を指定するロウアドレスを出力する。FIFO回路44は、リードコマンド実行時には、メモリセルアレイ41から並列に読み出した複数のビットのデータをシリアルデータに変換してデータ入出力回路45へ出力する。また、ライトコマンド実行時には、DQ端子からデータ入出力回路45を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ41へ書き込みデータとして送る。データ入出力回路45は、FIFO回路44とデータ入出力端子であるDQ端子との間でデータの入出力を行う。なお、FIFO回路44とデータ入出力回路45には、DLL回路37からクロックが供給されており、外部の装置との間でクロックに同期して高速にデータの入出力が行えるように制御している。内部電源発生回路46は、外部電源端子VDD、VSSから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路46が生成する電源のうち、主なものを説明しておく。VARYは、SA制御回路43へ供給され、ビット線のハイレベルを駆動する電源である。ワード線オーバーシュート電圧VWLH、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSは、それぞれ、ロウデコーダ42に供給され、ワード線を駆動する電源となる電圧である。パワーオン判定回路72は、半導体装置30に対する電源の投入を検出し、パワーオン信号PONを出力する。また、コマンドデコード回路34は、パワーオン信号PONに基づき、初期化処理の実行を指示するパワーオンシーケンス制御信号PONCを出力する。パワーオンシーケンス制御の詳細は後述する。図3は、第1の実施形態によるメモリセル領域周辺の回路配置図である。図3には、図2におけるメモリセルアレイ41内の破線で示す領域60の内部の回路配置を示している。図2に示すメモリセルアレイ41の内部には、図3に示すセル領域61がマトリクス状に多数配置されており、図3は、そのマトリクス状に多数配置されたセル領域61のうち、1つのセル領域61-1とその周辺の回路配置を示す。セル領域61-1の上下には、それぞれサブワードドライバSWDを配置する領域であるSWD領域62-1、62-2が設けられている。SWD領域62-1、62-2に設けられたサブワードドライバSWDからは、サブワード線が交互にセル領域61-1へ配線されている。図3においては、ワード線WL1及びWL2が配線されている。セル領域61-1には、ワード線に加えて、ダミーワード線及びリダンダンシワード線が配線されている。繰り返しで配置されるメモリセルの加工形状が、セル領域の端でくずれて電気的特性が内側のメモリセルと若干異なるため、セル領域の端に配置されたメモリセルは記憶素子としては使用されない。このようなセル領域61の端に配置されたメモリセルに接続されているワード線をダミーワード線とする。図3においては、ダミーワード線DmyWL1及びDmyWL2が配線されている。なお、ダミーワード線もサブワードドライバSWDにより駆動可能である。さらに、図3においては、リダンダンシワード線として、リダンダンシワード線RedWL1及びRedWL2が配線されている。また、SWD領域62-1に設けられたサブワードドライバSWDが駆動するワード線WL1は、SWD領域62-1を介してセル領域61-1と隣接する別のセル領域61-2へも配線されている。SWD領域62-2のサブワードドライバSWDが駆動するワード線WL2は、セル領域61-3へも配線されている。ダミーワード線DmyWL1及びDmyWL2とリダンダンシワード線RedWL1及びRedWL2についても同様である。セル領域61-1の左右には、それぞれセンスアンプSAを配置する領域であるSA領域63-1、63-2が設けられている。SA領域63-1、63-2に設けられたセンスアンプSAからは、ビット線BLが交互にセル領域61-1へ配線されている。また、SA領域63-1に設けられたセンスアンプSAからは、SA領域63-1を介してセル領域61-1と隣接する別のセル領域61-4にも別のビット線BLが配線されている。同様に、SA領域63-2のセンスアンプSAからは、セル領域61-5にも別のビット線BLAが配線されている。セル領域61-1の内部には、各ビット線BLと各ワード線WLダミーワード線、リダンダンシワード線も含むとの交点に対応して複数のメモリセル66がマトリクス状に配置されている。次に、図3に示すSWD領域について説明する。図4は、図3に示すSWD領域62の回路構成の一例を示す図である。図4には、図3に示すSWD領域62の内部の回路配置を示している。SWD領域62の内部には、SWD群73が複数配置されており、図4では、複数配置されたSWD領域62のうち、1つのSWD領域62-2とその周辺の回路配置を示す。図3において説明したように、SWD領域62-2の上下にはセル領域61-1、61-3が設けられている。SWD領域62には複数のメインワード線MWLが配線され、各SWD群73に接続される。メインワード線MWLは、ロウデコーダ42により駆動される信号であって、図4のY方向にセル領域61及びSWD領域62上を延伸する。図4においては、メインワード線MWL0がSWD群73-1に接続、メインワード線MWL1がSWD群73-2に接続、メインワード線MWLrがSWD群73-3に接続されている。ワード活性電源信号線FXは、ロウデコーダ42により駆動される信号であって、図4のY方向に基幹配線図示せずが延伸し、基幹配線から分岐するように枝配線がSWD領域62上に配線される信号線である。また、Y方向に並ぶ複数のSWD領域62のうち各ワード活性電源信号線FXは1つおきのSWD領域62に配線される。より具体的には、SWD領域62-2にはワード活性電源信号線FX0及びFX2が、SWD領域62-1にはワード活性電源信号線FX1及びFX3が、それぞれ配線されている。さらに、ワード活性電源信号線FXの枝配線図4においては、ワード活性電源信号線FX0~FX4は、図4のX方向に延伸し、X方向に並ぶSWD領域の少なくても1つに配線される複数のSWD領域に共通して配線されることもある。SWD群73には、メインワード線MWLの論理を反転するインバータ回路INVが含まれており、インバータ回路INVが出力するメインワード線反転信号MWLBは、SWD群73に含まれるサブワードドライバSWDに供給される。例えば、図4では、SWD群73-1には2つのサブワードドライバSWDが含まれており、ワード活性電源信号線FX0、FX2のそれぞれに対応したワード線WL2、WL4を駆動している。また、セル領域61-1を隔てたSWD群73-4は、ワード活性電源信号線FX1、FX3のそれぞれに対応したワード線WL1、WL3を駆動している。ここで、各サブワードドライバSWDにおいて、N型トランジスタN3SとP型トランジスタP2Sは、メインワード線MWLを制御端子とするトランスファー回路の構成をしており、メインワード線MWLが活性化ハイレベルされると、ワード活性電源信号線FXの電圧をワード線WLに出力する。また、メインワード線MWLが非活性時ロウレベルはN型トランジスタN4Sがオンになり、ワード線WLをワード線スタンバイ電圧VWLSと同電位にする。なお、後述する図8、図9では、ワード線WLを各タイミングで複数のレベルへと複雑に電圧制御するが、この回路構成により、ワード活性電源信号線FXを各タイミングで各電圧に駆動することで容易にワード線WLの電圧制御を行うことができる。また、図4に示す例では、ワード活性電源信号線FXは4本の信号線であって、各SWD群73にはサブワードドライバSWDが2個ずつ配置されているが、ワード活性電源信号線FXの本数の半分の数のSWDが、1つのSWD群73に含まれていればよい。例えば、ワード活性電源信号線FXが8本の場合は、SWD群73には4個のサブワードドライバSWDが配置される。さらに、ダミーワード線DmyWL1及びDmyWL2、リダンダンシワード線RedWL1及びRedWL2も、メインワード線MWLrが選択されることで、他のワード線WLと同様に選択動作を行える。次に、第1の実施形態による半導体装置30に含まれるメモリセル66について説明する。図3における1個のメモリセル66の内部の回路を図5aに示す。図5aにおいて、ビット線BLと電源ノードであるVSSとの間には、アノードがビット線BLに、カソードが電源ノードVSSに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディFBに、コレクタが領域FNに接続されたNPN型トランジスタQ1と、エミッタがアノードに、ベースが領域FNに、コレクタがフローティングボディFBに接続されたPNP型トランジスタQ2を備えている。また、フローティングボディFBとワード線WLとの間には、キャパシタC1が設けられている。なお、図5bには、図1、図3等に使用しているメモリセル66の簡略化した回路図記号を示す。すなわち、図5のメモリセル66は、1個のサイリスタと1個のキャパシタC1を含んでいるが、MOSトランジスタは含まれていない。図6は、第1の実施形態におけるメモリセル領域の一例を示す平面図である。図6に図示する平面は、図3において符号69の破線で示す領域内の平面図である。また、図6のA-A断面を矢印の方から見た断面図を図7に示す。図7において、P型半導体基板1の主表面にN型カソード2とP-ボディ3の拡散層4がその順番に積層して設けられている。拡散層4の表面からはSTIシャロートレンチアイソレーション6がくさび状に設けられ、N型カソード2にまで達している。各メモリセル間はこのSTI6によって区画されている。また、各STI6の底面にはP型半導体基板1とN型カソード2に接して埋め込みメタル5が設けられている。N型カソード2は、埋め込みメタル5を通して電気的に接続され各メモリセル共通の電源ノードとなっている。STI6によって仕切られたメモリセル毎のP-ボディ3の表面の中央には拡散層4の表面からリセス7がくさび状に設けられている。メモリセル毎にリセス7により2つに分けられたP-ボディ3の片側の表面には、N型拡散層8とP型拡散層であるP型アノード9がその順番に積層されている。P型アノード9を含む拡散層4の表面には層間膜10が設けられ全面を覆っている。P型アノード9の表面の層間膜10にはビット線コンタクト11が設けられ、P型アノード9はビット線コンタクト11を介して層間膜10の上層に設けられたビット線12に接続されている。ビット線12の側面と上面は窒化膜であるサイドウォール13により覆われている。また、リセス7によってN型拡散層8、P型アノード9と隔てて設けられたP-ボディ3のもう片側の表面には層間膜10を貫通して容量コンタクト14が設けられ、ビット線12より上層に設けられたキャパシタの下部電極15へと接続されている。さらに下部電極15の上層には容量膜16を挟んでワード線17がメモリセル構造の最上層の配線層として設けられている。メモリセルは、P型アノード9、N型拡散層8、P-ボディ3、N型カソード2からなるサイリスタのP型アノード9がビット線コンタクト11を介してビット線12に接続され、サイリスタのN型カソード2は電源ノードとなる。また、N型カソード2及び、又は埋め込みメタル5は図示しない外部電源端子VSSに接続されている。さらに、サイリスタのP-ボディ3は容量コンタクト14を介して下部電極15、容量膜16、ワード線17からなるキャパシタを介してワード線17に接続されている。さらに、リセス7を設け、リセス7によって、容量コンタクト14へ接続されたP-ボディ3から分離された領域にP型アノード9及びN型拡散層8を形成している。図6、図7に図示するとおり、メモリセルには寄生トランジスタを含めてMOSトランジスタを用いていない。従って、GIDL電流等メモリセルにMOSトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト14を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。従って、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。なお、非特許文献1にも記述されているようにMOSトランジスタの寄生容量をセル容量とした図21aの従来のサイリスタメモリの場合、30nmプロセス以下で、ボディFB節点NMOSトランジスタのバックバイアスとゲートとの間のセル容量値は、10aFアトファラッド:1E-18から50aF程度であり、非常に小さい。将来プロセスが微細化すると、ボディFB節点とゲートとの間の面積が小さくなり、さらにセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにDRAMのセル容量は25fFフェムトファラッド:1E-15程度で、このNMOSトランジスタの寄生容量よりも約3桁大きい。図7に示すデバイス構造例では、コンケーブ型電極15が王冠型でその内側が容量のキャパシタ構造とした例であるが、DRAMのキャパシタのプロセス工程と同じプロセス工程で作成できる。DRAMのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にDRAMではセルリーク電流値と必要なリフレッシュ特性との積にて、約20fF以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方、本発明の半導体装置ではセルリーク電流値は上記のように大幅に改善できるため、DRAMと同値のリフレッシュ特性の場合、セル容量を小さくしてもよい。仮に、セルリーク電流をDRAMよりも2桁以上削減できた場合は、上述したように0.32fF程度まで許容可能である。また、キャパシタの容量値そのものはDRAMと比べると原理的に小さくすることが可能である。すなわち、セルデータの読み出し時には、ワード線WLとビット線BLの選択によりメモリ素子であるサイリスタが能動素子として動作しビット線BLを駆動する。従って、単にメモリセルの容量についてスイッチを介して読み出すに過ぎないDRAMと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に3つのPN接合を備えていればよく、MOSトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図7に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。サイリスタメモリセルの動作原理続いて、図5aの回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。FB節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、FB節点P型領域とカソードVSSN型領域との間の電圧が、そのPN接合のビルトインポテンシャル電圧VBIの電圧付近まで達すると、FB節点からカソードVSSへダイオードの順方向電流が流れ始める。この電流はNPNバイポーラトランジスタQ1のベースエミッタ間電流と等価である。ビット線BLアノードが十分高い電圧のときにFB節点の電圧をセルキャパシタの容量を介して上昇させていくと、ビルトインポテンシャル電圧VBI付近まで達したときに、NPNバイポーラトランジスタQ1が弱くオンしてFN節点が低いレベルに低下して行き、それによりPNPバイポーラトランジスタQ2がオンしてFB節点をさらに高い電圧まで持ち上げる。その結果、NPNバイポーラトランジスタQ1がより強くオンして、サイリスタメモリセルのアノードBLとカソードVSSが導通状態になる。サイリスタメモリのセルが一度導通状態になると、ビット線BLアノードに十分高い電圧が印加されている限り、セルキャパシタの容量を介してFB節点にカップリング電圧を与えても導通状態を保持する。サイリスタメモリのセルの非導通化は、アノードBLとカソードVSS電位差をビルトインポテンシャル電圧VBI以下の小さな電位差にすることによって行われる。ビット線BLをビルトインポテンシャル電圧VBI以下にすると、FB節点はPN接合のリーク電流によりビルトインポテンシャル電圧VBI以下まで下がって行く。その結果、NPNバイポーラトランジスタQ1がオフするため、サイリスタメモリのセルのアノードBLとカソードVSSが非導通状態になる。ビット線BLアノードがビルトインポテンシャル電圧VBI以下の十分低い電圧のときにFB節点の電圧を上昇させてもNPNバイポーラトランジスタQ1及びPNPバイポーラトランジスタQ2はオフした状態を保つため、サイリスタメモリセルのアノードBLとカソードVSSは常に導通することはない。図1は、第1の実施形態におけるセンスアンプSAの回路図である。センスアンプSAにはセル領域からビット線BLが接続され、隣接する別のセル領域Aからはビット線BLAが接続されている。N型トランジスタN1のソースドレインの一方はビット線BLに接続され、ソースドレインの他方はビット線ドライブ電源信号VBLPに接続されている。また、ゲートはビット線ドライブ制御信号BLDISに接続されている。ビット線ドライブ電源信号VBLPは、SA制御回路43から出力される電源信号である。また、N型トランジスタN1と同様にビット線BLAにはN型トランジスタN1Aが設けられている。N型トランジスタN1、N1Aは、それぞれ、ビット線BL、BLAの電圧をセンスアンプSAが保持するデータに係わらず、電源VARY又は電源VSSに固定する。ビット線BLには、N型トランジスタN2のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線BLSABが、ゲートには制御信号TGRが接続されている。制御信号TGRは、ビット線BLのデータの読み出し動作時に活性化されハイレベルとなる信号で、読み出し動作時にN型トランジスタN2を介してビット線BLは反転センスアンプビット線BLSABに接続される。同様に、ビット線BLAと反転センスアンプビット線BLSABとの間にはN型トランジスタN2Aが設けられ、N型トランジスタN2Aのゲートには制御信号TGRAが接続されている。また、ビット線BLには、N型トランジスタN3のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線BLSATが、ゲートには制御信号TGWが接続されている。制御信号TGWは、書き込み動作時にビット線BLをセンスアンプSAのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書き込み動作時にN型トランジスタN3を介してビット線BLは非反転センスアンプビット線BLSATに接続される。同様に、ビット線BLAと非反転センスアンプビット線BLSATとの間にはN型トランジスタN3Aが設けられ、N型トランジスタN3Aのゲートには制御信号TGWAが接続されている。反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの間にはフリップフロップF.F.が設けられ、反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの電位差を増幅する。フリップフロップF.F.はP型トランジスタP3、P4及びN型トランジスタN4、N5を備えている。また、フリップフロップF.F.にはP型トランジスタの電源としてSAPが、N型トランジスタの電源としてSANが接続されている。電源SAPとSANはフリップフロップF.F.の動作が必要なときにだけ活性化する。活性化するときの電源SAPは電源VARYと同電位であり、電源SANは電源VSSと同電位である。この電源SAPとSANの電圧、及び電源VARYの電圧によりビット線BLの最大振幅が決まる。不活性のときの電源SAPは電源VSSと同電位であり、電源SANは電源VARYと同電位である。N型トランジスタN6は、反転センスアンプビット線BLSABと反転IO線IOBとを接続するスイッチであり、N型トランジスタN7は、非反転センスアンプビット線BLSATと非反転IO線IOTとを接続するスイッチである。N型トランジスタN6とN7は共にカラム選択信号YSにより導通非導通が制御される。メモリセルアレイの外部からデータを書き込むときや、メモリセルアレイのデータを外部に読み出すときは、このN型トランジスタN6とN7を介してセンスアンプSAの反転センスアンプビット線BLSABと反転IO線IOB及び非反転センスアンプビット線BLSATと非反転IO線IOTが接続され、リードライトデータの入出力を行う。P型トランジスタP2が非反転センスアンプビット線BLSATとビット線リファレンス電圧VBLREFを供給する信号線との間に接続されている。P型トランジスタP2のゲートには制御信号ACTBが接続されている。制御信号ACTBは読み出し動作時に活性化してロウレベルになる。なお、N型トランジスタN1、N2、N3、N1A、N2A、N3Aには、周囲の他のトランジスタより高耐圧の厚膜トランジスタが用いられる。なお、上記N型トランジスタ、P型トランジスタには、好ましくは、NMOSトランジスタ、PMOSトランジスタを用いることができる。第1の実施形態の動作:メモリセルへの書き込み動作次に第1の実施形態の動作について説明する。図8は第1の実施形態のメモリセル書き込み波形図である。図1と図8を参照してメモリセル66への書き込み動作から説明する。図8においてタイミングTW1まではスタンバイ状態、すなわちビット線BL、ワード線WLが共に非選択の状態である。この状態では、ビット線ドライブ電源信号VBLPがVSSレベル、ビット線ドライブ制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPにVARY電圧が、N型トランジスタの電源SANにはVSS電圧が供給されフリップフロップF.F.が活性化されており、制御信号ACTBは非活性レベルのハイレベルである。この状態では、フリップフロップF.F.は予め非反転IO線IOT、反転IO線IOBから入力した書き込みデータを保持している。従って、このときの非反転センスアンプビット線BLSATの電圧は、書き込みデータがハイレベルである場合は電圧VARYと同電位、書き込みデータがロウレベルである場合は電圧VSSと同電位である。また、ワード線WLは非選択レベルのワード線スタンバイ電圧VWLSに固定されている。このとき、メモリ素子サイリスタのFB節点図5a参照。図7のP-ボディ3に相当はメモリセルが保持しているデータの論理レベルに応じてVH又はVLの電位にある。VHはVLより高い電位にあるが、ビルトインポテンシャル電圧VBIより低い電位である。タイミングTW1になると、ビット線ドライブ電源信号VBLPが電圧VSSから電圧VARYに立ち上げる。ビット線ドライブ制御信号BLDISはハイレベルを維持しているので、ビット線BLの電圧も電圧VSSから電圧VARYに立ち上がる。この段階では、ビット線BLの電圧がハイレベルのVARYまで上昇しても、ワード線WLの電圧がワード線スタンバイ電圧VWLSを維持しているので、FB節点の電圧はタイミングTW1以前の電圧を維持したままであり、メモリ素子は動作することはない。タイミングTW2では、サブワードドライバSWDがワード線WLの電圧をワード線スタンバイ電圧VWLSからワード線オーバーシュート電圧VWLHまで上昇させる。なお、ワード線オーバーシュート電圧VWLHは、ワード線ライト電圧VWLWよりもΔVHの電圧だけ高いレベルである。このとき、メモリセルにハイレベルを書き込む場合、ロウレベルを書き込む場合、いずれの場合であってもキャパシタC1のカップリングでFB節点の電圧が上昇する。すなわち、セルキャパシタの容量を介してFB節点の電圧は、これまでメモリセルに保持していたデータがハイレベルVHの場合はビルトインポテンシャル電圧VBI以上まで、データがロウレベルVLの場合はビルトインポテンシャル電圧VBI付近まで、上昇する。特に、タイミングTW1より以前にメモリセルがロウレベルを保持していた場合、すなわちFB節点がVLレベルであった場合でも、FB節点はタイミングTW2でΔVHの電圧分高いレベルまで上昇する影響を受け、高速にサイリスタが導通化する。また、センスアンプSAのフリップフロップF.F.に保持されている書き込みデータに係わらず、ビット線BLがハイレベルVARYに駆動されているので、サイリスタは導通状態になる。サイリスタが導通状態になるとビット線BLの電圧は、N型トランジスタN1のオン抵抗及びビット線BLの抵抗分だけ若干低下する。またメモリセル66のFB節点図5a参照は、PNPバイポーラトランジスタQ2のオン抵抗や、FB節点とVSSカソードとの間のPN接合ダイオードの特性図5参照、及び寄生抵抗などとの比で決まる電圧VONのレベルになる。タイミングTW3で、サブワードドライバSWDはワード線WLをワード線オーバーシュート電圧VWLHからワード線ライト電圧VWLWに下げる制御を行う。タイミングTW4で、ビット線ドライブ制御信号BLDISをハイレベルからロウレベルに立ち下げ、制御信号TGWをロウレベルからハイレベルに立ち上げる。このことでビット線BLは非反転センスアンプビット線BLSATと接続され、メモリセル66にハイレベルを書き込む場合のビット線電圧BLHは電圧VARYが供給され続け、メモリセル66のサイリスタの導通状態が保持される。一方、メモリセルにロウレベルを書き込む場合のビット線電圧BLLは電圧VSSの供給に切り替わり、メモリセル66のサイリスタが非導通化し、メモリセルのFB節点の電圧FBLは、FB節点P型領域とカソードVSSN型領域との間のPN接合によりビルトインポテンシャル電圧VBIまで高速にレベルが低下する。なお、ビット線ドライブ電源信号VBLPの電圧レベルは、タイミングTW4以降、再びビット線ドライブ制御信号BLDISをハイレベルに立ち上げるタイミングTW6までの間に電圧VSSまで立ち下げておく。タイミングTW5になると、サブワードドライバSWDはワード線WLをワード線ライト電圧VWLWとワード線スタンバイ電圧VWLSとの中間電圧であるワード線プリチャージ電圧VWLPまで引き下げる。メモリセルにハイレベルを書き込む場合はビット線がハイレベルVARYを維持しており、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧VWLPまで下がってもFB節点の電圧は電圧VONを維持する。一方、メモリセルに書き込むデータがロウレベルであり、ビット線BLの電圧がタイミングTW4で電圧VSSまで立ち下がっている場合は、サイリスタはすでに非導通の状態となっているのでワード線WLの電圧の低下につれて、セルキャパシタの容量を介してFB節点の電圧はビルトインポテンシャル電圧VBIよりさらに低い電圧へと低下する。タイミングTW6では、制御信号TGWが立ち下がり、ビット線BLが非反転センスアンプビット線BLSATから切り離されると共に、ビット線ドライブ制御信号BLDISが立ち上がりビット線BLの電圧はビット線ドライブ電源信号VBLPの電圧レベルである電圧VSSに固定される。また、センスアンプSAのフリップフロップF.F.の電源SAPをロウレベルに、電源SANをハイレベルにして、フリップフロップF.F.を非活性化する。従って、タイミングTW6以降では非反転センスアンプビット線BLSATはフローティング状態となる。メモリセルへの書き込みデータがハイレベルであった場合には、ビット線BLの電圧がVSSへ低下することに伴って、サイリスタであるメモリ素子の導通状態は終了し、FB節点のレベルもビルトインポテンシャル電圧VBIまで高速に低下する。一方、メモリセルへの書き込みデータがロウレベルであった場合は、ビット線BLの電圧はロウレベルVSSを維持するのでメモリセルの状態に変化は起きない。タイミングTW7では、サブワードドライバSWDはワード線WLの電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合にはVHレベルまで低下し、書き込みデータがロウレベルであった場合にはさらに低いVLレベルまで低下する。このVHとVLとの電位差がメモリセルに書き込まれたデータとしてFB節点に保持される。上記の説明から理解できるように、書き込み動作ではビット線BLの電圧がVSSへ低下することに伴ってメモリ素子が非導通化した後、FB節点はセルキャパシタの容量を介してワード線WLの電圧変化量のカップリングを受けるため、書き込み動作後のFB節点の電圧は、書き込みデータがハイレベル、ロウレベルのときにそれぞれ、VH=VBI-ΔVP1VL=VBI-ΔVW2となる。ΔVPは、ワード線プリチャージ電圧VWLPとワード線スタンバイ電圧VWLSとの差電位であり、またΔVWは、ワード線ライト電圧VWLWとワード線スタンバイ電圧VWLSとの差電位である。以上のように、第1の実施形態による半導体装置30では、メモリセルにロウレベルの書き込みを行う場合であってもメモリセルをタイミングTW2からタイミングTW4の期間導通させることに加え、タイミングTW2でワード線をオーバーシュートさせるので、メモリセルにロウレベルが書き込まれていた場合であっても、タイミングTW2で高速に導通化させることができる。このことで、ロウレベルを保持しているメモリセルについてデータをハイレベルに書き換える動作のマージンを非常に大きく拡大することができる。メモリセルの読み出し動作図9は第1の実施形態のメモリセル読み出し波形図である。図1と図9を参照してメモリセルへの読み出し動作について説明する。タイミングTR1まではスタンバイ状態、すなわちビット線BL、ワード線WLが共に非選択の状態である。この状態では、ビット線ドライブ電源信号VBLPがVSSレベル、ビット線ドライブ制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてN型トランジスタN1によりロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPはロウレベル、N型トランジスタの電源SANはハイレベルで、フリップフロップF.F.は不活性の状態であり、非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABはいずれもフローティングの状態である。なお、制御信号ACTBも非活性レベルのハイレベルである。また、メモリセルのFB節点はメモリセルが保持しているデータに応じてVHレベル又はVLレベルにあるものとする。タイミングTR1では、ビット線ドライブ電源信号VBLPが電圧VSSから電圧VARYに立ち上がる。ビット線ドライブ制御信号BLDISはハイレベルを維持しているので、ビット線BLは、ビット線ドライブ電源信号VBLPが出力する電圧により、電圧VSSから電圧VARYに立ち上がる。同時に、制御信号TGRがハイレベルとなり活性化して反転センスアンプビット線BLSABは、ビット線BLと接続されるので、反転センスアンプビット線BLSABの電圧も電圧VARYまで上昇する。また、制御信号ACTBがロウレベルに立ち下がり活性化するので、非反転センスアンプビット線BLSATの電圧は、ビット線リファレンス電圧VBLREFに等しくなる。タイミングTR2では、サブワードドライバSWDがワード線WLの電圧をワード線リード電圧VWLRまで上昇させる。ワード線リード電圧VWLRは、ワード線ライト電圧VWLWより低くワード線プリチャージ電圧VWLPより高い電圧である。タイミングTR2でワード線の電圧がワード線リード電圧VWLRまで立ち上がることによってメモリセルのキャパシタの容量を介してFB節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりFB節点の電圧がVHレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧はメモリ素子サイリスタが導通状態になるビルトインポテンシャル電圧VBIまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりFB節点の電圧がVLレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧は上昇するもののメモリ素子サイリスタが導通状態になるビルトインポテンシャル電圧VBIまでは上昇しない。従って、メモリ素子は導通状態にならない。タイミングTR3ではビット線ドライブ制御信号BLDISをロウレベルに立ち下げ、ビット線BLを電圧VARYに固定していた状態から開放する。反転センスアンプビット線BLSABはN型トランジスタN2を介してビット線BLに接続されているのでメモリセルのメモリ素子サイリスタが導通している場合はビット線BL、反転センスアンプビット線BLSABの電圧は徐々に低下していく。一方、メモリ素子サイリスタが導通していない場合は電流が流れるルートがないのでビット線BL、反転センスアンプビット線BLSABの電圧は電圧VARYを保持する。なお、非反転センスアンプビット線BLSATはP型トランジスタP2を介してビット線リファレンス電圧VBLREFを維持する。また、ビット線ドライブ電源信号VBLPの電圧レベルは、タイミングTR3以降、再びビット線ドライブ制御信号BLDISをハイレベルに立ち上げるタイミングTR7までの間に電圧VARYから電圧VSSに立ち下げておく。タイミングTR4では制御信号TGRをロウレベルに立ち下げ、ビット線BLと反転センスアンプビット線BLSABとの接続を切り離す。同時に読み出し制御信号ACTBをハイレベルに立ち上げ、非反転センスアンプビット線BLSATをビット線リファレンス電圧VBLREFから切り離す。続くタイミングTR5ではセンスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPをハイレベルVARYに、N型トランジスタの電源SANをロウレベルVSSに設定し、フリップフロップF.F.を活性化してフリップフロップF.F.により非反転センスアンプビット線BLSATと反転センスアンプビット線BLSABとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線WLの立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線BLSABの電圧がビット線リファレンス電圧VBLREF以下の電圧まで低下しているので、非反転センスアンプビット線BLSATがハイレベルに、反転センスアンプビット線BLSABがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線WLの立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線BLSABの電圧は電圧VARYを保持しているので、非反転センスアンプビット線BLSATがロウレベルに、反転センスアンプビット線BLSABがハイレベルに増幅される。タイミングTR6では、サブワードドライバSWDはワード線WLの電圧をワード線リード電圧VWLRからワード線プリチャージ電圧VWLPまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線BLの電圧は徐々に低下しつつあるもののまだメモリ素子サイリスタは導通しておりPNP型トランジスタQ2図5a参照がオンしているのでFB節点の電圧はビルトインポテンシャル電圧VBI以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子サイリスタは導通していないのでメモリセルのキャパシタによる容量を介してワード線WLの電圧低下につれてFB節点の電圧も低下する。タイミングTR7では、ビット線ドライブ制御信号BLDISを立ち上げ、ビット線BLの電圧をロウレベルVSSに固定する。メモリセルがハイレベルを保持していた場合、メモリ素子サイリスタは非導通状態となり、FB節点のレベルはビルトインポテンシャル電圧VBIまで高速に低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでFB節点の電圧は変化しない。タイミングTR8では、サブワードドライバSWDはワード線WLの電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子サイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には式1の電圧、すなわちVHレベルまで低下し、書き込みデータがロウレベルであった場合にはタイミングTR1より以前の電圧であるVLレベルまで低下する。すなわち、読み出し動作前のメモリセルのデータは読み出し動作を行っても保持されている。なお、半導体装置30の動作をDRAMと互換性を持たせる場合には、ACTコマンドからメモリセル読み出し制御を、PREコマンドでメモリセル書き込み制御を行う。タイミングTR5でセンス動作を行ってセンスアンプSAのF.F.図1に選択ワード線のメモリセルデータを格納した後は、タイミングTW1でメモリセル書き込み始めるまで、ビット線ドライブ電源信号VBLP、センスアンプSAの各種制御信号、ワード線WL及びその制御信号は、電圧をそのまま保つことで消費電流が削減できる。またリードコマンドではセンスアンプSAのF.F.のデータを読み出し、ライトコマンドではセンスアンプSAのF.F.にライトデータを書き込んでおく。リフレッシュ動作は、リフレッシュコマンドでセル読み出し制御を行い、タイミングTR5の後すぐにタイミングTW1からのメモリセル書き込み制御を行う。次に、半導体装置30のパワーオンシーケンスについて説明する。パワーオンシーケンスとは、半導体装置30に対して電源を投入した直後に、内部電源レベルの調整やモードレジスタ38の設定、各内部接点のプリチャージ等を実施する一連の制御手順である。半導体装置30は、パワーオンシーケンスによる初期設定を経た後に通常のリード/ライト動作を行うことができる。第1の実施形態による半導体装置30のように、フローティングボディに電荷を蓄積する半導体装置では、電源投入時のFB節点の電圧は不定である。FB節点の電圧が不定なメモリセルが存在すると、他のメモリセルの読み出し不良を誘発する可能性がある。そこで、半導体装置30では、パワーオンシーケンス制御期間にFB節点に所定の電圧を書き込む制御を行う。図10は、半導体装置30のパワーオンシーケンス時の制御の一例を示す図である。図10に示すように、半導体装置30に電源が投入されるとパワーオン判定回路72が、電源の立ち上がりを検出する。すると、パワーオン判定回路72がパワーオン信号PONを出力し、パワーオン信号PONを受けたコマンドデコード回路34がパワーオンシーケンス制御信号PONCを出力するタイミングT1。パワーオンシーケンス制御信号PONCを受けたタイミングジェネレータ36は、パワーオンシーケンスを開始する。図11は、パワーオンシーケンス制御期間にメモリセルのFB節点にデータLowを書き込む際の波形の一例を示す図である。タイミングTP1より以前は、ビット線ドライブ電源信号VBLP、センスアンプSAを制御する各制御信号はスタンバイ状態の論理となるように制御されている。また、メインワード線MWL、ワード活性電源信号線FX、もそれぞれのスタンバイ状態の電圧、すなわちそれぞれワード線スタンバイ電圧VWLSに制御されている。さらに、ビット線ドライブ電源信号VBLP及びセンスアンプSAを制御する各制御信号は、パワーオンシーケンス制御期間は、スタンバイ状態の論理を保持させる。すなわち、パワーオンシーケンス制御期間は、ビット線BLを電位VSSに電気的に接続したまま変動させない。なお、半導体装置30に対して電源を投入した直後は、メモリセルのFB節点のレベルは不定であり、図11の例においては、FB節点は電圧V1からVLの間のレベルである。タイミングTP1において、ロウデコーダ42がメインワード線MWLを活性化すると共に、ワード線オーバーシュート電圧VWLHに駆動する。すると、図4のN型トランジスタN3SとP型トランジスタP2Sから成るトランスファー回路によりワード線WLとワード活性電源信号線FXとが電気的に接続される。タイミングTP2で、ロウデコーダ42がワード活性電源信号線FXをワード線ライト電圧VWLWに駆動する。その際、ワード線WLもワード線ライト電圧VWLWに駆動され、FB節点のレベルはセルキャパシタの容量を介しビルトインポテンシャル電圧VBI以上に上昇することになるが、サイリスタは非導通であるため、FB節点P型領域とカソードVSSN型領域との間のPN接合により高速にビルトインポテンシャル電圧VBIまで低下する。タイミングTP3で、ワード活性電源信号線FXはワード線スタンバイ電圧VWLSに駆動され、ワード線WLの電位もワード線スタンバイ電圧VWLSまで低下する。このときのワード線WLの電圧が変化する幅が、図11に示すΔVWである。ワード線WLの電圧が低下することに伴って、FB節点の電圧もセルキャパシタの容量を介し低下する。その際の電圧は、式2の電圧のVLレベル、すなわちセルLow書き込み電圧となる。なお、タイミングT3以降もFB節点の電圧はVLレベルを維持する。ここで、ワード活性電源信号線FXがワード線ライト電圧VWLWに駆動されている期間タイミングTP2~TP3は、短時間でよい。メモリセルのFB節点のレベルが、ほぼビルトインポテンシャル電圧VBIに低下するまで待てばよいためである。タイミングTP4で、ロウデコーダ42がメインワード線MWLをワード線スタンバイ電圧VWLSに駆動し、非活性化する。このように、タイミングTP1からTP4の動作により選択されたワード線WLに接続するメモリセルのFB節点にはセルLowが書き込まれることになる。さらに、パワーオンシーケンス制御期間において、図11を用いて説明したタイミングTP1~TP4の一連の制御を全てのワード線ダミーワード線及びリダンダンシワード線も含むに対して順次行うことで、全てのメモリセルにセルLowを書き込むことが可能になる。なお、DRAMのリフレッシュ制御は、リフレッシュを行うワード線の指定をリフレッシュ制御回路40に含まれるリフレッシュアドレスカウンタを用いて行う。一方、第1の実施形態による半導体装置30のパワーオンシーケンス制御期間は保持すべきデータがまだ書き込まれていないので、リフレッシュを行う必要はなく、順次活性化するワード線のワード線アドレスもリフレッシュアドレスカウンタで生成することができる。図11においては、ワード活性電源信号線FXの方形波のハイレベルタイミングTP2からタイミングTP3の期間をワード線ライト電圧VWLWとしたが、この電圧に限る必要はない。例えば、ワード線ライト電圧VWLWに代えて、ワード線プリチャージ電圧VWLPとすれば、パワーオンシーケンス制御後のFB節点の電圧はVHレベルとなる式1より。さらに、通常動作での書き込み及び読み出し動作では、FB節点のレベルはVHとVLの間の電圧であればよいので、パワーオンシーケンス制御期間でのワード活性電源信号線FXの方形波のハイレベルは、ワード線プリチャージ電圧VWLPからワード線ライト電圧VWLWの間の任意の電圧とすることもできる。その場合のパワーオンシーケンス制御後のFB節点の電圧は、ビルトインポテンシャル電圧VBIよりも、ワード活性電源信号線FXの方形波の振幅電圧分低い電圧が書き込まれる。第1の実施形態による半導体装置30は、パワーオンシーケンス制御期間に、全てのメモリセルのFB節点に電圧を書き込んでいるので、パワーオンシーケンス制御期間経過後のデータの読み出し時の不良が発生しない。ここで、半導体装置30に電源投入後、一度も書き込み又は読み出しが行われなかったメモリセルのFB節点のレベルは不定である。そのため、メモリセルのFB節点のレベルが電圧VSSに近い場合が存在する。すると、メモリセルからデータを読み出す際に、選択ワード線をワード線スタンバイ電圧VWLSからワード線リード電圧VWLRに引き上げた際に、非選択ワード線の電位が選択ワード線の隣接カップリングノイズの影響を受ける。より具体的には、非選択ワード線の電位がワード線スタンバイ電圧VWLSから僅かに上昇する。その結果、非選択ワード線に接続されているメモリセルのFB節点の電位も僅かに上昇する。メモリセルのFB節点の電位が上昇し、ビルトインポテンシャル電圧VBIまで達すると、メモリセルは導通化する。しかし、非選択ワード線に接続されたメモリセルは非選択のセルであるので、たとえ接続されているビット線が活性化していても、他のメモリセルをアクセスしている期間は導通化してはならない。その結果、導通してはいけないメモリセルが導通しているため、ビット線電圧BLが低下し、読み出し不良の原因となる。一方、第1の実施形態による半導体装置30では、パワーオンシーケンス制御期間に全てのメモリセルのFB節点を所望の電圧にするので、読み出し動作時において、高い電圧を持ったFB節点が存在し得ないため、上述の読み出し不良が発生することがない。なお、ダミーワード線DmyWLは、セル領域の端で形状がくずれて電気的特性が内側のメモリセルと若干異なるために設けられているので、FB節点のリーク電流が内側のメモリセルよりも大きい可能性がある。そのため、ダミーワード線DmyWLのリーク電流等を考慮すると、パワーオンシーケンス制御後のFB節点のレベルは可能な限り低電圧の方が好ましい。そこで、ダミーワード線DmyWLに接続されたサブワードドライバSWDを介して、ダミーワード線DmyWLに接続されているメモリセルに対してもデータLowを書き込むことが好ましい。なお、リダンダンシワード線RedWLに接続されているメモリセルに対しても、同様にデータLowを書き込むことが好ましい。一方、ワード活性電源信号線FXの方形波のハイレベルを、ワード線オーバーシュート電圧VWLHなどワード線ライト電圧VWLWを大きく超える高い電圧にしてしまうとFB節点レベルがVLレベルよりもかなり低い電圧になってしまう。その場合、図8に示した通常の書き込み動作におけるタイミングTW2の時にFB節点のレベルがビルトインポテンシャル電圧VBI付近に達しないとメモリ素子が導通しないので、確実にデータ1を書き込むことができなくなってしまう。以上の事実を考慮すれば、パワーオンシーケンス制御後のFB節点には、VLレベル、すなわちセルLowを書き込むのがより好ましいといえる。さらに、第1の実施形態による半導体装置30では、そのパワーオンシーケンス制御期間において、全てのメモリセルのFB節点に制御された電圧所定の電圧を書き込む際に、ビット線BLやセンスアンプSAを活性化させず、かつ、ワード活性電源信号線FXを単純な方形波に制御する。このことは、図8を用いて説明したデータの書き込み制御ビット線を活性化し、センスアンプSA等を適宜制御とは対照的である。さらに、通常の書き込み動作時には、ワード線WLはワード線オーバーシュート電圧VWLHまで引き上げられるが、パワーオンシーケンス制御時においてのワード線WLは、ワード線ライト電圧VWLWまでの引き上げに留まる。従って、半導体装置30のパワーオンシーケンス制御期間において、全てのメモリセルのFB節点に電圧を書き込む際に必要な消費電流が削減可能である。同時に、短時間でFB節点に所定の電圧を書き込むことができるので、パワーオンシーケンス制御期間を短縮することができる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。第1の実施形態による半導体装置30と第2の実施形態による半導体装置30aとでは、全体構成等の相違点は存在せず、半導体装置30aに関する図1~図7に相当する説明は省略する。半導体装置30と半導体装置30aの相違点は、パワーオンシーケンス制御時における全てのメモリセルにデータLowを書き込む際の動作である。第1の実施形態による半導体装置30では、あるメモリセルアレイ領域内では1本のメインワード線MWLのみを活性化し、全ワード線を順次活性化する制御方式であるため、非常に多くのデータ書き込みサイクルを繰り返す必要がある。第2の実施形態による半導体装置30aでは、パワーオンシーケンス制御期間において、複数のワード線WLを同時に選択することでサイクル回数を減らす。図12は、パワーオンシーケンス制御期間にメモリセルのFB節点にデータLowを書き込む際の波形の一例を示す図である。図12において、図11と同様に、センスアンプSAを制御する各制御信号は非活性、ビット線は電位VSSを維持する。タイミングTP1において、ロウデコーダ42が、複数のメインワード線MWLを選択する。次に、ワード活性電源信号線FXを順次、方形波で活性化していく。図12では、ワード活性電源信号線FX0サイクル1、FX1サイクル2、FX2サイクル3、FX3サイクル4と活性化している。ワード活性電源信号線FXが、順次活性化されることに対応して、それぞれのワード活性電源信号線FXに接続されているワード線WLダミーワード線及びリダンダンシワード線を含むもワード線ライト電圧VWLWに駆動される。その後、タイミングTP4において、活性化していた複数のメインワード線MWLを非活性化する。以上のように、第2の実施形態による半導体装置30aでは、複数のメインワード線MWLを同時に選択しつつ、複数のワード線WLを活性化し、複数のメモリセルにデータLowを書き込むことができる。図13は、パワーオンシーケンス制御期間にメモリセルのFB節点にデータLowを書き込む際の波形の一例を示す図である。図13においても、センスアンプSAを制御する各制御信号は非活性、ビット線は電位VSSを維持する。図13は、図12における制御とは異なり、タイミングTP1において、ワード活性電源信号線FX0~FX3を全て活性化している。その後、サイクル1において、メインワード線MWLrを、サイクル2において、メインワード線MWL0を、選択するといった制御を繰り返す。タイミングTP4では、全てのワード活性電源信号線FXを非活性とする。このように、複数のワード活性電源信号線FXを同時に活性化しつつ、メインワード線MWLを順次活性化することによっても、複数のメモリセルにデータLowを書き込むことができる。さらに、図12及び図13に示す制御を組み合わせ、複数のメインワード線MWLと複数のワード活性電源信号線FXを同時に選択し、メモリセルにデータLowを書き込むこともできる。このように、複数のメインワード線、及び/又は、複数のワード活性電源信号線FXを同時に選択することで、全てのメモリセルに対して所定のデータを高速に書き込むことが可能になる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。第1の実施形態による半導体装置30と第3の実施形態による半導体装置30bとでは、全体構成における相違点は存在せず、半導体装置30bに関する図2に相当する説明は省略する。図14は、第3の実施形態によるメモリセル領域周辺の回路配置図である。図14において、図3と同一の構成要素には同一の符号を付し、その説明を省略する。図14と図3の相違点は、ダミーワード線DmyWL1及びDmyWL2は、サブワードドライバ電源信号線WLSに接続されている点である。図15は、図14に示すSWD領域62の回路構成の一例を示す図である。図15において、図4と同一の構成要素には同一の符号を付し、その説明を省略する。図15と図4の相違点は、それぞれのサブワードドライバSWDに含まれるN型トランジスタN4Sのソースに供給されるワード線スタンバイ電圧VWLSに代えて、サブワードドライバ電源信号線WLSが接続される点と、SWD群73の各インバータ回路INV1のP型トランジスタP1Sのソースに供給されるワード線オーバーシュート電圧VWLHに代えて、サブワードドライバ電源信号線WLHが接続される点と、ダミーワード線DmyWL1及びDmyWL2にサブワードドライバ電源信号線WLSが接続される点である。次に、第3の実施形態による半導体装置30bのパワーオンシーケンス制御について説明する。第3の実施形態による半導体装置30bでは、サブワードドライバSWDの電源信号に方形波を直接入力することで、メインワード線MWL及びワード活性電源信号線FXを活性化することなく、複数のワード線WLを同時に選択する。図16は、パワーオンシーケンス制御期間にメモリセルのFB節点にデータLowを書き込む際の波形の一例を示す図である。タイミングTP1より以前は、ビット線ドライブ電源信号VBLP、センスアンプSAの各制御信号、メインワード線MWL、ワード活性電源信号線FXについては、スタンバイ状態の論理となるように制御される。図16においては、FB節点は電圧V1からVLの間の不定なレベルになっている。さらに、サブワードドライバ電源信号線WLSにはワード線スタンバイ電圧VWLSが、サブワードドライバ電源信号線WLHにはワード線オーバーシュート電圧VWLHが供給される。なお、図16のパワーオンシーケンス制御期間は、ビット線ドライブ電源信号VBLP、各SA制御信号、はスタンバイ状態の論理を保持する。すなわちビット線BLは、電位VSSに電気的に接続したま動作させない。さらに、メインワード線MWL、ワード活性電源信号線FXもスタンバイ状態の論理を保持する。タイミングTP1において、サブワードドライバ電源信号線WLHは、ワード線オーバーシュート電圧VWLHよりも高い電圧VUに引き上げられる。そのため、インバータ回路INV1が出力するメインワード線反転信号MWLBも電圧VUに引き上げられる。なお、電圧VUのレベルは、ワード線ライト電圧VWLWを基準として、N型トランジスタN4S図15参照のスレッショルド電圧VTHよりも高い電圧であればよい。さらに、ワード線ライト電圧VWLWとワード線オーバーシュート電圧VWLHの差電圧であるΔVHを、N型トランジスタN4Sのスレッショルド電圧VTNよりも高い電圧に設定することが可能であれば、タイミングTP1における動作は不要である。タイミングTP2で、サブワードドライバ電源信号線WLSは、ワード線スタンバイ電圧VWLSからワード線ライト電圧VWLWに引き上げられる。その際に、N型トランジスタN4Sを通じてワード線WLにはワード線ライト電圧VWLWが供給される。タイミングTP3で、サブワードドライバ電源信号線WLSは、ワード線ライト電圧VWLWからワード線スタンバイ電圧VWLSに引き下げられる。そのため、ワード線WLの電位もワード線スタンバイ電圧VWLSに低下する。タイミングTP4で、サブワードドライバ電源信号線WLHは、電圧VUからワード線オーバーシュート電圧VWLHに引き下げられる。以上のようなタイミングTP1からTP4までの一連の動作において、ワード線WLは、図11に示す波形と同様に、ΔVWの振幅で1ショット動作する。また、ダミーワード線DmyWLもサブワードドライバ電源信号線WLSに直接接続しているので同じ挙動を示す。その結果、ワード線WLに接続するメモリセルのFB節点にはVLレベル、すなわちセルLowが書き込まれる。なお、図15の回路図例では、SWD群73に1ずつ配置されているインバータ回路INV1に含まれるN型トランジスタN1Sのソースにはワード線スタンバイ電圧VWLSが供給されるが、サブワードドライバSWDと共通にサブワードドライバ電源信号線WLSに接続してもよい。以上のように、第3の実施形態による半導体装置30bの内部でサブワードドライバ電源信号線WLS及びWLHを共通にすれば、パワーオンシーケンス制御期間内の1回のサイクルで半導体装置30bに含まれる全てのメモリセルにデータを書き込むことができる。そのため、早期にパワーオンシーケンスを終了することが可能になる。さらに、第1及び第2の実施形態による半導体装置30及び30aと比較すると、メインワード線MWL及びワード活性電源信号線FXを駆動しないので、充放電電流が削減できる。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。第3の実施形態による半導体装置30bと第4の実施形態による半導体装置30cとでは、サブワードドライバ電源信号線WLSの配線が異なる。第3の実施形態による半導体装置30bでは、サブワードドライバ電源信号線WLSの負荷が大き過ぎる場合がある。そこで、第4の実施形態による半導体装置30cでは、サブワードドライバ電源信号線WLSの接続を分割し、適切な負荷となるように調整する。第3の実施形態による半導体装置30bでは、サブワードドライバ電源信号線WLSは、多数のワード線WLと接続されている。そのため、図16のタイミングTP2において、サブワードドライバ電源信号線WLSは、接続されている全てのワード線WLの負荷容量を充電する必要がある。従って、サブワードドライバ電源信号線WLSを駆動する回路には、非常に大きなドライブ能力が要求される。一方、図16のタイミングTP1では、サブワードドライバ電源信号線WLHは、インバータ回路INV1の出力メインワード線反転信号MWLBを充電すればよく、その負荷容量は小さい。以上のような状況を鑑みて、第4の実施形態による半導体装置30cでは、サブワードドライバ電源信号線WLSの駆動能力を最適化する。すなわち、サブワードドライバ電源信号線WLHは、半導体装置30cの内部で共通の配線とする。一方、サブワードドライバ電源信号線WLSは、駆動する複数のワード線WLの負荷容量が適切になるように分割し、パワーオンシーケンス制御期間に分割した本数に相当する回数、書き込みサイクルを繰り返す。図17は、パワーオンシーケンス制御期間にメモリセルのFB節点にデータLowを書き込む際の波形の一例を示す図である。図17の波形において、サブワードドライバ電源信号線WLSは、バンク毎に分割している。より具体的には、サイクル1においてBank0のサブワードドライバ電源信号線WLSを駆動し、サイクル2において、Bank1のサブワードドライバ電源信号線WLSを駆動している。なお、各サイクルにおける各信号線の制御は図16を用いて説明した制御と同様である。すなわち、パワーオンシーケンス制御期間において、各SA制御信号は非活性を維持し、ビット線BLは電圧VSSに固定する。さらに、タイミングTP1で、全てのバンクに共通のサブワードドライバ電源信号線WLHを電圧VUに引き上げた後、サイクル1でBank0のサブワードドライバ電源信号線WLSに方形波を与え、サイクル2でBank1のサブワードドライバ電源信号線WLSに方形波を与え、といった制御を繰り返す。また、タイミングTP4で、サブワードドライバ電源信号線WLHをワード線オーバーシュート電圧VWLHに引き下げる。その結果、全てのメモリセルにセルLowを書き込むことができる。以上のように、バンク毎にサブワードドライバ電源信号線WLSを分割しているため、パワーオンシーケンス制御期間内にバンク数の回数分、サイクルを回すことになる。従って、パワーオンシーケンス制御期間の時間はサイクルを回す回数に依存する。そのため、パワーオンシーケンス制御期間として許容できる時間と、サブワードドライバ電源信号線WLSの負荷容量を駆動する能力と、を考慮した上で、サブワードドライバ電源信号線WLSを適切な本数に分割すればよい。なお、サブワードドライバ電源信号線WLSの分割の例としては、各マット、複数のマット、各バンク又は複数のバンク毎に独立の電源信号線等に基づいて分割することが考えられる。[第5の実施形態]続いて、第5の実施形態について図面を参照して詳細に説明する。第1の実施形態による半導体装置30と第5の実施形態による半導体装置30dとでは、全体構成等の相違点は存在せず、半導体装置30dに関する図1~図7に関する説明は省略する。第5の実施形態による半導体装置30dでは、ワード線ライト電圧VWLWを生成するレギュレータ回路を、パワーオンシーケンス時にのみ動作するレギュレータ回路と、通常の読み出し書き込みリフレッシュ時に動作するレギュレータ回路と、に分離する。図18は、ワード線ライト電圧VWLWを生成するレギュレータ回路の一例を示す図である。図18に示すレギュレータ回路は、パワーオンシーケンス用VWLWレギュレータ回路74と、通常時用VWLWレギュレータ回路75と、が含まれている。パワーオンシーケンス用VWLWレギュレータ回路74は、アンプAMP1と、N型トランジスタN1Vと、P型トランジスタP1V及びP2Vから構成されている。通常時用VWLWレギュレータ回路75は、アンプAMP2と、インバータ回路INV2と、N型トランジスタN2V~N4Vから構成されている。ここで、通常の読み出し、書き込み、リフレッシュ動作時は、図8に示すようにワード線ライト電圧VWLWへは、ワード線WLをワード線オーバーシュート電圧VWLHから引き落す電流が流れ込む。従って、通常時用VWLWレギュレータ回路75は、N型トランジスタN3Vで電圧を引き落すレギュレータ回路が適している。一方、パワーオンシーケンス制御期間では、図11~図13等のように、ワード線ライト電圧VWLWに対し、ワード線WLをワード線スタンバイ電圧VWLSから引き上げる電流を流す。従って、パワーオンシーケンス用VWLWレギュレータ回路74は、P型トランジスタP1Vで電圧を引き上げるレギュレータ回路が適している。なお、パワーオンシーケンス用VWLWレギュレータ回路74は、パワーオンシーケンス制御期間のみ動作させ、通常時用VWLWレギュレータ回路75はパワーオンシーケンス制御期間以外のときに動作させる。このように、2つの回路が同時に動作しないようにすることで、N型トランジスタN3VとP型トランジスタP1Vが共にオンとなることを防止する。[第6の実施形態]続いて、第6の実施形態について図面を参照して詳細に説明する。第1乃至第5の実施形態において、電源投入後のパワーオンシーケンス制御期間に、メモリセルにデータLowを書き込むことについて説明した。第6の実施形態においては、DRAMのパーシャルセルフリフレッシュやディープパワーダウンモードに対しても、第1乃至第5の実施形態において説明したデータLowの書き込み方法が有益であることを説明する。ここで、パーシャルセルフリフレッシュとは、DDR3仕様のDRAMや、モバイル用途のDRAMに採用されている仕様である。パーシャルセルフリフレッシュでは、データを保持する必要のあるバンクを指定しておき、セルフリフレッシュモードにおいて指定されたバンクのみをリフレッシュする。指定されないバンクのメモリセルはセルフリフレッシュモードではリフレッシュ動作が行われず、セルフリフレッシュ電流を削減できる。リフレッシュ動作が行われなかったメモリセルに関しては、セルフリフレッシュモードに遷移する前のデータは保持されていなくてもよいが、セルフリフレッシュイクジットコマンドが入力されセルフリフレッシュモードから脱した後は、通常に書き込み、読み出し動作が行われる。このようなパーシャルセルフリフレッシュの仕様において、図5に示すメモリセルを半導体装置が含む場合、セルフリフレッシュモードを長時間続けると、リフレッシュされないバンクのメモリセルのFB節点への非常に微小なリーク電流で、FB節点の電圧が不定になり、セルフリフレッシュイクジットコマンドを受領後の書き込み、読み出し動作において読み出し不良が発生する可能性が存在する。そこで、第6の実施形態による半導体装置30eでは、セルフリフレッシュを行う指定がされたバンク以外の、セルフリフレッシュが行われないバンクに対して、セルフリフレッシュイクジットコマンドにより、パワーオンシーケンス制御を実行する。また、MobileDRAMには、ディープパワーダウンモードという仕様が存在する。このディープパワーダウンモードにエントリすることで、全メモリセルへのリフレッシュ動作を停止し消費電流を削減する。ディープパワーダウンモードにエントリする以前のデータは保持されていなくてもよいが、ディープパワーダウンイクジットコマンドが入力されディープパワーダウンモードから抜けた後は、通常の書き込み、読み出し動作が行われる。そこで、第6の実施形態による半導体装置30eでは、ディープパワーダウンイクジットコマンドにより、ディープパワーダウンモードから抜ける際に、パワーオンシーケンス制御を実行する。なお、第6の実施形態による半導体装置30eの制御波形は第1乃至第5の実施形態において説明した波形と同様でよい。以上のように、図5に示すメモリセルに、パーシャルセルフリフレッシュ又はディープパワーダウンモード仕様を適用した場合、メモリセルに長時間アクセスが行われないため、メモリセルのFB節点への非常に微小なリーク電流で、FB節点の電圧が不定になり、これらのモードからイクジットした後の書き込み、読み出し動作において読み出し不良が発生する可能性があった。そこで、これらのモードから脱する際に、第1乃至第5の実施形態で説明したパワーオンシーケンス制御を実行し、データLowを書き込むことで、通常動作時の読み出し不良を防止する。なお、第6の実施形態による半導体装置30eのパワーオンシーケンス制御を行う回路に関しては、コマンドデコード回路34のパワーオン信号PONに対し、ディープパワーダウンモードイクジットコマンドのOR論理を演算する回路を追加するなど等の簡単な論理変更を行えばよい。適用可能なメモリについて以上、図5に示すメモリセルに対して、パワーオンシーケンス制御時にデータLowを書き込み手法について説明した。しかし、本願で開示したメモリセルへのデータLow書き込み手法は、図5に示すメモリセルに限定して適用可能なものではなく、フローティングのボディ節点に電荷を蓄積するメモリセルであれば適用可能である。図19は、FBCメモリのメモリセルの回路図の一例を示す図である。第1の実施形態のメモリセルの回路図である図5aと比較すると、図19では、バイポーラトランジスタQ1のコレクタがビット線BLに接続され、エミッタが電圧VSSに接地され、ベースがFB節点となり、キャパシタC1の一端に接続されている。キャパシタC1の他端がワード線WLに接続されているのは、第1の実施形態のメモリセルと同様である。また、図20に図19に示すメモリセルの断面図を示す。図7に示す第1の実施形態のメモリセルサイリスタメモリの断面図と比較すると、N型拡散層8とビット線コンタクトP型ポリシリコン11との間にP型アノードP型拡散層9が設けられておらず、N型拡散層8とビット線コンタクトP型ポリシリコン11が直接接続されている点が異なるだけである。なお、図19及び図20に示すメモリセルの例は、少なくとも本願発明の出願以前には未公開である。また、メモリセル周辺の回路及び動作タイミングは第1の実施形態による半導体装置30と実質同一の回路構成で、かつ、同一の動作タイミングで動作させることができる。すなわち、図19及び図20に示すメモリセルに対しても、第1から第6の実施形態を適用できる。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。