半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上面上に形成された第1シリコン酸化膜と、前記浮遊ゲート電極の上面上の前記第1シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、前記浮遊ゲート電極の上面上の前記絶縁膜上および前記浮遊ゲート電極の側面上に形成された第2シリコン酸化膜と、前記浮遊ゲート電極の上面及び側面上の前記第2シリコン酸化膜上に形成された制御ゲート電極と、を具備することを特徴とする不揮発性半導体記憶装置。前記浮遊ゲート電極の上面及び側面上の前記第2シリコン酸化膜上に形成されたシリコン窒化膜をさらに具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記浮遊ゲート電極の上面と前記第1シリコン酸化膜との間、及び前記浮遊ゲート電極の側面と前記第2シリコン酸化膜との間に配置されたシリコン窒化膜をさらに具備することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記第1シリコン酸化膜上の前記絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、金属酸化膜のいずれかを含むことを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。前記金属酸化膜は、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ランタニウム、ランタンアルミネート、ハフニウムアルミネート、酸化タンタル、及び酸化チタニウムのいずれかを含むことを特徴とする請求項4に記載の不揮発性半導体記憶装置。メモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる不揮発性半導体記憶装置を提供する。一実施態様の不揮発性半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上面上に形成された第1シリコン酸化膜と、前記浮遊ゲート電極の上面上の前記第1シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、前記浮遊ゲート電極の上面上の前記絶縁膜上および前記浮遊ゲート電極の側面上に形成された第2シリコン酸化膜と、前記浮遊ゲート電極の上面及び側面上の前記第2シリコン酸化膜上に形成された制御ゲート電極とを具備することを特徴とする。以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1実施形態][1]メモリセルアレイの構成図1は、第1実施形態のNAND型フラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図2は図1における2-2線に沿った断面図であり、図3は図1における3-3線に沿った断面図である。なお、図2はメモリセルMCのチャネル長方向ビット線方向に沿った断面を示し、図3はメモリセルMCのチャネル幅方向ワード線方向に沿った断面を示す。図1に示すように、半導体基板10の表面領域には、素子分離領域と、素子分離領域にて分離された素子領域アクティブエリアAAが形成されている。素子領域AAはワード線方向に複数配列され、素子領域AAの各々はビット線方向に延伸している。素子領域AA上には、複数のメモリセルMC、及び選択トランジスタSTD、STSが形成されている。素子領域AA上に配置された複数のメモリセルMCは、直列接続されている。以降、直列接続された複数のメモリセルMCを、メモリセルストリングと記す。このメモリセルストリングの両端には、選択トランジスタSTD、STSが配置されている。以降、さらに、メモリセルストリングと選択トランジスタSTD、STSを含む構成を、NANDセルユニットと記す。ワード線WLWL1~WLn及び選択ゲート線SGL1、SGL2は、ビット線方向に配列され、これら各々はワード線方向に延伸している。すなわち、ワード線WLWL1~WLn及び選択ゲート線SGL1、SGL2は、素子領域AAと直交するように配置されている。NANDセルユニットは、ワード線方向に複数配列されている。NANDセルユニットの各メモリセルMCは、ワード線WLWL1~WLnにそれぞれ接続されている。ここで、ワード線方向に位置するメモリセルMCは共通のワード線WLに接続されている。さらに、選択トランジスタSTD、STSは、選択ゲート線SGL1、SGL2にそれぞれ接続されている。NANDセルユニットの一端は、ビット線コンタクトBCを経由して、素子領域AAと同じ方向に延伸したビット線図示せずに接続される。さらに、NANDセルユニットの他端は、ソース線コンタクトSCを経由して、ワード線方向に延伸したソース線図示せずに接続される。次に、第1実施形態におけるメモリセルアレイの断面構造について説明する。図2及び図3に示すように、メモリセルMCは、浮遊ゲート電極12A上に制御ゲート電極14Aが積層されたスタックゲート構造を有するメモリセルトランジスタである。半導体基板10にはウェル領域図示せずが設けられ、NANDセルユニットはウェル領域上に形成される。半導体基板10の表面領域には、素子分離領域15と、素子分離領域15にて分離された素子領域AAが配置されている。半導体基板素子領域AA10上に、ゲート絶縁膜11A、浮遊ゲート電極12A、ゲート間絶縁膜13T、及び制御ゲート電極14Aから構成されたメモリセルMCと、ゲート絶縁膜11B、下部ゲート電極12B、ゲート間絶縁膜13T、及び上部ゲート電極14Bから構成された選択トランジスタSTD、STSが配置されている。ゲート絶縁膜11Aは、素子領域AA上に形成されている。このゲート絶縁膜11Aは、素子領域AAと浮遊ゲート電極12Aとの間でトンネル絶縁膜として機能する。以降、メモリセルMCのゲート絶縁膜11Aをトンネル絶縁膜と記す。浮遊ゲート電極12Aは、トンネル絶縁膜11A上に形成されている。浮遊ゲート電極12Aは、メモリセルMCに書き込まれたデータを保持するための電荷蓄積層として機能する。この浮遊ゲート電極12Aは、例えばポリシリコン膜から形成される。チャネル幅方向ワード線方向に隣接する素子領域AA上に配置される複数のメモリセルMCにおいて、それらの浮遊ゲート電極12Aは、半導体基板10内に埋め込まれた素子分離領域15によって電気的に絶縁されている。ここで、素子分離領域15の上面は、浮遊ゲート電極12Aの上面よりも、半導体基板10側に後退している。すなわち、素子分離領域15の上面は、浮遊ゲート電極12Aの下面よりも高くその上面よりも低い位置にある。浮遊ゲート電極12Aの上面上にはゲート間絶縁膜13Tが形成され、浮遊ゲート電極12Aの側面上及び素子分離領域15上には、ゲート間絶縁膜13Sが形成されている。浮遊ゲート電極12Aの上面上に形成されたゲート間絶縁膜13Tは、浮遊ゲート電極12A側から、ボトムシリコン窒化膜13A、ボトムシリコン酸化膜13B、絶縁膜例えば、センターシリコン窒化膜13C、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層された積層膜いわゆる、NONON膜を有する。Nがシリコン窒化膜を示し、Oがシリコン酸化膜を示す。浮遊ゲート電極12Aの側面上及び素子分離領域15上に形成されたゲート間絶縁膜13Sは、浮遊ゲート電極12A及び素子分離領域15側から、ボトムシリコン窒化膜13A、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層された積層膜いわゆる、NON膜を有する。浮遊ゲート電極12の上面上のゲート間絶縁膜13Tは絶縁膜例えば、センターシリコン窒化膜13Cを有し、浮遊ゲート電極12の側面上のゲート間絶縁膜13Sは絶縁膜13Cを有していない。ゲート間絶縁膜13T、13Sに用いられる材料は、前述した材料に限定されず、他の材料を用いてもよい。絶縁膜13Cには、シリコン酸化膜より誘電率が高い絶縁膜High-k膜、例えば前述したシリコン窒化膜SiNの他に、シリコン酸窒化膜SiON、金属酸化膜を用いてもよい。金属酸化膜としては、例えば、酸化アルミニウムAl2O3、酸化ハフニウムHfO2、酸化イットリウムY2O3、酸化ランタニウムLa2O3、ランタンアルミネートLaAlO3、ハフニウムアルミネートHfAlOx、酸化タンタルTa2O5、酸化チタニウムTiO2などが挙げられる。なお、これらの材料はかっこ内の組成比に限られるものではない。浮遊ゲート電極12Aの上面上のゲート間絶縁膜13Tは5層構造NONON膜を有し、浮遊ゲート電極12Aの側面上及び素子分離領域15上のゲート間絶縁膜13Sは3層構造NON膜を有しているが、これに限定されず、これら以外の多層構造を有していてもよい。制御ゲート電極14Aは、ゲート間絶縁膜13T、13S上に形成されている。すなわち、浮遊ゲート電極12Aの上面上に、ゲート間絶縁膜13Tを介して制御ゲート電極14Aが配置されている。浮遊ゲート電極12Aの側面上に、ゲート間絶縁膜13Sを介して制御ゲート電極14Aが配置されている。なお、制御ゲート電極14Aはワード線WLに相当する。制御ゲート電極14Aには、電気抵抗を減らすために、例えばシリサイド膜が用いられる。しかし、シリサイド膜に限定されるわけではなく、制御ゲート電極14Aはポリシリコン膜の単層構造や、ポリシリコン膜とシリサイド膜とが積層された2層構造ポリサイド構造であってもよい。シリサイド膜としては、例えば、タングステンシリサイド膜、またはモリブデンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜などが用いられる。制御ゲート電極14Aは、ワード線として機能し、隣接するメモリセルMC間で共有されている。このため、制御ゲート電極14Aは浮遊ゲート電極12A上だけではなく、素子分離領域15上にも形成されている。図2に示すように、半導体基板10内には、メモリセルMCのソース/ドレイン拡散層16Aが形成されている。ソース/ドレイン拡散層16Aは、メモリセルMCの両側の素子領域AAに形成されており、隣接するメモリセルMCで共有されている。これにより、複数のメモリセルMCが直列接続され、1つのメモリセルストリングが構成される。直列接続された複数のメモリセルMC、すなわちメモリセルストリングの一端及び他端には、選択トランジスタSTD、STSが形成されている。選択トランジスタSTD、STSは、メモリセルMCと同様の工程で形成される。このため、選択トランジスタSTD、STSのゲート構造は、下部ゲート電極12B上にゲート間絶縁膜13Tを介して上部ゲート電極14Bが積層された構造を有している。下部ゲート電極12Bは浮遊ゲート電極12Aと同じ構造を有し、上部ゲート電極14Bは制御ゲート電極14Aと同じ構造を有している。但し、選択トランジスタSTD、STSにおいて、ゲート間絶縁膜13Tは開口部を有する。下部ゲート電極12Bと上部ゲート電極14Bは、開口部を介して電気的に接続されている。選択トランジスタSTDのメモリセル側には拡散層16Bが形成され、反対側には拡散層16Dが形成されている。選択トランジスタSTSのメモリセル側には拡散層16Bが形成され、反対側には拡散層16Sが形成されている。拡散層16B、16D、16Sは、選択トランジスタSTD、STSのソース/ドレイン領域として機能する。選択トランジスタSTD、STSは、拡散層16Bを隣接するメモリセルMCと共有している。これにより、複数のメモリセルMCと選択トランジスタSTD、STSとが素子領域AAで直列接続され、NANDセルユニットが構成される。NANDセルユニットのドレイン側に選択トランジスタSTDが配置されている。選択トランジスタSTDの拡散層16Dは、層間絶縁膜17内に形成されたビット線コンタクトBCに接続されている。ビット線コンタクトBCは、層間絶縁膜18内に配置されたメタル配線M0及びビアコンタクトVCを介して、ビット線BLに接続される。NANDセルユニットのソース側に選択トランジスタSTSが配置されている。選択トランジスタSTSの拡散層16Sは、層間絶縁膜17内に形成されたソース線コンタクトSCを介して、ソース線SLに接続されている。第1実施形態では、浮遊ゲート電極12Aの上面上に、ボトムシリコン窒化膜13A、ボトムシリコン酸化膜13B、絶縁膜例えば、センターシリコン窒化膜13C、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層されたゲート間絶縁膜13Tが形成され、浮遊ゲート電極12Aの側面上に、ボトムシリコン窒化膜13A、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層されたゲート間絶縁膜13Sが形成されている。すなわち、浮遊ゲート電極12Aの側面上のゲート間絶縁膜13Sは絶縁膜13Cを有さず、浮遊ゲート電極12Aの上面上のゲート間絶縁膜13Tは絶縁膜13Cを有している。絶縁膜13Cが浮遊ゲート電極12Aの側面上に存在していないため、書き込みと消去の繰り返しに伴い、電子が浮遊ゲート電極12A側面上の絶縁膜13Cにトラップされることにより生じる閾値分布の広がりを抑制することができる。さらに、浮遊ゲート電極12A側面上の絶縁膜13Cをなくしたことで、上述した閾値分布が広がるという副作用無く、NONON膜を浮遊ゲート電極の上面上及び側面上に形成する場合に比べて、浮遊ゲート電極12A上面上の絶縁膜13Cを厚膜化できるため、ゲート間絶縁膜におけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。また、第1実施形態では、浮遊ゲート電極12A側面の絶縁膜を厚くすることなく、ゲート間絶縁膜におけるリーク電流が低減できるため、浮遊ゲート電極12A側面のゲート間絶縁膜の膜厚を薄膜化することができる。浮遊ゲート電極12A側面のゲート間絶縁膜の膜厚を薄膜化できることで、以下のような利点がある。まず、浮遊ゲート電極側面のゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極12Aと制御ゲート電極14A間のカップリング比を大きくすることができる。また、制御ゲート電極14Aを埋め込む浮遊ゲート電極12A間の距離を大きくできるため、浮遊ゲート電極12A間に制御ゲート電極14Aを埋め込み易くなる。また、制御ゲート電極14Aを埋め込む浮遊ゲート電極12A間の距離を大きくできるため、制御ゲート電極14Aの体積を大きくでき、制御ゲート電極14Aの空乏化を抑制できる。また、ゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極12Aと制御ゲート電極14A間のカップリング比を維持したままで浮遊ゲート電極12Aを薄くすることが可能になる。以上説明したように本実施形態によれば、浮遊ゲート電極と制御ゲート電極との間に配置されるゲート間絶縁膜として、浮遊ゲート電極12の側面上には絶縁膜13Cを配置せず、浮遊ゲート電極12の上面上には絶縁膜13Cを配置することにより、書き込みと消去を繰り返すことによるメモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる。[2]メモリセルアレイの製造方法次に、第1実施形態のNAND型フラッシュメモリの製造方法について説明する。図4~図9は、第1実施形態のNAND型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。まず、図4に示すように、半導体基板10上にゲート絶縁膜となる膜11を形成し、膜11上に浮遊ゲート電極となる膜12を形成する。例えば、膜11はシリコン酸化膜から形成され、膜12はポリシリコン膜から形成される。次に、図5に示すように、膜12の表面を窒化して、膜12上にシリコン窒化膜13Aを形成する。続いて、シリコン窒化膜13A上に、シリコン酸化膜13B、シリコン窒化膜13Cを順に形成する。続いて、シリコン窒化膜13C、シリコン酸化膜13B、シリコン窒化膜13A、膜12、膜11、及び半導体基板10の表面領域をエッチングして、これらの膜をメモリセル毎に分離する。続いて、素子領域AA間及び浮遊ゲート電極12A間の溝に絶縁膜素子分離領域を埋め込む。素子分離領域は、例えばシリコン酸化膜から形成される。次に、図6に示すように、エッチバックにより素子分離領域15をエッチングして、素子分離領域15を後退させる。これにより、浮遊ゲート電極12Aの側面を露出させ、また浮遊ゲート電極12Aの上面にシリコン窒化膜13C、シリコン酸化膜13B、及びシリコン窒化膜13Aを残す。続いて、浮遊ゲート電極12Aの側面、および素子分離領域15の表面を窒化して、図7に示すように、浮遊ゲート電極12Aの側面、および素子分離領域15の上面にシリコン窒化膜13Aを形成する。次に、図8に示すように、浮遊ゲート電極12Aの上面上のシリコン窒化膜13C上、浮遊ゲート電極12Aの側面上及び素子分離領域15上にシリコン酸化膜13Dを形成する。すなわち、シリコン窒化膜13A、13C上に、シリコン酸化膜13Dを形成する。続いて、図9に示すように、シリコン酸化膜13Dの表面を窒化して、シリコン酸化膜13D上にシリコン窒化膜13Eを形成する。これにより、浮遊ゲート電極12Aの上面上に、ボトムシリコン窒化膜13A、ボトムシリコン酸化膜13B、センターシリコン窒化膜13C、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層されたゲート間絶縁膜13Tが形成される。さらに、浮遊ゲート電極12Aの側面上に、ボトムシリコン窒化膜13A、トップシリコン酸化膜13D、及びトップシリコン窒化膜13Eの順序で積層されたゲート間絶縁膜13Sが形成される。その後、図9に示した構造上に、すなわちシリコン窒化膜13E上に、図3に示すように、制御ゲート電極14Aを形成する。以上により、第1実施形態のNAND型フラッシュメモリが製造される。[第2実施形態]第2実施形態では、浮遊ゲート電極の上面と制御ゲート電極との間に3層構造ONO膜を形成し、浮遊ゲート電極の側面と制御ゲート電極との間に単層構造O膜を形成した例を説明する。[1]メモリセルアレイの構成図10は、第2実施形態のNAND型フラッシュメモリにおけるメモリセルアレイの構成を示す断面図である。半導体基板10の表面領域には、素子分離領域15と、素子分離領域15にて分離された素子領域AAが配置されている。半導体基板素子領域AA10上には、ゲート絶縁膜トンネル絶縁膜11A、浮遊ゲート電極12A、ゲート間絶縁膜13P、及び制御ゲート電極14Aの順序で積層されたメモリセルMCが配置されている。浮遊ゲート電極12Aの上面上には、ゲート間絶縁膜13Pが形成されている。ゲート間絶縁膜13Pは、浮遊ゲート電極12A側から、ボトムシリコン酸化膜13B、絶縁膜例えば、センターシリコン窒化膜13C、及びトップシリコン酸化膜13Dの順序で積層された積層膜いわゆる、ONO膜を有する。浮遊ゲート電極12Aの側面上にはシリコン酸化膜13Dが形成されている。その他の構成は第1実施形態と同様である。第2実施形態では、浮遊ゲート電極12Aの上面上に、ボトムシリコン酸化膜13B、絶縁膜例えば、センターシリコン窒化膜13C、及びトップシリコン酸化膜13Dの順序で積層されたゲート間絶縁膜13Pが形成され、浮遊ゲート電極12Aの側面上にトップシリコン酸化膜13Dが形成されている。すなわち、浮遊ゲート電極12Aの側面上のゲート間絶縁膜は絶縁膜13Cを有さず、浮遊ゲート電極12Aの上面上のゲート間絶縁膜13Pは絶縁膜13Cを有している。絶縁膜13Cが浮遊ゲート電極12Aの側面に存在していないため、書き込みと消去の繰り返しに伴い、電子が浮遊ゲート電極12A側面上の絶縁膜13Cにトラップされることにより生じる閾値分布の広がりを抑制することができる。さらに、浮遊ゲート電極12A側面上の絶縁膜13Cをなくしたことで、上述した閾値分布が広がるという副作用無く、NONON膜を浮遊ゲート電極の上面上及び側面上に形成する場合に比べて、浮遊ゲート電極12A上面上の絶縁膜13Cを厚膜化できるため、ゲート間絶縁膜におけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。以上説明したように本実施形態によれば、浮遊ゲート電極と制御ゲート電極との間に配置されるゲート間絶縁膜として、浮遊ゲート電極12の側面上には絶縁膜13Cを配置せず、浮遊ゲート電極12の上面上には絶縁膜13Cを配置することにより、書き込みと消去を繰り返すことによるメモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる。[2]メモリセルアレイの製造方法次に、第2実施形態のNAND型フラッシュメモリの製造方法について説明する。図11~図14は、第2実施形態のNAND型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。第1実施形態と同様に、まず、図11に示すように、半導体基板10上にゲート絶縁膜となる膜11を形成し、膜11上に浮遊ゲート電極となる膜12を形成する。例えば、膜11はシリコン酸化膜から形成され、膜12はポリシリコン膜から形成される。次に、図12に示すように、膜12上に、シリコン酸化膜13B、シリコン窒化膜13Cを順に形成する。続いて、シリコン窒化膜13C、シリコン酸化膜13B、膜12、膜11、及び半導体基板10の表面領域をエッチングして、これらの膜をメモリセル毎に分離する。さらに、素子領域AA間及び浮遊ゲート電極12A間の溝に絶縁膜素子分離領域を埋め込む。素子分離領域は、例えばシリコン酸化膜から形成される。次に、図13に示すように、エッチバックにより素子分離領域15をエッチングして、素子分離領域15を後退させる。これにより、浮遊ゲート電極12Aの側面を露出させ、また浮遊ゲート電極12Aの上面にシリコン酸化膜13B、シリコン窒化膜13Cを残す。続いて、図14に示すように、浮遊ゲート電極12Aの上面上のシリコン窒化膜13C上、浮遊ゲート電極12Aの側面上及び素子分離領域15上にシリコン酸化膜13Dを形成する。これにより、浮遊ゲート電極12Aの上面上に、ボトムシリコン酸化膜13B、センターシリコン窒化膜13C、及びトップシリコン酸化膜13Dの順序で積層されたゲート間絶縁膜13Pが形成される。さらに、浮遊ゲート電極12Aの側面上に、トップシリコン酸化膜13Dの単層からなるゲート間絶縁膜が形成される。その後、図14に示した構造上に、すなわちシリコン酸化膜13D上に、図10に示すように、制御ゲート電極14Aを形成する。その他の工程は第1実施形態と同様である。以上により、第2実施形態のNAND型フラッシュメモリが製造される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。