"第1導電層と、該第1導電層上に形成された第2導電層とを有し、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを備える電気ヒューズ。前記第1導電層がポリシリコンで形成され、前記第2導電層がシリサイドで形成されている請求項1に記載の電気ヒューズ。前記フィラメントの前記少なくとも3つの識別可能な抵抗状態が、初期状態、前記フィラメントにサリサイドEMが発生する状態、及び、前記第1導電層にダメージが生じる状態を含む請求項2に記載の電気ヒューズ。前記フィラメントの抵抗状態が、前記フィラメントのブロー条件により変化する請求項1に記載の電気ヒューズ。初期状態以外の第1の抵抗状態にある前記フィラメントを、さらにブローして当該フィラメントを第2の抵抗状態に変化させた際に、当該フィラメントの抵抗状態を判別するための閾値レベルも変化させる請求項4に記載の電気ヒューズ。さらに、前記フィラメントの延在方向において、前記フィラメントの一方の端部に設けられたカソードであって、該カソードと外部配線とを電気的に接続するためのコンタクトの該カソード内における接続位置が、前記フィラメントの幅方向の中央を通りかつ前記フィラメントの延在方向に沿う方向に延在した線上に配置されている、カソードを備える請求項1に記載の電気ヒューズ。前記カソードに複数のコンタクトが接続され、該複数のコンタクトの接続位置が前記線上に配置されている請求項6に記載の電気ヒューズ。前記コンタクトのフィラメント側端部と、前記フィラメント及び前記カソード間の接続部との最短距離が、前記カソードのフリンジ幅と同じである請求項6に記載の電気ヒューズ。さらに、前記フィラメントの延在方向において、前記フィラメントの他方の端部に設けられたアノードであって、該アノードと外部配線とを電気的に接続するためのコンタクトの該アノード内における接続位置が、前記線上に配置されている、アノードを備える請求項6に記載の電気ヒューズ。第1導電層と、該第1導電層上に形成された第2導電層とを含み、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズと、前記電気ヒューズに対して前記少なくとも3つの識別可能な抵抗状態を生成する書き込み部と、前記電気ヒューズの抵抗値に関する信号を読み出す読み出し部と、前記電気ヒューズの前記抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、前記読み出し部で読み出された前記フィラメントの抵抗値に関する信号と、前記閾値信号生成部で生成された前記閾値信号とを比較して、前記電気ヒューズの前記抵抗状態を判別する判別部とを備える半導体装置。第1導電層と、該第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズと、前記フィラメントに複数の電気的ストレスを印加して、前記第1導電層及び前記第2導電層の各抵抗値を独立に変化させる書き込み部とを備える半導体装置。第1導電層と、該第1導電層上に形成された第2導電層とを含み、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定するステップと、前記設定したブロー条件で前記フィラメントに電流を流して、当該フィラメントに前記所定の抵抗状態を発生させるステップとを含む電気ヒューズの情報書き込み方法。第1導電層と、該第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズの前記フィラメントに第1の電気的ストレスを印加して前記第2導電層の抵抗値を変化させる、又は、前記フィラメントに前記第1の電気的ストレスより大きい第2の電気的ストレスを印加して前記第1導電層の抵抗値を変化させるステップを含む電気ヒューズの情報書き込み方法。ところで、近年、例えばロジック回路の高機能化に伴い、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量増加が求められている。それゆえ、この技術分野では、チップに搭載する電気ヒューズの容量を省スペースで効率よく増加可能にする技術の開発が望まれている。本開示は、上記要望に応えるためになされたものである。本開示の目的は、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、それを備える半導体装置、及び、電気ヒューズの情報書き込み方法を提供することである。上記課題を解決するために、本開示の電気ヒューズは、第1導電層と、第1導電層上に形成された第2導電層とを有するフィラメントを備える。そして、フィラメントは、第1導電層の状態及び第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるように構成される。また、本開示の第1の半導体装置は、電気ヒューズと、書き込み部と、読み出し部と、閾値信号生成部と、判別部とを備える構成とし、各部の機能を次のようにする。電気ヒューズは、第1導電層と、第1導電層上に形成された第2導電層とを含み、第1導電層の状態及び第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを有する。書き込み部は、電気ヒューズに対して少なくとも3つの識別可能な抵抗状態を生成する。読み出し部は、電気ヒューズの抵抗値に関する信号を読み出す。閾値信号生成部は、電気ヒューズの抵抗状態を判別するための閾値信号を生成する。そして、判別部は、読み出し部で読み出されたフィラメントの抵抗値に関する信号と、閾値信号生成部で生成された閾値信号とを比較して、電気ヒューズの抵抗状態を判別する。また、本開示の第2の半導体装置は、第1導電層と、該第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズと、書き込み部とを備える構成とする。そして、書き込み部は、フィラメントに複数の電気的ストレスを印加して、第1導電層及び第2導電層の各抵抗値を独立に変化させる。また、本開示の第1の電気ヒューズの情報書き込み方法は、上記本開示の電気ヒューズへの情報書き込み方法であり、次の手順で行われる。まず、電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定する。そして、設定したブロー条件でフィラメントに電流を流して、当該フィラメントに所定の抵抗状態を発生させる。さらに、本開示の第2の電気ヒューズの情報書き込み方法は、第1導電層と、第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズの情報書き込み方法である。本開示の第2の電気ヒューズの情報書き込み方法では、フィラメントに第1の電気的ストレスを印加して第2導電層の抵抗値を変化させる、又は、フィラメントに第1の電気的ストレスより大きい第2の電気的ストレスを印加して第1導電層の抵抗値を変化させる。上述のように、本開示の電気ヒューズは、第1導電層の状態及び第2導電層の状態の組み合わせを変えることにより、フィラメントに少なくとも3つの識別可能な抵抗状態が生成されるように構成される。すなわち、本開示の電気ヒューズ及びそれを備える半導体装置、並びに、電気ヒューズの情報書き込み方法では、1つの電気ヒューズに少なくとも3値の情報を多値記録することができる。それゆえ、本開示によれば、電気ヒューズ毎に記録可能な情報量を増大させることができるので、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることができる。以下に、本開示の各種実施形態に係る電気ヒューズ、それを備える半導体装置、及び、電気ヒューズの情報書き込み手法の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。1.第1の実施形態に係る電気ヒューズの構成例2.抵抗状態の多値化手法の原理3.半導体装置の構成例4.電気ヒューズへの情報書き込み手法5.電気ヒューズの情報読み出し手法6.電気ヒューズの情報書き直し手法7.各種変形例8.第2の実施形態に係る電気ヒューズの構成例[1.第1の実施形態に係る電気ヒューズの構成例]まず、本開示の第1の実施形態に係る電気ヒューズの構成を説明する前に、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を増加させる際に起こり得る問題について、簡単に説明する。例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を増大させる単純な手法としては、電気ヒューズの搭載数搭載容量を増やす手法が考えられる。通常、チップには同じフィラメント形状の電気ヒューズを複数搭載するので、この場合には、チップにおいて電気ヒューズが占める面積が増大する。それゆえ、この手法でチップに搭載する電気ヒューズの容量を増大させると、チップサイズが増大する。また、別の手法としては、例えば、プロセスの微細化により電気ヒューズをシュリンクする手法や、例えばMONOSMetalOxideNitrideOxideSilicon等の技術を用いて電気ヒューズを多値化する手法が考えられる。しかしながら、これらの手法は、従来のプロセスを変更したり、新たにプロセスを追加したりする必要があり、コスト増大の要因になる。なお、電気ヒューズを多値化する手法として、上記特許文献1に記載の技術を適用した場合には、一つの電気ヒューズモジュールで複数のフィラメントを用いているので、この場合も面積増大の問題がある。さらに、上記特許文献1に記載の技術は、複数の抵抗値を並列読み出しする手法であるので、精度良く電気ヒューズの抵抗値変化を読み出すことが難しい。そこで、本実施形態では、上述した種々の問題を解消することのできる電気ヒューズの一構成例を提案する。図1に、本実施形態に係る電気ヒューズの概略上面図を示す。また、図2に、図1に示す電気ヒューズ10中のA-A断面図フィラメント1の概略断面図を示す。なお、図1及び2には、1セルの電気ヒューズ10のレイアウトを示す。電気ヒューズ10は、図1に示すように、フィラメント1と、フィラメント1の一方の端部に設けられたアノード2と、フィラメント1の他方の端部に設けられたカソード3とを備える。フィラメント1は、図2に示すように、Si基板不図示に形成された素子分離領域11STI:ShadowTrenchIsolation上に形成される。そして、フィラメント1は、素子分離領域11上に形成されたポリシリコン層4第1導電層,第1通電層と、ポリシリコン層4上に形成されたシリサイド層5第2導電層,第2通電層とで構成される。なお、ポリシリコン層4は、初期状態では、結晶性を有する膜で構成される。また、本実施形態では、フィラメント1を、アノード2からカソード3に向かって、直線状に延在して形成し、その延在方向と直交する方向以下、幅方向というのフィラメント1の幅及び厚さは、延在方向において略均一とする。ただし、本実施形態の電気ヒューズ10は、従来と同様のプロセスで作製することができる。アノード2は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント1の延在方向に沿う方向に延在する。また、アノード2には、例えばビア縦穴配線等からなるコンタクト2aが複数接続され、このコンタクト2aを介して、図1には示さない配線層外部配線と電気的に接続される。なお、図1に示す例では、アノード2の膜面形状を矩形状としたが、本開示はこれに限定されず、アノード2の膜面形状は、例えば電気ヒューズ10の形成領域のサイズや本数等に応じて任意に設定することができる。また、図1に示す例では、アノード2に4つのコンタクト2aを接続し、該4つのコンタクト2aを2行×2列の形態に配置する例を示すが、本開示はこれに限定されない。1セルの電気ヒューズ10に設けるコンタクト2aの個数、及び/又は、コンタクト2aの配置形態は、例えば、配線層の構成、電気ヒューズ10の形成領域のサイズ等に応じて任意に設定することができる。カソード3は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント1の幅方向に沿う方向に延在する。また、カソード3には、例えばビア縦穴配線等からなるコンタクト3aが複数接続され、このコンタクト3aを介して、図1には示さない配線層と電気的に接続される。なお、図1に示す例では、カソード3の膜面形状を矩形状としたが、本開示はこれに限定されず、カソード3の膜面形状は、例えば電気ヒューズ10の形成領域のサイズや本数等に応じて任意に設定することができる。また、図1に示す例では、カソード3に4つのコンタクト3aを接続し、該4つのコンタクト3aをカソード3の長辺方向に沿って一列に等間隔で配置する例を示すが、本開示はこれに限定されない。1セルの電気ヒューズ10に設けるコンタクト3aの個数、及び/又は、コンタクト3aの配置形態は、例えば、配線層の構成、電気ヒューズ10の形成領域のサイズ等に応じて任意に設定することができる。また、本実施形態の電気ヒューズ10では、図2に示すように、フィラメント1を構成する各層の側面に、例えば酸化膜、窒化膜等で構成されたサイドウォール6を設ける。さらに、図2に示す例では、シリサイド層5、サイドウォール6、及び、素子分離領域11の表面に、保護膜7絶縁膜を設ける。なお、フィラメント1の構成は、図2に示す例に限定されず、少なくとも、ポリシリコン層4及びシリサイド層5を含む構成であればよく、例えば、ポリシリコン層4及びシリサイド層5のみで構成してもよい。[2.抵抗状態の多値化手法の原理]本実施形態の電気ヒューズ10では、フィラメント1に対して、少なくとも3つの識別可能な抵抗状態を生成し、各抵抗状態をそれぞれ異なる情報例えば、情報0、1及び2等に対応づけて多値記録を行う。なお、本実施形態では、電気ヒューズ10に電流を流して情報を書き込むが、以下では、この書き込み動作をブローともいう。1フィラメントの抵抗変化特性本実施形態では、電気ヒューズ10に電流を流して情報を書き込む際のブロー条件を適宜変更することにより、電気ヒューズ10に情報を多値記録する。ここで、図3に、上記図1及び2で説明した構成の電気ヒューズ10におけるフィラメント1の抵抗値Rと、フィラメント1に流す電流以下、ブロー電流Iblowというとの関係を示す。なお、図3に示す特性の横軸はブロー電流Iblowであり、縦軸はフィラメント1の抵抗値Rである。初期状態抵抗値R0にあるフィラメント1にブロー電流Iblowを流し始めると、フィラメント1が発熱して、図3に示すように、その抵抗値Rが初期状態の抵抗値R0より増大する。なお、本実施形態の構成の電気ヒューズ10では、フィラメント1の初期状態の抵抗値R0は約500Ω程度である。その後、さらにブロー電流Iblowを大きくして第1のブロー電流Iblow1に近づけると、フィラメント1の抵抗値Rは飽和し始める。そして、第1のブロー電流Iblow1付近の領域以下、第1飽和領域101というでは、抵抗値Rが飽和し、ブロー電流Iblowに関係なく略均一な抵抗値R1が得られる。なお、第1飽和領域101におけるフィラメント1の抵抗値R1は数千Ω程度になる。第1飽和領域101では、フィラメント1内にサリサイドEMが発生した状態以下、単にサリサイドEM状態というとなる。図4a及びbに、フィラメント1がサリサイドEM状態にある時のフィラメント1の状態を示す。なお、図4aは、フィラメント1の概略上面図であり、図4bは、図4a中のB-B断面図である。図4a中にハッチングして示したフィラメント領域1aが、サリサイドEMが発生している領域である。サリサイドEMが発生しているフィラメント領域1aでは、図4bに示すように、シリサイド層5が溶解して無くなった状態となる。すなわち、フィラメント1がポリシリコン層4のみで構成された状態となる。このような状態のフィラメント1に対して、第1のブロー電流Iblow1付近のブロー電流Iblowを流しても、ポリシリコン層4にはダメージを与えない。それゆえ、第1のブロー電流Iblow1付近の領域では、抵抗値Rが飽和し、略均一な抵抗値R1数千Ω程度が得られる。次いで、サリサイドEM状態から、さらに、ブロー電流Iblowを大きくすると、ポリシリコン層4がメルティングし始め、フィラメント1の抵抗値Rが急激に増大する図3中のSiメルティング領域102。その後、さらにブロー電流Iblowを大きくして第2のブロー電流Iblow2に近づけると、フィラメント1の抵抗値Rは再度、飽和し始める。そして、第2のブロー電流Iblow2付近の領域以下、第2飽和領域103というで抵抗値Rが飽和し、ブロー電流Iblowに関係なく略均一な抵抗値R2が得られる。なお、第2飽和領域103におけるフィラメント1の抵抗値R2は数万Ω程度になる。第2飽和領域103では、フィラメント1内のポリシリコン層4がダメージを受け、その結晶構造がアモルファスに変化する。以下では、このような状態をポリシリコンダメージ状態という。また、第2飽和領域103では、例えば、フィラメント1の一部が切断されたり、フィラメント1の一部が曲がったりすることもある。そのような状態の一例を、図5a~cに示す。図5aは、ポリシリコンダメージ状態にあるフィラメント1の概略上面図であり、フィラメント1がその途中で切断された状態の様子を示す図である。また、図5bは、ポリシリコンダメージ状態にあるフィラメント1の概略上面図であり、フィラメント1の一部が曲がった状態の様子を示す図である。さらに、図5cは、図5a及びb中のC-C断面図であり、第2飽和領域103では、フィラメント1内のポリシリコン層4はアモルファス状態となる。フィラメント1の状態が、図5a~cに示すようなポリシリコンダメージ状態になると、第2のブロー電流Iblow2付近のブロー電流Iblowをフィラメント1に流しても、フィラメント1の状態はほとんど変化しない。それゆえ、第2のブロー電流Iblow2付近の領域では、抵抗値Rが飽和し、略均一な抵抗値R2数万Ω程度が得られる。2多値記録の原理上述のように、フィラメント1は、ブロー電流Iblowに対する抵抗値Rの変化特性において、抵抗値Rの飽和領域を2つ有し、かつ、その2つの飽和領域間の抵抗値の差も両領域を識別可能な程度に大きいという性質を有する。本実施形態では、このフィラメント1の抵抗値Rの変化特性の性質を利用して、電気ヒューズ10に情報の多値記録を行う。具体的には、初期状態、サリサイドEM状態、及び、ポリシリコンダメージ状態のフィラメント1の3つの状態抵抗状態にそれぞれ異なる情報を対応づけて多値記録を行う。図6に、本実施形態の電気ヒューズ10における情報の多値記録の原理の概要を示す。図6は、電気ヒューズ10のブロー条件に対するフィラメント1の抵抗値Rの変化特性を示した図であり、横軸がブロー条件ブロー電流Iblow、後述のブロー電圧Vblow及びブロー時間Tblowであり、縦軸がフィラメント1の抵抗値Rである。なお、後述するように、本実施形態では、ブロー電圧Vblow及びブロー時間Tblowの組み合わせブロー条件を変えることによりブロー電流Iblowを変化させる。本実施形態では、フィラメント1の抵抗値Rに対して、2つの閾値以下、第1閾値Rth1及び第2閾値Rth2というを設定する。第1閾値Rth1は、図6に示すように、フィラメント1の初期状態ブロー前の抵抗値R0と、第1飽和領域101サリサイドEM状態の抵抗値R1付近との間の値に設定される。また、第2閾値Rth2は、第1飽和領域101サリサイドEM状態の抵抗値R1付近と、第2飽和領域103ポリシリコンダメージ状態の抵抗値R2付近との間の値に設定される。なお、本実施形態では、初期状態の抵抗値R0が約500Ω程度であり、かつ、第1飽和領域101サリサイドEM状態の抵抗値R1付近が数千Ω程度であるので、第1閾値Rth1を、例えば約1000Ω程度の値に設定することができる。また、本実施形態では、第2飽和領域103ポリシリコンダメージ状態の抵抗値R2付近は数万Ω程度であるので、第2閾値Rth2を、例えば約5000Ω程度の値に設定することができる。上述のような値に第1閾値Rth1及び第2閾値Rth2を設定することにより、フィラメント1の抵抗状態が、初期状態、サリサイドEM状態、及び、ポリシリコンダメージ状態のいずれであるかを識別することが可能になる。そして、本実施形態では、フィラメント1の抵抗値Rが初期状態の抵抗値R0と第1閾値Rth1との間の値であるときには、そのフィラメント1の抵抗状態を情報0に対応づける。また、フィラメント1の抵抗値Rが第1閾値Rth1と第2閾値Rth2との間の値であるときには、そのフィラメント1の抵抗状態を情報1に対応づける。さらに、フィラメント1の抵抗値Rが第2閾値Rth2を越えている場合には、そのフィラメント1の抵抗状態を情報2に対応づける。それゆえ、フィラメント1が初期状態抵抗値R0に設定されているときには、電気ヒューズ10に記録されている情報は0となる。また、フィラメント1がサリサイドEM状態抵抗値R1付近に設定されているときには、電気ヒューズ10に記録されている情報は1となる。そして、フィラメント1がポリシリコンダメージ状態抵抗値R2付近に設定されているときには、電気ヒューズ10に記録されている情報は2となる。これらのフィラメント1の状態抵抗状態と、記録情報との対応関係をまとめると下記の表1のようになる。上述のように、本実施形態では、フィラメント1の抵抗値Rを、初期状態の抵抗値R0、サリサイドEM状態の抵抗値R1及びポリシリコンダメージ状態の抵抗値R2のいずれかに設定することにより、情報を3値記録することができる。すわなち、本実施形態では、フィラメント1を構成するポリシリコン層4の状態及びシリサイド層5の状態の組み合わせを変えて、フィラメント1の抵抗状態を上記3つの状態のいずれかに設定することにより、情報を多値記録することができる。なお、通常、フィラメント1をサリサイドEM状態にするための第1のブロー電流Iblow1を所定の値に設定してフィラメント1に流しても、フィラメント1毎に、その抵抗値R1にバラツキが生じる。また、フィラメント1をポリシリコンダメージ状態にするための第2のブロー電流Iblow2を所定の値に設定してフィラメント1に流しても、同様に、フィラメント1毎に、その抵抗値R2にバラツキが生じる。図7に、サリサイドEM状態又はポリシリコンダメージ状態におけるフィラメント1の抵抗値Rのバラツキ特性を示す。なお、図7に示すバラツキ特性の横軸はフィラメント1の抵抗値Rであり、縦軸は抵抗値Rのバラツキ量σである。また、図7中の破線の特性がサリサイドEM状態におけるフィラメント1の抵抗値R1のバラツキ特性であり、実線の特性がポリシリコンダメージ状態におけるフィラメント1の抵抗値R2のバラツキ特性である。図7に示すように、電気ヒューズ10に流す第1のブロー電流Iblow1及び第2のブロー電流Iblow2をそれぞれ所定の値に設定しても、フィラメント1の抵抗値R1及びR2にはバラツキが生じる。それゆえ、上述した第1閾値Rth1及び第2閾値Rth2は、このようなフィラメント1の抵抗値R1及びR2のバラツキを考慮して適宜設定される。3情報の書き込み回路の一例次に、フィラメント1の抵抗状態を、初期状態、サリサイドEM状態、及び、ポリシリコンダメージ状態のいずれかに設定するための情報の書き込み回路の一例を説明する。図8に、フィラメント1をブローしてフィラメント1に電気的ストレスを印加して電気ヒューズ10に情報を書き込む抵抗状態を変化させるための書き込み回路を示す。なお、図8には、1セルの電気ヒューズ10に対する書き込み回路の構成を示す。書き込み回路20書き込み部は、N型のMOSMetalOxideSemiconductorトランジスタで構成されたブロートランジスタ21を有する。ブロートランジスタ21のドレインは、電気ヒューズ10のカソード3に接続され、ブロートランジスタ21のソースは、接地される。また、ブロートランジスタ21のゲートは、ブロー電圧Vblowの供給端子に接続される。ブロートランジスタ21は、そのゲートにブロー電圧Vblowが印加されたときにON状態となる。それゆえ、フィラメント1をブローするブロー電流Iblowを流すときには、ブロートランジスタ21のゲートにブロー電圧Vblowを印加する。なお、ブロー電流Iblowの大きさは、ブロートランジスタ21のゲート及びソース間の電位差、すなわち、この例では、ゲートに印加されるブロー電圧Vblowにより変化する。具体的には、ブロー電圧Vblowを高くすると、ブロー電流Iblowは大きくなる。本実施形態では、電気ヒューズ10に情報を書き込む際に、ブロー条件を変化させることにより、フィラメント1に流すブロー電流Iblowの大きさ及び電流供給時間を変化させ、これにより、フィラメント1の抵抗状態抵抗値Rを変化させる。具体的には、本実施形態では、ブロートランジスタ21のゲートに印加するブロー電圧Vblowと、ブロー電圧Vblowの印加時間以下、ブロー時間Tblowというとの組み合わせを変えることにより、ブロー電流Iblowを変化させる。図9に、ブロートランジスタ21に印加するブロー電圧Vblowの信号波形例を示す。本実施形態では、図9に示すようなパルス状のブロー電圧Vblowをブロートランジスタ21のゲート端子に印加する。この場合、ブロー時間Tblowの間、ブロートランジスタ21がON状態となり、フィラメント1には、ブロー電圧Vblowに対応するブロー電流Ibrowが供給される。図8に示す書き込み回路20を用いて、電気ヒューズ10に情報1を書き込む場合には、フィラメント1にサリサイドEMが発生するように、ブロー条件を設定する第1のブロー条件:フィラメント1に第1の電気的ストレスを印加するためのブロー条件。具体的には、例えば、ブロー電圧Vblowを比較的低くし、かつ、ブロー時間Tblowを比較的短くする。また、電気ヒューズ10に情報2を書き込む場合には、フィラメント1の抵抗状態がポリシリコンダメージ状態となるように、ブロー条件を設定する第2のブロー条件:フィラメント1に第2の電気的ストレスを印加するためのブロー条件。具体的には、例えば、第1のブロー条件よりも、ブロー電圧Vblowを高くし、かつ、ブロー時間Tblowを長くする。なお、電気ヒューズ10に情報0を記録する場合には、フィラメント1をブローしない。[3.半導体装置の構成例]次に、上述した本実施形態の電気ヒューズ10を備える例えば固体撮像装置等の半導体装置の一例を説明する。図10に、本実施形態に係る半導体装置の電気ヒューズ10周辺の回路構成を示す。なお、ここでは説明を簡略化するため、電気ヒューズ10に対して情報の書き込み及び読み出しを行う回路部のみを示す。半導体装置60は、電気ヒューズ10と、書き込み回路20書き込み部と、読み出し回路30読み出し部と、参照信号生成回路40閾値信号生成部と、比較器50判別部とを備える。なお、本実施形態の半導体装置60において、電気ヒューズ10に対して情報の書き込み及び読み出しを行うための上記構成部以外の構成は、従来の半導体装置60と同様に構成することができる。また、半導体装置60の各回路に入力印加される各種制御信号図10中のSw、Sr1~Sr6、及び、各種電圧図10中のVblow、Vfuse、VDDは、半導体装置60内の図示しない制御部及び電源部から供給される。なお、電気ヒューズ10の構成は、上記図1及び2で説明した構成と同様であるので、ここでは、電気ヒューズ10の構成の説明は省略する。1書き込み回路の構成書き込み回路20は、電気ヒューズ10に情報を多値記録フィラメント1の抵抗状態を多値化する回路であり、ブロートランジスタ21と、書き込み用スイッチ素子22とを有する。なお、ブロートランジスタ21の構成は、上記図8で説明した構成と同様であるので、ここでは、ブロートランジスタ21の構成の説明は省略する。書き込み用スイッチ素子22は、P型のMOSトランジスタで構成され、そのゲートは、制御信号Swの入力端子に接続される。また、書き込み用スイッチ素子22のソースは、電気ヒューズ10の書き込み電圧Vfuse約4.0V程度の高電圧の供給端子に接続され、書き込み用スイッチ素子22のドレインは、電気ヒューズ10のアノード2に接続される。なお、書き込み用スイッチ素子22は、そのゲートにLowレベルの制御信号Swが入力された際にON状態となる。2読み出し回路の構成読み出し回路30は、電気ヒューズ10に多値記録された情報を読み出す回路であり、2つの読み出し用のスイッチ素子31,32以下、それぞれ第1スイッチ素子31及び第2スイッチ素子32というを有する。第1スイッチ素子31は、P型のMOSトランジスタで構成され、そのゲートは、制御信号Sr1の入力端子に接続される。また、第1スイッチ素子31のソースは、電源電圧VDDの供給端子に接続され、第1スイッチ素子31のドレインは、第2スイッチ素子32のドレイン、及び、比較器50の一方の入力端子に接続される。なお、第1スイッチ素子31は、そのゲートにLowレベルの制御信号Sr1が入力された際にON状態となる。第2スイッチ素子32は、N型のMOSトランジスタで構成され、そのゲートは、制御信号Sr2の入力端子に接続される。また、第2スイッチ素子32のソースは、書き込み回路20内の書き込み用スイッチ素子22のドレイン、及び、電気ヒューズ10のアノード2に接続される。さらに、第2スイッチ素子32のドレインは、第1スイッチ素子31のドレイン、及び、比較器50の一方の入力端子に接続される。なお、第2スイッチ素子32は、そのゲートにHighレベルの制御信号Sr2が入力された際にON状態となる。3参照信号生成回路の構成参照信号生成回路40は、電気ヒューズ10に多値記録された情報を読み出す際にその基準閾値となる参照信号基準電圧信号を生成する回路である。参照信号生成回路40は、4つの参照信号生成用のスイッチ素子41~44以下では、それぞれ第3スイッチ素子41~第6スイッチ素子44というと、第1参照抵抗45と、第2参照抵抗46とを有する。第3スイッチ素子41は、P型のMOSトランジスタで構成され、そのゲートは、制御信号Sr3の入力端子に接続される。また、第3スイッチ素子41のソースは、電源電圧VDDの供給端子に接続され、第3スイッチ素子41のドレインは、第4スイッチ素子42のドレイン、及び、比較器50の他方の入力端子に接続される。なお、第3スイッチ素子41は、そのゲートにLowレベルの制御信号Sr3が入力された際にON状態となる。第4スイッチ素子42は、N型のMOSトランジスタで構成され、そのゲートは、制御信号Sr4の入力端子に接続される。また、第4スイッチ素子42のソースは、第1参照抵抗45、及び、第2参照抵抗46の一方の端子に接続され、第4スイッチ素子42のドレインは、第3スイッチ素子41のドレイン、及び、比較器50の他方の入力端子に接続される。なお、第4スイッチ素子42は、そのゲートにHighレベルの制御信号Sr4が入力された際にON状態となる。第5スイッチ素子43は、N型のMOSトランジスタで構成され、そのゲートは、制御信号Sr5の入力端子に接続される。また、第5スイッチ素子43のソースは、接地され、第5スイッチ素子43のドレインは、第1参照抵抗45の他方の端子に接続される。なお、第5スイッチ素子43は、そのゲートにHighレベルの制御信号Sr5が入力された際にON状態となる。第6スイッチ素子44は、N型のMOSトランジスタで構成され、そのゲートは、制御信号Sr6の入力端子に接続される。また、第6スイッチ素子44のソースは、接地され、第6スイッチ素子44のドレインは、第2参照抵抗46の他方の端子に接続される。なお、第6スイッチ素子44は、そのゲートにHighレベルの制御信号Sr6が入力された際にON状態となる。第1参照抵抗45は、抵抗値が上記図6で説明した第1閾値Rth1電気ヒューズ10に記録されている情報が0及び1のいずれであるかを識別するための閾値の抵抗素子で構成される。一方、第2参照抵抗46は、抵抗値が上記図6で説明した第2閾値Rth2電気ヒューズ10に記録されている情報が1及び2のいずれであるかを識別するための閾値の抵抗素子で構成される。4比較器の構成比較器50は、センスアンプで構成される。比較器50の一方の入力端子は、読み出し回路30内の第1スイッチ素子31のドレインと第2スイッチ素子32のドレインとの接続点P1以下、第1接続点P1というに接続される。また、比較器50の他方の入力端子は、参照信号生成回路40内の第3スイッチ素子41のドレインと第4スイッチ素子42のドレインとの接続点P2以下、第2接続点P2というに接続される。比較器50は、一方の入力端子に入力される第1接続点P1の電圧信号Vmフィラメント1の抵抗値Rに関する信号と、他方の入力端子に入力される第2接続点P2の参照電圧信号Vref閾値信号とを比較し、その比較結果を出力する。なお、本実施形態では、半導体装置60の各回路内の各種スイッチ素子をMOSトランジスタで構成する例を説明したが、本開示はこれに限定されず、同様のスイッチ動作が可能なスイッチ素子であれば、任意のスイッチ素子を用いることができる。また、本実施形態のように各回路内の各種スイッチ素子をMOSトランジスタで構成した場合には、各MOSトランジスタの導電型N型またはP型及びそれらの組み合わせは適宜変更できる。[4.電気ヒューズへの情報書き込み手法]次に、本実施形態の半導体装置60における電気ヒューズ10への情報書き込み処理を、図11及び図12を参照しながら具体的に説明する。なお、図11は、本実施形態における電気ヒューズ10への情報書き込み手法の処理手順を示すフローチャートである。また、図12は、本実施形態の半導体装置60において、電気ヒューズ10に情報を書き込む際の動作の様子を示す図である。なお、電気ヒューズ10に情報を書き込む際フィラメント1の抵抗状態を変化させる際、読み出し回路30及び参照信号生成回路40内の各種スイッチ素子は全てOFF状態とする。電気ヒューズ10に情報を書き込む際、まず、半導体装置60は、フィラメント1に記録する情報抵抗状態に対応するブロー条件ブロー電圧Vblow及び/又はブロー時間Tblowを設定するステップS1。具体的には、電気ヒューズ10に情報1を記録する場合、半導体装置60は、フィラメント1の抵抗状態がサリサイドEM状態となるようなブロー電流Iblow例えば図6中のIblow1がフィラメント1に流れるように、ブロー条件を設定する。また、電気ヒューズ10に情報2を記録する場合には、半導体装置60は、フィラメント1の抵抗状態がポリシリコンダメージ状態となるようなブロー電流Iblow例えば図6中のIblow2がフィラメント1に流れるように、ブロー条件を設定する。次いで、半導体装置60は、ブロートランジスタ21のゲートに、設定されたブロー電圧Vblowを印加するとともに、書き込み用スイッチ素子22のゲートにLowレベルの制御信号Swを入力する。これにより、ブロートランジスタ21及び書き込み用スイッチ素子22がともにON状態となり、図12中の太実線矢印で示すように、電気ヒューズ10に所定のブロー電流Iblowが流れる。そして、半導体装置60は、このブロー電流Iblowを、設定されたブロー時間Tblowの間、フィラメント1に流してブローして、フィラメント1の抵抗状態を所定の抵抗状態にするステップS2。本実施形態では、上述のようにして、フィラメント1の抵抗状態を変化させポリシリコン層4及びシリサイド層5の各抵抗値を独立に変化させ、1又は2の情報を電気ヒューズ10に書き込む多値記録する。なお、電気ヒューズ10に情報0を記録する場合には、電気ヒューズ10にブロー電流Iblowを流さずブロートランジスタ21及び書き込み用スイッチ素子22をともにOFF、フィラメント1の抵抗状態を初期状態に維持する。[5.電気ヒューズの情報読み出し手法]次に、本実施形態の半導体装置60における電気ヒューズ10の情報読み出し処理を、図13及び図14を参照しながら具体的に説明する。なお、図13は、本実施形態における電気ヒューズ10の情報読み出し手法の処理手順を示すフローチャートである。また、図14は、本実施形態の半導体装置60において、電気ヒューズ10の情報を読み出す際の動作の様子を示す図である。なお、電気ヒューズ10の情報を読み出す際フィラメント1の抵抗状態を識別する際、書き込み回路20内のブロートランジスタ21はON状態とし、書き込み用スイッチ素子22はOFF状態とする。電気ヒューズ10に記録された情報を読み出す際、まず、半導体装置60は、読み出し回路30内の第1スイッチ素子31のゲートにLowレベルの制御信号Sr1を入力し、かつ、第2スイッチ素子32のゲートにHighレベルの制御信号Sr2を入力する。これにより、書き込み回路20内のブロートランジスタ21だけでなく、読み出し回路30内の第1スイッチ素子31及び第2スイッチ素子32がともにON状態となる。その結果、図14中の太実線矢印で示すように、電気ヒューズ10に読み出し電流Ireadが流れるステップS11。そして、半導体装置60は、電気ヒューズ10に読み出し電流Ireadを流した状態で次のような処理を実施して、電気ヒューズ10に記録された情報を読み出す。まず、半導体装置60は、参照信号生成回路40内の第3スイッチ素子41のゲートにLowレベルの制御信号Sr3を入力し、かつ、第4スイッチ素子42のゲートにHighレベルの制御信号Sr4を入力する。また、この際、半導体装置60は、参照信号生成回路40内の第5スイッチ素子43のゲートにHighレベルの制御信号Sr5を入力し、かつ、第6スイッチ素子44のゲートにLowレベルの制御信号Sr6を入力する。これにより、参照信号生成回路40内の第3スイッチ素子41~第5スイッチ素子43がON状態となり、第6スイッチ素子44がOFF状態となる。この結果、図14中の太破線矢印で示すように、第1参照抵抗45に電流が流れるステップS12。次いで、第1参照抵抗45に電流が流れた状態で、比較器50は、読み出し回路30内の第1接続点P1の電圧信号Vmと、参照信号生成回路40内の第2接続点P2の参照電圧信号Vrefとを比較する以下、第1比較動作という:ステップS13。なお、第1比較動作において、電気ヒューズ10に読み出し電流Ireadが流れた状態では、第1接続点P1の電位Vmは、フィラメント1の抵抗値Rに対応する電位となる。また、第1比較動作において、第1参照抵抗45に電流が流れた状態では、第2接続点P2の電位Vrefは、第1参照抵抗45の抵抗値Rth1に対応する電位となる。それゆえ、比較器50における電圧信号Vmと参照電圧信号Vrefとの第1比較動作は、実質、電気ヒューズ10の抵抗値Rと、第1参照抵抗45の抵抗値、すなわち、第1閾値Rth1とを比較する動作と同等になる。次いで、比較器50は、第1接続点P1の電圧信号Vmが第2接続点P2の参照電圧信号Vrefより小さいVm<Vrefか否かを判定するステップS14。ステップS14において、電圧信号Vmが参照電圧信号Vrefより小さい場合R<Rth1、ステップS14はYES判定となる。この場合には、比較器50は、情報0に対応する信号比較結果を出力しステップS15、情報の読み出し処理を終了する。一方、ステップS14において、電圧信号Vmが参照電圧信号Vrefより大きい場合R>Rth1、ステップS14はNO判定となる。この場合には、比較器50は、後述のステップS16以降の処理を行う。次いで、半導体装置60は、参照信号生成回路40内の第3スイッチ素子41及び第4スイッチ素子42をON状態に維持する。そして、半導体装置60は、参照信号生成回路40内の第5スイッチ素子43のゲートにLowレベルの制御信号Sr5を入力し、かつ、第6スイッチ素子44のゲートにHighレベルの制御信号Sr6を入力する。これにより、参照信号生成回路40内の第3スイッチ素子41、第4スイッチ素子42、及び、第6スイッチ素子44がON状態となり、第5スイッチ素子43がOFF状態となる。この結果、図14中の太点線矢印で示すように、第2参照抵抗46に電流が流れるステップS16。次いで、第2参照抵抗46に電流が流れた状態で、比較器50は、読み出し回路30内の第1接続点P1の電圧信号Vmと、参照信号生成回路40内の第2接続点P2の参照電圧信号Vrefとを比較する以下、第2比較動作という:ステップS17。なお、第2比較動作において、第2参照抵抗46に電流が流れた状態では、第2接続点P2の電位Vrefは、第2参照抵抗46の抵抗値Rth2に対応する電位となる。それゆえ、比較器50における電圧信号Vmと参照電圧信号Vrefとの第2比較動作は、実質、電気ヒューズ10の抵抗値Rと、第2参照抵抗46の抵抗値、すなわち、第2閾値Rth2とを比較する動作と同等になる。次いで、比較器50は、第1接続点P1の電圧信号Vmが第2接続点P2の参照電圧信号Vrefより小さいVm<Vrefか否かを判定するステップS18。ステップS18において、電圧信号Vmが参照電圧信号Vrefより小さい場合R<Rth2、ステップS18はYES判定となる。この場合には、比較器50は、情報1に対応する信号比較結果を出力しステップS19、情報の読み出し処理を終了する。一方、ステップS18において、電圧信号Vmが参照電圧信号Vrefより大きい場合R>Rth2、ステップS18はNO判定となる。この場合には、比較器50は、情報2に対応する信号比較結果を出力しステップS20、情報の読み出し処理を終了する。本実施形態では、このようにして、電気ヒューズ10に記録された多値情報を読み出す。なお、本実施形態における電気ヒューズ10の情報読み出し手法は上記例に限定されない。電気ヒューズ10の情報読み出し手法としては、2つの閾値を用いてフィラメント1の抵抗状態を識別できる手法であれば、任意の手法を用いることができる。例えば、本実施形態では、最初に第1参照抵抗45に電流を流して第1比較動作を行い、その後、第2参照抵抗46に電流を流して第2比較動作を行っているが、この比較動作の順序を逆にしてもよい。上述のように、本実施形態の電気ヒューズ10、及び、それを備える半導体装置60では、一つの電気ヒューズ10に対して3つの情報を多値記録することができ、かつ、その多値情報を読み出すことができる。それゆえ、本実施形態では、例えば半導体集積回路等のチップ上で電気ヒューズ10の搭載面積を増やすことなく、チップに搭載する電気ヒューズ10の容量を増大させることができ、上述した面積増大の問題を解消することができる。さらに、本実施形態の電気ヒューズ10では、情報を多値記録することができるので、2値情報しか記録できない従来の電気ヒューズに比べて、1情報当たりの電気ヒューズ10のセルサイズを縮小することができる。すなわち、本実施形態では、例えば半導体集積回路等のチップに搭載する電気ヒューズ10の容量を省スペースで効率よく増加させることができる。また、本実施形態の電気ヒューズ10では、情報を多値記録することができるので、例えばデコーダー等の電気ヒューズ10の周辺回路の面積を縮小することができる。さらに、本実施形態では、電気ヒューズ10を従来と同様のプロセスで作製することができるので、プロセスを変更したり、新たにプロセスを追加したりする必要が無い。それゆえ、本実施形態では、上述したコスト増大の問題も解消することができる。[6.電気ヒューズの情報書き直し手法]本実施形態の電気ヒューズ10、及び、それを備える半導体装置60では、上記利点以外に次のような利点も得られる。本実施形態では、上述のように、電気ヒューズ10のブロー条件を変えることにより、フィラメント1の抵抗状態を3つの状態初期状態、サリサイドEM状態及びポリシリコンダメージ状態のいずれかに設定することができる。それゆえ、サリサイドEM状態第1の抵抗状態にあるフィラメント1に対して、再度、ブローを行い、フィラメント1の状態をポリシリコンダメージ状態第2の抵抗状態に変更することも可能である。すなわち、本実施形態では、電気ヒューズ10に対して情報を多値記録できるだけでなく、電気ヒューズ10の情報の書き直しも可能になる。図15に、本実施形態の電気ヒューズ10における情報の書き直し処理の概要を示す。図15には、情報の書き直し前の情報1及び0間の識別形態図15中の1回目Default、並びに、情報の書き直し後の情報1及び0間の識別形態図15中の2回目変更後を示す。本実施形態では、まず、電気ヒューズ10に対する1回目のブローで、フィラメント1をサリサイドEM状態にし、情報1を電気ヒューズ10に記録する。これにより、情報の書き直し前の電気ヒューズ10の状態が生成される。この状態では、半導体装置60は、上述した多値記録情報の読み出し処理と同様に、第1閾値Rth1例えば1000Ω程度を情報0と情報1とを識別するための閾値として用いる図15中の1回目Defaultの識別形態。次いで、サリサイドEM状態にある電気ヒューズ10に対して再度2回目のブローを行い、フィラメント1をポリシリコンダメージ状態にする。これにより、情報の書き直し後の電気ヒューズ10の状態が生成される。そして、この状態では、半導体装置60は、情報0と情報1とを識別するための閾値を第1閾値Rth1から第2閾値Rth2例えば5000Ω程度に変更する図15中の2回目変更後の識別形態。すなわち、情報の書き直し後において、半導体装置60は、書き直し前1回目のブロー後のフィラメント1の抵抗状態サリサイドEM状態が情報0であると判別できるように比較器50の閾値を変更する。本実施形態で、このようにして電気ヒューズ10に対して情報の書き直しを実施することができる。なお、本実施形態では、例えば半導体集積回路等のチップに搭載する複数の電気ヒューズ10のうち、一部を多値記録専用の電気ヒューズとして用い、残りを書き直し専用の電気ヒューズとして用いてもよい。[7.各種変形例]1変形例1上記実施形態では、ブロートランジスタ21のゲートに印加するブロー電圧Vblow及び/又はブロー時間Tblowを変更することにより、フィラメント1の抵抗状態を変化させる例を説明した。しかしながら、本開示はこれに限定されず、電気ヒューズ10のフィラメント1をサリサイドEM状態及びポリシリコンダメージ状態のいずれかの抵抗状態にブローできる手法であれば任意の手法を用いることができる。図16及び17に、その一例変形例1を示す。図16及び17は、変形例1の書き込み回路80の回路構成図である。なお、図16は、フィラメント1をサリサイドEM状態にするための第1のブロー電流Iblow1例えば10mA程度を電気ヒューズ10に流したときの書き込み回路80の動作の様子を示す図である。また、図17は、フィラメント1をポリシリコンダメージ状態にするための第2のブロー電流Iblow2例えば20mA程度を電気ヒューズ10に流したときの書き込み回路80の動作の様子を示す図である。ただし、図16及び17に示す書き込み回路80において、図10に示す書き込み回路20と同様の構成には同じ符号を付して示す。変形例1の書き込み回路80は、書き込み用スイッチ素子22と、第1ブロートランジスタ81と、第2ブロートランジスタ82と、AND回路83とを備える。なお、書き込み用スイッチ素子22は、上記実施形態で用いた書き込み用スイッチ素子と同様の構成であるので、ここでは、その構成の説明を省略する。第1ブロートランジスタ81及び第2ブロートランジスタ82は、ともに、N型のMOSトランジスタで構成され、電気ヒューズ10のカソード3とグランドとの間に並列に設けられる。また、第1ブロートランジスタ81のゲートは、制御信号Sw1の入力端子に接続され、第2ブロートランジスタ82のゲートは、AND回路83の出力端子に接続される。また、AND回路83の一方の入力端子は、制御信号Sw1の入力端子に接続され、他方の入力端子は、制御信号Sw2の入力端子に接続される。なお、この例では、第1ブロートランジスタ81及び第2ブロートランジスタ82の各ゲートに印加される電圧は一定所定電圧値とする。そして、この例では、第1ブロートランジスタ81のみがON状態にあるときに第1のブロー電流Iblow1がフィラメント1に流れるように、第1ブロートランジスタ81の構成例えばチャネルサイズ等が設定される。さらに、この例では、第1ブロートランジスタ81及び第2ブロートランジスタ82の両方がON状態にあるときに第2のブロー電流Iblow2がフィラメント1に流れるように、第2ブロートランジスタ82の構成例えばチャネルサイズ等が設定される。上述のような構成の書き込み回路80を用いて、電気ヒューズ10に情報1を書き込む際フィラメント1をサリサイドEM状態にする際には、書き込み用スイッチ素子22及び第1ブロートランジスタ81をON状態にする。また、この際、この例では、図16に示すように、AND回路83の他方の入力端子にはLowレベルの制御信号Sw2を入力する。これにより、AND回路83から第2ブロートランジスタ82のゲートには、Lowレベルの信号が入力され、第2ブロートランジスタ82はOFF状態になる。この場合、第1ブロートランジスタ81のみにブロー電流が流れ、電気ヒューズ10には、図16に示すように、フィラメント1をサリサイドEM状態にする第1のブロー電流Iblow1例えば10mA程度が流れる。この結果、電気ヒューズ10に、情報1が記録される。また、上述のような構成の書き込み回路80において、電気ヒューズ10に情報2を書き込む際フィラメント1をポリシリコンダメージ状態にする際には、書き込み用スイッチ素子22及び第1ブロートランジスタ81をON状態にする。また、この際、この例では、図17に示すように、AND回路83の他方の入力端子にはHighレベルの制御信号Sw2を入力する。これにより、AND回路83から第2ブロートランジスタ82のゲートには、Highレベルの信号が入力され、第2ブロートランジスタ82はON状態になる。この場合、第1ブロートランジスタ81及び第2ブロートランジスタ82の両方に電流が流れ、電気ヒューズ10には、図17に示すように、フィラメント1をポリシリコンダメージ状態にする第2のブロー電流Iblow2例えば20mA程度が流れる。この結果、電気ヒューズ10に、情報2が記録される。上述のように、この例では、フィラメント1のブロー条件は、第1ブロートランジスタ81及び第2ブロートランジスタ82のON/OFF状態により設定される。なお、この例の書き込み回路80の構成を用いても、上記実施形態と同様に、電気ヒューズ10に情報を多値記録することができるので、上記実施形態と同様の効果が得られる。2変形例2ブロー電流Iblowを変化させる別の手法として、例えば、電気ヒューズ10に印加する書き込み電圧Vfuseを変化させる手法変形例2を用いてもよい。すなわち、フィラメント1のブロー条件を電気ヒューズ10に印加する書き込み電圧Vfuseで設定してもよい。図18に、その一構成例を示す。図18は、この例の書き込み手法の動作を示す図である。なお、図18に示す書き込み回路90において、図10に示す書き込み回路20と同様の構成には同じ符号を付して示す。図18と図10との比較から明らかなように、この例の書き込み回路90の構成は、図10に示す書き込み回路20と同様の構成である。ただし、この例の書き込み回路90では、電気ヒューズ10に情報1を書き込む際フィラメント1をサリサイドEM状態にする際には、比較的低電圧の第1の書き込み電圧Vfuse1を電気ヒューズ10に印加する。また、電気ヒューズ10に情報2を書き込む際フィラメント1をポリシリコンダメージ状態にする際には、第1の書き込み電圧Vfuse1より高い第2の書き込み電圧Vfuse2を電気ヒューズ10に印加する。なお、このような書き込み電圧Vfuseの切り替え制御は、半導体装置内の図示しない例えば制御部等により行われる。上述のように、この例の手法を用いても、電気ヒューズ10に情報を多値記録することができ、上記実施形態と同様の効果が得られる。なお、ブロー条件の変更手法としては、この例の上記手法、上記実施形態の手法ブロー電圧Vblow及び/又はブロー時間Tblowを変更する手法、及び、上記変形例1の手法複数のブロートランジスタを切り替える手法を適宜組み合わせてもよい。[8.第2の実施形態に係る電気ヒューズの構成例]第2の実施形態では、上記第1の実施形態の電気ヒューズ10より低いブロー電流Iblowブロー電圧Vblow及び/又はブロー時間Tblowでブロー可能な電気ヒューズの構成について説明する。1電気ヒューズの構成図19に、本開示の第2の実施形態に係る電気ヒューズの概略上面図を示す。なお、図19には、1セルの電気ヒューズ110のレイアウトを示す。また、図19に示す電気ヒューズ110において、図1に示す上記第1の実施形態の電気ヒューズ10と同様の構成には同じ符号を付して示す。本実施形態の電気ヒューズ110は、フィラメント1と、アノード112と、カソード113とを備える。本実施形態では、フィラメント1の延在方向において、アノード112は、フィラメント1の一方の端部に設けられ、カソード113は、フィラメント1の他方の端部に設けられる。図19に示す本実施形態の電気ヒューズ110と、図1に示す第1の実施形態の電気ヒューズ10との比較から明らかなように、本実施形態では、アノード112及びカソード113両電極の構成が、第1の実施形態のアノード2及びカソード3の構成と異なる。なお、本実施形態の電気ヒューズ110におけるフィラメント1の構成は、図1及び2に示す上記第1の実施形態のそれと同様であるので、ここでは、フィラメント1の構成の説明を省略する。また、本実施形態では、図19に示すように、アノード112及びカソード113は、互いに同じ構成とし、カソード113及びアノード112の構成形状、コンタクトの配置形態等が、フィラメント1に対して対称となるように、両電極を構成する。なお、アノード112及びカソード113は、互いに同じ構成であるので、ここでは、カソード113の構成についてのみ説明する。カソード113は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント1の延在方向に沿う方向に延在する。また、本実施形態では、フィラメント1の幅方向における、カソード113の幅を、フィラメント1の幅より広くする。さらに、カソード113には、例えばビア縦穴配線等からなるコンタクト113aが複数接続される図19に示す例では4つのコンタクト113aが接続される。カソード113は、このコンタクト113aを介して、図19には示さない配線層外部配線と電気的に接続される。なお、図19に示す例では、アノード112及びカソード113の膜面形状を矩形状としたが、本開示はこれに限定されず、各電極の膜面形状は、例えば電気ヒューズ110の形成領域のサイズや本数等に応じて任意に設定することができる。さらに、図19に示す例では、アノード112及びカソード113のそれぞれに4つのコンタクトを接続する例を示すが、本開示はこれに限定されない。1セルの電気ヒューズ110に設けるコンタクトの個数は、例えば、配線層の構成、電気ヒューズ110の形成領域のサイズ等に応じて任意に設定することができる。図19に示す例では、4つのコンタクト113aをカソード113の延在方向フィラメント1の延在方向に沿って一列に等間隔で配置する。この際、本実施形態では、4つのコンタクト113aの接続位置を、フィラメント1の幅方向の中央を通りかつフィラメント1の延在方向に沿う方向に延在した線上以下、中心線CX上というに配置する。なお、図19に示す例では、本実施形態の電気ヒューズ110の特徴をより明確にするため、コンタクト113aの接続位置を中心線CXの直上に配置する例を示すが、本開示はこれに限定されない。本実施形態では、例えば、コンタクト113aの位置合わせ精度程度の範囲内で、コンタクト113aの接続位置が、中心線CXからずれていてもよい。すなわち、本明細書でいうコンタクトの接続位置を中心線CX上に配置するとは、コンタクトの接続位置を略中心線CX上に配置する場合も含む意味である。さらに、本実施形態では、コンタクト113aの接続位置を、次のような条件が満たされるように配置する。まず、4つのコンタクト113aのうち、最もフィラメント1側に位置するコンタクト113aのフィラメント1側端部と、フィラメント1及びカソード113間の接続部との距離、すなわち、フィラメント1及びコンタクト113a間の最短距離をd1とする。また、カソード113の長辺部と、それと対向するコンタクト113aの端部との間の距離、すなわち、カソード113のフリンジ部113bの幅フリンジ幅をd2とする。そして、本実施形態では、フィラメント1及びコンタクト113a間の最短距離d1コンタクト113aのフィラメント側端部と、フィラメント1及びカソード113間の接続部との最短距離を、フリンジ幅d2と同じ値に設定する。なお、本実施形態では、上述のように、アノード112の構成は、フィラメント1に対して、カソード113の構成と対称である。それゆえ、本実施形態では、フィラメント1とアノード112内のコンタクト112aとの間の最短距離d3もまた、アノード112のフリンジ部112bの幅d4と同じ値に設定する。ただし、本実施形態では、上述のように、コンタクトの接続位置が、例えば、コンタクトの位置合わせ精度程度の範囲内で中心線CXからずれていてもよい。それゆえ、本実施形態では、フィラメント及びコンタクト間の最短距離d1,d3もまた、コンタクトの位置合わせ精度程度の範囲内で、フリンジ幅d2,d4と異なっていてもよい。すなわち、本明細書でいう、フィラメント及びコンタクト間の最短距離d1,d3とフリンジ幅d2,d4とが同じであるとは、両者の値が略同じである場合も含む意味である。フィラメント及びコンタクト間の最短距離d1,d3、すなわち、フリンジ幅d2,d4は、例えばデザインルールやプロセス世代に応じて適宜設定され、例えば約50nm程度に設定することができる。また、本実施形態では、特に、フィラメント1及びカソード113内のコンタクト113a間の最短距離d1は、ブロー条件ブロー電流Iblowを考慮して適宜設定される。後述するように、低ブロー電流でフィラメント1をブローするためには、カソード113内の最もフィラメント1側に位置するコンタクト113aからフィラメント1に至る領域に発生するIRドロップ電圧降下の影響を小さくする必要がある。このためには、フィラメント1及びコンタクト113a間の最短距離d1をより短くすることが好ましい。そこで、本実施形態において、フリンジ部113bの幅d2を、例えばデザインルールで規定される最小サイズに設定した場合には、フィラメント1及びコンタクト113a間の最短距離d1も最小値となる。この場合、上述したIRドロップ電圧降下の影響を最も低減することができる。なお、本実施形態の電気ヒューズ110のフィラメント1は、上述のように、上記第1の実施形態のそれと同様の構成である。それゆえ、本実施形態の電気ヒューズ110は、上述した書き込み回路20図8及び半導体装置60図10に適用可能であり、上記第1の実施形態と同様にして、情報の書き込み多値記録及び読み取りを行うことができる。さらに、本実施形態の電気ヒューズ110に対して上述した各種変形例の技術を適用することもできる。2ブロー電流Iblowの低減原理次に、本実施形態の電気ヒューズ110において、ブロー時のブロー電流Iblowを低減できる原理を、図4a及びb、図5a及びb、図20a及びbを参照しながら説明する。なお、図20aは、上記第1の実施形態に係る電気ヒューズ10において、ブロー時に電気ヒューズ10に流れる電子点線矢印の様子を示す図である。また、図20bは、本実施形態に係る電気ヒューズ110において、ブロー時に電気ヒューズ110に流れる電子点線矢印の様子を示す図である。上述のように、本開示の電気ヒューズでは、フィラメント1の抵抗状態をサリサイドEM状態又はポリシリコンダメージ状態にする際、ブロー電流Iblowにより、フィラメント1のシリサイド層5を溶解する電子の流れにより、シリサイド層5を押し流す。しかしながら、この際、図4a及び図5aに示すように、フィラメント1だけでなく、カソード3のフィラメント1側の領域の一部ハッチング領域のシリサイド層5も、ブロー電流Iblowにより溶解される。このシリサイド層5が溶解したカソード3内の領域はポリシリコン層4が露出した状態であるので、この領域の抵抗値はブロー前の抵抗値より大きくなる寄生抵抗が発生する。ブロー時にカソードの一部に高抵抗領域が発生する電気ヒューズにおいて、低ブロー電流でフィラメントに情報記録を行う場合、この高抵抗領域でのIRドロップが大きいと、フィラメントに所望のブロー電圧を印加できない可能性もある。この場合には、所望の情報をフィラメントに記録することができなくなる。それゆえ、低ブロー電流でフィラメントに情報記録を行う場合には、このようなカソード内の高抵抗領域におけるIRドロップをより低減することが好ましい。そこで、本実施形態では、ブロー時に発生するカソード内の高抵抗領域の面積を小さくすることにより、上述したIRドロップの影響を低減する。具体的には、上記第1の実施形態の電気ヒューズ10では、図20aに示すように、カソード3に接続される4つのコンタクト3aの配置位置が、フィラメント1の幅方向に沿って一列に配置される。それゆえ、上記第1の実施形態の電気ヒューズ10では、コンタクト3aからフィラメント1に流れ込む電子の経路幅フィラメント1からコンタクト3aに流れ込むブロー電流Iblowの経路幅は、比較的大きくなる。それに対して、本実施形態の電気ヒューズ110では、図20bに示すように、カソード113に接続される4つのコンタクト113aの接続位置が、フィラメント1の中心線CX上に配置される。この場合、カソード113からフィラメント1に流れ込む電子フィラメント1からコンタクト113aに流れ込むブロー電流Iblowの方向は、図20bに示すように、主に、フィラメント1の延在方向となる。また、図20a及びbに示すように、本実施形態のカソード113及びフィラメント1間の接続部領域A2におけるカソード113の幅は、上記第1の実施形態のカソード3及びフィラメント1間の接続部領域A1におけるカソード3の幅より狭い。それゆえ、本実施形態の電気ヒューズ110では、コンタクト113aからフィラメント1に流れ込む電子の経路幅フィラメント1からにコンタクト113aに流れ込むブロー電流Iblowの経路幅を、上記第1の実施形態のそれより小さくすることができる。すなわち、本実施形態では、上記第1の実施形態に比べて、カソード113からフィラメント1に流れ込む電子の経路を絞り込むことができ、これにより、ブロー時に発生するカソード113内の高抵抗領域の面積を小さくすることができる。さらに、本実施形態の電気ヒューズ110では、上述のように、フィラメント1及びコンタクト113a間の最短距離d1を、カソード113のフリンジ部113bの幅d2と同じ値に設定する。これにより、本実施形態では、最もフィラメント1側に位置するコンタクト113aと、フィラメント1及びカソード113間の接続部との距離をより短くする。それゆえ、本実施形態では、コンタクト113aからフィラメント1に流れ込む電子の経路長フィラメント1からコンタクト113aに流れ込むブロー電流Iblowの経路長も、上記第1の実施形態のそれに比べて短くすることができる。これにより、本実施形態では、ブロー時に発生するカソード113内の高抵抗領域の面積をさらに小さくすることができる。上述のように、本実施形態の電気ヒューズ110では、上記第1の実施形態に比べて、ブロー時に発生するカソード113内の高抵抗領域の面積をより一層小さくすることができる。この場合、フィラメント1のブロー時における高抵抗領域におけるIRドロップの影響を低減することができ、より小さなブロー電流Iblowで、フィラメント1の抵抗状態をサリサイドEM状態又はポリシリコンダメージ状態に設定することができる。なお、上記原理から明らかなように、本実施形態では、ブロー時に発生するカソード113内の高抵抗領域の面積を小さくすればよいので、少なくともカソード113においてのみ、上述したコンタクト113aの接続位置の条件が満たされていればよい。さらに、本実施形態では、フィラメント1及びコンタクト113a間の最短距離d1を、フリンジ幅d2と同じ値に設定する例を説明したが、本開示はこれに限定されず、両者が異なっていてもよい。この場合、フィラメント1及びコンタクト113a間の最短距離d1が、カソード113内の高抵抗領域におけるIRドロップの影響を十分低減することができるような値に設定されていればよい。3検証例ここで、実際に作製した上記第1の実施形態の電気ヒューズ10及び本実施形態の電気ヒューズ110の各サンプルにおいて測定した、ポリシリコンダメージ状態を生成するための第2のブロー電流Iblow2の比較結果を下記表2に示す。なお、ここでは、両サンプルにおいて、ポリシリコンダメージ状態の抵抗値が互いに略同じ値になるように各サンプルの構成を設定した。表2から明らかなように、本実施形態では、第1の実施形態に比べて、第2のブロー電流Iblow2が低下することが分かった。なお、本実施形態の電気ヒューズ110では、フィラメント1の構成は、上記第1の実施形態のそれと同様であるので、ブロー条件に対するフィラメント1の抵抗値Rの変化特性は、上記図6で説明した特性と同様になる。それゆえ、ここでは、フィラメント1をサリサイドEM状態にするための第1のブロー電流Iblow1の比較結果は示さないが、上記原理から、本実施形態における第1のブロー電流Iblow1もまた、上記第1の実施形態のそれより低下すると推定される。4各種効果上記構成の本実施形態の電気ヒューズ110では、次のような各種効果が得られる。本実施形態の電気ヒューズ111のフィラメント1は、上記第1の実施形態のそれと同様の構成である。さらに、本実施形態の電気ヒューズ110では、上記第1の実施形態と同様にして、情報の書き込み及び読み取りを行うことができる。それゆえ、本実施形態では、上記第1の実施形態と同様の効果が得られる。また、本実施形態の電気ヒューズ110では、上述のように、ブロー時に発生するカソード113内の高抵抗領域の面積を小さくすることができるので、低ブロー電流でフィラメント1を所望の抵抗状態にする所望の情報を記録することができる。また、本実施形態では、ブロー時に発生するカソード113内の高抵抗領域でのIRドロップの影響を小さくすることができるので、上記第1の実施形態に比べて、各抵抗状態、特に低ブロー電圧側の状態サリサイドEM状態のばらつきを改善することができる。また、本実施形態では、図20a及びbに示すように、上記第1の実施形態に比べて、アノード112及びカソード113の面積を小さくすることができるので、電気ヒューズ110の1セル当たりの占有面積を縮小することができる。例えば、本技術の提案者らの検証によれば、電気ヒューズ110の1セル当たりの占有面積を、上記第1の実施形態に比べて、50程度縮小することが可能である。さらに、本実施形態では、ブロー電流Iblowを小さくすることができるので、フィラメント1にブロー電流Iblowを供給するブロートランジスタ図8参照のトランジスタサイズも縮小することができる。すなわち、本実施形態では、電気ヒューズ110だけでなく、その周辺回路素子の面積も縮小することができる。例えば、本技術の提案者らの検証によれば、電気ヒューズ110及びその周辺回路素子例えばブロートランジスタやセンサなどを含む回路部の占有面積を、上記第1の実施形態に比べて、30程度縮小することが可能である。それゆえ、本実施形態の構成では、例えば半導体集積回路等のチップに搭載する電気ヒューズ110の容量を、より一層、増加させることができる。また、本実施形態の電気ヒューズ110では、各電極アノード112又はカソード113の形状をフィラメント1に対して対称な形状とし、フィラメント1の幅方向における各電極の幅を、上記第1の実施形態のそれより狭くする。電気ヒューズ110をこのような構成にすることにより、次のような効果も得られる。図20a及びbには、説明を簡略化するため、各電極とフィラメント1との接続部において、各電極の辺部とフィラメント1の長辺部とが90度の角度で繋がる例を示したが、実際に作製した電気ヒューズでは、接続部の形状はこのような形状にならない。一般のパターニング処理で電気ヒューズ100を作製した場合、通常、接続部の形状は、各電極からフィラメント1に向かってパターン幅フィラメント1の幅が徐々に狭くなるような形状になる。このパターン幅が徐々に狭くなる領域のフィラメント1の延在方向における長さは、フィラメント1の幅方向における各電極の幅が広いほど長くなる。それゆえ、本実施形態の電気ヒューズ110では、上記第1の実施形態に比べて、フィラメント1の幅方向における各電極の幅が狭いので、各電極からフィラメント1に向かってパターン幅が狭くなる領域の長さも短くなる。この場合、電気ヒューズ110のパターン形状の製造バラツキを小さくすることができ、所望の性能を有する電気ヒューズ110を安定して作製することができる。なお、本開示は、以下のような構成を取ることもできる。1第1導電層と、該第1導電層上に形成された第2導電層とを有し、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを備える電気ヒューズ。2前記第1導電層がポリシリコンで形成され、前記第2導電層がシリサイドで形成されている1に記載の電気ヒューズ。3前記フィラメントの前記少なくとも3つの識別可能な抵抗状態が、初期状態、前記フィラメントにサリサイドEMが発生する状態、及び、前記第1導電層にダメージが生じる状態を含む請求項1又は2に記載の電気ヒューズ。4前記フィラメントの抵抗状態が、前記フィラメントのブロー条件により変化する1~3のいずれか一項に記載の電気ヒューズ。5初期状態以外の第1の抵抗状態にある前記フィラメントを、さらにブローして当該フィラメントを第2の抵抗状態に変化させた際に、当該フィラメントの抵抗状態を判別するための閾値レベルも変化させる5に記載の電気ヒューズ。6さらに、前記フィラメントの延在方向において、前記フィラメントの一方の端部に設けられたカソードであって、該カソードと外部配線とを電気的に接続するためのコンタクトの該カソード内における接続位置が、前記フィラメントの幅方向の中央を通りかつ前記フィラメントの延在方向に沿う方向に延在した線上に配置されている、カソードを備える1~5のいずれか一項に記載の電気ヒューズ。7前記カソードに複数のコンタクトが接続され、該複数のコンタクトの接続位置が前記線上に配置されている6に記載の電気ヒューズ。8前記コンタクトのフィラメント側端部と、前記フィラメント及び前記カソード間の接続部との最短距離が、前記カソードのフリンジ幅と同じである6又は7に記載の電気ヒューズ。9さらに、前記フィラメントの延在方向において、前記フィラメントの他方の端部に設けられたアノードであって、該アノードと外部配線とを電気的に接続するためのコンタクトの該アノード内における接続位置が、前記線上に配置されている、アノードを備える6~8のいずれか一項に記載の電気ヒューズ。10第1導電層と、該第1導電層上に形成された第2導電層とを含み、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズと、前記電気ヒューズに対して前記少なくとも3つの識別可能な抵抗状態を生成する書き込み部と、前記電気ヒューズの抵抗値に関する信号を読み出す読み出し部と、前記電気ヒューズの前記抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、前記読み出し部で読み出された前記フィラメントの抵抗値に関する信号と、前記閾値信号生成部で生成された前記閾値信号とを比較して、前記電気ヒューズの前記抵抗状態を判別する判別部とを備える半導体装置。11第1導電層と、該第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズと、前記フィラメントに複数の電気的ストレスを印加して、前記第1導電層及び前記第2導電層の各抵抗値を独立に変化させる書き込み部とを備える半導体装置。12第1導電層と、該第1導電層上に形成された第2導電層とを含み、該第1導電層の状態及び該第2導電層の状態の組み合わせを変えることにより、少なくとも3つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定するステップと、前記設定したブロー条件で前記フィラメントに電流を流して、当該フィラメントに前記所定の抵抗状態を発生させるステップとを含む電気ヒューズの情報書き込み方法。13第1導電層と、該第1導電層上に設けられた第2導電層とからなるフィラメントを有する電気ヒューズの前記フィラメントに第1の電気的ストレスを印加して前記第2導電層の抵抗値を変化させる、又は、前記フィラメントに前記第1の電気的ストレスより大きい第2の電気的ストレスを印加して前記第1導電層の抵抗値を変化させるステップを含む電気ヒューズの情報書き込み方法。"