書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、第1の容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記第1の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して前記メモリセルが有する前記第1のドレイン電極と電気的に接続され、前記信号線を介して前記メモリセルが有する前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記メモリセルが有する前記第1の容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記メモリセルが有する前記第2のゲート電極と電気的に接続され、前記第2の駆動回路と前記メモリセルアレイとの間に第2の容量素子を有し、前記第2の容量素子の電極の一方は前記第2のゲート電極に電気的に接続されていることを特徴とする半導体装置。請求項1において、前記第2の容量素子は、第1の導電層、前記第1の導電層上に設けられた絶縁層、前記絶縁層上に設けられた第2の導電層を有し、前記第1の導電層は、前記第1のチャネル形成領域に設けられた不純物領域と同一材料かつ同一層に設けられ、前記絶縁層は、前記第1のトランジスタが有するゲート絶縁膜と同一材料かつ同一層に設けられ、前記第2の導電層は、前記第1のゲート電極と、前記第2のドレイン電極と、前記第2のゲート電極とが積層した構造を有し、前記第2の導電層において、前記第2のドレイン電極と、前記第2のゲート電極とはコンタクトホールを介して電気的に接続されることを特徴とする半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、第1の容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記第1の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して前記メモリセルが有する前記第1のドレイン電極と電気的に接続され、前記信号線を介して前記メモリセルが有する前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記メモリセルが有する前記第1の容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記メモリセルが有する前記第2のゲート電極と電気的に接続され、前記第2の駆動回路と前記メモリセルアレイとの間に第2の容量素子および抵抗素子を有し、前記第2の容量素子の電極の一方は前記書き込みワード線および前記抵抗素子の端子の一方に電気的に接続され、前記抵抗素子の端子の他方は前記第2の駆動回路に電気的に接続されていることを特徴とする半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して前記メモリセルが有する前記第1のドレイン電極と電気的に接続され、前記信号線を介して前記メモリセルが有する前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記メモリセルが有する前記容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記メモリセルが有する前記第2のゲート電極と電気的に接続され、前記第2の駆動回路は、前記書き込みワード線に電気的に接続されるノイズ除去回路を有し、前記ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子とを有することを特徴とする半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して前記メモリセルが有する前記第1のドレイン電極と電気的に接続され、前記信号線を介して前記メモリセルが有する前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記メモリセルが有する前記容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記メモリセルが有する前記第2のゲート電極と電気的に接続され、前記第2の駆動回路は、前記書き込みワード線に電気的に接続されるノイズ除去回路を有し、前記ノイズ除去回路は、直列に接続した偶数個のインバータ回路と抵抗素子とを有することを特徴とする半導体装置。書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、前記第1の駆動回路は、前記ビット線を介して前記メモリセルが有する前記第1のドレイン電極と電気的に接続され、前記信号線を介して前記メモリセルが有する前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記メモリセルが有する前記容量素子の電極の他方と電気的に接続され、前記書き込みワード線を介して前記メモリセルが有する前記第2のゲート電極と電気的に接続され、前記第2の駆動回路は、前記書き込みワード線に電気的に接続されるノイズ除去回路を有し、前記ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子と抵抗素子とを有することを特徴とする半導体装置。請求項4乃至6のいずれか一において、前記ノイズ除去回路は、さらにAND回路を有することを特徴とする半導体装置。請求項1乃至7のいずれか一において、前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成されることを特徴とする半導体装置。請求項1乃至7のいずれか一において、前記第2のトランジスタは、室温25°Cでのオフ電流が10zA以下のトランジスタを用いることを特徴とする半導体装置。上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。より具体的には、例えば次のような構成を採用することができる。本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有する半導体装置である。メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、第1の容量素子と、を有する。第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成されている。第1のゲート電極と、第2のドレイン電極と、第1の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第1の駆動回路は、ビット線を介してメモリセルが有する第1のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第1のソース電極と電気的に接続され、信号線を介してメモリセルが有する第2のソース電極と電気的に接続されている。第2の駆動回路は、読み出しワード線を介してメモリセルが有する第1の容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第2のゲート電極と電気的に接続されている。そして、第2の駆動回路とメモリセルアレイとの間に第2の容量素子を有し、第2の容量素子の電極の一方は書き込みワード線に電気的に接続されている構成を有している。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有する半導体装置である。メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、第1の容量素子と、を有する。第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成されている。第1のゲート電極と、第2のドレイン電極と、第1の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第1の駆動回路は、ビット線を介してメモリセルが有する第1のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第1のソース電極と電気的に接続され、信号線を介してメモリセルが有する第2のソース電極と電気的に接続されている。第2の駆動回路は、読み出しワード線を介してメモリセルが有する第1の容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第2のゲート電極と電気的に接続されている。そして、第2の駆動回路とメモリセルアレイとの間に第2の容量素子および抵抗素子を有し、第2の容量素子の電極の一方は書き込みワード線および抵抗素子の端子の一方に電気的に接続され、抵抗素子の端子の他方は第2の駆動回路に電気的に接続されている構成を有している。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有する半導体装置である。メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有する。第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成されている。第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第1の駆動回路は、ビット線を介してメモリセルが有する第1のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第1のソース電極と電気的に接続され、信号線を介してメモリセルが有する第2のソース電極と電気的に接続されている。第2の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第2のゲート電極と電気的に接続されている。そして、第2の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子とを有している。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有する半導体装置である。メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有する。第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成されている。第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第1の駆動回路は、ビット線を介してメモリセルが有する第1のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第1のソース電極と電気的に接続され、信号線を介してメモリセルが有する第2のソース電極と電気的に接続されている。第2の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第2のゲート電極と電気的に接続されている。そして、第2の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と抵抗素子とを有している。また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有する半導体装置である。メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有する。第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成されている。第1のゲート電極と、第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第1の駆動回路は、ビット線を介してメモリセルが有する第1のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第1のソース電極と電気的に接続され、信号線を介してメモリセルが有する第2のソース電極と電気的に接続されている。第2の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第2のゲート電極と電気的に接続されている。そして、第2の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子と抵抗素子とを有している。上記ノイズ除去回路を有する構成において、ノイズ除去回路は、さらにAND回路を有する構成とすることができる。上記において、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成される半導体装置である。上記において、第1のトランジスタの第1のチャネル形成領域は、酸化物半導体以外の材料を含んで構成される半導体装置である。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、本発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、本発明に係る半導体装置では、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1、図2を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、メモリセルの基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示すメモリセルを有する半導体装置において、ビット線BLとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、信号線Sとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、書き込みワード線WWLと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、読み出しワード線RWLと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160の材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図1Bに示すように、容量素子164を設けない構成とすることも可能である。図1A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線WWLの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、信号線Sの電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線WWLの電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。ソース線SLに所定の電位定電位を与えた状態で、読み出しワード線RWLに適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、ビット線BLは異なる電位をとる。すなわち、トランジスタ160のコンダクタンスは、トランジスタ160のゲート電極に保持される電荷によって制御される。一般に、トランジスタ160をpチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例えば、書き込みにおいてQLが与えられた場合には、読み出しワード線RWLの電位がV0Vth_HとVth_Lの中間の電位となれば、トランジスタ160はオン状態となる。QHが与えられた場合には、読み出しワード線RWLの電位がV0となっても、トランジスタ160はオフ状態のままである。このため、ビット線BLの電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの読み出しワード線RWLに対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Lより大きい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Hより小さい電位を読み出しワード線RWLに与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、書き込みワード線WWLの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、信号線Sの電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、書き込みワード線WWLの電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。なお、上記ではトランジスタ160をpチャネル型として説明したが、トランジスタ160としてnチャネル型のトランジスタを用いてもよい。その場合には、各配線に与える電位を適宜調節すればよい。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、読み出しワード線RWLによってノードFGの電位を制御する際に、読み出しワード線RWLの電位を効率よくノードFGに与えることができるようになり、読み出しワード線RWLに与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、トランジスタ160のゲート絶縁層や容量素子164の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成例えば、15F2~50F2など:Fは最小加工寸法を採用しても十分な記憶容量を確保することができる。応用例次に、図1に示すメモリセルの回路を応用したより具体的な回路構成および動作について、図2を参照して説明する。図2Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図2A中のメモリセル170の構成は、図1A-1と同様である。ただし、図2Aでは、第1行目のメモリセル170のみがビット線BLと直接接続し、第m行目のメモリセル170のみがソース線SLと直接接続する構成を示している。他の行のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図2Aに示す半導体装置は、m本mは2以上の整数の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本nは2以上の整数のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイ201と、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。図2Aに示す半導体装置は、第2の駆動回路192とメモリセルアレイ201との間に、容量素子250を有する。例えば、図2Bに示す容量素子250を用いることができる。図2Bに示すように、容量素子250は、容量素子250の電極の一方が書き込みワード線WWLに電気的に接続する構成を有する。または、図2Aに示す半導体装置は、第2の駆動回路192とメモリセルアレイ201との間に、容量素子250および抵抗素子251図2Aでは図示せずを有する構成としてもよい。例えば、図2Cに示す容量素子250および抵抗素子251を用いることができる。図2Cに示すように、容量素子250および抵抗素子251は、容量素子250の電極の一方が書き込みワード線WWLおよび抵抗素子251の端子の一方に電気的に接続する構成を有する。抵抗素子251の端子の他方は第2の駆動回路192に電気的に接続する構成を有する。なお、読み出しワード線RWL側には、容量素子250、または容量素子250および抵抗素子251を設けなくてよい。または、書き込みワード線WWL側と同様に読み出しワード線RWL側にも、容量素子250、または容量素子250および抵抗素子251を設けてもよい。データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードFGに電位V1電源電位VDDより低い電位または基準電位GNDのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V1を与えた場合に保持されるデータをデータ1、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ0とする。また、ソース線SLの電位はVDDまたはVDDより幾らか低い電位VRとする。ただし、動作に問題がなければ、ソース線SLの電位を一時的に変化させても良い。まず、メモリセル170に接続される読み出しワード線RWLの電位をGNDとし、書き込みワード線WWLの電位をV2V1より高い電位、例えばVDDとしてメモリセル170を選択する。メモリセル170にデータ0を書き込む場合には、信号線SにはGNDを与え、メモリセル170にデータ1を書き込む場合には、信号線SにはV1を与える。ここでは書き込みワード線WWLの電位をV2としているため、ノードFGにV1を与えることが可能である。データの保持は、読み出しワード線RWLの電位および書き込みワード線WWLの電位を、GNDとすることにより行われる。読み出しワード線RWLの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、ノードFGにデータ1であるV1が与えられている場合、ノードFGの電位はV1となり、ノードFGにデータ0であるGNDが与えられていれば、ノードFGの電位はGNDとなる。書き込みワード線WWLにはGNDが与えられているため、データ1とデータ0のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。データの読み出しは、読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位および書き込みワード線WWLの電位をGNDとし、また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV1とし、かつ、書き込みワード線WWLの電位をGNDとすることにより行われる。読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDとすると、読み出し対象のメモリセル170のノードFGにデータ1であるV1が与えられている場合、トランジスタ160はオフ状態となる。一方で、ノードFGにデータ0であるGNDが与えられていれば、トランジスタ160はオン状態となる。また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV1とし、かつ、書き込みワード線WWLの電位をGNDとすると、読み出し対象ではないメモリセル170にデータ1が書き込まれている場合、および、データ0が書き込まれている場合のいずれにおいても、トランジスタ160はオフ状態となる。つまり、上述の読み出し動作により、読み出し対象のメモリセル170にデータ1が書き込まれている場合には、トランジスタ160がオフ状態となり、読み出し開始時のビット線BLの電位が維持されるか、低くなる。また、データ0が書き込まれている場合には、トランジスタ160がオン状態となり、ビット線BLの電位が高くなる。なお、上記ではトランジスタ160をpチャネル型として説明したが、トランジスタ160としてnチャネル型のトランジスタを用いてもよい。その場合には、各配線に与える電位を適宜調節すればよい。上述したとおり、開示する発明の半導体装置は、トランジスタ162のスイッチングによって動作し、トランジスタ162のオフ電流が極めて小さいことを利用してノードFGの電荷を長時間保持するものである。したがって、トランジスタ162のゲート電極に電気的に接続する書き込みワード線WWLに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ162が瞬間的にオンすることがあると、メモリセル170に書き込まれたデータが消失するおそれがある。開示する発明の半導体装置では、第2の駆動回路192とメモリセルアレイ201との間に、書き込みワード線WWLに電気的に接続する容量素子250、または容量素子250および抵抗素子251を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル170が有するトランジスタ162が瞬間的にオンすることでメモリセル170に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。なお、制御信号とは異なる短パルスやノイズ等の信号には、第2の駆動回路192から入力されてくる信号の他、電源投入時および電源切断時のときのように電位が不安定になる際に発生する電位変化に起因した信号等も含まれる。以上のように、第2の駆動回路192とメモリセルアレイ201との間に、書き込みワード線WWLに電気的に接続する容量素子250、または容量素子250および抵抗素子251を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル170が有するトランジスタ162が瞬間的にオンすることでメモリセル170に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、図1に示すメモリセルの回路を応用した回路構成であって、図2に示す回路構成とは異なる回路構成について、図3、図4を参照して説明する。図3Aは、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図3A中のメモリセル170の構成は、図1A-1および図2Aと同様であるため、詳細な説明は省略する。図3Aに示す半導体装置は、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイ201と、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。図3Aに示す半導体装置は、第2の駆動回路192が、書き込みワード線WWLに電気的に接続するノイズ除去回路260を有する。例えば、図3Bに示すノイズ除去回路260を用いることができる。図3Bに示すノイズ除去回路260は、直列に接続した偶数個のインバータ回路と容量素子とを有する。例えば、第1のインバータ回路と、第2のインバータ回路と、容量素子とを有し、容量素子の電極の一方が第1のインバータ回路の出力端子および第2のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、容量素子の前後に少なくとも1個ずつインバータ回路を有していればよい。または、図3Aに示す半導体装置において、図3Cに示すノイズ除去回路260を用いてもよい。図3Cに示すノイズ除去回路260は、直列に接続した偶数個のインバータ回路と抵抗素子とを有する。例えば、第1のインバータ回路と、第2のインバータ回路と、抵抗素子とを有し、抵抗素子の端子の一方が第1のインバータ回路の出力端子に電気的に接続し、抵抗素子の端子の他方が第2のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、抵抗素子の前後に少なくとも1個ずつインバータ回路を有していればよい。または、図3Aに示す半導体装置において、図3Dに示すノイズ除去回路260を用いてもよい。図3Dに示すノイズ除去回路260は、直列に接続した偶数個のインバータ回路と容量素子と抵抗素子とを有する。例えば、第1のインバータ回路と、第2のインバータ回路と、容量素子と、抵抗素子とを有し、抵抗素子の端子の一方が第1のインバータ回路の出力端子に電気的に接続し、抵抗素子の端子の他方および容量素子の電極の一方が第2のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、容量素子と抵抗素子の前後に少なくとも1個ずつインバータ回路を有していればよい。または、図3Aに示す半導体装置において、図4Aに示すノイズ除去回路260を用いてもよい。図4Aに示すノイズ除去回路260は、直列に接続した2個のバッファ回路と容量素子とを有する。例えば、第1のバッファ回路と、第2のバッファ回路と、容量素子とを有し、容量素子の電極の一方が第1のバッファ回路の出力端子および第2のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、容量素子の前後に少なくとも1個ずつバッファ回路を有していればよい。または、図3Aに示す半導体装置において、図4Bに示すノイズ除去回路260を用いてもよい。図4Bに示すノイズ除去回路260は、直列に接続した複数個のバッファ回路と抵抗素子とを有する。例えば、第1のバッファ回路と、第2のバッファ回路と、抵抗素子とを有し、抵抗素子の端子の一方が第1のバッファ回路の出力端子に電気的に接続し、抵抗素子の端子の他方が第2のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、抵抗素子の前後に少なくとも1個ずつバッファ回路を有していればよい。または、図3Aに示す半導体装置において、図4Cに示すノイズ除去回路260を用いてもよい。図4Cに示すノイズ除去回路260は、直列に接続した複数個のバッファ回路と容量素子と抵抗素子とを有する。例えば、第1のバッファ回路と、第2のバッファ回路と、容量素子と、抵抗素子とを有し、抵抗素子の端子の一方が第1のバッファ回路の出力端子に電気的に接続し、抵抗素子の端子の他方および容量素子の電極の一方が第2のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では2個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、容量素子と抵抗素子の前後に少なくとも1個ずつバッファ回路を有していればよい。または、図3Aに示す半導体装置において、図4Dに示すノイズ除去回路260を用いてもよい。図4Dに示すノイズ除去回路260は、バッファ回路と容量素子とAND回路とを有し、バッファ回路の出力端子がAND回路の入力端子の一方および他方ならびに容量素子の電極の一方に電気的に接続する構成を有する。なお、図では1個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。または、図3Aに示す半導体装置において、図4Eに示すノイズ除去回路260を用いてもよい。図4Eに示すノイズ除去回路260は、バッファ回路と抵抗素子とAND回路とを有し、バッファ回路の出力端子がAND回路の入力端子の一方および抵抗素子の端子の一方に電気的に接続し、抵抗素子の端子の他方がAND回路の入力端子の他方に電気的に接続する構成を有する。なお、図では1個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。または、図3Aに示す半導体装置において、図4Fに示すノイズ除去回路260を用いてもよい。図4Fに示すノイズ除去回路260は、バッファ回路と容量素子と抵抗素子とAND回路とを有し、バッファ回路の出力端子がAND回路の入力端子の一方および抵抗素子の端子の一方に電気的に接続し、抵抗素子の端子の他方が容量素子の電極の一方およびAND回路の入力端子の他方に電気的に接続する構成を有する。なお、図では1個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。上記において、バッファ回路は偶数個のインバータ回路を用いて構成することができる。なお、読み出しワード線RWL側には、ノイズ除去回路260を設けなくてよい。または、書き込みワード線WWL側と同様に読み出しワード線RWL側にも、ノイズ除去回路260を設けてもよい。データの書き込み、保持、および読み出しは、基本的に図1、図2の場合と同様である。すなわち、開示する発明の半導体装置は、トランジスタ162のスイッチングによって動作し、トランジスタ162のオフ電流が極めて小さいことを利用してノードFGの電荷を長時間保持するものである。したがって、トランジスタ162のゲート電極に電気的に接続する書き込みワード線WWLに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ162が瞬間的にオンすることがあると、メモリセル170に書き込まれたデータが消失するおそれがある。開示する発明の半導体装置では、書き込みワード線WWLに電気的に接続するノイズ除去回路260を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル170が有するトランジスタ162が瞬間的にオンすることでメモリセル170に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。また、図3B乃至図3Dに示したインバータ回路、または図4A乃至図4Fに示したバッファ回路を構成するインバータ回路として、データ反転位置を変更したインバータ回路を用いてもよい。インバータ回路におけるデータ反転位置の変更は、例えば、インバータ回路に用いるPチャネル型トランジスタのサイズチャネル長、チャネル幅またはNチャネル型トランジスタのサイズチャネル長、チャネル幅を変更することで行うことができる。または、インバータ回路におけるデータ反転位置の変更は、ヒステリシス特性を持った回路ヒステリシス型のインバータ回路、ヒステリシス型のAND回路を用いて行ってもよい。データ反転位置を変更することで制御信号とは異なる短パルスやノイズ等の信号を低減または除去する効果を高めることができる。以上のように、書き込みワード線WWLに電気的に接続するノイズ除去回路260を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル170が有するトランジスタ162が瞬間的にオンすることでメモリセル170に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図5を用いて説明する。ここでは、半導体装置が有するメモリセルアレイの一部または全部の構成について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図5A、図5Bおよび図5Cは、図1A-1に示す半導体装置以下、メモリセルとも記載する。を複数用いて形成されるメモリセルアレイの一部または全部の回路図である。図5Aおよび図5Bは、メモリセルが直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図5Cは、メモリセルが並列に接続された、いわゆるNOR型の半導体装置の回路図である。図5Aに示す半導体装置は、ソース線SL、ビット線BL、信号線S、m本の書き込みワード線WWL、m本の読み出しワード線RWL、m個のメモリセルを有する。図5Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル代表として、メモリセル170iを考える。ここで、iは1以上m以下の整数において、トランジスタ160iのゲート電極と、トランジスタ162iのドレイン電極またはソース電極と、容量素子164iの電極の一方とは、電気的に接続されている。また、信号線Sとトランジスタ162iのソース電極またはドレイン電極とは、電気的に接続され、書き込みワード線WWLiと、トランジスタ162iのゲート電極とは、電気的に接続されている。そして、読み出しワード線RWLiと、容量素子164iの電極の他方は電気的に接続されている。また、メモリセル170iが有するトランジスタ160iのドレイン電極は、隣接するメモリセル170i-1が有するトランジスタ160i-1のソース電極と電気的に接続され、メモリセル170iが有するトランジスタ160iのソース電極は、隣接するメモリセル170i1が有するトランジスタ160i1のドレイン電極と電気的に接続される。ただし、直列に接続されたm個のメモリセルのうち、メモリセル1701が有するトランジスタ1601のドレイン電極は、ビット線BLと電気的に接続される。また、直列に接続されたm個のメモリセルのうち、メモリセル170mが有するトランジスタ160mのソース電極は、ソース線SLと電気的に接続される。メモリセル1701が有するトランジスタ1601は、選択トランジスタを介してビット線BLと電気的に接続されていてもよい図示せず。この場合、選択トランジスタのゲート電極には、選択線G1が接続される。また、メモリセル170mが有するトランジスタ160mも、選択トランジスタを介してソース線SLと電気的に接続されていてもよい図示せず。この場合、選択トランジスタのゲート電極には、選択線G2が接続される。図5Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行例えば第i行の書き込みワード線WWLiにトランジスタ162iがオン状態となる電位を与え、書き込みを行う行のトランジスタ162iをオン状態にする。これにより、指定した行のトランジスタ160iのゲート電極に信号線Sの電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。読み出しを行う行例えば、第i行以外の読み出しワード線RWLに、トランジスタ160のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ160がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。それから、読み出しを行う行の読み出しワード線RWLiに、トランジスタ160iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ160iのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ1601~160mのうち、読み出しを行う行のトランジスタ160iを除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行う行のトランジスタ160iの状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ160iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態オン状態またはオフ状態は異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図5Bに示す半導体装置は、図5Aと一部構成が異なる半導体装置である。図5Bに示す半導体装置と図5Aに示す半導体装置との相違点の一として、図5Bに示す半導体装置では、ビット線BLと、メモリセル1701が有するトランジスタ1601のドレイン電極とが、選択トランジスタ530を介して電気的に接続されている点が挙げられる。選択トランジスタ530はゲート電極において、選択トランジスタ530のオンオフを切り替えるための選択線G1と電気的に接続されている。また、図5Bに示す半導体装置と図5Aに示す半導体装置との相違点の一として、図5Aに示す半導体装置においては、各メモリセルのトランジスタ162はソース電極またはドレイン電極が信号線Sに接続されているのに対して、図5Bに示す半導体装置においては、各メモリセルのトランジスタ162は直列に接続されている点が挙げられる。つまり、メモリセル170iが有するトランジスタ162iのソース電極は、隣接するメモリセル170i-1が有するトランジスタ162i-1のドレイン電極と電気的に接続され、メモリセル170iが有するトランジスタ162iのドレイン電極は、隣接するメモリセル170i1が有するトランジスタ162i1のソース電極と電気的に接続される。ただし、直列に接続されたm個のメモリセルのうち、メモリセル1701が有するトランジスタ1621のソース電極は、信号線Sと電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ162iのドレイン電極は、図5Aに示す半導体装置と同様に、トランジスタ160iのゲート電極と、容量素子164iの電極の一方と電気的に接続される。図5Bに示す半導体装置の他の部分の構成については、図5Aに示す半導体装置と同様なので、詳細については上述の記載を参照することができる。なお、図5Bに示す半導体装置において、信号線Sとビット線BLは別々に設けられているが、開示する発明はこれに限られるものではなく、信号線Sとビット線BLを同一の配線とする構成としても良い。図5Bに示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込み動作は、行ごとに第m行から順番に行われる。第i行i=1~mの書き込みを行う場合には、書き込みを行う行第i行の書き込みワード線WWLiにトランジスタ162iがオン状態となる電位を与え、書き込みを行う行のトランジスタ162iをオン状態にする。ここで、トランジスタ162iと信号線Sとの間にトランジスタ1621乃至トランジスタ162i-1が存在する場合には、書き込みを行う行までのトランジスタ1621乃至162i-1もオン状態として、書き込みを行う行のメモリセル170iに信号線Sの電位が与えられるようにする。これにより、指定した行のトランジスタ160iのゲート電極に信号線Sの電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、書き込みワード線WWLiの電位をGNDに固定すると、トランジスタ160iのゲート電極に蓄積された電荷が保持される。このようにして、指定した行第i行のメモリセルにデータを書き込むことができる。なお、図5Bに示す半導体装置では、各メモリセル170を構成するトランジスタ162を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第1行から第m行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第m行から順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。また、読み出し動作は次のように行われる。まず、選択線G1に電位を与えることにより、選択トランジスタをオンにする。なお、選択線G1に接続される選択トランジスタと、選択線G2に接続される選択トランジスタがある場合には、2つのトランジスタをオン状態とする。また、読み出しを行う行例えば、第i行以外の読み出しワード線RWLに、トランジスタ160のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ160がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。それから、読み出しを行う行の読み出しワード線RWLiに、トランジスタ160iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ160iのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ1601~160mのうち、読み出しを行う行のトランジスタ160iを除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスの大小は、読み出しを行う行のトランジスタ160iの状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ160iのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態オン状態またはオフ状態は異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図5Cに示す半導体装置は、ソース線SL、ビット線BLおよび信号線Sをそれぞれn本有し、書き込みワード線WWLおよび読み出しワード線RWLをそれぞれm数本有し、複数のメモリセル1701、1~170m、nを有する。各メモリセル代表として、メモリセル170i、jを考える。ここで、iは1以上m以下の整数、jは1以上n以下の整数は、トランジスタ160i、jのゲート電極と、トランジスタ162i、jのドレイン電極またはソース電極と、容量素子164i、jの電極の一方とは、電気的に接続されている。また、ソース線SLjとトランジスタ160i、jのソース電極とは、電気的に接続され、ビット線BLjとトランジスタ160i、jのドレイン電極とは、電気的に接続されている。また、信号線Sjとトランジスタ162i、jのソース電極またはドレイン電極とは、電気的に接続され、書き込みワード線WWLiと、トランジスタ162i、jのゲート電極とは、電気的に接続されている。そして、読み出しワード線RWLiと、容量素子164i、jの電極の他方は電気的に接続されている。図5Cに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図5Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行例えば、第i行のメモリセルi、1~i、n以外の読み出しワード線RWLに、トランジスタ160i、1~i、nのゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ160がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ160をオフ状態とする。それから、読み出しを行う行の読み出しワード線RWLiに、トランジスタ160i、1~i、nのゲート電極が有する電荷がどのデータに対応するかによってトランジスタ160i、1~i、nのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。また、ソース線SLjに定電位を与え、ビット線BLjに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SLj-ビット線BLj間のコンダクタンスの大小は、読み出しを行う行のトランジスタ160i、1~i、nの状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ160i、1~i、nのゲート電極が有する電荷がどのデータに対応するかによって、ビット線BLjの電位は異なる値をとることになる。ビット線BLjの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル170に保持させる情報量を1ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ160のゲート電極に与える電位を3種類以上用意して、各メモリセル170が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ160のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。図5において、信号線Sとビット線BLは、兼用してもよい。信号線Sとビット線BLを兼用することにより、配線数を低減することができる。また、図5Cにおいて、ソース線SLは共通化してもよい。図2Aまたは図3Aに示したメモリセルアレイ201の代わりとして、図5Aまたは図5Bに示したNAND型の半導体装置を用いてもよい。その場合、図5Aまたは図5Bに示したNAND型の半導体装置をn列並べて用いてもよい。また、図2Aまたは図3Aに示したメモリセルアレイ201の代わりとして、図5Cに示したNOR型の半導体装置を用いてもよい。開示する発明の半導体装置は、トランジスタ162のスイッチングによって動作し、トランジスタ162のオフ電流が極めて小さいことを利用してノードFGの電荷を長時間保持するものである。したがって、トランジスタ162のゲート電極に電気的に接続する書き込みワード線WWLに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ162が瞬間的にオンすることがあると、メモリセル170に書き込まれたデータが消失するおそれがある。開示する発明の半導体装置では、図2乃至図4で説明したように、書き込みワード線WWLに電気的に接続する容量素子250またはノイズ除去回路260を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル170が有するトランジスタ162が瞬間的にオンすることでメモリセル170に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図6乃至図14を参照して説明する。半導体装置の断面構成および平面構成図6は、半導体装置が有するメモリセルの構成の一例である。図6Aには、半導体装置が有するメモリセルの断面を、図6Bには、半導体装置が有するメモリセルの平面を、それぞれ示す。ここで、図6Aは、図6BのA1-A2およびB1-B2における断面に相当する。図6Aおよび図6Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図6に示す半導体装置は、メモリセルとして用いることができる。なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6におけるトランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図6に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図6におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、酸化物半導体層144は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。SIMS分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下、Liの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下、Kの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下とする。酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、p.621-633。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリーオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。また、酸化物半導体はフェルミ準位Efと真性フェルミ準位Eiとが等しいEf=Ei、又はフェルミ準位Efより真性フェルミ準位Eiが大きいEf<Ei、所謂p--型であることが好ましい。例えば、酸化物半導体に、ドーパントとして錫を添加することによってp--型の酸化物半導体とすることができる。なお、酸化物半導体がi型真性または実質的にi型であると、不純物の添加によるフェルミ準位Efの制御がより容易となるため、好ましい。さらにゲート電極として仕事関数φMが大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となり、さらにトランジスタに逆バイアスを加えると効果的である。よって、85°Cにおいてはオフ電流値が1yA以下、室温においてはオフ電流値が0.1yA以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性メモリリテンションが向上された半導体装置とすることができる。なお、図6のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図6における容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図1乃至図3の回路図におけるビット線BLおよび信号線Sを兼用した配線に相当する。配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aの接続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。また、半導体装置が図2に示す構成である場合において、書き込みワード線WWLに電気的に接続する容量素子250の断面の一例を図7に示す。図7に示す容量素子250は、半導体層中に設けられた不純物領域126、ゲート絶縁層122aと同層に設けられた絶縁層122、ゲート電極128aと同層に設けられた導電層128c、ソース電極142aおよびドレイン電極142bと同層に設けられた導電層142c、およびゲート電極148aと同層に設けられた導電層148cで構成される。導電層128c、導電層142cおよび導電層148cは電気的に接続され、容量素子250の電極の一方として機能し、不純物領域126は、容量素子250の電極の他方として機能し、絶縁層122は容量素子250の誘電体として機能する。このような構成とすることにより、十分な容量を確保することができる。なお、容量素子250は上記構成に限定されない。図6に示す半導体装置を構成する半導体層、絶縁層および導電層のいずれかを用いて、容量素子250を形成すればよい。例えば、容量素子250として、図6に示す容量素子164と同様の構成を採用してもよい。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図8を参照して説明する。まず、ベース基板として半導体基板500を準備する図8A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板などを用いても良い。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図8B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図8C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これが気化することによって単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図8D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図8E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図8F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図8G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図8G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図9乃至図12を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ160の作製方法について、図9および図10を参照して説明する。なお、図9および図10は、図8に示す方法で作成したSOI基板の一部であって、図6Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図9A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図9B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図9C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図9D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図9E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図10A参照。ここでは、p型トランジスタを形成するために、ボロンBなどの不純物元素を添加する。または、n型トランジスタを形成する場合には、リンPやヒ素Asなどの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図10B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図10C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図10D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図10D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ162の作製方法について、図11および図12を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図11A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図11B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、図11Bとは別の一例として、酸化物半導体層144とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。ソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング剤の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。酸化物半導体層144、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるために有効である。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図11C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をI型化またはI型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図11D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図12A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ソース電極142aにまで達する開口を形成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する図12B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極142aを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図12C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図12C参照。なお、図7に示す容量素子250が有する不純物領域126、絶縁層122、導電層128c、導電層142cおよび導電層148cは、トランジスタ160、トランジスタ162、および容量素子164の不純物領域126、ゲート絶縁層122a、ゲート電極128a、ソース電極142aおよびドレイン電極142b、およびゲート電極148aと同時に形成される。次に、図6に示すトランジスタ162として適用することができる、トランジスタの例を示す。図6に示すトランジスタ162の酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図6に示すトランジスタ162に酸化物導電層を設けたトランジスタ441、442を図13ABに示す。図13ABのトランジスタ441、442は、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図13ABのトランジスタ441、442は作製工程により酸化物導電層404a、404bの形状が異なる例である。図13Aのトランジスタ441では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図13Bのトランジスタ442では、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング剤の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bの構成とすることによって、トランジスタ441、442の耐圧を向上させることができる。次に、図6に示すトランジスタ162の構造として、トップゲート構造を示したが、本発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図14にボトムゲート構造の例について示す。図14Aに示すトランジスタ410は、ゲート電極401上に、ゲート絶縁層402が設けられ、ゲート絶縁層402上に酸化物半導体層403が設けられ、酸化物半導体層403と接続されるソース電極405a、ドレイン電極405bが設けられている。なお、ゲート電極401と、酸化物半導体層403と、ゲート絶縁層402と、ソース電極405aと、ドレイン電極405bは、図6に示すゲート電極148aと、酸化物半導体層144と、ゲート絶縁層146と、ソース電極142aと、ドレイン電極142bに相当する。なお、絶縁層400は、絶縁層136、絶縁層138、絶縁層140などに相当する。図14Bに示すトランジスタ420は、ゲート電極401と、ゲート絶縁層402と、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられている点において図14Aと同様である。図14Aと異なる点は、酸化物半導体層403に接して絶縁層427が設けられている点にある。図14Cに示すトランジスタ430は、ゲート電極401と、ゲート絶縁層402と、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられている点において図14Aと同様である。図14Aと異なる点は、酸化物半導体層403に接するソース電極405aとドレイン電極405bの位置である。つまり、図14Aに示すトランジスタ410は、酸化物半導体層403の上でソース電極405aとドレイン電極405bが接するのに対し、図14Cに示すトランジスタ430は、酸化物半導体層403の下でソース電極405aとドレイン電極405bが接している。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図15を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。なお、絶縁層400は、絶縁層136、絶縁層138、絶縁層140などに相当する。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図15A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図15B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図15C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1乃至実施の形態4におけるトランジスタ162、実施の形態4におけるトランジスタ410、420、430、441、442に、適宜用いることができる。また、酸化物半導体層403として本実施の形態の酸化物半導体積層を用いた実施の形態4におけるトランジスタ162においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図6に示すトランジスタ162では上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図16を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図16Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図16Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図16Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図16Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図16Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図16Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図16Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。