"入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路と、上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するD/A変換回路と、を備えた半導体集積回路装置であって、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレルシリアル変換回路と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記D/A変換回路に供給するためのシリアルパラレル変換回路と、を含むことを特徴とする半導体集積回路装置。上記レベル変換回路は、入力されたデジタル信号のレベルを、当該デジタル信号のレベルよりも高いレベルに変換する請求項1記載の半導体集積回路装置。入力されたアナログ信号をサンプリングするためのサンプルホールド回路と、上記D/A変換回路の出力と、上記サンプルホールド回路の出力とを比較する比較回路と、上記比較回路の出力信号のレベルを、上記パラレルシリアル変換回路に入力されるデジタル信号のレベルに変換するためのレベルコンバータと、上記レベルコンバータの出力に基づいて、上記パラレルシリアル変換回路に入力されるデジタル信号を高位ビット側から順に決定するためのデジタル部と、を含む請求項2記載の半導体集積回路装置。アナログマクロ部を備えた半導体集積回路装置のレイアウトについて本願発明者が検討したところ、以下の課題が見いだされた。アナログマクロ部の一例として、10ビット構成のデジタル信号をアナログ信号に変換するD/A変換回路を挙げることができる。このようなD/A変換回路を備えた半導体集積回路装置において、内部動作電圧レベルが1.0Vで、外部電圧レベルが3.3Vの場合、D/A変換回路内の異電源渡り部には、レベル変換回路や、過電圧から回路デバイスを保護するための保護回路が設けられる。10ビット構成のデジタル信号をアナログ信号に変換するD/A変換回路の場合、実際にデジタル信号をアナログ信号に変換する回路の前段に、10ビット構成のデジタル信号と、同期用のクロック信号と、スタンバイ用制御信号等の全ての信号に対してレベル変換を行うレベル変換回路と保護回路とを設ける必要がある。このようなレベル変換回路と保護回路は、D/A変換回路における主要回路の約1/3の領域を占めており、この領域の縮小が強く望まれる。本発明の目的は、レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換する場合におけるレベル変換回路のレイアウト面積の縮小を図るための技術を提供する。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路と、上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するD/A変換回路とを備えて半導体集積回路装置を形成する。このような半導体集積回路装置において、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレルシリアル変換回路と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記D/A変換回路に供給するためのシリアルパラレル変換回路とを設ける。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換する場合におけるレベル変換回路のレイアウト面積の縮小を図ることができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体集積回路装置10は、入力されたデジタル信号を所定のレベルに変換するためのレベル変換回路14と、上記レベル変換回路によってレベル変換されたデジタル信号をアナログ信号に変換するD/A変換回路12とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレルシリアル変換回路15と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記D/A変換回路に供給するためのシリアルパラレル変換回路13とを設ける。上記の構成によれば、パラレルシリアル変換回路は、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給し、シリアルパラレル変換回路は、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記D/A変換回路に供給する。これにより、上記レベル変換回路は、パラレルシリアル変換回路から出力されるシリアルデータに対応するレベル変換機能を備えていれば良いので、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のデバイスを減少させることができ、それにより、上記レベル変換回路のレイアウト面積を縮小することができる。2上記1において、上記レベル変換回路は、入力されたデジタル信号の電圧レベルを、当該デジタル信号の電圧レベルよりも高い電圧レベルに変換するように構成することができる。3本発明の他の実施の形態に係る半導体集積回路装置600は、上記2において、入力されたアナログ信号をサンプリングするためのサンプルホールド回路602と、上記D/A変換回路の出力と、上記サンプルホールド回路の出力とを比較する比較回路603と、上記比較回路の出力信号のレベルを、上記パラレルシリアル変換回路に入力されるデジタル信号のレベルに変換するためのレベルコンバータ604とを設けることができる。さらに上記レベルレベルコンバータの出力に基づいて、上記パラレルシリアル変換回路に入力されるデジタル信号を高位ビット側から順に決定するためのデジタル部605を設けることができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかる半導体集積回路装置の一例とされるD/A変換器の構成例が示される。図1に示されるD/A変換器10は、特に制限されないが、出力部11、D/A変換回路12、シリアルパラレルSi→Pa変換回路13、レベル変換回路14、パラレルシリアルPa→Si変換回路15、デジタル部16を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。デジタル部16は、1.0V系であり、1.0V耐圧のMOSトランジスタによって構成される。出力部11やD/A変換回路12は、3.3V系であり、3.3V耐圧のMOSトランジスタによって形成される。デジタル部16には、例えばパラレル形式のデジタル信号が入力される。このパラレル形式のデジタル信号は、特に制限されないが、10ビット構成の主信号の他に、同期用のクロック信号や制御信号が含まれる。また、このデジタル信号のレベルは、1.0V系とされる。つまり、論理値‘0’の電位を基準とする1.0Vが論理値‘1’とされる。デジタル部16は、このようなデジタル信号を取り込んで、それを後段のパラレルシリアル変換回路15に供給する。パラレルシリアル変換回路15は、入力されたパラレル形式のデジタル信号をシリアル形式のデジタル信号に変換する。このパラレルシリアル変換回路15の出力は、後段のレベル変換回路14に供給される。レベル変換回路14は、パラレルシリアル変換回路15の出力シリアル形式のデジタル信号を、3.3V系のデジタル信号に変換する。3.3V系のデジタル信号は、論理値‘0’の電位を基準とする3.3Vが論理値‘1’とされる。このレベル変換回路14の出力は、後段のシリアルパラレル変換回路13に供給される。シリアルパラレル変換回路13は、レベル変換回路14の出力をパラレル形式のデジタル信号に変換する。このシリアルパラレル変換回路13の出力は、後段のD/A変換回路12に供給される。D/A変換回路12は、シリアルパラレル変換回路13の出力パラレル形式のデジタル信号をアナログ信号に変換する。このD/A変換回路12の出力信号アナログ信号は、出力部11を介して出力される。ここで、シリアルパラレル変換回路13やパラレルシリアル変換回路15が存在しない場合には、デジタル部16から出力されたパラレル形式のデジタル信号をレベル変換してD/A変換回路12に供給しなければならないため、この場合のレベル変換回路としては、デジタル部16から出力されたパラレル形式のデジタル信号における各ビットに対応するレベル変換部が必要となる。パラレル形式のデジタル信号が10ビット構成の場合には、少なくとも10個のレベル変換部が必要となる。例えば28nm世代の半導体集積回路製造技術においては、1.0V耐圧のMOSトランジスタと、3.3V耐圧のMOSトランジスタとの最小サイズでのエリア比は、1:14とされ、その場合のレベル変換回路のエリアサイズは以下のように求めることができる。シリアルパラレル変換回路13やパラレルシリアル変換回路15が存在しない場合のレベル変換回路は、例えば図2に示されるように、1ビット分のレベル変換部201が少なくとも10個必要とされる。1ビット分のレベル変換部201の入力部には、入力バッファを形成するためのインバータ202,203や、保護回路を形成するためのダイオード204,205,206,207が配置される。インバータ202,203やダイオード204,205,206,207には、1.0V耐圧のMOSトランジスタが用いられる。1ビット分のレベル変換部201は、演算増幅器OP、ダイオード300,301、インバータ216を含む。演算増幅器OPは、8個のMOSトランジスタ208~215が結合されて成る。インバータ202,203は、それぞれ2個のMOSトランジスタによって形成されるから、そのエリアサイズは、2×2とされる。ダイオード204,205,206,207は、それぞれ1個のMOSトランジスタで形成されるから、そのエリアサイズは、4とされる。レベル変換部201を形成するMOSトランジスタには、3.3V耐圧のものが用いられるため、1.0V耐圧のMOSトランジスタと、3.3V耐圧のMOSトランジスタとの最小サイズでのエリア比を考慮して14が掛けられる。すなわち、ダイオード300,301のエリアサイズは、2×14とされる。演算増幅器OPは8個のMOSトランジスタで形成されるため、そのエリアサイズは、8×14とされる。インバータ216は2個のMOSトランジスタで形成されるから、そのエリアサイズは2×14とされる。よって、10ビット分のレベル変換部201を含むレベル変換回路全体のエリアサイズは、次のようになる。数12×242×148×142×14×10=1760これに対して、図1に示される構成によれば、パラレルシリアル変換回路15によってパラレル形式のデジタル信号がシリアル形式のデジタル信号に変換されてからレベル変換回路14に供給されるようになっているため、この場合のレベル変換回路14としては、図3に示されるように、パラレルシリアル変換回路15の出力ビットつまり1ビットに対応するレベル変換部201を設ければ良い。つまり、図1に示されるレベル変換回路14のエリアサイズは、図2に示される場合の1/10とされるため、176となる。また、図1に示されるシリアルパラレル変換回路13やパラレルシリアル変換回路15のエリアサイズは、次のようになる。パラレルシリアル変換回路15は、入力されるデジタル信号のビット構成に対応して10個の変換部を含む。1ビット分の変換部は、例えば図4に示されるように、アンドゲート151,152、オアゲート153、フリップフロップ回路154を含んで構成される。アンドゲート151,152、オアゲート153は、14個のMOSトランジスタ155~168によって形成され、フリップフロップ回路154は、6個のMOSトランジスタ169~174で形成される。このパラレルシリアル変換回路15は、図4に示されるような構成が10ビット分必要とされるので、そのエリアサイズは、次のようになる。数2146×10=200また、図3に示されるように、シリアルパラレル変換回路13は、10個のフリップフロップ回路131を含む。フリップフロップ回路131は、例えば図5に示されるように、6個のMOSトランジスタ132~137によって形成される。シリアルパラレル変換回路13は、図5に示されるような構成が10ビット分必要とされるので、そのエリアサイズは、次のようになる。数36×14×10=840以上より、レベル変換回路14、パラレルシリアル変換回路15、シリアルパラレル変換回路13のエリアサイズの合計値は、次のようになる。数4176200840=1216このように、シリアルパラレル変換回路13やパラレルシリアル変換回路15が存在しない場合のレベル変換回路のエリアサイズが1760となるのに対して、図1に示される構成におけるシリアルパラレル変換回路13、パラレルシリアル変換回路15、及びレベル変換回路14のエリアサイズの合計値は、1216となり、図1に示される構成を採用した場合のほうが、エリアサイズの削減が可能となる。これにより、D/A変換器のレイアウト面積の縮小を図ることができる。《実施の形態2》図6には、本発明にかかる半導体集積回路装置の一例とされる逐次比較型A/D変換器の構成例が示される。図6に示される逐次比較型A/D変換器600は、特に制限されないが、入力部601、サンプルホールドS/H回路602、比較回路603、レベルコンバータ604、デジタル部605、ローカルD/A変換部606を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。入力部601を介してアナログ信号が取り込まれ、サンプルホールド回路602で上記アナログ信号のサンプリングが行われる。比較回路603は、ローカルD/A変換部606の出力とサンプルホールド回路602の出力との比較を行う。この比較結果は、後段のレベルコンバータ604でレベル変換された後に、デジタル部605に供給される。デジタル部605は、レベルコンバータ604の出力に基づいて、10ビット構成のデジタル信号の高位ビット側から順に決定する。デジタル部605の出力はローカルD/A変換部606に供給される。ローカルD/A変換部606は、D/A変換部11、シリアルパラレル変換回路13、レベル変換回路14、パラレルシリアル変換回路15を含んで成り、デジタル部605から伝達されたパラレル形式のデジタル信号をアナログ信号に変換する。上記D/A変換部11、シリアルパラレル変換回路13、レベル変換回路14、パラレルシリアル変換回路15は、それぞれ図1に示されるのと同一構成とされるので、それらについての詳細な説明を省略する。上記D/A変換部11、入力部601、サンプルホールド回路602、比較回路603は、3.3V耐圧のMOSトランジスタによって構成され、デジタル部605は、1.0V耐圧のMOSトランジスタによって形成される。レベルコンバータ604では、比較回路603の出力3.3V系レベルを1.0V系レベルに変換する。上記の構成において、アナログ信号は、入力部601を介して取り込まれ、サンプルホールド回路602によりサンプリングされる。比較回路603では、D/A変換部11の出力とサンプルホールド回路602の出力との比較が行われ、この比較結果が、レベルコンバータ604を介してデジタル部605に伝達される。デジタル部605は、レベルコンバータ604の出力に基づいて、ローカルD/A変換部606に供給されるデジタル信号が高位ビット側から順に決定する。このようにして、入力されたアナログ信号に対応するデジタル信号がデジタル部605から得られる。本例においては、ローカルD/A変換部606は、D/A変換部11、シリアルパラレル変換回路13、レベル変換回路14、パラレルシリアル変換回路15を含んで成り、上記D/A変換部11、シリアルパラレル変換回路13、レベル変換回路14、パラレルシリアル変換回路15は、それぞれ図1に示されるのと同一構成とされる。従ってローカルD/A変換部606について、実施の形態1の場合と同様の作用効果を得ることができるので、逐次比較型A/D変換器600のレイアウト面積縮小を図ることができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"