半導体チップを有する半導体装置であって、前記半導体チップ内に設けられた所定回路のテストを行うテスト回路と、前記テストが行われている間は前記所定回路を駆動せず、前記テストが行われた後に前記所定回路を駆動する駆動回路と、前記所定回路と前記テスト回路と前記駆動回路とに接続され、前記テスト回路および前記駆動回路で共用される信号線と、を含む半導体装置。請求項1に記載の半導体装置において、前記所定回路を制御する制御元を前記テスト回路または前記駆動回路に切り替えるための切替信号を受け付ける切替回路をさらに含み、前記テスト回路は、前記テストを行うためのテスト信号を前記切替回路に供給し、前記駆動回路は、前記所定回路を駆動するための駆動信号を前記切替回路に供給し、前記切替回路は、前記切替信号が第1レベルである場合には、前記信号線を介して前記テスト信号を前記所定回路に供給し、前記切替信号が第2レベルである場合には、前記信号線を介して前記駆動信号を前記所定回路に供給する、半導体装置。請求項2に記載の半導体装置において、前記切替回路は、前記切替信号が第1レベルである場合に前記駆動信号の電位よりも高い所定のテスト電位を、前記テスト信号として前記所定回路に供給する、半導体装置。請求項1から3のいずれか1項に記載の半導体装置において、前記半導体チップの周囲に設けられたダイシングラインをさらに含み、前記テスト回路は、前記ダイシングライン上に設けられている、半導体装置。特許文献1に記載の半導体装置では、チップ外部のダイシングライン上にテスト回路が配置された場合、チップ外部からチップ内にテスト回路の信号線を配線しなければならならず、チップ内に配線される信号線の本数が増加し、チップ内の信号線の配線面積が増大してしまうという問題があることを本願発明者は明らかにした。本発明の半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップ内に設けられた所定回路のテストを行うテスト回路と、前記テストが行われている間は前記所定回路を駆動せず、前記テストが行われた後に前記所定回路を駆動する駆動回路と、前記所定回路と前記テスト回路と前記駆動回路とに接続され、前記テスト回路および前記駆動回路で共用される信号線と、を含む。本発明によれば、半導体チップの内部回路をテストするテスト回路が設けられる半導体装置では、テストが行われている間は内部回路を駆動せず、テストが行われた後に内部回路を駆動する駆動回路とテスト回路とで、半導体チップの内部回路に接続された信号線が共用される。よって、半導体装置では、半導体チップの内部回路に接続される信号線が、テスト回路および駆動回路の両者で共有化されるため、半導体チップに配線される信号線の本数を削減することができ、半導体チップの面積を縮小することが可能となる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本実施形態における半導体装置を示すブロック図である。半導体装置10は、例えば、複数のビット線と、複数のワード線と、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、を備えるセルアレイ部を含む半導体記憶装置である。図1では、ウエハー状態の半導体装置10が示されている。半導体装置10は、ウエハー試験以下、単にテストという。が行われた後に、複数の半導体チップにダイシングされる。半導体装置10は、半導体チップ101とダイシング領域102とを有する。ダイシング領域102は、半導体チップ101の外の領域であって、ダイシングブレードにてダイシングされる領域である。ダイシング領域102は、半導体チップ101の周囲に設けられたダイシングラインと呼ぶこともできる。ダイシング領域102には、テスト回路11が設けられている。テスト回路11は、ウエハー試験を行うために用いられる論理回路である。テスト回路11は、半導体チップ101に形成された内部回路13のテストを行う。内部回路13は、トランジスタなどで構成される回路である。テスト回路11は、内部回路13の不良を検出するためのテスト信号を、共有信号線20を介して、内部回路13に供給する。テスト回路11は、例えば、テスト信号として、ワード選択信号や、ビット線レベル制御信号などを内部回路13に供給する。ワード選択信号とは、ワード線を選択するための信号のことである。ビット線レベル制御信号とは、ビット線に供給される信号のレベルを調整するための信号のことである。例えば、テスト回路11は、内部回路13にWLBIWaferLevelBurnIn処理を行うために用いられる。WLBI処理では、半導体装置10の使用時よりも高い電圧以下、テスト電圧という。が内部回路13内の論理素子に供給される。その後、冗長試験が行われ、WLBI処理により不良となった論理素子が、半導体チップ101内に設けられた冗長素子に置き換えられる。また、半導体チップ101内には、駆動回路12と共有信号線20とが設けられている。駆動回路12は、テスト回路11を用いてテストが行われている間は内部回路13の駆動を行わず、テストが行われた後に内部回路13を駆動する。駆動回路12は、例えば、テスト回路11の回路論理と無関係な論理回路である。駆動回路12は、内部回路13を駆動するための駆動信号を、共有信号線20を介して内部回路13に供給する。共有信号線20は、テスト回路11と駆動回路12と内部回路13とに接続され、テスト回路11と駆動回路12とで共用される信号線である。なお、テスト回路11および駆動回路12のそれぞれは、共有信号線20と直接的または間接的に接続される。すなわち、本実施形態による半導体装置10は、半導体チップ101内に設けられた所定回路13のテストを行うテスト回路11と、そのテストが行われている間は所定回路13を駆動せず、テストが行われた後に所定回路13を駆動する駆動回路12と、所定回路13とテスト回路11と駆動回路12とに接続され、テスト回路11および駆動回路12で共用される信号線20と、を有して構成されている。図2は、半導体装置10の詳細構成例を示す回路図である。半導体装置10は、テスト回路11と、駆動回路12と、内部回路13a~13cと、共有信号線20a~20cと、切替回路100と、を備える。切替回路100は、電圧供給回路110a~110cと、インバータ110dおよび120dと、モード駆動回路120a~cと、を備える。半導体チップ101内には、駆動回路12と、内部回路13a~13cと、共有信号線20a~20cと、切替回路100と、が設けられている。また、ダイシング領域102には、テスト回路11が設けられている。テスト回路11には、テスト信号線WL0~WL2がそれぞれ設けられている。テスト回路11は、テストを行うためのテスト信号を、テスト信号線L0~WL2を介して切替回路100に供給する。駆動回路12には、モード信号線A~Cがそれぞれ設けられている。駆動回路12は、内部回路13a~13cを駆動するための駆動信号を、モード信号線A~Cを介して切替回路100に供給する。切替回路100には、切替信号線219が設けられている。切替信号線219には、内部回路13a~13cを制御する制御元をテスト回路11または駆動回路12に切り替えるための切替信号が供給されている。切替回路100では、半導体装置10への電源の供給が行われていない状況、例えば、ウエハー試験のテスト期間は、切替信号線219から供給される切替信号はLowLレベルであり、また、半導体装置10に電源が供給されると、切替信号線219からHighHレベルの切替信号が出力される。なお、切替信号のLレベルは第1レベルと呼ぶことができ、切替信号のHレベルは第2レベルと呼ぶことができる。切替回路100は、テスト回路11からテスト信号を受け付けると、切替信号線219から供給されている切替信号がLレベルであるテスト期間は、所定のテスト電位をテスト信号として、共有信号線20a~20cを介して内部回路13a~13cに供給する。一方、切替回路100は、切替信号がHレベルであるテスト期間外には、内部回路13a~13cへのテスト信号の供給を行わない。例えば、切替回路100は、テスト回路11からテスト信号を受け付けると、切替信号がLレベルである場合に、駆動信号の電位よりも高い所定のテスト電位をテスト内部回路13a~13cに供給してもよい。また、切替回路100は、切替信号がLレベルであるテスト期間は、内部回路13a~13cへの駆動信号の供給を行わない。一方、切替回路100は、切替信号がHレベルであるテスト期間外に共有信号線20a~20cを介して駆動信号を内部回路13a~13cに供給する。内部回路13a~13cは、図1に示した内部回路13に対応する。内部回路13a~13cのそれぞれは、複数の論理素子を有する。共有信号線20a~20cのそれぞれは、並走するように配線されており、図1に示した共有信号線20に対応する。共有信号線20a~20cは、テスト回路11および駆動回路12で共用される。共有信号線20aは、モード駆動回路120aと電圧供給回路110aとで共用される。また、共有信号線20aは、内部回路13aに接続されている。内部回路13aは、5個の論理素子Aを有し、論理素子Aのそれぞれが共有信号線20aに接続されている。共有信号線20bは、モード駆動回路120bと電圧供給回路110bとで共用される。また、共有信号線20bは、内部回路13bに接続されている。内部回路13bは、5個の論理素子Bを有し、論理素子Bのそれぞれが共有信号線20bに接続されている。共有信号線20cは、モード駆動回路120cと電圧供給回路110cとで共用される。また、共有信号線20cは、内部回路13cに接続されている。内部回路13cは、5個の論理素子Cを有し、論理素子Cのそれぞれが共有信号線20cに接続されている。電圧供給回路110aは、切替信号線219からHレベルの切替信号が出力されている場合、テスト信号線WL0からテスト信号を受け付けると、所定のテスト電位に設定されたテスト信号を、供給信号線20aを介して内部回路13aに供給する。モード駆動回路120aは、切替信号線219からHレベルの切替信号が出力されている場合、モード信号線Aから駆動信号を受け付けると、所定の駆動電位に設定された駆動信号を、供給信号線20aを介して、内部回路13aに供給する。すなわち、本実施形態による半導体装置10は、所定回路13a~13cを制御する制御元をテスト回路11または駆動回路12に切り替えるための切替信号を受け付ける切替回路100をさらに含み、テスト回路11は、テストを行うためのテスト信号を切替回路100に供給し、駆動回路12は、所定回路13a~13cを駆動するための駆動信号を切替回路100に供給し、切替回路13は、切替信号が第1Lレベルである場合には、信号線20a~20cを介してテスト信号を所定回路13a~13cに供給し、切替信号が第2Hレベルである場合には、信号線20a~20cを介して駆動信号を所定回路13a~13cに供給する構成を有している。次に、モード駆動回路120a~120cの構成について詳細に説明する。モード駆動回路120aは、pチャネルMOSMetalOxideSemiconductorトランジスタ121および122と、nチャネルMOSトランジスタ123および124と、NOR回路125と、を備える。pチャネルMOSトランジスタ122およびnチャネルMOSトランジスタ123は、CMOSComplementaryMetalOxideSemiconductorインバータを構成する。モード駆動回路120bおよび120cのそれぞれは、モード駆動回路120aと同じ構成である。モード駆動回路120aでは、切替信号線219が、インバータ120dの入力端子と、nチャネルMOSトランジスタ124のゲート端子と、NOR回路125の第1入力端子と、に接続されている。NOR回路125では、第2入力端子が共有信号線20aに接続され、出力端子がテスト出力線129に接続されている。また、インバータ12dの出力端子は、pチャネルMOSトランジスタ123のゲート端子と接続されている。また、モード信号線Aが、pチャネルMOSトランジスタ122のゲート端子とnチャネルMOSトランジスタ123とに接続されている。nチャネルMOSトランジスタ123では、ドレイン端子が、pチャネルMOSトランジスタ122のドレイン端子と、ソース端子が、nチャネルMOSトランジスタ124のドレイン端子とに接続されている。nチャネルMOSトランジスタ124のソース端子は接地線129に接続されている。接地線129には接地電位が供給されている。さらに、pチャネルMOSトランジスタ122のソース端子が、pチャネルMOSトランジスタ121のドレイン端子に接続され、pチャネルMOSトランジスタ121のソース端子には電源線128が接続されている。電源線128には、接地電位よりも高い所定の駆動電位が供給されている。次に、電圧供給回路110a~110cの構成について詳細に説明する。電圧供給回路110aは、pチャネルMOSトランジスタ111および112と、nチャネルMOSトランジスタ113および114と、を備える。pチャネルMOSトランジスタ112およびnチャネルMOSトランジスタ113は、CMOSインバータを構成する。電圧供給回路110bおよび110cのそれぞれは、電圧供給回路110aと同じ構成である。電圧供給回路110aでは、切替信号線219が、インバータ110dの入力端子と、pチャネルMOSトランジスタ111のゲート端子とに接続されている。また、インバータ110dの出力端子は、nチャネルMOSトランジスタ114のゲート端子と接続される。また、テスト信号線WL0が、pチャネルMOSトランジスタ112のゲート端子とnチャネルMOSトランジスタ113とに接続されている。nチャネルMOSトランジスタ113では、ドレイン端子が、pチャネルMOSトランジスタ112のドレイン端子と、ソース端子が、nチャネルMOSトランジスタ114のドレイン端子とに接続されている。nチャネルMOSトランジスタ114のソース端子は接地線119に接続されている。接地線119には接地電位が供給されている。さらに、pチャネルMOSトランジスタ112のソース端子が、pチャネルMOSトランジスタ111のドレイン端子に接続され、pチャネルMOSトランジスタ111のソース端子には電源線118が接続されている。電源線118には、所定の駆動電位と同じ値のテスト電位が供給されている。なお、電源線118には、所定の駆動電位よりも高いテスト電位が供給されてもよい。次に、内部回路13aのテスト時の半導体装置10の動作について説明する。半導体装置10にテストが行われる状況では、切替信号線219にはLレベルの切替信号が供給されている。このため、インバータ110dおよび120dの出力端子から、Hレベルの信号が出力されている。モード駆動回路120aでは、pチャネルMOSトランジスタ121のゲート端子がHレベルとなり、pチャネルMOSトランジスタ121は非導通状態となる。また、nチャネルMOSトランジスタ124のゲート端子がLレベルとなり、nチャネルMOSトランジスタ124は非導通状態となる。このため、モード駆動回路120aは、内部回路13aへの駆動信号の供給を行わない。一方、電圧供給回路110aでは、pチャネルMOSトランジスタ111のゲート端子がLレベルとなり、pチャネルMOSトランジスタ111は導通状態となる。また、nチャネルMOSトランジスタ114のゲート端子がHレベルとなり、nチャネルMOSトランジスタ114は導通状態となる。このため、電圧供給回路110aは、共有信号線20aを介して、論理素子Aのそれぞれにテスト信号を供給する。次に、内部回路13aのテスト後の半導体装置10の動作について説明する。半導体装置10のテストが終了すると、切替信号線219にはHレベルの切替信号が供給される。このため、インバータ110dおよび120dの出力端子から、Lレベルの信号が出力される。モード駆動回路120aでは、pチャネルMOSトランジスタ121のゲート端子がLレベルとなり、pチャネルMOSトランジスタ121は導通状態となる。また、nチャネルMOSトランジスタ124のゲート端子がHレベルとなり、nチャネルMOSトランジスタ124は導通状態となる。このため、モード駆動回路120aは、共有信号線20aを介して駆動信号を内部回路13aに供給する。一方、電圧供給回路110aでは、pチャネルMOSトランジスタ111のゲート端子がHレベルとなり、pチャネルMOSトランジスタ111は非導通状態となる。また、nチャネルMOSトランジスタ114のゲート端子がLレベルとなり、nチャネルMOSトランジスタ114は非導通状態となる。このため、電圧供給回路110aは、内部回路13aへのテスト信号の供給を行わない。本実施形態によれば、半導体チップ101の内部回路13をテストするテスト回路11が設けられた半導体装置10では、テストが行われている間は、内部回路13を駆動せず、テストが行われた後に内部回路を駆動する駆動回路12とテスト回路11とで、内部回路13に接続された共有信号線20が共用される。よって、半導体装置では、半導体チップ101の内部回路13に接続された共有信号線20が、テスト回路11および駆動回路12の両者で共有化されるため、並走する信号線の本数を削減することができ、半導体チップ内の信号線の配線面積を縮小することが可能となる。すなわち、半導体装置10では半導体チップ101の面積を縮小することが可能となる。また、内部回路13a~13cを制御する制御元をテスト回路11または駆動回路12に切り替えるための切替信号を受け付ける切替回路100をさらに含み、テスト回路11は、テストを行うためのテスト信号を切替回路100に供給し、駆動回路12は、内部回路13a~13cを駆動するための駆動信号を切替回路100に供給し、切替回路13は、切替信号がLレベルである場合には、信号線20a~20cを介してテスト信号を内部回路13a~13cに供給し、切替信号がHレベルである場合には、信号線20a~20cを介して駆動信号を所定回路13a~13cに供給する。例えば、切替回路100は、共有信号線20a~20cを介して、駆動信号の電位よりも高い電位を供給するためのテスト信号を内部回路13a~13cに供給する。このため、半導体装置10では、テスト回路11から供給されるテスト信号と、駆動回路12から供給される駆動信号とを同時に共有信号線20a~20cに供給することを防止することができる。このため、テスト回路11および駆動回路12のそれぞれは、共有信号線20a~20cを介して、内部回路13a~13cを正しく制御することができる。また、本実施形態では、テスト回路11が、半導体チップ101の周囲に設けられたダイシング領域102に設けられてもよい。この場合、半導体チップ101にテスト回路11を設ける必要がないため、半導体チップ101内の面積をさらに縮小することができる。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。