"誘電体内を貫通して設けられた貫通内部電極と、前記貫通内部電極の両端に接続されて前記誘電体の表面に露出して設けられた一対の入出力端子と、前記誘電体内において前記貫通内部電極との間で容量を形成するグランド内部電極と、前記グランド内部電極に接続されて前記誘電体の表面に露出して設けられたグランド端子と、前記誘電体内において前記貫通内部電極に接続されて前記入出力端子間の前記誘電体表面に露出して設けられた導出導体とを備えて構成される3端子コンデンサ。請求項1に記載の3端子コンデンサの実装構造であって、分断された各電源ライン用配線パターンに一対の前記入出力端子がそれぞれ接続されて、分断された前記電源ライン用配線パターンの間に前記3端子コンデンサが表面実装され、前記電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各前記電源ライン用配線パターンが第1のビアホールを介してそれぞれ接続され、前記導出導体が前記電源層に第2のビアホールを介して接続されていることを特徴とする3端子コンデンサの実装構造。上記従来の3端子コンデンサ1は、図3に示すように、回路基板の内層に電源プレーン層10を設け、各電源ライン用配線パターン6a、6bをビアホール11a、11bを介して電源プレーン層10に接続することで、入出力端子5a,5b間が電源プレーン層10で短絡されて、いわゆる非貫通で使用される。このように使用されることにより、3端子コンデンサ1は、残留インダクタンスESLの低いバイパスコンデンサとして機能する。なお、同図において、図2と同一部分には同一符号を付してその説明は省略する。しかしながら、上記従来の3端子コンデンサ1を上記のように非貫通で使用しても、極めて高い周波数で信号伝送が行われる最近の高周波用電子回路においては、ESLの低減が十分でなく、さらなる低ESL化が求められている。本発明はこのような課題を解決するためになされたもので、誘電体内を貫通して設けられた貫通内部電極と、貫通内部電極の両端に接続されて誘電体の表面に露出して設けられた一対の入出力端子と、誘電体内において貫通内部電極との間で容量を形成するグランド内部電極と、グランド内部電極に接続されて誘電体の表面に露出して設けられたグランド端子と、誘電体内において貫通内部電極に接続されて入出力端子間の誘電体表面に露出して設けられた導出導体とを備えて、3端子コンデンサを構成した。本構成によれば、誘電体内を貫通して設けられた貫通内部電極は、誘電体内から導出導体を経由して、入出力端子間の誘電体表面に導通する。このため、入出力端子間の誘電体表面に露出している導出導体を、電源ライン用配線パターンが設けられた層と重なるように構成された電源層に接続すると共に、分断された各電源ライン用配線パターンにそれぞれ接続された入出力端子間をこの電源層で短絡して、3端子コンデンサを非貫通で使用する。このように使用することにより、ICから流れる貫通電流のリターン経路リターン電流経路は、IC電源端子側の電源ライン用配線パターンから3端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路、および、IC電源端子側の電源ライン用配線パターンから電源層に直接流れ、もう一方の電源ライン用配線パターンから3端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路に加え、電源層から導出導体を通って容量を介しグランド層に至る経路が新たに形成される。その結果、電源ライン用配線パターンとグランド層との間に形成される残留インダクタンスは、上記の各経路に形成される残留インダクタンスが並列に接続された構成となる。このため、電源層とグランド層との間に形成される残留インダクタンスは、分断された各電源ライン用配線パターン間を電源層で短絡して、3端子コンデンサを非貫通で使用する場合、従来の場合に比べて、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減され、さらなる残留インダクタンスの低減化が可能になる。また、本発明は、上記の3端子コンデンサの実装構造であって、分断された各電源ライン用配線パターンに一対の入出力端子がそれぞれ接続されて、分断された電源ライン用配線パターンの間に3端子コンデンサが表面実装され、電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各電源ライン用配線パターンが第1のビアホールを介してそれぞれ接続され、貫通内部電極に導通する導出導体が電源層に第2のビアホールを介して接続されていることを特徴とする。本構成によれば、分断された電源ライン用配線パターンの間に表面実装された3端子コンデンサは、貫通内部電極に導通する導出導体が第2のビアホールを介して電源層に接続される。そして、分断された各電源ライン用配線パターンが第1のビアホールを介して電源層にそれぞれ接続されることで、入出力端子間が電源層で短絡されて、3端子コンデンサが非貫通で使用される。従って、本構成の実装構造における、電源層とグランド層との間に形成される残留インダクタンスは、上記の各リターン経路に形成される残留インダクタンスが並列に接続された構成となり、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減される。このため、上記の3端子コンデンサを用いてさらなる残留インダクタンスの低減化を行える3端子コンデンサの実装構造が提供される。本発明によれば、極めて高い周波数で信号伝送が行われる高周波用電子回路において、3端子コンデンサを非貫通で使用して、さらなる低ESL化を図ることが出来る3端子コンデンサおよびその実装構造が提供される。次に、本発明の一実施の形態による3端子コンデンサおよびその実装構造について説明する。図4は、本実施形態による積層セラミックチップ3端子コンデンサ21を示し、同図aはその外観斜視図、同図bはその内部構成を示す分解斜視図である。3端子コンデンサ21は、直方体状をした誘電体22内を直線状に貫通して設けられた貫通内部電極23を備えている。この貫通内部電極23は、長さ方向の両端が一対の入出力端子24a、24bに接続されており、入出力端子24a、24bは、誘電体22の長さ方向で対向する両端面の表面に露出して設けられている。また、誘電体22内には、貫通内部電極23との間で容量を形成する略十字状のグランド内部電極25が設けられている。このグランド内部電極25は、幅方向の両端が一対のグランド端子24c、24dに接続されており、グランド端子24c、24dは、誘電体22の幅方向で対向する両側面の表面に露出して設けられている。誘電体22内には、貫通内部電極23およびグランド内部電極25と同様な不図示の貫通内部電極およびグランド内部電極が交互に複数積層されて、複数の容量が形成されている。これら不図示の貫通内部電極およびグランド内部電極も、貫通内部電極23およびグランド内部電極25と同様に、それぞれ、入出力端子24a、24bおよびグランド端子24c、24dに接続されている。なお、以下の説明では、貫通内部電極23は不図示の貫通内部電極、グランド内部電極25は不図示のグランド内部電極を含むものとする。3端子コンデンサ21には、誘電体22の厚さ方向に貫通する貫通ビア26が設けられている。この貫通ビア26は、グランド内部電極25の中央に形成されたホールを通ってグランド内部電極25に電気接触せず、貫通内部電極23に電気接触して、設けられている。また、貫通ビア26の上下の円形状両端面は、入出力端子24a、24b間の誘電体22の表面に露出している。貫通ビア26は、誘電体22内において貫通内部電極23に接続されて、入出力端子24a、24b間の誘電体22の表面に露出して設けられた導出導体を構成する。図5は、上記の3端子コンデンサ21の回路基板への実装構造を示す斜視図である。電源ライン用配線パターン31a、31bは、高周波用電子回路が構成される多層回路基板の表面に形成されている。この電源ライン用配線パターン31a、31bは、それぞれ不図示の駆動用直流電源、作動周波数の極めて高い不図示のデジタルIC高集積化回路などの電源端子に接続される。3端子コンデンサ21は、分断された電源ライン用配線パターン31a、31bの間に表面実装され、分断された各電源ライン用配線パターン31a、31bに入出力端子24a、24bがそれぞれ半田接続される。多層回路基板には、電源ライン用配線パターン31a、31bが設けられた層と重なるように、電源プレーン層32およびグランドプレーン層33が設けられている。電源プレーン層32およびグランドプレーン層33は、銅箔等が一面に形成されて構成され、電源プレーン層32は駆動用直流電源の正極側、グランドプレーン層33は駆動用直流電源の負極側に接続されている。分断された各電源ライン用配線パターン31a、31bは、電源層を構成する電源プレーン層32に第1のビアホール34a、34bを介してそれぞれ接続されている。また、多層回路基板の表面には、デジタルICなどのグランド端子に接続されるアースライン用配線パターン35a、35bが形成されている。3端子コンデンサ21は、多層回路基板に表面実装されることで、分断された各アースライン用配線パターン35a、35bにグランド端子24c、24dがそれぞれ半田接続される。さらに、3端子コンデンサ21は、多層回路基板に表面実装されることで、貫通ビア26が第2のビアホール36に半田接続される。アースライン用配線パターン35a、35bは、第3のビアホール37a、37bを介してグランドプレーン層33にそれぞれ接続されており、貫通ビア26は第2のビアホール36を介して電源プレーン層32に接続される。このような本実施形態による図4に示す3端子コンデンサ21によれば、誘電体22内を貫通して設けられた貫通内部電極23は、誘電体22内から貫通ビア26を経由して、入出力端子24a、24b間の誘電体22の表面に導通する。このため、入出力端子24a、24b間の誘電体22の表面に露出している貫通ビア26を電源プレーン層32に接続すると共に、入出力端子24a、24b間をこの電源プレーン層32で短絡して、3端子コンデンサ21を非貫通で使用する。このように使用することにより、ICから流れる貫通電流のリターン経路は、IC電源端子側の電源ライン用配線パターン31bから3端子コンデンサ21内の貫通内部電極23を通り、容量を介してグランドプレーン層33に至る第1の経路、および、IC電源端子側の電源ライン用配線パターン31bから電源プレーン層32に直接流れ、もう一方の電源ライン用配線パターン31aから3端子コンデンサ21内の貫通内部電極23を通り、容量を介してグランドプレーン層33に至る第2の経路に加え、電源プレーン層32から第2のビアホール36を通り、貫通ビア26を通って容量を介しグランドプレーン層33に至る第3の経路が新たに形成される。その結果、電源ライン用配線パターン31a、31bとグランドプレーン層33との間に形成されるESLは、上記の各リターン経路に形成されるESLが並列に接続された構成となる。このため、電源ライン用配線パターン31a、31bとグランドプレーン層33との間に形成されるESLは、図3に示すように、分断された各電源ライン用配線パターン6a、6b間を電源プレーン層10で短絡して、3端子コンデンサ1を非貫通で使用する従来の場合に比べて、新たな第3のリターン経路に形成されるESLが並列に加わる分だけ低減され、さらなるESLの低減化が可能になる。また、本実施形態による図5に示す3端子コンデンサ21の実装構造によれば、分断された電源ライン用配線パターン31a、31bの間に表面実装された3端子コンデンサ21は、貫通内部電極23に導通する貫通ビア26が第2のビアホール36を介して電源プレーン層32に接続される。そして、分断された各電源ライン用配線パターン31a、31bが第1のビアホール34a、34bを介して電源プレーン層32にそれぞれ接続されることで、入出力端子24a、24b間が電源プレーン層32で短絡されて、3端子コンデンサ21が非貫通で使用される。従って、本実施形態の実装構造における、電源ライン用配線パターン31a、31bとグランドプレーン層33との間に形成されるESLは、上記の第1、第2および第3の各リターン経路に形成されるESLが並列に接続された構成となり、新たな第3のリターン経路に形成されるESLが並列に加わる分だけ低減される。上記の第1のリターン経路は、詳細には、IC電源端子側の電源ライン用配線パターン31bから3端子コンデンサ21内の貫通内部電極23を通り、容量を介してグランドプレーン層33に至る経路であり、第2のリターン経路は、IC電源端子側の電源ライン用配線パターン31bから電源プレーン層32に直接流れ、もう一方の電源ライン用配線パターン31aから3端子コンデンサ21内の貫通内部電極23を通り、容量を介してグランドプレーン層33に至る経路である。また、新たに加わった第3のリターン経路は、電源プレーン層32から第2のビアホール36を通り、貫通ビア26を通って容量を介しグランドプレーン層33に至る経路である。このため、図4に示す3端子コンデンサ21を用いて、さらなるESLの低減化を行える図5に示すような3端子コンデンサ21の実装構造が提供される。出願人は、上述した3端子コンデンサ21およびその実装構造により奏される効果を確認するため、シミュレーションを行った。このシミュレーションでは、3端子コンデンサ21の長さL、幅W、および厚さTの寸法を、それぞれL=1.6mm、W=0.8mm、T=0.6mmとした。また、貫通ビア26のビア直径を0.3mmとし、3端子コンデンサ21の容量は1μFとした。図6に示すグラフは、このシミュレーションにおいて、上記の3端子コンデンサ21の実装構造のグランドに対するインピーダンスを計算した結果を表す。同グラフの横軸は周波数Hz、縦軸はインピーダンスΩを示す。また、一点鎖線で示す特性線41は、上記の3端子コンデンサ21と同寸法で同容量の、図1に示す従来品の3端子コンデンサ1を図2に示す貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、点線で示す特性線42は、上記の3端子コンデンサ21と同寸法で同容量の、図1に示す従来品の3端子コンデンサ1を図3に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、実線で示す特性線43は、上記寸法および容量の図4に示す本発明品の3端子コンデンサ21を図5に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。同グラフに示されるように、特性線41で表される貫通仕様と特性線42、43で表される非貫通仕様とでは、非貫通仕様の方がインピーダンスが低くなっていることが、確認された。また、非貫通仕様でも、特性線42で表される従来品と特性線43で表される本発明品とでは、本発明品の方がインダクタンスが減ってインピーダンスが低くなり、さらなる低ESL化が図られていることが、確認された。なお、上述した本実施形態による3端子コンデンサ21では、1本の貫通ビア26が貫通内部電極23に電気接触して誘電体22の厚さ方向を貫通する場合について説明したが、複数本の貫通ビア26が貫通内部電極23に電気接触して誘電体22の厚さ方向を貫通するように構成してもよい。このように構成することで、インダクタンスがさらに減ってインピーダンスがさらに低くなり、低ESL化をより一層図ることが可能になる。また、1本の貫通ビア26でも、貫通ビア26の直径を大きくすることにより、低ESL化をより一層図ることが可能になる。"