順に積層された電極を含み、基板上に配置される電極構造体と、前記電極構造体を貫通する半導体パターンと、第1パターン及び第2パターンを具備して前記半導体パターンと前記電極構造体との間に介在するメモリー要素と、を含み、前記第1パターンは垂直に延長されて複数の前記電極を横切り、前記第2パターンは水平に延長されて複数の前記半導体パターンを横切ることを特徴とする3次元半導体装置前記第2パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成されることを特徴とする請求項1に記載の3次元半導体装置。垂直方向において前記電極の間に介在する層間絶縁膜をさらに含み、前記第1パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、前記第2パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平方向に延長されて前記層間絶縁膜と前記電極の水平面との間に介在することを特徴とする請求項1に記載の3次元半導体装置。前記半導体パターンと前記層間絶縁膜との間に配置されるキャッピング膜をさらに含み、前記キャッピング膜は前記層間絶縁膜と異なる物質で形成されることを特徴とする請求項3に記載の3次元半導体装置。前記キャッピング膜は垂直方向に延長されて前記電極と前記半導体パターンとの間に配置され、前記キャッピング膜の厚さは、前記層間絶縁膜と前記半導体パターンとの間でよりも、前記電極と前記半導体パターンとの間でさらに薄いことを特徴とする請求項4に記載の3次元半導体装置。前記第2パターンは前記第1パターンの側壁に直接接触し、前記キャッピング膜は前記第2パターンによって垂直方向において分離された部分を含むことを特徴とする請求項4に記載の3次元半導体装置。前記第1パターン及び前記第2パターンは、化学的組成又は電気的特性のうちの少なくとも1つが実質的に互いに同一であることを特徴とする請求項1に記載の3次元半導体装置。前記第2パターンの最高の含量を有する2種類の原子の種類は、前記第1パターンの最高の含量を有する2種類の原子の種類と同一であることを特徴とする請求項1に記載の3次元半導体装置。前記メモリー要素は電荷格納膜と、少なくとも1つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも1つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことを特徴とする請求項1に記載の3次元半導体装置。前記第1パターンは前記トンネル絶縁膜を含み、前記第2パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含むことを特徴とする請求項9に記載の3次元半導体装置。前記第1パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、前記第2パターンは前記ブロッキング絶縁膜を含むことを特徴とする請求項9に記載の3次元半導体装置。前記第1パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことを特徴とする請求項11に記載の3次元半導体装置。前記第2パターン及び前記第1パターンの全部は前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの1つを構成することを特徴とする請求項9に記載の3次元半導体装置。前記第2パターン及び前記第1パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記第2パターンの最高の含量を有する2種類の原子の種類は、これに接触する前記第1パターンの最高の含量を有する2種類の原子の種類と同一であることを特徴とする請求項13に記載の3次元半導体装置。前記トンネル絶縁膜を構成する絶縁膜のうちの少なくとも1つ及び前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも1つは前記電荷格納膜より大きいバンドギャップを有する物質であり、前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも1つは前記トンネル絶縁膜より大きい誘電常数を有する物質であることを特徴とする請求項9に記載の3次元半導体装置。前記トンネル絶縁膜は少なくとも1つのシリコン酸化膜を含み、前記電荷格納膜は、トラップサイトの密度がシリコン酸化膜より高い絶縁膜、及び導電性ナノ粒子を内包する絶縁膜のうちの1つを含み、前記ブロッキング絶縁膜はアルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜、チタン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及びシリコン酸化膜のうちの少なくとも1つを含むことを特徴とする請求項9に記載の3次元半導体装置。前記電極はドーピングされたシリコン、金属物質、金属窒化物、及び金属シリサイドのうちの少なくとも1つを含むことを特徴とする請求項1に記載の3次元半導体装置。前記電極はドーピングされたシリコンより低い比抵抗を有する導電性物質で形成されることを特徴とする請求項1に記載の3次元半導体装置。前記半導体パターンは、前記第1パターン内に挿入されるスペーサ部と、前記半導体スペーサ内に挿入される胴体部と、を含み、前記胴体部の底面は前記スペーサ部の底面より低いことを特徴とする請求項1に記載の3次元半導体装置。前記胴体部は前記基板に直接接触し、前記スペーサ部は前記基板から離隔されることを特徴とする請求項19に記載の3次元半導体装置。前記胴体部は、前記半導体スペーサの内壁を覆うコア領域と、前記コア領域から延長され、前記基板の上部に挿入される接続領域と、を含むことを特徴とする請求項19に記載の3次元半導体装置。前記胴体部の接続領域は水平方向に延長されて前記スペーサ部より広い幅を有することを特徴とする請求項21に記載の3次元半導体装置。前記胴体部の接続領域は前記メモリー要素の下方を通って前記基板の内側壁と直接接触することで、前記第1パターンの底面を覆うことを特徴とする請求項21に記載の3次元半導体装置。前記基板は前記胴体部より少ない結晶欠陥を有する半導体物質で形成されることを特徴とする請求項19に記載の3次元半導体装置。前記スペーサ部は前記第1パターンの底面に比較して下方へ突き出されることを特徴とする請求項19に記載の3次元半導体装置。前記電極構造体と前記基板との間に介在する選択構造体をさらに含み、前記選択構造体は選択ライン及び前記選択ラインを貫通して前記半導体パターンと前記基板とを接続する選択活性パターンを含み、前記第1パターンの底面は前記選択ラインのうちの最上部面より上側に形成されることを特徴とする請求項1に記載の3次元半導体装置。前記第1パターンは電荷格納膜、前記電荷格納膜と前記半導体パターンとの間のトンネル絶縁膜、そして前記電荷格納膜と前記電極との間のキャッピング膜を含み、前記電荷格納膜は前記キャッピング膜及び前記トンネル絶縁膜に比較して下方へ突き出され、前記キャッピング膜の底面は前記トンネル絶縁膜の底面に比較して前記基板の上部面にさらに隣接して形成されることを特徴とする請求項1に記載の3次元半導体装置。前記基板は、前記半導体パターンと接触するコンタクト領域と、前記コンタクト領域から離隔されたソース領域と、を含み、前記コンタクト領域は前記半導体パターンと同一の導電型を有し、前記ソース領域は前記コンタクト領域と異なる導電型を有することを特徴とする請求項1に記載の3次元半導体装置。前記電極構造体を貫通して前記ソース領域に接続するソース導電パターンをさらに含むことを特徴とする請求項28に記載の3次元半導体装置。本発明の課題は3次元的に配列される導電パターンの厚さを増加できる3次元半導体装置を提供することにある。本発明の課題は3次元的に配列される導電パターンの抵抗を減少できる3次元半導体装置を提供することにある。本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる3次元半導体装置を提供することにある。本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる3次元半導体装置の製造方法を提供することにある。本発明の一実施形態に係る3次元半導体装置は水平パターン第2パターン及び垂直パターン第1パターンを含むメモリー要素を具備する。より具体的には、この装置は順に積層された電極を含み、基板上に配置される電極構造体と、前記電極構造体を貫通する半導体パターンと、前記水平パターン及び垂直パターンを具備し、前記半導体パターンと前記電極構造体との間に介在するメモリー要素とを含む。前記水平パターンは前記基板の上部面に平行な方向に沿って複数の前記半導体パターンを横切り、前記垂直パターンは前記基板の上部面に垂直な方向に沿って複数の前記電極を横切る。一実施形態によれば、前記水平パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成される。一実施形態によれば、垂直的位置で前記電極の間に介在する層間絶縁膜をさらに含み、前記垂直パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、前記水平パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平的に延長されて前記層間絶縁膜と前記電極の水平面との間に介在する。前記半導体パターンと前記層間絶縁膜との間で前記層間絶縁膜の側壁に接するキャッピング膜をさらに含むことができる。一実施形態によれば、前記水平パターン及び前記垂直パターンは、化学的組成又は電気的特性のうちの少なくとも1つが実質的に互いに同一である。また、前記水平パターンの最高の含量を有する2種類の原子は前記垂直パターンの最高の含量を有する2種類の原子と同一である。前記メモリー要素は電荷格納膜と、少なくとも1つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも1つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことができる。一実施形態によれば、前記垂直パターンは前記トンネル絶縁膜を含み、前記水平パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含む。他の実施形態によれば、前記垂直パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、前記水平パターンは前記ブロッキング絶縁膜を含む。前記垂直パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことができる。また他の実施形態によれば、前記水平パターンと前記垂直パターンは前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの1つを構成することができる。この場合、前記水平パターン及び前記垂直パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記水平パターンの最高の含量を有する2種類の原子はこれに接触する前記垂直パターンの最高の含量を有する2種類の原子と同一である。本発明の一実施形態に係る3次元半導体装置の製造方法は水平パターン及び垂直パターンを含むメモリー要素を形成する段階を含む。具体的に、この方法は基板上に順にそして交互に積層された鋳型膜及び犠牲膜を含む鋳型構造体を形成し、前記鋳型構造体を貫通する開口部を形成し、前記開口部の内壁を順に覆う垂直パターン及び半導体パターンを形成し、前記犠牲膜を除去して前記鋳型膜の間にリセス領域を形成した後、前記リセス領域の内壁を順に覆う水平パターン及び電極を形成する段階を含む。一実施形態によれば、前記垂直パターンを形成する段階はトンネル絶縁膜を形成する段階を含み、前記水平パターンを形成する段階は電荷格納膜及びブロッキング絶縁膜を順に形成する段階を含むことができる。他の実施形態によれば、前記垂直パターンを形成する段階は電荷格納膜及びトンネル絶縁膜を順に形成する段階を含み、前記水平パターンを形成する段階はブロッキング絶縁膜を形成する段階を含むことができる。前記他の実施形態によれば、前記トンネル絶縁膜は前記電荷格納膜を形成した後に形成され、前記ブロッキング絶縁膜は前記電荷格納膜を形成した後に形成される。前記一実施形態及び他の実施形態において、前記トンネル絶縁膜及び前記ブロッキング絶縁膜は前記電荷格納膜より大きいバンドギャップを有する物質で形成され、前記ブロッキング絶縁膜は前記トンネル絶縁膜より大きい誘電常数を有する物質で形成される。一実施形態によれば、前記水平パターン及び前記垂直パターンは実質的に同一の化学的組成を有する物質で形成されることで、前記水平パターンの最高の含量を有する2種類の原子の種類は前記垂直パターンの最高の含量を有する2種類の原子の種類と同一である。本発明の一実施形態によれば、垂直パターン及び水平パターンが導電パターンと半導体パターンとの間に配置されて情報格納のための膜として用いられる。この時、前記垂直パターンは、前記半導体パターンの形成前に、垂直なギャップ領域である開口部内に形成され、前記水平パターン及び前記導電パターンは、前記半導体パターンの形成後に、水平なギャップ領域であるリセス領域内に形成される。これによって、本発明の一実施形態による3次元半導体装置は図47を参照して説明する格納所優先方式によるパンチアンドプラグ技術での技術的制約に拘束されない。即ち、本発明の一実施形態に係る導電パターンは金属性物質で形成できる。これに加えて、情報格納のための膜の一部である前記垂直パターンが前記リセス領域内に形成されるので、本発明の一実施形態に係る導電パターンの厚さは図48を参照して説明するプラグ優先方式でのそれより増加できる。従って、3次元的に配列される導電パターンの抵抗を減少できる。本発明の一実施形態によれば、導電パターンと半導体パターンの側壁との間から水平方向及び垂直方向に延長された部分を有する交差構造体を提供する。このような交差構造体は格納所優先方式及びプラグ優先方式各々単独の場合における技術的制約を緩和できる。本発明の一実施形態によれば、図1~図21を参照して説明するように、メモリーゲート絶縁膜が垂直パターン及び水平パターンを有するように形成されても、選択トランジスタの活性領域として用いられる半導体パターン即ち、選択活性パターンは、絶縁性物質の介在なく、半導体基板と接触する。これによって、図68を参照して説明する動作電流の減少の問題及びセルストリングの抵抗の増加の問題を予防できる。本発明の一実施形態によれば、垂直パターンの下にはアンダーカット領域が形成され、前記アンダーカット領域には基板と半導体スペーサとを接続する半導体物質が形成される。これによって、図68を参照して説明する動作電流の減少の問題及びストリングの抵抗の増加の問題は予防できる。さらに、本発明の一実施形態によれば、前記アンダーカット領域はプラズマを用いない乾式エッチング又は湿式エッチング技術を用いて形成できる。これによって、前記半導体スペーサに対するプラズマ誘発エッチング損傷を予防できる。以上の本発明の目的、他の目的、特徴及び利点は添付の図と関わる以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態への具体化も可能である。ここに紹介される実施形態は開示された内容が徹底的且つ完全であるように、そして当業者に本発明の思想を十分に伝達するために提供される。本明細書において、ある膜が他の膜又は基板上にあると言及される場合に、それは他の膜又は基板上に直接形成されるか、又はそれらの間に第3の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されている。また、本明細書の多様な実施形態において、第1、第2、第3などの用語が多様な領域、膜などを記述するために使われるが、これら領域、膜がこのような用語によって限定されてはならない。これら用語は、ただある所定領域又は膜を他の領域又は膜と区別するために使われるだけである。従って、一実施形態で第1膜として言及された膜が他の実施形態では第2膜として言及されることもある。ここに説明及び例示する各実施形態はそれの相補的な実施形態も含む。本発明の実施形態に係る3次元半導体装置はセルアレイ領域、周辺回路領域、センスアンプ領域、デコーディング回路領域及び接続領域を含む。前記セルアレイ領域には、複数のメモリーセル及び前記メモリーセルへの電気的接続のためのビットライン及びワードラインが配置されている。前記周辺回路領域には前記メモリーセルの駆動のための回路が配置され、前記センスアンプ領域には前記メモリーセルに格納された情報を判読するための回路が配置されている。前記接続領域は前記セルアレイ領域と前記デコーディング回路領域との間に配置され、ここには前記ワードラインと前記デコーディング回路領域とを電気的に接続する配線構造体が配置される。下記では、3次元半導体装置のセルアレイ領域の一部分と関わる技術的特徴を主に説明する。一方、特許文献1、2、3、4及び5は前記セルアレイ領域だけではなく周辺回路領域又は接続領域のような他の領域に関わる技術的特徴を開示している。これに加えて、特許文献3はメモリー構造体を形成する段階を繰り返すことで、メモリー構造体を多層で形成する構成を開示している。本発明の技術的思想は後述のメモリー構造体を繰り返して形成することによって、多層のメモリー構造体を形成する実施形態に拡張して実現できる。[方法-第1実施形態]図1~図11は、本発明の第1実施形態に係る3次元半導体装置の製造方法を説明するための斜視図である。図1を参照すれば、基板10上に鋳型構造体moldstructure100を形成する。前記基板10は例えば半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体のうちの1つである。例えば、前記基板10はシリコンウェーハである。変形された実施形態によれば、前記基板10と前記鋳型構造体100との間には少なくとも1つのトランジスタを含む下部構造体図示せずが配置される。しかし、以下の説明では、本発明の技術的思想について分かりやすいように、前記鋳型構造体100が前記基板10上に直接形成される実施形態を例示的に説明する。しかし、本発明の技術的思想はこれに限定されない。前記鋳型構造体100は複数の絶縁膜121~129からなる絶縁膜群120及び複数の犠牲膜131~138からなる犠牲膜群130を含む。前記絶縁膜群120及び前記犠牲膜群130は、図示したように、交互にそして繰り返して積層することができる。前記犠牲膜130は前記絶縁膜120に対してエッチング選択性を有してエッチングされる物質で形成される。即ち、所定のエッチングレシピを用いて前記犠牲膜130をエッチングする工程で、前記犠牲膜130は前記絶縁膜120のエッチングを最小化しながらエッチングできる物質で形成される。周知のように、このようなエッチング選択性etchselectivityは前記絶縁膜120のエッチング速度に対する前記犠牲膜130のエッチング速度の比率の形で定量的に表現できる。一実施形態によれば、前記犠牲膜130は前記絶縁膜120に対して1:10~1:200より限定的には、1:30~1:100のエッチング選択比を提供できる物質のうちの1つである。例えば、前記絶縁膜120はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つであり、前記犠牲膜130はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜のうちから選択される前記絶縁膜120と異なる物質である。以下では、本発明の技術的思想について分かりやすいように、前記絶縁膜120はシリコン酸化膜であり、前記犠牲膜130はシリコン窒化膜である実施形態を例示的に説明する。一方、一実施形態によれば、図示したように、前記犠牲膜130は実質的に同じ厚さで形成される。これと異なり、前記絶縁膜120の厚さは互いに異なり得る。例えば、前記絶縁膜120のうちの最下部層121は前記犠牲膜130より薄い厚さで形成され、下から3番目の層123及び上から3番目の層127は前記犠牲膜130より厚い厚さで形成され、前記絶縁膜120のうちの残りは前記犠牲膜130より薄いか、又は厚く形成される。しかし、前記絶縁膜120の厚さは多様に変形可能であり、前記鋳型構造体100を構成する膜の層数も多様に変形できる。以下、説明の便宜上、絶縁膜群120の個々の絶縁膜121~129は全て絶縁膜120として表わし、犠牲膜群130の個々の犠牲膜131~138は全て犠牲膜130として表わす。図2及び図3を参照すれば、前記鋳型構造体100を貫通する開口部105を形成した後、前記開口部105の内壁をコンフォーマルに均一に覆う垂直膜150を形成する。前記垂直膜150は、図示したように、前記開口部105の上端から水平に延長されて前記鋳型構造体100の上部面を覆うこともできる。この実施形態によれば、前記開口部105はホール形状で形成される。即ち、前記開口部105の各々は深さが幅より少なくとも5倍大きい形状で形成される。これに加えて、この実施形態によれば、前記開口部105は前記基板10の上部面即ち、xy平面上に2次元的に形成される。即ち、前記開口部105の各々はx及びy方向に沿って互いに他の開口部から離隔して形成された、孤立した領域である。前記開口部105を形成する段階は、前記鋳型構造体100上に前記開口部105の位置を定義する所定のマスクパターンを形成する段階、及びこれをエッチングマスクとして用いて前記鋳型構造体100を異方性エッチングする段階を含む。一方、前記鋳型構造体100は少なくとも2種類の互いに異なる膜を含むので、前記開口部105の側壁は前記基板10の上部面に完全に垂直にならないことがある。例えば、前記基板10の上部面に近いほど、前記開口部105の幅は減少する。前記開口部105幅の不均一は3次元的に配列されるトランジスタの動作特性の不均一を誘発し得る。このような不均一に対するより詳細な説明及びその改善方法が特許文献6に開示されており、その開示内容はこの出願の一部として組み込まれている。一方、前記鋳型構造体100が前記基板10上に直接形成される実施形態の場合、前記開口部105は図示したように、前記基板10の上部面を露出するように形成される。これに加えて、前記異方性エッチング段階での過度エッチングover-etchの結果として、図示したように前記開口部105下の基板10は所定の深さでリセスされる。前記垂直膜150は1つの薄膜又は複数の薄膜で構成される。例えば、前記垂直膜150は電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられる薄膜のうちの少なくとも1つを含む。本発明の実施形態は前記垂直膜150を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は後述する図28~図35を参照して詳細に説明する。図4を参照すれば、前記開口部105の各々の内壁を順に覆う垂直パターン155及び半導体スペーサ165を形成する。この段階は前記垂直膜150が形成された結果物をコンフォーマルに覆う第1半導体膜を形成した後、前記第1半導体膜及び前記垂直膜150を異方性エッチングして前記開口部105の底で前記基板10の上部面を露出させる段階を含む。これによって、前記垂直パターン155及び半導体スペーサ165はオープンされた両端を有する円筒形状を有する。また、前記第1半導体膜を異方性エッチングする段階での過度エッチングover-etchの結果として、図示したように、前記半導体スペーサ165によって露出される前記基板10の上部面はリセスされる。一方、前記異方性エッチング段階の間、前記半導体スペーサ165の下に位置する前記垂直膜150の一部分はエッチングされないことがあり、この場合、前記垂直パターン155は前記半導体スペーサ165の底面と前記基板10の上部面との間に介在する底部を有することになる。変形された実施形態によれば、前記半導体スペーサ165をエッチングマスクとして用いて前記垂直パターン155の露出された表面をエッチングする段階をさらに実施することができる。この場合、図24に示したように、前記半導体スペーサ165の下にアンダーカット領域が形成され、前記垂直パターン155の長さは前記半導体スペーサ165の長さより短くなる。前記第1半導体膜及び前記垂直膜150に対する異方性エッチングの結果として、前記鋳型構造体100の上部面が露出する。これによって、前記垂直パターン155の各々及び前記半導体スペーサ165の各々は前記開口部105内に局所化される。即ち、前記垂直パターン155及び前記半導体スペーサ165がxy平面上に2次元的に配列される。前記第1半導体膜は例えば、原子層蒸着ALD又は化学的気相蒸着CVD技術のうちの1つを用いて形成される多結晶シリコン膜である。また、前記第1半導体膜は前記開口部105の幅の1/50~1/5の範囲から選択される厚さで形成される。本発明の変形された実施形態によれば、前記第1半導体膜はエピタキシャル技術のうちの1つを用いて形成される。特許文献7は本発明の技術的思想を実現するために用いられるエピタキシャル技術を開示しており、その開示内容はこの出願の一部として組み込まれている。本発明の他の変形された実施形態によれば、前記第1半導体膜は例えば有機半導体膜及び炭素ナノ構造体のうちの一つである。図5及び図6を参照すれば、前記垂直パターン155が形成された結果物上に第2半導体膜170及び埋め立て絶縁膜180を順に形成する。前記第2半導体膜170は例えば原子層蒸着ALD又は化学的気相蒸着CVD技術のうちの1つを用いて形成される多結晶シリコン膜である。一実施形態によれば、前記第2半導体膜170は前記開口部105を完全に埋め立てない厚さを有してコンフォーマルに形成する。即ち、図5に示したように、前記第2半導体膜170は前記開口部105内にホール105aを定義する。前記埋め立て絶縁膜180は前記ピンホール105aを満たすように形成され、SOGspinonglass技術を利用して形成される絶縁性物質及びシリコン酸化膜のうちの一つである。一実施形態によれば、前記埋め立て絶縁膜180を形成する前に、前記第2半導体膜170が形成された結果物を水素又は重水素を含むガス雰囲気で熱処理する水素アニーリング段階をさらに実施する。前記半導体スペーサ165及び前記第2半導体膜170内に存在する結晶欠陥はこのような水素アニーリング段階によって消滅キュア乃至削減できる。本発明の変形された実施形態によれば、前記第2半導体膜170は前記半導体スペーサ165が形成された前記開口部105を満たすように形成され、この場合、前記埋め立て絶縁膜180を形成する段階は省略可能である。図23及び図24はこのような変形された実施形態に係る最終結果物を例示的に示す。図7を参照すれば、前記鋳型構造体100を貫通しながら前記犠牲膜130及び前記絶縁膜120の側壁を露出させるトレンチ200を形成する。前記トレンチ200は図示したように、前記開口部105から離隔してこれらの間を横切る。前記トレンチ200を形成する段階は前記鋳型構造体100の上部又は前記埋め立て絶縁膜180の上部にエッチングマスクを形成した後、前記基板10の上部面が露出されるまで前記エッチングマスクの下の膜を異方性エッチングする段階を含む。これによって、図示したように、前記鋳型構造体100の上部で前記第2半導体膜170及び前記埋め立て絶縁膜180はパターニングされて前記トレンチ200の上部入口を定義する。前記異方性エッチング段階での過度エッチングover-etchの結果として、図示したように、前記トレンチ200下の基板10は所定の深さでリセスされる。一方、エッチング対象が実質的に同一であるので、前記開口部105の場合と同様に、前記基板10の上部面に近いほど前記トレンチ200の幅は減少する。このようなトレンチ200の幅の不均一は3次元的に配列されるトランジスタの動作特性の不均一性を誘発する。このような不均一に対するより詳細な説明及びその改善方法は特許文献6に開示されており、その開示内容はこの出願の一部として組み込まれている。一実施形態によれば、図示したように、一対のトレンチ200が前記開口部105の各々の両側に形成されている。即ち、同一のy座標を有し、x軸方向に沿って配列される前記開口部105と前記トレンチ200の数は実質的に同一である。しかし、本発明の技術的思想はこの実施形態に限定されない。例えば、特許文献1は前記開口部105に対する前記トレンチ200の相対的配置と関わった変形された実施形態を開示している。図8を参照すれば、前記露出した犠牲膜130を選択的に除去して前記絶縁膜120の間にリセス領域210を形成する。前記リセス領域210は前記トレンチ200から水平に延長されるギャップ領域であり、前記垂直パターン155の側壁を露出するように形成される。より具体的に、前記リセス領域210の外郭境界outerboundaryは、その上部及び下部に位置する前記絶縁膜120及びその両側に位置する前記トレンチ200によって画定される。また、前記リセス領域210の内部境界internalboundaryはそれを垂直に貫通する前記垂直パターン155の側壁によって画定定義される。前記リセス領域210を形成する段階は、前記絶縁膜120及び前記垂直パターン155に対してエッチング選択性を有するエッチングレシピを用いて前記犠牲膜130を水平的にエッチングする段階を含む。例えば、前記犠牲膜130がシリコン窒化膜であり、前記絶縁膜120がシリコン酸化膜の場合、前記水平的エッチング段階はリン酸を含むエッチング液を用いて実行できる。図9を参照すれば、前記リセス領域210を満たす水平構造体HSを形成する。前記水平構造体HSは前記リセス領域210の内壁を覆う水平パターン220及び前記リセス領域210の残り空間を満たす導電パターン230を含む。前記水平構造体HSを形成する段階は前記リセス領域210を順に満たす水平膜及び導電膜を順に形成した後、前記トレンチ200内で前記導電膜を除去して前記リセス領域210内に前記導電パターン230を残す段階を含む。前記水平膜又は前記水平パターン220は、前記垂直膜150の場合と同様に、1つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン220は電荷トラップ型不揮発性メモリートランジスタのブロッキング誘電膜を含む。上述のように、本発明の実施形態は前記垂直膜150及び前記水平パターン220の各々を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は図28~図35を参照して再び詳細に説明する。前記導電膜は、前記水平膜によって覆われた前記リセス領域210を満たすように形成する。この時、前記トレンチ200は前記導電膜によって完全に、又は部分的に満たされる。前記導電膜はドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも1つを含む。例えば、前記導電膜はタンタル窒化膜又はタングステンを含む。一実施形態によれば、前記導電膜は前記トレンチ200の内壁をコンフォーマルに覆うように形成され、この場合、前記導電パターン230を形成する段階は前記トレンチ200内で前記導電膜を等方性エッチングを用いて除去する段階を含む。他の実施形態によれば、前記導電膜は前記トレンチ200を満たすように形成され、この場合、前記導電パターン230を形成する段階は前記トレンチ200内で前記導電膜を異方性エッチングする段階を含む。フラッシュメモリーのための本発明の一実施形態によれば、前記導電パターン230を形成した後、不純物領域240を形成する段階をさらに実施する。前記不純物領域240はイオン注入工程を通じて、前記トレンチ200を通じて露出された前記基板10内に形成する。一方、前記不純物領域240は前記基板10と異なる導電型を有する。これと異なり、前記第2半導体膜170と接する前記基板10の領域以下、コンタクト領域というは前記基板10と同じ導電型を有する。これによって、前記不純物領域240は前記基板10又は前記第2半導体膜170とPN接合を構成する。一実施形態によれば、前記不純物領域240の各々は互いに接続されて等電位状態にある。他の実施形態によれば、前記不純物領域240の各々は互いに異なる電位を有するように電気的に分離される。また他の実施形態によれば、前記不純物領域240は互いに異なる複数の不純物領域を含む独立的な複数のソースグループを構成し、ソースグループの各々は互いに異なる電位を有するように電気的に分離される。図10を参照すれば、前記トレンチ200を満たす電極分離パターン250を形成する。前記電極分離パターン250を形成する段階は前記不純物領域240が形成された結果物上に電極分離膜を形成した後、その結果物をエッチングして前記鋳型構造体100の上部面を露出させる段階を含む。前記電極分離膜はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のうちの少なくとも1つで形成され、前記エッチング段階は化学的-機械的研磨技術又はエッチバック技術のような平坦化技術を用いて実施できる。前記平坦化エッチングの結果として、前記埋め立て絶縁膜180及び前記第2半導体膜170は図示したように、前記開口部105の各々の内部に局所的に配置される埋め立てパターン185及び半導体胴体部175を形成する。本発明の一実施形態によれば、前記垂直パターン155、前記半導体スペーサ165、前記半導体胴体部175、及び前記埋め立てパターン185の一部又は全部は1つの垂直構造体VSを構成し、前記基板10上には、前記鋳型構造体100を貫通して2次元的に配列された複数の垂直構造体VSが形成される。上述の構成によれば、前記垂直構造体VSが配置される位置は前記開口部105によって定義される。図11を参照すれば、前記垂直構造体VSの各々の上部には上部プラグ260が形成され、前記上部プラグ260の上部にはこれらを接続する上部配線270が形成される。一実施形態によれば、前記半導体スペーサ165及び前記半導体胴体部175の上部領域は上部不純物領域図示せずを有する。前記上部不純物領域の底は前記水平構造体HSのうちの最上層の上部面より高い。また、前記上部不純物領域はその下に位置する前記半導体スペーサ165の一部分と異なる導電型がドーピングされる。これによって、前記上部不純物領域はその下部領域とダイオードを構成する。この実施形態によれば、前記上部プラグ260は例えばドーピングされたシリコン及び金属性物質のうちの一つである。他の実施形態によれば、前記上部プラグ260は例えば前記半導体スペーサ165及び前記半導体胴体部175と異なる導電型がドーピングされたシリコン膜である。この場合、前記上部プラグ260は前記半導体スペーサ165及び前記半導体胴体部175とPN接合を構成する。前記上部配線270の各々は前記上部プラグ260を通じて前記半導体スペーサ165及び前記半導体胴体部175に電気的に接続され、前記水平構造体HSを横切るように形成される。NANDフラッシュメモリーのための実施形態によれば、前記上部配線270は複数のセルストリングの一端に接続するビットラインとして用いる。[方法-第2実施形態]図12~図21は、本発明の第2実施形態に係る3次元半導体装置の製造方法を説明するための斜視図である。便宜上、上述の第1実施形態と実質的に同一の技術的特徴の説明は省略する。図1及び図12を参照すれば、前記鋳型構造体100を貫通する開口部106を形成する。この実施形態によれば、前記開口部106は、xy平面及びxz平面上に投影される断面の縦横比が少なくとも5以上の六面体形状の部分を含むことができる。即ち、前記開口部106のy及びz方向の長さはそれのx方向の長さより5倍以上大きい形状である。図13を参照すれば、前記開口部106の各々の内壁を順に覆う予備垂直パターン154及び予備半導体スペーサ164を形成する。この段階は前記開口部106の内壁を順に覆う垂直膜及び第1半導体膜を形成した後、前記第1半導体膜を異方性エッチングして前記開口部106の底で前記基板10の上部面を露出させる段階を含む。前記第1半導体膜を異方性エッチングする段階での過度エッチングover-etchの結果として、図示したように、前記予備半導体スペーサ164のエッチングによって露出される前記基板10の上部面はリセスされる。一方、上述の実施形態のように、前記垂直膜は1つの薄膜又は複数の薄膜で構成することができ、以後、図36~図43を参照して詳細に説明するように、本発明の実施形態は前記垂直膜を構成する薄膜の種類によって多様に分類できる。図14及び図15を参照すれば、前記予備垂直パターン154が形成された結果物上に第2半導体膜170及びストリング定義マスク182を順に形成する。前記第2半導体膜170は例えば原子層蒸着ALD又は化学的気相蒸着CVD技術のうちの1つを用いて形成される多結晶シリコン膜であり、前記ストリング定義マスク182は、SOG技術を利用して形成される絶縁性物質、及びシリコン酸化膜のうちの双方又は一方からなる。前記ストリング定義マスク182を形成する段階は前記第2半導体膜170が形成された結果物上に前記開口部106を満たすストリング分離膜を形成した後、前記開口部106を横切るように前記ストリング分離膜をパターニングする段階を含む。前記ストリング分離膜をパターニングする段階は前記第2半導体膜170に対してエッチング選択性を有するエッチングレシピを用いて前記ストリング分離膜を異方性エッチングする段階を含む。一実施形態によれば、前記ストリング分離膜をパターニングする段階は前記開口部106の底で前記第2半導体膜170を露出するように実施する。これによって、前記ストリング定義マスク182の各々は前記開口部106の上部を横切る上部パターン182a及び前記上部パターン182aから下に延長されて前記開口部106を部分的に満たす延長パターン182bを有する。前記延長パターン182bの間で前記第2半導体膜170の表面は露出する。即ち、前記延長パターン182bはその間に位置する前記第2半導体膜170の側壁及び底面を露出するように形成される。図16を参照すれば、前記ストリング定義マスク182をエッチングマスクとして用いて、前記第2半導体膜170及び前記予備半導体スペーサ164を順にパターニングする。このパターニング段階は前記予備垂直パターン154に対してエッチング選択性を有するエッチングレシピを用いて前記第2半導体膜170及び前記予備半導体スペーサ164を等方的にエッチングする段階を含む。一実施形態によれば、前記パターニング段階の間、前記予備垂直パターン154が共にエッチングされて、前記鋳型構造体100の側壁が露出される。この場合、前記予備垂直パターン154は水平的に分離されて2次元的に配列された垂直パターン155を形成し、前記予備半導体スペーサ164は水平的に分離されて2次元的に配列される半導体スペーサ165を形成する。即ち、前記ストリング定義マスク182と前記鋳型構造体100との間には、前記基板10上に2次元的に配列される垂直パターン155及び半導体スペーサ165が形成される。これに加えて、前記パターニング工程の結果として、前記第2半導体膜170も水平的に分離された第2半導体パターン174を形成する。前記第2半導体パターン174は図示したように、前記半導体スペーサ165と前記ストリング定義マスク182との間に介在する半導体胴体部175を含む。他の実施形態によれば、前記第2半導体パターン174は前記パターニング工程によって分離されるが、前記予備垂直パターン154は前記開口部106の内壁に残存できる。即ち、前記パターニング工程は前記鋳型構造体100の側壁を露出させないように実施できる。図27はこのように変形された実施形態に係る最終結果物の一部分を示す斜視図である。前記垂直膜が複数の薄膜で構成される場合、前記開口部106の内壁には前記垂直膜又は前記予備垂直パターン154を構成する複数の薄膜のうちの一部が残存できる。図17及び図18を参照すれば、前記ストリング定義マスク182の間の開口部106を満たすストリング分離膜ISOを形成した後、前記鋳型構造体100を貫通しながら前記犠牲膜130及び前記絶縁膜120の側壁を露出させるトレンチ200を形成する。前記ストリング分離膜ISOは絶縁性物質のうちの少なくとも1つで形成する。また、前記ストリング分離膜ISOは前記ストリング定義マスク182と類似の形状で形成する。即ち、前記ストリング分離膜ISOの各々は前記開口部106を水平に横切る上部分離パターンISOa及び前記上部分離パターンISOaから下方に延長されて前記開口部106を満たす延長部ISOb図示せずを有する。前記トレンチ200は、図9を参照して説明したように前記開口部105の間を横切って形成する第1実施形態の方法を利用して形成する。前記トレンチ200によって前記第2半導体パターン174を構成する前記半導体胴体部175は互いに分離され、前記ストリング定義マスク182を構成する前記延長パターン182bは互いに分離される。これによって、前記半導体胴体部175は前記垂直パターン155及び半導体スペーサ165と同様に前記基板10上に2次元的に配列される。上述の構成によれば、1つの開口部106内には複数の垂直構造体VS及びこれらの間に配置される複数のストリング分離膜ISOを配置でき、前記垂直構造体VSの各々は1つの前記半導体胴体部175、一対の前記垂直パターン155、及び一対の前記半導体スペーサ165を含む。一方、前記垂直構造体VSは前記延長パターン182bをさらに含むこともできる。続いて、図19に示したように、前記露出された犠牲膜130を選択的に除去して前記絶縁膜120の間にリセス領域210を形成した後、図20に示したように、前記リセス領域210を満たす水平構造体HSを形成する。前記リセス領域210及び前記水平構造体HSは図8及び図9を参照して説明した第1実施形態の方法を利用して形成する。これによって、前記水平構造体HSは前記リセス領域210の内壁を覆う水平パターン220及び前記リセス領域210の残りの空間を満たす導電パターン230を含む。これに加えて、図20に示したように、前記導電パターン230を形成した後、前記トレンチ200を通じて露出された前記基板10内に不純物領域240をさらに形成できる。以後、図21に示したように、前記トレンチ200を満たす電極分離パターン250、前記垂直構造体VSの各々に接続する上部プラグ260、及び前記上部プラグ260を接続する上部配線270を形成する。前記電極分離パターン250、前記上部プラグ260、及び前記上部配線270は図10及び図11を参照して説明した第1実施形態の方法を利用して形成する。[3次元半導体装置]以下に本発明の技術的思想に係る3次元半導体装置を図22~図27を参照して説明する。図22~図27においては、図面での複雑性を減らし、本発明の技術的思想を分かりやすくするために、3次元半導体装置を構成する要素の一部分は意図的に省略した。当業者ならば、省略された部分は図面に示した部分と前記説明された製造方法から容易に復元可能であるので、これに対する別途の説明は省略する。また便宜上、前記説明された製造方法と重複する技術的特徴に対する説明は省略する。しかし、ここに説明される3次元半導体装置は上述の製造方法の変形又はそれと異なる製造方法を通じても製造できるので、上述の製造方法で説明された技術的特徴を全部又は完全に有する必要はない。[構造-第1実施形態及びその変形例]図22は、本発明の第1実施形態に係る3次元半導体装置を説明するための斜視図であり、図23及び図24は、変形された第1実施形態に係る3次元半導体装置を説明するための斜視図である。図22を参照すれば、水平構造体HSが基板10上に3次元的に配列され、前記水平構造体HSを垂直に貫通する垂直構造体VSが前記基板10上に2次元的に配列される。前記水平構造体HSの各々は導電パターン230及び水平パターン220を含む。前記導電パターン230は、その長軸が前記基板10の上部面即ち、xy平面に平行に配置される。また、前記導電パターン230の内部には、前記垂直構造体VSによって貫通される複数の開口部105が形成される。前記水平パターン220は前記導電パターン230と前記垂直構造体VSとの間に介在する。即ち、前記水平パターン220は前記導電パターン230の内側壁又は前記開口部105の側壁を覆う。これに加えて、この実施形態によれば、前記水平パターン220は前記開口部105から水平に延長されて前記導電パターン230の上部面及び下部面を覆う。前記導電パターン230は例えばドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも1つを含む。例えば、前記導電パターン230はタンタル窒化膜又はタングステンを含む。前記水平パターン220は1つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン220は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるブロッキング絶縁膜を含む。前記垂直構造体VSの各々は、前記基板10の上部面に接続される半導体パターンSP、及び、前記半導体パターンSPと前記水平構造体HSとの間に介在する垂直パターン155を含む。一実施形態によれば、前記半導体パターンSPは半導体スペーサ165及び半導体胴体部175を含む。前記半導体スペーサ165は上部及び下部の入口がオープンされた円筒状を有し、前記半導体胴体部175は、前記半導体スペーサ165の内壁及び前記基板10の上部面を覆うコップ形を有する。前記半導体胴体部175は前記開口部105を完全に満たさない厚さで形成される場合、その内部にホール105aを定義できる。第1の実施形態の場合と同様、前記ホール105aを埋め立てパターン185によって満たすことができる。前記垂直パターン155は上部及び下部の入口がオープンされた円筒状を有し、前記半導体スペーサ165の下に延長される底部を含む。前記垂直パターン155は、前記半導体パターンSPと前記水平構造体HSとの間から垂直的に延長されて、図示したように、1つの半導体パターンSPの外壁の全体を覆い、前記1つの半導体パターンSPと一体singlebodyになっている。一実施形態によれば、前記半導体パターンSPは半導体物性を有する物質のうちの一つであり、これを構成する前記半導体スペーサ165及び前記半導体胴体部175の各々は例えば、多結晶シリコン、有機半導体膜及び炭素ナノ構造物のうちの一つである。前記垂直パターン155は1つの薄膜又は複数の薄膜で構成され、一実施形態によれば、前記垂直パターン155は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるトンネル絶縁膜を含む。一方、前記水平構造体HS及び前記垂直構造体VSは、これらの間の局所的交差領域localizedintersectingregions又は、チャンネル領域、前記交差領域に垂直的に隣接した垂直隣接領域、及び前記交差領域に水平的に隣接した水平隣接領域を定義する。前記垂直隣接領域は前記水平構造体HSの間に位置する前記垂直構造体VSの側壁として定義することができ、前記水平隣接領域は前記垂直構造体VSの間に位置する前記水平構造体HSの表面として定義することができる。本発明の一側面によれば、前記水平パターン220及び前記垂直パターン155は前記交差領域に配置され、前記水平パターン220は前記水平隣接領域に延長され、前記垂直パターン155は前記垂直隣接領域に延長される。図23を参照すれば、前記半導体胴体部175は前記半導体スペーサ165が形成された開口部105を実質的に完全に満たすように形成される。一実施形態によれば、前記半導体胴体部175の内部にはボイドが形成される。一方、前記半導体胴体部175又は前記半導体スペーサ165は、結晶構造変更段階例えば、レーザーアニーリング段階を含むエピタキシャル技術を経るundergoことで、化学気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。例えば、前記半導体胴体部175又は前記半導体スペーサ165は、その下部領域とその上部領域が互いに異なるグレーンサイズgrainsizeを有するように形成できる。上述又は後述の実施形態に係る半導体胴体部175と半導体スペーサ165は、同一の、又は異なる結晶構造を有し得る。図24を参照すれば、前記垂直パターン155の長さは前記半導体スペーサ165の長さより短い。即ち、前記半導体スペーサ165の下方には、前記垂直パターン155の底面を定義するアンダーカット領域under-cutregion77が形成される。このような構造は、上述の図4を参照して説明したように、前記半導体スペーサ165をエッチングマスクとして用いて前記垂直パターン155の下部領域を等方的にエッチングする段階を通じて得られる。前記アンダーカット領域は前記半導体胴体部175によって満たされる。上述又は後述の実施形態に係る垂直構造体VSは、前記アンダーカット領域と関わる上述と同一の構造を有し得る。[構造-第2実施形態及びその変形例]図25は、本発明の第2実施形態に係る3次元半導体装置を説明するための斜視図であり、図26及び図27は、変形された第2実施形態に係る3次元半導体装置を説明するための斜視図である。便宜上、図22~図24を参照して説明した第1実施形態に係る3次元半導体装置と重複する技術的特徴に対する説明は省略する。図25を参照すれば、水平構造体HSが基板10上に3次元的に配列され、前記水平構造体HSの間には垂直構造体VSが配置される。前記垂直構造体VSは前記基板10上に2次元的に配列され、前記水平構造体HSの側壁に面するように配置される。前記水平構造体HSの各々は導電パターン230及び水平パターン220を含む。前記導電パターン230はその長軸が前記基板10の上部面に平行なライン状である。前記水平パターン220は前記導電パターン230と前記垂直構造体VSとの間に介在するだけではなく、水平に延長されて前記導電パターン230の上部面及び下部面を覆う。しかし、前記垂直構造体VSから離隔された前記導電パターン230の一側壁は前記水平パターン220によって覆われない。即ち、xz平面上に投影される前記水平パターン220の断面はコ字形、又は90度回転したU字形を有する。前記垂直構造体VSの各々は、前記基板10の上部面に接続される半導体パターンSP、及び、前記半導体パターンSPと前記水平構造体HSとの間に介在する垂直パターン155を含む。一実施形態によれば、1つの垂直構造体VSを構成する1つの半導体パターンSPは一対の半導体スペーサ165及びこれらの間に配置される1つの半導体胴体部175を含む。前記半導体胴体部175は前記水平構造体HSを垂直に横切る一対の側壁部及び前記側壁部の底面を接続する底部を含む。即ち、前記半導体胴体部175は馬蹄形の部分を含む。前記半導体スペーサ165の各々は、前記半導体胴体部175の側壁部と前記垂直パターン155との間に介在する六面体直方体形の部分を含む。前記半導体胴体部175の側壁部及び前記半導体スペーサ165のx方向の厚さは水平方向に隣接する一対の導電パターン230の間の間隔より小さい場合がある。前記半導体胴体部175の側壁部の間には、図15に示したように、ストリング定義マスク182の延長パターン182bが配置される。前記垂直パターン155は例えば六面体形であるが、それのx方向の厚さは水平的に隣接する一対の導電パターン230の間の間隔より小さい場合がある。即ち、前記垂直パターン155は例えば長く延長されたプレートelongatedplate形態である。これに加えて、前記垂直パターン155は前記半導体スペーサ165の下方に水平方向に延長される底部をさらに含むことができ、図示したように、垂直的に、そして連続的に延長されて前記半導体スペーサ165の一側壁の全体を覆う。図26及び図27を参照すれば、前記半導体胴体部175は前記半導体スペーサ165が形成された開口部105を実質的に完全に満たすように形成される。ただし一実施形態によれば、前記半導体胴体部175の内部には不連続的境界面179又はボイドが形成される。一方、図23を参照して説明したように、前記半導体胴体部175又は前記半導体スペーサ165は結晶構造変更段階例えば、レーザーアニーリング段階を含むエピタキシャル技術を経ることで、化学的気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。図27を参照すれば、前記垂直パターン155は、図16を参照して説明したように、水平方向y方向に延長される水平延長部155eを含むことができる。即ち、前記水平延長部155eは、水平方向y方向に隣接する前記半導体胴体部175の間に配置されて前記ストリング分離膜ISOの側壁と接触できる。一方、以下に図36~図43を参照して説明するように、電荷トラップ型不揮発性メモリー装置に関する実施形態によれば、前記垂直パターン155はトンネル絶縁膜TIL及び電荷格納膜CLを含むことができ、追加的に示したように、キャッピング膜CPLをさらに含むこともできる。このような実施形態のうちの一部によると、前記水平延長部155eはトンネル絶縁膜TIL及び電荷格納膜CLを全部含むことができる。このような実施形態のうちの他の一部によると、図27に示したように、前記水平延長部155eは前記キャッピング膜CPLのみを含み、前記電荷格納膜CL及び前記トンネル絶縁膜TILは前記ストリング分離膜ISOによって水平方向に分離される。このような分離は図16を参照して説明した製造方法を通じて実現できる。[情報格納膜]本発明の技術的思想が電荷トラップ型不揮発性メモリー装置を実現するために用いられる場合、上述の実施形態での前記水平パターン220及び前記垂直パターン155はメモリーセルトランジスタの情報格納膜を構成できる。この場合、前記水平及び垂直パターン220、155の各々を構成する薄膜の数及び種類は多様であり、本発明の技術的思想はこのような多様性に基づいて様々な実施形態に分類できる。例えば、情報格納膜と関わる本発明の実施形態は下表1に示すように分類できる。本発明の技術的思想がフラッシュメモリーを実現するために用いられる場合、表1、そして図28~図43に示したように、情報格納膜はトンネル絶縁膜TIL、電荷格納膜CL及び第1ブロッキング絶縁膜BIL1を含む。一実施形態によれば、前記情報格納膜は前記第1ブロッキング絶縁膜BIL1と前記導電パターン230との間に配置される第2ブロッキング絶縁膜BIL2をさらに含む。これに加えて、前記情報格納膜は前記電荷格納膜CLと前記第1ブロッキング絶縁膜BIL1との間に介在するキャッピング膜CPLをさらに含み得る。前記情報格納膜を構成する膜は優れたステップカバレッジを提供する蒸着技術例えば、化学気相蒸着又は原子層蒸着技術を用いて形成できる。表1、そして図28~図43に示したように、前記垂直構造体VSはトンネル絶縁膜TILを少なくとも含み、前記水平構造体HSは前記第1又は第2ブロッキング絶縁膜BIL1、BIL2のうちの少なくとも1つを含む。この時、一実施形態によれば、図28、図29、図31、図33~図37、図39及び図41~図43に示したように、前記垂直構造体VSは前記電荷格納膜CLを含む。また、他の実施形態によれば、図30、図32、図38及び図40に示したように、前記水平構造体HSは前記電荷格納膜CLを含む。前記垂直構造体VSが前記電荷格納膜CLを含む場合、図28、図33~図36及び図41~図43に示したように、前記垂直構造体VSは前記キャッピング膜CPLをさらに含むことができる。しかし、図29、図31、図37及び図39に示したように、前記垂直構造体VSと前記水平構造体HSは、前記キャッピング膜CPLなしに直接接触することもできる。一方、前記キャッピング膜CPLの側壁の厚さは不均一できる。例えば、前記リセス領域210を形成する間、前記水平構造体HSに隣接する前記キャッピング膜CPLの側壁は水平方向にリセスされる凹む。この場合、図33及び図41に示したように、前記キャッピング膜CPLの厚さは前記水平構造体HSに隣接する領域a又はチャンネル領域でよりも前記水平構造体HSの間の領域b又は垂直隣接領域でさらに厚い。又は、図34及び図42に示したように、前記キャッピング膜CPLは前記垂直隣接領域bに局所的に残存し、前記水平構造体HSは前記チャンネル領域aでは前記電荷格納膜CLの側壁に直接接触する。しかし、図28及び図36に例示的に示したように、前記キャッピング膜CPLの側壁の厚さは実質的に均一な場合もある。本発明の一実施形態によれば、図31、図32、図35、図39、図40及び図43に示したように、前記水平構造体HSは前記第1及び第2ブロッキング絶縁膜BIL1、BIL2の双方を含む。一方、物質の種類及び形成方法において、前記電荷格納膜CLは、トラップサイトが豊かな一又は複数の絶縁膜、及びナノ粒子を含む一又は複数の絶縁膜の双方又は一方であり、例えば、化学気相蒸着又は原子層蒸着技術の双方又は一方を用いて形成する。例えば、前記電荷格納膜CLはトラップ絶縁膜、浮遊ゲートfloatinggate電極、及び導電性ナノドットconductivenanodotsの一部又は全部を含む。さらに具体的な例として、前記電荷格納膜CLはシリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ窒化膜Si-richnitride、ナノクリスタルシリコンnanocrystallineSi、及び薄層化トラップ膜laminatedtraplayerの一部又は全部を含む。前記トンネル絶縁膜TILは前記電荷格納膜CLより大きいバンドギャップを有する物質のうちの一つからなり、化学気相蒸着又は原子層蒸着技術の一方又は双方を用いて形成できる。例えば、前記トンネル絶縁膜TILは上述の蒸着技術のうちの1つを用いて形成されるシリコン酸化膜である。これに加えて、前記トンネル絶縁膜TILは蒸着工程の後に実施される所定の熱処理段階をさらに経ることができる。前記熱処理段階は例えば急速-熱-窒化工程RapidThermalNitridation;RTN又は窒素又は酸素のうちの少なくとも1つを含む雰囲気で実施されるアニーリング工程である。前記第1及び第2ブロッキング絶縁膜BIL1及びBIL2は互いに異なる物質で形成でき、前記第1及び第2ブロッキング絶縁膜BIL1及びBIL2のうちの1つは前記トンネル絶縁膜TILより小さく、前記電荷格納膜CLより大きいバンドギャップを有する物質のうちの一つである。また、前記第1及び第2ブロッキング絶縁膜BIL1及びBIL2は化学気相蒸着又は原子層蒸着技術のうちの1つを用いて形成でき、これらのうちの少なくとも1つは湿式酸化工程を通じても形成できる。一実施形態によれば、前記第1ブロッキング絶縁膜BIL1はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの1つであり、前記第2ブロッキング絶縁膜BIL2は前記第1ブロッキング絶縁膜BIL1より小さい誘電常数を有する物質からなる。他の実施形態によれば、前記第2ブロッキング絶縁膜BIL2は高誘電膜のうちの1つであり、前記第1ブロッキング絶縁膜BIL1は前記第2ブロッキング絶縁膜BIL2より小さい誘電常数を有する物質からなる。変形された実施形態によれば、前記第1及び第2ブロッキング絶縁膜BIL1及びBIL2に加えて、前記電荷格納膜CLと前記導電パターン230との間に介在される少なくとも1つの追加的なブロッキング絶縁膜図示せずをさらに形成することができる。前記キャッピング膜CPLは前記電荷格納膜CL及び前記犠牲膜130の双方又は一方に対してエッチング選択性を提供できる物質である。例えば、前記犠牲膜130がシリコン窒化膜の場合、前記キャッピング膜CPLはシリコン酸化膜である。この場合、前記リセス領域210を形成するための前記犠牲膜130の除去工程において、前記キャッピング膜CPLは前記電荷格納膜CLのエッチング損傷を防止するエッチング停止膜として機能する。一方、図28、図33、図35、図36、図41及び図43に示したように、前記キャッピング膜CPLが前記導電パターン230と前記電荷格納膜CLとの間に残存する場合、前記キャッピング膜CPLは前記電荷格納膜CLに格納される電荷の漏出例えば、バックトンネリング;back-tunnelingの防止に寄与する物質で形成する。例えば、前記キャッピング膜CPLはシリコン酸化膜及び高誘電膜のうちの一つである。[変形された実施形態]図44~図46は、変形された実施形態に係る3次元半導体装置を説明するための断面図である。図44~図46を参照すれば、前記上部配線270と前記水平構造体HSとの間に、少なくとも一層の上部選択ラインUSLを形成する。前記上部選択ラインUSLは、前記上部配線270及び前記半導体パターンSPを経由する電流の流れを制御する上部選択トランジスタのゲート電極として用いる。前記上部選択トランジスタはMOS電界効果トランジスタになり、この場合、図示したように、前記上部選択ラインUSLと前記半導体パターンSPとの間には上部ゲート絶縁膜UGIを介在する。前記電流の流れの制御のために、前記上部選択ラインUSLは前記上部配線270と交差する方向例えば、前記水平構造体HS又は前記導電パターン230と平行な方向に形成することができる。一実施形態によれば、前記上部選択ラインUSLは前記水平構造体HSを構成する導電パターン230と異なる工程を利用して形成する。他の一実施形態によれば、前記上部選択ラインUSLと前記導電パターン230は同一の工程を利用して形成することによって、実質的に同一の物質で形成する。また、一実施形態によれば、前記上部ゲート絶縁膜UGIは前記水平パターン220及び前記垂直パターン155のうちの1つと同じ工程を利用して形成することによって、これらのうちの1つと実質的に同じ物質及び同じ厚さで形成する。又は、前記上部ゲート絶縁膜UGIは前記水平パターン220及び前記垂直パターン155の一方又は双方を構成するのと同一の薄膜を含む。他の実施形態によれば、前記上部ゲート絶縁膜UGIは前記水平パターン220及び前記垂直パターン155とは異なる製造工程を通じて独立的に形成する。図45及び図46に示したように、前記上部配線270と前記半導体パターンSPとの間には上部半導体パターンUSPを介在し、前記上部選択ラインUSLは前記上部半導体パターンUSPの周りに形成する。一実施形態によれば、前記上部半導体パターンUSPは前記半導体パターンSPと同じ導電型である。これに加えて、前記上部半導体パターンUSPと前記上部プラグ260との間にパッドPADをさらに形成できる。図45及び図46に示したように、前記基板10と前記水平構造体HSとの間に、少なくとも一層の下部選択ラインLSLを形成する。図46に示したように、前記基板10と前記半導体パターンSPとの間には下部半導体パターンLSPを介在し、前記下部選択ラインLSLは前記下部半導体パターンLSPの周りに形成する。前記下部選択ラインLSLは、前記不純物領域240及び前記半導体パターンSPを経由する電流の流れを制御する下部選択トランジスタのゲート電極として用いる。前記下部選択ラインLSLと前記下部半導体パターンLSPとの間には下部ゲート絶縁膜又は下部ゲート絶縁膜LGIを介在する。図47及び図48は、他の変形された実施形態に係る3次元半導体装置を説明するための斜視図である。図47及び図48は、図22及び図25を各々参照して説明した3次元半導体装置の変形を説明するための斜視図である。図47及び図48を参照すれば、図10及び図21における電極分離パターン250の代わりに、前記トレンチ200内に前記不純物領域240に接続する垂直導電板255verticalconductiveplateを形成し、前記垂直導電板255と前記導電パターン230との間の電気的分離のために、前記トレンチ200の側壁にトレンチスペーサ245をさらに形成する。前記垂直導電板255は導電性物質例えば、タングステンのような金属性物質のうちの少なくとも1つで形成し、前記不純物領域240と前記垂直導電板255との間にはバリア金属膜例えば、金属窒化物:図示せず又はシリサイド膜図示せずをさらに形成する。前記トレンチスペーサ245は絶縁性物質のうちの1つ例えば、シリコン酸化膜である。前記垂直導電板255及び前記トレンチスペーサ245は、図9又は図20を参照して説明した前記不純物領域240の形成段階の以後に形成する。より具体的に、前記トレンチスペーサ245は前記トレンチ200の内壁をコンフォーマルに覆う絶縁膜を形成した後、これを異方性エッチングして前記不純物領域240の上部面を露出させることによって形成する。また、前記垂直導電板255は前記トレンチスペーサ245が形成された前記トレンチ200を下部導電膜で満たした後、これを平坦化エッチングすることによって形成する。前記垂直導電板255及び前記トレンチスペーサ245は前記導電パターン230を垂直に貫通するだけではなく、前記半導体パターンSPを水平に横切るように形成する。一実施形態によれば、前記垂直導電板255の厚さ即ち、z方向長さ及び長さ即ち、y方向長さは前記トレンチ200のそれらと実質的に同一である。前記垂直導電板255は前記不純物領域240より低い比抵抗を有して前記不純物領域240に接続されるので、前記不純物領域240を経由する電気的信号の伝達速度の向上に寄与できる。また、前記垂直導電板255の上部面が前記導電パターン230のうちの最上部層の上部面より高く位置するので、前記不純物領域240への電気的接続のための配線形成工程での技術的困難を軽減できる。これに加えて、前記垂直導電板255は前記導電パターン230の間で遮蔽膜として機能できるので、水平的に隣接する導電パターン230の間の容量性カップリングcapacitivecouplingを減少できる。その結果、プログラム及び読み出し動作での撹乱disturbance問題を軽減できる。パンチ-アンド-プラグpunch-and-plug技術は、メモリー要素として電荷格納膜を具備するフラッシュメモリー装置を3次元的に実現するために用いられる。この場合、前記情報格納のための膜と活性領域として用いられる半導体プラグとの間の形成順序によって、前記パンチ-アンド-プラグ技術は前記情報格納膜が前記半導体プラグより先に形成される格納所優先方式storage-firstwayと前記半導体プラグが前記情報格納膜より先に形成されるプラグ優先方式plug-firstwayに区分される。例えば、前記格納所優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜TIL、前記電荷格納膜CL、及び前記ブロッキング絶縁膜BILが全部前記開口部105の内壁を覆うように形成する。これと異なり、前記プラグ優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜TIL、前記電荷格納膜CL、及び前記ブロッキング絶縁膜BILが全部前記導電パターン230の表面を覆うように形成する。一般には前記格納所優先方式によれば、前記開口部105の形成段階が前記ワードラインWLの蒸着段階の以後に実施される。この場合、前記開口部105の形成工程での困難のため、前記格納所優先方式によるワードラインWLは、金属に比較して比抵抗が相対的に高い、ドーピングされた多結晶シリコンで形成される。これと異なり、本発明の実施形態によれば、図9又は図20を参照して説明したように、前記ワードラインWL即ち、前記導電パターン230は前記開口部105を形成した後に形成される。これによって、本発明に係る実施形態の場合、前記導電パターン230は一般の前記格納所優先方式での制約に拘束されないので、金属性物質で形成できる。一方、一般には前記プラグ優先方式によれば、リセス領域210が絶縁膜120の間に形成された後、前記メモリー要素及び前記導電パターン230を構成する膜が前記リセス領域210の内壁に順に蒸着される。この場合、前記メモリー要素を構成する膜の全部即ち、トンネル絶縁膜TIL、電荷格納膜CL及びブロッキング絶縁膜BILが前記リセス領域210を満たすので、前記導電パターン230の厚さは前記リセス領域210の厚さより減少する。このような厚さの減少は前記導電パターン230の間の垂直的距離の増加又は前記導電パターン230の抵抗の増加のような技術的問題を誘発し、このような問題は集積度の増加と共に悪化する。これと異なり、本発明の実施形態によれば、前記メモリー要素を構成する膜の一部即ち、前記水平パターン220が前記リセス領域210を満たすので、前記プラグ優先方式での技術的困難は抑制可能である。[情報格納膜と関わる変形例]情報格納膜に関して、本発明の技術的思想に基づいた様々な実施形態を表1、そして図28~図43を参照して説明した。これら実施形態によれば、前記情報格納膜に含まれた薄膜の各々は前記垂直構造体VS又は前記水平構造体HSの一部分を構成する。しかし、図49~図54を参照して説明する本発明の技術的思想に基づいた他の実施形態によれば、前記垂直構造体VSに含まれる少なくとも1つの薄膜及び前記水平構造体HSに含まれる少なくとも1つの薄膜が同一の機能を提供する以下、このような薄膜を交差構造体CSという。。言いかえれば、前記情報格納膜を構成する少なくとも2つの薄膜即ち、交差構造体CSは上述の格納所優先方式及びプラグ優先方式によって各々形成されるが、これらは電荷が格納される電荷格納要素、トンネリング現象が発生するように構成されるトンネリング要素、電荷のバックトンネリングを防止するように構成されるブロッキング要素のうちのいずれか1つに要請される物性を共通的に有する。より具体的に、図49及び図50は、前記電荷格納要素が前記交差構造体CSとして実現される変形された実施形態を例示的に説明するための断面図であり、図51及び図52は、前記ブロッキング要素が前記交差構造体CSとして実現される他の変形された実施形態を例示的に説明するための断面図であり、図53及び図54は、前記トンネリング要素が前記交差構造体CSとして実現されるまた他の変形された実施形態を例示的に説明するための断面図である。図49及び図50を参照すれば、垂直構造体VS及び水平構造体HSは各々第1電荷格納膜CL1及び第2電荷格納膜CL2を含み、前記第1及び第2電荷格納膜CL1、CL2は全部上述の電荷格納のための物性を有する物質を含む。即ち、製造方法の側面において、前記第1及び第2電荷格納膜CL1、CL2は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、これらは前記トンネル絶縁膜TIL及び前記ブロッキング絶縁膜BILより小さいバンドギャップを有し且つシリコン酸化物より高いトラップ密度を有する物質で形成する。一側面によれば、前記第1及び第2電荷格納膜CL1、CL2は、前記交差構造体CSの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも1つが実質的に同一である。しかし、前記第1及び第2電荷格納膜CL1、CL2が完全に同一の化学的組成又は電気的特性を有する必要はない。例えば、前記第1電荷格納膜CL1を構成する原子のうちで最も大きい含量を有する2種類の原子は、種類としては、前記第2電荷格納膜CL2のそれらと同一であるが、2種類の原子の含量比は前記第1及び第2電荷格納膜CL1、CL2で同じである必要はない。より具体的に、前記第1及び第2電荷格納膜CL1、CL2はシリコンと窒素原子とを含むシリコン窒化膜であるが、シリコンと窒素の含量比は第1及び第2電荷格納膜CL1、CL2で互いに異なることができる。図51及び図52を参照すれば、垂直構造体VS及び水平構造体HSは各々第1ブロッキング絶縁膜BIL1及び第2ブロッキング絶縁膜BIL2を含み、前記第1及び第2ブロッキング絶縁膜BIL1、BIL2は全部上述のブロッキング要素のための物性を有する物質を含むことができる。即ち、製造方法の側面において、前記第1及び第2ブロッキング絶縁膜BIL1、BIL2は各々格納所優先方式及びプラグ優先方式を通じて形成することができ、物性の側面において、前記第1及び第2ブロッキング絶縁膜BIL1、BIL2のうちの1つは前記トンネル絶縁膜TILより小さく、前記電荷格納膜CLより大きいバンドギャップを有する物質のうちの一つである。一側面によれば、前記第1及び第2ブロッキング絶縁膜BIL1、BIL2は、前記交差構造体CSの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも1つが実質的に同一である。しかし、前記第1及び第2ブロッキング絶縁膜BIL1、BIL2が完全に同一の化学的組成又は電気的特性を有する必要はない。例えば、前記第1ブロッキング絶縁膜BIL1はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの1つであり、前記第2ブロッキング絶縁膜BIL2は前記第1ブロッキング絶縁膜BIL1より小さい誘電常数を有する物質であってもよく、逆に、前記第2ブロッキング絶縁膜BIL2は高誘電膜のうちの1つであり、前記第1ブロッキング絶縁膜BIL1は前記第2ブロッキング絶縁膜BIL2より小さい誘電常数を有する物質であってもよい。図53及び図54を参照すれば、垂直構造体VS及び水平構造体HSは各々第1トンネル絶縁膜TIL1及び第2トンネル絶縁膜TIL2を含み、前記第1及び第2トンネル絶縁膜TIL1、TIL2は全部上述のトンネリング要素のための物性を有する物質を含む。即ち、製造方法の側面において、前記第1及び第2トンネル絶縁膜TIL1、TIL2は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、前記第1及び第2トンネル絶縁膜TIL1、TIL2のうちの1つは前記電荷格納膜CLより大きいバンドギャップを有する物質からなる。一側面によれば、前記第1及び第2トンネル絶縁膜TIL1、TIL2は、前記交差構造体CSの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも1つが実質的に同一である。しかし、前記第1及び第2トンネル絶縁膜TIL1、TIL2が完全に同一の化学的組成又は電気的特性を有する必要はない。これに加えて、変形された実施形態によれば、前記第1及び第2トンネル絶縁膜TIL1、TIL2は互いに異なる化学的組成を有する薄膜で構成できる。一方、本発明の一側面によれば、上記図49、図51及び図53に示したように、前記導電パターン230と前記半導体パターンSPの側壁との間には、前記垂直構造体VSを構成する前記交差構造体CSの部分が残存できる。この場合、前記導電パターン230と前記半導体パターンSPの側壁との間で測定した前記交差構造体CSの厚さS1は前記導電パターン230の上部及び下部で測定した前記交差構造体CSの厚さS2より大きい。このような特徴即ち、S1>S2を有するように形成された交差構造体CSの3次元的形状は図55及び図56に例示的に示している。図55は、図1~図11を参照して説明した製造方法による交差構造体CSを例示的に示す斜視図であり、図56は、図12~図21を参照して説明した製造方法による交差構造体CSを例示的に示す斜視図である。本発明の他の側面によれば、図50、図52及び図54に示したように、前記導電パターン230と前記半導体パターンSPの側壁との間で、前記垂直構造体VSを構成する前記交差構造体CSの部分は除去される。即ち、前記垂直構造体VSを構成する前記交差構造体CSの部分は、垂直方向の位置において、前記導電パターン230の間に局所的に残存する。この場合、前記導電パターン230と前記半導体パターンSPの側壁との間で測定した前記交差構造体CSの厚さS1は、前記導電パターン230の上部及び下部で測定される前記交差構造体CSの厚さS2と実質的に同一である。一方、前記垂直構造体VSを構成する前記交差構造体CSの厚さS3は前記水平構造体HSを構成する前記交差構造体CSの厚さS2と異なる。一実施形態によれば、厚さS2は厚さS3より大きく、他の実施形態によれば、厚さS2は厚さS3より小さい。本発明のまた他の実施形態によれば、厚さS2と厚さS3は実質的に同一である。[ストリングの下部構造]図57~図66は、図46を参照して説明した3次元半導体装置を製造する方法及びその変形を説明するための断面図である。より具体的に、図57~図61、図62~図64、そして図65~図66は各々図46を参照して説明した3次元半導体装置を製造する方法に関する第1、第2及び第3実施形態を説明するための断面図である。図57を参照すれば、基板10上に下部鋳型構造体101を形成した後、これを貫通する選択活性パターンSAP、selectionactivepatternを形成する。次に、前記選択活性パターンSAPが形成された結果物上に、上部鋳型構造体102を形成する。前記下部及び上部鋳型構造体101、102の各々は図1を参照して説明した実施形態の鋳型構造体100の形成のための製造方法を利用して形成し、このような変形は当業者が容易に実行できるので、別途の説明は省略する。前記下部及び上部鋳型構造体101、102は合わせて、この実施形態での鋳型構造体100を構成する。前記下部鋳型構造体101及び前記上部鋳型構造体102の各々は、図示したように、交互に、そして繰り返して積層された絶縁膜120及び犠牲膜130を含む。前記選択活性パターンSAPを形成する段階は前記下部鋳型構造体101を貫通するホール又は開口部を形成した後、これを、半導体特性を有する物質以下、半導体膜で満たす段階を含む。前記ホール及び開口部は図2及び図12を参照して各々説明した実施形態と同一の形状及び配置を形成する。前記半導体膜は化学気相蒸着技術を用いて形成できる。この場合、前記下部鋳型構造体101の上部面が露出されるように前記半導体膜を平坦化する段階をさらに実施し、前記選択活性パターンSAPは前記半導体膜が前記平坦化段階を通じてエッチングされることによって得られる結果物である。前記選択活性パターンSAPは前記基板10と同一の導電型の半導体又は真性半導体intrinsicsemiconductorで形成する。例えば、前記基板10がp型の導電型を有する半導体物質例えば、シリコンウェーハの場合、前記選択活性パターンSAPはp型又は真性半導体である。一実施形態によれば、前記選択活性パターンSAPは多結晶構造の半導体物質例えば、多結晶シリコンで形成する。しかし、他の実施形態によれば、前記半導体膜はエピタキシャル技術又はレーザー結晶化技術のうちの1つを利用して形成し、この場合、前記選択活性パターンSAPは単結晶構造を有するか、又は化学気相蒸着技術の結果物より大きいグレーンサイズを有する多結晶構造を有する。一方、前記選択活性パターンSAPのための物質はシリコンであるが、これに限定されない。例えば、炭素ナノ構造物、有機半導体物質、及び化合物半導体を前記選択活性パターンSAPのために用いることができる。図58~図61を参照すれば、図58に示したように、前記上部鋳型構造体102を貫通して前記選択活性パターンSAPに接触する垂直構造体VSを形成した後、図59に示したように、前記鋳型構造体100を貫通するトレンチ200を形成する。次に、図60に示したように、前記トレンチ200によってその側壁が露出された前記犠牲膜130を選択的に除去することで、前記垂直構造体VS及び前記選択活性パターンSAPの側壁を露出させるリセス領域210を形成した後、図61に示したように、前記リセス領域210を満たす水平構造体HSを形成する。前記垂直構造体VS及び前記水平構造体HSを形成する段階は図1~図11を参照して説明した第1実施形態又は図12~図21を参照して説明した第2実施形態に係る3次元半導体装置の製造方法を利用する。この場合、前記垂直構造体VSは図示したように、垂直パターン155、半導体スペーサ165、半導体胴体部175、及び埋め立てパターン185を含み、前記水平構造体HSは前記リセス領域210の内壁を覆う水平パターン220及び前記リセス領域210の残り空間を満たす導電パターン230を含む。図1~図43を参照して説明した前記垂直パターン155及び前記水平パターン220と関わる技術的特徴はこの実施形態に係る3次元半導体装置も同一に有することができる。この実施形態によれば、前記半導体膜、そしてその結果物として前記選択活性パターンSAPは前記ホール又は前記開口部を満たすように形成でき、その結果として、前記選択活性パターンSAPは図示したように、実質的に長方形断面を有する。一方、前記ホール又は前記開口部の側壁が前記基板10の上部面に垂直ではない場合、前記選択活性パターンSAPは実質的に台形断面を有する。これに加えて、本発明の変形された実施形態によれば、図61に示したように、前記半導体胴体部175の下部領域の一部は前記選択活性パターンSAPの上部に延伸される。この場合、前記半導体胴体部175の下部に位置する前記選択活性パターンSAPは長方形又は台形断面を有する。このような構造は前記半導体胴体部175形成のための過程における過度エッチングover-etchの結果である。図62~図66を参照すれば、前記選択活性パターンSAPは前記ホール又は前記開口部の内側壁を覆う側壁部及び前記基板10の上部面に接触する底部を含む。一実施形態によれば、前記選択活性パターンSAPの側壁部及び底部はコンフォーマルな厚さで形成され、前記選択活性パターンSAPは図62~図66に示したようにU字形の断面を有する。図46を参照して説明した3次元半導体装置を製造する方法に関する第2実施形態によれば、図63に示したように、前記リセス領域210を形成した後、前記選択活性パターンSAPの露出された側壁に選択的に選択ゲート絶縁膜LGIを形成し、図64に示したように、前記リセス領域210を満たす導電パターン230及び不純物領域240を形成する。この実施形態によれば、前記垂直パターン155はトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を全部含む。しかし、変形された実施形態によれば、前記導電パターン230を形成する前に、前記リセス領域210の内壁を覆う絶縁性薄膜を形成する段階をさらに含む。前記絶縁性薄膜は前記ブロッキング絶縁膜の一部として用いることができる。一実施形態によれば、前記選択ゲート絶縁膜LGIは酸素原子を含むガス雰囲気で前記選択活性パターンSAPの露出された側壁を選択的に酸化させる熱処理工程TT1を通じて形成する。この場合、前記選択ゲート絶縁膜LGIは熱酸化膜であり、前記選択活性パターンSAPの露出された側壁及び前記トレンチ200によって露出された前記基板10の上部面に局所的に形成する。蒸着工程と異なり、熱酸化工程の場合、前記熱酸化膜は供給される酸素原子と前記選択活性パターンSAPを構成するシリコン原子の反応を通じて形成されるので、前記選択活性パターンSAPの表面に位置するシリコン原子を消耗し、その結果として、図67に示したように、前記選択ゲート絶縁膜LGI又は前記導電パターン230の上部又は下部での前記選択活性パターンSAPの厚さW1は前記選択ゲート絶縁膜LGIの周辺での前記選択活性パターンSAPの厚さW2より大きくなる。上述のように、前記選択ゲート絶縁膜LGIを形成する間、酸素原子を含むガス雰囲気で前記熱処理工程TT1が進行する。それにも拘らず、この段階で前記垂直構造体VSの露出された表面はシリコン膜ではなく、絶縁性物質で構成される垂直パターン155である。これによって、前記選択ゲート絶縁膜LGIは前記垂直構造体VSの側壁では実質的に形成されない。図46を参照して説明した3次元半導体装置を製造する方法に関する第3実施形態によれば、図65に示したように、前記上部鋳型構造体102を形成する前に、選択トランジスタのゲートラインとして用いられる導電ライン135を先ず形成する。より具体的に、この実施形態によれば、前記基板10上に絶縁膜120及び導電膜を順に、そして交互に積層した後、これらを貫通するホール又は開口部を形成する。以後、前記ホール又は開口部を順に満たす選択ゲート絶縁膜LGI及び選択活性パターンSAPを形成する。前記上部鋳型構造体102は前記選択活性パターンSAPが形成された結果物上に形成される。結果的に、この実施形態によれば、前記導電ライン135、前記選択ゲート絶縁膜LGI、及び前記選択活性パターンSAPは図49を参照して説明した格納所優先方式を通じて形成することができる。一方、一実施形態によれば、前記導電ライン135は例えばドーピングされた多結晶シリコンである。この場合、前記下部選択ラインLSLは図66に示したように、多結晶シリコンの前記導電ライン135及び金属シリサイドパターン137を含むように形成する。例えば、前記リセス領域210を形成した後、前記リセス領域210及び前記トレンチ200を完全に、又は部分的に満たす金属膜を形成し、前記金属膜と多結晶シリコンの前記導電ライン135を反応させるシリサイド形成工程を実施する。この場合、前記導電ライン135の一部分はシリサイド化されて、前記金属シリサイドパターン137を形成する。これと異なり、前記上部鋳型構造体102のリセス領域210を満たす金属膜は反応せず金属膜で維持される。以後、前記トレンチ内に残存し、前記シリサイド形成工程に参加しない金属膜を除去する。図66は前記金属膜を除去した後の結果物を例示的に示す。図68及び図69は、本発明の実施形態に係る3次元半導体装置を比較して説明するための断面図である。より具体的に、図68及び図69は各々図1~図21を参照して説明した3次元半導体装置での電流経路及び図46又は図57~図64を参照して説明した3次元半導体装置での電流経路を示す。図68に示したように、図1~図21を参照して説明した3次元半導体装置の場合、前記基板10の上部面内に所定の深さで挿入された前記垂直パターン155が存在するため、前記不純物領域240を経由する電流経路P1が長くなる。これに加えて、前記電流経路P1の完成のためには前記基板10内に反転領域inversionregionが生成されることが要求されるが、前記垂直パターン155は前記反転領域の生成を妨害する。特に、前記反転領域は前記最下部導電パターン230に印加される電圧によって形成されるという点において、前記反転領域の抵抗は前記最下部導電パターン230からの直線距離が増加するほど幾何級数的に増加する。発明者のシミュレーションによれば、前記垂直パターン155が前記基板10に挿入された深さが0nmから70nmに増加する時、抵抗は急激に増加した。これと異なり、図69に示したように、前記選択活性パターンSAPが前記垂直パターン155なしに前記基板10上に延伸される場合には、電流経路P2が前記最下部導電パターン230に隣接して形成されるので、上述の電流経路が長くなること及び電気的抵抗の急増を予防することができる。[アンダーカット領域の形成方法及びこれによる構造]前記アンダーカット領域77が前記垂直パターン155の底面を定義する3次元半導体装置が図24を参照して例示的に説明された。以下、前記アンダーカット領域77を形成する方法及びこれによる3次元半導体装置の構造に関する本発明の実施形態を説明する。一方、後述のアンダーカット領域77の形成方法及びこれによる構造は、図24に例示的に示した構造に限定的に適用されることではなく、上述の3次元半導体装置又はその変形を実現するために適用できる。それにもかかわらず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域77に関する技術的思想を容易に適用することができるので、このような拡張的実現のための説明は省略する。これに加えて、後述の製造方法の各々は図3~図6又は図13及び図14を参照して説明した製造方法の段階に代わって適用することができ、これらを除いた他の段階は上述の実施形態の後続段階例えば、図7~図11又は図15~図21を参照して説明した段階又はそれの変形に基づいて実行することができる。図70~図83は、図24を参照して説明した前記アンダーカット領域77を形成する具体的な実施形態を示す断面図である。より具体的に、図70~図73は前記アンダーカット領域77を形成する第1実施形態を示し、図74及び図75は前記アンダーカット領域77を形成する第2実施形態を示し、図76~図81は前記アンダーカット領域77を形成する第3実施形態を示し、図82及び図83は前記アンダーカット領域77を形成する第4実施形態を示す。説明の便宜のために、第2~第4実施形態に対する説明において、第1実施形態と重複される技術的特徴に対する説明は省略する。図70を参照すれば、基板10上に絶縁膜121及び犠牲膜131を含む鋳型構造体100を形成し、前記鋳型構造体100を貫通して前記基板10の上部面を露出させる開口部105を形成した後、前記開口部105の内壁に垂直膜150及び第1半導体膜160を順に形成する。前記鋳型構造体100は図1を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜121及び犠牲膜131は前記鋳型構造体100の一部分を例示的に示し、前記鋳型構造体100は図1のように、より多い絶縁膜及び犠牲膜を含むことができる。前記開口部105は図2に示したように、ホール形であるか、又は図12に示したように、直方体形の部分を含むように形成する。この実施形態によれば、前記開口部105を形成する間、前記基板10の上部面は所定の深さでリセスされる。この場合、前記開口部105の底面は前記絶縁膜121の底面が接する前記基板10の最上部面より低い。前記基板10のこのようなリセスは前記開口部105の安定的な形成のために要求される過度エッチングover-etchingの結果である。これに加えて、前記基板10のこのようなリセスは前記垂直パターン155の構造的安全性の向上に寄与するので、意図的に実現する場合もある。前記垂直膜150及び前記第1半導体膜160は前記開口部105の側壁及び底面を実質的にコンフォーマルに覆うように形成する。示したように、前記垂直膜150及び前記第1半導体膜160の蒸着厚さの和は前記開口部105の幅の半分より小さい場合がある。即ち、前記開口部105は前記垂直膜150及び前記第1半導体膜160によって完全に満たされない場合がある。前記垂直膜150及び前記第1半導体膜160は、図28~図43を参照して説明した実施形態のうちのいずれか1つに開示された前記垂直構造体VSを構成するように形成する。例えば、前記垂直膜150は図70に示したように順に蒸着されるキャッピング膜CPL、電荷格納膜CL、及びトンネル絶縁膜TILを含み、、これら各々の物質又は物性は図28~図43を参照して説明した実施形態と実質的に同一である。また、前記第1半導体膜160は、例えば多結晶シリコン膜である。図71を参照すれば、前記第1半導体膜160及び前記垂直膜150を異方性エッチングして前記開口部105の底で前記基板10の上部面を露出させる貫通溝penetratingdent;PDを形成する。前記貫通溝PDを形成する段階は、図4を参照して説明したように、前記鋳型構造体100をエッチングマスクとして用いるプラズマ乾式エッチングの方法で実施できる。前記第1半導体膜160に対する前記異方性エッチングの結果として、前記垂直パターン155の内側壁を覆う半導体スペーサ165が形成される。また、前記貫通溝PDは前記開口部105の底面を覆う前記垂直膜150を貫通するように形成され、これによって前記貫通溝PDによって露出される側壁を有する前記垂直パターン155が形成される。即ち、図71を参照して説明した薄膜構造を有する実施形態の場合、前記キャッピング膜CPL、前記電荷格納膜CL、及び前記トンネル絶縁膜TILは前記開口部105の底の周辺で前記貫通溝PDによって露出される側壁を有する。図72を参照すれば、前記露出された電荷格納膜CLを等方的にエッチングして第1アンダーカット領域UC1を形成する。前記第1アンダーカット領域UC1は前記貫通溝PDから延長されたギャップ領域になることができ、前記キャッピング膜CPL及び前記トンネル絶縁膜TILの表面を部分的に露出させるように形成される。一実施形態によれば、前記電荷格納膜CLは例えばシリコン窒化膜である。この場合、前記第1アンダーカット領域UC1はリン酸を含むエッチング液を用いる湿式エッチング工程を通じて形成する。しかし、他の実施形態によれば、前記第1アンダーカット領域UC1は等方性乾式エッチングの方法を通じて形成できる。図73を参照すれば、前記第1アンダーカット領域UC1によって露出される前記キャッピング膜CPL及び前記トンネル絶縁膜TILを等方的にエッチングして第2アンダーカット領域を形成する。前記第2アンダーカット領域は、前記キャッピング膜CPL及び前記トンネル絶縁膜TILによって各々覆われた前記開口部105を定義する前記基板10の表面の一部、そして前記半導体スペーサ165の外側壁の下部領域及び底面を露出させるように形成され、前記第1アンダーカット領域UC1と共にアンダーカット領域77を構成する。前記第2アンダーカット領域を形成する段階は湿式エッチング又は等方的乾式エッチングの方法のうちの少なくとも1つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。次に、前記基板10と前記半導体スペーサ165とを接続する第2半導体膜170を前記アンダーカット領域77に形成する。前記第2半導体膜170は蒸着技術のうちの1つを用いて形成される半導体物質例えば、多結晶シリコンである。この場合、図示したように、前記第2半導体膜170は前記アンダーカット領域77から延長されて前記半導体スペーサ165の内壁を覆う。これに加えて、このような蒸着工程の結果として、前記第2半導体膜170は前記アンダーカット領域77内でシームseam;88を有する場合がある。前記アンダーカット領域77を形成する第2実施形態によれば、図72を参照して説明した前記第1アンダーカット領域UC1を形成する段階は、図74に示したように、前記キャッピング膜CPL及び前記トンネル絶縁膜TILを等方的にエッチングする段階を含む。前記キャッピング膜CPL及び前記トンネル絶縁膜TILは湿式エッチング又は等方的乾式方法のうちの少なくとも1つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。この場合、図75に示したように、前記電荷格納膜CLの底面は前記キャッピング膜CPL又は前記トンネル絶縁膜TILのうちの少なくとも1つの底面より前記開口部105の底面からさらに遠く離隔する。これと異なり、図72のように、前記電荷格納膜CLを先ずエッチングする場合、図73に示したように、前記キャッピング膜CPL又は前記トンネル絶縁膜TILのうちの少なくとも1つの底面は前記電荷格納膜CLの底面より前記開口部105の底面からさらに遠く離隔する。前記アンダーカット領域77を形成する第3実施形態によれば、図76に示したように、前記第1半導体膜160を形成した後、前記開口部105内に保護膜スペーサPSを形成する段階をさらに実施する。前記保護膜スペーサPSは前記第1半導体膜160に対してエッチング選択性を有する物質で形成する。一実施形態によれば、前記保護膜スペーサPSは例えば原子層蒸着技術を用いて形成されるシリコン酸化膜又はシリコン窒化膜である。これに加えて、前記保護膜スペーサPSは前記開口部105幅の半分と前記垂直膜150及び前記第1半導体膜160の蒸着厚さの和の間の差の半分より薄い厚さで形成する。即ち、前記開口部105は前記保護膜スペーサPSによっても完全に満たされないようにする。以後、前記垂直膜150を構成する薄膜のうちの一部を貫通する貫通溝PDを形成する。例えば、図77に示したように、前記貫通溝PDはその下に前記キャッピング膜CPLが残存するように形成する。次に、図78に示したように、前記貫通溝PDによって露出される前記半導体スペーサ165を等方的にエッチングして拡張されたアンダーカット領域UC0を形成し、図79及び図80に示したように、前記垂直膜150を等方的にエッチングして前記アンダーカット領域77を完成する。図79及び図80は図72を参照して説明した方法を適用した実施形態を例示的に示しているが、前記アンダーカット領域77は図70~図75を参照して説明した第1及び第2実施形態のうちの1つによる製造方法を利用して形成できる。これに加えて、前記保護膜スペーサPSは前記垂直膜150を等方的にエッチングする間に除去する。例えば、前記保護膜スペーサPSがシリコン窒化膜で形成される場合、図72を参照して説明した前記電荷格納膜CLをエッチングする段階で除去できる。又は前記保護膜スペーサPSがシリコン酸化膜で形成される場合、図73を参照して説明した前記トンネル絶縁膜TIL及び前記キャッピング膜CPLをエッチングする段階で除去できる。一方、前記拡張されたアンダーカット領域UC0によって、前記垂直パターン155と前記半導体スペーサ165の底面との間の高さの差は図73及び図75を参照して説明した第1及び第2実施形態のそれより減少する。即ち、図80に示したように、前記アンダーカット領域77は図73及び図75を参照して説明した第1及び第2実施形態のそれより拡張される。前記アンダーカット領域77の拡張は、前記第2半導体膜170が前記アンダーカット領域77の内壁をコンフォーマルに覆うことをより容易にする。また、前記アンダーカット領域77の拡張によって、前記アンダーカット領域77内には前記第2半導体膜170によって完全に満たされないボイドvoid89が形成される。前記アンダーカット領域77を形成する第4実施形態によれば、前記貫通溝PDは前記垂直膜150を貫通して前記基板10の上部面を露出するように形成する。この場合、図81に示したように、前記貫通溝PDによって露出された前記基板10の上部面は前記拡張されたアンダーカット領域UC0を形成する間に共にエッチングされることによって、前記垂直パターン155の下には拡張された貫通溝PDeが形成される。上述の第3実施形態と同様に、前記第2半導体膜170内には前記ボイド89が形成され、前記ボイド89は前記アンダーカット領域77に形成される上部ボイド89a及び前記拡張された貫通溝PDeに形成される下部ボイド89bを含む。変形された実施形態によれば、前記ボイド89は絶縁性物質例えば、シリコン酸化膜で完全に又は部分的に満たすことができる。変形された実施形態によれば、前記第2半導体膜170を形成した後、前記半導体スペーサ165及び前記第2半導体膜170に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ165及び前記第2半導体膜170内の結晶欠陥の密度は減少する。例えば、前記半導体スペーサ165及び前記第2半導体膜170が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術及びエピタキシャル技術のうちの少なくとも1つを利用して実施できる。それにも拘らず、前記基板10が単結晶ウェーハの場合、平均的に前記基板10は前記半導体スペーサ165及び前記第2半導体膜170より少ない結晶欠陥を有する。図83は、図70~図82を参照して説明した3次元半導体装置での電流経路を示す断面図である。図68を参照して説明したように、図1~図21を参照して説明した3次元半導体装置の場合、前記基板10の上部面内に所定の深さで挿入された前記垂直パターン155が存在するので、前記不純物領域240を経由する電流経路P1が長くなる。これと異なり、図83に示したように、前記第2半導体膜170後で半導体胴体部175となるは前記アンダーカット領域77によって前記最下部導電パターン230に隣接して形成されているので、電流経路P2は図68に示した電流経路P1に比較して前記最下部導電パターン230に隣接して実現する。これによって、この実施形態によれば、電流経路P1のように電流経路長の増大、及び電気的抵抗の急激な増加を予防できる。[アンダーカット領域の形成方法及びこれによる構造]図84~図90は、図24を参照して説明した前記アンダーカット領域77を形成する実施形態を例示的に示す断面図である。上述の図24を参照して前記垂直パターン155の底面が前記アンダーカット領域77によって定義される3次元半導体装置を例示的に説明した。以下、前記アンダーカット領域77を形成する方法及びこれによる3次元半導体装置の構造と関わる本発明の実施形態を説明する。これから述べるアンダーカット領域77の形成方法及びこれによる構造は、図24に例示的に示した構造に限定的に適用されるものではなく、上述の様々な実施形態が開示する3次元半導体装置又はその変形を実現するために適用できる。それにも拘らず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域77に関する技術的思想を容易に適用できることは自明であろう。従って、このような拡張的実現のための別途の説明は省略する。これに加えて、後述の製造方法の各々は図3~図6又は図13及び図14を参照して説明した製造方法の段階に代わって適用でき、これらを除いた他の段階は上述の実施形態の後続段階例えば、図7~図11又は図15~図21を参照して説明した段階又はそれの変形に基づいて実行できる。図84を参照すれば、基板10上に絶縁膜121及び犠牲膜131を含む鋳型構造体100を形成し、前記鋳型構造体100を貫通して前記基板10の上部面を露出させる開口部105を形成した後、前記開口部105の内壁に垂直膜150及び第1半導体膜160を順に形成する。次に、前記第1半導体膜160の側壁に、前記開口部105の底で前記第1半導体膜160の上部面を露出させる保護膜スペーサPSを形成する。前記鋳型構造体100は図1を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜121及び犠牲膜131は前記鋳型構造体100の一部分を例示的に示し、前記鋳型構造体100は図1に示したように、さらに多くの絶縁膜及び犠牲膜を含み得る。前記開口部105は図2に示したように、ホール形であるか、又は図12に示したように直方体形の部分を含むように形成する。この実施形態によれば、前記開口部105を形成する間、前記基板10の上部面は所定の深さでリセスされる。この場合、前記開口部105の底面は前記絶縁膜121の底面が接する前記基板10の最上部面より低くなる。前記基板10のこのようなリセスは前記開口部105の安定的な形成のために要求される過度エッチングover-etchingの結果である。これに加えて、前記基板10のこのようなリセスは前記垂直パターン155の構造的安定性の向上に寄与するので、意図的に実現する場合もある。前記垂直膜150及び前記第1半導体膜160は、前記開口部105の側壁及び底面を実質的にコンフォーマルに覆うように形成する。図示したように、前記垂直膜150及び前記第1半導体膜160の蒸着の厚さの和は前記開口部105の幅の半分より小さい。即ち、前記開口部105は前記垂直膜150及び前記第1半導体膜160によって完全には満たされない。前記垂直膜150及び前記第1半導体膜160は図28~図43を参照して説明した実施形態のうちのいずれか1つに開示された前記垂直構造体VSを構成するように形成する。例えば、前記垂直膜150は図84に示したように順に蒸着されるキャッピング膜CPL、電荷格納膜CL、及びトンネル絶縁膜TILを含み、これら各々の物質又は物性は図28~図43を参照して説明した実施形態と実質的に同一である。また、前記第1半導体膜160は例えば多結晶シリコン膜である。前記保護膜スペーサPSは前記第1半導体膜160に対してエッチング選択性を有する物質のうちの少なくとも1つを含む。例えば、前記保護膜スペーサPSはシリコン酸化膜又はシリコン窒化膜である。前記保護膜スペーサPSを形成する段階は前記第1半導体膜160が形成された結果物上に保護膜を形成した後、これを異方性エッチングして前記開口部105の底で前記第1半導体膜160の上部面を露出させる段階を含む。前記保護膜は化学気相蒸着技術又は原子層蒸着技術のうちのいずれか1つを利用して形成し、その厚さは前記第1半導体膜160によって定義されるギャップ領域の幅の半分より小さい。図85~図88を参照すれば、前記第1半導体膜160及び前記垂直膜150を順にエッチングして、前記基板10内に形成された前記開口部105の側壁の一部及び底面を露出させるアンダーカット領域77を形成する。前記アンダーカット領域77を形成する段階は、図85に示したように、前記第1半導体膜160をエッチングして前記トンネル絶縁膜TILの表面を露出する予備アンダーカット領域UC0及びこれによって定義される下端部を有する半導体スペーサ165を形成する段階を含む。具体的に、この段階は前記保護膜スペーサPSをエッチングマスクとして用いて前記第1半導体膜160の下部領域を等方的にエッチングして実施する。この実施形態によれば、前記第1半導体膜160はプラズマを使わない乾式エッチング方法を通じて等方的にエッチングされる。この時、等方的エッチング方法が適用されるので、点線に示したように、前記第1半導体膜160の露出される表面はエッチング過程の進行に従ってすべての方向に拡張される。その結果、前記半導体スペーサ165の底面は前記保護膜スペーサPSの底面より前記開口部105の底面からさらに遠く離隔する。また、前記半導体スペーサ165の底面は前記等方的エッチング方法によって曲面状を有すること呈する。前記等方的乾式エッチングの段階は例えば、1フッ素原子を含む第1ガス、2塩素原子を含む第2ガス、及び/又は3アルゴン、ヘリウム又は窒素のうちの少なくとも1つを含むキャリアガス、を用いて実施する。一実施形態によれば、前記第1ガスはCF4又はCHF3のうちの少なくとも一つであり、前記第2ガスはCl2である。他の実施形態によれば、前記第1ガスはCF4、CHF3、C2F6、CCl2F2、CH2F2、NF3又はSiF4のうちの少なくとも1つであり、前記第2ガスはCl2、BCl3又はHClのうちの少なくとも一つである。また他の実施形態によれば、前記等方的乾式エッチングの段階の間、HBr、酸素又は水素を含むエッチングガスをさらに用いる。これに加えて、前記等方的乾式エッチング段階は1気圧より低い圧力条件及び200°C~700°Cの温度条件下で実施する。例えば、前記等方的乾式エッチング段階は10トル~300トルの圧力条件及び350°C~500°Cの温度条件で実施する。一方、上述のように、前記乾式エッチング段階はプラズマを意図的に利用しないので、プラズマによる前記第1半導体膜160又は前記垂直膜150の損傷を有効に予防でき、前記第1半導体膜160に対する等方的エッチングが可能となる。前記開口部105の縦横比が大きい場合でも、前記第1半導体膜160の等方的乾式エッチングは上述のエッチングガス、温度条件及び圧力条件下で有効に実行できる。次に、図86に示したように、前記予備アンダーカット領域UC0を通じて露出された前記トンネル絶縁膜TILをエッチングして第1アンダーカット領域UC1を定義する電荷格納膜CLの表面を露出し、図87に示したように、前記第1アンダーカット領域UC1を通じて露出した前記電荷格納膜CLをエッチングして第2アンダーカット領域UC2を定義するキャッピング膜CPLの表面を露出した後、図88に示したように、前記第2アンダーカット領域UC2を通じて露出した前記キャッピング膜CPLをエッチングして前記基板10の底面及び側面を露出することによって、前記アンダーカット領域77を完成する。前記トンネル絶縁膜TIL、前記電荷格納膜CL及び前記キャッピング膜CPLをエッチングする段階は湿式エッチング方法を用いて実施する。本発明の一実施形態によれば、前記トンネル絶縁膜TIL及び前記キャッピング膜CPLは例えばシリコン酸化膜であり、前記電荷格納膜CLは例えばシリコン窒化膜である。この場合、前記トンネル絶縁膜TIL及び前記キャッピング膜CPLはフッ化水素酸を含むエッチング液を用いて等方的にエッチングでき、前記電荷格納膜CLはリン酸を含むエッチング液を用いて等方的にエッチングできる。しかし、上述の薄膜の種類及びこのためのエッチング液の種類は本発明の技術的思想を説明するために例示されたものであり、これらは多様に変形可能である。上述の実施形態によれば、前記保護膜スペーサPSは前記垂直膜150をエッチングする間に除去できる。例えば、前記保護膜スペーサPSがシリコン酸化膜の場合、前記トンネル絶縁膜TIL又は前記キャッピング膜CPLをエッチングするためのフッ化水素酸によって除去でき、シリコン窒化膜の場合、前記電荷格納膜CLをエッチングするためのリン酸によって除去できる。一側面によれば、前記トンネル絶縁膜TIL、前記電荷格納膜CL、及び前記キャッピング膜CPLをエッチングする段階の各々は、それに先立ってエッチングされた薄膜のエッチングプロフィルに影響を与える。例えば、前記電荷格納膜CLをエッチングするためにリン酸が用いられる場合、前記半導体スペーサ165の露出された表面は前記リン酸によって部分的にエッチングされる。その結果、図85と図88に示した前記半導体スペーサ165の形状は互いに異なる。即ち、図88に示した半導体パターンの下部角は図84に示した半導体パターンの下部角より丸い。薄膜のエッチングプロフィルに対する後続エッチング段階の影響は前記トンネル絶縁膜TIL及び前記電荷格納膜CLでも類似に示すことができる。また、図85~図88に例示されたエッチングプロフィルは後続エッチング段階のこのような影響を説明するために例示的に示したものであり、実際のエッチングプロファイルはエッチング工程レシピによって多様に変形可能である。他の側面によれば、前記トンネル絶縁膜TIL及び前記キャッピング膜CPLが十分なエッチング選択性を有しない物質で形成される場合、前記トンネル絶縁膜TILは前記キャッピング膜CPLをエッチングする間に追加的にエッチングされる。例えば、前記トンネル絶縁膜TIL及び前記キャッピング膜CPLが全部シリコン酸化膜で形成される場合、前記トンネル絶縁膜TILは図86及び図88を参照して説明したエッチング段階で二回エッチングされ、前記キャッピング膜CPLは図88を参照して説明したエッチング段階で一回エッチングされる。これによって、前記トンネル絶縁膜TILの下部領域は図87に示したように前記電荷格納膜CLより下方向に突き出されるが、前記キャッピング膜CPLをエッチングする段階で追加的にエッチングされて図88に示したように前記電荷格納膜CLと前記半導体スペーサ165との間で上方向にリセスされる。その結果、図88に示したように、前記垂直パターン155の底面のエッチングプロフィルは不均一になる。即ち、前記電荷格納膜CLは前記キャッピング膜CPL及び前記トンネル絶縁膜TILより前記基板10に向けて下方向に突き出され、前記キャッピング膜CPLの底面は前記トンネル絶縁膜TILの底面よりも、それら各々の下部に位置する前記基板10の上部面に近接する。図89及び図90を参照すれば、前記アンダーカット領域77を通じて露出された前記基板10の底面及び側面を覆う第2半導体膜170を形成した後、その結果物上に前記埋め立て絶縁膜180を形成して前記開口部105の少なくとも一部を埋め立てる。前記第2半導体膜170は蒸着技術のうちの1つを用いて形成される半導体物質例えば、多結晶シリコンである。この場合、図示したように、前記第2半導体膜170は前記アンダーカット領域77から上方へ延長されて前記鋳型構造体100内で前記半導体スペーサ165の内壁を覆うことができる。一方、前記アンダーカット領域77の幅及び高さは前記第2半導体膜170の内壁によって定義される空乏領域の幅より大きい。この場合、図90に示したように、前記アンダーカット領域77内には前記埋め立て絶縁膜180によって完全に満たされないボイドvoid89が形成される。変形された実施形態によれば、前記第2半導体膜170を形成した後、前記半導体スペーサ165及び前記第2半導体膜170に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ165及び前記第2半導体膜170内の結晶欠陥の密度は減少する。例えば、前記半導体スペーサ165及び前記第2半導体膜170が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術又はエピタキシャル技術のうちの少なくとも1つを利用して実施する。それでも、前記基板10が単結晶ウェーハの場合、平均的に前記基板10は前記半導体スペーサ165及び前記第2半導体膜170より少ない結晶欠陥を有する。図91は、図84~図90を参照して説明した3次元半導体装置での電流経路を示す。図68を参照して説明したように、図1~図21を参照して説明した3次元半導体装置の場合、前記基板10の上部面内に所定の深さで挿入された前記垂直パターン155が存在するので、前記不純物領域240を経由する電流経路P1が長くなる。これと異なり、図91に示したように、前記第2半導体膜170後で半導体胴体部175となるは前記アンダーカット領域77によって前記最下部導電パターン230に隣接して形成されているので、電流経路P2は図68に示した電流経路P1に比較して前記最下部導電パターン230に近接して実現する。これによって、この実施形態によれば、電流経路P1のように、電流経路長の増大か、及び電気的抵抗の急激な増加を予防できる。図92は、本発明に係るフラッシュメモリー装置を具備するメモリーカード1200の一例を簡略に示すブロック図である。図92を参照すれば、高容量のデータ格納能力を支援するためのメモリーカード1200は本発明に係るフラッシュメモリー装置1210を装着する。本発明に係るメモリーカード1200はホストHostとフラッシュメモリー装置1210との間のあらゆるデータ交換を制御するメモリーコントローラ1220を含む。SRAM1221はプロセッシングユニット1222の動作メモリーとして用いられる。ホストインターフェース1223はメモリーカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック1224はマルチビットフラッシュメモリー装置1210から読み出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェース1225は本発明のフラッシュメモリー装置1210とインタフェーシングする。プロセッシングユニット1222はメモリーコントローラ1220のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本発明に係るメモリーカード1200がホストHostとのインタフェーシングのためのコードデータを格納するROM図示せずなどを含み得ることはこの分野の通常的な知識を習得した者等に自明であろう。以上の本発明のフラッシュメモリー装置を含むメモリーカード又はメモリーシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリー装置1210を通じて信頼性の高いメモリーシステムを提供できる。特に、最近活発に推進されている半導体ディスク装置SolidStateDisk:以下SSDのようなメモリーシステムに対して本発明のフラッシュメモリー装置を提供できる。この場合、ダミーセルから惹起される読み出しエラーを遮断することで、信頼性の高いメモリーシステムを実現できる。図93は、本発明に係るフラッシュメモリーシステム1310を装着する情報処理システム1300を簡略に示すブロック図である。図93を参照すれば、モバイル機器やデスクトップコンピュータなどの情報処理システム1300に本発明のフラッシュメモリーシステム1310が装着される。本発明に係る情報処理システム1300はフラッシュメモリーシステム1310と各々システムバス1360に電気的に接続されたモデム1320、中央処理装置1330、RAM1340、ユーザインターフェース1350を含む。フラッシュメモリーシステム1310は上述のメモリーカード1200と実質的に同一に構成される。フラッシュメモリーシステム1310には中央処理装置1330によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述のフラッシュメモリーシステム1310は半導体ディスク装置SSDとなり、情報処理システム1300は大容量のデータをフラッシュメモリーシステム1310に安定的に格納できる。そして信頼性の増大に従って、フラッシュメモリーシステム1310はエラー訂正に必要となる資源を節減できるので、高速のデータ交換機能を情報処理システム1300に提供できる。図示しないが、本発明に係る情報処理システム1300に、応用チップセットApplicationChipset、カメライメージプロセッサCameraImageProcessor:CIS、入出力装置などをさらに提供できることはこの分野の通常的な知識を習得した者等に自明であろう。また、本発明に係るフラッシュメモリー装置及び/又はメモリーシステムは、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るラッシュメモリー装置及び/又はメモリーシステムは、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineIntegratedCircuitSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSPなどのような方式でパッケージ化して実装することができる。