メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち、欠陥が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、前記格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数のアドレスラッチ及び比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部を含むリペア制御部と、を含むことを特徴とする不揮発性メモリ素子。前記欠陥カラムアドレスごとにそれぞれアドレスラッチ及び比較回路が連結され、それぞれのアドレスラッチ及び比較回路は、前記欠陥カラムアドレスを一ビットずつ格納する複数のラッチ回路と、前記ラッチ回路それぞれから出力される欠陥カラムアドレスと前記入力アドレスとを比較して前記マッチング制御信号を出力する複数の比較回路と、を含むことを特徴とする請求項1に記載の不揮発性メモリ素子。前記比較回路は、それぞれ前記ラッチ回路に格納された欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第1論理レベルを有するように出力することを特徴とする請求項2に記載の不揮発性メモリ素子。前記比較回路は、それぞれ前記入力アドレスの論理レベルを有する信号、または前記入力アドレスの論理レベルと反対の信号を前記ラッチの第1及び第2ノードに論理レベル状態に応じて選択して出力する第1及び第2スイッチング素子を含むことを特徴とする請求項2に記載の不揮発性メモリ素子。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第1論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする請求項4に記載の不揮発性メモリ素子。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部と、を含むことを特徴とする請求項5に記載の不揮発性メモリ素子。前記論理組合せ部は、前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターと、を含むことを特徴とする請求項6に記載の不揮発性メモリ素子。前記メインセルまたはリダンダンシーセルは、前記リペア制御信号によって選択されることを特徴とする請求項7に記載の不揮発性メモリ素子。メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち欠陥が発生されたメモリセルの欠陥カラムアドレスを格納するためのヒューズ回路を含むヒューズ回路部と、前記ヒューズ回路部に格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数の比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部を含むリペア制御部と、を含むことを特徴とする不揮発性メモリ素子。前記比較回路は、それぞれ前記欠陥カラムアドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第1論理レベルを有するように出力することを特徴とする請求項9に記載の不揮発性メモリ素子。前記比較回路は、それぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を第1及び第2ノードに論理レベル状態に応じて選択して出力する第1及び第2スイッチング素子を含むことを特徴とする請求項9に記載の不揮発性メモリ素子。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第1論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする請求項10に記載の不揮発性メモリ素子。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部と、を含むことを特徴とする請求項12に記載の不揮発性メモリ素子。前記論理組合せ部は、前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターと、を含むことを特徴とする請求項13に記載の不揮発性メモリ素子。したがって、本発明が解決しようとする技術的課題は、リダンダンシーされた欠陥カラムアドレスをラッチし、比較するための回路の素子個数を減らして面積を減らし、性能を向上させられる不揮発性メモリ素子を提供することにある。上記課題を達成するために本発明の特徴による不揮発性メモリ素子は、メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち、欠陥が発生されたメモリセルが含まれる欠陥カラムアドレスを格納するためのカムセル部と、前記格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数のアドレスラッチ及び比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部とを含むリペア制御部を含む。前記欠陥カラムアドレスごとにそれぞれアドレスラッチ及び比較回路が連結され、それぞれのアドレスラッチ及び比較回路は、前記欠陥カラムアドレスを一ビットずつ格納する複数のラッチ回路と、前記ラッチ回路それぞれから出力される欠陥カラムアドレスと前記入力アドレスとを比較してマッチング制御信号を出力する複数の比較回路とを含む。前記比較回路は、それぞれ前記ラッチ回路に格納された欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第1論理レベルを有するように出力することを特徴とする。また、前記比較回路は、それぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を前記ラッチの第1及び第2ノードに論理レベル状態に応じて選択して出力する第1及び第2スイッチング素子を含む。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第1論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする。前記リペア制御信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンドNAND論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部とを含む。前記論理組合せ部は、前記論理組合せゲートの出力信号をノアNOR論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターとを含む。前記リペア制御信号によって、前記メインセルまたはリダンダンシーセルを選択して前記動作命令を遂行することを特徴とする。さらに、本発明の他の特徴による不揮発性メモリ素子は、メインセルとリダンダンシーセルとを含むメモリセルアレイと、前記メインセルのうち欠陥が発生されたメモリセルの欠陥カラムアドレスを格納するためのヒューズ回路を含むヒューズ回路部と、前記ヒューズ回路部に格納された欠陥カラムアドレスと動作命令によって入力される入力アドレスとを比較し、比較結果によるマッチング制御信号と欠陥カラムアドレスがあることを示すリダンダンシーチェックイネーブル信号を出力する複数の比較回路と、前記マッチング制御信号を利用してリペア制御信号を出力するリペア信号生成部とを含むリペア制御部を含む。前記比較回路は、それぞれ前記欠陥アドレスと前記入力アドレスの論理レベルが同一である場合には、前記マッチング制御信号が第1論理レベルを有するように出力することを特徴とする。また、前記比較回路はそれぞれ前記入力アドレスの論理レベルを有する信号または前記入力アドレスの論理レベルと反対の信号を第1及び第2ノードに論理レベル状態に応じて選択して出力する第1及び第2スイッチング素子を含む。前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号がすべて第1論理レベルの場合、前記入力アドレスが欠陥カラムアドレスであることを示すリペア制御信号を出力することを特徴とする。また、前記リペア信号生成部は、前記複数のマッチング制御信号と前記リダンダンシーチェックイネーブル信号をナンド論理組合せするための一つ以上の論理組合せゲートと、前記論理組合せゲートの出力信号を論理組み合わせて前記リペア制御信号で出力するための論理組合せ部とを含む。前記論理組合せ部は、前記論理組合せゲートの出力信号をノア論理組み合わせるノアゲートと、前記ノアゲートの出力信号を反転して前記リペア制御信号で出力するインバーターとを含む。以上説明したように、本発明による不揮発性メモリ素子はリペアされた欠陥カラムアドレスを臨時格納するラッチ回路と、前記欠陥カラムアドレスと入力アドレスとを比較してリペア信号を出力する比較回路を構成する素子の個数を減らして回路の面積を減らし、性能を改善させることができるという効果を奏する。以下、添付された図面を参照して本発明の好ましい実施例を説明する。図1は、本発明による不揮発性メモリ素子を示す。図1を参照すれば、不揮発性メモリ素子100はメモリセルアレイ110、ページバッファー部120、Yデコーダ130、Xデコーダ140、電圧提供部150、制御部160及びリペア制御部170を含む。メモリセルアレイ110は、メインセル部111とリダンダンシーセル部112とを含む。メインセル部111とリダンダンシーセル部112は、それぞれ複数のメモリセルがビットラインとワードラインで連結される。不揮発性メモリ素子100はデータをプログラムする時、ビットラインとワードラインを選択することによってメモリセルを選択する。メインセル部111のメモリセルに欠陥が発生されると、欠陥が発生されたメモリセルが連結されるビットラインのカラムアドレスを欠陥カラムアドレスとし、リダンダンシーセル部112にカラムに代替して動作させるリペアを遂行する。メインセル部111とリダンダンシーセル部112の一部をカムセル図示せずに定義して欠陥カラムアドレスや、不揮発性メモリ素子の動作のためのオプション情報などが格納される。ページバッファー部120は、一つ以上のビットラインに連結されるページバッファーを含む。それぞれのページバッファーは選択されたメモリセルに格納するためのデータをラッチするか、または選択されたメモリセルに格納されたデータを読出して格納する。Yデコーダ130は、入力アドレスによってページバッファーのデータ入出力の経路を提供する。この時、リペア制御信号によってメインセル部111に連結されるページバッファーとリダンダンシーセル部112に連結されたページバッファーのうちいずれか一つを連結する。Xデコーダ140は、前記入力アドレスにしたがってメモリセルアレイ110のワードラインを選択して動作電圧提供のためのグローバルワードラインに連結する。電圧提供部150はプログラム、読出し、消去動作のための動作電圧を生成してグローバルワードラインに提供する。そして、制御部160はプログラム、読出し及び消去動作のための制御信号を出力する。リペア制御部170は、カムセルに格納された欠陥カラムアドレスをラッチし、プログラムやデータ読出動作のために入力される入力アドレスと欠陥カラムアドレスとを比較してリペア制御信号を出力する。図2は、図1のリペア制御部の一実施例を示す。図2を参照すれば、本発明の一実施例によるリペア制御部170は、第1ないし第3リダンダンシー情報ラッチ部210ないし230とアドレス比較部240とを含む。前記第1ないし第3リダンダンシー情報ラッチ部210ないし230とアドレス比較部240は欠陥が発生されたカラムアドレス別にそれぞれ構成される。第1ないし第3リダンダンシー情報ラッチ部210ないし230は、第1及び第2制御信号BYTE<0>及びBYTE<1>に応答して第1ないし第8データDATALOAD<7:0>にしたがって欠陥カラムアドレスをラッチするためのラッチ回路をそれぞれ含む。第1ないし第8データDATALOAD<7:0>の反転されたデータは、第9ないし第16データDATALOAD_N<7:0>である。第1及び第2リダンダンシー情報ラッチ部210、220は、第1ないし第11欠陥カラムアドレスFAX<12:2>を出力し、第3リダンダンシー情報ラッチ部230は、リダンダンシーチェックイネーブル信号REDCHKENを出力する。第1ないし第11欠陥アドレスFAX<12:2>の反転されたデータは、第12ないし第22欠陥カラムアドレスFAX_N<12:2>である。前記第1ないし第11欠陥カラムアドレスFAX<12:2>は、欠陥が発生された一つのビットラインのカラムアドレスである。すなわち、欠陥が発生されたビットラインごとに第1ないし第11欠陥カラムアドレスFAX<12:2>が異なる。アドレス比較部240は、第1ないし第11入力アドレスAX<12:2>及び第12ないし第22入力アドレスAX_N<12:2>と前記第1ないし第3リダンダンシー情報ラッチ部210ないし230が提供する第1ないし第22欠陥カラムアドレスFAX<12:2>、FAX_N<12:2>とリダンダンシーチェックイネーブル信号REDCHKENとを比較してリペア制御信号REP_Nを出力する。前記第1ないし第2リダンダンシー情報ラッチ部210ないし220には、それぞれの欠陥カラムアドレスビットを一ビットずつ格納するための複数のラッチ回路を含む。そして、第3リダンダンシー情報ラッチ部230はリペアチェックのためのリダンダンシーチェックイネーブル信号REDCHKENを出力する。アドレス比較部240は、第1ないし第22欠陥カラムアドレスFAX<12:2>、FAX_N<12:2>と、第1ないし第22入力アドレスAX<12:2>、AX_N<12:2>とを比較してリペア制御信号REP_Nを出力するためのリダンダンシー回路が含まれる。図3は、図2のリダンダンシー情報ラッチ部のラッチ回路を示す。図3は、第1ないし第2リダンダンシー情報ラッチ部210ないし220に含まれるラッチ回路のうち一つを代表的に示したものである。図3を参照すれば、ラッチ回路211は第1ないし第4NMOSトランジスタN1ないしN4と第1ラッチL1とを含む。第1NMOSトランジスタN1は、ノードK1と接地ノードとの間に連結され、第1NMOSトランジスタN1のゲートにはラッチリセット信号RST_CAMが入力される。第1ラッチL1はノードK1とノードK2との間に連結されるラッチ回路である。第2NMOSトランジスタN2は、ノードK1とノードK3との間に連結され、第3NMOSトランジスタN3はノードK2とノードK3との間に連結される。第2NMOSトランジスタN2のゲートには第K1≦K≦8データDATALOAD<K>が入力され、第3NMOSトランジスタN3のゲートには第K8データDATALOAD_N<K>が入力される。第4NMOSトランジスタN4は、ノードK3と接地ノードとの間に連結され、第4NMOSトランジスタN4のゲートには第1または第2制御信号BYTE<0>またはBYTE<1>が入力される。ラッチ回路211が第1リダンダンシー情報ラッチ部210に含まれた場合には、第4NMOSトランジスタN1のゲートに第1制御信号BYTE<0>が入力される。そして、ラッチ回路211が第2リダンダンシー情報ラッチ部220に含まれた場合には、第4NMOSトランジスタN4のゲートに第2制御信号BYTE<1>が入力される。ラッチ回路211の動作は次のようである。不揮発性メモリ素子100が初期駆動を開始すると、制御部160はまずラッチ回路211にリセットするためのラッチリセット信号RST_CAMをハイレベルで入力する。ラッチリセット信号RST_CAMがハイレベルで入力されれば、第1NMOSトランジスタN1はターンオンされる。第1NMOSトランジスタN1がターンオンされればノードK1が接地ノードに連結される。ノードK1が接地ノードに連結されれれば第1ラッチL1がリセットされる。そして、制御部160がカムセルに格納された欠陥カラムアドレス情報をローディングして第1ないし16データDATALOAD<7:0>、DATALOAD_N<7:0>と第1及び第2制御信号BYTE<0>、BYTE<1>をリペア制御部170に提供する。ラッチ回路211が第1リダンダンシー情報ラッチ部210に含まれたラッチ回路である場合、第4NMOSトランジスタN4のゲートにハイレベルの第1制御信号BYTE<0>が入力されれば、ノードK3は接地ノードと連結される。そして、第KデータビットDATALOAD<K>と第K8データビットDATALOAD_N<K>が入力されて第1ラッチL1にデータラッチされる。第1ラッチL1に格納されたデータが第N1≦N≦11欠陥カラムアドレスFAX<N>と第N11欠陥カラムアドレスFAX_N<N>である。一方、前記のようにラッチ回路211に格納される第1ないし第22欠陥カラムアドレスFAX<12:2>、FAX_N<12:2>と第1ないし第22入力アドレスAX<12:2>、AX_N<12:2>とを比較するためのリダンダンシー回路は次のようである。図4は、図2のアドレス比較部のリダンダンシー回路を示す。図4を参照すれば、リダンダンシー回路241は、第1PMOSトランジスタP1、第1ないし第3インバーターIN1ないしIN3、第1ナンドゲートNA1、複数のアドレス比較回路241a及び第9NMOSトランジスタN9が含まれる。それぞれのアドレス比較回路241aは、第5ないし第8NMOSトランジスタN5ないしN8が含まれる。第1PMOSトランジスタP1は、電源電圧入力端とノードK4との間に連結され、第1PMOSトランジスタP1のゲートには第1インバーターIN1の出力信号が入力される。第1インバーターIN1は、第1ナンドゲートNA1の出力信号を反転出力する。第1ナンドゲートNA1にはリダンダンシーイネーブル信号RDEN_NとノードK5の信号が入力される。第2インバーターIN2は、ノードK4とノードK5との間に連結され、第3インバーターIN3は、ノードK5の電圧レベルを反転して出力する。第3インバーターIN3の出力信号はリペア制御信号REP_Nである。第5及び第6NMOSトランジスタN5、N6は、ノードK4とノードK6との間に直列連結される。第5NMOSトランジスタN5のゲートには、第1入力アドレスAX<2>が入力され、第6NMOSトランジスタN6のゲートには第1欠陥カラムアドレスFAX<2>が入力される。第7及び第8NMOSトランジスタN7、N8は、ノードK4とノードK6との間に直列連結され、第7NMOSトランジスタN7のゲートには第12入力アドレスAX_N<2>が入力され、第8NMOSトランジスタN8のゲートには第12欠陥カラムアドレスFAX_N<2>が入力される。前記アドレス比較回路241aによって第1ないし第22欠陥カラムアドレスFAX<12:2>、FAX_N<12:2>が比較される。そして、第9NMOSトランジスタN9は、ノードK7と接地ノードとの間に連結され、第9NMOSトランジスタN9のゲートにはリダンダンシーチェックイネーブル信号REDCHKENが入力される。前記図2ないし図4のように構成される本発明の一実施例によるリペア制御部170は、アドレスが入力される順序にしたがってリペア制御信号REP_Nが出力されるタイミングが異なる。図5は、図2の一実施例によるアドレス比較によるタイミング図を示す。図5aは、第1入力アドレスAX<2>を除外した第2ないし第11入力アドレスAX<12:3>がマッチングされた状態で第1入力アドレスAX<2>がマッチングされる場合のタイミング図で、図5bは第1ないし第10入力アドレスAX<11:2>はマッチングされており、第11入力アドレスAX<12>がマッチングされる場合のタイミング図を示す。図5を比較すると、先のアドレスである第1入力アドレスAX<2>が他のアドレスに比べて遅くマッチングされる場合には、ノードK4の電圧レベルが第1入力アドレスAX<2>の入力とほとんど同時に変更され、リペア制御信号REP_Nもディレイなしにアドレス入力されると同時に変更されることを確認することができる。しかしながら、図5bに示されたように、最後に入力される第11入力アドレスAX<12>が遅くマッチングされる場合には、ノードK4の電圧変化が不安定であり、これによってでリペア制御信号REP_Nが出力される時間がディレイされることを確認することができる。図6は、本発明の一実施例によるリペア制御部を示す。図6を参照すれば、本発明の実施例によるリペア制御部170は、第1及び第2ラッチ及び比較部410、420と、リダンダンシー制御部430及びリペア信号生成部440を含む。第1及び第2ラッチ及び比較部41、420とリダンダンシー制御部430、及びリペア信号生成部440は欠陥カラムアドレス別にそれぞれ構成される。第1ラッチ、及び比較部410は、第1ないし第8データDATALOAD<7:0>と第9ないし第16データDATALOAD_N<7:0>と第1制御信号BYTE<0>によって第1ないし第8欠陥カラムアドレスFAX<9:2>と第12ないし第19欠陥カラムアドレスFAX_N<9:2>とをラッチする。そして、第1ラッチ及び比較部410は、第1ないし第8入力アドレスAX<9:2>と第12ないし第19入力アドレスAX_N<9:2>を前記ラッチされた第1ないし第8欠陥カラムアドレスFAX<9:2>と第12ないし第19欠陥カラムアドレスFAX_N<9:2>とを比較し、その結果に応じて第1ないし第8アドレスマッチング信号REDHIT<9:2>を出力する。第2ラッチ及び比較部420は、第1ないし第3データDATALOAD<2:0>と、第9ないし第11データDATALOAD_N<2:0>と、第2制御信号BYTE<1>によって第9ないし第11欠陥カラムアドレスFAX<12:10>と第20ないし第22欠陥カラムアドレスFAX_N<12:10>をラッチし、第9ないし第11入力アドレスAX<12:10>と第20ないし22入力アドレスAX_N<12:10>によって第9ないし第11アドレスマッチング信号REDHIT<12:10>を出力する。リダンダンシー制御部430は、第1ないし第3データDATALOAD<2:0>と第9ないし第11データDATALOAD_N<2:0>と、第2制御信号BYTE<1>にしたがってリダンダンシーチェックイネーブル信号REDCHKENを出力する。リペア信号生成部440は、第1ないし第11アドレスマッチング信号REDHIT<12:2>とリダンダンシーチェックイネーブル信号REDCHKENに応答してリペア制御信号REP_Nを出力する。前記第1及び第2ラッチ及び比較部410において、それぞれの欠陥カラムアドレスを格納するラッチ及び比較回路は次のように構成される。図7は、図6の第1ラッチ及び比較部のラッチ、及び比較回路を示す。図7は、複数のラッチ及び比較回路のうち第1ラッチ比較部410に含まれるラッチ及び比較回路411を代表的に示したものである。図7を参照すれば、ラッチ及び比較回路411はラッチ部411aと比較部411bとを含む。比較部411Bは、第1ないし第4NMOSトランジスタNM1ないしNM4と第1及び第2インバーターI1、I2とを含み、ラッチ部411Aは第5及び第6NMOSトランジスタNM5、NM6と第1及び第2PMOSトランジスタPM1、PM2とを含む。第1NMOSトランジスタNM1は、ノードD1と接地ノードとの間に連結され、第1NMOSトランジスタNM1のゲートにはラッチリセット信号RST_CAMが入力される。第1及び第2インバーターI1、I2はノードD1とノードD2との間で第1ラッチL1を形成する。第2NMOSトランジスタNM2は、ノードD1とノードD3との間に連結され、第3NMOSトランジスタNM3はノードD2とノードD3との間に連結される。第2NMOSトランジスタNM2のゲートには第K1≦K≦8データDATALOAD<K>が入力され、第3NMOSトランジスタNM3のゲートには第K8データDATALOAD_N<K>が入力される。第4NMOSトランジスタNM4は、ノードD3と接地ノードとの間に連結され、第4NMOSトランジスタNM4のゲートには第1制御信号BYTE<0>が入力される。第5NMOSトランジスタNM5と第1PMOSトランジスタPM1は、第N入力アドレスAX<N>入力端と、ノードD4との間に連結され、第6NMOSトランジスタNM6と第2PMOSトランジスタPM2は第N11入力アドレスAX_N<N>入力端とノードD4との間に連結される。すなわち、第5NMOSトランジスタNM5と第1PMOSトランジスタPM1及び第6NMOSトランジスタNM6と第2PMOSトランジスタPM2はそれぞれスイッチ回路で構成される。第1PMOSトランジスタPM1と第6NMOSトランジスタNM6のゲートは互いに連結されており、さらにノードD2に連結される。第2PMOSトランジスタPM2と第5NMOSトランジスタNM5のゲートは互いに連結されており、さらにノードD1に連結される。ノードD1は、第N欠陥カラムアドレスFAX<N>が出力され、ノードD2は第N11欠陥カラムアドレスFAX_N<N>が出力される。そして、ノードD4から第Nアドレスマッチング信号REDHIT<N>が出力される。前記ラッチ及び比較回路411の動作は次のようである。まず、ラッチリセット信号RST_CAMによってノードD1はローレベルにリセットされる。そして、第1制御信号BYTE<0>と、第KデータDATALOAD<K>と、第K8データDATALOAD_N<K>が入力される。この時、第KデータDATALOAD<K>ハイレベルであれば、第K8データDATALOAD_N<K>はローレベルである。そして、第1制御信号BYTE<0>がハイレベルで印加される場合、第2及び第4NMOSトランジスタNM2、NM4がターンオンされる。したがって、ノードD1にはローレベルデータがラッチされ、ノードD2はハイレベルデータがラッチされる。すなわち、第N欠陥カラムアドレスFAX<N>は‘0’であり、第N11欠陥カラムアドレスFAX_N<N>は‘1’である。したがって、第2PMOSトランジスタPM2と第6NMOSトランジスタNM6はターンオンされ、第1PMOSトランジスタPM1と第5NMOSトランジスタNM5はターンオフされる。したがって、第N11入力アドレスAX_N<N>入力端がノードD4に連結される。そして、第N入力アドレスAX<N>が‘1’で入力される場合と第N入力アドレスAX<N>が‘0’で入力される二つの場合をそれぞれ説明すれば次のようである。まず、第N入力アドレスAX<N>が‘1’であれば、第N11入力アドレスAX_N<N>は‘0’である。したがって、第Nアドレスマッチング信号REDHIT<N>は‘0’となる。そして、第N入力アドレスAX<N>が‘0’であれば、第N11入力アドレスAX_N<N>は‘1’である。したがって、第Nアドレスマッチング信号REDHIT<N>は‘1’となる。前記ラッチ及び比較回路411から提供される第1ないし第11アドレスマッチング信号REDHIT<12:2>にしたがってリペア制御信号REP_Nが出力されるリペア信号生成部440は次のように構成される。図8は、図6のリペア信号生成部を示す。図8を参照すれば、リペア信号生成部440は第1ないし第3ナンドゲートNAND1ないしNAND3、ノアゲート及び第3インバーターI3が含まれる。第1ナンドゲートNAND1には、第1ないし第4アドレスマッチング信号REDHIT<2:5>が入力され、第2ナンドゲートNAND2には第5ないし第8アドレスマッチング信号REDHIT<6:9>が入力される。そして、第3ゲートNAND3には第9ないし第11アドレスマッチング信号REDHIT<10:12>が入力され、リダンダンシーチェックイネーブル信号REDCHKENが入力される。第1ないし第3ナンドゲートNAND1ないしNAND3は、入力端に入力される信号がすべてハイレベルである場合のみに、ローレベル信号を出力する。したがって、第1ないし第11アドレスマッチング信号REDHIT<12:2>がすべてハイレベルで印加され、リダンダンシーチェックイネーブル信号REDCHKENがハイレベルであれば、第1ないし第3ナンドゲートNAND1ないしNAND3がすべてローレベル信号を出力する。第1ないし第3ナンドゲートNAND1ないしNAND3が出力する出力信号はすべてノアゲートに入力される。ノアゲートは入力される信号がすべてローレベルである場合のみに、ハイレベル信号を出力する。ノアゲートの出力信号は、第3インバーターI3に入力され、第3インバーターI3の出力信号はリペア制御信号REP_Nである。したがって、第1ないし第2ラッチ及び比較部410、420とリダンダンシー制御部430は、欠陥カラムアドレスと入力アドレスがすべて同一の場合のみに第1ないし第11アドレスマッチング信号REDHIT<12:2>がハイレベルで出力し、リダンダンシーチェックイネーブル信号REDCHKENをもハイレベルで出力する。これにより、リペア信号生成部440はローレベルのリペア制御信号REP_Nを出力する。リペア制御信号REP_Nがローレベルで出力されれば、該入力アドレスが欠陥カラムアドレスであるものと判断する。一方、前記ラッチ及び比較部411の回路は次のように構成されうる。図9は、図6の第1ラッチ及び比較部のラッチ及び比較回路を示した他の実施例である。図9を参照すれば、前記図7のラッチ部411bと同一のラッチ部に比較部411cのみが異なるように構成される。したがって比較部411cのみについて説明する。比較部411cは、第7及び第8NMOSトランジスタNM7、NM8を含む。第7NMOSトランジスタNM7は、第N入力アドレスAX<N>の入力端とノードD5との間に連結され、第8NMOSトランジスタNM8は第N11入力アドレスAX_N<N>が入力端とノードD5との間に連結される。第7NMOSトランジスタNM7のゲートにはノードD1が連結され、第8NMOSトランジスタNM8のゲートにはノードD2が連結される。図9の比較部411cを図7に示された比較部411bと比較すると、PMOSトランジスタとNMOSトランジスタを利用してスイッチング回路の役目をした比較部411bを、単にNMOSトランジスタのみを利用するように変更したもので、その動作特性は同一である。また、不揮発性メモリ素子100はカムセルに欠陥カラムアドレスを格納する方式と異なるように、ヒューズカットティングを利用して欠陥カラムアドレス情報を格納する場合もある。このような場合には、欠陥カラムアドレスが格納されるヒューズ回路を図7に示されたラッチ部411aの代わりに連結することで、同一のラッチ及び比較部411bの動作を可能にする。図10は、図6の第1ラッチ及び比較部のラッチ及び比較回路を示したまた他の実施例である。図10を参照すれば、ヒューズカットティングを通じて欠陥カラムアドレスが格納されるヒューズ回路部411dで、第N及び第N11欠陥カラムアドレスFAX<N>、FAX_N<N>が出力され、これによって第N及び第N11入力アドレスAX<N>、AX_N<N>をノードD4に出力する比較部411bが連結される。図11は、図6ないし図9に示された本発明の多様な実施例によるリペア制御部170でのリペア制御信号の出力を説明するためのタイミング図である。図11aは、第1入力アドレスAX<2>を除去した第2ないし第11入力アドレスAX<12:3>がマッチングされた状態で、第1入力アドレスAX<2>がマッチングされる場合のタイミング図で、図11bは第1ないし第10入力アドレスAX<11:2>はマッチングされており、第11入力アドレスAX<12>がマッチングされる場合のタイミング図を示す。図11に示されたように、本発明の多様な実施例によるラッチ比較部とリペア信号生成部とを含むリペア制御部170では、アドレスの入力順序によるマッチング順序に関係なく、リペア制御信号REP_Nが出力されることを確認することができる。したがって、アドレスマッチングの効率が高くなり、リペア制御信号REP_Nを出力するための回路より素子が相対的に減って全体面積をも減らすことができる。以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。