"メモリインターフェース回路のテストシステムであって、クロック信号の周期を遁倍した遁倍クロックを生成する遁倍クロック生成PLL回路と、前記遁倍クロックによりDQS信号の出力タイミングを選択して出力する選択回路と、前記DQS信号のリード回路側に配置され、オフセット設定機能を有するDLL回路と、テストパタンデータを自己で生成するパターン発生回路と、テストパタンデータとDQ信号とが一致しているか否かを判定する一致判定回路と、前記DQ信号を1データ遅れで受け取ったときに、前記DQ信号と前記テストパタンデータとが一致していると判定する1データ遅れ一致判定回路とを有することを特徴とするメモリインターフェース回路のテストシステム。請求項1に記載のメモリインターフェース回路のテストシステムにおいて、前記DLL回路は、前記DQS信号を遅延させたDDQS信号を出力し、前記一致判定回路は、前記DQ信号と前記テストパタンデータとが一致しているときに、前記DDQS信号の遅延が適切であることを示す判定結果を出力し、前記1データ遅れ一致判定回路は、前記DQ信号の1データ遅れのデータと前記テストパタンデータとが一致しているときに、前記DDQS信号の遅延が適切であることを示す判定結果を出力するメモリインターフェース回路のテストシステム。請求項2に記載のメモリインターフェース回路のテストシステムにおいて、前記パターン発生回路は、前記テストパタンデータと同じデータを前記DQ信号として供給し、前記一致判定回路は、前記DDQS信号に同期して取り込まれた前記DQ信号と前記テストパタンデータとの一致判定を行い、前記1データ遅れ一致判定回路は、前記DDQS信号に同期して取り込まれた前記DQ信号の1データ遅れのデータと前記テストパタンデータとの一致判定を行い、メモリインターフェース回路のテストシステム。請求項3に記載のメモリインターフェース回路のテストシステムにおいて、さらに、前記DDQS信号に同期して前記DQ信号を取り込むフリップフロップと、前記フリップフロップから供給されるDQC信号を保持するリードデータ保存用メモリ回路と、前記パターン発生回路から供給される前記テストパタンデータを保持するテストデータ保存用メモリ回路とを備え、前記一致判定回路は、リードデータ保存用メモリ回路に保持された前記DQ信号と、前記テストデータ保存用メモリ回路に保持されたテストパタンデータとの一致判定を行い、前記1データ遅れ一致判定回路は、リードデータ保存用メモリ回路に保持された前記DQ信号と、前記テストデータ保存用メモリ回路に保持されたテストパタンデータとの一致判定を行うメモリインターフェース回路のテストシステム。請求項1から4の何れか一項に記載のメモリインターフェース回路のテストシステムにおいて、前記遁倍クロック生成PLL回路は、前記クロック信号の周期を2倍した2倍クロック、または、前記クロック信号の周期を4倍した4倍クロックを生成するメモリインターフェース回路のテストシステム。特許文献1に技術は、DDLの遅延値を補償するテストができないという問題がある。特許文献1に技術では、遅延データストローブ信号DDQSのトグルエッジが、遅延データ信号DQRの中央に位置している。それによって、フリップフロップ306によるデータ信号DQのキャプチャが、十分な時間マージンを持って行われている。特許文献1に技術において、DLLの遅延値がずれている場合、マージンが減るものの、フリップフロップ306による遅延データ信号DQRのキャプチャは行われるので、テストとしてはパスとなる。このように、特許文献1に技術では、厳密なDLLの遅延値のテストを実現することが困難であった。しかし、DLLの遅延値のズレが大きく、マージンが少ない状態の製品は、セットに組み込んだ後のユーザ製品で、長時間連続で動作させることにより、ノイズや温度変化の影響を受ける。そのような場合、時間経過に伴って、フリップフロップ306でのキャプチャ動作が適切に行われなくなってしまうことがある。本発明が解決しようとする課題は、DLLの遅延値を補償するテストができるメモリインターフェース回路を供給することにある。以下に、[発明を実施するための形態]で使用される番号を用いて、[課題を解決するための手段]を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。上記の課題を解決するために、メモリインターフェース回路のテストシステムを以下のように構成する。具体的には、そのメモリインターフェース回路のテストシステム21は、クロック信号CKの周期を遁倍した遁倍クロックCKx2、CKx4を生成する遁倍クロック生成PLL回路2、14と、遁倍クロックCKx2、CKx4によりDQS信号の出力タイミングを選択して出力する選択回路5、13と、DQS信号のリード回路側に配置され、オフセット設定機能を有するDLL回路4と、テストパタンデータを自己で生成するパターン発生回路3と、テストパタンデータとDQ信号とが一致しているか否かを判定する一致判定回路9と、DQ信号を1データ遅れで受け取ったときに、DQ信号とテストパタンデータとが一致していると判定する1データ遅れ一致判定回路10とを有するように構成する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、DLLの遅延補償ができることである。その理由として、データストローブ信号DQSを2倍以上のクロックとオフセット調整機能付きDLL回路とデータ判定回路と1データ遅れ判定回路を構成することで、データ信号DQをキャプチャするタイミングを自由に設定することができ、キャプチャタイミングの厳しいタイミング状態での出荷試験も行えることである。また、通常モードのパスも同時にテストできることである。その理由として、データ信号DQは通常モードもテストモードも同じデータパスであり、データストローブ信号は、タイミング調整の組み合わせで同じパス設定でテストを行えるからである。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。[第1実施形態]図1は、本発明のメモリテストシステム21の第1実施形態の構成を例示するブロック図である。メモリテストシステム21は、DQS選択回路5と、オフセット機能付きDLL4と、DQ選択回路6と、リードデータ保存用メモリ回路7と、テストデータ保存用メモリ回路8と、一致判定回路9と、1データ遅れ判定回路10とを備えている。そのDQS選択回路5の入力端は、フリップフロップ51の出力端とフリップフロップ52の出力端に接続されている。フリップフロップ51は、データストローブ信号発生回路1の出力を、2倍速クロック発生PLL2から供給される2倍速クロックCKx2を反転させた逆相クロックでキャプチャしている。フリップフロップ52は、2倍速クロック発生PLL2から供給される2倍速クロックCKx2を非反転させた正相クロックでキャプチャしている。DQS選択回路5の出力端は、出力バッファ56に接続されている。その出力バッファ56の出力端は、端子PD1および入力バッファ57に接続されている。入力バッファ57から出力される信号は、オフセット機能付きDLL4に供給される。このオフセット機能付きDLL4は、DLLオフセット値入力12から入力される値で制御される。DQ選択回路6の入力端の一方には、通常時のデータIDQが供給され、他方には、テスト用データパターン発生器3で生成されるデータが供給される。DQ選択回路6の出力端は、フリップフロップ53に接続されている。フリップフロップ53は、DQ選択回路6からの出力を、2倍速クロック発生PLL2から2倍速クロックCKx2の逆相でキャプチャする。フリップフロップ53の出力端は、出力バッファ58に接続されている。その出力バッファ58の出力端は、端子PD2および入力バッファ59に接続されている。入力バッファ59の出力端は、フリップフロップ54とフリップフロップ55に接続されている。フリップフロップ54は、入力バッファ59からの出力を、オフセット機能付きDLL4の正相でキャプチャしている。フリップフロップ55は、入力バッファ59からの出力を、オフセット機能付きDLL4の逆相でキャプチャしている。リードデータ保存用メモリ回路7には、フリップフロップ54とフリップフロップ55の出力端が接続されている。テストデータ保存用メモリ回路8には、テスト用データパターン発生器3の出力端が接続されている。リードデータ保存用メモリ回路7の出力端は、一致判定回路9と1データ遅れ判定回路10に接続されている。同様に、テストデータ保存用メモリ回路8の出力端は、一致判定回路9と1データ遅れ判定回路10に接続されている。また、2倍速クロック発生PLL2の出力は、1/2分周期11と出力バッファ60を通してクロックCKとして端子PD3に供給されている。以下に、本実施形態のメモリテストシステム21の動作について説明を行う。まず、本実施形態に対する理解を容易にするために、一般的なSDRAMとのアクセス動作を説明する。図2は、DDRメモリが通常動作をしているときのメモリテストシステム21の動作を例示するタイミングチャートである。通常のライト動作でのデータストローブ信号DQSは、フリップフロップ51とフリップフロップ52とDQS選択回路5をとおって2倍速クロック発生PLL2の出力である2倍速クロックCKx2の立ち上がりエッジに同期して出力される。また、データ信号DQは、フリップフロップ53で2倍速クロック発生PLL2の出力である2倍速クロックCKx2の立ち下りに同期して読み書きが行われる。ライトでのデータ信号DQには、データストローブ信号DQSに対して、クロックCKの周期の90°位相差がつけられている。一方、リード動作時は、SDRAMからはデータ信号DQとデータストローブ信号DQSとが同じ位相で供給される。データストローブ信号DQSは、オフセット機能付きDLL4で位相を調整してから、フリップフロップ54とフリップフロップ55とに送られる。フリップフロップ54とフリップフロップ55は、位相が調整されたデータストローブ信号DQSを遅延データストローブ信号DDQSとして取り込む。ここで、本実施形態のアットスピードのループバック試験の動作について説明を行う。図3、図4は、本実施形態のアットスピードのループバック試験の動作を例示するタイミングチャートである。本実施形態のアットスピードのループバック試験は、2つの設定状態で行なわれる。図3は、本実施形態のメモリテストシステム21において、DLLオフセット機能付きDLL4が想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。図3のタイミングチャートのCKx2、CK、DQ、DQSに対応する波形図は、それぞれ、図1の2倍速クロックCKx2、クロックCK、データ信号DQ、データストローブ信号DQSのタイミングを示している。また、図3のDDQS2、DQC12、DQC22に対応する波形図は、不良品と判定される場合の図1の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを例示している。データストローブ信号DQSは、フリップフロップ51とDQS選択回路5を通って、2倍速クロック発生PLL2の出力である2倍速クロックCKx2の立ち下がりで同期して出力される。そのデータストローブ信号DQSは、出力バッファ56と入力バッファ57を通してオフセット機能付きDLL4に供給される。このとき、DLLオフセット値入力12によって、ホールド時間が厳しいフリップフロップ54とフリップフロップ55とで、データが正しく取り込める限界値t1になるように、オフセット値が設定される。具体的には、データストローブ信号DQSのハイ幅-90°の位相オフセット値または、データストローブ信号DQSのロー幅-90°の位相オフセット値が、フリップフロップ54とフリップフロップ55のホールド値になるようなオフセット値が設定される。図3に示されているように、このときの遅延データストローブ信号DDQSは、DDQS1のタイミングとなる。オフセット機能付きDLL4の遅延値が遅延時間t1の場合には、フリップフロップ54とフリップフロップ55は、D0-D1-D2-D3のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2は、それぞれ、DQC11とDQC21のタイミングとなる。この場合、一致判定回路9は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータと一致していると判定する。これにより、DLLが想定よりも遅延が大きくはないと判断できる。DLLの遅延値が遅延時間t2のように目標値より大きくできていると、遅延データストローブ信号DDQSは、DDQS2のタイミングとなる。フリップフロップ54とフリップフロップ55は、D1-D2-D3-0のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2はそれぞれDQC12、DQC22のタイミングとなる。この場合、一致判定回路9は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータと一致していないと判定する。図4は、本実施形態のメモリテストシステム21にいて、DLLオフセット機能付きDLL4が想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。図4のタイミングチャートのCKx2、CK、DQ、DQSに対応する波形図は、それぞれ図1の2倍速クロックCKx2、クロックCK、データ信号DQ、データストローブ信号DQSのタイミングを例示している。また、図4のタイミングチャートのDDQS1、DQC11、DQC21に対応する波形図は、良品と判定される場合の図1の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを例示している。また、図4のタイミングチャートのDDQS2、DQC12、DQC22に対応する波形図は、不良品と判定される場合の図1の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを例示している。通常動作と同じように、フリップフロップ51とフリップフロップ52を通して供給されるデータストローブ信号DQSを、データ信号DQと90°の位相差になるようにする。オフセット機能付きDLL4では、DLLオフセット値入力12によって、遅延時間t3が設定される。具体的には、データストローブ信号DQSの90°の位相と、フリップフロップ54とフリップフロップ55のセットアップ値とがオフセットとして設定され、遅延データストローブ信号DDQSはDDQS1のタイミングとなる。遅延時間t3のようにDDLの遅延値が正しくできていれば、フリップフロップ54とフリップフロップ55は、D1-D2-D3-0のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2は、それぞれ、DQC11とDQC21のタイミングとなる。このとき、1データ遅れ判定回路10は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータに対して1データ遅れであり、一致していると判定できる。DLLの遅延値が遅延時間t4のように、目標の遅延時間t3よりも小さくできていると、遅延データストローブ信号DDQSはDDQS2のタイミングとなる。このときフリップフロップ54とフリップフロップ55は、D0-D1-D2-D3のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2は、それぞれDQC12とDQC22のタイミングとなる。この場合、1データ遅れ判定回路10は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータに対する1データ遅れであると判断されず、したがって1データ遅れ判定回路10が、一致していない不良と判定する。このように図3に例示した動作のタイミングにおいて、一致判定回路9で一致を検出し、図4に例示したタイミングにおいて、1データ遅れ判定回路10で一致を検出した場合に、この製品は良品と判定される。なお、この2つの判定回路一致判定回路9、1データ遅れ判定回路10は、テスト用データパターン発生器3からのテストデータによっては両方が一致と判定する場合がある。したがって、テストデータを複数使用し、一致判定回路9と1データ遅れ判定回路10が同時に一致判定だけを出すテストパターンにならないようにすることで、より精度の高いテストを行うことが可能となる。また、図3および図4に例示した上述の動作において、DLLオフセット値入力12によって設定されるオフセット機能付きDLL4のオフセットを一義的に定義した。このオフセット機能付きDLL4のオフセットは、搭載している回路の動作マージンを考慮して決めればよい。また、オフセット値を可変にして何回か測定することも可能である。上述のように、本実施形態のメモリテストシステム21は、データ信号DQのキャプチャタイミングを可変させるための構成を備えている。具体的には、アットスピードのループバックテストにおいて、データ信号DQを、DQS選択回路5とオフセット機能付きDLL4とを介してフリップフロップ54とフリップフロップ55とにキャプチャタイミングを可変させて供給している。そして、一致判定回路9と1データ遅れ判定回路10とを構成することで、リード回路のセットアップまたはホールドを厳しいタイミングに設定し、1つ遅れた次のデータを取り込めるタイミングでのテストを行う。それによって、DLL遅延の出来栄えがテスト結果に反映される。そのため、最良タイミングのみのテストだけでなく、DLLの遅延がずれていてマージンの無い状態で動作している製品を判別することが可能となる。さらに、すべての通常動作データパス試験ができずに、他の手段で行っていたテストも実現できるという効果もある。[第2実施形態]以下に、本発明の第2実施形態について説明を行う。上述の第1実施形態では、PLLからの出力が2遁倍2倍速クロックCKx2であった。第2実施形態のメモリテストシステム21は、4遁倍4倍速クロックCKx4を使用して動作する。図5は、第2実施形態のメモリテストシステム21の構成を例示するブロック図である。4倍速クロックCKx4を供給する4倍速クロック発生PLL14と、フロップフロップ61と、フロップフロップ62と、フロップフロップ63とを備えている。フリップフロップ53の一方の入力端と4倍速クロック発生PLL14との間には、1/2分周期15が設けられている。第2実施形態のメモリテストシステム21では、データストローブ信号DQSは、45°単位で調整可能となる。図5に示されている第2実施形態のメモリテストシステム21において、通常のライト動作では、データストローブ信号DQSは、4倍速クロック発生PLL14の出力である4倍速クロックCKx4に基づいて生成される。そのデータストローブ信号DQSは、フロップフロップ61とフロップフロップ62とDQS選択回路13を通った後、出力バッファ56と入力バッファ57を介してオフセット機能付きDLL4に供給されている。データ信号DQは第1実施形態と同様である。また、リード動作は第1実施形態と同様である。以下に、第2実施形態の動作について説明を行う。図6は、第2実施形態のメモリテストシステム21において、DLLオフセット機能付きDLL4が想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。図6のタイミングチャートのCKx4、CKx2、CK、DQ、DQSに対応する波形図は、それぞれ、図5の4倍速クロックCKx4、2倍速クロックCKx2、クロックCK、データ信号DQ、データストローブ信号DQSのタイミングを示している。また、図6のタイミングチャートのDDQS1、DQC11、DQC21に対応する波形図は、良品と判定される場合の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを示している。また、図6のタイミングチャートのDDQS2,DQC12、DQC22に対応する波形図は、不良品と判定される場合の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを示している。第2実施形態のメモリテストシステム21は、データストローブ信号DQSを、フロップフロップ61とDQS選択回路13を通っている。メモリテストシステム21は、そのデータストローブ信号DQSを、4倍速クロック発生PLL14の出力である4倍速クロックCKx4の立ち下がりエッジに同期させることで、データ信号DQの一周期に対して90°送らせて出力することができる。第2実施形態における判定方法は、第1実施形態と同様に行われる。DLLオフセット値入力12によって、フリップフロップ54とフリップフロップ55が厳しいホールドでデータが正しく取り込める限界値遅延時間t5になるようなオフセット値が設定される。具体的には、データストローブ信号DQSのハイ幅-90°の位相オフセット値または、データストローブ信号DQSのロー幅-90°の位相オフセット値がフリップフロップ54とフリップフロップ55のホールド値になるようなオフセット値が設定される。図6に示されているように、遅延データストローブ信号DDQSは、DDQS1の設定値になる。DLLの遅延値が遅延時間t5の正しい遅延でできていれば、フリップフロップ54とフリップフロップ55は、D0-D1-D2-D3のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2はそれぞれ、DQC11とDQC21のタイミングとなる。このとき、一致判定回路9は、フリップフロップ54とフリップフロップ55から供給されるデータと、テスト用データパターン発生器3で生成したデータとが一致していると判定する。DLLの遅延値が遅延時間t6のように、目標の遅延時間t5より大きくできていると、フリップフロップ54とフリップフロップ55は、D1-D2-D3-0のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2はそれぞれDQC12、DQC22のタイミングとなる。この場合、一致判定回路9は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータと一致していないと判定する。図7は、第2実施形態のメモリテストシステム21にいて、DLLオフセット機能付きDLL4が想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。図7のタイミングチャートのCKx4、CKx2、CK、DQ、DQSに対応する波形図は、それぞれ図5の4倍速クロックCKx4、2倍速クロックCKx2、クロックCK、データ信号DQ、データストローブ信号DQSのタイミングを示している。図7のタイミングチャートのDDQS1、DQC11、DQC21に対応する波形図は、良品と判定される場合の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを示している。図7のタイミングチャートのDDQS2、DQC12、DQC22に対応する波形図は、不良品と判定される場合の遅延データストローブ信号DDQS、第1取得データ信号DQC1、第2取得データ信号DQC2のタイミングを示している。図7に示されているように、データストローブ信号DQSをフロップフロップ61とフロップフロップ62、フロップフロップ63とDQS選択回路13を通って、4倍速クロック発生PLL14の出力である4倍速クロックCKx4の立ち上がりエッジに同期に同期させる。メモリテストシステム21は、それによって、データ信号DQの1周期に対して270°遅らせて出力する。また、DLLオフセット値入力12によって、フリップフロップ54とフリップフロップ55が厳しいセットアップでデータが正しく取り込める限界値付近の遅延時間t7になるようにオフセットを設定する。遅延時間t7のようにDDLの遅延値が正しくできていれば、フリップフロップ54とフリップフロップ55は、D1-D2-D3-0のデータを取り込み、第1取得データ信号DQC1と第2取得データ信号DQC2は、それぞれ、DQC11とDQC21のタイミングとなる。このとき、1データ遅れ判定回路10は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータに対して1データ遅れであり、一致している判定する。DLLの遅延値が遅延時間t8のように目標の遅延時間t7よりも小さくできていると、遅延データストローブ信号DDQSはDDQS2のタイミングとなる。この場合、フリップフロップ54とフリップフロップ55は、D0-D1-D2-D3のデータを取り込む。第1取得データ信号DQC1と第2取得データ信号DQC2は、それぞれDQC12とDQC22のタイミングとなる。このとき、1データ遅れ判定回路10は、フリップフロップ54とフリップフロップ55から供給されるデータが、テスト用データパターン発生器3で生成したデータに対して1データ遅れと一致していない不良と判定する。第2実施形態のメモリテストシステム21では、データストローブ信号を論理回路で45°単位に調整を行えることで、DLLのオフセット範囲調整範囲を小さくすることが可能である。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"