半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備え、各前記アクティブエリアの上面のうち、前記第1方向における一部の領域には、前記第1方向に対して直交する第2方向において前記アクティブエリアの全体にわたって凹部が形成されており、前記第1方向において、隣り合う前記アクティブエリアにそれぞれ接続された2本の前記コンタクトの位置は相互に異なり、前記コンタクトは前記凹部の側面に接し、底面には接していないことを特徴とする半導体記憶装置。前記コンタクトの前記第1方向における長さは、前記コンタクトの前記第2方向における長さよりも長いことを特徴とする請求項1記載の半導体記憶装置。前記コンタクトの前記第1方向中央部における前記第2方向の長さは、前記コンタクトの前記第1方向両端部における前記第2方向の長さよりも長いことを特徴とする請求項1または2に記載の半導体記憶装置。前記コンタクトの中心軸を延長した直線は、前記凹部の底面と交差することを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置。前記第1方向及び前記第2方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の下端を含む平面における前記コンタクトの前記第2方向における長さは、前記第1方向及び前記第2方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の上端を含む平面における前記コンタクトの前記第2方向における長さよりも短いことを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。各前記アクティブエリアにおいて、前記凹部の数は1つであり、前記2本のコンタクトのうちの一方は、前記凹部の前記第1方向において対向する2つの側面のうちの一方に接しており、前記2本のコンタクトのうちの他方は、前記2つの側面のうちの他方に接していることを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。各前記アクティブエリアにおいて、前記凹部の数は複数であり、前記コンタクトは、前記凹部の前記第1方向において対向する2つの側面の双方に接していることを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。前記アクティブエリアの前記第2方向に向いた側面と前記凹部の底面との間の角部の曲率半径は、前記アクティブエリアの前記第2方向に向いた側面と前記アクティブエリアの上面との間の角部の曲率半径よりも大きいことを特徴とする請求項1~7のいずれか1つに記載の半導体記憶装置。前記凹部の側面は、前記凹部の内部に向かって凸になるように湾曲していることを特徴とする請求項1~8のいずれか1つに記載の半導体記憶装置。前記凹部の側面における前記第2方向の中央部には、前記凹部の内部に向けて突出した突出部が形成されており、前記突出部の幅は、前記アクティブエリアの幅よりも小さいことを特徴とする請求項1~8のいずれか1つに記載の半導体記憶装置。半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記第1方向に対して直交する第2方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、隣り合う2本の前記アクティブエリアの直上域であって前記第1方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように、コンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備えたことを特徴とする半導体記憶装置の製造方法。前記アクティブエリアの上面における前記凹部に接する部分を露出させるマスクを用いて、前記アクティブエリアをエッチングする工程をさらに備えたことを特徴とする請求項11記載の半導体記憶装置の製造方法。本発明の目的は、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第1方向における一部の領域には、前記第1方向に対して直交する第2方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第1方向において、隣り合う前記アクティブエリアにそれぞれ接続された2本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第1方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記第1方向に対して直交する第2方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、コンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。コンタクトホールは、隣り合う2本の前記アクティブエリアの直上域であって前記第1方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように形成する。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。第1の実施形態は、NAND型の不揮発性半導体記憶装置におけるアクティブエリアとコンタクトの位置関係を説明する実施形態である。半導体記憶装置の詳細な構成及び製造方法は、後述する第6の実施形態において詳しく説明する。図1は、本実施形態に係る半導体記憶装置を例示する平面図であり、図2は、図1に示すA-A’線による断面図であり、図3は、図1に示すB-B’線による断面図である。なお、図1~図3においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図4~図7についても同様である。図1に示すように、本実施形態に係る半導体記憶装置1以下、単に装置1ともいうは、NAND型フラッシュメモリである。装置1においては、シリコン基板が設けられており、このシリコン基板の上層部分に一方向に延びる複数本のSTIshallowtrenchisolation:素子分離絶縁体、図示せずが形成されている。そして、これらのSTIによって、シリコン基板の上層部分が複数本のアクティブエリアAAに区画されている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。すなわち、シリコン基板の上面に平行な方向のうち、STI及びアクティブエリアAAが延びる方向をY方向とし、STI及びアクティブエリアの配列方向、すなわち、アクティブエリアの幅方向をX方向とし、シリコン基板の上面に対して垂直な方向をZ方向とする。装置1においては、シリコン基板上に、X方向に延びる制御ゲート電極図示せずが複数本設けられている。そして、Z方向から見て、アクティブエリアAAと制御ゲート電極が重なる部分毎に、各1個の浮遊ゲート電極図示せずが設けられている。浮遊ゲート電極は、アクティブエリアAAと制御ゲート電極との間に配置されている。これにより、アクティブエリアAAと制御ゲート電極との最近接部分毎に、メモリセルが構成されている。また、アクティブエリアAAに沿って一列に配列された複数のメモリセルにより、メモリストリングが構成されている。シリコン基板の上方であって、複数本の制御ゲート電極からなる群の両側には、一対の選択ゲート電極SGが設けられている。これにより、アクティブエリアAAと選択ゲート電極SGの最近接部分には、選択トランジスタが構成されている。図1~図3に示すように、アクティブエリアAAの直上域には、Y方向に延びるビット線図示せずが設けられている。ビット線はビット線コンタクトCBによってアクティブエリアAAに接続されている。すなわち、各ビット線コンタクトCBの下端部はアクティブエリアAAに接続されており、上端部はビット線に接続されている。なお、設計では、ビット線コンタクトCBの中心軸はアクティブエリアAAの中心線上に位置させるが、実際に装置1を製造する際には、製造プロセスのばらつきにより、ビット線コンタクトCBの中心軸がアクティブエリアAAの中心線上からずれてしまう場合がある。装置1においては、アクティブエリアAAの上面6に、それぞれ、凹部7が形成されている。なお、説明の便宜上、上面6には凹部7は含まれないものとする。凹部7は、アクティブエリアAAのY方向における一部の領域に、アクティブエリアAAの幅方向X方向の全体にわたって形成されている。すなわち、凹部7は、底面7aと、底面7aから見てY方向両側に位置し、Y方向において対向する2つの側面7bによって構成されており、底面7aのX方向両側には層間絶縁膜図示せずが配置されている。側面7bは、Y方向における凹部7の上端部の長さが底面7aの長さよりも長くなるように、垂直面XZ平面に対して傾斜している。各アクティブエリアAAにおいて、凹部7は1ヶ所に形成されている。Y方向において、全てのアクティブエリアAAに形成された凹部7の位置は相互に同一である。また、アクティブエリアAAのX方向に向いた側面8と凹部7の底面7aとの間の角部7cの曲率半径raは、側面8と上面6との間の角部6aの曲率半径rbよりも大きい。すなわち、角部7cは角部6aよりも丸まっている。そして、ビット線コンタクトCBは凹部7の側面7bに接し、底面7aには接していない。ビット線コンタクトCBは、アクティブエリアAAの上面6に接していてもよく、接していなくてもよい。また、ビット線コンタクトCBの中心軸を延長した直線CBLは、凹部7の底面7aと交差している。すなわち、ビット線コンタクトCBの中心軸は、側面7bの直上域ではなく、底面7aの直上域に位置している。更に、隣り合うアクティブエリアAAにそれぞれ接続された2本のビット線コンタクトCBのうち、一方のビット線コンタクトCBは、凹部7のY方向において離隔した2つの側面7bのうちの一方に接しており、他方のビット線コンタクトCBは、2つの側面7bのうちの他方に接している。これにより、この2本のビット線コンタクトCBのY方向における位置は相互に異なっており、Z方向から見て、ビット線コンタクトCBは千鳥状に配置されている。なお、図2及び図3において、ハッチングを付した領域は断面を示しており、これらの断面は同一平面上に位置している。これに対して、ハッチングを付していない領域は側面を示しており、ハッチングを付した領域よりも紙面奥側に位置している。例えば、ハッチングを付していないビット線コンタクトCBは、ハッチングを付したビット線コンタクトCBよりも紙面奥側に位置している。ビット線コンタクトCBは、Z方向に延び、例えば、Y方向における長さがX方向における長さよりも長い。また、例えば、ビット線コンタクトCBにおいては、Y方向中央部におけるX方向の長さが、Y方向両端部におけるX方向の長さよりも長い。更に、ビット線コンタクトCBの下端部は先細りとなっており、下方に向かうほど細くなっている。このため、ビット線コンタクトCBとアクティブエリアAAとの接触面の下端を含むXY断面におけるビット線コンタクトCBのX方向における長さは、接触面の上端を含むXY断面におけるビット線コンタクトCBのX方向における長さよりも短い。ビット線コンタクトCBの形状は、例えば、下端部が下端に向かうほど細くなった略楕円柱状である。シリコン基板上には、X方向に延びるソース線図示せずが設けられており、アクティブエリアAAに接続されている。ビット線及びソース線は、アクティブエリアAAにおけるメモリストリングを挟む位置であって、一対の選択ゲート電極SGの外側に接続されている。すなわち、ビット線コンタクトCBは、アクティブエリアAAのうち、相互に異なるメモリストリングに属する2本の選択ゲート電極SGの間に位置する部分に接続されている。これにより、メモリストリングはビット線とソース線との間に接続され、メモリストリングの両端には選択トランジスタが設けられている。次に、本実施形態の作用効果について説明する。上述の如く、本実施形態に係る装置1においては、ビット線コンタクトCBが、アクティブエリアAAの上面6に形成された凹部7の側面7bに接し、底面7aには接していない。これにより、図3に示すように、XZ平面において、あるビット線コンタクトCBと、このビット線コンタクトCBが接続されたアクティブエリアAAの隣のアクティブエリアAAとの間の距離aは、アクティブエリアAAに凹部7が形成されていない場合の距離bよりも長くなる。また、ビット線コンタクトCBの下端部は先細りの形状であり、ビット線コンタクトCBとアクティブエリアAAとの接触面の下端を含むXY断面におけるX方向の長さは、この接触面の上端を含むXY断面におけるX方向の長さよりも短い。これによっても、XZ平面において、距離aは距離bよりも長くなる。一方、図1に示すように、ビット線コンタクトCBにおいては、Y方向中央部におけるX方向の長さが、Y方向両端部におけるX方向の長さよりも長い。これにより、XY平面においても、あるビット線コンタクトCBと、このビット線コンタクトが接続されたアクティブエリアAAの隣のアクティブエリアAAとの間の距離cは、アクティブエリアAAに凹部7が形成されていない場合の距離dよりも長くなる。このように、XZ平面においても、XY平面においても、凹部7を形成することにより、ビット線コンタクトCBと隣のアクティブエリアAAとの距離は大きくなる。すなわち、a>bであり、c>dである。このため、本実施形態において、あるビット線コンタクトCBと、このビット線コンタクトCBが接続されたアクティブエリアAAの隣のアクティブエリアAAとの間の最短距離以下、AA-CB最短距離ともいうは、凹部7が形成されていない場合のAA-CB最短距離よりも長くなる。これにより、アクティブエリアAA間の距離及びビット線コンタクトCBの太さを一定に維持したまま、アクティブエリアAAとビット線コンタクトCBとの間のショートマージンを大きくすることができる。換言すれば、一定のショートマージン及びコンタクトの導電性を確保しつつ、装置1の高集積化を図ることができる。一例を挙げると、アクティブエリアAAの幅は10~20nmであり、凹部7の深さは50nmであり、ビット線コンタクトCBの下端とアクティブエリアAAの凹部7の底面7aとの間の距離は10~20nmであり、ビット線コンタクトCBの下端部以外の部分の直径は10~30nmである。この場合、上述のXZ平面における距離aは35~45nm程度であり、距離bは5~10nm程度であり、XY平面における距離cは8~13nm程度であり、距離dは5~10nm程度である。そして、本実施形態におけるAA-CB最短距離は8~13nm程度であり、凹部7が形成されていない場合のAA-CB最短距離は5~10nm程度である。また、本実施形態においては、ビット線コンタクトCBの形状が例えば楕円柱状であり、ビット線コンタクトCBのY方向における長さが、X方向における長さよりも長い。これにより、ビット線コンタクトCBと凹部7の側面7bとを確実に接触させつつ、AA-CB最短距離を長くすることができる。更に、本実施形態においては、ビット線コンタクトCBの中心軸を延長した直線CBLが、凹部7の底面7aと交差している。これにより、直線CBLのX方向側には、隣のアクティブエリアAAの凹部7の底面7aが位置することになる。この結果、ビット線コンタクトCBの形状が略円柱形状又は略楕円柱形状のように、Y方向中央部においてX方向に最も張り出している形状である場合には、AA-CB最短距離をより一層長くすることができる。更にまた、本実施形態においては、隣り合う2本のビット線コンタクトCBのうちの一方のビット線コンタクトCBは、凹部7の一方側の側面7bに接しており、他方のビット線コンタクトCBは、凹部7の他方側の側面7bに接している。これにより、Z方向から見て、ビット線コンタクトCBを千鳥状に配列させることができ、ビット線コンタクトCB間の距離を大きくすることができる。この結果、ビット線コンタクトCB同士のショートマージンを確保することが容易になる。更にまた、本実施形態においては、角部7cの曲率半径raが角部6aの曲率半径rbよりも大きい。これにより、上述の距離aをより一層大きくすることができる。一例を挙げると、曲率半径raは5nm程度であり、曲率半径rbは1nm程度である。次に、第2の実施形態について説明する。図4は、本実施形態に係る半導体記憶装置を例示する平面図である。なお、図4においては、アクティブエリアの凹部近傍のみを模式的に示している。図4に示すように、本実施形態に係る半導体記憶装置2においては、Z方向から見て、凹部7の側面7bが凹部7の内部に向かって凸に湾曲している。すなわち、側面7bにおける幅方向X方向の中央部は、両端部よりも、凹部7の内部に向かって張り出している。これにより、図4に示すように、XY平面における距離c1を、前述の第1の実施形態における距離cよりも大きくすることができる。この結果、本実施形態においては、前述の第1の実施形態と比較して、AA-CB最短距離がより一層長くなり、アクティブエリアAAとビット線コンタクトCBとの間のショートマージンをより一層大きくすることができる。また、側面7bが湾曲していることにより、ビット線コンタクトCBと側面7bとの接触面積が大きくなる。これにより、ビット線コンタクトCBとアクティブエリアAAとの間の抵抗以下、単にコンタクト抵抗ともいうを低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図5は、本実施形態に係る半導体記憶装置を例示する平面図である。なお、図5においては、アクティブエリアの凹部近傍のみを模式的に示している。図5に示すように、本実施形態に係る半導体記憶装置3においては、アクティブエリアAAの凹部7の側面7bにおけるX方向の中央部に、凹部7の内部に向けて突出した突出部9が形成されている。突出部9の幅、すなわち、X方向の長さは、アクティブエリアAA全体の幅よりも細い。これにより、図5に示すように、突出部9をビット線コンタクトCBに食い込ませて、コンタクト抵抗をより一層低減することができる。また、XY平面における距離c2を、前述の第1の実施形態における距離cよりも大きくすることができる。この結果、本実施形態においては、前述の第1の実施形態と比較して、AA-CB最短距離がより長くなり、ショートマージンをより一層大きくすることができる。なお、ビット線コンタクトCBは、突出部9に加えて、凹部7の側面7bにおける突出部9以外の部分にも接していてもよい。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図6aは本実施形態に係る半導体記憶装置を例示する平面図であり、bはaに示すC-C’線による断面図である。なお、図6a及びbにおいては、アクティブエリアの凹部近傍のみを模式的に示している。また、図6bにおいて、ハッチングを付していないビット線コンタクトCBは、ハッチングを付したビット線コンタクトCBよりも紙面奥側に位置している。図6a及びbに示すように、本実施形態に係る半導体記憶装置4においては、各アクティブエリアAAにおいて、Y方向において相互に離隔した2ヶ所の領域に凹部7が形成されている。そして、隣り合う2本のアクティブエリアAAに接続された2本のビット線コンタクトCBは、Y方向における位置が相互に異なる凹部7に接触している。また、各ビット線コンタクトCBは、凹部7の2つの側面7bの双方に接している。なお、前述の第1の実施形態と同様に、ビット線コンタクトCBは凹部7の底面7aには接していない。本実施形態によれば、ビット線コンタクトCBを千鳥状に配置してビット線コンタクトCB間の距離を確保しつつ、各ビット線コンタクトCBを2つの側面7bに接触させて、コンタクト抵抗を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。なお、各アクティブエリアAAにおいて、Y方向において相互に離隔した3ヶ所以上の領域に凹部7を形成してもよい。これにより、連続して配置された3本以上のアクティブエリアAAを基本単位として、Y方向におけるビット線コンタクトCBの位置を周期的に変化させることができ、ビット線コンタクトCB間の距離をより大きくすることができる。次に、第5の実施形態について説明する。図7は、本実施形態に係る半導体記憶装置を例示する平面図である。なお、図7においては、アクティブエリアの凹部近傍のみを模式的に示している。図7に示すように、本実施形態に係る半導体記憶装置5においては、Z方向から見て、ビット線コンタクトCBの形状が略菱形である。また、ビット線コンタクトCBのY方向における長さは、X方向における長さよりも長い。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態によっても、前述の第1の実施形態と同様な作用効果を得ることができる。次に、第6の実施形態について説明する。本実施形態は、前述の第1の実施形態をより具体的に示す実施形態である。本実施形態に係る半導体記憶装置は、例えば、NANDフラッシュEEPROMElectricallyErasableProgrammableROMである。図8は、本実施形態に係る半導体記憶装置を例示する平面図であり、図9は、図8に示すD-D’線による断面図であり、図10は、図8に示すE-E’線による断面図であり、図11は、図8に示すF-F’線による断面図であり、図12は、本実施形態に係る半導体記憶装置を例示する回路図である。なお、図8においては、Z方向から見たビット線コンタクトCBの形状を円形に描いているが、前述の第1の実施形態と同様に、Y方向を長径方向とする楕円形等であってもよい。後述する図13~図24についても同様である。図8~図11に示すように、本実施形態に係る半導体記憶装置101以下、単に装置101ともいうにおいては、導電形がp形のシリコン基板11が設けられており、シリコン基板11中にはn形ウェル図示せずが形成されており、n形ウェルの上部にはp形ウェル図示せずが形成されている。上方Z方向から見て、p形ウェルはn形ウェルの内部に配置されている。そして、p形ウェルの内部には、複数のメモリストリング領域RmsがY方向に沿って相互に離隔して設定されており、メモリストリング領域Rms間の領域は、1つおきに、ビット線コンタクト領域Rbc又はソース線コンタクト領域Rscとなっている。また、p形ウェルの上層部分には、複数のメモリストリング領域Rmsを繋ぐように、Y方向に延びる複数本のSTI素子分離絶縁体13が形成されており、シリコン基板11の上層部分はSTI13によって複数本のアクティブエリアAAに区画されている。メモリストリング領域Rmsにおいては、シリコン基板11上にシリコン酸化物からなるトンネル絶縁膜14が形成されており、その上には、X方向に延びる複数本の積層体21が形成されている。また、この複数本の積層体21からなる組の両側には、X方向に延びる積層体22がそれぞれ1本ずつ形成されている。積層体21及び22は、複数本のアクティブエリアAAを跨ぐように配置されている。更に、シリコン基板11の最上層部分における積層体21及び22の直下域を除く領域には、例えばヒ素Asが導入されたn形拡散層23が形成されている。各積層体21においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極FGが設けられている。浮遊ゲート電極FGはアクティブエリアAA毎にX方向に沿って分断されている。また、積層体21においては、浮遊ゲート電極FGを覆うように絶縁膜17が設けられており、その上には、導電性材料からなる制御ゲート電極CGが設けられ、ワード線WLを構成している。絶縁膜17の材料としては、例えば、酸化シリコン、窒化シリコン、ランタンアルミネート、ランタンシリケート、ランタンアルミシリケート、酸化アルミニウム、ハフニウムアルミネート、ハフニウムシリケート、酸化亜鉛、酸化タンタル、酸化ストロンチウム、窒化シリコン、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、酸化ジルコニウム及び酸化ビスマスからなる群から選択された1種の絶縁材料、若しくは複数種類の絶縁材料からなる混合物が挙げられる。又は、絶縁膜17は、これらの絶縁材料からなる層を複数層積層した複合膜であってもよい。また、制御ゲート電極CGの材料としては、例えば、不純物が導入されたポリシリコン、タングステン、チタン、チタン窒化物、タンタル又はタンタル窒化物等の導電性材料である。制御ゲート電極CGをポリシリコンによって形成する場合には、制御ゲート電極CGはX方向に延びるライン状に設けられている。制御ゲート電極CGの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層32が形成されている。一方、各積層体22においては、X方向に延びる選択ゲート電極SGが設けられている。選択ゲート電極SGは、アクティブエリアAAの直上域において、浮遊ゲート電極FGを形成する導電性材料と制御ゲート電極CGを形成する導電性材料とが絶縁膜17の開口部15を介して一体化して形成されている。また、選択ゲート電極SGがポリシリコンによって形成されている場合には、選択ゲート電極SGの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層32が形成されている。ビット線コンタクト領域Rbcにおいては、アクティブエリアAA及びSTI13の上面に、凹部7が形成されている。凹部7は、X方向に沿って配列されたそれぞれ複数本のアクティブエリアAA及びSTI13にわたって、X方向に延びている。これにより、凹部7の底面7aは、アクティブエリアAAの上面6よりも下方に位置している。また、アクティブエリアAA間において、Y方向における凹部7の位置は相互に同一である。凹部7の一対の側面7bは、Y方向において相互に対向しており、上方に向かうように、垂直面XZ平面に対して傾斜している。更に、アクティブエリアAAの最上層部分には、不純物拡散領域として、例えばヒ素が導入されたn型拡散層28が形成されている。ソース線コンタクト領域Rscにおいても、アクティブエリアAAの最上層部分には、例えばヒ素が導入されてn型拡散層28が形成されている。また、シリコン基板11上には、導電性材料、例えばタングステンからなるソース線SLが形成されている。ソース線SLは、複数本のアクティブエリアAAを跨ぎ、これらのアクティブエリアAAに接触し、共通接続されている。そして、メモリストリング領域Rms、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscの全面において、シリコン基板11上には、積層体21及び22を覆うように、例えばシリコン酸化物からなる層間絶縁膜33が設けられている。層間絶縁膜33内におけるアクティブエリアAAの直上域の一部には、ビット線コンタクトCBが埋め込まれている。ビット線コンタクトCBは、例えば、タングステン等の金属によって形成されている。ビット線コンタクトCBの表面にはバリア膜が形成されていてもよい。バリア膜は、例えば、チタンナイトライドによって形成されている。各ビット線コンタクトCBの下端は凹部7の側面7bに接しており、底面7aには接していない。これは、例えば、TEMtransmissionelectronmicroscopy:透過型電子顕微鏡写真によって確認することができる。また、隣り合う2本のアクティブエリアAAに接続された2本のビット線コンタクトCBは、Y方向における位置が相互に異なる側面7bに接している。これにより、上方から見て、ビット線コンタクトCBは千鳥状に配置されている。層間絶縁膜33上であって、アクティブエリアAAの直上域を含む領域には、Y方向に延びるビット線BLが設けられている。各ビット線BLは各ビット線コンタクトCBの上端に接続されている。層間絶縁膜33上には、ビット線BLを埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜35が設けられている。なお、図8においては、図示の便宜上、層間絶縁膜35、層間絶縁膜33及びトンネル絶縁膜14は、図示が省略されている。装置101においては、ビット線コンタクト領域Rbcにおいて、ビット線BLがビット線コンタクトCBを介してアクティブエリアAAのn型拡散層28に接続されている。一方、ソース線コンタクト領域Rscにおいては、ソース線SLが直接アクティブエリアAAのn型拡散層28に接続されている。また、メモリストリング領域Rmsにおいては、制御ゲート電極CGとアクティブエリアAAとの最近接部分毎に、メモリセルトランジスタMTが構成される。更に、選択ゲート電極SGとアクティブエリアAAとの最近接部分には、選択トランジスタSTが構成される。これにより、図12に示すように、ビット線BLとソース線SLとの間には、アクティブエリアAA毎に、複数のメモリセルトランジスタMTが直列に接続され、その両側に選択トランジスタSTが接続されたメモリストリングMSが構成される。そして、複数本のメモリストリングMSにより、メモリセルアレイMCAが構成される。次に、本実施形態に係る半導体記憶装置101の製造方法について説明する。図13~図24は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、各図のaは工程平面図であり、各図のbはaに示すD-D’線による工程断面図であり、各図のcはaに示すE-E’線による工程断面図である。なお、図13~図24においては、ビット線コンタクト領域Rbcとこれに隣接するメモリストリング領域Rmsの一部のみを示している。先ず、図13a~cに示すように、シリコン基板11を用意する。例えば、シリコン基板11はp形のシリコンウェーハの一部である。シリコン基板11においては、複数のメモリストリング領域RmsがY方向に沿って相互に離隔して設定されている。メモリストリング領域Rms間の領域は、1つおきにビット線コンタクト領域Rbc又はソース線コンタクト領域Rsc図8参照となっている。シリコン基板11中にn形ウェル図示せずを形成する。次に、n形ウェルの上部にp形ウェル図示せずを形成する。上述のメモリストリング領域Rms、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscは、1つのp形ウェルの内側に配置される。次に、例えばシリコン酸化物を堆積させて、トンネル絶縁膜14を形成する。トンネル絶縁膜14は、通常は絶縁性であるが装置101の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。次に、トンネル絶縁膜14上に、導電性材料、例えば、不純物を含有したポリシリコン膜を堆積させる。次に、シリコン基板11を選択的にエッチングし、Y方向に延びるライン状のトレンチ12を複数本形成する。各トレンチ12は、複数のメモリストリング領域Rms並びにその間のビット線コンタクト領域Rbc及びソース線コンタクト領域Rscを通過するように形成する。次に、トレンチ12の内部に絶縁材料としてシリコン酸化物を埋め込んで、STI13を形成する。シリコン基板11の上層部分におけるSTI13間の部分が、アクティブアリアAAとなる。すなわち、シリコン基板11の上層部分は、STI13によって、p形の単結晶シリコンからなり、Y方向に延び、相互に離隔した複数本のアクティブエリアAAに区画される。次に、ポリシリコン膜を覆うように、例えば、ONO膜からなる絶縁膜17を堆積させる。次に、ポリシリコン膜を堆積させ、その後、絶縁膜17における選択ゲート電極SG図8参照が形成される予定の領域に、開口部15を形成する。次に、ポリシリコン膜及びシリコン窒化膜をこの順に積層する。このとき、後で堆積させたポリシリコン膜は開口部15内にも埋め込まれ、先に堆積させたポリシリコン膜に接触する。次に、リソグラフィ技術により、シリコン窒化膜をX方向に延びる複数本のライン状に加工し、ストッパ膜16とする。次に、ストッパ膜16をマスクとしてドライエッチングを施し、上述のポリシリコン膜、絶縁膜17及びポリシリコン膜を選択的に除去する。このとき、トンネル絶縁膜14はエッチングしない。このとき、メモリストリング領域Rmsにおいて、上側のポリシリコン膜が分断されて、X方向に延びる制御ゲート電極CGとなる。また、下側のポリシリコン膜が分断されて、X方向及びY方向にマトリクス状に配列された浮遊ゲート電極FGとなる。これにより、メモリストリング領域RmsのY方向両端部以外の領域においては、トンネル絶縁膜14上に、積層体21が複数本形成される。各積層体21は複数本のアクティブエリアAAを跨いでX方向に延びている。各積層体21においては、ポリシリコンからなりX方向に沿って分断された浮遊ゲート電極FGを絶縁膜17が埋め込み、その上にポリシリコンからなる制御ゲート電極CG及びストッパ膜16が設けられている。また、メモリストリング領域RmsのY方向両端部、すなわち、Y方向に沿って配列された複数本の積層体21からなる組の両側には、一対の積層体22が形成される。積層体22の基本的な層構造は積層体21と同様であるが、浮遊ゲート電極FGを形成するポリシリコン膜と制御ゲート電極CGを形成するポリシリコン膜とが開口部15を介して接続されており、全体として選択ゲート電極SGとなっている。また、積層体22の幅は積層体21の幅よりも大きい。更に、ビット線コンタクト領域Rbcにおいては、浮遊ゲート電極FG、絶縁膜17、制御ゲート電極CG及びストッパ膜16がエッチングにより取り除かれている。次に、積層体21及び22をマスクとして、シリコン基板11に対して例えばヒ素As等の不純物をイオン注入する。これにより、シリコン基板11の最上層部分における積層体21及び22の直下域を除く領域に、n形拡散層23が形成される。次に、図14a~cに示すように、全面に絶縁材料、例えばシリコン酸化物を堆積させて、シリコン酸化膜24を形成する。メモリストリング領域Rmsにおいては、シリコン酸化膜24は積層体21の相互間、及び、積層体21と積層体22との間に埋め込まれ、積層体22のビット線コンタクト領域Rbc側及びソース線コンタクト領域Rsc側の側面上にも形成される。ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscにおいては、シリコン酸化膜24はトンネル絶縁膜14の上面上に形成される。次に、図15a~cに示すように、異方性エッチング、例えば、RIEreactiveionetching:反応性イオンエッチングを施す。これにより、メモリストリング領域Rmsにおいては積層体21及び22の上面上からシリコン酸化膜24が除去される。シリコン酸化膜24は、積層体21及び22の相互間に残留する。また、シリコン酸化膜24は、積層体22のビット線コンタクト領域Rbc及びソース線コンタクト領域Rscに面した側面上にも残留して、スペーサとなる。また、このRIEにより、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscにおいては、シリコン基板11上からシリコン酸化膜24及びトンネル絶縁膜14が除去され、アクティブエリアAA及びSTI13が露出する。このとき、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscにおいて、シリコン酸化物からなるSTI13はシリコンからなるアクティブエリアAAよりも大きなエッチング速度でエッチングされるため、STI13の上面はアクティブエリアAAの上面よりもやや下方に位置する。また、アクティブエリアAAの上面6と側面8との間の角部6aが丸まる。これにより、この角部6aの曲率半径はrb図3参照となる。なお、図示の便宜上、図15cにおいては、STI13及びアクティブエリアAAの上面は平坦に描かれている。以後の図においても同様である。次に、図16a~cに示すように、シリコン基板11の一部、並びに積層体21及び22の全体を覆うように、レジストマスク25を形成する。レジストマスク25におけるビット線コンタクト領域RbcのY方向中央部には、X方向に延びる帯状の開口部25aを形成する。すなわち、レジストマスク25は、メモリストリング領域Rmsの全体、ソース線コンタクト領域Rscの全体、及びビット線コンタクト領域RbcのY方向両端部を覆い、ビット線コンタクト領域RbcのY方向中央部を露出させるように形成する。次に、図17a~cに示すように、例えばRIEにより、レジストマスク25をマスクとして異方性エッチングを行う。これにより、開口部25aの直下域において、アクティブエリアAA及びSTI13が掘り込まれる。この結果、ビット線コンタクト領域Rbcにおいて、シリコン基板11の上面に凹部7が形成される。凹部7は、交互に配列されたアクティブエリアAA及びSTI13を横切って、X方向に延びる。また、このRIEにより、アクティブエリアAAにおける凹部7の底面7aと側面8と間の角部7cがさらに丸まる。これにより、角部7cの曲率半径raは、レジストマスク25によって覆われている角部6aの曲率半径rbよりも大きくなる。その後、レジストマスク25図17b参照を除去する。次に、図18a~cに示すように、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、メモリストリング領域Rmsに残留していたシリコン酸化膜24と一体化して、シリコン酸化膜27となる。シリコン酸化膜27は、ビット線コンタクト領域Rbcにおいて露出しているシリコン基板11を保護するために形成する。次に、図19a~cに示すように、シリコン酸化膜27越しに、ヒ素Asをイオン注入する。これにより、ビット線コンタクト領域Rbc及びソース線コンタクト領域RscにおけるアクティブエリアAAの最上層部分に、n型拡散層28が形成される。その後、ソース線コンタクト領域Rscにソース線SLを形成し、n型拡散層28に接続する。次に、図20a~cに示すように、全面にシリコン窒化膜29を形成する。シリコン窒化膜29は、不純物の拡散を防止すると共に、後の工程においてCMPchemicalmechanicalpolishing:化学的機械研磨を施す際にストッパとして機能する。シリコン窒化膜29のうち、メモリストリング領域Rmsに形成された部分は、積層体21及び22を覆うようにほぼ平坦に形成され、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscに形成された部分は、メモリストリング領域Rmsに形成された部分に対して凹む。また、シリコン窒化膜29のうち、ビット線コンタクト領域Rbcにおいて凹部7を覆う部分は、凹部7の形状を反映して凹む。次に、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。その後、シリコン窒化膜29をストッパとしてCMPを施し、メモリストリング領域Rmsにおいて、シリコン窒化膜29上に堆積された絶縁材料を除去する。これにより、図21a~cに示すように、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscに層間絶縁部材30を埋め込む。次に、図22a~cに示すように、全面に対してエッチングを施す。このエッチングは、積層体21の制御ゲート電極CG及び積層体22の選択ゲート電極SGの上面が露出するまで行う。これにより、層間絶縁部材30、シリコン窒化膜29及びシリコン酸化膜27のうち、積層体21及び22の上面よりも上方に位置する部分が除去される。次に、シリサイド化処理を施し、制御ゲート電極CGの上部及び選択ゲート電極SGの上部にシリサイド層32を形成する。シリサイド層32は、例えば、コバルトシリサイド又はタングステンシリサイドにより形成する。次に、図23a~cに示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。この絶縁材料は、シリコン酸化膜27及び層間絶縁部材30と一体化して、層間絶縁膜33となる。なお、シリコン窒化膜29の一部は層間絶縁膜33内に残留するが、図8~図10においては図示を省略している。次に、図24a~cに示すように、層間絶縁膜33に複数のコンタクトホール34を形成する。コンタクトホール34は、アクティブエリアAA直上域に形成する。このとき、隣り合う2本のアクティブエリアAAの直上域においては、一方のアクティブエリアAAについては、凹部7の2つの側面7bのうち、Y方向の一方側の側面7bの直上域にコンタクトホール34を形成し、他方のアクティブエリアAAについては、凹部7の2つの側面7bのうち、Y方向の他方側の側面7bの直上域にコンタクトホール34を形成する。すなわち、隣り合う2本のアクティブエリアAAの直上域においては、Y方向における位置が相互に異なる領域にコンタクトホール34を形成する。これにより、Z方向から見て、複数本のコンタクトホール34を千鳥状に配列させる。また、各コンタクトホール34は、凹部7の側面7bには到達させるが、底面7aには到達させない。更に、コンタクトホール34の中心軸を延長させた直線が底面7aと交差するようにする。コンタクトホール34を形成する際には、コンタクトホール34にシリコン窒化膜29を貫通させることにより、シリコン窒化膜29をエッチングストッパ膜として利用することができる。次に、図9~図11に示すように、コンタクトホール34内に導電材料、例えば、タングステンを埋め込み、ビット線コンタクトCBを形成する。次に、層間絶縁膜33上に複数本のビット線BLを形成する。ビット線BLは、アクティブエリアAAの直上域にY方向に延びるように形成し、ビット線コンタクトCBに接続させる。次に、層間絶縁膜33上に、ビット線BLを埋め込むようにシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜35を形成する。その後、シリコンウェーハをダイシングしてシリコン基板11に切り分ける。このようにして、本実施形態に係る半導体記憶装置101が製造される。本実施形態においても、前述の第1の実施形態と同様に、ビット線コンタクト領域Rbcにおいて、アクティブエリアAAの上面6に凹部7を形成し、ビット線コンタクトCBを凹部7の側面7bに接触させ、底面7aには接触させないことにより、アクティブエリアAAとビット線コンタクトCBとの間の最短距離を長くすることができる。これにより、アクティブエリアAAの配列周期を短くしても、ビット線コンタクトCBを細くすることなく、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することができる。また、ビット線コンタクトCBを大径化することができるため、コンタクト抵抗を低減することができる。更に、リソグラフィ工程での合わせマージンを確保でき、ビット線コンタクトCBの径の縮小も抑えられるため、加工難度を低減させることができる。この結果、装置101の歩留まりが改善する。また、本実施形態においては、図17a~cに示す工程において、レジストマスク25をマスクとしてエッチングを施すことにより、アクティブエリアAAに凹部7を形成しているが、このとき、レジストマスク25には、1ヶ所のビット線コンタクト領域毎に1本の帯状の開口部25aだけを形成すればよい。このため、レジストマスク25のフォトリソグラフィが容易である。本実施形態における上記以外の作用効果は、前述の第1の実施形態と同様である。次に、第7の実施形態について説明する。本実施形態は、前述の第2の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。図25a及びbは、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。先ず、前述の第6の実施形態と同様に、図13~図17に示す工程を実施し、アクティブエリアAAの上面に凹部7を形成する。その後、レジストマスク25を除去する。次に、図25aに示すように、レジストマスク41を形成する。レジストマスク41には、X方向に延びる帯状の開口部41aを形成する。このとき、Z方向から見て、レジストマスク41の開口部41aはレジストマスク25の開口部25a図17a参照よりも太く形成し、開口部25aが位置していた領域が開口部41aの内部に含まれるようにする。これにより、アクティブエリアAAにおける凹部7の全体及び凹部7に接する部分42が、開口部41a内において露出する。露出されている部分42は、凹部7のY方向両側に配置される。このとき、各部分42のY方向における長さは、アクティブエリアAAの幅以下とする。次に、図25bに示すように、レジストマスク41をマスクとして、STI13に対して選択的に等方性エッチングを施してSTI13を後退させた後、アクティブエリアAAに対して選択的に等方性エッチングを施す。このとき、部分42はX方向及びY方向の双方からエッチングされるため、角部が丸まる。これにより、側面7bが凸状に湾曲した曲面となり、側面7bにおけるX方向中央部が、側面7bにおけるX方向両端部よりも凹部7の内部に向けて突出する。なお、STI13の露出部分もある程度エッチングされて変形するが、図25bにおいては図示を省略している。その後、レジストマスク41を除去する。以後の工程は、前述の第6の実施形態と同様である。すなわち、図18~図24、及び図8~図11に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。次に、第8の実施形態について説明する。本実施形態は、前述の第3の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。図26a及びbは、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。先ず、前述の第6の実施形態と同様に、図13~図17に示す工程を実施し、アクティブエリアAAの上面に凹部7を形成する。その後、レジストマスク25を除去する。次に、図26aに示すように、レジストマスク46を形成する。レジストマスク46には、X方向に延びる帯状の開口部46aを形成する。このとき、Z方向から見て、レジストマスク46の開口部46aは、前述の第7の実施形態におけるレジストマスク41の開口部41a図25a参照よりも更に太くし、開口部41aが位置していた領域が開口部46aの内部に含まれるようにする。従って、図17に示す工程において、レジストマスク25の開口部25aが位置していた領域も開口部46aの内部に含まれる。これにより、アクティブエリアAA及びSTI13における凹部7の全体及び凹部7に接する部分47が、開口部46a内において露出する。このとき、露出されている部分47のY方向における長さを、アクティブエリアAAの幅よりも長くする。次に、図26bに示すように、レジストマスク46をマスクとして、エッチングを施す。このとき、部分47は、X方向及びY方向の双方からエッチングされるため、角部が丸まる。また、部分47におけるX方向に向いた側面は、主としてX方向からエッチングされるため、部分47の幅、すなわち、X方向における長さが小さくなる。これにより、凹部7の側面7bにおけるX方向中央部に、凹部7の内部に向かって突出し、その幅がアクティブエリアAAの幅よりも小さい突出部9が形成される。なお、STI13の露出部分もある程度エッチングされて変形するが、図26bにおいては図示を省略している。その後、レジストマスク46を除去する。以後の工程は、前述の第6の実施形態と同様である。すなわち、図18~図24、及び図8~図11に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。但し、第7及び第8の実施形態に係る半導体記憶装置の構成は、レジストマスク41によるエッチングプロセスを採用することなく、レジストマスク25をマスクとした異方性エッチングにより凹部7を形成した後、レジストマスク25を残したまま、STI13を選択的に等方性エッチングすることにより後退させ、その後、アクティブエリアAAを選択的に等方性エッチングすることによっても実現可能である。次に、第9の実施形態について説明する。本実施形態は、前述の第4の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。図27は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、aは工程平面図であり、bはaに示すD-D’線による工程断面図であり、cはa示すE-E’線による工程断面図である。先ず、前述の第6の実施形態と同様に、図13~図15に示す工程を実施する。次に、図27a~cに示すように、レジストマスク25を形成する。このとき、前述の第6の実施形態においては、各ビット線コンタクト領域Rbcにおいて、X方向に延びる帯状の開口部25aを1ヶ所形成したが、本実施形態においては、各ビット線コンタクト領域Rbcにおいて、開口部25aをY方向において相互に異なる2ヵ所に形成する。また、各開口部25aの幅は、前述の第6の実施形態よりも細くする。次に、レジストマスク25をマスクとして異方性エッチングを施す。これにより、各ビット線コンタクト領域Rbcにおいて、各アクティブエリアAAの上面における相互に離隔した2ヶ所の領域に、凹部7を形成する。次に、前述の第6の実施形態と同様に、図18~図23に示す工程を実施する。次に、図24aに示すように、層間絶縁膜33にコンタクトホール34を千鳥状に形成する。このとき、隣り合う2本のアクティブエリアAAに到達させる2本のコンタクトホール34は、Y方向における位置が相互に異なる凹部7の直上域に形成する。そして、各コンタクトホール34は、各凹部7の2つの側面7bの双方に到達させ、底面7aには到達させない。以後の工程は、前述の第6の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置が製造される。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。例えば、前述の各実施形態においては、凹部7の側面7bが上方を向くように傾斜している例を示したが、本発明はこれには限定されず、側面7bは垂直であってもよく、逆テーパー状、すなわち、下方を向くように傾斜していてもよい。また、Z方向から見たビット線コンタクトCBの形状は楕円形及び菱形には限定されない。更に、前述の各実施形態は、相互に組み合わせて実施することができる。以上説明した実施形態によれば、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を実現することができる。