低電圧側電源から低電圧側電源電圧の供給を受け、入力されるmmは2以上の整数ビットのデジタルデータに応じて2m段階に変化する電圧を出力する選択回路と、前記選択回路から出力される電圧を所定値だけレベルシフトさせた電圧を生成するレベルシフト回路と、高電圧側電源から高電圧側電源電圧の供給を受け、入力されるnnは2以上の整数ビットのデジタルデータに応じて、前記レベルシフト回路で生成された電圧を2n段階に変化させることにより、2mn段階に変化する出力電圧を出力するnビットD/Aコンバータと、を備える、D/Aコンバータ。前記選択回路は、前記低電圧側電源電圧レベルで動作する、複数の低電圧トランジスタと、前記mビットのデジタルデータをデコードし、デコード結果に応じて前記複数の低電圧トランジスタから選択したものをオンにすることにより、前記レベルシフト回路へ前記電圧を出力させる第1のデコーダと、を備えることを特徴とする、請求項1に記載のD/Aコンバータ。前記nビットD/Aコンバータは、前記レベルシフト回路で生成された前記電圧を2n段階に分圧した分圧電圧を生成する第1の分圧回路と、2n段階に分圧された前記分圧電圧のそれぞれが供給され、前記低電圧側電源電圧レベルで動作する前記低電圧トランジスタよりも高耐圧の複数の高電圧トランジスタと、前記nビットのデジタルデータをデコードし、デコード結果に応じて前記複数の高電圧トランジスタから選択したもののみをオンにすることにより、2n段階に分圧された前記分圧電圧のいずれかを前記出力電圧として出力させる第2のデコーダと、を備えることを特徴とする、請求項2に記載のD/Aコンバータ。前記第2のデコーダは、前記nビットのデジタルデータのデコード値が大きくなるに従って、より高電圧の前記分圧電圧が供給される前記高電圧トランジスタをオンにすることを特徴とする、請求項3に記載のD/Aコンバータ。mnビットの入力デジタルデータを、mビットの上位ビット及びnビットの下位ビットに分割するビット分割部を更に備え、前記mビットのデジタルデータは、前記上位ビットであり、前記nビットのデジタルデータは、前記下位ビットであることを特徴とする、請求項4に記載のD/Aコンバータ。前記選択回路は、複数の電圧から選択した第1の電圧及び前記第1の電圧よりも1段階高い電圧である第2の電圧を出力し、前記レベルシフト回路は、前記第1の電圧を第1の値だけレベルシフトさせた電圧を第3の電圧として出力し、前記第2の電圧を前記第1の値だけレベルシフトさせた電圧を第4の電圧として出力し、前記第1の分圧回路は、前記第3の電圧と前記第4の電圧との間の電圧を2n段階に分圧することを特徴とする、請求項3乃至5のいずれか一項に記載のD/Aコンバータ。前記選択回路は、大きさが段階的に異なる2m1本の電圧のうちの低電圧側の2m本の電圧がそれぞれの一端に供給され、他端が前記第1の電圧の出力ノードと接続される、2m個の第1の低電圧トランジスタと、前記2m1本の電圧のうちの高電圧側の2m本の電圧がそれぞれの一端に供給され、他端が前記第2の電圧の出力ノードと接続される、2m個の第2の低電圧トランジスタと、を備え、前記第1のデコーダは、前記2m個の前記第1の低電圧トランジスタのいずれかをオンにすることにより前記第1の電圧を決定し、前記2m個の前記第2の低電圧トランジスタのいずれかをオンにすることにより前記第2の電圧を決定することを特徴とする、請求項6に記載のD/Aコンバータ。前記ビット分割部は、前記第1の電圧が前記第2の電圧よりも小さい場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへそのまま出力し、前記第1の電圧が前記第2の電圧よりも大きい場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへ反転して出力することを特徴とする、請求項6に記載のD/Aコンバータ。前記選択回路は、電圧値が段階的に大きくなる2m1本の電圧のうち、低電圧側から数えて奇数番目の電圧がそれぞれの一端に供給され、他端が前記第1の電圧の出力ノードと接続される、2m-11個の第1の低電圧トランジスタと、前記2m1本の電圧のうち、高電圧側から数えて偶数番目の電圧がそれぞれの一端に供給され、他端が前記第2の電圧の出力ノードと接続される、2m-1個の第2の低電圧トランジスタと、を備え、前記第1のデコーダは、前記2m-11個の前記第1の低電圧トランジスタのいずれかをオンにすることにより前記第1の電圧を決定し、前記2m-1個の前記第2の低電圧トランジスタのいずれかをオンにすることにより前記第2の電圧を決定することを特徴とする、請求項8に記載のD/Aコンバータ。前記ビット分割部は、前記上位ビットのデコード値が奇数である場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへそのまま出力し、前記上位ビットのデコード値が偶数である場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへ反転して出力することを特徴とする、請求項9に記載のD/Aコンバータ。前記ビット分割部は、前記第1の電圧が前記第2の電圧よりも小さい場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへそのまま出力し、前記第1の電圧が前記第2の電圧よりも大きい場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへ反転して出力することを特徴とする、請求項5に記載のD/Aコンバータ。前記選択回路は、複数の電圧から選択した電圧を第1の電圧として出力し、前記第1の電圧よりも1段階高い電圧である第2の電圧を出力し、前記第1の電圧又は前記第2の電圧と等しい第3の電圧を出力し、前記レベルシフト回路は、前記第1の電圧及び前記第3の電圧の中間電圧を第1の値だけレベルシフトさせて第4の電圧を生成し、前記第2の電圧及び前記第3の電圧の中間電圧を第1の値だけレベルシフトさせて第5の電圧を生成し、前記第1の分圧回路は、前記第4の電圧と前記第5の電圧との間の電圧を2n段階に分圧することを特徴とする、請求項11に記載のD/Aコンバータ。前記選択回路は、電圧値が段階的に大きくなる2m-11本の電圧のうち、低電圧側から数えて奇数番目の電圧がそれぞれの一端に供給され、他端が前記第1の電圧の出力ノードと接続される、2m-21個の第1の低電圧トランジスタと、前記2m-11本の電圧のうち、高電圧側から数えて偶数番目の電圧がそれぞれの一端に供給され、他端が前記第2の電圧の出力ノードと接続される、2m-2個の第2の低電圧トランジスタと、前記第1の電圧の前記出力ノードと第3の電圧の出力ノードとの間に接続される第3の低電圧トランジスタと、前記第2の電圧の前記出力ノードと前記第3の電圧の出力ノードとの間に接続される第4の低電圧トランジスタと、を備え、前記第1のデコーダは、前記第1の電圧の出力ノードと接続される前記2m-11個の前記第1の低電圧トランジスタのいずれかをオンにすることにより前記第1の電圧を決定し、前記第2の電圧の出力ノードと接続される前記2m-1個の前記第2の低電圧トランジスタのいずれかをオンにすることにより前記第2の電圧を決定し、前記第3の低電圧トランジスタ及び前記第4の低電圧トランジスタを相補的にオンにすることにより、前記第1の電圧又は前記第2の電圧を前記第3の電圧として出力することを特徴とする、請求項12に記載のD/Aコンバータ。前記ビット分割部は、前記上位ビットの下位から2番目のビットが1である場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへそのまま出力し、前記上位ビットの下位から2番目のビットが0である場合には、前記nビットのデジタルデータを前記nビットD/Aコンバータへ反転して出力し、前記上位ビットの下位から1番目及び2番目のビットの値が等しい場合には、前記第3の低電圧トランジスタをオンにし、前記上位ビットの下位から1番目及び2番目のビットの値が異なる場合には、前記第4の低電圧トランジスタをオンにすることを特徴とする、請求項13に記載のD/Aコンバータ。前記選択回路は、複数の電圧から選択した電圧を第1の電圧として出力し、前記レベルシフト回路は、前記第1の電圧を第1の値だけレベルシフトさせて第2の電圧を生成し、前記第1の電圧を前記第1の値とは異なる第2の値だけレベルシフトさせて第3の電圧を生成し、前記第1の分圧回路は、前記第2の電圧と前記第3の電圧との間の電圧を2n段階に分圧することを特徴とする、請求項3乃至5のいずれか一項に記載のD/Aコンバータ。前記第1の値は、前記第2の値よりも小さいことを特徴とする、請求項15に記載のD/Aコンバータ。前記選択回路は、大きさが段階的に異なる2m本の電圧がそれぞれの一端に供給され、他端が前記第3の電圧の出力ノードと接続される、2m個の前記低電圧トランジスタを備え、前記第1のデコーダは、前記2m個の前記低電圧トランジスタのいずれかをオンにすることにより前記第1の電圧を決定することを特徴とする、請求項16に記載のD/Aコンバータ。前記ビット分割部と前記nビットD/Aコンバータとの間に挿入され、前記ビット分割部からの前記nビットのデジタルデータを所定値だけレベルシフトし、レベルシフトした前記nビットのデジタルデータを前記nビットD/Aコンバータへ出力するデジタルレベルシフト回路を更に備えることを特徴とする、請求項5乃至17のいずれか一項に記載のD/Aコンバータ。供給される基準電圧を基準として前記出力電圧を増幅する出力増幅回路を更に備えることを特徴とする、請求項1乃至18のいずれか一項に記載のD/Aコンバータ。前記出力増幅回路により増幅された2mn段階に変化する前記出力電圧の最小電圧は、グランド電圧と同じ電圧であることを特徴とする、請求項19に記載のD/Aコンバータ。前記低電圧側電源とグランドとの間に接続され、前記低電圧側電源から供給される前記低電圧側電源電圧を分圧した複数の電圧を前記選択回路に出力する第2の分圧回路を更に備えることを特徴とする、請求項1乃至21のいずれか一項に記載のD/Aコンバータ。しかし、発明者は、上述のD/Aコンバータについて、以下の様な問題点を見出した。昨今のLSIのコスト低減要求に対応するためには、上述のD/Aコンバータで実現される水準以上の省面積化が求められている。従って、省面積化効果は、上述のD/Aコンバータは不十分であり、更なる省面積化技術の確立が必要である。以下に、その理由について説明する。例えば光学式記録再生装置に搭載されるシステムLSIのシステムロジックに印加される電圧は、1.0V~1.5V程度である。よって、システムロジックを構成するトランジスタは、ゲート酸化膜が薄く、チャネル長が細い低耐圧トランジスタを使用することができる。これに対し、光ピックアップLSIから出力されるサーボ駆動用のD/A出力信号は、約3Vのレンジが必要である。そのため、光ピックアップ用D/Aコンバータを構成するトランジスタは、3Vの印加電圧に対する耐圧確保が必要である。よって、光ピックアップ用D/Aコンバータでは、ゲート酸化膜が厚く、チャネル長が太い高耐圧トランジスタを使用する必要がある。上述のD/Aコンバータでは、3.0Vの電源電圧を用いる構成であるので、D/Aコンバータの回路全体で高耐圧トランジスタを用いた設計を行わなければならない。また、システムロジックからのデジタルデータ信号及び制御を3.0Vまでレベルシフトする必要があるため、システムロジックからのデジタルデータ信号及び制御の本数分のデジタルレベルシフト回路が必要である。更に、スイッチSW61及び62の次段に容量C11、C12を用いた演算増幅回路605が存在すると、高速D/A変換を行うためには、容量C11、C12の充放電を速くする必要がある。そのため、時定数の観点から、参照電圧発生回路601から増幅容量C11及びC12間の抵抗を下げる必要がある。その結果、スイッチ群602及びスイッチSW61~63を構成するトランジスタは、ON抵抗を下げるため、十分に大きいチャネル幅を有するトランジスタを用いなければならない。つまり、上述のD/Aコンバータでは、高耐圧トランジスタを用いなければないだけでなく、多数のデジタルレベルシフト回路を設け、スイッチに寸法の大きいトランジスタを用いなければならない。その結果、D/Aコンバータの更なる省面積化を実現することはできない。本発明の一態様であるD/Aコンバータは、低電圧側電源から低電圧側電源電圧の供給を受け、入力されるmmは2以上の整数ビットのデジタルデータに応じて2m段階に変化する電圧を出力する選択回路と、前記選択回路から出力される電圧を所定値だけレベルシフトさせた電圧を生成するレベルシフト回路と、高電圧側電源から高電圧側電源電圧の供給を受け、入力されるnnは2以上の整数ビットのデジタルデータに応じて、前記レベルシフト回路で生成された電圧を2n段階に変化させることにより、2mn段階に変化する出力電圧を出力するnビットD/Aコンバータと、を備えるものである。本発明の一態様であるD/Aコンバータでは、選択回路に低耐圧トランジスタを用いることができる。一般に低耐圧トランジスタは高耐圧トランジスタに比べて面積が小さい。よって、選択回路の省面積化が可能であり、これにより、D/Aコンバータの省面積化が可能となる。本発明によれば、更なる省面積化を実現することができるD/Aコンバータを提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、本発明の実施の形態1にかかるD/Aコンバータ100について説明する。D/Aコンバータ100は、6ビットのD/Aコンバータである。図1は、実施の形態1にかかるD/Aコンバータ100の構成を示す回路図である。D/Aコンバータ100は、分圧回路11、選択回路21、バイアス発生回路3、アナログレベルシフト回路41、デジタルレベルシフト回路5、下位D/Aコンバータ6、出力増幅回路71及びビット分割部81により構成される。ビット分割部81には、6ビットの入力デジタルデータD5:0が入力される。ビット分割部81は、入力デジタルデータD5:0を、3ビットの上位ビットD5:3と3ビットの下位ビットD2:0とに分割する。上位ビットD5:3は選択回路21に出力され、下位ビットD2:0はデジタルレベルシフト回路5に出力される。分圧回路11は、グランドGNDから低電圧側電源VSLへ向けて、抵抗R1~R8が直列に接続される。本実施の形態では、抵抗R1~R8は、それぞれ同一の抵抗値を有する。抵抗R8には、低電圧側電源VSLから低電圧側電源電圧VLが印加される。抵抗R1~R8の高電圧側端からは、それぞれ電圧V1~V8が、選択回路21へ出力される。また、抵抗R1の低電圧側端からは、グランド電圧である電圧V0が、選択回路21へ出力される。選択回路21には、上位ビットD5:3が入力される。選択回路21は、上位ビットD5:3をデコードし、生成したデコード値に応じて、電圧V0~V8のうちで隣接する2つの電圧を選択する。換言すると、選択回路21は、デコード値kkは、0~7の整数に応じて、電圧Vk及び電圧Vk1を選択する。そして、選択回路21は、低い側の電圧である電圧Vkを、電圧Vaとしてアナログレベルシフト回路41へ出力する。一方、高い側の電圧である電圧Vk1を、電圧Vbとしてアナログレベルシフト回路41へ出力する。例えば、デコード値が1の場合には、選択回路21は電圧V1及びV2を選択する。そして、電圧V1を電圧Vaとして出力し、電圧V2を電圧Vbとして出力する。ここで、選択回路21の構成について説明する。図2は、選択回路21の構成を示す回路図である。選択回路21は、スイッチSWa1_0~SWa1_7及びSWb1_0~SWb1_7、上位ビットデコーダDECHにより構成される。スイッチSWa1_0~SWa1_7及びSWb1_0~SWb1_7は、それぞれトランジスタにより構成される。スイッチSWa1_0~SWa1_7の一端は、それぞれ分圧回路11から電圧V0~V7が供給される。スイッチSWa1_0~SWa1_8の他端は、電圧Vaの出力ノードと接続される。スイッチSWb1_0~SWb1_7の一端は、それぞれ分圧回路11から電圧V1~V8が供給される。スイッチSWb1_0~SWb1_7の他端は、電圧Vbの出力ノードと接続される。上位ビットデコーダDECHには、低電圧側電源電圧VLが供給される。上位ビットデコーダDECHは、上位ビットD5:3をデコードし、デコード値に応じて、SWa1_0~SWa1_7及びSWb1_0~SWb1_7のオン/オフを制御する。選択回路21では、上位ビットデコーダDECHからスイッチSWa1_0~SWa1_7及びSWb1_0~SWb1_7に供給される信号は、低電圧側電源電圧VL以下の電圧レベルの信号である。また、電圧V0~V8は、低電圧側電源電圧VLを分圧した電圧であるので、いずれも低電圧側電源電圧VL以下の電圧である。よって、選択回路21では、スイッチSWa1_0~SWa1_7及びSWb1_0~SWb1_7として、低耐圧トランジスタを用いることができる。図1に戻り、D/Aコンバータ100の構成を引き続き説明する。バイアス発生回路3は、増幅器AMP1、PchトランジスタMP31及びMP32により構成される。PchトランジスタMP31及びMP32は、高電圧側電源VSHとグランドGNDとの間に縦積みに接続される。具体的には、PchトランジスタMP31のソースには、高電圧側電源VSHから高電圧側電源電圧VHが供給される。PchトランジスタMP31のドレインは、PchトランジスタMP32のソースと接続される。PchトランジスタMP32のドレインは、グランドGNDと接続される。PchトランジスタMP32のゲートには、分圧回路11から電圧V4が供給される。増幅器AMP1の非反転入力端子には、高電圧側基準電圧電源VSRから、高電圧側基準電圧Vrhが供給される。増幅器AMP1の反転入力端子は、PchトランジスタMP31のドレイン及びPchトランジスタMP32のソースと接続される。増幅器AMP1の出力端子は、PchトランジスタMP31ゲート及びアナログレベルシフト回路41と接続される。アナログレベルシフト回路41は、選択回路からの電圧Va及びVbの電圧レベルを高電圧側にシフトさせる回路である。アナログレベルシフト回路41は、電圧Va及びVbのそれぞれの電圧レベルをシフトさせた電圧Vah及びVbhを、下位D/Aコンバータ6へ出力する。アナログレベルシフト回路41は、PchトランジスタMP41~MP44により構成される。PchトランジスタMP41及びMP43は、PchトランジスタMP31と同一のチャネル幅及びチャネル長を有する。PchトランジスタMP42及びMP44は、PchトランジスタMP32と同一のチャネル幅及びチャネル長を有する。PchトランジスタMP41及びMP42は、高電圧側電源VSHとグランドGNDとの間に縦積みに接続される。具体的には、PchトランジスタMP41のソースには、高電圧側電源VSHから高電圧側電源電圧VHが供給される。PchトランジスタMP41のドレインは、PchトランジスタMP42のソースと接続される。PchトランジスタMP42のドレインは、グランドGNDと接続される。PchトランジスタMP41のゲートは、バイアス発生回路3の増幅器AMP1の出力端子から、バイアス電圧Vbias1が供給される。PchトランジスタMP42のゲートには、選択回路21から電圧Vbが供給される。PchトランジスタMP41及びMP42の間のノードからは、下位D/Aコンバータ6へ、電圧Vbhが出力される。PchトランジスタMP43及びMP44は、高電圧側電源VSHとグランドGNDとの間に縦積みに接続される。具体的には、PchトランジスタMP43のソースには、高電圧側電源VSHから高電圧側電源電圧VHが供給される。PchトランジスタMP43のドレインは、PchトランジスタMP44のソースと接続される。PchトランジスタMP44のドレインは、グランドGNDと接続される。PchトランジスタMP43のゲートは、バイアス発生回路3の増幅器AMP1の出力端子から、バイアス電圧Vbias1が供給される。PchトランジスタMP44のゲートには、選択回路21から電圧Vaが供給される。PchトランジスタMP43及びMP44の間のノードからは、下位D/Aコンバータ6へ、電圧Vahが出力される。デジタルレベルシフト回路5には、下位ビットD2:0が入力される。デジタルレベルシフト回路5には、下位ビットD2:0の電圧レベルを高電圧側にシフトさせる回路である。デジタルレベルシフト回路5は、下位ビットD2:0の電圧レベルをシフトさせた高電圧下位ビットD2:0_hを、下位D/Aコンバータ6へ出力する。下位D/Aコンバータ6は、高電圧側電源VRHから電源供給を受け、電圧Vah及びVb、高電圧下位ビットD2:0_hに基づいて、出力電圧Vnhを生成する。ここで、下位D/Aコンバータ6の構成について説明する。図3は、下位D/Aコンバータ6の構成を示す回路図である。下位D/Aコンバータ6は、分圧回路60、高電圧トランジスタスイッチSWh0~SWh7、下位ビットデコーダDECLにより構成される。分圧回路60は、抵抗R60~R67を有する。抵抗R60~R67は、電圧Vahから電圧Vbhへ向けて、この順に直列接続される。抵抗R60~R67の低電圧側端からは、電圧V60~V67が、それぞれ高電圧トランジスタスイッチSWh0~SWh7へ出力される。下位ビットデコーダDECLは、高電圧下位ビットD2:0_hをデコードし、デコード値がkである場合に高電圧トランジスタスイッチSWhkのみをオンにする。下位D/Aコンバータ6では、下位ビットデコーダDECLから高電圧トランジスタスイッチSWh0~SWh7に供給される信号は、高電圧側電源電圧VH以下の電圧レベルの信号である。また、電圧V0~V8は、アナログレベルシフト回路41により高電圧側にシフトされた電圧である。よって、下位D/Aコンバータ6では、高電圧トランジスタスイッチSWh0~SWh7として、高耐圧トランジスタが用いられる。図1に戻り、D/Aコンバータ100の構成を引き続き説明する。出力増幅回路71は、高電圧側電源VSHから電源供給を受け、出力電圧Vnhを増幅した出力電圧Voutを出力する。出力増幅回路71は、増幅器AMP2、抵抗R71及びR72により構成される。増幅器AMP2は、高電圧側電源VSHから電源供給を受ける。増幅器AMP2の非反転入力端子には、下位D/Aコンバータ6から出力電圧Vnhが供給される。増幅器AMP2の反転入力端子は、抵抗R71を介して、高電圧側基準電圧電源VSRから高電圧側基準電圧Vrhが供給される。また、増幅器AMP2の反転入力端子は、抵抗R72を介して、増幅器AMP2の出力端子と接続される。増幅器AMP2の出力端子は、出力電圧Voutを出力する。すなわち、出力増幅回路71は、正相増幅器として構成されている。抵抗R71の抵抗値をR、抵抗R72の抵抗値をNRNは、任意の正の実数とすると、出力増幅回路71の増幅率Avは以下の式1で表される。Av=1N1続いて、D/Aコンバータ100の動作について説明する。以下では、低電圧側電源電圧VLを1.0V、高電圧側電源電圧VHを3.0V、高電圧側基準電圧Vrhを高電圧側電源電圧VHの1/2である1.5Vとして説明する。分圧回路11は、低電圧側電源電圧VLである1.0Vを8等分することにより、電圧V0~V8を生成する。バイアス発生回路3は、電圧V0~V8の中間の電圧である電圧V40.5Vが、PchトランジスタMP32のゲートに供給される。よって、高電圧側基準電圧Vrhは1.5Vであるので、増幅器AMP1は、電圧V40.5VがPchトランジスタMP32のゲートに供給される場合に、PchトランジスタMP31とPchトランジスタMP32との間の接続点の電圧V31を1.5Vに維持するようにフィードバックをかける。すなわち、バイアス発生回路3は、入力電圧電圧V4を1.0Vだけレベルシフトさせた出力電圧電圧V31を生成するバイアス電流を流すためのバイアス電圧Vbias1を出力する。選択回路21の上位ビットデコーダDECHは、上位ビットD5:3をデコードする。そして、上位ビットデコーダDECHは、デコード結果に応じて、スイッチSWa1_kkは、0~8の整数及びSWb1_kをオンにする。例えば、スイッチSWa1_1がオンの場合には、スイッチSWb1_1もオンとなる。この場合、選択回路21は、電圧V1を電圧Vaとして出力し、電圧V2を電圧Vbとして出力する。つまり、選択回路21は、電圧V0~V8のうち、隣り合う電圧の低い側の電圧を電圧Vaとして出力し、高い側の電圧を電圧Vbとして出力する。従って、電圧Vb及び電圧Vaの組み合わせは、電圧V0及びV1、電圧V1及びV2、電圧V2及びV3、電圧V3及びV4、電圧V4及びV5、電圧V5及びV6、電圧V6及びV7、電圧V7及びV8の8通りとなる。アナログレベルシフト回路41のPchトランジスタMP41及びMP43のゲートには、バイアス発生回路3からバイアス電圧Vbias1が供給される。よって、アナログレベルシフト回路41は、PchトランジスタMP42及びMP44のゲートに供給される電圧Va及びVbをそれぞれ1.0Vだけレベルシフトさせた電圧Vah及びVbhを出力する。下位D/Aコンバータ6の下位ビットデコーダDECLは、高電圧下位ビットD2:0_hをデコードし、デコード結果に応じて、高電圧トランジスタスイッチSWh0~SWh7のいずれか1つのみをオンにする。これにより、下位D/Aコンバータ6は、電圧Vahと電圧Vbhとの間で分圧された8つの電圧のいずれかを、出力電圧Vnhとして出力する。なお、上述のように、選択回路21から出力される電圧Vah及びVbhの組み合わせは、8通りである。従って、出力電圧Vnhは、6ビットの入力信号に応じて、64=26段階に変化する電圧として出力される。出力電圧Vnhは、1.5V±0.5Vの範囲の電圧となる。出力増幅回路71は、出力電圧Vnhを式1に示す増幅率にて増幅することにより、出力電圧Voutを出力する。以上の動作により、D/Aコンバータ100は、デジタル信号である6ビットの入力デジタルデータD5:0を、アナログ信号である出力電圧Voutに変換することができる。なお、出力増幅回路71は、抵抗R71及びR72の抵抗比を調整することにより、高電圧側基準電圧Vrhを中心として、出力電圧Voutのダイナミックレンジを調整することができる。例えば、抵抗R71と抵抗R72との抵抗値の比を1:2とすると、出力増幅回路71は3倍の増幅率を有する。この場合、出力電圧Voutは、1.5V±1.5Vの範囲の電圧、すなわち0V~3.0Vの範囲の電圧となる。図4は、入力デジタルデータD5:0と出力電圧Vnh及び出力電圧Voutとの関係を示すグラフである。D/Aコンバータ100は、図4に示すように、入力デジタルデータD5:0に応じて、高電圧側基準電圧Vrh±1.5Vの出力電圧Voutが得られることが理解できる。なお、出力電圧Vnh及び出力電圧Voutは入力デジタルデータD5:0に応じて階段状に変化するが、図4では図面の簡素化のため、出力電圧Vnh及び出力電圧Voutの変化を直線にて表示している。D/Aコンバータ100では、選択回路21に複数のスイッチが設けられる。しかしながら、上述のように、選択回路21のスイッチには低耐圧トランジスタを用いることができる。一般に、低耐圧トランジスタは高耐圧トランジスタに比べてサイズが小さい。例えば、下位D/Aコンバータで用いられる高耐圧3V程度トランジスタと比べて、選択回路21の低耐圧1V程度トランジスタの面積は、1/10程度である。また、選択回路21のスイッチである低耐圧トランジスタを介して出力される電圧Va及びVbは、アナログレベルシフト回路41のPchトランジスタMP42及びMP44のゲートが受ける。よって、選択回路21のスイッチに流れる電流が小さいので、スイッチであるPchトランジスタのオン抵抗を小さくする必要がない。その結果、選択回路21で用いる低耐圧トランジスタの面積をさらに小さくすることができる。よって、低耐圧トランジスタからなる複数のスイッチを設けたとしても、選択回路21の面積を十分に小さくすることが可能である、従って、本構成によれば、省面積化が可能なD/Aコンバータ100を提供することができる。また、選択回路21は、上述のように、低電圧側電源電圧VL以下で動作する。よって、ビット分割部81は、低電圧側電源電圧VLで駆動するシステムロジックからの1.0Vの入力デジタルデータD5:0から分割した上位ビットD5:3を、そのまま選択回路21に供給できる。そのため、上位ビットD5:3を、下位ビットD2:0のようにレベルシフトさせる必要がないので、上位ビット用のレベルシフト回路を設ける必要がない。その結果、D/Aコンバータ100は、省面積化の点でさらに有利である。実施の形態2次に、本発明の実施の形態2にかかるD/Aコンバータ200について説明する。図5は、実施の形態2にかかるD/Aコンバータ200の構成を示す回路図である。D/Aコンバータ200は、D/Aコンバータ100の選択回路21を選択回路22に、ビット分割部81をビット分割部82に置換した構成を有する。選択回路22について説明する。図6は、選択回路22の構成を示す回路図である。選択回路22は、スイッチSW2_0~SW2_8、上位ビットデコーダDECHにより構成される。スイッチSW2_0~SW2_8は、実施の形態1にかかる選択回路21と同様に、低耐圧トランジスタにより構成される。スイッチSW2_0~SW2_8の一端は、それぞれ分圧回路11から電圧V0~V8が供給される。スイッチSW2_0、SW2_2、SW2_4、SW2_6、SW2_8の他端は、電圧Vaの出力ノードと接続される。スイッチSW2_1、SW2_3、SW2_5、SW2_7の他端は、電圧Vbの出力ノードと接続される。上位ビットデコーダDECHには、実施の形態1と同様に、低電圧側電源電圧VLが供給される。上位ビットデコーダDECHは、上位ビットD5:3をデコードし、デコード結果に応じて、スイッチSW2_0~SW2_8のオン/オフを制御する。図5に戻り、D/Aコンバータ200の構成を引き続き説明する。ビット分割部82には、6ビットの入力デジタルデータD5:0が入力される。ビット分割部82は、入力デジタルデータD5:0を、3ビットの上位ビットD5:3と3ビットの下位ビットD2:0とに分割する。上位ビットD5:3は、そのまま選択回路21に出力される。ビット分割部82は、上位ビットD5:3をデコードし、そのデコード値に応じて、下位ビットD2:0をそのまま又は反転して、デジタルレベルシフト回路5に出力する。例えば、ビット分割部82は、上位ビットD5:3のデコード値が偶数である場合には、下位ビットD2:0をそのまま出力する。この例では、偶数は、0を含むものとする。一方、ビット分割部82は、上位ビットD5:3のデコード値が奇数である場合には、下位ビットD2:0を反転させて出力する。図5では、ビット分割部82から出力される下位ビットを、下位ビットD2:0_2と表示している。デジタルレベルシフト回路5は、下位ビットD2:0_2のレベルをシフトさせた高電位下位ビットD2:0_2hを出力する。D/Aコンバータ200のその他の構成は、D/Aコンバータ100と同様であるので、説明を省略する。続いて、D/Aコンバータ200の動作について説明する。以下では、実施の形態1と同様に、低電圧側電源電圧VLを1.0V、高電圧側電源電圧VHを3.0V、高電圧側基準電圧Vrhを高電圧側電源電圧の1/2である1.5Vとして説明する。選択回路22では、上位ビットデコーダDECHが、上位ビットD5:3をデコードする。そして、上位ビットデコーダDECHは、デコード結果に応じて、スイッチSW2_kkは、0~7の整数及びスイッチSW2_k1をオンにする。例えば、上位ビットD5:3のデコード値が1の場合には、スイッチSW2_1及びSW2_2がオンとなる。kが偶数偶数には0が含まれるの場合にスイッチSW2_k及びSW2_k1がオンとなると、電圧Vkが電圧Vaとして出力され、電圧Vk1が電圧Vbとして出力される。よって、電圧Vaは電圧Vbよりも小さな電圧となる。kが奇数の場合にスイッチSW2_k及びSW2_k1がオンとなると、電圧Vkが電圧Vbとして出力され、電圧Vk1が電圧Vaとして出力される。よって、電圧Vaは電圧Vbよりも大きな電圧となる。すなわち、選択回路22は、上位ビットD5:3のデコード値に応じて、電圧V0~V8の隣接する2つの電圧を、電圧Va及び電圧Vbとして出力する。但し、上位ビットD5:3のデコード値が偶数の場合と奇数の場合とで、電圧Vaと電圧Vbの大小関係が逆転する。図7は、実施の形態2にかかる選択回路22及びビット分割部82の上位ビットD5:3に応じた動作を示す動作表である。アナログレベルシフト回路41は、電圧Va及びVbに基づき、電圧Vah及びVbhを出力する。つまり、上位ビットD5:3のデコード値が偶数の場合と奇数の場合とで、電圧Vah及びVbhの大小関係は逆転する。アナログレベルシフト回路41のその他の動作は実施の形態1における動作と同様であるので説明を省略する。下位D/Aコンバータ6は、電圧Vahと電圧Vbhとの差電圧を分圧した出力電圧Vnhを出力する。下位D/Aコンバータ6では、高電圧下位ビットD2:0_2hのデコード値に応じて、高電圧トランジスタスイッチSWh0~SWh7のいずれかがオンとなる。上位ビットD5:3のデコード値が偶数偶数は0を含むの場合、すなわち最下位ビットD[3]が0である場合には、ビット分割部82は下位ビットD2:0をそのまま出力する。この場合、下位D/Aコンバータ6は、実施の形態1における場合と同様の動作を行う。一方、上位ビットD5:3のデコード値が奇数の場合、すなわち最下位ビットD[3]が1である場合には、ビット分割部82は下位ビットD2:0を反転させて出力する。よって、下位ビットD2:0のデコード値がkである場合、高電圧下位ビットD2:0_2hのデコード値は7-kとなる。よって、高電圧トランジスタスイッチSWh7-kがオンとなる。しかし、上位ビットD5:3のデコード値が偶数偶数は0を含むの場合と比べて、電圧Vah及びVbhの大小関係が逆転している。従って、電圧Vah及びVbhの大小関係の逆転は、下位ビットD2:0を反転により相殺され、本実施の形態における下位D/Aコンバータ6は、実施の形態1の同様の出力電圧Vnhを出力することができる。以上の通り、本実施の形態における下位D/Aコンバータ6は、実施の形態1における下位D/Aコンバータ6と同様に、下位ビットD2:0に応じて、適切な出力電圧Vnhを生成することができる。D/Aコンバータ200のその他の動作は、D/Aコンバータ100と同様であるので、説明を省略する。本実施の形態にかかる選択回路22は、選択回路21と比べて、スイッチの数を半減させることができる。従って、本構成によれば、D/Aコンバータ100と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるD/Aコンバータを提供することができる。実施の形態3次に、本発明の実施の形態3にかかるD/Aコンバータ300について説明する。図8は、実施の形態3にかかるD/Aコンバータ300の構成を示す回路図である。D/Aコンバータ300は、D/Aコンバータ100の選択回路21、アナログレベルシフト回路41及びビット分割部81を、それぞれ選択回路23、アナログレベルシフト回路43及びビット分割部83に置換した構成を有する。選択回路23について説明する。図9は、選択回路23の構成を示す回路図である。選択回路23は、スイッチSWa3_0、SWa3_2、SWa3_4、SWa3_6、SWa3_8、SWb1及びSWb2、上位ビットデコーダDECHにより構成される。スイッチSWa3_0、SWa3_2、SWa3_4、SWa3_6、SWa3_8、SWb1及びSWb2は、実施の形態1にかかる選択回路21と同様に、低耐圧トランジスタにより構成される。スイッチSWa3_0、SWa3_2、SWa3_4、SWa3_6及びSWa3_8の一端は、それぞれ分圧回路11から電圧V0、V2、V4、V6及びV8が供給される。スイッチSWa3_0、SWa3_4及びSWa3_8の他端は、電圧Vaの出力ノードと接続される。スイッチSWa3_2及びSWa3_6の他端は、電圧Vbの出力ノードと接続される。スイッチSWb1は、電圧Vaの出力ノードと電圧Vabの出力ノードと間に接続される。スイッチSWb2は、電圧Vbの出力ノードと電圧Vabの出力ノードと間に接続される。上位ビットデコーダDECHには、実施の形態1と同様に、低電圧側電源電圧VLが供給される。上位ビットデコーダDECHは、上位ビットD5:3をデコードし、デコード結果に応じて、スイッチSWa3_0、SWa3_2、SWa3_4、SWa3_6、SWa3_8、SWb1及びSWb2のオン/オフを制御する。図8に戻り、D/Aコンバータ300の構成を引き続き説明する。アナログレベルシフト回路43は、PchトランジスタMP41、MP43、MP45~48により構成される。PchトランジスタMP45~48は、PchトランジスタMP32の半分のチャネル幅及び同一のチャネル長を有する。PchトランジスタMP45及び46のソースは、PchトランジスタMP41のドレインと接続される。PchトランジスタMP45及び46のドレインは、グランドGNDと接続される。PchトランジスタMP47及び48のソースは、PchトランジスタMP43のドレインと接続される。PchトランジスタMP47及び48のドレインは、グランドGNDと接続される。PchトランジスタMP45のゲートには、電圧Vbが供給される。PchトランジスタMP47のゲートには、電圧Vaが供給される。PchトランジスタMP46及びMP48のゲートには、電圧Vabが供給される。アナログレベルシフト回路43のその他の構成は、アナログレベルシフト回路41と同様であるので、説明を省略する。ビット分割部83は、上位ビットD5:3をデコードし、そのデコード値に応じて、下位ビットD2:0をそのまま又は反転して、デジタルレベルシフト回路5に出力する。図8では、ビット分割部83から出力される下位ビットを、下位ビットD2:0_3と表示している。デジタルレベルシフト回路5は、下位ビットD2:0_3のレベルをシフトさせた高電位下位ビットD2:0_3hを出力する。D/Aコンバータ300のその他の構成は、D/Aコンバータ100と同様であるので、説明を省略する。続いて、D/Aコンバータ300の動作について説明する。以下では、実施の形態1と同様に、低電圧側電源電圧VLを1.0V、高電圧側電源電圧VHを3.0V、高電圧側基準電圧Vrhを高電圧側電源電圧VHの1/2である1.5Vとして説明する。ビット分割部83は、上位ビットD5:3をデコードし、そのデコード値に応じて、下位ビットD2:0をそのまま又は反転して、デジタルレベルシフト回路5に出力する。図10は、実施の形態2にかかる選択回路23及びビット分割部83の上位ビットD5:3に応じた動作を示す動作表である。ビット分割部83は、上位ビットD5:3のデコード値が、0、1、5、6の場合には、下位ビットD2:0をそのまま出力する。一方、ビット分割部82は、上位ビットD5:3のデコード値が2、3、6、7である場合には、下位ビットD2:0を反転させて出力する。つまり、ビット分割部83は、上位ビットD5:3の2番目のビットD4の値に応じて、下位ビットD2:0を反転させる。選択回路23では、上位ビットデコーダDECHが、上位ビットD5:3をデコードする。そして、上位ビットデコーダDECHは、デコード結果に応じて、スイッチSWa3_0、SWa3_2、SWa3_4、SWa3_6、SWa3_8のいずれかのみをオンにする。上位ビットD5:3のデコード値kkは、0~7の整数を2で除した場合の商の整数部をppは、0~3の整数とした場合、スイッチSW3_2p及びスイッチ{2p1}がオンとなる。上位ビットD5:3の下位から2番目のビットであるD[4]の値が0である場合、すなわち整数部pの値が偶数偶数は0を含むの場合には、電圧Vaは電圧Vbよりも小さくなる。上位ビットD5:3の下位から2番目のビットであるD[4]の値が1である場合、すなわち整数部pの値が奇数の場合には、電圧Vaは電圧Vbよりも大きくなる。すなわち、選択回路23は、上位ビットD5:3のデコード値に応じて、電圧V0、V2、V4、V6及びV8のうちで隣接する2つの電圧を、電圧Va及び電圧Vbとして出力する。但し、整数部pが偶数の場合と奇数の場合とで、電圧Vaと電圧Vbの大小関係が逆転する。また、上位ビットD5:3のデコード値kに1を加えた値を2で除した場合の商の整数部をqとする。qが偶数偶数は0を含むである場合、すなわち上位ビットD5:3の下位から2番目のビットであるD[4]の値と最下位ビットであるD[3]の値とが同じである場合、スイッチSWb1がオンとなる。qが奇数である場合、すなわち上位ビットD5:3の下位から2番目のビットであるD[4]の値と最下位ビットであるD[3]の値とが異なる場合、スイッチSWb2がオンとなる。従って、図10に示すように、電圧Va、Vb及びVabは、上位ビットD5:3に応じて変化する。アナログレベルシフト回路43は、電圧Va、Vb及びVabに基づき、電圧Vah及びVbhを出力する。例えば、電圧Va及び電圧Vabが電圧V0、電圧Vbが電圧V2である場合には、電圧Vah及びVbhは、それぞれ以下の式2及び3で表される。Vah=V01.0[V]2Vbh=V0V2/21.0[V]=V11.0[V]3また、例えば、電圧Vaが電圧V0、電圧Vb及び電圧Vabが電圧V2である場合には、電圧Vah及びVbhは、それぞれ以下の式4及び5で表される。Vah=V0V2/21.0[V]=V11.0[V]4Vbh=V21.0[V]5この場合、アナログレベルシフト回路43では、電圧V0及び電圧V2の中間の電圧である電圧V1が電圧Vah又はVbhとして出力される。すなわち、選択回路23とアナログレベルシフト回路43とが協働することにより、上位ビットD5:3に応じて、電圧V0~V8のうちで隣接する2つの電圧を、下位D/Aコンバータ6に供給することができる。下位D/Aコンバータ6は、電圧Vahと電圧Vbhとの差電圧を分圧した出力電圧Vnhを出力する。下位D/Aコンバータ6では、高電圧下位ビットD2:0Hのデコード値に応じて、高電圧トランジスタスイッチSWh0~SWh7のいずれかがオンとなる。上位ビットD5:3のデコード値を2で除した場合の商の整数部pが偶数偶数は0を含むの場合には、ビット分割部82は、下位ビットD2:0をそのまま出力する。この場合、下位D/Aコンバータ6は、実施の形態1における場合と同様の動作を行う。一方、上位ビットD5:3のデコード値を2で除した場合の商の整数部pが奇数の場合には、ビット分割部82は下位ビットD2:0を反転させて出力する。この場合、実施の形態2と同様、電圧Vah及びVbhの大小関係の逆転は、下位ビットD2:0を反転により相殺される。よって、本実施の形態にかかる下位D/Aコンバータ6は、実施の形態1及び2における下位D/Aコンバータ6と同様に、下位ビットD2:0に応じて、適切な出力電圧Vnhを生成することができる。D/Aコンバータ300のその他の動作は、D/Aコンバータ100と同様であるので、説明を省略する。本実施の形態にかかる選択回路23は、選択回路21及び22と比べて、スイッチの数を削減することができる。従って、本構成によれば、D/Aコンバータ100及び200と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるD/Aコンバータを提供することができる。また、D/Aコンバータ300では、分圧回路11から出力する電圧の数を減らすことができる。従って、直列接続される抵抗の数を削減することも可能である。従って、D/Aコンバータの省面積化の観点からは、有利である。実施の形態4続いて、本発明の実施の形態4にかかるD/Aコンバータ400について説明する。D/Aコンバータ400は、6ビットのD/Aコンバータである。図11は、実施の形態4にかかるD/Aコンバータ400の構成を示す回路図である。D/Aコンバータ400は、D/Aコンバータ100の分圧回路11及び選択回路21を、それぞれ分圧回路14及び選択回路24に置換し、かつ、バイアス発生回路9が追加された構成を有する。分圧回路14は、抵抗R8と高電圧側電源VSHとの間に、抵抗R9が追加されている。分圧回路14は、抵抗R2~R9の低電圧側端から、それぞれ電圧V0~V7が選択回路24へ出力される。従って、電圧V0~V7には、低電圧側電源電圧VL及びグランドGNDの電圧は含まれない。なお、本実施の形態では、電圧V4の電圧値を0.5Vとし、電圧V0~V7の電圧ピッチを0.5Vとする。分圧回路14のその他の構成は、分圧回路11と同様であるので、説明を省略する。選択回路24の構成について説明する。図12は、選択回路24の構成を示す回路図である。選択回路24は、スイッチSW4_0~SW_7及び上位ビットデコーダDECHにより構成される。スイッチSW4_0~SW_7は、それぞれ低耐圧トランジスタにより構成される。スイッチSW4_0~SW_7の一端は、それぞれ分圧回路14から電圧V0~V8が供給され、他端は電圧Vcの出力ノードと接続される。上位ビットデコーダDECHには、低電圧側電源電圧VLが供給される。上位ビットデコーダDECHは、上位ビットD5:3をデコードし、デコード結果に応じて、スイッチスイッチSW4_0~SW_7のオン/オフを制御する。図11に戻り、D/Aコンバータ400の構成を引き続き説明する。バイアス発生回路9は、増幅器AMP3、PchトランジスタMP91及びMP92により構成される。バイアス発生回路9は、バイアス発生回路3とほぼ同様の構成を有している。つまり、増幅器AMP3、PchトランジスタMP91及びMP92の構成及び接続関係は、PchトランジスタMP92のゲートに電圧V3が供給されていることを除き、バイアス発生回路3の増幅器AMP1、PchトランジスタMP31及びMP32と同様である。アナログレベルシフト回路41のPchトランジスタMP41のゲートには、バイアス発生回路3からバイアス電圧Vbias1が供給される。PchトランジスタMP43のゲートには、バイアス発生回路9からバイアス電圧Vbias2が供給される。PchトランジスタMP42及びMP44のゲートには、選択回路24からの電圧Vcが供給される。アナログレベルシフト回路41のその他の構成は、実施の形態1におけるアナログレベルシフト回路41と同様である。また、D/Aコンバータ400のその他の構成は、D/Aコンバータ100と同様であるので、説明を省略する。続いて、D/Aコンバータ400の動作について説明する。以下では、実施の形態1と同様に、低電圧側電源電圧VLを1.0V、高電圧側電源電圧VHを3.0V、高電圧側基準電圧Vrhを高電圧側電源電圧VHの1/2である1.5Vとして説明する。バイアス発生回路3は、上述のように、入力電圧電圧V4を1.0Vだけレベルシフトさせた出力電圧電圧V31を生成するバイアス電流を流すためのバイアス電圧Vbias1を出力する。バイアス発生回路9は、電圧V30.45Vが、PchトランジスタMP92のゲートに供給される。高電圧側基準電圧Vrhは1.5Vであるので、バイアス発生回路9では、電圧V30.45VがPchトランジスタMP92のゲートに供給される場合に、PchトランジスタMP91とPchトランジスタMP92との間の接続点の電圧V91を1.5Vに維持するようにフィードバックがかかる。すなわち、バイアス発生回路9は、入力電圧電圧V3を0.95Vだけレベルシフトさせた出力電圧電圧V91を生成するバイアス電流を流すためのバイアス電圧Vbias2を出力する。選択回路24の上位ビットデコーダDECHが、上位ビットD5:3をデコードする。そして、上位ビットデコーダDECHは、デコード値kkは、0~7の整数に応じて、スイッチSW4_kのみをオンにし、電圧Vkが電圧Vcとして出力される。アナログレベルシフト回路41のPchトランジスタMP41及びMP43のゲートには、それぞれ異なるバイアス電圧Vbias1及びVbias2が供給される。従って、電圧Vcは1.0V及び0.95Vのレベルシフトを受ける。1.0Vのレベルシフトを受けた電圧は電圧Vbhとして出力され、0.95Vのレベルシフトを受けた電圧は電圧Vahとして出力される。よって、アナログレベルシフト回路41は、単一の電圧Vcから1対の電圧Vah及びVbhを出力することができる。選択回路24により電圧Vcは8段階に変化するので、アナログレベルシフト回路41は、実施の形態1の場合と同様に、8通りの電圧Vah及びVbhを出力することができる。D/Aコンバータ400のその他の動作はD/Aコンバータ100と同様であるので、説明を省略する。本実施の形態にかかる選択回路24は、選択回路21と比べて、スイッチの数を削減することができる。従って、本構成によれば、D/Aコンバータ100と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるD/Aコンバータを提供することができる。なお、本実施の形態ではバイアス発生回路9が追加されているが、バイアス発生回路9は簡易な回路により構成することができる。そのため、バイアス発生回路9の追加による回路面積の増加分は、選択回路24のスイッチ削減による回路面積の減少分よりも小さい。従って、バイアス発生回路9を追加しても、D/Aコンバータの省面積化を実現することが可能である。実施の形態5次に、本発明の実施の形態5にかかるD/Aコンバータ500について説明する。図13は、実施の形態5にかかるD/Aコンバータ500の構成を示す回路図である。D/Aコンバータ500は、D/Aコンバータ100にアナログレベルシフト回路10及び増幅回路72が追加された構成を有する。アナログレベルシフト回路10は、PchトランジスタMP1及びMP2により構成される。PchトランジスタMP1及びMP2は、高電圧側電源VSHとグランドGNDとの間に縦積みに接続される。具体的には、PchトランジスタMP1のソースは高電圧側電源VSHと接続され、ドレインはPchトランジスタMP2のソースと接続される。PchトランジスタMP2のドレインは、グランドGNDと接続される。PchトランジスタMP1のゲートは、バイアス発生回路3の増幅器AMP1の出力端子と接続される。PchトランジスタMP2のゲートは、グランドGNDと接続される。PchトランジスタMP1及びMP2の間のノードからは、出力電圧Vzhが出力される。増幅回路72は、高電圧側電源VSHから電源供給を受け、出力電圧Vzhを増幅した基準電圧Vrefを出力する。増幅回路72は、増幅器AMP4、抵抗R73及びR74により構成される。増幅器AMP4は、高電圧側電源VSHから電源供給を受ける。増幅器AMP4の非反転入力端子には、アナログレベルシフト回路10から出力電圧Vzhが供給される。増幅器AMP4の反転入力端子は、抵抗R73を介して、グランドGNDと接続される。また、増幅器AMP4の反転入力端子は、抵抗R74を介して、増幅器AMP4の出力端子と接続される。増幅器AMP4の出力端子は、基準電圧Vrefを、出力増幅回路の抵抗R71に供給する。すなわち、増幅回路72は、正相増幅器として構成されている。増幅回路72では、抵抗R73の抵抗値がNR、抵抗R74の抵抗値がRである。よって、増幅回路72の増幅率Avは以下の式6で表される。Av=11/N6続いて、D/Aコンバータ500の動作について説明する。以下では、低電圧側電源電圧VLを0.8V、高電圧側電源電圧VHを3.0V、高電圧側基準電圧Vrhを高電圧側電源VHの電圧の1/2である1.5Vとして説明する。低電圧側電源電圧VLが0.8Vであるので、電圧V4は0.4Vとなる。バイアス発生回路3は、電圧V40.4Vが、PchトランジスタMP32のゲートに供給される。高電圧側基準電圧Vrhは1.5Vであるので、バイアス発生回路3では、電圧V40.4VがPchトランジスタMP32のゲートに供給される場合に、PchトランジスタMP31とPchトランジスタMP32との間の接続点の電圧である出力電圧Vzhを1.5Vに維持するようにフィードバックをかける。よって、出力電圧Vzhは、1.1となる。出力増幅回路71の増幅率を3倍とすると、抵抗R72の抵抗値NRのNの値は2である。この場合、増幅回路72の増幅率は、式6より、3/2となる。よって、出力電圧Vzhが1.1である場合には、基準電圧Vrefは、1.65Vになる。上位ビットのデコード値が0、すなわち選択回路21が電圧V0及びV1をそれぞれ電圧Va及びVbとして出力する場合、電圧Vah及びVbhは、以下の式7及び8で表される。Vah=V01.1[V]7Vbh=V11.1[V]8ここで、下位ビットD2:0のデコード値が0で有る場合には、出力電圧Vnhは以下の式9で表される。Vnh=V01.1[V]9電圧V0はグランド電圧であるので、0Vである。従って、この場合の出力電圧Vnhは、1.1Vとなる。出力増幅回路71は、基準電圧Vref1.65Vと出力電圧Vnh1.1Vとの差電圧-0.55Vを3倍に増幅する。従って、このときの出力電圧は、以下の式10で表される。Vout=VrefAv71Vnh-Vref=1.653×-0.55=0[V]10つまり、出力増幅回路71及び増幅回路72の抵抗の抵抗値を調整することで、入力デジタルデータの値が0の場合の出力電圧Voutを0Vに調整することができる。これにより、0Vを基準として、出力電圧Voutのダイナミックレンジを調整することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1~4にかかるD/Aコンバータに、実施の形態5にかかる増幅回路72を追加することが可能である。これにより、実施の形態1~4にかかるD/Aコンバータについても、0Vを基準として、出力電圧Voutのダイナミックレンジを調整することができる。上述の実施の形態1~5では、6ビットの入力デジタルデータを例に説明したが、入力デジタルデータのビット数はこれに限らない。すなわち、実施の形態1~5にかかるD/Aコンバータは、分圧回路、選択回路、下位D/Aコンバータの抵抗及びスイッチの数を入力デジタルデータのビット数に応じて変更することで、任意の他ビットの入力デジタルデータに対応する構成とすることが可能である。また、上述の実施の形態1~5では、6ビットの入力デジタルデータを3ビットずつに2等分したが、入力デジタルデータの分割比率はこの例に限られない。すなわち、入力デジタルデータは、mmは2以上の整数ビットの上位ビット及びnnは2以上の整数ビットの下位ビットに2分割することができる。分圧回路は、段階的に変化する複数の電圧を出力できるならば、上述の実施の形態1~5におけるように、直列接続された抵抗を有する構成に限られず、他の構成としてもよい。上述の実施の形態1~5では、スイッチとしてPchトランジスタを用いたが、同意用の機能を発揮し得るならば、適宜Nchトランジスタに置換することも可能である。