"ピア-ベクトルマシンであって、プロセッサクロックに応答してプログラムインストラクションを実行するように、また該プログラムインストラクションに応答して第1ホストデータを生成するように作動するホストプロセッサと、前記ホストプロセッサと結合されており、前記プロセッサクロックと異なるパイプラインクロックに応答して作動し、前記第1ホストデータを受信するように、またプログラムインストラクションを実行することなくハードワイヤパイプラインにより該第1ホストデータから第1パイプラインデータを生成するように作動するパイプライン加速器とを含む、ピア-ベクトルマシン。前記ホストプロセッサは、第2データを受信し、前記第2データから前記第1ホストデータを生成するように作動する、請求項1記載のピア-ベクトルマシン。前記ホストプロセッサは、前記パイプライン加速器から前記第1パイプラインデータを受信し、前記第1パイプラインデータを処理するように作動する、請求項1記載のピア-ベクトルマシン。前記ホストプロセッサは、前記パイプライン加速器から前記第1パイプラインデータを受信し、前記第1パイプラインデータから前記第1ホストデータを生成するように作動する、請求項1記載のピア-ベクトルマシン。前記ホストプロセッサと前記パイプライン加速器とに結合しており、第1メモリ区分を有するインターフェースメモリを含んでおり、前記ホストプロセッサは、前記第1メモリ区分に前記第1ホストデータを記憶させ、前記第1ホストデータを前記第1メモリ区分から前記パイプライン加速器に提供するように作動する、請求項1記載のピア-ベクルマシン。前記ホストプロセッサと前記パイプライン加速器とに結合しており、第1メモリ区分と第2メモリ区分とを有するインターフェースメモリを含んでおり、前記ホストプロセッサは、前記第1メモリ区分に前記第1ホストデータを記憶させ、前記第1メモリ区分から前記パイプライン加速器に前記第1ホストデータを提供し、前記パイプライン加速器から前記第1パイプラインデータを受信し、前記第2メモリ区分に前記第1パイプラインデータを記憶させ、前記第2メモリ区分から前記ホストプロセッサまで前記第1パイプラインデータを検索し、前記第1パイプラインデータを処理するように作動する、請求項1記載のピア-ベクトルマシン。前記ホストプロセッサは前記パイプライン加速器を構成するように作動する、請求項1記載のピア-ベクトルマシン。前記パイプライン加速器はプログラム可能論理集積回路を含んでいる、請求項1記載のピア-ベクトルマシン。ピア-ベクトルマシンであって、パイプラインクロックに応答して、プログラムインストラクションを実行せずにハードワイヤパイプラインにより第1パイプラインデータを生成するように作動するパイプライン加速器と、前記パイプライン加速器と結合されており、前記パイプラインクロックと異なるプロセッサクロックに応答して、プログラムインストラクションを実行するように作動し、該プログラムインストラクションに応じて第1パイプラインデータを受信するように、また該第1パイプラインデータから第1ホストデータを生成するように作動する前記ホストプロセッサとを含む、ピア-ベクトルマシン。前記パイプライン加速器は、第2データを受信し、前記第2データから前記第1パイプラインデータを生成するように作動する、請求項9記載のピア-ベクトルマシン。前記パイプライン加速器は、前記ホストプロセッサから前記第1ホストデータを受信し、前記第1ホストデータを処理するように作動する、請求項9記載のピア-ベクトルマシン。前記パイプライン加速器は、前記ホストプロセッサから前記第1ホストデータを受信し、前記第1ホストデータから前記第1パイプラインデータを生成するように作動する、請求項9記載のピア-ベクトルマシン。前記パイプライン加速器と前記ホストプロセッサとに結合しており、第1メモリ区分を有するインターフェースメモリを含んでおり、前記ホストプロセッサは、前記第1メモリ区分に前記パイプライン加速器からの前記第1パイプラインデータを記憶させ、前記第1メモリ区分から前記第1パイプラインデータを検索するように作動する、請求項9記載のピア-ベクトルマシン。前記パイプライン加速器と前記ホストプロセッサとに結合しており、第1メモリ区分と第2メモリ区分とを有するインターフェースメモリを含んでおり、前記ホストプロセッサは、前記第1メモリ区分に前記パイプライン加速器からの前記第1パイプラインデータを記憶させ、前記第1メモリ区分から前記第1パイプラインデータを検索し、前記第2メモリ区分に前記第1ホストデータを記憶させ、前記第2メモリ区分から前記パイプライン加速器まで前記第1ホストデータを提供するように作動し、前記パイプライン加速器は前記第2メモリ区分から受信した前記第1ホストデータを処理するように作動する、請求項9記載のピア-ベクトルマシン。前記ホストプロセッサは前記パイプライン加速器を構成するように作動する、請求項9記載のピア-ベクトルマシン。システムであって、生データを生成するように作動する装置と、前記装置と結合しており、プロセッサクロックに応答してプログラムインストラクションを実行するように作動し、前記プログラムインストラクションに応じて前記生データからホストデータを生成するように作動するホストプロセッサと、前記ホストプロセッサと結合しており、前記プロセッサクロックと異なるパイプラインクロックに応答して前記ホストデータを受信するように、またプログラムインストラクションを実行せずに少なくとも一つのハードワイヤパイプラインにより前記ホストデータからパイプラインデータを生成するように作動するパイプライン加速器とを含む、システム。システムであって、生データを生成するように作動する装置と、前記装置と結合しており、パイプラインクロックに応答して、プログラムインストラクションを実行せずに少なくとも一つのハードワイヤパイプラインにより前記生データからパイプラインデータを生成するように作動するパイプライン加速器と、前記パイプライン加速器と結合しており、前記パイプラインクロックと異なるプロセッサクロックに応答して、プログラムインストラクションを実行するように、また前記プログラムインストラクションに応じて前記パイプラインデータを受信するように、前記パイプラインデータからホストデータを生成するように作動する前記ホストプロセッサとを含む、システム。方法であって、前記ホストプロセッサが、プロセッサクロックに応答してプログラムインストラクションを実行することにより第1ホストデータを生成するステップと、パイプライン加速器が、前記プロセッサクロックと異なるパイプラインクロックに応答してプログラムインストラクションを実行せずに作動し、第1ホストデータから第1パイプラインデータを生成するステップとを含む、方法。前記ホストプロセッサが生データを受信するステップを含んでおり、前記第1ホストデータを生成するステップは前記生データから第1ホストデータを生成するステップを含む、請求項18記載の方法。前記第1ホストデータを生成するステップは、前記ホストプロセッサが前記第1パイプラインデータから前記第1ホストデータを生成するステップを含む、請求項18記載の方法。前記ホストプロセッサがプログラムインストラクションを実行することによって前記第1パイプラインデータから第2ホストデータを生成するステップを含む、請求項18記載の方法。前記ホストプロセッサがプログラムインストラクションを実行することによって前記パイプライン加速器を構成するステップを含む、請求項18記載の方法。方法であって、パイプライン加速器が、パイプラインクロックに応答してプログラムインストラクションを実行せずに第1パイプラインデータを生成するステップと、ホストプロセッサが、前記パイプラインクロックと異なるプロセッサクロックに応答し、またプログラムインストラクションを実行することによって前記第1パイプラインデータから第1ホストデータを生成するステップとを含む、方法。前記パイプライン加速器が生データを受信するステップを含んでおり、前記第1パイプラインデータを生成するステップは前記生データから前記第1パイプラインデータを生成するステップを含む、請求項23記載の方法。前記第1パイプラインデータを生成するステップは、前記パイプライン加速器が前記第1ホストデータから前記第1パイプラインデータを生成するステップを含む、請求項23記載の方法。前記パイプライン加速器が前記第1ホストデータから第2パイプラインデータを生成するステップを含む、請求項23記載の方法。前記ホストプロセッサがプログラムインストラクションを実行することにより前記パイプライン加速器を構成するステップを含む、請求項23記載の方法。ピア-ベクトルマシンであって、プロセッサクロックに応答して、プログラムインストラクションを実行するように作動し、該プログラムインストラクションに応じて第1ホストデータを生成するように作動するホストプロセッサと、前記ホストプロセッサと結合されており、前記プロセッサクロックと異なるパイプラインクロックに応答して、前記第1ホストデータを受信するように、またプログラムインストラクションに応じることなくハードワイヤパイプラインにより該第1ホストデータから第1パイプラインデータを生成するように作動するパイプライン加速器とを含む、ピア-ベクトルマシン。ピア-ベクトルマシンであって、パイプラインクロックに応答して、プログラムインストラクションを実行することなく、少なくとも一つのハードワイヤパイプラインにより第1パイプラインデータを生成するように動作するパイプライン加速器と、該パイプライン加速器に結合されており、前記パイプラインクロックと異なるプロセッサクロックに応答して、プログラムインストラクションを実行するように動作し、前記プログラムインストラクションに応じて前記第1パイプラインデータを受信するように、前記プログラムインストラクションに応じて前記第1パイプラインデータから第1ホストデータを生成するように、別のプログラムインストラクションを受領することなく動作するホストプロセッサとを含むピア-ベクトルマシン。それ故に、プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャに対する要望が生じてきている。本発明の実施例において、ピア-ベクトルマシンはホストプロセッサとハードウェアに組み込まれたパイプライン加速器とを含む。ホストプロセッサは、プログラムを実行し、そしてそのプログラムに応じてホストデータを生成し、パイプライン加速器はそのホストデータからパイプラインデータを生成する。本発明の別の実施例に従えば、パイプライン加速器はパイプラインデータを生成し、ホストプロセッサはそのパイプラインデータからホストデータを生成する。ピア-ベクトルマシンはプロセッサとハードウェアに組み込まれたパイプライン加速器との両方を含むので、しばしば、プロセッサだけ或はハードウェアに組み込まれたパイプラインだけを含む計算マシンよりもデータをより効率的に処理できる。例えば、加速器が数学的に集中的な演算を実行する一方で、ホストプロセッサが意思決定及び数学的に非集中的な演算を実行するようにピア-ベクトルマシンを設計できる。数学的に集中的な演算を加速器にシフトすることによって、ピア-ベクトルマシンは、しばしば、所与のクロック周波数でプロセッサだけのマシンがデータを処理する速度を凌ぐ速度でそのデータを処理できる。図3は、本発明の一実施例に従ったピア-ベクトルアーキテクチャを有する計算マシン40の概略ブロック線図である。ホストプロセッサ42に加えて、ピア-ベクトルマシン40はパイプライン加速器44を含み、それがデータ処理の少なくとも一部を実行して、図1の計算マシン10における共同プロセッサ14の列と効果的に置き換わる。それ故に、ホストプロセッサ42及び加速器44はデータベクトルを前後に転送できるピアである。加速器44はプログラム命令を実行しないので、所与のクロック周波数で共同プロセッサの列ができるものよりも著しく高速にデータに対して数学的に集中的な演算を典型的には実行する。結果として、プロセッサ42の意思決定能力と加速器44のナンバークランチング能力とを組み合わせることによって、マシン40はマシン10等の従来の計算マシンと同一の能力を有するが、しばしばそれよりもデータをより高速に処理することができる。更には、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献2や改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献3で議論されているように、加速器44にホストプロセッサ42と同一の通信層を設けることは、特にその通信層が工業規格である場合、マシン40の設計及び変更を補助する。そして、加速器44が多数の構成要素例えばPLICを含む場合、これら構成要素にこの同一の通信層を設けることは、特にその通信層が工業規格である場合、加速器の設計及び変更を補助する。更にはマシン40も、以下に説明されると共に先行して引用された特許出願に説明されているように、他の長所等を提供し得る。ホストプロセッサ42及びパイプライン加速器44に加えて、ピア-ベクトル計算マシン40はプロセッサメモリ46、インターフェースメモリ48、バス50、ファームウェアメモリ52、任意選択的な生データ入力ポート54,56、処理データ出力ポート58,60、並びに、任意選択的なルータ61を含む。ホストプロセッサ42は処理ユニット62及びメッセージハンドラー64を含み、プロセッサメモリ46は処理ユニットメモリ66及びハンドラーメモリ68を含み、それらがプロセッサユニット及びメッセージハンドラーに対するプログラム及び作業の両メモリとしてそれぞれ役立っている。プロセッサメモリ46も加速器コンフィギュレーションレジストリ70及びメッセージコンフィギュレーションレジストリ72を含み、それらが、ホストプロセッサ42に加速器44の機能を構成させると共にメッセージハンドラー64が生成するメッセージの構造とを構成させる各コンフィギュレーションデータを記憶する。パイプライン加速器44は少なくとも1つのPLIC不図示上に配置されると共にハードウェアに組み込まれたパイプライン741-74nを含み、それらがプログラム命令を実行することなしに各データを処理する。ファームウェアメモリ52は加速器44に対するコンフィギュレーションファームウェアを記憶する。もし加速器44が多数のPLIC上に配置されれば、それらPLIC及びそれらの各ファームウェアメモリは多数の回路ボード上、即ちドーターカード不図示上に配置され得る。加速器44及びドーターカードは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献3や多数パイプラインユニットを有するパイプライン加速器、関連計算マシン、並びに、方法と題された特許文献5に更に議論されている。代替的には、加速器44は少なくとも1つのASIC上に配置され得て、よって構成不可能である内部相互接続を有し得る。この代替例において、マシン40はファームウェアメモリ52を省略し得る。更には、加速器44が多数のパイプライン74を含むようにも示されているが、単一のパイプラインだけを含んでもよい。更に図3で参照されるように、ピア-ベクトルマシン40の動作は本発明の実施例に従って以下に議論される。<ピア-ベクトルマシンの構成>ピア-ベクトルマシン40が先ず起動されると、処理ユニット62はメッセージハンドラー64及びパイプライン加速器44加速器が構成可能である場合を構成して、マシンが所望アルゴリズムを実行するように為す。詳細には処理ユニット62は、以下で議論されるように、メモリ66に記憶されると共に、処理ユニットにメッセージハンドラー64及び加速器44を構成させるホストアプリケーションプログラムを実行する。メッセージハンドラー64を構成すべく、処理ユニット62はレジストリ72からメッセージフォーマット情報を検索し、そのフォーマット情報をメッセージハンドラーに提供して、該メッセージハンドラーはこの情報をメモリ60に記憶する。マシン40が以下に議論されるようにデータを処理すると、メッセージハンドラー64はそのフォーマット情報を用いて所望のフォーマットを有するデータメッセージを生成し解読する。一実施例において、フォーマット情報は拡張可能マークアップ言語XMLで書かれるが、他の言語或はデータフォーマットでも書かれ得る。処理ユニット62はピア-ベクトルマシン40が起動されるたびにメッセージハンドラー64を構成するので、単にレジストリ72に記憶されたフォーマット情報を変更することによってメッセージフォーマットを変更することができる。代替的には、外部メッセージコンフィギュレーションライブラリ不図示が多数のメッセージフォーマットに対する情報を記憶し得て、そしてホストアプリケーションを設計及び/或は変更し得て、処理ユニット62がライブラリの選択された部分からレジストリ72を更新してから、更新されたレジストリからメッセージハンドラー64に所望フォーマット情報をダウンロードするように為す。メッセージフォーマットとメッセージを生成して解読することとは、以下に更に議論されると共に、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献2に更に議論されている。同様に、パイプライン加速器44の相互接続レイアウトを構成すべく、処理ユニット62はレジストリ70からコンフィギュレーションファームウェアを検索し、そのファームウェアをメッセージハンドラー64及びバス50を介してメモリ52にダウンロードする。次いで加速器44は、メモリ52からその相互接続コンフィギュレーションレジスタ不図示にファームウェアをダウンロードすることによってそれ自体を構成する。処理ユニット62がピア-ベクトルマシン40が起動されるたびに加速器44を構成するので、単にレジストリ70に記憶されたファームウェアを変更することによって、加速器44の相互接続レイアウトそして、それ故その機能とを変更することができる。代替的には、外部加速器コンフィギュレーションライブラリ不図示は加速器44の多数のコンフィギュレーションに対するファームウェアを記憶し得て、そしてホストアプリケーションを設計及び/或は変更し得て、処理ユニット62がライブラリの選択された部分からレジストリ70を更新してから、更新されたレジストリからメモリ52に所望ファームウェアをダウンロードするように為す。更には、外部ライブラリ或はレジストリ70は加速器44の種々の部分及び/或は機能を規定するファームウェアモジュールを記憶し得る。それ故、加速器44の設計及び/或は変更を補助するために、これらモジュールを使用し得る。加えて、処理ユニット62はこれらモジュールを使用し得て、マシン40がデータを処理している間に加速器44を変更する。加速器44の相互接続コンフィギュレーションとファームウェアモジュールとは、先行して引用されたプログラマブル回路、関連計算マシン、並びに、方法と題された特許文献4に更に議論されている。処理ユニット62も、ピア-ベクトルマシン40がデータを処理している間にパイプライン加速器44をソフト構成し得る。即ち、処理ユニット62は、加速器の相互接続レイアウトを改変することなく、加速器44の機能を構成し得る。そうしたソフトコンフィギュレーションは、以下に更に議論されると共に、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献3に更に議論されている。<ピア-ベクトルマシンによるデータ処理>一般に、ピア-ベクトルマシン40はホストプロセッサ42及びパイプライン加速器44の間に生データの処理を効果的に分割する。例えば、ホストプロセッサ42はそのデータと関係する意思決定演算の殆ど或は全てを実行し得て、加速器44はそのデータに対する数学的に集中的な演算の殆ど或は全てを実行し得る。しかしながらマシン40は任意の所望の方式でそのデータ処理を分割する。<ホストプロセッサの動作>一実施例において、ホストプロセッサ42は、ソナーアレイ図5等の遠隔装置から生データを受信し、その結果としての処理データをその遠隔装置に提供する。ホストプロセッサ42は、先ず、遠隔装置から入力ポート54或はバス50を介して生データを受信する。ピア-ベクトルマシン40はその受信された生データのバッファリングのためのFIFO不図示を含み得る。次に、処理ユニット62はパイプライン加速器44による処理のための生データを準備する。例えば、ユニット62は、例えば、生データの何れを加速器44に送信すべきか、或は、何れのシーケンスでその生データを送信すべきかを決定し得る。或は、ユニット62は生データを処理し得て、加速器44に送信するための中間データを生成する。生データの準備は、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献2に更に議論されている。生データを準備している間、処理ユニット54は1つ或はそれ以上のソフトコンフィギュレーションコマンドを生成して、加速器44の機能を変更もし得る。マシン40が起動された際に加速器44の相互接続レイアウトを構成するファームウェアとは異なり、ソフトコンフィギュレーションコマンドはその相互接続レイアウトを改変することなしに加速器の機能を制御する。例えば、ソフトコンフィギュレーションコマンドは、加速器44が処理するデータストリングのサイズ例えば、32ビット或は64ビットを制御し得る。加速器44のソフトコンフィギュレーションは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献3に更に議論されている。次いで処理ユニット62はその準備されたデータ及び/或はソフトコンフィギュレーションコマンド単数或は複数をインターフェースメモリ48の対応する箇所にロードし、それがユニット62及び加速器44の間のFIFOバッファとして作用する。次に、メッセージハンドラー64はインターフェースメモリ48から準備されたデータ及び/或はソフトウェアコマンド単数或は複数を検索して、データ及び/或はコマンド単数或は複数、並びに、関連情報を含むメッセージオブジェクトを生成する。典型的には加速器44は、データ/コマンド単数或は複数及び関連情報集合的には情報、即ち、a情報の意図された仕向先例えば、パイプライン741、b優先順位例えば、加速器は先行して受信されるデータの前或は後にそのデータを処理すべきか、cメッセージオブジェクトの長さ或は終端、並びに、dデータの固有例例えば、一千のセンサから成るアレイからのセンサ信号番号9を記述する4つの識別子が必要である。この決定を補助すべく、メッセージハンドラー64は、先に議論されたように、所定のフォーマットを有するメッセージオブジェクトを生成する。準備されたデータ/ソフトコンフィギュレーションコマンド単数或は複数に加えて、メッセージオブジェクトは、典型的には、4つの先に記載した識別子を含むと共にオブジェクトが含む情報のタイプを記述する識別子例えば、データコマンドをも含み得るヘッダーと、データが処理されることになるアルゴリズムとを含む。この後者の識別子は、仕向先パイプライン74が多数のアルゴリズムを具現化する場合に有用である。ハンドラー64はインターフェースメモリ48からヘッダー情報を検索し得るか、準備されたデータ或はコマンド単数或は複数を検索するインターフェースメモリ内の箇所に基づいてヘッダーを生成し得る。メッセージヘッダーを解読することによって、ルータ61及び/或は加速器44はメッセージオブジェクト内の情報を所望の仕向先に送ることができ、その仕向先にその情報を所望の順序で処理させ得る。メッセージオブジェクトを生成するための代替実施例が存在する。例えば、各メッセージオブジェクトがデータ或はソフトコンフィギュレーションコマンドの何れかを含むと説明されているが、単一のメッセージオブジェクトはデータと1つ或はそれ以上のコマンドとの両方を含み得る。更には、メッセージハンドラー64がインターフェースメモリ48からデータ及びコマンドを受信すると説明されているが、処理ユニット54からデータ及びコマンドを直接的に受信し得る。メッセージオブジェクトの生成は、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献2に更に議論されている。<パイプライン加速器>パイプライン加速器44はメッセージハンドラー64からメッセージオブジェクトを受信し解読して、そのオブジェクト内のデータ及び/或はコマンドを所望の仕向先に効果的に送る。この技術は、処理ユニット62及びパイプライン74によって具現化されたアルゴリズムの数が比較的小さい場合に特に有用であり、よってルータ61は省略され得る。代替的には、処理ユニット62或は番号パイプライン74によって具現化されたアルゴリズムの数が比較的大きい場合、ルータ61はメッセージハンドラー64からメッセージオブジェクトを受信し解読して、そのオブジェクト内のデータ及び/或はコマンドを加速器44内の所望の仕向先に効果的に送る。少数の処理ユニットアルゴリズム及びパイプライン74が存在する場合の一実施例において、各パイプラインは、同時に、メッセージオブジェクトを受信し、ヘッダーを分析して、それが意図されたメッセージの受取人であるか否かを決定する。もしメッセージオブジェクトが特定のパイプライン74に意図されていれば、そのパイプラインはそのメッセージを解読し、回復されたデータ/コマンド単数或は複数を処理する。しかしながら、もしメッセージオブジェクトが特定のパイプライン74に意図されていなければ、そのパイプラインはそのメッセージオブジェクトを無視する。例えば、メッセージオブジェクトがパイプライン741による処理のためのデータを含むと仮定する。それ故に、パイプライン741はメッセージヘッダーを分析し、それがそのデータの意図された仕向先であることを決定し、メッセージからデータを回復し、その回復されたデータを処理する。逆に、パイプライン742-74nの各々がメッセージヘッダーを分析し、それがそのデータの意図された仕向先ではないことを決定し、よってそのデータの回復或は処理を為さない。もしメッセージオブジェクト内のデータが多数のパイプライン74に意図されていれば、メッセージハンドラー64は同一データを含む各メッセージオブジェクトから成るシーケンスを、各仕向先パイプラインに対して1つのメッセージで、生成して送信する。代替的には、メッセージハンドラー64は、仕向先パイプラインの全てを識別するヘッダーを有する単一のメッセージオブジェクトを送信することによって、データを仕向先パイプライン74の全てに同時に送信し得る。メッセージオブジェクトからデータ及びソフトコンフィギュレーションコマンドを回復することは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献3に更に議論されている。多数の処理ユニット処理或はパイプライン74が存在する場合の別の実施例において、各パイプラインはルータ61からメッセージオブジェクトを受信する。ルータ61がメッセージオブジェクトを目標パイプライン74だけに理想的には送信すべきであるが、その目標パイプラインもヘッダーを分析して、それが意図されたメッセージの受取人であるか否かを決定する。そうした分析は潜在的なメッセージルーチンエラー、即ち例外を識別する。もしメッセージオブジェクトが目標パイプライン74に意図されていれば、そのパイプラインはそのメッセージを解読し、回復されたデータ/コマンド単数或は複数を処理する。しかしながら、もしメッセージオブジェクトがその目標パイプライン74に意図されていなければ、そのパイプラインはそのメッセージオブジェクトに対しての処理を無視して、更にルーチン例外が発生したことを示す新メッセージをホストプロセッサ42に発し得る。ルーチン例外の取り扱いは、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献2に議論されている。次に、パイプライン加速器44はメッセージオブジェクトから回復された入来データ及び/或はコマンドを処理する。データに対して、仕向先パイプライン或は複数の仕向先パイプライン74はデータに対する各演算或は複数演算を実行する。図2と連携して議論されたように、パイプライン74はプログラム命令を実行しないので、しばしばデータをパイプラインクロックの周波数と略同一である速度で処理できる。第1実施例において、単一パイプライン74は入来データを処理することによって結果としてのデータを生成する。第2実施例において、多数のパイプライン74は入来データを順次処理することによって結果としてのデータを生成する。例えば、パイプライン74は入来データに対して第1演算を実行することによって第1中間データを生成し得る。次に、パイプライン742はその第1中間データに対して第2演算を実行することによって第2中間データを生成し得て、等々であり、そのチェーン中の最終パイプライン74が結果データを生成するまで同様である。第3実施例において、多数のパイプライン74は入来データを並列して処理することによって結果としてのデータを生成する。例えば、パイプライン741は入来データから成る第1組に対して第1演算を実行することによって結果としてのデータから成る第1組を生成し得る。同時に、パイプライン742は入来データから成る第2組に対して第2演算を実行することによって結果としてのデータから成る第2組を生成し得て、等々である。代替的には、先の3つの実施例の任意の組み合わせに従って、パイプライン74は入来データから結果としてのデータを生成し得る。例えば、パイプライン741は入来データから成る第1組に対して第1演算を実行することによって結果としてのデータから成る第1組を生成し得る。同時に、パイプライン742及び74nは入来データから成る第2組に対して第2及び第3の演算を順次実行することによって結果としてのデータから成る第2組を生成し得る。先の実施例及び代替実施例の内の任意のものにおいて、単一のパイプライン74は多数の演算を実行し得る。例えば、パイプライン741はデータを受信し得て、その受信データに対して第1演算を実行することによって第1中間データを生成し得て、その第1中間データを一時的に記憶し得て、その第1中間データに対して第2演算を実行することによって第2中間データを生成し得て、等々であり、結果データを生成するまで同様である。パイプライン741に第1演算実行から第2演算実行までスイッチさせる等々の多数の技術がある。そうした技術は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法代理人整理番号1934-13-3と題された特許文献3に議論されている。ソフトコンフィギュレーションコマンドに対して、加速器44はメッセージヘッダーによって示される対応するソフトコンフィギュレーションレジスタ単数或は複数不図示におけるビットを設定する。先に議論されたように、これらビットを設定することは、典型的には、加速器44の機能を変えるものであり、その相互接続レイアウトを変えることがない。これは、例えば、入力ピン或は出力ピンとしての外部ピンを設定する、或は、アドレス指定モードを選択することに対するプロセッサの制御レジスタにおけるビットを設定することと同様である。更には、ソフトコンフィギュレーションコマンドはデータを保持するためにレジスタ或はテーブルレジスタのアレイを仕切ることができる。加速器44によって実行される別のソフトコンフィギュレーションコマンド或は演算はデータをソフト構成されたレジスタ或はテーブルにロードし得る。加速器44のソフトコンフィギュレーションは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法代理人整理番号1934-13-3と題された特許文献3に更に議論されている。次に、パイプライン加速器44は結果としてのデータを、更なる処理のためにルータ61を介して或はもしそのルータが省略されていれば直接的に、ホストプロセッサ42に提供する。代替的には、パイプライン加速器44は結果としてのデータを、出力ポート60を介して直接的に、或は、ルータ61もしあれば、バス50、ホストプロセッサ42、並びに、出力ポート58を介して間接的に、の何れかで、遠隔仕向先図5に提供する。結果として、この代替実施例において、加速器44によって生成された結果としてのデータは最終処理データである。加速器44が結果としてのデータを更なる処理のため或は遠隔装置まで通過させるため図5ホストプロセッサ42に提供するときには、それはメッセージハンドラー64によって生成されたメッセージオブジェクトと同一のフォーマットを有するメッセージオブジェクトにおいてこのデータを送信する。メッセージハンドラー64によって生成されたメッセージオブジェクトと同じように、加速器44によって生成されたメッセージオブジェクトは、例えば、結果としてのデータの仕向先及び優先順位を特定するヘッダーを含む。例えば、そのヘッダーはメッセージハンドラー64に、その結果としてのデータを遠隔装置までポート58を介して通過させるように命令し得るか、或は、データの処理を制御することになるのは処理ユニット62によって実行されるプログラムの何れの部分かを特定し得る。同一メッセージフォーマットを用いることによって、加速器44はホストプロセッサ42と同一のインターフェース層を有する。これは、特にインターフェース層が工業規格であればピア-ベクトルマシン40の設計及び変更を補助する。パイプライン加速器44及びパイプライン66の構造及び動作は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法代理人整理番号1934-13-3と題された特許文献3に更に議論されている。<ホストプロセッサによるパイプライン加速器からの受信及び処理>加速器44からメッセージオブジェクトを受信すると、メッセージハンドラー64は先ずそのメッセージヘッダーを解読して、回復されたデータを指定された仕向先に送る。もしそのヘッダーがデータがポート58を介して遠隔装置図5に渡されることを示せば、メッセージハンドラー64はそのデータをポート58に直接的に、又は、インターフェースメモリ48或は、別のメモリ内に形成されたポートFIFOバッファ不図示に、提供してから、そのバッファからポート58に、向かわせる。多数のポート58と多数の遠隔装置も意図されている。しかしながら、もしヘッダーが処理ユニット62がデータを更に処理することになっていることを示せば、メッセージハンドラー62はそのデータの処理を制御することになる処理ユニットプログラムの部分と対応するインターフェースメモリ48の箇所に該データを記憶する。より詳細には、同一ヘッダーが処理ユニット54によって実行されるプログラムの何れの部分単数或は複数がそのデータの処理を制御することになるのかを間接的に示す。結果として、メッセージハンドラー64はそのプログラム部分と対応しているインターフェースメモリ48の箇所FIFO等にそのデータを記憶する。先に議論されたように、インターフェースメモリ48は加速器44及び処理ユニット62の間のバッファとして作用し、よって処理ユニットが加速器と同期されない際にデータの転送を可能としている。例えば、同期に関するこの欠如は、加速器44が処理ユニット62よりもデータを高速に処理する際に生じ得る。インターフェースメモリ48を用いることによって、加速器44は処理ユニット62のより遅い応答によって遅くさせられない。これは、割り込みの取り扱いに対する確定できない応答時間と関連する非効率というペナルティをも回避する。加速器44の出力メッセージの処理ユニット62による確定できない取り扱いは、aバックアップされた出力メッセージに対する記憶及び取り扱い、或は、bバックアップされたメッセージが上書きされることを防止するためのパイプライン全体にわたるアイドリング制御、の何れかを提供させるように、設計者に強制することによって加速器の設計を不必要に複雑化することになる。それ故に、加速器44及び処理ユニット62の間のバッファとして作用するインターフェースメモリ48の使用は、a加速器が設計に対してより容易、b加速器がより少ない下部組織を必要として、大きなPLICアプリケーションを保持できる、c加速器が合理化され得て、出力データがより緩慢なプロセッサによってブロックされないのでより高速に作動する等の幾つかの所望の結果を有する。次いで、メッセージハンドラー64がインターフェースメモリ48に記憶したデータに対して、処理ユニット62はそのインターフェースメモリからそのデータを検索する。処理ユニット62はインターフェースメモリ48にポーリングし得て、新データが特定箇所にいつ到達したかを決定するか、或は、メッセージハンドラー64は処理ユニットにデータの到達を通知する割り込み若しくは他の信号を生成し得る。一実施例において、処理ユニット62がデータを検索する前、メッセージハンドラー64はそのデータを含むメッセージオブジェクトを生成する。より詳細には、メッセージオブジェクト内のデータを受信するために、処理ユニット62によって実行されるプログラムを設計し得る。それ故にメッセージハンドラー64は、データだけを記憶する代わりに、インターフェースメモリ48内にメッセージオブジェクトを記憶し得る。しかし、メッセージオブジェクトは、典型的には、それが含有するデータよりも著しく大きなメモリスペースを専有する。結果として、メモリを節約すべく、メッセージハンドラー64はパイプライン加速器44からのメッセージオブジェクトを解読し、そのデータをメモリ48に記憶してから、処理ユニット62がそのデータを受信する準備が為されるとメッセージオブジェクトを効果的に再生成する。次いで、処理ユニット62はそのメッセージオブジェクトを解読し、メッセージヘッダーにおいて識別されたプログラム部分の制御の下、そのデータを処理する。次に、プロセッサユニット62はプログラムの仕向先部分の制御下で検索データを処理し、処理データを生成し、その処理データを該処理データの意図された仕向先と対応するインターフェースメモリ48の箇所に記憶する。次いで、メッセージハンドラー64は処理データを検索し、それを指定された仕向先に提供する。処理データを検索すべく、メッセージハンドラー64はメモリ48にポーリングし得て、データがいつ到達したかを決定するか、或は、処理ユニット62はメッセージハンドラーに割り込み或は他の信号でデータの到達を通知し得る。処理データをその意図された仕向先に提供すべく、メッセージハンドラー64はそのデータを含むメッセージオブジェクトを生成し得て、そのメッセージオブジェクトをデータの更なる処理のために加速器44に送り戻す。或は、ハンドラー56はデータをポート58に送信し得るか、或は、処理ユニット62による更なる処理のためにメモリ48の別の箇所に送信し得る。ホストプロセッサのパイプライン加速器44からのデータの受信及び処理は、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法代理人整理番号1934-12-3と題された特許文献2に更に議論されている。<ピア-ベクトルマシンを用いての代替的データ処理技術>更に図3で参照されるように、ホストプロセッサ44がデータを受信し処理してから、そのデータを更なる処理のためにパイプライン加速器44に送信する先に記載された実施例に対する代替例が存在する。一代替例において、ホストプロセッサ44はデータの少なくとも幾つかに対する処理の全てを実行し、よってこのデータは更なる処理のためにパイプライン加速器44に送信されない。別の代替例において、パイプライン加速器44はポート56を介して遠隔装置図5から生データを直接的に受信し、その生データを処理する。加速器44は、次いで、その処理データをポート60を介して遠隔装置に直接的に送信し戻し得るか、或は、処理データを更なる処理のためにホストプロセッサ42に送信し得る。後者の場合、加速器44は先に議論されたようにそのデータをメッセージオブジェクト内にカプセル化し得る。更に別の代替例において、加速器44は、ハードウェアに組み込まれたパイプライン74に加えて、ディジタル信号プロセッサDSP等の1つ或はそれ以上の命令実行プロセッサを含み得て、そのパイプラインのナンバークランチング能力を補足する。<ピア-ベクトルマシンの具現化例>更に図3で参照されるように、一実施例において、パイプラインバス50は規格133MHzPCIバスであり、パイプライン74は1つ或はそれ以上の規格PMCカード上に含まれ、メモリ52は各々が各PMCカード上に位置決めされている1つ或はそれ以上のフラッシュメモリである。<ピア-ベクトルマシンの適用例>図4は、本発明の実施例に従った、図3のピア-ベクトルマシン40を組み入れるソナーシステム80のブロック線図である。マシン40に加えて、システム80は、ソナー信号を受信し伝送するための変換要素841-84nから成るアレイ82、ディジタル-アナログ変換器DAC861-86n、アナログ-ディジタル変換器ADC881-88n、並びに、データインターフェース90を含む。ソナー信号を生成し処理することがしばしば数学的に集中的な機能であるので、マシン40はしばしばこれらの機能を、図3と連携されて先に議論されたように、従来の計算マシン多数プロセッサマシン10図1等が所与のクロック周波数でできるものよりも、より迅速に且つ効率的に実行できる。動作の送信モード中、アレイ82はソナー信号を水不図示等の媒体に送信する。先ず、ピア-ベクトルマシン40はポート92で受信した生信号データを、アレイ要素84の各々に1つずつとなるように、n個のディジタル信号に変換する。これら信号の大きさ及び位相はアレイ82の伝送ビームパターンを指図する。次に、マシン40はこれらディジタル信号をインターフェース90に提供し、該インターフェースがそれら信号を各アナログ信号への変換のために各DAC86に提供する。例えばインターフェース90はマシン40からディジタル信号を順次受信するバッファとして作用し得て、それら信号の全n個を受信しバッファするまでそれらを記憶してから、それら順次的な信号サンプルを各DAC86に同時に提供する。次いで、変換要素84はそれらアナログ信号を各音波に変換して、相互に干渉させて、ソナー信号のビームを形成する。動作の受信モード中、アレイ82は媒体不図示からソナー信号を受信する。受信されたソナー信号は遠隔オブジェクトによって反射された伝送ソナー信号の部分と、環境及び遠隔オブジェクトによって放出された音響エネルギーとで構成されている。先ず、変換要素84はソナー信号を構成する各音波を受信し、それら音波をn個のアナログ信号に変換し、それらアナログ信号をADC88に提供してn個の各ディジタル信号に変換する。次に、インターフェース90はこれらディジタル信号をピア-ベクトルマシン40に処理のために提供する。例えば、インターフェース90はADC88からディジタル信号を並列に受信するバッファとして作用し得て、それら信号をマシン40に順次提供する。マシン40がディジタル信号に実行する処理はアレイ82の受信ビームパターンを指図する。フィルタリング、帯域シフト、スペクトル変換例えば、フーリエ変換、並びに、回旋等の付加的な処理ステップはそれらディジタル信号に適用される。次いでマシン40は処理された信号データを、ポート94を介して、位置決めされたオブジェクトを視認するための表示装置等の別の装置に提供する。ソナーシステム80と連携して議論されたが、ソナーシステム以外の各種システムもピア-ベクトルマシン40を組み入れることができる。先行する議論は当業者が本発明を作製し使用することを可能とすべく提示されている。種々実施例への様々な変更は当業者には容易に明かであろうし、ここでの包括的な原則は本発明の精神及び範囲から逸脱することなしに他の実施例及び適用例に適用され得る。よって、本発明は図示された実施例に限定されることが意図されておらず、ここに開示された原理及び特徴と一貫した最も広い範囲と一致されるべきものである。"