"記憶装置を管理する上での単位である単位記憶領域が複数集合して構成される記憶装置と、前記記憶装置と接続され、データが伝送される伝送部と、前記伝送部に接続され、データの読み出し要求を行って該伝送部を介して前記記憶装置からデータを読み出す読み出し手段と、前記読み出し手段による前記記憶装置へのデータの読み出し要求を単位記憶領域毎の複数の読み出し要求へと分割する要求分割手段と、前記要求分割手段により分割された複数の読み出し要求による各単位記憶領域への読み出し順序が予め定められた順序でない場合に、予め定められた順序となるように、分割された複数の読み出し要求を並び替える要求並べ替え手段と、前記伝送部と読み出し要求を行なった前記読み出し手段との間に介在され、前記要求並べ替え手段により並べ替えた読み出し要求の順序によって前記記憶装置から読み出されたデータを、並び替え前の読み出し要求の順序と対応する順序へと並び替えるデータ並び替え手段とを有するデータ処理装置。要求並べ替え手段は、読み出し先の単位記憶領域を指定する識別子が線型に循環するように、分割された読み出し要求を並び替える請求項1記載のデータ処理装置。前記伝送部には、複数の読み出し手段が接続されており、前記データ並び替え手段は、複数の前記読み出し手段のうち、各単位記憶領域への読み出し順が予め定められた順序となっていない読み出し要求を行なう前記読み出し手段毎に設けられている請求項1又は2記載のデータ処理装置。本発明の目的は、記憶装置及びデータが伝送される伝送部の利用効率を向上させることができるデータ処理装置を提供することである。[データ処理装置]請求項1に係る本発明は、記憶装置を管理する上での単位である単位記憶領域が複数集合して構成される記憶装置と、前記記憶装置と接続され、データが伝送される伝送部と、前記伝送部に接続され、データの読み出し要求を行って該伝送部を介して前記記憶装置からデータを読み出す読み出し手段と、前記読み出し手段による前記記憶装置へのデータの読み出し要求を単位記憶領域毎の複数の読み出し要求へと分割する要求分割手段と、前記要求分割手段により分割された複数の読み出し要求による各単位記憶領域への読み出し順序が予め定められた順序でない場合に、予め定められた順序となるように、分割された複数の読み出し要求を並び替える要求並べ替え手段と、前記伝送部と読み出し要求を行なった前記読み出し手段との間に介在され、前記要求並べ替え手段により並べ替えた読み出し要求の順序によって前記記憶装置から読み出されたデータを、並び替え前の読み出し要求の順序と対応する順序へと並び替えるデータ並び替え手段とを有するデータ処理装置である。請求項2に係る本発明は、要求並べ替え手段は、読み出し先の単位記憶領域を指定する識別子が線型に循環するように、分割された読み出し要求を並び替える請求項1記載のデータ処理装置である。請求項3に係る本発明は、前記伝送部には、複数の読み出し手段が接続されており、前記データ並び替え手段は、複数の前記読み出し手段のうち、各単位記憶領域への読み出し順が予め定められた順序となっていない読み出し要求を行なう前記読み出し手段毎に設けられている請求項1記載のデータ処理装置である。請求項1に係る本発明によれば、本構成を有していない場合と比べ、記憶装置及びデータが伝送される伝送部の利用効率を向上させることができるデータ処理装置を提供することができる。請求項2に係る本発明によれば、請求項1に係る発明の効果に加え、本構成を有していない場合と比べ、記憶装置の利用効率を向上させることができる。請求項3に係る本発明によれば、請求項1又は2に係る本発明によって奏される効果に加え、本構成を有していない場合に比べ、回路規模を抑えたデータ処理装置を提供することができる。以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の実施形態に係るデータ処理装置の一例であるメモリアクセスシステム10の構成を示すブロック図である。メモリアクセスシステム10は、記憶装置12、バスマスタ14~18、バス20、バス調停部22、要求分割部24、要求並べ替え部26、メモリ制御装置28、及びデータ並べ替え部30から構成されている。記憶装置12は、DRAMDynamicRandomAccessMemoryであり、例えば、DDR3-SDRAMDoubleDataRate3SynchronousDynamicRandomAccessMemoryとして構成されている。記憶装置12は、記憶装置を管理する上での単位である単位記憶領域バンクが複数集合して構成されており、本実施形態では、バンク0~バンク3からなる4つのバンクを有している。したがって、アドレス空間が4つのバンクに対応するよう分割されており、各バンクを識別する識別子であるバンクアドレスを指定することにより、バンクを指定することができる。また、本実施形態では、記憶装置12は、メモリ制御装置28との間の転送におけるデータ幅は64ビット8バイトであり、バースト長が8のバースト転送が可能な構成となっている。したがって、記憶装置12へは、64バイト単位の入出力が可能である。以下の説明では、記憶装置12への1回のバースト転送において入出力が可能なデータ量をバーストアクセスサイズと呼ぶ。上記例の場合、バーストアクセスサイズは64バイトとなる。バスマスタ14~18は、それぞれDMADirectMemoryAccess機能を有する装置である。バスマスタ14及び16は、バス20に接続されており、バスマスタ18は、データ並べ替え手段30を介して、バス20に接続されている。バスマスタ14~18は、バス20を介して、DRAM28からのデータの読み出しを行なう機能を有している。なお、バス20には、バスマスタ14~18以外にCPUが接続されていてもよいし、バス20に接続されるバスマスタの数も3に限定されない。バスマスタ14~18は、記憶装置12からデータを読み出す場合、読み出し要求を発行し、バス20へ出力する。バス20は、バス調停部22による調停のもと、データが伝送される伝送部として機能する。バス20には、バスマスタ14~18が記憶装置12から読み出すデータ、バスマスタ14~18から発行される読み出し要求などが伝送される。バス調停部22は、バスマスタ14~18によるバス20の使用において、競合が発生しないようにバスの使用権限を調停する。要求分割部24は、バス20を介して入力された読み出し要求を複数の読み出し要求へと分割し、分割した読み出し要求を要求並べ替え部26へ出力する回路であり、バス20及び要求並べ替え部26と接続されている。より具体的には、要求分割部24は、読み出し要求をバーストアクセスサイズに分割する。例えば、アドレス=0xb40から256バイト読み出すという読み出し要求が入力されると、以下のようなバーストアクセスサイズ本実施形態では64バイトごとの4つの読み出し要求に分割し、要求並べ替え部26へ出力する。読み出し要求1アドレス=0xb40から64バイト読み出す読み出し要求2アドレス=0xb80から64バイト読み出す読み出し要求3アドレス=0xbc0から64バイト読み出す読み出し要求4アドレス=0xc00から64バイト読み出すなお、本実施形態では、アドレスのうちビット7,ビット6がバンクアドレスとして割り振られている。例えば、上記の読み出し要求1では、ビット7は0でありビット6は1であるから、バンクアドレスは012進数であり、10進数表記するとバンクアドレスは1となる。したがって、読み出し要求1は、記憶装置12のバンク1から64バイトのデータを読み出す要求となる。同様に、読み出し要求2は、バンク2から64バイトのデータを読み出す要求となり、読み出し要求3は、バンク3から64バイトのデータを読み出す要求となり、読み出し要求4は、バンク0から64バイトのデータを読み出す要求となる。要求並べ替え部26は、要求分割部24により分割された読み出し要求を予め定められた順序に並べ替えてメモリ制御装置28へ出力する回路であり、要求分割部24及びメモリ制御装置28と接続されている。なお、分割された読み出し要求が予め定められた順序と同じ順序である場合には、要求並べ替え部26は並べ替えを行なわない。一般に、インターリーブ方式によるDRAMへのアクセスでは、連続するトランザクションの各バンクアドレスが線型に循環すると最大転送性能を発揮することができる。例えば、本実施形態では、読み出し要求が指定するバンクアドレスが0→1→2→3→0→1→2→と線型に循環すると最大転送性能を発揮できる。本実施形態では、要求並べ替え部26は、記憶装置12への読み出しにおいてバンクアドレスが線型に循環するように、分割された読み出し要求を並べ替えてメモリ制御装置28へ出力する。したがって、読み出し要求1~4として示した上記の例では、以下の順に並べ替えられる。順序1:読み出し要求4アドレス=0xc00から64バイト読み出す順序2:読み出し要求1アドレス=0xb40から64バイト読み出す順序3:読み出し要求2アドレス=0xb80から64バイト読み出す順序4:読み出し要求3アドレス=0xbc0から64バイト読み出す上記順序では、バンクアドレスは0→1→2→3の順となる。なお、本実施形態では、バンクアドレスが昇順となるように並べ替えているが、降順であってもよい。また、要求並べ替え部26は、記憶装置12への入出力の効率を上げるための並べ替えを行なえばよく、したがって、バンクアドレスが線型に循環する順序ではなく他の順序でもよい。メモリ制御装置28は、要求並べ替え部26により並べ替えられた順序で、各読み出し要求に対応する命令を記憶装置12に対して発行し、データを読み出す制御を行なう。また、メモリ制御装置28は、記憶装置12から読み出されたデータを記憶装置12からの応答の順序のままバス20へと出力する制御を行なう。上記の読み出し要求1~4を例に説明すると、メモリ制御装置28は、各読み出し要求に対する読み出しデータを、以下の順序でバス20へと出力する。順序1:アドレス=0xc00からの64バイトの読み出しデータ読み出し要求4に対する読み出しデータ順序2:アドレス=0xb40からの64バイトの読み出しデータ読み出し要求1に対する読み出しデータ順序3:アドレス=0xb80からの64バイトの読み出しデータ読み出し要求2に対する読み出しデータ順序4:アドレス=0xbc0からの64バイトの読み出しデータ読み出し要求3に対する読み出しデータデータ並べ替え部30は、バス20とバスマスタ18との間に介在しており、バス20を介して入力された読み出しデータを元の読み出し要求に合わせて並べ直して、バスマスタ18に出力する。すなわち、データ並べ替え部30は、要求並べ替え部26によって並べ替えられた読み出し要求の順序に従って読み出されたデータを、要求並べ替え部26による並び替えがなされる前の読み出し要求の順序と対応する順序へと並び替える。上記の読み出し要求1~4を例に説明すると、データ並べ替え部30は、以下の順序へと読み出しデータを並び替える。順序1:アドレス=0xb40からの64バイトの読み出しデータ読み出し要求1に対する読み出しデータ順序2:アドレス=0xb80からの64バイトの読み出しデータ読み出し要求2に対する読み出しデータ順序3:アドレス=0xbc0からの64バイトの読み出しデータ読み出し要求3に対する読み出しデータ順序4:アドレス=0xc00からの64バイトの読み出しデータ読み出し要求4に対する読み出しデータなお、データ並べ替え部30は、バスマスタ毎に設ける必要はない。例えば、バスマスタ14及び16から発行される読み出し要求の順序が、予め定められた順序であることにより要求並べ替え部26における並べ替えが不要である場合には、データ並べ替え部30設ける必要がない。このように、要求並べ替え部26による並べ替えを要するバスマスタのみにデータ並べ替え部30を設ければ、回路規模を抑制することができる。次に、メモリアクセスシステム10の動作を説明する。図2は、メモリアクセスシステム10の動作を示すフローチャートである。ステップ100S100において、バスマスタ14乃至18は、読み出し要求を発行する。ステップ102S102において、要求分割部24は、バス20を介して入力された読み出し要求をバーストアクセスサイズの読み出し要求へと分割し、要求並べ替え部26へ出力する。ステップ104S104において、要求並べ替え部26は、入力された読み出し要求を並べ替える必要があるか否かを判定する。入力された読み出し要求の順序が、記憶装置12への読み出しにおいてバンクアドレスが線型に循環する順序となっていない場合にはステップ106へ移行し、線型に循環する順序である場合にはステップ114へ移行する。ステップ106S106において、要求並べ替え部26は、記憶装置12への読み出しにおいてバンクアドレスが線型に循環するように読み出し要求を並べ替え、メモリ制御装置28へ出力する。ステップ108S108において、メモリ制御装置28は、要求並べ替え部26によって並べ替えられた順序でデータの読み出しを行ない、読み出したデータをそのままの順序でバス20へ出力する。ステップ110S110において、データ並べ替え部30は、バス20を介して入力された読み出しデータを元の読み出し要求に合わせて並べ直し、並べ直した順序により読み出しデータをバスマスタ18へ出力する。ステップ112S112において、バスマスタは読み出し要求に対応した読み出しデータを取得し、データの読み出し動作を終了する。なお、ステップ114S114では、バスマスタの発行した読み出し要求に対する分割後の読み出し要求について、メモリ制御装置28は、ステップ108と同様、データの読み出しを行ない、読み出したデータをそのままの順序でバス20へ出力し、ステップ112へと移行する。図3aは、メモリアクセスシステム10によるデータの読み出しの一例を示すタイミングチャートである。ここで、図3に示すA,B,及びCは、それぞれバスマスタから出力された読み出し要求A,B及びCを示す。読み出し要求Aは、例えば、バスマスタ14から出力されたアドレス=0xc00から256バイト読み出すという読み出し要求である。読み出し要求Bは、例えば、バスマスタ18から出力されたアドレス=0xb40から256バイト読み出すという読み出し要求である。読み出し要求Cは、例えば、バスマスタ18から出力されたアドレス=0xec0から256バイト読み出すという読み出し要求である。図3aに示した例では、図中の1.バスマスタからの読み出し要求に示すように、読み出し要求Aが出力され、その後、読み出し要求Bが出力され、さらにその後、読み出し要求Cが出力されている。バスマスタからの読み出し要求があると、次に、図3aにおける2.記憶装置への読み出し要求に示すように、記憶装置12に対する読み出し要求が、要求分割部24によって分割された複数の読み出し要求となる。図3では、A0~A3が、それぞれ読み出し要求Aを分割した読み出し要求を示している。同様に、B0~B3が、読み出し要求Bについて分割した読み出し要求を示し、C0~C3が、読み出し要求Cについて分割した読み出し要求を示している。ここで、読み出し要求Aの分割後の読み出し要求は、例えば以下の通りである。読み出し要求A0アドレス=0xc00から64バイト読み出す読み出し要求A1アドレス=0xc40から64バイト読み出す読み出し要求A2アドレス=0xc80から64バイト読み出す読み出し要求A3アドレス=0xcc0から64バイト読み出すしたがって、読み出し要求A0,A1,A2,A3の順であると、読み出し先のバンクアドレスが0,1,2,3と推移し、バンクアドレスが線型に変化している。一方、読み出し要求Bの分割後の読み出し要求は、例えば以下の通りである。読み出し要求B1アドレス=0xb40から64バイト読み出す読み出し要求B2アドレス=0xb80から64バイト読み出す読み出し要求B3アドレス=0xbc0から64バイト読み出す読み出し要求B0アドレス=0xc00から64バイト読み出すしたがって、読み出し先のバンクアドレスが1,2,3,0と変化する。よって、このままであると、読み出し要求A及び読み出し要求Bの分割後の読み出し要求は、読み出し先のバンクアドレスが0,1,2,3,1,2,3,0と変化することとなり、連続した読み出し要求について、バンクアドレスが線型に循環しない。さらにその後の読み出し要求Cについても、同様に、バンクアドレスが線型に循環しないこととなる。よって、読み出し要求B及び読み出し要求Cは、要求並べ替え手段26により分割後の読み出し要求の並べ替えが行なわれ、一連の読み出し要求の読み出し先のバンクアドレスが0,1,2,3,0,1,2,3,0,1,2,3の順となり、バンクアドレスが線型に循環するようになる。そして、図3aにおける2.記憶装置への読み出し要求に示すように、並べ替えられた読み出し要求によって記憶装置12へ読み出しが行なわれる。次に、図3aにおける3.読み出しデータに示すように、並べ替えられた読み出し要求に対する応答として、読み出しデータが記憶装置12から出力される。なお、図3において、a0~a3は、それぞれ読み出し要求A0~A3に対する応答を示している。また、同様に、b0~b3は、それぞれ読み出し要求B0~B3に対する応答を示し、c0~c3は、それぞれ読み出し要求C0~C3に対する応答を示している。次に、図3aにおける4.読み出しデータに示すように、読み出されたデータが、読み出した順でそのままバス20へ出力される。最後に、図3aにおける5.並べ直された読み出しデータに示すように、読み出し要求の並べ替えが行なわれた読み出し要求B及びCに対応する読み出しデータについて、データ並べ替え部30による並べ替えが行なわれ、バスマスタ18は、並べ直された読み出しデータを取得する。なお、分割後の読み出し要求の並べ替えを行なわない場合、読み出し要求A及びその後の読み出し要求Bのバンクアドレスの推移は、上述の通り0,1,2,3,1,2,3,0と変化することとなる。この場合、読み出し要求Bについての読み出しを行なうタイミングを1サイクル遅らせることで対応することとなる。すなわち、読み出し要求Aにおけるバンク3への読み出しの次のタイミングでの読み出しはバンク0への読み出しが望ましく、バンク1への読み出しはさらに次のタイミングで行うことが望ましい。したがって、読み出し要求Bのバンク1への読み出しは、読み出し要求Aにおけるバンク3への読み出しの次のタイミングではなく、1サイクル遅らせたさらに次のタイミングとなる。同様に、読み出し要求Cについての読み出しにおいても、2サイクル遅らせる必要が生じ、読み出し要求A,B,及びCの読み出しでは、合計3サイクル遅らせる必要が生じる。これに対し、本実施形態のように、読み出し要求の並べ替えを行なう場合は、読み出しのタイミングを遅らせる必要がないため、図3aに示すように、記憶装置12の帯域を効率的に利用することができる。なお、図3aに示した例では、記憶装置12への読み出しにおいてバンクアドレスが線型に循環する順序となっている要求である読み出し要求Aの出力元をバスマスタ14としたが、データ並べ替え部30と接続されているバスマスタ18が出力してもよい。ただし、バスマスタ18が出力した場合、読み出し要求Aは、読み出し要求の並べ替えが不要であるため、データ並べ替え部30においても読み出しデータの並べ替えは行なわれない。図3bは、本実施形態に係るメモリアクセスシステム10と比較される比較例を示すタイミングチャートである。図3bに示した比較例では、図3aと同様、読み出し要求A,B,及びCがバスマスタから出力された様子を示す。図3bに示す比較例でも、図3aと同様、バスマスタから出力された読み出し要求は、分割及び並べ替えが行なわれ、並べ替えられた読み出し要求に対する応答として、読み出しデータが記憶装置12から出力される。しかし、比較例では、図3bにおける4.読み出しデータに示すように、読み出しデータがバス20へと出力される前に読み出しデータの並べ替えが行なわれ、バス20への読み出しデータの出力が遅れる。これに対し、本実施形態では、バス20から取得した読み出しデータをデータ並べ替え部30により並べ替えている。結果として、図3aに示すように、バスの帯域が効率的に利用されることになる。"