埋め込みヘテロ構造半導体光素子であって、ある基準軸に交差する第1の面にそって配列された第1及び第2部分を含むn型クラッド領域と、前記基準軸に交差する第2の面にそって配列された第1及び第2部分を含むp型クラッド領域と、前記n型クラッド領域の前記第1部分と前記p型クラッド領域の前記第1部分との間に位置し半導体メサ内に含まれた活性層と、前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられたp型埋め込み層と、前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられたn型埋め込み層と、前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられた第1のi型埋め込み層と、を備え、前記p型クラッド領域、前記第1のi型埋め込み層及び前記n型埋め込み層は第1のpin接合を形成するように設けられ、前記第1のi型埋め込み層、前記n型埋め込み層及び前記p型埋め込み層は、前記基準軸の方向に沿って配列され、前記半導体メサは埋込領域によって埋め込まれ、前記埋込領域は、前記第1のi型埋め込み層、前記n型埋め込み層及び前記p型埋め込み層を含む、埋め込みヘテロ構造半導体光素子。前記第1のi型埋め込み層の厚さは0.5μm以下である、請求項1に記載された埋め込みヘテロ構造半導体光素子。前記第1のi型埋め込み層のキャリア濃度は1×1017cm-3以下である、請求項1又は請求項2に記載された埋め込みヘテロ構造半導体光素子。前記第1のi型埋め込み層の厚さは0.1μm以上である、請求項1~請求項3のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。前記n型埋め込み層のn型ドーパント濃度は前記p型クラッド領域のp型ドーパント濃度より大きく、前記p型埋め込み層のp型ドーパント濃度は前記n型クラッド領域のn型ドーパント濃度より大きく、前記p型クラッド領域、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記n型クラッド領域はpinpnサイリスタ構造を構成する、請求項1~請求項4のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。前記活性層は、第1の光閉じ込め層、量子井戸構造及び第2の光閉じ込め層を含み、前記量子井戸構造は前記第1の光閉じ込め層と前記第2の光閉じ込め層との間に設けられ、前記第1の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有し、前記第2の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有し、前記第1の光閉じ込め層、前記量子井戸構造及び前記第2の光閉じ込め層の総厚は270nm以上である、請求項1~請求項5のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられた第2のi型埋め込み層を更に備え、前記n型クラッド領域、前記第2のi型埋め込み層及び前記p型埋め込み層は第2のpin接合を形成するように設けられ、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記第2のi型埋め込み層は、前記基準軸の方向に沿って配列され、前記埋込領域は、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記第2のi型埋め込み層を含む、請求項1~請求項6のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。前記第2のi型埋め込み層の厚さは0.1μm以上0.5μm以下であり、前記第2のi型埋め込み層のキャリア濃度は1×1017cm-3以下である、請求項7に記載された埋め込みヘテロ構造半導体光素子。前記n型クラッド領域及び前記p型埋め込み層はpn接合を形成するように設けられる、請求項1~請求項6のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。n型半導体基板を更に備え、前記p型埋め込み層、前記n型埋め込み層、前記第1のi型埋め込み層及び前記p型クラッド領域は、前記n型半導体基板の主面の上において、この順に、前記n型半導体基板の主面の法線軸に沿って配列される、請求項1~請求項9のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。発明者は、逆方向静電放電に係る現象による特性劣化には2つの破壊モードがあると考えている。その1つは活性層が破壊されるモード以下活性層破壊モードとして参照するであり、他方は埋め込み領域が破壊されるモード以下埋込層破壊モードとして参照するである。特許文献1では、活性層破壊モードの向上について開示されている。発明者の知見によれば、活性層破壊モードを改善する構造では埋込層破壊モードを改善できず、また、活性層破壊モードによるデバイス破壊の耐圧が向上されるとき、埋込層破壊モードによるデバイス破壊が観察されることがある。発明者は、埋込層が破壊される劣化モードについて検討してきた。本発明は、このような事情を鑑みて為されたものであり、埋込構造を有する半導体光素子において静電放電に伴うデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子を提供することを目的とする。本発明に係る埋め込みヘテロ構造半導体光素子は、aある基準軸に交差する第1の面にそって配列された第1及び第2部分を含むn型クラッド領域と、b前記基準軸に交差する第2の面にそって配列された第1及び第2部分を含むp型クラッド領域と、c前記n型クラッド領域の前記第1部分と前記p型クラッド領域の前記第1部分との間に位置し半導体メサ内に含まれた活性層と、d前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられたp型埋め込み層と、e前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられたn型埋め込み層と、f前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられた第1のi型埋め込み層とを備える。前記p型クラッド領域、前記第1のi型埋め込み層及び前記n型埋め込み層は第1のpin接合を形成するように設けられ、前記第1のi型埋め込み層、前記n型埋め込み層及び前記p型埋め込み層は、前記基準軸の方向に沿って配列され、前記半導体メサは埋込領域によって埋め込まれ、前記埋込領域は、前記第1のi型埋め込み層、前記n型埋め込み層及び前記p型埋め込み層を含む。この埋め込みヘテロ構造半導体光素子によれば、p型埋め込み層、第1のi型埋め込み層及びn型埋め込み層がn型クラッド領域の第2部分とp型クラッド領域の第2部分との間に設けられ、また、p型クラッド領域、第1のi型埋め込み層及びn型埋め込み層が第1のpin接合を形成するように設けられる。埋込領域とこの隣に位置するクラッド層とは、p型半導体とn型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのpn接合の劣化の結果である。p型クラッド領域、第1のi型埋め込み層及びn型埋め込み層が接合を成す。このpin接合に、静電放電に伴うある逆バイアスが印加されるとき、このpin接合における最大電界は、p型クラッド領域及びn型埋め込み層の直接接合からなるpn接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。本発明に係る埋め込みヘテロ構造半導体光素子では、前記第1のi型埋め込み層の厚さは0.5μm以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、デバイス破壊の耐圧を改善可能な構造及びi型層の追加に伴う寄生サイリスタ動作を抑制可能な構造を提供できる。本発明に係る埋め込みヘテロ構造半導体光素子では、前記第1のi型埋め込み層のキャリア濃度は1×1017cm-3以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、空乏層の形成が可能である。本発明に係る埋め込みヘテロ構造半導体光素子では、前記第1のi型埋め込み層の厚さは0.1μm以上であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な広がりで空乏層の生成が可能である。本発明に係る埋め込みヘテロ構造半導体光素子では、前記n型埋め込み層のn型ドーパント濃度は前記p型クラッド領域のp型ドーパント濃度より大きく、前記p型埋め込み層のp型ドーパント濃度は前記n型クラッド領域のn型ドーパント濃度より大きく、前記p型クラッド領域、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記n型クラッド領域はpinpnサイリスタ構造を構成することができる。この埋め込みヘテロ構造半導体光素子によれば、n型埋め込み層のn型ドーパント濃度がp型クラッド領域のp型ドーパント濃度より大きく、またp型埋め込み層のp型ドーパント濃度がn型クラッド領域のn型ドーパント濃度より大きいので、電流の閉じ込め性を確保できる。この確保のために、n型埋め込み層とp型クラッド領域との間のpn接合、及びp型埋め込み層とn型クラッド領域との間の接合が逆方向の静電放電に伴って逆方向の電圧を受ける。この電流閉じ込め性のために、n型埋め込み層とp型クラッド領域との接合において、高いドーパント濃度の半導体層は対向する。本発明は、この接合にpin構造を提供するので、埋込領域は、pinpnサイリスタ構造を備える。埋め込みヘテロ構造半導体光素子は、電流閉じ込め性を確保しつつ、i型半導体層の追加により、n型埋め込み層及びp型クラッド領域のドーパント濃度を下げることなく、静電耐量を向上できる。本発明に係る埋め込みヘテロ構造半導体光素子では、前記活性層は、第1の光閉じ込め層、量子井戸構造及び第2の光閉じ込め層を含み、前記量子井戸構造は前記第1の光閉じ込め層と前記第2の光閉じ込め層との間に設けられ、前記第1の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有し、前記第2の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有し、前記第1の光閉じ込め層、前記量子井戸構造及び前記第2の光閉じ込め層の総厚は270nm以上であることができる。この埋め込みヘテロ構造半導体光素子によれば、埋込領域に囲まれる活性層が光閉じ込め層を含むと共に、光閉じ込め層が低いキャリア濃度の領域を含むので、静電放電に伴う逆方向の電圧の印加に際して、埋込領域の破壊に先立って活性層が破壊されることを避けることができる。また、埋込領域がpin構造を含むので、埋込領域の静電耐量を向上できる。本発明に係る埋め込みヘテロ構造半導体光素子は、前記n型クラッド領域の前記第2部分と前記p型クラッド領域の前記第2部分との間に設けられた第2のi型埋め込み層を更に備えることができる。前記n型クラッド領域、前記第2のi型埋め込み層及び前記p型埋め込み層は第2のpin接合を形成するように設けられ、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記第2のi型埋め込み層は、前記基準軸の方向に沿って配列され、前記埋め込み領域は、前記第1のi型埋め込み層、前記n型埋め込み層、前記p型埋め込み層及び前記第2のi型埋め込み層を含むことができる。この埋め込みヘテロ構造半導体光素子によれば、n型埋め込み層、第2のi型埋め込み層及びp型埋め込み層がn型クラッド領域の第2部分とp型クラッド領域の第2部分との間に設けられ、また、n型クラッド領域、第2のi型埋め込み層及びp型埋め込み層は第2のpin接合を形成するように設けられる。埋め込み領域とこの隣に位置するクラッド層とは、p型半導体とn型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのpn接合の劣化の結果である。n型クラッド領域、第2のi型埋め込み層及びp型埋め込み層がpin接合を成す。このpin接合に、静電放電に伴うある逆バイアスが印加されるとき、このpin接合における最大電界は、n型クラッド領域及びp型埋め込み層の直接接合からなるpn接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。本発明に係る埋め込みヘテロ構造半導体光素子では、前記第2のi型埋め込み層の厚さは0.1μm以上0.5μm以下であり、前記第2のi型埋め込み層のキャリア濃度は1×1017cm-3以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な広がりで空乏層の生成が可能である。本発明に係る埋め込みヘテロ構造半導体光素子は、前記n型クラッド領域及び前記p型埋め込み層はpn接合を形成するように設けられることができる。本発明に係る埋め込みヘテロ構造半導体光素子は、n型半導体基板を更に備えることができる。前記p型埋め込み層、前記n型埋め込み層、前記第1のi型埋め込み層及び前記p型クラッド領域は、前記n型半導体基板の主面の上において、この順に、前記n型半導体基板の主面の法線軸に沿って配列されることができる。この埋め込みヘテロ構造半導体光素子によれば、n型半導体基板を用いるとき、第1のi型埋め込み層がn型埋め込み層及びp型クラッド領域の間に挟まれるので、第1のi型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のp型クラッド領域と該クラッド領域に関連するn型埋め込み層との間における空乏層の生成を促進できる。本発明に係る埋め込みヘテロ構造半導体光素子は、p型半導体基板を更に備えることができる。前記p型クラッド領域、前記第1のi型埋め込み層、前記n型埋め込み層及び前記p型埋め込み層は、前記p型半導体基板の主面の上において、この順に、前記p型半導体基板の主面の法線軸に沿って配列されることができる。この埋め込みヘテロ構造半導体光素子によれば、p型半導体基板を用いるとき、第1のi型埋め込み層がn型埋め込み層及びp型クラッド領域の間に挟まれるので、第1のi型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のp型クラッド領域と該クラッド領域に関連するn型半導体との間における空乏層の生成を促進できる。以上説明したように、本発明によれば、埋込構造を有する半導体光素子において静電放電に伴うデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子が提供される。引き続いて、添付図面を参照しながら、本発明の埋め込みヘテロ構造半導体光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。図1は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造を模式的に示す図面である。図1のb部は、図1のa部に示された埋め込みヘテロ構造半導体光素子11におけるI-I線にそって取られた断面を示す図面である。図1のa部は、軸Axの方向に延在し基板上に設けられたメサストライプSTを有する。軸Axは、埋め込みヘテロ構造半導体光素子11の光の放出に係る端面11a、11bと交差する。このメサストライプSTは、2つのトレンチ溝によって規定されていてもよい。埋め込みヘテロ構造半導体光素子11は、第1導電型のクラッド領域13と、第2導電型のクラッド領域15と、半導体メサ17と、埋込領域19とを含む。引き続く説明では、n型半導体基板21を用いて作製される半導体光素子を説明する。第1導電型はn型を示し、第2導電型はp型を示す。説明及び理解を容易にするために、引き続く説明において、クラッドに関して、n型クラッド領域13及びp型クラッド領域15の呼称及び参照符号を用いる。n型クラッド領域13は、第1、第2及び第3部分13a、13b、13aを含む。第1~第3部分13a~13cは、基準軸Ax以下軸Axとして参照するに直交する平面に沿って基準軸Bx以下軸Bxとして参照するの方向に配置されており、軸Bxは軸Axに交差する。第1部分13aは第2部分13bと第3部分13cとの間に位置する。p型クラッド領域15は、第1、第2及び第3部分15a、15b、15aを含む。第1~第3部分15a~15cは、軸Axに直交する別の平面に沿って軸Bxの方向に配置されており、第1部分15aは第2部分15bと第3部分15cとの間に位置する。第1~第3部分15a~15cの配列は、基板21の主面21a上において形成される。半導体メサ17内の活性層25は、n型クラッド領域13の第1部分13aとp型クラッド領域15の第1部分15aとの間に位置する。n型クラッド領域13は、n型半導体基板21と、この主面21a上のn型クラッド層23とを含むことができる。n型半導体基板21も第1~第3部分15a~15cに対応した第1~第3部分21a~21cを含み、n型クラッド層23も第1~第3部分15a~15cに対応した第1~第3部分23a~23cを含む。埋込領域19は、第2部分13bだけでなく第3領域13c上にも同じ構造で設けられている。p型クラッド領域15は、半導体メサ17内において活性層25上に設けられた第1p型クラッド層27と、埋込領域19及び半導体メサ17上に設けられた第2p型クラッド層29とを含むことができる。半導体メサ17は活性層25を含み、また半導体メサ内において、活性層25は、n型クラッド領域13の第1部分15aの一部とp型クラッド領域27の第1部分15aの一部との間に位置する。n型クラッド領域13の第1部分15aの一部、活性層15、及びp型クラッド領域15の第1部分15aの一部は、n型クラッド領域13からp型クラッド領域15へ向かう基準軸Cx以下軸Cxとして参照するの延在方向に配列され、軸Cxは軸Ax及び軸Bxに交差する。埋込領域19は、p型埋め込み層31と、n型埋め込み層33と、第1のi型埋め込み層35とを備える。p型埋め込み層31は、n型クラッド領域13の第2部分13bとp型クラッド領域15の第2部分15bとの間に設けられ、またn型クラッド領域13の第3部分13cとp型クラッド領域15の第3部分15cとの間に設けられる。n型埋め込み層33は、n型クラッド領域13の第2部分13bとp型クラッド領域15の第2部分15bとの間に設けられ、またn型クラッド領域13の第3部分13cとp型クラッド領域15の第3部分15cとの間に設けられる。第1のi型埋め込み層35は、n型クラッド領域13の第2部分13b第3部分13cとp型クラッド領域15の第2部分15b第3部分15cとの間に設けられる。n型クラッド領域13の第1~第3部分13a~13cは、n型クラッド領域13からp型クラッド領域15への向かう軸Cxに交差する基準平面に沿って配列される。p型クラッド領域15の第1~第3部分15a~15cは軸Cxに交差する別の基準平面に沿って配列される。p型クラッド領域15、第1のi型埋め込み層35及びn型埋め込み層33は第1のpin接合J1を形成するように設けられる。第1のi型埋め込み層35、n型埋め込み層33及びp型埋め込み層31は第3軸Cxの方向に配列される。半導体メサ19は埋込領域19によって埋め込まれている。埋込領域19は、第1のi型埋め込み層35、n型埋め込み層33及びp型埋め込み層31を含む。この埋め込みヘテロ構造半導体光素子11によれば、p型埋め込み層31、n型埋め込み層33及び第1のi型埋め込み層35が、n型クラッド領域13の第2部分13bとp型クラッド領域15の第2部分15bとの間に設けられ、n型クラッド領域13の第3部分13cとp型クラッド領域15の第3部分15cとの間に設けられる。また、p型クラッド領域15、第1のi型埋め込み層35及びn型埋め込み層33は第1のpin接合J1を形成する。埋込領域19とこの隣に位置するクラッド層15とは、p型半導体とn型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのpn接合の劣化の結果である。p型クラッド領域15、第1のi型埋め込み層35及びn型埋め込み層33が接合J1を構成し、これらの半導体層はpin構造を成す。このpin構造に逆、静電放電に伴うバイアスが印加されるとき、pin接合J1における最大電界は、p型クラッド領域15及びn型埋め込み層33の直接接合からなるpn接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子11は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。埋め込みヘテロ構造半導体光素子11がn型半導体基板を含むとき、p型埋め込み層31、n型埋め込み層33、第1のi型埋め込み層35及びp型クラッド領域15は、n型半導体基板21の主面21a上において、この順に、その主面21aの法線軸Nxに沿って配列される。この埋め込みヘテロ構造半導体光素子11においてn型半導体基板21を用いるとき、第1のi型埋め込み層35がn型埋め込み層33及びp型クラッド領域15の間に挟まれるので、第1のi型埋め込み層35は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のp型クラッド領域15と該クラッド領域15に関連するn型半導体33と間における空乏層の生成を増大できる。埋め込みヘテロ構造半導体光素子11では、上側のpin接合の近傍においては、n型埋め込み層33のn型ドーパント濃度はp型クラッド領域15のp型ドーパント濃度より大きい。また、下側のpn接合の近傍においては、p型埋め込み層31のp型ドーパント濃度はn型クラッド領域13のn型ドーパント濃度より大きい。ここで、p型及びn型クラッド領域13、15並びに埋込領域19では、p型クラッド領域15、第1のi型埋め込み層35、n型埋め込み層33、p型埋め込み層31及びn型クラッド領域13はpinpnサイリスタ構造を構成する。n型埋め込み層33のn型ドーパント濃度がp型クラッド領域15のp型ドーパント濃度より大きく、またp型埋め込み層31のp型ドーパント濃度がn型クラッド領域13のn型ドーパント濃度より大きいので、電流の閉じ込め性を確保できる。この確保のための構造により、n型埋め込み層33とp型クラッド領域15との接合及びp型埋め込み層31とn型クラッド領域13との接合が、逆方向の静電放電に伴って逆方向の電圧を受ける。つまり、電流閉じ込め性のために、n型埋め込み層33とp型クラッド領域15との接合において、高いドーパント濃度の半導体層が対向する。この埋め込みヘテロ構造半導体光素子11は、この接合にpin構造を提供するので、埋込領域19がpinpnサイリスタ構造を備えることになる。これ故に、埋め込みヘテロ構造半導体光素子11は、電流閉じ込め性を確保しつつ、n型埋め込み層33及びp型クラッド領域15のドーパント濃度を下げることなく、i型半導体層35の追加により静電耐量を向上できる。n型クラッド領域13のキャリア濃度は5×1017cm-3~2×1018cm-3の範囲であることができる。p型埋め込み層31のキャリア濃度は5×1017cm-3~2×1018cm-3の範囲であることができる。n型埋め込み層33のキャリア濃度は5×1017cm-3~2×1018cm-3の範囲であることができる。p型クラッド領域15のキャリア濃度は5×1017cm-3~2×1018cm-3の範囲であることができる。埋め込みヘテロ構造半導体光素子11において、n型クラッド領域13及びp型埋め込み層31はpn接合J0を形成するように設けられることができる。p型埋め込み層31とn型埋め込み層33とのpn接合は、逆方向の静電放電の際に逆方向の電圧を受けない。第1のi型埋め込み層35の厚さは0.5μm以下であることが好ましい。このとき、デバイス破壊の耐圧を改善可能な構造及びi型層の追加に伴う寄生サイリスタ動作を抑制可能な構造を提供できる。第1のi型埋め込み層35のキャリア濃度は1×1017cm-3以下であることが好ましい。このとき、静電放電に伴う逆方向の電圧の印加に際して、空乏層の形成が可能である。第1のi型埋め込み層35の厚さは0.1μm以上であることが好ましい。このとき、静電放電に伴う逆方向の電圧の印加に際して、充分な空乏層の生成が可能である。活性層25は、第1の光閉じ込め層、量子井戸構造及び第2の光閉じ込め層を含むことができる。この量子井戸構造は第1の光閉じ込め層と第2の光閉じ込め層との間に設けられる。第1の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有することが好ましく、第1の光閉じ込め層はアンドープIII-V化合物半導体からなることができる。第2の光閉じ込め層は1×1016cm-3以下のキャリア濃度の部分を有することが好ましい。量子井戸構造はアンドープ半導体からなることが好ましく、第2の光閉じ込め層はアンドープIII-V化合物半導体からなることができる。活性層25において、第1の光閉じ込め層、量子井戸構造及び第2の光閉じ込め層の総厚は270nm以上であることが好適である。埋込領域19に挟まれる活性層25が270nm以上の厚みを有すると共に、光閉じ込め層が低いキャリア濃度の領域を含むので、静電放電に伴う逆方向の電圧の印加に際して、一般的な値の静電放電に際して、埋込領域19だけでなく活性層25も破壊されることを避けることができる。また、埋込領域19が、クラッドに伴うpin構造を含むので、埋込領域19の静電耐量を向上できる。p型クラッド領域15上にはp型コンタクト層41が設けられる。本実施例では、半導体メサ17、この半導体メサ17を埋め込む埋込領域19、半導体メサ17及び埋込領域19上に設けられたp型クラッド領域15、並びにp型コンタクト層41がストライプメサSTを構成する。ストライプメサSTの側面及び上面は絶縁膜43で覆われている。絶縁膜43には、ストライプメサSTの上面に設けられた開口43aを含む。電極アノード45が絶縁膜43の開口43aを介してp型コンタクト層41に接触を成す。また、電極45は、ストライプメサSTの両側面上に延在する。基板21の裏面21bには、別の電極カソード47が設けられる。埋め込みヘテロ構造半導体光素子11の一例を示す。基板21:n型InP、キャリア濃度1×1018cm-3。n型クラッド領域13:n型InP、厚さ0.7μm埋込領域近傍で。p型埋め込み層31:p型InP、厚さ0.3μm。n型埋め込み層33:n型InP、厚さ0.3μm。i型埋め込み層35:アンドープInP、厚さ0.1μm~0.5μm。p型クラッド領域15:p型InP、厚さ0.7μm埋込領域上で。p型コンタクト層:p型InGaAs層、キャリア濃度2×1019cm-3、厚さ0.3μm。活性層25厚さ270nm。n側光閉じ込め層:アンドープGaInAsP、厚さ60nm。p側光閉じ込め層:アンドープGaInAsP、厚さ60nm。量子井戸構造の井戸層:アンドープAlGaInAs。量子井戸構造の障壁層:アンドープAlGaInAs。量子井戸構造の総厚井戸層と障壁層の合計の厚み:200nm。絶縁膜43:シリコン酸化膜、厚さ300nm。電極アノード45:Ti/Pt/Au。電極カソード47:AuGeNi。実施例図2は、埋込領域にpin構造を含む埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。図3は、埋込領域にpin構造を含まない埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。図2のa部を参照すると、実施例の一形態の構造及び埋込領域における電界分布が示される。以下のモデルを用いて、印加電圧5ボルト逆方向における電界分布が計算される。n型クラッド領域13:n型InP、キャリア濃度1×1018cm-3、厚さ0.7μm。p型埋め込み層31:p型InP、キャリア濃度0.3×1018cm-3、厚さ0.3μm。n型埋め込み層33:n型InP、キャリア濃度7×1018cm-3、厚さ0.5μm。i型埋め込み層35:アンドープInP、厚さ0.1μm。p型クラッド領域15:n型InP、キャリア濃度1.5×1018cm-3、厚さ1μm。図2のb部を参照すると、実施例の別の形態の構造及び埋込領域における電界分布が示される。以下のモデルを用いて、印加電圧5ボルト逆方向における電界分布が計算される。n型クラッド領域13:n型InP、キャリア濃度1×1018cm-3、厚さ0.7μm。p型埋め込み層31:p型InP、キャリア濃度0.3×1018cm-3、厚さ0.3μm。n型埋め込み層33:n型InP、キャリア濃度7×1018cm-3、厚さ0.3μm。i型埋め込み層35:アンドープInP、厚さ0.3μm。p型クラッド領域15:n型InP、キャリア濃度1.5×1018cm-3、厚さ1μm。図3に示されるように、活性層25を埋め込む埋込領域19が、i型埋め込み層35を含まないとき、n型InPクラッド層とp型InPクラッド層とに挟まれた埋込領域に係る電界分布において、最大電界は、p型InPクラッド領域とn型InP埋め込み層とのpn接合において生じる。この最大電界の位置は、発明者の解析に基づく逆方向の静電放電に係るデバイス破壊の場所に対応する。シミュレーションでは、最大電界は、5.5×105V/cm程度である。この最大電界のため、埋め込みヘテロ構造半導体光素子は、低い静電耐量を示すと考えられる。素子破壊は、高い電界により接合に生じたブレイクダウンによる発熱で引き起こされると考えられる。図2のa部に示されたモデルにおける電界分布では、0.1μm厚のi-InP層の追加により、pin構造における最大電界は2.1×105V/cm程度まで下がる。この電界の値は、n型InPクラッド領域とp型InP埋め込み層とのpn接合における最大電界とほぼ同じである。図2のb部に示されたモデルにおける電界分布では、0.3μm厚のi-InP層の追加により、pin構造における最大電界は0.8×105V/cm程度まで下がる。この電界の値は、n型InPクラッド領域とp型InP埋め込み層とのpn接合における最大電界よりも低く、p型InPクラッド領域における電界値とあまり違わない。これらの構造は、活性層25にキャリアが注入される電流経路と異なる埋込箇領域の変更なので、デバイス特性への影響は殆ど無い。デバイス特性を同等に維持しつつ、低濃度層の追加により逆方向ESD耐圧を向上できる。図4は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造の変形例を模式的に示す図面である。埋め込みヘテロ構造半導体光素子12は、第2のi型埋め込み層49を更に備えることができる。埋め込みヘテロ構造半導体光素子12は、2つのi型埋め込み層35、49を有する。第2のi型埋め込み層49は、n型クラッド領域13の第2部分13aとp型クラッド領域15の第2部分15bとの間に設けられ、またn型クラッド領域13の第3部分13cとp型クラッド領域15の第3部分15cとの間に設けられる。n型クラッド領域13、第2のi型埋め込み層49及びp型埋め込み層31は第2のpin接合J2を形成するように設けられる。第1のi型埋め込み層35、n型埋め込み層33、p型埋め込み層31及び第2のi型埋め込み層49は、軸Cxの方向に配列される。埋込領域19aは、第1のi型埋め込み層35、n型埋め込み層33、p型埋め込み層31及び第2のi型埋め込み層49を含み、また半導体メサを埋め込む。この埋め込みヘテロ構造半導体光素子12によれば、n型埋め込み層33、第2のi型埋め込み層49及びp型埋め込み層31が、n型クラッド領域13の第2部分13bとp型クラッド領域15の第2部分15bとの間に設けられ、またn型クラッド領域13の第3部分13cとp型クラッド領域15の第3部分15cとの間に設けられる。n型クラッド領域13、第2のi型埋め込み層49及びp型埋め込み層31は、第2のpin接合J2を形成するように設けられる。埋込領域19とこの隣に位置するクラッド層13とは、p型半導体とn型半導体とが向き合う接合を構成し、この接合J2には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、逆バイアス印加の結果として生じるこのpn接合の劣化の結果である。このpin接合J2に、静電放電の際にある逆バイアスが印加されるとき、このpin接合J2における最大電界は、n型クラッド領域13及びp型埋め込み層31の直接接合からなるpn接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子12は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。第1のi型埋め込み層35と同様に、第2のi型埋め込み層49の厚さ、キャリア濃度等を規定することができる。第2のi型埋め込み層49の厚さは0.1μm以上0.5μm以下であることができる。第2のi型埋め込み層49のキャリア濃度は1×1017cm-3以下であることができる。この埋め込みヘテロ構造半導体光素子12によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な空乏層の生成が可能である。埋め込みヘテロ構造半導体光素子11、12において、n型埋め込み層33及びp型埋め込み層31はpn接合を形成するとき、埋込領域19内にpn接合の数の増加を避けることができる。上記の説明では、埋め込みヘテロ構造半導体光素子11、12はn型半導体基板21を含む。しかしながら、本実施の形態に係る埋め込みヘテロ構造半導体光素子11はn型半導体基板21に代えてp型半導体基板を用いることができる。この形態では、第1導電型はp型を示し、第2導電型はn型を示す。ヘテロ構造半導体光素子がp型半導体基板を備えるとき、p型クラッド領域、第1のi型埋め込み層、n型埋め込み層及びp型埋め込み層はp型半導体基板の主面の上において、この順に、基板主面の法線軸に沿って配列される。p型半導体基板を用いるとき、第1のi型埋め込み層がn型埋め込み層及びp型クラッド領域の間に挟まれるので、第1のi型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のp型クラッド領域と該クラッド領域に関連するn型半導体とにおける空乏層の生成を増大できる。図5及び図6を参照しながら、埋込領域にpin構造を含む埋め込みヘテロ構造半導体光素子の作製方法を説明する。図5のa部に示されるように、工程S101では、n型InPクラッド膜52、活性層53及びp型InPクラッド膜54をMOCVD法で順にn型InPウエハ51上に成長して、半導体積層55を形成する。活性層53はGaInAsP系半導体からなる量子井戸構造を有する。図5のb部に示されるように、次いで、半導体メサ57のための絶縁膜マスク56を半導体積層55上に形成する。工程S102では、この絶縁膜マスク56を用いて半導体積層55エッチングして、半導体メサ57を形成する。半導体メサ57は、n型InPクラッド層52a、活性層53a及びp型InPクラッド層54aを含む。図5のc部に示されるように、工程S103では、絶縁膜マスク56を残したまま、埋込領域59を形成する。埋込領域59の形成では、p型InP埋め込み層60、n型InP埋め込み層61、及びアンドープInP埋め込み層62を順にウエハ上に成長する。絶縁膜マスク56を除去した後に、図6のa部に示されるように、工程S104では、半導体メサ57及び埋込領域59上に、p型InPクラッド膜63及びp型GaInAsコンタクト膜64を成長して、半導体領域65を形成する。次いで、ストライプメサのための絶縁膜マスク66を半導体領域65上に形成する。図6のb部に示されるように、工程S105では、この絶縁膜マスク66を用いて半導体領域65エッチングして、ストライプメサ67を形成する。ストライプメサ67は、半導体メサ57、埋込領域59a、p型InPクラッド層63a及びp型GaInAsコンタクト層64aを含む。絶縁膜マスク66を除去した後に、図6のc部に示されるように、工程S106では、ストライプメサ67上にシリコン酸化膜67を形成する。酸化シリコン膜67は、ストライプメサ67の上面上に設けられた開口67aを有する。酸化シリコン膜67を形成した後に、酸化シリコン膜67及びメサストライプ67上に、アノード電極69を形成すると共に、ウエハ51の裏面にカソード電極70を形成する。これらの工程により、埋め込みヘテロ構造半導体レーザを作製できる。この埋め込みヘテロ構造半導体レーザ71は、pin接合PIN1を含むので、逆方向の静電放電に関して改善されている。必要な場合には、n型InPクラッド層52aとp型InP埋め込み層60aとの間にアンドープInP層を含むように、埋込領域を形成できる。また、p型InPウエハを用いるときは、ドーパントガスを変更して、n型及びp型の導電性をそれぞれp型及びn型の導電性に変更することができる。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。