側壁及び底部を有するトレンチを、第1導電型の半導体基板内に形成するステップと、このトレンチ内に実質的に均一のゲート誘電体を形成するステップと、前記トレンチ内に且つ前記ゲート誘電体上にゲート電極を形成するステップと、前記トレンチを形成した後に、前記半導体基板にドーピングを行って第2導電型のチャネル領域を形成するステップとを具える、浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETを製造する方法。請求項1に記載の方法において、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域を形成する方法。請求項1に記載の方法において、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域を形成する方法。請求項1に記載の方法において、前記半導体基板内にドーパントを注入することにより、前記ドーピングを実行する方法。請求項1に記載の方法において、この方法が更に、前記ゲート誘電体を前記トレンチ内に形成する前に、このトレンチの前記底部を囲むように、前記第1導電型の底部注入領域を形成するステップを具え、この底部注入領域は前記半導体基板のドーパント濃度よりも大きいドーパント濃度を有するようにする方法。請求項1に記載の方法において、前記ゲート電極を、前記半導体基板の頂面に対し同一平面となるように形成する方法。請求項1に記載の方法において、前記ゲート電極を、前記半導体基板の頂面に対し、この頂面を化学機械研磨することにより同一平面となるように形成する方法。請求項1に記載の方法において、この方法が更に、前記第1導電型のソース領域を、前記トレンチに隣接するように前記半導体基板内に形成する方法。第1導電型の半導体基板内に位置し、側壁と底部とを有するトレンチを用いる浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETであって、このトレンチ型のFETは更に、前記トレンチを用いて実行した処理により形成されており、この処理は、実質的に均一のゲート誘電体を前記トレンチ内に形成する処理と、前記トレンチ内で前記ゲート誘電体上にゲート電極を形成する処理と、前記半導体基板にドーピングを行って第2導電型のチャネル領域を形成する処理とを有しているトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体を前記トレンチ内に形成した後に、前記チャネル領域が形成されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極を前記トレンチ内に形成した後に、前記チャネル領域が形成されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ドーピングは、前記半導体基板へのドーパント注入により実行されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、このトレンチ型の電界効果トランジスタは、前記ゲート誘電体を前記トレンチ内に形成する前に、前記第1導電型の底部注入領域であって、前記半導体基板のドーパント濃度よりも大きいドーパント濃度を有する当該底部注入領域を前記トレンチの前記底部を囲むように形成することにより製造されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極は、前記半導体基板の頂面に対し同一平面となるように形成されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート電極は、前記半導体基板の頂面に対し、この頂面を化学機械研磨することにより同一平面となるように形成されたトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、このトレンチ型の電界効果トランジスタは、前記第1導電型のソース領域を、前記トレンチに隣接するように前記半導体基板内に形成することにより製造されたトレンチ型の電界効果トランジスタ。請求項16に記載のトレンチ型の電界効果トランジスタにおいて、前記ソース領域はほぼ0.3ミクロンよりも浅い深さを有しているトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体の底部の厚さは実質的に側壁の厚さに等しくなっているトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記ゲート誘電体はポリシリコンを有しているトレンチ型の電界効果トランジスタ。請求項9に記載のトレンチ型の電界効果トランジスタにおいて、前記トレンチの幅はほぼ0.3ミクロンよりも狭くなっているトレンチ型の電界効果トランジスタ。従って、当該技術分野における欠点及び不備を解決したトレンチ型のFETを提供しうる方法が必要となる。本発明による、浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETの製造方法及びその関連構造体は、実質的に少なくとも1つの図面に示す又はこれに関連して説明した、或いはその双方のものであり、より完全には請求の範囲に記載したものである。本発明は、浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETの製造方法及びその関連構造体に向けたものである。本発明は、特定な実施例につき説明するが、特許請求の範囲に規定した本発明の原理は、ここで明瞭に説明する実施例を超えて適用しうること明らかである。更に、本発明の観点を不明瞭にしないようにするために、本発明の説明においてはある種の細部を省略した。省略したこれらの細部は当業者の知識範囲内のものである。本発明の図面及びそれに付随する詳細な説明は、本発明の代表的な実施例にのみ向けたものである。簡潔性を保つために、本発明の原理を用いる本発明の他の実施例は具体的に説明しておらず、図面にも具体的に示していない。特に断りのない限り、図面間の同様な又は対応する素子には、同様な又は対応する参照符号を付していることに留意すべきである。更に、本発明の図面は、一般に、実際の相対寸法に正比例して描いているものではない。図1は、従来のトレンチ型の電界効果トランジスタFETを有する半導体装置を示す断面図である。この図1に示すように、半導体装置100はトランジスタ102a及び102bを有し、これらトランジスタは例えばシリコンで構成されているとともに縦のトレンチ型のトランジスタとなっている。この例では、半導体装置100において、トランジスタ102a及び102bは互いに一致しており、同様な素子及び寸法を有しており、一般的には同一であり、同じトランジスタの複数の指状部又はセグメントを有しうる。図1に示すように、トランジスタ102aはドリフト領域104と、チャネル領域106と、ソース領域108とを有する。図1に示すように、チャネル領域106は、ドリフト領域104上に形成されており、ソース領域108は、チャネル領域106上に形成されている。この例では、ドリフト領域104はN型の半導体材料を有し、チャネル領域106はP型の半導体材料を有し、ソース領域108はN型の半導体材料を有している。従って、この例では、トランジスタ102aはトレンチ型のN型FETである。又、図1に示すように、トランジスタ102aは側壁112及び底部114を有するトレンチ110を具えている。このトレンチ110は、ソース領域118とチャネル領域106との間に位置している。更に、この例では、トレンチ110がソース領域108の頂面からドリフト領域104内に延在し、トレンチ110の底部114がドリフト領域104内にあるようになっている。又図1に示すように、トレンチ110は、ゲート誘電体116と、このゲート誘電体内に形成されたゲート電極118とを有している。ゲート誘電体116は、トレンチ110のそれぞれの側壁112を内貼りする部分と、トレンチ110の底部114上に形成された厚肉の底部酸化物140とを有している。ゲート電極118はゲート誘電体116の厚肉の底部酸化物140上に形成されている。ゲート誘電体116の厚肉の底部酸化物140によれば、半導体装置100におけるゲート‐ドレイン電荷Qgdを減少させることができる。図1に示すように、この例では、トレンチ110の頂面及びソース領域108の頂面からゲート電極118にくぼみ形成し、これにより凹所117を形成している。誘電体材料128はソース領域108上に形成されており且つ凹所117を充填している。上述したように、この例では、トランジスタ102a及び102bが互いに同様な寸法を有している。従って、図1に示されているように、トランジスタ102aはトレンチ幅122と、ソース深さ119と、チャネル長120とを有している。このトランジスタ102aでは、トレンチ側壁112は互いにほぼ平行であり、従って、トレンチ110は均一なトレンチ幅122を有しており、このトレンチ幅は、特定の例ではほぼ0.5~0.6ミクロンとしうる。又、一例として、トランジスタ102aでは、ソース深さ119をほぼ0.3~0.35ミクロンとし、チャネル長120をほぼ0.7ミクロンとしうる。従って、トランジスタ102aは、比較的深いトレンチ110に含まれる比較的長いチャネル長を有する。例えば、トレンチ110の長さはほぼ1.2ミクロンとなりうる。半導体装置100の製造は、装置の性能及び特性を低下させるおそれのある重大な制約を受ける。例えば、トランジスタ102aを形成するに当たり、ソースの深さ119及びチャネル長120が、短いチャネルの装置の形成を阻害する重大な制約を受ける。従って、半導体装置100において、Rdsonの減少が著しく制限される。又、トランジスタ102aを形成するに当たり、半導体基板には例えばP型のドーパントがドーピングされて、チャネル領域106が形成されている。N型のソース領域108は、トランジスタゲートの形成前又は後に形成しうる。トレンチ110と、ゲート誘電体116と、ゲート電極118とを半導体基板中に形成する場合、半導体基板はかなり高い温度に曝され、これによりドーパントを不所望に移動させるとともにチャネル長120を半導体装置100内で制御不可能にするおそれがある。例えば、チャネル長120及びソース領域108をゲートの形成前に形成する場合には、ソースの深さ119が不所望な深さまで延在し、これによりチャネル長120比較的短くするのを阻止するとともにトレンチ110を深くするおそれがある。ゲート誘電体の形成には高温度処理を含めうる。更に、厚肉の底部酸化物、例えば厚肉の底部酸化物140を設けるには、追加の処理工程が必要であり、これによりドーパントが高温度に曝されるのを増やすおそれがある。従って、ゲート誘電体116は厚肉の底部酸化物140を有する為、半導体基板は追加の高温度に曝され、更に半導体装置100におけるチャネル長120を増大させ、これにより短いチャネル長120及び浅いトレンチ110の形成を阻害するおそれがある。厚肉の底部酸化物140を形成するのは、例えば追加の処理工程を必要とするとともに製造費を高めることにより、半導体装置100の形成を更に困難とするおそれがある。トランジスタ102aに凹所117を形成することによっても、半導体装置100を形成するのに重大な制約を導入するおそれがある。トランジスタ102aでは、凹所117がゲート電極118とソース領域108との間の短絡を阻止するものであり、この凹所は約0.15ミクロンの深さを有するようにしうる。凹所117の深さを、半導体装置100の形成中に制御するのは困難である。従って、ソースの深さ119を減少させると、ゲート電極118がソース領域108よりも下側に降下して装置の性能を著しく低下させるかなりの危険性が生じる。従って、ソースの深さ119は、ゲート電極118がソース領域108よりも下側に降下しないようにするためにあまり減少させることができず、そのためにチャネル長120を短くしたりトレンチ110を浅くしたりすることを阻害する。本発明は、トレンチ型の電界効果トランジスタトレンチ型のFET及びその製造方法を提供する。本発明の方法は、従来の方法に課せられた重大な制約を低減又は排除することにより、従来の半導体装置では達成できない、Rdsonのような装置の性能特性を改善した浅く幅狭なトレンチ型のFETを形成するのに用いることができる。図2は、浅く幅狭なトレンチ型のFET、例えば図3におけるトレンチ型のFET302a及び302b並びに図4におけるトレンチ型のFET402a及び402bを製造する方法の代表的な実施例を説明するフローチャート200を示している。図2のフローチャート200で示す方法は図3及び4に示す半導体装置に限定されるものではないことに注意すべきである。又、当業者にとって明らかなある細部及び特徴はフローチャート200から除外してある。例えば、あるステップには、1つ以上のサブステップを含めることができるか又は当該技術分野で既知の特殊な装置又は材料を含めることができる。フローチャート200に示す処理ステップは、ステップ210の前に半導体基板、例えばN型半導体基板を有するウエハの一部で実行されることを銘記すべきである。フローチャート200に示すステップ210~250は本発明の実施例を説明するのに充分であるが、本発明の他の実施例が、フローチャート200に示すステップとは異なるステップを用いるか、又はフローチャート200に示すステップよりも多い或いは少ないステップを有するようにしうる。例えば、フローチャート200の方法はNチャネル装置に対するものであるが、本発明はPチャネル装置も提供しうるものであること明らかである。更に、ステップ210~250の順序はフローチャート200に示すのに限定されるものではない。例えば、フローチャート200は、ステップ250がステップ240の後に生じるように示しているが、他の実施例では、ステップ250がステップ240の前に生じるようにしうる。本発明により製造しうる代表的な浅く幅狭なトレンチ型のFETを図3及び4につき説明する。図3は、本発明の一実施例により製造しうる代表的な浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETを示す断面図である。例えば、図3は、互いに対応する代表的なトレンチ型のFET302a及び302bを示しており、これらFETは同様な素子及び寸法を有しているとともに、一般に互いに同一であり、同じトランジスタの複数の指状部又はセグメントを有しうる。図4も同様に、本発明の一実施例により製造しうる代表的な浅く幅狭なトレンチ型の電界効果トランジスタトレンチ型のFETを示す断面図である。図3は、図4の半導体装置400に対応しうる半導体装置300を示す。従って、半導体装置300は、半導体装置400の素子と同様な素子を有する。例えば、半導体装置300は、図4のトレンチ型FET402a及び402bと、ドリフト領域404と、チャネル領域406と、ソース領域408と、トレンチ410と、トレンチ底部414と、チャネル長420とにそれぞれ対応しうる、トレンチ型FET302a及び302bと、ドリフト領域304と、チャネル領域306と、ソース領域308と、トレンチ310と、トレンチ底部314と、チャネル長320とを有する。参照符号を付していない図4の他の素子も図3の同様な素子に対応しうることに注意すべきである。図4の半導体装置400は特に、図3の半導体装置300に含まれていない底部注入領域430を有する。ステップ410、430、440及び450は半導体装置300につき説明するが、これらのステップは、半導体装置400に対しても同様に実施しうること明らかである。例えば、半導体装置400の素子は半導体装置300の対応する素子と同様に形成しうる。図2のステップ210及び図3を参照するに、フローチャート200のステップ210は、N型半導体基板内に、側壁と底部とを有するトレンチを形成する処理を有する。例えば、ステップ210では、トレンチ310を半導体基板図3には図示せず内に形成しうる。半導体基板は例えば、ステップ210の後にこの半導体基板内に形成されるドリフト領域304と同じドーパントを有するN型半導体基板としうる。ある実施例では、半導体基板を支持基板としうる。他の実施例では、半導体基板を支持基板上に形成しうる。ステップ210で形成されるトレンチに対応しうるトレンチ310は、側壁312及び底部314を有する。図3に示すように、側壁312は、図1の側壁112と相違して、底部314が幅狭となるようにテーパーが付されている。従って、側壁312間の最上位の幅は例えば、約0.3ミクロンにでき、底部のトレンチ幅は例えば、0.19ミクロンとしうる。ステップ210の終了時には、トレンチ310はゲート誘電体316及びゲート電極318を有していない。又、ステップ210の後には、例えば半導体基板をドーピングすることにより、ソース領域308及びチャネル領域306が形成されていることに注意すべきである。ドーピングされた半導体基板を最終的にエッチングして、被エッチング領域332、334及び336を形成しうる。次に、図2のステップ220及び図4を参照するに、フローチャート200のステップ220は、トレンチの底部を囲んでいるとともに半導体基板のドーパント濃度よりも大きなドーパント濃度を有しているN型の底部注入領域を形成する処理を有する。このステップ220は必ずしも必要としないことに注意すべきである。従って、他の実施例では、ステップ220を実行することなく、フローチャート200がステップ210からステップ230に進むことができる。例えば、図3は、ステップ220を実行することなしに形成したトレンチ型のFET302a及び302bを代表的に示している。これとは相違し、図4は、ステップ220を実行した後に形成したトレンチ型のFET402a及び402bを示している。図4に示すように、半導体装置400は、ステップ220で形成したN型底部注入領域に対応しうる底部注入領域430を有する。この場合、底部注入領域430によりトレンチ410の底部を囲むようにでき、この底部注入領域430は半導体基板図4に図示せずのドーパント濃度よりも大きいドーパント濃度を有する。従って、底部注入領域430のドーパント濃度は、図4におけるドリフト領域404のドーパント濃度よりも大きくしうる。本例では、トレンチ410の底部414は底部注入領域430内に形成されており、この底部注入領域430自体はドリフト領域404内に形成されている。しかし、図3に示す例においては、トレンチ310の底部314はドリフト領域304内に形成されている。半導体装置400においては、底部注入領域430は、所望よりも浅いトレンチ410を形成するおそれのある処理変動を考慮しうるものである。例えば、底部注入領域430を設けないと、底部414があまりにも浅く形成されてドリフト領域404に充分接触しなくなるおそれがある。従って、底部注入領域430は、処理変動がある場合に底部414とドリフト領域404との間の接触を維持することにより、浅いトレンチ410を可能としうる。更に、トレンチ型のFET402aは、厚肉の底部酸化物を用いずに形成したゲート誘電体416を有する為、底部注入領域430は、厚肉の底部酸化物を形成するのに用いられる追加の処理温度に曝されることはない。これらの追加の処理温度は、底部注入領域を形成するのに用いられるドーパントを著しく深く移動させることにより、例えば、半導体装置100に有効で制御可能な底部注入領域を形成するのを阻害するおそれがある。ドーパントを制御することは、例えば、浅く幅狭なトレンチ型のFET402a及び402bを形成するに際し装置の寸法が小さくなるにつれ、益々重要となっている。図2のステップ230及び図3を参照するに、フローチャート200のステップ230は、実質的に均一のゲート誘電体をトレンチ内に形成する処理を有する。上述したように、一実施例では、ステップ220を省略してステップ230をステップ210の後に実行して、例えば、図3の半導体装置300を得るようにしうる。他の実施例では、ステップ230をステップ220の後に実行して、例えば、図4の半導体装置400を得るようにしうる。従って、ステップ230で形成した実質的に均一のゲート誘電体を、図3のゲート誘電体316及び図4のゲート誘電体416に対応させることができる。ゲート誘電体316は、例えば、熱成長させたシリコン酸化物SiO2を有するようにでき、本例では、このゲート誘電体を、トレンチ310内にこのトレンチ310の側壁312及び底部314を内貼りするように形成されている。図1のトランジスタ102aとは相違して、トレンチ310の底部314を内貼りするゲート誘電体316の部分の厚さは、トレンチ310の側壁312を内貼りするゲート誘電体316の部分にほぼ等しくしうる。ゲート誘電体316は、厚肉の底部酸化物を設けずにトレンチ310内に形成しうる。前述したように、厚肉の底部酸化物140を有するゲート誘電体116を設けることにより、ゲート‐ドレイン電荷Qgdを減少させることができる。しかし、前述したように、厚肉の底部酸化物140を形成することにより、装置の製造に、特に浅く幅狭のトレンチ型のFETの製造に重大な制約を導入するおそれがある。従って、半導体装置300では、トレンチ310の側壁312には、底部314が幅狭となるようにテーパーが付されている。或いはまた、トレンチ310の全体を頂部から底部まで幅狭にほぼ同じ小さな幅を有するように、又は底部に僅かにテーパーが付されるように形成することができる。しかし、トレンチ型のFET302aを形成するのに本発明により幅狭の底部314を設けることにより、ゲート‐ドレイン電荷Qgd及び全ゲート電荷Qgをかなり減少させ、これにより装置の性能をかなり高めるようにすることができる。従って、例えば、トレンチ型のFET302a及び402aを、トレンチ310及び410内にそれぞれ厚肉の底部酸化物を設けることなく且つゲート‐ドレイン電荷Qgdを低くして形成することができる。次に、図2のステップ240及び図3を参照するに、フローチャート200のステップ240は、トレンチ内及びゲート誘電体上にゲート電極を形成する処理を有する。このゲート電極は、図3におけるトレンチ型のFET302aのゲート電極に相当させることができ、例えば、導電性のポリシリコンを有するようにしうる。ゲート電極は、半導体基板の頂面に対し同一平面に形成することができる。従って、本例では、ソース領域308の頂面に対し同一平面である平坦表面317を有するゲート電極318を図3に示す。ゲート電極318は、例えば、ポリシリコンを半導体基板上に堆積し、化学機械研磨を行うことにより同一平面に形成することができる。ゲート電極318を半導体基板の頂面に対し同一平面に形成することにより、トレンチ型のFET302aにおいてゲート電極318とソース領域308との間の短絡を回避しうる。従って、図3に示すように、ゲート電極318は、図1における凹所117のような凹所を設けずに形成しうる。本例では、凹所を設けずにゲート電極318を形成することにより、ゲート電極318をソース領域308よりも下側に降下させるおそれを生じることなしに、ソースの深さ319を低減させることができる。従って、チャネル長320及びトレンチ310の深さを更に低減させることができる。図2のステップ250及び図3を参照するに、フローチャート200のステップ250は、半導体基板にドーピングしてP型チャネル領域を形成する処理を有する。このP型チャネル領域は例えば、半導体装置300における何れのチャネル領域306にも対応させることができる。従って、このチャネル領域はドリフト領域304上に形成する。更に、図示の例では、例えば、ドーパントの注入処理を用いて半導体基板にドーピングを行い、例えば、図3の何れのソース領域308にも対応しうるN型ソース領域を形成するようにしうる。本例では図示するように、それぞれのソース領域308及びそれぞれのチャネル領域306はトレンチ310に隣接している。又、図3に示すように、半導体装置300では、チャネル領域306がドリフト領域304上に形成され、ソース領域308はチャネル領域306上に形成されている。例えば、ソース領域308及びチャネル領域306を形成する場合、従来の方法と相違して、ドーピングした半導体領域を著しく低い温度に曝すものであり、従来の処理の流れにおけるトレンチ形成とこれに関連する誘電体成長及び堆積とに関連した高温度処理から回避されるものである。従って、本発明は、従来の手法では高温度処理が原因となって生じるソース領域308及びチャネル領域306の深さの増大を回避する。従って、本発明は、ソースの深さ319及びチャネル長320を減少させ、より短いチャネル長320及びより浅いトレンチ310を半導体装置300に形成しうるようにする。例えば、一実施例では、ゲート誘電体316を形成した後に半導体基板にドーピングを行ってチャネル領域306を形成する。従って、ドーピングされた半導体基板は例えば、高い熱酸化温度に曝されるおそれがない。前述したように、一実施例では、ステップ250を、フローチャート200のステップ230の後であるがステップ240の前に実行しうる。しかし、図2に示す実施例では、ゲート誘電体316及びゲート電極318を形成した後に、半導体基板にドーピングを行ってチャネル領域306を形成する、すなわちステップ230及び240の双方の後にステップ250を実行する。このようにすることにより、ドーピングされた半導体基板は、ゲート電極318を形成するための追加の著しく高い処理温度に曝されるおそれはない。従って、1つの特定の例では、トレンチ型のFET302aにおいて、ソースの深さ319を例えば、0.15ミクロンとし、チャネル長320を例えば、約0.3~0.45ミクロンとしうる。トレンチ310の深さは、例えば、約0.6~0.8ミクロンとしうる。従って、オン抵抗Rdsonを、例えば図1のトランジスタ102aに比べて著しく低減させることができる。図3の半導体装置300又は図4の半導体装置400を形成するために、ステップ250の終了後に、追加のステップを実行することができる。例えば、半導体基板上に追加の層を形成しうる。更に、ある実施例では、被エッチング領域332、334及び336を形成するエッチングステップを実行することにより、ソース領域308及びトレンチ310上に誘電体部分324、326及び328を形成しうる。誘電体材料324、326及び328は、例えば、SiO2を有するようにでき且つゲート電極318をソース接点材料327から絶縁させるようにしうる。従って、前述したように、図2、3及び4の実施例では、本発明により、浅く幅狭なトレンチ型のFETとこれに関連する構造体を有する半導体装置を製造する方法を提供するものである。本発明の前述した説明から明らかなように、本発明の範囲を逸脱することなく、本発明の概念を実行するのに種々の技術を用いることができる。更に、ある実施例を特別に参照して本発明を説明したが、当業者にとって明らかなように、本発明の精神及び範囲を逸脱することなしに形態及び細部において変更を施すことができる。前述した実施例は、あらゆる点において例示的なものであり、限定的なものではない。更に、本発明は前述した特定の実施例に限定されるものではなく、本発明の範囲を逸脱することなく多くの再配列、変更及び置換を行うことができるものである。