"それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によって変換されたパラレル信号と、前記複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、前記同期コード全体を比較することにより、同期を検出する同期検出回路とを備えたシリアル同期検出回路。前記同期検出回路は、前記所定ビット数内でスタート位置が異なる複数の同期期待値のそれぞれと、前記シリアルパラレル変換回路によって変換されたパラレル信号とを当該所定ビット単位で比較することにより、スタート位置を検出することを特徴とする請求項1記載のシリアル同期検出回路。前記同期検出回路の検出結果に基づき、前記スタート位置をラッチし、前記パラレル信号を、同期コードを構成する同期ワードのビット数からなるパラレル信号にして出力する出力部をさらに有することを特徴とする請求項2記載のシリアル同期検出回路。前記同期検出回路は、プロトコル毎に異なるモードに応じて設定され、前記所定ビット数からなり、スタート位置が異なる複数のスタート期待値を生成するスタート期待値生成部と、プロトコル毎に異なるモードに応じて設定され、前記スタート期待値を除く同期コードについて、前記所定ビット数単位からなる複数の同期コード期待値を生成する期待値生成部と、前記シリアルパラレル変換回路から出力されたパラレル信号を、前記スタート期待値と比較し、一致した場合に一致信号を出力すると共に、一致したパラレルデータ信号の次のタイミング以降で出力された前記パラレル信号を、前記同期コード期待値と比較し、一致した場合に一致信号を出力する一致判定部と、前記一致判定部から出力された一致信号をカウントする同期検出カウンタと、前記同期コードのビット数と前記所定ビット数とに基づき決定される最大カウント値に基づいて、前記同期検出カウンタの値を判定することにより、同期判定を実行する同期判定回路とを有する請求項1記載のシリアル同期検出回路。それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能な同期検出方法であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換し、変換されたパラレル信号と、前記所定ビット数に分割された同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出方法。しかしながら、特許文献1に記載の技術では、シリアルパラレル変換回路1000が複数の接続されたセンサデバイスに対応するように構成すると、接続されたセンサデバイスのプロトコルのうち、最大のワード数に対応できるようにしなければならない。特許文献1に記載の技術では、ワード数単位でシフト動作とラッチ動作を行うため、シフトレジスタ回路及びラッチ回路は、ワードの最大数分のF/FFlipFlopが必要となる。したがって、特許文献1に記載の技術では、回路に含まれるF/F数が多くなるという問題があった。本発明は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によって変換されたパラレル信号と、前記複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出回路とを備えたものである。本発明にかかる同期検出方法は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能な同期検出方法であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換し、変換されたパラレル信号と、前記所定ビット数に分割された同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出するものである。これにより、本発明にかかるシリアル同期検出回路及び同期検出方法は、同期コードを所定のビット数に分割して、所定ビット数単位で同期検出を行う。同期コードを所定ビット数に分割するため、ビット長が最大の同期コードを有するプロトコルに対応する場合と、ビット長が最小の同期コードを有するプロトコルに対応する場合とで、回路規模の相違を小さくでき、より回路規模を抑制することができる。本発明にかかる技術によれば、異なるプロトコルのシリアル通信に対応可能であって、より回路規模を抑制したシリアル同期検出回路及び同期検出方法を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本実施の形態にかかるシリアル同期検出回路10を示す図である。シリアル同期検出回路10は、S/P変換部101と、分周回路102と、同期検出回路110乃至140と、同期位置ラッチ回路103と、シフトレジスタ回路108と、同期データ選択回路109とを有する。ここで、同期位置ラッチ回路103と、シフトレジスタ回路108と、同期データ選択回路109は、出力部として機能する。本実施の形態にかかるシリアル同期検出回路10は、任意のビット数を4ビットとして、シリアルデータ信号151を4ビットに分割して、同期検出を行っている。シリアル同期検出回路10は、外部からの入力、又はCPU等から出力されたモード切替信号152に応じて、モードを切り替える。モード切替信号152は、同期データ選択回路109、同期検出回路110、同期検出回路120、同期検出回路130、同期検出回路140のそれぞれに対して入力される。S/P変換部101は、4ビットF/Fで構成され、シリアルクロック信号150とシリアルデータ信号151とを入力し、シリアルデータ信号151を4ビットのパラレルデータ信号154に変換して出力するシリアルパラレル変換回路である。そして、4ビットパラレルデータ信号154を、同期検出回路110乃至140と、シフトレジスタ回路108とに出力する。分周回路102は、4分周クロック153及び16分周クロック159を生成する。4分周クロック153は、同期検出回路110乃至140及び同期位置ラッチ回路103に供給される。分周回路102は、16分周クロック159を同期検出後のパラレルデータを処理する回路の動作クロックとして外部に出力する。シフトレジスタ回路108は、4ビットF/F104~107を有し、4ビットパラレルデータ信号154を入力し、4ビット単位でシフト動作を行う。同期検出回路110乃至140は、分周回路102から4分周クロック153を、S/P変換部101から4ビットパラレルデータ信号154をそれぞれ入力する。同期検出回路110乃至140は、4ビットパラレルデータ信号154を4分周クロック153のサイクルで入力して処理を行う。同期検出回路110乃至140は、4ビットパラレルデータ信号154を、4ビットのスタート期待値信号212乃至242と比較して、同期コードのスタート位置を検出する。同期検出回路110乃至140は、4ビットパラレルデータ信号154と、スタート期待値信号212乃至242とが一致した場合、同期位置信号155を同期位置ラッチ回路103に出力する。同期位置ラッチ回路103は、同期検出回路110乃至140から出力される同期位置信号155と、4分周クロック153に基づき、スタート位置の情報を含む4ビットの同期検出信号156をラッチする。同期データ選択回路109は、同期検出信号156に基づき、シフトレジスタ回路108の出力データのワード単位パラレルデータ157を選択して、16分周クロック159のクロックタイミングで同期検出後パラレルデータ158を生成する。本実施の形態にかかるシリアル同期検出回路10は、ワードを4ビットに分割して、4ビット単位でスタート位置の検出を行う。そのため、ワード数が例えば16ビットであっても、S/P変換部101は、4ビットF/Fで構成することができる。また、同期位置ラッチ回路103は、4ビットのラッチ信号を出力するため、4ビットF/Fにより構成することができる。すなわち、従来では、ワードのビット数分のF/Fで構成していたS/P変換部101及び同期位置ラッチ回路103を、本実施の形態では、より少ないF/F数により構成することが可能である。したがって、本実施の形態にかかるシリアル同期検出回路10は、従来よりもF/F数を少なくすることができる。言い換えれば、同期コードの総ビット数が大きい場合でも、回路規模が抑制でき、従って、冗長回路を削減することができるという効果がある。更に、本実施の形態にかかるシリアル同期検出回路10においては、従来は1ワード単位で、同期コードの一致を検出していたものを、任意のビット数で分割して一致を検出する。そのため、従来は、1ワードのビット数が大きくなれば、ビット数に応じて回路規模が大きくなっていたが、本願においては、1ワードのビット数が大きくなっても、回路規模が大きくなることを抑制することができる。そのため、シリアル同期検出回路10では、より1ワード当たりのビット数が大きいものの方が、削減効果が大きい。本実施の形態にかかるシリアル同期検出回路10について、さらに詳細に説明する。シリアル同期検出回路10は、シリアルデータ信号151のプロトコルが異なる場合、すなわち、1ワードのビット数、同期コードのワード数、及び同期コードの総ビット数の条件に応じたモードで処理を実行する。本実施の形態では、シリアル同期検出回路10は、モード1乃至4を有する。図2は、モード1乃至4の条件を示す表である。1ワードのビット数が16、同期コードのワード数が3、及び同期コードの総ビット数が48のプロトコルに対応する場合には、モード1が設定される。同様に、1ワードのビット数が14、同期コードのワード数が3、及び同期コードの総ビット数は42の場合には、モード2が設定される。1ワードのビット数が12、同期コードのワード数が3、及び同期コードの総ビット数が36の場合には、モード3が設定される。1ワードのビット数が8、同期コードのワード数が3、及び同期コードの総ビット数が24の場合には、モード4が設定される。ここでは、シリアル同期検出回路10が、1ワードのビット数は8ビット、同期コードのワード長は3、同期コードの総ビット数は24のプロトコルに対応するために、モード4で動作する例について説明する。図1に示されるように、同期検出回路110は、期待値生成部111と、スタート期待値生成部112と、一致判定部113と、同期検出カウンタ114と、同期検出判定部115を備えている。なお、同期検出回路110、120、130及び140は、構成が同じであるため、適宜説明を省略する。期待値生成部111は、モード切替信号152及び同期検出カウンタ信号215を入力し、モードに応じた同期コード期待値信号211を生成して、一致判定部113に出力する。スタート期待値生成部112は、モード切替信号152を入力して、モードに応じた同期コードの先頭位置を検出するための信号であるスタート期待値信号212を生成し、一致判定部113に出力する。同期コード期待値信号及びスタート期待値信号については後述する。一致判定部113は、期待値生成部111から同期コード期待値信号211、スタート期待値生成部112からスタート期待値信号212、S/P変換部101から4ビットパラレルデータ信号154を入力する。一致判定部113は、4ビットパラレルデータ信号154と、同期コード期待値信号211とが一致した場合、同期コード期待値一致信号213として、1を同期検出カウンタ114に出力する。一致判定部113は、4ビットパラレルデータ信号154と、同期コード期待値信号211とが一致しなかった場合、同期コード期待値一致信号213として、0を同期検出カウンタ114に出力する。一致判定部113は、4ビットパラレルデータ信号154と、スタート期待値信号212とが一致した場合、スタート期待値一致信号214として1を同期検出カウンタ114に出力する。一致判定部113は、4ビットパラレルデータ信号154と、スタート期待値信号212とが一致しなかった場合、スタート期待値一致信号214として0を同期検出カウンタ114に出力する。同期検出カウンタ114は、モード切替信号152と、一致判定部113から出力された同期コード期待値一致信号213及びスタート期待値一致信号214とを入力する。同期検出カウンタ114は、同期コード期待値一致信号213及びスタート期待値一致信号214として1が入力されると、カウント値を1インクリメントする。同期検出カウンタ114は、同期コード期待値一致信号213及びスタート期待値一致信号214として0が入力されると、カウント値をクリアする。そして、同期検出カウンタ114は、カウント値を同期検出カウンタ信号215として、同期検出判定部115及び期待値生成部111に出力する。同期検出カウンタ114乃至144は、各モードの1ワードのビット数、同期コードのワード数に応じて、カウント値の最大値を切り替える。1ワードのビット数が最大となるモード1においては、同期コードの総ビット数が48ビットであるため、4ビット単位でカウント処理をするカウンタ値の最大値は、48ビットを4ビットで割った値に1を加えた値である13となる。1ワードのビット数が最小となるモード4においては、同期コードの総ビット数が24ビットであるため、4ビット単位でカウント処理するカウンタ値の最大値は、24ビットを4ビットで割った値に1を加えた値である7となる。同期コード期待値信号211乃至241とスタート期待値信号212乃至242について説明する。スタート期待値信号212乃至242は、4ビットパラレルデータ信号154の、いずれの位置のビットが同期コードの先頭であるか検出するための信号である。本実施の形態では、スタート期待値信号212乃至242は、同期コードの先頭の位置を1ビットずつずらすことにより生成される。例えば、同期コードが11111111_00000000_101010102進数で表記であるとし、同期検出回路110乃至同期検出回路140が4ビット単位で同期検出を行う場合について説明する。また以降の説明で、は該当する数値がドントケアであることを示す。同期検出回路110のスタート期待値生成部112は、4番目のビットが同期コードの先頭であるスタート期待値信号212として、スタート期待値1である{01}を生成する。同期検出回路120のスタート期待値生成部122は、3番目のビットが同期コードの先頭であるスタート期待値信号222として、スタート期待値2である{011}を生成する。同期検出回路130のスタート期待値生成部132は、2番目のビットが同期コードの先頭であるスタート期待値信号232として、スタート期待値3である{0111}を生成する。同期検出回路140のスタート期待値生成部142は、1番目のビットが同期コードの先頭であるスタート期待値信号242として、スタート期待値4である{1111}を生成する。ここでは、同期コードは4ビットに分割されているので、同期コードの先頭が現在、同期検出回路110乃至140に入力されている4ビットパラレルデータ信号154に含まれる場合は、スタート期待値信号212乃至242のいずれかと一致する。したがって、スタート期待値信号212乃至242と4ビットパラレルデータ信号154の一致を検出することにより、同期コードの先頭位置が検出できる。同期コード期待値信号211乃至241は、それぞれスタート期待値信号212乃至242と対応し、スタート期待値を除いた、残りの同期コードを、4ビットずつに分割したものである。すなわち、期待値生成部111は、同期コードから先頭ビット1を除いた、残りの同期コードを4ビットずつに分割して、期待値1を生成する。同期検出カウンタ114が、スタート期待値一致信号214を入力して、同期検出カウンタ信号215を出力した場合、期待値生成部111は、同期コード期待値信号211として、{1111}を出力する。以降、同期検出カウンタ信号215が入力される度に{1110}、{0000}、{0001}、{0101}、{010}を同期コード期待値信号211として出力する。期待値生成部121は、同期コードから先頭ビット11を除いた、残りの同期コードを4ビットずつに分割して、期待値2を生成する。同期検出カウンタ124が、スタート期待値一致信号224を入力して、同期検出カウンタ信号225を出力した場合、期待値生成部121は、同期コード期待値信号221として、{1111}を出力する。以降、同期検出カウンタ信号225が入力される度に{1100}、{0000}、{0010}、{1010}、{10}を同期コード期待値信号221として出力する。期待値生成部131は、同期コードから先頭ビット111を除いた、残りの同期コードを4ビットずつに分割して、期待値3を生成する。同期検出カウンタ134が、スタート期待値一致信号234を入力して、同期検出カウンタ信号235を出力した場合、期待値生成部131は、同期コード期待値信号231として、{1111}を出力する。以降、同期検出カウンタ信号235が入力される度に{1000}、{0000}、{0101}、{0101}、{0}を同期コード期待値信号231として出力する。期待値生成部141は、同期コードから先頭ビット1111を除いた、残りの同期コードを4ビットずつに分割して、期待値4を生成する。同期検出カウンタ144が、スタート期待値一致信号244を入力して、同期検出カウンタ信号245を出力した場合、期待値生成部141は、同期コード期待値信号241として、{1111}を出力する。以降、同期検出カウンタ信号245が入力される度に{0000}、{0000}、{1010}、{1010}を同期コード期待値信号241として出力する。同期検出判定部115は、モード切替信号152及び同期検出カウンタ信号215を入力し、同期検出カウンタ信号215が、現在のモードにおける同期検出判定値である場合、同期位置ラッチ回路103に同期位置信号155を出力する。同期検出判定値ではない場合、同期位置信号155は出力しない。同期検出判定部115乃至145は、モード切替信号152に応じ、各モードの1ワードのビット数、同期コードのワード数に応じて、同期検出判定値の切り替えを行う。同期検出判定部115、125及び135は、同期コードの総ビット数を、任意のビット数である4ビットで割った値に1を加えた値を同期検出判定値とする。例えば、1ワードのビット数が16、ワード数が3、総ビット数が48となるモード1においては、同期検出判定値は、48ビットを4ビットで割った値である12に1を加えた値である13となる。同期検出判定部115、125、135は、同期検出カウンタ信号215、225及び235が、13に達した場合に同期検出と判断する。同期検出判定部145は、同期コードの総ビット数を任意のビット数である4ビットで割った値を同期検出判定値とする。例えば、1ワードのビット数が16、ワード数が3、総ビット数が48となるモード1においては、8ビットを4ビットで割った値である12となる。同期検出判定部145は、同期検出カウンタ信号245が12に達した場合に同期検出する。同期検出判定部115乃至145は、同期検出と判断した場合は、それぞれ1を出力する。同期検出判定部115乃至145のうち、いずれか1の回路が同期検出するので、同期位置信号155として{0001}、{0010}、{0100}、{1000}上記の4つの信号のうち、いずれか1が同期位置信号155として出力される。同期位置ラッチ回路103は、同期検出回路110乃至同期検出回路140のいずれかから出力される同期位置信号155と、分周回路102から出力される4分周クロック153を入力し、同期データ選択回路109へ同期検出信号156を出力する。シフトレジスタ回路108は、4ビットパラレルデータ信号154を4ビットF/F104に入力し、4ビットF/F104の出力を4ビットF/F105に入力し、4ビットF/F105の出力を4ビットF/F106に入力し、4ビットF/F106の出力を4ビットF/F107に入力する。同期データ選択回路109は、ワード単位パラレルデータ157、同期位置ラッチ回路103から出力された同期検出信号156をそれぞれ入力し、同期検出後パラレルデータ158を同期データ処理回路不図示に出力する。ワード単位パラレルデータ157は、例えばモード1の場合、シフトレジスタ回路108に入力される4ビットパラレルデータ信号154と、4ビットF/F104~107の出力を束ねた合計20ビットの信号である。ワード単位パラレルデータ157は、例えばモード4の場合、シフトレジスタ回路108に入力される4ビットパラレルデータ信号154と、4ビットF/F106及び107の出力を束ねた合計12ビットの信号である。モード1の場合、同期データ選択回路109は、ワード数が16であるため、ワード単位パラレルデータ157より、16ビットの同期検出後の同期検出後パラレルデータ158を選択して出力する。具体的には、同期検出信号156が{0010}である場合、ワード単位パラレルデータ157の3番目のビット以降の16ビットを選択する。また、モード4の場合、同期データ選択回路109は、ワード数が8であるため、ワード単位パラレルデータ157より、8ビットの同期検出後の同期検出後パラレルデータ158を選択して出力する。具体的には、同期検出信号156が{0010}である場合、ワード単位パラレルデータ157の3番目のビット以降の8ビットを選択する。本実施の形態にかかるシリアル同期検出回路10は、複数のスタート期待値信号を生成することにより、同期コードのスタート位置を検出する。それにより、シリアルパラレル変換の同期を検出することができる。また、本実施の形態にかかるシリアル同期検出回路10は、スタート期待値に応じた同期コード期待値信号を生成することにより、4ビットパラレルデータ信号154と同期コードのすべてが一致することを検出した場合、同期位置信号155を出力する。これにより、より正確にシリアルパラレル変換の同期を検出することができる。また更に、本実施の形態にかかるシリアル同期検出回路10は、S/P変換部101が任意のビット数である4ビットに分割した4ビットパラレルデータ信号154を、シフトレジスタ回路108の有する4ビットF/F104乃至107に入力する。同期データ選択回路109は、シフトレジスタ回路108の出力から、現在のモードにおけるワードのビット数分の信号を選択して出力する。これにより、S/P変換部101が任意のビット数に分割した4ビットパラレルデータ信号154を、現在のモードにおけるワードのビット数の同期検出後パラレルデータ158として出力することができる。次に、本実施の形態にかかるシリアル同期検出回路10の動作について、さらに詳細に説明する。図3は、本実施の形態にかかるシリアル同期検出回路10の動作を示すフローチャートである。図4乃至図7は、それぞれ同期検出回路110乃至同期検出回路140で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。の記載は、信号に対応する図3のステップを示す。同期検出回路110は、4ビットパラレルデータ信号154において、4ビットパラレルデータ信号154の値が、スタート期待値1である{,,0,1}に一致し、同期コードの先頭ビットがビット0の位置P1Topにある場合に同期検出する。同期検出回路120は、4ビットパラレルデータ信号154において、4ビットパラレルデータ信号154の値が、スタート期待値2である{,0,1,1}に一致し、同期コードの先頭ビットがビット1の位置P2Topにある場合に同期検出する。同期検出回路130は、4ビットパラレルデータ信号154において、4ビットパラレルデータ信号154の値が、スタート期待値3である{0,1,1,1}に一致し、同期コードの先頭ビットがビット2の位置P3Topにある場合に同期検出する。同期検出回路140は、4ビットパラレルデータ信号154において、4ビットパラレルデータ信号154の値が、スタート期待値4である{1,1,1,1}に一致し、同期コードの先頭ビットがビット3の位置P4Topにある場合に同期検出する。まず、S/P変換部101は、シリアルデータ信号151を4ビットのパラレルデータ信号154に変換するステップS10。シリアル同期検出回路10は、同期検出回路110、120、130及び140が並列に処理を行うため、適宜説明を省略する。次に、一致判定部113乃至143は、4ビットパラレルデータ信号154の中から同期コードの先頭位置を検索するために、それぞれ同期検出回路110乃至140のスタート期待値信号212乃至242すなわちスタート期待値1乃至4と4ビットパラレルデータ信号154の一致判定を行うステップS21~24。スタート期待値が一致しなかった場合ステップS21~S24:No、一致しない場合はS/P変換処理ステップS10に戻り、次の4分周サイクルで取り込まれる4ビットパラレルデータ信号154に対して一致判定処理を行う。スタート期待値信号212乃至242が一致した場合、一致判定部113乃至143はそれぞれスタート期待値一致信号214乃至244を出力し、同期検出カウンタ114乃至144は、同期検出カウンタ114乃至144をインクリメントし、同期検出カウンタ信号215乃至245を出力するステップS31~34。期待値生成部111乃至141は、同期検出カウンタ114乃至144から出力された同期検出カウンタ信号215乃至245を入力すると、次の4分周サイクルで処理する同期コード期待値信号211乃至241を生成するステップS41~44。一致判定部113乃至143は、次の4分周サイクルで処理する4ビットパラレルデータ信号154を、S/P変換部101から入力するステップS51~55。次に、一致判定部113乃至143は、同期コード期待値信号211乃至241すなわち期待値1乃至4と4ビットパラレルデータ信号154の一致を判定するステップS61~64。一致した場合ステップS61~64:Yes、同期コード期待値一致信号213乃至243を出力する。同期検出カウンタ114乃至144は、同期コード期待値一致信号213乃至243が入力されると、カウンタを1インクリメントすると共に、同期検出カウンタ信号215乃至245を出力する。同期検出カウンタ信号215乃至245が入力される度に、期待値生成部111乃至141は同期コード期待値信号211乃至241の生成を繰り返す。4ビットパラレルデータ信号154が、同期コード期待値信号211乃至241と一致しない場合、同期検出カウンタ114乃至144は、カウント値をクリアしステップS81、ステップS21~24に戻り、同期コードの先頭位置の検出処理を行う。同期検出判定部115乃至145は、同期検出カウンタ114乃至144から出力される同期検出カウンタ信号215乃至245から、全ての同期コードが一致したか否か判断するステップS71~74。ここでは、同期検出判定部115、125及び135は、同期検出カウンタ信号215、225及び235が7の場合、また同期検出判定部145は、同期検出カウンタ信号245が6の場合、一致を判定する。すべての同期コードについて、一致が検出された場合ステップS71~74:Yes、同期位置信号155を出力するステップS100。この際、同期位置信号155が同期検出回路110から出力された場合は{0001}、同期検出回路120から出力された場合は{0010}、同期検出回路130から出力された場合は{0100}、同期検出回路140から出力された場合は{1000}となる。全ての同期コードの一致が検出されていない場合ステップS71~74:No、同期位置信号155は出力されず、ステップS41~44に戻り、同期コード期待値信号211乃至241と4ビットパラレルデータ信号154との一致判定を繰り返す。同期位置ラッチ回路103は、同期位置信号155を入力されると、同期位置信号155をラッチして同期検出信号156として同期データ選択回路109に出力し、同期データ選択回路109は、同期検出後パラレルデータ158を出力するステップS110。同期検出処理について、更に説明する。図8乃至図11は、同期検出回路110乃至140の生成する信号を示す図である。内の記載は、図3のステップを示す。ここでは、同期コードの先頭ビットは、4ビットパラレルデータ信号154のビット4の位置P5Topにある場合について説明する。同期検出回路110は、4分周クロック153の1クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号212との一致を検出するステップS21。次に、4ビットパラレルデータ信号154と同期コード期待値信号211である{1111}との一致を検出してステップS61、同期検出カウンタ信号215を2までインクリメントするステップS31。しかし、次の4分周クロック153のサイクルで入力される、4ビットパラレルデータ信号154である{1011}は、同期コード期待値信号211である{1110}と不一致である。そのため、同期検出カウンタ信号215をクリアするステップS81。同期検出回路120は、4分周クロック153の3クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号222の一致を検出するステップS22。次に、4ビットパラレルデータ信号154と同期コード期待値信号221である{1111}との一致を検出してステップS62、同期検出カウンタ信号225が2となるまで同期コードの一致を検出しインクリメントするステップS32。しかし、次の4分周クロック153サイクルで入力される、4ビットパラレルデータ信号154である{0111}は、同期コード期待値信号221である{1100}と不一致である。そのため、同期検出カウンタ信号225をクリアするステップS81。同期検出回路130は、4分周クロック153の5クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号232の一致を検出するステップS23。次に、4ビットパラレルデータ信号154と同期コード期待値信号231である{1111}との一致を検出してステップS63、同期検出カウンタ信号235を2までインクリメントするステップS33。しかし、次の4分周クロック153サイクルで入力される、4ビットパラレルデータ信号154である{1111}は、同期コード期待値信号231である{1000}と不一致であるステップS63。そのため、同期検出カウンタ信号235をクリアするステップS81。同期検出回路140は、4分周クロック153の2クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号242との一致を検出するステップS24。しかし、次の4分周クロック153の3クロック目に入力される、4ビットパラレルデータ信号154である{1011}と、同期コード期待値信号241である{1111}とを比較し、不一致を検出するのでステップS64、同期検出カウンタ信号245をクリアするステップS81。次に、4分周クロック153の4クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号242との一致を検出するステップS24。そして、次の4分周クロック153の5クロック目に入力される、4ビットパラレルデータ信号154である{0111}と、同期コード期待値信号241である{1111}とを比較し、不一致を検出するステップS64。そして、同期検出カウンタ信号245をクリアするステップS81。次に、4分周クロック153の6クロック目に入力された4ビットパラレルデータ信号154と、スタート期待値信号242との一致を検出するステップS24。そして、次の4分周クロック153サイクルで入力される、4ビットパラレルデータ信号154である{1111}と、同期コード期待値信号241である{1111}とを比較し、一致を検出してステップS64、同期検出カウンタ信号245をインクリメントするステップS34。次に、4分周クロック153の8クロック目に入力された4ビットパラレルデータ信号154である{1111}と、同期コード期待値信号241である{0000}とを比較し、不一致を検出するステップS64。そして、同期検出カウンタ信号245をクリアステップS81するのと共に、4分周クロック153の8クロック目に入力された4ビットパラレルデータ信号154である{1111}と、スタート期待値信号242との一致を検出するステップS24。そして、4分周クロック153の8クロック目以降のクロックで入力された4ビットパラレルデータ信号154と、同期コード期待値信号241である、{1111}、{0000}、{0000}、{1010}、{1010}が全て一致する。そのため、同期検出カウンタ144がインクリメントされ、6となる。よって同期検出カウンタ信号245が6となり、同期検出判定部145は、全ての同期コードが一致したと判断する。そして、同期位置ラッチ回路103が同期位置信号155を出力するステップS100。4ビットの同期位置信号155の値{1,0,0,0}を、同期位置ラッチ回路103でラッチした同期検出信号156に基づいて、同期データ選択回路109がデータを選択する。次に、本実施の形態にかかるシリアル同期検出回路10において、モード1~4の切り替え動作について説明する。シリアル同期検出回路10は、モード1~4を、モード切替信号152に応じて切り替える。分周回路102は、各モードの1ワードのビット数に応じて、分周比率を切り替える。例えば、1ワードのビット数が16であるモード1においては、同期検出後の16ビットパラレル信号を処理する16分周クロック159を生成し、1ワードのビット数が8であるモード4においては、8ビットパラレル信号を処理する8分周クロックを生成する。期待値生成部111乃至141は、各モードの1ワードのビット数、同期コードに応じて、同期コード期待値信号211乃至241を切り替える。即ち、期待値生成部111乃至141は、各モードの同期コード全体が比較処理されるように、同期コード期待値信号211乃至241を生成する。スタート期待値生成部112乃至142は、各モードの1ワードのビット数、同期コードに応じて、それぞれスタート期待値を切り替える。即ち、スタート期待値生成部112乃至142は、各モードの同期コードの最初の部分が比較処理されるように、スタート期待値信号212乃至242を生成する。同期検出カウンタ114乃至144は、カウント値の最大値を、各モードの同期コードの総ビット数を4ビットで割った値に1を加えたものに切り替える。ワードのビット数が16であるモード1においては、同期コードの総ビット数が48ビットである。そのため、4ビット単位でカウント処理をするカウンタ値の最大値は、48ビットを4ビットで割った値に1を加えた値である13となる。1ワードのビット数が8であるモード4では、同期コードの総ビット数が24ビットとなる。そのため、4ビット単位でカウント処理するカウンタ値の最大値は、24ビットを4ビットで割った値に1を加えた値である7となる。同期検出判定部115乃至145は、各モードの1ワードのビット数、及び同期コードのワード数に応じて、それぞれ同期検出判定値を切り替える。モード1において、同期検出判定部115、125及び135は、それぞれ同期検出カウンタ信号215、225及び235が、同期コードの総ビット数48ビットを4ビットで割った値に1を加えた値である13とする。同期検出判定部145は、同期検出カウンタ信号245が、同期コードの総ビット数48ビットを4ビットで割った値である12とする。モード4においては、同期検出判定部115、125及び135は、同期検出カウンタ信号215、225、及び235が、同期コードの総ビット数24ビットを4ビットで割った値に1を加えた値である7に達した時に同期検出と判断する。同期検出判定部145は、同期検出カウンタ信号245が、同期コードの総ビット数24ビットを4ビットで割った値である6に達した時に同期検出と判断する。同期データ選択回路109は、各モードの1ワードのビット数、同期コードのワード数に応じて、ワード単位パラレルデータ157の選択を切り替える。1ワードのビット数が16となるモード1では、4ビットパラレルデータ信号154と4ビットF/F104~107の出力の計20ビットのワード単位パラレルデータ157より、同期コードの先頭位置を示す同期検出信号156に応じて、16ビットの同期検出後の同期検出後パラレルデータ158を選択する。1ワードのビット数が8となるモード4では、4ビットパラレルデータ信号154と4ビットF/F104及び105の出力、計12ビットのワード単位パラレルデータ157より、同期コードの先頭位置を示す同期検出信号156に応じて、8ビットの同期検出後の同期検出後パラレルデータ158を選択する。上記のようにして、モードが切り替わる際には、モードに応じた値とすることにより、適正に同期検出することができる。図12は、本実施の形態にかかるシリアル同期検出回路10がモード1とモード4とにおいて、必要となる回路量F/F数を示す図である。1ワードのビット数が16となるモード1では、必要な回路量F/F数は44個となる。1ワードのビット数が最小となるモード4では、必要な回路量F/F数は31個となる。図13は、図14のシリアル同期検出回路の必要な回路量F/F数の一例を示す図である。図14では、モード1~4に切り替えた場合のF/F数を、図14の1/10分周カウンタ回路1013、10ビットシフトレジスタ回路1003、10ビットラッチ回路1005、及び同期検出回路1007から計算した一例を示す。特許文献1に記載の技術では、1ワードのビット数が16ビットである場合、16ビットのシフトレジスタ回路とラッチ回路を具備する必要がある。そのため、モード1では必要な回路量F/Fの数が54、モード4では必要な回路量F/Fの数が25個となり、1ワードのビット数が長くなると、回路量が増大してしまう。これに対し、本実施の形態にかかるシリアル同期検出回路10では、同期コードを構成する1ワードを複数に分割し、分割した同期コード単位で一致検出を行う。そして、検出結果を次の4分周クロック153のサイクルにフィードバックし、期待値とパラレルデータとの一致検出を繰り返す。このような構成とすることにより、1ワードのビット数が多くなった場合にも、必要な回路量F/F数を抑えることができる。なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態においては、4ビット単位でシリアルデータ信号をパラレル変換していたが、8ビット単位でパラレル変換することも可能である。8ビット単位でパラレル処理する場合には、1ワードが8ビット以上であれば、本実施の形態にかかるシリアル同期検出回路を用いることにより、回路規模を削減する効果がある。この場合、1ワードが8ビット以下のプロトコルに対応する場合には、不足のビットをスタート期待値生成部、期待値生成部でマスク処理することにより適用可能である。"