"不揮発性メモリであって、交互に配置された偶数および奇数ブロックを有する複数のブロックに構成されたメモリセルアレイであって、各ブロックはメモリセルの各ブロックにアクセスするための1ブロックのワード線を有するメモリセルアレイと、全偶数ブロックが1セットのワード線電圧にアクセスするための第1の電圧バスと、全奇数ブロックが1セットのワード線電圧にアクセスするための第2の電圧バスと、複数のブロックの中の各1対の隣接する偶数および奇数ブロックのためのブロックデコーダと、個別電圧を供給する電圧源と、前記選択されたワード線ブロックが偶数である場合に電圧源を前記第1の電圧バスに切り替える第1の電圧スイッチと、前記選択されたワード線ブロックが奇数である場合に電圧源を前記第2の電圧バスに切り替える第2の電圧スイッチと、を備え、選択されたワード線ブロックが1セットのワード線電圧を受け取るときには、前記選択されたワード線ブロックを含む1対の隣接する偶数および奇数ブロックが復号化される各ブロックデコーダに応答し、前記選択された1対の隣接するブロックにある偶数のワード線ブロックに対する第1の電圧バスのバス転送をイネーブルし、かつ前記選択された1対の隣接するブロックにある奇数のワード線ブロックに対する第2の電圧バスのバス転送をイネーブルする不揮発性メモリ。請求項1記載の不揮発性メモリにおいて、前記不揮発性メモリはNANDタイプであり、前記1ブロックのワード線はNANDストリングのワード線に関連する不揮発性メモリ。請求項1記載の不揮発性メモリにおいて、1ブロックの転送ゲートをさらに備え、前記転送ゲートは1ブロックのワード線の中の各ワード線につき1つずつあり、前記1ブロックの転送ゲートは1ブロックのワード線と前記第1の電圧バスまたは前記第2の電圧バスのいずれか一方との間に接続され、前記選択されたワード線ブロックは、イネーブルされる前記選択されたブロックの1ブロックの転送ゲートに応答してバス転送がイネーブルされる不揮発性メモリ。請求項3記載の不揮発性メモリにおいて、前記1ブロックの転送ゲートは、各ブロックデコーダによってイネーブルされる不揮発性メモリ。請求項1記載の不揮発性メモリにおいて、ブロックのための前記ブロックデコーダは、復号化済み信号を通すためのイネーブル信号によってゲートされる論理回路と、復号化済み信号を受け取り、かつ前記第1の電圧バスまたは前記第2の電圧バスのバス転送をイネーブルするにあたって十分に高いレベルで復号化済み信号を出力するように接続されたレベルシフタと、をさらに備える不揮発性メモリ。請求項5記載の不揮発性メモリにおいて、1ブロックの転送ゲートをさらに備え、前記転送ゲートは1ブロックのワード線の中の各ワード線につき1つずつあり、各転送ゲートはワード線と前記第1および第2の電圧バスのいずれか一方との間に接続され、前記選択されたワード線ブロックは、より高いレベルの復号化済み信号によってイネーブルされる選択されたブロックの1ブロックの転送ゲートに応答してバス転送がイネーブルされる不揮発性メモリ。メモリセルアレイを有する不揮発性メモリを操作する方法であって、前記メモリセルアレイを交互に配置された偶数および奇数ブロックを有する複数のブロックに構成するステップであって、各ブロックはメモリセルの各ブロックにアクセスするための1ブロックのワード線を有するステップと、全偶数ブロックが1セットのワード線電圧にアクセスするための第1の電圧バスを設けるステップと、全奇数ブロックが1セットのワード線電圧にアクセスするための第2の電圧バスを設けるステップと、複数のブロックの中の各対の隣接する偶数および奇数ブロックのためのブロックデコーダを設けるステップと、選択されたワード線ブロックが、偶数ブロックにあるのかまたは奇数ブロックにあるのかに応じて、前記第1の電圧バス上または前記第2の電圧バス上に1セットのワード線電圧を置くステップと、前記選択されたワード線ブロックを含む1対の隣接する偶数および奇数ブロックのためのブロックデコーダを復号化するステップであって、前記復号化されたブロックデコーダは、前記選択された1対の隣接するブロックにある偶数ワード線ブロックに対する第1の電圧バスのバス転送をイネーブルし、前記選択された1対の隣接するブロックにある奇数ワード線ブロックに対する第2の電圧バスのバス転送をイネーブルするステップと、を含む方法。請求項7記載の方法において、個別電圧を供給する電圧源を設けるステップをさらに含み、前記第1の電圧バス上に1セットのワード線電圧を置くステップは、電圧源を前記第1の電圧バスのみに結合することによってなされ、前記第2の電圧バス上に1セットのワード線電圧を置くステップは、電圧源を前記第2の電圧バスのみに結合することによってなされる方法。請求項8記載の方法において、電圧源と前記第1の電圧バスとの間に接続され、電圧源を前記第1の電圧バスへ切り替え結合する第1の電圧スイッチを設けるステップと、電圧源と前記第2の電圧バスとの間に接続され、電圧源を前記第2の電圧バスへ切り替え結合する第2の電圧スイッチを設けるステップと、をさらに含む方法。請求項9記載の方法において、前記第1および第2の電圧スイッチは、同時にオンにならない方法。請求項7記載の方法において、1ブロックの転送ゲートを、1ブロックのワード線の中の各ワード線につき1つずつ設けるステップと、前記第1の電圧バスまたは前記第2の電圧バスから前記1ブロックのワード線への1セットのワード線電圧の転送をイネーブルするため、前記1ブロックの転送ゲートをブロックデコーダによりイネーブルするステップと、をさらに含む方法。請求項11記載の方法において、前記ブロックデコーダは、復号化済み信号を出力し、前記1ブロックの転送ゲートをイネーブルするにあたって十分なレベルまで出力信号を引き上げるレベルシフタをさらに備える方法。請求項11記載の方法において、前記ブロックデコーダは、復号化済み信号を通すためにイネーブル信号によってゲートされる論理回路と、復号化済み信号を受け取り、かつ前記第1の電圧バスまたは前記第2の電圧バスのバス転送をイネーブルするにあたって十分に高いレベルで復号化済み信号を出力するように接続されたレベルシフタと、をさらに備える方法。請求項7記載の方法において、前記不揮発性メモリはNANDタイプであり、前記1ブロックのワード線はNANDストリングのワード線に関連する方法。図1は、本発明が実装されるコンパクトメモリ装置を概略的に示す。メモリチップの形を通常とるメモリ装置100は、二次元のメモリセルアレイ300と、制御回路210と、読み出し/書き込み回路270とを含む。メモリアレイ300は、行デコーダ230によりワード線ごとに、列デコーダ260によりビット線ごとにアドレスできる。読み出し/書き込み回路270は、1ページのメモリセルを同時に読み出すかまたは同時にプログラムすることを可能にする。制御回路210は読み出し/書き込み回路270と協働しながらメモリアレイ300でメモリ操作を遂行する。制御回路210はまた、外部のホストやメモリコントローラとやり取りをするために協働する。制御回路210は、状態マシン212と、オンチップアドレスデコーダ214と、電力制御モジュール216とを含む。状態マシン212はメモリ操作のチップレベル制御を提供する。オンチップアドレスデコーダ214は、ホストまたはメモリコントローラで使われるアドレスからデコーダ230および270で使われるハードウェアアドレスへのアドレスインターフェイスを提供する。電力制御モジュール216は、メモリ操作中にワード線とビット線へ供給される電力および電圧を制御する。図1に示すコンパクトメモリ装置の好適な構成で様々な周辺回路がアレイ300の両側に対称に実装されるなら、それぞれの側のアクセス線と回路は半分に減る。つまり、行デコーダは左側および右側行デコーダに分かれ、列デコーダは上部および下部列デコーダに分かれる。同様に、読み出し/書き込み回路は上部および下部読み出し/書き込み回路図示せずに分かれる。図2は、NANDストリングに構成されたメモリセルストリングを概略的に示す。NANDストリング50は、ソースおよびドレインによりデイジーチェーン接続された一連のメモリトランジスタM1、M2Mn例えばn=4、8、16、またはそれ以上を含む。1対の選択トランジスタS1、S2はそれぞれ、NANDストリングのソース端子54とドレイン端子56を通じて外部へ至るメモリトランジスタチェーンの接続を制御する。ソース選択コントロールゲート32の信号によってソース選択トランジスタS1がオンになると、ソース端子はソース線へ結合される図3参照。同様に、ドレイン選択コントロールゲート33の信号によってドレイン選択トランジスタS2がオンになると、NANDストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ10はメモリセルとして機能する。メモリトランジスタは、一定量の電荷を蓄積して目的の記憶状態を表現する電荷蓄積素子20を有する。各メモリトランジスタのコントロールゲート30は読み出し操作と書き込み操作を制御する。NANDストリングの中でアドレスされたメモリトランジスタ10が読み出され、プログラミング中にベリファイされるときには、そのコントロールゲート30にしかるべき電圧が供給される。同時に、NANDストリング50の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。こうして個々のメモリトランジスタのソースからNANDストリングのソース端子54にかけて導電経路が形成され、同様に、個々のメモリトランジスタのドレインからセルのドレイン端子56にかけて導電経路が形成される。米国特許第5,570,315号特許文献8、第5,903,495号特許文献9、第6,046,935号特許文献10には、そのようなNANDストリング構造を持つメモリ装置が記載されている。図3は、図2に示すNANDストリング50から構成されるNANDメモリセルアレイ300の一例を示す。NANDストリングの各列に沿って、ビット線例えば、ビット線36は、各NANDストリングのドレイン端子56へ結合される。NANDストリングの各バンクに沿って、ソース線例えば、ソース線34は、各NANDストリングのソース端子54へ結合される。1バンクのNANDストリングにおいて、メモリセル行沿いのコントロールゲートはワード線例えば、ワード線42へ接続される。1バンクのNANDストリングにおいて、選択トランジスタ行沿いのコントロールゲートは選択線例えば、選択線44へ接続される。1バンクのNANDストリングのワード線および選択線へのしかるべき電圧により1バンクのNANDストリングのメモリセル行全体をアドレスできる。NANDストリングの中である1つのメモリトランジスタが読み出されるときには、ストリングの中にある残りのメモリトランジスタがそれぞれの関連するワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。図4は、ブロックに構成された図3に示すNANDアレイを示す。一実施形態において、各ブロック280は1行のNANDストリング50から構成される。それぞれのNANDストリングはn個のメモリセルをデイジーチェーン接続することによって形成され、ソース端子34にてソース選択トランジスタS1により終端され、ドレイン端子36にてドレイン選択トランジスタS2により終端される。ページ例えば、ページ60は、同時に検知またはプログラムされるようにイネーブルされる1グループのメモリセルである。この例のページは、ブロック中にm個のメモリセルからなる行によって形成されている。例えば、それぞれのNANDストリングに66のメモリセルがあるとき、1ブロック例えば、ブロック280-iには、66のページがある。ページは、ワード線42へ接続された当該ページのセルのコントロールゲートによってイネーブルされ、各セルは、ビット線36によりアクセス可能な読み出し/書き込み回路270図1参照内の検知回路によりアクセスされることが可能である。図1を併せて参照すると、行デコーダ230は、図4に示すメモリアレイ300内の各ブロックにつき、電力制御回路216から選択された個々のワード線および制御線へ選択された電圧を送達する役割がある。図4の行デコーダ230-iは図1に示す行デコーダ230の一部をなし、ブロック280-iを復号化する。1ブロックのメモリセルを復号化する場合、行デコーダはブロックデコーダ例えば、ブロックデコーダ230-iと呼ばれる。例えば、1ページのセル60を検知またはプログラムする場合、NANDストリングのブロック280は、信号SGSおよびSGDをアサートし、それぞれS1およびS2をオンによることによってアクセスされる。共通のワード線WL3には検知電圧またはプログラミング電圧がそれぞれ印加され、ビット線にはしかるべき電圧が印加される。同時に、選択されていないワード線WL0、WL1、WL2、WL4、WL5WL65は所定の電圧でバイアスされる。ワード線電圧は約2~5VのCMOSロジック電圧に比べて25Vと高いため、各ワード線ブロックのブロックデコーダは高い電圧に耐えるために必然的にサイズが大きくなる。図5は、メモリブロックのアレイに対する従来のブロック復号化方式を概略的に示す。ブロックBLK0、BLK1BLKL-1、BLKLは後ほど比較するために対になってグループ分けされている。それぞれのブロック例えば、図4に見られるブロック280-iの中には、n本のワード線42WL0、WL1WLn-1からなるブロックがある。この例ではn=66であり、NANDストリングには66個の直列するメモリセルがあり、1ブロックのワード線は66本のワード線WL0、WL1WL65を有する。また、2本の制御線SGSおよびSGDがあるが、これらは図5に明示されていない。高電圧スイッチHVSW410は、選択された1ブロックのワード線WL0~WL65によってアクセスされる1セットのワード線電圧VWL0~VWL65またはCGIを電圧バス411に切り替えるために使用される。各ワード線42の転送ゲートTG430は、ブロックの各ワード線42と、電圧バス411内の対応するバス線とを接続する。したがって、1ブロックのワード線につき対応するブロックの転送ゲートTG430が存在する。1ブロックの転送ゲートTG430は、ブロックデコーダ420から出力される制御電圧によって制御される。個々の転送ゲート430が電圧バス411からの電圧より十分に高い制御電圧を有する場合、転送ゲートはオンになり、選択された1ブロックのワード線WL0~WL65に1セットのワード線電圧が送られる。それぞれの転送ゲート430は対応するブロックデコーダ420によって制御され、ブロックデコーダ420は論理回路422を備え、論理回路422の出力は十分に高い制御電圧を生成するためにレベルシフタ424を駆動する。この例では、各ブロックは66本のワード線からなるブロックを選択するために1つのブロックデコーダ420を有する。ブロックデコーダ420の出力に応答する66個の転送ゲート430は、1セットのワード線電圧を、電圧バス411から66個の高電圧スイッチを経由し66本のワード線からなるブロックへ転送する。この従来型アーキテクチャでは各ブロックにつき専用のブロックデコーダ420があることが分かる。この例では、アレイの中に2,048個のブロックがあるため、ブロックデコーダは2,048個となる。ブロックデコーダはメモリチップでかなりの面積を占める。したがって、メモリチップの周辺回路でブロックデコーダの数を減らすことが望まれる。偶数/奇数ブロック合同復号化本発明の主要な態様によると、不揮発性メモリアレイは複数の交互に配置された偶数および奇数ブロックに構成される。あるブロックが操作のために選択されると、空間効率の良い復号回路および方式によって1セットのワード線電圧が1ブロックのワード線へ送達される。複数のブロックは、隣接する奇数および偶数ブロックの対からなる配列に構成される。第1の電圧バスは、全ての偶数ブロックが1セットのワード線電圧にアクセスすることを可能にする。第2の電圧バスは、全ての奇数ブロックが1セットのワード線電圧にアクセスすることを可能にする。隣接する偶数および奇数ブロックからなる各対につき、1対のブロックを選択するブロックデコーダが設けられる。ブロックの選択は、選択されたブロックを含む1対の隣接する偶数および奇数ブロックを選択することにより、かつ選択されたブロックすなわち、選択された対の中にある偶数または奇数ブロックのいずれか一方に1セットのワード線電圧を供給することにより達成される。図6は、本発明によるブロックデコーダアーキテクチャを示す。基本的には、1対の偶数および奇数ブロックで1個のブロックデコーダを共用することによってブロックデコーダの数は50減少する。例えば、ブロックBLK0偶数内の1ブロックのワード線とブロックBLK1奇数内の1ブロックのワード線は転送ゲートをそれぞれ有し、それぞれの転送ゲートは共通のブロックデコーダ520-1からの信号によって制御される。ブロックBLKL-1偶数とブロックBLKL奇数についても同様である。換言すると、従来の構成では各ブロックにつき1個のブロックデコーダ420が対応するが、この方式では、1対の近接する偶数および奇数ブロックが1個の共通ブロックデコーダ520を共用する。図5と同様に、1ブロックのワード線42-1Oへ接続された1ブロックの転送ゲート430-1は、共通のブロックデコーダ520-1によって制御される。ブロックデコーダ520-1は論理回路522を備え、論理回路522の出力は十分に高い制御電圧を生成するためにレベルシフタ524を駆動する。好適な実施形態において、論理回路522はANDゲートであり、1セットの入力はブロック選択アドレスBLK_ADDRを受け取り、他の入力はイネーブル信号RDECを受け取る。本発明において、BLK1奇数内の選択された1ブロックのワード線42-1Oで復号化を達成するには、共通ブロックデコーダ520-1に対してブロックアドレスをアサートする。共通ブロックデコーダ520-1は、1ブロックのワード線42-1Oの1ブロックの転送ゲートをオンにするために復号化済み制御信号を出力する。その結果、1ブロックのワード線42-1Oは、高電圧スイッチHVSW-Oによって電圧バス411-O上に置かれた1セットのワード線電圧にアクセスできる。本発明では、図5に示す従来型メモリ装置の単一電圧バス411が2本の独立した電圧バス411-Eおよび411-Oに差し替えられる。電圧バス411-Eは、アレイ内の全偶数ブロックの転送ゲートへ接続される。電圧バス411-Oは、アレイ内の全奇数ブロックの転送ゲートへ接続される。制御信号COによって制御される高電圧スイッチ410-Oは、電圧バス411-O上に1セットのワード線電圧CGIoを選択的に置く。制御信号CEによって制御される高電圧スイッチ410-Eは、電圧バス411-E上に1セットのワード線電圧CGIeを選択的に置く。偶数ブロックまたは奇数ブロックに対する1セットのワード線電圧の選択的供給制御により、たとえ1対の偶数および奇数ブロックがまとめて選択されても、対の中で偶数または奇数ブロックをさらに選択することは可能である。例えば、1対のブロックBLK0およびBLK1は共通ブロックデコーダ520-1によってまとめて選択される。BLK1にある1ブロックのワード線42-1Oへ1セットのワード線電圧を供給することが望まれる場合は、制御信号COをアサートすることによって高電圧スイッチ410-Oはイネーブルされ、制御信号CEをデアサートすることによって高電圧スイッチ410-Eはディスエーブルされる。一方、BLK0にある1ブロックのワード線42-0Eへ1セットのワード線電圧を供給することが望まれる場合は、制御信号CEをアサートすることによって高電圧スイッチ410-Eはイネーブルされ、制御信号COをデアサートすることによって高電圧スイッチ410-Oはディスエーブルされる。偶数/奇数対の合同復号化では、1セットのワード線/制御線供給回路および供給線が倍になるすなわち、偶数ブロックに1セット、奇数ブロックに1セットが必要となるため、追加のコストが発生する。ただし、利点はブロック間の論理およびレベルシフタ回路の50削減である。換言すると、高電圧スイッチと1セットの垂直供給線の数は1から2に倍増するが、ブロックデコーダの数は2,048から1,024に減少する。同様に、3ブロック以上からなるグループがまとめて復号化されるときに、さらなる削減が達成される。例えば、4つのブロックがまとめて復号化されるなら、必要な復号化回路は従来のものに比べてたったの4分の1になる。ただし、グループの各ブロックにつき専用の供給回路および垂直供給線が必要となり、相応にコストがかかる。実際には追加の垂直供給線を配置するスペースの有無によって限界が決まる。少なくとも垂直供給線を倍にすることは十分可能であることが分かっている。奇数/偶数ブロック合同復号化の同様の原理が、制御線SGSおよびSGDにも適用することができる。通常、n本のワード線からなるブロックの場合はn本のワード線のためのn個のワード線電圧がある。実際にはいくつかのワード線は同じ電圧を有するため、1セットのワード線電圧の中で異なる電圧の数はnに満たない。これらの電圧を供給する実施例の変形例も可能である。例えば、図7および図8で紹介するいくつかの例では、電圧源はCGN等の既定電圧レベルを有する。その全体が本願明細書において参照により援用されている米国特許第7,672,163号特許文献13には、異なる縮小できない電圧レベルで不揮発性メモリの電圧バスに切り替える好適な高電圧スイッチが開示されている。図7Aは、プログラムまたは読み出し操作中に選択および非選択ブロックのための選択線SGSおよびSGDとワード線WLを操作する場合の電圧状態をより詳細に示す。各対の偶数/奇数ブロック内の選択線SGSおよびSGD図4参照の場合、1対の制御電圧バス451-Eおよび451-Oは1対の制御電圧スイッチ450-Eおよび450-Oによる電圧SGSおよびSGDへのアクセスを可能にする。図7Bは、図7Aに示す作動電圧を示す表である。例えば、非選択ブロックへ供給される1セットのワード線電圧は、VSSおよびVDD等のメモリ装置の標準電圧を含む。図8Aは、消去操作中に選択および非選択ブロックのための選択線SGSおよびSGDとワード線WLを操作する場合の電圧状態をより詳細に示す。WLの復号化構成はプログラミング操作または読み出し操作のものに類似する。ただし、1対の合同ブロックの中での制御線の復号化は異なる。対の中の非選択ブロックの場合は、転送ゲート430奇数がオンとなり供給HVSWo410-Oがオフとなるか、Vssを転送する代わりに、HVSWo410-Oは電圧バス411-O上でCGIが正バイアス電圧例えば、VDDとなるように強制する。このため、転送ゲートはオフとなり、HVSWoは正バイアス電圧を供給するためにオンとなる。奇数ブロックの転送ゲートは選択された偶数ブロックからの共通信号により制御されるが、転送ゲートトランジスタのドレインへ十分に高いドレイン電圧例えば、VDDが供給されるなら、奇数ブロックの転送ゲートをオフにすることは可能である。通常、転送ゲートトランジスタのドレイン電圧がゲート電圧のしきい値Vth以内のときに、転送ゲートはオフとなる。図8Bは、図8Aに示す作動電圧を示す表である。電圧VVRDEC、VSGS、VSGD、VCGNは全て不揮発性メモリの選択ブロックで通常使用される一般的な電圧レベルである。例えば、米国特許第6,967,874号特許文献14に開示されているように、他の電圧レベルもNANDメモリの消去操作で周知である。図9は、ブロックごとに独立したブロックデコーダがある従来の実施例を示す。さらなる詳細は、ブロックのユーザビリティ状態を提供する不良ブロックフラグラッチ526である。ラッチは不良ブロックを指示する場合にアドレスデコーダを無効化する。図10は、図6に示すのと同様の1対のブロックのための偶数/奇数合同ブロックデコーダの好適な実施例を示す。さらなる詳細は、ブロックのユーザビリティ状態を提供する不良ブロックフラグラッチ526である。ラッチは不良ブロックを指示する場合にアドレスデコーダを無効化する。図11は、各ブロックが専用の不良ブロックフラグラッチを有する偶数/奇数合同ブロックデコーダの別の好適な実施例を示す。偶数/奇数対には2つのブロックがあるため、対内の偶数ブロックと奇数ブロックのための2つの不良ブロックフラグラッチ526-Eおよび526-Oがそれぞれ、設けられている。偶数/奇数合同ブロックデコーダのアーキテクチャにはもうひとつの利点がある。アレイ内のブロックを偶数および奇数グループに分けることにより、それに応じてワード線/制御線供給回路の負荷は軽減される。これはまた、電力を供給するにあたってより小さいサイズのチャージポンプで十分であることを意味する。説明した本発明の実施形態は好適な実施例であり、当業者ならばこれらの実施形態の変形例も可能であることを理解できるはずである。"