"それぞれが外部電源電圧を受ける第1および第2の電源端子と、幅方向に互いに隣接して設けられ、それぞれ前記第1および第2の電源端子に接続された第1および第2の電源線と、前記第1もしくは第2の電源線に接続され、前記外部電源電圧によって駆動される第1もしくは第2の回路と、前記第1および第2の電源線の長さ方向に分散配置され、各々が前記第1および第2の電源線間に接続された複数のダイオード対回路と、前記第1の電源線から基準電圧のラインにサージ電流を流出させて前記第1および第2の回路を保護する保護回路とを備え、各ダイオード対回路は、アノードが前記第1の電源線に接続され、カソードが前記第2の電源線に接続された第1のダイオードと、アノードが前記第2の電源線に接続され、カソードが前記第1の電源線に接続された第2のダイオードとを含み、前記第1および第2の電源線の単位長さ当たりの前記ダイオード対回路の数は、前記保護回路から遠ざかるに従って増大している、半導体装置。前記第1もしくは第2の回路の動作に伴ってそれぞれ前記第1および第2の電源線の電圧が変動し、前記第1の電源線の電圧変動レベルは前記第2の電源線の電圧変動レベルよりも大きい、請求項1に記載の半導体装置。前記第2のダイオードの電流駆動能力は前記第1のダイオードの電流駆動能力よりも大きい、請求項1または請求項2に記載の半導体装置。前記第1および第2の電源線の各々は環状に形成されている、請求項1から請求項3までのいずれかに記載の半導体装置。それぞれが外部電源電圧を受ける第1および第2の電源端子と、幅方向に互いに隣接して設けられ、それぞれ前記第1および第2の電源端子に接続された第1および第2の電源線と、前記第1もしくは第2の電源線に接続され、前記外部電源電圧によって駆動される第1もしくは第2の回路と、前記第1および第2の電源線間に接続されたダイオード対回路と、前記第1の電源線に接続され、サージ電流を基準電圧のラインに流出させて前記第1もしくは第2の回路を保護する保護回路とを備え、前記ダイオード対回路は、アノードが前記第1の電源線に接続され、カソードが前記第2の電源線に接続された第1のダイオードと、アノードが前記第2の電源線に接続され、カソードが前記第1の電源線に接続された第2のダイオードとを含み、前記第1のダイオードの電流駆動能力は前記第2のダイオードの電流駆動能力と異なる、半導体装置。前記第1のダイオードのサイズは前記第2のダイオードのサイズと異なる、請求項5に記載の半導体装置。前記第1および第2のダイオードの各々は、直列接続された1または2以上のサブダイオードを含み、前記第1のダイオードに含まれるサブダイオードの数と前記第2のダイオードに含まれるサブダイオードの数とは異なる、請求項5に記載の半導体装置。前記第1もしくは第2の回路の動作に伴ってそれぞれ前記第1および第2の電源線の電圧が変動し、前記第1の電源線の電圧変動レベルは前記第2の電源線の電圧変動レベルよりも大きく、前記第2のダイオードの電流駆動能力は前記第1のダイオードの電流駆動能力よりも大きい、請求項5から請求項7までのいずれかに記載の半導体装置。前記第1および第2の電源線の各々は環状に形成されている、請求項5から請求項8までのいずれかに記載の半導体装置。しかし、電源線が長い場合は、外部電源端子および保護回路からなる電源セルを所定のピッチで電源線に設ける必要があり、電源セルの数が増大すると言う問題があった。電源セルの数が多くなると、信号入出力端子およびIOバッファからなるポートセルを設けるためのスペースが圧迫され、ポートセルの配置が困難になる。それゆえに、この発明の主たる目的は、保護回路の数が少ない半導体装置を提供することである。この発明に係る半導体装置は、それぞれが外部電源電圧を受ける第1および第2の電源端子と、幅方向に互いに隣接して設けられ、それぞれ第1および第2の電源端子に接続された第1および第2の電源線と、第1もしくは第2の電源線に接続され、外部電源電圧によって駆動される第1もしくは第2の回路と、第1および第2の電源線の長さ方向に分散配置され、各々が第1および第2の電源線間に接続された複数のダイオード対回路と、第1の電源線から基準電圧のラインにサージ電流を流出させて第1および第2の回路を保護する保護回路とを備えたものである。各ダイオード対回路は、アノードが第1の電源線に接続され、カソードが第2の電源線に接続された第1のダイオードと、アノードが第2の電源線に接続され、カソードが第1の電源線に接続された第2のダイオードとを含む。第1および第2の電源線の単位長さ当たりのダイオード対回路の数は、保護回路から遠ざかるに従って増大している。また、この発明に係る他の半導体装置は、それぞれが外部電源電圧を受ける第1および第2の電源端子と、幅方向に互いに隣接して設けられ、それぞれ第1および第2の電源端子に接続された第1および第2の電源線と、第1もしくは第2の電源線に接続され、外部電源電圧によって駆動される第1もしくは第2の回路と、第1および第2の電源線間に接続されたダイオード対回路と、第1の電源線に接続され、サージ電流を基準電圧のラインに流出させて第1および第2の回路を保護する保護回路とを備えたものである。ダイオード対回路は、アノードが第1の電源線に接続され、カソードが第2の電源線に接続された第1のダイオードと、アノードが第2の電源線に接続され、カソードが第1の電源線に接続された第2のダイオードとを含む。第1のダイオードの電流駆動能力は第2のダイオードの電流駆動能力と異なる。この発明に係る半導体装置では、第1の電源線に保護回路を接続し、第1および第2の電源線の長さ方向に複数のダイオード対回路を分散配置し、保護回路から遠ざかるに従ってダイオード対回路の密度を高める。したがって、第1および第2の電源線で保護回路を共用するので、保護回路の数が少なくて済む。また、この発明に係る半導体装置では、第1の電源線に保護回路を接続し、第1および第2の電源線を第1および第2のダイオードで接続し、第1および第2のダイオードの電流駆動能力を互いに異なる値に設定する。したがって、第1および第2の電源線で保護回路を共用するので、保護回路の数が少なくて済む。本発明の一実施の形態による半導体装置は、図1に示すように、矩形の半導体基板1を備える。半導体基板1の表面には、半導体基板1の外周に沿って環状の接地線GLが設けられ、接地線GLの内側に環状の電源線VL1が設けられている。また、電源線VL1の内側に環状の電源線VL2が設けられ、電源線VL2の内側に内部回路2,3が設けられている。半導体基板1の各辺毎に見ると、接地線GLと電源線VL1は、配線の幅方向に所定の間隔を開けて、互いに隣接して配置されている。また、電源線VL1とVL2は、配線の幅方向に所定の間隔を開けて、互いに隣接して配置されている。また、電源線VL1,VL2および接地線GLの4辺の各々に、電源セルVC1が配置されている。電源セルVC1は、電源端子T1と保護回路4を含む。各電源端子T1は、接地線GLと半導体基板1の外周との間に設けられ、外部電源電圧VCC1を受ける。各電源端子T1は、電源線VL1に接続される。また、保護回路4は、電源線VL1と接地線GLの間に接続され、電源線VL1に流入したサージ電流を接地線GLに流出させて内部回路2,3などを保護する。また、電源線VL1,VL2および接地線GLの1辺図1中の左辺に、電源セルVC2が配置されている。電源セルVC2は、電源端子T2を含む。電源端子T2は、接地線GLと半導体基板1の外周との間に設けられ、外部電源電圧VCC2を受ける。外部電源電圧VCC1とVCC2の電圧レベルは同じである。電源端子T2は、電源線VL2に接続される。また、電源線VL1,VL2および接地線GLの1辺図1中の下辺に、接地セルGCが配置されている。接地セルGCは、接地端子T3を含む。接地端子T3は、接地線GLと半導体基板1の外周との間に設けられ、外部接地電圧GNDを受ける。接地端子T3は、接地線GLに接続される。また、電源線VL1,VL2および接地線GLの1辺図1中の下辺に、2つのポートセルPCが配置されている。各ポートセルPCは、信号入出力端子T4およびIOバッファ5を含む。信号入出力端子T4は、接地線GLと半導体基板1の外周との間に設けられる。IOバッファ5は、電源線VL1と接地線GLの間に設けられ、電源線VL1からの外部電源電圧VCC1と接地線GLからの外部接地電圧GNDとによって駆動される。IOバッファ5は、外部から信号入出力端子T4を介して与えられた外部信号たとえば、書込データ信号を内部回路3に伝達する。また、IOバッファ5は、内部回路3から与えられた内部信号たとえば、読出データ信号を信号入出力端子T4を介して外部に出力する。内部回路3は、たとえば、データ信号の記憶、書込、読出を行なう不揮発性メモリであり、電源線VL1からの外部電源電圧VCC1と接地線GLからの接地電圧GNDとによって駆動され、所定の動作を行なう。内部回路2は、たとえば、データ処理を行なう中央処理装置であり、電源線VL2からの外部電源電圧VCC2と接地線GLからの接地電圧GNDとによって駆動され、所定の動作を行なう。図1では、信号入出力端子T4は下辺にのみ配置されて内部回路3にのみ接続されているが、他の辺にも信号入出力端子T4が配置され、さらに内部回路3に接続されていてもよい。図1では、電源線VL1には、その動作を行なうために比較的大きな電力を必要とし、電源線VL1の電圧を変動させる回路が接続され、電源線VL2には、その動作を行なったとしても比較的小さな電力で動作可能であり、電源線VL2の電圧をあまり変動させない回路が接続される例を示している。IOバッファ5は信号の入力時および出力時に大きな電流を消費するので、IOバッファ5に接続された電源線VL1の電圧は大きく変動する。また、不揮発性メモリの一種のフラッシュメモリでは、データの消去や書き込みの際に高電圧を必要とすることから電圧生成回路にチャージポンプを有し、電圧生成を行なう際に比較的大きな電力を消費するため、電源線VL1の電圧に変動を生じる。これに対して内部回路2の消費電流は小さいので、内部回路2に接続された電源線VL2の電圧の変動は小さい。このため、電源線VL1とVL2は別々に設けられている。また、電圧変動レベルが大きな電源線VL1の電圧変動を抑制するため、電源線VL1に対して4つの電源セルVC1が設けられている。また、電圧変動レベルが小さな電源線VL2に対しては、2つの電源セルVC2が設けられている。また、電源線VL1,VL2の4辺の各々において、電源線VL1,VL2の長さ方向に複数のダイオード対回路6が分散配置されている。各ダイオード対回路6は、図2に示すように、電源線VL1,VL2間に逆並列に接続された2つのダイオードD1,D2を含む。ダイオードD1のアノードは電源線VL1に接続され、そのカソードは電源線VL2に接続されている。ダイオードD2のアノードは電源線VL2に接続され、そのカソードは電源線VL1に接続されている。電源線VL1,VL2間の電圧がダイオードD1,D2のしきい値電圧VT1,VT2よりも低い場合は、ダイオードD1,D2がともに非導通になる。電源線VL1の電圧が、電源線VL2の電圧とダイオードD1のしきい値電圧VT1との和の電圧よりも高くなると、ダイオードD1が導通するとともにダイオードD2が非導通になる。逆に、電源線VL2の電圧が、電源線VL1の電圧とダイオードD2のしきい値電圧VT2との和の電圧よりも高くなると、ダイオードD2が導通するとともにダイオードD1が非導通になる。したがって、電源線VL1,VL2間の電圧はダイオードD1のしきい値電圧VT1以下に維持され、電源線VL2,VL1間の電圧はダイオードD2のしきい値電圧VT2以下に維持される。図1に戻って、電源線VL1,VL2の長さ方向に隣接する2つのダイオード対回路6間の距離は、2つのダイオード対回路6間の電源線VL2の抵抗値が所定値Rc以下になるように設定される。この抵抗値Rcは、サージ電流値Iと配線抵抗値Rcから求められる電力I2Rcによって電源線VL2に接続される内部回路2または内部回路2に接続される図示しないIOバッファ回路が破壊されないように設定される。また、抵抗値Rcは、想定するサージ電流値Iと、使用するプロセスのメタル層の耐電力とにより異なるが、1Ω~1000Ωの範囲内に収まると考えられる。このようにして抵抗値Rcを決定すると、ダイオード対回路6間の距離Lは、L=Rc×S/ρとなる。ここで、ρは電源線VL2の比抵抗値であり、Sは電源線VL2の断面積である。また、電源線VL2のうちの保護回路4から遠い部分では、保護回路4から近い部分よりも速やかにサージ電流を電源線VL1に流したい。そのため、ダイオード対回路6の密度電源線VL1,VL2の単位長さ当たりのダイオード対回路6の数は、電源線VL1,VL2の各辺において、保護回路4から遠ざかるに従って高められている。たとえば、長方形状の電源線VL1,VL2の図1中の左側の辺において、保護回路4は電源線VL1,VL2の中央部に配置され、VCC2に接続される電源端子T2およびT2’とにおいて、電源端子T2は電源端子T2’よりも保護回路4に近い位置に配置されている。この場合に、電源端子T2にサージ電流が流れ込むと、サージ電流はダイオード対回路6-1を介して電源線VL1に流れ込んだ後、保護回路4-1から接地線GLに流れ込んで行く。電源端子T2から保護回路41までの経路は比較的短いので、その経路の配線抵抗も相対的に低くなり、また保護回路41がサージ電流を相対的に速く吸収して接地線GLに流すことができる。一方で、電源端子T2’にサージ電流が流れ込んだ場合、電源端子T2’から保護回路4-1または保護回路42までの経路は比較的長いので、その経路の配線抵抗は相対的に高くなり、保護回路4-1,4-2がサージ電流を吸収して接地線GLに流すのは相対的に遅くなる。そのため電源線VL2の電位上昇を招くこととなる。かかるサージ電流を電源線VL1の配線容量を用いて一時的に吸収させて電源線VL2の電位上昇を抑制するために、電源端子T2’から保護回路4-1または4-2までの経路のダイオード対回路6の配置密度を高め、ダイオード対回路6-2乃至6-6を用いてサージ電流を電源線VL1に流すことが必要となる。かかる関係は、電源回路T2から保護回路4-3への経路においても同様である。次に、この半導体装置の動作について説明する。通常動作時は、電源線VL1の電圧VCC1と電源線VL2の電圧VCC2との電圧差はダイオードD1,D2のしきい値電圧VT1,VT2よりも小さいので、ダイオードD1,D2がともに非導通になり、電源線VL1とVL2のアイソレーションが維持される。電源端子T1から電源線VL1に正または負のサージ電流が流入した場合、サージ電流は4つの保護回路4を介して接地線GLに流出し、内部回路2,3およびIOバッファ5がサージ電流によって破壊されることが防止される。また、端子T2から電源線VL2に正のサージ電流が流入した場合は、電源線VL2の電圧と電源線VL1の電圧との電圧差がダイオードD2のしきい値電圧VT2よりも大きくなり、ダイオードD2が導通するとともにダイオードD1が非導通になる。したがって、正のサージ電流は、電源線VL2から複数のダイオードD2および4つの保護回路4を介して接地線GLに流出し、内部回路2,3およびIOバッファ5が正のサージ電流によって破壊されることが防止される。また、電源端子T2から電源線VL2に負のサージ電流が流入した場合は、電源線VL1の電圧と電源線VL2の電圧との電圧差がダイオードD1のしきい値電圧VT1よりも大きくなり、ダイオードD1が導通するとともにダイオードD2が非導通になる。それにより、電源線VL1の電位が電源線VL2の電圧低下を抑制するとともに、電源線VL1と接地線GLとの間の寄生容量により電源線VL1の電位低下を抑制するように、保護回路4を経由しての電子移動が行なわれる。したがって、負のサージ電流は、電源線VL2から複数のダイオードD1および4つの保護回路4を介して接地線GLに流出し、内部回路2,3およびIOバッファ5が負のサージ電流によって破壊されることが防止される。この実施の形態では、電源線VL1に保護回路4を接続し、電源線VL1,VL2の長さ方向に複数のダイオード対回路6を分散配置し、保護回路4から遠ざかるに従ってダイオード対回路6の密度を高める。したがって、電源線VL1,VL2で保護回路4を共用するので、電源線VL1,VL2の各々に保護回路4を設ける場合に比べ、保護回路4の数が少なくて済む。なお、電源線VL2に保護回路4を設けることを排除するものではないが、保護回路4を有する電源セルVC2を電源セルVC1と同様に電源線VL1,VL2および接地線GLの各辺に設ける必要がある。この場合は、電源セルVC2の増加により、ポートセルPCを設けるためのスペースが圧迫され、ポートセルPCの配置が難しくなる。そのため、電源線VL2と接地線GLとを接続する保護回路4は、ダイオート対回路でのサージ電流吸収が許容範囲を超える箇所に配置することで、半導体装置全体としてのサージ電流保護に寄与することができる。図3は、実施の形態の変更例を示す回路図であって、図2と対比される図である。図3では、ダイオードDのシンボルの大きさは、ダイオードDのサイズすなわち電流駆動能力を表わしている。この変更例では、ダイオードD2のサイズはダイオードD1のサイズよりも大きく設定されている。この変更例では、保護回路4が接続されていない電源線VL1から、保護回路4が接続された電源線VL2に正のサージ電流を流れ易くする一方、電源線VL2から電源線VL1に正のサージ電流を流れ難くすることができる。ただし、保護回路4が接続されていない方の電源線VL2の容量値が電源線VL1の容量値よりも大きい場合や、電源線VL2に接続されるMOSトランジスタの耐圧が電源線VL1に接続されるMOSトランジスタの耐圧よりも高い場合は、図4に示すように、ダイオードD1のサイズをダイオードD2のサイズよりも大きくすることも可能である。図5は、実施の形態の他の変更例を示す回路図である。図5において、この変更例では、ダイオードD1は、直列接続された2つのダイオードD1a,D1bを含む。この変更例では、ダイオードD1の導通抵抗値がダイオードD2の導通抵抗値の2倍になる。したがって、ダイオードD2の電流駆動能力は、ダイオードD1の2倍になる。この変更例でも、図3の変更例と同じ効果が得られる。なお、ダイオードD1を直列接続されたN個ただし、Nは2以上の整数であるのダイオードで構成し、ダイオードD2を直列接続されたM個ただし、MはNよりも小さな整数であるのダイオードで構成してもよい。ただし、保護回路4が接続されていない方の電源線VL2の容量値が電源線VL1の容量値よりも大きい場合や、電源線VL2に接続されるMOSトランジスタの耐圧が電源線VL1に接続されるMOSトランジスタの耐圧よりも高い場合は、図6に示すように、ダイオードD2を直列接続された2つのダイオードD2a,D2bで構成してもよい。この場合、ダイオードD2の導通抵抗値がダイオードD1の導通抵抗値の2倍になる。なお、ダイオードD1を直列接続されたM個のダイオードで構成し、ダイオードD2を直列接続されたN個のダイオードで構成してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"