"テストモードにエントリしていることを示すテストエントリ信号を生成する第1の回路と、前記テストモードのエントリ中に、第1のテストサイクルを示す第1のテスト信号と、前記第1のテストサイクルに続く第2のテストサイクルを示す第2のテスト信号を生成する第2の回路と、アドレスを生成するアドレス生成回路と、前記第1及び第2のテストサイクル中に得られる試験データを検証し、検証結果を示すフェイル信号を生成する検証回路と、前記第1のテストサイクル中の前記フェイル信号の最初の変化に応じて第1のフェイルラッチ信号を出力するとともに、前記第2のテストサイクル中の前記フェイル信号の最初の変化に応じて第2のフェイルラッチ信号を出力し、前記テストエントリ信号が前記テストモードからのイグジットを示すまでその状態を維持する第3の回路と、前記第1及び第2のフェイルラッチ信号に基づいて前記アドレスをラッチし、それぞれ第1及び第2のフェイルアドレスとして出力する第4の回路と、第1の原理で記憶する第1タイプの第1のROMを含み、前記テストモードのエントリ中には前記第1及び第2のフェイルアドレスを、通常動作中には前記第1のROMに記憶された第1及び第2の記憶アドレスを、それぞれ第1及び第2の冗長アドレスとして出力する第5の回路と、前記第1タイプの第2のROMを含み、前記テストモードのエントリ中には前記第1及び第2のフェイルラッチ信号を、通常動作中には前記第2のROMに記録された第1及び第2の記憶フラグを、前記第1及び第2の冗長アドレスにそれぞれ対応する第1及び第2のイネーブル信号として出力する第6の回路と、前記アドレス、前記第1及び第2の冗長アドレス、及び前記第1及び第2のイネーブル信号に従って冗長判定信号を生成する冗長判定回路と、を備える半導体装置。前記第3の回路は、前記フェイル信号を分岐させる分岐部と、前記第1のテスト信号により制御され、固定レベル又は分岐された前記フェイル信号の一つを選択的に出力する第1のスイッチ部と、前記第2のテスト信号により制御され、前記固定レベル又は分岐された前記フェイル信号の他の一つを選択的に通過させる第2のスイッチ部と、前記第1のスイッチ部及び前記第2のスイッチ部にそれぞれ接続されるとともに、前記テストエントリ信号の供給を共通に受ける第1のラッチ回路及び第2のラッチ回路と、を含み、前記第1のラッチ回路及び前記第2のラッチ回路は、前記テストエントリ信号が前記テストモードにエントリしていることを示している間に、前記フェイル信号の変化があると、前記第1のフェイルラッチ信号及び前記第2のフェイルラッチ信号をそれぞれ出力する、ことを特徴とする請求項1に記載の半導体装置。前記第4の回路は、前記アドレスを分岐させる分岐部と、分岐された前記アドレスの一つを、前記第1のフェイルラッチ信号に応じて通過させるか又はラッチするかを選択する第3のスイッチ部と、分岐された前記アドレスの他の一つを、前記第2のフェイルラッチ信号に応じて通過させるか又はラッチするかを選択する第4のスイッチ部と、を含むことを特徴とする請求項1又は2に記載の半導体装置。前記第5の回路は、前記第1のフェイルアドレス及び前記第1の記憶アドレスのいずれか一方を選択する第5のスイッチ部と、前記第1のテスト信号が前記第1のテストサイクルの開始を示してから、前記テストエントリ信号が前記テストモードからのイグジットを示すまで、前記第1のフェイルアドレスを選択するように前記第5のスイッチ部を制御するスイッチ制御部と、を含むことを特徴とする請求項1,2又は3に記載の半導体装置。前記第6の回路は、前記第1のテスト信号に基づいて前記第1のフェイルラッチ信号を通過又は阻止するゲート回路と、前記ゲート回路の出力及び及び前記第1の記憶フラグのいずれか一方を選択する第6のスイッチ部と、前記第1のテスト信号が前記第1のテストサイクルの開始を示してから、前記テストエントリ信号が前記テストモードからのイグジットを示すまで、前記ゲート回路の出力を選択するように前記第6のスイッチ部を制御するスイッチ制御部と、を含むことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置。前記第1のタイプは絶縁破壊型であることを特徴とする請求項1乃至5のいずれか一つに記載の半導体装置。前記第1の回路及び前記第2の回路はそれぞれ外部から与えられる制御信号に基づいて前記テストエントリ信号と第1及び第2のテスト信号とを生成することを特徴とする請求項1乃至6のいずれか一つに記載の半導体装置。DRAMであることを特徴とする請求項7に記載の半導体装置。外部から供給される第1のテスト要求に応答して、第1の期間の間第1のテスト信号を発生し、前記第1のテスト要求の後に外部から供給される第2のテスト要求に応答して、前記第1のテスト信号の発生を停止すると共に、前記第1の期間に続く第2の期間の間第2のテスト信号を発生する第1のテスト信号発生回路と、複数のメモリセルを含むメモリセルアレイと、外部から供給されるテストアドレスを受け取り、当該テストアドレスによって指定される前記メモリセルアレイの複数のメモリセルのうちの1又は複数個のメモリセルにアクセスを行い、当該1又は複数個のメモリセルが少なくとも1つの不良セルを含むときに、フェイル信号を発生し、当該テストアドレスをフェイルアドレスとして出力するアクセス制御回路と、前記第1のテスト信号と前記フェイル信号とに応じて前記フェイルアドレスを取り込み、当該フェイルアドレスを第1の冗長アドレスとして一時的に保持すると共に、当該第1の冗長アドレスを前記アクセス制御回路に供給する第1の保持回路と、前記第2のテスト信号と前記フェイル信号とに応じて前記フェイルアドレスを取り込み、当該フェイルアドレスを第2の冗長アドレスとして一時的に保持すると共に、当該第2の冗長アドレスを前記アクセス制御回路に供給する第2の保持回路と、を備えることを特徴とする半導体装置。前記第1の保持回路が前記第1の冗長アドレスを一時的に保持する第1のラッチ回路と、前記第1の冗長アドレスを不揮発に保持する第1のROMとを含み、前記第2の保持回路が前記第2の冗長アドレスを一時的に保持する第2のラッチ回路と、前記第2の冗長アドレスを不揮発に保持する第2のROMとを含むことを特徴とする請求項9に記載の半導体装置。前記第1の保持回路は、少なくとも前記第2の期間の間前記アクセス制御回路に前記第1の冗長アドレスを供給することを特徴とする請求項9に記載の半導体装置。第1のテスト要求を供給して半導体装置に第1のテストサイクルを実行させ、当該第1のテストサイクル中に複数のアドレスを順次供給し、前記複数のアドレスのうちの第1のアドレスを第1のフェイルアドレスとして前記半導体装置内に一時的に保持させ、第2のテスト要求を供給して前記半導体装置を前記第1のテストサイクルからリリースし、前記第1のテストサイクルに続く第2のテストサイクルを実行させ、前記第2のテストサイクル中に前記複数のアドレスを順次供給し、前記複数のアドレスのうちの前記第1のアドレスと異なる第2のアドレスを第2のフェイルアドレスとして前記半導体装置内に一時的に保持させ、前記半導体装置は、少なくとも前記第2のテストサイクルの実行している期間、前記第1のアドレスを保持し続ける、ことを特徴とする半導体装置の制御方法。前記第1のテストサイクルのリリースと前記第2のテストサイクルの開始との間に前記半導体装置の初期化を行わず、前記半導体装置に前記第1のテストサイクルと前記第2のテストサイクルとを連続して実行させることを特徴する請求項12に記載の半導体装置の制御方法。前記半導体装置を前記第2のテスト要求からリリースし、前記第1及び第2のフェイルアドレスを前記半導体装置の第1及び第2のROMにそれぞれ不揮発に書き込む、ことを特徴とする請求項12に記載の半導体装置の制御方法。前記第1及び第2のフェイルアドレスにそれぞれ対応するメモリセルへのアクセスをそれぞれ対応する冗長メモリセルへのアクセスへ置換することを特徴とする請求項12に記載の半導体装置の制御方法。特許文献1に記載された半導体装置では、ROMの数が増えるに従い必要とされる比較回路の数も増える。ROMの数が3以上の場合、必要な比較回路の数は、全ROMの中から2個のROMを選択する組み合わせの数に等しい。したがって、ROMを一つ増やそうとする毎に、より多くの比較回路が必要となり、回路面積は増大する。特許文献2に記載された半導体装置では、2回目のテストが最終テストとなる。2回目のテストで新たに不良アドレスが検出されても、それを救済することはできない。特許文献3に記載された半導体装置は、連続して行われる複数のテストに対応するものではない。先のテストの結果を後のテストに反映させるには、先のテスト結果を一旦装置の外部に取り出して設定用データを生成しなければならない。例えば、2回目のテスト結果をさらに反映させるには、装置の外部にて、1回目のテスト結果と2回目のテスト結果の両者から3回目の試験用の設定用データを生成しなければならない。本発明の一形態に係る半導体装置は、テストモードにエントリしていることを示すテストエントリ信号を生成する第1の回路と、前記テストモードのエントリ中に、第1のテストサイクルを示す第1のテスト信号と、前記第1のテストサイクルに続く第2のテストサイクルを示す第2のテスト信号と、を生成する第2の回路と、アドレスを生成するアドレス生成回路と、前記第1及び第2のテストサイクル中に得られる試験データを検証し、検証結果を示すフェイル信号を生成する検証回路と、前記第1のテストサイクル中の前記フェイル信号の最初の変化に応じて第1のフェイルラッチ信号を出力するとともに、前記第2のテストサイクル中の前記フェイル信号の最初の変化に応じて第2のフェイルラッチ信号を出力し、前記テストエントリ信号が前記テストモードからのイグジットを示すまでその状態を維持する第3の回路と、前記第1及び第2のフェイルラッチ信号に基づいて前記アドレスをラッチし、それぞれ第1及び第2のフェイルアドレスとして出力する第4の回路と、第1の原理で記憶する第1タイプの第1のROMを含み、前記テストモードのエントリ中には前記第1及び第2のフェイルアドレスを、通常動作中には前記第1のROMに記憶された第1及び第2の記憶アドレスを、それぞれ第1及び第2の冗長アドレスとして出力する第5の回路と、前記第1タイプの第2のROMを含み、前記テストモードのエントリ中には前記第1及び第2のフェイルラッチ信号を、通常動作中には前記第2のROMに記録された第1及び第2の記憶フラグを、前記第1及び第2の冗長アドレスにそれぞれ対応する第1及び第2のイネーブル信号として出力する第6の回路と、前記アドレス、前記第1及び第2の冗長アドレス、及び前記第1及び第2のイネーブル信号に従って冗長判定信号を生成する冗長判定回路と、を備えている。また、本発明の他の形態に係る半導体装置は、テストモードにエントリしている間に連続して行われる第1乃至第NN:2以上の整数のテストの実施期間をそれぞれ表す第1乃至第Nのテスト信号をそれぞれ受けるとともに、前記テストモードにエントリしていることを表すテストエントリ信号と、第1乃至第Nのテストの各々においてテスト対象を順次選択するように変化するアドレスと、テスト結果に基づくフェイル信号とを受け、前記第1乃至第Nのテスト信号のうち対応する一つが前記テストの実施期間中であることを表しかつ前記フェイル信号が不良を表すとき、前記アドレスをラッチしてラッチアドレスとして出力し、前記テストエントリ信号が前記テストモードからのイグジットを表すまで、ラッチ状態を維持する第1乃至第Nのアドレスラッチ回路と、前記第1乃至第Nのアドレスラッチ回路からの前記ラッチアドレスと前記アドレスとを比較し、一致した場合に冗長救済を行う救済回路と、を含んでいる。さらに、本発明の他の形態に係る半導体装置の制御方法は、テストモードにエントリしている間に、所定範囲のアドレスを順次選択して行うテストを複数回実行させ、各回のテスト毎に、最初に不良と判定されたアドレスをラッチさせて、ラッチさせたアドレスに対する冗長救済を行わせ、かつ前記テストモードからイグジットするまで前記冗長救済を継続し、残りのテストを実行させる。さらにまた、本発明の他の形態に係る半導体装置の制御方法は、テストモードにエントリしている間に、第1乃至第NN:2以上の整数のテストを連続して行い、前記第1乃至第Nのテストは、いずれも所定範囲のアドレスを順次選択して行うテストであり、第nn=1,2,,Nのテストにおいて、最初に不良と判定されたアドレスをラッチして、ラッチしたアドレスを冗長救済し、かつ前記テストモードからイグジットするまで前記冗長救済を継続し、n≠Nの場合には、第n1のテストを行う。本発明によれば、回路面積の増加を抑えつつ、複数のテストによって検出された複数の不良アドレスを擬似的に救済した状態で、後に続くテストを行うことができる半導体装置を提供することができる。実施例の一つは、以下に示される。但し、本願の請求内容はこの実施例に限定されない。図1に示す半導体装置は、第1の回路101、第2の回路102、検証回路103、アドレス生成回路104、第3の回路105、第4の回路106、第5の回路107、第6の回路108、及び冗長判定回路109を含む。図示の半導体装置は、テスト対象をアドレスによって選択する例えばメモリ装置である。図1では、テスト対象であるメモリアレイや、入力されるアドレスに応じてメモリセルを選択駆動するデコーダ等の回路は省略されている。第1の回路101は、テストモードにエントリしていることを示すテストエントリ信号TAFCLCTを生成する。テストエントリ信号は、第3の回路105、第5の回路107及び第6の回路108に供給される。第2の回路102は、テストモードにエントリしている間に連続して行われる第1回目のテスト及び第2回目のテストの実施期間テストサイクルを示す信号を生成する。つまり、第2の回路102は、第1回目のテストサイクルを示す第1のテスト信号TAF1と、第1のテストサイクルに続く第2回目のテストサイクルを示す第2のテスト信号TAF2を生成する。第1のテスト信号と第2のテスト信号は、第3の回路105、第5の回路107及び第6の回路108に供給される。検証回路103は、第1回目のテストサイクル中及び第2回目のテストサイクル中にそれぞれ実施されたテストの結果試験データを検証し、検証結果を示すフェイル信号TFAILBを生成する。フェイル信号は、第3の回路105に供給される。アドレス生成回路104は、テスト対象を選択するテストアドレスXAiを生成する。テストアドレスは、第4の回路106及び冗長判定回路109へ供給される。第3の回路105は、第1の回路101からのテストエントリ信号、第2の回路102からの第1及び第2のテスト信号、及び検証回路103からのフェイル信号を受けて、第1及び第2のフェイルラッチ信号EAFLAT1EAFLAT2を生成する。詳述すると、第3の回路105は、第1のテストサイクル中のフェイル信号の最初のレベル変化で、その出力を変化させて固定し、第1のフェイルラッチ信号として第4の回路106及び第6の回路108へ供給する。また、第3の回路105は、第2のテストサイクル中のフェイル信号の最初のレベル変化で、その出力変化させて固定し、第2のフェイルラッチ信号として第4の回路106及び第6の回路108へ供給する。第3の回路105は、テストエントリ信号がテストモードからのイグジットを表すまでその状態を維持する。第4の回路106は、第3の回路105からの第1及び第2のフェイルラッチ信号とアドレス生成回路104からのテストアドレスを受け、第1及び第2のフェイルアドレスを第5の回路107へ出力する。即ち、第4の回路106は、第1のフェイルラッチ信号のレベルが変化した時点のテストアドレスをラッチし、ラッチしたテストアドレスを第1のフェイルアドレスとして出力する。また、第4の回路106は、第2のフェイルラッチ信号のレベルが変化した時点のテストアドレスをラッチし、ラッチしたテストアドレスを第2のフェイルアドレスとして出力する。第5の回路107は、第1の原理で情報を記憶する第1のタイプの第1のROM110を含む。第1のROM110は、例えば、絶縁破壊型素子であるアンチヒューズである。第5の回路107は、第1の回路101からのテストエントリ信号と、第2の回路102からの第1及び第2のテスト信号と、第4の回路106からの第1及び第2のフェイルアドレスを受ける。テストエントリ信号がテストモードへのエントリを示している間、第5の回路107は、第1及び第2のフェイルアドレスをそれぞれ第1及び第2の冗長アドレスAF1XAiAF2XAiとして冗長判定回路109へ出力する。第1のテストサイクル中のフェイル信号の最初のレベル変化からテストモードイグジットまで第1のフェイルアドレスを出力し、第2のテストサイクル中のフェイル信号の最初の変化からテストモードイグジットまで第2のフェイルアドレスを出力するようにしてもよい。テストモード以外の場合、例えば、通常動作時には、第5の回路107は、第1のROM110に記録されている2つの記録アドレスを、第1及び第2の冗長アドレスとして冗長判定回路109へ出力する。なお、第1のROM110に記録された記録アドレスは、テストモードにエントリしている間に得た第1及び第2のフェイルアドレスを、テストモードからイグジットする前に書き込んだものとすることができる。第6の回路108は、第1のタイプの第2のROM111を含む。第6の回路108は、第1の回路101からのテストエントリ信号と、第2の回路102からの第1及び第2のテスト信号と、第3の回路105からの第1及び第2のフェイルラッチ信号とを受け、第1及び第2のイネーブル信号AF1ENAF2ENを冗長判定回路109へ出力する。即ち、第6の回路108は、テストエントリ信号がテストモードへのエントリを示している間、第1及び第2のフェイルラッチ信号をそれぞれ第1及び第2のイネーブル信号として出力する。第1のテストサイクルの終了からテストモードイグジットまで第1のフェイルラッチ信号を出力し、第2のテストサイクルの終了からテストモードイグジットまで第2のフェイルラッチ信号を出力するようにしてもよい。テストモード以外の場合、例えば、通常動作時には、第6の回路108は、第2のROM111に記録されている2つの記録フラグを、第1及び第2のイネーブル信号として出力する。第1及び第2のイネーブル信号は、第5の回路107から出力される第1及び第2の冗長アドレスにそれぞれ対応する。なお、第2のROM111に記録されたフラグは、テストモードにエントリしている間に得た第1及び第2のフェイルラッチ信号を、テストモードからイグジットする前に書き込んだものとすることができる。冗長判定回路109は、アドレス生成回路104からのアドレス通常アドレス又はテストアドレスと、第5の回路107からの第1及び第2の冗長アドレスと、第6の回路108からの第1及び第2のイネーブル信号とに基づき、冗長判定信号RXA29RXA30を生成する。冗長判定信号は、冗長救済を行うか否かを表す信号である。つまり、冗長判定信号が冗長救済を行う旨を表している場合、冗長救済が行われる。テストモードにエントリしている間、この冗長救済は、第4の回路106から出力される第1及び第2のフェイルアドレスに関して行われる。つまり、第1及び第2のROM110,111への書き込み工程を経ることなく、冗長救済を擬似的に行うことができる。これにより、第1回目のテストによって第4の回路106から第1のフェイルアドレスが出力されたとすると、第2回目のテストは、第1のフェイルアドレスに関して冗長救済が行われた状態で行われる。また、第3回目のテストが行われるならば、そのテストは、第1回目のテストによる第1のフェイルアドレスと第2回目のテストによる第2のフェイルアドレスとに関して冗長救済が行われた状態で行われることになる。以上のように、図1の半導体装置では、第2回目以降のテストを、それ以前のテストによって検出されたフェイルアドレスに関する冗長救済を擬似的に行った状態で実施することができる。また、第2回目以降のテストによって検出されたフェイルアドレスに関する冗長救済を擬似的に行うこともできる。しかも、第2回目以降のテストで検出されるフェイルアドレスは、それ以前のテストによって検出されるフェイルアドレスとは異なっているので、それらのフェイルアドレスが一致しているか否かを判定する比較回路は不要である。これにより、回路面積の増大を抑制することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の第1の実施の形態に係る半導体装置200の概略構成を示すブロック図である。ここでは、半導体装置200として、DRAMを例示している。図示の半導体装置200は、内部クロック発生回路201、コマンドデコーダ202、制御回路203、モードレジスタ204、ロウアドレスバッファリフレッシュカウンタ205、カラムアドレスバッファバーストカウンタ206、AFアンチフューズ回路207、救済回路208、ロウデコーダ209、カラムデコーダ210、メモリセルアレイ211、センスアンプ212、データ制御回路213、ラッチ回路214、データDQ入出力回路215、及びDLLDelayLockedLoop216を含む。本発明は、特にAF回路207及び救済回路208に関するものである。これら以外の構成は、公知のもの利用することができるので、その説明を省略する。また、図2には、制御回路203から各部へ供給される制御信号のうちの一部が示され、残りは省略されている。図3は、AF回路207及び救済回路208と、それらの動作に関係する部分を抜き出したものである。AF回路207が関与するテストは、メモリセルアレイ211を構成する複数のバンク図2ではバンク0~4を2つずつ対にして行われる。救済回路208は、各バンクに対応して設けられている。図3では、2個のバンクA及びBと、それに対応する2個の救済回路208を示している。AF回路207は、リセット信号RESET、テストエントリ信号TAFCLCT、第nn:1~4テスト信号TAFn、フェイル信号TFAILB、及びXアドレスXAii:0~12を受けて、冗長アドレスAFn_XAiと、イネーブル信号AFn_ENとを出力する。リセット信号RESET、テストエントリ信号TAFCLCT及びテスト信号TAFnは、制御回路203から供給される。これらの信号は外部試験装置から入力されるMRSモードレジスターセットコマンド及びモードレジスタ204に設定される設定情報に基づき生成される。コマンドデコーダ202、制御回路203及びモードレジスタ204が、図1の第1の回路101及び第2の回路102に相当する。図3では、これらの回路を一纏めにしてMRSとして表している。リセット信号RESETは、テストモードにエントリする前に、動作に関係するラッチ回路等の状態を所定の状態に遷移させる。リセット信号RESETは、例えば、ローレベルから一旦ハイレベルに遷移しロウレベルに戻る信号である。テストエントリ信号TAFCLCTは、テストモードにエントリしていることを示す。テストエントリ信号TAFCLCTは、例えば、テストモードにエントリしてからイグジットするまでの間ハイレベルを維持し、その他の期間ではロウレベルとなる。テスト信号TAFnは、テストモードにエントリしている間に行われる第nのテスト期間を表す。第1乃至第Nのテストを連続して行う場合、第1乃至第Nのテスト信号TAF1~Nを一つずつ順番に連続してハイレベルに遷移させる。本実施の形態では、N=4とし、第1乃至第4のテストを連続して行う場合について説明する。なお、第1乃至第4のテストは、XアドレスXA0~12により指定される所定範囲のアドレスが付与された複数のメモリセルに対して共通に行われる試験である。第1乃至第4のテストは、同一内容のテストであってもよいし、互いに異なる内容のテストであってもよい。例えば、第1及び第2のテストとして高温試験を行い、第3及び第4のテストとして低温試験を行うことができる。フェイル信号TFAILBは、データ制御回路213から供給される。データ制御回路213は、各メモリセルアレイ211に対応するリードライトアンプR/WAmp301に、それぞれバスRWBSA,RWBSBで接続されている。データ制御回路213は、通常動作時には、データDQ端子と各メモリセルアレイ211との間のデータ伝送を制御する。また、データ制御回路213は、テストモードにエントリしている間、2つのメモリセルアレイ211から読み出されたリードデータを比較して一致/不一致を判定し、その判定結果をフェイル信号TFAILBとして出力する。データ制御回路213は、2つのメモリセルアレイ211から読み出されたリードデータが不一致の場合に、不良フェイルを表すフェイル信号TFAILBを出力する。例えば、データ制御回路213は、テストモードにエントリすると、フェイル信号TFAILBをハイレベルにし、リードデータが不一致の場合フェイルと判定した場合にロウレベルにする。データ制御回路213は、図1の検証回路103に相当する。XアドレスXA0~12は、ロウアドレスバッファリフレッシュカウンタ205から供給される。図3では、ロウアドレスバッファリフレッシュカウンタ205とカラムアドレスバッファバーストカウンタ206を、一つのアドレスバッファとして表している。このアドレスバッファ205、206が、図1のアドレス生成回路104に相当する。AF回路207は、上記各信号を受けて、冗長アドレスAFn_XAiと、イネーブル信号AFn_ENを生成する。生成された冗長アドレスAFn_XAi及びイネーブル信号AFn_ENは、2つの救済回路208へ共通に供給される。なお、AF回路207の内部構成については後述する。救済回路208は、各バンクに対応して設けられる。以下ではバンクAに対応する救済回路208について説明するが、バンクB及びその他のメモリセルアレイ211に対応する救済回路208も同様である。救済回路208は、アドレスラッチ回路AddLatch302、Xリダンダンシーヒューズ回路X-redfuse1~28303、X-AF比較回路1~4304、及びNOR回路305を含む。Xリダンダンシーヒューズ回路303及びX-AF比較回路304の数に制限はないが、ここでは合計32個としている。これは、32本のワード線を救済可能であることを意味する。また、Xリダンダンシーヒューズ回路303は、対応するメモリセルアレイ211を個別に救済するために用いられる。一方、X-AF比較回路1~4304は、対を成す2つのメモリセルアレイ211を救済するために用いられる。X-AF比較回路304の数は、連続して行われるテストの数N本実施の形態では4に等しい。アドレスラッチ回路302は、バンク選択信号BSAに応じてアドレスバッファ205からのXアドレスXA0~12をラッチする。アドレスラッチ回路302は、ラッチしたXアドレスXA0~12を、アドレスXAA0~12としてロウデコーダ209へ出力するともに、Xリダンダンシーヒューズ回路1~28303及びX-AF比較回路1~4304にもそれぞれ供給する。Xリダンダンシーヒューズ回路303の各々は、レーザ等により切断可能なヒューズを含み、ヒューズの切断又は未切断により情報アドレス情報を記憶する。Xリダンダンシーヒューズ回路303は、記憶するアドレス情報とアドレスラッチ回路302からのアドレスXAA0~12とを比較し、これらが一致した場合に下位冗長ヒット信号RXA1~28を出力する。なお、Xリダンダンシーヒューズ回路1~28303には、互いに異なるアドレス情報が記録される。また、これらのアドレス情報は、AF回路207に含まれる複数のROM後述するに記録されるアドレス情報のいずれとも異なるものとする。各X-AF比較回路304は、AF回路207からの冗長イネーブル信号AFn_ENがイネーブルを表しているとき、AF回路207からの冗長アドレスAFn_XAiとアドレスラッチ回路302からのアドレスXAA0~12とを比較し、一致した場合に下位冗長ヒット信号RXA29~32を出力する。X-AF比較回路304は、図1の冗長判定回路109に相当する。Xリダンダンシーヒューズ回路303からの下位冗長ヒット信号RXA1~28及びX-AF比較回路304からの下位冗長ヒット信号29~32は、ともにNOR回路305へ出力されるとともにロウデコーダ209へも出力される。なお、Xリダンダンシーヒューズ回路303とX-AF比較回路304の内部構成については後述する。NOR回路305は、下位冗長ヒット信号RXA1~32のうちの一つが一致を表している場合に、上位冗長ヒット信号RRXAEを出力する。例えば、下位冗長ヒット信号RXA1~32の一つがハイレベルになると、上位冗長ヒット信号RRXAEはロウレベルになる。ロウデコーダ209は、プリデコーダ306、メインデコーダ307、冗長ドライバ308及びNOT回路309を含む。プリデコーダ306は、NOR回路305からの上位冗長ヒット信号RRXAEが不一致例えば、ハイレベルを示している間、アドレスラッチ回路302からのアドレスXAA0~12に基づいてメインデコーダ307を動作させる。メインデコーダ307は、アドレスXAA0~12により指定されるワード線WLAjを活性化する。なお、ワード線WLAjは、正規メモリセルに接続された数十~数百のワード線のうちj番目のワード線である。一方、上位冗長ヒット信号RRXAEが一致例えば、ロウレベルを示している間、プリデコーダ306は、メインデコーダ307を停止させる。これにより、アドレスXAA0~12により指定されるワード線WLAjは非活性状態に保たれる。また、上位冗長ヒット信号RRXAEは、NOT回路309を介して冗長ドライバ308に供給される。これにより、メインデコーダ307が動作しているとき、冗長ドライバ308は停止し、メインデコーダ307が停止しているとき、冗長ドライバ308は動作する。冗長ドライバ308は、下位冗長ヒット信号RXA1~32のうち一致を示している信号に対応する冗長ワード線RWLA1~32を活性化する。なお、Xリダンダンシーヒューズ回路1~28303に記録されるアドレス情報が適切であれば、2以上の冗長ワード線が同時に活性化されることはない。次に、図4乃至図9を参照して、AF回路207について説明する。図4に示すように、AF回路207は、フェイル信号ラッチ回路401と、フェイルアドレスラッチ回路402と、複数のAFアドレス記憶回路AF回路_XA403と、複数のAFイネーブル情報記憶回路AF回路_EN404とを含む。フェイル信号ラッチ回路401は、例えば、図5aに示すように構成される。即ち、フェイル信号ラッチ回路401は、第1のスイッチ回路501とラッチ回路502とを含む。第1のスイッチ回路501には、第1のテスト信号により制御され、ハイレベル又はフェイル信号を選択的に出力する第1のスイッチ部501_1、第2のテスト信号により制御され、ハイレベル又はフェイル信号を選択的に出力する第2のスイッチ部501-2が含まれる。また、ラッチ回路502には、第1のスイッチ部501_1及び第2のスイッチ部501_2にそれぞれ接続される第1のラッチ部502_1及び第2のラッチ部502_2が含まれる。フェイル信号ラッチ回路401は、テストフェイル信号TFAILB、テストエントリ信号TAFCLCT及びテスト信号TAF1~4を受けて、ラッチフェイル信号EAFLAT1~4を出力する。具体的には、フェイル信号ラッチ回路401は、テストモードにエントリしてからイグジットするまでの期間TAFCLCT=ハイレベルであって、かつ、第1のテストサイクル中TAF1=ハイレベルに、テストフェイル信号が不一致TAFILB=ロウレベルを示すと、そのタイミングt1でテスト信号TAF1をラッチし、ラッチフェイル信号EAFLAT1ハイレベルとして出力する。また、フェイル信号ラッチ回路401は、テストモードにエントリしてからイグジットするまでの期間であって、かつ、第2のテストサイクル中に、テストフェイル信号が不一致を示すと、そのタイミングt2でテスト信号TAF2をラッチし、ラッチフェイル信号EAFLAT2として出力する。第3のテストサイクル中、第4のテストサイクル中も同様である。図5bに示すように、ラッチフェイル信号EAFLAT1~4は、それぞれテストフェイル信号が不一致を示すタイミングt1~t4で、ハイレベルに遷移した後、テストモードからイグジットするまでハイレベルを維持する。フェイル信号ラッチ回路401が、図1の第3の回路に相当する。フェイルアドレスラッチ回路402は、XアドレスXA0~12の各ビットに対応して設けられる。1ビットに対応するフェイルアドレスラッチ回路402は、例えば、図6に示すように構成される。フェイルアドレスラッチ回路402は、第1のフェイルラッチ信号により制御され、テストアドレスを通過させるか又はラッチするかを選択する第3のスイッチ部601_1と、第2のフェイルラッチ信号により制御され、テストアドレスを通過させるか又はラッチするかを選択する第4のスイッチ部601_2とを含む。フェイルアドレスラッチ回路402は、ラッチフェイル信号EAFLAT1~4と、アドレスXAii=0~12とを受けて、フェイルアドレスFn_XAiを出力する。詳述すると、フェイルアドレスラッチ回路402は、ラッチフェイル信号EAFLAT1~4がロウレベルの間、アドレスXAiをそのまま通過させる。ラッチフェイル信号EAFLAT1~4がハイレベルに変化すると、フェイルアドレスラッチ回路402は、その時点のアドレスXAiをラッチし、フェイルアドレスF1_XAi~F4_XAiとして出力する。フェイルアドレスラッチ回路402が、図1の第4の回路106に相当する。複数のAFアドレス記憶回路403は、テスト信号TAF1~4に対応し、かつXアドレスXA0~12の各ビットに対応して設けられる。1ビットに対応するAFアドレス記憶回路403は、例えば、図7に示すように構成される。図7のAFアドレス記憶回路403は、AF部701、第5のスイッチ部702及びスイッチ制御部703を含む。AF部701には、1ビットに対応するアンチヒューズ素子ROMと、それに対する書き込み回路AF破壊回路及び読み出し回路が含まれる。スイッチ部702は、第1のフェイルアドレスまたはAF部701に記録された記録アドレスを選択的に出力する。図7のAFアドレス記憶回路403は、フェイルアドレスF1_XAiに対応する回路である。このAFアドレス記憶回路403は、リセット信号RESET、テストエントリ信号TAFCLCT、テスト信号TAF1、及びフェイルアドレスF1_XAiを受けて、冗長アドレスAF1_XAiを出力する。また、ROM書き込み信号AFWEを受けて、AF部701にアドレス情報を記録する。詳述すると、初期状態において、テストエントリ信号TAFCLCT及びテスト信号TAF1はともにロウレベルである。この状態から、リセット信号RESETが一旦ハイレベルに遷移し、その後ロウレベルに戻ると、第1ノードNode1はロウレベルになる。これにより、第5のスイッチ部702に含まれる第1スイッチSW1はオフ状態、第2スイッチSW2はオン状態となる。このとき、AF部701に記録されたアドレス情報が冗長アドレスAF1_XAiとして出力される。次に、テストエントリ信号TAFCLCTがハイレベルに遷移しても、第1ノードNode1はロウレベルを維持する。続いて、テスト信号TAF1がハイレベルに遷移すると、第1ノードはハイレベルに遷移する。これにより、第1スイッチSW1はオン状態に、第2スイッチSW2はオフ状態にそれぞれ変化する。その結果、フェイルアドレスF1_XAiが、第1スイッチSW1を介して、冗長アドレスAF1_XAiとして出力される。その後、テスト信号TAF1がロウレベルに遷移しても第1ノードNode1は、ハイレベルを維持する。そして、テストエントリ信号TAFCLCTがロウレベルに遷移すると、第1ノードNode1はロウレベルに遷移する。これにより、第1スイッチSW1はオフ状態に、第2スイッチSW2はオン状態にそれぞれ変化し、リセット直後の状態に戻る。以上のように、図7のAFアドレス記憶回路403は、第1のテストサイクルの開始からテストモードイグジットまでの間、フェイルアドレスF1_XAiを冗長アドレスAF1_XAiとして出力する。また、通常動作時には、AF部701に記録されたアドレス情報を冗長アドレスAF1_XAiとして出力する。他のAFアドレス記憶回路403も同様に動作する。即ち、テスト信号TAFnに対応するAFアドレス記憶回路403は、第nのテストサイクルの開始からテストモードイグジットまでの間、フェイルアドレスFn_XAiを冗長アドレスAFn_XAiとして出力する。AFアドレス記憶回路403が、図1の第5の回路107に相当する。AFイネーブル情報記憶回路404は、4つのフェイルラッチ信号EAFLAT1~4に対応して設けられる。AFイネーブル情報記憶回路404は、いわゆるジャッジヒューズと呼ばれる回路である。各AFイネーブル情報記憶回路404は、テスト信号TAFnに対応する13個のAFアドレス記憶回路403に対応しており、これらAFアドレス記憶回路403から出力される冗長アドレスAFn_XAiの有効/無効を表す冗長イネーブル信号AF1_XAiを出力する。AFイネーブル情報記憶回路404は、例えば、図8に示すように構成される。図8のAFイネーブル情報記憶回路404は、図7に示すAFアドレス記憶回路403と同一構成の回路にゲート回路NAND1を追加したものである。このAFイネーブル情報記憶回路404は、AF部801、第6のスイッチ部802、スイッチ制御部803及びゲート回路NAND1804を含む。ゲート回路804は、第1のテスト信号に基づいて第1のフェイルラッチ信号を通過又は阻止する。第6のスイッチ部802は、ゲート回路804の出力またはAF部801からの記憶フラグを選択する。図8のAFイネーブル情報記憶回路404は、フェイルラッチ信号EAFLAT1に対応する。このAFイネーブル情報記憶回路404は、リセット信号RESET、テストエントリ信号TAFCLCT、テスト信号TAF1、及びフェイルラッチ信号EAFLAT1を受けて、冗長イネーブル信号AF1_ENを出力する。また、ROM書き込み信号AFWEを受けて、AF部801にイネーブル情報フラグを記録する。AFイネーブル情報記憶回路404において、第6のスイッチ部に含まれる第3スイッチSW3及び第4スイッチSW4は、それぞれ図7の第1スイッチSW1及び第2スイッチSW2と同じように動作する。テスト信号TAF1がハイレベルの間、ゲート回路804は、フェイルラッチ信号EAFLAT1に無関係にハイレベルを出力する。したがって、冗長イネーブル信号AF1_ENは、その間ロウレベルに維持される。テスト信号TAF1がロウレベルに遷移すると、ゲート回路804の出力はフェイルラッチ信号EAFLAT1に依存する。フェイルラッチ信号EAFLAT1がハイレベルのとき、ゲート回路804の出力はロウレベルに遷移し、冗長イネーブル信号AF1_ENは、ハイレベルに遷移する。この状態は、テストモードイグジットまで継続する。他のAFイネーブル情報記憶回路404も図8の回路と同様に動作する。即ち、テスト信号TAFnに対応するAFイネーブル情報記憶回路404は、第nのテストサイクルの終了時点からテストモードイグジットまでの間、フェイルラッチ信号EAFLATnを冗長イネーブル信号AFn_ENとして出力する。AFイネーブル情報記憶回路404が、図1の第6の回路108に相当する。図9に、AF回路207における各信号のタイミングチャートを示す。図9に示すように、まず、MRSモードレジスターセットコマンドを用いてイニシャライズを行う。イニシャライズは、リセット信号RESETをハイレベルに一旦遷移させた後、ロウレベルに戻すことで行われる。続いて、同じくMRSコマンドを用いてパラレルテストモードへのエントリと、AF設定用テストモードへのエントリを行う。パラレルテストモードは、複数のメモリセルのテストを同時に行えるテストモードである。また、AF設定用テストモードは、AF回路207に含まれるアンチヒューズに設定すべきフェイルアドレスをラッチするテストモードである。パラレルテストモード信号PARAをハイレベルに遷移させてパラレルテストモードにエントリする。また、テストエントリ信号TAFCLCTをハイレベルに遷移させて、AF設定用テストモードにエントリする。次に、MRSコマンドを用いて第1のテストを選択し、選択テストモードへエントリする。テスト信号TAF1をハイレベルに遷移させて選択テストモードにエントリする。次に、アドレスを順次変更しつつ、ライト/リードテストを行う。具体的には、図9では、ロウアドレスXa、カラムアドレスYbをスタート起点として、ロウアドレスをXb、カラムアドレスをYbと順次変更させていくものとする。AF回路207のAFアドレス記憶回路403は、フェイル判定がされた最初のXアドレス第1フェイルアドレスXbをラッチする。この後、第1のテストを継続した場合、フェイル判定があっても無視される。したがって、最初のフェイル判定があった場合は、第1のテストを途中終了するようにしてもよい。第1のテストが終了した後、電源オフもイニシャライズもすることなく、MRSコマンドを用いて第2のテストを選択する。即ち、テスト信号TAF1をロウレベルに、テスト信号TAF2をハイレベルに遷移させる。第1のテストにおいてフェイル判定があった場合、テスト信号TAF1がロウレベルに遷移すると、冗長イネーブル信号AF1_ENがハイレベルに遷移する。これにより、第1フェイルアドレスXbは、冗長アドレスに置換される。この状態で、第2のテストにおいても、第1のテストと同様に、ロウアドレスXa、カラムアドレスYbをスタート起点として、ロウアドレスをXb、カラムアドレスをYbと順次変更させテストを行う。この際、上述のとおり、第1フェイルアドレスXbは、冗長アドレスに置換されているため、第2のテストにおいて第1フェイルアドレスXbが選択されてもフェイルと判定されることは極めて高い確率でない。したがって、第2のテストにおいてフェイルと判定されるアドレスが存在するならば、そのアドレスは、第1フェイルアドレスXbとは異なる第2のフェイルアドレスXcとなる。以降、同様に第3のテスト、第4のテストを、ロウアドレスXa、カラムアドレスYbをスタート起点として、ロウアドレスをXb、カラムアドレスをYbと順次変更させテストを行う。第3のテストでは、第1のフェイルアドレスXb及び第2のフェイルアドレスXcがそれぞれ冗長アドレスに置換されているので、これらとは異なるフェイルアドレスが第3のフェイルアドレスとしてラッチされる。第4のテストでは、第1、第2及び第3のフェイルアドレスがそれぞれ冗長アドレスに置換されるので、これらとは異なるフェイルアドレスが第4のフェイルアドレスとしてラッチされる。以上のように、本実施の形態では比較回路を用いることなく、互いに異なる複数のフェイルアドレスをラッチすることが可能である。その後、ROM書き込み信号AFWEを活性化することで、ラッチされたフェイルアドレスは、それぞれ対応するAF部701にビット毎に記録される。AF部701に記録されたアドレス情報は、その後の通常動作時に第1乃至第4のフェイルアドレスを救済するために使用される。次に、Xリダンダンシーヒューズ回路303について説明する。Xリダンダンシーヒューズ回路303は、例えば図10に示すように構成される。図10のXリダンダンシーヒューズ回路303は、アドレスXA0~12にビット毎に対応するヒューズ回路FU1~131001~1013と、イネーブルヒューズ回路FU141014とを含む。ヒューズ回路1001~1013は、イネーブルヒューズ回路1014と同様に構成される。ヒューズ回路1001~1013及びイネーブルヒューズ回路1014の各々は、レーザ光照射により切断されるレーザヒューズ1015を含み、レーザヒューズ1015の切断未切断に応じて1ビットの情報を記憶する。ヒューズ回路1001~1013及びイネーブルヒューズ回路1014の各々は、リセット信号RESETがハイレベルに遷移した後ロウレベルに遷移すると、レーザヒューズ1015が未切断の場合、ハイレベルを出力する。一方、レーザヒューズ1015が切断されている場合は、ロウレベルを出力する。Xリダンダンシーヒューズ回路303に入力されるアドレスXA0~12が、ヒューズ回路1001~1013に記録されたアドレス情報と全て一致し、かつイネーブルヒューズ回路1014の出力がイネーブルを表すとき、AND回路1016から出力されるRXkがハイレベルとなる。これにより、冗長救済動作が行われ、上述したように、アドレスXA0~12に対応するワード線WLAjに代わって冗長ワード線RWLAkk:1~28が活性化される。次に、X-AF比較回路304について説明する。X-AF比較回路304は、例えば、図11に示すように構成される。図11のX-AF比較回路304は、アドレスXA0~12にビット毎に対応するEXNOR回路1101~1113と、冗長イネーブル信号AFn_ENに対応するバッファ回路1114と、AND回路1115とを含む。アドレスXA0~12が冗長アドレスAFn_X0~12と全て一致し、かつ冗長イネーブル信号AFn_ENがイネーブルを表すとき、AND回路1115から出力されるRXnがハイレベルとなる。これにより、冗長救済動作が行われ、上述したように、アドレスXA0~12に対応するワード線WLAjに代わって冗長ワード線RWLAkk:29~32が活性化される。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものでなく、種々の変形変形が可能である。本願の技術思想は、例えば、様々な機能に使用される複数のROMへの情報の設定に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置およびその制御方法の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"