電源端子と誘導性負荷に接続される出力端子との間に接続された出力用MOSトランジスタと、一端が前記出力用MOSトランジスタのゲート端子に接続され、他端がゲート電圧印加端子に接続された第1の抵抗と、一端が前記ゲート電圧印加端子に接続された第2の抵抗と、一端が前記第2の抵抗の他端に接続され、他端が接地端子に接続され、前記出力用MOSトランジスタを制御する制御信号により導通が制御される第1のスイッチと、一端が前記第1の抵抗の前記他端に接続され、他端が前記出力端子に接続され、前記第1のスイッチの前記一端から出力される信号により導通が制御される第2のスイッチとを備えることを特徴とするドライバ回路。前記第1の抵抗の前記他端と前記出力端子との間に直列に接続された第3の抵抗および第3のスイッチと、前記出力用MOSトランジスタに出力電流が流れなくなったことを検出したときに前記第3のスイッチを導通させる制御回路とを備えることを特徴とする請求項1に記載のドライバ回路。前記制御信号が前記出力用MOSトランジスタをオフに制御するときに、前記第1のスイッチが、前記第2のスイッチを導通させ、前記第2のスイッチが、前記出力用MOSトランジスタの前記ゲート端子の寄生容量に蓄積された電荷の放電経路を形成することを特徴とする請求項1に記載のドライバ回路。前記第2のスイッチへ放電電流が流れて前記寄生容量の放電電圧が前記出力用MOSトランジスタの閾値電圧まで低下すると、前記第3のスイッチが導通して、前記第3のスイッチへも放電電流が流れるようになることを特徴とする請求項2に記載のドライバ回路。そこで、本発明が解決しようとする課題は、出力オフ時のスイッチング時間を短くすることのできるドライバ回路を提供することにある。実施形態のドライバ回路は、出力用MOSトランジスタが、電源端子と誘導性負荷に接続される出力端子との間に接続され、第1の抵抗が、前記出力用MOSトランジスタのゲート端子とゲート電圧印加端子との間に接続され、一端が前記ゲート電圧印加端子に接続された第2の抵抗と、一端が前記第2の抵抗の他端に接続され、他端が接地端子に接続され、前記出力用MOSトランジスタを制御する制御信号により導通が制御される第1のスイッチとを備える。さらに、このドライバ回路は、一端が前記第1の抵抗の前記他端に接続され、他端が前記出力端子に接続され、前記第1のスイッチの前記一端から出力される信号により導通が制御される第2のスイッチを備える。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。実施形態図1は、本発明の実施形態に係るドライバ回路の構成の例を示す回路図である。本実施形態のドライバ回路は、出力端子OUTに接続される誘導性負荷RLを駆動するドライバ回路であって、電源端子VDDと出力端子OUTとの間に接続された出力用MOSトランジスタMV1と、出力用MOSトランジスタMV1のゲート端子に一端が接続され、他端がゲート電圧印加端子VGに接続された抵抗R1第1の抵抗と、ゲート電圧印加端子VGに一端が接続された抵抗R2第2の抵抗と、抵抗R2の他端に一端が接続され、他端が接地端子GNDに接続され、出力用MOSトランジスタMV1のオン/オフを制御する制御信号VSWにより導通が制御されるスイッチとして機能するNMOSトランジスタMD1第1のスイッチと、抵抗R1の他端に一端が接続され、他端が出力端子OUTに接続され、NMOSトランジスタMD1の一端から出力される信号により導通が制御されるスイッチとして機能するPNPトランジスタQ1第2のスイッチと、を備える。また、ゲート電圧印加端子VGと出力端子OUTとの間には、ツェナーダイオードDZ11、DZ12が直列に接続されている。このツェナーダイオードDZ11、DZ12は、出力用MOSトランジスタMV1のゲート電圧が所定の値よりも高くなるのを防止するためのリミッタである。さらに、本実施形態のドライバ回路は、出力用MOSトランジスタMV1がオフしたことを検出するオフ検出回路10を有する。オフ検出回路10の構成、動作等については後述する。出力用MOSトランジスタMV1は、ドレイン端子が電源端子VDDに接続されたNチャネル型MOSトランジスタであり、ゲート端子に閾値電圧Vth以上の正電圧が印加されたときに導通し、ソース端子である出力端子OUTに接続された誘導性負荷RLへ駆動電流を供給する。出力用MOSトランジスタMV1のゲート端子へは、制御信号VSWにより印加が制御されるゲート電圧が、ゲート電圧印加端子VGから抵抗R1を介して、入力される。抵抗R1は、出力用MOSトランジスタMV1のゲート端子へ異常電流が流れ込むのを防止するための保護抵抗である。ゲート電圧印加端子VGと接地端子GNDとの間に、抵抗R2とNMOSトランジスタMD1とが、直列に接続される。NMOSトランジスタMD1は、ドレイン端子が抵抗R2に接続され、ソース端子が接地端子GNDへ接続されたNチャネル型MOSトランジスタであり、ゲート端子へ、制御信号VSWが入力される。このNMOSトランジスタMD1は、制御信号VSWにより導通が制御されるスイッチとして機能する。制御信号VSWは、出力用MOSトランジスタMV1のオン/オフを制御する信号である。PNPトランジスタQ1は、エミッタ端子が抵抗R1の他端に接続され、コレクタ端子が出力端子OUTに接続され、ベース端子がNMOSトランジスタMD1のドレイン端子に接続されている。したがって、PNPトランジスタQ1は、NMOSトランジスタMD1のドレイン端子から出力される信号により導通が制御されるスイッチとして機能する。次に、出力用MOSトランジスタMV1のオンさせる動作、およびオフさせる動作について、順を追って説明する。先ず、出力用MOSトランジスタMV1のオンさせるときは、制御信号VSWが‘L’低レベルとされる。また、制御信号VSWが‘L’レベルのとき、ゲート電圧印加端子VGへは高レベルの正電圧が入力される。制御信号VSWが‘L’レベルになると、NMOSトランジスタMD1はオフし、NMOSトランジスタMD1のドレイン端子のレベルは、ゲート電圧印加端子VGへ入力された正電圧レベルとなる。これにより、PNPトランジスタQ1もオフする。そのため、ゲート電圧印加端子VGへ入力された高レベルの正電圧が、出力用MOSトランジスタMV1のゲート端子へ印加され、出力用MOSトランジスタMV1はオンする。出力用MOSトランジスタMV1がオンすると、出力端子OUTの電圧がVDDとなる。なお、このとき、出力用MOSトランジスタMV1のゲート電圧Vgは、ツェナーダイオードDZ11、DZ12のツェナー電圧をともにVzとすると、Vg=VDD2×Vzにリミットされる。ここで、出力用MOSトランジスタMV1のゲート端子とソース端子出力端子OUTの間には、寄生容量であるゲート容量Cgが形成されている。したがって、出力用MOSトランジスタMV1がオンしたとき、ゲート容量Cgには、ゲート電圧Vgと出力電圧VDDの電位差に応じた電荷が蓄積される。その後、出力用MOSトランジスタMV1のオフさせるときは、制御信号VSWが‘H’高レベルとされる。また、制御信号VSWが‘H’レベルのとき、ゲート電圧印加端子VGはオフ状態となる。このとき、出力用MOSトランジスタMV1を速やかにオフさせるためには、ゲート容量Cgに蓄積された電荷を速やかに放電する必要がある。本実施形態では、この放電経路として、PNPトランジスタQ1が利用される。このゲート容量Cgの放電動作について、図2~図4を用いて説明する。図2に示すように、制御信号VSWが‘H’レベルになると、NMOSトランジスタMD1がオンする。これにより、NMOSトランジスタMD1のドレイン端子のレベルが接地レベルとなり、PNPトランジスタQ1もオンする。PNPトランジスタQ1がオンすると、ゲート容量CgからPNPトランジスタQ1を介して放電電流I1が流れる。放電電流I1が流れることにより、出力用MOSトランジスタMV1のゲート電圧Vgが低下し、出力端子OUTの電圧も低下する。図3に、出力用MOSトランジスタMV1がオフするときの出力端子OUTの電圧変化の様子およびゲート電圧Vgの変化の様子を示す。PNPトランジスタQ1を介した放電は、出力用MOSトランジスタMV1のゲート電圧Vgが閾値電圧Vthまで低下し、図3aに示す時刻t1で、出力端子OUTの電圧がVDD-Vthとなるまで継続する。この時刻t1における出力用MOSトランジスタMV1のゲート電圧Vgは、図3bに示すように、Vg=VDDVgsと表すことができる。ここで、Vgsは、出力用MOSトランジスタMV1のゲート-ソース間電圧を表す。すなわち、ゲート容量Cgの端子電圧でもあるゲート電圧Vgは、放電開始時の時刻を0として、時刻t1までの放電期間T1の間に、VDD2×VzからVDDVgsまで低下したことになる。この電圧放電電圧の変化を、抵抗R1の抵抗値をR1、ゲート容量Cgの容量値をCgとして、式で表すと、VDDVgs=VDD2×Vzexp-T1/CgR11と表され、VDDVgs/VDD2×Vz=exp-T1/CgR12と表される。そこで、式2の両辺の自然対数をとると、ln{VDDVgs/VDD2×Vz}=-T1/CgR13となる。この式3から、放電期間T1を求めると、T1=-CgR1ln{VDDVgs/VDD2×Vz}=CgR1ln{VDD2×Vz/VDDVgs}4となる。次いで、出力用MOSトランジスタMV1のゲート電圧Vgが閾値電圧Vthまで低下し、誘導性負荷RLへ駆動電流が流れなくなると、オフ検出回路10が動作を開始する。オフ検出回路10では、先ず、制御信号VSWが‘H’レベルであるときインバータIV12、IV13により駆動されるトランジスタQ13に、図4に示すように、電流I13が流れ始める。電流I13が流れると、トランジスタQ13とカレントミラー回路を構成するトランジスタQ14に電流I14が流れる。すると、トランジスタQ14が接続されているトランジスタQ11に電流が流れ、トランジスタQ11とカレントミラー回路を構成するトランジスタQ12にも電流I12が流れるようになる。トランジスタQ12に電流I12が流れると抵抗R11に電圧が生じ、NMOSトランジスタMD11がオンする。NMOSトランジスタMD11は、抵抗R12を介して抵抗R1の他端に接続されている。そのため、NMOSトランジスタMD11がオンすると、ゲート容量Cgから、抵抗R1、抵抗R12を介して放電電流I2が流れるようになる。すなわち、図3bに示すように、時刻t1以降は放電経路が増加し、放電電流I1I2が流れるようになる。なお、NMOSトランジスタMD11のゲート電圧は、ツェナーダイオードDZ13のツェナー電圧以下に抑えられる。ここで、図3aに示すように、出力端子OUTの電圧がVDD×0.1となった時刻t2を立ち下り終了時刻とすると、時刻t2における出力用MOSトランジスタMV1のゲート電圧Vgは、Vg=VDD×0.1Vgsと表される。そこで、時刻t1から時刻t2までを放電期間T2として、時刻t1におけるゲート電圧Vg=VDDVgsに対する時刻t2のゲート電圧放電電圧を表すと、VDD×0.1Vgs=VDDVgsexp-T2/CgR15と表される。これより、先に式4を導出したのと同様に、放電期間T2を求めると、T2=CgR1ln{VDDVgs/VDD×0.1Vgs}6となる。したがって、出力用MOSトランジスタMV1のスイッチングのオフ時間をToffと表すと、Toff=T1T2=Cg[R1ln{VDD2×Vz/VDDVgs}R1ln{VDDVgs/VDD×0.1Vgs}]7となる。式7に示すように、本実施形態では、ゲート容量Cgの放電経路としてPNPトランジスタQ1を設けたので、Toffを表す式に抵抗R2が関係しない。一方、PNPトランジスタQ1による放電経路を有さない従来のドライバ回路では、抵抗R2、NMOSトランジスタMD1が放電経路となるため、出力用MOSトランジスタMV1のスイッチングのオフ時間ToffAは、抵抗R2、R12の抵抗値を、それぞれR2、R12とすると、ToffA=Cg[R1R2ln{VDD2×Vz/VDDVgs}R1R2R12ln{VDDVgs/VDD×0.1Vgs}]8と表される。この式8と比較してわかるように、本実施形態の出力用MOSトランジスタMV1のスイッチングのオフ時間Toffを表す式7では、放電特性に関るCR時定数に抵抗R2の抵抗値が含まれない。したがって、その分、出力用MOSトランジスタMV1のスイッチングのオフ時間が短くなる。なお、式8において、抵抗R2の抵抗値を小さくできれば、ToffAを小さくすることは可能である。しかし、抵抗R2は、出力用MOSトランジスタMV1がオフしたときに、そのオフ状態を維持するために必要な出力端子OUTの負電圧を低く抑えるための、負電圧抑制用抵抗である。そのため、抵抗R2の抵抗値を小さくすると、出力用MOSトランジスタMV1のオフ状態を維持するために必要な負電圧が高くなるという問題が生じる。ここで、抵抗R2の抵抗値と出力用MOSトランジスタMV1のオフ状態を維持するために必要な出力端子OUTの負電圧との関係について説明する。図5に示すように、出力用MOSトランジスタMV1がオフして出力端子OUTの負電圧が発生すると、接地端子GNDから出力端子OUTへ向かってオフ電流Ioffが流れる。オフ電流Ioffが流れる経路は、接地端子GNDから、NMOSトランジスタMD1、抵抗R2、抵抗R12、NMOSトランジスタMD11を経由して、出力端子OUTへ、という経路である。そこで、NMOSトランジスタMD1、MD11のオン抵抗をそれぞれRon1、Ron2、出力端子OUTの出力電圧をVoutとして、オフ電流Ioffを求めると、Ioff=GND-Vout/Ron1R2R12Ron29と表される。したがって、出力用MOSトランジスタMV1のゲート-ソース間電圧Vgsは、Vgs=Ioff×R12Ron2=-Vout×R12Ron2/Ron1R2R12Ron210と表される。出力用MOSトランジスタMV1のオフ状態を維持するためには、ゲート-ソース間電圧Vgsを閾値Vthより低くする必要がある。すなわち、-Vout×R12Ron2/Ron1R2R12Ron2<Vth11とする必要がある。式11より、出力電圧をVoutが一定の場合、抵抗R2の抵抗値を大きくするほど、出力用MOSトランジスタMV1のゲート-ソース間電圧Vgsを小さくできることがわかる。また、抵抗R2の抵抗値を大きくすれば、ゲート-ソース間電圧Vgsを閾値Vthよりも低くするのに必要な出力電圧Voutの値を小さくできることがわかる。本実施形態では、上述したように、出力用MOSトランジスタMV1のスイッチングのオフ時間Toffを求める式7に抵抗R2が関係しない。したがって、ゲート-ソース間電圧Vgsを閾値Vthよりも低くするのに必要な出力電圧Voutの値を小さくするために、抵抗R2の抵抗値を大きくしても、出力用MOSトランジスタMV1のスイッチングのオフ時間が増加することはない。なお、このときの出力電圧Voutの値は、式10より、Vout=-Ron1R2R12Ron2/R12Ron2×Vgs12と表される。このような本実施形態によれば、出力用MOSトランジスタMV1がオフするときに、ゲート容量Cgに蓄積された電荷をPNPトランジスタQ1を介して放電させるので、オフ状態を維持するための負電圧抑制用抵抗である抵抗R2へ放電電流が流れることを防ぐことができる。そのため、放電時間を決定する時定数に抵抗R2の抵抗値が含まれず、出力用MOSトランジスタMV1がオフするときのスイッチング時間を短くすることができる。出力用MOSトランジスタMV1のスイッチングオフ時間に抵抗R2が関係しないので、抵抗R2の抵抗値を大きくして、出力用MOSトランジスタMV1のオフ状態を維持するのに必要な出力端子OUTの負電圧の値を小さくすることができる。以上説明した実施形態のドライバ回路によれば、出力オフ時のスイッチング時間を短くすることができる。また、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。