"受信されたデータをフィルタリングするためのフィルタリング手段1を備えたデジタルフロントエンド回路であって、上記フィルタリング手段1は、第1の周波数帯域において上記受信されたデータをフィルタリングするための第1のフィルタ分岐2と、上記第1の周波数帯域と異なる、選択された第2の周波数帯域において上記受信されたデータをフィルタリングするための第2のフィルタ分岐3とを備え、上記第2のフィルタ分岐3は、上記第1のフィルタ分岐2と並列接続され、プログラム可能であり、上記受信されたデータをリサンプリングするためのリサンプリング手段を備え、上記デジタルフロントエンド回路は、上記フィルタリング手段1の出力に接続され、上記受信されたデータに関する同期化及びスペクトル検出を実行するための回路4を備え、上記回路4は、上記フィルタリング手段1によるデータ出力を相互に関連付けるための相関器手段5と、上記相関器手段5による上記データ出力もしくは上記フィルタリング手段1による別のデータ出力をベクトル化するための手段7と、データをベクトル化するための上記手段7と接続され、スカラー部6とベクトル部10とを備えたプロセッサ手段8とを備え、上記プロセッサ手段8は、上記スカラー部6が、複数の制御命令を、データ及び上記ベクトル部10をベクトル化するための上記手段7と交換するように設けられ、上記ベクトル部10が、上記ベクトル化されたデータを処理するように設けられ、さらに、上記選択された第2の周波数帯域において信号の存在を検出するように設けられ、上記デジタルフロントエンド回路は、上記フィルタリング手段1並びに同期化及びスペクトル検出を実行するための上記回路4を制御するためのコントローラブロック20を備えたことを特徴とするデジタルフロントエンド回路。改良された検出のための回転アクセラレータ手段31を備えたことを特徴とする請求項1記載のデジタルフロントエンド回路。信号の存在を検出するためのFFTアクセラレータをさらに備えたことを特徴とする請求項1または2記載のデジタルフロントエンド回路。機能障害の受信されたデータを補償するための補償手段21をさらに備えたことを特徴とする請求項1から3のうちいずれか1つに記載のデジタルフロントエンド回路。上記補償手段21は、DCオフセット及び/またはI/Qアンバランスを補償するように設けられたことを特徴とする請求項4記載のデジタルフロントエンド回路。受信バッファ22をさらに備えたことを特徴とする請求項1から5のうちのいずれか1つに記載のデジタルフロントエンド回路。上記プロセッサ手段8は、上記受信されたデータの速度での演算のために設けられたクロックが提供されたことを特徴とする請求項1から6のうちいずれか1つに記載のデジタルフロントエンド回路。上記プロセッサ手段8は、上記選択された第2の周波数帯域において上記信号の存在を検出するための検出手段を備えたことを特徴とする請求項1から7のうちいずれか1つに記載のデジタルフロントエンド回路。請求項1から8のうちいずれか1つに記載のデジタルフロントエンド回路と、少なくとも1つの別のデジタルフロントエンド回路とを備えたデジタルフロントエンド構造であって、上記少なくとも1つの別のデジタルフロントエンド回路は、上記第1の周波数帯域において、もしくは上記第1の周波数帯域と異なる第3の周波数帯域において、上記受信されたデータをフィルタリングするための第3のフィルタ分岐を備えた別のフィルタリング手段41を備え、上記少なくとも1つの別のデジタルフロントエンド回路は、上記別のフィルタリング手段41の出力と接続され、同期化及びスペクトル検出を実行するための別の回路42を備え、上記別の回路42は、上記別のフィルタリング手段41によるデータ出力を相互に関連付けるための別の相関器手段と、別のプロセッシング手段とを備え、上記少なくとも1つの別のデジタルフロントエンド回路は、上記別のフィルタリング手段41並びに同期化及びスペクトル検出を実行するための上記別の回路42を制御するための別のコントローラブロック43とを備えたことを特徴とするデジタルフロントエンド構造。上記別のフィルタリング手段41は、上記第3のフィルタ分岐と並列接続されたプログラム可能な第4のフィルタ分岐を備えたことを特徴する請求項9記載のデジタルフロントエンド構造。請求項1から10のうちいずれか1つに記載のデジタルフロントエンド回路もしくはデジタルフロントエンド構造を備えたことを特徴とするデジタル受信機。再構成可能なアナログフロントエンド回路をさらに備えたことを特徴とする請求項11記載のデジタル受信機。デジタルフロントエンド回路において受信されたデータに関する同期化及びスペクトル検出を同時に実行するための方法であって、当該方法は、第1のフィルタ分岐を介して第1の周波数帯域において上記受信されたデータをフィルタリングし、上記第1のフィルタ分岐と並列接続された第2のフィルタ分岐を介して、上記第1の周波数帯域と異なる、選択された第2の周波数帯域において上記受信されたデータをフィルタリングするステップと、上記デジタルフロントエンド回路内に構成され、同期化及びスペクトル検出を実行するための回路を用いて、上記第1の周波数帯域においてフィルタリングされた上記受信されたデータに関する同期化演算を実行するステップと、同期化されたデータを、上記デジタルフロントエンド回路のデータ出力に送信するステップと、上記デジタルフロントエンド回路内に構成され、同期化及びスペクトル検出を実行するための上記回路を用いて、上記選択された第2の周波数帯域においてフィルタリングされた上記受信されたデータに関する検出演算を実行するステップと、検出されたデータに関連する情報を出力するステップとを含むことを特徴とする方法。ハンドヘルドのデジタル受信機のコスト削減及び製品化に要する時間の改良は、ソフトウェア構成無線機SDRの実施を必要とする。複数の携帯用ハンドヘルド装置において実行可能とするために、SDRはまた低電力でなければならない。この条件から種々の制約が結果として生じる。厳しい複数の仕様を満たすために、アルゴリズム/アーキテクチャの共同設計が、SDRのような複数の無線システムが現れるためには重大である。さらに、多数の前途有望な応用シナリオは、複数のパフォーマンス条件を決定する。セルラーハンドオーバーに対する無線LANWLANは、複数のSDRのための注意を喚起する応用シナリオである。その理由は、それが電力消費及び柔軟性フレキシビリティに関して予め決定されたパフォーマンスを獲得するために、両方のタイプのネットワーク間のシームレスかつその機に便乗したローミングを可能とするであろうからである。パフォーマンス及びエネルギー消費に関する莫大な複数の利点が典型的には期待されているが、メインドライバはもちろん著しく減少された1ビットあたりの価格である。ハンドオーバー決定をサポートするために、電流及びターゲットネットワークについての別の情報が必要とされる。IEEE802.21標準は、モバイルノードでの情報とネットワークインフラ内の情報との共同使用をサポートする。これは、モバイルノードとネットワークとの両方が、リンク層により供給された複数の測定レポートに基づき、コネクティビティについての複数の決定をすることができる、ということを意味する。これらの複数の測定レポートは、複数の信号品質、複数のネットワーク負荷もしくは複数のパケットエラーレートとすることができる。従って、例えばWLAN及びロングタームエボルーションLTEなどに対する、例えば複数の信号品質などのいくつかの基本的な測定レポートを提供することができるデジタルフロントエンド回路が必要となる。さらに、それは、両方の標準のために、粗い時間同期化を実行可能とする必要がある。従来技術において、同期化のための複数の解決手法が専用の配線で接続された複数の同期化ブロックが適合されるところで発見される。粗野なアレイタイプの複数の同期化ブロックは全く電力が効率的でないことが知られている。検出に関し、既存の経験的な複数のプラットフォーム及び複数の測定のほとんどは、例えば高感度を有するベクトルスペクトルアナライザなどの高価な実験装置、もしくは非常に低コストで狭帯域の制限された感度を有し、既製のデモ製品のいずれかに基づいていた。既存の複数の検出エンジン実装のほとんどはFCCに従って、特にTV信号の検出に集中化している複数の好例は、例えばマイクロソフトやフィリップスからの初期のFCCの複数のデモ製品システム、並びに、プロジェクトに基づいたいくつかのIEEE802.22による研究であった。。組み込まれた複数の特徴検出アルゴリズムを有する検出エンジンは、民間のドメインにおいて現在利用できない。スペクトル検出における現在の最先端技術は、厳しい複数の条件を実行する、拡張性、信頼性及び低電力を有する複数の検出エンジンを構築することの実用的な複数の関心に注意を向けていない。複数のアクセラレータを複数のプロセッサと組み合わせる種々のプラットフォームTI,インテルのプラットフォーム、...が知られている。制御がプロセッサにより集中化され、それにより異なる複数の処理アクセラレータ及びプロセッサコア間の非同期演算は不可能となる。標準化するために、4Gの複数の条件に対する全体のアーキテクチャを拡張する必要があり、現在の同期化ASIPのパフォーマンスとプログラム可能性プログラマビリティのレベルとの両方を増加させる必要がある。これは、100MHzまでの複数の帯域幅及び改良されたMIMO演算をサポートすることを含む。将来の無線アーキテクチャのために、フレキシブルなリサンプリング及びプログラム可能なフィルタリングを必要とする。補間器に基づいたアプローチが想定され、非常にフレキシブルなレートサポートへと導く。コグニティブ無線検出及びマルチ帯域受信のために、アーキテクチャに対する重大な影響を有する複数の能力が必要とされる。すなわち、検出なしの、コグニティブ無線でない。所望された解決手法は、a特定の複数のサブ帯域における電力を検出することと、b特定の帯域を選択してベース帯域に低域周波数変換してリサンプリングすることを可能とする必要がある。マルチ帯域受信を可能とするために、マルチパスが必要とされる。特許文献1から、到来する無線送信波に応答して、環境認識及び段階的なシステムを起動することを可能とするデジタル受信機構造が知られている。非特許文献1は基本的に、複数の無線システムの共存に関する。ソフトウェア構成の無線の使用は、複数のソフトウェアアップグレードにより変更されたマルチモード、マルチ帯域及びマルチ機能の複数の無線機を可能とするために提案された。マスタ送受信機及びスレーブ送受信機を用いたセットアップが使用される。説明されたフローはソフトウェアにおいて完全に存在する。復調及び検出は、受信パスにおいて並行して実行されるが、非特許文献1は、提案されたアーキテクチャの電力効率性とは全く関係がない。受信プラットフォームは、並列接続されたスペクトルアナライザを用いて表される。電力が2.4GHz帯域において検出される場合、送信機はもう1つの帯域に切り替えられる。本発明の目的は、電力効率的な方法において、種々の複数の標準に同期化及びスペクトル検出を実行するように設けられた再構成可能なデジタルフロントエンド回路を提供することにある。また、本発明の目的は、受信されたデータに関する同期化及びスペクトル検出を同時に実行するための方法を提供することにある。第1の態様によれば、本発明はデジタルフロントエンド回路に関し、当該デジタルフロントエンド回路は、受信されたデータをフィルタリングするためのフィルタリング手段と、受信されたデータに関する同期化及びスペクトル検出を実行するための回路と、フィルタリング手段並びに同期化及びスペクトル検出を実行するための回路を制御するためのコントローラブロックを備える。上記フィルタリング手段は、第1の周波数帯域において受信されたデータをフィルタリングするための第1のフィルタ分岐と、第1の周波数帯域とは異なる選択された第2の周波数帯域において上記受信されたデータをフィルタリングするための第2のフィルタ分岐を備える。第1のフィルタ分岐と並列接続された第2のフィルタ分岐は、プログラム可能であり、受信されたデータをリサンプリングするためのリサンプリング手段を備えている。上記受信されたデータに関する同期化及びスペクトル検出を実行するための回路は、フィルタリング手段の出力と接続され、フィルタリング手段により、データ出力を相互に関連付けるための相関器手段と、相関器手段により、データ出力を、もしくはさらにフィルタリング手段によりデータ出力をベクトル化するための手段と、データをベクトル化するための手段に接続されてスカラー部とベクトル部とで構成されるプロセッサ手段を備え、スカラー部は、複数の制御命令を、データをベクトル化するための手段及びベクトル部と交換するように設けられ、ベクトル部は、ベクトル化されたデータを処理するように設けられ、さらにプロセッサ手段は、選択された第2の周波数帯域において信号の存在を検出するように設けられる。実際には、上記デジタルフロントエンド回路はそのような回路のための複数の条件設定を満たす。第1のフィルタ分岐は機能性において制限された低電力フィルタ分岐である。すなわち、それはプリセットされたフィルタリング演算を実行する。この分岐はまた、領域において強く最適化される。それは、再構成可能なアナログフロントエンドによりサポートされた中心周波数及び帯域幅を有する帯域をフィルタリングするために使用される。第1のフィルタ分岐と並列接続された第2のフィルタ分岐は、第1の周波数帯域とは異なる選択された第2の周波数帯域において受信されたデータをフィルタリングするためのものである。第2のフィルタ分岐は、周波数帯域がフィルタリングのために選択されるように、プログラム可能である。これは、スペクトル検出を実行するために実用的な特徴である。受信された信号をベース帯域変換するための帯域選択及び低域周波数変換とは別に、フレキシブルな第2の周波数分岐はまた、非整数の分数リサンプリングをサポートする。この発明に係るセットアップは、広帯域及び狭帯域について、すなわち、第1のフィルタ分岐と第2のフィルタ分岐との並列接続を用いて、広帯域及び狭帯域の同時の検出/受信を可能とする。この目的を達成するためのもう1つの本質的な構成要素は、受信されたデータに関する同期化及びスペクトル検出を実行するための回路である。この回路は、フィルタリング手段の出力に接続されている。当該回路は、フィルタリング手段からのデータ入力を相互に関連付けるための相関器を備える。相関器は、同期化において本質的なステップである。相関器によるデータ出力はベクトル化され、すなわち、シリアルからパラレル変換される。相関の特定の同期化演算が実行されない場合、相関器はパススルーモードに置かれる。このケースにおいて、フィルタリング手段から受信されたデータはまったく相関演算を実行することなしにすぐにベクトル化される。ベクトル化されたデータはプロセッサに印加される。当該プロセッサは、複数の制御命令を、ベクトル化手段及びプロセッサの制御フローを決定するための複数の命令と交換するためのスカラースロットを備える。プロセッサのベクトル部は、ベクトル化されたデータを処理することを引き受ける。プロセッサはまた、第2の分岐において選択された周波数帯域において信号の存在を検出することができる。最後に、コントローラブロックは、フィルタリング手段並びに同期化及びスペクトル検出を実行するための回路を制御するように設けられる。好ましい実施態様において、デジタルフロントエンド回路は、ベクトル化されたデータの回転を必要とする複数の検出アルゴリズム演算を可能とするための回転アクセラレータ手段を備える。これが、改良された検出へと導く。好ましくは、デジタルフロントエンド回路はまた、信号の存在を検出するためのFFTアクセラレータを備える。FFTブロックは、受信された信号の複数の周波数ビンにおいて電力を検出するために使用される。この機能は、ある複数の検出アルゴリズムにおいて有利に使用される。より好ましい実施態様において、本発明のデジタルフロントエンドはさらに、損傷された受信されたデータを補償するための補償手段を備える。補償すべき機能障害は、例えば、DCオフセット及び/またはI/Qアンバランスである。さらに実施態様において、デジタルフロントエンド受信機は、受信バッファを備える。このバッファにおいて、出力されるべきデータは、データがホストデータインターフェースを介して送信される前に格納される。より好ましい実施態様において、プロセッサ手段は、受信されたデータの速度における演算、オプション的にはリサンプリングの後の演算のために設けられたクロックが提供される。プロセッサのベクトル部は、単一のクロック周期における複数のサンプルに関する演算を実行することを可能とする。同期化及び/または検出のためのすべての必要とされる複数の演算が新しいベクトルが利用可能となる前にベクトルに関して実行されるように、ベクトルスロット幅が決定される。ベクトルスロットは、到来するサンプル速度においてプロセッサをクロック同期することを可能とする。このように、PLL及びより高いクロック周波数の使用は回避され、電力消費に関して重要な利点を生じさせる。もう1つの実施態様において、プロセッサ手段は、選択された第2の周波数帯域において信号の存在を検出するための検出手段を備える。本発明はまた、上述したデジタルフロントエンド受信機回路と、少なくとも1つの別のデジタルフロントエンド受信機回路とを備えたデジタルフロントエンド構造に関する。少なくとも1つの別のデジタルフロントエンド回路は、第1の周波数帯域、もしくは上記第1の周波数帯域とは異なる第3の周波数帯域のいずれかにおいて受信されたデータをフィルタリングするための第3のフィルタ分岐を備えた別のフィルタリング手段と、同期化及びスペクトル検出を実行するための別の回路であって、上記別の回路は別のフィルタリング手段の出力に接続され、上記回路は別のフィルタリング手段によるデータ出力を相互に関連付けるための別の相関器手段と、別のプロセッシング手段とを備えた上記別の回路と、別のフィルタリング手段と、同期化及びスペクトル検出を実行するための別の回路とを制御するための別のコントローラブロックとを備える。デジタルフロントエンド構造は少なくとも2つのタイル、すなわち上述したフロントエンド回路を有するものと、より少ない複雑性の少なくとも1つの別のフロントエンド回路とから構成される。一方の複雑性の減少は、上述した回路のフィルタリング手段における第1のフィルタ分岐と同様の同一の種類の1つのフィルタ分岐だけの存在によるものであってもよい。また、別の相関器手段及び/または別のプロセッサ手段は、上述した第1のタイルのフロントエンド回路におけるそれらの複数の対応するものと比較して、複雑性において減少される。別のフロントエンド回路は、同期化だけを実行するように設けられる。しかしながら、デジタルフロントエンド構造の一実施態様において、別のフィルタリング手段は、上記第3のフィルタ分岐と並列接続され、プログラム可能な第4のフィルタ分岐を備える。この方法においてまた、検出機能は、少なくとも1つの別のタイルにおいて提供される。第4のフィルタ分岐は、検出のために選択された第4の周波数帯域をフィルタリングすることができる。一態様において、本発明は、上述したデジタルフロントエンド回路もしくはデジタルフロントエンド構造を備えたデジタル受信機に関する。ある有利な実施態様において、デジタル受信機はさらに再構成可能なアナログフロントエンド回路を備える。もう1つの態様において、本発明は、デジタルフロントエンド回路において受信されたデータに関する同期化及びスペクトル検出を同時に実行するための方法に関し、第1のフィルタ分岐を介して第1の周波数帯域において受信されたデータをフィルタリングし、第1のフィルタ分岐と並列接続された第2のフィルタ分岐を介して選択された第2の周波数帯域において受信されたデータをフィルタリングするステップであって、第2の周波数帯域は第1の周波数帯域と異なっている当該ステップと、デジタルフロントエンド回路において備えられた、同期化及びスペクトル検出を実行するための回路を用いて、第1の周波数帯域においてフィルタリングされた受信されたデータに関する同期化演算を実行するステップと、同期化されたデータを、デジタルフロントエンド回路のデータ出力に送信するステップと、デジタルフロントエンド回路において備えられた、同期化及びスペクトル検出を実行するための上記回路を用いて、選択された第2の周波数帯域においてフィルタリングされた受信されたデータに関する検出演算を実行するステップと、検出されたデータに関連した情報を出力するステップとを備える。本発明が、第1の態様において、電力効率的な方法において種々の可能な複数の無線通信標準のうちの1つに従って符号化されたデータを受信して検出することができるデジタルフロントエンド回路を開示する。提案された解決手法の主要な複数の利点が、次のように要約される。本発明のデジタルフロントエンド回路は、アナログフロントエンドとベース帯域との間のインターフェースフロントエンドデータと複数の制御インターフェースを構成する。別に、異なる複数のアンテナパスに対応する複数の独立したユニットが予測される。これらの複数のユニットはまた、複数のタイルという。各ユニットは、例えば、複数のアンテナ送信もしくは受信のために独立して、もしくは協力的な方法において構成されて使用される。特に、受信パスのために、重要な機能は、プラットフォームの段階的な起動により、ソフトウェア構成の無線プラットフォームの非常に低電力な演算を可能とすることである。さらに、デジタルフロントエンド回路は、範囲における複数の異なった標準に対して到来する複数のバーストに関する信号獲得と粗いタイム同期化とを実行するように設けられる。WLAN及びLTEは、本発明に係るデジタルフロントエンド回路の複数の仕様を駆動させるための主要な複数の標準として考えられる。提案された解決手法は、種々の複数の標準例えば、WLAN、LTEなど。に関する信頼できる同期化を可能とし、スペクトル検出例えば、WLAN、LTE、DVB-Tをサポートする。複数の放送標準に対して、複数のデータストリームが連続的であるようなこのケースにおいてはなんとしてでもスタートアップされなければならないベース帯域プロセッサ上での同期化を実行することがもっとも効率的なアプローチだと考えられる。本発明の回路が、フレキスシブルなリサンプリング及び帯域選択を実行するように備えられる。補間器に基づいたアプローチが予想され、整数の及び分数の両方のレート変換のための非常にフレキシブルなレートサポートへと導く。デジタルフロントエンド回路は、共存とハンドオーバーとを改良し、複数の余白すなわち、使用されないスペクトル。の使用を可能とするためのスペクトル検出を実行することができる。特に、サポートは、以下のために追加される。-隣接した複数のチャンネル、複数の周波数帯域もしくは複数のセルにおいて複数のネットワークの存在を検出するために、パラレルの複数の帯域をスキャンすること。マルチ帯域エネルギー検出アルゴリズムは、そのような隣接したチャンネル、周波数帯域もしくはセルにおいて任意のネットワークの検出を可能とする一方で、複数の特徴検出アルゴリズムは複数の特定ネットワークを見つけることができる。-ほとんどすべての有害な干渉から保護される必要がある主要な複数のネットワークの存在を検出することができる進歩した複数の検出アルゴリズムによる余白のスペクトルを検出すること。これは、非常に低い複数の信号電力レベルで検出することを必要とする。このケースにおいて、複数のエネルギー検出アルゴリズムは、ノイズを複数の低電力信号と混同することを回避するために、十分な複数のノイズフロア推定アプローチを備える必要がある。複数の特徴検出アルゴリズムは、ノイズレベル推定値に対してより感度が小さい。図1は、本発明の実施形態に係る回路アーキテクチャのハイレベル全体図を図示する。入力からホストインターフェース回路100へのデータパスを追従することは、以下の複数のブロックを含む。-複数のフロントエンド設定及びサブブロック起動すなわち、複数のサブブロックを有効にすること/無効にすること。を処理するコントローラAGRAC20。-2つの異なるフィルタ分岐に分かれたフィルタリングブロック1。すなわち、低電力データ受信のための固定されたフィルタ分岐2と、帯域選択のための混合器、及び好ましくはレート適応化のためのリサンプラとを含むフレキシブルフィルタ分岐3。両方のフィルタ分岐はまた、同時の受信と送信とを可能とする。-同期化及び検出エンジン4。オプション的に、上記回路はさらに、補償ブロック21及び受信バッファ22を備える。以下に、各複数のブロックがより詳細に説明される。AGRACAGc及びリソースアクティビティコントローラ20は、AGC自動利得制御を処理し、DIFFSの他の複数の部分の起動を制御する電力最適化されたマイクロコントローラコアとして実行される。このブロックは基本的に、デジタルフロントエンド回路100のメインコントローラであって、到来するサンプル速度で実行する。AGRACコントローラは、到来する信号電力のためにいつも聴取している一方で、すべての他の複数のモジュールは休止スリーピングしている。もし到来するデータパケットが検出される場合、他の複数のモジュールは必要に応じてスタートされる。上述したように、フィルタリング手段1は、プログラム可能な複数の特徴を有するフレキシブルな分岐3と、強く電力最適化され、結果的に機能性においてあまりフレキシブルでない、もしくはまさに固定されかつ制限された第2の分岐2とを備える。フレキシブルなフィルタ分岐は、帯域選択とリサンプリングとをサポートし、受信された信号帯域の任意のサブ帯域の受信と検出を可能とする。フレキシブルフィルタチェイン回路は、進歩した受信機の複数のフロントエンドを結合することを可能とする。第2のフィルタ分岐は、再構成可能なアナログフロントエンドによりサポートされた中心周波数及び帯域幅を有する帯域の受信と検出とのために使用される。フィルタリング手段は、すなわち、並列接続された、固定されかつフレキシブルな複数のフィルタ分岐を用いて、広帯域及び狭帯域の同時の検出/受信を可能とする。固定されたダウンサンプル及びフィルタ分岐2は、例えば係数2もしくは4などにより、ローパスフィルタリングしてダウンサンプリングを可能とする電力最適化された固定された複数のフィルタ/複数のダウンサンプラを含む。固定されたフィルタ分岐は好ましくは、再構成可能なアナログフロントエンドと組み合わせて使用されてサポートされた複数の標準の低電力受信を可能とする。それらの複数のフィルタのための条件は、実行される標準に依存する。実施例として、隣接したチャンネルの抑圧は50dBに設定される。3番目の隣接したチャンネルの抑圧は、再構成可能なアナログフロントエンドにおけるADCの前段のアナログアンチエイリアス処理の複数のフィルタにより処理される。フレキシブルなフィルタ分岐3は、例えば帯域パスシグマ/デルタADCなどにより発生された非常に広帯域の複数の信号の帯域選択を受信して処理することを可能とする。また、このブロックの機能性は、実行される種々の複数の検出戦略方法を可能とする。さらに、このフィルタ分岐は、デジタルフロントエンドを2もしくは4でない複数のオーバーサンプリングレートを提供する複数のフロントエンドに結合することを可能とする。このため、フレキシブルなフィルタ分岐は、受信された複数のサンプルの非整数のダウンサンプリングを可能とするリサンプラが備えられる。このリサンプラは、例えばラグランジュタイプのリサンプラとできる。図1に図示された実施形態において、フレキシブルなフィルタ分岐は、混合器と、CIC縦続接続された積分器コンボ部くし状部と、有限インパルス応答FIRフィルタと、リサンプラとから構成される。複数のフィルタは最大の柔軟性を備えるようにプログラム可能である。同期化及び検出エンジンは、受信されたデータに関する粗いタイム同期化及び進歩した複数のスペクトル検出アルゴリズムを実行するための回路4である。当該回路は、フィルタセクション1によるシリアルストリーム出力のデータを相互に関連付けるための相関器コア5を備える。相関器コアは、プロセッシング手段8から、比較的簡単であるが、コンピュータ的に複雑な、相関演算をアンロードする。相関器の出力データは、データをベクトルデータに変換するベクトライザ7に供給される。また、電力測定機能が備えられる。相関器はいくつかのモードにおいて演算することができる。自動のもしくは相互相関の複数の演算が適応化される。一つのモードにおいて、それはまさにパススルーとして動作する。このケースにおいて、受信されたデータはベクトル化手段に直接的に印加される。さらに、リサンプラは、受信された複数のサンプルの電力を計算することができる。回路の本質的な部分は、例えばSIMDシングルインストラクションマルチプルデータプロセッサなどとすることができるプロセッサ8である。プロセッサはまた、制御/分岐の複数の命令のために使用されるスカラークラスタ6と、ナンバクランチング数合わせのためのベクトルクラスタ10図2の32個のスロットのベクトルクラスタとを含む。ベクトルクラスタは、ベクトル化手段からのベクトル化されたデータが供給される。スカラースロット6は、SIMDの複数の結果に基づき、複数の決定を行うために必要とされる複数の命令をサポートする。これは、複数の分岐命令goto、call、return、bneg、bnzと、複数の算術命令add、sub、...、複数の論理命令and、or、xor、...と、ベクトルスロットから複数の結果を抽出するための複数の命令rgrep、rmax、...とを含む。データ集中的なアルゴリズムはこのスロットに対してマッピングされないので、追加的なデータメモリは、スカラースロットに対して提供されない。複数のルックアップテーブルが実行される必要があろう複数のケースを包含するために、特別の命令が、プログラムメモリにおける複数の機能に対する複数のルックアップテーブルをマッピングすることを可能とする特定のレジスタにおけるすぐの値を用いてリターンする命令設定に追加される。ベクトルスロット10は、複数の複素オペランドadd、sub、mulと、複数の論理演算and、or、xor、...と、可能性があるいくつかのマスキングの特定の複数の命令と、最後に複数のハードウェアアクセラレータコアとインターフェースするために必要とされる複数の命令とに関するすべての標準の算術演算をサポートする。さらに、SIMDデータパスは、オーバーフローに関する複数の問題を回避するために、飽和に対する論理を含む。このスロットは、例えば8などの制限された数のベクトルレジスタそれらはハードウェア実装のために非常に高価であるので、制限される。と、複数の中間結果と複数のFFT窓と複数のベクトルマスクとを格納するためのいくつかのデータメモリとを有する。オプション的に、追加の複数のアクセラレータコアが備えられる。すなわち、完全なFFTコア30とベクトル回転子31。複数のアクセラレータコアとベクトルプロセッサとの並列接続を用いたアーキテクチャは、それが同期化と検出との両方を、同期化と検出との両方のための共通の論理を再使用する解決手法に関してマッピングされることを可能とするので、有利である。その次に、ベクトルスロットは、到来するサンプル速度においてプロセッサのクロック同期を可能とする。このように、PLL及び電力消費のために重要なより高いクロック周波数を使用することが回避される。ハンドシェークメカニズムは、複数のアクセラレータとプロセッサとの間で利用可能である。しかしながら、それは複数のアクセラレータとプロセッサとの間のフレキシブルな同期化を可能とするソフトウェアにおいてである。各異なる複数の構成要素アクセラレータとプロセッサの状態は、非同期動作もまた可能とするために、各これらの複数の構成要素により別々に維持される。FFTアクセラレータコアは、複数の入力サンプルのスペクトル分析を実行するために同期化及び検出を可能とする。一つの可能な実施例において、FFTユニットの基本サイズは、128個のサンプルである。より小さいFFTサイズとより大きいFFTサイズとの両方がサポートされる。より大きい複数のFFTサイズは、タイムアルゴリズムにおけるデシメーションにより実行される。これは、リアルタイムで実行されるFFTサイズに対する制限が存在することを意味する。このアクセラレータコアによりサポートされるより小さい複数のFFTサイズは、16個のサンプルと64個のサンプルである。いくつかの検出アルゴリズムは、複数のベクトルの複数の回転を実行する複数の演算を必要とする。この機能は、2個のベクトルを受信してそのデータに関し完全なフレキシブルなシフト/複数の回転をサポートするベクトル回転アクセラレータ上にマッピングされる。複数の入力サンプルは、自動/相互相関ユニットへと供給される。それらは、デジタルフロントエンド回路内に存在する種々の複数のフィルタ分岐の複数の出力のいずれかから出力される。この自動/相互相関ユニットは、クロック周期毎に1つの新しい複素出力サンプルを発生する。これらの複数のサンプルは、32個の複素サンプルのベクトルへと並列化される。SIMDは、新しい入力ベクトルが利用可能である場合に通知される。SIMDは、複数の入力サンプルに関する通常の複数の算術演算add、subtract、multiply、thresholdingをサポートし、FFTアクセラレータコアのためのデータを準備する。これは、窓をFFTの複数の入力サンプルに適合することを含む。FFT結果が利用可能となるとすぐにそれはSIMDへとフィードバックされ、ここで、それは処理される閾値、より大きい複数のFFTサイズのための複数の結果の組み合わせ。処理が実行されると、同期化/検出エンジンは、ホスト制御インターフェースにより結果を通信するであろう。SIMDスロットのための特定の複数の命令が追加されてもよい。さらによりきめの細かい電力マネジメントのために、プロセッサコアは、到来するデータに関する演算コンピューテーションが実行されるとき及び新しいデータがいまだ到着していないときは、それ自身は休止スリープ状態に置かれる。このことが図3に図示される。実行されるとき、stall_requestはアサートされ、プロセッサは新しいデータが相関器から利用可能とされるまでストールされるであろう。さらに、種々の複数の最適化が、プロセッサのデータパスに適合された。進歩した複数の無線標準を検出するための選択された複数のアルゴリズムは典型的に、受信された信号電力に対して、すなわち受信された信号のある複数の周波数ビンにおける信号電力に関して適合される。同期化/検出エンジンは、複素データパスを有するSIMDとして構築される。このSIMDは、チップ領域上のデータパス幅及び電力消費の意味あいのため、32個の複素の12ビットスロットに抑制された。しかしながら、処理の大きな部分は複数の実数値を含む複数のベクトル上で実行され、ベクトル幅が典型的には32より大きいので、まさに専用のいまだフレキシブルな命令セットが設計される。1つの特定の命令が複数の実数値の蓄積に対して専用化される。蓄積された複数の値の虚部はゼロであるので、プロセッサはデータパスの12ビットの実数のセクションと12ビットの虚数のセクションとの両方を用いて24ビットの値を蓄積することが可能となる。もう1つの命令は、いわゆる2つの実数データパスをサポートする。これは、24ビットの蓄積アキュミュレーションの結果を12ビットの値へと逆方向に量子化され、また虚部が存在しないので、データパスの実部と虚部との両方が複数の実数値を格納するために使用される、ということを意味する。これは、単一の命令において、2つの実数データパスを用いるとSIMDスロットは32個の複素サンプル、もしくは64個の実数サンプルのいずれかを処理することができる、ということを意味する。この特徴は、ハードウェアのより効率的な使用をもたらし、従ってまた結果として電力消費の減少を生じさせる。有利に、本発明のデジタルフロントエンド回路は、1つもしくはそれ以上の受信バッファ22を備える。当該受信バッファは複数の非同期FIFOとして実行される。それらは、それらは両方とも、ホストデータインターフェースにより送信される前にデータをバッファリングし、フロントエンドクロックとホストクロックとの間のクロックドメイン変換を処理する。本発明の一実施形態において、受信されたデータは、受信されたデータが受けたかもしれない複数の機能障害を補償するための回路に印加される。これらの補償手段21は、受信されたデータがフィルタブロックに入力される前段に備えられる。補償される複数の機能障害は、DCオフセット、I/Qアンバランス、...を構成する。DCオフセットの推定は、コントローラブロックにおいて実行される。I/Qアンバランスはプログラムされる必要がある。I/Qアンバランスを補償することは、複数の検出アルゴリズムの適切な機能のために必要とされる。一実施形態において、デジタルフロントエンド回路は、適切な複数のインターフェースのセットを有するスタンドアロンチップとして実行される。複数の外部インターフェースは有利に、例えばフロントエンドインターフェースとホストインターフェースとのために備えられる。フロントエンドインターフェースは、クロック入力と、データ受信インターフェースI/Q入力と、複数のAGC設定を通過するためのフロントエンド制御インターフェースとを備える。フロントエンドインターフェースは、フロントエンドにより提供されたクロックでクロックされる。ホストインターフェースは、それがデータインターフェースの組み合わせと、制御インターフェースと、ホストシステムとの低レンテンシのインタラクションのために必要とされる種々の複数の単独ビット制御信号とを含むので、いくらかより複雑である。データインターフェースは直接的なFIFOインターフェースである。制御インターフェースは、データ/アドレスバスであり、本発明のデジタルフロントエンド回路のコアの種々の複数のプログラムメモリをプログラムするためと、デジタルフロントエンド回路の特定の複数のサブブロックの複数の作業パラメータ例えば、複数のフィルタ、複数のAGC設定など。を設定するためと、デジタルフロントエンド回路の同期化/検出エンジンにより実行される複数の演算の複数の結果の通信のためとに使用される。さらに、いくつかの特定の複数の単独ビット制御出力が存在する。それらの複数の信号は、ホストに以下のことを通知することができるために有用である。すなわち、-syncが検出されたこと割り込み出力。-読み出し可能に準備されたMIMOストリーム及び複数のパラメータに対してsyncが発見されたことMIMO割り込み出力。-新しい出力が生成されたことsense_output_valid。MIMO機能のハンドリングがホストに中継されるので、特定のMIMO割り込み信号が実行される。MIMOストリームは受信される必要がある場合、ホストはデジタルフロントエンド構造cfr.infraの2つのタイルを受信モードに置くであろう。1つのタイルはタイルがMIMO割り込み信号をアサートするであろうことの同期化を検出するとすぐに、それにより、それがホスト制御アドレスマップにおける特定のアドレスでの受信バッファにおいて、同期化オフセットポインタを格納したことの信号をホストに送信する。次に、ホストはその値を読み、それを他のフロントエンド構造タイルに送信する。次に、その値は両方のタイルのデータ読み出しを同期化するために使用される。上述したデジタルフロントエンド回路は、少なくとも1つの別のデジタルフロントエンド回路を備えるデジタルフロントエンド構造の発明部分の有利な実施形態におけるものである。これが図4に図示される。1つもしくはそれ以上の別の複数のデジタルフロントエンド回路は、異なる複数のアンテナパスに対応するいわゆる複数のタイルと呼ばれた複数の独立したユニットである。少なくとも1つの別のデジタルフロントエンド回路はさらに、複数入力複数出力MIMO受信が存在する場合に、上述されたデジタルフロントエンド回路において使用された第1の周波数帯域において、もしくはもう1つの標準による信号が処理される場合に、上記第1の周波数帯域と異なる第3の周波数帯域のいずれかにおいて受信されたデータをフィルタリングするための第3のフィルタ分岐を有するフィルタリング手段41を備える。別のデジタルフロントエンド回路はまた、同期化及びスペクトル検出を実行するための別の回路42を含み、それにより、別の回路は別のフィルタリング手段の出力と接続され、上記回路はさらに、別のフィルタリング手段及び別のプロセッシング手段によるデータ出力を相互に関連付けるための別の相関器手段を備える。また、別のフィルタリング手段を制御するための別のコントローラブロック43並びに同期化及びスペクトル検出を実行するための別の回路が備えられる。従って、別の回路はより少ない複雑性を有する。これは、上述説明したデジタルフロントエンド回路のフィルタリング手段における第1のフィルタ分岐と同様の1つのフィルタ分岐だけの存在によるものかもしれない。また、別の相関器手段及び/または別のプロセッサ手段は、第1のタイルのフロントエンド回路におけるそれらの複数の対応するものと比較すると複雑性が減少される。別のフロントエンド回路は、同期化だけを実行するために設けられる。これが、1つのタイルだけが検出と同期化との両方を実行し、1つもしくはそれ以上の他の複数のタイルが同期化だけを実行するために設けられたデジタルフロントエンド構造を結果として生じさせる。分離した複数のフィルタ分岐のために、いくつかの複数の周波数帯域を同時に処理することが可能となる。図4に図示された実施形態においてまた、補償手段44及び受信バッファ45が図示される。しかしながら、デジタルフロントエンド構造の実施形態において、別のフィルタリング手段は、上記第3のフィルタ分岐と並列接続され、プログラム可能な第4のフィルタ分岐を備え、それでまた検出機能が別のタイルにおいて備えられる。第4のフィルタ分岐は、検出のために選択された第4の周波数帯域をフィルタリングすることができる。本発明のデジタルフロントエンド回路は、種々の複数の利点を提供する。それは複数の無線標準の電力効率的な同期化及び受信を可能とする。それは、複数の再構成可能なアナログフロントエンドタイプ及び複数の進歩した検出アルゴリズムをサポートして未使用のスペクトルを利用することができる。さらに、それは組み合わされた検出と受信とを利用してパフォーマンスと電力消費を改善しハンドオーバーをサポートする。回路はまた、広く種々の複数の標準WLAN、LTE、DVB、...をサポートすることができる古くならないアーキテクチャ上に構築される。サポートが、受信のための固定されかつ低電力のデータパスと検出のためのフレキシブルなデータパスとの2つのフィルタデータパスから来る。両方のフィルタ分岐は同期化及び検出を同時に実行することができる単一の同期化/検出プロセッサにデータを供給する。種々の電力省力がチップトップレベルにおいて双方が、プロセッサ自身の中としてアーキテクチャに組み込まれる。本発明が特定の複数の実施形態に対する参照により説明されたが、本発明は上述した実例となる複数の実施形態の詳細に限定されず、本発明がそれらの範囲から離れることなしに種々の変更及び変形を用いて具体化されてもよいことが当業者には明らかとなろう。従って、複数の本実施形態はすべての複数の点において実例であって限定的でないとして考えられるべきで、従って上述した説明よりもむしろ添付された特許請求の範囲により示された本発明の範囲と、特許請求の範囲の均等の意味と範囲内に生じるすべての変更物とは、そこに包含されることが意図される。言い換えると、基本的な基礎をなす複数の原理の範囲に含まれ、それらの本質的な特性が本特許出願において請求された、任意の及びすべての複数の変形物、複数の変化物もしくは複数の均等物を包含することが意図される。さらに、用語備えているcomprisingもしくは備えるcompriseは、他の複数の構成要素もしくは複数のステップを除かず、用語aもしくはanは複数を除かず、例えばコンピュータシステム、プロセッサ、もしくはもう1つの集積化されたユニットなどの単一の構成要素は特許請求の範囲において列挙されたいくつかの手段の複数の機能を実行してもよいことが、本特許出願の読者により理解されるであろう。特許請求の範囲における任意の複数の参照記号は、関連されたそれぞれの請求項を限定するように解釈するように解釈されるべきでない。用語第1のfirst、第2のsecond、第3のthird、a、b、cなどは、説明中もしくは特許請求の範囲において使用される場合、同様の複数の構成要素もしくは複数のステップの間で区別するために導入され、必ずしも連続して起こるもしくは年代の順番を説明しない。同様に、用語トップtop、ボトムbottom、オーバーover、アンダーunderなどが、説明的な目的のために導入され、必ずしも相対的な位置を意味するために導入されない。そのように用いられた用語は適切な環境のもとでは相互に交換でき、本発明の実施形態は上述説明されもしくは図示された1つもしくはそれ以上の実施形態とは異なる他の複数のシーケンス、もしくは複数の適応例において本発明に従って動作することができる、ということが理解されるべきである。"