フォトダイオードと、信号電荷蓄積部と、複数のトランジスタと、を有した画素がマトリクス状に複数配置され、前記複数のトランジスタの少なくとも一つ以上は、チャネル形成領域が酸化物半導体で形成されており、前記マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素で前記フォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置。請求項1において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタ、並びにソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。請求項1において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、並びにゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタであることを特徴とする半導体装置。請求項1乃至3のいずれか一項において、前記マトリクス状に配置された全ての画素のリセットトランジスタのゲートは、それぞれ電気的に接続されていることを特徴とする半導体装置。請求項1において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。請求項1乃至5のいずれか一項において、前記マトリクス状に配置された全ての画素の電荷蓄積制御トランジスタのゲートは、それぞれ電気的に接続されていることを特徴とする半導体装置。請求項1において、前記複数のトランジスタは、ゲートが前記フォトダイオードと電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。フォトダイオードと、信号電荷蓄積部と、トランジスタと、容量素子と、を有した画素がマトリクス状に複数配置され、前記トランジスタは、チャネル形成領域が酸化物半導体で形成されており、前記マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素で前記フォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置。請求項8において、前記トランジスタはゲートがフォトダイオード及び容量素子の一方の電極と電気的に接続された増幅トランジスタであることを特徴とする半導体装置。請求項1乃至9に記載の半導体装置を具備することを特徴とする電子機器。フォトダイオードと、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の前記電荷蓄積制御トランジスタをオンし、全ての画素の前記リセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素の前記リセットトランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を変化させ、全ての画素の前記電荷蓄積制御トランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を保持し、行毎に順次前記選択トランジスタをオンして各画素の前記信号電荷蓄積部の電位に応じた信号を各画素の前記増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法。フォトダイオードと、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の前記電荷蓄積制御トランジスタをオンし、全ての画素の前記リセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素の前記電荷蓄積制御トランジスタをオフして全ての画素の前記フォトダイオードのカソードの電位を変化させ、全ての画素の前記リセットトランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を保持し、全ての画素の前記電荷蓄積制御トランジスタをオンして全ての画素の前記信号電荷蓄積部の電位を変化させ、全ての画素の前記電荷蓄積制御トランジスタをオフして前記信号電荷蓄積部の電位を保持し、行毎に順次前記選択トランジスタをオンして各画素の前記信号電荷蓄積部の電位に応じた信号を各画素の前記増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法。請求項11または12において、少なくとも前記電荷蓄積制御トランジスタ及びリセットトランジスタのチャネル形成領域は、酸化物半導体で形成されていることを特徴とする半導体装置の駆動方法。CMOSセンサは、読み出しが順次選択方式である。グローバルシャッタ方式では各画素が読み出される時間が異なるため、読み出しの順番が遅い画素ほど電荷保持期間が長くなる。この電荷保持期間が長くなると、画素を構成するトランジスタのリーク電流などにより電荷が流出し、本来の情報を失ってしまう。特にトランジスタのオフ電流が高い場合は、電荷の流出が顕著となり、電荷を長期間保持することができない課題を有していた。そのため、上記特許文献に開示されている技術は、いずれの方法もフォトダイオードの挙動を制御するものであるが、フォトダイオードの暗電流に対しては対策がなされていなかった。また、メカニカルシャッタの付加や新たなスイッチング素子の付加などにより、高コスト化や制御が複雑となる課題を有していた。従って、本明細書で開示する本発明の一態様は、上記課題の少なくとも1つ以上を解決する画素回路の構成、または画素の駆動方法を提供するものである。本発明の一態様は、マトリクス状に配置された画素にフォトセンサを有し、該画素はグローバルシャッタ方式で電荷の蓄積を行い、蓄積期間終了時から最後の行を読み出すまでの期間内において、蓄積電荷保持部からの電荷の流出を極力抑制することのできる半導体装置に関する。本明細書で開示する本発明の一態様は、フォトダイオードと、信号電荷蓄積部と、複数のトランジスタと、を有した画素がマトリクス状に複数配置され、複数のトランジスタの少なくとも一つ以上は、チャネル形成領域が酸化物半導体で形成されており、マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素でフォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置である。上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタ、並びにソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタである。また、上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、並びにゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタであっても良い。上記2つの構成における全ての画素のリセットトランジスタのゲートは、それぞれ電気的に接続されており、該トランジスタを1つの入力信号で同時に駆動させることができる。また、上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであっても良い。上記3つの構成における全ての画素の電荷蓄積制御トランジスタのゲートは、それぞれ電気的に接続されており、該トランジスタを1つの入力信号で同時に駆動させることができる。また、上記複数のトランジスタは、ゲートがフォトダイオードと電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであっても良い。本明細書で開示する本発明の他の一態様は、フォトダイオードと、信号電荷蓄積部と、トランジスタと、容量素子と、を有した画素がマトリクス状に複数配置され、トランジスタは、チャネル形成領域が酸化物半導体で形成されており、マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素でフォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置である。上記トランジスタはゲートがフォトダイオード及び容量素子の一方の電極と電気的に接続された増幅トランジスタである。ここで、チャネル形成領域が酸化物半導体で形成されたトランジスタには、高純度化された極めてキャリアの少ない酸化物半導体層を用いる。該酸化物半導体層を具備するトランジスタは、チャネル幅1μmあたりのオフ電流密度を室温下において10aA1×10-17A以下にすること、更には、1aA1×10-18A以下、さらには10zA1×10-20A以下にすることが可能である。特に、信号電荷蓄積部からの電荷の流出を防ぐために、電荷蓄積制御トランジスタ及び/またはリセットトランジスタを有する構成において、該トランジスタに酸化物半導体で形成されたトランジスタを用いることが好ましい。また、本明細書で開示する本発明の他の一態様は、フォトダイオードと、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の電荷蓄積制御トランジスタをオンし、全ての画素のリセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素のリセットトランジスタをオフして全ての画素の信号電荷蓄積部の電位を変化させ、全ての画素の電荷蓄積制御トランジスタをオフして全ての画素の信号電荷蓄積部の電位を保持し、行毎に順次選択トランジスタをオンして各画素の信号電荷蓄積部の電位に応じた信号を各画素の増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法である。また、本明細書で開示する本発明の他の一態様は、フォトダイオードと、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の電荷蓄積制御トランジスタをオンし、全ての画素のリセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素の電荷蓄積制御トランジスタをオフして全ての画素のフォトダイオードのカソードの電位を変化させ、全ての画素のリセットトランジスタをオフして全ての画素の信号電荷蓄積部の電位を保持し、全ての画素の電荷蓄積制御トランジスタをオンして全ての画素の信号電荷蓄積部の電位を変化させ、全ての画素の電荷蓄積制御トランジスタをオフして信号電荷蓄積部の電位を保持し、行毎に順次選択トランジスタをオンして各画素の信号電荷蓄積部の電位に応じた信号を各画素の増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法である。本発明の一態様により、蓄積期間終了時から最後の行を読み出すまでの期間において、蓄積電荷保持部から電荷の流出を極力抑制することができ、歪みの無い撮像を可能とするCMOSセンサ型イメージセンサを提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。なお、本明細書において、CMOSセンサとは、CCDセンサと区別するために用いる名称であり、一般的な電界効果型トランジスタのプロセスを用いて形成するイメージセンサ全般を指す。従って、画素部や周辺回路部にCMOS回路が使われていることに限るものではない。実施の形態1本実施の形態では、本発明の一態様の半導体装置について、図面を参照して説明する。図1に、イメージセンサの画素の回路構成の一例を示す。イメージセンサの画素は、フォトダイオード101PD、増幅トランジスタ102AMP、電荷蓄積制御トランジスタ103T、リセットトランジスタ104R、及び選択トランジスタ105Sを含んで構成される。次に、各素子及び配線の機能と配置について説明する。フォトダイオード101は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ102は、信号電荷蓄積部112FDの電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ103は、フォトダイオード101による信号電荷蓄積部112への電荷蓄積を制御する。リセットトランジスタ104は、信号電荷蓄積部112の電位の初期化を制御する。選択トランジスタ105は、読み出し時に画素の選択を制御する。信号電荷蓄積部112は、電荷保持ノードであり、フォトダイオード101が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線113TXは、電荷蓄積制御トランジスタ103を制御する信号線である。リセット信号線114RSは、リセットトランジスタ104を制御する信号線である。選択信号線115SEは、選択トランジスタ105を制御する信号線である。出力信号線120OUTは、増幅トランジスタ102が生成した信号の出力先となる信号線である。電源供給線130VDDは、電源電圧を供給する信号線であり、接地電位線131GNDは、基準電位を設定する信号線である。なお、ここで説明する各トランジスタ及び各配線の名称は、便宜的に名付けたものであり、それぞれを説明する上記機能を有していれば名称は問わない。電荷蓄積制御トランジスタ103のゲートは、電荷蓄積制御信号線113に接続され、ソースまたはドレインの一方は、フォトダイオード101のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部112に接続される。また、フォトダイオード101のアノードは、接地電位線131に接続される。ここで、電荷保持容量を信号電荷蓄積部112と接地電位線131の間に接続してもよい。なお、実質的な信号電荷蓄積部は、トランジスタのソース領域またはドレイン領域近傍の空乏層容量や、増幅トランジスタのゲート容量などであるが、本明細書では、信号電荷蓄積部を便宜的に回路図上の一部分として表記している。従って、配置の説明は回路図に従うものとする。増幅トランジスタ102のゲートは、信号電荷蓄積部112に接続され、ソースまたはドレインの一方は、電源供給線130に接続され、ソースまたはドレインの他方は、選択トランジスタ105のソースまたはドレインの一方に接続される。リセットトランジスタ104のゲートは、リセット信号線114に接続され、ソースまたはドレインの一方は、電源供給線130に接続され、ソースまたはドレインの他方は、信号電荷蓄積部112に接続される。選択トランジスタ105のゲートは、選択信号線115に接続され、ソースまたはドレインの他方は、出力信号線120に接続される。次に、図1に示す各素子の構成について説明する。フォトダイオード101には、シリコン半導体でpn型やpin型の接合を形成したものを用いることができる。ここでは、i型半導体層を非晶質シリコンで形成したpin型フォトダイオードを用いる。非晶質シリコンを用いれば、可視光線の波長領域に光吸収特性を持つため、赤外線カットフィルタを設ける必要が無く、低コストで可視光センサを形成することができる。一方で、結晶性シリコンは、赤外線の波長領域にも光吸収特性を持つため、pin型フォトダイオードのi型半導体層に結晶性シリコンを用い、赤外線透過フィルタと組み合わせれば赤外線のみを検出することができる。電荷蓄積制御トランジスタ103、リセットトランジスタ104、増幅トランジスタ102、及び選択トランジスタ105は、シリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いて形成することが好ましい。酸化物半導体を用いたトランジスタは、極めてオフ電流の低い特性を示す特徴を有している。特に、信号電荷蓄積部112と接続されている電荷蓄積制御トランジスタ103及びリセットトランジスタ104のリーク電流が大きいと、信号電荷蓄積部112で電荷が保持できる時間が十分でなくなるため、少なくとも該トランジスタは、酸化物半導体を用いて形成すると良い。該トランジスタに酸化物半導体を用いたトランジスタを使用することで、フォトダイオードを介した不要な電荷の流出を防止することができる。酸化物半導体には、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一つ、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体を用いてトランジスタを形成することで、オフ電流を極めて低くすることができる。次に、図1の画素回路の動作について図2A、Bに示すタイミングチャートを用いて説明する。図2A、Bでは簡易に説明するため、電荷蓄積制御信号線113の電位213、リセット信号線114の電位214、及び選択信号線115の電位215は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。まず、図2Aの動作モードについて説明する。時刻230において電荷蓄積制御信号線113の電位213をハイレベルとし、次に時刻231にリセット信号線114の電位214をハイレベルにすると、信号電荷蓄積部112の電位212は、電源供給線130の電位に初期化され、リセット電位となる。以上がリセット動作の開始である。時刻232にリセット信号線114の電位214をローレベルとし、リセット動作を終了させる。このとき、信号電荷蓄積部112の電位212は保持され、フォトダイオード101に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード101に光の量に応じた逆方向電流が流れ、信号電荷蓄積部112の電位212が変化する。時刻233に電荷蓄積制御信号線113の電位213をローレベルにすると、信号電荷蓄積部112からフォトダイオード101への電荷の移動が止まり、信号電荷蓄積部112の電位212が決定する。この段階で蓄積動作が終了する。時刻234に選択信号線115の電位215をハイレベルにすると、信号電荷蓄積部112の電位212に応じて電源供給線130から出力信号線120へと電荷が供給され、読み出し動作が開始する。時刻235に選択信号線115の電位215をローレベルにすると、電源供給線130から出力信号線120への電荷供給が停止され、出力信号線の電位220が決定する。この段階で読み出し動作が終了する。以降は、時刻230の動作に戻り、同じ動作を繰り返すことで撮像画像を生成することができる。次に、図2Bの動作モードについて説明する。時刻230において電荷蓄積制御信号線113の電位213をハイレベルとし、時刻231にリセット信号線114の電位214をハイレベルにすると、信号電荷蓄積部112の電位212及びフォトダイオード101のカソードの電位は、電源供給線130の電位に初期化され、リセット電位となる。以上がリセット動作の開始である。時刻236において電荷蓄積制御信号線113の電位213をローレベルとし、続いて時刻237にリセット信号線114の電位214をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオードに光の量に応じた逆方向電流が流れ、フォトダイオード101のカソードの電位が変化する。時刻232に再び電荷蓄積制御信号線113の電位213をハイレベルとすると、信号電荷蓄積部112とフォトダイオード101のカソードとの電位差により電流が流れ、信号電荷蓄積部112の電位212が変化する。以降は、図2Aの動作モードと同じである。全画素の蓄積動作と読み出し動作の方式は、ローリングシャッタ方式とグローバルシャッタ方式の二つが知られている。それぞれの違いについて、電荷蓄積制御信号線の電位と選択信号線の電位を用いて簡単に説明する。図3は、ローリングシャッタ方式を用いた場合のタイミングチャートである。まず、第1の電荷蓄積制御信号線の電位3001がハイレベルになり、蓄積期間301において1行目の画素の信号電荷蓄積部に光の量の応じた電荷が蓄積される。続いて、第1の電荷蓄積制御信号線の電位3001がローレベルになり、電荷保持期間302の後、第1の選択信号線の電位3501がハイレベルになる。期間303で蓄積電位に応じた電圧を読み出した後、第1の選択信号線の電位3501がローレベルになる。期間303において、第2の電荷蓄積制御信号線の電位3002がハイレベルになり、2行目の画素の信号電荷蓄積部に光の量の応じた電荷が蓄積される。続いて、第2の電荷蓄積制御信号線の電位3002がローレベルになり、電荷保持期間304の後、第2の選択信号線の電位3502がハイレベルになる。期間305で蓄積電位に応じた電圧を読み出した後、第2の選択信号線の電位3502がローレベルになる。同様にして、例えば最終行が480行であるとすると、第3の電荷蓄積制御信号線の電位3003から第480の電荷蓄積制御信号線の電位3480までと、第3の選択信号線の電位3503から第480の選択信号線の電位3980までを順に制御して、全ての画素について読み出し動作が行われる。この様にして1フレームの読み出しが完了する。ローリングシャッタ方式は、行毎に画素の信号電荷蓄積部への電荷蓄積が行われるため、行毎に電荷蓄積のタイミングが異なる。つまり、ローリングシャッタ方式は、電荷の蓄積動作が全ての画素では同時に行われず、行毎に蓄積動作の時間差が生じてしまう方式である。ただし、蓄積動作から読み出し動作までの電荷保持期間は、全ての行で同じである。次に、図4のタイミングチャートを用いてグローバルシャッタ方式を説明する。上記の例と同様に最終行が480行であるとすると、1行目の第1の電荷蓄積制御信号線の電位4001から480行目の第480の電荷蓄積制御信号線の電位まで全て同時にハイレベルになり、期間401で全ての画素において電荷の蓄積動作が同時に行われる。電荷保持期間402の後、期間403において、第1の選択信号線の電位4501がハイレベルになり、1行目の画素が選択され、蓄積電位に応じた電圧が出力される。次に、選択信号線の電位4501がローレベルになり、電荷保持期間404の後、期間405において、第2の選択信号線の電位4502がハイレベルになり、2行目の画素が選択され、蓄積電位に応じた電圧が出力される。以降、行毎の読み出しが順次行われ、最終行では電荷保持期間406の後に第480の選択信号線の電位4980がハイレベルになり、480行目の画素が選択され、蓄積電位に応じた電圧が出力される。この様に1フレームの読み出しが完了する。グローバルシャッタ方式は、全画素において信号電荷蓄積部への電荷蓄積のタイミングが同じである。ただし、電荷の蓄積動作から読み出し動作までの時間は行毎に異なり、最終行の読み出しまでの電荷保持期間406が最も長くなる。以上説明したように、グローバルシャッタ方式は全画素において電荷蓄積の時間差が無いため、動きのある被写体に対して歪みの無い撮像を可能とする利点がある。しかしながら、グローバルシャッタ方式は電荷保持期間が長くなるため、ローリングシャッタ方式に比べて、電荷蓄積制御トランジスタやリセットトランジスタのオフ電流等によるリークの影響を受けやすい問題を有する。次に、ローリングシャッタ方式とグローバルシャッタ方式の撮像例について図5を用いて説明する。ここでは被写体の動きが速い場合の一例として、図5Aに示すような走行中の自動車を撮像する場合を考える。ローリングシャッタ方式を使用する場合、画素の電荷蓄積のタイミングが行毎に異なるため、フレームの上下で撮像の同時性が崩れてしまい、図5Bに示すように歪んだ物体として画像が生成される。ローリングシャッタ方式は、特に高速に移動するものは歪みが大きくなるため、現実の状態を撮像することが困難である。一方、グローバルシャッタ方式を使用する場合は、画素の電荷蓄積のタイミングが全ての画素において同じになる。従って、瞬間的にフレーム全体を撮像することができるため、図5Cに示すように歪まない撮像が可能である。グローバルシャッタ方式は、高速に移動する被写体の撮像に優れた方式である。以上により、高速移動する被写体の撮像にはローリングシャッタ方式は適さず、グローバルシャッタ方式が適した方式であることがわかる。ただし、従来のCMOSセンサ型のイメージセンサに用いられているトランジスタは、オフ電流が大きいため、グローバルシャッタ方式で動作させるだけでは正常な撮像を行うことができない。そこで、本発明の一態様では、オフ電流が極めて小さい酸化物半導体を用いたトランジスタをCMOSセンサ型のイメージセンサに採用し、グローバルシャッタ方式を用いた正常な撮像を実現する。次に、撮像に関する科学計算結果を説明する。科学計算に用いた被写体は、図6に示す回転体となる3枚羽の画像である。この3枚羽は、羽の接続点を中心軸とし、回転することができる。この科学計算では、回転する3枚羽を撮像したときの1フレーム分の画像を取得することを目的とする。科学計算に用いたソフトは、C言語で作成した画像処理ソフトで、イメージセンサの各画素における電荷の蓄積動作及び読み出し動作のタイミングと、信号電荷蓄積部からのリーク量を行毎に計算し、画像化するものである。図7に科学計算結果を示す。なお、科学計算の条件は、次の4条件で行った。第1の条件は、図8の画素回路を持つVGAサイズのイメージセンサをローリングシャッタ方式で駆動させるものである。図8の画素回路構成は、基本的に図1の画素回路と同じであるが、電荷蓄積制御トランジスタ1803、リセットトランジスタ1804、増幅トランジスタ1802、及び選択トランジスタ1805は、シリコン半導体を用いたトランジスタで構成される。なお、以降の条件も含めて画素回路の動作は、前述した図1と図2を用いた説明と同様である。第2の条件は、図8の画素回路を持つVGAサイズのイメージセンサをグローバルシャッタ方式で駆動させるものである。回路の構成は、第1の条件と同じであり、シャッタの方式のみ異なる。第3の条件は、図9の画素回路を持つVGAサイズのイメージセンサをローリングシャッタ方式で駆動させるものである。図9の画素回路構成も基本的に図1の画素回路と同じであるが、電荷蓄積制御トランジスタ1903、及びリセットトランジスタ1904は酸化物半導体を用いたトランジスタで構成され、増幅トランジスタ1902及び選択トランジスタ1905はシリコン半導体を用いたトランジスタで構成される。第4の条件は、図9の画素回路を持つVGAサイズのイメージセンサをグローバルシャッタ方式で駆動させるものである。回路の構成は、第3の条件と同じであり、シャッタの方式のみ異なる。なお、図8および図9の画素回路でシリコン半導体を用いたトランジスタのサイズは、チャネル長L=3[μm]、チャネル幅W=5[μm]、ゲート絶縁膜厚d=20[nm]とした。また、酸化物半導体を用いたトランジスタのサイズは、チャネル長L=3[μm]、チャネル幅W=5[μm]、ゲート絶縁膜厚d=200[nm]とした。また、撮像周波数は60[Hz]とし、ここで用いたシリコン半導体を用いたトランジスタの電気特性は、Icut=10[pA]、酸化物半導体を用いたトランジスタの電気特性は、Icut=0.1[aA]とした。本実施の形態におけるIcutとは、ゲート電圧を0V、ドレイン電圧を5Vとしたときにソース-ドレイン間に流れる電流値のことである。図6に示す3枚羽の回転運動の条件は、時計回りの640[rpm]とした。なお、この回転数640[rpm]では、ローリングシャッタ方式での蓄積動作時に、3枚羽が1フレーム1/60[s]の間に約60°回転することになる。第1の条件シリコン半導体トランジスタのみ、ローリングシャッタ方式の場合、行毎に画素の信号電荷蓄積部に電荷を蓄積するタイミングが違うため、図7Aに示すように、画像に歪みが現れている。第2の条件シリコン半導体トランジスタのみ、グローバルシャッタ方式の場合、図7Bに示すように、電荷蓄積制御トランジスタ1803及びリセットトランジスタ1804のオフ電流による電荷リークの影響で階調の変化が見られる。グローバルシャッタ方式のイメージセンサでは、下側の最終行に近いほど電荷保持時間が長くなるため、その変化は顕著になる。第3の条件電荷蓄積制御トランジスタ及びリセットトランジスタに酸化物半導体トランジスタ、ローリングシャッタ方式の場合、図7Cに示すように、第1の条件の場合と同じく画像が歪んでいる。第4の条件電荷蓄積制御トランジスタ及びリセットトランジスタに酸化物半導体トランジスタ、グローバルシャッタ方式の場合、図7Dに示すように、トランジスタのオフ電流による電荷リークがなく、図6の像と同様な階調が正しく表示される。図7に示す結果から、ローリングシャッタ方式では図8、図9のいずれの画素回路においても撮画像の歪みが起きてしまい、画像の歪みとオフ電流に強い相関はないことがわかる。つまり、画像の歪みを改善するためには、画素の信号電荷蓄積部に電荷を蓄積するタイミングが同じであるグローバルシャッタ方式で動作させることが有効であることが示されている。一方でグローバルシャッタ方式は、従来のシリコン半導体を用いたトランジスタで回路を構成すると、電荷蓄積制御トランジスタ及びリセットトランジスタのオフ電流による電荷の流出で階調が変化する問題点を持つことがわかる。この問題を解決するために、本発明の一態様では、非常に微小なオフ電流特性を示す酸化物半導体を用いたトランジスタを電荷蓄積制御トランジスタ及びリセットトランジスタに用いる。これにより、CMOSセンサ型のイメージセンサでもグローバルシャッタ方式を採用することができ、動きのある被写体でも歪みの無い撮像を可能とすることができる。次に、本実施の形態におけるイメージセンサでグローバルシャッタ方式を用いる場合の周辺回路の一例を説明する。ローリングシャッタ方式を用いたイメージセンサでは、行毎に信号電位の蓄積と読み出しを行うために、例えばシフトレジスタ等の高機能な順序回路を電荷蓄積制御信号線用ゲート駆動回路とリセット信号線用駆動回路に用いていた。本発明の一態様では、グローバルシャッタ方式を用いるため、全ての画素の電荷蓄積制御トランジスタは、一斉に動作する。従って、該トランジスタの動作に順序回路を必要としない。また、リセットトランジスタに関しても同様である。つまり、シフトレジスタ等の順序回路で構成される電荷蓄積制御信号線用駆動回路及びリセット信号線用駆動回路を削減することができる。全画素の電荷蓄積制御トランジスタのゲート同士、及び全画素のリセットトランジスタのゲート同士をそれぞれ電気的に接続し、1つの信号で全画素の電荷蓄積制御トランジスタ、または全画素のリセットトランジスタが一斉に動作する構成とすれば良い。この構成により、半導体装置の消費電力が削減できることに加え、駆動回路に要する面積を大幅に縮小させることができる。更に、配線の面積を削減することができるため、電荷蓄積制御信号線、リセット信号線のレイアウトの自由度を向上させることができる。次に、上記の構成を用いたときの半導体装置の駆動方法を図10A、Bを用いて説明する。なお、ここでは一例として、画素マトリクスの行数が480行であるVGAサイズの半導体装置とする。図10A、Bでは簡易に説明するため、電荷蓄積制御信号線113の電位3613、リセット信号線114の電位3614、第1の選択信号線115の電位36001から第480の選択信号線の電位36480は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。先ず、図10Aの動作モードについて説明する。時刻3631に電荷蓄積制御信号線113の電位3613をハイレベルにする。次に、時刻3632にリセット信号線114の電位3614をハイレベルにすると、1行目から480行目までの画素のリセット動作が完了する。時刻3633にリセット信号線114の電位3614をローレベルにすると、1行目から480行目までの全て画素において、信号電荷蓄積部112への電荷の蓄積動作が開始する。時刻3634に電荷蓄積制御信号線113の電位3613をローレベルにすると、1行目から480行目までの全ての画素において、蓄積動作が終了する。時刻3635に第1の選択信号線115の電位36001をハイレベルにすると、1行目の画素の信号電荷蓄積部112に蓄積された電荷の読み出し動作が開始する。時刻3636に第1の選択信号線115の電位36001をローレベルにすると、1行目の画素に対する読み出し動作が完了する。時刻3637に第2の選択信号線115の電位36002をハイレベルにすると、2行目の画素の信号電荷蓄積部112に蓄積された電荷の読み出し動作が開始する。時刻3638に第2の選択信号線115の電位36002をローレベルにすると、2行目の画素に対する読み出し動作が完了する。同様にして第480の選択信号線115の電位36480まで順に信号が送られ、全ての画素に対する読み出し動作を行うことで1フレーム目の画像を取得する。以降は、時刻3631の動作に戻り、同じ動作を繰り返すことで2フレーム目以降の画像を取得することができる。次に、図10Bの動作モードについて説明する。時刻3631に電荷蓄積制御信号線113の電位3613をハイレベルにする。次に、時刻3632にリセット信号線114の電位3614をハイレベルにすると、1行目から480行目までの画素がリセットされる。時刻3639に電荷蓄積制御信号線113の電位3613をローレベルとし、続いて時刻3640にリセット信号線114の電位3614をローレベルとしてリセット動作を終了させると、フォトダイオード101による電荷の蓄積動作が開始する。時刻3633に電荷蓄積制御信号線113の電位3613を再びハイレベルにすると1行目から480行目までの全て画素において、信号電荷蓄積部112への電荷の蓄積動作が開始する。以降の動作は、図10Aの動作モードと同じである。この様にシフトレジスタ等の高機能な順序回路を用いることなく、イメージセンサの画素を駆動させることができ、消費電力を低減、駆動回路面積の縮小、及び回路や配線のレイアウトの自由度を向上させることができる。以上、イメージセンサの画素を構成するトランジスタに、酸化物半導体を用いて形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができる。また、これにより、被写体に対して歪みの無い撮像を可能とする半導体装置を提供することができる。なお、本実施の形態におけるイメージセンサの構成及び動作は、撮像のみを目的とした撮像装置だけに限らず、例えば表示装置の表示素子に撮像素子を併設したタッチパネルなどに応用しても良い。本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、本発明の一態様における半導体装置の画素回路のレイアウトについて説明する。図8の画素回路を実際に作製する場合の一例として、図11に画素回路のレイアウト上面図を示す。なお、図8の画素回路に用いられているトランジスタは、全てシリコン半導体を用いて形成されたものである。図11に示す画素回路は、pin型フォトダイオード1801、増幅トランジスタ1802、電荷蓄積制御トランジスタ1803、リセットトランジスタ1804、選択トランジスタ1805、電荷蓄積制御信号線1813、リセット信号線1814、選択信号線1815、出力信号線1820、電源供給線1830、及び接地電位線1831で構成されている。図中に示す各層は、i型シリコン半導体層1241、ゲート配線層1242、配線層1243、n型シリコン半導体層1244、p型シリコン半導体層1245である。このうち、i型シリコン半導体層1241、n型シリコン半導体層1244、及びp型シリコン半導体層1245は、pin型フォトダイオード1801を構成する半導体層であり、図12の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型やバルク埋め込み型のフォトダイオードを用いることもできる。なお、図12の断面図では、シリコン半導体を用いたトランジスタがSOI型となっているが、これに限らず、バルク型のトランジスタでも良い。ゲート配線層1242は、増幅トランジスタ1802のゲート電極と接続されており、電荷蓄積制御トランジスタ1803及びリセットトランジスタ1804のソースまたはドレインの一方と配線層1243を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。次に、図9の画素回路を実際に作製する場合の一例として、図13に画素回路のレイアウト上面図を示す。なお、図9の画素回路に用いられているトランジスタは、電荷蓄積制御トランジスタとリセットトランジスタが酸化物半導体を用いて形成されており、増幅トランジスタと選択トランジスタは、シリコン半導体を用いて形成された構成である。図13に示す画素回路は、pin型フォトダイオード1901、増幅トランジスタ1902、電荷蓄積制御トランジスタ1903、リセットトランジスタ1904、選択トランジスタ1905、電荷蓄積制御信号線1913、リセット信号線1914、選択信号線1915、出力信号線1920、電源供給線1930、接地電位線1931で構成されている。図中に示す各層は、i型シリコン半導体層1441、ゲート配線層1442、配線層1443、n型シリコン半導体層1444、p型シリコン半導体層1445である。このうち、i型シリコン半導体層1441、n型シリコン半導体層1444、及びp型シリコン半導体層1445は、pin型フォトダイオード1901を構成する半導体層であり、図14の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型やバルク埋め込み型のフォトダイオードを用いることもできる。なお、図14の断面図では、シリコン半導体を用いたトランジスタがSOI型となっているが、これに限らず、バルク型のトランジスタでも良い。ゲート配線層1442は、増幅トランジスタ1902のゲート電極と接続されており、電荷蓄積制御トランジスタ1903及びリセットトランジスタ1904のソースまたはドレインの一方と配線層1443を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。他の画素構成の例として、図15に示す画素回路が挙げられる。図16にそのレイアウト上面図を示す。なお、図15の画素回路に用いられているトランジスタは、全て酸化物半導体を用いて形成されたものである。図16に示す画素回路は、pin型フォトダイオード2801、増幅トランジスタ2802、電荷蓄積制御トランジスタ2803、リセットトランジスタ2804、選択トランジスタ2805、電荷蓄積制御信号線2813、リセット信号線2814、選択信号線2815、出力信号線2820、電源供給線2830、接地電位線2831で構成される。図中に示す各層は、i型シリコン半導体層2941、ゲート配線層2942、配線層2943、n型シリコン半導体層2944、p型シリコン半導体層2945である。このうち、i型シリコン半導体層2941、n型シリコン半導体層2944、及びp型シリコン半導体層2945は、pin型フォトダイオード2801を構成する半導体層であり、図17の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型のフォトダイオードを用いることもできる。ゲート配線層2942は、増幅トランジスタ2802のゲート電極と接続されており、電荷蓄積制御トランジスタ2803及びリセットトランジスタ2804のソースまたはドレインの一方と配線層2943を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。さて、CCDセンサやCMOSセンサの撮像能力を決定する重要なパラメータの1つに、飽和電子数がある。この飽和電子数は、CMOSセンサでは、画素の信号電荷蓄積部FDに保持できる最大電荷量に相当する。電荷保持期間Δtにトランジスタのオフ電流Ioffによって信号電荷蓄積部FDの容量Cから失われる電荷が、1階調分の電圧ΔVに相当する電荷よりも少なければ、撮像に影響を及ぼさない電荷保持が可能となる。このときの信号電荷蓄積部FDの容量値と、オフ電流Ioffの関係式は、Ioff<CΔV/Δtとなる。また、10bit階調を表現する場合、最低でも電子数は1023個を要する。電子1023個で10bit階調を表現すると、誤差の影響が大きくなり、ノイズによる影響が強く現れる。飽和電子数が非常に小さいと光ショットノイズの影響が最も強くなり、1023の平方根の統計誤差を持つことになる。1階調を表現するための電子数を最低電子数の数倍程度に増加させることで、光ショットノイズの影響を低減させることができる。従って、飽和電子数が増加する程、ノイズの影響を小さくすることができる。このため、各素子を小型化して画素面積を縮小しようとした場合、容量値も小さくなるため、飽和電子数が減少し、ノイズの影響を強く受けることになる。本発明の一態様では、画素に酸化物半導体を用いて形成したオフ電流の極めて低いトランジスタを用いるため、リーク分の飽和電子数を考慮する必要が無い。従って、画素を小型化することが容易となる。また、画素にシリコン半導体を用いて形成したトランジスタを用いた場合と比較すると、同じサイズの画素では、ノイズの耐性を向上させることができる。本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、本発明の一態様における半導体装置の画素回路の構成について説明する。本発明の一態様においては、半導体装置の画素回路に様々な構成を用いることができる。実施の形態1及び2では、図1の画素回路構成を基本とした例を用いて説明したが、本実施の形態では、その他の画素回路構成について説明する。なお、本実施の形態において説明する各トランジスタ及び各配線の名称は、便宜的に名付けたものであり、それぞれを説明する機能を有していれば名称は問わない。図18は、図1と同様の4トランジスタ型の画素回路構成である。画素回路は、フォトダイオード1601、増幅トランジスタ1602、電荷蓄積制御トランジスタ1603、リセットトランジスタ1604、選択トランジスタ1605で構成される。図18の回路構成は、選択トランジスタ1605を設ける位置が図1と異なっている。電荷蓄積制御トランジスタ1603のゲートは、電荷蓄積制御信号線1613に接続され、ソースまたはドレインの一方は、フォトダイオード1601のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部1612に接続される。フォトダイオード1601のアノードは、接地電位線1631に接続される。増幅トランジスタ1602のゲートは、信号電荷蓄積部1612に接続され、ソースまたはドレインの一方は、選択トランジスタ1605のソースまたはドレインの一方に接続され、ソースまたはドレインの他方は、出力信号線1620に接続される。リセットトランジスタ1604のゲートは、リセット信号線1614に接続され、ソースまたはドレインの一方は、電源供給線1630に接続され、ソースまたはドレインの他方は、信号電荷蓄積部1612に接続される。選択トランジスタ1605のゲートは選択信号線1615に接続され、ソースまたはドレインの他方は、電源供給線1630に接続される。ここで、電荷保持容量を信号電荷蓄積部1612と接地電位線1631の間に接続してもよい。次に、図18の画素回路の構成素子の機能について説明する。フォトダイオード1601は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ1602は、信号電荷蓄積部1612の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ1603は、フォトダイオード1601による信号電荷蓄積部1612への電荷蓄積を制御する。リセットトランジスタ1604は、信号電荷蓄積部1612の電位の初期化を制御する。選択トランジスタ1605は、読み出し時に画素の選択を制御する。信号電荷蓄積部1612は、電荷保持ノードであり、フォトダイオード1601が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線1613は、電荷蓄積制御トランジスタ1603を制御する信号線である。リセット信号線1614は、リセットトランジスタ1604を制御する信号線である。選択信号線1615は、選択トランジスタ1605を制御する信号線である。出力信号線1620は、増幅トランジスタ1602が生成した信号の出力先となる信号線である。電源供給線1630は、電源電圧を供給する信号線であり、接地電位線1631は、基準電位を設定する信号線である。この図18の画素回路の動作は、実施の形態1で説明した図1の画素回路の動作と同様である。次に、図19に示す3トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード1701、増幅トランジスタ1702、電荷蓄積制御トランジスタ1703、リセットトランジスタ1704で構成される。電荷蓄積制御トランジスタ1703のゲートは、電荷蓄積制御信号線1713に接続され、ソースまたはドレインの一方は、フォトダイオード1701のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部1712に接続される。フォトダイオード1701のアノードは接地電位線1731に接続される。増幅トランジスタ1702のゲートは、信号電荷蓄積部1712に接続され、ソースまたはドレインの一方は、電源供給線1730に接続され、ソースまたはドレインの他方は、出力信号線1720に接続される。リセットトランジスタ1704のゲートはリセット信号線1714に接続され、ソースまたはドレインの一方は、電源供給線1730に接続され、ソースまたはドレインの他方は、信号電荷蓄積部1712に接続される。ここで、電荷保持容量を信号電荷蓄積部1712と接地電位線1731の間に接続してもよい。次に、図19の画素回路の構成素子の機能について説明する。フォトダイオード1701は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ1702は、信号電荷蓄積部1712の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ1703は、フォトダイオード1701による信号電荷蓄積部1712への電荷蓄積を制御する。リセットトランジスタ1704は、信号電荷蓄積部1712の電位の初期化を制御する。信号電荷蓄積部1712は、電荷保持ノードであり、フォトダイオード1701が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線1713は、電荷蓄積制御トランジスタ1703を制御する信号線である。リセット信号線1714は、リセットトランジスタ1704を制御する信号線である。出力信号線1720は、増幅トランジスタ1702が生成した信号の出力先となる信号線である。電源供給線1730は、電源電圧を供給する信号線であり、接地電位線1731は、基準電位を設定する信号線である。図20に図19とは異なる3トランジスタ型の画素回路構成を示す。画素回路は、フォトダイオード3801、増幅トランジスタ3802、電荷蓄積制御トランジスタ3803、リセットトランジスタ3804で構成される。電荷蓄積制御トランジスタ3803のゲートは、電荷蓄積制御信号線3813に接続され、ソースまたはドレインの一方は、フォトダイオード3801のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部3812に接続される。フォトダイオード3801のアノードは、接地電位線3831に接続される。増幅トランジスタ3802のゲートは、信号電荷蓄積部3812に接続され、ソースまたはドレインの一方は、電源供給線3830に接続され、ソースまたはドレインの他方は、出力信号線3820に接続される。リセットトランジスタ3804のゲートは、リセット信号線3814に接続され、ソースまたはドレインの一方は、リセット電源供給線3832に接続され、ソースまたはドレインの他方は、信号電荷蓄積部3812に接続される。ここで、電荷保持容量を信号電荷蓄積部3812と接地電位線3831の間に接続してもよい。次に、図20の画素回路の構成素子の機能について説明する。フォトダイオード3801は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ3802は、信号電荷蓄積部3812の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ3803は、フォトダイオード3801による信号電荷蓄積部3812への電荷蓄積を制御する。リセットトランジスタ3804は、信号電荷蓄積部3812の電位の初期化を制御する。信号電荷蓄積部3812は、電荷保持ノードであり、フォトダイオード3801が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線3813は、電荷蓄積制御トランジスタ3803を制御する信号線である。リセット信号線3814は、リセットトランジスタ3804を制御する信号線である。出力信号線3820は、増幅トランジスタ3802が生成した信号の出力先となる信号線である。リセット電源供給線3832は、電源供給線3830とは異なった電源供給線であり、信号電荷蓄積部3812を電源供給線3830の電位とは異なる電位に初期化することができる。電源供給線3830は、電源電圧を供給する信号線であり、接地電位線3831は、基準電位を設定する信号線である。次に、図19と図20の画素回路の動作について図21A、Bに示すタイミングチャートを用いて説明する。なお、図19と図20は回路動作が基本的に同じであるため、ここでは図19の構成について説明する。図21A、Bでは簡易に説明するため、電荷蓄積制御信号線の電位3913、リセット信号線の電位3914は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。まず、図21Aの動作モードについて説明する。時刻3930に電荷蓄積制御信号線1713の電位3913をハイレベルにする。次に時刻3931にリセット信号線1714の電位3914をハイレベルにすると、信号電荷蓄積部1712の電位3912はリセットトランジスタ1704のソースまたはドレインの一方に接続された電源供給線1730の電位が供給される。以上をリセット動作と呼ぶ。時刻3932にリセット信号線1714の電位3914をローレベルにすると、信号電荷蓄積部1712の電位3912は電源供給線1730と同じ電位を保持し、フォトダイオード1701に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード1701に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部1712に蓄積される電荷量が変化する。同時に、信号電荷蓄積部1712の電位3912に応じて電源供給線1730から出力信号線1720へと電荷が供給される。この段階が読み出し動作の開始となる。時刻3933に電荷蓄積制御信号線1713の電位3913をローレベルにすると、信号電荷蓄積部1712からフォトダイオード1701への電荷の移動が止まり、信号電荷蓄積部1712に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。そして、電源供給線1730から出力信号線1720への電荷供給が停止され、出力信号線の電位3920が決定する。ここで、読み出し動作が終了する。次に、図21Bの動作モードについて説明する。時刻3930に電荷蓄積制御信号線1713の電位3913をハイレベルにする。次に時刻3931にリセット信号線1714の電位3914をハイレベルにすると、信号電荷蓄積部1712の電位3912及びフォトダイオード1701のカソードの電位は、リセットトランジスタ1704のソースまたはドレインの一方に接続された電源供給線1730の電位に初期化される。以上をリセット動作と呼ぶ。時刻3934において電荷蓄積制御信号線1713の電位3913をローレベルとし、続いて時刻3935にリセット信号線1714の電位3914をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード1701に光の量に応じた逆方向電流が流れ、フォトダイオード1701のカソードの電位が変化する。時刻3932に再び電荷蓄積制御信号線1713の電位3913をハイレベルとすると、信号電荷蓄積部1712とフォトダイオード1701のカソードとの電位差により電流が流れ、信号電荷蓄積部1712の電位3912が変化する。以降は、図21Aの動作モードと同じである。次に、図22に示す上記とは異なる3トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード2001、増幅トランジスタ2002、電荷蓄積制御トランジスタ2003、リセットトランジスタ2004で構成される。フォトダイオード2001のアノードは、接地電位線2031に接続される。電荷蓄積制御トランジスタ2003のゲートは、電荷蓄積制御信号線2013に接続され、ソースまたはドレインの一方は、フォトダイオード2001のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部2012に接続される。増幅トランジスタ2002のゲートは、信号電荷蓄積部2012に接続され、ソースまたはドレインの一方は、電源供給線2030に接続され、ソースまたはドレインの他方は、出力信号線2020に接続される。リセットトランジスタ2004のゲートは、リセット信号線2014に接続され、ソースまたはドレインの一方は、信号電荷蓄積部2012に接続され、ソースまたはドレインの他方は、出力信号線2020に接続される。ここで、電荷保持容量を信号電荷蓄積部2012と接地電位線2031の間に接続してもよい。次に、図22の画素回路の構成素子の機能について説明する。フォトダイオード2001は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ2002は、信号電荷蓄積部2012の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ2003は、フォトダイオード2001による信号電荷蓄積部2012への電荷蓄積を制御する。リセットトランジスタ2004は、信号電荷蓄積部2012の電位の初期化を制御する。信号電荷蓄積部2012は、電荷保持ノードであり、フォトダイオード2001が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線2013は、電荷蓄積制御トランジスタ2003を制御する信号線である。リセット信号線2014は、リセットトランジスタ2004を制御する信号線である。出力信号線2020は、増幅トランジスタ2002が生成した信号の出力先となる信号線である。電源供給線2030は、電源電圧を供給する信号線であり、接地電位線2031は、基準電位を設定する信号線である。次に、図22の画素回路の動作について図23A、Bに示すタイミングチャートを用いて説明する。図23A、Bでは簡易に説明するため、電荷蓄積制御信号線2013の電位2113、リセット信号線2014の電位2114は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。まず、図23Aの動作モードについて説明する。時刻2130に電荷蓄積制御信号線2013の電位2113をハイレベルにする。次に時刻2131にリセット信号線2014の電位2114をハイレベルにすると、信号電荷蓄積部2012の電位2112はリセットトランジスタ2004のソースまたはドレインの他方に接続された出力信号線2020の電位2120から信号電荷蓄積部2012へリセット電位が供給される。以上をリセット動作と呼ぶ。時刻2132にリセット信号線2014の電位2114をローレベルにすると、信号電荷蓄積部2012の電位2112は信号電荷蓄積部2012のリセット電位を保持し、フォトダイオード2001に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード2001に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部2012に蓄積される電荷量が変化する。同時に、信号電荷蓄積部2012の電位2112に応じて電源供給線2030から出力信号線2020へと電荷が供給される。この段階が読み出し動作の開始となる。時刻2133に電荷蓄積制御信号線2013の電位2113をローレベルにすると、信号電荷蓄積部2012からフォトダイオード2001への電荷の移動が止まり、信号電荷蓄積部2012に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。そして、電源供給線2030から出力信号線2020への電荷供給が停止され、出力信号線2020の電位2120が決定する。ここで、読み出し動作が終了する。次に、図23Bの動作モードについて説明する。時刻2130に電荷蓄積制御信号線2013の電位2113をハイレベルにする。次に時刻2131にリセット信号線2014の電位2114をハイレベルにすると、信号電荷蓄積部2012の電位2112及びフォトダイオード2001のカソードの電位は、リセットトランジスタ2004のソースまたはドレインの他方に接続された出力信号線2020の電位2120に初期化される。以上をリセット動作と呼ぶ。時刻2134において電荷蓄積制御信号線2013の電位2113をローレベルとし、続いて時刻2135にリセット信号線2014の電位2114をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード2001に光の量に応じた逆方向電流が流れ、フォトダイオード2001のカソードの電位が変化する。時刻2132に再び電荷蓄積制御信号線2013の電位2113をハイレベルとすると、信号電荷蓄積部2012とフォトダイオード2001のカソードとの電位差により電流が流れ、信号電荷蓄積部2012の電位2112が変化する。以降は、図23Aの動作モードと同じである。次に、図24に示す上記とは異なる3トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード2201、増幅トランジスタ2202、電荷蓄積制御トランジスタ2203、選択トランジスタ2205で構成される。フォトダイオード2201のアノードはリセット信号線2216に接続される。電荷蓄積制御トランジスタ2203のゲートは、電荷蓄積制御信号線2213に接続され、ソースまたはドレインの一方は、フォトダイオード2201のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部2212に接続される。増幅トランジスタ2202のゲートは、信号電荷蓄積部2212に接続され、ソースまたはドレインの一方は、電源供給線2230に接続され、ソースまたはドレインの他方は、選択トランジスタ2205のソースまたはドレインの一方に接続される。選択トランジスタ2205のゲートは、選択信号線2215に接続され、ソースまたはドレインの他方は、出力信号線2220に接続される。ここで、電荷保持容量を信号電荷蓄積部2212と接地電位線の間に接続してもよい。次に、図24の画素回路の構成素子の機能について説明する。フォトダイオード2201は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ2202は、信号電荷蓄積部2212の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ2203は、フォトダイオード2201による信号電荷蓄積部2212への電荷蓄積を制御する。選択トランジスタ2205は、読み出し時に画素の選択を制御する。信号電荷蓄積部2212は、電荷保持ノードであり、フォトダイオード2201が受ける光の量に応じて変化する電荷を保持する。電荷蓄積制御信号線2213は、電荷蓄積制御トランジスタ2203を制御する信号線である。リセット信号線2216は、リセット電位を信号電荷蓄積部2212に供給する信号線である。出力信号線2220は、増幅トランジスタ2202が生成した信号の出力先となる信号線である。選択信号線2215は、選択トランジスタ2205を制御する信号線である。電源供給線2230は、電源電圧を供給する信号線である。次に、図24の画素回路の動作について図25A、Bに示すタイミングチャートを用いて説明する。図25A、Bでは簡易に説明するため、電荷蓄積制御信号線2213の電位2313、リセット信号線2216の電位2316、選択信号線2215の電位2315は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。まず、図25Aの動作モードについて説明する。時刻2330に電荷蓄積制御信号線2213の電位2313をハイレベルにする。次に時刻2331にリセット信号線2216の電位2316をハイレベルにすると、信号電荷蓄積部2212の電位2312及びフォトダイオード2201のカソードの電位は、リセット信号線2216の電位2316よりもフォトダイオード2201の順方向電圧分だけ低い電位に初期化される。以上をリセット動作と呼ぶ。時刻2332にリセット信号線2216の電位2316をローレベルにすると、信号電荷蓄積部2212の電位2312はハイレベルを保持し、フォトダイオード2201に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード2201に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部2212に蓄積される電荷量が変化する。時刻2333に電荷蓄積制御信号線2213の電位2313をローレベルにすると、信号電荷蓄積部2212からフォトダイオード2201への電荷の移動が止まり、信号電荷蓄積部2212に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。時刻2334に選択信号線2215の電位2315をハイレベルにすると、信号電荷蓄積部2212の電位2312に応じて電源供給線2230から出力信号線2220へと電荷が供給される。この段階が読み出し動作の開始となる。時刻2335に選択信号線2215の電位2315をローレベルにすると、電源供給線2230から出力信号線2220への電荷供給が停止され、出力信号線2220の電位2320が決定する。ここで、読み出し動作が終了する。次に、図25Bの動作モードについて説明する。時刻2330に電荷蓄積制御信号線2213の電位2313をハイレベルにする。次に時刻2331にリセット信号線2216の電位2316をハイレベルにすると、信号電荷蓄積部2212の電位2312及びフォトダイオード2201のカソードの電位は、リセット信号線2216の電位2316よりもフォトダイオード2201の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。時刻2336において電荷蓄積制御信号線2213の電位2313をローレベルとし、続いて時刻2337にリセット信号線2216の電位2316をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード2201に光の量に応じた逆方向電流が流れ、フォトダイオード2201のカソードの電位が変化する。時刻2332に再び電荷蓄積制御信号線2213の電位2313をハイレベルとすると、信号電荷蓄積部2212とフォトダイオード2201のカソードとの電位差により電流が流れ、信号電荷蓄積部2212の電位2312が変化する。以降は、図25Aの動作モードと同じである。次に図26に示す2トランジスタ型の画素回路構成の説明をする。画素回路は、フォトダイオード4401、増幅トランジスタ4402、選択トランジスタ4405で構成される。増幅トランジスタ4402のゲートは、信号電荷蓄積部4412に接続され、ソースまたはドレインの一方は、電源供給線4430に接続され、ソースまたはドレインの他方は、選択トランジスタ4405のソースまたはドレインの一方に接続される。選択トランジスタ4405のゲートは、選択信号線4415に接続され、ソースまたはドレインの他方は、出力信号線4420に接続される。フォトダイオード4401のカソードは、信号電荷蓄積部4412に接続され、アノードはリセット信号線4416に接続される。ここで、電荷保持容量を信号電荷蓄積部4412と接地電位線の間に接続してもよい。次に、図26の画素回路の構成素子の機能について説明する。フォトダイオード4401は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ4402は、信号電荷蓄積部4412の電位に応じた信号を出力する動作を行う。選択トランジスタ4405は、読み出し時に画素の選択を制御する。信号電荷蓄積部4412は、電荷保持ノードであり、フォトダイオード4401が受ける光の量に応じて変化する電荷を保持する。リセット信号線4416は、リセット電位を信号電荷蓄積部4412に供給する信号線である。出力信号線4420は、増幅トランジスタ4402が生成した信号の出力先となる信号線である。選択信号線4415は、選択トランジスタ4405を制御する信号線である。電源供給線4430は、電源電圧を供給する信号線である。次に図26の画素回路の動作について図27に示すタイミングチャートを用いて説明する。図27では簡易に説明するため、リセット信号線4416の電位3716、選択信号線4415の電位3715は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。時刻3730にリセット信号線4416の電位3716をハイレベルにすると、信号電荷蓄積部4412の電位3712は、リセット信号線4416の電位3716よりもフォトダイオード4401の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。時刻3731にリセット信号線4416の電位3716をローレベルにすると、信号電荷蓄積部4412の電位3712はリセット電位を保持し、フォトダイオード4401に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード4401に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部4412に蓄積される電荷量が変化する。時刻3732に選択信号線4415の電位3715をハイレベルにすると、信号電荷蓄積部4412の電位3712に応じて電源供給線4430から出力信号線4420へと電荷が供給される。この段階が読み出し動作の開始となる。時刻3733に選択信号線4415の電位3715をローレベルにすると、信号電荷蓄積部4412からフォトダイオード4401への電荷の移動が止まり、信号電荷蓄積部4412に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。そして、電源供給線4430から出力信号線4420への電荷供給が停止され、出力信号線の電位3720が決定する。ここで、読み出し動作が終了する。次に、図28に示す1トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード2601、増幅トランジスタ2602、容量素子2606で構成される。増幅トランジスタ2602のゲートは、信号電荷蓄積部2612に接続され、ソースまたはドレインの一方は、電源供給線2630に接続され、ソースまたはドレインの他方は、出力信号線2620に接続される。フォトダイオード2601のカソードは、信号電荷蓄積部2612に接続され、アノードはリセット信号線2616に接続される。容量素子2606の一方の端子は、信号電荷蓄積部2612に接続され、他方の端子は選択信号線2615に接続される。ここで、電荷保持容量を信号電荷蓄積部2612と接地電位線の間に接続してもよい。次に、図28の画素回路の構成素子の機能について説明する。フォトダイオード2601は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ2602は、信号電荷蓄積部2612の電位に応じた信号を出力する動作を行う。信号電荷蓄積部2612は、電荷保持ノードであり、フォトダイオード2601が受ける光の量に応じて変化する電荷を保持する。なお、選択信号線2615は、信号電荷蓄積部2612の電位を容量結合により制御する。リセット信号線2616は、リセット電位を信号電荷蓄積部2612に供給する信号線である。出力信号線2620は、増幅トランジスタ2602が生成した信号の出力先となる信号線である。選択信号線2615は、容量素子2606を制御する信号線である。電源供給線2630は、電源電圧を供給する信号線である。次に図28の画素回路の動作について図29に示すタイミングチャートを用いて説明する。図29では簡易に説明するため、リセット信号線2616の電位2716、選択信号線2615の電位2715は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。時刻2730にリセット信号線2616の電位2716をハイレベルにすると、信号電荷蓄積部2612の電位2712は、リセット信号線2616の電位2716よりもフォトダイオード2601の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。次に、時刻2731にリセット信号線2616の電位2716をローレベルにすると、信号電荷蓄積部2612の電位2712はリセット電位を保持し、フォトダイオード2601に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード2601に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部2612に蓄積される電荷量が変化する。時刻2732に選択信号線2615の電位2715をハイレベルにすると、信号電荷蓄積部2612の電位2712が容量結合で持ち上げられ、増幅トランジスタ2602がオンになる。そして、信号電荷蓄積部2612の電位2712に応じて電源供給線2630から出力信号線2620へと電荷が供給される。この段階が読み出し動作の開始となる。時刻2733に選択信号線2615の電位2715をローレベルにすると、信号電荷蓄積部2612の電位2712が容量結合で引き下げられ、信号電荷蓄積部2612からフォトダイオード2601への電荷の移動が止まり、信号電荷蓄積部2612に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。そして、電源供給線2630から出力信号線2620への電荷供給が停止され、信号出力線の電位2720が決定する。ここで、読み出し動作が終了する。なお、図26及び図28の画素回路構成は、信号電荷蓄積部の電荷がフォトダイオードを介して流出するため、フォトダイオードへの光の入射を遮蔽する機構を併用することが好ましい。本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、本発明の一態様における半導体装置を構成するトランジスタの、リーク電流に要求される条件について説明する。シリコン半導体を用いて形成したトランジスタはオフ電流が高く、該トランジスタを使用したCMOSセンサの場合、グローバルシャッタ方式を用いると最後の行を読み出すまでの電荷保持期間が長くなり、その間に電荷がオフ電流により流出してしまう。電荷量の変動が起こると撮像画像の階調変化として表れてしまい、正常な画像が得られなくなる。本実施の形態では、CMOSセンサでグローバルシャッタ方式を用いる場合において、画素の信号電荷蓄積部と接続されるトランジスタのオフ電流に要求される条件について説明する。信号電荷蓄積部FDに蓄積された電荷は、信号電荷蓄積部FDと接続されるトランジスタのオフ電流Ioffによって失われる。撮像画像の階調に影響を与えない電荷の変動量とは、電荷保持期間Δtにおいて電荷ΔQFDが、信号電荷蓄積部FDの容量CFDの1階調分だけ変化する電圧ΔVFDに相当する電荷量よりも少ない量である。このときの信号電荷蓄積部FDの容量値CFDとオフ電流Ioffの関係は、式1となる。ここで、1階調分だけ変化する電圧ΔVFDは、信号電荷蓄積部FDの最大電圧VFD、1階調の変化に対する実効値の割合a及び、nビットの階調数2nを用いると、式2で表すことができる。また、電荷保持期間Δtは、最大で1フレーム分の電荷保持期間が必要であるため、フレーム周波数fを用いると、式3で表すことができる。ここで、式1、2、3を整理すると、式4となる。図37に、式4の関係式の等符号の場合をグラフにして示す。縦軸は、撮像画像の階調数n、横軸は、電荷QFD=CFDVFDである。3つの曲線は、それぞれトランジスタのオフ電流Ioffが異なる状態を示したものであり、曲線1101が1[fA]、曲線1102が10[fA]、曲線1103が100[fA]としている。そして、各曲線より下の領域が、それぞれ提供しうる階調数となる。なお、図37では、f=60[Hz]、a=50[]として計算した結果を示している。図37及び式4より、撮像画像の階調数nは、容量CFD及び電圧VFDに対数的に比例することがわかる。画素サイズの縮小化は容量CFDの減少を伴い、消費電力の低減は電圧VFDの低減を伴う。そのため、画素の縮小化及び低消費電力化と同時に、撮像品質の向上を実現するには、オフ電流Ioffの低減が必要となる。つまり、オフ電流Ioffを抑えることで、画素縮小化及び低消費電力化が可能となり、撮像品質の高いイメージセンサを提供することができる。一例として、CFD=20[fF]、VFD=3[V]の条件を持つイメージセンサを想定する。この条件に対応する図37の点1111及び点1113について説明する。点1113において、撮像画像の階調数nは、n=4.17[bit]であるのに対し、点1111においては、n=10.81[bit]である。従って、CFD=20[fF]、VFD=3[V]で、n=10[bit]のグローバルシャッタ方式のイメージセンサを提供するには、Ioff=1[fA]以下程度のトランジスタを用いる必要がある。このような極めてオフ電流が低いトランジスタは、酸化物半導体を用いたトランジスタを用いることで、提供することができる。さて、1階調に対応する電荷量の最小値は、理想的には電子1個分の電荷量1e=1.902×10-19[C]である。もちろん、実際の半導体装置では、電子数のばらつきなど、統計的な誤差に起因するノイズを除かなければならないため、実用上は数個以上の電子が要求される。ここでは、理想的な限界について考えることにすると、電荷保持期間に失われる電荷ΔQFDは、電子1個分の電荷量1eよりも少なければならない。よって、式1は、式5と表すことができる。更に式5は、式6と表すことができ、図38に、式6の関係式の等符号の場合をグラフにして示す。縦軸は、トランジスタのオフ電流Ioff、横軸は、フレーム周波数fである。例えば、図38の点1201に示すf=60[Hz]の場合、必要なトランジスタのオフ電流は、Ioff=0.01[fA]=1.902×10-19[C]×60[Hz]以下となる。つまり、グローバルシャッタ方式のCMOSセンサ型のイメージセンサを実現するには、オフ電流が0.01[fA]以下のトランジスタを、画素の信号電荷蓄積部に接続されるトランジスタとして用いると良い。この様なイメージセンサは、極めてオフ電流が低いトランジスタとして酸化物半導体を用いたトランジスタを用いることで、実現可能となる。本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、酸化物半導体を用いて形成するトランジスタの例を示す。本明細書に開示する酸化物半導体を用いたトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。図30A乃至図30Dにトランジスタの断面構造の一例を以下に示す。図30A乃至図30Dに示すトランジスタは、酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、比較的高い移動度と極めて低いオフ電流が得られることであるが、もちろん、他の半導体を用いることもできる。図30Aに示すトランジスタ3410は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。トランジスタ3410は、絶縁表面を有する基板2400上に、ゲート電極層2401、ゲート絶縁層2402、酸化物半導体層2403、ソース電極層2405a、及びドレイン電極層2405bを含む。また、これらを覆う様に絶縁層2407及び保護絶縁層2409が形成されている。図30Bに示すトランジスタ3420は、チャネル保護型と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。トランジスタ3420は、絶縁表面を有する基板2400上に、ゲート電極層2401、ゲート絶縁層2402、酸化物半導体層2403、酸化物半導体層2403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層2427、ソース電極層2405a、及びドレイン電極層2405bを含む。また、これらを覆う様に保護絶縁層2409が形成されている。図30C示すトランジスタ3430はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板2400上に、ゲート電極層2401、ゲート絶縁層2402、ソース電極層2405a、ドレイン電極層2405b、及び酸化物半導体層2403を含む。また、これらを覆う様に絶縁層2407及び保護絶縁層2409が形成されている。トランジスタ3430においては、ゲート絶縁層2402は基板2400及びゲート電極層2401上に接して設けられ、ゲート絶縁層2402上にソース電極層2405a、ドレイン電極層2405bが接して設けられている。そして、ゲート絶縁層2402、及びソース電極層2405a、ドレイン電極層2405b上に酸化物半導体層2403が設けられている。図30Dに示すトランジスタ3440は、トップゲート構造のトランジスタの一つである。トランジスタ3440は、絶縁表面を有する基板2400上に、絶縁層2437、酸化物半導体層2403、ソース電極層2405a、及びドレイン電極層2405b、ゲート絶縁層2402、ゲート電極層2401を含み、ソース電極層2405a、ドレイン電極層2405bにそれぞれ配線層2436a、配線層2436bが接して設けられ電気的に接続している。本実施の形態では、上述のとおり、トランジスタを構成する半導体層に酸化物半導体層2403を用いる。酸化物半導体層2403に用いる酸化物半導体材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物や、In-O系金属酸化物、Sn-O系金属酸化物、Zn-O系金属酸化物などを用いることができる。また、上記酸化物半導体にSiを含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物のことであり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層2403は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Zn、Ga、Al、MnおよびCoから選ばれた一つ、または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体層2403を用いたトランジスタ3410、3420、3430、3440は、オフ状態における電流値オフ電流値を低くすることができる。よって、電荷蓄積ノードと接続される場合、電荷の流出を極力防ぐことができる。また、酸化物半導体層2403を用いたトランジスタ3410、3420、3430、3440は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置や撮像装置などでは、同一基板上に画素を駆動する駆動回路部を作製することができるため、部品点数を削減することができる。絶縁表面を有する基板2400には、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。ボトムゲート構造のトランジスタ3410、3420、3430においては、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。ゲート電極層2401には、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層2401は単層に限らず異なる膜の積層でも良い。ゲート絶縁層2402には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマCVD法やスパッタ法等で形成することができる。また、ゲート絶縁層2402は単層に限らず異なる膜の積層でも良い。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上200nm以下の酸化シリコン層SiOxx>0を積層して、合計膜厚200nmのゲート絶縁層とする。ソース電極層2405a、ドレイン電極層2405bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、またはこれらの元素を含む合金等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカー等の発生を防止する元素Si、NdまたはScなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、ソース電極層2405a、ドレイン電極層2405bに接続する配線層2436a、配線層2436bなどの導電膜も、ソース電極層2405a、ドレイン電極層2405bと同様な材料を用いて形成することができる。また、ソース電極層2405a、ドレイン電極層2405bこれと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層2407、2427、2437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。保護絶縁層2409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、トランジスタの構造に起因する表面凹凸を低減するために保護絶縁層2409上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。このように、本実施の形態において示した酸化物半導体層を含むトランジスタを用いることにより、高機能な半導体装置を提供することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態は、酸化物半導体層を含むトランジスタの作製方法の一例を図面を用いて詳細に説明する。図31A乃至31Eにトランジスタ2510の作製工程の一例を断面図で示す。トランジスタ2510は、図30Aに示すトランジスタ3410と同様なボトムゲート構造の逆スタガ型トランジスタである。本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりi型真性の酸化物半導体、又はi型真性に限りなく近い酸化物半導体としたものである。すなわち、不純物を添加してi型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたi型真性半導体又はそれに近づけることを特徴としている。従って、トランジスタ2510が有する酸化物半導体層は、高純度化され電気的にi型真性化した酸化物半導体層である。また、高純度化された酸化物半導体中にはキャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。酸化物半導体中にキャリアが極めて少ないため、トランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。具体的には、上述の酸化物半導体層を具備するトランジスタは、チャネル幅1μmあたりのオフ電流密度を室温下において10aA1×10-17A以下にすること、さらには、1aA1×10-18A以下、さらには10zA1×10-20A以下にすることが可能である。また、上述の酸化物半導体層を具備するトランジスタ2510は、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。以下、図31A乃至31Eを用い、基板2505上にトランジスタ2510を作製する工程を説明する。まず、絶縁表面を有する基板2505上に導電膜を形成した後、第1のフォトリソグラフィ工程とエッチング工程でゲート電極層2511を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。絶縁表面を有する基板2505は、実施の形態5に示した基板2400と同様な基板を用いることができる。本実施の形態では基板2505としてガラス基板を用いる。下地膜となる絶縁膜を基板2505とゲート電極層2511との間に設けてもよい。下地膜は、基板2505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。また、ゲート電極層2511には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いることができる。また、ゲート電極層2511は単層に限らず異なる膜の積層でも良い。次いで、ゲート電極層2511上にゲート絶縁層2507を形成する。ゲート絶縁層2507には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマCVD法又はスパッタ法等で形成することができる。また、ゲート絶縁層2507は単層に限らず異なる膜の積層でも良い。本実施の形態の酸化物半導体は、不純物が除去され、i型化又は実質的にi型化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、マイクロ波例えば、周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタ法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。ここではスパッタ法を用いる例について説明する。ゲート絶縁層2507、酸化物半導体膜2530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜2530の成膜の前処理として、スパッタ装置の予備加熱室でゲート電極層2511が形成された基板2505、又はゲート絶縁層2507までが形成された基板2505を予備加熱し、基板2505に吸着した水素、水分などの不純物を脱離させ排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層2516の成膜前に、ソース電極層2515a及びドレイン電極層2515bまで形成した基板2505にも同様の処理を行ってもよい。次いで、ゲート絶縁層2507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜2530を形成する図31A参照。なお、酸化物半導体膜2530をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層2507の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜2530に用いる酸化物半導体は、実施の形態5に示した四元系金属酸化物や、三元系金属酸化物や、二元系金属酸化物や、In-O系金属酸化物、Sn-O系金属酸化物、Zn-O系金属酸化物などの酸化物半導体を用いることができる。また、上記酸化物半導体にSiを含んでもよい。本実施の形態では、酸化物半導体膜2530としてIn-Ga-Zn-O系酸化物ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜2530は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜2530をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の金属酸化物を用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の金属酸化物を用いてもよい。これらのターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体膜2530を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタによる膜の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板2505上に酸化物半導体膜2530を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットとの間の距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。次いで、酸化物半導体膜2530を第2のフォトリソグラフィ工程とエッチング工程で島状の酸化物半導体層に加工する。ここで、島状の酸化物半導体層を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層2507にコンタクトホールを形成する場合、その工程は酸化物半導体膜2530の加工時に同時に行うことができる。なお、ここでの酸化物半導体膜2530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜2530のウェットエッチングに用いるエッチング液としては、燐酸、酢酸及び硝酸を混ぜた溶液などを用いることができる。または、ITO-07N関東化学社製を用いてもよい。次いで、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理は、窒素、またはヘリウム、ネオン、アルゴン等の希ガス雰囲気中で、400°C以上750°C以下、または400°C以上基板の歪み点未満の温度で行う。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行い、脱水化または脱水素化した酸化物半導体層2531とする図31B参照。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の加熱処理として、650°C以上700°C以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。なお、第1の加熱処理においては、加熱処理装置に導入する不活性ガスに、水、水素などが含まれないことが好ましい。または、該不活性ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下を導入してもよい。加熱処理装置に導入する酸素ガスまたはN2Oガスの純度は、6N以上、好ましくは7N以上、即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。酸素ガス又はN2Oガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で脱離してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。この工程により、酸化物半導体層を高純度化させ電気的にi型真性化することができる。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜2530に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。なお、第1の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。また、ゲート絶縁層2507にコンタクトホールを形成する場合、その工程は酸化物半導体膜2530に第1の加熱処理を行う前でも行った後に行ってもよい。また、酸化物半導体を2回に分けて成膜し、2回に分けて加熱処理を行って結晶化した酸化物半導体層を用いても良い。この様な工程を行うことで、下地部材を問わず、膜表面に垂直にc軸配向した膜厚の厚い結晶領域を形成することができる。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域を有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行う。この工程により、第1の酸化物半導体膜が種結晶となり、第2の酸化物半導体膜全体を下部から上部に向かって結晶成長させることができ、結果として膜厚の厚い結晶領域を有する酸化物半導体層が形成される。次いで、ゲート絶縁層2507、及び酸化物半導体層2531上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、実施の形態5に示したソース電極層2405a、ドレイン電極層2405bと同様の材料を用いることができる。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層2515a、ドレイン電極層2515bを形成した後、レジストマスクを除去する図31C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層2531上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクは透過した光が複数の強度となるため、部分的に膜厚の異なるレジストマスクを形成することができる。該レジストマスクは、アッシングを行うことで形状を変形させることができるため、フォトリソグラフィ工程を行わずに異なる形状のレジストマスクを形成することができる。従って、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電膜のエッチングの際に、酸化物半導体層2531がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層2531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層2531は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電膜としてTiを用い、酸化物半導体層2531にはIn-Ga-Zn-O系酸化物半導体を用いるため、エッチャントには過水アンモニア水アンモニア、水、過酸化水素水の混合液を用いると良い。次いで、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層2516を形成する。この絶縁層2516を形成する前にN2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。絶縁層2516は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層2516に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層2516に水素が含まれると、その水素が酸化物半導体層に侵入する現象や、水素が酸化物半導体層中の酸素を引き抜く現象が生じることがある。この場合、酸化物半導体層のバックチャネル側が低抵抗化n型化してしまい、寄生チャネルが形成されることがある。従って、絶縁層2516は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。本実施の形態では、絶縁層2516として膜厚200nmの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層2516には、水分や、水素イオンや、水酸基などの不純物をほとんど含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いることが好ましい。代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることができる。酸化物半導体膜2530の成膜時と同様に、絶縁層2516を形成する成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層2516は、膜中に含まれる不純物の濃度を低減することができる。また、絶縁層2516の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。絶縁層2516を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。例えば、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域は絶縁層2516と接した状態で昇温される。以上の工程を経ることによって、酸化物半導体膜に対して第1の加熱処理を行って水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物と同時に減少してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。従って、酸化物半導体層は高純度化され電気的にi型真性化する。以上の工程でトランジスタ2510が形成される図31D参照。また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化シリコン層中に拡散させることができる。つまり、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。絶縁層2516上にさらに保護絶縁層2506を形成してもよい。例えば、スパッタ法を用いて窒化シリコン膜を形成する。保護絶縁層には、水分などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁膜である窒化シリコン膜、窒化アルミニウム膜などを用いると良い。本実施の形態では、保護絶縁層2506に窒化シリコン膜を用いる図31E参照。保護絶縁層2506に用いる窒化シリコン膜は、絶縁層2516まで形成された基板2505を100°C以上400°C以下の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層2516と同様に、処理室内の残留水分を除去しつつ保護絶縁層2506を成膜することが好ましい。保護絶縁層の形成後、さらに大気中で100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を1サイクルとする処理を複数回繰り返して行ってもよい。このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、オフ状態における電流値オフ電流値をより低くすることができる。また、高純度化された酸化物半導体層を含むトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置などでは同一基板上に駆動回路部を作製することができるため、部品点数を削減することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。本実施例では、本発明の一態様である画素回路構成を用いたイメージセンサの電荷保持特性について説明する。図32A、Bは、実施の形態3の図24をベースとした回路図である。図32Aでは、電荷蓄積制御トランジスタ6103に酸化物半導体を用いたトランジスタを使用し、増幅トランジスタ6102及び選択トランジスタ6105にはシリコン半導体を用いたトランジスタを使用している。一方、図32Bは、電荷蓄積制御トランジスタ6203、増幅トランジスタ6202及び選択トランジスタ6205の全てにシリコン半導体を用いたトランジスタを使用している。本実施例は、図32A、Bの回路図に示す画素を用いたイメージセンサを作製し、その出力特性から電荷保持能力を比較した結果を説明するものである。図32A、Bの画素回路の動作の特徴は実施の形態3で詳細を説明しているため、ここでは省略する。なお、それぞれの信号線における電位は、次の通りである。先ず、図32A、Bの画素回路で共通の電位として、電源供給線を1.8V、リセット信号線のハイレベル電位を3.3V、リセット信号線のローレベル電位を0Vとした。それぞれのトランジスタの特性に合わせるため、電荷蓄積制御信号線の電位のみ共通としていない。図32Aの画素回路では、電荷蓄積制御信号線のハイレベル電位を3.0V、ローレベル電位を-1.5Vとし、図32Bの画素回路では、電荷蓄積制御信号線のハイレベル電位を2.6V、ローレベル電位を-0.8Vとした。図33に示すのは、電荷蓄積制御信号線TXとリセット信号線RDの入力信号を表すタイミングチャートである。ここで、リセット信号線の電位がハイレベルの期間がリセット期間、リセット信号線の電位がローレベルとなって、電荷蓄積制御信号の電位線がローレベルに立ち下がるまでの期間が露光期間蓄積期間、電荷蓄積制御信号線の電位をローレベルとした時刻以降の期間が保持期間に相当する。図34Aは、図32Aの画素回路を有するイメージセンサに各照度で図33の信号を入力したときの出力特性である。試験に用いた照度は、0lx、160lx、470lx、1000lxである。リセット期間中は、リセット電位が供給されるため各照度とも同様な出力を示し、露光期間においては、傾きの異なる出力変化を示す。そして、保持期間では、それぞれの照度における出力が保持される。この様な動作をすることで光の強度を信号化することができる。ここで、電荷蓄積制御信号線の電位がハイレベルまたはローレベルとなるときには、電荷蓄積制御トランジスタの容量結合の影響で出力の値が変化するが、保持期間における出力信号には影響は無い。図34Bは、上記各照度での出力特性を長時間取得したものである。図34Aの点線枠Aは、図34Bの点線枠Aに相当する。ここで明かである様に、図32Aの画素回路を有するイメージセンサは、どの照度においても出力信号が時間軸に対してほとんど変化をしておらず、極めて良好な保持特性を有していることがわかる。一方、図35Aは、図32Bの画素回路を有するイメージセンサに各照度で図33の信号を入力したときの出力特性である。試験に用いた照度は、0lx、160lx、470lx、1000lxである。図34Aと同様に照度毎に異なる出力特性を示していることがわかる。なお、0lxとは暗状態を意味するものである。図35Bは、上記各照度での出力特性を長時間取得したものである。ここで、図34Bとは大きく異なり、出力信号が時間の経過とともに低下していることがわかる。特に照度が高い場合が顕著で、保持時間の初期においては照度に対応する信号が傾きを持ちながらも維持しているが、やがて、1000lxと470lxの信号が重なってしまう。これは、両者の信号が保持できず、判別が不可となった状態を意味する。0lxの場合は、信号を保持しているが、これはフォトダイオードの暗電流が十分小さいことに起因する。照度が高い場合に電荷の保持能力が極端に劣ってしまう原因は、シリコン半導体を用いたトランジスタのリーク電流にある。このリーク電流が大きいため、フォトダイオードに明電流が流れる状態になるとトランジスタのリーク電流で電荷が流出してしまうのである。もちろん、フォトダイオードの暗電流が高い場合では、同様に電荷は流出してしまう。この様に、酸化物半導体を用いたトランジスタは、極めてリーク電流が小さいため、図34Bに示す様な極めて高い電荷保持能力のある回路を実現することができる。従って、画素の信号電荷蓄積部と接続されるトランジスタに酸化物半導体を用いたトランジスタを使用することは、長い電荷保持期間を必要とするグローバルシャッタ方式に有用であると言える。本実施例は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。本発明の一態様に係る表示装置は、高分解能である撮像データの取得を行うことができるという特徴を有している。よって、本発明の一態様に係る表示装置を用いた電子機器は、表示装置をその構成要素に追加することにより、より高機能化することができる。例えば、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器としては、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図36に示す。図36Aは表示装置であり、筐体5001、表示部5002、支持台5003等を有する。本発明の一態様に係る表示装置は、表示部5002に用いることができる。表示部5002に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図36Bは携帯情報端末であり、筐体5101、表示部5102、スイッチ5103、操作キー5104、赤外線ポート5105等を有する。本発明の一態様に係る表示装置は、表示部5102に用いることができる。表示部5102に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された携帯情報端末を提供することができる。図36Cは現金自動預け入れ払い機であり、筐体5201、表示部5202、硬貨投入口5203、紙幣投入口5204、カード投入口5205、通帳投入口5206等を有する。本発明の一態様に係る表示装置は、表示部5202に用いることができる。表示部5202に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能化された現金自動預け入れ払い機を提供することができる。そして、本発明の一態様に係る表示装置を用いた現金自動預け入れ払い機は、指紋、顔、手形、掌紋及び手の静脈の形状、虹彩等の、生体認証に用いられる生体情報の読み取りを、より高精度で行うことが出来る。よって、生体認証における、本人であるにもかかわらず本人ではないと誤認識してしまう本人拒否率と、他人であるにもかかわらず本人と誤認識してしまう他人受入率とを、低く抑えることができる。図36Dは携帯型ゲーム機であり、筐体5301、筐体5302、表示部5303、表示部5304、マイクロホン5305、スピーカー5306、操作キー5307、スタイラス5308等を有する。本発明の一態様に係る表示装置は、表示部5303または表示部5304に用いることができる。表示部5303または表示部5304に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された携帯型ゲーム機を提供することができる。なお、図36Dに示した携帯型ゲーム機は、2つの表示部5303と表示部5304とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。本実施例は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。