"基板に設けられた第1導電型のソース領域及びドレイン領域と、トレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第2の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記トレンチに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート幅方向における前記トレンチゲートの幅がゲート長方向の位置に応じて変化している半導体装置。前記ゲート長方向における前記トレンチゲートの中央部では、ドレイン側端部よりも、前記トレンチゲートの前記幅が狭くなっていることを特徴とする請求項1に記載の半導体装置。前記ゲート長方向における前記トレンチゲートの中央部では、前記トレンチゲートの両端よりも前記トレンチゲートの前記幅が広くなっていることを特徴とする請求項1、又は2に記載の半導体装置。前記ゲート長方向における前記トレンチゲートの中央部から前記トレンチゲートの両端に向けて、前記トレンチゲートの前記幅が連続的に狭くなっていくことを特徴とする請求項1~3のいずれか1項に記載の半導体装置。前記トレンチゲートが対称に形成されている請求項1~4のいずれか1項に記載の半導体装置。前記ゲート長方向の一端における前記トレンチゲートの前記幅が、前記ゲート長方向の他端における前記トレンチゲートの前記幅よりも狭くなっていることを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記ゲート長方向における前記トレンチゲートの前記一端から前記トレンチゲートの前記他端に向けて、前記トレンチゲートの前記幅が連続的に狭くなっていくことを特徴とする請求項5に記載の半導体装置。複数の前記トレンチゲートが前記ゲート幅方向に沿って配列されていることを特徴とする請求項1~7のいずれか1項に記載の半導体装置。基板に設けられた第1導電型のソース領域及びドレイン領域と、ゲート幅方向に配列された複数のトレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第2の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記複数のトレンチのそれぞれに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート長方向における前記トレンチゲートの一端の位置が、隣の前記トレンチゲートの一端の位置と異なっている半導体装置。前記トレンチゲートのドレイン側の一端の位置が、隣の前記トレンチゲートのドレイン側の一端の位置と異なっている請求項9に記載の半導体装置。隣接する2つの前記トレンチゲートが前記ゲート長方向においてほぼ同じ長さで形成され、隣接する2つの前記トレンチゲートが、前記ゲート長方向においてずれて配置されていることを特徴とする請求項9、又は10に記載の半導体装置。隣接する2つの前記トレンチゲートが前記ゲート長方向において異なる長さで形成されていることを特徴とする請求項9~11のいずれか1項に記載の半導体装置。一の前記トレンチゲートの両側に配置された2つの前記トレンチゲートで、前記ゲート長方向における前記トレンチゲートの両端の位置が一致している請求項9~12のいずれか1項に記載の半導体装置。前記ゲート幅方向における前記トレンチゲートの前記幅が前記ゲート長方向の位置に応じて変化している請求項9~13のいずれか1項に記載の半導体装置。隣接する2つの前記トレンチゲートの間隔が前記ゲート長方向の位置によらず一定である請求項9~14のいずれか1項に記載の半導体装置。特許文献1では、チャネル領域に設けられたトレンチゲートの平面形状が矩形になっている。この構成に対して、本出願の発明者が見出した問題点を以下に説明する。トレンチゲートを有する横型MOSFETにおいて、基板電流が大きいという問題点があり、溝間隔を広くすることで低減されることが分かった。一方、しきい値電圧の基板バイアス依存性は小さい方が望ましいが、溝間隔が狭いほどより小さくできる。すなわち、トレンチゲートを有する横型MOSFETにおいて、基板電流としきい値電圧の基板バイアス依存性とはトレードオフの関係にあり、両方を同時に小さくすることが困難であった。特許文献2では、ドレイン端でトレンチの幅が細くなっている。ただしトレンチを形成しているのはドリフト領域であってチャネル領域ではないため、しきい値電圧の基板バイアス依存性を低減することができない。本発明の一態様に係る半導体装置は、基板に設けられた第1導電型のソース領域及びドレイン領域と、トレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第2の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記トレンチに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート幅方向における前記トレンチゲートの幅がゲート長方向の位置に応じて変化しているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。本発明の一態様に係る半導体装置は、基板に設けられた第1導電型のソース領域及びドレイン領域と、ゲート幅方向に配列された複数のトレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第2の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記複数のトレンチのそれぞれに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート長方向における前記トレンチゲートの一端の位置が、隣の前記トレンチゲートの一端の位置と異なっているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。本発明によれば、特性の優れた半導体装置を提供することができる。実施の形態1.以下、図面を参照して本発明の実施の形態について説明する。図1は、本実施の形態1に係る半導体装置の素子の構成を示す平面図である。図2は図1のII-II断面図であり、図3は図1のIII-III断面図であり、図4は図1のIV-IV断面図であり、図5は図1のV-V断面図である。なお、図1では構成を分かりやすくするため、一部の構成に付いて省略している。図1~5に示されているように、本実施の形態にかかる半導体装置はトレンチ構造を有する横型MOSFETであり、以下、横型MOSFETを素子100とする。図1において左右方向がゲート長方向であり、上下方向がゲート幅方向となる。図2が溝間隔部分におけるゲート長方向の断面を示しており、図3が溝部分におけるゲート長方向の断面を示しており、図4が溝中央部におけるゲート幅方向の断面を示しており、図5が溝端部におけるゲート幅方向の断面を示している。本実施の形態では、半導体装置がN型MOSFETの場合を例として説明するが、第1導電型であるN型層と第2導電型であるP型層を交換すれば、P型MOSFETについても適用することができる。図2~5に示すように、素子100は、例えばシリコン基板である半導体基板1内に形成されている。絶縁層等からなる素子分離領域2の間に素子領域14が配置され、素子領域14に素子100が形成されている。素子領域14にはP型ウェル層7が形成されている。P型ウェル層7の不純物濃度は、例えば、1E15~1E17atmscm3である。素子領域14の一部において、半導体基板1の表面にはN型ソースドレイン層9が形成されている。N型ソースドレイン層9の不純物濃度は、例えば、1E20~1E22atmscm3である。N型ソースドレイン層9は素子分離領域2の近傍に配置されている。さらに、N-型オフセット層8がN型ソースドレイン層9を覆うように形成されている。すなわち、N-型オフセット層8がN型ソースドレイン層9の外周に形成され、N型ソースドレイン層9を囲んでいる。N-型オフセット層8の不純物濃度は、たとえば1E16~1E18atmscm3である。図2に示すように、N-型オフセット層8は素子分離領域2の近傍に形成され、左右のN-型オフセット層8の間がP型ウェル層7となっている。N型ソースドレイン層9の上には、ソース電極5及びドレイン電極6が形成されている。なお、図1~図3では、左側をソース側とし、右側をドレイン側としている。従って、左側のN型ソースドレイン層9がソース領域となり、右側のN型ソースドレイン層9がドレイン領域となる。左側のN型ソースドレイン層9の上にソース電極5が形成され、右側のN型ソースドレイン層9の上にドレイン電極6が形成されている。P型ウェル層7のうち、N型ソースドレイン層9の間に設けられ、N-型オフセット層8によって規定される領域がチャネル領域13となる。ゲート長方向において、左右のN-型オフセット層8の間にチャネル領域13が配置される。ソース電極5とドレイン電極6の間には、ゲート電極4が配置されている。ゲート電極4は、チャネル領域13の上からN-型オフセット層8の上まで延在している。図2等に示すように、ゲート電極4の下には、ゲート絶縁膜3が形成されている。ゲート絶縁膜3は、ゲート電極4とチャネル領域13の間、及びゲート電極4とN-型オフセット層8の間に形成されている。図3、図5に示すように、N-型オフセット層8の間の半導体基板1には、複数のトレンチ溝12が形成され、トレンチ12のそれぞれにトレンチゲート溝ゲート10が埋設されている。例えば、エッチング等によって形成されたトレンチ12にゲート電極4の材料が埋め込まれることで、トレンチゲート10が形成される。それぞれのトレンチゲート10は、ゲート長方向に沿って形成されている。トレンチゲート10は、ゲート電極4から下方に延設された構成となっており、チャネル領域13の上に形成される。図1に示すように、トレンチゲート10の平面形状が横長の左右対称な六角形となっている。また、トレンチ12においても、トレンチゲート10の直下には、ゲート絶縁膜3が形成されているため、すなわち、ゲート絶縁膜3がトレンチ12に埋設され、トレンチゲート10とチャネル領域13の間に配置される。トレンチ12の深さは、例えば、0.5~2μmとすることができる。例えば、複数のトレンチゲート10は等間隔に配列されている。図1では、4つのトレンチゲート10が、ゲート幅方向に沿って配列されている。もちろん、トレンチゲート10の数は4つに限られるものではない。さらに、複数のトレンチゲート10がほぼ同じ形状、大きさで形成されている。また、ゲート長方向における複数のトレンチゲート10の位置は一致している。図1に示すように、ゲート幅方向におけるトレンチゲート10の幅がゲート長方向の位置に応じて変化している。より具体的には、ゲート長方向における中央部から端部に向かうにつれて、トレンチゲート10の幅が狭くなっていく。ここで、ゲート長方向におけるトレンチゲート10の中央部での溝間隔をS1とし、端部での溝間隔をS2とする。溝間隔S1、S2は隣接するトレンチゲート10までの距離である。ゲート長方向におけるトレンチゲート10の中央部ではトレンチゲート10の幅が広くなっており、端部ではトレンチゲート10の幅が狭くなっている。従って、端部の溝間隔S2は、中央部の溝間隔S1よりも大きくなる。本実施の形態の素子100は、通常のMOSFETと同様であり、ON状態においてゲート絶縁膜3に沿ってチャネルが形成される。これにより、ソースドレイン間に電流が流れる。平面型のMOSFETと比べて、単位面積あたりの実効的なチャネル幅が広いため、オン電流を大きくすることができる。上記の素子100の製造方法については、公知の方法を用いることができる。以下に、しきい値の基板バイアス依存性に付いて説明する。一般の平面型のMOSFETについて、基板に負バイアスが与えられると基板側に空乏層が広がり、しきい値電圧が上昇する。トレンチゲート10を有する素子100においては、通常の平面型のMOSFETと比べてしきい値電圧の基板バイアス依存性が小さい。このしきい値電圧基板バイアス依存性が小さい特性は回路設計上の利点となる。図6、図7はチャネル中央部のゲート幅方向断面図で、図4の一部分を拡大した図である。図6は基板電極をゼロバイアスとした場合、図7は基板電極を負バイアスとした場合の空乏層広がりを模式的に示している。ゲート電極4に正のバイアスVgが印加されると、半導体領域内にゲート絶縁膜3に沿って空乏層11が形成される。図6、図7において、空乏層11の端は破線で示されている。基板のバイアスVsubを負の値とすると、さらに空乏層領域が広がる。ある一定の基板負バイアスVsubを印加すると、図7に示すようにトレンチゲート10の間に挟まれた領域全体に空乏層11が達する。すると、基板バイアスVsubをさらに下げても、空乏層11が広がる余地がないためにしきい値電圧が一定となる。ここで、ゲート長方向の中央部における溝間隔S1が狭いほど、しきい値電圧の基板バイアス依存性は小さくなる。なぜならば、溝間隔S1が小さいほど、より小さい基板負バイアスでトレンチ12に挟まれた領域全体に空乏層11が達するためである。このときに端部の溝間隔S2に関しては狭い必要はない。実施形態1の構成において溝端部はN-型オフセット層8で覆われていてチャネル領域13ではないため,しきい値電圧に影響しないからである。図8にしきい値電圧基板バイアス依存性のデータ例を示す。縦軸に基板ゼロバイアス時からある一定の負バイアス印加時のしきい値電圧の変化量をとっている。横軸にトレンチゲート10の中央部の溝間隔S1をとっている。このとき端部の溝間隔S2を固定して中央部の溝間隔S1のみを変えている。中央部の溝間隔S1が狭いほど、しきい値電圧基板バイアス依存性が小さくなることが分かる。従って、中央部の溝間隔S1を狭くすることで、しきい値電圧基板バイアス依存性を小さくすることができる。すなわち、中央部の溝間隔S1を狭くすることで、基板のバイアスに対して、しきい値電圧の変動が小さい素子100を実現することができる。次に、基板電流について説明する。ドレイン電極6に高バイアスを印加したときに、ドレイン側PN接合付近でインパクトイオン化により電子正孔対が発生する。インパクトイオン化によって発生した正孔は半導体基板1側へ流れ、電流として観測される。回路設計およびデバイスの信頼性の面から、基板電流は十分に小さいことが望ましい。図9に素子内の電流の流れを模式的に示している。ドレイン電極6とゲート電極4が正バイアス時に、電子e-がソース電極5からドレイン電極6へ向かって流れる。特にドレイン電極6が高電圧のときにインパクトイオン化図9中ではAで示されているが発生し、電子e-と正孔hの対が生成される。インパクトイオン化により発生した正孔hは基板へ流れ、基板電流として観測される。通常インパクトイオン化による電子正孔対発生率Gは以下の式で与えられる。G=αEnv∝αEIここで、αはイオン化率、nはキャリア数、vはキャリア速度、Iは電流であるSMSzePhysicsofSemiconductorDevicesP45~47。イオン化率αは電界が大きくなると急激に大きくなる傾向がある。このため、インパクトイオン化は、電界が強く、かつ電流が大きい程大きくなる傾向がある。ドレイン側端部の溝間隔S2が広いほど、ドレイン部分での電流が分散され電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、電子正孔対生成による基板電流が減少する。図10と図11はそれぞれ特許文献1と実施形態1の構成における電流の流れを模式的に示す平面図である。図10では、特許文献1のようにトレンチゲート10の平面形状が矩形となっている。図11に示す構成では図10に示す構成と比較してドレイン側オフセット部分での電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、基板電流が減少する。図12に基板電流のデータ例を示す。グラフの縦軸には、あるドレイン高電圧バイアス条件下において発生する基板電流の全電流に対する比率をとっている。横軸には端部の溝間隔S2をとっている。このとき中央部の溝間隔S1を一定としたまま端部の溝間隔S2を変えている。端部の溝間隔S2を広くするほど基板電流が小さくなることが分かる。以上に述べたように、しきい値電圧基板バイアス依存性と基板電流とは、どちらも小さい方が望ましい特性であるが、しきい値電圧基板バイアス依存性は溝中央のチャネル領域13の溝間隔S1が狭いほど小さく、基板電流はドレイン側端部の溝間隔が広いほど小さくなる。実施の形態1においては端部の溝間隔S2が中央部の溝間隔S1よりも広いため、溝間隔が位置によらずに等しい特許文献1と比べて、しきい値電圧の基板バイアス依存性を小さく保ったまま基板電流を小さくすることができる。これにより、特性の優れた半導体装置を実現することができる。図13にしきい値電圧基板バイアス依存性と基板電流の関係について実施形態1の構成と特許文献1の構成とを比較したデータを示す。図13では、縦軸を基板電流の比率とし、横軸を基板バイアスによるしきい値電圧変動としている。また、図13において、実施の形態1の構成のデータを黒丸Dで示し、特許文献1の構成のデータを白丸で示している。特許文献1の構成ではしきい値電圧基板バイアス依存性と基板電流とはトレードオフの関係にあるが、実施形態1の構成では特許文献1の構成と比較して両方の特性を小さくすることができる。なお、特許文献1の構成と実施形態1の構成とではトレンチゲート10のピッチが一定であれば単位面積あたりの実効的なチャネル幅は等しいことから,オン電流に関してもほぼ同等となる。よって、特性の優れた素子100を実現することができる。なお、ソースとドレインについて対称な形状とすれば、ソースとドレインを交換して使用可能である。すなわち、トレンチゲート10を左右対称な配置とすることで、素子100の向きを反転させても同じ配置となるため、ソースとドレインを交換して用いることができる。上記のように、左右対称なトレンチゲート10を用いているため、ゲート長方向におけるトレンチゲート10の中央部では、トレンチゲート10の両端よりもトレンチゲートの幅が広くなっている。もちろん、左右非対称のトレンチゲート10を用いること子も可能である。ドレイン側端部のトレンチゲート10の幅が、中央部の幅よりも狭くして、ドレイン側端部の溝間隔S1を中央部の溝間隔S2よりも狭くすればよい。このように、ゲート長方向における位置に応じて、トレンチゲート10の幅を変えている。より具体的には、ドレイン側端部において、トレンチゲート10の幅を中央部におけるトレンチゲートの幅よりも狭くすることで、端部の溝間隔S2を中央部の溝間隔S1よりも大きくしている。端部、すなわちN-型オフセット層8での溝間隔S2を、中央部、すなわちチャネル領域13での溝間隔S1よりも大きくする。このような平面形状のトレンチゲート10を用いることで、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。なお、図1では、トレンチゲート10の幅がゲート長方向の位置に応じて連続的に変化する構成としてが、段階的に変化する構成としても良い。例えば、チャネル領域13の中央部では溝間隔が一定で、N-型オフセット層8での溝間隔がチャネル領域13の溝間隔よりも小さくなっていてもよい。実施の形態2.本実施の形態では、トレンチゲート10の平面形状が実施の形態1と異なっている。なお、トレンチゲート10以外の基本的構成及び動作については、実施の形態1と同様であるため説明を省略する。本実施の形態にかかる素子100の構成を図14に示す。図14は、素子100の構成を模式的に示す平面図である。本実施の形態2では、トレンチゲート10の平面形状が台形になっている。より具体的には、ソース側でトレンチゲート10の幅が最も広くなっており、ドレイン側に向かうにつれて徐々に幅が狭くなっている。すなわち、トレンチゲート10の幅が連続的に狭くなっている。ドレイン側の端部における溝間隔S2が中央部の溝間隔S1およびソース端の溝間隔よりも広い形状となっている点を特徴の一つとしている。本実施の形態では、トレンチゲート10の中央部の溝間隔S1が狭くなっているため、しきい値電圧の基板バイアス依存性を小さく保つことができる。加えて、ドレイン側のトレンチゲート10の幅が狭くなっているため、ドレイン側の端部における溝間隔S2を広くすることができる。これにより、基板電流を小さくすることができる。なお、本実施形態2では、ソースとドレインの形状が非対称であるため、ソースとドレインの向きが固定されている場合に有効である。このような平面形状のトレンチゲート10を用いることで、実施の形態1と同様に、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。なお、実施の形態1、2では、トレンチゲート10が複数設けられている構成に付いて説明したが、トレンチゲート10は1つであってもよい。例えば、トレンチゲート10の端部において、トレンチゲート10から両側の素子分離領域2までの間隔が狭い場合、インパクトイオン化により基板電流が生じる。よって、端部では、トレンチゲート10の幅を狭くして、トレンチゲート10から素子分離領域2までの間隔を広く取ることが好ましい。また、トレンチゲート10の中央部においてトレンチゲート10から素子分離領域2までの間隔が狭い場合、空乏層11の広がる余地が無くなり、しきい値電圧変動が低減される。よって、中央部では、トレンチゲート10の幅を広くして、トレンチゲート10から素子分離領域2までの間隔を狭くすることが好ましい。このように、素子100にトレンチゲート10が一つしかない構成であって、トレンチゲート10を図1等に示した平面形状とすることで同様の効果を得ることができる。もちろん、素子100に複数のトレンチゲート10が設けられている場合、全てのトレンチゲート10を同じ平面形状にしなくてもよい。さらには、1つの素子100に複数のトレンチゲート10が設けられている場合、図1に示すトレンチゲート10と図14に示すトレンチゲート10を1つの素子100内に配置してもよい。実施の形態3.本実施の形態にかかる半導体装置について、図15を用いて説明する。図15は、実施の形態3にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート10の形状及び配置が実施の形態1と異なっており、トレンチゲート10以外の基本的構成及び動作については、実施の形態1と同様であるため、説明を省略する。実施の形態3では、トレンチゲート10の平面形状が矩形となっている。従って、隣接する2つのトレンチゲート10の溝間隔がゲート長方向の位置によらず一定となっている。そして、ゲート長方向における複数のトレンチゲート10の位置を交互にずらして配置している。すなわち、奇数番目図15において上から1番目と3番目のトレンチゲート10が偶数番目図15において上から2番目と4番目のトレンチゲート10と互い違いに配置されている。このように、隣接する2つのトレンチゲート10で、ゲート長方向における位置がずれている。換言すると、ゲート長方向におけるトレンチゲート10の一端の位置が、隣のトレンチゲート10の一端の位置と異なっている。この場合、1番目のトレンチゲート10のドレイン側端部において、2番目のトレンチゲート10が離れた構成となる。1番目のトレンチゲート10の端部における溝間隔S2は、2番目のトレンチゲート10までの間隔ではなく、3番目のトレンチゲート10までの間隔とみなすことができる。従って、ゲート長方向における端部の溝間隔S2が中央部の溝間隔S1と比べて広いと見なせる。また、中央部では、溝間隔S1は狭くなっている。よって、実施形態1と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、トレンチゲート10のドレイン側端部の位置をずらせばよく、ソース側の位置は同じであってもよい。図15では、トレンチゲート10が4つ設けられており、全て同じ大きさとなっている。さらに、奇数番目のトレンチゲート10は、ゲート長方向における位置が同じになっている。同様に、偶数番目のトレンチゲート10は、ゲート長方向における位置が同じになっている。この場合、トレンチゲート10の本数が偶数であればソースとドレインについて回転対称な形状となる。このため、ソースとドレインを交換して使用した場合でも、素子100の特性が変化しない。よって、ソースとドレインを交換して使用する場合に好適である。さらに、実施の形態1、2と異なり、トレンチゲート10を矩形形状のみで実現できる利点がある。また、図16に示すように、図14で示したような台形状のトレンチゲート10を用いることができる。図16では、台形のトレンチゲートのゲート長方向における位置がずれている。さらに、台形のトレンチゲート10の向きが交互になるように配置されている。このようにすることで、図15に示した構成と同様の効果を得ることができる。すなわち、ゲート長方向における端部の溝間隔S2が中央部の溝間隔S1と比べて広いと見なせる。よって、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。図16では、同じ大きさの台形のトレンチゲート10が4つ設けられている。奇数番目上から1番目と3番目のトレンチゲート10はドレイン側が幅広の台形となっており、偶数番目上から2番目と4番目のトレンチゲート10はソース側が幅広の台形となっている。そして、ゲート長方向における奇数番目のトレンチゲート10の位置が、偶数番目のトレンチゲート10の位置と異なっている。ゲート長方向における奇数番目のトレンチゲート10の位置は同じになっている。同様に、ゲート長方向における偶数番目のトレンチゲート10の位置も同じになっている。また、この場合も、トレンチゲート10の数を偶数とすれば、トレンチゲート10を回転対称な配置とすることができる。よって、このため、ソースとドレインを交換して使用した場合でも、特性が変化しない素子100を実現することができる。実施の形態4.本実施の形態にかかる半導体装置について、図17を用いて説明する。図17は、実施の形態4にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート10の形状及び配置が実施の形態1~3と異なっており、トレンチゲート10以外の基本的構成及び動作については、実施の形態1~3と同様であるため、説明を省略する。本実施の形態では、異なる大きさのトレンチゲート10を用いている。具体的には、ゲート長方向の長さが異なる2種類のトレンチゲート10を設けている。長さが異なるトレンチゲート10を交互に配置している。すなわち、奇数番目上から1番目、3番目、5番目のトレンチゲート10の大きさは同じであり、偶数番目上から2番目、5番目のトレンチゲート10の大きさは同じである。そして、奇数番目のトレンチゲート10が偶数番目のトレンチゲート10よりも長くなっている。なお、それぞれのトレンチゲート10の平面形状は矩形である。こうすることで、ゲート長方向におけるトレンチゲート10の一端の位置が、隣のトレンチゲート10の一端の位置と異なっている。また、ゲート幅方向における複数のトレンチゲート10の幅は同じである。ゲート幅方向において、5つのトレンチゲート10が等間隔に配列されている。1番目のトレンチゲート10のドレイン側端部では、2番目のトレンチゲート10が離れている。従って、1番目のトレンチゲートの端部の溝間隔S2は、3番目のトレンチゲート10までの距離とみなすことができる。ゲート長方向における端部の溝間隔S2が中央部の溝間隔S1と比べて広いと見なせるので、上記の実施形態と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、ゲート長方向において、トレンチゲート10のドレイン側端部の位置を交互にずらせばよく、ソース側端部の位置は一致していても良い。変形例上記の実施の形態では、トレンチゲート10の平面形状を六角形、台形、矩形等としたが、様々な平面形状のトレンチゲート10を用いることができる。図18は、トレンチゲート10の形状例を示す平面図である。図18では、トレンチゲート10の平面形状例が10個示されている。図18に示すように、楕円形、長円形、菱形、三角形、台形、五角形等の様々な平面形状のトレンチゲート10を利用することができる。さらに、トレンチゲート10は、左右対称な形状であってもよく、左右非対称な形状であっても良い。もちろん、1つの素子100において異なる平面形状のトレンチゲート10を用いても良い。例えば、1つの素子100内に、矩形のトレンチゲート10と台形のトレンチゲート10を並べて配置しても良い。さらには、1つの素子100に複数のトレンチゲート10が設けられている場合、少なくとも1つ以上のトレンチゲート10について、溝間隔S1を溝間隔S2よりも狭くすればよい。さらには、半導体基板1上に複数の素子が形成されている場合において、1つの素子100のみ、溝間隔S1を溝間隔S2よりも狭くすればよい。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態1~4の2つ以上を適宜組み合わせることも可能である。例えば、実施の形態1、2で示したような平面形状が矩形ではないトレンチゲート10を用いた場合において、実施の形態3、4のように、ゲート長方向におけるトレンチゲート10のドレイン側端部の位置をずらしてもよい。あるいは、一部のトレンチゲート10については、実施の形態4に示したように異なる大きさとして、残りのトレンチゲート10については実施の形態3のように大きさで交互にずらして配置してもよい。"