"複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、前記複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する、ROMテスト時間の短縮方法。請求項1記載のROMテスト時間の短縮方法に於いて、前記複数の演算結果の出力データを、前記ROMに入力されるクロック信号で切り替えて、外部に出力するようにしたことを特徴とするROMテスト時間の短縮方法。請求項1乃至2記載のROMテスト時間の短縮方法に於いて、前記複数個のROMの出力データ幅が、異なる場合、最大データ幅のROMのデータ幅に対する不足分のデータに対して、所定のデータを前記記憶手段において付け加えて、前記記憶手段の出力データ幅を等しくすることを特徴とするROMテスト時間の短縮方法。以上説明したように、従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。本発明に係るROMテスト時間の短縮方法では、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査することを特徴とする。また、本発明に係るROMテスト時間の短縮方法では、複数の演算結果の出力データを、前記ROMに入力されるクロック信号で切り替えて、外部に出力するようにしたことを特徴とする。更に、本発明に係るROMテスト時間の短縮方法では、複数個のROMの出力データ幅が、異なる場合、最大データ幅のROMのデータ幅に対する不足分のデータに対して、所定のデータを前記記憶手段において付け加えて、前記記憶手段の出力データ幅を等しくすることを特徴とする。本発明に係るROMテスト時間の短縮方法によれば、3個のROMを前提とした場合、前記特許文献1に記載と同様の2端子を使用して、ROM一つ分のデータ出力時間で、3個のROMを精度よくテストすることが可能となる。また、複数の演算結果の出力データをクロック信号で切り替えて出力することにより、ROM1個分のデータ幅に相当する出力端子数で済み、コスト削減効果、及びチップサイズの低減効果が期待出来る。更に、ROMのデータ幅が異なる場合でも、演算後のデータ幅を等化処理することにより、異なるデータ幅のROMをテスト可能となる利点がある。本発明に係るROMテスト時間の短縮方法について、図面を参照して詳細に説明する。第1の実施形態図1は、本発明に係るROMテスト時間の短縮方法に於けるROMテスト回路の構成例を概略的に示す図であり、図2は、ROMのテスト方法に於けるタイムチャートを示す。kビット幅のアドレス信号と、チップセレクト信号CS1~CS3が、ROM1~ROM3にそれぞれ入力される。ROM1~ROM3のmビット幅、nビット幅、pビット幅の出力信号q1,q2,q3は、比較器とビット補正回路1,2,3に、それぞれ入力される。比較器の出力信号r1,r2,r3は、ビット補正回路1,2,3にそれぞれ入力される。この実施形態に於いては、3種類のビット幅の内、最大ビット幅これをmビットとするが予め分かっているものとし、ビット補正回路1,2,3では、ROM2ROM3に対応する出力データの上位ビットには、所定のデータビット、例えば、データ0がmビット幅となるまで付加されるものとする。ビット補正回路1,2,3のmビット幅の出力信号qq1,qq2,qq3に対して少なくとも2種類の減算を行う為に、ビット補正回路1,2,3のmビット幅のデータが減算器1,2に入力され、減算器1,2のmビット幅の出力データout1,out2は、LSIの外部出力端子に接続される。以下、第1の実施形態に於ける動作の説明を行う。比較器は、ROM1~ROM3から出力される異なるビット幅のデータq1、q2,q3をビット毎に比較する。ビット幅補正回路1,2,3は、ROM1~ROM3から出力されるq1,q2,q3のデータのビット幅を、比較器から出力されるデータr1,r2,r3を使用して、それぞれのビット幅を等しくする。この実施形態では、3種類のビット幅の内、最大ビット幅が予め分かっているものとする。このビット幅をmとすると、mビット幅以下のROM2、ROM3に対して、例えば、上位ビットに所定のビット例えば0を、ビット幅がmビットになるまで付加する。減算器1は、ビット補正回路1,2,3から出力されるデータqq1,qq2,qq3に対して、例えば、qq1信号を基準として、qq2,qq3の値を減算し、qq1-qq2-qq3を演算し、mビット幅の信号out1を出力する。減算器2は、ビット補正回路1,2,3から出力されるデータqq1,qq2,qq3に対して、例えば、qq2信号を基準として、qq1,qq3の値を減算し、qq2-qq1-qq3を演算し、mビット幅の信号out2を出力する。このように、2種類の減算を行う理由は、例えば、減算器1のみの演算の場合、qq2とqq3の値が入れ替わってしまった場合に期待値と一致してしまう図3a参照ためである。この実施形態のように、減算の基準となる値を変更した2種類の減算を行うことにより、誤った判定を回避することが出来る図3b参照。最終的には、ROM1~ROM3の値のテストは、2種類の減算結果の出力out1,out2を期待値と比較することにより行われる。以上説明したように、第1の実施形態によれば、ROM1~ROM3の値をROM1個分のデータ出力時間で確認することが出来る。これにより、テスト時間が1/3に短縮出来る効果があり、製造コストが低減する効果もある。また、前記特許文献1の従来技術では、同じビット幅のROMデータを対象としていたが、第1の実施形態では、異なるビット幅のROMに対してもテストを行うことが可能となる利点がある。第2の実施形態図4は、本発明の第2の実施形態に係るROMテスト回路の構成例を示す図であり、図5は、第2の実施形態に係るROMテスト方法のタイムチャートを示す図である。kビット幅のアドレス信号と、チップセレクト信号CS1~CS3、クロック信号CLKは、ROM1~ROM3にそれぞれ入力される。ROM1~ROM3のmビット幅、nビット幅、pビット幅の出力信号q1,q2,q3は、比較器とビット補正回路1,2,3にそれぞれ入力される。比較器の出力信号r1,r2,r3は、ビット補正回路1,2,3にそれぞれ入力され、ビット補正回路1,2,3のmビット幅の出力信号qq1,qq2,qq3は、減算器1,2に入力される。減算器1,2のmビット幅の出力信号out1,out2は、セレクタ群out_selに接続される。セレクタ群out_selの出力信号を切り替える為の制御信号は、ROM1~ROM3に入力されるクロック信号CLKを使用する。セレクタ群out_selのmビット幅の出力信号out3は、LSIの外部出力端子に接続される。以下、第2の実施形態の動作について説明する。基本動作は、第1の実施形態の動作と同様である。第2の実施形態では、減算器1,2から出力された信号を、セレクタ群out_selを使用して切り替えて出力する点であり、セレクタ群out_selの出力切り替え信号としては、ROM1~ROM3に入力されるクロック信号CLKが使用される。クロック信号CLKをデータ切り替えの為の制御信号として使用する為に、1クロックサイクル内に、out1とout2の信号が交互に出力される。最終的に、ROM1~ROM3のデータは、交互に出力される減算結果の出力信号out3を期待値と比較することにより行われる。以上説明したように、第2の実施形態に於いても、第1の実施形態と同様にROM1~ROM3のデータをROM1個分のデータ出力時間で確認することが出来る。これにより、テスト時間が1/3に短縮され、製造コストが低減という効果も得られる。また、特許文献1に記載の従来技術では、同一幅のROMを前提としていたが、第2の実施形態では、第1の実施形態同様に、異なるビット幅のROMデータに対してもテストをおこなうことが出来る。更に、第2の実施形態では、LSIの外部出力端子数が、第1の実施形態に比較して半分にすることが出来るので、LSIチップサイズの縮小に貢献することができ、結果としてコスト削減につながるという効果が得られる。"