"素子領域およびコンタクト領域が形成された第1導電型の活性層、前記活性層を支持する第2導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板と、前記素子領域に形成され、前記活性層の表面との間に間隔を空けて前記活性層内に形成されたトランジスタ埋め込み不純物層を有するトランジスタ素子と、前記コンタクト領域に形成され、前記トランジスタ埋め込み不純物層と同一層に形成されたコンタクト埋め込み不純物層、および前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達する貫通コンタクトを有する基板コンタクトとを含む、半導体装置。前記活性層の前記表面に形成され、前記コンタクト領域の一部を露出させる開口が形成されたフィールド絶縁膜をさらに含み、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅が、前記フィールド絶縁膜の前記開口の幅よりも大きい、請求項1に記載の半導体装置。前記トランジスタ素子は、前記トランジスタ埋め込み不純物層上に形成され、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層をさらに含み、前記基板コンタクトは、前記トランジスタ露出不純物層と同一層に形成され、前記貫通コンタクトに接するコンタクト露出不純物層をさらに含む、請求項1または2に記載の半導体装置。前記トランジスタ素子は、第1トランジスタおよび第2トランジスタからなるCMOSトランジスタを含み、前記第1トランジスタは、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのCMOS埋め込み層を含み、前記第2トランジスタは、前記活性層と反対の導電型を有する前記トランジスタ埋め込み不純物層としてのCMOSアイソレーション層を含み、前記コンタクト埋め込み不純物層は、前記CMOS埋め込み層および/または前記CMOSアイソレーション層と同一層に形成された層を含む、請求項1~3のいずれか一項に記載の半導体装置。前記第1トランジスタは、前記活性層と同一の導電型を有し、前記CMOS埋め込み層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第1ウェル層と、前記活性層と反対の導電型を有し、前記第1ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第1ソース層および第1ドレイン層とを含み、前記第2トランジスタは、前記活性層と反対の導電型を有し、前記CMOSアイソレーション層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第2ウェル層と、前記活性層と同一の導電型を有し、前記第2ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第2ソース層および第2ドレイン層とを含み、前記コンタクト露出不純物層は、前記第1ウェル層、前記第2ウェル層、前記第1ソース層、前記第1ドレイン層、前記第2ソース層および前記第2ドレイン層のいずれかの層と同一層に形成された層を含む、請求項3に係る請求項4に記載の半導体装置。前記トランジスタ素子は、バイポーラトランジスタを含み、前記バイポーラトランジスタは、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのコレクタ層を含み、前記コンタクト埋め込み不純物層は、前記コレクタ層と同一層に形成された層を含む、請求項1~5のいずれか一項に記載の半導体装置。前記バイポーラトランジスタは、前記活性層と反対の導電型を有し、前記コレクタ層との間に間隔を空けて形成された前記トランジスタ露出不純物層としてのベース層と、前記活性層と同一の導電型を有し、前記ベース層の表層部に形成された前記トランジスタ露出不純物層としてのエミッタ層とを含み、前記コンタクト露出不純物層は、前記ベース層および/または前記エミッタ層と同一層に形成された層を含む、請求項3に係る請求項6に記載の半導体装置。前記バイポーラトランジスタは、前記活性層と同一の導電型を有し、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達する前記トランジスタ露出不純物層としてのシンカー層をさらに含み、前記コンタクト露出不純物層は、前記シンカー層と同一層に形成された層を含む、請求項3に係る請求項7に記載の半導体装置。前記素子領域は、前記トランジスタ素子を取り囲む環状に形成され、前記素子領域を前記活性層における他の部分から絶縁分離するための素子分離部により区画されている、請求項1~8のいずれか一項に記載の半導体装置。前記素子分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第1ディープトレンチと、前記第1ディープトレンチの内壁を被覆する第1絶縁膜と、前記第1ディープトレンチ内に充填された第1半導体層とを含む、請求項9に記載の半導体装置。前記コンタクト領域は、前記素子領域内に設けられた素子領域内コンタクト領域を含む、請求項9または10に記載の半導体装置。前記コンタクト領域は、前記素子領域外に設けられた素子領域外コンタクト領域を含む、請求項9~11のいずれか一項に記載の半導体装置。前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、電極パッドとをさらに含み、前記基板コンタクトは、前記電極パッドの直下に設けられたパッド下基板コンタクトを含む、請求項1~12のいずれか一項に記載の半導体装置。前記コンタクト領域は、前記基板コンタクトを取り囲む環状に形成され、前記活性層の前記表面から前記埋め込み絶縁層に達するコンタクト分離部により区画されている、請求項1~13のいずれか一項に記載の半導体装置。前記コンタクト分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第2ディープトレンチと、前記第2ディープトレンチの内壁を被覆する第2絶縁膜と、前記第2ディープトレンチ内に充填された第2半導体層とを含む、請求項14に記載の半導体装置。前記第1導電型および前記第2導電型は互いに同じ導電型であり、n型またはp型である、請求項1~15のいずれか一項に記載の半導体装置。前記第1導電型および前記第2導電型は互いに異なる導電型であり、一方がn型であり、他方がp型である、請求項1~15のいずれか一項に記載の半導体装置。前記基板コンタクトは、前記支持基板における前記貫通コンタクトとの接続部分に形成された底部インプラ層を含む、請求項1~17のいずれか一項に記載の半導体装置。前記基板コンタクトは、前記支持基板と同一の導電型を有する前記底部インプラ層を有する第1基板コンタクトを含む、請求項18に記載の半導体装置。前記基板コンタクトは、前記支持基板と反対の導電型を有する前記底部インプラ層を有する第2基板コンタクトを含む、請求項18または19に記載の半導体装置。前記半導体基板は、前記活性層および前記支持基板がシリコンからなり、前記埋め込み絶縁層が酸化シリコンからなるSOI基板を含む、請求項1~20のいずれか一項に記載の半導体装置。前記貫通コンタクトは、ポリシリコンからなる、請求項1~21のいずれか一項に記載の半導体装置。素子領域およびコンタクト領域が形成された第1導電型の活性層、前記活性層を支持する第2導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板を準備する工程と、前記活性層の表面から前記素子領域および前記コンタクト領域へ選択的に不純物を注入することにより、前記素子領域の表面に露出する第1不純物層と、前記コンタクト領域の表面に露出する第2不純物層とを同時に形成する工程と、前記活性層をエピタキシャル成長させ、前記埋め込み絶縁層に対する前記活性層の前記表面の高さを嵩上げすることにより、前記第1不純物層を、嵩上げされた当該表面との間に間隔を空けたトランジスタ埋め込み不純物層として形成し、同時に、前記第2不純物層を、嵩上げされた当該表面との間に間隔を空けたコンタクト埋め込み不純物層として形成する工程と、前記トランジスタ埋め込み不純物層を有するトランジスタ素子を、前記素子領域に形成する工程と、前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達するトレンチを形成する工程、および当該トレンチ内に前記活性層および前記支持基板の両方に接する貫通コンタクトを埋設する工程を行うことにより、前記コンタクト埋め込み不純物層および前記貫通コンタクトを有する基板コンタクトを、前記コンタクト領域に形成する工程とを含む、半導体装置の製造方法。前記基板コンタクトの形成後に、前記活性層の前記表面にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜における前記コンタクト領域上の一部を除去することにより、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅よりも小さい幅の開口を前記フィールド絶縁膜に形成する工程とをさらに含む、請求項23に記載の半導体装置の製造方法。前記トランジスタ素子を形成する工程は、前記トランジスタ埋め込み不純物層の形成後、前記活性層の表面から前記素子領域へ選択的に不純物を注入することにより、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層を、前記トランジスタ埋め込み不純物層上に形成する工程をさらに含み、前記基板コンタクトを形成する工程は、前記素子領域への前記不純物の注入時に前記コンタクト領域へ選択的に不純物を同時に注入することにより、前記活性層の前記表面の一部を形成するコンタクト露出不純物層を、前記コンタクト埋め込み不純物層上に形成する工程をさらに含む、請求項23または24に記載の半導体装置の製造方法。前記トランジスタ埋め込み不純物層を形成する工程は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するCMOS埋め込み層を形成する工程と、前記活性層と反対の導電型を有するCMOSアイソレーション層を形成する工程とを含み、前記トランジスタ素子を形成する工程は、前記CMOS埋め込み層を有する第1トランジスタおよび前記CMOSアイソレーション層を有する第2トランジスタからなるCMOSトランジスタを形成する工程を含み、前記コンタクト埋め込み不純物層を形成する工程は、前記CMOS埋め込み層を形成する工程および/または前記CMOSアイソレーション層を形成する工程と同時に行う工程を含む、請求項23~25のいずれか一項に記載の半導体装置の製造方法。前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有する第1ウェル層を、前記CMOS埋め込み層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と反対の導電型を有する第1ソース層および第1ドレイン層を、前記第1ウェル層の表層部に互いに間隔を空けて形成する工程と、前記活性層と反対の導電型を有する第2ウェル層を、前記CMOSアイソレーション層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と同一の導電型を有する第2ソース層および第2ドレイン層を、前記第2ウェル層の表層部に互いに間隔を空けて形成する工程とを含み、前記コンタクト露出不純物層を形成する工程は、前記第1ウェル層を形成する工程、前記第2ウェル層を形成する工程、前記第1ソース層を形成する工程、前記第1ドレイン層を形成する工程、前記第2ソース層を形成する工程および前記第2ドレイン層を形成する工程のいずれかの工程と同時に行う工程を含む、請求項25に係る請求項26に記載の半導体装置の製造方法。前記トランジスタ埋め込み不純物層を形成する工程は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するコレクタ層を形成する工程を含み、前記トランジスタ素子を形成する工程は、前記コレクタ層を有するバイポーラトランジスタを形成する工程を含み、前記コンタクト埋め込み不純物層を形成する工程は、前記コレクタ層を形成する工程と同時に行う工程を含む、請求項23~27のいずれか一項に記載の半導体装置の製造方法。前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、前記活性層と反対の導電型を有するベース層を、前記コレクタ層との間に間隔が空くように形成する工程と、前記活性層と同一の導電型を有するエミッタ層を、前記ベース層の表層部に形成する工程とを含み、前記コンタクト露出不純物層を形成する工程は、前記ベース層を形成する工程および/または前記エミッタ層を形成する工程と同時に行う工程を含む、請求項25に係る請求項28に記載の半導体装置の製造方法。前記トランジスタ露出不純物層を形成する工程は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有するシンカー層を、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達するように形成する工程を含み、前記コンタクト露出不純物層を形成する工程は、前記シンカー層を形成する工程と同時に行う工程を含む、請求項25に係る請求項29に記載の半導体装置の製造方法。前記トレンチを形成する工程は、ドライエッチングにより、前記活性層の前記表面から前記埋め込み絶縁層までのハーフトレンチを形成する工程と、ウエットエッチングにより、前記ハーフトレンチの底壁を形成する前記埋め込み絶縁層を除去する工程とを含む、請求項23~30のいずれか一項に記載の半導体装置の製造方法。前記支持基板に達する前記トレンチを形成した後、前記貫通コンタクトの埋設に先立って、前記トレンチの底壁に不純物を注入することにより、前記支持基板に底部インプラ層を形成する工程をさらに含む、請求項23~31のいずれか一項に記載の半導体装置の製造方法。前記支持基板に達する前記トレンチの形成後、前記素子領域を前記活性層の他の部分から絶縁分離するための素子分離部と、前記コンタクト領域を前記活性層の他の部分から絶縁分離するためのコンタクト分離部とを同時に形成する工程をさらに含む、請求項23~32のいずれか一項に記載の半導体装置の製造方法。前記素子分離部および前記コンタクト分離部を形成する工程は、前記素子領域および前記コンタクト領域それぞれを取り囲むように、前記活性層の前記表面から前記埋め込み絶縁層に達する環状のディープトレンチを形成する工程と、各前記ディープトレンチの内壁を被覆する絶縁膜を形成する工程と、各前記ディープトレンチ内に半導体層を充填する工程とを含む、請求項33に記載の半導体装置の製造方法。本発明の目的は、埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供することである。本発明の半導体装置は、素子領域およびコンタクト領域が形成された第1導電型の活性層、前記活性層を支持する第2導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板と、前記素子領域に形成され、前記活性層の表面との間に間隔を空けて前記活性層内に形成されたトランジスタ埋め込み不純物層を有するトランジスタ素子と、前記コンタクト領域に形成され、前記トランジスタ埋め込み不純物層と同一層に形成されたコンタクト埋め込み不純物層、および前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達する貫通コンタクトを有する基板コンタクトとを含む。この構成によれば、基板コンタクトの貫通コンタクトにより、支持基板と活性層とを電気的に接続することができる。これにより、支持基板の電位を固定したり、活性層の表面から支持基板に対して電流を流したりすることができる。また、貫通コンタクトの周囲に形成された、活性層の他の部分よりも低い抵抗を有するコンタクト埋め込み不純物層も貫通コンタクト同様に、支持基板と活性層との電気的な接続に寄与させることができる。その結果、支持基板と活性層との間の導電路全体基板コンタクトにおける活性層の表面に沿う方向での断面積を大きくすることができる。よって、当該導電路の抵抗を低くすることができる。しかもコンタクト埋め込み不純物層は、同一半導体基板に形成されたトランジスタ素子のトランジスタ埋め込み不純物層と互いに同一層に形成された層である。この互いに同一層に形成された層とは、同一の工程により互いに同時進行で作製される層同士の関係を指し、たとえば、本発明の製造方法における第1不純物層と第2不純物層との関係を指す。具体的には、本発明の半導体装置の製造方法は、素子領域およびコンタクト領域が形成された第1導電型の活性層、前記活性層を支持する第2導電型の支持基板、および前記活性層と前記支持基板との間に挟まれ、前記活性層と前記支持基板とを電気的に絶縁する埋め込み絶縁層を有する半導体基板を準備する工程と、前記活性層の表面から前記素子領域および前記コンタクト領域へ選択的に不純物を注入することにより、前記素子領域の表面に露出する第1不純物層と、前記コンタクト領域の表面に露出する第2不純物層とを同時に形成する工程と、前記活性層をエピタキシャル成長させ、前記埋め込み絶縁層に対する前記活性層の前記表面の高さを嵩上げすることにより、前記第1不純物層を、嵩上げされた当該表面との間に間隔を空けたトランジスタ埋め込み不純物層として形成し、同時に、前記第2不純物層を、嵩上げされた当該表面との間に間隔を空けたコンタクト埋め込み不純物層として形成する工程と、前記トランジスタ埋め込み不純物層を有するトランジスタ素子を、前記素子領域に形成する工程と、前記活性層の前記表面から前記コンタクト埋め込み不純物層および前記埋め込み絶縁層を貫通して前記支持基板に達するトレンチを形成する工程、および当該トレンチ内に前記活性層および前記支持基板の両方に接する貫通コンタクトを埋設する工程を行うことにより、前記コンタクト埋め込み不純物層および前記貫通コンタクトを有する基板コンタクトを、前記コンタクト領域に形成する工程とを含む。すなわち、第2不純物層を経て形成されるコンタクト埋め込み不純物層は、第1不純物層を経て形成されるトランジスタ埋め込み不純物層と互いに同一層であり、これらの層は、活性層の表面から不純物を注入し、その後、活性層をエピタキシャル成長させることにより同時に形成される。この方法によれば、不純物を注入する領域を大きくすることにより、活性層の表面に沿うコンタクト埋め込み不純物層の領域を簡単に大きくすることができる。そのため、基板電位コンタクトのためのホールの側面にドーパントを注入してSOI層に不純物領域を形成する特許文献2の方法とりわけ、特許文献2の[図19]に開示された方法により作製する場合に比べて、コンタクト埋め込み不純物層の断面積を大きくすることができる。その結果、従来の半導体装置に比べて、基板コンタクトの抵抗を一層低くすることができる。また、本発明では、上記のように、コンタクト埋め込み不純物層が活性層への不純物注入および活性層のエピタキシャル成長を経て形成される。そのため、前記基板コンタクトの形成後に、前記活性層の前記表面にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜における前記コンタクト領域上の一部を除去することにより、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅よりも小さい幅の開口を前記フィールド絶縁膜に形成する工程とを実行することにより、前記活性層の前記表面に沿う前記コンタクト埋め込み不純物層の幅を、前記フィールド絶縁膜の前記開口の幅よりも大きくすることができる。また、本発明では、前記トランジスタ素子が、前記トランジスタ埋め込み不純物層上に形成され、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層をさらに含む場合、前記基板コンタクトは、前記トランジスタ露出不純物層と同一層に形成され、前記貫通コンタクトに接するコンタクト露出不純物層をさらに含むことが好ましい。この構成によれば、活性層において、支持基板と活性層との間の導電路として利用できる部分を増やすことができるので、基板コンタクトの抵抗をより一層低くすることができる。このような構成は、前記トランジスタ素子を形成する工程において、前記トランジスタ埋め込み不純物層の形成後、前記活性層の表面から前記素子領域へ選択的に不純物を注入することにより、前記活性層の前記表面の一部を形成するトランジスタ露出不純物層を、前記トランジスタ埋め込み不純物層上に形成する工程を実行し、さらに、前記基板コンタクトを形成する工程において、前記素子領域への前記不純物の注入時に前記コンタクト領域へ選択的に不純物を同時に注入することにより、前記活性層の前記表面の一部を形成するコンタクト露出不純物層を、前記コンタクト埋め込み不純物層上に形成する工程を実行することにより作製することができる。この方法によれば、コンタクト露出不純物層を形成する際の活性層への不純物の注入深さを、コンタクト埋め込み不純物層を形成する際の活性層のエピタキシャル成長量に関連させて設計することにより、コンタクト露出不純物層を個別に制御することができる。したがって、得ようとする基板コンタクトの特性に応じて、コンタクト埋め込み不純物層およびコンタクト露出不純物層それぞれの不純物濃度を精密に制御することができる。その結果、不純物濃度の増減に伴って変化するコンタクト埋め込み不純物層およびコンタクト露出不純物層それぞれの抵抗値を精密に制御することができる。また、埋め込み絶縁層に近い不純物層コンタクト埋め込み不純物層をエピタキシャル成長により形成し、活性層の表面に近い不純物層コンタクト露出不純物層をその表面からの不純物注入により形成するので、活性層の厚さ方向縦方向に沿って、不純物層を満遍なく形成することができる。したがって、高いアスペクト比の貫通コンタクトを形成する場合でも、そのような貫通コンタクト全体を不純物層で取り囲むことができる。その結果、支持基板へ大電流を流すことができるので、縦型デバイスにも適用することができる。また、本発明では、前記トランジスタ素子が、第1トランジスタおよび第2トランジスタからなるCMOSComplementaryMetalOxideSemiconductorトランジスタを含み、前記第1トランジスタが、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのCMOS埋め込み層たとえば、n型を含み、前記第2トランジスタが、前記活性層と反対の導電型を有する前記トランジスタ埋め込み不純物層としてのCMOSアイソレーション層たとえば、p型を含む場合、前記コンタクト埋め込み不純物層は、前記CMOS埋め込み層および/または前記CMOSアイソレーション層と同一層に形成された層を含んでいてもよい。すなわち、基板コンタクトの低抵抗化を発現するにあたって、CMOSComplementaryMetalInsulatorSemiconductorトランジスタのCMOS埋め込み層および/またはCMOSアイソレーション層と同一層に形成された層を利用することができる。このような構成は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するCMOS埋め込み層を形成する工程と、前記活性層と反対の導電型を有するCMOSアイソレーション層を形成する工程とを実行した後、前記CMOS埋め込み層を有する第1トランジスタおよび前記CMOSアイソレーション層を有する第2トランジスタからなるCMOSトランジスタを形成する工程を実行し、さらに、前記CMOS埋め込み層を形成する工程および/または前記CMOSアイソレーション層を形成する工程と、前記コンタクト埋め込み不純物層を形成する工程とを同時に行うことにより作製することができる。また、本発明では、前記第1トランジスタが、前記活性層と同一の導電型を有し、前記CMOS埋め込み層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第1ウェル層と、前記活性層と反対の導電型を有し、前記第1ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第1ソース層および第1ドレイン層とを含み、前記第2トランジスタが、前記活性層と反対の導電型を有し、前記CMOSアイソレーション層に対して前記活性層の前記表面側から接する前記トランジスタ露出不純物層としての第2ウェル層と、前記活性層と同一の導電型を有し、前記第2ウェル層の表層部に互いに間隔を空けて形成された前記トランジスタ露出不純物層としての第2ソース層および第2ドレイン層とを含む場合、前記コンタクト露出不純物層は、前記第1ウェル層、前記第2ウェル層、前記第1ソース層、前記第1ドレイン層、前記第2ソース層および前記第2ドレイン層のいずれかの層と同一層に形成された層を含んでいてもよい。すなわち、基板コンタクトの低抵抗化を発現するにあたって、CMOSトランジスタの第1ウェル層、第2ウェル層、第1ソース層、第1ドレイン層、第2ソース層および第2ドレイン層のいずれかの層と同一層に形成された層を利用することができる。このような構成は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有する第1ウェル層を、前記CMOS埋め込み層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と反対の導電型を有する第1ソース層および第1ドレイン層を、前記第1ウェル層の表層部に互いに間隔を空けて形成する工程と、前記活性層と反対の導電型を有する第2ウェル層を、前記CMOSアイソレーション層に対して前記活性層の前記表面側から接するように形成する工程と、前記活性層と同一の導電型を有する第2ソース層および第2ドレイン層を、前記第2ウェル層の表層部に互いに間隔を空けて形成する工程とを実行し、さらに、前記第1ウェル層を形成する工程、前記第2ウェル層を形成する工程、前記第1ソース層を形成する工程、前記第1ドレイン層を形成する工程、前記第2ソース層を形成する工程および前記第2ドレイン層を形成する工程のいずれかの工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。また、本発明では、前記トランジスタ素子が、バイポーラトランジスタを含み、前記バイポーラトランジスタが、前記活性層と同一の導電型を有する前記トランジスタ埋め込み不純物層としてのコレクタ層を含む場合、前記コンタクト埋め込み不純物層は、前記コレクタ層と同一層に形成された層を含んでいてもよい。すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのコレクタ層と同一層に形成された層を利用することができる。このような構成は、前記トランジスタ埋め込み不純物層として、前記活性層と同一の導電型を有するコレクタ層を形成する工程を実行した後、前記コレクタ層を有するバイポーラトランジスタを形成する工程を実行し、さらに、前記コレクタ層を形成する工程と前記コンタクト埋め込み不純物層を形成する工程とを同時に行うことにより作製することができる。また、本発明では、前記バイポーラトランジスタが、前記活性層と反対の導電型を有し、前記コレクタ層との間に間隔を空けて形成された前記トランジスタ露出不純物層としてのベース層と、前記活性層と同一の導電型を有し、前記ベース層の表層部に形成された前記トランジスタ露出不純物層としてのエミッタ層とを含む場合、前記コンタクト露出不純物層は、前記ベース層および/または前記エミッタ層と同一層に形成された層を含んでいてもよい。すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのベース層および/またはエミッタ層と同一層に形成された層を利用することができる。このような構成は、前記トランジスタ露出不純物層として、前記活性層と反対の導電型を有するベース層を、前記コレクタ層との間に間隔が空くように形成する工程と、前記活性層と同一の導電型を有するエミッタ層を、前記ベース層の表層部に形成する工程とを実行し、さらに、前記ベース層を形成する工程および/または前記エミッタ層を形成する工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。また、本発明では、前記バイポーラトランジスタが、前記活性層と同一の導電型を有し、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達する前記トランジスタ露出不純物層としてのシンカー層をさらに含む場合、前記コンタクト露出不純物層は、前記シンカー層と同一層に形成された層を含んでいてもよい。すなわち、基板コンタクトの低抵抗化を発現するにあたって、バイポーラトランジスタのシンカー層と同一層に形成された層を利用することができる。このような構成は、前記トランジスタ露出不純物層として、前記活性層と同一の導電型を有するシンカー層を、前記活性層の前記表面から前記ベース層を迂回して前記コレクタ層に達するように形成する工程を実行し、前記シンカー層を形成する工程と、前記コンタクト露出不純物層を形成する工程とを同時に行うことにより作製することができる。また、本発明では、前記素子領域は、前記トランジスタ素子を取り囲む環状に形成され、前記素子領域を前記活性層における他の部分から絶縁分離するための素子分離部により区画されていてもよい。その場合、前記素子分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第1ディープトレンチと、前記第1ディープトレンチの内壁を被覆する第1絶縁膜と、前記第1ディープトレンチ内に充填された第1半導体層とを含むことが好ましい。そして、前記コンタクト領域は、素子領域内に設けられていてもよいし、素子領域外に設けられていてもよい。あるいは、前記半導体装置が、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、電極パッドとをさらに含む場合、前記基板コンタクトは、前記電極パッドの直下に設けられていてもよい。このように本発明では、コンタクト領域を、活性層上の様々な場所に配置することができる。さらに、コンタクト領域を素子領域と同様に、前記基板コンタクトを取り囲む環状に形成されたコンタクト分離部に区画することにより、コンタクト領域を活性層の他の部分から電気的に絶縁することができる。この場合には、コンタクト領域がどのように配置されていても、コンタクト領域を活性層の他の部分から独立させることができるので、支持基板の電位を自由に制御することができる。なお、コンタクト分離部は、前記活性層の前記表面から前記埋め込み絶縁層に達する環状の第2ディープトレンチと、前記第2ディープトレンチの内壁を被覆する第2絶縁膜と、前記第2ディープトレンチ内に充填された第2半導体層とを含むことが好ましい。素子分離部およびコンタクト分離部は、前記支持基板に達する前記トレンチの形成後、同時に形成することが好ましい。たとえば、前記素子領域および前記コンタクト領域それぞれを取り囲むように、前記活性層の前記表面から前記埋め込み絶縁層に達する環状のディープトレンチを形成する工程と、各前記ディープトレンチの内壁を被覆する絶縁膜を形成する工程と、各前記ディープトレンチ内に半導体層を充填する工程とを実行することにより、同時に形成することができる。また、本発明では、貫通コンタクトの形成にあたって、前記トレンチを形成する工程は、ドライエッチングにより、前記活性層の前記表面から前記埋め込み絶縁層までのハーフトレンチを形成する工程と、ウエットエッチングにより、前記ハーフトレンチの底壁を形成する前記埋め込み絶縁層を除去する工程とを含んでいてもよい。ドライエッチングおよびウエットエッチングの組み合わせによりトレンチが形成される場合でも、上記のように素子分離部およびコンタクト分離部が、基板コンタクトのトレンチの形成後に形成されるのであれば、ウエットエッチングに用いられるエッチング媒体と、ディープトレンチの内壁を被覆する絶縁膜との接触を防止することができる。したがって、エッチング媒体による絶縁膜の性質の変化を防止することができる。また、本発明では、前記第1導電型および前記第2導電型は、互いに同じ導電型であり、n型またはp型であってもよく、互いに異なる導電型であり、一方がn型であり、他方がp型であってもよい。すなわち、第1の形態活性層:n型、支持基板:n型、第2の形態活性層:p型、支持基板:p型、第3の形態活性層:n型、支持基板:p型および第4の形態活性層:p型、支持基板:n型のいずれの形態であってもよい。また、本発明では、前記基板コンタクトは、前記支持基板における前記貫通コンタクトとの接続部分に形成された底部インプラ層を含んでいてもよい。その場合、前記底部インプラ層は、前記支持基板と同一の導電型を有していてもよいし、前記支持基板と反対の導電型を有していてもよい。底部インプラ層が支持基板と反対の導電型である場合には、基板コンタクト底部インプラ層と支持基板との間にpn接合が形成されるので、これらの接合をGND接地用のダイオードなどとして利用することができる。支持基板に底部インプラ層を形成する場合には、たとえば、前記支持基板に達する前記トレンチを形成した後、前記貫通コンタクトの埋設に先立って、前記トレンチの底壁に不純物を注入することにより、前記支持基板に底部インプラ層を形成する工程を実行する。また、他の手法として、前記支持基板の不純物濃度を、底部インプラ層として機能し得る程度に予め濃くする手法や、半導体基板の作製に先立って、支持基板の所定箇所に不純物を注入して底部インプラ層を形成し、その底部インプラ層を形成した後に、支持基板に埋め込み絶縁層および活性層を形成する手法が挙げられる。後者の手法の具体的な方法としては、たとえば、半導体基板として下記SOI基板を使用する場合、シリコン基板とシリコン活性層との貼り合わせ前に、不純物注入により、シリコン基板に底部インプラ層を形成すればよい。また、本発明では、前記半導体基板は、前記活性層および前記支持基板がシリコンSiからなり、前記埋め込み絶縁層が酸化シリコンSiO2からなるSOI基板を含んでいてもよい。その場合、前記貫通コンタクトは、ポリシリコンPoly-Siからなることが好ましい。この構成により、支持基板と貫通コンタクトとの接合を、シリコン同士同種類材料の接合とすることができる。その結果、貫通コンタクトの熱膨張係数を、支持基板の熱膨張係数に近づけることができる。そのため、貫通コンタクトおよび支持基板を、ほぼ同じ度合で熱膨張および熱収縮させることができる。よって、一方の部材のみが熱膨張や熱収縮することによって、他方の部材が破損することを防止することができる。さらに、エレクトロマイグレーションやイオンマイグレーションを抑制することもできる。また、貫通コンタクトが重金属によって汚染されることを防止することもできる。これらの結果、信頼性に優れる半導体装置を提供することができる。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態を示す半導体装置のレイアウト図である。半導体装置1は、平面視四角形状に形成された半導体基板としての厚膜SOISiliconOnInsulator基板2を備えている。厚膜SOI基板2の表面には、複数の電極パッドPAD3、複数の素子領域4および複数のコンタクト領域5が形成されている。電極パッド3は、半導体装置1の周縁に沿って配置されている。素子領域4は、電極パッド3で取り囲まれる半導体装置1の中央部に配置されている。各素子領域4は、平面視四角環状の素子分離部6により区画されており、各素子分離部6の内側に、トランジスタ素子としてのCMOSComplementaryMetalOxideSemiconductorトランジスタ7またはバイポーラトランジスタ8が形成されている。各CMOSトランジスタ7および各バイポーラトランジスタ8は、素子分離部6により取り囲まれている。また、CMOSトランジスタ7は、この実施形態では、第1トランジスタとしてのp型MOSFETMetalOxideSemiconductorFieldEffectTransistor9および第2トランジスタとしてのn型MOSFET10を有している。バイポーラトランジスタ8は、この実施形態では、npnバイポーラトランジスタ8である。いくつかのコンタクト領域5は、平面視四角環状のコンタクト分離部11により区画されており、各コンタクト分離部11の内側に、基板コンタクト第1基板コンタクトとしてのn型基板コンタクト12および第2基板コンタクトとしてのp型基板コンタクト13が形成されている。区画されたコンタクト領域5は、素子領域内コンタクト領域として素子領域4内、または素子領域外コンタクト領域として素子領域4外に配置されている。また、素子領域4外のコンタクト領域5のいくつかは、平面視で電極パッド3に重なるように、電極パッド3の直下に配置されている。一方、コンタクト分離部11で区画された領域を除く残りのコンタクト領域5は、コンタクト分離部11のような境界で区画されておらず、たとえば、素子領域4の一部またはSOI基板における素子領域4以外の部分を利用して形成されている。図2は、本発明の一実施形態に示す半導体装置の模式的な部分断面図である。図2を参照して、図1において矢印A~Eで示すCMOSトランジスタ7、npnバイポーラトランジスタ8、n型基板コンタクト12、パッド下にn型基板コンタクトを配置した例としてのn型基板コンタクト12DTI分離形状で、かつPAD下に配置する場合図2ではPAD下の場合と表記およびDTIで基板コンタクトを分離し、かつp型で構成した例としてのp型基板コンタクト13DTI:DeepTrenchIsolation分離の内部構成を説明する。CMOSトランジスタ7等が形成された厚膜SOI基板2は、支持基板としてのn型Si基板14上に、埋め込み絶縁層としてのSiO2からなるBOXBuriedOXide層15を介して、n-型Siからなる活性層16を積層した構造を有している。活性層16とSi基板14とは、これらの間に挟まれたBOX層15によって互いに電気的に絶縁されている。厚膜SOI基板2の各層の厚さは、BOX層15の厚さが、たとえば、0.5μm~5μmであり、活性層16の厚さが、たとえば、8~30μmである。なお、Si基板14の厚さは、最終要求仕様に応じて、研削工程により決定される。また、n-型活性層16の不純物濃度は、たとえば、1×1014cm-3~2×1015cm-3である。CMOSトランジスタ7およびnpnバイポーラトランジスタ8の素子領域4を区画する素子分離部6は、活性層16の表面17からBOX層15に達する環状の第1ディープトレンチ18と、第1ディープトレンチ18の内壁側壁および底壁を被覆する第1絶縁膜としての第1トレンチ薄膜19と、第1トレンチ薄膜19の内側を埋め尽くすように第1ディープトレンチ18に充填された第1半導体層としての第1ポリシリコン層20とによって形成されている。n型基板コンタクト12DTI分離形状で、かつPAD下に配置する場合およびp型基板コンタクト13DTI分離形状のコンタクト領域5を区画するコンタクト分離部11は、活性層16の表面17からBOX層15に達する環状の第2ディープトレンチ21と、第2ディープトレンチ21の内壁側壁および底壁を被覆する第2絶縁膜としての第2トレンチ薄膜22と、第2トレンチ薄膜22の内側を埋め尽くすように第2ディープトレンチ21に充填された第2半導体層としての第2ポリシリコン層23とによって形成されている。この実施形態では、第1および第2ディープトレンチ18,21は、同じ深さで形成されている。これにより、各素子領域4およびコンタクト領域5n型基板コンタクト12DTI分離形状で、かつPAD下に配置する場合およびp型基板コンタクト13DTI分離形状の領域のみは、第1または第2ディープトレンチ18,21に囲まれ、BOX層15および第1または第2トレンチ薄膜19,22により、その周囲の部分から完全に絶縁分離完全誘電体分離された島状に形成されている。また、活性層16の表面17には、SiO2からなるフィールド絶縁膜24たとえば、厚さが0.5μm~1.0μm、SiO2からなる第1層間絶縁膜25たとえば、厚さが0.5μm~1.0μm、第2層間絶縁膜26たとえば、厚さが1.0μm~2.0μmおよびSiNからなる表面保護膜27が順に積層されている。そして、第2層間絶縁膜26上に電極パッド3が形成されている。表面保護膜27には、電極パッド3の一部を露出させるパッド開口28が形成されている。<CMOSトランジスタ7>CMOSトランジスタ7は、上記したように、p型チャネルのp型MOSFET9と、n型チャネルのn型MOSFET10とを有している。p型MOSFET9は、CMOSComplementaryMetalOxideSemiconductor埋め込み層としてのn型のB/LBuriedLayer層29と、第1ウェル層としてのn型ウェル30と、第1ソース層および第1ドレイン層としてのp型ソース層32およびp型ドレイン層31とを有している。B/L層29は、BOX層15および活性層16の表面17それぞれとの間に間隔が空くように、活性層16内に埋め込まれた層である。B/L層29の厚さは、作製方法により適宜変更することができるが、たとえば、3μm~9μmである。また、n型のB/L層29の不純物濃度は、たとえば、1×1015cm-3~1×1016cm-3である。n型ウェル30は、B/L層29に対して活性層16の表面17側から接するように形成され、その上部が活性層16の表面17の一部を形成する層である。n型ウェル30の厚さ深さは、たとえば、2.0μm~3.0μmである。また、n型ウェル30の不純物濃度は、たとえば、1×1016cm-3~5×1016cm-3である。p型ソース層32およびp型ドレイン層31は、n型ウェル30の表層部において、活性層16の表面17に沿って互いに間隔を空けて形成されている。このp型MOSFET9では、n型ウェル30におけるp型ソース層32とp型ドレイン層31との間に挟まれる部分がp型チャネル領域33である。また、p型ソース層32およびp型ドレイン層31の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。p型チャネル領域33上には、ゲート絶縁膜34が形成されており、ゲート絶縁膜34上には、ゲート電極35が形成されている。また、ゲート絶縁膜34およびゲート電極35の周囲には、サイドウォール36が形成されている。n型MOSFET10は、CMOS埋め込み層としてのp型のL/ILowerIsolation層37と、第2ウェル層としてのp型ウェル38と、第2ソース層および第2ドレイン層としてのn型ソース層40およびn型ドレイン層39とを有している。L/I層37は、BOX層15に接し、活性層16の表面17との間に間隔が空くように、活性層16内に埋め込まれた層である。L/I層37の厚さは、たとえば、5μm~15μmで、B/L層29の厚さよりも大きい。また、p型のL/I層37の不純物濃度は、たとえば、1×1015cm-3~1×1017cm-3である。p型ウェル38は、L/I層37に対して活性層16の表面17側から接するように形成され、その上部が活性層16の表面17の一部を形成する層である。p型ウェル38の厚さ深さは、たとえば、1.5μm~2.5μmである。また、p型ウェル38の不純物濃度は、たとえば、5×1015cm-3~1×1017cm-3である。n型ソース層40およびn型ドレイン層39は、p型ウェル38の表層部において、活性層16の表面17に沿って互いに間隔を空けて形成されている。このn型MOSFET10では、p型ウェル38におけるn型ソース層40とn型ドレイン層39との間に挟まれる部分がn型チャネル領域41である。また、n型ソース層40およびn型ドレイン層39の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。n型チャネル領域41上には、ゲート絶縁膜42が形成されており、ゲート絶縁膜42上には、ゲート電極43が形成されている。また、ゲート絶縁膜42およびゲート電極43の周囲には、サイドウォール44が形成されている。CMOSトランジスタ7が形成された素子領域4において、第1層間絶縁膜25上には、p型ソース配線46、p型ドレイン配線45、n型ソース配線48およびn型ドレイン配線47が形成されている。これらの配線45~48はそれぞれ、第1層間絶縁膜25およびフィールド絶縁膜24を貫通してp型ソース層32、p型ドレイン層31、n型ソース層40およびn型ドレイン層39に接続されている。<npnバイポーラトランジスタ8>npnバイポーラトランジスタ8は、トランジスタ埋め込み層としてのn型のコレクタ層49と、トランジスタ露出不純物層としての、p型のベース層50、n型のエミッタ層51およびn型のシンカー層52とを有している。コレクタ層49は、BOX層15および活性層16の表面17それぞれとの間に間隔が空くように、活性層16内に埋め込まれた層である。コレクタ層49の厚さは、この実施形態では、B/L層29の厚さと同じ大きさであり、たとえば、3μm~9μmである。また、n型のコレクタ層49の不純物濃度は、たとえば、1×1015cm-3~1×1016cm-3である。ベース層50は、コレクタ層49との間に間隔が空くようにコレクタ層49の上方に形成され、その上部が活性層16の表面17の一部を形成する層である。ベース層50の厚さ深さは、この実施形態では、p型ウェル38の厚さと同じ大きさであり、たとえば、1.5μm~2.5μmである。また、p型のベース層50の不純物濃度は、たとえば、5×1015cm-3~1×1017cm-3である。シンカー層52は、ベース層50との間に間隔が空くように、活性層16の表面17に沿ってベース層50と隣接して形成されている。シンカー層52は、活性層16の表面17からベース層50の側方を通ってコレクタ層49の上部に接続されている。また、n型のシンカー層52は、その上部が残りの部分よりも不純物濃度が高いn型のシンカーコンタクト領域53とされている。シンカー層52の厚さ深さは、たとえば、3.0μm~5.0μmである。また、n型シンカー層52の不純物濃度シンカーコンタクト領域53以外の部分の濃度は、たとえば、1×1018cm-3~5×1019cm-3である。シンカーコンタクト領域53の厚さ深さは、この実施形態では、n型ソース層40およびn型ドレイン層39の厚さと同じ大きさである。また、n型のシンカーコンタクト領域53の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。エミッタ層51は、ベース層50におけるシンカー層52に近い側の端部および遠い側の端部のうち遠い側の端部において、ベース層50の表層部にウェル状に形成されている。これにより、ベース層50におけるシンカー層52に遠い側の端部では、エミッタ層51が活性層16の表面17の一部を形成している。エミッタ層51の厚さ深さは、この実施形態では、シンカーコンタクト領域53の厚さと同じ大きさである。npnバイポーラトランジスタ8が形成された素子領域4において、第1層間絶縁膜25上には、コレクタ配線54、ベース配線55およびエミッタ配線56が形成されている。これらの配線54~56はそれぞれ、第1層間絶縁膜25およびフィールド絶縁膜24を貫通してシンカー層52シンカーコンタクト領域53、ベース層50およびエミッタ層51に接続されている。シンカーコンタクト領域53に接続されたコレクタ配線54は、シンカー層52を介してコレクタ層49に電気的に接続される。<n型基板コンタクト12>n型基板コンタクト12は、n型Si基板14に対してSi基板14と同一の導電型n型の部分によりオーミックコンタクトを形成するものであって、コンタクト埋め込み不純物層としてのn型コンタクト埋め込み層57と、貫通コンタクト58と、コンタクト露出不純物層としてのn型コンタクト露出層59と、n型底部インプラ層60とを有している。n型コンタクト埋め込み層57は、この実施形態では、B/L層29およびコレクタ層49と互いに同一層に形成された層である。ここで、互いに同一層に形成された層とは、後述する図3A~図3Nに示すように、同一の工程により互いに同時進行で作製される層同士の関係を指している以下、同様。つまり、n型コンタクト埋め込み層57は、B/L層29およびコレクタ層49と同一の工程により作製される。したがって、n型コンタクト埋め込み層57の厚さ深さは、この実施形態では、B/L層29およびコレクタ層49の厚さと同じ大きさである。貫通コンタクト58は、n型不純物がドーピングされたポリシリコンからなり、活性層16の表面17から活性層16およびBOX層15を貫通してSi基板14に達する平面視長方形状の柱状に形成されている。具体的には、柱状の貫通コンタクト58は、活性層16を貫通するコンタクト本体61と、BOX層15を貫通してSi基板14に接続されたコンタクト底部62とを含み、コンタクト底部62がコンタクト本体61よりも幅広に形成されている。この幅広のコンタクト底部62には、貫通コンタクト58の長手方向平面視の長辺に沿う方向に沿って延びる細長い空隙63が形成されている。なお、空隙63は、半導体装置1の作製条件によって形成されないこともある。この実施形態では、貫通コンタクト58の本体の周面に接するように、n型コンタクト埋め込み層57がコンタクト本体61を取り囲んでいる。コンタクト本体61を取り囲むn型コンタクト埋め込み層57の範囲は、コンタクト本体61の平面視形状によらず自由な大きさに設定できる。コンタクト本体61の平面サイズは、貫通コンタクト58の深さ、アスペクト比に制限されるが、たとえば、短辺が1μm~4μmであり、長辺は制限がない。また、n型の貫通コンタクト58の不純物濃度は、ポリシリコンに不純物をドーピングすることにより自由に選択することができる。n型コンタクト露出層59は、コンタクト本体61の上部活性層16に近い側の端部の周面に接するようにコンタクト本体61を取り囲むn型環状コンタクトウェル64と、活性層16の表層部において当該コンタクト本体61の上部と互いに混在するように形成され、Si基板14の電位を取り出すためのn型コンタクト取り出し部65とを含んでいる。ここで、n型コンタクト取り出し部65とコンタクト本体61の上部とが互いに混在するとは、たとえば、活性層16およびコンタクト本体61がいずれもSiコンタクト本体61はPoly-Siからなる結果、活性層16に不純物を注入してn型コンタクト取り出し部65を形成した際に、コンタクト本体61の上部の不純物濃度がn型コンタクト取り出し部65の不純物濃度に準じて規定されて、コンタクト本体61がn型コンタクト取り出し部65の一部と一体化することである以下、同様。n型環状コンタクトウェル64は、この実施形態では、n型ウェル30と互いに同一層に形成された層である。したがって、n型環状コンタクトウェル64の厚さは、この実施形態では、n型ウェル30の厚さと同じ大きさである。n型コンタクト取り出し部65は、この実施形態では、シンカー層52と互いに同一層に形成された層であり、シンカー層52と同様に、その上部が残りの部分よりも不純物濃度が高いn型の電位取り出し用コンタクト領域66とされている。n型コンタクト取り出し部65の厚さ深さは、この実施形態では、シンカー層52の厚さと同じ大きさであり、たとえば、3.0μm~5.0μmである。また、n型コンタクト取り出し部65の不純物濃度n型電位取り出し用コンタクト領域66以外の部分の濃度は、たとえば、n型環状コンタクトウェル64の濃度と、n型コンタクト取り出し部65の濃度とを合わせた濃度である。n型電位取り出し用コンタクト領域66の厚さ深さは、この実施形態では、n型ソース層40、n型ドレイン層39およびシンカーコンタクト領域53の厚さと同じ大きさである。また、n型電位取り出し用コンタクト領域66の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。n型底部インプラ層60は、Si基板14の表層部に形成されており、貫通コンタクト58のコンタクト底部62に接続されている。また、n型底部インプラ層60の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。このn型基板コンタクト12は、Si基板14n型と底部インプラ層n型の導電型が同じであることから、Si基板14との間にオーミックコンタクトを形成する。n型基板コンタクト12が形成されたコンタクト領域5において、フィールド絶縁膜24には、n型コンタクト取り出し部65を露出させる開口67が形成されている。この開口67は、活性層16の表面17に沿う幅が、同方向に沿うn型コンタクト埋め込み層57の幅よりも小さくなっている。また、第1層間絶縁膜25上には、コンタクト配線68が形成されている。コンタクト配線68は、第1層間絶縁膜25を貫通し、フィールド絶縁膜24の開口67を介してn型コンタクト取り出し部65n型電位取り出し用コンタクト領域66に接続されている。これにより、Si基板14の電位を、n型底部インプラ層60、貫通コンタクト58およびコンタクト配線68によって活性層16の表面17側に取り出すことができる。<n型基板コンタクト12DTI分離形状で、かつPAD下に配置する場合>この項において、前述のn型基板コンタクト12の各部に対応する部分には、当該各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。電極パッド3の直下には、コンタクト分離部11で区画されたコンタクト領域5が形成されており、当該コンタクト領域5内に複数図2では3つのn型基板コンタクト12が設けられている。複数のn型基板コンタクト12は、互いに間隔を空けて並べて配置されている。互いに間隔を空けて設けられたn型基板コンタクト12の貫通コンタクト58間には、BOX層15の厚さに依存した幅設定の間隔を設ける。具体的には、BOX層15の厚さの2倍以上の間隔が設けられている。これよりも間隔が狭いと、たとえば、後述する工程においてBOX層15をウエットエッチングで除去する際図3E参照、隣り合うn型基板コンタクト12トレンチ80を隔てる活性層16の一部が、エッチング液により侵食サイドエッチングされて除去されてしまうおそれがある。なお、図3Eに示す工程において、BOX層15をドライエッチングする場合には、上記間隔は、BOX層15の厚さの2倍未満にすることができる。n型コンタクト埋め込み層69は、互いに隣り合う貫通コンタクト58の各間に入り込み、複数の貫通コンタクト58を一括して取り囲むように形成されている。また、n型コンタクト露出層59のn型環状コンタクトウェル70もn型コンタクト埋め込み層69と同様に、互いに隣り合うする貫通コンタクト58の各間に入り込み、複数の貫通コンタクト58を一括して取り囲むように形成されている。つまり、n型コンタクト埋め込み層69およびn型環状コンタクトウェル70は、複数のn型基板コンタクト12によって共用されている。また、コンタクト配線68も同様に、複数のn型基板コンタクト12によって共用されている。一方、n型コンタクト露出層59のn型コンタクト取り出し部65は、各n型基板コンタクト12に一つずつ設けられている。各n型コンタクト取り出し部65は、第2層間絶縁膜26における電極パッド3の直下の部分にビアを設けることにより、電極パッド3と電気的に接続されていてもよい。<p型基板コンタクト13DTI分離形状>この項において、前述のn型基板コンタクト12の各部に対応する部分には、当該各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。コンタクト領域5は、コンタクト分離部11で区画DTI分離形状されており、当該コンタクト領域5内に複数図2では3つのp型基板コンタクト13が設けられている。複数のp型基板コンタクト13は、互いに間隔を空けて並べて配置されている。互いに間隔を空けて設けられたp型基板コンタクト13の貫通コンタクト58間には、BOX層15の厚さに依存した幅設定の間隔を設ける。具体的には、BOX層15の厚さの2倍以上の間隔が設けられている。各p型基板コンタクト13は、n型Si基板14に対してSi基板14と異なる導電型p型の部分によりpn接合を形成するものであって、コンタクト埋め込み不純物層としてのp型コンタクト埋め込み層71と、貫通コンタクト58と、コンタクト露出不純物層としてのp型コンタクト露出層72と、p型底部インプラ層73とを有している。貫通コンタクト58の構成は、前述のn型基板コンタクト12と同様である。p型コンタクト埋め込み層71は、この実施形態では、L/I層37と互いに同一層に形成された層である。したがって、p型コンタクト埋め込み層71の厚さは、この実施形態では、L/I層37の厚さと同じ大きさである。このp型コンタクト埋め込み層71は、互いに隣り合う貫通コンタクト58の各間に入り込み、複数の貫通コンタクト58を一括して取り囲むように形成されている。p型コンタクト露出層72は、コンタクト本体61の上部活性層16に近い側の端部の周面に接するようにコンタクト本体61を取り囲むp型環状コンタクトウェル74と、活性層16の表層部において当該コンタクト本体61の上部と互いに混在するように形成され、Si基板14の電位を取り出すためのp型コンタクト取り出し部75とを含んでいる。p型環状コンタクトウェル74は、この実施形態では、p型ウェル38と互いに同一層に形成された層である。したがって、p型環状コンタクトウェル74の厚さ深さは、この実施形態では、p型ウェル38の厚さと同じ大きさである。また、p型環状コンタクトウェル74もp型コンタクト埋め込み層71と同様に、互いに隣り合う貫通コンタクト58の各間に入り込み、複数の貫通コンタクト58を一括して取り囲むように形成されている。つまり、p型コンタクト埋め込み層71およびp型環状コンタクトウェル74は、複数のp型基板コンタクト13によって共用されている。p型コンタクト取り出し部75は、この実施形態では、p型ソース層32およびp型ドレイン層31と互いに同一層に形成された層である。p型コンタクト取り出し部75の厚さ深さは、この実施形態では、p型ソース層32およびp型ドレイン層31の厚さと同じ大きさである。また、p型コンタクト取り出し部75の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。p型底部インプラ層73は、Si基板14の表層部に形成されており、貫通コンタクト58の接続部に接続されている。また、p型底部インプラ層73の不純物濃度は、たとえば、可能な限り高い不純物濃度に設定している。このp型基板コンタクト13DTI分離形状は、Si基板14n型と底部インプラ層p型の導電型が異なることから、Si基板14との間にpn接合を形成する。なお、Si基板14がp型の場合には、p型基板コンタクト13は、p型Si基板14との間にオーミックコンタクトを形成する。図3A~図3Nは、図2に示す半導体装置の製造工程の一部を示す模式的な断面図である。前述の半導体装置1を製造するには、たとえば、図3Aに示すように、厚膜SOI基板2を準備する。この厚膜SOI基板2の活性層16の厚さは、たとえば、8μm~30μmである。次に、図3Bに示すように、活性層16の表面17にSiO2からなる保護膜77の形成後、素子領域4およびコンタクト領域5へn型不純物たとえば、ヒ素Asを選択的に注入し、続いて、p型不純物たとえば、ホウ素Bを選択的に注入する。なお、n型不純物およびp型不純物の注入順序は、入れ替わってもよい。続いて、SOI基板を、たとえば、1100°C~1200°Cで熱処理することにより、n型不純物およびp型不純物が活性層16の表層部に拡散する。これにより、第1不純物層としてのL/I層37、B/L層29およびコレクタ層49と、第2不純物層としてのn型コンタクト埋め込み層57,69およびp型コンタクト埋め込み層71とが同時に形成される。その後、保護膜77を剥離する。次に、図3Cに示すように、活性層16をエピタキシャル成長させることにより、活性層16の表面17を全体的に嵩上げする。この嵩上げの厚さは、たとえば、npnバイポーラトランジスタ8の要求性能等に応じて設定する。これにより、図3Bの工程で形成されたL/I層37やn型コンタクト埋め込み層57,69等の層が、活性層16の表面17との間に間隔を空けた埋め込み層として形成される。その後、活性層16の表面17に、絶縁マスク78を形成する。次に、図3Dに示すように、公知のフォトリソグラフィ技術により、絶縁マスク78をパターニングすることにより、n型基板コンタクト12およびp型基板コンタクト13の各貫通コンタクト58を形成すべき領域に開口たとえば、8μm長さ×2μm幅を形成する。続いて、その絶縁マスク78を用いたRIEReactiveIonEtching:反応性イオンエッチングにより、活性層16の表面17からn型コンタクト埋め込み層57,69およびp型コンタクト埋め込み層71を貫通してBOX層15までの複数のハーフトレンチ79を同時に形成する。次に、絶縁マスク78を残したまま、図3Eに示すように、ウエットエッチングにより、ハーフトレンチ79の底壁を形成するBOX層15を除去する。この際、ウエットエッチングに用いられるエッチング液は、BOX層15の厚さ方向だけでなく、厚さ方向に直交する方向にも広がる。これにより、底部が幅広なトレンチ80が形成される。次に、図3Fに示すように、n型底部インプラ層60を形成すべき部分を露出させるトレンチ80内へn型不純物たとえば、ヒ素Asを選択的に注入する。続いて、p型底部インプラ層73を形成すべき部分を露出させるp型不純物たとえば、ホウ素Bを選択的に注入する。なお、n型不純物およびp型不純物の注入順序は、入れ替わってもよい。これにより、n型底部インプラ層60およびp型底部インプラ層73が同時に形成される。次に、図3Gに示すように、熱CVD法により、n型不純物を添加しながら、各トレンチ80内にポリシリコンを埋設する。これにより、コンタクト底部62に空隙63が形成された貫通コンタクト58が形成される。貫通コンタクト58の形成後、絶縁マスク78を剥離する。次に、図3Hに示すように、貫通コンタクト58を覆うように活性層16の表面17にSiO2からなる保護膜81の形成後、素子領域4およびコンタクト領域5へn型不純物たとえば、ヒ素Asを選択的に注入する。続いて、SOI基板を、たとえば、1000°C~1100°Cで熱処理することにより、n型不純物が活性層16の表層部に拡散する。これにより、npnトランジスタのシンカー層52およびn型コンタクト取り出し部65が同時に形成される。次に、図3Iに示すように、素子領域4およびコンタクト領域5へn型不純物たとえば、ヒ素Asを選択的に注入し、続いて、p型不純物たとえば、ホウ素Bを選択的に注入する。なお、n型不純物およびp型不純物の注入順序は、入れ替わってもよい。続いて、SOI基板を、たとえば、1000°C~1100°Cで熱処理することにより、n型不純物およびp型不純物が活性層16の表層部に拡散する。これにより、p型ウェル38、n型ウェル30、ベース層50、n型環状コンタクトウェル64,70およびp型環状コンタクトウェル74が同時に形成される。次に、図3Jに示すように、公知のフォトリソグラフィ技術により、保護膜81をパターニングすることにより、第1ディープトレンチ18および第2ディープトレンチ21を形成すべき領域に開口を形成する。続いて、その保護膜81をマスクとしてを用いたRIEにより、活性層16の表面17から活性層16を貫通してBOX層15までの第1ディープトレンチ18および第2ディープトレンチ21を同時に形成する。その後、保護膜81を剥離する。次に、図3Kに示すように、活性層16を熱酸化することにより、第1トレンチ薄膜19および第2トレンチ薄膜22を含む絶縁膜82を、活性層16の表面17に形成する。次に、図3Lに示すように、CVD法により、第1ディープトレンチ18および第2ディープトレンチ21内にポリシリコンを埋設する。これにより、第1ポリシリコン層20および第2ポリシリコン層23が形成されて、素子分離部6およびコンタクト分離部11が同時に形成される。その後、第1ディープトレンチ18および第2ディープトレンチ21外の絶縁膜82を剥離する。次に、図3Mに示すように、活性層16を熱酸化することにより、活性層16の表面17にフィールド絶縁膜24を形成する。次に、図3Nに示すように、素子領域4およびコンタクト領域5へn型不純物たとえば、ヒ素Asを選択的に注入する。続いて、素子領域4およびコンタクト領域5へp型不純物たとえば、ホウ素Bを選択的に注入する。なお、n型不純物およびp型不純物の注入順序は、入れ替わってもよい。続いて、SOI基板を、たとえば、800°C~900°Cで熱処理することにより、n型不純物およびp型不純物が活性層16の表層部に拡散する。これにより、p型ソース層32、p型ドレイン層31、n型ソース層40、n型ドレイン層39、n型電位取り出し用コンタクト領域66およびp型コンタクト取り出し部75が同時に形成される。その後、第1層間絶縁膜25、各配線、第2層間絶縁膜26、電極パッド3および表面保護膜27を形成する工程等を行うことにより、図2に示す半導体装置1が得られる。以上のように、この半導体装置1によれば、n型基板コンタクト12の貫通コンタクト58とSi基板14との間にオーミックコンタクトを形成することができる。これにより、Si基板14の電位を、n型底部インプラ層60、貫通コンタクト58およびコンタクト配線68によって活性層16の表面17側に取り出すことができる。そのため、コンタクト配線68の電位を所定の値にすることにより、Si基板14の電位を固定したり、Si基板14に対して電流を流したりすることができる。また、Si基板14と貫通コンタクト58ポリシリコンとの接合が、シリコン同士同種類材料の接合であるため、貫通コンタクト58の熱膨張係数を、Si基板14の熱膨張係数に近づけることができる。そのため、貫通コンタクト58およびSi基板14を、ほぼ同じ度合で熱膨張および熱収縮させることができる。よって、貫通コンタクト58またはSi基板14の一方のみが熱膨張や熱収縮することによって、他方が破損することを防止することができる。さらに、エレクトロマイグレーションやイオンマイグレーションを抑制することもできる。また、貫通コンタクト58が重金属によって汚染されることを防止することもできる。これらの結果、信頼性に優れる半導体装置1を提供することができる。また、n型コンタクト埋め込み層57,69も貫通コンタクト58と同様に、Si基板14と活性層16との電気的な接続に寄与させることができる。その結果、Si基板14と活性層16との間の導電路全体n型基板コンタクト12の断面積活性層16の表面17に沿う方向での断面積を大きくすることができる。よって、当該導電路の抵抗を低くすることができる。そして、n型コンタクト埋め込み層57,69は、B/L層29およびコレクタ層49と互いに同一層にあり、これらの層は、素子領域4およびコンタクト領域5に選択的にn型不純物を注入し図3Bの工程、その後、活性層16をエピタキシャル成長させて嵩上げすることにより同時に形成される図3Cの工程。そのため、図3Bの工程において、コンタクト領域5におけるn型不純物の注入領域を大きくすることにより、活性層16の表面17に沿うn型コンタクト埋め込み層57,69の領域を簡単に大きくすることができる。したがって、n型基板コンタクト12DTI分離形状で、かつPAD下に配置する場合のように、複数の貫通コンタクト58を一括して取り囲むn型コンタクト埋め込み層69を簡単に形成することができる。そのため、基板電位コンタクトのためのホールの側面にドーパントを注入してSOI層に不純物領域を形成する特許文献2の方法とりわけ、特許文献2の[図19]に開示された方法により作製する場合に比べて、n型コンタクト埋め込み層57,69の断面積を大きくすることができる。その結果、従来の半導体装置に比べて、基板コンタクトの抵抗を一層低くすることができる。また、n型コンタクト埋め込み層57,69に加えて、貫通コンタクト58を取り囲むn型コンタクト露出層59が形成されている。これにより、活性層16において、Si基板14と活性層16との間の導電路として利用できる不純物層の面積を増やすことができるので、基板コンタクトの抵抗をより一層低くすることができる。また、図3Cの工程において活性層16のエピタキシャル成長量を制御することにより、活性層16におけるn型コンタクト埋め込み層57,69の上方の部分の厚さを簡単に調節することができる。そのため、この成長量に応じて、n型コンタクト露出層59を形成する際の活性層16へのn型不純物の注入深さを調節することにより、n型コンタクト露出層59を個別に制御することができる。したがって、得ようとするn型基板コンタクト12の特性に応じて、n型コンタクト埋め込み層57,69およびn型コンタクト露出層59それぞれの不純物濃度を精密に制御することができる。その結果、不純物濃度の増減に伴って変化するn型コンタクト埋め込み層57,69およびn型コンタクト露出層59それぞれの抵抗値を精密に制御することができる。また、BOX層15に近い不純物層n型コンタクト埋め込み層57,69をエピタキシャル成長により形成し、活性層16の表面17に近い不純物層n型コンタクト露出層59をその表面からの不純物注入により形成するので、活性層16の厚さ方向縦方向に沿って、不純物層を満遍なく形成することができる。したがって、高いアスペクト比の貫通コンタクト58を形成する場合でも、そのような貫通コンタクト58全体を不純物層で取り囲むことができる。その結果、Si基板14へ大電流を流すことができるので、縦型デバイスにも適用することができる。また、この半導体装置1では、コンタクト領域5を、活性層16上の様々な場所に配置することができる。さらに、コンタクト領域5をコンタクト分離部11で区画すれば、コンタクト領域5を活性層16の他の部分から電気的に絶縁することができる。この場合には、コンタクト領域5がどのように配置されていても、コンタクト領域5を活性層16の他の部分から独立させることができるので、Si基板14の電位を自由に制御することができる。また、半導体装置1の製造工程において、素子分離部6およびコンタクト分離部11を形成する工程図3J~図3Lが、貫通コンタクト58を形成する際のウエットエッチング図3Eの工程の後に実行される。そのため、当該ウエットエッチングに用いられるエッチング液と、第1および第2トレンチ薄膜19,22との接触を防止することができる。したがって、エッチング液による第1および第2トレンチ薄膜19,22の性質の変化を防止することができる。また、p型基板コンタクト13においては、p型底部インプラ層73とSi基板14n型との間にpn接合を形成することができる。これにより、p型基板コンタクト13を、GND用のダイオードとして利用することができる。以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。たとえば、基板コンタクト形成工程図3D、トレンチ分離形成工程図3KおよびLOCOS酸化分離フィールド絶縁膜形成工程図3Mの順序は、互いに入れ替えることができる。また、前述の実施形態では、厚膜SOI基板2は、n型のSi基板14およびn-型の活性層16の組み合わせであったが、たとえば、n型のSi基板およびp-型の活性層、p型のSi基板およびn-型の活性層、ならびにp型のSi基板およびp-型の活性層の組み合わせであってもよい。Si基板がp型の場合には、Si基板にp型底部インプラ層を形成することにより、基板コンタクトとSi基板との間にオーミックコンタクトを形成でき、Si基板にn型底部インプラ層を形成することにより、当該n型底部インプラ層とSi基板p型との間にpn接合を形成することができる。また、貫通コンタクト58は、ポリシリコンである必要はなく、たとえば、タングステンW等の金属であってもよい。また、ポリシリコンである場合においては、不純物がドーピングされていなくてもよい。また、n型基板コンタクト12およびp型基板コンタクト13の平面形状は、長方形である必要はなく、たとえば、正方形状、円形状、田の字形状、目の字形状などであってもよい。その場合、これらの形状を構成するトレンチの幅は、加工上のマージンを考慮して、一定幅であることが好ましい。また、素子領域4およびコンタクト領域5のレイアウトについては、図1に示したものに限らず、適宜変更することができる。本発明の半導体装置は、たとえば、電気自動車ハイブリッド車を含む、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュール高耐圧用途に組み込むことができる。また、太陽電池、風力発電機その他の発電装置とくに自家発電装置が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"