"複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備え、前記メモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成され、前記制御回路は、前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルの保持データを消去する一方、前記メモリセルに正の複数通りの閾値電圧分布を与え、これにより前記メモリセルに複数通りのデータを書き込むように構成され、前記制御回路は、前記メモリセルに対し書き込み動作を実行する場合に、書き込み対象の第1のメモリセルに前記正の複数通りの閾値電圧分布を与える第1の書き込み動作を実行する一方、前記第1のメモリセルに隣接する第2のメモリセルに対し、少なくとも前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第1閾値電圧分布を与える第2の書き込み動作を実行するように構成されたことを特徴とする不揮発性半導体記憶装置。前記メモリセルアレイは、複数のメモリセルを直列接続してなるメモリストリングを複数配列して構成され、複数の前記メモリストリングの各々は、前記メモリセルのボディとして機能する半導体層と、前記半導体層に沿って複数のメモリセルが並ぶ方向において、複数の前記メモリセル間も含めて連続的に形成され電荷を蓄積可能な電荷蓄積層を含むメモリゲート絶縁膜と、前記メモリゲート絶縁膜を挟んで前記半導体層と対向するよう形成され前記メモリセルのゲートとして機能する導電層とを備えることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記第2のメモリセルに対する前記第2の書き込み動作を、前記第1のメモリセルに対する前記第1の書き込み動作が行われた後に実行するように構成された請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、前記第2のメモリセルに対する前記第2の書き込み動作の開始前に前記第2のメモリセルに書き込むべきデータを受信した場合に、前記第2の書き込み動作を省略し、前記第2のメモリセルに対し第1の書き込み動作を開始するように構成された請求項3記載の不揮発性半導体記憶装置。前記制御回路は、前記第2のメモリセルに対する前記第2の書き込み動作を、前記第1のメモリセルに対する前記第1の書き込み動作に先立って実行するように構成された請求項1又は2記載の不揮発性半導体記憶装置。前記メモリセルに書き込むべきデータを、複数のページデータ毎に受信して保持するデータ保持回路を備え、前記制御回路は、前記データ保持回路に保持されたページデータを、書き込み動作が進むにつれて順次消去して空き領域を前記データ保持回路に与え、前記空き領域に次に書き込むべきデータを保持させるように構成されたことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。前記メモリセルは、それぞれ複数ビットのデータを格納可能に構成され、前記制御回路は、前記複数ビットのデータを表す複数ページのデータを連続して受信可能に構成され、前記複数ページのデータに基づいて前記複数ビットのデータを同時に書き込む動作を実行可能に構成された請求項1記載の不揮発性半導体記憶装置。本実施の形態は、メモリセルに保持されたデータの信頼性を向上可能な不揮発性半導体記憶装置を提供する。以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備えている。ここでのメモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成される。また制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、メモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込むように構成される。更にこの制御回路は、メモリセルに対し書き込み動作を実行する場合に、書き込み対象の第1のメモリセルに前記正の複数通りの閾値電圧分布を与える第1の書き込み動作を実行する一方、前記第1のメモリセルに隣接する第2のメモリセルに対し、少なくとも前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第1閾値電圧分布を与える第2の書き込み動作を実行するように構成されている。以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。[第1の実施の形態][構成]先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置のブロック図である。第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、ロウデコーダ12、データ回路ページバッファ13、カラムデコーダ14、制御回路15、入出力回路16、アドレスコマンドレジスタ17、内部電圧発生回路18、およびコアドライバ19を備える。メモリセルアレイ11は、図2に示すように、カラム方向に延びた複数のビット線BLと、ビット線BLに交差するロウ方向に延びた複数のソース線CELSRCと、電気的に書き換え可能な複数のメモリセルMTrを直列に接続されたメモリストリングMSを有する。メモリセルアレイ11は、本実施の形態では、メモリチップ内に2個あるものとして説明するが、本実施の形態に記載の技術はメモリセルアレイ2個の場合に限らず、メモリセルアレイ11がメモリチップ内に1個のみ存在する装置、あるいは3個以上のメモリセルアレイ11が1つのメモリチップ内に存在する装置にも適用可能である。なお、以下の実施の形態の説明では、個々のメモリセルアレイ1を、プレーンと称し、2つのプレーンをプレーンplane0、プレーンplane1のように呼称することがある。メモリセルアレイ11は、図2に示すように、データを電気的に記憶するメモリセルMTrを3次元マトリクス状に配列して構成される。すなわち、メモリセルMTrは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。積層方向に並ぶ複数個のメモリセルMTrは直列接続され、メモリストリングMSを構成する。メモリストリングMSの両端には選択時に導通状態とされるドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrが接続される。このメモリストリングMSは、積層方向を長手方向として配列される。ドレイン側選択トランジスタSDTrの一端は、ビット線BLに接続される。ソース側選択トランジスタSSTrの一端は、ソース線CELSRCに接続される。ロウデコーダ12は、図1に示すように、アドレスコマンドレジスタ17から入力されたブロックアドレス信号等をデコードし、またコアドライバ19から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ11を制御する。データ回路ページバッファ13は、読み出し動作時にはメモリセルアレイ11からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、選択されたメモリセルにデータを書き込む。本実施の形態では、データ回路ページバッファ13は、1つのメモリセルに2ビットのデータを保持する2ビット/セル記憶方式に対応するため、3つのキャッシュメモリC0~C2を備えている。キャッシュメモリC0、C1は、それぞれ2ビットのデータのうちの下位ページデータLOWER又は上位ページデータUPPERのいずれかを保持する。また、キャッシュメモリC2は、例えば、書き込み動作において、ベリファイ読み出し動作の結果に基づいてビット毎に書きこみ制御するための一時的なデータtempを保持するために用意されている。カラムデコーダ14は、アドレスコマンドレジスタ17から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路15は、アドレスコマンドレジスタ17から読み出し書き込み消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路18を制御し、また、ワード線やビット線制御の制御を行うコアドライバ19を制御する。入出力回路16は、コマンドアドレスデータの入出力制御を行う。次に、図3を参照して、メモリセルアレイ11の回路構成について説明する。図3は、メモリセルアレイ11のカラム方向の断面に沿って形成されるメモリセルMTr、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTr、及びその周辺回路の等価回路図である。メモリセルアレイ11は、図3に示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックMBに跨るようにストライプ状に延びる。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。メモリブロックMBは、図3に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリブロックMBにおいて、一本のビット線BLには、共通接続された複数のメモリユニットMUが設けられている。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリユニットMUは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットMUは、1つのサブブロックSBを構成する。メモリストリングMSは、直列接続されたメモリセルMTr0~MTr15、及びバックゲートトランジスタBTrにて構成されている。メモリセルMTr0~MTr7は、積層方向に直列に接続されている。メモリセルMTr8~MTr15も、同様に積層方向に直列に接続されている。メモリセルMTr0~MTr15は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。バックゲートトランジスタBTrは、最下層のメモリセルMTr7とメモリセルMTr8との間に接続されている。従って、メモリセルMTr0~MTr15、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSの他端メモリセルMTr0のソースに接続されている。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSの一端メモリセルMTr15のドレインに接続されている。メモリユニットMUにおいて、1つのメモリブロックMB中のメモリセルMTr0のゲートは、ワード線WL0に共通接続されている。同様に、1つのメモリブロックMB中のメモリセルMTr1~MTr15それぞれのゲートは、対応するワード線WL1~WL15に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタSDTrのドレインは、ビット線BLに共通に接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続されている。また、カラム方向に隣接する一対のメモリユニットMUにおいて、ロウ方向に一列に配列されたソース側選択トランジスタSSTrのソースは、ロウ方向に延びるソース線CELSRCに共通に接続されている。次に、図4を参照して、図3に示した回路構成を実現するメモリセルアレイ11の積層構造について説明する。図4は、第1実施形態に係るメモリセルアレイ11の断面図であり、図5は、図4の一部の拡大図である。メモリセルアレイ11は、図4に示すように、基板20、下層から順に、バックゲート層30、メモリセル層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリセル層40は、メモリセルMTr0~MTr15として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線CELSRC及びビット線BLとして機能する。バックゲート層30は、図4に示すように、基板20の上に絶縁層21を介して形成されたバックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、ロウ方向及びカラム方向に広がる板状に形成される。バックゲート導電層31は、後述するU字状半導体層45の連結部45Bの下面及び側面を覆うように形成される。バックゲート導電層31は、ポリシリコンpoly-Siにて構成されている。また、バックゲート層30は、図4に示すように、バックゲート導電層31を堀込むように形成されたバックゲート溝32を有する。バックゲート溝32は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝32は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成される。メモリセル層40は、図4に示すように、積層方向に絶縁層42を介して形成されたワード線導電層41a~41hを有する。ワード線導電層41a~41hは、ワード線WL0~WL15、及びメモリセルMTr0~MTr15の制御ゲートとして機能する。ワード線導電層41a~41hは、メモリブロックMB毎に分断され、ロウ方向に対向する一対の櫛歯状に形成される。同一の層で、櫛歯状に形成されたワード線導電層ごとに独立のコンタクトを接続する。なお、メモリユニットMU毎に、ワード線WLが独立に駆動になるよう、ワード線導電層41a~41hも1つのメモリユニット毎に独立のコンタクトに接続されていてもよい。ワード線導電層41a~41hは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層41a~41hは、ポリシリコンpoly-Siあるいはポリサイドにて構成されている。また、メモリセル層40は、図4に示すように、ワード線導電層41a~41h、及び絶縁層42を貫通するように形成されたメモリホール43を有する。メモリホール43は、各バックゲート溝32のカラム方向の両端近傍の位置に整合するように形成される。メモリホール43は、ロウ方向及びカラム方向にマトリクス状に形成される。また、上記バックゲートトランジスタ層30及びメモリセル層40は、図4に示すように、メモリゲート絶縁層44、及びU字状半導体層45を有する。U字状半導体層45は、メモリセルMTr0~MTr15及びバックゲートトランジスタBTrのボディとして機能する。メモリゲート絶縁層44は、図4に示すように、メモリホール43側面、及びバックゲート溝32内面側面及び下面に、連続的に形成される。メモリゲート絶縁層44は、図5に示すように、ブロック絶縁層44a、電荷蓄積層44b、及びトンネル絶縁層44cを有する。ブロック絶縁層44aは、メモリホール43側面、及びバックゲート溝32内面に沿って形成され、ブロック絶縁層44aは、ワード線導電層41a~41h及びバックゲート導電層31と接するよう形成される。ブロック絶縁層44aは、酸化シリコンSiO2にて構成されている。電荷蓄積層44bは、ブロック絶縁層44a上に形成される。電荷絶縁層44bは、電荷を蓄積し、メモリセルMTr0~MTr15のデータを保持するために用いられる。電荷蓄積層44bは、窒化シリコンSiNにて構成されている。トンネル絶縁層44cは、電荷蓄積層44b上に形成される。トンネル絶縁層44cは、酸化シリコンSiO2にて構成されている。U字状半導体層45は、図4に示すように、ロウ方向からみてU字状に形成される。U字状半導体層45は、図5に示すように、トンネル絶縁層44cに接して、バックゲート溝32及びメモリホール43を埋めるように形成される。U字状半導体層45は、ロウ方向からみて基板20に対して垂直方向に延びる一対の柱状部45A、及び一対の柱状部45Aの下端を連結させるように形成された連結部45Bを有する。U字状半導体層45は、ポリシリコンpoly-Siにて構成されている。上記メモリセル層40の構成を換言すると、トンネル絶縁層44cは、柱状部45Aの側面を取り囲むように形成される。電荷蓄積層44bは、トンネル絶縁層44cの側面を取り囲むように形成される。ブロック絶縁層44aは、電荷蓄積層44bの側面を取り囲むように形成される。ワード線導電層41a~41hは、ブロック絶縁層44aの側面を取り囲むように形成される。なお、電荷蓄積層44bは、ワード線導電層41a~41hの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部45aの側面に上下方向に連続的に形成される。ブロック絶縁層44a、トンネル絶縁層44cも同様である。選択トランジスタ層50は、図4に示すように、ドレイン側導電層51、及びそのドレイン側導電層51と同層に形成されたソース側導電層52を有する。ドレイン側導電層51は、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲート電極として機能する。ソース側導電層52は、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲート電極として機能する。ドレイン側導電層51、及びソース側導電層52は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。ドレイン側導電層51、及びソース側導電層52は、カラム方向に2つずつ交互に設けられている。ドレイン側導電層51、及びソース側導電層52は、ポリシリコンpoly-Siにて構成されている。また、選択トランジスタ層50は、図4に示すように、ドレイン側ホール53、及びソース側ホール54を有する。ドレイン側ホール53は、ドレイン側導電層51を貫通するように形成される。ソース側ホール54は、ソース側導電層52を貫通するように形成される。ドレイン側ホール53及びソース側ホール54は、メモリホール43に整合する位置に形成される。また、選択トランジスタ層50は、図4に示すように、ドレイン側ゲート絶縁層55、ソース側ゲート絶縁層56、ドレイン側柱状半導体層57、及びソース側柱状半導体層58を有する。ドレイン側柱状半導体層57は、ドレイン側選択トランジスタSDTrのボディとして機能する。ソース側柱状半導体層58は、ソース側選択トランジスタSSTrのボディと機能する。ドレイン側ゲート絶縁層55は、ドレイン側ホール53の側面に形成される。ソース側ゲート絶縁層56は、ソース側ホール54の側面に形成される。ドレイン側ゲート絶縁層55及びソース側ゲート絶縁層56は、酸化シリコンSiO2にて構成されている。ドレイン側柱状半導体層57は、ドレイン側ホール53を埋めるように、ドレイン側ゲート絶縁層55と接して積層方向に延びる柱状に形成される。ソース側柱状半導体層58は、ソース側ホール54を埋めるように、ソース側ゲート絶縁層56と接して積層方向に延びる柱状に形成される。ドレイン側柱状半導体層57、及びソース側柱状半導体層58は、ポリシリコンpoly-Siにて構成されている。上記選択トランジスタ層50の構成を換言すると、ドレイン側ゲート絶縁層55は、ドレイン側柱状半導体層57の側面を取り囲むように形成される。ドレイン側導電層51は、ドレイン側ゲート絶縁層55の側面を取り囲むように形成される。ソース側ゲート絶縁層56は、ソース側柱状半導体層58の側面を取り囲むように形成される。ソース側導電層52は、ソース側ゲート絶縁層56の側面を取り囲むように形成される。配線層60は、図4に示すように、第1配線層61、第2配線層62、及びプラグ層63を有する。第1配線層61は、ソース線CELSRCとして機能する。第2配線層62は、ビット線BLとして機能する。第1配線層61は、図4に示すように、隣接する2本のソース側柱状半導体層58の上面に共通に接するように形成される。第1配線層61は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。第1配線層61は、タングステンW等の金属にて構成されている。第2配線層62は、図4に示すように、プラグ層63を介してドレイン側柱状半導体層57の上面に接続されている。第2配線層62は、ロウ方向に所定ピッチをもってカラム方向にストライプ状に延びる。第2配線層62は、銅Cu、プラグ層63は、タングステンW等の金属にて構成されている。データの書き込み方法次に、この不揮発性半導体記憶装置のデータ書き込み方法を、図6を参照して説明する。説明の便宜上、データ書き込みを行う前に、2ビットのデータを保持可能なメモリセル2ビット/セル方式に消去動作を行う例を用いて説明する。なお、3ビット以上の複数ビットを1つのメモリセルに保持する場合にも、下記の実施の形態は適用可能であり、また、1ビットのデータを1つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。データ書き込みを行う前に、メモリセルMCに対して消去動作を行うと、メモリセルの閾値電圧分布は、図6に示す閾値電圧分布Eとなる。ここで、閾値電圧分布Eは、下限側の少なくとも一部が負の電圧値となるよう設定される消去ベリファイ電圧として正の電圧が使用される。なお、消去ベリファイ電圧として負の電圧を用いて、閾値電圧分布Eの上限が負の値になるようにすることも可能である。閾値電圧分布Eを有するメモリセルMCに対する2ビットのデータの書き込み動作は、メモリセルに書き込む2ビットのデータに応じて、図6に示す4つの閾値電圧分布A,B,C,DA<B<C<Dのいずれか1つをメモリセルMCに与えることにより行われる。閾値電圧分布Aは、4つの閾値電圧分布のうちで最も低い分布であり、以下、B,C,Dの順に高い電圧レベルを有する。2ビットのデータは、下位ページデータLP、上位ページデータUPに分けて供給される。図6の例では、下位ページデータLP、上位ページデータUPが共に1である場合には、メモリセルMCには閾値電圧分布Aが与えられる。また、下位ページデータLP、上位ページデータUPがそれぞれ1、0である場合には、メモリセルMCには閾値電圧分布Bが与えられる。下位ページデータLP、上位ページデータUPがいずれも0である場合には、メモリセルMCには閾値電圧分布Cが与えられる。下位ページデータLP、上位ページデータUPがそれぞれ1、0である場合には、メモリセルMCには閾値電圧分布Dが与えられる。なお、これはあくまでも一例であり、閾値電圧分布に対するデータ割り当ては、図6に示すものに限られないことは言うまでもない。この図6の書き込み方法では、下位ページデータLPに基づく書き込み下位ページデータ書き込みと、上位ページデータUPに基づく書き込み上位ページデータ書き込みを実行する。すなわち、下位ページデータ書き込みと上位ページデータ書き込みを別々に実行する。この図6の書き込み方法では、1つのメモリセルMCに対する下位ページデータ書き込み2及び上位ページデータ書き込み3の実行前に、そのメモリセルMCの閾値電圧分布Eを閾値電圧分布Aに上昇させる書き込み動作A分布書き込み第2の書き込み動作を実行する。閾値電圧分布Aは、消去後の閾値電圧分布Eと同じデータ11が割り当てられる分布である。このA分布書き込みは、通常の書き込み動作下位ページデータ書き込み、又は上位ページデータ書き込み、或いはその両方が行われたメモリセル例えば、MCnに隣接するメモリセル例えば、MCn1に対して実行される。なお、A分布書き込みは、通常のデータ書き込み動作とは時間を区切って行っても良いし、一連のステップとして実行してもよい。また、あるワード線WLに沿ったA分布書き込みが実行済みか否かを示すデータAフラグデータが、メモリセルアレイ中に記憶されるのが望ましい。制御回路15は、Aフラグデータを、メモリセルアレイの一部例えば1つのワード線WLに沿って形成されたメモリセルMCのうちの1つに格納することができる。このA分布書き込み図6の1の終了後、下位ページデータ書き込み2、上位ページデータ書き込み3が順に実行される。下位ページデータ書き込み2は、図6に示すように、A分布書き込み後の、閾値電圧分布Aを有するメモリセルMCに対して実行される。下位ページデータが1であれば、当該メモリセルの閾値電圧分布Aがそのまま維持され、下位ページデータが0であれば、中間分布LMを与えるための書き込み動作及び書き込みベリファイ動作が行われる。換言すれば、中間分布LMは、下位ページデータ0に対応する閾値電圧分布である。なお、書き込み動作及び書き込みベリファイ動作において各メモリセルに印加される電圧は、従来と同様であるので、詳細は省略する。この中間分布LMは、例えば閾値電圧分布BとCとの間程度の電圧範囲にある閾値電圧分布であり、上位ページデータ書き込みがされた後は、メモリセルMCには残らない分布である。上位ページデータ書き込みは、外部からページバッファ13のキャッシュメモリC0又はC1に与えられた上位ページデータと、下位ページデータとに基づいて行われる。図6の方式の場合、下位ページデータ、上位ページデータが共に1であれば、当該メモリセルMCは、閾値電圧分布Aのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ1、0であれば、当該メモリセルMCは、閾値電圧分布Aから閾値電圧分布Bに変化するよう、書き込み動作の対象とされる。また、下位ページデータ、上位ページデータがいずれも0であれば、当該メモリセルMCは、既に下位ページデータ書き込みにより中間分布LMを与えられているので、更に書き込み動作を行って、中間分布LMから閾値電圧分布Cに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ0、1であれば、当該メモリセルMCは、既に下位ページデータ書き込みにより中間分布LMを与えられているので、更に書き込み動作を行って、中間分布LMから閾値電圧分布Dに変化させられる。なお、このような書き込み動作が行われた後のメモリセルMCnの読み出し動作では、従来と同様に、1つのメモリストリング中の選択メモリセルMCの制御ゲートに対し、読み出し電圧AR閾値電圧分布Aの上限と閾値電圧分布Bの下限との間、BR閾値電圧分布Bの上限と閾値電圧分布Cの下限との間、CR閾値電圧分布Cの上限と閾値電圧分布Dの下限との間が印加される。一方、非選択メモリセルMCの制御ゲートには、閾値電圧分布CRの上限よりも大きい読み出しパス電圧が印加される。下位ページデータの書き込み、及び上位ページデータの書き込みの両方が終わって閾値電圧分布A~Dが得られた状態においては、下位ページデータの読み出しは、電圧BRを用いて1回の読み出し動作により行い得る。一方、下位ページデータ書き込みのみが終わり未だ上位ページデータの書き込みが完了せずメモリセルMCが閾値電圧分布LMかAのいずれかを有する状態においては、下位ページデータ読み出しを行うために、電圧AR、BRの2つを用いた2回の読み出し動作が必要になる。なお、このような下位ページデータの書き込み動作中間分布LMの書き込み動作が実行済みか否かを示すため、LMフラグデータが、例えばメモリセルアレイの一部に格納され得る。データの書き込み動作、読み出し動作においては、適宜このLMフラグデータが参照され得る。この図6に示すデータ書き込み方法では、下位ページデータ書き込みにおいて、中間分布LMの書き込み動作を実行する。中間分布LMは、最終的にはデータを示す分布として残らないため、閾値電圧分布A~Dに比べ、中間分布LMの分布幅が広くできる。その結果、閾値電圧分布A~Dを直接書き込む場合と比べ、下位ページデータの書き込みに要する時間を短縮することができ、全体として書き込み動作に要する時間を短くすることができる。別のデータ書き込み方法次に、この不揮発性半導体記憶装置の別のデータ書き込み方法を、図7を参照して説明する。図7でも、図6と同様に、データ書き込みを行う前に、2ビットのデータを保持可能なメモリセル2ビット/セル方式に消去動作を行う例を用いて説明する。消去動作が行われると、メモリセルの閾値電圧分布は、図7に示すような少なくとも一部が負の閾値電圧分布Eとなる。ただし、この書き込み方法では、図6のような中間分布LMを与えるための書き込み動作は行わず、直接に最終的な閾値電圧分布A~Dを与えるよう書き込み動作が実行される。図7における書き込み動作においても、1つのメモリセルMCnに対する下位ページ書き込み2、上位ページ書き込み3の実行前に、A分布書き込み1が実行される。その後に実行される下位ページ書き込み2では、閾値電圧分布Aを有するメモリセルMCに対し、下位ページデータLPに応じて閾値電圧分布Bが与えられる。具体的には、下位ページデータが1であれば、当該メモリセルMCの閾値電圧分布Aはそのまま維持され、0であれば、閾値電圧分布Bを与えるための書き込み動作及び書き込みベリファイ動作が行われる。上位ページ書き込み3は、外部からページバッファ13のキャッシュメモリC0又はC1に与えられた上位ページデータと、下位ページデータとに基づいて行われる。図7の方式の場合、下位ページデータ、上位ページデータが共に1であれば、当該メモリセルMCは、閾値電圧分布Aのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ1、0であれば、当該メモリセルMCは、閾値電圧分布Aから閾値電圧分布Dに変化するよう、書き込み動作の対象とされる。また、下位ページデータ、上位ページデータがいずれも0であれば、当該メモリセルMCは、既に下位ページ書き込みにより閾値電圧分布Bを与えられているので、更に書き込み動作を行って、閾値電圧分部Bから閾値電圧分布Cに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ0、1であれば、当該メモリセルMCは、既に下位ページ書き込みにより閾値電圧分布Bを与えられているので、そのまま閾値電圧分布Bを維持される。このように、本実施の形態では、図6の書き込み方式、図7の書き込み方式、又はこれ以外の書き込み方式のいずれが採られる場合でも、通常のデータ書き込み動作に先立って、消去動作後の閾値電圧分布Eから閾値電圧分布Aに変化させるためのA分布書き込み動作が実行される。このA分布書き込み動作は、少なくとも通常の書き込み動作閾値電圧分布A~D、又は中間分布LMなど、消去状態以外の閾値電圧分布を与えるための動作の対象とされるメモリセルMCnに隣接するメモリセルMCn1を対象として実行される。その理由を、図8を参照して説明する。図8に示すように、例えばワード線WL6に沿って形成されたメモリセルMC6に対しては、閾値電圧分布A,B,C又はDのいずれかを与えるよう書き込み動作が実行される一方、隣接メモリセルMC5及びMC7には書き込み動作が実行されず、閾値電圧分布Eが維持されると仮定する。このとき、メモリセルMC6の電荷蓄積膜44bには電子eが捕捉されている。一方、メモリセルMC5、MC7にはホールh、正孔が捕捉されている。1つのメモリストリングMSにおいて電荷蓄積膜44bがメモリセルMC間層間絶縁膜42の側部でも分断されず連続している構造を有する不揮発性半導体記憶装置では、データ書き込み動作後長期間が経過すると、ホール及び電子が移動してホールと電子の再結合が起こり、これによりメモリセルMCに保持されたデータの変動データ化けが生じる虞がある。このため、少なくとも何らかのデータが書き込み済みのメモリセルMCnに隣接するメモリセルMCn1を、閾値電圧分布Eを保持させたまま放置することは望ましくない。そこで、本実施の形態では、図9に示すように、書き込み対象のメモリセルMC6において閾値電圧分布A,B,C,D又は中間分布LMを与える書き込み動作を実行した場合には、これに隣接するメモリセルMC5、MC7の閾値電圧分布を正の分布にする必要がある。すなわち、メモリセルMC5及びMC7に対して、閾値電圧分布EをAに変化させるA分布書き込み動作を実行する。この動作を行うことにより、メモリセルMC5、MC7の電荷蓄積膜44bには、ホールhに変わり少量の電子eが保持される。その結果、メモリセルMC5乃至MC7には、電子eが捕捉される。したがって、ホールと電子の再結合によるデータの変動が生じる虞を抑制することができる。次に、本実施形態における不揮発性半導体記憶装置の書き込み動作を、図10A~図10Bを参照して説明する。この書き込み動作は、図9の原理を用いた書き込み動作である。ワード線WL0に、中間分布LMを書き込む動作を含む書き込み動作を実行する場合を例にとって説明する。ただし、ワード線WL0には、既にA分布書き込みにより、閾値電圧分布Aが書き込み済みAlreadyprogrammedであるものとして説明する図10Aのi。なお、この実施の形態においては、制御回路15から、図10A~図10Cに示すようなトゥルーレディ/ビジー信号以下、トゥルーRBBと称する、及びキャッシュレディ/ビジー信号以下、キャッシュRBBと称するが発せられる。これら信号に基づき書き込みデータの取り込みが行われる。トゥルーRBBは、メモリセルアレイ11において各種動作読み出し動作、書き込み動作、消去動作などが実行中か否かを示している。キャッシュRBBは、キャッシュメモリC0~C2が外部から新たなデータを取り込み可能な状態にあるか否かを示している。なお、図10A、図10Bでは、2つのプレーンplane0、plane1に対して連続して書き込みデータをロードして同時にデータ書き込みを実行する例を示している。ワード線WL0に書き込みを行う場合、まず、時刻T0~T1において、コマンドCmd0と共に、プレーンplane0のワード線WL0のアドレスを示すアドレスデータAdd、及び書き込むべき下位ページデータLPが外部から入出力回路16に入力される。入力された下位ページデータは、制御回路15の制御を受けて、適宜入出力回路16からキャッシュメモリC0にデータロードDLされる。なお、コマンドCmd111hは、複数ページのデータを同時に書き込む動作を前提として、後続のページのデータロードを可能にするための擬似的な書き込み実行コマンドである。次のページのデータロードを可能にするためには、キャッシュRBBはHでなければならないので、トゥルーRBB、キャッシュRBBは、時刻T1で所定の期間Lとなった後、再び時刻T2でHとなる。もし、4プレーン構成の半導体記憶装置で4プレーン同時書き込み動作を行う場合には、コマンドCmd111hを3回発行して、4ページ分のデータロードを行うことになる。時刻T3~T4では、コマンドComd0と共にプレーンplane1のワード線WL0のアドレスデータAdd、及び書き込むべき下位ページデータLPが入出力回路16に入力される。入力された書き込みデータは順次キャッシュメモリC0にデータロードDLされる。なお、図10Aにおいて、コマンド15hは、一連の書き込みデータの取り込みが一旦終了されることを示している。コマンド15hが入力されると、その後時刻T4でトゥルーRBB、及びキャッシュRBBが所定の期間Lとなった後、時刻T5で再びキャッシュRBBのみがHに戻る。すなわち、トゥルーRBBはLのままである。これに従い、時刻T4~T7では、キャッシュメモリC0に取り込まれた下位ページデータLPが、キャッシュメモリC1に転送される。時刻T4から、隣接するワード線WL1に対するA分布書き込み動作が開始される図10Aのiiの矢印。ワード線WL1へのA分布書き込み動作が例えば時刻T6で終了すると、その時刻T6以降にワード線WL0への下位ページデータ書き込みLPproが開始される図10Aのiiiの矢印。すなわち、ワード線WL1へのA分布書き込み動作の完了した後に、下位ページデータLPに基づき、プレーンplane0、プレーンplane1のワード線WL0に対する下位ページデータ書き込みが開始される。ワード線WL0に対する下位ページデータ書き込みによって、メモリセルMC0には、中間分布LM又は閾値電圧分布Aが与えられる。書き込み動作の段階で必要とされるデータは、キャッシュメモリC2に一時的に一時保持データtempとして格納される。なお、ワード線WL1へのA分布書き込み動作を開始する前に、ワード線WL1について格納されているAフラグデータを読み出し、A分布書き込み動作が必要か否かを判定する動作が実行されてもよい。時刻T7においてワード線WL0に対する下位ページ書き込みが終わると、続いて時刻T8~T12において、プレーンplane0、プレーンplane1のワード線WL0に書き込むべき上位ページデータUPが入出力回路16に取り込まれ、その後キャッシュメモリC0にデータロードされる。時刻T8~T9でプレーンplane0に書き込む上位ページデータUPが入出力回路16に取り込まれ、その後時刻T11~T12でプレーンplane1に書き込む上位ページデータUPが入出力回路16に取り込まれ、適宜キャッシュメモリC0に転送される。キャッシュメモリC0への上位ページデータUPのデータロードが終了し、トゥルーRBB及びキャッシュRBBが時刻T12でLになると、ワード線WL0に対する上位ページ書き込みが開始される。なお、時刻T13において、閾値電圧分布Bまでの書き込みが終了すると、下位ページデータLPは不要となるので、キャッシュメモリC1に格納されていた下位ページデータLPは消去され、代わりにキャッシュメモリC0に格納されていた上位ページデータUPがキャッシュメモリC1に転送される。その後、閾値電圧分布C,Dまでの書き込み動作が夫々時刻T14、T15で終了すると、キャッシュメモリC1に格納されていた上位ページデータも消去される。以上の動作により、隣接ワード線WL1へのA分布書き込み動作を含むワード線WL0への書き込み動作が終了する。以上、図10A、図10Bを参照して、ワード線WL0に対する書き込み動作に先立って、A分布書き込み動作を隣接ワード線WL1に対し実行する例を説明した。同様にして、他のワード線WLnN≧2に対する書き込みに先立って、A分布書き込み動作を隣接するワード線WLn1に沿って形成されるメモリセルMCn1に対し実行することができる。ワード線WL0,1,2...のようにワード線WLの昇降順に書き込みが実行される場合には、これに隣接するワード線WLn-1には、既にA分布書き込み動作又は書き込み動作が実行されている。したがって、ワード線WLnに対する書き込み動作を開始する前に、ワード線WLn1にA分布書き込み動作を実行すれば、ワード線WLnに沿って形成されたメモリセルMCnでのデータ変動を抑制することができる。図11A、図11Bは、図7に示す書き込み方法を実行した場合の例を示している。それ以外は図10A、図10Bと同様である。[第2の実施の形態]次に、図12A、図12B及び図12Cを参照して、第2の実施の形態に係る不揮発性半導体記憶装置を説明する。第2の実施の形態に係る不揮発性半導体記憶装置は、第1の実施の形態に係る不揮発性半導体記憶装置に対して、ワード線WL0、WL1に対し連続的に書き込み動作を実行する書き込み動作である点で相違し、その他の構成などについては同様であり、詳細な説明は省略する。なお、説明の便宜上、ワード線WL0には、既にA分布書き込みにより、閾値電圧分布Aが書き込み済みであるものとして説明する図12Aのi。この図12A、図12B及び図12Cでは、ワード線WL0に対する書き込み動作において、ワード線WL0に書き込むべき下位ページデータLP、上位ページデータUPを連続して入出回路16に取り込み、更にキャッシュメモリC0、C1にデータロードする。時刻T0~T1において、プレーンplane0のワード線WL0に沿って形成されたメモリセルMC0に書き込むべき下位ページデータがデータロードされる。また、前述と同様にダミー書き込みコマンドCmd1を経て、時刻T3~T4において、プレーンplane1のワード線WL0に沿って形成されたメモリセルMC0に書き込むべき下位ページデータLPがデータロードされる。時刻T4においてキャッシュ書き込み実行コマンドCmd2が発行されると、この時点では、ページバッファ13に空き領域があるためキャッシュメモリC0にロードされたデータをすぐにキャッシュメモリC1に転送することができる。したがって、キャッシュメモリC0は、そのデータ転送の終了後に次のデータロードが受け付けられる状態になるので、キャッシュRBBは時刻T5でHになる。それによって、時刻T6~T7において、プレーンplane0のワード線WL0に沿って形成されたメモリセルMC0に書き込むべき上位ページデータUPがデータロードされる。また、前述と同様、ダミー書き込みコマンドCmd1を経て、時刻T9~T10において、プレーンplane1のワード線WL0に沿って形成されたメモリセルMC0に書き込むべき上位ページデータUPがデータロードされる。一方、書き込み対象であるワード線WL0に隣接するワード線WL1に沿って形成されたメモリセルMC1に対するA分布書き込み動作は、キャッシュ書き込みコマンドCmd2が発行されたT4以降に開始されている。図12Aの時刻T4~、Apro_next、iiの矢印。そして、このA分布書き込みが時刻T11で完了する場合、上位ページデータUPのデータロードとその上位ページデータUPに対するキャッシュ書き込みコマンドCmd2は時刻T10ですでに発行済みの状態となっている。制御回路15は、A分布書き込みが終了した時点で、次の書き込み実行コマンドが発行されているか否かによって、本来の選択ワード線WL0への書き込み方法を変更する。この場合は、次のキャッシュ書き込みコマンドCmd2が発行されており、下位ページデータLPと上位ページデータUPの両方が既にキャッシュメモリC0、C1に格納済みであるので、最終的な書き込み先をすべて特定できる状態にある。したがって、下位ページデータ書き込みと上位ページデータ書き込みを時間的に分けて書き込む必要がなくなり、閾値電圧分布A~Dを同時に書き上げる書き込み動作以下、このような書き込み動作をフルシーケンス書き込みと称するを実行することができる。図6に基づく書き込み制御方法においては、上位ページ書き込み動作により、閾値電圧分布Aから、他の全ての閾値電圧分布B,C,Dへの書き込みを行う。このため、図6の書き込み制御方法を実行する場合においては、フルシーケンス書き込みに要する時間は、上位ページ書き込みに要する時間とほぼ同じである。したがって、通常通りに下位ページ書き込み動作を行ってから上位ページ書き込み動作を実行する手順を踏むと、下位ページ書き込み動作を行う時間が余分な書き込み時間として見えてしまう。言い換えると、通常、下位ページ書き込み動作の時間と上位ページ書き込み動作の時間の両者が合計の書き込み時間として必要とされる。しかし、本実施形態のように、A分布書き込み動作を下位ページ書き込み動作に先立って行うことによって、フルシーケンス書き込み動作が実行できるようになり、下位ページ書き込み時間を省略できる時短効果が得られる。第1の実施形態と比べると、後続の書き込みデータのロード時間を内部動作この場合隣接ワード線WL1に沿って形成されるメモリセルMC1に対するA分布書き込み中に行うことによる通常のキャッシュ書き込み動作の時短効果に加えて、内部動作時間A分布書き込み時間と本来の選択ワード線WL0への書き込み時間を短縮することができる。このフルシーケンス書き込みFSproが進行し、閾値電圧分布Bまでの書き込みが例えば時刻T12において完了すると、下位ページデータLPはもはや不要であるので、キャッシュメモリC1から消去され、代わりに上位ページデータUPがキャッシュメモリC1に転送され、キャッシュメモリC0は次のデータロードを受け付けられる状態になる。キャッシュメモリC0が時刻T12で利用可能になると、図12Bに示すように、隣接ワード線WL1に書き込むべき下位ページデータLPの入出力回路16への取り込みが、時刻T13から開始される。図12Bの例では、時刻T13~T14において、プレーンplane0のワード線WL1に沿って形成されたメモリセルMC1に書き込むべき下位ページデータLPが取り込まれる。また、時刻T16~T17において、プレーンplane1のワード線WL1に沿って形成されたメモリセルMC1に書き込むべき下位ページデータLPが取り込まれる。ここで時刻T17では、キャッシュ書き込みコマンドCmd2が発行されているが、時刻T18までは、ページバッファ13が埋まっているために、キャッシュRBBはLでビジー状態となっている。時刻T18において、ワード線WL0に沿ったメモリセルMC0に対する上位ページデータ書き込み動作が閾値電圧分布Cまで終了するとCE、その後に必要な情報は、閾値電圧分布Dに書くか否かだけの情報となるので、それまで使用されていたキャッシュメモリC1の内容ワード線WL0用の上位ページデータを別のデータに書き換えてよい状態になる。よって、キャッシュメモリC1には、キャッシュメモリC0に格納されているワード線WL1用の下位ページデータLPが転送されて、キャッシュメモリC0は再び利用可能な状態になる。従って、時刻T18においてキャッシュRBBもHになる。したがって、時刻T19~T20において、プレーンplane0のワード線WL1に沿って形成されたメモリセルMC1に書き込むべき上位ページデータUPが取り込まれる。また、時刻T22~T23において、プレーンplane1のワード線WL1に沿って形成されたメモリセルMC1に書き込むべき上位ページデータUPが取り込まれる。こうして、ワード線WL1に沿って形成されたメモリセルMC1に書き込むための下位ページデータLP、上位ページデータUPが、それぞれキャッシュメモリC0、C1に格納される。図12Cに示すように、制御回路15は、ワード線WL0に沿って形成されたメモリセルMC0に対する書き込み動作が、例えば時刻T24に閾値電圧分布Dまで全て終了すると、ワード線WL1に対する書き込み動作を開始する前に、時刻T24において、ワード線WL1に隣接するワード線WL2に沿って形成されたメモリセルMC2に対するA分布書き込み動作が開始されるApro_next。その後、ワード線WL0に沿って形成されたメモリセルMC0におけるのと同様に、上述したフルシーケンス書き込み動作を、時刻T25から開始する図12C参照。この図12Bのように、あるワード線WLnに沿って形成されるメモリセルMCに書き込むべき下位ページデータのデータロード及び上位ページデータのデータロードが、ひとつ前のワード線WLn-1におけるフルシーケンス書き込み動作中に完全に行うことができると、最も書き込み性能を高めることが可能になる。すなわち最もキャッシュ書き込み動作が有効に機能している状態となる。この第2の実施の形態では、あるワード線WLに対する2ビット/セル方式の書き込み動作において、下位ページデータと上位ページデータを連続して取り込み、下位ページデータの書き込みと上位ページデータの書き込みとを時間的に区別せず同時に行うフルシーケンス書き込みを実行する。このため、第1の実施の形態に比べ、書き込み動作に要する時間の短縮を図ることができる。また、隣接メモリセルに対するA分布書き込み動作が、書き込みデータの取り込みと並行して行われるので、この点においても第1の実施の形態に比べて書き込み動作に要する時間の短縮することが可能である。図13A~図13Cは、第2の実施の形態の第1の変形例に係る書込み動作を示している。この図13A~図13Cに示す書込み動作では、図13Bに示すように、時刻T23におけるコマンドが10hコマンドとされ、これによりキャッシュRBBは、ワード線WL1に対する書込み動作が閾値電圧分布Dまで終了するまでLビジーに維持される点で、図12A~図12Cと異なっている。図14A~図14Cは、第2の実施の形態の第2の変形例に係る書き込み動作を示している。この図14A~図14Cでは、図7のような書き込み手順を適用する場合の連続書き込み動作を実行する例を図示している。図14Aの時刻T6で、キャッシュRBBがHになっていることを識別して、上位ページデータの書き込み処理を開始するように、時間の無駄なく次々にデータロードと書き込みコマンドの発行を続けていくと、図7のような閾値電圧分布の書き込み制御を前提としていても、半導体記憶装置内で実際に実行される動作は、A分布書き込みと前述のフルシーケンス書き込み動作になってしまうので、図12A~Cと同じ動作になる。[第3の実施の形態]次に、図15A、図15Bを参照して、第3の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。ただし、この実施の形態では、図15A、図15Bに示すように、A分布書き込み動作終了後の書き込み動作の制御方法が、第1の実施の形態とは異なっている。なお、図10A、図10Bと同様の事項については、説明を省略する。図15A、図15Bも、ワード線WL0に沿って形成されたメモリセルMC0に対し書き込み動作を実行する場合を示している。ワード線WL0には、既にA分布書き込みにより、閾値電圧分布Aが書き込み済みであるものとして説明する図15Aのi。第3の実施の形態の書き込み手順を、図15A~Cを参照しつつ説明する。時刻T4までは、第1の実施の形態と略同様である。しかし、この第3の実施の形態では、時刻T5でキャッシュRBBがHになって次の書き込みデータのデータロードが可能になった後、十分な時間が経過した後の時刻T6で上位ページデータUPのデータロードが始まる。このため、2プレーン分plane0、plane2の下位ページデータ及び上位ページデータのデータロードが完了してキャッシュ書き込みコマンドが発行される時刻T11が、A分布書き込み動作が終了する時刻T7よりも後になっている。このように、上位ページデータUPの取り込みが、ワード線WL1でのA分布書き込み動作の完了時刻T7までに完了しなかった場合には、図14Aに示すように、時刻T7から、上位ページデータUPのキャッシュメモリC0への取り込みの完了を待たずに、格納済みの下位ページデータLPに基づいて、ワード線WL0に沿って形成されたメモリセルMC0に対し、下位ページデータ書き込み動作をひとまず開始する時刻T7~T11のLPpro。図15Aのように記載すると、時刻T7で開始された下位ページ書き込みの後に、上位ページデータ書き込みが実施されることがあたかも予めわかっているかのように見える。だが実際には、A分布書き込み動作が完了する時刻T7の時点では、時刻T7の後に上位ページデータ書き込みがあるのか否かも確定しておらず、また上位ページデータ書き込みがあることが確定したとしても、いつ上位ページデータ書き込み動作の実行コマンドが発行される時期などが未確定である。したがって、上位ページデータの書き込み実行コマンドがA分布書き込みの終了時刻T7までに入力されなければ、下位ページデータ書き込みLPproをひとまず開始することが望ましい。しかし、上位ページデータUPのキャッシュメモリC0への取り込みが時刻t11で完了してキャッシュ書き込みコマンドCmd215hコマンドが発行されると、下位ページデータLPと上位ページデータUPとがキャッシュメモリC0及びC1に揃い、前述のフルシーケンス書き込みが実行できる状態になる。そこで、制御回路15は、下位ページデータと上位ページデータの両方が揃ってキャッシュ書き込み実行コマンドが発行された状況を識別することができるので、時刻11になると、実行途中のメモリセルMC0への下位ページデータ書き込み動作LPproを中止して、フルシーケンス書き込みFSproに移行する。以下、図15Bに示すように、フルシーケンス書き込みが完了するまで、動作を継続する。このように、本実施の形態では、隣接ワード線WLn1に沿って形成されたメモリセルへのA分布書き込み動作が終了した段階で、上位ページデータがキャッシュメモリに格納されていない場合には、下位ページデータ書き込みをまず開始し、その後上位ページデータと下位ページデータが共に準備でき次第フルシーケンス書き込みに移行できるよう、制御回路15が構成されている。これにより、本実施形態の不揮発性半導体記憶装置は、第1又は第2の実施形態の中間的な動作状態においても、書き込み動作時間を短縮できるように機能させることができる。[第4の実施の形態]次に、図16~図17を参照して、第4の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態は、前述の実施の形態と同様、書き込み対象のワード線WLnに沿って形成されたメモリセルMCnへの書き込み動作に先立ち、隣接ワード線WLn1にA分布書き込み動作を行うものである。本実施の形態は、前述の実施の形態の特徴に追加的な特徴を有している。すなわち、本実施の形態は、任意の選択ワード線において上位ページの書き込み動作が開始される場合の制御方法に特徴を有している。図16は、ある過去の時点でワード線WL0に沿って形成されたメモリセルMC0に下位ページデータLPのみが書き込まれた後で、上位ページデータUPの書き込みが任意のタイミングで開始された場合の動作を示している。このため、ワード線WL0に沿って形成されたメモリセルMC0には、閾値電圧分布A又は中間分布LMが既に与えられており図16のi、ワード線WL1に沿って形成されたメモリセルMC1にも、A分布書き込み動作の結果、閾値電圧分布Aが既に与えられている図16のi。このような状態において、本実施の形態の制御回路15は、ワード線WL0に沿って形成されたメモリセルMC0に対する読み出し動作を時刻T4から開始しT_IDL、読み出したデータを、メモリセルMC0の下位ページデータLPとしてキャッシュメモリC1に格納させる。また、これと並行して、ワード線WL1のAフラグデータの読み出し動作も実行され、ワード線WL1にA分布書き込み動作が実行済みか否かが判定される。ここで、Aフラグデータは、この場合ワード線WL0に沿って形成された所定数のメモリセルに記憶されるデータである。Aフラグデータは、それぞれのワード線WLにその領域が割り当てられている。ワード線WL0に沿って形成された所定数のメモリセルにより形成されるAフラグデータ領域には、ワード線WL1に沿って形成されたメモリセルMC1における閾値電圧分布Aの書き込み状態が記憶される。同様に、ワード線WL1に沿って形成された所定数のメモリセルにより形成されるAフラグデータ領域には、ワード線WL2に沿って形成されたメモリセルMC2における閾値電圧分布Aの書き込み状態が記憶される。すなわち、選択されたワード線WLnのAフラグデータ領域には、そのワード線WLnより後にデータ書き込みが行われる隣のワード線WLn1に沿ったメモリセルMCn1における閾値電圧分布Aの書き込み状態が記憶される。Aフラグデータに基づく判定の結果、ワード線WL1に沿って形成されたメモリセルMC1に対するA分布書き込みが未了であれば、メモリセルMC1に対しA分布書き込みが行われる。ワード線WL1に沿って形成されたメモリセルMC1におけるA分布書き込みが実行済みであれば、キャッシュメモリC0、C1に格納された下位ページデータLP及び上位ページデータUPに基づき、メモリセルMC0に対する上位ページ書き込み動作UPproが開始される~時刻T7。図16においては、上位ページ書き込みがコマンドCmd310hで実行されている例が示されているため、キャッシュRBBは時刻T7までLとされているが、コマンドCmd215hで実行された場合には、図10Bと同じように、閾値電圧分布Bまでの書き込みが終了した時点でHとされる。図17は、ワード線WL0に沿って形成されたメモリセルMC0への下位ページデータLPの書き込みは未了であるにも拘わらず、何らかの理由で上位ページデータUPが先に入出力回路16に入力された場合の動作を示している。このため、ワード線WL0に沿って形成されたメモリセルMC0には、閾値電圧分布Aのみを有しており、一方、ワード線WL1に沿って形成されたメモリセルMC1にも、A分布書き込みは未了で、閾値電圧分布Eが与えられている図17のi。このような状態において、本実施の形態の制御回路15は、ワード線WL0に沿って形成されたメモリセルMC0に対する読み出し動作を時刻T4から開始しT_IDL、読み出したデータを、メモリセルMC0の下位ページデータLPとしてキャッシュメモリC1に格納させる。また、これと並行して、ワード線WL1のAフラグデータの読み出し動作も実行され、ワード線WL1にA分布書き込み動作が実行済みか否かが判定される。ワード線WL1に対するA分布書き込みが未了であれば、A分布書き込みが実行される図17のii。A分布書き込みの完了後、ワード線WL0に対し、上位ページデータのみに基づく書き込み動作が実行される。上位ページデータが1であれば、閾値電圧分布Aを維持すべくメモリセルMC0に対する書き込みは禁止される。一方、上位ページデータが0であれば、閾値電圧分布AをBに変化させる書き込み動作が実行される。このように、本実施の形態によれば、何らかの理由により隣のワード線にA分布書き込みが行われていない状態で上位ページ書き込みが行われる場合にも、上記の実施の形態と同様の効果を得つつ書き込み動作を完了することができる。[第5の実施の形態]次に、図18A~Cを参照して、第5の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態は、前述の第1乃至第4の実施の形態と異なり、書き込み対象のメモリセルMCnに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルMCn1にA分布書き込み動作を実行する以下では、第1乃至第4の実施の形態を先書き方式と呼び、第5実施形態を後書き方式と呼ぶ。図18Aに示すように、時刻T5までは第1の実施の形態と同様に、プレーンplane0、plane1のワード線WL0に沿って形成されたメモリセルMC0に与えるべき下位ページデータLPが取り込まれる。その後、時刻T4では、この下位ページデータに基づく下位ページデータ書き込みLPproが開始され図18Aのii、この終了後、時刻T6において、隣接ワード線WL1に沿って形成されたメモリセルMC1のためのA分布書き込み動作Apro_nextが開始される図18Aのiii。その後、A分布書き込み動作が時刻T7で終了すると、時刻T8~T12において、プレーンplane0、plane1のワード線WL0に沿って形成されたメモリセルMC0に与えるべき上位ページデータUPが取り込まれる。以下、第1の実施の形態と略同様にして、上位ページデータ書き込みUPproが実行される図18Bのiv。なお、図18Bでは、時刻T12でコマンドCmd3を用いて書き込み動作を行っているが、コマンドCmd2を用いて書き込み動作を行ってもよい。その場合にはキャッシュRBBの波形が変化し、閾値電圧分布Bまでの書き込みが終了した後の時刻T13でキャッシュRBBがHとなる。このように、この第5の実施の形態では、前述の実施の形態の先書き方式と異なり、書き込み対象のワード線WLnに対する書き込み動作を少なくとも一部完了した後に、隣接ワード線WLn1に対するA分布書き込み動作を開始する後書き方式を採用している。このような後書き方式の手順でも、第1の実施の形態と同様の効果を得ることができる。[第6の実施の形態]次に、図19A、図19B及び図19Cを参照して、第6の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態も、第6の実施の形態と同様に、書き込み対象のメモリセルMCnに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルMCn1にA分布書き込み動作を実行する後書き方式を採用している。以下、図19A~Cを参照して、第6の実施の形態の書き込み動作を説明する。図19A~Cは、ワード線WL0、WL1に書き込み動作を実行する場合を示している。ワード線WL0には、既にA分布書き込みにより、閾値電圧分布Aが書き込み済みであるものとして説明する図19Aのi。図19Aでは、第2の実施の形態と同様に、時刻T0~T10の間に、ワード線WL0に沿って形成されたメモリセルMC0に書き込まれるべき下位ページデータLPと上位ページデータUPの取り込みをキャッシュ書き込みコマンドを用いて連続的に行う場合を示している。時刻T4では、下位ページデータLPのキャッシュ書き込みコマンドCmd2が発行されるため、後続の上位ページデータLPがキャッシュメモリC0に格納されるのを待たずに、メモリセルMC0への下位ページデータ書き込みLPproが開始される。図19Aのiiの矢印。そして、時刻T10において、上位ページデータUPがキャッシュメモリC0に格納されキャッシュ書き込みコマンドCmd2が発行されると、制御回路15は、下位ページデータ書き込みを中止して、下位ページデータ及び上位ページデータの両方を用いたフルシーケンス書き込み動作FSproに移行する図19Aのiiiの矢印。このように、この実施の形態では、下位ページデータのみがキャッシュメモリC0に準備出来た時点で下位ページデータ書き込みLPproをひとまず開始し、下位ページデータと上位ページデータの両方が揃った時点で下位ページデータ書き込み動作を中止しフルシーケンス書き込みを開始している。このワード線WL0へのフルシーケンス書き込みが進行し、閾値電圧分布Bまでの書き込みが例えば時刻T11において完了すると、下位ページデータLPはもはや不要であるので、下位ページデータLPはキャッシュメモリC1から消去され、代わりに上位ページデータUPがキャッシュメモリC1に転送され、キャッシュメモリC0は次のデータロードを受け付けられる状態となる。キャッシュメモリC0が時刻T11でデータロードが可能な状態になると、図19Bに示すように、隣接ワード線WL1に書き込むべき下位ページデータLPが入出力回路16を介してキャッシュメモリC0にロードされる。時刻T16でキャッシュ書き込みコマンドCmd2が発行されると、キャッシュRBBは閾値電圧分布Cまでの書き込みが終わる時刻T17までは、キャッシュメモリC0,C1が占有された状態になるためLとなる。時刻T17において、ワード線WL0に対する上位ページデータ書き込み動作が閾値電圧分布Cまで終了すると、ワード線WL0の上位ページデータUPはキャッシュメモリC1から消去され、代わりにキャッシュメモリC0に格納されているワード線WL1用の下位ページデータLPが、キャッシュメモリC0からC1に転送される。それによってキャッシュメモリC0へのデータロードが可能な状態になるので、キャッシュRBBがHになった後の時刻T18から、ワード線WL1用の上位ページデータUPが、入出力回路16を介してロードされ、時刻T22でキャッシュ書き込みコマンドcmd215hが発行される。こうして、ワード線WL1に沿って形成されたメモリセルMC1に書き込むための下位ページデータLP、上位ページデータUPが、それぞれキャッシュメモリC0、C1に格納される。図19Bに示すように、制御回路15は、ワード線WL0に沿って形成されたメモリセルMC0に対する書き込み動作が、例えば時刻T23に閾値電圧分布Dまで全て終了すると、ワード線WL1に沿って形成されたメモリセルMC1に対する書き込み動作を開始する。本実施の形態の動作の場合、時刻T23では、ワード線WL1に沿って形成されたメモリセルMC1に対するA分布書き込み動作は未だ実行されていない。そこで、本実施の形態では、時刻T23から、閾値電圧分布Aを書き込むA分布書き込み動作を独立して実行することはせずこれを省略し、代わりに、閾値電圧分布Aを含む全ての閾値電圧分布に対して途切れることなく書き込みを行うフルシーケンス書き込みを行う。図19BのFullFSpro。換言すれば、このフルシーケンス書き込みでは、独立したA分布書き込み動作は省略し、得られた下位ページデータ及び上位ページデータに従い、閾値電圧分布Eから閾値電圧分布A~Dを1度に書き上げる制御を実行する。図19Cに示すように、メモリセルMC1に対する、A分布書き込みを含むフルシーケンス書き込み別個独立のA分布書き込み動作は省略されたフルシーケンス書き込み動作が時刻T27において完了すると、次いで時刻T27においてワード線WL2に沿って形成されたメモリセルMC2に対し、A書き込み動作が実行される図19Cのv。これにより、メモリセルMC1での保持データの変動を回避することが可能になる。なお、図19Bの時刻T22において、書き込みの実行コマンドがCmd3ではなく、Cmd215hであった場合には、キャッシュメモリへのデータロードが可能になり次第キャッシュRBBがHになって、後続のデータロードおよび書き込みコマンドを受け付けられるように制御される。本実施の形態は、図18A~図18Bに示す第5の実施の形態と比べると、チップ外部からみた動作制御の違いは、ワード線WL0に沿って形成されたメモリセルMC0に対する上位ページデータの書き込みを始めるタイミングが変更されているだけである。しかし、本実施の形態図19A~Cでは、上位ページデータのキャッシュ書き込み実行コマンドCmd215hが、下位ページ書き込み動作LPpro中時刻T10に発行される。これにより、図18Aでは、メモリセルMC0に対する下位ページデータ書き込み動作LPproの後にメモリセルMC1に対するA分布書き込み動作Apro_nextが行われるのに対し、図19A~Cでは、メモリセルMC0に対する上位ページ書き込みUPproの後にメモリセルMC1に対するA分布書き込み動作が持ち越されている。その結果、メモリセルMC0に対する下位ページ書き込み動作は、下位ページと上位ページとを同時に書き込む、高効率のフルシーケンス書き込みに置き換えれ時刻T10。また、後回しにされたメモリセルMC1へのA分布書き込み動作は、キャッシュ書き込みの仕組みを有効に利用して時間の無駄なくデータロードが行われた同じメモリセルMC1への下位ページデータと上位ページデータの書き込みと共に、連続して行われる。本実施の形態によれば、上記の実施の形態と同様の効果を得ることが出来る他、A分布書き込みをデータ書き込みのフルシーケンス書き込みの中に取り込んで含めて連続書き込みすることが可能になり、書き込み時間を一層短縮することができる。[第7の実施の形態]次に、図20A、図20B及び図20Cを参照して、第7の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態も、第6の実施の形態と同様に、書き込み対象のメモリセルMCnに対するデータ書き込み動作の少なくとも一部を実行した後に、これに隣接するメモリセルMCn1にA分布書き込み動作を実行する後書き方式を採用している。以下、図20A~Cを参照して、第7の実施の形態の書き込み動作を説明する。時刻T23までの動作は、第6の実施の形態と略同様である。異なる点は、時刻T23の後、ワード線WL1に沿って形成されたメモリセルMC1にA分布書き込み動作APro_nextを実行し、その完了後に下位ページデータ及び上位ページデータに基づくフルシーケンス書き込みを実行する点である。この実施の形態の場合、閾値電圧分布Aが、他の閾値電圧分布B,C,Dとは別個の工程で書き込まれるため、第6の実施の形態に比べ、閾値電圧分布Aの分布幅を、閾値電圧分布B,C,Dとは独立して制御することができる。閾値電圧分布Aは、閾値電圧分布B,C,Dと比較して分布幅を広くできるため、早い書き込み完了が可能な電圧制御方法を独自に採用できる。その結果、全体として書き込み動作に要する時間を短縮することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、2ビット/セルの書き込み方式を実行する場合の動作例を説明したが、3ビット以上の複数ビットを1つのメモリセルに保持する場合にも、同様の動作例が適用可能であることは明らかである。1ビットのデータを1つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。"