半導体基板と、前記半導体基板に形成されたアクティブエリアと、前記アクティブエリアに形成されたセルトランジスタと、一端が前記セルトランジスタのソースまたはドレインの一方に電気的に接続された磁気トンネル接合素子と、前記セルトランジスタのソースまたはドレインの他方に電気的に接続された第1のビット線と、前記磁気トンネル接合素子の他端に電気的に接続された第2のビット線と、前記セルトランジスタのゲートに電気的に接続され、あるいは、前記セルトランジスタのゲートとして機能するワード線とを備え、1つの前記第1のビット線に対して複数の前記第2のビット線が対応しており、複数の前記磁気トンネル接合素子が同一の前記ワード線および同一の前記アクティブエリアを共有し、前記アクティブエリアは、前記第1および前記第2のビット線の延伸方向に連続して形成されていることを特徴とする半導体記憶装置。前記ワード線および前記アクティブエリアを共有する複数の前記磁気トンネル接合素子の一端に接続された前記セルトランジスタは、該複数の磁気トンネル接合素子に共有されていることを特徴とする請求項1に記載の半導体記憶装置。複数の前記磁気トンネル接合素子は、該複数の磁気トンネル接合素子の両側に設けられた2本の前記ワード線を共有することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記複数の磁気トンネル接合素子の両側に設けられた前記2本のワード線に対応する複数の前記セルトランジスタが、前記複数の磁気トンネル接合素子から選択された磁気トンネル接合素子に電流を供給することを特徴とする請求項3に記載の半導体記憶装置。前記第1および前記第2のビット線の延伸方向に隣接する2つの前記磁気トンネル接合素子間に設けられ、該2つの磁気トンネル接合素子間を常に絶縁する素子分離ワード線をさらに備え、前記素子分離ワード線の両側にはそれぞれ複数の前記磁気トンネル接合素子が設けられており、該複数の磁気トンネル接合素子は、その一方側に設けられた前記ワード線、その他方側に設けられた前記素子分離ワード線および前記アクティブエリアを共有することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記ワード線および前記アクティブエリアを共有する前記複数の磁気トンネル接合素子のうち1つの前記磁気トンネル接合素子を選択する場合、選択された該磁気トンネル接合素子に接続された前記第2のビット線以外の前記第2のビット線の電圧を所定電圧に固定するライトドライバをさらに備えたことを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。前記ワード線、前記素子分離ワード線および前記アクティブエリアを共有する前記複数の磁気トンネル接合素子のうち1つの前記磁気トンネル接合素子を選択する場合、選択された該磁気トンネル接合素子に接続された前記第2のビット線以外の前記第2のビット線の電圧を所定電圧に固定するライトドライバをさらに備えたことを特徴とする請求項5に記載の半導体記憶装置。MTJ素子にデータを書き込むために充分に大きな電流を駆動することができるセルトランジスタを備え、かつ、容易に製造することができる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアとを備える。セルトランジスタは、アクティブエリアに形成されている。磁気トンネル接合素子の一端がセルトランジスタのソースまたはドレインの一方に電気的に接続されている。第1のビット線は、セルトランジスタのソースまたはドレインの他方に電気的に接続されている。第2のビット線は、磁気トンネル接合素子の他端に電気的に接続されている。ワード線は、セルトランジスタのゲートに電気的に接続され、あるいは、セルトランジスタのゲートとして機能する。1つの第1のビット線に対して複数の第2のビット線が対応している。複数の磁気トンネル接合素子が同一のワード線および同一のアクティブエリアを共有している。アクティブエリアは、第1および第2のビット線の延伸方向に連続して形成されている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従った磁気ランダムアクセスメモリ以下、MRAMのメモリチップを示すブロック図である。尚、本実施形態は、MRAM以外の抵抗変化型素子を用いたメモリ例えば、PCRAM、RRAM等にも適用可能である。本実施形態によるMRAMは、メモリセルアレイMCAと、センスアンプSAと、メインデータコントローラMDCと、DQバッファDQBと、カラムコントローラCCと、ロウコントローラRCと、クロックバッファCLKBと、コマンドコントローラCMDCと、アドレスコントローラADDCと、アレイコントローラACとを備えている。メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを備えている。各メモリセルMCはビット線BLあるいはビット線対とワード線WLとの交点に対応して配置されている。ビット線BLは、カラム方向に延伸している。ワード線WLは、カラム方向に対して直交するロウ方向に延伸している。センスアンプSAは、ビット線BLを介してメモリセルMCに接続されており、メモリセルMCのデータを検出するように構成されている。ライトドライバWDは、ビット線BLを介してメモリセルMCに接続されており、メモリセルMCにデータを書き込むように構成されている。メインデータコントローラMDCは、DQバッファDQBから受け取ったデータを、カラムコントローラCCの制御を受けて、所望のカラムに書き込むようにライトドライバWDへ転送し、あるいは、カラムコントローラCCの制御を受けて、所望のカラムから読み出したデータをDQバッファDQBへ転送する。また、メインデータコントローラMDCは、後述するように、ライトマスクデータWMまたは書込み禁止領域アドレスWOADDに従って、データの書込みを禁止するように構成されている。DQバッファDQBは、DQパッドDQを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ1の外部へ出力する。あるいは、DQバッファDQBは、DQパッドDQを介して書込みデータをメモリチップ1の外部から受け取り、一時的に保持する。カラムコントローラCCは、カラムアドレスに従って所望のカラムのビット線BLを選択的に駆動するようにセンスアンプSAまたはライトドライバWDを動作させる。ロウコントローラRCは、ロウアドレスに従って所望のワード線WLを選択的に駆動させるようにワード線ドライバWLDを動作させる。クロックバッファCLKBは、メモリチップ1全体の動作のタイミングを決定するクロック信号を入力する。コマンドコントローラCMDCは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラCCおよびロウコントローラRCを制御する。アドレスコントローラADDCは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラCCおよびロウコントローラRCにこれらのアドレスを送る。アレイコントローラACは、メモリセルアレイMCAの全体的な制御を行う。図2は、単一のメモリセルMCの構成を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子と、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BLとソース線SLとの間に直列に接続されている。メモリセルMCにおいて、セルトランジスタCTがビット線BL側に配置され、MTJ素子がソース線SL側に配置されている。セルトランジスタCTのゲートは、ワード線WLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Pおよび記録層Frは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電流以上の電流を流すと、固定層Pの磁化の向きに対して記録層Frのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電流以上の電流を流すと、固定層Pと記録層Frとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。図3は、第1の実施形態に従ったMRAMのメモリセルアレイMCAの部分的な平面レイアウト図である。図4は、図3の4-4線に沿った断面図である。図5は、図3の5-5線に沿った断面図である。図6は、図3の6-6線に沿った断面図である。本実施形態によるMRAMでは、図3に示すように、第1のビット線BL1および第2のビット線BL2がカラム方向に延伸しており、ワード線WLがカラム方向とほぼ直交するロウ方向に延伸している。第1のビット線BL1は、ビアコンタクトV2を介してセルトランジスタCTに電気的に接続され、第2のビット線BL2は、MTJ素子の上端に電気的に接続される。ロウ方向に配列された複数のMTJ素子に対応する複数の第2のビット線BL2は、1本の第1のビット線BL1に対応して設けられており、1本の第1のビット線BL1を共有している。平面レイアウトにおいては、隣接する2つのワード線WL間に複数のMTJ素子が設けられている。隣接する2つのワード線WL間に設けられたMTJ素子は、該2つのワード線WLを共有している。該2つのワード線WLは、セルトランジスタCTのゲート電極GCとして機能し、該2つのワード線WL間に設けられたMTJ素子のいずれかを選択するときに導通状態になる。アクティブエリアAAは、メモリセルアレイMCA内においてカラム方向に連続して延伸しており、従って、カラム方向に配列されたMTJ素子は、アクティブエリアAAを共有している。アクティブエリアAAは、ロウ方向において素子分離領域STIShallowTrenchIsolationによって分離されている。図5および図6に示すように、本実施形態によるMRAMは、半導体基板としてのシリコン基板10と、シリコン基板10上に形成されたアクティブエリアAAとを備えている。アクティブエリアAA上に形成されたセルトランジスタCTは、ソース層S、ドレイン層Dおよびゲート電極GCを備えている。ゲート電極GCは、ゲート絶縁膜20によってシリコン基板10から絶縁されており、絶縁膜30によってコンタクトプラグCBから絶縁されている。図5に示すように、セルトランジスタCTのソース層S上には、コンタクトプラグCBが設けられている。コンタクトプラグCB上には、下部電極LEが設けられており、下部電極LE上にMTJ素子が設けられている。これにより、セルトランジスタCTのソース層Sは、コンタクトプラグCBおよび下部電極LEを介してMTJ素子の下端に電気的に接続されている。さらに、MTJ素子上には、上部電極UEが設けられており、上部電極UE上にはビアコンタクトV1が設けられている。ビアコンタクトV1上には第2のビット線BL2が設けられている。これにより、MTJ素子の上端は、上部電極UEおよびビアコンタクトV1を介して第2のビット線BL2に接続されている。一方、図6に示すように、セルトランジスタCTのドレイン層D上には、別のコンタクトプラグCBが設けられている。コンタクトプラグCB上には、ビアコンタクトV1が設けられている。これにより、セルトランジスタCTのドレイン層Dは、コンタクトプラグCBおよびビアコンタクトV1を介して第1のビット線BL1に電気的に接続されている。よって、図5および図6に示すように、セルトランジスタCTのソース層Sは、MTJ素子の下端に電気的に接続され、セルトランジスタCTのドレイン層Dは、第1のビット線BL1に電気的に接続されている。MTJ素子の上端は、第2のビット線BL2に電気的に接続されている。これにより、MTJ素子およびセルトランジスタCTが第1のビット線BL1と第2のビット線BL2との間に直列に接続されている。図4に示すように、ロウ方向に隣接する複数のMTJ素子の下端は、ロウ方向に延伸するコンタクトプラグCBによって電気的に短絡されている。そして、セルトランジスタCTのソース層Sも、コンタクトプラグCBの下に該コンタクトプラグCBに沿って形成されている。これにより、図3に示す複数のMTJ素子の両側にある2本のワード線WLの下には、ロウ方向に延伸した大きなチャネル幅を有するセルトランジスタCTがそれぞれ設けられている。これは、ロウ方向に配列され、ワード線WLおよびアクティブエリアAAを共有する複数のMTJ素子に接続された複数のセルトランジスタCTがゲート幅方向に並列接続されていると換言してもよい。尚、コンタクトプラグCBは、セルトランジスタCTのゲート幅方向における両端における抵抗差を小さくするために、低抵抗金属例えば、Cu、W等で形成されることが好ましい。図3に示す隣接する2つのワード線WL間に設けられた複数のMTJ素子は、該複数のMTJ素子は、その両側にある2本のワード線WLを共有し、かつ、同一のアクティブエリアAAを共有していることになる。従って、該複数のMTJ素子は、その上端においてそれぞれ異なる第2のビット線BL2に接続されているが、その下端において該複数のMTJ素子の両側に設けられた2つのセルトランジスタCTに共通に接続されている。尚、セルトランジスタCTのソース層Sおよびドレイン層Dとの呼称は、便宜的なものであり、電流の流れる方向によってソース層Sとドレイン層Dとの位置関係は逆になることともある。また、セルトランジスタCTのゲート電極GC自体が、ワード線WLとして機能してもよいが、ワード線WLは、ゲート電極GCとは別のレイヤに設けられてもよい。この場合、ゲート電極GCは、コンタクト図示せずを介していずれかのワード線WLに電気的に接続される。以上のように、本実施形態によるMRAMでは、複数のMTJ素子が互いに隣接する2本のワード線WL間に設けられており、該2本のワード線WLを共有している。該2本のワード線WLに対応するセルトランジスタCTは、同一のアクティブエリアAA上に設けられ、該2本のワード線WL間に設けられた複数のMTJ素子に共通に接続されている。該2本のワード線WLの一方に対応する複数のセルトランジスタCTは並列接続されておりあるいは、ゲート幅の広い1つのセルトランジスタCTが設けられ、他方に対応するセルトランジスタCTも並列接続されているあるいは、ゲート幅の広い1つのセルトランジスタCTが設けられている。このような構成により、本実施形態によるMRAMは、ゲート幅の広いセルトランジスタCTをMTJ素子の両側に設けることができる。即ち、2本のワード線WL間に設けられた複数のMTJ素子は、それぞれに対応した個別のセルトランジスタに接続されるのではなく、ゲート幅の広い共通のセルトランジスタCTに接続される。隣接する2本のワード線WLに対応する各セルトランジスタCTのゲート幅は、アクティブエリアAAのロウ方向の幅Waaにほぼ等しい。従って、セルトランジスタCTは、2本のワード線WL間に設けられた複数のMTJ素子のうち選択されたいずれかのMTJ素子に充分大きな電流を供給することができる。さらに、図3に示す例では、4本の第2のビット線BL2が1つの第1のビット線BL1を共通に用いており、かつ、2本のワード線WL間に設けられた4つのMTJ素子に対応するセルトランジスタCTは共有されている。このため、図3の破線で示すユニットパターンUPの面積は、40F2となる。ユニットパターンUPは、平面レイアウトの一単位を示すパターンであり、このパターンをシリコン基板10の平面内に繰り返すことによってメモリセルアレイMCAの平面レイアウトが形成される。ここで、FFeatureSizeは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。1ユニットパターンUPは、4つのMTJ素子を含むので、1つのMTJ素子当たりの面積は、10F2となる。また、セルトランジスタCTのゲート幅は、アクティブエリアAAのロウ方向の幅に等しく、10Fである。MTJ素子の両側にセルトランジスタCTが設けられているので、2つのセルトランジスタCTのゲート幅の総和は、20Fとなる。従来のMRAMでは、通常、メモリセルの面積は12F2であり、1つのメモリセル当たりのセルトランジスタのゲート幅は4Fであった。従って、本実施形態によるMRAMは、1つのMTJ素子またはメモリセル当たりの面積を小さくし、かつ、1つのMTJ素子メモリセル当たりのセルトランジスタのゲート幅を大きくすることができる。これにより、データ書込みに必要な電流が大きくても、本実施形態によるMRAMは、MTJ素子に書込みに充分な電流を供給することができる。また、データ書込みに必要な電流が小さくても、本実施形態によるMRAMは、大きな電流で安定した書き込みを行うことができる。本実施形態では、隣接する2本のワード線WLを共有し、かつ、アクティブエリアAAを共有するMTJ素子の数は4個である。しかし、そのMTJ素子の数はさらに増大させてもよい。その場合には、アクティブエリアAAのロウ方向の幅Waaを大きくすればよい。ワード線WLおよびアクティブエリアAAを共有するMTJ素子の数が増えても、第1のビット線BL1およびビアコンタクトV2のレイアウト面積図3の例では、8F2は変わらない。従って、ワード線WLおよびアクティブエリアAAを共有するMTJ素子の数が多くなると、第1のビット線BL1およびビアコンタクトV2のレイアウト面積が1つのMTJ素子当たりの面積に与える影響が小さくなる。図3に示す例において、ワード線WLおよびアクティブエリアAAを共有するMTJ素子の数を無限に多くすれば、1つのMTJ素子当たりの面積は、8F2に収束する。さらに、本実施形態によるMRAMのアクティブエリアAAは、カラム方向に連続して形成されており、素子分離領域STIによって複数に分離されていない。よって、本実施形態によるMRAMのアクティブエリアAAは、リソグラフィ技術およびエッチング技術によって形成し易い。このように、本実施形態によるMRAMは、メモリセルの面積が小さく、MTJ素子にデータを書き込むために充分に大きな電流を流すことができ、かつ、従来よりも容易に製造することができる。以上のような構成を有するMRAMにおいてMTJ素子は、以下のように選択的に駆動される。書込み動作例えば、図3に示すMTJ素子MTJselにデータを書き込む場合、ライトドライバWDは、第1のビット線BL1に書込み電圧Vwriteを印加し、複数の第2のビット線BL2のうちビット線BL2selに電圧Voutを印加する。電圧Vwriteとしては、通常、電源電圧を用い、電圧Voutとしては、通常、0VGNDを用いる。さらに、ワード線ドライバWLDは、MTJ素子MTJselの両側にあるワード線WL0、WL1を駆動することによって、ワード線WL0、WL1に対応する複数のセルトランジスタCTを導通状態にする。これにより、ワード線WL0、WL1に対応する複数のセルトランジスタCTは、MTJ素子MTJselに電流を供給することができる。本実施形態では、セルトランジスタCTのゲート幅の総和は、20Fと非常に広いので、充分に大きな電流をMTJ素子MTJselに供給することができる。一方、ライトドライバWDは、第2のビット線BL2sel以外の第2のビット線BL2の電圧を、第1のビット線BL1の書込み電圧Vwriteと第2のビット線BL2selの電圧Voutとの間にある所定電圧Vwmedに固定する。電圧Vwmedは、MTJ素子MTJsel以外の非選択のMTJ素子の上端と下端との間の電圧差を、できるだけゼロに近づけるように設定される。これは、非選択のMTJ素子にデータが書き込まれないようにするためである。通常、電圧Vwmedは、第1のビット線BL1からMTJ素子の下端までの抵抗、および、第2のビット線BL2からMTJ素子の上端までの抵抗を考慮して計算され得る。あるいは、電圧Vwmedは、実際の製品を用いて実験的に求めてもよい。もし、電圧Vwmedが書込み電圧Vwriteと電圧Voutとの中間値|Vwrite-Vout|/2であっても、非選択のMTJ素子にデータが書き込まれず、問題にならない場合には、電圧Vwmedとしてその中間値|Vwrite-Vout|/2を用いてもよい。このように、本実施形態によるMRAMは、複数のMTJ素子が同一のワード線WLおよび同一のアクティブエリアAAを共有しながら、1つのメモリセルMCselを選択することができる。そして、選択されたMTJ素子MTJselは、第1のビット線BL1と第2のビット線BL2selとの間に接続され、MTJ素子MTJselには、第1のビット線BL1と第2のビット線BL2selとの間の電圧差|Vwrite-Vout|によって電流が流れる。この電流によって、データが、選択されたMTJ素子MTJselに書き込まれる。このようにして、本実施形態によるMRAMは、MTJ素子MTJselにデータを選択的に書き込むことができる。上記の書込み動作において、書き込むデータとは逆のデータを書き込む場合、電圧の印加方向を上記の電圧印加方向と逆にすればよい。即ち、第2のビット線BL2selに電圧Vwriteを印加し、第1のビット線BL1に電圧Voutを印加すればよい。尚、MTJ素子MTJselにデータを書き込む際に、非選択の第2のビット線BL2は、フローティング状態にしてもMTJ素子MTJselにデータを書き込むことはできる。しかし、この場合、セルトランジスタCTを介して非選択の第2のビット線BL2も充電されるので、非選択の第2のビット線BL2の容量の分だけMTJ素子MTJselへの電圧の印加スピードが遅くなる。従って、動作速度を考慮すると、非選択の第2のビット線BL2の電圧は、所定電圧Vwmedに固定されることが好ましい。読出し動作例えば、MTJ素子MTJselからデータを読み出す場合、ドライバとしてのセンスアンプSAは、第1のビット線BL1に読出し電圧Vreadを印加する。尚且つ、ワード線ドライバWLDは、MTJ素子MTJselの両側にあるワード線WL0、WL1を駆動することによって、ワード線WL0、WL1に対応するセルトランジスタCTを導通状態にする。これにより、ワード線WL0、WL1に対応する複数のセルトランジスタCTは、MTJ素子MTJselに電流を供給することができる。MTJ素子MTJselは、第1のビット線BL1と第2のビット線BL2selとの間に接続され、MTJ素子MTJselには、第1のビット線BL1と第2のビット線BL2selとの間の電圧差|Vread-Vout|によって電流が流れる。そして、センスアンプSAは、選択されたMTJ素子MTJselに接続された第2のビット線BL2selに流れる電流Icellを検出すればよい。尚、電圧Vwriteとしては、通常、電源電圧を用い、電圧Voutとしては、通常、0VGNDを用いる。このとき、ライトドライバWDは、第2のビット線BL2sel以外の第2のビット線BL2の電圧を、第1のビット線BL1の読出し電圧Vreadと第2のビット線BL2selの電圧Voutとの間にある所定電圧Vrmedに固定する。電圧Vrmedは、MTJ素子MTJsel以外の非選択のMTJ素子の上端と下端との間の電圧差を、できるだけゼロに近づけるように設定される。これは、読出し中に、非選択のMTJ素子に格納されたデータがディスターブを受けないようにするためである。電圧Vrmedの設定方法は、上述の通りである。もし、電圧Vrmedが読出し電圧Vreadと電圧Voutとの中間値|Vread-Vout|/2であっても、非選択のMTJ素子のデータがディスターブを受けず、問題にならない場合には、電圧Vrmedとしてその中間値|Vread-Vout|/2を用いてもよい。尚、MTJ素子MTJselからデータを読み出す際に、非選択の第2のビット線BL2は、フローティング状態にしてもMTJ素子MTJselからデータを読み出すことはできる。しかし、この場合、セルトランジスタCTを介して非選択の第2のビット線BL2も充電されるので、非選択の第2のビット線BL2の容量の分だけMTJ素子MTJselへの電圧の印加スピードが遅くなる。従って、動作速度を考慮すると、非選択の第2のビット線BL2の電圧は、所定電圧Vrmedに固定されることが好ましい。第2の実施形態図7は、第2の実施形態によるMRAMのメモリセルアレイMCAの部分的な平面レイアウト図である。図8は、図7の8-8線に沿った断面図である。図9は、図7の9-9線に沿った断面図である。尚、図7の4-4線に沿った断面図は、図4に示すものと同様である。第2の実施形態は、カラム方向に隣接する複数のMTJ素子間に設けられ、該複数のMTJ素子間を常に絶縁する素子分離ワード線WLisoをさらに備えている。また、素子分離ワード線WLisoの両側にはそれぞれ複数のMTJ素子がロウ方向に配列されている。複数のMTJ素子は、該MTJ素子の一方側に設けられたワード線WL、該MTJ素子の他方側に設けられた素子分離ワード線WLisoおよびアクティブエリアAAを共有する。素子分離ワード線WLisoは、例えば、0Vに固定されており、素子分離ワード線WLisoの両側にあるMTJ素子間を電気的に絶縁している。従って、素子分離ワード線WLisoの両側にある複数のMTJ素子は、それぞれ独立に制御され得る。素子分離ワード線WLisoは、その印加電圧が異なるだけであり、他の通常のワード線WLと同じ構成を有している。第2の実施形態のその他の構成は、第1の実施形態の各構成と同様でよい。このように、第2の実施形態によるMRAMでは、素子分離ワード線WLisoの両側に複数のMTJ素子が設けられている。素子分離ワード線WLisoの一方側に設けられた複数のMTJ素子は、素子分離ワード線WLisoと第1のワード線WL1と間に設けられており、第1のワード線WL1および素子分離ワード線WLisoを共有している。素子分離ワード線WLisoの他方側に設けられた複数のMTJ素子は、素子分離ワード線WLisoと第2のワード線WL2と間に設けられており、その第2のワード線WL2および素子分離ワード線WLisoを共有している。1つの素子分離ワード線WLisoの両側にある2つのワード線WL1、WL2に対応するセルトランジスタCT1、CT2は、同一のアクティブエリアAA上に設けられている。しかし、素子分離ワード線WLisoによって、セルトランジスタCT1、CT2は、互いに電気的に分離されている。セルトランジスタCT1、CT2は、第1の実施形態のセルトランジスタCTと同様に、ゲート幅が広い。セルトランジスタCT1、CT2のゲート幅は、それぞれアクティブエリアAAのロウ方向の幅Waaにほぼ等しい。従って、セルトランジスタCT1は、ワード線WL1とセルトランジスタCT1との間に設けられた複数のMTJ素子のうち選択されたいずれかのMTJ素子に充分大きな電流を供給することができる。セルトランジスタCT2は、ワード線WL2とセルトランジスタCT2との間に設けられた複数のMTJ素子のうち選択されたいずれかのMTJ素子に充分大きな電流を供給することができる。ただし、セルトランジスタCT1に対応するMTJ素子、および、セルトランジスタCT2に対応するMTJ素子は、第2のビット線BL2を共有しているので、データ書込みまたは読出し動作では、セルトランジスタCT1、CT2に対応する複数のMTJ素子から1つのMTJ素子が選択される。図7の破線で示すユニットパターンUPの面積は、30F2となる。1ユニットパターンUPは、4つのMTJ素子を含むので、1つのMTJ素子当たりの面積は、7.5F2となる。また、セルトランジスタCTのゲート幅は、アクティブエリアAAのロウ方向の幅に等しく、10Fである。従って、第2の実施形態によるMRAMも、1つのMTJ素子またはメモリセル当たりの面積を小さくし、かつ、1つのMTJ素子メモリセル当たりのセルトランジスタのゲート幅を大きくすることができる。これにより、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。第2の実施形態では、ワード線WL1とセルトランジスタCT1との間のMTJ素子の数およびワード線WL2とセルトランジスタCT2との間のMTJ素子の数はそれぞれ4個である。しかし、そのMTJ素子の数はさらに増大させてもよい。その場合には、アクティブエリアAAのロウ方向の幅Waaを大きくすればよい。この場合、第1のビット線BL1およびビアコンタクトV2のレイアウト面積が1つのMTJ素子当たりの面積に与える影響が小さくなる。図7に示す例において、ワード線WLおよびアクティブエリアAAを共有するMTJ素子の数を無限に多くすれば、1つのMTJ素子当たりの面積は、6F2に収束する。以上のような構成を有するMRAMにおいてMTJ素子は、以下のように選択的に駆動される。書込み動作例えば、図7に示すMTJ素子MTJselにデータを書き込む場合、ライトドライバWDは、第1のビット線BL1に書込み電圧Vwriteを印加し、複数の第2のビット線BL2のうちビット線BL2selに電圧Voutを印加する。尚且つ、ワード線ドライバWLDは、MTJ素子MTJselの片側にあるワード線WL1を駆動することによって、ワード線WL1に対応するセルトランジスタCT1を導通状態にする。これにより、ワード線WL1に対応するセルトランジスタCT1は、MTJ素子MTJselに電流を供給することができる。セルトランジスタCTのゲート幅は、10Fと非常に広いので、充分に大きな電流をMTJ素子MTJselに供給することができる。MTJ素子MTJselは、第1のビット線BL1と第2のビット線BL2selとの間に接続され、MTJ素子MTJselには、第1のビット線BL1と第2のビット線BL2selとの間の電圧差|Vwrite-Vout|によって電流が流れる。この電流によって、データが、選択されたMTJ素子MTJselに書き込まれる。尚、電圧Vwriteとしては、通常、電源電圧を用い、電圧Voutとしては、通常、0VGNDを用いる。このとき、素子分離ワード線WLisoは、例えば、0Vに固定されており、その両側にあるMTJ素子間を電気的に分離する。一方、ライトドライバWDは、第2のビット線BL2sel以外の第2のビット線BL2の電圧を、所定電圧Vwmedに固定する。電圧Vwmedは、上述したとおりである。このようにして、本実施形態によるMRAMは、MTJ素子MTJselにデータを選択的に書き込むことができる。尚、上記のデータとは逆論理のデータを書き込む場合には、電圧の印加方向を上記の電圧印加方向と逆にすればよい。読出し動作例えば、MTJ素子MTJselからデータを読み出す場合、ドライバとしてのセンスアンプSAは、第1のビット線BL1に読出し電圧Vreadを印加する。尚且つ、ワード線ドライバWLDは、MTJ素子MTJselの片側にあるワード線WL1を駆動することによって、ワード線WL1に対応するセルトランジスタCT1を導通状態にする。これにより、ワード線WL1に対応するセルトランジスタCT1は、MTJ素子MTJselに電流を供給することができる。MTJ素子MTJselは、第1のビット線BL1と第2のビット線BL2selとの間に接続され、MTJ素子MTJselには、第1のビット線BL1と第2のビット線BL2selとの間の電圧差|Vread-Vout|によって電流が流れる。そして、センスアンプSAは、選択されたMTJ素子MTJselに接続された第2のビット線BL2selに流れる電流Icellを検出すればよい。尚、電圧Vwriteとしては、通常、電源電圧を用い、電圧Voutとしては、通常、0VGNDを用いる。このとき、ライトドライバWDは、第2のビット線BL2sel以外の第2のビット線BL2の電圧を、所定電圧Vrmedに固定する。電圧Vrmedは、上述したとおりである。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。