"モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、前記複数の半導体装置のうち、第1の方向に隣接する2つの半導体装置の搭載方向は互いに180°異なっており、前記複数の半導体装置のうち、前記第1の方向と垂直な第2の方向に隣接する2つの半導体装置の搭載方向は互いに180°異なっている、ことを特徴とする半導体モジュール。前記モジュール基板の平面形状は、前記第1の方向を長辺とし前記第2の方向を短辺とする矩形であり、前記半導体装置の平面形状は、前記第1の方向を長辺とし前記第2の方向を短辺とする矩形である、ことを特徴とする請求項1に記載の半導体モジュール。前記複数の半導体装置は、第1の半導体装置と、前記第1の半導体装置に対して前記第1の方向に隣接する第2の半導体装置と、前記第1の半導体装置に対して前記第2の方向に隣接する第3の半導体装置と、前記第3の半導体装置に対して前記第1の方向に隣接し、前記第2の半導体装置に対して前記第2の方向に隣接する第4の半導体装置とを含み、前記モジュール基板は、前記第1の半導体装置のコマンドアドレス系端子と前記第4の半導体装置のコマンドアドレス系端子とを接続する第1のコマンドアドレス系配線と、前記第2の半導体装置のコマンドアドレス系端子と前記第3の半導体装置のコマンドアドレス系端子とを接続する第2のコマンドアドレス系配線とを有し、前記第1のコマンドアドレス系配線は第1の配線層に形成され、前記第2のコマンドアドレス系配線は第2の配線層に形成される、ことを特徴とする請求項2に記載の半導体モジュール。前記複数の半導体装置は、前記第2の半導体装置に対して前記第1の方向に隣接する第5の半導体装置と、前記第4の半導体装置に対して前記第1の方向に隣接し、前記第5の半導体装置に対して前記第2の方向に隣接する第6の半導体装置とをさらに含み、前記モジュール基板は、前記第4の半導体装置のコマンドアドレス系端子と前記第5の半導体装置のコマンドアドレス系端子とを接続する第3のコマンドアドレス系配線と、前記第2の半導体装置のコマンドアドレス系端子と前記第6の半導体装置のコマンドアドレス系端子とを接続する第4のコマンドアドレス系配線とを有し、前記第3のコマンドアドレス系配線は第3の配線層に形成され、前記第4のコマンドアドレス系配線は第4の配線層に形成される、ことを特徴とする請求項3に記載の半導体モジュール。前記モジュール基板の前記長辺に沿って搭載された複数のレジスタバッファをさらに備え、前記複数のレジスタバッファは、前記第1及び第3の半導体装置のデータ系端子に接続された第1のレジスタバッファと、前記第2及び第4の半導体装置のデータ系端子に接続された第2のレジスタバッファと、前記第5及び第6の半導体装置のデータ系端子に接続された第3のレジスタバッファとを含む、ことを特徴とする請求項4に記載の半導体モジュール。前記モジュール基板に搭載されたコマンドアドレスバッファをさらに備え、前記コマンドアドレスバッファに設けられた出力端子は、前記第1乃至第4のコマンドアドレス系配線に共通接続されていることを特徴とする請求項4又は5に記載の半導体モジュール。モジュール基板と、前記モジュール基板に搭載された第1乃至第4の半導体装置とを備え、前記第1乃至第4の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第1及び第2の短辺と第1及び第2の長辺を有し、前記第1及び第2の半導体装置は、互いに前記第1の短辺が向かい合うように搭載され、前記第1及び第3の半導体装置は、互いに前記第1の長辺が向かい合うように搭載され、前記第3及び第4の半導体装置は、互いに前記第2の短辺が向かい合うように搭載され、前記第2及び第4の半導体装置は、互いに前記第2の長辺が向かい合うように搭載される、ことを特徴とする半導体モジュール。前記モジュール基板に搭載された第1及び第2のレジスタバッファをさらに備え、前記第1のレジスタバッファは、前記第1及び第3の半導体装置のデータ系端子に接続され、前記第2のレジスタバッファは、前記第2及び第4の半導体装置のデータ系端子に接続される、ことを特徴とする請求項7に記載の半導体モジュール。前記第1のレジスタバッファは、前記第1の半導体装置の前記第2の長辺側に配置され、前記第2のレジスタバッファは、前記第2の半導体装置の前記第1の長辺側に配置される、ことを特徴とする請求項8に記載の半導体モジュール。それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、前記複数の搭載領域のうち、第1の方向に隣接する2つの搭載領域の向きは互いに180°異なっており、前記複数の搭載領域のうち、前記第1の方向と垂直な第2の方向に隣接する2つの搭載領域の向きは互いに180°異なっている、ことを特徴とするモジュール基板。しかしながら、特許文献1に記載された半導体モジュールでは、各列に搭載された半導体装置の向きが同一であることから、アドレス信号のようにフライバイ方式一筆書き方式で接続する必要のある配線を狭いスペースで大きく蛇行させる必要があり、配線密度が高くなるという問題が生じる。一方、特許文献2に記載された半導体モジュールでは、配線密度は低くなるものの、横置きの半導体装置と縦置きの半導体装置が混在することから、モジュール基板の短辺方向における搭載マージンが不足するおそれが生じる。この問題は、DRAMなどのメモリデバイスの他に、モジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュールにおいては特に深刻となる。本発明の一側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された複数の半導体装置とを備え、前記複数の半導体装置のうち、第1の方向に隣接する2つの半導体装置の搭載方向は互いに180°異なっており、前記複数の半導体装置のうち、前記第1の方向と垂直な第2の方向に隣接する2つの半導体装置の搭載方向は互いに180°異なっていることを特徴とする。本発明の他の側面による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された第1乃至第4の半導体装置とを備え、前記第1乃至第4の半導体装置は、複数の端子のレイアウトが互いに一致するよう平面的な向きを互いに揃えた場合にそれぞれ対応する第1及び第2の短辺と第1及び第2の長辺を有し、前記第1及び第2の半導体装置は、互いに前記第1の短辺が向かい合うように搭載され、前記第1及び第3の半導体装置は、互いに前記第1の長辺が向かい合うように搭載され、前記第3及び第4の半導体装置は、互いに前記第2の短辺が向かい合うように搭載され、前記第2及び第4の半導体装置は、互いに前記第2の長辺が向かい合うように搭載されることを特徴とする。本発明によるモジュール基板は、それぞれ半導体装置を搭載するための複数の搭載領域を有するモジュール基板であって、前記搭載領域には、前記モジュール基板を貫通する複数のビア導体が設けられており、前記搭載領域の向きは、前記複数のビア導体のレイアウトによって定義され、前記複数の搭載領域のうち、第1の方向に隣接する2つの搭載領域の向きは互いに180°異なっており、前記複数の搭載領域のうち、前記第1の方向と垂直な第2の方向に隣接する2つの搭載領域の向きは互いに180°異なっていることを特徴とする。本発明によれば、モジュール基板の短辺方向における搭載マージンを確保しつつ、モジュール基板に形成する配線の低密度化及び等長化を図ることが可能となる。このため、本発明は、半導体装置の他にモジュール基板の長辺に沿って複数のレジスタバッファを搭載するタイプの半導体モジュール及びこれに用いるモジュール基板への適用が特に好適である。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は本発明の好ましい実施形態による半導体モジュールの外観を示す図であり、aは一方の表面側から見た平面図、bは他方の表面側から見た平面図である。図1a,bに示すように、本実施形態による半導体モジュール10は、モジュール基板20と、モジュール基板20に搭載されたDRAM101~136、レジスタバッファ201~218及びコマンドアドレスバッファ300を備えている。モジュール基板20は多層配線構造を有する基板であり、図1a,bに示すようにその両面にDRAM及びレジスタバッファが搭載される。モジュール基板20はX方向を長辺とし、Y方向を短辺とする矩形状の基板であり、一方の表面21及び他方の表面22とも、X方向にDRAMの搭載領域列を2列有している。より具体的に説明すると、モジュール基板20の一方の表面21には、DRAM101~118、レジスタバッファ201~209及びコマンドアドレスバッファ300が搭載されている。上段の搭載領域列31にはDRAM101~109が搭載され、下段の搭載領域列32にはDRAM110~118が搭載される。モジュール基板20の一方の長辺には、複数のコネクタピンからなるコネクタ領域40が設けられており、レジスタバッファ201~209はコネクタ領域40に沿って、DRAM101~118とコネクタ領域40との間にX方向に配列されている。また、コマンドアドレスバッファ300は、DRAM105,114と、DRAM106,115との間に搭載されている。同様に、モジュール基板20の一方の表面22には、DRAM119~136及びレジスタバッファ210~218が搭載されている。上段の搭載領域列33にはDRAM119~127が搭載され、下段の搭載領域列34にはDRAM128~136が搭載される。また、レジスタバッファ210~218はコネクタ領域40に沿って、DRAM119~136とコネクタ領域40との間にX方向に配列されている。DRAM119~136は、それぞれDRAM101~118の裏面の位置に配置されている。換言すれば、DRAM101~118とDRAM119~136の平面的な位置は互いに一致している。レジスタバッファ201~218は、DRAM101~136から出力されるリードデータをバッファリングし、且つ、DRAM101~136に書き込むべきライトデータをバッファリングするための半導体チップである。モジュール基板20の各面にはそれぞれ9個のレジスタバッファが搭載されており、X座標の等しい2個のDRAMにそれぞれ割り当てられる。例えば、レジスタバッファ201はDRAM101,110に割り当てられ、レジスタバッファ202はDRAM102,111に割り当てられる。このように、レジスタバッファ201~218によってリードデータ及びライトデータのバッファリングを行うことにより、データ用のコネクタピンの負荷容量が大幅に減少する。これにより、データ波形の鈍りが低減されることから、高速データ転送が可能となる。コマンドアドレスバッファ300は、DRAM101~136に供給するコマンド信号、アドレス信号、コントロール信号、クロック信号などをバッファリングするための半導体チップである。したがって、外部のメモリコントローラから出力されるこれらの信号は一旦コマンドアドレスバッファ300に入力され、コマンドアドレスバッファ300によってバッファリングされた各信号がDRAM101~136に供給される。コマンドアドレスバッファ300とDRAM101~136との間の接続は、いわゆるフライバイ方式一筆書き方式で接続される。より具体的には、36個のDRAM101~136を4つのグループに分け、各グループにおいてフライバイ方式で接続が行われる。第1のグループは、DRAM101,103,105,111,113及びその裏面に配置されたDRAM119,121,123,129,131である。第2のグループは、DRAM102,104,110,112,114及びその裏面に配置されたDRAM120,122,128,130,132である。第3のグループは、DRAM106,108,116,118及びその裏面に配置されたDRAM124,126,134,136である。第4のグループは、DRAM107,109,115,117及びその裏面に配置されたDRAM125,127,133,135である。図1a,bにおいて各DRAMに付された○印は、DRAMの搭載方向を示すインデックスである。DRAM101~136は互いに同じ構造を有する半導体パッケージである。DRAM101~136の平面形状は長辺及び短辺を有する矩形状であり、いずれもX方向が長辺、Y方向が短辺となるよう、モジュール基板20に搭載されている。したがって、インデックスが左下に付されたDRAM例えばDRAM101と、インデックスが右上に付されたDRAM例えばDRAM102とは、搭載方向が180°異なっていることを意味する。そして、本実施形態では、X方向に隣接する2つのDRAM例えばDRAM101と102の搭載方向が互いに180°異なっており、且つ、Y方向に隣接する2つのDRAM例えばDRAM101と110の搭載方向が互いに180°異なっている。そして、上述した4つのグループは、いずれも搭載方向が共通である複数のDRAMによって構成されている。図2は、モジュール基板20を介して対向する2つのDRAMの搭載方向を説明するための模式図である。図2には、一例としてDRAM101とDRAM119が図示されている。これらDRAM101と119はモジュール基板20を介して対向配置されており、図2においてはDRAM119のインデックスを透視的に表示している。DRAM119のインデックスは、透視的に表示すると左上に位置する。DRAM101のインデックスは左下であることから、DRAM119は、長辺方向に伸びる中心線を回転軸としてDRAM101を回転させた状態と言える。図3は、各DRAMに設けられた端子のレイアウトの一例を示す略平面図である。尚、各DRAMは、ベアチップをパッケージングした状態であり、したがって図3に示す端子Bはパッケージ上の端子いわゆるボールである。1つのパッケージに搭載されるベアチップの数は1つに限定されるものではなく、1つのパッケージに2以上のベアチップが含まれていても構わない。図3に示す例では、各DRAM101~136に設けられた端子Bが2つの端子群G1,G2に分かれて配置されている。端子群G1と端子群G2は、Y方向に分離されている。各端子群G1,G2とも、複数の端子BがX方向に3列に配列された構成を有している。各端子にどの信号を割り当てるかは規格によって定められるが、多くの場合、同種の信号は一カ所に纏められる。一例として、図3においてCAと表記しているのは、コマンド信号、アドレス信号、コントロール信号、クロック信号など、コマンドアドレス系の信号が割り当てられた端子群である。また、図3においてDQと表記しているのは、データ信号、データストローブ信号など、データ系の信号が割り当てられた端子群である。図4は、モジュール基板20上におけるDRAMの搭載領域の構造を説明するための模式図である。図4において符号101a~136aと表記しているのは、DRAM101~136が搭載されるべき領域を指す。搭載領域内には、DRAM101~136の端子Bに接続されるパッドPが設けられている。当然ながら、パッドPのレイアウトは端子Bのレイアウトと一致している。パッドPは、モジュール基板20の表面に設けられた配線Wを介してビア導体Vに接続される。ビア導体Vはモジュール基板20を貫通して設けられ、これにより、モジュール基板20の表裏に搭載された2つのDRAMの対応する端子Bが短絡されるとともに、モジュール基板20の内部に設けられた所定の配線層に接続される。ビア導体Vは、図3に示した端子群G1と端子群G2に挟まれた領域に形成される。このため、ビア導体Vが形成されるビア領域VAは、X方向に長い形状となる。ビア領域VAに設けられる各ビア導体Vのレイアウトは、全ての搭載領域101a~136aに共通であることは必須でなく、搭載領域ごとに多少異なっていても構わない。しかしながら、上述の通り、DRAM101~136に設けられた端子Bのレイアウトは規格によって定められ、したがって、各DRAM101~136において共通であることから、ビア領域VAに設けられる各ビア導体Vのレイアウトについても自ずとほぼ一致する。このため、図3に示す例のように、DRAMの左側にデータ系の端子DQが纏めて配置され、DRAMの右側にコマンドアドレス系の端子CAが纏めて配置されるレイアウトである場合、各搭載領域においても、その左側にデータ系の端子DQに接続されるビア導体Vが配置され、右側にコマンドアドレス系の端子CAに接続されるビア導体Vが配置されるレイアウトとなる。したがって、各搭載領域101a~136aにもDRAM101~136に対応する向きがあり、これは複数のパッドP又はビア導体Vのレイアウトによって定義される。上述の通り、本実施形態では、X方向に隣接する2つのDRAM例えばDRAM101と102の搭載方向が互いに180°異なっており、且つ、Y方向に隣接する2つのDRAM例えばDRAM101と110の搭載方向が互いに180°異なっている。これに対応して、X方向に隣接する2つの搭載領域例えば搭載領域101aと102aの向きは互いに180°異なっており、且つ、Y方向に隣接する2つの搭載領域例えば搭載領域101aと110aの向きは互いに180°異なっている。図5は、コマンドアドレスバッファ300とDRAM101~118との接続関係を説明するための模式図である。既に説明したとおり、コマンドアドレスバッファ300とDRAM101~118との間は、4つのグループにおいてそれぞれフライバイ方式で接続される。裏面のDRAM119~136についても同様である。図5に示すように、第1のグループを構成するDRAM101,103,105,111,113は、配線W1によってコマンドアドレスバッファ300に共通接続されている。第2のグループを構成するDRAM102,104,110,112,114は、配線W2によってコマンドアドレスバッファ300に共通接続されている。配線W1,W2はいずれもモジュール基板20の内部の配線層に設けられており、コマンドアドレスバッファ300の直下に設けられたビア導体V12にて分岐している。したがって、配線W1と配線W2は、コマンドアドレスバッファ300の出力端子に共通接続される。また、第3のグループを構成するDRAM106,108,116,118は、配線W3によってコマンドアドレスバッファ300に共通接続されている。第4のグループを構成するDRAM107,109,115,117は、配線W4によってコマンドアドレスバッファ300に共通接続されている。配線W3,W4はいずれもモジュール基板20の内部の配線層に設けられており、コマンドアドレスバッファ300の直下に設けられたビア導体V34にて分岐している。したがって、配線W3と配線W4は、コマンドアドレスバッファ300の出力端子に共通接続される。このように、本実施形態ではフライバイ方式で接続される複数のDRAMがジグザグに搭載されており、且つ、フライバイ方式で接続される複数のDRAMの搭載方向が一致している。これにより、モジュール基板20に設ける配線の低密度化及び等長化が図られている。以下、モジュール基板20に設ける配線についてより具体的に説明する。図6は、いつくかのDRAM及びレジスタバッファに接続される配線について説明するための模式図である。図6において黒丸で示しているのはコマンドアドレス系のビア導体Vcaであり、白抜きの四角で示しているのはデータ系のビア導体Vdqである。図6においては、6個のDRAM101~103,110~112間の接続関係と、これらDRAMとレジスタバッファ201~203との間の接続関係を示している。これらDRAMのうち、DRAM101,103,111の搭載方向は互いに同じであり、図5に示した第1のグループを構成している。一方、DRAM102,110,112の搭載方向も互いに同じであり、図5に示した第2のグループを構成している。第1のグループを構成するDRAM101,103,111の搭載方向と、第1のグループを構成するDRAM102,110,112の搭載方向は、互いに180°異なっている。第1のグループを構成するDRAMと第2のグループを構成するDRAMは交互に配置されていることから、各DRAMとも、X方向及びY方向を問わず隣接するDRAMとは搭載方向が180°異なることになる。このため、複数の端子Bのレイアウトが互いに一致するようこれらDRAMの平面的な向きを互いに揃えた場合にそれぞれ対応する2つの短辺SS1,SS2と2つの長辺LS1,LS2を定義した場合、DRAM110と111は互いに短辺SS1が向かい合うように搭載され、DRAM101と110は互いに長辺LS1が向かい合うように搭載され、DRAM101と102は互いに短辺SS2が向かい合うように搭載され、DRAM102と111は互いに長辺LS2が向かい合うように搭載されることになる。図6に示す例では、第1のグループを構成するDRAM101及び111に対応するビア導体Vcaは、モジュール基板20内の配線層L3に設けられた配線を介して接続されている。また、第1のグループを構成するDRAM103及び111に対応するビア導体Vcaは、モジュール基板20内の配線層L7に設けられた配線を介して接続されている。第1のグループを構成するDRAM101,103,111は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Vcaの配列もほぼ同じである。したがって、図6に示すように、斜め方向に位置する2つのDRAMに対応するビア導体Vcaを迂回せずに最短距離で接続することが可能となる。同様に、第2のグループを構成するDRAM102及び110に対応するビア導体Vcaは、モジュール基板20内の配線層L4に設けられた配線を介して接続されている。また、第2のグループを構成するDRAM102及び112に対応するビア導体Vcaは、モジュール基板20内の配線層L4に設けられた配線を介して接続されている。第2のグループを構成するDRAM102,110,112は搭載方向が互いに同じであることから、コマンドアドレス系のビア導体Vcaの配列もほぼ同じである。したがって、図6に示すように、斜め方向に位置する2つのDRAMに対応するビア導体Vcaを迂回せずに最短距離で接続することが可能となる。しかも、配線層L3,L4,L6,L7に設ける配線の長さをほぼ一致させることができることから、DRAM間を接続する配線の寄生容量を均一化することも可能となる。これに対し、図7に示すように、X方向に並ぶ複数のDRAM同士、例えばDRAM101~103同士を接続すると、DRAM101と102に対応するビア導体Vcaを接続する配線Waは長くなり、DRAM102と103に対応するビア導体Vcaを接続する配線Wbは短くなることから、DRAM間における配線の寄生容量が不均一となる。しかも、2つのDRAM間を接続する複数の配線間において配線長に差が生じてしまうため、スキューが生じるという問題もある。スキューを解消するためには最も長い配線に合わせて他の配線を迂回させる必要が生じ、配線のレイアウトが複雑になってしまう。上記の問題は、例えばDRAM101~103の搭載方向を一致させれば解決できるが、この場合には、図8に示すように配線Wcを狭い範囲内で大きく蛇行させる必要があり、配線密度が高くなってしまう。これらに対し、図6に示すように、本実施形態においては上記の各問題が生じることが無く、配線の低密度化及び等長化を実現することが可能となる。しかも、第1のグループにて用いるコマンドアドレス系の配線と、第2のグループにて用いるコマンドアドレス系の配線とが併走することが無く、単に交差するだけであることから、クロストークの影響も最小限となる。さらに、Y方向に隣接する2つのDRAM例えばDRAM101,110の搭載方向が180°異なっていることから、対応するレジスタバッファへの接続においても、迂回を最小限とすることが可能となる。これに対し、図9に示すように、Y方向に隣接する2つのDRAM101,110の搭載方向を一致させると、対応するレジスタバッファへの接続において、大きな迂回部分が発生する。本実施形態では、このような問題が生じることもなく、データ系の配線の配線距離を最短とすることが可能となる。しかも、本実施形態では、全てのDRAM101~136の長辺がモジュール基板20の長辺であるX方向に向いていることから、モジュール基板20の短辺方向における搭載マージンを確保することが可能となる。これに対し、図10に示すように、一部のDRAMを90°回転させて搭載すると、モジュール基板20の短辺方向における搭載マージンが不足する。特に、本実施形態のようにレジスタバッファ201~218を搭載する場合には、モジュール基板20の短辺方向における搭載マージンが不足しやすく、場合によっては全てのチップを正しく搭載することが不可能となる。本実施形態では、このような問題が生じることもなく、レジスタバッファ201~218を正しく搭載することが可能となる。図11は、モジュール基板20に含まれる配線層の構造を説明するための模式的な断面図である。図11に示す例では、モジュール基板20に12層の配線層L1~L12が設けられている。このうち、配線層L1,L12はそれぞれモジュール基板20の表面21,22に設けられる配線層であり、データ系及びコマンドアドレス系のパッドPや、これに接続された配線Wが形成される。上述の通り、配線層L3,L7には第1のグループにて用いるコマンドアドレス系の配線W1が形成され、配線層L4,L6には第2のグループにて用いるコマンドアドレス系の配線W2が形成される。配線層L3,L7は、第3のグループにて用いるコマンドアドレス系の配線W3も形成される。同様に、配線層L4,L6は、第4のグループにて用いるコマンドアドレス系の配線W4も形成される。これら配線層L3,L4,L6,L7は、VDD配線が形成される配線層L2,L5,L8に隣接していることから、コマンドアドレス系の配線は全てVDDをリファレンスとしてレイアウトされることになる。また、配線層L9は他の信号用の配線が形成され、配線層L10はデータ系の配線が形成される。配線層L10に隣接する配線層L11はVSS配線が形成されるため、データ系の配線は全てVSSをリファレンスとしてレイアウトされることになる。図12は、変形例による配線層の構造を説明するための模式的な断面図である。図12に示す例では、図11に示した配線層L5とL11が入れ替えられ、配線層L6とL10が入れ替えられ、配線層L4とL9が入れ替えられている。これによれば、VDD配線が設けられる配線層L2とVSS配線が設けられる配線層L5との間で微小コンデンサが形成され、VDD配線が設けられる配線層L8とVSS配線が設けられる配線層L5との間で微小コンデンサが形成されることから、モジュール基板20のインダクタンスを低下させることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、モジュール基板20に搭載する半導体装置としてDRAMを用いているが、モジュール基板20に搭載する半導体装置の種類がDRAMに限定されるものではない。また、上記実施形態では、モジュール基板20にレジスタバッファを搭載しているが、本発明においてレジスタバッファを搭載することは必須でない。"