"半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、第1の厚さを有する第1のセクションと、前記第1のセクションの両側に位置し、前記第1の厚さよりも大きい第2の厚さを有する、第2および第3のセクションとを含む階段状の段差マスク層を、前記基板の表面上に形成する工程と、前記基板における取囲まれた領域を前記基板の残りの部分から分離する分離領域を前記基板の中に形成するように前記マスク層を通じて第2導電型のドーパントを打込む工程と、前記マスク層を除去する工程とを備える、プロセス。前記分離領域は側壁部を含み、前記側壁部は、前記基板のうちそれぞれ前記マスク層の前記第2および第3のセクションの下の区域内の表面に達する、請求項1に記載のプロセス。前記取囲まれた領域は前記マスク層の前記第1のセクションの略直下に位置する、請求項1に記載のプロセス。前記マスク層は酸化物を含む、請求項3に記載のプロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、横方向の次元で第1の深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、前記第1の深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、前記横方向の次元で第2の深い層の場所を規定し、前記第1の開口部の幅よりも小さい幅を有する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、前記第2の深い層を形成するように前記第2の開口部を通じて前記第1導電型のドーパントを打込む工程とを備え、前記第1導電型のドーパントを打込む前記工程の打込み範囲は前記第2導電型のドーパントを打込む前記工程の打込み範囲よりも小さく、前記第2の深い層は前記第1の深い層に重なって前記第1の深い層の上に延びる、プロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、横方向の次元で第1の深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、前記第1の深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、前記横方向の次元で第2の深い層の場所を規定し、第1の開口部の幅よりも小さい幅を有する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、前記第2の深い層を形成するように前記第2の開口部を通じて前記第1導電型のドーパントを打込む工程とを備え、前記第1導電型のドーパントを打込む前記工程の打込み範囲は前記第2導電型のドーパントを打込む前記工程の打込み範囲よりも大きく、前記第2の深い層は前記第1の深い層に重なって前記第1の深い層の下に延びる、プロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、横方向の次元で第1の深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、前記第1の深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、前記横方向の次元で第2の深い層の場所を規定し、前記第1の開口部の幅よりも小さい幅を有する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、前記第2の深い層を形成するように前記第2の開口部を通じて前記第1導電型のドーパントを打込む工程とを備え、前記第1導電型のドーパントを打込む前記工程の散在は前記第2導電型のドーパントを打込む前記工程の散在よりも小さく、前記第2の深い層は前記第1の深い層に重なって前記第1の深い層の上および下に延びる、プロセス。前記第1導電型の前記ドーパントはボロンを含み、前記第2導電型の前記ドーパントはリンを含む、請求項7に記載のプロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、横方向の次元で第1の深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、前記第1の深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、前記横方向の次元で第2の深い層の場所を規定し、前記第1の開口部の幅よりも小さい幅を有する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、前記第2の深い層のうち、前記第1の深い層に重なって前記第1の深い層の上に延びる第1の部分が形成されるような第1のエネルギで、前記第2の開口部を通じて前記第1導電型のドーパントを打込む工程と、前記第2の深い層のうち、前記第1の深い層に重なって前記第1の深い層の下に延びる第2の部分が形成されるような第2のエネルギで、前記第2の開口部を通じて前記第1導電型のドーパントを打込む工程とを備える、プロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、前記基板の第1の区域の上に亘って窒化物層を形成する工程と、前記第1の区域の第1の側にある第2の区域および前記第1の区域の第2の側にある第3の区域に酸化物層を成長させる工程とを備え、前記窒化物層は前記酸化物層が前記第1の区域内に成長することを実質的に防止し、前記プロセスはさらに、前記窒化物層を除去する工程と、第2導電型のドーパントを前記基板内に打込む工程とを備え、前記ドーパントは、前記基板における取囲まれた領域を前記基板の残りの部分から分離する分離領域を形成する、プロセス。前記取囲まれた領域は前記基板の前記第1の区域の略下にある、請求項10に記載のプロセス。前記取囲まれた領域内に前記第2導電型のウェルを形成するように第2導電型のドーパントを打込む工程を備える、請求項10に記載のプロセス。前記取囲まれた領域内に前記第1導電型のウェルを形成するように前記第1導電型のドーパントを打込む工程を備える、請求項12に記載のプロセス。前記基板の前記第3の区域に隣接する第4の区域の上に亘って第2の窒化物層を形成する工程と、前記第2の窒化物層の前記第3の区域とは反対の側にある前記基板の第5の区域に酸化物層を成長させる工程とを備え、前記第2導電型のドーパントを打込む工程は、前記基板の第2の取囲まれた領域を取囲む第2の分離領域を形成する、請求項10に記載のプロセス。前記第1の分離領域に重なる第1のコンタクト領域と、前記第2の分離領域に重なる第2のコンタクト領域とを形成する工程を備える、請求項14に記載のプロセス。前記第2導電型のドーパントを打込む工程は前記基板の前記第3の区域の下に連結領域を形成し、ドープした前記領域は、前記第1および第2の分離領域間に電気接触をもたらす、請求項14に記載のプロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、前記基板における取囲まれた領域を取囲む第2導電型の環状領域を形成するように前記第2導電型のドーパントを打込む工程と、前記環状領域を拡散させるように前記基板を加熱する工程と、前記取囲まれた領域内に前記第1導電型のウェルを形成するように前記第1導電型のドーパントを打込む工程と、前記ウェルを拡散させるように前記基板を加熱する工程と、前記環状領域に重なって分離領域を形成する深い層を形成するように、前記第2導電型のドーパントを打込む工程とを備える、プロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、前記基板内に深い層を形成するように第2導電型のドーパントを打込む工程と、前記深い層の中まで延びるトレンチを前記基板の中に形成する工程と、誘電材料を前記トレンチ内に導入する工程とを備え、前記トレンチおよび前記深い層は分離構造を形成して、前記基板における取囲まれた領域を取囲む、プロセス。半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、深い層の中まで延びるトレンチを前記基板内に形成する工程と、前記トレンチ内に誘電材料を導入する工程と、前記トレンチから延びて前記基板における分離された領域を取囲む埋没領域を形成するように第2導電型のドーパントを打込む工程とを備える、プロセス。図5A~5Dより、分離された構造を形成するためには極めて複雑で費用のかかるプロセスが必要であって、ばらつきおよび生じ得る誤りの原因が数多く存在することがわかる。このプロセスは主に、フィーチャーサイズが大きく横方向の間隔づけの大きい装置に適したものであり、高温度の運転が可能な製造工場でのみ実行可能である。このプロセスは図2Aに示したプロセスのような現在のCMOSプロセスと合致していないが、この図2Aのプロセスは現在存在する製造容量のおよそ90を占めるものである。したがって、分離型のCMOS装置の製造に必要なプロセスと、今日このような装置を製造するために利用可能な製造施設との間には基本的な不一致が存在する。半導体製造業界ではこの問題を克服するようなプロセスが明確に必要とされている。発明の概要この発明に従うと、高エネルギでの打込みを用いて、トランジスタおよびその他の装置を半導体基板からおよび互いに電気的に分離するための種々の構造を作製する。これに代えて、異なるエネルギでの一連の打込みを用いてもよい。現在行なわれている手法とは極めて対照的に、分離構造および装置はノンエピタキシャル半導体基板内に形成される。基板は極めて限られた熱収支に晒されるため、垂直方向および水平方向の両方で打込みの広がりが抑制される。一群の実施例においては、上記分離構造は、深い分離層と、この埋込層から上方に延びる側壁部とを含み、こうして第1導電型のカップ状または皿状の構造体を形成して第2導電型の領域を取囲む。上記深い分離層の形成においては、たとえば、基板の表面をマスクしてからこのマスク内の開口部を通じて基板表面下の所定の深さまで上記第1導電型のドーパントを打込む。次に、たとえば、基板表面が再びマスクされて、環状であり得る開口部を通じて上記第1導電型のドーパントが打込まれて上記分離構造の側壁部が形成される。この側壁部の高さを増大させるために、異なるエネルギで一連の打込みを実行して重なり合うドーピング領域からなる垂直方向の積層体を生じさせてもよい。上記分離領域は第2導電型の基板内に形成され得る。上記分離構造によって取囲まれた領域のドーピング濃度は変化されないままであってもよいが、または第2導電型の追加のドーパントを追加して第2導電型のウェルを形成することもある。第2導電型のウェルは上記分離構造に当接してもよいが、またはドーピング濃度が変化されない基板の介在層が上記分離構造とウェルとを隔てていてもよい。さらに別の実施例では、上記ウェルは上記深い分離層の中を通ってこの埋込層下の基板内まで延びてもよい。それぞれ第1および第2の導電型からなる2つのウェルは、上記分離構造によって取囲まれた領域内に形成され得る。上記構造がそれぞれ第1および第2の導電型からなる2つの深い層を含んでもよい。上記第2導電型の深い層は、上記第1導電型の深い層から上方もしくは下方、または上方および下方両方に延びることができる。上記第2導電型の深い層の横方向の寸法は、上記第1導電型の深い層の横方向の寸法よりも小さい寸法であり得る。トランジスタまたはその他の装置は、上記分離構造により取囲まれた領域もしくは上記構造それ自体の中、またはその両方において形成され得る。実施例によっては、上記分離構造は打込まれた埋込層またはウェルを含みかつ側壁部を含まない。基板はしばしば接地または最も負のオンチップ電位でバイアスがかけられるが、必ずしもそうでなくてもよい。この発明の技術を用いて基板から分離され得る装置の中には、NチャネルおよびPチャネルMOSFET、PNPおよびNPNバイポーラトランジスタ、ダイオード、絶縁ゲートバイポーラトランジスタIGBT、抵抗器、接合電界効果トランジスタ、フォトダイオード、検出器またはその他あらゆるシリコン素子がある。この発明の技術を採用すれば上述の諸問題の多くが回避される。ドーパントは基板内の規定された深さまで高精度で打込み可能である。熱拡散プロセス、すなわちエピタキシャル層の上側表面を通じて打込まれたドーパントの下方拡散、またはエピタキシャル層と下地基板との間の界面で導入されるドーパントの上方および下方の拡散のいずれか、を回避することによって、装置間の水平方向の隔たりと装置の水平方向の寸法そのものとを減少させることができる。これに加え、エピタキシャル層の成長に関する大きな費用もまた回避できる。発明の説明図6A~6Vは、この発明の方法を用いて形成され得るいくつかの基本的な構造を例示する。ここでの一般的な目的は、打込まれた表面下の深い層の上に亘って位置した或る数の打込みウェルを形成することである。これらは実際、使用できる装置を製造する際に種々の態様で組合せることのできる構成単位である。ここに記載の打込まれた深い層は、従来の埋込層とは対照的なものであり、後者はエピタキシャル層の成長前および成長中にエピタキシャル層の最下部に形成される。このようなエピタキシャル前に形成された埋込層では必然的にエピタキシャル層の成長中にドーパントが再び行き渡る現象が見られる。図6AはP基板130の中にある打込まれた深いN分離層131を示す。図6Bは、打込まれた深い分離層133を部分133a,133bに分割したものを示す。図6Cの示す打込みPウェル134はN分離層131の上にあってこれから隔てられている。しかし、側壁部としての分離領域がないため、Pウェル134とP基板130とは分離されていない。図6DはPウェル134が深いN分離層131に接しているところを示し、図6Eは、Pウェル134の一部が深いN分離層131の下側に位置するようにPウェル134を打込んだ場合を示す。図6Fは深いN分離層131の上にありこれから隔てられたNウェル135を示し、図6GはNウェル135が深いN分離層131に重なっているところを示し、図6Hは、環状のNウェル135が深いN分離層131と合流して、完全に分離された領域140を形成するところを示しており、この領域140はその両側でNウェル135によって、かつその下側では深いN分離層131によって囲まれている。図6Iは、Pウェル134がNウェル135に当接し、Nウェル135が深いN分離層131に接しているところを示す。図6Jは、Pウェル134がNウェル135から隔てられれている点を除き図6Iと同様である。図6Kは相補型ウェルプロセスによって形成された構造を示し、ここではP基板の表面全体がPウェル134またはNウェル135のいずれかによって占められ、N型埋込層がPウェルおよびNウェルの下地をなしかつこれらに接する。Nウェル135がPウェル134のうちの中心部分まわりのリングまたは環状の構造を形成する場合、この中心部分は、図6Hに示す分離された構造と同じ態様で完全に分離されることになる。図6Lは図6Hと類似するが、1つのPウェル134がNウェル135よりも浅い深さまで打込まれて、Nウェル135により形成された環状のリングによって取囲まれている構造を示している。図6Mは図6Lと類似するが、Pウェル134は深いN分離層131の下に延びる。図6Lおよび図6Mの両方において、Pウェル134はP基板130から完全に分離される。図6Nは、P基板130の中にある打込まれた表面下のP層136を示す。この実施例にはPN接合がないが、反対またはレトログレードのドーピング濃度があり、すなわちP型不純物のドーピング濃度は基板130の表面から深いP層136へ下方向で増加する。図6OはPウェル134が完全に打込まれて深いP層136と合流する場合を示す。この構造でもまたレトログレードのドーピング濃度があり得る。図6P~6Rは、深いN分離層131および深いP層136をともにP基板130の中に含む構造を示す。深い層131,136の横方向の寸法は異なっているため、これらを形成するために用いるマスクも異なることになる。深い層131の形成に用いるマスクにある開口は、深い層136の形成に用いるマスクにある開口よりも幅広である。実施例によっては、同じマスクを用いて深いN層と深いP層とを形成することもでき、この場合上記の各層はほぼ同じ横方向の寸法を有する。図6Pは、深いP層136が深いN層131から上方および下方の両方向に延びるところを示す。図6Qは深いP層136が深いN層131から上方にのみ延びるところを示す。図6Rは深いP層136が深いN層131から下方にのみ延びるところを示す。図6Qに示す構造を実現するには、深いP層136を打込む際、深いN層131についての打込み範囲よりも小さい打込み範囲が生じるような打込みエネルギを用いればよい。図6Rに示す構造を実現するには、深いP層136を打込む際、深いN層131よりも深い打込み範囲が生じるようなエネルギを用いればよい。図6Pの構造を実現するには、深いP層136を形成する際、一方が深いN層131よりも深く他方が深いN層131よりも浅い2つの打込みを用いればよい。図6Pの構造を作製するもう1つの方法においては、ボロンの単一の打込みによって深いP層136を形成し、この打込みは、深いN層131の形成に用いるリン打込みと範囲が同じだがドーズ量はより低い。深いN層131より上および下における深いP層136の露出部分は、いずれの所与の深さにおいてもボロンの散在の程度がリンよりも大きいことから生じる。図6Sの示す実施例は、Pウェル134、深いP層136および深いN層131を含み、Pウェル134および深いP層136は深いN層131の上に載っている。Pウェル134および深いP層136はレトログレードのドーピング濃度を有することになる。図6Tは図6Sと同様であるが、ただし深いN層131からは深いP層136が上方および下方の両方に延び、2つの打込みのうち1つを含む。図6Uもまた図6Sと類似するが、深いP層136が深いN層131から隔てられているところを示す。P基板のうち深いP層136と深いN層131とを隔てる部分は、エピタキシャルプロセスでなく打込みエネルギの異なりによって形成されるため、隔たりの間隔は高精度で定めることができる。図6Vは、図6Lに示すNウェルと類似して、Nウェル135がPウェル134および深いP層136まわりに打込まれたところを示す。Pウェル134および深いP層136は図6Sに示す構造と同様に配置される。このように、図6Vは、完全に分離したレトログレードのPウェルが極めて精度よくかつ最小限の熱収支で形成され得ることを示している。要約すると、図6A~6Vは、この発明の原理を用いれば、エピタキシャル成長に頼ることなしに驚くほど多種多様にわたる構造が作製可能であることを示している。エピタキシャルプロセスが関与していないため、構造の各構成要素は、極めて精度よく、かつ横方向の動きおよびばらつきがより少なく、さらに降伏電圧に対しより大きな制御性をもって形成され得る。さらにドーピングの濃度は、基板の表面から下方に延びる通常のガウスプロファイル、または、反対すなわちレトログレードのプロファイル基板の表面へと上方に延びるガウスプロファイルのいずれかであり得る。打込みの組合せを用いて非ガウスプロファイルを合成することもできる。図7A~7Cは、図6A~6Vに示す要素のいくつかを含むCMOS構造を例示する。これらの構造すべては、エピタキシャル層を成長させる必要なしにモノリシックな一体化が可能である。図7Aはこの発明に従い作製された或る完全分離型CMOS装置150を示す。CMOS装置150はPMOSFET169aおよびNMOSFET169bを含む。NMOSFET169bはPウェル154bの中に形成され、図2Aに示すNMOSFET30bとほぼ同様である。NMOSFET169bの中には、Nソース領域159b、Nドレイン領域159bおよびPボディコンタクト領域157cが含まれる。N-領域163a,163bは少量ドープのドレイン領域である。ゲート155bがゲート酸化物層156bの上に形成される。また、LOCOSフィールド酸化物層160および第2の酸化物層161がP基板151の表面に重なる。Pウェル154bは深いN層152aと重なりNウェル153aによって囲まれる。そして、これらは一緒になってNMOSFET169bをP基板151から分離する。しかしこの場合、Nウェル153aはさらに、図2Aに示すPMOSFET30aとほぼ同様でありやはりP基板151から分離されたPMOSFET169aを含む。PMOSFET169aの中には、Pソース領域157a、Pドレイン領域157bおよびNボディコンタクト領域159aが含まれる。P-領域158a,158bは少量ドープのドレイン領域である。ゲート155aがゲート酸化物層156aの上に形成される。実施例によっては、Nウェル153aはPMOSFETを含まなくてもよく、Pウェル154bのまわりを包むことによって単純な態様でPウェル154bをP基板151から分離する。Nウェル153aが表わす分離リングの幅を広げれば、当該構造の分離能力を向上させることが可能である。さらに、Nウェル153cの中にはダイオード169cが形成される。ダイオード169cはP陽極領域157dおよびN陰極領域159eを含む。深いN層152bがNウェル153cの下地となり、P基板151内のホールの注入を抑制することによって、P陽極領域157d、Nウェル153cおよびP基板151によるPNPバイポーラ作用を防ぐ。さらに、Nウェル153cを拡大してNウェル153cのうちP領域157dを超える横方向の大きさを増大させることによって、横方向のPNP導通も抑制することが可能である。これに代えて、PMOSFET169aおよびNMOSFET169b間にさらに大きな分離が所望の場合、PMOSFET169aをNウェル153aとは別個のNウェルの中に配し、Nウェル153aを基板とNMOSFET169bとの分離のためにのみ用いることも可能である。図7Bの示す実施例は、NPNトランジスタ169dと、NチャネルのLDD少量ドープのドレインの横型二重拡散チャネルMOSFETLDMOS169eとを含む。NPNトランジスタ169dにおいては、N領域159gはエミッタとして働き、P領域157eおよびPウェル154cはベースとして働き、Nウェル153dおよび深いN層152cはコレクタとして働く。深いN層152cはP基板151からベースPウェル154cを分離する。NチャネルLDMOS169eにおいては、N領域159i、Nウェル153fおよび深いN層152dはドレインとして働き、Nウェル153fはドレインのうち少量ドープの部分として働き、こうして電圧降下がNウェル153fの横方向の延在に沿って横方向に、そしてN領域159iおよびPウェル154dから遠くへと広がるようにする。P領域157fおよびPウェル154dはMOSFETのボディとして働き、N領域159iはソースとして働く。一般に行なわれているように、ソースとボディとは金属のソース-ボディコンタクト162を用いてショートさせられるが、別個のソースおよびボディコンタクトが採用される場合、ソースとボディとは別個にバイアスがかけられてもよい。ボディ領域P領域157fおよびPウェル154dは、Nウェル153fおよび深いN層152dによりP基板151から分離される。図7Cは、PチャネルLDMOS169f、基板PNPトランジスタ169gおよび非分離型NMOSFET169hの3つの装置を例示する。PチャネルLDMOS169fにおいては、P領域157gおよびPウェル154eはドレインとして働き、Pウェル154eはドレインのうちの少量ドープの延長部として働き、こうしてP領域157gとNウェル153hとの間で電圧降下が横方向に広がるのを支援する。P領域157gでの電圧は、Pウェル154eと深いN層152eとの接合部の降伏電圧を上回らないのが望ましい。N領域159k、Nウェル153hおよび深いN層152eはボディとして働き、P領域157hはソースとして働く。ここでもやはり、ソースとボディとは図示のように金属のソース-ボディコンタクト167を用いてショートさせられるのが典型的であるが、別個にバイアスがかけられてもよい。ドレインP領域157gおよびPウェル154eは、Nウェル153hおよび深いN層152eによりP基板151から分離される。基板PNPトランジスタ169gは、エミッタとして働くP領域157kと、ベースとして働くN領域159mおよびNウェル153jと、P基板151に結び付けられ、一緒になってコレクタとして働くP領域157iおよびPウェル154fとを含む。基板PNPトランジスタ169gはP基板151内に電流が流れることを引き起こし得るため、基板PNPトランジスタ169gの電流密度は通常小信号用途に限定される。NMOSFET169hはNMOSFET169b図7Aと類似するが、ただしボディPウェル154fはNウェルおよび深いN層によって囲まれてはおらず、したがって基板から分離されていない。NMOSFET169hは、Nソース領域159nと、Nドレイン領域159pと、ポリシリコンゲート155eと、ゲート酸化物層156eとを含む。P領域157jはボディPウェル154fとのコンタクトとなる。NMOSFETを分離型にするか非分離型にするかの判断は設計上の選択に基づく問題である。図8A~8Hは、この発明に従い、分離されたPウェルを形成するプロセスを説明するための図である。図8Aでは、好ましくは厚い酸化物層170がP基板173上に形成される。酸化物層170の上にフォトレジスト層171が堆積され、従来のフォトリソグラフィ技術を用いてパターニングされて開口部が形成される。図8Bに示すように、酸化物層170は上記開口部を通じてエッチングされる。制御されたエッチングを行なって酸化物層170の一部を適当に残す場合も、または酸化物層170のうち開口部の下の部分を完全に除去してから新たに薄い酸化物層を成長させる場合もある。いずれの場合においても、P基板173上において開口部内に薄い酸化物層170aが残る。そして、薄い酸化物層170aを通じてリンといったN型ドーパントが打込まれて深いN層174が形成される。次に、酸化物層170,170aおよびフォトレジスト層171が剥ぎ取られて図7Cに示す構造が残る。ここでは、コンパクトでよく規定された深いN層174がP基板173の中に浮遊している。表Iは、深いN層174の形成に用いる処理工程およびこのプロセスについてのいくつかの考えられ得る変形例を概括したものである。表Iに記載の各条件は、深いN層174より上の層内に形成される必要電圧に依存して変更され得る。一般的に、装置の電圧定格が高ければ高いほどN層は深く打込まれるのが望ましい。また、深いN層の打込み後に明らかな高温度拡散/酸化熱収支が生じる場合も、より深い打込みが必要となる。これに代えて、酸化物層170を打込み中に薄く成長させて適当に残しておけば、層170aを形成するためのエッチバックが必要でなくなる。それから、P基板173の表面上にパッド酸化物層172が形成され、第2のフォトレジスト層176が堆積されてパターニングされ、図8Dに示す開口部が残る。この開口部は環状すなわち真中に穴が形成された均質なパターンであるのが好ましい。リンといったN型ドーパントが打込まれてNウェル175が形成される。Nウェル175は、上記開口部が環状であるため、P基板173のうち分離された部分177をすべて取囲む。次に、フォトレジスト層176が剥ぎ取られ、第3のフォトレジスト層179が堆積されてパターニングされ、Pウェル178の上に亘って開口部が形成される。ボロンといったP型ドーパントが上記開口部を通じて打込まれ、ドーパント密度がP基板173のドーパント密度よりも大きい分離されたPウェル178が形成される。結果として得られる構造を図8Eに示す。Pウェル178の形成に用いられるイオン打込みを分離領域177すべてが受ける必要はない。Nウェル175およびPウェル178の形成に用いられ得る処理条件を、いくつかのプロセス変形例も含めて表IIに記載する。PウェルおよびNウェルは単一の打込みで形成可能であるが、この場合にはパンチスルー降伏を避けるためにドーピングを多くしなければならない。表IIにある目標値は、浅い打込みおよび深い打込みからなる2打込みウェル形成の一例である。この方法は5VのCMOS装置の作製に対しては良好に機能し、12VのCMOS装置の作製に対して許容可能な結果をもたらす。浅い打込みは基本的なCMOS装置特性を定め、これはチャネルパンチスルーを防ぐのに十分多くドープされ、かつ過度の対抗ドープなしに浅いVt調整打込みで最終しきい値電圧値が定められ得るのに十分目標値に近いしきい値電圧を呈するために十分少なくドープされる。またウェルのドープも、必要な降伏電圧を満たすのに十分少量でなければならない。この文脈における浅い打込みとは、ボロンの場合200keV未満、リンの場合300keV未満のエネルギでの打込みのことであり、深い打込みとは、ボロンの場合400keV超、リンの場合700keV超のエネルギでの打込みのことである。寄生バイポーラ作用の抑制を支援するために、より深い打込みのドーズ量はより高いことが好ましい。しかし、Pウェルは深いN層ほど深いものであってはならない。さもなければ、Pウェルは深いN層を対抗ドープする可能性があり、装置の分離能力は劣化する。また、ウェルドーピングプロファイルは追加の打込みを伴って構成され得るが、この場合、表面ドーズ量はそれに応じてさらに減少され得る。たとえば、上述のような12V対応のNウェルは、250keVで1E12m2のリン打込み、および1MeVで3E13cm2のリン打込みを含み得る。600keVなど中間のエネルギで、たとえばさらなる7E12cm2などの追加の打込みを含めてもよい。この追加の打込みのエネルギが低ければ低いほど、表面濃度が影響を受ける可能性は高い。5Vの装置では、多数回のチェーン打込みを行なう必要性は12Vの装置におけるよりも小さいが、それはすべての打込み層が表面にもっと近く、すなわちより低い打込みエネルギで形成可能だからである。ドーパントはより薄い層へと制約されるため、結果として所与のドーズ量で生じる濃度は増加する。したがって、5VのCMOSのウェルはより低い打込みドーズ量で製造可能であり、なおかつより高いドーパント濃度の層を得ることができる。5VのNウェルの深い打込みは、より深い12Vの深いウェルの半分のエネルギで6分の1のドーズ量である僅か500keVで5E12cm2であり得る。5VのNウェルの浅い打込みは250keVで6E11cm2のドーズ量を含み得るが、これはエネルギに関し12Vの装置と大きな差異ではない。この少ないドーズ量はそれほど重要なことではないが、それはPMOS装置の特性は、ウェル自体よりもむしろ後続のVt調整打込みの関数だからである。さらに、PMOS装置はNMOS装置よりも寄生スナップバックが生じる可能性が低い。5VのPウェルにおける5VのNMOSの作製は、12VのPウェルにおける12VのNMOSの作製とは大幅に異なる。5VのPウェルおよび12VのPウェルはともに、バルクパンチスルーを防ぐための深い打込みと、表面パンチスルーを防ぐための浅い打込みとの組合せを含む。いずれの場合においても、浅い打込みはそのピークが表面近くにあり、これは40keV打込みの結果である。一般に5VのPウェルの浅い打込みのドーズ量は12VのPウェルよりも高く、これは20増から2倍までの範囲となる。これはより短いチャネル長の5V装置でのパンチスルーを防ぐためである。しかし、5VのPウェルで用いる深いボロン打込みは、12VのPウェルよりも浅くかつ軽い。たとえば、5VのPウェルは、250keVのエネルギで約1~2E13cm2の打込みドーズ量を含み得る。これと対照的に、12VのPウェルは、500keV付近のエネルギでの深い打込みおよび3E13cm2から5E13cm2の打込みドーズ量5VのPウェルの2倍近くのエネルギおよび2倍のドーズ量を用いる。より高電圧の装置についてより高いドーズ量の打込みを用いるのは直感に反するように思えるかもしれないが、バルクパンチスルーおよびスナップバックの現象は、高電圧の装置においては低電圧の装置におけるよりも表面からより遠くで生じる。バルクにおいては少数キャリア寿命がより高いことから寄生バイポーラ現象が悪化する。また、飽和MOSFETにおけるドレイン空乏領域の高電界領域を通じての電流経路の整列により、インパクトイオン化も悪化する。深い打込みドーピングを増加させることでこのような影響が最小限に抑えられる。次に、図8Fに示すように、パッド酸化物層173aの上に窒化シリコン層180が堆積される。窒化物層180は従来のフォトリソグラフィ技術を用いてパターニングおよびエッチングされ、パッド酸化物層173aの一部の区域が露出される。次に、窒化物層180の上にフォトレジスト層181が堆積されてパターニングされ、これによってPウェル178上に開口部が形成される。この窒化物層内の開口部を通じてボロンといったP型ドーパントが打込まれ、こうしてPウェル178および当該の構造内の他のPウェルの中に増殖濃度PフィールドドープPFD領域182が形成される。図8Gに示すように、フォトレジスト層181が除去され、窒化物層180内の上記開口部を通じてリンまたはヒ素といったN型ドーパントが打込まれて増殖濃度NフィールドドープNFD領域183が形成される。Nウェル175内に入るドーパントはNFD領域183を形成する一方、Pウェル178内に入るNFDドーパントは、PFD領域182に対して完全に対抗ドープするのに十分な濃度とならない。従来のCMOS装置の場合とは異なり、深いN層ならびにNウェルおよびPウェル、特に大量にドープした部分においてドーパントが再び行き渡ることを防ぐため、熱酸化の時間および温度は最小限に抑えられなければならない。厚みが約4000Åのフィールド酸化物の場合、約5E13cm2のNFD打込みが採用される一方でこのドーズ量の2倍のPFD打込みが必要とされる。このような打込みは低エネルギで行なわれ、典型的には約50keVで行なわれる。そして、P基板173に低温度酸化が施されて、P基板のうち窒化物層180内の開口部の下の部分にフィールド酸化物層184が形成される。これは周知のLOCOSlocaloxidationofsiliconプロセスである。また、アニールがPFD領域182およびNFD領域183をドライブインすることによってフィールドドーパント領域を形成する。このフィールドドーパント領域は、フィールド酸化物層184とともにより高いフィールドしきい値をもたらし、活性の装置間の区域における反転を防ぐ。次に、P基板173の表面上に犠牲酸化物層図示せずが形成され、そしてゲート酸化物層185が成長させられる。図8Hに示す分離型構造は、図7Aに示すCMOS装置といったMOSFETがいつでも形成できる状態となっている。図9A~9Gは、図7A~7Cに示す各装置を、同様の番号を付して表わす模式図である。図9AはPMOSFET169aおよびNMOSFET169b図7Aを示す。NMOSFET169bは、Pウェル154bと深いN層152aとのPN接合を表わすダイオード193、そして深いN層152aとP基板151とのPN接合を表わすダイオード197によってP基板151から分離される。ダイオード193,197は、NMOSFET169bをP基板151から完全に分離するバックツーバックダイオードである。ダイオード193,197の陰極すなわち深いN層は、FIフロア分離floorisolationの頭文字と標示した恣意的な電位にバイアスがかけられ得るが、チップ上で最も正の電位にバイアスがかけられるのが典型的である。また、この電位は通例PMOSFET169aのソースにバイアスをかけるために用いられる。図9Bでは、ダイオード169c図7Aは、深いN層152bとP基板151との接合を表わすダイオード200によってP基板151から分離される。動作においては、ダイオード169cの陰極pinKは接地ダイオード200の陽極よりも正であり続けなければならない。図9CはNPNトランジスタ169d図7Bを示し、ここではダイオード203はP基板151と深いN層152cとの接合を表わしている。図9Dは基板PNPトランジスタ169g図7Cを示す。電流の流れがP基板151内へおよびここに沿って行き過ぎないようにするため、コレクタP領域157iを物理的にベースNウェル153i付近に位置付けることが重要である。図9Eは、非分離型NMOSFET169h図7Cであって、図9AのNMOS169bと類似の構造を有するが、ダイオード193,197を形成する深いN層を有さないものを示す。図9Fは横型の高電圧PMOSFET169f図7Cを示す。ダイオード212は深いN層152eとP基板151との接合を表わす。ボディNウェル153hはソースP領域157hとショートさせられ、反平行antiparallelダイオード211はボディとドレインPウェル154eとの接合を表わす。図9Gは横型のNMOSFET169e図7Bを示す。ダイオード209は深いN層152dとP基板151との接合を表わす。ボディPウェル154dはソースN領域159jとショートさせられ、反平行ダイオード202はボディとドレインNウェル153fとの接合を表わす。図10A~10Fは、なお分離構造をもたらしながら基板内の深いN層の深さを変更するにはどうすればよいかを説明するための図である。図10Aは、深いN層221がP基板220内に深さd1まで打込まれたところを示す。深いN層は、フォトレジスト層223内の開口部を通り、そして酸化物層222を通って打込まれる。図10Bにおいて、フォトレジスト層223が除去されて、代わりにフォトレジスト層224が置かれる。フォトレジスト層224には環状の開口部がパターニングされる。フォトレジスト層224内の環状の開口部を通じてドーパントが打込まれてNウェル225が形成され、これは深いN層231と合流して分離構造を形成する。これに代えて、Nウェルよりも高いドーズ量の別個の打込みで上記リングを形成する場合もある。図10Cにおいて、P基板230上に厚い酸化物層232およびフォトレジスト層234が堆積されてパターニングされ、これによって開口部が形成される。この開口部の中に薄い酸化物層233が成長させられる。これに代えて、酸化物層232をエッチバックして上記薄い酸化物層を形成してもよい。上記薄い酸化物層233を通じて深いN層231がP基板230内に打込まれる。フォトレジスト層234が除去され、図10Dに示す環状の開口部を有するフォトレジスト層235が堆積される。深いN層231は深さd2まで打込まれるが、この深さd2はd1よりも大きいため、図10Bに示すNウェル225といった単一のNウェルを用いて分離構造を形成することが困難となっている。そこで、図10D,10Eに示すように、深いN層231の上側表面上に中間の深さである中間NMNウェル236がまず形成され、この後第2のNウェル237が打込まれる。第2のNウェル237はP基板230の表面に達するとともにNウェル236と合流する。Nウェル237を形成する打込みの典型的なドーズ量は、Nウェル236,237についてのレトログレードドーピングプロファイルをもたらすようなドーズ量とされ、すなわちNウェル237のドーピング濃度はNウェル236のドーピング濃度より小さく、そしてNウェル236のドーピング濃度は深いN層231のドーピング濃度よりも小さいが、MNウェル236と深いNウェルとのドーピング濃度は同じであってもよい。その結果、P基板230のうちの分離された領域238が得られる。この後、酸化物層232,233およびフォトレジスト層235が剥ぎ取られて図10Fに示す分離構造が形成される。この分離構造は、深いN層231からP基板230の表面へ上方に延びるN領域の積層体を含む。任意の数のN領域をこのように積層化することによってさまざまな深さの分離構造を形成することが可能である。所望のあらゆるサイズおよびドーピングプロファイルの分離構造を実現するために、N領域の積層体はさまざまなエネルギおよびさまざまなドーズ量によるパルス的な打込みによって極めて急速に形成可能である。最も上のN領域すなわちNウェル237はCMOSのNウェルであり得るが、または専用の分離打込みであってもよい。また、MNウェル236およびNウェル237からなる側壁部は、チャネル打込みまたは異なるエネルギでの多数回の打込みを用いて形成され得る。図8B,8Dおよび図10A~10Eに示す打込みは、3,000,000eV以上の打込みエネルギに達することのできる高エネルギ打込み装置を用い、打込んだドーパントの拡散を避けるため打込み後の熱処理の量を制限して実行されるのが好ましい。縦方向および横方向両方における打込みドーパントの場所は高い精度で決定可能であり、これは、熱拡散プロセスの結果を制御することに付随する不確実さと極めて対照的である。その結果、分離領域はコンパクトでかつ予測可能な場所にあり、トランジスタまたは当該基板内のその他の装置の実装密度を増大させることができる。ここまでに規定したプロセスおよび構造において、打込みは厚みが均一な酸化物層を通じて実行されているイオン打込みからマスクされた領域を除く。その結果として得られるウェルおよび深い層のドーパントプロファイルおよび接合はウェハの元の平坦な表面に対して実質的に平行に走る。図11A~11Gは、階段状の段差酸化物を用いた分離領域の形成方法を示す。段差酸化物は、接合部を形状付けるまたは輪郭付けるために用いられ得る。このプロセスでは、始めにP基板240上に亘り厚い酸化物層241が形成される。酸化物層241の上にフォトレジスト層242が堆積されて、開口部を伴うようパターニングされ、この開口部を通じて図11Bに示すように酸化物層241の一部がエッチングされる。図11Cに示すように、この開口部内により薄い酸化物層243が成長させられる。図11Dに示すように、もう1つのフォトレジスト層244が堆積およびパターニングされるが、今度はより小さな開口部を伴っている。このより小さな開口部を通じて酸化物層243の一部が除去され、フォトレジスト層244が除去され、上記開口部の中により薄い酸化物層245が成長させられて図11Eに示す階段状の段差構造がもたらされる。ここで、リンといったN型ドーパントが酸化物層241,243,245を通じて単一のエネルギで打込まれる。酸化物層241,243,245の厚みが異なるため、打込みの範囲はばらつき、図11Fに示すような深いN層246aおよびNウェル246b,246cが形成される。酸化物層241の厚みについては、P基板240に達するドーパントがほぼなくなるような厚みにされる。この後、短いアニールによって図11Gに示す皿状の分離構造247がP基板240の分離領域248を取囲むように形成される。先行の構造とは対照的に、打込まれた層の深さは、酸化物の段が生じるところではいずれもチップに沿って横方向におよびこれを横切ってacross変動する。段の数を増やせばよりなだらかで滑らかなドーパントプロファイルを得ることができる。連続的に変動する接合を形成するために傾斜した酸化物を用いることもできる。図12A~12Fは、LOCOSlocaloxidationofsilicon技術を用いて傾斜した酸化物を形成する分離構造形成プロセスを示す。図12Aに示すように、このプロセスでは、始めにP基板250の上に酸化シリコン層251および窒化シリコン層252が堆積される。従来のフォトリソグラフィを用いて窒化物層252がエッチングされて図12Bに示す開口部253が形成される。次に、この構造にLOCOSプロセスが施され、図12Cに示す厚いフィールド酸化物層254が成長させられる。この厚いフィールド酸化物層254は周知の鳥の嘴構造255を含み、酸化物層の成長によって窒化物層252は上方に曲げられる。次に、図12Dに示すように窒化物層252が除去されて開口部252aが残り、ここではP基板は酸化物層251だけで覆われる。ここでリンといったN型ドーパントが打込まれ、図12Eに示す深いN層256が形成される。N層は開口部252a下の領域に埋込まれ、鳥の嘴構造255下の区域でP基板250の表面へ上方にカーブする。一実施例において、ドーパントはフィールド酸化物層254に浸透しない。結果を図12Fに示し、ここではP基板250のうちの分離された領域257がN層256に取囲まれている。このプロセスについては数多くの変形例が可能であり、そのいくつかを図12G~12Oに示す。図12Gの示す実施例においては、フィールド酸化物内に2つの開口部が形成されており、これら2つの開口部下にはN層256a,256bが2つの分離された領域257a,257bをそれぞれ取囲むように形成される。フィールド酸化物層のうちの部分254が十分に長ければ、N層256a,256bは隔てられたままとなる。また、追加のP型ドーパントをウェル間に導入してもよい。図12Hに示す構造は図12Gに示すものと類似するが、ただし深いN層256a上の取囲まれた領域内にNウェル258およびPウェル259が形成されている。図12Iにおいては、Nウェル258がN層256a上の領域に形成され、Pウェル259はN層256b上の領域に形成されている。誘電体層260が構造全体の上に亘って堆積される。誘電体層260内には2つのコンタクト開口部が形成されており、これらコンタクト開口部を通じてN型ドーパントが打込まれてNコンタクト領域261a,261bを形成している。そして、上記開口部に金属が充填されてコンタクト262a,262bが形成される。こうしてN層256aは金属コンタクト262aと電気的に接触し、N層256bは金属コンタクト256bと電気的に接触し、これによりN層256a,256bは所望の電位にバイアスがかけられ得る。同時に他のコンタクトが、分離された深いNリング内に作製された装置と接触するように形成されてもよい。図12Jに示す構造も同様であるが、ただしN層256a,256bはフィールド酸化物のうちの領域254下でN層264により繋ぎ合わされている。これを実現するには、図12Kに示すようなフォトレジスト層270で当該の構造をマスクする工程と、ドーパントがフィールド酸化物領域254に浸透するには十分だがフォトレジスト層270には浸透しないようなエネルギでドーパントを打込む工程とが行なわれる。代替的に、Nウェル258とPウェル259とを分離することが所望の場合、当該の構造をマスクしてボロンといったP型ドーパントを打込むことにより、図12Lに示すようにフィールド酸化物領域254下にPフィールドドーパントPFD271を形成してもよい。図12Mは、フォトレジスト層252bを用いてパターニングした窒化物層251内の開口部を通じてPフィールドドーパントを打込む工程を示している。この後に深いN型の高エネルギ打込みが行なわれる。図12Mはそのプロセスにおいて図12Bに示す段階と実質的に同じ段階を示しており、パターニングされた窒化物層252が酸化物層251上に重なっている。開口部253を通じてPドーパントが打込まれてPFD271が形成されている。そして、図12Nに示すように、フィールド酸化物254を成長させた後もなおPFD271はフィールド酸化物254下に潜り込んだままである。この後、深いN層の打込みを実行することが可能である。これに代えて、フィールド酸化物が形成された後、フィールド酸化物254を通じて高エネルギでドーパントを打込むことによりPDF271を形成してもよい。図12Oは図12Kと図12Lとを組合せた例を示し、ここではPFD271はNウェル258をPウェル259から分離し、N層264はN層256bを隣接するN層図示せずと繋ぎ合わせている。図13は、ツインウェルCMOS装置の形成に使用され得るいくつかのプロセスの概要を示す。上側に示す経路は、高い熱収支を採用した従来の拡散ウェルプロセスを表わす。下側に示す経路は、この発明に従う低い熱収支のプロセスについての2つの異なる態様を表わす。その一態様では、最初の酸化物層が形成されてから深いN層の打込みのために表面がマスクされる。深いN層が打込まれた後、分離構造の側壁部の打込みのために表面がマスクされる。代替的には、LOCOSプロセスを実行して、高エネルギの打込みで包み込み分離構造図12A~12Fに示すような構造を形成してもよい。分離構造が形成された後、それぞれマスク工程の後に相補のNおよびPウェルを形成することができる。従来のプロセスの場合、ならびにフロア分離および側壁部分離プロセスの場合は、LOCOSプロセスを実行してフィールド酸化物領域を成長させる。包み込みプロセスの場合、フィールド酸化物領域は既に形成されているため、上記相補のウェルの形成後にはプロセスは完了している。図14A~14Hは、NウェルおよびPウェルの従来の拡散と、この後に行なわれる深いN層の打込みとを組合せたハイブリッドプロセスを説明するための図である。図14AはP基板300上に酸化物層301を形成する工程を示す。酸化物層301の厚みはたとえば100Å~1μmである。図14Bにおいて、酸化物層301はフォトレジスト層303aでマスクされており、酸化物層301の一部がフォトレジスト層303a内の開口部を通じてエッチングされて薄い酸化物層302が形成される。酸化物層302の厚みはたとえば50~1000Åであるが、約200Åが好ましい。フォトレジスト層303a内の開口部を通じて低エネルギでリンが打込まれ、N領域304が形成される。リン打込みのエネルギは80~160keV、ドーズ量は1E12~5E13cm2であるのが典型的である。図14Cに示すように、N領域304が熱プロセスによって拡散させられてNウェル304が形成される。この拡散は900~120°Cで行なってもよいが、好ましくは約1050~110°Cで行ない、拡散時間は4~12時間の範囲内とし、こうすれば1~2μmの接合深さが実現される。次に、図14Dに示すように第2のフォトレジスト層303bが堆積されてパターニングされ、酸化物層301における他の部分がフォトレジスト層303b内の開口部を通じてエッチングされ、やはり約200Åの厚みの薄い酸化物層306が形成される。P型ドーパントボロンがフォトレジスト層303b内の開口部を通じて打込まれ、P領域305が形成される。そして、図14Eに示すように、P領域305が熱プロセスによって拡散させられてPウェル305が形成される。Pウェル305の打込みおよび拡散のための条件は、先にNウェル304の打込みおよび拡散について記載したものと同様である。上述のように、P基板300はNウェル304およびPウェル305をいくつかずつ含むのが典型的である。ここまではプロセスは従来の高い熱収支のプロセスであり、Nウェル304およびPウェル305内のドーパントプロファイルはガウスプロファイルであり、ドーピング濃度は基板表面から下方へ行くに従って増大する。次に、図14Gに示すように、酸化物層302,303,306が剥ぎ取られてから第3のフォトレジスト層307が堆積され、Nウェル304およびPウェル305上に開口部があるようにパターニングされる。高エネルギの打込みを用いてP基板300内に深いN層307が形成される。上記打込みのエネルギは、深いN層307がNウェル304および任意にはPウェル305と重なりかつその下に延びるようなエネルギに定められる。打込みエネルギは1.0~1.5MeVの範囲内であり、高体積かつ低コスト製造のためには2.3が最大値である。約2.3MeVを超えると、一般に入手可能な打込み装置では低いビーム電流および長い処理時間という問題が生じる。フォトレジスト層307が除去され、図14Hに示す構造が得られる。図15Aは打込みエネルギの関数としてのシリコン内のボロンおよびリンの打込みの打込み範囲Rpを示すグラフである。曲線310はチャネリングボロンについての範囲を示し、曲線312はリンおよび非チャネリングボロンについての範囲を示す。チャネリングボロンは結晶格子内のチャネルを通って動くため、その範囲は非チャネリングボロンの範囲よりも僅かに大きい。図15Bはボロンおよびリンの同様の打込みについての散在のグラフΔRpである。曲線314はボロンについての散在であり、曲線316はリンについての散在である。図16Aは、P領域355の最下部と深いN層354との間の、Pウェル353の中での垂直方向の寸法XDP最大値、および、P領域356の最下部と深いN層354との間の、P基板351のうちの領域352の中での垂直方向の寸法XDPを示す。Pウェル353は領域352よりも多くドープされると仮定する。深いN層354、領域352およびP領域356により形成されるダイオード352aは実質的にPINダイオードであり、一方で深いN層354およびPウェル353により形成されるダイオード353aはPNダイオードである。図16Bは、ダイオード352aおよび353aそれぞれの降伏電圧BVがXDPに伴ってどのように変動するかを示すグラフである。PINダイオードの場合に予想されるように、ダイオード352aのBVはXDPの関数として変動するすなわち深いN層354とP領域356との間のP基板領域353はPINダイオードの真性領域である。ダイオード353aのBVは、XDPが距離XDP1まで下がるまで実質的に一定であり、XDP1未満の距離ではダイオード352aのBVと一致する。XDPがXDP1を上回る値であればダイオード352aのBVはより高い。図16Cは、深いN層の打込みエネルギの関数としての降伏電位を示す。したがって、図16A~16Cからは、所望の降伏電圧を有する装置を製造するためには、深いN層の深さXDPという変数をどのように制御しなければならないのかが明らかとなる。また、図17A~17Eからは、分離領域の側壁部の形成に用いる打込みの範囲という変数をどのように制御しなければならないのかが明らかとなる。図17Aに示すように、装置380は深いN層383と、側壁部としての打込み部384とを含み、両者は385で示す領域で合流する。深いN層383および側壁部の打込み部384は、分離領域のうちP基板381の領域382を取囲む部分を形成する。図17Bは図17Aの断面A-A′で取られたドーパントプロファイルのグラフである。側壁部384はピーク濃度387を伴う範囲RP2を有し、深いN層はピークドーパント濃度388を伴う範囲RP1を有する。重なり領域385において、深いN層383と側壁部384とのプロファイルが重なり合い、ドーパント濃度は曲線386上でピーク387からピーク388へ徐々に下降する。深いN層383の最下部にて正味のドーパント濃度は深いN層383とP基板381との接合部で0になる。良好な分離を達成するためには、曲線386の領域でのドーピング濃度は可能な限り高いものであるのが望ましい。図17Cおよび図17Dは他の2つの可能性を示す。図17Cでは、側壁部384とN型の埋込領域383とのそれぞれの範囲はより広く隔てられており、その結果、曲線386で表わされるドーパント濃度は、深いN層383のピーク濃度388を下回る最小値まで下がる。このプロファイルは図17Bに示すプロファイルと比べて望ましさの点で劣る。図17Dの示す実施例においては、深いN層383と側壁部384とは真性のP領域図17Eにおける断面として示すによって隔てられる。これは一層望ましさの点で劣る実施例であるが、それは分離領域が極めて漏れが多く、装置の電気特性が予測不可能だからである。図18A~18Dは、図17D,17Eで規定された問題に対する解決策について説明する図であり、深いN層は、側壁部との間に隙間が残るほど深いものとしてある。図18Aにおいて、装置400は2つの重なり合う打込み部404,405を含む。打込み部404,405は、異なるエネルギおよび深さで形成されて側壁部406を構成している。下の方の打込み部404は深いN層403とも重なり合っている。側壁部406および深いN層403は一緒になってP基板401の領域402を取囲む。図18Bにおいて、4つの打込み部411,412,413,414が順次大きくしたエネルギおよび深さで形成されている。打込み部411~414の各々は、その上に重なる打込み部および/またはその下地となる打込み部と重なり合って連続的な垂直の側壁部419を形成する。重なり合いの領域を415~418で示す。そしてこれらと同様に、必要とされる側壁部の高さに依存して任意の数の打込みが使用され得る。各々の打込み工程は数分の1秒だけ持続するのが典型的であり、そのため順次急速に行なわれるパルス的な打込みで壁部全体が速やかに形成可能である。図18C,18Dは、順次行なわれるパルス的な打込みにより形成された側壁部の垂直断面で取ったドーパントプロファイルのグラフである。両方の場合において打込みNI1,NI2,NI3または深いN層DNの打込み範囲はそれぞれRP1,RP2,RP3であり、ピークドーパント濃度は420,421,422である。図18Dにおいて、各々の打込みでのドーズ量は同じであり、その結果、打込みが深くなるのに伴いピーク濃度は下がる。これが起こるのは、範囲が増加するのに伴い散在ΔRPが増加するからであり、ドーズ量が同じであれば、同じ数の不純物原子はより大きな垂直距離に亘って広がり、ピークドーピング濃度は必然的に減少することになる。この影響を克服するために、図18Cの実施例では、打込みが深くなるにつれてドーズ量を増加させている。その結果、ピークドーパント濃度は各々の打込みにおいてほぼ同じである。図19A~19Dは、図18A~18Dで示す種類の側壁部を有する分離領域を作製するプロセスの各工程を説明する図である。図19Aは、フォトレジスト層453内の開口部450を通じてP基板451内に深いN層454を打込む工程を示す。フォトレジスト層453が除去され、その代わりにフォトレジスト層460が置かれる。図19Bに示すように、フォトレジスト層460に開口部462が形成され、それから、深いN層454のために用いたエネルギよりもいくらか小さなエネルギで打込み部461が形成される。これに続いて打込み部463図19Cおよび打込み部464図19Dが形成され、その各々はフォトレジスト層460内の同じ開口部462を通じて順次低くしたエネルギで形成される。このプロセスは低い温度で実行されるため、打込み461,463,464が水平方向に広がることが極めて少なく、このため明確に規定された垂直の側壁部が得られる。結果として得られる分離構造はP基板451の領域452を取囲む。図20A~20Dは、これと類似のプロセスであって、P基板482の表面上にフィールド酸化物領域481a,481bを成長させた後に行なわれるプロセスにおける対応の各工程を示す。フォトレジスト層485の開口部を通じて深いN層484が打込まれるとき、フィールド酸化物領域481a,481bは、深い分離層484に隆起部484a,484bの形成を引起す。また、フィールド酸化物領域481a,481bは、打込み部486において、深いN層484図20Bの隆起部484a,484bを補償する皿状の輪郭の形成を引起す。同様に、打込み部488,489の形状もまた、下地となる打込み部図20C,20Dの形状を補償する皿状の形状となる。その結果、図20Dに示したP基板482の領域483を取囲む側壁部は、図19Dに示す側壁部と実質的に同じコンパクトな垂直プロファイルを有する。実際、打込みの数は、パルス的な打込みの代わりに連続的に増加させたエネルギでの打込みを行なうこととすれば無限に増加できる。側壁部全体に亘り濃度が変わらないことが望まれる場合、ドーズ量もまたエネルギとともに増大させることができる。上述のように、このプロセスで形成される側壁部は極めてコンパクトな垂直の形状を有するが、ドーパントにはいくらかの避けることのできない水平方向の拡散が生じる。図21Aでこれを示す。ここでは、フォトレジスト層506内の開口部507の水平方向の寸法はYPRであるにもかかわらず、打込み部504,505はそれぞれ、いずれもYPRよりも僅かに大きい寸法YNI1,YNI2まで横方向に拡散している。実際、打込みが深くなるのに伴い、水平方向の拡散または散在の程度は大きくなり、すなわちYNI2はYNI1よりも大きくなるのが典型的である。したがって、極めて深い分離領域を形成する必要がある場合、この深い打込みの結果として本来的に生じる水平方向の散在の量は、装置についての所望の最小フィーチャーサイズ実現のために許容可能な量を上回るおそれがある。この問題に対する一解決策を図21Bに示す。ここでは、P基板511内に酸化物充填トレンチ514が形成されている。酸化物充填トレンチ514は深いN層513に当接して、P基板511の領域512を取囲む分離領域を形成する。この構造を形成するためには、たとえば、深いN層513を打込み、トレンチをエッチングし、上記トレンチ内に酸化物をCVDプロセスなどにより堆積させ、そしてこの充填した酸化物の上側表面を平坦化する。状況によっては、酸化物充填トレンチと深い埋込層とが適切に重なり合うようにすることが実現困難な場合もある。この問題は図21Cに示す技術を用いることで克服可能である。ここでは、酸化物充填トレンチ524を通じてリンといったN型ドーパントが打込まれ、すなわち打込みはトレンチに誘電体を充填した後になされる。P基板521の表面はフォトレジスト層525でマスクされる。トレンチ524内の酸化物は基板よりもドーパントの通過に対して僅かに抵抗が大きいため、深いN層523は、僅かにカップ状または皿状の形状となってトレンチ524の底部から下方へ延びて水平方向に曲がってから隣にあるトレンチ図示せずの底部へ上方に向くように形成される。フォトレジスト層525が除去されて図21Dに示す構造が得られる。なお、図を明瞭にするため、深いN層523の湾曲は誇張して示してある。設計者がさらに考慮しなければならない条件としては、基板の表面における大量ドープの領域と深い層との間にパンチスルー降伏が生じる恐れがあることが挙げられる。この問題を図22A,22Bで示す。図22Aは、P基板531の領域532が深いN層533および側壁部の打込み部534,535により取囲まれた装置530を示す。深いN層533は、P基板531の表面にあるN領域536から垂直距離XNINだけ隔てられる。これを図22Bに示す装置540と比較されたい。装置540においては、上記取囲まれた領域内により大量ドープのPウェル537が形成され、深いN層533が垂直距離XNPNでN領域536から隔てられており、それ以外は同じである。図22Cは、N領域536および深いN層533間の降伏電圧の変動を、深いN層533の形成に用いる打込みエネルギの関数として示す図であるこれは図22A,22Bに示す垂直距離XNIN,XNPNと直接的に関係する。ここに示すように、装置540曲線542においては、降伏電圧は深いN層が極めて浅くなるまで実質的に一定に留まり、パンチスルーはVPTNPNで生じる。装置530曲線544においては、降伏電圧は、VPTNPNよりも大幅に高いVPTNINでパンチスルーが生じるまで深いN層の打込みエネルギと比例して変動する。したがってPウェルを設けた場合、一般的に降伏電圧は低くなるが、降伏電圧はパンチスルーが生じるまで垂直距離XNPNに対して比較的敏感でなくなる。取囲まれた領域内にP基板をそのまま残しておいた場合、垂直距離XNINが比較的大きいときは降伏電圧が高くなるが、降伏電圧はXNINに対して敏感であり、より大きいXNINの値でパンチスルーが生じる。高温度拡散に頼るプロセスにおいては、その結果として高温度のプロセス中にシリコン内に存在するすべてのドーパントが拡散して再び行き渡ることになる。全体の高温時間、すなわち基板が高温度に晒される時間は、通例プロセスの熱収支と呼ばれる。一般にICおよびトランジスタの作製プロセスでは、異なる期間における異なった温度拡散が生じ得る一連の工程が用いられるため、大きく異なる複数のプロセスの累積熱収支を温度および時間のみを用いて比較することは一般に容易ではない。しかしいずれのプロセスにおいても、シリコン内に導入される最初のドーパントは実際にプロセスの熱収支全体に亘って拡散を経験するため、プロセスの熱収支は最初のドーパントが基板内に導入される時点から測定される。熱処理中のこのようなドーパントの動きは、ASグローブ、半導体装置についての物理および技術、1967年、第50頁、に記載のフィックの拡散法則によって支配され、これは時間、拡散率および打込みドーズ量Qの関数として濃度のガウスドーパントプロファイルNxを記述する式として挙げられている。これは以下の式で与えられる。ここでDは基板内のドーパントの拡散率、tは時間、そしてNoは拡散における所与の時間での表面濃度である。Noは以下の式により打込みドーズ量Qに関して表わされる。上記2つの式をまとめると、熱収支Dtの増加に比例して、表面濃度Noそして任意の深さでのドーパント濃度Nxがともに下がることがわかる。この式を、任意の拡散の接合深さxjについて並び変えるととなり、ここでNxjは、拡散して入る反対の導電型の層におけるバックグラウンドドーピングの濃度である。よって、接合の深さはそのDtの熱収支の平方根とほぼ比例する。したがってDtを用いれば、各々の部分についてのDt値をプロセス全体についての総Dtへ単に合計することによって、異なる時間および温度における一連の多くの拡散または単一の拡散を記述することが可能である。拡散率Dは温度Tおよびドーパントの種類たとえばボロンB、リンP、砒素AsまたはアンチモンSbの関数であり、さらにリンなどのいくつかの場合には、拡散率Dは僅かに濃度にも依存する。このようなドーパントの拡散率は、ODトラップODTrapp他、半導体技術ハンドブックSemiconductorTechnologyHandbook、1980年編、第4~6頁において、またはシミュレーションによって与えられる。この発明に従うプロセスでは、たとえば下記の表Iに示すものなど極めて低い熱収支のプロセスを用いることができ、大半の拡散すなわち最大のDtはゲート酸化物の形成中およびS/D打込み酸化中に生じる。より高い温度のゲート酸化850°Cとする動機は高品質の酸化物を得ることである。S/D打込み酸化を用いて、元から堆積されるゲートのサイドウォールスペーサのサイドウォール酸化物を密にする。したがって、累積熱収支は、個々の工程すべてについてのDT値すべての総和である。上述のプロセス例においては、ボロンについての総Dtは0.00085μm2であり、リンについては0.01110μm2である。一般的に、低熱収支とは、熱収支の大半が850°Cで合計4時間未満で起こるものか、またはプロセスフローの多様性を考慮して総Dt熱収支が、ボロンの場合0.03μm2未満もしくはリンの場合0.05μm2のものである。代替的な実施例では、フィールド酸化または部分的なウェル拡散のための中間熱収支が用いられ、これはたとえば1000°C以上1100°C未満の温度で2~3時間の高温時間を含む表IIを参照。この期間中、特に打込まれた深い層において、ドーパントは許容不可能ではないとは言えかなり再び行き渡る場合がある。中間熱収支は、Dt値がボロンの場合0.3μm2未満およびリンの場合0.5μm2未満のものによって近似され得るが、または低熱収支プロセスフローよりも約1桁高いものであってもよい。これとは対照的に、表IIIで例示した深い高電圧ウェル、深い分離接合、高電圧バイポーラベース拡散およびDMOSトランジスタボディ拡散のために用いられる従来の高熱収支プロセスは極めて長時間にわたる拡散を含むことがあり、これは必要な深さに依存して3時間から15時間が典型的である。このような拡散によって、すべてのドーパント、特に埋込まれた深い層または接合が顕著に再び行き渡る。以上の各実施例は限定的でなく例示的なものとして扱われるべきである。この発明の広範囲な原理に従う多くの追加的な実施例が当業者には明らかであろう。"