"複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置において、各チップは複数のチャンネルに対応した複数のTSVアレイ部を備え、前記複数のTSVアレイ部は、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分けられており、前記スタックするチップの数に応じて2段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なう構成とすることにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備える構成としたことを特徴とする半導体装置。請求項1に記載の半導体装置において、各チップは4つのチャンネルに対応した4つのTSVアレイ部を備え、チップのスタック数が2である場合、各チップにおける2つの前記TSVアレイ部を前記データの入出力に寄与するTSVアレイ部、残る2つのTSVアレイ部を前記パススルーのTSVアレイ部として、2段目のチップを180度回転させてスタックしたことを特徴とする半導体装置。請求項1に記載の半導体装置において、各チップは4つのチャンネルに対応した4つのTSVアレイ部を備え、チップのスタック数が4である場合、各チップにおける1つの前記TSVアレイ部を前記データの入出力に寄与するTSVアレイ部、残る3つのTSVアレイ部を前記パススルーのTSVアレイ部として、2段目以降のチップを90度ずつ回転させてスタックしたことを特徴とする半導体装置。複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置の製造方法において、各チップには複数のチャンネルに対応した複数のTSVアレイ部を用意し、前記複数のTSVアレイ部を、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分け、前記スタックするチップの数に応じて2段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なうように構成することにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備えることを特徴とする半導体装置の製造方法。TSV構造を採用した半導体装置、例えばDRAMDynamicRandomAccessMemoryの一例として、現在のワイドIODRAMの概略構成を図2に示す。チップの各TSVアレイ部には128個の入出力DQ回路ピンがあり、コマンド/アドレスCMDADD等のための内部バスも128ビットで図2のようにSDRAMSynchronousDRAMインターフェースで動作する。ところで、今後高速化が進み、例えば図3cに示すようにDDRDoubleDataRateインターフェースとなった場合、従来のようにDDR化した場合には図3a、bのような256個の入出力DQ回路の構成が想定される。しかし、図3の場合、内部バスは256×4で従来の倍の内部バス幅となり、かつ、入出力DQ回路もSDRAMインターフェースの倍の高速動作のため大きな回路となり、図2の構成に対してチップサイズが大きくなる。そこで、本発明の課題は、TSV構造を採用し複数のチップをスタックした半導体装置を、改良された入出力形式で提供しようとするものである。本発明は、複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置に適用される。本発明の態様によれば、各チップは複数のチャンネルに対応した複数のTSVアレイ部を備え、前記複数のTSVアレイ部は、あらかじめ、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分けられている。そして、前記スタックするチップの数に応じて2段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なう構成とすることにより、前記データの入出力に寄与するTSVアレイ部にのみ入出力回路を備える構成とした。本発明の別の態様によれば、複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置の製造方法が提供される。本製造方法においては、各チップには複数のチャンネルに対応した複数のTSVアレイ部を用意し、前記複数のTSVアレイ部を、スタックするチップの数に応じてデータの入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分け、前記スタックするチップの数に応じて2段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なうように構成することにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備えることを特徴とする。本発明によれば、複数のチップのスタックにより半導体装置を構成する場合の入出力回路数を減らし、面積を縮小することができるという効果を奏する。本発明の実施形態について説明する前に、図1を参照して、本発明が適用される半導体装置の一例を説明する。図1は、説明を簡単にするために、2つのメモリチップ以下、チップと略称するをスタックした半導体装置の例を示している。勿論、これは一例にすぎない。図1aにおいて、チップ100Aは、チャンネル0~チャンネル3の4つのメモリエリアにそれぞれ、入出力DQ回路との接続のためのTSVアレイ部100-0~100-3を備える。TSVアレイ部100-0、100-2はそれぞれ、チャンネル0のメモリエリアとチャンネル2のメモリエリアの互いに隣接する辺縁に沿って配置され、TSVアレイ部100-1、100-3はそれぞれ、チャンネル1のメモリエリアとチャンネル3のメモリエリアの互いに隣接する辺縁に沿って配置されている。図1bにおいて、チップ100A、100Bは、SOCSystemonaChip200上にスタックされ、樹脂でパッケージされている。チップ100A、100B、SOC200を貫通して上下方向に延びる線がTSVアレイ部を構成している複数の貫通電極であり、半導体装置底面に設けられた半田ボール210を通して外部と接続される。以下に、本発明の実施形態を幾つかの実施例に基づいて説明する。第1の実施例図4は、本発明を、図1で説明したようなチップDRAMチップの2段スタックに適用した第1の実施例を示す。すなわち、図1で説明したように、チップ100はチャンネル0~3の4つのメモリエリアにそれぞれTSVアレイ部100-0~100-3を備える。図中左側の2つのTSVアレイ部100-0、100-2はそれぞれ、互いに隣接するメモリエリアの辺縁に沿って配置され、図中右側の2つのTSVアレイ部100-1、100-3もそれぞれ、互いに隣接するメモリエリアの辺縁に沿って配置されている。第1の実施例においては、図4aに示すように、チップ100における上半分のメモリエリアに対応する2つのTSVアレイ部100-0,100-1をDRAMに入出力するためのTSVアレイ部とする一方、下半分のメモリエリアに対応する2つのTSVアレイ部100-2,100-3をパススルーのTSVアレイ部としている。この場合、DRAMに入出力するためのTSVアレイ部100-0,100-1側にのみ4チャンネルに対応した入出力DQ回路を設ける。そして、2段スタックの場合、図4bに示すように、上段側となるチップ100’は、面方向に沿って180度回転させて下側となるチップ100にスタックさせ、下段側のチップ100のパススルーのTSVアレイ部100-2,100-3を経由してデータを出力する構成としている。図4cはスタックした後の構成を示し、上半分の左右2つのTSVアレイ部は下段側のチップ図4のDRAMに対しての入出力DQとして、下半分の左右2つのTSVアレイ部は上段側のチップ図4bのDRAMの入出力DQとしてそれぞれ作用し、スタックした2つのチップで128DQ×4として動作する。すなわち、ここでは4つのチャンネルのうちの2つのチャンネルの入出力DQ回路を共通化共有することで、チップにおける入出力DQ回路の数を減らしている。第1の実施例の効果第1の実施例の構成の場合、内部バスは256×2512となって図2に示した現在のワイドIODRAMと同じであり、かつ、入出力DQ回路はSDRAMインターフェースの倍の高速動作のため大きくなるが、回路数は半分で済むので、現在のワイドIODRAM以下の面積で済む。発明の他の実施例図5は、4枚のチップをスタックする場合に適用される、本発明の第2の実施例を説明するための図である。図5aにおいて、第2の実施例では、チップ300におけるチャンネル0~3の4つのメモリエリアに対応するように、4つのTSVアレイ部300-0~300-3を十字型に配置している。そして、ここではTSVアレイ部300-0をDRAMに入出力するためのTSVアレイ部とし、残りのTSVアレイ部300-1~300-3をパススルーのTSVアレイ部とするようにしている。これにより、4つのチャンネルのうちの3つのチャンネルの入出力DQ回路を共通化共有することで、チップにおける入出力DQ回路の数を1つに減らしている。すなわち、図5aでは、DRAMに入出力するためのTSVアレイ部300-0側にのみ入出力DQ回路を設けている。このような十字型のTSVアレイ部の配置を持つチップ300を4枚用い、図5bに示すように、2枚目以降については面方向に沿って90度ずつ順に回転させてスタックすることにより、4段スタックで4つの入出力DQ回路を実現し、128DQ×4の動作を実現することが可能となる。このような構成により、1チップあたりの内部バスは256ビットで現在のワイドIODRAMの半分、かつ入出力DQ回路の数も14となり、面識のより小さい半導体装置を実現することができる。図6は、4段スタックの場合のCSChipSelect制御について説明するための図である。図6aは、4段スタックの各々のスライスチップに入出力回路を持つ例である。図6bは、4段スタックのうち、スタック方向に関して隣り合うペアの2枚のチップで入出力DQ回路を共用共通化したCS制御の例を示す。スライスからみたチップCS0とCS1及びCS2とCS3でORを取り、共用した入出力DQ回路をオン活性化にする。つまり、ペアとなる2枚のチップの入出力DQ回路が活性化された状態となる。以上の説明で理解できるように、本発明では、2チップのスタック構造であれば、一方を他方に対して面方向に沿って180度回転させてスタックすることで下段側のチップと上段側のチップの入出力DQ回路自体は活性化し、チップセレクトCS信号によって選択されたチップが2つのチップの入出力DQ回路を介してデータを入出力する。一方、4チップのスタックの場合は、2段目以降を90度ずつ回転させてスタックし4つのチップの入出力DQ回路が常時活性化された状態になる。以上、本発明について複数の実施例を挙げて説明したが、本発明は上記の実施例に限定されることなく、本発明の主旨を逸脱することなく種々の変更。変形が可能であることは言うまでもない。"