下層接続対象と、前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体であって、前記複数の電極層が階段状に加工された階段構造部を有する積層体と、前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、前記ホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体における前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられた絶縁膜と、前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続するビアと、を備え、前記ビアは、前記最上層の電極層の上面に接して前記上面上に設けられた上部と、前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、を有し、前記複数の電極層の前記ビアホールの側壁側の端の位置が、前記複数の電極層の積層方向で揃っている半導体装置。下層接続対象と、前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体であって、前記複数の電極層が階段状に加工された階段構造部を有する積層体と、前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられた絶縁膜と、前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続するビアと、を備え、前記ビアは、前記最上層の電極層の上面に接して前記上面上に設けられた上部と、前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、を有する半導体装置。前記積層体の上に設けられた上層接続対象と、前記ビアが設けられた段よりも上段における最上層の電極層上に設けられ、前記上段の最上層の電極層と前記上層接続対象とを接続する上層ビアと、をさらに備えた請求項2記載の半導体装置。下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体の一部に、前記複数の電極層が階段状に加工された階段構造部を形成する工程と、前記階段構造部の上に層間絶縁膜を形成する工程と、前記階段構造部の各段における最上層の電極層に達する第1のビアホールを、前記層間絶縁膜に形成する工程と、前記第1のビアホールの側壁に側壁膜を形成する工程と、前記層間絶縁膜及び前記側壁膜をマスクにして、前記第1のビアホールの下の前記積層体に、前記下層接続対象に達し、前記第1のビアホールよりも孔径の小さい第2のビアホールを形成する工程と、前記第2のビアホールの側壁に絶縁膜を形成する工程と、前記第2のビアホール内における前記絶縁膜の内側、および前記第1のビアホールの底部に露出する前記最上層の電極層の上面上に、ビアを埋め込む工程と、を備えた半導体装置の製造方法。前記絶縁層及び前記電極層と異なる材料のエッチングストップ層を、前記下層接続対象と前記積層体との間に形成する工程をさらに備えた請求項4記載の半導体装置の製造方法。ビアの形成を容易にする半導体装置及びその製造方法が提供される。実施形態によれば、半導体装置は、下層接続対象と、前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、絶縁膜と、ビアと、を備えている。前記積層体は、前記複数の電極層が階段状に加工された階段構造部を有する。前記絶縁膜は、前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられている。前記ビアは、前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続する。前記ビアは、前記最上層の電極層の上面に接して前記上面上に設けられた上部と、前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、を有する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体装置におけるメモリセルアレイ1の模式斜視図である。なお、図1においては、図を見易くするために、絶縁部分については図示を省略している。図2は、図1における要部の拡大断面図である。また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。基板10上にはバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。バックゲートBG上には、複数の絶縁層42図2に示すと、複数の電極層WLが、それぞれ交互に積層されている。電極層WLは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層42は、例えばシリコン酸化物を含む絶縁材料を用いることができる。メモリセルアレイ1における最上層の電極層WL上には、ドレイン側選択ゲートSGDまたはソース側選択ゲートSGSが設けられている。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。ドレイン側選択ゲートSGDの下に積層された電極層WLと、ソース側選択ゲートSGSの下に積層された電極層WLとも、Y方向に分断されている。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、例えば金属層を用いることができる。ドレイン側選択ゲートSGD及びソース線SL上には、複数本の金属配線であるビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、U字状のチャネルボディ20が複数形成されている。チャネルボディ20は、ドレイン側選択ゲートSGD及びその下の電極層WLを貫通する柱状部CLと、ソース側選択ゲートSGS及びその下の電極層WLを貫通する柱状部CLと、それら一対の柱状部CLの下端をつなぐ連結部JPとを有する。連結部JPは、バックゲートBG内に設けられている。チャネルボディ20は、U字状のメモリホールMH内にメモリ膜30図2に示すを介して設けられている。チャネルボディ20は、例えばシリコン膜を用いることができる。メモリ膜30は、図2に示すように、メモリホールMHの内壁とチャネルボディ20との間に設けられている。ドレイン側選択ゲートSGDとチャネルボディ20との間、およびソース側選択ゲートSGSとチャネルボディ20との間には、図示しないゲート絶縁膜が設けられている。なお、図2においては、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ20を設けた構造が例示されるが、メモリホールMH内のすべてをチャネルボディ20で埋めてもよく、あるいはチャネルボディ20内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリセルトランジスタ以下、単にメモリセルとも言うにおける各電極層WLとチャネルボディ20との間には、図2に示すように、電極層WL側から順に第1の絶縁膜としてブロック膜31、電荷蓄積膜32、および第2の絶縁膜としてトンネル膜33が設けられている。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ20に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。チャネルボディ20は、メモリセルにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。実施形態の半導体装置は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。トンネル膜33は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。ブロック膜31は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ20及びそれらの間のゲート絶縁膜は、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDにおけるチャネルボディ20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ20及びそれらの間のゲート絶縁膜は、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSにおけるチャネルボディ20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WLをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WLをコントロールゲートとするメモリセルが複数設けられている。それら複数のメモリセル、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルMCがX方向、Y方向及びZ方向に3次元的に設けられている。図1に示すメモリセルアレイ1は、基板10上におけるメモリセルアレイ領域に設けられている。基板10の表面には、メモリセルアレイ1を制御するための制御回路が形成されている。その制御回路は、メモリセルアレイ領域の周辺の基板10表面、あるいはメモリセルアレイ領域の下の基板10表面に形成されている。各電極層WLは、図3に示す階段構造部2を介して、制御回路と電気的に接続されている。図3は、第1実施形態の階段構造部2の模式断面図である。前述したバックゲートBG、複数の絶縁層42、および複数の電極層WLを含む積層体は、1チップ内におけるメモリセルアレイ領域よりもX方向の外側のコンタクト領域にも形成され、そのコンタクト領域における積層体に階段構造部2が設けられている。図3に示すコンタクト領域において、基板10上には絶縁層11を介して下層配線12が設けられている。下層配線12は、各電極層WL及びバックゲートBGがビア50a~50fを通じて接続される下層接続対象である。図4に示すように、バックゲートBG及び複数の電極層WLの層数に対応した複数本の下層配線12が、上記積層体の下でX方向に延びている。下層配線12は、例えば金属配線である。下層配線12間には絶縁膜13が設けられている。各下層配線12は、図3に示す絶縁層11を貫通するコンタクト15を通じて、基板10表面の回路に接続されている。下層配線12及び絶縁膜13が形成された層上には、エッチングストップ16層が設けられている。エッチングストップ層16は、絶縁層42、電極層WLおよびバックゲートBGとは異なる材料からなり、例えばシリコン窒化膜を用いることができる。エッチングストップ層16上には、絶縁層42を介してバックゲートBGが設けられている。バックゲートBG上には、絶縁層42と電極層WLとがそれぞれ交互に複数積層されている。階段構造部2における各段の最上層の電極層WL上には、層間絶縁膜17が設けられている。層間絶縁膜17は、例えばシリコン酸化膜を用いることができる。階段構造部2には、複数のビア50a~50fが設けられている。なお、以下の説明において、個々のビア50a~50fを区別せずに、単に符号50でまとめて表す場合もある。各ビア50a~50fは、層間絶縁膜17及びその下の積層体を貫通して下層配線12に達するビアホール60図8aに示す内に設けられている。各電極層WL及びバックゲートBGは、図1におけるXY面に対して平行に広がり、それら電極層WL及びバックゲートBGを、例えば円柱状のビア50a~50fがZ方向に延びて貫通している。各ビア50a~50fは、階段構造部2の各段における最上層の電極層WLと下層配線12とを接続している。例えば、図3に示す階段構造部2で最も上段における最上層の電極層は、バックゲートBGも含めて下から6層目の電極層WL5であり、ビア50aはその電極層WL5と下層配線12とを接続している。図3に示す階段構造部2で上から2段目における最上層の電極層は、バックゲートBGも含めて下から5層目の電極層WL4であり、ビア50bはその電極層WL4と下層配線12とを接続している。図3に示す階段構造部2で上から3段目における最上層の電極層は、バックゲートBGも含めて下から4層目の電極層WL3であり、ビア50cはその電極層WL3と下層配線12とを接続している。図3に示す階段構造部2で上から4段目における最上層の電極層は、バックゲートBGも含めて下から3層目の電極層WL2であり、ビア50dはその電極層WL2と下層配線12とを接続している。図3に示す階段構造部2で上から5段目における最上層の電極層は、バックゲートBGも含めて下から2層目の電極層WL1であり、ビア50eはその電極層WL1と下層配線12とを接続している。図3に示す階段構造部2で最も下段における最上層の電極層は、バックゲートBGであり、ビア50fはそのバックゲートBGと下層配線12とを接続している。ビアホール60は、図8aに示すように、層間絶縁膜17を貫通する第1のビアホール61と、第1のビアホール61の下につながって形成され、第1のビアホール61よりも孔径もしくは幅が小さい第2のビアホール62とを有する。第1のビアホール61の底部に、各段における最上層の電極層WLが例えば環状に露出される。第2のビアホール62は、第1のビアホール61の下の積層体を貫通して下層配線12に達する。第2のビアホール62の横断面は例えば円形状に形成され、その第2のビアホール62の周囲を複数の電極層WL、複数の絶縁層42およびバックゲートBGが囲んでいる。複数の電極層WLの第2のビアホール62の側壁側の端の位置およびバックゲートBGの第2のビアホール62の側壁側の端の位置は、複数の電極層WL及びバックゲートBGの積層方向で揃っている。したがって、そのまま第2のビアホール62内にビア50を埋め込むと、ビア50は最上層以外の電極層WL及びバックゲートBGとも接続してしまうことになる。そこで、実施形態によれば、第2のビアホール62の側壁に、図3に示すように絶縁膜18が設けられている。絶縁膜18は、例えばシリコン酸化膜を用いることができる。ビア50は、第1のビアホール61内に設けられた上部51と、第2のビアホール62内に設けられた貫通部52とを有する。上部51及び貫通部52は、同じ材料で一体に連続して設けられ、いずれも例えば円柱状に形成されている。貫通部52の直径あるいは幅は上部51よりも小さく、貫通部52は上部51よりも細い。上部51は、各段の最上層の電極層WLまたはバックゲートBGの上面に接してその上面上に設けられている。上部51の外周側の下面が、最上層の電極層WLまたはバックゲートBGの上面に接している。上部51と、最上層の電極層WLまたはバックゲートBGとの接触面は、環状に形成されている。貫通部52は、第2のビアホール62内における絶縁膜18の内側に設けられ、上部51と下層配線12とをつないでいる。第2のビアホール62の側壁を囲む電極層WL及びバックゲートBGと、貫通部52との間には絶縁膜18が設けられ、それらの間は絶縁されている。したがって、各ビア50は、最上層の電極層WLまたはバックゲートBGのみを、対応する下層配線12に対して接続させる。ビア50は金属材料を用いることができる。例えば、ビア50は、バリアメタルと埋込メタルとを含むことができる。ビアホール60の内壁に、密着性及び金属の拡散防止の機能を担うバリアメタルが形成され、そのバリアメタルの内側に、埋め込み性に優れた埋込メタルが埋め込まれている。例えば、バリアメタルとして窒化チタン、埋込メタルとしてタングステンを用いることができる。ビア50は、金属配線である下層配線12に接続されている。下層配線12は、基板10上における、階段構造部2が設けられた領域コンタクト領域と、制御回路が設けられた領域回路領域との間を延び、回路領域で、制御回路における例えばトランジスタのソース領域、ドレイン領域などに接続されている。したがって、各層の電極層WL及びバックゲートBGが、ビア50及び下層配線12を介して、制御回路に接続されている。すなわち、メモリセルアレイ1の各電極層WL及びバックゲートBGに対して、下層配線12及びビア50を通じて、所望の電位が与えられる。次に、図5a~図9bを参照して、第1実施形態の階段構造部2の製造方法について説明する。図5a~図9bは、図3に示す階段構造部2において例えば上から3段分を示す。基板10上に、絶縁層11、下層配線12、エッチングストップ層16が順に形成される。エッチングストップ層16上には、絶縁層42を介してバックゲートBGが形成される。バックゲートBG上には、絶縁層42と電極層WLとを交互に積層して、複数の絶縁層42及び複数の電極層WLを含む積層体を形成する。バックゲートBG、絶縁層42および電極層WLは、例えばCVDchemicalvapordeposition法により形成される。バックゲートBG、複数の絶縁層42及び複数の電極層WLを含む積層体において、メモリセルアレイ領域に対しては図1に示したメモリセルアレイ1が形成される。そして、コンタクト領域に対しては、図5aに示すように、階段構造の加工が行われる。具体的には、図示しないレジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト膜をマスクにしてそれぞれ一層分の絶縁層42及び電極層WLをエッチングする工程とを複数回繰り返す。電極層WLを階段状に加工した後、階段構造部の上に層間絶縁膜17を埋め込み、平坦化する。バックゲートBG及び電極層WLの材料は、例えばシリコンを用いることができる。絶縁層42及び層間絶縁膜17の材料は、例えばシリコン酸化物を用いることができる。エッチングストップ層16の材料は、バックゲートBG、電極層WL、絶縁層42及び層間絶縁膜17とは異なる材料、例えばシリコン窒化物を用いることができる。層間絶縁膜17を形成した後、図5bに示すように、階段構造部の各段における最上層の電極層WLに達する第1のビアホール61を層間絶縁膜17及び最上層の絶縁層42に形成する。第1のビアホール61の底部に、各段の最上層の電極層WLが露出する。第1のビアホール61は、例えば図示しないレジスト膜をマスクに用いたRIEReactiveIonEtching法によって形成される。複数の第1のビアホール61が、同時に一括して形成される。第1のビアホール61を形成した後、図6aに示すように、層間絶縁膜17上および第1のビアホール61の内壁に、コンフォーマルに側壁膜65を形成する。側壁膜65は、例えばシリコン窒化膜を用いることができる。側壁膜65は、例えばCVD法により形成される。第1のビアホール61内は、側壁膜65で完全には埋まらず、第1のビアホール61内における側壁膜65の内側に、第1のビアホール61の幅よりも狭い空間が残される。次に、側壁膜65をRIE法でエッチバックして、第1のビアホール61の底部上の側壁膜65を除去する。また、層間絶縁膜17の上面上の側壁膜65も除去される。すなわち、図6bに示すように、第1のビアホール61の側壁に側壁膜65が残される。その側壁膜65の膜厚の約2倍の幅分だけ、第1のビアホール61の幅は狭くなっている。その第1のビアホール61の底部には、各段における最上層の電極層WLが露出している。そして、第1のビアホール61の側壁に残した側壁膜65および層間絶縁膜17をマスクにしたRIE法により、第1のビアホール61の下の積層体に、図7aに示す第2のビアホール62を形成する。複数の第2のビアホール62が、同時に一括して形成される。電極層WL、バックゲートBGおよび絶縁層42が、側壁膜65に対して選択性を持ってエッチングされる条件ガス種等が設定される。絶縁層42のエッチング時に、絶縁層42と同じ材料の層間絶縁膜17も消費される。しかしながら、層間絶縁膜17は、積層体におけるすべての絶縁層42の合計膜厚よりも厚いため、上面側の一部が除去されるにとどまる。また、エッチングは、側壁膜65と同じ材料のエッチングストップ層16で制御性よく停止させることができる。したがって、第2のビアホール62の底部は、エッチングストップ層16に達する。その後、エッチングストップ層16に対してRIEを行い、図7bに示すように、第2のビアホール62の底部のエッチングストップ層16を除去する。これにより、第2のビアホール62の底部に下層配線12が露出する。さらに、RIEを続け、エッチングストップ層16と同じ材料の側壁膜65を、図8aに示すように除去する。これにより、第1のビアホール61と、第1のビアホール61よりも孔径が小さい第2のビアホール62とが連続してつながったビアホール60が形成される。第1のビアホール61の底部には、各段の最上層の電極層WLの上面が環状に露出する。ビアホール60の内壁側壁及び底部、および層間絶縁膜17上には、図8bに示すように、コンフォーマルに絶縁膜18が形成される。絶縁膜18は、例えばシリコン酸化膜を用いることができる。その後、絶縁膜18をRIE法でエッチバックして、第2のビアホール62の底部上の絶縁膜18を除去する。また、第1のビアホール61の底部における電極層WL上の絶縁膜18の一部も除去される。したがって、図9aに示すように、第2のビアホール62の底部に下層配線12が露出する。さらに、第1のビアホール61の底部における内周側の部分に、各段の最上層の電極層WLが環状に露出する。各電極層WLおよびバックゲートBGにおける第2のビアホール62側の端部は、絶縁膜18で覆われ、第2のビアホール62に露出していない。ビアホール60内には、図9bに示すように、ビア50が埋め込まれる。ビア50は共に同じ金属材料からなる上部51と貫通部52とが一体に連続した構造を有する。まず、第2のビアホール62内における絶縁膜18の内側に貫通部52が埋め込まれ、続けて、貫通部52の上、および第1のビアホール61内に上部51が埋め込まれる。貫通部52の下端は下層配線12に接し、上部51の下面は、各段における最上層の電極層WLの上面に接する。ビアホール60内にビア50を埋め込んだ後、ビア50の上面を例えばCMPChemicalMechanicalPolishing法により平坦化する。各ビア50上面の、下層配線12からの高さは揃えられる。階段構造における上段側に設けられたビア50ほど、第1のビア51の高さ方向深さ方向の寸法は短く、第2のビア52の高さ方向深さ方向の寸法は長い。それぞれの第1のビア51の径方向幅方向の寸法はほぼ同じである。それぞれの第2のビア52の径方向幅方向の寸法はほぼ同じである。ここで、比較例として、各段の最上層の電極層が、層間絶縁膜に形成されたビアを通じて積層体の上方に形成された上層配線に接続された構造が考えられる。しかし、この構造では、上層配線を基板表面に形成された制御回路に接続させるため、上層配線が設けられた層から基板までの比較的厚い部分を貫通するビアを形成することになり、プロセス難易度の上昇をまねく。これに対して、実施形態によれば、積層体を貫通するビア50を通じて、各階層の電極層WL及びバックゲートBGを、積層体の上にではなく積層体の下に引き出すことができる。すなわち、各階層の電極層WL及びバックゲートBGを、積層体の上を引き回さずに基板10側に向けて直接引き出すことができ、基板10の表面に形成された制御回路に容易に接続できる。下層配線12へと達する第2のビアホール62は、電極層WLを含む積層体よりも上の層間絶縁膜17からあけられるのではなく、各段の最上層の電極層WLから下層配線12に向けて形成される。すなわち、第2のビアホール62が貫通しなければならない長さを短くでき、アスペクト比の増大を抑えつつ、第2のビアホール62の孔径を小さくできる。したがって、加工難易度の上昇をまねかずに第2のビアホール62の孔径を小さくできる。第2のビアホール62の孔径を小さくすることで、ビア50と下層配線12とのコンタクト面積の縮小が図れる。したがって、複数のビア50に対応して複数本形成される下層配線12の各々の幅の縮小を図れ、それら複数本の下層配線12の形成領域の面積縮小を図れる。次に、図10は、第2実施形態の階段構造部3の模式断面図である。第2実施形態の階段構造部3においては、複数のビアのうち、相対的に下段側に設けられたビア例えば図10において下から4段目までの4つのビア50c~50fは、第1実施形態と同様に、最上層の電極層WLまたはバックゲートBGの下の積層体を貫通する貫通部52を通じて下層配線12に接続されている。一方、相対的に上段側に設けられた上層ビア例えば図10において最上段のビア70aと、上から2段目のビア70bは、積層体及び層間絶縁膜17の上に設けられた上層配線71に接続されている。各上層ビア70a、70bに対応して、複数図10では2つの上層配線71が、層間絶縁膜17上に設けられている。上層ビア70a及び70bは、それぞれ層間絶縁膜17を貫通して、上層配線71と接続されている。上層ビア70a及び70bは、ビア50c~50fと同様に金属材料からなり、上層配線71は金属配線である。また、上層ビア70aは、図10において最上段の電極層WLの上面上に設けられ、その上面に接している。上層ビア70bは、図10において上から2段目の電極層WLの上面上に設けられ、その上面に接している。上層配線71は、基板10上における制御回路が形成された領域で、上層配線71と制御回路との間の層を貫通するビアによって電気的に接続されている。複数のビアのすべてを同一階層に形成された配線に接続させるのではなく、複数のビアを、異なる階層に形成された下層配線12と上層配線71とに分けて接続させることで、配線とビアとのコンタクト部を異なる階層に分けて形成することができる。この結果、配線レイアウトの自由度を高くでき、またチップ全体の平面サイズの縮小も図れる。図11a~図14bは、第2実施形態の階段構造部3の製造方法を示す模式断面図である。上記第1実施形態と同様に、第1のビアホール61を形成した後、層間絶縁膜17上および第1のビアホール61の内壁に、コンフォーマルに側壁膜65を形成する。そして、レジスト膜をマスクにした例えばRIE法により、側壁膜65を選択的に除去して、第1のビアホール61の側壁に側壁膜65を残す。このとき、第2実施形態では、図11aに示すように、上層配線と接続する上層ビアを形成する段においては、第1のビアホール61の底部にも側壁膜65を残しておく。下層配線と接続するビアを形成する段では、第1のビアホール61の側壁にのみ側壁膜65が残され、第1のビアホール61の底部の側壁膜65は除去され、最上層の電極層WLが露出している。そして、側壁膜65および層間絶縁膜17をマスクにしたRIE法により、第1のビアホール61の下の積層体に、図11bに示す第2のビアホール62を形成する。第2のビアホール62は、上面が側壁膜65で覆われていない段の積層体に形成される。第1のビアホール61の底部に側壁膜65が設けられた段の積層体には、その底部の側壁膜65がマスクとなって第2のビアホール62は形成されない。第2のビアホール62の底部は、エッチングストップ層16に達する。その後、エッチングストップ層16に対してRIEを行い、図12aに示すように、第2のビアホール62の底部のエッチングストップ層16を除去する。これにより、第2のビアホール62の底部に下層配線12が露出する。側壁膜65とエッチングストップ層16とは同じ材料である。したがって、エッチングストップ層16を除去するエッチング時に、上段側において第1のビアホール61の底部に残っていた側壁膜65も除去され、その段の最上層の電極層WLが露出する。さらに、RIEを続け、側壁膜65を、図12bに示すように除去する。これにより、第2のビアホール62が形成されていた段では、第1のビアホール61と、第1のビアホール61よりも孔径が小さい第2のビアホール62とが連続してつながったビアホール60が形成される。第2のビアホール62が形成されなかった段においては、第1のビアホール61のみが形成されている。上段の第1のビアホール61の内壁、その上段よりも下段におけるビアホール60の内壁、および層間絶縁膜17上には、図13aに示すように、コンフォーマルに絶縁膜18が形成される。その後、絶縁膜18をRIE法でエッチバックして、上段の第1のビアホール61の底部上の絶縁膜18、およびその上段よりも下段の第2のビアホール62の底部上の絶縁膜18を除去する。また、第2のビアホール62の上に続く第1のビアホール61の底部における電極層WL上の絶縁膜18の一部も除去される。したがって、図13bに示すように、第2のビアホール62の底部に下層配線12が露出する。その第2のビアホール62の上に続く第1のビアホール61の底部における内周側の部分には、各段の最上層の電極層WLが環状に露出する。第2のビアホール62が形成されていない上段の第1のビアホール61の底部には、その段の最上層の電極層WLが露出する。各電極層WLおよびバックゲートBGにおける第2のビアホール62側の端部は、絶縁膜18で覆われ、第2のビアホール62に露出していない。ビアホール60内には、図14aに示すように、第1実施形態と同様に、ビア50が埋め込まれる。ビア50は共に同じ金属材料からなる上部51と貫通部52とが一体に連続した構造を有する。上段の第1のビアホール61内には、ビア70が埋め込まれる。ビア70はビア50と同じ材料で同時に形成される。ビア50の上部51及びビア70は、ほぼ同じ太さの例えば円柱状に形成されている。ビア50及び70をそれぞれの対応するビアホール内に埋め込んだ後、ビア50、ビア70および層間絶縁膜17の上面を例えばCMP法により平坦化する。ビア50及びビア70上面の、下層配線12からの高さは揃えられる。平坦化されたビア50、ビア70および層間絶縁膜17の上面上には、図14bに示すように、さらに層間絶縁膜75が形成され、その層間絶縁膜75にはビア72が埋め込まれる。層間絶縁膜75は、例えばシリコン酸化膜を用いることができる。層間絶縁膜75上には、ビア72に接して上層配線71が形成される。これにより、上層ビア70は、ビア72を通じて上層配線71と接続される。第2実施形態によれば、相対的に積層体の厚さが厚い上段側では、ビアを積層体の上方に引き出して上層配線と接続させる。すなわち、加工難易度の高くなりがちな、積層体の厚い部分を貫通するビアホールを形成しない。前述した各実施形態において、ビアの下層接続対象は下層配線としたが、ビアを直接基板表面に形成された回路に接続させてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。