"入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチと,前記入力端子に印加される入力電圧に応じて,前記Pチャネルトランジスタの第1ゲート電圧及び第1バックゲート電圧と,前記Nチャネルトランジスタの第2ゲート電圧及び第2バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と,前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し,前記可変電圧回路は,前記導通に制御する制御信号に応答して,前記可変生成される第1ゲート電圧と第2ゲート電圧とを前記PチャネルトランジスタとNチャネルトランジスタのゲートにそれぞれ出力する半導体装置。請求項1において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記可変電圧回路は,前記Pチャネルトランジスタに対して,前記第1バックゲート電圧を前記入力電圧以上にし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記可変電圧回路は,前記Nチャネルトランジスタに対して,前記第2バックゲート電圧を前記入力電圧以下にし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くする半導体装置。請求項1または2において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記可変電圧回路は,前記Pチャネルトランジスタに対して,前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第1ゲート耐圧だけ高い第1電圧以下の第1の電圧範囲の場合に,前記第1ゲート電圧を前記最小電圧にし,前記第1バックゲート電圧を前記最小電圧より前記第1ゲート耐圧だけ高くし,前記入力電圧が前記第1電圧以上で且つ前記最大電圧以下の第2の電圧範囲の場合に,前記第1バックゲート電圧を前記入力電圧と同じにし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記可変電圧回路は,前記Nチャネルトランジスタに対して,前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第2ゲート耐圧だけ低い第2電圧以上の第3の電圧範囲の場合に,前記第2ゲート電圧を前記最大電圧にし,前記第2バックゲート電圧を前記最大電圧より前記第2ゲート耐圧だけ低くし,前記入力電圧が前記第2電圧以下で且つ前記最小電圧以上の第4の電圧範囲の場合に,前記第2バックゲート電圧を前記入力電圧と同じにし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くする半導体装置。請求項3において,前記可変電圧回路は,前記入力電圧が第1乃至第4の電圧範囲か否かを検出する入力電圧検出回路と,前記入力電圧検出回路による第1または第2の電圧範囲の検出に応じて,前記第1バックゲート電圧の出力端子を前記最小電圧より前記第1ゲート耐圧だけ高い電圧に接続または前記入力端子に接続する第1スイッチと,前記第1ゲート電圧の出力端子に前記第1バックゲート電圧の出力端子より前記第1ゲート耐圧だけ低い電圧を供給する第1電圧シフト回路と,前記入力電圧検出回路により第3または第4の電圧範囲の検出に応じて,前記第2バックゲート電圧の出力端子を前記最大電圧より前記第2ゲート耐圧だけ低い電圧に接続または前記入力端子に接続する第2スイッチと,前記第2ゲート電圧の出力端子に前記第2バックゲート電圧の出力端子より前記第2ゲート耐圧だけ高い電圧を供給する第2電圧シフト回路とを有する半導体装置。請求項4において,前記可変電圧回路は,さらに,前記導通または非導通に制御する制御信号に応答して,前記第1ゲート電圧の出力端子に,前記第1バックゲート電圧の出力端子より前記第1ゲート耐圧だけ低い電圧または前記第1バックゲート電圧をそれぞれ接続する第3スイッチと,前記導通または非導通に制御する制御信号に応答して,前記第2ゲート電圧の出力端子に,前記前記第2バックゲート電圧の出力端子より前記第2ゲート耐圧だけ高い電圧または前記第2バックゲート電圧をそれぞれ接続する第4スイッチとを有する半導体装置。入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記制御方法は,前記入力電圧に応じて,前記Pチャネルトランジスタに対して,前記第1バックゲート電圧を前記入力電圧以上に制御し,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低く制御し,前記入力電圧に応じて,前記Nチャネルトランジスタに対して,前記第2バックゲート電圧を前記入力電圧以下に制御し,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高く制御するアナログスイッチの制御方法。入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記制御方法は,前記Pチャネルトランジスタに対して,前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第1ゲート耐圧だけ高い第1電圧以下の第1の電圧範囲の場合に,前記第1ゲート電圧を前記最小電圧にし,前記第1バックゲート電圧を前記最小電圧より前記第1ゲート耐圧だけ高くし,前記入力電圧が前記第1電圧以上で且つ前記最大電圧以下の第2の電圧範囲の場合に,前記第1バックゲート電圧を前記入力電圧と同じにし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記Nチャネルトランジスタに対して,前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第2ゲート耐圧だけ低い第2電圧以上の第3の電圧範囲の場合に,前記第2ゲート電圧を前記最大電圧にし,前記第2バックゲート電圧を前記最大電圧より前記第2ゲート耐圧だけ低くし,前記入力電圧が前記第2電圧以下で且つ前記最小電圧以上の第4の電圧範囲の場合に,前記第2バックゲート電圧を前記入力電圧と同じにし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くするアナログスイッチの制御方法。しかしながら,MOSトランジスタは,ゲート電極と基板との間に設けられたゲート絶縁膜の耐圧以下ゲート耐圧が比較的低い。それに対して,CMOSアナログスイッチの入出力端子に印加される電圧の範囲0V~VDDが大きくなると,ゲート電圧Vgとバックゲート電圧Vbgとの間の電圧差がゲート耐圧を超える場合がある。その場合,MOSトランジスタが破壊されてしまう。そのため,バックゲート電圧Vbgを所定の電圧に制御してゲート電圧Vgとバックゲート電圧Vbgとの間の電圧差がゲート耐圧を超えないようにすることが必要になる。しかし,バックゲート電圧をグランド電圧VSS,電源電圧VDD以外の電圧にすると,CMOSアナログスイッチの入出力端子に対して基板領域が順バイアスになり,リーク電流が発生し,入力端子の電圧が出力端子に伝達されなくなる。そこで,本発明の目的は,広い電圧範囲の入力電圧に対しても適切に導通状態を形成することができるCMOSアナログスイッチを有する半導体装置及びアナログスイッチの制御方法を提供することにある。半導体装置の第1の側面は,入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチと,前記入力端子に印加される入力電圧に応じて,前記Pチャネルトランジスタの第1ゲート電圧及び第1バックゲート電圧と,前記Nチャネルトランジスタの第2ゲート電圧及び第2バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と,前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し,前記可変電圧回路は,前記導通に制御する制御信号に応答して,前記可変生成される第1ゲート電圧と第2ゲート電圧とを前記PチャネルトランジスタとNチャネルトランジスタのゲートにそれぞれ出力する。第1の側面によれば,広い電圧範囲の入力電圧に対しても適切に導通状態を形成する半導体装置が提供される。図1は,試験用チップの構成図である。LSIテストシステム1がインターフェースとして動作する試験用チップ2に接続され,試験用チップ2の入出力端子E1~Enには,被試験装置DUT1~DUTnの外部端子が接続されている。試験用チップ2は,試験の制御を行う制御回路4を有し,制御回路4は入出力端子E1~Enに出力信号を駆動するドライバ8と,入力信号を入力してH,Lレベルを検出するコンパレータ9とを介して入出力端子E1~Enに接続される。また,試験用チップ2は,DC電圧測定部6を有し,ピンマトリクス10内のアナログスイッチASWを介して入力端子E1~Enに任意の組み合わせで接続される。アナログスイッチASWには,図示しない制御信号が制御回路4から供給され,任意の組み合わせのアナログスイッチASWが導通状態にされる。それにより,任意の組み合わせの入力端子がDC電圧測定部6に接続される。LSIテストシステム1は,試験用チップ2を介して,被試験装置DUT1~DUTnに所定の信号を出力し,それに応答して出力される信号を入力する。また,LSIテストシステム1は,試験用チップ2内のDC電圧測定部6により,被試験装置が出力する出力信号のDC電圧を測定する。このDC電圧測定部6は,図1に示されるとおり試験用チップ2内に設けられてもよいし,試験用チップ2とは別のチップ内に設けられても良い。アナログスイッチASWは,後述するとおり,入出力端子IN,OUT間にPチャネルトランジスタ以下PMOSトランジスタとNチャネルトランジスタ以下NMOSトランジスタのソースドレイン端子をそれぞれ接続し,図示しない逆相の制御信号をそれぞれのトランジスタのゲートに入力し,導通状態と非導通状態とに制御される。一般的には,PMOSトランジスタのバックゲートには入力信号の最大電圧である電源電圧が印加され,NMOSトランジスタのバックゲートには入力信号の最小電圧であるグランド電圧が印加される。そして,制御信号により,PMOSトランジスタのゲートにグランド電圧が印加され,NMOSトランジスタのゲートに電源電圧が印加されると,アナログスイッチASWは導通状態にされる。また,制御信号により,PMOSトランジスタのゲートに電源電圧が印加され,NMOSトランジスタのゲートにグランド電圧が印加されると,アナログスイッチASWは非導通状態にされる。近年のMOSトランジスタは,ソースドレイン間の耐圧が電源電圧以上あるものが開発されている。そのようなMOSトランジスタをアナログスイッチASWのCMOSトランジスタに採用することで,アナログスイッチは,試験用チップ2内の電源電圧以上のDC電圧を持つ入力信号をスイッチングすることができる。図1の例では,被試験装置DUTの出力信号のDC電圧が試験用チップ2内の電源電圧以上であっても,アナログスイッチASWがオン,オフ動作可能である。ところが,MOSトランジスタのゲート絶縁膜の耐圧であるゲート耐圧は,トランジスタの微細化によって低くなる傾向にある。しかし,ゲート電圧とバックゲート電圧との電圧差をゲート耐圧以下にする必要がある。したがって,従来のアナログスイッチのようなPMOSトランジスタとNMOSトランジスタのゲート電圧とバックゲート電圧がグランドと電源電圧では,電源電圧より高い電圧を有する入力信号をスイッチングすることはできない。その詳細について以下にて説明する。図2は,CMOSアナログスイッチの回路図である。また,図3,図4,図5,図6は,CMOSアナログスイッチのゲート電圧とバックゲート電圧の様々な例を示す図である。前提として,NMOS,PMOSトランジスタのゲート耐圧Vrが共に33V,入力電圧Vinが最小電圧Vminがグランド電位0V,最大電圧Vmaxが5Vとする。また,それぞれの閾値電圧をVthVthとする。Vr=3.3VVmin=0VVmax=5V図2のCMOSアナログスイッチASWは,入力端子INと出力端子OUTとの間に,PMOSトランジスタpchと,NMOSトランジスタnchとが並列に接続されている。両トランジスタのゲートには逆相の制御信号が印加される。一般的な方法では,アナログスイッチを導通するためには,図2に示されるとおり,PMOSトランジスタpchのゲートGに入力電圧Vinの最小電圧Vmin0Vが,そのバックゲートBGに入力電圧Vinの最大電圧Vmax5Vが,NMOSトランジスタnchのゲートGに最大電圧Vmax5Vが,そのバックゲートBGに最小電圧Vmin0Vがそれぞれ印加される。この状態では,入力電圧Vinが0V~5VのいずれであってもPMOSトランジスタpchとNMOSトランジスタnchの少なくとも一方は導通状態になる。具体的には,アナログスイッチが導通状態では入力端子INと出力端子OUTの電圧は共に入力電圧Vinになので,入力電圧VinがVth~5VでPMOSトランジスタが導通し,入力電圧Vinが0V~5V-VthでNMOSトランジスタが導通する。しかし,前提条件としてPMOS,NMOSトランジスタのゲート耐圧Vrが33Vであるので,上記のように,ゲートGとバックゲートBGとの間が5Vでは,ゲート耐圧Vr以上でありトランジスタがゲート破壊を起こす。図3には,CMOSアナログスイッチと,入力電圧Vinに対するオン抵抗Ronの関係図とが示されている。図3に示されるように,PMOSトランジスタのバックゲートBGをゲート耐圧Vrの33Vに,NMOSトランジスタのゲートGをゲート耐圧Vrの33Vにしたとする。その場合,図3の入力電圧オン抵抗のグラフ図に示されるとおり,入力電圧VinがVth~33VではPMOSトランジスタpchは導通するが,入力電圧VinがVthに近づくほどオン抵抗Ronは高くなる。一方,入力電圧Vinが0V~ではNMOSトランジスタnchは導通するが,33VVthに近づくほどオン抵抗Ronは高くなる。そのため,両トランジスタの合成オン抵抗Ronは,破線で示されるとおり,入力電圧Vinが0V~33Vの範囲では低くなっている。しかし,入力電圧Vinが33Vを超えると,PMOSトランジスタのP型ドレイン,ソース領域とN型のバックゲート領域とのPN接合が順バイアス状態になり,ドレイン,ソース領域からバックゲート領域に順方向リーク電流が流れる。その結果,アナログスイッチは入力電圧Vinの33V~5Vの電圧を出力端子に伝達することができない。図4は,PMOSトランジスタpchではゲート電圧を17Vにバックゲート電圧を5Vにし,NMOSトランジスタnchではゲート電圧を33Vにバックゲート電圧を0Vにした例である。この場合は,両トランジスタのゲートとバックゲート間電圧は共にゲート耐圧Vr33Vに保たれるのでゲート破壊は生じない。この例では,PMOSトランジスタpchは,入力電圧Vinが17VVth~5Vで導通し,NMOSトランジスタnchは,入力電圧Vinが0V~で導通する。しかし,中間電位25V近辺では両トランジスタのオン抵抗Ronが大きくなり,合成オン抵抗も高くなり,双方向性のアナログスイッチとしては好ましくない。図5は,図4と逆に,PMOSトランジスタpchではゲート電圧を0Vにバックゲート電圧を33Vにし,NMOSトランジスタnchではゲート電圧を5Vにバックゲート電圧を17Vにした例である。この例では,PMOSトランジスタpchは,入力電圧VinがVth~5Vで導通し,NMOSトランジスタnchは,入力電圧Vinが0V~で導通する。しかし,図3と同様に,入力電圧Vinが33V~5Vで,PMOSトランジスタのP型ドレイン,ソース領域とN型のバックゲート領域とのPN接合が順バイアス状態になり,ドレイン,ソース領域からバックゲート領域に順方向電流が流れる。一方,入力電圧Vinが0V~17Vで,NMOSトランジスタのN型ドレイン,ソース領域とP型のバックゲート領域とのPN接合が順バイアスになり,バックゲート領域からドレイン,ソース領域に順方向リーク電流が流れる。図6は,図3と逆に,PMOSトランジスタpchではゲート電圧を17Vにバックゲート電圧を5Vにし,NMOSトランジスタnchではゲート電圧を5Vにバックゲート電圧を17Vにした例である。この例では,PMOSトランジスタpchは,入力電圧Vinが17VVth~5Vで導通し,NMOSトランジスタnchは,入力電圧Vinが0V~で導通する。しかし,図4と同様に,入力電圧Vinが0V~17Vで,NMOSトランジスタのN型ドレイン,ソース領域とP型のバックゲート領域とのPN接合が順バイアスになり,バックゲート領域からドレイン,ソース領域に順方向リーク電流が流れる。図7は,本実施の形態におけるCMOSアナログスイッチ装置の回路図である。このCMOSアナログスイッチ装置は,入力端子INと出力端子OUTとの間にPチャネルトランジスタpchとNチャネルトランジスタnchとを並列に接続したアナログスイッチASWと,入力端子に印加される入力電圧に応じて,PチャネルトランジスタのゲートGpの電圧及びバックゲートBGpの電圧と,NチャネルトランジスタnchのゲートGnの電圧及びバックゲートBGnの電圧のそれぞれの電位を可変生成する可変電圧回路20と,アナログスイッチASWを導通または非導通に制御する制御信号φsを可変電圧回路20に供給する制御回路4とを有する。そして,PMOSトランジスタでは,入力電圧Vinの0V~5Vの範囲の電位に応じて,ゲートGpの電圧を0~17Vで可変制御し,バックゲートBGpの電圧を33~5Vで可変制御し,且つ,ゲート電圧とバックゲート電圧との差をゲート耐圧Vrに維持する。一方,NMOSトランジスタでは,入力電圧Vinの0V~5Vの範囲の電位に応じて,ゲートGnの電圧を33~5Vで可変制御し,バックゲートBGnの電圧を0~17Vで可変制御し,且つ,ゲート電圧とバックゲート電圧との差をゲート耐圧Vrに維持する。このようにすることで,入力端子INに印加される入力電圧Vinが0~5Vの電位であっても,CMOSアナログスイッチASWは,ゲート破壊を生じることなく,且つソース,ドレイン領域のリーク電流を生じることなく,正常に導通状態になることができる。図8は,本実施の形態におけるCMOSアナログスイッチ装置の入力電圧に対応したゲート電圧とバックゲート電圧を示す図である。また,図9は,本実施の形態におけるCMOSアナログスイッチ装置を導通するための,入力電圧に対応したゲート電圧とバックゲート電圧を示すグラフ図である。図8には,入力電圧Vinが0~17533Vの範囲M1と,17~33Vの範囲M2と,33~5Vの範囲M3それぞれについて,PMOS,NMOSトランジスタのゲート電圧とバックゲート電圧とが示されている。図9には,横軸の入力電圧Vinに対応して,縦軸のPMOS,NMOSトランジスタのゲート電圧Vg,Vgと,バックゲート電圧Vbg,Vbgとが示されている。破線がPMOSトランジスタのゲート電圧Vg,バックゲート電圧Vbgであり,実線がNMOSトランジスタのゲート電圧Vg,バックゲート電圧Vbgである。図9の横軸の0~17V,17~33V,33~5Vが,図8のM1,M2,M3に対応する。図9の破線で示されるPMOSトランジスタの場合は,入力電圧Vinが0~33の場合図8の範囲M1,M2は,バックゲート電圧VbgをPMOSトランジスタのゲート耐圧Vr33Vにし,ゲート電圧Vgをバックゲート電圧Vbgよりゲート耐圧Vr33Vだけ低い0Vにする。これにより,バックゲート電圧Vbg33Vは,入力電圧Vin0~33V以上に保たれドレイン,ソース領域からバックゲート領域への順方向のリーク電流は発生せず,ゲートバックゲート間がゲート耐圧Vr以下に保たれてゲート破壊も起きずに,導通状態にすることができる。そして,入力電圧Vinが33~5Vの場合図8の範囲M3は,バックゲート電圧Vbgを入力電圧Vin33~5Vと同じにし,ゲート電圧Vgをバックゲート電圧Vbgよりゲート耐圧Vr33Vだけ低くする。つまり,バックゲート電圧とゲート電圧とが入力電圧Vinに応じて上昇するように可変制御される。これにより,バックゲート電圧Vbgは入力電圧Vin以上であるので,リーク電流は発生せず,ゲート破壊も生じないで,導通状態を保つことができる。PMOSトランジスタの閾値電圧Vthは1V未満であるので,ゲート電圧Vgの0~17Vは入力電圧Vinの33~5Vよりその閾値電圧Vth以上低く,PMOSトランジスタは導通状態を保つことができる。一方,図9の実線で示されるNMOSトランジスタの場合は,入力電圧Vinが5~17の場合図8の範囲M3,M2は,バックゲート電圧Vbgを5VよりNMOSトランジスタのゲート耐圧Vr33Vだけ低い電位17Vにし,ゲート電圧Vgをバックゲート電圧Vbgよりゲート耐圧Vr33Vだけ高い5Vにする。これにより,バックゲート電圧Vbg17Vは,入力電圧Vin5~17V以下に保たれて,ドレイン,ソース領域にバックゲート領域からの順方向のリーク電流は発生せず,ゲートバックゲート間がゲート耐圧Vr以下に保たれてゲート破壊も起きずに,導通状態にすることができる。そして,入力電圧Vinが17~0Vの場合図8の範囲M1は,バックゲート電圧Vbgを入力電圧Vin17~0Vと同じにし,ゲート電圧Vgをバックゲート電圧Vbgよりゲート耐圧Vr33Vだけ高くする。つまり,バックゲート電圧とゲート電圧とが入力電圧Vinに応じて下降するように可変制御される。これにより,バックゲート電圧Vbgは入力電圧Vin以下であるので,リーク電流は発生せず,ゲート破壊も生じないで,導通状態を保つことができる。NMOSトランジスタの閾値電圧Vthは1V未満であるので,ゲート電圧Vgの5~33Vは入力電圧Vinの17~0Vよりその閾値電圧Vth以上高く,NMOSトランジスタは導通状態を保つことができる。図9では,PMOSとNMOSトランジスタの耐圧VrVrが共に33Vを前提にしているので,入力電圧Vinが5Vの場合のPMOSのゲート電圧VgとNMOSのバックゲートVbgとが17Vと一致し,入力電圧Vinが0Vの場合のゲート電圧Vgとバックゲート電圧Vbgとが33Vと一致している。両トランジスタの耐圧が異なる場合は,一致しないことがある。図10は,上記の3つの入力電圧範囲M1,M2,M3でのPMOS,NMOSトランジスタのオン抵抗を示す図である。PMOSトランジスタの場合,入力電圧Vinが範囲M10~17Vと範囲M217~33Vでは,ゲート電圧Vg0V,バックゲート電圧Vbg33Vと固定され,範囲M333~5Vでは,入力電圧Vinに応じて,バックゲート電圧をVbgVin33~5Vと可変制御し,ゲート電圧をVgVinVr0~17Vと可変制御する。この可変制御によりドレイン,ソース領域でのリーク電流が防止される。一方,NMOSトランジスタの場合,入力電圧Vinが範囲M333~5Vと範囲M217~33Vでは,ゲート電圧Vg5V,バックゲート電圧Vbg17Vと固定され,範囲M10~17Vでは,入力電圧Vinに応じて,バックゲート電圧がVbgVin0~17Vと可変制御し,ゲート電圧をVgVinVr33~5Vと可変制御する。この可変制御によりドレイン,ソース領域でのリーク電流が防止される。しかも,いずれの入力電圧の範囲でも,PMOSとNMOSトランジスタの合成オン抵抗Ronを小さくすることができる。上記の例では,入力電圧Vinの最大電圧Vmax5Vに対して,ゲート耐圧VrVr33Vが最大電圧の50を超えている。それに対して,入力電圧Vinが最小電圧Vmin0V~最大電圧Vmaxのいずれかであり,最大電圧Vmaxに対してゲート耐圧VrVrが50未満の例について,一般化したCMOSアナログスイッチ装置を説明する。図11は,本実施の形態における一般化したCMOSアナログスイッチ装置の入力電圧範囲M1,M2,M3におけるゲート電圧とバックゲート電圧を示した図である。図12は,PMOSトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。図13は,NMOSトランジスタの入力電圧Vinに対するゲート電圧とバックゲート電圧を示した図である。まず,図12のPMOSトランジスタについて説明する。入力電圧Vinが0~Vrでは,ゲート電圧VgVmin0V,バックゲート電圧VbgVminVrVrと固定電位にされる。これにより,入力電圧Vinがゲート電圧Vg0Vより閾値電圧Vthだけ高くなると導通し,しかも,バックゲート電圧は入力電圧以上であるのでリーク電流はなく,ゲート破壊もない。さらに,入力電圧VinがVr~Vmaxでは,バックゲート電圧はVbgVinにし,ゲート電圧Vgはバックゲート電圧よりVrだけ低い電圧VgVinVrと,入力電圧Vinに応じて変動する電圧に制御される。これにより,ゲート電圧Vgは入力電圧Vinより閾値電圧Vth以上低いのでPMOSトランジスタは導通し,しかも,バックゲート電圧は入力電圧以上であるのでリーク電流はなく,ゲート破壊もない。次に,図13のNMOSトランジスタについて説明する。入力電圧VinがVmax~VmaxVrでは,ゲート電圧VgVmax,バックゲート電圧VbgVmaxVrと固定電位にされる。これにより,入力電圧Vinがゲート電圧VgVmaxより閾値電圧Vthだけ低くなると導通し,しかも,バックゲート電圧は入力電圧以下であるのでリーク電流はなく,ゲート破壊もない。さらに,入力電圧VinがVmaxVr~Vminでは,バックゲート電圧をVbgVinに,ゲート電圧Vgはバックゲート電圧よりVrだけ高い電圧VgVinVrにと,入力電圧Vinに応じて変動する電圧に制御される。これにより,ゲート電圧Vgは入力電圧Vinより閾値電圧Vth以上高いのでNMOSトランジスタは導通し,しかも,バックゲート電圧は入力電圧以下であるのでリーク電流はなく,ゲート破壊もない。図14は,図12,図13のPMOSトランジスタとNMOSトランジスタのゲート電圧とバックゲート電圧とを重ねて示した図である。図14では,PMOSとNMOSトランジスタのゲート耐圧Vr,Vrが等しいVrであることを前提にして,図12,図13のPMOSトランジスタとNMOSトランジスタのゲート電圧とバックゲート電圧とを重ねて示している。図15は,一般化したCMOSアナログスイッチ装置の場合の3つの入力電圧の範囲M1,M2,M3でのPMOS,NMOSトランジスタのオン抵抗を示す図である。図15の例では,VrVr<Vmax2であるので,3つの入力電圧の範囲M1,M2,M3は,図11に記載されるとおりであり,図10での3つの入力電圧の範囲M1,M2,M3とは異なっている。入力電圧が範囲M1の場合0~Vrでは,PMOSトランジスタのゲート電圧とバックゲート電圧とは固定されているが,NMOSトランジスタのバックゲート電圧は入力電圧Vinと等しく,ゲート電圧はそれよりゲート耐圧Vrだけ高くVinVr,入力電圧Vinに応じて変動する電位にされる。これにより,NMOSトランジスタのリーク電流が回避される。入力電圧が範囲M2の場合Vr~では,PMOS,NMOSトランジスタのバックゲート電圧は入力電圧Vinに等しく,ゲート電圧はそれぞれVinVr,VinVrにされる。つまり,入力電圧Vinに応じて変動する電位である。これにより,PMOS,NMOSトランジスタのいずれもリーク電流が回避される。入力電圧が範囲M3の場合~Vmaxでは,PMOSトランジスタのバックゲート電圧は入力電圧Vinに等しく,ゲート電圧はVinVrに制御される。これにより,PMOSトランジスタのリーク電流は回避される。そして,NMOSトランジスタでは,ゲート電圧はVmaxに,バックゲート電圧はVmaxVrに固定される。図16,図17は,一般化したCMOSアナログスイッチ装置のPMOS,NMOSトランジスタのゲート電圧とバックゲート電圧の変型例を示す図である。図12,図13と対比して以下説明する。図16のPMOSトランジスタの例では,入力電圧Vinが0V近傍の場合は,ゲート電圧Vgを0Vにし,バックゲート電圧VbgはVrにする。ただし,入力電圧Vinが0V近傍より高く最大入力電圧Vmaxまでの間では,バックゲート電圧Vbgを入力電圧Vinより高くして,ドレイン,ソース領域とバックゲート領域との間のPN接合が順バイアスにしないようにし,且つ,ゲート電圧Vgが入力電圧Vinより閾値電圧Vthだけ低くなるようにして,ゲート電圧Vgとバックゲート電圧Vbg間の電圧をゲート耐圧Vr以下になるようにする。つまり,バックゲート電圧もゲート電圧も入力電圧Vinに応じて可変制御する。図17のNMOSトランジスタの例では,図16と逆に,入力電圧Vinが最大電圧Vmax近傍の場合は,ゲート電圧VgをVmaxにし,バックゲート電圧VbgはVmaxVrにする。ただし,入力電圧VinがVmax近傍より低く最小入力電圧Vmin0Vまでの間では,バックゲート電圧Vbgを入力電圧Vinより低くして,ドレイン,ソース領域とバックゲート領域との間のPN接合が順バイアスにしないようにし,且つ,ゲート電圧Vgが入力電圧Vinより閾値電圧Vthだけ高くなるようにして,ゲート電圧Vgとバックゲート電圧Vbg間の電圧をゲート耐圧Vr以下にする。この場合も,PMOSと同様に,バックゲート電圧もゲート電圧も入力電圧Vinに応じて可変制御する。図18は,可変電圧回路の回路図である。この可変電圧回路20は,図8,9に示した入力電圧Vin0~5V,PMOS,NMOSトランジスタのゲート耐圧が共にVr33Vの例である。可変電圧回路20は,図1でも示したとおり半導体チップ内に設けられ,その電源電圧は例えば33Vである。図18の可変電圧回路20は,入力電圧Vinの電圧範囲を検出する入力電圧検出回路を構成する2つのコンパレータCMP10CMP20と,コンパレータCMP10の出力に応じてオン,オフ制御される1対の第1スイッチS10S11と,コンパレータCMP20の出力に応じてオン,オフ制御される1対の第2スイッチS20S21とを有する。コンパレータCMP10は,入力電圧Vinを抵抗2RRRで分圧した電圧を負極入力端子に入力し,電圧5V=Vmax、電圧17V=VmaxVrを同様の抵抗で分圧した電圧を正極入力端子に入力し,両者を比較し,Vin<33Vであれば出力をLレベルにし,Vin>33Vであれば出力をHレベルにする。つまり,Vin<33VであればスイッチS10が導通しS11が非導通となり,PMOSトランジスタpchのバックゲート電圧Vbgには33Vが印加され,一方,Vin>33VであればスイッチS10が非導通となりS11が導通し,PMOSトランジスタpchのバックゲート電圧Vbgには入力電圧Vinが印加される。コンパレータCMP20は,入力電圧Vinを抵抗2RRRで降圧した電圧を負極入力端子に入力し,電圧17V=VmaxVrを同様の抵抗で降圧した電圧を正極入力端子に入力し,両者を比較し,Vin>17Vであれば出力をHレベルにし,Vin<17Vであれば出力をLレベルにする。つまり,Vin>17VであればスイッチS20が導通しS21が非導通となり,NMOSトランジスタnchのバックゲート電圧Vbgには17Vが印加され,一方,Vin<17VであればスイッチS20が非導通となりS21が導通し,NMOSトランジスタnchのバックゲート電圧Vbgには入力電圧Vinが印加される。可変電圧回路20は,PMOSトランジスタ用の電圧シフト回路SHF1と,PMOSトランジスタpchを導通または非導通に制御する第3スイッチS30とを有し,一方,NMOSトランジスタ用の電圧シフト回路SHF2と,NMOSトランジスタnchを導通または非導通に制御する第4スイッチS40とを有する。電圧シフト回路SHF1は,キャパシタC1と,充電用スイッチS50,S51と,電圧シフト用スイッチS52,S53とを有し,制御信号φs11によりオンに充電用スイッチS50,S51がされるとキャパシタC1が33Vに充電され,充電用スイッチS50,S51が制御信号φS11によりオフにされ,電圧シフト用スイッチS52,S53がオンになると,入力inより33V低い電圧が出力outに生成される。第3スイッチS30が,制御信号φs21に応答して端子B側に接続すると,PMOSトランジスタのゲート電圧がバックゲート電圧より33V低くなりPMOSトランジスタは導通し,端子A側に接続すると,ゲート電圧がバックゲート電圧と同じになり非導通になる。電圧シフト回路SHF2は,キャパシタC2と,充電用スイッチS60,S61と,電圧シフト用スイッチS62,S63とを有し,制御信号φs12により充電用スイッチS60,S61がオンにされるとキャパシタC2が33Vに充電され,制御信号φS12により充電用スイッチS60,S61がオフにされ,電圧シフト用スイッチS62,S63がオンになると,入力inより33V高い電圧が出力outに生成される。第4スイッチS40が,制御信号φs22に応答して端子B側に接続すると,NMOSトランジスタのゲート電圧がバックゲート電圧より33V高くなりNMOSトランジスタnchは導通し,端子A側に接続すると,ゲート電圧がバックゲート電圧と同じになり非導通になる。図19は,図18の可変電圧回路の動作を示すフローチャート図である。図18で示されるとおり,可変電圧回路20は,制御回路4からの制御信号φs11~φs22により制御される。まず,ゲートとバックゲート間の電圧を生成するキャパシタC1C2の充電が制御信号φs11φs12により行われるS10。具体的には,電圧シフト回路SFH1では充電用スイッチS50,S51がオンになりキャパシタC1がゲート耐圧33Vに充電され,電圧シフト回路SFH2では充電用スイッチS60,S61がオンになりキャパシタC2もゲート耐圧33Vに充電される。そして,入力電圧Vinの電圧範囲を検出する入力電圧検出回路を構成する2つのコンパレータCMP10CMP20が,それぞれ,入力電圧Vinがゲート耐圧33Vより高いか低いかと,最大入力電圧Vmax5Vよりゲート耐圧33Vだけ低い電圧17Vより高いか低いかとを検出しているS20。すなわち,2つのコンパレータCMP10CMP20の出力信号の組み合わせにより,入力電圧Vinが範囲M10≦Vin<17V,M217V≦Vin<33V,M333V≦Vin≦Vmaxを検出するS21S22S23。この検出により,1対の第1スイッチS10S11がPMOSトランジスタのバックゲート電圧Vbgに33Vまたは入力Vinのいずれかを選択して出力し,1対の第2スイッチS20S21がNMOSトランジスタのバックゲート電圧Vbgに17Vまたは入力Vinのいずれかを選択して出力する。図20は,入力電圧Vinが範囲M1の場合の可変電圧回路の状態を示す図である。入力電圧が0≦Vin<17Vであるので,スイッチS10がオン,S11がオフとなり,バックゲート電圧Vbgは33Vになり,スイッチS20がオフ,S21がオンとなり,バックゲート電圧Vbgは入力電圧Vinになる。図21は,入力電圧Vinが範囲M2の場合の可変電圧回路の状態を示す図である。入力電圧が17V≦Vin<33Vであるので,スイッチS10がオン,S11がオフとなり,バックゲート電圧Vbgは33Vになり,スイッチS20がオン,S21がオフとなり,バックゲート電圧Vbgは17Vになる。図22は,入力電圧Vinが範囲M3の場合の可変電圧回路の状態を示す図である。入力電圧が33V≦Vin≦Vmaxであるので,スイッチS10がオフ,S11がオンとなり,バックゲート電圧Vbgは入力電圧Vinになり,スイッチS20がオン,S21がオフとなり,バックゲート電圧Vbgは17Vになる。そして,制御信号φs11,φs12により,電圧シフト回路SHF1内の充電用スイッチS50,S51をオフにし,電圧シフト用スイッチS52,S53をオンにし,電圧シフト回路SHF2内の充電用スイッチS60,S61をオフにし,電圧シフト用スイッチS62,S63をオンにするS30。これにより,電圧シフト回路SHF1の出力outはバックゲート電圧Vbgよりゲート耐圧33Vだけ低い電位になり,電圧シフト回路SHF2の出力outはバックゲート電圧Vbgよりゲート耐圧33Vだけ高い電位になる。最後に,制御回路からのアナログスイッチを導通または非導通に制御する制御信号φs21,φs22に応じて,第3スイッチS30が端子AまたはBに接続され,第4スイッチS40が端子AまたはBに接続される。両スイッチS30S40が端子B側に接続されれば,PMOSトランジスタpchのゲート電圧はVbg33Vに,NMOSトランジスタnchのゲート電圧はVbg33Vになり,両トランジスタは導通状態になる。一方,両スイッチS30S40が端子A側に接続されれば,PMOS,NOSトランジスタのゲート電圧はそれぞれのバックゲート電圧Vbg,Vbgになり,両トランジスタは非導通状態になる。上記の工程S10とS30は,CMOSアナログスイッチのスイッチングサイクル毎に行う必要はない。少なくとも,1回のスイッチングサイクルでは,工程S20とS40とが行われる。以上の通り,本実施の形態のCMOSアナログスイッチ装置によれば,ゲート耐圧以上の電圧範囲の入力信号に対して適切な導通状態になることができる。したがって,電源電圧が低くゲート耐圧が低いLSIチップ内に設けられたCMOSアナログスイッチが,電源電圧を超える高い入力電圧に対して,適切にスイッチングすることができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチと,前記入力端子に印加される入力電圧に応じて,前記Pチャネルトランジスタの第1ゲート電圧及び第1バックゲート電圧と,前記Nチャネルトランジスタの第2ゲート電圧及び第2バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と,前記アナログスイッチを導通または非導通に制御する制御信号を前記可変電圧回路に供給する制御回路とを有し,前記可変電圧回路は,前記導通に制御する制御信号に応答して,前記可変生成される第1ゲート電圧と第2ゲート電圧とを前記PチャネルトランジスタとNチャネルトランジスタのゲートにそれぞれ出力する半導体装置。付記2付記1において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記可変電圧回路は,前記Pチャネルトランジスタに対して,前記第1バックゲート電圧を前記入力電圧以上にし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記可変電圧回路は,前記Nチャネルトランジスタに対して,前記第2バックゲート電圧を前記入力電圧以下にし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くする半導体装置。付記3付記1または2において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記可変電圧回路は,前記Pチャネルトランジスタに対して,前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第1ゲート耐圧だけ高い第1電圧以下の第1の電圧範囲の場合に,前記第1ゲート電圧を前記最小電圧にし,前記第1バックゲート電圧を前記最小電圧より前記第1ゲート耐圧だけ高くし,前記入力電圧が前記第1電圧以上で且つ前記最大電圧以下の第2の電圧範囲の場合に,前記第1バックゲート電圧を前記入力電圧と同じにし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記可変電圧回路は,前記Nチャネルトランジスタに対して,前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第2ゲート耐圧だけ低い第2電圧以上の第3の電圧範囲の場合に,前記第2ゲート電圧を前記最大電圧にし,前記第2バックゲート電圧を前記最大電圧より前記第2ゲート耐圧だけ低くし,前記入力電圧が前記第2電圧以下で且つ前記最小電圧以上の第4の電圧範囲の場合に,前記第2バックゲート電圧を前記入力電圧と同じにし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くする半導体装置。付記4付記3において,前記可変電圧回路は,前記入力電圧が第1乃至第4の電圧範囲か否かを検出する入力電圧検出回路と,前記入力電圧検出回路による第1または第2の電圧範囲の検出に応じて,前記第1バックゲート電圧の出力端子を前記最小電圧より前記第1ゲート耐圧だけ高い電圧に接続または前記入力端子に接続する第1スイッチと,前記第1ゲート電圧の出力端子に前記第1バックゲート電圧の出力端子より前記第1ゲート耐圧だけ低い電圧を供給する第1電圧シフト回路と,前記入力電圧検出回路により第3または第4の電圧範囲の検出に応じて,前記第2バックゲート電圧の出力端子を前記最大電圧より前記第2ゲート耐圧だけ低い電圧に接続または前記入力端子に接続する第2スイッチと,前記第2ゲート電圧の出力端子に前記第2バックゲート電圧の出力端子より前記第2ゲート耐圧だけ高い電圧を供給する第2電圧シフト回路とを有する半導体装置。付記5付記4において,前記可変電圧回路は,さらに,前記導通または非導通に制御する制御信号に応答して,前記第1ゲート電圧の出力端子に,前記第1バックゲート電圧の出力端子より前記第1ゲート耐圧だけ低い電圧または前記第1バックゲート電圧をそれぞれ接続する第3スイッチと,前記導通または非導通に制御する制御信号に応答して,前記第2ゲート電圧の出力端子に,前記前記第2バックゲート電圧の出力端子より前記第2ゲート耐圧だけ高い電圧または前記第2バックゲート電圧をそれぞれ接続する第4スイッチとを有する半導体装置。付記6付記1乃至5のいずれかに記載の半導体装置と,被試験装置の外部端子に接続された入力端子と,前記入力端子に前記半導体装置を介して接続され,前記アナログスイッチが導通したときに,前記被試験装置の外部端子の電圧を測定する電圧測定部とを有する試験用半導体装置。付記7入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記制御方法は,前記入力電圧に応じて,前記Pチャネルトランジスタに対して,前記第1バックゲート電圧を前記入力電圧以上に制御し,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低く制御し,前記入力電圧に応じて,前記Nチャネルトランジスタに対して,前記第2バックゲート電圧を前記入力電圧以下に制御し,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高く制御するアナログスイッチの制御方法。付記8入力端子と出力端子との間にPチャネルトランジスタとNチャネルトランジスタとを並列に接続したアナログスイッチの制御方法において,前記Pチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第1ゲート耐圧を有し,前記Nチャネルトランジスタはゲート絶縁膜が破壊されない最大許容電圧である第2ゲート耐圧を有し,前記入力電圧は最小電圧から最大電圧までの間の電位を有し,前記制御方法は,前記Pチャネルトランジスタに対して,前記入力電圧が前記最小電圧以上で且つ前記最小電圧より前記第1ゲート耐圧だけ高い第1電圧以下の第1の電圧範囲の場合に,前記第1ゲート電圧を前記最小電圧にし,前記第1バックゲート電圧を前記最小電圧より前記第1ゲート耐圧だけ高くし,前記入力電圧が前記第1電圧以上で且つ前記最大電圧以下の第2の電圧範囲の場合に,前記第1バックゲート電圧を前記入力電圧と同じにし,前記第1ゲート電圧を前記第1バックゲート電圧より前記第1ゲート耐圧だけ低くし,前記Nチャネルトランジスタに対して,前記入力電圧が前記最大電圧以下で且つ前記最大電圧より前記第2ゲート耐圧だけ低い第2電圧以上の第3の電圧範囲の場合に,前記第2ゲート電圧を前記最大電圧にし,前記第2バックゲート電圧を前記最大電圧より前記第2ゲート耐圧だけ低くし,前記入力電圧が前記第2電圧以下で且つ前記最小電圧以上の第4の電圧範囲の場合に,前記第2バックゲート電圧を前記入力電圧と同じにし,前記第2ゲート電圧を前記第2バックゲート電圧より前記第2ゲート耐圧だけ高くするアナログスイッチの制御方法。"