"入力信号に同期した再生クロックを出力する第1のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が無信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするCDR回路。入力信号に同期した再生クロックを出力する第1のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が所望のデータレート以外の信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするCDR回路。請求項1に記載のCDR回路において、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が入力されているか否かを判定する無信号検出回路からなることを特徴とするCDR回路。請求項2に記載のCDR回路において、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするCDR回路。請求項1乃至4のいずれか1項に記載のCDR回路において、前記第1のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とからなり、前記第2のクロック出力回路は、前記第1の電圧制御発振器と同一構成の第2の電圧制御発振器からなることを特徴とするCDR回路。請求項5に記載のCDR回路において、さらに、前記第1の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第1の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記入力信号とタイミングの合ったクロックを出力する第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第3の電圧制御発振器にも入力することを特徴とするCDR回路。請求項6に記載のCDR回路において、さらに、前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。請求項1乃至7のいずれか1項に記載のCDR回路において、さらに、前記再生クロックをnnは2以上の整数分周する第1の分周器と、前記第2のクロック出力回路から出力されるクロックをn分周する第2の分周器とを備え、前記第1、第2の分周器の出力は前記選択回路に入力され、前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするCDR回路。請求項1乃至8のいずれか1項に記載のCDR回路において、さらに、前記選択回路が前記第2のクロック出力回路の出力クロックを選択している期間において前記第2のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第2のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするCDR回路。図8に示した第1の構成例では、再生クロックそのものを参照クロックと比較してG-VCO14の発振周波数を制御しているので、再生クロックの周波数が回路のばらつき等の影響を受け難いという特徴がある。しかし、第1の構成例では、所望のデータレート以外の信号あるいは無信号期間のノイズが入力されると、発振周波数がずれてしまい、所望のデータレートの信号が入力されたときに再同期に時間がかかるという問題点があった。一方、図9に示した第2の構成例では、再生クロック生成用のG-VCO14の発振周波数は入力信号から独立したサブVCO15と周波数比較器16とからなるFLLによって制御されるので、入力信号のデータレートの違いに影響されることがなくなるという特徴がある。しかし、第2の構成例では、G-VCO14とサブVCO15の間に特性のばらつきがあると、再生クロックの周波数が所望のデータレート周波数からずれてしまうという問題点があった。以上のように、第1の構成例はCDR回路の前段の光受信装置にスケルチ機能無信号入力時の出力遮断機能があるシステムあるいはシングルレートのシステムに適し、第2の構成例は光受信装置にスケルチ機能がないシステムあるいはデュアルレートのシステムに適するというように、それぞれの構成で適用範囲が異なるため、システムや使用する周辺装置によってCDR回路を使い分けることが必要となる。このため、CDR回路の汎用性の喪失によりコストが上昇し、またシステムや周辺装置の変更に柔軟に対応できないという問題点があった。本発明は、上記課題を解決するためになされたもので、前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なCDR回路を提供することを目的とする。また、本発明は、シングルレートのシステムかデュアルレートのシステムかに関係なく汎用的に使用可能なCDR回路を提供することを目的とする。本発明のCDR回路は、入力信号に同期した再生クロックを出力する第1のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が無信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするものである。また、本発明のCDR回路は、入力信号に同期した再生クロックを出力する第1のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第1のクロック出力回路と同一周波数のクロックを出力する第2のクロック出力回路と、前記第1のクロック出力回路から出力される再生クロックと前記第2のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第1、第2のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が所望のデータレート以外の信号である期間において前記第2のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が入力されているか否かを判定する無信号検出回路からなることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするものである。また、本発明のCDR回路の1構成例において、前記第1のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とからなり、前記第2のクロック出力回路は、前記第1の電圧制御発振器と同一構成の第2の電圧制御発振器からなることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記第1の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第1の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記入力信号とタイミングの合ったクロックを出力する第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第3の電圧制御発振器にも入力することを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記再生クロックをnnは2以上の整数分周する第1の分周器と、前記第2のクロック出力回路から出力されるクロックをn分周する第2の分周器とを備え、前記第1、第2の分周器の出力は前記選択回路に入力され、前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするものである。また、本発明のCDR回路の1構成例は、さらに、前記選択回路が前記第2のクロック出力回路の出力クロックを選択している期間において前記第2のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第2のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするものである。本発明によれば、第1のクロック出力回路から出力される再生クロックと第2のクロック出力回路から出力されるクロックのいずれか一方を選択して周波数比較器に出力する選択回路を設け、少なくとも入力信号が無信号である期間において選択回路が第2のクロック出力回路の出力クロックを選択することにより、安定した周波数同期を実現することができ、信号が入力されたときに再同期に時間がかかるという問題を解消することができるので、CDR回路の前段の光受信装置にスケルチ機能がないシステムに対応することができる。また、本発明では、入力信号が無信号でないデータ信号期間においては選択回路が第1のクロック出力回路から出力される再生クロックを選択するので、第1、第2のクロック出力回路間の発振周波数のばらつきの影響を受けないようにすることができ、再生クロックの周波数を安定化することができる。したがって、本発明では、前段の光受信装置のスケルチ機能の有無に関係なく1種類の回路で汎用的かつ容易に使用可能なCDR回路を提供することができ、汎用化によるCDR回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。また、本発明では、少なくとも入力信号が所望のデータレート以外の信号である期間において選択回路が第2のクロック出力回路の出力クロックを選択することにより、安定した周波数同期を実現することができ、所望のデータレートの信号が入力されたときに再同期に時間がかかるという問題を解消することができるので、デュアルレートのシステムに対応することができる。また、本発明では、所望のデータレートの信号が入力されている期間においては選択回路が第1のクロック出力回路から出力される再生クロックを選択するので、第1、第2のクロック出力回路間の発振周波数のばらつきの影響を受けないようにすることができ、再生クロックの周波数を安定化することができる。したがって、本発明では、シングルレートのシステムかデュアルレートのシステムかに関係なく1種類の回路で汎用的かつ容易に使用可能なCDR回路を提供することができ、汎用化によるCDR回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。また、本発明では、第1の電圧制御発振器の出力と識別回路のクロック入力との間に第3の電圧制御発振器を設けることにより、再生クロックのジッタを低減することができる。また、本発明では、第1の電圧制御発振器の出力と第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を設けることにより、再生クロックのジッタを更に低減することができる。また、本発明では、再生クロックをn分周する第1の分周器と、第2のクロック出力回路から出力されるクロックをn分周する第2の分周器とを設けることにより、周波数比較器に要求される動作速度を緩和することができる。また、本発明では、選択回路が再生クロックを選択している期間において第2のクロック出力回路への電源供給を停止する電源供給回路を設けることにより、CDR回路の消費電力を削減することができる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、識別回路となるF/F12と、ゲーティング回路13と、G-VCO14と、サブVCO15と、周波数比較器16と、選択回路17とから構成される。遅延回路11は、ゲーティング回路13の遅延時間とG-VCO14の遅延時間の分だけ入力データ1を遅延させる。ゲーティング回路13は、入力データ1が0から1に遷移したときに例えばパルス幅がT/2Tは入力データ1の周期のエッジパルスを出力する。なお、ゲーティング回路13は、入力データ1が1から0に遷移したときにエッジパルスを出力してもよいし、0から1に遷移したときと1から0に遷移したときの両方においてエッジパルスを出力するようにしてもよい。G-VCO14は、入力データと等しい周波数の再生クロック2を出力する。この再生クロック2の位相は、ゲーティング回路13の出力パルスにより制御される。すなわち、G-VCO14は、ゲーティング回路13からエッジパルスが出力されたときはリセットされ0を出力し、エッジパルスの出力が終了した途端に発振を始め、ゲーティング回路13から次のエッジパルスが出力されるまで発振を続ける。こうして、G-VCO14においては、出力クロックの位相が入力データの位相と合うように調整される。F/F12は、遅延回路11から出力された入力データをG-VCO14から出力された再生クロック2の所定のタイミング例えば再生クロック2の立ち上がりでリタイミングして、再生データ3を出力する。サブVCO15と周波数比較器16と選択回路17とは、FLLFrequencyLockedLoopを構成している。好ましくは、サブVCO15は、G-VCO14と同一の回路構成を有する。選択回路17は、G-VCO14から出力される再生クロック2とサブVCO15の出力クロック4のどちらかを切替信号7に基づき選択して、周波数比較器16に入力する。周波数比較器16は、選択回路17の出力クロック8の周波数と、入力データレート周波数と等しい周波数の参照クロック6との周波数差を反映した電圧周波数制御信号5を生成する。周波数比較器16から出力される周波数制御信号5は、G-VCO14の周波数制御端子とサブVCO15の周波数制御端子に入力される。こうして、選択回路17の出力クロック8再生クロック2またはサブVCO15の出力クロック4の周波数を参照クロック6の周波数に合わせるように閉ループ制御が行われる。次に、本実施の形態のCDR回路の動作を図2のタイミングチャートを参照してより詳細に説明する。ここでは、10.3125Gbpsの信号を所望のデータレートの信号とする。入力データ1として異なるデータレートの信号、例えば1.25Gbpsの信号を含むバースト信号が入力されると、1.25Gbpsの区間ではG-VCO14がこの1.25Gbpsの信号に位相を合わせようとするため、G-VCO14の発振周波数は不安定なものとなってしまう。したがって、G-VCO14から出力される再生クロック2を周波数比較器16に入力すると、周波数比較器16から出力される周波数制御信号5も不安定な値となってしまう。この問題を解決するため、図2Bに示すように、所望のデータレートと異なる1.25Gbpsの区間では、選択回路17に入力する切替信号7をHighとすることで、サブVCO15の出力クロック4を周波数比較器16に入力する。選択回路17の切替制御に必要な切替信号7は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、データレート判定回路がある。このようなデータレート判定回路については、例えば特開2010-11011号公報などに開示されている。また、無信号時に、CDR回路の前段の光受信装置不図示からノイズ信号が出力される場合も同様の問題が発生するため、無信号時にサブVCO15の出力クロック4を周波数比較器16に入力するようにしてもよい。この場合の切替信号生成手段としては、PONシステムの通信タイミング制御機能を有し、信号受信期間を把握しているMACMediaAccessControl-ICがある。また、PONシステムであるかないかに関わらず、無信号検出回路を用いて切替信号7を発生させることもできる。無信号検出回路を用いた切替信号生成手段の構成は、例えば特開平3-166836号公報などに開示されている。一方、所望のデータレートのバースト信号が入力されている期間において、サブVCO15の出力クロック4を周波数比較器16に入力している場合、サブVCO15の発振周波数は正しく10.3125GHzに周波数同期するものの、素子ばらつき等の要因によって、G-VCO14の発振周波数は誤差を含んだものとなる可能性がある。通常、G-VCO14は入力データ1の遷移ごとに発生する、ゲーティング回路13の出力パルスに位相同期しようとするため、データは正しく再生される。しかし、バースト信号中に同符号が連続するパターンがある場合、位相同期が行われないため、データ再生に誤りが発生することがある。そこで、所望のデータレートのバースト信号が入力されている期間においては、選択回路17に入力する切替信号7をLowとすることで、G-VCO14から出力される再生クロック2を周波数比較器16に入力する。このような切替信号7を生成する切替信号生成手段としては、上記のデータレート判定回路がある。以上のように、本実施の形態では、G-VCO14とサブVCO15の2つのVCOと、2つのVCOの出力を切り替える選択回路17とを設け、入力データ1が入力されているか否かに応じて周波数比較器16に入力されるクロックを切り替えることにより、前段の光受信装置のスケルチ機能の有無に関係なく1種類の回路で汎用的かつ容易に使用可能なCDR回路を提供することができる。また、本実施の形態では、入力データ1が所望のデータレートの信号か否かに応じて周波数比較器16に入力されるクロックを切り替えることにより、シングルレートのシステムかデュアルレートのシステムかに関係なく1種類の回路で汎用的かつ容易に使用可能なCDR回路を提供することができる。したがって、本実施の形態では、汎用化によるCDR回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。なお、無信号のとき、あるいは所望のデータレート以外の信号が入力されているときには、データを正常に再生する必要はない。本実施の形態のCDR回路は、所望のデータレートの信号が入力されたときに正しいデータを再生できるように構成されている。また、本実施の形態においても、サブVCO15の出力クロックを周波数比較器16に入力しているときには、G-VCO14とサブVCO15間の特性のばらつきの影響を受ける。つまり、G-VCO14とサブVCO15で発振周波数にずれが生じる可能性がある。ただし、サブVCO15の出力クロックを使用しているときは、無信号のとき、あるいは所望のデータレート以外の信号が入力されているときなので、前述のとおり正しくデータが再生される必要はなく、特性のばらつきによるずれ程度の発振周波数の誤差は許容できる。特性のばらつきによる発振周波数のずれは、所望のデータレート以外の信号が入力されることによる発振周波数のずれよりも小さく、所望のデータレートの信号が入力されたときには再生クロックを用いて直ぐに周波数同期できる程度の範囲にある。本実施の形態では、切替信号7がHighのときに選択回路17がサブVCO15の出力クロック4を選択して出力し、切替信号7がLowのときに選択回路17が再生クロック2を選択して出力しているが、切替信号7がLowのときに選択回路17がサブVCO15の出力クロック4を選択するようにしてもよい。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G-VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21とから構成される。図1に示した第1の実施の形態との相違は、G-VCO14の後段にメインVCO18を接続し、メインVCO18の出力クロックを再生クロック2とすることと、分周器19,20,21を設けたことにある。メインVCO18の周波数制御端子には、周波数比較器16から出力される周波数制御信号5が入力される。好ましくは、メインVCO18は、G-VCO14と同一の回路構成を有する。後述のように、メインVCO18には、G-VCO14から出力される、入力データ1と位相の合ったクロックと、メインVCO18自身の出力である再生クロック2とが重ね合せて入力されるようになっているため、再生クロック2の位相は、G-VCO14の出力クロックの位相と合うようにすなわち、入力データ1の位相と合うように調整される。ただし、再生クロック2の位相は、メインVCO18自身の帰還信号の影響も受けるため、再生クロック2の位相に与えるG-VCO14の出力の影響が低減される。このため、入力データ1のジッタに応じてG-VCO14の出力クロックのパルス幅が変動したとしても、再生クロック2がG-VCO14の出力の影響を受け難くなり、再生クロック2のジッタを低減することができる。分周器19は、メインVCO18から出力される再生クロック2を1/nnは2以上の整数に分周する。分周器20は、サブVCO15から出力されるクロック4を1/nに分周する。分周器21は、参照クロック6を1/mmは2以上の整数に分周する。このように本実施の形態では、分周器19,20,21を設けることにより、メインVCO18およびサブVCO15の発振周波数が高い場合でも、低速の参照クロック6を用いることができるので、周波数比較器16に要求される動作速度を緩和することができる。参照クロック6の周波数は、所望のデータレート周波数のm/nの周波数に設定すればよい。なお、分周器19,20の代わりに、選択回路17の出力クロック8を1/nに分周する分周器を設けてもよい。また、分周器21を設けない場合には、参照クロック6の周波数を、所望のデータレート周波数の1/nの周波数に設定すればよい。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G-VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、電源供給回路22とから構成される。図3に示した第2の実施の形態との相違は、サブVCO15およびその後段の分周器20の電源供給を電源供給回路22から行い、切替信号7によって電源の供給と停止を切り替えることにある。上記のとおり、OLTの光受信装置2Rには、スケルチ機能と呼ばれる、無信号入力時の出力を遮断する機能が搭載されているものがある。このスケルチ機能により、ノイズが後段のCDR回路に伝達されるのを防止している。本実施の形態では、入力データ1として所望のデータレート周波数の信号のみが入力され、かつ光受信装置のスケルチ機能により無信号時のノイズが十分小さい場合を想定している。このような場合には、再生クロック2の分周信号を常に周波数比較器16に入力しても、周波数制御信号5は一定となる。すなわち、切替信号7は常にLowであり、選択回路17は分周器19の出力クロックを選択して出力する。そして、電源供給回路22は、切替信号7がLowのときにサブVCO15および分周器20への電源供給を停止する。これにより、本実施の形態では、データレートが単一なPONシステムにおいてCDR回路の消費電力を低減することができる。なお、入力データ1として所望のデータレート以外の信号が入力された場合には、第1の実施の形態で説明したとおり、切替信号7がHighとなる。この場合、電源供給回路22は、サブVCO15および分周器20へ電力を供給し、選択回路17は、分周器20の出力クロックを選択して出力する。以上のような切替信号7を生成する切替信号生成手段としては、上記のデータレート判定回路がある。[第4の実施の形態]次に、本発明の第4の実施の形態について説明する。図5は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G-VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、データレート判定回路23と、無信号検出回路24と、AND回路25とから構成される。図3に示した第2の実施の形態との相違は、切替信号生成手段として、データレート判定回路23と無信号検出回路24とAND回路25とを備え、データレート判定回路23の出力信号と無信号検出回路24の出力信号との論理積から切替信号7を生成することにある。データレート判定回路23は、入力データ1として所望のデータレート以外の信号が入力されたときに例えばHighを出力し、所望のデータレートの信号が入力されたときにLowを出力する。このようなデータレート判定回路23については、例えば特開2010-11011号公報などに開示されている。無信号検出回路24は、入力データ1の無信号期間、すなわちLowまたはHighが一定期間以上連続する期間において例えばHighを出力し、信号が入力されている期間においてはLowを出力する。このような無信号検出回路24については、例えば特許第3958238号公報などに開示されている。本実施の形態では、データレート判定回路23の出力信号と無信号検出回路24の出力信号の論理積を取ることで、データレートが所望のデータレートで、かつ無信号が検出されない場合のみ、再生クロック2を分周したクロックを周波数比較器16に入力し、データレートが所望のデータレートでないか、あるいは無信号の場合には、サブVCO15の出力クロック4を分周したクロックを周波数比較器16に入力する。これにより、本実施の形態では、外部から切替信号を与えることなく動作させることが可能となり、PONシステムか否かを問わず、入力ポート数の削減やモジュール構成の簡便化を図ることができる。[第5の実施の形態]次に、本発明の第5の実施の形態について説明する。本実施の形態は、第1~第4の実施の形態で説明したG-VCO14、サブVCO15、ゲーティング回路13およびメインVCO18の具体的な構成例を説明するものである。図6AはG-VCO14の構成例を示す回路図である。G-VCO14は、奇数個のインバータをエミッタフォロワ回路以下、EFとするを介してリング状に接続したリングVCOである。ただし、初段のインバータとしてはNAND回路を用い、NAND回路の一方の入力端子にゲーティング回路13の出力を接続し、他方の入力端子にG-VCO14の出力を接続する。すなわち、G-VCO14は、一方の入力端子G-VCO14の入力端子にゲーティング回路13の出力が入力され、他方の入力端子にG-VCO14の出力が入力されるNAND回路141と、縦続接続された偶数個のインバータ142-1~142-jjは偶数と、NAND回路141の出力端子とインバータ142-1の入力端子との間に設けられたEF143と、インバータ142-1の出力端子とインバータ142-2の入力端子との間に設けられたEF144と、一端がEF144の出力端子およびインバータ142-2の入力端子に接続され、他端が接地され、容量可変端子がG-VCO14の周波数制御端子に接続された可変容量素子145とから構成される。可変容量素子145としては、例えばMOSバラクタがある。周波数制御端子可変容量素子145の容量可変端子に周波数制御信号5を与えることにより、G-VCO14の発振周波数が調整される。図6BはサブVCO15の構成例を示す回路図である。サブVCO15は、G-VCO14と同様の構成を有するが、初段のNAND回路の一方の入力端子がハイレベルに固定されている。すなわち、サブVCO15は、一方の入力端子がプルアップされ、他方の入力端子にサブVCO15の出力が入力されるNAND回路151と、縦続接続された偶数個のインバータ152-1~152-jと、NAND回路151の出力端子とインバータ152-1の入力端子との間に設けられたEF153と、インバータ152-1の出力端子とインバータ152-2の入力端子との間に設けられたEF154と、一端がEF154の出力端子およびインバータ152-2の入力端子に接続され、他端が接地され、容量可変端子がサブVCO15の周波数制御端子に接続された可変容量素子155とから構成される。周波数制御端子可変容量素子155の容量可変端子に周波数制御信号5を与えることにより、サブVCO15の発振周波数はG-VCO14の発振周波数と同一となる。図6Cはゲーティング回路13の構成例を示す回路図である。ゲーティング回路13は、入力データ1をT/2Tは入力データ1の周期遅延させる遅延回路131と、一方の入力端子に入力データ1が入力され、他方の入力端子に遅延回路131の出力が入力されるNAND回路132とから構成される。遅延回路131は、一方の入力端子に入力データ1が入力され、他方の入力端子がプルアップされたNAND回路133と、縦続接続された複数個のインバータ134-1~134-kと、NAND回路133の出力端子とインバータ134-1の入力端子との間に設けられたEF135と、インバータ134-1の出力端子とインバータ134-2の入力端子との間に設けられたEF136と、一端がEF136の出力端子およびインバータ134-2の入力端子に接続され、他端が接地された可変容量素子137とから構成される。可変容量素子137の容量可変端子には固定電位が与えられている。なお、NAND回路132の代わりに、EXOR回路を用いてもよい。図6DはメインVCO18の構成例を示す回路図である。メインVCO18は、サブVCO15と同様の構成を有するが、初段のNAND回路のハイレベル固定されていない方の入力端子をG-VCO14の出力と接続する。すなわち、メインVCO18は、一方の入力端子がプルアップされ、他方の入力端子メインVCO18の入力端子にG-VCO14から出力されるクロックとメインVCO18の出力である再生クロック2とが入力されるNAND回路181と、縦続接続された偶数個のインバータ182-1~182-jと、NAND回路181の出力端子とインバータ182-1の入力端子との間に設けられたEF183と、インバータ182-1の出力端子とインバータ182-2の入力端子との間に設けられたEF184と、一端がEF184の出力端子およびインバータ182-2の入力端子に接続され、他端が接地され、容量可変端子がメインVCO18の周波数制御端子に接続された可変容量素子185とから構成される。周波数制御端子可変容量素子185の容量可変端子に周波数制御信号5を与えることにより、メインVCO18の発振周波数はG-VCO14およびサブVCO15の発振周波数と同一となる。[第6の実施の形態]次に、本発明の第6の実施の形態について説明する。図7は本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、遅延回路11と、F/F12と、ゲーティング回路13と、G-VCO14と、サブVCO15と、周波数比較器16と、選択回路17と、メインVCO18と、分周器19,20,21と、バッファ増幅器26とから構成される。図3に示した第2の実施の形態との相違は、G-VCO14の出力とメインVCO18の入力との間にバッファ増幅器26を配置したことである。第2の実施の形態で説明したとおり、メインVCO18の出力である再生クロック2の位相は、G-VCO14の出力クロックの位相と合うようにすなわち、入力データ1の位相と合うように調整される。ただし、再生クロック2の位相は、メインVCO18自身の帰還信号の影響も受けるため、再生クロック2の位相に与えるG-VCO14の出力の影響が低減されるようになっている。そして、本実施の形態では、G-VCO14とメインVCO18との間にバッファ増幅器26を設けることにより、バッファ増幅器26がG-VCO14の出力信号を減衰させるため、再生クロック2の位相に与えるG-VCO14の影響がより一層低減される。こうして、本実施の形態では、入力データ1のジッタに応じてG-VCO14の出力クロックのジッタが増大した場合においても、メインVCO18が影響を受け難くなるので、再生クロック2のジッタを低減することができる。本実施の形態では、バッファ増幅器26を第2の実施の形態に適用しているが、第3、第4の実施の形態に適用してもよいことは言うまでもない。また、バッファ増幅器26の代わりに減衰器を用いてもよい。"