"2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、前記複数組のデータ線に、mビットmは2以上の自然数のデジタル画像データをデジタル-アナログ変換して得たアナログ映像信号電圧をサンプリング出力するDA変換手段と、1垂直走査期間内で前記複数の行走査線のすべてに行選択信号を供給し、かつ、前記複数の行走査線に対して1本ずつ1水平走査期間毎に前記行選択信号を供給して各ラインの複数の前記画素を選択する垂直駆動手段とを有し、前記DA変換手段は、前記デジタル画像データに同期して外部から供給される外部入力クロックに同期した第1のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、前記カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、1本の前記第1のコンパレータクロックから互いに位相が360°/2nnは2以上の自然数ずつ異なる2n本の第2のコンパレータクロックを生成するコンパレータクロック生成手段と、各水平走査期間の最初にオンに制御され、そのオン状態のときに前記カウンタクロックに同期して1水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の前記2本のデータ線のうち一方のデータ線に出力すると共に、前記カウンタクロックに同期して1水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の前記2本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、前記デジタル画像データのうち前記行選択信号により選択された1ラインの複数の画素のうち割り当てられた一画素の画素値と前記カウンタ手段から出力される前記カウンタ値とを比較し、前記画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、前記デジタル画像データの下位nビットの値に基づいて、前記コンパレータクロック生成手段により生成された前記2n本の第2のコンパレータクロックのうち一のコンパレータクロックを選択して第3のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、前記第3のコンパレータクロックで前記一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にある前記アナログスイッチ手段をオフ状態に制御して、前記一方のデータ線に前記正極性ランプ信号のレベルを正極性の前記アナログ映像信号電圧としてサンプリングさせると共に、前記他方のデータ線に前記負極性ランプ信号のレベルを負極性の前記アナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段とを備え、複数の前記画素のそれぞれは、離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、前記一方のデータ線の前記正極性のアナログ映像信号電圧をサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、前記他方のデータ線の前記負極性のアナログ映像信号電圧をサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、前記第1の保持容量に保持された前記正極性のアナログ映像信号電圧と前記第2の保持容量に保持された前記負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて前記画素電極に印加する電圧切換印加手段とを備えることを特徴とする液晶表示装置。前記コンパレータクロック生成手段は、1本の前記第1のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをy個yは2以上の自然数の出力端子から出力するインバータチェーンと、前記インバータチェーンのy個の出力端子のうち互い異なるz個zはy未満の2以上の自然数の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第1及び第2のデータセレクタと、4本の前記第2のコンパレータクロックを生成するときに前記第1のコンパレータクロックを1番目の位相の第2のコンパレータクロックとして出力すると共に、前記第1のコンパレータクロックを極性反転して前記1番目の位相の第2のコンパレータクロックと180°位相が異なる3番目の位相の第2のコンパレータクロックとして出力する出力手段と、前記第1のコンパレータクロックと前記第1のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第1の平滑化信号を生成すると共に、前記3番目の位相の第2のコンパレータクロックと前記第2のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第2の平滑化信号を生成する平滑化信号生成手段と、前記第1の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第1のデータセレクタに選択信号として供給して前記第1のデータセレクタから前記1番目の位相の第2のコンパレータクロックと90°位相が異なる2番目の位相の第2のコンパレータクロックを出力させる第1の選択信号生成手段と、前記第2の平滑化信号と前記所定の固定電圧とを大小比較して得た比較結果に応じて、前記調整クロックをアップカウント又はダウンカウントし、そのカウント値を前記第2のデータセレクタに選択信号として供給して前記第2のデータセレクタから前記3番目の位相の第2のコンパレータクロックと90°位相が異なる4番目の位相の第2のコンパレータクロックを出力させる第2の選択信号生成手段と、を有することを特徴とする請求項1記載の液晶表示装置。前記調整クロックを前記DA変換手段が動作する期間以外の期間のみ前記第1及び第2の選択信号生成手段に供給する入力手段を備えることを特徴とする請求項2記載の液晶表示装置。しかしながら、上記の液晶表示装置においては近年、液晶表示装置の多画素化とフレームレートの高速化により、上記のDACの変換に使用できる時間が短くなっている。加えて、DACのビット数は階調段差を減らすために増加傾向にある。例えばフルハイビジョンFHDで240Hzのフレームレートの場合、上記のDACの変換に使用できる時間は38μs程度となって10ビット階調のDA変換電圧を得るDACでもカウンタクロックの周波数は260MHzを越える周波数となる。DACのビット数を12ビット化する場合すなわち、12ビット階調のDA変換電圧を得る場合は、カウンタクロック周波数が単純に10ビットの場合の4倍と非常に高くなり、プロセスも含めて実現が難しい。一方、カウンタクロック周波数を高くしない場合は、下位または上位ビットの階調に対応するアナログ電圧を得るためにランプ信号を増やして、ランプを切り替える方法や、階調に対応するアナログ電圧を回路により増加させる方法などでDA変換のビット数を増やしている。しかし、この場合は、現実的には階調の単調性を確保するのが難しい。本発明は以上の点に鑑みなされたもので、DACのためのカウンタクロック周波数を高くすることなく、またコスト増加を抑えた構成により、DACのビット数を増加し得る液晶表示装置を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示装置は、2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、複数組のデータ線に、mビットmは2以上の自然数のデジタル画像データをデジタル-アナログ変換して得たアナログ映像信号電圧をサンプリング出力するDA変換手段とを有し、1垂直走査期間内で複数の行走査線のすべてに行選択信号を供給し、かつ、複数の行走査線に対して1本ずつ1水平走査期間毎に行選択信号を供給して各ラインの複数の画素を選択する垂直駆動手段とを有し、DA変換手段は、デジタル画像データに同期して外部から供給される外部入力クロックに同期した第1のコンパレータクロックとカウンタクロックとを生成するクロック生成手段と、カウンタクロックを計数して各水平走査期間内で値が最小階調値から最大階調値まで単調変化するカウンタ値を出力するカウンタ手段と、1本の第1のコンパレータクロックから互いに位相が360°/2nnは2以上の自然数ずつ異なる2n本の第2のコンパレータクロックを生成するコンパレータクロック生成手段と、各水平走査期間の最初にオンに制御され、そのオン状態のときにカウンタクロックに同期して1水平走査期間内でレベルが単調的に増加する周期的な傾斜波である正極性ランプ信号を一組の2本のデータ線のうち一方のデータ線に出力すると共に、カウンタクロックに同期して1水平走査期間内でレベルが単調的に減少する周期的な傾斜波である負極性ランプ信号を一組の2本のデータ線のうち他方のデータ線に出力する、各カラム毎に設けられたアナログスイッチ手段と、デジタル画像データのうち行選択信号により選択された1ラインの複数の画素のうち割り当てられた一画素の画素値とカウンタ手段から出力されるカウンタ値とを比較し、画素値とカウンタ値とが一致した時一致パルスを出力する、各カラム毎に設けられた比較手段と、デジタル画像データの下位nビットの値に基づいて、コンパレータクロック生成手段により生成された2n本の第2のコンパレータクロックのうち一のコンパレータクロックを選択して第3のコンパレータクロックとして出力する、各カラム毎に設けられたコンパレータクロック選択手段と、第3のコンパレータクロックで一致パルスをラッチし、そのラッチして得られた信号に基づいて、オン状態にあるアナログスイッチ手段をオフ状態に制御して、一方のデータ線に正極性ランプ信号のレベルを正極性のアナログ映像信号電圧としてサンプリングさせると共に、他方のデータ線に負極性ランプ信号のレベルを負極性のアナログ映像信号電圧としてサンプリングさせる、各カラム毎に設けられたラッチ手段とを備える。また、上記複数の画素のそれぞれは、離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、一方のデータ線の正極性のアナログ映像信号電圧をサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、他方のデータ線の負極性のアナログ映像信号電圧をサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の保持容量に保持された正極性のアナログ映像信号電圧と第2の保持容量に保持された負極性のアナログ映像信号電圧とを垂直走査周期より短い所定の周期で交互に切り換えて画素電極に印加する電圧切換印加手段とを備えることを特徴とする。また、上記の目的を達成するため、本発明の液晶表示装置は、コンパレータクロック生成手段が、1本の第1のコンパレータクロックを遅延して、互いに遅延時間の異なる遅延クロックをy個yは2以上の自然数の出力端子から出力するインバータチェーンと、インバータチェーンのy個の出力端子のうち互い異なるz個zはy未満の2以上の自然数の出力端子から出力される遅延クロックのうち選択信号により選択された一の遅延クロックを選択出力する第1及び第2のデータセレクタと、4本の第2のコンパレータクロックを生成するときに第1のコンパレータクロックを1番目の位相の第2のコンパレータクロックとして出力すると共に、第1のコンパレータクロックを極性反転して1番目の位相の第2のコンパレータクロックと180°位相が異なる3番目の位相の第2のコンパレータクロックとして出力する出力手段と、第1のコンパレータクロックと第1のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第1の平滑化信号を生成すると共に、3番目の位相の第2のコンパレータクロックと第2のデータセレクタから出力される遅延クロックとを論理演算及び平滑化して第2の平滑化信号を生成する平滑化信号生成手段と、第1の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第1のデータセレクタに選択信号として供給して第1のデータセレクタから1番目の位相の第2のコンパレータクロックと90°位相が異なる2番目の位相の第2のコンパレータクロックを出力させる第1の選択信号生成手段と、第2の平滑化信号と所定の固定電圧とを大小比較して得た比較結果に応じて、調整クロックをアップカウント又はダウンカウントし、そのカウント値を第2のデータセレクタに選択信号として供給して第2のデータセレクタから3番目の位相の第2のコンパレータクロックと90°位相が異なる4番目の位相の第2のコンパレータクロックを出力させる第2の選択信号生成手段と、を有することを特徴とする。また、上記の目的を達成するため、本発明の液晶表示装置は、上記の調整クロックをDA変換手段が動作する期間以外の期間のみ第1及び第2の選択信号生成手段に供給する入力手段を備えることを特徴とする。本発明は、カウンタクロック周波数を上げないで、かつ、階調段差をできる限り小さくして、システム的にも変更等の影響が少ないように、更にはDACの単調性は調整等も含めて容易に達成できるようにデジタル-アナログ変換のビット数を増加させるために、ランプ信号をサンプリングする周期を細かくする。そのため、互いに位相が異なる2n本のコンパレータクロックの中からデジタル画像データの下位nビットで選択した1本のコンパレータクロックで一致パルスをラッチした信号でランプ信号をサンプリングする。DA変換を行うためのアナログ電圧は駆動素子の外部からランプ信号として入力しているので、DA変換のビット数を上げる場合はこのランプ信号を生成する時に使用しているビット数まではサンプリング位置を交えることで実現可能である。また、通常はサンプリング周波数にあたるコンパレータクロックの周波数を上げることで位置を変えているが、周波数を変える以外に位相を変える事でもサンプリング位置を変更できる。本発明では、このサンプリング位置をデジタル画像データの下位nビットでコントロールすることによりDACのビット数を増やしている。本発明によれば、位相の異なる2n本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加することで、カウンタクロック周波数を上げる必要がなく、簡単な回路変更でDACのビット数の拡張が実現できる。また、本発明によれば、コスト増加を抑えた構成により、DACのビット数を増加することができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明になる液晶表示装置の一実施の形態の全体構成図を示す。同図において、本実施の形態の液晶表示装置10は、横方向に延在するj本jは2以上の自然数の行走査線ゲート線G1~Gjと、縦方向に延在する2本のデータ線列信号線を一組とする全部でk組kは2以上の自然数のデータ線列信号線D1,D1~DkDkとが交差する交差部に画素12が配置された表示部11と、コンパレータクロックカウンタクロック生成回路部13と、カウンタ14と、2n本位相ずらしコンパレータクロック生成回路部15と、水平駆動回路部16と、垂直駆動回路部17及び18とから大略構成されたLCOS型液晶表示装置である。なお、図1には図示を省略したが、画素12内のスイッチング素子をスイッチング制御するためのスイッチング制御信号生成回路部等も設けられている。画素12は、例えば特許文献1に記載された公知の構成とされており、液晶表示素子と、一組のデータ線のうち一方のデータ線Dを介して供給される正極性のアナログ映像信号電圧をサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、一組の2本のデータ線のうち他方のデータ線Dを介して供給される、正極性のアナログ映像信号とは逆極性の負極性のアナログ映像信号電圧をサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の保持容量に保持された正極性のアナログ映像信号電圧及び第2の保持容量に保持された負極性のアナログ映像信号電圧をそれぞれ垂直走査周期よりも短い所定の周期で交互に切り換えて上記液晶表示素子の画素電極に印加する電圧切換印加手段を有する構成である。上記液晶表示素子は、導電性及び光反射特性を備える画素電極と導電性及び光透過特性を備える共通電極とが互いに離間対向して配置され、またそれら画素電極と共通電極間には液晶層が充填封止された公知の構成である。なお、共通電極には、画素電極への上記正極性映像信号電圧及び負極性映像信号電圧の切換印加周期に同期してローレベル及びハイレベルの共通電極電圧が交互に印加される。ここで、上記の正極性映像信号は、1水平走査期間1H内でレベルが単調増加する1H周期の傾斜波である正極性ランプ信号RAMPを用いて、後述する水平駆動回路部16によりデジタル画像データをDA変換して得られた正極性アナログ映像信号である。他方、上記の負極性映像信号は、1H内でレベルが単調減少する1H周期の傾斜波である負極性ランプ信号RAMPを用いて、後述する水平駆動回路部16によりデジタル画像データをDA変換して得られた負極性アナログ映像信号である。コンパレータクロックカウンタクロック生成回路部13は、外部のクロック生成装置図示せずから供給される外部クロックを入力信号として受け、互いに同期するコンパレータクロックとカウンタクロックとを生成する。カウンタクロックの周波数は、例えば特許文献1に記載の従来の液晶表示装置におけるカウンタクロックの周波数と同じ周波数である。なお、上記の外部クロックはデジタル画像データの同期信号と同期しているので、コンパレータクロック及びカウンタクロックとはデジタル画像データの同期信号とも同期しており、また、正極性ランプ信号RAMP及び負極性ランプ信号RAMPとも同期している。カウンタ14は、所定のタイミングでリセットパルスによりリセットされた後、カウンタクロックを計数して、1H内で例えば黒レベルを示す最小階調値から白レベルを示す最大階調値まで値が単調的に増加するカウンタ値を生成して出力する。従って、カウンタ14のカウンタ出力周期はカウンタクロックの周期と等しい。このカウンタ値は正極性ランプ信号RAMP及び負極性ランプ信号RAMPのレベルと対応関係にあり階調値を示す。2n本位相ずらしコンパレータクロック生成回路部15は、供給されるコンパレータクロックに基づいて、供給されるコンパレータクロックと周波数は同じであるが、位相が互いに異なる2n本のコンパレータクロックを生成する。例えば、n=2の場合、90°=360°/22ずつ位相が異なる4本のコンパレータクロックを生成する。従って、2n本位相ずらしコンパレータクロック生成回路部15が生成する2n本のコンパレータクロックは、供給されるコンパレータクロックに基づいて生成されているので、カウンタクロック及びカウンタ14のカウンタ値とも同期している。2n本位相ずらしコンパレータクロック生成回路部15の詳細については後述する。水平駆動回路部16は、図示しない水平シフトレジスタから並列に出力される1行1ライン分のk個の画素のmビットデジタル画像データが各カラムに供給される。水平駆動回路部16はそのk個の画素のデジタル画像データそれぞれについて、正極性ランプ信号RAMP及び負極性ランプ信号RAMPを用いて互いに独立してDA変換し、DA変換して得られた正極性映像信号と負極性映像信号をデータ線列信号線D1~Dk及びD1~Dkへ出力する。すなわち、水平駆動回路部16は、後述するように、上記のDA変換においては、デジタル画像データのk個の画素の画素値とカウンタ14のxビットのカウンタ値とを内部のk個のコンパレータにより別々に比較し、両者の比較結果が一致した時にコンパレータ出力一致パルスを得て、それを2n本のコンパレータクロックの中からデジタル画像データの下位nビットで選択された1本のコンパレータクロックを用いてラッチする。そして、ラッチした信号でアナログスイッチをオフにスイッチングして、アナログスイッチを通してデータ線列信号線D1~Dkへ出力される正極性ランプ信号RAMP、及びデータ線列信号線D1~Dkへ出力される負極性ランプ信号RAMPをサンプリングすることで、デジタル画像データをDA変換して得られた正極性映像信号と負極性映像信号を得る。この実施の形態では、元々のDACのビット数をxとした時にnビット分DACのビット数を増やす場合、2n本位相をずらしたコンパレータクロックを元々のコンパレータクロックから生成し、カラム毎のDACが水平画素分並ぶ水平駆動回路部16に供給するものである。表示部11の左右に設けられた垂直駆動回路部17及び18は、行走査線G1~Gjのうち例えば画面最上位位置にある行走査線G1から画面最下位位置にある行走査線Gjに向かって1水平走査期間1H周期で1本ずつ行走査線に順次に行選択信号を供給し、かつ、1垂直走査期間で全ての行走査線に行選択信号を供給する。また同じ行走査線に同じ行選択信号を同時に供給する。これは、チップが横に長い水平画素数が多いために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路部17及び18により行走査線G1~Gjを同時にドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。図2は、水平駆動回路部16の要部の一実施の形態のブロック図を示す。図2に示す水平駆動回路部160は、一カラム分一行の画素のうちの一画素対応分の水平駆動回路部16の構成を示しており、コンパレータ161、4入力1出力データセレクタD/S162、D型フリップフロップDFF163、及びアナログスイッチSW164から構成されている。図1の水平駆動回路部16は、図2の水平駆動回路部160が水平方向のk個の画素分、並列に設けられた構成である。図2において、アナログSW164は、一端が正極性ランプ信号用配線に接続され、他端が正極性映像信号用データ線Dに接続された正極性スイッチ164aと、一端が負極性ランプ信号用配線に接続され、他端が負極性映像信号用データ線Dに接続された負極性スイッチ164bとからなる構成である。正極性スイッチ164aと負極性スイッチ164bとは、DFF163の出力信号VSWGATEにより連動して同時に切り替わる。コンパレータ161、4入力1出力D/S162、DFF163及びアナログSW164は、各組のデータ線に対応してカラム毎に設けられている。一方、図1のカウンタ14から出力されるカウンタ値は、図2のk個のコンパレータ161に共通に入力され、また、正極性ランプ信号RAMPと負極性ランプ信号RAMPとはk個のアナログSW164164a及び164bの組に共通に供給される。図2に示す水平駆動回路部160は、一般的なCMOS等のロジック回路で実現できる。例えば、アナログSW164はPチャネルMOS型トランジスタとNチャネルMOS型トランジスタとを組み合わせた一般的な構成である。また、4入力1出力D/S162は、CMOSロジックによる一般的な4入力1出力データセレクタで構成できる。また、DFF163も一般的なCMOSロジックによるデータフリップフロップで構成できる。更に、コンパレータ161は10ビットの場合、CMOSロジックの10ビットと10ビットのフルコンパレータで構成できる。次に、図2に示す水平駆動回路部160の動作について、図3に示すタイミングチャートを併せ参照して説明する。コンパレータ161は、1H内で値が単調的に変化する例えば10ビットのカウンタ14から供給されるカウンタ値と、1ラインのうち割り当てられた一画素の例えば10ビットデジタル画像データの画素値とが一致するか否かを比較し、両者が一致した時に一致パルスを出力する。図3Aはカウンタクロックの周期毎に変化する上記カウンタ値の出力を模式的に示し、図3Bのハイレベルのパルスは上記の一致パルスを示す。従って、コンパレータ161はカウンタクロックの一周期の幅で図3Bにハイレベルで示す一致パルスを出力する。従来はこの一致パルス出力期間中に1回、一致パルスをラッチするためのクロックがあれば良かった。そのため、従来の液晶表示装置では、例えば図3Eに示すコンパレータクロックCP3の立ち上がりエッジのタイミングで一致パルスをラッチし、そのラッチ出力を用いてランプ信号をサンプリングし画素12にアナログ信号電圧を書き込んでいる。これに対し、本実施の形態では、4入力1出力D/S162が、2n本位相ずらしコンパレータクロック生成回路部15から、位相が90度ずつ異なる図3C~Fに示す4本のコンパレータクロックCP1~CP4が並列に供給されn=2の場合、その4本の入力コンパレータクロックの中から一つのコンパレータクロックを2ビット選択信号に基づいて選択して出力する。ここでは、4入力1出力D/S162は、上記の2ビット選択信号としてデジタル画像データのLSBを含む下位2ビットデータを用いて、例えば次表に示すような入力コンパレータクロックCP1~CP4の選択を行う。DFF163は、コンパレータクロックCP1、CP2、CP3、CP4のうち、デジタル画像データの下位2ビットデータの値に応じて、4入力1出力D/S162により選択された一本のコンパレータクロックの立ち上がりエッジのタイミングで、図3Bに示したハイレベルの一致パルスをラッチし、図3Hに示すローレベルのゲート信号VSWGATEをアナログSW164に出力する。また、DFF163は、各水平走査期間毎に最初に供給される図3Iに示すローレベルのスタートパルスVSWSTによりリセットされ、図3Hに示すようにハイレベルのゲート信号VSWGATEをアナログSW164164a及び164bに出力する。アナログSW164164a及び164bは、供給されるゲート信号VSWGATEがハイレベルの時にオンに制御されてそのオン状態を保持し、ゲート信号VSWGATEがローレベルの時にオフに制御されてそのオフ状態を保持する。これにより、水平駆動回路部16内のすべてのアナログSW164164a及び164bは、各水平走査期間毎に最初に同時にオンに制御され、その後一致パルスを出力したコンパレータ161に対応する一以上のアナログSW164164a及び164bのみが、その一致パルスを4入力1出力D/S162により選択された一つのコンパレータクロックの立ち上がりエッジのタイミングでDFF163によりラッチして得られたローレベルのゲート信号VSWGATEにより個別にオフに制御される。従って、このアナログSW164164a及び164bのオフのタイミングは、図3C~Fに示すコンパレータクロックCP1~CP4の矢印で示す立ち上がりエッジのうち、4入力1出力D/S162により選択された一つのコンパレータクロックの立ち上がりエッジで図3Gに示すランプ信号のレベルをサンプリングするタイミングである。ここで、前述したように、コンパレータクロックCP1~CP4はカウンタ値の出力周期と同期しており、また、ランプ信号のレベル変化とカウンタ値の出力周期とも同期しているので、デジタル画像データの画素値とカウンタ値とが一致した時の、コンパレータクロックの立ち上がりエッジの時点のランプ信号のサンプリングレベルは、デジタル画像データをDA変換して得たアナログ信号電圧に相当する。このランプ信号のコンパレータクロックの立ち上がりエッジの時点におけるサンプリングのタイミング位置は、図3Gに示すように、カウンタクロックの一周期幅の一致パルスの期間内において従来の1箇所に比べて4=22箇所存在するため、従来に比べてカウンタクロックの周波数を上げることなく、DACのビット数を2ビット増加した階調数を増加したことを意味する。なお、図3Gは正極性ランプ信号を示しているが、負極性ランプ信号に対するサンプリングも同時に行われる。また、ここではDACのビット数を2ビット増やしているが、一般的にDACのビット数をnビット増やしたい場合は位相を360°/2nずつずらした2n本のコンパレータクロックを用意し、それを入力としてその中から1本のコンパレータクロックを選択出力するD/Sを追加することで実現できる。次に、2n本位相ずらしコンパレータクロック生成回路部15の構成及び動作について、更に詳細に説明する。図4は、2n本位相ずらしコンパレータクロック生成回路部15の一実施の形態の回路系統図を示す。本実施の形態では、駆動素子の外部から入力されるコンパレートクロックは、コンパレータクロックカウンタクロック生成回路部13からの1本である。よって、装置内部の2n本位相ずらしコンパレータクロック生成回路部15は、上記の1本のコンパレータクロックの位相をずらして2n本のコンパレータクロックを生成する。ただし、この2n本位相ずらしコンパレータクロック生成回路部15を用いずに外部でコンパレートクロックの位相をずらし2n本のコンパレートクロックを入力することも勿論可能である。図4は、DACのビット数を2ビット拡張する場合の、4本のコンパレータクロックの位相を変えたものを自動で生成する2n本位相ずらしコンパレータクロック生成回路部15の構成を示す。それ以上のビット拡張も基本的には同じ考え方で可能である。図4に示すように、2n本位相ずらしコンパレータクロック生成回路部15は、インバータチェーン150、データセレクタD/S151a及び151b、2入力AND回路152a及び152b、容量153a及び153b、コンパレータ154a及び154b、アップダウンカウンタ155a及び155b、並びにインバータ156から構成される。図4の2n本位相ずらしコンパレータクロック生成回路部15では、コンパレータクロックカウンタクロック生成回路部13から供給されるコンパレータクロックCompCKをコンパレータクロックCP1として用いる。ここで、コンパレータクロックCP3は、コンパレータクロックCP1の反転クロックで、その位相が丁度CP1と180°=1/2周期ずれたクロックである。また、残りのコンパレータクロックCP2は、その立ち上がりエッジの時間位置がコンパレータクロックCP1の立ち上がりエッジの時間位置とCP3の立ち上がりエッジの時間位置の間にあり、コンパレータクロックCP4は、その立ち上がりエッジの時間位置がコンパレータクロックCP3の立ち上がりエッジの時間位置とCP1の立ち下りエッジの時間位置の間にあればよい。よって、図4に示す2n本位相ずらしコンパレータクロック生成回路部15は、上記の考え方に基づいて、インバータチェーン150の出力信号を用いてコンパレータクロックCP2及びCP4を生成する。なお、図4に示す2n本位相ずらしコンパレータクロック生成回路部15は、1本のコンパレータクロックCompCKから4本のコンパレータクロックCP1~CP4を生成する回路であり、そのコンパレータクロックの生成は映像信号とは無関係であり、PWM信号を作るという動作は行っていない。インバータチェーン150は複数のインバータからなる遅延回路で、コンパレータクロックカウンタクロック生成回路部13から供給されるコンパレータクロックCompCKを遅延して複数の出力端子からそれぞれ異なる時間遅延されたクロックを出力する。D/S151aは、インバータチェーン150が例えば12個の出力端子を有する構成である場合、前半分の6個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて1個の遅延クロックを選択して出力する6入力1出力型のD/Sである。一方、D/S151bは、インバータチェーン150の後半分の6個の出力端子から遅延クロックが供給され、そのうちセレクト端子selに供給される選択信号に応じて1個の遅延クロックを選択して出力する6入力1出力型のD/Sである。コンパレータ154a及び154bはそれぞれアナログコンパレータで、反転入力端子に入力される固定電圧と非反転入力端子に入力される遅延クロック平滑化電圧とを大小比較する。上記の固定電圧は例えばロジックLSIの電源電圧である18Vの1/4倍の045Vである。アップダウンカウンタ155a及び155bは、コンパレータ154a及び154bから計数方向制御端子udに印加される信号比較結果がハイレベルのとき調整クロックCKをダウンカウントし、ローレベルのとき調整CKをアップカウントする。アップダウンカウンタ155a及び155bのsビットのカウント値はD/S151a及び151bのセレクト端子selに選択信号として印加される。ここで、大元のコンパレータクロックCP1を便宜上、1番目の位相のコンパレータクロックと呼称するものとすると、コンパレータクロックCP2、CP3、CP4はそれぞれ2番目の位相、3番目の位相、4番目の位相のコンパレータクロックである。インバータ156は、上記の3番目の位相のコンパレータクロックCP3を出力する本発明の出力手段を構成している。また、AND回路152a及び容量153aと、AND回路152b及び容量153bとは、本発明の平滑化信号生成手段を構成している。また、コンパレータ154a及びアップダウンカウンタ155aは、2番目の位相のコンパレータクロックCP2を出力させる本発明の第1の選択信号生成手段を構成し、コンパレータ154b及びアップダウンカウンタ155bは、4番目の位相のコンパレータクロックCP4を出力させる本発明の第2の選択信号生成手段を構成している。次に、図4の2n本位相ずらしコンパレータクロック生成回路部15の動作について、図5のタイミングチャートを併せ参照して説明する。インバータチェーン150は、コンパレータクロックカウンタクロック生成回路部13から図5Aに示すコンパレータクロックCompCKが入力され、入力コンパレータクロックCompCKを遅延して、複数の出力端子のそれぞれから互いに異なる時間遅延された遅延クロックD/S151a及び151bへ供給する。コンパレータクロックCompCKはコンパレータクロックCP1として外部へ出力される一方、2入力AND回路152aの一方の入力端子に供給される。D/S151aは、インバータチェーン150から供給される複数の遅延クロックのうち選択した1つの遅延クロックをAND回路152aへ出力する。インバータチェーン160から取り出す信号は、入力信号CompCKと同極性のみとする。図5Bにb1,b2,b3で示すクロックは、D/S151aにより選択された遅延クロックを示す。AND回路152aは、D/S151aにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックCompCKとの論理積をとり、図5Cに実線で示すような信号を出力する。容量153aは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、AND回路152aの出力信号を平滑化してコンパレータ154aの非反転入力端子に供給する。コンパレータ154aの非反転入力端子に供給される平滑化された電圧は、図5Cに点線で示され、AND回路152aに供給される2つのクロックの位相差が1/4周期すなわち90°であるときには、ロジックLSIの電源電圧ここでは、18Vの1/4倍の045Vとなる。そこで、コンパレータ154aは、AND回路152aに供給される2つのクロックの位相差が1/4周期すなわち90°であるか否かを判定するために、その非反転入力端子に供給される平滑化された電圧を反転入力端子に供給される045Vと大小比較し、平滑化された電圧が045Vより小さい時にはローレベルの電圧を出力し、045V以上のときにはハイレベルの電圧を出力する。アップダウンカウンタ155aはコンパレータ154aから計数方向制御端子udに印加される信号比較結果がローレベルのとき調整CKをアップカウントし、ハイレベルのとき調整CKをダウンカウントし、そのカウント値をD/S151aのセレクト端子selに選択信号として印加する。従って、アップダウンカウンタ155aは、上記の平滑化された電圧が045Vであるときを境にして計数方向が切り替わる。D/S151aは、入力されるセレクト信号の値が増加していく時には、インバータチェーン150から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が大なる遅延クロックを選択し、逆に入力されるセレクト信号の値が減少していく時には、インバータチェーン150から供給される遅延クロックのうち、それまで出力していた遅延クロックよりも遅延時間が小なる遅延クロックを選択するように設定されている。この結果、AND回路152aに供給される2つのクロックの位相差が丁度1/4周期すなわち90°の時に、アップダウンカウンタ155aはアップカウント動作とダウンカウント動作とが交互に切り替わる状態となり、調整CKの周期でその状態を繰り返し安定する。この調整CKの周期をコンパレータクロックの位相差を充分に積分できる程度に長くすることで、遅延を設定できる。このようにして、D/S151aは、AND回路152aに供給される図5Aに示したコンパレータクロックCompCKすなわち、CP1に対して、丁度90°の位相差のある図5Bにb2で示す遅延クロックを選択出力した状態で安定する。この図5Bにb2で示す遅延クロックはコンパレータクロックCP2として外部へ出力される。一方、上記の動作と並行してインバータ156は図5Aに示したコンパレータクロックCompCKすなわち、CP1を極性反転して図5D示すコンパレータクロックCP3を生成し、外部へ出力すると共にAND回路152bの一方の入力端子に供給する。AND回路152bは、D/S151bにより選択出力された遅延クロックを極性反転した遅延クロックと入力コンパレータクロックCP3との論理積をとり、図5Eに実線で示すような信号を出力する。容量153bは、ドライバロジックの出力インピーダンス又は直列抵抗を明示的に挿入した場合はその抵抗と共に積分回路を構成しており、AND回路152bの出力信号を平滑化してコンパレータ154bの非反転入力端子に供給する。コンパレータ154bの非反転入力端子に供給される平滑化された電圧は、図5Eに点線で示され、AND回路152bに供給される2つのクロックの位相差が1/4周期すなわち90°であるときには、ロジックLSIの電源電圧ここでは、18Vの1/4倍の045Vとなる。コンパレータ154b及びアップダウンカウンタ155bは、コンパレータ154a及びアップダウンカウンタ155aと同様の動作を行う。また、D/S151bもD/S151aと同様の選択動作を行う。この結果、AND回路152bに供給される2つのクロックの位相差が丁度1/4周期すなわち90°の時に、アップダウンカウンタ155bはアップカウント動作とダウンカウント動作とが交互に切り替わる状態で安定し、D/S151bは、AND回路152bに供給される図5Dに示したコンパレータクロックCP3に対して、丁度90°の位相差のある図5Fに示す遅延クロックを選択出力した状態で安定する。この図5Fに示す遅延クロックはコンパレータクロックCP4として外部へ出力される。以上の自動位相調整動作はランプ信号を実際にサンプリングする期間以外で行われる。例えば、電源投入時のみの数フレーム期間とか、各フレームのブランキング期間などにて位相調整動作を行い、自動位相調整動作終了時点で調整CKの入力を停止して、D/S151a及び151bの遅延クロック出力を固定とする。これらは例えば液晶表示装置の駆動素子内のレジスタの設定でコントロールすることが可能である。このような構成の本実施の形態によれば、以下のような効果が得られる。例えばFHDの液晶表示装置において10ビットDACを用いた場合、120Hzのフレームレートでのカウンタクロック周波数Fcは10ビットが1024階調になるため、次式が成立する。Fc=1/――――1ここでTHはFHD素子で120Hzフレームレートの時の1H時間1フレームを1画面のライン数1080で割った時間より実際の1Hの時間は短くなるため、ここでは上記の1H時間THは以下の数値と考える。1/120/1080=7716μs>TH=64μs―――22式の64μsを1式に代入すると、カウンタクロック周波数FcはFc≒160MHzとなる。つまり、120Hzのフレームレートでのカウンタクロック周波数は約160MHzとなる。この10ビットDACのビット数を2ビット拡張して12ビットにするには、同じカウント時間の場合、単純にカウンタクロックの周波数を上記の4=22倍の約640MHzにする必要がある。しかし、本実施の形態の液晶表示装置10では、位相の異なる4本のコンパレータクロックを用いてランプ信号のサンプリング位置を増加するようにしているため、カウンタクロック周波数を上げる必要がなく、よって簡単な回路変更でDACのビット数の2ビット拡張が実現できる。また、本実施の形態の液晶表示装置10によれば、位相が異なる4本のコンパレータクロックを用いるが、カウンタクロック周波数を上げないため、全体としては消費電力をあまり増加させることなくフレームレートの高速化に対応することができる。また、本実施の形態の液晶表示装置10では、コンパレータクロックの位相をずらすだけで、DACのビット数を増加させることができるため、正確なレベル変化をするランプ信号を用いることで、DACのビット数に対応して階調が増加する特性所謂単調増加性を確保することができる。更に、本実施の形態の液晶表示装置10では、装置内部で1本のコンパレータクロックから位相の異なる4本のコンパレータクロックを生成しているため、外部信号入力端子の増加がなく、コストの増加を抑えることができる。なお、本発明は以上の実施の形態に限定されるものではなく、例えば、2n本位相ずらしコンパレータクロック生成回路部15は図4の構成ではコンパレータクロックの位相を1/4周期に設定したが、これ以外の周期に設定する場合もコンパレータ電圧Vcpを以下のようにすれば実現できる。Vcp=VDD×1/2nVDD:ロジックLSIの電源電圧n:DACの拡張するビット数これは基準となるコンパレータクロックからの位相をずらす場合である。"