"ゲート電極と、前記ゲート電極の上側に形成される結晶化された第1の半導体層と、前記第1の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第1の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第1の半導体層との間に介在する第2の半導体層と、を有する表示装置であって、前記第2の半導体層は、前記第1の半導体層と接触して結晶化されて形成される第1部分と、前記第1部分よりも結晶性が低い第2部分を有する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記ゲート電極と前記第1の半導体層の間に形成される絶縁層を有し、前記第2の半導体層の前記第1部分は、前記第1の半導体層上に形成され、前記第2の半導体層の前記第2部分は、前記絶縁層上に形成される、ことを特徴とする表示装置。請求項1又は2に記載された表示装置は、前記第1の半導体層の側壁に形成される側壁酸化膜をさらに有する、ことを特徴とする表示装置。請求項2に記載された表示装置であって、前記第2の半導体層の前記第1部分は、前記第2の半導体層の前記第2部分よりも厚く形成される、ことを特徴とする表示装置。請求項1に記載された表示装置は、前記第2の半導体層上に、不純物が添加されて形成される第3の半導体層をさらに有する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記第2の半導体層は、不純物が添加されて形成される、ことを特徴とする表示装置。請求項6に記載された表示装置であって、前記第1の半導体層の上面には、不純物が添加され、前記第2の半導体層は、前記第1の半導体層の上面よりも高い不純物濃度を有する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記第2の半導体層は、ゲルマニウムを含有する、ことを特徴とする表示装置。請求項1に記載された表示装置であって、前記第2の半導体層は、カーボンを含有する、ことを特徴とする表示装置。ゲート電極と、前記ゲート電極の上側に形成される結晶化された第1の半導体層と、前記第1の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第1の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第1の半導体層との間に介在する第2の半導体層と、を有する表示装置の製造方法であって、前記第2の半導体層は、キャリアガスの流量に対する原料ガスの流量が10分の1以下の比率で成膜されて形成されることにより、前記第2の半導体層には、前記第1の半導体層と接触して結晶化される第1部分と、前記第1部分よりも結晶性が低い第2部分とが形成される、ことを特徴とする表示装置の製造方法。ここで、薄膜トランジスタのチャネル層に、非晶質の半導体層の代わりに結晶性の半導体層を用いる場合には、薄膜トランジスタの性能として、電気移動度やオン電流が増大する。しかしながら、結晶性の半導体層を用いる場合には、非晶質の半導体層を用いる場合と比べてドレイン領域に高電界が印加される際のオフ電流が上昇しやすくなる。本発明は、上記に鑑みて、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することを目的とする。上記課題を解決するため、本発明にかかる表示装置は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第1の半導体層と、前記第1の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第1の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第1の半導体層との間に介在する第2の半導体層と、を有する表示装置であって、前記第2の半導体層は、前記第1の半導体層と接触して結晶化されて形成される第1部分と、前記第1部分よりも結晶性が低い第2部分を有する、ことを特徴とする。また、本発明にかかる表示装置の一態様では、前記ゲート電極と前記第1の半導体層の間に形成される絶縁層を有し、前記第2の半導体層の前記第1部分は、前記第1の半導体層上に形成され、前記第2の半導体層の前記第2部分は、前記絶縁層上に形成される、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第1の半導体層の側壁に形成される側壁酸化膜をさらに有する、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第2の半導体層の前記第1部分は、前記第2の半導体層の前記第2部分よりも厚く形成される、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第2の半導体層上に、不純物が添加されて形成される第3の半導体層をさらに有する、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第2の半導体層は、不純物が添加されて形成される、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第1の半導体層の上面には、不純物が添加され、前記第2の半導体層は、前記第1の半導体層の上面よりも高い不純物濃度を有する、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第2の半導体層は、ゲルマニウムを含有する、ことを特徴としてもよい。また、本発明にかかる表示装置の一態様では、前記第2の半導体層は、カーボンを含有する、ことを特徴としてもよい。また、上記課題を解決するため、本発明にかかる表示装置の製造方法は、ゲート電極と、前記ゲート電極の上側に形成される結晶化された第1の半導体層と、前記第1の半導体層の上側に形成される、ソース電極およびドレイン電極と、前記第1の半導体層の側方から延伸して、前記ソース電極及び前記ドレイン電極のうちの一方と前記第1の半導体層との間に介在する第2の半導体層と、を有する表示装置の製造方法であって、前記第2の半導体層は、キャリアガスの流量に対する原料ガスの流量が10分の1以下好ましくは100分の1以下の比率で成膜されて形成されることにより、前記第2の半導体層には、前記第1の半導体層と接触して結晶化される第1部分と、前記第1部分よりも結晶性が低い第2部分とが形成される、ことを特徴とする。本発明によれば、オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置およびその製造方法を提供することができる。以下、本発明の実施の形態について、図面を参照しながら説明する。本発明の第1の実施形態に係る表示装置は、IPSInPlaneSwitching方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置された薄膜トランジスタ基板と、当該薄膜トランジスタ基板と対向し、カラーフィルタが設けられた対向基板と、両基板に挟まれた領域に封入された液晶材と、を含んで構成される。図1は、上記の液晶表示装置の薄膜トランジスタ基板B1の等価回路図を示す図である。同図で示されるように、薄膜トランジスタ基板B1では、多数の走査信号線GLが互いに等間隔を置いて図中横方向に延びており、また、多数の映像信号線DLが互いに等間隔をおいて図中縦方向に延びている。そして、走査信号線GL及び映像信号線DLにより碁盤状に並ぶ画素領域のそれぞれが区画されている。また、各走査信号線GLと平行に、共通信号線CLが図中横方向に延びている。また、図2は、薄膜トランジスタ基板B1における1つの画素領域の拡大平面図を示す図である。同図で示されるように、走査信号線GL及び映像信号線DLにより区画される画素領域の隅には、MISMetalInsulatorSemiconductor構造を有する薄膜トランジスタが形成されて、そのゲート電極GTが走査信号線GLに接続され、そのドレイン電極DTが映像信号線DLに接続される。そして、各画素領域には一対の画素電極PX及び対向電極CTが形成されて、画素電極PXは薄膜トランジスタのソース電極STに接続され、対向電極CTはコモン信号線CLに接続される。以上のような構成において、各画素の対向電極CTには共通信号線CLを介して基準電圧が印加され、走査信号線GLにゲート電圧が印加されることにより画素行が選択される。また、その選択のタイミングにおいて、各映像信号線DLに映像信号が供給されることにより、各画素の画素電極PXに映像信号の電圧が印加される。これにより、画素電極PXと対向電極CTの間の電位差に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。次に、本実施形態における薄膜トランジスタについて詳しく説明をする。図3は、図2におけるIII-III断面を示す図である。図3で示されるように、本実施形態における薄膜トランジスタでは、ゲート電極GTの上側に、ゲート絶縁層GIを介して第1の半導体層MSが形成される。この第1の半導体層MSは、ゲート電極GTに印加される電圧に従って、ドレイン電極DTとソース電極ST間の電流を制御するチャネル層になっており、本実施形態における第1の半導体層MSは、微結晶シリコンμc-Siで構成される。またさらに、第1の半導体層MS上には、エッチングストッパーとしての機能を有する絶縁膜ESが形成されて、さらに、第1の半導体層MSの上側には、絶縁膜ESの一部と重なりつつ、ソース電極STおよびドレイン電極DTが形成される。ここで、第1の半導体層MSにおけるソース電極側端部とドレイン電極側端部は、絶縁膜ESから露出されている。そして、ソース電極側端部とソース電極STの間、および、ドレイン電極側端部とドレイン電極DTとの間には、第2の半導体層SLと第3の半導体層OCとが介在している。ここで特に、第2の半導体層SLは、後述するような成膜条件を設定することにより、第1の半導体層MSと接触することにより結晶化されて形成される第1部分SLaと、第1部分SLaよりも結晶性が低い第2部分SLbと、を有して形成される。第1部分SLaは、第2の半導体層SLの成膜時に、第1の半導体層MSから結晶が成長することにより形成され、図3の図中上側に進むに従って、絶縁膜ESから離れつつ外側へと広がるように結晶が成長して形成される。本実施形態では、第1部分SLaは、第1の半導体層MSの上面に接して形成され、第2部分SLbは、ゲート絶縁層GIの上面に接して形成され、第1部分SLaは微結晶シリコンであって、第2部分SLbは非晶質シリコンとなっている。また、第3の半導体層OCは、ソース電極ST及びドレイン電極DTと第2の半導体層SLとの間でオーミックコンタクトをとるための層となっており、リン等の不純物が高濃度に添加された非晶質シリコンまたは微結晶シリコンで形成される。第2の半導体層SLおよび第3の半導体層OCは、ソース電極ST及びドレイン電極DTをマスクとしてエッチングされるため、これらは平面的にみて、ソース電極STとドレイン電極DTと同一のパターン形状となっている。第2の半導体層SL等は、第1の半導体層MSの側方から延伸して第1の半導体層MSに乗り上げるように形成され、絶縁膜ESから露出している第1の半導体層MSを覆っている。また、本実施形態においては、第1の半導体層MSの側壁に側壁酸化膜OWが形成される。側壁酸化膜OWは、島状に形成される第1の半導体層MSの側壁が酸化されることにより形成される。以上のように、本実施形態の薄膜トランジスタでは、第2の半導体層SLが配置されることにより、ドレイン電極DT及びソース電極STと、ゲート電極GT間の距離が拡大する。そしてこれにより、負ゲート電圧増大時にドレイン電極DTおよびゲート電極GT間にかかる電界の強度が緩和されて、オフ電流の発生が抑制される。また、ソースドレイン電極と第1の半導体層MSの主要な電流経路となる第1部分SLaは、第2部分SLbよりも電気伝導度が高いことから、オン電流の低下が抑制される。図4は、上述の薄膜トランジスタのゲート電圧とドレイン電流の特性を示すグラフである。同図で示されるように、本実施形態の薄膜トランジスタでは、オン電流が確保されて、かつ、オフ電流が低減されている。また、図5は、ドレイン電極DTおよびゲート電極GT間に強電界が印加される際の、第1の半導体層MSの側方におけるエネルギーバンド構造を示す図である。同図で示されるように、絶縁性が高く広いバンドギャップを有する側壁酸化膜OWが存在することにより、負ゲート電圧増大時において、第1の半導体層MSの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。また、側壁酸化膜OWの絶縁性や厚みが不十分であっても、側壁酸化膜OWにより、第1の半導体層MSの側方への結晶の成長が抑制される。このため側壁酸化膜OWの側方には、第1の半導体層MS上に形成される第1部分SLaよりも結晶性が低い第2部分SLbが形成される。第2部分SLbは、第1の半導体層MSや第1部分SLaよりも広いバンドギャップを有しているので、負ゲート電圧増大時におけるキャリア生成がさらに抑制されることになる。以上から、本実施形態のように、第1の半導体層MSの側壁に側壁酸化膜OWを形成して、側方への結晶の成長を抑制するのが好適であり、これにより、第1の半導体層MSの側方で発生しうる強電界によるオフ電流が抑制される。以上では、本実施形態における薄膜トランジスタ基板B1に形成される薄膜トランジスタの構造について説明した。以下では、薄膜トランジスタを製造する方法について、図6A~図6Fを用いて説明する。まず図6Aで示すように、ガラス基板等の透明基板GAに、ゲート電極GTが形成されて、さらに、このゲート電極GTを被覆するようにゲート絶縁層GIおよび第1の半導体層MSが成膜される。ゲート電極GTは、例えばモリブデン等の導電性の金属が成膜されて、リソグラフィ工程とエッチング工程を経てその形状が図6Aに示すように加工される。また、ゲート絶縁層GIは、例えば二酸化シリコンがCVD法によって積層される。そして、本実施形態における第1の半導体層MSは、まず、プラズマCVD法により、微結晶シリコンがゲート絶縁層GI上に直接成膜される。次に、図6Bで示されるように、リソグラフィ工程を経て、レジストRESが形成される。第1の半導体層MSは、レジストRESをマスクとしてエッチングすることにより島状に加工される。また図6Cは、島状に加工された第1の半導体層MSの側壁に、側壁酸化膜OWが形成された様子を示す図である。この側壁酸化膜OWは、レジストRESを除去する際のオゾンアッシングにより第1の半導体層MSの側壁を酸化して形成してもよいし、また、例えば、レジストRESを除去する前に、オゾン水処理を施すことにより形成してもよい。そして、図6Dで示されるように、エッチングストッパーとして機能する絶縁膜ESを形成する。この絶縁膜ESは、側壁酸化膜OWを形成した後に、CVD法により二酸化シリコン等を成膜し、リソグラフィ工程およびエッチング工程を経て図6Dで示すような形状に加工される。絶縁膜ESは、図6D等で示されるように、第1の半導体層MS上に配置されて、第1の半導体層MSのソース電極側の端部およびドレイン電極側の端部が、絶縁膜ESから露出される。絶縁膜ESの形成後は、図6Eで示されるように、第2の半導体層SLと、第3の半導体層OCと、ソースドレイン電極ST,DTの材料が順番に成膜される。まず、第2の半導体層SLは、プラズマCVD法によって成膜され、原料ガスとしては、例えばSiH4モノシランやSi2H6ジシランなどのシリコンの水素化ガスや、SiF4フッ化シランなどのハロゲン化ガスが用いられ、H2、He、Arなどのキャリアガスを原料ガスと同時に供給される。本実施形態では、上述したように、下地が微結晶層となる部分に微結晶層が成長し、下地が絶縁層となる部分に、結晶性が不良な微結晶層や非晶質層が形成される。このようにして第2の半導体層SLを形成するためには、原料ガスであるモノシランの流量を、キャリアガスである水素の流量に対して少なくすればよく、モノシランと水素の流量比を、例えば1/100以下とするのが好適である。また、成膜温度は室温以上とすれば適用可能であるが、200°C以上400度以下とするのが好適であり、成膜圧力については、例えば、2torr以下に設定すればよい。プラズマCVD装置としては、平行平板型の電極構造を有するものを用いればよい。その後、第2の半導体層SLの上面に接して、非晶質シリコンにより第3の半導体層OCが成膜され、第3の半導体層OCの上面に接してソースドレイン電極ST,DTが成膜される。第3の半導体層OCは、CVD法による非晶質シリコンの成膜時に不純物が添加されて形成され、ソースドレイン電極ST,DTは、スパッタリング法により、アルミニウム又はアルミニウムを含む合金で形成される。なお、第3の半導体層OCは、非晶質シリコンによる成膜後に、不純物が打込まれて形成されてもよい。さらに、第3の半導体層OCは、微結晶シリコンでもよい。ソースドレイン電極ST,DTの材料が成膜された後には、図6Fで示されるように、第2の半導体層SLと、第3の半導体層OCと、ソース電極STおよびドレイン電極DTの形状が加工される。これらは、フォトリソグラフィ工程およびエッチング工程を経て加工されて、第3の半導体層OC及び第2の半導体層SLは、ドレイン電極DT等と同じパターン形状で積層されることとなる。なお、最後に、パッシベーション膜PAがプラズマCVD法により窒化シリコンで形成されて、図3で示すような薄膜トランジスタが形成される。なお、本実施形態では、第1の半導体層MSを、CVD法により直接成膜される微結晶シリコン層としているが、CVD法によって成膜される非晶質シリコンに熱処理を施すことすることにより結晶化された微結晶シリコンであってもよい。また、CVD法によって成膜される非晶質シリコンが、エキシマレーザ、もしくはRTARapidThermalAnneal法により結晶化された多結晶シリコンであってもよく、第1の半導体層MSが結晶性を有する半導体層で形成されればよい。なお、本実施形態における微結晶シリコンは、結晶粒径が10nm以上100nm程度以下の範囲にあり、その結晶粒径は、反射電子線回折やラマン分光法等によって確認することができる。なお、本実施形態の表示装置は、IPS方式の液晶表示装置となっているが、VAVerticallyAligned方式やTNTwistedNematic方式等のその他の方式の駆動方式の液晶表示装置であってもよいし、有機EL表示装置等の他の表示装置であってもよい。[第2の実施形態]次に、本発明の第2の実施形態に係る表示装置について説明する。図7は、第2の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図2の拡大平面図におけるIII-III断面に相当する断面図である。第2の実施形態における薄膜トランジスタでは、第1の半導体層MS上に形成される第1部分SLaと、ゲート絶縁層GI上に形成される第2部分SLbとが、異なる厚みで形成されており、第2部分SLbの厚みが第1部分SLaよりも薄くなっている。このため、第1部分SLaによってゲート電極GTとドレイン電極DTの間隔を維持しつつ、さらに、第1の実施形態の場合よりも、ガラス基板GA側からの光照射によるキャリア発生を抑制することができる。このような点を除き、第2の実施形態における薄膜トランジスタは、第1の実施形態と同様であるため、説明を省略する。次に、第2の実施形態における第2の半導体層SLの成膜について説明をする。第2の実施形態では、プラズマCVDや熱CVDを利用するが、第1の実施形態において適用する成膜条件よりも、キャリアガスに対して原料ガスをさらに希釈したり、成膜圧力を低下させたりすればよい。このようにすることで、非晶質成分がキャリアガスによってエッチングされやすくなり、第1の半導体層MS上では非晶質成分が少ない結晶性の膜が成長しやすくなる。図8は、第2の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図で示されるように、成膜時間tdでは、第1部分SLaの膜厚は、daとなり、第2部分SLbの膜厚は、dbとなり、第2の半導体層SLの第1部分SLaと第2部分SLbの膜厚を変化させることが可能となる。[第3の実施形態]次に、本発明の第3の実施形態に係る表示装置について説明する。図9は、第3の実施形態における薄膜トランジスタ基板B1の1つの画素領域の拡大平面図を示す図であり、図10は、図9のX-X断面を示す図である。図10で示されるように、第3の実施形態における薄膜トランジスタは、チャネルエッチ型の薄膜トランジスタとなっている。また、第3の実施形態においては、第3の半導体層OCが形成されず、第1部分SLaと第2部分SLbを有する第2の半導体層SLに不純物が添加される。これらの点を除き、第3の実施形態に係る表示装置は、第1の実施形態と同様になっているため、説明を省略するものとする。図11A~図11Eは、第3の実施形態の薄膜トランジスタを製造する様子を示す図である。まず、図11Aで示されるように、ガラス基板等の透明基板GAに、ゲート電極GTが形成されて、このゲート電極GTを被覆するようにゲート絶縁層GIおよび第1の半導体層MSが成膜される。本実施形態は、チャネルエッチング型の薄膜トランジスタであるため、第1の実施形態の場合よりも第1の半導体層MSを厚く形成している。次に、図11Bで示されるように、リソグラフィ工程を経て、レジストRESが形成される。そして、第1の半導体層MSは、このレジストRESによって島状に加工され、さらに図11Cで示されるように、島状に加工された第1の半導体層MSの側壁に、側壁酸化膜OWが形成される。そして、図11Dで示されるように、第2の半導体層SLと、ソースドレイン電極ST,DTの材料を順番に成膜する。第2の半導体層SLの成膜時には、第1の実施形態の場合と同様に原料ガス及びキャリアガスが供給されるとともに、さらにドーピングガスとして、ホスフィンPH3やその水素希釈ガスが同時に成膜装置内に供給される。以上のようにして、第2の半導体層SLが形成されるため、第2の半導体層SLは、不純物が添加された半導体層となり、ソースドレイン電極ST,DTとオーミックコンタクトをとる。また、第2の半導体層SLは、第1の半導体層MSの上面と接触する部分において、結晶が成長することにより形成される第1部分SLaを有し、絶縁層GIや側壁酸化膜OWと接する部分に第1部分SLaよりも結晶性が低い第2部分SLbを有している。ソースドレイン電極ST,DTの材料の成膜後は、図11Eで示されるように、ソース電極STおよびドレイン電極DTの形状と、第2の半導体層SLの形状が加工され、さらに第1の半導体層MSの一部がエッチングにより浸食される。その後、パッシベーション膜PAがプラズマCVD法により窒化シリコンで形成されて、図10で示すような薄膜トランジスタが形成される。[第4の実施形態]次に、本発明の第4の実施形態に係る表示装置について説明する。図12は、第4の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第3の実施形態の図9の拡大平面図におけるX-X断面に相当する断面図である。第4の実施形態における薄膜トランジスタは、図12で示されるように、第3の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第2の半導体層SLとソースドレイン電極ST,DTの間に、不純物が高濃度に添加された第3の半導体層OCが形成される点と、第2の半導体層SLに不純物が添加されない点で、第3の実施形態とは異なっている。第4の実施形態の表示装置は、これらの点を除き、第3の実施形態と同様になっているため説明を省略する。第4の実施形態における薄膜トランジスタは、第3の実施形態の場合とは異なり、第2の半導体層SLとは別に第3の半導体層OCが形成されて、ゲート電極GTおよびドレイン電極DT間の距離を増大できるため、第3の実施形態の場合と比べてオフ電流の発生が抑制される。また、第4の実施形態における薄膜トランジスタでは、側壁酸化膜OWに、不純物が添加された半導体層が接触しないことから、第3の実施形態の場合と比べて、オフ電流の発生が抑制される。[第5の実施形態]次に、本発明の第5の実施形態に係る表示装置について説明する。図13は、第5の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、第3の実施形態の図9の拡大平面図におけるX-X断面に相当する断面図である。第5の実施形態における薄膜トランジスタは、図13で示されるように、第3の実施形態と同様にチャネルエッチング型の薄膜トランジスタとなっているが、第1の半導体層MSが、低濃度不純物領域LDを含んで形成される点で異なっている。この点を除き、第5の実施形態における薄膜トランジスタは、第3の実施形態と同様であり、同様である点についての説明を省略するものとする。低濃度不純物領域LDは、プラズマCVD法により第1の半導体層MSの上面部分を成膜する際に、不純物が添加されることにより形成される。また、低濃度不純物領域LDは、不純物が添加されて形成される第2の半導体層SLよりも低い不純物濃度で形成される。[第6の実施形態]次に、本発明の第6の実施形態に係る表示装置について説明する。図14は、第6の実施形態に係る表示装置の薄膜トランジスタの断面を示す図であり、図2の拡大平面図におけるIII-III断面に相当する断面図である。第6の実施形態における薄膜トランジスタは、図14で示されるように、第2の実施形態と同様のチャネルストッパ型の薄膜トランジスタとなっているが、第2の半導体層SLに、ゲルマニウムGeが含まれて構成される点で、第2の実施形態の薄膜トランジスタとは異なっている。第2の半導体層SLにゲルマニウムが含まれることにより、成膜時に形成される第1部分SLaと第2部分SLbの厚みの差を、第2の実施形態の場合と比べて増大することが可能となる。このような点を除き、第6の実施形態における薄膜トランジスタは、第2の実施形態と同様であり、同様である点についての説明を省略するものとする。図15は、第6の実施形態において適用する成膜条件での成膜時間と膜厚の関係を示すグラフである。同図においては、第5の実施形態における第1部分SLaと第2部分SLbの成膜時間と膜厚の関係が実線で示されており、さらに第2の実施形態における第1部分SLaと第2部分SLbの成膜時間と膜厚の関係が破線で示されている。第6の実施形態において、第2の半導体層SLをプラズマCVDで成膜する際には、第1の実施形態で説明したような原料ガスやキャリアガスと共に、さらに、ゲルマニウムを含む原料ガスが供給される。これにより、膜表面の成長サイトを終端しているH原子の脱離が促進されることから、第1の半導体層MSに接触する部分の成膜速度を増大させることが可能となる。また、シリコン酸化膜などの絶縁層上に形成される部分では、シリコン酸化膜に含まれる酸素原子と結合し、GeOとして気相空間に脱離するため、第1の半導体層MS上と比べて成膜時間が遅くなる。図15で示されるように、第2の半導体層SLがゲルマニウムを含有する場合には、第2の実施形態の場合よりも、同じ成膜時間tdに膜厚比dag/dbgを増大させることができる。このため、さらに、ガラス基板GA側からの光照射によるキャリア発生を抑制することができる。[第7の実施形態]次に、本発明の第7の実施形態に係る表示装置について説明する。第7の実施形態に係る表示装置の薄膜トランジスタは、第2の半導体層SLにカーボンCを含有している点を除き、第1の実施形態と同様である。図16は、第7の実施形態の薄膜トランジスタにおいて、ドレイン電極DTとゲート電極STに強電界が印加される際の、第1の半導体層MSの側方のエネルギーバンド構造を示す図である。同図で示されるように、第2部分SLbにカーボンが含有されることにより、エネルギーバンドギャップが拡大する。これにより、負ゲート電圧増大時において、第1の半導体層MSの側方に強電界が印加されても、バンド間トンネリングによるキャリア生成が抑制される。第2の半導体層SLの成膜には、例えばプラズマCVD法や熱CVD法を利用して、第1の実施形態に適用した各条件に加え、例えばCの原料ガスとしてCH3SiH3モノメチルシランやメタンCH4等の炭化水素ガス、またはその希釈ガスを同時に流せばよい。以上のように、本発明の各実施形態について説明をしたが、本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成、又は同一の目的を達成することができる構成でおきかえることが出来る。"