炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、前記ドリフト層2の上もしくは表層部に第2導電型の炭化珪素からなるベース層3を形成する工程と、前記ベース層3内における該ベース層3の表層部に第1導電型不純物をイオン注入したのち、前記イオン注入された第1導電型不純物を活性化させることにより、前記ドリフト層2よりも高不純物濃度となる第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、エッチングにより、前記ベース層3を貫通して前記ドリフト層2に達するトレンチ6を形成する工程と、前記トレンチ6の表面にゲート絶縁膜7を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜7の上にゲート電極8を形成する工程と、前記ソース領域4および前記ベース層3に電気的に接続されるソース電極9を形成する工程と、前記基板1の裏面側にドレイン電極11を形成する工程と、を含み、前記トレンチ6を形成する工程では、前記トレンチ6を形成する前に、基板表面の平坦化を行う平坦化工程を行い、この平坦化工程の後に前記トレンチ6を形成するためのエッチングを行うことを特徴とするトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。前記平坦化工程では、前記基板表面の表面粗さRaを1nm以下とする平坦化を行うことを特徴とする請求項1に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。前記平坦化工程では、前記基板表面の表面粗さRaを0.5nm以下とする平坦化を行うことを特徴とする請求項1に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。前記平坦化工程では、前記基板表面の表面粗さRaを0.3nm以下とする平坦化を行うことを特徴とする請求項1に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。前記ソース領域4の形成工程の後に、前記ソース領域4および前記ベース領域3の表面を基板表面として前記平坦化工程を行うことを特徴とする請求項1ないし4のいずれか1つに記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。前記ソース領域4の形成工程の前に、前記ベース領域3の表面を基板表面として前記平坦化工程を行うことを特徴とする請求項1ないし4のいずれか1つに記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。トレンチゲート構造のトランジスタ等を備えたSiC半導体装置では、高いチャネル移動度、ゲート酸化膜の信頼性がデバイス性能を決める重要な因子となっている。チャネル移動度やゲート酸化膜の信頼性には、トレンチ側面の平坦性平滑性が影響するため、できるだけ平坦なトレンチの内壁面上にゲート酸化膜を形成することが望ましい。しかしながら、現状のトレンチゲート構造のトランジスタのトレンチ側面は、表面粗さRaが数nm~数十nm程度であり、平坦性が悪い。図8は、トレンチ形成時のトレンチ側面の平坦性を調べたときの様子を示す図であり、aがトレンチ側面の様子を示した図、bがaのA-A矢視断面図である。なお、図8aでは、トレンチの側面を斜め方向から見た図に相当し、図8bは紙面上下方向をトレンチの長手方向としてトレンチを上方から見たときの図に相当している。この図に示されるように、トレンチ側面に凹凸が形成されており、平坦性が悪くなっていることが判る。期待するチャネル移動度やゲート酸化膜の信頼性を得るためには、トレンチ側面の表面粗さRaが10nm以下、望ましくは表面粗さRaが1nm以下の平坦性が要求され、現状では十分なチャネル移動度やゲート酸化膜の信頼性を得ることができない。本発明は上記点に鑑みて、トレンチ側面の平坦性を向上させ、チャネル移動度やゲート酸化膜の信頼性を向上させることができるトレンチゲート構造のトランジスタを備えたSiC半導体装置の製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、トレンチゲート構造のSiC半導体装置の製造方法において、トレンチ6を形成する工程では、トレンチ6を形成する前に、基板表面の平坦化を行う平坦化工程を行い、この平坦化工程の後にトレンチ6を形成するためのエッチングを行うことを特徴としている。このように、トレンチ6を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。このため、トレンチ6を形成した際に、トレンチ6の側面の平坦性を向上させることが可能となる。これにより、トレンチゲート構造のトランジスタとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。例えば、請求項2に記載したように、平坦化工程では、基板表面の表面粗さRaを1nm以下とする平坦化を行うと好ましい。このように、平坦化工程により、トレンチ6を形成する前に基板表面の平坦度について表面粗さRaが1nm以下となるようにすると、トレンチ6の側面の表面粗さRaを10nm以下にすることができ、高いチャネル移動度やゲート信頼性を得ることが可能となる。また、請求項3に記載したように、平坦化工程では、基板表面の表面粗さRaを0.5nm以下とする平坦化を行うと好ましく、請求項4に記載したように、平坦化工程では、基板表面の表面粗さRaを0.3nm以下とする平坦化を行うと更に好ましい。ゲート絶縁膜7の寿命のバラツキを抑制することで、より信頼性の高いSiC半導体装置とすることが可能になるが、このバラツキを±1以下に抑えるためには、トレンチ6の側面の表面粗さRaをゲート絶縁膜7の膜厚の1以下に抑えるのが望ましい。このため、ゲート絶縁膜7の膜厚が100nm程度とする場合には、トレンチ6の側面の表面粗さRaが1nm以下となるようにするのが望ましく、これを実現するには平坦化時の基板表面の表面粗さRaが0.5nm以下、より好ましくは0.3nm以下であれば良い。このような平坦化工程は、請求項5に記載したように、ソース領域4の形成工程の後にトレンチ6の形成工程を行う場合には、ソース領域4の形成工程の後のソース領域4およびベース領域3の表面を基板表面として行われる。また、請求項6に記載したように、ソース領域4の形成工程の前にトレンチ6の形成工程を行う場合には、平坦化工程は、ベース領域3の表面を基板表面として行われる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。ここでは、SiC半導体装置に備えられるトレンチゲート構造のトランジスタとして反転型の縦型MOSFETを例に挙げて説明する。図1は、本実施形態にかかるトレンチゲート構造の縦型MOSFETの断面図である。この図は、MOSFETの1セル分を抽出したものに相当する。本図ではMOSFETの1セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。図1に示すMOSFETは、SiCからなるn型基板1が半導体基板として形成されている。n型基板1は、窒素等のn型不純物濃度が例えば1.0×1019/cm3とされ、厚さが300μm程度とされている。このn型基板1の表面には、窒素等のn型不純物濃度が例えば3.0×1015~1.0×1016/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2が形成されている。n型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付けることもできる。例えば、n型ドリフト層2のうちn型基板1側の方がn型基板1から離れる側よりも高濃度となるようにすることもできる。逆に、n型ドリフト層2のうちの表層部の濃度を高くしても良い。このように、n型ドリフト層2の一部の不純物濃度を高濃度にすると内部抵抗を低減できるため、オン抵抗を低減することが可能となる。このn型ドリフト層2の表面もしくは表層部にはp型ベース領域3が形成されており、さらに、p型ベース領域3の上層部分にはn型ソース領域4およびp型ベース領域3のコンタクト領域となるp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1016~2.0×1019/cm3、厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部におけるリン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型ベース領域3やn型ソース領域4およびp型コンタクト層5は、後述するトレンチゲート構造の両側に配置されている。そして、n型ソース領域4およびp型コンタクト層5は、ライン状とされたものが交互に配置されることで、ストライプ状にレイアウトされている。本実施形態では、これらn型ソース領域4およびp型コンタクト層5の長手方向は、トレンチゲート構造の長手方向と同方向とされている。また、p型ベース領域3およびn型ソース領域4を貫通してn型ドリフト層2に達するように、例えば幅が0.7~2.0μm、深さが2.0μm以上例えば2.4μmのトレンチ6が形成されている。トレンチ6は、セル毎に一本ずつ備えられ、各トレンチ6の長手方向が同方向に並べられることでストライプ状にレイアウトされている。このトレンチ6の側面と接するように上述したp型ベース領域3やn型ソース領域4が配置されている。さらに、トレンチ6の内壁面はゲート絶縁膜に相当するゲート酸化膜7で覆われており、ゲート酸化膜7の表面のドープトPoly-Siにて構成されたゲート電極8により、トレンチ6内が埋め尽くされている。ゲート酸化膜7は、トレンチ6の内壁面の熱酸化もしくはCVDにより形成されており、ゲート酸化膜7の厚みはトレンチ6の側面側と底部側共に100nm程度となっている。このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、紙面垂直方向を長手方向として延設されている。そして、各セル毎に備えられたトレンチゲート構造が紙面左右方向に並べられることでストライプ状とされている。また、n型ソース領域4およびp型コンタクト層5の表面やゲート電極8の表面には、ソース電極9やゲート配線図示せずが形成されている。ソース電極9およびゲート配線は、複数の金属例えばNi/Al等にて構成されており、少なくともn型SiC具体的にはn型ソース領域4やnドープの場合のゲート電極8と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC具体的にはp型コンタクト層5やpドープの場合のゲート電極8と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。これらソース電極9およびゲート配線は、層間絶縁膜10上に形成されることで電気的に絶縁されており、層間絶縁膜10に形成されたコンタクトホールを通じてソース電極9はn型ソース領域4およびp型コンタクト層5と電気的に接触させられ、図示しないがゲート配線はゲート電極8と電気的に接触させられている。そして、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極11が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。続いて、このように構成される本実施形態の反転型のトレンチゲート構造の縦型MOSFETの製造方法について説明する。図2および図3に、図1に示す縦型MOSFETの製造工程を示した断面図を示し、この図を参照して説明する。図2aに示す工程まず、窒素等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度のn型基板1を用意する。このn型基板1の表面に窒素等のn型不純物濃度が例えば3.0×1015~1.0×1016/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2をエピタキシャル成長させる。図2bに示す工程n型ドリフト層2の表面に、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1016~2.0×1019/cm3、厚さ2.0μm程度となるp型不純物層をエピタキシャル成長させることにより、p型ベース層3を形成する。なお、ここではp型ベース層3をエピタキシャル成長によって形成しているが、n型ドリフト層2の表層部にp型不純物をイオン注入することでp型ベース層3を形成しても良い。続いて、p型ベース層3の上に、例えばLTO等で構成されるマスク図示せずを成膜し、フォトリソグラフィ工程を経て、p型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物例えばボロンもしくはアルミニウム等をイオン注入する。そして、注入されたイオンを活性化することで、ボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のp型コンタクト層5を形成する。その後、マスクを除去する。さらに、再びマスク図示せずを成膜し、フォトリソグラフィ工程を経て、n型ソース領域4の形成予定領域上においてマスクを開口させる。その後、マスクの上方からn型不純物例えば窒素のイオン注入を行うことにより、n型ソース領域4を形成する。そして、マスクを除去した後、活性化アニール処理を行うことで注入されたイオンを活性化する。図2cに示す工程基板表面の平坦性を向上させるための平坦化工程を行う。具体的には、n型ソース領域4およびp型ベース層3の表面を基板表面として、基板表面の表面粗さRaが1nm以下となるように平坦化工程を行う。平坦化工程については、どのような手法を用いて行っても良いが、例えばCMPChemicalMechanicalPolishing、CARECAtalystReferredEtchingなどを用いることができる。このとき、表面粗さRaが1nm以下となるようにすればよいが、好ましくは0.5nm以下となるようにすると良く、より好ましくは0.3nm以下となるようにすると良い。図3aに示す工程p型ベース層3の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクで覆った状態で、例えばCF4O2やCl2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ6を形成する。この後、エッチングマスクを除去する。このようなエッチングを行ったとき、上記した図2cに示す工程において、基板表面の表面粗さRaを向上させておくことにより、トレンチ6を形成したときのトレンチ6の側面および底面の平坦性も向上させられることが確認された。例えば、基板表面の平坦化を行っていない場合に想定される表面粗さRaが100nmであった場合、トレンチ6の側面および底面の表面粗さRaは約100nmとなるが、平坦化処理によって基板表面の表面粗さRaを1nmにした場合には、トレンチ6の側面および底面の表面粗さRaは約10nmとなることが確認された。図4は、基板表面の表面粗さRaが100nmの場合と1nmの場合、それぞれについてトレンチ6を形成したときの様子を示した断面図である。また、図5は、基板表面の表面粗さRaが100nmの場合と1nmの場合、それぞれについてトレンチ6を形成し、トレンチ6の内壁にゲート酸化膜7を形成して故障時間と故障率との関係について調べた結果を示している。この図に記載したように、基板表面の表面粗さRaを100nmの場合のトレンチ6の側面の表面粗さRaは約100nmとなり、その場合には故障時間が短いにもかかわらず高い故障率となった。これに対して、基板表面の表面粗さRaを1nmにした場合にはトレンチ6の側面の表面粗さRaは約10nmとなり、その場合には故障時間が長くなり、3桁~4桁高くなるまでゲート酸化膜7の寿命を向上できた。このように、基板表面の平坦性とトレンチ6の側面の平坦性との間に相関があることを見出し、トレンチ6を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。トレンチゲート構造の縦型MOSFETにおけるトレンチ形成工程の流れは、イオン注入によるn型ソース領域4の形成、活性化アニール、トレンチ6の形成、ゲート酸化膜7の形成工程という順に行われるのが一般的であり、活性化アニール後にステップバンチングが発生する。また、SiCのエピタキシャル成長によってもステップバンチングが発生する。このようなステップバンチングが発生した後に、基板表面の平坦化工程を行うことなくトレンチ6を形成していることが、トレンチ6の側面の平坦性を低下させていると考えられる。このため、トレンチ6を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うことで、トレンチ6を形成した際に、トレンチ6の側面の平坦性を向上させることを可能としている。図3bに示す工程必要に応じて、水素エッチングや犠牲酸化もしくはドライエッチングなどにより、トレンチ6の丸め処理を行ったのち、ゲート酸化膜形成工程やゲート電極形成工程を行う。例えば、熱酸化もしくはCVDでゲート酸化膜7を形成したり、ゲート酸化膜7の表面にn型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜7およびゲート電極8の形成工程を行う。この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜10を成膜したのち、層間絶縁膜10をパターニングしてn型ソース領域4やp型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極8に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極9やゲート配線を形成する。さらに、n型基板1の裏面側にドレイン電極11を形成する。これらソース電極9等やドレイン電極11の形成順序は逆であっても良い。これにより、図1に示した縦型MOSFETが完成する。以上説明したように、本実施形態にかかるトレンチゲート構造の縦型MOSFETの製造方法では、トレンチ6を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。このため、トレンチ6を形成した際に、トレンチ6の側面の平坦性を向上させることが可能となる。これにより、トレンチゲート構造の縦型MOSFETとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。特に、本実施形態では、平坦化工程により、トレンチ6を形成する前に基板表面の平坦度について表面粗さRaが1nm以下となるようにしていることから、トレンチ6の側面の表面粗さRaを10nm以下にすることができ、高いチャネル移動度やゲート信頼性を得ることが可能となる。また、基板表面の表面粗さRaが0.5nm以下、より好ましくは0.3nm以下となるまで平坦化工程を行うと良い。すなわち、ゲート酸化膜7の寿命のバラツキを抑制することで、より信頼性の高いSiC半導体装置とすることが可能になるが、このバラツキを±1以下に抑えるためには、トレンチ6の側面の表面粗さRaをゲート酸化膜7の膜厚の1以下に抑えるのが望ましい。このため、ゲート酸化膜7の膜厚が100nm程度とする場合には、トレンチ6の側面の表面粗さRaが1nm以下となるようにするのが望ましく、これを実現するには平坦化時の基板表面の表面粗さRaが0.5nm以下、より好ましくは0.3nm以下であれば良いことを確認している。したがって、基板表面の表面粗さRaが0.5nm以下、より好ましくは0.3nm以下となるまで平坦化工程を行うことにより、ゲート酸化膜7の寿命のバラツキを抑制でき、より信頼性の高いSiC半導体装置とすることが可能になる第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してSiC半導体装置の製造工程の一部を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図6は、本実施形態にかかる縦型MOSFETの製造工程を示した断面図である。この図を参照して、本実施形態にかかる縦型MOSFETの製造方法について説明する。図6aに示す工程第1実施形態で説明した図2a、bに示す工程と同様の工程を行うことで、n型基板1の上にn型ドリフト層2を形成すると共に、n型ドリフト層2の上にp型ベース層3を形成し、さらにp型ベース層3の所望位置にp型コンタクト層5を形成する。図6bに示す工程図2cに示す工程と同様に、基板表面の平坦性を向上させるための平坦化工程を行う。具体的には、p型ベース層3の表面を基板表面として、基板表面の表面粗さRaが1nm以下となるように平坦化工程を行う。図6cに示す工程図3aに示す工程と同様に、トレンチ6の形成予定領域において開口させたエッチングマスクを配置し、例えばCF4O2やCl2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ6を形成する。この後、エッチングマスクを除去する。このとき形成されるトレンチ6の側面は、トレンチ6を形成する前に基板表面の平坦化工程を行っていることから、平坦性が良好になる。図7aに示す工程トレンチ6内を埋め込むようにマスク30を配置したのち、パターニングしてマスク30をトレンチ6内にのみ残す。さらに、基板表面上にマスク31を形成し、マスク31のうちn型ソース領域4の形成予定位置を開口させる。続いて、マスク30、31の上方からn型不純物例えば窒素のイオン注入を行うことにより、n型ソース領域4を形成する。そして、マスク30、31を除去した後、活性化アニール処理を行うことで注入されたイオンを活性化する。図7bに示す工程図3bに示す工程と同様に、必要に応じて、水素エッチングや犠牲酸化もしくはドライエッチングなどにより、トレンチ6の丸め処理を行ったのち、ゲート酸化膜形成工程やゲート電極形成工程を行う。この後の工程に関しては、従来と同様であるため図示しないが、第1実施形態で説明したように、層間絶縁膜形成工程、ゲート配線およびソース電極形成工程、ドレイン電極形成工程を経て、図1と同様の構造のSiC半導体装置が完成する。以上説明したように、本実施形態では、トレンチ6の形成後にn型ソース領域4を形成するようにした。このように、トレンチ6の形成後にn型ソース領域4を形成する場合にも、トレンチ6を形成する前に平坦化工程を行うことにより、トレンチ6の側面の平坦性を向上させることができる。これにより、トレンチゲート構造の縦型MOSFETとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。他の実施形態上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対して基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。