"外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧の生成系に出力するパワーオンリセット回路。上記外部電源電圧検出器は、アナログ電源電圧を供給される基準信号と比較することにより検出し、第1の検出信号を出力するアナログ電源電圧用の第1の電源電圧検出器と、ロジック電源電圧を供給される基準信号と比較することにより検出し、第2の検出信号を検出するロジック電源電圧用の第2の電源電圧検出器と、のうち少なくとも一方を含み、上記内部電源電圧検出器は、上記内部電源電圧を、供給される基準信号と比較することにより検出し、第3の検出信号を出力する内部電源電圧用の第3の電源電圧検出器と、上記基準信号生成部は、上記第1の生成部が、上記第1の電源電圧検出器に供給する上記基準信号および上記第2の電源電圧検出器のうちの少なくとも一方に供給する上記基準信号を生成し、上記第2の生成部が、上記第3の電源電圧検出器に供給する基準信号を生成し、上記制御部は、電源起動時に、第1のリセット信号によりアナログ電源電圧が供給される第1の制御対象をリセット状態に保持する処理および第2のリセット信号によりロジック電源電圧が供給される第2の制御対象をリセット状態に保持する処理の少なくとも一方を行い、かつ第3のリセット信号により内部電源電圧が供給される第3の制御対象をリセット状態に保持し、上記第1の検出信号および上記第2の検出信号の少なくとも一方をアクティブで受けるとスタンバイ状態であると認識し、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧の生成系に出力する請求項1記載のパワーオンリセット回路。上記制御部は、上記第3の電源電圧検出器で内部電源電圧が検出され、上記第3の検出信号を受けると、上記第1のリセット信号および上記第2のリセット信号のうちの少なくとも一方、並びに上記第3のリセット信号を非アクティブとして制御対象のリセット状態を解除する請求項2記載のパワーオンリセット回路。実動作を開始する際に供給されるクロックを基準信号との比較により検出し、第4の検出信号を出力するクロック検出器を有し、上記基準信号生成部の上記第1の生成部が、上記クロック検出器に供給する基準信号を生成し、上記制御部は、上記クロック検出器でクロックが検出され、上記第4の検出信号を受けるとアクティブの上記起動信号を出力する請求項2記載のパワーオンリセット回路。上記クロック検出器は、クロックが非検出になった時点から遅延させて上記第4の検出信号を非アクティブとし、上記制御部は、非アクティブの上記第4の検出信号を受けて上記起動信号を非アクティブとし、上記第3の電源電圧検出器で内部電源電圧が非検出になって上記第3の検出信号が非アクティブになると、上記第1のリセット信号および上記第2のリセット信号のうちの少なくとも一方、並びに上記第3のリセット信号をアクティブとして制御対象をリセット状態とする請求項4記載のパワーオンリセット回路。上記制御部による上記起動信号を遅延させて上記内部電源電圧の生成系に出力する遅延回路を有し、上記遅延回路の遅延時間は、上記第2の生成部における上記基準信号の生成時間に応じて設定される請求項2記載のパワーオンリセット回路。上記第1の電源電圧検出器、上記第2の電源電圧検出器、および上記第3の電源電圧検出器の少なくともいずれかは、電源電圧検出機能をイネーブル信号によりオン、オフ可能である請求項2記載のパワーオンリセット回路。上記第1の電源電圧検出器および上記第2の電源電圧検出器の少なくともいずれかが、電源電圧検出機能を上記イネーブル信号によりオン、オフ可能である場合、上記基準信号生成部の上記第1の生成部は、基準信号生成機能をイネーブル信号によりオン、オフ可能である請求項7記載のパワーオンリセット回路。上記基準信号生成部の上記第1の生成部は、生成する基準信号圧レベルを調整信号により調整可能である請求項2記載のパワーオンリセット回路。複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力する固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力するカメラシステム。上述したPOR回路10において、電源電圧検出器で使用される閾値電圧や基準電流の精度は基準信号基準電圧電流生成回路13の回路構成で決まる。温度変化や電圧変化に対して変動が少ない電圧電流を生成するためには、高性能BGRBandGapReference回路等を搭載する必要があるが、電流量が増加してしまうという不利益がある。図3は、BGRの回路構成を示す図である。図3のBGR20は集積回路において広く用いられている基準電圧回路の一種である。このBGR20は、演算増幅器オペアンプAMP21、電流源I21,I22,I23、抵抗値R1の抵抗素子R21、R22、抵抗値R2の抵抗素子R23、抵抗値R3の抵抗素子R24を有する。BGR20は、さらにダイオード接続されたpnp型バイポーラトランジスタQ21,Q22,Q23を有する。CMOSプロセスではバイポーラは用意されていないので、基板とウェルWellを用いて、寄生のpnp素子を使うことも可能である。図3のBGR20は、オペアンプAMP21でフィードバックをかけており、電源電圧依存を小さくしている。ただし、オペアンプAMP21を使用しているため、消費電流は大きくなる。現在のPOR回路では電源起動とともに全回路が立ち上がるため、この電流増加はそのままスタンバイ時の電流増となってしまう。昨今、モバイル系の電子機器ではスタンバイ電流を抑制する必要性が高まっており、この電流増が無視できないケースが増えている。そのため、閾値電圧や基準電流を低電力BGRや抵抗アレイ等で生成することで電流量を抑えているが、今度は生成する基準電圧電流の精度が出せないという問題が残ってしまう。つまり、スタンバイ時の電流と基準信号基準電圧電流の精度はトレードオフの関係になっており、両者を満たすことが難しい状況となっている。本技術は、基準信号の精度を維持しつつスタンバイ時の電流低減を図ることが可能なパワーオンリセット回路、固体撮像素子、およびカメラシステムを提供することにある。本技術の第1の観点のPOR回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧の生成系に出力する。本技術の第2の観点の固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力する。本技術の第3の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力する。本技術によれば、基準信号の精度を維持しつつスタンバイ時の電流低減を図ることができる。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態POR回路の第1の構成例2.第2の実施形態POR回路の第2の構成例3.第3の実施形態POR回路の第3の構成例4.第4の実施形態POR回路の第4の構成例5.第5の実施形態POR回路の第5の構成例6.第6の実施形態固体撮像素子の構成例7.第7の実施形態カメラシステムの構成例<1.第1の実施形態>図4は、本第1の実施形態に係るPOR回路の構成例を示す図である。図4のPOR回路100は、アナログ電源電圧用の第1の電源電圧検出器110、ロジック電源電圧用の第2の電源電圧検出器120、内部電源電圧用の第3の電源電圧検出器130、およびクロック検出器140を有する。POR回路100は、基準信号基準電圧電流生成回路150、および制御部としての制御ロジック160を有する。アナログ電源電圧VANAおよびロジック電源電圧VDIGが外部電源電圧に相当する。本実施形態においては、外部電源電圧として、アナログ電源電圧VANAおよびロジック電源電圧VDIGの両電圧が供給される場合を例としている。ただし、POR回路としては、アナログ電源電圧VANAおよびロジック電源電圧VDIGのうちの一方の電圧が供給される構成も採用することが可能である。なお、本実施形態において、あくまでも一例であるが、アナログ電源電圧VANAは2.7V、ロジック電源電圧VDIGは1.8V、内部電源電圧VDDLは1.2Vである。そして、図4のPOR回路100には、POR回路100の制御対象の一つである、POR回路100が搭載されるシステム内の内部電源電圧を生成する内部電源電圧生成回路レギュレータ200が接続されている。内部電源電圧生成回路200は、POR回路100が搭載されるチップ内またはチップ外に配置され、制御ロジック160からの起動信号ACTに応答して起動信号ACTを受けて内部電源電圧VDDLを生成可能となる。内部電源電圧生成回路200が生成した内部電源電圧VDDLは第3の電源電圧検出器130に供給される。POR回路100は、基準信号生成回路150で生成する基準信号基準電圧電流の精度とスタンバイ電流の低減の両者を満たすためのシステムとして構成されている。スタンバイ時の電流が増加する原因として、電源起動とともにPOR回路内の全回路と制御対象の外部回路が一斉に立ち上がることが挙げられる。そこで、本実施形態のPOR回路100は、スタンバイ時には必要な回路のみを立ち上げる構成とし、電源シーケンスに沿って各回路を順次立ち上げていくことで、スタンバイ時の電流を抑制する。アナログ電源用の第1の電源電圧検出器110は、アナログ電源電圧VANAを、基準信号生成回路150から供給される基準信号REF11-1と比較することにより検出する。第1の電源電圧検出器110は、アナログ電源電圧VANAを検出すると第1の検出信号DT110を制御ロジック160に出力する。第1の電源電圧検出器110は、コンパレータを有する。第1の電源電圧検出器110は、アナログ電源電圧VANAのレベルが基準信号REF11-1のレベルを超えたタイミングでアナログ電源電圧VANAを検出したものとして、第1の検出信号DT110を、アクティブのたとえばハイレベルに設定する。ロジック電源用の第2の電源電圧検出器120は、ロジック電源電圧VDIGを、基準信号生成回路150から供給される基準信号REF11-2と比較することにより検出する。第2の電源電圧検出器120は、ロジック電源電圧VDIGを検出すると第2の検出信号DT120を制御ロジック160に出力する。第2の電源電圧検出器120は、コンパレータを有する。第2の電源電圧検出器120は、ロジック電源電圧VDIGのレベルが基準信号REF11-2のレベルを超えたタイミングでロジック電源電圧VDIGを検出したものとして、第2の検出信号DT120を、アクティブのたとえばハイレベルに設定する。内部電源用の第3の電源電圧検出器130は、POR回路100が搭載されるシステム内部の内部電源電圧生成回路200で生成される内部電源電圧VDDLを検出する。第3の電源電圧検出器130は、内部電源電圧VDDLを、基準信号生成回路150から供給される基準信号REF12と比較することにより検出する。第3の電源電圧検出器130は、内部電源電圧VDDLを検出すると第3の検出信号DT130を制御ロジック160に出力する。第3の電源電圧検出器30は、コンパレータを有する。第3の電源電圧検出器130は、内部電源電圧VDDLのレベルが基準信号REF12のレベルを超えたタイミングで内部電源電圧VDDLを検出したものとして、第3の検出信号DT130を、アクティブのたとえばハイレベルに設定する。クロック検出器140は、実動作を開始する際に供給されるクロック信号CLKを、基準信号生成回路150から供給される基準信号REF11-3と比較することにより検出する。クロック検出器140は、クロック信号CLKを検出すると第4の検出信号DT140を制御ロジック160に出力する。クロック検出器140は、コンパレータを有する。クロック検出器140は、クロック信号CLKのレベルが基準信号REF11-3のレベルを超えたタイミングでクロックCLKを検出したものとして、第4の検出信号DT140を、アクティブのたとえばハイレベルに設定する。クロック検出器140は、クロック信号CLKが非検出になった時点から所定時間遅延させて第4の検出信号DT140を非アクティブのローレベルに設定する。基準信号生成回路150は、第1の電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給する基準信号REF11-1,REF11-2,REF11-3を生成する。基準信号生成回路150は、第3の電源電圧検出器130に供給する基準信号REF12を生成する。基準信号生成回路150が生成する基準信号REF11-1,REF11-2,REF11-3,REF12は、基準電圧または基準電流として生成され供給される。基準信号生成回路150は、第1の生成部151および第2の生成部152を含んで構成されている。第1の生成部151は、第1の電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給する基準信号REF11-1,REF11-2,REF11-3を生成する。第1の生成部151は、電源起動時に第1の電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給する基準信号REF11-1,REF11-2,REF11-3を生成可能となる。なお、この例では、図面の簡単化のため、基準信号REF11-1~11-3が一本の信号線により電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給されるように図示されている。実際には、基準信号REF11-1~11-3は、それぞれ異なる信号線により異なるレベルの信号電圧または電流として、電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給される。また、この例では、第1の生成部151が1の電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給する一つの基準信号REF11-1~11-3を生成するように構成されている。ただし、たとえばそれぞれ別の第1の生成部151で1の電源電圧検出器110、第2の電源電圧検出器120、およびクロック検出器140に供給する基準信号を別々に生成するように構成することも可能である。第2の生成部152は、第3の電源電圧検出器130に供給する基準信号REF12を生成する。第2の生成部152は、制御ロジック160からのアクティブの起動信号ACTを受けて第3の電源電圧検出器130用の基準信号REF12を生成可能となる。制御ロジック160は、電源起動時に、アクティブたとえばローレベルの第1のリセット信号RST11によりアナログ電源用の第1の制御対象210をリセット状態に保持する。同様に、制御ロジック160は、電源起動時に、アクティブたとえばローレベルの第2のリセット信号RST12によりロジック電源用の第2の制御対象220をリセット状態に保持する。制御ロジック160は、電源起動時に、アクティブたとえばローレベルの第3のリセット信号RST13により内部電源用の第3の制御対象230をリセット状態に保持する。制御ロジック160は、第1の電源電圧検出器110による第1の検出信号DT110および第2の電源電圧検出器120による第2の検出信号DT120をアクティブたとえばハイレベルで受けるとスタンバイ状態であると認識する。制御ロジック160は、スタンバイ期間TSTBが経過すると、アクティブたとえばハイレベルの起動信号ACTを、基準信号生成回路150の第2の生成部152および内部電源電圧生成回路200に出力する。制御ロジック160は、クロック検出器140でクロック信号CLKが検出され、アクティブたとえばハイレベルの第4の検出信号DT140を受けるとアクティブたとえばハイレベル起動信号ACTで出力する。すなわち、制御ロジック160は、クロッCLKが供給されたことによりスタンバイ期間TSTBが終了したものとして認識する。制御ロジック160は、第3の電源電圧検出器130で内部電源電圧VDDLが検出され、アクティブたとえばハイレベルの第3の検出信号DT130を受けると、リセット状態の解除を行う。制御ロジック160は、第3の検出信号DT130を受けると、第1のリセット信号RST11、第2のリセット信号RST12、および第3のリセット信号RST13を非アクティブハイレベルとして制御対象210~230のリセット状態を解除する。制御ロジック160は、クロック検出器140でクロック信号CLKが非検出となり、非アクティブローレベルの第4の検出信号DT140を受けると次の制御処理を行う。制御ロジック160は、非アクティブの第4の検出信号DT140を受けると、起動信号ACTを非アクティブする。そして、制御ロジック160は、クロックCLKの供給が停止し、第4の検出信号DT140が非アクティブになるとリセット制御を行う。すなわち、制御ロジック160は、第1のリセット信号RST11、第2のリセット信号RST12、および第3のリセット信号RST13をアクティブたとえばローレベルとして第1~第3の制御対象210~230をリセット状態とする。次に、上記構成を有するPOR回路100の特徴的な構成や動作を、図4および図5に関連付けて説明する。図5は、本第1の実施形態に係るPOR回路の各電圧、各信号のシーケンスを示すタイミングチャートである。図4のPOR回路100は、システム内部で任意の電源電圧VDDLを生成する場合に使用される。電源自体はレギュレータ回路で生成される。図4のPOR回路100における基準信号生成回路150は以下の特徴をもって構成されている。基準信号生成回路150を以下の2つに分けられている。電源起動時に立ち上がり基準信号REF11-1~11-3を生成する第1の生成部151と、制御ロジック160で生成される起動信号ACTに応答して基準信号REF12を生成する第2の生成部152とに分けられている。第2の生成部152は、スタンバイ期間TSTBには起動させず、起動信号ACTを受け取ったタイミングで立ち上がり基準信号REF12を生成する。図5に示すように、電源の立ち上がりはアナログ電源、ロジック電源の順となっているが、逆の順で立ち上がる場合も採用可能である。本実施形態では、アナログ電源電圧VANAおよびロジック電源電圧VDIGの両電源電圧が立ち上がった状態をスタンバイ状態と定義している。本システムでは、両電源電圧が立ち上がり、実際に動作を開始する際に外部からクロック信号CLKが供給される。これまでのPOR回路の場合、両電源電圧が立ち上がったタイミングでレギュレータにより内部電源電圧を生成し、基準信号基準電圧電流生成回路のすべてを起動させていたため、スタンバイ電流が大きくなっていた。図4のPOR回路100では、スタンバイ時に必要最低限の回路のみを起動させることで、スタンバイ電流を抑えることが可能となっている。基準信号生成回路150では、電源起動時に立ち上げておく必要のある回路と実際のクロックが入力された段階で起動すればよい回路に分けることで電力削減を実現している。ここで、電源起動時に立ち上げておく必要のある回路とは、アナログ電源電圧検出器用、ロジック電源電圧検出器用、クロック検出器用の基準信号REF11-1~11-3を生成する第1の生成部151である。実際のクロックが入力された段階で起動すればよい回路とは内部電源電圧検出器用の第2の生成部152である。また、内部電源電圧生成回路レギュレータ200もスタンバイ時に起動しないように制御ロジック160から出力する起動信号ACTで制御されている。仮に内部電源電圧VDDLで動作させる回路のリーク電流が高い場合でも、本POR回路100ではスタンバイ時は内部電源電圧自体を供給していないため、リーク電流自体が発生しない。この点においても、大きなスタンバイ電流の削減となる。制御ロジック160から出力される起動信号ACT、つまりスタンバイ解除信号が入力されたタイミングで内部電源電圧生成回路レギュレータ200は内部電源電圧VDDLの生成を開始するが、これと並行してその第3の電源電圧検出器130も立ち上がる。第3の電源電圧検出器130の立ち上がりの方が内部電源電圧の起動よりも早いため、タイミング的には問題ない。内部電源電圧生成回路200の起動を内部電源電圧用の第3の電源電圧検出器130で確認したタイミング出力が変化したタイミングで、システムへ出力されるリセット信号RST11、RST12、RST13が解除される。ここでは、電源シーケンスの説明を分かりやすくするため、外部制御信号について触れていないが、クロック投入後の任意のタイミングでリセットを解除したい場合はこの外部制御信号を使用することとなる。次に、本実施形態の制御ロジック160における起動信号ACTの生成回路例およびリセット信号の生成回路例について説明する。図6は、本実施形態の制御ロジックにおける起動信号の生成回路の一例を示す図である。図6の起動信号生成回路161は、4入力のAND回路1611により構成されている。起動信号生成回路161が、第1の電源電圧検出器110の第1の検出信号DT110、第2の電源電圧検出器12の第2の検出信号DT120、クロック検出器140の第4の検出信号出力DT140および外部制御信号EXCTLのすべてのANDを取っている。この回路は、一番簡素な回路例と言える。この回路が基本構成となるが、テスト回路などのロジックを組み合わせたものが一般的に搭載される。図7は、本実施形態の制御ロジックにおけるリセット信号の生成回路の一例を示す図である。図7のリセット信号生成回路162は、5入力のAND回路1621およびバッファ1622により構成されている。図7のリセット信号生成回路162は図6の回路161と同じように、第1の検出信号DT110、第2の検出信号DT120、の第4の検出信号出力DT140および外部制御信号EXCTLのANDをとる構成であるが、さらに1つの信号が追加されている。リセット信号生成回路162は、さらにANDをとる信号として内部電源電圧用第3の電源電圧検出器130の出力である第3の検出信号DT130が含まれている。また、リセット信号RSTはシステム内の各ブロックに出力する必要があるので、AND回路1621の後段にバッファBuffer1622が配置されている。POR回路100と内部電源電圧生成回路レギュレータ200の距離が大きく離れる場合は、図6のAND回路1611の後段にもバッファを配置する必要がある。電源の立ち下がりシーケンスは一般的に立ち上がりとは逆のシーケンスとなる。図5のクロック検出器140の出力結果に遅延Delayが発生しているが、これはクロック信号CLKが停止するのと同時に内部電源が落ちるとシステム的に問題があるため、意図的にクロック検出器140に遅延回路を搭載している。この遅延回路は電源電圧検出器にも搭載は可能なため、必要に応じて搭載する。ところで、前述したような内部電源電圧生成回路レギュレータを搭載するシステムにおいて、レギュレータで使用する基準信号基準電圧電流をシステム内で供給するケースが存在する。レギュレータが立ち上がる前に起動しているのはPOR回路のみなので、POR回路から供給するのが一般的である。レギュレータで使用される基準電圧電流には精度が必要とされる。この基準信号基準電圧電流が変動すると、レギュレータで生成する内部電源電圧が変動してしまうからである。そのため、電源変動、温度変動に強い高性能のバンドギャプリファレンスで生成する必要があるが、高性能のBGRは消費電流が高いため、電源の起動と同時に立ち上げるとスタンバイ電流の増加につながってしまう。これに対応する構成を第2の実施形態として説明する。<2.第2の実施形態>図8は、本第2の実施形態に係るPOR回路の構成例を示す図である。基本的に、図8のPOR回路100Aが図4のPOR回路100と異なる点は、基準信号生成回路150Aから内部電源電圧生成回路レギュレータ200に基準信号基準電圧電流REF13を供給する構成を採用したことにある。また、図8のPOR回路100Aは、起動信号ACTの内部電源電圧生成回路レギュレータ200の供給ラインに遅延回路170が配置されている。内部電源電圧生成回路レギュレータ200に基準電圧を供給する基準信号生成回路150Aはスタンバイ時には停止しておく必要があるため、内部電源電圧検出器用の第2の生成部152Aと統合させている。つまり、POR回路100Aは、スタンバイ時は起動させず、起動信号ACTを受け取ったタイミングで立ち上がる基準信号基準電圧電流生成回路の第2の生成部152Aを高性能BGRで実現している。逆に、電源起動時に立ち上げる必要がある基準信号基準電圧電流生成回路150Aの第1の生成部151Aは消費電流を抑える必要があるので、低電力のBGRなどで構成される。前述の構成にすることでスタンバイ時の電流増加が発生しないため、機能追加を行うとともにスタンバイ時の電流制約も守ることが可能となる。制御ロジック160から出力される起動信号ACTは高性能BGR152Aと内部電源電圧生成回路レギュレータ200に供給されている。しかし、起動信号ACTが同時に高性能BGR152Aとレギュレータ200の両ブロックに入力されると、レギュレータ200への基準信号REF13が生成されていない状態でレギュレータ200が起動を開始する可能性がある。そのため、図8のPOR回路100Aでは、制御ロジック160とレギュレータ200をつなぐ起動信号ACTのラインに遅延回路170が挿入されている。遅延回路170の遅延量はレギュレータ200に供給される基準信号基準電圧電流の生成時間によって決まる。図8のPOR回路100の起動順を、図8、図9および図10に関連付けて説明する。図9は、図8のPOR回路において、スタンバイ時に起動するブロックを示す図である。図10は、図8のPOR回路において、クロック信号が入力された際に起動するブロックを示す図である。既存のPOR回路は電源起動と同時にすべての回路ブロックが立ち上がる仕様となっており、特に立ち上げのシーケンスは組まれていない。そのため、POR回路全体の動作電流がそのままスタンバイ電流となる。また、内部にレギュレータを搭載している場合はそのレギュレータも起動するため、レギュレータの待機電流もスタンバイ電流としてみなされてしまう。これに対して、図8のPOR回路100Aにおいて、スタンバイ時に起動するブロックは、図9に示すようになっている。すなわち、POR回路100Aでスタンバイ時に起動するのは、第1の電源電圧検出器110、第2の電源電圧検出器120、クロック検出器140、基準信号生成回路150Aの第1の生成部151A、および制御ロジック160である。逆に、POR回路100Aでスタンバイ状態にあるのは、第3の電源電圧検出器130、基準信号生成回路150Aの第2の生成部152A、遅延回路170である。POR100Aは、図9に示すように、必要最低限のブロックのみを起動することでスタンバイ電流を抑えている。スタンバイ状態はクロック信号の入力を待っている状態のため、クロック検出器140は動作させておく必要がある。クロック信号CLKが入力されるとクロック検出器130が検知し、制御ロジック160で起動信号ACTが生成される。その起動信号ACTを受けて基準信号生成回路150A内の高性能BGRである第2の生成部152Aが起動し、必要な基準電圧電流を内部生成電源用第3の電源電圧検出器130および内部電源電圧生成回路レギュレータ200に供給することとなる。基準信号基準電圧電流REF12を受け取った内部生成電源用第3の電源電圧検出器130は動作を開始する。ただし、内部電源電圧生成回路レギュレータ200は遅延回路170により起動信号ACTを受信していない状態なので、スタンバイ状態のままとなる。最終的に起動信号ACTは内部電源電圧生成回路レギュレータ200に入力され、第3の電源電圧検出器130の第3の検出信号DT130が有効になることで、リセット状態が解除される流れとなる。なお、図8のPOR回路100Aにはアナログ電源、ロジック電源、内部電源用の3つの電源電圧検出器とクロック検出器を搭載しているが、システムによってどの検出器を必要とするかは異なってくる。そのため、システムに変更が入るたびに、回路修正が必要となる。そこで、POR回路の外部より使用する電源電圧検出器、クロック検出器を選択できる構成を第3の実施形態として示す。<3.第3の実施形態>図11は、本第3の実施形態に係るPOR回路の構成例を示す図である。図11のPOR回路100Bが図8のPOR回路100Aと異なる点は、アナログ電源用の第1の電源電圧検出器110を外部から有効無効を切り替える機構が追加されている点にある。外部より入力しているアナログ電源電圧検出器イネーブル信号ENBAが有効無効を切り替える制御信号となる。イネーブル信号ENBAは、アナログ電源用第1の電源電圧検出器110、制御ロジック160、および基準信号生成回路150の第1の生成部151Aに入力される。たとえば、イネーブル信号ENBAがローレベルの場合、アナログ電源の検出機能をオフにすることを意味する。すなわち、この場合、動作の必要のないアナログ電源用の第1の電源電圧検出器110および本検出器で使用される基準信号REF11-1~11-3を生成する第1の生成部151Aを休止状態とする。このように使用しない機能を休止状態にすることで、スタンバイ時の電流増加を抑制する。しかし、電源電圧検出器を休止状態とすると、検出信号DT110が出力されない問題が発生する。そこで、イネーブル信号ENBAを制御ロジック160にも入力し、必要なロジック回路を追加することで、起動信号やリセット信号の生成で問題にならないように対応する。図12は、図6の起動信号を生成する制御ロジックにロジック回路を追加した例を示す図である。この起動信号生成回路161Bは、AND回路1611の第1の検出信号DT110の入力ラインAND回路の一端子、2入力OR回路1612およびインバータ1613が配置されている。第1の電源電圧検出器110はOR回路1612の一方の入力端子に供給され、イネーブル信号ENBAがインバータ1613を介してOR回路1612の他方の入力端子に供給され、OR回路1612の出力端子がAND回路1611の一端子に接続されている。イネーブル信号ENBAがハイレベルの時は、アナログ電源電圧の第1の検出信号DT110をそのまま後段に伝える。イネーブル信号ENBAがローレベルの時は電源電圧の検出自体が行われないため、後段にハイレベルの信号を渡すことになる。<4.第4の実施形態>図13は、本第4の実施形態に係るPOR回路の構成例を示す図である。図13のPOR回路100Cは、図11のPOR回路を具体的な回路図にした一例を示している。制御ロジック160Cには、図7、図12の回路を取り入れている。ここではその説明は省略する。前述しているが、制御ロジック160Cとしては一番簡素な回路例といえる。必要であれば、テスト回路などのロジックと組み合わせて制御を行う。また、図13のPOR回路100Cにおいては、クロック検出器140の前段にエッジEdge180検出器が追加して配置されている。クロック検出器は様々な実現方法があるため、ここでは詳細は割愛する。エッジ検出が必要ないクロック検出器も存在するため、図13はあくまで一例となる。また、図13のシステムでは、内部電源電圧生成回路200Cが、LDOLowDropOut:低ドロップアウトにより構成されている。なお、LDOとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。ところで、図8のPOR回路100Aは外部から印加される電源電圧としてアナログ電源電圧VANA、ロジック電源電圧VDIGの2つを想定しているが、仮にロジック電源電圧であっても複数の電圧仕様が考えられる。これは顧客のシステムに依存するが、この場合、各電圧仕様に対応した閾値を生成する必要がある。そのため、電圧仕様に変更が入るたびに、回路修正が必要となる。そこで、POR回路の外部より閾値レベルを調整するができる構成を第5の実施形態として説明する。<5.第5の実施形態>図14は、本第5の実施形態に係るPOR回路の構成例を示す図である。図14のPOR回路100Dは、図8のPOR回路100Aにおいて、基準信号生成回路150Dの第1の生成部151Dが生成する基準信号レベルを調整可能にするために、レベル調整信号ADJを供給するように構成が追加されている。このレベル調整信号ADJを用いて生成する基準信号REF11-111-2,11-3のレベルの切り替えが行われる。図15は、本第5の実施形態に係る第1の生成部のレベル調整信号によるレベル切替部分の構成例を示す図である。図16は、図15の回路で動作させた時のロジック電圧の変化と検出信号の関係を示す図である。図15の回路は、ロジック電源電圧の電圧レベルが2通り存在する場合を想定し、2つの信号レベル閾値を切り替えることを目的としている。また、立ち上がり時と立ち下がり時の基準信号レベル閾値にヒステリシスを持たせている。立ち上がり時と立ち下がり時の基準信号レベル閾値が同じ場合、電源がゆっくり揺れながら起動すると、電源電圧の検出の結果がハイレベルHローレベルLを繰り返し安定しないからである。その場合、起動信号ACTやリセット信号RSTの誤動作につながるおそれがある。図15は2通りの切り替えの例であるが、基準信号レベル閾値の電圧レベルを複数生成し、レベル調整信号ADJを複数ビットとして切り替えを行えば、基準信号レベル閾値の微調整等も行うことも可能である。図16は、ロジック電圧VDIGの変化と検出信号の関係図を示している。この図16は、図15の回路で動作させたときを想定している。ロジック電圧VDIGが立ち上がり、設定した閾値レベルに到達したタイミングで検出信号がローレベルLからハイレベルHに変化する。このとき、若干であるが回路遅延が発生する。また、検出信号がハイレベルHになったタイミングで基準信号レベル閾値は立ち下がり用の基準信号レベル閾値に切り替えられる。この検出信号の変化タイミングに遅延Delayを持たせたい場合は電源電圧検出器のコンパレータCMP11の後段に遅延回路を配置する。また、電源の立ち下がりは立ち上がりとは逆の動作になる。ロジック電圧VDIGが基準信号レベル閾値に到達したタイミングで検出信号はハイレベルHからローレベルLに変化し、基準信号は立ち上がり用のレベル閾値に切り替えられる。<6.第6の実施形態>図17は、本技術の実施形態に係るPOR回路が適用される固体撮像素子の構成の一例を示す図である。固体撮像素子300は、特に限定されないが、たとえば列並列型のアナログ-デジタル変換装置以下、ADCAnalogdigitalconverterと略すを搭載したCMOSイメージセンサとして構成されている。この固体撮像素子300は、図17に示すように、撮像部としての画素アレイ部310、画素駆動部としての行走査回路320、列走査回路330、タイミング制御回路340を有する。さらに、固体撮像素子300は、ADC群350、デジタル-アナログ変換装置以下、DACと略す360、アンプ回路S/A370、水平転送線380、およびI/O部390を有する。そして、固体撮像素子300は、POR回路400および内部電源電圧生成回路410を有する。POR回路400としては、上述したPOR回路100,100A~100Dが適用可能であり、内部電源電圧生成回路410はPOR回路100,100A~100Dに接続された内部電源電圧生成回路200が適用可能である。図17において、画素アレイ部310がアナログ電源電圧の供給を受けて動作する。また、行走査回路320、列走査回路330、タイミング制御回路340、ADC群350、DAC360、アンプ回路S/A370により読み出し部が形成されるこの読み出し部の各ロジック回路は、内部電源電圧VDDLの供給を受けて動作する。I/O部390は、ロジック電源電圧VDIGの供給を受けて動作する。固体撮像素子300は、アナログ回路とロジック回路の両者が混載されており、そのため複数の電源を供給する必要がある。このように複数の電源が必要となるシステムでは、電源起動のタイミングによってリークパスが発生するなどの問題が懸念される。仮に検証を行うにしても様々なパターンを考慮する必要があり、すべてのパターンを検証するのは大変困難である。そこでPOR回路400を搭載することで安定した電源電圧供給が可能となる。図17のPOR回路400からはリセット信号が3系統出力されているRST11、RST12,RST13。リセット信号R11、RST13の2系統はアナログ回路用とロジック回路用のリセット信号線を意味しており、各ブロックには該当するリセット信号線が入力されることとなる。仮に電源が2系統のシステムであれば各電源レベルにあったリセット信号を2系統出力する。画素アレイ部310は、フォトダイオードと画素内アンプとを含む画素PXLがマトリクス状行列状に配置されて構成される。ADC群350は、コンパレータ351、カウンタ部352、およびラッチ回路353を有するADCが複数列配列されている。コンパレータ351は、DAC360により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から垂直信号線LSGNを経由し得られるアナログ信号とを比較する。カウンタ部352は、コンパレータ351の比較時間をカウントする。ADC群350は、nビットデジタル信号変換機能を有し、垂直信号線列線毎に配置され、列並列ADCブロックが構成される。各ラッチ回路353の出力は、たとえばnビット幅の水平転送線LTRFに接続されている。そして、LTRFに対応したn個のアンプ回路370が配置される。ADC群350においては、垂直信号線に読み出されたアナログ信号電位Vslは列毎に配置されたコンパレータ351で参照電圧Vslopある傾きを持った線形に変化するスロープ波形と比較される。このとき、コンパレータ351と同ように列毎に配置されたカウンタ352が動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位アナログ信号Vslをデジタル信号に変換する。参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期で数えることでデジタル値に変換するものである。そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、コンパレータ351の出力が反転し、カウンタ部352の入力クロックを停止し、AD変換が完了する。以上のAD変換期間終了後、列走査回路330により、ラッチ回路353に保持されたデータが、LTRF、アンプ回路370を経て図示しない信号処理回路に入力され、2次元画像が生成される。このようにして、列並列出力処理が行われる。以上説明したように、本実施形態によれば、以下の効果を得ることができる。基準信号の精度を維持しつつスタンバイ時の電流低減を図ることができる。POR回路の電源電圧検出器で使用される基準信号閾値電圧や基準電流を生成する基準信号生成回路を中心に各構成ブロックを最適なタイミングで起動することによって、スタンバイ時に定められた電流制約を回避することが容易になる。これまで電源起動時の電流制約により、搭載が難しかった基準信号基準電圧電流生成回路を追加するだけ搭載することができるため、システムとしての自由度を持たせることが可能となる。これまで電源起動時の電流制約により、低電力を第一に設計されていた基準信号生成回路の特性を改善することが可能となり、その結果、温度や電圧変動などに対して、動作バラツキの少ないシステムを構築することができる。POR回路に搭載されている電源電圧検出器やクロック検出器および基準信号生成回路において、使用しないブロックの機能を外部から停止しスタンバイに入れる構成にすることで、消費電流を抑えることができるとともに汎用性を持ったPOR回路となる。POR回路の電源電圧検出器の基準信号レベル閾値を外部から調整することができる構成にすることで、複数の電源仕様に対応する必要がある場合でも閾値の変更を行うことにより、複数の電源電圧検出器を搭載せずに対応することができる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<7.第7の実施形態>図18は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム500は、図18に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子300が適用可能な撮像デバイス510を有する。さらに、カメラシステム500は、この撮像デバイス510の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ520を有する。カメラシステム500は、撮像デバイス510を駆動する駆動回路530と、撮像デバイス510の出力信号を処理する信号処理回路540と、を有する。駆動回路530は、撮像デバイス510内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス510を駆動する。また、信号処理回路540は、撮像デバイス510の出力信号に対して所定の信号処理を施す。信号処理回路540で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路540で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス510として、先述した固体撮像素子300を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧の生成系に出力するパワーオンリセット回路。2上記外部電源電圧検出器は、アナログ電源電圧を供給される基準信号と比較することにより検出し、第1の検出信号を出力するアナログ電源電圧用の第1の電源電圧検出器と、ロジック電源電圧を供給される基準信号と比較することにより検出し、第2の検出信号を検出するロジック電源電圧用の第2の電源電圧検出器と、のうち少なくとも一方を含み、上記内部電源電圧検出器は、上記内部電源電圧を、供給される基準信号と比較することにより検出し、第3の検出信号を出力する内部電源電圧用の第3の電源電圧検出器と、上記基準信号生成部は、上記第1の生成部が、上記第1の電源電圧検出器に供給する上記基準信号および上記第2の電源電圧検出器のうちの少なくとも一方に供給する上記基準信号を生成し、上記第2の生成部が、上記第3の電源電圧検出器に供給する基準信号を生成し、上記制御部は、電源起動時に、第1のリセット信号によりアナログ電源電圧が供給される第1の制御対象をリセット状態に保持する処理および第2のリセット信号によりロジック電源電圧が供給される第2の制御対象をリセット状態に保持する処理の少なくとも一方を行い、かつ第3のリセット信号により内部電源電圧が供給される第3の制御対象をリセット状態に保持し、上記第1の検出信号および上記第2の検出信号の少なくとも一方をアクティブで受けるとスタンバイ状態であると認識し、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧の生成系に出力する上記1記載のパワーオンリセット回路。3上記制御部は、上記第3の電源電圧検出器で内部電源電圧が検出され、上記第3の検出信号を受けると、上記第1のリセット信号および上記第2のリセット信号のうちの少なくとも一方、並びに上記第3のリセット信号を非アクティブとして制御対象のリセット状態を解除する上記2記載のパワーオンリセット回路。4実動作を開始する際に供給されるクロックを基準信号との比較により検出し、第4の検出信号を出力するクロック検出器を有し、上記基準信号生成部の上記第1の生成部が、上記クロック検出器に供給する基準信号を生成し、上記制御部は、上記クロック検出器でクロックが検出され、上記第4の検出信号を受けるとアクティブの上記起動信号を出力する上記2または3記載のパワーオンリセット回路。5上記クロック検出器は、クロックが非検出になった時点から遅延させて上記第4の検出信号を非アクティブとし、上記制御部は、非アクティブの上記第4の検出信号を受けて上記起動信号を非アクティブとし、上記第3の電源電圧検出器で内部電源電圧が非検出になって上記第3の検出信号が非アクティブになると、上記第1のリセット信号および上記第2のリセット信号のうちの少なくとも一方、並びに上記第3のリセット信号をアクティブとして制御対象をリセット状態とする上記4記載のパワーオンリセット回路。6上記制御部による上記起動信号を遅延させて上記内部電源電圧の生成系に出力する遅延回路を有し、上記遅延回路の遅延時間は、上記第2の生成部における上記基準信号の生成時間に応じて設定される上記2から5のいずれか一に記載のパワーオンリセット回路。7上記第1の電源電圧検出器、上記第2の電源電圧検出器、および上記第3の電源電圧検出器の少なくともいずれかは、電源電圧検出機能をイネーブル信号によりオン、オフ可能である上記2から6のいずれか一に記載のパワーオンリセット回路。8上記第1の電源電圧検出器および上記第2の電源電圧検出器の少なくともいずれかが、電源電圧検出機能を上記イネーブル信号によりオン、オフ可能である場合、上記基準信号生成部の上記第1の生成部は、基準信号生成機能をイネーブル信号によりオン、オフ可能である上記7記載のパワーオンリセット回路。9上記基準信号生成部の上記第1の生成部は、生成する基準信号圧レベルを調整信号により調整可能である上記2から8のいずれか一に記載のパワーオンリセット回路。10複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力する固体撮像素子。11固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第1の生成部と、上記内部電源電圧検出器用基準信号を生成する第2の生成部と、を含み、上記第1の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第2の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第2の生成部および上記内部電源電圧生成回路に出力するカメラシステム。"