4辺と、4辺の中で隣接する2つの辺の各交点に対応した4つの角を有する半導体基板と、前記半導体基板の4つの角にそれぞれ対応して、該半導体基板の外周部にL字状に配置され、第1の端と第2の端を有する第1乃至第4の外周配線と、前記半導体基板の外周部にリング状に配置され、前記第1乃至第4の外周配線の第1の端が接続され、電源電圧が供給される電源配線と、前記電源配線によって囲まれた前記半導体基板の表面に配置され、前記第1乃至第4の外周配線の第2の端の電圧に応じて、前記第1乃至第4の外周配線の断線をそれぞれ検出して、それぞれ第1乃至第4の検出信号をする第1乃至第4の検出回路と、前記半導体基板上又は前記半導体基板に隣接して配置され、前記第1乃至第4の検出信号がそれぞれ出力される第1乃至第4の出力パッドと、を備えることを特徴とする半導体集積回路。前記第1乃至第4の検出回路のそれぞれは、出力端子から基準電圧を出力する基準電圧源と、前記基準電圧源の出力端子に一方の端が接続された検出抵抗と、前記電源配線と前記検出抵抗の他方の端の間に接続され、前記第1乃至第4の外周配線の中、対応する外周配線の第2の端の電圧に応じてスイッチングするスイッチング素子と、を備え、前記スイッチング素子と前記検出抵抗の接続点の電圧に応じて、前記第1乃至第4の外周配線の中、対応する外周配線の断線を検出することを特徴とする請求項1に記載の半導体集積回路。前記スイッチング素子はMOSトランジスタからなり、前記電源配線と接地の間に直列に接続された第1及び第2の抵抗を備え、前記第1乃至第4の外周配線の中、対応する外周配線の第2の端は、前記第1及び第2の抵抗の接続ノードに接続され、当該第2の端の電圧は前記MOSトランジスタのゲートに印加されることを特徴とする請求項2に記載の半導体集積回路。前記第1乃至第4の検出回路のそれぞれは、前記スイッチング素子と前記検出抵抗の接続点の電圧が第1の入力端子に印加されたオペアンプを備えることを特徴とする請求項2又は3に記載の半導体集積回路。前記第1乃至第4の検出回路のそれぞれは、前記オペアンプの第2の入力端子にカソードが接続され、レーザー光を受けて、該レーザー光を電流に変換するホトダイオードと、前記オペアンプの出力端子と前記ホトダイオードの間に接続された帰還抵抗を備えることを特徴する請求項4に記載の半導体集積回路。前記第1乃至第4の検出回路のそれぞれは、前記第1乃至第4の外周配線の中、対応する外周配線の第2の端と接地の間に接続された検出抵抗と、前記外周配線と前記検出抵抗の接続ノードの電圧が入力されたインバータと、を備えることを特徴とする請求項1に記載の半導体集積回路。前記第1乃至第4の検出回路のそれぞれは、前記第1乃至第4の外周配線の中、対応する外周配線の第2の端と接地の間に接続された検出抵抗と、第1及び第2の入力端子を有するコンパレータと、基準電圧を出力する基準電圧源と、を備え、前記コンパレータの前記第1の入力端子に前記外周配線と前記検出抵抗の接続ノードの電圧が印加され、前記コンパレータの前記第2の入力端子に前記基準電圧が印加されたことを特徴とする請求項1に記載の半導体集積回路。前記半導体基板の裏面に配置された第1乃至第4の突起電極と、前記半導体基板の裏面から側面に沿って形成され、前記第1乃至第4の突起電極と前記第1乃至第4の出力パッドとをそれぞれ接続する第1乃至第4の配線層と、を備えることを特徴とする請求項1乃至7のいずれかに記載の半導体集積回路。前記半導体基板の表面に配置された第1乃至第4の突起電極と、前記半導体基板の表面に配置され、前記第1乃至第4の突起電極と前記第1乃至第4の出力パッドとをそれぞれ接続する第1乃至第4の配線層と、を備えることを特徴とする請求項1乃至7のいずれかに記載の半導体集積回路。WLPやCSPは、樹脂モールドパッケージと比べて、ハンドリングや、回路基板への装着時に機械的なダメージを受けやすい。このようなダメージにより生じ得る欠陥は、LSIチップの欠け、クラック、LSIチップを覆っている保護用の樹脂層の剥がれ等であり、この種の欠陥はチップの外周部で発生しやすい。そして、ユーザーの生産工程においては、WLP、CSPを回路基板上に装着する際に、WLP、CSPに加わる応力等により欠陥が発生する場合に、当該欠陥が半導体チップのどの箇所に発生するのかを電気的に特定して、不良解析、工程改善に役立てたいという要望があった。そこで、本発明はLSIチップの欠けや樹脂層の剥がれ等の欠陥を検出する機能を設けること、特に、その欠陥箇所を電気的に特定する機能を設けた半導体集積回路を提供することを目的とする。本発明の半導体集積回路は、4辺と、4辺の中で隣接する2つの辺の各交点に対応した4つの角を有する半導体基板と、前記半導体基板の4つの角にそれぞれ対応して、該半導体基板の外周部にL字状に配置され、第1の端と第2の端を有する第1乃至第4の外周配線と、前記半導体基板の外周部にリング状に配置され、前記第1乃至第4の外周配線の第1の端が接続され、電源電圧が供給される電源配線と、前記電源配線によって囲まれた前記半導体基板の表面に配置され、前記第1乃至第4の外周配線の第2の端の電圧に応じて、前記第1乃至第4の外周配線の断線をそれぞれ検出して、それぞれ第1乃至第4の検出信号をする第1乃至第4の検出回路と、前記半導体基板上又は前記半導体基板に隣接して配置され、前記第1乃至第4の検出信号がそれぞれ出力される第1乃至第4の出力パッドと、を備えることを特徴とする。本発明の半導体集積回路によれば、LSIチップの欠けや保護用の樹脂層の剥がれ等の欠陥があるかどうか、特に、第1乃至第4の外周配線に対応してLSIチップのどの箇所に欠陥があるかを電気的に検出することができる。これにより、欠陥のあるLSIチップが出荷されないように管理することができるとともに、LSIチップの不良解析、工程改善にも寄与することができる。[第1の実施形態]<半導体集積回路100の全体構成>図1は、本発明の第1の実施形態における半導体集積回路100の平面図、図2は、図1のX-X線に沿った断面図である。この半導体集積回路100は、一例として、光ディスク装置における半導体レーザーからのレーザー光を電気的に検出する機能を備えた半導体集積回路であって、CSP技術を用いてパッケージングされたものである。半導体基板1は、図1に示すように、4つの辺と、4辺の中で隣接する2つの辺L1~L4の各交点に対応した4つの角K1~K4を有している。4つの辺L1~L4は、図1において波線で示されており、各辺は凹凸部を有しており、凹部の中に半導体集積回路100のパッドP1~P18が配置されている。電源配線3は、半導体基板1の表面の外周部の全体に沿ってリング状に配置されている。電源配線3には電源パッドP1から不図示の配線を介して電源電圧Vccが供給される。この電源配線3で囲まれた半導体基板1の領域が回路形成領域となっており、電源配線3は回路に電源電圧Vccを供給すると共に、外部からの水分や汚染物質の浸入をブロックする役割を持っている。そのため、電源配線3は多層配線で形成され、その幅は例えば20μmであり、回路形成領域における他の配線の幅より大きく形成されることが好ましい。そして、半導体基板1の4つの角K1~K4にそれぞれ対応して、半導体基板1の外周部にL字状に配置され、第1の端と第2の端を有する第1乃至第4の外周配線4-1~4-4が配置されている。すなわち、第1乃至第4の外周配線4-1~4-4のそれぞれは、4つの角K1~K4に対応した回路形成領域内の地点C1~C4から隣接する2辺に沿って、当該2辺の途中まで延びている。そして、第1乃至第4の外周配線4-1~4-4の第1の端は電源配線3に接続されている。第1乃至第4の外周配線4-1~4-4の第2の端は、互いに離間され、短絡することがないように配置されている。第1乃至第4の外周配線4-1~4-4を半導体基板1の外周部に配置する理由は、半導体基板1LSIチップの欠けや保護用の樹脂層の剥がれ等の欠陥が当該外周部で発生しやすいからである。また、1本の外周配線を設けるのではなく、4本の第1乃至第4の外周配線4-1~4-4に分割している理由は、当該欠陥の発生箇所を特定するためである。第1乃至第4の外周配線4-1~4-4の配線幅は、半導体集積回路100の最小デザインルールに従って決定されることが好ましく、例えば0.6μmであり、電源配線3の幅より相当小さくなっている。このように第1乃至第4の外周配線4-1~4-4の配線幅を比較的小さくする理由は、半導体基板1LSIチップの欠けや保護用の樹脂層の剥がれ等の欠陥をその断線により検出するためである。すなわち、この種の欠陥が発生すれば、欠陥の原因となった機械的なダメージや応力により、第1乃至第4の外周配線4-1~4-4はその配線幅が小さいことにより断線しやすいからである。なお、第1乃至第4の外周配線4-1~4-4は、電源配線3の外側の半導体基板1上に形成されてもよい。第1乃至第4の検出回路10-1~10-4のそれぞれは、電源配線3で囲まれた回路形成領域に配置されており、第1乃至第4の外周配線4-1~4-4の第2の端の電圧に応じて、第1乃至第4の外周配線4-1~4-4の断線をそれぞれ検出して、第1乃至第4の検出信号Amp_out1~Amp_out4を出力パッドP1~P4に出力する。したがって、第1乃至第4の検出信号Amp_out1~Amp_out4に基づいて、第1乃至第4の外周配線4-1~4-4のそれぞれの断線の有無を検出することができる。第1乃至第4の検出回路10-1~10-4の具体的な構成例については後述する。図2は、出力パッドP2の周辺の断面図であり、半導体基板1の表面に第1の絶縁膜2を介して、出力パッドP2、電源配線3及び第3の外周配線4-3が配置されている。CSP技術によれば、出力パッドP2は、前述のように半導体基板1の凹部半導体基板1を部分的に切り欠いて形成した開口部に配置され、その裏面は部分又は全部が半導体基板1から露出されている。すなわち、出力パッドP2は、半導体基板1上に又は半導体基板1に隣接して配置される。また、半導体基板1の表面には、樹脂から成る接着層5を介して、ガラス基板等の透明基板からなる支持体6が接着されている。半導体基板1の裏面及び側面には第2の絶縁膜7が形成されている。この第2の絶縁膜7上には、半導体基板1の裏面から側面に沿って、表面に到達する配線層8が形成されている。この配線層8の先端は出力パッドP2の裏面に電気的に接続されている。配線層8が形成された半導体基板1の裏面及び側面は、保護用の樹脂層9によって覆われている。そして、半導体基板1の裏面の配線層8の一部上の樹脂層9には開口部が形成され、この開口部を介して配線層8に電気的に接続されたバンプ電極11突起電極が形成されている。電源パッドP1、出力パッドP3~P5等の他のパッド周辺についても同様に構成されている。このように、CSP技術により形成された半導体集積回路100は、ユーザーに出荷される。ユーザーは、半導体集積回路100を含む各種電子部品をチップマウンタ等の電子部品装着装置を用いて回路基板上に装着することにより、各種の製品を生産する。この時、半導体集積回路100は回路基板上で位置合わせが行われ、半導体集積回路100の裏面のバンプ電極11は、回路基板上のプリント配線等に電気的に接続される。その際の機械的なダメージや応力により、半導体集積回路100の半導体基板1の欠け等の欠陥が生じることがある。本実施形態の半導体集積回路100によれば、第1乃至第4の外周配線4-1~4-4に対応して当該欠陥がどの箇所に発生したかを電気的に検出することができる。<第1乃至第4の検出回路10-1~10-4の構成例>第1乃至第4の検出回路10-1~10-4は、図3~図5に示すように同じ構成を有している。図3~図5は同じ回路であるが、図3は、レーザー光検出時、図4は正常時外周配線の断線なし、図5は異常時外周配線の断線ありに対応した動作説明図になっている。ここでは、第1乃至第4の外周配線4-1~4-4の1つを外周配線4-Xとし、それに対応する第1乃至第4の検出回路10-1~10-4の1つを検出回路10-Xとして説明する。検出回路10-Xは、第1の抵抗R1、第2の抵抗R2、第3の抵抗R3、増幅回路Amp1、基準電圧源VS、Pチャネル型MOSトランジスタM1スイッチング素子を含んで構成される。第1の抵抗R1、第2の抵抗R2は、電源配線3と接地の間に直列に接続される。外周配線4-Xの第1の端は電源配線3に電気的に接続され、外周配線4-Xの第2の端は第1の抵抗R1、第2の抵抗R2の接続ノードN1に電気的に接続される。この場合、外周配線4-Xの第2の端は、図1に示すように、回路形成領域の内部配線12を介して当該接続ノードN1に接続される。外周配線4-Xと内部配線12は半導体プロセスにより金属配線として一体化して形成される。図3~図5の外周配線4-Xはこの内部配線12を含んでいる。この内部配線12を含めた外周配線4-Xの抵抗値は、第1及び第2の抵抗値R1、R2の抵抗値に比して無視できるほど小さく設定されている。基準電圧源VSの出力端子からは基準電圧Vrefが出力される。第3の抵抗R3検出抵抗の一方の端は、基準電圧源VSの出力端子に接続される。Pチャネル型MOSトランジスタM1のソースは電源配線3に接続され、ドレインは第3の抵抗R3の他方の端に接続される。Pチャネル型MOSトランジスタM1のゲートには、外周配線4-Xの第2の端、つまり第1の抵抗R1と第2の抵抗R2との接続ノードN1の電圧が印加される。Pチャネル型MOSトランジスタM1のドレインと第3の抵抗R3の間に電流制限用の第4の抵抗R4を接続してもよい。外周配線4-Xの断線の有無は、基本的には、Pチャネル型MOSトランジスタM1のドレインと抵抗R3との接続ノードN2の電圧に基づいて検出することができるが、当該電圧を低インピーダンスで出力するために増幅回路Amp1を用いている。増幅回路Amp1は、オペアンプOP、第5の抵抗R5帰還抵抗、ホトダイオードPhotoDiodePDxを含んで構成される。オペアンプOPの非反転入力端子にはPチャネル型MOSトランジスタM1のドレインと抵抗R3との接続ノードN2の電圧が印加される。ホトダイオードPDxのカソードは、オペアンプOPの反転入力端子-に接続され、アノードは接地される。これにより、ホトダイオードPDxは逆方向にバイアスされる。第5の抵抗R5は、オペアンプOPの出力端子と反転入力端子-の間に接続される。ホトダイオードPDxx=1-4は、図1に示すように、平面的に見ると同じ大きさの正方形の形状を呈しており、第1乃至第4の検出回路10-1~10-4に対応して、全部で4つ設けられ、マトリクス状に配置されている。ホトダイオードPDxx=1-4は、回路形成領域において、半導体基板1の表面にP型層とN型層を積層することで形成されている。前述のように、半導体集積回路100は、光ディスク装置における半導体レーザーからのレーザー光を電気的に検出する機能を備えており、基準電圧源VS、増幅回路Amp1は、半導体集積回路100が本来的に備えているレーザー光検出回路を形成している。まず、検出回路10-Xのレーザー光検出時の動作を図3に基づいて説明する。この場合、外周配線4-Xは断線していないとする。内部配線12を含めた外周配線4-Xの抵抗値は、第1及び第2の抵抗R1、R2の抵抗値に比して無視できるほど小さい。このため、外周配線4-Xの第2の端、つまり第1の抵抗R1と第2の抵抗R2との接続ノードN1の電圧は略電源電圧Vccであり、Pチャネル型MOSトランジスタM1のゲート電圧も略電源電圧Vccである。Pチャネル型MOSトランジスタM1のソース電圧は電源電圧Vccであるので、ゲートソース間電圧は略0Vであることから、Pチャネル型MOSトランジスタM1はオフしている。このため、接続ノードN2の電圧はVrefであり、オペアンプOPの非反転入力端子には基準電圧Vrefが印加される。この状態で、逆方向にバイアスされたホトダイオードPDxにレーザー光が照射されると、レーザー光の強度とレーザー光の照射面積に応じて、ホトダイオードPDxに逆方向のダイオード電流Ipxが流れる。このダイオード電流Ipxは、オペアンプOPの出力端子から第5の抵抗R5を経由してホトダイオードPDxに流れる。レーザー光が照射された時のオペアンプOPの出力電圧Amp_outxは、次の数式1で表わされる。Amp_outx=VrefIpx×R51ここで、R5は、第5の抵抗R5の抵抗値である。レーザー光が照射されていない時はIpx=0であるから、Amp_outx=Vrefである。したがって、第1乃至第4の検出回路10-1~10-4の出力電圧Amp_out1~Amp_out4に基づき、レーザー光のスポット位置や強度を検出することができる。例えば、図1に示すように、レーザー光のスポット波線で示す円の中心がマトリクス配置された4つのホトダイオードPD1~D4の中心Oに一致していれば、出力電圧Amp_out1~Amp_out4は同じになる。レーザー光のスポット波線で示す円の中心がマトリクス配置された4つのホトダイオードPD1~D4の中心Oからずれていれば、出力電圧Amp_out1~Amp_out4に差が生じるので、その差に応じて、レーザー光のスポットの位置ずれを検出することができる。次に、検出回路10-Xの正常時外周配線4-Xの断線なしにおける動作を図4に基づいて説明する。この場合も、図3のレーザー光検出時と同様に、Pチャネル型MOSトランジスタM1のゲート電圧は略電源電圧Vccであるので、Pチャネル型MOSトランジスタM1はオフしている。また、ホトダイオードPDxにレーザー光は照射されていない。このため、接続ノードN2の電圧はVrefであり、オペアンプOPを通した、検出回路10-Xの出力電圧Amp_outxはVrefである。次に、検出回路10-Xの異常時外周配線4-Xの断線ありにおける動作を図5に基づいて説明する。この場合は、外周配線4-Xは断線しているので、第1の抵抗R1と第2の抵抗R2との接続ノードN1は、第1の抵抗R1と第2の抵抗R2の分圧により決まる。すなわち、当該接続ノードN1の電圧VN1は、数式2で表わされる。VN1=VccR2/R1R22ここで、R1、R2は、それぞれ第1の抵抗R1、第2の抵抗R2の抵抗値である。Pチャネル型MOSトランジスタM1のしきい値をVtpとすると、以下の不等式3が成り立つように、R1、R2、Vtpが設定されているとする。不等式3が成り立てば、Pチャネル型MOSトランジスタM1はオンする。Vcc-VN1>Vtp3すると、Pチャネル型MOSトランジスタM1から第4の抵抗R4及び第3の抵抗R3を通して基準電圧源VSに電流Idが流れる。この説明では、Vcc>Vrefであることを前提としているが、逆に、Vcc<Vrefの場合は、逆方向に電流Idが流れることになる。そうすると、接続ノードN2の電圧VN2は次の数式4で表わされる。ただし、ホトダイオードPDxにレーザー光は照射されていないとする。VN2=VrefId×R34したがって、オペアンプOPを通した、検出回路10-Xの出力電圧Amp_outx、も数式5のように、VN2と同じになる。Amp_outx=VrefId×R35以上のように、外周配線4-Xが断線していない場合には、出力電圧Amp_outxがVrefであり、外周配線4-Xが断線している場合には、出力電圧Amp_outxがVrefId×R3である。実際には、出力電圧Amp_outxにおけるVrefは±数十mVの誤差が現れるが、このVrefの誤差よりもId×R3を十分大きく設定すれば、両者を区別することができる。例えば、Vrefが2.2Vの場合、Id×R3は1Vに設定される。したがって、検出回路10-Xの出力電圧Amp_outxに基づき、外周配線4-Xが断線しているかどうかを検出することができる。なお、半導体集積回路100がレーザー光検出機能を備えていない場合には、図6に示すように、増幅回路Amp2は、前述の増幅回路Amp1とは異なり、オペアンプOPのみで構成することができる。すなわち、オペアンプOPの非反転入力端子に接続ノードN2の電圧が印加され、オペアンプOPの出力電圧Amp_outxは反転入力端子-に帰還入力される。この場合、オペアンプOPは出力バッファとして機能する。また、第1乃至第4の検出回路10-1~10-4は、後述する第2の実施形態における図9、図10で示す回路で構成することもできる。[第2の実施形態]図7は、本発明の第2の実施形態における半導体集積回路200の平面図、図8は、図7のY-Y線に沿った断面図である。この半導体集積回路200は、WLP技術を用いてパッケージングされたものである。半導体基板21は、図7の平面図で見ると長方形であり、4つの辺L1~L4と、4辺L1~L4の中で隣接する2つの辺の各交点に対応した4つの角K1~K4を有している。電源配線22は、半導体基板21の表面の外周部の全体に沿ってリング状に配置されている。電源配線22に囲まれた半導体基板21の領域が回路形成領域である。この回路形成領域の周辺部にパッドP1~P8が配置されている。また、各パッドP1~P8にそれぞれ配線層25を介して接続されたバンプ電極突起電極B1~B8が配置されている。電源配線22には、電源パッドP6から不図示の配線を介して電源電圧Vccが供給される。そして、第1の実施形態と同様に、半導体基板1の4つの角K1~K4にそれぞれ対応して、半導体基板21の外周部にL字状に配置され、第1の端と第2の端を有する第1乃至第4の外周配線23-1~23-4が配置されている。すなわち、第1乃至第4の外周配線23-1~23-4のそれぞれは、4つの角K1~K4に対応した回路形成領域内の地点C1~C4から隣接する2辺に沿って、当該2辺の途中まで延びている。そして、第1乃至第4の外周配線23-1~23-4の第1の端は電源配線22に接続されている。第1乃至第4の外周配線23-1~23-4の第2の端は、互いに離間され、短絡することがないように配置されている。第1乃至第4の外周配線23-1~23-4は、電源配線22の外側の半導体基板1上に形成されてもよい。また、第1乃至第4の外周配線23-1~23-4の配線幅は、半導体集積回路200の最小デザインルールに従って決定されることが好ましく、例えば0.6μmであり、電源配線22の幅より相当小さくなっている。第1乃至第4の検出回路24-1~24-4のそれぞれは、電源配線22で囲まれた回路形成領域に配置されており、第1乃至第4の外周配線23-1~23-4の第2の端の電圧に応じて、第1乃至第4の外周配線23-1~23-4の断線をそれぞれ検出して、それぞれ第1乃至第4の検出信号Amp_out1~Amp_out4を出力パッドP1、P4、P8、P5に出力する。したがって、第1乃至第4の検出信号Amp_out1~Amp_out4に基づいて、第1乃至第4の外周配線23-1~23-4のそれぞれの断線の有無を検出することができる。第1乃至第4の検出回路24-1~24-4は、第1の実施形態の第1乃至第4の検出回路10-1~10-4と同じ構成を有している。図8は、出力パッドP1の周辺の断面図である。電源配線22、出力パッドP1、配線層25が形成された半導体基板21の表面は樹脂層26で覆われている。配線層25上の樹脂層26は円形状に開口され、この開口部を介して配線層25上にバンプ電極B1が形成されている。他のパッドP2~P8周辺についても同様に構成されている。このように、WLP技術により形成された半導体集積回路200は、ユーザーに出荷される。ユーザーは、半導体集積回路200を含む各種電子部品をチップマウンタ等の電子部品装着装置を用いて回路基板上に装着することにより、各種の製品を生産する。この時、半導体集積回路200は回路基板上で位置合わせが行われ、半導体集積回路200の裏面のバンプ電極B1~B8は、回路基板上のプリント配線等に電気的に接続される。その際の機械的なダメージや応力により、半導体集積回路200の半導体基板21の欠け等の欠陥が生じることがある。本実施形態の半導体集積回路200によれば、第1乃至第4の外周配線23-1~23-4に対応して当該欠陥がどの箇所に発生したかを電気的に検出することができる。第1乃至第4の検出回路24-1~24-4は、図9、図10に示す回路で構成することもできる。図9、図10において、第1乃至第4の検出回路24-1~24-4の中、1つの検出回路を検出回路24-Xと、検出回路24-Xに対応する第1乃至第4の外周配線23-1~23-4の中の1つの外周配線を外周配線23-Xとして説明する。図9の検出回路24-Xは、第6の抵抗R6検出抵抗及びインバータ27を含んで構成される。外周配線23-Xの第1の端は電源配線22に接続される。外周配線23-Xの第2の端は第6の抵抗R6の一端に接続される。外周配線23-Xと第6の抵抗R6との接続ノードを接続ノードN3とする。第6の抵抗R6の他端は接地される。接続ノードN3の電圧はインバータ27の入力端子に入力される。この場合、外周配線23-Xの第2の端は、図7に示すように、回路形成領域の内部配線を介して接続ノードN3に接続される。外周配線23-Xと内部配線は半導体プロセスにより金属配線として一体化して形成される。図9の外周配線23-Xはこの内部配線を含んでいる。この内部配線を含めた外周配線23-Xの抵抗値は、第6の抵抗R6の抵抗値に比して無視できるほど小さいとする。外周配線23-Xが断線していない場合は、接続ノードN3の電圧は略電源電圧Vccである。また、外周配線23-Xが断線している場合は、接続ノードN3の電圧は接地電圧0Vである。したがって、インバータ27のしきい値電圧を電源電圧Vccと接地電圧0Vの間の電圧、好ましくは、1/2Vccに設定すれば、外周配線23-Xが断線していない場合、インバータ27の出力電圧ERRFLGはLレベルになり、外周配線23-Xが断線している場合、インバータ27の出力電圧ERRFLGはHレベルになる。これにより、外周配線23-Xの断線の有無を検出することができる。図10の検出回路24-Xは、第6の抵抗R6、コンパレータ28、基準電圧源29、インバータ30を含んで構成される。コンパレータ28の第1の入力端子には、外周配線23-Xと第6の抵抗R6の接続ノードN3の電圧が印加される。コンパレータ28の第2の入力端子-には、基準電圧源29の基準電圧Vrefが印加される。コンパレータ28の出力はインバータ30の入力端子に印加される。そして、基準電圧Vrefを電源電圧Vccと接地電圧0Vの間の電圧、好ましくは、1/2Vccに設定すれば、外周配線23-Xが断線していない場合は、接続ノードN3の電圧は略電源電圧Vccになるので、コンパレータ28の出力はHレベル、インバータ30の出力電圧ERRFLGはLレベルになる。また、外周配線23-Xが断線している場合は、接続ノードN3の電圧は接地電圧0Vになるので、コンパレータ28の出力はLレベル、インバータ30の出力信号ERRFLGはHレベルになる。これにより、外周配線23-Xの断線の有無を検出することができる。以上説明したように、CSP、WLP技術によるパッケージではLSIチップの周辺部に欠け等の欠陥が発生しやすいことから、これらのパッケージにおける欠陥の検出に特に有効であるが、樹脂モールド前の一般的な半導体チップにおいても同様の欠陥は生じることがあるので、本発明は当該一般の半導体チップにも適用することもできる。