六方晶の結晶構造を有する炭化珪素からなり、主表面を有する基板と、前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層とを備え、前記炭化珪素層には前記主表面に対して傾斜した側壁を有する溝が設けられており、前記側壁は{0001}面に対して50°以上65°以下のオフ角を有し、さらに前記炭化珪素層の前記側壁上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備え、前記炭化珪素層は、前記ゲート絶縁膜を介して前記ゲート電極と対向しかつ第1導電型を有するボディ領域と、前記ボディ領域によって互いに分離されかつ第2導電型を有する1対の領域とを含み、前記ボディ領域は5×1016cm-3以上の不純物密度を有する、炭化珪素半導体装置。前記側壁のオフ方位と<01-10>方向とのなす角は5°以下である、請求項1に記載の炭化珪素半導体装置。前記側壁の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下である、請求項2に記載の炭化珪素半導体装置。前記側壁は、前記基板を構成する炭化珪素のカーボン面側の面である、請求項1~3のいずれか1項に記載の炭化珪素半導体装置。前記ボディ領域における不純物密度は1×1020cm-3以下である、請求項1~4のいずれか1項に記載の炭化珪素半導体装置。ノーマリーオフ型となっている、請求項1~5のいずれか1項に記載の炭化珪素半導体装置。前記ゲート電極は、前記第1導電型を有するポリシリコンからなっている、請求項6に記載の炭化珪素半導体装置。前記ゲート電極はn型ポリシリコンからなっている、請求項1~6のいずれか1項に記載の炭化珪素半導体装置。前記ゲート絶縁膜の厚みは25nm以上70nm以下である、請求項1~8のいずれか1項に記載の炭化珪素半導体装置。前記第1導電型はp型であり、前記第2導電型はn型である、請求項1~9のいずれか1項に記載の炭化珪素半導体装置。前記ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下である、請求項10に記載の炭化珪素半導体装置。前記ボディ領域に弱反転層が形成されるような前記ゲート電極の閾値電圧が、室温以上100°C以下の温度範囲において2V以上である、請求項10または11に記載の炭化珪素半導体装置。前記閾値電圧が100°Cにおいて3V以上である、請求項12に記載の炭化珪素半導体装置。前記閾値電圧が200°Cにおいて1V以上である、請求項12または13に記載の炭化珪素半導体装置。前記閾値電圧の温度依存性が-10mV/°C以上である、請求項12~14のいずれか1項に記載の炭化珪素半導体装置。室温における電子のチャネル移動度が30cm2/Vs以上である、請求項10~15のいずれか1項に記載の炭化珪素半導体装置。100°Cにおける電子のチャネル移動度が50cm2/Vs以上である、請求項16に記載の炭化珪素半導体装置。150°Cにおける電子のチャネル移動度が40cm2/Vs以上である、請求項16または17に記載の炭化珪素半導体装置。電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上である、請求項16~18のいずれか1項に記載の炭化珪素半導体装置。前記炭化珪素層と前記ゲート絶縁膜との界面におけるバリアハイトは2.2eV以上2.6eV以下である、請求項1~19のいずれか1項に記載の炭化珪素半導体装置。前記1対の領域は、前記ボディ領域と前記基板とを隔てる耐圧保持層を含み、オン状態において、前記ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、前記耐圧保持層における抵抗値であるドリフト抵抗よりも小さい、請求項1~20のいずれか1項に記載の炭化珪素半導体装置。縦型絶縁ゲート電界効果トランジスタである、請求項1~21のいずれか1項に記載の炭化珪素半導体装置。ここで、たとえばnチャネルのMOSFETにおいては、導電型がp型であるp型ボディ領域が形成され、当該p型ボディ領域内にチャネル領域が形成される。そして、p型ボディ領域におけるp型不純物たとえばB硼素、Alアルミニウムなどの密度ドーピング密度を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、pチャネルのMOSFETにおいては、上記nチャネルの場合とは逆にn型ボディ領域におけるn型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばp型ボディ領域のドーピング密度は、たとえば1×1016cm-3~4×1016cm-3程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な炭化珪素半導体装置を提供することである。本発明の炭化珪素半導体装置は、基板と、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。基板は、六方晶の結晶構造を有する炭化珪素からなり、主表面を有する。炭化珪素層は、基板の主表面上にエピタキシャルに形成されている。炭化珪素層には主表面に対して傾斜した側壁を有する溝が設けられている。側壁は{0001}面に対して50°以上65°以下のオフ角を有する。ゲート絶縁膜は炭化珪素層の側壁上に設けられている。ゲート電極はゲート絶縁膜の上に設けられている。炭化珪素層は、ゲート絶縁膜を介してゲート電極と対向しかつ第1導電型を有するボディ領域と、ボディ領域によって互いに分離されかつ第2導電型を有する1対の領域とを含む。ボディ領域は5×1016cm-3以上の不純物密度を有する。この半導体装置によれば、ゲート電極によって制御されるチャネルはボディ領域内の側壁上に形成される。この側壁が{0001}面に対して50°以上65°以下のオフ角を有することによって、チャネルが形成されるボディ領域の不純物密度がたとえ5×1016cm-3以上という高い値とされても、チャネル移動度の低下が抑制されることを、本発明者らは見出した。よってこの半導体装置によれば、チャネル移動度の低下を抑制しつつ、高い不純物密度を用いることによって閾値電圧を大きくシフトすることができる。なお、上述の不純物は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。上記半導体装置においては、上記側壁のオフ方位と<01-10>方向とのなす角は5°以下となっていてもよい。これによりオフ方位がほぼ<01-10>方向となり、その結果、側壁の面方位が{03-38}面に近くなる。この場合、上述した作用効果が特に確実に得られることを、本発明者らは見出した。上記半導体装置においては、上記側壁の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下であってもよい。これにより、チャネル移動度を一層向上させることができる。ここで、面方位03-38に対するオフ角を-3°以上5°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。また、<01-10>方向における03-38面に対するオフ角とは、<01-10>方向および<0001>方向を含む平面への上記側壁の法線の正射影と、03-38面の法線とのなす角度であり、その符号は、上記正射影が<01-10>方向に対して平行に近づく場合が正であり、上記正射影が<0001>方向に対して平行に近づく場合が負である。なお、上記側壁の面方位は、実質的に03-38であることがより好ましい。ここで、主面の面方位が実質的に03-38であるとは、側壁の加工精度などを考慮して実質的に面方位が03-38とみなせるオフ角の範囲に側壁の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば03-38に対してオフ角が±2°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。上記半導体装置においては、上記側壁は、基板を構成する炭化珪素のカーボン面側の面であってもよい。このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の0001面はシリコン面、000-1面はカーボン面と定義される。つまり、上記側壁のオフ方位と<01-10>方向とのなす角が5°以下である構成を採用する場合、上記主面を0-33-8面に近いものとすることにより、チャネル移動度をさらに向上させることができる。上記半導体装置においては、上記ボディ領域における不純物密度は1×1020cm-3以下であってもよい。ボディ領域における不純物密度を1×1020cm-3以下としても、閾値電圧は十分な自由度をもって設定することができる。また、1×1020cm-3を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。上記半導体装置においては、ゲート電極は第1導電型のポリシリコンからなっていてもよい。すなわち、第1導電型がp型である場合、ゲート電極はp型ポリシリコンからなるものとし、第1導電型がn型である場合、ゲート電極はn型ポリシリコンからなるものとすることができる。p型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、n型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、半導体装置をノーマリーオフ型とすることが容易となる。上記半導体装置においては、ゲート電極はn型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。上記半導体装置においては、上記ゲート絶縁膜の厚みは25nm以上70nm以下であってもよい。上記ゲート絶縁膜の厚みが25nm未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記ゲート絶縁膜の厚みが70nmを超える場合、ゲート電圧の絶対値を大きくする必要が生じる。そのため、上記ゲート絶縁膜の厚みを25nm以上70nm以下とすることにより、上記問題点を容易に解消することができる。上記半導体装置においては、上記第1導電型はp型であり、第2導電型はn型であってもよい。すなわち、上記半導体装置は、nチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。上記半導体装置においては、ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下であってもよい。このようにすることにより、通常の動作温度において0~5V程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。上記半導体装置においては、ボディ領域に弱反転層が形成されるようなゲート電極の閾値電圧は、室温以上100°C以下の温度範囲において2V以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には27°Cである。上記半導体装置においては、上記閾値電圧が100°Cにおいて3V以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧が200°Cにおいて1V以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧の温度依存性は-10mV/°C以上であってもよい。このようにすることにより、温度依存性が-10mV/°C未満の場合すなわち、温度依存性の絶対値が10mV/°Cよりも大きく、かつその符号がマイナスの場合に比して、温度上昇に起因して閾値電圧が減少してゼロに近づく傾向を抑えることができる。これにより、安定してノーマリーオフの状態を維持することができる。上記半導体装置においては、室温における電子のチャネル移動度が30cm2/Vs以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。上記半導体装置においては、100°Cにおける電子のチャネル移動度が50cm2/Vs以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、150°Cにおける電子のチャネル移動度が40cm2/Vs以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。上記半導体装置においては、炭化珪素層とゲート絶縁膜との界面におけるバリアハイトは2.2eV以上2.6eV以下であってもよい。バリアハイトを大きくすることにより、ゲート絶縁膜中を流れるリーク電流トンネル電流を抑制することができる。しかし、単にゲート絶縁膜との間のバリアハイトが大きい結晶面をゲート絶縁膜と接触する面に採用すると、チャネル移動度が低下することがあり得る。これに対し、バリアハイトが2.2eV以上2.6eVとなる結晶面をゲート絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、{0001}面に対するオフ角が50°以上65°以下である側壁を採用することにより、容易に達成することができる。なお、バリアハイトとは、炭化珪素層の伝導帯とゲート絶縁膜の伝導帯との間のバンドギャップの大きさをいう。上記半導体装置は、ボディ領域と基板とを隔てる耐圧保持層を含んでもよい。好ましくは、オン状態において、ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、耐圧保持層における抵抗値であるドリフト抵抗よりも小さい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、{0001}面に対するオフ角が50°以上65°以下である側壁を採用することにより、容易に達成することができる。上記半導体装置は、縦型絶縁ゲート電界効果トランジスタであってもよい。以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な炭化珪素半導体装置を提供することができる。以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。図1を参照して、本実施の形態における炭化珪素半導体装置は、傾斜した側壁6を有する溝を含む縦型絶縁ゲート電界効果トランジスタMOSFETである。図1に示した半導体装置は、導電型がn型である炭化珪素からなる基板1と、基板1の主表面上にエピタキシャルに形成された炭化珪素層とを有する。炭化珪素層は、導電型がn型である耐圧保持層2と、導電型がp型であるp型ボディ層3ボディ領域と、導電型がn型であるn型ソースコンタクト層4と、導電型がp型であるコンタクト領域5とを有する。また半導体装置はさらに、ゲート絶縁膜8と、ゲート電極9と、層間絶縁膜10と、ソース電極12と、ソース配線電極13と、ドレイン電極14と、裏面保護電極15とを有する。基板1は、結晶型が六方晶である炭化珪素からなる。耐圧保持層2は、基板1の一方の主表面上に形成されている。耐圧保持層2上にはp型ボディ層3が形成されている。よって耐圧保持層2は、p型ボディ層3と基板1とを隔てている。p型ボディ層3の不純物密度は5×1016cm-3以上であり、好ましくは1×1020cm-3以下であり、より好ましくは8×1016cm-3以上3×1018cm-3以下である。p型ボディ層3上には、n型ソースコンタクト層4が形成されている。このn型ソースコンタクト層4に取り囲まれるように、p型のコンタクト領域5が形成されている。n型ソースコンタクト層4、p型ボディ層3および耐圧保持層2を部分的に除去することにより溝が形成されている。溝の側壁6は基板1の主表面に対して傾斜した面になっている。側壁6は{0001}面に対して50°以上65°以下のオフ角を有する。傾斜した面により囲まれた凸部上部表面上にソース電極12が形成された凸形状部の平面形状は、たとえば六角形になっていてもよい。好ましくは、側壁6のオフ方位と<01-10>方向とのなす角は5°以下である。これにより側壁6の面方位は{03-38}面に近くなる。また側壁6の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下である。また側壁6は、基板1を構成する炭化珪素のカーボン面000-1側の面である。言い換えれば、側壁6の面方位がhklm面であるとして、mは負の値とされる。たとえば、基板1の主表面の面方位は実質的に000-1面であり、側壁6の面方位は実質的に、03-3-8面、-303-8面、3-30-8面、0-33-8面、30-3-8面、および-330-8面を含み、これら6つの面が平面視において溝の底部を取り囲むように配置されている。溝の底部は平面視において六角形の形状を有してもよく、この場合、六角形が有する6つの辺のそれぞれに上記の6つの面がつながっている。あるいは溝の底部はほぼ点状であってもよく、この場合、溝が実質的に側壁6のみによって形成されている。この溝の側壁6および底部上にはゲート絶縁膜8が形成されている。このゲート絶縁膜8はn型ソースコンタクト層4の上部表面上にまで延在している。好ましくはゲート絶縁膜8の厚みは25nm以上70nm以下である。好ましくは、側壁6上でのp型ボディ層3とゲート絶縁膜8との界面におけるバリアハイトは2.2eV以上2.6eV以下とされる。ゲート絶縁膜8上において、溝の内部を充填するようにゲート電極9が形成されている。ゲート電極9の上部表面は、ゲート絶縁膜8においてn型ソースコンタクト層4の上部表面上に位置する部分の上面とほぼ同じ高さになっている。好ましくはゲート電極は、p型ポリシリコンからなっている。上記構成により、p型ボディ層3第1導電型を有するボディ領域は、ゲート絶縁膜8を介してゲート電極9と対向している。また耐圧保持層2、p型ボディ層3、およびn型ソースコンタクト層4が、側壁6に沿ってこの順に積層されている。この結果、p型ボディ層3によって耐圧保持層2およびn型ソースコンタクト層4第2導電型を有する1対の領域が互いに分離されている。ゲート絶縁膜8のうちn型ソースコンタクト層4の上部表面上にまで延在する部分とゲート電極9とを覆うように層間絶縁膜10が形成されている。層間絶縁膜10とゲート絶縁膜8の一部とを除去することにより、n型ソースコンタクト層4の一部とp型のコンタクト領域5とを露出するように開口部11が形成されている。この開口部11の内部を充填するとともに、p型のコンタクト領域5およびn型ソースコンタクト層4の一部と接触するようにソース電極12が形成されている。ソース電極12の上部表面と接触するとともに、層間絶縁膜10の上部表面上に延在するようにソース配線電極13が形成されている。また、基板1において耐圧保持層2が形成された主表面とは反対側の裏面上には、ドレイン電極14が形成されている。このドレイン電極14はオーミック電極である。このドレイン電極14において、基板1と対向する面とは反対側の面上に裏面保護電極15が形成されている。図1に示した半導体装置においては、溝の側壁6が傾斜するとともに、当該側壁6は実質的に03-3-8面となっている。図1から分かるように、これらのいわゆる半極性面となっている側壁6を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁6は安定な結晶面であるため、当該側壁6をチャネル領域に利用した場合、他の結晶面たとえば0001面をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。次に、図1に示した半導体装置の動作について説明する。図1を参照して、ゲート電極9に閾値電圧以下の電圧を与えた状態、すなわちオフ状態では、p型ボディ層3と導電型がn型である耐圧保持層2との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極9に正の電圧を印加すると、p型ボディ層3においてゲート絶縁膜8と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、n型ソースコンタクト層4と耐圧保持層2とが電気的に接続された状態となる。この結果、ソース電極12とドレイン電極14との間に電流が流れる。すなわち半導体装置がオン状態とされる。本実施の形態によれば側壁6の{0001}面に対するオフ角が50°以上65°以下となっている。このため、p型不純物密度が5×1016cm-3以上という高いドーピング密度のp型ボディ層3を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア電子の移動度チャネル移動度の低下が抑制される。その結果、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なMOSFETとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、p型ボディ層3におけるp型不純物密度は、1×1017cm-3以上であってもよく、さらに5×1017cm-3以上とすることもできる。好ましくは、p型ボディ層3の不純物濃度が十分に高くされることによって、半導体装置はノーマリーオフ型とされている。またオン状態において、p型ボディ層3に形成されるチャネル領域における抵抗値であるチャネル抵抗は、耐圧保持層2における抵抗値であるドリフト抵抗よりも小さい。好ましくは、p型ボディ層3に弱反転層が形成されるようなゲート電極9の閾値電圧が、室温以上100°C以下の温度範囲において2V以上である。より好ましくは、閾値電圧が100°Cにおいて3V以上である。また閾値電圧が200°Cにおいて1V以上である。好ましくは、閾値電圧の温度依存性が-10mV/°C以上である。閾値電圧の温度依存性の値mV/°Cは、半導体装置が通常用いられる温度領域においておおよそ一定であるが、厳密に定義される必要がある場合、たとえば、25°Cから200°Cまでの閾値電圧の温度依存性を直線近似した際の直線の傾きとして定義され得る。なおp型ボディ層3の不純物密度が5×1016cm-3以上の高密度の下では、側壁6の面方位が本実施の形態と異なり仮に0001面とされたとすると、閾値電圧の温度依存性を-10mV/°C以上とすることが困難となる。この理由は、0001面においては、不純物密度の増大によってトラップ準位が多くなりやすいことによる。トラップ準位が多い場合、トラップされた電子が温度上昇にともない解放される量も多くなる。この結果、温度上昇にともなうドレイン電流の増大が大きくなる。この場合、温度上昇にともなう閾値電圧の低下が大きくなる。言い換えれば、閾値電圧の温度依存性の値が、絶対値の大きな負の値となる。好ましくは、室温における電子のチャネル移動度が30cm2/Vs以上である。より好ましくは、100°Cにおける電子のチャネル移動度が50cm2/Vs以上である。また150°Cにおける電子のチャネル移動度が40cm2/Vs以上である。また電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上である。次に、図2~図9を参照して、図1に示した本発明による半導体装置の製造方法を説明する。まず、図2を参照して、炭化珪素からなる基板1の主表面上に、導電型がn型である炭化珪素層をエピタキシャルに形成する。当該炭化珪素層のうち基板1側の部分は、そのまま耐圧保持層2となる。炭化珪素層のエピタキシャル成長は、たとえば原料ガスとしてシランSiH4とプロパンC3H8との混合ガスを用い、キャリアガスとしてたとえば水素ガスH2を用いたCVD法により実施することができる。また、このとき導電型がn型の不純物としてたとえば窒素NやリンPを導入することが好ましい。この耐圧保持層2のn型不純物のノードは、たとえば5×1015cm3以上5×1016cm3以下とすることができる。次に、耐圧保持層2の上部表面層にイオン注入を行なうことにより、p型ボディ層3およびn型ソースコンタクト層4を形成する。p型ボディ層3を形成するためのイオン注入においては、たとえばアルミニウムAlなどの導電型がp型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりp型ボディ層3が形成される領域の深さを調整することができる。次に導電型がn型の不純物を、p型ボディ層3が形成された耐圧保持層2へイオン注入することにより、n型ソースコンタクト層4を形成する。n型の不純物としてはたとえばリンなどを用いることができる。このようにして、図3に示す構造を得る。次に、図4に示すように、n型ソースコンタクト層4の上部表面上にマスク層17を形成する。マスク層17として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層17の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、n型ソースコンタクト層4の上部表面上に、CVD法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜図示せずを形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図4に示した溝が形成されるべき領域に開口パターンを有するマスク層17が形成される。そして、このマスク層17をマスクとして用いて、n型ソースコンタクト層4、p型ボディ層3および耐圧保持層2の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチングRIE:ReactiveIonEtching、特に誘導結合プラズマICP:InductivelyCoupledPlasmaRIEを用いることができる。具体的には、たとえば反応ガスとしてSF6またはSF6とO2との混合ガスを用いたICP-RIEを用いることができる。このようなエッチングにより、基板1の主表面に対して傾斜した側壁6図1を有する溝が形成されるべき領域に、基板1の主表面に対してほぼ垂直な垂直壁16を有する溝を形成することができる。このようにして、図4に示す構造を得る。次に、耐圧保持層2、p型ボディ層3およびn型ソースコンタクト層4において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、図4に示した垂直壁16を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば700°C以上1000°C以下としたエッチング熱エッチングを行なうことにより、図5に示すように基板1の主表面に対して傾斜した側壁6を有する溝を形成することができる。ここで、上記熱エッチング工程の条件は、たとえば酸素ガスに対する塩素ガスの流量比率塩素ガス流量/酸素ガス流量を、0.5以上4.0以下、より好ましくは1.0以上2.0以下、とすることができる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素N2ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を700°C以上1000°C以下とした場合、SiCのエッチング速度はたとえば70μm/hr程度になる。また、この場合にマスク層17として酸化珪素SiO2を用いると、SiO2に対するSiCの選択比を極めて大きくすることができるので、SiCのエッチング中にSiO2からなるマスク層17は実質的にエッチングされない。なお、この側壁6に表出する結晶面はたとえば03-3-8面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である03-3-8面が溝の側壁6として自己形成される。この結果、図5に示すような構造を得る。次に、マスク層17をエッチングなど任意の方法により除去する。その後、側壁6を有する溝の内部から、n型ソースコンタクト層4の上部表面上にまで延在するように、所定のパターンを有するレジスト膜図示せずを、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝の底部およびn型ソースコンタクト層4の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がp型の不純物をイオン注入することにより、溝の底部に電界緩和領域7を形成し、n型ソースコンタクト層4の一部領域に導電型がp型のコンタクト領域5を形成する。その後レジスト膜を除去する。この結果、図6に示すような構造を得る。そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素層の表面に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した03-3-8面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜キャップ層の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばn型ソースコンタクト層4およびp型のコンタクト領域5の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。次に、図7に示すように、側壁6を有する溝の内部から、n型ソースコンタクト層4およびp型のコンタクト領域5の上部表面上にまで延在するように、ゲート絶縁膜8を形成する。ゲート絶縁膜8としては、たとえば炭化珪素層を熱酸化することにより得られる酸化膜酸化ケイ素膜を用いることができる。このようにして、図7に示す構造を得る。次に、図8に示すように、側壁6を有する溝の内部を充填するように、ゲート絶縁膜8上にゲート電極9を形成する。ゲート電極9の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜8上において、溝の内部およびp型のコンタクト領域5上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはCMP法など任意の方法を用いて、溝の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極9が構成される。このようにして、図8に示す構造を得る。次に、ゲート電極9の上部表面、およびp型のコンタクト領域5上において露出しているゲート絶縁膜8の上部表面上を覆うように層間絶縁膜10図9参照を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜10上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜図示せずにはp型のコンタクト領域5上に位置する領域に開口パターンが形成されている。そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜10およびゲート絶縁膜8を部分的にエッチングにより除去する。この結果、層間絶縁膜10およびゲート絶縁膜8には開口部11図9参照が形成される。この開口部11の底部においては、p型のコンタクト領域5およびn型ソースコンタクト層4の一部が露出した状態となる。その後、当該開口部11の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極12図9参照となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去するリストオフ。この結果、開口部11の内部に充填された導電体膜によりソース電極12を形成できる。このソース電極12はp型のコンタクト領域5およびn型ソースコンタクト層4とオーミック接触したオーミック電極である。また、基板1の裏面側耐圧保持層2が形成された主表面と反対側の表面側に、ドレイン電極14図9参照を形成する。ドレイン電極14としては、基板1とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図9に示す構造を得る。その後、ソース電極12の上部表面に接触するとともに、層間絶縁膜10の上部表面上に延在するソース配線電極13図1参照、およびドレイン電極14の表面に形成された裏面保護電極15図1参照をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図1に示す半導体装置を得ることができる。なお上記説明は本発明における第1および第2導電型のそれぞれがp型およびn型の場合について行ったが、第1および第2導電型のそれぞれはn型およびp型であってもよい。この場合、ゲート電極9は、n型ポリシリコンからなることが好ましい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。