非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続された差動増幅回路と、ゲートが前記差動増幅回路の出力端に接続されると共にドレインが前記差動増幅回路の反転入力端子に接続され、動作状態でオンし非動作状態でオフする第1のMOSトランジスタと、電源と前記第1のMOSトランジスタのソースとの間に直列接続され、前記第1のMOSトランジスタよりもゲート幅/ゲート長比が小さく、前記動作状態でオンし前記非動作状態でオフする第2のMOSトランジスタと、を含む出力回路と、を備えた半導体集積回路装置。前記第2のMOSトランジスタのゲート幅が、前記第1のMOSトランジスタよりも小さい請求項1記載の半導体集積回路装置。前記第1のMOSトランジスタの閾値電圧が前記第2のMOSトランジスタの閾値電圧よりも低い請求項1又は請求項2記載の半導体集積回路装置。前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがPMOSトランジスタであり、前記電源は正電圧を出力する電源である請求項1~請求項3の何れか1項に記載の半導体集積回路装置。前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがNMOSトランジスタであり、前記電源は負電圧を出力する電源である請求項1~請求項3の何れか1項に記載の半導体集積回路装置。しかしながら、近年、フラッシュメモリのセルフ書き込み対応や、キャップレスレギュレータへの対応等、出力負荷Yの電流iLの増大に伴って、レギュレータ100の出力回路X10のPMOSトランジスタp11のドライブ能力を増加させたい場合がある。この場合、具体的にはPMOSトランジスタp11のディメンジョンを大きくする、すなわちゲート幅/ゲート長比を大きくする必要がある。一方、ゲート幅/ゲート長比を大きくすると、非動作状態におけるPMOSトランジスタp11のオフリーク電流が出力負荷Yの内部回路を流れる電流iLを超過し、図9に示すように、出力電圧ivc10が電源vddレベルまで上昇する。これは、PMOSトランジスタp11のドライブ能力を増加させたために、PMOSトランジスタp11のオフリーク電流が増加するのに対し、出力負荷Yの内部回路のオフリーク電流はそれほど変化しないため、PMOSトランジスタp11のオフリーク電流が出力負荷Yの内部回路のオフリーク電流を超過し、PMOSトランジスタp11が低電流状態でオンするためである。このため、図9に示すように、レギュレータ100の出力電圧ivc10を電源とする出力負荷Yの内部回路を構成する図示しないトランジスタの耐圧違反や動作不良を引き起こす虞がある、という問題があった。本発明は、上述した課題を解決するために提案されたものであり、定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐことができる半導体集積回路装置を提供することを目的とする。上記目的を達成するために、請求項1記載の発明は、非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続された差動増幅回路と、ゲートが前記差動増幅回路の出力端に接続されると共にドレインが前記差動増幅回路の反転入力端子に接続され、動作状態でオンし非動作状態でオフする第1のMOSトランジスタと、電源と前記第1のMOSトランジスタのソースとの間に直列接続され、前記第1のMOSトランジスタよりもゲート幅/ゲート長比が小さく、前記動作状態でオンし前記非動作状態でオフする第2のMOSトランジスタと、を含む出力回路と、を備えたことを特徴とする。本発明によれば、定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐことができる、という効果を奏する。以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。第1実施形態図1は、本発明の第1実施形態に係るレギュレータ10を示す回路構成図である。なお、図6と同一部分には同一符号を付している。同図に示すように、レギュレータ10は、差動増幅回路としてのオペアンプOP及び出力回路X1を含んで構成されている。なお、オペアンプOPは、前述した図7に示した構成と同一であるので、説明は省略する。出力回路X1は、図1に示すように、PMOSトランジスタp10、p11、p12、NMOSトランジスタn11を含んで構成されている。このように、出力回路X1は、PMOSトランジスタp12を備えた点で図6に示した出力回路X10と異なる。PMOSトランジスタp10のソースは、電源vddに接続され、ゲートには、活性化信号actが入力され、ドレインは、オペアンプOPの出力端o/及びPMOSトランジスタp11のゲートに接続されている。PMOSトランジスタp11のソースは、PMOSトランジスタp12のドレインに接続され、ゲートは、オペアンプOPの出力端o/及びPMOSトランジスタp10のドレインに接続されており、ドレインは、オペアンプOPの反転入力端子及びNMOSトランジスタn11のドレインに接続されている。PMOSトランジスタp12のドレインは、電源vddに接続され、ゲートは、活性化信号actを反転した反転活性化信号act/が入力され、ドレインは、PMOSトランジスタp11のソースに接続されている。NMOSトランジスタn11のドレインは、オペアンプOPの反転入力端子及びPMOSトランジスタp11のドレインに接続され、ゲートには、バイアス電圧信号vbが入力され、ソースは接地されている。オペアンプOPの非反転入力端子には、基準電圧信号refが入力される。オペアンプOPの反転入力端子は、PMOSトランジスタp11及びNMOSトランジスタn11のドレインと接続されており、その接続点は、レギュレータ10の出力端xoutとして、出力負荷Yに接続されている。出力負荷Yは、レギュレータ10の出力端xoutから出力される電圧ivc11が供給されることにより動作する。なお、図1では、説明を簡単にするために、出力負荷Yは、電流iLが流れる電流源Dで置き換えて示している。ここで、PMOSトランジスタp12のディメンジョン、すなわちゲート幅/ゲート長比は、非動作状態における出力負荷Yに流れる電流iL、すなわち出力電圧ivc11を電源とする出力負荷Yの内部回路のオフリーク電流よりも、PMOSトランジスタp12のオフリーク電流の方が小さくなるように設定されている。出力負荷Yの内部回路のオフリーク電流は、その内部回路の構成により予め定めることができる。従って、PMOSトランジスタp12のオフリーク電流が、出力負荷Yの内部回路の予め定めたオフリーク電流よりも小さくなるように、PMOSトランジスタp12のゲート幅/ゲート長比を定める。なお、PMOSトランジスタp11のゲート幅/ゲート長比は、必要とするドライブ能力に応じたゲート幅/ゲート長比とする。PMOSトランジスタp12のゲート幅/ゲート長比は、例えばゲート幅をPMOSトランジスタp12のゲート幅より小さくすることにより、PMOSトランジスタp11のゲート幅/ゲート長比よりも小さくするようにしてもよいし、ゲート長をPMOSトランジスタp11のゲート長よりも長くすることでPMOSトランジスタp11のゲート幅/ゲート長比よりも小さくするようにしてもよい。ただし、ゲート幅のみを小さくする方が、PMOSトランジスタp12のサイズを小さくすることができ、回路面積を小さくすることができるので好ましい。次に、レギュレータ10の動作について、図2に示すタイミングチャートを参照して説明する。図2に示すように、活性化信号actがローレベルのときはレギュレータ10は非動作状態であり、活性化信号actがハイレベルになると、レギュレータ10は動作状態となる。基準電圧信号ref及びバイアス電圧信号vbは、図2に示すように、活性化信号actに同期した信号である。PMOSトランジスタp11は、活性化信号actがハイレベルの場合、すなわちレギュレータ10が動作状態の場合には、オペアンプOPの出力電圧aoutにより、飽和領域でオン状態となる。一方、PMOSトランジスタp12は、反転活性化信号act/がローレベルとなるため、非飽和領域でオン状態となる。これにより、出力電圧ivc11は、図2に示すように、基準電圧信号refと略同一の中間レベルの電圧となる。一方、活性化信号actがローレベルの場合、すなわちレギュレータ10が非動作状態の場合には、PMOSトランジスタp10がオンし、オペアンプOPの出力電圧aoutがハイレベルとなってPMOSトランジスタp11がカットオフ、PMOSトランジスタp12も反転活性化信号act/がハイレベルとなってカットオフするため、出力電圧ivc11はハイインピーダンスとなる。ここで、前述したように、PMOSトランジスタp12のディメンジョン、すなわちゲート幅/ゲート長比は、非動作状態における出力負荷Yに流れる電流iL、すなわち出力電圧ivc20を電源とする出力負荷Yの内部回路のオフリーク電流よりも、PMOSトランジスタp12のオフリーク電流の方が小さくなるように設定されている。このため、出力電圧ivc11は、図2に示すように、最終的にはグランドレベルに到達する。このように、レギュレータ10の出力電圧ivc11に電源vddから流れ込むオフリーク電流は、PMOSトランジスタp12のディメンジョンで決定され、レギュレータ10の出力電圧ivc11からグランドに流れ出すオフリーク電流は、出力電圧ivc11の出力電圧を電源とする出力負荷Yの内部回路のオフリーク電流で決定される。このため、出力電圧ivc11を電源とする出力負荷Yの内部回路のオフリーク電流よりも、PMOSトランジスタp12のオフリーク電流の方が小さくなるようにPMOSトランジスタp12のディメンジョン、すなわちゲート幅/ゲート長比を設定することにより、非動作状態において出力ivc20の出力電圧が電源vddレベルまで上昇するのを防止することができる。また、レギュレータ10の動作状態においては、PMOSトランジスタp12はオン状態であるため、出力回路X1の電流供給能力はPMOSトランジスタp11に依存し、P12のオン抵抗は無視することができる。なお、本実施形態では、PMOSトランジスタp11、12を同一種類のPMOSトランジスタで構成した場合について説明したが、例えばPMOSトランジスタp11をlowVt素子で構成してもよい。すなわち、PMOSトランジスタp11を、PMOSトランジスタp12よりも閾値電圧が低く且つ電流を多く流すことができるlowvt素子で構成する。これにより、PMOSトランジスタp12のサイズを小さくすることができ、回路面積を小さくすることができる。第2実施形態次に、本発明の第2実施形態について説明する。なお、第1実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。図3は、本発明の第2実施形態に係るレギュレータ20を示す回路構成図である。なお、図1と同一部分には同一符号を付している。同図に示すように、レギュレータ20は、差動増幅回路としてのオペアンプOP2及び出力回路X2を含んで構成されている。オペアンプOP2は、図4に示すように、PMOSトランジスタp00、p01、NMOSトランジスタn00、n01、n02が同図に示すように接続された構成であり、差動増幅回路を構成している。オペアンプOP2は、図7に示したオペアンプOPと同様に、PMOSトランジスタp00、p01、NMOSトランジスタn00、n01、n02を含んで構成された差動増幅回路であるが、PMOSトランジスタp00、p01のソースが接地され、NMOSトランジスタn02のソースがマイナス電源-vddに接続されている点が異なる。本実施形態に係る出力回路X2は、第1実施形態で説明した出力回路X1のPMOSトランジスタp10をNMOSトランジスタn20に、PMOSトランジスタp11をNMOSトランジスタn21に、PMOSトランジスタp12をNMOSトランジスタn22に、NMOSトランジスタn11をPMOSトランジスタp21にそれぞれ置き換えた構成である。そして、NMOSトランジスタ20のソースは、マイナス電源-vddに接続され、ゲートには、活性化信号actを反転した反転活性化信号act/が入力され、ドレインは、オペアンプOP2の出力端o/及びNMOSトランジスタn21のゲートに接続されている。NMOSトランジスタn21のソースは、NMOSトランジスタn22のドレインに接続され、ゲートは、オペアンプOP2の出力端o/及びNMOSトランジスタn20のドレインに接続されており、ドレインは、オペアンプOP2の反転入力端子及びPMOSトランジスタp21のドレインに接続されている。NMOSトランジスタn22のソースは、マイナス電源-vddに接続され、ゲートは、活性化信号actが入力され、ドレインは、NMOSトランジスタn21のソースに接続されている。PMOSトランジスタp21のドレインは、オペアンプOP2の反転入力端子及びNMOSトランジスタn21のドレインに接続され、ゲートには、バイアス電圧信号vbが入力され、ソースは出力負荷Yに接続されると共に接地されている。オペアンプOP2の非反転入力端子には、基準電圧信号refが入力される。オペアンプOP2の反転入力端子は、PMOSトランジスタp21及びNMOSトランジスタn21のドレインと接続されており、その接続点は、レギュレータ20の出力端xout2として、出力負荷Yに接続されている。出力負荷Yは、レギュレータ20の出力端xout2から出力される電圧ivc21が供給されることにより動作する。なお、図3では、説明を簡単にするために、出力負荷Yは、電流iLが流れる電流源Dで置き換えて示している。このような構成のレギュレータ20においても、第1実施形態と同様に、NMOSトランジスタn22のディメンジョン、すなわちゲート幅/ゲート長比は、非動作状態における出力負荷Yに流れる電流iL、すなわち出力電圧ivc21を電源とする出力負荷Yの内部回路のオフリーク電流よりも、NMOSトランジスタn22のオフリーク電流の方が小さくなるように設定されている。出力負荷Yの内部回路のオフリーク電流は、その内部回路の構成により予め定めることができる。従って、NMOSトランジスタn22のオフリーク電流が、出力負荷Yの内部回路の予め定めたオフリーク電流よりも小さくなるように、NMOSトランジスタn22のゲート幅/ゲート長比を定める。なお、NMOSトランジスタn21のゲート幅/ゲート長比は、必要とするドライブ能力に応じたゲート幅/ゲート長比とする。NMOSトランジスタn22のゲート幅/ゲート長比は、例えばゲート幅をNMOSトランジスタn22のゲート幅より小さくすることにより、NMOSトランジスタn21のゲート幅/ゲート長比よりも小さくするようにしてもよいし、ゲート長をNMOSトランジスタn21のゲート長よりも長くすることでNMOSトランジスタn21のゲート幅/ゲート長比よりも小さくするようにしてもよい。ただし、ゲート幅のみを小さくする方が、NMOSトランジスタn22のサイズを小さくすることができ、回路面積を小さくすることができるので好ましい。次に、レギュレータ20の動作について、図5に示すタイミングチャートを参照して説明する。図5に示すように、活性化信号actがローレベルのときはレギュレータ20は非動作状態であり、活性化信号actがハイレベルになると、レギュレータ20は動作状態となる。基準電圧信号ref及びバイアス電圧信号vbは、図5に示すように、活性化信号actに同期した信号である。NMOSトランジスタn21は、反転活性化信号act/がローレベル活性化信号actがハイレベルの場合、すなわちレギュレータ20が動作状態の場合には、オペアンプOP2の出力電圧aout2により、飽和領域でオン状態となる。一方、NMOSトランジスタn22は、活性化信号actがハイレベルとなるため、非飽和領域でオン状態となる。これにより、出力電圧ivc21は、図5に示すように、基準電圧信号refと略同一の中間レベルの電圧となる。一方、反転活性化信号act/がハイレベル活性化信号actがローレベルの場合、すなわちレギュレータ20が非動作状態の場合には、NMOSトランジスタn20がオンし、オペアンプOP2の出力電圧aout2がローレベルとなってNMOSトランジスタn21がカットオフ、NMOSトランジスタn22も活性化信号actがローレベルとなってカットオフするため、出力電圧ivc21はハイインピーダンスとなる。ここで、前述したように、NMOSトランジスタn22のディメンジョン、すなわちゲート幅/ゲート長比は、非動作状態における出力負荷Yに流れる電流iL、すなわち出力電圧ivc21を電源とする出力負荷Yの内部回路のオフリーク電流よりも、NMOSトランジスタn22のオフリーク電流の方が小さくなるように設定されている。このため、出力電圧ivc21は、図5に示すように、最終的にはグランドレベルに到達する。このように、レギュレータ20の出力電圧ivc21にグランドから流れ込むオフリーク電流は、NMOSトランジスタn22のディメンジョンで決定され、レギュレータ20の出力電圧ivc21からマイナス電源-vddに流れ出すオフリーク電流は、出力ivc21の出力電圧を電源とする出力負荷Yの内部回路のオフリーク電流で決定される。このため、出力電圧ivc21を電源とする出力負荷Yの内部回路のオフリーク電流よりも、NMOSトランジスタn22のオフリーク電流の方が小さくなるようにNMOSトランジスタn22のディメンジョン、すなわちゲート幅/ゲート長比を設定することにより、非動作状態において出力電圧ivc21の出力電圧がマイナス電源-vddレベルまで下降するのを防止することができる。なお、上記各実施形態では、レギュレータに本発明を適用した場合について説明したが、これに限らず、例えば基準電圧を生成するバイアス回路等にも本発明を適用可能である。