"アナログ信号をデジタル信号に変換するADコンバータであって、ある時刻から時間に比例して変化するランプ電圧と前記アナログ信号の電圧とを受け、前記ある時刻では第1の電圧を出力ノードに出力し、前記ランプ電圧の変化分が前記アナログ信号の電圧に到達したことに応じて前記出力ノードの電圧を前記第1の電圧から第2の電圧に向けて遷移させる比較回路と、前記比較回路の出力ノードの電圧が前記第1および第2の電圧間の第3の電圧に到達したことに応じてストップ信号を出力する検知回路と、前記ある時刻から前記ストップ信号が出力されるまでの時間に基づいて前記デジタル信号を生成する信号生成回路と、前記比較回路の出力ノードの電圧が前記第3の電圧に到達した後に、前記比較回路の出力ノードの電圧を前記第2の電圧と異なるクリップ電圧に固定するクリップ回路とを備える、ADコンバータ。前記クリップ回路は、前記比較回路の出力ノードに接続され、前記比較回路の出力ノードに前記クリップ電圧を供給する、請求項1に記載のADコンバータ。前記第1の電圧は前記第2の電圧よりも高く、前記クリップ回路は、アノードが前記クリップ電圧よりもしきい値電圧だけ高い第4の電圧を受け、カソードが前記比較回路の出力ノードに接続されたダイオードを含む、請求項2に記載のADコンバータ。前記クリップ回路は、さらに、前記第4の電圧のラインと前記比較回路の出力ノードとの間に前記ダイオードと直列接続され、前記ストップ信号に応答して導通する第1のスイッチを含む、請求項3に記載のADコンバータ。第1の期間は前記アナログ信号が基準電圧となり、第2の期間は前記アナログ信号が信号電圧となり、前記第1の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、前記ランプ電圧は前記第2の期間に変化し、前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、前記クリップ回路は、さらに、前記第4の電圧のラインと前記比較回路の出力ノードとの間に前記ダイオードと直列接続され、前記第1の期間以外の期間に導通する第2のスイッチを含む、請求項3または請求項4に記載のADコンバータ。前記第1の電圧は前記第2の電圧よりも高く、前記クリップ回路は、ドレインが前記クリップ電圧よりもしきい値電圧だけ高い第4の電圧を受け、ソースが前記比較回路の出力ノードに接続されたN型トランジスタと、前記ストップ信号に応答して前記N型トランジスタのゲートに前記第4の電圧を与えるインバータとを含む、請求項2に記載のADコンバータ。前記第1の電圧は前記第2の電圧よりも高く、前記クリップ回路は、ドレインが前記クリップ電圧よりも高い第4の電圧を受け、ゲートが前記クリップ電圧よりもしきい値電圧だけ高い第5の電圧を受け、ソースが前記比較回路の出力ノードに接続されたN型トランジスタを含む、請求項2に記載のADコンバータ。前記クリップ回路は、さらに、前記第5の電圧のラインと前記比較回路の出力ノードとの間に前記N型トランジスタと直列接続され、前記ストップ信号に応答して導通する第1のスイッチを含む、請求項7に記載のADコンバータ。第1の期間は前記アナログ信号が基準電圧となり、第2の期間は前記アナログ信号が信号電圧となり、前記第1の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、前記ランプ電圧は前記第2の期間に変化し、前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、前記クリップ回路は、さらに、前記第5の電圧のラインと前記比較回路の出力ノードとの間に前記N型トランジスタと直列接続され、前記第1の期間以外の期間に導通する第2のスイッチを含む、請求項7または請求項8に記載のADコンバータ。前記第1の電圧は前記第2の電圧よりも高く、前記クリップ回路は、ドレインが前記クリップ電圧よりもしきい値電圧だけ高い第4の電圧を受け、ゲートが制御信号を受け、ソースが前記比較回路の出力ノードに接続されたN型トランジスタを含み、第1の期間は前記アナログ信号が基準電圧となり、第2の期間は前記アナログ信号が信号電圧となり、前記第1の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、前記ランプ電圧は前記第2の期間に変化し、前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、前記制御信号は、前記第1の期間は前記N型トランジスタをソースフォロアとして動作させないための非活性化レベルにされ、前記第2の期間は前記N型トランジスタをソースフォロアとして動作させるための活性化レベルにされる、請求項2に記載のADコンバータ。前記クリップ回路は、さらに、前記クリップ電圧のラインと前記比較回路の出力ノードとの間に接続され、前記ストップ信号に応答して導通する第1のスイッチを含む、請求項2に記載のADコンバータ。第1の期間は前記アナログ信号が基準電圧となり、第2の期間は前記アナログ信号が信号電圧となり、前記第1の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、前記ランプ電圧は前記第2の期間に変化し、前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、前記クリップ回路は、さらに、前記クリップ電圧のラインと前記比較回路の出力ノードとの間に前記第1のスイッチと直列接続され、前記第1の期間以外の期間に導通する第2のスイッチを含む、請求項11に記載のADコンバータ。第1の期間は前記アナログ信号が基準電圧となり、第2の期間は前記アナログ信号が信号電圧となり、前記比較回路は、非反転入力端子、反転入力端子、および前記出力ノードに接続された出力端子を有する演算増幅器と、一方電極が前記非反転入力端子に接続され、他方電極が前記ランプ電圧を受ける第1のキャパシタと、一方電極が前記反転入力端子に接続され、他方電極が接地電圧を受ける第2のキャパシタと、一方端子が前記アナログ信号を受け、他方端子が前記非反転入力端子に接続された第1のスイッチと、前記出力端子と前記反転入力端子との間に接続された第2のスイッチとを含み、前記第1の期間では前記第1および第2のスイッチがオンし、前記アナログ信号の基準電圧が前記第2のキャパシタに保持され、前記第2の期間では前記第1のスイッチがオンするとともに前記第2のスイッチがオフし、前記アナログ信号の信号電圧が前記第1のキャパシタに保持され、前記第1および第2のスイッチがオフされた後に前記ランプ電圧が変化する、請求項1に記載のADコンバータ。前記クリップ回路は、前記演算増幅器の非反転入力端子に接続され、前記ストップ信号に応答して前記演算増幅器の非反転入力端子に前記クリップ電圧を供給する、請求項13に記載のADコンバータ。前記クリップ回路は、前記演算増幅器の反転入力端子に接続され、前記ストップ信号に応答して前記演算増幅器の反転入力端子に非反転入力端子よりも低い電圧を与える、請求項13に記載のADコンバータ。前記クリップ回路は、前記第1のキャパシタの一方電極と前記演算増幅器の非反転入力端子との間に介挿され、前記ストップ信号に応答して非導通になる第3のスイッチと、一方端子が前記クリップ電圧を受け、他方端子が前記演算増幅器の非反転入力端子に接続され、前記ストップ信号に応答して導通する第4のスイッチとを含み、前記第2のスイッチは前記ストップ信号に応答して導通する、請求項13に記載のADコンバータ。前記クリップ回路は、一方端子が前記ランプ電圧を受け、他方端子が前記第1のキャパシタの他方電極に接続され、前記ストップ信号に応答して非導通になる第3のスイッチを含み、前記クリップ回路は、前記第1のキャパシタの前記他方電極の電圧を、前記第3のスイッチが導通状態から非導通状態になったときの前記ランプ電圧のレベルに保持する、請求項13に記載のADコンバータ。前記クリップ回路は、前記制御部から前記クリップ電圧の電圧レベルを制御するクリップ電圧制御信号を受け、前記クリップ電圧制御信号に応じて前記クリップ電圧の電圧レベルを制御するクリップ電圧制御部を有する、請求項13に記載のADコンバータ。複数行複数列に配置され、各々が入射光量に応じたレベルのアナログ信号を出力する複数の画素回路と、それぞれ前記複数行に対応して設けられた複数の行選択線群と、それぞれ前記複数列に対応して設けられた複数の信号線と、前記複数の行選択線群を順次選択し、選択した行選択線群に対応する各画素回路を活性化させる制御回路と、それぞれ前記複数の信号線に対応して設けられ、各々が、活性化された画素回路から対応の信号線に出力されたアナログ信号をデジタル信号に変換する複数のADコンバータと、前記複数のADコンバータに共通に設けられ、各ADコンバータにバイアス電圧を供給するためのバイアス電圧供給線とを備え、各ADコンバータは、応答速度が前記バイアス電圧によって設定され、ある時刻から時間に比例して変化するランプ電圧と前記アナログ信号の電圧とを受け、前記ある時刻では第1の電圧を出力ノードに出力し、前記ランプ電圧の変化分が前記アナログ信号の電圧に到達したことに応じて前記出力ノードの電圧を前記第1の電圧から第2の電圧に向けて遷移させる比較回路と、前記比較回路の出力ノードの電圧が前記第1および第2の電圧間の第3の電圧に到達したことに応じてストップ信号を出力する検知回路と、前記ある時刻から前記ストップ信号が出力されるまでの時間に基づいて前記デジタル信号を生成する信号生成回路と、前記比較回路の出力ノードの電圧が前記第3の電圧に到達した後に、前記比較回路の出力ノードの電圧を前記第2の電圧と異なるクリップ電圧に固定するクリップ回路とを含む、固体撮像装置。しかし、従来の固体撮像装置では、ADコンバータ内の比較回路の出力信号が反転したとき、出力信号の急峻な変化により寄生容量を介してバイアス電圧供給線の電圧が変動し、ノイズが発生伝播するという問題があった。また、特許文献1では、複数の比較回路の動作タイミングを異ならせるので、全体として動作速度が遅くなるという問題があった。また、特許文献2では、各比較回路にキャパシタを設けるので、回路面積が増大するという問題があった。それゆえに、この発明の主たる目的は、ノイズの発生を低減することが可能なADコンバータと、それを用いた固体撮像装置を提供することである。一実施の形態に係るADコンバータは、比較回路の出力ノードの電圧が所定の電圧に到達した後に、比較回路の出力ノードの電圧をクリップ電圧に固定するクリップ回路を備えたものである。上記の一実施の形態に係るADコンバータでは、比較回路の出力ノードの電圧が所定の電圧に到達した後に、比較回路の出力ノードの電圧をクリップ電圧に固定する。したがって、ノイズの発生源である、所定の電圧に到達した後に急峻な変化をする出力電圧範囲を除去することができ、ノイズの発生を低減することができる。[実施の形態1]本発明の実施の形態1による固体撮像装置は、図1に示すように、画素アレイ1、垂直走査回路5、制御回路6、水平走査回路7、および複数のADコンバータAD8を備える。画素アレイ1は、複数行複数列に配置された複数の画素回路2と、それぞれ複数行に対応して設けられた複数の行選択線群3と、それぞれ複数列に対応して設けられた複数の信号線4とを含む。垂直走査回路5は、複数行を所定時間ずつ順次選択し、選択した行の行選択線群3を介して、その行の各画素回路2を活性化させる。選択された行の画素回路2は、第1の期間では基準電圧VIBのアナログ信号を対応の信号線4に出力し、第2の期間では信号電圧VIPのアナログ信号を対応の信号線4に出力する。基準電圧VIBは、画素回路2への入射光量がゼロである場合における画素回路2の出力電圧である。信号電圧VIPは、画素回路2に光が入射した場合における画素回路2の出力電圧である。信号電圧VIPと基準電圧VIBの差の電圧は、画素回路2への入射光量に応じたレベルの電圧となる。制御回路6は、固体撮像素子全体を制御する。水平走査回路7は、垂直走査回路5によって1つの行が選択されている期間に、複数の信号線4に対応する複数のADコンバータ8の出力値を所定時間ずつ順次選択する。複数のADコンバータ8は、それぞれ複数の信号線4に接続されている。各ADコンバータ8は、制御回路6からのランプ電圧VRなどに基づいて、活性化された画素回路2から対応の信号線4を介して与えられたアナログ信号をデジタル信号DOに変換する。各ADコンバータ8は、水平走査回路7によって対応の信号線4が選択されたことに応じて、生成したデジタル信号DOをデータバスを介して外部に出力する。制御回路6は、図2に示すように、ランプ電圧発生回路10、カウンタ11、バイアス発生回路12、および信号発生回路13を含む。ランプ電圧発生回路10は、垂直走査回路5によって1つの行が選択される毎に、測定開始時刻ある時刻から時間に比例して減少するランプ電圧VRを生成して複数のADコンバータ8に与える。たとえば、ランプ電圧発生回路10は、スタート信号に応答してクロック信号のパルス数をカウントするカウンタと、カウンタのカウント値デジタル信号をランプ電圧VRに変換するDAコンバータとで構成される。ここでは、ランプ電圧VRは最高値から徐々に低下するものとする。カウンタ11は、上記測定開始時刻からクロック信号のパルス数をカウントし、カウント値を示すデジタル信号CTを複数のADコンバータ8に与える。バイアス発生回路12は、温度依存性の小さなバイアス電圧VP,VNを生成する。複数のADコンバータ8に共通のバイアス電圧供給線VPL,VNLが設けられている。バイアス発生回路12で生成されたバイアス電圧VPは、バイアス電圧供給線VPLを介して複数のADコンバータ8に供給される。バイアス発生回路12で生成されたバイアス電圧VNは、バイアス電圧供給線VNLを介して複数のADコンバータ8に供給される。信号発生回路13は、リセット信号RSTを含む複数の制御信号を生成して各ADコンバータ8に与える。ADコンバータ8は、ランプ電圧VR、デジタル信号CT,バイアス電圧VP,VN、および制御信号RST,...に基づいて、対応の信号線4を介して与えられるアナログ信号の電圧をデジタル信号DOに変換する。すなわちADコンバータ8は、図3に示すように、入力端子TI、スイッチSW1,SW2、キャパシタC1,C2、演算増幅器20、ラッチ回路21、およびクリップ回路27を含む。入力端子TIは、アナログ信号の電圧VIを受ける。スイッチSW1の一方端子は入力端子TIに接続され、その他方端子は演算増幅器20の非反転入力端子端子に接続される。スイッチSW2は、演算増幅器20の出力端子と反転入力端子-端子との間に接続される。スイッチSW1,SW2は、制御回路6の信号発生回路13からの制御信号によって制御される。キャパシタC1は、演算増幅器20の反転入力端子と固定電位たとえば、接地電圧VSSのラインとの間に接続される。キャパシタC2の一方電極はランプ電圧VRを受け、その他方電極は演算増幅器20の非反転入力端子端子に接続される。アナログ信号の基準電圧VIB黒レベルが入力端子TIに与えられる第1の期間では、スイッチSW1,SW2が導通し、キャパシタC1がアナログ信号の基準電圧VIBに充電される。アナログ信号の信号電圧VIPが入力端子TIに与えられる第2の期間では、スイッチSW1が導通するとともにスイッチSW2が非導通になり、キャパシタC2がアナログ信号の信号電圧VIPに充電される。スイッチSW1,SW2が非導通にされてランプ電圧VRが徐々に低下すると、非反転入力端子の電圧が徐々に低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低下すると、演算増幅器20の出力電圧がHレベルからLレベルに反転する。演算増幅器20は、図4に示すように、非反転入力端子T1、反転入力端子T2、出力端子T3、PチャネルMOSトランジスタ31~34、NチャネルMOSトランジスタ35~38、および定電流源39を含む。トランジスタ37,38のゲートはそれぞれ入力端子T1,T2に接続され、それらのソースはともにノードN39に接続される。トランジスタ37,38は、差動トランジスタ対を構成する。定電流源39は、ノードN39から接地電圧VSSのラインに一定の電流を流出させる。トランジスタ31,33,35は、電源電圧VDDのラインとトランジスタ37のドレインとの間に直列接続される。トランジスタ32,34,36は、電源電圧VDDのラインとトランジスタ38のドレインとの間に直列接続される。出力端子T3は、トランジスタ34,36のドレインに接続される。トランジスタ31,32のゲートは、ともにトランジスタ33のドレインに接続される。トランジスタ31,32は、カレントミラー回路を構成する。トランジスタ31,32には、同じ値の電流が流れる。トランジスタ33,34のゲートは、ともにバイアス電圧VPを受ける。トランジスタ31のドレインの電圧は、バイアス電圧VPにトランジスタ33のしきい値電圧の絶対値を加算した電圧になる。また、トランジスタ32のドレインの電圧は、バイアス電圧VPにトランジスタ34のしきい値電圧の絶対値を加算した電圧になる。トランジスタ33,34のしきい値電圧は同じであるので、トランジスタ31,32のドレインの電圧は同じになる。これにより、トランジスタ31,32からなるカレントミラー回路の精度が高く維持される。トランジスタ35,36のゲートは、ともにバイアス電圧VNを受ける。トランジスタ37のドレインの電圧は、バイアス電圧VNからトランジスタ35のしきい値電圧を減算した電圧になる。また、トランジスタ38のドレインの電圧は、バイアス電圧VNからトランジスタ36のしきい値電圧を減算した電圧になる。トランジスタ35,36のしきい値電圧は同じであるので、トランジスタ37,38のドレインの電圧は同じになる。これにより、トランジスタ37,38からなる差動トランジスタ対の精度が高く維持される。非反転入力端子T1の電圧が反転入力端子T2の電圧よりも高い場合は、トランジスタ31~35,37に流れる電流がトランジスタ36,38に流れる電流よりも大きくなり、出力端子T3がHレベルにされる。逆に、非反転入力端子T1の電圧が反転入力端子T2の電圧よりも低い場合は、トランジスタ31~35,37に流れる電流がトランジスタ36,38に流れる電流よりも小さくなり、出力端子T3がLレベルにされる。また、出力端子T3とトランジスタ33,34のゲートとの間には寄生容量C3が存在し、出力端子T3とトランジスタ35,36のゲートとの間には寄生容量C4が存在する。出力端子T3の電圧がLレベルからHレベルに変化したときや、LレベルからHレベルに遷移したとき、寄生容量C3,C4を介してバイアス電圧供給線VPL,VNLに過渡電流I3,I4が流れる。この過渡電流I3,I4によってバイアス電圧供給線VPL,VNLに電圧分布が発生し、複数の演算増幅器20に異なる値のバイアス電圧VP,VNが与えられこととなる。バイアス電圧VP,VNの値が異なると、演算増幅器20の応答速度が異なる。このため、複数の信号線4に同じレベルのアナログ信号が出力された場合でも、複数のADコンバータ8から異なる値のデジタル信号DOが出力される。この結果、画像にノイズが発生する。本実施の形態1は、このノイズのレベルを小さく抑制するものである。図3に戻って、ラッチ回路21は、PチャネルMOSトランジスタ22、NチャネルMOSトランジスタ23、インバータ24,25、およびカウンタラッチ26を含む。トランジスタ22のソースは電源電圧VDDを受け、そのゲートは演算増幅器20の出力信号を受け、そのドレインはノードN22に接続される。トランジスタ23のドレインはノードN22に接続され、そのゲートはリセット信号RSTを受け、そのソースは接地電圧VSSを受ける。リセット信号RSTが所定時間だけ活性化レベルのHレベルにされると、トランジスタ23が導通してノードN22がLレベル接地電圧VSSにリセットされる。演算増幅器20の出力電圧が電源電圧VDDから接地電圧VSSに向けて遷移し、電源電圧VDDと演算増幅器20の出力電圧との差がトランジスタ22のしきい値電圧の絶対値を超えると、トランジスタ22が導通してノードN22がLレベルからHレベルに立ち上げられる。インバータ24は、ノードN22に現れる信号の反転信号STをノードN25に出力する。インバータ25は、ノードN25に現れる信号STの反転信号をノードN22に出力する。インバータ24,25は、ラッチ回路を構成する。カウンタラッチ26は、ノードN25に現れるストップ信号STがHレベルからLレベルに立ち下げられたことに応じて、カウンタ11からのデジタル信号CTをラッチする。カウンタラッチ26は、水平走査回路7によって対応の信号線4が選択されたことに応じて、ラッチしたデジタル信号CTを画素回路2への入射光量を示すデジタル信号DOとして出力する。クリップ回路27は、電源電圧VDDのラインと演算増幅器20の出力端子との間に直列接続されたPチャネルMOSトランジスタ28,29およびNチャネルMOSトランジスタ30を含む。トランジスタ28のゲートは制御信号CNTを受け、トランジスタ29のゲートはストップ信号STを受け、トランジスタ30のゲートは電源電圧VDDのラインに接続される。スイッチSW2が導通される期間では、制御信号CNTはHレベルにされてトランジスタ28は非導通にされる。スイッチSW2が非導通にされる期間では、制御信号CNTはLレベルにされてトランジスタ28は導通する。ストップ信号STがHレベルからLレベルに反転すると、トランジスタ29が導通し、トランジスタ30がダイオードとして動作する。トランジスタ28~30の電流駆動能力は、演算増幅器20の電流駆動能力よりも大きな値に設定されている。トランジスタ28,29が導通すると、演算増幅器20の出力端子の電圧は、電源電圧VDDよりもトランジスタ30のしきい値電圧だけ低いクリップ電圧VCに固定される。図5a~fは、図3および図4に示したADコンバータ8の動作を示すタイムチャートである。垂直走査回路5によって1つの行が選択されると、その行の各画素回路2が活性化される。まず各画素回路2がリセットされて各画素回路2から信号線4にアナログ信号の基準電圧VIB黒レベルが出力される時刻t0。次に時刻t1において、スイッチSW1が所定時間だけ導通しオンし、演算増幅器20の非反転入力端子T1がアナログ信号の基準電圧VIBに充電される。次いで時刻t2において、スイッチSW2が所定時間だけ導通し、演算増幅器20の反転入力端子T2がアナログ信号の基準電圧VIBに充電される。スイッチSW1,SW2が非導通にされたオフされた後、選択された行の各画素回路2から信号線4にアナログ信号の信号電圧VIPが出力される。次に時刻t3において、スイッチSW1が所定時間だけ導通する。これにより、演算増幅器20の非反転入力端子T2がアナログ信号の信号電圧VIPに充電され、演算増幅器20の出力端子T3はHレベルVHにされる。スイッチSW1が非導通にされた後、時刻t4においてランプ電圧VRが待機値VR0から最高値VRHに上げられる。最高値VRHは、待機値VR0にマージン電圧を加算したものである。ランプ電圧VRが待機値VR0から最高値VRHに上げられると、キャパシタC2を介して容量結合により、非反転入力端子T1の電圧もマージン電圧分だけ上昇する。次に時刻t5からランプ電圧VRが最高値VRHから最低値VRLに向けて、時間の経過に比例して直線的に低下する。ランプ電圧VRが時間に比例して低下すると、キャパシタC2を介して容量結合により、非反転入力端子T1の電圧も時間に比例して低下する。非反転入力端子T1の電圧が反転入力端子T2の電圧よりも低くなると時刻t6、演算増幅器20は出力端子T3の電圧をHレベルVHからLレベルVLに向けて遷移させる。演算増幅器20の出力端子T3の電圧が電源電圧VDDよりも図3のトランジスタ22のしきい値電圧の絶対値だけ低い電圧に到達すると、トランジスタ22が導通し、ストップ信号STがHレベルからLレベルに立ち下げられる。これにより、カウンタ11の出力信号CTがカウンタラッチ26にラッチされ、ラッチされた信号CTがデジタル信号DOとなる。時刻t5から時刻t6までの時間Tcは、アナログ信号の信号電圧VIPと基準電圧VIBとの差の電圧に対応しており、信号電圧VIPが大きいほど時間Tcが長くなる。また、ストップ信号STがLレベルに立ち下げられると、図3のクリップ回路27のトランジスタ29が導通し、演算増幅器20の出力端子T3がクリップ電圧VCに固定される。クリップ電圧VCは、電源電圧VDDよりもトランジスタ30のしきい値電圧だけ低い電圧であり、演算増幅器20の出力電圧のLレベルVLよりも高い電圧である。このため、演算増幅器20の出力電圧の変化によってバイアス電圧供給線VPL,VNLに発生する過渡電流I3,I4を低レベルに抑制することができ、ノイズレベルを小さく抑制することができる。[比較例]次に、本実施の形態1の効果について、より詳細に説明する。図6は、本実施の形態1の比較例となるADコンバータ40の構成を示す回路ブロック図であって、図3と対比される図である。図6を参照して、このADコンバータ40が図3のADコンバータ8と異なる点は、クリップ回路27が除去されている点である。このADコンバータ40では、クリップ回路27が無いので、演算増幅器20の出力電圧はHレベルVHからLレベルVLまで変化する。このため、演算増幅器20の出力電圧の変化によってバイアス電圧供給線VPL,VNLに大きな過渡電流I3,I4が流れ、大きなノイズが発生する。図7abは、比較例のADコンバータ40において演算増幅器20の応答速度を速くした場合における複数の演算増幅器20の出力電圧VO1および過渡電流IT1の変化を模式的に示すタイムチャートである。図7aにおいて、複数の演算増幅器20の出力電圧VO1がHレベルVHからLレベルVLに急峻に立ち下げられている。複数の演算増幅器20の出力電圧VO1の立下りの時刻はばらついている。図7bにおいて、複数の演算増幅器20の出力電圧VO1の立下りエッジに応答して、複数の演算増幅器20において大きな過渡電流IT1がパルス的に流れる。この場合は、各演算増幅器20において過渡電流IT1が流れる時間が短いので、他の演算増幅器20に与える影響は小さい。しかし、応答速度が速い演算増幅器20には、消費電流が大きく、回路面積が大きいという短所がある。図7cdは、比較例のADコンバータ40において演算増幅器20の応答速度を遅くした場合における複数の演算増幅器20の出力電圧VO2および過渡電流IT2の変化を模式的に示すタイムチャートである。図7cにおいて、複数の演算増幅器20の出力電圧VO1がHレベルVHからLレベルVLに徐々に遷移する。このため、各演算増幅器20においてある程度の時間幅を持って過渡電流IT2が流れる。複数の演算増幅器20の過渡電流IT2が重なり、図7dに示すように、台形状の波形の過渡電流IT2がバイアス電圧供給線VPL,VNLに流れる。このような過渡電流IT2は、各演算増幅器20の応答速度などの性能に影響を与え、ノイズとなる。ただし、応答速度が遅い演算増幅器20には、消費電流が小さく、回路面積が小さいという長所がある。図7efは、本実施の形態1のADコンバータ8における複数の演算増幅器20の出力電圧VO3および過渡電流IT3の変化を模式的に示すタイムチャートである。本実施の形態1では、消費電流と回路面積を小さくするため、各演算増幅器20の応答速度は遅く設定されている。このため図7eに示すように、複数の演算増幅器20の出力電圧VO3はHレベルVHからLレベルVLに向けて徐々に遷移する。演算増幅器20の出力電圧VO3は、しきい値電圧VTH電源電圧VDDからトランジスタ22のしきい値電圧の絶対値を減算した電圧よりも低いクリップ電圧VCに固定され、クリップ電圧VCよりも低下しない。このため、演算増幅器20の出力電圧VO3の振幅が小さく抑えられ、図7fに示すように、過渡電流IT3も小さく抑えられる。したがって、過渡電流IT3が各演算増幅器20の応答速度などの性能に与える影響は比較例に比べて小さくなり、ノイズレベルが小さく抑制される。なお、本実施の形態1では、演算増幅器20の出力信号がHレベルからLレベルに遷移する場合について説明したが、演算増幅器20の出力信号がLレベルからHレベルに遷移する場合でも、同様の構成が実現可能であることは言うまでもない。また、本実施の形態1では、演算増幅器20の出力端子T3の電圧を、ラッチ回路21のしきい値電圧VTH電源電圧VDDからトランジスタ22のしきい値電圧の絶対値を減算した電圧よりも低いクリップ電圧VCに固定したが、これに限るものではなく、クリップ電圧VCはラッチ回路21のしきい値電圧VTHよりも高い電圧であっても構わない。この場合は、演算増幅器20の出力端子T3にクリップ電圧VCを印加したとき、図7fで示した過渡電流IT3と逆極性の過渡電流IT4がバイアス電圧供給線VPL,VNLに流れ、過渡電流IT4によって過渡電流IT3をキャンセルすることも可能である。また、ADコンバータ8を他の用途で使用する場合は、制御信号CNTをHレベルに固定してトランジスタ28を非導通にし、クリップ回路27を非活性化状態に固定することも可能である。[変更例1]以下、本実施の形態1の種々の変更例について説明する。各変更例では、各ADコンバータ8が他のADコンバータで置換される。図8の変更例1のADコンバータ41では、クリップ回路27およびラッチ回路21がそれぞれクリップ回路42およびラッチ回路43で置換される。クリップ回路42は、クリップ回路27からトランジスタ28を除去したものである。また、ラッチ回路43は、ラッチ回路21にPチャネルMOSトランジスタ44を追加したものである。また、制御信号CNTが除去され、リセット信号RSTがリセット信号RSTAで置換される。クリップ回路42のトランジスタ29,30は、電源電圧VDDのラインと演算増幅器20の出力端子との間に直列接続される。トランジスタ44のソースはトランジスタ22のドレインに接続され、そのドレインはノードN22に接続される。トランジスタ23,44のゲートは、リセット信号RSTAを受ける。スイッチSW2が導通する期間では、リセット信号RSTAがHレベルされる。これにより、トランジスタ44が非導通になるとともにトランジスタ23が導通し、ノードN22がLレベルになってトランジスタ29が非導通になり、クリップ電圧VCの供給が停止される。この変更例1では、実施の形態1と同じ効果が得られる他、制御信号CNTを供給するための信号線が不要となり、構成の簡単化を図ることができる。[変更例2]図9の変更例2のADコンバータ45では、クリップ回路27がクリップ回路46で置換され、スイッチSW2がNチャネルMOSトランジスタ47で構成される。クリップ回路46は、クリップ回路27からトランジスタ29を除去したものである。クリップ回路42のトランジスタ28,30は、電源電圧VDDのラインと演算増幅器20の出力端子との間に直列接続される。トランジスタ47のドレインは演算増幅器20の出力端子に接続され、そのゲートは制御信号CNTを受け、そのソースは演算増幅器20の反転入力端子に接続される。スイッチSW2トランジスタ47が導通する期間では、制御信号CNTがHレベルされる。これにより、トランジスタ28が非導通になり、クリップ電圧VCの供給が停止される。スイッチSW2トランジスタ47が非導通になる期間では、制御信号CNTがLレベルされる。これにより、トランジスタ28が導通し、クリップ電圧VCが演算増幅器20の出力端子に供給される。この変更例2では、実施の形態1と同じ効果が得られる他、トランジスタ28およびスイッチSW2トランジスタ47を1本の信号線で制御することができ、また、トランジスタ29を除去したので、構成の簡単化を図ることができる。ただし、この変更例2では、クリップ電圧VCは、ラッチ回路21のしきい値電圧VTHよりも低い電圧に限られる。[変更例3]図10の変更例3のADコンバータ50では、クリップ回路27がクリップ回路51で置換される。クリップ回路51は、クリップ回路27からトランジスタ28,29を除去したものである。クリップ回路51のトランジスタ30のソースは、電源電圧VDDのラインに直接接続される。トランジスタ30は、ダイオードを構成する。クリップ電圧VCは、演算増幅器20の出力端子に常時与えられる。クリップ電圧VCは、アナログ信号の基準電圧VIBよりも低く、かつラッチ回路21のしきい値電圧VTHよりも低い電圧に限られる。この変更例3では、実施の形態1と同じ効果が得られる他、構成の簡単化を図ることができる。[変更例4]図11の変更例4のADコンバータ55では、クリップ回路27がクリップ回路56で置換される。クリップ回路56では、トランジスタ30のゲートが制御電圧VCAを受ける。クリップ電圧VCは、制御電圧VCAからトランジスタ30のしきい値電圧を減算した電圧となる。制御電圧VCAを調整することにより、クリップ電圧VCを所望の値に設定することができる。この変更例4では、実施の形態1と同じ効果が得られる他、クリップ電圧VCを所望の値に設定することができる。[変更例5]図12の変更例5のADコンバータ60では、クリップ回路27およびラッチ回路21がそれぞれクリップ回路61およびラッチ回路62で置換される。クリップ回路61は、クリップ回路27からトランジスタ28,29を除去したものである。また、ラッチ回路62は、図8のラッチ回路43にインバータ63を追加したものである。また、制御信号CNTが除去され、リセット信号RSTがリセット信号RSTAで置換される。クリップ回路61のトランジスタ30は、電源電圧VDDのラインと演算増幅器20の出力端子との間に接続される。ノードN25に現れるストップ信号STは、インバータ63によって反転される。ストップ信号STの反転信号/STは、トランジスタ30のゲートに与えられる。スイッチSW2が導通する期間では、リセット信号RSTAがHレベルされる。これにより、トランジスタ44が非導通になるとともにトランジスタ23が導通し、ノードN22がLレベルになってトランジスタ30が非導通になり、クリップ電圧VCの供給が停止される。演算増幅器20の出力信号がHレベルからLレベルに向けて遷移すると、トランジスタ22が導通してノードN22がHレベルになり、信号/STがHレベル電源電圧VDDになる。これにより、トランジスタ30がダイオードとして動作し、演算増幅器20の出力端子の電圧がクリップ電圧VCに固定される。この変更例5でも、実施の形態1と同じ効果が得られる。[変更例6]図13の変更例6のADコンバータ65では、クリップ回路27がクリップ回路66で置換される。クリップ回路66は、クリップ回路27からトランジスタ30を除去したものである。トランジスタ28のソースはクリップ電圧VCを受け、そのドレインはトランジスタ29を介して演算増幅器20の出力端子に接続される。クリップ電圧VCは、所望の値に調整可能になっている。この変更例6では、実施の形態1と同じ効果が得られる他、クリップ電圧VCを所望の値に設定することができる。[変更例7]図14の変更例7のADコンバータ70では、クリップ回路27のトランジスタ30のソースが演算増幅器20の非反転入力端子に接続される。演算増幅器20の出力信号がHレベルからLレベルに向けて遷移し、ラッチ回路21のトランジスタ22が導通すると、ストップ信号STがHレベルからLレベルに立ち下げられる。これにより、クリップ回路27のトランジスタ29が導通し、演算増幅器20の非反転入力端子にクリップ電圧VCが与えられる。このとき、演算増幅器20の出力電圧がたとえばラッチ回路21のしきい値電圧VTHよりも若干低い電圧になるように、クリップ電圧VCが設定される。この変更例7でも、実施の形態1と同じ効果が得られる。なお、この変更例7でも、ストップ信号STがLレベルになったときに、演算増幅器20の出力端子T3の電圧がラッチ回路21のしきい値電圧VTHよりも高い電圧になるようにクリップ電圧VCを設定しても構わない。この場合は、演算増幅器20の出力端子T3にクリップ電圧VCを印加したとき、図7fで示した過渡電流IT3と逆極性の過渡電流IT4がバイアス電圧供給線VPL,VNLに流れ、過渡電流IT4によって過渡電流IT3をキャンセルすることも可能である。[変更例8]図15の変更例8のADコンバータ75では、クリップ回路27およびラッチ回路21がそれぞれクリップ回路76およびラッチ回路79で置換される。クリップ回路76は、スイッチ77,78を含む。スイッチ77の一方端子は制御電圧VCAを受け、その他方端子はスイッチ78を介して演算増幅器20の反転入力端子に接続される。制御電圧VCAは、ランプ電圧VRの下限電圧よりも低い電圧に設定される。スイッチ77は、制御信号CNTによって制御され、ステップSW2が導通する期間に非導通にされる。スイッチ78は、ストップ信号STの反転信号/STがHレベルにされている場合に導通し、信号/STがLレベルにされている場合に非導通になる。ラッチ回路79は、ラッチ回路21にインバータ80を追加したものである。インバータ80は、ノードN25に現れるストップ信号STの反転信号/STを生成してスイッチ78に与える。演算増幅器20の出力信号がHレベルからLレベルに向けて遷移し、ラッチ回路21のトランジスタ22が導通すると、ストップ信号STの反転信号/STがLレベルからHレベルに立ち上げられる。これにより、クリップ回路76のスイッチ78が導通し、演算増幅器20の反転入力端子に制御電圧VCAが与えられ、演算増幅器20の出力電圧がHレベル電源電圧VDDに立ち上げられる。この変更例8でも、演算増幅器20の出力信号の振幅が比較例よりも小さく抑制され、バイアス電圧供給線VPL,VNLに流れる過渡電流が小さく抑制される。また、演算増幅器20の出力信号がHレベルになったとき、図7fで示した過渡電流IT3と逆極性の過渡電流IT4がバイアス電圧供給線VPL,VNLに流れ、過渡電流IT4によって過渡電流IT3をキャンセルすることも可能である。[変更例9]図16の変更例9のADコンバータ81では、スイッチSW2がNチャネルMOSトランジスタ47で構成され、クリップ回路27がANDゲート82、ORゲート83、およびスイッチ84で置換され、ラッチ回路21がラッチ回路79で置換される。トランジスタ47スイッチSW2のドレインは演算増幅器20の出力端子に接続され、そのソースは演算増幅器20の反転入力端子に接続される。ANDゲート82は、制御信号CNT1とラッチ回路79の出力信号/STとの論理積信号を出力する。ORゲートは、制御信号CNT2とANDゲート82の出力信号との論理和信号を生成してトランジスタ47のゲートに与える。スイッチ84の一方切換端子84aはキャパシタC2の他方電極に接続され、その他方切換端子84bは制御電圧VCAを受け、その共通端子84cは演算増幅器20の非反転入力端子に接続される。ANDゲート82の出力信号がLレベルである場合は端子84a,84c間が導通し、ANDゲート82の出力信号がHレベルである場合は端子84b,84c間が導通する。制御信号CNT2は、トランジスタ47スイッチSW2を制御するための信号である。アナログ信号の基準電圧VIBをキャパシタC1に保持させる場合は、制御信号CNT2がHレベルにされ、トランジスタ47が導通する。それ以外の場合は、制御信号CNT2はLレベルにされる。制御信号CNT1は、トランジスタ47スイッチSW2およびスイッチ84を制御するための信号である。キャパシタC2に保持された電圧VIPをデジタル信号DOに変換する場合は、制御信号CNT1がHレベルにされ、それ以外の場合は制御信号CNT1はLレベルにされる。リセット信号RSTが所定時間だけHレベルにされると、ラッチ回路79がリセットされて信号/STがLレベルにされる。これにより、ANDゲート82の出力信号がLレベルになり、スイッチ84の端子84a,84c間が導通し、キャパシタC2の他方電極が演算増幅器20の非反転入力端子に接続される。キャパシタC1,C2がそれぞれ基準電圧VIBおよび信号電圧VIPに充電された後、ランプ電圧VRが最高値から最低値に向けて徐々に低下し、演算増幅器20の出力電圧がHレベルからLレベルに向けて徐々に遷移する。演算増幅器20の出力電圧がラッチ回路79のしきい値電圧VTHよりも低くなると、トランジスタ22が導通して信号/STがLレベルからHレベルに立ち上げられる。これにより、ANDゲート82の出力信号がHレベルになるとともに、ORゲート83の出力信号もHレベルになる。この結果、トランジスタ47が導通するとともにスイッチ84の端子84b,84c間が導通し、演算増幅器20の出力電圧が制御電圧VCAとなる。このとき、演算増幅器20の出力電圧がたとえばラッチ回路79のしきい値電圧VTHよりも若干低い電圧になるように、制御電圧VCAが設定される。この変更例9でも、実施の形態1と同じ効果が得られる。なお、この変更例9でも、信号/STがHレベルになったときに、演算増幅器20の出力電圧がラッチ回路79のしきい値電圧VTHよりも高い電圧になるように制御電圧VCAを設定しても構わない。この場合は、演算増幅器20の出力電圧が制御電圧VCAになったとき、図7fで示した過渡電流IT3と逆極性の過渡電流IT4がバイアス電圧供給線VPL,VNLに流れ、過渡電流IT4によって過渡電流IT3をキャンセルすることも可能である。[変更例10]図17の変更例10のADコンバータ85では、クリップ回路27がキャパシタ86、NANDゲート87、およびスイッチ88で置換され、ラッチ回路21がラッチ回路79で置換される。キャパシタC2,86は、演算増幅器20の非反転入力端子と接地電圧VSSのラインとの間に直列接続される。NANDゲート87は、ラッチ回路79の出力信号/STと制御信号CNT3との論理積信号の反転信号を出力する。スイッチ88の一方端子はランプ電圧VRを受け、その他方端子はキャパシタC2,86間のノードに接続される。スイッチ88は、NANDゲート87の出力信号がHレベルである場合に導通し、NANDゲート87の出力信号がLレベルである場合に非導通になる。制御信号CNT3は、スイッチ88を制御するための信号である。キャパシタC2に保持された電圧VIPをデジタル信号DOに変換する場合は、制御信号CNT3がHレベルにされ、それ以外の場合は制御信号CNT3はLレベルにされる。制御信号CNT3がLレベルにされている場合、NANDゲート87の出力信号がHレベルになり、スイッチ88が導通してキャパシタC2,86間のノードにランプ電圧VRが与えられる。リセット信号RSTが所定時間だけHレベルにされると、ラッチ回路79がリセットされて信号/STがLレベルにされる。キャパシタC1,C2がそれぞれ基準電圧VIBおよび信号電圧VIPに充電された後、制御信号CNT3がHレベルにされる。ランプ電圧VRが上限値から下限値に向けて徐々に低下し、演算増幅器20の出力電圧がHレベルからLレベルに向けて徐々に遷移する。演算増幅器20の出力電圧がラッチ回路79のしきい値電圧VTHよりも低くなると、トランジスタ22が導通して信号/STがLレベルからHレベルに立ち上げられる。これにより、NANDゲート87の出力信号がLレベルになり、スイッチ88が非導通になり、キャパシタC2,86間のノードの電圧が一定に保持され、演算増幅器20の出力電圧の遷移が停止される。この変更例10でも、実施の形態1と同じ効果が得られる。[実施の形態2]図18は、この発明の実施の形態2による固体撮像装置90の構成を示すブロック図である。図18において、この固体撮像装置90は、画素アレイ91、複数のADコンバータ92,93、および制御回路94を備える。画素アレイ91は、図1で示した画素アレイ1と同じ構成であり、複数行複数列に配置された複数の画素回路2と、それぞれ複数行に対応して設けられた複数の行選択線群図示せずと、それぞれ複数列に対応して設けられた複数の信号線4とを含む。複数のADコンバータ92は、画素アレイ91の一方側図18では上側の辺に沿って1列に配置されている。複数のADコンバータ92は画素アレイ91の奇数列にそれぞれ対応して設けられており、各ADコンバータ92は対応の列の信号線4に接続されている。複数のADコンバータ93は、画素アレイ91の他方側図18では下側の辺に沿って1列に配置されている。複数のADコンバータ93は画素アレイ91の偶数列にそれぞれ対応して設けられており、各ADコンバータ93は対応の列の信号線4に接続されている。制御回路94は、図1の垂直走査回路5、制御回路6、および水平走査回路7を含む。制御回路94は、複数行を所定時間ずつ順次選択し、選択した行の行選択線群を介して、その行の各画素回路2を活性化させる。画素回路2は、フォトダイオード、選択トランジスタなどを含む。選択された行の画素回路2は、第1の期間ではアナログ信号の基準電圧VIBを対応の信号線4に出力し、第2の期間ではアナログ信号の信号電圧VIPを対応の信号線4に出力する。また、制御回路94は、1つの行が選択されている期間に、複数の信号線4を所定時間ずつ順次選択する。ADコンバータ92,93の各々は、制御回路94からのランプ電圧VRなどに基づいて、活性化された画素回路2から対応の信号線4を介して与えられたアナログ信号をデジタル信号DOに変換する。ADコンバータ92,93の各々は、制御回路94によって対応の信号線4が選択されたことに応じて、生成したデジタル信号DOをデータバスを介して外部に出力する。図19は、ADコンバータ92の構成を示す回路ブロック図であって、図3と対比される図である。このADコンバータ92が図3のADコンバータ8と異なる点は、クリップ回路27がクリップ回路96で置換され、制御信号CNTが制御信号CNT4で置換される点である。制御信号CNT4の論理レベルの電圧は、電源電圧VDDまたは接地電圧VSSで規定されるデジタル値ではなく、後述する所定のバイアス値に設定される。クリップ回路96は、クリップ回路27からトランジスタ28,29を除去したものである。トランジスタ30のドレインは電源電圧VDDを受け、そのソースは演算増幅器20の出力端子に接続され、そのゲートは制御信号CNT4を受ける。制御信号CNT4は、スイッチSW2が導通する期間はLレベルにされ、それ以外の期間はHレベルにされる。制御信号CNT4のLレベルの電圧値は、トランジスタ30のソース電位がアナログ信号の基準電圧VIB未満の電圧値になるように設定される。スイッチSW2が導通する期間では、演算増幅器20の反転入力端子にアナログ信号の基準電圧VIBを印加する必要があるからである。このとき、トランジスタ30のソース電位が基準電圧VIBよりも高いと、トランジスタ30のソース電位が反転入力端子に印加されてしまい、基準電圧VIBを正しく反転入力端子に印加することができなくなる。そのため、この期間にクリップ回路96が動作しなくなるように、制御信号CNT4をLレベルの電圧値に下げる必要がある。たとえば、基準電圧VIBを1.2Vとし、トランジスタ30のしきい値電圧を0.7Vとすれば、トランジスタ30のゲート電位は1.20.7=1.9V未満の電圧であればよい。したがって、制御信号CNT4のLレベルは、たとえば1.5Vに設定される。制御信号CNT4がHレベルにされると、トランジスタ30がソースフォロアとして動作し、演算増幅器20の出力端子にクリップ電圧VCが与えられる。この場合、クリップ電圧VCすなわちトランジスタ30のソース電位は、ゲート電位よりもトランジスタ30のしきい値電圧分だけ低い値になる。このクリップ電圧VCは、ラッチ回路21のしきい値電圧VTHよりも若干低い電圧になるように設定される。ADコンバータ93は、ADコンバータ92と同じ構成である。図20は、1列に配置された複数のADコンバータ93の構成を示す回路ブロック図である。図20に示すように、複数のADコンバータ93において、複数のスイッチSW1は1つの信号φ1によって制御され、複数のスイッチSW2は1つの信号φ2によって制御され、複数のトランジスタ30は1つの制御信号CNT4によって制御される。なお、図2で示したように、複数の演算増幅器20には、共通のバイアス電圧供給線VPL,VNLが設けられている。図21は、演算増幅器20の出力電圧VOを示すタイムチャートである。図21において、時刻t0において、演算増幅器20の出力電圧VOがHレベルVHからLレベルVLに向けて遷移し始める。演算増幅器20の出力電圧VOの降下速度は一定ではなく、VO<VKである期間Tbにおける降下速度vbはVO>VKである期間Taにおける降下速度vaよりも速くなる。図6で示した比較例のADコンバータ40を使用した場合、電圧VOの変化に伴ってバイアス電圧供給線VPL,VNLに発生するノイズは、主に期間Tbで発生する。したがって、クリップ電圧VCは、しきい値電圧VTHと電圧VKの間の電圧に設定することが好ましい。図22は、図19に示したADコンバータ92の動作を示すタイムチャートである。垂直走査回路5によって1つの行が選択されると、その行の各画素回路2が活性化される。まず各画素回路2がリセットされて各画素回路2から信号線4にアナログ信号の基準電圧VIB黒レベルが出力される時刻t0。次に時刻t1において、制御信号CNT4がHレベルたとえば2.5VからLレベルたとえば1.5Vに立ち下げられて、トランジスタ30が非導通にされる。次いで時刻t2においてスイッチSW1,SW2が導通しオンし、演算増幅器20の反転入力端子T2がアナログ信号の基準電圧VIBに充電される。次に時刻t3においてスイッチSW1,SW2が非導通にされるとともに、制御信号CNT4がHレベルにされる。これにより、トランジスタ30がソースフォロアとして動作し、演算増幅器20の出力端子がクリップ電圧VCに充電される。次いで時刻t4において、選択された行の各画素回路2から信号線4にアナログ信号の信号電圧VIPが出力される。また、ランプ電圧VRが最高値VRHから高値VRhに向けて、時間の経過に比例して直線的に低下する時刻t4~t5。この期間では、演算増幅器20のオフセット電圧が測定される。オフセット電圧は小さいので、ランプ電圧VRの最高値VRHと高値VRhの差の電圧は小さく設定されている。ランプ電圧VRが時間に比例して低下すると、キャパシタC2を介して容量結合により、非反転入力端子の電圧も時間に比例して低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低くなると、演算増幅器20は出力端子の電圧をHレベルVHからLレベルVLに向けて遷移させる。演算増幅器20の出力端子の電圧がラッチ回路21のしきい値電圧VTHに到達すると、トランジスタ22が導通し、ストップ信号STがHレベルからLレベルに立ち下げられる。これにより、カウンタ11の出力信号CTがカウンタラッチ26にラッチされ、ラッチされた信号CTがデジタル信号DOとなる。このときのデジタル信号DO1は、演算増幅器20のオフセット電圧を示している。次に時刻t6~t7において、スイッチSW1が導通する。これにより、演算増幅器20の非反転入力端子がアナログ信号の信号電圧VIPに充電され、演算増幅器20の出力端子はHレベルVHにされる。次いで時刻t8~t9において、ランプ電圧VRが最高値VRHから最低値VRLに向けて、時間の経過に比例して直線的に低下する。この期間では、アナログ信号の信号電圧VIPが測定される。信号電圧VIPは画素回路2への入射光量に応じて大きく変化するので、ランプ電圧VRの最高値VRHと最低値VRLの差の電圧は大きく設定されている。ランプ電圧VRが時間に比例して低下すると、キャパシタC2を介して容量結合により、非反転入力端子の電圧も時間に比例して低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低くなると、演算増幅器20は出力端子の電圧をHレベルVHからLレベルVLに向けて遷移させる。演算増幅器20の出力端子T3の電圧がラッチ回路21のしきい値電圧VTHよりも低い電圧に到達すると、トランジスタ22が導通し、ストップ信号STがHレベルからLレベルに立ち下げられる。これにより、カウンタ11の出力信号CTがカウンタラッチ26にラッチされ、ラッチされた信号CTがデジタル信号DOとなる。このときのデジタル信号DO2は、アナログ信号の信号電圧VIPと基準電圧VIBの差の電圧を示している。デジタル信号DO2とデジタル信号DO1の差は、画素回路2への入射光量を示している。この実施の形態2でも、実施の形態1と同じ効果が得られる。なお、このような固体撮像装置は、半導体チップ上に形成され、カメラシステムに適用される。画素アレイは、カメラシステムのレンズを介して入射光を受ける。固体撮像装置で生成されるデジタル信号はデータバスを介して、カメラシステムの信号処理部へと出力される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"