"下部電極と、前記下部電極表面に形成された結晶質酸化ジルコニウムを含む誘電体膜と、前記誘電体膜上に、前記誘電体膜と接する窒化チタンを含む上部電極と、で構成されるキャパシタ素子を含む半導体装置であって、前記誘電体膜は、前記上部電極を構成する窒化チタンとの界面に非晶質膜を含む半導体装置。前記誘電体膜が、結晶質酸化ジルコニウムと非晶質酸化アルミニウムを含む請求項1に記載の半導体装置。前記誘電体膜は、下部電極側から第1酸化ジルコニウム膜、第1酸化アルミニウム膜、第2酸化ジルコニウム膜、第2酸化アルミニウム膜の積層構造を有し、第1及び第2酸化ジルコニウム膜が結晶質であり、第1及び第2酸化アルミニウム膜が非晶質である請求項2に記載の半導体装置。第1及び第2酸化ジルコニウム膜の膜厚が4~10nmの範囲であり、第1酸化アルミニウム膜の膜厚が0.3~1.0nmの範囲であり、第2酸化アルミニウム膜の膜厚が0.1~0.5nmの範囲である請求項3に記載の半導体装置。前記誘電体膜は、下部電極側から第1酸化ジルコニウム膜、第1酸化アルミニウム膜、第2酸化ジルコニウム膜の積層構造を有し、第1酸化ジルコニウム膜が結晶質であり、第1酸化アルミニウム膜、第2酸化ジルコニウム膜が非晶質である請求項2に記載の半導体装置。第1酸化ジルコニウム膜の膜厚が4~10nmの範囲であり、第1酸化アルミニウム膜の膜厚が0.3~1.0nmの範囲であり、第2酸化ジルコニウム膜の膜厚が2nm以下である請求項5に記載の半導体装置。前記誘電体膜は、下部電極側から結晶質の第1酸化ジルコニウム膜、非晶質の第1酸化アルミニウム膜、第2酸化ジルコニウム膜と第2酸化アルミニウム膜とを交互に積層した非晶質のZrAlO膜の積層構造を有する請求項2に記載の半導体装置。第1酸化ジルコニウム膜の膜厚が4~10nmの範囲であり、第1酸化アルミニウム膜の膜厚が0.3~1.0nmの範囲であり、ZrAlO膜の膜厚が1~5nmの範囲である請求項7に記載の半導体装置。ZrAlO膜中のAl濃度が、Al/AlZrで表される金属原子比で5~10原子の範囲である請求項7又は8に記載の半導体装置。ZrAlO膜中の各第2酸化ジルコニウム膜の膜厚が2nm以下であり、最上層の上部電極との界面が酸化アルミニウム膜である請求項7乃至9のいずれか1項に記載の半導体装置。前記下部電極が立体構造である請求項1乃至10のいずれか1項に記載の半導体装置。半導体基板上に、キャパシタ下部電極を形成する工程、前記下部電極上に結晶質酸化ジルコニウムを含む誘電体膜を形成する工程、前記誘電体膜上に、前記誘電体膜と接する窒化チタンを含む上部電極を形成する工程、とを有する半導体装置の製造方法であって、前記誘電体膜を形成する工程は、少なくとも誘電体膜の最表層に非晶質となる膜厚の誘電体膜を形成する工程を含む半導体装置の製造方法。前記誘電体膜を形成する工程は、ALD法により実施され、酸化ジルコニウム膜上に酸化アルミニウム膜を形成する工程を含む請求項12に記載の半導体装置の製造方法。前記誘電体膜を形成する工程は、下部電極側から4~10nm厚の第1酸化ジルコニウム膜、0.3~1.0nm厚の第1酸化アルミニウム膜、4~10nm厚の第2酸化ジルコニウム膜、0.1~0.5nm厚の第2酸化アルミニウム膜を順次形成する工程であって、第1及び第2酸化ジルコニウム膜を結晶化する熱処理工程を含む請求項13に記載の半導体装置の製造方法。前記誘電体膜を形成する工程は、下部電極側から4~10nm厚の第1酸化ジルコニウム膜、0.3~1.0nm厚の第1酸化アルミニウム膜、2nm以下の第2酸化ジルコニウム膜を順次形成する工程であって、第1酸化ジルコニウム膜を結晶化する熱処理工程を含む請求項14に記載の半導体装置の製造方法。前記誘電体膜を形成する工程は、下部電極側から4~10nm厚の第1酸化ジルコニウム膜、0.3~1.0nm厚の第1酸化アルミニウム膜、第2酸化ジルコニウム膜と第2酸化アルミニウム膜の交互積層構造を有する合計膜厚が1~5nmのZrAlO膜を形成する工程であって、第1酸化ジルコニウム膜を結晶化する熱処理工程を含む請求項13に記載の半導体装置の製造方法。ZrAlO膜中のAl濃度が、Al/AlZrで表される金属原子比で5~10原子の範囲である請求項16に記載の半導体装置の製造方法。ZrAlO膜中の各第2酸化ジルコニウム膜の膜厚が2nm以下であり、最上層の上部電極との界面が第2酸化アルミニウム膜である請求項16又は17に記載の半導体装置の製造方法。上部電極となる窒化チタンがCVD法又はALD法で形成される請求項12乃至18のいずれか1項に記載の半導体装置の製造方法。前記窒化チタンの成膜時の基板加熱が、前記結晶質酸化ジルコニウム膜を形成する結晶化ための熱処理を兼ねる請求項19に記載の半導体装置の製造方法。前記下部電極が立体構造に形成される請求項12乃至20のいずれか1項に記載の半導体装置の製造方法。しかし、ZAZ構造やZA構造では、キャパシタの上部電極として形成する窒化チタン電極の膜厚が薄くなるという問題が生じている。例えば、目標の膜厚10nmで窒化チタンを熱CVD法により成膜したところ、ZAZ構造上では6nm程度しか成膜されておらず、上部窒化チタン電極の薄膜化により、良品率が低下してしまう問題が生じている。ZA構造でも同様の傾向が見られる。スパッタ法などにより窒化チタン膜を物理的に堆積する方法では、厚い膜厚に形成することができるが、スパッタ法はカバレジ性が極めて低く、立体構造のキャパシタには適用困難である。即ち、本発明の一実施形態によれば、下部電極と、前記下部電極表面に形成された結晶質酸化ジルコニウムを含む誘電体膜と、前記誘電体膜表面に形成された窒化チタンを含む上部電極と、で構成されるキャパシタを含む半導体装置であって、前記誘電体膜は、前記上部電極を構成する窒化チタンとの界面に非晶質膜を含む半導体装置が提供される。上部電極として窒化チタン膜を形成する誘電体膜界面が非晶質膜であることにより、上部窒化チタン電極の薄膜化による良品率の低下を抑制することができる。以下、具体的な実施例を挙げて本発明を説明するが、本発明はこれらの実施例のみに限定されるものではない。[実施例1]本発明の一実施形態に係るキャパシタ素子が適用されたメモリセルを有するDRAMの断面図を図4に示す。図4に示すDRAMでは、半導体基板200上にDRAMのメモリセルのスイッチング素子となるMOSトランジスタ201を構成するため、半導体基板中に素子分離領域203を形成してメモリセルを形成する活性領域204を区分している。素子分離領域203はSTIShallowTrenchIsolation法などの公知の方法で形成できる。活性領域204にはMOSトランジスタ201のソース/ドレイン電極となる拡散層領域205が形成されており、半導体基板200上には不図示のゲート絶縁膜を介してゲート電極206が形成されている。ゲート電極206は、複数の活性領域204を跨ってライン状に形成されており、ワード線を構成している。図4に示す例では、一つの拡散層領域便宜的にソース領域とするを共有する2つのMOSトランジスタで構成されるメモリセルを示しているが、これに限定されるものではない。各拡散層領域には第1層間絶縁膜210を貫通するセルコンタクトプラグ207,208,209が接続されており、ソース領域に接続されるセルコンタクトプラグ207には、ビアプラグ211を介してビット線212が接続されている。2つのMOSトランジスタの共有されていない2つの拡散層領域部宜的にドレイン領域と称すに接続されるセルコンタクトプラグ208及び209には、それぞれ第2層間絶縁膜213を貫通する容量コンタクトプラグ214,215が接続されて、容量コンタクトプラグ214,215には、それぞれキャパシタ素子217が接続されている。キャパシタ素子217は、第3層間絶縁膜216を型枠として立体構造この例ではシリンダ構造に形成された下部電極217aと、下部電極217aの内表面に形成された誘電体膜217bと、誘電体膜217b上に形成された上部電極217cで構成される。また、上部電極217cは誘電体膜217bと接するTiN膜を含み、TiN膜上に不純物ドープポリシリコン膜及びW等の金属プレート電極を含んでいても良い。キャパシタ素子217上には、第4層間絶縁膜218,上層側配線層220、上層側配線層220を覆う第5層間絶縁膜219などを形成してDRAMが構成される。図4に示す例では、最も単純な構成としてプレーナ型のMOSトランジスタを用い、立体構造のキャパシタとしてシリンダ型下部電極を用いる場合について説明したが、これに限定されず、MOSトランジスタとしてリセスゲート型MOSトランジスタ、キャパシタ素子として、下部電極の外壁を利用するペデスタル型、外壁及び内壁を利用するクラウン型などであっても良い。実施例1のキャパシタにおける誘電体膜は、図5の模式図に示すように、窒化チタン下部電極不図示上に第1ZrO膜101→第1AlO膜102→第2ZrO膜103→第2AlO膜104を積層に成膜したZAZA構造からなる。第1ZrO膜101及び第2ZrO膜103は結晶質であり、第1AlO膜102及び第2AlO膜104は非晶質である。これらの膜は被覆性に優れているALD法により形成する。実施例1のALDシーケンスを図6に示す。図7は、実施例1に係る誘電体膜のALDタイミングチャートである。ZrO膜の材料となるジルコニウム材料ガスZrソースと称すとして、例えばTEMAZテトラキスエチルメチルアミノジルコニウムが用いられる。また、AlO膜の材料となるアルミニウム材料ガスAlソースと称すとして、例えばTMAトリメチルアルミニウムが用いられる。さらに、酸化反応に必要な酸化材料ガスとしてO3オゾンが用いられる。まず、第1ZrO膜101を形成する。第1ZrO膜を形成する成膜シーケンスZrO成膜シーケンスAは、反応室へZrソースを供給し、窒化チタン下部電極表面にZrソースを吸着させ、パージと真空引きにより吸着しなかったZrソースを反応室から排出する。次に、O3ガスを反応室内へ供給し、下部電極下地層の表面に吸着しているZrソースと反応させ、酸化ジルコニウムZrOとし、パージと真空引きにより未反応のO3ガス及び分解物を排出するサイクルを1サイクルとする。このサイクルを繰り返し行うことで、所望の膜厚のZrO膜が形成される。図8に結晶化アニールを施したZrO膜の比誘電率の膜厚依存性を示す。ZrO膜は薄くなると比誘電率が低下してしまうため、結晶ZrO膜厚は4~10nm、好ましくは4~6nmに設定することが望ましい。次に、第1AlO膜102を形成する。ZrO成膜シーケンスAと同様に、AlO成膜シーケンスBは、反応室へAlソースを供給し、第1ZrO膜101表面にAlソースを吸着させ、パージと真空引きにより吸着しなかったAlソースを反応室から排出する。次に、O3ガスを反応室内へ供給し、下地層の表面に吸着しているAlソースと反応させ、AlOが形成される。AlO成膜サイクルを繰り返し所望の膜厚のAlO膜が形成される。第1AlO膜102は第1ZrO膜101と第2ZrO膜103を分断するため、0.3~1.0nm、好ましくは0.3~0.5nmの膜厚に設定することが望ましい。続けて、第2ZrO膜103、第2AlO膜104を上記と同様にして形成するそれぞれ、ZrO成膜シーケンスC、AlO成膜シーケンスDと称す。第2ZrO膜103の膜厚は第1ZrO膜101と同じく、4~10nm、好ましくは4~6nmに設定することが望ましい。第2AlO膜104はZrO膜をキャップすることを目的としているため、0.1~0.5nmに設定することが望ましい。立体構造内へ均一に成膜するためには、ZrソースTEMAZ及びAlソースTMAの供給時間はそれぞれ30秒と90秒とし、さらに十分に膜中の不純物を除去するためにはO3ガス供給時間は300秒とすることが望ましい。また、ALD法による成膜温度は、各原料ガスの分解温度より低い温度で成膜する必要があり、上記の原料ガスを用いる場合、300°C以下の温度で成膜する。このような温度で成膜されるZrO膜は明確な結晶粒界を有する多結晶状態ではなく微結晶状態で成膜されるが、上部電極として窒化チタンを成膜する熱CVD法による昇温段階で結晶化され、多結晶状態となる。AlO膜は、膜厚が薄いこと及びAlOの結晶化温度が高いことから、窒化チタン膜の成膜段階では結晶化されず、非晶質のままである。次いで、ZAZA構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。窒化チタン膜の成膜は、立体構造への適用を考慮して、四塩化チタンTiCl4とアンモニアNH3を反応ガスとするCVD法により形成した。堆積温度は450°C、設定膜厚は10nmとした。実施例1では、窒化チタン上部電極形成時の昇温でZrO膜を結晶化させているが、窒化チタン上部電極形成前にアニールを施してZrO膜を結晶化させても良い。また、実施例1では第1ZrO膜→第1AlO膜→第2ZrO膜を連続で成膜しているが、第1ZrO膜→結晶化アニール→第1AlO膜→第2ZrO膜→結晶化アニール→第2AlO膜というように、各ZrO膜成膜後に結晶化アニール工程を有していても良い。このような結晶化アニールは、350°C以上、好ましくは400°C以上の温度で実施される。また、結晶化アニールの雰囲気はどのような雰囲気でも良いが、下部電極のTiN膜の酸化を避けるため、非酸化性雰囲気、例えば、窒素ガス等の不活性ガス中で実施することが好ましく、あるいは窒化チタン上部電極形成時の昇温が結晶化アニール兼ねる場合はアンモニアガス雰囲気中でも良い。図3に示すように、実施例1のZAZA構造の誘電体膜を用いることにより、上部電極における窒化チタン膜厚は8nm程度まで回復しており、従来例のZAZ構造と比較して薄膜化に対する抑制効果があることが確認された。[実施例2]実施例2のキャパシタにおける誘電体膜は、図9に示すように、窒化チタン下部電極不図示上に第1ZrO膜301→AlO膜302→第2ZrO膜303を積層に成膜し、第1ZrO膜301に対して第2ZrO膜303の膜厚を薄くした非対称ZAZ構造からなる。第1ZrO膜301は、実施例1と同様に結晶質の膜であり、第2ZrO膜は非結晶の膜である。実施例2における成膜シーケンスとタイミングチャートを図10、図11にそれぞれ示す。実施例2の非対称ZAZ構造は、実施例1と同じく、ALD法により形成する。第1ZrO膜は結晶質の膜として形成するため、4~10nm、好ましくは4~6nmに設定することが望ましい。また、AlO膜はZrO膜を分断するため、0.3~1.0nm、好ましくは0.3~0.5nmに設定することが望ましい。第2ZrO膜は非晶質膜として形成するため、2nm以下、好ましくは1.0~2.0nmに設定することが望ましい。次いで、このように形成した非対称ZAZ構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。窒化チタン膜は実施例1と同様に熱CVD法で形成する。実施例2でも、上部電極としての窒化チタン膜形成時の昇温で第1ZrO膜を結晶化させているが、第1ZrO膜を、窒化チタン膜成膜前にアニールを施して結晶化させても良い。第2ZrO膜は膜厚が薄いために結晶化せず、非晶質のままである。また、第1ZrO膜→AlO→第2ZrO膜を連続で成膜しているが、第1ZrO膜成膜後に結晶化アニールを施してからAlO膜→第2ZrO膜を成膜しても良い。図3に示すように、実施例2の非対称ZAZ構造は、実施例1よりも上部電極としての窒化チタン膜の薄膜化に対する抑制効果が大きいことを見出した。[実施例3]実施例3のキャパシタは、図12に示すように、窒化チタン下部電極不図示上にZrO膜401→AlO膜402→ZrAlO膜403を積層に成膜したZrAlO/AlO/ZrO構造からなる誘電体膜を有する。ZrO膜401は結晶質、AlO膜は非晶質である。ZrAlO膜403とはZrO膜とAlO膜をラミネート状に成膜した非晶質膜である。実施例3における成膜シーケンスとタイミングチャートを図13、図14にそれぞれ示す。同図に示すように、ZrO膜401、AlO膜402の成膜シーケンスA、Bは実施例1,2と同様であり、ZrAlO膜403の成膜シーケンスEはZrO膜の成膜シーケンスC1、C2と、AlO膜の成膜シーケンスD1、D2とを交互に繰り返して行う。なお、この例では、AlO膜の成膜シーケンスD1、D2はそれぞれ1サイクルのみ行う例を示しているが、これに限定されるものではない。実施例3のZrAlO/AlO/ZrO構造の誘電体膜は、実施例1や実施例2と同じく、ALD法により形成する。ZrO膜401は結晶質膜として形成するため、4~10nm、好ましくは4~6nmに設定することが望ましい。また、AlO膜402はZrO膜を分断するため、0.3~1.0nm、好ましくは0.3~0.5nmに設定することが望ましい。ZrAlO膜403は1.0~5.0nm、好ましくは1.0~2.0nmに設定することが望ましい。図15にアニールを施したZrAlO膜のAl濃度と比誘電率を示しているが、Al濃度が5at未満では結晶化してしまい、10atを超えると比誘電率の低下が大きいため、非晶質ZrAlO膜403のAl濃度は5~10atに設定することが望ましい。また、最上層はZrO膜とAlO層のいずれでも良いが、AlO層であることが望ましい。ZrAlO膜中のAl濃度は5~10atに制御するが、ZrAlO膜が非晶質である限り、膜中のAl分布は均一でも不均一でも良い。次いで、ZrAlO/AlO/ZrO構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。実施例3でも、上部電極としての窒化チタン膜の形成時の昇温でZrO膜401を結晶化させているが、窒化チタン膜形成前にアニールを施してZrO膜401を結晶化させても良い。また、ZrO→AlO→ZrAlO膜を連続で成膜しているが、ZrO膜401成膜後に結晶化アニールを施してからAlO膜402→ZrAlO膜403を成膜しても良い。図3に示すように、実施例3のZrAlO/AlO/ZrO構造は、実施例1及び実施例2よりも上部電極としての窒化チタン膜の薄膜化に対する抑制効果がさらに大きいことを見出した。図16に、各実施例で作製したキャパシタのリーク電流特性を示す。図16に示すとおり、実施例3は実施例2と比較してリーク電流特性が優れている。"