空間光変調器12、又は、シーン又はコンテンツの2次元表現又は3次元表現を生成する表示装置における空間光変調器12のバックプレーンデバイスであり、前記空間光変調器12が画素アドレスを有し、且つ、画素値15を画素14に割り当てるように前記バックプレーンデバイス16により電子制御可能な前記画素14を含み、前記バックプレーンデバイス16が画素14毎に少なくとも1つの電極500と、少なくとも1つのアナログ線22と、少なくとも1つの画素アドレッシング手段24とを含むバックプレーンデバイスであって、前記画素アドレッシング手段24は、xアドレッシング線26及びyアドレッシング線28を含み、全ての画素14は、アナログ線22、xアドレッシング線26及びyアドレッシング線28に接続され、画素値15割当方式として、生成手段が前記少なくとも1つのアドレス線22に適用される電圧特性10を生成するように構成され、前記電圧特性10は、前記画素14に割り当てられる前記画素値15に依存し、前記バックプレーンデバイス16は、前記画素アドレスが画素アドレッシング方式として前記生成された電圧特性10に依存して決定されるように構成され、且つ、前記生成された電圧特性10が前記画素値15を前記画素14に割り当てるために前記少なくとも1つのアナログ線22に適用されるように構成されることを特徴とするバックプレーンデバイス。前記電圧特性10は、電圧ランプアップ関数、電圧ランプダウン関数及びのこぎり歯関数の少なくとも1つであり、又は、前記電圧特性10は、所定の期間オーバドライブ値を含み、又は、前記電圧特性10は、所定の期間アンダドライブ値を含むことを特徴とする請求項1に記載のバックプレーンデバイス。前記電圧特性10は、時間において可変であり、数学的な単調関数である単調増加又は単調減少の特性を有することを特徴とする請求項1又は2に記載のバックプレーンデバイス。前記少なくとも1つのアナログ線22に適用されている前記生成された電圧特性10は、前記画素14のアドレッシングの順序を決定することを特徴とする請求項1から3のうちいずれか1項に記載のバックプレーンデバイス。決定されている前記画素アドレスは、前記x方向及び前記y方向に対して生成され、画素値15を画素14に前記割り当てることは、前記x方向及び前記y方向に対してランダムアクセス方式で実行されることを特徴とする請求項1から4のうちいずれか1項に記載のバックプレーンデバイス。同一の画素値15が割り当てられる全ての画素14は、前記バックプレーンデバイス16の1つの動作モード、又は、実質的に同時の前記バックプレーンデバイス16の別の動作モード、又は、ある期間における前記バックプレーンデバイス16の更に別の動作モード、又は、画素値15が1つの画素14にのみ割り当てられる時間において、互いに時間的に近接して前記アドレス指定されることを特徴とする請求項1から5のうちいずれか1項に記載のバックプレーンデバイス。前記空間光変調器21又は前記バックプレーンデバイス16は、画素14の少なくとも2つのクラスタ18のクラスタ配列を含み、各クラスタ18は、アナログ線22と、前記クラスタ18の前記画素14をアドレス指定する画素アドレッシング手段24とを含むことを特徴とする請求項1から6のうちいずれか1項に記載のバックプレーンデバイス。前記クラスタ18は互いに個別に制御され、又は、前記空間光変調器12の接続領域又は隣接領域を形成する複数の画素14はクラスタ18を形成し、前記領域は、矩形形状、正方形形状及びハニカム形状の少なくとも1つを有し、クラスタ18は、前記空間光変調器12の全幅又は全長に及ばないことを特徴とする請求項7に記載のバックプレーンデバイス。画素14に対する制御回路20は、2つのTFT100、200を含み、第1のTFT100は、前記アナログ線22、xアドレッシング線26及び第2のTFT200に接続され、前記第2のTFT200は、前記第1のTFT100、yアドレッシング線28及び前記画素14の電極500に接続されることを特徴とする請求項1から8のうちいずれか1項に記載のバックプレーンデバイス。画素14に対する制御回路20は、2つのTFT100、200を含み、第1のTFT100は、xアドレッシング線26、yアドレッシング線28及び第2のTFT200に接続され、前記第2のTFT200は、前記第1のTFT100、前記アナログ線22及び前記画素14の電極500に接続されることを特徴とする請求項1から8のうちいずれか1項に記載のバックプレーンデバイス。少なくとも1つのイネーブル線30を含み、全ての画素14がイネーブル線30に接続されることを特徴とする請求項1から8のうちいずれか1項に記載のバックプレーンデバイス。画素14に対する制御回路20は、3つのTFT100、200、300を含み、第1のTFT100は、前記イネーブル線30、xアドレッシング線26及び第2のTFT200に接続され、前記第2のTFT200は、前記第1のTFT100、yアドレッシング線28及び第3のTFT300に接続さ、前記第3のTFT300は、前記第2のTFT200、前記アナログ線22及び前記画素14の電極500に接続されることを特徴とする請求項11に記載のバックプレーンデバイス。画素14に対する制御回路20は、3つのTFT100、200、300を含み、2つの画素14;20、32は、互いに隣接して配置され、同一のyアドレッシング線28によりアドレス指定され、第1の画素20の第1のTFT100は、イネーブリング機能として、第2の画素32の前記xアドレッシング線26、前記yアドレッシング線28及び前記第1の画素20の第2のTFT200に接続され、前記第1の画素20の前記第2のTFT200は、前記第1の画素20の前記第1のTFT100、前記第1の画素20のxアドレッシング線26及び前記第1の画素20の第3のTFT300に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記第2のTFT200、前記アナログ線22及び前記第1の画素20の電極500に接続され、前記第2の画素32の前記第1のTFT100は、イネーブリング機能として、前記第1の画素20の前記xアドレッシング線26、前記yアドレッシング線28及び前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第2のTFT200は、前記第2の画素32の前記第1のTFT100、前記第2の画素32のxアドレッシング線26及び前記第2の画素32の前記第3のTFT300に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記第2のTFT200、前記アナログ線22及び前記第2の画素32の電極500に接続されることを特徴とする請求項1から8のうちいずれか1項に記載のバックプレーンデバイス。画素20、32、34、36に対する制御回路20、32、34、36は、3つのTFT100、200、300を含み、4つの画素20、32、34、36は、互いに隣接して配置され、同一のyアドレッシング線28によりアドレス指定され、第1の画素20の第1のTFT100は、イネーブリング機能として、第3の画素34の前記xアドレッシング線26、前記yアドレッシング線28及び前記第1の画素20の第2のTFT200に接続され、前記第1の画素20の前記第2のTFT200は、前記第1の画素20の前記第1のTFT100、前記第1の画素20のxアドレッシング線26及び前記第1の画素20の第3のTFT300に接続され、前記第1の画素20の前記第3のTFT300は、前記第1の画素20の前記第2のTFT200、前記アナログ線22及び前記第1の画素20の電極500に接続され、第2の画素32の前記第1のTFT100は、イネーブリング機能として、前記第1の画素20の前記xアドレッシング線26、前記yアドレッシング線28及び前記第2の画素32の前記第2のTFT200に接続され、前記第2の画素32の前記第2のTFT200は、前記第2の画素32の前記第1のTFT100、前記第2の画素32のxアドレッシング線26及び前記第2の画素32の前記第3のTFT300に接続され、前記第2の画素32の前記第3のTFT300は、前記第2の画素32の前記第2のTFT200、前記アナログ線22及び前記第2の画素32の電極500に接続され、第3の画素34の前記第1のTFT100は、イネーブリング機能として、第4の画素36の前記xアドレッシング線26、前記yアドレッシング線28及び前記第3の画素34の前記第2のTFT200に接続され、前記第3の画素34の前記第2のTFT200は、前記第3の画素34の前記第1のTFT100、前記第3の画素34のxアドレッシング線26及び前記第3の画素34の前記第3のTFT300に接続され、前記第3の画素34の前記第3のTFT300は、前記第3の画素34の前記第2のTFT200、前記アナログ線22及び前記第3の画素34の電極500に接続され、前記第4の画素36の前記第1のTFT100は、イネーブリング機能として、前記第2の画素32の前記xアドレッシング線26、前記yアドレッシング線28及び前記第4の画素36の前記第2のTFT200に接続され、前記第4の画素36の前記第2のTFT200は、前記第4の画素36の前記第1のTFT100、前記第4の画素36のxアドレッシング線26及び前記第4の画素36の前記第3のTFT300に接続され、前記第4の画素36の前記第3のTFT300は、前記第4の画素36の前記第2のTFT200、前記アナログ線22及び前記第4の画素36の電極500に接続されることを特徴とする請求項1から8のうちいずれか1項に記載のバックプレーンデバイス。前記イネーブル線30の論理レベルは、前記xアドレッシング線26の論理レベルに対応することを特徴とする請求項13又は14に記載のバックプレーンデバイス。画素20、32、34、36の前記第1のTFT100及び同一の画素20、32、34、36の前記第2のTFT200は、デュアルゲートTFTに結合されることを特徴とする請求項9から15のうちいずれか1項に記載のバックプレーンデバイス。xアドレッシング線26又はyアドレッシング線28は、画素20、32、34、36の前記第1のTFT100のゲートG、又は、前記画素20、32、34、36の前記第2のTFT200のゲートG、又は、請求項16に記載の前記デュアルゲートTFTのゲートと接続されることを特徴とする請求項9から16のうちいずれか1項に記載のバックプレーンデバイス。イネーブル線30又はイネーブル線30として動作する前記xアドレッシング線26は、画素20、32、34、36の前記第1のTFT100のソースSと接続され、又は、画素20、32、34、36の前記第1のTFT100のドレインDは、同一の画素の前記第2のTFT200のソースSに接続されることを特徴とする請求項9から17のうちいずれか1項に記載のバックプレーンデバイス。前記アナログ線22は画素20、32、34、36の前記第3のTFT300のソースSに接続され、同一の画素20、32、34、36の前記電極500は、前記同一の画素20、32、34、36の前記第3のTFT300のドレインDと接続され、又は、画素20、32、34、36の前記第2のTFT200のドレインDは、前記同一の画素20、32、34、36の前記第3のTFT300のゲートGに接続されることを特徴とする請求項9から18のうちいずれか1項に記載のバックプレーンデバイス。前記画素アドレッシング手段24は、前記xアドレッシング線26に接続される少なくとも1つのxアドレス復号器38、38’と、前記yアドレッシング線28に接続される少なくとも1つのyアドレス復号器44、44’とを備えることを特徴とする請求項1から19のうちいずれか1項に記載のバックプレーンデバイス。前記xアドレス復号器38、38’及び前記yアドレス復号器44、44’の少なくとも一方は、ダイナミックNOR復号器、ダイナミックNAND復号器、OR復号器、NAND回路とNOR回路とを含むCMOS復号器及びAND復号器の少なくとも1つに基づくことを特徴とする請求項20記載のバックプレーンデバイス。前記xアドレス復号器38、38’又は前記yアドレス復号器44、44’は、前記バックプレーンデバイス16とは別に配列され、又は、前記xアドレス復号器38、38’又は前記yアドレス復号器44、44’は、前記バックプレーンデバイス16の外側エッジにおいて配置され、又は、前記xアドレス復号器38、38’又は前記yアドレス復号器44、44’は、前記画素14;20、32、34、36間の前記バックプレーンデバイス16上に配置されることを特徴とする請求項20又は21に記載のバックプレーンデバイス。各画素14は、規則的なレイアウトで配列される画素制御構造20、32、34、36を含み、全ての画素制御構造20、32、34、36は、同様に配向され、又は、2つの前記画素制御構造20、32、34、36は、互いにミラーリングして配列され、又は、4つの隣接画素の前記画素制御構造20、32、34、36は、互いにミラーリングして配列されることを特徴とする請求項1から22のうちいずれか1項に記載のバックプレーンデバイス。前記空間光変調器12は、回折に基づいて前記空間光変調器12と相互作用する光を偏向するように構成され、又は、国際公開第2010/149587号の請求項のうちの1つに従って実現されることを特徴とする請求項1から23のうちいずれか1項に記載のバックプレーンデバイス。空間光変調器のバックプレーンデバイス又は請求項1から24のうちいずれか1項に記載のバックプレーンデバイス16を操作する方法であり、前記空間光変調器12が画素アドレスを有し、且つ、画素値15を画素14に割り当てるように前記バックプレーンデバイス16により電子制御可能な前記画素14を含み、前記バックプレーンデバイス16が画素14毎に少なくとも1つの電極500と、少なくとも1つのアナログ線22と、少なくとも1つの画素アドレッシング手段24とを含み、前記画素アドレッシング手段24がxアドレッシング線26及びyアドレッシング線28を含み、全ての画素14がアナログ線22、xアドレッシング線26及びyアドレッシング線28に接続される方法であって、画素値15割当方式として、生成手段が前記少なくとも1つのアドレス線22に適用される電圧特性10を生成し、前記電圧特性10は前記画素14に割り当てられる前記画素値15に依存するステップと、前記画素アドレスが画素アドレッシング方式として前記生成された電圧特性10に依存して決定されるステップと、前記生成された電圧特性10が前記画素値15を前記画素14に割り当てるために前記少なくとも1つのアナログ線22に適用されるステップと、を備えることを特徴とする方法。画素値15を画素14に割り当てるために、前記画素14に対する前記xアドレッシング線26及び前記yアドレッシング線28を選択し、前記画素14に接続されている前記イネーブル線30を起動することで、前記アナログ線22から前記画素14の電極500への電荷転送が起こり、前記画素14の前記電極500において転送された前記電荷を維持するために、前記xアドレッシング線26及び前記yアドレッシング線28を選択解除すること及び前記画素14に接続されている前記イネーブル線30を停止することの少なくとも一方を行うことを特徴とする請求項25に記載の方法。同一の画素値15を複数の画素14に割り当てるために、画素14毎に、前記画素14に接続されている前記イネーブル線30を起動して、前記xアドレッシング線26及び前記yアドレッシング線28が選択されることで、前記アナログ線22から各々が後続して起動した画素14の電極500への後続の電荷転送が起こり、前記画素14の前記電極500において転送された前記電荷を維持するために、前記画素14に対する前記xアドレッシング線26、前記yアドレッシング線28及び前記イネーブル線30を停止することを特徴とする請求項25又は26に記載の方法。複数の選択された画素14に対して、前記xアドレッシング線26及び前記yアドレッシング線28を選択し、前記選択された全ての画素14の電極500を前記アナログ線22を介して提供されたのと同一の電圧に設定し、又は、前記選択された画素14の全ての電極500を短絡するように前記画素14に対してイネーブリング機能を有するアドレッシング線又は前記画素14に接続されている前記イネーブル線30を起動し、前記xアドレッシング線26及び前記yアドレッシング線28が選択解除され、画素値15を画素14に割り当てるため、前記画素14に対する前記xアドレッシング線26及び前記yアドレッシング線28が選択されることで、前記アナログ線22から前記画素14の前記電極500への電荷転送が起こり、前記画素14の前記電極500の前記電荷を維持するために、前記画素14に接続されている前記イネーブル線30を停止することを特徴とする請求項25記載の方法。シーン又はコンテンツの2次元表現又は3次元表現を生成し、請求項1から24のうちいずれか1項に記載のバックプレーンデバイス16を備えることを特徴とする表示装置の空間光変調器。シーンの2次元表現又は3次元表現を生成する立体表示装置又はホログラム表示装置を含む表示装置であって、請求項1から24のうちいずれか1項に記載のバックプレーンデバイス16又は請求項29に記載の前記空間光変調器12を備えることを特徴とする表示装置。従って、本発明の目的は、非常に高速に又は高フレームレートで、例えば、300Hz以上、特に、300Hz~1800Hz又はそれ以上で動作する空間光変調器、特に、高解像度ディスプレイのバックプレーンデバイスを提供することである。上述の問題は、空間光変調器のバックプレーンデバイスによる請求項1の特徴により規定された本発明により解決される。そのような空間光変調器は、特に、シーン又はコンテンツの2次元表現及び/又は3次元表現を生成する表示装置において適用される。空間光変調器は、画素アドレスを有し、且つ、画素値を画素に割り当てるようにバックプレーンデバイスにより電子制御可能な画素を含む。バックプレーンデバイスは、画素毎に少なくとも1つの電極と、少なくとも1つのアナログ線と、少なくとも1つの画素アドレッシング手段とを含む。そのような画素アドレッシング手段は、xアドレッシング線及びyアドレッシング線を含む。全ての画素は、アナログ線、xアドレッシング線及びyアドレッシング線に接続される。画素値割当方式として、生成手段が少なくとも1つのアドレス線に適用される電圧特性を生成するように構成され、電圧特性は画素に割り当てられる画素値に依存する。バックプレーンデバイスは、画素アドレスが画素アドレッシング方式として生成された電圧特性に依存して決定されるように構成される。バックプレーンデバイスは、生成された電圧特性が画素値を画素に割り当てるために少なくとも1つのアナログ線に適用されるように更に構成される。バックプレーンデバイスの単一の画素が、その後、行単位で、且つ、アドレス指定された行内で同時に又は画素単位でアドレス指定されるアクティブマトリクスバックプレーンなどの従来技術のバックプレーンデバイスの画素アドレッシング方式に従うのではなく、本発明は全く異なる画素アドレッシング方式を使用する。データ線又はアナログ線の容量及びデータ線に接続された全ての画素のトランジスタゲート容量は、全てクロックサイクル毎にデータ線抵抗を介して再充電されなければならない。これにより、高い出力駆動電流及び高い電力損が発生する。また、データ線の高いインピーダンスは、接続された全てのTFTのゲート容量により更に増加する。双方の特徴を組み合わせることにより、最大データ線周波数を制限する。その結果、360Hz以上のフレームレートで駆動された24インチを超える高解像度ディスプレイに対して、従来のアクティブマトリクス設計を使用することは実現不可能であると考えられる。本発明に係る画素アドレッシング方式は、画素に割り当てられる画素値に依存している。従って、本発明の画素アドレッシング方式は、画素に割り当てられる画素値に依存して、例えば、1つの画素において最小電圧の画素値及び次の画素において最大電圧が2つのクロックサイクル内で割り当てられなければならない従来技術のシステムにおいて使用されている一般的なアナログ線上で非常に高い周波数を有することを防止する。本発明は、より低い周波数を含むアナログ線に適用されている電圧特性又は電圧機能を得ることを試みている。これは、例えば、電圧特性であるランプアップ関数をアナログ線に適用することで実現される。次に、単一の画素は、アナログ線に適用されている電圧特性、特に、アナログ線に適用されている実際の電圧値に依存してアドレス指定される。換言すれば、特定の画素は、この特定の画素に割り当てられる画素値に対応する電圧特性の電圧値がアナログ線上に適用される時にアドレス指定されている。従って、アナログ線に適用されている高周波数電圧特性は、少なくとも画素クロック範囲に対して阻止され、やや平滑な又はより低い周波数電圧特性がアナログ線に適用される。そのようにするために、アナログ線に適用されている電圧特性に依存して画素をアドレス指定する必要がある。この結果、高周波数信号がxアドレッシング線及びyアドレッシング線に適用される可能性が最も高い。しかしながら、これは、より高い電圧が印加されるアナログ線回路ではなく、同一の低電圧のデジタル信号が適用されるデジタルアドレッシング回路に関する。従来技術のアドレッシング方式に従って、最新のディスプレイの低速デジタル信号はトランジスタゲートの小容量を充電し、高周波数アナログ信号は大容量の画素電極を駆動する。本発明は、本発明の画素回路のアドレッシング方式を用いて、高周波数信号を画素回路の小ゲート容量に適用し、且つ、相対的に低速なアナログ信号を大容量の画素電極に適用することでこれを交換する。換言すれば、従来技術のアドレッシング方式に従ってアドレス線上に転送される大電荷又はより大きい電荷ではなく、小電荷は、本発明のアドレッシング方式を用いてアドレッシング線上に高周波数で転送される。高解像度ディスプレイの場合、高い画素開口率を有するためにより小さなトランジスタ及び線構造サイズを有することが有用である。これにより、考えられる駆動電流が減少する。これに反して、最新のディスプレイは、線の数が増加するにもかかわらず、フレームレートを維持するためにより高速な伝送時間を実現するより大きな電流を必要とする。トランジスタ構造サイズを減少することにより、トランジスタゲート容量及び閾値電圧も減少する。より小さなゲート容量により、より高いトランジスタスイッチング周波数、より低い電圧レベル及びより小さい電流が可能になるため、本発明はより小さな構造サイズから利益を得る。より低い電圧及びより小さい電流により、最新の実現例と比較して電力損が減少する。好適な実施形態において、バックプレーンデバイス又は空間光変調器は、バックプレーンデバイスの画素電極に対する対向電極を含む。アナログ線は、接地に接続される。本発明に係る画素アドレッシング方式が適用されると同時に、アナログ線ではなく、対向電極は生成された電圧特性と共に適用される。通常、接地接続又は接地線は、一般に、例えば、画素電極に接続されたアドレス復号器回路又は記憶コンデンサに対して、いずれにしてもバックプレーンデバイス上で必要とされる。液晶層は、2つのガラス基板により取り囲まれる。一方のガラス基板は、TFTを有し、且つ、TFT上に書き込むバックプレーンデバイスを備える。他方のガラス基板は、殆どの例において、ガラス基板上の平坦な導電性の透明なITOインジウムスズ酸化物層である共通電極対向電極とも呼ぶを含む。画素電極は、一方のコンタクト又は画素コンデンサの一部である。共通電極は、他方のコンタクト又は全ての画素コンデンサの一部を形成する。本実施形態に従って生成された電圧特性が共通電極上に適用される場合、これは、バックプレーンデバイスの全ての画素の画素電極に影響を及ぼす。以下に説明するように、バックプレーンデバイスがクラスタを含む場合、これは同様に全てのクラスタに影響を及ぼす。クラスタが画素値の種々の分布を有する場合、遅延サイクルは、アドレッシング方式に追加されなければならず、全てのクラスタに対して同一のランプ関数を使用できなければならない。しかしながら、ホログラムディスプレイが規則的にほぼ一様に分布した画素値を含むため、非常に少ない遅延サイクルを追加する必要がある。電力損を更に減少するために、非常に効率的な電荷再利用が可能である。高周波数デジタル信号は、非常に小さなゲート容量のみを駆動する。古い画素電圧と新しい画素電圧との差が評価される場合、アドレス指定された画素を巧妙にソートすることは、外部駆動なしで1つの画素から別の画素に電荷を転送するため、或いは、アナログ線の値を上昇又は低下させるために使用される。転送が独立した時間毎に起動及び停止される場合、電荷再利用は更により効率的である。例えば、これは、付録の2.1節に示される。イネーブル動作及びディスエーブル動作を用いた駆動方式により、フレーム時間の大部分に対して、アナログ線を介して画素容量を充電するように時間を設定できる。これにより、相対的に長い伝送時間を使用して高画素容量を充電するために小電流を使用できる。アナログ線上の低周波数のため、アナログ信号は、伝送トランジスタが切り替えられ、且つ、画素値を画素に格納する瞬間に既に着実に選択された画素の伝送トランジスタのソース上に適用される。これにより、画素電極上で電圧を更により正確に制御できるため、より高いグレースケール解像度ビット深度、特に、高画素周波数が得られる。一般に、提案された本発明は、主に、より小さな構造サイズから利益を得る一方で、最新の解決方法は性能を犠牲にする。本発明に従って値をソートする手法は、クロックサイクル毎に1つ又は非常に少ない画素にのみアクセスできる。従って、マトリクスに対する画素数は、必要なフレーム時間及び1つの画素に対して実現可能なアクセス時間により制限される。1つ又は非常に少ない画素のみが同時にアドレス指定されるため、1つのクラスタに対する画素数は制限される。しかしながら、統合されたアドレス復号器を用いる場合、外部からクラスタへの接続の数は非常に少なく、それにより、多くの数の高速であるが低解像度のクラスタを高速で高解像度のディスプレイにすることができる。他の従来技術の表示装置は、例えば、デジタル-アナログ変換器として画素を使用するためにアナログランプ線、並びに、xアドレス線及びyアドレス線を含む図7において説明された3TFT画素回路に類似した画素回路を使用する。しかしながら、本発明と異なり、画素は、フレーム毎ではなく、線毎に1つの固定パターンのランプアップサイクル/ランプダウンサイクルで線毎にアドレス指定される。電荷が単一の画素に転送される画素のアドレスが現在アナログ線に適用されている電圧値によりソートされるように、画素の値は、この画素がアドレス指定される場合に少なくとも1つのアナログ線上に適用されている実際の電圧値を示すかそれに対応する。電圧特性という用語の本明細書における意味は、ある特定の期間の一定値を含むが、ある特定の期間の更に可変である電圧機能として理解される。本発明に対して画素値を画素に割り当てるという用語は、特に、電圧が画素の電極に印加される結果、殆どの場合、電荷が画素の電極に転送すること又は画素の電極から転送することであると理解される。そのような画素値により、空間光変調器は、本発明に従ってバックプレーンにより操作される空間光変調器の種類に依存して輝度値又は色値などを示す。電圧特性は、電圧ランプアップ関数又は電圧ランプダウン関数である。双方の組合せが適用されることが好ましい。すなわち、電圧ランプダウン関数に後続して電圧ランプアップ関数が適用されることが好ましい。或いは、更に、のこぎり歯関数が適用される。そのようなのこぎり歯関数は、急峻な立上り端及び急峻な立下り端が後続する緩やかに減少する特性又は緩やかに増加する特性、或いは、緩やかに減少する特性が後続する緩やかに増加する特性を含む。電圧特性は、所定の期間、オーバドライブ値を含むことが好ましい。或いは、更に、電圧特性は、所定の期間、アンダドライブ値を含むことが好ましい。そのようなオーバドライブ値又はアンダドライブ値は、特に該当する場合は常に上述の他の電圧特性と組み合わせて適用される。通常、電圧特性は、時間において可変であり、主に、数学的な単調関数又は級数の特性を有する。これは、電圧特性が単一の急峻な立上り端又は立下り端を含まないことを意味しない。しかしながら、単一の急峻な立上り端又は立下り端が発生した後、後続の電圧特性は、通常、主に、数学的な単調関数又は級数の特性を有する。特に、電圧特性は、単調増加又は単調減少している。本発明の特に好適な実施形態において、少なくとも1つのアナログ線に適用されている生成された電圧特性は、画素のアドレッシングの順序を決定する。例えば、少なくとも1つのアナログ線に適用されている生成された電圧特性が低電圧値から開始し、且つ、高電圧値に増加するランプアップ関数を含む場合、低電圧値が適用される必要のある画素この画素に割り当てられる画素値が低電圧値に対応するためは、最初にアドレス指定される。ランプアップ関数の電圧値が別の電圧値に増加し、この他の電圧値が1つ以上の画素に割り当てられる次に増加した画素値を示す場合、この次の電圧値が1つの画素又はこれらのより多くの画素に割り当てられるように、この1つの画素又はこれらのより多くの画素はアドレス指定される。同一の電圧値が複数の画素に適用される場合には画素をアドレス指定する特定の順序はないが、本発明の実施形態に従って、種々の電圧値、即ち、画素に割り当てられる画素値に対する画素のアドレッシングの順序がある。本発明の好適な実施形態において、決定されている画素アドレスは、x方向及びy方向に対して生成される。画素値を画素に割り当てることは、x方向及びy方向に対して、ランダムアクセス方式で実行される。これは、電圧特性が画素に割り当てられる画素値に依存して決定されないために、生成されたsin関数などの周期関数、或いは、直線の線形増加/減少特性を含むランプアップ関数及び/又はランプダウン関数である場合に特に当てはまる。従って、定義上、その後、バックプレーンの各行がアドレス指定されるという従来技術のような画素をアドレス指定する特定の順序は存在しない。これが特定の状況において本発明のアドレッシング方式に従う場合であっても、例えば、画素の隣接する行が僅かに増加する画素値に割り当てられるべきであり、且つ、行内において画素値が一定である場合、一般にこれは当てはまらない。従来技術のアドレッシング方式と異なり、アドレッシング方式、即ち、本発明の本実施形態に従って画素値を画素に割り当てることは、ランダムアクセス方式で実行される。従って、画素をランダムアクセス方式でアドレス指定するため、適用される固定の行サイクル又はフレームサイクルは存在しない。同一の画素値が割り当てられる全ての画素は、バックプレーンデバイスの1つの動作モードで互いに時間的に近接してアドレス指定されることが好ましい。上述したように、これは、電圧特性がランプアップ関数及び/又はランプダウン関数を含む場合に特に適用される。バックプレーンデバイスの別の好適な動作モードにおいて、同一の画素値が割り当てられる全ての画素は、実質的に同時にアドレス指定される。多くの画素又は全ての画素を同一の画素値に割り当てなければならない場合、或いは、多くの画素又は全ての画素の画素値を所定の画素値に再設定しなければならない場合、バックプレーンデバイスのそのような動作モードが適用される。バックプレーンデバイスの更に別の動作モードにおいて、同一の画素値が割り当てられる全ての画素は、ある期間アドレス指定される。画素値が一度に1つの画素だけに割り当てられる場合、バックプレーンデバイスのこの動作モードが特に適用される。その後、5つの画素を同一の画素値に割り当てる必要がある場合、画素値が一度に1つの画素だけに割り当てられるため、この動作には、ある期間である5画素書込みサイクルが必要となる。バックプレーンの特定の動作モードにおいて、画素値が一度に1つの画素だけに割り当てられる。この動作モードにおいて、全ての画素は、順次、次々に割り当てられる。本発明の好適な実施形態において、空間光変調器及び/又はバックプレーンデバイスは、画素の少なくとも2つのクラスタのクラスタ配列を含む。各クラスタは、アナログ線及びクラスタの画素をアドレス指定する画素アドレッシング手段を含む。各クラスタのアナログ線は、例えば、バックプレーンデバイスのドライバ手段の外部電圧源とクラスタ自体との間に接続される。クラスタは、互いに個別に制御されることが好ましい。従って、特定のクラスタに対する画素値は、この特定のクラスタのアドレッシング手段及びアナログ線により、この特定のクラスタの画素に割り当てられ、別のクラスタに対する画素値は、同時に又は時間をずらして個別にこの他のクラスタのアドレッシング手段及びアナログ線により、この他のクラスタの画素に割り当てられる。種々の適用例に対して適切なクラスタの例は、正方形形状であり、64×64画素、128×128画素、256×256画素又は1024×1024画素を含む。クラスタという用語の本発明における意味は、特に、複数の画素が配列されることにより、空間光変調器の接続領域又は隣接領域を形成することを意味する。そのような領域は、矩形形状、正方形形状又はハニカム形状を有する。クラスタは、空間光変調器の全幅又は全長に及ばないことが好ましい。x方向又はy方向のクラスタの画素数は2nである必要はなく、nは自然数である。一般に、能動的に制御可能なスイッチング素子を含む全ての種類の基板は、本発明に係るバックプレーンデバイスを実現するために使用される。一例は、単結晶シリコンから構成された基板を含むLCOSLiquidCrystalOnSiliconディスプレイである。他の可能性は、LTPS、a-Si、アモルファス酸化物TFT又は有機TFTなどから構成されたTFTを含む基板である。TFT及びトランジスタという用語は、明細書及び特許請求の範囲において同義であり、全てのトランジスタがTFTから構成され、全てのTFTが単結晶シリコン又は他の半導体材料などから構成された他の種類のトランジスタ、或いは、他の能動的なスイッチング素子により置換されることを意味する。以下において、バックプレーンデバイスの画素の制御回路を実行する種々の可能性を説明する。なお、通常、空間光変調器又はバックプレーンデバイスの全ての画素は同一の制御回路を含むが、空間光変調器又はバックプレーンデバイスにおいて適用されている画素に対して異なる制御回路を有することができてもよい。第1の実施形態において、画素に対する制御回路は、2つのTFTを含む。第1のTFTは、アナログ線、xアドレッシング線及び第2のTFTに接続される。第2のTFTは、第1のTFT、yアドレッシング線及び画素の電極に接続される。なお、第1のTFTがxアドレッシング線に接続され、第2のTFTがyアドレッシング線に接続されるが、逆であってもよい。換言すれば、第1のTFTはyアドレッシング線に接続され、第2のTFTはxアドレッシング線に接続される。これは、以下において説明する画素にも当てはまる。xアドレッシング線及びyアドレッシング線に接続されたゲートを含む2つのトランジスタを、デュアルゲートトランジスタに結合することが有利である。第1の実施形態において、デュアルゲートTFTは、選択TFTこの場合、第1のTFT及び伝送TFTこの場合、第2のTFTの機能を結合する。更なる実施形態において、xアドレッシング線及びyアドレッシング線に接続されたTFTは、伝送TFTのゲート上の電圧を制御することで伝送TFTをon又はoffするかを選択する選択TFTとして機能している。伝送TFTのソースはアナログ線に接続され、伝送TFTのドレインは画素電極に接続される。このトランジスタをonする場合、電荷はアナログ線から画素電極に転送される。伝送トランジスタをoffする場合、現在印加されている電荷が画素電極上に格納されることで画素値を規定する。第2の実施形態において、画素に対する制御回路は、2つのTFTを含む。第1のTFTは、選択TFTとして機能しており、xアドレッシング線、yアドレッシング線及び第2のTFTに接続される。第2のTFTは、伝送TFTとして機能しており、第1のTFT、アナログ線及び画素の電極に接続される。そのような画素回路は、DRAMダイナミックランダムアクセスメモリ記憶セルの回路に相当する。伝送TFTのゲート容量において格納又は印加された電荷は、伝送TFTをon又はoffするかを決定する。本発明の画素割当方式及び画素アドレッシング方式は、特に、マルチレベルの目的のためにDRAM技術又はFLASH技術に適用される。この場合、画素は記憶セルに対応し、画素電極は記憶セルのコンデンサの電極に対応する。画素値を画素に割り当てることは、情報ビット又はマルチレベルビットを記憶セルに格納することに対応する。バックプレーンデバイスは少なくとも1つのイネーブル線を含み、全ての画素はイネーブル線に接続されることが好ましい。これは、以下において説明する画素回路の第3の実施形態から第5の実施形態に当てはまる。第3の実施形態において、画素に対する制御回路は、3つのTFTを含む。第1のTFTは、イネーブル線、xアドレッシング線及び第2のTFTに接続される。第2のTFTは、第1のTFT、yアドレッシング線及び第3のTFTに接続される。第3のTFTは、第2のTFT、アナログ線及び画素の電極に接続される。この回路が種々の方法で操作されるため、この画素回路は、ホログラム表示装置において適用される空間光変調器に対して好まれる。第4の実施形態において、画素に対する制御回路は、3つのTFTを含む。ここで、2つの画素は、互いに隣接して配置され、同一のyアドレッシング線によりアドレス指定される。第1の画素の第1のTFTは、イネーブリング機能として、第2の画素のxアドレッシング線、yアドレッシング線及び第1の画素の第2のTFTに接続される。第1の画素の第2のTFTは、第1の画素の第1のTFT、第1の画素のxアドレッシング線及び第1の画素の第3のTFTに接続される。第1の画素の第3のTFTは、第1の画素の第2のTFT、アナログ線及び第1の画素の電極に接続される。第2の画素の第1のTFTは、イネーブリング機能として、第1の画素のxアドレッシング線、yアドレッシング線及び第2の画素の第2のTFTに接続される。第2の画素の第2のTFTは、第2の画素の第1のTFT、第2の画素のxアドレッシング線及び第2の画素の第3のTFTに接続される。第2の画素の第3のTFTは、第2の画素の第2のTFT、アナログ線及び第2の画素の電極に接続される。本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、2つの隣接画素の一方の画素のxアドレッシング線を他方の画素に対するイネーブル線として使用することで実現される。これは、イネーブル線の論理レベルがxアドレッシング線の論理レベルに対応する場合に実行される。第5の実施形態において、画素に対する制御回路は、3つのTFTを含む。4つの画素は、互いに隣接して配置され、同一のyアドレッシング線によりアドレス指定される。第1の画素の第1のTFTは、イネーブリング機能として、第3の画素のxアドレッシング線、yアドレッシング線及び第1の画素の第2のTFTに接続される。第1の画素の第2のTFTは、第1の画素の第1のTFT、第1の画素のxアドレッシング線及び第1の画素の第3のTFTに接続される。第1の画素の第3のTFTは、第1の画素の第2のTFT、アナログ線及び第1の画素の電極に接続される。第2の画素の第1のTFTは、イネーブリング機能として、第1の画素のxアドレッシング線、yアドレッシング線及び第2の画素の第2のTFTに接続される。第2の画素の第2のTFTは、第2の画素の第1のTFT、第2の画素のxアドレッシング線及び第2の画素の第3のTFTに接続される。第2の画素の第3のTFTは、第2の画素の第2のTFT、アナログ線及び第2の画素の電極に接続される。第3の画素の第1のTFTは、イネーブリング機能として、第4の画素のxアドレッシング線、yアドレッシング線及び第3の画素の第2のTFTに接続される。第3の画素の第2のTFTは、第3の画素の第1のTFT、第3の画素のxアドレッシング線及び第3の画素の第3のTFTに接続される。第3の画素の第3のTFTは、第3の画素の第2のTFT、アナログ線及び第3の画素の電極に接続される。第4の画素の第1のTFTは、イネーブリング機能として、第2の画素のxアドレッシング線、yアドレッシング線及び第4の画素の第2のTFTに接続される。第4の画素の第2のTFTは、第4の画素の第1のTFT、第4の画素のxアドレッシング線及び第4の画素の第3のTFTに接続される。第4の画素の第3のTFTは、第4の画素の第2のTFT、アナログ線及び第4の画素の電極に接続される。第4の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、1つの画素に対して4つの隣接画素の他の画素のうちの1つのxアドレッシング線がこの画素に対するイネーブル線として使用される場合に実現される。これは、イネーブル線の論理レベルがxアドレッシング線の論理レベルに対応する場合に実行される。上述のTFT要素又はトランジスタ要素が挙げられるが、伝送トランジスタ及び選択トランジスタの機能を能動的に実現する他の回路及び/又は他のスイッチング要素が代わりにバックプレーンデバイスに対して使用又は適用されてよい。画素の第1のTFT及び同一の画素の第2のTFTがデュアルゲートに結合される結果、画素回路の更なる簡潔性が得られ、空間を節約することが有利である。これは、上述の5つの実施形態に対して実行される。原則的に、TFTのゲート、ソース及びドレインの接続のために多くの可能性が存在するが、以下において、上述の5つの実施形態のTFTを接続する最も好適な方法を説明する。これらの接続の方法は、互いに更に組み合わされる。xアドレッシング線又はyアドレッシング線は、画素の第1のTFTのゲートと接続されるか、或いは、画素の第2のTFTのゲート又は上述のデュアルゲートTFTのゲートに接続される。イネーブル線又はイネーブル線として動作するxアドレッシング線は、画素の第1のTFTのソースと接続される。画素の第1のTFTのドレインは、同一の画素の第2のTFTのソースに接続される。アナログ線は、画素の第3のTFTのソースに接続され、同一の画素の電極は、同一の画素の第3のTFTのドレインと接続される。画素の第2のTFTのドレインは、同一の画素の第3のTFTのゲートに接続される。画素アドレッシング手段は、少なくとも1つのxアドレス復号器及び少なくとも1つのyアドレス復号器を備えることが好ましい。xアドレス復号器はxアドレッシング線に接続され、yアドレス復号器はyアドレッシング線に接続される。アドレス復号器は、単一又は全てのアドレッシング線のイネーブルメントを実行する論理回路を含む。xアドレス復号器及び/又はyアドレス復号器は、ダイナミックNOR復号器、及び/又は、ダイナミックNAND復号器、及び/又は、OR復号器、及び/又は、NAND回路及びNOR回路を含むCMOS復号器、及び/又は、AND復号器に基づく。空間光変調器の種類及びそれを用いて実現されることを意図する適用例に依存して、xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイス上又はバックプレーンデバイスに対する種々の位置において配列される。xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイスとは別に配列される。また、xアドレス復号器及び/又はyアドレス復号器は、バックプレーンデバイスの外側エッジにおいて配置される。更に別の方法は、画素間のバックプレーンデバイス上にxアドレス復号器及び/又はyアドレス復号器を配置することである。例えば、バックプレーンデバイス又は1つのクラスタの全ての画素がイネーブル線を含む3つの画素回路等の同一の種類の画素回路を含む場合、画素の画素回路を互いに配向する種々の方法がある。全ての画素制御構造が同様に配向されることを意味する規則的なレイアウトで画素制御構造が配列される画素制御構造を各画素が含むのが好ましい。或いは、2つの隣接画素の画素制御構造は、互いにミラーリングされて配列される。ミラーリングされた配列に対する対称の軸は、2つの画素の中間にある。2つの画素がx方向に互いに隣接する場合、対称の軸はy方向に配向される。更に別の方法は、共通の中心に隣接して配置される4つの隣接画素の画素制御構造が互いにミラーリングされて配列される方法である。対称の第1の軸は、2つの画素間及び共通の中心上に位置付けられ、対称の第2の軸は、2つの画素間及び共通の中心上、及び、対称の第1の軸に対して垂直に位置付けられる。そのようにミラーリングされたレイアウトにより、アナログ線、イネーブル線、或いは、電力又は画素の記憶容量に対して必要な線等の全ての画素に共通の線を提供する労力が減少する。好適な実施形態において、空間光変調器は、回折に基づいて空間光変調器と相互作用する光を偏向するように構成される。ここで、空間光変調器は、国際公開第2010/149587号パンフレットの請求項のうちの1つに従って実現されることが好ましい。そのような空間光変調器は、回折格子構造に対応する屈折率分布が符号化される制御可能な液晶分子層を含む。そのような回折格子/パターンと相互作用する光は、空間光変調器により回折される。空間光変調器は、空間光変調器に符号化される回折格子が可変ピッチを有する回折格子を含むように操作されることが好ましい。従って、空間光変調器と相互作用する光の偏向角は変動する。そのような空間光変調器は、1つの方向に線形に延長され、互いに隣接して配置される電極を含む。従って、そのような空間光変調器の画素は、空間光変調器の延長された線形領域である。そのような空間光変調器の更なる詳細については、参考として本明細書に完全に取り入れられる国際公開第2010/149587号パンフレットを参照する。上述の問題は、空間光変調器のバックプレーンデバイスを操作する方法による請求項25の特徴により規定された本発明により解決される。空間光変調器は、画素アドレスを有し、且つ、画素値を画素に割り当てるようにバックプレーンデバイスにより電子制御される画素を含む。バックプレーンデバイスは、画素毎に少なくとも1つの電極と、少なくとも1つのアナログ線と、少なくとも1つの画素アドレッシング手段とを含む。そのような画素アドレッシング手段は、xアドレッシング線及びyアドレッシング線を含む。全ての画素は、アナログ線、xアドレッシング線及びyアドレッシング線に接続される。本発明に係る方法は、画素値割当方式として、生成手段が少なくとも1つのアドレス線に適用される電圧特性を生成し、電圧特性は画素に割り当てられる画素値に依存するステップと、画素アドレスが画素アドレッシング方式として生成された電圧特性に依存して決定されるステップと、生成された電圧特性が画素値を画素に割り当てるために少なくとも1つのアナログ線に適用されるステップと、を備える。本発明に係る方法は、特に、請求項1から24のうちいずれか1項に記載のバックプレーンデバイスを操作するように設計される。請求項1から24のうちいずれか1項に記載のバックプレーンデバイスの知識に基づいて、当業者は、請求項1から24のうちいずれか1項に記載のバックプレーンデバイスを操作する方法及びその変形例を提案される。従って、繰り返しを避けるために、上述の説明を参照する。以下において、画素値を1つ以上の画素に割り当てる特定の動作モードを説明する。これらの動作モードは、いくつかの適用例に対して好ましいが、バックプレーンデバイスを操作し、且つ、画素値を画素に割り当てることが可能な又はそれに適したより多くの動作モードがある。以下において説明する動作モードは、画素値を画素に割り当てることに焦点を当てる。しかしながら、この説明は、特定のアドレッシング方式を実現するようにアドレッシング手段を構成する場合に当業者により提案されるアドレッシング手段及びアドレッシング復号器の動作の詳細などを説明しない。画素値を画素に割り当てるために、好適な動作モードにおいて、この画素に対するxアドレッシング線及びyアドレッシング線を選択又は起動し、この画素に接続されているイネーブル線を起動する。この結果、アナログ線から画素の電極への電荷転送が起こる。xアドレッシング線及びyアドレッシング線を選択解除又は停止し、及び/又は、この画素に接続されているイネーブル線を停止する。これにより、この画素の電極において転送されている電荷を維持する。同一の画素値を複数の画素に割り当てるために、更に好適な動作モードにおいて、これらの画素毎に、そのような画素に接続されているイネーブル線を起動し、その後、xアドレッシング線及びyアドレッシング線を選択する。この結果、アナログ線から各々が後続して起動した画素の電極への後続の電荷転送が起こる。これらの画素に対するxアドレッシング線、yアドレッシング線及びイネーブル線を停止する。これにより、これらの画素の電極において転送されている電荷を維持する。更なる別の好適な動作モードにおいて、複数の選択された画素に対する画素値は、以下の方法で割り当てられる。xアドレッシング線及びyアドレッシング線が選択される。また、これらの画素に対してイネーブリング機能を有するアドレッシング線を起動する。イネーブリングがイネーブル線を介して実行される場合、これらの画素に接続されているイネーブル線を起動する。これが実行されると、全てのこれらの選択された画素の電極は、アナログ線を介して提供されたのと同一の電圧に設定される。これは、選択された画素の全ての電極を短絡することに対応する。その後、xアドレッシング線及びyアドレッシング線が選択解除される。画素値を選択された画素の特定の画素に割り当てるため、この画素に対するxアドレッシング線及びyアドレッシング線が選択される。この結果、アナログ線から画素の電極への電荷転送が起こる。xアドレッシング線及びyアドレッシング線が選択解除される。これらの画素の電極の電荷を維持するために、これらの画素に接続されているイネーブル線を停止する。特定の好適な実施形態において、請求項29に記載の空間光変調器は、請求項1から24のうちいずれか1項に記載のバックプレーンデバイスを備える。同様に、特定の好適な実施形態において、請求項30に記載の表示装置は、請求項1から24のうちいずれか1項に記載のバックプレーンデバイス又は請求項29に記載の空間光変調器を備える。これらの実施形態は、シーン又はコンテンツの2次元表現及び/又は3次元表現を生成する表示装置に対して特に有利である。なお、図示された同一の構成要素又は同様の構成要素は、同一の図中符号により示される。図1は、従来技術に係るバックプレーンデバイスのアナログ線の電圧特性の一例を示す概略図である。電圧Vは、2つのフレームの持続期間中、画素数Nの関数として示される。空間光変調器の画素が線単位でアドレス指定され、且つ、単一の線内で順にアドレス指定される従来技術のアドレッシング方式のため、固定のアドレッシング方式に従う次の画素がアドレス指定される場合は常に、0V~6Vの種々の一様に分布した電圧は、従来技術のバックプレーンのアナログ線上に印加される。この結果、非常に高速に表示エリアの外部からアナログ値を駆動し、バックプレーンデバイスの電極の物理的限界に達することとなり、例えば、大きな線容量は、継続アナログ線上でスイッチング周波数が増加することを防止する。しかしながら、空間光変調器のフレームレート又はリフレッシュレートは、本発明の明細書に従って高くなる。本発明によれば、従来技術において既知の方式とは異なる画素値割当方式が使用される。これは、図2aに示された概略図により示される。図2aの図は、画素が接続されるバックプレーンデバイスのアナログ線に適用される電圧関数である電圧特性10を示す。図示されたこの電圧特性10は、2つのフレーム中にアナログ線に適用される電圧値を含む。電圧特性10は、第1のフレームに対するランプアップ関数の形状、及び、実質的には、第2のフレームに対するランプダウン関数を含む。本発明の本実施形態によれば、電圧特性10は、バックプレーンデバイスにより空間光変調器の単一の画素に割り当てられる必要のある画素値に依存して生成されている。電圧特性10が第1のフレームに対する線形増加及び第2のフレームに対する略線形減少を含む略関数であるため、画素に割り当てられる画素値はやや高度に分布する。換言すれば、例えば、全ての画素の1/3が同一の画素値を有する場合、図2aに図示されたような横軸に対して水平、即ち、平行である電圧特性10の領域が得られるため、同一の画素値を含む領域は、図2aの電圧特性10により割り当てられる2つのフレームに現れない。図2bに係る概略図は、第1のフレームに対してバックプレーンデバイスのアドレッシング線に適用される画素アドレス信号を示す。本実施形態において、高周波数信号は、アドレッシング線に適用されることがわかる。しかしながら、これらのアドレッシング信号が0又は1の論理値を有するデジタル信号であるため、これは、高周波数アナログ電圧値が、例えば、図1に示されるように、それらを実現するより高い周波数で電子的に実現される。図3aは、画素14を含む空間光変調器12の一部を示す。図3aに示されたような空間光変調器12の画素14は、異なる陰影をつけて示されている4つの異なる画素値15を含む。図3aの例において、4つの画素は、100の最大画素値15で割り当てられている。2つの画素14は75の画素値15を含む。3つの画素14は25の画素値15を含み、残りの7つの画素は0の画素値15を含む。図3aの空間光変調器12の上には、x方向に単一の画素の0~3のアドレス番号付けが示される。空間光変調器12の左側には、y方向に単一の画素14の0~3のアドレス番号付けが示される。図3bは、図3aに示されたような画素値15の分布のために、アナログ線図3a、図3bには示されない上に適用される電圧特性10を示す概略図である。0の画素値15に対応する電圧は、合計7つの画素アドレッシングサイクルの間、アナログ線に適用されることがわかる。25の画素値15に対応する電圧は、3つの画素書込みサイクルの間、アナログ線に適用される。75の画素値15に対応する電圧は、2つのアドレッシングサイクルの間、適用される。100の画素値15に対応する電圧は、4つの画素アドレッシングサイクルの間、割り当てられ、図3aに示されたような1つのフレームに対して空間光変調器12の全ての16個の画素14の割当を完了する。図2a及び図3bからわかるように、電圧特性10は、時間において可変であり、これらの例において、主に、数学的な単調関数の特性を有する。なお、図3bの電圧特性10は、実線で示された種々の電圧間の点線で示された継続した種類のものである。図3aに示されたような空間光変調器12の画素14の画素値分布から開始し、図3bに示されたような電圧特性10が生成される。この例において、ランプアップ関数が適用される。従って、電圧特性10は、最低電圧から開始し、最高電圧に上昇する。従って、電圧特性10は、画素14に割り当てられる画素値15に依存する。これは、特に画素値割当方式という用語で理解される。電圧特性10は、図3a及び図3bには示されない生成手段により生成される。電圧特性10が画素14に割り当てられる画素値15に依存して生成されると、電圧特性10がアナログ線に適用される場合にアドレス指定される画素14の画素アドレスが決定される。0を有する画素値15を含む画素14は、最初にアドレス指定される必要があることがわかる。従って、0、2、1、0、1、1、1、3、3、0、3、1及び3、3の画素が生成される。0の画素値15を有する画素14のアドレスは、厳密に上述したような順序でなくてもよい。これらの画素値15を画素14に割り当てる異なる順序も使用されてよい。従って、少なくとも1つのアナログ線に適用されている生成された電圧特性10は、画素14のアドレッシングの順序を決定することが可能である。この例において、同一の画素値15が割り当てられる全ての画素14は、互いに時間的に近接してアドレス指定される。図4は、複数のクラスタ18を含むバックプレーンデバイス16の一例を示す。図4は、完全なバックプレーンデバイス16を示さず、その単一の部分のみを示す。従って、図4には、4つのクラスタ18のみが示される。全てのクラスタ18は、単一の正方形で概略的に示されている画素回路20を含む。全ての画素回路20は、空間光変調器12図4には示されないの画素に割り当てられる。図4に示されたような実施形態によれば、クラスタ18は互いに個別に制御される。画素、即ち、画素回路20は、バックプレーンデバイス16及び空間光変調器の接続領域及び隣接領域を形成し、クラスタ18を形成する。本実施形態の接続領域は矩形形状を有し、クラスタ18は、バックプレーンデバイス16又は空間光変調器の全幅又は全長に及ばない。全てのクラスタ18は、アナログ線22及びクラスタ18の画素又は画素回路20をアドレス指定する画素アドレッシング手段24を含む。例えば、コンピュータに対して転送される画素データが、空間光変調器及びバックプレーンデバイス16を含む表示装置の表示電子機器に伝送されることを図4に概略的に示す。表示電子機器は、画素値及びアドレッシング値をバックプレーンデバイス16のパネル電子機器に伝送する。表示装置の特定の構成に依存して、電圧特性10及び画素アドレスは、コンピュータ又は表示装置の表示電子機器、或いは、バックプレーンデバイス16のパネル電子機器において生成される。図4において、各クラスタ18がアドレス情報を画素アドレッシング手段24に伝送する画素アドレッシング手段24とパネル電子機器との間に接続線を含むことが示される。画素アドレッシング手段24が接続されること及び/又はxアドレッシング線26を含むことを図4に概略的に示す。画素のyアドレスをアドレス指定するアドレッシング手段24は、yアドレッシング線28を含む。図31は、小クラスタ18の別の例を示す概略図である。図31に示されたクラスタ18は、説明のためだけに、16個の画素及び画素回路20そのうちの3つの画素回路20のみが図31に示されるを含む。実際には、クラスタは、より多くの画素を有するが、同様に操作される。いくつかのクラスタ設計が可能である。いくつかのクラスタ設計は、画素毎のTFTの数、並びに、電気線の数及び配列に関して異なる。通常、種々のクラスタ設計は、種々の特徴を含む。図31に示されたようなクラスタ18は、xアドレス復号器38及びyアドレス復号器44を備えるアドレス復号器回路50により制御される。xアドレス復号器38及びyアドレス復号器44は、パネル電子機器不図示からx_Addr[1:0]及びy_Addr[1:0]などのアドレスを受信する。単一の画素回路20の各々は、2つ、3つ又はそれ以上のTFTから構成されたTFT回路を含む。本発明の例において、図7の例に係る3TFTの変形例は、更なる特徴を与えるために選択される。画素回路20は、2つの選択TFT100及び200と、伝送TFT300とを含む。双方の選択TFT100及び200は、起動される場合に、伝送TFT300をそれぞれon又はoffするためにイネーブル線22を伝送TFT300のゲートに接続する。伝送TFT300がonされる場合、アナログ線22からのアナログ電圧は、画素電極500に印加される。クラスタ構成による各画素電極500のランダムアクセスのため、パネル電子機器により提供されたある特定のアナログ電圧がクラスタ18内で任意の位置を含むいくつかの画素セルに順次印加されることを制御することが可能である。その後、アナログ線22上の電圧が上昇し、適切な画素がアドレス指定されるように選択される。適切な画素が選択されると、アナログ線22上に印加されている電圧は、そのような画素電極50又はそのような画素電極500のグループに印加される。図31において、クラスタ18に加えて概略的に示されたアドレス復号器50は、例えば、図12に示されるように、実際には、クラスタ18全体の画素回路20にわたり分布するように実現される。これにより、クラスタ間の間隔を排除する。従来技術のAMバックプレーンと異なり、クラスタに基づく手法の最大フレームレートは、実現されたTFT100、200及び300の最大スイッチング周波数だけに依存する。フレームの書込み、即ち、画素値を画素に割り当てることは、初期化から開始する。最初に、On値例えば、6Vがイネーブル線22に適用される。次に、X選択TFT100及びY選択TFT200のゲートに接続されている全てのxアドレッシング線26及びyアドレッシング線28は、On値例えば、更に6Vに切り替えられる。ここで、全ての伝送TFT300は導電性であり、全ての電極500は同時にアナログ線22に接続される。フレームの先行する書込みから既に格納された画素電極500の電荷は等化され、全ての画素電極500は、アナログ線22を介して0V又は別の所望のプリチャージ電圧Vに充電される。以下において、0Vを初期値として仮定する。次に、画素回路20のディスエーブル位相が開始する。ランプアップ関数電圧特性10は、パネル電子機器によりアナログ線22に印加される。この例において、ランプアップは、最低電圧、即ち、0Vから開始する。この駆動モードの例を用いる場合、全ての伝送TFT300は、依然としてイネーブル、即ち、導電性のままである。これは、アナログ線22上に印加された電圧Vを変更することにより、全ての画素電極500にわたり電圧が変化することを意味する。次に、0Vの値に設定されるべき画素電極500に接続されている全ての伝送TFT300は、非導電性停止にされる。イネーブル線30は、選択TFT100及び200を介して、これらの伝送TFT300のゲートに接続される。次に、イネーブル線30は、ディスエーブル値0Vに切り替えられる。これらの伝送TFT300のゲートを放電するために、イネーブル線30が低い状態例えば、0Vに留まる間、双方の選択TFT100及び200は、伝送TFT300のゲート容量上に格納された電荷を除去するためにOnされなければならない。同一の電圧ここでは、0Vの全ての画素電極500がアドレス指定され、且つ、アナログ線22から切断されるまで、この手順は数回繰り返される。次のステップにおいて、アナログ線22上に印加された電圧は、より高い値例えば、1Vに上昇し、この量は、上述の第1のステップで既にディスエーブルになった画素電極500を除く全ての画素電極500に印加される。1Vを格納すべき全ての画素電極500は、選択TFT100及び200をOnにし、且つ、イネーブル線30をOffすることを含む個々の停止動作により分離される。その後、画素に割り当てられる全ての電圧レベルが完了するまで、ランプアップ電圧及び画素の非アクティブ化は継続する。図5~図29は、上述の第1の実施形態に従って2つのTFT100及び200を含む画素に対する制御回路20又は画素回路の一例を示す。第1のTFT100のソースSはアナログ線22に接続され、第1のTFT100のゲートGはxアドレッシング線26に接続され、第1のTFT100のドレインDは第2のTFT200に接続される。第2のTFT200のソースSは第1のTFT100のドレインDに接続され、第2のTFT200のゲートGはyアドレッシング線28に接続され、第2のTFT200のドレインDは画素の電極500に接続される。画素の電極500は、コンデンサとして示される。なお、第1のTFT100がxアドレッシング線26に接続され、第2のTFT200がyアドレッシング線28に接続されるが、逆であってもよい。換言すれば、第1のTFT100がyアドレッシング線28に接続されていてもよく、第2のTFT200がxアドレッシング線26に接続されていてもよい。xアドレッシング線26及びyアドレッシング線28に接続されたゲートGを含む2つのトランジスタ100及び200を単一のデュアルゲートトランジスタ図5には示されないに結合することが有利であり、これは更なる例に対しても適用可能である。更なる実施形態において、xアドレス線26及びyアドレス線28に接続されたTFT100及び200は、それぞれ、伝送TFT300のゲート上の電圧を制御することで伝送TFT300がon又はoffされるかを選択する選択TFTの機能を有する。伝送TFT300のソースSはアナログ線22に接続され、ドレインDは画素電極500に接続される。このトランジスタ300がonされる場合、電荷は、アナログ線22から画素電極500に転送される。トランジスタ300がoffされる場合、実際の電荷は、画素値を規定する画素電極500上に格納される。図6は、上述の第2の実施形態に従って2つのTFT100及び200を含む画素に対する制御回路20の一例を示す。第1のTFT100、即ち、選択TFTは、xアドレッシング線26、yアドレッシング線28及び第2のTFT200に接続される。第2のTFT200、即ち、伝送TFTは、第1のTFT100、アナログ線22及び画素の電極500に接続される。そのような画素回路20は、DRAMダイナミックランダムアクセスメモリ記憶セルの回路に相当する。nチャネル又はpチャネルの伝送TFT200、或いは、nチャネル又はpチャネルの選択TFT100が使用されるかどうかに依存して画素がアドレス指定される場合、以下のアドレス方式を適用する必要があるX=xアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号。図7は、上述の第3の実施形態に従って3つのTFT100、200及び300を含む画素に対する制御回路20の一例を示す。第1のTFT100は、イネーブル線30、xアドレッシング線26及び第2のTFT200に接続される。第2のTFT200は、第1のTFT100、yアドレッシング線28及び第3のTFT300に接続される。伝送TFTとも呼ばれる第3のTFT300は、第2のTFT200、アナログ線22及び画素の電極500に接続される。nチャネル又はpチャネルの伝送TFT300、或いは、nチャネル又はpチャネルの選択TFT100及び200が使用されるかどうかに依存して、以下の制御方式を適用する必要があるX=xアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号、EN=イネーブル線30に適用されている信号。図8は、4つのTFT100、200、300及び400を含む画素に対する制御回路20の一例を示す。第1のTFT100は、図中、符号30で示されたイネーブリング機能である隣接画素図8には示されないのxアドレッシング線26X0、xアドレッシング線26及び第2のTFT200に接続される。第2のTFT200は、第1のTFT100、yアドレッシング線28及び第3のTFT300に接続される。yアドレッシング線28は、アナログ線22からの第4のTFT400を利用して生成される。伝送TFTとも呼ばれる第3のTFT300は、第2のTFT200及び第4のTFT400を介したアナログ線22及び画素の電極500に接続される。図9は、上述の第4の実施形態に従って各々の制御回路20又は32が3つのTFT100、200及び300を含む2つの隣接画素に対する2つの制御回路20及び32の一例を示す。2つの画素は、同一のyアドレッシング線28によりアドレス指定される。第1の画素回路20の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第2の画素回路32のxアドレッシング線26X1、yアドレッシング線28及び第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第2のTFT200は、第1の画素回路20の第1のTFT100、第1の画素回路20のxアドレッシング線26X0及び第1の画素回路20の第3のTFT300に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路20の第2のTFT200、アナログ線22及び第1の画素回路20の電極500に接続される。第2の画素回路32の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第1の画素回路20のxアドレッシング線26X0、yアドレッシング線28及び第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第2のTFT200は、第2の画素回路32の第1のTFT100、第2の画素回路32のxアドレッシング線26X1及び第2の画素回路32の第3のTFT300に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の第2のTFT200、アナログ線22及び第2の画素回路32の電極500に接続される。本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、2つの隣接画素の一方の画素のxアドレッシング線を他方の画素に対するイネーブル線として使用することで実現される。これは、イネーブル線の論理レベルがxアドレッシング線の論理レベルに対応する場合に実行される。nチャネル又はpチャネルの伝送TFT300、或いは、nチャネル又はpチャネルの選択TFT100、200が使用されるかどうかに依存して、以下の制御方式を適用する必要があるX0、X1=それぞれのxアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号。図10は、上述の第5の実施形態に従って各々の制御回路20、32、34又は36が3つのTFT100、200及び300を含む4つの隣接画素に対する4つの制御回路20、32、34及び36の一例を示す。4つの画素は、互いに隣接して配置され、同一のyアドレッシング線28によりアドレス指定される。第1の画素回路20の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第3の画素回路34のxアドレッシング線26X2、yアドレッシング線28及び第1の画素回路20の第2のTFT200に接続される。第1の画素回路20の第2のTFT200は、第1の画素回路20の第1のTFT100、第1の画素回路20のxアドレッシング線26X0及び第1の画素回路20の第3のTFT300に接続される。第1の画素回路20の第3のTFT300は、第1の画素回路20の第2のTFT200、アナログ線22及び第1の画素回路20の電極500に接続される。第2の画素回路32の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第1の画素回路20のxアドレッシング線26X0、yアドレッシング線28及び第2の画素回路32の第2のTFT200に接続される。第2の画素回路32の第2のTFT200は、第2の画素回路32の第1のTFT100、第2の画素回路32のxアドレッシング線26X1及び第2の画素回路32の第3のTFT300に接続される。第2の画素回路32の第3のTFT300は、第2の画素回路32の第2のTFT200、アナログ線22及び第2の画素回路32の電極500に接続される。第3の画素回路34の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第4の画素回路36のxアドレッシング線26X3、yアドレッシング線28及び第3の画素回路34の第2のTFT200に接続される。第3の画素回路34の第2のTFT200は、第3の画素回路34の第1のTFT100、第3の画素回路34のxアドレッシング線26X2及び第3の画素回路34の第3のTFT300に接続される。第3の画素回路34の第3のTFT300は、第3の画素回路34の第2のTFT200、アナログ線22及び第3の画素回路34の電極500に接続される。第4の画素回路36の第1のTFT100は、図中、符号30で示されたイネーブリング機能である第2の画素回路32のxアドレッシング線26X1、yアドレッシング線28及び第4の画素回路36の第2のTFT200に接続される。第4の画素回路36の第2のTFT200は、第4の画素回路36の第1のTFT100、第4の画素回路36のxアドレッシング線26X3及び第4の画素回路36の第3のTFT300に接続される。第4の画素回路36の第3のTFT300は、第4の画素回路36の第2のTFT200、アナログ線22及び第4の画素回路36の電極500に接続される。第4の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対してバックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、1つの画素に対して4つの隣接画素の他の画素のうちの1つのxアドレッシング線がこの画素に対するイネーブル線として使用される場合に実現される。これは、イネーブル線の論理レベルがxアドレッシング線の論理レベルに対応する場合に実行される。nチャネル又はpチャネルの伝送TFT300、或いは、nチャネル又はpチャネルの選択TFT100及び200が使用されるかどうかに依存して、以下の制御方式を適用する必要があるX0、X1、X2、X3=それぞれのxアドレッシング線26に適用されている信号、Y=yアドレッシング線28に適用されている信号。図11は、図11の表現の上部に示されているダイナミックNOR回路を含むxアドレス復号器38の一例を示す。xアドレス復号器38は、図11の表現の下部に示される2つのTFTを含む全ての画素回路20をアドレス指定するために使用される。例えば、xアドレス復号器38は、バックプレーンデバイスの外側エッジにおいて配置される。図11の下部に示されたような画素回路20は、図5に示されたような画素回路に相当する。図12は、2つのTFT画素回路20に対するダイナミックNOR回路を含むxアドレス復号器38の一例を示す。本実施形態において、xアドレス復号器38は、画素回路20間に組み込まれる。同様に、yアドレス復号器図12には示されないは、画素回路20間に更に組み込まれる。図13aは、ダイナミックNOR回路を含むxアドレス復号器38の一例の詳細を示す。図13aに示されたようなアドレス復号器は、X0、...、X15で示された16個のxアドレッシング線をアドレス指定するために使用される。図13bは、64個のxアドレッシング線をアドレス指定する図13aのxアドレス復号器38を示す。この復号器は、3つのTFT画素回路20をアドレス指定するのに適したダイナミックNOR回路を含む。図14は、ダイナミックNAND構成要素を含むxアドレス復号器38の一例を示す。これらの構成要素は、CMOS素子から構成される。図15に示されたようなxアドレス復号器38は、xアドレッシング線X0~X15上で16個のTFTをアドレス指定するのに適しており、図16は、OR素子を含むxアドレス復号器38の一例を示す。図17は、バックプレーンデバイス16の画素回路20の規則的な配列の一例を示す。図17に示されたような画素回路20は、2つのTFT100及び200を含む。図17に示されるように、画素制御回路20は、規則的なレイアウトで配列され、即ち、同様に配向される。図18は、第1の行40の画素回路20が第2の行42の画素回路に対してミラーリングされる画素回路20の配列の一例を示す。対称の軸、即ち、ミラー軸は、2つの行40と行42との間に水平に配置される。図18に係る画素回路の配列は、バックプレーンデバイス16自体の上で画素回路20間にxアドレス復号器38及びyアドレス復号器44を備える。また、第1の行40’は第2の行42’の鏡像であり、この場合、対称の軸は、2つの行40’と行42’との間に水平に配置される。なお、対称性に関して、行40は、別の行40’の鏡像であり、この場合、そのようなミラーリング軸に対する対称の軸は、垂直方向に配置される。行42及び42’につても同じことが言える。例えば、4つの画素回路20が図19の右側及び上部に配置されることからわかるように、図19は、バックプレーンデバイス16の2つの方向にミラーリングされている画素回路20の配列の一例を示す。最右列の画素回路20は、左に配置されている画素回路の列の鏡像であり、この場合、ミラー軸は、例えば、アナログ線22であると考えられる。また、上部の行40は、上部の行40に隣接して配置されている行42の鏡像であると考えられる。ミラー軸、即ち、対称の軸は、行40と行42との間の水平線であると考えられる。図19に示されたような画素回路20は、それらの動作を除いて図17及び/又は図18の画素回路20に相当する。図19に示されたような矩形46は、図19には示されない画素回路20に対するアドレス復号器の考えられる場所を示す。図20は、本発明に従って値をソートするアドレッシング手法を用いて可能である適応性のあるオーバドライブの一例を示す概略図である。本発明に係るオーバドライブを含み、且つ、特に、クラスタ概念3TFT手法を使用するにおける一般的なAM駆動方式と異なり、画素電極500は、合計フレーム時間の非常により長い期間、アナログ線22に接続されたままである。オーバドライブ値は、画素に割り当てられる所望の画素値に依存して長期間、中期間又は短期間適用される。画素電極がアナログ線から切断される瞬間に、画素電圧は、標準的なオーバドライブ方式よりも空間光変調器のLC液晶分子を所望の画素値に切り替えるのに必要な厳密な電圧画素値を示すに非常に近接する。従来技術に係る標準的な制御と異なり、一般に画素を完全にonするために使用された電圧より高いオーバドライブ電圧を印加することが可能である。図20は、6Vの一般的な最大画素電圧を含む画素のLC分子により示されるような12Vの値を含むオーバドライブパルス48を示す図の下の矢印でマーク付けされたイネーブルとディスエーブルとの間の期間を示す。48’、48’’などのオーバドライブパルスは、それぞれ、より低い位相及び電圧画素値を割り当てられる必要のある画素により短い期間適用される。12Vのオーバドライブ電圧が使用される場合、4Vの静電圧に対応するLC分子回転を実現するための時間は非常に短い。実際に画素に適用されるオーバドライブ時間及びオーバドライブの効果を図20の右側に示す。本発明に係る方法のこの動作モードは、on方向にグレーからグレーへの切替を加速する。本発明に係る空間光変調器及びバックプレーンデバイスを適用するホログラム表示装置を用いて表示される一様に分布したホログラムデータの場合、tOFFが少なくとも全ての画素値tWRを書き込むための時間であるとすれば、フレーム時間は、tOFFの合計LC分子が0Vになるか、或いは、所定の位置につくのにかかる時間及びバックライトがonされる時間tBLであると考えられる。一様に分布した画素値を含まない一般的な画素データの場合、最大値のより悪い場合のフレーム時間は、どの時間がより長いかに依存し、tOFFtBL又はtWRtONtBLの合計である。tONは、LC分子が画素の電極により生成される電界により決定された位置/方位につくのにかかる時間である。点滅バックライトを用いた従来のディスプレイの場合、この時間は、非常に長く、最小のtWRtOFFtBLである。走査バックライトを用いた従来のディスプレイの場合も、フレーム時間は少なくともtOFFtBLである。tONがtOFFより長い場合、最大値へのプリチャージは、説明した解決方法に類似するランプアップサイクルと組み合わされる。フレーム毎に2回以上の書込みが画素に対して実行される場合、LC分子応答時間は、更なるオーバドライブ値を画素に書き込むことで更に長くなる。例えば、これは、最も遅い画素の10にのみ適用される。このオーバドライブは、画素値を巧妙にソートすることで実現される。その結果、値をソートする手法は、よりコストのかかる走査バックライトを用いた従来のディスプレイと同一の点滅バックライトのみを使用するフレーム時間を実現する。これは、走査バックライトを許可しないホログラムディスプレイなどの種類のディスプレイにとって重要である。しかしながら、この解決方法は、一般的なLCディスプレイに対するコストを更に減少させる。ホログラムディスプレイの場合、フレーム時間は、書込み時間tWRをtOFF時間にすることで更に短縮される。以下において、アンダードライブ及びオーバドライブなどの動作モードにより取得されるLCスイッチング時間に対する利点を説明する。一般的なディスプレイの場合、LCスイッチング時間は、種々のビューの時系列分離を使用してモーションブラーだけでなく3Dディスプレイ及びホログラムディスプレイにも影響を及ぼし、使用可能なフレームレートを規定する。例えば、このフレームレートは、1人のユーザに対するちらつきのない画像に対して少なくとも2×50Hzであるべきである。標準的なAMディスプレイは、フレーム毎に1度だけ値を再書き込みする或いは、新しい画素値を画素に割り当てる。従って、実際には、オーバドライブを適用する可能性は限られる。期間が固定され、且つ、フレームレートにより決定されるため、より高い電圧をより短い時間又はより長い時間印加することは不可能である。図21及び図22は、0Vに初期化することなく従来のAMディスプレイに対する5Vから3VへのLCスイッチングを示す。このディスプレイは、例えば、図23に示される提案された新しい駆動方式におけるより長く、且つ、tOFFより更に長い低速なグレーからグレーへのスイッチング時間を示す。図21は、走査バックライトを用いたディスプレイの任意の線又は点滅バックライトを用いたディスプレイの第1の線の場合の状態を示す。点線LC分子の方位状況を示すと3Vの方位値との大きな差からわかるように、LC分子がまだしかるべく配向されていないため、図22は、更に悪化した点滅バックライトを用いたディスプレイの最後の線に対する関係を示す。従来のオーバドライブモードと異なり、値をソートする手法により、フレーム毎に多数の値を適用できる。値をソートする手法は、初期値を適用することでLCスイッチングを加速し、他のあらゆる駆動方法より優れたLCスイッチング時間を更に使用する。説明は、6VでONであり、且つ、0VでOFFであるLCモードの空間光変調器又はLCディスプレイを仮定する。電界により駆動された方向にLCを回転することtONは、より高い電圧を印加することで加速される。しかしながら、他の方向に非常により低速なLC分子の受動緩和があるtOFF結果、受動緩和が発生し、tOFF時間はtONより非常に長い。特殊なオーバドライブ方式は、on方向に切替を加速するために使用される。ほぼ全てのアドレッシング方式により、同時に全てのxアドレッシング線及びyアドレッシング線をonでき、全ての伝送TFTを導電性にすることで全ての画素をイネーブルにする。これは、電圧がアナログ線に印加された後、全ての画素がアナログ線に接続されることを意味する。これはフレーム開始時に実行され、アナログ線を使用して画素容量の電荷を等化し、画素電極値を0Vの初期値に設定する。図23及び図24に示されるように、本発明に従って値をソートする手法のこの実現例は、全ての画素のLCが最大受動緩和力でoff方向に向き始めるように、フレーム開始直後に全ての画素を0V値に駆動する。この初期化の後、アドレスモードは単一の画素だけにアクセスするように変化するが、画素電極は、画素が再度アクセスされるまで0Vのままである。次に、アナログ線は、可能な限り速く最大値にランプアップする。最大値に切り替わる画素は、フレームにおいて最初にアクセスされ、LC回転角の最終値に切り替わるためのtONの時間のみを必要とする。この後、ランプダウンサイクルは、全ての画素が下降値の順序でアクセスされることから開始する。図24は、2Vの古い画素値から5Vの新しい画素値への更新を示す。フレーム開始時における0Vへの初期化は、LC分子をこの画素に対して割り当てて間違った方向に回転し始めるが、この受動緩和による回転は相対的に低速である。5Vの新しい値が適用されるとすぐ、LCは、更により強い力及び更により高速な時間で正しい方向に再度回転する。考えられるon方向への回転角が大きいほど画素が早くアドレス指定されるため、考えられる間違った方向の回転の影響を最小限にし、画素値の書込みからバックライトをonするまでの時間を拡張する。off方向に回転すべきLC分子を含む全ての画素は、フレーム開始時に同一の最小電圧値に設定される。考えられるLC回転角が小さいほど、画素は早く最終値に設定される。5Vから3Vへのグレーからグレーへの切替に対して図23に示されるように、回転が所望の角度を上回る場合でも、所望の角度に再度切り替えることは、on方向にあるために非常により高速である。初期化の結果、各方向のグレーからグレーへのスイッチング時間はtOFFを下回るべきである。最後に、上述した例示的な実施形態は、特許請求の範囲に記載された教示を説明するためだけのものであり、上述した教示を例示的な実施形態に限定しないことが特に指摘されるべきである。付録以下の開示内容は、上述した本発明に関する更なる情報を開示するために提供される。なお、情報が付録においてのみ提供されて上述の説明において提供されないが、付録は本発明の一部を構成する。画素のLCDバックプレーン構造クラスタに対する実現例が使用され、LCDバックプレーン構造は、デジタルスイッチングTFT薄膜トランジスタのみを含むことが好ましい。画素のクラスタの本発明における意味は、特に、ディスプレイの接続領域又は隣接領域を形成する複数の画素である。そのような領域は、矩形、正方形、ハニカム又は他のあらゆる適切な形状を有する。クラスタは、ディスプレイの全幅又は全長に及ばないことが好ましい。いくつかのクラスタは、シームレスに互いに隣接して配列される。クラスタは、サブディスプレイであると考えられる。これを図3a及び図3bに概略的に示す。図27は、クラスタ及びクラスタのアドレス復号器への回路網パスの一例を示す。従って、本発明の1つの実施形態において、ディスプレイは、クラスタサブディスプレイに分割される。一般的なAMディスプレイにおいて、アナログ画素値がアナログデータ線を介して線単位で線をディスプレイに書き込む一方で、ディスプレイのバックプレーンデバイスは、交互のアナログ値を線単位及び列単位で単一の画素に書き込まないが、1つの所定の値から別の所定の電圧値に、例えば、最小電圧値から最大電圧値にアナログ電圧をランプアップ又はランプダウンする。単一の画素又は多数の画素に割り当てられている実際に印加されたアナログ電圧に依存して、画素のアドレス又は位置、或いは、多数の画素のアドレス又は位置は、好ましくは、デジタルにクラスタに伝送される。従って、電圧によりバックプレーンデバイスによるディスプレイの画素への電荷の転送は、従来技術において既知であるディスプレイにおいて実行されるように、位置ではなく、電圧値によりソートされる。本発明の概念は、特に、本明細書において全ての内容が参考としてコピーされる国際公開第2009/024523号パンフレット、国際公開第2009/092717号パンフレット、国際公開第2008/138983号、国際公開第2008/138984号、国際公開第2008/138985号又は国際公開第2008/138986号などにおいて開示されたように、クラスタを使用してバックプレーンを含むディスプレイ設計に対して有利な方法で適用される。また、本発明の概念は、2Dコンテンツ及び3Dのコンテンツを表示するディスプレイに対して適用される。3Dディスプレイは、特に、立体ディスプレイ、マルチビューを生成する立体ディスプレイ、ユーザの眼を追跡する裸眼立体ディスプレイ及びホログラムディスプレイである。そのような2Dディスプレイ又は3Dディスプレイは、透過モード、ミラーリングモード又は半透過モードで操作される。そのような2Dディスプレイ又は3Dディスプレイは、OLED有機発光ダイオード、LCD液晶ディスプレイ又はPDPプラズマ表示パネルの原理で動作している。本発明に係るバックプレーンデバイスは、例えば、a-Siアモルファスシリコン、LTPS低温ポリシリコン又はa-酸化アモルファス酸化物などの全ての種類のポリシリコンTFT、有機TFT又は単結晶シリコンのような材料に基づくか、或いは、それらを含む。アナログ値画素容量を変更するための電流を外部から表示エリアに非常に高速に駆動する主な問題は、本発明の概念を用いて解決される。エリア画素数は、サイズに関して、2のべき乗に比例して増加するが、ディスプレイのエッジのサイズは線形にしか増加しない。大きな線容量により、継続アナログ線上のより高速なスイッチング周波数を防止する。事前に定義された長さの後、代わりにデジタル線が登録及び増幅される。図27及び図28を参照する。本発明の好適な実施形態によれば、解決方法は、デジタルスイッチングトランジスタのみに基づいて提供される。従って、アナログスイッチングLTPS-TFT、及び、特に、LTPS-TFTの種々の閾値電圧に関する問題が防止される。その後、全てのTFTがスイッチON/OFFとしてのみ動作し、TFTのアナログスイッチングは必要ない。デジタルシミュレーションツール及び設計ツールを使用することが有利である。また、考えられるフレームレートが従来のバックプレーン設計を用いて可能である、より非常に高いが、バックプレーンデバイスに対して小さなLTPSTFTを使用できることが有利である。更なる利点は、以下の通りである。相対的に長い伝送時間により小さい電流が可能になるため、より小さなTFTを使用できるTFTのより低い閾値ゲート電圧の結果、消費電力が更に低下するTFTのより低いゲート容量の結果、バックプレーンデバイスの消費電力が更に低下するTFTが高速に操作されるほど、より大きなクラスタサイズが設計されるフレームレート及び応答時間電力損が上限を下回る場合、このバックプレーンのフレームレートは、TFTのスイッチング周波数のみにより制限される。従って、より小さなTFT及びより高速なTFTの結果、線容量に殆ど影響を及ぼさずにより高いフレームレートが得られる。より高いフレームレートがより大きな大電流TFTを必要とするため、従来のAMディスプレイは、その点に関して制限される。しかしながら、より大きなTFTがより大きな容量を示すことにより、必要な電流は更に増加する。画素への書込みが2回以上実行される場合、LC応答時間は、更なるオーバドライブ値を画素に書き込むことで長くなる。従って、例えば、これは、最も遅い画素の10にのみ適用される。オーバドライブは、画素値を巧妙にソートすることで容易に実現される。16000画素×8000画素を含む24インチのディスプレイ、画素の行及び列毎の1つの全体的な線、50のバックライトON時間及び25MHzのスイッチング周波数を含むLTPSを仮定すると、最大フレームレートは、約200fpsフレーム/秒である。TFTスイッチング周波数と共にエッジを介してディスプレイに伝送されたデータ量が限られるため、この値は全てのクラスタ手法に対してほぼ同一である。新しい値を含む画素のみが更新される場合、フレームレートは高くなり、小さな画像変化のみが発生する。画像生成への直接アクセスが確立される場合、イメージバッファへの書込みは、ディスプレイへの直接伝送である。従って、変化が即座にディスプレイに書き込まれるため、規定されたフレームレートはこれ以上存在しない。電気分解に関する問題のため、LCDは一定値の変化を必要とする。従って、変更された画素値のみを更新する完全な静的LCディスプレイは不可能である。しかしながら、この手法は、eペーパーのような他の種類のディスプレイにより使用可能である。外部ドライバ列線毎に1つのDACデジタル-アナログ変換器ではなく、クラスタ毎に1つのDACのみが必要である。出力周波数がAMディスプレイ等の線の数ではなくグレースケール値ビット分解能の数に依存するため、DACは非常により低速である。他の信号はデジタル出力のみを必要とする内蔵システムの校正ADCアナログ-デジタル変換器が外部ドライバIC集積回路においてアナログ線に接続される場合、インシステム校正が実現される。インシステム校正に対して必要な画素エリアにおける更なるTFTはない。MUXマルチプレクサは、ADCの数を減少するために使用される。駆動された値は、巧妙にソートすることで補正される消費電力P~U2、P~C、P~f:AMデータ線と比較してアナログ信号が非常に緩やかに変化しているため、高電圧アナログ信号は、大きな容量を駆動するが、相対的に低い電力損を発生させる。電力損を更に減少するために、非常に効率的な電荷再利用が可能である。高周波数デジタル信号は、非常に小さなゲート容量のみを駆動する。今日、ゲート閾値電圧は、アナログ信号の範囲にあるか、或いは、アナログ信号より高いが、ゲート誘電体の厚みが減少する場合にゲート電圧が低下する結果、電力損が低下する。古い画素電圧と新しい画素電圧との差が評価される場合、アドレス指定された画素を巧妙にソートすることは、外部駆動なしで1つの画素から別の画素に電荷を転送するため、或いは、アナログ線の値を上昇又は低下するために使用される。転送が独立した時間毎に起動及び停止される場合、電荷再利用は更により効率的である例えば、手法2.1を用いて。一般的な解釈画素毎に1.×TFTではなく、3.×TFT又は2.×TFT例えば、AM又はアナログシフトレジスタによる解決方法が必要である。しかしながら、TFTが非常により弱いより少ない電流ため、画素毎に3つ以上のTFTを実現するためにより小さなTFTが可能である。製造に必要なより多くの層及びマスクを得るために、多くのローカル配線が必要である。クラスタが大きいほど、1つの値をプログラムするためにより多くのデジタル信号が切り替えられなければならず、それにより、クラスタサイズを制限する。ゲート容量及びゲート電圧が低下しない場合、多数のデジタル線が高い電力損を発生させる。直接伝送の実現例アドレス復号器の変形例、2TFT直接伝送。図29を参照する。マルチプレクサの構造、直接伝送アナログ信号が多くのTFTを伝播しなければならないため、階層構造とアドレス構造とが組み合わされた変形例は、伝送TFTの数を減少すべきである。より長い伝送時間に対する解決方法0.一般的な直接伝送の問題クラスタ毎の1つのアナログ線のみが使用される場合、プログラミング時間は非常に短いべき25MHz=40nsである。直接伝送の変形例上でプログラミング時間は伝送書込み時間に等しく、RONが高すぎるため、TFTを介した高い転送電流は、必要とされるがおそらく不可能である。以下の手法により、短いプログラミング時間を可能にするが、低いトランジスタ電流では長い伝送時間になる。1.選択された多数の伝送伝送時間がある画素のみに対して短すぎる場合、この画素は、フレーム毎に2回以上書き込まれる。2.3TFT構造伝送時間>プログラミング時間以下の3つの3TFTによる解決方法は、同一の画素構造及びローカルマトリクスを使用する。アドレス線及びENA信号イネーブル信号の駆動のみが異なる。図30、図31及び図32を参照する。2.1.画素アドレス上の異なるイネーブル動作及びディスエーブル動作機能伝送を開始するため、ENAは1に設定され、2つのTFTTX及びTYは、専用/規定画素の双方の行線及び列線を起動することでonされる。TTのゲートに転送した電荷は、伝送TFTTTをONに切り替える。CPIXELの電圧は、アナログ線の電圧に適応する。所望の伝送時間の後、ENAは0に設定され、2つのTFTTX及びTYは、専用画素の双方の行線及び列線を起動することで再度onされる。TTのゲートは、TTスイッチをOFFに放電される。異なる画素に対するプログラミング動作ON又はOFFは、開始イネーブルと停止ディスエーブルとの間で適用される。利点画素毎に種々の伝送時間が可能である古い電荷値を提供するイネーブル動作のタイミングが新しい値を格納するディスエーブル動作と無関係であるため、非常に効率的な電荷再利用が可能である。注釈イネーブル動作及びディスエーブル動作の結果、2倍多い伝送及び半分のフレームレートが得られる画素毎に異なるFTFが必要である画素毎に2.xTFTではなく、3.xTFT2.2.ランプ値変化前のクラスタディスエーブル動作機能伝送を開始するため、ENAは1に設定され、2つのTFTTX及びTYは、専用画素の双方の行線及び列線を起動することでonされる。TTのゲートに転送した電荷は、伝送TFTTTをONする。CPIXELの電圧は、アナログ線の電圧に適応する。同一のグレースケールの全ての値が書き込まれた後、クラスタの全てのTTは、単一の動作によりOFFに切り替えられる。ENAは0に設定され、全ての行線及び列線は同時に1に設定される。8-ビット分解能であると仮定すると、2^N-1=254個のディスエーブル動作のみの最大値が必要である。利点ビット値毎に唯一のディスエーブル動作クラスタサイズが2^8=256画素より大きい場合、画素ディスエーブル方法としてより効率的である。全て=1のような特殊なアドレスパターンが放電動作を誘起するために使用される場合、イネーブル線は必要ない注釈オーバヘッドはビットにおけるグレースケール解像度と共に増加した画素毎に更なるTFTが必要である画素毎に2.xTFTではなく、3.xTFT2.3.開始時に全ての画素TFTをイネーブルにし、ランプアップ/ランプダウン中に伝送TFTをディスエーブルにする機能フレーム開始時、全ての伝送TFTTTはONに切り替えられる。ENAは1に設定され、全ての行線及び列線は同時に1に設定される。これにより、フレーム開始時に全ての画素容量は短絡し、画素電極電圧を等化する。全ての画素電圧は、アナログ電圧のランプアップに従う。所望の電圧に達する場合、画素容量は、TTからOFFに切り替わることでアナログ線から切断される。これを実行するために、ENAは0に設定され、2つのTFTTX及びTYは、専用画素の双方の行線及び列線を起動することでonされる。利点更なるイネーブル/ディスエーブル動作及び遅延はない。全て=1のような特殊なアドレスパターンが使用される場合、更なるフレームの開始線は必要ない。最長限度の伝送時間。注釈全ての電荷がフレーム開始時に等化されるため、限られた電荷再利用のみが実現される。全ての画素が開始時にイネーブルにされるため、充電されなければならない容量は増加する。ハイは、イネーブル動作中にTFTを介して電流を等化する。更なる特徴平均電圧全ての古い画素値の合計から最大電圧へのランプアップ及び最小電圧へのランプダウン又はその逆。動作間の変化2.1節においてENA=0又は1との間で変化するため、或いは、2.2節におけるディスエーブル動作又は2.3節におけるイネーブル動作を起動するため、特殊な線が使用される。この線を割愛するため、代わりに特殊なアドレスコード又はマジックワードが使用される。例えば、全てのアドレスが1である状態で動作がトリガされる場合、画素は、このアドレスを使用できない。ヌル画素のこの問題を回避するため、以下の解決方法を使用する。1つの画素欠け欠損を受け入れる1つのクロックヌル->動作、2つのクロックヌル->画素新しいクラスタ設計場合によってはホログラムディスプレイに対して適切であるx=クラスタ1y=クラスタ2xxxxyyyxxxyyyyxxxxyyyxxxyyyyxxxxyyyxxxyyyy3TFTの変形例をディスエーブルにする:ディスエーブル動作に対して平行なヌル画素に書き込み、最後にヌル画素に対して書き込んで正確な値に変化する。3TFTの変形例をイネーブルにする:開始時に全ての画素をイネーブルにし、開始直後に正確な値をヌル画素に書き込む。3.サイリスタ又は可逆的なブレイクスルーTFT機能2つのサイリスタ又は2つの特殊なTFTを含む2TFT構造が使用される。画素が起動され、且つ、TX及びTYのTFTがonされる場合、高いソース-ドレイン電流は2つのTFTに流れる。ゲート電圧がディスエーブルである場合でも、この大電流は、電流が流れ続けられるようにソースとドレインとの間で可逆的なブレイクスルーを誘起すべきである。画素容量の電圧及びアナログ線が等しい場合、電流はゼロに低下する。アナログ線がランプアップする場合、これにより、ブレイクスルーが更なる電流の流れを阻害するのを阻止すべきである。利点2つのTFT又はある2つのゲートサイリスタのみ。長い自己調節された伝送時間。更なる特徴伝送時間は、2層式マルチプルゲート構造においてブレイクスルーを介して実現されないが、電荷トラップを介して実現される。注釈規定されたゲート電荷の放電、TFTが長時間ONとOFFとの間にある場合、高い電力損が発生する。4.より小さなクラスタ及び/又はより多くのアナログデータ線4.0.一般的な機能プログラミング時間は伝送時間に等しいが、より小さなクラスタにより、より長いプログラミング時間が可能になる=>伝送時間。デジタル線の数は減少するが、アナログ線の数は増加する。4.1.アドレスは伝送されたビットシリアルである機能行線及び列線のアドレスが1つの線又は非常に少ない線上に伝送されたビットシリアルであるため、64×64画素等のより小さなクラスタが使用される。図33を参照する。利点マトリクスにおいて2つのTFTのみ。注釈デジタルシフトレジスタに対する更なるTFT及びクロックネットワーク線。4.2.多数のクラスタ間で共有されたアドレス線機能小クラスタ及びクラスタ毎に1つのアナログ線が使用される。行線及び列線のアドレスは、全ての行アドレス線及び列アドレス線をゲートする余分なクラスタイネーブル信号を含む多数のクラスタ間で共有される。信号は、アドレス復号器の入力又は出力上にゲートされる。利点2つのTFTのみ。図34及び図35を参照する。5.2TFT構造とAMとの組合せ2つ以上のランプアップ機能回路は、AMと2TFT構造との組合せを使用する。例えば、行線は、一般的なAMゲート線であり、伝送のために1つの線を選択する。列線は、ソートされた伝送のためにアドレス復号器により制御される。この手法は行線毎にオンランプアップを使用する。2つ以上の前のバージョンの組合せ一般に、上述の実施形態のうちの少なくとも2つ以上を組み合わせることが可能である。全ての手法に対する一般的な観念2/3画素TFTのサイズを縮小するためにマルチゲートTFTを使用する。サイズを縮小するために上部ゲート及び下部ゲートを含むTFTを使用する。Eペーパーのような非常に低速のディスプレイに対して、更新された画素のみが書き込まれる場合、完全なディスプレイは、1つのDACを含む1つのクラスタのみからなる。従って、ディスプレイを駆動するために、1つ又は非常に少ない離散DAC-IC及びデジタルFPGA出力が使用される。従って、組み合わされた信号ドライバICは必要ない。巧妙なソーティング:巧妙なソーティングは、オーバドライブ、電荷再利用、誤り訂正を実行するため、或いは、アドレス線上で切替を最小化する全ての伝送の総ハミング距離を最短にするようにソートするために、一般的な値と比較して異なる時間上に画素起動を挿入することを意味する。電荷再利用を改善するために、2つ以上のランプ、或いは、不連続の上昇ランプ又は下降ランプが使用される。重複ある重複が可能であり、アナログ値が絶えず変化しているため、TFTのスイッチング時間はより低速である。2つ以上の同一の値が書き込まれる場合、リップルは殆ど追加されない。他の関連する観念積分電圧を使用すること伝送された画素電圧は、一定のランプ電圧ではなく、変化するランプ電圧の積分により規定される。RONの衝撃は、インシステム校正により補正される。積分伝達integraltransferと共に、アナログ信号のランプアップ時間がデータを伝送するために更に使用されることにより、アナログ値を変更するためのオーバヘッドが減少する。ディスプレイ毎に1つの一定のアナログランプアップパターンのみを使用すること低速なディスプレイのみ、低いグレースケール解像度のみディスプレイ全体に対して1つの静的なアナログパターンのみ1つのアナログ線、1つのDACのみを使用する。クラスタが64×64=4096画素から構成される場合、アナログ信号は、次の値に変化する前に各グレースケール値4096クロックを出力する。6ビットのグレースケール解像度が使用される場合、アドレスは、40962^660fps=15MHzで書き込まれなければならない。グレースケール値がほぼ一様に分布する場合、一定のアナログ値を含む時間が短縮されるため、この構造はより高速のディスプレイに対しても可能である。電圧段階の数を減少するため、4ビット等の小さな基本的なビット分解能のみを使用する。1つ又は種々のフレームにおいて多数の書込みを使用してより高い解像度がPWMに適用される。デジタルAM構造、並びに、唯一のクラスタ及びDACを含む一般的なLCDディスプレイ全体は、本実施形態において1つのクラスタを含み、クラスタ毎にデジタルマトリクス構造及びオンアナログ信号のみを使用する。バックプレーン設計LTPSに基づく新しいバックプレーン設計は、ホログラムディスプレイに対してだけでなく、更に他のステレオディスプレイ及び2Dディスプレイに対しても使用された高フレームレートでSLMを駆動することを目的に開発されている消費電力は、いくつかの画素セルにわたり電荷を分布させる電荷再利用を適用することで制限される本発明は、行線及び列線、画素毎に3つのTFTを含む画素マトリクス、並びに、SLMエッジから電荷を提供するデータ線を制御するアドレス復号器からなるクラスタ設計に基づく画素セルの全部で3つのTFTがあり、アナログ線からアドレス指定された画素容量CPIXELに電荷を転送するように、伝送TFTTTと呼ばれる第3のTFTをon/offするために3つのうちの2つのTFTがデジタル制御される図を参照上記の図6を参照されたい。いくつかの制御モードが可能である図6を参照。用語TT:アナログ線からある特定の画素コンデンサに電荷を転送する伝送TFTTx、Ty:アドレス指定可能な方法で伝送トランジスタTTをon/offするTFTアナログ線双方の図において赤で強調表示された:電圧を提供して画素容量に充電するENAE/D線:この線は、TTのゲート容量に印加された電荷の状態を制御する起動された電荷がTTのゲートに転送される場合、電荷はTTのゲートとは逆の方向に移動する第1の手法ある特定の画素値に割り当てられた画素のTFTTx、Tyは、その後、電圧を書き込むために起動されたENA信号と共にonにされるそのゲート容量に充電されるため、結果として伝送トランジスタTTが起動する画素容量は、アナログデータ線上に印加された電圧に従って充電されるその後、新しい種々の電圧他の画素セル向けのがアナログデータ線により提供される場合、ある特定の画素値に割り当てられた画素のTFTTx、Tyは、電荷を保存するために停止されたENA信号と共にoffされる伝送トランジスタのTTゲート容量上の電荷は、ENA線を介して配置される、伝送トランジスタTTがoffであるため、画素容量は、アナログ線に印加された電圧による影響を受けない結果充電等化に対するタイミングがENA信号線により制御されるため、この制御系により、消費電力を削減する効率的な電荷再利用が容易になる伝送時間は画素毎に制御される第2の手法同一の電圧値を含む画素セルを充電する手順は、第1の手法において説明されたような手順と同一である各画素容量において電荷を保存する手段は、第1の手法と比較して異なる同一の電圧を必要とする全ての画素が次に充電される場合、全てのアドレス線及びENA線は起動される電荷及びそれに従って画素電圧が留まるように、全ての伝送トランジスタTTのゲート容量は放電されてTTをoffにする次に、電圧が更に上昇され、より高い電圧を必要とする画素は上述したのと同様にアドレス指定される結果より少ないディスエーブルサイクルグレー値/位相値の数のみに依存するは、第1の手法と比較して高くなり続けるフレームレートを必要とした第3の手法この種の制御系は、上述の2つの制御系とは異なる開始時に全てのアドレス線及びENA信号線が起動される結果、全ての画素セルは同一の電圧値により提供される伝送トランジスタTTのゲート容量に充電することとなる結果、Ronを最小化する、Ron:チャネル抵抗伝送トランジスタTTはonである次に、全てのアドレス線及びENA線は、TTをonに維持するTTのゲート上の電荷を保存するために停止されるアナログデータ線を増加することにより、全ての画素の容量はそれに従って充電される。これは、ある特定の画素のアドレス線が起動されない限り継続するある特定の画素のアドレス線が起動される場合、伝送トランジスタTTゲート容量の電荷がENA線を介して放電される結果、伝送トランジスタTTをoffにするこの動作は、起動されたアドレス線を含む画素が電圧の更なる上昇による影響を受けないが、他の全ての起動されていない画素が新しい電圧値により適用されることを確認する結果更なるイネーブル/ディスエーブル動作及び遅延はない