クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の1周期内において、駆動用電源の供給期間及び非供給期間を設けて前記駆動用電源の供給を行う電源供給回路と、を備えたディジタル信号処理回路。前記電源供給回路は、前記クロック信号に同期して、前記組合せ回路毎に前記信号処理に必要な期間を含む期間を前記駆動用電源の供給期間として前記駆動用電源の供給を行う請求項1記載のディジタル信号処理回路。前記電源供給回路は、前記組合せ回路毎の信号処理遅延時間を考慮して前記駆動用電源の供給期間を設定する請求項2記載のディジタル信号処理回路。前記電源供給回路は、前記信号処理遅延時間に相当するタイミング制御信号を出力する遅延信号生成回路を前記組合せ回路毎に備え、前記タイミング制御信号に基づいて前記供給期間を設定する請求項3記載のディジタル信号処理回路。前記遅延信号生成回路は、対応する前記組合せ回路のクリティカルパスに相当する信号処理遅延時間を有する論理回路として構成されている請求項4記載のディジタル信号処理回路。前記遅延信号生成回路は、対応する前記組合せ回路のレプリカ回路を有する論理回路として構成されている請求項4記載のディジタル信号処理回路。クロック信号生成回路と、前記クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、前記クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成されるとともに、前記クロック信号に同期して前記入力段のフリップフロップ回路から処理対象の信号が入力されて前記出力段のフリップフロップ回路に処理後の信号を出力する組み合わせ回路群と、前記クロック信号に同期して、前記組み合わせ回路毎に、前記クロック信号の1周期内において、駆動用電源の供給期間及び非供給期間を設けて外部電源から供給された電力により前記駆動用電源の供給を行う電源供給回路と、前記出力段のフリップフロップ回路の出力信号に基づいて、車両制御あるいは車載用機器制御を行う制御回路と、を備えた車載用電子機器。ところで、上記ディジタル信号処理回路を車載用ECUとして構成することを考えた場合、耐久性の観点等から防塵性、防水性が要求されるため、冷却用のファンを用いないファンレス構成とすることが望まれる。一方、車両の高性能化、電気自動車への移行に伴う制御対象の増加の観点からは、より高性能な車載用ECUの実現が望まれるが、処理能力の向上は、消費電力の増加を招き、発熱量が増大することとなり、ファンレス構成とは相反する要求となる。本発明は、上記に鑑みてなされたものであって、車載用電子機器を構成するディジタル信号処理回路において、消費電力を低減し、発熱量を低減することが可能なディジタル信号処理回路及び車載用電子機器を提供する。実施形態のディジタル信号処理回路は、クロック信号に同期して信号取込を行う入力段のフリップフロップ回路と、クロック信号に同期して信号取込を行う出力段のフリップフロップ回路と、順次処理を行う複数の組み合わせ回路が直列に接続されて構成された組合せ回路群と、を備えている。一方、電源供給回路は、クロック信号に同期して、組み合わせ回路毎に、クロック信号の1周期内において、駆動用電源の供給期間及び非供給期間を設けて駆動用電源の供給を行う。この結果、供給期間にある組合せ回路は、駆動用電源が供給されて信号処理を行い、非供給期間にある組合せ回路は駆動用電源が供給されないので、停止状態となるが、組合せ回路群としては、クロック信号に同期して入力段のフリップフロップ回路から処理対象の信号が入力されて出力段のフリップフロップ回路に処理後の信号を出力することとなる。次に図面を参照して実施形態について詳細に説明する。[1]第1実施形態図1は、実施形態の車載用電子機器としての電子制御ユニットECUの概要構成ブロック図である。ECU10は、大別すると、それぞれディジタル信号処理回路を備えた複数のCPUユニット11A~11Dと、各CPUユニットの電力管理を行う電力管理ユニットPMU12と、を備えている。CPUユニット11A~11Dは、同様の構成を有しており、CPU13と、このCPU13に電源を供給する電源回路14と、を備えている。さらに各電源回路14には、電力管理ユニット12からオン/オフ制御信号CPWが入力されて処理を行っていないCPU13には電力を供給しないようになっている。ここで、例えば、CPUユニット11AのCPU13は、車両運動制御処理を行い、CPUユニット11BのCPU13は、ナビゲーション処理を行い、CPUユニット11CのCPU13はパワートレイン処理を行い、CPUユニット11DのCPU13はマルチメディア処理を行う。これら複数のCPUユニット11A~11Dは、独立して動作可能であり、電力管理ユニット12により個別に電源管理がなされている。図2は、CPUユニットを構成するディジタル信号処理回路の概要構成説明図である。ディジタル信号処理回路DSCは、クロック信号CLKが入力され、クロック信号CLKに同期して、図示しない前段の回路からデータを取り込み、保持する入力段のフリップフロップ回路20と、フリップフロップ回路20の出力データD0を受け取り、信号処理を行って出力データD1として出力する第1組合せ回路21と、第1組合せ回路21の出力データD1の信号処理を行って出力データD2として出力する第2組合せ回路22と、第2組合せ回路22の出力データD2の信号処理を行って出力データD3として出力する第3組合せ回路23と、第3組合せ回路23の出力データD3の信号処理を行って出力データD4として出力する第4組合せ回路24と、第4組合せ回路24の出力データD4を受けて、図示しない次段の回路に出力データD5として出力するために保持する出力段のフリップフロップ回路25と、を備えている。また、ディジタル信号処理回路DSCは、クロック信号CLKが入力され、クロック信号CLKをラッチするラッチ回路40、第3組合せ回路23に対する駆動電源の供給/非供給を制御する第1電源供給制御回路26、第4組合せ回路24に対する駆動電源の供給/非供給を制御する第2電源供給制御回路27、第1組合せ回路21に対する駆動電源の供給/非供給を制御する第3電源供給制御回路28、第2組合せ回路22に対する駆動電源の供給/非供給を制御する第4電源供給制御回路29、第1組合せ回路21に駆動電源を供給する第1電源回路31、第2組合せ回路22に駆動電源を供給する第2電源回路32、第3組合せ回路23に駆動電源を供給する第3電源回路33及び第4組合せ回路24に駆動電源を供給する第4電源回路34を備えている。ここで、第1電源供給制御回路26は、入力されたクロック信号CLKに同期することで、第1組合せ回路21の処理状態に対応づけて第3組合せ回路23に駆動電源を供給する第3電源回路33に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第1切替信号SW1を出力するとともに、クロック信号CLKに同期したタイミング制御信号TC1を出力する。第2電源供給制御回路27は、入力されたタイミング制御信号TC1に同期することで、第2組合せ回路22の処理状態に対応づけて第4組合せ回路24に駆動電源を供給する第4電源回路34に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第2切替信号SW2を出力するとともに、タイミング制御信号TC2を出力する。第3電源供給制御回路28は、入力されたタイミング制御信号TC2に同期することで、第3組合せ回路23の処理状態に対応づけて第1組合せ回路21に駆動電源を供給する第1電源回路31に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第3切替信号SW3を出力するとともに、タイミング制御信号TC3を出力する。第4電源供給制御回路29は、入力されたタイミング制御信号TC3に同期することで、第4組合せ回路24の処理状態に対応づけて第2組合せ回路22に駆動電源を供給する第2電源回路32に対し、駆動電源を供給状態とする電源供給期間と駆動電源を非供給状態とする電源非供給期間とを切り替える第4切替信号SW4を出力する。図3は、電源供給制御回路の具体例の説明図である。第1電源供給制御回路26は、第1組合せ回路21のクリティカルパス最大伝送遅延経路に相当する遅延時間を有し、クロック信号CLKを所定時間遅延してタイミング制御信号TC1として出力する遅延信号生成回路41と、クロック信号CLKの信号レベルの遷移タイミングでトグルするフリップフロップ回路20の出力信号と遅延信号生成回路41が出力したタイミング制御信号TC1の排他的論理和の否定をとって出力する否定排他的論理和EXNOR回路46と、否定排他的論理和回路46の出力信号を所定時間遅延させて出力する遅延回路47と、否定排他的論理和回路46の出力信号と遅延回路47の出力信号の論理積をとって出力する論理積AND回路48と、論理積回路48の出力信号と第3切替信号SW3の否定との論理和をとって、第1切替信号SW1として出力する論理和OR回路49と、を備えている。第2電源供給制御回路27は、第2組合せ回路22のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路41が出力したタイミング制御信号TC1を遅延してタイミング制御信号TC2として出力する遅延信号生成回路42と、遅延信号生成回路41が出力したタイミング制御信号TC1と遅延信号生成回路42が出力したタイミング制御信号TC2の排他的論理和の否定をとって出力する否定排他的論理和EXNOR回路46と、否定排他的論理和回路46の出力信号を所定時間遅延させて出力する遅延回路47と、否定排他的論理和回路46の出力信号と遅延回路47の出力信号の論理積をとって出力する論理積AND回路48と、論理積回路48の出力信号と第4切替信号SW4の否定との論理和をとって、第2切替信号SW2として出力する論理和OR回路49と、を備えている。第3電源供給制御回路28は、第3組合せ回路23のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路42が出力したタイミング制御信号TC2を遅延してタイミング制御信号TC3として出力する遅延信号生成回路43と、遅延信号生成回路42が出力したタイミング制御信号TC2と遅延信号生成回路43の出力したタイミング制御信号TC3の排他的論理和の否定をとって出力する否定排他的論理和EXNOR回路46と、否定排他的論理和回路46の出力信号を所定時間遅延させて出力する遅延回路47と、否定排他的論理和回路46の出力信号と遅延回路47の出力信号の論理積をとって出力する論理積AND回路48と、論理積回路48の出力信号と第1切替信号SW1の否定との論理和をとって、第3切替信号SW3として出力する論理和OR回路49と、を備えている。第4電源供給制御回路29は、第4組合せ回路24のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路43の出力信号を遅延して出力する遅延信号生成回路44と、遅延信号生成回路43の出力したタイミング制御信号TC3と遅延信号生成回路44が出力したタイミング制御信号TC4の排他的論理和の否定をとって出力する否定排他的論理和EXNOR回路46と、否定排他的論理和回路46の出力信号を所定時間遅延させて出力する遅延回路47と、否定排他的論理和回路46の出力信号と遅延回路47の出力信号の論理積をとって出力する論理積AND回路48と、論理積回路48の出力信号と第2切替信号SW2の否定との論理和をとって、第4切替信号SW4として出力する論理和OR回路49と、を備えている。上記構成において、遅延信号生成回路41~44は、対応する組合せ回路第1組合せ回路21~第4組合せ回路24のクリティカルパスに相当する信号遅延時間となるように、それぞれ複数のバッファ回路BFをシリアルに接続して構成している。すなわち、遅延信号生成回路41~44を構成するバッファ回路BFの個数は、第1組合せ回路21~第4組合せ回路24のクリティカルパスが互いに異なる場合には、互いに異なっている。例えば、全て同一の遅延時間を有するバッファ回路BFを用いた場合、第1組合せ回路21、第2組合せ回路22、第3組合せ回路23及び第4組合せ回路24のクリティカルパスに相当する信号遅延時間の比が例えば、12:14:23:18であったとすると、バッファ回路BF間の配線の遅延を考慮しない場合には、バッファ回路BFの個数の比も12:14:23:18となる。次に第1実施形態の動作を説明する。図4は、実施形態のタイミングチャートである。初期状態において、第1電源回路は電源供給期間で電源供給状態駆動電源PW1供給状態であり、第2電源回路は電源非供給期間で電源非供給状態駆動電源PW2非供給状態であり、第3電源回路は、電源非供給期間で電源非供給状態駆動電源PW3非供給状態であり、第4電源回路は電源供給期間で電源供給状態駆動電源PW4供給状態にあるものとする。時刻t1において、クロック信号CLKがHレベルとなると、時刻t1からクロック信号CLKの周期の1/4が経過した時刻t2において、タイミング制御信号TC1がHレベルとなる。一方、時刻t1のクロック信号CLKがHレベルに遷移したタイミングに同期して、時刻t3には、第1切替信号SW1がHレベルとなり、第3切替信号SW3がLレベルとなる。第3切替信号SW3がLレベルとなることにより、時刻t4において、第1電源回路31は、電源非供給状態に移行し、第1組合せ回路21は、動作停止状態となるが、このタイミングでは、第1組合せ回路21の出力データD1は、第2組合せ回路22に出力済みとなっており、第2組合せ回路22は、第1組合せ回路21の出力データD1に基づいて処理を行っていることとなる。なお、時刻t4以降、第1組合せ回路21の出力は、ハイインピーダンス状態Zとなるが、第2組合せ回路22を構成している論理素子の遅延により、第3組合せ回路23が正常な駆動状態となって第2組合せ回路22の出力データD2が正しく入力されるまで、第1組合せ回路21の出力データD1を入力データとする第2組合せ回路22の出力データD2は保持され続けることとなる。一方、第1切替信号SW1がHレベルとなることにより、時刻t5において、第3電源回路33は、電源供給状態に移行し、第3組合せ回路23には、駆動電源PW3の供給が開始される。また、タイミング制御信号TC1に同期して、時刻t1からクロック信号CLKの周期の1/2が経過した時刻t6において、タイミング制御信号TC2がHレベルとなる。さらに、時刻t2のタイミング制御信号TC1がHレベルに遷移したタイミングに同期して、時刻t7には、第2切替信号SW2がHレベルとなり、第4切替信号SW4がLレベルとなる。第4切替信号SW4がLレベルとなることにより、時刻t8において、第2電源回路32は、電源非供給状態に移行し、第2組合せ回路22は、動作停止状態となるが、このタイミングでは、第2組合せ回路22の出力データD2は、第3組合せ回路23に出力済みとなっており、第3組合せ回路23は、第2組合せ回路22の出力データD2に基づいて処理を行っていることとなる。なお、この場合においても、時刻t8以降、第2組合せ回路22の出力は、ハイインピーダンス状態Zとなるが、第3組合せ回路23を構成している論理素子の遅延により、第4組合せ回路24が正常な駆動状態となって第3組合せ回路23の出力データD3が正しく入力されるまで、第2組合せ回路22の出力データD2を入力データとする第3組合せ回路23の出力データD3は保持され続けることとなる。一方、第2切替信号SW2がHレベルとなることにより、時刻t9において、第4電源回路34は、電源供給状態に移行し、第4組合せ回路23には、駆動電源PW4の供給が開始される。また、タイミング制御信号TC1に同期して、時刻t1からクロック信号CLKの周期の3/4が経過した時刻t10において、タイミング制御信号TC3がHレベルとなる。さらに、時刻t6のタイミング制御信号TC2がHレベルに遷移したタイミングに同期して、時刻t11には、第3切替信号SW3がHレベルとなり、第1切替信号SW1がLレベルとなる。第1切替信号SW1がLレベルとなることにより、時刻t12において、第3電源回路33は、電源非供給状態に移行し、第3組合せ回路23は、動作停止状態となるが、このタイミングでは、第3組合せ回路23の出力データD3、第4組合せ回路24に出力済みとなっており、第4組合せ回路24は、第3組合せ回路23の出力データD3づいて処理を行っていることとなる。なお、この場合においても、時刻t12以降、第3組合せ回路23の出力は、ハイインピーダンス状態Zとなるが、第4組合せ回路24を構成している論理素子の遅延により、第1組合せ回路21が正常な駆動状態となってフリップフロップ回路20の出力データD0が正しく入力されるまで、第3組合せ回路23の出力データを入力データとする第4組合せ回路24の出力データは保持され続けることとなる。一方、第3切替信号SW3がHレベルとなることにより、時刻t13において、第1電源回路31は、電源供給状態に移行し、第1組合せ回路21には、駆動電源PW1の供給が開始される。以上の説明のように、本第1実施形態によれば、クロック信号CLKの1周期内において、第1組合せ回路21~第4組合せ回路24の4つの組合せ回路の内、最大で二つの組合せ回路にしか駆動電源が供給されないので、第1組合せ回路21~第4組合せ回路24の4つの組合せ回路の駆動電力を、常時全ての組合せ回路21~24に供給する場合と比較して、およそ1/2以下とすることができ大幅な消費電力の低減が図れる。[2]第2実施形態上記第1実施形態においては、遅延信号生成回路41~44として、複数のバッファ回路BFをシリアル接続した回路を用いていたが、本第2実施形態は、遅延信号生成回路として対応する組合せ回路と同様の構成を備えた回路いわゆるレプリカ回路を用いた場合の実施形態である。この場合において、遅延信号生成回路として構成するレプリカ回路は、より正確性を考慮する場合、組合せ回路と配線長も同様にする必要がある。すなわち、理想的には、外観的にも同一の回路を一対設けて、一方を実際の組合せ回路として用い、他方を遅延信号生成回路として用いるのである。このような構成とすることにより、第1実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。図5は、第2実施形態における電源供給制御回路の具体例の説明図である。図5において、図3と同様の部分には同一の符号を付している。図5の第1電源供給制御回路26において、図3の第1電源供給制御回路26と異なる点は、遅延信号生成回路41に代えて、第1組合せ回路21のレプリカ回路21Rを備えた遅延信号生成回路41Aを備えた点である。同様に、図5の第2電源供給制御回路27において、図3の第2電源供給制御回路27と異なる点は、遅延信号生成回路42に代えて、第2組合せ回路22のレプリカ回路22Rを備えた遅延信号生成回路42Aを備えた点である。同様に、図5の第3電源供給制御回路28において、図3の第3電源供給制御回路28と異なる点は、遅延信号生成回路43に代えて、第3組合せ回路23のレプリカ回路23Rを備えた遅延信号生成回路43Aを備えた点である。同様に、図5の第4電源供給制御回路29において、図3の第4電源供給制御回路29と異なる点は、遅延信号生成回路44に代えて、第4組合せ回路24のレプリカ回路24Rを備えた遅延信号生成回路44Aを備えた点である。上記のように、遅延信号生成回路として、各組合せ回路21~24のレプリカ回路21R~24Rを備えることにより、遅延時間をより正確に把握することができ、第1実施形態の場合と比較して、より正確なタイミングに電源供給タイミングを設定することが可能となる。[3]第3実施形態以上の各実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号CLKの位相に対して反転しない場合について説明したが、組合せ回路によっては、位相が反転することとなる。そこで、本第3実施形態においては、遅延信号生成回路の出力信号の論理がクロック信号CLKの位相に対して反転する場合に、インバータを挿入して、遅延信号生成回路の出力信号の論理がクロック信号CLKの位相に対して反転しないように構成した実施形態である。図6は、第3実施形態における電源供給制御回路の具体例の説明図である。図6において、図3と同様の部分には同一の符号を付している。図6においては、第2組合せ回路22ひいては、レプリカ回路22R及び第3組合せ回路23ひいてはレプリカ回路23Rの出力信号の論理がクロック信号CLKの位相に対して反転する場合のものであり、遅延信号生成回路42Aに代えて、第2組合せ回路22のレプリカ回路22R及びレプリカ回路22Rの出力を反転するインバータ回路INVを備えた遅延信号生成回路42Bを備えている。同様に遅延信号生成回路43Aに代えて、第3組合せ回路23のレプリカ回路23R及びレプリカ回路23Rの出力を反転するインバータ回路INVを備えた遅延信号生成回路43Bを備えている。この構成によれば、各遅延信号生成回路の出力信号の論理がクロック信号CLKの位相に対して反転する場合であっても、問題なく電源供給タイミングを設定することが可能となる。[4]第4実施形態以上の各実施形態においては、第1電源供給制御回路26の前段にクロック信号CLKをラッチするラッチ回路40を設けていたが、本第4実施形態は、クロック信号CLKを直接第1電源供給制御回路26に入力する構成を採り、ひいては、第1電源供給制御回路26~第4電源供給制御回路29の構成を簡略化した実施形態である。図7は、第4実施形態における電源供給制御回路の具体例の説明図である。図7において、図6と同様の部分には同一の符号を付している。ここで、第1電源供給制御回路26は、第1組合せ回路21のクリティカルパス最大伝送遅延経路に相当する遅延時間を有し、クロック信号CLKを所定時間遅延してタイミング制御信号TC1として出力する遅延信号生成回路41Aと、クロック信号CLKと遅延信号生成回路41Aが出力したタイミング制御信号TC1の論理積をとって出力する論理積AND回路51と、論理積回路51の出力信号と第3切替信号SW3の否定との論理和をとって、第1切替信号SW1として出力する論理和OR回路52と、を備えている。第2電源供給制御回路27は、第2組合せ回路22のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路41Aが出力したタイミング制御信号TC1を遅延してタイミング制御信号TC2として出力する遅延信号生成回路42Bと、遅延信号生成回路41Aが出力したタイミング制御信号TC1と遅延信号生成回路42Bが出力したタイミング制御信号TC2の論理積をとって出力する論理積AND回路51と、論理積回路51の出力信号と第4切替信号SW4の否定との論理和をとって、第2切替信号SW2として出力する論理和OR回路52と、を備えている。第3電源供給制御回路28は、第3組合せ回路23のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路42Bが出力したタイミング制御信号TC2を遅延してタイミング制御信号TC3として出力する遅延信号生成回路43Bと、遅延信号生成回路42Bが出力したタイミング制御信号TC2と遅延信号生成回路43Bが出力したタイミング制御信号TC3の論理積をとって出力する論理積AND回路51と、論理積回路51の出力信号と第1切替信号SW1の否定との論理和をとって、第3切替信号SW3として出力する論理和OR回路52と、を備えている。第4電源供給制御回路29は、第4組合せ回路24のクリティカルパスに相当する遅延時間を有し、遅延信号生成回路43Bが出力したタイミング制御信号TC3を遅延してタイミング制御信号TC4として出力する遅延信号生成回路44Aと、遅延信号生成回路43Bが出力したタイミング制御信号TC3と遅延信号生成回路44Aが出力したタイミング制御信号TC4の論理積をとって出力する論理積AND回路51と、論理積回路48の出力信号と第2切替信号SW2の否定との論理和をとって、第4切替信号SW4として出力する論理和OR回路52と、を備えている。上記構成によれば、第1電源供給制御回路26~第4電源供給制御回路29の構成を簡略化でき、より一層の省エネルギーを図ることが可能となる。上述して実施形態のCPUユニット11A~11Dは、ハードウェア的には、CPUなどの制御装置と、ROMやRAMなどの記憶装置と、を備えており、通常のコンピュータを利用したハードウェア構成となっている。また、本実施形態のCPUユニット11A~11Dで実行される制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の負荷調整装置で実行される制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。また、本実施形態のCPUユニット11A~11Dの制御プログラムを、ROM等に予め組み込んで提供するように構成してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。