被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータと、この低速パターンジェネレータよりも高速に動作する高速パターンジェネレータと、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する動作回数検出部と、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する補正時間検出部と、を備え、前記高速パターンジェネレータは、前記動作回数および前記補正時間に基づいて動作を行うことを特徴とする半導体試験装置。前記記述パターンを前記低速パターンジェネレータおよび前記高速パターンジェネレータが実行可能な実行データに変換して生成するときに、前記実行データに前記動作回数および前記補正時間を付加する実行データ生成部を備えたことを特徴とする請求項1記載の半導体試験装置。前記動作回数検出部は、前記記述パターンの制御構造に基づいて前記低速パターンジェネレータが1回の実行を開始した箇所から終了する箇所までの前記高速パターンジェネレータの前記動作回数を検出することを特徴とする請求項2記載の半導体試験装置。被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行う半導体試験方法であって、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する工程と、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する工程と、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる工程と、を有することを特徴とする半導体試験方法。被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行うための半導体試験プログラムであって、コンピュータを、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する手順、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する手順、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる手順、として機能させることを特徴とする半導体試験プログラム。特許文献1の技術では、高速ピンの試験パターンと低速ピンの試験パターンとのうち何れか一方を動作させて同期を取るようにしている。つまり、低速ピン用の試験パターンを実行しているときには高速ピン用の試験パターンを停止し、高速ピン用の試験パターンを実行しているときには低速ピン用の試験パターンを停止している。これにより、両者の同期を取るように制御している。従って、低速ピンと高速ピンとのうち何れか一方のみが動作可能になっている。これにより、低速ピンと高速ピンとを同時に動作させることができず、試験時間全体が著しく長時間化する。また、イネーブル信号および終了信号をシーケンシャルアドレス発生部に入出力することで、同期を取るように制御している。このため、処理が煩雑になり、信号の入出力のためにも時間を要するようになる。そこで、本発明は、高速なパターンと低速なパターンとを混在させて被試験デバイスの試験を行うときに、試験時間の短縮化を図りつつ同期を取ることを目的とする。以上の課題を解決するため、本発明の半導体試験装置は、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータと、この低速パターンジェネレータよりも高速に動作する高速パターンジェネレータと、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する動作回数検出部と、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する補正時間検出部と、を備え、前記高速パターンジェネレータは、前記動作回数および前記補正時間に基づいて動作を行うことを特徴とする。この半導体試験装置によれば、高速パターンジェネレータは、検出した動作回数および補正時間に基づいて動作を行っている。これにより、低速パターンジェネレータと高速パターンジェネレータとで同期を取ることができる。予め得られた動作回数および補正時間に基づいて高速パターンジェネレータが動作することで、低速パターンジェネレータと高速パターンジェネレータとを同時に動作させることができる。これにより、高速に試験を行うことが可能になる。また、前記記述パターンを前記低速パターンジェネレータおよび前記高速パターンジェネレータが実行可能な実行データに変換して生成するときに、前記実行データに前記動作回数および前記補正時間を付加する実行データ生成部を備えたことを特徴とする。低速パターンジェネレータおよび高速パターンジェネレータが動作するときに必要になる実行データに動作回数および補正時間を付加することで、高速パターンジェネレータが動作回数および補正時間を認識できる。また、前記動作回数検出部は、前記記述パターンの制御構造に基づいて前記低速パターンジェネレータが1回の実行を開始した箇所から終了する箇所までの前記高速パターンジェネレータの前記動作回数を検出することを特徴とする。記述パターンは制御構造を有しており、この制御構造に応じて動作回数を検出することで、制御構造に即して同期を取ることができるようになる。また、本発明の半導体試験方法は、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行う半導体試験方法であって、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する工程と、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する工程と、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる工程と、を有することを特徴とする。また、本発明の半導体試験プログラムは、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行うための半導体試験プログラムであって、コンピュータを、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが1回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する手順、前記低速パターンジェネレータが1回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する手順、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる手順、として機能させることを特徴とする。本発明は、予め検出した動作回数および補正時間に基づいて動作させることで、高速パターンジェネレータと低速パターンジェネレータとを同期させることができる。これにより、高速パターンジェネレータと低速パターンジェネレータとを同時に動作させることができ、試験時間の短縮化を図りつつ同期を取ることができる。以下、図面を参照して、本発明の実施形態について説明する。図1は本実施形態の半導体試験装置1を示している。半導体試験装置1はテスタ2とテスタコントローラ3とを備えている。テスタ2は図示しない被試験デバイスDUT:DeviceUnderTestを接続して、DUTの試験を行う。テスタ2は高速パターンジェネレータ2Hと低速パターンジェネレータ2Lとを備えている。高速パターンジェネレータ2Hおよび低速パターンジェネレータ2LはそれぞれDUTに対して印加するパターンを生成するハードウェアである。ただし、低速パターンジェネレータ2Lが動作する速度DUTに印加するパターンの速度と高速パターンジェネレータ2Hが動作する速度DUTに印加するパターンの速度とは異なっており、低速パターンジェネレータ2Lよりも高速パターンジェネレータ2Hの方が高速に動作する。これにより、高速パターンジェネレータ2Hは低速パターンジェネレータ2Lよりも高速にDUTにパターンを印加することができる。テスタコントローラ3は制御部4と入力部5と表示部6とメモリ7と補助記憶装置8と処理部9とを備えて構成している。制御部4はテスタ2の制御を行う。入力部5は所定の情報を入力するための入力装置である。表示部6は所定の情報を表示するための表示装置である。メモリ7は一時的に情報を記憶するための素子である。補助記憶装置8は予め所定の情報を記憶するためのハードディスクである。処理部9は補助記憶装置8から読み出した情報の処理を行っており、例えばCPUを適用できる。図2は補助記憶装置8および処理部9を示している。補助記憶装置8は記述パターン記憶部11とオブジェクトファイル記憶部12とを備えている。また、処理部9はオブジェクトファイル生成部21とシミュレータ22とを備えている。シミュレータ22は動作回数検出部23と補正時間検出部24とを備えている。記述パターン記憶部11は高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lが動作を行うためのパターンを記述した記述パターンを記憶する。記述パターンは、図3に示すように、予め人手により記述がされたパターンを示す情報である。図3の記述パターンは一例であり、記述パターンの内容は任意に設定することができる。オブジェクトファイル記憶部12はオブジェクトファイルを記憶する。オブジェクトファイルは高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lが実行するための実行データである。記述パターンは人手により作成がされるものであり、高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lが実行可能な形式になってはいない。このために、記述パターンを高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lが実行可能なオブジェクトファイルに変換して生成される。このオブジェクトファイルをオブジェクトファイル記憶部12が記憶する。オブジェクトファイル生成部21は記述パターン記憶部11が記憶している記述パターンを読み出して、オブジェクトファイルを生成する実行データ生成部である。オブジェクトファイルは高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lが実行可能な形式の実行データである。オブジェクトファイル生成部21は記述パターンからオブジェクトファイルに変換して生成する。オブジェクトファイル生成部21としてはコンパイラを適用することができる。シミュレータ22の動作回数検出部23は記述パターン記憶部11から読み出された記述パターンを解析して、記述パターンの制御構造を認識する。そして、認識した制御構造に応じて、低速パターンジェネレータ2Lが1回の実行動作を行う間に高速パターンジェネレータ2Hが実行動作する回数を動作回数Nとして認識する。補正時間検出部24は低速パターンジェネレータ2Lを1回だけ実行させたときに要する時間TLと高速パターンジェネレータ2Hを動作回数Nの分だけ実行させたときに要する時間THとの間に存在する時間差を補正時間ΔTとして検出する。シミュレータ22は動作回数Nおよび補正時間ΔTを生成する。なお、低速パターンジェネレータ2Lを1回実行するごとブロックごとに動作回数Nおよび補正時間ΔTを生成する。生成した動作回数Nおよび補正時間ΔTはオブジェクトファイル生成部21に出力される。オブジェクトファイル生成部21は前述したようにオブジェクトファイルを生成してオブジェクトファイル記憶部12に記憶させる。このときに、生成したオブジェクトファイルに対して記述パターンの全てのブロックごとの動作回数Nおよび補正時間ΔTを付加する。よって、オブジェクトファイル記憶部12には動作回数Nおよび補正時間ΔTが付加されたオブジェクトファイルが記憶される。次に、動作について説明する。テスタコントローラ3はテスタ2の制御をするために、補助記憶装置8の記述パターン記憶部11から記述パターンを読み出す。読み出した記述パターンは処理部9に入力されて、オブジェクトファイル生成部21によりオブジェクトファイルに変換される。このとき、オブジェクトファイルはシミュレータ22に対しても出力され、動作回数Nおよび補正時間ΔTが生成される。図3の記述パターンの一例を用いて説明する。同図において、記述パターンは命令単位で構成される。命令はNOPやJMP、RPT等により記述がされている。1つの命令に対応して複数ビットで表現されるパターンが記述される。当該パターンはDUTに印加して試験を行うためのパターンになる。なお、ここでは、命令NOPはパターンを印加する命令、JMPは所定の命令に移動するための命令、RPTは同じ命令を繰り返すための命令になる。また、JMPのLABEL1はLABEL1の命令に移動することを意味しており、RPT10は同じ命令を10回繰り返すことを意味している。1つの命令には1つの時間を対応させて記述している。ここでは、時間としては、HT1~HT3の3つがあり、それぞれ異なる時間となっている。この時間は1つの命令を実行するために要する時間となっている。つまり、最初の命令であれば、時間HT1を要する。パターンはDUTに印加するパターンを示したものであり、低速とあるのは低速パターンジェネレータ2Lで実行されるパターン4ビットであり、高速とあるのは高速パターンジェネレータ2Hで実行されるパターン4ビットである。勿論、パターンのビット数は任意に設定することができる。また、同図に示す/Txは、低速パターンジェネレータ2Lを実行する命令を特定するための情報である。/Txが記述されていない命令は高速パターンジェネレータ2Hのみが実行されるが、/Txが記述されている命令を実行するときには高速パターンジェネレータ2Hおよび低速パターンジェネレータ2Lの両方が実行される。従って、/Txが記述されていない命令では高速の4ビットのみのパターンが記述されるが、/Txが記述されている命令では低速および高速の合計8ビットのパターンが記述される。第1ブロック~第4ブロックは/Txが出現するまでの間の命令を1つの群としている。/Txは低速パターンジェネレータ2Lが実行されるタイミングであるため、このタイミングで低速パターンジェネレータ2Lが1回実行される。同図に示すように、低速パターンジェネレータ2Lが1回の実行を行う間に高速パターンジェネレータ2Hは複数回の実行を行う。動作回数検出部23は記述パターンの解析を行うことにより、記述パターンの命令の制御構造NOPやJMP、RPT、条件分岐等を認識する。第1ブロックでは、JMPのように他の命令に移動する命令、RPTのように繰り返す命令、或いは条件分岐といった命令は存在していない。よって、逐次的に実行される制御構造であることを認識する。これにより、動作回数検出部23は/Txが出現するまでの間に6つの命令が実行されることを認識する。つまり、1回の低速パターンジェネレータ2Lを実行する間に6回の高速パターンジェネレータ2Hを実行することを認識する。これにより、第1ブロックでは動作回数NはN=6であることを検出する。各命令にはそれぞれの実行に要する時間が記述されている。第1ブロックでは、時間HT1が2回、HT2が2回、HT3が2回となっており、合計の時間をTH1とするとTH1=HT1×2HT2×2HT3×2となる。従って、時間TH1の間高速パターンジェネレータ2Hが6回の命令を実行する間に低速パターンジェネレータ2Lは1回の動作を行う。補正時間検出部24は動作回数Nの回数分の高速パターンジェネレータ2Hの実行時間TH1と1回の低速パターンジェネレータ2Lの実行時間TLとの間の差分を補正時間ΔTとして検出する。この補正時間ΔTはΔT=TL-TH1=TL―HT1×2HT2×2HT3×2となる。第2ブロックについて説明する。第2ブロックにはJMPの命令が含まれている。このため、JMP命令を実行するとLABEL1の命令に移動する。よって、第2ブロックにおける動作回数Nは逐次的に実行した場合とは異なり、N=5となる。また、高速パターンジェネレータ2Hが動作する時間TH2はTH2=HT1×2HT2HT3×2となり、補正時間ΔTはΔT=TL-HT1×2HT2HT3×2となる。第3ブロックについて説明する。第3ブロックにはRPTの命令が含まれている。このため、RPT10命令を実行すると、同じ命令を10回追加して繰り返すため、当該命令は11回行われる。よって、第3ブロックにおける動作回数NはN=16となる。また、高速パターンジェネレータ2Hが動作する時間TH3はTH3=HT1×2HT2×16HT3×2となり、補正時間ΔTはΔT=TL-HT1×2HT2×16HT3×2となる。第4ブロックは第1ブロックと同じ構造になっており、動作回数Nおよび補正時間ΔTは第1ブロックと同じである。前述したように、図3は記述パターンの一例であり、実際には多数の命令で記述されており、またパターンのビット数も多数ビットになる。シミュレータ22は全てのブロックについて動作回数Nおよび補正時間ΔTを検出する。つまり、低速パターンジェネレータ2Lが1回の実行を行う毎に動作回数Nおよび補正時間ΔTを検出する。従って、動作回数Nおよび補正時間ΔTはセットとして複数個検出される。低速パターンジェネレータ2Lおよび高速パターンジェネレータ2Hはオブジェクトファイル記憶部12からオブジェクトファイルを読み出して、読み出したオブジェクトファイルを実行する。このオブジェクトファイルにはシミュレータ22により検出された動作回数Nおよび補正時間ΔTが付加されている。従って、低速パターンジェネレータ2Lおよび高速パターンジェネレータ2Hは動作回数Nおよび補正時間ΔTを認識できる。低速パターンジェネレータ2Lおよび高速パターンジェネレータ2Hはオブジェクトファイルを読み出してから実行する。このときに、オブジェクトファイルは動作回数Nおよび補正時間ΔTを認識して、低速パターンジェネレータ2Lが1回の命令の実行を行う間に高速パターンジェネレータ2Hは動作回数Nの分だけ命令を実行する。そして、高速パターンジェネレータ2Hは補正時間ΔTを認識しており、動作回数Nの分だけ実行したときに補正時間ΔTの時間分を調整する。この補正時間ΔTの分だけ時間調整を行うことで、低速パターンジェネレータ2Lが1回動作を行ったときのタイミングと高速パターンジェネレータ2Hが動作回数Nの分だけ実行したときのタイミングとが一致する。これにより、低速パターンジェネレータ2Lと高速パターンジェネレータ2Hとを同期させることができる。動作回数Nおよび補正時間ΔTは予めシミュレータ22の補正時間検出部24および動作回数検出部23により検出されている。そして、動作回数Nおよび補正時間ΔTをオブジェクトファイルに付加することで、低速パターンジェネレータ2Lおよび高速パターンジェネレータ2Hがオブジェクトファイルを実行するときには動作回数Nおよび補正時間ΔTは認識されている。よって、低速パターンジェネレータ2Lおよび高速パターンジェネレータ2Hは動作時間Nおよび補正時間ΔTに基づいて動作を行うことで、同期させることができる。これにより、低速パターンジェネレータ2Lと高速パターンジェネレータ2Hとの間で信号イネーブル信号や終了信号等の入出力を行うことなく、低速パターンジェネレータ2Lと高速パターンジェネレータ2Hとを同期させることができる。このため、低速パターンジェネレータ2Lと高速パターンジェネレータ2Hとを同時に動作させることができるため、何れか一方を停止させる必要がなくなり、DUTの試験を高速に行うことができる。従って、DUTの試験速度の高速化を図りつつ、同期を取ることで、正確な試験結果を得ることができるようになる。また、シミュレータ22が記述パターンを解析して動作回数Nおよび補正時間ΔTを検出している。これにより、シミュレータ22が自動的に動作回数Nおよび補正時間ΔTを生成することで、人手により同期を取るための作業を行う必要がなくなる。記述パターンの命令数は非常に多数になっていることから、同期を取るための作業を自動的に行うことで、設定を大幅に簡略化することができる。