"複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、前記メモリセルは、フローティングゲート、コントロールゲート、第1導電型ソース及び第1導電型ドレインを有する第1導電型MOSトランジスタと、前記フローティングゲート、前記コントロールゲート、第2導電型ソース及び第2導電型ドレインを有する第2導電型MOSトランジスタと、前記第1導電型ドレイン及び前記第2導電型ドレインに接続される第1のソース/ドレイン、第2のソース/ドレイン、及びゲートを有する選択トランジスタと、前記第1導電型ソースに接続される第1電源線と、前記第2導電型ソースに接続される第2電源線と、前記選択トランジスタの前記第2のソース/ドレインに接続されるビット線と、前記選択トランジスタの前記ゲートに接続されるワード線と、を有する半導体装置。前記フローティングゲートに電荷が注入された状態では、前記第1導電型MOSトランジスタはディプレション型となり、前記第2導電型MOSトランジスタはエンハンス型となり、前記フローティングゲートから電荷が抜かれた状態では、前記第1導電型MOSトランジスタはエンハンス型となり、前記第2導電型MOSトランジスタはディプレション型となることを特徴とする請求項1に記載の半導体装置。前記周辺回路は、前記メモリセルに蓄積されたデータの読み出し処理において、前記選択トランジスタをオンする前に、前記第1電源線に第1電圧を印加し、前記第2電源線に第2電圧を印加し、さらに、前記第1電圧と前記第2電圧の間の大きさの第3電圧を前記ビット線の電圧を印加する制御回路を有することを特徴とする請求項1又は請求項2に記載の半導体装置。前記第1導電型MOSトランジスタの前記第1導電型ソースと前記第1導電型ドレインは、半導体基板に形成される第2導電型ウエル内の第1チャネル領域の両側に形成され、前記第2導電型MOSトランジスタの第2導電型ソースと前記第2導電型ドレインは、前記半導体基板に形成される第1導電型ウエル内の第2チャネル領域の両側に形成され、前記フローティングゲートは、前記第2導電型ウエルと前記第1導電型ウエルの間に形成される素子分離絶縁層を跨いで、前記第1チャネル領域と前記第2チャネル領域の上方に形成され、前記コントロールゲートは、前記フローティングゲートの上に中間絶縁膜を介して形成され、前記選択トランジスタの前記第1のソース/ドレインと前記第2のソース/ドレインは、前記第1導電型ウエル内の第3チャネル領域の両側に形成され、前記選択トランジスタの前記ゲートは、前記半導体基板の上方に形成される前記ワード線の一部を兼用して形成されることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。前記選択トランジスタの第1のソース/ドレインと前記第2導電型MOSトランジスタの前記第2導電型ドレインは、前記第1導電型ウエル内の同じ第2導電型不純物領域から形成されることを特徴とする請求項4に記載の半導体装置。ところで、メモリトランジスタとしてフローティングゲートMOSトランジスタを使用し、選択トランジスタとしてMOSトランジスタを使用する構造のメモリセルにおいて、CPUの動作に同期できる程度の高速動作を実現したいという課題がある。例えば、メモリセルの高速動作を実現するために、プリチャージ時間やウエイト時間等の短縮化が望まれる。本発明の目的は、メモリセルの動作を従来よりも高速化することができる半導体装置を提供することにある。本実施形態の1つの観点によれば、複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、前記メモリセルは、フローティングゲート、コントロールゲート、第1導電型ソース及び第1導電型ドレインを有する第1導電型MOSトランジスタと、前記フローティングゲート、前記コントロールゲート、第2導電型ソース及び第2導電型ドレインを有する第2導電型MOSトランジスタと、前記第1導電型ドレイン及び前記第2導電型ドレインに接続される第1のソース/ドレイン、第2のソース/ドレイン、及びゲートを有する選択トランジスタと、前記第1導電型ソースに接続される第1電源線と、前記第2導電型ソースに接続される第2電源線と、前記選択トランジスタの前記第2のソース/ドレインに接続されるビット線と、前記選択トランジスタの前記ゲートに接続されるワード線と、を有する半導体装置。発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。本実施形態によれば、メモリセルの読み出し速度が向上する。以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。第1の実施の形態図1は、本発明の第1実施形態に係る半導体装置におけるフラッシュメモリの回路ブロック図である。図1において、フラッシュメモリ1は、メモリセルアレイ2を有し、さらに周辺回路として、ビット線BL制御回路3、センスアンプ4、ワード線WL制御回路5、コントロールゲートCG線制御回路6、電源線制御回路7、PNウエル電圧制御回路8等を有している。それらの制御回路3、5~8、センスアンプ4による処理は、プログラムに基づいてCPUにより行われる。センスアンプ4は、アドレス信号やビット線BLを通るメモリデータを検出して、ビット線BLの電圧とリファレンス電圧との差を増幅する構造を有している。メモリセルアレイ2は、センスアンプ4及びビット線制御回路3に接続される複数のビット線BLと、ワード線制御回路5に接続される複数のワード線WLと、コントロールゲート線制御回路6に接続される複数のコントロールゲート線CGLを有している。さらに、メモリセルアレイ2は、電源線制御回路7に接続される後述する複数のp側電源線VpLとn側電源線VnLと、PNウエル電圧制御回路8に接続されて半導体基板内のPウエル、Nウエルの電圧を制御するためのウエル配線PNLを有している。ビット線BLとp側電源線VpLとn側電源線VnLとは、実質的に同じ方向であってワード線WLに交差する方向に延在している。また、ワード線WLとコントロールゲート線CGLは、ビット線BLと交差する方向に延在している。メモリセルアレイ2の書き込み時、読み出し時、消去時において、ワード線WLの信号はワード線制御回路5により制御され、ビット線BLの信号はビット線制御回路3により制御される。また、p側電源線VpL、n側電源線VnLの電圧は、電源線制御回路7により制御される。それらの信号制御の具体例については後述する。メモリセルアレイ2内は、図2に例示するように、マトリクス状に配置した複数のメモリセルMCを有している。メモリセルMCは、例えば、同一行方向図中X方向にn個n:自然数、同一列方向図中Y方向にm個m:自然数で配置されている。メモリセルアレイMCは、1つの選択トランジスタSTと1つのメモリ部MTを有している。また、メモリセルアレイMCは行方向X方向に2つで1組となり、各組内の2つのメモリセルアレイMCはX方向に線対称な形状となり、各組の選択トランジスタST同士は互いに1つソース/ドレイン領域を共有し、そこにはビット線BLが接続される。選択トランジスタSTとして、半導体基板のPウエル領域IIに図3に例示するようなn型MOSトランジスタ11が形成されている。また、メモリ部MTとして、図3に例示するように、CMOS型のインバータ12が形成されている。インバータ12は、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14を有している。フローティングゲートp型MOSトランジスタ13は、半導体基板のうち図2に示すようなNウエル領域Iに形成されるチャネル領域と、その両側に形成されるソース領域13s、ドレイン領域13dとを有している。また、フローティングゲートn型MOSトランジスタ14は、半導体基板のうち図2に示すようなPウエル領域IIに形成されるチャネル領域と、その両側に形成されるソース領域14s、ドレイン領域14dとを有している。それらのチャネル領域の上には、ゲート絶縁膜を介して共有するフローティングゲートFGが形成されている。また、フローティングゲートFGの上には中間絶縁膜を介してコントロールゲートCGが形成されている。即ち、フローティングゲートFG及びコントロールゲートCGは、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14により共有されている。コントロールゲートCGは、CMOSインバータ12の入力ノードとなり、コントロールゲート線CGLを介してCG制御回路6に接続されている。図3に例示するように、フローティングゲートp型MOSトランジスタ13のソース領域13sはp側電源線VpLに接続され、また、フローティングゲートn型MOSトランジスタ14のソース領域14sはn側電源線VnLに接続されている。フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14のそれぞれのドレイン領域13d、14dは配線を介して互いに接続されている。それらのドレイン領域13d、14dを接続する配線は、CMOSインバータ12の出力ノード15となる。出力ノード15は、選択トランジスタSTであるn型MOSトランジスタ11における一対のソース/ドレイン領域11a、11bのうちの一方に接続されている。さらに、他方のソース/ドレイン領域11aは、ビット線BLに接続されている。フローティングゲートp型MOSトランジスタ13は、図4に例示するように、フローティングゲートFGが消去された状態でエンハンス型となり、フローティングゲートFGが書き込みされた状態でディプレッション型となる構造を有している。また、フローティングゲートn型MOSトランジスタ14は、フローティングゲートFGが消去の状態でディプレッション型となり、フローティングゲートFGが書き込みされた状態でエンハンス型となる構造を有している。選択されたフローティングゲートFGへの書き込みは、選択されたメモリセルMCの書き込みであり、次の表1に例示するように電圧を制御して行われる。即ち、書き込みされるメモリセルMCに接続されたコントロールゲート線CGLに正電圧である9Vを印加し、p側電源線VpLに負電圧である-6Vを印加する。これにより、フローティングゲートp型MOSトランジスタ13のソース領域13sは、電圧の関係でドレインとして機能し、このドレイン側で電子を発生させてフローティングゲートFGに電子を注入する。電子の発生は、バンド間トンネリング、アバランシェ現象のいずれを使用してもよい。なお、表に示すフローティングは、配線に外部からなんらの電圧を加えない状態である。書き込み時に選択されないメモリセルMCに接続される配線は、表2に示すように電圧が制御される。即ち、書き込みされないメモリセルMCにおいて、コントロールゲート線CGLに9Vが印加される場合には、p側電源線VpLには0Vの電圧が印加される。または、p側電源線VpLに-6Vの電圧が印加される場合には、コントロールゲート線CGLに0Vが印加される。その他の配線は、全てのメモリセルMCにおいて同じ電圧に制御される。また、全てのメモリセルMCのデータの消去は表3に例示するような電圧制御により一括して行われる。即ち、コントロールゲートCGに負電圧、例えば-9Vを印加し、また、Nウエル領域I、Pウエル領域IIにそれぞれ正電圧、例えば9Vを印加する。また、ワード線WL、ビット線BL、p側電源線VpL、n側電源線VnLはそれぞれフローティング状態とする。これにより、ファウラーノルドハイムFNトンネリングによりフローティングゲートFGからPウエル領域IIに電子が引き抜かれ、消去される。メモリセルのMCのデータの読み出しは表4に例示するような電圧制御により行われる。読み出しは、センスアンプ4により列毎に行われる。即ち、待機状態から読み出しモードに変わった時にビット線BLには電源電圧の半分の大きさの電圧Vcc/2が印加され、p側電源線VpLに電源電圧Vccが印加される。さらに、コントロールゲートCGは0Vに固定され、n側電源線VnLは接地される。表4、表5に示す読み出しモードの場合には、例えば、全てのp側電源線VpLに電源電圧のVcc、例えば1.8Vが印加され、また、全てのコントロールゲートCGが0Vに固定され、n側電源線VnLが接地電位GNDに固定される。また、ビット線BLに電源電圧Vcc/2が印加される。読み出しのアドレスが確定すると、列毎のメモリセルMCを同時にセンスアンプ4が読み出し、選択されたアドレスのワード線WLに接続される選択トランジスタMTのn型MOSトランジスタ14のゲートに閾値以上の電圧Vppが印加される。電圧Vppは、電圧Vccを昇圧した電圧、例えば2.5Vである。選択されたメモリセルMCに接続されるビット線BLの読み出し動作時の電圧の変化を図5に例示する。図5において、ワード線WLを介して選択トランジスタSTをオンすると、ビット線BLの電圧変化が安定するまでのウエイト待機時間が経過する。その間に、ビット線BLの電圧が電源電圧Vcc又は接地電圧に向かって変化する。ビット線BLが電源電圧Vccに向かう場合というのは、データ書き込みによりインバータ12のフローティングゲートFGに多くの電子が注入され、電子が蓄積された状態である。その状態では、図4に示したように、インバータ12のフローティングゲートp型MOSトランジスタ13がディプレションになり、フローティングゲートn型MOSトランジスタ14がエンハンスになる。従って、コントロールゲートCGの電圧が0Vの状態で、フローティングゲートp型MOSトランジスタ13がオンし、p側電源線VpLの電圧Vccがインバータ12の出力ノード15の電圧となる。また、ビット線BLが接地電圧GNDに向かう場合というのは、データ消去状態のインバータ12のフローティングゲートFGの蓄積電子が少ない状態である。即ち、図4に示したように、インバータ12のフローティングゲートp型MOSトランジスタ13がエンハンスになり、フローティングゲートn型トランジスタ14がディプレションになる。従って、コントロールゲートCGに電圧が印加されない状態で、フローティングゲートn型MOSトランジスタ14がオンし、n側電源線VnLの接地電圧GNDがインバータ12の出力ノード15の電圧となる。そして、ウエイト待機時間が経過した時点で、センスアンプ4は、選択されたメモリセルMCの電圧をリファレンス電圧、例えば電源電圧Vccの1/2と比較する。この比較により、ビット線BLの電圧がリファレンス電圧Vcc/2よりも高い場合には、メモリセルMCにデータが書き込まれた状態、例えば1であるとセンスアンプ4は判断する。また、ビット線BLの電圧がリファレンス電圧Vcc/2よりも低い場合には、メモリセルMCのデータが消去された状態、例えば0であるとセンスアンプ4は判断する。比較例として、図6Aに例示するように、選択トランジスタ91に接続されるメモリ部MTとして1つのフローティングゲートn型MOSトランジスタ92だけを使用する回路の読み出しを説明する。この比較例では、図6Bに例示するように、アドレス確定時に、電圧が0Vの状態のビット線BLに電源電圧Vccを印加することになるので、ビット線BLの電圧が安定するまでの時間、即ちプリチャージ時間が必要となる。さらに、プリチャージ時間が経過した時点で、ワード線WLに電圧Vppを印加して選択トランジスタ91をオンすると、フローティングゲートn型MOSトランジスタ92のフローティングゲートFGが消去状態を保持している場合には、選択トランジスタ91とフローティングゲートn型MOSトランジスタ92に電流が流れる。これにより、ビット線BLの電圧が低下し、ビット線BLの電圧の変化が安定した時点でセンスアンプ4がビット線BLの電圧とリファレンス電圧、例えば電圧Vcc/2を比較することになる。消去状態の場合には、図6Bに示すようにビット線BLが変化する電圧値が大きいので、センスアンプ4による読み出しまでのウエイト時間は、図5のウエイト時間よりも長くなる。従って、図3と図6Aに示したそれぞれのメモリセルを比較すると、図7に示すように、本実施形態ではプリチャージ時間が不要となり、ウエイト時間が短くなるので、比較例に比べてメモリ読み出しの動作時間が短縮される。また、消去状態のメモリセルの電圧変化を比較すると、図5に示す本実施形態の方が図6Bに示す比較例よりも小さいので、これに伴ってビット線BLに流れる電流低下値も小さくなる。さらに、本実施形態のメモリセルMCによれば、読み出し時にビット線BLに印加するプリチャージが不要になるので、本実施形態のビット線BLの放充電流量が小さくなる。これらにより、図3に示す本実施形態のメモリセルMCは、図6Aに示す比較例よりも消費電流が小さくなり、CPUに対する動作周波数の制限を緩和することができる。図8は、図1に示した電源線制御回路7におけるp側電源線VpLの電圧を制御する電圧制御回路を示し、特に上記の書き込み方式を実現するための制御回路を示している。図8の回路Aにおいて、符号Q1は、高耐圧のn型MOSトランジスタであって、トリプルウェル上に設置されたものである。符号Q2は、高耐圧のp型MOSトランジスタである。P1は、回路Bから出力される電圧が印加される端子である、符号P2は、n型MOSトランジスタQ1のドレインに電圧を印加する端子である。符号P3は、p型MOSトランジスタQ2のドレインに電圧を印加する端子である。書き込み時には、端子P2に例えば-6Vが印加され、端子P3は0Vにされる。1つのp側電源線VpLを選択する時は、その系統の端子P1に0Vが印加される。すると、その系統に接続されるn型MOSトランジスタQ1がオン状態となるので、p側電源線VpLには-6Vが出力される。この場合、p型MOSトランジスタQ2はオフ状態となる。選択されないp側電源線VpLでは、その系統の端子P1に-6Vが印加される。すると、その系統に接続されるn型MOSトランジスタQ1がオフ状態となる。一方、p型MOSトランジスタQ2はオン状態となるので、p側電源線VpLは0Vとなる。消去時には、全ての端子P1、P2、P3は0Vに設定される、この結果、p側電源線VpLはフローティング状態となる。読み出し時には、端子P3に電源電圧Vccが印加され、その他の端子は0Vに設定される。この結果、p側電源線VpLには電源電圧Vccが出力される。回路Bは、デコーダDの出力信号と書き込み信号WRが入力するナンド回路Dna2と、ナンド回路Dna2の出力端に直列に接続されるインバータ回路Dno2を有している。回路Bにおいて書き込み時には、デコーダDは選択アドレスに対して出力端子の電圧N1を高レベル、例えば0Vとし、非選択アドレスに対して電圧N1を低レベル、例えば-6Vとする。選択アドレスにおいて、書き込み信号WRが高レベルに設定されると、その期間の間、端子P1には0Vが出力される。これを受けて回路Aは、選択されたアドレスのp側電源線VpLに書き込み電圧、例えば-6Vを印加する。非選択アドレスにおいては、書き込み信号WRに関わらず、端子P1には常に-6Vが出力される。これを受けて回路Aは、非選択アドレスのp側電源線VpLに0Vを印加する。なお、デコーダDにおいて、ナンド回路Dna1の出力にはノット回路Dno1が直列に接続され、インバータ回路Dno1がデコーダDの出力となっている。以上のような書き込み時のタイミングチャートは、例えば図9に示すようになる。また、書き込み、消去、読み出し時における端子P1、P2、P3、p側電源線VpLのそれぞれの電圧の関係は表6に示すようになる。なお、デコーダDや書き込み信号WRの電圧の振幅において、高レベルは0V、低レベルは-6Vに限られるものではない。また、電圧Vccで動作するデコーダDを用いると、p側電源線VpLには負電圧を適時印加することができる。次に、半導体装置におけるメモリセルMCの構造とその製造方法を説明する。図10A~図10Hは、図1、図3に示すメモリセルアレイ4の製造工程を例示する平面図である。また、図11A、図12A、...図20A、図22Aは、メモリセルアレイ4の製造工程を例示する断面図であって、図10AのVI-VI線から見た断面図、図11B、図12B、...図19B、図22Bと図21Aは、メモリセルアレイ4の製造工程を例示する断面図であって、図10AのVIIVII線から見た断面図である。また、図11C、図12C、...図19Cと図21Bは、メモリセルアレイ4の製造工程を例示する断面図であって、図10AのVIIIVIII線から見た断面図である。図20Bは、フローティングゲート次に、図11A、図11B、図11Cに例示する構造を形成するまでの工程について説明する。まず、半導体基板としてシリコン基板21の上にシリコン酸化膜22、シリコン窒化膜23を順に形成する。その後に、トランジスタが形成される複数のストライプ状活性領域の間の素子分離領域に開口部を有するレジストパターン不図示をシリコン窒化膜23上に形成する。続いて、レジストパターン不図示の開口部を通して、シリコン窒化膜23及びシリコン酸化膜22をエッチングする。これにより、シリコン酸化膜22、シリコン窒化膜23のうち素子分離領域には開口部23aが形成される。続いて、開口部23aを通してシリコン基板21をエッチングし、素子分離溝21uを形成する。その後に、素子分離用溝21u内面を熱酸化して薄いシリコン酸化膜不図示を形成する。さらに、シリコン窒化膜23の上と素子分離用溝21uの中にシリコン酸化膜を高密度プラズマCVD法により形成する。シリコン酸化膜は、素子分離用溝21u内を完全に埋め込む厚さに形成する。続いて、化学機械研磨CMP法により、シリコン窒化膜23上のシリコン酸化膜を除去するとともに、素子分離用溝21u内に残されたシリコン酸化膜の上面を平坦化する。この場合、シリコン窒化膜23は研磨ストッパーとして機能する。これにより、素子分離用溝21u内とその上に残されたシリコン酸化膜を、素子分離絶縁層であるシャロートレンチアイソレーションSTI24として使用する。なお、素子分離絶縁層は、LOSCOS法により形成されてもよい。その後に、STI24であるシリコン酸化膜をアニールして緻密化する。そのアニールの後に、リン酸ボイルによりシリコン窒化膜23を除去する。さらに、シリコン基板21表面に最初に形成したシリコン酸化膜22をフッ酸により除去する。次に、図10A、図12A、図12B及び図12Cに示す構造を形成するまでの工程を説明する。まず、シリコン基板21の表面を熱酸化することにより、その表面に犠牲酸化膜25を例えば10nmの厚さに形成する。続いて、シリコン基板21のうち図2に示すメモリセルアレイ4が形成される領域に、ヒ素As、燐P等のn型不純物をイオン注入することにより、STI24より深い領域に埋込Nウエル26を形成する。続いて、シリコン基板21内で、横方向にSTI24を介して配置される複数のストライプ状活性領域に交互にNウエル27とPウエル28を形成する。Nウエル27とPウエル28は、埋込Nウエル25の上に形成される。Nウエル27は、n型不純物のイオン注入により形成され、また、Pウエル28は、ホウ素Bのようなp型不純物のイオン注入により形成される。メモリセルアレイ2の端部でPウエル28はNウエル27によって囲まれる構造を有している。また、シリコン基板21の周辺回路領域不図示にもNウエル、Pウエルが形成され、それらのN、PウエルにはMOSトランジスタが形成されるが、それらの詳細は省略する。Nウエル27は図2に示すNウエル領域Iに対応し、そこにはフローティングゲートp型MOSトランジスタ13が形成される。また、Pウエル28は図2に示すPウエル領域IIに対応し、そこにはフローティングゲートn型MOSトランジスタ14とn型MOSトランジスタ11が形成される。なお、n型不純物を注入する際にはn型不純物注入領域以外の領域をレジストパターンにより覆い、また、p型不純物を注入する際には、p型不純物注入領域以外の領域をレジストパターンにより覆う。このような不純物イオンの打ち分けにレジストパターンを使用することついては、以下のイオン注入時でも同様である。次に、図13A、図13B及び図13Cに例示する構造を形成するまでの工程を説明する。まず、犠牲酸化膜25をフッ酸により除去し、その後に、シリコン基板21の表面を熱酸化し、シリコン酸化膜29をトンネル絶縁膜29a又はゲート絶縁膜29bとして約10nmの厚さに形成する。続いて、シリコン酸化膜29の上に第1のポリシリコン膜30をCVD法により約90nmの厚さに形成する。その後、図10Bに例示するように、第1のポリシリコン膜30をパターニングし、インバータ形成領域をX方向に区画する開口30aを形成する。開口30aは、複数のSTI24の上で1つおきに形成される。これにより、1つのSTI24を跨いで1つのNウエル27から1つのPウエル28の上に達する形状のフローティングゲートFGの一部が形成される。このパターニングの際には、センスアンプ4等を含む周辺回路領域のポリシリコン膜30はエッチングにより除去される。その後に、図14A、図14B及び図14Cに例示するように、第1のポリシリコン膜30の上と開口30a内のSTI24の上に、中間絶縁膜31を形成する。中間絶縁膜31として例えばONO膜を形成する。ONO膜として、例えばCVD法により、下側シリコン酸化膜、シリコン窒化膜、上側シリコン酸化膜をそれぞれ5nm、8nm、5nmの厚さに順に形成する。続いて、フォトリソグラフィー技術とエッチングにより、センスアンプ4等を含む周辺回路から中間絶縁膜31を除去する。次に、図10C、図15A、図15B及び図15Cに例示する構造を形成するまでの工程を説明する。まず、シリコン基板21、STI24、中間絶縁膜31等の上に、第2のポリシリコン膜32をCVD法により約180nmの厚さに形成した後に、第2のポリシリコン膜32の上に反射防止膜33としてシリコン窒化膜をCVD法により形成する。この後に、反射防止膜33の上にレジストを塗布し、これを露光、現像して、ゲート電極形状を含むレジストパターンR1を形成する。ゲート電極形状には、コントロールゲートCG、ワード線WLの形状、周辺回路領域のゲート電極も含まれる。なお、周辺回路領域のゲート電極のパターニングは、コントロールゲートCG、ワード線WLのパターニングの後に行われる。続いて、レジストパターンR1をマスクに使用し、反射防止膜33、第2のポリシリコン膜32をドライエッチングし、その後にレジストパターンR1を除去する。これにより、図10D、図16A、図16B及び図16Cに示すように、メモリセルアレイ2の形成領域では、第2のポリシリコン膜32のパターニングにより、複数のSTI24を跨ぐワード線WLとコントロールゲート線CGLがSTI24の延在方向に沿って交互に形成される。また、コントロールゲート線CGLの下には、一部が既にパターニングされた第1のポリシリコン膜30からなるフローティングゲートFGが形成される。フローティングゲートFGのそれぞれは、STI24を跨いで1つのNウエル27と1つのPウエル28に重なる形状に形成される。また、フローティングゲートFGは、互いに隣接する1つのフローティングゲートp型MOSトランジスタ13及び1つのフローティングゲートp型MOSトランジスタ14により共有される。複数のワード線WLと複数のフローティングゲートFGは、ストライプ状のNウエル27の延在方向に向かって互いに間隔をおいて形成され、また、それぞれ2つずつ交互に形成されている。ワード線WLの一部は、Pウエル28の上では、図3に示した選択トランジスタSTであるn型MOSトランジスタ11のゲート電極となる。また、コントロールゲート線CGLの一部は、フローティングゲートp型MOSトランジスタ13及びフローティングゲートp型MOSトランジスタ14が共有するコントロールゲートCGとなる。次に、図17A、図17B及び図17Cに例示する構造を形成するまでの工程を説明する。まず、ワード線WL、コントロールゲートCGをマスクに使用し、Pウエル28にn型不純物をイオン注入する。これにより、Pウエル28におけるワード線WL、コントロールゲートCGの両側には、浅いn型エクステンション領域34a、34b、34cが形成される。また、ワード線WL、コントロールゲートCGをマスクに使用し、Nウエル27にp型不純物をイオン注入する。これにより、Nウエル27におけるワード線WL、コントロールゲートCGの両側には、浅いp型エクステンション領域35a、35bが形成される。なお、p型不純物をイオン注入する際には、p型不純物を導入しない領域はレジストパターン不図示により覆われる。この場合、隣り合うワード線WLの間の領域がレジストパターンにより覆われ、その領域にはp型エクステンション領域が形成されない。次に、図18A、図18B及び図18Cに例示する構造を形成するまでの工程を説明する。まず、コントロールゲートCG、フローティングゲートFG、ワード線WLの側面を熱酸化して薄いシリコン酸化膜41a、41bを形成する。続いて、コントロールゲートCG、フローティングゲートFG、ワード線WL、STI24、シリコン基板21の上に、窒化シリコン膜をCVD法により約5nmの厚さに形成する。その後に、窒化シリコン膜を異方性エッチングすることにより、コントロールゲートCG、フローティングゲートFG、ワード線WLの側壁に絶縁性のサイドウォール42a、42bとして残す。このエッチングの際には、コントロールゲートCG、フローティングゲートFG、ワード線WLの上の反射防止膜33もエッチングされて除去される。その後に、コントロールゲートCG、ワード線WL、サイドウォール34a、34bをマスクに使用し、Nウエル27にp型不純物をイオン注入し、さらに、Pウエル28にn型不純物をイオン注入する。これにより、Nウエル27におけるコントロールゲートCG及びフローティングゲートFGの両側の領域には、フローティングゲートp型MOSトランジスタ13のp型ソース領域13s、p型ドレイン領域13dが形成される。この場合、Nウエル27のうちフローティングゲートFGの下の領域がチャネル領域となる。また、Pウエル28におけるコントロールゲートCG及びフローティングゲートFGの両側には、フローティングゲートn型MOSトランジスタ14のn型ソース領域14s、n型ドレイン領域14dが形成される。この場合、Pウエル28のうちフローティングゲートFGの下の領域がチャネル領域となる。これにより、1つのメモリセルMCにおいて、p型ソース領域13sとn型ソース領域は、STI24を介して横方向に隣接し、また、p型ドレイン流域13sとp型ドレイン領域14sはSTI24を介して横方向に隣接している。また、Pウエル28におけるワード線WLは選択トランジスタSTであるn型MOSトランジスタ11のゲート電極となる。また、Pウエル28におけるワード線WLの両側には、n型MOSトランジスタ11の一対のn型ソース/ドレイン領域11a、11bが形成される。なお、隣接するワード線WLとコントロールゲート線CGLの間の一つのn型ソース/ドレイン領域11bは、フローティングゲートn型MOSトランジスタ14のn型ドレイン領域14dと共有するn型不純物拡散領域である。また、Pウエル28のうちワード線WLの下の領域がチャネル領域となる。なお、Nウエル27、Pウエル28における上記のチャネル領域の不純物濃度は、上記のようにディプレションとエンハンスが変化するように、第1のポリシリコン膜30を形成する前にシリコン基板21への不純物イオン注入により調整される。以上により、Pウエル28のうちコントロールゲート線CGLとその両側のn型ソース領域14s、n型ドレイン領域14d等により、フローティングゲートn型MOSトランジスタ14の基本構造が形成される。また、Pウエル28のうちワード線WLとその両側のn型ソース/ドレイン領域11a、11b等により、選択トランジスタSTとなるn型MOSトランジスタ11の基本構造が形成される。さらに、Nウエル27のうちコントロールゲート線CGLとその両側のp型ソース領域13s、p型ドレイン領域13d等により、フローティングゲートp型MOSトランジスタ13の基本構造が形成される。この後に、図23Aに示すように、ワード線WLの上に同じ平面形状で残された第2のポリシリコン膜32の例えば端部をエッチングにより除去して、配線接続領域30aとする。同時に、周辺回路領域では、第2のポリシリコン膜32のパターニングによりMOSトランジスタ不図示のゲート電極や配線が形成される。次に、図19A、図19B及び図19Cに例示する構造を形成するまでの工程について説明する。まず、シリコン基板21の上方にシリコン酸化膜をCVD法により約100nmの厚さに形成した後に、シリコン酸化膜を異方性エッチングする。これにより、周辺回路領域におけるゲート電極不図示の側壁に、そのシリコン酸化膜を絶縁性のサイドウォールとして残す。同時に、コントロールゲートCG、フローティングゲートFG、ワード線WLの側壁のサイドウォール42a、42bの側面に、シリコン酸化膜を絶縁性の第2のサイドウォール43a、43bとして残す。続いて、シリコン基板21の全面に、スパッタリング法により例えばコバルト膜を堆積する。その後、温度400°C~900°Cの熱処理を行い、ワード線WL、コントロールゲートCGである第2のポリシリコン膜32と、ワード線WL上の第2のポリシリコン膜32と、シリコン基板21の上面をコバルト膜とシリサイド反応させる。これにより、n型ソース領域14s、p型ソース領域13s、ソース/ドレイン領域11a、ワード線WL、コントロールゲートCG等の上面にシリサイド層44a~44hを形成する。その後、残存したコバルト膜をフッ酸等を用いて除去する。以上の工程により、バルクプロセスが完了し、メモリセルアレイ領域のうちストライプ状の活性領域34には、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14がSTI24を介して隣に形成される。この場合、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14は、フローティングゲートFGとコントロールゲートCGを共有する。さらに、フローティングゲートn型MOSトランジスタ13のドレイン領域13dは、選択トランジスタSTのn型MOSトランジスタ11の一方のソース/ドレイン領域11bと共有の不純物拡散領域となる。次に、図20A、図20B、図21A及び図21Bに例示する構造を形成するまでの工程を説明する。なお、図20Bは、図10FのIX-IX線から見た断面図である。まず、シリコン基板21の全面にエッチングストップ膜46としてシリコン窒化膜をCVD法により約20nmの厚さに形成する。その後に、エッチングストップ膜46の上に、第1層間絶縁膜47としてBPSG膜をCVD法により約1600nmの厚さに形成する。その後に、CMP法により第1層間絶縁膜47の露出した上面を平坦化する。続いて、第1層間絶縁膜47上にフォトリソグラフィー法によりレジストパターン不図示を形成する。そのレジストパターンは、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14のソース領域13s、14s、ドレイン領域13d、14dと、n型MOSトランジスタ11のうちビット線接続側のソース/ドレイン領域11aとの上に開口部を有する。続いて、そのレジストパターンをマスクに使用して、第1層間絶縁膜47をエッチングすることにより、第1~第5のコンタクトホール47a~47eを形成する。続いて、エッチング条件を変え、第1~第5のコンタクトホール47a~47eを通してエッチングストップ膜46をエッチングしてソース領域13s、14s、ドレイン領域13d、14dとソース/ドレイン領域11aのそれぞれの表面のシリサイド層44a~44eを露出させる。その後に、第1~第5のコンタクトホール47a~47eの内面と第1層間絶縁膜47の上面の上に、チタンTi膜、窒化チタンTiN膜をそれぞれ30nm、20nmの厚さに例えばCVD法により形成する。さらに、窒化チタン膜の上にタングステンW膜を形成する。タングステン膜は、第1~第5のコンタクトホール47a~47e内を充填する厚さ、例えば300nmの厚さに形成する。さらに、第1層間絶縁膜47上のW膜、TiN膜、Ti膜をCMP法により除去するとともに、第1層間絶縁膜47の上面を平坦化する。これにより、図10Eに例示するような、第1~第5のコンタクトホール47a~47e内に残されたW膜、TiN膜、Ti膜を第1~第5の導電性プラグ48a~48eとして使用する。この工程において、図23Bに示すように、ワード線WLの端部にも第4のコンタクトホール47iと第6の導電性プラグ48iが形成される。その後に、第1層間絶縁膜39と導電性プラグ41a~41fの上に、第1属膜を形成する。第1金属膜は、下から順に、Ti膜、TiN膜、アルミニウムAl膜、Ti膜、TIN膜をそれぞれ例えばスパッタ法により60nm、30nm、360nm、5nm、70nmの厚さに形成した構造を有する。この後に、第1金属膜をパターニングすることにより一層目の配線、一層目の導電性パッドを形成する。その一層目の配線として、図10Fに例示するように、フローティングゲートp型MOSトランジスタ13とフローティングゲートn型MOSトランジスタ14の互いのドレイン領域13d、14d上の第2、第5の導電性プラグ48b、48eを互いに接続するnp領域接続配線49bが形成される。また、図23Bに示すように、第6の導電性プラグ48iを介してワード線WLに接続されるワード配線49i、その他の一層目配線不図示が形成される。一層目の導電性パッドとして、ソース領域13s、14sの上の第1、第4の導電性プラグ41a、41d上に孤立して形成される第1、第2ソースパッド49a、49dが形成される。さらに、n型MOSトランジスタ11のビット線接続側のソース/ドレイン領域11aの上の第5の導電性プラグ48cの上からNウエル27、Pウエル28の間のSTI24の上に伸びるビット線接続パッド49cが形成される。次に、図23B、図10G、図10Hに例示する構造を形成するまでの工程を説明する。まず、上記の一層目の配線、導電性パッドと第1層間絶縁膜47の上に、高密度プラズマCVD法によりシリコン酸化膜50aを形成し、さらに、TEOSを使用するCVD法によりシリコン酸化膜50bを形成する。それらの二層のシリコン酸化膜を第2層間絶縁膜50として使用する。続いて、第2層間絶縁膜50のうち第1、第2のソースパッド49a、49d、ビット線接続パッド49cのそれぞれの上に第1~第3のビアホールを形成し、さらに、第1~第3のビアホール内に二層目の第1~第3の導電性ビア51a、51d、51cを形成する。その後に、第2層間絶縁膜50と第1~第3の導電性ビア51a、51d、51c等の上に、第1金属膜と同じ積層構造の第2金属膜を形成する。さらに、第2金属膜をパターニングすることにより、第1の導電性ビア51d等を介してフローティングゲートp型MOSトランジスタ13のソース領域13sに接続されるp側電源配線VpLが形成される。同時に、第1の導電性ビア51a等を介してフローティングゲートn型MOSトランジスタ14のソース領域14sに接続されるn側電源配線VnLが形成される。さらに、第3の導電性ビア51c、ビット線接続パッド49c等を介してn型MOSトランジスタ11の一方のソース/ドレイン領域11aに接続されるビット線BLが形成される。さらに、その他の配線61a、62aが形成される。以上により、図2、図3に示す等価回路で示されるメモリセルMCが形成される。その後に、第2~第6層間絶縁膜52~56を形成し、さらにそれらの間に三層目~五層目の配線62a、62b、63a、64b、パッド等を形成する。第3~第5層間絶縁膜52~55は、第2層間絶縁膜50と同じ二層構造を有する。また、第6層間絶縁膜56として、プラズマCVD法により窒化シリコン膜が形成される。次に、上記のメモリセルアレイ2の他のデータ書き込み方法を説明する。第2の書き込み方法は表7のように電圧が制御される。即ち、待機状態から書き込みモードに変わった時に、非選択のメモリセルMCに接続されるビット線BLに電圧Vccを印加し、選択されるメモリセルMCに接続されるビット線BLを0Vとする。次に、コントロールゲート線CGLに正電圧、例えば9Vを印加し、そのメモリセルのp側電源線VpLとn側電源線VnLに正電圧、例えば5Vを印加する。ここで、p側電源線VpLに5Vを印加すると、フローティングゲートp型MOSトランジスタ13のp型ソース領域13sとその下のNウエル27の接合が順方向となるので、そのNウエル27の電圧も5Vとなる。そして、選択されるメモリセルMCに接続されるワード線WLの電圧をVccに印加する。このような条件によれば、フローティングゲートn型MOSトランジスタ14において、チャネルホットエレクトロンが発生するので、書き込みがなされる。さらに、フローティングゲートp型MOSトランジスタ13においてバンド間トンネリング等の現象が生じ、書き込みがなされる。一方、非選択のメモリセルMCの書き込みは回避される。これは、選択されるメモリセルMCに限って、そのインバータ12の出力ノード15とNウエル27の電位差が5Vとなり、出力ノード15とn側電源線VnLの間の電位差が5Vとなるからである。また、非選択のメモリセルMCでは、選択トランジスタSTがオフしているため、出力ノード15に該当する部分がフローティングとなるからである。このような書き込み方法によれば、特定のp側電源線VpL、n側電源線VnL、コントロールゲート線CGLに電圧を印可する必要がないので、p側電源線VpL同士、n側電源線VnL同士、コントロールゲート線CGL同士を回路上束ねることができる。これにより、p側電源線VpL等の制御回路を簡素化することができ、制御回路の面積を縮小することができる。第3の書き込み方法は、表8のように制御される。待機状態から書き込み時に変わった時に、非選択のメモリセルMCに接続されるビット線BLに電圧Vccを印加し、選択されるメモリセルMCに接続されるビット線BLを0Vとする。待機状態から書き込みモードに変わった時に、選択されたメモリセルMCに接続されるコントロールゲート線CGLに電圧9Vを印加し、選択するメモリセルMCに接続するn側電源線VnLに電圧-9Vを印加する。ここで、n側電源線VnLに-9Vが印加されるとPウエル28にも-9Vが印加される。これは、第2の書き込み方法と同じpn接合の順方向バイアスとなるからである。このような条件によれば、選択されたメモリセルMCのフローティングゲートn型MOSトランジスタ14において、FNトンネリングが生じて電子がPウエル28からフローティングゲートFGに注入される。このような書き込み方法によれば。最初に示した書き込み方法に比べて、書き込みに必要とされる電流が少ないため、消費電流を小さくすることができる。これにより、昇圧のためのポンプ回路の面積を小さくすることができる。以上のような3つの書き込み方法において、製造条件、特にNウエル27、Pウエル28、チャネル領域のドーズ量、ソース領域、ドレイン領域の形成のためのイオンインプラント条件は、それぞれの書き込み方法に対して最適化される必要がある。次にベリファイについて説明する。図3において、不揮発性メモリセルであるメモリセルMCにおける書き込みベリファイ時、消去ベリファイ時のそれぞれの印加電圧を括弧書きで示している。ベリファイは原則として読み出しと同じ動作である。書き込みベリファイは、上記の書き込み動作後にメモリセルMCが書き込み状態、即ちフローティングゲートFGに電子が外部から積極的に注入された状態になっていることを確認するために行われる。書き込みベリファイの場合には、コントロールゲートCGに電源電圧Vccが印加されて上記の読み出しが行われる。このような状態で、メモリセルMCが書き込み状態であるとセンスアンプ4により行われると書き込みが終了するが、消去状態と判定されると書き込み動作が再び行われる。また、消去ベリファイは、上記の消去動作後にメモリセルMCが消去状態、即ちフローティングゲートFGに電子が抜かれた状態になっていることを確認するために行われる。消去ベリファイの場合には、コントロールゲートCGに負の電源電圧-Vccが印加されて上記の読み出しが行われる。このような状態で、メモリセルMCが消去状態であるとセンスアンプ4により行われると消去が終了するが、書き込み状態と判定されると消去動作が再び行われる。第2の実施の形態図24A、図24Bは、第2実施形態に係る半導体装置のメモリセル領域に配線を形成する前の状態と、配線を形成した後の状態を示す平面図である。また、図25は、図24BのXI-XI線断面図である。図24A,24B、図25において、図10A~図10H、図11~図22と同じ符号は同じ要素を示している。図24Aにおいて、Nウエル27のうち互いに隣接して形成しようとワード線WLの間の領域には、STI24が拡張して形成され、Nウエル27の両側のSTI24を平面H字形状となる構造を有している。これは、Nウエル27のうちワード線WLの間の領域にはp型ソース/ドレイが形成されないからである。これにより、図25に示すように、インバータ12のフローティングゲートp型MOSトランジスタ13同士がSTI24を介して分離される。これにより、フローティングゲートp型MOSトランジスタ13のp型ソース領域13sとp型ドレイン領域13dを形成するためのイオン注入の際に使用するレジストマスクは、ワード線WLの間の領域を覆わずに開口を広げてもよくなり、開口部をとぎれさせることがなくなる。これによりレジストマスク形成時の露光マスクレチクルの位置合わせがし易くなる。また、行方向の複数形成されるフローティングゲートp型MOSトランジスタ13の素子分離を第1実施形態に比べてより確実に行うことができる。第3の実施の形態図26A、図26Bは、第3実施形態に係る半導体装置のメモリセル領域に配線を形成する前の状態と、配線を形成した後の状態を示す平面図である。図26A,26Bにおいて、図10A~図10H、図11~図22と同じ符号は同じ要素を示している。図26Aにおいて、列方向図2のY方向に形成される複数のNウエル27とPウエル28は、2つずつ交互に形成されている。隣接するNウエル27同士の間、隣接するPウエル28同士の間、隣接するNウエル27とPウエル28の間には、それぞれ素子分離用のSTI24が形成されている。なお、STI2は、第2実施形態と同様に、フローティングゲートp型MOSトランジスタ13同士の間の領域にも形成されている。これにより2つのNウエル27の間を中心にして線対称にメモリセルMCが形成されるので、列方向に間隔をおいて形成されるメモリセルMCのうち、2つNウエルの間のSTI24の上に形成されるn側電源線VnLを1つで共有することができる。従って、本実施形態によれば、メモリセルアレイ2において、第1実施形態に比べて余裕をもって配線を配置することができる。但し、第1実施形態に示した第3の書き込み方法を採用することはできない。これは、表8に示すような隣接するメモリセルMCのn側電源線VnLが同一電圧になるので隣接するメモリセルMCを区別して書き込みすることができなくなるからである。上記の各実施形態において、フローティングゲートp型MOSトランジスタとフローティングゲートn型MOSトランジスタのそれぞれのソース、ドレインは読み出し状態における定義である。従って、書き込みモード、消去モードでは、キャリアの移動状態によりソース、ドレインが変わることがあるが、理解を容易にするために原則として読み出し状態で統一して説明している。以上述べた各実施形態によれば、メモリセルにおける第1導電型MOSトランジスタと第2導電型MOSトランジスタのそれぞれに設けられるフローティングゲートとコントロールゲートを共有している。このため、フローティングゲートに電荷を外部から注入する場合とフローティングゲートから電荷を抜いた場合では、第1導電型MOSトランジスタと第2導電型MOSトランジスタのそれぞれのゲート電圧ドレイン電流特性をディプレション型、エンハンス型に変えることができる。これにより、第1導電型MOSトランジスタと第2導電型MOSトランジスタの双方のドレインを接続するノードにおける電圧の変化の違いによってデータを読むことができる。例えば、そのノードに選択トランジスタを介して接続されるビット線に電源電圧Vccの約1/2の初期電圧を印加する。さらも、第1導電型MOSトランジスタのソースに電源電圧Vccを印加し、第2導電型MOSトランジスタのソースに接地電位GNDを印加する。これにより、フローティングゲートの電荷量の違いにより、ビット線の電圧が電源電圧Vccに向かって上昇する場合と、接地電圧GNDに向かって下降する場合に分けられ、その違いをデータとしてセンスアンプが読み出す。これにより、読み出し処理の初期においてビット線を電源電圧Vccまで上昇させるために必要なプリチャージ時間が不要となり、また、データ読み出し時のビット線の電圧の変化が少なくなってセンスアンプによる読み出し開始時間までの待機時間が短くなる。これにより、読み出しの動作速度が速くなる。しかも、ビット線の放充電が小さくなって消費電力を少なくすることができる。また、そのようなメモリセルでは、フローティングゲートがデータの蓄積部となるので、メモリセル内に他の電荷蓄積素子を設ける必要がなくなる。なお、第1導電型はn型、p型の一方を示し、第2導電型はn型、p型の他方を示している。ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。次に、本発明の実施形態について特徴を付記する。付記1複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、前記メモリセルは、フローティングゲート、コントロールゲート、第1導電型ソース及び第1導電型ドレインを有する第1導電型MOSトランジスタと、前記フローティングゲート、前記コントロールゲート、第2導電型ソース及び第2導電型ドレインを有する第2導電型MOSトランジスタと、前記第1導電型ドレイン及び前記第2導電型ドレインに接続される第1のソース/ドレイン、第2のソース/ドレイン、及びゲートを有する選択トランジスタと、前記第1導電型ソースに接続される第1電源線と、前記第2導電型ソースに接続される第2電源線と、前記選択トランジスタの前記第2のソース/ドレインに接続されるビット線と、前記選択トランジスタの前記ゲートに接続されるワード線と、を有する半導体装置。付記2前記フローティングゲートに電荷が注入された状態では、前記第1導電型MOSトランジスタはディプレション型となり、前記第2導電型MOSトランジスタはエンハンス型となり、前記フローティングゲートから電荷が抜かれた状態では、前記第1導電型MOSトランジスタはエンハンス型となり、前記第2導電型MOSトランジスタはディプレション型となることを特徴とする付記1に記載の半導体装置。付記3前記周辺回路は、前記メモリセルに蓄積されたデータの読み出し処理において、前記選択トランジスタをオンする前に、前記第1電源線に第1電圧を印加し、前記第2電源線に第2電圧を印加し、さらに、前記第1電圧と前記第2電圧の間の大きさの第3電圧を前記ビット線に印加する制御回路を有することを特徴とする付記1に記載の半導体装置。付記4前記周辺回路は、前記読み出し処理において、前記選択トランジスタをオンした後に、前記ビット線の電圧とリファレンス電圧を比較し、前記メモリセルに記憶されたデータを読み出すセンスアンプを有することを特徴とする付記1又は付記2に記載の半導体装置。付記5前記第1導電型MOSトランジスタの前記第1導電型ソースと前記第1導電型ドレインは、半導体基板に形成される第2導電型ウエル内の第1チャネル領域の両側に形成され、前記第2導電型MOSトランジスタの第2導電型ソースと前記第2導電型ドレインは、前記半導体基板に形成される第1導電型ウエル内の第2チャネル領域の両側に形成され、前記フローティングゲートは、前記第2導電型ウエルと前記第1導電型ウエルの間に形成される素子分離絶縁層を跨いで、前記第1チャネル領域と前記第2チャネル領域の上方に形成され、前記コントロールゲートは、前記フローティングゲートの上に中間絶縁膜を介して形成され、前記選択トランジスタの前記第1のソース/ドレインと前記第2のソース/ドレインは、前記第1導電型ウエル内の第3チャネル領域の両側に形成され、前記選択トランジスタの前記ゲートは、前記半導体基板の上方に形成される前記ワード線の一部を兼用して形成されることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。付記6前記選択トランジスタの第1のソース/ドレインと前記第2導電型MOSトランジスタの前記第2導電型ドレインは、前記第1導電型ウエル内の同じ第2導電型不純物領域から形成されることを特徴とする付記5に記載の半導体装置。付記7前記半導体基板内の前記第1導電型ウエルと前記第2導電型ウエルは、ストライプ状に形成され、横方向に素子分離絶縁膜を介して交互に形成されていることを特徴とする付記5又は付記6に記載の半導体装置。付記8前記第1導電型ウエルはストライプ状に形成され、前記第2導電型ウエルは素子分離絶縁層に囲まれて前記第1導電型ウエルに隣接して形成されることを特徴とする付記5又は付記6に記載の半導体装置。付記9隣接する2つのメモリセルのそれぞれの前記選択トランジスタの前記第2のソース/ドレインは、前記第1導電性型ウエル内で同じ第2導電型不純物領域から形成されることを特徴とする付記5又は付記6に記載の半導体装置。付記10前記半導体基板内の前記第1導電型ウエルと前記第2導電型ウエルは、それぞれ素子分離絶縁層を介して2つずつ横方向に交互に分離して形成され、隣接する前記第1導電型ウエルのそれぞれの中に形成される隣接する第2導電型MOSトランジスのそれぞれの第2導電型ソースは、前記半導体基板の上方に形成される同じ前記第2電源線に接続されることを特徴とする付記5乃至付記9のいずれか1つに記載の半導体装置。付記11前記メモリセルにおいて、前記第1導電型ドレインと前記第2導電型ドレインは、前記素子分離絶縁層の上を跨いで形成される配線を介して接続されることを特徴とする付記4乃至付記9のいずれか1つに記載の半導体装置。付記12前記第1導電型MOSトランジスタはp型MOSトランジスタで、前記第2導電型MOSトランジスタはn型MOSトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記コントロールゲートに正電圧を印可し、前記第1の電源線に負電圧を印可し、前記ワード線及び前記ビット線に0Vを印加し、前記第2の電源線をフローティング状態にすることを特徴とする付記1乃至付記11に記載の半導体装置。付記13前記第1導電型MOSトランジスタはp型MOSトランジスタで、前記第2導電型MOSトランジスタはn型MOSトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記第1の電源線及び前記第2の電源線の双方に第1の正電圧を印可し、前記コントロールゲートに前記第1の正電圧よりも高い第2の正電圧を印可し、前記ビット線に0Vを印加し、前記ワード線に電源電圧を印加することを特徴とする付記1乃至付記11に記載の半導体装置。付記14前記第1導電型MOSトランジスタはp型MOSトランジスタで、前記第2導電型MOSトランジスタはn型MOSトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記コントロールゲートに正電圧を印可し、前記第2の電源線に負電圧を印可し、前記ビット線、前記ワード線及び前記第1の電源線のそれぞれをフローティング状態にすることを特徴とする付記1乃至付記11に記載の半導体装置。付記15前記電荷は電子であることを特徴とする付記1乃至付記14のいずれか1つに記載の半導体装置。"