"金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第1電極と第2電極とを備える可変抵抗素子に対して、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態を、電圧の印加により二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態が、前記フォーミング処理を行うことで低抵抗化され、前記可変抵抗素子は、前記可変抵抗状態において、前記抵抗状態を不揮発的に保持することが可能であり、前記フォーミング処理が、前記可変抵抗素子が低抵抗化する閾値電圧より低い電圧振幅の第1パルスを前記可変抵抗素子の前記第1及び第2電極間に印加する第1ステップと、前記第1ステップの後、前記第1パルスと同極性であって前記閾値電圧以上の電圧振幅の第2パルスを前記可変抵抗素子の前記第1及び第2電極間に印加する第2ステップとを含むことを特徴とする可変抵抗素子のフォーミング処理方法。前記第1ステップにおける前記第1パルスの印加、及び、前記第2ステップにおける前記第2パルスの印加が、前記第1パルスの終端と前記第2パルスの始端を一致させ、連続して行われることを特徴とする請求項1に記載の可変抵抗素子のフォーミング処理方法。前記第1パルスが、その電圧振幅が徐々に増加するパルスであることを特徴とする請求項1または2に記載の可変抵抗素子のフォーミング処理方法。前記可変抵抗体が、n型の導電性を呈する金属酸化物で構成されていることを特徴とする請求項1~3の何れか一項に記載の可変抵抗素子のフォーミング処理方法。前記可変抵抗体が、Ti、Ta、Hf、Zrの中から選択される金属の酸化物を含んで構成されていることを特徴とする請求項4に記載の可変抵抗素子のフォーミング処理方法。前記第1電極の仕事関数が4.5eV以下であり、前記第2電極の仕事関数が4.5eV以上であることを特徴とする請求項1~5の何れか一項に記載の可変抵抗素子のフォーミング処理方法。金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第1電極と第2電極とを備える可変抵抗素子、及び、一つの制御端子と一つの入出力端子対とを備える選択トランジスタから構成されるメモリセルを有し、前記可変抵抗素子は、フォーミング処理を行うことにより、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態が、前記フォーミング処理前の初期高抵抗状態から低抵抗化された可変抵抗状態へ変化し、前記可変抵抗状態の前記可変抵抗素子の前記第1及び第2電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記可変抵抗素子の前記第1電極及び前記第2電極の何れか一方と、前記選択トランジスタの前記入出力端子対の一端とを接続して、前記メモリセルが構成され、複数の前記メモリセルを行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイ、同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線、同一列に配列された前記メモリセルの前記可変抵抗素子の前記第1電極及び前記第2電極の何れか他方同士を接続する、列方向に延伸するビット線、前記メモリセルの前記選択トランジスタの前記入出力端子対の他端同士を接続する、行または列方向に延伸するコモン線、前記フォーミング処理対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、前記フォーミング処理対象として選択された前記メモリセルに接続する前記ビット線と前記コモン線を介して、前記選択されたメモリセルの両端に前記フォーミング処理に必要な電圧を印加するフォーミング電圧印加回路、及び、前記フォーミング処理対象の前記可変抵抗素子に対し、前記可変抵抗素子の前記第1及び第2電極間に印加される電圧が前記可変抵抗素子が低抵抗化する閾値電圧より低くなるように設定された第1パルスの印加後、連続して、前記可変抵抗素子の前記第1及び第2電極間に印加される電圧が前記第1パルスと同一極性であって前記閾値電圧以上となるように設定された第2パルスが印加されるように前記フォーミング電圧印加回路を制御する制御回路を備えることを特徴とする不揮発性半導体記憶装置。前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第2パルスの印加中に、未だ前記フォーミング処理が完了していない他の少なくとも一の前記可変抵抗素子に前記第1パルスを印加することを特徴とする請求項7に記載の不揮発性半導体記憶装置。前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第2パルスの印加中に、未だ前記フォーミング処理が完了していない他の全ての前記可変抵抗素子に前記第1パルスを予め印加することを特徴とする請求項8に記載の不揮発性半導体記憶装置。前記第1パルスが、その電圧振幅が徐々に増加するパルスであることを特徴とする請求項7~9の何れか一項に記載の不揮発性半導体記憶装置。前記可変抵抗体が、n型の導電性を呈する金属酸化物で構成されていることを特徴とする請求項7~10の何れか一項に記載の不揮発性半導体記憶装置。前記可変抵抗体が、Ti、Ta、Hf、Zrの中から選択される金属の酸化物を含んで構成されていることを特徴とする請求項11に記載の不揮発性半導体記憶装置。前記第1電極の仕事関数が4.5eV以下であり、前記第2電極の仕事関数が4.5eV以上であることを特徴とする請求項7~12の何れか一項に記載の不揮発性半導体記憶装置。非特許文献1および2では、可変抵抗素子のフォーミング処理を行うのにDCスイープを用いて行っている以下DCフォーミングと称す。即ち、可変抵抗素子に印加される電圧を所定の電圧まで徐々に上げて可変抵抗素子を低抵抗化しフォーミング処理を行っている。このため、非常に長い時間を要することが類推される。実際のRRAMでは数百M~数Gビットのメモリセルが搭載されることが予想されるため、これではフォーミング処理を行うのに莫大な時間を労してしまう。このようなDCフォーミングという手法は現実的ではないため、一般には数十ns~数百μsの矩形の電圧パルスを印加してフォーミング処理を行う以下パルスフォーミングと称すことが想定されている。本願発明者らはパルスフォーミングを用いて、可変抵抗素子のスイッチング動作について詳細な検討を行った。その結果、安定なスイッチング動作を実現するために必要な書き換え電流が、DCフォーミングで行ったものとパルスフォーミングで行ったものでは異なっており、パルスフォーミングの場合の方が数倍の書き換え電流が必要なことが判明した。この理由としては様々な要因が考えられるが、フォーミングを行って形成されるフィラメントパスの電気的性質もしくはまた構造的性質が、DCフォーミングとパルスフォーミングで異なっていることが推定される。大きな書き換え電流は様々な点で不利益をもたらす。例えば、正常なスイッチング動作をさせるために、高い電流駆動能力を備えた選択トランジスタが必要となるため選択トランジスタのサイズを大きくせざるを得ず、したがってメモリセルが大面積となるため大容量メモリの実現が極めて困難になる。今後、益々需要が高まると予想される動画ファイルなどの大きなデータの取り扱いには不向きとなってしまう。さらに、必要な書き換え電流が大きいと、書き換え電圧印加回路等の周辺回路も大きくなり、したがってチップサイズも大きくなってしまうため、低コスト不揮発性メモリの提供が困難になる。また、消費電力も当然ながら大きくなってしまうため、携帯端末等の低消費電力が求められるモバイル機器への搭載は大変難しくなることが予想される。本発明は、上記の状況を鑑みてなされたものであり、その目的は、金属酸化物を可変抵抗体として用いた可変抵抗素子のスイッチング動作に先立って行われるフォーミング処理において、パルスフォーミング程度の極めて短時間の電圧印加で、スイッチング動作時の書き換え電流を、DCフォーミングで達成される書き換え電流程度に抑えることのできるフォーミング処理方法、及び、当該フォーミング処理方法を実施可能であり、小さな書き換え電流で安定的にスイッチング動作が可能な不揮発性半導体記憶装置を提供することにある。本願発明者らは、鋭意研究により、パルスフォーミング程度に短い時間で、DCフォーミングの場合と同程度に小さな書き換え電流値で動作しうる新規なフォーミング方法を導き出した。本発明は当該知見に基づくものである。尚、当該フォーミング方法の詳細については、発明を実施するための形態において後述する。上記目的を達成するための本発明に係る可変抵抗素子のフォーミング処理方法は、金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第1電極と第2電極とを備える可変抵抗素子に対して、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態を、電圧の印加により二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態が、前記フォーミング処理を行うことで低抵抗化され、前記可変抵抗素子は、前記可変抵抗状態において、前記抵抗状態を不揮発的に保持することが可能であり、前記フォーミング処理が、前記可変抵抗素子が低抵抗化する閾値電圧より低い電圧振幅の第1パルスを前記可変抵抗素子の前記第1及び第2電極間に印加する第1ステップと、前記第1ステップの後、前記第1パルスと同極性であって前記閾値電圧以上の電圧振幅の第2パルスを前記可変抵抗素子の前記第1及び第2電極間に印加する第2ステップとを含むことを特徴とする。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第1ステップにおける前記第1パルスの印加、及び、前記第2ステップにおける前記第2パルスの印加が、前記第1パルスの終端と前記第2パルスの始端を一致させ、連続して行われることが好ましい。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第1パルスが、その電圧振幅が徐々に増加するパルスであることが好ましい。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記可変抵抗体が、n型の導電性を呈する金属酸化物で構成されていることが好ましい。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記可変抵抗体が、Ti、Ta、Hf、Zrの中から選択される金属の酸化物を含んで構成されていることが好ましい。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法は、更に、前記第1電極の仕事関数が4.5eV以下であり、前記第2電極の仕事関数が4.5eV以上であることが好ましい。上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、金属酸化物で構成される可変抵抗体と、前記可変抵抗体を挟持する第1電極と第2電極とを備える可変抵抗素子、及び、一つの制御端子と一つの入出力端子対とを備える選択トランジスタから構成されるメモリセルを有し、前記可変抵抗素子は、フォーミング処理を行うことにより、前記可変抵抗素子の前記第1及び第2電極間の抵抗状態が、前記フォーミング処理前の初期高抵抗状態から低抵抗化された可変抵抗状態へ変化し、前記可変抵抗状態の前記可変抵抗素子の前記第1及び第2電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記可変抵抗素子の前記第1電極及び前記第2電極の何れか一方と、前記選択トランジスタの前記入出力端子対の一端とを接続して、前記メモリセルが構成され、複数の前記メモリセルを行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイ、同一行に配列された前記メモリセルの前記選択トランジスタの前記制御端子同士を接続する、行方向に延伸するワード線、同一列に配列された前記メモリセルの前記可変抵抗素子の前記第1電極及び前記第2電極の何れか他方同士を接続する、列方向に延伸するビット線、前記メモリセルの前記選択トランジスタの前記入出力端子対の他端同士を接続する、行または列方向に延伸するコモン線、前記フォーミング処理対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、前記フォーミング処理対象として選択された前記メモリセルに接続する前記ビット線と前記コモン線を介して、前記選択されたメモリセルの両端に前記フォーミング処理に必要な電圧を印加するフォーミング電圧印加回路、及び、前記フォーミング処理対象の前記可変抵抗素子に対し、前記可変抵抗素子の前記第1及び第2電極間に印加される電圧が前記可変抵抗素子が低抵抗化する閾値電圧より低くなるように設定された第1パルスの印加後、連続して、前記可変抵抗素子の前記第1及び第2電極間に印加される電圧が前記第1パルスと同一極性であって前記閾値電圧以上となるように設定された第2パルスが印加されるように前記フォーミング電圧印加回路を制御する制御回路を備えることを特徴とする。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第2パルスの印加中に、未だ前記フォーミング処理が完了していない他の少なくとも一の前記可変抵抗素子に前記第1パルスを印加することが好ましい。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記フォーミング電圧印加回路は、前記フォーミング処理対象として選択された複数の前記可変抵抗素子のうち、一の前記可変抵抗素子に対する前記第2パルスの印加中に、未だ前記フォーミング処理が完了していない他の全ての前記可変抵抗素子に前記第1パルスを予め印加することが好ましい。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第1パルスが、その電圧振幅が徐々に増加するパルスであることが好ましい。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、n型の導電性を呈する金属酸化物で構成されていることが好ましい。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、Ti、Ta、Hf、Zrの中から選択される金属の酸化物を含んで構成されていることが好ましい。上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第1電極の仕事関数が4.5eV以下であり、前記第2電極の仕事関数が4.5eV以上であることが好ましい。上記特徴の本発明に係る可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置によれば、フォーミング処理時において、可変抵抗素子の低抵抗化が生じない電圧範囲内で電圧を印加する第1ステップと、第1ステップの後、可変抵抗素子の低抵抗化が生じる電圧以上の電圧を印加する第2ステップとを含むことで、フォーミング処理後の、スイッチング動作時における書き換え電流をDCフォーミングの場合と同程度に低くすることが可能になる。これにより、上記方法でフォーミング処理がされた可変抵抗素子をメモリセルに備えることで、メモリセルの面積を小さくすることができ、大容量RRAMの製造が可能となる。また、低消費電力で動作するRRAMの製造が可能になる。更に、書き換え電圧印加回路等の周辺回路も小さくすることができ、低コストのRRAMの製造が可能になる。そして、上記特徴の本発明に係る不揮発性半導体記憶装置では、当該装置自身が、上記のフォーミング処理方法を実施可能に構成されているため、大容量で、低消費電力で、且つ、低コストのRRAMを容易に実現することができる。従って、本発明に依れば、パルスフォーミング程度の極めて短時間の電圧印加で、スイッチング動作時の書き換え電流がDCフォーミングで達成される書き換え電流程度に抑えられるフォーミング処理方法が提供され、また、これにより、小さな書き換え電流で安定的にスイッチング動作が可能な不揮発性半導体記憶装置を実現することができる。以下に、本発明に係る不揮発性半導体記憶装置以下、適宜本発明装置と称すおよびそのフォーミング処理方法以下、適宜本発明方法と称すの一実施形態につき、図面に基づいて詳細に説明する。第1実施形態図1に、本発明装置および本発明方法において使用する可変抵抗素子2の基本的な構成例を模式的に示す。図1a、bの各例に示すように、可変抵抗素子2は、金属酸化物で構成される可変抵抗体3が、第1電極4、及び、第2電極5により挟持されて構成される。特に、図1aでは、可変抵抗素子の構造として、最も簡単なプレーナ型構造の素子を例示しているが、本発明を使用可能な可変抵抗素子としては、当該プレーナ型構造に限定されるものではなく、例えば、図1bに示すように、開口部を有する平板電極第1電極4と、当該開口部の中心に位置する柱状電極第2電極5と、当該平板電極4と柱状電極5の間に挟持された環状の可変抵抗体3で構成されてもよい。つまり、二つの電極4と5の間に可変抵抗体3が挟持された二端子構造の素子であればよい。本実施形態では、仕事関数の異なる二つの電極便宜的に、仕事関数の小さい方を第1電極、仕事関数の大きい方を第2電極とする。を用い、例えば、図1aに示すプレーナ型構造では、第1電極4を上部電極とし、第2電極5を下部電極とする。また、可変抵抗体3としては、n型の導電性を示す金属酸化物を使用する。可変抵抗体3として使用できるn型の金属酸化物として、例えば、Ti,Ta,Hf,Zrの中から選択される金属の酸化物が挙げられる。本実施形態では、可変抵抗体3として酸化ハフニウムHfOxを使用した可変抵抗素子2について説明する。可変抵抗体3としてn型の金属酸化物を使用した場合、第1電極4は、可変抵抗体3との界面でオーミック接合となる程度に仕事関数の小さい導電性材料で形成され、第2電極5は、可変抵抗体3との界面で非オーミック接合例えば、ショットキー接合となる程度に仕事関数の大きい導電性材料で形成される。具体的な仕事関数の値は、可変抵抗体3の酸化物中の酸素欠損の発生によって生じる電子捕獲準位との関係で定まるが、n型の金属酸化物の場合、第1電極4の仕事関数としては4.5eV以下が望ましく、第2電極5の仕事関数としては4.5eV以上が望ましい。上記条件を満足する金属のうち半導体プロセスで使用できる電極材料として、例えば、第1電極4には、Ti4.2eV、Hf3.9eV、Al4.1eV、Ta4.2eV等が、第2電極5には、W4.5eV、Ni5eV、TiN4.7eV、WN5eV、NiSi4.9eV、TaCxNy4.4~4.8eV等が挙げられる。尚、各材料の後の括弧内の数字は仕事関数を示す。本実施形態では、一例として、可変抵抗体3がHfOxの場合において、第1電極4としてTiを、第2電極5としてTiNを使用した可変抵抗素子2について説明する。上記金属酸化物を可変抵抗体とする可変抵抗素子2は、製造直後においては、スイッチング動作の抵抗変化範囲よりも高抵抗な初期高抵抗状態にあり、両電極4、5間に通常の書き込み条件での電圧印加を行っても抵抗変化スイッチング動作は生じない。可変抵抗素子2をスイッチング動作可能な可変抵抗状態に初期化低抵抗化するフォーミング処理を行うことで、可変抵抗体3内部にスイッチング動作時の電流書き換え電流の流れる電流経路フィラメントパスが形成され、スイッチング動作が可能となる。一旦フィラメントパスが形成されると、両電極4、5間への電圧印加によるフィラメントパス内の酸素欠損の発生消滅により、抵抗状態が可逆的に変化すると考えられている。図2に本発明方法の説明で使用するメモリセル6の回路構成の具体例を示す。図2に示すように、メモリセル6は、図1に示す可変抵抗素子2とトランジスタ7を接続した、所謂1T1R構造を有してなる。トランジスタ7は、ゲート電圧Vgを制御することでフォーミング処理時において可変抵抗素子2に流れる電流量を制限する役割を有している。ここで、可変抵抗素子2に流れる電流量を制限しない場合、フォーミング時に過剰な電流が可変抵抗素子2内を流れ、適切なフィラメントパスが形成されず素子が破壊されてしまい、その後のスイッチング現象が発現しない。このため、電流量を制限する何からの手段は必要であるが、それは、上記のトランジスタ7を可変抵抗素子2に接続する方法に限られるものではなく、例えば電流源側で制限する手段を適用することも可能である。図2に示すメモリセル6のフォーミング処理においては、トランジスタ7のゲートにゲート電圧Vgを印加し、可変抵抗素子2に流れる電流量の最大値を所定の制限値に設定した状態で、フォーミング電圧Vformを可変抵抗素子2のトランジスタ7と接続しない一端側から印加する。以下に、従来のDCフォーミング、従来のパルスフォーミング、及び、本発明方法により可変抵抗素子2のフォーミング処理を行った場合を比較した結果を説明する。先ず、DCフォーミングでは、トランジスタ6のゲートにVgとして1Vを印加した状態で、フォーミング電圧Vformを0Vから5Vまで0.05V刻みで、所定のパルス印加時間の経過とともに徐々に上昇させながらフォーミング処理を行った。尚、このDCフォーミングには数秒程度の時間を要した。このときのDCフォーミング時の電流‐電圧I‐V曲線の一例を図3に示す。図3から、可変抵抗素子2は約1.6Vで低抵抗化が起きていることが分かる。即ち、可変抵抗素子2は、0Vから1.6Vまでの電圧を印加している間は絶縁性を保持していたが、1.6Vの電圧印加により絶縁性が破壊され低抵抗化が生じ、1.6V以上の電圧印加では、トランジスタ7のゲートに印加される電圧Vgにより制限された電流Vg=1Vで、制限電流値はおよそ3.00×10-5A=30μAが流れている。この後、可変抵抗素子を高抵抗化する動作以降、適宜リセット動作と称すを行った。リセット動作では、図4に示すように、トランジスタ7の可変抵抗素子2と接続しない一端側からリセット電圧Vresetを印加する。このとき、リセット電圧Vresetとして1.9V、20ns幅の電圧パルスを印加した。また、トランジスタ7のゲートには8Vを印加した。即ち、リセット動作ではトランジスタ7による電流制限を行わない。しかしながら、併せて電流量を測定した結果、リセット時に流れた最大電流はおよそ100μAであった。一方、パルスフォーミングでは、図2において、トランジスタ6のゲートにVgとして1Vを印加した状態で、5V、50μsのフォーミング電圧パルスVformを印加して、フォーミング処理を行った。従って、DCフォーミングの場合と比べて、桁違いに短い時間で、即ち、極めて高速にフォーミング処理が行われたことになる。この場合、DCフォーミングの場合と同様にリセット動作を行い、リセット電流を測定したところ、リセット時に流れた最大電流はおよそ250μAであった。図5に、DCフォーミングによるフォーミング処理を行った場合とパルスフォーミングによるフォーミング処理を行った場合の夫々について、製造直後の初期高抵抗状態、フォーミング後の低抵抗状態、及び、リセット動作後の高抵抗状態の抵抗値の変化を示す。図5から、DCフォーミングによるフォーミング処理の方が、リセット動作の条件が全く同じであるにも拘わらず、リセット時に流れる電流は小さく、且つ、可変抵抗素子の抵抗変化の割合が大きいことが分かる。従って、DCフォーミングの方が、低電流で安定的なスイッチング動作になることが分かる。しかしながら、DCフォーミングでは数秒程度の時間を要する。一方、パルスフォーミングでは、高速にフォーミング処理を行うことができるが、リセット電流が大きく、また、抵抗変化比がDCフォーミングよりも小さい。これに対し、本発明方法によるフォーミング処理では、図6に示す波形のフォーミング電圧パルスVformを印加して、フォーミング処理を行う。即ち、第1ステップとして、電圧印加開始から最初の10μsまでは、低抵抗化が生じない程度の1.6Vより低い電圧振幅ここでは、Vstep1=1.0Vの第1パルスを印加する。その後、第2ステップとして、10μsから50μsの間は、低抵抗化がおきる1.6V以上のここでは、Vstep2=5.0V電圧振幅の第2パルスを印加する。このようなステップでフォーミング処理を行ったところ、リセット動作時に流れた最大電流はおよそ100μAであり、DCフォーミングの場合と同等であった。また、図7に示すように、抵抗変化の割合も、DCフォーミングの場合と同程度であった。上記のようにフォーミング処理およびリセット動作を行った後、引き続き更に可変抵抗素子2を低抵抗化する動作以降、適宜セット動作と称すを行い、リセット動作とセット動作を連続5回行った時の抵抗値の変化実線で表示、及び、その時に流れるリセット動作時およびセット動作時の書き換え電流破線で表示を図8に示す。リセット動作およびセット動作間の抵抗変化比は1桁乃至それ以上になっており、またリセット動作時およびセット動作時に流れる書き換え電流は100μA程度以下となっていることが分かる。従って、本発明方法は、従来のパルスフォーミングによるフォーミング処理と比較すると、フォーミング処理に要する時間が同じである本実施形態では50μsにも関わらず、その後のリセット動作時に流れる電流が大きく低減され、DCフォーミングと同程度になっていることが分かる。即ち、本発明方法は短時間のフォーミングで、スイッチング動作時の書き換え電流を低減するのに極めて有効な方法であることが分かる。尚、本発明方法により、パルスフォーミングであってもフォーミング処理後の特性が改善される理由については現在解明中ではあるが、およそ以下の点が考えられている。1DCフォーミングでは、可変抵抗素子2に印加される電圧を徐々に増大させることによりフォーミングを行っているため、フォーミングが起こる直前の電圧とフォーミングが起こる電圧の電圧差は非常に小さい。一方、パルスフォーミングでは、可変抵抗素子2に印加される電圧が、0Vから所定の電圧まで一気に、極短時間で電圧が上昇する。この差が生成されるフィラメントの特質に差をもたらしていることが考えられる。より具体的に、パルスフォーミングでは、急激に大きな電界が可変抵抗体に印加されることで、形成されるフィラメントにダメージを生じさせ、また、その形状や質にばらつきが生じる結果、これがリセット電流の増大あるいは抵抗変化比の減少の原因となっていることが考えられる。本発明方法では、このDCフォーミングとパルスフォーミングのギャップを軽減するように第2パルスの前に第1パルスを印加していることで、短時間のフォーミング電圧パルス印加であっても、フォーミング処理後の可変抵抗素子2が低電流で安定的なスイッチング動作を示すことができる。2DCフォーミングではフォーミングが起きるまで徐々に電圧を上昇させてゆくため、ある程度の時間、フォーミングが起こる閾値電圧以下の電圧が可変抵抗素子に印加され、このことが形成されるフィラメントの特質に差をもたらしていることが考えられる。本発明方法では、第1ステップにおける第1パルスの印加によりこの状況を擬似的に再現することで、短時間のフォーミング電圧パルスの印加であっても、フォーミング処理後の可変抵抗素子2が低電流で安定的なスイッチング動作を示すことができる。従って、上記の理由から、本発明方法において、第1ステップにおける第1パルスは、フォーミングが起こる閾値電圧以下の電圧振幅の範囲内で、電圧振幅が徐々に上昇するパルスであってもよい。上記の電圧振幅が徐々に上昇する第1パルスの一例を図9に示す。また、第1ステップにおける第1電圧の印加と第2ステップにおける第2電圧の印加は、第1パルスの終端と第2パルスの始端を一致させ、連続して印加するとよい。また、本実施形態では第1ステップにおける第1パルスの印加時間を10μsとしたが、第1パルスの印加時間を更に短くした場合についても同様の評価を行ったところ、1μs程度まではリセット動作時に流れる電流の低減効果が観察された。また、第2ステップにおける第2パルスの印加時間は従来のパルスフォーミングとの比較のため40μsとしたが、可変抵抗素子がフォーミングされるために必要な時間以上であれば、この値に限られるものではない。また、第1ステップにおける第1パルスの印加電圧振幅は、本実施形態では1Vとしているが、この値は様々な状況変化により、変わるものと考えられる。なぜなら、第1ステップにおける第1パルスの印加電圧振幅は、可変抵抗素子2の低抵抗化が生じない電圧未満、即ち、可変抵抗素子2の絶縁破壊電圧より低い必要があるが、絶縁破壊が起こる電圧は可変低抵抗体材料や電極材料、膜厚などの可変抵抗素子構造等に強く依存するからである。また、本発明方法はフォーミング処理によりフィラメントパスを形成する必要のある可変抵抗素子に対しては有効な方法と考えられるが、可変抵抗体4として、本実施形態の酸化ハフニウムHfOx以外に、酸化チタンTiOx、酸化タンタルTaOx、酸化ジルコニウムZrOxなどのn型の金属酸化物についても同様な効果が得られた。また、可変抵抗体4として、p型の金属酸化物を使用する場合においても、n型の金属酸化物と同様、フォーミング処理によって形成された金属酸化物中のフィラメントパス内の酸素欠損の発生消滅或いは電界による移動が素子の抵抗スイッチングのメカニズムと考えられるため、本発明方法によって書き換え電流が低減する可能性がある。この場合、可変抵抗体4として使用できるp型の金属酸化物として、例えば、Cu,Co,Niの中から選択される金属の酸化物が挙げられる。第2実施形態上述の第1実施形態で示したフォーミング処理方法を実施可能な不揮発性半導体記憶装置の例を、図10に示す。図10は、本発明の一実施形態に係る不揮発性半導体記憶装置本発明装置20の構成例を示す回路ブロック図であり、メモリセルアレイ21、制御回路22、ワード線電圧印加回路23、ワード線デコーダ24、ビット線デコーダ25、第1フォーミング電圧印加回路26、及び、第2フォーミング電圧印加回路27を備えている。図11にメモリセルアレイ21の回路構成の一例を示す。ここで、メモリセルアレイ21は複数のメモリセル6を行及び列方向に、夫々マトリクス状に配置されてなる。ここで、メモリセル6は図2に示した構成であり、可変抵抗素子2とトランジスタ7を備える1T1R構造をそのまま利用することができる。尚、第1実施形態において、図2のトランジスタ7は電流を制限するために接続されていたが、これは本実施形態においても同様であり、且つ、本実施形態では選択トランジスタとしても機能する。可変抵抗素子2は、上述の通り、製造直後は初期高抵抗状態にあるが、フォーミング処理を行い可変抵抗状態に遷移させることで、当該可変抵抗状態において、第1電極4と第2電極5の間の電気的ストレスの印加によって抵抗状態を二以上の異なる抵抗状態間で遷移させることが可能となる。且つ、当該可変抵抗状態において、所定の閾値以上の電気的ストレスが印加されない限り遷移後の抵抗状態は不揮発的に保持されるため、当該抵抗状態を情報の記憶に用いることができる。図11において、R11~Rnmが第1実施形態における可変抵抗素子2に、Q11~Qnmが第1実施形態におけるトランジスタ7に、夫々相当する。可変抵抗素子2R11~Rnmの一端と、トランジスタ7Q11~Qnmの入出力端子対の一端を夫々接続し、各メモリセル6が構成される。メモリセルアレイ21内において、同一行に配列されたメモリセル6のトランジスタ7Q11~Qnmのゲート端子同士が、行方向図11の縦方向に延伸するワード線WL1~WLnにより相互に接続され、同一列に配列されたメモリセル6の可変抵抗素子2R11~Rnmのトランジスタと接続しない他端同士が、列方向図11の横方向に延伸するビット線BL1~BLmにより相互に接続されている。一方、メモリセル6のトランジスタ7Q11~Qnmの入出力端子対のうち可変抵抗素子と接続しない他端は、同一行に配列されたメモリセル6毎に、夫々、行方向に延伸する別の配線に接続されているが、当該配線同士は短絡されて一本のコモン線CMLを構成している。従って、全てのメモリセル6が、一本の共通のコモン線CMLに接続されているといえる。また、本実施形態ではワード線はn本、ビット線はm本であり、n×m個のメモリセルで構成されている。ワード線WL1~WLnの夫々が、ワード線デコーダ24に接続され、ビット線BL1~BLmの夫々が、ビット線デコーダ25に接続される。制御回路22は、メモリセルアレイ21のセット、リセット、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路22はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ24、ビット線デコーダ25を制御して、メモリセル6の各メモリ動作及びフォーミング処理を制御する。更に、制御回路22は、フォーミング処理時において、後述するように第1フォーミング電圧印加回路26及び第2フォーミング電圧印加回路27を制御し、フォーミング処理対象として選択されたメモリセル6に第1パルス、及び、第2パルスが印加されるように制御する。尚、図9に示す例では、制御回路20は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。ワード線電圧印加回路23は、メモリセル6のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ24に供給する。ワード線デコーダ24は、メモリセル6のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々、ワード線電圧印加回路23から供給される選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線デコーダ25は、メモリセル6のフォーミング処理時のほか、セット、リセット、読み出しの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々、ビット線電圧印加回路図示せずから供給される選択ビット線電圧と非選択ビット線電圧を各別に印加する。第1フォーミング電圧印加回路26は、メモリセル6のフォーミング処理時において、選択されたワード線と接続する全てのフォーミング処理対象のメモリセル6に対し、可変抵抗素子2の低抵抗化が生じない程度の電圧範囲の電圧を予め供給するための回路である。この回路の機能により本発明方法の第1ステップにおける第1パルスの電圧印加が実現される。第2フォーミング電圧印加回路27は、メモリセル6のフォーミング処理時において、フォーミング処理対象のメモリセルをフォーミングするために必要な、可変抵抗素子2の低抵抗化が生じる閾値以上の電圧を発生し、ビット線デコーダ25、及び、選択ビット線を介してフォーミング処理対象の選択されたメモリセルに供給する。これにより、本発明方法の第2ステップにおける第2パルスの電圧印加が実現される。尚、本発明装置20は、図示しないが、読み出し動作において選択されたメモリセル6の可変抵抗素子2の抵抗状態を判別する読み出し回路や、セット、リセット、読み出しの各メモリ動作に必要な電圧を発生し、ビット線デコーダ25、及び、選択ビット線を介して当該メモリ動作対象の選択されたメモリセルに供給するためのビット線電圧印加回路を備えてなる。尚、当該ビット線電圧印加回路の上記動作については、上述の第2フォーミング電圧印加回路27が併せて実行する構成とすることができる。以下に、本発明装置20において、本発明のフォーミング処理方法を実施するための動作について説明する。図12は、本発明装置20が本発明のフォーミング処理方法を実施する場合の各部の電圧印加状態を示すタイミングチャートである。ここで、図11の可変抵抗素子R11のフォーミング処理を行う場合を例として説明する。先ず、時刻T1において、ワード線WL1がワード線デコーダ24により選択され、ワード線WL1に選択ワード線電圧Vwlが印加される。これにより、選択されたワード線WL1に接続される選択トランジスタQ11~Q1mはすべてオン状態になる。一方、非選択ワード線WL2~WLnに対しては電圧が印加されないGNDに固定ため、非選択ワード線上の選択トランジスタQ21~Qnmはすべてオフ状態である。次に、時刻T2において、選択ビット線BL1に第1フォーミング電圧印加回路26を介し、第1電圧Vstep1ここでは、1Vを印加する。ここで、Vstep1は可変抵抗素子が低抵抗化しない電圧範囲の電圧に設定されている。コモン線CMLは常にグランドに固定されているため、これによりフォーミング処理対象として選択された可変抵抗素子R11にVstep1が印加され、他の可変抵抗素子R12~R1m、R21~Rnmには電圧は印加されない。次に、時刻T2から所定の期間10μsが経過した時刻T3において、選択ビット線BL1における第1電圧Vstep1の印加を停止し、第2フォーミング電圧印加回路27から可変抵抗素子をフォーミングするための第2電圧Vstep2が、ビット線デコーダ25を介して選択ビット線BL1に印加される。Vstep2は、可変抵抗素子が低抵抗化し、フォーミングが起こる閾値電圧以上の電圧に設定されており、これにより選択された可変抵抗素子R11がフォーミングされる。他の可変抵抗素子R12~R1m、R21~Rnmには電圧は印加されない。従って、可変抵抗素子R11のみがフォーミングされる。そして、可変抵抗素子R11のフォーミングに必要な電圧印加時間ここでは、40μsが経過すると、時刻T4において、選択ビット線BL1における第1電圧Vstep1への印加を終了し、時刻T5において、選択ワード線への電圧印加を終了し、可変抵抗素子R11へのフォーミング処理を完了する。上記のように本発明装置20のフォーミング処理動作を制御することで、時刻T2~T3の期間において1V、10μsの第1のパルス、及び、時刻T3~T4の期間において5V、40μsの第2のパルスをフォーミング処理対象の可変抵抗素子2に印加することができる。これにより、スイッチング動作時の書き換え電流をDCフォーミングで達成される書き換え電流程度に抑えることができるため、本発明装置20は、小さな書き換え電流で安定的にスイッチング動作が可能となる。尚、フォーミング処理は通常回路内のすべてのメモリセルに対して行われる。その場合、上記シーケンスをメモリセルの個数回実行すれば良いが、その際冗長なステップは適宜変更されても構わない。例えば、時刻T4において、ビット線BL1を介した第2電圧Vstep2の印加を停止するとともに、新たにビット線BL2を選択し、当該ビット線BL2を介して第1電圧Vstep1、第2電圧Vstep2の印加を開始することで、可変抵抗素子R11へのフォーミング処理完了後、続けて可変抵抗素子R12のフォーミング処理を行う構成とすることもできる。この場合、選択されたワード線上WL1と接続する全てのメモリセルのフォーミング処理が完了するまでは選択ワード線WL1への電圧Vwlの印加を継続してよい。また、フォーミング処理が行われている間、全てのビット線BL1~BLmに、第1電圧Vstep1を印加し続けても問題ない。図13に示すタイミングチャートでは、図11の可変抵抗素子R11とR12のフォーミング処理を行う場合の例であり、時刻T2において、選択ビット線BL1に第1フォーミング電圧印加回路26を介して第1電圧Vstep1を印加し、時刻T3において、選択ビット線BL1に第2フォーミング電圧印加回路27を介して第2電圧Vstep2を印加する。その後、可変抵抗素子R11にVstep2が印加されている途中に、時刻T4において、選択ビット線BL2に第1フォーミング電圧印加回路26を介して第1電圧Vstep1を印加する。これにより、可変抵抗素子R12のフォーミング処理を、可変抵抗素子R11のフォーミング処理と並行して行うことで、全体のフォーミング処理に要する時間の短縮が可能になる。更に、図14に示すタイミングチャートでは、図11の可変抵抗素子R11とR12のフォーミング処理を行う場合に、時刻T2において、選択ワード線に接続する全てのフォーミング対象のメモリセルに対して、第1電圧Vstep1を第1フォーミング電圧印加回路26を介して予め印加しておき、第2フォーミング電圧印加回路27を介した第2電圧Vstep2を、時刻T3~T4間において選択ビット線BL1に、時刻T4~T5間において選択ビット線BL1に、夫々印加する。これにより、全体のフォーミング処理に要する時間の短縮が可能になるほか、各ビット線BL1~BLm間で第1電圧Vstepの印加を切り替える必要がないため、より簡単な制御で本発明のフォーミング処理を実施することができる。別実施形態以下に、本発明の別実施形態について説明する。1上述の第2実施形態では、メモリセル21内において、コモン線CMLが全てのメモリセルに対して共通の構成となっている。別の言い方をすると、コモン線CMLが行と列の両方向に延伸する構成となっている。しかしながら、本発明はコモン線の配置に限定されるものではなく、複数のコモン線CML1~CMLnが、列方向に、ビット線と平行に延伸していてもよいし、複数のコモン線CML1~CMLmが、行方向に、ビット線と直交する方向に即ち、ワード線と平行に延伸していても構わない。2上述の第2実施形態では、第1フォーミング電圧印加回路26が、フォーミング対象として選択されたメモリセルにビット線側から1V、10μsの第1パルスを印加し、その後、第2フォーミング電圧印加回路27が、ビット線側から5V、40μsの第2パルスを印加し、フォーミング処理を行っている。しかしながら、本発明はこれに限られるものではなく、コモン線側から第1パルス又は第2パルスを印加するようにしても構わない。その場合、メモリセルアレイ21内においてコモン線CMLが行と列の両方向に延伸する構成よりも、行または列の何れかの方向のみに延伸する構成とするのが好適である。つまり、フォーミング処理対象の可変抵抗素子に対し、当該可変抵抗素子の両電極間に印加される電圧が、第1パルスが印加される第1ステップにおいて可変抵抗素子が低抵抗化する閾値電圧より低く、第2パルスが印加される第2ステップにおいて当該可変抵抗素子が低抵抗化するのに必要な上記閾値以上となっていればよく、この条件が満足されるように、フォーミング電圧印加回路第1フォーミング電圧印加回路26及び第2フォーミング電圧印加回路27が、フォーミング対象のメモリセルの両端に電圧を印加することで本発明によるフォーミング処理を実施することができる。"