"基板と、前記基板上の、第1の酸化物半導体領域と前記第1の酸化物半導体領域を挟む一対の第2の酸化物半導体領域と、を有する酸化物半導体膜と、前記酸化物半導体膜と接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1の酸化物半導体領域と重畳して設けられるゲート電極と、を有し、前記第2の酸化物半導体領域は非晶質領域であり、前記第1の酸化物半導体領域は非単結晶であり、かつc軸配向の結晶領域を有することを特徴とする半導体装置。請求項1において、前記酸化物半導体膜は、前記ゲート電極と前記基板との間に設けられ、一対の前記第2の酸化物半導体領域に電気的に接続するソース電極及びドレイン電極と、を有し、前記ソース電極及び前記ドレイン電極は、前記酸化物半導体膜と前記基板との間に設けられており、前記ゲート電極と、前記ソース電極及び前記ドレイン電極は重畳していないことを特徴とする半導体装置。請求項1において、前記ゲート電極は、前記基板と前記酸化物半導体膜との間に設けられ、一対の前記第2の酸化物半導体領域に電気的に接続するソース電極及びドレイン電極と、前記第1の酸化物半導体領域と接し、且つ前記酸化物半導体膜及び前記ゲート絶縁膜を介して、前記ゲート電極と重畳する絶縁膜と、を有し、前記酸化物半導体膜は、前記ソース電極及び前記ドレイン電極と、前記ゲート絶縁膜と、の間に設けられていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一において、一対の前記第2の酸化物半導体領域はトランジスタのソース領域及びドレイン領域であり、前記第1の酸化物半導体領域は前記トランジスタのチャネル領域であることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記第1の酸化物半導体領域及び前記第2の酸化物半導体領域は、In、Ga、Sn及びZnから選ばれた二種以上の元素を含むことを特徴とする半導体装置。請求項1乃至請求項5のいずれか一において、前記第2の酸化物半導体領域に、窒素、リン、又は砒素のいずれか一以上の元素が、5×1018atoms/cm3以上1×1022atoms/cm3以下含まれていることを特徴とする半導体装置。絶縁表面上に酸化物半導体膜を形成し、加熱処理を行って、前記酸化物半導体膜を非単結晶であり、かつc軸配向の結晶領域を有する結晶構造とし、前記加熱処理を行った酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極をマスクとして、前記加熱処理を行った酸化物半導体膜にイオンを添加することで、一対の第2の酸化物半導体領域を形成し、前記第2の酸化物半導体領域は、非晶質領域であることを特徴とする半導体装置の作製方法。絶縁表面上にソース電極及びドレイン電極を形成し、前記ソース電極及び前記ドレイン電極上に酸化物半導体膜を形成し、加熱処理を行って、前記酸化物半導体膜を非単結晶であり、かつc軸配向の結晶領域を有する結晶構造とし、前記加熱処理を行った酸化物半導体膜上にゲート絶縁膜を形成し前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極をマスクとして、前記加熱処理を行った酸化物半導体膜にイオンを添加することで、一対の第2の酸化物半導体領域を形成し、前記第2の酸化物半導体領域は、非晶質領域であり、前記ゲート電極と、前記ソース電極及び前記ドレイン電極は重畳しないことを特徴とする半導体装置の作製方法。絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に酸化物半導体膜を形成し、加熱処理を行って、前記酸化物半導体膜を非単結晶であり、かつc軸配向の結晶領域を有する結晶構造とし、前記加熱処理を行った酸化物半導体膜上に第1の絶縁膜を形成し、前記第1の絶縁膜を加工して、前記ゲート電極と重畳する第2の絶縁膜を形成し、前記第2の絶縁膜をマスクとして、前記加熱処理を行った酸化物半導体膜にイオンを添加することで、一対の第2の酸化物半導体領域を形成し、前記第2の酸化物半導体領域は、非晶質領域であり、平面形状において、前記ゲート電極の端部の内側に前記第2の絶縁膜の端部が位置することを特徴とする半導体装置の作製方法。請求項7乃至請求項9のいずれか一において、一対の前記第2の酸化物半導体領域はトランジスタのソース領域及びドレイン領域であり、前記第1の酸化物半導体領域は前記トランジスタのチャネル領域であることを特徴とする半導体装置の作製方法。請求項7乃至請求項10のいずれか一において、前記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた二種以上の元素を含むことを特徴とする半導体装置の作製方法。請求項7乃至請求項11のいずれか一において、前記イオンは窒素、リン、又は砒素のいずれか一以上の元素からなることを特徴とする半導体装置の作製方法。請求項7乃至請求項12のいずれか一において、前記第2の酸化物半導体領域には、窒素、リン、又は砒素のいずれか一以上の元素が、5×1018atoms/cm3以上1×1022atoms/cm3以下含まれていることを特徴とする半導体装置の作製方法。短チャネル効果による電気特性の変動が生じにくいトランジスタを用いた半導体装置を提供することを課題の一とする。また、微細化した半導体装置を提供することを課題の一とする。また、オン電流を向上させた半導体装置を提供することを課題の一とする。本発明の一態様は、非晶質領域である一対の第2の酸化物半導体領域と、一対の第2の酸化物半導体領域に挟まれた第1の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第1の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置である。上記第1の酸化物半導体領域は、非単結晶であって、ab面に垂直な方向から見て、三角形、または、六角形の原子配列を有し、且つ、c軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列c軸配向ともいうした相を含む材料である。なお、本明細書では、非単結晶であって、ab面に垂直な方向から見て、三角形、または、六角形の原子配列を有し、且つ、c軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜を、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜という。CAAC-OSは単結晶ではないが、また、非晶質のみから形成されているものでもない。また、CAAC-OSは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAAC-OSを構成する酸素の一部は窒素で置換されてもよい。また、CAAC-OSを構成する個々の結晶部分のc軸は一定の方向例えば、CAAC-OSを支持する基板面やCAAC-OSの表面や膜面、界面等に垂直な方向に揃っていてもよい。あるいは、CAAC-OSを構成する個々の結晶部分のab面の法線は一定の方向例えば、基板面、表面、膜面、界面等に垂直な方向を向いていてもよい。CAAC-OSは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。このようなCAAC-OSの例として、膜状に形成され、膜表面、或いは、基板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子あるいは窒素原子の層状配列が認められる材料を挙げることもできる。上記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた二種以上の元素を含むことができる。一対の第2の酸化物半導体領域はトランジスタのソース領域及びドレイン領域となり、第1の酸化物半導体領域はトランジスタのチャネル領域となる。酸化物半導体膜をチャネル領域に用いたトップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極をマスクにして酸化物半導体膜にイオンを添加することで形成できる。ゲート電極をマスクにしてソース領域及びドレイン領域を形成することよって、ソース領域及びドレイン領域と、ゲート電極との重なりが生じない。そのため、寄生容量を低減することができるため、トランジスタを高速動作させることができる。酸化物半導体膜をチャネル領域に用いたボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保護膜となる絶縁膜をマスクにして、酸化物半導体膜にイオンを添加することで形成できる。チャネル保護膜となる絶縁膜は、酸化物半導体膜のバックチャネル部分を保護するために形成され、酸化シリコン、窒化シリコン、酸化アルミニウム、または窒化アルミニウムなどから選ばれる材料を、単層もしくは積層させて用いることが好ましい。さらに、上記のようにソース領域及びドレイン領域を形成することによって、酸化物半導体膜とソース電極及びドレイン電極などの配線材料とのコンタクト抵抗を低減させることができる。それにより、トランジスタのオン電流を向上させることができる。トランジスタのソース領域及びドレイン領域を形成するためのイオン添加は、イオンドーピング法またはイオンインプランテーション法などを用いることができる。さらに、添加するイオンとしては、窒素、リン、又は砒素など15族元素のいずれか一以上の元素を用いることができる。さらに、該イオンを添加することによって、ソース領域及びドレイン領域に含まれる該イオンの量が、5×1018atoms/cm3以上1×1022atoms/cm3以下となることが好ましい。添加するイオンの濃度が増加すると第2の酸化物半導体領域のキャリア密度を増加させることができるが、添加するイオンの濃度が高すぎると、キャリアの移動を阻害し、かえって導電性を低下させることになる。また、酸化物半導体膜へのイオン添加は、酸化物半導体膜が露出している状態、または酸化物半導体膜を覆って、絶縁膜などが形成されている状態のどちらでも行うことができる。さらに、上記イオン添加は、イオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることができる。上記イオン添加した後に、加熱処理を行ってもよい。該加熱処理は、ソース領域及びドレイン領域が結晶化しない温度が好ましい。イオンが添加された第2の酸化物半導体領域は、バンドギャップが小さくなる場合がある。その場合、該第2の酸化物半導体領域をソース領域及びドレイン領域に用いることによって、イオンが添加されていない第1の酸化物半導体領域からなるチャネルのバンド端の曲がりがほとんど生じない効果を奏する。一方、ソース領域及びドレイン領域を金属材料で設けた場合、第1の酸化物半導体領域であるチャネルのバンド端の曲がりが無視できなくなり、実効上のチャネル長が短くなってしまうことがある。この傾向はトランジスタのチャネル長が短いときほど顕著である。このため、イオン添加された第2の酸化物半導体領域をソース領域及びドレイン領域に用いることによって、短チャネル効果を抑制することができる。また、イオン添加した第2の酸化物半導体領域を、トランジスタのソース領域及びドレイン領域として形成することによって、ソース領域及びドレイン領域と、配線とのコンタクト抵抗を低減できるため、トランジスタのオン電流を増大させることができる。本発明の一態様によって、短チャネル効果による電気特性の変動が生じにくいトランジスタを用いた半導体装置を提供することができる。また、微細化した半導体装置を提供することができる。さらに、オン電流を向上させた半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、第1のを第2のまたは第3のなどと適宜置き換えて説明することができる。実施の形態1本実施の形態では、図1及び図2を用いて、イオン添加されていない第1の酸化物半導体領域からなるチャネル領域を有するトップゲート構造のトランジスタにおいて、チャネル領域と同一層に設けられるイオン添加された第2の酸化物半導体領域でソース領域及びドレイン領域を構成した例を説明する。図1は、トップゲート構造のトランジスタの上面図及び断面図である。ここで、図1Aは上面図であり、図1B及び図1Cはそれぞれ、図1AにおけるA-B断面及びC-D断面における断面図である。なお、図1Aでは、煩雑になることを避けるため、トランジスタ151の構成要素の一部例えば、ゲート絶縁膜112、層間絶縁膜124などを省略している。図1に示すトランジスタ151は、絶縁表面上の第1の酸化物半導体領域126及び一対の第2の酸化物半導体領域122を含む酸化物半導体膜190と、酸化物半導体膜190上のゲート絶縁膜112と、ゲート絶縁膜112上のゲート電極114と、ゲート絶縁膜112及びゲート電極114を覆う層間絶縁膜124と、層間絶縁膜124に設けられたコンタクトホール130において、一対の第2の酸化物半導体領域122と接続する配線116と、を有するトランジスタである。本実施の形態では、絶縁表面として、基板100上に下地絶縁膜102を設けた場合について説明する。ここで、一対の第2の酸化物半導体領域122は、トランジスタ151のソース領域及びドレイン領域となり、第1の酸化物半導体領域126は、トランジスタ151のチャネル領域となる。第1の酸化物半導体領域126及び一対の第2の酸化物半導体領域122を含む酸化物半導体膜190は、In、Ga、Sn及びZnから選ばれた二種以上の元素を含む材料とすればよい。例えば、酸化物半導体膜190はIn-Ga-Zn-O系酸化物半導体とする。また、第1の酸化物半導体領域126はCAAC-OSである。一対の第2の酸化物半導体領域122は非晶質領域である。さらに、第2の酸化物半導体領域122は、窒素、リン、又は砒素などの15族元素のうち、いずれか一以上の元素が含まれており、その濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下であることが好ましい。また、一対の第2の酸化物半導体領域122は、導電率が10S/cm以上1000S/cm以下、好ましくは100S/cm以上1000S/cm以下とする。導電率が低すぎると、トランジスタのオン電流が低下してしまう。また、導電率が高すぎないようにすることによって、一対の第2の酸化物半導体領域122で生じる電界の影響を和らげ、短チャネル効果を抑制することができる。層間絶縁膜124の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどを用いればよく、積層または単層で設けることができる。例えば、熱酸化法、CVD法またはスパッタリング法などで形成すればよい。好ましくは、層間絶縁膜124は、窒化シリコン膜または窒化酸化シリコン膜を用いる。配線116は、後述するゲート電極114と同様の構成とすればよい。このような構造を有することによって、ゲート電極114と一対の第2の酸化物半導体領域122との間に生じる寄生容量がほとんどなく、トランジスタを微細化し、チャネル長を縮小した場合でも、しきい値の変動を低減することができる。また、一対の第2の酸化物半導体領域122と配線116とのコンタクト抵抗が低減され、トランジスタのオン電流を増大することができる。また、第1の酸化物半導体領域126中の水素濃度が低減され、トランジスタの電気特性及び信頼性を高めることができる。また、特に図示しないが、ゲート絶縁膜112が第1の酸化物半導体領域126上にのみ形成され、一対の第2の酸化物半導体領域122を覆っていない構造としても構わない。<トランジスタの作製方法の一例>次に、図1に示したトランジスタの作製方法について、図2を用いて説明する。まず、図2Aに示すように、基板100上に下地絶縁膜102を形成する。基板100の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。また、基板100として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層を設けるとよい。下地絶縁膜102は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜または酸化アルミニウム膜の単層または積層とすればよい。ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、珪素が25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、珪素が25原子以上35原子以下、水素が10原子以上25原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子を超えない値をとる。下地絶縁膜102は、加熱により酸素放出される膜を用いてもよい。加熱により酸素放出されるとは、TDSThermalDesorptionSpectroscopy:昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式1で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NO2=NH2/SH2×SO2×α数式1NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定した。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の2倍となる。上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコンSiOXX>2であってもよい。酸素が過剰な酸化シリコンSiOXX>2とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。下地絶縁膜から酸化物半導体膜に酸素が供給されることで、下地絶縁膜及び酸化物半導体膜の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜及び酸化物半導体膜の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本実施の形態におけるバックチャネルとは、酸化物半導体膜において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体膜に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を補うことができる。即ち、酸化物半導体膜に酸素欠損が生じると、下地絶縁膜と酸化物半導体膜との界面における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素放出される絶縁膜を設けることで、酸化物半導体膜及び下地絶縁膜の界面準位、ならびに酸化物半導体膜の酸素欠損を低減し、酸化物半導体膜及び下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。次に、下地絶縁膜102上に酸化物半導体膜140を形成する。酸化物半導体膜140は、スパッタリング法により、厚さ1nm以上50nm以下の酸化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸化物半導体膜を選択的にエッチングして形成される。酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いることができる。また、酸化物半導体膜のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。酸化物半導体膜を成膜する処理室は、リークレートを1×10-10Pam3/秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを1×10-10Pam3/秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを5m以下、好ましくは1m以下とする。配管の長さを5m以下または1m以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100°C以上450°C以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、Sn-Al-Zn-O系金属酸化物や、二元系金属酸化物であるIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物などのターゲットを用いることができる。ターゲットの一例として、In、Ga、及びZnを含む金属酸化物ターゲットを、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。なお、スパッタリングガスは、希ガス代表的にはアルゴン、酸素、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。また、成膜時の基板温度は150°C以上450°C以下、好ましくは200°C以上350°C以下である。150°C以上450°C以下、好ましくは200°C以上350°C以下に基板を加熱しながら成膜をすることによって、膜中への水分水素を含むなどの混入を防ぐことができる。また、結晶を含む酸化物半導体膜であるCAAC-OS膜を形成することができる。さらに、酸化物半導体膜成膜後に、基板100に加熱処理を施して、酸化物半導体膜からより水素を放出させると共に、下地絶縁膜102に含まれる酸素の一部を、酸化物半導体膜と、下地絶縁膜102における酸化物半導体膜の界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いCAAC-OS膜を形成することができる。該加熱処理の温度は、酸化物半導体膜から水素を放出させると共に、下地絶縁膜102に含まれる酸素の一部を放出させ、さらには酸化物半導体膜に拡散させる温度が好ましく、代表的には、200°C以上基板100の歪み点未満、好ましくは250°C以上450°C以下とする。また該加熱処理は、RTARapidThermalAnnealing装置を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。また、上記CAAC-OS膜の作製方法は、本実施の形態に示す作製方法に限定されない。このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物絶縁膜及び酸化物半導体膜に含まれる水素などの不純物の混入を低減することができる。また、酸化物絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子あるいは酸素が脱離した部分には欠陥が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去し、高純度化させたCAAC-OSをチャネル領域とすることにより、トランジスタに対する光照射やBT試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。なお、酸化物半導体膜に用いることが可能な金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。次に、酸化物半導体膜140上に、ゲート絶縁膜112、ゲート電極114を形成する。ゲート電極114は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。ゲート絶縁膜112は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法、スパッタリング法などで形成すればよい。ゲート絶縁膜112は、加熱により酸素放出される膜を用いてもよい。ゲート絶縁膜112に加熱により酸素放出される膜を用いることで、酸化物半導体に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。また、ゲート絶縁膜112として、ハフニウムシリケートHfSiOx、窒素が添加されたハフニウムシリケートHfSixOyNz、窒素が添加されたハフニウムアルミネートHfAlxOyNz、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用いることでゲートリークを低減できる。さらには、high-k材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁膜112の厚さは、1nm以上300nm以下、より好ましくは5nm以上50nm以下とするとよい。ゲート電極114は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極114は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、ゲート電極114は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。また、ゲート電極114とゲート絶縁膜112との間に、ゲート絶縁膜112に接する材料層として、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、ZnNなどを設けることが好ましい。これらの膜は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、少なくとも酸化物半導体膜140より高い窒素濃度、具体的には7原子以上のIn-Ga-Zn-O膜を用いる。次に、図2Bに示すように、酸化物半導体膜140にイオン150を添加する処理を行う。酸化物半導体膜140にイオン150を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するイオン150としては、窒素、リン、又は砒素などの15族元素から、少なくとも一つを選択する。図2Bに示すようにイオン150の添加を行うことにより、ゲート電極114がマスクとなるため、セルフアラインでイオン150が添加される領域である第2の酸化物半導体領域122及びイオンが添加されない領域である第1の酸化物半導体領域126が形成される図2C参照。。さらに、イオン150が添加された第2の酸化物半導体領域122は、イオン添加のダメージにより結晶性が低減することによって、非晶質領域となる。また、イオンの添加量などの添加条件を調節することによって、酸化物半導体へのダメージ量を低減させることにより、完全な非晶質領域とならないように形成することもできる。その場合、第2の酸化物半導体領域122は、少なくとも第1の酸化物半導体領域126よりも非晶質領域の割合が大きい領域となる。また、上記酸化物半導体膜140へのイオン150の添加は、酸化物半導体膜140を覆って、絶縁膜などが形成されている構造において示したが、酸化物半導体膜140が露出している状態でイオン150の添加を行ってもよい。さらに、上記イオン150の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることができる。また、上記イオン150を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第2の酸化物半導体領域122が結晶化しない温度が好ましい。次に、図2Dに示すように、ゲート絶縁膜112及びゲート電極114上に層間絶縁膜124を形成し、該層間絶縁膜124にコンタクトホール130を設ける。該コンタクトホール130において、一対の第2の酸化物半導体領域122と接続する配線116を形成する。層間絶縁膜124の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムを単層または積層させて用いることができ、スパッタリング法、CVD法などで成膜すればよい。このとき、加熱により酸素を放出しにくい材料を用いることが好ましい。これは、一対の第2の酸化物半導体領域122の導電率を低下させないためである。具体的には、CVD法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を300°C以上550°C以下とすればよい。CVD法を用いることで、加熱により酸素を放出しにくい材料とすることができる。また、シランガスを主材料とすることで膜中に水素が残留し、該水素が拡散することで一対の第2の酸化物半導体領域122の導電率をさらに高めることができる。層間絶縁膜124中の水素濃度は、0.1原子以上25原子以下とすればよい。配線116の材料は、ゲート電極114と同様の構成とすればよい。以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、実施の形態1で示したトランジスタと異なるトランジスタの例について図3及び図4を用いて説明する。図3に示すトランジスタ152は、基板100上の下地絶縁膜102と、下地絶縁膜102上のソース電極及びドレイン電極216と、下地絶縁膜102上の第1の酸化物半導体領域226、ソース電極及びドレイン電極216と接続された一対の第2の酸化物半導体領域222を含む酸化物半導体膜290と、酸化物半導体膜290上のゲート絶縁膜212と、ゲート絶縁膜212上のゲート電極214と、ゲート絶縁膜212及びゲート電極214上の層間絶縁膜224を有するトランジスタである。トランジスタのチャネル長は一対の第2の酸化物半導体領域222の間隔で決まる。チャネル長とゲート電極214の幅が一致する場合、一対の第2の酸化物半導体領域222とゲート電極214との重なりがなくなるため好ましいが、チャネル長とゲート電極214の幅が一致していなくても構わない。例えば、チャネル長よりもゲート電極214の幅が狭い場合、電界の集中が緩和される効果によって短チャネル効果を低減することができる。<トランジスタの作製方法の一例>次に、図3に示したトランジスタの作製方法について、図4を用いて説明する。図4Aに示すように、基板100上に下地絶縁膜102を形成する。次に、下地絶縁膜102上に、ソース電極及びドレイン電極216を形成し、下地絶縁膜102及びソース電極及びドレイン電極216上に酸化物半導体膜240を形成する。酸化物半導体膜240は、実施の形態1の酸化物半導体膜140と同様に形成することができる。次に、ソース電極及びドレイン電極216及び酸化物半導体膜240を覆うゲート絶縁膜212を形成し、ゲート絶縁膜212上にゲート電極214を形成する。次に、図4Bに示すように、酸化物半導体膜240にイオン150を添加する処理を行う。イオン150の添加は、実施の形態1と同様の処理を行うことができる。ゲート電極214をマスクにしてイオン150を添加することにより、セルフアラインでイオン150が添加された第2の酸化物半導体領域222及びイオン150が添加されない第1の酸化物半導体領域226を形成することができる図4C参照。。また、上記酸化物半導体膜240へのイオン150の添加は、酸化物半導体膜240を覆って、絶縁膜などが形成されている構造において示したが、酸化物半導体膜240が露出している状態でイオン150の添加を行ってもよい。また、上記イオン150を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第2の酸化物半導体領域222が結晶化しない温度が好ましい。次に、図4Dに示すように、ゲート絶縁膜212及びゲート電極214上に層間絶縁膜224を形成する。なお、特に図示しないが、層間絶縁膜224にコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極及びドレイン電極216と接続する配線を形成してもよい。以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2で示したトランジスタと異なるトランジスタの例について図5及び図6を用いて説明する。図5に示すトランジスタ153は、絶縁表面を有する基板100と、基板100上のゲート電極314と、ゲート電極314上のゲート絶縁膜312と、ゲート絶縁膜312を介してゲート電極314上に設けられた第1の酸化物半導体領域326及び一対の第2の酸化物半導体領域322を含む酸化物半導体膜390と、第1の酸化物半導体領域326上に重畳して設けられた絶縁膜319と、一対の第2の酸化物半導体領域322と接続されたソース電極及びドレイン電極316と、絶縁膜319及びソース電極及びドレイン電極316上の層間絶縁膜324と、を有するトランジスタである。なお、基板100上に下地絶縁膜102を有する構造としても構わない。トランジスタのチャネル長は一対の第2の酸化物半導体領域322の間隔で決まる。チャネル長とゲート電極314の幅が一致する場合、一対の第2の酸化物半導体領域322とゲート電極314との重なりがなくなるため好ましいが、チャネル長とゲート電極314の幅が一致していなくても構わない。例えば、チャネル長よりもゲート電極314の幅が狭い場合、電界の集中が緩和される効果によって短チャネル効果を低減することができる。<トランジスタの作製方法の一例>次に、図5に示したトランジスタの作製方法について、図6を用いて説明する。図6Aに示すように、基板100上に下地絶縁膜102を形成する。次に、下地絶縁膜102上にゲート電極314を形成し、ゲート電極314を覆うゲート絶縁膜312を形成する。次に、ゲート絶縁膜312上に酸化物半導体膜340を形成する。酸化物半導体膜340は、実施の形態1の酸化物半導体膜140と同様に形成することができる。次に、酸化物半導体膜340上に、ゲート電極314と重畳する絶縁膜319を形成する。次に、図6Bに示すように、酸化物半導体膜340にイオン150を添加する処理を行う。イオン150の添加は、実施の形態1と同様の処理を行うことができる。絶縁膜319をマスクにしてイオン150を添加することにより、セルフアラインで、イオン150が添加された第2の酸化物半導体領域322及びイオン150が添加されない第1の酸化物半導体領域326を形成することができる。次に、第2の酸化物半導体領域322上にソース電極及びドレイン電極316を形成する図6C参照。。また、上記イオン150を添加した後に、加熱処理を行ってもよい。当該加熱処理は、第2の酸化物半導体領域322が結晶化しない温度が好ましい。次に、図6Dに示すように、絶縁膜319、第2の酸化物半導体領域322、ソース電極及びドレイン電極316上に層間絶縁膜324を形成する。なお、特に図示しないが、層間絶縁膜324にコンタクトホールを形成し、該コンタクトホールにおいて、ソース電極及びドレイン電極316と接続する配線を形成してもよい。以上のような工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタを作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態4本実施の形態では、図7を用いて、イオン添加した酸化物半導体を用いた抵抗素子について説明する。図7Aは、絶縁表面を有する基板100と、基板100上に設けられるイオン添加した酸化物半導体膜401を抵抗として、該酸化物半導体膜401と接して導電膜403を設けることによって形成した抵抗素子410を示している。イオン添加した酸化物半導体膜401は、実施の形態2で示した第2の酸化物半導体領域222と同様に形成することができる。また、導電膜403は、ソース電極及びドレイン電極216と同様の材料により形成することができる。また、本実施の形態では、基板100上に下地絶縁膜102が形成されている。図7Bは、絶縁表面を有する基板100と、基板100上に設けられるイオン添加した酸化物半導体膜421を抵抗として、該酸化物半導体膜421と接して絶縁膜425が形成されており、該絶縁膜425と、該酸化物半導体膜421の一部が接して導電膜423を設けることによって形成した抵抗素子420を示している。イオン添加した酸化物半導体膜421は、実施の形態2で示した第2の酸化物半導体領域222と同様に形成することができる。また、絶縁膜425は、ゲート絶縁膜212と同様の材料により形成することができる。また、導電膜423は、ソース電極及びドレイン電極216と同様の材料により形成することができる。このようにして抵抗素子420を形成することにより、抵抗素子における導電膜間の距離を一定にすることができ、抵抗素子の抵抗値をより精度の良いものにすることができる。また、本実施の形態では、基板100上に下地絶縁膜102が形成されている。実施の形態5本実施の形態では、CAAC-OS膜である酸化物半導体膜の形成方法について、実施の形態1乃至実施の形態4で用いた以外の方法について、以下に説明する。まず、基板上の絶縁膜に接する第1の酸化物半導体膜を形成する。第1の酸化物半導体膜は、一原子層以上10nm以下、好ましくは2nm以上5nm以下とする。第1の酸化物半導体膜の形成時、基板温度を150°C以上450°C以下、好ましくは200°C以上350°C以下とすることが好ましい。それにより、形成した第1の酸化物半導体膜中に含まれる水分水素を含むなどの不純物の混入を低減させることができる。さらに、第1の酸化物半導体膜の結晶性を向上させることができ、CAAC-OS膜である酸化物半導体膜を形成することができる。次に、第1の酸化物半導体膜形成後、第1の加熱処理を行ってもよい。該第1の加熱処理により、第1の酸化物半導体膜からより水分水素含むを脱離させることができ、さらに結晶性も向上させることができる。該第1の加熱処理を行うことにより、結晶性の高いCAAC-OS膜を形成することができる。また、該第1の加熱処理は、200°C以上基板の歪み点未満、好ましくは250°C以上450°C以下とする。また該第1の加熱処理は、RTARapidThermalAnneal装置を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。該第1の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。次に、第1の酸化物半導体膜上に第2の酸化物半導体膜を成膜し、酸化物半導体積層体を形成する。第2の酸化物半導体膜は、第1の酸化物半導体膜と同様の方法で成膜することができる。第2の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第1の酸化物半導体膜を種結晶に、第2の酸化物半導体膜を結晶化させることができる。このとき、第1の酸化物半導体膜と第2の酸化物半導体膜が同一の元素から構成されることをホモエピタキシャル成長という。または、第1の酸化物半導体膜と第2の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロエピタキシャル成長という。なお、第2の酸化物半導体膜を成膜した後、第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理と同様の方法で行えばよい。第2の加熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体積層体とすることができる。または、第2の加熱処理を行うことによって、第1の酸化物半導体膜を種結晶に、第2の酸化物半導体膜を結晶化させることができる。このとき、第1の酸化物半導体膜と第2の酸化物半導体膜が同一の元素から構成されるホモエピタキシャル成長としても構わない。または、第1の酸化物半導体膜と第2の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されるヘテロエピタキシャル成長としても構わない。以上の方法で、CAAC-OS膜である酸化物半導体膜を形成することができる。実施の形態6本実施の形態では、実施の形態1乃至実施の形態3に示した酸化物半導体膜を用いたトランジスタの電気特性への影響について、バンド図を用いて説明する。図9は、図8に示すトランジスタのA-B断面におけるエネルギーバンド図模式図を示す。なお、図8は、実施の形態2で示した図3と同じもしくは同等なものである。さらに、図9Bはソースとドレインの間の電圧を等電位Vd=0Vとした場合を示している。図8は、第1の酸化物半導体領域OS1とする及び一対の第2の酸化物半導体領域OS2とするからなる酸化物半導体膜と、ソース電極及びドレイン電極metalとするにより形成されるトランジスタである。図8におけるトランジスタのチャネルは、OS1により形成されており、OS1は、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化することにより真性I型としたもの、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位Efは真性フェルミ準位Eiと同じレベルにすることができる。また、図8におけるトランジスタのソース領域及びドレイン領域は、一対のOS2により形成されており、OS2は、上記OS1と同様に、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化することにより真性I型としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、窒素、リン、又は砒素などの15族元素のうち、少なくともいずれか一つから選択されたイオンを添加することによって形成される。それにより、OS2は、OS1と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。図9Aは、真空準位Evacとする、第1の酸化物半導体領域OS1とする、第2の酸化物半導体領域OS2とする、及びソース電極及びドレイン電極metalとするのバンド構造の関係である。ここで、IPはイオン化ポテンシャル、Eaは電子親和力、Egはバンドギャップ、Wfは仕事関数を示す。また、Ecは伝導帯の下端、Evは価電子帯の上端、Efはフェルミ準位を示す。なお、各符号の末尾に示す記号は、1がOS1を、2がOS2を、mがmetalをそれぞれ示す。ここでmetalとしてWf_mが4.1eVチタンなどを想定している。OS1は高純度化された酸化物半導体であり、極めてキャリア密度が低いためEf_1はEc及びEvの概ね中央にあるとする。また、OS2はキャリア密度の高いn型の酸化物半導体であり、Ec_2とEf_2が概ね一致する。OS1に示す酸化物半導体は、バンドギャップEgが3.15eV、電子親和力Eaは4.3eVと言われている。OS2に示す酸化物半導体は、イオンの添加量によって、バンドギャップEgが3.15よりも小さくすることができる。またその際、イオン化ポテンシャルはほとんど変化が無いため、結果として電子親和力が大きくなる。図9Aにおいては、OS1よりもEgが小さくなった場合について示すつまりEg_1>Eg_2となる。。図9Bに示すように、チャネルであるOS1と、ソース領域及びドレイン領域であるOS2が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、OS1のバンド端が曲がる。さらに、OS2と、ソース電極及びドレイン電極であるmetalが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起こり、OS2のバンド端が曲がる。このように、チャネルとなるOS1とソース電極及びドレイン電極となるmetalとの間に、n型の酸化物半導体であるOS2が形成されることにより、酸化物半導体と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果としてトランジスタのオン電流を増加させることができる。また、OS1のバンド端の曲がりを小さくすることができるため、トランジスタの短チャネル効果を低減できる。実施の形態7図10Aに半導体装置を構成する記憶素子以下、メモリセルとも記すの回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1162によって構成される。酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、実施の形態1及び実施の形態2に従って作製することができる。図10Aに示すように、トランジスタ1160のゲート電極と、トランジスタ1162のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配線1stLine:ソース線とも呼ぶとトランジスタ1160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線とも呼ぶとトランジスタ1160のドレイン電極とは、電気的に接続されている。そして、第3の配線3rdLine:第1信号線とも呼ぶとトランジスタ1162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2信号線とも呼ぶと、トランジスタ1162のゲート電極とは、電気的に接続されている。酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、トランジスタ1160に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ1162をオフ状態とすることで、トランジスタ1160のゲート電極の電位を極めて長時間にわたって保持することが可能である。ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位が、トランジスタ1160のゲート電極に与えられる書き込み。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、トランジスタ1160のゲート電極の電位が保持される保持。トランジスタ1162のオフ電流はトランジスタ1160に比べて小さいから、トランジスタ1160のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ1160のゲート電極の電位がトランジスタ1160をオン状態とする電位であれば、トランジスタ1160のオン状態が長時間にわたって保持されることになる。また、トランジスタ1160のゲート電極の電位がトランジスタ1160をオフ状態とする電位であれば、トランジスタ1160のオフ状態が長時間にわたって保持される。次に、情報の読み出しについて説明する。上述のように、トランジスタ1160のオン状態またはオフ状態が保持された状態において、第1の配線に所定の電位低電位が与えられると、トランジスタ1160のオン状態またはオフ状態に応じて、第2の配線の電位は異なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1の配線の電位に対して、第2の配線の電位が低下することになる。また、トランジスタ1160がオフ状態の場合には、第2の配線の電位は変化しない。このように、情報が保持された状態において、第2の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ1160のゲート電極に与えられる。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、新たな情報が保持された状態となる。このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。また、図10Aのメモリセルを発展させたメモリセルの回路図の一例を図10Bに示す。図10Bに示すメモリセル1100は、第1の配線SLソース線と、第2の配線BLビット線と、第3の配線S1第1信号線と、第4の配線S2第2信号線と、第5の配線WLワード線と、トランジスタ1164第1のトランジスタと、トランジスタ1161第2のトランジスタと、トランジスタ1163第3のトランジスタと、から構成されている。トランジスタ1164及びトランジスタ1163は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化物半導体をチャネル形成領域に用いている。ここで、トランジスタ1164のゲート電極と、トランジスタ1161のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン電極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第2の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1161のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続され、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1100への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1161をオフ状態にする。その結果、データ1書込み後にはトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0書込み後にはノードAの電位が約0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、トランジスタ1161のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ1164のゲート電極の電位は長時間にわたって保持される。次に、メモリセルの読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トランジスタ1161はオフ状態となる。データ0、つまりノードAが約0Vの状態であればトランジスタ1164はオフ状態であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ1、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態であるから、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。本実施の形態では理解の簡単のため、最小記憶単位1ビットのメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構成も図10Aや図10Bに限定されず、適宜変更することができる。図11に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。図11に示す半導体装置は、m本の第5の配線及び第4の配線と、n本の第2の配線及び第3の配線と、複数のメモリセル11001、1~1100m、nが縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイ1110と、第2の配線及び第3の配線駆動回路1111や、第4の配線及び第5の配線駆動回路1113や、読出し回路1112といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。各メモリセルの代表として、メモリセル1100i、jを考える。ここで、メモリセル1100i、jiは1以上m以下の整数、jは1以上n以下の整数は、第2の配線BLj、第3の配線S1j、第5の配線WLi及び第4の配線S2i、及び第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与えられている。また、第2の配線BL1~BLn及び第3の配線S11~S1nは第2の配線及び第3の配線駆動回路1111及び読出し回路1112に、第5の配線WL1~WLm及び第4の配線S21~S2mは第4の配線及び第5の配線駆動回路1113にそれぞれに接続されている。図11に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。第i行のメモリセル1100i、1~1100i、nに書込みを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを0V、第2の配線BL1~BLnを0V、第4の配線S2iを2Vとする。このときトランジスタ1161は、オン状態となる。第3の配線S11~S1nは、データ1を書き込む列は2V、データ0を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配線S11~S1nの電位が変化する前に、第4の配線S2iを0Vとして、トランジスタ1161をオフ状態にする。また、非選択の第5の配線WLは0V、非選択の第4の配線S2は0Vとする。その結果、データ1の書込みを行ったメモリセルのトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位は約2V、データ0の書込みを行ったメモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードAの電位は変わらない。第i行のメモリセル1100i、1~1100i、nの読み出しを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを2V、第4の配線S2iを0V、第3の配線S11~S1nを0Vとし、第2の配線BL1~BLnに接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、非選択の第5の配線WLは0V、非選択の第4の配線は0Vとする。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。実施の形態8本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図12Aに示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の配線S2と、第5の配線WLと、トランジスタ1171第1のトランジスタと、トランジスタ1172第2のトランジスタと、容量素子1173とから構成されている。トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1172はチャネル形成領域に酸化物半導体を用いている。ここで、トランジスタ1171のゲート電極と、トランジスタ1172のソース電極またはドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され、第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1172のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に接続され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1170への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1172をオフ状態にする。その結果、データ1の書込み後にはトランジスタ1171のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0の書込み後にはノードAの電位が約0Vとなる。メモリセル1170の読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態となる。第5の配線WLを2Vとした場合のトランジスタ1171の状態について説明する。トランジスタ1171の状態を決めるノードAの電位は、第5の配線WL-ノードA間の容量C1と、トランジスタ1171のゲート電極-ソース電極とドレイン電極間の容量C2に依存する。なお、読出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。データ1とデータ0は便宜上の定義であって、逆であっても構わない。書き込み時の第3の配線S1の電位は、書込み後にトランジスタ1172がオフ状態となり、また、第5の配線のWL電位が0Vの場合にトランジスタ1171がオフ状態である範囲で、データ0、1の電位をそれぞれ選べばよい。読出し時の第5の配線WL電位は、データ0の場合にトランジスタ1171がオフ状態となり、データ1の場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ1171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えない範囲であれば、どのようなしきい値でも構わない。また、第1のゲート電極、及び第2のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるNOR型の半導体記憶装置の例について図12Bを用いて説明する。図12Bに示す本発明の一態様に係る半導体装置は、i行iは2以上の自然数j列jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。図12Bに示すメモリセルアレイは、i行iは3以上の自然数j列jは3以上の自然数にマトリクス状に配列された複数のメモリセル1180と、i本のワード線WLワード線WL_1乃至ワード線WL_iと、i本の容量線CL容量線CL_1乃至容量線CL_iと、i本のゲート線BGLゲート線BGL_1乃至ゲート線BGL_iと、j本のビット線BLビット線BL_1乃至ビット線BL_jと、ソース線SLと、を具備する。さらに、複数のメモリセル1180のそれぞれメモリセル1180M,Nただし、Nは1以上j以下の自然数、Mは1以上i以下の自然数ともいうは、トランジスタ1181M,Nと、容量素子1183M,Nと、トランジスタ1182M,Nと、を備える。なお、半導体記憶装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層により構成される。容量素子は、第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。トランジスタ1181M,Nは、Nチャネル型トランジスタであり、ソース電極、ドレイン電極、第1のゲート電極、及び第2のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1181をNチャネル型トランジスタにしなくてもよい。トランジスタ1181M,Nのソース電極及びドレイン電極の一方は、ビット線BL_Nに接続され、トランジスタ1181M,Nの第1のゲート電極は、ワード線WL_Mに接続され、トランジスタ1181M,Nの第2のゲート電極は、ゲート線BGL_Mに接続される。トランジスタ1181M,Nのソース電極及びドレイン電極の一方がビット線BL_Nに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。トランジスタ1181M,Nは、メモリセル1180M,Nにおいて選択トランジスタとしての機能を有する。トランジスタ1181M,Nとしては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。トランジスタ1182M,Nは、Pチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1182をPチャネル型トランジスタにしなくてもよい。トランジスタ1182M,Nのソース電極及びドレイン電極の一方は、ソース線SLに接続され、トランジスタ1182M,Nのソース電極及びドレイン電極の他方は、ビット線BL_Nに接続され、トランジスタ1182M,Nのゲート電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。トランジスタ1182M,Nは、メモリセル1180M,Nにおいて、出力トランジスタとしての機能を有する。トランジスタ1182M,Nとしては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。容量素子1183M,Nの第1の容量電極は、容量線CL_Mに接続され、容量素子1183M,Nの第2の容量電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。なお、容量素子1183M,Nは、保持容量としての機能を有する。ワード線WL_1乃至ワード線WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ビット線BL_1乃至ビット線BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。容量線CL_1乃至容量線CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ゲート線BGL_1乃至ゲート線BGL_iのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。ゲート線駆動回路は、例えばダイオード及び第1の容量電極がダイオードのアノード及びゲート線BGLに電気的に接続される容量素子を備える回路により構成される。トランジスタ1181の第2のゲート電極の電圧を調整することにより、トランジスタ1181の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ1181の閾値電圧を調整し、オフ状態におけるトランジスタ1181のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。実施の形態9本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図13を参照して説明する。図13Aには、いわゆるDRAMDynamicRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図13Aに示すメモリセルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有している。また、メモリセルアレイ1120は、m本の第1の配線、及びn本の第2の配線を有する。なお、本実施の形態においては、第1の配線をビット線BLと呼び、第2の配線をワード線WLと呼ぶ。メモリセル1130は、トランジスタ1131と、容量素子1132と、から構成されている。トランジスタ1131のゲート電極は、第1の配線ワード線WLと接続されている。また、トランジスタ1131のソース電極またはドレイン電極の一方は、第2の配線ビット線BLと接続されており、トランジスタ1131のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線CLと接続され、一定の電位が与えられている。トランジスタ1131には、先の実施の形態に示すトランジスタが適用される。先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図13Aに示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。図13Bには、いわゆるSRAMStaticRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図13Bに示すメモリセルアレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ1140は、第1の配線ワード線WL、第2の配線ビット線BL及び第3の配線反転ビット線/BLをそれぞれ複数本有する。メモリセル1150は、第1のトランジスタ1151、第2のトランジスタ1152、第3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155、及び第6のトランジスタ1156を有している。第1のトランジスタ1151と第2のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジスタ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタここでは、第4のトランジスタ1154であり、他方はpチャネル型トランジスタここでは、第3のトランジスタ1153である。つまり、第3のトランジスタ1153と第4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトランジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている。第1のトランジスタ1151、第2のトランジスタ1152、第4のトランジスタ1154、第6のトランジスタ1156は、nチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第3のトランジスタ1153と第5のトランジスタ1155は、pチャネル型のトランジスタであり、酸化物半導体以外の材料例えば、単結晶シリコンなどをチャネル形成領域に用いる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態10酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図14Aは、CPUの具体的な構成を示すブロック図である。図14Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、及びROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMI/F1189は、別チップに設けても良い。勿論、図14Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図14Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態7に記載されている記憶素子を用いることができる。図14Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図14Bまたは図14Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図14B及び図14Cの回路の説明を行う。図14B及び図14Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。図14Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の形態7に記載されている記憶素子を用いることができる。記憶素子群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図14Bでは、スイッチング素子1141として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。なお、図14Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図14Bでは、スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていても良い。また、図14Cには、記憶素子群1143が有する各記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDigitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArray等のLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。"