"入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路とを有するクロック生成装置。上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む請求項1記載のクロック生成装置。上記位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている請求項2記載のクロック生成装置。上記位相の異なる複数の遅延クロックは、少なくとも上記入力クロックから90度および270度の位相遅延をもつ遅延クロックを含み、上記クロックラッチ選択部は、上記入力クロックから90度および270度の位相遅延をもつ遅延クロックで上記NCOクロックをラッチし、ラッチした2つのクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給する請求項2記載のクロック生成装置。上記クロックラッチ選択部は、上記入力クロックから180度の位相遅延をもった遅延クロックで上記NCOクロックをラッチし、当該ラッチされたNCOクロックを上記入力クロックから90度および270度の位相遅延をもつ遅延クロックで上記NCOクロックをラッチする請求項4記載のクロック生成装置。上記遅延同期回路は、M個の遅延クロックを生成し、上記位相差取得部は、上記目標とするNCOクロックのエッジから実際のNCOクロックのエッジとの差を求め、求めた差を360度位相差で上記Mとなるように丸め演算を行う請求項1記載のクロック生成装置。入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、上記同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、上記同期クロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を含む電子機器。上記同期クロック生成装置は、上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む請求項7記載の電子機器。しかしながら、図3のクロック生成装置10では、DLL6のディレイライン6Lと可変遅延部7の遅延値が異なると、その遅延差はそのままジッタとして上記に加算され、出力クロックCLKOUTのジッタ増加に繋がる。可変遅延部7は、図3に示すように、フィードバックがなく遅延レプリカ回路として用いられるため、この遅延差は必ず存在してしまう。上記の遅延差を無くすためにはディレイライン7Lのマッチングを良くする必要があるが、それにより面積増加に繋がってしまう。本技術は、レプリカ回路が不要で、小面積化を図ることが可能であり、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することが可能なクロック生成装置および電子機器を提供することにある。本技術の第1の観点のクロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を有する。本技術の第2の観点の電子機器は、入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、上記同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、上記同期クロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を含む。本技術によれば、レプリカ回路が不要で、小面積化を図ることができ、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することができる。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態クロック生成装置の第1の構成例2.第2の実施形態クロック生成装置の第2の構成例3.第3の実施形態クロック生成装置が適用される電子機器の構成例<1.第1の実施形態>図5は、本第1の実施形態に係るクロック生成装置の構成例を示す図である。図6は、図5のクロック生成装置における動作波形を示す図である。このクロック生成装置100は、第1の同期回路を含むNCO110、位相差取得部としてのMタップ丸めモジュール120、DLL遅延同期回路130、選択部としてのマルチプレクサMUX140、および第2の同期回路150を有する。第1の同期回路および第2の同期回路150は、D型フリップフロップDFFにより形成される。また、DLL130は、位相の異なるM個の遅延クロックDLLクロックを生成する機能を有する。本実施形態のクロック生成装置100は、可変遅延モジュールを、DLLを用いたレプリカ回路として構成するのではなく、D型フリップフロップDFFを用いた構成にすることでレプリカ回路をなくし、ジッタの増加を防ぐことが可能に構成されている。NCO数値制御型オシレータ110は、アキュムレータ111および第1の同期回路112を含んで構成されている。アキュムレータ111は、入力される周波数制御用デジタル値Δに応じた累加算を行うNビットの加算器1111を含む。さらに、アキュムレータ111は、入力クロックMCLKに同期して加算器1111の累加算結果を保持し、保持した値を加算器1111に出力するNビットのレジスタ1112、を含む。Nビットのレジスタ1112は、NビットのフリップフロップFF11により形成される。アキュムレータ111は、周波数制御用デジタル値Δに応じてロールオーバーここではオーバーフローするタイミングが異なる。第1の同期回路112は、アキュムレータ111のロールオーバーここではオーバーフローを示すビットOBを入力クロックMCLKに同期させてNCO出力クロックNCOCLKを生成して出力する。なお、NCO出力クロックは、NCOクロックに相当する。第1の同期回路112は、D型フリップフロップFF12により形成される。Mタップ丸めモジュール120は、アキュムレータ111の値に応じて目標とするNCO出力クロックと実際のNCO出力クロックとの位相差を取得する位相差取得部として機能する。Mタップ丸めモジュール120は、目標とする理想的なエッジEdgeから実際のNCO出力クロックNCOCLKのエッジの差を計算し、360度位相差でMとなるように丸め演算を行う。図5のMタップ丸めモジュール120は、NCO110のアキュムレータ111の値と入力デジタル値Δを受けて、位相差を計算し、360度位相差でMとなるように丸め演算を行う。Mタップ丸めモジュール120は、その位相差位相エラーを示す出力信号DLLTAPによりマルチプレクサ140を制御する。Mタップ丸めモジュール120は、減算器加算器121、および丸め演算部122を含んで構成されている。減算器121は、アキュムレータ111の塁加算の最大値2N固定値から現実際のアキュムレータ111の値を減算して位相差情報を得る。丸め演算部122は、減算器121の減算結果である位相差情報と入力デジタル値Δの比率に応じた値をDLL130のタップ数Mを適用して、360度位相差でMとなるように丸め演算を行う。DLL130は、入力クロックMCLKに位相同期した信号VDLに応じて、入力クロックMCLKに複数Mの遅延を与えた複数M-1の遅延クロックDCLK1~DCLKM-1を生成する。DLL130は、遅延させていないゼロ遅延を与えた入力クロックMCLKおよびM-1個の遅延クロックDCLK1~DCLKM-1をマルチプレクサ140に出力する。DLL130が出力する遅延させていない入力クロックMCLKは、ゼロ遅延を与えた遅延クロックDCLK0としても捉えることができる。DLL130は、位相比較器PD131、ループフィルタLPF132、およびディレイライン133を含んで構成されている。ディレイライン133は、入力クロックMCLKの供給ラインに対して直列に接続されたM個の遅延素子DLY1~DLYMを含む。M個の遅延素子DLY1~DLYMは、LPF132の出力信号VDLに応じて遅延量が制御され、制御される遅延量をもって伝搬される入力クロックを遅延させ、遅延素子DLY1~DLYM-1の出力から遅延クロックDCLK1~DCLKM-1を出力する。最終段の遅延素子DLYMの出力クロックDCLKMがPD131の一入力端子に入力される。PD131は、他方の入力端子に入力クロックMCLKが供給され、入力クロックMCLKと遅延クロックDCLKMとの位相差を検出して、その結果をLPF132に出力する。LPF132は、PD131による位相差情報を電圧情報に変換して、信号VDLとして、ディレイライン133のM個の遅延素子DLY1~DLYMに供給する。マルチプレクサ140は、Mタップ丸めモジュール120による位相差情報DLLTPに応じて、DLL130の複数の遅延クロックDCLK0~DCLKM-1から目標とするNCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択する。この例では、遅延クロックDCLK0は、ゼロ遅延が与えられた遅延が与えられていない入力MCLKそのものである。マルチプレクサ140は、遅延クロックDCLK0~DCLKM-1が供給される端子IT0~ITM-1と、出力端子OTとを有し、出力端子OTから選択したクロックを選択クロックDLLOUTとして第2の同期回路150に出力する。第2の同期回路150は、マルチプレクサ140により選択クロックに、NCO110のNCO出力クロックNCOCLKを同期させてラッチして出力クロックCLKOUTを得る。クロック生成装置100において、図5および図6に示すように、NCO110のNCO出力クロックNCOCLKは、DFFにより形成される第2の同期回路150に入力される。この第2の同期回路DFF150は、DLL130により生成されるM個の遅延を可変可能であるマルチプレクサ140による選択クロックDLLOUTをクロック入力に持つ。NCO110において、アキュムレータ111がオーバーフローすると、NCO出力クロックNCOCLKはローレベルからハイレベルとなる。そして、Mタップ丸めモジュール120が目標とする理想的なエッジEdgeから実際のNCO出力クロックNCOCLKのエッジの差を計算し、360度位相差でMとなるように丸め演算を行う。Mタップ丸めモジュール120は、その丸め込み処理を受けた位相差情報DLLTAPによりマルチプレクサ140のクロック選択処理を制御する。マルチプレクサ140から出力される選択クロックDLLOUTは、入力クロックMCLKをMタップ丸めモジュール120により位相差情報DLLTAPの値に応じて理想のエッジに近づけるように遅延させたクロックである。第2の同期回路150では、このクロックDLOUTのエッジ部でNCO出力クロックNCOCLKが叩かれる同期取込が行われる。これにより、出力クロックCLKOUTは理想目標エッジに近いものとなりジッタが低減される。図5のクロック生成装置100では、遅延生成にレプリカループは含まれず、直接DLLの出力を選択して使用している。そのため、図3の構成で考慮しなければならない、ディレイラインのDLLとのミスマッチによるジッタの増加は無い。このように、本第1の実施形態のクロック生成装置100によれば低ジッタ出力クロックの生成が可能となる。この低ジッタ化の方法において、レプリカ回路を持たない構成であるため、レイアウトマッチングに対する要求が緩和され、小面積化が可能となる。また、設計期間、検証期間が短縮される。<2.第2の実施形態>図7は、本第2の実施形態に係るクロック生成装置の構成例を示す図である。図8は、図7のクロック生成装置における動作波形を示す図である。本第2の実施形態に係るクロック生成装置100Aが第1の実施形態に係るクロック生成装置100と異なる点は以下の通りである。本第2の実施形態のクロック生成装置100Aは、DFFのセットアップホールドSetupHoldマージンを考慮して、第1の同期回路112と出力と第2の同期回路150の入力との間にクロックラッチ選択部160が配置されている。クロックラッチ選択部160は、NCO出力クロックNCOCLKを、DLL130による複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチする。クロックラッチ選択部160は、ラッチした複数の位相のクロックから位相差取得部としてのMタップ丸めモジュール120の位相差情報DLLTAPに応じて一のクロックを選択して第2の同期回路150に供給する。この位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている。図7の例では、位相の異なる複数の遅延クロックは、入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4を含む。そして、クロックラッチ選択部160は、入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4でNCO出力クロックNCOCLKをラッチする。クロックラッチ選択部160は、ラッチしたNCO出力クロックNCOCLK90およびNCOCLK270のいずれかを位相差情報DLLTAPに応じて一のクロックを選択して第2の同期回路150に供給する。クロックラッチ選択部160は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4でNCO出力クロックNCOCLKおよびを位相差情報DLLTAPの最上位ビットMSBを一旦ラッチする。クロックラッチ選択部160は、ラッチされたNCO出力クロックNCOCLK180を入力クロックMCLKから90度および270度の位相遅延をもつ遅延クロックDCLKM/4、DCLK3M/4でラッチする。また、図7の例では、クロックラッチ選択部160は、第1の同期回路112によるNCO出力クロックNCOCLKおよび位相差情報DLLTAPの最上位ビットMSBを一旦ラッチで供給タイミングを揃えする。そして、クロックラッチ選択部160は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4でNCO出力クロックおよびMSBのラッチを行う。図7のクロックラッチ選択部160は、DFFにより形成される同期ラッチ回路161~166、およびセレクタ167を含んで構成されている。同期ラッチ回路161は、入力クロックMCLKに同期して第1の同期回路112によるNCO出力クロックNCOCLKをラッチして出力する。同期ラッチ回路162は、入力クロックMCLKに同期してMタップ丸めモジュール120による位相差情報DLLTAPのMSBをラッチして出力する。同期ラッチ回路163は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4で同期ラッチ回路161の出力クロックをラッチして出力する。同期ラッチ回路164は、入力クロックMCLKから180度の位相遅延をもった遅延クロックDCLK2M/4で同期ラッチ回路162の出力MSB情報をラッチして、セレクタ167に出力する。同期ラッチ回路165は、入力クロックMCLKから90度の位相遅延をもった遅延クロックDCLKM/4で同期ラッチ回路163の出力クロックNCOCLK180をラッチして、NCOクロックNCOCLK90としてセレクタ167に出力する。同期ラッチ回路166は、入力クロックMCLKから270度の位相遅延をもった遅延クロックDCLK3M/4で同期ラッチ回路163の出力クロックNCOCLK180をラッチして、NCOクロックNCOCLK270としてセレクタ167に出力する。セレクタ167は、同期ラッチ回路164から出力される位相差情報のMSBの値が1か0に応じて、NCOクロックNCOCLK90とNCOクロックNCOCLK270のいずれかを選択して第2の同期回路150に供給する。以下に、クロックラッチ選択部160を配置した理由等について説明する。図5のクロック生成装置100の構成において、入力クロックMCLKの周波数が高くなり、またDLL130のタップ数が大きくなると、NCO出力クロックNCOCLKを入力とするDFFである第2の同期回路150のSetupHoldマージンが小さくなる。その結果、図5の回路そのままでは実現が非常に難しくなる可能性がある。図5のSetupHoldマージンは、最も小さくなる場合以下のようになる。[数4]TSETUPNCOCLK=1/MfMCLK本第2の実施形態では、上記SetupHoldマージンに関する問題に対応する構成を簡単化している。図7のクロック生成装置100Aでは、NCO出力クロックNCOCLKを、入力クロックMCLKから90度、270度位相遅延を持つクロックで一旦同期させてラッチし、NCOCLK90とNCOCLK270を生成する。90度、270度の位相遅延を持つクロックはDLL130から取り出すことにより簡単に利用可能である。一度、180度位相クロックでNCO出力クロックNCOCLKを同期されてラッチさせているのは、遅延を合わしているためである。NCOCLK90とNCOCLK270は、Mタップ丸めモジュール120の出力DLLTAPのMSBによりどちらが、後段の第2の同期回路DFF150への入力データとなるかが決定される。図7および図8の例の場合、マルチプレクサ140の選択クロックDLLOUTが入力クロックMCLKに対して0~180度位相遅延の場合、NCOCLK270が選択され、180~360度位相遅延の場合、NCOCLK90が選択される。この制御により、最もSetupHoldマージンが小さい場合でも、入力クロックMCLKの90度は確保することが可能となる。[数5]TSETUPNCOCLK=1/4fMCLK図7および図8に示す例は、90度、270度の位相遅延を持つクロックを利用したが、たとえば45度、135度、225度、315度の位相遅延を持つクロックを利用することも可能である。その場合、SetupHoldマージンを入力クロックの180度は確保することが可能となる。また、図7に示す例では、NCOCLK90、NCOCLK270を生成してから選択する構成であるが、第2の同期回路DFFに入力するクロックを選択する構成も可能である。上述したようなクロック生成装置は、たとえばビデオ信号を処理する電子機器である映像信号処理装置等の同期信号処理装置に適用することができる。<3.第3の実施形態>図9は、本第3の実施形態に係る電子機器としての同期信号処理回路の構成例を示す図である。この同期信号処理装置200は、時間デジタル変換器TimetoDigitalConverter:TDC210、デジタル位相比較器220、デジタルループフィルタDLP230、分周回路としてのカウンタ240、および同期クロック生成装置250を有する。本同期信号処理装置200では、上述した第1および第2の実施形態のクロック生成装置100,100Aが同期クロック生成装置250として採用されている。本実施形態の同期信号処理装置200では、入力段にLPFとADCを配置して位相比較を実施するのではなく、TD変換器210を用いて位相比較を実施することにより回路の小面積化が実現可能となっている。TD変換器210は、水平同期信号HSYNCを、同期クロック生成装置250で生成される同期クロックラインロッククロックLLCCKで同期させ、同期クロックLLCCKのタイミングでデジタルデータとして出力する。デジタル位相比較器220は、TD変換器210による水平同期信号のデジタルデータと参照クロック生成部としてのカウンタ240による参照クロックHREFの位相比較を行うことにより位相差情報を得る。デジタル位相比較器220は、取得した位相差情報をDLP230に供給する。DLP230は、デジタル位相比較器220の位相差情報に応じた周波数制御用デジタル信号Δを同期クロック生成装置250に出力する。参照クロック生成部としてのカウンタ240は、同期クロック生成装置250で生成される同期クロックLLCCKをカウントすることにより分周して参照クロックHREFを生成し、生成した参照クロックHREFをデジタル位相比較器220に供給する。同期クロック生成装置250は、DLP230による周波数制御用デジタル信号Δに応じて参照クロックHREFとTD変換器210による水平同期信号のデジタルデータの位相が一致するように周波数を制御した同期クロックLLCCKを生成する。同期クロック生成装置250は、DTO251としてNCOが適用される。また、同期クロック生成装置250の出力段にはPLL位相同期回路252を有する。PLL252は、クロック生成装置100,100Aの第2の同期回路150の出力が供給される。なお、本技術は以下のような構成もとることができる。1入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路とを有するクロック生成装置。2上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む上記1記載のクロック生成装置。3上記位相が異なる複数の遅延クロックは、等しい位相差をもって生成された遅延クロックにより形成されている上記2記載のクロック生成装置。4上記位相の異なる複数の遅延クロックは、少なくとも上記入力クロックから90度および270度の位相遅延をもつ遅延クロックを含み、上記クロックラッチ選択部は、上記入力クロックから90度および270度の位相遅延をもつ遅延クロックで上記NCOクロックをラッチし、ラッチした2つのクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給する上記82または3記載のクロック生成装置。5上記クロックラッチ選択部は、上記入力クロックから180度の位相遅延をもった遅延クロックで上記NCOクロックをラッチし、当該ラッチされたNCOクロックを上記入力クロックから90度および270度の位相遅延をもつ遅延クロックで上記NCOクロックをラッチする上記4記載のクロック生成装置。6上記遅延同期回路は、M個の遅延クロックを生成し、上記位相差取得部は、上記目標とするNCOクロックのエッジから実際のNCOクロックのエッジとの差を求め、求めた差を360度位相差で上記Mとなるように丸め演算を行う上記1から5のいずれか一に記載のクロック生成装置。7入力される同期信号に対して所定の処理を行う同期信号処理装置を有し、上記同期信号処理装置は、水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器と、上記同期クロックをカウントして参照クロックを生成する参照クロック生成部と、上記時間デジタル変換器による水平同期信号のデジタルデータと上記参照クロック生成部による上記参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、上記デジタル位相比較器の位相差情報に応じた周波数制御用デジタル信号を上記同期クロック生成装置に出力するデジタルループフィルタと、上記デジタル位相比較器の位相差情報に応じて上記参照クロックと上記時間デジタル変換器による水平同期信号のデジタルデータの位相が一致するように周波数が制御される上記同期クロックを生成し、生成した同期クロックを上記時間デジタル変換器、上記参照クロック生成部、上記デジタル位相比較器、上記デジタルループフィルタに出力する同期クロック生成装置と、を含み、上記同期クロック生成装置は、入力される周波数制御用デジタル値に応じた累加算を行うNビットの加算器と、入力クロックに同期して上記加算器の累加算結果を保持し、保持した値を上記加算器に出力するNビットのレジスタと、を含み、上記周波数制御用デジタル値に応じてロールオーバーするタイミングが異なるアキュムレータと、上記アキュムレータのロールオーバーを示すビットを上記入力クロックに同期させてNCOクロックとして出力する第1の同期回路と、を含む数値制御型オシレータNCOと、上記アキュムレータの値に応じて目標とするNCOクロックと実際のNCOクロックとの位相差を取得する位相差取得部と、上記入力クロックに位相同期した信号に応じて上記入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、上記位相差取得部の位相差情報を受けて、上記複数の遅延クロックから目標とする上記NCOクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、上記選択部で選択された上記選択クロックに上記NCOクロックを同期させて出力クロックを得る第2の同期回路と、を含む電子機器。8上記同期クロック生成装置は、上記NCOクロックを、上記複数の遅延クロックのうち位相が異なる複数の遅延クロックでラッチし、ラッチした複数のクロックから上記位相差取得部の位相差情報に応じて一のクロックを選択して上記第2の同期回路に供給するクロックラッチ選択部を含む上記7記載の電子機器。"