プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタと、を備えることを特徴とするデータ入力回路。前記有効ストローブ信号生成部が、前記プリアンブル期間以前にデータストローブ信号のレベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、第1の内部ストローブ信号及び第2の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第1の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、を備えることを特徴とする請求項1に記載のデータ入力回路。前記伝達制御信号生成部が、第1の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、前記第1の内部ストローブ信号に応じて、前記第1の期間信号のイネーブル時点をシフトして第2の期間信号を生成するイネーブルシフト部と、前記選択信号に応じて、前記第1の期間信号または前記第2の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、を備えることを特徴とする請求項2に記載のデータ入力回路。前記信号生成部が、書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及び前記バースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第1の期間信号を生成する期間信号生成部と、前記第1の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、を備えることを特徴とする請求項3に記載のデータ入力回路。前記イネーブル信号が、前記第1の期間信号に同期してイネーブルされ、前記プリアンブル期間が終了した後にディセーブルされることを特徴とする請求項4に記載のデータ入力回路。前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項4に記載のデータ入力回路。前記イネーブルシフト部が、前記第1の内部ストローブ信号に応じて電源電圧を伝達する第1の伝達素子と、前記第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、を備えることを特徴とする請求項3に記載のデータ入力回路。前記有効ストローブ信号抽出部が、前記伝達制御信号に応じて、前記第1の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、前記セット信号に応じて第1のリセット信号を生成する第1のリセット制御部と、前記第2の内部ストローブ信号に応じて第2のリセット信号を生成する第2のリセット制御部と、前記セット信号と前記第1のリセット信号及び第2のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、を備えることを特徴とする請求項2に記載のデータ入力回路。前記セット信号制御部が、前記伝達制御信号に応じて、前記第1の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、を備えることを特徴とする請求項8に記載のデータ入力回路。前記第1のリセット制御部が、前記セット信号に応じて電源電圧を伝達する第1の伝達素子と、第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、を備えることを特徴とする請求項8に記載のデータ入力回路。データストローブ信号をバッファリングして第1の内部ストローブ信号及び第2の内部ストローブ信号を生成するデータストローブ信号バッファと、プリアンブル期間で発生する前記第1の内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、を備えることを特徴とするデータ入力回路。前記第1の内部ストローブ信号が、前記データストローブ信号の立上がりエッジに同期して発生し、前記第2の内部ストローブ信号が、前記データストローブ信号の立下がりエッジに同期して発生することを特徴とする請求項11に記載のデータ入力回路。前記有効ストローブ信号生成部が、前記プリアンブル期間以前にデータストローブ信号の設定レベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、前記第1の内部ストローブ信号及び第2の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第1の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、を備えることを特徴とする請求項11に記載のデータ入力回路。前記伝達制御信号生成部が、第1の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、前記第1の内部ストローブ信号に応じて、前記第1の期間信号のイネーブル時点をシフトして第2の期間信号を生成するイネーブルシフト部と、前記選択信号に応じて、前記第1の期間信号または前記第2の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、を備えることを特徴とする請求項13に記載のデータ入力回路。前記信号生成部が、書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及びバースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第1の期間信号を生成する期間信号生成部と、前記第1の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、を備えることを特徴とする請求項14に記載のデータ入力回路。前記イネーブル信号が、前記第1の期間信号に同期してイネーブルされ、前記プリアンブル期間が終了した後にディセーブルされることを特徴とする請求項15に記載のデータ入力回路。前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項15に記載のデータ入力回路。前記イネーブルシフト部が、前記第1の内部ストローブ信号に応じて電源電圧を伝達する第1の伝達素子と、前記第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、を備えることを特徴とする請求項14に記載のデータ入力回路。前記有効ストローブ信号抽出部が、前記伝達制御信号に応じて、前記第1の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、前記セット信号に応じて第1のリセット信号を生成する第1のリセット制御部と、前記第2の内部ストローブ信号に応じて第2のリセット信号を生成する第2のリセット制御部と、前記セット信号と前記第1のリセット信号及び第2のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、を備えることを特徴とする請求項13に記載のデータ入力回路。前記セット信号制御部が、前記伝達制御信号に応じて、前記第1の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、を備えることを特徴とする請求項19に記載のデータ入力回路。前記第1のリセット制御部が、前記セット信号に応じて電源電圧を伝達する第1の伝達素子と、第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、を備えることを特徴とする請求項19に記載のデータ入力回路。前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタをさらに備えることを特徴とする請求項11に記載のデータ入力回路。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、プリアンブル期間で内部ストローブ信号がトグルされてもデータストローブ信号の最後の立下がりエッジを正確に感知して書き込み動作のエラーを防止できるようにしたデータ入力回路を提供することにある。そこで、上記の目的を達成するための本発明に係るデータ入力回路が、プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタとを備えることを特徴とする。また、上記の目的を達成するための本発明に係るデータ入力回路が、データストローブ信号をバッファリングして第1の内部ストローブ信号及び第2の内部ストローブ信号を生成するデータストローブ信号バッファと、プリアンブル期間で発生する前記第1の内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部とを備えることを特徴とする。本実施形態のデータ入力回路は、データストローブ信号DQSがプリアンブル期間t11~t12以前にHi-ZレベルHi-ZまたはロジックハイレベルHIGHにセットされた場合にも、データをデータストローブ信号DQSの最後の立下がりエッジに正確に同期させてラッチして誤動作を防止することができる。以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。図2は、本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。同図に示すように、本実施形態のデータ入力回路は、データバッファ10と、データストローブ信号バッファ11と、データ整列部2と、有効ストローブ信号生成部3と、データストローブ信号カウンタ4と、データラッチ部5と、伝達部6と、書き込みドライバ7とを備える。データバッファ10は、データDATAをバッファリングして内部データIDATAを生成する。データストローブ信号バッファ11は、データストローブ信号DQSを受信して第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fを生成する。ここで、第1の内部ストローブ信号DQS_Rは、データストローブ信号DQSの立上がりエッジrisingedgeに同期して生成され、第2の内部ストローブ信号DQS_Fは、データストローブ信号DQSの立下がりエッジfallingedgeに同期して生成される。データ整列部2は、第1の内部ストローブ信号DQS_Rに同期して内部データIDATAをラッチして出力する第1のラッチ20と、第2の内部ストローブ信号DQS_Fに同期して第1のラッチ20の出力信号をラッチして第1の立上がりデータD1Rに出力する第2のラッチ21と、第1の内部ストローブ信号DQS_Rに同期して第1の立上がりデータD1Rをラッチして第2の立上がりデータD2Rに出力する第3のラッチ22と、第2の立上がりデータD2Rを所定期間遅延させて第3の立上がりデータD3Rに出力する第1の遅延器23と、第2の内部ストローブ信号DQS_Fに同期して内部データIDATAをラッチして第1の立下がりデータD1Fに出力する第4のラッチ24と、第1の内部ストローブ信号DQS_Rに同期して第1の立下がりデータD1Fをラッチして第2の立下がりデータD2Fに出力する第5のラッチ25と、第2の立下がりデータD2Fを所定期間遅延させて第3の立下がりデータD3Fに出力する第2の遅延器26とを備える。ここで、第1のラッチ20と、第2のラッチ21と、第3のラッチ22と、第4のラッチ24と、第5のラッチ25とは、Dフリップフロップで実現することができる。このような構成のデータ整列部2から出力される第1の立上がりデータD1Rと、第3の立上がりデータD3Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとは、整列されて出力される。有効ストローブ信号生成部3は、プリアンブル期間で発生する第1の内部ストローブ信号DQS_Rのパルスを除去し、第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fに同期して有効ストローブ信号VAL_DQSを生成する。有効ストローブ信号VAL_DQSのパルスは、プリアンブル期間が終了した後に発生する。有効ストローブ信号生成部3の具体的な構成及び動作は図3ないし図11を参考して後述する。データストローブ信号カウンタ4は、有効ストローブ信号VAL_DQSをバースト長情報BLに応じてカウントして書き込みラッチ信号WR_LATを生成する。さらに具体的に、データストローブ信号カウンタ4は、バースト長が4に設定された場合、有効ストローブ信号VAL_DQSの4番目の立下がりエッジで書き込みラッチ信号WR_LATのパルスが生成され、バースト長が8に設定された場合、有効ストローブ信号VAL_DQSの6番目の立下がりエッジで書き込みラッチ信号WR_LATのパルスが生成されるように実現されることができる。バースト長情報BLは、バースト長が4、8、16、及び32のうち、いずれかに設定されたかに関する情報を含み、複数の信号が含まれるように実現することができる。また、実施形態によって有効ストローブ信号VAL_DQSのパルスの生成時点もバースト長によって多様に設定することができる。データラッチ部5は、書き込みラッチ信号WR_LATの立上がりエッジに同期して第3の立上がりデータD3Rと、第1の立上がりデータD1Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとをラッチして第1の入力データないし第4の入力データDIN<1:4>に出力する。伝達部6は、データ入力クロックDIN_CLKに同期して第1の入力データないし第4の入力データDIN<1:4>を書き込みドライバ7に伝達する。以下、有効ストローブ信号生成部3の具体的な構成及び動作を図3ないし図11を参考して具体的に説明する。図3に示すように、有効ストローブ信号生成部3は、データストローブ信号DQSの設定レベルに応じてイネーブル時点が調整される伝達制御信号T_CONを生成する伝達制御信号生成部30と、伝達制御信号T_CONに応じて第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fを受信して有効ストローブ信号VAL_DQSを生成する有効ストローブ信号抽出部31とを備える。伝達制御信号生成部30は、図4に示すように、信号生成部300と、イネーブルシフト部301と、選択出力部302とを備える。信号生成部300は、期間信号生成部303と、イネーブル信号生成部304と、比較部305とを備える。期間信号生成部303は、書き込みコマンドWRと、書き込みレイテンシ情報WLと、バースト長情報BLとを受信して第1の期間信号SECT1を生成する。第1の期間信号SECT1は、書き込みコマンドWRが入力される時点でロジックハイレベルにイネーブルされ、書き込みレイテンシ情報WL及びバースト長情報BLに応じて設定された期間が経過した後、ロジックローレベルにディセーブルされる。イネーブル信号生成部304は、パルス発生回路で実現され、第1の期間信号SECT1のイネーブル時点に同期してイネーブルされ、プリアンブル期間が開始された後、ディセーブルされるイネーブル信号ENのパルスを生成する。比較部305は、イネーブル信号ENがロジックハイレベルである期間で駆動されてデータストローブ信号DQSと基準電圧VREFとのレベルを比較して選択信号SELを生成する。ここで、基準電圧VREFは、Hi-ZレベルHi-Zより低いレベルに設定されることが好ましく、Hi-ZレベルHi-Zは、データストローブ信号DQSのロジックハイレベル及びロジックローレベルの中間レベルに設定されることが好ましい。選択信号SELは、データストローブ信号DQSがロジックローレベルを有する場合、ロジックハイレベルで生成され、データストローブ信号DQSがロジックハイレベルまたはHi-ZレベルHi-Zを有する場合、ロジックローレベルで生成される。イネーブルシフト部301は、図5に示すように、ロジックハイレベルの第1の内部ストローブ信号DQS_Rが入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するインバータTIV30、TIV33と、ロジックローレベルの第1の内部ストローブ信号DQS_Rが入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するインバータTIV31、TIV32と、ロジックハイレベルの第1の期間信号SECT1が入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するNANDゲートND31、ND32と、第1の内部ストローブ信号DQS_Rを反転バッファリングして第1の反転内部ストローブ信号DQS_RBを生成するインバータIV30とを備える。このような構成のイネーブルシフト部301は、第1の期間信号SECT1がロジックハイレベルにイネーブルされた状態で第1の内部ストローブ信号DQS_Rのパルスに同期させて電源電圧VDDを第2の期間信号SECT2に伝達する。また、イネーブルシフト部301は、第1の期間信号SECT1がロジックローレベルにディセーブルされる場合、第2の期間信号SECT2をロジックローレベルにディセーブルさせて出力する。したがって、イネーブルシフト部301から出力される第2の期間信号SECT2は、第1の期間信号SECT1がイネーブルされた後、第1の内部ストローブ信号DQS_Rの1番目の立下がりエッジに同期してイネーブルされ、第1の期間信号SECT1がディセーブルされた時点に同期してディセーブルされる。選択出力部302は、図6に示すように、選択信号SELを反転バッファリングするインバータIV31と、選択信号SEL及びインバータIV31の出力信号に応じて第1の期間信号SECT1を伝達制御信号T_CONに伝達する伝達ゲートT30と、選択信号SEL及びインバータIV31の出力信号に応じて第2の期間信号SECT2を伝達制御信号T_CONに伝達する伝達ゲートT31とを備える。このような構成の選択出力部302は、選択信号SELがロジックハイレベルである場合、第1の期間信号SECT1を伝達制御信号T_CONに伝達し、選択信号SELがロジックローレベルである場合、第2の期間信号SECT2を伝達制御信号T_CONに伝達する。有効ストローブ信号抽出部31は、図7に示すように、セット信号制御部310と、第1のリセット制御部311と、第2のリセット制御部312と、ラッチ部313とを備える。セット信号制御部310は、図8に示すように、NANDゲートND310と、パルス発生部3100とを備える。NANDゲートND310は、伝達制御信号T_CONがロジックハイレベルである場合、第1の内部ストローブ信号DQS_Rを反転バッファリングして遅延内部ストローブ信号DQS_RDに出力する。パルス発生部3100は、遅延内部ストローブ信号DQS_RDがロジックローレベルに遷移すれば、セット信号SETのパルスを発生させる。このような構成のセット信号制御部310は、伝達制御信号T_CONがロジックハイレベルである状態で第1の内部ストローブ信号DQS_Rの立上がりエッジに同期してセット信号SETのパルスを発生させる。第1のリセット制御部311は、図9に示すように、セット信号SETのパルスが入力される場合、電源電圧VDDを反転バッファリングして伝達する伝達素子として動作するインバータTIV300と、第1の期間信号SECT1がロジックハイレベルである場合、インバータTIV300の出力信号を反転バッファリングして伝達する伝達素子として動作するNANDゲートND311と、セット信号SETのパルスが入力されなかった場合、NANDゲートND311の出力信号を反転バッファリングして伝達する伝達素子として動作するインバータTIV301と、NANDゲートND311の出力信号を反転バッファリングして第1のリセット信号RESET1に出力するインバータIV300と、セット信号SETを反転バッファリングして反転セット信号SET_Bを生成するインバータIV301とを備える。このような構成の第1のリセット制御部311は、第1の期間信号SECT1がロジックハイレベルである状態でセット信号SETのパルスが入力される場合、電源電圧VDDを反転バッファリングしてロジックローレベルの第1のリセット信号RESET1に出力する。第2のリセット制御部312は、パルス発生回路で実現されて、第2の内部ストローブ信号DQS_Fのパルスが入力される場合、予め設定されたパルス幅を有する第2のリセット信号RESET2のパルスを生成する。ラッチ部313は、図10に示すように、NORゲートNR300、NR301及びインバータIV310を備えるSRラッチで実現されて、セット信号SETのパルスが入力される場合、有効ストローブ信号VAL_DQSをロジックハイレベルにイネーブルさせ、セット信号SETのパルスによって第1のリセット信号RESET1がロジックローレベルに遷移した後、第2のリセット信号RESET2のパルスが入力される場合、有効ストローブ信号VAL_DQSをロジックローレベルにディセーブルさせる。図4ないし図10に示された構成を有する有効ストローブ信号生成部3の動作を図11に示されたタイミング図を参考して説明するが、データストローブ信号DQSがプリアンブル期間t11~t12以前にHi-ZレベルHi-ZまたはロジックハイレベルHIGHにセットされた場合を仮定して説明すれば、次のとおりである。まず、t10時点で書き込みコマンドWRが入力されると、図4に示された伝達制御信号生成部30に含まれた期間信号生成部303はt10時点でロジックハイレベルにイネーブルされ、書き込みレイテンシ情報WL及びバースト長情報に応じて設定された期間が経過した後、t13時点でロジックローレベルにディセーブルされる第1の期間信号SECT1を生成する。次に、図4に示された伝達制御信号生成部30に含まれたイネーブル信号生成部304は、第1の期間信号SECT1がロジックハイレベルにイネーブルされるt10時点から予め設定された期間tdの間、ロジックハイレベルにイネーブルされるイネーブル信号ENのパルスを生成する。予め設定された期間tdは、プリアンブル期間t10~t11が終了した後、イネーブル信号ENがロジックローレベルにディセーブルされるように設定されることが好ましい。次に、図4に示された伝達制御信号生成部30に含まれた比較部305は、イネーブル信号ENがロジックハイレベルにイネーブルされる期間の間、データストローブ信号DQSと基準電圧VREFとのレベルを比較して選択信号SELを生成する。このとき、データストローブ信号DQSは、プリアンブル期間t11~t12以前にHi-ZレベルHi-ZまたはロジックハイレベルHIGHにセットされた状態であるため、選択信号SELはロジックローレベルで生成される。選択信号SELがロジックローレベルである場合、図6に示された選択出力部302の伝達ゲートT31がターンオンされるので、第2の期間信号SECT2が伝達制御信号T_CONに伝達される。一方、図5に示されたイネーブルシフト部301で生成される第2の期間信号SECT2は、第1の期間信号SECT1がイネーブルされた後、第1の内部ストローブ信号DQS_Rの1番目の立下がりエッジに同期してイネーブルされ、第1の期間信号SECT1がディセーブルされた時点に同期してディセーブルされる。第2の期間信号SECT2のイネーブル時点は、プリアンブル期間t11~t12以前にデータストローブ信号DQSがHi-ZレベルHi-Zにセットされた場合がロジックハイレベルHIGHに設定された場合より速い。これは、プリアンブル期間t11~t12以前にデータストローブ信号DQSがHi-ZレベルHi-Zにセットされた場合、ロジックハイレベルHIGHに設定された場合よりデータストローブ信号DQSで生成される第1の内部ストローブ信号DQS_Rの1番目の立下がりエッジが速い時点に発生するためである。次に、図8に示されたセット信号制御部310は、伝達制御信号T_CONがロジックハイレベルである状態で第1の内部ストローブ信号DQS_Rの立上がりエッジに同期してセット信号SETのパルスを発生させる。すなわち、伝達制御信号T_CONがロジックローレベルである場合、第1の内部ストローブ信号DQS_Rのパルスが発生してもセット信号SETのパルスは生成されない。次に、図9に示された第1のリセット制御部311は、第1の期間信号SECT1がロジックハイレベルである状態でセット信号SETのパルスが入力される場合、電源電圧VDDを反転バッファリングしてロジックローレベルの第1のリセット信号RESET1に出力する。また、第2のリセット制御部312は、第2の内部ストローブ信号DQS_Fのパルスが入力される場合、予め設定されたパルス幅を有する第2のリセット信号RESET2のパルスを生成する。次に、図10に示されたラッチ部313は、セット信号SETのパルスが入力される場合、有効ストローブ信号VAL_DQSをロジックハイレベルにイネーブルさせ、セット信号SETのパルスによって第1のリセット信号RESET1がロジックローレベルに遷移した後、第2のリセット信号RESET2のパルスが入力される場合、有効ストローブ信号VAL_DQSをロジックローレベルにディセーブルさせる。すなわち、ラッチ部313で生成される有効ストローブ信号VAL_DQSは、プリアンブル期間t11~t12が終了した後、第1の内部ストローブ信号DQS_Rに同期して発生するパルスを含む。その結果、データストローブ信号DQSがプリアンブル期間t11~t12以前にHi-ZレベルHi-ZまたはロジックハイレベルHIGHにセットされてプリアンブル期間t11~t12で第1の内部ストローブ信号DQS_Rのパルスが発生しても、本実施形態の有効ストローブ信号生成部3で生成される有効ストローブ信号VAL_DQSのパルスはプリアンブル期間t11~t12が終了した後から発生する。したがって、データストローブ信号カウンタ4が有効ストローブ信号VAL_DQSをバースト長情報に応じてカウントして、書き込みラッチ信号WR_LATを生成する場合、書き込みラッチ信号WR_LATは、データストローブ信号DQSの最後の立下がりエッジに同期してイネーブルされる。これは、本実施形態の有効ストローブ信号生成部3で生成される有効ストローブ信号VAL_DQSは、プリアンブル期間t11~t12で発生する第1の内部ストローブ信号DQS_Rのパルスに影響を受けないためである。このように、本実施形態の有効ストローブ信号生成部3で生成される有効ストローブ信号VAL_DQSに応じてデータストローブ信号DQSの最後の立下がりエッジを正確にカウントすることができ、データをデータストローブ信号DQSの最後の立下がりエッジに正確に同期させてラッチすることができる。