メモリデバイスの第1のデバイスレベル内に配置される、第1のメモリセルと、前記メモリデバイスの第2のデバイスレベル内に配置される、第2のメモリセルと、前記第1のメモリセルへのアクセスを制御するための、前記第1のデバイスレベル内に形成される第1の制御ゲートであって、前記第1のメモリセルのそれぞれが、前記第1の制御ゲートの空洞内に形成されるメモリ素子を含む、第1の制御ゲートと、前記第2のメモリセルへのアクセスを制御するための、前記第2のデバイスレベル内に形成される第2の制御ゲートであって、前記第2のメモリセルのそれぞれが、前記第2の制御ゲートの空洞内に形成されるメモリ素子を含む、第2の制御ゲートと、を含む、装置。前記第1および第2のメモリセルのそれぞれが、第1の方向で配置構成される複数のメモリセル、および第2の方向で配置構成される複数のメモリセルを含み、共通ソースと、前記共通ソースおよび前記メモリセルに、導電材料を通じて選択的に結合されるように構成される、データ線と、を更に含み、前記導電材料が、前記第1および第2のメモリセルを、第3の方向で貫通して延び、前記第3の方向が、前記第1および第2の方向と実質的に垂直である、請求項1に記載の装置。前記共通ソースが、前記第1および第2のメモリセルと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成されることにより、消去動作の間に、前記第1および第2のメモリセルの少なくとも一方の前記メモリ素子からの電子が、前記共通ソースへ移動することが可能になる、請求項2に記載の装置。前記第1および第2のメモリセルが、前記共通ソースと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成される、請求項2に記載の装置。前記第1のメモリセルが、前記第2のメモリセルと、実質的に垂直に位置合わせされる、請求項1に記載の装置。前記第1のメモリセルのそれぞれの前記メモリ素子が、前記第2のメモリセルのうちの1つの前記メモリ素子と、実質的に垂直に位置合わせされる、請求項1に記載の装置。前記メモリデバイスのメモリ動作の間、前記第1および第2のメモリセルに関連するデータ線に、前記第1および第2のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも1つが、ダブルゲートを含む、請求項1に記載の装置。前記メモリデバイスのメモリ動作の間、前記第1および第2のメモリセルに関連するデータ線に、前記第1および第2のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも1つが、取り囲まれたゲートを含む、請求項1に記載の装置。リング形状を有する第1のメモリ素子を含む、第1の不揮発性メモリセルと、リング形状を有する第2のメモリ素子を含む、第2の不揮発性メモリセルと、前記第1および第2のメモリ素子を貫通して延びる導電材料と、を含む、装置。前記第1のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第1の追加的導電材料であって、前記第1のメモリ素子および前記第1の追加的導電材料が、前記第1および第2のメモリセルが配置されるメモリデバイスの、第1のデバイスレベル内に配置される、第1の追加的導電材料と、前記第2のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第2の追加的導電材料であって、前記第2のメモリ素子および前記第2の追加的導電材料が、前記メモリデバイスの、第2のデバイスレベル内に配置される、第2の追加的導電材料と、を更に含む、請求項9に記載の装置。前記メモリセルのそれぞれが、前記対応するメモリ素子と前記導電材料との間に、第1の誘電体を更に含む、請求項10に記載の装置。前記メモリセルのそれぞれが、前記対応するメモリ素子と前記対応する追加的導電材料との間に、第2の誘電体を更に含む、請求項11に記載の装置。前記第1および第2のメモリセル内に格納された情報の値を表す信号を搬送するための、基材の上のデータ線を更に含み、前記データ線が、前記基材と前記第1のメモリセルとの間に配置される、請求項9に記載の装置。前記第1および第2のメモリセル内に格納された情報の値を表す信号を搬送するための、基材の上のデータ線を更に含み、前記第1および第2のメモリセルが、前記基材と前記データ線との間に配置される、請求項9に記載の装置。メモリデバイスの第1のデバイスレベル内に配置され、第1の側壁を有する第1の空洞を含む、第1の導電材料と、前記メモリデバイスの第2のデバイスレベル内に配置され、第2の側壁を有する第2の空洞を含む、第2の導電材料と、前記第1の側壁および前記第2の側壁上に形成される、第1の誘電体と、前記第1の空洞内に配置され、前記第1の誘電体の第1の部分によって、前記第1の導電材料から電気的に絶縁される、第1のメモリ素子と、前記第2の空洞内に配置され、前記第1の誘電体の第2の部分によって、前記第2の導電材料から電気的に絶縁される、第2のメモリ素子と、前記第1のメモリ素子の側面上、および前記第2のメモリ素子の側面上に形成される、第2の誘電体と、前記第1のデバイスレベルから前記第2のデバイスレベルへ延び、前記第2の誘電体の少なくとも対応する部分によって、前記第1および第2のメモリ素子から電気的に絶縁されるように、前記第1および第2のメモリ素子に対向する、導電チャネルと、を含む、装置。前記第1および第2のメモリ素子が、ポリシリコンを含む、請求項15に記載の装置。前記第1および第2のメモリ素子が、誘電材料を含む、請求項15に記載の装置。前記誘電材料が、シリコン窒化物を含む、請求項17に記載の装置。前記第1の導電材料と前記第2の導電材料との間に、誘電材料を更に含む、請求項15に記載の装置。基材と、前記導電チャネルに選択的に結合されるように構成され、前記第2の導電材料と前記基材との間に配置される、データ線と、を更に含む、請求項15に記載の装置。基材と、前記導電チャネルに選択的に結合されるように構成されるデータ線であって、前記第1および第2のメモリ素子が、前記データ線と前記基材との間に配置される、データ線と、を更に含む、請求項15に記載の装置。リング形状を有する第1のメモリ素子を含む、第1の不揮発性メモリセルを形成する工程と、リング形状を有する第2のメモリ素子を含む、第2の不揮発性メモリセルを形成する工程と、前記第1および第2のメモリ素子を貫通して延びる導電材料を形成する工程と、を含む、方法。前記第1のメモリセルを形成する工程が、第1の導電材料内に第1の空洞を形成する工程を含み、前記第1のメモリ素子が、前記第1の空洞内に形成され、前記第2のメモリセルを形成する工程が、第2の導電材料内に第2の空洞を形成する工程を含み、前記第2のメモリ素子が、前記第2の空洞内に形成される、請求項22に記載の方法。前記第1の空洞が、前記第2の空洞の上に実質的に位置合わせされる、請求項23に記載の方法。基材の上にデータ線を形成する工程を更に含み、前記データ線が、前記基材と前記第1および第2のメモリセルとの間に配置される、請求項22に記載の方法。基材の上にデータ線を形成する工程を更に含み、前記第1および第2のメモリセルが、前記基材と前記データ線との間に配置される、請求項22に記載の方法。導電材料の層および誘電材料の層を、前記導電材料の層が前記誘電材料の層によって互いに電気的に絶縁されるように形成する工程と、前記導電材料の層内のそれぞれに、空洞を形成する工程と、前記空洞内のそれぞれに、メモリ素子を形成する工程と、を含む、方法。前記導電材料の層のそれぞれが、2つの前記誘電材料の層の間にあり、少なくとも1つの前記導電材料の層が、2つの前記導電材料の層の間にある、請求項27に記載の方法。前記メモリ素子が、ポリシリコンを含む、請求項27に記載の方法。前記メモリ素子が、誘電材料を含む、請求項27に記載の方法。前記空洞を形成する工程が、前記導電材料の層内に、初期の空洞を形成する工程と、前記初期の空洞のサイズを拡大して、前記導電材料の層内のそれぞれに、前記空洞を形成する工程と、を含む、請求項27に記載の方法。前記導電材料の層および前記誘電材料の層を貫通する開口部を形成して、前記初期の空洞を形成する工程を更に含む、請求項31に記載の方法。前記開口部が形成される際に、第2の空洞が、前記誘電材料の層内のそれぞれに形成され、前記初期の空洞の前記サイズが拡大される際に、前記第2の空洞のサイズが、実質的に変化せずに維持される、請求項32に記載の方法。前記第2の空洞のそれぞれ、および前記初期の空洞のそれぞれが、実質的に同じ直径を有する、請求項33に記載の方法。図1は、本発明の一実施形態による、メモリセル110を備えるメモリアレイ102を有するメモリデバイス100のブロック図を示す。メモリセル110は、アクセス線123例えば、信号を有するワード線WL0~WLMおよび線124例えば、信号を有するビット線BL0~BLNを伴って、行ならびに列の形で配置構成することができる。メモリデバイス100は、線124および線128を使用して、メモリセル110内部の情報を転送することができる。メモリセル110は、複数のデバイスレベル内に物理的に配置することができ、そのため、メモリセル110の1つのグループを、他のメモリセル110の1つ以上のグループ上に積み重ねることができる。行デコーダ132および列デコーダ134は、線125例えば、アドレス線上のアドレス信号A0~AXを復号して、どのメモリセル110にアクセスさせるべきかを決定する。x行及び列デコーダ132及び134の行及び列レベルデコーダ136及び138は各々、アクセスさせるべきメモリセル110が配置された、メモリデバイス100の複数のデバイスレベルのうちのどれかを決定する。センス増幅器回路140は、メモリセル110から読み出される情報の値を判定して、その情報を、線124および線128に、信号の形態で提供するように動作する。センス増幅器回路140はまた、線124および線128上の信号を使用して、メモリセル110に書き込まれる情報の値を判定することもできる。メモリデバイス100は、メモリアレイ102と線例えば、データ線126との間で情報を転送するための、回路機構150を含み得る。線126上の信号DQ0~DQNは、メモリセル110から読み出されるか、またはメモリセル110内に書き込まれる情報を示し得る。線126は、メモリデバイス100内部のノード、またはメモリデバイス100が存在するパッケージ上のノード例えば、ピンまたはハンダボールを含み得る。メモリデバイス100の外部の他のデバイス例えば、メモリコントローラまたはプロセッサは、線125、126、および線127を通じて、メモリデバイス100と通信することができる。メモリデバイス100は、メモリセル110から情報を読み出すための読み出し動作、およびメモリセル110内に情報を書き込む書き込み動作プログラミング動作と称される場合もあるなどの、メモリ動作を実行する。メモリ制御ユニット118が、線127上の制御信号に基づいて、このメモリ動作を制御する。線127上の制御信号の例としては、1つ以上のクロック信号、およびメモリデバイス100が実行するいずれかの動作例えば、書き込み動作または読み出し動作を指示するための他の信号が挙げられる。メモリデバイス100の外部の他のデバイス例えば、プロセッサまたはメモリコントローラは、線127上の制御信号の値を制御することができる。これらの線上の信号の組み合わせの、特定の値が、コマンド例えば、書き込みコマンドまたは読み出しコマンドを生成して、このコマンドが、メモリデバイス100に、対応するメモリ動作例えば、書き込み動作または読み出し動作を実行させることができる。メモリセル110のそれぞれは、単一ビットの値、または2つ、3つ、4つ、もしくは他の数のビットなどの複数ビットの値を表す情報を、格納することができる。例えば、メモリセル110のそれぞれは、単一ビットのバイナリ値0または1を表す情報を格納することができる。別の実施例では、メモリセル110のそれぞれは、2ビットの、4つの可能な値00、01、10、および11のうちの1つ、8つの可能な値000、001、010、011、100、101、110、および111のうちの1つ、あるいは他の数の複数ビットの、他の値のうちの1つなどの、複数ビットの値を表す情報を、格納することができる。メモリデバイス100は、線141上の供給電圧信号Vccおよび線142上の供給電圧信号Vssを含めた、供給電圧を受け取ることができる。供給電圧信号Vssは、接地電位例えば、約0ボルトの値を有するで動作することができる。供給電圧信号Vccは、バッテリーまたは交直流AC-DC変換回路機構などの、外部電源から、メモリデバイス100に供給される、外部電圧を含み得る。メモリデバイス100の回路機構150は、選択回路152および入出力I/O回路116を含み得る。選択回路152は、信号SEL0~SELnに応答して、メモリセル110から読み出されるか、またはメモリセル110内に書き込まれる情報を表し得る、線124および線128上の信号を選択する。列デコーダ134が、アドレス信号A0~AXに基づいて、SEL0~SELn信号を選択的にアクティブにする。選択回路152が、線124および線128上の信号を選択して、読み出し動作および書き込み動作の間の、メモリアレイ102とI/O回路116との通信を提供する。メモリデバイス100は、不揮発性メモリデバイスとすることができ、メモリセル110は、不揮発性メモリセルとすることができるため、メモリセル110は、電力例えば、VccもしくはVss、または双方がメモリデバイス100から切断される際に、メモリセル110上に格納された情報を保持することができる。例えば、メモリデバイス100は、NANDフラッシュもしくはNORフラッシュメモリデバイスなどの、フラッシュメモリデバイス、または可変抵抗メモリデバイスなど例えば、相変化ランダムアクセスメモリPCRAM、抵抗変化RAMRRAM登録商標などの、他の種類のメモリデバイスとすることができる。メモリデバイス100は、本明細書で説明される実施形態に焦点を合わせる手助けとするために、図1には示されない他の機構を含み得ることが、当業者には理解されるであろう。メモリデバイス100は、図2~図38を参照して以下で説明されるメモリデバイスおよびメモリセルのうちの、少なくとも1つを含み得る。図2は、本発明の一実施形態による、メモリセル210、211、およびメモリセル212の下方に、データ線251、252、およびデータ線253が配置される、メモリデバイス200の一部分の回路図を示す。メモリセル210、211、およびメモリセル212は、メモリセル210のグループ、メモリセル211のグループ、およびメモリセル212のグループなどのグループへと、グループ化することができる。図2に示すように、各グループ内のメモリセルは、制御ゲート221、222、または制御ゲート223関連する信号WL0、WL1、および信号WL2を有するなどの、同じ制御ゲートを共有する。これらのメモリセルは、ストリング215およびストリング216などのストリング内で直列に結合される。各ストリングは、異なるグループからのメモリセルのうちの1つを含み得、トランジスタ231のうちの1つとトランジスタ232のうちの1つとの間に結合される。図2に示すように、トランジスタ231は、選択線241、242、および選択線243関連する信号SGD0、SGD1、および信号SGD2を有するに結合される、ゲートを有する。トランジスタ231は、データ線251、252、およびデータ線253関連する信号BL0、BL1、および信号BL2を有するに結合される、ノード例えば、ソースを有する。データ線251、252、およびデータ線253は、不揮発性メモリデバイスのビット線またはセンス線に対応する場合がある。トランジスタ232は、選択線261、262、および選択線263関連する信号SGS0、SGS1、および信号SGS2を有するに結合される、ゲートを有する。トランジスタ232は、不揮発性メモリデバイス内のメモリセルストリングの共通ソース270に結合される、ノード例えば、ドレインを有する。図2は、関連する構成要素が結合された、メモリセルの3つのグループを、一実施例として示す。メモリセルのグループ、およびそれらのグループの関連する構成要素例えば、制御ゲートおよびデータ線の数は、変動し得る。メモリデバイス200は、メモリセル210、211、およびメモリセル212内に格納された情報を検知する例えば、読み出すための読み出し動作の間、ならびにメモリセル210、211、およびメモリセル212内に情報を格納するための書き込み動作の間の、メモリセル210、211、およびメモリセル212へのアクセスを制御するために、制御ゲート221、222、および制御ゲート223を使用する。メモリデバイス200は、読み出し動作の間にこれらのメモリセルから読み出された情報を転送するために、データ線251、252、およびデータ線253を使用する。トランジスタ231およびトランジスタ232は、読み出し動作または書き込み動作の間、それぞれ、信号SGD0、SGD1、および信号SGD2、ならびに信号SGS0、SGS1、および信号SGS2に応答して、データ線251、252、およびデータ線253、ならびに共通ソース270に、メモリセルを選択的に結合する。本明細書での説明に焦点を合わせる手助けとするために、本明細書での説明では、書き込み、読み出し、および消去動作などの、メモリデバイスの動作の詳細な説明は省略される。これらの動作は、当業者には理解されるであろう。例えば、メモリデバイス200の消去動作では、約20ボルトの電圧を、データ線251、252、およびデータ線253に印加することができ、その一方で、制御ゲート221、222、および制御ゲート223、選択線241、242、および線243、ならびに選択線261、262、および選択線263を、浮遊させる例えば、電圧に対して非接続のままにすることができる。この消去動作で、メモリセル210、211、およびメモリセル212のメモリ素子からの電子は、データ線251、253、およびデータ線253に移動することができる。図3は、本発明の一実施形態による、メモリデバイス200の一部分の3D視図を示す。図3はまた、X方向、Y方向、およびZ方向も示し、デバイスレベル301、302、およびデバイスレベル303が、Z方向で配置構成される。同じグループのメモリセル210は、X方向およびY方向で、行および列の形に配置構成することができる。メモリセルの各グループは、異なるデバイスレベル301、302、およびデバイスレベル303内に配置される。例えば、メモリセル210を有するグループは、デバイスレベル301内に配置される。メモリセル211を有するグループは、デバイスレベル302内に配置される。メモリセル212を有するグループは、デバイスレベル303内に配置される。図3に示すように、各ストリング内のメモリセル210、211、およびメモリセル212例えば、トランジスタ231とトランジスタ232との間のメモリセルは、データ線251、252、およびデータ線253の下の基材に対して、Z方向で、実質的に垂直に位置合わせされる。この基材は、図3には示されないが、図5および図6の基材503と同様のものとすることができる。図3はまた、Z方向で垂直に延び、図2のトランジスタ231およびトランジスタ232に対応する、トランジスタ231とトランジスタ232との間の、同じストリング内のメモリセル210、211、およびメモリセル212の、メモリ素子430を貫通する、チャネル241ならびに導電材料部分242も示す。図3に示すように、トランジスタ231は、本体391例えば、トランジスタチャネルに結合されるダブルゲートを含み、トランジスタを制御するオンまたはオフにすることができる。このダブルゲートの構造は、同じ選択線241の2つの区画図3に示すようなを含み得、その2つの区画は、本体391の2つの両側上にのみ配置される。図3のメモリデバイス200はまた、コンタクト329、349、およびコンタクト359も含み得る。コンタクト329は、制御ゲート221、222、および制御ゲート223への電気的接続を提供する。コンタクト349は、選択線241、242、243、および選択線244への電気的接続を提供する。コンタクト359は、データ線251、252、およびデータ線253との間の電気的接続を提供する。選択線244、および選択線244とZ方向で関連するメモリセルは、図2には示されない。図4は、図3のメモリデバイス200の制御ゲート221およびメモリセル210の一部分を示す。図2の制御ゲート222および制御ゲート223、ならびにメモリセル211およびメモリセル212は、それぞれ、制御ゲート221およびメモリセル210と同様の構造を有する。図4に示すように、制御ゲート221は、空洞420を有する均質材料を含み、各空洞は、この均質材料とは異なる材料を含めた、様々な構成要素で充填することができる。その様々な構成要素としては、メモリ素子430、チャネル441、導電材料部分442、ならびに誘電体421および誘電体427が挙げられる。誘電体421は、異なる層として配置構成される、複数の材料422、423、および材料424を含み得る。図4に示すように、各メモリセル210のメモリ素子430は、内側面451および外側面452を有する、リング形状例えば、ドーナツ形状を有する。図3に示す他のメモリセル211およびメモリセル212のそれぞれもまた、リング形状を有する。図3に示すように、同じストリング内例えば、トランジスタ231とトランジスタ232との間のメモリセル210、211、およびメモリセル212の内部では、各メモリセルのリング形状メモリ素子430の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直にZ方向で位置合わせされる。各メモリ素子430は、その中の電荷の量例えば、電子の数に基づくような、情報を格納することができる。そのような各メモリ素子430では、電荷の量は、そのメモリ素子が格納する情報の値に対応する。この電荷の量は、書き込み動作で、または消去動作で、制御することができる。例えば、チャネル441もしくは導電材料部分442、または双方からの電子は、当業者には既知のトンネル効果により、書き込み動作の間に、メモリ素子430に異動することができる。消去動作では、メモリ素子430からの電子は、チャネル441もしくは導電材料部分442、または双方へ戻り、データ線251、253、およびデータ線253図2および図3に移動することができる。代替的実施形態は、例えば、素子430の抵抗に基づくような、情報を格納することができる、メモリ素子430を使用することも可能である。図3のメモリデバイス200は、図5~図29を参照して以下で説明されるものと同様のプロセス、または同一のプロセスを使用して、形成することができる。図5~図29は、本発明の一実施形態による、メモリセルの下方にデータ線が配置されるメモリデバイス500を形成する、様々なプロセスを示す。メモリデバイス500図29に、より詳細に示すは、図3のメモリデバイス300に対応し得る。図5は、基材503を有するメモリデバイス500を示し、この基材503は、層として配置構成される材料501および材料502を含み得る。材料501は、バルクシリコンを含み得、または別の半導体材料とすることも可能である。材料502は、誘電材料、例えば、シリコン酸化物とすることができる。図5はまた、基材503の上に形成される、材料504および材料505も示す。材料504および材料505の形成は、基材503の上に導電材料を付着させ、次に材料504の上に別の導電材料を付着させる工程を含み得る。材料504は、金属、または他の導電材料を含み得る。材料505は、非ドープのポリシリコン、もしくはp型シリコンなどのドープポリシリコン、または別の導電材料を含み得る。図5はまた、X方向、X方向に対して垂直なY方向、ならびにX方向およびY方向の双方に対して垂直なZ方向も示す。図5に示すように、材料504および材料505は、1つの層が、Z方向で1つ以上の他の層の上に例えば、層上にある、異なる層として形成することができる。本明細書で使用するとき、一方が他方上にある、2つ以上の材料に関して使用される用語~上にとは、それらの材料の間の少なくとも何らかの接触を意味し、一方で、の上にまたは重なるは、材料が別の材料上にあることか、またはそれらの材料の間に、1つ以上の追加的な介在材料が存在する場合を指すことができる例えば、接触は必ずしも必要とされない。これらの用語~上に、の上に、または重なるは、本明細書で使用するとき、特にそのような明示的記述がない限り、いずれの方向性も示すものではない。図6は、データ線651、652、およびデータ線653、ならびにデバイス構造体605が形成された後の、メモリデバイス500を示す。エッチング例えば、乾式エッチングなどのプロセスを使用して、材料504および材料505図5の諸部分を除去し、トレンチ511およびトレンチ512を形成することができ、このトレンチ511およびトレンチ512は、材料502で、トレンチの底部を有する。データ線651、652、およびデータ線653のそれぞれ、ならびにデバイス構造体605のそれぞれは、X方向に延びる、より大きい寸法例えば、長さを有する。X方向に延びる個別の開口部を有するマスク図6には示さずを使用して、トレンチ511およびトレンチ512を形成することができる。図6に示すように、トレンチ511およびトレンチ512は、材料504図5を、図2のデータ線251、252、およびデータ線253に対応し得る、個別のデータ線651、652、およびデータ線653へと分割する。図7は、ピラー705が、メモリデバイス500の区域701内に形成された後の、メモリデバイス500を示す。ピラー705は、メモリデバイス500の区域702内には形成されない。簡略化のために、図7~図29には、図6の基材503は示されない。図7では、エッチング例えば、乾式エッチングなどのプロセスを使用して、デバイス構造体605の諸部分を除去し、トレンチ511およびトレンチ512と垂直なY方向で、トレンチ711、712、およびトレンチ713を形成することができ、それによりピラー705を、図7に示すように形成することができる。Y方向に延びる個別の開口部を有するマスク図7には示さずを使用して、トレンチ711、712、およびトレンチ713を形成することができる。各ピラー705は、約20~50ナノメートルの、Z方向での高さを含み得る。図7に示すように、ピラー705は、X方向およびY方向で、行および列の形に例えば、マトリックスの形に配置構成される。簡略化のために、図7には、トレンチ511およびトレンチ512内に充填される誘電材料は示されない。しかしながら、図7のメモリデバイス500の形成はまた、デバイス構造体605の頂部表面715まで、トレンチ511およびトレンチ512を充填するように、誘電材料例えば、シリコン酸化物を形成する工程も含み得る。図8は、誘電体831、ならびに選択線841、842、843、および選択線844が形成された後の、メモリデバイス500を示す。選択線841、842、843、および選択線844は、それぞれ、図3の選択線241、242、243、および選択線244に対応し得る。図8では、誘電体831は、選択線841、842、843、および選択線844を、ピラー705から電気的に絶縁するように形成される。誘電体831は、例えば、各ピラー705の少なくとも2つの面上に、誘電材料例えば、シリコン酸化物を付着させることによって、またはピラー705を酸化させることによって、形成することができる。誘電体831が形成された後、例えば、ピラー705、ならびにトレンチ711、712、およびトレンチ713図7の上に、導電材料を付着させ、次にその導電材料の一部分を除去例えば、エッチングすることによって、選択線841、842、843、および選択線844を形成し、図8に示す構造を有する、選択線841、842、843、および選択線844を形成することができる。選択線841、842、843、および選択線844のための導電材料の例としては、ポリシリコン、金属、あるいは、TiNおよびTaNなどの、他の導電材料が挙げられる。図8はまた、デバイス構造体605の選択部分内にn型不純物を挿入する例えば、埋め込むことによって形成することができる、ドープ領域833も示す。n型不純物の例としては、リンPまたはヒ素Asなどの元素が挙げられる。n型不純物が挿入されていない、デバイス構造体605の残余部分は、図5を参照して上記で説明されたような、p型シリコンなどの、その本来の材料を維持し得る。図9は、図8の選択線841、842、843、および選択線844の代替的構造体である、選択線941、942、943、および選択線944を有する、メモリデバイス500を示す。図8では、ピラー705の両側面は、同じ選択線841、842、843、または選択線844の、2つの異なる区画と関連する。図9では、ピラー705の頂部表面を除いて、選択線941、942、943、または選択線944のうちの1つの材料によって、各ピラー705を完全に取り囲むことができる例えば、各ピラー705の4つの側面が、同じ選択線の4つの異なる区画と関連する。選択線841、842、843、および選択線844と比較して、より高効率のメモリデバイスを、選択線941、942、943、および選択線944を使用して達成することができる。選択線941、942、943、および選択線944はまた、それぞれ、図3の選択線241、242、243、および選択線244の代替的構造体とすることもできる。それゆえ、図2および図3の各トランジスタ231は、図9に示す構造を有する、取り囲まれたゲートを含み得る。それゆえ、図3に示すダブルゲートの代わりに、図3の各トランジスタ231は、代替的には、本体391図3を取り囲む、同じ選択線選択線941などの4つの異なる区画を有する、取り囲まれたゲートを含み得る。図10は、材料1001~1007が、ピラー705、ならびに選択線841、842、843、および選択線844の上に形成された後の、メモリデバイス500を示す。材料1001~1007は、メモリデバイス500の区域701内および区域702内の双方に形成することができる。しかしながら、本明細書での説明に焦点を合わせるために、図10には、区域702内の、材料1001~1007の一部の部分は示されない。図28および図29を参照する下記の説明で、メモリデバイス500の区域702内の追加的構成要素例えば、図3のコンタクト329と同様の構成要素の形成が説明される。図10~図29では、簡略化のために、メモリデバイス500の一部の構成要素に関連する一部の番号指定は、1つ1つの図ごとに繰り返さない場合がある。図10では、材料1001~1007を形成する前に、シリコン酸化物などの誘電材料図10には示さずを、間隙1041、1042、および間隙1043を充填するように形成することができる。材料1001~1007の形成は、誘電材料と導電材料とを、交互配置方式で交互に付着させる工程を含み得ることにより、これらの材料は、図10に示すように、Z方向で互いの上に交互に積み重ねられる。材料1001、1003、1005、および材料1007は、シリコン酸化物などの誘電材料を含み得る。材料1002、1004、および材料1006は、金属またはポリシリコン例えば、p型シリコンに対するn型シリコンなどの導電材料を含み得る。図10に示すように、材料1001~1007は、材料1002、1004、および材料1006が、材料1001、1003、1005、および材料1007によって互いに電気的に絶縁されるように、形成される。図11は、開口部例えば、穴1101が、材料1002~1107内に形成された後の、メモリデバイス500を示す。穴1101は、図11に示すように、各穴1101を、対応するピラー705の上に、実質的に直接位置合わせすることができるように形成される。穴1101の形成は、材料1002~1007のそれぞれの一部分を除去例えば、エッチングして、材料1001で停止させる工程を含み得ることにより、材料1001の少なくとも一部分、または材料1001の全体が、穴1101をピラー705から隔てるように残存する。穴1101の形成は、材料1003、1005、および材料1007内のそれぞれの空洞1110、ならびに材料1002、1004、および材料1006内のそれぞれの空洞1120の形成をもたらす。図12に示すように、材料1003、1005、および材料1007内の空洞1110は、他の材料1002、1004、および材料1006内の空洞1120の上に、実質的に直接位置合わせされる。各空洞1110および各空洞1120は、実質的に同じ直径D1を有し得る。直径D1はまた、各空洞1110および各空洞1120の場所での、各穴1101の直径と見なすことができる。図12は、空洞1220が、材料1002、1004、および材料1006制御ゲート1221、1222、および制御ゲート1223を形成するために使用される内に形成された後の、メモリデバイス500を示す。空洞1220の形成は、空洞1120図11のサイズを拡大し、その一方で、空洞1110のサイズを実質的に変化させずに保つ例えば、実質的に直径D1で維持する工程を含み得る。例えば、空洞1120図11のサイズの拡大は、各空洞1120図11で、材料1002、1004、および材料1006のそれぞれの一部分を選択的に除去例えば、選択的な、湿式または乾式エッチングする工程を含み得ることにより、各空洞1220の直径が、実質的に直径D2へと増大し、その一方で、各空洞1110での直径D1は、実質的に変化せずに維持される。直径D2は、直径D1よりも大きい。材料1002、1004、および材料1006内の空洞1120の形成はまた、図2の制御ゲート221、222、および制御ゲート223に対応し得る、制御ゲート1221、1222、および制御ゲート1223も形成する。図13は、図12の制御ゲート1221の、更なる詳細を示す。図12の制御ゲート1222および制御ゲート1223は、制御ゲート1221と同様の構造を有する。図13に示すように、制御ゲート1221は、図11の空洞1220が、X方向およびY方向で、行および列の形に配置構成される、均質材料を含み得る。各空洞1220は、側壁1225を含み得る。図14および図15は、誘電体1421およびメモリ素子1430が、空洞1220内に形成された後の、メモリデバイス500を示す。簡略化のために、図15には、全ての空洞1220内の、誘電体1421およびメモリ素子1430は示されない。各誘電体1421は、制御ゲート1221の材料とメモリ素子1430との間に各誘電体1421を配置することができるように、側壁1225上に形成することができ、それにより、メモリ素子1430を、誘電体1421の少なくとも一部分によって、制御ゲート1221の材料から電気的に絶縁することができる。誘電体1421の形成は、複数の材料1422、1423、および材料1424図15を、異なる時点で、次々と形成する工程を含み得る。材料1422の形成は、側壁1225の一部分例えば、表面を酸化させて、側壁1225上に誘電材料例えば、シリコン酸化物を形成する工程を含み得る。あるいは、材料1422の形成は、側壁1225上に誘電材料例えば、シリコン酸化物を付着させる工程を含み得る。材料1423の形成は、材料1422上に誘電材料例えば、シリコン窒化物を付着させる工程を含み得、その誘電材料の一部分はまた、各空洞1110の側壁1425上にも形成される。材料1424の形成は、材料1423上に誘電材料例えば、シリコン酸化物を付着させる工程を含み得る。メモリ素子1430は、誘電体1421が形成された後に、形成することができる。図15に示すように、各メモリ素子1430は、図14の内側面1451および外側面1452を有する、リング形状例えば、ドーナツ形状を有する。メモリ素子1430の形成は、穴1101内に材料を付着させる工程を含み得る。図14の空洞1220は、空洞1110と実質的に位置合わせされているため、この材料メモリ素子1430を形成するは、空洞1110および空洞1120の双方に充填することができる。次に、メモリ素子1430を形成する材料の一部分例えば、各穴の中心部分を除去する例えば、同じ単一のエッチング工程での、エッチングによってことができ、それにより、空洞1110内の材料を除去例えば、完全に除去することができ、空洞1220内の材料は、完全に除去されることなく、部分的に除去される。図14に示すように、メモリ素子1430を形成する材料が、空洞1110から除去された後、誘電材料1423例えば、材料1422上に形成された、シリコン窒化物の一部分を、露出させることができる。図14に示すように、メモリ素子1430を形成する材料が、空洞1220から部分的に除去された後、同じ穴1101に関連するメモリ素子1430空洞1220内の残留材料によって形成されるは、空洞1110の側壁1425または、空洞1110の、材料1422および材料1423の諸部分を有する側壁1425と実質的に位置合わせされる、その内側面1451を有し得る。メモリ素子1430の材料としては、例えば、半導体材料例えば、ポリシリコン、シリコン窒化物もしくは他の誘電電荷トラッピング材料などの誘電電荷トラッピング材料、または相変化材料例えば、GSTなどの可変抵抗材料を挙げることができる。メモリ素子1430を形成する材料の一部分を除去例えば、エッチングする間、ピラー705の上に配置された、材料1001の部分1401もまた除去して、部分1401の厚さを低減することができる。図16および図17は、誘電体1627が、メモリ素子1430の内側面1451上、および空洞1110内に形成された後の、メモリデバイス500を示す。誘電体1627の形成は、内側面1451上に誘電材料例えば、シリコン酸化物を付着させる工程を含み得る。あるいは、誘電体1627の形成は、メモリ素子1430の一部分例えば、内側面1451を酸化させる工程を含み得る。誘電体1627の形成例えば、酸化によるはまた、空洞1110の側壁1425上に形成された材料1422上に形成される、材料1423図14もまた、消耗させることができる。それゆえ、誘電体1627はまた、材料1422の上で、空洞内に形成することもできる。図18および図19は、チャネル1841が、空洞1110内および空洞1220内の双方の、誘電体1627上に形成された後の、メモリデバイス500を示す。チャネル1841の形成は、誘電体1627上に導電材料を付着させる工程を含み得る。エッチングプロセスを使用して、その付着の後に、導電材料の厚さを低減することができる。チャネル1841の導電材料は、ピラー705と同じ材料のタイプ例えば、p型を有し得る、ドープポリシリコンを含み得る。図18はまた、開口部1801の形成も示し、この開口部1801は、ピラー705の上に配置された部分1401図14を除去することによって、例えば、エッチングによって形成することができる。図19に示すように、チャネル1841は、メモリ素子1430と対向しており、誘電体1627の少なくとも一部分によって、メモリ素子1430から電気的に絶縁される。図20は、例えば非ドープまたは低ドープのポリシリコンを付着させることによって、導電材料2001が形成され、チャネル1841とピラー705とが電気的に連通された後の、メモリデバイス500を示す。図20に示すように、導電材料2001は、ピラー705を通じて、チャネル1841とデータ線651、652、およびデータ線653との間に、連続的な導電経路を形成する。図21は、誘電材料2101例えば、シリコン酸化物が、導電材料2001の上に形成された後の、メモリデバイス500を示す。図22は、開口部例えば、穴2201、導電材料部分2260、および導電材料部分2241の形成後の、メモリデバイス500を示す。穴2201は、図22に示すように、各穴2201を、チャネル1841の上に、実質的に直接位置合わせすることができるように形成される。穴2201の形成は、誘電材料2101の一部分、および導電材料2001図21の一部分を除去例えば、エッチングして、材料1007内の場所で停止させる工程を含み得る。穴2201が形成されることにより、導電材料2001の一部分が、穴2201の形成の間に除去された後、導電材料2001は、図22に示すように、導電材料部分2260と導電材料部分2241とに分離することができる。図23は、ドープ領域2301が形成された後の、メモリデバイス500を示す。ドープ領域2301の形成は、導電材料部分2241の頂部部分内に、n型不純物を挿入する例えば、埋め込む工程を含み得る。ドープ領域2301は、チャネル1841とメモリデバイス500の他の構成要素との間に、比較的低い抵抗の接続を提供することができる。図24は、誘電体2401およびチャネル2402が形成された後の、メモリデバイス500を示す。誘電体2401例えば、シリコン酸化物は、穴2201の場所で、導電材料部分2260の側壁上に形成される。チャネル2402は、誘電材料2101の側壁上、および誘電体2401上に形成される。図25は、導電材料2501が、各穴2201内に形成された後の、メモリデバイス500を示し、このことにより、チャネル2402は、導電材料2501、ドープ領域2301、および導電材料部分2241を通じて、チャネル1841と電気的に結合することができる。各穴2201内の導電材料2501の形成は、材料の上に導電材料例えば、ポリシリコンを付着させることにより、その導電材料が穴2201を充填する工程を含み得る。次に、例えば導電材料をエッチetchingバックすることによって、または化学機械研磨CMPによって、その導電材料の頂部部分を除去することができる。図26は、ドープ領域2601、ならびに選択線2661、2662、および選択線2663が形成された後の、メモリデバイス500を示す。ドープ領域2601の形成は、導電材料部分2501の頂部部分内に、n型不純物を挿入する例えば埋め込む工程を含み得る。選択線2661、2662、および選択線2663の形成は、誘電材料2101および導電材料部分2260の諸部分を除去して、トレンチ2602を形成する工程を含み得、このトレンチ2602は、材料1007内に部分的に延びる、トレンチの底部を有する。図26に示すように、トレンチ2602は、導電材料部分2260を、図2の選択線261、262、および選択線263に対応し得る、選択線2661、2662、および選択線2663へと分離する。図27は、材料2701および共通ソース2770が形成された後の、メモリデバイス500を示す。材料2701の形成は、材料2101の上に誘電材料例えば、シリコン酸化物を付着させることにより、その誘電材料がトレンチ2602を充填する工程を含み得る。次に、例えば誘電材料をエッチバックすることによって、またはCMPによって、その誘電材料の頂部部分を除去することができる。共通ソース2770の形成は、材料2701および材料2101の上に導電材料例えば、金属を付着させる工程を含み得る。図28は、区域702図10内の材料1001~1007が、階段状パターンを形成するように処理例えば、パターニングによってされた後の、メモリデバイス500を示し、階段の間の材料は、図28には示されない。図10の説明で上述されたように、材料1001~1007の一部の部分は、簡略化のために、図10~図27の区域702からは省略されている。図28は、階段状パターンを形成するように処理された後の、区域702内の材料1001~1007を示す。図28に示すように、制御ゲート1221、1222、および制御ゲート1223が、それぞれ、階段状パターンに形成される材料1002、1004、および材料1006から形成される。図29は、コンタクト2929、2949、およびコンタクト2959が形成された後の、メモリデバイス500を示す。コンタクト2929は、制御ゲート1221、1222、および制御ゲート1223への電気的接続を提供する。コンタクト2949は、選択線841、842、843、および選択線844への電気的接続を提供する。コンタクト2959は、データ線651、652、およびデータ線653との間の電気的接続を提供する。図29に示すように、メモリデバイス500は、図2および図3を参照して上記で説明された、メモリデバイス300の構成要素ならびにメモリセル210、211、およびメモリセル212と同様、もしくは同一の、構成要素ならびにメモリセル2910、2911、およびメモリセル2912を含み得る。追加的なプロセスを実行して、上述のメモリデバイス500などのメモリデバイスの、追加的な機構を形成することができる点が、当業者には容易に理解されるであろう。それゆえ、本明細書で説明される実施形態に焦点を合わせる手助けとするために、上述の図5~図29、および以下で説明される図30~図38には、メモリデバイス500などのメモリデバイスの、機構の一部のみが示される。図30は、本発明の一実施形態による、メモリセル210、211、およびメモリセル212の上方に、データ線251、252、およびデータ線253が配置される、メモリデバイス300の一部分の回路図を示す。メモリデバイス300は、図3のメモリデバイス200のものと同様の構成要素を含み得る。それゆえ、簡略化のために、メモリデバイス200とメモリデバイス3000との間で同様の構成要素、または同じ構成要素には、同じ番号指定が与えられる。これらの同様の構成要素の詳細な説明は、図30では繰り返されない。メモリデバイス3000とメモリデバイス200との主要な相違としては、大域消去動作を可能にするための、メモリデバイス3000の、データ線251、252、およびデータ線253、ならびに共通ソース3070の場所が挙げられる。図30に示すように、データ線251、252、およびデータ線253は、メモリセル210、211、およびメモリセル212の上方に配置される。共通ソース3070は、メモリセル210、211、およびメモリセル212の下方に配置され、メモリデバイス3000の基材例えば、図31の基材3101の少なくとも一部分に、直接結合することができる。この主要な相違により、メモリデバイス200の消去動作例えば、局所消去動作と比較して、消去動作の間、メモリデバイス3000の様々な構成要素に、異なる方法で電圧を印加することが可能になり、メモリデバイス3000は、異なる方式で機能する例えば、大域消去動作の間ことが可能になる。例えば、メモリデバイス3000の消去動作では、約20ボルトの電圧を、共通ソース3070に印加することができ、その一方で、制御ゲート221、222、および制御ゲート223、データ線251、252、およびデータ線253、選択線241、242、および線243、ならびに選択線261、262、および選択線26を浮遊させることができる。この消去動作では、メモリセル210、211、およびメモリセル212のメモリ素子からの電子は、共通ソース3070に移動する例えば、トンネル現象によってことができる例えば、大域消去。メモリ200では、図2、図3、および図4を参照して上記で説明されたように、消去動作の間、メモリセル210、211、およびメモリセル212のメモリ素子からの電子は、データ線251、253、およびデータ線253へと移動することができる例えば、局所消去図31は、本発明の一実施形態による、図30のメモリデバイス3000の一部分の3D視図を示す。図31に示すように、データ線251、252、およびデータ線253は、メモリセル210、211、およびメモリセル212の上方に配置され、共通ソース3070は、メモリセル210、211、およびメモリセル212の下方に配置されて、基材3101に結合される。基材3101は、p型シリコンなどの、半導体材料を含み得る。図31に示すように、各ストリング内のメモリセル210、211、およびメモリセル212例えば、トランジスタ231とトランジスタ232との間のメモリセルは、基材3101に対して、Z方向で実質的に垂直に位置合わせされる。トランジスタ232は、図3のトランジスタ231の、ダブルゲート図3または取り囲まれたゲート図9と同様の、ダブルゲートまたは取り囲まれたゲートを含み得る。図31はまた、Z方向で垂直に延び、図30のトランジスタ231およびトランジスタ232に対応する、トランジスタ231とトランジスタ232との間の、同じストリング内のメモリセル210、211、およびメモリセル212の、メモリ素子430を貫通する、チャネル441ならびに導電材料部分442も示す。各メモリセル210、211、およびメモリセル212内の、メモリ素子430は、リング形状を有する。図31に示すように、同じストリング内のメモリセル210、211、およびメモリセル212の内部では、各メモリセルのリング形状メモリ素子430の全体が、同じストリング内の他のメモリセルのそれぞれの、リング形状メモリ素子の全体と、実質的に垂直にZ方向で位置合わせされる。図32~図38は、本発明の一実施形態による、メモリセルの上方にデータ線が配置されるメモリデバイス3200を形成する、様々なプロセスを示す。メモリデバイス3200図38に、より詳細に示すは、図31のメモリデバイス3000に対応し得る。図32は、基材3201、ならびにトレンチ3211、3212、およびトレンチ3213を有する、メモリデバイス3200を示し、基材部分3270および基材部分3271が、基材3201の頂部部分上に形成される。基材3201は、バルクシリコンなどの、半導体材料を含み得る。頂部の基材部分3270および基材部分3271は、基材3201の頂部部分内にp型不純物を挿入する例えば、埋め込むことによって形成することができる。それゆえ、基材部分3270および基材部分3271は、p型シリコンを含み得る。トレンチ3211、3212、およびトレンチ3213、ならびに基材部分3270の形成は、基材部分3271の一部分を除去例えば、エッチングする工程を含み得る。メモリデバイス3200の書き込み動作または読み出し動作の間、基材部分3270は、接地などの電位に結合することができる。メモリデバイス3200の消去動作の間、基材部分3270は、例えば約20ボルトの電圧に結合することができる。図33は、材料3301が、トレンチ3211、3212、およびトレンチ3213図32内に形成された後の、メモリデバイス3200を示す。材料3301の形成は、基材3201の上に誘電材料例えば、シリコン酸化物を付着させ、トレンチ3211、3212、およびトレンチ3213を充填する工程を含み得る。次に、その誘電材料の頂部部分を、例えばCMPによって、除去することができる。図34は、材料3401、ならびにトレンチ3411、3412、およびトレンチ3413、ならびにデバイス構造体3460が形成された後の、メモリデバイス3200を示す。材料3401の形成は、基材3201および材料3301の上に誘電材料例えば、シリコン酸化物またはシリコン窒化物を付着させる工程を含み得る。トレンチ3411、3412、およびトレンチ3413の形成は、基材3201、材料3301、および材料3401の諸部分を除去例えば、エッチングする工程を含み得る。デバイス構造体3460は、トレンチ3411、3412、およびトレンチ3413の形成の結果として形成される。図35は、ドープ領域3501、材料3502、ならびに選択線3561、3562、および選択線3563の形成後の、メモリデバイス3200を示す。ドープ領域3501の形成は、基材部分3271の選択部分内にn型不純物を挿入する例えば、埋め込む工程を含み得る。材料3502例えば、シリコン酸化物を、各デバイス構造体3460の両側面上に形成して、選択線3561、3562、および選択線3563を、デバイス構造体3460から電気的に絶縁することができる。選択線3561、3562、および選択線3563の材料としては、1種以上の金属、合金、他の導電材料、またはそれらの組み合わせなどの、1種以上の導電材料を挙げることができる。選択線3561、3562、および選択線3563は、図30のメモリデバイス3000の、選択線261、262、および選択線263に対応し得る。図36は、材料3601が、トレンチ3411、3412、およびトレンチ3413内に形成された後の、メモリデバイス3200を示す。材料3601の形成は、誘電材料例えば、シリコン酸化物を付着させ、トレンチ3411、3412、およびトレンチ3413を充填する工程を含み得る。次に、例えば導電材料をエッチバックすることによって、またはCMPによって、その誘電材料の頂部部分を除去し、基材部分3270で停止させることができる。図37は、選択線3561、3562、および選択線3563を形成するために使用される材料の頂部部分を除去することによって例えば、湿式エッチングによって、溝3701が形成された後の、メモリデバイス3200を示す。あるいは、溝3701の形成は、省略することができる。図38は、他の構成要素が形成された後の、メモリデバイス3200を示す。図38のメモリデバイス3200の構成要素を形成するためのプロセスは、図10~図29を参照して上記で説明された、メモリデバイス500の構成要素を形成するための、同様のプロセス、または同一のプロセスを含み得る。例えば、図38の制御ゲート3821、3822、および制御ゲート3823は、図5~図29を参照して上記で説明された、メモリデバイス500の制御ゲート1221、1222、および制御ゲート1223を形成するものと同様のプロセス、もしくは同一のプロセスを使用して、形成することができる。図38のデータ線3851、3852、およびデータ線3853は、図30および図31のデータ線251、252、およびデータ線253に対応し得る。図38に示すように、メモリデバイス3200は、図5~図29を参照して上記で説明された、メモリデバイス500のメモリセル2910、2911、およびメモリセル2912を形成するものと同様のプロセス、もしくは同一のプロセスを使用して形成することができる、メモリセル3810、3811、およびメモリセル3812を含み得る。本明細書で説明される1つ以上の実施形態は、メモリデバイス、およびそのメモリデバイスの形成方法を含む。1つのそのようなメモリデバイスは、メモリセルの第1のグループを含み得、この第1のグループの各セルは、そのメモリデバイスの1つのデバイスレベル内に配置される第1の制御ゲートの、対応する空洞内に形成される。このメモリデバイスはまた、メモリセルの第2のグループも含み得、この第2のグループの各セルは、そのメモリデバイスの別のデバイスレベル内に配置される第2の制御ゲート内の、空洞内に形成される。追加的な装置および方法が説明される。追加的な装置および方法を含めた、他の実施形態は、図1~図38を参照して上記で説明される。メモリデバイス100、200、500、3000、およびメモリデバイス3200、ならびにメモリセル210、211、212、2910、2911、2912、3010、3811、およびメモリセル3812などの装置の説明は、様々な実施形態の構造の、全般的な理解を提供することを意図するものであり、本明細書で説明される構造を利用することができる装置の、全ての要素および機構の、完全な説明を提供することを意図するものではない。その様々な実施形態の装置は、高速コンピュータ内で使用される電子回路機構、通信および信号処理回路機構、メモリモジュール、携帯用メモリ記憶装置例えば、サムドライブ、単一またはマルチプロセッサモジュール、単一または多重埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびにマルチレイヤー、マルチチップモジュールを含む、特定用途向けモジュールを含み得るか、もしくはこれらに含めることができる。そのような装置は、テレビジョン、携帯電話、パーソナルコンピュータ例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー、例えば、MP3MotionPictureExpertsGroup、AudioLayer3プレーヤー、車両、医療装置例えば、ハートモニター、血圧モニターなど、セットトップボックスなどのような、様々な電子システム内部のサブコンポーネントとして、更に含めることができる。上記の説明および図面は、本発明の一部の実施形態を説明することにより、当業者が、本発明の実施形態を実践することを可能にする。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセスの変更、および他の変更を、組み込むことができる。実施例は、単に可能な変型を代表するものである。一部の実施形態の諸部分および諸機構は、他の諸部分および諸機構内に含めるか、またはそれらに置き換えることができる。上記の説明を研究し、理解することで、当業者には、多くの多の実施形態が明らかとなるであろう。要約は、本技術的開示の本質および要旨を、読者が手早く確認することを可能にする要約を要求する、37C.F.R.Section1.72bに従って、提供されるものである。本開示の要約は、特許請求の範囲の範囲または意味を、解釈もしくは限定するために使用されることがないという理解のもとに提示される。