MOSトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第1リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第1配線を有する配線負荷パターンと、前記第1リングオシレータ部と同様な構成の第2リングオシレータ部の各プリミティブゲート回路の出力部が前記第1配線と同様な構成の第2配線を介して負荷部となるMOSトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、前記第1リングオシレータ部と同様な構成の第3リングオシレータ部の各プリミティブゲート回路の出力部が前記第1配線と同様な構成の第3配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする半導体装置。前記複数のゲート負荷パターンは、パターンごとに前記第2配線に電気的に接続される前記ゲートの個数が異なることを特徴とする請求項1記載の半導体装置。前記ゲート負荷パターンは、前記負荷部となる前記MOSトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることを特徴とする請求項1又は2記載の半導体装置。前記複数の拡散層負荷パターンは、互いに前記第3配線に電気的に接続される前記拡散層の個数が異なることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にSTIが配されているSTI構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することを特徴とする請求項1乃至4のいずれか一に記載の半導体装置。前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第3リングオシレータ部の基板電位と同じ電位であり、前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることを特徴とする請求項5記載の半導体装置。請求項1乃至6に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、を含むことを特徴とするパラメータ最適化方法。前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることを特徴とする請求項7記載のパラメータ最適化方法。前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項7又は8記載のパラメータ最適化方法。前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がSTIと接するSTI周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項7記載のパラメータ最適化方法。前記STI周囲長又は前記ゲート周囲長が0のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことを特徴とする請求項10記載のパラメータ最適化方法。請求項1乃至6に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、を実行させることを特徴とするプログラム。しかしながら、LCRメータにて直接測定するには、容量値の感度を高めるために、実回路インバータ、NAND回路、NOR回路などのプリミティブゲート回路とは異なる大きなレイアウト構造によりパラメータ抽出を行うため、TEGTestElementGroup面積効率が悪いことや、実回路動作時の遅延値として、正しく抽出されているかどうかを判別するには、実回路動作時の遅延値の求め、遅延量として、実測値と比較するまでわからないという問題点がある。また、遅延として観測された値は、それぞれの容量パラメータの合計値として観測されるので、実回路の周波数又はTpdとして観測される値と、シミュレーション値とがずれた場合、各容量成分のうちどの容量成分がずれているのかを判定することが難しいという問題点もある。さらに、ROSCから観測されるTpdから容量換算するには、各容量成分の要因分離が難しいという問題がある。ところで、Tpd検証のシリコン特性とシミュレーション特性とのTpd誤差要因分析過程において、DC的な要因誤差、AC的な要因誤差とに分けて評価しなければ、正確にTpd誤差を最適化することができない。その中でも、AC的な要因誤差においては、トランジスタ起因のゲート容量、ゲートオーバラップ容量、ジャンクション容量の誤差や、配線起因の誤差にそれぞれ分け、パラメータの最適化をしなければならない。従来技術においては、Tpdを検証する上で、個々のパラメータを最適化する手法として、ROSCパターンによるDC的な要因分析法特許文献1参照、AC的な要因分析法特許文献2、3参照が開示されている。特に、AC的な要因分析法では、配線容量に特化したものが多い。また、特許文献2では、トランジスタのゲートオーバラップ容量のみに特化して議論されている。しかしながら、特許文献1-3に記載の手法では、トランジスタの容量成分までブレークダウンして議論されておらず、トランジスタの容量の各成分や配線容量を分離して、誤差分析することができない。また、特許文献4では、負荷部のコンタクト個数依存性のTpdインパクトを抽出するパターンを提案しているが、コンタクト部の容量パラメータの具体的な最適化、抽出方法については、議論されていない。本発明の主な課題は、トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供することである。本発明の第1の視点においては、半導体装置において、MOSトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第1リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第1配線を有する配線負荷パターンと、前記第1リングオシレータ部と同様な構成の第2リングオシレータ部の各プリミティブゲート回路の出力部が前記第1配線と同様な構成の第2配線を介して負荷部となるMOSトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、前記第1リングオシレータ部と同様な構成の第3リングオシレータ部の各プリミティブゲート回路の出力部が前記第1配線と同様な構成の第3配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする。本発明の第2の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、を含むことを特徴とする。本発明の第3の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップ図12のステップA2と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップ図12のステップA3、A5、A7、A9と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップ図12のステップA4、A6、A8、A10と、を実行させることを特徴とする。本発明によれば、LCRメータ等の測定装置から直接、容量抽出を行うことなく、伝播遅延時間の感度を用いて、間接的にパラメータを最適化することができる。また、リングオシレータパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。本発明の実施形態1に係る半導体装置では、MOSトランジスタから構成されたプリミティブゲート回路図2の11aを奇数段でリング状に結合した第1リングオシレータ部図2の11の各前記プリミティブゲート回路の出力部と電気的に接続された第1配線図3の35~38を有する配線負荷パターン図3参照と、前記第1リングオシレータ部と同様な構成の第2リングオシレータ部図2の11の各プリミティブゲート回路図2の11aの出力部が前記第1配線と同様な構成の第2配線図4、図5の35~38を介して負荷部図4、図5の12となるMOSトランジスタのゲート図4、図5の40に電気的に接続された複数のゲート負荷パターン図4、図5参照と、前記第1リングオシレータ部と同様な構成の第3リングオシレータ部図2の11の各プリミティブゲート回路図2の11aの出力部が前記第1配線と同様な構成の第3配線図6~図11の35~38を介して負荷部となる拡散層図6~図11の50又は52若しくは53に電気的に接続された複数の拡散層負荷パターン図6~図11参照と、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。本発明の前記半導体装置においては、前記複数のゲート負荷パターンは、パターンごとに前記第2配線に電気的に接続される前記ゲートの個数が異なることが好ましい。本発明の前記半導体装置においては、前記ゲート負荷パターンは、前記負荷部となる前記MOSトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることが好ましい。本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、互いに前記第3配線に電気的に接続される前記拡散層の個数が異なることが好ましい。本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にSTIが配されているSTI構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することが好ましい。本発明の前記半導体装置においては、前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第3リングオシレータ部の基板電位と同じ電位であり、前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることが好ましい。本発明の実施形態2に係るパラメータ最適化方法では、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程図12のステップA2と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程図12のステップA3、A5、A7、A9と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程図12のステップA4、A6、A8、A10と、を含む。本発明の前記パラメータ最適化方法においては、前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることが好ましい。本発明の前記パラメータ最適化方法において、前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。本発明の前記パラメータ最適化方法においては、前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がSTIと接するSTI周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。本発明の前記パラメータ最適化方法においては、前記STI周囲長又は前記ゲート周囲長が0のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことが好ましい。本発明の実施形態3に係るプログラムでは、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、を実行させる。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置について図面を用いて説明する。図1は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部が無いROSCパターンの構成を模式的に示したA回路図、Bインバータの平面図である。図2は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部があるROSCパターンの構成を模式的に示したA回路図、Bインバータの平面図である。図3は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける配線負荷パターンの構成を模式的に示した部分平面図である。図4は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおけるゲート負荷パターン負荷本数1本の構成を模式的に示した部分平面図である。図5は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおけるゲート負荷パターン負荷本数3本の構成を模式的に示した部分平面図である。図6は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンSTI構成;パターン1の構成を模式的に示した部分平面図である。図7は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンSTI構成;パターン2の構成を模式的に示した部分平面図である。図8は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンSTI構成;パターン3の構成を模式的に示した部分平面図である。図9は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンゲート構成;パターン1の構成を模式的に示した部分平面図である。図10は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンゲート構成;パターン2の構成を模式的に示した部分平面図である。図11は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおける拡散層負荷パターンゲート構成;パターン3の構成を模式的に示した部分平面図である。パラメータ最適化方法は、回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化する方法である。パラメータ最適化方法は、半導体装置に電気的に接続された測定装置例えば、LCRメータ等を用いて伝達遅延時間Tpdを測定し、半導体装置におけるMOSトランジスタ部と同じモデルについて回路シミュレーションプログラム例えば、SPICE等を実行するコンピュータを用いてTpdをシミュレーションすることによって、当該コンピュータにて、Tpdの整合検証を行い、整合していなければ回路シミュレーションソフトにおけるMOSトランジスタのモデルのパラメータを最適化する。このようなパラメータ最適化方法を実施するために、以下のような半導体装置モデルが用いられる。半導体装置は、半導体集積回路の動作速度を評価するためのテスト回路として負荷部の無いリングオシレータ部11ROSC部のみからなるROSCパターン10Aを有する図1A参照。ROSCパターン10Aは、MOSトランジスタNch型トランジスタ、Pch型トランジスタから構成されたインバータ11aその他のNAND回路、NOR回路などのプリミティブゲート回路でも可を多段奇数段;通常は47段でリング状に結合した構成となっている。インバータ11aは、電圧が入力されるVin配線28がコンタクト34を介してNch型トランジスタ及びPch型トランジスタの共通のゲート21と電気的に接続され、Nch型トランジスタではゲート21の両側にソース/ドレイン領域となる拡散層22、23が形成され、Pch型トランジスタではゲート21の両側にソース/ドレイン領域となる拡散層24、25が形成され、拡散層22がコンタクト30を介してGND配線26に電気的に接続され、拡散層24がコンタクト32を介してVdd配線27に電気的に接続され、拡散層23、25がそれぞれコンタクト31、33を介して共通のVout配線29に電気的に接続されている図1B参照。また、半導体装置は、ROSCパターン10Aとは別に、ROSCパターン10AにおけるDC特性の合わせ込みを行うためのモデルとして、リングオシレータ部11に負荷部12を接続したROSCパターン10Bを有する図2A参照。ROSCパターン10Bは、図1AのROSCパターン10AのROSC部11と同様な構成のROSC部11を有し、ROSC部11におけるか各インバータ11aのVout配線29がコンタクト36を介して配線35に電気的にされ図2B参照、配線35が負荷部12における負荷容量12aの一端に電気的に接続され、負荷容量12aの他端がGNDに電気的に接続されている。負荷容量12aには、複数のモデルがあり、配線負荷パターン図3参照と、ゲート負荷パターン図4、図5参照と、拡散層負荷パターン図6~図11参照と、がある。図3の配線負荷パターンは、ゲート負荷パターン図4、図5参照及び拡散層負荷パターン図6~図11参照での配線容量による誤差を排除するためのものであり、ゲート負荷パターン及び拡散層負荷パターンの配線部分配線35、コンタクト38、配線37と同じ構成となっている。配線負荷パターンでは、各インバータ11aのVout配線29から負荷部図2Aの12に引き出された配線35がコンタクト38を介して配線37と電気的に接続された構成となっている。配線負荷パターンは、ゲート負荷パターン及び拡散層負荷パターンの容量負荷パターンのフレームワークとなっており、配線37にコンタクトを介してゲート又は拡散層に接続するのみで、ゲート負荷パターン及び拡散層負荷パターンとすることができるという特徴がある。なお、配線容量は、一般的に、LPELayoutParameterExtractionを使用することで抽出できるが、図3の配線負荷パターンでは、ウェハごとの太り、細り量をTpdとして計測できる。図4、図5のゲート負荷パターンは、負荷部12の配線37とMOSトランジスタのゲート40とがコンタクト41を介して接続された負荷本数を変更したパターン図4では1本、図5では3本となっている。ゲート負荷パターンでは、ゲート40の両側に拡散層42が配されたMOSトランジスタがゲート長方向に並んで配されており、所定のゲート40がコンタクト41を介して配線37に電気的に接続されており、各拡散層42がコンタクト44を介して配線43に電気的に接続されている。MOSトランジスタは、NMOSまたは、PMOSのどちらか一方である。配線43のうちソースに係る拡散層42と電気的に接続されている配線43は、ソース端子46に電気的に接続されている。配線43のうちドレインに係る拡散層42と電気的に接続されている配線43は、ドレイン端子47に電気的に接続されている。MOSトランジスタの基板は、基板端子48ボディ端子と電気的に接続されている。ソース端子46、ドレイン端子47、基板端子48は、それぞれ任意の電位が与えられるように、回路上、独立した端子となっている。図6~図11の拡散層負荷パターンジャンクション容量負荷パターンは、図6~図8のSTIShallowTrenchIsolation;素子分離構成と、図9~図11のゲート構成と、の2種類の構成がある。図6~図8のSTI構成の拡散層負荷パターンは、複数の拡散層50、52、53が並んでおり、各拡散層50、52、53がSTI図示せずに囲まれた構成となっており、各拡散層50、52、53がコンタクト51を介して配線37に電気的に接続されている。図6の各拡散層50は、1本のコンタクト51と接続されており、拡散層52よりも短い。図7の各拡散層52は、2本のコンタクト51と接続されており、拡散層50よりも長く、拡散層53よりも短い。図8の各拡散層53は、3本のコンタクト51と接続されており、拡散層52よりも長い。図6の拡散層50のトータルの拡散層面積は、図7の拡散層52のトータルの拡散層面積、及び、図8の拡散層53のトータルの拡散層面積と一致するように設定されている。図6~図8のSTI構成の拡散層負荷パターンは、STIと接する拡散層の周囲の長さとなるSTI周囲長を変更したパターンとなっている。STI構成の拡散層負荷パターンにおける基板電位は、ROSC部図2Aの11の基板電位と同電位であり、基板がN拡散層で形成された場合には、基板電位はGNDとなり、基板がP拡散層で形成された場合には、基板電位はVddとなる。図9~図11のゲート構成の拡散層負荷パターンは、複数の拡散層50、52、53が並んでおり、各拡散層50、52、53がゲート55に囲まれた構成となっており、各拡散層50、52、53がコンタクト51を介して配線37に電気的に接続されている。なお、図9~図11の拡散層50、52、53は、図6~図8の拡散層50、52、53の構成と同様である。図9の各拡散層50は、1本のコンタクト51と接続されており、拡散層52よりも短い。図10の各拡散層52は、2本のコンタクト51と接続されており、拡散層50よりも長く、拡散層53よりも短い。図11の各拡散層53は、3本のコンタクト51と接続されており、拡散層52よりも長い。図9の拡散層50のトータルの拡散層面積は、図10の拡散層52のトータルの拡散層面積、及び、図11の拡散層53のトータルの拡散層面積と一致するように設定されている。図9~図11のゲート構成の拡散層負荷パターンは、ゲート55と隣接する拡散層の周囲の長さとなるゲート周囲長を変更したパターンとなっている。ゲート構成の拡散層負荷パターンにおける基板電位は、ROSC部図2Aの11の基板電位と同電位であり、基板がN拡散層で形成された場合には、基板電位はGNDとなり、基板がP拡散層で形成された場合には、基板電位は、Vddとなる。負荷部図2Aの12の拡散層50、52、53と電気的に接続されるゲート端子図示せずは、任意の電位を与えられるように独立した端子となっている。次に、本発明の実施例1に係るパラメータ最適化方法について図面を用いて説明する。図12は、本発明の実施例1に係るパラメータ最適化方法を模式的に示したフローチャートである。図13は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいて負荷部が無い場合、及び、配線負荷パターンを有する場合のそれぞれの場合のTpdの実測値及びシミュレーション値を模式的に示したグラフである。図14は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいてゲート負荷パターンを有する場合の条件1でのTpdの実測値及びシミュレーション値最適化前と後のゲート負荷本数依存性を模式的に示したグラフである。図15は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいてゲート負荷パターンを有する場合の条件2でのTpdの実測値及びシミュレーション値最適化前と後のゲート負荷本数依存性を模式的に示したグラフである。図16は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいて拡散層負荷パターンSTI構成を有する場合のTpdの実測値及びシミュレーション値最適化前と後のSTI周囲長依存性を模式的に示したグラフである。図17は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいて拡散層負荷パターンSTI構成と配線負荷パターンとのTpdとの関係を模式的に示したグラフである。図18は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいて拡散層負荷パターンゲート構成を有する場合のTpdの実測値及びシミュレーション値最適化前と後のゲート周囲長依存性を模式的に示したグラフである。図19は、本発明の実施例1に係るパラメータ最適化方法で用いられる半導体装置のROSCパターンにおいて拡散層負荷パターンゲート構成と配線負荷パターンとのTpdとの関係を模式的に示したグラフである。まず、DC特性の最適化フローとして、ROSCパターン図1A参照のDC特性を再現するモデルを用意する図12のステップA1。ここでは、ROSCパターン図1Aの10Aにおける1つのNMOS、PMOSのそれぞれの端子を抜き出したパターンよりDC特性を測定し、DCパラメータの最適化を行う。具体的には、ドレイン電流Idとゲート電圧VgとのIdVg特性、ドレイン電流Idとドレイン電圧VdとのIdVd特性などの基本特性を測定し、モデルパラメータに反映させる。次に、各バイアス条件でのROSCパターン図1A、図2A、図3~図11参照の伝播遅延時間Tpdを測定実測、シミュレーションする図12のステップA2。なお、シミュレーションでは、DC測定結果を再現するようにパラメータを調整したモデルを用いる。ここで、負荷部の無いROSCパターン図1A参照、配線負荷パターン図3参照、及び、拡散層負荷パターンのSTI構成パターン図6~図8参照では、基板がN拡散層で形成された場合には、基板電位をGNDに固定し、基板がP拡散層で形成された場合には、基板電位をVddに固定して、Tpdの測定を行う。また、ゲート負荷パターン図4、図5参照は、負荷部12のトランジスタの各端子が、任意に変更できるパターンであるので、ゲート容量捕捉することを目的とした評価の場合、負荷部12のトランジスタのソース端子46、ドレイン端子47、基板端子48を-Vddもしくは、チャネルが形成された状態のバイアス条件にて固定して、Tpdの測定を行う条件1。一方、ゲートオーバラップ容量を捕捉する評価を目的とした場合、ソース端子46、ドレイン端子47をVdd、基板端子48をGNDもしくは、チャネルが形成されないバイアス条件に固定して、Tpdの測定を行う条件2。また、拡散層負荷パターンゲート構成図9~図11参照では、負荷部のゲート55に係るゲート電位をGNDもしくは、チャネルが形成されないバイアス条件に固定して、Tpdの測定を行う。次に、各ROSCパターン図1A、図2A、図3~図11参照にて得られたTpdの実測値とシミュレーション値との誤差を計算し、誤差があれば回路シミュレーションプログラムにおけるMOSトランジスタのモデルのパラメータを最適化する図12のステップA3~ステップA10。各パターンのTpdの実測値とシミュレーション値との誤差Tpd誤差は、[数式1]~[数式5]の関係となる。負荷無しのROSCパターン図1A参照のTpd誤差ΔTpdringは、[数式1]の関係となる。[数式1]ΔTpdring=Tpdringmeas-Tpdringsim=ΔCGateΔCjtotalΔWirering※Tpdringmeas:負荷無しのROSCパターンのTpdの測定値Tpdringsim:負荷無しのROSCパターンのTpdのシミュレーション値ΔCGate=ΔCgΔCovΔCGate:負荷無しのROSCパターンのゲート負荷容量起因誤差ΔCg:ゲート容量成分起因誤差ΔCov:ゲートオーバラップ容量成分起因誤差ΔCjtotal=ΔCjΔCjswΔCjswgΔCjtotal:負荷無しのROSCパターンの拡散層負荷容量起因誤差ΔCj:拡散層底面容量成分起因誤差ΔCjsw:拡散層STI周囲長容量成分起因誤差ΔCjswg:拡散層ゲート周囲長容量成分起因誤差ΔWirering:負荷無しのROSCパターンの配線負荷起因誤差配線負荷パターン図3参照のTpd誤差ΔTpdwireloadは、[数式2]の関係となる。[数式2]ΔTpdwireload=Tpdwireloadmeas-Tpdwireloadsim=ΔTpdring-ΔWireload※Tpdwireloadmeas:配線負荷パターンのTpdの測定値Tpdwireloadsim:配線負荷パターンのTpdのシミュレーション値ΔTpdring:負荷無しのROSCパターンのTpd誤差ΔWireload:負荷部の配線負荷起因誤差ゲート負荷パターン図4、図5参照のTpd誤差ΔTpdCGateloadは、[数式3]の関係となる。[数式3]ΔTpdCGateload=TpdCGateloadmeas-TpdCGateloadsim=ΔTpdwireloadΔCGateload※TpdCGateloadmeas:ゲート負荷パターンのTpdの測定値TpdCGateloadsim:ゲート負荷パターンのTpdのシミュレーション値ΔTpdwireload:配線負荷パターンのTpd誤差ΔCGateload:ゲート負荷パターンのゲート負荷容量起因誤差なお、ゲート負荷パターンのゲート負荷容量起因誤差ΔCGateloadが最適化されれば、負荷無しのROSCパターンのゲート負荷容量起因誤差ΔCGateも同時に誤差がなくなる。拡散層負荷パターンSTI構成図6~図8参照のTpd誤差ΔTpdCjSTIloadは、[数式4]の関係となる。[数式4]ΔTpdCjSTIload=TpdCjloadmeas-TpdCjloadsim=ΔTpdwireloadΔCjswloadΔCjload※TpdCjloadmeas:拡散層負荷パターンSTI構成のTpdの測定値TpdCjloadsim:拡散層負荷パターンSTI構成のTpdのシミュレーション値ΔTpdwireload:配線負荷パターンのTpd誤差ΔCjswload:拡散層負荷パターンSTI構成の拡散層STI周囲長容量成分起因誤差ΔCjload:拡散層負荷パターンSTI構成の拡散層底面容量成分起因誤差なお、拡散層負荷パターンSTI構成の拡散層STI周囲長成分起因誤差ΔCjswload及び拡散層底面容量成分起因誤差ΔCjloadの誤差が最適化されれば、負荷無しのROSCパターンの拡散層STI周囲長容量成分起因誤差ΔCjsw及び拡散層底面容量成分起因誤差ΔCjも同時に誤差はなくなる。拡散層負荷パターンゲート構成図9~図11参照のTpd誤差ΔTpdCjateloadは、[数式5]の関係となる。[数式5]ΔTpdCjateload=TpdCjloadmeas-TpdCjloadsim=ΔTpdwireloadΔCjswgloadΔCjloadΔCovload※TpdCjloadmeas:拡散層負荷パターンゲート構成のTpdの測定値TpdCjloadsim:拡散層負荷パターンゲート構成のTpdのシミュレーション値ΔTpdwireload:配線負荷パターンのTpd誤差ΔCjswgload:拡散層負荷パターンゲート構成の拡散層ゲート周囲長容量成分起因誤差ΔCjload:拡散層負荷パターンゲート構成の拡散層底面容量成分起因誤差ΔCovload:拡散層負荷パターンゲート構成のゲートオーバラップ容量成分起因誤差なお、拡散層負荷パターンゲート構成の拡散層底面容量成分起因誤差ΔCjloadが最適化されるとともに、拡散層負荷パターンゲート構成のゲートオーバラップ容量成分起因誤差ΔCovloadが最適化されていれば、拡散層負荷パターンの固有の誤差は拡散層負荷パターンゲート構成の拡散層ゲート周囲長容量成分起因誤差ΔCjswgloadのみとなるので、拡散層負荷パターンゲート構成の拡散層ゲート周囲長容量成分起因誤差ΔCjswgloadが最適化されれば、負荷無しのROSCパターンの拡散層ゲート周囲長容量成分起因誤差ΔCjswgの誤差もなくなる。また、各ROSCパターン図1A、図2A、図3~図11参照のROSC部図1A、図2Aの11で形成されているトランジスタと、負荷部図2Aの12のトランジスタ、拡散層、ゲートの形成条件は、同一のプロセス条件で形成されていることが前提である。負荷無しのROSCパターン図1A参照のTpdの実測値とシミュレーション値、及び、配線負荷パターン図2A、図3参照のTpdの実測値とシミュレーション値を図13に示す。最終的な目標は、負荷無しのROSCパターン図1A参照のTpdの実測値Tpdringmeasとシミュレーション値Tpdringsimの誤差図13のΔTpdringをゼロにすることにある。各パターンの誤差は、[数式1]、[数式2]に示した通りの関係が成り立つ。これら、ΔTpdringは、各負荷パターンのTpd-負荷依存性漸近線の傾きを一致させるようにパラメータを調整することで、簡便にROSC部図1A、図2Aの11の誤差をなくすことができる。以下、具体的な各負荷パターン図2A、図3~図11参照でのパラメータ最適化方法図12のステップA3~ステップA10の詳細を述べる。ステップA2の後、ゲート負荷パターン図4、図5参照のTpdのゲート本数依存性の実測値とシミュレーション値の各傾きを条件1で計算し、各傾きが一致するか否かを判断する図12のステップA3。なお、条件1は、負荷トランジスタのチャネルが形成されたバイアス条件であり、負荷トランジスタがNMOSの場合にはソース端子46、ドレイン端子47、基板端子48は-Vdd電位に固定され、負荷トランジスタがPMOSの場合にはソース端子46、ドレイン端子47、基板端子48はVdd電位に固定される。図14に条件1でのTpd-ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲート容量パラメータCgの実測値とシミュレーション値の誤差ΔCgを示している。Tpdのゲート本数依存性の実測とシミュレーションの各傾きが一致している場合ステップA3のYES、ステップA5に進む。Tpdのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合ステップA3のNO、シミュレーション値の傾きを実測値の傾きに一致させるようにゲート容量パラメータCgにて調整することにより、ゲート容量成分起因誤差ΔCgを最適化する図12のステップA4。ステップA3のYESの場合、又は、ステップA4の後、ゲート負荷パターン図4、図5参照のTpdのゲート本数依存性の実測値とシミュレーション値の各傾きを条件2で計算し、各傾きが一致するか否かを判断する図12のステップA5。なお、条件2は、負荷トランジスタのチャネルが形成されないバイアス条件であり、負荷トランジスタがNMOSの場合にはソース端子46及びドレイン端子47はVdd電位に固定され、かつ、基板端子48はGND電位に固定され、負荷トランジスタがPMOSの場合にはソース端子46及びドレイン端子47は-Vdd電位に固定され、かつ、基板端子48はGND電位に固定される。図15に条件2でのTpd-ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲートオーバラップ容量パラメータCovの誤差ΔCovを示している。Tpdのゲート本数依存性の実測値とシミュレーション値の各傾きが一致している場合ステップA5のYES、ステップA7に進む。Tpdのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合ステップA5のNO、シミュレーション値の傾きを実測値の傾きに一致させるようにゲートオーバラップ容量パラメータCovを調整することにより、ゲートオーバラップ容量成分起因誤差ΔCovを最適化する図12のステップA6。ステップA5のYESの場合、又は、ステップA6の後、拡散層負荷パターンSTI構成;図6~図8参照のTpdのSTI周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾き、及び、STI周囲長が0のときのTpdと配線負荷パターン図3、図4参照のTpdとの差分が一致するか否かを判断する図12のステップA7。ここで、STI周囲長は、STIと接する拡散層の周囲の長さである。図16、図17にTpdSTI周囲長依存性の実測値とシミュレーション値を示す。TpdのSTI周囲長依存性の実測値とシミュレーション値の各傾き、及び、STI周囲長が0のときのTpdと配線負荷パターン図3、図4参照のTpdとの差分が一致する場合ステップA7のYES、ステップA9に進む。TpdのSTI周囲長依存性の実測値とシミュレーション値の各傾き、及び、STI周囲長が0のときのTpdと配線負荷パターン図3、図4参照のTpdとの差分が一致しない場合ステップA7のNO、以下のようにしてパラメータを最適化する図12のステップA8。傾きのズレに関しては、Tpd-ゲート本数依存性図14、図15参照と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層STI周囲長容量パラメータCjswを調整することにより、拡散層STI周囲長容量成分起因誤差ΔCjswを最適化する図16参照。なお、差分のみが一致していない場合は、ΔCjswの最適化を省略することができる。また、差分に関しては、傾きの線とY軸縦軸との交点STI周囲長=0は、拡散層底面容量パラメータCjを示しているので、STI周囲長=0のときのTpdは、下記[数式6]の関係が成り立つように、シミュレーション値の差分Cjdeltaを実測値の差分Cjdeltaに一致させるように拡散層底面容量パラメータCjを調整することにより、拡散層底面容量成分起因誤差ΔCjを最適化する図17参照。なお、傾きのみが一致していない場合は、ΔCjの最適化を省略することができる。[数式6]Cjdelta=Tpdwireloadmeas-TpdCjSTIloadmeasCjdelta=Tpdwireloadsim-TpdCjSTIloadsimCjdelta=Cjdelta※Tpdwireloadmeas:配線負荷パターンのTpdの実測値TpdCjSTIloadmeas:STI周囲長=0のときのTpdの実測値Tpdwireloadsim:配線負荷パターンのTpdのシミュレーション値最適化後TpdCjSTIloadsim:STI周囲長=0のTpdのシミュレーション値最適化後ステップA7のYESの場合、又は、ステップA8の後、拡散層負荷パターンゲート構成;図9~図11参照のTpdのゲート周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾きが一致するか否かを判断する図12のステップA9。ここで、ゲート周囲長は、ゲートと隣接する拡散層の周囲の長さである。図18にTpdゲート周囲長依存性の実測値とシミュレーション値を示す。なお、ステップA7でSTI周囲長が0のときのTpdと配線負荷パターン図3、図4参照のTpdとの差分が一致するか否かを判断しているので、ステップA9ではゲート周囲長が0のときのTpdと配線負荷パターン図3、図4参照のTpdとの差分が一致するか否かを判断していないが、ステップA7でTpdの差分が一致するか否かを判断しない場合には、ステップA9でTpdの差分が一致するか否かを判断し、その後、差分に関してパラメータの最適化を行ってもよい図19参照。Tpdのゲート周囲長依存性の実測値とシミュレーション値の各傾きが一致する場合ステップA9のYES、終了する。TpdのSTI周囲長依存性の実測値とシミュレーション値の各傾きが一致しない場合ステップA9のNO、Tpd-ゲート本数依存性図14、図15参照と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層ゲート周囲長容量パラメータCjswgを調整することにより、拡散層ゲート周囲長容量成分起因誤差ΔCjswgを最適化し図12のステップA10、その後、終了する。ステップA10において、傾きに関して、CjswgCovを示しており、傾き誤差はΔCjswgloadΔCovloadを示している。ゲートオーバラップ容量はゲート負荷パターン図4、図5参照にて最適化されたパラメータを組み込んだ状態で、傾きを一致させるように、拡散層ゲート周囲長容量パラメータCjswgを調整することにより、拡散層ゲート周囲長容量成分起因誤差ΔCjswgを最適化する。一方、差分に関して、傾きの線とY軸縦軸との交点、すなわちゲート長=0のときのTpdの値は、下記[数式7]の関係が成り立つように、シミュレーション値の差分Cjdeltaを実測値の差分Cjdeltaに一致させるように拡散層底面容量パラメータCjを調整することにより、拡散層底面容量成分起因誤差ΔCjを最適化するが図19参照、ステップA8により、ΔCjが最適化されているので、自動的に、[数式6]と[数式7]の値は一致する。[数式7]Cjdelta=Tpdwireloadmeas-TpdCjGateloadmeasCjdelta=Tpdwireloadsim-TpdCjGateloadsimCjdelta=Cjdelta※Tpdwireloadmeas:配線負荷パターンのTpdの実測値TpdCjGateloadmeas:ゲート周囲長=0のときのTpdの実測値Tpdwireloadsim:配線負荷パターンのTpdのシミュレーション値最適化後TpdCjGateloadsim:ゲート周囲長=0のTpdのシミュレーション値最適化後実施例1によれば、ROSC部11とそのROSC部11の各インバータ11aの出力部に接続された負荷部12のディメンジョン振りゲート本数、拡散層STI周囲長、拡散層ゲート周囲長したパターンを用いて、Tpd-個数またはディメンジョン依存性の実測とシミュレーションの傾きを一致させるようにパラメータを最適化することにより、直接、LCRメータから容量抽出を行うことなく、Tpdの感度を用いて、間接的にパラメータを最適化することができる。また、ROSCパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。また、シリコンとSPICEの一致性検証に際し、Tpdにおける誤差の要因を回路特性から割り出すことが可能になり、さらにSPICEにおけるパラメータへのフィードバックも可能となる。特に、外部のファブレスメーカの採用に伴い、契約上の観点から素子の生の特性を採取することが困難になりつつある今日、本実施例は有効である。その理由は、複数通りの回路特性での測定結果の組み合わせから、Tpdに関わる素子特性の誤差シリコンとSPICEとの間を定量化できるからである。さらに、素子特性の採取に法的な制約が無い内部のファブレスメーカの場合であっても、Tpdの測定はアナログ的な電気測定容量特性カーブなどに比べて、検査TATTurnAroundTimeの観点から有利である。なお、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。