"通信モジュールを備え、通信ネットワークに接続されている他の通信ノードと通信を行うマイクロコンピュータにおいて、少なくともCPUを含むホストと、前記通信モジュールとの間に配置され、前記ホストがデータの読み出しを行う読み出しバッファ,及び前記ホストがデータの書き込みを行う書き込みバッファと、前記通信モジュールに対して、データ読み出し先のノードに対する通信要求を周期的に出力することで、前記通信モジュールが他のノードより受信したデータを前記読み出しバッファに転送する読み出し制御部と、前記書き込みバッファに書き込まれているデータを、送信データとして前記通信モジュールに転送する書き込み制御部と、前記ホストが、前記読み出しバッファ,及び前記書き込みバッファを経由することなく、前記通信モジュールとの間で直接データの読み書きを行うように制御するバイパスアクセス制御部と、前記読み出し制御部,前記書き込み制御部,前記バイパスアクセス制御部のそれぞれによる前記通信モジュールへのアクセス順序を制御するアクセス順序制御部とを備えてなるマイクロコンピュータ。前記アクセス順序制御部は、前記読み出し制御部による前記読み出しバッファへのデータ転送中に、前記ホストによる前記書き込みバッファへの書き込み要求が発生すると、前記データ転送を中断して、前記ホストによる前記書き込みバッファへの書き込みを優先して実行させることを特徴とする請求項1記載のマイクロコンピュータ。前記アクセス順序制御部は、前記読み出し制御部による前記読み出しバッファへのデータ転送中に、前記ホストによる前記バイパスアクセス制御部を介して行う前記通信モジュールへのアクセス要求が発生すると、前記データ転送を中断して、前記ホストによる前記通信モジュールへのアクセスを優先して実行させることを特徴とする請求項1又は2記載のマイクロコンピュータ。前記読み出し制御部は、前記通信モジュールが受信したデータを前記読み出しバッファに転送する際に、前記周期の残時間が前記データの転送を当該周期内に完了させる限界時間に到達すると、自身が前記通信モジュールに優先的にアクセスするための優先信号を出力し、前記アクセス順序制御部は、前記優先信号が与えられると、前記書き込み制御部,並びに前記バイパスアクセス制御部による前記通信モジュールへのデータ転送要求に優先して、前記読み出し制御部による前記通信モジュールへのアクセスを許可することを特徴とする請求項2又は3記載のマイクロコンピュータ。前記書き込み制御部が、前記書き込みバッファに書き込まれたデータを前記通信モジュールに転送する際に、前記読み出しバッファのデータを更新するデータ更新手段を備えたことを特徴とする請求項1ないし4の何れかに記載のマイクロコンピュータ。前記ホストが、前記バイパス経路を介して前記通信モジュールとの間でデータの読み書きを行う際に、前記読み出しバッファのデータを更新するデータ更新手段を備えたことを特徴とする請求項1ないし5の何れかに記載のマイクロコンピュータ。前記読み出し制御部は、前記通信要求を独立した複数の周期で発生させるように構成され、前記アクセス順序制御部は、前記読み出し制御部による何れか1の通信要求に応じて前記読み出しバッファに対するデータ転送が実行されている期間に、その他の周期に従う通信要求が発生すると、実行中のデータ転送が完了した後に前記他の通信要求を受け付けることを特徴とする請求項1ないし6の何れかに記載のマイクロコンピュータ。前記通信ネットワークに接続されている他の通信ノードが複数存在する際に、前記通信モジュール及び前記アクセス順序制御部を複数設け、前記ホスト又は前記読み出し制御部により指定される通信先に応じて、前記複数の通信モジュール及び前記アクセス順序制御部の内何れを使用するかを決定する通信用デコーダを設けたことを特徴とする請求項1ないし7の何れかに記載のマイクロコンピュータ。ところで、通信ネットワークに接続されているマイクロコンピュータについては、一般に、CPUがチップ内の周辺回路に対して行うアクセスは高速であるが、通信インターフェイス及びネットワークを介して行う通信は低速であることが多い。このような構成について特許文献1をそのまま適用することを想定すると、CPUと通信インターフェイスバッファとの間に高速レジスタを配置して、通信インターフェイスと高速レジスタとの間を、高速でデータ転送が可能な専用バスで接続する必要があり、通信インターフェイス側を高速アクセスに対応させることの問題やコストの問題から、実現性は極めて乏しいと言わざるを得ない。本発明は上記事情に鑑みてなされたものであり、その目的は、通信ネットワークに接続されるものについて、簡単で且つ低コストで実現できる構成によって、ホストによる処理効率の低下を防止できるマイクロコンピュータを提供することにある。請求項1記載のマイクロコンピュータによれば、ホストと通信モジュールとの間に、ホストが直接アクセスを行う読み出しバッファ,及び書き込みバッファと、通信要求を周期的に出力することで通信モジュールが他のノードより受信したデータを読み出しバッファに転送する読み出し制御部と、書き込みバッファに書き込まれているデータを送信データとして通信モジュールに転送する書き込み制御部とを備える。また、ホストが通信モジュールとの間で直接データの読み書きを行うように制御するバイパスアクセス制御部と、読み出し,書き込み,バイパスアクセスの各制御部による通信モジュールへのアクセス順序を制御するアクセス順序制御部とを備える。これにより、ホストは、読み出しバッファ及び書き込みバッファに高速でアクセスしてデータの読み出し及び書き込みを行えば良く、通信モジュールとの間における低速なデータ転送は、読み出し制御部,書き込み制御部が、アクセス順序制御部を経由して実行するので、ホストによるアクセスのレイテンシを短縮して処理効率を向上させることが可能となる。また、ホストは、読み出しバッファ及び書き込みバッファを経由することなく、データを直ちに受信したり或いは送信する必要がある場合は、バイパスアクセス制御部を介して通信モジュールに直接アクセスすることができる。したがって、ホストの処理状況に応じてデータを即時処理することも可能になる。請求項2記載のマイクロコンピュータによれば、アクセス順序制御部は、読み出し制御部による読み出しバッファへのデータ転送中に、ホストによる書き込みバッファへの書き込み要求が発生すると、前記データ転送を中断して、ホストによる書き込みバッファへの書き込みを優先して実行させる。したがって、読み出しバッファへのデータ転送が継続している期間中においても、ホストによる書き込みバッファへのアクセスを妨げることなく実行させることができる。請求項3記載のマイクロコンピュータによれば、アクセス順序制御部は、読み出し制御部による読み出しバッファへのデータ転送中に、ホストによるバイパスアクセス制御部を介して行う通信モジュールへのアクセス要求が発生すると、データ転送を中断して、ホストによる通信モジュールへのアクセスを優先して実行させる。したがって、読み出しバッファへのデータ転送が継続している期間中においても、ホストによる通信モジュールへのアクセスを妨げることなく実行させることができる。請求項4記載のマイクロコンピュータによれば、読み出し制御部は、通信モジュールが受信したデータを読み出しバッファに転送する際に、周期の残時間がデータの転送を当該周期内に完了させる限界時間に到達すると、自身が通信モジュールに優先的にアクセスするための優先信号を出力する。そして、アクセス順序制御部は、優先信号が与えられると、書き込み制御部,並びにバイパスアクセス制御部による通信モジュールへのデータ転送要求に優先して、読み出し制御部による通信モジュールへのアクセスを許可する。すなわち、読み出しバッファに対するデータ転送が、例えば請求項2のようなホストによる書き込みや、請求項3のようなバイパスアクセスによって中断されると、予め定められている更新周期内に、読み出しバッファへのデータ転送が完了しなくなるおそれがある。そこで、そのような場合に読み出し制御部が優先信号を出力し、それに応じてアクセス順序制御部が、読み出し制御部による通信モジュールへのアクセスを優先させて実行すれば、読み出しバッファへのデータ転送を更新周期内に確実に終了させることができる。請求項5記載のマイクロコンピュータによれば、データ更新手段は、書き込み制御部が、書き込みバッファに書き込まれたデータを通信モジュールに転送する際に、読み出しバッファのデータを更新する。したがって、ホストが他の通信ノードに送信しようとするデータを、直ちに読み出しバッファに反映させることができる。請求項6記載のマイクロコンピュータによれば、データ更新手段は、ホストが、バイパス経路を介して通信モジュールとの間でデータの読み書きを行う際に、読み出しバッファのデータを更新する。したがって、この場合も、ホストが直接他の通信ノードに送信しようとするデータ,又は直接他の通信ノードから受信したデータを、直ちに読み出しバッファに反映させることができる。請求項7記載のマイクロコンピュータによれば、読み出し制御部が、通信要求を独立した複数の周期で発生させるように構成される場合に、アクセス順序制御部は、読み出し制御部による何れか1つ周期の通信要求に応じて読み出しバッファに対するデータ転送が実行されている期間に、その他の周期に従う通信要求が発生すると、実行中のデータ転送が完了した後に他の通信要求を受け付ける.したがって、読み出しバッファに対するデータ転送が複数の周期に基づいてそれぞれ実行される場合でも、アクセス順序制御部がそれらのアクセス順序を調停して確実に実行させることができる。請求項8記載のマイクロコンピュータによれば、通信ネットワークに接続されている他の通信ノードが複数存在する際に、通信モジュール及びアクセス順序制御部を複数設け、通信用デコーダが、ホスト又は読み出し制御部により指定される通信先に応じて、複数の通信モジュール及び前記アクセス順序制御部の内何れを使用するかを決定する。したがって、通信をより多様な形態で行うことができる。第1実施例以下、第1実施例について図1ないし図4を参照して説明する。図1は、マイクロコンピュータの構成を示す機能ブロック図である。マイクロコンピュータ1は、CPUホスト2を備え、通信モジュール3を介して通信バス4通信ネットワークに接続されている。CPU2と通信モジュール4との間には、ホストインターフェイス5,バッファアクセス制御部6,バイパスアクセス制御部7,書き込みバッファ8,読み出しバッファ9,アクセス順序制御部10等が配置されている。CPU2は、通信モジュール3によりデータの送信を行う際には、バッファアクセス制御部6を介して書き込みバッファ8にアクセスし、送信データを書き込む。CPU2のバスサイズは例えば32ビットであり、動作クロック周波数は、例えば数10MHz~100MHz程度である。したがって、CPU2~書き込みバッファ8間のデータ転送速度は~数Gbps程度となっている。バッファアクセス制御部6は、書き込みバッファ8に対して書き込みアドレスWriteAddrと、書き込みデータWriteDataとを出力する。また、書き込みバッファ8の容量は、32ビットを1ワードとすると、例えば4~8ワード程度となっている。そして、書き込みバッファ8は、CPU2によって全ての領域にデータが書き込まれた状態になると、信号WriteBufferFullをアクティブにする。当該信号の状態は、CPU2及びアクセス順序制御部10によってモニタされる。書き込みバッファ8は、CPU2側からの書き込みが終了すると、内蔵されている書き込み制御部8aが、アクセス順序制御部10に対して、通信モジュール3内の送信バッファを指定する書き込みアドレスWriteBufferAddrと、書き込みデータWriteBufferDataとを出力する。アクセス順序制御部10は、書き込みバッファ8が出力したアドレス並びにデータを、アドレスReqAddrと、書き込みデータWriteDataとして通信モジュール3に出力して転送する。通信モジュール3は、書き込みバッファ8より転送されたデータを、通信バス4に接続されている他の通信ノードである周辺回路12A,周辺回路13B等に送信する。尚、送信先は、CPU2が出力するアドレスにより決定される。また、通信バス4上での伝送速度チップ間通信速度は、例えば~数Mbps程度である。読み出しバッファ9は、読み出し制御部11によって制御される。読み出し制御部11は、アクセス順序制御部10を介して通信モジュール3に周期的にアクセスし、通信バス4に接続されている他の通信ノードである周辺回路12A,周辺回路13B等にデータ送信要求を行う。そして、通信モジュール3が周辺回路12A,周辺回路13B等より受信したデータを、読み出しバッファ9に転送させる。CPU2は、バッファアクセス制御部6を介して読み出しバッファ9にアクセスすることで、通信モジュール3が受信したデータを読み出す。尚、周辺回路12,13については、マイクロコンピュータ1から見た場合の周辺であるから、これらがマイクロコンピュータ1と同様のマイクロコンピュータであっても良い。読み出し制御部11は、コンフィギュレーションインターフェイスI/F14,タグメモリ15,ポーリング時間設定部16,更新タイマ17,更新制御ロジック18等で構成されている。コンフィギュレーションI/F14は、マイクロコンピュータ1に電源が投入された際に行われる初期設定時に、CPU2が読み出し制御部11に設定を行うためのインターフェイスである。CPU2は、コンフィギュレーションI/F14を介して、タグメモリ15並びにポーリング時間設定部16に設定を行う。読み出しバッファ9のデータ格納領域は、32バイト単位のブロック領域であるエントリが定義されており、タグメモリ15には、各エントリのベースアドレスを示すBufferAddrが、エントリの数だけ書き込まれる。尚、読み出しバッファ9の容量は、例えば1kバイト程度である。ポーリング時間設定部16に対しては、読み出しバッファ9にデータを転送させる周期データが設定され、その周期データは、更新タイマ17にロードされる。更新制御ロジック18は、更新タイマ17により計時される一定の周期に応じて、アクセス順序制御部10に読み出しアドレスReadBufferAddrを出力する。この読み出しアドレスReadBufferAddrは、データの読み出し先を指定するアドレスであり通信先を指定する通信要求、予め出力パターン,即ち、通信バス4を介してデータを取得する対象が設定されている。アクセス順序制御部10は、更新制御ロジック18が出力したアドレスを、アドレスReqAddrとして通信モジュール3に出力して転送する。すると、通信モジュール3は、与えられたアドレスに応じて通信バス4に接続されている周辺回路12A,周辺回路13B等の何れかのノードにデータ送信要求を行い、その要求に応じて返信された受信データをReadDataとしてアクセス順序制御部10に上げる。すると、アクセス順序制御部10は、上記受信データをReadBufferDataとして読み出しバッファ9に出力し、転送する。尚、この転送の際に、更新制御ロジック18は、受信データReadBufferDataの4バイト毎の書き込み先アドレスを読み出しバッファ9に出力する。CPU2が読み出しバッファ9に書き込まれたデータを読み出す際には、バッファアクセス制御部6を介して、読み出しアドレスReadAddrをタグメモリ15及び読み出しバッファ9のデータ出力側にあるマルチプレクサ19に与える。タグメモリ15には、読み出しアドレスReadAddrのLSB側より第9ビット以上が与えられ、タグメモリ15は、そのアドレスに応じたベースアドレスを読み出しバッファ9に出力する。すると、読み出しバッファ9は、ベースアドレスに対応する32バイトのデータをマルチプレクサ19に出力する。マルチプレクサ19には、読み出しアドレスReadAddrの第8~第6ビットが与えられており、マルチプレクサ19は、その3ビットのアドレスに応じて、入力側に与えられている32バイトのデータから4バイトを選択し、読み出しデータReadDataとしてバッファアクセス制御部6に出力する。また、CPU2は、上述したアクセス経路とは別に、バイパスアクセス制御部7及びアクセス順序制御部10を介して、通信モジュール3に直接アクセスするバイパス経路ことも可能となっている。この場合、CPU2は、送信データを直接通信モジュール3に書き込み、また、受信データを通信モジュール3から直接読み出す。バイパスアクセス制御部7は、アクセス順序制御部10に対してアドレスBypassRequestAddressと、書き込みデータBypassWriteDataを出力する。また、データを読み出す際には、アクセス順序制御部10よりデータBypassReadDataを取得する。ホストインターフェイス5は、CPU2が出力するアドレスが、書き込みバッファ8又は読み出しバッファ9へのアクセスを示すか、通信モジュール3への直接アクセスバイパスアクセスを示すかに応じて、バッファアクセス制御部6,バイパスアクセス制御部7の何れか一方にアクセス経路を切り替える。以上の構成において、CPU2は、書き込みバッファ8並びに読み出しバッファ9に対しては、高速にアクセスしてデータの読み書きを行うことができる。そして、書き込みバッファ8に書き込まれたデータの送信,通信バス3上での通信は、CPU2が介在することなくハードウェアによって実行される。また、読み出しバッファ9に対するデータの格納も、ハードウェアである読み出し制御部11等が通信バス3上での通信を自動的に行うことで実行される。CPU2が読み出しバッファ9を介して読み出すデータは、更新タイマ17による更新周期の1周期前のデータである可能性がある。また、CPU2が書き込みバッファ8を介して送信しようとするデータは、当該バッファ8を経由する分だけ遅れを生じる。したがって、CPU2は、制御プログラムの処理に同期して特定のデータの値を取得する必要がある場合,若しくは送信する必要がある場合には、バイパスアクセス制御部7を介すことで、書き込みバッファ8並びに読み出しバッファ9をバイパスして通信モジュール3に直接アクセスする。これにより、通信データの送受信をダイレクトに行うことも可能となっている。尚、CPU2によって実行される制御プログラムが記憶されているメモリや、制御プログラムの実行中にワークエリア等として使用するメモリは、図示はしないがCPUバス20に直接接続されている。次に、本実施例の作用について図2ないし図4を参照して説明する。図4aは、CPU2がデータの読み出し及び書き込みを行う場合のアクセス処理を示すフローチャートである。CPU2は、先ずバッファ8又は9側にアクセスを行うか、バイパス経路を選択するかを決定するステップS1。バッファ8又は9側にアクセスを行う場合で且つ書き込みの場合はステップS2:WR、信号WriteBufferFullを参照して書き込みバッファWRバッファ8がFULL状態か否かを判断しステップS3、FULL状態でなければNO書き込みバッファ8にデータを書き込むステップS4。そして、アクセス完了となる。また、ステップS2において、読み出しの場合はRD、読み出しバッファ9よりデータを読み出すステップS5。一方、ステップS1において、CPUがバイパス経路側を選択すると、信号WriteBufferFullを参照して書き込みバッファ8がEMPTY状態前記信号がインアクティブか否かを判断するステップS6。すなわち、書き込みバッファ8がEMPTY状態でなければ、データを転送するためアクセス順序制御部10にアクセスを行っている可能性があるので、CPU2はEMPTY状態になるまで待機する。そして、EMPTY状態になるとYES、バイパスアクセス制御部7を介して、アクセス順序制御部10にアドレスBypassRequestAddressを出力しステップS7:バスReq発行、データの読み出し/書き込みに応じた転送が終了するとステップS8:バスReq完了、アクセス完了となる。以上の処理において、ステップS1における経路の選択は、ホストインターフェイス5を介して行われる。図4bは、アクセス順序制御部10を中心とする通信制御に関する処理を示すフローチャートである。アイドル状態ステップS11を抜けると、ステップS6と同様に、書き込みバッファ8がEMPTY状態か否かを判断するステップS12。EMPTY状態でなければNO、書き込みバッファ8がアクセス順序制御部10に行うデータ転送を実行させるステップS15:WriteBufferProcess。前記データ転送処理が終了すると、ステップS11に戻る。ステップS12において、書き込みバッファ8がEMPTY状態であればYES、CPU2からバイパス経路へのアクセス要求があるか否かを判断するステップS13。上記のアクセス要求があればYES、バイパスアクセス制御部7を介したアクセス要求を受け付けて処理するステップS16:DirectAccessProcess。それから、ステップS11に移行する。また、上記のアクセス要求が無ければNO、更新制御ロジック18よりアドレスReadBufferAddrが出力されているか、すなわちポーリング要求があるか否かを判断するステップS14。ポーリング要求があればYES、当該要求に従い、通信モジュール3を介して他の通信ノードより受信したデータを読み出しバッファ9に転送するBufferFillProcessを実行するステップS17。図2は、タイミングチャートである。図2aは、更新タイマ17が行うダウンカウント動作を示しており、このカウント動作によって、更新制御ロジック18がアクセス順序制御部10にアドレスReadBufferAddrの出力を開始する周期ポーリング周期を設定している。ポーリング時間設定部16に設定されたタイマ値が更新タイマ17にロードされ、ダウンカウント動作を開始するタイミングで更新制御ロジック18にトリガが与えられる。すると、更新制御ロジック18はポーリング更新:refleshを開始し、ポーリングが終了した後、更新タイマ17のタイマ値がゼロになると同時にタイマ値がリロードされ、その動作が繰り返される。図2bは、チップ間通信の状態を示しており、ポーリング周期の冒頭から一定時間は、更新制御ロジック18による通信要求に応じて通信モジュール3が受信したデータを読み出しバッファ9に転送する処理が行われるステップS17:BufferFillProcess。ここで図3は、通信フレームマイクロコンピュータ1のバス上で転送されるデータフォーマットのイメージを示している。読み出しバッファ9において、1つのエントリに格納されるデータは32バイトであるから、4バイトアクセスが8回行われ、ポーリングは、読み出しバッファ9に設定されているエントリの数に応じて連続的に実行される。図2cは、CPU2が行う各種のアクセスを示している。CPU2は、データ転送中バッファ更新においても読み出しバッファ9へのリードアクセスが可能となっている。すなわち、読み出しバッファ9へのデータ転送は低速で行われているので、実際には、その転送の途中にCPU2のリードサイクルを割り込ませて実行する。また、CPU2が書き込みバッファ8にデータの書き込みを行うと、その直後にチップ間通信が行われてデータが送信される。また、読み出しバッファ9のデータ転送期間外にCPU2がバイパス経路にアクセスを行えばこの場合、リード、その期間は、リアルタイムのチップ間通信となる。以上のように本実施例によれば、CPU2と通信モジュール3との間に、CPU2が直接アクセスを行う読み出しバッファ9,及び書き込みバッファ8と、通信要求を周期的に出力することで通信モジュール3が他のノードより受信したデータを読み出しバッファ9に転送する読み出し制御部11と、書き込みバッファ8に書き込まれているデータを送信データとして通信モジュール3に転送する書き込み制御部8aとを備える。また、CPU2が通信モジュール3との間で直接データの読み書きを行うように制御するバイパスアクセス制御部7と、読み出し,書き込み,バイパスアクセスの各制御部6,7,8aによる通信モジュール3へのアクセス順序を制御するアクセス順序制御部10とを備える。これにより、CPU2は、読み出しバッファ9及び書き込みバッファ8に高速でアクセスしてデータの読み出し及び書き込みを行えば良く、通信モジュール3との間における低速なデータ転送は、読み出し制御部11,書き込み制御部8aが、アクセス順序制御部10を経由して実行するので、CPU2によるアクセスのレイテンシを短縮して処理効率を向上させることが可能となる。また、制御プログラムの処理に同期してデータの送受信を行う必要がある場合は、書き込みバッファ8,読み出しバッファ9を介すことなく、バイパスアクセス制御部7を介して直接データを送受信することができる。そして、アクセス順序制御部10は、読み出し制御部11による読み出しバッファ9へのデータ転送中に、CPU2による書き込みバッファ8への書き込み要求が発生すると、前記データ転送を中断して、CPU2による書き込みバッファ8への書き込みを優先して実行させる。したがって、読み出しバッファ9へのデータ転送が継続している期間中に、CPU2による書き込みバッファ8へのアクセスを妨げることなく実行させることができる。また、アクセス順序制御部10は、読み出し制御部11による読み出しバッファ9へのデータ転送中に、CPU2によるバイパスアクセス要求が発生すると、データ転送を中断して、CPU2による通信モジュール3へのアクセスを優先して実行させる。したがって、読み出しバッファ9へのデータ転送が継続している期間中に、CPU2による通信モジュール3へのアクセスを妨げることなく実行させることができる。第2実施例図5ないし図8は第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図5は図1の一部相当図であり、第2実施例では、読み出し制御部21の構成が相違している。読み出し制御部21には、ポーリング時間設定部16及び更新タイマ17が2組A,B配置されている。そして、更新タイマ17A,17Bには、ポーリング時間設定部16A,16Bによってそれぞれ異なるタイマ値が設定される。更新制御ロジック22は、更新タイマ17A,17Bからのトリガ信号がそれぞれ与えられ、何れが出力したトリガであるかに応じて、出力するアドレスReadBufferAddrを変化させる。図6は、更新タイマ17A,17Bにより生成される2つの更新周期に応じて、読み出しバッファ9内のエントリが更新される状態を示すタイミングチャートであり、a,bがそれぞれA側グループA,B側グループBに対応する。尚、各エントリの更新は、32バイトのデータ4バイト×8に対応する。それぞれの周期の冒頭の期間において、エントリ0~3とエントリ4~7とが更新される。また、図7は、グループA,B間で更新周期の一部が重複した場合と、アクセスの一部が競合した場合のタイミングチャートである。図中の時点1では、グループAによる読み出しバッファ9エントリ0~3の更新中に、CPU2が書き込みバッファ8に対して書き込みを行った場合である。この時、読み出しバッファ9の更新は一時中断され、書き込みバッファ8に対する書き込みが優先して実行される。また、グループAによる読み出しバッファ9の更新中に時点2においてグループBによる更新要求が発生すると、その更新要求はペンディングとなり、時点3においてグループAによる更新が終了した時点でグループBによるエントリ4~7の更新が行われる。また、時点4では、グループA,Bによる読み出しバッファ9の更新要求が同時に発生しているが、この場合はグループA側の更新が優先され、グループBの要求がペンディングとなる。更に、グループA側の更新中に時点5で書き込みバッファ8に対する書き込み要求,時点6バイパスアクセス要求が発生すると、それらが優先されてグループA側の更新もペンディングとなり、バイパスアクセスが終了した時点7でグループAによる更新が継続され、当該更新が終了すると、時点8でグループB側の更新が実行される。尚、図2eには、時点4~7における通信フレームのイメージを示しており、読み出しバッファ9のグループAの更新中に、書き込みバッファデータとバイパスアクセスデータとが割込んでいる。また、図8は、図7のタイミングチャートに対応したステップS16のBufferFillProcessの詳細を示している。アクセス順序制御部23は、読み出しバッファ9の更新中においても、書き込みバッファ8に対する書き込み要求ステップS21,バイパスアクセス要求ステップS22が発生していないかをチェックしており、これらの何れかの要求が発生した場合はYES、それぞれの要求を優先して実行するS15,S16。そして、何れの要求も発生していない期間にステップS22:NO読み出しバッファ9の更新を行うステップS23。以上のように第2実施例によれば、読み出し制御部21が、通信要求を独立した複数の周期で発生させるように構成される場合に、アクセス順序制御部23は、読み出し制御部21による何れか1つの終期に基づく通信要求に応じて読み出しバッファ9に対するデータ転送が実行されている期間に、その他の周期に従う通信要求が発生すると、実行中のデータ転送が完了した後に他の通信要求を受け付けるようにした。したがって、読み出しバッファ9に対するデータ転送が複数の周期に基づいてそれぞれ実行される場合でも、アクセス順序制御部23がそれらのアクセス順序を調停して確実に実行させることができる。尚、3つ以上の周期を発生させて対応しても良いことは勿論である。第3実施例図9及び図10は第3実施例であり、第1実施例と異なる部分について説明する。図9は、アクセス順序制御部31を中心とする構成であり、アクセス順序制御部31の機能の一部を論理回路で示している。アクセス順序制御部31は、2つのANDゲート32,33と、2つのマルチプレクサ34,35とを備えている。ANDゲート32,33の一方の入力端子には、それぞれバイパスリクエスト信号,書き込みバッファリクエスト信号が与えられている。これらのリクエスト信号は、アドレスBypassRequestAddr,WriteBufferAddrに対応しており、アドレスの特定のビットで両者を切り分けることができる場合は、それぞれ特定のビットを対応させれば良い。また、それぞれのアドレスをデコードしてリクエスト信号を生成しても良い。また、ANDゲート32,33の他方であり負論理の入力端子には、読み出し制御部36より出力される読み出しバッファ優先信号が与えられている。読み出しバッファ優先信号は、更新タイマ17のタイマ値と、優先度変更スレッショールド設定レジスタ37に設定されている閾値とが比較器38により比較され、前者のタイマ値が後者の閾値を下回るとアクティブハイとなる。ANDゲート32の出力端子は、マルチプレクサ34の一方の入力端子に接続されていると共に、マルチプレクサ34の選択切替え端子にも接続されている。そして、マルチプレクサ34の他方の入力端子には、読み出しバッファリクエスト信号アドレスReadBufferAddrに対応が与えられている。そして、ANDゲート33の出力端子と、マルチプレクサ34の出力端子とは、マルチプレクサ35の入力端子にそれぞれ接続されている。また、ANDゲート33の出力端子は、マルチプレクサ35の選択切替え端子にも接続されている。マルチプレクサ34,35は何れも、選択切替え端子のレベルがローの場合は入力端子L側を選択し、同レベルがハイの場合は入力端子H側を選択する。そして、マルチプレクサ35の出力端子が、通信モジュール3に対してアドレスReqAddrを与えるようになっている。尚、図9では、アドレスに基づく信号とアドレスとを区別せずに示しているが、実際には、マルチプレクサ35を介して選択された要求に対応するアドレスが、アドレスReqAddrとして通信モジュール3に与えられる。次に、第3実施例の作用について図10も参照して説明する。読み出しバッファ9の更新周期の冒頭部分では、読み出しバッファ優先信号はインアクティブローであるc,d参照。この状態で、読み出しバッファ9のデータ転送中に書き込みバッファ8に対する書き込み要求が発生するとa参照、マルチプレクサ35では、書き込みバッファリクエスト信号が選択されるので、書き込みバッファ8に対する書き込みが優先して実行されるb参照。尚、バイパス経路に対するアクセス要求が発生した場合も、マルチプレクサ34,35を介してバイパスリクエスト信号が選択されるので、バイパス経路に対するアクセスが優先して実行される。その後、更新タイマ17のタイマ値が低下し続けた結果、レジスタ32に設定されている閾値を下回ると、読み出しバッファ優先信号がアクティブとなるc,d参照。そして、例えば更新周期の冒頭から、例えばバイパス経路に対するアクセス要求と競合することで後者が優先して実行され、その実行時間が長い場合には、読み出しバッファ9の更新がペンディングされたまま更新タイマ17のタイマ値が低下し続ける。その結果、レジスタ32に設定されている閾値を下回ると、読み出しバッファ優先信号がアクティブとなることで、読み出しバッファリクエスト信号アドレスReadBufferAddrがマルチプレクサ34,35を介して通信モジュール3に出力され、今度は読み出しバッファ9の更新が優先して実行される。以上のように第3実施例によれば、読み出し制御部36は、通信モジュール3が受信したデータを読み出しバッファ9に転送する際に、更新周期の残時間がデータの転送を当該周期内に完了させる限界時間に到達すると、自身が通信モジュール3に優先的にアクセスするための優先信号を出力する。そして、アクセス順序制御部31は、その優先信号が与えられると、書き込み制御部8a,並びにバイパスアクセス制御部7による通信モジュール3へのデータ転送要求に優先して、読み出し制御部36による通信モジュール3へのアクセスを許可する。したがって、読み出しバッファ9へのデータ転送を更新周期内に確実に終了させることができる。第4実施例図11は、第4実施例を示す図1の一部相当図である。尚、第1実施例と機能が同一の部分については図示を省略している。第4実施例では、読み出しバッファ9に替わる読み出しバッファ41が配置され、その読み出しバッファ41は、読み出し制御部データ更新手段42によって制御される。読み出し制御部42は、タグメモリ43を備えている。読み出しバッファ41に対しては、書き込みバッファ8がアクセス順序制御部10に出力する書き込みデータWriteBufferDataと、アクセス順序制御部10を介してバイパスアクセス制御部7に出力されるデータBypassReadData,また、バイパスアクセス制御部7からアクセス順序制御部10に出力されるデータBypassWriteDataが、更新用のデータUpdateDataとして入力されている。タグメモリ43には、初期設定において、データUpdateDataを格納するエントリを指定するためのベースアドレスUpdateAddrも設定されており、そのベースアドレスUpdateAddrを読み出しバッファ41に与えるため、書き込みバッファ8がアクセス順序制御部10に出力する書き込みアドレスWriteBufferAddrと、バイパスアクセス制御部7からアクセス順序制御部10に出力されるアドレスBypassRequestAddrとが与えられている。尚、図11では、アドレスバス,データバスを直結して図示している部分があるが、これらはバスを物理的に接続することを意味するものではなく、それぞれのアドレスやデータが、読み出しバッファ41やタグメモリ43に対してOR条件で入力されることを意味する。次に、第4実施例の作用について説明する。第4実施例では、CPU2が書き込みバッファ8に書き込んだデータが、アドレスと共にアクセス順序制御部10を経由して通信モジュール3に出力されると、読み出しバッファ41には、タグメモリ43を介してベースアドレスUpdateAddrが与えられる。それと同時に、読み出しバッファ41には、書き込みデータWriteBufferDataが更新用のデータUpdateDataとして入力されるので、対応するエントリがデータWriteBufferDataにより更新される。例えば、CPU2が外部に送信しようとするデータは、例えばHDDやメモリカード等の外部記憶装置等に書き込んで記憶させるデータ、設定データとして保存する必要があるデータであり、CPU2のみにより更新されるものである。したがって、このような書き込みデータを読み出しバッファ41にも書き込んで、対応するエントリを更新することで、データのコヒレンシを良好に維持できるようになる。また、CPU2がバイパスアクセス制御部7を介して、バイパス経路によりアクセスを行う場合も同様に、アドレスBypassRequestAddrにより読み出しバッファ41にはベースアドレスUpdateAddrが与えられ、データBypassReadData,またはデータBypassWriteDataが更新用のデータUpdateDataとして入力されて、対応するエントリが更新される。以上のように第4実施例によれば、読み出し制御42は、書き込み制御部8aが、書き込みバッファ8に書き込まれたデータを通信モジュール3に転送する際に、読み出しバッファ41のデータを更新する。また、CPU2が、バイパス経路を介して通信モジュール3との間でデータの読み書きを行う際にも読み出しバッファ41のデータを更新する。したがって、CPU2が、書き込みバッファ8に書き込んで他の通信ノードに送信しようとするデータや、直接他の通信ノードに送信しようとするデータ,又は直接他の通信ノードから受信したデータを、直ちに読み出しバッファ41に反映させることができる。第5実施例図12は第5実施例である。第5実施例では、通信バス4が2つに分かれておりA,B、通信バス4Aには周辺回路12が接続され、通信バス4Bには周辺回路13が接続されている。そして、マイクロコンピュータ51は、通信バス4A,4Bに対応して、2つの通信モジュール3A,3Bと、2つのアクセス順序制御部10A,10Bを備えている。アクセス順序制御部10A,10Bは、通信IDデコーダ通信用デコーダ52と共に通信選択部53の一部を構成している。通信IDデコーダ52は、CPU2又は読み出し制御部11等が、通信先を指定するために出力するアドレスの値に応じて、アクセス順序制御部10A及び通信モジュール3A側と、アクセス順序制御部10B及び通信モジュール3B側との何れを使用するかを選択して、入力されたアドレスや、データパスを切り替える。尚、通信バス3は3つ以上に別れていても良く、それに応じて通信モジュール3及びアクセス順序制御部10の組が3組以上存在しても良い。以上のように第5実施例によれば、通信モジュール3及びアクセス順序制御部10を複数設け、通信IDデコーダ52が、CPU2又は読み出し制御部11により指定される通信先に応じて、複数の通信モジュール3及び前記アクセス順序制御部10の内何れを使用するかを決定するので、通信をより多様な形態で行うことができる。第6実施例図13は第6実施例であり、第1実施例と異なる部分のみ説明する。第6実施例のマイクロコンピュータ61では、CPUバス20に、複数のCPU2A,2B,...と、複数のDMAコントローラホスト62A,62B,...とが接続されており、マルチホスト構成となっている。そして、CPUバス20の使用権はバス調停部63において行われ、上記使用権を得たものがホストインターフェイス5を介して書き込みバッファ8,読み出しバッファ9にアクセス可能となっている。以上のように構成される第6実施例によれば、ホストが複数存在する場合についても本発明を適用できる。本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。読み出しバッファ9に対するデータ転送中に発生した書き込みバッファ8への書き込みや、バイパス経路へのアクセスを優先して実行する処理については、必要に応じて行えば良い。読み出し制御部36が読み出しバッファ9にデータ転送を行う期間が十分確保されている場合には、第3実施例の構成は不要である。ホストは、CPU2やDMAコントローラ62に限らず、例えばDSP等であっても良い。データバスサイズや記憶容量,データ転送速度等については、個別の設計に応じて適宜変更すれば良い。"