半導体層内に第1活性領域、第2活性領域、前記第1活性領域と第2活性領域との間に位置する不活性領域、及び前記不活性領域を横断して前記第1活性領域と前記第2活性領域とを電気的に接続する第3活性領域を設ける工程と、前記半導体層上に絶縁膜を形成する工程と、ドライエッチング法により前記絶縁膜に選択的に開口部を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記不活性領域は、前記第1活性領域を包囲してなることを特徴とする請求項1記載の半導体装置の製造方法。前記第2活性領域はスクライブラインであることを特徴とする請求項1又は2記載の半導体装置の製造方法。前記第1活性領域は複数設けられ、前記複数の第1活性領域のそれぞれが前記第3活性領域によって前記第2活性領域と電気的に接続されてなることを特徴とする請求項3記載の半導体装置の製造方法。前記第1活性領域は電界効果トランジスタのチャネル層として機能する層を含み、前記第2活性領域及び前記第3活性領域は、前記第1活性領域と同じ層構造を有することを特徴とする請求項1から4いずれか一項記載の半導体装置の製造方法。前記絶縁膜は、FTIRのシリコン-窒素伸縮振動のピークの位置が2160cm-1以下である窒化シリコン、又はFTIRのアルミニウム-酸素伸縮振動のピークの位置が960cm-1以上である酸化アルミニウムからなることを特徴とする請求項1から5いずれか一項記載の半導体装置の製造方法。第1活性領域及び不活性領域を有する半導体層上に、FTIRのシリコン-窒素伸縮振動のピークの位置が2160cm-1以下である窒化シリコン、又はFTIRのアルミニウム-酸素伸縮振動のピークの位置が960cm-1以上である酸化アルミニウムからなる絶縁層を形成する工程と、ドライエッチング法により、前記絶縁膜に選択的に開口部を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記半導体層は第2活性領域からなるスクライブラインを有し、前記絶縁層は前記スクライブライン上に延在するように設けられていることを特徴とする請求項7記載の半導体装置の製造方法。前記半導体層は窒化物半導体からなることを特徴とする請求項1から8いずれか一項記載の半導体装置の製造方法。前記ドライエッチング法は、RIE法、ICP法およびECR法の何れかを用いて実行されることを特徴とする請求項1から9いずれか一項記載の半導体装置の製造方法。窒化物半導体を含む半導体装置の製造工程においては、高電圧を用いることがあるためチャージアップ現象が発生しやすい。特にゲート電極近傍に正電荷が生じることでリーク電流が誘発される。また半導体層が破壊され、閾値電圧が変動することもある。本願発明は、上記課題に鑑み、チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能な半導体装置の製造方法を提供することを目的とする。本発明は、半導体層内に第1活性領域、第2活性領域、前記第1活性領域と第2活性領域との間に位置する不活性領域、及び前記不活性領域を横断して前記第1活性領域と前記第2活性領域とを電気的に接続する第3活性領域を設ける工程と、前記半導体層上に絶縁膜を形成する工程と、ドライエッチング法により前記絶縁膜に選択的に開口部を形成する工程と、を有する半導体装置の製造方法である。上記構成において、前記不活性領域は、前記第1活性領域を包囲してなる構成とすることができる。上記構成において、前記第2活性領域はスクライブラインである構成とすることができる。上記構成において、前記第1活性領域は複数設けられ、前記複数の第1活性領域のそれぞれが前記第3活性領域によって前記第2活性領域と電気的に接続されてなる構成とすることができる。上記構成において、前記第1活性領域は電界効果トランジスタのチャネル層として機能する層を含み、前記第2活性領域及び前記第3活性領域は、前記第1活性領域と同じ層構造を有する構成とすることができる。上記構成において、前記絶縁膜は、FTIRのシリコン-窒素伸縮振動のピークの位置が2160cm-1以下である窒化シリコン、又はFTIRのアルミニウム-酸素伸縮振動のピークの位置が960cm-1以上である酸化アルミニウムからなる構成とすることができる。本発明は、第1活性領域及び不活性領域を有する半導体層上に、FTIRのシリコン-窒素伸縮振動のピークの位置が2160cm-1以下である窒化シリコン、又はFTIRのアルミニウム-酸素伸縮振動のピークの位置が960cm-1以上である酸化アルミニウムからなる絶縁層を形成する工程と、ドライエッチング法により、前記絶縁膜に選択的に開口部を形成する工程と、を有する半導体装置の製造方法である。上記構成において、前記半導体層は第2活性領域からなるスクライブラインを有し、前記絶縁層は前記スクライブライン上に延在するように設けられている構成とすることができる。上記構成において、前記半導体層は窒化物半導体からなる構成とすることができる。上記構成において、前記ドライエッチング法は、RIE法、ICP法およびECR法の何れかを用いて実行される構成とすることができる。本発明によれば、チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能となる。まず比較例について説明する。図1は比較例に係る半導体装置の製造方法を例示する断面図である。絶縁層120の一部、及びレジスト128におけるハッチングは省略している。図1に示すように、基板110上に、下から順に下地層112、窒化ガリウムGaN層114、電子供給層116及びキャップ層118が積層されている。GaN層114中のチャネル層、電子供給層116及びキャップ層118は動作層113を形成している。動作層113の活性である領域は活性領域図1においては不図示であり、不活性である領域は不活性領域132である。キャップ層118上には、絶縁層120が設けられている。絶縁層120の開口部からキャップ層118が露出し、露出したキャップ層118上にはソース電極122及びドレイン電極124が設けられている。絶縁層120上にはレジスト128が設けられており、レジスト128から露出した絶縁層120に開口部121を形成する。開口部121から露出するキャップ層118上にはゲート電極が形成される。開口部121を形成するためには、例えばRIEReactiveIonEtching:反応性イオンエッチング等のプラズマエッチング法に代表されるドライエッチング法を用いる。RIEにおいてプラズマ処理を行うことにより、図1中に-で示すようにレジスト128がマイナスに帯電し、で示すように絶縁層120の開口部121付近の領域がプラスに帯電するチャージアップ現象が生じる。RIE法以外には、ICP法InductiveCoupledPlasma、ECR法ElectronCyclotronResonanceを用いることもでき、これらの手法においてもRIE法と同様にチャージアップ現象が生じる。ソース電極122及びドレイン電極124から開口部121に向けて、電子が絶縁層120中を流れる。この結果、リーク電流が発生する。また動作層113からも電子が供給されるため、開口部121に向けて大電流が流れ、動作層113が破壊される。動作層113の損傷を受けた領域は、例えばウェットエッチング法等により除去される。または損傷を受けた箇所は残存する。これにより、FETの閾値電圧が変動する。実施例1について説明する。実施例1は、スクライブラインと活性領域とを相互に接続する例である。正電荷を中和するための電子を供給する例である。図2aは実施例1における半導体装置を例示する平面図である。図2bは図2aのA-Aに沿った断面図である。図2cは図2aのB-Bに沿った断面図である。図2aにおいては絶縁層20を透視している。断面図における層の厚さは模式的に例示したものであり、変更可能である。活性領域30は、図2aにおいて格子斜線の領域として図示している。FET34はマルチフィンガータイプであるが、図2b及び図2cにおいては電極の数を簡略化している。以下、断面図においては同様の簡略化をしている。また、図示しないが隣接する領域には別のFET34が設けられている。図2aから図2cに示すように、実施例1に係る半導体装置はFET34、スクライブライン36及び接続領域38を備える。基板10は、例えば厚さ200μmの炭化シリコンSiC等の絶縁体からなる。下地層12は例えば厚さ10nmの窒化アルミニウムAlNからなる。GaN層14の厚さは例えば1000nmである。電子供給層16は例えば厚さ30nmの窒化アルミニウムガリウムAlGaNからなる。キャップ層18は例えば厚さ5nmのGaNからなる。絶縁層20は例えば窒化シリコンSiN又は酸化アルミニウムAl2O3等の絶縁体からなる。ソース電極22及びドレイン電極24は、例えばキャップ層18に近い方から順にチタン及びアルミニウムTi/Al等の金属を積層してなるオーミック電極である。ゲート電極26は、例えばキャップ層18に近い方から順にニッケル及び金Ni/Auを積層してなる。GaN層14中のチャネル層、電子供給層16及びキャップ層18からなる動作層13の一部は、活性な活性領域30である。図2aから図2cに示すように、FET34、及びスクライブライン36は活性領域30を含む。動作層13の別の一部は、不活性な不活性領域32である。不活性領域32はFET34を包囲している。接続領域38は活性領域30からなり、不活性領域32を横断しFET34及びスクライブライン36における活性領域30を電気的に接続する。FET34における活性領域30を第1活性領域とし、スクライブライン36における活性領域30を第2活性領域とし、接続領域38を第3活性領域とする。図2aの矢印は、後述するRIEプロセス時における仮想的な電子の動きを表す。図3は図2aの四角Cで囲んだ領域の拡大図である。図3に示すように、ソース電極22は、ソースフィンガー22a、ソースフィンガー22aを連結する連結部22b、及びソースパッド22cを含む。同様に、ドレイン電極24はドレインフィンガー24a、連結部24b及びドレインパッド24cを含む。ゲート電極26はゲートフィンガー26a、連結部26b及びゲートパッド26cを含む。ソースフィンガー22aとドレインフィンガー24aとは対向し、交互に配置されている。ゲートフィンガー26aは、ソースフィンガー22aとドレインフィンガー24aとの間に配置されている。なお、電極の寸法、フィンガーの本数等は変更可能である。次に実施例1に係る半導体装置の製造方法について説明する。図4aから図5bは実施例1に係る半導体装置の製造方法を例示する断面図であり、図2aのA-Aに対応する断面を図示している。図4aに示すように、MOCVD法MetalOrganicChemicalVaporDeposition:有機金属気相成長法により、基板10上に下地層12、GaN層14、電子供給層16及びキャップ層18をエピタキシャル成長させる。キャップ層18上にレジスト23を形成する。レジスト23から露出する動作層13に例えばアルゴンイオンAr等の希ガスイオンを注入し、不活性領域32を形成する。このとき、FET34が形成されるFET領域31の一部、スクライブライン36及び接続領域38は、レジスト23に覆われているため、活性領域30のまま維持される。図4bに示すように、レジスト23を除去した後、例えばPECVD法PlasmaenhancedCVD:プラズマCVD法を用いて、キャップ層18上にSiNからなる絶縁層20を設ける。絶縁槽20上にレジスト25を設ける。例えばRIE等のドライエッチング法により、絶縁層20に開口部を形成する。図5aに示すように、例えば蒸着法等により、ソース電極22及びドレイン電極24を設ける。図5bに示すように、絶縁層20上に、開口部を有するレジスト28を設けた後、RIEにより、絶縁層20のゲート電極26が形成される箇所に、選択的に開口部21を形成する。このとき、活性領域34が接続領域38を介してスクライブライン36と接続されていることから、図5bに矢印で示すように電子の経路が確立される。これにより、絶縁層20に帯電した正電荷を打ち消し、帯電を緩和することができる。この結果、ソース-ゲート間のリーク電流が抑制される。また絶縁層20に大電流が流れ動作層13が破壊されることも抑制される。従って、閾値電圧の変動も抑制される。開口部21にゲート電極26を形成することで、FET領域31にFET34が形成される。スクライブライン36に沿って窒化物半導体層及び基板10を切断することで、個片化された半導体装置が形成される。実施例1においては、図2aに示すように、2つの接続領域38がFET34とスクライブライン36とを接続しているため、絶縁層20に帯電する正電荷を打ち消すことができる。これにより帯電が緩和される。また接続領域38の数及び配置は変更可能である。図6aから図10bは実施例1の変形例に係る半導体装置を例示する平面図である。図6aに示すように、接続領域38は1つでもよい。図6b及び図6cに示すように、接続領域38はFET34の上端又は下端に接続されてもよい。図6dに示すように、接続領域38は、FET34の上辺及び下辺に接続されてもよい。図7aから図7cに示すように、FET34の上辺又は下辺に接続された接続領域38の数、位置は変更可能である。図7dに示すように、FET34の全ての辺に接続領域38を接続してもよい。図8aに示すように、接続領域38はFET34の四隅に接続されてもよい。図8b及び図8cに示すように、接続領域38はFET34の四隅のうちいずれかに接続されてもよい。図8dに示すように、接続領域38はFET34の四隅及び辺に接続されてもよい。図9aに示すように、1チップ内に2つのFET34が形成されている場合、各FET34に接続領域38を接続すればよい。図9bから図10bに示すように、各FET34に接続された接続領域38の数及び位置も変更可能である。またFET34の数が3つ以上でも、接続領域38を接続すればよい。接続領域38の数を増やすことで、電子の経路を増やし、帯電した正電荷を効率よく打ち消すことができる。また、例えばFET34の中央付近、又は四隅のように、正電荷が滞留しやすい箇所に接続領域38を接続することが好ましい。図2aにおいては、スクライブライン36の幅と、スクライブライン36に含まれる活性領域30の幅とは同一であるとしたが、構成はこれに限定されない。スクライブライン36の幅は、活性領域30の幅よりも小さくてもよいし、大きくてもよい。接続領域38は、FET34の活性領域30とスクライブライン36の活性領域30とを接続すればよい。FET34、スクライブライン36及び接続領域38において、活性領域30は同じ層構造を有することが好ましい。すなわち、実デバイス領域であるFET34の領域におけるチャネル層と同じ構造がスクライブライン36及び接続領域38に設けられればよい。またスクライブライン36中の活性領域30はウェハの端部まで到達していることが好ましい。また、絶縁層20形成後、又はゲート電極26形成後に、ソース電極22及びドレイン電極24を設けてもよい。実施例2は、実施例1と異なり、活性領域30を含むスクライブライン及び接続領域を用いず、絶縁層20の破壊耐圧を小さくする例である。図11aは実施例2に係る半導体装置を例示する平面図である。図11bは実施例2に係る半導体装置を例示する断面図である。電極の構成は図3に示したものと同じである。図11a及び図11bに示すように、FET34は活性領域30を含む。スクライブライン36は、活性領域30を含んでおらず、不活性領域32からなる。絶縁層20は、例えばSiN又はAl2O3からなり、破壊耐圧は例えば4MV/cm以下である。次に、実施例2に係る半導体装置の製造方法について説明する。図12aから図13bは実施例2に係る半導体装置の製造方法を例示する断面図である。ここでは絶縁層20がSiNから形成されているとする。図12aに示すように、基板10上に下地層12、GaN層14、電子供給層16及びキャップ層18を形成する。キャップ層18上にレジスト23を形成する。レジスト23から露出する動作層13に不活性領域32を形成する。図12bに示すように、例えばPECVD法を用いて、キャップ層18上にSiNからなる絶縁層20を設ける。絶縁層20の製造条件として以下のものを用いる。成長圧力とはPECVD法に用いる装置内の圧力である。成長温度とはウェハの温度である。原料、キャリアガス及び流量:シランSiH4:アンモニアNH3:窒素N2:ヘリウムHe=3~6:0~2:100~600:500~900sccm5.07×10-3~10.14×10-3:0~3.38×10-3:1.69×10-1~1.014:8.45×10-1~1.52Pam3/s成長圧力:0.5~1.8Torr66.65~239.94Pa成長温度:200~400°CRFRadioFrequency:高周波電力:25~150W例えばRIE等のドライエッチング法により、絶縁層20に開口部を形成する。図13aに示すように、例えば蒸着法等により、ソース電極22及びドレイン電極24を設ける。図13bに示すように、絶縁層20上にレジスト28を設け、RIEによりレジスト28から露出する絶縁層20に開口部21を形成する。絶縁層20の破壊耐圧は4MV/m以下と小さいため、RIEプロセスにおいて、電子は絶縁層20中を移動しやすい。図11a及び図13bに矢印で示すように、RIEプロセスにおいては、絶縁層20を介して電子が供給され、絶縁層20の帯電が抑制できる。この結果、リーク電流、及び閾値電圧の変動が抑制される。絶縁層20の破壊耐圧とFETの電気的特性との関係を検証した実験について説明する。実験では、図11a及び図11bに示した構成の半導体装置において、絶縁層20の破壊耐圧を変動させ、閾値電圧の変化ΔVth、及びリーク電流の変動の対数logΔIgsの大きさを検証した。図中の四角は破壊耐圧が8MV/mの場合、三角は6MV/mの場合、菱形は5MV/mの場合、丸は4MV/mの場合、それぞれにおける結果を示す。図14a及び図14bはゲート面積及び破壊耐圧が変化した場合のリーク電流及び閾値電圧の変化を示すグラフである。図14aは絶縁層20がSiNからなる場合の実験結果、図14bは絶縁層20がAl2O3からなる場合の実験結果をそれぞれ表す。横軸はゲート面積、縦軸はΔVth又はlogΔIgsを示す。ゲート面積とは、ゲート電極26のうち、活性領域30と重なる部分の面積のことである。例えば図3におけるゲート面積は、ゲートフィンガー26aの活性領域30と重なる幅Wと長さLとの積を、ゲートフィンガー26aの本数について和をとった値である。図14a及び図14bに示すように、破壊耐圧が8MV/cmの場合、及び6MV/cmの場合、ゲート面積が小さいほどΔVth及びlogΔIgsは大きくなる。特にゲート面積が5000μm2以下の場合、ΔVth及びlogΔIgsが急激に大きくなる。これは、小さな面積に正電荷が集中するためである。これに対し、破壊耐圧が5MV/cmとなることでΔVth及びlogΔIgsは大幅に小さくなり、破壊耐圧が4MV/cmの場合により小さくなる。特にゲート面積が5000μm2以下であっても、ΔVth及びlogΔIgsはゼロに近い。図15a及び図15bは破壊耐圧が変化した場合における、ウェハ内におけるリーク電流及び閾値電圧の変化を示すグラフである。横軸はウェハの中央からの距離であり、中央から一方の方向の距離を正の値、反対方向の距離を負の値で表している。ゲート面積は1000μm2である。図15a及び図15bに示すように、破壊耐圧が8MV/cmの場合、及び6MV/cmの場合、ΔVth及びlogΔIgsは大きく、特にウェハの中央付近において大きい。これに対し、破壊耐圧が5MV/cm及び4MV/cmとなることでΔVth及びlogΔIgsは大幅に小さくなる。特にウェハの中央付近であっても、ΔVth及びlogΔIgsはゼロに近い。以上のように、絶縁層20の破壊耐圧が4MV/cm以下となることで、リーク電流及び閾値電圧の変動は大きく抑制される。絶縁層20の破壊耐圧を所望の値とするためには、絶縁層20のFTIRFourieTransformInfraredspectrometer:フーリエ変換型赤外分光のピークの位置が所定の範囲内であればよい。図16a及び図16bはFTIRピーク位置と破壊耐圧との関係を示すグラフである。図16aは絶縁層20がSiNからなる例であり、横軸はSi-N伸縮振動のピーク位置を示す。図16bは絶縁層20がAl2O3からなる例であり、横軸はAl-O伸縮振動のピーク位置を示す。縦軸は破壊耐圧を示す。図16aに示すように、SiNからなる絶縁層20におけるSi-Nの伸縮振動のピーク位置が2160cm-1以下である場合、破壊耐圧が4MV/cm以下となる。図16bに示すように、Al2O3からなる絶縁層20におけるAl-Oの伸縮振動のピーク位置が960cm-1以上である場合、破壊耐圧が4MV/cm以下となる。従って、SiNからなる絶縁層20の、FTIRのSi-Nの伸縮振動のピーク位置は2160cm-1以下が好ましく、2150cm-1以下、2140cm-1以下がより好ましい。Al2O3からなる絶縁層20の、FTIRのAl-Oの伸縮振動のピーク位置は960cm-1以上が好ましく、965cm-1以上、970cm-1以上がより好ましい。キャップ層18と絶縁層20との間に他の層が介在してもよいが、効率的に電子を供給するためには絶縁層20と動作層13とが接触していることが好ましい。絶縁層20が複数の絶縁層の積層構造からなる場合、キャップ層18に接触する絶縁層が上記のピーク位置を有することが好ましい。絶縁層20をAl2O3により形成する場合、例えばALD法AtomicLayerDeposition:原子層成長法を用いることができる。原料のトリメチルアルミニウムTrimethyleAluminum:TMAを、例えば50~500msecの時間、供給する。例えば5~15secの時間、排気を行う。例えばオゾン、水、又はO2プラズマ等の酸化剤を、50~500msecの時間、添加する。5~15secの排気を行う。排気の後、再びTMAを供給する。上記のサイクルを繰り返して絶縁層20を成長させる。成長温度は100~500°Cである。実施例3は、実施例1のような接続領域38は用いないが、活性領域を含むスクライブラインと破壊耐圧の小さい絶縁層とを用いる例である。図17aは実施例3に係る半導体装置を例示する平面図である。断面図は図2cと同じである。図17aに示すように、FET34及びスクライブライン36は活性領域30を含む。絶縁層20がSiNにより形成される場合、Si-Nの伸縮振動のピーク位置が2160cm-1以下、絶縁層20がAl2O3から形成される場合、Al-Oの伸縮振動のピーク位置が960cm-1以上であることは、実施例2と同じである。従って、絶縁層20の破壊耐圧は4MV/m以下である。図17bは実施例3に係る半導体装置の製造方法を例示する断面図である。図11aから図13aにおいて説明した構成は、実施例3にも共通である。絶縁層20はスクライブライン36上に延在しているため、図17bに示すように、電子はスクライブライン36及び絶縁層20を通じて移動しやすい。このため、開口部21付近に帯電する正電荷が打ち消され、帯電は緩和される。実施例1及び実施例2と同様に、リーク電流及び閾値電圧の変動が抑制される。破壊耐圧の小さい絶縁層20を実施例1に適用することもできる。これにより、スクライブライン36、接続領域38及び絶縁層20を通じて電子が供給されるため、帯電する正電荷を打ち消すことができる。これにより帯電を緩和することができる。実施例1~3は、例えばMMICMonolithicMicrowaveIntegratedCircuit:モノリシックマイクロ波集積回路等のICIntegratedCircuit:集積回路に適用することもできる。また実施例1及び3では、スクライブライン36とFET34とが接続された形態について説明した。しかし、スクライブライン36が活性領域の構造を持たない場合であっても、本発明を適用することができる。スクライブライン36が活性領域の構造を持たない場合、複数のFET34の領域同士を接続領域38によって共通に接続することによっても、本発明の効果を得ることができる。下地層12、GaN層14、電子供給層16及びキャップ層18等の窒化物半導体層は、上記以外の窒化物半導体から形成してもよい。窒化物半導体とは、窒素Nを含む半導体であり、例えば窒化アルミニウムAlN、窒化インジウムガリウムInGaN、窒化インジウムInN、及び窒化アルミニウムインジウムガリウムAlInGaN等がある。GaN層14に代えて、例えばAlNからなるバッファ層及びGaNからなるチャネル層を設けてもよい。電子供給層16は、窒化物半導体のうち、InAlN、AlInGaN等からなるとしてもよい。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。