絶縁基板と、前記絶縁基板の上に形成された第1入力パッド及び第1出力パッドを含む第1実装部と、前記絶縁基板の上に形成された第2入力パッド及び第2出力パッドを含む第2実装部と、前記絶縁基板の上に形成されたコモン電位の第1コモン端子及び第2コモン端子と、前記絶縁基板の上において、前記第1コモン端子から前記第1実装部の前記第1入力パッドと前記第1出力パッドとの間を通り、前記第2実装部の前記第2入力パッドと前記第2出力パッドとの間を通り、前記第2コモン端子に亘って形成され、第1抵抗値の第1抵抗素子と、第1抵抗値よりも高い第2抵抗値の第2抵抗素子と、を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイ。さらに、前記絶縁基板の上に形成され画像を表示するアクティブエリアにおいて第1方向に沿って延出したゲート配線及び第1方向に交差する第2方向に沿って延出したソース配線を備え、前記ガードリング配線は、前記絶縁基板の上において前記アクティブエリアの外側に形成され、前記ゲート配線及び前記ソース配線と電気的に絶縁されたことを特徴とする請求項1に記載のフラットパネルディスプレイ。前記ガードリング配線は、前記第1入力パッド側及び前記第2入力パッド側に偏在していることを特徴とする請求項1または2に記載のフラットパネルディスプレイ。前記ガードリング配線において、前記第1抵抗素子及び前記第2抵抗素子は、前記第1実装部と前記第2実装部との間に形成されたことを特徴とする請求項1乃至3のいずれか1項に記載のフラットパネルディスプレイ。前記ガードリング配線において、前記第2抵抗素子は、前記第1コモン端子と前記第1実装部との間、及び、前記第2コモン端子と前記第2実装部との間のそれぞれに形成されたことを特徴とする請求項1乃至4のいずれか1項に記載のフラットパネルディスプレイ。ガードリング配線の途中の少なくとも1箇所において、前記第1抵抗素子を介して電気的に接続された第1配線部及び前記第1抵抗素子と並列な前記第2抵抗素子を介して電気的に接続された第2配線部を含むことを特徴とする請求項1乃至5のいずれか1項に記載のフラットパネルディスプレイ。前記第1抵抗素子は、酸化物導電材料によって形成されたジャンパー部であることを特徴とする請求項1乃至6のいずれか1項に記載のフラットパネルディスプレイ。さらに、前記絶縁基板の上に形成された画素電極を備え、前記第1抵抗素子は、前記画素電極と同一材料によって形成されたことを特徴とする請求項7に記載のフラットパネルディスプレイ。前記第2抵抗素子は、薄膜トランジスタを含むショートリングであることを特徴とする請求項1乃至8のいずれか1項に記載のフラットパネルディスプレイ。さらに、前記絶縁基板の上に形成された第1半導体層を含むスイッチング素子を備え、前記薄膜トランジスタは、前記第1半導体層と同一材料によって形成された第2半導体層を含むことを特徴とする請求項9に記載のフラットパネルディスプレイ。第1方向に延出した基板端を含む絶縁基板と、前記絶縁基板の上において第1方向に並んで形成された出力パッドと、前記絶縁基板の上における前記出力パッドよりも基板端側において第1方向に並んで形成された入力パッドと、前記絶縁基板の上における前記入力パッドよりも基板端側において第1方向に並んで形成され、前記入力パッドと接続された接続パッド、前記絶縁基板の上における前記出力パッドと前記入力パッドとの間において第1方向に沿って延出し、複数の抵抗素子を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイ。さらに、前記絶縁基板の上に形成され画像を表示するアクティブエリアにおいて第1方向に沿って延出したゲート配線及び第1方向に交差する第2方向に沿って延出したソース配線を備え、前記ガードリング配線は、前記絶縁基板の上において前記アクティブエリアの外側に形成され、前記ゲート配線及び前記ソース配線と電気的に絶縁されたことを特徴とする請求項11に記載のフラットパネルディスプレイ。前記ガードリング配線は、前記入力パッド側に偏在していることを特徴とする請求項111または12に記載のフラットパネルディスプレイ。さらに、前記絶縁基板の上に形成されたコモン電位の第1コモン端子及び第2コモン端子を備え、前記ガードリング配線は、前記第1コモン端子と前記第2コモン端子との間に亘って形成されたことを特徴とする請求項11乃至13のいずれか1項に記載のフラットパネルディスプレイ。前記ガードリング配線は、第1抵抗値の第1抵抗素子と、第1抵抗値よりも高い第2抵抗値の第2抵抗素子と、を含むことを特徴とする請求項11乃至15のいずれか1項に記載のフラットパネルディスプレイ。絶縁基板と、前記絶縁基板の上に形成され、画像を表示するアクティブエリアにおいて第1方向に沿って延出したゲート配線及び第1方向に交差する第2方向に沿って延出したソース配線と、前記絶縁基板の上において前記アクティブエリアの外側に形成され、複数の抵抗素子を含むとともに前記ゲート配線及び前記ソース配線と電気的に絶縁されたガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイ。さらに、前記絶縁基板の上において前記アクティブエリアの外側であって前記ガードリング配線よりも前記アクティブエリア側に形成された出力パッドと、前記絶縁基板の上において前記ガードリング配線よりも基板端側に形成された入力パッドと、を備えたことを特徴とする請求項16に記載のフラットパネルディスプレイ。本実施形態の目的は、静電気不良を抑制することが可能なフラットパネルディスプレイを提供することにある。本実施形態によれば、絶縁基板と、前記絶縁基板の上に形成された第1入力パッド及び第1出力パッドを含む第1実装部と、前記絶縁基板の上に形成された第2入力パッド及び第2出力パッドを含む第2実装部と、前記絶縁基板の上に形成されたコモン電位の第1コモン端子及び第2コモン端子と、前記絶縁基板の上において、前記第1コモン端子から前記第1実装部の前記第1入力パッドと前記第1出力パッドとの間を通り、前記第2実装部の前記第2入力パッドと前記第2出力パッドとの間を通り、前記第2コモン端子に亘って形成され、第1抵抗値の第1抵抗素子と、第1抵抗値よりも高い第2抵抗値の第2抵抗素子と、を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。本実施形態によれば、第1方向に延出した基板端を含む絶縁基板と、前記絶縁基板の上において第1方向に並んで形成された出力パッドと、前記絶縁基板の上における前記出力パッドよりも基板端側において第1方向に並んで形成された入力パッドと、前記絶縁基板の上における前記入力パッドよりも基板端側において第1方向に並んで形成され、前記入力パッドと接続された接続パッド、前記絶縁基板の上における前記出力パッドと前記入力パッドとの間において第1方向に沿って延出し、複数の抵抗素子を含むガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。本実施形態によれば、絶縁基板と、前記絶縁基板の上に形成され、画像を表示するアクティブエリアにおいて第1方向に沿って延出したゲート配線及び第1方向に交差する第2方向に沿って延出したソース配線と、前記絶縁基板の上において前記アクティブエリアの外側に形成され、複数の抵抗素子を含むとともに前記ゲート配線及び前記ソース配線と電気的に絶縁されたガードリング配線と、を備えたことを特徴とするフラットパネルディスプレイが提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態におけるフラットパネルディスプレイの構成を概略的に示す図である。この図1においては、フラットパネルディスプレイの一例として、液晶表示装置の構成を概略的に示している。この液晶表示装置は、例えば、アクティブマトリクスタイプの液晶表示装置であって、略矩形平板状の液晶表示パネルLPNを備えている。この液晶表示パネルLPNは、アレイ基板ARと、アレイ基板ARに対向配置された対向基板CTと、アレイ基板ARと対向基板CTとの間に配置された液晶層LQと、を備えて構成されている。これらのアレイ基板ARと対向基板CTとは、シール材SEによって貼り合わせられている。このような液晶表示パネルLPNは、シール材SEによって囲まれた内側に、画像を表示するアクティブエリアDSPを備えている。このアクティブエリアDSPは、例えば四角形状特に長方形状に形成され、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。アレイ基板ARは、アクティブエリアDSPにおいて、n本のゲート配線YY1~Yn、m本のソース配線XX1~Xm、補助容量線AYなどを備えている。ゲート配線Yのそれぞれは、第1方向Hに沿って延出している。ソース配線Xのそれぞれは、第1方向Hに交差する第2方向Vに沿って延出している。これらのゲート配線Yとソース配線Xとは、絶縁膜を介して交差している。なお、ここでは、第1方向Hと第2方向Vとは略直交している。補助容量線AYは、ゲート配線Yと略平行に第1方向Hに沿って延出している。アクティブエリアDSPの各画素PXは、スイッチング素子SW、画素電極PE、対向電極CEなどを備えている。スイッチング素子SW及び画素電極PEは、アレイ基板ARに備えられている。対向電極CEは、アレイ基板ARに備えられていても良いし、対向基板CTに備えられていても良い。保持容量Csは、例えば、画素電極PEと補助容量線AYとの間に形成される。スイッチング素子SWは、ゲート配線Y及びソース配線Xと電気的に接続されている。このスイッチング素子SWは、例えば、nチャネル薄膜トランジスタによって構成されている。スイッチング素子SWのゲート電極WGは、ゲート配線Yに電気的に接続されているあるいは、ゲート電極WGはゲート配線Yと一体的に形成されている。スイッチング素子SWのソース電極WSは、ソース配線Xに電気的に接続されているあるいは、ソース電極WSはソース配線Xと一体に形成されている。スイッチング素子SWのドレイン電極WDは、画素電極PEに電気的に接続されている。画素電極PEは、スイッチング素子SWに電気的に接続されている。対向電極CEは、アクティブエリアDSPにおいて、液晶層LQを介して各画素PXの画素電極PEと対向している。この対向電極CEは、コモン電位のコモン端子COMに電気的に接続されている。コモン端子COMは、例えば、アレイ基板ARにおけるアクティブエリアDSPの外側に形成されている。対向電極CEがアレイ基板ARに備えられている場合には、対向電極CEは、アレイ基板ARに形成された配線を介してコモン端子COMと電気的に接続されている。また、対向電極CEが対向基板CTに備えられている場合には、対向電極CEは、図示しない導電性部材を介してアレイ基板AR側のコモン端子COMと電気的に接続されている。n本のゲート配線Yは、それぞれアクティブエリアDSPの外側に引き出され、ゲートドライバYDに接続されている。m本のソース配線Xは、それぞれアクティブエリアDSPの外側に引き出され、ソースドライバXDに接続されている。なお、ゲートドライバYD及びソースドライバXDを構成する少なくとも一部は、アレイ基板ARに備えられている。本実施形態においては、ソースドライバXDの少なくとも一部の機能は、アレイ基板ARに実装された1個以上の駆動ICに内蔵されている。これらのゲートドライバYD及びソースドライバXDは、コントローラCNTによって制御される。コントローラCNTについては、アレイ基板ARに直接実装されていなくても良く、液晶表示パネルLPNに実装されるフレキシブルプリンテッドサーキット以下、単にFPCと称する基板に実装されていても良い。図示した例では、ゲートドライバYD及びソースドライバXDは、対向基板CTの端部よりも外方に延在したアレイ基板ARの延在部AREに配置されている。延在部AREは、アクティブエリアDSPの外側に位置している。ゲートドライバYDは第2方向Vに略平行なアクティブエリアDSPの一辺に沿って配置され、また、ソースドライバXDは第1方向Hに略平行なアクティブエリアDSPの一辺に沿って配置されている。図2は、図1に示した液晶表示パネルLPNの構造を概略的に示す断面図である。この図2には、アクティブエリアDSPにおける一画素PXの断面が図示されている。すなわち、アレイ基板ARは、ガラス基板やプラスチック基板などの光透過性を有する第1絶縁基板20を用いて形成されている。このアレイ基板ARは、第1絶縁基板20の上に形成されたゲート配線Y、ソース配線X、スイッチング素子SW、画素電極PEなどを備えている。ここに示したスイッチング素子SWは、ボトムゲート型の薄膜トランジスタであり、アモルファスシリコンによって形成された半導体層第1半導体層SCを備えているが、スイッチング素子SWの構成はこの例に限らない。例えば、スイッチング素子SWはトップゲート型の薄膜トランジスタであっても良いし、半導体層SCはポリシリコンなどの他の半導体材料によって形成されていても良い。スイッチング素子SWのゲート電極WGは、第1絶縁基板20の上に形成されている。このゲート電極WGは、第1絶縁基板20の上に形成されたゲート配線Yに電気的に接続されている。図示した例では、ゲート電極WGは、ゲート配線Yと一体的に形成されている。このようなゲート電極WGは、第1層間絶縁膜21によって覆われている。この第1層間絶縁膜21は、第1絶縁基板20の上にも配置されている。スイッチング素子SWの半導体層SCは、第1層間絶縁膜21の上に形成されている。この半導体層SCは、ゲート電極WGの直上に位置している。スイッチング素子SWのソース電極WS及びドレイン電極WDは、第1層間絶縁膜21の上に形成され、それぞれの少なくとも一部が半導体層SCにコンタクトしている。ソース電極WSは、ソース配線Xに電気的に接続されている。図示した例では、ソース電極WSは、ソース配線Xと一体的に形成されている。ソース電極WS及びドレイン電極WDは、第2層間絶縁膜22によって覆われている。また、この第2層間絶縁膜22は、第1層間絶縁膜21の上にも配置されている。これらの第1層間絶縁膜21及び第2層間絶縁膜22は、例えば窒化シリコンSiNなどの無機系材料によって形成されている。画素電極PEは、第2層間絶縁膜22の上に形成されている。この画素電極PEは、第2層間絶縁膜22を貫通するコンタクトホールを介してドレイン電極WDに接続されている。この画素電極PEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの透明な酸化物導電材料によって形成されている。このような画素電極PE及び第2層間絶縁膜22は、第1配向膜23によって覆われている。一方、対向基板CTは、ガラス基板やプラスチック基板などの光透過性を有する第2絶縁基板30を用いて形成されている。この対向基板CTは、アクティブエリアDSPにおいて、第2絶縁基板30の上ここでは、アレイ基板ARと向かい合う面上にブラックマトリクス31、カラーフィルタ層32などを備えている。また、図示した例では、対向基板CTは、対向電極CEを備えている。ブラックマトリクス31は、アクティブエリアDSPにおいて画素PXの間に形成され、アレイ基板ARに形成されたスイッチング素子SWや上述したゲート配線Y及びソース配線Xなどの各種配線部に対向している。このようなブラックマトリクス31は、黒色に着色された樹脂材料やクロムCrなどの遮光性を有する金属材料などによって形成可能である。カラーフィルタ層32は、アクティブエリアDSPにおいてブラックマトリクス31によって区画された各画素PXに配置されている。カラーフィルタ層32の一部は、ブラックマトリクス31に重なっている。対向電極CEは、アクティブエリアDSPにおいて、カラーフィルタ層32の上に形成され、液晶層LQを介して各画素PXの画素電極PEと対向している。この対向電極CEは、ITOやIZOなどの透明な酸化物導電材料によって形成されている。このような対向電極CEは、第2配向膜33によって覆われている。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜23及び第2配向膜33が対向するように配置されている。このとき、アレイ基板ARと対向基板CTとの間には、図示しないスペーサ例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップが形成される。液晶層LQは、上述したセルギャップに封入されている。すなわち、液晶層LQは、アレイ基板ARの画素電極PEと対向基板CTの対向電極CEとの間に保持された液晶組成物によって構成されている。なお、液晶表示パネルLPNの構成は、上記した構成に限らず、対向電極CEは画素電極PEと同一の基板であるアレイ基板ARに備えられても良い。また、液晶モードについて特に制限はなく、TNTwistedNematicモード、OCBOpticallyCompensatedBendモード、VAVerticalAlignedモードなどの主として縦電界あるいは斜め電界を利用するモードや、IPSIn-PlaneSwitchingモード、FFSFringeFieldSwitchingモードなどの主として横電界を利用するモードなどが適用可能である。図3は、図1に示した液晶表示パネルLPNのアレイ基板ARに形成されたガードリング配線GRの構成例を概略的に示す上面図である。なお、ここでは、対向基板CTの端部CTSよりも外方に延在したアレイ基板ARの延在部AREに形成されたガードリング配線GRを図示している。図示した例では、ソースドライバをそれぞれ内蔵した4つの駆動IC11乃至14、及び、FPC基板15が延在部AREに実装されるものとする。図中では、駆動IC11乃至14、及び、FPC基板15は、点線で示したように、第1絶縁基板20に含まれる基板端20Sに沿った延在部AREに実装されている。なお、ここでは、基板端20Sは、第1方向Hに沿って延出している。基板端20Sに沿って形成された延在部AREには、駆動IC11乃至14のそれぞれが実装されるIC実装部111乃至114、及び、FPC基板15が実装されるFPC実装部115が形成されている。これらのIC実装部111乃至114及びFPC実装部115は、図中の一点鎖線で示している。IC実装部111乃至114のぞれぞれは、駆動ICの入力端子と接続される入力パッドIP及び駆動ICの出力端子と接続される出力パッドOPを備えている。複数の出力パッドOPは、第1絶縁基板20の上において第1方向Hに並んで形成されている。出力パッドOPのそれぞれは、アクティブエリアDSPに向かって延出したソース配線Xと電気的に接続されている。図中では、IC実装部112の3つの出力パッドOPとソース配線Xとが接続された状態が示されているが、他の出力パッドOPについても図示を省略したソース配線と接続されている。複数の入力パッドIPは、第1絶縁基板20の上における出力パッドOPよりも基板端20S側において第1方向Hに並んで形成されている。FPC実装部115は、FPC基板15の出力端子と接続される接続パッドCPを備えている。複数の接続パッドCPは、第1絶縁基板20の上における入力パッドIPよりも基板端20S側において第1方向Hに並んで形成されている。接続パッドCPのそれぞれは、入力パッドIPと電気的に接続されている。図中では、IC実装部112の3つの入力パッドIPと接続パッドCPとが接続された状態が示されているが、他の入力パッドIPについても図示を省略した接続パッドCPと接続されている。なお、一部の接続パッドCPは、引回し配線LWと電気的に接続されている。これらの引回し配線LWは、図示を省略したゲートドライバなどに接続されている。これらの入力パッドIP、出力パッドOP、及び、接続パッドCPは、ゲート配線と同じく第1絶縁基板20の上に形成され且つゲート配線と同一材料によって形成された第1導電層、ソース配線と同じく第1層間絶縁膜21の上に形成され且つソース配線と同一材料によって形成された第2導電層、及び、画素電極と同じく第2層間絶縁膜22の上に形成され且つ画素電極と同一材料によって形成された第3導電層のうちの少なくとも1つによって構成され、アレイ基板ARの表面に露出している。ガードリング配線GRは、第1絶縁基板20の上においてアクティブエリアDSPの外側に形成されている。このガードリング配線GRは、コモン電位のコモン端子と電気的に接続されている。図示した例では、ガードリング配線GRは、第1コモン端子COM1及び第2コモン端子COM2と電気的に接続されている。これらの第1コモン端子COM1及び第2コモン端子COM2は、第1絶縁基板20の上において対向基板CTによって覆われる領域に形成され、上述した対向電極CEと電気的に接続されている。つまり、ガードリング配線GRは、コモン電位であり、アクティブエリアDSPに形成されたゲート配線Y及びソース配線Xと電気的に絶縁されている。このようなガードリング配線GRは、IC実装部111乃至114におけるぞれぞれの出力パッドOPと入力パッドIPとの間において第1方向Hに沿って延出している。換言すると、各出力パッドOPはガードリング配線GRよりもアクティブエリアDSP側に形成され、各入力パッドIPはガードリング配線GRよりも基板端20S側あるいは接続パッドCP側に形成されている。図示した例では、ガードリング配線GRは、第1コモン端子COM1と第2コモン端子COM2との間に亘って形成されている。すなわち、ガードリング配線GRは、第1コモン端子COM1から、IC実装部111の入力パッドIPと出力パッドOPとの間を通り、IC実装部112の入力パッドIPと出力パッドOPとの間を通り、IC実装部113の入力パッドIPと出力パッドOPとの間を通り、IC実装部114の入力パッドIPと出力パッドOPとの間を通り、第2コモン端子COM2に亘って形成されている。本実施形態において、ガードリング配線GRは、複数の抵抗素子を含んでいる。図示した例では、ガードリング配線GRは、第1抵抗値の第1抵抗素子R1、及び、第1抵抗値よりも高い第2抵抗値の第2抵抗素子R2を含んでいる。ガードリング配線GRにおいて、第1抵抗素子R1及び第2抵抗素子R2は、IC実装部111とIC実装部112との間、IC実装部112とIC実装部113との間、IC実装部113とIC実装部114との間にそれぞれ形成されている。これらの第1抵抗素子R1及び第2抵抗素子R2は、電気的に並列に接続されている。また、このガードリング配線GRにおいて、第2抵抗素子R2は、第1コモン端子COM1とIC実装部111との間、及び、第2コモン端子COM2とIC実装部114との間にそれぞれ形成されている。より具体的な例について以下で説明する。ガードリング配線GRは、その途中の少なくとも1箇所において複数のパスに分岐した中途部を有している。図示した例では、ガードリング配線GRは、3箇所の中途部B1乃至B3を有している。すなわち、ガードリング配線GRは、IC実装部111とIC実装部112との間に位置する中途部B1、IC実装部112とIC実装部113との間に位置する中途部B2、及び、IC実装部113とIC実装部114との間に位置する中途部B3を有している。これらの中途部B1乃至B3の各々は、図示した例では、2つのパスに分岐しており、それぞれのパスとして機能する第1配線部及び第2配線部を含んでいる。すなわち、中途部B1は、第1抵抗素子R11を介して電気的に接続された第1配線部B11、及び、第1抵抗素子R11と並列な第2抵抗素子R21を介して電気的に接続された第2配線部B12を含んでいる。同様に、中途部B2は、第1抵抗素子R12を介して電気的に接続された第1配線部B21、及び、第1抵抗素子R12と並列な第2抵抗素子R22を介して電気的に接続された第2配線部B22を含んでいる。同様に、中途部B3は、第1抵抗素子R13を介して電気的に接続された第1配線部B31、及び、第1抵抗素子R13と並列な第2抵抗素子R23を介して電気的に接続された第2配線部B32を含んでいる。第1抵抗素子R11乃至R13は、実質的に同一構造である。また、ガードリング配線GRは、さらに、図中の左側の第1コモン端子COM1とIC実装部111との間に形成された第2抵抗素子R24、及び、IC実装部114と図中の右側の第2コモン端子COM2との間に形成された第2抵抗素子R25を有している。第2抵抗素子R21乃至R25は、実質的に同一構造である。このようなガードリング配線GRは、第1コモン端子COM1から第2抵抗素子R24を介してIC実装部111あるいは駆動IC11の直下を通り、中途部B1において2つのパス第1抵抗素子R11を含む第1配線部B11及び第2抵抗素子R21を含む第2配線部B12に分岐した後に再び合流し、IC実装部112あるいは駆動IC12の直下を通り、中途部B2において2つのパス第1抵抗素子R12を含む第1配線部B21及び第2抵抗素子R22を含む第2配線部B22に分岐した後に再び合流し、IC実装部113あるいは駆動IC13の直下を通り、中途部B3において2つのパス第1抵抗素子R13を含む第1配線部B31及び第2抵抗素子R23を含む第2配線部B32に分岐した後に再び合流し、IC実装部114あるいは駆動IC14の直下を通り、第2抵抗素子R25を介して第2コモン端子COM2に至る。IC実装部111乃至114を通るガードリング配線GRは、出力パッドOPよりも入力パッドIPに近い位置に形成されている。寸法の一例を述べると、ガードリング配線GRの配線幅Wが例えば100μmであり、入力パッドIPからガードリング配線GRまでの第2方向Vに沿った距離D1が30μmであり、出力パッドOPからガードリング配線GRまでの第2方向Vに沿った距離D2が400μmである。このように、ガードリング配線GRは、入力パッドIPと出力パッドOPとの間において、入力パッドIPの側に偏在している。なお、本実施形態のガードリング配線GRは、同一抵抗値の1種類の抵抗素子のみを含んでいても良いし、抵抗値の異なる3種類以上の抵抗素子を含んでいても良い。また、本実施形態において、ガードリング配線GRに含まれる複数の抵抗素子は、直列に接続されていても良いし、並列に接続されていても良く、一部が直列に接続される一方で他の一部が並列に接続されていても良い。ここで、ガードリング配線GRにおける抵抗素子の具体的な接続例について説明する。なお、ここでは、ガードリング配線GRのうち、IC実装部112とIC実装部113との間の中途部B2を例に説明する。図4に示した例では、分岐した第1配線部B21及び第2配線部B22を含む中途部B2において、第1配線部B21は第1抵抗素子R121を介して電気的に接続され、第2配線部B22は第1抵抗素子R122を介して電気的に接続されている。図5に示した例では、分岐した第1配線部B21及び第2配線部B22を含む中途部B2において、第1配線部B21は第2抵抗素子R221を介して電気的に接続され、第2配線部B22は第2抵抗素子R222を介して電気的に接続されている。図6に示した例では、分岐することなく形成された中途部B2において、第1抵抗素子R12及び第2抵抗素子R22が直列に接続されている。図7に示した例では、分岐することなく形成された中途部B2において、第1抵抗素子R121及び第1抵抗素子R122が直列に接続されている。図8に示した例では、分岐することなく形成された中途部B2において、第2抵抗素子R221及び第2抵抗素子R222が直列に接続されている。言うまでもなく、ガードリング配線GRのうちの他の中途部B1及びB3についても、図4乃至図8に示したいずれの接続例も適用可能である。なお、ガードリング配線GRは、図示した基板端20Sに沿った延在部AREのみならず、図示しない他の基板端に沿った延在部AREに配置されていても良い。次に、第1抵抗素子R1の具体的な構成の一例について説明する。図9は、図3に示した第1抵抗素子R1の構成の一例を概略的に示す平面図である。ここでは、第1抵抗素子R1として、中途部B1の第1配線部B11に形成された第1抵抗素子R11について説明するが、他の第1抵抗素子R12及びR13については、第1抵抗素子R11と同一の構造であるので説明を省略する。すなわち、第1配線部B11では、図中の左側に形成された一端部WL1と、図中の右側に形成された他端部WL2とが離間している。第1抵抗素子R11は、一端部WL1と他端部WL2とを電気的に接続するジャンパー部である。このような第1抵抗素子R11は、一端部WL1及び他端部WL2とは異なる層に形成された導電層を用いて形成されている。つまり、第1抵抗素子R11と、一端部WL1及び他端部WL2との間には図示しない絶縁膜が介在している。このため、第1抵抗素子R11は、絶縁膜に形成されたコンタクトホールCH1を介して一端部WL1と電気的に接続され、また、絶縁膜に形成されたコンタクトホールCH2を介して他端部WL2と電気的に接続されている。なお、一端部WL1と他端部WL2とは、同一層の導電層を用いて形成されても良いし、異なる層の導電層を用いて形成されても良い。このような構成の第1抵抗素子R11の第1抵抗値は、コンタクトホールCH1の径φ1、コンタクトホールCH2の径φ2、第1配線部B11の延出方向に沿った一端部WL1と他端部WL2との間の距離Lによって調整することが可能である。例えば、径φ1及び径φ2が小さいほど第1抵抗値は小さくなり、また、距離Lが長いほど第1抵抗値は小さくなる。図10は、図9に示した第1抵抗素子R11をA-A線で切断したときの構造を概略的に示す断面図である。図示した例では、一端部WL1及び他端部WL2は、同一層の導電層を用いて形成されている。すなわち、これらの一端部WL1及び他端部WL2は、第1絶縁基板20の上において、距離Lをおいて形成されている。このような一端部WL1及び他端部WL2は、上記のゲート配線と同様に第1導電層に相当する。これらの一端部WL1及び他端部WL2は、第1層間絶縁膜21によって覆われている。第1抵抗素子R11は、第1層間絶縁膜21の上に配置された第2層間絶縁膜の上に形成され、一端部WL1の一部の直上から他端部WL2の一部の直上に亘って延出している。このような第1抵抗素子R11は、上記の画素電極と同様に第3導電層に相当する。つまり、この第1抵抗素子R11は、ITOやIZOなどの酸化物導電材料によって形成されている。なお、この酸化物導電材料の電気抵抗は、一端部WL1及び他端部WL2を形成する導電材料の電気抵抗より高い。このような第1抵抗素子R11は、第1層間絶縁膜21及び第2層間絶縁膜22を一端部WL1まで貫通したコンタクトホールCH1を介して、一端部WL1にコンタクトしている。また、第1抵抗素子R11は、第1層間絶縁膜21及び第2層間絶縁膜22を他端部WL2まで貫通したコンタクトホールCH2を介して、他端部WL2にコンタクトしている。これにより、第1抵抗素子R11は、一端部WL1と他端部WL2とを電気的に接続している。なお、第1配線部B11の一端部WL1及び他端部WL2の少なくとも一方は、第1層間絶縁膜21の上に形成されていても良い。次に、第2抵抗素子R2の具体的な構成の一例について説明する。図11は、図3に示した第2抵抗素子R2の構成の一例に対応した等価回路図である。すなわち、第2抵抗素子R2は、薄膜トランジスタを含んでいる。図示した例では、第2抵抗素子R2は、4つの薄膜トランジスタTr1乃至Tr4を含んでいる。第2抵抗素子R2の一端側において、薄膜トランジスタTr1のゲート電極及びソース電極、及び、薄膜トランジスタTr2のソース電極は互いに接続されている。薄膜トランジスタTr1のドレイン電極は、薄膜トランジスタTr2のゲート電極、薄膜トランジスタTr3のゲート電極、及び、薄膜トランジスタTr4のソース電極に接続されている。薄膜トランジスタTr2のドレイン電極は、薄膜トランジスタTr3のソース電極に接続されている。第2抵抗素子R2の他端側において、薄膜トランジスタTr3のドレイン電極、薄膜トランジスタTr4のゲート電極及びドレイン電極は互いに接続されている。図12は、図11に示した第2抵抗素子R2の構成の一例を概略的に示す平面図である。ここでは、第2抵抗素子R2として、中途部B1の第2配線部B12に形成された第2抵抗素子R21について説明するが、他の第2抵抗素子R22乃至R25については、第2抵抗素子R21と同一の構造であるので説明を省略する。すなわち、第2配線部B12では、図中の左側に形成された一端部WL11と、図中の右側に形成された他端部WL12とが離間している。また、一端部WL11と他端部WL12との間には、島状の中間部WL13が形成されている。つまり、中間部WL13は、一端部WL11及び他端部WL12の双方から離間している。これらの一端部WL11、他端部WL12、及び、中間部WL13は、例えば、第1絶縁基板20の上に形成され、第1層間絶縁膜21によって覆われている。第1層間絶縁膜21の上には、薄膜トランジスタTr1を構成する島状の半導体層SC1、薄膜トランジスタTr2を構成する島状の半導体層SC2、薄膜トランジスタTr3を構成する島状の半導体層SC3、及び、薄膜トランジスタTr4を構成する島状の半導体層SC4が形成されている。半導体層SC1は、一端部WL11の上に位置している。半導体層SC2及び半導体層SC3は、中間部WL13の上に位置している。半導体層SC4は、他端部WL12の上に位置している。また、第1層間絶縁膜21の上には、接続体CB11乃至CB13が形成されている。接続体CB11は、一端部WL11の上に位置し、半導体層SC1にコンタクトしている。また、この接続体CB11は、その一部が中間部WL13の上に延出し半導体層SC2にコンタクトしている。つまり、接続体CB11は、半導体層SC1と半導体層SC2とを電気的に接続している。接続体CB12は、中間部WL3の上に位置し、接続体CB11から離間している一方で半導体層SC2及び半導体層SC3にコンタクトしている。また、この接続体CB12は、その一部が一端部WL11の上に延出し、接続体CB11から離間している一方で半導体層SC1にコンタクトしている。さらに、この接続体CB12は、その一部が他端部WL13の上に延出し、半導体層SC4にコンタクトしている。つまり、接続体CB12は、半導体層SC1、半導体層SC2、半導体層SC3、及び、半導体層SC4を互いに電気的に接続している。接続体CB13は、他端部WL13の上に位置し、接続体CB12から離間している一方で半導体層SC4にコンタクトしている。また、この接続体CB13は、その一部が中間部WL3の上に延出し、接続体CB12から離間している一方で、半導体層SC3にコンタクトしている。つまり、接続体CB13は、半導体層SC3と半導体層SC4とを電気的に接続している。上記の半導体層SC1乃至SC4、及び、接続体CB11乃至CB13は、第2層間絶縁膜22によって覆われている。この第2層間絶縁膜22の上には、接続体CB14乃至CB16が形成されている。接続体CB14は、第2層間絶縁膜22を貫通するコンタクトホールCH11を介して接続体CB11にコンタクトしているとともに、第1層間絶縁膜21及び第2層間絶縁膜22を貫通するコンタクトホールCH12を介して一端部WL11にコンタクトしている。つまり、接続体CB14は、一端部WL11と接続体CB11とを電気的に接続している。接続体CB15は、第2層間絶縁膜22を貫通するコンタクトホールCH21を介して接続体CB12にコンタクトしているとともに、第1層間絶縁膜21及び第2層間絶縁膜22コンタクトホールCH22を介して中間部WL13にコンタクトしている。つまり、接続体CB15は、中間部WL13と接続体CB12とを電気的に接続している。接続体CB16は、第2層間絶縁膜22を貫通するコンタクトホールCH31を介して接続体CB13にコンタクトしているとともに、第1層間絶縁膜21及び第2層間絶縁膜22コンタクトホールCH32を介して他端部WL12にコンタクトしている。つまり、接続体CB16は、他端部WL12と接続体CB13とを電気的に接続している。図13は、図12に示した第2抵抗素子R21をB-B線で切断したときの構造を概略的に示す断面図である。ここでは、第2抵抗素子R21のうち、接続体CB14を含む断面について説明するが、図中のB-B線で示した他の断面、すなわち、接続体CB15を含む断面、及び、接続体CB16を含む断面については、接続体CB14を含む断面と同一の構造であるので説明を省略する。一端部WL11は、第1絶縁基板20の上に形成され、第1層間絶縁膜21によって覆われている。接続体CB11は、第1層間絶縁膜21の上に形成され、第2層間絶縁膜22によって覆われている。この接続体CB11は、その一部が一端部WL11の上に位置している一方で、一端部WL11の上において第1層間絶縁膜21を露出するように除去されている。第2層間絶縁膜22には、接続体CB11まで貫通するコンタクトホールCH11が形成されている。接続体CB11が除去された領域において、第1層間絶縁膜21及び第2層間絶縁膜には、一端部WL11まで貫通するコンタクトホールCH12が形成されている。接続体CB14は、第2層間絶縁膜22の上に形成されている。この接続体CB14は、コンタクトホールCH11を介して接続体CB11にコンタクトするとともに、コンタクトホールCH12を介して一端部WL11にコンタクトし、両者を電気的に接続している。ここに示した例では、一端部WL11は上記のゲート配線と同一材料によって形成された第1導電層に相当し、接続体CB11は上記のソース配線と同一材料によって形成された第2導電層に相当し、接続体CB14は上記の画素電極と同一材料によって形成された第3導電層に相当する。図14は、図12に示した第2抵抗素子R21をC-C線で切断したときの構造を概略的に示す断面図である。ここでは、第2抵抗素子R21のうち、薄膜トランジスタTr1の半導体層SC1を含む断面について説明するが、図中のC-C線で示した他の断面、すなわち、薄膜トランジスタTr2の半導体層SC2を含む断面、薄膜トランジスタTr3の半導体層SC3を含む断面、及び、薄膜トランジスタTr4の半導体層SC4を含む断面については、薄膜トランジスタTr1の半導体層SC1を含む断面と同一の構造であるので説明を省略する。半導体層SC1は、一端部WL11を覆う第1層間絶縁膜21の上に形成されている。接続体CB11は、半導体層SC1の一部にコンタクトしている。接続体CB12は、半導体層SC1の他の一部にコンタクトし、接続体CB11とは離間している。これらの半導体層SC1、接続体CB11、及び、接続体CB12は、第2層間絶縁膜22によって覆われている。半導体層SC1は、上記のスイッチング素子に含まれる半導体層SCと同一材料によって形成されている。接続体CB11及び接続体CB12は、上記のソース配線と同一材料によって形成された第2導電層に相当する。このような構成の第2抵抗素子R2おいて、薄膜トランジスタTr1乃至Tr4は、各々のゲート電極に相当する一端部WL11、中間部WL13、及び、他端部WL12にしきい値を越えた電圧が印加された際にON状態となり、ソースドレイン間が導通する。このような構成の本実施形態によれば、アレイ基板ARの基板端20Sに沿って配置されたガードリング配線GRにより、アクティブエリアDSP側への静電気の侵入を抑制することが可能となる。すなわち、ガードリング配線GRは、アレイ基板ARの延在部AREにおいて、IC実装部111乃至114の各々の入力パッドIPと出力パッドOPとの間を横切り、第1コモン端子COM1及び第2コモン端子COM2に接続されている。このため、IC実装部111乃至114の入力パッドIP付近例えば、接続パッドCPから侵入した静電気は、入力パッドIPに比較的近接したガードリング配線GRに放電しやすい。このようなガードリング配線GRは複数の抵抗素子を含んでいるため、ガードリング配線GRに侵入した静電気のエネルギーはこれらの抵抗素子で消費される。したがって、ガードリング配線GRのチャージアップを抑制することが可能となり、ガードリング配線GRからアクティブエリアDSP側への更なる静電気の放電を抑制することが可能となる。これにより、アクティブエリアDSP内のゲート配線やソース配線などの各種配線やスイッチング素子の絶縁破壊などの静電気に起因した不具合の発生を抑制することができる。また、本実施形態によれば、IC実装部を通るガードリング配線GRは、入力パッドIPと出力パッドOPとの間において、入力パッドIPの側に偏在している。このため、ガードリング配線GRは、入力パッドIPに侵入した静電気を受け入れやすく、逆に、ガードリング配線GRから出力パッドOPへの静電気の放電を抑制することが可能となる。したがって、出力パッドOPからアクティブエリアDSP側への静電気の侵入及びアクティブエリアDSP内での静電気放電に起因した不具合の発生を抑制することが可能となる。また、本実施形態において、複数の抵抗素子が並列に接続された構成のガードリング配線GRにおいては、例え一方の抵抗素子が静電気破壊されたとしても、他方の抵抗素子を介して他の静電気のパスを確保することが可能である。したがって、静電気に対する耐圧を向上することが可能となる。特に、本実施形態においては、カードリング配線GRは、中途部B1乃至B3において複数のパス例えば、分岐した第1配線部及び第2配線部を有している。発明者による実験によれば、複数のパスを有していないガードリング配線GRを形成した場合比較例と、本実施形態で説明した2つのパスに分岐した中途部B1乃至B3を有するガードリング配線GRを形成した場合とで、静電気耐圧試験を行ったところ、本実施形態における静電気耐圧は、比較例における静電気耐圧よりも約16向上できることが確認された。また、本実施形態において、中途部B1乃至B3の各々が複数のパスを有し、且つ、各パスの静電気耐圧が異なる構成のガードリング配線GRにおいては、その静電気耐圧を向上することができ、しかも、IC実装部の出力パッドからアクティブエリアへの静電気の侵入を抑制することが可能である。具体的には、中途部B1乃至B3の各々において、第1抵抗素子R1が介在する第1配線部の静電気耐圧は、第2抵抗素子R2が介在する第2配線部の静電気耐圧よりも低い。中途部を構成するすべてのパスを、静電気耐圧が高い傾向にある第2抵抗素子R2を介して接続された配線部で形成した場合、ガードリング配線GRの静電気耐圧をより向上できそうではある。しかしながら、中途部における静電気耐圧が過度に高すぎることによって、静電気の流れが阻害され、行き場を失った静電気がIC実装部の出力パッドなど不所望な箇所へ放電するおそれがある。つまり、単純に中途部における静電気耐圧を向上するのではなく、静電気耐圧が異なる構成の配線部を組合せたつまり、少なくとも、第1抵抗素子R1が介在する配線部及び第2抵抗素子R2が介在する配線部を含む中途部の構成を適用することにより、ガードリング配線GRの静電気耐圧を向上することができ、しかも、IC実装部の出力パッドからアクティブエリアへの静電気の侵入を効果的に抑制することが可能である。本実施形態は、フラットパネルディスプレイの一例として液晶表示装置を例に挙げて説明したが、静電気対策を必要とする有機エレクトロルミネッセンス表示装置やプラズマ表示装置などの各種フラットパネルディスプレイにおいても適用可能である。以上説明したように、本実施形態によれば、静電気不良を抑制することが可能なフラットパネルディスプレイを提供することができる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。