コントローラと、前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、前記コントローラは、前記半導体装置を基準として、前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、前記半導体装置は、前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする情報処理システム。前記コマンド生成回路は、前記半導体装置の起動時に限り前記キャリブレーションコマンドを発行する、ことを特徴とする請求項1に記載の情報処理システム。前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、請求項1または2に記載の情報処理システム。前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第1および第2のストローブ信号を出力し、前記複数のラッチ回路は、それぞれ対応する前記第1および第2のストローブ信号に従ってそれぞれ対応するデータをラッチする第1および第2のラッチ回路を含む、ことを特徴とする請求項1または2に記載の情報処理システム。前記タイミング制御回路は、更に、前記内部ストローブ信号として互いに逆相となる第1および第2のストローブ信号を出力するレシーバ回路を含み、前記可変遅延回路は、前記第1および第2のストローブ信号をそれぞれ遅延させる第1および第2の可変遅延回路を含み、前記複数のラッチ回路は、それぞれ対応する前記第1および第2のストローブ信号に従ってそれぞれ対応するデータをラッチする第1および第2のラッチ回路を含む、ことを特徴とする請求項3に記載の情報処理システム。前記第1および第2のラッチ回路は、対応するバス線から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする請求項5に記載の情報処理システム。前記第1および第2のラッチ回路のそれぞれは、データと基準電圧が入力され、対応する前記データのレベルを前記基準電圧のレベルと比較し、対応する前記第1または第2のストローブ信号によりそれぞれ指定されるラッチタイミングに従って、それらの比較結果をライトデータビットとして出力する、ことを特徴とする請求項4乃至6のいずれか一項に記載の情報処理システム。前記半導体装置は、前記複数のバス線とそれぞれ接続される複数のデータパッドと、前記ストローブ線と接続されるストローブパッドと、を含み、前記複数のラッチ回路のそれぞれは、対応する前記データパッドに接続される第1の入力部と、基準電圧が供給される第2の入力部と、前記第1および第2の入力部の出力を比較してその結果をライトデータビットとして出力する判定部と、前記ストローブ信号にしたがって前記第1および第2の入力部を活性化させる活性制御部と、を含むことを特徴とする請求項1に記載の情報処理システム。前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする請求項1乃至8のいずれか一項に記載の情報処理システム。前記コントローラは、前記複数のバス線のそれぞれに複数のデータビットを時系列に順次供給し、前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする請求項1から9のいずれかに記載の情報処理システム。トレーニング中の半導体装置へのデータアクセスは禁止される。また、トレーニングにはある程度の時間がかかる。したがって、トレーニングによるオーバーヘッドビジー期間は、システムレベルでのパフォーマンスを低下させる。よって、温度変化に対してシステムのキャリブレーション回数を削減する必要がある。本発明者は、次のことに気づいた。例えば、コントローラが出力したストローブ信号は、半導体装置内のストローブパッドを介してレシーバに供給される。レシーバは、半導体装置に供給されたデータ書き込みデータをラッチするラッチ回路へ、ラッチタイミング信号として供給する。ストローブ信号は小振幅のためレシーバの増幅時間は長い。ストローブ信号は、複数のラッチ回路に供給するために、ラッチタイミング信号ストローブ信号は半導体装置内において、長距離の配線で構成される。よって、レシーバ回路の動作時間およびその配線の寄生容量及び寄生抵抗による伝搬時間の和である第1の時間は大きい。他方、半導体装置の外部からラッチ回路へ供給されるデータの伝搬時間による第2の時間は、第1の時間よりも小さい。データが供給されるデータパッドからラッチ回路までの距離は、ストローブ信号の前記配線よりも短いのが一般的であるからである。第1及び第2の時間は共に温度の変化を受けるが、レシーバおよび距離が長いラッチタイミング信号ストローブ信号の配線の方が、温度依存性を、より多く有する。つまり、ラッチタイミング信号ストローブ信号は、データ信号よりも大きな温度依存性を有する。このことは、システムまたは半導体装置の温度変化に対して、トレーニングの回数が増大する要素を含む。本発明に係る情報処理システムは、コントローラと、前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、前記コントローラは、前記半導体装置を基準として前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、前記半導体装置は、前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する。本発明に係る半導体装置は、外部から供給される複数のデータをラッチする複数のラッチ回路と、外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する。本発明によれば、半導体装置が、温度変化に対応して、キャリブレーションされたデータとストローブ信号のマッチングを維持するように内部ストローブ信号の時間変動を抑制するので、システムレベルでのキャリブレーション回数が削減できる。本発明の課題を解決する技術思想コンセプトの代表例を以下に示す。ただし、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。本発明は、データとストローブ信号がマッチングするようにキャリブレーションによって調整されたストローブ信号が、半導体装置内の回路で処理される伝送速度に温度依存性を有することに着目し、ストローブ信号の伝送経路に可変遅延回路を間挿する。そして、可変遅延回路の遅延量を温度に応じて積極的に増減させることにより、ストローブ信号が外部から供給されるデータ書き込みデータをラッチするラッチ回路に到達するまでの時間以下、単に伝送時間とよぶを安定させる。よって、ラッチタイミング信号内部ストローブ信号は、データ信号よりも温度依存に対して変化の少ない信号、好ましくは温度依存に対して変化しない信号となる。言い換えれば、キャリブレーション後のストローブ信号に対応するラッチタイミング信号は、温度変化に対応してマッチングを維持するようにその時間変動が抑制される。通常、半導体装置の温度が上昇するほどストローブ信号の伝送速度が低下し、伝送時間が長くなる。そこで、温度上昇時には可変遅延回路の遅延量を小さくすれば、伝送時間を短縮できるので、結果として伝送時間の温度依存性が抑制されることになる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図1は、情報処理システム100の機能ブロック図である。情報処理システム100は、半導体装置104とそれを制御するためのコントローラ102を含む。本実施形態による半導体装置104は半導体記憶装置DDRDoubleDataRate型のSDRAMSynchronousDynamicRandomAccessMemoryである。コントローラ102と半導体装置104は、データDQを伝送するためのバス線、ストローブ信号DQSを伝送するためのストローブ線、各種コマンドCMDを伝送するためのコマンド線、不図示のアドレス線等の各種信号線により互いに接続される。尚、バス線DQは、複数のバス線である。一つのストローブ線に伝送されるストローブ信号DQSは、複数のバス線にそれぞれ伝送される複数のデータDQのラッチタイミングの基となる信号である。半導体装置104にトレーニングを指示するトレーニングコマンドも、コントローラ102から送信されるコマンドCMDの一種である。トレーニングコマンドは、任意の温度で実行されたキャリブレーションによって、データDQとストローブ信号がマッチングするようにストローブ信号DQSの時間タイミングを調整するためのコマンドである。コントローラ102は半導体装置104とのインタフェースとなる入出力制御回路106を含み、入出力制御回路106はコマンド生成回路108、データ生成回路170、ストローブ生成回路180を含む。コマンド生成回路108は、トレーニングコマンドをはじめとする各種コマンドCMDを生成し、コマンド線を介して半導体装置104に送信する。データ生成回路170は、半導体装置104へ供給するデータを生成し、バス線を介して半導体装置104に送信する。ストローブ生成回路180は、ストローブ信号を生成し、ストローブ線を介して半導体装置104に送信する。入出力制御回路106は、トレーニングコマンドによって、半導体装置104から判定された判定結果信号不図示を基に、ストローブ信号DQSの時間タイミングを調整する。半導体装置104は、アクセス制御回路112、メモリセルアレイ114およびデータ入出力回路110、キャリブレーション回路160を含む。アクセス制御回路112は、メモリセルアレイ114へのアクセスを制御する回路であり、アドレスデコーダ、コマンドデコーダ、コントロールロジックなどを含む。アクセス制御回路112は、更に、キャリブレーション回路160及びデータ入出力回路110を制御する。データ入出力回路110は、アクセス制御回路112によって選択されたメモリセルアレイ110内のメモリセルを対象としたデータ送受を、アクセス制御回路112の制御により実行する。キャリブレーション回路160は、アクセス制御回路112が認識したトレーニングコマンドに対応して、データ入出力回路110へ供給されるデータDQがストローブ信号DQSによって正常にラッチ出来たか否かを判定し、判定結果信号を生成する。キャリブレーション回路160は、その判定結果信号を、データ入出力回路110を介してコントローラ102へ送信する。データ入出力回路110は、タイミング制御回路116とラッチ回路118を含む。ラッチ回路118は、コントローラ102から供給されるデータDQをラッチする。ラッチのタイミングは、タイミング制御回路116から供給される内部ストローブ信号IDQSにより指定される。タイミング制御回路116は、コントローラ102から供給されるストローブ信号DQSの出力タイミングを調整し、内部ストローブ信号IDQSとしてラッチ回路118に供給する。この動作は、所謂、前述の各種コマンドCMDに含まれる半導体装置104のライトコマンドに対応する。半導体装置104がメモリ以外の例えばCPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuitであれば、前記ライトコマンドは、データの転送コマンドに相当する。各種コマンドCMDに含まれる半導体装置104のリードコマンドに対応するデータ入出力回路110のデータの出力及びストローブ信号の出力は、省略する。タイミング制御回路116は、レシーバ回路120、可変遅延回路122および温度検知回路124を含む。タイミング制御回路116は、ストローブ信号DQSをレシーバ回路120により受信し、温度検知回路124から供給される温度信号にしたがって可変遅延回路122の遅延量を調整することにより、内部ストローブ信号IDQSの出力タイミングを調整する。温度検知回路124は、必ずしもタイミング制御回路116やデータ入出力回路110に内蔵される必要はないが、本実施形態においては、温度検知回路124はタイミング制御回路116に内蔵されるものとして説明する。なお、DRAMの多くはすでにその他の用途の為に温度検知回路124を備えているため、これを利用してもよい。図2は、データ入出力回路110の一部を示す回路図である。上述の通り、データ入出力回路110は、ラッチ回路118とタイミング制御回路116を含む。レシーバ回路120にはストローブ信号DQS第1のストローブ信号とストローブ信号DQSと相補なストローブ信号DQSB第2のストローブ信号が入力される。ストローブ信号DQS、DQSBは可変遅延回路122を経由し、互いに相補な内部ストローブ信号IDQS、IDQSBとしてラッチ回路118に供給される。内部ストローブ信号IDQS、IDQSBは、内部ストローブ信号線を伝送する。可変遅延回路122は第1可変遅延回路126と第2可変遅延回路128を含む。正相の内部ストローブ信号IDQSは第1可変遅延回路126、逆相の内部ストローブ信号IDQSBは第2可変遅延回路128を通過する。ラッチ回路118は、第1ラッチ回路130と第2ラッチ回路132を含む。正相の内部ストローブ信号IDQSは第1ラッチ回路130、逆相の内部ストローブ信号IDQSBは第2ラッチ回路132に入力される。正相の内部ストローブ信号IDQS及び逆相の内部ストローブ信号IDQSBのそれぞれは、複数のラッチ回路118に供給される。複数のラッチ回路118は、内部データDQiに含まれる各ビットデータD0、D1、D2、D3に対応する。また、基準電圧VREFおよび内部データDQiも、それぞれ、第1ラッチ回路130、第2ラッチ回路132に入力される。内部データDQiは、コントローラ102からデータ入出力回路110内部に供給されたデータであることを示す。内部データDQiは複数ビットの時間的に連続するデータ列、いいかえれば、シーケンシャルに供給されるデータである。内部データDQiは、第1ラッチ回路130と第2ラッチ回路132の双方に供給される。内部データDQiに含まれる各ビットデータD0、D1、D2、D3は、正相の内部ストローブ信号IDQS及び逆相の内部ストローブ信号IDQSBのそれぞれに対応する第1ラッチ回路130と第2ラッチ回路132により交互にラッチされる。詳細は後述する。温度検知回路124からは温度信号Tが第1可変遅延回路126、第2可変遅延回路128に供給される。本実施形態における温度信号Tは2ビットの信号であり、温度を低い方から00、01、10、11の4値にて示す。より具体的には、0°C未満のときにはT=00、0~40°CのときにはT=01、40~80°CのときにはT=10、80°C以上のときにはT=11となる。第1可変遅延回路126と第2可変遅延回路128は、温度信号Tに基づいて遅延量が変化する。可変遅延回路122の詳細については図5に関連して後に詳述する。図3は、データをラッチする過程のタイミングチャートである。レシーバ回路134には、ビット列としての内部データDQiが順次供給される。図3では、時刻t0において最初のビットD0がラッチ回路118に入力されている。ストローブ信号DQSは、半導体装置104起動時に実行されるトレーニングにより、時刻t1に内部ストローブ信号IDQSのライズエッジが来るようにタイミング調整初期設定されている。時刻t1は、データビットD0の検出期間のちょうど中央である。第1ラッチ回路130は内部ストローブ信号IDQSのライズエッジのタイミング、すなわち時刻t1においてデータビットD0をラッチする。一方、逆相の内部ストローブ信号IDQSBのライズエッジのタイミングは、時刻t2である。時刻t2は、データビットD1の検出期間のちょうど中央である。第2ラッチ回路132は、内部ストローブ信号IDQSBのライズエッジのタイミングである時刻t2においてデータビットD1をラッチする。この結果、内部データDQiのビット列D0、D1、D2、D3は、第1ラッチ回路130と第2ラッチ回路132により交互にラッチされる。すなわち、第1ラッチ回路130や第2ラッチ回路132によるデータラッチの周期は、内部データDQiのデータ変化の周期の2倍となっている。半導体装置104を動作させると回路内の温度が徐々に上昇してくる。温度が上昇すると、内部ストローブ信号IDQS、IDQSBの伝送速度が遅くなる。すなわち温度が上昇するとともにMOSトランジスタの電流能力が低下するためレシーバ回路134の伝播時間が増大しおよび内部ストローブ信号線の駆動能力が低下するからである。さらに、タイミング制御回路116及び複数のラッチ回路118を接続する内部ストローブ信号線の寄生抵抗は、温度によって抵抗値が変化し、よって時定数CRが変化するからである。通常、内部データDQiの伝送経路内部データ線よりも内部ストローブ信号IDQS、IDQSBの伝送経路内部ストローブ信号線の方が長いので、結果的に、内部データDQiに対して内部ストローブ信号IDQS、IDQSBのライズエッジが遅れてくる。このような内部ストローブ信号IDQS、IDQSBの遅れを補正するためには、動作中も適宜トレーニングトレーニングコマンドによるデータとストローブ信号のキャリブレーションを実行すればよいが、頻繁なトレーニングはシステムレベルのパフォーマンスの低下につながる。そこで、本実施形態においては、温度検知回路124から出力される温度信号Tにしたがって可変遅延回路122の遅延量を変化させている。具体的には、温度が上昇するほど遅延量を小さくしている。このような制御により、温度上昇にともなう伝送遅延を相殺し、よって、任意の温度でキャリブレーションされたデータとストローブ信号のマッチングされたタイミングを維持するようにしている。温度信号Tは、デジタル処理されたデジタル信号であってもアナログ処理されたアナログ信号であってもよい。従って、好ましくは、半導体装置104の起動直後に1回だけトレーニングを実行しておけば、以後はトレーニングが不要となる。可変遅延回路122の調整時間は、トレーニングに要する時間に比べると格段に小さい。なお、可変遅延回路122の調整中にデータアクセスライトコマンドによるライトデータビットの転送転送コマンドによるデータビットの転送を許容してもよいが、本実施形態においてはアクセスを禁止している。システムにおいては一般的に所定数の複数のデータビットを一つの塊単位として、デバイスAとBの間でデータの送受信を行う。メモリにおいては、バーストライトによる8ビット、16ビットのシーケンシャルなデータビットの転送である。前述のアクセスの禁止とは、例えば、16ビットのシーケンシャルなデータビットの転送の期間中に温度信号Tの情報が変化しても、可変遅延回路122の遅延量は変化させない、と言うことである。この制御は、温度検知回路124が出力する温度信号Tがデジタル信号である場合に有用である。可変遅延回路122の遅延制御量の単位が荒いと、デジタル信号によって内部ストローブ信号の遅延量が、16ビットのシーケンシャルなデータビットの期間中で大きく変化してしまうからである。一つの塊単位のデータビットの転送を、一つの制御単位としたほうが、信頼性が高い。この制御は、例えば、温度検知回路124が出力する温度信号Tの遷移の出力タイミングを、アクセス制御回路112がライトコマンドを認識している期間中は禁止することによって実現できる。尚、温度検知回路124が出力する温度信号Tがアナログ信号である場合には、前記禁止の制御は不要である。トレーニングは、起動直後コールドスタート後、ハードウェアリセット後、パワーダウンイグジット後、レジューム後などの様々なケースが相当するの1回に限る必要はない。従来通り、起動後もシステムがアイドル状態であるときに定期的にトレーニングしてもよい。少なくとも、可変遅延回路122による調整を行えば、過度にトレーニングを実行する必要はなくなる。図4は、データ入出力回路110のより詳細な回路図である。データ入出力回路110は、内部データDQiの入力端子であるデータパッド134、基準電圧VREFの入力端子である基準電圧パッド136、ストローブ信号DQS、DQSBの入力端子であるストローブパッド138を備える。データパッド134から供給されるデータDQiは、第1入力部140としてのトランジスタを制御する。基準電圧パッド136から供給される基準電圧VREFは、第2入力部142としてのトランジスタを制御する。また、これらの入力の活性は、内部ストローブ信号IDQS、IDQSBにより、活性制御部146としてのトランジスタを介して制御される。判定部144は、いわゆる差動増幅回路として構成され、第1入力部140、第2入力部142のオンオフ状態に応じてハイレベル/ローレベルの2値信号としてのLDQi_0信号を出力する。図5は、第1可変遅延回路126の回路図である。なお、第2可変遅延回路128も第1可変遅延回路126と同一構成である。第1可変遅延回路126は、デジタル処理されたデジタル信号T[0]、T[1]により遅延量が制御される。デジタル信号T[0]、T[1]のそれぞれ電圧は2値であり、第1可変遅延回路126を構成するインバータの高電圧側及び低電圧側の電圧VDD、VSSに対応する。ストローブ信号DQSの伝送経路には、12個のキャパシタC01~C16が接続される。2ビットの温度信号Tのうち、T[0]により4個のキャパシタC01、C04、C11、C14が制御され、T[1]により残り8個のキャパシタが制御される。すなわち、温度信号Tが00、01、10、11とカウントアップするにしたがって、段階的に第1可変遅延回路126の遅延量が低下する。デジタル信号T[0]、T[1]は、温度変化によるストローブ信号DQSを伝送線の時定数の変化第1遅延時間の変化のみでなく、温度変化によるレシーバ回路120の応答速度及び駆動能力の変化第2遅延時間の変化をあわせて総遅延時間の変化に対応した信号である。よって、デジタル信号T[0]、T[1]は、第1可変遅延回路126の温度上昇に対する遅延時間の増大をキャンセルするようにするだけでなく、レシーバ回路120の遅延時間の増大をもキャンセルするように、予め設定される。尚、デジタル信号T[0]、T[1]をアナログ処理されたアナログ信号即ち、温度の値に対応するVDD~VSS間の任意の電圧に置換すれば、第1可変遅延回路126が出力する信号OUTは、温度に対応してアナログ制御された遅延量を有することとなる。図6は、ストローブ信号DQSの伝送時間と温度の関係を示すグラフである。横軸は温度、縦軸は伝送時間を示す。温度非調整特性148は可変遅延回路122による調整をしないときの特性を示し、温度調整特性150は調整するときの特性を示す。温度非調整特性148においては、温度上昇と共に伝送時間も増加している。図6の場合、-10~110°Cの範囲で伝送時間は約63psec変化している。温度が上昇すると、ストローブ信号DQSのライズエッジがデータDQに対して遅れるため、頻繁なトレーニングが必要となる。温度調整特性150においては、温度上昇と共に温度信号Tは00、01、10、11のようにカウントアップする。40°Cを超えると、温度信号Tは00から01に変化し、可変遅延回路122の遅延量が小さくなる。更に温度が上昇すると伝送時間も長くなるが、80°Cを超えると温度信号Tは01から10に変化するため、可変遅延回路122の遅延量は更に小さくなる。この結果、-10~110°Cの範囲における伝送時間の変動範囲は26psecに抑制される。尚、分解能を上げれば温度信号Tのビット数を増加すれば温度変化に対応する可変遅延回路122の遅延量の変化は、一定フラットとすることができる。DRAMの多くは、温度検知回路124を備えるため、タイミング制御回路116は既存の温度検知回路124の温度信号Tをそのまま利用すればよい。温度変化にその都度対応してトレーニングのようにストローブ信号DQSを動かしながら適正タイミング範囲を探るのではなく、温度信号Tにしたがって可変遅延回路122内のキャパシタを制御するだけであるため、トレーニングに比べると調整時間が格段に小さいというメリットがある。半導体装置104の起動時に1回だけトレーニングを実行してストローブ信号DQSのタイミングを初期設定しておけば、以後はトレーニングを不要化することができる。少なくとも、トレーニング回数を大きく抑制できる。尚、温度変化に対応してデータDQそのものを遅延させるのではなく、高速伝送されるべきデータDQに対してストローブ信号DQSのタイミングを適切に設定することが本発明の重要な目的であるこの意味では、特許文献1とは発明の目的が異なる。従来、トレーニングという方法によりこの目的を達成してきたが、頻繁なトレーニングはいっそうの高速化にとって障害となる可能性がある。これに対して、本発明では可変遅延回路122をストローブ信号DQS、DQSBの伝送経路に設置し、その遅延量を調整する方式であるため、格段に高速化に対応しやすくなる。本発明のメモリセルアレイ114は、揮発性であるか不揮発性であるか、あるいはそれらの混合であるかを問わない。本発明の技術思想は、信号伝送回路を有するさまざまな半導体装置に適用できる。更に、各機能ブロックの回路形式は、図面で開示した形式に限定されないことは当業者には理解されるところである。本発明の技術思想は、メモリセルが記憶するデータビットに関して限定されるものでなく、例えばメモリセルを指定するアドレスビットの入力にも適用可能である。更に、データビット及びアドレスビットは、メモリセル即ち、半導体記憶装置に限定されるものでなく、半導体装置A及び半導体装置Bの間でデータ情報やアドレス情報を伝送するシステム及びそれを構成するロジック系の半導体装置やデータ処理系の半導体装置にも適用可能である。本発明における半導体装置104の技術思想は、たとえば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuit、メモリMemory等の半導体製品全般に適用できる。本発明を適用可能な半導体装置の製品形態としては、たとえば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージ等が挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置の一部としてバイポーラ型トランジスタを備えてもよい。PMOSトランジスタは、第2導電型のトランジスタ、Nチャンネル型のトランジスタまたはNMOSトランジスタは、第1導電型のトランジスタの代表例である。本発明の請求の範囲の枠内においてさまざまな開示要素の多様な組み合わせや選択が可能である。すなわち、本発明は、請求の範囲を含む開示、技術思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。以下、本発明のその他の諸態様を付記としてまとめて記載する。付記11外部から供給される複数のデータをラッチする複数のラッチ回路と、外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。付記12前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、前記タイミング制御回路は、コントローラが前記結果を基にタイミングエッジを調整した前記ストローブ信号のタイミングを維持する様に、温度変化に対応する前記内部ストローブ信号の出力タイミングの時間変動を抑制する、ことを特徴とする付記11に記載の半導体装置。付記13前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、付記11または12に記載の半導体装置。付記14前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第1および第2のストローブ信号を出力し、前記複数のラッチ回路は、それぞれ対応する前記第1および第2のストローブ信号に従ってそれぞれ対応するデータをラッチする第1および第2のラッチ回路を含む、ことを特徴とする付記11または12に記載の半導体装置。付記15前記第1および第2のラッチ回路は、外部から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする付記14に記載の半導体装置。付記16前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記11から15のいずれか一項に記載の半導体装置。付記17前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記11乃至16のいずれか一項に記載の半導体装置。付記18データのラッチタイミングにマッチングする様にキャリブレーションされたストローブ信号が供給され、前記ストローブ信号に対応した内部ストローブ信号を生成するタイミング制御回路と、前記内部ストローブ信号にしたがって、複数のデータをそれぞれラッチする複数のラッチ回路と、を備え、前記タイミング制御回路は、温度変化に対応して前記マッチングを維持するように前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。付記19前記タイミング制御回路は、温度検知回路を含み、前記温度検知回路から出力される温度信号に従って、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記18に記載の半導体装置。付記20前記タイミング制御回路は、半導体装置の温度変化に対応して前記内部ストローブ信号を伝送する内部ストローブ信号線の伝送時間が変化する温度依存特性に対して、前記伝送時間の変化をキャンセルするように前記内部ストローブ信号の出力タイミングを調整する、ことを特徴とする付記18または19に記載の半導体装置。付記21前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、前記ストローブ信号は、コントローラが前記結果を基に、そのタイミングエッジを調整した信号である、ことを特徴とする付記18乃至20のいずれか一項に記載の半導体装置。付記22前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記18乃至21のいずれか一項に記載の半導体装置。