第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置。請求項1に記載の半導体装置において、前記第2MOSトランジスタのゲート電極は、浮遊電位である半導体装置。請求項1に記載の半導体装置において、前記第2MOSトランジスタのゲート電極は、接地している半導体装置。請求項1ないし3いずれか1項に記載の半導体装置において、前記第1導電型はN型であり、前記第2導電型はP型である半導体装置。請求項1ないし4いずれか1項に記載の半導体装置において、前記第1ソースドレイン領域のうち一方は、前記第1高濃度不純物領域と電気的に接続している半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記第2MOSトランジスタは、前記ウェルに設けられており、前記第1ソースドレイン領域の一方は、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方と一体であり、前記第2ソースドレイン領域は、前記第1導電型を有する半導体装置。請求項6に記載の半導体装置において、前記基板のうち前記ウェルの外側に設けられた、前記第2導電型の第2高濃度不純物領域を備え、前記第2MOSトランジスタのゲート電極は、前記第2高濃度不純物領域に接続している半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記第2MOSトランジスタは、前記基板のうち前記ウェルの外側に設けられており、前記第2ソースドレイン領域は、前記第2導電型を有する半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方は、前記基板上に設けられた配線を介して前記第1高濃度不純物領域と接続している半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方は、前記第1高濃度不純物領域と接している半導体装置。請求項1ないし10いずれか1項に記載の半導体装置において、前記基板に設けられた縦型トランジスタを備える半導体装置。請求項1ないし11いずれか1項に記載の半導体装置において、前記半導体装置は、自動車、自動二輪車または遊技機に搭載される半導体装置。リードフレームまたは配線基板と、前記リードフレーム上または前記配線基板上に搭載される第1半導体装置と、前記第1半導体装置と前記リードフレームまたは前記配線基板とを接続する接続部材と、前記接続部材を埋め込む樹脂部材と、を備え、前記第1半導体装置は、第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置パッケージ。請求項13に記載の半導体パッケージにおいて、前記基板に設けられた縦型トランジスタを備える半導体パッケージ。請求項13に記載の半導体パッケージにおいて、前記リードフレームまたはは前記配線基板上に搭載される第2半導体装置を備え、前記第2半導体装置は、縦型トランジスタを有する半導体パッケージ。請求項13ないし15いずれか1項に記載の半導体パッケージにおいて、前記第2MOSトランジスタのゲート電極は、浮遊電位である半導体パッケージ。請求項13ないし15いずれか1項に記載の半導体パッケージにおいて、前記第2MOSトランジスタのゲート電極は、接地している半導体パッケージ。請求項13ないし17いずれか1項に記載の半導体パッケージにおいて、前記第1導電型はN型であり、前記第2導電型はP型である半導体パッケージ。請求項13ないし18いずれか1項に記載の半導体パッケージにおいて、前記第1ソースドレイン領域のうち一方は、前記第1高濃度不純物領域と電気的に接続している半導体パッケージ。請求項13ないし19いずれか1項に記載の半導体パッケージにおいて、前記第2MOSトランジスタは、前記ウェルに設けられており、前記第1ソースドレイン領域の一方は、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方と一体であり、前記第2ソースドレイン領域は、前記第1導電型を有する半導体パッケージ。請求項20に記載の半導体パッケージにおいて、前記基板のうち前記ウェルの外側に設けられた前記第2導電型の第2高濃度不純物領域を備え、前記第2MOSトランジスタのゲート電極は、前記第2高濃度不純物領域に接続している半導体パッケージ。請求項13ないし19いずれか1項に記載の半導体パッケージにおいて、前記第2MOSトランジスタは、前記基板のうち前記ウェルの外側に設けられており、前記第2ソースドレイン領域は、前記第2導電型を有する半導体パッケージ。請求項13ないし22いずれか1項に記載の半導体パッケージにおいて、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方は、前記基板上に設けられた配線を介して前記第1高濃度不純物領域と接続している半導体パッケージ。請求項13ないし22いずれか1項に記載の半導体パッケージにおいて、前記第2ソースドレイン領域のうち前記第1高濃度不純物領域と接続している一方は、前記第1高濃度不純物領域と接している半導体パッケージ。第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置の製造方法であって、前記基板に不純物を注入して前記ウェルを形成する工程と、前記第1MOSトランジスタのゲート電極および前記第2MOSトランジスタのゲート電極を形成する工程と、前記基板に不純物を注入することにより、前記第1ソースドレイン領域、前記第2ソースドレイン領域、および前記第1高濃度不純物領域を形成する工程と、を備える半導体装置の製造方法。請求項25に記載の半導体装置の製造方法において、前記第1ソースドレイン領域、前記第2ソースドレイン領域、および前記第1高濃度不純物領域を形成する工程の後において、前記基板上に、前記第2ソースドレイン領域のうちの一方と前記第1高濃度不純物領域とを接続する配線を形成する工程を備える半導体装置の製造方法。請求項25に記載の半導体装置の製造方法において、前記第1ソースドレイン領域、前記第2ソースドレイン領域、および前記第1高濃度不純物領域を形成する工程は、前記第2ソースドレイン領域のうちの一方が前記第1高濃度不純物領域と接するように行われる半導体装置の製造方法。回路内の半導体素子は、半導体装置にかかる大きなサージ電圧により破壊されてしまうことがある。例えば、縦型トランジスタを有する半導体装置においては、半導体装置の裏面電極に大きなサージ電圧が印加される場合がある。縦型トランジスタを有する半導体装置においては、半導体基板と半導体素子間に寄生バイポーラトランジスタが存在する。この寄生バイポーラトランジスタのコレクタとエミッタ間の耐圧以下BVCEOが半導体装置の裏面電極へ印加されたサージ電圧よりも低い場合、サージ電圧が印加されることより寄生バイポーラトランジスタが動作してしまうことがある。寄生バイポーラトランジスタが動作した場合、半導体素子に異常電圧が印加され、半導体素子が破壊されてしまうおそれがある。これを防止するため、半導体装置には、一定以上のサージ対量を満たすことが求められる。本発明によれば、第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置が提供される。本発明によれば、基板の一面側に設けられた第2MOSトランジスタが有する第2ソースドレイン領域のうち、一方がウェル内に設けられた第2導電型の第1高濃度不純物領域と電気的に接続し、他方が接地されている。基板の一面とは反対の他面側から大きなサージ電圧が印加された場合、第2MOSトランジスタのチャネルは反転する。このため、ウェルは、第1高濃度不純物領域および第2MOSトランジスタを介して接地されることとなる。これにより、基板と第1MOSトランジスタとの間で寄生バイポーラトランジスタが動作することが抑制される。従って、半導体装置のサージ対量を向上することができ、信頼性の高い半導体装置を提供することが可能となる。本発明によれば、リードフレームまたは配線基板と、前記リードフレームまたは前記配線基板上に搭載される第1半導体装置と、前記第1半導体装置と前記リードフレームまたは前記配線基板とを接続する接続部材と、前記接続部材を埋め込む樹脂部材と、を備え、前記第1半導体装置は、第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置パッケージが提供される。本発明によれば、第1導電型の基板と、前記基板の一面側に設けられた前記第1導電型とは異なる第2導電型のウェルと、前記ウェルに設けられた前記第2導電型の第1高濃度不純物領域と、前記ウェルに設けられた前記第1導電型の第1ソースドレイン領域を有する第1MOSトランジスタと、前記基板の前記一面側に設けられ、かつ一方が前記第1高濃度不純物領域と電気的に接続し、他方が接地されている第2ソースドレイン領域を有する第2MOSトランジスタと、を備える半導体装置の製造方法であって、前記基板に不純物を注入して前記ウェルを形成する工程と、前記第1MOSトランジスタのゲート電極および前記第2MOSトランジスタのゲート電極を形成する工程と、前記基板に不純物を注入することにより、前記第1ソースドレイン領域、前記第2ソースドレイン領域、および前記第1高濃度不純物領域を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、信頼性の高い半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る半導体装置100を示す断面図である。本実施形態に係る半導体装置100は、N型基板10と、P型ウェル40と、P型高濃度不純物領域42と、MOSトランジスタ20と、MOSトランジスタ30と、を備えている。半導体装置100は、例えば自動車に搭載され、自動車電装用IPDとして使用される。また、半導体装置100は、自動二輪車や遊技機に搭載されていてもよい。P型ウェル40は、N型基板10の一面側に設けられている。P型高濃度不純物領域42は、P型ウェル40に設けられている。MOSトランジスタ20は、P型ウェル40に設けられている。また、MOSトランジスタ20は、N型のソースドレイン領域を有するN型MOSトランジスタである。MOSトランジスタ30は、N型基板10の一面側に設けられている。また、MOSトランジスタ30は、一方がP型高濃度不純物領域42と電気的に接続し、他方が接地されているソースドレイン領域を有する。以下、半導体装置100の構成について詳細に説明する。図1に示すように、半導体装置100におけるN型基板10は、N型半導体基板52およびN型エピタキシャル層50からなる。N型エピタキシャル層50は、N型半導体基板52上に形成される。P型ウェル40は、N型エピタキシャル層50に設けられており、N型基板10の一面側において外部に露出している。N型半導体基板52およびN型エピタキシャル層50は、例えばSiにより構成される。N型エピタキシャル層50は、N型半導体基板52に対し、低濃度の不純物濃度を有する。半導体装置100は、縦型トランジスタ60を備えている。縦型トランジスタ60は、半導体装置100において、例えば電力の出力を制御するパワーMOSトランジスタである。図1に示すように、縦型トランジスタ60は、例えばN型基板10に設けられる。縦型トランジスタ60は、ゲート電極62、ゲート絶縁膜68、N型高濃度不純物領域64およびP型高濃度不純物領域66を有する。ゲート電極62は、例えばポリシリコンにより構成される。また、ゲート絶縁膜68は、例えばSiO2により構成される。N型エピタキシャル層50には、P型ベース領域48が設けられている。P型ベース領域48の不純物濃度は、例えばP型ウェル40の不純物濃度よりも高く設計される。N型エピタキシャル層50には、P型ベース領域48を貫通するように溝が設けられる。ゲート絶縁膜68は、当該溝の内面上に設けられている。また、ゲート電極62は、当該溝を埋め込むように、ゲート絶縁膜68上に設けられる。N型高濃度不純物領域64およびP型高濃度不純物領域66は、N型エピタキシャル層50に設けられたPベース領域48内に設けられている。また、N型高濃度不純物領域64およびP型高濃度不純物領域66は、ゲート絶縁膜68と接するように配置される。縦型トランジスタ60は、N型高濃度不純物領域64をソース領域、N型エピタキシャル層50およびN型半導体基板52をドレイン領域としたMOSトランジスタを構成する。このとき、半導体装置100の裏面側、すなわちN型半導体基板52は、N型基板10の裏面に設けられた裏面電極図示せずを介して例えばVbbと接続する。MOSトランジスタ20は、半導体装置100において、例えば制御回路を構成している。また、MOSトランジスタ20は、ゲート電極22、ゲート絶縁膜28、N型のソース領域24およびN型のドレイン領域26からなる。ソース領域24およびドレイン領域26は、P型ウェル40に設けられている。また、ドレイン領域26は、P型高濃度不純物領域42と電気的に接続している。ゲート絶縁膜28は、P型ウェル40上に設けられており、平面視でソース領域24とドレイン領域26との間に位置する。ゲート電極22は、ゲート絶縁膜28上に設けられている。ゲート絶縁膜28は、例えばSiO2により構成される。また、ゲート電極22は、例えばポリシリコンにより構成される。上述したように、N型半導体基板52は、N型基板10の裏面に設けられた裏面電極図示せずを介してVbbに接続されている。このため、MOSトランジスタ20において、ソース領域24またはドレイン領域26と、P型ウェル40と、N型エピタキシャル層50およびN型半導体基板52と、からなるNPN型の寄生バイポーラトランジスタが発生することとなる。この場合、ソース領域24またはドレイン領域26がエミッタを、P型ウェル40がベースを、N型エピタキシャル層50およびN型基板52がコレクタを構成することとなる。図2および図3は、制御トランジスタおよび出力トランジスタからなる回路パターンの一例を示す回路図であり、それぞれMOSトランジスタ20および縦型トランジスタ60からなる回路パターンの一例を示している。なお、図2および図3は、MOSトランジスタ20および縦型トランジスタ60の機能を説明するための図である。このため、図2および図3に示す回路パターンにおいて、本実施形態におけるMOSトランジスタ30を示していない。図2に示す回路は、縦型トランジスタ60をオフするための回路である。図2に示すように、MOSトランジスタ20のドレインは、縦型トランジスタ60のゲート電極と接続している。図2中のMOSトランジスタ90は、Pchトランジスタである。このため、MOSトランジスタ90のゲートにLロウレベルの電位が与えられることにより、MOSトランジスタ90はオンする。これにより、MOSトランジスタ20のゲートにはVbb電位が与えられ、NchであるMOSトランジスタ20はオンする。その結果、電流Iが流れ、PREGATEの電位が下がり、縦型トランジスタ60がオフされることとなる。図2に示す回路においては、例えばMOSトランジスタ20のドレインに接続した寄生バイポーラトランジスタが発生する。寄生バイポーラトランジスタのコレクタは、Vbbと接続している。このため、サージ電圧の印加により寄生バイポーラトランジスタが動作した場合、図2中におけるPREGATEの電位がVbb電位につり上がる。その結果、縦型トランジスタ60のゲートおよびドレインに異常電圧が印加されてしまう。縦型トランジスタ60に印加される異常電圧は、縦型トランジスタ60の破壊を引き起こすおそれがある。図3に示す回路パターンでは、縦型トランジスタ60からなる出力MOSトランジスタのOUTに、MOSトランジスタ20のドレインが接続している。また、縦型トランジスタ60のゲート電極に回路が繋がっている。図3に示す回路においても、例えばMOSトランジスタ20のドレインに接続した寄生バイポーラトランジスタが発生する。サージ電圧の印加により寄生バイポーラトランジスタが動作した場合には、図3中における負荷に大電流が流れてしまう。この大電流により、MOSトランジスタ20の破壊が引き起こされるおそれがある。図1に示すように、MOSトランジスタ30は、ゲート電極32、ゲート絶縁膜38、ソース領域34およびドレイン領域36からなる。ソース領域34は接地している。ドレイン領域36は、P型高濃度不純物領域42と電気的に接続している。MOSトランジスタ30は、P型ウェル40に設けられている。また、MOSトランジスタ30が有するドレイン領域36は、MOSトランジスタ20が有するソース領域24と一体として設けられる。すなわち、ドレイン領域36は、ソース領域24と同様のN型を有することとなる。このように、本実施形態におけるMOSトランジスタ30は、N型のソース領域34およびN型のドレイン領域36を有するN型MOSトランジスタである。ソース領域34およびドレイン領域36は、P型ウェル40に設けられている。ゲート絶縁膜38は、P型ウェル40上に設けられており、平面視でソース領域34とドレイン領域36との間に位置する。ゲート電極32は、ゲート絶縁膜38上に設けられている。ゲート絶縁膜38は、例えばSiO2により構成される。また、ゲート電極32は、例えばポリシリコンにより構成される。本実施形態において、ゲート電極32は、接地している。これにより、後述するように、Vbbにサージ電圧が印加された場合に、MOSトランジスタ30のチャネルが反転することとなる。また、ゲート電極32は、例えば浮遊電位であってもよい。図4および図5は、図1に示す半導体装置100の一部を示す平面図である。図4および図5では、MOSトランジスタ20およびMOSトランジスタ30の平面構造を示している。本実施形態に係る半導体装置100では、図4に示すように、P型高濃度不純物領域42とドレイン領域36は互いに離間している。この場合、ドレイン領域36は、後述するように、N型エピタキシャル層50上に設けられた配線を介して、P型高濃度不純物領域42と接続することとなる。また、半導体装置100は、図5に示す構造を有していてもよい。図5に示す構造では、P型ウェル40に設けられたP型高濃度不純物領域44を有している。P型高濃度不純物領域44は、P型高濃度不純物領域42に接するように、かつドレイン領域36に接するように設けられている。図5に示すように、高濃度の拡散層同士を直接接合させた場合、P型高濃度不純物領域とN型高濃度不純物領域との間において接合リーク電流が発生する。従って、図5に示す構造によれば、P型高濃度不純物領域42とドレイン領域36は、電気的に接続することとなる。図6は、図1に示す半導体装置100を搭載した半導体パッケージ200を示す断面図である。半導体パッケージ200は、リードフレーム96と、半導体装置100と、接続部材92と、樹脂部材94と、を備えている。半導体装置100は、はんだ98を介してリードフレーム96上に搭載される。なお、半導体装置100は、例えばインタポーザ等の配線基板上に搭載されていてもよい。また、接続部材92は、例えばボンディングワイヤであり、半導体装置100とリードフレーム96とを接続する。樹脂部材94はモールド樹脂であり、半導体装置100および接続部材92を埋め込む。図7は、図1に示す半導体装置100の変形例を示す断面図である。図7に示す半導体装置100の変形例において、半導体装置100は、MOSトランジスタ20およびMOSトランジスタ30を有する半導体装置111と、縦型トランジスタ60を有する半導体装置112からなる。このとき、半導体装置111は、N型半導体基板52およびN型エピタキシャル層50からなるN型基板10を有する。また、半導体装置112は、N型半導体基板52およびN型エピタキシャル層50とは別個に設けられた、N型半導体基板56およびN型半導体基板56上に設けられたN型エピタキシャル層56からなるN型基板12を有する。N型エピタキシャル層54は、N型半導体基板56に対し、低濃度の不純物濃度を有する。本変形例において、MOSトランジスタ20およびMOSトランジスタ30は、N型半導体基板52上に形成されたN型エピタキシャル層50に設けられる。また、縦型トランジスタ60は、N型基板12に設けられる。本変形例によれば、N型エピタキシャル層54はN型エピタキシャル層50と別個に設けられるため、N型エピタキシャル層54の膜厚を、N型エピタキシャル層50よりも薄く形成することができる。これにより、不純物濃度が低いN型エピタキシャル層54による抵抗を低減し、縦型トランジスタ60のオン抵抗の低減を図ることができる。図8は、図7に示す半導体装置100を搭載した半導体パッケージ200を示す断面図である。図8に示すように、半導体装置100を構成する半導体装置111と半導体装置112は、例えば互いに離間してリードフレーム96上に搭載される。また、半導体装置111と半導体装置112は、いずれもはんだ98を介してリードフレーム96上に搭載される。なお、半導体装置111および半導体装置112は、インタポーザ等の配線基板上に搭載されていてもよい。半導体装置112は縦型トランジスタ60を有するため、N型半導体基板56は裏面電極図示せずを介してVbbと接続する。また、図8に示すように、半導体装置111と半導体装置112は、同一のリードフレーム96上に搭載され、いずれも裏面電極図示せずを介してリードフレーム96と接続する。従って、N型半導体基板52についても、裏面電極図示せずを介してVbbと接続されることとなる。このため、本変形例においても、ソース領域24またはドレイン領域26と、P型ウェル40と、N型エピタキシャル層50およびN型半導体基板52と、からなるNPN型の寄生バイポーラトランジスタが発生することとなる。このとき、半導体装置112の裏面と半導体装置111の裏面は、例えば同電位となる。次に、本実施形態に係る半導体装置100の製造方法を説明する。図9~図11は、図1に示す半導体装置100の製造方法を示す断面図である。まず、図9aに示すように、N型半導体基板52上に設けられたN型エピタキシャル層50に、素子分離膜70を形成する。素子分離膜70は、例えばLOCOS法によって形成される。次いで、図9bに示すように、N型エピタキシャル層50にP型ウェル40を形成する。P型ウェル40は、N型エピタキシャル層50のうちMOSトランジスタ20およびMOSトランジスタ30を形成する部分へ選択的に不純物を注入することにより形成される。次いで、N型エピタキシャル層50のうち、縦型トランジスタ60を形成する部分の一部に溝を形成する。次いで、N型エピタキシャル層50を熱酸化することにより、N型エピタキシャル層50上および溝の内面上に酸化膜74を形成する。次いで、CVD法等を用いて、酸化膜74上に導電膜72を堆積することにより、図9cに示す構造が得られる。次いで、フォトリソグラフィ法を用いて、導電膜72上にエッチングマスクを形成する。次いで、当該エッチングマスクを用いたエッチングにより、酸化膜74および導電膜72を選択的に除去する。これにより、P型ウェル40上に、MOSトランジスタ20を構成するゲート電極22およびゲート絶縁膜28、MOSトランジスタ30を構成するゲート電極32およびゲート絶縁膜38が形成される。また、P型ウェル40とは素子分離膜70によって分離された領域上に、縦型トランジスタ60を構成するゲート電極62およびゲート絶縁膜68が形成される。これにより、図10aに示す構造が得られる。次いで、図10bに示すように、N型エピタキシャル層50に、P型ベース領域48を形成する。P型ベース領域48は、N型エピタキシャル層50のうち縦型トランジスタ60を形成する部分へ選択的に不純物を注入することにより形成される。次いで、フォトリソグラフィ法を用いて、N型エピタキシャル層50上に、マスクを形成する。そして、このマスクを用いて不純物注入することにより、ソース領域24ドレイン領域36、ドレイン領域26、ソース領域34、P型高濃度不純物領域42、N型高濃度不純物領域64およびP型高濃度不純物領域66を形成する。これにより、図10cに示す構造が得られる。次いで、N型エピタキシャル層50上および素子分離膜70上に、層間絶縁膜87を堆積する。次いで、エッチング等により、層間絶縁膜87にスルーホール82を形成する。そして、スルーホール82内に金属材料を埋め込む。次いで、層間絶縁膜87上およびスルーホール82上に、配線80を形成する。配線80は、例えばめっき法を用いて堆積されたAl膜をエッチングして形成される。これにより、図11aに示す構造が得られる。これらの、スルーホールおよび配線を形成する工程を繰り返すことにより、N型基板10上に多層配線層を形成する。これにより、半導体装置100が形成されることとなる。なお、ドレイン領域36とP型高濃度不純物領域42は、図11bに示すように、例えば配線80より上層に形成される配線84を介して互いに接続される。また、スルーホール82および配線80のみを介して互いに接続されるよう、配線80を設計してもよい図示せず。また、ドレイン領域36とP型高濃度不純物領域42は、例えば図10cに示されるソース領域24ドレイン領域36、ドレイン領域26、ソース領域34、P型高濃度不純物領域42を形成する工程において、ドレイン領域36がP型高濃度不純物領域42と接するように形成されることで、互いに接続されてもよい。次に、本実施形態の作用および効果を説明する。図12は、比較例に係る半導体装置106を示す断面図である。比較例に係る半導体装置106は、MOSトランジスタ30を設けていない点を除いて、本実施形態に係る半導体装置100と同様の構成を有する。縦型トランジスタを有する半導体装置においては、半導体装置の裏面電極へ大きなサージ電圧が印加される場合がある。例えば自動車電装用IPDにおいては、バッテリーがはずれたとき等に、半導体装置の裏面電極にサージ電圧が発生することがある。縦型トランジスタを有する半導体装置においては、基板と半導体素子との間に寄生バイポーラトランジスタが存在する。この寄生バイポーラトランジスタのBVCEOが、半導体装置の裏面電極へ印加されたサージ電圧よりも低い場合、サージ電圧が印加されることにより寄生バイポーラトランジスタが動作してしまうことがある。寄生バイポーラトランジスタが動作した場合、半導体素子に異常電圧が印加され、半導体素子が破壊されてしまうおそれがあった。比較例においては、ソース領域24またはドレイン領域26と、P型ウェル40と、N型エピタキシャル層50およびN型半導体基板52と、からなるNPN型の寄生バイポーラトランジスタが存在する。P型ウェル40がOPENである場合に、半導体装置の裏面電極へサージ電圧が印加されると、当該寄生バイポーラトランジスタが動作してしまう。図16は、MOSトランジスタ20が高圧素子である場合を示す断面図である。MOSトランジスタ20が高圧素子である場合、図16に示すように、ドレイン領域26は、N型高濃度不純物領域NをN型低濃度不純物領域N-で覆うことにより構成される。この場合、ドレイン領域26とN型半導体基板52との距離は短くなる。このため、サージ電圧が印加された場合において、ドレイン領域26等からなる寄生バイポーラはさらに動作しやすくなる。このため、サージ電圧による半導体素子の破壊を抑制するためには、寄生バイポーラトランジスタのベースをOPENにしたときのBVCEOが一定以上であることが求められる。自動車IPDに用いられる場合には、例えば半導体装置の裏面電極が接続するVbbにdV/dt=22V/μsのサージが入る事を想定して、40V以上のサージ対量を満たすことが好ましい。例えば特許文献3記載の下記式によれば、BVCEOを向上させるためには、寄生バイポーラトランジスタの電流増幅率βを低くする、若しくは寄生バイポーラトランジスタのコレクタとベース間の耐圧以下BVCBOを向上することが挙げられる。n=4、βは寄生バイポーラトランジスタの電流増幅率寄生バイポーラトランジスタの電流増幅率βを低減するためにP型ウェル40の不純物濃度を上昇させた場合、MOSトランジスタ20のドレインオフセットによる電界緩和が不十分となり、MOSトランジスタ20におけるドレインとソース間の耐圧BVDSが確保できない。一方で、BVCBOの向上を図るには、P型ウェル40を深く形成することや、N型エピタキシャル層50の濃度を低減させること、図12におけるP型ウェル40とN型半導体基板52との間隔aを大きくすることが考えられる。しかし、いずれによっても、同一基板上に設けられた縦型トランジスタ60のオン抵抗の増大を招くこととなる。例えば、図12における間隔aを大きくした場合には、縦型トランジスタ60におけるゲート電極62とN型半導体基板52との距離bも増大してしまい、縦型トランジスタ60のオン抵抗は増大する。これに対し、本実施形態に係る半導体装置100によれば、N型半導体基板52上に形成されたN型エピタキシャル層50に設けられたMOSトランジスタ30が有するソースドレイン領域のうち、一方がP型ウェル40に設けられたP型高濃度不純物領域42と電気的に接続し、他方が接地されている。N型半導体基板52に大きなサージ電圧が印加された場合、MOSトランジスタ30のチャネルは反転する。これは、サージ電圧の印加により、P型ウェル40がマイナス電位となることに起因していると推測される。P型ウェル40は、ドレイン領域36と電気的に接続している。このため、OPEN状態にあるP型ウェル40の電位は、半導体装置にサージ電位が印加された場合にのみ、ドレイン領域36およびソース領域34を介して接地電位となる。すなわち、寄生バイポーラトランジスタのコレクタとエミッタ間の耐圧BVCEOは向上されることとなる。これにより、N型基板10と、MOSトランジスタ20との間で寄生バイポーラトランジスタが動作することが抑制される。従って、半導体装置のサージ対量を向上することができ、信頼性の高い半導体装置を提供することができる。また、本実施形態に係る半導体装置100によれば、サージ対量を向上するために、P型ウェル40とN型半導体基板52との間隔aを大きくする必要がない。このため、ゲート電極62とN型半導体基板52との間隔bが大きくなることを抑制することができる。また、N型エピタキシャル層50の不純物濃度を低減する必要がない。従って、縦型トランジスタ60のオン抵抗の増大を抑制することができる。図13は、第2の実施形態に係る半導体装置102を示す断面図であり、第1の実施形態に係る図1に対応している。また、図14は、図13に示す半導体装置102の一部を示す回路図である。本実施形態に係る半導体装置102は、クランプダイオードを設けている点を除いて、第1の実施形態に係る半導体装置100と同様の構成を有する。図13に示すように、半導体装置102は、P型高濃度不純物領域46を有している。P型高濃度不純物領域46は、N型エピタキシャル層50のうちP型ウェル40の外側に設けられている。P型高濃度不純物領域46は、N型エピタキシャル層50との間においてクランプダイオードを構成する。クランプダイオードの耐圧は、例えばドレイン領域26またはソース領域24と、P型ウェル40と、N型エピタキシャル層50およびN型基板52と、からなる寄生バイポーラトランジスタのBVCEOよりも小さい値とすることができる。これにより、後述するように、サージ電圧が印加された場合に、寄生バイポーラトランジスタよりも先にクランプダイオードが動作することとなる。クランプダイオードの耐圧は、例えば30V以下とすることができる。なお、クランプダイオードの耐圧は、P型高濃度不純物領域46やN型エピタキシャル層50の不純物濃度を変更することにより、適宜変更が可能である。MOSトランジスタ30のゲート電極32は、P型高濃度不純物領域46と電気的に接続している。ゲート電極32とP型高濃度不純物領域46は、例えばN型エピタキシャル層50上に設けられた配線を介して互いに接続される。これにより、図14に示すように、MOSトランジスタ30のゲート電極32が、クランプダイオードと接続することとなる。MOSトランジスタ30のゲート電極32は、接地していることが好ましい。本実施形態では、図13および図14に示すように、ゲート電極32は、一定の負荷を介して接地している。本実施形態に係る半導体装置102によれば、N型半導体基板52にサージ電圧が印加された場合に、P型高濃度不純物領域46とN型エピタキシャル層50との間に形成されたクランプダイオードが動作する。これにより、P型高濃度不純物領域42と接続するゲート電極32には、クランプダイオードを介して正電圧が印加される。これにより、MOSトランジスタ30のチャネルを確実に反転させることができる。従って、信頼性の高い半導体装置を実現することができる。また、本実施形態においても、第1の実施形態と同様の効果を得ることができる。図15は、第3の実施形態に係る半導体装置104を示す断面図であり、第1の実施形態に係る図1に対応している。本実施形態に係る半導体装置104において、MOSトランジスタ30は、P型ウェル40の外側に設けられている。また、MOSトランジスタ30は、P型のソースドレイン領域を有する。これらの点を除いて、本実施形態に係る半導体装置104は、第1の実施形態に係る半導体装置100と同様の構成を有する。MOSトランジスタ30は、P型のソースドレイン領域を有するP型MOSトランジスタである。図15に示すように、本実施形態におけるMOSトランジスタ30のドレイン領域36は、ソース領域24と一体として設けられておらず、互いに離間している。MOSトランジスタ30のゲート電極32は、例えば接地していることが好ましい。本実施形態に係る半導体装置104によれば、N型半導体基板52にサージ電圧が印加された場合に、MOSトランジスタ30のバックゲートに正電圧が印加される。このため、MOSトランジスタ30のチャネルが反転することとなる。これにより、P型高濃度不純物領域42は、MOSトランジスタ30を介して接地される。従って、本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、MOSトランジスタ20のP型高濃度不純物領域42およびソース領域24には、一定のVSBG電位が印加される場合がある。実施形態1においては、MOSトランジスタ30はN型のソースドレイン領域を有する。また、MOSトランジスタ30は、P型ウェル40に設けられている。このため、例えば0.7V以上のVSBG電位が印加された場合、ソース領域34とP型ウェル40からなるPNダイオードの順バイアスとなり、MOSトランジスタ30のソース領域34に電流が流れ込んでしまう。すなわち、VSBG電位が一定以下に限られてしまうこととなる。本実施形態によれば、MOSトランジスタ30は、P型ウェル40の外側に形成されている。このため、VSBG電位の印加に起因してMOSトランジスタ30のソース領域34に電流が流れ込むことが抑制される。従って、VSBG電位が一定以下に限られてしまうことを抑制しつつ、信頼性の高い半導体装置を提供することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。