基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成し、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第1及び第2の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第1及び第2の絶縁膜を順に形成し、前記選択トランジスタ間に、前記第1及び第2の絶縁膜を介して、第3から第5の絶縁膜を順に埋め込み、前記選択トランジスタ間の前記第2及び第4の絶縁膜が一部残存するように、第1のエッチング処理により、前記第2及び第4の絶縁膜を除去し、前記選択トランジスタ間に残存した前記第2及び第4の絶縁膜を、前記第1のエッチング処理後に行う第2のエッチング処理により除去する、不揮発性半導体記憶装置の製造方法。前記基板上に、前記メモリセルトランジスタ及び前記選択トランジスタと共に、複数の周辺トランジスタを形成し、前記周辺トランジスタ間の空間に面する前記周辺トランジスタの側面に、前記第1及び第2の絶縁膜を順に形成し、前記周辺トランジスタ間に、前記第1及び第2の絶縁膜を介して、前記第3から第5の絶縁膜を順に埋め込み、前記周辺トランジスタ間の前記第2及び第4の絶縁膜が一部残存するように、前記第1のエッチング処理により、前記第2及び第4の絶縁膜を除去し、前記周辺トランジスタ間に残存した前記第2及び第4の絶縁膜を、前記第2のエッチング処理により除去し、さらに、前記第1のエッチング処理と前記第2のエッチング処理との間に、前記第1から第5の絶縁膜をマスクとして、前記基板内へのイオン注入を行う、請求項1に記載の不揮発性半導体記憶装置の製造方法。前記イオン注入により、前記選択トランジスタと前記周辺トランジスタのゲート電極内に不純物イオンを注入する、請求項2に記載の不揮発性半導体記憶装置の製造方法。前記イオン注入により前記基板内に形成される拡散層の不純物濃度プロファイルは、前記選択セルトランジスタ間の前記基板内に形成される拡散層の不純物濃度プロファイルと異なる、請求項2又は3に記載の不揮発性半導体記憶装置の製造方法。さらに、前記第2のエッチング処理後に、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタと前記周辺トランジスタの側壁部に空隙が残存するように、前記基板上に第6の絶縁膜を形成する、請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置の製造方法。SiN膜等の犠牲膜の残存を防止することが可能な不揮発性半導体記憶装置の製造方法を提供する。一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第1及び第2の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第1及び第2の絶縁膜を順に形成する。さらに、前記方法では、前記選択トランジスタ間に、前記第1及び第2の絶縁膜を介して、第3から第5の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第2及び第4の絶縁膜が一部残存するように、第1のエッチング処理により、前記第2及び第4の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第2及び第4の絶縁膜を、前記第1のエッチング処理後に行う第2のエッチング処理により除去する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1~図5は、第1実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。該不揮発性半導体記憶装置は、NAND型フラッシュメモリに相当する。まず、図1に示すように、基板101上に、複数のメモリセルトランジスタMCと、複数の選択トランジスタSGを形成する。基板101は例えば、シリコン基板等の半導体基板である。図1には、一例として、1本のNANDストリングを構成するメモリセルトランジスタMC1~MC4が示されている。さらには、このNANDストリングを構成する選択トランジスタSG1と、この選択トランジスタSG1に隣接する選択トランジスタSG2が示されている。図1にはさらに、基板101の主面に平行なX方向及びY方向と、基板101の主面に垂直なZ方向が示されている。X方向、Y方向、Z方向は、互いに垂直である。X方向は、NANDストリングが延びる方向に相当する。図1に示すように、メモリセルトランジスタMCと選択トランジスタSGの各々は、基板101上に順に形成された第1絶縁層ゲート絶縁膜102、第1電極層浮遊ゲート層103、第2絶縁層ゲート間絶縁膜104、第2絶縁層制御ゲート層105、キャップ層106を有している。メモリセルトランジスタMC内の第2電極層105は、Y方向に延びるワード線ダミーワード線を含むを構成している。一方、選択トランジスタSG内の第2電極層105は、Y方向に延びる選択線を構成している。また、選択トランジスタSG1の第1、第2電極層103、105は、第2絶縁層104に形成された開口部H1により電気的に接続されており、選択トランジスタSG1のゲート電極を構成している。これは、選択トランジスタSG2でも同様である。次に、図1に示すように、基板101上の全面に、側壁絶縁膜111を形成する。その結果、メモリセルトランジスタMCと選択トランジスタSGの側面が、側壁絶縁膜111で覆われる。側壁絶縁膜111は、第1の絶縁膜の例である。側壁絶縁膜111は、例えばシリコン酸化膜SiO2膜である。次に、図1に示すように、メモリセルトランジスタMC間の基板101と、メモリセルトランジスタMCと選択トランジスタSGとの間の基板101を、レジスト膜131で覆う。次に、図1に示すように、レジスト膜131をマスクとして、基板101内へのイオン注入を行う。その結果、選択トランジスタSG間の基板101内に、第1拡散層121が形成されることとなる。このイオン注入で使用する不純物は、P型拡散層を形成する場合には、例えばBホウ素であり、N型拡散層を形成する場合には、例えばAsヒ素である。次に、図1に示すように、基板101上からレジスト膜131を除去する。次に、図2に示すように、基板101上の全面に、第1犠牲膜112を形成する。第1犠牲膜112の厚さは、メモリセルトランジスタMC間の隙間と、メモリセルトランジスタMCと選択トランジスタSGとの間の隙間が埋まる厚さに設定する。第1犠牲膜112は、第2の絶縁膜の例である。第1犠牲膜112は、例えばシリコン窒化膜SiN膜である。次に、図2に示すように、RIEReactiveIonEtchingにより、選択トランジスタSG間の基板101の表面から、第1絶縁層102、側壁絶縁膜111、第1犠牲膜112を除去する。その結果、側壁絶縁膜111と第1犠牲膜112は、図2に示すような形状に加工される。図2では、メモリセルトランジスタMC間と、メモリセルトランジスタMCと選択トランジスタSGとの間に、側壁絶縁膜111と第1犠牲膜112が順に埋め込まれており、選択トランジスタSG間の空間に面する選択トランジスタSGの側面には、側壁絶縁膜111と第1犠牲膜112が順に形成されている。次に、図2に示すように、基板101上の全面に、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115を順に形成する。第3犠牲膜115の厚さは、選択トランジスタSG間の隙間が埋まる厚さに設定し、CMPChemicalMechanicalPolishingにより、第3犠牲膜115の表面を平坦化する。この平坦化は、第2犠牲膜114が露出するまで継続する。下地絶縁膜113、第2犠牲膜114、第3犠牲膜115はそれぞれ、第3、第4、第5の絶縁膜の例である。下地絶縁膜113、第2犠牲膜114、第3犠牲膜115はそれぞれ例えば、シリコン酸化膜、シリコン窒化膜、BSGBoroSilicateGlass膜である。次に、図3に示すように、第2電極層105の上面が露出するまで、RIE処理を行う。その結果、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115は、図3に示すような形状に加工される。図3では、下地絶縁膜113、第2犠牲膜114、及び第3犠牲膜115が、選択トランジスタSG間に、側壁絶縁膜111及び第1犠牲膜112を介して埋め込まれている。次に、図3に示すように、ウェットエッチングにより、同一種類の絶縁膜例えばSiN膜である第1、第2犠牲膜112、114を除去する。このウェットエッチングは、第1のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸H3PO4水溶液を使用する。図3に示すP1は、メモリセルトランジスタMC間において、第1犠牲膜112が除去されて生じた隙間を示している。また、P2は、メモリセルトランジスタMCと選択トランジスタSGとの間において、第1犠牲膜112が除去されて生じた隙間を示している。また、P3、P4はそれぞれ、選択トランジスタSG間において、第1犠牲膜112、第2犠牲膜114が除去されて生じた隙間を示している。隙間P1の開口部の幅は、例えば20nm程度であり、隙間P2の開口部の幅は、例えば40nm程度である。また、隙間P3、P4の開口部の幅は、いずれも10~15nm程度である。このように、本実施形態では、隙間P3、P4の開口部の幅は、隙間P1、P2の開口部の幅よりも狭く設定される。そのため、隙間P3、P4内の第1、第2犠牲膜112、114は、隙間P1、P2内の第1犠牲膜112に比べて、ウェットエッチングで除去しにくい。よって、本実施形態では、ウェットエッチングにより、図3に示すような状態が発生する。図3では、隙間P1、P2内の第1犠牲膜112が完全に除去されているのに対し、隙間P3、P4内の第1、第2犠牲膜112、114は一部残存している。なお、隙間P1、P2内の第1犠牲膜112を完全に除去し、隙間P3、P4内の第1、第2犠牲膜112、114を一部残存させるウェットエッチングは、例えば、エッチング処理の継続時間などを調整することで実現可能である。図3の工程では、隙間P3、P4内に残存した第1、第2犠牲膜112、114を積極的に利用する。すなわち、図3に示すように、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、及び第3犠牲膜115をマスクとして、基板101内へのイオン注入を行う。その結果、メモリセルトランジスタMC間の基板101内と、メモリセルトランジスタMCと選択トランジスタSGとの間の基板101内に、第2拡散層122が形成されることとなる。このイオン注入で使用する不純物は、P型拡散層を形成する場合には、例えばBホウ素であり、N型拡散層を形成する場合には、例えばAsヒ素である。なお、選択トランジスタSG間の基板101は、上記のマスクで覆われているため、選択トランジスタSG間の基板101内には、第2拡散層122は形成されない。次に、図4に示すように、ウェットエッチングにより、隙間P3、P4内に残存した第1、第2犠牲膜112、114と、第3犠牲膜115を除去する。このウェットエッチングは、第2のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸水溶液を使用する。この工程は、犠牲膜112、114が最終的に残存し、選択トランジスタSGの特性を変化させることを避けるために行う。次に、図4に示すように、基板101上の全面に金属膜、例えばNiニッケル膜を堆積し、熱処理によりシリサイド反応を発生させ、第2電極層105内にシリサイド層201を形成する。金属膜の材料の例には、Niの他に、例えばTi、Co、Pt、Pd、Ta、Moなどが用いられる。次に、図4に示すように、基板101上の全面に、第1の層間絶縁膜211を形成する。第1の層間絶縁膜211は、第6の絶縁膜の例である。第1の層間絶縁膜211は例えば、TEOS膜である。本実施形態では、第1の層間絶縁膜211の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第1の層間絶縁膜211の形成後に、メモリセルトランジスタMC間や、メモリセルトランジスタMCと選択トランジスタSGとの間や、選択トランジスタSGの側壁部には、空隙エアギャップ211が残存することとなる。次に、図5に示すように、第1の層間絶縁膜211上に、第2、第3の層間絶縁膜212、213を順に形成する。第2、第3の層間絶縁膜212、213はそれぞれ例えば、シリコン窒化膜、NSGNondopedSilicateGlass膜である。次に、図5に示すように、CMPにより、第3の層間絶縁膜213の表面を平坦化する。この平坦化は、第2の層間絶縁膜212が露出するまで継続する。次に、第2、第3の層間絶縁膜212、213上に、第4の層間絶縁膜214を形成する。第4の層間絶縁膜214は例えば、TEOS膜である。その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。図3の工程の詳細上述のように、図3の工程では、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、及び第3犠牲膜115をマスクとして、基板101内へのイオン注入を行う。以下、この工程の詳細について説明する。まず、第1、第2拡散層121、122内の不純物濃度プロファイルについて、詳細に説明する。図3の工程では、基板101内に第2拡散層122を形成する。一方、第1拡散層121は、図1の工程にて形成される。よって、本実施形態では、第1拡散層121内の不純物濃度プロファイルと、第2拡散層122内の不純物濃度プロファイルを、ドーパントの種類が同じであるか異なるかに拘らず、互いに異なるプロファイルとすることが可能である。本実施形態では、例えば、第2拡散層122内の不純物濃度が最大となる深さを、第1拡散層121内の不純物濃度が最大となる深さと異なる値に設定する。また、本実施形態では、例えば、第2拡散層122内の不純物濃度のピーク値を、第1拡散層121内の不純物濃度のピーク値と異なる値に設定する。本実施形態では、例えば、基板101内にホウ素を30keVで注入することで、第1拡散層121を形成し、基板101内にホウ素を10keVで注入することで、第2拡散層122を形成する。これにより、第1拡散層121内の不純物濃度プロファイルと、第2拡散層122内の不純物濃度プロファイルを、互いに異なるプロファイルとすることができる。次に、第2電極層105内へのイオン注入について、詳細に説明する。図3の工程では、メモリセルトランジスタMCや選択トランジスタSGの上面をマスクで覆わずに、基板101内へのイオン注入を行う。よって、このイオン注入により、基板101内だけでなく、メモリセルトランジスタMCや選択トランジスタSGの第2電極層105内にも、不純物イオンが注入される。なお、この不純物イオンは、後述する周辺トランジスタPTの第2電極層105内にも注入されることとなる。第1実施形態の効果最後に、第1実施形態の効果について説明する。本実施形態では、同一種類の絶縁膜である第1、第2犠牲膜112、114を、第1、第2のエッチング処理により除去する。具体的には、第1のエッチング処理では、選択トランジスタSG間の犠牲膜112、114が一部残存するように、犠牲膜112、114を除去する。そして、第2のエッチング処理では、選択トランジスタSG間に残存した犠牲膜112、114を除去する。よって、本実施形態では、除去しにくい選択トランジスタSG間の犠牲膜112、114を確実に除去することができる。従って、本実施形態によれば、犠牲膜112、114の残存を防止し、犠牲膜112、114の残存によるトランジスタの特性の変化を抑制することが可能となる。なお、第2のエッチング処理の条件は、第1のエッチング処理の条件と異なる条件としても構わない。このような条件の例として、処理温度、処理時間、薬液の種類、薬液の濃度等が挙げられる。また、本実施形態では、第1のエッチング処理で残存した犠牲膜112、114を積極的に利用する。具体的には、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115を、イオン注入用のマスクとして利用する。よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。第2実施形態以下、第1実施形態の変形例である第2実施形態について、第1実施形態との相違点を中心に説明する。図6~図19は、第1実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。各図のには、基板101上のメモリセルアレイ部内に配置された複数のメモリセルトランジスタMCと、複数の選択トランジスタSGが示されている。一方、各図のには、基板101上の周辺回路部内に配置された複数の周辺トランジスタPTが示されている。周辺回路部は、基板101上にて、メモリセルアレイ部に隣接して配置されている。周辺トランジスタPTの例としては、LV低電圧トランジスタや、HV高電圧トランジスタが挙げられる。図6、図7、、図19に示す処理は、それぞれ図1、図1、図5に示す処理と同様に行われる。また、図6、図7、、図19に示す処理は、図6、図7、、図19に示す処理と並行して行われる。以下、図6~図19に示す処理について、詳細に説明する。まず、図6に示すように、基板101上に、複数のメモリセルトランジスタMCと、複数の選択トランジスタSGと、複数の周辺トランジスタPTを形成する。図6には、互いに隣接する周辺トランジスタPT1、PT2が示されている。周辺トランジスタPT1の第1、第2電極層103、105は、第2絶縁層104に形成された開口部H3により電気的に接続されており、周辺トランジスタPT1のゲート電極を構成している。これは、周辺トランジスタPT2でも同様である。なお、符号301は、基板101内に形成された素子分離絶縁膜301を示す。次に、図6に示すように、基板101上の全面に、側壁絶縁膜111を形成する。その結果、メモリセルトランジスタMC、選択トランジスタSG、周辺トランジスタPTの側面が、側壁絶縁膜111で覆われる。次に、図7に示すように、メモリセルトランジスタMC間と、メモリセルトランジスタMCと選択トランジスタSGとの間と、周辺回路部内の基板101を、レジスト膜131で覆う。次に、レジスト膜131をマスクとして、基板101内へのイオン注入を行う。その結果、選択トランジスタSG間の基板101内に、第1拡散層121が形成されることとなる。次に、図8に示すように、基板101上からレジスト膜131を除去した後、メモリセル部内の基板101を、レジスト膜132で覆う。次に、レジスト膜132をマスクとして、基板101内へのイオン注入を行う。その結果、周辺トランジスタPT間の基板101内に、第3拡散層123が形成されることとなる。次に、基板101上からレジスト膜132を除去する。次に、図9に示すように、基板101上の全面に、第1犠牲膜112を形成する。次に、図10に示すように、RIEにより、選択トランジスタSG間の基板101の表面と、周辺トランジスタPT間の基板101の表面から、第1絶縁層102、側壁絶縁膜111、第1犠牲膜112を除去する。その結果、側壁絶縁膜111と第1犠牲膜112は、図10に示すような形状に加工される。図10では、周辺トランジスタPT間の空間に面する周辺トランジスタPTの側面に、側壁絶縁膜111と第1犠牲膜112が順に形成されている。次に、図11に示すように、基板101上の全面に、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115を順に形成する。次に、CMPにより、第3犠牲膜115の表面を平坦化する。この平坦化は、第2犠牲膜114が露出するまで継続する。次に、図12に示すように、第2電極層105の上面が露出するまで、RIE処理を行う。その結果、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115は、図12に示すような形状に加工される。図12では、下地絶縁膜113、第2犠牲膜114、及び第3犠牲膜115が、周辺トランジスタPT間に、側壁絶縁膜111及び第1犠牲膜112を介して埋め込まれている。次に、図13に示すように、ウェットエッチングにより、同一種類の絶縁膜例えばSiN膜である第1、第2犠牲膜112、114を除去する。図13に示すP1は、メモリセルトランジスタMC間において、第1犠牲膜112が除去されて生じた隙間を示している。また、図13に示すP2は、メモリセルトランジスタMCと選択トランジスタSGとの間において、第1犠牲膜112が除去されて生じた隙間を示している。また、図13に示すP3、P4はそれぞれ、選択トランジスタSG間において、第1犠牲膜112、第2犠牲膜114が除去されて生じた隙間を示している。また、図13に示すP5、P6はそれぞれ、周辺トランジスタPT間において、第1犠牲膜112、第2犠牲膜114が除去されて生じた隙間を示している。隙間P1の開口部の幅は、例えば20nm程度であり、隙間P2の開口部の幅は、例えば40nm程度である。また、隙間P3~P6の開口部の幅は、いずれも10~15nm程度である。このように、本実施形態では、隙間P3~P6の開口部の幅は、隙間P1、P2の開口部の幅よりも狭く設定される。そのため、隙間P3~P6内の第1、第2犠牲膜112、114は、隙間P1、P2内の第1犠牲膜112に比べて、ウェットエッチングで除去しにくい。よって、本実施形態では、ウェットエッチングにより、図13に示すような状態が発生する。図13では、隙間P1、P2内の第1犠牲膜112が完全に除去されているのに対し、隙間P3~P6内の第1、第2犠牲膜112、114は一部残存している。図14の工程では、隙間P3~P6内に残存した第1、第2犠牲膜112、114を積極的に利用する。すなわち、図14に示すように、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、及び第3犠牲膜115をマスクとして、基板101内へのイオン注入を行う。その結果、メモリセルトランジスタMC間の基板101内と、メモリセルトランジスタMCと選択トランジスタSGとの間の基板101内に、第2拡散層122が形成されることとなる。なお、選択トランジスタSG間の基板101と、周辺トランジスタPT間の基板101は、上記のマスクで覆われているため、選択トランジスタSG間の基板101内と、周辺トランジスタPT間の基板101内には、第2拡散層122は形成されない。次に、図15に示すように、ウェットエッチングにより、隙間P3~P6内に残存した第1、第2犠牲膜112、114と、第3犠牲膜115を除去する。この工程は、犠牲膜112、114が最終的に残存してしまい、選択トランジスタSGの特性を変化させることを避けるために行う。次に、図16に示すように、基板101上の全面に金属膜、例えばNi膜を堆積し、熱処理によりシリサイド反応を発生させ、第2電極層105内にシリサイド層201を形成する。次に、図17に示すように、基板101上の全面に、第1の層間絶縁膜211を形成する。本実施形態では、第1の層間絶縁膜211の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第1の層間絶縁膜211の形成後に、メモリセルトランジスタMC間や、メモリセルトランジスタMCと選択トランジスタSGとの間や、選択トランジスタSGと周辺トランジスタPTの側壁部には、空隙エアギャップ211が残存することとなる。次に、図18に示すように、第1の層間絶縁膜211上に、第2、第3の層間絶縁膜212、213を順に形成する。次に、CMPにより、第3の層間絶縁膜213の表面を平坦化する。この平坦化は、第2の層間絶縁膜212が露出するまで継続する。次に、図19に示すように、第2、第3の層間絶縁膜212、213上に、第4の層間絶縁膜214を形成する。その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、第1実施形態と同様に、同一種類の絶縁膜である第1、第2犠牲膜112、114を、第1、第2のエッチング処理により除去する。具体的には、第1のエッチング処理では、選択トランジスタSG間と周辺トランジスタPT間の犠牲膜112、114が一部残存するように、犠牲膜112、114を除去する。そして、第2のエッチング処理では、選択トランジスタSG間と周辺トランジスタPT間に残存した犠牲膜112、114を除去する。よって、本実施形態では、第1実施形態と同様に、除去しにくい選択トランジスタSG間や周辺トランジスタPT間の犠牲膜112、114を確実に除去することができる。従って、本実施形態によれば、犠牲膜112、114の残存を防止し、犠牲膜112、114の残存によるトランジスタの特性の変化を抑制することが可能となる。また、本実施形態では、第1のエッチング処理で残存した犠牲膜112、114を積極的に利用する。具体的には、側壁絶縁膜111、第1犠牲膜112、下地絶縁膜113、第2犠牲膜114、第3犠牲膜115を、イオン注入用のマスクとして利用する。よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。以下、このリソグラフィ工程削減効果について、図7、図8、図14の工程の説明を交えて説明する。本実施形態では、第1、第3拡散層121、123はそれぞれ、レジスト膜131、132をマスクとするイオン注入により形成される図7、図8。よって、第1、第3拡散層121、123を形成する際には、リソグラフィ処理が行われる。また、第2拡散層122は、側壁絶縁膜111、残存した第1犠牲膜112、下地絶縁膜113、残存した第2犠牲膜114、及び第3犠牲膜115をマスクとするイオン注入により行われる図14。よって、第2拡散層121を形成する際には、リソグラフィ処理は不要である。従って、本実施形態では、第1~第3拡散層121~123は、2回のリソグラフィ処理により形成することが可能である。一方、従来の方法では、このような拡散層を形成するために、最低3回のリソグラフィ処理を行う必要がある。1回目のリソグラフィ処理は、選択トランジスタSGの拡散層を形成するためであり、2回目のリソグラフィ処理は、周辺トランジスタPTの拡散層を形成するため、3回目のリソグラフィ処理は、メモリセルトランジスタMCの拡散層を形成するためである。理由は、これらのトランジスタの拡散層は、それぞれのトランジスタに求められる動作や性能の違いにより、それぞれのトランジスタにとって最適な拡散層を同時に形成することができないからである。しかしながら、本実施形態では、このような拡散層を、2回のリソグラフィ処理により形成することができる。よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。以上、本発明の具体的な態様の例を、第1及び第2実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。