CPUと、複数のI/O装置とを備えるコンピュータシステムであって、前記CPUは割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートを備え、前記I/O装置はタイミング参照信号用入力ポート及び割り込み要求信号用出力ポートを備え、複数の前記割り込み要求信号用出力ポートが前記割り込み要求信号用入力ポートにワイヤードOR接続され、前記CPUは、一定周期のパルス信号であってパルス幅が前記一定周期の1/3より小さいタイミング参照信号を生成して前記タイミング参照信号用出力ポートから出力し、前記I/O装置は、前記CPUに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号の一周期を3つ以上に分割して得られる3つ以上のタイミング区間のうち前記I/O装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にし、前記CPUは、前記割り込み要求信号用入力ポートに入力される前記割り込み要求信号がアクティブ状態であるか否かを各タイミング区間単位で判定することを特徴とするコンピュータシステム。前記I/O装置毎の割り込みサービスルーチンを格納するメモリを備え、前記CPUは、前記割り込み要求信号がアクティブ状態であるか否かの判定結果に基づいて、割り込み要求をした前記I/O装置の前記割り込みサービスルーチンにアクセスし、割り込み要求をした前記I/O装置用の割り込みサービス処理を実行することを特徴とする請求項1に記載のコンピュータシステム。前記タイミング参照信号のパルス幅が前記タイミング参照信号の一定周期の1/NNは3以上の自然数であり、前記タイミング区間は、前記タイミング参照信号の立ち上がりを基準として前記タイミング参照信号の一定周期をN分割して得られる区間であり、前記I/O装置は、前記CPUに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号を前記タイミング参照信号のパルス幅の整数倍の時間遅らせた複数種の遅延信号に近似する複数種のタイミング信号を生成し、複数種の前記タイミング信号の中から前記I/O装置各々個別に事前に割り当てられるタイミング区間に対応するタイミング信号を選択することによって、前記I/O装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にすることを特徴とする請求項1または請求項2に記載のコンピュータシステム。前記CPUは、前記タイミング区間のほぼ中央で前記割り込み要求信号がアクティブ状態であるか否かを判定することを特徴とする請求項3に記載のコンピュータシステム。上述した第1の割り込み要求通知方式は、どのI/O装置から割り込み要求があったかを判別するためにポーリングを必要としないという長所、及び、割り込みサービスルーチンをI/O装置毎で独立させることができるという長所を有している反面、割り込みを実現するために必要なCPUのピン数が多くなるという短所を有している。また、上述した第2の割り込み要求通知方式は、割り込みを実現するために必要なCPUのピン数が少ないという長所を有している反面、どのI/O装置から割り込み要求があったかを判別するためにポーリングが必要であるという短所、及び、割り込みサービスルーチンが全てのI/O装置で共通であって割り込みサービスルーチンをI/O装置毎で独立させることができないという短所を有している。本発明は、上記の状況に鑑み、割り込みを実現するために必要なCPUのピン数が少なく、且つ、どのI/O装置から割り込み要求があったかを判別するためにポーリングを必要としないコンピュータシステムを提供することを目的とする。上記目的を達成するために本発明に係るコンピュータシステムは、CPUと、複数のI/O装置とを備えるコンピュータシステムであって、前記CPUは割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートを備え、前記I/O装置はタイミング参照信号用入力ポート及び割り込み要求信号用出力ポートを備え、複数の前記割り込み要求信号用出力ポートが前記割り込み要求信号用入力ポートにワイヤードOR接続され、前記CPUは、一定周期のパルス信号であってパルス幅が前記一定周期の1/3より小さいタイミング参照信号を生成して前記タイミング参照信号用出力ポートから出力し、前記I/O装置は、前記CPUに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号の一周期を3つ以上に分割して得られる3つ以上のタイミング区間のうち前記I/O装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にし、前記CPUは、前記割り込み要求信号用入力ポートに入力される前記割り込み要求信号がアクティブ状態であるか否かを各タイミング区間単位で判定する構成第1の構成としている。上記第1の構成によると、割り込みを実現するために必要なCPUのピン数が割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートの2個で済む。また、上記第1の構成によると、どのI/O装置から割り込み要求があったかを割り込み要求信号がアクティブ状態になっているタイミング区間によって判別することができるので、どのI/O装置から割り込み要求があったかを判別するためにポーリングを必要としない。また、上記第1の構成のコンピュータシステムにおいて、前記I/O装置毎の割り込みサービスルーチンを格納するメモリを備え、前記CPUは、前記割り込み要求信号がアクティブ状態であるか否かの判定結果に基づいて、割り込み要求をした前記I/O装置の前記割り込みサービスルーチンにアクセスし、割り込み要求をした前記I/O装置用の割り込みサービス処理を実行する構成第2の構成であることが好ましい。上記第2の構成によると、割り込みサービスルーチンをI/O装置毎で独立させることができる。また、上記第1の構成又は上記第2の構成のコンピュータシステムにおいて、前記タイミング参照信号のパルス幅が前記タイミング参照信号の一定周期の1/NNは3以上の自然数であり、前記タイミング区間は、前記タイミング参照信号の立ち上がりを基準として前記タイミング参照信号の一定周期をN分割して得られる区間であり、前記I/O装置は、前記CPUに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号を前記タイミング参照信号のパルス幅の整数倍の時間遅らせた複数種の遅延信号に近似する複数種のタイミング信号を生成し、複数種の前記タイミング信号の中から前記I/O装置各々個別に事前に割り当てられるタイミング区間に対応するタイミング信号を選択することによって、前記I/O装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にする構成第3の構成であることが好ましい。上記第3の構成によると、I/O装置は、CPU側でタイミング参照信号を生成する際に用いた割り込み処理用クロック信号と位相及び周期の少なくとも一つが異なるクロック信号を利用して、タイミング信号を生成することができる。したがって、CPU側でタイミング参照信号を生成する際に用いた割り込み処理用クロック信号と位相も周期も同じクロック信号をI/O装置側で用意する必要がなくなる。また、上記第3の構成のコンピュータシステムにおいて、前記CPUは、前記タイミング区間のほぼ中央で前記割り込み要求信号がアクティブ状態であるか否かを判定する構成第4の構成であることが好ましい。上記第4の構成によると、近似によるタイミング信号のずれによって問題が生ずることを確実に防止することができる。本発明によると、割り込みを実現するために必要なCPUのピン数が少なく、且つ、どのI/O装置から割り込み要求があったかを判別するためにポーリングを必要としないコンピュータシステムを実現することができる。本発明の実施形態について図面を参照して以下に説明する。<コンピュータシステムの全体構成>本発明の一実施形態に係るコンピュータシステムの概略構成を図1に示す。図1に示す本発明の一実施形態に係るコンピュータシステムは、CPU1と、15個のI/O装置2_1~2_15と、メインメモリ3と、プルアップ抵抗4とを備えている。本発明に係るコンピュータシステムが備えるI/O装置の個数は2個以上であれば良く特に限定されないが、図1に示す本発明の一実施形態に係るコンピュータシステムでは、一例として15個のI/O装置を備える構成としている。図1に示す本発明の一実施形態に係るコンピュータシステムでは、CPU1が割り込み要求信号用入力ポートIを1つ備え、各I/O装置2_1~2_15のオープンドレイン出力又はオープンコレクタ出力の割り込み要求信号用出力ポートOがCPU1の割り込み要求信号用入力ポートIにワイヤードOR接続され、さらにCPU1の割り込み要求信号用入力ポートIがプルアップ抵抗4に接続されている。さらに、図1に示す本発明の一実施形態に係るコンピュータシステムでは、CPU1がタイミング参照信号用出力ポートOを1つ備え、タイミング参照信号IREFがCPU1のタイミング参照信号用出力ポートOから各I/O装置2_1~2_15のタイミング参照信号用入力ポートIに供給される。CPU1は、一定周期のパルス信号であってパルス幅が前記一定周期の1/Nであるタイミング参照信号IREFを生成する。なお、Nは3以上の自然数であり、本実施形態ではN=16としている。I/O装置2_iiは1以上15以下の自然数は、CPU1に対して割り込み要求を行う場合、タイミング参照信号用入力ポートIに入力されるタイミング参照信号IREFを利用して、タイミング参照信号IREFの一周期をタイミング参照信号IREFの立ち上がりを基準としてN分割したタイミング区間T0~T15図2A及び図2B参照のうちI/O装置2_iに事前に割り当てられるタイミング区間Tiにおいて、割り込み要求信号用出力ポートOから出力する割り込み要求信号をLow状態すなわちアクティブ状態にする。したがって、CPU1の割り込み要求信号用入力ポートIに入力される割り込み要求信号ITRQ_Lの理想的なタイミングチャートは、例えばI/O装置2_2から割り込み要求があった場合には図2Aに示すようになり、また、例えばI/O装置2_4及びI/O装置2_12から割り込み要求があった場合には図2Bに示すようになる。CPU1は、割り込み要求信号用入力ポートIに入力される割り込み要求信号ITRQ_LがLow状態すなわちアクティブ状態であるか否かを各タイミング区間単位で判定することによって、どのI/O装置から割り込み要求があったか、及びその要求が割り込みのプリオリティを満たしているかを、CPU1がハードウェアで判別することができる。そして、その判別結果に従って、CPU1は、割り込み要求をしたI/O装置用の割り込みベクターをメインメモリ3から読み出し、その読み出したベクターサービスルーチンの先頭アドレスに基づいて、割り込み要求をしたI/O装置用の割り込みサービスルーチンにアクセスし、割り込み要求をしたI/O装置用の割り込みサービス処理を実行する。例えば、割り込み要求をしたI/O装置がI/O装置2_2である場合、上記の割り込み要求をしたI/O装置用の割り込みベクターはマスカブル割り込み2ベクターとなり、上記の割り込み要求をしたI/O装置用の割り込みサービスルーチンは割り込み2のサービスルーチンとなる。なお、割り込みサービス処理の実行前にスタックポインタSPを用いてプログラムカウンタPCの値等をメモリスタック内に待避させておき、割り込みサービス処理の完了後に復帰させる。図1に示す本発明の一実施形態に係るコンピュータシステムは、割り込みを実現するために必要なCPUのピン数が2個で済むという長所、どのI/O装置から割り込み要求があったかを判別するためにポーリングを必要としないという長所、及び、割り込みサービスルーチンをI/O装置毎で独立させることができるという長所を有している。<CPUのI/O部分の構成>次に、CPU1のI/O部分について説明する。CPU1のI/O部分の一回路構成例を図3に示す。また、CPU1のI/O部分の各種信号の一例を図4のタイムチャートに示す。図4に示すタイムチャートは、I/O装置2_1、I/O装置2_2、I/O装置2_7、及びI/O装置2_15それぞれから割り込み要求があった場合の例を示している。分周器101は、CPU1のクロック信号CPU_CLKを分周して割り込み処理用クロック信号INTERRUPT_CLK図4参照を生成する。4bitバイナリカウンタ102は、割り込み処理用クロック信号INTERRUPT_CLKに同期してカウント動作を行う。なお、4bitバイナリカウンタ102のカウンタ値10進数0~15は図2A及び図2Bに示したタイミング区間T0~T15に対応している。ANDゲート103は、4bitバイナリカウンタ102の全ビットの論理積IREF0図4参照をDフリップフロップ104のD端子に送出する。Dフリップフロップ104は、割り込み処理用クロック信号INTERRUPT_CLKの立ち上がりタイミングで、ANDゲート103の出力信号IREF0の状態を保持して、タイミング参照信号IREF図4参照としてQ端子から出力する。Dフリップフロップ104のQ端子から出力されるタイミング参照信号IREFは、CPU1のタイミング参照信号用出力ポートO図1参照から出力される。また、Dフリップフロップ104のQ端子から出力されるタイミング参照信号IREFによって4bitバイナリカウンタ102がリセットされる。なお、本実施形態では、図4に示す通りタイミング参照信号IREFのパルス幅を一例として880nSとしている。ノイズフィルタ105は、CPU1の割り込み要求信号用入力ポートI図1参照に入力される割り込み要求信号ITRQ_L図4参照の反転信号からノイズを除去し、ノイズを除去した割り込み要求信号ITRQ_Lの反転信号を、Dフリップフロップ106_15~106_1によって構成され割り込み処理用クロック信号INTERRUPT_CLKの立ち下がりタイミングでシフトを行うシフトレジスタに供給する。データセレクタ107_iiは1以上15以下の自然数は、タイミング参照信号IREFが1Highのとき、シフトレジスタの16-i段目出力すなわちDフリップフロップ106_iのQ端子から出力されるデータをDフリップフロップ108_iのD端子に送出し、タイミング参照信号IREFが0Lowのとき、Dフリップフロップ108_iのQ端子から出力されるデータRQjをDフリップフロップ108_iのD端子に戻す。このようにしてシリアルデータである割り込み要求信号ITRQ_LはパラレルデータRQ15~RQ1に変換される。CPU1は、そのパラレルデータRQ15~RQ1を用いて、どのI/O装置から割り込み要求があったかを、CPU11内のプライオリティエンコーダ不図示等のハードウェアで判別する。<I/O装置のI/O部分の構成>次に、I/O装置2_iのI/O部分について説明する。上述した通り、I/O装置2_iは、CPU1に対して割り込み要求を行う場合、タイミング参照信号用入力ポートIに入力されるタイミング参照信号IREFを利用して、タイミング参照信号IREFの一周期をN分割したタイミング区間T0~T15図2A及び図2B参照のうちI/O装置2_iに事前に割り当てられるタイミング区間Tiにおいて、割り込み要求信号用出力ポートOから出力する割り込み要求信号をLow状態すなわちアクティブ状態にする。このような動作を実現するために、例えば、I/O装置2_iが、タイミング参照信号IREFをタイミング参照信号IREFのパルス幅の1~15倍の時間遅らせた15種の遅延信号図5に示すタイミング信号TIM1~TIM15を生成し、タイミング信号TIM1~TIM15の中のタイミング信号TIMiを利用して、タイミング区間Tiにおいて割り込み要求信号をLow状態にすればよい。しかしながら、通常、CPU1側でタイミング参照信号IREFを生成する際に用いた割り込み処理用クロック信号INTERRUPT_CLKと位相も周期も同じクロック信号をI/O装置2_i側で用意することができないので、タイミング信号TIM1~TIM15を生成する回路を、タイミング参照信号IREFが入力されるシフトレジスタの様な簡単な回路によって実現することができない。このため、I/O装置2_iのI/O部分を例えば図6に示す回路構成とし、I/O装置2_iが、タイミング信号TIM1~TIM15に近似するタイミング信号TIM1A~TIM15Aを生成するようにする。また、I/O装置2_iのI/O部分の各種信号の一例を図7に示す。なお、図7には、I/O装置2_iのI/O部分の各種信号以外に、理想的なタイミング信号TIM1及びTIM2も参考のために図示している。I/O装置2_iは、タイミング参照信号IREFのパルス幅の1/6以下の周期を持つクロック信号を持っているものとし、このクロック信号をサンプリングクロック信号SMP_CLKと呼ぶ。本実施形態では、タイミング参照信号IREFのパルス幅を880nSとしているので、サンプリングクロック信号SMP_CLKの周波数は約6.8MHz以上になる。本実施形態では、サンプリングクロック信号SMP_CLKの周波数を10MHzとする。Dフリップフロップ201は、タイミング参照信号IREFをサンプリングクロック信号SMP_CLKに同期させてQ端子から出力する。Dフリップフロップ202、Dフリップフロップ203、及びANDゲート204は、サンプリングクロック信号SMP_CLKに同期していないタイミング参照信号IREF図7参照を同期させた後、タイミング参照信号IREFの立ち上がり検出信号IREF_RISE図7参照を生成する。8bitカウンタ205は、RES端子に入力された立ち上がり検出信号IREF_RISEによって同期リセットされ、サンプリングクロック信号SMP_CLKに同期してカウント動作を行う図7参照。タイミングデコーダ206は、8bitカウンタ205のカウンタ値に基づいて、デコード信号TMS1~TMS15及びTMS15Dを生成する。デコード信号TMSiiは1以上15以下の自然数は、割り込みが発生する場合サンプリングクロック信号SMP_CLKの立ち上がりタイミングでINT_PENの状態を保持するDフリップフロップ207のQ端子から出力されるINT_REQが1Highの場合におけるタイミング信号TIMiAiは1以上15以下の自然数の立ち上がりを決定するための信号である。デコード信号TMS15Dは、割り込みが発生する場合サンプリングクロック信号SMP_CLKの立ち上がりタイミングでINT_PENの状態を保持するDフリップフロップ207のQ端子から出力されるINT_REQが1Highの場合におけるタイミング信号TIM15Aの立ち下がりを決定するための信号である。タイミング参照信号IREFの立ち上がりからタイミング信号TIMiiは1以上15以下の自然数の立ち上がりまでの遅延時間及びタイミング参照信号IREFの立ち上がりからタイミング信号TIM15の立ち下がりまでの遅延時間は図8に示す通りである。I/O装置側において、入力信号IREFに同期した信号があると一般的には想定できないので、サンプリングクロック信号SMP_CLKを使って入力信号IREFに続くタイミングに近い信号を作ると、各デコード信号の立ち上がりタイミング範囲は図8に示すようになる。そして、タイミング信号TIMiAのパルス幅がサンプリングクロック信号SMP_CLKのクロック数8個分または9個分になるように、図8に示す通りに各デコード信号の立ち上がりタイミングを決定する。この決定したタイミング8bitカウンタ205のカウンタ値を図6では、各デコード信号横に記載している。SRフリップフロップ208_iiは1以上15以下の自然数は、サンプリングクロック信号SMP_CLKの立ち上がりに同期して、立ち上がり検出信号IREF_RISEによってリセットされ、INT_REQとデコード信号TMSiとが共に1Highであればセットされ、デコード信号TMSi1ただしi=15のときはデコード信号TMS15Dが1Highであればリセットされ、Q端子からタイミング信号TIMiAを出力する。タイミング選択レジスタ209には、I/O装置毎に個別に設定される設定値が予め設定されている。本実施形態では、I/O装置2_iiは1以上15以下の自然数に対してiとなる4bitデータを設定値として設定している。なお、割り込みが不要なI/O装置であれば、本実施形態の構成のI/O装置においてタイミング選択レジスタ209に設定される設定値を0にすればよい。セレクタ210は、タイミング選択レジスタ209に保持されている設定値に基づいて、設定値がiであればタイミング信号TIMiAを選択して出力する。そして、セレクタ210から出力されるタイミング信号はオープンドレイン出力で各I/O装置の割り込み要求信号用出力ポートOから出力される。図6に示す構成例では、割り込みが発生する場合サンプリングクロック信号SMP_CLKの立ち上がりタイミングでINT_PENの状態を保持するDフリップフロップ207のQ端子から出力されるINT_REQが1Highの場合におけるタイミング信号TIMiAiは1以上15以下の自然数が、理想的なタイミング信号TIMi図5参照に対して若干ずれるが、CPU1が各タイミング区間のほぼ中央で割り込み要求信号ITRQ_Lを検知するようにすれば、当該ずれによって問題が生ずることはない。<その他>以上、本発明に係る実施形態について説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実行することができる。例えば、I/O装置のI/O部分の回路構成において、図6のようにSRフリップフロップ208_iの前段にANDゲートを設けるのではなく、図9のようにSRフリップフロップとセレクタ210との間にANDゲートを設けてもよく、また、図10に示すようにセレクタ210の後段にANDゲートを設けるようにしてもよい。また例えば、I/O装置のI/O部分の回路構成において、図6のようにオープンドレイン出力にするのではなく、オープンコレクタ出力にしてもよい。