第1膜厚の第1半導体膜を有する薄膜領域と、前記第1膜厚より厚い第2膜厚の第2半導体膜を有する厚膜領域とを有する半導体装置であって、前記薄膜領域中に形成された第1素子領域、第2素子領域、および前記第1素子領域と前記第2素子領域との間を分離する第1分離領域を有し、前記厚膜領域中に形成された第3素子領域、第4素子領域、および前記第3素子領域と第4素子領域との間を分離する第2分離領域を有する半導体装置の製造方法であって、a支持基板上に第1絶縁膜を介して前記第1膜厚の第1半導体膜が形成された基板を準備する工程と、b前記基板の第1分離領域および第2分離領域の前記第1膜厚の第1半導体膜中に第2絶縁膜を形成する工程と、c前記薄膜領域に第3絶縁膜を形成する工程と、d前記第3絶縁膜から露出した、前記第3素子領域および第4素子領域の前記第1膜厚の第1半導体膜上に、それぞれ第3半導体膜を形成する工程と、e前記第3素子領域および第4素子領域の前記第3半導体膜間に、第4絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記d工程は、前記第3素子領域および第4素子領域の前記第1膜厚の第1半導体膜上に、エピタキシャル成長により前記第3半導体膜を形成することにより、前記第3素子領域および前記第4素子領域に前記第1半導体膜と前記第3半導体膜との積層膜として前記第2半導体膜を形成する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記e工程は、前記第3素子領域および第4素子領域の前記第3半導体膜間であって、前記第2絶縁膜上に、第4絶縁膜を形成することにより、前記第2絶縁膜と前記第4絶縁膜との積層膜よりなる前記第2分離領域を形成する工程であることを特徴とする請求項2記載の半導体装置の製造方法。前記薄膜領域は、さらに、前記第2素子領域と前記第4素子領域との間に位置する第5素子領域と、前記第5素子領域と前記第4素子領域との間に位置する第3分離領域と、を有し、前記c工程は、前記薄膜領域および前記第3分離領域に第3絶縁膜を形成する工程であり、前記d工程は、前記第3素子領域、第4素子領域および第5素子領域の前記第1膜厚の第1半導体膜上に、エピタキシャル成長により前記第3半導体膜を形成することにより、前記第3素子領域、前記第4素子領域および第5素子領域に前記第1半導体膜と前記第3半導体膜との積層膜として前記第2半導体膜を形成する工程であり、前記e工程は、前記第3素子領域および第4素子領域の前記第3半導体膜間および前記第4素子領域および第5素子領域の前記第3半導体膜間に、それぞれ第4絶縁膜を形成する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記薄膜領域は、さらに、前記第2素子領域と前記第4素子領域との間に位置する第5素子領域を有し、前記厚膜領域は、さらに、前記第2素子領域と前記第5素子領域との間に位置する第6素子領域を有し、前記d工程は、前記第3素子領域、第4素子領域および第5素子領域の前記第1膜厚の第1半導体膜上に、エピタキシャル成長により前記第3半導体膜を形成することにより、前記第3素子領域、前記第4素子領域および第5素子領域に前記第1半導体膜と前記第3半導体膜との積層膜として前記第2半導体膜を形成する工程であり、前記第5素子領域と前記第6素子領域との間に、前記第5素子領域の前記第3半導体膜の側壁が露出する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記第5素子領域の前記第3半導体膜の側壁に絶縁性の側壁膜を形成する工程を有することを特徴とする請求項5記載の半導体装置の製造方法。前記e工程は、e1前記第3素子領域および第4素子領域の前記第3半導体膜間に、第4絶縁膜を形成し、e2前記第5素子領域の前記第3半導体膜の側壁に前記第4絶縁膜よりなる側壁膜を形成する工程であることを特徴とする請求項5記載の半導体装置の製造方法。前記e1およびe2工程は、前記薄膜領域および前記厚膜領域に、前記第4絶縁膜を形成した後、前記第4絶縁膜をエッチバックする工程であることを特徴とする請求項7記載の半導体装置の製造方法。前記b工程は、前記基板の第1分離領域および前記第2分離領域の前記第1膜厚の第1半導体膜を選択的に除去することにより分離溝を形成した後、前記分離溝中に前記第2絶縁膜を埋め込む工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記b工程は、前記第1分離領域および前記第2分離領域の前記第1膜厚の第1半導体膜を熱酸化することにより前記第2絶縁膜を形成する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記第1素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達する第1MISFETが形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記第2素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達する第2MISFETが形成されることを特徴とする請求項11記載の半導体装置の製造方法。前記第1MISFETは、アンテナスイッチ回路用のMISFETであることを特徴とする請求項11記載の半導体装置の製造方法。前記第3素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達しない第3MISFETが形成され、前記第4素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達しない第4MISFETが形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記第3MISFETは、デジタル回路用のMISFETであることを特徴とする請求項14記載の半導体装置の製造方法。前記第4MISFETは、アナログ回路用のMISFETであることを特徴とする請求項15記載の半導体装置の製造方法。前記第3MISFETのゲート長は、前記第4MISFETのゲート長より小さいことを特徴とする請求項16記載の半導体装置の製造方法。前記第1素子領域および前記第2素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達する第1MISFETおよび第2MISFETがそれぞれ形成され、前記第3素子領域および前記第4素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達しない第3MISFETおよび第4MISFETがそれぞれ形成され、前記第3MISFETは、そのゲート長が前記第4MISFETのゲート長より小さく、前記第1乃至第4MISFETのゲート電極の形成工程において、露光工程を有し、前記露光工程における露光光の照射焦度は、前記第1および第2素子領域より、前記第3素子領域において合っていることを特徴とする請求項1記載の半導体装置の製造方法。前記第5素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達しない第5MISFETが形成されることを特徴とする請求項5記載の半導体装置の製造方法。前記第5MISFETは、アナログ回路用のMISFETであることを特徴とする請求項19記載の半導体装置の製造方法。前記第5MISFETは、ESD回路用のMISFETであることを特徴とする請求項20記載の半導体装置の製造方法。前記第6素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第1絶縁膜まで達する、ESD回路用の第6MISFETが形成されることを特徴とする請求項5記載の半導体装置の製造方法。第1素子領域、第2素子領域、および前記第1素子領域と前記第2素子領域との間を分離する第1絶縁膜よりなる第1分離領域と、第3素子領域、第4素子領域、および前記第3素子領域と前記第4素子領域との間を分離する第2絶縁膜よりなる第2分離領域と、前記第2素子領域と前記第4素子領域との間に位置する第5素子領域と、前記第5素子領域と前記第4素子領域との間を分離する第3絶縁膜よりなる第3分離領域と、を有する半導体装置であって、前記第1素子領域および前記第2素子領域は、第4絶縁膜上に配置された第1膜厚の第1半導体膜を有し、前記第3素子領域、前記第4素子領域および前記第5素子領域は、第4絶縁膜上に配置された前記第1膜厚より厚い第2膜厚の第2半導体膜を有し、前記第3絶縁膜の厚さは、前記第1絶縁膜の厚さより大きく、前記第2絶縁膜の厚さより小さいことを特徴とする半導体装置。前記第2半導体膜は、前記第1半導体膜と前記第1半導体膜上の第3半導体膜との積層膜であることを特徴とする請求項23記載の半導体装置。前記第3絶縁膜は、前記第1絶縁膜と前記第1絶縁膜上の前記第2絶縁膜との積層膜であることを特徴とする請求項24記載の半導体装置。前記第5素子領域の前記第3半導体膜の側壁に絶縁性の側壁膜を有することを特徴とする請求項24記載の半導体装置。前記第1素子領域および前記第2素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第4絶縁膜まで達するMISFETがそれぞれ形成されていることを特徴とする請求項23記載の半導体装置。前記第3素子領域および前記第4素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第4絶縁膜まで達しないMISFETがそれぞれ形成されていることを特徴とする請求項23記載の半導体装置。前記第5素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第4絶縁膜まで達しないMISFETが形成されていることを特徴とする請求項28記載の半導体装置。本発明者は、上記移動体通信装置に用いられる半導体装置デバイスの研究開発に従事している。中でも上記アンテナスイッチ回路を、SOI基板を用いて形成した半導体装置の性能向上について検討している。しかしながら、上記移動体通信装置において、上記アンテナスイッチ回路は、重要な素子であるが、上記移動体通信装置においては、追って詳細に説明するように、種々の素子が用いられる。これら多種の素子を同一のSOI基板上に形成することは、有用な技術であり、半導体装置の特性の向上の他、上記移動体通信装置の小面積化や軽量化また、消費電力の低減やコストの面においても、非常に有効な技術ある。また、多種の素子を同一のSOI基板上に形成した半導体装置の要望も大きい。そこで、本発明は、特性の良好な半導体装置をSOI基板上に形成する半導体装置の製造方法を提供することを目的とする。特に、SOI基板上に薄膜半導体領域のみならず、厚膜半導体領域を設け、これらの領域に異なる半導体素子を形成する半導体装置の製造方法を提供することを目的とする。また、SOI基板に形成される半導体装置の特性の向上を図ることを目的とする。本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、第1膜厚の第1半導体膜を有する薄膜領域と、上記第1膜厚より厚い第2膜厚の第2半導体膜を有する厚膜領域とを有する半導体装置の製造方法である。また、上記薄膜領域中に形成された第1素子領域、第2素子領域、および上記第1素子領域と上記第2素子領域との間を分離する第1分離領域を有し、上記厚膜領域中に形成された第3素子領域、第4素子領域、および上記第3素子領域と第4素子領域との間を分離する第2分離領域を有する半導体装置の製造方法である。そして、a支持基板上に第1絶縁膜を介して上記第1膜厚の第1半導体膜が形成された基板を準備する工程と、b上記基板の第1分離領域および第2分離領域の上記第1膜厚の第1半導体膜中に第2絶縁膜を形成する工程と、を有する。さらに、c上記薄膜領域に第3絶縁膜を形成する工程と、d上記第3絶縁膜から露出した、上記第3素子領域および第4素子領域の上記第1膜厚の第1半導体膜上に、それぞれ第3半導体膜を形成する工程と、e上記第3素子領域および第4素子領域の上記第3半導体膜間に、第4絶縁膜を形成する工程と、を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第1素子領域、第2素子領域、および上記第1素子領域と上記第2素子領域との間を分離する第1絶縁膜よりなる第1分離領域と、第3素子領域、第4素子領域、および上記第3素子領域と上記第4素子領域との間を分離する第2絶縁膜よりなる第2分離領域と、を有する。さらに、上記第2素子領域と上記第4素子領域との間に位置する第5素子領域と、上記第5素子領域と上記第4素子領域との間を分離する第3絶縁膜よりなる第3分離領域と、を有する。さらに、上記第1素子領域および上記第2素子領域は、第4絶縁膜上に配置された第1膜厚の第1半導体膜を有し、上記第3素子領域、上記第4素子領域および上記第5素子領域は、第4絶縁膜上に配置された上記第1膜厚より厚い第2膜厚の第2半導体膜を有する。そして、上記第3絶縁膜の厚さは、上記第1絶縁膜の厚さより大きく、上記第2絶縁膜の厚さより小さい。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を形成することができる。特性の良好な半導体装置を簡易な工程で形成することができる。また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図1~図17は、本実施の形態の半導体装置の製造工程を示す要部断面図である。[構造説明]まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図16を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。本実施の形態の半導体装置は、薄膜領域TA1と厚膜領域TA2を有するSOI基板1に形成された複数のMISFETMetalInsulatorSemiconductorFieldEffectTransistor、TA、TB、TC、TD、TE、TFを有する。薄膜領域TA1においては、SOI基板1のシリコン層薄膜半導体領域1cに、MISFETTA、TB、TCが形成されている。また、厚膜領域TA2においては、SOI基板1のシリコン層薄膜半導体領域1c上に配置されたシリコン膜半導体領域7に、MISFETTD、TE、TFが形成されている。言い換えれば、薄膜領域TA1においては、SOI基板1のシリコン層薄膜半導体領域1cが素子領域として使用され、厚膜領域TA2においては、SOI基板1上のシリコン膜7もしくは、シリコン膜7とシリコン層1cとの積層膜が素子領域として使用される。薄膜領域TA1のうち、MISFETTAが形成される領域を素子領域1Aと、MISFETTBが形成される領域を素子領域1Bと、MISFETTCが形成される領域を素子領域1Cとする。厚膜領域TA2のうち、MISFETTDが形成される領域を素子領域1Dと、MISFETTEが形成される領域を素子領域1Eと、MISFETTFが形成される領域を素子領域1Fとする。また、厚膜領域TA2と薄膜領域TA1との境界に隣接する領域ここでは、素子領域1Cと1Dを境界領域BAと言うことがある。以下、各MISFETTA、TB、TC、TD、TE、TFについて説明する。MISFETTAは、薄膜領域SOI領域TA1に形成され、ソースドレイン領域21A、25Aが、絶縁層埋め込み絶縁層、BOX1bまで達しているnチャネル型のMISFETである。言い換えれば、完全空乏型のnチャネル型のMISFETである。このMISFETTAは、例えば、アンテナスイッチ用のMISFETとして使用される。また、このMISFETTAは、シリコン層薄膜半導体領域1c上にゲート絶縁膜15Aを介して配置されたゲート電極GAと、ゲート電極GAの両側のシリコン層1c中に配置されたLDD構造のソースドレイン領域21A、25Aとを有する。このソースドレイン領域は、n-型半導体領域低濃度n型不純物領域21Aとn型半導体領域高濃度n型不純物領域25Aとで構成され、n-型半導体領域21Aは、n型半導体領域25Aよりn型不純物の濃度が低い領域である。MISFETTBは、薄膜領域SOI領域TA1に形成され、ソースドレイン領域21B、25Bが、絶縁層埋め込み絶縁層、BOX1bまで達しているpチャネル型のMISFETである。言い換えれば、完全空乏型のpチャネル型のMISFETである。このMISFETTBは、例えば、アンテナスイッチ用のMISFETとして使用される。また、このMISFETTBは、シリコン層薄膜半導体領域1c上にゲート絶縁膜15Bを介して配置されたゲート電極GBと、ゲート電極GBの両側のシリコン層1c中に配置されたLDD構造のソースドレイン領域21B、25Bとを有する。このソースドレイン領域は、p-型半導体領域低濃度p型不純物領域21Bとp型半導体領域高濃度n型不純物領域25Bとで構成され、p-型半導体領域21Bは、p型半導体領域25Bよりp型不純物の濃度が低い領域である。MISFETTCは、薄膜領域SOI領域TA1に形成され、ソースドレイン領域21C、25Cが、絶縁層埋め込み絶縁層、BOX1bまで達しているnチャネル型のMISFETである。言い換えれば、完全空乏型のnチャネル型のMISFETである。このMISFETTCが形成される領域は、薄膜領域TA1であるが、後述する厚膜領域TA2との境界に隣接する領域境界領域BAに位置する。このような領域に形成されるMISFETTCとしては、例えば、アナログ回路用のMISFET、より具体的には、ESDElectroStaticDischarge回路用のMISFETとして使用することができる。ESD回路は、静電気放電による半導体素子の破壊を防止するための回路である。このMISFETTCは、シリコン層薄膜半導体領域1c上にゲート絶縁膜15Cを介して配置されたゲート電極GCと、ゲート電極GCの両側のシリコン層1c中に配置されたLDD構造のソースドレイン領域21C、25Cとを有する。このソースドレイン領域は、n-型半導体領域低濃度n型不純物領域21Cとn型半導体領域高濃度n型不純物領域25Cとで構成され、n-型半導体領域21Cは、n型半導体領域25Cよりn型不純物の濃度が低い領域である。MISFETTDは、厚膜領域バルク領域TA2に形成され、ソースドレイン領域21D、25Dが、絶縁層埋め込み絶縁層、BOX1bまで達していないnチャネル型のMISFETである。言い換えれば、ソースドレイン領域21D、25Dの下方には、シリコン膜半導体領域7およびシリコン層薄膜半導体領域1cを介して絶縁層埋め込み絶縁層、BOX1bが位置する。このMISFETTCが形成される領域は、厚膜領域TA2であるが、後述する薄膜領域TA1との境界に隣接する領域境界領域BAに位置する。このような領域に形成されるMISFETTDとしては、例えば、アナログ回路用のMISFET、より具体的には、ESD回路用のMISFETとして使用することができる。このMISFETTDは、シリコン層薄膜半導体領域1c上にゲート絶縁膜15Dを介して配置されたゲート電極GDと、ゲート電極GDの両側のシリコン層薄膜半導体領域1c中に配置されたLDD構造のソースドレイン領域21D、25Dとを有する。このソースドレイン領域は、n-型半導体領域低濃度n型不純物領域21Dとn型半導体領域高濃度n型不純物領域25Dとで構成され、n-型半導体領域21Dは、n型半導体領域高濃度n型不純物領域25Dよりn型不純物の濃度が低い領域である。MISFETTEは、厚膜領域バルク領域TA2に形成され、ソースドレイン領域21E、25Eが、絶縁層埋め込み絶縁層、BOX1bまで達していないnチャネル型のMISFETである。言い換えれば、ソースドレイン領域21E、25Eの下方には、シリコン膜半導体領域7およびシリコン層薄膜半導体領域1cを介して絶縁層埋め込み絶縁層、BOX1bが位置する。このMISFETTEは、例えば、例えば、アナログ回路用のMISFETとして使用することができる。このMISFETTEは、シリコン膜半導体領域7上にゲート絶縁膜15Eを介して配置されたゲート電極GEと、ゲート電極GEの両側のシリコン膜半導体領域7中に配置されたLDD構造のソースドレイン領域21E、25Eとを有する。このソースドレイン領域は、n-型半導体領域低濃度n型不純物領域21Eとn型半導体領域高濃度n型不純物領域25Eとで構成され、n-型半導体領域21Eは、n型半導体領域25Eよりn型不純物の濃度が低い領域である。MISFETTFは、厚膜領域バルク領域TA2に形成され、ソースドレイン領域21F、25Fが、絶縁層埋め込み絶縁層、BOX1bまで達していないnチャネル型のMISFETである。言い換えれば、ソースドレイン領域21F、25Fの下方には、シリコン膜半導体領域7およびシリコン層薄膜半導体領域1cを介して絶縁層埋め込み絶縁層、BOX1bが位置する。このMISFETTFは、例えば、デジタル回路用のMISFETとして使用することができる。このMISFETTFは、シリコン膜半導体領域7上にゲート絶縁膜15Fを介して配置されたゲート電極GFと、ゲート電極GFの両側のシリコン膜半導体領域7中に配置されたLDD構造のソースドレイン領域21F、25Fとを有する。このソースドレイン領域は、n-型半導体領域低濃度n型不純物領域21Fとn型半導体領域高濃度n型不純物領域25Fとで構成され、n-型半導体領域21Fはn型半導体領域25Fよりn型不純物の濃度が低い領域である。また、デジタル回路用のMISFETの特徴として比較的ゲート長チャネル長が短く、また、短チャネル効果の低減のためハロー領域23Fを有することがある。具体的には、MISFETTFのゲート長は、MISFETTEのゲート長より短い。また、MISFETTFのゲート長は、MISFETTDのゲート長より短い。また、MISFETTFのゲート長は、MISFETTCのゲート長より短い。また、MISFETTFのゲート長は、MISFETTAのゲート長より短い。また、ハロー領域23Fは、LDD構造のソースドレイン領域21F、25Fの低濃度不純物領域ここでは、n-型半導体領域21Fの下部に、配置される不純物領域である。不純物の導電型は、ソースドレイン領域と逆導電型ここでは、p型である。このp型のハロー領域23Fにより、MISFETTFのソース、ドレイン領域21F、25Fからチャネル領域への不純物の広がりが抑制され、短チャネル効果が抑制される。また、デジタル回路用のMISFETTFは、アナログ回路用のMISFETTD、TEと比較し、n-型半導体領域低濃度n型不純物領域21Fと、n型半導体領域高濃度n型不純物領域25Fとの濃度差が小さい。例えば、n-型半導体領域21Fは、n型半導体領域25Fの10分の1以上の濃度であるのに対し、アナログ回路用のMISFET例えば、TDのn型半導体領域25Dは、n-型半導体領域21Dの10倍以上の濃度であることが多い。次いで、各MISFETTA、TB、TC、TD、TE、TFが形成される素子領域1A、1B、1C、1D、1E、1F間の分離について説明する。MISFETTAが配置される素子領域1AとMISFETTBが配置される素子領域1Bとの間分離領域2ABは、シリコン層半導体領域1c中に設けられた素子分離絶縁膜3により素子分離されている。また、MISFETTBが配置される素子領域1BとMISFETTCが配置される素子領域1Cとの間分離領域2BCは、シリコン層半導体領域1c中に設けられた素子分離絶縁膜3により素子分離されている。また、MISFETTCが配置される素子領域1CとMISFETTDが配置される素子領域1Dとの間分離領域2CDは、シリコン層半導体領域1c中に設けられた素子分離絶縁膜3により素子分離されている。また、素子領域1Dの素子領域1C側の側壁には、サイドウォール膜側壁膜、側壁絶縁膜11sが配置されている。また、MISFETTDが配置される素子領域1DとMISFETTEが配置される素子領域1Eとの間分離領域2DEは、シリコン膜半導体領域7間に設けられた素子分離絶縁膜11により素子分離されている。例えば、MISFETTDおよびMISFETTEは、双方ともアナログ回路用のMISFETであり、相互の干渉による不具合が少ないため、素子領域1Dと素子領域1Eとの間は、部分分離となっている。この部分分離とは、素子分離絶縁膜11が絶縁層1bまで到達しておらず、その下部にシリコン層1cなどの半導体領域が残存している素子分離をいう。また、MISFETTEが配置される素子領域1EとMISFETTFが配置される素子領域1Fとの間分離領域2EFは、シリコン膜半導体領域7間に設けられた素子分離絶縁膜11とシリコン層半導体領域1c中に設けられた素子分離絶縁膜3との積層膜により素子分離されている。例えば、MISFETTEは、アナログ回路用のMISFETであり、MISFETTFは、デジタル回路用のMISFETであり、相互の干渉による不具合が大きいため、素子領域1Eと素子領域1Fとの間は、完全分離となっている。この完全分離とは、素子分離絶縁膜ここでは、11および3が、絶縁層1bまで到達している素子分離をいう。なお、本明細書において、本実施の形態において示すMISFETTA、TB、TC、TD、TE、TFのうち、ソースドレイン領域が、絶縁層1bまで達しているMISFETTA、TB、TCをSOI-MISと、ソースドレイン領域が、絶縁層1bまで達していないMISFETTD、TE、TFをバルクMISと言うことがある。また、MISは、MISFETを意味するものとする。このように、本実施の形態の半導体装置によれば、薄膜領域SOI領域TA1と厚膜領域バルク領域TA2とを同一基板上に形成できる。言い換えれば、SOI-MISTA、TB、TCとバルクMISTD、TE、TFとを同一基板上に形成することができる。また、バルクMISTD、TE、TFの特性に応じて、その素子間の素子分離の形態部分分離とするか、完全分離とするかを好適化することができる。ここで、上記においては、薄膜領域SOI領域TA1に、SOI-MISTA、TB、TCを、厚膜領域バルク領域TA2に、バルクMISTD、TE、TFを配置したが、各領域に他の素子を配置してもよい。上記薄膜領域TA1および厚膜領域TA2に配置して好適な素子の特性について以下に説明する。薄膜領域TA1においては、寄生容量が小さいため、高速動作やRFRadioFrequency動作の特性が良好となる。よって、これらの特性が要求される各種素子に用いることができる。例えば、完全空乏型FullyDepletedSiliconOnInsulator:FDSOIのMIS、具体的には、上記アンテナスイッチ回路用のMISFETを形成することができる。また、厚膜領域TA2と比較して耐圧が小さく、ウエル抵抗基板抵抗、素子領域の抵抗が高いため、例えば、低電圧用の素子、具体的には、低電圧用例えば、ゲート電圧が3.3V以下のMISFETや、寄生容量が小さい微細なMISFET例えば、ゲート長が0.35μm未満のMISFETを形成することができる。また、厚膜領域TA2においては、耐圧を大きくできるため、例えば、高耐圧の素子、具体的には、高い電位例えば、5.0V以上のゲート電圧が印加される高耐圧のMISFET、より具体的には、上記アナログ回路用のMISFETを形成することができる。また、高耐圧のMISFETは、耐圧の維持のため、ゲート絶縁膜の膜厚が比較的大きく、例えば、6nm以上である。この他、高耐圧の素子として、LDMOSLaterallyDiffusedMOS:横方向拡散MOSトランジスタなどの素子を厚膜領域TA2に形成することができる。また、容量素子MIS容量なども厚膜領域TA2に形成することが好ましい。詳細は、後述の実施の形態3において説明する。また、MIS容量の他、ショットキーバリアダイオードSchottkyBarrierdiodeやバラクタダイオードvaractordiodeなどの半導体素子も厚膜領域TA2に形成する方が容易である。また、もちろん、一般的なアナログ回路やロジック回路を構成するMISFETを厚膜領域TA2に形成することもできる。例えば、上記ロジック回路用のMISFETを形成することができる。前述したように、ロジック回路を構成するMISFETは、アナログ回路を構成するMISFETより微細に形成される。このような微細なロジック回路用のMISFET例えば、ゲート長が0.3μm未満のMISFETを形成することができる。また、薄膜領域TA1と厚膜領域TA2との境界領域例えば、素子領域1Cや1Dにおいては、アナログ回路の一種である上記ESD回路ESD保護回路用のMISFETを形成することができる。[製法説明]次いで、図1~図17を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。<素子分離工程>まず、図1に示す、SOI基板1を準備する。SOI基板1は、シリコン単結晶半導体膜よりなる支持基板1aと、この支持基板1a上に形成された絶縁層埋め込み絶縁層、BOX1bと、絶縁層1b上に形成されたシリコン層薄膜半導体膜、薄膜半導体領域1cから構成されている。このSOI基板は、この段階では、上面からの平面視において略円形状の薄い板ウエハ状である。また、シリコン層1cの膜厚は、150~20μm程度である。次に、図2に示すように、SOI基板1のシリコン層1c中に素子分離絶縁膜3を形成する。ここでは、SOI基板1の分離領域2AB、2BC、2CDおよび2EFに素子分離絶縁膜3を形成する。素子分離絶縁膜3は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばLOCOSlocalOxidationofsilicon法やSTIshallowtrenchisolation法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域を形成している。即ち、SOI基板1のシリコン層1cにフォトリソグラフィ技術およびエッチング技術を使用して、分離領域2AB、2BC、2CDおよび2EFに、素子分離溝を形成する。ここでは、素子分離溝の底部は、絶縁層1bまで到達している。フォトリソグラフィ技術とは、被エッチング膜ここでは、シリコン層1c上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光現像することにより所望の形状のフォトレジスト膜マスク膜を形成する技術をいう。また、被エッチング膜ここでは、シリコン層1cを除去することをエッチングといい、ここでは、フォトレジスト膜をマスクに下層の被エッチング膜ここでは、シリコン層1cが除去されるため、被エッチング膜を選択的に除去することができる。なお、エッチング工程の後、フォトレジスト膜はアッシング処理などにより除去される。次いで、SOI基板1上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をCVDChemicalVaporDeposition;化学気相成長法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨CMP;chemicalmechanicalpolishing法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。また、LOCOS法では、まず、フォトリソグラフィ技術およびエッチング技術を使用して、分離領域2AB、2BC、2CDおよび2EFに開口を有する窒化シリコン膜を形成する。次いで、当該膜をマスクとしてシリコン層1cを熱酸化することにより、分離領域2AB、2BC、2CDおよび2EFに酸化シリコン膜熱酸化膜を形成する。なお、素子分離溝の深さ素子分離絶縁膜3は、前述のとおり素子間の干渉を防止できる程度の深さであればよく、必ずしも、素子分離絶縁膜3が絶縁層1bまで到達している必要はない。前述したとおり、本明細書においては、絶縁層1bまで到達している素子分離を完全分離と、また、絶縁層1bまで到達しておらず、素子分離の下部にシリコン層1cなどの半導体領域が残存している素子分離を部分分離という。即ち、上記素子分離絶縁膜3は、完全分離でも部分分離でもよく、例えば、上記LOCOS法により素子分離絶縁膜3を形成した場合には、部分分離となることが多い。次いで、図3に示すように、SOI基板1上に選択エピタキシャル成長用のハードマスクマスク膜5として、酸化シリコン膜などの絶縁膜第3絶縁膜をCVD法などで堆積し、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜を選択的に除去するパターニングすることにより、薄膜領域TA1および分離領域2DEにのみハードマスク5を残存させる。次いで、図4に示すように、ハードマスク5および分離領域2FEの素子分離絶縁膜3をマスクとして、露出した素子領域1D、1Eおよび1Fのシリコン層1cからシリコン膜半導体領域7を、エピタキシャル成長させる。シリコン膜7の膜厚は、100~500μm程度である。このように、薄膜領域TA1および後述する厚膜領域TA2において素子分離11を形成するものの部分分離でもよい領域をハードマスク5で覆うことにより、必要な領域ここでは、素子領域1D、1Eおよび1Fにのみ、シリコン膜7を選択的にエピタキシャル成長させることができる。これにより、素子領域1D、1Eおよび1Fには、シリコン層1cとシリコン膜7との積層膜が形成される。また、厚膜領域TA2において、ハードマスク5で覆われた分離領域2DEおよび素子分離絶縁膜3が露出している分離領域2EF上には、シリコン膜7がエピタキシャル成長しないので、これらの領域2DE、2EFには、分離溝凹部9が形成される。即ち、上記選択エピタキシャル成長工程により、素子領域1D、1Eおよび1Fには、シリコン層1cとシリコン膜7との積層膜厚膜半導体領域が形成されるとともに、分離領域2DEおよび2EFには、分離溝9を形成することができる。次いで、ハードマスク5をエッチングにより除去した後、分離溝9内に絶縁膜を埋め込むことにより素子分離絶縁膜11を形成する。例えば、図5に示すように、SOI基板1上に、分離溝9を埋め込む程度の膜厚で、酸化シリコン膜などの素子分離絶縁膜11をCVD法などを用いて堆積し、図6に示すように、分離溝9以外の酸化シリコン膜を異方性エッチング異方的なエッチングにより除去する。これにより、分離溝9内に酸化シリコン膜素子分離絶縁膜11を埋め込むことができる。なお、素子分離絶縁膜3と同様に、CMP法やエッチバック法を用いて分離溝9以外の酸化シリコン膜を除去することにより、素子分離絶縁膜11を形成してもよい。但し、上記異方性エッチングを行った場合、素子領域1Dのシリコン膜7の薄膜領域TA1側の側壁に、サイドウォール膜側壁膜、側壁絶縁膜11sを形成することができる。よって、薄膜領域TA1と厚膜領域TA2との境界部における段差がサイドウォール膜11sにより軽減される。その結果、後述するように、薄膜領域TA1と厚膜領域TA2との境界部近傍の領域である素子領域1Cおよび1Dを、素子領域として使用する場合において、上記段差による不具合を軽減することができる。例えば、導電性膜後述のゲート電極GA等を構成する多結晶シリコン膜17の残渣が、上記段差に残存し、素子間のショートなどの欠陥の要因となることを防止することができる。なお、前述したとおり、ここでは、素子領域1C、分離領域2CDおよび素子領域1Dを境界領域BAと呼ぶ。以上の工程により、シリコン層1cが素子分離絶縁膜3により複数の素子領域ここでは、1A、1B、1Cに区画され、また、シリコン層1cとシリコン膜7の積層膜が、素子分離絶縁膜3と11との積層膜により複数の素子領域ここでは、1D、1E、1Fに区画される。各素子領域1A、1B、1C、1D、1E、1Fは、例えば、上面からの平面視において、略矩形の領域であり、当該領域を囲むように素子分離絶縁膜3、11、11sも含むが配置される。素子領域を活性領域ということもある。<MIS形成工程>次いで、各素子領域1A、1B、1C、1D、1E、1Fに、MISFETTA、TB、TC、TD、TE、TFを形成する。MISFETの形成方法に制限はないが、例えば、以下の工程により形成することができる。まず、図7に示すように、SOI基板上にフォトレジスト膜PR1を塗布した後、このフォトレジスト膜PR1に対して露光現像処理を施すことにより、素子領域1D、1Eおよび1F上に開口部を形成する。次いで、フォトレジスト膜PR1をマスクにしたイオン注入法により、素子領域1D、1Eおよび1Fに、p型不純物例えば、ホウ素Bを注入する。これにより、素子領域1D、1Eおよび1Fに形成されるnチャネル型のMISFETTD、TE、TFのチャネル濃度が決定される。なお、素子領域1D、1E、1F毎に、注入する不純物濃度を変えてもよい。次に、フォトレジスト膜PR1を除去した後、図8に示すように、SOI基板1上に、素子領域1Aおよび1C上に開口部を有するフォトレジスト膜PR2を形成する。次いで、フォトレジスト膜PR2をマスクにしたイオン注入法により、素子領域1Aおよび1Cに、p型不純物例えば、ホウ素Bを注入する。これにより、素子領域1Aおよび1Cに形成されるnチャネル型のMISFETTA、TCのチャネル濃度が決定される。なお、素子領域1A、1C毎に、注入する不純物濃度を変えてもよい。次に、フォトレジスト膜PR2を除去した後、図9に示すように、SOI基板1上に、素子領域1B上に開口部を有するフォトレジスト膜PR3を形成する。次いで、フォトレジスト膜PR3をマスクにしたイオン注入法により、素子領域1Bに、n型不純物例えば、リンPを注入する。これにより、素子領域1Bに形成されるpチャネル型のMISFETTBのチャネル濃度が決定される。次に、フォトレジスト膜PR3を除去した後、図10に示すように、SOI基板1上にゲート絶縁膜15を形成し、さらに、ゲート絶縁膜15の上部に、多結晶シリコン膜17を形成する。ゲート絶縁膜15の形成方法に制限はないが、例えば、シリコン層1cおよびシリコン膜7の表面を熱酸化することにより形成する。この場合、ゲート絶縁膜15は、酸化シリコン膜により構成される。ゲート絶縁膜15としては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、高誘電率膜いわゆる、highk膜をゲート絶縁膜15として用いてもよい。ここでいう、高誘電率膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。例えば、酸化ハフニウム膜HfO2膜、ハフニウムアルミネート膜、HfON膜ハフニウムオキシナイトライド膜、HfSiO膜ハフニウムシリケート膜、HfSiON膜ハフニウムシリコンオキシナイトライド膜、HfAlO膜のようなハフニウム系絶縁膜をゲート絶縁膜15として用いることができる。また、ハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜などをゲート絶縁膜15として用いることができる。また、熱酸化法の他、CVD法などの他の成膜方法を用いてゲート絶縁膜15を形成してもよい。このゲート絶縁膜15は、各素子領域1A、1B、1C、1D、1E、1Fにおいて、MISFETTA、TB、TC、TD、TE、TFを構成するゲート絶縁膜15A、15B、15C、15D、15E、15Fとなる。よって、MISFETの特性に応じてゲート絶縁膜15の膜厚や膜種を変えてもよい。即ち、上記素子領域毎にゲート絶縁膜15を形成し、ゲート絶縁膜15A、15B、15C、15D、15E、15Fの膜厚や膜種を代えてもよい。ゲート絶縁膜15上の多結晶シリコン膜17は、例えば、CVD法を使用して形成することができる。なお、各MISFETTA、TB、TC、TD、TE、TFの特性に応じて、ゲート電極GA、GB、GC、GD、GE、GF中に不純物を注入してもよい。即ち、多結晶シリコン膜17の所望の素子領域1A、1B、1C、1D、1E、1Fのいずれか上に、開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜をマスクに多結晶シリコン膜17中に不純物を注入する。これにより、多結晶シリコン膜17中の所望の領域に不純物を注入することができる。nチャネル型のMISFETのゲート電極に、n型の不純物pチャネル型のMISFETの場合には、p型の不純物を注入することで、しきい値電圧を低減することができる。但し、素子領域1A、1Bに形成されるMISFETTA、TBのゲート電極GA、GBには、不純物を注入しない。これらのMISFETTA、TBの閾値電圧は、例えば、ゲート電極直下の半導体層に打ち込む不純物で調整することができる。次に、多結晶シリコン膜17上に、キャップ絶縁膜19として、例えば、酸化シリコン膜をCVD法で堆積する。次いで、キャップ絶縁膜19上に、フォトレジスト膜図示せずを塗布し、露光現像処理を施すことにより、ゲート電極GGA、GB、GC、GD、GE、GFの形成予定領域に、フォトレジスト膜を残存させる。ここで、露光工程においては、露光光をレンズを介してフォトレジスト膜に照射するが、より微細なパターンを形成する素子領域1Fが位置する上層領域ここでは、素子領域1D、1E、1Fを基準として、焦点を定める。即ち、上層領域ここでは、素子領域1D、1E、1Fと、下層領域ここでは、素子領域1A、1B、1Cにおては、高低差が生じているため、同一の露光工程で露光を行った場合、高低差により焦点の位置がずれることとなる。この際、より微細なパターンを形成する領域において焦点が合うように露光光を調整することで、解像度が向上し、微細加工を良好に行うことができる。露光光の焦点の合い具合を、ここでは、照射焦度という。即ち、露光工程における露光光の照射焦度を、下層領域ここでは、素子領域1A、1B、1Cより上層領域ここでは、素子領域1D、1E、1Fにおいて合わせることにより、SOI基板1の表面全体露光対象領域全体において、露光精度解像度を向上させることができる。なお、必要に応じて、キャップ絶縁膜19上に、反射防止膜図示せずを形成し、さらに、その上部に、フォトレジスト膜を形成してもよい。次いで、図11に示すように、上記フォトレジスト膜をマスクに、キャップ絶縁膜19および多結晶シリコン膜17をエッチングすることにより、各素子領域1A、1B、1C、1D、1E、1Fに、ゲート電極GA、GB、GC、GD、GE、GFを形成する。この後、上記フォトレジスト膜を除去する。ここで、素子領域1Fに形成されるゲート電極GFのゲート長は、比較的小さく形成される。具体的には、ゲート電極GFのゲート長は、ゲート電極GAのゲート長より小さい。同様に、ゲート電極GFのゲート長は、ゲート電極GB、GC、GD、GEのいずれのゲート長よりも小さい。なお、ここでは、ゲート電極GA、GB、GC、GD、GEのゲート長をほぼ同じに形成したが、各MISFETの特性に応じてこれらのゲート電極Gのゲート長を異なるものとしてもよい。但し、ゲート電極GFのゲート長が、ゲート電極GA、GB、GC、GD、GEのいずれのゲート長よりも小さいという傾向は変わらない。次いで、図12に示すように、素子領域1B上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜19をマスクに、ゲート電極GBの両側にp型不純物をイオン注入することにより、p-型半導体領域低濃度p型不純物領域21Bを形成する。この後、上記フォトレジスト膜を除去する。次いで、素子領域1Aおよび1C上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜19をマスクに、ゲート電極GAおよびGCのそれぞれ両側にn型不純物をイオン注入することにより、n-型半導体領域低濃度n型不純物領域21Aおよび21Cを形成する。この後、上記フォトレジスト膜を除去する。次いで、図13に示すように、素子領域1Dおよび1E上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜19をマスクに、ゲート電極GDおよびGEのそれぞれの両側にn型不純物をイオン注入することにより、n-型半導体領域低濃度n型不純物領域21Dおよび21Eを形成する。この後、上記フォトレジスト膜を除去する。次いで、図14に示すように、素子領域1F上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜19をマスクに、ゲート電極GFの両側にn型不純物をイオン注入することにより、n-型半導体領域低濃度n型不純物領域21Fを形成する。また、SOI基板1の主面に対して斜め方向からp型の不純物をイオン注入することによって、n-型半導体領域21Fの下部にp型のハロー領域p型不純物領域23Fを形成する。このp型のハロー領域23Fは、前述したとおり、必ずしも形成する必要はないが、これを形成した場合は、MISFETのソース、ドレイン領域からチャネル形成領域への不純物の広がりが抑制され、短チャネル効果が抑制される。よって、しきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜を除去する。以上の工程により、各素子領域1A、1B、1C、1D、1E、1Fに、低濃度の不純物領域21A、21B、21C、21D、21E、21Fおよびハロー領域23Fが形成される。なお、これらの領域の形成順序は上記の工程順に制限されず、適宜変更可能である。次いで、図15に示すように、SOI基板1上に絶縁膜として、例えば、酸化シリコン膜をCVD法で形成した後、この酸化シリコン膜を異方性エッチングすることにより、サイドウォール膜SWをゲート電極GA、GB、GC、GD、GE、GFのそれぞれの側壁に形成する。なお、ここでは、サイドウォール膜SWは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール膜SWを形成してもよい。また、素子領域1A、1B、1C、1D、1E、1F毎に、サイドウォール膜SWの膜厚を変えてもよい。ここで言うサイドウォール膜SWの膜厚は、ゲート長方向の膜厚を意味する。後述するように、サイドウォール膜SWの膜厚は、ゲート電極GA、GB、GC、GD、GE、GFの端部と高濃度不純物領域との距離を規定するものであるため、MISFETの特性に応じてサイドウォール膜SWの膜厚を変えてもよい。サイドウォール膜SWの膜厚を薄く形成する領域においては、膜厚の薄い酸化シリコン膜を形成した後、異方性エッチングを行えば良い。また、サイドウォール膜SWの膜厚を厚く形成する領域においては、膜厚の厚い酸化シリコン膜を形成した後、異方性エッチングを行えば良い。また、窒化シリコン膜などによる第1のサイドウォール膜を形成した後、さらに、その側壁に、酸化シリコン膜などによる第2のサイドウォール膜を形成し、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール膜とすることで、サイドウォール膜SWの膜厚を厚くしてもよい。次いで、素子領域1B上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜19およびサイドウォール膜SWをマスクに、ゲート電極GBの両側にp型不純物をイオン注入することにより、p型半導体領域高濃度p型不純物領域25Bを形成する。この後、上記フォトレジスト膜を除去する。次いで、素子領域1Aおよび1C上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜19およびサイドウォール膜SWをマスクに、ゲート電極GAおよびGCのそれぞれ両側にn型不純物をイオン注入することにより、n型半導体領域高濃度n型不純物領域25Aおよび25Cを形成する。この後、上記フォトレジスト膜を除去する。次いで、図16に示すように、素子領域1Dおよび1E上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜19およびサイドウォール膜SWをマスクに、ゲート電極GDおよびGEのそれぞれの両側にn型不純物をイオン注入することにより、n型半導体領域高濃度n型不純物領域25Dおよび25Eを形成する。この後、上記フォトレジスト膜を除去する。次いで、素子領域1F上に開口部を有するフォトレジスト膜図示せずを形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜19およびサイドウォール膜SWをマスクに、ゲート電極GFの両側にn型不純物をイオン注入することにより、n型半導体領域高濃度n型不純物領域25Fを形成する。この後、上記フォトレジスト膜を除去する。以上の工程により、各素子領域1A、1B、1C、1D、1E、1Fに、高濃度の不純物領域25A、25B、25C、25D、25E、51Fが形成される。なお、これらの領域の形成順序は上記の工程順に制限されず、適宜変更可能である。また、これまでの工程により、LDD構造のソースドレイン領域21A~21F、25A~25Fを有するMISFETTA、TB、TC、TD、TE、TFが形成される。その後、必要に応じてソース、ドレイン領域21A~21F、25A~25Fおよびゲート電極GA、GB、GC、GD、GE、GF上にシリサイド膜金属と半導体との化合物層、図示せずを形成する。このシリサイド膜としては、コバルトシリサイド膜を形成することができる。このコバルトシリサイド膜は、例えば、キャップ絶縁膜19を除去した後、SOI基板1上にコバルト膜などの金属膜をスパッタリング法などで堆積した後、熱処理を施すことにより、ソース、ドレイン領域21A~21F、25A~25Fとコバルト膜およびゲート電極GA~GFとコバルト膜との接触部においてシリサイド化反応を生じさせることにより形成する。このようなシリサイド膜は、ゲート電極GA、GB、GC、GD、GE、GFやソース、ドレイン領域21A~21F、25A~25Fの低抵抗化のために形成される。次いで、未反応のコバルト膜をエッチングにより除去する。なお、コバルトシリサイド膜に代えて、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜などのコバルト以外の金属とシリコンとの化合物層あるいはプラチナ膜などの金属膜を形成してもよい。<配線形成工程および実装工程>次いで、図17に示すように、SOI基板1の主面上に、層間絶縁膜27として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜CVD法などで堆積する。次いで、層間絶縁膜27の表面を、例えばCMP法などを用いて平坦化する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、ソース、ドレイン領域ここでは、25A~25F上の層間絶縁膜27を選択的に除去することによりコンタクトホール接続孔を形成する。この際、ゲート電極GA、GB、GC、GD、GE、GF上にコンタクトホールを形成してもよい。次いで、コンタクトホール内部を含む層間絶縁膜27上に、バリア膜として、例えば、チタンおよび窒化チタン膜の積層膜をスパッタリング法などを用いて堆積する。次いで、バリア膜上に、導電性膜として、例えば、タングステン膜をCVD法などを用いて堆積し、層間絶縁膜27に形成された不要なバリア膜および導電性膜を、CMP法などを用いて除去することにより、プラグP1を形成する。次いで、層間絶縁膜27およびプラグP1上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより第1層配線M1を形成する。次いで、図示は省略するが、第1層配線M1上に層間絶縁膜、プラグおよび配線の形成を繰り返すことにより第2層配線以降の配線を形成する。さらに、最上層配線上に、保護絶縁膜絶縁膜、パッシベーション膜として、例えば、窒化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、最上層配線の保護絶縁膜を選択的に除去することにより、パッド領域を開口する。次いで、ウエハ状のSOI基板1を切断ダイシングして、略矩形状の複数の半導体チップに分離個片化する。なお、ダイシングの前に、SOI基板1の裏面研削を行い、SOI基板1を薄膜化してもよい。この後、半導体チップを、配線基板などの上に搭載接着、ダイボンディングし、上記パッド領域と配線基板の端子とを金線などからなるワイヤ導電性部材で接続するワイヤボンディング。その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂モールド樹脂を形成し、封止する。以上の工程により、本実施の形態の半導体装置を製造することができる。このように、本実施の形態の半導体装置の製造方法によれば、薄膜領域SOI領域TA1と厚膜領域バルク領域TA2とを同一基板上に形成できる。特に、エピタキシャル成長を用いれば、厚膜領域TA2を簡易な工程で形成することができる。これにより、SOI-MISTA、TB、TCとバルクMISTD、TE、TFとを同一基板上に形成することができる。即ち、多機能な半導体装置を形成することができる。例えば、後述の実施の形態4で詳細に説明するように、複数の機能を有する回路のワンチップ化が可能となる。また、バルクMISTD、TE、TFの特性に応じて、その素子間の素子分離の形態部分分離とするか、完全分離とするかを簡易な工程で好適化することができる。即ち、あらかじめ、厚膜領域TA2において、完全分離を形成したい領域には、エピタキシャル成長の基点となるシリコン層薄膜半導体領域1c中に素子分離絶縁膜3を形成しておけば、この素子分離絶縁膜3上には、エピタキシャル成長が生じないため、当該領域は凹部となり、この後、素子分離絶縁膜11を埋め込むだけで容易に完全分離を形成することが可能となる。また、部分分離を形成すればよい領域においては、薄膜領域TA1上のエピタキシャル成長を阻止するためのハードマスクマスク膜5を利用して、当該領域部分分離を形成すればよい領域上にもハードマスク5を形成しておくことにより、容易に部分分離を形成することができる。なお、本実施の形態においては、素子領域1C、1D、1Eおよび1F等に、形成されるMISFETとして、1つのnチャネル型のMISFETを例示したが、これらの領域に複数のnチャネル型のMISFETを形成してもよい図20参照。また、これらの領域にpチャネル型のMISFETを形成してもよい。このpチャネル型のMISFETの形成工程は、不純物の導電型を逆導電型とする他は、nチャネル型のMISFETの形成工程と同様である。また、素子領域1C、1D、1Eおよび1Fに、相補型のMISFETnチャネル型のMISFETおよびpチャネル型のMISFETを形成してもよい。また、これらのMISFET間の分離として、部分分離又は完全分離を用いてもよい。実施の形態2実施の形態1においては、アナログ回路用のMISFETが形成される素子領域1Eとデジタル回路用のMISFETが形成される素子領域1Fとの間に素子分離絶縁膜3および11の積層膜を設けこれらの領域1E、1F間を完全分離したが、さらに、素子領域1Eと素子領域1Fとの外周を囲むガードリング11gを設けてもよい。以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について説明する。図18~図20は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、素子領域1Eおよび1F以外の構成およびその製造工程については、実施の形態1と同様であるため、その詳細な説明を省略する。[構造説明]まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図20を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。本実施の形態の半導体装置は、実施の形態1と同様に、薄膜領域TA1と厚膜領域TA2を有するSOI基板1に形成された複数のMISFETTA、TB、TC、TD、TE、TFを有する図16参照。このうち、素子領域1Eに配置されるMISFETTEが、ガードリング11gにより囲まれている図20参照。このガードリング11gは、シリコン膜半導体領域7間に配置された絶縁膜素子分離絶縁膜よりなる。例えば、素子領域1Eは、上面からの平面視において、略矩形の領域であり、当該領域の内部に、複数のMISFETTEが形成されている。上記略矩形の領域の外周に、所定の幅のガードリング11gが当該領域を囲むように配置される。このガードリング11gの内部に、複数のMISFETTEが配置される。ガードリング11gの外部から所定の間隔をおいて分離領域2DE、2EFが位置する。なお、ガードリング11gを含む分離領域2DE、2EFで囲まれた領域を素子領域1Eとしてもよい。また、素子領域1Fに配置されるMISFETTFが、ガードリング11gにより囲まれている図20参照。このガードリング11gは、シリコン膜半導体領域7間に配置された絶縁膜素子分離絶縁膜よりなる。素子領域1Eに配置されるMISFETTEは、実施の形態1で詳細に説明したように、ソースドレイン領域21E、25Eが、絶縁層埋め込み絶縁層、BOX1bまで達していないnチャネル型のMISFETであり、例えば、アナログ回路用のMISFETとして使用することができる。例えば、素子領域1Fは、上面からの平面視において、略矩形の領域であり、当該領域の内部に、複数のMISFETTFが形成されている。上記略矩形の領域の外周に、所定の幅のガードリング11gが当該領域を囲むように配置される。このガードリング11gの内部に、複数のMISFETTFが配置される。ガードリング11gの外部から所定の間隔をおいて分離領域2EF、2FGが位置する。なお、ガードリング11gを含む分離領域2EF、2FGで囲まれた領域を素子領域1Fとしてもよい。素子領域1Fに配置されるMISFETTFは、実施の形態1で詳細に説明したように、ソースドレイン領域21F、25Fが、絶縁層埋め込み絶縁層、BOX1bまで達していないnチャネル型のMISFETであり、例えば、デジタル回路用のMISFETとして使用することができる。また、実施の形態1で詳細に説明したように、デジタル回路用のMISFETは種々の特徴を有する。例えば、ゲート長チャネル長が短く、また、短チャネル効果の低減のためハロー領域23Fを有することがある。よって、MISFETTFのゲート長は、MISFETTEのゲート長より短い。また、MISFETTFにおいては、LDD構造のソースドレイン領域21F、25Fの低濃度不純物領域ここでは、n-型半導体領域21Fの下部に、ハロー領域23Fを有する。また、デジタル回路用のMISFETTFは、アナログ回路用のMISFETTD、TEと比較し、n-型半導体領域低濃度n型不純物領域21Fと、n型半導体領域高濃度n型不純物領域25Fとの濃度差が小さい。例えば、n-型半導体領域21Fは、n型半導体領域25Fの10分の1以上の濃度であるのに対し、アナログ回路用のMISFET例えば、TDのn型半導体領域25Dは、n-型半導体領域21Dの10倍以上の濃度であることが多い。以上、詳細に説明したように、本実施の形態の半導体装置によっても、実施の形態1で説明した効果を奏することができる。さらに、素子領域1Eに配置されるMISFETTEおよび素子領域1Fに配置されるMISFETTFを、それぞれ、ガードリング11gで囲んだので、これらのMISFETTE、TFの相互干渉をさらに低減でき、各MISFETを良好に動作させることができる。[製法説明]次いで、図18~図20を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。まず、実施の形態1と同様に、図18に示すSOI基板1を準備する。SOI基板1は、シリコン単結晶よりなる支持基板1aと、この支持基板1a上に形成された絶縁層埋め込み絶縁層、BOX1bと、絶縁層1b上に形成されたシリコン層薄膜半導体領域1cから構成されている。次いで、実施の形態1と同様に、SOI基板1の分離領域2AB、2BC、2CD、2EFのシリコン層半導体領域1c中に素子分離絶縁膜3を形成する。なお、図18~図20においては、分離領域2DEより左側の図示を省略してあるため、上記分離領域としては、分離領域2EFのみ示してある。また、素子領域1Fの右側の分離領域2FGを記載してある。この分離領域2FGは、完全分離される領域である。次いで、SOI基板1上に選択エピタキシャル成長用のハードマスクマスク膜5として、酸化シリコン膜をCVD法などで堆積し、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜を選択的に除去することにより、薄膜領域TA1、図18においては図示せずおよび部分分離を行う分離領域2DEに加え、ガードリング形成領域3GE、3GFに、ハードマスク5を残存させる。次いで、ハードマスク5および分離領域2DE、2EF、2FGの素子分離絶縁膜3をマスクとして、露出したシリコン層1cからシリコン膜半導体領域7を、エピタキシャル成長させる。図18においては、素子領域1Eおよび1Fのシリコン層1cからエピタキシャル成長させたシリコン膜7が示されている。この際、ガードリング形成領域3GE、3GFと分離領域2DE、2EF、2FGとの間にも、シリコン膜半導体領域7が、エピタキシャル成長する。このように、実施の形態1で説明した部分分離でもよい領域2DEに加えガードリング形成領域3GE、3GFをハードマスク5で覆うことにより、必要な領域図18においては、素子領域1Eおよび1Fに、シリコン膜7を選択的にエピタキシャル成長させることができる。これにより、素子領域1Eおよび1Fには、シリコン層1cとシリコン膜7との積層膜が形成される。また、厚膜領域TA2において、ハードマスク5で覆われたガードリング形成領域3GE、3GF、部分分離を行う分離領域2DEおよび素子分離絶縁膜3が露出している分離領域2EF、2FG上には、シリコン膜7がエピタキシャル成長しないので、これらの領域には、分離溝凹部9が形成される。次いで、実施の形態1と同様に、ハードマスク5をエッチングにより除去した後、図19に示すように、分離溝9内に絶縁膜を埋め込むことにより素子分離絶縁膜11およびガードリング素子分離絶縁膜11gを形成する。例えば、SOI基板1上に、分離溝9を埋め込む程度の膜厚で、酸化シリコン膜をCVD法などを用いて堆積し、分離溝9以外の酸化シリコン膜を異方性エッチングにより除去する。これにより、分離溝9内に酸化シリコン膜を埋め込むことができる。この後、図20に示すように、素子領域図20に示す領域においては、1E、1Fに、MISFET図20に示す領域においては、TE、TFを形成する。MISFETの形成方法に制限はないが、実施の形態1で説明した工程により形成することができる。ここでは、その形成工程の詳細を省略する。上記MISFETTE、TF等を形成した後は、実施の形態1と同様に、シリサイド膜、層間絶縁膜27、プラグP1、第1層配線M1を形成する図17参照。次いで、実施の形態1と同様に、必要に応じてさらに上層の配線を形成した後、最上層配線上に、保護絶縁膜およびパッド領域を形成する。この後、実施の形態1と同様に、SOI基板1を切断ダイシングして複数の半導体チップに分離個片化した後、実装を行う。即ち、半導体チップを配線基板上に搭載し、上記パッド領域と配線基板の端子とを金線などからなるワイヤで接続する。その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂で封止する。以上の工程により、本実施の形態の半導体装置を製造することができる。このように、本実施の形態の半導体装置の製造方法によっても、実施の形態1で説明した効果を奏することができる。さらに、部分分離を形成すればよい領域に加え、ガードリング形成領域において、薄膜領域TA1上のエピタキシャル成長を阻止するためのハードマスクマスク膜5を利用して、当該領域上にもマスクを形成しておくことにより、容易に部分分離2DEとガードリング11gとを形成することができる。なお、本実施の形態においては、素子領域1Eおよび1Fに、形成されるMISFETとして、nチャネル型のMISFETを例示したが、これらの領域にpチャネル型のMISFETを形成してもよい。このpチャネル型のMISFETの形成工程は、不純物の導電型を逆導電型とする他は、nチャネル型のMISFETの形成工程と同様である。また、素子領域1Eおよび1Fに、相補型のMISFETnチャネル型のMISFETおよびpチャネル型のMISFETを形成してもよい。また、これらのMISFET間の分離として、部分分離又は完全分離を用いてもよい。また、ガードリング形成領域3GE、3GFにおいて、あらかじめ、素子分離絶縁膜3を形成しておき、ガードリングを素子分離絶縁膜3および11の積層膜で構成してもよい。実施の形態3本実施の形態においては、厚膜領域TA2にMIS容量容量素子を配置した第1例、および、厚膜領域TA2にLDMOSを配置した第2例について説明する。前述したとおり、厚膜領域TA2においては、耐圧を大きくできるため、例えば、高耐圧の素子として、LDMOSを形成することができる。<第1例>図21は、本実施の形態の半導体装置である厚膜領域にMIS容量を配置した半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、実施の形態1と同様に、薄膜領域TA1と厚膜領域TA2を有するSOI基板1に形成された複数のMISFETTA、TB、TC、TD、TE、TFを有する図16参照。ここで、図21に示すように、本実施の形態の半導体装置においては、厚膜領域TA2の一部である素子領域1Hに、MIS容量が形成されている。MIS容量は、シリコン膜半導体領域7と、シリコン膜7上に配置されたゲート絶縁膜15Hと、ゲート絶縁膜15H上に配置されたゲート電極GHを有する。このMIS容量は、シリコン膜7とゲート電極GHとを容量電極と、ゲート絶縁膜15Hを容量絶縁膜として容量を構成する。シリコン膜7中に、不純物を導入し、当該不純物領域を容量電極としてもよい。また、上記MIS容量の構成部位の製造工程に制限はないが、例えば、MISFETTA、TB、TC、TD、TE、TFの構成部位と同一工程で形成することができる。具体的には、ゲート絶縁膜15A等と同一工程で、ゲート絶縁膜容量絶縁膜15Hを形成することができる。また、ゲート電極GA等と同一工程で、ゲート電極容量電極GHを形成することができる。また、シリコン膜7中に不純物を導入する場合は、ウエル形成工程と同一工程で形成することができる。なお、ウエル形成工程とは、別工程で、不純物を導入してもよい。<第2例>図22は、本実施の形態の半導体装置である厚膜領域にLDMOSを配置した半導体装置の構成を示す要部断面図である。本実施の形態の半導体装置は、実施の形態1と同様に、薄膜領域TA1と厚膜領域TA2を有するSOI基板1に形成された複数のMISFETTA、TB、TC、TD、TE、TFを有する図16参照。ここでは、図22に示すように、厚膜領域TA2の一部である素子領域1Iには、LDMOSが形成されている。LDMOSの構成は多様であるが、例えば、次に示す構成とすることができる。なお、ここでは、便宜上MOSと示したが、ゲート絶縁膜に酸化膜酸化シリコン膜を用いたMOSだけでなく、酸化膜酸化シリコン膜以外の絶縁膜をゲート絶縁膜に用いたMISも含むものとする。本実施の形態のLDMOSは、SOI基板1の素子領域1Iのシリコン膜半導体領域7の主表面に形成され、第1のn-型ドレイン領域110と第2のn-型ドレイン領域113とn型ドレイン領域114とからなるドレイン領域を有する。また、n-型ソース領域111とn型ソース領域115とからなるソース領域、およびこのソース領域と上記ドレイン領域間チャネル領域上にゲート絶縁膜15Iを介して形成されたゲート電極GIとを有する。ここで、LDMOSは、MISFET素子の一種であるが、次のような特徴第1~第3の特徴を有する素子である。第1の特徴として、LDMOSは、短いチャネル長で高電圧動作を可能とするために、ゲート電極GIのドレイン側にLDD領域が形成されている。即ち、LDMOSのドレインは、高不純物濃度のn型領域ここではn型ドレイン領域114と、それよりも低不純物濃度のLDD領域ここでは第1のn-型ドレイン領域110および第2のn-型ドレイン領域113とから構成され、n型領域n型ドレイン領域114はLDD領域を介してゲート電極GIから離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量不純物濃度、およびゲート電極GIの端部とn型ドレイン領域ドレイン高濃度領域114との間の距離は、LDMOSのブレークダウン電圧が最大値となるように最適化することが好ましい。第2の特徴として、LDMOSは、ソース側のソース領域n-型ソース領域111およびn型ソース領域115とチャネル形成領域とに、パンチスルーストッパ用のp型ウエルp型ベース領域107が形成されている。LDMOSのドレイン側ドレイン領域では、このp型ウエル107は、形成されていないか、あるいはチャネル形成領域に近い側のドレイン領域の端部の一部に接するようにしか形成されていない。言い換えれば、ドレイン領域ここでは第1のn-型ドレイン領域110、第2のn-型ドレイン領域113およびn型ドレイン領域114からなるドレイン領域下に、p型ウエル107が形成されていない領域が存在する。また、別の言い方をすれば、少なくとも、ドレインを構成するn型ドレイン領域114の下にはp型ウエル107が形成されない。第3の特徴として、LDMOSは、ソース領域ここではn-型ソース領域111およびn型ソース領域115とドレイン領域ここでは第1のn-型ドレイン領域110、第2のn-型ドレイン領域113およびn型ドレイン領域114とが、ゲート電極GIに対して非対称な構造を有している。特に、LDMOSは、ソース領域を構成するn型ソース領域115とゲート電極GIのソース領域側の端部との距離これをDSとすると、ドレインを構成するn型ドレイン領域114とゲート電極GIのドレイン領域側の端部との距離これをDDとすると、が非対称であり、DS<DDの関係にある。また、LDMOSの構成部位の製造工程に制限はないが、例えば、以下の工程により形成することができる。[製法説明]まず、図22に示すように、実施の形態1と同様に、SOI基板1を準備し、厚膜領域TA2に、素子領域シリコン膜71Iおよびこれを囲む完全分離である分離領域素子分離絶縁膜3および11を形成する。素子領域1Iおよび分離領域は、例えば、実施の形態1の素子領域1Eおよび分離領域2EFと同様に形成することができる。次いで、厚膜領域TA2のシリコン膜半導体領域7にp型の不純物イオンを注入することによりp型ウエル107を形成する。次に、SOI基板1に熱処理を施すことにより、シリコン膜7の表面に酸化シリコン膜などからなるゲート絶縁膜15Iを形成する。次に、ゲート絶縁膜15Iの上部に多結晶シリコン膜を堆積しパターニングすることによりゲート電極GIを形成する。次に、所定の形状のフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、p型ウエル107の一部の表面にヒ素Asなどのn型の不純物をイオン注入することによって、n-型ソース領域111を形成する。次に、ゲート電極GIの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜側壁膜、側壁絶縁膜SW1を形成する。サイドウォール膜SW1は、例えば、SOI基板1上にCVD法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、シリコン膜7の一部にリンPなどのn型の不純物をイオン注入することによって、第1のn-型ドレイン領域第1の低濃度n型ドレイン領域、第1のn型LDD領域110を形成する。第1のn-型ドレイン領域110は、サイドウォール膜SW1に対して自己整合的に形成される。次いで、上記所定の形状のフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、p型ウエル107にホウ素Bなどのp型の不純物をイオン注入することによって、n-型ソース領域111の下部にp型のハロー領域112を形成する。この際、SOI基板1の主面に対して30度の斜め方向から不純物をイオン注入する。このp型のハロー領域112は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制される。よって、しきい値電圧の低下をさらに抑制することができる。次に、ゲート電極GIサイドウォール膜SW1の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜側壁膜、側壁絶縁膜SW2を形成する。サイドウォール膜SW2は、例えば、SOI基板1上にCVD法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、第1のn-型ドレイン領域110の一部にリンPなどのn型の不純物をイオン注入する。これにより、第1のn-型ドレイン領域110の一部には、ゲート電極GIのドレイン側の側壁に形成されたサイドウォール膜SW1、SW2に対して自己整合的に、第2のn-型ドレイン領域第2の低濃度n型ドレイン領域、第2のn型LDDLightlyDopedDrain領域113が形成される。次に、第2のn-型ドレイン領域113の一部とソース領域のp型ウエル107のそれぞれの上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、第2のn-型ドレイン領域113の一部とソース領域のp型ウエル107にヒ素Asなどのn型の不純物をイオン注入する。このイオン注入により、第2のn-型ドレイン領域113の一部には、第2のn-型ドレイン領域113よりも不純物濃度が高く、かつ第2のn-型ドレイン領域113よりもさらにチャネル形成領域から離間したn型ドレイン領域ドレイン高濃度領域、高濃度n型ドレイン領域114が形成される。また、このイオン注入により、p型ウエル107には、n-型ソース領域111よりも不純物濃度が高く、かつn-型ソース領域111よりも底部の位置が深いn型ソース領域115が形成される。n型ソース領域115は、ゲート電極GIの側壁のサイドウォール膜SW2に対して自己整合的に形成される。このため、n型ソース領域115は、ゲート長方向に沿ったサイドウォール膜SW1およびSW2の膜厚に対応する分、チャネル形成領域から離間して形成される。ここまでの工程により、第1のn-型ドレイン領域110と第2のn-型ドレイン領域113とn型ドレイン領域114とからなるドレイン領域、n-型ソース領域111とn型ソース領域115とからなるソース領域、およびゲート電極GIを有するLDMOSが、SOI基板1の素子領域1Iに形成される。この後、実施の形態1の場合と同様に、LDMOS上に、層間絶縁膜27、プラグP1および第1層配線M1等を形成する。このように、厚膜領域TA2には、上記MIS容量やLDMOSを形成することができる。実施の形態4本実施の形態においては、上記実施の形態1~3において説明した半導体装置半導体チップの電子機器への適用例について説明する。上記実施の形態1~3において説明した半導体装置半導体チップの適用機器に制限はないが、例えば、携帯電話機移動体通信装置に適用することができる。図23は、携帯電話機の送受信部の構成を示すブロック図である。図23に示すように、携帯電話機201は、アプリケーションプロセッサ202、メモリ203、ベースバンド部204、RFIC205、電力増幅器206、SAWSurfaceAcousticWaveフィルタ207、アンテナスイッチ208およびアンテナ209を有している。アプリケーションプロセッサ202は、例えば、CPUCentralProcessingUnitから構成され、携帯電話機201のアプリケーション機能を実現する機能を有している。具体的には、メモリ203から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ203は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ202を動作させるプログラムや、アプリケーションプロセッサ202での処理データを記憶するように構成されている。また、メモリ203は、アプリケーションプロセッサ202だけでなく、ベースバンド部204ともアクセスできるようになっており、ベースバンド部204で処理されるデータの記憶にも使用できるようになっている。ベースバンド部204は、中央制御部であるCPUを内蔵し、送信時には、操作部を介したユーザ通話者からの音声信号アナログ信号をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。RFIC205は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器206は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する半導体装置である。SAWフィルタ207は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。アンテナスイッチ208は、携帯電話機201に入力される受信信号と携帯電話機201から出力される送信信号とを分離するためのものであり、アンテナ209は、電波を送受信するためのものである。携帯電話機201は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部204で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、RFIC205に入力する。RFIC205では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数RF周波数の信号に変換する。無線周波数に変換された信号は、RFIC205から電力増幅器RFモジュール206に出力される。電力増幅器206に入力した無線周波数の信号は、電力増幅器206で増幅された後、アンテナスイッチ208を介してアンテナ209より送信される。次に、信号を受信する場合について説明する。アンテナ209により受信された無線周波数の信号受信信号は、アンテナスイッチ208を介してSAWフィルタ207を通過した後、RFIC205に入力する。RFIC205では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、RFIC205からベースバンド部204に出力される。このベースバンド信号がベースバンド部204で処理され、音声信号が出力される。<RFモジュールの構成>上述したように、携帯電話機201から信号を送信する際、電力増幅器206によって信号は増幅された後、アンテナスイッチ208を介してアンテナ209から出力される。この電力増幅器206とアンテナスイッチ208とは例えば、1つのRFモジュールフロントエンドモジュールRFMとして製品化されている。図24は、電力増幅器とアンテナスイッチとをそれぞれ別の半導体チップで構成した比較例のRFモジュールの実装構成を示す斜視図である。図24に示すRFモジュールRFMでは、配線基板WB上に、半導体チップCHP1、半導体チップCHP2および受動部品PCが搭載されている。半導体チップCHP1は、電力増幅器206を構成する高耐圧用のMISやLDMOSなどが形成された半導体チップである。半導体チップCHP2は、例えば、アンテナスイッチを構成するMISFETアンテナスイッチ用のMISFETなどが形成された半導体チップである。受動部品PCは、抵抗素子例えばチップ抵抗、容量素子例えばチップコンデンサまたはインダクタ素子例えばチップインダクタなどの受動素子からなる。配線基板WB上に搭載されている半導体チップCHP1は、配線基板WB上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品PCと接続されている。同様に、配線基板WB上に搭載されている半導体チップCHP2は、配線基板WB上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップCHP1、半導体チップCHP2および受動部品PCが導体パターンを介して電気的に接続され、1つのRFモジュールRFMを構成している。これに対し、上記実施の形態1~3において説明した半導体装置半導体チップを使用すれば、電力増幅器206とアンテナスイッチ208とを同一基板上に形成できるため、半導体チップCHP1と半導体チップCHP2とをワンチップ化することができる。これにより、携帯電話機201の小面積化や軽量化を図ることができる。また、携帯電話機201の消費電力の低減や低コスト化を図ることができる。また、実施の形態3で説明したように、容量素子としてMIS容量なども同一基板上に形成できるため、上記受動部品PCの機能なども同じチップ内に組み込むことができる。さらに、図23を参照しながら説明したベースバンド部204およびRFIC205は、アナログ回路で構成され、電力増幅器206とアンテナスイッチ208に加え、これらの回路もワンチップ化することが可能である。さらに、メモリ203やアプリケーションプロセッサ202も、同じチップ内に形成することが可能であり、図23に示す回路中において、SAWフィルタ以外の構成をワンチップ化することが可能となる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。