"デバイスの動作モードを定義するコマンドデコーダと、テストモード信号を出力するテストモード回路と、を備え、前記コマンドデコーダは、前記デバイスのアクティブ動作を認識し保持する第1の取り込み部、及び前記第1の取り込み部が出力する第1の出力信号を後段の回路に出力する第1の出力部、並びに、前記デバイスのインアクティブ動作を認識し保持する第2の取り込み部、及び前記第2の取り込み部が出力する第2の出力信号を前記後段の回路に出力する第2の出力部と、を含み、前記第1及び第2の取り込み部は、同期信号の第1の遷移エッジに対応して外部信号を取り込み且つ保持し、前記第1の出力部は、前記第1の遷移エッジに対応して前記第1の出力信号を出力し、前記第2の出力部は、前記テストモード信号が第1の論理であるノーマル動作時に、前記第1の遷移エッジに対応して前記第2の出力信号を出力し、前記テストモード信号が第2の論理であるテストモード動作時に、前記第1の遷移エッジと逆の遷移エッジである前記同期信号の第2の遷移エッジに対応して前記第2の出力信号を出力する、半導体装置。前記後段の回路は、当該後段の回路に接続される複数の内部回路各々に、当該内部回路の動作を開始させる活性化信号と、前記内部回路の動作を終了させる非活性化信号とを、前記第1の出力信号及び前記第2の出力信号に基づいて、タイミング調整して出力する制御回路であって、前記後段の回路は、前記第1の出力信号が入力されると、前記複数の内部回路各々の動作に対応した前記活性化信号または前記非活性化信号の一方を出力し、前記第2の出力信号が入力されると、前記複数の内部回路各々の動作に対応した前記活性化信号または前記非活性化信号の他方を出力することを特徴とする請求項1に記載の半導体装置。前記第2の取り込み部は、前記デバイスのインアクティブ動作を認識する第1認識部と、前記第1認識部の認識結果を保持する第1ラッチ部と、を有し、前記第2の出力部は、前記同期信号の第2の遷移エッジに対応して前記第1ラッチ部の出力を前記同期信号の半周期だけシフトする第1シフト部と、前記テストモード信号の論理に応じて前記第2の論理信号を出力するスイッチと、を有することを特徴とする請求項1または請求項2いずれか一項に記載の半導体装置。前記第2の取り込み部は、前記デバイスのインアクティブ動作を認識する第2認識部と、前記デバイスの前記インアクティブ動作を認識する第3認識部と、前記テストモード信号の論理に応じて、前記デバイスの動作を示すコマンドを、前記第2認識部と前記第3認識部とのいずれか一方を選択して選択された認識部に出力するスイッチと、前記第2認識部の認識結果を保持する第2ラッチ部と前記第3認識部の認識結果を保持する第3ラッチ部と、を有し、前記第2の出力部は、前記同期信号の第2の遷移エッジに対応して前記第3ラッチ部の出力を前記同期信号の半周期だけシフトする第2シフト部と、前記同期信号の第1の遷移エッジに対応して前記第2ラッチ部の出力を出力する第1の論理回路と、前記同期信号の第2の遷移エッジに対応して前記第2シフト部の出力を出力する第2の論理回路と、前記第1の論理回路の出力と前記第2の論理回路の出力との論理和をとって、前記第2の出力信号を前記後段の回路に出力する論理和回路と、を有することを特徴とする請求項1または請求項2いずれか一項に記載の半導体装置。複数のメモリセルから構成されるメモリセルと、前記メモリセルに接続される複数のワード線を選択するロウデコーダと、前記メモリセルに接続される複数のビット線と、前記複数のビット線各々の電圧と基準電圧との差分を増幅するセンスアンプと、前記ビット線を前記基準電圧と一致させるイコライザと、を有し、前記後段の回路に接続される複数の内部回路は、前記ロウデコーダ、前記センスアンプ、前記イコライザであって、前記後段の回路は、前記第1の出力信号が入力されると、前記イコライザを非活性化させる非活性化信号、前記ロウデコーダを活性化させる活性化信号、及び前記センスアンプを活性化させる活性化信号を、前記第1の出力信号に基づいてタイミング調整し、この順番に各内部回路に出力し、前記第2の出力信号が入力されると、前記ロウデコーダを非活性化させる非活性化信号、前記センスアンプを非活性化させる活性化信号、及び前記イコライザを活性化させる活性化信号を、前記第2の出力信号に基づいてタイミング調整し、この順番に各回路に出力することを特徴とする請求項2から請求項4いずれか一項に記載の半導体装置。前記コマンドデコーダは、半導体装置の内部回路の活性化を指示するACTコマンドアクトコマンドが入力されると、前記デバイスのアクティブ動作を認識し、前記ACTコマンドにより活性化された前記内部回路の非活性化を指示するPREコマンドプリチャージコマンドが入力されると、前記デバイスのインアクティブ動作を認識することを特徴とする請求項1から請求項5いずれか一項に記載の半導体装置。前記テストモード信号を出力するモードレジスタを備え、前記コマンドデコーダは、前記モードレジスタへの動作モードの設定を指示するMRWコマンドが入力されると、前記モードレジスタにテストモードを設定し、前記モードレジスタは、前記テストモード信号を、前記第1の論理から前記第2の論理に変更することを特徴とする請求項1から請求項6いずれか一項に記載の半導体装置。同期信号の第1のサイクルの第1の遷移エッジでデバイスをインアクティブにする第1のコマンドプリチャージコマンドを認識且つ保持し、テストモード時、テストモード信号に従って、前記第1のサイクルに続く第2のサイクルの前記第1の遷移エッジと逆の遷移エッジである第2の遷移エッジで、前記認識した第1のコマンドプリチャージコマンドを後段の回路へ供給し、前記第2のサイクルの前記第1の遷移エッジで、前記デバイスをアクティブにする第2のコマンドアクティブコマンドを認識し、及び前記認識された第2のコマンドアクティブコマンドを前記後段の回路へ供給する、半導体装置の制御方法。前記第1のサイクルに先立つサイクルの前記第1の遷移エッジでデバイスをテストモードにするモードレジスタコマンドを認識し、前記テストモード信号を出力する請求項8に記載の半導体装置の制御方法。特許文献1記載の同期式半導体装置においては、プリチャージ回路が出力する、内部回路を非活性化させるプリチャージ信号の発生時刻を、テストモード信号及び遅延回路により、所定時間遅延させている。そして、同期式半導体装置は、プリチャージ信号の発生時刻を遅延させることで、内部回路の非活性化時刻を遅らせ、tRP期間を短く設定するテスト回路を備えている特許文献1の図22、図23参照。しかしながら、上記遅延回路は、半導体装置のPVT製造条件、印加電圧、動作温度により遅延時間が変動し、設計上の遅延時間に応じたtRP期間を設定できないため、tRP試験を高い精度で行うことができない。特許文献2記載の同期式半導体装置においては、PVTの影響を排除するため、プリチャージコマンドの受け付けからプリチャージ回路の動作開始までの遅延時間を、クロック信号の周期を示す信号レイテンシ情報に応じて可変にするタイミング調整回路を備えている。具体的には、遅延時間を、クロック信号が低周波数の時は第1の遅延時間4nsとし、クロック信号が高周波数の時は第1の遅延時間より第2の遅延時間2nsとしている特許文献2の段落0049、0052、0057及び0061参照。つまり、同期型半導体装置の動作周波数の違いに対応して、内部遅延時間を変更している。しかしながら、特許文献2記載の同期式半導体装置においては、プリチャージコマンドの受け付けからプリチャージ回路の動作開始までの遅延時間は、クロック信号の周期に依存させた遅延時間である。そのため、テスタが半導体装置を試験する際に、半導体に供給するクロック信号の周波数テスト周波数が、半導体装置の動作周波数に比べて低いテスト時に、半導体装置のプリチャージ時における内部回路の動作タイミングをテスト周波数よりも高速にすることができない。つまり、同期型半導体装置へのコマンドの入力タイミングは、常にテスタから供給されるクロック信号の周波数で決定される。従って、tRP期間は、半導体装置のテスト時に、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、テスタの限界性能一般的なテストの場合、例えば15ns程度に依存することになり、特に高速に動作する同期型半導体装置の限界性能を測定することが困難になるという問題があった。本発明は、デバイスの動作モードを定義するコマンドデコーダと、テストモード信号を出力するテストモード回路と、を備え、前記コマンドデコーダは、前記デバイスのアクティブ動作を認識し保持する第1の取り込み部、及び前記第1の取り込み部が出力する第1の出力信号を後段の回路に出力する第1の出力部、並びに、前記デバイスのインアクティブ動作を認識し保持する第2の取り込み部、及び前記第2の取り込み部が出力する第2の出力信号を前記後段の回路に出力する第2の出力部と、を含み、前記第1及び第2の取り込み部は、同期信号の第1の遷移エッジに対応して外部信号を取り込み且つ保持し、前記第1の出力部は、前記第1の遷移エッジに対応して前記第1の出力信号を出力し、前記第2の出力部は、前記テストモード信号が第1の論理であるノーマル動作時に、前記第1の遷移エッジに対応して前記第2の出力信号を出力し、前記テストモード信号が第2の論理であるテストモード動作時に、前記第1の遷移エッジと逆の遷移エッジである前記同期信号の第2の遷移エッジに対応して前記第2の出力信号を出力する、半導体装置である。また、本発明は、同期信号の第1のサイクルの第1の遷移エッジでデバイスをインアクティブにする第1のコマンドプリチャージコマンドを認識且つ保持し、テストモード時、テストモード信号に従って、前記第1のサイクルに続く第2のサイクルの前記第1の遷移エッジと逆の遷移エッジである第2の遷移エッジで、前記認識した第1のコマンドプリチャージコマンドを後段の回路へ供給し、前記第2のサイクルの前記第1の遷移エッジで、前記デバイスをアクティブにする第2のコマンドアクティブコマンドを認識し、及び前記認識された第2のコマンドアクティブコマンドを前記後段の回路へ供給する、半導体装置の制御方法である。本発明の半導体装置及び半導体装置の制御方法によれば、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、tRP期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になるという効果がある。本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想を説明するための図である。半導体装置100におけるコマンドデコーダ16は、制御回路18後段の回路の活性化制御動作アクティブ制御動作及び非活性化動作プリチャージ制御動作を定義するコマンドインタフェース機能を有する回路である。制御回路18は、コマンドデコーダ16が取り込んだ外部からのコマンドCommandに基づき、更に後段に接続される各種内部回路に制御信号を出力し、それらの内部回路を活性化状態アクティブ状態にし、或いは非活性化状態スタンバイ状態にする制御動作を行う。コマンドデコーダ16は、コマンドCommandとして、ACTコマンドを取りこんだとき、内部アクト信号inACTを、制御回路18に出力する。また、コマンドデコーダ16は、PREコマンドを取りこんだとき、内部プリチャージ信号inPREを制御回路18に出力する。制御回路18は、入力される内部アクト信号inACTをタイミング調整し、接続される複数の内部回路各々へ、内部回路各々の動作を活性化する制御信号を出力する。接続される複数の内部回路各々は、制御回路18から入力される各制御信号に基づいて動作を開始する。また、制御回路18は、入力される内部プリチャージ信号inPREをタイミング調整し、接続される複数の内部回路各々へ、内部回路各々の動作を非活性化する制御信号を出力する。接続される複数の内部回路各々は、制御回路18から入力される各制御信号に基づいて動作を停止する。コマンドデコーダ16は、外部からのクロック信号CLKに同期してコマンドCommandを取りこむ。なお、図1において、コマンドデコーダ16に入力されるクロック信号CLKの波形を示している。クロック信号CLKは、HレベルからLレベルへ遷移しこの遷移をfallエッジと呼ぶ、LレベルからHレベルへ遷移するこの遷移をriseエッジと呼ぶ。つまり、クロック信号CLKは、fallエッジ及びriseエッジを所定の周期で繰り返す信号である。また、同期型半導体装置である半導体装置100は、クロック信号CLKのfallエッジまたはriseエッジに同期して、コマンドCommandを取りこむので、クロック信号CLKは、半導体装置100の同期信号である。コマンドデコーダ16は、制御回路18がアクティブ系制御を行うときに、コマンドCommandとしてACTコマンドを取りこむ第1の取り込み部と、取り込んだACTコマンドを内部アクト信号inACTとして制御回路18へ出力する第1の出力部とを備える。また、コマンドデコーダ16は、制御回路18がプリチャージ系制御を行うときに、コマンドCommandとしてPREコマンドを取りこむ第2の取り込み部と、取り込んだPREコマンドを内部プリチャージ信号inPREとして制御回路18へ出力する第1の出力部とを備える。第1の取り込み部及び第2の取り込み部は、コマンドCommandを認識し,それぞれ同期信号のfallエッジで、認識したコマンドを確定する。第1の出力部は、同期信号のfallエッジで、コマンドを確定した第1の取り込み部の出力信号を、制御回路18へ内部アクト信号inACTとして供給する。第2の出力部は、ノーマル動作非テストモード時、同期信号のfallエッジで、コマンドを確定した第2の取り込み部の出力信号を、制御回路18へ内部プリチャージ信号inPREとして供給する。また、第2の出力部は、テストモード時、同期信号のfallエッジに代えてRiseエッジで、コマンドを確定した第2の取り込み部の出力信号を、制御回路18へ内部プリチャージ信号inPREとして供給する。このように、コマンドデコーダ16は、テストモード時、コマンドCommandとしてPREコマンドが入力されると、テストモード信号TESTの論理により、図1に示すスイッチSWを切り替えて、同期信号であるクロック信号CLKの半周期分、内部プリチャージ信号inPREを遅延させて、制御回路18へ供給する。図2及び図3は、上記第2の取り込み部及び第2の出力部を実現するためのブロック構成を示した図である。図2及び図3において、ノーマル動作時とテストモード動作時との切り替えを行うスイッチSWの位置が異なるが、テストモード時、クロック信号CLKの半周期分、内部プリチャージ信号inPREを遅延させる点は同じである。図2においては、図1に示すスイッチSWは、スイッチSW1及びスイッチSW2で構成され、第2の出力部の内部に配置される。第2の取り込み部は、第1認識部及び第1ラッチ部から構成され、第2の出力部は、第1シフト部、スイッチSW1及びスイッチSW2より構成される。第1認識部は、例えば、複数の外部から入力される制御信号の論理の組み合わせコマンドCommandから、プリチャージコマンドを識別するデコーダである。第1ラッチ部は、内部クロックclk_fクロック信号CLKから180度位相の遅れたクロック信号CLKに同期した信号に対応して、接続点n01のレベルを保持する。第1シフト部は、第1ラッチ部の出力である接続点n02のレベルを、内部clk_r内部クロックclk_fから180度位相の遅れた、クロック信号CLKと同相、かつ、内部クロックclk_fの逆相の信号に対応してシフトするシフタである。つまり、第1シフト部の出力である接続点n03のレベルは、クロック信号CLKの0.5クロック後に接続点n02のレベルとなる。スイッチSW1は、接続点n02を接続点n05へ接続するスイッチであり、第1ラッチ部の出力である接続点n02のレベルを、接続点n05へ転送する。第2の出力部は、接続点n05から内部プリチャージ信号inPREを出力する。スイッチSW2は、テストモード信号TESTに対応して、ノーマル動作時には接続点n02と接続点n04とを、テストモード動作時には接続点n03と接続点n04とを接続するスイッチである。接続点n04のレベルにより、接続点n02と接続点n05とが接続される。つまり、第2の取り込み部及び第2の出力部は、テストモード動作時には、クロック信号CLKの半周期分、内部プリチャージ信号inPREを遅延させる。なお、図2に示す第2の取り込み部及び第2の出力部は、次に説明する図3に示す第2の取り込み部及び第2の出力部に比べて、回路部品数を少なく構成することができる。図3においては、図1に示すスイッチSWは、スイッチSW3で構成され、第2の取り込み部の内部に配置される。第2の取り込み部は、スイッチSW3、第2認識部、第2ラッチ部、第3認識部及び第3ラッチ部から構成され、第2の出力部は、第2シフト部、アンド回路AND11、アンド回路AND21及びオア回路OR21から構成される。スイッチSW3は、テストモード信号TESTの論理により、ノーマル時にコマンドCommandを第2認識部へ、テストモード時にコマンドCommandを第3認識部へ転送する。つまり、テストモード信号TESTは、コマンドデコーダのスイッチSW3を、テストモード時に、テスト動作モード側T側へ接続するために用いられ、ノーマル動作時に、ノーマル動作側N側へ接続するために用いられる。第2認識部及び第3認識部はコマンドCommandの論理の組み合わせから、プリチャージコマンドを識別するデコーダである。第2ラッチ部及び第3ラッチ部は、内部クロックclk_fに対応して、それぞれ接続点n11、接続点n21のレベルを保持する。アンド回路AND11は内部クロックclk_fに対応して、接続点n12のレベルを、オア回路OR21に出力する。第2シフト部は、第3ラッチ部の出力である接続点n22のレベルを、内部clk_rに対応してシフトするシフタである。つまり、第3ラッチ部の出力のレベルは、クロック信号CLKの0.5クロッククロック信号CLKの1/2の周期後に接続点n22のレベルとなる。アンド回路AND21は内部クロックclk_rに対応して、第3ラッチ部の出力である接続点n22のレベルを、オア回路OR21に出力する。オア回路OR21は、アンド回路AND11の出力とアンド回路AND21の出力とのいずれかを、内部プリチャージ信号inPREとして出力する。つまり、第2の取り込み部及び第2の出力部は、テストモード動作時には、クロック信号CLKの半周期分、内部プリチャージ信号inPREを遅延させる。なお、図2及び図3に示す回路のいずれの回路を用いても、テストモード動作時には、クロック信号CLKの0.5クロック分、内部プリチャージ信号inPREを遅延させることができるが、後の実施形態の説明においては、図3に示す第2の取り込み部及び第2の出力部を用いて説明する。図1に戻って、コマンドデコーダ16は、テストモード時、コマンドCommandとしてPREコマンドが入力されると、テストモード信号TESTで図1に示すスイッチを切り替えて、同期信号であるクロック信号CLKの半周期分、内部プリチャージ信号inPREを遅延させて、制御回路18へ供給する。これにより、tRP期間の試験において、クロック信号CLKの周期よりも短い、1/2の周期でテストを実行できる。つまり、テストにおいて、半導体装置100にクロック信号CLK及びコマンドCommandを供給するテスタは、PREコマンド第1コマンドとACTコマンド第2のコマンドとの夫々のコマンドを、クロック信号CLKのfallエッジ第1の遷移エッジで供給する。半導体装置100においては、制御回路18が、コマンドデコーダ16が認識した複数のコマンドACTコマンド、PREコマンドに対応する制御動作それぞれ活性化制御、非活性化制御を、クロック信号CLKの周期よりも短い、1/2の周期で実行することができる。つまり、制御回路18に制御される内部回路は、tRP期間がノーマル動作時に比べて半分の期間となった状態で動作する。これにより、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、tRP期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図4は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置100の概略構成を示す。なお、図4に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。半導体装置100は、メモリセルアレイ111、アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、コマンドデコーダ16、モードレジスタ17、制御回路18、データ入出力回路19、及びクロック生成回路21を備えている。メモリセルアレイ111は、複数のメモリセルが行及び列のマトリックス状に配置された例えば8つのバンクBANK0~7から構成される。また、各バンクは、記憶領域であるメモリセルアレイ111を有している。例えば、メモリセルアレイ111におけるメモリセルMCは、ワード線とビット線との交点に配置される。クロック生成回路21は、外部から供給される一定周波数のクロック信号CLK、及びクロック信号CLKが有効であることを示すクロックイネーブル信号CKEに基づいて、内部回路コマンドデコーダ16、制御回路18、データ入出力回路19を動作させる内部クロック信号を生成する。本実施形態において、クロック生成回路21は、内部クロックとして、クロック信号CLKに同期した同相の内部クロックclk_rを生成する。また、クロック生成回路21は、クロック信号CLKから180度位相の遅れた、クロック信号CLKに同期し、かつ、内部クロックclk_rの逆相の信号である内部クロックclk_fを生成する。半導体装置100に外部から供給される制御信号としては、クロック信号CLK及びクロックイネーブル信号CKEの他に次の制御信号がある。制御信号は、チップを選択状態にするチップセレクト信号/CS以下、外部メモリ制御信号CSとする、行アドレスストローブ信号/RAS以下、外部メモリ制御信号RASとする、列アドレスストローブ信号/CAS以下、外部メモリ制御信号CASとする、データの書込み動作を指示するライトイネーブル信号/WE以下、外部メモリ制御信号WEとするなどである。これらの信号のうち符号の前に/が付されているものは、ロウレベルLレベルが有効レベルであることを意味している。コマンドデコーダ16は、これらの外部メモリ制御信号であるCS信号、RAS信号、CAS信号、WE信号と、コマンドアドレス信号CAの全部または一部を受けて、外部から供給されるこれらの信号が示すコマンドCommandを復号する。本実施例の半導体装置100に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するACTコマンドアクトコマンド、半導体装置100からのデータ読出しを指示するREADコマンド、半導体装置100へのデータ書込みを指示するWRTコマンドがある。また、半導体装置100に供給されるコマンドとして、ACTコマンドにより活性化された内部回路の非活性化を指示するPREコマンドプリチャージコマンド、モードレジスタ17への動作モードの設定を指示するMRWコマンドなどがある。コマンドデコーダ16は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダ16は、復号の際、コマンドアドレス信号CAをコードとして付随的に使用する場合もある。コマンドデコーダ16は、復号したコマンドに対応して内部コマンド信号、例えば、ACTコマンド、WRTコマンド、READコマンド、PREコマンド各々に対応して、内部アクト信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを内部コマンド信号として制御回路18へ出力する。例えば、コマンドデコーダ16は、ACTコマンドを取りこむ際、ロウアドレスとして使用されるコマンドアドレス信号CAを使用せず、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として復号し、内部アクト信号inACTを制御回路18へ出力する。一方、コマンドデコーダ16は、プリチャージコマンドPREコマンドを取りこむ際、ロウアドレス及びカラムアドレスとして使用されないコマンドアドレス信号CAを使用し、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として復号し、内部プリチャージ信号inPREを制御回路18へ出力する。モードレジスタ17は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号の活性レベルの組み合わせ入力によりコマンドアドレス信号CAを保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。本実施形態において、モードレジスタ17は、外部から入力されるMRWコマンドに応じて、テストモード動作が設定された場合、活性レベルHレベルのテストモード信号TESTを、コマンドデコーダ16に出力し、上述したコマンドデコーダ16におけるスイッチSW3をテスト動作モード側へ接続させる。制御回路18は、モードレジスタに設定された各動作モード、コマンドデコーダ16からの内部コマンド信号に対応して、半導体装置100内の各回路アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、データ入出力回路19を制御する制御信号を発生する。例えば、制御回路18は、ロウデコーダ13、カラムデコーダ14、センスアンプ15、データ入出力回路19などの回路を活性化または非活性化する制御信号を出力する。制御回路18は、内部アクト信号inACT、内部プリチャージ信号inPREの論理レベルの変化に対応して、タイミング調整された各制御信号を生成して、アドレスバッファ12、ロウデコーダ13、及びセンスアンプ15に対して出力する。また、制御回路18は、内部ライト信号または内部リード信号の論理レベルの変化に対応してタイミング調整された制御信号を生成して、カラムデコーダ14、データ入出力回路19に対して出力する。アドレスバッファ12は、ACTコマンドにより活性化された状態で、つまり、制御回路18から制御信号が入力されて活性化されると、外部から入力されるメモリセルの位置を示すアドレスデータ以下、アドレスと略すを、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ACTコマンドによりメモリセルの位置を示すロウアドレス行アドレスを、READコマンドまたはWRTコマンドによりメモリセルの位置を示すカラムアドレス列アドレスを、時系列に取り込む方式である。アドレスバッファ12は、取り込んだロウアドレスを、内部ロウアドレス信号XAddとしてロウデコーダ13に出力し、取り込んだカラムアドレスを、内部カラムアドレス信号YAddとしてカラムデコーダ14に出力する。ロウデコーダ13は、ACTコマンドにより活性化された状態で、つまり、制御回路18から制御信号が入力されて活性化された状態で、アドレスバッファ12により取り込まれたロウアドレスをデコードし、メモリセルアレイ111内の対応するワード線WLを選択する。選択されたワード線WLに接続される複数のメモリセルは、それぞれのビット線BLと接続され、メモリセルMCに記憶されているデータはビット線BLに読み出される。センスアンプ15は、ACTコマンドにより活性化され、つまり、制御回路18から制御信号が入力されて活性化され、ビット線に読み出された電圧を増幅する。また、センスアンプ15は、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びI/O線を介して、データ入出力回路19へ出力する。また、センスアンプ15は、半導体装置が書き込み動作にあるとき、データ入出力回路19からカラムスイッチ及びI/O線を介して入力されるデータをメモリセルへ書き込む。カラムデコーダ14は、ACTコマンドに続くWRTコマンドまたはREADコマンドにより活性化された状態で、つまり、制御回路18から制御信号が入力されて活性化された状態で、アドレスバッファ12により取り込まれた列アドレスをデコードしてメモリセルアレイ111内の対応するカラムビット線を選択する。データ入出力回路19は、半導体装置の読み出し動作において、メモリセルアレイ111からI/O線を介して読み出されたデータを、データ入出力端子DQ0~DQ15を介して外部に出力する。また、データ入出力回路19は、書き込み動作において外部からデータ入出力端子DQ0~DQ15を介して入力されるデータをラッチして、I/O線を介してセンスアンプ15へ供給する。なお、データ入出力回路19は、外部から供給される制御信号DQMに基づいて例えば16ビットのデータDQ0~DQ15をマスク有効するかしないかを決定するように構成されている。ここで、制御回路18が、内部アクト信号inACTまたは内部プリチャージ信号inPREに基づいて複数の制御信号を出力し、内部回路の活性化または非活性化制御を行う動作について、図面を参照して説明する。図5は、メモリセルアレイ111の動作を説明するための回路図であり、図6は、動作の説明に用いるタイミングチャートである。図5において、複数のメモリセルが配置され、それぞれのメモリセルがワード線及びビット線に接続されている。なお、図5においては、複数のメモリセルとして、3×3=9個のメモリセルメモリセルMC1~メモリセルMC9を示している。また、ワード線として、3本のワード線ワード線WLm-1~ワード線WLm1、ビット線として、3対のビット線対ビット線BLTn-1とビット線BLBn-1とのビット線対、ビット線BLTnとビット線BLBnとのビット線対、ビット線BLTn1とビット線BLBn1とのビット線対を示している。なお、本セルアレイの方式は、所謂フォールディッドビットライン方式であるが、オープンビットライン方式であってもよい。図5に示すように、メモリセルMC1~メモリセルMC9各々は、Xデコーダに接続されるワード線WLm-1~ワード線WLm1のうちのいずれか一本に接続されるとともに、3対のビット線対のうちのいずれか一本のビット線に接続されている。また、3対のビット線対各々は、イコライザEQn-1~イコライザEQn1のいずれかのイコライザに接続されている。イコライザEQn-1~イコライザEQn1各々は、いずれも制御回路18から入力される制御信号BLEQが活性レベルHレベルになると活性化し、それぞれに対応して設けられたビット線対間を短絡し、ビット線対を構成するビット線各々の電圧レベルをビット線プリチャージ電圧VBLPの電圧レベルと等しいレベルにする。なお、ビット線プリチャージ電圧VBLPは、半導体装置100内に設けられた降圧回路により生成され、例えば半導体装置100が動作する電圧VDDの半分の電圧である。また、イコライザEQn-1~イコライザEQn1各々は、制御回路18から入力される制御信号BLEQが非活性レベルLレベルになると非活性化し、ビット線対間の短絡を停止し、ビット線各々をフローティング状態にする。図5において、3対のビット線対に対応して、センスアンプSAn-1~センスアンプSAn1が設けられている。なお、図1に示すセンスアンプ15は、これらのセンスアンプSAが複数個配置されて構成される。センスアンプSAn-1~センスアンプSAn1各々は、対応するビット線対の一方にメモリセルからのデータが読み出された後、ビット線対の間に生じる電圧差を増幅し、ビット線対をメモリセルのデータに応じて増幅する。例えば、センスアンプSAn-1~センスアンプSAn1各々は、対応するメモリセルにデータ0としてLレベルが記憶されている場合、ビット線対の一方をLレベルGNDレベルに、ビット線対の他方をHレベルVDDレベルに増幅する。また、センスアンプSAn-1~センスアンプSAn1各々は、メモリセルにデータ1としてHレベルが記憶されている場合、ビット線対の一方をHレベルに、ビット線対の他方をLレベルに増幅する。制御回路18は、コマンドデコーダ16から内部アクト信号inACTが入力されると、制御信号SAPを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルHレベルに変化させ、制御信号SANを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルLレベルに変化させる。センスアンプSAn-1~センスアンプSAn1各々は、活性レベルの制御信号SAP及び制御信号SANが入力されると、対応するメモリセルが記憶するデータの増幅動作を開始する。また、制御回路18は、コマンドデコーダ16から内部プリチャージ信号inPREが入力されると、制御信号SAPを活性レベルから非活性レベルに変化させ、制御信号SANを活性レベルから非活性レベルに変化させる。センスアンプSAn-1~センスアンプSAn1各々は、非活性レベルの制御信号SAP及び制御信号SANが入力されると、対応するメモリセルが記憶するデータの増幅動作を終了する。このように、制御回路18は、内部アクト信号inACT及び内部プリチャージ信号inPREに基づいて、制御信号SAP及び制御信号SANの電圧レベルを遷移させ、センスアンプSAn-1~センスアンプSAn1各々の活性または非活性を制御する。制御回路18は、コマンドデコーダ16から内部アクト信号inACTが入力されると、制御信号BLEQを活性レベルHレベルから非活性レベルLレベルにし、イコライザEQn-1~イコライザEQn1を非活性化する。また、制御回路18は、コマンドデコーダ16から内部プリチャージ信号inPREが入力されると、制御信号BLEQを非活性レベルLレベルから活性レベルHレベルにし、イコライザEQn-1~イコライザEQn1を活性化する。このように、制御回路18は、内部アクト信号inACT及び内部プリチャージ信号inPREに基づいて、制御信号BLEQの電圧レベルを遷移させ、イコライザEQn-1~イコライザEQn1の活性または非活性を制御する。また、制御回路18は、コマンドデコーダ16から内部アクト信号inACTが入力されると、制御信号XAddEを非活性レベルLレベルから活性レベルHレベルとする。ロウデコーダ13は、活性レベルの制御信号XAddEが入力されると、内部アドレス信号XAddをデコーディングして、ワード線を選択しHレベルにし、ワード線に接続されたメモリセルを対応するビット線に接続する。また、制御回路18は、コマンドデコーダ16から内部プリチャージ信号inPREが入力されると、制御信号XAddEを活性レベルHレベルから非活性レベルLレベルとする。ロウデコーダ13は、非活性レベルの制御信号XAddEが入力されると、ワード線を非選択としLレベルにし、ワード線に接続されたメモリセルを対応するビット線と非接続とする。このように、制御回路18は、内部アクト信号inACT及び内部プリチャージ信号inPREに基づいて、制御信号XAddEの電圧レベルを遷移させ、ロウデコーダ13の活性または非活性を制御する。なお、制御回路18は、コマンドデコーダ16から内部アクト信号inACTが入力され、引き続いて内部ライト信号または内部リード信号が入力されると、制御信号SAP及び制御信号SANの活性レベルへの遷移時刻に対してタイミング調整された、活性レベルの制御信号YAddEをカラムデコーダ14に出力する。カラムデコーダ14は、活性レベルの制御信号YAddEが入力されると、内部アドレス信号YAddをデコーディングして、カラムスイッチ信号YSn-1~カラムスイッチ信号YSn1のいずれかを出力する。これにより、カラムスイッチCSWn-1~カラムスイッチCSWn1のいずれかが選択され、選択されたカラムスイッチは、対応するビット線対とI/O線対IOT及びIOBとを接続する。半導体装置100のコマンドデコーダ16にACTコマンドに続いてREADコマンドが入力される場合、つまり、制御回路18に内部リード信号が入力される場合、センスアンプが増幅したメモリセルのデータが、選択されたカラムスイッチ、及びIO線対を介してデータ入出力回路19に入力される。データ入出力回路19は、メモリセルのデータを、半導体装置100の外部へ出力する。また、半導体装置100のコマンドデコーダ16にACTコマンドに続いてWRITコマンドが入力される場合、つまり、制御回路18に内部ライト信号が入力される場合、データ入出力回路19は、半導体装置100の外部からのデータを、IO線対、選択されたカラムスイッチを介して、ビット線に書き込む。このように、センスアンプは、データ入出力回路19とともに、外部からのデータをメモリセルに書き込む。続いて、制御回路18が、内部アクト信号inACT、内部プリチャージ信号inPREの論理レベルの変化に対応して、上記制御信号をタイミング調整して出力する動作、及び、制御信号が入力される各回路の動作について、図6を用いて説明する。ここでは、本発明に関係するACTコマンド及びPREコマンドが、テストモード動作とは異なるノーマル動作においてMRWにテストモードが設定されていない場合において、外部から供給される場合、図5に示す各回路が行う動作について簡単に述べる。まず、時刻t1において、外部からのクロック信号CLKの立ち下り時に、例えば、外部メモリ制御信号CS、RASがLレベルであり外部メモリ制御信号CAS、WEがHレベルであるときに、コマンドデコーダ16にACTコマンドが入力される。このとき、コマンドデコーダ16が出力する内部コマンド信号のうち、内部アクト信号inACTがLレベルからHレベルへ変化する。この内部アクティブ信号のHレベルへの変化に対応して、半導体装置100の内部でアクティブ動作が行われる。すなわち、制御回路18は、制御信号BLEQを活性レベルHレベルから非活性レベルLレベルに変化させ、メモリセルアレイ111におけるイコライザEQの活性動作であるビット線プリチャージ動作を停止させる。続いて、制御回路18は、制御信号XAddEを非活性レベルLレベルから活性レベルHレベルに変化させ、ロウデコーダ13の活性化動作であるワード線選択動作を実行させる。これにより、ロウデコーダ13は、図5に示すワード線のうち、例えばワード線WLmをHレベルに変化させる。ワード線WLmに接続されるメモリセルMC2、メモリセルMC5、及びメモリセルMC8が選択され、それぞれビット線BLBn-1、ビット線BLBn、及びビット線BLBn1にメモリセルのデータが読み出される。また、各ビット線対の間に差電圧が生じる。続いて、制御回路18は、制御信号SAPを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルHレベルに変化させ、制御信号SANを非活性レベルビット線プリチャージVBLPの電圧レベルから活性レベルLレベルに変化させる。これにより、センスアンプSAn-1~センスアンプSAn1各々は、活性レベルの制御信号SAP及び制御信号SANが入力され、対応するビット線対の増幅動作を開始する。図6においては、選択されたメモリセルのうちメモリセルMC5がHレベルを記憶している場合を示しており、ビット線BLBnがHレベルに、ビット線BLBnがLレベルへと増幅される。もちろん、この増幅動作に併せて、メモリセルMC5の記憶するデータはHレベルへリフレッシュされる。続いて、時刻t1~時刻t2の間に、READコマンドが入力されれば、メモリセルが記憶するデータの半導体装置100の外部へのデータ出力が行われる。或いは、時刻t1~時刻t2の間に、WRITコマンドが入力されれば、半導体装置100の外部からのデータ入力が行われる。ここで、上記いずれの動作も行われず、つまり、ロウアドレスを指定して実行されるリフレッシュ動作が行われるものとして、時刻t2において、半導体装置100にはPREコマンドが供給されるものとする。まず、時刻t2において、スタンバイ状態に移行する際、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WEがLレベルであり、外部メモリ制御信号CASがHレベルであるときに、コマンドデコーダ16にPREコマンドが入力される。このとき、コマンドデコーダ16が出力する内部コマンド信号のうち、内部プリチャージ信号inPREがLレベルからHレベルへ変化する。この内部プリチャージ信号のHレベルへの変化に対応して、半導体装置100の内部でプリチャージ動作が行われる。制御回路18は、制御信号XAddEを活性レベルHレベルから非活性レベルLレベルへと変化させ、ロウデコーダ13のワード線選択動作を停止させる。ロウデコーダ13は、非活性レベルの制御信号XAddEが入力されると、選択しているワード線この場合ワード線WLmをLレベルに変化させる。これにより、メモリセルMC2、メモリセルMC5、及びメモリセルMC8は、それぞれビット線BLBn-1、ビット線BLBn、及びビット線BLBn1と非接続となり、リフレッシュ後のデータを記憶する。続いて、制御回路18は、制御信号SAPを活性レベルHレベルから非活性レベルビット線プリチャージVBLPの電圧レベルへと変化させ、制御信号SANを活性レベルLレベルから非活性レベルビット線プリチャージVBLPの電圧レベルへと変化させる。これにより、センスアンプは増幅動作を終了する。続いて、制御回路18は、制御信号BLEQを非活性レベルLレベルから活性レベルHレベルへと変化させ、イコライザEQのビット線の活性動作であるプリチャージ動作を開始させる。ビット線対各々の電圧は、ビット線プリチャージVBLPの電圧レベルにプリチャージされるスタンバイ状態における電圧レベルとなる。ところで、上述の通り、コマンドデコーダ16は、クロック信号CLKの立下りに同期して、ACTコマンドを取り込み、内部アクト信号inACTをLレベルからHレベルに変化させる。そして、制御回路18は、上述の通り、制御信号BLEQ、制御信号XAddE、制御信号SAP及び制御信号SANを、それぞれ内部アクト信号inACTの立ち上がり時刻からタイミング調整して発生させ、イコライザEQを非活性化、ロウデコーダ13を活性化、及びセンスアンプを活性化させる。また、コマンドデコーダ16は、クロック信号CLKの立下りに同期して、PREコマンドを取り込み、内部プリチャージ信号inPREをLレベルからHレベルに変化させる。そして、制御回路18は、上述の通り、制御信号BLEQ、制御信号XAddE、制御信号SAP及び制御信号SANを、それぞれ内部プリチャージ信号inPREの立ち上がり時刻からタイミング調整して発生させ、イコライザEQを活性化、ロウデコーダ13を非活性化、及びセンスアンプを非活性化させる。ここで、半導体装置100に、PREコマンドに続いて、ACTコマンドを供給する場合を考える。これら各コマンドの入力タイミング時刻は、クロック信号CLKの立下り時刻となるので、半導体装置の100のtRP試験を行う場合、tRP期間はクロック信号CLKの1周期の整数倍で試験されることとなる。例えば、高周波数のクロック信号CLKを供給し、tRP期間の限界性能試験を行う場合、図6に示す時刻t4、あるいは時刻t5等にACTコマンドを入力する。例えば、時刻t5にACTコマンドを供給することで、ビット線の電圧が初期値の電圧レベルビット線プリチャージ電圧VBLPの電圧レベルに十分プリチャージされない状態で、ワード線を選択することとなり、メモリセルのデータが十分にビット線に読み出されない状態でセンスアンプの増幅動作が開始され、誤ったデータを読み出してしまうことが考えられる。或いは、上記と同じ高周波数のクロック信号を時刻t4に供給した場合、または、更に高周波数のクロック信号CLKを時刻t5に供給した場合、ワード線のリセットLレベルへのリセットが十分行われない状態で、次のワード線が選択されて、先に選択しているワード線のデータが破壊され、次のデータが破壊されたメモリセルへのアクセスにおいて誤ったデータを読み出してしまうことが考えられる。このように誤ったデータを読み出すか否かを、PREコマンドを供給する時刻時刻t2に続いて、ACTコマンドを供給する時刻時刻t2からクロック信号CLKの1周期の整数倍遅れた時刻を変化させて、テスタにより判定することで、tRP期間の限界性能を求める試験を行うことができる。例えば、図6において、誤ったデータ読み出しが行われる場合のACTコマンド供給時刻がt4で、正しいデータ読み出しが行われる場合のACTコマンド供給時刻がt5である場合、半導体装置100のtRPの限界性能が、t4-t2とt5-t2との間にあることを、テスタにより判定することができる。しかしながら、低周波数のクロック信号しか供給できないテスタでは、例えば、時刻t2に続くクロック信号CLKの次の立ち下がり時刻である時刻t4にACTコマンドを供給しても、誤ったデータを読み出し動作を行わない場合があり得る。つまり、半導体装置100は、時刻t2からプリチャージ動作を開始し、クロック信号の周期とは関係なくデバイスの実力で、上記ビット線のプリチャージまで終了する。そのため、低周波数のクロック信号が供給される場合、半導体装置100のプリチャージ動作が終了していれば、時刻t4にACTコマンドを供給しても上述した様な誤ったデータの読み出し動作を行わなくなってしまうことが起き得る。つまり、半導体装置のtRPの限界性能が、クロック信号が低周波数の場合、t4-t2未満となり、半導体装置100のtRPの限界性能を求めることができなくなってしまう。そこで、本実施形態の半導体装置100においては、コマンドデコーダ16の構成を下記に説明する構成とすることで、テストモードにおいて、図6で示す時刻t2にPREコマンド、時刻t4にACTコマンドを供給した場合であっても、実質的にPREコマンドが時刻t3に供給された場合と同様の時間だけ内部プリチャージ信号inPREを遅延させる。これにより、半導体装置100のプリチャージ動作をクロック信号CLKの周期の半分の周期で実行できるようにし、低周波数のクロック信号しか供給できないテスタであっても、半導体装置100のtRPの限界性能試験を行うことができる。なお、半導体装置100をテストモードへ移行するには、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WE、CASが全てLレベルであるときに、コマンドデコーダ16にMRWコマンドが供給される。モードレジスタ17は、MRWコマンドが入力され、入力されるコマンドアドレス信号CAの論理が所定の論理である場合、半導体装置100がテスト動作モードへ移行することを示すテストモード信号TESTを生成する。このテストモード信号TESTは、コマンドデコーダ16に入力され、コマンドデコーダのスイッチSW3をテストモード側へ接続するために用いられる。なお、半導体装置100にMRWコマンドが供給され、上記テスト動作モードへ移行した後に、ACTコマンド、READコマンド等を供給する場合、半導体装置100は供給されるコマンドが指示する上述した動作を行う。また、このテストモード信号TESTは、再びMRWコマンドが供給されるまでは、スイッチSW3をテスト動作モードの状態にテストモードを設定した状態に維持する。半導体装置100は、テスト動作モードから通常動作モードへ移行する場合、再び供給されるMRWコマンド及び入力されるコマンドアドレス信号CAの論理により、モードレジスタ17を解除し、通常動作モードを設定するものとする。続いて、コマンドデコーダ16の構成について図面を用いて説明する。図7は、図4に示すコマンドデコーダ16のプリチャージ動作に係る部分のブロック図である。また、図8は、図7に示すスイッチSW3の論理レベルの回路図、及びトランジスタレベルの回路図である。また、図9は、図7に示すデコーダDEC1及びデコーダDEC2の論理レベルの回路図であり、図10は、図9に示すラッチLTH1及びラッチLTH2のトランジスタレベルの回路図である。なお、図10に用いる回路記号のうち、符号QPはPMOSトランジスタP型チャネルMOSトランジスタを、符号QNはNMOSトランジスタN型チャネルMOSトランジスタを、それぞれ示している。また、図11は、図4に示すコマンドデコーダ16の動作タイミングチャートである。以下、まず、図8~図10を用いて、図7に示すコマンドデコーダ16の構成について説明する。図7に示すように、コマンドデコーダ16は、スイッチSW3、デコーダDEC1、デコーダDEC2、及びオア回路OR21から構成される。スイッチSW3は、図8aに示すように、テストモード信号TESTの論理により、コマンドデコーダ16に入力されるコマンドアドレス信号CAを、デコーダDEC1またはデコーダDEC2の一方に供給する回路である。図8aにおいて、スイッチSW3は、端子IN、端子O1、及び端子O2を有しており、ノーマル動作時においては、端子INに入力されるコマンドアドレス信号CA[n:0]を、端子O1からデコーダDEC1へ出力する。一方、スイッチSW3は、テストモード動作時においては、端子INに入力されるコマンドアドレス信号CA[n:0]を、端子O2からデコーダDEC2へ出力する。スイッチSW3は、図8bで示すスイッチSW3aの複数個n1個から構成される。図8bに示すIN端子には、コマンドアドレス信号CA[n:0]の1ビットが入力される。スイッチSW3aは、インバータ回路INV81、ナンド回路NAND82、インバータ回路INV83、ナンド回路NAND84、及びインバータ回路INV85を有している。インバータ回路INV81は、テストモード信号TESTの論理を反転してナンド回路NAND82に出力する。ナンド回路NAND82には、コマンドアドレス信号CA[n:0]のうちの一つのコマンドアドレス信号と、インバータ回路INV81の出力信号とが入力される。インバータ回路INV83は、ナンド回路NAND82の論理を反転して端子O1から出力する。また、NAND回路84には、コマンドアドレス信号CA[n:0]のうちの一つのコマンドアドレス信号と、テストモード信号TESTとが入力される。インバータ回路INV85は、ナンド回路NAND84の論理を反転して端子O2から出力する。以上の構成により、スイッチSW3aは、テストモード信号TESTがLレベルの時、コマンドアドレス信号CAと同じ論理の信号を、端子O1から出力し、テストモード信号TESTがHレベルの時、コマンドアドレス信号CAと同じ論理の信号を、端子O2から出力する。図7に戻って、スイッチSW3スイッチは、テストモード信号TESTがLレベルの時テストモード信号が第1の論理であるノーマル動作時、コマンドアドレス信号CA[n:0]と同じ論理の信号を、デコーダDEC1へ出力し、テストモード信号TESTがHレベルの時テストモード信号が第2の論理であるテストモード動作時、コマンドアドレス信号CA[n:0]と同じ論理の信号を、デコーダDEC2へ出力する。また、図7に示すデコーダDEC1は、図9aに示すように、アンド回路AND91第2認識部、ラッチLTH1第2ラッチ部、及びアンド回路AND11から構成される。ラッチLTH1は、図10aに回路構成を示すように、トランジスタQN101、トランジスタQP102、トランジスタQP103、トランジスタQN104、インバータ回路INV101、インバータ回路INV102、インバータ回路INV103、インバータ回路INV104、及びインバータ回路INV105から構成される。インバータ回路INV101の入力は、クロックCKが入力される端子に接続され、出力はインバータ回路INV102の入力、トランジスタQN101のゲート端子、及びトランジスタQP103のゲート端子へと接続される。インバータ回路INV101は、クロックCKを論理反転し、論理反転した信号を、インバータ回路INV102の入力、トランジスタQN101のゲート端子、及びトランジスタQP103のゲート端子へと出力する。インバータ回路INV102は、入力がインバータ回路INV101の出力に接続され、出力がトランジスタQP102及びトランジスタQN104のゲート端子と接続される。インバータ回路INV102は、インバータ回路INV101の出力を論理反転し、論理反転した信号を、トランジスタQP102及びトランジスタQN104のゲート端子へと出力する。トランジスタQN101及びトランジスタQP102は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタQN101及びトランジスタQP102のソース端子は、ラッチLTH1のデータ入力端子であるD端子に接続される。トランジスタQN101及びトランジスタQP102のドレイン端子は、トランジスタQP103及びトランジスタQN104のソース端子、並びにインバータ回路INV103の入力に接続される。トランジスタQN101及びトランジスタQP102は、ソース端子に接続されたD端子に入力されるデータを、クロックCKがLレベルの間、ドレイン端子に出力する。また、トランジスタQN101及びトランジスタQP102は、クロックCKがLレベルからHレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。トランジスタQP103及びトランジスタQN104は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタQP103及びトランジスタQN104のソース端子は、トランジスタQN101及びトランジスタQP102のドレイン端子、並びにインバータ回路INV103の入力に接続される。トランジスタQP103及びトランジスタQN104のドレイン端子は、インバータ回路INV104の出力に接続される。インバータ回路INV103は、入力がトランジスタQN101及びトランジスタQP102のドレイン端子と接続され、出力がインバータ回路INV104及びインバータ回路INV105の入力へと接続される。インバータ回路INV104の入力は、インバータ回路INV103の出力、及びインバータ回路INV105の入力と接続される。インバータ回路INV104の出力は、トランジスタQP103及びトランジスタQN104のドレイン端子と接続される。インバータ回路INV105の入力は、インバータ回路INV103の出力、及びインバータ回路INV104の入力と接続される。インバータ回路INV105の出力は、ラッチLTH1のデータ出力端子であるQ端子に接続される。インバータ回路INV103及びインバータ回路INV105により、クロックCKがLレベルの間、データ入力端子Dに入力されるデータの同じ論理の信号を、データ出力端子Qから出力する。また、インバータ回路INV103、インバータ回路INV104、トランジスタQP103、及びトランジスタQN104はフリップフロップを構成し、クロックCKがHレベルの間、クロックCKがLレベルからHレベルへ遷移したときにラッチLTH1にD端子から取り込んだデータを保持する。また、インバータ回路INV103及びインバータ回路INV105は、この取り込んだデータをQ端子から出力する。以上の構成により、ラッチLTH1は、クロックCKがLレベルの期間、トランジスタQN101及びQP101がオンしているため、D端子から入力されるデータを受け取り、Q端子から同一の論理のデータを出力する。そしてクロックCKの立ち上がりで、トランジスタQN101及びQP101がオフし、D端子から入力されるデータを、インバータ回路INV103、インバータ回路INV104、トランジスタQP103、及びトランジスタQN104から構成されるフリップフロップ回路でラッチするデータを確定し保持するとともに、ラッチしたデータをQ端子から出力する。図9aに戻って、デコーダDEC1は、アンド回路AND91第2認識部により、コマンドアドレス信号CA[n:0]が全てHレベルのとき、PREコマンドが供給されたと認識する。また、デコーダDEC1は、内部クロック信号CLK_fがLレベルの期間中にラッチLTH1第2ラッチ部にコマンドを取り込み、クロック信号CLK_fの立ち上がりでコマンドを保持する。また、デコーダDEC1は、同じ内部クロック信号CLK_fの立ち上がりで、アンド回路AND11から、認識結果であるHレベルのデータアンド回路AND91の出力と同じ論理レベルの信号をOUT1として出力する。また、図7に示すデコーダDEC2は、図9bに示すように、アンド回路AND93第3認識部、ラッチLTH2第3ラッチ部、ラッチLTH1第2シフト部、及びアンド回路AND21から構成される。ラッチLTH2は、図10bに回路構成を示すように、トランジスタQN111、トランジスタQP112、トランジスタQP113、トランジスタQN114、インバータ回路INV111、インバータ回路INV112、インバータ回路INV113、インバータ回路INV114、及びインバータ回路INV115から構成される。また、ラッチLTH2は、トランジスタQN121、トランジスタQP122、トランジスタQP123、トランジスタQN124、インバータ回路INV122、インバータ回路INV123、インバータ回路INV124、及びインバータ回路INV125から構成される。インバータ回路INV111の入力は、クロックCKが入力される端子に接続され、出力はインバータ回路INV112の入力、及びトランジスタQN111のゲート端子へと接続される。インバータ回路INV111は、クロックCKを論理反転し、論理反転した信号を、トランジスタQN111のゲート端子、トランジスタQP113のゲート端子、及びインバータ回路INV112の入力へと出力する。インバータ回路INV112は、入力がインバータ回路INV111の出力に接続され、出力がトランジスタQP112のゲート端子、トランジスタQN114のゲート端子、トランジスタQN121のゲート端子、及びインバータ回路INV122の入力と接続される。インバータ回路INV112は、インバータ回路INV111の出力を論理反転し、論理反転した信号を、トランジスタQP112のゲート端子、トランジスタQN114のゲート端子、トランジスタQN121のゲート端子、及びインバータ回路INV122の入力へと出力する。トランジスタQN111及びトランジスタQP112は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタQN111及びトランジスタQP112のソース端子は、ラッチLTH2のデータ入力端子であるD端子に接続される。トランジスタQN111及びトランジスタQP112のドレイン端子は、トランジスタQP113及びトランジスタQN114のソース端子、並びにインバータ回路INV113の入力に接続される。トランジスタQN111及びトランジスタQP112は、ソース端子に接続されたD端子に入力されるデータを、クロックCKがLレベルの間、ドレイン端子に出力する。また、トランジスタQN111及びトランジスタQP112は、クロックCKがLレベルからHレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。トランジスタQP113及びトランジスタQN114は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタQP113及びトランジスタQN114のソース端子は、トランジスタQN111及びトランジスタQP112のドレイン端子、並びにインバータ回路INV113の入力に接続される。トランジスタQP113及びトランジスタQN114のドレイン端子は、インバータ回路INV114の出力に接続される。インバータ回路INV113は、入力がトランジスタQN111及びトランジスタQP112のドレイン端子と接続され、出力がインバータ回路INV114及びインバータ回路INV115の入力へと接続される。インバータ回路INV114の入力は、インバータ回路INV113の出力、及びインバータ回路INV115の入力と接続される。インバータ回路INV114の出力は、トランジスタQP113及びトランジスタQN114のドレイン端子と接続される。インバータ回路INV115の入力は、インバータ回路INV113の出力、及びインバータ回路INV114の入力と接続される。インバータ回路INV115の出力は、トランジスタQN121及びトランジスタQP122のソース端子と接続される。インバータ回路INV113及びインバータ回路INV115により、クロックCKがLレベルの間、データ入力端子Dに入力されるデータの同じ論理の信号を、トランジスタQN121及びトランジスタQP122のソース端子へと出力する。また、インバータ回路INV113、インバータ回路INV114、トランジスタQP113、及びトランジスタQN114はフリップフロップを構成し、クロックCKがHレベルの間、クロックCKがLレベルからHレベルへ遷移したときにラッチLTH2にD端子から取り込んだデータを保持する。また、インバータ回路INV113及びインバータ回路INV115は、この取り込んだデータをトランジスタQN121及びトランジスタQP122のソース端子へと出力する。インバータ回路INV122は、入力がインバータ回路INV112の出力に接続され、出力がトランジスタQP122のゲート端子、及びトランジスタQN124のゲート端子と接続される。インバータ回路INV122は、インバータ回路INV112の出力を論理反転し、論理反転した信号を、トランジスタQP122のゲート端子及びトランジスタQN124のゲート端子へと出力する。トランジスタQN121及びトランジスタQP122は、ソース端子及びドレイン端子が共通接続され、トランスファーゲートを構成する。トランジスタQN121及びトランジスタQP122のソース端子は、インバータ回路INV115の出力に接続される。トランジスタQN121及びトランジスタQP122のドレイン端子は、トランジスタQP123及びトランジスタQN124のソース端子、並びにインバータ回路INV123の入力に接続される。トランジスタQN121及びトランジスタQP122は、ソース端子に接続されたインバータ回路INV115の出力を、クロックCKがHレベルの間、ドレイン端子に出力する。また、トランジスタQN121及びトランジスタQP122は、クロックCKがHレベルからLレベルへ遷移すると、ソース端子に入力されるデータを受け付けず、ドレイン端子への出力を停止する。トランジスタQP123及びトランジスタQN124は、ソース及びドレインが共通接続され、トランスファーゲートを構成する。トランジスタQP123及びトランジスタQN124のソース端子は、トランジスタQN121及びトランジスタQP122のドレイン端子、並びにインバータ回路INV123の入力に接続される。トランジスタQP123及びトランジスタQN124のドレイン端子は、インバータ回路INV124の出力に接続される。インバータ回路INV123は、入力がトランジスタQN121及びトランジスタQP122のドレイン端子と接続され、出力がインバータ回路INV124及びインバータ回路INV125の入力へと接続される。インバータ回路INV124の入力は、インバータ回路INV123の出力、及びインバータ回路INV125の入力と接続される。インバータ回路INV124の出力は、トランジスタQP123及びトランジスタQN124のドレイン端子と接続される。インバータ回路INV125の入力は、インバータ回路INV123の出力、及びインバータ回路INV124の入力と接続される。インバータ回路INV125の出力は、ラッチLTH2のデータ出力端子であるQ端子に接続される。インバータ回路INV123及びインバータ回路INV125により、クロックCKがHレベルの間、インバータ回路INV115の出力と同じ論理の信号を、データ出力端子Qから出力する。また、インバータ回路INV123、インバータ回路INV124、トランジスタQP123、及びトランジスタQN124はフリップフロップを構成し、クロックCKがLレベルの間、クロックCKがHレベルからLレベルへ遷移したときにラッチLTH2にD端子から取り込んだデータを保持する。また、インバータ回路INV123及びインバータ回路INV125は、この取り込んだデータをQ端子から出力する。以上の構成により、ラッチLTH2は、クロックCKがLレベルの期間、トランジスタQN111及びQP111がオンしているため、D端子から入力されるデータを受け取り、インバータ回路INV115から、D端子から入力されるデータと同一の論理のデータを出力する。そして、ラッチLTH2は、クロックCKの立ち上がりで、トランジスタQN111及びQP111がオフするので、D端子から入力されるデータを、インバータ回路INV113、インバータ回路INV114、トランジスタQP113、及びトランジスタQN114から構成されるフリップフロップ回路でラッチするデータを確定し保持する。また、ラッチLTH2は、同じクロックCKの立ち上がりで、トランジスタQN121及びQP121がオンし、ラッチしたデータを、Q端子から出力する。また、デコーダDEC2におけるラッチLTH1は、図10aを用いて回路構成を説明した回路であり、クロックCKがLレベルの期間、トランジスタQN101及びQP101がオンしているため、ラッチLTH2のQ端子から入力されるデータを受け取り、自身のQ端子から同一の論理のデータを出力する。そしてクロックCKの立ち上がりで、トランジスタQN101及びQP101がオフし、ラッチLTH2のD端子から入力されるデータを、インバータ回路INV103、インバータ回路INV104、トランジスタQP103、及びトランジスタQN104から構成されるフリップフロップ回路でラッチするデータを確定し保持する。図9bに戻って、デコーダDEC2は、アンド回路AND93第3認識部により、コマンドアドレス信号CA[n:0]が全てHレベルのとき、PREコマンドが供給されたと認識する。また、デコーダDEC2は、内部クロック信号CLK_fがLレベルの期間中にラッチLTH2第3ラッチ部にコマンドを取り込み、クロック信号CLK_fの立ち上がりでコマンドを保持する。また、デコーダDEC2は、同じ内部クロック信号CLK_fの立ち上がりで、ラッチLTH2のQ端子から、認識結果であるHレベルのデータアンド回路AND93の出力と同じ論理レベルの信号をラッチLTH1に出力する。また、デコーダDEC2は、このとき内部クロック信号CLK_rがLレベルとなっているので、このLレベルの期間中にラッチLTH2の出力を、ラッチLTH1に取り込む。そして、デコーダDEC2は、次の内部クロック信号CLK_rの立ち上がりで、ラッチLTH1の出力を保持する。また、デコーダDEC2は、同じ内部クロック信号CLK_rの立ち上がりで、アンド回路AND21から、認識結果であるHレベルのデータアンド回路AND93の出力であり、ラッチLTH2の出力と同じ論理レベルの信号をOUT2として出力する。図7に戻って、コマンドデコーダ16にPREコマンドが供給された場合の動作について、図11を用いて説明する。図11は、半導体装置100に、クロック信号CLKのn番目の立下りでPREコマンドが供給され、クロック信号CLKのn1番目の立下りでACTコマンドが供給された場合のコマンドデコーダ16の出力信号内部アクト信号inACT及び内部プリチャージ信号inPRE等の波形を示している。通常のノーマル動作において、コマンドデコーダ16は、時刻t1にPREコマンドが供給されると、内部のスイッチSW3に入力されるテストモード信号TESTはLレベルであるので、供給されたPREコマンドをデコーダDEC1に出力する。デコーダDEC1は、上述の通り、内部クロック信号CLK_fの立ち上がりで、内部プリチャージ信号inPREを出力する図1において破線で示す。また、コマンドデコーダ16は、クロック信号CLKの次の立下りである時刻t3に、ACTコマンドが供給されると、内部クロック信号CLK_fの立ち上がりで、内部アクト信号inACTを出力する。従って、通常のノーマル動作において、コマンドデコーダ16が内部プリチャージ信号inPREを出力する時刻時刻t1から、内部アクト信号inACTを出力する時刻時刻t3までの時間は、クロック信号CLKの1周期分に相当する。すなわち、通常のノーマル動作において、半導体装置100においてプリチャージ動作を行うtRP期間の最小時間tRPminは、クロック信号CLKの1周期分の時間となる。一方、テストモード動作において、コマンドデコーダ16は、時刻t1にPREコマンドが供給されると、内部のスイッチSW3に入力されるテストモード信号TESTはHレベルであるので、供給されたPREコマンドをデコーダDEC2に出力する。デコーダDEC2は、上述の通り、内部クロック信号CLK_rの立ち上がりで、内部プリチャージ信号inPREを出力する。つまり、コマンドデコーダ16は、図1において実線で示すように、内部プリチャージ信号inPREを、図1において破線で示す通常のノーマル動作における内部プリチャージ信号inPREに対して、クロック信号CLKの1/2周期分遅延させて出力する。また、コマンドデコーダ16は、クロック信号CLKの次の立下りである時刻t3に、ACTコマンドが供給されると、通常のノーマル動作と同様に、内部クロック信号CLK_fの立ち上がりで、内部アクト信号inACTを出力する。従って、テストモード動作において、コマンドデコーダ16が内部プリチャージ信号inPREを出力する時刻時刻t2から、内部アクト信号inACTを出力する時刻時刻t3までの時間は、クロック信号CLKの1/2周期分に相当する。すなわち、テストモード動作において、半導体装置100においてプリチャージ動作を行うtRP期間の最小時間tRPminは、クロック信号CLKの1/2周期分の時間となり、通常のノーマル動作の半分の時間となる。また、先に図5及び図6を用いて説明したように、低周波数のクロック信号CLK及びPREコマンドを供給後、クロック信号CLKの1周期後にACTコマンドを供給して、誤ったデータが読み出されない、或いは誤ったデータがメモリセルに書きこまれず、その後の読み出し動作で正しいデータを読み出す場合があり得る。こういった場合であっても、内部プリチャージ信号inPREを遅延させることで、実質的にPREコマンドが供給される時刻が、ACTコマンド供給時刻からクロック信号CLKの1/2周期前の時刻まで、遅延したことと同様の効果が得られ、誤ったデータが読み出される、或いは誤ったデータがメモリセルに書きこまれ、その後の読み出し動作で誤ったデータを読み出すことができる。つまり、テストモード動作においては、PREコマンド供給後、半導体装置100の内部におけるプリチャージ動作が終了しないうちに、ACTコマンドを供給してアクティブ動作を開始することができる。従って、半導体装置100によれば、半導体装置の動作周波数に比べて低周波数のクロック信号しか供給できないテスタを用いた場合、tRP期間を、テスタの限界性能の半分まで短縮することができ、高速に動作する同期型半導体装置の限界性能を測定することが容易になるという効果がある。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。"