積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備え、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられたことを特徴とする半導体記憶装置。前記半導体ピラーの上端または下端に前記支持部がさらに設けられたことを特徴とする請求項1記載の半導体記憶装置。前記複数のメモリセルの隣り合うゲート電極間に空隙が形成されていることを特徴とする請求項1記載の半導体記憶装置。複数のゲート電極となる膜と、複数の絶縁膜と、複数の第1の犠牲膜と、を積層して積層体を形成する工程と、前記積層体の積層方向に延びる分離溝を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔を介して前記第1の犠牲膜を選択的に除去する工程と、前記貫通孔の内壁から順にブロック絶縁層となる膜と、電荷蓄積層となる膜と、第2の犠牲膜と、半導体ピラーと、を形成する工程と、前記分離溝を介して前記第2の犠牲膜を選択的に除去する工程と、を備え、前記第2の犠牲膜を選択的に除去する工程において、前記第2の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。複数の絶縁膜と、複数の第3の犠牲膜と、複数の第4の犠牲膜と、を積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔の内壁から順に第5の犠牲膜と、半導体ピラーと、を形成する工程と、前記積層体の積層方向に延びる分離溝を形成する工程と、前記分離溝を介して前記第3の犠牲膜を選択的に除去する工程と、前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、前記分離溝を介して前記第4の犠牲膜を選択的に除去する工程と、前記分離溝を介して前記第5の犠牲膜を選択的に除去する工程と、を備え、前記第5の犠牲膜を選択的に除去する工程において、前記第5の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。複数の絶縁膜と、複数の第6の犠牲膜と、複数の第7の犠牲膜と、を積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔を介して、前記第7の犠牲膜に第8の犠牲膜を形成する工程と、前記貫通孔の内部に半導体ピラーを形成する工程と、前記積層体の積層方向に延びる分離溝を形成する工程と、前記分離溝を介して前記第7の犠牲膜を選択的に除去する工程と、前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、前記分離溝を介して前記第6の犠牲膜を選択的に除去する工程と、前記分離溝を介して前記第8の犠牲膜を選択的に除去する工程と、を備え、前記第8の犠牲膜を選択的に除去する工程において、前記第8の犠牲膜を除去する際に、前記絶縁膜により前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離が保たれることを特徴とする半導体記憶装置の製造方法。本発明が解決しようとする課題は、信頼性を向上させることができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態半導体記憶装置1には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。図1は、第1の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図1aはメモリストリングス部分を例示する模式断面図、図1bは図1aにおけるA-A矢視断面図である。また、図1a中におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板2の主面に平行な方向、Z方向は基板2の主面に直交する方向積層方向としている。図1aに示すように、半導体記憶装置1のメモリ領域には基板2が設けられている。基板2は、例えば、単結晶のシリコンを用いて形成されたものとすることができる。基板2上には、絶縁層3、バックゲート電極4、積層体MLが設けられている。絶縁層3は、例えば、シリコン酸化物を用いて形成されたものとすることができる。バックゲート電極4は、例えば、ボロンがドープされた多結晶シリコンを用いて形成されたものとすることができる。積層体MLは、積層して設けられた複数のゲート電極6と、ゲート電極6の間に設けられた絶縁膜5と、を有したものとすることができる。絶縁膜5は、例えば、シリコン酸化物を用いて形成されたものとすることができる。ゲート電極6は、例えば、ボロンがドープされた非晶質シリコンを用いて形成されたものとすることができる。なお、図1aにおいては、一例として、ゲート電極6を5層に積層し、最上層をセレクトゲート電極6aとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極6が10層以上に積層されたものとすることもできる。積層体MLを積層方向Z方向に貫通する貫通孔7が複数形成されている。また、図1bに示すように、貫通孔7は、Z方向から見てX方向及びY方向に沿ってマトリクス状に配列されている。Y方向において隣り合う2本の貫通孔7は、バックゲート電極4に形成された凹部4aによって相互に連通されている。貫通孔7及び凹部4aの内面上には、ブロック絶縁層21が設けられている。ブロック絶縁層21は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物を用いて形成されたものとすることができる。ブロック絶縁層21の内側には電荷蓄積層22が設けられている。電荷蓄積層22は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層とすることができる。電荷蓄積層22は例えば、シリコン窒化物を用いて形成されたものとすることができる。電荷蓄積層22の内側にはトンネル絶縁層として機能する空隙23エアギャップが設けられている。空隙23は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す。トンネル絶縁層として機能する空隙23を設けるようにすれば、電界を集中させやすくすることができるので、書き込み特性や消去特性、特に消去特性を向上させることができる。また、貫通孔7内にブロック絶縁層21、電荷蓄積層22を埋め込む構成となっているため半導体ピラー26チャネル半導体のX、Y方向における寸法断面における直径寸法を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙23の曲率半径を小さくして電界集中を高めることができる。そのため、書き込み特性、消去特性の優れたメモリセル24を実現することが可能となる。空隙23の内側には半導体ピラー26、接続部材27が設けられている。すなわち、積層体MLを貫く半導体ピラー26と、半導体ピラー26とゲート電極6との間に空隙23を介して設けられた電荷蓄積層22と、電荷蓄積層22とゲート電極6との間に設けられたブロック絶縁層21と、が設けられている。半導体ピラー26は、貫通孔7内をZ方向に延びる中空の柱状筒状を呈しており、例えば、半導体ピラー26の形状を円筒状とすることができる。接続部材27は、凹部4a内をY方向に延びる中空の柱状を呈しており、例えば、接続部材27の形状を筒状とすることができる。そして、Y方向において隣り合う2本の半導体ピラー26は、接続部材27によって相互に接続されている。半導体ピラー26、接続部材27は、例えば、ポリシリコンを用いて形成されたものとすることができる。半導体ピラー26の上端部には、砒素がイオン注入されたソース/ドレイン領域部8が設けられている。接続部材27によって相互に接続された2本の半導体ピラー26のうちの一方はソース/ドレイン領域部8を介して図示しないソース線に接続され、他方はソース/ドレイン領域部8を介して図示しないビット線に接続されている。このような構成により、ゲート電極6と半導体ピラー26との間に電荷蓄積層22が配置され、ゲート電極6と半導体ピラー26との交差部分毎にメモリセル24が構成される。すなわち、メモリセル24が積層方向に複数構成される。また、セレクトゲート電極6aの上には、絶縁膜9が設けられている。絶縁膜9は、例えば、シリコン酸化物を用いて形成されたものとすることができる。接続部材27によって相互に接続された2本の半導体ピラー26の間には、Y方向においてゲート電極6を分離する分離溝10が設けられている。分離溝10の内部は埋め込みが行われておらず、空隙エアギャップとなっている。すなわち、積層された複数のメモリセル24の隣り合うゲート電極6間に空隙埋め込みの行われていない分離溝10が形成されている。分離溝10の内部の埋め込みが行われないようにすれば、Y方向に隣接するメモリセル24間の電気的な干渉を抑制することができる。分離溝10の上端の開口は、絶縁膜9aにより塞がれている。絶縁膜9aは、例えば、シリコン酸化物を用いて形成されたものとすることができる。Z方向におけるゲート電極6とゲート電極6との間にも空隙23aエアギャップが設けられている。空隙23aの一方の端部は分離溝10と連通し、他方の端部は空隙23と連通している。空隙23aを設けるようにすれば、Z方向に隣接するメモリセル24間の電気的な干渉を抑制することができる。また、Z方向に隣接するメモリセル24間における容量を下げることができるので、メモリセル24のZ方向における寸法、ひいてはメモリ領域の厚み寸法を小さくすることができる。なお、絶縁膜9の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。ここで、電荷蓄積層22と半導体ピラー26との間に単純に空隙23を設けるようにすれば、電荷蓄積層22と半導体ピラー26とが接触し、書き込み特性などに対する信頼性が低下するおそれがある。例えば、2本の半導体ピラー26が接続部材27によって相互に接続された構造以下、U字型チャネル構造と称するにおいて、トンネル絶縁膜を単純に空隙23に置き換えるとU字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、U字型のチャネルが簡単に動いてしまい空隙23の幅寸法エアギャップ幅を一定に保つことが困難となる。そして、空隙23の幅寸法がばらついたり、電荷蓄積層22と半導体ピラー26とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。そのため、本実施の形態においては、空隙23の所定の位置に支持部11を設けることで空隙23の幅寸法を一定に保つようにしている。この場合、図1aに示すように、電荷蓄積層22と半導体ピラー26との間であって、積層方向において絶縁膜5が設けられた位置毎に、電荷蓄積層22と半導体ピラー26との間の距離を保つ支持部11を設けるようにすることができる。すなわち、積層された各メモリセル24毎に、電荷蓄積層22と半導体ピラー26との間の距離を保つ支持部11を設けるようにすることができる。この様に、複数の絶縁膜5とゲート電極6とが積層された構成において、所定の間隔をあけて支持部11を設けるようにすれば、U字型チャネル構造を有する場合であっても空隙23の幅寸法を一定に保つことが容易となる。この場合、支持部11の配設間隔に所定の周期性をもたせるようにすることもできる。支持部11は、例えば、シリコン酸化物を用いて形成されたものとすることができる。第2の実施形態本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。図2は、第2の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図2aはメモリストリングス部分を例示する模式断面図、図2bは図2aにおけるB-B矢視断面図である。また、図2a中におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板2の主面に平行な方向、Z方向は基板2の主面に直交する方向積層方向としている。図2aに示すように、半導体記憶装置1aのメモリ領域には基板2が設けられている。そして、前述した半導体記憶装置1と同様に絶縁層3、バックゲート電極4、積層体MLが設けられている。積層体MLは、絶縁膜5とゲート電極6とが積層されて構成されたものとすることができる。なお、図2aにおいては、一例として、ゲート電極6を5層に積層し、最上層をセレクトゲート電極6bとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極6が10層以上に積層されたものとすることもできる。また、積層体MLを積層方向Z方向に貫通する貫通孔7が複数形成され、Y方向において隣り合う2本の貫通孔7は、バックゲート電極4に形成された凹部4aによって相互に連通されている。貫通孔7及び凹部4aの内面上には、ブロック絶縁層21、電荷蓄積層22が積層するようにして設けられている。本実施の形態においても、電荷蓄積層22の内側にトンネル絶縁層として機能する空隙23エアギャップが設けられている。そして、空隙23の内側には半導体ピラー26、接続部材27が設けられている。すなわち、積層体MLを貫く半導体ピラー26と、半導体ピラー26とゲート電極6との間に空隙23を介して設けられた電荷蓄積層22と、電荷蓄積層22とゲート電極6との間に設けられたブロック絶縁層21と、が設けられている。また、半導体ピラー26の上端部には、砒素がイオン注入されたソース/ドレイン領域部8が設けられている。セレクトゲート電極6bの上には、絶縁膜9が設けられている。半導体ピラー26同士の間には、Y方向においてゲート電極6を分離する分離溝10aが設けられている。分離溝10aの内部は埋め込みが行われておらず、空隙エアギャップとなっている。すなわち、積層された複数のメモリセル24の隣り合うゲート電極6間に空隙埋め込みの行われていない分離溝10aが形成されている。分離溝10aの内部の埋め込みが行われないようにすれば、Y方向に隣接するメモリセル24間の電気的な干渉を抑制することができる。分離溝10aの上端の開口は、絶縁膜9aにより塞がれている。Z方向におけるゲート電極6とゲート電極6との間にも空隙23bエアギャップが設けられている。空隙23bの一方の端部は分離溝10aと連通し、他方の端部は空隙23と連通している。本実施の形態に係る空隙23、空隙23b、空隙となっている分離溝10aは、前述した空隙23、空隙23a、空隙となっている分離溝10とそれぞれ同様の作用効果を奏する。なお、絶縁膜9の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。本実施の形態においても、空隙23の所定の位置に支持部11aを設けることで空隙23の幅寸法を一定に保つようにしている。この場合、図2aに示すように、電荷蓄積層22と半導体ピラー26との間であって、積層方向において絶縁膜5が設けられた位置毎に、電荷蓄積層22と半導体ピラー26との間の距離を保つ支持部11aを設けるようにすることができる。すなわち、積層された各メモリセル24毎に、電荷蓄積層22と半導体ピラー26との間の距離を保つ支持部11aを設けるようにすることができる。また、半導体ピラー26の上端または下端に支持部11aがさらに設けられるようにすることができる。この様に、複数の絶縁膜5とゲート電極6とが積層された構成において、所定の間隔をあけて支持部11aを設けるようにすれば、U字型チャネル構造を有する場合であっても空隙23の幅寸法を一定に保つことが容易となる。この場合、支持部11aの配設間隔に所定の周期性をもたせるようにすることもできる。支持部11aは、例えば、シリコン酸化物を用いて形成されたものとすることができる。第3の実施形態本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。図3は、第3の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図3aはメモリストリングス部分を例示する模式断面図、図3bは図3aにおけるC-C矢視断面図である。また、図3a中におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板2の主面に平行な方向、Z方向は基板2の主面に直交する方向積層方向としている。図3aに示すように、半導体記憶装置1bのメモリ領域には基板2が設けられている。そして、前述した半導体記憶装置1と同様に絶縁層3、バックゲート電極4、積層体MLaが設けられている。積層体MLaは、絶縁膜15とゲート電極6とが積層されて構成されたものとすることができる。なお、図3aにおいては、一例として、ゲート電極6を5層に積層し、最上層をセレクトゲート電極6cとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極6が10層以上に積層されたものとすることもできる。また、積層体MLaを積層方向Z方向に貫通する貫通孔7が複数形成され、Y方向において隣り合う2本の貫通孔7は、バックゲート電極4に形成された凹部4aによって相互に連通されている。貫通孔7及び凹部4aの内面上には、半導体ピラー26a、接続部材27aが設けられている。半導体ピラー26a、接続部材27aの内部にはシリコン酸化膜313が埋め込まれている。また、半導体ピラー26aとゲート電極6との間にはブロック絶縁層21、電荷蓄積層22が積層するようにして設けられている。本実施の形態においても、電荷蓄積層22の内側にトンネル絶縁層として機能する空隙23エアギャップが設けられている。すなわち、積層体MLaを貫く半導体ピラー26aと、半導体ピラー26aとゲート電極6との間に空隙23を介して設けられた電荷蓄積層22と、電荷蓄積層22とゲート電極6との間に設けられたブロック絶縁層21と、が設けられている。また、半導体ピラー26aの上端部には、砒素がイオン注入されたソース/ドレイン領域部8が設けられている。セレクトゲート電極6cの上には、絶縁膜9が設けられている。半導体ピラー26a同士の間には、Y方向においてゲート電極6を分離する分離溝10bが設けられている。分離溝10bの内部は埋め込みが行われておらず、空隙エアギャップとなっている。すなわち、積層された複数のメモリセル24の隣り合うゲート電極6間に空隙埋め込みの行われていない分離溝10bが形成されている。分離溝10bの内部の埋め込みが行われないようにすれば、Y方向に隣接するメモリセル24間の電気的な干渉を抑制することができる。分離溝10bの上端の開口は、絶縁膜19により塞がれている。絶縁膜19は、例えば、シリコン酸化物を用いて形成されたものとすることができる。Z方向におけるゲート電極6とゲート電極6との間にも空隙23cエアギャップが設けられている。空隙23cの一方の端部は分離溝10bと連通し、他方の端部は空隙23と連通している。本実施の形態に係る空隙23、空隙23c、空隙となっている分離溝10bは、前述した空隙23、空隙23a、空隙となっている分離溝10とそれぞれ同様の作用効果を奏する。なお、絶縁膜19の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。本実施の形態においても、空隙23の所定の位置に支持部11bを設けることで空隙23の幅寸法を一定に保つようにしている。ただし、本実施の形態においては、絶縁膜15のY方向の一端を半導体ピラー26aに接続することで空隙23の幅寸法を一定に保つようにしている。すなわち、絶縁膜15と支持部11bとが一体に設けられることで、絶縁膜15に支持部11bの機能を併せ持たせるようにしている。なお、絶縁膜15のY方向の一端に別途支持部11bが設けられるようにすることもできる。この場合、図3aに示すように、電荷蓄積層22と半導体ピラー26aとの間であって、積層方向において絶縁膜15が設けられた位置毎に、電荷蓄積層22と半導体ピラー26aとの間の距離を保つ支持部11bが設けられていることになる。すなわち、積層された各メモリセル24毎に、電荷蓄積層22と半導体ピラー26aとの間の距離を保つ支持部11bが設けられていることになる。この様に、複数の絶縁膜15とゲート電極6とが積層された構成において、所定の間隔をあけて支持部11bが設けられることになるので、U字型チャネル構造を有する場合であっても空隙23の幅寸法を一定に保つことが容易となる。この場合、支持部11bの配設間隔に所定の周期性が生じることになる。支持部11bでもある絶縁膜15は、例えば、シリコン酸化物を用いて形成されたものとすることができる。第4の実施形態次に、第4の実施形態に係る半導体記憶装置の製造方法について例示する。以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置1を製造する場合を例示するものである。また、本実施の形態に係る半導体記憶装置の製造方法は、絶縁膜5となるシリコン酸化膜105、ゲート電極6となるボロンドープ非晶質シリコン膜106、空隙23を形成するためのシリコン窒化膜107第1の犠牲膜の一例に相当するを積層し、一括加工する場合を例示するものである。図4は、第4の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図4aは模式工程断面図、図4bは図4aにおけるA-A矢視断面図、図4cは図4aに続く模式工程断面図、図4dは図4cにおけるA-A矢視断面図である。図5は、図4に続く模式工程断面図である。図5aは図4cに続く模式工程断面図、図5bは図5aにおけるA-A矢視断面図、図5cは図5aに続く模式工程断面図、図5dは図5cにおけるA-A矢視断面図である。図6は、図5に続く模式工程断面図である。図6aは図5cに続く模式工程断面図、図6bは図6aにおけるA-A矢視断面図、図6cは図6aに続く模式工程断面図、図6dは図6cにおけるA-A矢視断面図である。図7は、図6に続く模式工程断面図である。図7aは図6cに続く模式工程断面図、図7bは図7aにおけるA-A矢視断面図である。まず、基板2上の図示しない周辺回路領域に図示しない周辺回路を形成する。次に、図4aに示すように、基板2上のメモリ領域に絶縁層3、バックゲート電極4を形成する。絶縁層3は、例えば、厚みが25nm程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極4は、例えば、厚みが100nm程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層3、バックゲート電極4は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー26を接続するための凹部4aをバックゲート電極4中に形成し、凹部4a内に非晶質シリコンを埋め込む。その後、バックゲート電極4の上方全面に絶縁膜5となるシリコン酸化膜105を30nm程度、ゲート電極6となるボロンドープ非晶質シリコン膜106を40nm程度、犠牲膜となるシリコン窒化膜107を30nm程度積層させる。すなわち、複数のゲート電極6となるボロンドープ非晶質シリコン膜106と、複数の絶縁膜5となるシリコン酸化膜105と、複数の犠牲膜となるシリコン窒化膜107と、を積層して積層体MLを形成する。この場合、これらの膜はプラズマCVDにより形成するようにすることができる。なお、ゲート電極6となるボロンドープ非晶質シリコン膜106の積層数は5層であり、最上層はセレクトゲート電極6aとなる。ただし、積層数はこれに限定されるわけではなく適宜変更することができる。次に、図4cに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体MLの積層方向に延びる分離溝10を形成する。分離溝10は、Y方向に隣接するゲート電極6を分離するための溝となる。そして、分離溝10内にシリコン酸化物を埋め込む。次に、図5aに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体MLの積層方向に延びる複数の貫通孔7を形成する。貫通孔7は、凹部4aに連通するように形成される。そして、アンモニア過酸化水素水溶液を用いたウエットエッチング法により凹部4a内に埋め込まれた非晶質シリコンを選択的に除去する。続いて、カーボン膜を除去してMONOS構造を有するメモリセル24の鋳型となるU字型貫通孔を形成する。その後、貫通孔7を介して犠牲膜であるシリコン窒化膜107を選択的に除去する。この場合、絶縁膜5、ゲート電極6、セレクトゲート電極6a、絶縁膜9が形成されることになる。次に、図5cに示すように、貫通孔7、凹部4aの内部にブロック絶縁層21となるアルミナ膜109を15nm程度、電荷蓄積層22となるシリコン窒化膜110を10nm程度、空隙23を形成するための犠牲膜111第2の犠牲膜の一例に相当するを4nm程度積層させる。この場合、犠牲膜111はシリコン酸化膜とすることができ、内径が10nm程度の円筒状となるように形成される。これらの膜はALD法及びLPCVD法を用いて形成することができる。この様にしてMONOS構造を有するメモリセル24を構成する積層膜が形成される。またさらに、犠牲膜111の内側円筒の孔にボロンドープ多結晶シリコンを埋め込み、半導体ピラー26、接続部材27を形成する。すなわち、貫通孔7の内壁から順にブロック絶縁層21となるアルミナ膜109と、電荷蓄積層22となるシリコン窒化膜110と、犠牲膜111と、半導体ピラー26と、を形成する。この際、犠牲膜であるシリコン窒化膜107を除去したスペースには犠牲膜111は埋め込まれるが、半導体ピラー26となるボロンドープ多結晶シリコンは埋め込まれないようにする。また、中空状の半導体ピラー26例えば、円筒状の半導体ピラー26が形成されるようにボロンドープ多結晶シリコンを埋め込むようにすることができる。その後、ソース/ドレイン領域部8を形成する。まず、反応性イオンエッチング法を用いてアルミナ膜109、シリコン窒化膜110、犠牲膜111を後退させる。そして、ALD法を用いてシリコン酸化物を埋め込み、続いて埋め込まれたシリコン酸化物及びボロンドープ多結晶シリコンを反応性イオンエッチング法を用いて後退させる。その後、後退させた部分に多結晶シリコンを埋め込む。続いて、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコンに砒素をイオン注入してソース/ドレイン領域部8を形成する。本実施の形態においては、MONOS膜を貫通孔7内に埋め込むため、半導体ピラー26の断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセルの配置が可能となるとともに、トンネル絶縁層として機能する空隙23の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル24を実現することが可能となる。また、中空状の半導体ピラー26が形成されるようにすれば、ゲート電極6で制御する半導体ピラー26の肉厚がZ方向に積層されたメモリセル24間で等しくなるので、しきい値電圧Vthのばらつきを抑制することができる。次に、図6aに示すように、既知のリソグラフィ法、反応性イオンエッチング法及びウエットエッチング法を組み合わせて、分離溝10内のシリコン酸化物を除去するとともに、分離溝10内に露出するアルミナ膜109、シリコン窒化膜110の端部を除去する。これにより、犠牲膜111につながる開口部を形成することができる。次に、図6cに示すように、弗酸を用いたウエットエッチング法により、分離溝10を介して犠牲膜111を選択的に除去してトンネル絶縁層として機能する空隙23を形成する。この際、時間制御などを行うことでエッチング量を制御して、電荷蓄積層22と半導体ピラー26との間の距離空隙23の幅寸法を一定に保つための支持部11が所定の位置に形成されるように犠牲膜111の一部を残存させる。例えば、図6cに示すように、犠牲膜111の一部を除去することで、積層方向において絶縁膜5が設けられた位置毎に、電荷蓄積層22となる膜と半導体ピラー26との間の距離を保つ支持部11が形成されるようにすることができる。この様にすれば、積層された各メモリセル24の上端乃至下端を支持部11で支えることができるようになる。この様にして、支持部11、ブロック絶縁層21、電荷蓄積層22、空隙23を形成するようにすることができる。ここで、U字型チャネル構造において、トンネル絶縁膜を単純に空隙23に置き換えるとU字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて、蓄積された電荷によるクーロン引力などが働くと、U字型のチャネルが簡単に動いてしまい空隙23の幅寸法を一定に保つことが困難となる。そして、空隙23の幅寸法がばらついたり、電荷蓄積層22と半導体ピラー26とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。本実施の形態においては、空隙23の所定の位置に支持部11が設けられることになるので、空隙23の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。次に、図7bに示すように、既知のリソグラフィ法及び反応性イオンエッチング法を用いてセレクトゲート電極6aを分割する溝30を形成する。そして、プラズマCVD法を用いてシリコン酸化膜を絶縁膜9の全面に形成し、分離溝10、溝30の開口部分を塞ぐ。この場合、プラズマCVD法において使用されるガスは、例えば、SiH4およびN2Oとすることができる。プラズマCVD法を用いるものとすれば、Y方向において隣り合うゲート電極6間が完全には埋め込まれず空隙が形成されるので、ゲート電極6間の寄生容量を抑制することができる。以上のようにすれば、半導体記憶装置1を製造することができる。なお、膜構成及び膜の形成方法、MONOS膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはNi触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー26の形成に用いることも可能である。また、MONOS膜におけるブロック絶縁層21としてはアルミナ膜以外にもシリコン酸化膜、ONO膜、Al2O3、HfO2、La2O3、Pr2O3、Y2O3、ZrO2などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極6として単にボロンドープ多結晶シリコン膜を用いる以外に、犠牲膜111を埋め込む前にCVD法によりボロンドープ多結晶シリコン膜をコバルト、チタン、ニッケル等を用いてシリサイド化したり、WF6を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極6の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層例えば、10層以上とすることもできる。また、膜構成及び膜の形成方法、MONOS膜の構成、加工方法などに関して、任意の組み合わせを採用することも可能である。第5の実施形態次に、第5の実施形態に係る半導体記憶装置の製造方法について例示する。以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置1aを製造する場合を例示するものである。また、本実施の形態に係る半導体記憶装置の製造方法は、積層されたメモリセルを形成するために絶縁膜5となるシリコン酸化膜と犠牲膜であるシリコン窒化膜とを交互に積層し、セレクトゲート電極6bとなる部分に予め犠牲膜としてのシリコン窒化膜を埋め込んでおくことで任意のゲート長を有するセレクトゲート電極6bを形成する場合である。図8は、第5の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図8aは模式工程断面図、図8bは図8aにおけるB-B矢視断面図、図8cは図8aに続く模式工程断面図、図8dは図8cにおけるB-B矢視断面図である。図9は、図8に続く模式工程断面図である。図9aは図8cに続く模式工程断面図、図9bは図9aにおけるB-B矢視断面図、図9cは図9aに続く模式工程断面図、図9dは図9cにおけるB-B矢視断面図である。図10は、図9に続く模式工程断面図である。図10aは図9cに続く模式工程断面図、図10bは図10aにおけるB-B矢視断面図、図10cは図10aに続く模式工程断面図、図10dは図10cにおけるB-B矢視断面図である。まず、基板2上の図示しない周辺回路領域に周辺回路を形成する。次に、図8aに示すように、基板2上のメモリ領域に絶縁層3、バックゲート電極4を形成する。絶縁層3は、例えば、厚みが20nm程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極4は、例えば、厚みが100nm程度のリンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層3、バックゲート電極4は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー26を接続するための凹部4aをバックゲート電極4中に形成し、凹部4a内にシリコンゲルマニウムを埋め込む。その後、バックゲート電極4の上方全面に絶縁膜5となるシリコン酸化膜205を30nm程度、犠牲膜206第3の犠牲膜の一例に相当するとなるシリコン窒化膜を50nm程度、犠牲膜207第4の犠牲膜の一例に相当するとなる非晶質シリコン膜を30nm程度積層させる。すなわち、複数の絶縁膜5となるシリコン酸化膜205と、複数の犠牲膜206と、複数の犠牲膜207と、を積層して積層体を形成する。この場合、犠牲膜206は5層形成され、犠牲膜206間にはシリコン酸化膜205または犠牲膜207が形成される。また、シリコン酸化膜205と犠牲膜207とが交互に形成される。これらの膜はプラズマCVD法により形成するようにすることができる。次に、図8cに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔7を形成する。貫通孔7は、凹部4aに連通するように形成される。続いて、塩素ガスを用いたドライエッチング法により凹部4a内に埋め込まれたシリコンゲルマニウムを選択的に除去する。そして、カーボン膜を除去してMONOS構造を有するメモリセル24の鋳型となるU字型貫通孔を形成する。次に、図9aに示すように、ALD法及びLPCVD法を用いて、U字型貫通孔の内面に空隙23を形成するためのシリコン酸化物を用いた犠牲膜208第5の犠牲膜の一例に相当するを5nm程度、半導体ピラー26となるリンドープ多結晶シリコン膜209を8nm程度積層させる。すなわち、貫通孔の内壁から順に犠牲膜208と半導体ピラー26とを形成する。そしてさらに、リンドープ多結晶シリコン膜209の内面にシリコン酸化膜210を積層させる。この際、シリコン酸化膜210により形成された部分が円筒状となるように埋め込まれる。続いて、シリコン酸化膜210及びリンドープ多結晶シリコン膜209の端部を反応性イオンエッチング法を用いて後退させ、後退させた部分に多結晶シリコン膜211を埋め込む。そして、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコン膜211に砒素をイオン注入してソース/ドレイン領域部8を形成する。その後、最上層のシリコン酸化膜205の全面にCVD法を用いて図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝10aを形成する。次に、図9cに示すように、熱燐酸法を用いて、分離溝10aを介して犠牲膜206を選択的に除去する。そして、分離溝10aの内部に電荷蓄積層22となるシリコン窒化膜212を5nm程度、ブロック絶縁層21となるハフニア膜213を15nm程度積層させる。更に、ゲート電極6となる窒化タンタルタングステン積層膜214をCVD法を用いて積層させる。すなわち、分離溝10aの内壁から順に電荷蓄積層22となるシリコン窒化膜212と、ブロック絶縁層21となるハフニア膜213と、ゲート電極6となる窒化タンタルタングステン積層膜214と、を形成する。続いて、NF3ガスを用いたエッチバックを行うことで各メモリセル毎に窒化タンタルタングステン積層膜214ゲート電極6を分割する分離溝220を形成する。この様にして、絶縁膜5、ゲート電極6、セレクトゲート電極6a、絶縁膜9、ブロック絶縁層21、電荷蓄積層22が形成される。次に、図10aに示すように、ウエットエッチング法を用いて、分離溝220を介してハフニア膜213、シリコン窒化膜212をエッチバックし犠牲膜207の端面を露出させる。続いて、アルカリウエットエッチング法を用いて、分離溝を介して犠牲膜207を選択的に除去する。そして、弗酸系のウエットエッチング法を用いて、分離溝を介して犠牲膜208を選択的に除去する。この際、犠牲膜208が選択的に除去されることでトンネル絶縁層として機能する空隙23が形成される。また、犠牲膜208の一部を除去することで、積層方向において絶縁膜5が設けられた位置毎に、電荷蓄積層22となるシリコン窒化膜212と半導体ピラー26との間の距離を保つ支持部11aが形成される。この場合、時間制御などを行うことでエッチング量を制御して、電荷蓄積層22と半導体ピラー26との間の距離空隙23の幅寸法を一定に保つための支持部11aが所定の位置に形成されるように犠牲膜208の一部を残存させるようにすることができる。ここで、プラズマCVD法を用いて形成されたシリコン酸化膜例えば、シリコン酸化膜205に対して、ALD法を用いて形成されたシリコン酸化膜犠牲膜208はウエットエッチングレートが5倍以上高いため選択エッチングが容易となる。次に、図10cに示すように、プラズマCVD法を用いてシリコン酸化膜を絶縁膜9の全面に形成し、分離溝10aの開口部分を絶縁膜9aにより塞ぐ。この場合、例えば、TEOSと酸素ガスを用いてシリコン酸化膜を形成するようにすることができる。プラズマCVD法を用いるものとすれば、Y方向において隣り合うゲート電極6間が完全には埋め込まれず空隙が形成されるので、ゲート電極6間の寄生容量を抑制することができる。以上のようにすれば、半導体記憶装置1aを製造することができる。本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙23と、ブロック絶縁層21とでは曲率半径が異なり、円筒状のMONOS構造の内側に位置し曲率半径の小さい空隙23により電界集中を高めることができる。そのため、平面状のMONOS構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、MLC動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙23は、比誘電率1という低誘電率を有するものエアギャップであるため、空隙23に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置1aを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。また、空隙23の所定の位置に支持部11aが設けられることになるので、空隙23の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。なお、膜構成及び膜の形成方法、MONOS膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはNi触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー26の形成に用いることも可能である。また、MONOS膜におけるブロック絶縁層21としてはアルミナ膜以外にもシリコン酸化膜、ONO膜、Al2O3、HfO2、La2O3、Pr2O3、Y2O3、ZrO2などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極6としてもTiN、多結晶シリコン、あるいは多結晶シリコン膜を形成した後にシリサイド化することで形成されるWSi、CoSi、NiSi、PrSi、NiPtSi、PtSi、Pt、Ru、RuO2などを用いることも可能である。この様に、本実施の形態に係る半導体記憶装置の製造方法によれば、多様なメタル電極材料の利用が可能となるという利点もある。なお、ゲート電極6の積層数は例示をしたものに限定されるわけではなく、例えば、ゲート電極6が10層以上に積層されたものとすることもできる。また、本実施の形態に係る半導体記憶装置の製造方法によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高ビット密度の半導体記憶装置を提供することが可能となる。そして、本実施の形態に係る半導体記憶装置の製造方法によれば、今後も半導体記憶装置の継続的な集積度向上をはかることができるようになるため、様々な応用分野に適用できる半導体記憶装置が製造可能となる。第6の実施形態次に、第6の実施形態に係る半導体記憶装置の製造方法について例示する。以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置1bを製造する場合を例示するものである。また、前述した半導体記憶装置の製造方法では、半導体ピラーを支える支持部11、11a、すなわち、空隙の幅寸法を一定に保つ支持部11、11aを各メモリセルに対してその上端側と下端側とに交互に設けるようにしている。これに対して、本実施の形態に係る半導体記憶装置の製造方法では、支持部11bを各メモリセルに対してその上端側または下端側の一方に設けるようにしている。図11は、第6の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図11aは模式工程断面図、図11bは図11aにおけるC-C矢視断面図、図11cは図11aに続く模式工程断面図、図11dは図11cにおけるC-C矢視断面図である。図12は、図11に続く模式工程断面図である。図12aは図11cに続く模式工程断面図、図12bは図12aにおけるC-C矢視断面図、図12cは図12aに続く模式工程断面図、図12dは図12cにおけるC-C矢視断面図である。図13は、図12に続く模式工程断面図である。図13aは図12cに続く模式工程断面図、図13bは図13aにおけるC-C矢視断面図、図13cは図13aに続く模式工程断面図、図13dは図13cにおけるC-C矢視断面図である。まず、基板2上の図示しない周辺回路領域に周辺回路を形成する。次に、図11aに示すように、基板2上のメモリ領域に絶縁層3、バックゲート電極4を形成する。絶縁層3は、例えば、厚みが18nm程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極4は、例えば、厚みが150nm程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層3、バックゲート電極4は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー26aを接続するための凹部4aをバックゲート電極4中に形成し、凹部4a内に非晶質シリコンを埋め込む。その後、スパッタ法を用いて、バックゲート電極4の上方全面に絶縁膜15となるシリコン酸化膜305を50nm程度、犠牲膜となるチタン膜306第7の犠牲膜の一例に相当するを50nm程度、犠牲膜となる窒化チタン膜307第6の犠牲膜の一例に相当するを20nm程度それぞれ積層するようにして形成する。更に、プラズマCVD法を用いて、絶縁膜15となるシリコン酸化膜308を30nm程度積層するようにして形成する。そして、チタン膜306、窒化チタン膜307、シリコン酸化膜308を1組として計4組を積層するようにして形成する。更に、セレクトゲート電極6cとなるボロンドープ非晶質シリコン膜309を100nm程度、絶縁膜9となるシリコン酸化膜310を50nm程度積層する。すなわち、複数の絶縁膜15となるシリコン酸化膜308、複数の犠牲膜となるチタン膜306、複数の犠牲膜となる窒化チタン膜307などを積層して積層体を形成する。次に、図11cに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔7を形成する。貫通孔7は、凹部4aに連通するように形成される。次に、アルカリウエットエッチング法を用いて凹部4a内に埋め込まれた非晶質シリコンを選択的に除去する。そして、カーボン膜を除去してMONOS構造を有するメモリセル24の鋳型となるU字型貫通孔を形成する。次に、プラズマ窒化法を用いて、貫通孔7の断面に露出しているチタン膜306を窒化して5nm程度の厚みを有する窒化チタン膜311第8の犠牲膜の一例に相当するをを形成する。すなわち、貫通孔7を介して、チタン膜306に窒化チタン膜311を形成する。続いて、半導体ピラー26a、接続部材27aとなるリンドープ多結晶シリコン膜312を15nm程度埋め込む。すなわち、貫通孔7の内部に半導体ピラー26aを形成する。次に、シリコン酸化膜313を形成することでU字型の貫通孔7を埋め込む。続いて、シリコン酸化膜313及びリンドープ多結晶シリコン膜312の端部を反応性イオンエッチング法を用いて後退させ、多結晶シリコン膜314を埋め込む。次に、既知のリソグラフィ法及びイオン注入法を用いて多結晶シリコン膜314に砒素をイオン注入してソース/ドレイン領域部8を形成する。次に、図12aに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝10bを形成する。分離溝10bは、Y方向においてゲート電極6を分離する。続いて、塩素ガスを用いたドライエッチング法を用いて、分離溝10bを介してチタン膜306を選択的に除去して窒化チタン膜307、窒化チタン膜311のみを残存せしめる。次に、図12cに示すように、ALD法及びLPCVD法を用いてMONOS構造を有するメモリセル24を形成するために、電荷蓄積層22となるシリコン窒化膜315、ブロック絶縁層21となるONO膜316を埋め込む。そして、更にゲート電極6となるボロンドープ多結晶シリコン膜317を埋め込む。すなわち、分離溝10bの内壁から順に電荷蓄積層22となるシリコン窒化膜315と、ブロック絶縁層21となるONO膜316と、ゲート電極6となるボロンドープ多結晶シリコン膜317と、を形成する。本実施の形態においては、MONOS構造をメモリプラグホール内に埋め込むため、半導体ピラー26aの断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙23の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル24を実現することが可能となる。次に、NF3を用いたエッチングを行うことでボロンドープ多結晶シリコン膜317をエッチバックして、メモリセル毎に積層されているボロンドープ多結晶シリコン膜317を分割する。次に、図13aに示すように、プラズマ酸化法を用いて、ONO膜316、シリコン窒化膜315、ボロンドープ多結晶シリコン膜317を局所的に酸化して図示しないシリコン酸化膜を形成する。次に、弗酸を用いたウエットエッチング法により、局所的に形成したシリコン酸化膜を除去して窒化チタン膜307を露出させる。次に、図13cに示すように、アルカリウエットエッチング法を用いて、分離溝10bを介して窒化チタン膜307、窒化チタン膜311を選択的に除去して、トンネル絶縁層として機能する空隙23を形成する。このとき、積層された各メモリセル24毎に1つずつ空隙23の幅寸法を一定に保つ支持部11bが形成されることになる。すなわち、絶縁膜15となるシリコン酸化膜305、シリコン酸化膜308に支持部11bの機能を併せ持たせるようにしている。そのため、窒化チタン膜311を除去する際に、絶縁膜15により電荷蓄積層22となるシリコン窒化膜315と半導体ピラー26aとの間の距離が保たれる。次に、プラズマCVD法を用いて、絶縁膜19となるシリコン酸化膜318を形成し、分離溝10bの開口部分を塞ぐとともに、ボロンドープ多結晶シリコン膜317ゲート電極6間に空隙23cエアギャップを形成する。ここで、U字型チャネル構造において、トンネル絶縁膜を単純に空隙23に置き換えるとU字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、U字型のチャネルが簡単に動いてしまい空隙23の幅寸法を一定に保つことが困難となる。そして、空隙23の幅寸法がばらついたり、電荷蓄積層22と半導体ピラー26aとが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。本実施の形態においては、空隙23の所定の位置に支持部11bの機能を併せ持つ絶縁膜15が設けられることになるので、空隙23の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。以上のようにすれば、半導体記憶装置1bを製造することができる。本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙23と、ブロック絶縁層21とでは曲率半径が異なり、円筒状のMONOS構造の内側に位置し曲率半径の小さい空隙23により電界集中を高めることができる。そのため、平面状のMONOS構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、MLC動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙23は、比誘電率1という低誘電率を有するものエアギャップであるため、空隙23に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置1bを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。なお、膜構成及び膜の形成方法、MONOS膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはNi触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー26aの形成に用いることも可能である。また、MONOS膜におけるブロック絶縁層21としてはONO膜以外にもシリコン酸化膜、Al2O3、HfO2、La2O3、Pr2O3、Y2O3、ZrO2などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極6としても、単純にボロンドープト多結晶シリコン膜317を用いる以外に、CVD法によりボロンドープ多結晶シリコン膜317をコバルト、チタン、ニッケル等を用いてシリサイド化したり、WF6を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極6の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層例えば、10層以上とすることもできる。以上に例示をした実施形態によれば、信頼性を向上させることができる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。