"第1のビット線と該第1ビット線に隣接する第2のビット線とからなる複数のビット線対と、前記複数のビット線対と交差する複数のワード線と、各前記ビット線対の前記第1のビット線と前記第2のビット線との間に接続され、かつ、前記複数のワード線に接続された複数のメモリセルと、読出しデータまたは書込みデータを伝達する複数のデータ線と、前記複数のビット線対のうち第1のビット線対グループから第nのビット線対グループnは整数のいずれかを前記複数のデータ線に選択的に接続するスイッチング部とを備え、データ読出し動作またはデータ書込み動作において、前記スイッチング部は、前記複数のワード線のうち選択されたワード線が活性化されている1活性化期間中に、前記第1のビット線対グループを前記複数のデータ線に接続する第1のスイッチング動作と、前記第2のビット線対グループを前記複数のデータ線に接続する第2のスイッチング動作との両方を少なくとも実行することを特徴とする半導体記憶装置。それぞれが前記複数のメモリセルを含む複数のセルユニットを備え、各前記セルユニットは、前記複数のビット線対、前記複数のワード線および複数の前記スイッチング部を含み、前記第1のスイッチング動作において、前記複数のセルユニットのうち第1~第mのセルユニットmは2以上の整数のそれぞれが、前記第1のセルユニットの前記活性化期間中に、前記第1のスイッチング動作を連続的に実行した後、前記第1のセルユニットの同一活性化期間中に、前記第1のセルユニットが前記第2のスイッチング動作を実行することを特徴とする請求項1に記載の半導体記憶装置。データ読出し動作またはデータ書込み動作において、前記複数のセルユニットは、各前記セルユニットにおける前記活性化期間中に、前記第1のスイッチング動作および前記第2のスイッチング動作の両方を実行することを特徴とする請求項2に記載の半導体記憶装置。データ読出し動作またはデータ書込み動作において、前記スイッチング部は、前記1活性化期間中に、前記複数のデータ線に接続するビット線対グループを前記第1のビット線対グループから前記第2のビット線対グループへ切り替えることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記第1および第2のビット線対グループは、互いに隣接しており、前記ワード線の延伸方向に向かって交互に配置されていることを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。前記第1および第2のスイッチング動作によって読み出されたデータを一時的に格納し、あるいは、前記第1および第2のスイッチング動作によって書き込まれるデータを一時的に格納するデータバッファをさらに備えたことを特徴とする請求項1から請求項5のいずれかに記載の半導体記憶装置。複数のビット線対と、複数のワード線と、前記複数のビット線対と前記複数のワード線に接続された複数のメモリセルと、読出しデータまたは書込みデータを伝達する複数のデータ線と、前記複数のビット線対と前記複数のデータ線との間に設けられたスイッチング部とを備えた半導体記憶装置の駆動方法であって、データ読出し動作またはデータ書込み動作において、前記複数のワード線のうち選択されたワード線が活性化されている1活性化期間中に、前記複数のビット線対のうち第1のビット線対グループを前記複数のデータ線に接続する第1のスイッチング動作を実行し、同一の前記活性化期間中に、前記複数のビット線対のうち第2のビット線対グループを前記複数のデータ線に接続する第2のスイッチング動作を実行することを具備した半導体記憶装置の駆動方法。書込みまたは読出し時における消費電力を低減させた半導体記憶装置を提供する。本実施形態による半導体記憶装置は、第1のビット線と該第1ビット線に隣接する第2のビット線とからなる複数のビット線対と、複数のビット線対と交差する複数のワード線と、各ビット線対の第1のビット線と第2のビット線との間に接続され、かつ、複数のワード線に接続された複数のメモリセルとを備える。複数のデータ線は、読出しデータまたは書込みデータを伝達する。スイッチング部は、複数のビット線対のうち第1のビット線対グループまたは該第1のビット線対グループとは異なる第2のビット線対グループのいずれかを複数のデータ線に選択的に接続する。データ読出し動作またはデータ書込み動作において、スイッチング部は、複数のワード線のうち選択されたワード線が活性化されている1活性化期間中に、第1のビット線対グループを複数のデータ線に接続する第1のスイッチング動作と、第2のビット線対グループを複数のデータ線に接続する第2のスイッチング動作との両方を実行する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態以下、図面を参照して本発明に係る実施形態を説明する。図1は、本実施形態に従った磁気ランダムアクセスメモリ以下、MRAMのメモリチップを示すブロック図である。尚、本実施形態は、これに限定されることなく、MRAM以外の抵抗変化型素子を用いたメモリ例えば、PCRAM、ReRAM等にも適用可能である。本実施形態によるMRAMは、メモリセルアレイMCAと、センスアンプSAと、メインデータコントローラMDCと、DQバッファDQBと、カラムコントローラCCと、ロウコントローラRCと、クロックバッファCLKBと、コマンドコントローラCMDCと、アドレスコントローラADDCと、アレイコントローラACとを備えている。メモリセルアレイMCAは、例えばマトリクス状に二次元配置された複数のメモリセルMCを備えている。各メモリセルMCはビット線対例えばBL1とBL2とワード線WLとの交点に対応して配置されている。すなわち、メモリセルMCの一端は、ビット線対の一方BL1に接続され、他端はビット線対の他方BL2に接続される。ビット線対BL1、BL2は、カラム方向に延伸している。ワード線WLは、カラム方向に対して直交するロウ方向に延伸している。センスアンプSAは、例えばビット線BL1を介してメモリセルMCに接続されており、メモリセルMCのデータを検出する機能を有する。ビット線BL2は、基準電圧グランドに接続されている。ライトドライバWDは、例えばビット線BL1を介してメモリセルMCに接続されており、メモリセルMCにデータを書き込む機能を有する。メインデータコントローラMDCは、DQバッファDQBから受け取ったデータを、カラムコントローラCCの制御を受けて、所望のカラムに書き込むようにライトドライバWDへ転送し、あるいは、カラムコントローラCCの制御を受けて、所望のカラムから読み出したデータをDQバッファDQBへ転送する。データバッファとしてのDQバッファDQBは、センスアンプSAで検出された読出しデータを一時的に保持し、その読出しデータをメモリチップ1の外部へ出力する。あるいは、DQバッファDQBは、DQパッドDQを介して受け取った書込みデータを一時的に保持し、その書込みデータをライトドライバWDへ転送する。カラムコントローラCCは、カラムアドレスに従って所望のカラムのビット線BLを選択的に駆動するようにセンスアンプSAまたはライトドライバWDを動作させる。ロウコントローラRCは、ロウアドレスに従って所望のワード線WLを選択的に駆動させるようにワード線ドライバWLDを動作させる。クロックバッファCLKBは、メモリチップ1全体の動作のタイミングを決定するクロック信号を入力する。コマンドコントローラCMDCは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラCCおよびロウコントローラRCを制御する。アドレスコントローラADDCは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラCCおよびロウコントローラRCにこれらのアドレスを送る。アレイコントローラACは、メモリセルアレイMCAの全体的な制御を行う。図2は、単一のメモリセルMCの構成を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子と、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BL1とビット線BL2との間に直列に接続されている。メモリセルMCにおいて、セルトランジスタCTがビット線BL2側に配置され、MTJ素子がビット線BL1側に配置されている。セルトランジスタCTのゲートは、ワード線WLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、図2に示すように、固定層P、トンネルバリア層B、記録層Frを順次積層して形成される。固定層Pおよび記録層Frは、強磁性体で形成されており、トンネルバリア層Bは、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電流以上の電流を流すと、固定層Pの磁化の向きに対して記録層Frのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電流以上の電流を流すと、固定層Pと記録層Frとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。MRAMのデータ読出し動作では、センスアンプSAは、メモリセルMCに電流セル電流を供給することによってメモリセルMCの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。例えば、センスアンプSAには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ0とデータ1との電圧差信号差は数10mVである。定電圧クランプ型センスアンプを用いた場合、データ0とデータ1との電流比信号比は数μAである。図3は、第1の実施形態に従ったMRAMのメモリセルアレイMCAの構成を示す概念図である。メモリセルアレイMCAは、ロウ方向に複数のセルユニットU0~Ummは自然数に分割されている。各セルユニットU0~Umは、カラム方向に複数のマットM0~Mnnは自然数に分割されている。各マットM0~Mnは、複数のメモリセルMCを含む。各マットM0~Mnは、それぞれ複数のビット線および複数のワード線を個別に備えており、マットM0~Mnのそれぞれからデータを読み出し、あるいは、マットM0~Mnのそれぞれへデータを書き込むことができる。図4および図5は、第1の実施形態に従ったMRAMの或るマットMの一部およびその周辺部の構成を示す図である。図4は、センスアンプSA側の構成を示し、図5は、シンク側の構成を示す。まず、図4に示すセンスアンプSA側の構成を説明する。複数のメモリセルMCがマトリクス状に二次元配置されており、メモリセルアレイMCAを構成している。メモリセルアレイMCAは、複数のカラムブロックCBを有する。ここで、カラムブロックCBは、カラム選択線CSL<i>によって選択され得るメモリセルMCのブロックを示す。カラムブロックCBは、第1のビット線BL1および第1ビット線BL1に隣接する第2のビット線BL2が複数のビット線対BLP0~BLP7を有する。複数のメモリセルMCは、各ビット線対BLP0~BLP7のうち第1のビット線BL1と第2のビット線BL2との間に接続されている。ここで、ビット線対BLP0~BLP7は、カラム選択線CSL<i>iは整数によって選択され得るビット線対である。次に、カラムブロックCB<i>の構成を説明する。他のカラムブロックCB<i-1>、CB<i1>等は、カラムブロックCB<i>と同じ構成を有するので、その説明を省略する。複数のワード線WL0~WL3は、ビット線対BLP0~BLP7と交差する方向に延びており、メモリセルMCのセルトランジスタCTのゲートに接続されている。即ち、メモリセルMCは、上面視したときにビット線対BLP0~BLP7とワード線WL0~WL7との交点に対応して設けられており、ビット線対およびワード線WLを選択することによって任意のメモリセルMCを選択することができる。尚、ビット線対およびワード線の数は、限定されず任意の数に設定可能である。各ビット線対BLP0~BLP7の第1のビット線BL1は、スイッチング部としてのカラムスイッチCSW1に接続されている。カラムスイッチCSW1は、複数のビット線対BLP0~BLP7のうち第1のビット線対グループBLP1、BLP3、BLP5、BLP7、または、第1のビット線対グループとは異なる第2のビット線対グループBLP0、BLP2、BLP4、BLP6のいずれかを複数のデータ線LDQ1に選択的に接続する。本実施形態では、第1のビット線対グループは、奇数番号のビット線対BLP1、BLP3、BLP5、BLP7を有するグループであり、第2のビット線対グループは、偶数番号のビット線対BLP0、BLP2、BLP4、BLP6を有するグループである。従って、第1のビット線対グループのビット線対と第2のビット線対グループのビット線対は、ロウ方向に互いに隣接するように交互に配置されている。ビット線対BLP0~BLP7に対応するカラムスイッチCSW1は、トランジスタTr0~Tr7を備えている。トランジスタTr0~Tr7は、それぞれビット線対BLP0~BLP7の各第1のビット線BL1とデータ線LDQ1との間に接続されている。偶数番号のトランジスタTr0、Tr2、Tr4、Tr6は、それぞれ第2のビット線対グループに含まれるビット線対BLP0、BLP2、BLP4、BLP6をデータ線LDQ1に接続する機能を有する。奇数番号のトランジスタTr1、Tr3、Tr5、Tr7は、それぞれ第1のビット線対グループに含まれるビット線対BLP1、BLP3、BLP5、BLP7をデータ線LDQ1に接続する機能を有する。データ線LDQ1は、ビット線BL1からの読出しデータをセンスアンプSAへ伝達し、あるいは、ライトドライバWDからの書込みデータをビット線BL1へ伝達する。本実施形態においてデータ線LDQ1は、各マットM0~Mnに対して4本ずつ設けられており、センスアンプSAおよびライトドライバWD図1参照に接続されている。即ち、本実施形態では、各マットM0~Mnは、4ビットデータを同時にセンスアンプSAへ伝達し、あるいは、4ビットデータを同時にライトドライバWDから受け取ることができる。これに対応するように、各マットMに対応するセンスアンプSA内には4本のLDQ線1に対応する個数分、すなわち4個のセンス部を有し、4本のデータ線LDQ1を介して4ビットデータを同時にセンスすることができる。各マットMに対応するワードドライバWD内には4本のデータ線LDQ1に対応する個数分、すなわち4個の駆動ドライバを有し、4本のデータ線LDQ1を介して4ビットデータを同時に書き込むことができる。尚、各マットM0~Mnに設けられるデータ線LDQ1の数は、5本以上でもよく、あるいは、3本以下であってもよい。この場合、各マットMから読み出されるデータまたは各マットMへ書き込まれるデータのビット数は、データ線LDQ1の数に依存して変わる。また、それに応じて、センスアンプSAが同時にセンス可能なデータのビット数およびライトドライバWDが同時に書込み可能なデータのビット数も変更すればよい。偶数番号のトランジスタTr0、Tr2、Tr4、Tr6のゲート電極は、共通に選択ゲート回路SGevenの出力に接続されている。奇数番号のトランジスタTr1、Tr3、Tr4、Tr5のゲート電極は、共通に選択ゲート回路SGoddの出力に接続されている。選択ゲート回路SGeven、SGoddの一方の入力は、それぞれロウブロック選択線RBSeven、RBSoddに接続され、他方の入力はカラム選択線CSL<i>に接続されている。ロウブロック選択線RBSeven、RBSoddは、カラムブロックCB内の第1のビット線対グループBLP1、BLP3、BLP5、BLP7と第2のビット線対グループBLP0、BLP2、BLP4、BLP6とのいずれかを選択するための信号を伝達する。ロウブロック選択線RBSeven、RBSoddは、マットM内の複数のカラム選択線CSLに共有されている。カラム選択線CSLは、カラムブロックCBごとに設けられ、カラムブロックCBを選択する信号を伝達する。或るマットM内でカラムブロックCB<i>を選択する場合には、カラム選択線CSL<i>が活性化され、同一マットM内の他のカラム選択線CSL<i-1>、CSL<i1>等は、非活性状態を維持する。カラム選択線CSL<i>が選択され、論理ハイに活性化状態になったとき、カラムブロックCB<i>の選択ゲート回路SGeven、SGoddがロウブロック選択線RBSeven、RBSoddからの信号を有効にカラムスイッチCSW1へ伝達する。即ち、カラムブロックCB<i>が選択される。ロウブロック選択線RBSeven、RBSoddは、いずれか一方のみが論理ハイに活性化される。例えば、ロウブロック選択線RBSevenが活性化された場合、偶数番号のトランジスタTr0、Tr2、Tr4、Tr6が導通状態となる。これにより、偶数番号の第2のビット線対グループBLP0、BLP2、BLP4、BLP6がそれぞれ異なるデータ線LDQ1に接続される。従って、データ読出し時には、データは、第2のビット線対グループBLP0、BLP2、BLP4、BLP6からそれぞれ異なるデータ線LDQ1へ伝達され得る。データ書込み時には、データは、それぞれ異なるデータ線LDQ1から第2のビット線対グループBLP0、BLP2、BLP4、BLP6へ伝達され得る。このとき、ロウブロック選択線RBSoddは、論理ロウ不活性状態のままである。従って、奇数番号のトランジスタTr1、Tr3、Tr5、Tr7は非導通状態を維持している。一方、ロウブロック選択線RBSoddが活性化された場合、奇数番号のトランジスタTr1、Tr3、Tr5、Tr7が導通状態となる。これにより、奇数番号の第1のビット線対グループBLP1、BLP3、BLP5、BLP7がそれぞれ異なるデータ線LDQ1に接続される。従って、データ読出し時には、データは、第1のビット線対グループBLP1、BLP3、BLP5、BLP7からそれぞれ異なるデータ線LDQ1へ伝達され得る。データ書込み時には、データは、それぞれ異なるデータ線LDQ1から第1のビット線対グループBLP1、BLP3、BLP5、BLP7へ伝達され得る。このとき、ロウブロック選択線RBSevenは、論理ロウ不活性状態のままである。従って、偶数番号のトランジスタTr0、Tr2、Tr4、Tr6は非導通状態を維持している。図5に示すシンク側においては、ビット線対BLP0~BLP7の各第2のビット線BL2は、カラムスイッチCSW2およびデータ線LDQ2を介してライトドライバWD2に接続されている。ライトドライバWD2は、ライトドライバWD1と協働してデータをメモリセルMCへ書き込む。ライトドライバWD2は、データ書込み時に書込みデータの論理に応じて高レベル電圧または低レベル電圧を第2のビット線BL2に印加できる。データ読出し時には、ライトドライバWD2は、第2のビット線BL2の電圧を電流が流れ込むシンクとして所定電圧に固定する。図5に示すシンク側のその他の構成は、図4に示すセンスアンプSA側の構成とほぼ対称である。よって、図5に示すシンク側のその他の構成の説明を省略する。各マットMに対応するワードドライバWD2内には4本のデータ線LDQ2に対応する個数分、すなわち4個の駆動ドライバを有し、4本のデータ線LDQ2を介して4ビットデータを同時に書き込むことができる。また、ワードドライバWD2の一部は、データ読出し時に低レベル電圧例えば、GND、VSSを印加するときに、シンクトランジスタとして機能する。シンク側においても、第1のビット線対グループまたは第2のビット線対グループは、ロウブロック選択線RBSeven、RBSoddおよびカラム選択線CSLからの信号によって選択的にデータ線LDQ2に接続される。よって、データ読出し時に選択されたビット線対は、センスアンプSAとシンクとの間に接続される。データ書込み時に選択されたビット線対は、ライトドライバWD1とWD2との間に接続される。このように、本実施形態では、各カラムブロックCBは、8つのビット線対BLPを備えており、ロウブロック選択線RBSeven、RBSoddによって選択される4つのビット線対からなる第1のビット線対グループと第2のビット線対グループとに分割される。第1のビット線対グループまたは第2のビット線対グループは、ロウブロック選択線RBSeven、RBSoddおよびカラム選択線CSLからの信号によって選択される。従って、本実施形態によるMRAMは、或るマットMにおいて選択カラムブロックCB<i>から第1のビット線対グループまたは第2のビット線対グループのいずれか一方のデータを選択的に読み出すことができ、あるいは、選択カラムブロックCB<i>のうち第1のビット線対グループまたは第2のビット線対グループのいずれか一方へデータを選択的に書き込むことができる。例えば、データ読出し時において、各セルユニットU0~Umがそれぞれ32個のマットM0~M31を備えており、各マットM0~M31がそれぞれ4ビットデータを出力する場合、各セルユニットU0~Umは、それぞれ128ビットデータを1度に出力することができる。この場合、約1キロビット分のデータをキャッシュとしてのDQバッファDQB図1参照に格納するためには、8個分のセルユニットがデータを出力する必要がある。また、データ書込み時においても、1キロビットのデータは、約8個分のセルユニットへ書き込む必要がある。この場合、比較例のMRAMは、約1キロビット分のデータを読み出すために、8個のセルユニットU0~U7を連続して駆動し、8個のセルユニットU0~U7のそれぞれから128ビットデータを出力していた。また、比較例のMRAMは、1キロビット分のデータを書き込むために、8個のセルユニットU0~U7を連続して駆動し、8個のセルユニットU0~U7のそれぞれに対して128ビットデータを書き込んでいた。この場合、8個のセルユニットU0~U7のそれぞれの全てのマットM0~M31において、ワード線WLを駆動する必要がある。即ち、比較例のMRAMは、1キロビットのデータを読み出しまたは書き込むために、256本のワード線WLを充電する必要があった。次に、本実施形態によるMRAMの動作を説明し、その消費電力について説明する。図6は、本実施形態によるMRAMのデータ読出し動作を示すタイミング図である。MRAMの動作は、クロックCLKに従って実行される。ここでは、セルユニットU0~U3のそれぞれにおいて、カラム選択線CSL<i>が選択されるものとする。センスアンプイネーブル信号SAEN_U0~SAEN_U3は、各セルユニットU0~U3のセンスアンプSAを活性化させる信号である。従って、センスアンプイネーブル信号SAEN_U0~SAEN_U3の活性化によって、各セルユニットU0~U3のセンスアンプSAはデータの検出動作を実行する。第1のスイッチング動作まず、カラム選択線CSL<i>およびロウブロック選択線RBSoddが選択的に活性化されるt0。また、各セルユニットU0~U3の各マットM0~M3において、ワード線WL_U0およびセンスアンプイネーブル信号SAEN_U0が活性化される。カラム選択線CSL<i>の活性化により、各セルユニットU0~U3の全マットM0~M31において、カラムブロックCB<i>が選択される。ロウブロック選択線RBSoddの活性化により、各マットM0~M3において、カラムスイッチCSW1がカラムブロックCB<i>のうち第1のビット線対グループBLP1、BLP3、BLP5、BLP7を選択的にデータ線LDQ1に接続する。また、カラムスイッチCSW2が第1のビット線対グループBLP1、BLP3、BLP5、BLP7を選択的にデータ線LDQ2に接続する。そして、ワード線WL_U0が活性化されるにより、第1のビット線対グループの4ビットデータがセルユニットU0内のマットM0~M31のそれぞれからデータ線LDQ_U0に伝達される。これにより、128ビットデータがセルユニットU0から読み出される。センスアンプイネーブル信号SAEN_U0が活性化されることにより、セルユニットU0のセンスアンプSAが、データ線LDQ_U0に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U0は不活性状態に戻る。センスアンプSAによって検出されたデータは、センスアンプSAからDQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>およびロウブロック選択線RBSoddの活性化状態を維持したまま、セルユニットU1の各マットM0~M3において、ワード線WL_U1およびセンスアンプイネーブル信号SAEN_U1が活性化されるt1。ワード線WL_U1が活性化されるにより、第1のビット線対グループの4ビットデータがセルユニットU1内のマットM0~M31のそれぞれからデータ線LDQ_U1に伝達される。即ち、128ビットデータがセルユニットU1から読み出される。センスアンプイネーブル信号SAEN_U1が活性化されることにより、セルユニットU1のセンスアンプSAがデータ線LDQ_U1に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U1は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>およびロウブロック選択線RBSoddの活性化状態を維持したまま、セルユニットU2の各マットM0~M3において、ワード線WL_U2およびセンスアンプイネーブル信号SAEN_U2が活性化されるt2。ワード線WL_U2が活性化されるにより、第1のビット線対グループの4ビットデータがセルユニットU2内のマットM0~M31のそれぞれからデータ線LDQ_U2に伝達される。即ち、128ビットデータがセルユニットU2から読み出される。センスアンプイネーブル信号SAEN_U2が活性化されることにより、セルユニットU2のセンスアンプSAがデータ線LDQ_U2に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U2は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>およびロウブロック選択線RBSoddの活性化状態を維持したまま、セルユニットU3の各マットM0~M3において、ワード線WL_U3およびセンスアンプイネーブル信号SAEN_U3が活性化されるt3。ワード線WL_U3が活性化されるにより、第1のビット線対グループの4ビットデータがセルユニットU3内のマットM0~M31のそれぞれからデータ線LDQ_U3に伝達される。即ち、128ビットデータがセルユニットU3から読み出される。センスアンプイネーブル信号SAEN_U3が活性化されることにより、セルユニットU3のセンスアンプSAがデータ線LDQ_U3に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U3は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。このように、本実施形態によるMRAMは、セルユニットU0~U3からデータを連続的に読み出す。この読出し期間中、各セルユニットU0~U3において選択されたワード線WL_U0~WL_U3は活性化状態を維持している。第2のスイッチング動作次に、カラム選択線CSL<i>および選択ワード線WL_U0~WL_U3の活性化状態を維持したまま、ロウブロック選択線RBSoddが不活性になり、ロウブロック選択線RBSevenが活性化されるt4。即ち、各セルユニットU0~U3の各マットM0~M31において、カラムスイッチCSW1は、データ線LDQ1に接続するビット線対グループを、第1のビット線対グループBLP1、BLP3、BLP5、BLP7から第2のビット線対グループBLP0、BLP2、BLP4、BLP6へ切り替える。また、カラムスイッチCSW2は、データ線LDQ2に接続するビット線対グループを、第1のビット線対グループBLP1、BLP3、BLP5、BLP7から第2のビット線対グループBLP0、BLP2、BLP4、BLP6へ切り替える。そして、再度、セルユニットU0~U3からデータを連続的に読み出す。セルユニットU0の各マットM0~M3において、ワード線WL_U0は活性状態を維持しており、センスアンプイネーブル信号SAEN_U0が再度活性化されるt4。ロウブロック選択線RBSevenの活性化により、各マットM0~M3において、カラムスイッチCSW1がカラムブロックCB<i>のうち第2のビット線対グループBLP0、BLP2、BLP4、BLP6を選択的にデータ線LDQ1に接続する。また、カラムスイッチCSW2が第2のビット線対グループBLP0、BLP2、BLP4、BLP6を選択的にデータ線LDQ2に接続する。さらに、ワード線WL_U0が活性化状態を維持しているので、第2のビット線対グループの4ビットデータがセルユニットU0内のマットM0~M31のそれぞれからデータ線LDQ_U0に伝達される。これにより、128ビットデータがセルユニットU0から読み出される。センスアンプイネーブル信号SAEN_U0が活性化されることにより、セルユニットU0のセンスアンプSAがデータ線LDQ_U0に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U0は不活性状態に戻される。読み出されたデータは、センスアンプSAからDQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>、ロウブロック選択線RBSevenおよびワード線WL_U1の活性化状態を維持したまま、セルユニットU1の各マットM0~M3において、センスアンプイネーブル信号SAEN_U1が活性化されるt5。ワード線WL_U1が活性状態を維持しているので、第2のビット線対グループの4ビットデータがセルユニットU1内のマットM0~M31のそれぞれからデータ線LDQ_U1に伝達される。即ち、128ビットデータがセルユニットU1から読み出される。センスアンプイネーブル信号SAEN_U1が活性化されることにより、セルユニットU1のセンスアンプSAがデータ線LDQ_U1に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U1は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>、ロウブロック選択線RBSevenおよびワード線WL_U2の活性化状態を維持したまま、セルユニットU2の各マットM0~M3において、センスアンプイネーブル信号SAEN_U2が活性化されるt6。ワード線WL_U2が活性状態を維持しているので、第2のビット線対グループの4ビットデータがセルユニットU2内のマットM0~M31のそれぞれからデータ線LDQ_U2に伝達される。即ち、128ビットデータがセルユニットU2から読み出される。センスアンプイネーブル信号SAEN_U2が活性化されることにより、セルユニットU2のセンスアンプSAがデータ線LDQ_U2に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U2は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。次に、カラム選択線CSL<i>、ロウブロック選択線RBSevenおよびワード線WL_U3の活性化状態を維持したまま、セルユニットU3の各マットM0~M3において、センスアンプイネーブル信号SAEN_U3が活性化されるt7。ワード線WL_U3が活性状態を維持しているので、第2のビット線対グループの4ビットデータがセルユニットU3内のマットM0~M31のそれぞれからデータ線LDQ_U3に伝達される。即ち、128ビットデータがセルユニットU3から読み出される。センスアンプイネーブル信号SAEN_U3が活性化されることにより、セルユニットU3のセンスアンプSAがデータ線LDQ_U3に伝達されたデータを検出する。センスアンプSAがデータを検出した後、センスアンプイネーブル信号SAEN_U3は不活性状態に戻される。センスアンプSAによって検出されたデータは、DQバッファDQBに転送され、一時的に格納される。以上のように本実施形態によるMRAMでは、各セルユニットU0~U3において、カラムスイッチCSW1、CSW2が、選択ワード線が活性化されている1活性化期間中に、データ線LDQ1、LDQ2に接続するビット線対グループを第1のビット線対グループから第2のビット線対グループへ切り替える。即ち、本実施形態によるMRAMは、各セルユニットU0~U3において、上記第1のスイッチング動作および上記第2のスイッチング動作との両方を選択ワード線WL_U0~WL_U3の1活性化期間中に実行する。これにより、本実施形態のMRAMでは、1キロビットのデータを読み出すために、4個のセルユニットU0~U3のそれぞれのマットM0~M31において、ワード線WL_U0~WL_3を駆動すればよい。即ち、本実施形態のMRAMは、1キロビットのデータを読み出すために、128本のワード線WLを充電すればよい。その結果、ワード線を駆動するための消費電力が従来のそれの2分の1になる。本実施形態において、セルユニットU0~U3のそれぞれは、セルユニットU0の選択ワード線WL_U0の活性化期間中に第1のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットU0は、第2のスイッチング動作を続けて実行する。例えば、図5のデータ線LDQ_U0~LDQ_U3の動作を参照して分かるように、セルユニットU0~U5は、ワード線WL_U0の活性化期間中に、それぞれ第1のビット線対グループからのデータ128ビットを連続して出力している。その後、ワード線WL_U0の活性化期間中に、セルユニットU0は、第2のビット線対グループからのデータ128ビットを連続して出力している。セルユニットU0が第2のビット線対グループからのデータを出力した後、セルユニットU1~3がそれぞれ第2のビット線対グループからのデータを出力する。但し、このとき、セルユニットU0のデータ読出しは終了しているので、ワード線WL_U0は不活性状態にしてよい。同様に、セルユニットU1~U3のそれぞれは、セルユニットU1の選択ワード線WL_U1の活性化期間中に第1のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットU0、U1は、第2のスイッチング動作を続けて実行する。セルユニットU1が第2のスイッチング動作を終了した後、ワード線WL_U1は不活性状態にしてよい。セルユニットU2~U3のそれぞれは、セルユニットU2の選択ワード線WL_U2の活性化期間中に第1のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットU0~U2は、第2のスイッチング動作を続けて実行する。セルユニットU2が第2のスイッチング動作を終了した後、ワード線WL_U2は不活性状態にしてよい。セルユニットU3はセルユニットU3の選択ワード線WL_U3の活性化期間中に第1のスイッチング動作を実行する。その後、同一活性化期間中に、セルユニットU0~U3は、第2のスイッチング動作を続けて実行する。セルユニットU3が第2のスイッチング動作を終了した後、ワード線WL_U3は不活性状態にしてよい。このようにして、各セルユニットU0~U3は、各セルユニットU0~U3の選択ワード線WL_U0~WL_U3の活性化期間中に、第1のビット線対グループと第2のビット線対グループとを切り替えて第1のスイッチング動作および第2のスイッチング動作を連続して実行する。従って、各セルユニットU0~U3の選択ワード線WL_U0_WL~U3_WLの充放電を繰り返すことなく、各セルユニットU0~U3に保持されたデータの読み出し動作を、各セルユニットU0~U3に対するデータの書き込み動作を実行できる。その結果、ワード線を駆動するセルユニット数が半減するため、消費電力が低減する。図7は、本実施形態によるMRAMのデータ書込み動作を示すタイミング図である。カラム選択線CSL、ロウブロック選択線RBSodd、RBSeven、ワード線WL_U0~WL_U3の動作は、図6に示すデータ読出し動作のそれらと同様でよい。データ書込み時には、ライトドライバイネーブル信号WDEN_U0~WDENU3がセンスアンプイネーブル信号SAEN_U0~SAENU3に代わって駆動される。ライトドライバイネーブル信号WDEN_U0~WDENU3は、各セルユニットU0~U3のライトドライバWD1、WD2を活性化させる信号である。従って、ライトドライバイネーブル信号WDEN_U0~WDENU3の活性化によって、各セルユニットU0~U3のライトドライバWD1、WD2は、書込みデータの論理に従って選択ビット線対に電圧を印加する。データ書込み時においては、ライトドライバWD1、WD2が、選択ビット線対グループへデータの書き込みを行なうが、第1のスイッチング動作および第2のスイッチング動作は、基本的にデータ読出し時におけるそれらと同様でよい。従って、データ書込み動作においても、各セルユニットU0~U3において、カラムスイッチCSW1、CSW2が、選択ワード線が活性化されている1活性化期間中に、データ線LDQ1,LDQ2に接続するビット線対グループを第1のビット線対グループから第2のビット線対グループへ切り替える。即ち、本実施形態によるMRAMは、各セルユニットU0~U3において、上記第1のスイッチング動作および上記第2のスイッチング動作との両方を選択ワード線WL_U0~WL_U3の1活性化期間中に実行する。これにより、本実施形態のMRAMでは、1キロビットのデータを書き込むために、4個のセルユニットU0~U3のそれぞれのマットM0~M31において、ワード線WL_U0~WL_3を駆動すればよい。即ち、本実施形態のMRAMは、1キロビットのデータを書き込むために、128本のワード線WLを充電すればよい。その結果、ワード線を駆動するための消費電力が従来のそれの2分の1になる。尚、ロウブロック選択線RBSodd、RBSevenは、ロウ側のアドレス信号線であるが、本実施形態では、これらをデータ線LDQに接続されるビット線対グループを選択するために転用している。各カラムブロックCBは、n個nは3以上の整数のビット線対グループに分割されていてもよい。この場合、ロウブロック選択線RBSおよび選択ゲート回路SGは、カラムブロックCB内のビット線対グループ数に対応してn個ずつ設けられる。また、各セルユニットU0~U3において、カラムスイッチCSW1、CSW2が、選択ワード線が活性化されている1活性化期間中に、データ線LDQ1、LDQ2に接続するビット線対グループを第1のビット線対グループ~第nのビット線対グループへ順に切り替える。即ち、本実施形態によるMRAMは、各セルユニットU0~U3において、第1~第nのスイッチング動作を上記第1および第2のスイッチング動作にならって選択ワード線WL_U0~WL_U3の1活性化期間中に実行する。図8Aは、本実施形態におけるメモリの物理的アドレス割付の一例である。図8Bは、ページ選択のための仮想メモリ空間アドレスの割付を示す図である。図8Aは、マットMのアレイを示している。ユニットアドレスは、或る行に含まれる複数のマットMを選択する。そして、CSLアドレスおよびWLアドレスが、選択されたセルユニット内の各マットM内のページを選択する。つまり、本実施形態では、図8Bに示すように、CSLアドレスおよびWLアドレスが、1ページのメモリを選択するページ選択アドレスとして機能する。一般的には、アドレスは、WL選択アドレス、Unit選択アドレス、CSL選択アドレスに分類される。通常、WL方向に割り付けられているWL選択アドレスおよびUnit選択アドレスは、メモリ外部よりロウコマンドとともに発行される。これにより、メモリ内部の1-ページ分の空間が選択される。その後、リードやライトコマンドとともに発行されるCSL選択アドレスがページ内部の一部のデータを選択するアドレスとして機能して、選択ページ空間に対する書込みや、読み出しが順次行われる。一方、本実施形態においては、ロウコマンドとともに発行されるWL選択アドレスとカラムコマンドとともに発行されるCSLアドレスとがページを選択するページ選択アドレスとして割り付けられている。すなわち、ページ選択アドレスは、外部から複数のサイクルにまたがって分割して発行される。たとえば、パワー削減を目的としてより小さなページサイズが要求される状況では、ページ選択アドレス数は増大する。しかし、限られたアドレスパッド数でこれを実現することは困難である。本実施形態のアドレス発行方法を採用すれば、限られたアドレスパッド数で、自在にページサイズを変更することが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"