"半導体チップに、外部との接続に利用される複数個の端子と、前記端子に接続されるバッファ及び保護回路と、外部から所定の端子に供給される第1の電源電圧をこれより低い少なくとも1種類の内部電源電圧に降圧する複数個のレギュレータと、前記複数個のレギュレータの出力が結合され前記内部電圧が供給される電源配線と、前記レギュレータへ参照電圧を供給する参照電圧配線と、前記内部電源電圧を受けて動作する第1の内部回路とを有し、前記レギュレータは、複数の前記バッファ及び保護回路が、チップ辺に沿って並列に配置されて形成される周辺領域に配置され、前記電源配線は、前記周辺領域を周回して配置され、前記参照電圧配線は、前記周辺領域に沿い周回して配置されることを特徴とする半導体集積回路。前記半導体チップに、前記第1の電源電圧を利用する第2の内部回路を有し、前記第2の内部回路として、前記第1の内部回路から出力される信号を第1の電源電圧で規定される信号振幅に変換して出力するレベル変換回路を有して成るものであることを特徴とする請求項1記載の半導体集積回路。前記半導体チップに、前記第1の電源電圧を利用する第2の内部回路を有し、前記第2の内部回路として、降圧電圧の参照電圧を形成し前記レギュレータに供給する参照電圧発生回路を有して成るものであることを特徴とする請求項1記載の半導体集積回路。前記参照電圧を各レギュレータに供給するため前記参照電圧配線は、途中で分断されて開ループを成すことを特徴とする請求項3記載の半導体集積回路。前記参照電圧配線に対し、回路の接地電圧が供給されるシールド配線が同一配線層に並設されて成るものであることを特徴とする請求項4記載の半導体集積回路。前記参照電圧配線の上下に更に別のシールド配線又はシールド領域が並設されて成るものであることを特徴とする請求項5記載の半導体集積回路。前記半導体チップに、前記第1の電源電圧を利用する第2の内部回路を有し、前記第2の内部回路として、上記複数のレギュレータの活性非活性を制御する活性化制御手段を有して成るものであることを特徴とする請求項1記載の半導体集積回路。前記活性化制御手段は単数又は複数のレギュレータ毎に別々に活性化制御可能であることを特徴とする請求項7記載の半導体集積回路。前記複数個のレギュレータの内の単数又は一部の複数個のレギュレータは残りのレギュレータに比べて電流駆動能力若しくは消費電流が小さくされて成り、前記活性化制御手段は、半導体集積回路の第1の動作モードに応答して全てのレギュレータ又は電流駆動能力若しくは消費電流が小さくされたレギュレータを除いた残りのレギュレータを活性状態とし、半導体集積回路の第2の動作モードに応答して前記電流駆動能力若しくは消費電流が小さくされたレギュレータを活性状態とするものであることを特徴とする請求項7記載の半導体集積回路。前記第2の内部回路として、前記レギュレータに比べて電流駆動能力若しくは消費電流が小さくされるサブレギュレータを有して成り、前記活性化制御手段は半導体集積回路の第1の動作モードに応答して前記レギュレータを活性状態とし、半導体集積回路の第2の動作モードに応答して前記サブレギュレータを活性状態とするものであることを特徴とする請求項7記載の半導体集積回路。半導体チップに、外部との接続に利用される端子が複数個配置される第1の領域と、前記端子に接続されるバッファ及び保護回路が配置され、且つ外部から所定の端子に供給される第1の電源電圧をこれより低い少なくとも1種類の内部電源電圧に降圧する複数個のレギュレータが配置される第2の領域と、前記内部電源電圧を受けて動作する第1の内部回路が配置される第3の領域と、前記第1の電源電圧を用いる第2の内部回路が配置される第4の領域とを有し、前記レギュレータは、前記第1の電源電圧を受ける端子及び回路の接地電圧を受ける端子の近傍に配置されて成り、前記複数個のレギュレータの出力が結合され前記第1の内部回路に前記内部電源電圧を供給する電源線と、前記レギュレータへ参照電圧を供給する参照電圧配線とを有し、前記電源配線前記第2の領域上を周回して配置され、前記参照電圧配線は前記第2の領域に沿い周回して配置されることを特徴とする半導体集積回路。前記電源線は閉ループ状に形成されることを特徴とする請求項11記載の半導体集積回路。本発明者はそれら技術について検討した。これによれば、従来技術では、降圧電源回路から内部回路までの配線の寄生抵抗に起因する内部電源電圧の不所望な電圧低下及び電源パッドから降圧電源回路までの外部電源電圧の不所望な低下を抑えるために複数の降圧電源回路を電源パッドの近傍に配置しているが、複数の降圧電源回路をオンチップ化することによるチップ占有面積の増大については特に考慮されておらず、この面積オーバーヘッドを低減する手段について、明確な解決策は示されていない。更に本発明者は、そもそも降圧電圧を用いることによって企図する低消費電力を促進することについて検討し、その結果、半導体集積回路の内部状態に応じて降圧電圧のレベルを制御すること、降圧電圧で動作される回路のサブスレッショルドリーク電流低減のために基板電圧を変えて閾値電圧を制御しようとするとき降圧電圧及び外部電源電圧などを使い分けることの有用性を見出した。本発明の目的は、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ降圧電圧の安定化を実現できる半導体集積回路を提供することにある。本発明の別の目的は、降圧電圧を用いることによる低消費電力を更に促進することができる半導体集積回路を提供することにある。本発明のその他の目的は、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ降圧電圧の安定化を実現できる半導体集積回路の設計を容易化することができる半導体集積回路の設計方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。1《バッファ及び保護回路領域》本発明に係る半導体集積回路は、半導体チップに、信号や電源の入出力に関係する複数のパッド電極などの外部端子20を配置するために設けられた第1の領域1を有し、その第1の領域1の隣には信号や電源の入出力に関係するバッファ及び保護素子を配置するための第2の領域2が配置され、この第2の領域を用いて、半導体チップ10の外部から供給される第1の電源電圧Vextをこれより低い少なくとも1種類の内部電源電圧Vintに降圧するための複数のレギュレータ150~157が配置される。詳しくは、レギュレータは、前記バッファ及び保護回路が形成され且つそれらのレイアウトの幅で大凡決まる幅の領域を用いて、前記第1の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍に配置される。第3の領域には前記内部電源電圧を受けて動作する第1の内部回路が配置される。第2の領域において、前記第1の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍は、信号用の外部端子とは異なってバッファが不要であるから、本来的に空きがあり、レギュレータのレイアウトは比較的容易である。前記バッファや保護回路は基本的に外部端子毎に配置されれば十分であり、その数は半導体集積回路全体における実装回路の数に比べて少なく、前記第2の領域に代表される領域は実質的に空地率の高い領域とされている。第2の領域に代表されるように、バッファ及び保護回路が形成され且つそれらのレイアウトの幅で大凡決まる幅の領域に、複数個のレギュレータを配置することにより、レギュレータを比較的容易に増やせ、また、増やしても、それに比例してチップ面積を大きくする必要性は殆どない。したがって、外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え、且つ第1の内部回路に必要な最大電流を確保することが簡単であるから、降圧電圧の安定化の実現も容易である。2《電源幹線》半導体集積回路は、前記複数個のレギュレータの出力が結合され前記第1の内部回路に前記内部電源電圧を供給する電源幹線などの電源配線L20を有する。望ましい態様では、前記電源配線を閉ループ状に形成するとよい。これは、電源配線上で内部電源電圧を容易に均一化することを達成させ、半導体チップに広範に分散する多くの回路に一定の安定した内部電源電圧の供給を可能にする。前記電源配線上において前記レギュレータの出力結合点の間の寄生抵抗が相互に大凡等しくなるようにする。これにより、内部電源電圧は更にレベルが均一化する。見方を変えれば、前記電源配線上において前記レギュレータの出力結合点の間の距離を相互に大凡等しくすればよい。半導体集積回路化されるべきレギュレータという点では、レギュレータであってもチップ占有面積には制限を受けるから、レギュレータにシリーズレギュレータを採用することが得策である。このとき、チップ占有面積の増大防止の観点よりすれば、安定化容量を半導体集積回路の外付け部品とするのがよい。そのために、前記電源配線に接続する外部端子20A-2を設け、この外部端子に安定化容量C10を外付けで接続すればよい。3《レベル変換回路》第1の電源電圧で動作する回路と内部電源電圧で動作する回路との間で信号の受け渡しを行なうとき、前者から後者への信号入力はそのまま行えばよい。逆の場合には、動作電源よりも振幅の小さな信号を入力することになり、例えばCMOS入力回路において入力信号の論理レベルが中間レベルになって不所望な貫通電流を生じたりする虞がある。そのような虞を未然に防止するには、前記第1の電源電圧を利用する第2の内部回路として、前記第1の内部回路から出力される信号を第1の電源電圧で規定される信号振幅に変換して出力するレベル変換回路G3を利用すればよい。例えば、第1の論理回路の出力を前記第2の領域のバッファに供給するとき、その出力信号を前記レベル変換回路を通してバッファに供給する。4《参照電圧発生回路》レギュレータで降圧電圧を生成するとき、目的とする電圧を規定するのに参照電圧を必要とする場合、前記第1の電源電圧を利用する第2の内部回路として、降圧電圧の参照電圧を形成して前記レギュレータに供給する参照電圧発生回路60を設ければよい。前記参照電圧を各レギュレータに供給するとき、参照電圧配線によるアンテナ効果を抑制するには、途中で分断されて開ループを成す参照電圧配線L10を採用すればよい。前記参照電圧配線は大凡前記レギュレータの配置に沿って配置し、回路の接地電圧が供給されるシールド配線を同一配線層に並設し、また、その上下には更に別のシールド配線又はシールド領域を並設してもよい。クロストークなどの影響で参照電圧が変動するのを抑制若しくは低減することができる。半導体集積回路のプロセスばらつきの影響を考慮すると、前記参照電圧発生回路は、トリミング情報によって回路特性が決定される基準電圧発生回路100の出力電圧に基づいて参照電圧を生成し、前記トリミング情報を保持する電気的に書き込み可能な不揮発性メモリを有する構成を採用してよい。ウェーハプローブテストの一環として基準電圧発生回路の特性を測定し、プロセスばらつきの影響による特性変動分をキャンセルするトリミング情報を取得し、これを不揮発性メモリ135に初期書き込みしておく。半導体集積回路に対するリセット処理の一環等として不揮発性メモリから前記トリミング情報を読み出して基準電圧発生回路にラッチさせ、ラッチされたトリミング情報に従って基準電圧を発生させればよい。前記参照電圧発生回路は、複数種類の参照電圧の中から選ばれた参照電圧を出力可能に構成してよい。例えば半導体集積回路がクロック同期動作される場合、クロック周波数を低くして低速動作させる場合には参照電圧を低くして第1の回路を低速動作させ、クロック周波数を高くして高速動作させる場合には参照電圧を高くして第1の回路を高速動作させることができる。そのような参照電圧の選択制御は、動作モードに応じてCPUなどの制御手段120から参照電圧発生回路に与えられる指示に応答して行なうようにしてよい。例えば、マイクロプロセッサ若しくはデータプロセッサなどの半導体集積回路において、スタンバイモード若しくはスリープモードにおいてレベルの低い参照電圧を選択させ、アクティブモードにおいてレベルの高い参照電圧を選択させる。5《活性化制御》半導体集積回路の低消費電力化を進める場合、前記第1の電源電圧を利用する第2の内部回路として、レギュレータの活性非活性を制御する活性化制御手段70を採用するとよい。前記活性化制御手段は単数又は複数のレギュレータ毎に別々に活性化制御可能である。例えば、アクティブモードでは全てのレギュレータを動作させ、スタンバイモード若しくはスリープモードでは一部のレギュレータだけを動作させる制御が可能になる。また、一部のレギュレータを電流駆動能力若しくは消費電流の小さな回路で構成し、スタンバイモード若しくはスリープモードではそのような一部のレギュレータだけを動作させてもよい。また、電流駆動能力若しくは消費電流の小さな1個若しくは少数のサブレギュレータ80を第1の電源電圧利用の第2の内部回路として第4の領域に形成し、活性化制御手段70には、半導体集積回路のアクティブモードのような第1の動作モードに応答して第2の領域に形成されたレギュレータを活性状態とし、半導体集積回路のスタンバイモード若しくはスリープモードのような第2の動作モードに応答して前記サブレギュレータを活性状態とすればよい。6《スイッチングレギュレータ制御》半導体集積回路に内蔵するレギュレータだけでは必要な電流供給能力を十二分に得ることができない場合がある。そこで、予めこれに対処し易くするために、スイッチングレギュレータの外付け利用を想定し、前記複数個のレギュレータを有する前記半導体チップに、前記第2の回路として、スイッチングレギュレータのドライバ制御回路90を予め設けておき、ドライバ制御回路で生成されるドライブ制御信号の外部出力端子に幾つかの外部端子20B-1,20B-2を割り当てる。外付けスイッチングレギュレータを用いる場合、その電圧出力端子を所定の外部端子20B-3に結合する。当該所定の外部端子は、前記複数個のレギュレータの出力が結合されていて前記第1の内部回路に内部電源電圧を供給する電源配線に接続している。この場合には半導体集積回路内蔵のレギュレータの動作は必要ない。前記レギュレータ又は前記ドライバ制御回路のいずれか一方を固定的に非活性状態に制御する非活性化制御手段70,135を採用するとよい。例えば、電気ヒューズ若しくは電気的に書き換え可能な不揮発性メモリ素子を用いたフラッシュメモリヒューズを非活性化制御手段に用いればよい。スイッチングレギュレータのドライバ制御回路を内蔵しておけば、必要な電流駆動能力に応じたパワートランジスタを持つスイッチングレギュレータを自由に選べ、その反面、半導体集積回路に内蔵するのはロジック回路としてのドライバ制御回路だけであるから、それによるチップ占有面積の増大を比較的小さく抑えることができる。7《基板バイアス制御回路》MOSMetalOxideSemiconductor又はMISMetalInsulatedSemiconductorトランジスタなどのスイッチング素子の動作速度とサブスレッショルドリーク電流はその閾値電圧に依存する。動作周波数を向上する為には、閾値電圧を下げればよいが、閾値電圧をあまり低く設定すると、トランジスタのサブスレッショルド特性によってMOSトランジスタを完全にオフすることができなくなり、サブスレッショルドリーク電流が増大し、半導体集積回路の消費電力が非常に大きくなる。スイッチングトランジスタに順方向の基板バイアスを与えるようにすれば、閾値電圧が小さくなって、動作は一層高速化する。トランジスタに逆方向の基板バイアスを与えるようにすれば、閾値電圧が大きくなって、非導通時のサブスレッショルドリーク電流も少なくなり、低電力動作を促進する。基板バイアスとはスイッチングトランジスタの基板電位をソース電位と異なる電位にすることを意味する。nチャネル型MOSトランジスタの基板電位をソース電位よりも低く逆方向バイアス状態すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも高く順方向バイアス状態すれば閾値電圧はバイアスをかけない場合に比べて減少する。pチャンネル型MOSトランジスタの基板電位をソース電位よりも高く逆方向バイアス状態すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも低く順方向バイアス状態すれば閾値電圧はバイアスをかけない場合に比べて減少する。前記レギュレータを有する半導体集積回路に、前記第1の電源電圧で動作する第2の内部回路として、前記第1の内部回路を構成するスイッチング素子の基板電位を制御する基板バイアス制御回路71を設け、この基板バイアス制御回路には、前記第1の電源電圧及び前記内部電源電圧を利用し、半導体集積回路の動作モードに応じて基板電位を制御させる。例えば、第1の内部回路のスタンバイ状態若しくはスリープ状態においてスイッチング素子に逆方向基板バイアス状態を与える。これにより、スタンバイ状態若しくはスリープ状態のように殆どの内部回路が実質的に動作しなくてもよいとき、スイッチングトランジスタの閾値電圧が大きくなってサブスレッショルドリーク電流が減少する。アクティブモードでは基板バイアスをかけなくてもよく、スイッチングトランジスタのソースと基板を同電位にしておけばよい。具体的な態様として、前記基板バイアス制御回路は、半導体集積回路のアクティブモードのような第1の動作モードに応じて第1の内部回路の基板電位を前記内部電源電圧及び接地電圧で規定し、半導体集積回路のスタンバイモードなどの第2の動作モードに応じて第1の内部回路の基板電位を前記第1の電源電圧及び前記接地電圧を降圧した回路の負電圧で規定する。8《設計方法》前記レギュレータを有する半導体集積回路の設計では、前記バッファのレイアウトで決まる幅に大凡等しい幅で、前記レギュレータを、前記第1の電源電圧を受ける外部端子及び回路の接地電圧を受ける外部端子の近傍に配置するステップを含めばよい。このステップにおいて、前記第1の内部回路に必要な供給電流に応じてセルライブラリから選択したレギュレータを配置すれば、前記半導体集積回路の設計を比較的容易に行なうことが可能である。9本発明の更に別の観点による半導体集積回路は、前記レギュレータをアンプ部とトランジスタ回路部とにより構成し、前記アンプ部を、外部端子に接続されるバッファ及び保護回路が形成される領域内に配置し、前記トランジスタ部を前記バッファ及び保護回路が形成される領域よりも内側の領域に配置する。例えば、半導体チップに、外部との接続に利用される端子が複数個配置される端子領域1と、前記端子に接続されるバッファ及び保護回路が配置され、且つ外部から所定の端子に供給される第1電源電圧をこれより低い少なくとも1種類の内部電源電圧に降圧する複数個のレギュレータの配置に利用される第1の回路領域領域2の外側の部分領域と、前記内部電源電圧を受けて動作する第1の内部回路が配置される第2の回路領域3と、前記第1の電源電圧を用いる第2の内部回路が配置される第3の回路領域4とを有し、前記前記アンプ部は前記第1の回路領域内に配置する。前記トランジスタ回路部は、前記第1の回路領域と前記第2の回路領域との間又は前記第1の回路御領域と前記第3の回路領域との間の領域領域2の内側の部分領域に配置する。これにより、前記レギュレータの配置に対する自由度を増すことができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、外部電源電圧よりも低い内部電源電圧で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータを、バッファ及び保護素子を配置するための領域、或いはバッファのレイアウトの幅で大凡決まる幅のバッファレイアウト領域を用いて配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減することができる。さらに、降圧電圧を伝達するループ状の電源幹線を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設け、動作モードに応じて降圧のための参照電位を切り換えたりレギュレータの活性非活性化を制御したり、或いは外部電源電圧及び降圧電圧を利用して基板バイアス制御を行なうこと等により、低消費電力を更に促進することができる。また、前記レギュレータを有する半導体集積回路の設計では、前記バッファのレイアウトで決まる幅に大凡等しい幅で、前記レギュレータを、前記第1の電源電圧を受けるパッド電極及び回路の接地電圧を受けるパッド電極の近傍に配置すればよく、このとき、前記第1の内部回路に必要な供給電流に応じてセルライブラリから選択したレギュレータを配置すれば、そのような半導体集積回路の設計も比較的容易に行なうことが可能になる。図1には本発明に係る半導体集積回路の第1の例が示される。半導体チップ10には、信号や電源などその外部との入出力に関係する複数個の外部端子例えばパッド電極20を配置するための第1の領域1が周回されている。第2の領域2は、前記第1の領域1に接しており、半導体チップ10の外部との間で信号又は電源を入出力するのに関係するバッファ及び保護素子を配置するための領域である。この第2の領域2は、入出力に関係するバッファ及び保護素子の大きさでほぼ規定される一定の幅でチップ上を周回している。第3の領域3は、半導体チップ10の間のインターフェースに用いられる外部電源電圧としての第1の電源電圧単に外部電源電圧とも称するVextより低い内部電源電圧Vintで動作する内部回路を配置するための領域である。第4の領域4は、外部電源電圧Vextを利用する内部回路が配置される領域である。降圧電源回路のオンチップ化によるチップ占有面積のオーバーヘッドを低減するため、前記第2の領域2を利用して複数個のレギュレータ150~157を配置する。ここで第2の領域2は、入出力に関係するバッファや保護素子が専ら配置される領域であり、前記第3の領域及び第4の領域と比べて、もともと隙間空地の多い領域である。この例では、前記複数のレギュレータ150~157は、シリーズレギュレータであり、それらをシリーズレギュレータ150~157とも称する。前記シリーズレギュレータ150~157は、第4の領域4の参照電圧発生回路60で生成された参照電位を参照電圧配線L10を介して入力し、参照電位で規定される内部電圧を電源配線例えば電源幹線L20に出力する。参照電位配線L10は第2の領域2又はその境界付近に配置されていればよい。参照電圧配線L10は、配線上の1部分を切断した、開ループとなっている。これにより、参照電圧配線のアンテナ効果を抑制することができる。シリーズレギュレータ150~157は、参照電圧発生回路60で規定される電圧をもとに、チップ外部から供給される電源電圧Vextを降圧し、内部電源電圧Vintを生成する。内部電源電圧Vintは、第2の領域2又はその境界付近を周回する電源幹線L20により、第3の領域3内の内部回路に供給される。シリーズレギュレータ150~157は、第4の領域4内に配置された制御回路70から供給される制御信号S1により、活性非活性の選択が行なわれる。図1では電極パッドに対する外部電源電圧Vext及び回路の接地電圧Vssの供給経路は代表的に一つ示されている。図1の例では、前記電源幹線L20上において前記レギュレータの150~157出力結合点の間の寄生抵抗が相互に大凡等しくなるようにしてある。例えば、前記電源幹線L20上において前記レギュレータ150~157の出力結合点の間の距離が相互に大凡等しくされている。これにより、前記電源幹線L20上で内部電源電圧は更にレベルが均一化する。図2には前記シリーズレギュレータ150の一例が示される。他のシリーズレギュレータ151~157も同じ回路構成を有する。シリーズレギュレータ150は、図2のA、Bに例示されるように差動増幅器41と、ドライバMOSトランジスタ40から成る。ドライバMOSトランジスタ40は、Aではソースが外部電源電圧Vextに接続され、ドレインが電源幹線L20に接続されたpチャネル型MOSトランジスタで構成され、Bではドレインが外部電源電圧Vextに接続され、ソースが電源幹線L20に接続されたnチャネル型MOSトランジスタで構成される。A、Bにおいて差動増幅器41は非反転入力端子A2、反転入力端子A1、及び出力端子G1を有し、非反転入力端子は電源幹線L20に、反転入力端子は参照電圧配線L10に、出力端子はドライバMOSトランジスタのゲートに接続される。差動増幅器41は信号S1で活性非活性化制御される。差動増幅器41が非活性化されるとき、出力端子G1は、Aの場合にはハイレベル1に、Bの場合にはローレベル0にリセットされ、ドライバMOSトランジスタ40をカットオフする。図3には前記差動増幅器が例示される。同図Aに例示される差動増幅器41は図2のAの回路構成に対応される。図3のAに従えば、前記差動増幅器41は、nチャネル型の差動入力MOSトランジスタT6,T5にpチャンネル型MOSトランジスタT3,T4から成るカレントミラー負荷が接続される。MOSトランジスタT5,T6のコモンソースには定電流源を構成するnチャネル型のパワースイッチMOSトランジスタT8が接続され、信号S1でスイッチ制御される。MOSトランジスタT3とT6のコモンドレインには前記信号S1でスイッチ制御されるpチャネル型のプルアップMOSトランジスタT9のソースが結合され、このソースが前記出力端子G1とされる。この差動増幅器は41は、信号S1のハイレベルによって活性化され、信号S1のローレベルによって非活性にされ、非活性状態においてドライバMOSトランジスタ40をカットオフする。特に図示はしないが、図2のBに対応する差動増幅器41は、図3のAに対し、プルアップMOSトランジスタに代わりに、信号S1に反転信号でスイッチ制御されるプルダウンMOSトランジスタを有する点が相違する。図3のAでは差動入力MOSトランジスタT6,T5はエンハンスメント型である。差動増幅器41の別の例を示すBにおいて、反転入力端子A1を構成するにMOSトランジスタT7にはデプレッション型を採用する。エンハンスメント型のMOSトランジスタT6を使用する場合は、参照電圧発生回路60で規定される電圧を入力端子A1に印加する必要があるが、デプレッション型のMOSトランジスタT7を使用する場合は、簡略的に入力端子A1を接地電位Vssに接続するだけでも出力端子G1に所望のレベルを得ることができ、参照電圧発生回路60を設けなくても済む。但し、その場合には端子G1の出力電圧を正確に制御すること、換言すれば、ドライバMOSトランジスタ40のコンダクタンス制御、即ち、内部電源電圧Vintを正確に制御する能力は劣る。図4にはシリーズレギュレータ150の詳細な配置例が示される。特に図示はしないが他のシリーズレギュレータ152~157も同様である。第2の領域2内の電源パッド20Aの近傍は、入出力に関係するバッファ30及び31を配置する必要がなくレイアウト面積の小さい保護素子32しか配置されていないため、空き領域とすることが可能である。この点に着目して、複数個の電源パッド20Aを半導体チップ10の4辺の数箇所に一括して配置し、それによって確保できる空き領域を利用してシリーズレギュレータ150を配置する。ここで、前記電源パッド20Aは、外部電源電圧Vextの入力パッド電極、回路の接地電圧Vssのパッド電極を含んでいる。20Bで示されるパッド電極は信号などのその他のパッド電極を表している。このレイアウトにより、シリーズレギュレータ150を設けても、それによってチップ面積を大きくする必要はない。要するに、シリーズレギュレータを追加することに対して面積のオーバーヘッドを低減することが可能である。シリーズレギュレータ150は、その近傍の電源パッド20Aを使用するため、シリーズレギュレータ150と電源パッド20Aとの間の配線抵抗及び寄生容量により外部電源電圧Vextが不所望に電圧低下することも抑えられる。図5にはシリーズレギュレータ150の別の配置例が示される。例えば、半導体チップ10の4隅の近傍にパッド電極が配置されない場合、半導体チップ10の4隅に位置する第2の領域2上に空き領域が存在することになる。ここにシリーズレギュレータ150を配置する。シリーズレギュレータ150が使用する電源パッド20Aは、半導体チップ10の4隅で交差する2つの辺の両側において、シリーズレギュレータ150近傍のパッド電極を電源パッド20Aとして割り当てる。この配置方法を採用することにより、電源パッド20A近傍の空き領域だけでなく、半導体チップ10の4隅の近傍でパッド電極を配置しないことにより生ずる空き領域もシリーズレギュレータ150の配置に利用することができる。なお、他のシリーズレギュレータ152~157に関して、いくつかのシリーズレギュレータについては図5と同様のレイアウトを採用し、残りを図4の形態でレイアウトすることができる。図6にはシリーズレギュレータ150の更に別の配置例が示される。半導体チップ10の4隅の近傍にパッド電極が配置されない場合に、半導体チップ10の4隅における第2の領域2で確保可能な空き領域にシリーズレギュレータ150を配置し、シリーズレギュレータ150が使用する電源パッド20Aを、半導体チップ10の4隅で交差する2つの辺のどちらか一方のパッド電極に割当てる。図7には参照電圧配線L10のレイアウトが例示される。参照電圧配線L10は、第2の領域2又はその境界付近に置かれている。参照電圧配線L10に並行して両側に、換言すれば同一配線層に、接地電位Vssに接続されたシールド配線L30を設ける。参照電圧配線L10は、内部電源電圧Vintの基準となる電圧を伝達しているため、クロストークノイズ等の影響を低減する必要があり、シールド配線L30は、このノイズ低減に効果がある。図8には参照電圧配線L10近傍の断面構造を例示する。図7の例では参照電圧配線L10に沿って、両側にシールド配線L30を配置したが、更にノイズ低減効果を高めるには、参照電圧配線L10の上側の上層配線層を利用してシールド配線L31を設け、下側の基板SUB内にシールド領域としてのウェルWELLを形成する。シールド配線L31とウェルWELLはシールド配線L30と同様に接地電位接地電位Vssに導通させる。特に図示はしないが、参照電圧配線L10が第2層目以上の金属配線層に形成されている場合は前記ウェルWELLに代えて下層配線層に形成したシールド配線を利用してよい。尚、INSは層間絶縁層を意味する。図9には第2の領域2におけるシリーズレギュレータと配線との接続状態の詳細が例示される。図10乃至図13には図9の各部の回路構成が夫々例示される。レギュレータ150に接続する電源パッド20Aは、図10より明らかのように、外部電源電圧Vextの入力端子20A-1、回路の接地電圧Vssの入力端子20A-3、及び電源幹線L20の接続端子20A-2としての機能が割当てられる。前記接続端子20A-2は例えば安定化容量を外付けで接続するのに利用することができる。このような接続端子20A-2はシリーズレギュレータ毎に設ける必要はなく、半導体集積回路に1個設けるだけでもよい。夫々の電源パッド20Aには保護素子32aが結合される。前記保護素子32aは、特に制限されないが、図11に例示されるように、ゲートが接地電位Vssに接続された高耐圧のnチャネル型MOSトランジスタと、ゲートが外部電源電位Vextに接続された高耐圧のpチャネル型MOSトランジスタとによって構成され、これらのMOSトランジスタは通常動作時は逆方向接続状態、パッド電極20Aに過大な負電圧サージが印加されたときは前記nチャンネル型高耐圧MOSトランジスタが順方向接続状態になってサージを接地電位Vssに逃がし、パッド電極20Aに過大な正電圧サージが印加されたときは前記pチャンネル型高耐圧MOSトランジスタが順方向接続状態になってサージを外部電源電圧Vextに逃がす。信号出力用のパッド電極20Bb、信号入力用のパッド電極20Baにも、図12及び図13に例示されるようにダイオード接続されたpチャンネル型高耐圧MOSトランジスタ及びnチャンネル型高耐圧MOSトランジスタから成る保護素子32bが設けられている。特に図示はしないが、第2の領域2には外部電源電圧Vextの電源幹線及び接地電位の電源幹線が設けられており、第2の領域に配置された入力バッファ31及び出力バッファ30等に動作電源が供給されるようになっている。図13に例示されるように、外部電源電圧Vextで動作する回路と内部電源電圧Vintで動作する回路との間で信号の受け渡しを行なうとき、前者から後者への信号入力はそのまま行なえばよい。図13の例に従えば、第3の領域3において内部電源電圧Vintを動作電源とするゲート回路G1は、入力バッファ31の出力をそのまま受けて動作することができる。一方、内部電源電圧Vintで動作する回路から外部電源電圧Vextで動作する回路に信号を与えるとき、後者の回路は動作電源よりも振幅の小さな信号を入力することになり、例えばCMOS入力回路において入力信号の論理レベルが中間レベルになって不所望な貫通電流を生じたりする虞がある。そのような虞を未然に防止するには、図12に例示されるように、前記第3の領域3で内部電源電圧Vintを動作電源とするゲートG2から出力される信号を、外部電源電圧Vextで規定される信号振幅に変換して出力するレベル変換回路G3を第4の領域4に形成する。図12の例ではレベル変換回路G3の出力は第2の領域2の出力バッファ30に与えられる。図14には前記レベル変換回路G3の一例が示される。同図に示されるレベル変換回路G3は、第3の領域3のゲートG2から相補信号を受けるnチャネル型の差動入力MOSトランジスタT10,T11を有し、当該トランジスタT10,T11のドレインに、相互に一方のゲートが他方のドレインに交差結合されたpチャンネル型の負荷MOSトランジスタT12,T13のドレインを接続し、MOSトランジスタT11とT13のコモンドレインをインバータINVで増幅して出力する様に構成される。尚、第4領域4のゲートG4の出力は第3領域3のゲートG5で直接受けてよい。図15には本発明に係る半導体集積回路の別の例を示す。同図に示される半導体集積回路にはシリーズレギュレータ150~157として図3のBで説明した差動増幅器を備えた構成を採用する。これにより、第4の領域4には参照電圧発生回路60を設ける必要がない。図16には本発明に係る半導体集積回路の更に別の例を示す。同図において制御回路70は夫々のシリーズレギュレータ150~157を別々に活性非活性化制御できるように、個別の活性非活性化制御信号S10~S17を出力する。制御回路70は、内部回路に必要な供給電流に応じて、必要な数のシリーズレギュレータを活性化させる。供給電流に応じて必要な数のシリーズレギュレータのみを活性化することで、無駄な電力の供給を断つことができる。そのような制御は、例えば半導体集積回路の外部端子からのモード設定に応じて制御回路70で行なうことができる。その他の構成は図1と同様であるのでその詳細な説明は省略する。図17には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ10上に、同等の電流駆動能力を持つ複数のシリーズレギュレータ150~156と、それらの電流駆動能力より小さい電流駆動能力を持つシリーズレギュレータ158とを有する。制御信号S2は同等の駆動能力をもつ複数のシリーズレギュレータ150~156をまとめて活性非活性化制御する。一方、駆動能力の小さいシリーズレギュレータ158は、制御信号S3により、活性非活性化制御される。制御回路70は、大きな電流駆動能力が必要な場合は、電流駆動能力の大きな複数のシリーズレギュレータ150~156のみ、またはそれらのシリーズレギュレータ150~156に加えて、電流駆動能力の小さいシリーズレギュレータ158を活性化する。また、少ない電流駆動能力で良い時は、電流駆動能力の小さいシリーズレギュレータ158のみを活性化する。これにより、例えば半導体集積回路の外部端子の状態に応答して設定されるスタンバイ時には、シリーズレギュレータ158を活性化し、その他のシリーズレギュレータ150~156を非活性にして、無駄な電力消費を低減することができる。図18には本発明に係る半導体集積回路の更に別の例を示す。図18の例では半導体チップ10には、第3の領域3に配置される内部回路に供給されるいくつかの異なる内部電源電圧が存在している。仮に、その内部電源電圧をVintA、VintBとすると、これらの電圧を生成するシリーズレギュレータをグループA、Bに分けることができる。例えば、内部電源電圧VintAを生成するグループAのシリーズレギュレータ150A、152A、154A、156Aは夫々同等の電流駆動能力を持っている。一方、内部電源電圧VintBを生成するグループBのシリーズレギュレータ151B、153B、155B、157Bは夫々グループAのシリーズレギュレータと同等又は異なる電流駆動能力を持っている。グループAのシリーズレギュレータ150A、152A、154A、156Aは、参照電圧配線L10Aと電源幹線L20Aを使用し、グループBのシリーズレギュレータ151B、153B、155B、157Bは、参照電圧配線L10Bと電源幹線L20Bを使用する。シリーズレギュレータの活性非活性化制御は、グループ毎に一括して行なう。例えば、グループAのシリーズレギュレータ150A、152A、154A、156Aは、制御信号S18に制御され、グループBのシリーズレギュレータ151B、153B、155B、157Bは制御信号S19により活性非活性化が制御される。これにより、半導体チップ10の中にいくつかの異なる内部電源電圧で動作する内部回路を混在させて使用することが可能となる。そのほかの構成は図1と同様であるのでその詳細な説明は省略する。図19には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路において、電源幹線L20は、第1の領域1内のパッド電極20のどれか一つのパッド電極20A-2を介し、半導体チップ10に外付けされた1個の安定化容量C10に接続する。これにより、電源幹線L20上の内部電源電圧Vintの変動や低下を抑制する。その他の構成は図1と同じであるからその詳細な説明は省略する。図20には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路において、電源幹線L20は、第1の領域1内のパッド電極20の内の複数個、例えば2個のパッド電極20A-2a,20A-2bを介して半導体チップ外部の安定化容量C10a,C10bに接続される。これにより、内部電源電圧Vintを更に安定化させることも可能になる。図21には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ10の内部だけでなく、外部にも内部電源電圧Vint用の電源幹線L21を周回可能になっている。即ち、電源幹線L20は、第1の領域1に配置されたパッド電極20の内の複数個、例えば4個20A-2a,20A-2b,20A-2c,20A-2dを介して電源幹線L21と接続されている。電源幹線L21には、少なくとも1つの安定化容量C10を接続する。前記電源幹線L21は半導体集積回路のパッケージ内部に形成し、或いは半導体集積回路が実装される実装基板上に形成される。これによって、内部電源電圧Vintを更に安定化させることも可能になる。図22には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、図1の構成に対して、第4の領域4に自己消費電流の少ないサブシリーズレギュレータ80及び第3の領域3のための基板バイアス制御回路71を追加した点が相違される。サブシリーズレギュレータ80の電圧出力端子は前記電源幹線L20に結合される。基板バイアス制御回路71はpチャネル型MOSトランジスタの基板電圧Vbp、nチャネル型MOSトランジスタの基板電圧Vbnを出力する。第3の領域以外の領域の基板電圧は、特に制限されないが、pチャネル型MOSトランジスタは電源電圧、nチャンネル型MOSトランジスタは回路の接地電圧にされ、特に基板バイアスされていない。図22の半導体集積回路の動作モードとして、特に制限されないが、第3の領域3に配置される内部回路の動作を考慮して、図23に例示されるように、アクティブモード、スタンバイモード、データ保持モードスリープモード、シャットダウンの4状態を考える。前記アクティブモードは半導体集積回路を最大限の能力で動作可能にする動作モードである。アクティブモード時には、参照電圧発生回路60及び複数のシリーズレギュレータ150~157を活性化し、小型シリーズレギュレータ80と基板バイアス制御回路71による基板バイアス制御を非活性にしておく。例えばこの状態において第3の領域のpチャネル型MOSトランジスタの基板電位は内部電源電圧Vintにされ、nチャンネル型MOSトランジスタの基板電位は回路の接地電圧Vssにされる。スタンバイモードは低消費電力モードであり、割り込みの受付など必要最小限の要求に対して応答できる動作モードである。スタンバイモード時は、参照電圧発生回路60及びサブシリーズレギュレータ80は活性化され、複数のシリーズレギュレータ150~157は非活性にされる。このシリーズレギュレータの切り替えによりシリーズレギュレータの自己消費電流が低減される。更に、基板バイアス制御回路71による基板バイアス制御が活性化され、第3の領域3の内部回路の基板電位Vbp,Vbnとして基板バイアス電圧が与えられる。ここでは低消費電力を目的とする基板バイアス制御を行なおうとするものであり、MOSトランジスタの閾値電圧が大きくなるように、逆方向の基板バイアスを与えるようにされる。例えば、pチンネル型MOSトランジスタの基板電圧Vbpとして外部電源電圧Vextを与え、nチャネル型MOSトランジスタの基板電圧Vbnとして回路の接地電位Vssに対する負電位を与える。負電位の生成は例えば基板バイアス制御回路71内のチャージポンプ回路で行なう。これにより、スタンバイモードにおいて、第3の領域3の内部回路におけるサブスレッショルドリーク電流を低減することができる。データ保持モードは半導体集積回路の内部状態をスタティックに保持させる動作である。このデータ保持モード時には、スタンバイ時に行ったシリーズレギュレータの切り替えと基板バイアス制御に加え、内部電源電圧Vintのレベルを下げることにより、サブスレッショルドリーク電流を更に低減することができる。図24にはアクティブモードからスタンバイモードを経てデータ保持モードに至るときに利用される基板電圧Vbp、Vbn及び内部電源電圧Vintの状態が示される。第3の領域3に含まれる回路として例えばCMOSインバータ等の回路において、pチャネル型MOSトランジスタの基板電圧Vbp、nチャンネル型MOSトランジスタの基板電圧Vbn、及び内部電源電圧Vintを図24のように変化させる。アクティブ時には基板電圧Vbpを内部電圧Vintとし、基板電圧Vbnを回路の接地電圧Vssとすることにより、MOSトランジスタに基板バイアスをかけない。スタンバイ時は基板電圧Vbpを外部電圧Vextとし、基板電圧Vbnを-1.5Vのような負電圧とする。データ保持時は内部電源電圧Vintを下げ、これに応答してnチャンネル型MOSトランジスタの基板電圧も-2.3Vのような負電圧に変更する。半導体集積回路の動作モード若しくは動作状態に応じた基板電圧制御において、正側の逆バイアス用基板電圧には外部電源電圧Vextをそのまま流用し、負側の逆バイアス用基板電圧だけをチャージポンプ回路で生成すればよい。要するに、基板バイアス制御のために専用の電圧を半導体集積回路の外部から入力する必要はない。負の基板電圧は図25のチャージポンプ回路で生成することができる。このチャージポンプ回路は、リングオシレータ72を動作させることにより、MOS容量T20、T21のゲートに逆位相のクロック信号が供給され、これに同期するpチャネル型MOSトランジスタT22~T25のチャージポンプ作用によってトランジスタT22とT23の結合点に負電圧を得ることができる。この時の負電圧は、-VintVth1Vth2Vth1:T22の閾値電圧、Vth2:T23の閾値電圧まで下げることができる。複数種類の負電圧が必要なときは負電圧が目的電圧になるようにリングオシレータの発振動作若しくは発振周波数を負帰還制御すればよい。これにより、図24に例示されるスタンバイ時における-1.5Vの基板バイアス電圧Vbnと、データ保持時における-2.3Vの基板バイアス電圧Vbnを得ることができる。シャットダウン時は、参照電圧発生回路60、シリーズレギュレータ150~157、サブシリーズレギュレータ80、及び基板バイアス制御回路71を非活性とする。シリーズレギュレータ150~157の活性非活性の選択は制御信号S1により行い、小型シリーズレギュレータ80の活性非活性の選択は制御信号S4を使用、基板バイアス制御回路71の活性非活性化制御は制御信号S8により行なう。図26には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、半導体チップ10の第4の領域4にスイッチングレギュレータのドライバ制御回路90を配置した点が図1と相違される。前記ドライバ制御回路90は、半導体チップ10の外部にある外付け部品、例えばパワーMOSトランジスタから成るドライバMOSトランジスタPM1及びPM2のゲートを駆動することにより、外部電源電圧Vextから方形波を生成し、それを、外付け部品、例えばインダクタンスL1、容量C1、及びショットキーダイオードD1から成るローパスフィルタを介して、第3の領域3に配置された内部回路に供給する内部電源電圧Vintを生成する。スイッチングレギュレータのドライバ制御回路90のみオンチップ化し、オンチップ化したとすれば大きなレイアウト面積を占めることになるドライバMOSトランジスタ等を外付け部品とすることで、シリーズレギュレータ150~157を内蔵しながらスイッチングレギュレータの使用も簡単に選択できるにもかかわらず、大きな面積オーバーヘッドとならない。更に、ドライバMOSトランジスタをオンチップ化した場合、内部回路に供給する電流に応じて3つの電源Vext、Vint、及びVssのパッド電極を一組として増加させていかなくてはならないため、多数の電源パッドが必要になるが、ドライバMOSトランジスタを外付け部品で構成することでその問題が回避される。電極パッド20B-1,20B-2はドライバMOSトランジスタのスイッチング制御信号GS1,GS2の出力用パッド電極、電極パッド20B-3は外部のスイッチングレギュレータで生成される内部電圧Vintを入力する電源パッドである。なお、シリーズレギュレータ150~157とドライバ制御回路90の活性化制御は、制御回路70が制御信号S1及びS5を用いて行うが、この半導体集積回路の使用時には、一般にどちらか一方のレギュレータしか使用しないため、制御信号S1、S5の何れか一方は非活性化レベルに固定されてよい。そのような非活性化制御手段として、制御回路70内の電気ヒューズプログラム回路、レーザヒューズプログラム回路、或いは不揮発性メモリセルを用いたフラッシュメモリヒューズを用いてよい。図27には本発明に係る半導体集積回路の更に別の例を示す。同図に示される半導体集積回路は、図22と図26の構成を組み合わせた例である。半導体チップ10は、スタンバイ時に使用するサブシリーズレギュレータ80、基板バイアス制御回路71、及びスイッチングレギュレータのドライバ制御回路90を有する。ここでは、第3の領域3の具体例として、CPU120、レジスタ130、不揮発性メモリ135、及びその他周辺回路140が図示されている。不揮発性メモリ135には電気ヒューズ或いはフラッシュメモリ等が使用される。S50は周辺回路140とCPU120が入出力する信号を例示し、S51はレジスタ130が出力する信号を意味し、S52は不揮発性メモリ135が出力する信号を意味し、S20はCPUが制御回路70に出力する信号を示す。L50は基板バイアス制御回路71が出力する基板電圧Vbn,Vbpの供給配線を総称する。図27の例ではスイッチングレギュレータの利用が選択され、内蔵シリーズレギュレータ150~157,80の利用は選択されていない。シリーズレギュレータ150~157,80を利用する場合は、電極パッド20B-1,20B-2へのパワーMOSトランジスタPM1,PM2の接続を止め、代わりに、電極パッド20A-2aに安定化容量C10を接続すればよい。図28には図27の構成を回路接続と電源接続を主体に示してある。前記参照電圧発生回路60は基準電圧発生回路100と参照電圧用バッファ110とに分けて図示しある。電圧用外部電源電圧Vextで動作する回路は、制御回路70、基板バイアス制御回路71、基準電圧発生回路100、参照電圧発生回路110、スタンバイ時用のサブシリーズレギュレータ80、シリーズレギュレータ150~157、入出力用バッファ30,31、保護素子32、及びスイッチングレギュレータのドライバ制御回路90である。一方、内部電源電圧Vintで動作する回路は、CPU120、レジスタ130、不揮発性メモリ135、及びその他周辺回路140である。制御信号S1はシリーズレギュレータ150~157の活性非活性化を制御する信号である。制御信号S4はスタンバイ時用のサブシリーズレギュレータ80の活性非活性化を制御する信号である。制御信号S5はスイッチングレギュレータのドライバ制御回路90の活性非活性化を選択するための信号である。制御信号S6は基準電圧発生回路100の活性非活性化を制御するための信号である。制御信号S7は参照電圧用バッファ110の活性非活性化を制御するための信号である。制御信号S8は基板バイアス制御回路71の活性非活性化を制御するための信号である。制御信号S20はCPU120が制御回路70を制御する信号である。制御信号S22は参照電圧用バッファ110の出力電圧のレベルを切り替えるための信号である。制御信号S21は基準電圧発生回路100の出力電圧のレベルを切り替えるための信号である。S53はCPU120とバッファ30,31との間の入出力信号を意味する。図29には基準電圧発生回路100及びそのトリミング情報を設定する回路の一例が示される。図29の基準電圧発生回路100はバンドギャップレファレンス回路を使用した例である。この回路はVbeの異なるバイポーラトランジスタB2,B3を利用し、その差を電流と抵抗R14で補償するようにして、MOSトランジスタT38,T39、抵抗R10,R11,R12、及びバイポーラトランジスタB1の電流経路に所定の電流を流し、基準電圧を形成する。MOSトランジスタT36,T37、MOSトランジスタT40,T41、MOSトランジスタT42,T43の夫々のペアはカレントミラー負荷を構成する。この基準電圧発生回路100において、プロセスばらつきの影響をキャンセルする、即ちトリミング可能にするために、CMOSトランスファゲートSW0~SW2によって基準電圧を選択可能になっている。その選択制御は制御回路70が選択信号S21a,S21b,S21cを用いて行なうことができる。選択のためのトリミング情報は不揮発性メモリ135が保有し、例えばリセット処理の一環で不揮発性メモリ135からそのトリミング情報が信号S52によってレジスタ130にロードされ、レジスタ130の出力が信号S51によって制御回路70に与えられてトリミングが行なわれるようになっている。トリミングの動作を更に詳述する。例えば、出力電圧を設定する前は、制御信号S21bにより、スイッチSW1のみがオン状態になっており、出力電圧は電圧V1に等しくされる。この出力電圧V1は、配線L40を介して、参照電圧用バッファ110に伝達される。基準電圧発生回路100が正常動作を行うとき、温度依存性がもっとも少なくなる電圧は理論的に規定されるので、この電圧を基準として考えると、もし、製造ばらつき等の理由で、電圧V1のレベルがこの基準電圧よりも高くなっている場合、チップ外部から制御信号を制御回路70に与えると、制御信号S21cにより、スイッチSW2のみをオン状態にし、出力電圧のレベルを電圧V1よりも低い電圧V2に切り替える。また、製造ばらつき等の理由で、電圧V1のレベルがこの基準電圧よりも低くなっている場合、同様に、チップ外部から制御信号を制御回路70に与え、制御信号S21aにより、スイッチSW0だけをオン状態にし、出力電圧のレベルを電圧V1よりも高い電圧V0に切り替える。次に、この出力電圧の製造ばらつき等によるズレを補正した設定値を不揮発性メモリ135に保持させ、次回の電源投入時からは、そのデータを不揮発性メモリ135からレジスタ130に読み込ませ、その値に従ってスイッチSW0~SW2の内から一つを選択させることが可能になる。図30には参照電圧用バッファ110を用いて第3の領域3に配置される内部回路の動作周波数に応じて内部電源電圧Vintを切り替える為の構成が例示される。参照電圧用バッファ110は、pチャネル型MOSトランジスタT44及び抵抗R20~R24の直列回路から成る分圧回路と差動増幅器AMPを有し、差動増幅器AMPは基準電圧発生回路100の出力電圧に対する分圧回路のノードV12の電圧の差分に応ずる増幅動作を行なってMOSトランジスタT44のコンダクタンスを制御する。分圧回路のノードV10,V11,V12の電圧はスイッチSW10,SW11,SW12で一つが選択されて信号線L10-aに出力され、ノードV12,V13,V14の電圧はスイッチSW20,SW21,SW22で一つが選択されて信号線L10-bに出力される。スイッチSW10~SW12、SW20~SW22の選択制御信号はS22a~S22fとされ、CPU120の指示に従って制御回路70から出力される。この例では、参照電位配線L10は、前記L10-a,L10-bの2系統に分けられている。参照電圧発生回路60の出力電圧は、シリーズレギュレータ150~157、自己消費電流の少ないサブシリーズレギュレータ80等のシリーズレギュレータの基準になる電圧だけでなく、スイッチングレギュレータのドライバ制御回路90のための基準になる電圧としても使用される。特に制限されないが、前者が信号線L10-aの電圧であり、後者が信号線L10-bの電圧である。それら信号線L10-a、L10-bの電圧が変更されると、その電圧レベルに応じて、上記シリーズレギュレータやスイッチングレギュレータによる出力電圧も変化される。例えば、参照用電圧バッファ110による電圧可変制御前は、制御信号S22bによりスイッチSW11がオン状態にされ、配線L10-a上の出力電圧レベルは電圧V11と等しい。一方、配線L10-b上の出力電圧レベルは、制御信号S22eによりスイッチSW21がオン状態にされ、電圧V13と等しくなる。もし、CPU120の低速動作時には、制御信号S22c及びS22fによりスイッチSW12及びSW22がオン状態にされ、配線L11上の出力電圧レベルは電圧V11よりも低い電圧V12に切り替えられ、配線L12上の出力電圧レベルは電圧V13よりも低い電圧V14に切り替えられる。また、CPU120の高速動作時には、制御信号S22a及びS22dによりスイッチSW10及びSW20がオン状態にされ、配線L11上の出力電圧レベルは電圧V11よりも高い電圧V10に切り替えられ、配線L12上の出力電圧レベルは電圧V13よりも高い電圧V12に切り替えられる。この手法により、CPU120の動作状態に応じて低電力化が可能となる。なお、出力電圧のレベルは、更に多段階に切り替えることが可能である。図31には前記半導体集積回路のレイアウト設計方法の概略が示される。半導体集積回路のレイアウト設計では、フロアプランによって回路ブロックの大凡の配置が決定されS1、その後に、前記フロアプランを参照しながら、論理設計された機能を実現するための回路パターンのレイアウトを決定するレイアウト設計が行なわれるS2。レイアウト設計の結果に対してはレイアウト検証が行なわれるS3。レイアウト設計では、マクロセルライブラリLBRに登録されている検証済の回路パターン若しくはマスクパターンデータを利用して、効率化を図ることができる。マクロセルライブラリLBRには、ディジタル回路ライブラリDGT、アナログ回路ライブラリALG等があり、アナログ回路ライブラリALGには、前記シリーズレギュレータ150~157等の降圧電源回路用の複数種類の回路レイアウトデータCKTが含まれている。前記レギュレータ150~157を有する半導体集積回路の設計では、前記バッファ30のレイアウトで決まる幅に大凡等しい幅で、前記レギュレータ150~157を、前記第1の電源電圧Vextを受けるパッド電極及び回路の接地電圧Vssを受けるパッド電極の近傍に配置するステップをレイアウト設計S2に含めばよい。このステップにおいて、前記第3の領域3の第1の内部回路に必要な供給電流に応じてセルライブラリLBRから選択したレギュレータを配置すれば、降圧電源回路のレイアウト設計を比較的容易に行なうことが可能である。図32には降圧電源回路のレイアウトデータ即ちマスクパターンのデータによって規定される回路パターンの一つの例としてシリーズレギュレータの回路パターンPTN例示される。この回路パターンPTNのレイアウトデータは図33に示される回路接続データCNTD、図34に示される回路シンボルデータSBLDと1対1に対応してリンクされている。すなわち、それら3種類の電子データPTN、CNTD、SBLDの間において、結線、MOSサイズ等の情報が共有されている。図面上、MOSトランジスタに付した符号T50~T56、信号A1,E1、及び電圧Vext,Vint,Vssによって図32のパターンと図33の回路とが対応され、図33の回路と図34のシンボルが対応されている。それらの電子データを利用することにより、降圧電源回路の回路設計、レイアウト設計等が容易に行えるようになると共に、情報の管理も容易となる。図38には本発明に係る半導体集積回路の更に別の例が示される。同図に示される半導体集積回路は、同等の電流駆動能力を有する複数のシリーズレギュレータ300~306と、それらと同等の電流駆動能力を有するシリーズレギュレータ150とを有して構成される。この態様の変形例として、前記シリーズレギュレータ150を、複数個配置し、或は全く配置しない構成を採用してもよい。図39には前記シリーズレギュレータ300の詳細な一例が示される。特に図示はしないが、他のシリーズレギュレータ301~306もそれと同様に構成してよい。シリーズレギュレータ300はドライバトランジスタ40及びアンプ41を有する。図4に基づいて説明したシリーズレギュレータ150の配置では、ドライバトランジスタ40とアンプ41を、入出力に関係するバッファ30,31が配置される領域第2の領域2のうちの外側領域に配置していたため、その近傍には電源パッド20Aがまとまって配置されている必要があった。図39の例では、バッファ30,31の配置される領域第2の領域2の内の外側に位置する第1回路領域にはシリーズレギュレータ300のうちアンプ41のみを配置可能な領域があれば足りる。その領域の内側の領域第2の領域2のうちの内側領域にドライバトランジスタ40を配置する。これにより、シリーズレギュレータ300~306の配置に対する自由度が増す。尚、ドライバトランジスタは複数のより小さなトランジスタと電気的に接続し、全体として一定の駆動能力を有するようにしてもよい。図40にはシリーズレギュレータ300の別の配置例が示される。例えば、半導体チップ10の四隅の近傍にパッド電極が配置されない場合、半導体チップ10の四隅に位置する第2の領域2上に空き領域が存在することになる。ここにシリーズレギュレータ300のアンプ41を配置する。図40の配置例の場合、アンプ41は入出力に関係するバッファ30,31の配置される領域の四隅に配置されている。この場合、ドライバトランジスタ40は、図39に基づいて説明した直線的な配置ではなく、屈曲的な配置にすることも可能となる。尚、他のシリーズレギュレータについては図40と同様のレイアウトを採用し、残りを図39と同様の形態でレイアウトすることができる。以上の説明より明らかなように、チップ間のインターフェースに使用される電源電圧Vextよりも低い内部電源電圧Vintで動作する内部回路をもつLSIにおいて、内部電源電圧Vintを生成するレギュレータを、バッファ及び保護素子を配置するための領域を用いて配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減することができる。面積オーバーヘッドの低減について定量的な効果を例示する。図35には図1の回路構成による面積オーバーヘッド低減による効果を示す。図35において、シリーズレギュレータを第2の領域2に形成しない面積オーバーヘッドの低減前に比べ、図1の半導体集積回路の場合は、シリーズレギュレータ150~157の面積オーバーヘッドがなくなり、例えばチップ面積の増加分は0.63mm2から0.34mm2に低減することができる。不所望な電圧ドロップの抑制について定量的な効果を例示する。図36のAには半導体チップ10の駆動に対して、充分な電流供給能力を有した1個のシリーズレギュレータ200を配置した集中タイプの半導体集積回路が例示され、図36のBには図1のように複数個のシリーズレギュレータを分散配置した分散タイプの半導体集積回路が例示される。また、前記複数個のシリーズレギュレータの駆動能力の総和は上記シリーズレギュレータ200に比べて同等程度、若しくは少なくとも同等以上の駆動能力を有する。図37には図36の半導体集積回路の第3の領域3に配置された内部回路に供給すべき電流I1~I7の和が相違する場合に電源幹線L20上に現れる内部電源電圧Vintの最大ドロップを示した。この例では、内部電源電圧Vintの目標とする電圧は1.8Vである。図37において、例えば内部回路に供給される電流が200mAの場合、図36Bの分散タイプのでは内部電源電圧Vintのドロップは約0.1Vであるが、図36Aの集中タイプでは約0.7Vも内部電源電圧Vintのドロップが発生する。このことから、図1に例示されるように周回する電源回線L20に複数個のシリーズレギュレータをほぼ等間隔に配置する構成を採用することにより、所要の電流量が多い場合にも内部電源電圧Vintのドロップを小さく抑えることが可能である。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、シリーズレギュレータの数、回路構成、第3領域に形成される具体的な回路の機能等は上記の例に限定されず、適宜変更可能である。本発明はCPUを有するマイクロコンピュータやマイクロプロセッサに限定されず、通信用のプロトコルコントローラ、エラー訂正等に特化したアクセラレータなどの各種半導体集積回路に適用することができる。電極パッドはボンディングパッドに限定されず、チップサイズパッケージなどに利用されるバンプ電極用のパッド電極であってもよい。さらに、パッド電極やバッファなどが配置される領域は半導体チップの周縁部分に限定されず、中央部分等であってよい。低消費電力という点において本発明の半導体集積回路は携帯電話などの携帯情報端末に最適であるが、それに限定されず、種種のロジックLSIに広く適用することができる。"