"積層された複数のメモリチップと、前記メモリチップを貫通する複数の貫通電極TSVと、少なくとも1つの前記メモリチップと少なくとも1つの前記貫通電極との間に結合され、前記貫通電極の欠陥状態に基づいて選択的に活性化される入出力バッファと、を含むことを特徴とする積層半導体メモリ装置。前記入出力バッファは、前記メモリチップの内部に含まれることを特徴とする請求項1に記載の積層半導体メモリ装置。前記貫通電極のうちの少なくとも1つが欠陥ポイントを有する場合、欠陥を有する貫通電極に接続された入出力バッファのうちの前記欠陥ポイントの下に位置したメモリチップに含まれた入出力バッファが活性化されることを特徴とする請求項1に記載の積層半導体メモリ装置。前記貫通電極のうちの少なくとも1つが欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項3に記載の積層半導体メモリ装置。前記貫通電極のうちの少なくとも1つが欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項1に記載の積層半導体メモリ装置。前記メモリチップの各々は、前記貫通電極の欠陥状態に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を含むことを特徴とする請求項1に記載の積層半導体メモリ装置。前記バッファ制御回路は、揮発性メモリ装置を含むことを特徴とする請求項6に記載の積層半導体メモリ装置。前記バッファ制御回路は、OTPまたはEEPROMを含むことを特徴とする請求項6に記載の積層半導体メモリ装置。前記メモリチップの各々は、前記貫通電極の状態に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を前記入出力バッファ毎に独立的に有することを特徴とする請求項1に記載の積層半導体メモリ装置。前記積層半導体メモリ装置は、第1メモリチップと、前記第1メモリチップの上部に積層された第2メモリチップと、前記第2メモリチップの上部に積層された第3メモリチップと、前記第3メモリチップの上部に積層された第4メモリチップと、前記第4メモリチップから前記第1メモリチップまでを貫通する第1乃至第4貫通電極と、前記第1メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第1バッファイネーブル信号により選択的に活性化される第1乃至第4入出力バッファと、前記第2メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第2バッファイネーブル信号により選択的に活性化される第5乃至第8入出力バッファと、前記第3メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第3バッファイネーブル信号により選択的に活性化される第9乃至第12入出力バッファと、前記第4メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第4バッファイネーブル信号により選択的に活性化される第13乃至第16入出力バッファと、を含むことを特徴とする請求項1に記載の積層半導体メモリ装置。前記積層半導体メモリ装置は、第1メモリチップと、前記第1メモリチップの上部に積層された第2メモリチップと、前記第2メモリチップの上部に積層された第3メモリチップと、前記第3メモリチップの上部に積層された第4メモリチップと、前記第4メモリチップから前記第1メモリチップまでを貫通する第1乃至第4貫通電極と、前記第1メモリチップ内に含まれていて、前記第1及び第2貫通電極に各々接続されて第1バッファイネーブル信号により選択的に活性化される第1及び第2入出力バッファと、前記第2メモリチップ内に含まれていて、前記第3及び第4貫通電極に各々接続されて第2バッファイネーブル信号により選択的に活性化される第3及び第4入出力バッファと、前記第3メモリチップ内に含まれていて、前記第1及び第2貫通電極に各々接続されて第3バッファイネーブル信号により選択的に活性化される第5及び第6入出力バッファと、前記第4メモリチップ内に含まれていて、前記第3及び第4貫通電極に各々接続されて第4バッファイネーブル信号により選択的に活性化される第7及び第8入出力バッファと、を含むことを特徴とする請求項1に記載の積層半導体メモリ装置。アドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス/コマンドバスのマッピングを変更することを特徴とする請求項1に記載の積層半導体メモリ装置。前記積層半導体メモリ装置は、第1メモリチップと、前記第1メモリチップの上部に積層された第2メモリチップと、前記第2メモリチップの上部に積層された第3メモリチップと、前記第3メモリチップの上部に積層された第4メモリチップと、前記第4メモリチップから前記第1メモリチップまでを貫通するアドレス/コマンドのための第1乃至第4貫通電極と、前記第4メモリチップから前記第1メモリチップまでを貫通するデータのための第5乃至第8貫通電極と、前記第1メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第1バッファイネーブル信号により選択的に活性化される第1乃至第4入出力バッファと、前記第1メモリチップ内に含まれていて、前記第5乃至第8貫通電極に各々接続されて第2バッファイネーブル信号により選択的に活性化される第5乃至第8入出力バッファと、前記第2メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第3バッファイネーブル信号により選択的に活性化される第9乃至第12入出力バッファと、前記第2メモリチップ内に含まれていて、前記第5乃至第8貫通電極に各々接続されて第4バッファイネーブル信号により選択的に活性化される第13乃至第16入出力バッファと、前記第3メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第5バッファイネーブル信号により選択的に活性化される第17乃至第20入出力バッファと、前記第3メモリチップ内に含まれていて、前記第5乃至第8貫通電極に各々接続されて第6バッファイネーブル信号により選択的に活性化される第21乃至第24入出力バッファと、前記第4メモリチップ内に含まれていて、前記第1乃至第4貫通電極に各々接続されて第7バッファイネーブル信号により選択的に活性化される第25乃至第28入出力バッファと、前記第4メモリチップ内に含まれていて、前記第5乃至第8貫通電極に各々接続されて第8バッファイネーブル信号により選択的に活性化される第29乃至第32入出力バッファと、を含むことを特徴とする請求項1に記載の積層半導体メモリ装置。前記第1メモリチップと前記第2メモリチップとの間の部分において前記第6貫通電極が欠陥を有し、前記第3メモリチップと前記第4メモリチップとの間の部分において前記第8貫通電極が欠陥を有する場合、前記第6貫通電極に接続された前記第1メモリチップの前記第6入出力バッファが活性化され、前記第8貫通電極に接続された前記第3メモリチップの前記第24入出力バッファが活性化することを特徴とする請求項13に記載の積層半導体メモリ装置。前記アドレス/コマンドのための前記第2貫通電極に接続された前記第1メモリチップの前記第2入出力バッファが活性化され、前記アドレス/コマンドのための前記第4貫通電極に接続された前記第3メモリチップの前記第20入出力バッファが活性化することを特徴とする請求項14に記載の積層半導体メモリ装置。前記積層半導体メモリ装置は、アドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記アドレス/コマンドのための貫通電極のうちの一部の欠陥によってアドレス/コマンドバスのマッピングが変更された場合、データバスのマッピングを変更することを特徴とする請求項1に記載の積層半導体メモリ装置。プロセッサチップと、前記プロセッサチップの上部に積層された複数のメモリチップと、前記メモリチップをすべて貫通し、前記プロセッサチップに接続された複数の貫通電極TSVと、前記メモリチップの全部又は一部と前記貫通電極の各々との間に結合され、前記貫通電極の欠陥状態に基づいて選択的に活性化される入出力バッファと、を含むことを特徴とするメモリシステム。アドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス/コマンドバスのマッピングを変更することを特徴とする請求項17に記載のメモリシステム。前記プロセッサチップは、前記変更されたデータバスのマッピングを元通り復旧するリペア回路を含むことを特徴とする請求項18に記載のメモリシステム。前記リペア回路は、前記プロセッサチップ内にあるメモリコントローラに含まれることを特徴とする請求項19に記載のメモリシステム。少なくとも1つのメモリチップと少なくとも1つの貫通電極との間に入出力バッファを各々結合する段階と、前記貫通電極の欠陥状態に基づいて前記入出力バッファを選択的に活性化する段階と、を含むことを特徴とする積層半導体メモリ装置の貫通電極欠陥リペア方法。前記入出力バッファは、前記メモリチップの内部に形成されることを特徴とする請求項21に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。前記入出力バッファを選択的に活性化する段階は、欠陥を有する貫通電極に接続された入出力バッファのうち欠陥を有する貫通電極の欠陥ポイントより下に位置した1つのメモリチップに含まれた入出力バッファを活性化する段階と、欠陥を有しない貫通電極に接続された入出力バッファを活性化する段階と、を含むことを特徴とする請求項21に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。前記貫通電極のうちの一部が欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項21に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。前記入出力バッファを選択的に活性化する段階は、前記データのための貫通電極のうちの少なくとも1つの欠陥によってデータバスのマッピングを変更する段階と、アドレス/コマンドバスのマッピングを変更する段階と、を含むことを特徴とする請求項21に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。前記入出力バッファを選択的に活性化する段階は、前記変更されたデータバスのマッピングを元通り復旧する段階をさらに含むことを特徴とする請求項25に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。第1方向に積層された複数のメモリチップと、前記複数のメモリチップの各々に配置された複数の入出力バッファと、前記メモリチップを介して前記第1方向に伸びる複数の貫通電極TSVと、を含み、前記複数の貫通電極の各々は前記複数の入出力バッファのうちの少なくとも2つと結合され、前記複数の入出力バッファは前記複数の貫通電極のうちの少なくとも1つに欠陥が存在した際、選択的に活性化されることを特徴とする積層半導体メモリ装置。前記貫通電極のうちの欠陥を有する貫通電極にある欠陥が発生した場合、少なくとも1つが欠陥ポイントを有する際、欠陥を有する貫通電極に接続された入出力バッファ内に、前記欠陥の下に位置して、前記欠陥を有する貫通電極に接続されたメモリチップに含まれた第1入出力バッファが活性化されることを特徴とする請求項27に記載の積層半導体メモリ装置。前記第1入出力バッファは、前記複数のメモリチップのうち前記欠陥の下の最も近くに位置したメモリチップ内に配置されることを特徴とする請求項28に記載の積層半導体メモリ装置。前記欠陥を有する貫通電極に結合され、前記欠陥の上に位置した他の入出力バッファは活性化しないことを特徴とする請求項28に記載の積層半導体メモリ装置。本発明の目的は、貫通電極の欠陥をリペアして歩留まりを向上させることができる積層半導体メモリ装置を提供することにある。本発明の別の目的は、上記積層半導体メモリ装置を含むメモリシステムを提供することにある。本発明のさらに別の目的は、積層半導体メモリ装置の貫通電極欠陥リペア方法を提供することにある。上記目的を達成するために、本発明の一実施態様による積層半導体メモリ装置は、積層された複数のメモリチップ、複数の貫通電極TSV及び入出力バッファを含む。貫通電極の各々は上記メモリチップをすべて貫通する。入出力バッファは、上記メモリチップ全部又は一部と上記貫通電極の各々との間に結合され、上記貫通電極の欠陥状態に基づいて選択的に活性化される。本発明の一実施態様によれば、上記入出力バッファは上記メモリチップの内部に含まれることができる。本発明の一実施態様によれば、上記貫通電極のうちの一部が欠陥を有する場合、欠陥を有する貫通電極に接続した入出力バッファ中に、欠陥発生地点より下に位置したメモリチップに含まれた入出力バッファが活性化することができる。本発明の一実施態様によれば、上記貫通電極のうちの一部が欠陥を有する場合、上記欠陥を有する貫通電極に接続した入出力バッファ中に、欠陥発生地点より上に位置したメモリチップに含まれた入出力バッファが不活性化することができる。本発明の一実施態様によれば、上記メモリチップの各々は、上記貫通電極の欠陥状態に基づいて上記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を含むことができる。本発明の一実施態様によれば、上記バッファ制御回路は揮発性メモリ装置を含むことができる。本発明の一実施態様によれば、上記バッファ制御回路はOTPまたはEEPROMを含むことができる。本発明の一実施態様によれば、上記メモリチップの各々は、上記貫通電極の欠陥状態に基づいて上記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を上記入出力バッファ毎に独立的に有することができる。本発明の一実施態様によれば、アドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングmappingが変更された場合、アドレス/コマンドバスのマッピングを変更することができる。本発明の一実施態様によれば、上記積層半導体メモリ装置はアドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記アドレス/コマンドのための貫通電極のうちの一部の欠陥によってアドレス/コマンドバスのマッピングmappingが変更された場合、データバスのマッピングを変更することができる。本発明の別の実施態様によるメモリシステムは、プロセッサチップ、該プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極TSV及び入出力バッファを含む。貫通電極の各々は上記メモリチップをすべて貫通して上記プロセッサチップに接続される。入出力バッファは上記メモリチップ全部又は一部と上記貫通電極の各々との間に結合され、上記貫通電極の欠陥状態に基づいて選択的に活性化される。本発明の一実施態様によれば、アドレス/コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングmappingが変更された場合、アドレス/コマンドバスのマッピングを変更することができる。本発明の一実施態様によれば、上記プロセッサチップは上記変更されたデータバスのマッピングを元通り復旧するリペア回路を含むことができる。本発明の一実施態様による積層半導体メモリ装置の貫通電極欠陥リペア方法は、メモリチップの全部又は一部と貫通電極の各々との間に入出力バッファを結合する段階と、上記貫通電極の欠陥状態に基づいて上記入出力バッファを選択的に活性化する段階とを含む。本発明の一実施態様によれば、上記入出力バッファを選択的に活性化する段階は、欠陥を有する貫通電極に接続された入出力バッファ中に、欠陥発生地点より下に位置した1つのメモリチップに含まれた入出力バッファを活性化する段階と、欠陥を有しない貫通電極に接続された入出力バッファを活性化する段階とを含むことができる。本発明の一実施態様によれば、上記入出力バッファを選択的に活性化する段階は、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングmappingを変更する段階と、アドレス/コマンドバスのマッピングを変更させる段階と、を含むことができる。本発明の一実施態様による積層半導体メモリ装置は、第1方向に積層された複数のメモリチップ、上記複数のメモリチップの各々に配置された複数の入出力バッファinput/outputbuffers、及び上記メモリチップを介して上記第1方向に伸びる複数の貫通電極TSVを含む。上記複数の貫通電極の各々は、上記複数の入出力バッファのうちの少なくとも2つと結合され、上記複数の入出力バッファは上記複数の貫通電極のうちの少なくとも1つに欠陥が存在する場合に選択的に活性化される。本発明の実施態様による積層半導体メモリ装置は、貫通電極の欠陥状態に基づいて貫通電極TSVsに接続されたメモリチップに含まれた入出力バッファを選択的に活性化させる。したがって、本発明の実施態様による積層半導体メモリ装置及びこれを含むメモリシステムは製造歩留まりが高い。本明細書に開示された本発明の実施形態において、特定の構造的ないし機能的な説明は、ただ本発明の実施形態を説明することを目的として例示したものであって、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されたものとして解釈してはいけない。本発明は多様な変更を加えることができ、多様な形態を有することができるため、特定の実施形態を図示して本願に詳細に説明する。しかしながら、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物も含むものであることを理解されたい。第1、第2のような用語は、多様な構成要素を説明するのに用いられるが、上記構成要素は上記用語によって限定されない。上記用語は、1つの構成要素を他の構成要素と区別する目的だけに用いる。例えば、本発明の権利範囲から逸脱しない限り、第1構成要素は第2構成要素と称することができ、同様に第2構成要素も第1構成要素と称することができる。ある構成要素が他の構成要素に連結されるとか接続されるとした場合には、その他の構成要素に直接連結されているか、または接続されていることができ、また、その間にさらに他の構成要素が存在する場合もあると理解すべきである。一方、ある構成要素が他の構成要素に直接連結されるとか直接接続されるとした場合には、その間に他の構成要素が存在しないものとして理解すべきである。構成要素との間の関係を説明する他の表現である、例えば~間にと直ちに~間にまたは~に隣り合うと~に直接隣り合うなどは同様に解釈すべきである。本願に用いられる用語は、ただ特定な実施形態を説明するために用いられたものであって、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に断らない限り複数の表現を含む。本願において、含むまたは有するなどの用語は、実施された特徴、数値、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在することを指定しようとするものであって、1つまたはそれ以上の他の特徴や数値、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないことを理解すべきである。特に定義されない限り、技術的または科学的な用語を含む明細書中で用いられるすべての用語は本発明が属する技術分野において通常の知識を有する者によって一般に理解しているものと同一意味を有する。一般的に用いられた事前に定義されている用語は関連技術の文脈上に有する意味と一致する意味を有するものとして解釈されるべきであり、本願において明白に定義しない限り、理想的または過度に形式的な意味として解釈されない。一方、ある実施形態を変形実施可能な場合に、特定ブロック内に銘記された機能または動作が順序図に記載された順序と異なることもある。例えば、連続する2つのブロックが、実際には実質的に同時に実行されることができ、係る機能または動作によっては上記ブロックが逆順に実行されることができる。以下、添付された図面を参照して本発明の好適な実施形態を説明する。図1は、本発明の第1実施形態による積層半導体メモリ装置を含むメモリシステム100を示す簡略化された断面図である。図1に示すように、メモリシステム100は、プロセッサチップ110、メモリチップ120,130,140,150及び貫通電極TSV161を含む。メモリチップ120,130,140,150は、プロセッサチップ110の上部に積層されていて、積層半導体メモリ装置stackedmemorydeviceを構成する。貫通電極161は、各々のメモリチップ120,130,140,150をすべて貫通し、プロセッサチップ110に接続される。メモリチップ120,130,140,150は、各々のメモリチップ120,130,140,150の全部又は一部と貫通電極161の各々との間に結合される入出力バッファI/OBUFFERSを含む。入出力バッファI/OBUFFERSは、貫通電極161の状態に基づいて選択的に活性化される。図2は、図1のメモリシステム100に含まれたメモリチップの構造の一例を示す平面図である。図2に示すように、メモリチップ120aは、貫通電極161aとメモリバンク121,122,123,124とで構成されたメモリコアを含む。図1に示すように、メモリバンク121,122,123,124と貫通電極161aとの間には入出力バッファI/OBUFFERSが接続されているが、図2では説明の便宜上省略した。メモリバンク121,122,123,124上には、貫通電極161とメモリバンク121,122,123,124内にある回路ブロックとを電気的に接続する内部電極が配置されている。図2では便宜上メモリバンクごとに1つの内部電極が図示されている。また、図2では、貫通電極161がメモリチップ120,130,140,150の中間部分に配置されているが、貫通電極161はメモリチップ120,130,140,150の任意の位置に配置される。図3は、図1のメモリシステムの3次元構造を示す簡略化された透視図である。図3に示すように、メモリシステム100aは、貫通電極161によって電気的に接続されたプロセッサチップ110及びメモリチップ120,130,140,150を含む。図3には2行で配置された貫通電極161が図示されているが、メモリシステム100aは任意の個数の貫通電極を有することができる。図4は、本発明の第2実施形態による積層半導体メモリ装置を含むメモリシステム200を示す断面図である。図4に示すように、メモリシステム200は、プロセッサチップ210及びプロセッサチップ210の上部に積層されたメモリチップ220,230,240,250で構成された積層半導体メモリ装置を含む。プロセッサチップ210はメモリコントローラ211を含むことができる。第1メモリチップ220はプロセッサチップ210の上部に積層されており、第2メモリチップ230は第1メモリチップ220の上部に積層されており、第3メモリチップ240は第2メモリチップ230の上部に積層されており、第4メモリチップ250は第3メモリチップ240の上部に積層されている。貫通電極TSV1,TSV2,TSV3,TSV4は、第4メモリチップ250から第1メモリチップ220までを貫通してプロセッサチップ210に接続される。第1乃至第4入出力バッファ221,222,223,224は、第1メモリチップ220内に含まれていて、第1乃至第4貫通電極TSV1,TSV2,TSV3,TSV4に各々接続されて4ビット信号である第1バッファイネーブル信号EN_BUF_1<0:3>により選択的に活性化される。第5乃至第8入出力バッファ231,232,233,234は、第2メモリチップ230内に含まれていて、第1乃至第4貫通電極TSV1,TSV2,TSV3,TSV4に各々接続されて4ビット信号である第2バッファイネーブル信号EN_BUF_2<0:3>により選択的に活性化される。第9乃至第12入出力バッファ241,242,243,244は、第3メモリチップ240内に含まれていて、第1乃至第4貫通電極TSV1,TSV2,TSV3,TSV4に各々接続されて4ビット信号である第3バッファイネーブル信号EN_BUF_3<0:3>により選択的に活性化される。第13乃至第16入出力バッファ251,252,253,254は、第4メモリチップ250内に含まれていて、第1乃至第4貫通電極TSV1,TSV2,TSV3,TSV4に各々接続されて4ビット信号である第4バッファイネーブル信号EN_BUF_4<0:3>により選択的に活性化される。図4のメモリシステムは、第2貫通電極TSV2のDP1地点に断路openなどの欠陥を有し、第4貫通電極TSV4のDP2地点に欠陥を有する。第2貫通電極TSV2のDP1とプロセッサチップ210との間では通信が可能である。よって、欠陥を有する第2貫通電極TSV2に接続された入出力バッファ222,232,242,252のうち欠陥発生地点DP1のすぐ下に位置した第1メモリチップ220に含まれた第2入出力バッファ222が活性化される。また、第4貫通電極TSV4のDP2とプロセッサチップ210との間では通信が可能である。よって、欠陥を有する第4貫通電極TSV4に接続された入出力バッファ224,234,244,254のうち欠陥発生地点DP2のすぐ下に位置した第3メモリチップ240に含まれた第12入出力バッファ244が活性化される。また、第1メモリチップ320に含まれた第2入出力バッファ322がすでに活性化されたため、第1貫通電極TSV1に接続された入出力バッファ221,231,241,251のうち第2メモリチップ230に含まれた第5入出力バッファ231が活性化される。また、第3メモリチップ240に含まれた第12入出力バッファ244がすでに活性化されたため、第3貫通電極TSV3に接続された入出力バッファ223,233,243,253のうち第4メモリチップ250に含まれた第15入出力バッファ253が活性化される。図5は、本発明の第3実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。図5に示すように、メモリシステム200aは、プロセッサチップ210a及びプロセッサチップ210aの上部に積層されたメモリチップ220a,230a,240a,250aで構成された積層半導体メモリ装置を含む。プロセッサチップ210aはメモリコントローラ211を含むことができる。貫通電極TSV1,TSV2,TSV3,TSV4は、第4メモリチップ250aから第1メモリチップ220aまでを貫通してプロセッサチップ210aに接続される。図5の積層半導体メモリ装置及び積層半導体メモリ装置を含むメモリシステムにおいて、メモリチップ220a,230a,240a,250aの各々の内部にバッファ制御回路が含まれている。第1メモリチップ220a内に含まれた第1バッファ制御回路225は、第1バッファイネーブル信号EN_BUF_1を生成し、第1メモリチップ220a内に含まれた入出力バッファ221,222,223,224を活性化または不活性化させる。第2メモリチップ230a内に含まれた第2バッファ制御回路235は、第2バッファイネーブル信号EN_BUF_2を生成し、第2メモリチップ230a内に含まれた入出力バッファ231,232,233,234を活性化または不活性化させる。第3メモリチップ240a内に含まれた第3バッファ制御回路245は、第3バッファイネーブル信号EN_BUF_3を生成し、第3メモリチップ240a内に含まれた入出力バッファ241,242,243,244を活性化または不活性化させる。第4メモリチップ250a内に含まれた第4バッファ制御回路255は、第4バッファイネーブル信号EN_BUF_4を生成し、第4メモリチップ250a内に含まれた入出力バッファ251,252,253,254を活性化または不活性化させる。図6は、図5の積層半導体メモリ装置を構成する1つのチップの構造の一例を示す簡略化された回路図である。図6に示すように、第1メモリチップ220aのバッファ制御回路225は、第1接続ラインCL1を介して入出力バッファBUF11,BUF21,...,BUFn1に接続されている。入出力バッファBUF11,BUF21,...,BUFn1は、各々の貫通電極TSV11,TSV21,...,TSVn1に接続されている。バッファ制御回路225は、第2接続ラインCL2を介して入出力バッファBUF12,BUF22,...,BUFn2に接続されている。入出力バッファBUF12,BUF22,...,BUFn2は、各々の貫通電極TSV12,TSV22,...,TSVn2に接続されている。バッファ制御回路225は、第3接続ラインCL3を介して入出力バッファBUF13,BUF23,...,BUFn3に接続されている。入出力バッファBUF13,BUF23,...,BUFn3は、各々の貫通電極TSV13,TSV23,...,TSVn3に接続されている。バッファ制御回路225は、第4接続ラインCL4を介して入出力バッファBUF14,BUF24,...,BUFn4に接続されている。入出力バッファBUF14,BUF24,...,BUFn4は、各々の貫通電極TSV14,TSV24,...,TSVn4に接続されている。入出力バッファBUF11,BUF21,...,BUFn1は、貫通電極TSV11,TSV21,...,TSVn1を介して出力データDQ0_0,DQ0_1,...,DQ0_nを出力し、入出力バッファBUF12,BUF22,...,BUFn2は、貫通電極TSV12,TSV22,...,TSVn2を介して出力データDQ1_0,DQ1_1,...,DQ1_nを出力する。入出力バッファBUF13,BUF23,...,BUFn3は、貫通電極TSV13,TSV23,...,TSVn3を介して出力データDQ2_0,DQ2_1,...,DQ2_nを出力し、入出力バッファBUF14,BUF24,...,BUFn4は、貫通電極TSV14,TSV24,...,TSVn4を介して出力データDQ3_0,DQ3_1,...,DQ3_nを出力する。バッファ制御回路225は、4ビットである第1バッファイネーブル信号EN_BUF_1<0:3>を生成する。第1バッファイネーブル信号EN_BUF_1<0:3>の第1ビットEN_BUF_1<0>は、第1接続ラインCL1を介して入出力バッファBUF11,BUF21,...,BUFn1を活性化し、第1バッファイネーブル信号EN_BUF_1<0:3>の第2ビットEN_BUF_1<1>は、第2接続ラインCL2を介して入出力バッファBUF12,BUF22,...,BUFn2を活性化する。第1バッファイネーブル信号EN_BUF_1<0:3>の第3ビットEN_BUF_1<2>は、第3接続ラインCL3を介して入出力バッファBUF13,BUF23,...,BUFn3を活性化し、第1バッファイネーブル信号EN_BUF_1<0:3>の第4ビットEN_BUF_1<3>は、第4接続ラインCL4を介して入出力バッファBUF14,BUF24,...,BUFn4を活性化する。図7及び図8は、図6の回路図に含まれたバッファ制御回路の実施形態を示す回路図である。図7に示すように、バッファ制御回路225aはOTPonetimeprogrammingを用いて実現することができる。また、図8に示すように、バッファ制御回路225bはEEPROMElectricallyerasableProgrammableReadOnlyMemoryを用いて実現することができる。図9は、図5の積層半導体メモリ装置を構成する1つのチップの構造の別の一例を示す簡略化された回路図である。図9に示すように、メモリチップ220bは入出力バッファ毎に独立的にバッファ制御回路を含む。例えば、入出力バッファBUF11はバッファ制御回路BCC11によって制御され、入出力バッファBUF12はバッファ制御回路BCC12によって制御され、入出力バッファBUF13はバッファ制御回路BCC13によって制御され、入出力バッファBUF14はバッファ制御回路BCC14によって制御される。同様に、入出力バッファBUF21はバッファ制御回路BCC21によって制御され、入出力バッファBUF22はバッファ制御回路BCC22によって制御され、入出力バッファBUF23はバッファ制御回路BCC23によって制御され、入出力バッファBUF24はバッファ制御回路BCC24によって制御される。同様に、入出力バッファBUFn1はバッファ制御回路BCCn1によって制御され、入出力バッファBUFn2はバッファ制御回路BCCn2によって制御され、入出力バッファBUFn3はバッファ制御回路BCCn3によって制御され、入出力バッファBUFn4はバッファ制御回路BCCn4によって制御される。図10及び図11は、図9の回路図に含まれたバッファ制御回路の実施形態を示す回路図である。図10及び図11に示すように、バッファ制御回路BCC11はOTPまたはEEPROMを用いて実現することができる。図12は、本発明の第4実施形態による積層半導体メモリ装置を含むメモリシステム300を示す断面図である。図12に示すように、メモリシステム300は、プロセッサチップ310及びプロセッサチップ310の上部に積層されたメモリチップ320,330,340,350で構成された積層半導体メモリ装置を含む。プロセッサチップ310はメモリコントローラ311を含むことができる。第1メモリチップ320はプロセッサチップ310の上部に積層されており、第2メモリチップ330は第1メモリチップ320の上部に積層されており、第3メモリチップ340は第2メモリチップ330の上部に積層されており、第4メモリチップ350は第3メモリチップ340の上部に積層されている。貫通電極TSV1,TSV2,TSV3,TSV4は、第4メモリチップ350から第1メモリチップ320までを貫通してプロセッサチップ310に接続される。第1及び第2入出力バッファ321,322は、第1メモリチップ320内に含まれていて、第1及び第2貫通電極TSV1,TSV2に各々接続されて2ビット信号である第1バッファイネーブル信号EN_BUF_1<0:1>により選択的に活性化される。第3及び第4入出力バッファ331,332は、第2メモリチップ330内に含まれていて、第3及び第4貫通電極TSV3,TSV4に各々接続されて2ビット信号である第2バッファイネーブル信号EN_BUF_2<0:1>により選択的に活性化される。第5及び第6入出力バッファ341,342は、第3メモリチップ340内に含まれていて、第1及び第2貫通電極TSV1,TSV2に各々接続されて2ビット信号である第3バッファイネーブル信号EN_BUF_3<0:1>により選択的に活性化される。第7及び第8入出力バッファ351,352は、第4メモリチップ350内に含まれていて、第3及び第4貫通電極TSV3,TSV4に各々接続されて2ビット信号である第4バッファイネーブル信号EN_BUF_4<0:1>により選択的に活性化される。図4の実施形態とは異なって、図12の積層半導体メモリ装置を含むメモリシステムのメモリチップ320,330,340,350は、各々の貫通電極TSV1,TSV1,TSV3,TSV4のすべてに接続せず、貫通電極TSV1,TSV1,TSV3,TSV4のうちの2つの貫通電極に接続される。図12のメモリシステムは、第2貫通電極TSV2のDP1地点において断路openなどの欠陥を有し、第4貫通電極TSV4のDP2地点において欠陥を有する。第2貫通電極TSV2のDP1とプロセッサチップ310との間では通信が可能である。よって、欠陥を有する第2貫通電極TSV2に接続された入出力バッファ322,342のうち欠陥発生地点DP1のすぐ下に位置した第1メモリチップ320に含まれた第2入出力バッファ322が活性化される。また、第4貫通電極TSV4のDP2とプロセッサチップ310の間では通信が可能である。よって、欠陥を有する第4貫通電極TSV4に接続された入出力バッファ332,352のうち欠陥発生地点DP2のすぐ下に位置した第2メモリチップ240に含まれた第4入出力バッファ332が活性化される。また、第1メモリチップ320に含まれた第2入出力バッファ322がすでに活性化されたため、第1貫通電極TSV1に接続された入出力バッファ321,341のうち第3メモリチップ340に含まれた第5入出力バッファ341が活性化される。また、第2メモリチップ330に含まれた第4入出力バッファ332がすでに活性化されたため、第3貫通電極TSV3に接続された入出力バッファ331,351のうち第4メモリチップ350に含まれた第7入出力バッファ351が活性化される。図13は、本発明の第5実施形態による積層半導体メモリ装置を含むメモリシステム400を示す断面図である。図13に示すように、メモリシステム400はプロセッサチップ410及びプロセッサチップ410の上部に積層されたメモリチップ420,430,440,450で構成された積層半導体メモリ装置を含む。プロセッサチップ410はメモリコントローラ411を含むことができる。第1メモリチップ420はプロセッサチップ410の上部に積層されており、第2メモリチップ430は第1メモリチップ420の上部に積層されており、第3メモリチップ440は第2メモリチップ430の上部に積層されており、第4メモリチップ450は第3メモリチップ440の上部に積層されている。貫通電極TSV11,TSV12,TSV13,TSV14,TSV15,TSV16,TSV17,TSV18は、第4メモリチップ450から第1メモリチップ420までを貫通してプロセッサチップ410に接続される。貫通電極TSV11,TSV12,TSV13,TSV14はアドレス/コマンドADD/CMDの伝送を行い、貫通電極TSV15,TSV16,TSV17,TSV18はデータDQの伝送を行う。第1乃至第4入出力バッファ421,422,423,424は、第1メモリチップ420内に含まれていて、第1乃至第4貫通電極TSV11,TSV12,TSV13,TSV14に各々接続されて4ビット信号である第1バッファイネーブル信号EN_ABUF_1<0:3>により選択的に活性化される。第5乃至第8入出力バッファ425,426,427,428は、第1メモリチップ420内に含まれていて、第5乃至第8貫通電極TSV15,TSV16,TSV17,TSV18に各々接続されて4ビット信号である第2バッファイネーブル信号EN_DBUF_1<0:3>により選択的に活性化される。第9乃至第12入出力バッファ431,432,433,434は、第2メモリチップ430内に含まれていて、第1乃至第4貫通電極TSV11,TSV12,TSV13,TSV14に各々接続されて4ビット信号である第3バッファイネーブル信号EN_ABUF_2<0:3>により選択的に活性化される。第13乃至第16入出力バッファ435,436,437,438は、第2メモリチップ430内に含まれていて、第5乃至第8貫通電極TSV15,TSV16,TSV17,TSV18に各々接続されて4ビット信号である第4バッファイネーブル信号EN_DBUF_2<0:3>により選択的に活性化される。第17乃至第20入出力バッファ441,442,443,444は、第3メモリチップ440内に含まれていて、第1乃至第4貫通電極TSV11,TSV12,TSV13,TSV14に各々接続されて4ビット信号である第5バッファイネーブル信号EN_ABUF_3<0:3>により選択的に活性化される。第21乃至第24入出力バッファ445,446,447,448は、第3メモリチップ440内に含まれていて、第5乃至第8貫通電極TSV15,TSV16,TSV17,TSV18に各々接続されて4ビット信号である第6バッファイネーブル信号EN_DBUF_3<0:3>により選択的に活性化される。第25乃至第28入出力バッファ451,452,453,454は、第4メモリチップ450内に含まれていて、第1乃至第4貫通電極TSV11,TSV12,TSV13,TSV14に各々接続されて4ビット信号である第7バッファイネーブル信号EN_ABUF_4<0:3>により選択的に活性化される。第29乃至第32入出力バッファ455,456,457,458は、第4メモリチップ450内に含まれていて、第5乃至第8貫通電極TSV15,TSV16,TSV17,TSV18に各々接続されて4ビット信号である第8バッファイネーブル信号EN_DBUF_4<0:3>により選択的に活性化される。図13の実施形態において、第1バッファイネーブル信号EN_ABUF_1<0:3>、第3バッファイネーブル信号EN_ABUF_2<0:3>、第5バッファイネーブル信号EN_ABUF_3<0:3>、及び第7バッファイネーブル信号EN_ABUF_4<0:3>は、コマンド/アドレスのための第1乃至第4貫通電極TSV11,TSV12,TSV13,TSV14に接続された入出力バッファを制御する。第2バッファイネーブル信号EN_DBUF_1<0:3>、第4バッファイネーブル信号EN_DBUF_2<0:3>、第6バッファイネーブル信号EN_DBUF_3<0:3>、及び第8バッファイネーブル信号EN_DBUF_4<0:3>は、データのための第5乃至第8貫通電極TSV15,TSV16,TSV17,TSV18に接続された入出力バッファを制御する。第1メモリチップ420と第2メモリチップ430との間の地点DP1において第6貫通電極TSV16が欠陥を有し、第3メモリチップ440と第4メモリチップ450との間の地点DP2において第8貫通電極TSV18が欠陥を有する場合、上記第6貫通電極TSV16に接続される第1メモリチップ420の第6入出力バッファ426が活性化され、第8貫通電極TSV18に接続される第3メモリチップ440の第24入出力バッファ448が活性化される。また、第1メモリチップ420に含まれた第6入出力バッファ426がすでに活性化されたため、第5貫通電極TSV15に接続された入出力バッファ425,435,445,455のうち第2メモリチップ430に含まれた第13入出力バッファ435が活性化される。また、第3メモリチップ440に含まれた第24入出力バッファ448がすでに活性化されたため、第7貫通電極TSV17に接続された入出力バッファ427,437,447,457のうち第4メモリチップ450に含まれた第31入出力バッファ457が活性化される。貫通電極の欠陥からデータのマッピングmappingが変更されると、変更されたデータのマッピングによってアドレス/コマンドADD/CMDのマッピングも変更する。図13の実施形態において、データのための貫通電極に接続された入出力バッファのうち第5貫通電極TSV15に接続される第13入出力バッファ435が活性化され、第6貫通電極TSV16に接続される第6入出力バッファ426が活性化され、第7貫通電極TSV17に接続される第31入出力バッファ457が活性化され、第8貫通電極TSV18に接続される第24入出力バッファ448が活性化される。よって、アドレス/コマンドADD/CMDのための貫通電極に接続された入出力バッファのうち第1貫通電極TSV11に接続される第9入出力バッファ431が活性化され、第2貫通電極TSV12に接続される第2入出力バッファ422が活性化され、第3貫通電極TSV13に接続される第27入出力バッファ453が活性化され、第4貫通電極TSV14に接続される第20入出力バッファ444が活性化されることができる。図14は、本発明の第6実施形態による積層半導体メモリ装置を含むメモリシステム400aを示す断面図である。図14のメモリシステム400aは、バッファイネーブル信号を生成するバッファ制御回路がメモリチップの各々に内蔵されている。図14のメモリシステム400aの動作は、図13に示すメモリシステム400の動作に類似するため、図14のメモリシステム400aに対する動作説明は省略する。図15は、本発明の第7実施形態による積層半導体メモリ装置を含むメモリシステム400bを示す断面図である。図15のプロセッサチップ410bは、図13のプロセッサチップ410に対応する。また、メモリチップ420b,430b,440b,450bは、図13のメモリチップ420,430,440,450に対応する。図15に示すように、アドレス/コマンドADD/CMDのための貫通電極に欠陥が発生した際、データのマッピングが変更される。図15のメモリシステム400bは、第2貫通電極TSV12のDP3地点及び第4貫通電極TSV14のDP4地点に欠陥を有する。アドレス/コマンドADD/CMDのための貫通電極に接続された入出力バッファのうち第1貫通電極TSV11に接続される第9入出力バッファ431が活性化され、第2貫通電極TSV12に接続される第2入出力バッファ422が活性化され、第3貫通電極TSV13に接続される第27入出力バッファ453が活性化され、第4貫通電極TSV14に接続される第20入出力バッファ444が活性化される。よって、データのための貫通電極に接続された入出力バッファのうちの第5貫通電極TSV15に接続される第13入出力バッファ435が活性化され、第6貫通電極TSV16に接続される第6入出力バッファ426が活性化され、第7貫通電極TSV17に接続される第31入出力バッファ457が活性化され、第8貫通電極TSV18に接続される第24入出力バッファ448が活性化されることができる。積層半導体メモリ装置のデータのマッピングが変更されると、プロセッサチップ410はデータバスの変更されたマッピングを元通り復旧する必要がある。図16は、図13、図14、図15のメモリシステムにおいて、変更したデータのマッピングmappingを元通り復旧するリペア回路412を示す回路図である。図16に示すように、リペア回路412は貫通電極TSV15,TSV16,TSV17,TSV18に接続されたデマルチプレクサDM1,DM2,DM3,DM4を含む。リペア回路412は、制御信号CTRLに応答してデータDQ0,DQ1,DQ2,DQ3を貫通電極TSV15,TSV16,TSV17,TSV18のうちの1つに提供する。制御信号CTRLはマッピングテーブルmappingtableに基づいて得ることができ、プロセッサチップ410がメモリチップに対してトレーニングtraining動作を行って得ることができる。図17は、本発明の実施形態による積層半導体メモリ装置の貫通電極欠陥リペア方法を示すフローチャートである。図17に示すように、以下の段階によって積層半導体メモリ装置の貫通電極欠陥をリペアすることができる。1.メモリチップの全部又は一部と貫通電極の各々との間に入出力バッファを結合する。2.上記貫通電極の状態に基づいて入出力バッファを選択的に活性化する。図18は、図17の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の一例を示すフローチャートである。図18に示すように、入出力バッファを選択的に活性化する段階は以下の段階を含むことができる。1.欠陥を有する貫通電極に接続された入出力バッファのうち、欠陥発生地点より下に位置する1つのメモリチップに含まれた入出力バッファを活性化する。2.欠陥を有しない貫通電極に接続された入出力バッファを活性化する。図19は、図17の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の別の一例を示すフローチャートである。図19に示すように、入出力バッファを選択的に活性化する段階は以下の段階を含むことができる。1.上記データのための貫通電極のうちの一部の欠陥によりデータバスのマッピングmappingを変更する。2.アドレス/コマンドバスのマッピングを変更する。"