"基板上のInGaAs層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に露出する前記InGaAs層上に、厚さ5.5nm以下のNi膜を形成する工程と、250°C以下の温度で熱処理を施すことにより、前記Ni膜と前記InGaAs層とを反応させて、ショットキーソース/ドレインとなるNi-InGaAs合金層を形成する工程と、を含むことを特徴とする化合物半導体装置の製造方法。前記ゲート電極を形成した後で前記Ni膜を形成する前に、前記ゲート電極の側壁面にゲート側壁絶縁膜を形成することを特徴とする請求項1記載の化合物半導体装置の製造方法。前記Ni膜を形成する工程において、スパッタ法又は蒸着法により、前記InGaAs層上と共に、前記ゲート電極上及び前記ゲート側壁絶縁膜上にNi膜を堆積し、前記Ni-InGaAs合金層を形成する工程において、前記InGaAs層に接するNi膜をNi-InGaAs合金層にし、前記ゲート電極上及び前記ゲート側壁絶縁膜上にNiのまま残った部分をウェットエッチングにより除去することを特徴とする請求項2記載の化合物半導体装置の製造方法。前記Ni-InGaAs合金層を形成する工程により、Ni-InGaAs合金層の膜厚を10nm以下にすることを特徴とする請求項1~3の何れかに記載の化合物半導体装置の製造方法。前記基板として、Si基板、Si基板上に絶縁膜を形成したもの、又はSi基板上にバッファ層を形成したものを用いることを特徴とする請求項1~4の何れかに記載の化合物半導体装置の製造方法。基板上の異なる領域に、InGaAs層とGe層を形成する工程と、前記InGaAs層及び前記Ge層上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に露出する前記InGaAs層及び前記Ge層上に、厚さ5.5nm以下のNi膜を形成する工程と、250°C以下の温度で熱処理を施すことにより、前記InGaAs層の表面部にショットキーソース/ドレインとなるNi-InGaAs合金層を形成すると共に、前記Ge層の表面部にショットキーソース/ドレインとなるNi-Ge層を形成する工程と、を含むことを特徴とする化合物半導体装置の製造方法。発明が解決しようとする課題は、短チャンネル効果が抑制され、メタルS/Dを有するInGaAs-MOSFETの低消費電力化をはかり得る化合物半導体装置の製造方法を提供することである。実施形態の化合物半導体装置の製造方法は、基板上のInGaAs層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に露出する前記InGaAs層上に、厚さ5.5nm以下のNi膜を形成する工程と、250°C以下の温度で熱処理を施すことにより、前記Ni膜と前記InGaAs層とを反応させて、ショットキーソース/ドレインとなるNi-InGaAs合金層を形成する工程と、を含むことを特徴とする。本発明によれば、InGaAs層上に形成するNi膜を厚さ5.5nm以下にし、熱処理温度を250°C以下に設定することにより、ショットキーソース/ドレインとなる膜厚10nm以下のNi-InGaAs合金層を形成することができ、これにより短チャンネル効果を抑制し、メタルS/Dを有するInGaAs-MOSFETの低消費電力化をはかることができる。以下、実施形態の詳細を、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係わる化合物半導体装置の素子構造を示す断面図である。この実施形態は、チャネルがInGaAsであるn型のMOSFETである。図中の10はInGaAs層であり、このInGaAs層10は図示しない支持基板上に形成されている。支持基板は、単結晶Si、単結晶Si上にSiO2等の絶縁膜を形成したもの、更には単結晶Si層上にバッファ層を形成したものであっても良い。InGaAs層10のIn組成は、金属とのショットキーバリアが0.1eV以下となる50以上が望ましい。InGaAs層10上に、Al2O3のゲート絶縁膜11を介して、TaNのゲート電極12がストライプ状に形成されている。ゲート絶縁膜11、ゲート電極12の材料に制限は無く、ゲート絶縁膜11とInGaAsチャネルの間にInP,Si,Geといったパッシベーション層が挿入されていても構わない。ゲート構造部の側壁にはSiO2やSiN等のゲート側壁絶縁膜13が形成されている。なお、このゲート側壁絶縁膜13は省略することも可能である。ゲート構造部の両側でInGaAs層10の表面部に、厚さ9nmのNi-InGaAs合金15が形成されている。即ち、Ni-InGaAs合金15がチャネルに隣接するいわゆるメタルS/D構造となり、合金層の膜厚は10nm以下に制限されている。次に、本実施形態の製造方法について、図2a~eを参照して説明する。なお、図2b~eでは、InGaAs層の下地となる基板及びバッファ層を省略して示している。現時点のSi-LSI先端プロセスで作製されているゲート長50nmのトランジスタと同等かそれ以上に微細化されたメタルS/Dトランジスタの短チャネル効果を抑制するためには、合金層の膜厚を10nm以下に抑える必要がある半導体ロードマップ:InternationalTechnologyRoadmapforSemiconductors2009edition。しかし、10nm以下の合金層を形成する技術は未だ確立されていない。そこで、以下では、膜厚10nm以下のNi-InGaAs合金層を形成する工程を含む化合物半導体装置の製造工程を説明する。まず、図2aに示すように、単結晶のSi基板20上に、バッファ層30を介して厚さ0.1μmのInGaAs層10を成長形成する。ここで、InGaAs層10のIn組成は、例えば50In05Ga05Asとした。バッファ層30は、Ge層31,GaAs層32,及びInGaAs層33を順に形成したものである。バッファ層30はSi基板20上にInGaAs層10を結晶性良く形成するためのものであり、バッファ層30のInGaAs層33は、GaAs層32と反対側に向かうに伴いIn組成が0から50に徐々に大きくなっている。次いで、InGaAs層10上にhighk絶縁膜として厚さ2nmのAl2O3等をALD法で形成した後、この絶縁膜上にTaN等からなる厚さ30nmの導電膜をスパッタ法で堆積する。続いて、これらをゲートパターンに加工することにより、図2bに示すように、ゲート絶縁膜11及びゲート電極12を形成する。なお、厚さ10nmの金属上に、厚さ20nmのポリSiを堆積する、いわゆるMIPSMetalInsertedPolySiゲート電極を採用することも無論可能である。次いで、全面にSiO2やSiN等の絶縁膜を堆積した後にエッチバックすることにより、図2cに示すように、ゲート側壁絶縁膜13を形成する。次いで、図2dに示すように、全面にスパッタ法で厚さ5nmのNi膜14を形成する。次いで、窒素等の不活性雰囲気で250°Cの温度でアニール処理することにより、図2eに示すように、ゲート電極12の両側でInGaAs層10に接する部分にNi-InGaAs合金15ショットキーソース/ドレインを形成する。このとき、Ni膜14の厚みを5nm、アニールの温度条件を250°Cに設定することにより、厚さ9nmのNi-InGaAs合金15が得られたこれ以降は、反応しなかったNi膜14を塩酸等のウェットエッチングで除去することにより、前記図1に示す構造が完成する。このように本実施形態によれば、ソース/ドレインとなるNi-InGaAs合金15を9nmと極めて薄く形成しているので、短チャネル効果を抑制することができ、InGaAs-MOSFETの高性能化低消費電力をはかることができる。先にも説明したように、非特許文献1の方法では、NiとInGaAsの高い反応性のために、250°C以下という低い熱処理条件でNi-InGaAs層を形成しても、~50nm程度の合金層が形成されてしまう。このような膜厚の合金層をゲート長50nm程度以下のメタルS/Dを有するMOSFETに適用した場合、短チャネル効果が顕著となりオフリーク電流が増大する。現時点のSi-LSI先端プロセスで作製されているゲート長50nmのトランジスタと同等かそれ以上に微細化されたメタルS/Dトランジスタの短チャネル効果を抑制するためには、合金層の膜厚を10nm以下に抑える必要がある。合金層の膜厚を10nm以下に抑えるために、本発明者らは種々の実験を行った。前記図2deに示す工程において、アニールの温度条件を変え、Ni膜の膜厚に対するNi-InGaAs合金の膜厚を測定した結果を、図3に示す。さらに、アニール温度に対するシート抵抗の変化を測定した結果を、図4に示す。このとき、InGaAs層のIn組成は53In053Ga047Asとした。なお、In組成が50±20においても同様の結果が得られた。図3から分かるように、膜厚10nm以下のNi-InGaAs合金を形成するには、Ni堆積量とアニール温度を制御する必要がある。具体的には、Ni堆積量を5.5nm以下、アニール温度を250°C以下とする必要がある。なお、アニール温度は低くても良いが、あまりに低過ぎるとNiとInGaAsとが反応しなくなる。従って、アニール温度は、NiとInGaAsとが反応する温度以上で250°C以下であればよい。また、Ni堆積量を4nm、熱処理温度を200°Cとした場合、形成されたNi-InGaAs合金は6nmと非常に薄いが、図4に示すように、そのシート抵抗は~25Ω/□と微細メタルS/DのMOSFETにおいても寄生抵抗が問題にならない十分低い値であった。一方、アニール処理を施さないものは、Ni膜厚が7nmであってもシート抵抗は75Ω/□と極めて大きかった。上記の研究結果から、Ni膜14の膜厚を5.5nm以下の例えば5nm、アニール温度を250°C以下の例えば250°Cに設定することにより、Ni-InGaAs合金15の膜厚を10nm以下と薄くすることができる。これにより、短チャンネル効果が抑制され、メタルS/D-InGaAs-MOSFETの低消費電力化をはかることができる。また、メタルS/DのMOSFETは、不純物拡散層がチャネルと隣接する通常のMOSFETへ比べて、ショットキー障壁が十分小さい場合<0.1eVには寄生抵抗が低減されると期待されている。従って、本実施形態のように、メタル層を薄く形成できれば、短チャネル効果耐性の観点でも利点が期待できる。第2の実施形態図5は、第2の実施形態に係わる化合物半導体装置の素子構造を示す断面図である。この実施形態は、pチャネルとnチャネルで材料を変えたCMOSFETである。nMOSFETにInGaAsを用いることは有効であるが、pMOSFETではInGaAsよりもGeを用いる方が更に有効である。そこで、高性能低消費電力CMOSを実現するために、nMOSFETには第1の実施形態と同様にチャネル材料にInGaAsを用い、pMOSFETにはチャネル材料にGeを用いる。図示しない支持基板上に、nMOSFET形成のためのInGaAs層10とpMOSFET形成のためのGe層40とが素子分離絶縁膜50を挟んで配置されている。InGaAs層10上には、第1の実施形態と同様に、ゲート絶縁膜11を介してゲート電極12が形成され、更にゲート側壁絶縁膜13が形成されている。そして、ソース/ドレイン領域はNi-InGaAs合金15となっている。一方、Ge層40上には、第1の実施形態と同様に、ゲート絶縁膜41を介してゲート電極42が形成され、更にゲート側壁絶縁膜43が形成されている。そして、ソース/ドレイン領域はNi-Ge合金45となっている。次に、本実施形態の化合物半導体装置の製造方法を、図6を参照して説明する。まず、図6aに示すように、支持基板図示せず上に、InGaAs層10とGe層40を隣接する位置に形成する。ここで、InGaAs層10とGe層40との間には素子分離用の絶縁膜50を埋め込み形成する。次いで、第1の実施形態と同様に、全面にゲート絶縁膜となるhighk膜を形成し、更にその上にゲート電極となるTaN膜を形成した後に、ゲートパターンに加工する。これにより、図6bに示すように、nMOS領域にゲート絶縁膜11を介してゲート電極12を形成し、pMOS領域にゲート絶縁膜41を介してゲート電極42を形成する。次いで、第1の実施形態と同様に、全面にSiO2等の絶縁膜を堆積した後にエッチバックすることにより、図6cに示すように、nMOS領域にゲート側壁絶縁膜13を形成すると共に、pMOS領域にゲート側壁絶縁膜43を形成する。次いで、第1の実施形態と同様に、図6dに示すように、全面にNi膜14を蒸着法により形成する。このときのNi膜14の厚みは5.5nm以下で、例えば5nmとする。続いて、250°Cの温度でアニール処理することにより、Niを合金化する。具体的には、ゲート電極12の両側でInGaAs層10に接する部分にNi-InGaAs合金15ショットキーソース/ドレインを形成し、ゲート電極42の両側でGe層40に接する部分にNi-Ge合金45ショットキーソース/ドレインを形成する。即ち、nMOS領域では厚さ9nmのNi-InGaAs合金15が形成され、pMOS領域では厚さ10nmのNi-Ge合金45が形成される。これ以降は、合金化されなかったNi膜14を塩酸等でエッチングすることにより、前記図5に示す構造が得られる。このように本実施形態によれば、nMOSFET、pMOSFET共にNi合金をメタルS/D電極に持つInGaAs/GeのCMOSFETを構成することができ、高性能低消費電力CMOSを実現することができる。このCMOS構造では、nMOSFETとpMOSFETのチャネル材料が異なるが、S/D電極形成は同一プロセスで形成できるという利点がある。変形例なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、Ni膜の膜厚を5nm、アニール温度を250°Cにしたが、必ずしもこれに限らず、Ni膜の厚さは5.5nm以下であればよく、アニール温度は250°C以下であればよい。さらに、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜の材料や厚さ等は、仕様に応じて適宜変更可能である。また、実施形態では、Si基板上にバッファ層を介してInGaAs層を形成したが、Si基板上に直接InGaAs層を形成しても良い。さらに、Si基板上にSiO2等の絶縁膜を介してInGaAs層を形成しても良い。また、基板上にInGaAs層を成長形成するのではなく、貼り合わせ技術を用いてInGaAs層を形成することも可能である。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"