半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜と、前記半導体基板上に順に積層された第1導電型の下部主端子層と、中間層と、第2導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備え、前記上部主端子層または前記下部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている、半導体装置。前記ゲート絶縁膜は、前記ゲート電極の側面と上面に形成されており、前記上部主端子層は、前記ゲート電極の側面と上面に、前記ゲート絶縁膜と前記半導体層を介して形成されている、請求項1に記載の半導体装置。前記積層体は、前記ゲート電極の側面に、前記ゲート絶縁膜と前記半導体層を介して形成されている、請求項1に記載の半導体装置。前記中間層は、シリコンよりもバンドギャップの広い材料、または絶縁材料で形成されている、請求項1から3のいずれか1項に記載の半導体装置。前記下部主端子層または前記上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、請求項1から4のいずれか1項に記載の半導体装置。さらに、前記半導体基板の上方から見て、前記ゲート電極と前記積層体を取り囲むよう形成されており、前記ゲート電極と前記積層体に接する複数の内壁面を有する素子分離絶縁膜と、前記ゲート電極上に形成された第1のコンタクトプラグと、前記下部主端子層上と前記上部主端子層上に形成された第2のコンタクトプラグとを備え、前記第1のコンタクトプラグと、前記第2のコンタクトプラグは、前記素子分離絶縁膜の別々の内壁面側に配置されている、請求項1から5のいずれか1項に記載の半導体装置。半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜と、前記半導体基板上に順に形成された第1導電型の第1の下部主端子層と、第1の中間層と、第2導電型の第1の上部主端子層と、前記第1導電型の第2の下部主端子層と、第2の中間層と、前記第2導電型の第2の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体と、を備える半導体装置。前記積層体は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている、請求項7に記載の半導体装置。前記第1および第2の中間層は、シリコンよりもバンドギャップの広い材料、または絶縁材料で形成されている、請求項7または8に記載の半導体装置。前記第1の下部主端子層または前記第1の上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、請求項7から9のいずれか1項に記載の半導体装置。前記第2の下部主端子層または前記第2の上部主端子層は、シリコンよりもバンドギャップの狭い材料で形成されている、請求項7から10のいずれか1項に記載の半導体装置。前記第2の下部主端子層は、前記第1の上部主端子層上に、絶縁膜を介して積層されている、請求項7から11のいずれか1項に記載の半導体装置。半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜と、前記半導体基板上に順に形成された第1導電型の第1の下部主端子層と、第1の中間層と、第2導電型の第1の上部主端子層と、絶縁膜と、前記第2導電型の第2の下部主端子層と、第2の中間層と、前記第1導電型の第2の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体と、を備える半導体装置。トンネル型FETのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させることが可能な半導体装置を提供する。一の実施形態による半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第1導電型の下部主端子層と、中間層と、第2導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す断面図である。図1には、Trで示すトンネル型FETが示されている。図1の半導体装置は、トンネル型FETの構成要素として、半導体基板101と、下地絶縁膜102と、ゲート電極103と、ゲート絶縁膜104などを備えている。半導体基板101は、例えばp型シリコン基板である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。下地絶縁膜102は、半導体基板101上に形成されている。また、ゲート電極103は、半導体基板101上に下地絶縁膜102を介して形成されている。また、ゲート絶縁膜104は、ゲート電極103の側面と上面に形成されている。下地絶縁膜102、ゲート電極103、ゲート絶縁膜104はそれぞれ、例えばシリコン酸化膜、ポリシリコン電極、シリコン酸化膜である。図1の半導体装置はさらに、半導体基板101上にドレイン層111、中間層112、ソース層113が順に積層された積層体を備える。この積層体は、図1に示すように、ゲート電極103の側面と上面にゲート絶縁膜104を介して形成されている。ドレイン層111、ソース層113はそれぞれ、下部主端子層、上部主端子層の例である。本実施形態では、ドレイン層111、中間層112、ソース層113はそれぞれ、n型層、iintrinsic型層、p型層である。n型、p型はそれぞれ、第1導電型、第2導電型の例である。なお、中間層112は、i型層に代えてn型層としてもよい。図1の半導体装置はさらに、n型層である半導体層114を備えている。本実施形態では、ソース層113が、ゲート絶縁膜104と半導体層114を介して、ゲート電極103の側面と上面に形成されている。半導体層114は、上述のn型シャロー領域と同様の機能を有する。なお、半導体層114は、n型層に代えてi型層としてもよい。なお、本実施形態では、ドレイン層111、中間層112、およびソース層113は、ゲート電極103の上面とX方向の側面に形成されている。また、図1に示す素子分離絶縁膜121は、ゲート電極103やこれらの層111~113のX方向、Y方向の側面を取り囲んでいる。素子分離絶縁膜121は、例えばシリコン酸化膜である。1トンネル型FETの詳細以上のように、図1のトンネル型FETは、ドレイン層111とソース層113が縦に積層された縦型FETとなっている。以下、このトンネル型FETの構造や動作について詳細に説明する。本実施形態では、ドレイン層111、ソース層113はそれぞれ、n型層、p型層であり、図1のトンネル型FETはn型FETとなっている。また、中間層112はi型層であり、ドレイン層111、中間層112、ソース層113は、PIN型ダイオードを構成している。ゲート電極103に所定の正電圧を印可すると、半導体層114内に生じる反転層とソース層113との間でトンネル電流が流れて、オン電流が得られる。このトンネル電流は主に、ゲート電極103の側面とソース層113の側面との間の領域を流れる。よって、本実施形態では、ゲート電極103の高さを高くしてこの領域を広げることで、トンネル型FETの基板占有面積を増やさずにオン電流を増やすことができる。また、ゲート電極103に電圧を印可しないときには、トンネル電流として、上記のPIN型ダイオードで決まるオフ電流しか流れない。よって、本実施形態では、基板占有面積を増やさなければ、オフ電流を増やさずにすむ。さらには、中間層112を厚くすることで、基板占有面積を増やさずにオフ電流を低減することもできる。よって、本実施形態によれば、トンネル型FETのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることができる。なお、本実施形態では、ドレイン層111とソース層113をそれぞれn型層とp型層に置き換えることで、トンネル型FETをp型FETとしてもよい。この場合には、中間層112は、i型層またはp型層とし、半導体層114は、p型層またはi型層とする。また、本実施形態では、ドレイン層111、中間層112、ソース層113、半導体層114は、いずれもシリコン層であるが、シリコン層以外の半導体層としてもよい。例えば、ソース層113は、SiGeシリコンゲルマニウム層や、InAsインジウムヒ素層としてもよい。2第1実施形態の変形例次に、図2、図3を参照し、第1実施形態の変形例の半導体装置について説明する。図2、図3は、第1実施形態の変形例の半導体装置の構造を示す断面図である。図2では、ドレイン層111、中間層112、ソース層113が、ゲート電極103の上面とX方向の片方の側面に形成されている。本実施形態では、図1の構造の代わりに、図2の構造を採用してもよい。ただし、図1の構造には、図2の構造に比べ、トンネル型FETのトンネル電流が流れる領域が約2倍になるという利点がある。図3では、ゲート電極103が、半導体基板101の上方から見て、筒状の平面形状を有している。そして、ドレイン層111、中間層112、ソース層113が順に積層された積層体が、この筒内に埋め込まれている。その結果、この積層体は、ゲート絶縁膜104を介してゲート電極103の側面と上面に形成されている。本実施形態では、図1の構造の代わりに、図3の構造を採用してもよい。ただし、図1の構造には、図3の構造に比べ、トンネル電流が流れやすい、ゲート電極103を作製しやすいという利点がある。3第1実施形態の半導体装置の製造方法次に、図4、図5を参照し、第1実施形態の半導体装置の製造方法について説明する。図4、図5は、第1実施形態の半導体装置の製造方法を示す断面図である。まず、図4に示すように、半導体基板101上に、下地絶縁膜102となる絶縁材と、ゲート電極103となる電極材と、ゲート絶縁膜104の一部となる絶縁材104Aを順に堆積する。ただし、下地絶縁膜102となる絶縁材は、堆積処理に代えて熱酸化で形成してもよい。また、本実施形態では、絶縁材104Aをシリコン窒化膜とする。次に、図4に示すように、リソグラフィとRIEReactiveIonEtchingにより、これらの堆積材をエッチングして、下地絶縁膜102と、ゲート電極103と、ゲート絶縁膜104の一部を形成する。次に、半導体基板101上の全面に、ゲート絶縁膜104の一部となる絶縁材104Bを堆積する図4。本実施形態では、絶縁材104Bを、シリコン酸化膜とする。次に、RIEにより、半導体基板101の表面から絶縁材104Bを除去し、半導体基板101の表面を露出させる図4。この際、ゲート電極103の上面の絶縁材104Aは除去されないため、ゲート電極103の上面は絶縁材104Aで覆われたままとなる。こうして、図4に示すように、ゲート電極103の側面と上面に、ゲート絶縁膜104が形成される。次に、図5に示すように、選択エピタキシャル成長により、半導体基板101上におけるゲート電極103の側面に、n型層であるドレイン層111と、i型層である中間層112を順に形成する。次に、半導体基板101上の全面に、半導体層114となるn型アモルファスSi層を堆積する図5。次に、SPESolidPhaseEpitaxyにより、n型アモルファスSi層を結晶化する。次に、RIEにより、中間層112の上面からこのn型層を除去し、中間層112の上面を露出させる図5。こうして、図5に示すように、ゲート電極103の側面と上面に、ゲート絶縁膜104を介して半導体層114が形成される。次に、図5に示すように、半導体基板101上の全面に、p型層であるソース層113を堆積する。ソース層113は、単結晶Si層でも多結晶Si層でもよい。また、ソース層113は、半導体層114と同様に、p型アモルファスSi層を結晶化することで形成してもよい。ただし、p型層であるソース層113と、n型層である半導体層114との間の不純物濃度勾配は、急峻であることが望ましい。次に、RIEにより、ソース層113、中間層112、ドレイン層111、および半導体基板101内に、素子分離絶縁膜121用の素子分離溝を形成する図5。次に、素子分離溝内に絶縁材を埋め込み、CMPChemicalMechanicalPolishingにより、この絶縁材の表面を平坦化する図5。その結果、図5に示すように、素子分離絶縁膜121が形成される。その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図1の半導体装置が製造される。4第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態のトンネル型FETは、n型のドレイン層111と、i型またはn型の中間層112と、p型のソース層113が順に積層された積層体を備えており、この積層体が、ゲート電極103の側面にゲート絶縁膜104を介して形成されている。よって、本実施形態では、ゲート電極103の高さを高くすることで、トンネル型FETの基板占有面積を増やさずにオン電流を増やすことができる。また、本実施形態では、中間層112を厚くすることで、基板占有面積を増やさずにオフ電流を低減することができる。また、本実施形態では、上述の通り、基板占有面積を増やさなければ、オフ電流を増やさずにすむ。よって、本実施形態によれば、トンネル型FETのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることが可能となる。以下、第1実施形態の変形例である第2から第8実施形態について説明する。第2から第8実施形態については、第1実施形態との相違点を中心に説明する。第2実施形態図6は、第2実施形態の半導体装置の構造を示す断面図である。図6は、半導体装置をZ方向に垂直な断面で切断した断面図である。また、図6、図6はそれぞれ、図6に示すI-I’線、J-J’線に沿った断面図である。本実施形態の半導体装置は、図1に示す構成要素に加え、ソース層113および素子分離絶縁膜121上に形成された層間絶縁膜122と、ゲート電極103用のコンタクトプラグ201と、ドレイン層111用のコンタクトプラグ202と、ソース層113用のコンタクトプラグ203と、絶縁膜211を備えている。コンタクトプラグ201~203は、図6に示すように、側面が絶縁膜211で覆われており、底面がそれぞれゲート電極103上、ドレイン層111上、ソース層113上に位置している。よって、これらのコンタクトプラグ201~203はそれぞれ、ゲート電極103、ドレイン層111、ソース層113と電気的に接続されている。コンタクトプラグ201~203は、例えば以下の方法で形成可能である。まず、図5に示す工程の後、半導体基板101上の全面に、層間絶縁膜122を形成する。次に、RIEにより、コンタクトプラグ201、203用のコンタクトホールを形成する。次に、RIEにより、コンタクトプラグ202用のコンタクトホールを形成する。これらのコンタクトホールを2回のRIE処理で形成する理由は、前者のコンタクトホールと後者のコンタクトホールの深さが異なることによるものである。次に、これらのコンタクトホールの側面および底面に、絶縁膜211を堆積する。絶縁膜211は、例えばシリコン酸化膜である。次に、エッチングにより、コンタクトホールの底面から絶縁膜211を除去する。次に、コンタクトホール内に配線材を埋め込む。こうして、コンタクトプラグ201~203が形成される。1第2実施形態の変形例次に、図7を参照し、第2実施形態の変形例の半導体装置について説明する。図7は、第2実施形態の変形例の半導体装置の構造を示す断面図である。図6の半導体装置が、図1の半導体装置と同様の構造を有するのに対し、図7の半導体装置は、図3の半導体装置と同様の構造を有している。図7では、ゲート電極103、ドレイン層111、ソース層113の配置が、図6とは異なっている。よって、図7では、図6とは異なるコンタクトプラグ201~203の配置が採用されている。2第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、側面が絶縁膜211で覆われたコンタクトプラグ201~203を、それぞれゲート電極103上、ドレイン層111上、ソース層113上に形成する。よって、本実施形態によれば、コンタクトプラグ201~203を、他の層とショートすることなく、それぞれゲート電極103、ドレイン層111、ソース層113と電気的に接続することが可能となる。第3実施形態図8は、第3実施形態の半導体装置の構造を示す断面図である。本実施形態では、中間層112が、シリコンよりもバンドギャップの広い材料で形成されている。中間層112をこのような材料で形成することには、半導体装置の寸法を変えずにオフ電流を低減できるという利点がある。このような材料の例としては、SiC炭化シリコンが挙げられる。SiC層には、シリコン基板上にエピタキシャル成長させるのが容易という利点がある。また、本実施形態では、ソース層113が、シリコンよりもバンドギャップの狭い材料で形成されている。ソース層113をこのような材料で形成することには、半導体装置の寸法を変えずにオン電流を増大させることができるという利点がある。このような材料の例としては、SiGe、Ge、InAs、InGaAsなどが挙げられる。なお、オン電流は、ソース層113と半導体層114との間で制御でき、オフ電流は、ドレイン層111と中間層112との間で制御できる。よって、本実施形態では、中間層112とソース層113をそれぞれ上記の材料で形成することで、オン電流の増大とオフ電流の低減を同時に実現することができる。第4実施形態図9は、第4実施形態の半導体装置の構造を示す断面図である。図9、図9は、半導体装置をZ方向に垂直な断面水平断面で切断した断面図である。図9に示す構造は、図6に示す構造の変形例である。図9では、ゲート電極103が、三角形状の平面形状を有し、その一辺が素子分離絶縁膜121の内壁面S1に接している。一方、ソース層113は、素子分離絶縁膜121の内壁面S2~S4に接している。図9に示す構造では、図6に示す構造に比べ、ゲート電極103の水平断面における内接円の半径が大きくなる。同様に、図9に示す構造では、図6に示す構造に比べ、ソース層113の水平断面における内接円の半径や、ドレイン層111の水平断面における内接円の半径も大きくなる。その結果、本実施形態によれば、コンタクトプラグ201~203の合わせズレのマージンが大きくなる。また、本実施形態によれば、半導体装置の水平断面におけるゲート電極103とソース層113との境界線の長さが長くなる。よって、本実施形態によれば、より大きなオン電流を得ることができる。なお、図9において、ゲート電極103は、その多くの部分が内壁面S1付近に位置している。一方、ソース層113は、その多くの部分が内壁面S2付近に位置しており、これは、ドレイン層111も同様である。よって、図9では、コンタクトプラグ201は、内壁面S1側に配置され、コンタクトプラグ202、203は、内壁面S2側に配置されている。コンタクトプラグ201は、第1のコンタクトプラグの例であり、コンタクトプラグ202、203は、第2のコンタクトプラグの例である。また、本実施形態では、図9に示す構造の代わりに、図9に示す構造を採用してもよい。図9、図9ではいずれも、ゲート電極103の平面形状が、コンタクトプラグ201付近で太くなっており、コンタクトプラグ201の合わせズレのマージンが大きくなっている。以上のように、本実施形態によれば、コンタクトプラグ201~203の合わせズレのマージンを増加させることが可能となる。第5実施形態図10は、第5実施形態の半導体装置の構造を示す断面図である。図10の半導体装置は、半導体基板101と、ゲート絶縁膜221と、ゲート電極222とを備えている。ゲート絶縁膜221は、図1の下地絶縁膜102とゲート絶縁膜104を合わせたような形状を有しており、ゲート電極222の側面と底面に形成されている。また、図10の半導体装置は、図1の半導体装置と同様に、ドレイン層111、中間層112、ソース層113が順に積層された積層体と、半導体層114を備えている。ただし、図10では、積層体全体が、ゲート絶縁膜221と半導体層114を介して、ゲート電極222の側面に形成されている。よって、図10では、半導体層114が、ソース層113の側面だけでなく、ドレイン層111や中間層112の側面にも形成されている。この結果、p型層113の電位をn型層111の電位よりも高くした状態で、ゲート電圧を一定の電圧以上にすると、p型層113とi型層114との間でトンネル電流が流れ、図10のトンネル型FETは、p型層113をソースとするnFETとして動作する。逆に、ゲート電圧を一定の電圧以下にすると、n型層111とi型層114との間でトンネル電流が流れ、図10のトンネル型FETは、n型層111をソースとするpFETとして動作する。よって、本実施形態によれば、nFETとpFETを使ったCMOS回路を組むことができる。なお、上記のトンネル型FETをpFETとしてのみ動作させる場合には、図10に示す構造に代えて、図10に示す構造を採用してもよい。図10では、ゲート絶縁膜221が、ゲート電極222の上面にも形成されており、ゲート電極222の上面の高さが、中間層113の上面と同程度の高さとなっている。図10では、ソース層113の側面にゲート電極222がないため、トンネル型FETは、ゲート電極222によりソース層113と半導体層114との間のトンネル電流を制御するnFETとしては動作はしない。図11は、第5実施形態の半導体装置の製造方法を示す断面図である。まず、図11に示すように、半導体基板101上に、ドレイン層111と、中間層112と、ソース層113を順に堆積する。次に、リソグラフィとRIEにより、ソース層113、中間層112、およびドレイン層111内に、ゲート電極222用の穴を形成する図11。次に、半導体基板101上の全面に、半導体層114となるi型アモルファスSi層と、ゲート絶縁膜221となる絶縁材を順に形成する図11。次に、SPEにより、i型アモルファスSi層を結晶化する。次に、半導体基板101上の全面に、ゲート電極222となる電極材を形成する図11。なお、電極材の膜厚は、上記の穴が埋まる厚さに設定する。次に、図11に示すように、CMPにより、この電極材の表面を平坦化する。その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図10の半導体装置が製造される。以上のように、本実施形態のトンネル型FETは、第1実施形態と同様に、n型のドレイン層111と、i型またはn型の中間層112と、p型のソース層113が順に積層された積層体を備えており、この積層体が、ゲート電極222の側面にゲート絶縁膜221を介して形成されている。よって、本実施形態によれば、第1実施形態と同様に、トンネル型FETのオン電流とオフ電流との比や、単位基板面積あたりのオン電流を増大させることが可能となる。なお、本実施形態では、ドレイン層111上にソース層113が積層されているが、代わりに、ソース層113上にドレイン層111を積層してもよい。第6実施形態図12は、第6実施形態の半導体装置の構造を示す断面図である。図12は、半導体装置をZ方向に垂直な断面で切断した断面図である。また、図12、図12はそれぞれ、図12に示すI-I’線、J-J’線に沿った断面図である。図12の半導体装置は、半導体基板101と、ゲート絶縁膜221と、ゲート電極222を備えている。図10の半導体装置と同様である。図12の半導体装置はさらに、半導体基板101上に第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、第2ドレイン層111Bが順に積層された積層体を備えている。この積層体は、図12に示すように、ゲート電極222の側面にゲート絶縁膜221を介して形成されている。本実施形態では、第1ドレイン層111A、第1中間層112A、第1ソース層113Aはそれぞれ、n型層、i型層、p型層である。同様に、第2ソース層113B、第2中間層112B、第2ドレイン層111Bはそれぞれ、n型層、i型層、p型層である。なお、第1中間層112Aは、i型層に代えてn型層としてもよい。また、第2中間層112Bは、i型層に代えてp型層としてもよい。なお、第1ドレイン層111A、第1ソース層113A、第2ソース層113B、第2ドレイン層111Bはそれぞれ、第1の下部主端子層、第1の上部主端子層、第2の下部主端子層、第2の上部主端子層の例である。図12の半導体装置はさらに、i型層である半導体層114を備えている。本実施形態では、上記の積層体全体が、ゲート絶縁膜221と半導体層114を介して、ゲート電極222の側面に形成されている。よって、本実施形態では、半導体層114が、第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、および第2ドレイン層111Bの側面に形成されている。図12の半導体装置はさらに、素子分離絶縁膜121と、層間絶縁膜122と、コンタクトプラグ301~304と、絶縁膜311を備えている。コンタクトプラグ301~304は、図12に示すように、側面が絶縁膜311で覆われており、底面がそれぞれゲート電極222上、第1ドレイン層111A上、第2ドレイン層111B上、第1ソース層113A上に位置している。よって、これらのコンタクトプラグ301~304はそれぞれ、ゲート電極222、第1ドレイン層111A、第2ドレイン層111B、第1ソース層113Aと電気的に接続されている。なお、本実施形態では、第1ソース層113Aと第2ソース層113Bは、同一のシリサイド領域を介して配線層と電気的に接続されており、同一電位となっている。なお、本実施形態では、主端子層111A、113A、113B、111Bを、それぞれp型層、n型層、p型層、n型層としてもよい。1トンネル型FETの詳細図12では、第1ドレイン層111Aと、第1中間層112Aと、第1ソース層113Aと、半導体層114と、ゲート絶縁膜221と、ゲート電極222により、n型のトンネル型FETn型tFETが構成されている。さらには、第2ソース層113Bと、第2中間層112Bと、第2ドレイン層111Bと、半導体層114と、ゲート絶縁膜221と、ゲート電極222により、p型のトンネル型FETp型tFETが構成されている。以下、これらのtFETの構造や動作について詳細に説明する。図12では、n型tFETとp型tFETが縦に積層されており、これらのtFETが同じゲート電極222を共有している。また、上述の通り、第1ソース層113Aと第2ソース層113Bは、同一電位となっている。よって、第1ドレイン層111A、第2ドレイン層111B、ゲート電極222にそれぞれ、接地電位、電源電圧、接地電位を供給すると、第1、第2ソース層113A、113Bの電位は、電源電圧となる。一方、第1ドレイン層111A、第2ドレイン層111B、ゲート電極222にそれぞれ、接地電位、電源電圧、閾値電圧以上の正電圧を供給すると、第1、第2ソース層113A、113Bの電位は、接地電位となる。このように、図12のn型tFETとp型tFETは、CMOSのインバータ回路NOTゲートを構成している。なお、インバータ回路動作用にn型tFETとp型tFETのオン電流を等しくするには、第1ソース層113Aの高さと第2ソース層113Bの高さを調整すればよい。以上のように、本実施形態では、半導体基板101上にn型tFETとp型tFETを縦に積層することで、CMOS回路を作製している。しかしながら、この方法とは別に、CMOS回路は、半導体基板101上の別々の領域にn型tFETとp型tFETを形成することでも作製可能である。以下、前者を積層CMOS、後者を非積層CMOSと呼び、これらのCMOS回路を比較する。非積層CMOSには、次のような欠点がある。第1に、n型tFETとp型tFETを別々の領域に作り分けるため、リソグラフィ工程などの製造工程が増え、製造プロセスが複雑になる。第2に、選択エピタキシャル成長などの堆積工程を、このような細分化された領域に対して行うため、堆積膜の均一性を確保することが難しい。一方、積層CMOSには、次のような利点がある。第1に、n型tFETとp型tFETを別々の領域に作り分ける必要がないため、リソグラフィ工程などの製造工程が少なくてすむ。第2に、選択エピタキシャル成長などの堆積工程が広い領域に対して行われるため、堆積プロセスの制御性がよい。よって、積層CMOSは、非積層CMOSに比べ、低コストで製造することができる。また、積層CMOSでは、n型tFETとp型tFETを縦に積層しているため、非積層CMOSに比べ、約半分の基板占有面積で作製することができる。このように、本実施形態によれば、CMOS回路の製造コストの削減や基板占有面積の縮小が可能となる。なお、本実施形態では、n型tFET上にp型tFETを積層し、第1ドレイン層111Aに接地電位、第2ドレイン層111Bに電源電圧を供給しているが、代わりに、p型tFET上にn型tFETを積層してもよい。この場合、主端子層111A、113A、113B、111Bはそれぞれ、p型層、n型層、p型層、n型層とし、主端子層111Aに電源電圧、主端子層111Bに接地電位を供給する。2第6実施形態の変形例次に、図13、図14を参照し、第6実施形態の変形例について説明する。図13、図14は、第6実施形態の変形例の半導体装置の構造を示す断面図である。図13では、第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、および第2ドレイン層111Bが、ゲート電極222のX方向の片方の側面に形成されている。本実施形態では、図12の構造の代わりに、図13の構造を採用してもよい。ただし、図12の構造には、図13の構造に比べ、トンネル型FETのトンネル電流が流れる領域が約2倍になるという利点がある。図14では、ゲート電極222が、半導体基板101の上方から見て、筒状の平面形状を有している。そして、第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、第2ドレイン層111Bが順に積層された積層体が、この筒内に埋め込まれている。その結果、この積層体は、ゲート絶縁膜221を介してゲート電極222の側面に形成されている。本実施形態では、図12の構造の代わりに、図14の構造を採用してもよい。ただし、図12の構造には、図14の構造に比べ、トンネル電流が流れやすい、ゲート電極222を作製しやすいという利点がある。3第6実施形態の半導体装置の製造方法次に、図15、図16を参照し、第6実施形態の半導体装置の製造方法を説明する。図15、図16は、第5実施形態の半導体装置の製造方法を示す断面図である。まず、図15に示すように、エピタキシャル成長により、半導体基板101上に、第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、および第2ドレイン層111Bを順に堆積する。次に、リソグラフィとRIEにより、第2ドレイン層111B、第2中間層112B、第2ソース層113B、第1ソース層113A、第1中間層112A、および第1ドレイン層111A内に、ゲート電極222用の穴を形成する図15。次に、半導体基板101上の全面に、半導体層114となるi型アモルファスSi層と、ゲート絶縁膜221の一部となる絶縁材221Aを順に形成する図15。次に、SPEにより、i型アモルファスSi層を結晶化する。次に、半導体基板101上の全面に、ゲート電極222となる電極材を形成する図15。なお、電極材の膜厚は、上記の穴が埋まる厚さに設定する。次に、この電極材を、第2ドレイン層111Bの下面の深さまでエッチングする図16。次に、電極材がリセスされた領域に、ゲート絶縁膜221の一部となる絶縁材221Bを埋め戻す図16。次に、半導体基板101上の全面に、層間絶縁膜122を堆積する図16。次に、RIEにより、第2ドレイン層111B、第2中間層112B、第2ソース層113B、第1ソース層113A、第1中間層112A、第1ドレイン層111A、および半導体基板101内に、素子分離絶縁膜121用の素子分離溝を形成する図16。次に、素子分離溝内に絶縁材を埋め戻し、この絶縁材の表面をCMPにより平坦化する図16。その結果、図16に示すように、素子分離絶縁膜121が形成される。その後、本実施形態では、コンタクトプラグ301~304を、コンタクトプラグ201~203と同様の方法により形成する。さらには、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、図12の半導体装置が製造される。4第6実施形態の効果最後に、第6実施形態の効果について説明する。以上のように、本実施形態では、半導体基板101上にn型tFETとp型tFETを縦に積層することで、CMOS回路を作製する。よって、本実施形態では、n型tFETとp型tFETを別々の領域に作り分ける必要がないため、リソグラフィ工程などの製造工程が少なくてすむ。また、本実施形態では、選択エピタキシャル成長などの堆積工程が広い領域に対して行われるため、堆積プロセスの制御性がよくなる。よって、本実施形態によれば、CMOS回路を低コストで製造することができる。また、本実施形態では、n型tFETとp型tFETを縦に積層しているため、CMOS回路を小さい基板占有面積で作製することができる。このように、本実施形態によれば、CMOS回路の製造コストの削減や基板占有面積の縮小が可能となる。第7実施形態図17は、第7実施形態の半導体装置の構造を示す断面図である。本実施形態では、第1、第2中間層112A、112Bが、シリコンよりもバンドギャップの広い材料で形成されている。第1、第2中間層112A、112Bをこのような材料で形成することには、半導体装置の寸法を変えずにオフ電流を低減し、消費電力を低減できるという利点がある。このような材料の例としては、SiCが挙げられる。SiC層には、シリコン基板上にエピタキシャル成長させるのが容易という利点がある。さらに、SiC層には、n型層やp型層に対するエッチング選択比を取りやすく、コンタクトホールを形成しやすいという利点がある。なお、本実施形態では、半導体層114が、第1ドレイン層111A、第1中間層112A、第1ソース層113A、第2ソース層113B、第2中間層112B、および第2ドレイン層111Bの側面に形成されているため、第1、第2中間層112A、112Bを、絶縁材料で形成してもよい。これにより、上記の場合と同様に、半導体装置の寸法を変えずにオフ電流を低減し、消費電力を低減することができる。また、絶縁材料は、n型層やp型層に対するエッチング選択比を取りやすく、コンタクトホールを形成しやすいという利点もある。また、本実施形態では、第1、第2ソース層113A、113Bが、シリコンよりもバンドギャップの狭い材料で形成されている。第1、第2ソース層113A、113Bをこのような材料で形成することには、半導体装置の寸法を変えずにオン電流を増加させ、CMOS回路の動作速度を高めることができるという利点がある。このような材料の例としては、SiGe、Ge、InAs、InGaAsなどが挙げられる。なお、オン電流は、第1、第2ソース層113A、113Bと半導体層114との間で制御でき、オフ電流は、第1ドレイン層111Aと第1中間層112Aとの間と、第2ドレイン層111Bと第2中間層112Bとの間で制御できる。よって、本実施形態では、第1、第2中間層112A、112Bと第1、第2ソース層113A、113Bをそれぞれ上記の材料で形成することで、オン電流の増大とオフ電流の低減を同時に実現することができる。第8実施形態図18は、第8実施形態の半導体装置の構造を示す断面図である。図18では、第2ソース層113Bが、第1ソース層113A上に、絶縁膜321を介して積層されている。絶縁膜321は例えば、第1ソース層113Aの堆積工程と第2ソース層113Bの堆積工程との間に、絶縁膜321用の絶縁材料をエピタキシャル成長させることで形成可能である。また、本実施形態では、半導体層114を、選択エピタキシャル成長により形成する。そのため、半導体層114は、図18に示すように、n型tFETとp型tFETの側面には形成されるが、絶縁膜321の側面には形成されない。その後、絶縁膜321の側面には、ゲート絶縁膜221が形成される。よって、第1ソース層113Aと第2ソース層113Bは、図18に示すように、絶縁膜321とゲート絶縁膜221により分断されており、独立な電位をとることができる。よって、本実施形態では、n型tFETとp型tFETを独立したtFETとして動作させることができる。そのため、図18の半導体装置は、コンタクトプラグ304とは別に、コンタクトプラグ305を備えている。コンタクトプラグ304が、絶縁膜321を貫通し、第1ソース層113A上に配置されているのに対し、コンタクトプラグ305は、第2ソース層113B上に配置されている。なお、絶縁膜321は例えば、Siと格子定数の近い絶縁材料で形成する。これには、第1ソース層113A上に絶縁膜321を分子線エピタキシーなどでエピタキシャル成長させやすく、さらに絶縁膜321上に第2ソース層113Bをエピタキシャル成長させやすいという利点がある。このような絶縁材料の例としては、SrTiO3やCeO2などが挙げられる。また、本実施形態では、第1、第2中間層112A、112Bや、第1、第2ソース層113A、113Bを、第7実施形態で説明した材料で形成してもよい。また、本実施形態では、主端子層111A、113A、113B、111Bを、それぞれn型層、p型層、n型層、p型層としてもよい。また、本実施形態では、主端子層111A、113A、113B、111Bをそれぞれ、p型層、n型層、n型層、p型層としてもよいし、n型層、p型層、p型層、n型層としてもよい。1第6実施形態と第8実施形態の比較次に、図19~図22を参照し、第6実施形態と第8実施形態を比較する。図19、図20はそれぞれ、第6実施形態におけるNANDゲート、NORゲートの構成例を示す回路図である。図21、図22はそれぞれ、第8実施形態におけるNANDゲート、NORゲートの構成例を示す回路図である。図19~図22に示す積層ペアA~Cは、縦に積層されたn型tFETとp型tFETのペアを示す。また、Tr1~Tr6は、これらの積層ペアA~Cを構成するtFETを示す。また、これらのtFET同士を結ぶ直線は、配線を示す。図19~図22にはさらに、電源線Vddと、接地線GNDと、NANDゲートやNORゲートの入力端子A、入力端子B、出力端子が示されている。第6実施形態では、上述の通り、各積層ペアの第1ソース層113Aと第2ソース層113Bが、同一電位となっている。これに対し、第8実施形態では、各積層ペアの第1ソース層113Aと第2ソース層113Bが、独立な電位をとることができる。よって、第6実施形態では、NANDゲートやNORゲートを形成するのに、3つの積層ペアが必要となる図19、図20。これに対し、第8実施形態では、NANDゲートやNORゲートを、2つの積層ペアで形成することができる図21、図22。このように、第8実施形態によれば、第6実施形態に比べ、同一回路をより小さな基板占有面積で形成することができる。一方、第6実施形態には、絶縁膜321の形成工程が不要という利点がある。2第8実施形態の効果最後に、第8実施形態の効果について説明する。以上のように、本実施形態では、n型tFETとp型tFETが、絶縁膜321を介して縦に積層されている。よって、本実施形態によれば、第6実施形態に比べ、同一回路をより小さな基板占有面積で形成することが可能となる。なお、第6から第8実施形態では、2つのtFETを縦に積層しているが、3つ以上のtFETを縦に積層してもよい。以上、第1から第8実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。