半導体基板の上方にゲート電極を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第1不純物を導入してエクステンション領域を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第2不純物を導入してポケット領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、前記凹部内に第3不純物を含む半導体層を形成する工程と、第1の熱処理により、前記第3不純物を活性化し、前記ゲート電極の両側方にソース/ドレイン領域を形成する工程と、前記半導体層内に、炭素を有する第4不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、第2の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、を有する半導体装置の製造方法。前記第4不純物は、モノマー炭素、クラスター炭素のいずれかである請求項1に記載の半導体増装置の製造方法。前記モノマー炭素のイオン注入の前又は後に、ゲルマニウムを前記半導体層にイオン注入する工程を有する請求項2に記載の半導体装置の製造方法。前記第4不純物は、室温以下に温度設定された前記半導体基板内にイオン注入される請求項2又は請求項3に記載の半導体装置の製造方法。前記ソース/ドレイン領域の内側端は、前記歪発生領域の内側端よりもゲート電極に近いことを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。ところで、MOSトランジスタのソース/ドレイン領域のエクステンション領域を貫通させてシリコン基板にクラスターカーボンを注入すると、格子位置に存在する炭素量を制御しにくくなる。特に、炭素、フッ素等の不純物を有するポケット領域がエクステンション領域の下に形成されている場合には、シリコン基板内の炭素結合をさらに制御しにくくなる。本発明の目的は、チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供することにある。1つの観点によれば、半導体基板の上方にゲート電極を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第1不純物を導入してエクステンション領域を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第2不純物を導入してポケット領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、前記凹部内に第3不純物を含む半導体層を形成する工程と、第1の熱処理により、前記第3不純物を活性化し、前記ゲート電極の両側方にソース/ドレイン領域を形成する工程と、前記半導体層内に、炭素を有する第4不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、第2の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、を有する半導体装置の製造方法が提供される。発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。ゲート電極及びサイドウォールをマスクにしてエクステンション領域及びポケット領域をエッチングしてエクステンション領域及びポケット領域より深い凹部1s、1dを形成する。その後に、凹部内に不純物含有の半導体層を埋め込み、さらに炭素イオン注入により半導体層をアモルファス化している。このため、その後の熱処理により、エクステンション領域内の不純物による影響を受けずに、半導体層結晶内の格子位置に存在する炭素をより多くすることができる。これにより、結晶欠陥を低減して、トランジスタ特性を向上することができる。以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。第1の実施の形態図1~図4は、本発明の第1実施形態に係る半導体装置の形成方法を例示する断面図である。次に、図1aに示す構造を形成するまでの工程について説明する。まず、半導体基板であるシリコン基板1の活性領域の周囲に素子分離層2としてシャロートレンチアイソレーションSTIを形成する。なお、半導体基板としてSOI基板を採用してもよい。STIは、活性領域を覆う平面形状のシリコン酸化膜、シリコン窒化膜の二層構造のマスクを形成した後に、マスクに覆われない領域のシリコン基板1をエッチングして溝を形成し、さらに溝内にシリコン酸化膜を埋め込むことにより形成される。マスク上のシリコン酸化膜は化学機械研磨CMPにより除去される。マスク上のシリコン酸化膜は化学機械研磨CMP法により除去され、その後にマスクを除去する。なお、素子分離層2は、LOCOS法により形成してもよい。続いて、素子分離層2から露出した活性領域にホウ素イオンを注入し、これによりn型MOSトランジスタ用の活性領域にPウェル3を形成する。さらに、シリコン基板1の上に、ゲート絶縁膜4としてシリコン酸化膜をCVD法により形成した後に、ゲート絶縁膜3上にポリシリコン膜5a、保護絶縁膜6をCVD法により順に形成する。保護絶縁膜6として例えばシリコン窒化膜を形成する。なお、特に図示しないが、シリコン基板1のうちp型MOSトランジスタ用の活性領域にはNウェルが形成される。その後に、ゲート及び配線形状のレジストパターン不図示をフォトリスグラフィー法により保護絶縁膜6上に形成する。さらに、レジストパターンをマスクとして使用し、保護絶縁膜6、ポリシリコン膜5a及びゲート絶縁膜4をドライエッチング法、例えば反応性イオンエッチングRIE法によりエッチングする。これにより、パターニングされたポリシリコン膜5aを活性領域上でゲート電極5として適用する。この場合、保護絶縁膜6を形成せずに、ポリシリコン膜5aをパターニングすることにより形成されるゲート電極5の上面を露出させてもよい。その後に、ゲート電極5及び素子分離絶縁層2をマスクにして、ゲート電極5の両側領域のPウェル3の表層内にn型不純物イオン、例えばリンイオン又はヒ素イオンを注入し、n型エクステンション領域7s、7dを形成する。次に、図1bに示すように、ゲート電極5及び素子分離絶縁層2をマスクにして、n型エクステンション領域7s、7dの中を含み且つそれらの周囲に、拡散抑制物質として例えば炭素Cイオン、窒素Nイオン、フッ素Fイオンの少なくとも1つを注入する。さらに、ゲート電極5及び素子分離絶縁層2をマスクにして、p型不純物として例えばインジウムInイオン、ホウ素Bイオン、フッ化ホウ素BF2イオンをシリコン基板1に注入し、これにより、n型エクステンション領域7s、7dの下に隣接するp型のポケット領域8s、8dを形成する。続いて、シリコン基板1、素子分離領域層2、ゲート電極5の上に、絶縁膜として例えばシリコン酸化膜をCVD法により形成する。この場合、反応ガスとしてシラン系ガスと酸素含有ガスを使用し、成長温度を例えば700°C以下に設定する。さらに、RIE法により絶縁膜を垂直方向に異方性エッチングする。これにより、図1cに示すように、ゲート電極5の側壁上に絶縁膜をサイドウォール9として残す。サイドウォール9は、シリコン酸化膜の単層の構造に限られない。例えば、シリコン窒化膜とシリコン酸化膜の二層構造であってもよく、下側のシリコン窒化膜は、エクステンション領域7s、7dの形成よりも前に形成されてもよい。次に、図2aに示す構造を形成するまでの工程を説明する。まず、ゲート電極5、素子分離領域層2等を覆うシリコン酸化膜不図示をCVD法によりシリコン基板1の上に形成する。続いて、そのシリコン酸化膜の上にフォトレジスト不図示を塗布し、これを露光、現像して、p型MOSトランジスタ形成領域不図示をフォトレジストにより覆うとともに、n型MOSトランジスタ形成領域を露出する。その後に、フォトレジストをマスクに使用し、n型MOSトランジスタ形成領域のシリコン酸化膜をエッチングすることにより、エクステンション領域7s、7dのシリコンを露出させる。その後、シリコン基板1を例えば塩素含有ガスを使用するRIE法によりエッチングすることにより凹部1s、1dを形成する。ゲート電極5の上に保護絶縁膜6が形成されない場合には、このエッチングの際に、ゲート電極5であるポリシリコン膜5aもエッチングされるので、ポリシリコン膜5aの膜厚を予め調整して過剰に薄くならないようにしておく。凹部1s、1dは、n型エクステンション領域7s、7d及びポケット領域8s、8dに導入した不純物濃度が1×1019/cm3以下になる深さまで深く形成される。従って、凹部1s、1dは、n型エクステンション領域7s、7d及びポケット領域8s、8dよりも実質的に深くなる。その後に、フッ酸とテトラメチル水酸化アンモニウムTMAHを含む溶液により凹部1s、1dの内面をウェットエッチングする。これにより、ドライエッチングにより受けたダメージを除去するとともに、シリコン基板1の{111}面を出すように凹部1s、1dをサイドウォール9の下でゲート電極5寄りに入らせてもよい。TMAHの代わりにアンモニア過水を使用してもよい。この状態で、シリコン基板1のうちPウェル3内の2つの凹部1s、1dの間の領域には、n型エクステンション領域7s、7d及びポケット領域8a、8bが残されている。次に、図2bに示すように、凹部1s、1d内にシリコン層11a、11bを減圧CVD法によりエピタキシャル成長させる。この場合、シリコン層11a、11bはシリコン基板1の上面から上に突出する厚さに形成するが、その厚さに限られるものではない。シリコン層11a、11bを形成するために使用する減圧CVD装置におけるシリコンの成長条件として、例えば、成長温度を700°C~800°Cに設定する場合には、反応室内の圧力を10Torr~100Torr1.33×103Pa~1.33×104Paに調整する。この場合に使用される反応ガスについては、水素ガスを10slm~40slmの流量、ジクロロシランガスを10sccm~100sccmの流量、塩化水素ガスを0sccm~100sccmの流量で反応室内に導入する。他のシリコンの成長条件として、成長温度を700°C以下に設定する場合には、反応室内の圧力を10Torr~100Torrに調整する。この場合に使用される反応ガスについては、水素ガスを10slm~40slmの流量、シランガスを10sccm~100sccmの流量、塩化水素ガスを3sccm~50sccmの流量で反応室内に導入する。シリコン層11a、11bを形成する際に、反応ガスにホスフィンを混入させてn型にしてもよい。リンのソースガスであるホスフィンを反応ガスに導入しない場合には、図2cに示すように、シリコン層11a、11bを形成した後に、リンイオン、ヒ素イオンのいずれか又は双方をシリコン層11a、11bに導入する。イオン注入時には、保護絶縁膜6を貫通してゲート電極5に不純物をイオン注入してもよい。その後に、図3aに示すように、950°C~1050°Cの温度で10秒以下の高速高温アニールRTAにより、シリコン層11a、11b、n型エクステンション領域7s、7d及びポケット領域8s、8d内のそれぞれの不純物を活性化し、同時に拡散させる。これにより、シリコン層11a、11b内とその周囲に拡散し、活性化したn型不純物含有領域をソース/ドレイン領域11s、11dとする。次に、図3bに示すように、ソース/ドレイン領域13s、13d及びシリコン基板1に向けて大量の炭素の原子、分子を有するクラスターイオンを注入する。これにより、ソース/ドレイン領域11s、11dとその下の領域をアモルファス領域13s、13dにする。この場合、基板温度を比較的低温に設定する。クラスター炭素として、例えばC7H7又はC14H14又はC16H16を使用する。炭素イオンを注入する場合に、クラスターイオンの他に、モノマー炭素イオンを使用してもよい。モノマー炭素を使用するとアモルファス層を作りにくいので、低温でモノマー炭素をイオン注入する。モノマー炭素をイオン注入する方法を採用する場合には、モノマー炭素を室温でイオン注入する前に、ゲルマニウムイオンを室温でイオン注入してアモルファス領域13s、13dを作ってもよい。また、ゲルマニウムも炭素も低温度でイオン注入し、より完全なアモルファス領域13s、13dを形成してもよい。なお、炭素イオン、ゲルマニウムイオンを注入する際の低温として例えば-20°C以下、例えばマイナス50°C、-100°Cに設定する。それらのイオン注入は、シリコン基板1の上面に対する注入角度を調整し、垂直方向でもよいし斜めに注入してもよい。アモルファス領域13s、13d内で炭素のピーク濃度が2×1021/cm3以下となるように注入エネルギーとドーズ量を制御する。レジストパターン12を除去した後に、図3cに示すように、アモルファス領域13s、13dを準平衡熱処理することにより固相エピタキシャル成長させる。その準平衡熱処理は、ミリ秒msアニールと低温RTAのいずれか一方、又は双方を採用する。これにより、ドーパントである炭素の活性化を促す一方で、拡散を抑制するとともに、ドーパントとシリコンの結合を良好にする。msアニールの条件として、例えばソース/ドレイン領域11s、11d内の不純物を活性化する際の温度よりも高く、例えば1100°C~1300°Cに加熱温度を設定し、数ミリ秒間又はそれ以下の時間で加熱を終える。msアニールとして、例えばレーザアニールが使用される。低温RTAの条件として、例えばソース/ドレイン領域11s、11d内の不純物を活性化する際の温度よりも低い温度、例えば550°C~900°Cの範囲に温度を設定し、1秒~300秒の範囲の時間で加熱を終える。これにより、アモルファス領域13s、13d内の炭素、ゲルマニウム等の不純物は活性化して結晶格子位置に位置するとともに、アモルファス領域13s、13dに歪発生領域14s、14dを形成する。この場合、炭素の80以上が格子位置に位置する。なお、アモルファス領域13s、13dの加熱を上記のmsアニール、低温RTAにより行わないで、ソース/ドレイン領域11s、11d内n型不純物の活性化と同じ条件に設定すると、炭素の多くはシリコン原子半導体原子と結合せずに格子位置には存在せず、結晶格子間に位置する量が多くなる。歪発生領域14s、14dは、エクステンション領域7s、7dの間のチャネル領域に伸び歪みを加える領域であり、例えば3×1019/cm3~1×1020/cm3のSiC濃度を有している。また、歪発生領域14s、14dの互いの内向きの端部は、ゲート電極5の下のソース/ドレイン領域11s、11dのそれぞれの内端部と同等かそれよりも外側、例えば約2nm以下に位置している。この後に、図4aに示すように、ゲート電極5の上の保護絶縁膜6を除去する。保護絶縁膜6がシリコン窒化膜である場合には、シリコン窒化膜はリン酸により選択的に除去される。次に、図4bに示すように、ゲート電極5、サイドウォール9、歪発生領域14s、14d及び素子分離層2の上に金属膜15、例えばニッケル、コバルト等の高融点金属膜を形成する。その後に、金属膜15とシリコン基板1を加熱して、金属膜15とシリコンをシリサイド化してゲート電極5の上層にシリサイド層15gを形成し、同時に、歪発生領域14s、14dの上層にシリサイド層15s、15dを形成する。歪発生領域14s、14dの上層のシリサイド層15s、15dの下部は、シリコン基板1の上面と同じ位置にならなくてもよく、それより上であってもよい。その後に、図4cに示すように、未反応の金属膜15を除去することにより、n型MOSトランジスタの基本的な構造が形成される。その後に、n型MOSトランジスタを覆う層間絶縁膜、コンタクトプラグ等を有する配線構造を形成する。以上のような本実施形態によれば、n型エクステンション領域7s、7d、ポケット領域8s、8dのうちゲート電極5及びサイドウォール9からはみ出した領域にそれより深い凹部1s、1dを形成し、それらの中にシリコン層1s、1dを形成している。このため、エクステンション不純物、ポケット不純物、拡散防止用のN、F、C等の不純物を実質的に含まない僅かに含むシリコン層11a、11bを形成することができる。このため、その後に注入される炭素のプロファイルを制御しやすくなり、格子位置炭素濃度を高くすることができる。また、炭素イオンの注入により形成されるアモルファス領域13s、13d内の炭素を活性化するために、上記の条件でmsアニール、低温アニールの少なくとも一方を採用しているので、欠陥をより低減することができる。第2の実施の形態図5、図6は、本発明の第2実施形態に係る半導体装置の形成方法を例示する断面図である。なお、図5、図6において、図1~図3と同じ符号は同じ要素を示している。次に、図5aに示す構造を形成するまでの工程について説明する。まず、第1実施形態と同様な方法により、シリコン基板1に素子分離絶縁層2、Pウェル3を形成した後に、シリコン基板1の上にゲート絶縁膜4、ゲート電極5、保護絶縁膜6のパターンを形成する。なお、保護絶縁膜6は、第1実施形態と同様に形成しなくてもよい。さらに、第1実施形態と同様な方法によりシリコン基板1内に不純物イオンを注入することにより、n型エクステンション領域7s、7dを形成し、さらにポケット領域8s、8dを形成する。その後に、第1実施形態と同様な方法により、ゲート絶縁膜4、ゲート電極5及び保護絶縁膜6の側面にサイドウォール9を形成する。サイドウォール9を形成するための絶縁膜を形成する前、或いはその後に、温度950°C~1050°C、時間10秒以下の条件のRTAにより、n型エクステンション領域7s、7d及びポケット領域8s、8d内のそれぞれの不純物を活性化し同時に拡散させてもよい。このRTA処理には、さらにmsアニールを加えてもよい。なお、RTA処理時には、p型MOSトランジスタ形成領域不図示に導入されたp型不純物も活性化される。次に、図5bに示す構造を形成するまでの工程を説明する。まず、ゲート電極5の両側のシリコン基板1を例えばRIE法により選択的に例えば塩素含有ガスを用いてエッチングすることにより凹部1s、1dを形成する。凹部1s、1dの深さは、n型エクステンション領域7s、7d及びポケット領域8s、8dに導入した不純物濃度が1×1019/cm3以下になる領域まで深くする。これにより、凹部1s、1dは、n型エクステンション領域7s、7d及びポケット領域8s、8dよりも実質的に深くなる。なお、保護絶縁膜6が形成されない場合には、ゲート電極5もエッチングされるので、ゲート電挙行5の膜厚は予め調整される。その後に、第1実施形態と同様に、フッ酸とTMAHを含む溶液により凹部1s、1dの内面をウェットエッチングする。これにより、凹部1s、1d内のダメージを除去するとともに{111}面を表出させ、さらに凹部1s、1dをサイドウォール9の下でゲート電極5寄りに入らせる。これにより、シリコン基板1のうちPウェル3内の2つの凹部1s、1dの間には、ゲート電極5寄りのn型エクステンション領域7s、7d及びポケット領域8s、8dが残される。次に、図5cに示すように、凹部1s、1d内にシリコン層11a、11bを減圧CVD法によりエピタキシャル成長させる。この場合、シリコン層11a、11bはシリコン基板1の上面から上に突出する厚さに形成するが、その厚さに限られるものではなく、シリコン基板1の上面と同じ位置に達するまでの厚さに形成してもよい。シリコン層11a、11bを形成するために使用する減圧CVD装置におけるシリコンの成長条件として、例えば、第1実施形態に示した成長温度、圧力、反応ガス等を適用する。また、シリコン層11a、11bを形成する際に、反応ガスに例えばホスフィンを混入させてn型にしてもよい。リンのソースガスであるホスフィンを反応ガスに導入しない場合には、図6aに示すように、シリコン層11a、11bを形成した後に、リンイオン、ヒ素イオンのいずれか又は双方をシリコン層11a、11bに導入する。イオン注入時には、保護絶縁膜6を貫通してゲート電極5に不純物をイオン注入してもよい。次に、図6bに示すように、シリコン層11a、11b及びシリコン基板1に向けて炭素をイオン注入する。その炭素イオン条件は、例えば第1実施形態と同様である。即ち、炭素イオンはクラスターイオン、モノマーイオンのいずれであってもよい。また、モノマー炭素をイオン注入する場合には、-20°C以下の低温に基板温度を設定する。さらに、ゲルマニウムとモノマー炭素イオンをイオン注入してもよく、この場合には低温下又は室温下の基板温度で注入される。さらに、イオン注入は、サイドウォール9の下に入るように斜めイオン注入であってもよい。これにより、シリコン層11a、11b及びその下のシリコン基板1の一部をアモルファス領域13s、13dにする。炭素イオンの注入の際には、アモルファス領域13s、13d内のピーク濃度が2×1021/cm3以下となるように注入エネルギーとドーズ量を制御する。その後に、図6cに示すように、アモルファス領域13s、13dを準平衡熱処理することにより、n型不純物、炭素等を活性化する。その熱処理は、msアニールと低温RTAのいずれか一方、又は双方を採用する。msアニールの条件として、例えばn型エクステンション領域7s、7d内の不純物を活性化する際の温度よりも高く、例えば1100°C~1300°Cに加熱温度を設定し、数ミリ秒間又はそれ以下の時間で加熱を終える。msアニールとして、例えばレーザアニールが使用される。低温RTAの条件として、例えばソース/ドレイン領域11s、11d内の不純物を活性化する際の温度よりも低い温度、例えば550°C~900°Cの範囲に温度を設定し、1秒~300秒の範囲の時間で加熱を終える。低温RTAの条件として、例えばソース/ドレイン領域11s、11d内の不純物を活性化する際の温度よりも低い温度、例えば550°C~900°Cの範囲に温度を設定し、1秒~300秒の範囲の時間で加熱を終える。これにより、ドーパントであるn型不純物、炭素等の活性化が促され、拡散が抑制されるとともに、格子位置で炭素とシリコンの結合性を高め、格子位置炭素濃度を高くすることができる。以上の条件のアニールによりアモルファス領域13s、13dは再結晶化され、n型不純物が導入された領域は、歪発生領域17s、17dの一部であってソース/ドレイン領域18s、18dとなる。歪発生領域17s、17dは、エクステンション領域7s、7dの間のチャネル領域に伸び歪みを加える領域であり、例えば3×1019/cm3~1×1020/cm3のSiC濃度を有している。また、ソース/ドレイン領域18s、18dの互いの内向きの端部は、ゲート電極5の下のエクステンション領域7s、7dのそれぞれの内端部よりも外側に位置している。その後に、第1実施形態と同様な方法により、ゲート電極5、ソース/ドレイン領域11s、11dの上層にシリサイド層不図示を形成する。以上のような本実施形態によれば、n型エクステンション領域7s、7d、ポケット領域8s、8dのうちゲート電極5及びサイドウォール9からはみ出した領域に、それより深い凹部1s、1dを形成し、さらにシリコン層で埋め込んでいる。このため、n型エクステンション領域7s、7d及びポケット領域8s、8dに含まれる不純物による影響の無いシリコン層11a、11bを形成することができ、その後に低い温度でイオン注入して、結晶欠陥を低減することができる。また、炭素イオンの注入により形成されるアモルファス領域13s、13d内の炭素を活性化するために、上記の条件でmsアニール、低温度アニールの少なくとも一方を採用している。これにより、結晶格子位置に存在する炭素を多くすることができる。なお、上記した実施形態において、エクステンション領域をポケット領域の後に形成してもよい。また、上記のイオン注入は、全てシリコン基板1の主面に対して斜め注入であってもよい。ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。次に、本発明の実施形態について特徴を付記する。付記1半導体基板の上方にゲート電極を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第1不純物を導入してエクステンション領域を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第2不純物を導入してポケット領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、前記凹部内に第3不純物を含む半導体層を形成する工程と、第1の熱処理により、前記第3不純物を活性化し、前記ゲート電極の両側方にソース/ドレイン領域を形成する工程と、前記半導体層内に、炭素を有する第4不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、第2の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、を有する半導体装置の製造方法。付記2前記第2の熱処理は、550°C~900°Cの範囲の温度で、1秒~300秒の範囲の時間に設定する第1条件を有する付記1に記載の半導体装置の製造方法。付記3前記第2の熱処理は、1100°C~1300°Cの範囲の温度で、数ミリ秒以下の時間に設定して行われる第2条件を有する付記1に記載の半導体装置の製造方法。付記4前記第4不純物は、モノマー炭素、クラスター炭素のいずれかである付記1乃至付記3のいずれか1つに記載の半導体増装置の製造方法。付記5前記モノマー炭素のイオン注入の前又は後に、ゲルマニウムを前記半導体層にイオン注入する工程を有する付記3に記載の半導体装置の製造方法。付記6前記第4不純物は、室温以下に温度設定された前記半導体基板内にイオン注入される付記1乃至付記5のいずれか1つに記載の半導体装置の製造方法。付記7前記ソース/ドレイン領域の内側端は、前記歪発生領域の内側端よりもゲート電極に近いことを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置の製造方法。付記8前記第3不純物は、イオン注入により前記半導体層内に含有されることを特徴とする付記1乃至付記7のいずれか1つに記載の半導体装置の製造方法。付記9前記第1不純物のイオン注入の後であって前記第2不純物のイオン注入の前に、前記ゲート電極をマスクに使用し、前記半導体基板内に第5不純物をイオン注入する工程を有する付記1乃至付記8のいずれか1つに記載の半導体装置の製造方法。付記10前記第5不純物は、フッ素、炭素、窒素のうち少なくとも1つである付記9に記載の半導体装置の製造方法。