第1電源電圧を供給する第1電源にカソードが接続される発光素子と、データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、前記第1トランジスタのゲート端子と、前記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、前記第1トランジスタの第2端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第3トランジスタと、前記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が前記第1トランジスタのゲート端子に接続される容量素子と、を備え、1フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号が前記データ線に印加され、前記1フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第1電源電圧よりも電位が高い第2電源電圧が前記データ線に印加されることを特徴とする、画素回路。前記非発光期間における第1期間では、前記第4トランジスタが導通して、前記第1トランジスタのゲート端子の電位が前記初期化電源が供給する電圧の電位に初期化され、前記非発光期間における前記第1期間後の第2期間では、前記第2トランジスタが導通して、前記第1トランジスタが導通する電圧の閾値を補正する閾値補正と、前記データ信号に対応する電荷を前記容量素子に蓄積するデータ書き込みとが行われることを特徴とする、請求項1に記載の画素回路。前記第3トランジスタは、前記非発光期間では導通せず、前記発光期間に導通することを特徴とする、請求項1または2に記載の画素回路。前記容量素子の前記一端が接続される電源は、前記第2電源電圧を供給する第2電源であることを特徴とする、請求項1~3のいずれか1項に記載の画素回路。前記容量素子の前記一端が接続される電源は、前記初期化電源であることを特徴とする、請求項1~3のいずれか1項に記載の画素回路。データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、前記第1トランジスタのゲート端子と、前記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、前記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が前記第1トランジスタのゲート端子に接続される容量素子と、第1レベルの電位の電源電圧または前記第1レベルよりも低い第2レベルの電位の電源電圧を供給する第1電源に、カソードが接続され、前記第1トランジスタの第2端子にアノードが接続される発光素子と、を備え、1フレーム期間における前記発光素子を発光させない非発光期間では、データ信号が前記データ線に印加され、前記第1電源が供給する電源電圧の電位は、前記第1レベルの電位に固定され、前記1フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間では、前記第1レベルの電位の電源電圧が前記データ線に印加され、前記第1電源が供給する電源電圧の電位は、前記第1レベルの電位から前記第2レベルの電位に切り替えられることを特徴とする、画素回路。マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、前記走査線に走査信号を印加する走査駆動部と、前記データ線にデータ信号を印加するデータ駆動部と、を備え、前記画素回路は、第1電源電圧を供給する第1電源にカソードが接続される発光素子と、前記データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、前記第1トランジスタのゲート端子と、前記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、前記第1トランジスタの第2端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第3トランジスタと、前記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が前記第1トランジスタのゲート端子に接続される容量素子と、を備え、前記データ駆動部は、1フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、前記1フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第1電源電圧よりも電位が高い第2電源電圧を前記データ線に印加することを特徴とする、表示装置。マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、前記走査線に走査信号を印加する走査駆動部と、前記データ線にデータ信号を印加するデータ駆動部と、を備え、前記画素回路は、前記データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、前記第1トランジスタのゲート端子と、前記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、前記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が前記第1トランジスタのゲート端子に接続される容量素子と、第1レベルの電位の電源電圧または前記第1レベルよりも低い第2レベルの電位の電源電圧を供給する第1電源に、カソードが接続され、前記第1トランジスタの第2端子にアノードが接続される発光素子と、を備え、前記データ駆動部は、1フレーム期間における前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、前記1フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第1レベルの電位の電源電圧を前記データ線に印加し、前記第1電源が供給する電源電圧の電位は、前記非発光期間では、前記第1レベルの電位に固定され、前記発光期間では、前記第1レベルの電位から前記第2レベルの電位に切り替えられることを特徴とする、表示装置。前記表示部を構成する前記画素回路それぞれにおける前記非発光期間と、前記表示部を構成する前記画素回路それぞれにおける前記発光期間とは、それぞれ同期することを特徴とする、請求項7、または8に記載の表示装置。前記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、前記立体画像を構成する左目用の画像を示すデータ信号とを、1フレーム期間ごとに交互に印加することを特徴とする、請求項7~9のいずれか1項に記載の表示装置。前記表示部は、マトリクス状に配置される前記画素回路の各列に対応するデータ線として、第1データ信号が印加される第1データ線と、第2データ信号が印加される第2データ線とを有し、前記画素回路を構成する第1トランジスタの第1端子は、前記第1データ線または前記第2データ線のいずれか一方のデータ線に接続されることを特徴とする、請求項7、または8に記載の表示装置。前記表示部を構成する奇数行の画素回路は、前記第1データ線または前記第2データ線のいずれか一方のデータ線に接続され、前記表示部を構成する偶数行の画素回路は、前記第1データ線または前記第2データ線のうちの他方のデータ線に接続されることを特徴とする、請求項11に記載の表示装置。前記データ駆動部は、1水平走査期間ごとに、データ信号または前記第1レベルの電位の電源電圧を前記第1データ線に印加し、前記第1データ線へのデータ信号の印加と同期して、前記第2データ線に前記第1レベルの電位の電源電圧を印加し、前記第1データ線への前記第1レベルの電位の電源電圧の印加と同期して、前記第2データ線にデータ信号を印加することを特徴とする、請求項11、または12に記載の表示装置。前記データ駆動部は、前記第1データ線へのデータ信号の印加と同期して、前記第2データ線に前記データ信号を印加し、前記第1データ線への前記第1レベルの電位の電源電圧の印加と同期して、前記第2データ線に前記第1レベルの電位の電源電圧を印加することを特徴とする、請求項11、または12に記載の表示装置。前記データ駆動部は、切替信号に基づいて、第1駆動モードと第2駆動モードとを切り替え、前記第1駆動モードでは、前記データ駆動部は、前記第1データ線へのデータ信号の印加と同期して、前記第2データ線に前記データ信号を印加し、前記第1データ線への前記第1レベルの電位の電源電圧の印加と同期して、前記第2データ線に前記第1レベルの電位の電源電圧を印加し、前記第2駆動モードでは、前記データ駆動部は、1水平走査期間ごとに、データ信号または前記第1レベルの電位の電源電圧を前記第1データ線に印加し、前記第1データ線へのデータ信号の印加と同期して、前記第2データ線に前記第1レベルの電位の電源電圧を印加し、前記第1データ線への前記第1レベルの電位の電源電圧の印加と同期して、前記第2データ線にデータ信号を印加することを特徴とする、請求項11、または12に記載の表示装置。有機EL素子を備える表示装置以下、単に表示装置と示す。の表示パネル例えば、アクティブマトリクス型の表示パネルを、例えば低温ポリシリコンLowtemperaturePoly。LTPSなどで形成した場合には、各画素を構成する薄膜トランジスタThinFilmTransistor。以下、単にトランジスタと示す場合がある。の特性にばらつきが生じうる。ここで、有機EL素子は、有機EL素子に流れる電流量によって発光輝度が変化する。よって、各画素を構成するトランジスタに特性のばらつきが生じている場合には、画素ごとに有機EL素子に流れる電流量が異なることとなり、その結果、表示される画像に表示ムラが生じる。したがって、表示品質の低下を防止してより高画質化を図るためには、各画素を構成するトランジスタの特性のばらつきを補償することが望ましい。ここで、トランジスタの特性のばらつきを補償する方法としては、例えば、画素の内部でトランジスタの特性のばらつきを補償する方法内部補正方式と、画素の外部の回路で補正データを生成することによってトランジスタの特性のばらつきを補償する方法外部補正方式とが挙げられる。例えば携帯電話やスマートフォンなどのような可搬型の装置に適用される表示デバイスいわゆる、中小型の表示パネルでは、例えば、コスト低減や、回路面積削減の要求などにより、内部補正方式が主流となっている。内部補正方式を適用する場合には、例えば特許文献1に示す従来の画素のように、画素内に、複数のトランジスタと容量素子容量とを形成する必要がある以下、画素を構成する回路を画素回路と示す。。しかしながら、画素回路を構成するトランジスタ数の増加は、例えば、表示パネルの開口率を低下させる要因となる可能性がある。また、今後、表示パネルの解像度は、HDHighDefinition解像度、そして4K解像度、8K解像度、...などへと向上していくことが想定されることから、画素回路を構成するトランジスタ数の増加は、表示パネルの高精細化を実現する上での障害となりうる。したがって、素子数がより低減された画素回路すなわち、より簡略化された画素回路が望まれている。本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることが可能な、新規かつ改良された画素回路、および表示装置を提供することにある。上記目的を達成するために、本発明のある観点によれば、第1電源電圧を供給する第1電源にカソードが接続される発光素子と、データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、上記第1トランジスタのゲート端子と、上記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、上記第1トランジスタの第2端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第3トランジスタと、上記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第1トランジスタのゲート端子に接続される容量素子と、を備え、1フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号が上記データ線に印加され、上記1フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第1電源電圧よりも電位が高い第2電源電圧が上記データ線に印加される、画素回路が提供される。かかる構成によって、4つのトランジスタと1つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第1トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、上記非発光期間における第1期間では、上記第4トランジスタが導通して、上記第1トランジスタのゲート端子の電位が上記初期化電源が供給する電圧の電位に初期化され、上記非発光期間における上記第1期間後の第2期間では、上記第2トランジスタが導通して、上記第1トランジスタが導通する電圧の閾値を補正する閾値補正と、上記データ信号に対応する電荷を上記容量素子に蓄積するデータ書き込みとが行われてもよい。また、上記第3トランジスタは、上記非発光期間では導通せず、上記発光期間に導通してもよい。また、上記容量素子の上記一端が接続される電源は、上記第2電源電圧を供給する第2電源であってもよい。また、上記容量素子の上記一端が接続される電源は、上記初期化電源であってもよい。また、上記目的を達成するために、本発明の他の観点によれば、データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、上記第1トランジスタのゲート端子と、上記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、上記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第1トランジスタのゲート端子に接続される容量素子と、第1レベルの電位の電源電圧または上記第1レベルよりも低い第2レベルの電位の電源電圧を供給する第1電源に、カソードが接続され、上記第1トランジスタの第2端子にアノードが接続される発光素子と、を備え、1フレーム期間における上記発光素子を発光させない非発光期間では、データ信号が上記データ線に印加され、上記第1電源が供給する電源電圧の電位は、上記第1レベルの電位に固定され、上記1フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間では、上記第1レベルの電位の電源電圧が上記データ線に印加され、上記第1電源が供給する電源電圧の電位は、上記第1レベルの電位から上記第2レベルの電位に切り替えられる、画素回路が提供される。かかる構成によって、3つのトランジスタと1つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第1トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、第1電源電圧を供給する第1電源にカソードが接続される発光素子と、上記データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、上記第1トランジスタのゲート端子と、上記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、上記第1トランジスタの第2端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第3トランジスタと、上記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第1トランジスタのゲート端子に接続される容量素子と、を備え、上記データ駆動部は、1フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記1フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第1電源電圧よりも電位が高い第2電源電圧を上記データ線に印加する、表示装置が提供される。かかる構成によって、表示部を構成する各画素回路を4つのトランジスタと1つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第1トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、上記データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第1トランジスタと、上記第1トランジスタのゲート端子と、上記第1トランジスタの第2端子との間に接続され、ゲート端子に印加される第1走査信号に基づいて選択的に導通する第2トランジスタと、上記第1トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第2走査信号に基づいて選択的に導通する第4トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第1トランジスタのゲート端子に接続される容量素子と、第1レベルの電位の電源電圧または上記第1レベルよりも低い第2レベルの電位の電源電圧を供給する第1電源に、カソードが接続され、上記第1トランジスタの第2端子にアノードが接続される発光素子と、を備え、上記データ駆動部は、1フレーム期間における上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記1フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第1レベルの電位の電源電圧を上記データ線に印加し、上記第1電源が供給する電源電圧の電位は、上記非発光期間では、上記第1レベルの電位に固定され、上記発光期間では、上記第1レベルの電位から上記第2レベルの電位に切り替えられる、表示装置が提供される。かかる構成によって、表示部を構成する各画素回路を3つのトランジスタと1つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第1トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、上記表示部を構成する上記画素回路それぞれにおける上記非発光期間と、上記表示部を構成する上記画素回路それぞれにおける上記発光期間とは、それぞれ同期してもよい。また、上記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、上記立体画像を構成する左目用の画像を示すデータ信号とを、1フレーム期間ごとに交互に印加してもよい。また、上記表示部は、マトリクス状に配置される上記画素回路の各列に対応するデータ線として、第1データ信号が印加される第1データ線と、第2データ信号が印加される第2データ線とを有し、上記画素回路を構成する第1トランジスタの第1端子は、上記第1データ線または上記第2データ線のいずれか一方のデータ線に接続されてもよい。また、上記表示部を構成する奇数行の画素回路は、上記第1データ線または上記第2データ線のいずれか一方のデータ線に接続され、上記表示部を構成する偶数行の画素回路は、上記第1データ線または上記第2データ線のうちの他方のデータ線に接続されてもよい。また、上記データ駆動部は、1水平走査期間ごとに、データ信号または上記第1レベルの電位の電源電圧を上記第1データ線に印加し、上記第1データ線へのデータ信号の印加と同期して、上記第2データ線に上記第1レベルの電位の電源電圧を印加し、上記第1データ線への上記第1レベルの電位の電源電圧の印加と同期して、上記第2データ線にデータ信号を印加してもよい。また、上記データ駆動部は、上記第1データ線へのデータ信号の印加と同期して、上記第2データ線に上記データ信号を印加し、上記第1データ線への上記第1レベルの電位の電源電圧の印加と同期して、上記第2データ線に上記第1レベルの電位の電源電圧を印加してもよい。また、上記データ駆動部は、切替信号に基づいて、第1駆動モードと第2駆動モードとを切り替え、上記第1駆動モードでは、上記データ駆動部は、上記第1データ線へのデータ信号の印加と同期して、上記第2データ線に上記データ信号を印加し、上記第1データ線への上記第1レベルの電位の電源電圧の印加と同期して、上記第2データ線に上記第1レベルの電位の電源電圧を印加し、上記第2駆動モードでは、上記データ駆動部は、1水平走査期間ごとに、データ信号または上記第1レベルの電位の電源電圧を上記第1データ線に印加し、上記第1データ線へのデータ信号の印加と同期して、上記第2データ線に上記第1レベルの電位の電源電圧を印加し、上記第1データ線への上記第1レベルの電位の電源電圧の印加と同期して、上記第2データ線にデータ信号を印加してもよい。本発明によれば、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。従来の技術に係る画素回路の構成と、トランジスタの特性のばらつきを補償する方法本発明の実施形態に係る画素回路の構成、および本発明の実施形態に係る画素回路を備える表示装置の構成について説明する前に、従来の技術に係る画素回路の構成の一例と、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例について、説明する。図11は、従来の技術に係る画素回路の構成の一例を示す説明図であり、また、図12は、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例を示す説明図である。ここで、図12は、図11に示す画素回路を駆動させる各種信号を、1フレーム期間分示している。図11に示す従来の画素回路は、駆動トランジスタの役目を果たすトランジスタM11と、スイッチングトランジスタの役目を果たすトランジスタM12、M13、M16と、発光制御トランジスタエミッショントランジスタの役目を果たすトランジスタM4、M5と、容量素子C11蓄積容量と、発光制御トランジスタM14と直列に接続された発光素子D11有機EL素子とを備える。図11に示すELVDDは、発光期間における発光素子D11のアノード側の電圧であり、ELVSSは、発光素子D11のカソード側の電圧である。また、トランジスタM16に印加されるVintは、トランジスタM11をある所望の電位に初期化するための初期化電圧である。また、図11では、トランジスタM11~M16の各トランジスタがPチャネル型のトランジスタで構成されており、各トランジスタは、ゲート端子に印加される制御信号走査信号Scann-1、Scann、発光制御信号EMによって、選択的に導通する。図11に示すように、従来の画素回路は、6つのトランジスタと、1つの容量素子から構成される。次に、図12を参照しつつ、図11に示す従来の画素回路の動作について説明する。以下では、従来の画素回路、および後述する本発明の実施形態に係る画素回路を含む画素回路を動作させる各種信号が、ローレベルとハイレベルの論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することをトランジスタがオンするまたはトランジスタがオンとなると示し、トランジスタが導通しないことをトランジスタがオフするまたはトランジスタがオフとなると示す場合がある。従来の画素回路では、期間1において、走査信号Scann-1がローレベルとなり、トランジスタM16がオンすることによって、トランジスタM11のゲート端子の電位は、電圧Vintの電位に初期化される。次に、従来の画素回路では、期間2において、走査信号Scannがローレベルとなり、トランジスタM12、M13がオンする。トランジスタM12、M13がオンすることによって、データ信号Vdataが、トランジスタM13、トランジスタM11、およびトランジスタM12を介して、トランジスタM11のゲート端子に印加される。このとき、トランジスタM11とトランジスタM12との接続関係をみると、トランジスタM11のゲート端子とドレイン端子は、ダイオード接続された状態となる。よって、トランジスタM11のゲート端子には、下記の数式1に示す電圧Vgateが書き込まれ、当該電圧に対応する電荷が容量素子C11に保持される。ここで、数式1に示すVgateは、トランジスタM11のゲート端子に書き込まれる印加される電圧を示しており、数式1に示すVdataは、データ信号Vdataが示す電圧を示している。また、数式1に示すVthは、トランジスタM11が導通するオンする電圧の閾値を示す、閾値電圧である。Vgate=Vdata-Vth数式1従来の画素回路では、期間3において、トランジスタM12、M13がオフとなり、発光制御信号EMがローレベルとなることによって、トランジスタM14、M15がオンとなる。このとき、容量素子C11の両端の電圧は、トランジスタM1駆動トランジスタのゲート端子-ソース端子間の電圧Vgsと等しくなるので、トランジスタM1には、容量素子C11に蓄積された電荷に対応する電圧によってバイアスされた電流が、電圧ELVDDを供給する電源からトランジスタM15、トランジスタM11、およびトランジスタM14を通して、発光素子D11に流れる。一般的に、トランジスタM11に流れる電流Iは、飽和状態では、例えば下記の数式2で表される。ここで、数式2に示すβは、トランジスタM11のサイズなどにより決定される係数であり、数式2に示すVgsは、トランジスタM11のゲート端子-ソース端子間の電圧である。また、数式2に示すVthは、トランジスタM11の閾値電圧である。I=βVgs-Vth2数式2また、数式2に示す電圧Vgsは、下記の数式3で表される。Vgs=ELVDD-Vdata-Vth数式3よって、数式2、数式3より、発光素子D11に流れる電流発光素子D11に供給される電流は、下記の数式4で表される。I=βELVDD-VdataVth-Vth2=βELVDD-Vdata2数式4数式4に示すように、トランジスタM11の閾値電圧Vthは相殺されている。つまり、発光素子D11に流れる電流は、トランジスタM11の閾値電圧Vthには依存しない。よって、図11に示す従来の画素回路を複数備える従来の表示装置例えば、従来の画素回路をマトリクス状に備える表示装置は、各画素回路を構成するトランジスタM11において、閾値電圧Vthにばらつきがあったとしても、当該ばらつきに依存せずに、データ信号Vdataのみで発光素子D11に流れる電流量を制御することができる。従来の画素回路では、例えば図12に示すような各種信号によって、トランジスタM11駆動トランジスタにおける閾値電圧Vthのばらつきが補償される。よって、例えば図11に示す従来の画素回路を用いることによって、駆動トランジスタの閾値電圧Vthのばらつきにより生じうる表示ムラの発生を防止することが可能となるので、従来の表示装置例えば、アクティブマトリクス方式の有機ELディスプレイにおける表示均一性の向上を図ることができる。したがって、従来の画素回路を用いた従来の表示装置は、高画質化を図ることが可能である。しかしながら、図11に示す従来の画素回路は、1つの画素内に、6つのトランジスタを必要とするが、6つのトランジスタを必要とする構成は、AMOLEDActiveMatricsOrganicLightEmittingDiodeパネルなどの表示パネルの高精細化を図る上では、障害となりうるより具体的には、例えば、同じ表示パネルのサイズでより画素数を増やそうとした場合、1画素あたりの面積はより小さくなるため、例えば、トランジスタ数が多いことに起因して所定の面積内に画素のレイアウトができないなどの問題が発生しうる。よって、高画質化を図りつつ、高精細化にも対応するためには、表示装置が備える各画素表示パネルを構成する各画素を、従来の画素回路と同様の駆動トランジスタの閾値電圧Vthのばらつき補償機能を従来の画素回路よりもより少ないトランジスタ数で実現することが可能な画素回路によって、構成することが望ましい。本発明の実施形態に係る画素回路以下、従来の画素回路と同様の駆動トランジスタの閾値電圧Vthのばらつき補償機能を、従来の画素回路よりもより少ないトランジスタ数で実現することが可能な、本発明の実施形態に係る画素回路の構成について説明する。なお、以下では、本発明の実施形態に係る画素回路がpチャネル型のトランジスタのみで構成される場合を例に挙げて、本発明の実施形態に係る画素回路の構成の一例について説明するが、本発明の実施形態に係る画素回路の構成は、上記に限られない。例えば、本発明の実施形態に係る画素回路は、nチャネル型のトランジスタのみで構成することができ、また、pチャネル型のトランジスタとnチャネル型のトランジスタとが混在する構成とすることもできる。本発明の実施形態に係る画素回路が、nチャネル型のトランジスタのみで構成される場合や、pチャネル型のトランジスタとnチャネル型のトランジスタとが混在する構成である場合には、例えば、後述する画素回路を駆動させる各種信号の信号レベルを、トランジスタの導電型に対応するように変更すればよい。[1]第1の実施形態に係る画素回路図1は、本発明の第1の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図2は、本発明の第1の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図2は、図1に示す画素回路を駆動させる各種信号を、1フレーム期間分示している。第1の実施形態に係る画素回路は、発光素子D1有機EL素子と、駆動トランジスタの役目を果たすトランジスタM1第1トランジスタと、スイッチングトランジスタの役目を果たすトランジスタM2第2トランジスタと、発光制御トランジスタエミッショントランジスタの役目を果たすトランジスタM3第3トランジスタと、スイッチングトランジスタの役目を果たすトランジスタM4第4トランジスタと、容量素子C1蓄積容量とを備える。発光素子D1は、電源電圧ELVSS第1電源電圧を供給する電源第1電源にカソードが接続される。ここで、電源電圧ELVSSを供給する電源は、発光素子D1のカソード側の電源である。トランジスタM1は、データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。トランジスタM2は、トランジスタM1のゲート端子と、トランジスタM1の第2端子との間に接続され、ゲート端子に印加される第1走査信号Scannに基づいて選択的に導通する。トランジスタM3は、トランジスタM1の第2端子と、発光素子D1のアノードとの間に接続され、ゲート端子に印加される発光制御信号EMに基づいて選択的に導通する。トランジスタM4は、トランジスタM1のゲート端子と、電圧Vintを供給する初期化電源との間に接続され、ゲート端子に印加される第2走査信号Scann-1に基づいて選択的に導通する。容量素子C1は、一端が電源電圧ELVDD第2電源電圧を供給する電源第2電源に接続され、他端がトランジスタM1のゲート端子に接続される。ここで、電源電圧ELVDDを供給する電源は、発光素子D1のアノード側の電源である。また、電源電圧ELVDDと電源電圧ELVSSとの関係は、電源電圧ELVDD>電源電圧ELVSSである。以下では、電源電圧ELVDDの電位を第1レベルの電位と示し、第1レベルの電位よりも低い電源電圧ELVSSの電位を第2レベルの電位と示す場合がある。図1に示すように、第1の実施形態に係る画素回路は、4つのトランジスタと、1つの容量素子から構成される。つまり、第1の実施形態に係る画素回路では、図11に示す従来の画素回路よりもトランジスタ数が2つ削減されている。次に、図2を参照しつつ、図1に示す第1の実施形態に係る画素回路の動作について説明する。図2に示すように、1フレーム期間は、発光素子D1を発光させない非発光期間と、非発光期間経過後に、発光素子D1をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。ここで、本発明の実施形態に係るデータ信号としては、例えば、画像動画像または静止画像を示す画像信号が挙げられる。以下では、本発明の実施形態に係るデータ信号が画像信号である場合を例に挙げて説明する。非発光期間の第1期間に第2走査信号Scann-1がローレベルとなると、トランジスタM4がオンすることによって、トランジスタM1のゲート端子の電位は、電圧Vintの電位に初期化される。次に、非発光期間における第1期間後の第2期間では、第1走査信号ScannがローレベルとなってトランジスタM2がオンすることによって、データ線に印加されているデータ信号Vdataが、トランジスタM1、およびトランジスタM2を介して、トランジスタM1のゲート端子に印加される。このとき、トランジスタM1とトランジスタM2との接続関係をみると、トランジスタM1のゲート端子と第2端子は、ダイオード接続された状態となる。よって、トランジスタM1のゲート端子には、下記の数式5に示す電圧Vgateが書き込まれ、当該電圧に対応する電荷が容量素子C1に保持される。ここで、数式5に示すVgateは、トランジスタM1のゲート端子に書き込まれる電圧を示しており、数式5に示すVdataは、データ信号Vdataが示す電圧を示している。また、数式5に示すVthは、トランジスタM1が導通する電圧の閾値を示す、閾値電圧である。Vgate=Vdata-Vth数式5ここで、図1に示す第1の実施形態に画素回路では、図11に示す従来の画素回路とは異なり、トランジスタM1駆動トランジスタがデータ線に直接接続されている。しかしながら、非発光期間ではトランジスタM3がオフであるので、データ信号Vdataに対応する電流は、発光素子D1には流れず、また、トランジスタM2がオンとならない限り、トランジスタのM1のゲート端子の電位が更新されることはない。つまり、第1の実施形態に画素回路では、各フレームにおいて、非発光期間の期間2にトランジスタM2がオンすることによって、データ信号が示す画像が更新される。発光期間に対応する期間3では、発光制御信号EMがローレベルとなり、トランジスタM3がオンとなる。また、期間3では、第2電源電圧ELVDDがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第2電源電圧ELVDDの電位に保持される。このとき、容量素子C1の両端の電圧は、トランジスタM1のゲート端子-第1端子ソース端子間の電圧Vgsと等しくなる。よって、容量素子C1に保持された電圧によりバイアスされた電流が、データ線からトランジスタM1、およびトランジスタM3を通して、発光素子D1に供給される。ここで、トランジスタM1に流れる電流は、上述した図11に示す従来の画素回路のトランジスタ11に流れる電流と同様に、飽和状態では下記の数式6で表される。ここで、数式6に示すβは、トランジスタM1のサイズなどにより決定される係数であり、数式6に示すVgsは、トランジスタM1のゲート端子-第1端子ソース端子間の電圧である。また、数式6に示すVthは、トランジスタM1の閾値電圧である。I=βVgs-Vth2数式6また、数式6に示す電圧Vgsは、下記の数式7で表される。Vgs=ELVDD-Vdata-Vth数式7よって、数式6、数式7より、発光素子D1に流れる電流発光素子D1に供給される電流は、下記の数式8で表される。I=βELVDD-VdataVth-Vth2=βELVDD-Vdata2数式8数式8に示すように、トランジスタM1の閾値電圧Vthは相殺されている。つまり、発光素子D1に流れる電流は、トランジスタM1の閾値電圧Vthには依存しない。よって、第1の実施形態に係る画素回路では、例えば図2に示す各種信号による動作によって、トランジスタM1における閾値電圧Vthばらつきが補償され、データ信号Vdataによって発光素子D1に流れる電流量が制御される。上記のように、第1の実施形態に係る画素回路は、図11に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Vthのばらつきを補償することができる。よって、第1の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Vthのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第1の実施形態に係る画素回路を用いることによって、表示装置例えば、アクティブマトリクス方式の有機ELディスプレイにおける表示均一性の向上を図ることができる。また、第1の実施形態に係る画素回路は、従来の画素回路よりも2つトランジスタ数を削減している。したがって、第1の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第1の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。なお、第1の実施形態に係る画素回路の構成は、図1に示す構成に限られない。例えば、図1では、容量素子C1の一端が電源電圧ELVDD第2電源電圧を供給する電源第2電源に接続されている例を示しているが、第1の実施形態に係る画素回路は、容量素子C1の一端を、固定電位の電圧を供給する電源に接続することもできる。図3は、本発明の第1の実施形態の変形例に係る画素回路の構成の一例を示す説明図である。図3に示す変形例に係る画素回路は、基本的に図1に示す画素回路と同様の構成を有するが、容量素子C1の一端が、初期化電源に接続されている点が異なる。ここで、初期化電源が供給する初期化電圧Vintの電位は、固定である。よって、図3に示す変形例に係る画素回路では、1フレーム期間において図2に示す各種信号が印加されることによって、図1に示す画素回路と同様の動作が行われる。よって、図3に示す変形例に係る画素回路は、図1に示す画素回路と同様の効果を奏することができる。また、図3に示す変形例に係る画素回路では、容量素子C1の一端を初期化電源に接続しているので、図1に示す画素回路において示されている電源電圧ELVDDが供給される電源線が不要となる。電源線が不要となることによって、表示パネルの高精細化を図る場合において配線スペースを削除することが可能となる。よって、図3に示す変形例に係る画素回路を用いることによって、表示パネルをレイアウトする際の自由度が向上するすなわち、レイアウト面においてより有利となる。なお、第1の実施形態の変形例に係る画素回路が備える容量素子C1の一端が接続される、固定電位の電圧を供給する電源が、初期化電源に限られないことは、言うまでもない。[2]第2の実施形態に係る画素回路本発明の実施形態に係る画素回路の構成は、図1、図3に示すように、4つのトランジスタを備える構成に限られない。図4は、本発明の第2の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図5は、本発明の第2の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図5は、図4に示す画素回路を駆動させる各種信号を、1フレーム期間分示している。第2の実施形態に係る画素回路は、駆動トランジスタの役目を果たすトランジスタM1第1トランジスタと、スイッチングトランジスタの役目を果たすトランジスタM2第2トランジスタと、スイッチングトランジスタの役目を果たすトランジスタM4第4トランジスタと、容量素子C1蓄積容量と、発光素子D1有機EL素子とを備える。トランジスタM1は、データ線に第1端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。トランジスタM2は、トランジスタM1のゲート端子と、トランジスタM1の第2端子との間に接続され、ゲート端子に印加される第1走査信号Scannに基づいて選択的に導通する。トランジスタM4は、トランジスタM1のゲート端子と、電圧Vintを供給する初期化電源との間に接続され、ゲート端子に印加される第2走査信号Scann-1に基づいて選択的に導通する。容量素子C1は、一端が電源電圧ELVDD第2電源電圧を供給する電源第2電源に接続され、他端がトランジスタM1のゲート端子に接続される。発光素子D1は、電源にカソードが接続され、第1トランジスタM1の第2端子にアノードが接続される。ここで、発光素子D1のカソードに接続された電源から供給される電位は固定ではなく、発光素子D1のカソードに接続された電源からは、例えば、第1レベルの電位の電源電圧電源電圧ELVDD、または、第2レベルの電位の電源電圧電源電圧ELVSSが供給される。図4に示すように、第2の実施形態に係る画素回路は、図1に示す第1の実施形態に係る画素回路が備えるトランジスタM3を省略した回路と等価であり、3つのトランジスタと、1つの容量素子から構成される。つまり、第2の実施形態に係る画素回路では、図11に示す従来の画素回路よりもトランジスタ数が3つ削減されている。次に、図5を参照しつつ、図4に示す第2の実施形態に係る画素回路の動作について説明する。図5に示すように、1フレーム期間は、発光素子D1を発光させない非発光期間と、非発光期間経過後に、発光素子D1をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。図5に示すように非発光期間では、発光素子D1のカソードに接続された電源は、電源電圧ELVDDを供給する。よって、非発光期間では、発光素子D1は、オフとなる。非発光期間の第1期間に第2走査信号Scann-1がローレベルとなると、トランジスタM4がオンすることによって、トランジスタM1のゲート端子の電位は、電圧Vintの電位に初期化される。次に、非発光期間における第1期間後の第2期間では、第1走査信号ScannがローレベルとなってトランジスタM2がオンすることによって、データ線に印加されているデータ信号Vdataが、トランジスタM1、およびトランジスタM2を介して、トランジスタM1のゲート端子に印加される。このとき、トランジスタM1とトランジスタM2との接続関係をみると、トランジスタM1のゲート端子と第2端子は、ダイオード接続された状態となる。よって、トランジスタM1のゲート端子には、下記の数式9に示す電圧Vgateが書き込まれ、当該電圧に対応する電荷が容量素子C1に保持される。ここで、数式9に示すVgateは、トランジスタM1のゲート端子に書き込まれる電圧を示しており、数式9に示すVdataは、データ信号Vdataが示す電圧を示している。また、数式9に示すVthは、トランジスタM1が導通する電圧の閾値を示す、閾値電圧である。Vgate=Vdata-Vth数式9ここで、図4に示す第1の実施形態に画素回路では、図1に示す第1の実施形態に画素回路と同様に、トランジスタM1駆動トランジスタがデータ線に直接接続されている。しかしながら、非発光期間では発光素子D1がオフとなっているので、データ信号Vdataに対応する電流は、発光素子D1には流れず、また、トランジスタM2がオンとならない限り、トランジスタのM1のゲート端子の電位が更新されることはない。つまり、第2の実施形態に画素回路では、各フレームにおいて、非発光期間の期間2にトランジスタM2がオンすることによって、データ信号が示す画像が更新される。発光期間に対応する期間3では、発光素子D1のカソードに接続された電源は、電源電圧ELVSSを供給する。つまり、発光素子D1のカソードに印加される電圧の電位は、第1レベルの電位から第2レベルの電位に切り替えられる。また、期間3では、第2電源電圧ELVDDがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第2電源電圧ELVDDの電位第1レベルの電位に保持される。このとき、容量素子C1の両端の電圧は、トランジスタM1のゲート端子-第1端子ソース端子間の電圧Vgsと等しくなる。よって、容量素子C1に保持された電圧によりバイアスされた電流が、データ線からトランジスタM1を通して、発光素子D1に供給される。ここで、トランジスタM1に流れる電流は、上述した図11に示す従来の画素回路のトランジスタ11に流れる電流と同様に、飽和状態では下記の数式10で表される。ここで、数式10に示すβは、トランジスタM1のサイズなどにより決定される係数であり、数式10に示すVgsは、トランジスタM1のゲート端子-第1端子ソース端子間の電圧である。また、数式10に示すVthは、トランジスタM1の閾値電圧である。I=βVgs-Vth2数式10また、数式10に示す電圧Vgsは、下記の数式11で表される。Vgs=ELVDD-Vdata-Vth数式11よって、数式10、数式11より、発光素子D1に流れる電流は、下記の数式12で表される。I=βELVDD-VdataVth-Vth2=βELVDD-Vdata2数式12数式12に示すように、トランジスタM1の閾値電圧Vthは相殺されている。つまり、発光素子D1に流れる電流は、トランジスタM1の閾値電圧Vthには依存しない。よって、第2の実施形態に係る画素回路では、例えば図5に示す各種信号による動作によって、トランジスタM1における閾値電圧Vthばらつきが補償され、データ信号Vdataによって発光素子D1に流れる電流量が制御される。上記のように、第2の実施形態に係る画素回路は、図11に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Vthのばらつきを補償することができる。よって、第2の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Vthのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第2の実施形態に係る画素回路を用いることによって、表示装置例えば、アクティブマトリクス方式の有機ELディスプレイにおける表示均一性の向上を図ることができる。また、第2の実施形態に係る画素回路は、従来の画素回路よりも3つトランジスタ数を削減している。したがって、第2の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第2の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。なお、第2の実施形態に係る画素回路の構成は、図4に示す構成に限られない。例えば、第2の実施形態に係る画素回路は、第1の実施形態に係る画素回路と同様に、容量素子C1の一端を、固定電位の電圧を供給する電源に接続することができる。上記固定電位の電圧を供給する電源としては、例えば、図3に示す第1の実施形態の変形例に係る画素回路と同様に、初期化電源が挙げられるが、上記固定電位の電圧を供給する電源は、上記に限られない。第2の実施形態に係る画素回路の容量素子C1の一端が、図3に示す第1の実施形態の変形例に係る画素回路と同様に、初期化電源に接続される場合には、図4に示す画素回路において示されている電源電圧ELVDDが供給される電源線が不要となるので、図3に示す第1の実施形態の変形例に係る画素回路と同様の効果を奏することができる。本発明の実施形態に係る表示装置次に、本発明の実施形態に係る画素回路を適用することが可能な、本発明の実施形態に係る表示装置について説明する。[I]第1の実施形態に係る表示装置図6は、本発明の第1の実施形態に係る表示装置100の構成の一例を示す説明図である。表示装置100は、例えば、表示パネル102表示部と、走査駆動部104と、データ駆動部106とを備える。また、表示装置100は、例えば、制御部図示せずや、ROMReadOnlyMemory。図示せず、RAMRandomAccessMemory。図示せず、放送局などから送信される画像信号を受信する受信部図示せず、記憶部図示せず、ユーザが操作可能な操作部図示せず、外部装置図示せずと通信を行うための通信部図示せずなどを備えてもよい。表示装置100は、例えば、データの伝送路としてのバスbusにより上記各構成要素間を接続する。ここで、制御部図示せずは、例えば、MPUMicroProcessingUnitや、各種処理回路などで構成され、表示装置100全体を制御する。また、制御部図示せずは、走査駆動部104とデータ駆動部106とを制御するタイミングコントローラの役目を果たしてもよい。ROM図示せずは、制御部図示せずが使用するプログラムや演算パラメータなどの制御用データを記憶する。RAM図示せずは、制御部図示せずにより実行されるプログラムなどを一時的に記憶する。記憶部図示せずは、例えば、画像データや、アプリケーションなど様々なデータを記憶する。記憶部図示せずとしては、例えば、ハードディスクHardDiskなどの磁気記録媒体や、EEPROMElectricallyErasableandProgrammableReadOnlyMemory、フラッシュメモリflashmemoryなどの不揮発性メモリnonvolatilememoryなどが挙げられる。また、記憶部図示せずは、表示装置100から着脱可能であってもよい。操作部図示せずとしては、例えば、ボタン、方向キー、あるいは、これらの組み合わせなどが挙げられる。また、表示装置100は、例えば、表示装置100の外部装置としての操作入力デバイス例えば、キーボードやマウスなどと接続することもできる。通信部図示せずは、ネットワークを介してあるいは、直接的に、外部装置と無線/有線で通信を行う。ここで、通信部図示せずとしては、例えば、通信アンテナおよびRFRadioFrequency回路無線通信や、IEEE802.15.1ポートおよび送受信回路無線通信、IEEE802.11bポートおよび送受信回路無線通信、あるいはLANLocalAreaNetwork端子および送受信回路有線通信などが挙げられる。また、本発明の実施形態に係るネットワークとしては、例えば、LANなどの有線ネットワーク、無線LANWLAN;WirelessLocalAreaNetworkや基地局を介した無線WANWWAN;WirelessWideAreaNetworkなどの無線ネットワーク、あるいは、TCP/IPTransmissionControlProtocolInternetProtocolなどの通信プロトコルを用いたインターネットなどが挙げられる。表示パネル102は、マトリクス状行列状に配置されるデータ線および走査線と、データ線および走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素PIXとを備える。例えば、SD解像度の画像を表示する表示パネル102は、少なくとも640×480=307200データ線×走査線の画素を有し、カラー表示のために当該画素がR、G、Bのサブピクセルからなる場合には、640×480×3=921600データ線×走査線×サブピクセルの数のサブピクセルを有する。同様に、例えば、HD解像度の画像を表示する表示部は、1920×1080の画素を有し、カラー表示の場合には、1920×1080×3のサブピクセルを有する。また、表示パネル114を構成する各画素は、例えば、上述した第1の実施形態に係る画素回路変形例も含むや、第2の実施形態に係る画素回路変形例も含むで構成される。走査駆動部104は、走査線に走査信号Scan1、...、Scannを印加する。ここで、走査駆動部104は、例えば、タイミングコントローラの役目を果たす制御部図示せずから伝達される制御信号に基づいて、各走査線へと走査信号を印加する。データ駆動部106は、データ信号Vdata、または、電源電圧ELVDD第2電源電圧を、データ線に印加する。より具体的には、データ駆動部106は、例えば図2、図5に示すように、1フレーム期間における非発光期間には、データ信号をデータ線に印加し、1フレーム期間における発光期間には、電源電圧ELVDD第2電源電圧をデータ線に印加する。ここで、データ駆動部106は、例えば、タイミングコントローラの役目を果たす制御部図示せずから伝達される制御信号に基づいて、データ信号Vdata、または、電源電圧ELVDDを、各データ線に印加する。第1の実施形態に係る表示装置100は、例えば図6に示す構成を有する。ここで、表示パネル102の画素を構成する画素回路は、例えば、図1に示す構成や、図5に示す構成を有し、各画素回路は、各フレーム期間において、図2や図5に示す各種信号にしたがって動作する。図2や図5に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置100では、1フレーム期間における非発光期間1フレーム期間における前半部分において、表示パネル102を構成する全ての画素の初期化、閾値補正、およびデータ書き込みが線順次的に行われる。また、図2や図5に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置100では、1フレーム期間における発光期間1フレーム期間における後半部分において、表示パネル102を構成する全ての画素が同期して発光する。つまり、図2や図5に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合には、表示装置100では、表示パネル102を構成する画素回路それぞれにおける非発光期間と、表示パネル102を構成する画素回路それぞれにおける発光期間とが、それぞれ同期することとなる。以下では、本発明の実施形態に係る表示装置における、表示パネル102を構成する画素回路それぞれにおける非発光期間と発光期間とを、それぞれ同期させる駆動方法を用いた駆動モードを、第1駆動モードと示す場合がある。ここで、本発明の実施形態に係る第1駆動モードは、いわゆるSimultaneous駆動に該当する。ここで、表示装置100が、第1駆動モードで駆動する場合における利点は、発光素子有機EL素子の発光期間と非発光期間とを、時分割的に分離することができることにある。よって、表示装置100が、第1駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。図7は、本発明の実施形態に係る表示装置100が第1駆動モードで駆動する場合における利点を説明するための説明図である。ここで、図7は、データ駆動部106が、立体画像を構成する右目用の画像を示すデータ信号と、立体画像を構成する左目用の画像を示すデータ信号とを、1フレーム期間ごとに交互に印加する場合における、表示画面の表示の状態を示している。nフレーム期間図7に示すframenの非発光期間では、表示パネル102を構成する全ての画素の初期化、閾値補正、および右目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。nフレーム期間の非発光期間において、各画素の発光素子は非発光状態であり、表示パネル102の表示画面の表示は、黒表示と等価である。また、nフレーム期間の発光期間では、各画素の発光素子が、右目用の画像を示すデータ信号に対応して発光する。よって、nフレーム期間の発光期間では、右目用の画像が表示画面に表示される。次に、n1フレーム期間図7に示すframen1の非発光期間では、表示パネル102を構成する全ての画素の初期化、閾値補正、および左目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。上記のように、n1フレーム期間の非発光期間では、表示パネル102の表示画面の表示は、黒表示と等価となる。また、n1フレーム期間の発光期間では、各画素の発光素子が、左目用の画像を示すデータ信号に対応して発光する。よって、n1フレーム期間の発光期間では、左目用の画像が表示画面に表示される。図7に示すように、表示装置100が第1駆動モードで駆動する場合には、右目用の画像が表示される期間と、左目用の画像が表示される期間との間に、黒を表示させる期間を容易に挿入することが可能である。したがって、表示装置100が第1駆動モードで駆動することによって、クロストークの少ない立体画像を表示画面に表示させることができる。なお、上記では、表示装置100が立体画像を表示画面に表示させる場合を例に挙げて、表示装置100が第1駆動モードで駆動する場合における利点を説明したが、第1の実施形態に係る表示装置100が第1駆動モードで駆動することによって、立体画像ではない平面画像を表示させることができることは、言うまでもない。以上のように、本発明の第1の実施形態に係る表示装置100は、表示パネルを102を構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第1の実施形態に係る表示装置100は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置100は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。また、第1の実施形態に係る表示装置100は、Simultaneous駆動に該当する第1駆動モードで駆動することによって、発光素子有機EL素子の発光期間と非発光期間とを、時分割的に分離することが可能である。したがって、表示装置100は、第1駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。[II]第2の実施形態に係る表示装置なお、本発明の実施形態に係る表示装置の構成は、図6に示す構成に限られない。例えば、本発明の実施形態に係る表示装置が備える表示パネル表示部は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第1データ信号が印加される第1データ線と、第2データ信号が印加される第2データ線とを有していてもよい。第1データ線と第2データ線とを有する場合には、画素回路を構成するトランジスタM1第1トランジスタ。駆動トランジスタの第1端子は、第1データ線または第2データ線のいずれか一方のデータ線に接続される。図8は、本発明の第2の実施形態に係る表示装置の構成の一例を説明するための説明図である。ここで、図8は、第2の実施形態に係る表示装置以下、表示装置200と示す場合がある。が備える表示パネルの構成の一例を示している。なお、図8では、表示装置200が備える他の構成については、基本的に図6に示す第1の実施形態に係る表示装置100と同様の構成をとることが可能であることから省略している。また、図8では、図6において示していた電源線は省略している。図8に示すように、第2の実施形態に係る表示パネルは、マトリクス状に配置される画素回路の各列に対応するデータ線として、第1データ線DT1と、第2データ線DT2とを有する。また、図8では、第2の実施形態に係る表示パネルを構成する奇数行の画素回路が、第1データ線DT1に接続され、第2の実施形態に係る表示パネルを構成する偶数行の画素回路が、第2データ線DT2に接続されている例を示している。なお、本発明の第2の実施形態に係る表示パネルの構成は、図8に示す構成に限られない。例えば、第2の実施形態に係る表示パネルを構成する奇数行の画素回路が、第2データ線DT2に接続され、第2の実施形態に係る表示パネルを構成する偶数行の画素回路が、第1データ線DT1に接続されていてもよい。また、第2の実施形態に係る表示パネルでは、例えば、任意の位置にある画素回路が、第1データ線DT1または第2データ線DT2のいずれか一方のデータ線に接続される構成をとることが可能である。図9は、図8に示す第2の実施形態に係る表示パネルを構成する画素回路の一例を示す説明図である。ここで、図9は、図8に示す第2の実施形態に係る表示パネルを構成する一部の画素PIX1、PIX2、PIX3の構成の一例を示している。図9に示すように、画素PIX1、PIX2、PIX3それぞれは、図1に示す第1の実施形態に係る画素回路と同一の構成を有している。また、画素PIX1、PIX3を構成するトランジスタM1駆動トランジスタの第1端子は、第1データ線DT1に接続され、また、画素PIX2を構成するトランジスタM1駆動トランジスタの第1端子は、第2データ線DT2に接続されている。なお、第2の実施形態に係る表示パネルを構成する画素回路の構成は、図9に示す構成に限られない。例えば、本発明の第2の実施形態に係る表示パネルは、図3に示す第1の実施形態の変形例に係る画素回路や、図4に示す第2の実施形態に係る画素回路、第2の実施形態の変形例に係る画素回路によって、各画素を構成してもよい。次に、図9に示す第2の実施形態に係る表示装置200の表示パネルを構成する画素回路の動作について説明する。図10は、本発明の第2の実施形態に係る表示装置200における画素回路の動作の一例を説明するための説明図である。期間1において走査信号Scann-3がローレベルとなると、画素PIX1のトランジスタM4がオンすることによって、画素PIX1のトランジスタM1のゲート端子の電位は、電圧Vintの電位に初期化される。次に、第2期間では、走査信号Scann-2がローレベルとなって画素PIX1のトランジスタM2がオンすることによって、データ線DT1に印加されているデータ信号Vdata1が、画素PIX1のトランジスタM1、および画素PIX1のトランジスタM2を介して、画素PIX1のトランジスタM1のゲート端子図10に示すA点に印加される。このとき、画素PIX1のトランジスタM1と画素PIX1のトランジスタM2との接続関係をみると、画素PIX1のトランジスタM1のゲート端子と第2端子は、ダイオード接続された状態となる。よって、画素PIX1のトランジスタM1のゲート端子には、下記の数式13に示す電圧VgateA点が書き込まれ、当該電圧に対応する電荷が、画素PIX1の容量素子C1に保持される。ここで、数式13に示すVgateA点は、画素PIX1のトランジスタM1のゲート端子に書き込まれる電圧を示しており、数式13に示すVdata1は、データ信号Vdata1が示す電圧を示している。また、数式13に示すVthPIX1は、画素PIX1のトランジスタM1が導通する電圧の閾値を示す、閾値電圧である。VgateA点=Vdata1-VthPIX1数式13ここで、図9に示す画素PIX1の画素回路では、トランジスタM1駆動トランジスタがデータ線DT1に直接接続されている。しかしながら、非発光期間ではトランジスタM3がオフであるので、データ信号Vdata1に対応する電流は、発光素子D1には流れず、また、トランジスタM2がオンとならない限り、トランジスタのM1のゲート端子の電位が更新されることはない。つまり、画素PIX1では、各フレームにおいて、非発光期間の期間2にトランジスタM2がオンすることによって、データ信号が示す画像が更新される。また、第2期間では、走査信号Scann-2がローレベルとなって画素PIX2のトランジスタM4がオンすることによって、画素PIX2のトランジスタM1のゲート端子の電位は、電圧Vintの電位に初期化される。次に期間3では、走査信号Scann-1がローレベルとなって画素PIX2のトランジスタM2がオンすることによって、データ線DT2に印加されているデータ信号Vdata2が、画素PIX2のトランジスタM1、および画素PIX2のトランジスタM2を介して、画素PIX2のトランジスタM1のゲート端子図10に示すB点に印加される。よって、画素PIX2のトランジスタM1のゲート端子には、上記数式13と同様の計算により導出される電圧VgateB点が書き込まれ、当該電圧に対応する電荷が、画素PIX2の容量素子C1に保持される。また、第3期間では、走査信号Scann-1がローレベルとなって画素PIX3のトランジスタM4がオンすることによって、画素PIX3のトランジスタM1のゲート端子の電位は、電圧Vintの電位に初期化される。次に期間4では、走査信号Scannがローレベルとなって画素PIX3のトランジスタM2がオンすることによって、データ線DT1に印加されているデータ信号Vdata3が、画素PIX3のトランジスタM1、および画素PIX3のトランジスタM2を介して、画素PIX3のトランジスタM1のゲート端子図10に示すC点に印加される。よって、画素PIX3のトランジスタM1のゲート端子には、上記数式13と同様の計算により導出される電圧VgateC点が書き込まれ、当該電圧に対応する電荷が、画素PIX3の容量素子C1に保持される。同様に、図8に示す画素PIX4、PIX5に対応する画素回路においても、図9に示す各種信号に応じて、初期化、データ書き込みが順次行われる。再度期間3を参照すると、期間3では、発光制御信号EMn-2がローレベルとなり、画素PIX1のトランジスタM3がオンとなる。また、期間3では、第2電源電圧ELVDDがデータ線DT1に印加され、データ線DT1の電位は、第2電源電圧ELVDDの電位に保持される。このとき、画素PIX1の容量素子C1の両端の電圧は、画素PIX1のトランジスタM1のゲート端子-第1端子ソース端子間の電圧Vgsと等しくなる。よって、画素PIX1の容量素子C1に保持された電圧によりバイアスされた電流が、データ線DT1から画素PIX1のトランジスタM1、および画素PIX1のトランジスタM3を通して、画素PIX1の発光素子D1に供給される。ここで、画素PIX1のトランジスタM1に流れる電流は、上述した図11に示す従来の画素回路のトランジスタ11に流れる電流と同様に、飽和状態では下記の数式14で表される。ここで、数式14に示すβは、画素PIX1のトランジスタM1のサイズなどにより決定される係数であり、数式14に示すVgsは、画素PIX1のトランジスタM1のゲート端子-第1端子ソース端子間の電圧である。また、数式14に示すVthは、画素PIX1のトランジスタM1の閾値電圧である。I=βVgs-Vth2数式14また、数式14に示す電圧Vgsは、下記の数式15で表される。Vgs=ELVDD-Vdata1-Vth数式15よって、数式14、数式15より、画素PIX1の発光素子D1に流れる電流は、下記の数式16で表される。I=βELVDD-Vdata1Vth-Vth2=βELVDD-Vdata12数式16数式16に示すように、画素PIX1のトランジスタM1の閾値電圧Vthは相殺されている。つまり、画素PIX1の発光素子D1に流れる電流は、画素PIX1のトランジスタM1の閾値電圧Vthには依存しない。よって、第2の実施形態に係る表示装置200では、例えば図10に示す各種信号による動作によって、画素PIX1のトランジスタM1における閾値電圧Vthばらつきが補償され、データ信号Vdata1によって画素PIX1の発光素子D1に流れる電流量が制御される。また、他の画素PIX2、PIX3、...においても、上記画素PIX1と同様に、トランジスタM1駆動トランジスタの閾値電圧Vthばらつきが補償され、データ信号Vdata2、Vdata3、...によって画素PIX2、PIX3、...それぞれの発光素子D1に流れる電流量が制御される。ここで、再度画素PIX1に着目すると、期間4において発光制御信号EMn-2がハイレベルとなって画素PIX1のトランジスタM3がオフすることから、画素PIX1の発光素子D1に流れる電流が遮断され、画素PIX1における発光が停止する。また、上述したように、画素PIX1における発光が停止されている期間4では、画素PIX3においてデータの書き込みが行われる。次に、期間5では、発光制御信号EMn-2がローレベルとなって画素PIX1のトランジスタM3がオンすることから、画素PIX1において再度発光が開始される。図10の第1データ線DT1、第2データ線DT2の波形に示すように、第2の実施形態に係る表示装置が備えるデータ駆動部は、1水平走査期間1H期間ごとに、データ信号または第2データ線DT2に電源電圧ELVDD第1レベルの電位の電源電圧を第1データ線DT1に印加する。そして、第2の実施形態に係る表示装置が備えるデータ駆動部は、第1データ線DT1へのデータ信号の印加と同期して、第2データ線DT2に電源電圧ELVDD第1レベルの電位の電源電圧を印加し、また、第1データ線DT1への電源電圧ELVDDの印加と同期して、第2データ線DT2にデータ信号を印加している。つまり、図10に示す駆動方法によって駆動される場合、第2の実施形態に係る表示装置200では、第1データ線DT1と第2データ線DT2とにおいて、データ信号が印加される期間すなわち、非発光期間と、電源電圧ELVDDが印加される期間すなわち、発光期間とが交互に繰り返されている。また、図10に示す駆動方法によって駆動される場合、第2の実施形態に係る表示装置200では、各画素の初期化、閾値補正、データ書き込みが完了した後は、1水平走査期間に相当する期間ごとに、各画素で発光と非発光が繰り返される。以下では、例えば図10に示すような、1水平走査期間ごとに各画素において発光と非発光とを繰り返させる駆動方法を用いた駆動モードを、第2駆動モードと示す場合がある。ここで、本発明の実施形態に係る第2駆動モードは、いわゆるduty駆動に該当する。また、本発明の実施形態に係る第2駆動モードで駆動する場合、表示装置200では、画素の初期化、閾値補正、データ書き込み、発光または非発光が全て線順次的に行われる。つまり、本発明の実施形態に係る第2駆動モードは、いわゆるProgressive駆動であるともいえる。本発明の実施形態に係る第2駆動モードで駆動する場合には、表示装置200は、上述した本発明の実施形態に係る第1駆動モードで駆動する場合いわゆるSimulataneous駆動で駆動する場合のように、1フレーム期間中において、非発光期間初期化、閾値補正、およびデータ書き込みを行う期間と、発光期間とを時分割的に分離する必要はない。よって、第2駆動モードで駆動する場合には、表示装置200は、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができるので、低周波駆動が可能となる。また、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができることによって、表示装置200は、例えば、補正精度の向上や書き込み不足の解消を図ることができる。以上のように、本発明の第2の実施形態に係る表示装置200は、表示パネルを構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第2の実施形態に係る表示装置200は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置200は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。また、第2の実施形態に係る表示装置200は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第1データ線DT1と、第2データ線DT2との2本のデータ線を有する点が、第1の実施形態に係る表示装置100と異なっているが、表示パネルを構成する画素回路の構成は、同一の構成をとることが可能である。つまり、表示装置200は、第1の実施形態に係る表示装置100と同様に、第1駆動モードいわゆる、Simulataneous駆動によって、駆動することもできる。よって、表示装置200は、例えば、上述したように第2駆動モードいわゆるProgressive駆動により駆動してもよいし、または、第1駆動モードいわゆる、Simulataneous駆動により駆動してもよい。第1駆動モードで駆動する場合、表示装置200が備えるデータ駆動部は、例えば、第1データ線DT1へのデータ信号の印加と同期して、第2データ線DT2にデータ信号を印加する。また、第1駆動モードで駆動する場合、表示装置200が備えるデータ駆動部は、例えば、第1データ線DT1への電源電圧ELVDD第1レベルの電位の電源電圧の印加と同期して、第2データ線DT2に電源電圧ELVDDを印加する。また、表示装置200は、第1駆動モードいわゆる、Simulataneous駆動による駆動と、第2駆動モードいわゆるProgressive駆動による駆動とを、切り替えることも可能である。より具体的には、表示装置200が備えるデータ駆動部は、例えば、伝達される切替信号に基づいて、第1駆動モードと第2駆動モードとを切り替える。ここで、本発明の実施形態に係る切替信号は、例えば、制御部図示せずから伝達される。制御部図示せずは、例えば、ユーザ操作に基づいてユーザ操作により指定された駆動モードを示す切替信号を生成し、生成した切替信号をデータ駆動部に伝達する。ここで、切替信号は、例えば、ハイレベルまたはローレベルによって駆動モードを示すが、本実施形態に係る切替信号は、上記に限られない。また、制御部図示せずは、例えば、表示画面に表示させる画像を示す画像信号に基づいて、切替信号を生成してもよい。上述したように、本発明の実施形態に係る第1駆動モードいわゆる、Simulataneous駆動で駆動することによって、本発明の実施形態に係る表示装置は、クロストークの少ない立体画像を表示画面に表示させることができる。また、平面画像を表示する場合には、一般的に、Progressive駆動が用いられている。よって、例えば、画像信号が立体画像を示す画像信号である場合には、制御部図示せずは、第1駆動モードいわゆる、Simulataneous駆動を示す切替信号を生成する。また、例えば、画像信号が平面画像を示す画像信号である場合には、制御部図示せずは、第2駆動モードいわゆるProgressive駆動を示す切替信号を生成する。例えば、立体画像を表示画面に表示する場合には第1駆動モードいわゆる、Simulataneous駆動により駆動し、平面画像を表示画面に表示する場合には第2駆動モードいわゆるProgressive駆動により駆動することによって、第2の実施形態に係る表示装置200は、2D表示、3D表示それぞれにより適した駆動方法を用いて、表示画面に画像を表示することができる。上記では、本発明の実施形態として表示装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話やスマートフォンなどの通信装置や、PCPersonalComputerなどのコンピュータ、デジタルカメラデジタルスチルカメラ/デジタルビデオカメラなどの撮像装置、ゲーム機、テレビジョン受像機など、表示デバイスとして有機ELディスプレイが用いられる様々な機器に適用することができる。以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。