データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、前記バイアス電圧源と前記終端抵抗との間に接続されている第1のスイッチと、を含むAC結合部と、テストモード時に前記AC結合部の前記バイアス電圧源と前記終端抵抗との接続を、前記第1のスイッチにより遮断する制御回路と、を備えることを特徴とする半導体装置。前記制御回路は、半導体装置のDCテストの実施時には、前記第1のスイッチをオフし、半導体装置の通常動作モード時及び半導体装置のACテストの実施時には、前記第1のスイッチをオンする請求項1の半導体装置。前記AC結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第1の抵抗と、一端が、前記接続ノード及び前記第1の抵抗と接続されている第2の抵抗と、第1の電圧源と前記第1の抵抗の間に配置される第2のスイッチと、前記第2の抵抗の両端に接続される第3のスイッチと、を含んで構成され、前記制御回路は、DCテストを実施する際に前記第2のスイッチをオンすると共に、前記メインドライバから出力するデータ信号の論理レベルに応じて前記第3のスイッチのオンオフを決定する請求項1又は2の半導体装置。前記AC結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第3の抵抗と、第1の電源と前記第3の抵抗の間に直列に配置される第4の抵抗と、前記第4の抵抗の両端に接続される第4のスイッチと、前記第3の抵抗の他の一端と接続される第1のMOSトランジスタと、を含んで構成され、さらに、前記第1のMOSトランジスタとカレントミラー回路を構成する第2のMOSトランジスタを含む基準電流生成部を備え、前記制御回路は、DCテストを実施する際に前記メインドライバから出力するデータ信号の論理レベルに応じて前記第4のスイッチのオンオフを決定する請求項1又は2の半導体装置。データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、を含むAC結合部と、を備える半導体装置のテスト方法であって、DCテストの実施の際に、前記データ信号のデータレートを、前記コンデンサと前記終端抵抗から決定される時定数よりも長く設定する工程と、前記データ信号が、DCテストの測定の対象となっている論理レベルに遷移した際に、前記バイアス電圧源と前記終端抵抗との接続を遮断する工程と、を含むことを特徴とする半導体装置のテスト方法。なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。ノイズに対する耐性等を考慮すると、通信データ等は差動構成で送受信されることが多い。そのため、出力側の半導体装置では、その内部回路で生成された信号を受け付けるプリドライバと差動対から構成されるメインドライバの間にAC結合部を備えることが多い。AC結合部は、AC成分を抽出し、メインドライバに供給する。さらに、AC結合部をレベルシフタとして動作させ、異なる電源電圧で動作する半導体装置間の接続を可能にすることがある。AC結合部を利用したレベルシフタであれば、電源電圧の変換に伴う消費電力を減少させることができるためである。しかし、AC結合部を含む半導体装置のDCテストの実施には問題がある。半導体装置は内部回路で生成した信号をプリドライバで受け付け、AC結合部でAC成分を抽出し、メインドライバを経由して、出力端子からデータを出力する。その際に、AC結合部にはコンデンサが含まれるため、DCパスが消滅してしまう。DCパスが存在しないと、半導体装置の出力端子では、その振幅を維持することができず、正常なDCテストを実施することができない。そこで、AC結合部に含まれるコンデンサにスイッチを設け、DCテスト時にスイッチをオンし、DCパスを確保する対策が、発明者らにより検討された。しかし、このような対策では、信号を伝達するノードにおける寄生容量が増加し、高い周波数を持つ信号の品質が劣化し、ACテストの実施に支障が生じる。なお、DCパスが存在しない場合に、半導体装置の出力端子で振幅を維持できない理由、及び、コンデンサを追加することによってDCパスを確保する対策ではACテストの実施に支障が生じる理由、については後述する。そのため、データ信号ラインにAC結合部が含まれる出力回路を備える半導体装置であって、DCテストを可能にする半導体装置及びそのテスト方法が、望まれる。本発明の第1の視点によれば、データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、前記バイアス電圧源と前記終端抵抗との間に接続されている第1のスイッチと、を含むAC結合部と、テストモード時に前記AC結合部の前記バイアス電圧源と前記終端抵抗との接続を、前記第1のスイッチにより遮断する制御回路と、を備える半導体装置が提供される。本発明の第2の視点によれば、データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、を含むAC結合部と、を備える半導体装置のテスト方法であって、DCテストの実施の際に、前記データ信号のデータレートを、前記コンデンサと前記終端抵抗から決定される時定数よりも長く設定する工程と、前記データ信号が、DCテストの測定の対象となっている論理レベルに遷移した際に、前記バイアス電圧源と前記終端抵抗との接続を遮断する工程と、を含む半導体装置のテスト方法が提供される。本発明の各視点によれば、データ信号ラインにAC結合部が含まれる出力回路を備える半導体装置であって、DCテストを可能にする半導体装置及びそのテスト方法が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、データ信号ラインにAC結合部が含まれる出力回路を備える半導体装置のDCテストの実施には問題がある。そのため、データ信号ラインにAC結合部が含まれる出力回路を備える半導体装置であって、DCテストを可能にする半導体装置が、望まれる。そこで、一例として図1に示す半導体装置100を提供する。図1に示す半導体装置100は、データ信号を外部に出力するメインドライバ101と、データ信号が伝達する配線と接続されているコンデンサCと、一端がコンデンサCと接続され、他の一端がバイアス電圧源に接続されている終端抵抗RTと、バイアス電圧源と終端抵抗RTとの間に接続されている第1のスイッチSWと、を含むAC結合部102と、テストモード時にAC結合部102のバイアス電圧源と終端抵抗RTとの接続を、第1のスイッチSWにより遮断する制御回路103と、を備える。制御回路103は、DCテストを実施する際には、第1のスイッチSWを使用して、バイアス電圧源と終端抵抗RTとの接続を遮断する。その結果、コンデンサCの容量値と終端抵抗RTの抵抗値から定まるAC結合部102の時定数が大きくなる。時定数が大きくなれば、データ信号が変化してから電圧が収束するまでの時間が長くなる。そこで、メインドライバ101から出力されるデータ信号の振幅が一定の電圧に収束する前にDC測定を実施するDCテストを行う。以上のとおり、データ信号ラインにAC結合部102が含まれる半導体装置100であっても、DCテストの実施が可能である。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記制御回路は、半導体装置のDCテストの実施時には、前記第1のスイッチをオフし、半導体装置の通常動作モード時及び半導体装置のACテストの実施時には、前記第1のスイッチをオンすることが好ましい。[形態3]前記AC結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第1の抵抗と、一端が、前記接続ノード及び前記第1の抵抗と接続されている第2の抵抗と、第1の電圧源と前記第1の抵抗の間に配置される第2のスイッチと、前記第2の抵抗の両端に接続される第3のスイッチと、を含んで構成され、前記制御回路は、DCテストを実施する際に前記第2のスイッチをオンすると共に、前記メインドライバから出力するデータ信号の論理レベルに応じて前記第3のスイッチのオンオフを決定することが好ましい。[形態4]前記AC結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第3の抵抗と、第1の電源と前記第3の抵抗の間に直列に配置される第4の抵抗と、前記第4の抵抗の両端に接続される第4のスイッチと、前記第3の抵抗の他の一端と接続される第1のMOSトランジスタと、を含んで構成され、さらに、前記第1のMOSトランジスタとカレントミラー回路を構成する第2のMOSトランジスタを含む基準電流生成部を備え、前記制御回路は、DCテストを実施する際に前記メインドライバから出力するデータ信号の論理レベルに応じて前記第4のスイッチのオンオフを決定することが好ましい。[形態5]上記第2の視点に係る半導体装置のテスト方法のとおりである。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。初めに、AC結合部を含む半導体装置1について説明する。図2は、半導体装置1を含んで構成されるテストシステムの一例を示す図である。図2に示すテストシステムは、半導体装置1と、テスタ2と、テストボード3から構成されている。半導体装置1は、テストボード3を介してテスタ2に接続されている。より具体的には、半導体装置1の出力端子TXP及びTXNから出力される信号をテスタ2に含まれるテスタCH51及び52と、PMUPowerManagementUnit53及び54で受け付け、DCテストを行う。半導体装置1には、プリドライバ10と、AC結合部20と、メインドライバ30と、バイアス回路40と、が含まれている。プリドライバ10は電圧VDDD領域に、メインドライバ30は電圧VDDIO1領域に、それぞれ配置される。AC結合部20は、電圧VDDD領域と電圧VDDIO1領域の境界に配置される。プリドライバ10には、出力端子TXP及びTXNから出力する差動信号を生成するためのメイン信号及びポスト信号が入力される。なお、ポスト信号とは、メイン信号を1ビットシフト遅延させた信号である。このメイン信号及びポスト信号を使って、出力データの論理が変化した時は振幅を強調して出力し、出力データの論理が遷移しない時は振幅を減衰させて出力するエンファシス機能を実現する。バイアス回路40は、AC結合部20に電圧VTT1を供給するバイアス電圧を供給する。図3は、半導体装置1の内部構成の一例を示す図である。プリドライバ10には、バッファB01~B04が含まれている。バッファB01~B04は、それぞれ半導体装置1の内部回路に接続されたノードS01~S04から信号メイン信号及びポスト信号を受け付け、ノードS11~S14に出力する。バッファB01~B04は、CMOSバッファであって、SOXシングルオキサイド構造トランジスタにより構成されることが好ましい。AC結合部20には、コンデンサC01~C04と終端抵抗RT01~RT04が含まれている。コンデンサC01~C04は、AC結合容量である。AC結合部20では、ノードS11~S14の信号からAC成分を抽出すると共に、終端抵抗RT01~RT04によりレベルシフトを施し、メインドライバ30に出力する。メインドライバ30には、Nチャンネル型MOSトランジスタN01~N04と、定電流源CI01及びCI02が含まれている。Nチャンネル型MOSトランジスタN01及びN02によりメイン信号用の差動対を構成し、Nチャンネル型MOSトランジスタN03及びN04によりポスト信号用の差動対を構成する。Nチャンネル型MOSトランジスタN01~N04には、MOXマルチオキサイド構造トランジスタを用いることが好ましい。メイン信号及びポスト信号を用いることで、メインドライバ30からは、4種類のレベルが出力可能である。メインドライバ30は、AC結合部20が出力する信号を受け付け、出力端子TXPから非反転信号を、出力端子TXNから反転信号を、それぞれ出力する。テスタ2には、PMU53及び54が含まれ、それぞれ負荷抵抗RL01及びRL02と接続されている。ここで、図3に示す半導体装置1のDCテストを行うと、データ信号ラインにDCパスが存在しないため、DCテストが行うことができない場合がある。図4は、半導体装置1に対してDCテストを実施する際の波形の一例を示す図である。図4aは、DCテストを実施した際に、出力端子TXP及びTXNから出力される値の期待値を示す図である。図4aでは、タイミング1の時点でDCテストのパターン走行を停止している。図4bは、テスタ2で観測できる出力端子TXP及びTXNの波形を示す図である。時刻T1において、DCテストのパターン走行が停止している。テスタ2は、T1~T2の間、出力端子TXP及びTXNの測定を行わず、待機する。その後、T2~T3の間に出力端子TXP及びTXNのDC測定を実施する。ここで、AC結合部20が存在しなければ、データ信号ライン上にDCパスが存在するため、出力端子TXP及びTXNは、その振幅を維持することが可能である図4b中段。つまり、テスタ2でのDCテストの実施が可能である。一方、AC結合部20が存在すると、データ信号ライン上にDCパスが存在せず、出力端子TXP及びTXNは、その振幅を維持することができない図4b下段。即ち、出力端子TXP及びTXNの電圧は、下記の式1で表される電圧Vcに収束してしまう。なお、VTT2はPMU53及び54に供給する電圧値、rlは負荷抵抗RL01及びRL02の抵抗値、ipは定電流源CI01が供給する電流値、imは定電流源CI02が供給する電流値、である。このように、半導体装置1をテスタ2によって、DCテストすることは不可能である。そこで、発明者らはデータ信号ライン上にAC結合部を備えていてもDCテストが可能な半導体装置4の検討を以下のとおり行った。図5は、半導体装置4を含んで構成されるテストシステムの一例を示す図である。図5において図2と同一構成要素には、同一の符号を表し、その説明を省略する。図2と図5の相違点は、テスタ2aに含まれるテスタCHドライバ55から制御信号SELを出力し、入力バッファ50を介して、AC結合部21が制御信号SELを受け付ける点である。図5に示すテストシステムは、制御信号SELを用いることで、AC結合部21の動作を通常動作モードとテストモードの切り替えが可能である。図6は、半導体装置4の内部構成の一例を示す図である。図6において図3と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置1と半導体装置4の相違点は、AC結合部21において、スイッチSW01~SW04を追加している点である。半導体装置4のAC結合部21では、コンデンサC01~C04の両端にスイッチSW01~SW04を接続し、それぞれのスイッチをオンすることで、DCパスを設けている。即ち、半導体装置4のDCテストの際には、スイッチSW01~SW04を制御信号SELに基づきオンする。その結果、データ信号ライン上にDCパスが形成され、テスタ2aによるDCテストが実施できる。しかし、スイッチを追加する対策では、ACテストの実施時に問題が起きる。即ち、半導体装置1及び4におけるACテストの際には、その内部回路からノードS01~S04に対して高速な高い周期の信号が供給される。従って、ノードS01~S04及びノードS11~S14の電圧変化も高速であることが求められる。ここで、半導体装置4にはスイッチSW01~SW04を追加しているため、それぞれのノードに対する寄生容量が増加してしまう。寄生容量の増加は、それぞれのノードを伝達する信号を劣化させる要因となり得る。さらには、電圧VDDDの供給を受けるプリドライバ10と電圧VTT1の供給を受けるAC結合部21が異なる電源領域に含まれる場合には電圧VDDDと電圧VTT1が異なる場合には、スイッチSW01~SW04が全てオンしている際に、ノードS01~S04の電位が電圧VDDDの供給を受ける半導体素子例えば、トランジスタの絶対最大定格を超えることも想定される。この場合には、回路の劣化及び破壊の可能性がある。[第1の実施形態]続いて、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図7は、本実施形態に係る半導体装置5を含んで構成されるテストシステムの一例を示す図である。図7において図5と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置4及び5の相違点は、AC結合部21に代えてAC結合部22を備える点である。図8は、本実施形態に係る半導体装置5の内部構成の一例を示す図である。図8において図6と同一構成要素には、同一の符号を表し、その説明を省略する。AC結合部22には、Pチャンネル型MOSトランジスタP01~P04が含まれおり、バイアス回路40から供給されるDCバイアスの遮断が可能である。なお、Pチャンネル型MOSトランジスタP01~P04は、MOXトランジスタを使用することが好ましい。Pチャンネル型MOSトランジスタP01~P04のゲートには、制御信号SELが接続される。次に、本実施形態に係る半導体装置5の動作について説明する。図9は、半導体装置5の通常動作モードにおける動作の一例を示す図である。なお、以降の説明において、0はLレベルの出力、1はHレベルの出力を意味するものとする。さらに、出力端子TXP及びTXNの出力電圧のうち、Lレベルが強調された出力をLE、Hレベルが強調された出力をHEと表記する。通常動作モード時は、制御信号SELはLレベルに設定される。制御信号SELがLレベルに設定されるため、Pチャンネル型MOSトランジスタP01~P04はオンし導通し、ノードS21~S24のDC動作点は電圧VTT1に維持される。従って、ノードS21~S24は、DC動作点である電圧VTT1に、コンデンサC01~C04を介して入力される信号AC成分を加算した電位となる。さらに、バッファB01~B04の出力インピーダンスが、終端抵抗RT01~RT04の抵抗値に対して十分低ければ、AC成分の振幅は電圧VDDDとなる。ここで、コンデンサC01~C04の容量値と終端抵抗RT01~RT04の抵抗値から定まる時定数以上の時間でテストパターンを変化させ続ければ、ノードS21~S24は中心電圧VTT1、振幅VDDDの動作を安定して行う。即ち、コンデンサC01~C04と終端抵抗RT01~RT04で定まる時定数は、テストパターンのパルス幅よりも極めて大きいため、ノードS21~S24に現れる波形は矩形波となる。なお、コンデンサC01~C04と終端抵抗RT01~RT04で定まる時定数を時定数TRCとして、以下の説明を行う。図10は、半導体装置5のDCテストモードにおける動作の一例を示す図である。図10では、出力端子TXPからHEレベルを出力している際のDCテストを行う場合の波形を示している。他の出力レベルHレベル、LEレベル、Lレベルの出力レベルを測定する際の動作も同様であるので、説明は省略する。ここで、半導体装置に対してDCテストを行う目的は、出力バッファ等の静特性出力電圧や出力電流を確認するためのものであるので、データレートテストパターンの周期の変更とDCテストの結果とは無関係である。そのため、半導体装置5のDCテスト時には、半導体装置5に供給されるテストパターンのデータレートを時定数TRCよりも長く設定することが可能である。データレートを時定数TRCよりも長く設定すると、ノードS21~S24の電位は1データレートの時間内で中心電圧収束電圧VTT1に収束する。即ち、ノードS21~S24における波形は、微分波形となる。従って、ノードS21~S24の電位は、次のテストパターンが供給された際データの変化時には、電圧VTT1電圧VDDD、又は、電圧VTT1-電圧VDDDとなる。一方、制御信号SELを、DC測定を行いたいデータがテストパターンとして供給されたタイミングでLレベルからHレベルに遷移させる時刻T4。制御信号SELがHレベルに設定されることで、Pチャンネル型MOSトランジスタP01~P04は全てオフ非導通;ハイインピーダンスとなる。Pチャンネル型MOSトランジスタP01~P04がオフすることで、AC結合部21の時定数は大きくなり、ノードS21~S24の電位変化は極めて緩やかなものとなる。ここで、ノードS21~S24はメインドライバ30に含まれる差動対と接続されている。図11は、メインドライバ30への供給電圧と出力電圧との関係を示す図である。図11に示すように、メインドライバ30に含まれる差動対に一定値以上の振幅が入力されていれば、差動対を構成するNチャンネル型MOSトランジスタN01~N04は飽和領域で動作し、出力レベルは安定する。但し、メインドライバ30の入力コモンモードは一定にする必要がある。そのため、図10に示す△V以上の振幅が差動対に供給されていれば、メインドライバ30から出力されるレベルは通常動作モード時のレベルと一致する。上述のように、データの変化時には通常動作モードと同様に、ノードS21~S24の電子は電圧VTT1を中心として、電圧VDDDの振幅を持つため、差動対の出力出力端子TXP及びTXNは通常動作モード時の出力と一致する。また、時定数TRCが極めて大きくなっているため、ノードS21~S24はメインドライバ30に含まれる差動対が完全動作する振幅を維持することができる。その結果、テスタ2aにおいて、出力端子TXP及びTXNのDC測定を正常に行うことができる。ここで、テストパターンを停止した後のノードS21~S24の電位は、以下の式2及び3から求めることができる。Hレベル:Lレベル:なお、rt1は終端抵抗RT01の抵抗値、zpswはPチャンネル型MOSトランジスタP01のインピーダンスであって、式2及び3は、ノードS21の電位を求める計算式である。以上のとおり、ノードS21~S24の電位変化は、式2及び3で求めることができるので、メインドライバ30に含まれるNチャンネル型MOSトランジスタN01~N04が飽和領域で動作するのに必要な入力振幅とパターンの供給を停止してからDC測定が行われるまで待機時間を考慮して、Pチャンネル型MOSトランジスタP01~P04のインピーダンスを定めることができる。本実施形態に係る半導体装置5では、テストパターンのデータレートを時定数TRCよりも長く設定し、制御信号SELを、DC測定を行いたいデータが供給されたタイミングでHレベルに設定する。その結果、テスタ2aにおけるDC測定の期間図10における時刻T5~T6の期間、出力端子TXP及びTXNの振幅を維持でき、DCテストを行うことが可能になる。即ち、半導体装置5のデータ信号ライン上にAC結合部が含まれていても、DCテストを実施することができる。なお、半導体装置5を通常動作させる際、又は、半導体装置5のACテストを実施する際には、Pチャンネル型MOSトランジスタP01~P04のオンを維持するものとする。また、半導体装置4とは異なり、データ信号ライン上にスイッチを追加していないので、通常動作モード時の高速動作が阻害されることもない。同時に、異電源領域にまたがるDCパスを設けておらず、各電源領域に含まれるトランジスタの絶対最大定格を超えることはなく、回路の劣化破壊の懸念は生じない。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置6は、テストモード時において、プリドライバ10を動作させずプリドライバ10を介さず、ノードS21~S24に直接、電圧を供給することで、DCテストを実現する。図12は、本実施形態に係る半導体装置6を含んで構成されるテストシステムの一例を示す図である。図12において図7と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置5と6の相違点は、制御回路60を備え、AC結合部23の内部構成が異なる点である。また、テスタ2bから供給される信号と、それを受ける入力バッファ50aも相違する。テスタ2bに含まれるテスタCHドライバ55aは、半導体装置6に対して3ビットのテスト信号TEST[2:0]を供給する。半導体装置6に含まれる制御回路60は、入力バッファ50aを介してテスト信号TEST[2:0]を受け付ける。制御回路60は、2ビットの制御信号SEL[1:0]と4ビットの制御信号RSEL[3:0]をAC結合部23に供給する。図13は、本実施形態に係る半導体装置6の内部構成の一例を示す図である。なお、図13において、テスタ2bの記載は省略している。図13において図8と同一構成要素には、同一の符号を表し、その説明を省略する。図13と図8の相違点は、AC結合部23の内部構成である。AC結合部23には、AC結合終端部231~234が含まれている。AC結合終端部231~234は全て同一の内部構成を有しているが、受け付ける制御信号が異なる。具体的には、制御信号SEL[1:0]は全てのAC結合終端部231~234に供給される。しかし、制御信号RSEL1はAC結合終端部231に、RSEL2はAC結合終端部232に、といったように制御信号RSEL[3:0]は個別のAC結合終端部に供給される。また、AC結合終端部231~234は電圧VTT1及び電圧VDDIO1の電源供給を受け、対応した各ノードS21~S24に接続されると共に、接地電圧VSSに接地される。図14は、AC結合終端部231の内部構成の一例を示す図である。なお、上述のようにAC結合終端部231~234の内部構成は同一のため、AC結合終端部232~234に関する説明は省略する。AC結合終端部231には、Nチャンネル型MOSトランジスタN05及びN06と、Pチャンネル型MOSトランジスタP05及びP06と、抵抗R01~R03と、終端抵抗RT01が含まれている。Pチャンネル型MOSトランジスタP05のソースは電圧VTT1に接続され、ゲートで制御信号SEL0を受け付け、ドレインは終端抵抗RT01に接続されている。Pチャンネル型MOSトランジスタP06のソースは電圧VDDIO1に接続され、ゲートで制御信号SEL1を受け付け、ドレインは抵抗R01に接続されている。終端抵抗RT01の他の一端は、ノードS21に接続されている。Nチャンネル型MOSトランジスタN05のソースは接地され、ゲートで制御信号SEL0を受け付け、ドレインは抵抗R03に接続されている。Nチャンネル型MOSトランジスタN06のソース又はドレインは抵抗R02の一端に接続され、Nチャンネル型MOSトランジスタN06のソース又はドレインの他の一端は抵抗R02の他の一端と接続されている。Nチャンネル型MOSトランジスタN06のゲートで、制御信号RSEL1を受け付ける。Nチャンネル型MOSトランジスタN05及びN06は、抵抗R03を介して接続されている。MOSトランジスタN05、N06、P05及びP06には、MOXトランジスタを用いるのが望ましい。AC結合終端部231は、制御信号SEL[1:0]と制御信号RSEL1の論理レベルの組み合わせによって、各MOSトランジスタにより構成されるスイッチを動作させ、通常動作モード時及びテストモード時におけるノードS21の電位を決定する。また、制御回路60図12参照は、外部から供給されるテスト信号TEST[2:0]に基づいて、制御信号SEL[1:0]と制御信号RSEL[3:0]の論理レベルを決定する。図15は、制御回路60の動作の一例を示す図である。図15から明らかなとおり、制御回路60は、テスト信号TEST2の論理レベルに応じて、半導体装置6の動作を通常動作モード又はテストモードのいずれかに切り替える。テスト信号TEST2がHレベルであれば、制御回路60は半導体装置6を通常動作モードで動作させる。より具体的には、制御信号SEL1に限りHレベルに設定する。すると、AC結合終端部231~234に含まれるPチャンネル型MOSトランジスタP05がオンとなり、他のトランジスタはオフとなる。その結果、ノードS31Pチャンネル型MOSトランジスタP05のドレインと終端抵抗RT01の接続ノード;図14参照の電位は電圧VTT1になる。この状態で、プリドライバ10からデータ信号を出力することで、ノードS21~S24は中心電圧VTT1、振幅VDDDの電位変化することになる。一方、制御回路60は、テスト信号TEST2がHレベルであれば、半導体装置6の動作モードはテストモードであると判断する。さらに、テスト信号TEST[1:0]に応じて、テストモード時に出力端子TXP及びTXNから出力する電圧を決定する。より具体的には、出力端子TXPからHEレベル、出力端子TXNからLEレベルを出力する場合には、テスト1を選択するテスト信号TEST1:0=00に応じて動作する。また、制御回路60は、テストモードが選択されると、制御信号SEL[1:0]=01に設定し、Pチャンネル型MOSトランジスタP05をオフ、Pチャンネル型MOSトランジスタP06をオン、Nチャンネル型MOSトランジスタN05をオン、とする。さらに、テスト信号TEST[1:0]に基づいて、制御信号RSEL[3:0]の論理レベルが定まる。制御信号RSEL[3:0]の論理レベルが定まると、Nチャンネル型MOSトランジスタN06のオンオフが定まる。制御信号RSEL[3:0]の論理レベルは、ノードS31~S34の電圧を決定する。具体的には、RSELnnは0乃至3のいずれかの整数、以下同じ=0であれば、ノードS31~S34の電圧は出力端子TXP及びTXNからHレベルを出力する際の電圧に相当する電圧となる。一方、RSELn=1であれば、ノードS31~S34の電位はLレベルを出力する際の電圧に相当する電圧となる。つまり、制御信号RSEL[3:0]がLレベルであれば、Nチャンネル型MOSトランジスタN06はオフとなり、抵抗R02の存在が有効になる。制御信号RSEL[3:0]がHレベルであれば、Nチャンネル型MOSトランジスタN06はオンし、抵抗R02の存在は無効になる。抵抗R02を有効又は無効に切り替えることで、ノードS31~S34に供給する電圧が切り替わる電圧VDDIO1に対する分圧比が変わる。即ち、プリドライバ10からデータ信号を出力しなければ、ノードS21~S24の電圧は電圧VDDIO1と接地電圧VSS間の電圧を抵抗R01~R03で分圧した電圧とすることができる。従って、半導体装置6では、テストモード時に遷移すると、プリドライバ10からノードS01~S04に対するデータ信号の出力を停止する。図16は、半導体装置6のテストモードにおける動作の一例を示す図である。図16では、図15に示すテスト1の動作を行う場合の波形を示している。テスト1の動作であるので、出力端子TXPからHEレベル、出力端子TXNからLEレベル、に相当する電圧の測定を可能にする。他のテスト動作テスト2~4についても、同様の動作のため、説明を省略する。このように、ノードS21~S24に対して通常動作モード時のLレベル、又は、Hレベルに相当する電圧を与えることで、出力端子TXP及びTXNから所望の電圧を出力させる。但し、その際、抵抗R01~R03の抵抗値を、電圧VDDD、電圧VTT1、電圧VDDIO1及びノードS21~S24の論理レベルを考慮して定めておく必要がある。上述のように、制御信号RSELnの論理レベルに応じて、抵抗R02の有効無効が決定されるためである。具体的には、抵抗R01~R03の抵抗値は以下の式4及び5を満たすように決定すればよい。Hレベル:Lレベル:なお、r01~r03は抵抗R01~R03の抵抗値である。例えば、VDDD=1V、VTT1=1.6V、VDDIO1=3.3Vの場合には、r01=8kΩ、r02=10kΩ、r03=4kΩと定めることができる。テスタ2bでは、この出力端子TXP及びTXNから出力される電圧を測定するDCテストを実施する。なお、テスト信号TEST[2:0]は、テストパターンとして供給することも、外部端子から電圧を印加することで設定してもよい。さらに、本実施形態では、制御信号RSELn[3:0]が供給されるスイッチをNチャンネル型MOSトランジスタで実現しているが、バイアス条件によってはPチャンネル型MOSトランジスタを使用する場合がある。このような場合は、RSELnの論理レベルを反転すればよい。以上のように、本実施形態に係る半導体装置6では、AC結合終端部231~234において、ノードS21~S24の電圧を擬似的に生成することで、テスタ2bによるDC測定を可能にしている。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置7は、半導体装置6におけるAC結合終端部の回路構成を変更した構成を備えている。そのため、半導体装置7についての図12及び図13に相当する説明は省略する。図17は、本実施形態に係る半導体装置7に含まれているAC結合終端部231aの内部構成の一例を示す図である。図17において図14と同一構成要素には、同一の符号を表し、その説明を省略する。なお、半導体装置7に含まれるAC結合終端部231a~234aはそれぞれ共通して基準電流生成部235に接続されている。AC結合終端部231aには、Nチャンネル型MOSトランジスタN07~N10が含まれている。さらに、基準電流生成部235には、Nチャンネル型MOSトランジスタN11と定電流源CI03とが含まれている。なお、AC結合終端部231a~234aに対する制御は半導体装置6における制御と同一のため、説明を省略する。テストモード時には、Nチャンネル型MOSトランジスタN09がオフし、Nチャンネル型MOSトランジスタN10がオンすることで、Nチャンネル型MOSトランジスタN08とN11によりカレントミラー回路を形成し、抵抗R04又は、R05に定電流源CI03から供給される電流が流れる。この定電流源CI03から供給される電流と抵抗R04及びR05の抵抗値から、ノードS21~S24の電圧を決定することができる。具体的には、下記の式6及び7によって定める。Hレベル:Lレベル:なお、r04及びr05は抵抗R04及びR05の抵抗値であり、Iaは定電流源CI03から供給される電流の電流値である。以上のように、基準電流生成部235を用いることで、ノードS21~S24の電圧を擬似的に生成し、テスタ2bによるDC測定を可能にしている。なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。