"第1の外部端子と、前記第1の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、所与の設定値をカウントするカウント回路と、を含み、前記カウント回路は、前記入力時間判定回路の判定結果に応じて処理を変更する、タイマー装置。請求項1において、前記カウント回路は、前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択する、タイマー装置。請求項1又は2において、第2の外部端子をさらに含み、前記カウント回路は、前記設定値のカウントを終了すると前記第2の外部端子を介して計測終了信号を出力し、次に前記第1の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記計測終了信号の出力を終了する、タイマー装置。請求項3において、前記カウント回路は、前記設定値のカウントを終了する毎に新たに前記設定値をカウントする、タイマー装置。請求項3又は4において、第3~第nn≧3の外部端子をさらに含み、前記カウント回路は、前記設定値を格納するバッファーを含み、前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第3~第nの外部端子に入力される信号に応じた設定値に更新するか否かを選択する、タイマー装置。請求項1乃至5のいずれか一項において、前記入力時間判定回路は、第1のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定する、タイマー装置。請求項1乃至6のいずれか一項において、第n1~第mm≧n1の外部端子をさらに含み、前記カウント回路は、前記第n1~第mの外部端子に入力される信号に応じた周波数の第2のクロック信号に基づいて、前記設定値をカウントする、タイマー装置。請求項1乃至7のいずれか一項に記載のタイマー装置を含む、電子機器。タイマーICの計測時間の設定方法としては2つの方法が考えられる。1つの設定方法は、タイマーICのシリアルインターフェース用の外部端子シリアルクロック端子やシリアルデータ端子などを介して、計測時間の設定値を内部レジスタに書き込むものであり、もう1つの設定方法は、タイマーICの複数の外部端子に直接、計測時間を設定するものである。前者の設定方法は、タイマーICの設定用の端子数が少なくて済み、安価なパッケージを選択可能なため低コスト化に有利である。しかし、例えば車両に搭載される場合、高信頼性が要求されるが、エンジンなどで発生するノイズの影響により、あるいは、設定値の書き込み用のプログラムのバグにより、誤った設定値が書き込まれるおそれがあり、信頼性に欠ける場合がある。従って、高い信頼性が要求される場合は、後者の設定方法が有効だが、タイマーICの設定用に多くの端子を確保しなければならない。そのため、低コスト化が要求される場合には、安価なパッケージを使用できるように、設定用の端子以外の端子をできるだけ削減する必要がある。さらに、ノイズの影響などにより誤った設定が行われる可能性を低減するためには、タイマーICは、設定値を変更したい場合のみ外部端子の設定値を取り込んで計測を行い、設定値を変更する必要がない場合は外部端子の設定値を取り込まずに同じ設定値を上書きせずに計測を行うようにすることが望ましい。これに対して、タイマーICに、外部端子の設定値を取り込むか否かを選択するための専用の外部端子を設ければよいが、前記の通り、端子数に余裕がない場合もあり、専用の外部端子を割り当てることができない場合がある。本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、専用の外部端子を設けることなく計測処理を変更可能なタイマー装置及び電子機器を提供することができる。本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。[適用例1]本適用例に係るタイマー装置は、第1の外部端子と、前記第1の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、所与の設定値をカウントするカウント回路と、を含み、前記カウント回路は、前記入力時間判定回路の判定結果に応じて処理を変更する。設定値は、あらかじめ決められた固定値であってもよいし、可変であってもよい。所定の信号は、例えば、ローレベルが継続する信号であってもよいし、ハイレベルが継続する信号であってもよい。このタイマー装置は、第1の外部端子に入力される所定の信号の入力時間を判定し、判定結果に応じてカウント回路の処理を変更する。従って、このタイマー装置によれば、第1の外部端子に入力される所定の信号の入力時間を変更することで、専用の外部端子を設けなくても計測処理を変更することができる。[適用例2]上記適用例に係るタイマー装置において、前記カウント回路は、前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択するようにしてもよい。このようにすれば、第1の外部端子に入力される所定の信号の入力時間を変更することで、専用の外部端子を設けることなく、カウント回路のカウント値を初期化するか否かを選択することができる。[適用例3]上記適用例に係るタイマー装置は、第2の外部端子をさらに含み、前記カウント回路は、前記設定値のカウントを終了すると前記第2の外部端子を介して計測終了信号を出力し、次に前記第1の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記計測終了信号の出力を終了するようにしてもよい。このようにすれば、第1の外部端子から所定の信号を入力することで計測終了信号の出力を終了するとともに、所定の入力時間に応じて計測処理を変更することができる。[適用例4]上記適用例に係るタイマー装置において、前記カウント回路は、前記設定値のカウントを終了する毎に新たに前記設定値をカウントするようにしてもよい。このようにすれば、第2の端子から出力される計測終了信号と同期させて、第1の外部端子から所定の信号を入力することで、タイマー装置に一定周期で計測終了信号を繰り返し出力させることができる。[適用例5]上記適用例に係るタイマー装置は、第3~第nn≧3の外部端子をさらに含み、前記カウント回路は、前記設定値を格納するバッファーを含み、前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第3~第nの外部端子に入力される信号に応じた設定値に更新するか否かを選択するようにしてもよい。このようにすれば、第1の外部端子に入力される所定の信号の入力時間を変更することで、カウント回路の設定値を第3~第nの外部端子に入力される信号に応じた設定値に更新するか否かを選択することができる。従って、カウント回路の設定値をプログラムで変更する必要がないので、信頼性を向上させることができる。[適用例6]上記適用例に係るタイマー装置において、前記入力時間判定回路は、第1のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定するようにしてもよい。このようにすれば、所定の信号の入力時間中の第1のクロック信号の数をカウントすることで、所定の信号の入力時間と判定時間との大小関係を容易に判定することができる。[適用例7]上記適用例に係るタイマー装置は、第n1~第mm≧n1の外部端子をさらに含み、前記カウント回路は、前記第n1~第mの外部端子に入力される信号に応じた周波数の第2のクロック信号に基づいて、前記設定値をカウントするようにしてもよい。このようにすれば、タイマー装置の計測時間は第2のクロック信号の周期と設定値との積に応じて決まるので、第2のクロック信号の周波数を可変とすることで計測時間の選択範囲を広げることができる。[適用例8]本適用例に係る電子機器は、上記のいずれかのタイマー装置を含む。以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。1.タイマー装置1-1.タイマー装置の構成及び機能図1は、本実施形態のタイマー装置の構成例を示す図である。本実施形態のタイマー装置1は、電源回路10、水晶発振回路20、クロック生成回路30、プリセッタブルダウンカウンター40、遅延回路50、入力時間判定回路60、テスト回路70、NMOSトランジスター80を含んで構成されている。また、本実施形態のタイマー装置1は、14個の外部端子VDD端子,AX2入力端子,AX1入力端子,AX0入力端子,RES入力端子,TEST入力端子,BX5入力端子,BX4入力端子,BX3入力端子,BX2入力端子,BX1入力端子,BX0入力端子,GND端子,OUT出力端子が設けられている。ただし、本実施形態のタイマー装置1は、これらの要素の一部を省略又は変更したり、他の要素を追加した構成としてもよい。電源回路10は、VDD端子から供給される電源電圧を低電圧化して水晶発振回路20の電源電圧12やその他の回路の電源電圧を生成する。水晶発振回路20は、不図示の水晶振動子と発振回路で構成されており、水晶振動子の共振周波数に応じた所定の周波数例えば、32.768kHzで発振する原振クロック信号22を生成する。クロック生成回路30は、原振クロック信号22を分周した複数の分周クロック信号を生成し、原振クロック信号22及び複数の分周クロック信号の中からAX2入力端子,AX1入力端子,AX0入力端子の電圧に応じた1つのクロック信号を選択して選択クロック信号32として出力する。また、クロック生成回路30は、原振クロック信号22及び複数の分周クロック信号の中のあらかじめ決められた1つのクロック信号を固定クロック信号34として出力する。図2は、クロック生成回路30の構成例を示す図である。図2に示すクロック生成回路30は、分周回路310、選択回路320、バッファーセル330を含んで構成されている。分周回路310は、原振クロック信号2232.768kHzを、それぞれ、2分周、4=22分周、8=23分周、16=24分周、32=25分周、64=26分周、128=27分周、256=28分周、512=29分周、1024=210分周、2048=211分周、4096=212分周、8192=213分周、16384=214分周、32768=215分周したクロック信号を生成する。これらの分周クロックは、15個のフリップフロップを用いたリップルキャリー型の分周回路を構成することで、簡単に生成することができる。なお、32.768kHzの原振クロック信号22を32768分周したクロック信号の1周期は1秒に相当する。さらに、分周回路310は、この1周期が1秒に相当するクロック信号32768分周クロック信号を60分周したクロック信号1周期が1分に相当する、この1周期が1分に相当するクロック信号を60分周したクロック信号1周期が1時間に相当する、この1周期が1時間に相当するクロック信号を24分周したクロック信号1周期が1日に相当する、この1周期が1日に相当するクロック信号を365分周したクロック信号1周期が1年に相当するを生成する。選択回路320は、原振クロック信号22及び分周回路310が生成した19種類の分周クロック信号のうち、設計段階であらかじめ決められた8種類のクロック信号例えば、2分周クロック信号、8分周クロック信号、128分周クロック信号、512分周クロック信号、1秒クロック信号、1分クロック信号、1時間クロック信号、1日クロック信号から、AX2入力端子,AX1入力端子,AX0入力端子から入力される信号電圧に応じた1つのクロック信号を選択して選択クロック信号32として出力する。また、図2に示すクロック生成回路30は、原振クロック信号22を、バッファーセル330を介して固定クロック信号34として出力する。なお、分周回路310は、リセット信号64ローアクティブによりリセットされ、これにより、選択クロック信号32の位相が初期化される。図1に戻り、プリセッタブルダウンカウンター40は、設定されたプリセット値に初期化された後、選択クロック信号32に同期してダウンカウントを行い、カウント値が0になるとハイレベルのボロー信号桁借り信号42を出力する。図3は、プリセッタブルダウンカウンター40の構成例を示す図である。図3に示すプリセッタブルダウンカウンター40は、6ビットダウンカウンター410とプリセットバッファー420を含んで構成されている。6ビットダウンカウンター410は、リセット信号64ローアクティブにより、プリセットバッファー420に格納されている6ビットのプリセット値が非同期にセットされ、リセット信号64の解除後、選択クロック信号32の立ち上がりエッジに同期してダウンカウントを行う。そして、6ビットダウンカウンター410は、カウント値が1から0になる時にハイレベルのボロー信号42を出力する。このボロー信号42はローレベルの遅延信号52が入力されるまでクリアされずにハイレベルを維持する。そして、6ビットダウンカウンター410は、カウント値が0になった後の次の選択クロック信号32の立ち上がりエッジに同期してプリセットバッファー420に格納されている6ビットのプリセット値が非同期にセットされ、再びダウンカウントを行う。つまり、6ビットダウンカウンター410は、リセット信号64がハイレベルであれば、プリセット値から0までのダウンカウントを一定周期で繰り返し行い、リセット信号64がローレベルになると、強制的にプリセット値に初期化される。プリセットバッファー420は、リセット信号64ローアクティブにより、BX5入力端子,BX4入力端子,BX3入力端子,BX2入力端子,BX1入力端子,BX0入力端子から入力される信号電圧が非同期にロードされ、6ビットのプリセット値が格納される。従って、リセット信号64がローレベルの時、プリセットバッファー420がBX5~BX0の入力端子に設定されたプリセット値に更新されるとともに、6ビットダウンカウンター410は、プリセットバッファー420に格納された更新後のプリセット値つまり、BX5~BX0の入力端子に設定されたプリセット値に初期化される。そして、リセット信号64がハイレベルになった後、6ビットダウンカウンター410は、ダウンカウントを行う。図1に戻り、遅延回路50は、RES入力端子から入力された信号を所定時間例えば100nsだけ遅延させた遅延信号52を出力する。遅延回路50は、例えば、複数のバッファーセルを直列接続した構成でもよいし、抵抗とコンデンサーを用いたCR回路で構成してもよい。入力時間判定回路60は、遅延信号52に基づいて、RES入力端子から入力された信号の入力時間と所定の判定時間との大小関係を判定する。特に、本実施形態における入力時間判定回路60は、RES入力端子から入力されるローレベルの信号の入力時間が判定時間よりも長いか短いかの判定を、遅延信号52のローレベルの時間と固定クロック信号34の1周期の時間当該1周期の時間が判定時間に相当するとを比較することにより行う。図4は、入力時間判定回路60の構成例を示す図である。図4に示す入力時間判定回路60は、非同期セット及び非同期リセット機能を有する2つのDフリップフロップ610,620を含んで構成されている。Dフリップフロップ610は、データ入力端子Dと非同期セット入力端子Sに遅延信号52が入力され、クロック入力端子に固定クロック信号34が入力され、非同期リセット入力端子Rが接地されている。Dフリップフロップ620は、データ入力端子DがDフリップフロップ610のデータ出力端子Qに接続され、クロック入力端子に固定クロック信号34が入力され、非同期セット入力端子Sに遅延信号52が入力され、非同期リセット入力端子Rが接地されている。Dフリップフロップ620のデータ出力端子Qから出力される信号は、リセット信号64としてクロック生成回路30及びプリセッタブルダウンカウンター40に供給される。また、Dフリップフロップ620の反転データ出力端子/Qから出力される信号は、入力時間判定信号62である。図1に戻り、テスト回路70は、各回路のテストを行うための回路であり、例えば、プリセッタブルダウンカウンター40のカウント動作を加速して出力値のテストを行うことができる。NMOSトランジスター80は、ゲート端子にボロー信号42が入力され、ソース端子がGND端子を介して接地され、ドレイン端子がOUT出力端子に接続されている。従って、プリセッタブルダウンカウンター40が0までダウンカウントし、ボロー信号42がローレベルからハイレベルに変化すると、NMOSトランジスター80がオフからオンになってドレイン端子がハイインピーダンス状態からローレベルに変化する。NMOSトランジスター80のドレイン端子から出力される信号は、計測終了信号82としてOUT出力端子から外部に出力される。従って、OUT出力端子は、通常はハイインピーダンス状態であり、プリセッタブルダウンカウンター40があらかじめ設定されたプリセット値をカウントするとすなわち、タイマー装置1が設定時間を計測するとローレベルになる、オープンドレインの出力端子であり、タイマー装置1の外部で電源電圧にプルアップされる。なお、図1におけるプリセッタブルダウンカウンター40、遅延回路50、入力時間判定回路60は、それぞれ、本発明におけるカウント回路、遅延回路、入力時間判定回路に対応する。また、プリセットバッファー420は、本発明におけるバッファーに対応する。また、RES入力端子、OUT出力端子は、それぞれ、本発明における第1の外部端子、第2の外部端子に対応し、BX0~BX5入力端子は、本発明における第3~第nの外部端子n=8のケースに対応し、AX0~AX2入力端子は、本発明における第n1~第mの外部端子n=8,m=11のケースに対応する。また、固定クロック信号34、選択クロック信号32は、それそれ、本発明における第1のクロック信号、第2のクロック信号に対応する。また、RES入力端子から入力されるローレベルの信号は、本発明における第1の外部端子に入力される所定の信号の一例である。1-2.タイマー装置の外部接続方法図1に示したように、本実施形態のタイマー装置1は、14個の外部端子を使用しており、14ピンのパッケージで実装すると全てのピンを使い切ってしまう。そのため、プリセッタブルダウンカウンター40が設定されたカウント値を1回だけカウントするタイマー装置1が設定時間を1回だけ計測するシングルモードと、プリセッタブルダウンカウンター40が設定されたカウント値を一定の周期で繰り返しカウントするタイマー装置1が一定周期で設定時間を繰り返し計測するリピートモードのいずれか一方を選択するための外部端子を割り当てることができない。そこで、本実施形態のタイマー装置1は、RES入力端子に外部からスタート信号を入力することでシングルモードを実現するとともに、RES入力端子とOUT出力端子を接続することでリピートモードを実現することができるようになっている。図5は本実施形態のタイマー装置1の外部接続例を示す図である。図5の例では、タイマー装置1のVDD端子には電源電圧VDD1が供給され、GND端子は接地されている。また、タイマー装置1のTEST端子は、機械式のスイッチSW1のスイッチ設定により、通常動作時は接地され、テスト動作時は電源電圧VDD1が供給される。タイマー装置1のAX2,AX1,AX0端子は、ディップスイッチDP1に接続されており、ディップスイッチDP1のスイッチ設定に応じた3ビットデータが入力される。同様に、タイマー装置1のBX5,BX4,BX3,BX2,BX1,BX0端子は、ディップスイッチDP2に接続されており、ディップスイッチDP2のスイッチ設定に応じた6ビットデータが入力される。タイマー装置1のOUT出力端子は、CPU2のIRQ入力端子ローアクティブの割り込み入力端子に接続され、プルアップ抵抗R1を介して電源電圧VDD2CPU2の電源電圧と同じ電源電圧にプルアップされている。さらに、タイマー装置1のRES入力端子は、機械式のスイッチSW2を介してOUT出力端子と接続されるとともに、機械式のスイッチSW3を介して入力用端子INとも接続されている。このような接続により、スイッチSW2をオフ切断するとともにスイッチSW3をオン接続することで、タイマー装置1をシングルモードで動作させることができる。すなわち、入力用端子INから計測開始を指示するローレベルのスタート信号を入力すると、タイマー装置1のRES入力端子にこのスタート信号が入力され、タイマー装置1は、設定時間の計測を開始し、計測を終了するとOUT出力端子からローレベルの計測終了信号82を出力する。これにより、タイマー装置1のOUT出力端子すなわち、CPU2のIRQ入力端子がハイレベルからローレベルに変化し、CPU2は、必要な割り込み処理を行う。タイマー装置1は、入力用端子INから新たなスタート信号が入力されると、計測終了信号82割り込み信号の出力を終了して設定時間の計測を行い、新たに計測終了信号82割り込み信号を出力する。このようにして、1回のスタート信号に対して1回だけ計測終了信号82割り込み信号が発生するシングルモードを実現することができる。一方、スイッチSW2をオフ切断するとともにスイッチSW3をオン接続することで、タイマー装置1に設定時間の計測を開始させた後、スイッチSW2をオン接続、スイッチSW3をオフ切断に変更することで、タイマー装置1をリピートモードで動作させることができる。すなわち、スイッチSW2をオフ切断、スイッチSW3をオン接続にして入力用端子INから計測開始を指示するスタート信号を入力すると、タイマー装置1のRES入力端子にこのスタート信号が入力され、タイマー装置1は、設定時間の計測を開始する。その後、スイッチSW2をオン接続、スイッチSW3をオフ切断に変更する。タイマー装置1が計測を終了するとOUT出力端子からローレベルの計測終了信号82を出力するので、CPU2は、必要な割り込み処理を行う。この時、スイッチSW2がオン接続、スイッチSW3がオフ切断になっているので、タイマー装置1のOUT出力端子から出力された計測終了信号82は、リスタート信号としてRES入力端子に入力される。このリスタート信号により、計測終了信号82割り込み信号の出力が終了する。ただし、リスタート信号の入力時間が短いため、リセット信号64は発生せず、6ビットダウンカウンター410は、選択クロック信号32の立ち上がりエッジに同期してダウンカウントを継続する。そして、タイマー装置1は、2回目の計測を終了するとOUT出力端子から再び計測終了信号82を出力するので、CPU2は、再び必要な割り込み処理を行う。以降は、同様に、タイマー装置1のOUT出力端子から計測終了信号82が出力される毎に次のリスタート信号としてRES入力端子に入力されて計測終了信号82の出力が終了し、タイマー装置1による設定時間の計測が一定周期で繰り返される。このようにして、1回のスタート信号に対して一定周期で計測終了信号82CPU2の割り込み信号が繰り返し発生するリピートモードを実現することができる。なお、シングルモードかリピートモードかにかかわらず、スイッチSW3を常にオン接続しておいてもよいし、あるいは、スイッチSW3を取り外し、タイマー装置1のRES入力端子に入力用端子INを接続してもよい。また、スイッチSW3の代わりに2入力AND回路を設け、2入力AND回路の一方の入力端子を入力用端子INと接続し、2入力AND回路の他方の入力端子をスイッチSW2の端子タイマー装置1のOUT出力端子と接続されていない方の端子と接続し、2入力AND回路の出力端子をタイマー装置1のRES入力端子と接続するようにしてもよい。これらのようにすれば、スイッチSW2をオフかオンに固定することで、スイッチ制御を行うことなく、シングルモードとリピートモードのいずれか一方を選択することができる。なお、スイッチSW2をONにしてリピートモードを選択する場合は、最初のスタート信号のみ入力用端子INから入力されるようにすればよい。図6は本実施形態のタイマー装置1の外部接続の他の例を示す図である。図6の外部接続例は、図5の例と比較して、タイマー装置1のRES入力端子とOUT出力端子との接続方法が異なる。図6におけるタイマー装置1のその他の外部端子の接続は、図5と同様であるので、その説明を省略する。図6の例では、タイマー装置1のRES入力端子は、トライステートバッファーTB1を介してOUT出力端子と接続されるとともに、トライステートバッファーTB2を介してCPU2のI/OポートIO2と接続されている。また、タイマー装置1のRES入力端子は、プルアップ抵抗R2を介して電源電圧VDD1にプルアップされている。トライステートバッファーTB1は、制御入力端子ローアクティブがCPU2のI/OポートIO1と接続されており、I/OポートIO1がローレベルの時はバッファーとして機能し、I/OポートIO1がハイレベルの時はデータ出力端子がハイインピーダンス状態になる。また、トライステートバッファーTB2は、制御入力端子ハイアクティブがCPU2のI/OポートIO1と接続されており、I/OポートIO1がハイレベルの時はバッファーとして機能し、I/OポートIO1がローレベルの時はデータ出力端子がハイインピーダンス状態になる。このような接続により、タイマー装置1のRES入力端子には、CPU2のI/OポートIO1がハイレベルの時はCPU2のI/OポートIO2と同じ論理レベルハイレベル/ローレベルの信号が入力され、CPU2のI/OポートIO1がローレベルの時はタイマー装置1のOUT出力端子と同じ論理レベルハイレベル/ローレベルの信号が入力される。従って、CPU2がI/OポートIO1をハイレベルにすることで、タイマー装置1をシングルモードで動作させることができる。すなわち、CPU2がI/OポートIO1をハイレベルにしてI/OポートIO2から計測開始を指示するスタート信号を入力すると、タイマー装置1のRES入力端子にこのスタート信号が入力され、タイマー装置1は、設定時間の計測を開始し、計測を終了するとOUT出力端子からローレベルの計測終了信号82を出力する。これにより、タイマー装置1のOUT出力端子すなわち、CPU2のIRQ入力端子がハイレベルからローレベルに変化し、CPU2は、必要な割り込み処理を行う。タイマー装置1は、CPU2のI/OポートIO2から新たなスタート信号が入力される毎に計測終了信号82の出力を終了し、設定時間の計測を行う。このようにして、1回のスタート信号に対して1回だけ計測終了信号82CPU2の割り込み信号が発生するシングルモードを実現することができる。一方、CPU2がI/OポートIO1をハイレベルにすることで、タイマー装置1に設定時間の計測を開始させた後、I/OポートIO1をローレベルに変更することで、タイマー装置1をリピートモードで動作させることができる。すなわち、CPU2がI/OポートIO1をハイレベルにしてI/OポートIO2から計測開始を指示するスタート信号を入力すると、タイマー装置1のRES入力端子にこのスタート信号が入力され、タイマー装置1は、設定時間の計測を開始する。その後、CPU2がI/OポートIO1をローレベルに変更する。タイマー装置1が計測を終了するとOUT出力端子からローレベルの計測終了信号82を出力するので、CPU2は、必要な割り込み処理を行う。この時、CPU2のI/OポートIO1がローレベルになっているので、タイマー装置1のOUT出力端子から出力された計測終了信号82は、リスタート信号としてRES入力端子に入力される。このリスタート信号により、計測終了信号82割り込み信号の出力が終了するとともに、設定時間の計測が継続される。そして、タイマー装置1は、2回目の計測を終了するとOUT出力端子から再び計測終了信号82を出力するので、CPU2は、再び必要な割り込み処理を行う。以降は、同様に、タイマー装置1のOUT出力端子から計測終了信号82が出力される毎に次のリスタート信号としてRES入力端子に入力されて計測終了信号82の出力が終了し、タイマー装置1による設定時間の計測が一定周期で繰り返される。このようにして、1回のスタート信号に対して一定周期で計測終了信号82CPU2の割り込み信号が繰り返し発生するリピートモードを実現することができる。図6の例によれば、CPUが、I/OポートIO1を介してトライステートバッファーTB1,TB2の動作を制御することで、シングルモードとリピートモードを任意のタイミングで自由に切り換えることができる。1-3.タイマー装置の動作タイミングところで、本実施形態のタイマー装置1は、図1に示したように遅延回路50が設けられており、この遅延回路50がRES入力端子に入力される信号を遅延させることで、OUT出力端子とRES入力端子を接続したリピートモード時も、計測終了信号82CPU2の割り込み信号のパルス幅を十分に確保し、CPU2が割り込み信号の発生を確実に認識できるようにしている。図7Aは、仮に遅延回路50が無かった場合のタイマー装置1におけるリピートモード時の計測終了信号82の生成タイミングを示す図であり、図7Bは、遅延回路50が設けられた本実施形態のタイマー装置1におけるリピートモード時の計測終了信号82の生成タイミングを示す図である。図7Aに示すように、6ビットダウンカウンター410がダウンカウントを行い、ボロー信号42がローレベルからハイレベルに変化すると、これを受けてOUT出力端子がハイレベルからローレベルに変化する。OUT出力端子がハイレベルからローレベルに変化すると、OUT出力端子からRES入力端子に至る信号経路の信号伝搬遅延時間Td1が経過した後、RES入力端子がハイレベルからローレベルに変化する。遅延回路50が無いので、遅延信号52の代わりに、RES入力端子から入力されるローレベルの信号によりボロー信号42がクリアされる。すなわち、RES入力端子がハイレベルからローレベルに変化してからクリア回路の信号伝搬遅延時間Td2が経過した後、ボロー信号42がハイレベルからローレベルに変化する。ボロー信号42がハイレベルからローレベルに変化すると、NMOSトランジスター80の信号伝搬時間Td3が経過した後、OUT出力端子がローレベルからハイレベルに変化する。このようにして、タイマー装置1のOUT出力端子に計測終了信号82のローパルスが発生するが、このローパルスの幅は、Td1Td2Td3で決定され実際には配線遅延等の時間も加わる、10ns~20ns程度の短い幅になる。そのため、CPU2がローパスフィルターを介して計測終了信号82割り込み信号を受けるような場合、計測終了信号82の幅が短すぎてローパスフィルターで除去され、CPU2が割り込み信号を認識できない可能性がある。これに対して、図7Bに示すように、本実施形態のタイマー装置1では、タイマー装置1のOUT出力端子がハイレベルからローレベルに変化すると、信号伝搬遅延時間Td1が経過した後、RES入力端子がハイレベルからローレベルに変化し、さらに、所定の遅延時間Td0が経過後、遅延回路50が出力する遅延信号52がハイレベルからローレベルに変化する。遅延信号52がハイレベルからローレベルに変化すると、信号伝搬遅延時間Td2が経過した後、ボロー信号42がハイレベルからローレベルにクリアされる。ボロー信号42がハイレベルからローレベルに変化すると、信号伝搬時間Td3が経過した後、OUT出力端子がローレベルからハイレベルに変化する。このようにして、タイマー装置1のOUT出力端子に計測終了信号82のローパルスが発生するが、このローパルスの幅は、Td0Td1Td2Td3で決定される実際には配線遅延等の時間も加わる。従って、遅延回路50の遅延時間Td0を例えば100nsにしておけば、計測終了信号82のローパルス幅は、100ns程度になり、CPU2がローパスフィルターを介して計測終了信号82割り込み信号を受けるような場合でも、ローパスフィルターで除去されず、CPU2が確実に割り込み信号を認識することができる。ところで、本実施形態のタイマー装置1は、少なくとも、電源投入後、RES入力端子から最初に入力されるスタート信号に対して、計測終了信号82の出力を終了するOUT出力端子をハイレベルにするとともに、プリセットバッファー420に格納されているプリセット値をBX5~BX0入力端子に入力される信号に応じて更新し、プリセッタブルダウンカウンター40のカウント値をプリセットバッファー420に格納された更新後のプリセット値に初期化する処理以下、出力解除リセット処理という。を行う。一方、少なくとも、RES入力端子からリスタート信号が入力された場合、本実施形態のタイマー装置1は、計測終了信号82の出力を終了する処理以下、出力解除処理という。を行い、プリセットバッファー420の更新やプリセッタブルダウンカウンター40の初期化は行わない。このように、プリセッタブルダウンカウンター40に関して、上記2つの処理のいずれか一方を選択可能とすることが要求される。ところが、先に述べたように、本実施形態のタイマー装置1は、14個の外部端子を使用しており、14ピンのパッケージで実装すると全てのピンを使い切ってしまう。そのため、上記2つの処理のいずれか一方を選択するための外部端子を割り当てることができない。そこで、本実施形態のタイマー装置1は、RES入力端子に入力される信号のパルス幅入力時間を変えることで、出力解除リセット処理と出力解除処理のいずれか一方を選択可能としている。具体的には、タイマー装置1の入力時間判定回路60が、RES入力端子に入力される信号の入力時間があらかじめ設定された判定時間固定クロック信号34の1周期の時間よりも長いか短いかを判定し、長い場合にはリセット信号64を発生させ、短い場合はリセット信号64を発生させないようにしている。そして、プリセッタブルダウンカウンター40は、ローレベルの遅延信号52とリセット信号64が入力されることで出力解除リセット処理を行い、ローレベルの遅延信号52のみが入力されるリセット信号64は入力されないことで出力解除処理を行う。図8Aは、RES入力端子から判定時間よりも長い入力時間の信号が入力された場合の入力時間判定回路60の処理のタイミングを示す図であり、図8Bは、RES入力端子から判定時間よりも短い入力時間の信号が入力された場合の入力時間判定回路60の処理のタイミングを示す図である。図8Aに示すように、タイマー装置1のRES入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過後、遅延回路50が出力する遅延信号52もハイレベルからローレベルに変化する。遅延信号52がハイレベルからローレベルに変化すると、Dフリップフロップ610,620の非同期セットが解除され、遅延信号52がハイレベルからローレベルに変化した後の最初の固定クロック信号34の立ち上がりエッジで、遅延信号52のローレベルがDフリップフロップ610に取り込まれ、Dフリップフロップ610のデータ出力端子QのハイレベルがDフリップフロップ620に取り込まれる。これにより、Dフリップフロップ610のデータ出力端子Qがハイレベルからローレベルに変化する。また、Dフリップフロップ620のデータ出力端子Qから出力されるリセット信号64はハイレベルのままであり、反転データ出力端子/Qから出力される入力時間判定信号62はローレベルのままである。次の固定クロック信号34の立ち上がりエッジまで遅延信号52がローレベルのままであるので、Dフリップフロップ610,620の非同期セットは解除されたままであり、この固定クロック信号34の立ち上がりエッジで、遅延信号52のローレベルがDフリップフロップ610に取り込まれ、Dフリップフロップ610のデータ出力端子QのローレベルがDフリップフロップ620に取り込まれる。これにより、Dフリップフロップ610のデータ出力端子Qはローレベルのままである。また、Dフリップフロップ620のデータ出力端子Qから出力されるリセット信号64はハイレベルからローレベルに変化し、反転データ出力端子/Qから出力される入力時間判定信号62はローレベルからハイレベルに変化する。そして、RES入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過後、遅延回路50が出力する遅延信号52もローレベルからハイレベルに変化する。遅延信号52がローレベルからハイレベルに変化すると、Dフリップフロップ610,620に非同期セットがかかり、Dフリップフロップ610のデータ出力端子Qはローレベルからハイレベルに変化する。また、Dフリップフロップ620のデータ出力端子Qから出力されるリセット信号64はローレベルからハイレベルに変化し、反転データ出力端子/Qから出力される入力時間判定信号62はハイレベルからローレベルに変化する。このように、遅延信号52がローレベルの間に固定クロック信号34の立ち上がりエッジが2回以上存在すれば、ローレベルの遅延信号52とともにリセット信号64のローパルスが発生するので、プリセッタブルダウンカウンター40は、出力解除リセット処理を行う。一方、図8Bに示すように、遅延信号52がハイレベルからローレベルに変化した後、2回目の固定クロック信号34の立ち上がりエッジの前に、遅延信号52がローレベルからハイレベルに変化すると、リセット信号64がハイレベルからローレベルに変化する前にDフリップフロップ610,620に非同期セットがかかる。そのため、リセット信号64のローパルスは発生しない。このように、遅延信号52がローレベルの間に固定クロック信号34の立ち上がりエッジが2回以上存在しなければ、ローレベルの遅延信号52は発生するが、リセット信号64のローパルスは発生しないので、プリセッタブルダウンカウンター40は、出力解除処理を行う。なお、RES入力端子と固定クロック信号34は非同期の関係にあるが、RES入力端子のローパルスの長さ入力時間が固定クロック信号34の2周期以上あれば、RES入力端子のローパルスの間に必ず固定クロック信号34の立ち上がりエッジが2回以上存在する。一方、RES入力端子のローパルスの長さ入力時間が固定クロック信号34の1周期未満であれば、RES入力端子のローパルスの間に存在する固定クロック信号34の立ち上がりエッジは1回以下である。従って、プリセッタブルダウンカウンター40に出力解除リセット処理を行わせるための入力時間の最小値を固定クロック信号34の2周期以上の第1の所定時間として規定し、プリセッタブルダウンカウンター40に出力解除処理を行わせるための入力時間の最大値を固定クロック信号34の1周期未満の第2の所定時間とし規定し、第2の所定時間と第1の所定時間の間の入力時間を禁止するように仕様決めすればよい。本実施形態では、RES入力端子に判定時間よりも長い入力時間のスタート信号を入力することでシングルモードが実現されている。図9は、シングルモード時のタイマー装置1の動作タイミングを示すタイミングチャート図である。時刻t1において、入力用端子IN図5の例の場合あるいはCPU2のI/OポートIO2図6の例の場合からスタート信号が入力され、RES入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過した時刻t2において、遅延信号52がハイレベルからローレベルに変化する。これにより、ボロー信号42がクリアされる。スタート信号の入力が継続し、RES入力端子がローレベルを維持すると、これに応じて遅延信号52もローレベルを維持する。そして、遅延信号52がハイレベルからローレベルに変化した後の2回目の固定クロック信号34の立ち上がりエッジのタイミング時刻t3において、遅延信号52はまだローレベルを維持しているため、入力時間判定回路60により、スタート信号の入力時間が判定時間よりも長いと判定される。その結果、入力判定信号62がローレベルからハイレベルに変化し、リセット信号64がハイレベルからローレベルに変化する。時刻t3において、リセット信号64がハイレベルからローレベルに変化したため、プリセットバッファー420にBX5~BX0入力端子の設定値3が格納される。また、6ビットダウンカウンター410の初期値がプリセットバッファー420に格納されたプリセット値3に更新される。さらに、分周回路310にリセットがかかり、選択クロック信号32が停止する。時刻t4において、スタート信号の入力が終了し、RES入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過した時刻t5において、遅延信号52がローレベルからハイレベルに変化する。時刻t5において、遅延信号52がローレベルからハイレベルに変化したため、入力判定信号62がハイレベルからローレベルに変化し、リセット信号64がローレベルからハイレベルに変化する。時刻t5において、リセット信号64がローレベルからハイレベルに変化したため、分周回路310は、リセットが解除され、原振クロック信号22の分周クロック信号の生成を開始する。そして、選択回路320により、AX2~AX0入力端子の設定値2に応じた選択クロック信号32が選択され、6ビットダウンカウンター410に供給される。6ビットダウンカウンター410は、時刻t6,t7,t8における選択クロック信号32の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が3→2→1→0と変化する。そして、6ビットダウンカウンター410のカウント値が0になる選択クロック信号32の立ち上がりエッジのタイミング時刻t8に同期して、ボロー信号42がローレベルからハイレベルに変化する。その結果、OUT出力端子がハイレベルからローレベルに変化し、計測終了信号82CPU2の割り込み信号が出力される。なお、分周回路310は、時刻t5においてリセットが解除されてから各分周クロック信号の1周期分の時間が経過した時に各分周クロック信号の最初の立ち上がりエッジを発生させるようにしてもよい。このようにすれば、タイマー装置1は、設定時間BX5~BX0入力端子の設定値を誤差なく計測することができる。さらに、6ビットダウンカウンター410は、時刻t9における選択クロック信号32の立ち上がりエッジに同期して、カウント値が0からプリセットバッファー420に格納されたプリセット値3に初期化される。そして、6ビットダウンカウンター410は、時刻t10,t13における選択クロック信号32の立ち上がりエッジに同期して再びダウンカウントを行い、そのカウント値が3→2→1と変化する。時刻t11において、再びスタート信号が入力され、RES入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過した時刻t12において、遅延信号52がハイレベルからローレベルに変化する。これにより、ボロー信号42がクリアされ、ハイレベルからローレベルに変化する。その結果、OUT出力端子がローレベルからハイレベルに変化し、計測終了信号82CPU2の割り込み信号の出力が終了する。そして、遅延信号52がハイレベルからローレベルに変化した後の2回目の固定クロック信号34の立ち上がりエッジのタイミング時刻t14において、入力判定信号62がローレベルからハイレベルに変化し、リセット信号64がハイレベルからローレベルに変化する。時刻t14において、リセット信号64がハイレベルからローレベルに変化したため、プリセットバッファー420にBX5~BX0入力端子の設定値4が格納される。また、6ビットダウンカウンター410のカウント値がプリセットバッファー420に格納されたプリセット値4に更新される。さらに、分周回路310にリセットがかかり、選択クロック信号32が停止する。時刻t15において、スタート信号の入力が終了し、RES入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過した時刻t16において、遅延信号52がローレベルからハイレベルに変化する。時刻t16において、遅延信号52がローレベルからハイレベルに変化したため、入力判定信号62がハイレベルからローレベルに変化し、リセット信号64がローレベルからハイレベルに変化する。時刻t16において、リセット信号64がローレベルからハイレベルに変化したため、分周回路310は、リセットが解除され、原振クロック信号22の分周クロック信号の生成を開始する。そして、選択回路320により、AX2~AX0入力端子の設定値2に応じた選択クロック信号32が選択され、6ビットダウンカウンター410に供給される。6ビットダウンカウンター410は、時刻t17,t18,t19,t20における選択クロック信号32の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が4→3→2→1→0と変化する。そして、6ビットダウンカウンター410のカウント値が0になる選択クロック信号32の立ち上がりエッジのタイミング時刻t20に同期して、ボロー信号42がローレベルからハイレベルに変化する。その結果、OUT出力端子がハイレベルからローレベルに変化し、計測終了信号82CPU2の割り込み信号が出力される。本実施形態のタイマー装置1は、図7Bで説明したように、OUT出力端子とRES入力端子を接続した場合、遅延回路50の遅延時間に応じたパルス幅例えば100ns程度の計測終了信号82を出力し、計測終了信号82はリスタート信号としてRES入力端子に入力される。これに対して、固定クロック信号32の周波数は、例えば32.768kHzであり、その1周期の時間は約30.5μsなので、リスタート信号の入力時間は判定時間よりも短い。従って、リスタート信号ではリセット信号64が発生せず、分周回路310にリセットがかからないため、6ビットダウンカウンター410は、プリセット値のダウンカウントを一定周期で継続するようになっている。これにより、リピートモードが実現されている。図10は、リピートモード時のタイマー装置1の動作タイミングを示すタイミングチャート図である。時刻t1において、入力用端子IN図5の例の場合あるいはCPU2のI/OポートIO2図6の例の場合からスタート信号が入力され、RES入力端子がハイレベルからローレベルに変化すると、タイマー装置1は設定時間の計測を行い、時刻t8における選択クロック信号32の立ち上がりエッジのタイミングに同期して、OUT出力端子がハイレベルからローレベルに変化し、計測終了信号82CPU2の割り込み信号が出力される。なお、時刻t1~時刻t8までの動作タイミングは、図9と全く同じであるため、詳細な説明を省略する。OUT出力端子がハイレベルからローレベルに変化すると、OUT出力端子に接続されたRES入力端子もハイレベルからローレベルに変化し、リスタート信号の入力が自動的に開始される。そして、RES入力端子がハイレベルからローレベルに変化してから所定の遅延時間が経過した時刻t9において、遅延信号52がハイレベルからローレベルに変化する。これにより、ボロー信号42がクリアされ、ハイレベルからローレベルに変化する。その結果、OUT出力端子がローレベルからハイレベルに変化し、計測終了信号82CPU2の割り込み信号の出力が終了する。時刻t9において、OUT出力端子がローレベルからハイレベルに変化すると、RES入力端子もハイレベルからローレベルに変化し、リスタート信号の入力が終了する。そして、RES入力端子がローレベルからハイレベルに変化してから所定の遅延時間が経過した時刻t10において、遅延信号52がローレベルからハイレベルに変化する。ここで、遅延信号52がハイレベルからローレベルに変化した後の2回目の固定クロック信号34の立ち上がりエッジのタイミング時刻t11より前に、リスタート信号の入力が終了したので、入力判定信号62はローレベルのままであり、リセット信号64はハイレベルのまま変化しない。従って、プリセットバッファー420にBX5~BX0入力端子の設定値4は格納されない。また、分周回路310にリセットがかからないので選択クロック信号32は停止せず、6ビットダウンカウンター410は、選択クロック信号32の立ち上がりエッジに同期してダウンカウントを継続する。そして、6ビットダウンカウンター410は、時刻t11,t12,t13,t14における選択クロック信号32の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が0→3→2→1→0と変化する。そして、6ビットダウンカウンター410のカウント値が0になる選択クロック信号32の立ち上がりエッジのタイミング時刻t14に同期して、ボロー信号42がローレベルからハイレベルに変化する。その結果、OUT出力端子がハイレベルからローレベルに変化し、計測終了信号82CPU2の割り込み信号が出力される。タイマー装置1は、時刻t14以降は、時刻t8~t14と同じタイミングで、設定時間の計測を行い、計測を終了する毎に計測終了信号82CPU2の割り込み信号を出力し、この計測終了信号82を次のリスタート信号として計測を開始する処理を繰り返す。以上に説明したように、本実施形態のタイマー装置は、RES入力端子に入力されるローレベルの信号の入力時間と固定クロック信号34の1周期の時間に相当する判定時間との大小関係を判定し、判定結果に応じてプリセットダウンカウンター40のカウント処理を変更する。従って、本実施形態のタイマー装置によれば、RES入力端子に入力されるローレベルの信号の入力時間を変更することで、専用の外部端子を設けなくても計測処理を変更することができる。特に、本実施形態のタイマー装置によれば、RES入力端子から判定時間よりも長いパルス幅のスタート信号を入力することで、スタート信号の入力が終了するタイミングから設定時間を計測するシングルモードを実現することができる。また、RES入力端子とOUT出力端子を接続することで、判定時間よりも短いパルス幅の計測終了信号82を次のリスタート信号としてリピートモードを実現することもできる。すなわち、RES入力端子とOUT出力端子を接続するか否かに応じて、定周期タイマーとして動作させるか汎用のタイマーとして動作させるかを選択することができるので、選択用の外部端子を別途設ける必要がない。さらに、本実施形態のタイマー装置を定周期タイマーとして動作させた場合でも、遅延回路50の遅延時間により計測終了信号82の出力時間を十分に確保することができる。従って、外部のCPUは、計測終了信号82を割り込み信号として認識することができるので割り込み処理を正常に行うことができる。また、本実施形態のタイマー装置によれば、RES入力端子に入力されるローレベルの信号の入力時間を判定時間よりも長くすることで、6ビットダウンカウンターのプリセット値をBX5~BX0入力端子の設定値に更新することができる。従って、プリセット値をプログラムで変更する必要がないので、信頼性を向上させることができる。また、本実施形態のタイマー装置によれば、計測時間は選択クロック信号32の周期とプリセット値との積に等しいので、AX2~AX0入力端子の設定値に応じて選択クロック信号32の周波数を選択することで計測時間の選択範囲を広げることができる。2.電子機器図11は、本実施形態の電子機器の機能ブロック図である。本実施形態の電子機器100は、タイマー装置110、CPU120、操作部130、表示部140、ROMReadOnlyMemory150、RAMRandomAccessMemory160、通信部170を含んで構成されている。なお、本実施形態の電子機器は、図11の構成要素各部の一部を省略又は変更したり、他の構成要素を付加した構成としてもよい。タイマー装置110は、設定された時間を計測し、計測を終了するとターマー終了信号を生成する。CPU120は、ROM150等に記憶されているプログラムに従って、各種の計算処理や制御処理を行う。具体的には、CPU120は、タイマー装置110からの計測終了信号を受け取り、所定の計算処理を行う。CPU120は、タイマー装置110にスタート信号やリスタート信号を送信するようにしてもよいし、タイマー装置110の各種制御を行うようにしてもよい。また、CPU120は、操作部130からの操作信号に応じた各種の処理、表示部140に各種の情報を表示させるための表示信号を送信する処理、外部とデータ通信を行うために通信部170を制御する処理等を行う。操作部130は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU120に出力する。表示部140は、LCDLiquidCrystalDisplay等により構成される表示装置であり、CPU120から入力される表示信号に基づいて各種の情報を表示する。ROM150は、CPU120が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。RAM160は、CPU120の作業領域として用いられ、ROM150から読み出されたプログラムやデータ、操作部130から入力されたデータ、CPU120が各種プログラムに従って実行した演算結果等を一時的に記憶する。通信部170は、CPU120と外部装置との間のデータ通信を成立させるための各種制御を行う。タイマー装置110として本実施形態のタイマー装置1を電子機器100に組み込むことにより、高い信頼性を維持しながら低コスト化を実現することができる。なお、電子機器100としてはタイマー装置を用いた種々の電子機器が考えられ、例えば、リアルタイムクロック装置、パーソナルコンピューター例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置例えば、インクジェットプリンター、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳通信機能付も含む、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS端末、医療機器例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡、魚群探知機、各種測定機器、計器類例えば、車両、航空機、船舶の計器類、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、PDR歩行者位置方位計測等が挙げられる。なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本実施形態では、本発明におけるカウント回路の一例としてプリセッタブルダウンカウンター40を挙げたが、本発明におけるカウント回路は、アップカウンター等でもよい。また、例えば、本実施形態では、クロック生成回路30は、分周回路310により原振クロック信号22を分周し、複数種類の分周クロック信号を発生させているが、分周回路310に代えて、あるいは分周回路310とともに、逓倍回路を設け、当該逓倍回路により原振クロック信号22を逓倍し、複数種類の逓倍クロック信号を発生させるようにしてもよい。そして、選択回路320により、複数種類の逓倍クロック信号のいずれかがクロック信号32として選択されるように変形してもよい。また、例えば、本実施形態では、入力時間判定回路60は、入力時間を、一定周波数の固定クロック信号34に基づく一定の判定時間と比較しているが、例えば、外部端子や内部レジスタの設定値に応じて、判定時間を可変に設定できるように変形してもよい。また、例えば、本実施形態では、タイマー装置1のOUT出力端子とRES入力端子を接続することでリピートモードを実現しているが、OUT出力端子とRES入力端子を接続しなくても、CPUが計測終了信号82を割り込み信号として受ける毎に、判定時間よりも短いローパルスの信号をRES入力端子に入力するようにすれば、リピートモードを実現することができる。本発明は、実施の形態で説明した構成と実質的に同一の構成例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。"