半導体活性層を有するフォトダイオードと、透明導電膜から形成されたフォトダイオード電極と、前記半導体活性層と前記フォトダイオード電極との間に形成され、前記フォトダイオード電極の構成成分が前記半導体活性層に拡散することを防止する拡散防止層とを有し、前記拡散防止層は、前記フォトダイオード電極の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する、若しくは、前記フォトダイオード電極の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有するフォトセンサー。前記フォトダイオード電極は、1つのパターンに対して、複数の開口を有する請求項1に記載のフォトセンサー。前記フォトダイオードに電気的に接続された薄膜トランジスタと、前記薄膜トランジスタのソース電極に電気的に接続されたデータ配線と、前記データ配線と電気的に接続され、前記データ配線からの電荷を読み出す読み出し回路と、前記読み出し回路と電気的に接続され、少なくともA/Dコンバータを有するデジタル回路と、前記薄膜トランジスタのゲート電極に電気的に接続され、前記薄膜トランジスタを駆動させるゲート駆動回路とを有する請求項1又は2に記載のフォトセンサー。前記フォトダイオードの光の入射側に形成されたシンチレーターを有する請求項1乃至3のいずれか1項に記載のフォトセンサー。請求項1乃至4のいずれか1項に記載のフォトセンサーの製造方法であって、前記フォトダイオードを構成する前記半導体活性層を成膜する工程と、前記拡散防止層を介して前記半導体活性層と対向配置する前記フォトダイオード電極を構成する前記透明導電膜を成膜する工程とを有するフォトセンサーの製造方法。前記透明導電膜を成膜する工程では、前記半導体活性層上において、成膜初期の酸素流量を成膜中盤の酸素流量に比べて多くして成膜し、前記透明導電膜の下層に拡散防止層を形成する請求項5に記載のフォトセンサーの製造方法。前記透明導電膜を成膜する工程では、前記半導体活性層上において、成膜初期に成膜中盤に比べて亜鉛を多く含む材料を用いて成膜して、前記透明導電膜の下層に前記拡散防止層を形成する請求項5に記載のフォトセンサーの製造方法。FPDのアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成が重要となる。例えば特許文献1のように、フォトセンサーは、電極上に形成されたアモルファスシリコン層と透明導電膜からなる。透明導電膜として一般的に用いられるITOを用いた場合、Inがシリコン中に拡散する。この影響で、バイアス電圧を高くした場合にi層とp層間で形成する整流性が損なわれやすくなり、フォトダイオードのリーク電流の増大を招くという問題がある。本発明は上記の問題を解決するためになされたものであり、リーク電流の増大を抑制できるフォトセンサー及びその製造方法を提供することを目的とする。本発明にかかるフォトセンサーは、半導体活性層を有するフォトダイオードと、透明導電膜から形成されたフォトダイオード電極と、前記半導体活性層と前記フォトダイオード電極との間に形成され、前記フォトダイオード電極の構成成分が前記半導体活性層に拡散することを防止する拡散防止層とを有し、前記拡散防止層は、前記フォトダイオード電極の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する、若しくは、前記フォトダイオード電極の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有するものである。また、本発明にかかるフォトセンサーの製造方法は、上記の本発明のフォトセンサーの製造方法であって、前記フォトダイオードを構成する前記半導体活性層を成膜する工程と、前記拡散防止層を介して前記半導体活性層と対向配置する前記フォトダイオード電極を構成する前記透明導電膜を成膜する工程とを有するものである。本発明によれば、リーク電流の増大を抑制できるフォトセンサー及びその製造方法を提供することができる。実施の形態1以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態にかかるフォトセンサーは、例えばX線撮像装置に用いられる。まず、図1を参照して、X線撮像装置について説明する。図1は、X線撮像装置の構成を示す概略図である。図1に示されるように、X線撮像装置は、画像処理装置200、フォトセンサー201、及びX線源202を有する。フラットパネルであるフォトセンサー201と、X線源202とは対向配置される。フォトセンサー201は、入射光の強度に応じた信号を出力する。フォトセンサー201は、X線を可視光に変換するシンチレーターを有する。フォトセンサー201は、画像処理装置200に接続される。画像処理装置200は、パーソナルコンピュータなどの情報処理装置である。そして、フォトセンサー201からの出力に対して所定の演算処理を行う。画像処理装置200には、ディスプレイが設けられ、ディスプレイ上にX線撮影画像が表示される。次に、図2を参照して、本実施の形態にかかるフォトセンサー201に備えられるTFT基板について説明する。図2は、TFT基板の構成を示す平面図である。TFT基板は、例えば、フォトダイオード100と薄膜トランジスタTFT:ThinFilmTransistor107がマトリクス状に配列したアクティブマトリクス型のTFTアレイ基板である。TFT基板には、検出領域101と検出領域101を囲むように設けられた額縁領域102とが設けられている。この検出領域101には、複数のゲート配線27、複数のデータ配線14、及び複数のバイアス配線15が形成されている。そして、複数のゲート配線27は平行に設けられている。複数のデータ配線14及び複数のバイアス配線15は、平行に設けられている。バイアス配線15は、隣接するデータ配線14間にそれぞれ設けられている。すなわち、データ配線14とバイアス配線15とは、交互に配置されている。ゲート配線27とデータ配線14とは、互いに交差するように形成されている。同様に、ゲート配線27とバイアス配線15とは、互いに交差するように形成されている。また、ゲート配線27とデータ配線14とは直交している。同様に、ゲート配線27とバイアス配線15とは直交している。そして、隣接するゲート配線27と隣接するデータ配線14とで囲まれた領域が画素103となる。TFT基板では、画素103がマトリクス状に配列される。さらに、TFT基板の額縁領域102には、ゲート駆動回路104、デジタル回路105、及び電荷読み出し回路106が設けられる。ゲート配線27は、検出領域101から額縁領域102まで延設されている。そして、ゲート配線27は、TFT基板の端部で、ゲート駆動回路104に接続される。データ配線14も同様に検出領域101から額縁領域102まで延設されている。そして、データ配線14は、TFT基板の端部で低ノイズアンプを介して電荷読み出し回路106と電気的に接続される。デジタル回路105は、電荷読み出し回路106と電気的に接続される。なお、低ノイズアンプは、電荷読み出し回路106とデジタル回路105の間に設けられてもよい。ゲート駆動回路104には、例えば配線基板を介して、外部からの各種信号が供給される。ゲート駆動回路104は外部からの制御信号に基づいて、ゲート信号走査信号をゲート配線27に供給する。このゲート信号によって、ゲート配線27が順次選択されていく。データ配線14からの出力は、低ノイズアンプに供給されて増幅される。増幅された信号は、電荷読み出し回路106に供給される。電荷読み出し回路106は、例えば、積分器、サンプルホールド、マルチプレクサアンプを有する。電荷読み出し回路106は、データ配線14からの出力を読み出す。具体的には、電荷読み出し回路106は、複数のデータ配線14からの出力を順次選択してデジタル回路105に送る。デジタル回路105は、少なくともA/Dコンバータを有する。また、デジタル回路105は、補正演算回路、変換回路等を有してもよい。そして、読み出し回路106からの信号をA/DコンバータによりA/D変換する。A/D変換された信号は、補正演算回路により補正演算される。なお、補正演算は、画像処理装置200で行ってもよい。また、A/D変換された信号は、出力信号数を減らすなどの目的で、画像処理装置200へ送るためのフォーマットに従った信号に変換回路により変換される。なお、ゲート駆動回路104、デジタル回路105、及び電荷読み出し回路106は、TFT基板上に配置される構成に限られるものではない。画素103内には、TFT107とフォトダイオード100とが1つずつ形成されている。画素103内において、TFT107とフォトダイオード100は直列に接続されている。TFT107はゲート配線27とデータ配線14の交差点近傍に配置される。このTFT107がフォトダイオード100からの出力をデータ配線14に供給するためのスイッチング素子となる。TFT107のゲート電極はゲート配線27に接続され、ゲート端子から入力されるゲート信号によってTFT107のONとOFFを制御している。TFT107のソース電極はデータ配線14に接続されている。TFT107のドレイン電極はフォトダイオード100に接続されている。ゲート電極に電圧を印加され、TFT107がONされると、ドレイン電極からソース電極に電流が流れるようになる。すなわち、TFT107を介して、フォトダイオード100で変換された電荷がデータ配線14に流れる。データ配線14からの電荷は、電荷読み出し回路106等を経てデジタル回路105によりA/D変換が行われる。TFT基板は、以上のように構成される。X線撮像を行う場合、被験者203をフォトセンサー201とX線源202の間に移動させる。そして、X線源202から被験者203に向けてX線204を照射する。被験者203を通過したX線204は、フォトセンサー201のシンチレーターによって可視光に変換される。そして、フォトダイオード100に可視光が入射され、光電変換される。これにより、フォトダイオード100によって変換された電荷が、TFT107を介して、データ配線14に流れる。データ配線14からの電荷は、低ノイズアンプに供給され、増幅される。増幅された信号は、読み出し回路106を経て、デジタル回路105でA/D変換される。そして、A/D変換後に変換回路により特定のフォーマット化された信号は、画像処理装置200に順次送り出される。画像処理装置200は、入力された信号に基づいて、所定の演算処理を行う。これにより、X線撮影画像を得ることができる。次に、上記のTFT基板について詳細に説明する。まず、図3、4を参照して、TFT基板の画素103の構成について説明する。図3は、本実施の形態にかかるTFT基板の画素103の構成を示す平面図である。すなわち、隣接するデータ配線14と、隣接するゲート配線27とで囲まれる領域におけるTFT基板の構成を示す。図4は、図3においてIV-IVで示された個所における断面図である。図4に示されるように、絶縁性基板1上には、ゲート電極2が形成されている。ゲート電極2は、ゲート配線27と一体に形成される。絶縁性基板1としては、ガラス基板等の透明絶縁性基板を用いることができる。ゲート電極2及びゲート配線27は、低抵抗金属材料によって形成される。本実施の形態では、ゲート電極2及びゲート配線27は、アルミニウムAlを主成分とする金属を含む。Alを主成分とする金属としては、AlNiNd、AlNiSi、AlNiMg等のNiを含むAl合金、すなわちAl-Ni合金を用いる。もちろん、Alを主成分とする金属としては、他のAl合金を用いてもよい。また、Al以外にも、低抵抗金属材料としてCu等を用いてもよい。ゲート電極2及びゲート配線27を覆うように、ゲート絶縁膜3が形成される。そして、ゲート絶縁膜3上に、ゲート電極2と対向するように半導体層4が形成される。半導体層4は、水素原子が添加されたアモルファスシリコンa-Si:H層である。半導体層4上には、オーミックコンタクト層5が形成される。オーミックコンタクト層5は、不純物を含む半導体層であり、低抵抗化されている。具体的には、オーミックコンタクト層5は、a-Si:H層に不純物としてリンPをドープしたna-Si:H層である。図4に示されるように、ゲート電極2上において、半導体層4の中央部上には、オーミックコンタクト層5が存在しない。このオーミックコンタクト層5が存在しない半導体層4の領域がチャネル領域である。また、オーミックコンタクト層5は、半導体層4の両端に形成される。一方のオーミックコンタクト層5がソース領域を構成し、他方のオーミックコンタクト層5がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル領域を挟むように対向配置されている。オーミックコンタクト層5上には、ソース電極6及びドレイン電極7が形成される。ソース電極6及びドレイン電極7は、オーミックコンタクト層5を介して半導体層4と接続される。ソース電極6は、ソース領域上に形成される。ドレイン電極7は、ドレイン領域上に形成される。図3に示されるように、ソース電極6は、半導体層4からデータ配線14まで延在して形成される。ドレイン電極7は、半導体層4からフォトダイオード100の下部電極25まで延在して形成される。ソース電極6及びドレイン電極7を覆うように、第一のパッシベーション膜8が形成されている。ドレイン電極7上の第一のパッシベーション膜8には、コンタクトホールCH1が形成される。すなわち、ドレイン電極7上の一部では、第一のパッシベーション膜8が存在しない。そして、下部電極25は、画素の略全体に形成される。すなわち、下部電極25は、隣接するゲート配線27及び隣接するデータ配線14に取り囲まれる領域に形成される。下部電極25は、コンタクトホールCH1に埋設される。そして、コンタクトホールCH1を介して、下部電極25とドレイン電極7が電気的に接続される。下部電極25上の略全体には、フォトダイオード100が形成される。本実施の形態では、フォトダイオード100としてpin構造のフォトダイオードを用いている。すなわち、フォトダイオード100は、pn接合の中間にキャリアが少なく抵抗の大きい真性半導体の層イントリンシック層を設ける構造を有する。具体的には、フォトダイオード100は、下部電極25側から、n型半導体層9、i型半導体層10、p型半導体層11を順次積層した3層積層構造の半導体活性層を有する。n型半導体層9は、例えば、リンPをドープしたn型アモルファスシリコンna-Si層である。i型半導体層10は、例えば、イントリンシックなアモルファスシリコンi-a-Si層である。p型半導体層11は、例えば、ボロンBをドープしたp型アモルファスシリコンpa-Si層である。また、p型半導体層11の上層には、窒素含有半導体層11aが形成される。換言すると、窒素含有半導体層11aは、フォトダイオード100の半導体活性層の透明電極12側に形成される。p型半導体層11と窒素含有半導体層11aとは上面視にて略一致するように形成される。窒素含有半導体層11aは、窒素を含有するp型半導体層であり、上層の透明電極12からIn等が半導体活性層のシリコンへ拡散することを抑制できる拡散防止層である。そして、フォトダイオード100上には、フォトダイオード電極としての透明電極12が形成される。具体的には、窒素含有半導体層11a上に、透明電極12が形成される。換言すると、フォトダイオード100の半導体活性層と透明電極12との間に、窒素含有半導体層11aが形成される。すなわち、拡散防止層である窒素含有半導体層11aを介して、フォトダイオード100の半導体活性層と透明電極12とは対向配置される。窒素含有半導体層11aと透明電極12とは直接接する。透明電極12は、金属酸化膜である透明導電膜から形成される。透明電極12は、酸化インジウムを含む。フォトダイオード100は、対向する電極によって挟まれる。すなわち、透明電極12は、フォトダイオード100のアノード電極である。そして、下部電極25は、フォトダイオード100のカソード電極である。このような構成により、透明電極12を透過した可視光がフォトダイオード100に入射される。そして、フォトダイオード100により、可視光が電荷に変換され、下部電極25から電流が流れる。これらを覆うように、透明電極12上に、第二のパッシベーション膜13が形成される。なお、ここで第二のパッシベーション膜13は、塗布型の透明絶縁膜単膜でもよく、さらにはCVD等で成膜した透明絶縁膜の上層に塗布型の透明絶縁膜を有してもよい。ソース電極6上の第一のパッシベーション膜8及び第二のパッシベーション膜13には、コンタクトホールCH2が形成される。すなわち、ソース電極6上の一部では、第一のパッシベーション膜8及び第二のパッシベーション膜13が存在しない。また、透明電極12上の第二のパッシベーション膜13には、コンタクトホールCH3が形成される。すなわち、透明電極12上の一部では、第二のパッシベーション膜13が存在しない。第二のパッシベーション膜13上には、データ配線14、バイアス配線15、及び遮光層16が形成される。図3に示されるように、データ配線14は、コンタクトホールCH2を通るように直線状に延在する。また、データ配線14は、コンタクトホールCH2に埋設される。そして、コンタクトホールCH2を介して、ソース電極6とデータ配線14が電気的に接続される。データ配線14は、複数の画素103に亘って延在し、それぞれの画素103のソース電極6からフォトダイオード100によって変換された電荷を読み出す。図3に示されるように、バイアス配線15は、コンタクトホールCH3を通るように直線状に延在する。また、バイアス配線15は、コンタクトホールCH3に埋設される。そして、コンタクトホールCH3を介して、透明電極12とバイアス配線15が電気的に接続される。バイアス配線15は、複数の画素103に亘って延在し、それぞれの画素103の透明電極12に逆バイアスをかける。これにより、光が当たらないときに、フォトダイオード100をオフ状態にする。遮光層16は、TFT107上に形成される。遮光層16は、矩形状に形成される。バイアス配線15及び遮光層16は、一体的に形成される。もちろん、これに限らず、バイアス配線15及び遮光層16を、個々に形成してもよい。また、バイアス配線15の幅より、遮光層16の幅のほうが大きくなっている。なお、データ配線14とバイアス配線15は、Al合金を含む導電膜により形成されており、望ましくはその最上層もしくは最下層にAl-Ni合金膜を有している。なお、データ配線14とバイアス配線15は、Al-Ni合金膜の単層により形成されてもよい。最上層にAl-Ni合金膜がある場合、さらに表面を窒化層としてもよい。そして、これらを覆うように、第三のパッシベーション膜17、第四のパッシベーション膜18が順次形成される。第四のパッシベーション膜18は、表面が平坦になっている。第四のパッシベーション膜18は、例えば有機樹脂などから形成される。TFT基板の画素103は、以上のように構成される。次に、図5を参照して、TFT基板の端子部の構成について説明する。図5は、TFT基板の端子部の構成を示す断面図である。端子部では、絶縁性基板1上の略全体に、ゲート絶縁膜3及び第一のパッシベーション膜8が順次形成される。第一のパッシベーション膜8上には、配線変換パターン23が形成される。配線変換パターン23は、配線と端子とを電気的に接続するパターンである。また、配線変換パターン23は、パネル外に形成されるショートリングに接続されていてもよい。ショートリングとは、TFT基板の製造工程中に発生する静電気等によるTFT107等の素子の破壊を抑制するために設けられる配線である。これらを覆うように、第二のパッシベーション膜13が形成される。配線変換パターン23上において、第二のパッシベーション膜13にはコンタクトホールCH4、CH7が形成される。すなわち、配線変換パターン23上の一部では、第二のパッシベーション膜13が存在しない。第二のパッシベーション膜13上には、配線24が形成される。配線24は、例えばデータ配線14やバイアス配線15から延在してもよい。また、配線24は、例えばコンタクトホールCH6図示せずを介してゲート配線27と電気的に接続されていてもよい。配線24の端部は、コンタクトホールCH7に埋設される。そして、コンタクトホールCH7を介して、配線24と配線変換パターン23が電気的に接続される。そして、配線24を覆うように、第三のパッシベーション膜17及び第四のパッシベーション膜18が順次形成される。また、コンタクトホールCH4上において、第三のパッシベーション膜17及び第四のパッシベーション膜18にはコンタクトホールCH5が形成される。コンタクトホールCH5は、コンタクトホールCH4より大きく形成される。換言すると、コンタクトホールCH5の内側にコンタクトホールCH4が形成される。第四のパッシベーション膜18上には、端子22が形成される。端子22は、コンタクトホールCH4、CH5に埋設される。そして、コンタクトホールCH4、CH5を介して、端子22と配線変換パターン23が電気的に接続される。すなわち、配線変換パターン23が配線24及び端子22に接続されることにより、配線24及び端子22が電気的に接続される。端子部は、以上のように構成される。また、端子部は、上記の構成に限らず、例えば図6に示される構成としてもよい。図6は、端子部の他の構成を示す断面図である。図6に示されるように、端子22は、第四のパッシベーション膜18上には形成されず、第三のパッシベーション膜17上に形成される。すなわち、コンタクトホールCH5の内側のみに端子22が形成される。本実施の形態では、配線変換パターン23は第一のパッシベーション膜8の上層に配置したが、ゲート絶縁膜3と第一のパッシベーション膜8の間に配置してもよい。さらには、図5、6においては、コンタクトホールCH7等を介して、データ配線14、バイアス配線15、ゲート配線27を配線変換パターン23に電気的に接続したがこれに限らない。例えば、コンタクトホールCH7等を介さないで、直接、データ配線14、バイアス配線15、ゲート配線27といった配線24を配線変換パターン23としてもよい。すなわち、データ配線14、バイアス配線15、ゲート配線27を直接端子22に接続してもよい。本実施の形態にかかるフォトセンサーに備えられるTFT基板は、以上のように構成される。ここで、p型半導体層11の透明電極12側には拡散防止層としての窒素含有層11aが形成される。このため、フォトダイオード100のアノード電極からSi層へのIn拡散を抑制することができる。すなわち、透明電極12からn型半導体層9、i型半導体層10、及びp型半導体層11からなる半導体活性層へのIn拡散を抑制することができる。したがって、高バイアス下でのフォトダイオード100のリーク電流を抑えることができ、残像の少ないフォトセンサーを実現できる。既に説明したように、X線撮像装置に用いられるフォトセンサーには、シンチレーターが設けられる。具体的には、フォトセンサーに備えられるTFT基板にシンチレーターが設けられる。図7は、X線撮像装置に用いられるTFT基板の構成を示す断面図である。図7に示されるように、第四のパッシベーション膜18上にシンチレーター26が形成される。シンチレーター26は、フォトダイオード100の光の入射側に設けられる。すなわち、シンチレーター26は、フォトダイオード100の透明電極12側に設けられる。シンチレーター26は、例えばCsIからなり、X線を可視光に変換する。なお、シンチレーター26以外の構成は、図4に示されたTFT基板と同様の構成となっている。次に、図8~図10を用いて本実施の形態にかかるフォトセンサーに備えられるTFT基板の製造方法について説明する。図8、9は、画素におけるTFT基板の製造工程を示す断面図である。すなわち、図8、9は、図4に対応する個所におけるTFT基板の製造工程を示す断面図である。図10は、端子部におけるTFT基板の製造工程を示す断面図である。すなわち、図10は、図5又は図6に対応する個所におけるTFT基板の製造工程を示す断面図である。最初に、スパッタリング法により、絶縁性基板1上に第一の導電性薄膜を成膜する。第一の導電性薄膜の材料として、低抵抗金属材料を用いることが好ましい。具体的には、第一の導電性薄膜の材料として、Alを主成分とする金属、例えばNiを含むAl合金を用いることができる。本実施の形態では、第一の導電性薄膜の材料として、AlNiNdを用いる。成膜条件は、圧力を0.2~0.5Pa、DCパワーを1.0~2.5kWパワー密度で言うなれば0.17~0.43W/cm2、成膜温度を室温~180°Cくらいの範囲を適用する。また、膜厚は150~300nmとする。現像液との反応を抑えるために、AlNiNdの上に窒化したAlNiNd層を形成しても良い。また、AlNiNdの代わりにAlNiSiやAlNiMgなどを使用しても良い。さらに、データ配線14やバイアス配線15に同じ材料を用いてもよく、その場合は生産効率が向上する。また、Al以外にも低抵抗金属材料としてCuもしくはCu合金を用いることができ、この場合もAlと同様にスパッタリング法で成膜することができる。本実施の形態においては、フォトダイオード100の形成の際にゲート電極2及びゲート配線27が露出しない構造となる。これにより、ゲート電極2及びゲート配線27として、ダメージにそれほど強くないAlやCuを主成分とする金属を用いることができる。このため、低抵抗な配線を形成できるので、大型のフォトセンサーを形成することが可能となる。そして、第一の導電性薄膜上に、感光性樹脂であるレジスト図示せずをスピンコートによって塗布し、塗布したレジストを露光、現像する第一のフォトリソ工程写真製版工程を行う。これにより、所望の形状にレジストがパターニングされる。その後、レジストをマスクとして、第一の導電性薄膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ゲート電極2及びゲート配線27が形成される。エッチングは、例えば燐酸と硝酸と酢酸との混酸のエッチング液を用いたウェットエッチングにより行われる。エッチング液としては、燐酸と硝酸と酢酸との混酸に限らず、その他のエッチング液を用いることもできる。また、ウェットエッチングに限らず、ドライエッチングを用いてもよい。なお、ゲート電極2及びゲート配線27の断面形状はテーパー形状とすることが望ましい。テーパー形状とすることにより、後続の膜形成における断線などの不良を低減できる。そして、絶縁膜耐圧が向上するという効果を奏する。次に、プラズマCVD法にて、ゲート電極2及びゲート配線27を覆うように、ゲート絶縁膜3、半導体層4、及びオーミックコンタクト層5を順次成膜する。半導体層4としてはa-Si:H層、オーミックコンタクト層としてはna-Si:H層を用いることができる。また、それぞれの膜厚は、例えば、ゲート絶縁膜3を200~400nm、半導体層4を100~200nm、オーミックコンタクト層5を20~50nmとする。なお、フォトセンサーは高い電荷読み出し効率が求められ駆動能力の高いTFTが求められる為、半導体層4を2ステップに分割して成膜してTFTの高性能化を図っても良い。その場合の成膜条件として、1層目はデポレートが5~20nm/分の低速レートで良質な膜を形成し、その後の残りを30nm/分以上のデポレートで成膜する。また、成膜温度を250~350°Cとして、ゲート絶縁膜3、半導体層4、及びオーミックコンタクト層5を成膜する。次に、第二のフォトリソ工程により、ゲート電極2上に、アイランド状のレジスト図示せずを形成する。そして、レジストをマスクとして、半導体層4及びオーミックコンタクト層5をエッチングする。エッチングは、例えばSF6とHClの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、SF6とHClの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、半導体層4及びオーミックコンタクト層5が、アイランド状にパターニングされる。このとき、後に形成されるチャネル領域上にもオーミックコンタクト層5が残っている。次に、第三のフォトリソ工程により、ゲート絶縁膜3上に、基板周辺のみ開口するレジスト図示せずを形成する。そして、レジストをマスクとして、ゲート絶縁膜3をエッチングする。また、エッチングは、例えばCF4とO2の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、CF4とO2の混合ガスに限らず、その他のエッチングガスを用いることもできる。次に、スパッタリング法を用いて、オーミックコンタクト層5を覆うように、第二の導電性薄膜を成膜する。第二の導電性薄膜としては、Crなどの高融点金属膜を用いることができる。また、膜厚は50~300nmとする。第二の導電性薄膜としては、Crの他にもSiとのオーミックコンタクトが取れる金属であってもよい。次に第四のフォトリソ工程により、第二の導電性薄膜上に、ソース電極6とドレイン電極7に対応するレジスト図示せずを形成する。そして、レジストをマスクとして、第二の導電性薄膜をエッチングして、ソース電極6及びドレイン電極7を形成する。エッチングは、例えば硝酸セリウムアンモニウムと硝酸の混酸を用いたウェットエッチングにより行われる。その後、形成した電極をマスクにして、オーミックコンタクト層5をエッチングする。これにより、チャネルが形成されて、TFT107が形成される。ここでのエッチングは、例えばSF6とHClの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチング液としては、硝酸セリウムアンモニウムと硝酸の混酸に限らず、その他のエッチング液を用いることもできる。そして、エッチングガスとしては、SF6とHClの混合ガスに限らず、その他のエッチングガスを用いることもできる。なお、端子部においては、第一、第二、第四のフォトリソ工程及びエッチングにより、第一の導電性薄膜、半導体層4、オーミックコンタクト層5、及び第二の導電性薄膜が除去される。また、絶縁性基板1上の略全体に、ゲート絶縁膜3が形成される。以上の工程により、図8a及び図10aに示す構成となる。また、TFT107の特性を向上させるために、この後、第一のパッシベーション膜8を形成する前に水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層4の表面を荒らしてもよい。そして、これらを覆うように、プラズマCVD等の方法を用いて、第一のパッシベーション膜8を成膜する。本実施の形態では、第一のパッシベーション膜8として、誘電率の低い酸化珪素SiO2膜を用いる。そして、SiO2膜を200~400nmの膜厚に成膜する。SiO2膜の成膜条件は、SiH4流量を1.69×10-2~8.45×10-2Pam3/s=10~50sccm、N2O流量を3.38×10-1~8.45×10-1Pam3/s200~500sccm、成膜圧力を50Pa、RFパワーを50~200Wパワー密度で言うなれば0.015~0.67W/cm2、成膜温度を200~300°Cくらいの範囲を適用する。なお、第一のパッシベーション膜8としては、SiO2膜に限らず、SiNやSiONや前記膜の積層でもよい。この場合は、上記ガスに水素、窒素、NH3を加えて成膜する。次に、第五のフォトリソ工程により、コンタクトホールCH1を形成するためのレジスト図示せずを形成する。次に、レジストをマスクとして、第一のパッシベーション膜8をエッチングする。エッチングは、例えばCF4とO2の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、CF4とO2の混合ガスに限らず、その他のエッチングガスを用いることもできる。そして、レジストを除去する。これにより、コンタクトホールCH1が形成される。具体的には、ドレイン電極7上の第一のパッシベーション膜8が除去されて、コンタクトホールCH1が形成される。すなわち、コンタクトホールCH1では、ドレイン電極7が露出する。なお、端子部では、ゲート絶縁膜3上の略全体に、第一のパッシベーション膜8が形成される。以上の工程により、図8b及び図10bに示す構成となる。次に、スパッタリング法等を用いて、第一のパッシベーション膜8上に、下部電極25となる第三の導電性薄膜28を成膜する。また、コンタクトホールCH1には、第三の導電性薄膜28が埋設される。第三の導電性薄膜28としては、Crなどの高融点金属膜を用いることができる。引き続いて、プラズマCVD法を用いて、第三の導電性薄膜28上に、n型半導体層9、i型半導体層10、p型半導体層11を順次成膜する。これらは、フォトダイオード100を構成する。また、これらは、1度も真空を破らずに同一成膜室で順番に成膜される。本実施の形態では、n型半導体層9としてPがドープされたna-Si層、i型半導体層10としてi-a-Si層、p型半導体層11としてBがドープされたpa-Si層を成膜する。また、na-Si層は膜厚5~100nm、i-a-Si層は膜厚0.5~2.0μm、pa-Si層は膜厚10~80nmにする。i-a-Si層の成膜条件は、例えばSiH4流量を1.69×10-1~3.38×10-1Pam3/s=100~200sccm、H2流量を1.69×10-1~5.07×10-1Pam3/s=100~300sccm、成膜圧力を100~300Pa、RFパワーを30~150Wパワー密度で言うなれば0.01~0.05W/cm2、成膜温度を200~300°Cくらいの範囲を適用する。Pがドープされたna-Si層及びBがドープされたpa-Si層は、それぞれ0.2~1.0のPH3あるいはB2H6を上記成膜条件のガスに混合した成膜ガスで成膜される。また、pa-Si層は、イオンシャワードーピング方法またはイオン注入方法により、i型半導体層10の上層部にBを注入して形成してもよい。なお、イオン注入を用いてpa-Si層を形成する場合、それに先立ってi-a-Si層の表面に膜厚5~40nmのSiO2膜を形成してもよい。これは、Bを注入する際のダメージを軽減させるためである。その場合、イオン注入後にSiO2膜をBHF等により除去してもよい。p型半導体層11の成膜後に、窒素含有半導体層11aを成膜する。窒素含有半導体層11aは、膜厚1~5nmにする。窒素含有半導体層11aは、pa-Si層の成膜ガスにNH4を1.69×10-2~1.67×10-1Pam3/s=数10sccm添加して成膜する。換言すると、p型半導体層11の成膜後期に、窒素を含むガスを添加して成膜を行い、p型半導体層11の上層に窒素含有半導体層11aを形成する。成膜した窒素含有半導体層11aは、量子論的窒化シリコンの組成比よりシリコンが多い状態とする。これにより、上層に窒素含有半導体層11aを有するp型半導体層11が形成される。なお、ここでは、窒素含有半導体層11aを成膜法により形成する場合について説明したがこれに限らない。例えば、p型半導体層11の成膜後、窒素プラズマを含む雰囲気で、成膜されたp型半導体層11の表面処理を行う。これにより、p型半導体層11の表面のシリコンを窒素含有シリコンに変質させて、p型半導体層11の上層に窒素含有半導体層11aを形成してもよい。また、この場合、n型半導体層9、i型半導体層10、及びp型半導体層11の成膜と窒素含有半導体層11aの形成とを同一の装置内で行うことが好ましい。すなわち、これらの半導体層を成膜するシリコン成膜装置中に、窒素プラズマを含む雰囲気を形成して窒素含有半導体層11aを形成することが好ましい。これにより、製造工程を簡略化することができる。さらには、3層からなるシリコンの成膜処理後に、大気圧プラズマ等の装置にて表面処理を行ってもよい。すなわち、n型半導体層9、i型半導体層10、及びp型半導体層11を順次成膜した後に、表面処理を行い、p型半導体層11表面に窒素含有半導体層11aを形成してもよい。以上の工程により、第一のパッシベーション膜8上に、第三の導電性薄膜28、n型半導体層9、i型半導体層10、p型半導体層11、及び窒素含有半導体層11aが順次形成され、図8c及び図10cに示す構成となる。そして、窒素含有半導体層11a上に第四の導電性薄膜を成膜する。第四の導電性薄膜の形成は、例えばスパッタリング法を用いて、ITOなどの透明導電膜を成膜することにより行う。膜厚は50~300nmとする。この時の成膜では基板の加熱は行わない条件が望ましい。第四の導電性薄膜を成膜後、第六のフォトリソ工程により、フォトダイオード100となるパターンより加工マージン分小さいパターンのレジスト図示せずを形成する。そして、レジストをマスクとして、第四の導電性薄膜をエッチングする。その後、レジストを除去する。これにより、透明電極12が形成される。次に、第七のフォトリソ工程にて、透明電極12上にフォトダイオード100の感光領域のレジスト図示せずを形成する。そして、レジストをマスクとして、a-Si層をエッチングする。すなわち、n型半導体層9、i型半導体層10、及びp型半導体層11の3層をエッチングする。エッチングは、例えばSF6とHClの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、SF6とHClの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、3層構造のフォトダイオード100が形成される。次に、第八のフォトリソ工程にて、下部電極25に対応するレジスト図示せずを形成する。ここでのレジストは、フォトダイオード100のパターンより一回り大きいパターンを有する。そして、レジストをマスクとして、第三の導電性薄膜28をエッチングする。その後、レジストを除去する。これにより、下部電極25が形成される。また、コンタクトホールCH1にも下部電極25が形成され、コンタクトホールCH1を介して下部電極25とドレイン電極7が電気的に接続される。なお、端子部においては、第六及び第七のフォトリソ工程及びエッチング工程により、第四の導電性薄膜及びa-Si層が除去される。そして、第八のフォトリソ工程及びエッチングにより、第三の導電性薄膜28がパターニングされる。これにより、配線変換パターン23が形成される。なお、ここでは、配線変換パターン23を第三の導電性薄膜28により形成したがこれに限らない。別途、導電性薄膜を成膜し、パターニングすることにより配線変換パターン23を形成してもよいし、第二の導電性薄膜を配線変換パターン23としてもよい。以上の工程により、図9d及び図10dに示す構成となる。次に、透明電極12上に、フォトダイオード100を保護するための第二のパッシベーション膜13を成膜する。第二のパッシベーション膜13は、データ配線14とバイアス配線15にかかる付加容量を小さくするために形成される。このため、第二のパッシベーション膜13としては、例えば0.5~1.5μmの厚膜で成膜された誘電率の低い酸化珪素SiO2膜を用いる。SiO2膜の成膜条件は、SiH4流量を1.69×10-2~8.45×10-2Pam3/s=10~50sccm、N2O流量を3.38×10-1~8.45×10-1Pam3/s200~500sccm、成膜圧力を50Pa、RFパワーを50~200Wパワー密度で言うなれば0.015~0.67W/cm2、成膜温度を200~300°Cくらいの範囲を適用する。なお、第二のパッシベーション膜13としてSiO2膜を挙げたが、これに限らない。第二のパッシベーション膜13としては、SiO2/SiN/SiO2等の積層膜でもよく、さらには段差低減のためSOGspincoatingonglass膜単膜またはCVD形成膜とSOG膜との積層膜でもよい。そして、第九のフォトリソ工程により、コンタクトホールCH2、CH3を形成するためのレジスト図示せずを形成する。次に、レジストをマスクとして、第二のパッシベーション膜13及び第一のパッシベーション膜8をエッチングする。エッチングは、例えば、CF4とArの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、CF4とArの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、コンタクトホールCH2、CH3が形成される。具体的には、ソース電極6上の第一のパッシベーション膜8及び第二のパッシベーション膜13が除去されて、コンタクトホールCH2が形成される。すなわち、コンタクトホールCH2では、ソース電極6が露出する。そして、透明電極12上の第二のパッシベーション膜13が除去されて、コンタクトホールCH3が形成される。すなわち、コンタクトホールCH3では、透明電極12が露出する。また、端子部においては、配線変換パターン23上の第二のパッシベーション膜13が除去されて、コンタクトホールCH4、CH7が形成される。すなわち、コンタクトホールCH4、CH7では、配線変換パターン23が露出する。なお、本実施の形態では、コンタクトホールCH4をコンタクトホールCH7の形成時に同時に形成するが別の工程で形成してもよい。また、コンタクトホールCH2、CH3、CH4、CH6、CH7の形成の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減できる。以上の工程により、図9e及び図10eに示す構成となる。次に、第二のパッシベーション膜13上に、データ配線14、バイアス配線15、及び遮光層16となる第五の導電性薄膜を成膜する。また、コンタクトホールCH2、CH3には、第五の導電性薄膜が埋設される。第五の導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ透明導電膜とのコンタクト特性に優れたNiを含むAl合金等が用いられる。第五の導電性薄膜としては、例えばAlNiNd膜が用いられる。そして、AlNiNd膜を0.5~1.5μmの膜厚に成膜する。第五の導電性薄膜は、AlNiNd単層でもよく、AlNiNdとMoやMo合金、あるいはCrなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、AlNiNdの上に窒化したAlNiNdNを形成してもよい。例えばスパッタリング法により下地としてMo合金、その上にAlNiNdを連続成膜する。成膜条件は、圧力を0.2~0.5Pa、DCパワーを1.0~2.5kWパワー密度で言うなれば0.17~0.43W/cm2、成膜温度を室温~180°Cぐらいの範囲を適用する。次に、第十の写真製版工程にて、データ配線14、バイアス配線15、及び遮光層16に対応するレジスト図示せずを形成する。そして、レジストをマスクとして、第五の導電性薄膜をエッチングする。第五の導電性薄膜としてAlNiNdとMoの積層膜を用いた場合、エッチングは、例えば、燐酸と硝酸と酢酸の混液を用いたウェットエッチングにより行われる。また、エッチング液としては、燐酸と硝酸と酢酸の混液に限らず、その他のエッチング液を用いることもできる。その後、レジストを除去する。これにより、データ配線14、バイアス配線15、及び遮光層16が形成される。また、コンタクトホールCH2ではデータ配線14が形成され、コンタクトホールCH2を介してデータ配線14とソース電極6が接続される。コンタクトホールCH3ではバイアス配線15が形成され、コンタクトホールCH3を介してバイアス配線15と透明電極12が接続される。また、端子部では、第五の導電性薄膜が除去される。以上の工程により、図9fに示す構成となる。その後、データ配線14及びバイアス配線15を保護するために、これらを覆うように、第三のパッシベーション膜17、第四のパッシベーション膜18を順次成膜する。例えば、第三のパッシベーション膜17としてSiN膜を用い、第四のパッシベーション膜18として平坦化膜を用いる。次に、第十一のフォトリソ工程にて、コンタクトホールCH5を形成するためのレジスト図示せずを形成する。そして、レジストをマスクとして、第三のパッシベーション膜17及び第四のパッシベーション膜18をエッチングする。その後、レジストを除去する。これにより、配線変換パターン23上の第三のパッシベーション膜17及び第四のパッシベーション膜18が除去されて、コンタクトホールCH5が形成される。コンタクトホールCH5では、第二のパッシベーション膜13及び配線変換パターン23が露出する。また、コンタクトホールCH5の内側にあるコンタクトホールCH4では、配線変換パターン23が露出する。ここでは、エッチングは、CF4とO2の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、CF4とO2の混合ガスに限らず、その他のエッチングガスを用いることもできる。なお、第四のパッシベーション膜18として感光性を有する平坦化膜を用いてもよい。これにより、第十一のフォトリソ工程にて、レジストを用いず、露光現像処理によって第四のパッシベーション膜18をパターニングすることができる。次に、第四のパッシベーション膜18上に端子22となる第六の導電性薄膜を成膜する。また、コンタクトホールCH4、CH5には、第六の導電性薄膜が埋設される。第六の導電性薄膜としては、信頼性を確保する為に例えばアモルファスITOなどの透明導電膜を用いる。なお、本実施の形態では、端子22として透明導電膜を用いるが、配線変換パターン23等との良好なコンタクトを得る為に導電膜と透明導電膜の2層としてもよい。次に、第十二のフォトリソ工程にて端子形状のレジスト図示せずを形成する。そして、レジストをマスクとして、第六の導電性薄膜をエッチングする。ここでは、エッチングは、例えば、シュウ酸を用いたウェットエッチングにより行われる。その後、レジストを除去する。これにより、端子22が形成される。また、コンタクトホールCH4、CH5に端子22が形成され、コンタクトホールCH4、CH5を介して配線変換パターン23と端子22が電気的に接続される。その後、アニールにより、ITOを結晶化する。以上の工程により、図4、及び図5又は図6に示す構成となり、TFT基板が完成する。本実施の形態にかかるフォトセンサーに備えられるTFT基板の製造方法では、p型半導体層11の上層に窒素含有半導体層11aを形成する。これにより、透明電極12を形成する透明導電膜のIn等が、フォトダイオード100を構成する半導体活性層へ拡散することを抑制できる。そして、フォトダイオード100の量子化効率の低下を抑え、入射光量が少ない状態でもS/N比の良い大型のフォトセンサーを実現することができる。また、本実施の形態では、拡散防止層として窒素含有半導体層11aを形成したが、酸素を含有する層を形成してもよい。すなわち、p型半導体層11の透明電極12側に、酸素を含有させてもよい。この場合、例えば、酸素プラズマを含む雰囲気で、成膜されたp型半導体層11の表面処理を行い、拡散防止層を形成する。もちろん、窒素含有半導体層11aと同様、半導体活性層の成膜と拡散防止層の形成を同一装置内で行ってもよい。なお、本実施の形態では、十二回のフォトリソ工程でTFT基板を製造しているが、十一回のフォトリソ工程によりTFT基板を製造することも可能である。具体的には、第二、第四のフォトリソ工程を1回のフォトリソ工程で行い、フォトリソ工程を1回減らすことができる。すなわち、半導体層4及びオーミックコンタクト層5のアイランド化と、ソース電極6、ドレイン電極7、及びオーミックコンタクト層5の形成とを1回のフォトリソ工程で行うことができる。この場合、まず、オーミックコンタクト層5を成膜した後、この上に第二の導電性薄膜を成膜する。そして、第二の導電性薄膜上に、2段階の膜厚を有するレジストを形成する。具体的には、後に形成されるソース電極6上及びドレイン電極7上に厚膜レジストパターンを形成する。そして、後に形成されるチャネル領域上に薄膜レジストパターンを形成する。その他の領域上にはレジストを形成しない。そして、レジストをマスクとして、半導体層4、オーミックコンタクト層5、及び第二の導電性薄膜をエッチングする。その後、薄膜レジストパターンを除去し、厚膜レジストパターンをマスクとして、オーミックコンタクト層5をエッチングする。その後、厚膜レジストパターンを除去する。これにより、ソース電極6、ドレイン電極7、及びチャネル領域が形成される。なお、2段階の膜厚を有するレジストの形成には、露光領域、中間露光領域、未露光領域の3段階の露光レベルを実現できる多階調マスクを用いてもよい。多階調マスクには、ハーフトーンマスク及びグレイトーンマスクがある。多階調マスクを用いることにより、1回の露光で、上記のような2段階の膜厚を有するレジストが形成できる。また、本実施の形態では、第三のフォトリソ工程で形成されたレジストパターンを用いて、基板周辺のゲート絶縁膜3を除去したが、これに限らない。例えば、ソース電極6とドレイン電極7を形成した後に、周辺のゲート絶縁膜3を除去してもよい。さらには、オーミックコンタクト層5成膜後に、基板周辺のオーミックコンタクト層5と半導体層4とゲート絶縁膜3とを同時に除去してもよい。また、コンタクトホールCH1の形成工程において、第一のパッシベーション膜8とゲート絶縁膜3を除去してもよい。尚、ドレイン電極7のドライエッチングダメージを少なくするエッチング条件で行うのが望ましい。また、本実施の形態では、コンタクトホールCH1上に下部電極25として第三の導電性薄膜28を成膜し、その上にフォトダイオード100を形成したが、これに限らない。例えば、ドレイン電極7を下部電極25と共用し、ドレイン電極7上に開口したコンタクトホールCH1内にフォトダイオード100を形成してもよい。さらには、ドレイン電極7に開口したコンタクトホールCH1上に下部電極25として第三の導電性薄膜28を成膜し、コンタクトホールCH1内にフォトダイオード100を形成してもよい。実施の形態2以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、拡散防止層として窒素含有半導体層11aの代わりに、高濃度酸素含有導電体層12aを設ける。なお、これ以外の構成、製造方法等は、実施の形態1と同様なので説明を適宜省略又は簡略化する。図11は、本実施の形態にかかるフォトセンサーに備えられるTFT基板の構成を示す断面図である。図11は、図3においてIV-IVで示された個所における断面図である。すなわち、図11は、図4と同じ箇所における断面図である。フォトダイオード100の下部電極25より下層の構造は実施の形態1と同じ構成であるので説明を省略する。下部電極25の上層には、n型半導体層9、i型半導体層10、p型半導体層11を順次積層した積層した3層積層構造からなるフォトダイオード100が形成される。また、フォトダイオード100上には、透明電極12が形成される。透明電極12は、p型半導体層11との界面に、拡散防止層としての高濃度酸素含有導電体層12aを有する。すなわち、高濃度酸素含有導電体層12aは、透明電極12のp型半導体層11側に形成される。高濃度酸素含有導電体層12aとは、透明電極12の膜厚中央付近に比べ酸素を多く含有する層である。換言すると、高濃度酸素含有導電体層12aとは、透明電極12の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する層である。第二のパッシベーション膜13より上層は、実施の形態1と同様なので説明を省略する。本実施の形態にかかるフォトセンサーに備えられるTFT基板では、透明電極12は、p型半導体層11との界面に高濃度酸素含有導電体層12aを有する。このため、p型半導体層11へのInなどの拡散を抑制できる。そして、フォトダイオード100の量子化効率の低下を抑え入射光量が少ない状態でもS/N比の良い大型のフォトセンサーを実現することができる。なお、本実施の形態では、拡散防止層として酸素を多く含有する高濃度酸素含有導電体層12aを例に挙げたが、窒素を多く含有する層を用いてもよい。すなわち、透明電極12のp型半導体層11側に、窒素を含有する層を形成してもよい。さらには、拡散防止層として亜鉛を多く含有する層を用いてもよい。具体的には、透明電極12のp型半導体層11側に、透明電極12の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有する層を形成してもよい。次に、本実施の形態にかかるフォトセンサーに備えられるTFT基板の製造方法について説明する。フォトダイオード100を構成するn型半導体層9、i型半導体層10、及びp型半導体層11の成膜までは実施の形態1と同様に形成する。そして、p型半導体層11上に、第四の導電性薄膜として、透明導電膜を成膜する。ここでは、透明導電膜として、非結晶透明導電膜を成膜する。非結晶透明導電膜は、例えばIZO、ITZO、ITO、ITSO等のターゲットを用いたスパッタリング法により成膜される。成膜条件は、圧力を0.3~0.6Pa、DCパワーを3~10kWパワー密度で言うなれば0.65~2.3W/cm2、Ar流量を8.45×10-2~2.535×10-1Pam3/s=50~150sccm、酸素流量を1.69×10-3~3.38×10-3Pam3/s=1~2sccm、成膜温度を室温~180°Cくらいの範囲を適用する。非結晶透明導電膜の成膜中、酸素流量が変化する。具体的には、非結晶透明導電膜の成膜中盤の酸素流量に比べ、成膜初期の酸素流量を多く設定する。例えば、膜厚が5nm~10nm程度になるまで、酸素流量を多く設定する。このようにして、酸素含有量を増加させて非結晶透明導電膜の下層に高濃度酸素含有導電体層12aを成膜する。なお、酸素流量の変化はステップ状の変化でも、ランプ状変化でもよい。また、酸素含有量の変化は、酸素流量によって変化させる場合に限定するものではない。次に、第六のフォトリソ工程により、レジスト図示せずを形成し、例えばシュウ酸を用いてエッチングを行い、パターニングする。これにより、高濃度酸素含有導電体層12aを有する透明電極12を形成する。以降の製造工程は、実施の形態1と同様なので説明を省略する。なお、本実施の形態では、p型半導体層11側の透明電極12の酸素含有量を増加させる為に酸素流量等を変化させたが、窒素含有とするために成膜初期にO2に加えN2を添加してもよい。すなわち、成膜初期に窒素を含むガスを添加して、透明電極12となる透明導電膜を成膜してもよい。さらには、亜鉛を多く含有する層を形成する場合、成膜初期に成膜中盤に比べて亜鉛を多く含む材料を用いて成膜して、透明電極12となる透明導電膜の下層に拡散防止層を形成してもよい。具体的には、成膜初期の層に亜鉛の含有量を多くするために、IZOやITZO等の亜鉛を多く含むターゲットを用いて5nm~10nm成膜する。その後、ITO等の別のターゲットを用いて成膜し、積層膜としてもよい。さらには、1つの成膜室に2種類のターゲットを備えて形成してもよい。実施の形態3以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、拡散防止層として窒素含有半導体層11aの代わりに、シリサイド層20を設ける。なお、これ以外の構成、製造方法等は、実施の形態1と同様なので説明を適宜省略又は簡略化する。図12は、本実施の形態にかかるフォトセンサーに備えられるTFT基板の構成を示す断面図である。図12は、図3においてIV-IVで示された個所における断面図である。すなわち、図12は、図4と同じ箇所における断面図である。フォトダイオード100の下部電極25より下層の構造は実施の形態1と同じ形状であるので説明を省略する。下部電極25の上層には、n型半導体層9、i型半導体層10、p型半導体層11を順次積層した3層積層構造からなるフォトダイオード100が形成される。また、p型半導体層11上には、シリサイド層20が形成される。シリサイド層20とは、高融点金属と半導体層の材料との反応生成物層である。そして、シリサイド層20上には、透明電極12が形成される。すなわち、フォトダイオード100を構成する半導体活性層と透明電極12との間には、シリサイド層20が形成される。第二のパッシベーション膜13より上層は、実施の形態1と同様なので説明を省略する。本実施の形態にかかるフォトセンサーに備えられるTFT基板では、透明電極12とp型半導体層11との間にシリサイド層20が形成される。これにより、透明電極12からp型半導体層11へのInなどの拡散を抑制できる。そして、フォトダイオード100の量子化効率の低下を抑え入射光量が少ない状態でもS/N比の良い大型のフォトセンサーを実現することができる。次に、図13を参照して、本実施の形態にかかるフォトセンサーに備えられるTFT基板の製造方法について説明する。図13は、TFT基板の製造方法を示す断面図である。フォトダイオード100を構成するn型半導体層9、i型半導体層10、及びp型半導体層11の成膜までは実施の形態1と同様に形成する。そして、スパッタリング法によって、p型半導体層11上に、高融点金属膜19を成膜する。高融点金属膜19としては、例えばCr膜を用いる。そして、Cr膜を100nmに成膜する。以上の工程により、図13aに示す構成となる。そして、p型半導体層11と高融点金属膜19が接触した状態で熱処理を行い、p型半導体層11と高融点金属膜19の間にシリサイド層20を形成する。熱処理温度は、例えば250°Cとする。その後、高融点金属膜19をエッチングして除去する。エッチングは、例えば、硝酸と硝酸セリウムアンモニウムの混液を用いたウェットエッチングにより行われる。これにより、シリサイド層20を表面に露出させる。また、エッチング液としては、硝酸と硝酸セリウムアンモニウムの混液に限らず、その他のエッチング液を用いることもできる。また、ウェットエッチングに限らず、他のエッチング方法を用いることもできる。以上の工程により、図13bに示す構成となる。次に、シリサイド層20上に、第四の導電性薄膜として、透明導電膜を成膜する。ここでは、透明導電膜として非結晶透明導電膜を成膜する。そして、第六のフォトリソ工程により、レジスト図示せずを形成し、例えばシュウ酸を用いてエッチングを行い、パターニングする。これにより、透明電極12を形成する。次に、第七のフォトリソ工程にて、透明電極12上にフォトダイオード100の感光領域のレジスト図示せずを形成する。そして、レジストをマスクとして、シリサイド層20、n型半導体層9、i型半導体層10、及びp型半導体層11をドライエッチングによりパターニングする。以降の製造工程は、実施の形態1と同様なので説明を省略する。なお、本実施の形態では、高融点金属膜19としてCrを用いたが、W、Ti、Moなどのシリサイドを形成する高融点金属であれば用いることができる。また、熱処理もシリサイド形成プロセスにより変更してもよい。さらには、半導体層表面と高融点金属膜19の成膜条件によっては熱処理を行わなくても良い場合もある。実施の形態4以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、透明電極12の形状が実施の形態1と異なる。なお、これ以外の構成、製造方法等は、実施の形態1と同様なので説明を適宜省略又は簡略化する。図14は、本実施の形態にかかるTFT基板の画素の構成を示す平面図である。断面構造は、上記の実施の形態とほぼ同等なので平面構造に関わる部分のみ以下に説明する。フォトダイオード100上に形成された透明電極12には開口部21が形成される。1画素に形成された透明電極12に対して、開口部21は複数形成される。換言すると、1つの透明電極12のパターンに対して、開口部21は複数形成される。コンタクトホールCH3を介してバイアス配線15と接続する領域では、コンタクトホールCH3の形成マージンより大きいパターンが形成されている。図14において、透明電極12は、略中央部に矩形状のパターンを有する。そして、この矩形状のパターンの内側であって、略中央部に、コンタクトホールCH3が形成される。それ以外の領域では、透明電極12は、メッシュ状のパターンを有する。すなわち、透明電極12には、矩形状の開口部21がアレイ状に設けられる。なお、透明電極12の形状はメッシュ状に限らない。例えば、図15に示すように、透明電極12は、くもの巣状でもよく、更にはハニカム状、放射状でもよい。すなわち、開口部21は、矩形状、台形状等の多角形状でもよく、さらには円形状でもよい。本実施の形態にかかるフォトセンサーに備えられるTFT基板は、透明電極12が複数の開口部21を有する。開口部21を設けることで、In等が横方向へ拡散可能となる。このように、横方向への拡散可能領域を設けることで、縦方向の拡散を抑えることができる。そして、p型半導体層11を超えてi型半導体層10へのInなどの拡散を抑制できる。これにより、フォトダイオード100の量子化効率の低下を抑え入射光量が少ない状態でもS/N比の良い大型のフォトセンサーを実現することができる。さらにはフォトダイオード100への入射光において、透明電極12と開口部21でそれぞれ異なった波長分布を設定できるので膜厚等のプロセス変動により量子化効率が急激に悪化することを抑制できる。