"入力されるシリアル転送データの基準位相での第1出力と、前記第1出力に対して第1遅延量による位相差を付与した第2出力とをそれぞれ取得する第1データ取得部と、前記第1遅延量よりも大きな第2遅延量による位相差を前記第1出力に対して付与した第3出力と、前記第3出力に対して前記第1遅延量による位相差を付与した第4出力とをそれぞれ取得する第2データ取得部と、前記第1データ取得部および前記第2データ取得部の各出力について、前記シリアル転送データに含まれる検出対象のデータ列が検出できたか否かをそれぞれ判定する判定部と、前記判定部での判定結果に基づいて、出力される前記シリアル転送データに付与する遅延量を調整する位相調整部と、を備える位相調整装置。請求項1に記載の位相調整装置において、前記位相調整部は、前記第1データ取得部および前記第2データ取得部の各出力のうち、前記データ列が検出できた出力の遅延量を用いて調整を行う位相調整装置。請求項2に記載の位相調整装置において、前記位相調整部は、前記第1データ取得部および前記第2データ取得部の各出力で前記データ列がいずれも検出できないとき、前記第2出力と前記第4出力との平均を用いて調整を行う位相調整装置。請求項1から請求項3のいずれか1項に記載の位相調整装置において、前記第3出力の位相は、前記基準位相に対して35度から55度の範囲の位相差を有する位相調整装置。請求項1から請求項4のいずれか1項に記載の位相調整装置において、前記第2出力は、前記第1出力に対して前記第1遅延量での位相の進みおよび遅れをそれぞれ付与した2種類の出力を含み、前記第4出力は、前記第3出力に対して前記第1遅延量での位相の進みおよび遅れをそれぞれ付与した2種類の出力を含む位相調整装置。請求項5に記載の位相調整装置において、前記位相調整部は、前記第1出力と前記第2出力とからなる出力群または前記第3出力と前記第4出力とからなる出力群のいずれかについて、3つの出力から前記データ列がすべて検出できたとき、前記第1出力または前記第3出力の遅延量を用いて調整を行い、前記第1出力と前記第2出力とからなる出力群または前記第3出力と前記第4出力とからなる出力群のいずれかについて、位相の順で連続する2つの出力から前記データ列が検出できたとき、3つの出力のうち前記データ列が検出できなかった出力と位相差が最も大きくなる出力の遅延量を用いて調整を行う位相調整装置。請求項1から請求項6のいずれか1項に記載の位相調整装置を備えたカメラ。しかし、上記の特許文献1の技術では、電圧の判定閾値を決めることが実際には困難であり、また、クロックが高速化すると2種類のクロックの精度を保つことが困難となる点でなお改善の余地があった。そこで、本発明は、より簡易な構成で、データとクロックとの位相の関係を適切に調整するための手段を提供することを目的とする。一の態様の位相調整装置は、第1データ取得部と、第2データ取得部と、判定部と、位相調整部とを備える。第1データ取得部は、入力されるシリアル転送データの基準位相での第1出力と、第1出力に対して第1遅延量による位相差を付与した第2出力とをそれぞれ取得する。第2データ取得部は、第1遅延量よりも大きな第2遅延量による位相差を第1出力に対して付与した第3出力と、第3出力に対して第1遅延量による位相差を付与した第4出力とをそれぞれ取得する。判定部は、第1データ取得部および第2データ取得部の各出力について、シリアル転送データに含まれる検出対象のデータ列が検出できたか否かをそれぞれ判定する。位相調整部は、判定部での判定結果に基づいて、出力されるシリアル転送データに付与する遅延量を調整する。上記の一の態様において、位相調整部は、第1データ取得部および第2データ取得部の各出力のうち、データ列が検出できた出力の遅延量を用いて調整を行うようにしてもよい。また、位相調整部は、第1データ取得部および第2データ取得部の各出力でデータ列がいずれも検出できないとき、第2出力と第4出力との平均を用いて調整を行うようにしてもよい。上記の一の態様において、第3出力の位相は、基準位相に対して35度から55度の範囲の位相差を有していてもよい。上記の一の態様において、第2出力は、第1出力に対して第1遅延量での位相の進みおよび遅れをそれぞれ付与した2種類の出力を含んでいてもよい。また、第4出力は、第3出力に対して第1遅延量での位相の進みおよび遅れをそれぞれ付与した2種類の出力を含んでいてもよい。そして、位相調整部は、第1出力と第2出力とからなる出力群または第3出力と前記第4出力とからなる出力群のいずれかについて、3つの出力からデータ列がすべて検出できたとき、第1出力または第3出力の遅延量を用いて調整を行ってもよい。また、位相調整部は、第1出力と第2出力とからなる出力群または第3出力と第4出力とからなる出力群のいずれかについて、位相の順で連続する2つの出力からデータ列が検出できたとき、3つの出力のうちデータ列が検出できなかった出力と位相差が最も大きくなる出力の遅延量を用いて調整を行ってもよい。なお、上記の一の態様の位相調整装置を備えたカメラまたは電子機器の構成も本発明の具体的態様として有効である。本発明では、第1データ取得部および第2データ取得部の各出力について、検出対象のデータ列が検出できたか否かに応じて、出力されるシリアル転送データに付与する遅延量を調整することで、シリアル転送データの遅延量を容易かつ適切に調整できる。<一の実施形態での位相調整装置の構成例>図1は、一の実施形態での位相調整装置の構成例を示す模式図である。この位相調整装置は、入力されるディジタルのデータ信号の位相を調整して後段に出力する回路である。一の実施形態での位相調整装置は電子カメラに実装され、一例として、電子カメラの撮像素子とデジタルフロントエンド回路とのディジタルデータ伝送路に配置される。もっとも、位相調整装置は、ディジタルのデータ信号の転送を行うものであれば、電子カメラのいかなる種類の回路に組み込まれていてもよい。図1の位相調整装置は、送信部11と、遅延部12と、切替制御部13と、CPU14とを有している。送信部11、遅延部12、切替制御部13は、それぞれCPU14と接続されている。また、位相調整装置の各回路には、クロック信号CLKが供給されるなお、図1ではCLK信号線の図示を一部省略する。送信部11は、シリアル方式で転送されるデータパケットシリアル転送データを後段の回路に出力する回路である。この送信部11の出力は遅延部12と接続されている。一の実施形態の例では、シリアル転送データとして、400MbpsのレートでDDRDoubleDataRate方式によりディジタルのデータ信号を送信するものとする。図2に、400MbpsのDDRデータにおけるアイパターンの例を示す。一の実施形態の例では、1ビット分のデータサイクルは2500psとする。また、1ビット分のデータサイクルのうち先頭および末尾の各500psは、立ち上がり期間または立ち下がり期間であって、いずれもデータの不定区間に相当する。また、一の実施形態でのシリアル転送データは、撮像素子不図示で生成された画像データである。この画像データは、各画素での輝度や色差あるいはRGBの輝度を示す画素信号に加えて、画像の走査線の区切りを示す水平同期信号と、1フレームの区切りを示す垂直同期信号とを含んでいる。一の実施形態では、上記の同期信号を用いて位相の調整を行うものとする。ここで、一の実施形態での水平同期信号および垂直同期信号は、1ワードのビット深度が12ビットであって、1が12回連続するワードFFFhと、0が12回連続するワード000hと、101010101010を示すワードAAAhとを組み合わせた6ワードのデータで構成される。例えば、一の実施形態での垂直同期信号は、000h,AAAh,000h,FFFh,FFFh,FFFhに設定される。同様に、例えば、水平同期信号は、000h,AAAh,000h,FFFh,FFFh,000hに設定される。なお、一の実施形態では、同期信号に含まれるAAAhのデータ列を検出対象のデータ列として位相調整処理を行う例を説明する。図1に戻って、遅延部12は、シリアル転送データの遅延量を調整するための回路であって、遅延回路21と、第1データ取得部22と、第2データ取得部23とを有している。送信部11から入力されるシリアル転送データは、まず遅延回路21に入力される。遅延回路21は、複数段直列に接続された複数の遅延素子21aインバータなどと、各々の遅延素子21aの出力と接続された複数のパス21bと、上記の各パス21bに接続されたセレクタ21cとを有している。セレクタ21cは、CPU14の指示に応じていずれかのパス21bを選択し、遅延回路21におけるオフセットの遅延量Aを調整する。なお、遅延回路21のセレクタ21cの出力は、第1データ取得部22に接続されている。第1データ取得部22は、入力データに対して位相がそれぞれ前後にずれたデータを生成する1入力3出力の回路である。第1データ取得部22は、それぞれ同じ構成の3つのプログラマブルな遅延素子22a,22b,22cを有している。一の実施形態では、各遅延素子22a,22b,22cの遅延量はいずれも同じ200psに設定されている。第1データ取得部22の入力は遅延素子22aに接続されている。遅延素子22aの出力は、信号線T0Eと、遅延素子22bの入力とに分岐している。遅延素子22bの出力は、信号線T0Cと、遅延素子22cの入力および第2データ取得部23の入力とに分岐している。遅延素子22cの出力は、信号線T0Lに接続されている。なお、信号線T0E,T0C,T0Lは、それぞれ切替制御部13に接続されている。ここで、一の実施形態では、信号線T0Cの位相をシリアル転送データの基準位相に設定する。また、第1データ取得部22での信号線T0Eの出力は、遅延素子22bを通過しないため、信号線T0Cの出力よりも200ps相当だけ位相が進む。また、信号線T0Lの出力は、遅延素子22cをさらに通過するため、信号線T0Cの出力よりも200ps相当だけ位相が遅れる。したがって、第1データ取得部22では、基準位相の出力T0Cと、基準位相の出力に対して±200ps相当の位相差を付与した2種類の出力T0E,T0Lとをそれぞれ取得できる。第2データ取得部23は、第1データ取得部22とほぼ同じ構成の1入力3出力の回路である。第2データ取得部23の入力は、1050ps相当の遅延量を付与する遅延素子23aに接続されている。遅延素子23aの出力は、信号線T45Eと、200ps相当の遅延量を付与する遅延素子23bの入力とに分岐している。遅延素子23bの出力は、信号線T45Cと、200ps相当の遅延量を付与する遅延素子23cの入力に分岐している。遅延素子23cの出力は、信号線T45Lに接続されている。なお、信号線T45E,T45C,T45Lは、それぞれ切替制御部13に接続されている。ここで、第2データ取得部23の信号線T45Cの出力には、遅延素子23aおよび遅延素子23bにより、基準位相である信号線T0Cの出力に対して1250psの遅延量が付与される。一の実施形態における1データサイクルは2500psである。よって、信号線T45Cの位相は、信号線T0Cの基準位相に対して45度の位相差を持つことになる。また、第2データ取得部23での信号線T45Eの出力は、遅延素子23bを通過しないため、信号線T45Cの出力よりも200ps相当だけ位相が進む。また、信号線T45Lの出力は、遅延素子23cをさらに通過するため、信号線T45Cの出力よりも200ps相当だけ位相が遅れる。したがって、第2データ取得部23では、基準位相に対して45度の位相差をもつ出力T45Cと、T45Cの出力に対して±200ps相当の位相差を付与した2種類の出力T45E,T45Lとをそれぞれ取得できる。切替制御部13は、信号線T0E,T0C,T0L,T45E,T45C,T45Lのデータのいずれか1つを選択的に後段の回路に出力する6入力1出力のセレクタである。また、切替制御部13は、後述の位相調整処理で動作する判定部24と、メモリ25とを有している。判定部24は、クロック信号CLKの立ち上がりまたは立ち下がりのタイミングに同期して、各信号線の信号値をそれぞれ取り込む。そして、判定部24は、上記の検出対象のデータ列同期信号のAAAhを検出できたか否かを各信号線でそれぞれ判定し、各信号線での判定結果をCPU14に出力する。メモリ25は、位相調整処理で適用されるルックアップテーブルLUTを記憶する不揮発性メモリである。ここで、図3を参照しつつ、LUTの内容を説明する。LUTには、13種類のサンプルビットパターンと引数CASE番号との対応関係が記憶されている。各サンプルビットパターンは、同期信号の000h,AAAh,000hの範囲から、AAAhを含む24ビットのビットパターンをそれぞれ異なる位置で切り出したものに相当する。例えば、CASE番号0のサンプルビットパターンは、先頭ビットから12ビット目がAAAhに対応し、残りの12ビットがすべて0である。また、CASE番号1のサンプルビットパターンは、CASE番号0の場合よりもAAAhに対応する部分が1ビット後ろにずれたビットパターンである。すなわち、CASE番号1のサンプルビットパターンは、先頭から2ビット目から13ビット目がAAAhに対応し、他の部分がすべて0である。以降、CASE番号が1増えるごとに、LUTのサンプルビットパターンではAAAhに対応する部分が1ビットずつ後ろにずれていくものとする。図3の例ではCASE番号を16進数0-Fで表記する。また、LUTにおいてサンプルビットパターンのCASE番号は0-Cの範囲である。また、一の実施形態でCASE番号Dは、いずれのサンプルビットパターンにも合致しない場合を示す符号として扱われる。なお、上記のLUTは、製造者によって予め生成されるものとする。図1に戻って、CPU14は、位相調整装置の統括的な制御を行うプロセッサである。一例として、CPU14は、送信部11でのシリアル転送データの出力の制御や、セレクタに対するパス切り替え指示や、切替制御部13での出力の切替指示を含む各種の処理を実行する。なお、CPU14は、後述する各フラグの状態を記憶するレジスタ26を有している。<位相調整装置の動作例>次に、一の実施形態での位相調整装置の動作例を説明する。CPU14は、位相調整処理の開始指示例えば、電子カメラのレリーズ釦の押圧による記録撮像の指示をユーザから受け付けると、各部にスタート信号を発行して位相調整処理を開始させる。以下、図4の流れ図を参照しつつ、一の実施形態における位相調整処理の動作例を説明する。ステップS101CPU14は、セレクタのパスの指定により遅延回路21の遅延量Aを初期設定する。例えば、CPU14は、前回の位相調整処理で設定された遅延回路21の遅延量または遅延回路21のデフォルト値をレジスタ26から読み出し、この読み出した値を上記の遅延量Aとして設定する。ステップS102CPU14は、レジスタ26の以下のフラグを初期化する。具体的に、CPU14は、各信号線における検出対象のデータ列の検出有無を示すフラグT0E_P,T0C_P,T0L_P,T45E_P,T45C_P,T45L_Pと、第1データ取得部22の3出力での検出状態を示すフラグT0_Dと、第2データ取得部23の3出力での検出状態を示すフラグT45_Dとをそれぞれ0にリセットする。ステップS103送信部11は、CPU14の指示に応じて、シリアル転送データ画像データの出力を開始する。送信部11から出力されるシリアル転送データは、遅延部12をパイプライン式に通過する。これにより、信号線T0E,T0C,T0L,T45E,T45C,T45Lからそれぞれ位相の異なるシリアル転送データが切替制御部13に入力される。ステップS104判定部24は、各信号線の出力をクロック信号に同期してそれぞれサンプリングする。そして、判定部24は、各信号線における検出対象のデータ列の検出有無をそれぞれ判定する。以下、図5の流れ図を参照しつつ、信号線T0Eの出力に対するS104での判定部24の動作例を説明する。ステップS201:判定部24は、信号線T0Eの出力をサンプリングして、24ビットのディジタルのデータ列を取得する。ステップS202:判定部24は、メモリ25のLUTを参照し、LUTのサンプルビットパターンとS201のデータ列とを照合する。これにより、判定部24は、S201のデータ列に対応するLUTのCASE番号を取得する。ステップS203:判定部24は、S202で取得したCASE番号がDであるか否かを判定する。上記要件を満たす場合YES側にはS204に処理が移行する。なお、S204のYES側は、S201のデータ列が検出対象のデータ列ではない場合に対応する。一方、上記要件を満たさない場合NO側にはS205に処理が移行する。なお、S204のNO側は、S201のデータ列が検出対象のデータ列を含んでいる場合CASE番号が0-Cのいずれかである場合に対応する。ステップS204:判定部24は、スタート信号の発行から所定時間が経過したか否かを判定する。上記要件を満たす場合YES側にはS205に処理が移行する。なお、S204のYES側は、検出対象のデータ列が検出されない状態で、判定部24が信号線T0Eでのデータ列の検出を打ち切る場合に対応する。一方、上記要件を満たさない場合NO側には、判定部24はS201に戻って上記動作を繰り返す。ステップS205:判定部24は、直近のS202の処理で取得したCASE番号がDであるか否かを判定する。上記要件を満たす場合YES側にはS206に処理が移行する。一方、上記要件を満たさない場合NO側にはS207に処理が移行する。ステップS206:判定部24は、CPU14に対して、レジスタ26のフラグT0E_Pを0とする信号を出力する。その後、図4のS105の処理に復帰する。ステップS207:判定部24は、CPU14に対して、レジスタ26のフラグT0E_Pを1とする信号を出力するとともに、信号線T0Eに対応するCASE番号の情報をレジスタ26に記録する。その後、図4のS105の処理に復帰する。以上で、図5の流れ図の説明を終了する。勿論、S104での判定部24は、T0E以外の他の信号線についても図5と同様の処理を実行する。これにより、レジスタ26において、各信号線における検出対象のデータ列の検出有無を示すフラグT0E_P,T0C_P,T0L_P,T45E_P,T45C_P,T45L_Pが更新される。また、検出対象のデータ列が検出された信号線については、CASE番号の情報がレジスタ26に記録される。ステップS105CPU14は、レジスタ26のフラグT0E_P,T0C_P,T0L_Pを参照して、第1データ取得部22の3出力での検出状態を示すフラグT0_Dを設定する。同様に、CPU14は、レジスタ26のフラグT45E_P,T45C_P,T45L_Pを参照して、第1データ取得部22の3出力での検出状態を示すフラグT0_Dを設定する。一例として、S105でのCPU14は、以下のa-hの処理によりフラグT0_Dを設定すればよい。なお、フラグT45_Dの設定処理では、a-hの処理のフラグが、T45E_P,T45C_P,T45L_P,T45_Dにそれぞれ置き換わる点で相違するにすぎない。そのため、フラグT45_Dの設定処理に関する説明は省略する。aCPU14は、T0E_P,T0C_P,T0L_Pがいずれも0の場合T0E_P=T0C_P=T0L_P=0、レジスタ26のフラグT0_Dを0に設定する。bCPU14は、T0E_Pが1であって、T0C_P,T0L_Pが0の場合T0E_P=1,T0C_P=T0L_P=0、レジスタ26のフラグT0_Dを1に設定する。cCPU14は、T0C_Pが1であって、T0E_P,T0L_Pが0の場合T0C_P=1,T0E_P=T0L_P=0、レジスタ26のフラグT0_Dを2に設定する。dCPU14は、T0L_Pが1であって、T0E_P,T0C_Pが0の場合T0L_P=1,T0E_P=T0C_P=0、レジスタ26のフラグT0_Dを3に設定する。eCPU14は、T0C_P,T0L_Pが1であって、T0E_Pが0の場合T0C_P=T0L_P=1,T0E_P=0、レジスタ26のフラグT0_Dを4に設定する。fCPU14は、T0E_P,T0L_Pが1であって、T0C_Pが0の場合T0E_P=T0L_P=1,T0C_P=0、レジスタ26のフラグT0_Dを5に設定する。gCPU14は、T0E_P,T0C_Pが1であって、T0L_Pが0の場合T0E_P=T0C_P=1,T0L_P=0、レジスタ26のフラグT0_Dを6に設定する。hCPU14は、T0E_P,T0C_P,T0L_Pがいずれも1の場合T0E_P=T0C_P=T0L_P=1、レジスタ26のフラグT0_Dを7に設定する。ステップS106CPU14は、フラグT0_D,T45_Dを参照して、切替制御部13の出力の選択を行うとともに、遅延回路21の遅延量Aの補正値を設定する。以下、図6の流れ図を参照しつつ、S106でのCPU14の動作例を説明する。ステップS301:CPU14は、フラグT0_Dが7であるか否かを判定する。上記要件を満たす場合YES側には302に処理が移行する。一方、上記要件を満たさない場合NO側にはS303に処理が移行する。ステップS302:この場合は、第1データ取得部22における3つの信号線でいずれも検出対象のデータ列を検出できたケースである図7a参照。この場合は、3出力のうち時間軸方向で位相が中央となる信号線の出力の方がより安定してデータをサンプリングでき、転送するデータの信頼性が高くなる。よって、S302でのCPU14は、信号線T0Cの出力を切替制御部13の出力として選択する。また、S302でのCPU14は、遅延量Aを補正せずにそのまま適用する。その後、図6の流れ図の処理は終了する。ステップS303:CPU14は、フラグT45_Dが7であるか否かを判定する。上記要件を満たす場合YES側には304に処理が移行する。一方、上記要件を満たさない場合NO側にはS305に処理が移行する。ステップS304:この場合は、第2データ取得部23における3つの信号線でいずれも検出対象のデータ列を検出できたケースである。S304でのCPU14は、信号線T45Cの出力を切替制御部13の出力として選択する。また、S304でのCPU14は、遅延量Aを補正せずにそのまま適用する。その後、図6の流れ図の処理は終了する。なお、S304は上記のS302とほぼ共通するので、S302との重複説明は省略する。ステップS305:CPU14は、フラグT0_Dが4であるか否かを判定する。上記要件を満たす場合YES側には306に処理が移行する。一方、上記要件を満たさない場合NO側にはS307に処理が移行する。ステップS306:この場合は、第1データ取得部22における3つの信号線のうちで、位相の順で連続するT0CおよびT0Lから検出対象のデータ列を検出できたケースである図7b参照。この場合は、T0Eの位相とT0Cの位相の間に波形の立ち下がりや立ち上がりが存在するので、3出力のうちT0Eと位相差が最も大きくなるT0Lの出力の方がより安定してデータのサンプリングを行える。よって、S306でのCPU14は、信号線T0Lの出力を切替制御部13の出力として選択する。また、S306でのCPU14は遅延量Aを200ps分補正するよう設定する。これにより、切替制御部13の出力が位相の遅れ方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図6の流れ図の処理は終了する。ステップS307:CPU14は、フラグT0_Dが6であるか否かを判定する。上記要件を満たす場合YES側には308に処理が移行する。一方、上記要件を満たさない場合NO側にはS309に処理が移行する。ステップS308:この場合は、第1データ取得部22における3つの信号線のうちで、位相の順で連続するT0EおよびT0Cから検出対象のデータ列を検出できたケースである図7c参照。この場合は、T0Cの位相とT0Lの位相の間に波形の立ち下がりや立ち上がりが存在するので、3出力のうちT0Lと位相差が最も大きくなるT0Eの出力の方がより安定してデータのサンプリングを行える。よって、S308でのCPU14は、信号線T0Eの出力を切替制御部13の出力として選択する。また、S308でのCPU14は遅延量Aを-200ps分補正するよう設定する。これにより、切替制御部13の出力が位相の進み方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図6の流れ図の処理は終了する。ステップS309:CPU14は、フラグT45_Dが4であるか否かを判定する。上記要件を満たす場合YES側には310に処理が移行する。一方、上記要件を満たさない場合NO側にはS311に処理が移行する。ステップS310:この場合は、第2データ取得部23における3つの信号線のうちで、位相の順で連続するT45CおよびT45Lから検出対象のデータ列を検出できたケースである。S310でのCPU14は、信号線T45Lの出力を切替制御部13の出力として選択する。また、S310でのCPU14は遅延量Aを200ps分補正するよう設定する。その後、図6の流れ図の処理は終了する。なお、S310は上記のS306とほぼ共通するので、S306との重複説明は省略する。ステップS311:CPU14は、フラグT45_Dが6であるか否かを判定する。上記要件を満たす場合YES側には312に処理が移行する。一方、上記要件を満たさない場合NO側にはS313に処理が移行する。ステップS312:この場合は、第2データ取得部23における3つの信号線のうちで、位相の順で連続するT45EおよびT45Cから検出対象のデータ列を検出できたケースである。S312でのCPU14は、信号線T0Eの出力を切替制御部13の出力として選択する。また、S312でのCPU14は遅延量Aを-200ps分補正するよう設定する。その後、図6の流れ図の処理は終了する。なお、S312は上記のS308とほぼ共通するので、S308との重複説明は省略する。ステップS313:CPU14は、フラグT0_Dが1であるか否かを判定する。上記要件を満たす場合YES側には314に処理が移行する。一方、上記要件を満たさない場合NO側にはS315に処理が移行する。ステップS314:この場合は、第1データ取得部22における3つの信号線のうちで、T0Eから検出対象のデータ列を検出できたケースである。この場合は、T0Eの位相とT0Cの位相の間に波形の立ち下がりや立ち上がりが存在すると考えられる。よって、S314でのCPU14は、信号線T0Eの出力を切替制御部13の出力として選択する。また、S314でのCPU14は遅延量Aを-200ps分補正するよう設定する。これにより、切替制御部13の出力が位相の進み方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図6の流れ図の処理は終了する。なお、S314の場合、CPU14は遅延量Aを位相の進み方向により大きくシフトさせるようにしてもよい。ステップS315:CPU14は、フラグT0_Dが3であるか否かを判定する。上記要件を満たす場合YES側には316に処理が移行する。一方、上記要件を満たさない場合NO側にはS317に処理が移行する。ステップS316:この場合は、第1データ取得部22における3つの信号線のうちで、T0Lから検出対象のデータ列を検出できたケースである。この場合は、T0Cの位相とT0Lの位相の間に波形の立ち下がりや立ち上がりが存在すると考えられる。よって、S316でのCPU14は、信号線T0Lの出力を切替制御部13の出力として選択する。また、S316でのCPU14は遅延量Aを200ps分補正するよう設定する。これにより、切替制御部13の出力が位相の遅れ方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図6の流れ図の処理は終了する。なお、S316の場合、CPU14は遅延量Aを位相の遅れ方向により大きくシフトさせるようにしてもよい。ステップS317:CPU14は、フラグT45_Dが1であるか否かを判定する。上記要件を満たす場合YES側には318に処理が移行する。一方、上記要件を満たさない場合NO側にはS319に処理が移行する。ステップS318:この場合は、第2データ取得部23における3つの信号線のうちで、T45Eから検出対象のデータ列を検出できたケースである。S318でのCPU14は、信号線T45Eの出力を切替制御部13の出力として選択する。また、S318でのCPU14は遅延量Aを-200ps分補正するよう設定する。その後、図6の流れ図の処理は終了する。なお、S318は上記のS314とほぼ共通するので、S314との重複説明は省略する。ステップS319:CPU14は、フラグT45_Dが3であるか否かを判定する。上記要件を満たす場合YES側には320に処理が移行する。一方、上記要件を満たさない場合NO側にはS321に処理が移行する。ステップS320:この場合は、第2データ取得部23における3つの信号線のうちで、T45Lから検出対象のデータ列を検出できたケースである。S320でのCPU14は、信号線T45Lの出力を切替制御部13の出力として選択する。また、S320でのCPU14は遅延量Aを200ps分補正するよう設定する。その後、図6の流れ図の処理は終了する。なお、S320は上記のS316とほぼ共通するので、S316との重複説明は省略する。ステップS321:CPU14は、フラグT0_Dが2または5であるか否かを判定する。上記要件を満たす場合YES側にはS323に処理が移行する。一方、上記要件を満たさない場合NO側にはS322に処理が移行する。ステップS322:CPU14は、フラグT45_Dが2または5であるか否かを判定する。上記要件を満たす場合YES側にはS323に処理が移行する。一方、上記要件を満たさない場合NO側にはS324に処理が移行する。ステップS323:これらの場合は、シリアル転送データの波形に乱れがあるケースに相当する。S323でのCPU14は、検出対象のデータ列を検出できた信号線から切替制御部13の出力を適宜選択する。また、S323でのCPU14は、遅延量Aを補正せずにそのまま適用する。その後、図6の流れ図の処理は終了する。ステップS324:この場合は、フラグT0_D,T45_Dがいずれも0であり、第1データ取得部22および第2データ取得部23の各出力から検出対象のデータ列を検出できないケースに相当する。この場合、CPU14は、基準位相である信号線T0Cの出力を切替制御部13の出力として選択する。そして、T0Lの出力とT45Eの出力との平均に対応する位相まで信号線T0Cの位相がシフトするように、CPU14は遅延回路21の遅延量Aを補正するよう設定するA=T0LT45E/2。これにより、位相のズレに起因して検出対象のデータ列を全く検出できない場合にも、シリアル転送データの位相が適切に調整される。その後、図6の流れ図の処理は終了する。ステップS107切替制御部13は、CPU14の指示に応じて、S106で選択された信号線の出力を後段の回路に出力するとともに、判定部24の動作を停止させる。また、遅延部12の遅延回路21は、CPU14の指示に応じて遅延量Aを補正する。これにより、位相調整処理後のデータ転送において、送信部11から出力されるシリアル転送データは、遅延部12および切替制御部13を通過することにより、位相が適正に調整された状態で後段の回路に出力される。また、検出対象のデータ列の送信から判定部24での検出までの期間の情報と、S106で選択された信号線に対応するCASE番号の情報とを用いることで、CPU14は、入力されるシリアル転送データの符号を正確にモニタすることもできる。以上で、図4の流れ図の説明を終了する。なお、遅延量Aの補正を実行するタイミングとして、1水平出力のブランク期間に補正が実行されても良い。信号データにおけるブランク期間については、水平同期信号出力から画素数を数えることにより判定および指定することが可能である。一の実施形態の位相調整装置は、基準位相での第1出力T0Cと、第1出力に対して微小な進みまたは遅れを付与された第2出力T0E、T0Lとで検出対象のデータ列が検出できたか否かを判定する。同様に、位相調整装置は、基準位相に対して45度の位相差を有する第3出力T45Cと、第3出力に対して微小な進みまたは遅れを付与された第4出力T45E、T45Lとで検出対象のデータ列が検出できたか否かを判定する。そして、位相調整装置は、第1出力から第4出力のうちで検出対象のデータ列を検出できた出力を適用する。なお、位相調整装置は、第1出力から第4出力での検出結果に基づいて、後段の回路に出力する信号線の選択と、遅延回路21での遅延量の補正とによって、シリアル転送データに付与する遅延量を調整する。これにより、一の実施形態の位相調整装置では、装置の温度環境などの変化に起因するシリアル転送データの位相のずれを容易に抑制することができる。また、一の実施形態の位相調整装置では、基準位相の符号と、基準位相から1/4周期ずれた位相45度での符号をみるので、シリアル転送データとクロック信号の同期がとれていない場合にも、シリアル転送データの位相のずれを効率的に調整することが可能となる。さらに、一の実施形態の位相調整装置では、基準位相を中心として微小な位相差を付与された符号と、位相45度を中心として微小な位相差を付与された符号とをみることで、シリアル転送データの位相をより精度よく調整することが可能となる図2参照。<一の実施形態の変形例>上記実施形態では、第1データ取得部22の基準位相と、第2データ取得部23で中心となる出力の位相とが45度ずれている例を説明したが、両者の位相差は35度から55度の範囲内で適宜変更できる。一般的に、データのシリアル転送において、1ビット分のデータサイクルのうちデータの信頼区間として約60分の区間を確保することが設計上要求される。そして、上記の信頼区間でデータを取り込みに適した区間は、1ビット分のデータサイクルの中心を基準として±20の区間である。上記の±20の区間を位相で表すと、基準位相から35度から55度の範囲となる図8参照。よって、第1データ取得部22の基準位相と、第2データ取得部23で中心となる出力の位相との位相差を上記範囲内で変更しても、実用上、一の実施形態とほぼ同様の効果を得ることができる。<実施形態の補足事項>1本発明の位相調整装置は、電子カメラに組み込まれる例に限定されず、他の種類の電子機器に組み込まれるものであってもよい。また、上記実施形態では、1つのチャネルでシリアル転送を行う装置の例を説明したが、本発明は複数チャネルの場合にも勿論適用することができる。2上記実施形態での信号線T0E,T0C,T0L,T45E,T45C,T45Lの遅延量は、対象となるシリアル転送データに応じて適宜変更されることはいうまでもない。なお、一の実施形態の位相調整装置において、第1データ取得部22および第2データ取得部23の各遅延素子22a-22c,23a-23cの遅延量をプログラムで適宜調整することで、同じ構成の位相調整装置を異なる装置間で共用することもできる。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。"