"InxGa1-xN0≦x≦1を含む量子ドットと、前記量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させた構造を有するドリフト層を備えることを特徴とする半導体装置。前記量子ドットは、極性面上に設けられていることを特徴とする、請求項1に記載の半導体装置。前記量子ドットにp型不純物がドーピングされていることを特徴とする、請求項1又は2に記載の半導体装置。前記ドリフト層にショットキー接合されるアノード電極を備えることを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。前記ドリフト層に接するp型半導体層を備えることを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。前記ドリフト層にショットキー接合されたアノード電極と、前記ドリフト層に接するp型半導体層とを備えることを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられた基板と、前記基板の前記ドリフト層が設けられている側の反対側に設けられたカソード電極とを備えることを特徴とする、請求項4又は6に記載の半導体装置。前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられたコンタクト層と、前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられたカソード電極とを備えることを特徴とする、請求項4又は6に記載の半導体装置。前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられたコンタクト層と、前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられた基板と、前記基板に設けられたビアホールと、前記ビアホールに設けられたカソード電極と、前記ビアホールに設けられ、前記カソード電極に電気的に接続されたビア配線とを備えることを特徴とする、請求項4又は6に記載の半導体装置。前記p型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、前記ドリフト層の前記p型半導体層が設けられている側の反対側に設けられた基板と、前記基板の前記ドリフト層が設けられている側の反対側に設けられたドレイン電極とを備えることを特徴とする、請求項5又は6に記載の半導体装置。前記p型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、前記ドリフト層の前記p型半導体層が設けられている側の反対側に設けられたコンタクト層と、前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられたドレイン電極とを備えることを特徴とする、請求項5又は6に記載の半導体装置。前記p型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、前記ドリフト層の前記p型半導体層が設けられている側の反対側に設けられたコンタクト層と、前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられた基板と、前記基板に設けられたビアホールと、前記ビアホールに設けられたドレイン電極と、前記ビアホールに設けられ、前記ドレイン電極に電気的に接続されたビア配線とを備えることを特徴とする、請求項5又は6に記載の半導体装置。前記量子ドットは、InxGa1-xN0<x≦1を含むことを特徴とする、請求項1~12のいずれか1項に記載の半導体装置。前記量子ドットは、GaNを含み、前記埋込層は、AlGaNを含むことを特徴とする、請求項1~12のいずれか1項に記載の半導体装置。請求項1~14のいずれか1項に記載の半導体装置を備えることを特徴とする電源装置。InxGa1-xN0≦x≦1を含む量子ドットと、前記量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含むことを特徴とする半導体装置の製造方法。前記ドリフト層を形成する工程は、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第1半導体層の極性面上に、InxGa1-xN0≦x≦1を含む量子ドットを形成する工程と、前記量子ドットを、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第2半導体層で埋め込む工程とを含むことを特徴とする、請求項16に記載の半導体装置の製造方法。前記ドリフト層を形成する工程は、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第1半導体層上に、InxGa1-xN0≦x≦1及びp型不純物を含む量子ドットを形成する工程と、前記量子ドットを、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第2半導体層で埋め込む工程とを含むことを特徴とする、請求項16又は17に記載の半導体装置の製造方法。前記ドリフト層を形成する工程の後に、前記ドリフト層にショットキー接合されるアノード電極を形成する工程を含むことを特徴とする、請求項16~18のいずれか1項に記載の半導体装置の製造方法。前記ドリフト層を形成する工程の後に、前記ドリフト層に接するp型半導体層を形成する工程を含むことを特徴とする、請求項16~18のいずれか1項に記載の半導体装置の製造方法。しかしながら、上述のスーパージャンクション型ドリフト構造を備える半導体装置のドリフト層を、イオン注入と再結晶成長の繰り返しによって形成する場合、プロセス工程が複雑で、時間がかかり、コストが高くなる。また、上述のスーパージャンクション型ドリフト構造をGaN系半導体装置に適用する場合、GaN系半導体はイオン注入によるp型化が極めて難しい材料であるため、ドリフト層を、イオン注入と再結晶成長の繰り返しによって形成するのは極めて難しい。一方、上述のスーパージャンクション型ドリフト構造を備える半導体装置のドリフト層を、トレンチ形成、埋め込み成長及び研磨によって形成する場合、エッチングや研磨が必要となる。このため、イオン注入と再結晶成長の繰り返しによって形成する場合と比較して、さらにプロセス工程が複雑化し、時間がかかり、コストが高くなる。これは、上述のスーパージャンクション型ドリフト構造をGaN系半導体装置に適用する場合も同様である。このように、GaN系半導体装置において、製造コスト及びプロセス工数を低減しながら、上述のスーパージャンクション型ドリフト構造を実現することは極めて困難であった。そこで、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧を有するGaN系半導体装置を実現したい。本半導体装置及び電源装置は、InxGa1-xN0≦x≦1を含む量子ドットと、量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させた構造を有するドリフト層を備える。本半導体装置の製造方法は、InxGa1-xN0≦x≦1を含む量子ドットと、量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含む。したがって、本半導体装置及びその製造方法、電源装置によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧を有するものを実現できるという利点がある。以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。[第1実施形態]まず、本実施形態にかかる半導体装置及びその製造方法について、図1~図7Cを参照しながら説明する。本実施形態にかかる半導体装置は、GaN系半導体を用いた高耐圧で高速動作可能な半導体装置であって、例えばGaN系ショットキーバリアダイオードGaN系電子デバイスである。本GaN系ショットキーバリアダイオードは、図1に示すように、n型GaN基板1と、n型GaN基板1上に設けられたドリフト層2と、ドリフト層2にショットキー接合されるアノード電極3と、n型GaN基板1の裏面側に設けられたカソード電極4とを備える。この場合、n型GaN基板1は、ドリフト層2のアノード電極3が設けられている側の反対側に設けられている。また、カソード電極4は、n型GaN基板1のドリフト層2が設けられている側の反対側に設けられている。なお、本実施形態では、n型GaN基板1上にn型GaNバッファ層5を介してドリフト層2を備える[図7B参照]。つまり、n型GaN基板1とドリフト層2との間にn型GaNバッファ層5を備える。なお、アノード電極3をショットキー電極ともいう。また、カソード電極4をオーミック電極ともいう。本実施形態では、ドリフト層2は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むn型GaN埋込層7とを備える量子ドット層8を複数積層させた構造を有する。このような構造を有するドリフト層2は、GaN層1、5、7上にInGaN層10を成長させ、このInGaN層10をGaN層7で埋め込む工程を複数回繰り返すことで形成することができる。特に、GaN上にInGaNを成長させると、InGaNはドット状になってInGaN量子ドット6が形成される。この場合、InGaNウェッティング層9も形成される。このため、ドリフト層2は、InGaNウェッティング層9も含む。その後、GaNを成長させて、InGaN量子ドット6を埋め込む。再度、GaN上にInGaNを成長させると、InGaN量子ドット6の直上にInGaN量子ドット6が形成される。このため、複数のInGaN量子ドット6が垂直方向縦方向に並ぶことになる。なお、InGaN量子ドット6は面内で複数形成されるため、この垂直方向に並んだ複数のInGaN量子ドット6は、面内で複数形成されることになる。このようにして形成されるInGaN量子ドット6を、自己組織化InGaN量子ドットという。なお、InGaN量子ドット6を、InGaNドット又は自己組織化量子ドットともいう。また、本実施形態では、n型GaN基板1は、n-GaN0001基板である。この場合、n型GaN基板1の表面は、0001面、即ち、0001の面方位を有する結晶面である。つまり、n型GaN基板1の表面は、Ga面、即ち、表面にGa元素が位置するGa極性面となる。なお、0001面又はGa面を、0001Ga面ともいう。この場合、表面に0001Ga面を有するn型GaN基板1上に設けられるn型GaNバッファ層5[図7B参照]の表面及びその上方に設けられる複数のn型GaN埋込層7の表面は、いずれも0001Ga面となる。つまり、n型GaN基板1、n型GaNバッファ層5[図7B参照]、複数のn型GaN埋込層7のそれぞれのアノード電極3側の表面は、0001Ga面となる。このため、InGaN量子ドット6は、n型GaN基板1、n型GaNバッファ層5[図7B参照]又はn型GaN埋込層7の0001Ga面上に設けられている。つまり、量子ドット6は、極性面上に設けられている。このように、表面に0001Ga面を有するn型GaN基板1上にドリフト層2を設けると、下側GaN層1、5、7の0001Ga面上に、InGaN量子ドット6及びInGaNウェッティング層9を含むInGaN層10が設けられることになる。また、このInGaN層10は、表面に0001Ga面を有する上側GaN層7で埋め込まれることになる。この場合、図2に示すように、下側GaN層1、5、7とInGaN層10との界面に負の固定電荷が生じ、上側GaN層7とInGaN層10との界面に正の固定電荷が生じる。これにより、電荷中性法則に従って、下側GaN層1、5、7とInGaN層10との界面にホールが誘起され、上側GaN層7とInGaN層10との界面に電子が誘起される。ここでは、InGaN層10は、InGaN量子ドット6及びInGaNウェッティング層9を含む。そして、ウェッティング層9は非常に薄いため、ウェッティング層9の部分では電荷は相殺されるのに対し、量子ドット6の部分では電荷は相殺されない。ここで、量子ドット6の形状は、例えば断面三角形状であるため、量子ドット6の部分における正の固定電荷量と負の固定電荷量は、次式によって表すことができる。正の固定電荷量=負の固定電荷量×cosθこのため、量子ドット6の部分では、正の固定電荷量よりも負の固定電荷量の方が多くなる。これにより、量子ドット6の部分では、電子よりもホールの方が多くなり、p型化する。そして、ドリフト層2では、上述のように、n型GaN埋込層7の中で量子ドット6が垂直方向に並んでいる。このため、上述のような分極効果を利用して、n型GaN埋込層7の中で量子ドット6が垂直方向に並んでいる領域をp型化することができる。つまり、上述の構造を有する本実施形態のドリフト層2では、通常構造のドリフト層n-GaN単一ドリフト構造;図3中、実線B、b参照と比較して、図3中、実線A、aで示すように、ショットキーバリアと基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット6が垂直方向に並んでいる領域がp型化する。なお、ウェッティング層9が形成されている領域では、上述のように、電荷が相殺されるため、図3中、実線C、cで示すように、ポテンシャル持ち上げ効果は少ない。また、図3中、実線A~Cは伝導帯の下端のエネルギーEcを示しており、実線a~cは価電子帯の上端のエネルギーEvを示している。また、図3において、横軸はアノード電極と最表面InGaN量子ドットとの界面からの距離を示している。これにより、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するドリフト層2を実現することができる。また、上述のような構造を有する本実施形態のドリフト層2は、量子井戸のような閉じ込め効果を持たず、少なくとも約0.1μm以上の膜厚を有し、電子のみを走行させるものである。なお、InGaN量子ドットを利用した光デバイスでは、電子と正孔を注入して発光させるため、量子井戸内膜厚<0.1μmにInGaNドットを形成する例えばIIKyuParketalUltravioletlightemittingdiodeswithselfassembledInGaNquantumdotsAPPLIEDPHYSICSLETTERS901111162007やMengZhangetalAInGaNGaNquantumdotgreenlaserAPPLIEDPHYSICSLETTERS982211042011参照。また、GaN等の窒化物半導体は、結晶面方位によって自発分極及びピエゾ分極によってヘテロ界面に固定電荷を発生させる。このため、極性の強い結晶面ではInGaNドット内の電子と正孔の空間分布に距離が生じ発光効率が低下する。そこで、光デバイスの場合、M面、A面のような無極性面上に量子ドットを形成するOAmbacheretalTwodimensionalelectrongasesinducedbyspontaneousandpiezoelectricpolarizationchargesinNandGafaceAlGaNGaNheterostructuresJOURNALOFAPPLIEDPHYSICSVol85No6pp322232331999参照。ここで、図4Aは、従来のスーパージャンクション型ドリフト構造を採用した場合の電子密度分布のシミュレーション結果を示している。また、図4Bは、本実施形態のInGaNドット埋め込み型ドリフト構造を採用した場合の電子密度分布のシミュレーション結果を示している。このシミュレーションでは、従来のスーパージャンクション型ドリフト構造は、例えばトレンチ形成、埋め込み成長及び研磨によって、n-GaN層の表面側から深さ0.1μm×幅20nmの領域をp-GaN層にした構造としている。ここでは、n-GaN層の不純物濃度は約2×1017cm-3であり、厚さは約0.5μmである。また、p-GaN層の不純物濃度は約3.3×1017cm-3である。一方、InGaNドット埋め込み型ドリフト構造は、n-GaNバッファ層上に、InGaN量子ドットをn-GaN埋込層で埋め込んだものを10層積層した構造としている。ここでは、n-GaNバッファ層の不純物濃度は約2×1017cm-3であり、厚さは約0.4μmである。また、InGaN量子ドットは、底辺約20nm×高さ約3nmの断面三角形状であり図2参照、In組成は約0.2である。また、ドット密度は約1×1010cm-2である。また、ウェッティング層の厚さは約0.2nmである。また、n-GaN埋込層の不純物濃度は約2×1017cm-3であり、厚さは約10nmである。この場合、下側GaN/InGaN界面の負の固定電荷は約1.9×1013cm-2、上側GaN/InGaN界面の正の固定電荷は約1.85×1013cm-2である。ここでは、InGaN量子ドットの部分の正の固定電荷は、断面三角形状のドット形状を考慮して、負の固定電荷のcosθ倍として計算した図2参照。図4A、図4Bに示すように、従来のスーパージャンクション型ドリフト構造を採用した場合、InGaNドット埋め込み型ドリフト構造を採用した場合のいずれの場合も、ほぼ同様の電子密度分布を示している。これは、n-GaN層の中でInGaN量子ドットが垂直方向に並んでいる領域におけるポテンシャル伝導帯ポテンシャルの上昇、即ち、この領域のp型化を示しており、電子はInGaN量子ドットが垂直方向に並んでいる領域以外の領域を流れることを示している。また、図5は、n-GaN単一ドリフト構造、従来のスーパージャンクション型ドリフト構造、InGaNドット埋め込み型ドリフト構造のそれぞれを採用した場合の電流-電圧特性のシミュレーション結果を示している。なお、図5中、実線Aはn-GaN単一ドリフト構造の電流-電圧特性のシミュレーション結果、実線Bは従来のスーパージャンクション型ドリフト構造の電流-電圧特性のシミュレーション結果、実線CはInGaNドット埋め込み型ドリフト構造電流-電圧特性のシミュレーション結果を示している。ここでは、n-GaN単一ドリフト構造は、単一のn-GaN層からなり、n-GaN層の不純物濃度は約2×1017cm-3であり、厚さは約0.5μmである。なお、従来のスーパージャンクション型ドリフト構造、及び、InGaNドット埋め込み型ドリフト構造については、上述の図4A、図4Bのシミュレーションの場合と同様である。図5に示すように、フォワード特性はいずれを採用した場合も変わらないが、InGaNドット埋め込みドリフト構造を採用した場合の逆方向リーク電流は、n-GaN単一ドリフト構造を採用した場合よりも低く、従来のスーパージャンクション型ドリフト構造を採用した場合と同程度である。これは、InGaNドット埋め込みドリフト構造を採用した場合は、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の効果を持つことを示している。次に、本実施形態にかかる半導体装置GaN系ショットキーバリアダイオードの製造方法について、図6A~図6D、図7A~図7Cを参照しながら説明する。本半導体装置の製造方法は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むGaN埋込層7とを備える量子ドット層8を複数積層させてドリフト層2を形成する工程を含む。本実施形態では、ドリフト層2を形成する工程は、n型GaN層第1半導体層1、5、7の極性面ここではGa極性面上に、InGaN量子ドット6を形成する工程と、InGaN量子ドット6を、n型GaN層7第2半導体層で埋め込む工程とを含む。また、ドリフト層2を形成する工程の後に、ドリフト層2にショットキー接合されるアノード電極3を形成する工程を含む。以下、具体的に説明する。まず、図6Aに示すように、例えば、プラズマアシスト分子線エピタキシーPAMBE;PlasmaAssistedMolecularBeamEpitaxy法によって、n-GaN0001基板1上に、n-GaNバッファ層5を成長させる。ここでは、成長温度は約750°Cである。また、n-GaNバッファ層5は、厚さが約0.2μmであり、不純物濃度が約2×1017cm-3である。次に、図6Bに示すように、InGaNドット埋め込みドリフト層2を形成する。つまり、成長温度を約520°Cまで下げた後、InGaN層10を成長させる。これにより、自己的にInGaNドット6が形成される。この場合、InGaNウェッティング層9も形成される。その後、n-GaN埋込層7を成長させる。これらの工程を繰り返し行なって、所望の膜厚のInGaNドット埋め込みドリフト層2を形成する。このように、InGaNドット埋め込みドリフト層2は一貫成長可能である。ここでは、n-GaN層7は、厚さが約10nmであり、不純物濃度が約2×1017cm-3である。また、ドリフト層2の厚さは例えば約1μmである。次に、図6Cに示すように、例えばプラズマCVDChemicalVaporDeposition;化学気相成長法によって形成されるSiN膜絶縁膜11で表面のパッシベーションを行なう。つまり、上述のようにして形成されたドリフト層2の表面にSiNパッシベーション膜11を形成する。ここでは、SiN膜11の厚さは例えば約400nmである。次に、図6Dに示すように、基板1の裏面側にカソード電極4を形成する。つまり、例えば蒸着法によって、基板裏面の全面に、例えばTi/Alからなるカソード電極4を形成する。ここでは、Ti/Alの厚さは約30nm/約300nmである。その後、約600°C程度でラピットサーマルアニールRTAを行なう。次に、図7Aに示すように、ドリフト層2の表面、即ち、アノード電極3をショットキー接合させるショットキー領域12を露出させるべく、例えばフォトリソグラフィによって、レジスト図示せずをパターニングする。そして、SiNパッシベーション膜11をドライエッチングして、SiNパッシベーション膜11に開口部を形成し、ショットキー領域12を露出させる。ここでは、例えばSF6/CHF3ガスを用い、上部電極パワー約500W/下部電極パワー約50Wであり、SiNエッチングレートは約0.24μm/minである。次に、レジストを剥離した後、図7B、図7Cに示すように、ドリフト層2の表面側のショットキー領域12に、例えばスパッタ法によって、例えばTaN/Cuからなるアノード電極3を形成する。このようにして、本実施形態にかかる半導体装置GaN系ショットキーバリアダイオードを作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層2を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するものを実現できるという利点がある。[第2実施形態]次に、本実施形態にかかる半導体装置及びその製造方法について、図8~図11Cを参照しながら説明する。本実施形態にかかる半導体装置は、GaN系半導体を用いた高耐圧で高速動作可能な半導体装置であって、例えばGaN系縦型トランジスタGaN系電子デバイス;例えばUMOSFET:Ushapedtrenchmetaloxidesemiconductorfieldeffecttransistorである。本GaN系縦型トランジスタは、図8に示すように、n型GaN基板1と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、p型GaNボディ層20p型半導体層と、n型GaNコンタクト層21と、ソース電極22と、ドレイン電極23と、ゲート電極24とを備える。なお、n型GaNバッファ層5、InGaNドット埋め込みドリフト層2、p型GaNボディ層20及びn型GaNコンタクト層21を積層した構造を、半導体積層構造25という。また、ドレイン電極23及びソース電極22をオーミック電極ともいう。ここでは、ソース電極22は、半導体積層構造25の表面側に設けられている。つまり、ソース電極22は、p型GaNボディ層20のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、ドレイン電極23は、n型GaN基板1の裏面側に設けられている。つまり、ドレイン電極23は、n型GaN基板1のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、ゲート電極24は、半導体積層構造25の表面側、即ち、ソース電極22が設けられている側に設けられている。つまり、半導体積層構造25の表面を構成するコンタクト層21からInGaNドット埋め込みドリフト層2に達するゲートトレンチ26に絶縁膜27を介してゲート電極24が設けられている。また、n型GaN基板1は、InGaNドット埋め込みドリフト層2のp型GaNボディ層20が設けられている側の反対側に設けられている。なお、n型GaNバッファ層5は、必要に応じて設ければ良い。本実施形態では、InGaNドット埋め込みドリフト層2は、上述の第1実施形態の場合と同様に構成される。また、上述の第1実施形態において、InGaNドット埋め込みドリフト層2にアノード電極3がショットキー接合されているのに対し、本実施形態では、InGaNドット埋め込みドリフト層2にp型GaNボディ層20が接している。このため、本実施形態のInGaNドット埋め込みドリフト層2を備える構造では、通常構造のドリフト層n-GaN単一ドリフト構造;図9中、実線B、b参照を備える構造と比較して、図9中、実線A、aで示すように、p型GaNボディ層20と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット6が垂直方向に並んでいる領域がp型化する。なお、図9中、実線A、Bは伝導帯の下端のエネルギーEcを示しており、実線a、bは価電子帯の上端のエネルギーEvを示している。また、図9において、横軸はソース電極とn-GaN層との界面からの距離を示している。なお、その他の構成の詳細は、上述の第1実施形態の場合と同様であるため、ここでは、その説明を省略する。次に、本実施形態にかかる半導体装置GaN系ショットキーバリアダイオードの製造方法について、図10A~図10D、図11A~図11Cを参照しながら説明する。本半導体装置の製造方法は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むGaN埋込層7とを備える量子ドット層8を複数積層させてドリフト層2を形成する工程を含む。本実施形態では、ドリフト層2を形成する工程は、n型GaN層1、5、7第1半導体層の極性面ここではGa極性面上に、InGaN量子ドット6を形成する工程と、InGaN量子ドット6を、n型GaN層7第2半導体層で埋め込む工程とを含む。また、ドリフト層2を形成する工程の後に、ドリフト層2に接するp型GaNボディ層20p型半導体層を形成する工程を含む。以下、具体的に説明する。まず、図10Aに示すように、例えば、PAMBE法によって、n-GaN0001基板1上に、n-GaNバッファ層5、InGaNドット埋め込みドリフト層2、p-GaNボディ層20及びn-GaNコンタクト層21を結晶成長させて、半導体積層構造25を形成する。ここでは、ドリフト層2の成長温度は約520°Cであり、それ以外の成長温度は約750°Cである。また、n-GaNバッファ層5は、厚さが約0.2μmであり、不純物濃度が約2×1017cm-3である。また、InGaNドット埋め込みドリフト層2は、上述の第1実施形態の場合と同様の工程によって形成され、その厚さは例えば約1μmである。また、p-GaNボディ層20は、厚さが約1μmであり、不純物濃度が約1×1017cm-3である。また、n-GaNコンタクト層21は、厚さが約0.2μmであり、不純物濃度が約2×1018cm-3である。次に、図10Bに示すように、ゲートトレンチ26を形成する。つまり、ゲートトレンチ26を形成する領域以外の領域にレジスト28が残るようにパターニングを行なう。そして、例えば塩素系ドライエッチングによって、n-GaNコンタクト層21、p-GaNボディ層20及びInGaNドット埋め込みドリフト層2の一部を除去して、ゲートトレンチ26を形成する。その後、レジスト28を剥離する。次に、図10Cに示すように、半導体積層構造25の表面を覆い、ゲート絶縁膜として機能する絶縁膜27を形成する。つまり、例えばプラズマCVD法やALDAtomicLayerDeposition;原子層堆積法等によって、例えばSiO2,SiN,AlO等からなる絶縁膜27をウェハ全面に堆積させる。ここでは、絶縁膜27の厚さは、約50nmである。次に、図10D、図11Aに示すように、半導体積層構造25の表面側にソース電極22を形成するとともに、基板1の裏面側にドレイン電極23を形成する。つまり、まず、図10Dに示すように、ソース電極22を形成する領域22X以外の領域にレジスト図示せずを残すようにパターニングを行なった後、所望のガスを用いたドライエッチングによって、絶縁膜27を除去する。次に、レジストを剥離した後、図11Aに示すように、例えば蒸着リフトオフ法によって、半導体積層構造25の表面側に、例えばTi/Alからなるソース電極22を形成する。次に、例えば蒸着法によって、基板裏面の全面に、例えばTi/Alからなるドレイン電極23を形成する。ここでは、Ti/Alの厚さは約30nm/約300nmである。その後、約600°C程度でラピットサーマルアニールRTAを行なう。次に、図11Bに示すように、ゲートトレンチ26に形成された絶縁膜27上に、ゲート電極24を形成する。つまり、例えばスパッタ法によって、例えばTaN/Cuからなるゲート電極24を形成する。このようにして、本実施形態にかかる半導体装置GaN系縦型トランジスタを作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタと同等の性能を持つInGaNドット埋め込み型ドリフト構造を有する縦型トランジスタを作製することができる。このようなInGaNドット埋め込み型ドリフト構造を有する縦型トランジスタは、上述のように、ドリフト層を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するものを実現できるという利点がある。[第3実施形態]次に、本実施形態にかかる半導体装置及びその製造方法について、図12~図14を参照しながら説明する。本実施形態にかかる半導体装置は、上述の第1実施形態のGaN系ショットキーバリアダイオードGaN系電子デバイスと、上述の第2実施形態のGaN系縦型トランジスタGaN系電子デバイス;例えばUMOSFETとを、同一基板上に備えるものである。つまり、本半導体装置は、図12に示すように、GaN系ショットキーバリアダイオード領域30と、GaN系縦型トランジスタ領域31とを備える。ここで、GaN系ショットキーバリアダイオード領域30は、n型GaN基板1と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、ドリフト層2にショットキー接合されるアノード電極3と、n型GaN基板1の裏面側に設けられたカソード電極4とを備える。そして、n型GaN基板1は、InGaNドット埋め込みドリフト層2のアノード電極3が設けられている側の反対側に設けられている。また、カソード電極4は、n型GaN基板1のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。なお、n型GaNバッファ層5は、必要に応じて設ければ良い。また、GaN系縦型トランジスタ領域31は、n型GaN基板1と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、p型GaNボディ層20p型半導体層と、n型GaNコンタクト層21と、ソース電極22と、ドレイン電極23と、ゲート電極24とを備える。そして、ソース電極22は、半導体積層構造25の表面側に設けられている。つまり、ソース電極22は、p型GaNボディ層20のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、ドレイン電極23は、n型GaN基板1の裏面側に設けられている。つまり、ドレイン電極23は、n型GaN基板1のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、ゲート電極24は、半導体積層構造25の表面側、即ち、ソース電極22が設けられている側に設けられている。つまり、半導体積層構造25の表面を構成するコンタクト層21からInGaNドット埋め込みドリフト層2に達するゲートトレンチ26に絶縁膜27を介してゲート電極24が設けられている。また、n型GaN基板1は、InGaNドット埋め込みドリフト層2のp型GaNボディ層20が設けられている側の反対側に設けられている。なお、n型GaNバッファ層5は、必要に応じて設ければ良い。なお、本実施形態では、GaN系ショットキーバリアダイオード領域30に設けられるカソード電極4と、GaN系縦型トランジスタ領域31に設けられるドレイン電極23とは共通電極32となっている。この共通電極32をドレインカソード電極ともいう。また、GaN系ショットキーバリアダイオード領域30に設けられる絶縁膜11と、GaN系縦型トランジスタ領域31に設けられる絶縁膜27とは共通絶縁膜33となっている。本実施形態では、InGaNドット埋め込みドリフト層2は、上述の第1実施形態の場合と同様に構成される。また、GaN系ショットキーバリアダイオード領域30では、上述の第1実施形態の場合と同様に、InGaNドット埋め込みドリフト層2にアノード電極3がショットキー接合されている。このため、GaN系ショットキーバリアダイオード領域30のInGaNドット埋め込みドリフト層2では、通常構造のドリフト層n-GaN単一ドリフト構造と比較して、ショットキーバリアと基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット6が垂直方向に並んでいる領域がp型化する。また、GaN系縦型トランジスタ領域31では、上述の第2実施形態の場合と同様に、InGaNドット埋め込みドリフト層2にp型GaNボディ層20が接している。このため、GaN系縦型トランジスタ領域31のInGaNドット埋め込みドリフト層2を備える構造では、通常構造のドリフト層n-GaN単一ドリフト構造を備える構造と比較して、p型GaNボディ層20と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット6が垂直方向に並んでいる領域がp型化する。なお、その他の構成の詳細は、上述の第1、第2実施形態の場合と同様であるため、ここでは、その説明を省略する。次に、本実施形態にかかる半導体装置の製造方法について、図13A~図13D、図14A~図14Dを参照しながら説明する。本半導体装置の製造方法は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むGaN埋込層7とを備える量子ドット層8を複数積層させてドリフト層2を形成する工程を含む。本実施形態では、ドリフト層2を形成する工程は、n型GaN層1、5、7第1半導体層の極性面ここではGa極性面上に、InGaN量子ドット6を形成する工程と、InGaN量子ドット6を、n型GaN層7第2半導体層で埋め込む工程とを含む。また、ドリフト層2を形成する工程の後に、ドリフト層2に接するp型GaNボディ層20p型半導体層を形成する工程を含む。また、ドリフト層2を形成する工程の後に、ドリフト層2にショットキー接合されるアノード電極3を形成する工程を含む。以下、具体的に説明する。まず、上述の第2実施形態の場合と同様に、図13Aに示すように、例えば、PAMBE法によって、n-GaN0001基板1上に、n-GaNバッファ層5、InGaNドット埋め込みドリフト層2、p-GaNボディ層20及びn-GaNコンタクト層21を結晶成長させて、半導体積層構造25を形成する。次に、図13Bに示すように、GaN系縦型トランジスタ領域31にゲートトレンチ26を形成するとともに、GaN系ショットキーバリアダイオード領域30にショットキー領域ショットキー面12を形成する。つまり、ゲートトレンチ26及びショットキー面12を形成する領域以外の領域にレジスト28が残るようにパターニングを行なう。そして、例えば塩素系ドライエッチングによって、n-GaNコンタクト層21、p-GaNボディ層20及びInGaNドット埋め込みドリフト層2の一部を除去して、ゲートトレンチ26及びショットキー面12を形成する。その後、レジスト28を剥離する。次に、図13Cに示すように、半導体積層構造25の表面を覆うパッシベーション膜11及びゲート絶縁膜27として機能する絶縁膜33を形成する。つまり、例えばプラズマCVD法やALD法等によって、例えばSiO2,SiN,AlO等からなる絶縁膜33をウェハ全面に堆積させる。ここでは、絶縁膜33の厚さは、約50nmである。次に、図13D、図14Aに示すように、GaN系縦型トランジスタ領域31の半導体積層構造25の表面側にソース電極22を形成し、基板1の裏面側に、GaN系縦型トランジスタ領域31でドレイン電極23として機能するとともに、GaN系ショットキーバリアダイオード領域30でカソード電極4として機能するドレインカソード電極32を形成する。つまり、まず、図13Dに示すように、ソース電極22を形成する領域22X以外の領域にレジスト図示せずを残すようにパターニングを行なった後、所望のガスを用いたドライエッチングによって、絶縁膜33を除去する。次に、レジストを剥離した後、図14Aに示すように、例えば蒸着リフトオフ法によって、GaN系縦型トランジスタ領域31の半導体積層構造25の表面側に、例えばTi/Alからなるソース電極22を形成する。次に、例えば蒸着法によって、基板裏面の全面に、例えばTi/Alからなるドレインカソード電極32を形成する。ここでは、Ti/Alの厚さは約30nm/約300nmである。その後、約600°C程度でラピットサーマルアニールRTAを行なう。次に、図14B~図14Dに示すように、GaN系ショットキーバリアダイオード領域30のショットキー面12上に、アノード電極3を形成するともに、GaN系縦型トランジスタ領域31のゲートトレンチ26に形成された絶縁膜33上に、ゲート電極24を形成する。つまり、まず、図14Bに示すように、ドリフト層2の表面、即ち、アノード電極3をショットキー接合させるショットキー面12を露出させるべく、例えばフォトリソグラフィによって、レジスト図示せずをパターニングする。そして、絶縁膜33をドライエッチングして、絶縁膜33に開口部を形成し、ショットキー面12を露出させる。次に、レジストを剥離した後、図14C、図14Dに示すように、GaN系ショットキーバリアダイオード領域30のショットキー面12上に、例えばスパッタ法によって、例えばTaN/Cuからなるアノード電極3を形成するとともに、GaN系縦型トランジスタ領域31のゲートトレンチ26に形成された絶縁膜33上にゲート電極24を形成する。このようにして、本実施形態にかかる半導体装置を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタやショットキーバリアダイオードと同等の性能を持つInGaNドット埋め込み型ドリフト構造を有する縦型トランジスタ及びショットキーバリアダイオードを備える半導体装置を作製することができる。このようなInGaNドット埋め込み型ドリフト構造を有する縦型トランジスタ及びショットキーバリアダイオードは、上述のように、ドリフト層2を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタやショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。特に、上述のようにして、InGaNドット埋め込みドリフト層2を備える縦型トランジスタ及びショットキーバリアダイオードを同一ウェハ上に作製することができ、縦型トランジスタとショットキーバリアダイオードとを集積化した半導体装置を実現することができる。また、縦型トランジスタとショットキーバリアダイオードとを集積した半導体装置を製造する際のプロセス工数を削減することができ、低コスト化が可能である。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するものを実現できるという利点がある。[第4実施形態]次に、本実施形態にかかる半導体装置及びその製造方法について、図15、図16A~図16Cを参照しながら説明する。本実施形態にかかる半導体装置は、上述の第1実施形態のもの[図7B参照]に対し、n型GaN基板1に代えて、n型GaNコンタクト層40を備える点が異なる。本GaN系ショットキーバリアダイオードは、図15に示すように、n型GaNコンタクト層40と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、アノード電極3と、カソード電極4とを備える。ここでは、アノード電極3は、InGaNドット埋め込みドリフト層2にショットキー接合されている。また、カソード電極4は、n型GaNコンタクト層40の裏面側に設けられている。つまり、カソード電極4は、n型GaNコンタクト層40のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、n型GaNコンタクト層40は、InGaNドット埋め込みドリフト層2のアノード電極3が設けられている側の反対側に設けられている。なお、n型GaNバッファ層5は、必要に応じて設ければ良い。なお、その他の構成の詳細は、上述の第1実施形態の場合と同様であるため、ここでは、その説明を省略する。次に、本実施形態にかかる半導体装置の製造方法について、図16A~図16Cを参照しながら説明する。本半導体装置の製造方法は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むGaN埋込層7とを備える量子ドット層8を複数積層させてドリフト層2を形成する工程を含む。本実施形態では、ドリフト層2を形成する工程は、n型GaN層1、5、7第1半導体層の極性面ここではGa極性面上に、InGaN量子ドット6を形成する工程と、InGaN量子ドット6を、n型GaN層7第2半導体層で埋め込む工程とを含む。また、ドリフト層2を形成する工程の後に、ドリフト層2にショットキー接合されるアノード電極3を形成する工程を含む。以下、具体的に説明する。上述のように構成される半導体装置は、基板1を備えないため、成長用基板として種々の基板を用いることができる。例えば、GaN、サファイア、シリコンカーバイドSiC、シリコンSi、窒化アルミニウムAlN、酸化亜鉛ZnOなどの基板上に形成することが可能である。なお、上述の第1実施形態のように、半導体装置を、基板1を備えるものとする場合、用いることができる基板は限られることになる。例えば、サファイア、AlN等の基板は導電性が悪く、高抵抗であるため、これらの基板を用いることはできない。また、例えば、SiC,Si,ZnO等の基板は導電性基板とすることは可能であるが、その上に形成されるGaN系半導体からなるバッファ層や核形成層との伝導帯不連続によって、オン抵抗が高くなってしまうため、これらの基板を用いるのは望ましくない。このため、上述の第1実施形態では、オン抵抗が高くならない導電性基板としてn型GaN基板1を用いている。このように、上述の第1実施形態のように、半導体装置を、基板1を備えるものとする場合、用いることができる基板は限られることになる。以下、高抵抗なサファイア基板を成長用基板として用いて、InGaNドット埋め込みドリフト層を備えるGaN系ショットキーバリアダイオードを作製する場合を例に挙げて説明する。まず、図16Aに示すように、例えば、PAMBE法によって、サファイア基板41上に、AlN核形成層42、n-GaNコンタクト層40、n-GaNバッファ層5、InGaNドット埋め込みドリフト層2を結晶成長させて、半導体積層構造43を形成する。ここでは、ドリフト層2の成長温度は約520°Cであり、それ以外の成長温度は約750°Cである。また、n-GaNコンタクト層40は、厚さが約1μmであり、不純物濃度が約2×1018cm-3である。また、n-GaNバッファ層5は、厚さが約0.2μmであり、不純物濃度が約2×1017cm-3である。また、InGaNドット埋め込みドリフト層2は、上述の第1実施形態の場合と同様の工程によって形成され、その厚さは例えば約1μmである。次に、図16Bに示すように、例えばプラズマCVDによって、半導体積層構造43の表面にSiNパッシベーション膜11を形成した後、例えばレーザーを使って、n-GaNコンタクト層40、n-GaNバッファ層5及びInGaNドット埋め込みドリフト層2を備えるGaN系半導体積層構造44を剥離する。つまり、例えばレーザリフトオフ法によって、上述のようにして形成された半導体積層構造43からAlN核形成層42を除去し、サファイア基板41を剥離して、表面にSiNパッシベーション膜11を備えるGaN系半導体積層構造44を形成する。なお、GaN系半導体積層構造44を、GaNエピタキシャル結晶層ともいう。なお、基板除去方法は、これに限られるものではなく、例えば光電気化学エッチングPECなどを用いることもできる。また、成長用基板としてSi基板を用いる場合には、例えばウェットエッチング等を用いることも可能である。次に、図16Cに示すように、剥離したGaN系半導体積層構造44の裏面側、即ち、n-GaNコンタクト層40の裏面側に、上述の第1実施形態の場合と同様に、例えば蒸着法によって、例えばTi/Alからなるカソード電極4を形成する。次に、上述の第1実施形態の場合と同様に、SiNパッシベーション膜11に開口部を形成し、ショットキー領域12を露出させた後、例えばスパッタ法によって、例えばTaN/Cuからなるアノード電極3を形成する。このようにして、本実施形態にかかる半導体装置GaN系ショットキーバリアダイオードを作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層2を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。特に、上述のように、基板41及び核形成層42を除去し、n-GaNコンタクト層40にカソード電極4を電気的に接続することで、成長用基板として、高抵抗なサファイア基板41などの種々の基板を用いても、上述の第1実施形態と同様のショットキーバリアダイオードを作製することが可能である。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するものを実現できるという利点がある。なお、上述の実施形態では、上述の第1実施形態の変形例として説明しているが、これに限られるものではなく、上述の第2、第3実施形態の変形例として構成することもできる。つまり、本実施形態のものを、上述の第2、第3実施形態のものに適用することもできる。[第5実施形態]次に、本実施形態にかかる半導体装置及びその製造方法について、図17、図18A~図18Cを参照しながら説明する。本実施形態にかかる半導体装置は、上述の第4実施形態のもの図15参照に対し、図17に示すように、基板41及び核形成層42が残されており、ビアホール45及びビア配線46を備える点が異なる。なお、本実施形態では、基板成長用基板41としてSi基板を用いる場合を例に挙げて説明する。本GaN系ショットキーバリアダイオードは、Si基板41と、AlN核形成層42と、n型GaNコンタクト層40と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、アノード電極3と、カソード電極4と、ビアホール45と、ビア配線46とを備える。ここでは、アノード電極3は、InGaNドット埋め込みドリフト層2にショットキー接合されている。また、カソード電極4は、n型GaNコンタクト層40の裏面側に設けられている。つまり、カソード電極4は、n型GaNコンタクト層40のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられる。また、n型GaNコンタクト層40は、InGaNドット埋め込みドリフト層2のアノード電極3が設けられている側の反対側に設けられている。また、Si基板41は、n型GaNコンタクト層40のInGaNドット埋め込みドリフト層2が設けられている側の反対側に設けられている。また、ビアホール45は、Si基板41及びAlN核形成層42に設けられている。つまり、Si基板41及びAlN核形成層42を貫通するようにビアホール45が設けられている。そして、ビアホール45にカソード電極4及びこのカソード電極4に電気的に接続されたビア配線46が設けられている。また、なお、n型GaNバッファ層5は、必要に応じて設ければ良い。上述の第4実施形態のように、完全に基板41を除去してしまうと、チップ強度が著しく低下するおそれがあるのに対し、本実施形態のように構成することで、チップ強度を高めることができる。なお、その他の構成の詳細は、上述の第4実施形態の場合と同様であるため、ここでは、その説明を省略する。次に、本実施形態にかかる半導体装置の製造方法について、図18A~図18Cを参照しながら説明する。本半導体装置の製造方法は、InGaN量子ドット6と、InGaN量子ドット6を埋め込むGaN埋込層7とを備える量子ドット層8を複数積層させてドリフト層2を形成する工程を含む。本実施形態では、ドリフト層2を形成する工程は、n型GaN層1、5、7第1半導体層の極性面ここではGa極性面上に、InGaN量子ドット6を形成する工程と、InGaN量子ドット6を、n型GaN層7第2半導体層で埋め込む工程とを含む。また、ドリフト層2を形成する工程の後に、ドリフト層2にショットキー接合されるアノード電極3を形成する工程を含む。以下、具体的に説明する。まず、図18Aに示すように、例えば、有機金属気相成長MOCVD:MetalOrganicChemicalVaporDeposition法によって、Si基板41上に、AlN核形成層42、n-GaNコンタクト層40、n-GaNバッファ層5、InGaNドット埋め込みドリフト層2を結晶成長させて、半導体積層構造43を形成する。ここでは、AlN核形成層42、n-GaNコンタクト層40及びn-GaNバッファ層5を、成長温度約1050°Cで結晶成長させた後、成長温度を約670°Cまで下げて、InGaNドット埋め込みドリフト層2を結晶成長させる。また、n-GaNコンタクト層40は、厚さが約1μmであり、不純物濃度が約2×1018cm-3である。また、n-GaNバッファ層5は、厚さが約0.2μmであり、不純物濃度が約2×1017cm-3である。また、InGaNドット埋め込みドリフト層2は、上述の第1実施形態の場合と同様の工程によって形成され、その厚さは例えば約1μmである。次に、図18Bに示すように、例えばドライエッチングによって、Si基板41の裏面からn-GaNコンタクト層40まで達するビアホール45を形成する。つまり、Si基板41及びAlN核形成層42を貫通するビアホール45を形成する。次に、図18Cに示すように、ビアホール45を形成した領域に露出したn-GaNコンタクト層40の裏面側に、例えば蒸着法によって、例えばTi/Alからなるカソード電極4を形成する。次に、ビアホール45の中に形成されたカソード電極4に電気的に接続されるビア配線46を形成する。つまり、例えばTi/Cuスパッタ及びCu埋め込みめっきによって、カソード電極4の裏面側にビア配線46を形成する。次に、例えばプラズマCVD法によって、半導体積層構造43の表面にSiNパッシベーション膜11を形成する。そして、SiNパッシベーション膜11に開口部を形成してショットキー領域12を露出させた後、例えばスパッタ法によって、例えばTaN/Cuからなるアノード電極3を形成する。このようにして、本実施形態にかかる半導体装置GaN系ショットキーバリアダイオードを作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなInGaNドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層2を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。特に、上述のように、基板41及び核形成層42を取り除いて形成されたビアホール45に、n-GaNコンタクト層40に電気的に接続されるカソード電極4を形成し、カソード電極4にビア配線46を電気的に接続している。これにより、基板41としてSi基板などの種々の基板を用い、チップ強度を確保しながら、上述の第1実施形態と同様のショットキーバリアダイオードを作製することが可能である。したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有するものを実現できるという利点がある。なお、上述の実施形態では、上述の第4実施形態の変形例として説明しており、上述の第4実施形態は第1実施形態の変形例として説明しているが、これに限られるものではなく、上述の第2、第3実施形態の変形例として構成することもできる。つまり、本実施形態のものを、上述の第2、第3実施形態のものに適用することもできる。また、上述の実施形態では、基板41としてSi基板を用いる場合を例に挙げて説明しているが、これに限られるものではなく、上述の第4実施形態の場合と同様に、GaN,SiC,AlN,ZnO、サファイアなどの基板であって、ビアホール加工を行なうことができる基板を用いることは可能である。[第6実施形態]次に、本実施形態にかかる半導体装置及びその製造方法、電源装置について、図19A、図19B、図20A、図20Bを参照しながら説明する。本実施形態にかかる半導体装置は、上述の各実施形態及びこれらの変形例のいずれかの半導体装置ショットキーバリアダイオード又は縦型トランジスタを半導体チップとして備える半導体パッケージである。なお、ショットキーバリアダイオードを含む半導体チップは、層間絶縁膜、配線及び電極パッドを含む配線層を備え、個別のショットキーバリアダイオードのアノード電極に配線を介して電極パッドが電気的に接続されている。また、縦型トランジスタを含む半導体チップは、層間絶縁膜、配線及び電極パッドを含む配線層を備え、個別の縦型トランジスタのソース電極及びゲート電極のそれぞれに配線を介してソースパッド及びゲートパッドが電気的に接続されている。以下、ディスクリートパッケージを例に挙げて説明する。まず、ショットキーバリアダイオードを含む半導体チップを備えるディスクリートパッケージは、図19Aに示すように、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオードを含む半導体チップ55を搭載するステージ50と、アノードリード51と、カソードリード52と、ボンディングワイヤ53ここではAlワイヤと、封止樹脂54とを備える。なお、封止樹脂54を、モールド樹脂ともいう。そして、ステージ50上に搭載された半導体チップ55のアノードパッド56は、アノードリード51に、Alワイヤ53によって接続されている。また、半導体チップ55の裏面全面に設けられたカソード電極4は、ダイアタッチ剤57ここでは、はんだによってステージ50に固定されており、このステージ50を介してカソードリード52と電気的に接続されている。そして、これらが樹脂封止されている。なお、ダイアタッチ剤57を実装材料ともいう。また、ステージ50をパッケージ電極台ともいう。このようなディスクリートパッケージは、以下のようにして作製することができる。まず、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオードを含む半導体チップ55を、例えばダイアタッチ剤57ここでは、はんだを用いてリードフレームのステージ50上に固定する。これにより、半導体チップ55の裏面全面に設けられたカソード電極4が、ダイアタッチ剤57及びステージ50を介して、カソードリード52に電気的に接続される。次に、例えばAlワイヤ53などを用いたボンディングによって、半導体チップ55のアノードパッド56をアノードリード51に接続する。その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。このようにして、上述のディスクリートパッケージを作製することができる。なお、ここでは、半導体チップ55のパッド56を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップのパッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。次に、縦型トランジスタを含む半導体チップを備えるディスクリートパッケージは、図19Bに示すように、上述の各実施形態及びこれらの変形例のいずれかの縦型トランジスタを含む半導体チップ66を搭載するステージ60と、ゲートリード61と、ソースリード62と、ドレインリード63と、ボンディングワイヤ64ここではAlワイヤと、封止樹脂65とを備える。なお、封止樹脂65を、モールド樹脂ともいう。そして、ステージ60上に搭載された半導体チップ66の表面側に設けられたゲートパッド67及びソースパッド68は、それぞれ、ゲートリード61及びソースリード62に、Alワイヤ64によって接続されている。また、半導体チップ66の裏面全面に設けられたドレイン電極23は、ダイアタッチ剤69ここでは、はんだによってステージ60に固定されており、このステージ60を介してドレインリード63に電気的に接続されている。そして、これらが樹脂封止されている。このようなディスクリートパッケージは、以下のようにして作製することができる。まず、上述の各実施形態及びこれらの変形例のいずれかの縦型トランジスタを含む半導体チップ66を、例えばダイアタッチ剤69ここでは、はんだを用いてリードフレームのステージ60上に固定する。これにより、半導体チップ66の裏面全面に設けられたドレイン電極23が、ダイアタッチ剤69及びステージ60を介して、ドレインリード63に電気的に接続される。次に、例えばAlワイヤ64などを用いたボンディングによって、半導体チップ66のゲートパッド67をゲートリード61に接続し、ソースパッド68をソースリード62に接続する。その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。このようにして、上述のディスクリートパッケージを作製することができる。なお、ここでは、半導体チップ66の各パッド67,68を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。次に、上述のショットキーバリアダイオード又は縦型トランジスタを含む半導体パッケージを備える電源装置について、図20A、図20Bを参照しながら説明する。以下、図20Aに示すようなサーバ又はサーバシステムに用いられる電源装置70に備えられるPFCpowerfactorcorrection回路71に、上述の半導体パッケージに含まれるショットキーバリアダイオード及び上述の半導体パッケージに含まれる縦型トランジスタを用いる場合を例に挙げて説明する。本PFC回路71は、図20Bに示すように、ダイオードブリッジ80と、チョークコイル81と、第1コンデンサ82と、上述の半導体パッケージに含まれる縦型トランジスタスイッチ素子83と、上述の半導体パッケージに含まれるショットキーバリアダイオードSBD84と、第2コンデンサ85とを備える。ここでは、本PFC回路71は、回路基板上に、ダイオードブリッジ80、チョークコイル81、第1コンデンサ82、上述の半導体パッケージに含まれる縦型トランジスタ83、上述の半導体パッケージに含まれるショットキーバリアダイオード84、及び、第2コンデンサ85が実装されて構成されている。本実施形態では、上述の半導体パッケージのドレインリード63、ソースリード62及びゲートリード61が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたPFC回路71に、上述の半導体パッケージに含まれる縦型トランジスタ83が接続されている。また、本実施形態では、上述の半導体パッケージのアノードリード51及びカソードリード52が、それぞれ、回路基板のアノードリード挿入部及びカソードリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたPFC回路71に、上述の半導体パッケージに含まれるショットキーバリアダイオード84が接続されている。そして、本PFC回路71では、縦型トランジスタ83のドレイン電極23に、チョークコイル81の一方の端子及びショットキーバリアダイオード84のアノード電極3が接続されている。また、チョークコイル81の他方の端子には第1コンデンサ82の一方の端子が接続され、ショットキーバリアダイオード84のカソード電極4には第2コンデンサ85の一方の端子が接続されている。そして、第1コンデンサ82の他方の端子、縦型トランジスタ83のソース電極22及び第2コンデンサ85の他方の端子が接地されている。また、第1コンデンサ82の両端子には、ダイオードブリッジ80の一対に端子が接続されており、ダイオードブリッジ80の他の一対の端子は、交流AC電圧が入力される入力端子に接続されている。また、第2コンデンサ85の両端子は、直流DC電圧が出力される出力端子に接続されている。また、縦型トランジスタ83のゲート電極24には、図示しないゲートドライバが接続されている。そして、本PFC回路71では、ゲートドライバによって縦型トランジスタ83を駆動することで、入力端子から入力されたAC電圧を、DC電圧に変換して、出力端子から出力するようになっている。したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を持つものと同等の性能、即ち、同等のオン抵抗及び耐圧逆方向耐圧を有する、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオード又は縦型トランジスタを含む半導体チップ56を備えるため、製造コスト及びプロセス工数を低減しながら、信頼性の高い電源装置を構築することができるという利点がある。なお、ここでは、上述の半導体装置ショットキーバリアダイオード若しくは縦型トランジスタ又はショットキーバリアダイオード若しくは縦型トランジスタを含む半導体パッケージを、サーバ又はサーバシステムに用いられる電源装置70に備えられるPFC回路71に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置ショットキーバリアダイオード若しくは縦型トランジスタ又はショットキーバリアダイオード若しくは縦型トランジスタを含む半導体パッケージを、サーバ又はサーバシステム以外のコンピュータなどの電子機器電子装置に用いても良い。また、上述の半導体装置半導体パッケージを、電源装置に備えられる他の回路例えばDC-DCコンバータなどに用いても良い。[その他]なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。例えば、上述の各実施形態及び変形例では、ドリフト層2を、InGaN量子ドット6と、InGaN量子ドット6を埋め込むn型GaN埋込層7とを備える量子ドット層8を複数積層させた構造を有するものとしているが、これに限られるものではない。例えば、GaN埋込層に代えて、GaNと格子定数が同じInAlNやInAlGaNを埋込層に用いても良く、この場合も上述の各実施形態及び変形例の場合と同様の効果が得られる。また、例えば図21~図25に示すように、GaN埋込層に代えて、AlGaN埋込層7Aに用い、InGaN量子ドットに代えて、GaN量子ドット6Aを用いても良く、この場合も上述の各実施形態及び変形例の場合と同様の効果が得られる。この場合、ドリフト層2は、GaN量子ドット6A及びGaNウェッティング層9Aを含むGaN層10Aと、AlGaN埋込層7Aとを備える量子ドット層8Aを複数積層させたものとなる。また、GaNバッファ層に代えて、AlGaNバッファ層5Aを用いることになる。要するに、ドリフト層2は、InxGa1-xN0≦x≦1を含む量子ドットと、量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させた構造を有するものとすれば良い。この場合、半導体装置の製造方法は、InxGa1-xN0≦x≦1を含む量子ドットと、量子ドットを埋め込み、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含むものとすれば良い。なお、量子ドットの格子定数が埋込層の格子定数よりも大きくなるように、量子ドット及び埋込層の材料が選択される。つまり、量子ドットは、埋込層の格子定数よりも大きい格子定数を有する。逆に言うと、埋込層は、量子ドットの格子定数よりも小さい格子定数を有する。また、上述の各実施形態では、Ga極性面上に量子ドットを設けることで、ショットキーバリア又はp型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化しているが、これに限られるものではなく、極性面上に量子ドットを設ければ良い。この場合、極性の強い結晶面上に量子ドットを設けるのが好ましい。例えば、図26Aに示すように、N極性面上に量子ドット6を設けることで、ショットキーバリア又はp型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット6の部分、さらには量子ドット6が垂直方向に並んでいる領域をp型化するようにしても良い。ここで、N極性面上に量子ドット6が設けられている半導体装置とするには、n型GaN基板として、n-GaN000-1基板1Aを用いれば良い。この場合、n型GaN基板1Aの表面は、000-1面、即ち、000-1の面方位を有する結晶面である。つまり、n型GaN基板1Aの表面は、N面、即ち、表面にN元素が位置するN極性面となる。この場合、表面にN極性面を有するn型GaN基板1A上に設けられるi-GaN層90の表面及びその上方に設けられる複数のn型GaN埋込層7の表面は、いずれもN極性面となる。このため、InGaN量子ドット6は、i-GaN層90又はn型GaN埋込層7のN極性面上に設けられることになる。この場合も、量子ドット6は、極性面上に設けられていることになる。このようなN極性面上に量子ドット6が設けられている半導体装置は、例えば、次のようにして作製することができる。つまり、まず、図26Aに示すように、n-GaN000-1基板1A上に、i-GaN層90、InGaNドット埋め込みドリフト層2、n-GaNバッファ層5、n-GaNコンタクト層40を結晶成長させる。次に、図26Bに示すように、n-GaN000-1基板1A及びi-GaN層90を除去した後、露出したInGaNドット埋め込みドリフト層2の表面を覆うようにSiNパッシベーション膜11を形成する。そして、SiNパッシベーション膜11に開口部を形成し、ショットキー領域12を露出させた後、例えばスパッタ法によって、例えばTaN/Cuからなるアノード電極3を形成する。また、n-GaNコンタクト層40の表面上に、例えば蒸着法によって、例えばTi/Alからなるカソード電極4を形成する。このようにして、N極性面上に量子ドット6が設けられている半導体装置を作製することができる。ここでは、半導体装置は、n型GaNコンタクト層40と、n型GaNバッファ層5と、InGaNドット埋め込みドリフト層2と、アノード電極3と、カソード電極4とを備えるものとなる。この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第1半導体層の極性面上に、InxGa1-xN0≦x≦1を含む量子ドットを形成する工程と、量子ドットを、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第2半導体層で埋め込む工程とを含むものとすれば良い。また、上述の各実施形態及び変形例では、極性面上に量子ドットを設けることで、ショットキーバリア又はp型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化しているが、これに限られるものではない。例えば、M面、即ち1-100面、A面のような無極性面上に量子ドットを設け、量子ドットにp型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するようにしても良い。つまり、無極性面上に量子ドットを設ける場合、上述の各実施形態及び変形例のような固定電荷は生じないため、量子ドットにp型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するようにしても良い。このように、極性面上に量子ドットを設けることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するのに代えて、量子ドットにp型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するようにしても良い。この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第1半導体層上に、InxGa1-xN0≦x≦1及びp型不純物を含む量子ドットを形成する工程と、量子ドットを、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第2半導体層で埋め込む工程とを含むものとすれば良い。また、上述の各実施形態及び変形例では、ドリフト層の厚さを約0.1μm以上、具体的には約1μmとしているが、これに限られるものではなく、例えばドリフト層はより厚くしても良い。但し、ドリフト層を厚くすると、ショットキーバリア又はp型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果がドリフト層の厚さ方向の中間領域に及ばず、この中間領域でポテンシャルが下がってしまい、p型化しない。この場合、量子ドットに例えばMg等のp型不純物をドーピングすることによって、ドリフト層を厚くした場合であっても、ドリフト層の全領域において確実にp型化が可能となる。つまり、量子ドットここではInGaN量子ドットにp型不純物をドーピングしていないドリフト層では、図27中、実線B、bで示すように、ドリフト層の厚さ方向の中間領域でポテンシャルが下がってしまい、p型化しない。これに対し、量子ドットここではInGaN量子ドットにp型不純物をドーピングしたドリフト層では、図27中、実線A、aで示すように、ドリフト層の全領域にわたって量子ドット6が垂直方向に並んでいる領域がp型化する。なお、図27中、実線A,Bは伝導帯の下端のエネルギーEcを示しており、実線a,bは価電子帯の上端のエネルギーEvを示している。また、図27において、横軸はアノード電極と最表面InGaN量子ドットとの界面からの距離を示している。このように、上述の各実施形態及び変形例のように、極性面上に量子ドットを設けることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するのに加え、さらに量子ドットにp型不純物をドーピングすることで、よりp型化の効果を高めることができる。なお、ドリフト層の厚さを厚くしない場合、例えば上述の各実施形態及び変形例のような厚さにする場合であっても、極性面上に量子ドットを設け、さらに、量子ドットにp型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をp型化するようにしても良い。この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第1半導体層の極性面上に、InxGa1-xN0≦x≦1及びp型不純物を含む量子ドットを形成する工程と、量子ドットを、n型InxGayAl1-y1-xN0≦x≦1、0≦y≦1を含む第2半導体層で埋め込む工程とを含むものとすれば良い。"