半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、ドレイン層形成領域に第1導電型の不純物を導入し、熱処理を行うことによって前記ドレイン層形成領域の第1導電型の不純物を活性化し、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、前記ソース層形成領域に第2導電型の不純物を導入し、前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第2導電型の不純物を活性化することを具備し、前記ソース層形成領域における第2導電型の不純物の深さは、前記ドレイン層形成領域における第1導電型の不純物の深さよりも浅いことを特徴とする半導体装置の製造方法。半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、ドレイン層形成領域に第1導電型の不純物を導入し、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、前記ソース層形成領域に第2導電型の不純物を導入し、前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第2導電型の不純物を活性化することを具備した半導体装置の製造方法。前記ドレイン層形成領域に第1導電型の不純物を導入した後、熱処理を行うことによって前記ドレイン層形成領域の第1導電型の不純物を活性化することをさらに具備し、前記ドレイン層形成領域の第1導電型の不純物の活性化後、前記ソース層形成領域の半導体基板の単結晶をアモルファス化することを特徴とする請求項2に記載の半導体装置の製造方法。前記ドレイン層形成領域における第1導電型の不純物の深さは、前記ソース層形成領域における第2導電型の不純物の深さよりも深いことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物であることを特徴とする請求項2から請求項4のいずれかに記載の半導体装置の製造方法。前記ソース層形成領域において、前記不活性不純物は、第2導電型の不純物よりも深く導入されることを特徴とする請求項2から請求項5のいずれかに記載の半導体装置の製造方法。前記ドレイン層形成領域に第1導電型の不純物を導入する前に、前記ドレイン層形成領域に不活性不純物を導入することによって該ドレイン層形成領域の半導体基板の単結晶をアモルファス化し、前記半導体基板にマイクロ波を照射するときに、前記ソース層形成領域のアモルファス半導体および前記ドレイン層形成領域のアモルファス半導体を単結晶化し、かつ、前記ドレイン層形成領域の第1導電型の不純物および前記ソース層形成領域の第2導電型の不純物を活性化することを特徴とする請求項2に記載の半導体装置の製造方法。前記不活性不純物は、前記ソース層形成領域よりも前記ドレイン層形成領域に深く導入されることを特徴とする請求項7に記載の半導体装置の製造方法。前記不活性不純物の導入によって、前記ドレイン層形成領域は、前記ソース層形成領域よりも深くアモルファス化されることを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物であることを特徴とする請求項7から請求項9のいずれかに記載の半導体装置の製造方法。前記ドレイン層形成領域において、前記不活性不純物は、第1導電型の不純物よりも深く導入され、前記ソース層形成領域において、前記不活性不純物は、第2導電型の不純物よりも深く導入されることを特徴とする請求項7から請求項10のいずれかに記載の半導体装置の製造方法。高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる製造方法を提供する。本実施形態による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。次に、ドレイン層形成領域に第1導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第1導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第2導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第2導電型の不純物を活性化する。ソース層形成領域における第2導電型の不純物の深さは、ドレイン層形成領域における第1導電型の不純物の深さよりも浅い。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1から図6は、第1の実施形態によるP型TFETの製造方法を示す断面図である。図6は、第1の実施形態によるTFETの構成も示す。尚、N型TEFTの製造方法については、P型TFETの製造方法を参照することによって容易に理解できるので、ここでは、その説明を省略する。図1に示すように、まず、半導体装置としてのシリコン基板10を準備する。シリコン基板10上に犠牲酸化膜図示せずを形成した後、Nウェルおよびチャネル部を形成するために不純物を注入する。さらにシリコン基板10を熱処理することによってNウェルおよびチャネル部を形成する。次に、シリコン基板10のNウェル上にゲート絶縁膜20を形成する。ゲート絶縁膜20は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。次に、ゲート絶縁膜上にゲート電極30の材料を堆積し、さらに、ゲート電極30の材料上にマスク材料40を堆積する。ゲート電極30の材料は、例えば、ドープトポリシリコンを用いて形成される。マスク材料40は、例えば、シリコン酸化膜またはシリコン窒化膜等を用いて形成される。次に、リソグラフィ技術およびRIEReactiveIonEtching法を用いてマスク材料40をゲート電極30のパターンに加工する。さらに、加工後のマスク材料40をマスクとして用いてゲート電極30の材料をRIE法でエッチングする。これにより、図1に示す構造が得られる。次に、図2に示すように、シリコン基板10、マスク材料40およびゲート電極30を被覆するようにライナ層50を堆積する。ライナ層50は、例えば、シリコン窒化膜またはシリコン酸化膜等の絶縁膜である。次に、側壁膜60の材料をライナ層50上に堆積し、側壁膜60をエッチングバックする。これにより、側壁膜60がゲート電極30の側面部に残置される。側壁膜60の材料は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜である。次に、図3に示すように、リソグラフィ技術を用いて、ソース層形成領域SRをフォトレジストPRによって被覆し、ドレイン層形成領域DRを開口する。続いて、ドレイン層形成領域DRに第1導電型の不純物としてP型不純物を注入する。P型不純物としては、例えば、ボロンBが用いられる。注入条件は、例えば、2E15cm-2の濃度のボロンを、8keVのエネルギーでイオン注入する。そして、RTARapidThermalAnneal法等を用いてこの不純物を拡散させかつ活性化させる。これにより、図3に示すようにドレイン層70が形成される。このとき、RTAは、例えば、約1000度の温度で、約10秒間実行される。このように、ドレイン層70は、通常通り高温アニールで形成される。これにより、ドレイン層70は深く広く拡散されるので、ドレイン層70とチャネル部CHとの間の濃度勾配濃度プロファイルは、比較的緩やかなものとなる。次に、ソース層形成領域SRを被覆していたフォトレジストPRを除去した後、リソグラフィ技術を用いて、図4に示すように、ドレイン層形成領域DRをフォトレジストPRによって被覆し、ソース層形成領域SRを開口する。続いて、ソース層形成領域SRに、不活性不純物を注入することによって、ソース層形成領域SRのシリコン基板10シリコン単結晶をアモルファス化する。不活性不純物としては、シリコン基板10の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物等の不活性材料第14属元素が用いられる。不活性不純物は不活性であるので、後に形成されるソース層95図6参照に影響を与えない。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域SRのアモルファス化は、例えば、ゲルマニウムGeを約15keVのエネルギーで、約2E15cm2の濃度でイオン注入することによって実行される。これにより、図4に示すように、ソース層形成領域SRのシリコン基板10にアモルファスシリコン層80が形成される。ゲルマニウムは、ボロンやシリコンよりも大きな原子であるため、10keVのエネルギーで注入しても、ドレイン層70よりも浅い位置までしか到達しない。つまり、ソース層形成領域SRは、ドレイン層70よりも浅い位置までしかアモルファス化されず、アモルファスシリコン層80は、ドレイン層70よりも浅い。次に、ソース層形成領域SRに第2の導電型の不純物としてN型不純物を注入する。N型不純物としては、例えば、砒素Asが用いられる。注入条件は、例えば、2E15cm-2の濃度の砒素を、15keVのエネルギーでイオン注入する。これにより、図5に示すように不純物層90がアモルファスシリコン層80内に形成される。尚、砒素は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層90は、アモルファスシリコン層80よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層90の全体を活性化させることができる。次に、エクステンション層96を形成するために、フォトレジストPRおよび側壁膜60を除去し、側壁膜60よりも薄いTEOSTetraethoxysilaneを堆積する。このTEOSをエッチングバックすることによって、ゲート電極30の側面部に側壁膜60よりも薄い第2の側壁膜61を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域DRをフォトレジストPRによって被覆し、ソース層形成領域SRを開口する。次に、ソース層形成領域SRにN型不純物をさらに注入する。N型不純物としては、例えば、砒素Asが用いられる。注入条件は、例えば、18E15cm-2の濃度の砒素を、7keVのエネルギーでイオン注入する。これにより、不純物は、不純物層90よりも浅く注入される。尚、エクステンション層96は、省略してもよい。次に、フォトレジストPRを除去した後、マイクロ波アニールを実行する。従来から半導体装置の製造プロセスにおけるアニール工程は、半導体装置の結晶の性質改善およびドーパントの活性化等の目的のために不可欠なものであり、半導体産業において重要な役割を果たしてきた。しかし、長時間に亘ってアニールを行うと、不純物の濃度プロファイルが劣化し、並びに、様々な界面特性が設計値からずれてしまう。そこで近年、非常に高い温度で短時間に行うアニール方法としてRTA法等が用いられている。このような高温度で短時間に行うアニール方法は、長時間のアニールに伴う不具合を抑制しつつ、結晶性の改善およびドーパントの活性化を達成することができる。しかし、このような高温アニールだけは、半導体基板の一部のみに局所的に実行することができないため、ソースおよびドレインの両方を等しく拡散させてしまう。即ち、高温アニールでは、ソースおよびドレインにおいて非対称な濃度勾配濃度プロファイルを形成することが困難であった。そこで、本実施形態では、急峻な濃度勾配を必要とするソース層の形成工程において、マイクロ波アニールを用いる。マイクロ波アニールは、低温200度~550度のもとであっても、結晶特性を充分に改善しかつ不純物を活性化させることができる。マイクロ波は、その特性上、アモルファス化された材料に効率良く吸収され、単結晶材料にはあまり吸収されない。このため、マイクロ波は、ソース層形成領域SRのアモルファスシリコン層80に高効率で吸収される。これにより、ソース層形成領域SRのアモルファスシリコン層80の温度は、或る程度上昇する。一方、マイクロ波は、ドレイン層形成領域DRには余り吸収されず、ドレイン層70には余り影響を与えない。よって、マイクロ波をシリコン基板10に照射することによって、ドレイン層形成領域DRに影響を与えることなく、ソース層形成領域SRを低温アニールすることができる。マイクロ波をシリコン基板10に照射することによって、アモルファスシリコン層80は再結晶化され、かつ、不純物層90の不純物およびエクステンション層96に用いられる不純物は、さほど拡散されることなく活性化される。これにより、図6に示すように、ソース層95およびエクステンション層96が形成される。尚、ソース層95は、マイクロ波によって低温でアニールされるので、ゲルマニウム層81は、依然としてソース層95よりも深い位置に存在する。ソース層95およびエクステンション層96は、ドレイン層70に比べて浅く形成される。即ち、ソース層95の不純物の深さは、ドレイン層70の不純物の深さよりも浅い。これにより、ソース層95およびエクステンション層96は、ドレイン層70に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層70は、ソース層95およびエクステンション層96に比べて緩やかな不純物濃度勾配を有する。その後、層間絶縁膜、コンタクトおよび金属配線等いずれも図示せずを形成することによって、本実施形態によるP型TFETが完成する。尚、N型TFETは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をP型TFETのそれと逆導電型にすればよい。図7Aおよび図7Bは、本実施形態によるP型TFETの動作を示すエネルギーバンド図である。図7Aは、P型TFETがON状態である場合のエネルギーバンド図であり、図7Bは、P型TFETがOFF状態である場合のエネルギーバンド図である。ゲート電極30に正電圧を与えると、図7Aに示すようにソース層95とチャネル領域CHとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように正孔Honがソース層95の伝導帯からチャネル部CHの価電子帯へトンネルする。本実施形態によれば、ソース層95とチャネル領域CHとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ion多くの正孔Honが流れる。ゲート電極30への電圧印加を停止すると、図7Bに示すようにドレイン層70とチャネル領域CHとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層70とチャネル領域CHとの間の不純物濃度勾配は緩やかであるため、矢印で示すような正孔Hoffのトンネリングオフリーク電流は抑制される。図8Aおよび図8Bは、本実施形態によるN型TFETの動作を示すエネルギーバンド図である。図8Aは、N型TFETがON状態である場合のエネルギーバンド図であり、図8Bは、N型TFETがOFF状態である場合のエネルギーバンド図である。ゲート電極30に負電圧を与えると、図8Aに示すようにソース層95とチャネル領域CHとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように電子Eonがソース層95の価電子帯からチャネル部CHの伝導帯へトンネルする。本実施形態によれば、ソース層95とチャネル領域CHとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ion多くの電子Eonが流れる。ゲート電極30への電圧印加を停止すると、図8Bに示すようにドレイン層70とチャネル領域CHとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層70とチャネル領域CHとの間の不純物濃度勾配は緩やかであるため、矢印で示すような電子Eoffのトンネリングオフリーク電流は抑制される。次に、本実施形態によるP型TFETの構成を説明する。本実施形態によるP型TFETは、図6に示すように、半導体基板としてのシリコン基板10を備える。P型のドレイン層70は、シリコン基板10の表面に設けられている。N型のソース層95は、シリコン基板10の表面に設けられている。ゲート絶縁膜20は、ソース層95とドレイン層70との間にあるシリコン基板の表面上に設けられている。ゲート電極30は、ゲート絶縁膜20上に設けられている。ドレイン層70はソース層95よりも深い。また、ゲート電極30の下にあるチャネル領域CHからソース層95にわたる不純物濃度の変化は、チャネル領域CHからドレイン層70にわたる不純物濃度の変化よりも急峻である。そして、ソース層95に不活性不純物としてのゲルマニウムが含まれている。尚、本実施形態によるN型TFETは、上記P型TFETのP型ドレイン層70に代えてN型ドレイン層を設け、N型ソース層95に代えてP型ソース層を設ければよい。本実施形態によるTFETでは、ソース層95とチャネル部CHとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層70とチャネル部CHとの間の不純物濃度勾配が緩やかである。従って、本実施形態によるTFETは、高いオン電流を得つつ、オフリーク電流を抑制することができる。本実施形態による製造方法によれば、ソース層95とチャネル部CHとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層70とチャネル部CHとの間の不純物濃度勾配が緩やかなTFETを簡単に形成することができる。即ち、TFETの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層95およびドレイン層70の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、本実施形態による製造方法は、高いオン電流を得つつ、オフリーク電流を抑制することができるTFETを簡単に製造することができる。第2の実施形態図9から図12は、第2の実施形態によるTFETの製造方法を示す断面図である。図1および図2を参照して上述した工程を経た後、図9に示すように、リソグラフィ技術を用いて、ソース層形成領域SRをフォトレジストPRによって被覆し、ドレイン層形成領域DRを開口する。続いて、ドレイン層形成領域DRに、不活性不純物を注入することによって、ドレイン層形成領域DRのシリコン基板10シリコン単結晶をアモルファス化する。不活性不純物としては、シリコン基板10の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物等の不活性材料第14属元素が用いられる。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域SRのアモルファス化は、例えば、ゲルマニウムGeを約30keVのエネルギーで、約2E15cm2の濃度でイオン注入することによって実行される。これにより、図9に示すように、アモルファスシリコン層85が形成される。次に、ドレイン層形成領域DRに第1の導電型の不純物としてP型不純物を注入する。P型不純物としては、例えば、ボロンBが用いられる。注入条件は、例えば、2E15cm-2の濃度のボロンを、8keVのエネルギーでイオン注入する。これにより、図10に示すように不純物層65がアモルファスシリコン層85内に形成される。尚、P型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層65は、アモルファスシリコン層85よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層65の全体を活性化させることができる。次に、ソース層形成領域SRを被覆していたフォトレジストPRを除去した後、リソグラフィ技術を用いて、図11に示すように、ドレイン層形成領域DRをフォトレジストPRによって被覆し、ソース層形成領域SRを開口する。続いて、図5を参照して説明したように、ソース層形成領域SRに、ゲルマニウムを注入することによって、ソース層形成領域SRのシリコン基板10シリコン単結晶をアモルファス化する。これにより、図11に示すように、ソース層形成領域SRのシリコン基板10にアモルファスシリコン層80が形成される。このとき、ゲルマニウムは、ドレイン層形成領域DRよりもソース層形成領域SRにおいて浅く導入される。例えば、ソース層形成領域SRのアモルファス化は、例えば、ゲルマニウムGeを約10keVのエネルギーで、約2E15cm2の濃度でイオン注入することによって実行される。アモルファスシリコン層80の形成時のゲルマニウムの注入エネルギーは、アモルファスシリコン層85の形成時のそれよりも小さい。これにより、ソース層形成領域SRのアモルファスシリコン層80は、ドレイン層形成領域DRのアモルファスシリコン層85よりも浅く形成される。次に、図5を参照して説明したように、ソース層形成領域SRに第2の導電型の不純物としてN型不純物を注入する。N型不純物としては、例えば、砒素Asが用いられる。注入条件は、例えば、2E15cm-2の濃度の砒素を、20keVのエネルギーでイオン注入する。これにより、図11に示すように不純物層90がアモルファスシリコン層80内に形成される。尚、N型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層90は、アモルファスシリコン層80よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層90の全体を活性化させることができる。次に、エクステンション層96を形成するために、フォトレジストPRおよび側壁膜60を除去し、側壁膜60よりも薄いTEOSTetraethoxysilaneを堆積する。このTEOSをエッチングバックすることによって、ゲート電極30の側面部に側壁膜60よりも薄い第2の側壁膜61を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域DRをフォトレジストPRによって被覆し、ソース層形成領域SRを開口する。次に、ソース層形成領域SRにN型不純物をさらに注入する。N型不純物としては、例えば、砒素Asが用いられる。注入条件は、例えば、1E15cm-2の濃度の砒素を、10keVのエネルギーでイオン注入する。これにより、不純物は、不純物層90よりも浅く注入される。次に、フォトレジストPRを除去した後、マイクロ波アニールを実行する。アモルファスシリコン層80、85がそれぞれソース層形成領域SRおよびドレイン層形成領域DRに形成されている。このため、マイクロ波をシリコン基板10へ照射することによって、アモルファスシリコン層80および85の両方を同時に一括で単結晶化し、かつ、ドレイン層形成領域DRのP型不純物およびソース層形成領域SRのN型不純物を同時に一括で活性化させることができる。このとき、ドレイン層形成領域DRのアモルファスシリコン層85は、ソース層形成領域SRのアモルファスシリコン層80よりも深く形成されている。上述の通り、マイクロ波は、アモルファス状態のシリコンによって効率良く吸収されるため、ドレイン層形成領域DRは、ソース層形成領域SRより高温でアニールされる。従って、図12に示すように、ドレイン層形成領域DRにおいて、不純物ボロンはソース層形成領域SRにおける不純物砒素よりも深く広く拡散される。その結果、ソース層95およびエクステンション層96は、ドレイン層70に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層70は、ソース層95およびエクステンション層96に比べて緩やかな不純物濃度勾配を有する。その後、層間絶縁膜、コンタクトおよび金属配線等いずれも図示せずを形成することによって、本実施形態によるP型TFETが完成する。尚、N型TFETは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をP型TFETのそれと逆導電型にすればよい。尚、ソース層95は、マイクロ波によって低温でアニールされるので、ゲルマニウム層81は、依然としてソース層95よりも深い位置に存在する。また、ゲルマニウム層86も、ドレイン層70よりも深い位置に存在し得る。第2の実施形態によるTFETの動作は、第1の実施形態によるTFETの動作と同様である。第2の実施形態によるTFETでは、ソース層95とチャネル部CHとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層70とチャネル部CHとの間の不純物濃度勾配が緩やかである。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。第2の実施形態による製造方法によれば、TFETの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層95およびドレイン層70の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、第2の実施形態による製造方法は、第1の実施形態による製造方法と同様の効果を得ることができる。さらに、第2の実施形態は、ソース層95およびドレイン層70の両方をマイクロ波アニールで同時に一括で形成している。従って、第2の実施形態では、ソース層95およびドレイン層70の形成のためにRTA法のような高温アニールを用いる必要がない。これにより、第2の実施形態による製造方法は、第1の実施形態のそれよりもさらに簡単になる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。