第1の回路の機能素子として使用される第1の縦構造キャパシタと、第2の回路の機能素子として使用され、前記第1の縦構造キャパシタよりも容量値の大きい第2の縦構造キャパシタと、を備える半導体装置であって、前記第1の縦構造キャパシタにより形成される第1の領域は、前記第2の縦構造キャパシタにより形成される第2の領域に隣接している、又は、包含されていることを特徴とする半導体装置。前記第1の領域は、少なくても1以上の前記第1の縦構造キャパシタより形成される請求項1の半導体装置。前記第1の縦構造キャパシタと半導体基板との接合力は、前記第2の縦構造キャパシタと前記半導体基板との接合力よりも低い請求項1又は2の半導体装置。複数の前記第1の領域が、前記第2の領域に隣接している、又は、包含されている請求項1乃至3のいずれか一に記載の半導体装置。さらに、複数の前記第1及び第2の回路を含み、前記複数の第2の回路はそれぞれ隣接すると共に、前記複数の第2の縦構造キャパシタが、互いに隣接することにより第3の領域を形成し、前記第1の領域は、前記第3の領域に隣接している、又は、包含されている請求項1乃至4のいずれか一に記載の半導体装置。前記第1及び第2の回路を含む第1の機能ブロックと、前記第1の機能ブロックと隣接し、前記第2の回路を含む第2の機能ブロックと、を備え、前記第1の機能ブロックに含まれる前記第1の縦構造キャパシタは、前記第1の機能ブロックの外周、かつ、前記第2の機能ブロックに含まれる第2の縦構造キャパシタに隣接して配置される請求項1乃至5のいずれか一に記載の半導体装置。前記第1の領域は、前記第1又は第2の機能ブロックに含まれる前記複数の第2の縦構造キャパシタが、互いに隣接することで形成する第4の領域に隣接している、又は、包含されている請求項6の半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、縦構造キャパシタはチップサイズの縮小に貢献するが、縦構造キャパシタのサイズ容量には制約がある。縦構造キャパシタは溝の面で容量を構成するため、その集積度を高めるためには、溝の深さを深くすることが有効である。そのため、縦構造キャパシタは高さ方向に大きくなる傾向にある。即ち、縦構造キャパシタにおいて、底面積と高さの比率は拡大するキャパシタの体積に対する底面積の割合が減少する傾向にある。この底面積が縮小すると、縦構造キャパシタが剥離する問題が起きる。縦構造キャパシタの底面積が縮小すると、縦構造キャパシタと半導体基板との接合力が低下するためである。その結果、半導体基板の反り等の外部ストレスの影響を受け、縦構造キャパシタが剥離する。さらに、縦構造キャパシタの底面積が縮小すると、縦構造キャパシタを複数集めた縦構造キャパシタの集合体も剥離してしまうという問題が起きる。このような縦構造キャパシタ及びその集合体が剥離するという問題を解決するため、縦構造キャパシタのサイズは一定値以上底面積が一定値以上とすることを設計制約として規定している。そのため、小容量の縦構造キャパシタが必要な場合には、複数の縦構造キャパシタを直列接続することにより、容量値を下げる等の対応が必要となる。しかし、このような対応を行うと、必然的にチップサイズが増加してしまう。以上のとおり、縦構造キャパシタの使用には、解決すべき問題点が存在する。そのため、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、望まれる。本発明の第1の視点によれば、第1の回路の機能素子として使用される第1の縦構造キャパシタと、第2の回路の機能素子として使用され、前記第1の縦構造キャパシタよりも容量値の大きい第2の縦構造キャパシタと、を備える半導体装置であって、前記第1の縦構造キャパシタにより形成される第1の領域は、前記第2の縦構造キャパシタにより形成される第2の領域に隣接している、又は、包含されている半導体装置が提供される。本発明によれば、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、提供される。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。ただし、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることはいうまでもない。上述のように、小容量の縦構造キャパシタを使用する際には、そのサイズを一定値以上にするといった設計制約が存在する。あまりに小容量の縦構造キャパシタを製造すると、キャパシタが剥離する虞があるためである。しかし、このような対応を行うと必然的にチップサイズが増加してしまう。そのため、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、望まれる。そこで、一例として図1に示す半導体装置を提供する。図1に示す半導体装置には、第1の回路の機能素子として使用される第1の縦構造キャパシタと、第2の回路の機能素子として使用され、第1の縦構造キャパシタよりも容量値の大きい第2の縦構造キャパシタと、が含まれている。第1の縦構造キャパシタは、単独で配置しようとすれば、そのサイズが設計制約に抵触してしまう程度の容量を持つキャパシタとする。一方、第2の縦構造キャパシタは第1の縦構造キャパシタと比較して極めて容量の大きいサイズの大きいキャパシタとする。図1に半導体装置では、第1の縦構造キャパシタを、第2の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。なお、第1の縦構造キャパシタを第2の縦構造キャパシタに包含させるとは、第1の縦構造キャパシタによる形成される第1の領域が、第2の縦構造キャパシタにより形成される第2の領域に含まれている状態のみならず、囲まれている状態第1の領域の一部が第2の領域の外部と接している状態も含まれる。ここで、小容量のキャパシタをレイアウトする際に、大容量の縦構造キャパシタに隣接、又は、包含させると小容量のキャパシタが剥離するという問題を解決することができる理由については後述する。そこで、第1の縦構造キャパシタを、第1の回路から分離し別セルとして設計し、第2の回路で使用される第2の縦構造キャパシタに隣接、又は、包含されるようにレイアウトする。その結果、小容量の縦構造キャパシタが剥離するという問題を解決すると共に、所望の容量を必要最小限のサイズで実現できるため、半導体装置のチップサイズを縮小することが可能になる。次に、縦構造キャパシタを使用する半導体装置1の概略と、そのレイアウトについて説明する。初めに、半導体装置1の概略について説明する。図4は、半導体装置1の全体構成の一例を示す図である。半導体装置1は、コマンド端子/RAS、/CAS、/WEと、リセット端子/RSTと、アドレス端子ADDと、電源端子VDD、GNDと、クロック端子CK、/CKと、データ端子DQ等の端子を備えている。図4に示す半導体装置1は、内部電源生成回路10と、クロック入力回路11と、DLL回路12と、タイミングジェネレータ13と、コマンド入力回路14と、コマンドデコード回路15と、モードレジスタ16と、リフレッシュ制御回路17と、アドレス入力回路18と、アドレスラッチ回路19と、FIFO回路20と、入出力バッファ21と、アレイ領域22から構成されている。内部電源生成回路10は、半導体装置1の周辺回路で使用する周辺電圧を生成する。半導体装置1は、外部から定電源供給を受け、内部で数種の周辺電圧を生成している。クロック入力回路11は、内部から入力される差動クロックCK、/CKを受け付け、単相クロックCLKINを出力する。DLL回路12は、単相クロックCLKINを遅延させることで、内部クロックLCLKを生成する。タイミングジェネレータ13は、半導体装置1の内部で使用する制御信号の同期を取るための信号を生成する。半導体装置1に対するコマンドは、コマンド端子を介して、コマンド入力回路14により受け付けられる。具体的には、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WE等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路15によってデコードされ、デコード結果は、モードレジスタ16、アレイ領域22に出力される。モードレジスタ16は、外部から発行されるモードレジスタセットMRSコマンドで定まる半導体装置1の動作モードを保持する。リフレッシュ制御回路17は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。外部から発行されたアドレス信号は、アドレス入力回路18により受け付けられ、アドレスラッチ回路19においてラッチされる。アドレス信号は、モードレジスタ16及びアレイ領域22内のカラムデコーダ及びロウデコーダに供給される。アレイ領域22は、メモリセル、カラムデコーダ、ロウデコーダ等で構成される領域である。カラムデコーダ及びロウデコーダでアドレス信号をデコードし、メモリセルにおいてデータの保持を行う。データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータはFIFO回路20及び入出力バッファ21を介して、データ端子DQから出力される。データの書き込み動作時においては、データ端子DQに入力されたライトデータは入出力バッファ21及びFIFO回路20を介して、選択されたメモリセルに書き込まれる。次に、半導体装置1のレイアウトについて説明する。図5は、半導体装置1のレイアウトの一例を示す図である。半導体装置1には、アドレス端子ADD等が接続されるアドレス側周辺領域と、メモリセルアレイ、カラムデコーダ等から構成されるアレイ領域と、データ端子DQ等が接続されるデータ側周辺領域と、センター側周辺領域、の各領域が存在する。アドレス側周辺領域には、アドレス端子ADD等と接続するためのパッドが複数存在する。同様に、データ側周辺領域には、データ端子DQ等と接続するためのパッドが複数存在する。さらに、アドレス側周辺領域、データ側周辺領域及びセンター側周辺領域には、内部電源生成回路10を初めとした周辺回路がレイアウトされる。次に、縦構造キャパシタを含む回路のレイアウトについて説明する。ここでは、縦構造キャパシタを含む回路として内部電源生成回路10を例に取り説明する。図6は、内部電源生成回路10の構成の一例を示す図である。上述のように、内部電源生成回路10は、半導体装置1の内部で使用する数種の周辺電圧を生成する回路である。その際に、抵抗分圧等によって基準となる電圧リファレンス電圧を生成し、このリファレンス電圧をアンプ回路によって増幅し、内部回路に周辺電圧を供給する。アンプ回路の出力に対しては、位相補償のために小容量のキャパシタが接続されている。また、アンプ回路における電流供給能力の不足を補うため、半導体装置1の各所に配置したバッファ回路で電流増幅を行っている。内部電源生成回路10は、リファレンス電圧生成回路100と、バッファB01~B04により構成されている。リファレンス電圧生成回路100は、半導体装置1の外部から供給された電源電圧VDDに基づいて、リファレンス電圧Vref1~Vref4を生成する。バッファB01~B04は、リファレンス電圧Vref1~Vref4を電流増幅し、内部回路に出力する。さらに、リファレンス電圧生成回路100は、ラダー抵抗101と、安定化容量102と、複数のアンプ103から構成されている。なお、図6に示すリファレンス電圧生成回路100は、4個のアンプ103を備えるものとして以下の説明をするが、アンプ103の個数を限定する趣旨ではない。アンプ回路103の個数等は、適宜変更可能である。図7は、内部電源生成回路10の回路構成の一例を示す図である。内部電源生成回路10に供給される電源電圧VDDと接地電圧GND間に、安定化容量102が接続される。なお、図7において、アンプ103及びバッファB01~B04への電源供給に関する接続は省略している。ラダー抵抗101は、抵抗R01~R12を直列接続した構成を備えている。ラダー抵抗101は、電源電圧VDDと接地電圧GNDを受け付け、抵抗分圧によりリファレンス電圧VR1~VR4を生成する。安定化容量102により、リファレンス電圧生成回路100の電源に発生するノイズを抑止する。安定化容量102は、上述の第2の縦構造キャパシタに相当する。アンプ103は、ラダー抵抗101から生成されたリファレンス電圧VR1~VR4の電圧増幅を行う。アンプ103は、電圧増幅部A01と位相補償容量C01から構成されている。位相補償容量C01には、安定化容量102の50分の1程度の容量を持つキャパシタが使用される。位相補償容量C01は、上述の第1の縦構造キャパシタに相当する。図8は、アンプ103の回路構成の一例を示す図である。アンプ103の電圧増幅部A01は、Nチャンネル型MOSトランジスタN01~N03と、Pチャンネル型MOSトランジスタP01及びP02と、抵抗R13及びR14から構成されている。電圧増幅部A01の出力端Pチャンネル型MOSトランジスタP02のドレイン端子、Nチャンネル型MOSトランジスタN03のドレイン端子及び抵抗R13の接続ノードに位相補償容量C01の一端は接続される。電圧増幅部A01は、抵抗R13とR14を適宜選択することによって、増幅率の変更が可能である。図9は、バッファB01の回路構成の一例を示す図である。なお、バッファB01~B04は同一の構成のため、バッファB02~B04に関する説明は省略する。バッファB01は、Nチャンネル型MOSトランジスタN04~N07と、Pチャンネル型MOSトランジスタP03~P05と、容量C02から構成されている。Pチャンネル型MOSトランジスタP05に電流供給能力の高いサイズが大きいトランジスタを採用することにより、電流増幅を実現する。バッファB01は、Nチャンネル型MOSトランジスタN05のゲート端子で受け付けたリファレンス電圧Vref1を電流増幅し、出力端子から内部回路に周辺電圧の供給を行う。また、バッファB01の出力端子には容量C02が接続される。この容量C02の容量は、安定化容量102と略同程度のものが使われ、バッファB01から供給する電圧のノイズ発生を抑制する。次に、リファレンス電圧生成回路100のレイアウトについて説明する。図10は、リファレンス電圧生成回路100のレイアウトの一例を示す図である。リファレンス電圧生成回路100は、ラダー抵抗101と、安定化容量102と、複数のアンプ103と、がそれぞれ別セルとしてレイアウトされる。各アンプ103の位相補償容量C01には、縦構造キャパシタが使用される。アンプ103は、同一のセルとして設計されているため、縦構造キャパシタ位相補償容量C01も、それぞれのアンプ103内に単独で配置されている他の容量等と隣接等していない。上述のように、位相補償容量C01の容量値は極めて小さく、位相補償容量C01を単一の縦構造キャパシタで形成すると、そのサイズは縦構造キャパシタを使用する際の設計制約に抵触する。そこで、設計制約を満足する程度のサイズの縦構造キャパシタを複数レイアウトし、これらの縦構造キャパシタを直列に接続することで所望の容量値を得ている。図10においては、4個の縦構造キャパシタを直列接続している。なお、図10において、電圧増幅部A01のレイアウトに関しては図示していない。電圧増幅部A01も、それぞれのアンプ103内に配置される。図11は、位相補償容量C01のレイアウトに該当する部分を拡大した際の一例を示す図である。図11に示すように、位相補償容量C01は複数の縦構造キャパシタを直列接続することで、所望の容量値を得ている。しかし、このようなレイアウトは必ずしも基板面積を有効使用しているとはいえない。仮に、縦構造キャパシタを使用する際の設計制約がないものとすると、所望の容量値を持つ縦構造キャパシタは、図11に示す縦構造キャパシタ1つあたりの占有面積よりもさらに小さい面積で実現できるためである。従って、縦構造キャパシタを使用する回路の面積も必然的に大きくなり、結果的に半導体装置1のチップサイズも増加する要因となる。さらに、縦構造キャパシタのサイズが大きくなると、縦構造キャパシタ内部、又は、縦構造キャパシタ相互間の寄生抵抗や寄生容量による影響が顕著になる。図12は、縦構造キャパシタのサイズを大きくした際の影響を説明するための図である。図12に示すように、縦構造キャパシタのサイズを大きくすると内部の寄生抵抗及び寄生容量が増大する。図13は、大きなサイズの縦構造キャパシタを並べた際の影響を説明するための図である。図13に示すように、縦構造キャパシタを複数並べると配線を迂回させる必要があり、寄生抵抗及び寄生容量が増加する要因となる。このような寄生抵抗及び寄生容量を予め想定して回路を設計することは困難である。しかし、このような寄生成分の影響を考慮しなければ、実際の回路の挙動がシミュレーション結果と異なり、製品の性能劣化の原因となりかねない。以上のように、縦構造キャパシタを複数使用して所望の容量値を得るというレイアウトには、チップサイズの観点及び回路品質の観点、いずれにおいても問題がある。[第1の実施形態]次に、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態に係る半導体装置2の全体構成及び全体のレイアウトに関しては、半導体装置1と相違する点がないため、図4及び図5に相当する説明は省略する。図14は、本実施形態に係るリファレンス電圧生成回路200の構成の一例を示す図である。図14において図6と同一構成要素には、同一の符号を表し、その説明を省略する。リファレンス電圧生成回路100とリファレンス電圧生成回路200の相違点は、アンプ103を電圧増幅部104と位相補償容量C03に分離した点である。従って、回路図上ではリファレンス電圧生成回路100とリファレンス電圧生成回路200は、同一の回路として表現できる。しかし、本実施形態に係るリファレンス電圧生成回路200では、電圧増幅部104と位相補償容量C03を分離して、別セルとして扱うことでレイアウトの自由度を高めている。同時に、小容量の縦構造キャパシタが剥離する問題を、1つあたり縦構造キャパシタのサイズを制約するのとは異なる方法で解決する。具体的には、小容量の縦構造キャパシタを、大容量の縦構造キャパシタに隣接、又は、包含するようにレイアウトする。大容量の縦構造キャパシタと半導体基板との間の接合力は強いため、半導体装置の製造工程において、反り等の外部ストレスが加わったとしても、大容量の縦構造キャパシタの周辺及びその内部に対する影響は緩和される。その結果、小容量の縦構造キャパシタを、大容量の縦構造キャパシタに隣接、又は、包含させることで、縦構造キャパシタの剥離が防止できる。図15は、リファレンス電圧生成回路200のレイアウトの一例を示す図である。図10に示す位相補償容量C01と図15に示す位相補償容量C03は同じ容量値であるが、その容量値の実現方法が異なる。位相補償容量C01では、設計制約を満足するサイズを持つ縦構造キャパシタを直列に接続して、所望の容量値を得ている。一方、図15に示す位相補償容量C03では、所望の容量値を持つ縦構造キャパシタを安定化容量102に囲まれた領域にレイアウトしている。より具体的には、位相補償容量C03を電圧増幅部104から分離アンプ103から位相補償容量を切り出しし、位相補償容量C03を一箇所に集中してレイアウトする。さらに、一箇所に纏めてレイアウトした位相補償容量C03を包含するように安定化容量102をレイアウトする。上述のように、小容量の縦構造キャパシタであっても、大容量の縦構造キャパシタに隣接、又は、包含させることで製造工程での問題を解決することができる剥離を防ぐことができる。すると、1つのあたりの位相補償容量C03の占有面積は大幅に減少する。例えば、位相補償容量C01を実現するために、4つの縦構造キャパシタを直列に接続する場合と比較し、4分の1以下の面積で位相補償容量C03が実現できることになる。縦構造キャパシタ自体のサイズが減少するため、半導体装置2のチップサイズを削減することができる。さらに、小容量のキャパシタは内部電源生成回路10以外にも様々な回路で大量に使用されており、これらのキャパシタの全てを最小の占有面積で実現すれば、半導体装置2のチップサイズ削減に対する効果は非常に高い。なお、位相補償容量C01を実現するにあたり、MOSトランジスタを使用することが考えられる。この場合には、小容量のキャパシタを実現することは可能であるが、縦構造キャパシタを直列する場合と比較しても、より多くの面積を必要としてしまう。即ち、占有面積の観点からは、小容量のキャパシタをMOSトランジスタで実現する利点はない。以上のように、位相補償容量等の小容量のキャパシタを縦構造キャパシタで実現すると共に、縦構造キャパシタを使用する回路から分離する別セルとして扱う。さらに、分離した縦構造キャパシタを大容量の縦構造キャパシタに隣接、又は、包含させてレイアウトすることにより、製造工程で縦構造キャパシタが剥離するという問題を解決する。その結果、縦構造キャパシタの剥離を回避するために、必要あった設計制約を適用する必要がなく、所望の容量値を得るために縦構造キャパシタを直列に接続するというレイアウトは不要になる。そのため、小容量のキャパシタを実現するために必要であった面積が縮小し、半導体装置2のチップサイズも縮小する。また、縦構造キャパシタ自体のサイズが減少するため、キャパシタ内部の寄生抵抗及び寄生容量が減少する。その結果、これらの寄生抵抗及び寄生容量が要因となり、半導体装置2が予期せぬ動作をすることを防止し、回路品質の向上に貢献する。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置3の全体構成及び全体のレイアウトに関しては、半導体装置1と相違する点がないため、図4及び図5に相当する説明は省略する。また、半導体装置2及び半導体装置3に係るリファレンス電圧生成回路200の構成は同一であるため、半導体装置3の図14に相当する説明は省略する。半導体装置2と半導体装置3の相違点は、縦構造キャパシタのレイアウト方法である。図16は、リファレンス電圧生成回路200のレイアウトの一例を示す図である。図16において図15と同一構成要素には、同一の符号を表し、その説明を省略する。なお、図16においては、電圧増幅部104から各位相補償容量C03までの配線及び位相補償容量C03から各周辺回路への配線は、図示していない以下の実施形態の説明で用いる図面も同様。半導体装置2においては、位相補償容量C03を一箇所に集中してレイアウトし、安定化容量102に包含させていた。本実施形態に係る半導体装置3においては、位相補償容量C03安定化容量102の一箇所に集中してレイアウトするのではなく、位相補償容量C03を少数ずつ安定化容量102に包含させる。その結果、位相補償容量C03を集中してレイアウトする必要がなくなり、電圧増幅部104から位相補償容量C03までの配線が迂回することがない。そのため、寄生抵抗及び寄生容量を最小化でき、回路の品質を向上させることができる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置4の全体構成及び全体のレイアウトに関しては、半導体装置1と相違する点がないため、図4及び図5に相当する説明は省略する。また、半導体装置2及び半導体装置4に係るリファレンス電圧生成回路200の構成は同一であるため、半導体装置4の図14に相当する説明は省略する。半導体装置2と半導体装置4の相違点は、縦構造キャパシタのレイアウト方法である。図17は、リファレンス電圧生成回路200のレイアウトの一例を示す図である。図17において図15と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置2及び3においては、位相補償容量C03を安定化容量102に包含させてレイアウトしていた。半導体装置4においては、位相補償容量C03をリファレンス電圧生成回路200の外周付近にレイアウトする。リファレンス電圧生成回路200に隣接して大容量の縦構造キャパシタを備える内部回路ブロック300及び400が、レイアウトされているものとする。位相補償容量C03を、リファレンス電圧生成回路200とは別の回路ブロックが備える容量に隣接させることによっても、縦構造キャパシタの剥離を防ぐことができる。なお、内部回路ブロック300及び400の容量も位相補償容量C03に隣接するように、回路ブロックの外周にレイアウトする。また、リファレンス電圧生成回路200が備える安定化容量102に隣接して位相補償容量C03をレイアウト可能なことは当然である。ここで、内部回路ブロック300又は400には、DLL回路、フューズ回路、温度センサー回路等が考えられる。このように、各回路が備える容量を最適にレイアウトすることによって、回路品質の向上とチップサイズの削減を実現することができる。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。本実施形態に係る半導体装置5の全体構成及び全体のレイアウトに関しては、半導体装置1と相違する点がないため、図4及び図5に相当する説明は省略する。また、半導体装置2及び半導体装置5に係るリファレンス電圧生成回路200の構成は同一であるため、半導体装置5の図14に相当する説明は省略する。半導体装置2と半導体装置5の相違点は、縦構造キャパシタのレイアウト方法である。図18は、リファレンス電圧生成回路200のレイアウトの一例を示す図である。図18において図15と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置4では、位相補償容量C03をリファレンス電圧生成回路200の外周付近にレイアウトする。半導体装置5においては、位相補償容量C03をリファレンス電圧生成回路200の外周付近に集中させ、かつ、他の内部回路ブロックが備える容量小容量のキャパシタを含むに隣接させてレイアウトする。半導体装置5においても、リファレンス電圧生成回路200に隣接して大容量の縦構造キャパシタを備える内部回路ブロック300、400及び500が、レイアウトされているものとする。さらに、内部回路ブロック300及び500にも、小容量のキャパシタが存在し、これらのキャパシタは縦構造キャパシタにより実現されている。半導体装置5においては、各回路が備える縦構造キャパシタをそれぞれの境界付近に集中して配置すると共に、縦構造キャパシタがレイアウトされた領域を大容量の縦構造キャパシタで取り囲んでいる。即ち、位相補償容量C03を含む縦構造キャパシタの領域を大容量の縦構造キャパシタで包含することによって、リファレンス電圧生成回路200内のレイアウトを最適化するだけではなく、他の回路ブロックのレイアウトも最適化する回路ブロックのサイズを縮小する。その結果、縦構造キャパシタの剥離を防止すると共に、半導体装置5全体のレイアウトが最適化され、チップサイズの削減を実現することができる。同時に、回路品質の向上も実現できる。ここで、本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。さらに、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。さらに、装置内に一部のバイポーラ型トランジスタを有しても良い。さらに、Nチャンネル型MOSトランジスタは、第1導電型のトランジスタ、Pチャンネル型MOSトランジスタは、第2導電型のトランジスタの代表例である。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。