"半導体基板と、前記半導体基板上に形成された第1導電型のFin型半導体層と、前記Fin型半導体層の長手方向の両端に設けられた第1導電型のソース層および第1導電型のドレイン層と、前記Fin型半導体層の両側面に設けられたゲート絶縁膜と、前記Fin型半導体層の両側面に前記ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極および前記Fin型半導体層の下に設けられた第2導電型のパンチスルーストッパ層と、前記ソース層と前記ドレイン層との間に設けられ前記Fin型半導体層を規定するゲートトレンチとを備え、前記ゲート電極は、前記ゲートトレンチ内に埋め込まれており、前記パンチスルーストッパ層は、前記ゲートトレンチの底部の前記半導体基板に設けられており、前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。半導体基板と、前記半導体基板上に形成された第1導電型のFin型半導体層と、前記Fin型半導体層の長手方向の両端に設けられた第1導電型のソース層および第1導電型のドレイン層と、前記Fin型半導体層の両側面に設けられたゲート絶縁膜と、前記Fin型半導体層の両側面に前記ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極および前記Fin型半導体層の下に設けられた第2導電型のパンチスルーストッパ層とを備え、前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。前記ソース層と前記ドレイン層との間に設けられ前記Fin型半導体層を規定するゲートトレンチをさらに備え、前記ゲート電極は、前記ゲートトレンチ内に埋め込まれており、前記パンチスルーストッパ層は、前記ゲートトレンチの底部の前記半導体基板に設けられていることを特徴とする請求項2に記載の半導体装置。前記ソース層および前記ドレイン層の幅は、前記Fin型半導体層の幅よりも広いことを特徴とする請求項2または請求項3に記載の半導体装置。前記Fin型半導体層の上面は、前記ソース層および前記ドレイン層の上面とほぼ面一であることを特徴とする請求項2から請求項4のいずれかに記載の半導体装置。前記Fin型半導体層の上面の高さは、前記ソース層および前記ドレイン層の上面よりも低く、前記ゲート電極の上面の高さは、前記ソース層および前記ドレイン層の上面とほぼ同じかそれよりも低く、かつ、前記Fin型半導体層の上面よりも高いことを特徴とする請求項2から請求項5のいずれかに記載の半導体装置。前記Fin型半導体層の不純物濃度は、前記ソース層および前記ドレイン層の不純物濃度よりも低いことを特徴とする請求項2から請求項6のいずれかに記載の半導体装置。半導体基板の表面に第1導電型の不純物を導入し、前記半導体基板の表面上にアクティブエリアを被覆する第1のマスクを形成し、前記第1のマスクをマスクとして用いて素子分離領域に分離トレンチを形成し、前記分離トレンチに絶縁材料を充填して素子分離を形成し、前記第1のマスクをエッチングすることによって前記アクティブエリア上に該第1のマスクの一部を残置させ、エッチング後の前記第1のマスクの長手方向の両側に形成されるソース層およびドレイン層を被覆するように第2のマスクを形成し、前記第1および前記第2のマスクをマスクとして用いて前記半導体基板をエッチングしてゲートトレンチを形成することによって、前記第1のマスクの下にFin型半導体層を形成し、並びに、前記第2のマスクの下に前記ソース層および前記ドレイン層を形成し、前記第1および前記第2のマスクをマスクとして用いて前記ゲートトレンチの底部および前記Fin型半導体層の下に第2導電型の不純物を注入してパンチスルーストッパ層を形成し、前記ゲートトレンチの内壁にゲート絶縁膜を形成し、前記ゲートトレンチ内にゲート電極を充填することを具備し、前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。製造プロセスが容易であり、かつ、電流駆動能力の高い半導体装置およびその製造方法を提供することである。本実施形態による半導体装置は、半導体基板を備える。第1導電型のFin型半導体層は、半導体基板上に形成されている。第1導電型のソース層および第1導電型のドレイン層は、Fin型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Fin型半導体層の両側面に設けられている。ゲート電極は、Fin型半導体層の両側面にゲート絶縁膜を介して設けられている。第2導電型のパンチスルーストッパ層は、ゲート電極およびFin型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1Aおよび図1Bは、第1の実施形態に従ったFin型FETFieldEffectTransistorの構成を示す断面斜視図である。図1Bは、Fin型半導体層20を示すために半導体基板10上の構造を省略した図である。Fin型FET以下、単にトランジスタともいうは、半導体基板10と、n型第1導電型のFin型半導体層20と、n型のソース層Sと、n型のドレイン層Dと、ゲート絶縁膜30と、ゲート電極Gと、p型第2導電型のパンチスルーストッパ層50とを備えている。半導体基板10は、p型であり、あるいは、p型ウェルを有する。半導体基板10には、素子分離STIShallowTrenchIsolationが設けられており、その素子分離STI間にアクティブエリアAAが設けられている。アクティブエリアAAの表面には、n型不純物が注入されている。従って、図1Bに示すように、n型不純物は、ソース層S、ドレイン層DおよびFin型半導体層20に同様に導入されている。図1Bに示すFin型半導体層20は、アクティブエリアAAに形成されたゲートトレンチTRg間に挟まれており、ゲートトレンチTRgによって規定されている。Fin型半導体層20は、ソース層Sとドレイン層Dとの間に設けられ半導体基板10上に設けられている。Fin型半導体層20は、本実施形態によるトランジスタのチャネル部として機能する。ソース層Sおよびドレイン層Dは、Fin型半導体層20の長手方向チャネル長方向の両端に設けられており、Fin型半導体層20と一体形成されている。これにより、Fin型半導体層20の機械的強度が補強される。図1Aに示すゲート絶縁膜30は、Fin型半導体層20の両側面を含むゲートトレンチTRgの内面に設けられている。ゲート電極Gは、ゲートトレンチTRg内に埋め込まれており、Fin型半導体層20の両側面にゲート絶縁膜30を介して設設けられている。ゲート電極Gは、Fin型半導体層20の幅方向チャネル幅方向に延伸しており、配線またはコンタクト図示せずと電気的に接続されている。パンチスルーストッパ層50は、ゲートトレンチTRgの底部ゲート電極Gの下およびFin型半導体層20の下に設けられている。パンチスルーストッパ層50のp型不純物の濃度は、ソース層およびドレイン層の下にある半導体基板10あるいはウェルのp型不純物の濃度よりも高い。換言すると、パンチスルーストッパ層50は、ゲート電極GおよびFin型半導体層20の下に局所的に設けられているが、ソース層Sおよびドレイン層Dの下には設けられていない。これにより、パンチスルーストッパ層50は、ソース層Sとドレイン層Dとの間のパンチスルーを抑制することができる。また、パンチスルーストッパ層50はソース層Sおよびドレイン層Dの下には設けられていないので、ドレイン層Dまたはソース層Sと半導体基板10との間の接合容量寄生容量は小さい。本実施形態によるトランジスタは、さらに、ゲート電極G上に設けられたSiNハードマスク60と、層間絶縁膜ILD1、ILD2と、層間絶縁膜ILD1、ILD2内に埋め込まれたコンタクトプラグPLGとを備えている。コンタクトプラグPLGは、層間絶縁膜ILD1、ILD2を貫通してソース層Sまたはドレイン層Dに接続されている。本実施形態によるトランジスタは、ドレイン層Dまたはソース層Sと半導体基板10との間の接合容量が小さいので、パンチスルーストッパ層50がソース層Sおよびドレイン層Dの下に設けられたトランジスタに比較して、スイッチング速度が速い。本実施形態によるトランジスタは、ソース層Sとチャネル部としてのFin型半導体層20との間、および、ドレイン層DとFin型半導体層20との間にpn接合を有しない。即ち、本実施形態によるトランジスタは、ジャンクションレスFin型FETである。また、Fin型半導体層20の側面全体にゲート電極Gが設けられている。従って、ジャンクションレスでありかつFin型半導体層20の全体がチャネル部となるので、バルクコンダクションが実現され、高い電流駆動能力を得ることができる。Fin型半導体層20の幅は、ソース層Sやドレイン層Dと比べて非常に狭いので、短チャネル効果を抑制できる。また、ソース層Sおよびドレイン層Dの幅は、Fin型半導体層20の幅よりも広いので、ソースおよびドレインのコンタクト抵抗を低減することができる。本実施形態において、図1Bに示すように、Fin型半導体層20の上面は、ソース層Sおよびドレイン層Dの上面とほぼ面一である。これにより、後述するように、製造方法が簡単になる。図2~図7は、第1の実施形態によるトランジスタの製造方法を示す断面斜視図である。まず、図2に示すように、半導体基板10の表面にn型不純物を導入し、n型半導体層11を形成する。半導体基板10は、例えば、バルクシリコン基板である。n型不純物は、例えば、燐または砒素である。n型半導体層11の不純物濃度は、例えば、1E20cm-3である。次に、半導体基板10の表面上にアクティブエリアAAを被覆するように第1のマスク13を形成する。第1のマスク13は、例えば、約70nmの厚みを有するシリコン窒化膜を用いて形成される。第1のマスク13をマスクとして用いて、半導体基板10をRIEReactiveIonEtchingでエッチングする。これにより、素子分離領域にSTI用の分離トレンチTRstiを形成する。次に、分離トレンチTRstiに絶縁材料例えば、シリコン酸化膜を充填することによって素子分離STIを形成する。これにより、図3に示す構造が得られる。素子分離STIに囲まれたアクティブエリアAAの幅は、例えば、約40nmである。尚、n型半導体層11は、素子分離STIの形成後に形成してもよい。次に、熱燐酸を用いて第1のマスク13を等方的に約15nmエッチングバックすることによって、図4に示すようにアクティブエリアAAの中心部に第1のマスク13の一部を残置させる。以下、残置された第1のマスク13の一部を、便宜的に、第1のマスク14とする。尚、第1のマスク13のエッチング時にリソグラフィ技術およびRIEを用いても構わない。エッチング後の第1のマスク14の幅チャネル幅方向の幅は、Fin型半導体層20の幅チャネル幅にほぼ等しい。また、第1のマスク14の長さチャネル長方向の長さは、ソース層Sとドレイン層Dとの間の長さチャネル長よりも長い。次に、図5に示すように、第2のマスク15が、第1のマスク14の長手方向の両側にあるソース層Sおよびドレイン層Dの領域を被覆するように形成される。ソース層Sとドレイン層Dとの間の間隔は、例えば、約30nmである。第2のマスク15は、第1のマスク14に対して選択的にエッチング可能な材料で形成されている。第2のマスク15は、例えば、シリコン酸化膜を用いて形成されている。これにより、第1のマスク14を維持したまま、第2のマスク15を加工することができる。尚、第2のマスク15は、完成後、層間絶縁膜ILD1として残置される。次に、図6に示すように、第1および第2のマスク14,15をマスクとして用いて、半導体基板10をRIEでエッチングしてゲートトレンチTRgを形成する。ゲートトレンチTRgの半導体基板10の表面からの深さは、例えば、約200nmであり、その幅は、例えば、約30nmである。これによって、第1のマスク14の下にFin型半導体層20を形成し、並びに、第2のマスク15の下にソース層Sおよびドレイン層Dを形成することができる。このとき、Fin型半導体層20、ソース層Sおよびドレイン層Dは、同一のエッチング工程で同時に形成される。従って、Fin型半導体層20、ソース層Sおよびドレイン層Dは、容易に一体形成され得る。即ち、Fin型半導体層20、ソース層Sおよびドレイン層Dは、同一のn型半導体層で一体形成されるので、Fin型半導体層20の上面は、ソース層Sおよびドレイン層Dの上面と面一になる。Fin型半導体層20の高さは、例えば、約200nmであり、その幅は、約10~15nmである。次に、第1および第2のマスク14、15をそのままマスクとして用いてゲートトレンチTRgの底部およびFin型半導体層20の下にp型不純物を注入する。p型不純物は、例えば、ボロンであり、その濃度は、例えば、約5E13cm-2である。これにより、パンチスルーストッパ層50は、ソース層Sおよびドレイン層Dの下に形成されず、ゲートトレンチTRgの底部およびFin型半導体層20の下に局所的に形成され得る。尚、不純物イオンの一部は、ゲートトレンチTRgの底部からの横反跳および熱拡散によってFin型半導体層20の下にも拡散する。このため、Fin型半導体層20の下にもパンチスルーストッパ層50が形成される。次に、図7に示すように、ゲートトレンチTRgの内壁にゲート絶縁膜30を形成する。ゲート絶縁膜30は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。ゲート絶縁膜30の膜厚は、例えば、約2nmである。次に、ゲート電極Gの材料をゲートトレンチTRg内に充填する。ゲート電極Gの材料は、例えば、タングステンおよびTiNの積層膜等である。そして、ゲート電極Gの材料をエッチングバックし、ゲート電極Gの上面の高さを第2のマスク15の上面よりも例えば、約30nmほど低くする。次に、ハードマスク60の材料を堆積し、CMPChemicalMechanicalPolishingを用いて、第2のマスク15が露出されるまでハードマスク60の材料を研磨する。ハードマスク60の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極Gを保護するハードマスク60が自己整合的に形成される。ハードマスク60は、コンタクトプラグPLGを形成する際に、ゲート電極Gを保護し、ゲート電極Gとソース側コンタクトPLGまたはドレイン側コンタクトPLGとの間の短絡を防止する。その後、層間絶縁膜ILD2を堆積する。ソース層Sおよびドレイン層Dに達するコンタクトホールを層間絶縁膜ILD2に形成し、コンタクトプラグPLGを充填する。さらに、層間絶縁膜および配線等図示せずを形成することによって、本実施形態によるトランジスタが完成する。本実施形態によるトランジスタは、ジャンクションレストランジスタであり、ソース層SとFin型半導体層20との間、および、ドレイン層DとFin型半導体層20との間にPN接合がなく、かつ不純物濃度差が無い。従って、ソース層S、ドレイン層DおよびFin型半導体層20の各不純物濃度は、同一の不純物注入工程で決定され得る。本実施形態によるトランジスタにおいて、ソース層S、ドレイン層DおよびFin型半導体層20は、一体形成されており、それらの上面は面一に形成されている。従って、ソース層S、ドレイン層DおよびFin型半導体層20は、ゲートトレンチTRgの形成工程によって同時に形成され得る。さらに、ゲートトレンチTRgおよびマスク14,15を利用して、ゲートトレンチTRgの底部およびFin型半導体層20の下にパンチスルーストッパ層50を局所的に形成することができる。つまり、ゲートトレンチTRgは、ソース層S、ドレイン層DおよびFin型半導体層20の加工だけでなく、パンチスルーストッパ層50の形成にも利用されている。これにより、電流駆動能力の高く、かつ、スイッチング速度の速いジャンクションレスFin型FETを容易に製造することができる。ソース層S、ドレイン層DおよびFin型半導体層20は、一体形成されているので、幅の狭いFin型半導体層20の機械的強度を維持しながら、トランジスタを製造することができる。ソース層Sおよびドレイン層Dの幅は、Fin型半導体層20の幅よりも広いので、製造が容易になる。本実施形態によるトランジスタは、バルク基板を用いて製造可能であり、かつ、ソースドレイン形成のためにエピタキシャル工程、斜めイオン注入およびプラズマドーピング等の工程を用いる必要がない。従って、製造プロセスが簡単であり、かつ、製造コストが低廉である。第2の実施形態図8は、第2の実施形態に従ったFin型FETの構成を示す断面斜視図である。ゲート電極Gおよびゲート絶縁膜30を省略した断面斜視図は、図1Bと同じであるので、その図示を省略する。第2の実施形態では、ゲート電極Gが、ポリ-メタルゲートGpおよびGmとして構成されている。ポリゲート電極Gpは、例えば、150nmの厚みを有するドープトポリシリコンを用いて形成されている。ポリシリコンゲート電極Gp上に設けられたメタルゲート電極Gmは、例えば、10nmの厚みを有するTiNTi膜と70nmの厚みを有するタングステン膜との積層膜を用いて形成されている。さらに、第2の実施形態によるトランジスタは、メタルゲート電極Gm上に設けられたハードマスク80と、ゲート電極Gの側面に設けられた側壁膜90とをさらに備えている。ハードマスク80および側壁膜90は、例えば、シリコン窒化膜を用いて形成されている。ハードマスク80および側壁膜90は、ソース層Sおよびドレイン層Dに接続されるコンタクトプラグを形成する際に、ゲート電極Gを保護するために設けられている。尚、側壁膜90は、便宜的に、その外縁のみ図示されている。ハードマスク80および側壁膜90を被覆するように層間絶縁膜図示せずが設けられており、層間絶縁膜にコンタクトプラグ図示せずが形成される。第2の実施形態によるトランジスタのその他の構成は、第1の実施形態における対応する構成と同様でよい。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。第2の実施形態によるトランジスタでは、ゲートトレンチTRg内にポリシリコンゲート電極Gpが充填されている。従って、金属をゲートトレンチTRg内に埋め込む必要がなく、ダマシン法を用いる必要がない。つまり、ゲート電極Gの加工時には、リソグラフィ技術およびRIE等のエッチング技術を用いることができる。ただし、ゲート電極Gのリソグラフィ工程において、ゲートトレンチTRgに合わせてフォトマスクをアライメントする必要がある。第2の実施形態によるトランジスタの他の製造工程は、第1の実施形態の対応する製造工程と同様でよい。従って、第2の実施形態による製造方法は、第1の実施形態による製造方法と同様の効果を得ることができる。第3の実施形態図9Aおよび図9Bは、第3の実施形態に従ったFin型FETの構成を示す断面斜視図である。図9Aでは、便宜的に、層間絶縁膜ILD2をその外縁のみで示している。また、図9Bは、Fin型半導体層20を示すために半導体基板10上の構造を省略した図である。第3の実施形態では、Fin型半導体層20の上面が、ソース層Sおよびドレイン層Dの上面よりも低い。ゲート電極Gの上面は、ソース層Sおよびドレイン層Dの上面とほぼ面一かそれよりも低く、かつ、Fin型半導体層20の上面よりも高い。Fin型半導体層20をソース層Sおよびドレイン層Dよりも低くすることによって、ゲート電極Gの高さがソース層Sおよびドレイン層Dの高さ以下であっても、ゲート電極Gは、Fin型半導体層20によって分断されず、ゲートトレンチTRg内において接続され得る。ゲート電極Gの上面がソース層Sおよびドレイン層Dの上面とほぼ面一かそれよりも低いので、コンタクトプラグPLGとゲート電極Gとの間の距離が大きくなる。これにより、コンタクトプラグPLGとゲート電極Gとの間の寄生容量を低減することができる。さらに、コンタクトプラグPLGとゲート電極Gとの間のプロセスマージンを向上させ、それらの間の短絡を抑制することができる。ゲート電極GがゲートトレンチTRg内において接続されている限りにおいて、ゲート電極Gの上面は、ソース層Sおよびドレイン層Dの上面よりも低くてもよい。つまり、ゲート電極Gの上面は、Fin型半導体層20の上面よりも高く、ソース層Sおよびドレイン層Dの上面以下の位置にあればよい。ハードマスク60の上面は、層間絶縁膜ILD1の上面とほぼ面一となっている。これにより、ハードマスク60は、ゲート電極Gを被覆している。第3の実施形態によるトランジスタのその他の構成は、第1の実施形態における対応する構成と同様でよい。従って、第3の実施形態は、第1の実施形態の効果も得ることができる。第3の実施形態によるトランジスタの製造方法を説明する。図2~図5に示す工程を経た後、図6に示すように、ゲートトレンチTRgおよびパンチスルーストッパ層50を形成する。次に、RIEを用いて第1のマスク14を除去し、Fin型半導体層20の上面を露出させる。次に、第2のマスク15をマスクとして用いて、Fin型半導体層20の上部をRIEでエッチングする。これにより、Fin型半導体層20は、ソース層Sおよびドレイン層Dよりも低くなる。例えば、Fin型半導体層20は、ソース層Sおよびドレイン層Dよりも約70nm低い。次に、ゲート絶縁膜30の形成後、ゲートトレンチTRg内にゲート電極Gの材料を充填する。ゲート電極Gの材料は、例えば、10nmの膜厚を有するTiNと150nmの膜厚を有するタングステンとの積層膜である。次に、ゲート電極Gの材料をエッチングバックする。これにより、ゲート電極Gは、ソース層Sおよびドレイン層Dとほぼ同じ高さか、それらよりも低く形成される。例えば、ゲート電極Gの上面は、ソース層Sおよびドレイン層Dの上面よりも約0~30nm低い。次に、ハードマスク60の材料を堆積し、CMPを用いて、第2のマスク15が露出されるまでハードマスク60の材料を研磨する。第2のマスク15およびハードマスク60は、所望の厚みまでさらに研磨してもよい。例えば、第3の実施形態では、第2のマスク15およびハードマスク60は、第2のマスク15が約30nmの厚みになるまで研磨してよい。ハードマスク60の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極Gを保護するハードマスク60が自己整合的に形成される。ハードマスク60は、コンタクトプラグPLGを形成する際に、ゲート電極Gを保護し、ゲート電極Gとソース側コンタクトPLGまたはドレイン側コンタクトPLGとの間の短絡を防止する。その後、第1の実施形態による製造方法と同様に、層間絶縁膜ILD2、コンタクトプラグPLG、層間絶縁膜および配線等図示せずを形成することによって、トランジスタが完成する。第3の実施形態によれば、ゲート電極Gが半導体基板10の表面と同じか、それよりも低い位置に設けられている。従って、コンタクトプラグPLGのプロセスマージンが向上し合わせ余裕などが緩和し、コンタクトプラグPLGの製造が容易になる。第3の実施形態は、さらに、第1の実施形態の効果も得ることができる。第4の実施形態図10は、第4の実施形態に従ったFin型FETの構成を示す断面斜視図である。第4の実施形態では、Fin型半導体層20の不純物濃度が、ソース層Sおよびドレイン層Dの不純物濃度よりも低い。即ち、Fin型半導体層20のn型不純物濃度は、例えば、2E19cm-3~5E19cm-3である。従って、Fin型半導体層20のn型不純物濃度は、ソース層Sおよびドレイン層Dのn型不純物濃度例えば、1E20cm-3よりも低い。これにより、チャネル部の不純物濃度のばらつきRDFを抑制することができる。第4の実施形態によるトランジスタのその他の構成は、第1の実施形態における対応する構成と同様でよい。従って、第4の実施形態は、第1の実施形態の効果も得ることができる。第4の実施形態によるトランジスタの製造方法を説明する。図2~図5に示す工程を経た後、図6に示すように、ゲートトレンチTRgおよびパンチスルーストッパ層50を形成する。次に、Fin型半導体層20にp型の不純物を斜め方向から注入する。これにより、Fin型半導体層20のn型不純物濃度は、ソース層Sおよびドレイン層Dのn型不純物濃度よりも低くなる。その後の製造工程は、第1の実施形態による製造工程と同様でよい。第4の実施形態は、第2の実施形態または第3の実施形態に組み合わせることができる。上記第1から第4の実施形態によるFin型FETは、DRAM、MRAMの周辺回路トランジスタ、並びに、DRAM、MRAMのメモリセルのセルトランジスタに応用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"