第1導電型のドリフト層2を有する半導体基板1と、前記ドリフト層2内における該ドリフト層2の表層部において、一方向を長手方向として形成された第2導電型のコレクタ領域4と、前記ドリフト層2の内における該ドリフト層2の表層部において、前記コレクタ領域4と平行な直線状の部分を有する第2導電型のチャネル層6と、前記チャネル層6内における該チャネル層6の表層部において、該チャネル層6の終端部よりも内側で終端するように形成され、前記コレクタ領域4の長手方向と同方向を長手方向とする直線状の部分を有する第1導電型のエミッタ領域7と、前記チャネル層6の表面のうち、前記エミッタ領域7と前記ドリフト層2との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜10と、前記ゲート絶縁膜10の表面に形成されたゲート電極11と、前記コレクタ領域4と電気的に接続された第1電極12と、前記エミッタ領域7および前記チャネル層6と電気的に接続された第2電極13と、を有したセルが備えられ、負荷への電流供給のオンオフを制御する横型IGBTを有する半導体装置であって、前記エミッタ領域7が分割されることで、前記負荷への電流供給のオンオフを制御する横型IGBTを備えたメインセルと、該メインセルと同じ構造の横型IGBTを電流検出用素子として備えたセンスセルとが構成され、該センスセルの両側に前記メインセルが配置されることで該センスセルが前記メインセルに挟まれた構造とされていることを特徴とする横型IGBTを有する半導体装置。前記チャネル層6内には該チャネル層6よりも高不純物濃度とした第2導電型のボディ層9が備えられており、前記センスセルと前記メインセルとの間において前記ボディ層9が分断されることで、該ボディ層9がジャンクション分離されていることを特徴とする請求項1に記載の横型IGBTを有する半導体装置。前記センスセルは、該センスセルの両側の前記メインセルの中央位置に配置されていることを特徴とする請求項1または2に記載の横型IGBTを有する半導体装置。前記チャネル層6内には該チャネル層6よりも高不純物濃度とした第2導電型のコンタクト層8が備えられ、前記センスセルのうち前記メインセル側の端部および前記メインセルのうち前記センスセル側の端部において、前記コンタクト層8には前記エミッタ領域7側の端部に向けて延設された分離層8aが備えられていることを特徴とする請求項1ないし3のいずれか1つに記載の横型IGBTを有する半導体装置。前記チャネル層6と前記エミッタ領域7の直線状の部分は、前記コレクタ領域4を挟んだ両側に配置され、前記チャネル層6は、前記コレクタ領域4の先端部を囲むコーナー部分を有することで長円形状とされており、前記セルが前記コレクタ領域4の長手方向と垂直な方向に複数個並べられて配置され、最も外側の直線状の前記エミッタ領域7が分割されることで、前記センスセルが構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の横型IGBTを有する半導体装置。前記センスセルにおける前記エミッタ領域7に接続される前記第2電極13に電気的に接続されるセンス抵抗Rsを有し、前記半導体基板1の表面に形成される層間絶縁膜を介して1層目に形成される1層目配線にて構成されたセンス配線15bが前記第2電極13に直接電気的に接続されていると共に前記センス抵抗Rsとも直接電気的に接続されていることを特徴とする請求項1ないし5のいずれか1つに記載の横型IGBTを有する半導体装置。前記センス配線15bは、前記コレクタ領域4とは反対側に引き出されることで、前記コレクタ領域4に接続された前記第1電極12に電気的に接続される共通配線16と重ならない構造とされていることを特徴とする請求項6に記載の横型IGBTを有する半導体装置。前記センスセルの両側に配置された前記メインセルにおける前記エミッタ領域7に接続される前記第2電極13に電気的に接続されるメイン配線15aを有し、前記センス抵抗Rsは、前記センス配線15bと前記メイン配線15aとの間に接続されることで、前記センスセルの両側に配置された前記メインセルの前記第2電極13の電位を基準電位としていることを特徴とする請求項6または7に記載の横型IGBTを有する半導体装置。前記センス抵抗Rsは、前記センスセルにおける前記センス配線15bと、前記センスセルの両側に配置された前記メインセルそれぞれの前記メイン配線15aの間の双方に備えられていることを特徴とする請求項8に記載の横型IGBTを有する半導体装置。前記半導体基板は、支持基板1aの上に埋込酸化膜1bを介して活性層1cを備えたSOI基板1であり、前記活性層1cに前記横型IGBTが形成されていることを特徴とする請求項1ないし9のいずれか1つに記載の横型IGBTを有する半導体装置。しかしながら、上記従来公報に示される半導体集積回路では、電流検出部を半導体チップのうちメインセルから離れた端部に配置していることから、電流検出部に流れる電流密度とメインセルのエミッタに流れる電流密度が大きく異なり、ミラー比がメインセルのIGBTのエミッタの長さ比と大きく異なってくる。すなわち、横型IGBTでは、導電率変調の影響により、MOSFET等と比べて配置場所による電流密度の差が大きく出やすいため、このような現象が発生する。このため、正確にメインセルのエミッタに流れる電流を検出することができない。また、電流密度によって電流検出部に流れる電流の比率が変わるため、電流検出部で検出される電流センス電流とメインセルのエミッタに流れる電流とが比例しなくなり、電流検出の直線性が悪くなる。また、例えば図8に示すメインセル100とセンスセル101を有する回路構成に上記従来公報に示される半導体集積回路の構成を適用しようとした場合において、電流検出部に流れる電流値を検出するための出力電圧形成用のセンス抵抗Rsの両端電圧を大きくしようとセンス抵抗Rsの抵抗値を大きくすると、センスセル101のエミッタ電位が上昇する。このため、エミッタ電極に対して電気的に接続されるp型ボディ層の電位が上昇することになり、p型ボディ層とn型ドリフト層との間に形成されるPN接合が順バイアスされ、出力が不安定になる。このため、センス抵抗Rsの両端電圧、つまり出力電圧の最大電圧を0.3V程度に抑える必要がある。そして、コレクタに高い電圧例えば、200~600Vが印加される場合には、この高い電圧とのカップリングにより、出力電圧が影響を受け、正しい電圧を出力することができなくなる。本発明は上記点に鑑みて、正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられ、高い電圧が用いられる場合でもその影響を受け難い横型IGBTを備えた半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型のドリフト層2を有する半導体基板1に備えた第1導電型のドリフト層2の表層部において、一方向を長手方向として形成された第2導電型のコレクタ領域4と、ドリフト層2の内における該ドリフト層2の表層部において、コレクタ領域4と平行な直線状の部分を有する第2導電型のチャネル層6と、チャネル層6内における該チャネル層6の表層部において、該チャネル層6の終端部よりも内側で終端するように形成され、コレクタ領域4の長手方向と同方向を長手方向とする直線状の部分を有する第1導電型のエミッタ領域7とを備え、チャネル層6の表面のうち、エミッタ領域7とドリフト層2との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜10を備えていると共に、ゲート絶縁膜10の表面に形成されたゲート電極11を備え、コレクタ領域4と電気的に接続された第1電極12と、エミッタ領域7およびチャネル層6と電気的に接続された第2電極13との間に流す電流を制御することで、負荷への電流供給のオンオフを制御する横型IGBTを有する半導体装置において、エミッタ領域7を分割することで、負荷への電流供給のオンオフを制御する横型IGBTを備えたメインセルと、該メインセルと同じ構造の横型IGBTを電流検出用素子として備えたセンスセルとを構成し、該センスセルの両側にメインセルが配置されることで該センスセルがメインセルに挟まれた構造とすることを特徴としている。このように、センスセルの両側にメインセルが配置されるようにし、センスセルのエミッタ領域7がメインセルのエミッタ領域7に挟まれた構造となるようにしている。このため、メインセルのエミッタ領域7に流れる電流密度とセンスセルのエミッタ領域7に流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタ領域7の長手方向における長さの比に近くなる。また、センスセルのエミッタ領域7に流れる電流密度とセンスセルのエミッタ領域7に流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。したがって、センスセルによって正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられる半導体装置とすることが可能となる。また、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。請求項2に記載の発明では、チャネル層6内には該チャネル層6よりも高不純物濃度とした第2導電型のボディ層9が備えられており、センスセルとメインセルとの間においてボディ層9が分断されることで、該ボディ層9がジャンクション分離されていることを特徴としている。このように、ボディ層9をジャンクション分離することで、ボディ層9を通じてのリークを防止することができる。請求項3に記載の発明では、センスセルは、該センスセルの両側のメインセルの中央位置に配置されていることを特徴としている。このように、センスセルがメインセルのエミッタ領域7を構成する直線部のほぼ中央部に配置されるようにしている。このような配置にすることで、センスセルに流れ込むキャリア量がメインセルの平均的なキャリア濃度を反映した値となり、ミラー比をセル長さ比に近づけることができ、さらに電流値によるミラー比の変動を抑制することが可能となる。請求項4に記載の発明では、チャネル層6内には該チャネル層6よりも高不純物濃度とした第2導電型のコンタクト層8が備えられ、センスセルのうちメインセル側の端部およびメインセルのうちセンスセル側の端部において、コンタクト層8にはエミッタ領域7側の端部に向けて延設された分離層8aが備えられていることを特徴としている。このように、分離層8aを備えることで、メインセル側およびセンスセル側それぞれにおいて、エミッタ領域7とボディ層9およびドリフト層2によって構成される寄生トランジスタが動作することを防止できる。請求項5に記載の発明では、チャネル層6とエミッタ領域7の直線状の部分は、コレクタ領域4を挟んだ両側に配置され、チャネル層6は、コレクタ領域4の先端部を囲むコーナー部分を有することで長円形状とされており、セルがコレクタ領域4の長手方向と垂直な方向に複数個並べられて配置され、最も外側の直線状のエミッタ領域7が分割されることで、センスセルが構成されていることを特徴としている。このように、チャネル層6を長円形状のレイアウトとしたセルを複数個並べて配置した構造とすることができる。この場合、例えば、最も外側の直線状のエミッタ領域7を分割することでセンスセルを構成することができる。このようにすれば、例えば、請求項6に記載したように、センスセルにおけるエミッタ領域7に接続される第2電極13に電気的に接続されるセンス抵抗Rsを備える場合において、半導体基板1の表面に形成される層間絶縁膜を介して1層目に形成される1層目配線にて構成されたセンス配線15bが第2電極13に直接電気的に接続され、センス抵抗Rsとも直接電気的に接続された構造とすることができる。このような構造とすれば、センス抵抗Rsの基準電位を安定して得ることが可能となるため、より電流検出精度を向上させることが可能となる。また、請求項7に記載したように、センス配線15bをコレクタ領域4とは反対側に引き出すことで、コレクタ領域4に接続された第1電極12に電気的に接続される共通配線16と重ならない構造とすることもできる。このような構造によれば、共通配線16とメイン配線15aおよびセンス配線15bが重ならないような配線レイアウトにできる。このため、高い電位差が生じる第1電極12側からの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。また、ビアホールなどを通じて多層の配線を経由して外部に電流を取り出す構造と比較して、最短経路を通じて外部への電流取り出しが行えるため、ノイズの影響を軽減することができ、より高い電流検出精度を確保することが可能となる。請求項8に記載の発明では、センスセルの両側に配置されたメインセルにおけるエミッタ領域7に接続される第2電極13に電気的に接続されるメイン配線15aを有し、センス抵抗Rsは、センス配線15bとメイン配線15aとの間に接続されることで、センスセルの両側に配置されたメインセルの第2電極13の電位を基準電位としていることを特徴としている。このように、センスセルの両側に配置されたメインセルのメイン配線15aにセンス抵抗Rsが接続されるようにすることで、最も近くのメイン配線15aにセンス抵抗Rsを接続することができると共に、基準電位を安定して得ることが可能となる。したがって、より電流検出精度を向上させることが可能となる。請求項9に記載の発明では、センス抵抗Rsは、センスセルにおけるセンス配線15bと、センスセルの両側に配置されたメインセルそれぞれのメイン配線15aの間の双方に備えられていることを特徴としている。このように、センス配線15bの両側に位置するメイン配線15aとセンス配線15bとの間において、センス抵抗Rsが配置されるようにすれば、センス抵抗Rsをセンスセルの配線の両側に等しい抵抗値で配置することができる。このため、センスセルの両側において、メインセルの動作が均一になり、よりセンスセルでの電流検出精度を向上させることが可能となる。このような半導体装置は、例えば、請求項10に記載したように、半導体基板として、支持基板1aの上に埋込酸化膜1bを介して活性層1cを備えたSOI基板1を用い、活性層1cに横型IGBTを形成する場合に適用することができる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。本実施形態では、nチャネルタイプの横型IGBTが備えられた半導体装置に適用した場合について説明する。図1-a、bは、本実施形態にかかる横型IGBTの断面構成を示した図である。また、図2は、図1-a、bに示す横型IGBTの上面レイアウト図である。図1-aは、図2におけるA-A’線上の断面、図1-bは、図2におけるB-B’断面に相当している。なお、図2は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型IGBTの構造について説明する。図1-a、bに示すように、本実施形態では、SOI基板1を用いて横型IGBTを形成しており、負荷図示せずへの電流供給のオンオフを行うための横型IGBTが形成されたメインセルに加えて、メインセルと同じ構造の横型IGBTを電流検出用素子として備えたセンスセルも形成している。SOI基板1は、シリコンなどによって構成された支持基板1a上に、埋込酸化膜ボックス1bを介してシリコンからなる活性層1cを形成することにより構成されている。本実施形態では、活性層1cがn型ドリフト層2として機能しており、このn型ドリフト層2の表層部に、メインセルおよびセンスセルにおける横型IGBTを構成する各部が形成されている。SOI基板1における埋込酸化膜1bの厚みや活性層1cn型ドリフト層2の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜1bの厚みは4μm以上であることが望ましく、特に、耐圧が安定して600V以上確保できるようにするためには厚みを5μm以上にするのが好ましい。また、活性層1cについては、耐圧が安定して600V以上確保できるようにするためには、厚さ15μm以下のときにはn型不純物濃度が1×1014~1.2×1015cm3、厚さ20μmのときにはn型不純物濃度が1×1014~8×1014cm3とすると好ましい。n型ドリフト層2の表面には、LOCOS酸化膜3が形成されており、LOCOS酸化膜3によって横型IGBTを構成する各部が分離されている。そして、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、一方向を長手方向とするp型コレクタ領域4が形成されている。このp型コレクタ領域4の周囲はn型ドリフト層2よりも高不純物濃度とされたn型バッファ層5にて囲まれている。また、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、p型コレクタ領域4と平行に直線状のチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9が形成されている。チャネルpウェル層6は、表面にチャネル領域を形成するための部分であり、例えば厚みが2μm以下、幅が6μm以下とされている。このチャネルpウェル層6は、図2に示すように、p型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向として形成されている。また、n型エミッタ領域7は、チャネルpウェル層6の表層部において、チャネルpウェル層6の終端位置よりも内側で終端するように形成されており、p型コレクタ領域4の長手方向と同方向を長手方向として形成されている。本実施形態では、n型エミッタ領域7がp型コンタクト層8およびp型ボディ層9を挟んだ両側に一本ずつ配置してある。p型コンタクト層8は、チャネルpウェル層6をエミッタ電位に固定するためのものであり、チャネルpウェル層6よりも高不純物濃度とされている。このp型コンタクト層8も、図2に示すようにp型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向として形成されている。p型ボディ層9は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層9も、p型コレクタ領域4および後述するコレクタ電極12と同方向を長手方向として形成されている。このp型ボディ層9により、n型エミッタ領域7とチャネルpウェル層6およびn型ドリフト層2にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。このように構成されたチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9を1組として、図1-a、bおよび図2に示すように、これら各部が2組、p型コレクタ領域4の長手方向に対する垂直方向に並べて配置されている。そして、図1-bおよび図2に示すように、これら各部が中央位置において2箇所分断されることで3つの領域に分割され、その中央部をセンスセルとし、センスセルの両側にメインセルが配置されるようにしている。つまり、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。そして、センスセルとメインセルとの間において、p型ボディ層9も分断されるようにしており、センスセルとメインセルそれぞれのp型ボディ層9の間がジャンクション分離されるようにしている。これにより、p型ボディ層9を通じてのリークを防止することができる。さらに、分断されたn型エミッタ領域7の間、つまりセンスセルのうちメインセル側およびメインセルのうちセンスセル側において、p型コンタクト層8の端部からn型エミッタ領域7の端部に向けて、p型コンタクト層8の長手方向と垂直方向に延設されたp型分離層8aを備えてある。このp型分離層8aを備えることで、メインセル側およびセンスセル側それぞれにおいて、n型エミッタ領域7とp型ボディ層9およびnー型ドリフト層2によって構成される寄生トランジスタが動作することを防止できるようにしている。また、チャネルpウェル層6の表面には、ゲート絶縁膜10を介してドープトPoly-Siなどで構成されたゲート電極11が配置されている。このゲート電極11に対してゲート電圧を印加することで、チャネルpウェル層6の表面部にチャネル領域が形成されるようになっている。また、p型コレクタ領域4の表面には、p型コレクタ領域4に対して電気的に接続されたコレクタ電極12が形成されていると共に、n型エミッタ領域7およびp型コンタクト層8の表面には、これらn型エミッタ領域7およびp型コンタクト層8に対して電気的に接続されたエミッタ電極13が形成されている。そして、本実施形態では、pウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9の組を隣接させて2組備えた構造としていることから、エミッタ電極13も2つ並んで形成されており、隣り合う組のエミッタ電極13同士が電気的に接続されている。さらに、図1-a、b中には図示していないが、図2に示すように、メインセルのエミッタ電極13が電気的に接続されるメインエミッタ配線メイン配線15aとセンスセルのエミッタ電極13が電気的に接続されるセンスエミッタ配線センス配線15bが共にコレクタと反対側に引き出されており、メインエミッタ配線15aに関してはさらにn型エミッタ領域7の長手方向と同方向にも延設されている。また、コレクタ電極12に電気的に接続されるコレクタ配線共通配線16に関しては、コレクタ電極12の長手方向と同方向に延設されている。これらメインエミッタ配線15aやセンスエミッタ配線15bおよびコレクタ配線16は、図示しない層間絶縁膜を介して形成される1stAl配線などの1層目の配線によって構成されている。このような構成とすることで、コレクタ配線16とメインエミッタ配線15aおよびセンスエミッタ配線15bが重ならないような配線レイアウトにできる。このため、高い電位差が生じるコレクタからの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。以上のような構造により、本実施形態にかかる横型IGBTが構成されている。このように構成される横型IGBTでは、ゲート電極11に対して所望のゲート電圧を印加すると、n型エミッタ領域7とn型ドリフト層2の間に挟まれたゲート電極11の下方に位置するチャネルpウェル層6の表層部にチャネル領域が形成され、エミッタ電極13およびn型エミッタ領域7からチャネル領域を通じてn型ドリフト層2内に電子が流れ込む。これに伴って、コレクタ電極12およびp型コレクタ領域4を通じてn型ドリフト層2内にホールが流れ込み、n型ドリフト層2内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというIGBT動作を行う。そして、本実施形態では、センスセルの両側にメインセルが配置されるようにし、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。このため、メインセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。また、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。したがって、センスセルによって正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられる半導体装置とすることが可能となる。また、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して横型IGBTの構成、具体的には横型IGBTの上面レイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図3は、本実施形態にかかる横型IGBTの断面図である。図4は、本実施形態にかかる横型IGBTの上面レイアウト図であり、図5は、本実施形態にかかる横型IGBTの配線レイアウト図である。なお、図3は、図4のC-C’断面に相当している。また、図5は、配線レイアウトを見易くするために、横型IGBTを構成する各部を省略し、チャネルpウェル6とセンスセルのみを模式的に図示してある。図3および図4に示すように、本実施形態でも、一方向を長手方向としてp型コレクタ領域4を形成すると共に、このp型コレクタ領域4の周囲を囲むようにn型バッファ層5を形成している。そして、本実施形態では、これらp型コレクタ領域およびn型バッファ層5を中心として、チャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9を形成している。具体的には、チャネルpウェル層6は、図4に示すように、p型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に配置されている。n型エミッタ領域7は、チャネルpウェル層6の表層部において、p型コレクタ領域4の長手方向と同方向を長手方向として形成されている。このn型エミッタ領域7は、図4に示したようにp型コレクタ領域4のコーナー部、つまり一方向を長手方向としたp型コレクタ領域4の両端には形成されておらず、p型コレクタ領域4と平行に配置された直線状のレイアウトとされている。本実施形態では、n型エミッタ領域7がp型コンタクト層8およびp型ボディ層9を挟んだ両側に一本ずつ配置してある。p型コンタクト層8は、図4に示すようにp型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に配置されている。p型ボディ層9も、p型コレクタ領域4を中心として、p型コレクタ領域4の周囲を1周囲むように同心状に配置されている。このように、図3および図4に示されるように、これらチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9は、各セル毎に、p型コレクタ領域4を挟んだ両側に配置されている。このため、隣り合うセル間では、図4に示したように、チャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9の組が2組並んだ状態となっている。そして、このようなレイアウトに対応して、ゲート電極11やコレクタ電極12およびエミッタ電極13が所望部位に電気的に接続されるようにレイアウトされている。さらに、本実施形態では、コレクタ-ゲート間に形成されたLOCOS酸化膜3の表面に、ドープトPoly-Siが延設されたフィールドプレートを構成する抵抗層14を形成してあり、コレクタ-ゲート間の電位勾配の偏りがなくなるようにしている。具体的には、抵抗層14は、図4に示すように、コレクタ電極12を中心として渦巻状に巻回された構造とされ、図3に示すように、その一端がコレクタ電極12に電気的に接続されていると共に、他端がゲート電極11に接続されている。このため、抵抗層14は、コレクタ電極12に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層14の電位がコレクタ電極12からの距離に応じた電位勾配となり、LOCOS酸化膜3を介して抵抗層14の下方に位置しているn型ドリフト層2中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。このような構造により長円形状にレイアウトされた横型IGBTが構成されており、この長円形状にレイアウトされた横型IGBTによって、メインセルおよびセンスセルを構成している。具体的には、複数の長円形状のレイアウト構造の横型IGBTによってメインセルを構成しつつ、p型コレクタ領域4の長手方向に対して垂直な方向に複数個並べては位置し、そのうちの最も外側のエミッタの直線部を用いてセンスセルが構成されるようにしている。そして、これらメインセルおよびセンスセルの双方をトレンチ分離構造1dによって囲むことで、同じトレンチ島内にメインセルおよびセンスセルが配置されるようにしている。以上のような構造により、本実施形態にかかる横型IGBTを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型IGBTでは、センスセルの両側にメインセルが配置され、センスセルのエミッタがメインセルのエミッタに挟まれた構造となる。そして、このような構造において、図5に示すように、センスセルの両側に位置するメインセルのエミッタ電極13が電気的に接続されるメインエミッタ配線15aとセンスセルのエミッタ電極13が電気的に接続されるセンスエミッタ配線15bが、共に、コレクタと反対側に引き出されるようにしている。また、コレクタ電極12に電気的に接続されるコレクタ配線16に関しては、コレクタ電極12の長手方向と同方向に延設されたのち、各セルのコレクタ配線16が共通化されてまとめられるようにしている。このような構造によれば、第1実施形態と同様に、コレクタ配線16とメインエミッタ配線15aおよびセンスエミッタ配線15bが重ならないような配線レイアウトにできる。このため、高い電位差が生じるコレクタからの電位変動によるカップリング電流の影響を低減でき、センスセルでの高い電流検出精度を確保することが可能となる。また、本実施形態の構造によれば、ビアホールなどを通じて多層の配線を経由して外部に電流を取り出す構造と比較して、最短経路を通じて外部への電流取り出しが行えるため、ノイズの影響を軽減することができ、より高い電流検出精度を確保することが可能となる。また、図5に示すように、センスエミッタ配線15bと当該センスエミッタ配線15bに隣接しているメインエミッタ配線15aとの間にセンス抵抗Rsが配置されるようにしている。すなわち、図8に示したように、センス抵抗Rsの両端電圧を検出することによりメインセルのエミッタに流れる電流を検出することになるが、センス抵抗Rsの一端はセンスセルのエミッタに接続され、他端はメインセルのエミッタに接続されることで基準電位が取られる形態とされる。このため、センスエミッタ配線15bとメインエミッタ配線15aとの間にセンス抵抗Rsが配置されるようにすることで、センス抵抗Rsの基準電位が得られるようにしている。これにより、最も近くのメインエミッタ配線15aにセンス抵抗Rsを接続することができる。そして、センス抵抗Rsを直接1層目配線で構成されるメインエミッタ配線15aに接続することができ、基準電位を安定して得ることが可能となる。したがって、より電流検出精度を向上させることが可能となる。なお、センス抵抗Rsは、横型IGBTが形成されたトレンチ島とは絶縁分離された位置に形成された拡散抵抗の他、層間絶縁膜上に形成したPoly-Si抵抗や薄膜抵抗等、どのような構造の抵抗によって構成されていても良い。また、本実施形態では、フィールドプレートを構成する抵抗層14を備えているため、耐圧確保が可能となるが、その反面、スイッチング時に抵抗層14も電位変化するのでノイズ発生源となり得る。しかしながら、センスエミッタ配線15bをコレクタと反対側に引き出しているため、センスエミッタ配線15bが抵抗層14と重なることも防止され、抵抗層14がノイズ発生源となってもそれによる電流検出精度の悪化を抑制することが可能となる。さらに、本実施形態では、センスセルがメインセルのエミッタを構成する直線部のほぼ中央部に配置されるようにしている。このような配置にすることで、センスセルに流れ込むホール量がメインセルの平均的なホール濃度を反映した値となり、ミラー比をセル長さ比に近づけることができるため、さらに電流値によるミラー比の変動を抑制することが可能となる。なお、本実施形態では、長円形状のレイアウト構造のセルを二つのみ備えた横型IGBTを例に挙げたが、それ以上の数であっても構わない。その場合であっても、複数の長円形状のレイアウト構造の横型IGBTによってメインセルを構成しつつ、そのうちの最も外側のエミッタの直線部を用いてセンスセルが構成されるようにすることで、上記と同様の効果を得ることができる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してセンス抵抗Rsの接続形態の具体的な構造を示したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図6は、本実施形態にかかる横型IGBTの上面レイアウト図である。この図に示すように、本実施形態では、センスエミッタ配線15bとその両側に隣接しているメインエミッタ配線15aとの間の双方にセンス抵抗Rsが配置されるようにしている。このように、センスエミッタ配線15bの両側に位置するメインエミッタ配線15aとセンスエミッタ配線15bとの間において、センス抵抗Rsが配置されるようにすれば、センス抵抗Rsをセンスセルの配線の両側に等しい抵抗値で配置することができる。このため、センスセルの両側において、メインセルの動作が均一になり、よりセンスセルでの電流検出精度を向上させることが可能となる。なお、ここでは第1実施形態に対してセンス抵抗Rsの具体的な構造を示したが、第2実施形態のように各セルが長円形状の上面レイアウトとされる場合においても、同様の構造を適用することにより、上記と同様の効果を得ることができる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第1~第3実施形態で説明した横型IGBTを備えた半導体装置を、インバータ回路を構成する半導体装置に適用した場合について説明する。なお、ここでは第2実施形態に示した横型IGBTの上面レイアウトが適用された場合を例に挙げて説明するが、第1、第3実施形態の上面レイアウトであっても構わない。図7は、本実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。この図に示すインバータ回路は、バッテリなどの主電源から印加される高電圧例えば288Vに基づいて三相モータを駆動するものであり、半導体装置は、インバータ回路の基本構成を集積回路として1チップ化したインバータドライバICを構成する。具体的には、半導体装置外部に備えられた制御マイコン図示せずによって三相モータの駆動が制御され、モータ駆動時に制御マイコンが三相モータの各相に順番に交流電流が供給されるようにインバータ回路を制御することで三相モータを駆動する。半導体装置は、直列接続した上下アーム20a~20fが三相分並列接続たインバータ出力回路20と、三相分の上下アーム20a~20f、つまり6個分のアーム20a~20fを制御するための回路など、各種回路が備えられた制御回路部21が備えられた構成とされている。図7に示すように、三相分の上アーム20a、20c、20eと三相分の下アーム20b、20d、20fは、紙面左右方向において交互にレイアウトされている。本実施形態では図2の紙面左から順に下アーム20b、上アーム20a、上アーム20c、下アーム20d、下アーム20f、上アーム20eの順に交互に配置されている。また、これら各上下アーム20a~20fに対応して各種回路が備えられることで制御回路部21が構成されている。そして、各アーム20a~20fに備えられる横型IGBT22a~22fとフリーホイールダイオード以下、FWDという23a~23fおよび制御回路部21がそれぞれトレンチ分離構造1dによって絶縁分離された構造とされている。このような構造において、長円形状の上面レイアウトとされた横型IGBT22a~22fのセルが一方向紙面上下方向に複数個並べて配置され、そのうち最も制御回路部21側のセルにおける外周側にセンスセル24a~24fを配置するようにしている。そして、図示していないが、センスセル24a~24fにおけるセンスエミッタ配線がメインセルにおけるメインエミッタ配線およびFWD23a~23fのアノード配線やカソード配線と重ならないように配置してある。このように、インバータ回路を構成した半導体装置についても、横型IGBTの電流検出のためのセンスセルについて、第1~第3実施形態と同様の構造を適用することができる。そして、このような構造において、複数個並べて配置された横型IGBT22a~22fのセルのうち最も制御回路部21側のセルにおける外周側にセンスセル24a~24fを配置している。このため、センスセル24a~24fにおけるセンスエミッタ配線がメインセルにおけるメインエミッタ配線およびFWD23a~23fのアノード配線やカソード配線、つまり横型IGBT22a~22fやFWD23a~23fの高電位配線と重ならない配置にできる。したがって、センスセルからの検出電圧センス抵抗Rsの出力電圧が例えば300mV以下という低い電圧であっても、横型IGBT22a~22fやFWD23a~23fの高電位例えば最大300V程度との干渉によって、検出電圧が変動することを防止することが可能となる。また、このような構成とすることで、FWD23a~23fに発生するリカバリ電流の影響を軽減できると共に、制御回路部21に接続される配線長を最短にできることから、より横型IGBT22a~22fの発生するノイズの影響を軽減できる。他の実施形態上記各実施形態では、横型IGBTを備えた半導体装置の構成の一例を挙げて説明したが、適宜設計変更可能である。例えば、上記各実施形態では、横型IGBTをSOI基板1に形成する場合について説明したが、SOI構造ではない単なるシリコン基板などの半導体基板に形成しても良い。また、横型IGBTの構造を変更しても良い。例えば、第2実施形態では、抵抗層14を形成することで、より電位勾配が均等になるようにしたが、抵抗層14を形成しなくても良い。また、抵抗層14の他端をゲート電極11に接続しているが、エミッタ電極13に接続した構造としても構わない。さらに、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの横型IGBTを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの横型IGBTに対しても本発明を適用することができる。すなわち、ドリフト層をn型ドリフト層2で構成すると共にチャネル層をチャネルpウェル層6で構成し、コレクタ領域をp型コレクタ領域4、エミッタ領域をn型エミッタ領域7で構成したnチャネルタイプの横型IGBTを例に挙げたが、これらの導電型を反転させることで、pチャネルタイプの横型IGBTとすることができる。