"全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をPWM変調可能に構成されてなるPWM変調器と、前記PWM変調器の出力信号を低インピーダンスで出力するD級ドライバとを具備し、前記D級ドライバの出力が、第1及び第2のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記PWM変調器は第1の電源電圧により動作し、前記D級ドライバは前記第1の電源電圧を昇圧して得られた第2の電源電圧で動作するよう構成されてなるD級増幅回路であって、出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなることを特徴とするD級増幅回路。出力オフセット電圧キャンセル回路は、全差動オペアンプの出力オフセット電圧の極性を判定する比較器と、前記比較器の出力をデコードして前記出力オフセット電圧に応じた論理信号を生成するデコーダと、前記デコーダの論理信号をラッチするラッチ回路と、第1の可変電流源と、第2の可変電流源とを有し、前記第1の可変電流源は、一端がグランドに他端が全差動オペアンプの反転入力端子に接続された抵抗器の前記全差動オペアンプの反転入力端子との接続点に接続され、前記第2の可変電流源は、一端がグランドに他端が全差動オペアンプの非反転入力端子に接続された抵抗器の前記全差動オペアンプの非反転入力端子との接続点に接続され、前記第1及び第2の可変電流源は、前記ラッチ回路にラッチされた論理信号に応じて、いずれか一方が動作せしめられ、前記前記第1及び第2の可変電流源は、動作開始と共に出力電流が漸増する一方、出力オフセット電圧キャンセル期間終了時から漸減するよう構成されてなることを特徴とする請求項1記載のD級増幅回路。全差動オペアンプには、スイッチ回路により、出力オフセット電圧キャンセル期間には、第2の電源電圧を基に生成された第2のバイアス電圧がコモンモードフィードバック電圧として印加せしめられる一方、出力オフセット電圧キャンセル期間終了後の通常動作期間には、第1の電源電圧を基に生成された第1のバイアス電圧がコモンモードフィードバック電圧として印加せしめられ、PWM変調器は、前記通常動作期間において、音声信号無入力時の出力信号の平均値が前記第2のバイアス電圧に等しくなるよう構成されてなることを特徴とする請求項2記載のD級増幅回路。しかしながら、上述の従来回路にあっては、全差動オペアンプA601が有するオフセット電圧VOFFSTOP、及び、抵抗器R601P、R601N、R603P、R603N間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルすることはできるが、全差動オペアンプA601の帰還抵抗器となる抵抗器R602P、R602N間の抵抗値の相対ばらつきに起因するオフセット電圧をキャンセルできないという問題がある。以下、かかる問題について説明する。まず、図13において、抵抗器R904を介してキャパシタC902が、全差動オペアンプA601の非反転入力端子に接続されたノードV601と接続されたと仮定する。このとき、出力オフセット電圧キャンセル期間における積分信号V601P、V601Nについて、キルヒホッフの電流則を解くと、電圧V601P、V601Nは、下記する式6、式7で表される。V601P=VINP/R601P/{1/R601P1/R603P}式6V601N={V905/R904VINN/R601N}/{1/R601N1/R603N1/R904}式7また、全差動オペアンプA601の入力端子において、下記する式8が成立した際に、オフセット電圧がキャンセルされる。VOFFSTOP=V601P-V601N式8式6、式7、式8より、出力オフセット電圧キャンセル回路909により発生される電圧V905を用いることで、下記する式9が成立する。VOFFSTOP=VINP/R601P/{1/R601P1/R603P}-{V905/R904VINN/R601N}/{1/R601N1/R603N1/R604}式9この式9より、従来の出力オフセット電圧キャンセル回路909は、全差動オペアンプA601が有するオフセット電圧VOFFSTOP、抵抗器R601P、R601N、R603P、R603Nの抵抗値の相対ばらつきに起因する出力オフセット電圧をキャンセルする回路であることが解る。しかし、先の式4より、抵抗器R602P、R602Nの抵抗値の相対ばらつきに対してオフセット電圧がキャンセルされていないことが解る。本発明は、上記実状に鑑みてなされたもので、PWM変調器に用いられる全差動オペアンプが有するオフセット電圧に起因する出力オフセット電圧のキャンセルを可能とする共に、全差動オペアンプの入力端子に接続される信号入力用の抵抗器、及び、出力電圧の全差動オペアンプの入力端子への帰還に用いられる抵抗器の抵抗値の相対ばらつきに起因する出力オフセット電圧のキャンセルを可能としたD級増幅回路を提供するものである。上記本発明の目的を達成するため、本発明に係るD級増幅回路は、全差動オペアンプを用いてなる積分回路を有し、前記積分回路の出力を三角波信号と比較し前記積分回路へ入力された音声入力信号をPWM変調可能に構成されてなるPWM変調器と、前記PWM変調器の出力信号を低インピーダンスで出力するD級ドライバとを具備し、前記D級ドライバの出力が、第1及び第2のフィードバック抵抗器を介して前記全差動オペアンプの入力段にフィードバックされるよう構成されると共に、前記PWM変調器は第1の電源電圧により動作し、前記D級ドライバは前記第1の電源電圧を昇圧して得られた第2の電源電圧で動作するよう構成されてなるD級増幅回路であって、出力オフセット電圧をキャンセルする出力オフセット電圧キャンセル回路と、回路接続を切り替えるスイッチ回路と、前記スイッチ回路の動作を制御するコントロールロジック回路とを具備し、前記出力オフセット電圧キャンセル回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧の極性に応じて前記出力オフセット電圧を零に漸近せしめるべく電圧を前記全差動オペアンプの入力段に印加可能に構成され、前記コントロールロジック回路は、回路起動時から前記全差動オペアンプの出力オフセット電圧が零となるまでの出力オフセット電圧キャンセル期間、前記スイッチ回路に、第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と正出力端子との間に、第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と負出力端子との間に、それぞれ接続せしめる一方、前記出力オフセット電圧キャンセル期間終了後の通常動作期間において、前記第1のフィードバック用抵抗器を前記全差動オペアンプの反転入力端子と前記D級ドライバの出力段との間に、前記第2のフィードバック用抵抗器を前記全差動オペアンプの非反転入力端子と前記D級ドライバの出力段との間に、それぞれ接続せしめるよう構成されてなるものである。本発明によれば、出力オフセット電圧キャンセル期間において、全差動オペアンプの入力側に全差動オペアンプの出力を零とできるよう電圧を発生させるよう構成することにより、全差動オペアンプが有するオフセット電圧及び抵抗器の相対ばらつきに起因する出力オフセット電圧を確実にキャンセルすることができ、従来に比してより信頼性の高いD級増幅回路を提供することができるという効果を奏するものである。以下、本発明の実施の形態について、図1乃至図3を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態におけるD級増幅回路の回路構成について、図1を参照しつつ説明する。本発明の実施の形態におけるD級増幅回路101は、PWM変調器102と、D級出力ドライバブロック103と、第1及び第2のレベルシフタ図1においては、それぞれSFT1、SFT2と表記107,108と、スイッチ回路115と、コントロールロジック回路図1においてはCONTと表記113とに大別されて構成されたものとなっている。本発明の実施の形態においては、従来回路図5参照と同様、電源は2系統による供給となっている。すなわち、図示されないリチウムイオンバッテリ等によるVDD電源からのVDD電源電圧の供給と、VDD電源電圧を昇圧回路図示せずにより昇圧して得られるVDDO電源電圧の供給の2系統となっており、PWM変調器102は、VDD電源電圧を、D級出力ドライバブロック103は、VDDO電源電圧を、それぞれ供給されて動作するものとなっている。PWM変調器102は、全差動オペアンプ図1においてはA101と表記1を中心に構成された積分回路と、2つのコンパレータ図1においては、それぞれA102P、A102Nと表記2,3と、三角波発生器106と、出力オフセット電圧キャンセル回路109とに大別されて構成されたものとなっており、出力オフセット電圧キャンセル回路109を除いた部分は、基本的に従来同様の回路構成によるPWM変調器が構成されたものとなっている。また、スイッチ回路115は、後述する第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46により構成されたものとなっている。なお、第1及び第2の可変電流源11,12が、後述するように図2の構成を有する場合には、その構成で用いられる可変電流源用第1乃至第5のスイッチ71~75もスイッチ回路115を構成するものとなる。まず、全差動オペアンプ1には、第1及び第2のバイアススイッチ図1においては、それぞれSW105、SW106と表記45,46の切替により第1のバイアス電圧VCOM1と第2のバイアス電圧VCOM2が、択一的に印加されるようになっている。すなわち、全差動オペアンプ1のバイアス入力段には、第1のバイアス電圧印加端子61が第1のバイアススイッチ45を介して接続されると共に、第2のバイアス電圧印加端子62が第2のバイアススイッチ46を介して接続されたものとなっている。第1のバイアス電圧印加端子61には、第1のバイアス電圧VCOM1が、第2のバイアス電圧印加端子62には、第2のバイアス電圧VCOM2が、それぞれ印加されるようになっている。ここで、第1のバイアス電圧VCOM1は、図示されないVDD電源の電源電圧を基に生成されるバイアス電圧である。また、第2のバイアス電圧VCOM2は、図示されないVDDO電源の電源電圧を基に生成されるバイアス電圧であり、第1のバイアス電圧VCOM1<第2のバイアス電圧VCOM2に設定されたものとなっている。また、全差動オペアンプ1の反転入力端子には、入力抵抗器図1においてはR101Pと表記21を介して第1の音声信号VINP入力端子63が接続される一方、全差動オペアンプ1の非反転入力端子には、入力抵抗器図1においてはR101Nと表記22を介して第2の音声信号VINN入力端子64が接続されている。なお、図1においては、全差動オペアンプ1の反転入力端子側に現れるオフセット電圧VOFFSTOPを等価的に直流電源とし、入力抵抗器21と反転入力端子との間において、負極が全差動オペアンプ1の反転入力端子側に位置するように直列に設けられたものとして表されている。これら第1の音声信号VINP入力端子63と第2の音声信号VINN入力端子64には、互いに逆相の音声信号が外部から印加されるものとなっている。さらに、全差動オペアンプ1の正出力端子図1においてはと表記と反転入力端子との間には、第1の積分用キャパシタ図1においてはC101Pと表記31が、全差動オペアンプ1の負出力端子図1においては-と表記と非反転入力端子との間には、第2の積分用キャパシタ図1においてはC101Nと表記32が、それぞれ接続されて、積分回路が構成されたものとなっている。そして、全差動オペアンプ1の正出力端子は、第1のコンパレータ2の非反転入力端子、後述する出力オフセット電圧キャンセル回路109のコンパレータ図1においてはA104と表記4の反転入力端子、及び、後述する第1のスイッチ図1においてはSW101と表記41の一端に、それぞれ接続されている。一方、全差動オペアンプ1の負出力端子は、第2のコンパレータ3の非反転入力端子、後述する出力オフセット電圧キャンセル回路109のコンパレータ4の非反転入力端子、及び、後述する第2のスイッチ図1においてはSW102と表記42の一端に、それぞれ接続されている。第1のコンパレータ2の反転入力端子と第2のコンパレータ3の反転入力端子には、共に三角波発生器106の出力信号が印加されるようになっている。そして、第1のコンパレータ2の出力端子は、第1のレベルシフタ107の入力段に、第2のコンパレータ3の出力端子は、第2のレベルシフタ108の入力段に、それぞれ接続されている。ここで、第1及び第2のレベルシフタ107,108は、基本的に従来同様の構成を有してなるもので、VDD電源電圧の振幅を有するコンパレータ107,108の出力信号であるPWM信号を、VDDO電源電圧の振幅を有するPWM信号にレベルシフトするよう構成されてなるものである。第1のレベルシフタ107の出力段は、第1のD級ドライバ図1においてはA103Pと表記5の入力段に、第2のD級ドライバ図1においてはA103Nと表記6の入力段に、それぞれ接続されており、第1及び第2のD級ドライバ5,6の出力段は、D級増幅回路101の外部に設けられたフィルタ104を介して、スピーカ105に接続されるようになっている。すなわち、フィルタ104は、2つのローパスフィルタ図1においてはLPFと表記104a,104bを有してなり、第1のD級ドライバ5の出力段は、一方のローパスフィルタ104aを介してスピーカ105の一端に、また、第2のD級ドライバ6の出力段は、他方のローパスフィルタ104bを介してスピーカ105の他端に、それぞれ接続されたものとなっている。また、第1のD級ドライバ5の出力段は、第1のフィードバック用スイッチ図1においてはSW103と表記43を介して第1のフィードバック用抵抗器図1においてはR102Pと表記23の一端に接続され、この第1のフィードバック用抵抗器23の他端は、先の入力抵抗器21と第1の積分用キャパシタ31の相互の接続点に接続されると共に、抵抗器図1においてはR103Pと表記25を介してグランドに接続されるようになっている。さらに、第1のフィードバック用抵抗器23と第1のフィードバック用スイッチ43の接続点には、第1のスイッチ41の他端が接続されている。一方、第2のD級ドライバ6の出力段は、第2のフィードバック用スイッチ図1においてはSW104と表記44を介して第2のフィードバック用抵抗器図1においてはR102Nと表記24の一端に接続され、この第2のフィードバック用抵抗器24の他端は、先の入力抵抗器22と第2の積分用キャパシタ32の相互の接続点に接続されると共に、抵抗器図1においてはR103Nと表記26を介してグランドに接続されるようになっている。さらに、第2のフィードバック用抵抗器24と第2のフィードバック用スイッチ44の接続点には、第2のスイッチ42の他端が接続されている。なお、第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46は、例えば、CMOSトランジスタを用いてなり、後述するコントロールロジック回路113により、その開閉成が制御されるようになっているものである。次に、出力オフセット電圧キャンセル回路109は、コンパレータ4と、デコーダ110と、ラッチ111と、セレクタ112と、第1及び第2の可変電流源11,12とに大別されて構成されたものとなっている。コンパレータ4は、先の全差動オペアンプ1の2つの出力信号V102P,V102Nの大小比較を行うもので、比較結果に応じた極性の信号が出力されるようになっている。すなわち、コンパレータ4の非反転入力端子側に印加されるオペアンプ出力信号V102Nが反転入力端子側に印加されるオペアンプ出力信号V102Pより大きい場合には、論理値Highに相当する正極性の所定電圧信号が出力される一方、反転入力端子側に印加されるオペアンプ出力信号V102Pが非反転入力端子側に印加されるオペアンプ出力信号V102Nよりも大きい場合には、論理値Lowに相当する正極性の所定電圧信号が出力されるようになっている。かかるコンパレータ4の出力端子は、デコーダ110の入力段に接続されており、デコーダ110においては、コンパレータ4の出力信号の極性がデコードされるようになっている。ラッチ111は、デコーダ110のデコード結果をラッチし、セレクタ112には、ラッチ111のラッチ結果に応じて、第1の可変電流源11又は第2の可変電流源12のいずれかを選択し、動作状態とするようになっている。第1の可変電流源11と第2の可変電流源12は、共に同一の構成を有してなるもので、後述するような電流出力が可能とされており、それによって全差動オペアンプ1の入力電圧を可変可能としているものである。コントロールロジック回路113は、第1及び第2のスイッチ41,42、第1及び第2のフィードバック用スイッチ43,44、並びに、第1及び第2のバイアススイッチ45,46の開閉成を制御する制御信号を生成、出力するものである。本発明の実施の形態におけるD級増幅回路101の動作は、後述するように出力オフセット電圧キャンセル期間と通常動作期間の2つに区分されるが、コントロールロジック回路113は、この2つの動作期間を制御すべく、上述の各スイッチ41~46に必要な制御信号を生成、出力するよう、いわゆる論理回路により構成されてなるものである。次に、かかる構成における動作について説明する。始めに出力オフセット電圧キャンセル期間における動作について説明する。図示されない電源電圧が印加され、D級増幅回路101が起動されると、コントロールロジック回路113により、第1及び第2のスイッチ41,42、並びに、第2のバイアススイッチ46が閉成状態とされる一方、第1及び第2のフィードバック用スイッチ43,44、並びに、第1のバイアススイッチ45が開成状態とされる。その結果、第1及び第2のフィードバック用抵抗器23,24が、全差動オペアンプ1の入出力間にそれぞれ接続されると共に、全差動オペアンプ1には第2のバイアス電圧VCOM2が印加され、その結果、全差動オペアンプ1は、コモンモードフィードバックによる動作状態となる。かかる状態において、全差動オペアンプ1の反転入力端子における電圧V101P、非反転入力端子における電圧V101Nについてキルヒホッフ電流則を解くと、下記する式10、式11が成立する。V101P={V102P/R102PVINP/R101P}/{1/R101P1/R102P1/R103P}式10V101N={V102N/R102NVINP/R101N}/{1/R101N1/R102N1/R103N}式11ここで、V102Pは全差動オペアンプ1の正極出力信号、VINPは第1の音声信号VINP入力端子63に印加される音声信号である。また、R102Pは第1のフィードバック用抵抗器23の抵抗値、R101Pは入力抵抗器21の抵抗値、R103Pは抵抗器25の抵抗値である。また、V102Nは全差動オペアンプ1の負極出力信号、VINNは第2の音声信号VINN入力端子64に印加される音声信号である。さらに、R102Nは第2のフィードバック用抵抗器24の抵抗値、R101Nは入力抵抗器22の抵抗値、R103Nは抵抗器26の抵抗値である。この状態においては、負帰還がかかっているため、全差動オペアンプ1の入力端子におけるいわゆるバーチャルショートにより下記する式12が成立する。VOFFSTOP=V101P-V101N式12ここで、VOFFSTOPは全差動オペアンプ1の入力段に現れるオフセット電圧である図1参照。そして、音声信号無入力の場合、VINP=VINNであり、VINP=VINN=VINとおくと、式10乃至式12により下記する式13が導出される。VOFFSTOP={V102P/R102PVIN/R101P}/{1/R101P1/R102P1/R103P}-{V102N/R102NVIN/R101N}/{1/R101N1/R102N1/R103N}式13しかして、式13が成立するような出力オフセット電圧が全差動オペアンプ1の正出力端子と負出力端子間に出力される。そして、出力オフセット電圧が生じると、コンパレータ4により比較され、出力オフセット電圧の極性に応じた信号が出力されることとなる。このコンパレータ4により出力された信号の極性がデコーダ110により解読読デコードされ、その解読結果に応じた論理信号が出力され、ラッチ111において、その論理値が取り込まれる。そして、ラッチ111に取り込まれた論理値に応じて、セレクタ112により可変電流源11,12のいずれか一方が選択され動作状態となる。可変電流源11,12のいずれかが動作状態となると、抵抗器25、又は、抵抗器26において電圧変換され、全差動オペアンプ1の入力電圧が変化する。全差動オペアンプ1の入力電圧変化により、全差動オペアンプ1の正出力端子と負出力端子間の電圧は零に漸近してゆく。そして、全差動オペアンプ1の正出力端子と負出力端子間の電圧が零となったとき、コンパレータ4の出力が反転する。この際、全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nは、コモンモード電圧となり、V102P=V102N=VC0M2となる。例えば、可変電流源11が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式14が成立する。VOFFSTOP={VCOM2/R102PVIN/R101PI101P}/{1/R101P1/R102P1/R103P}-{VCOM2/R102NVIN/R101N}/{1/R101N1/R102N1/R103N}式14同様に、可変電流源12が動作して上述のように出力オフセット電圧がキャンセルされたとすると、下記する式15が成立する。VOFFSTOP={VCOM2/R102PVIN/R101PI101P}/{1/R101P1/R102P1/R103P}-{VCOM2/R102NVIN/R101NI101N}/{1/R101N1/R102N1/R103N}式15なお、ここで、I101Pは可変電流源11の出力電流、I101Nは可変電流源12の出力電流である。そして、上述のコンパレータ4の出力の反転時に、ラッチ111により可変電流源11、又は、可変電流源12の電流の極性が保持されることで出力オフセット電圧キャンセル期間が終了する図3参照。図3には、出力オフセット電圧キャンセル期間、及び、通常動作期間における主要部の波形図が示されており、図3Aには可変電流源11、又は、可変電流源12の出力電流の変化を示した波形図、図3Bには全差動オペアンプ1の正出力端子における出力電圧V102Pと負出力端子における出力電圧V102Nとの差分の変化を示した波形図、図3CにはD級出力ドライバブロック103の出力電圧VOUTP、VOUTNの変化を示した波形図が、それぞれ示されている。同図において、時刻t1までが出力オフセット電圧キャンセル期間である。次に、通常動作期間に移行すると、コントロールロジック回路113により、第1及び第2のスイッチ41,42、並びに、第2のバイアススイッチ46が開成状態とされる一方、第1及び第2のフィードバック用スイッチ43,44、並びに、第1のバイアススイッチ45が閉成状態とされる。その結果、第1のフィードバック用抵抗器23は、全差動オペアンプ1の反転入力端子と第1のD級ドライバ5の出力段の間に、また、第2のフィードバック用抵抗器24は、全差動オペアンプ1の非反転入力端子と第2のD級ドライバ6の出力段の間に、それぞれ接続されると共に、全差動オペアンプ1には第1のバイアス電圧VCOM1が印加されて動作状態となる。そして、音声信号が無入力状態にある場合には、D級出力ドライバブロック103により第2のバイアス電圧VCOM2の平均値を有するPWM信号が出力されるため、出力オフセット電圧キャンセル期間と通常動作期間の間でバイアス電圧が一致し、そのため、抵抗器の相対ばらつきに起因するオフセットの発生が防止されることとなる図3参照。図2には、可変電流源11,12の具体回路構成例が示されており、以下、同図を参照しつつ、その内容について説明する。図2に示された回路構成例は、可変電流源11,12が統合された形態のもので、第1及び第2の定電流源55,56と、可変電流源用第1乃至第4のMOSトランジスタ図2においては、それぞれM210、M202、M203、M204と表記51~54と、コンデンサ図2においてはC201と表記57と、可変電流源用第1乃至第5のスイッチ図2においては、それぞれSW201、SW202、SW203、SW204、SW205と表記71~75とを主たる構成要素として構成されたものとなっている。以下、具体的な回路接続について説明すれば、まず、VDD電源電圧を供給する図示されないVDD電源とグランドとの間に、VDD電源側から第1の定電流源55と可変電流源用第1のスイッチ71と、コンデンサ57が直接接続されて設けられている。本発明の実施の形態においては、可変電流源用第1乃至第5のスイッチ71~75は、例えば、CMOSトランジスタを用いてなり、コントロールロジック回路113により、その開閉成が制御されるようになっているものである。そして、コンデンサ57と並列に可変電流源用第2のスイッチ72が接続されると共に、可変電流源用第5のスイッチ75と第2の定電流源56が直列接続されて、先の可変電流源用第1のスイッチ71とコンデンサ57との接続点とグランドとの間には、可変電流源用第1のスイッチ71とコンデンサ57との接続点側から可変電流源用第5のスイッチ75と第2の定電流源56が順に直列接続されて設けられている。さらに、可変電流源用第1のスイッチ71とコンデンサ57との接続点は、可変電流源用第1のP型MOSトランジスタ51のゲートに接続されている。そして、可変電流源用第1のP型MOSトランジスタ51のソースは、ソース抵抗器図2においてはR210と表記58を介してグランドに接続される一方、ドレインは、可変電流源用第2のN型MOSトランジスタ52のドレインに接続されている。可変電流源用第2乃至第4のN型MOSトランジスタ52~54は、カレントミラー回路を構成しており、後述するように第1の可変電流源11の出力電流I101P、第2の可変電流源12の出力電流I101Nを出力するようになっている。すなわち、可変電流源用第2乃至第4のN型MOSトランジスタ52~54のゲートが相互に接続されると共に、可変電流源用第2のN型MOSトランジスタ52のドレインと接続されたものとなっている。また、可変電流源用第2乃至第4のN型MOSトランジスタ52~54のソースには、図示されないVDD電源からのVDD電源電圧が印加可能となっている。そして、可変電流源用第3のN型MOSトランジスタ53のドレインからは、可変電流源用第3のスイッチ73を介して電流I101Pが、可変電流源用第4のN型MOSトランジスタ54のドレインからは、可変電流源用第4のスイッチ74を介して電流I101Nが、それぞれ出力可能に構成されたものとなっている。次に、かかる構成における動作について説明する。まず、可変電流源11,12の回路初期状態、すなわち、非動作状態においては、可変電流源用第1及び第5のスイッチ71,75が開成状態、可変電流源用第2のスイッチ72が閉成状態とされるようになっており、コンデンサ57は電荷が蓄積されていない状態とされている。次いで、出力オフセット電圧キャンセル期間が開始されると、コントロールロジック回路113により、可変電流源用第1のスイッチ71が閉成状態とされる一方、可変電流源用第2のスイッチ72が開成状態とされ、コンデンサ57は、第1の定電流源55による充電が開始されることとなる。コンデンサ57の充電開始から時間t経過後における可変電流源用第1のP型MOSトランジスタ51のゲート電圧V201は、下記する式16に表される。V201=IREF/C210×t式16ここで、IREFは、第1の定電流源55の出力電流値、C210は、コンデンサ57の容量値とする。そして、電圧V201が可変電流源用第1のP型MOSトランジスタ51の閾値電圧に達し、可変電流源用第1のP型MOSトランジスタ51が電流を流し始めた際の出力電流I101P、I101Nは、下記する式17で表される。I101P=I101N=[{IREF/C210×t}-VGS1]×M/R210式17ここで、VGS1は可変電流源用第1のP型MOSトランジスタ51のゲートソース間電圧、R210はソース抵抗器58の抵抗値である。また、Mは、可変電流源用第2乃至第4のN型MOSトランジスタ52~54のトランジスタサイズ比であり、M203/M202=M204/M202=Mである。なお、説明の便宜上、M202を可変電流源用第2のN型MOSトランジスタ52のトランジスタサイズ、M203を可変電流源用第3のN型MOSトランジスタ53のトランジスタサイズ、M204を可変電流源用第4のN型MOSトランジスタ54のトランジスタサイズとする。以上述べたように、本発明の実施の形態におけるD級増幅回路101は、PWM変調器102とD級出力ドライバブロック103の電源電圧が異なるものであっても、全差動オペアンプ1、及び、抵抗器の相対ばらつきに起因する出力オフセット電圧を確実に打ち消すことが可能に構成されたものとなっている。"