"メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードライン昇圧回路であって、前記ワードラインに供給する前記昇圧電圧を生成する昇圧回路と、前記昇圧電圧に基づいて、前記メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、前記レベル検出用電流に基づいて前記昇圧回路の昇圧動作の停止制御を行う昇圧停止制御回路とを含むことを特徴とするワードライン昇圧回路。請求項1において、前記レベル検出用電流生成回路は、メモリーセルアレイを構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、前記閾値電圧が最大のメモリーセルの読み出し電流以上のレベル検出用電流を生成することを特徴とするワードライン昇圧回路。請求項1又は2において、前記レベル検出用電流生成回路は、ゲートに前記昇圧電圧が供給されゲート電圧に基づいてソースドレイン間に電流が流れるメモリーセルトランジスターにより構成される1又は複数のメモリーセルを含むことを特徴とするワードライン昇圧回路。請求項1又は2において、前記レベル検出用電流生成回路は、ゲートに電源電圧が供給されゲート電圧に基づいてソースドレイン間に電流が流れるメモリーセルトランジスターにより構成される1又は複数のメモリーセルトランジスターを含むことを特徴とするワードライン昇圧回路。請求項3又は4において、前記1又は複数のメモリーセルは、イレーズ状態のメモリーセルであることを特徴とするワードライン昇圧回路。請求項1乃至5のいずれかにおいて、前記昇圧回路は、第1の電源電圧を第1の電源ラインに供給するp型の第1の電圧供給トランジスターと、前記第1の電源ラインの電圧を第2の電源ラインに供給するp型の第2の電圧供給トランジスターと、第1の基準電圧と前記第2の電源ラインとの間に挿入される第1の昇圧キャパシターとを含むことを特徴とするワードライン昇圧回路。前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する請求項1乃至6のいずれか記載のワードライン昇圧回路と、前記ワードライン昇圧回路によって生成された前記昇圧電圧を用いて前記ワードラインを駆動するワードライン駆動回路とを含むことを特徴とする記憶装置。請求項7において、前記ワードライン駆動回路は、ソースが前記第2の電源ラインに接続され、ドレインが前記ワードラインに接続されたp型の第1の駆動トランジスターと、ソースが前記第1の電源ラインに接続され、ドレインが前記第1の駆動トランジスターのゲートに接続され、該ゲートに高電圧を供給するp型の第2の駆動トランジスターとを含むことを特徴とする記憶装置。中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する請求項7又は8記載の記憶装置とを含むことを特徴とする集積回路装置。請求項7又は8記載の記憶装置を含むことを特徴とする電子機器。請求項9記載の集積回路装置を含むことを特徴とする電子機器。しかしながら、特許文献1又は特許文献2に開示されたワードライン昇圧回路では、メモリーセルトランジスターの閾値電圧が変動したり、ばらつきが生じたりする場合、メモリーセルトランジスターに流れる電流が変化してしまう。そのため、読み出し速度の低下やノイズマージンの減少等の特性に影響を与えるという問題があった。また、プロセス変動やばらつき、温度変化によってもメモリーセルトランジスターの閾値電圧と基準電圧は異なった挙動を示し、それが特性に影響を与えるという問題があった。更に、メモリーセルトランジスターに流れる電流を確保するために昇圧電圧を高める場合、電圧が高くなるほど消費電流が増加してバッテリーの寿命を縮めてしまうことになる。以上のように、従来では、メモリーセルトランジスターの閾値電圧にかかわらず昇圧電圧を制御していた。そのため、メモリーセルトランジスターの特性変動やばらつきに追従できず、装置全体の特性を最大限に引き出すことができない上に、消費電力の増加を招くという問題があった。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供することができる。1本発明の第1の態様は、メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードライン昇圧回路が、前記ワードラインに供給する前記昇圧電圧を生成する昇圧回路と、前記昇圧電圧に基づいて、前記メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、前記レベル検出用電流に基づいて前記昇圧回路の昇圧動作の停止制御を行う昇圧停止制御回路とを含む。本態様においては、レベル検出用電流生成回路を設け、メモリーセルの読み出し電流に対応したレベル検出用電流を生成し、該レベル検出用電流に基づいて昇圧回路による昇圧状態を検知するようにしている。そして、昇圧停止制御回路は、このレベル検出用電流に基づき昇圧回路の昇圧動作の停止制御を行うようにしたので、データの書き換えによって閾値電圧の変動やばらつきがあった場合でも、メモリーセルのデータ読み出しに最適な電圧で動作させることができる。これにより、メモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。2本発明の第2の態様に係るワードライン昇圧回路では、第1の態様において、前記レベル検出用電流生成回路は、メモリーセルアレイを構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、前記閾値電圧が最大のメモリーセルの読み出し電流以上のレベル検出用電流を生成する。本態様によれば、メモリーセルアレイのメモリーセル具体的には、メモリーセルを構成するメモリーセルトランジスターに電流が流れる程度の昇圧状態であるか否かを検知することができる。そのため、メモリーセルの閾値電圧より低い電源電圧で動作させる場合、動作に必要な昇圧電圧が得られて低電圧動作での動作を可能にする。また、メモリーセルの閾値電圧より高い電源電圧で動作させる場合、昇圧電圧を必要以上に上昇させることなく消費電流を抑えることができるようになる。この結果、メモリーセルアレイのメモリーセルを構成するメモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。3本発明の第3の態様に係るワードライン昇圧回路では、第1の態様又は第2の態様において、前記レベル検出用電流生成回路は、ゲートに前記昇圧電圧が供給されゲート電圧に基づいてソースドレイン間に電流が流れるメモリーセルトランジスターにより構成される1又は複数のメモリーセルを含む。本態様によれば、1又は複数のメモリーセルを備え、メモリーセルアレイを構成するメモリーセルの読み出し電流に対応したレベル検出用電流を生成するようにしたので、簡素な構成で、精度よく昇圧電圧の停止制御を行うことができるようになる。4本発明の第4の態様に係るワードライン昇圧回路では、第1の態様又は第2の態様において、前記レベル検出用電流生成回路は、ゲートに電源電圧が供給されゲート電圧に基づいてソースドレイン間に電流が流れるメモリーセルトランジスターにより構成される1又は複数のメモリーセルトランジスターを含む。本態様によれば、電源電圧に応じてメモリーセルに流れる電流に基づいて昇圧動作の停止制御を行うようにしたので、電源電圧が低い場合は昇圧し、電源電圧が高い場合は昇圧動作を停止させる制御を行うことができるようになる。これにより、プロセス条件で閾値電圧が変動したり、温度や電源電圧の条件が変化したりした場合においても、読み出しに必要なワードラインの電圧が得られて、メモリーセルを含む記憶装置を安定して動作させることができるようになる。また、低い電源電圧の動作範囲を拡大し、高い電源電圧での消費電流を抑えることもできるようになる。5本発明の第5の態様に係るワードライン昇圧回路では、第3の態様又は第4の態様において、前記1又は複数のメモリーセルは、イレーズ状態のメモリーセルである。本態様によれば、より電流の流れやすいメモリーセルの読み出し電流を基準に昇圧の停止制御を行うようにしたので、メモリーセルアレイ中のメモリーセルでは確実に読み出し電流が流れたことを検知し、昇圧動作を停止させることができるようになる。6本発明の第6の態様に係るワードライン昇圧回路では、第1の態様乃至第5の態様のいずれかにおいて、前記昇圧回路は、第1の電源電圧を第1の電源ラインに供給するp型の第1の電圧供給トランジスターと、前記第1の電源ラインの電圧を第2の電源ラインに供給するp型の第2の電圧供給トランジスターと、第1の基準電圧と前記第2の電源ラインとの間に挿入される第1の昇圧キャパシターとを含む。本態様によれば、第1の電源電圧の供給ノードから昇圧が行われる第2の電源ラインに至るまでに第1の電圧供給トランジスターと第2の電圧供給トランジスターとを挿入することにより、昇圧した電圧が電源側へリークするのを防ぎ、昇圧効率を高めることができる。更に、これらにp型トランジスターを使用しているので、電源電圧をトランジスターの閾値電圧分を電圧降下させることなく伝達することができ、極低電圧でもワードラインを十分に昇圧することができるようになる。7本発明の第7の態様は、記憶装置が、前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する上記のいずれか記載のワードライン昇圧回路と、前記ワードライン昇圧回路によって生成された前記昇圧電圧を用いて前記ワードラインを駆動するワードライン駆動回路とを含む。本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路が適用された記憶装置を提供することができるようになる。8本発明の第8の態様に係る記憶装置では、第7の態様において、前記ワードライン駆動回路は、ソースが前記第2の電源ラインに接続され、ドレインが前記ワードラインに接続されたp型の第1の駆動トランジスターと、ソースが前記第1の電源ラインに接続され、ドレインが前記第1の駆動トランジスターのゲートに接続され、該ゲートに高電圧を供給するp型の第2の駆動トランジスターとを含む。本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができるので、極低電圧でも振幅が大きい読み出し電流を得ることができるようになる。その結果、上記の効果に加えて、極低電圧でも確実に読み出しデータを出力する記憶装置を提供することができるようになる。9本発明の第9の態様は、集積回路装置が、中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する上記記載の記憶装置とを含む。本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路を含む記憶装置が適用された集積回路装置を提供することができるようになる。10本発明の第10の態様は、電子機器が、上記記載の記憶装置を含む。本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路を含む記憶装置が適用された電子機器を提供することができるようになる。11本発明の第11の態様は、電子機器が、上記記載の集積回路装置を含む。本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路が適用された記憶装置を有する集積回路装置を含む電子機器を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。第1の実施形態≪不揮発性半導体記憶装置の構成の概要≫図1に、本発明の第1の実施形態に係るワードライン昇圧回路が適用された不揮発性半導体記憶装置の構成例のブロック図を示す。不揮発性半導体記憶装置広義には、不揮発性記憶装置、記憶装置100は、メモリーセルアレイ110と、アクセス制御回路120と、電源回路130とを備えている。また、不揮発性半導体記憶装置100は、ワードライン昇圧回路140と、ワードライン駆動回路150と、ソースライン駆動回路160とを備えている。アクセス制御回路120は、リファレンスセル122を備えている。電源回路130は、ワードライン電源スイッチ132と、ソースライン電源スイッチ134とを備えている。メモリーセルアレイ110は、行方向に配列されると共に列方向に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。メモリーセルアレイを構成する各メモリーセルは、メモリーセルトランジスターにより構成され、1ビットのデータを記憶する不揮発性のメモリーセルである。メモリーセルアレイ110は、行方向に並ぶ複数のメモリーセル毎に配置される複数のワードラインと、列方向に並ぶ複数のメモリーセル毎に配置される複数のビットラインと、行方向に並ぶ複数のメモリーセル毎に配置される複数のソースラインとを備えている。また、メモリーセルアレイ110は、読み出しラインを備えている。アクセス制御回路120には、動作クロックCK、チップセレクト信号XCS、アドレス信号が入力される。アクセス制御回路120は、チップセレクト信号XCSにより選択されたとき、動作クロックCKに同期して、不揮発性半導体記憶装置100の各部を制御して、アドレス信号により指定されたメモリーセルにアクセスするための制御を行う。例えば、アクセス制御回路120は、不揮発性半導体記憶装置100の各部を制御して、メモリーセルアレイ110を構成しアドレス信号により指定される所望のメモリーセルにデータ0を書き込んでプログラム状態にする書き込み制御を行う。また、アクセス制御回路120は、不揮発性半導体記憶装置100の各部を制御して、メモリーセルアレイ110を構成しアドレス信号により指定される所望のメモリーセルからデータを読み出す制御を行う。このとき、アクセス制御回路120は、リファレンスセル122に流れる読み出し電流を基準に、上記の読み出し対象のメモリーセルに流れる読み出し電流に基づいて、読み出しデータが1又は0かを判別し、読み出しデータを出力する。また、アクセス制御回路120は、所望のメモリーセルの保持データを消去してデータ1のイレーズ状態にする消去動作の制御も行う。電源回路130には、この不揮発性半導体記憶装置100が混載されるマイクロコンピューター等の集積回路装置のロジック回路用電源と共用されるロジック電源電圧VDDと、書き込み及び消去用高電圧電源電圧VPPとが外部から供給される。ワードライン電源スイッチ132は、ロジック電源電圧VDD又は高電圧電源電圧VPPのいずれかを、ワードラインに供給する第1の電源電圧VWLとして出力する。ソースライン電源スイッチ134は、ロジック電源電圧VDD又は高電圧電源電圧VPPのいずれかを、ソース電源ラインVSLに供給する電源電圧として出力する。ワードライン昇圧回路140は、読み出し対象のメモリーセルの読み出し電流を増やすため、ワードラインに供給する電圧を昇圧し、昇圧した昇圧電圧を選択電圧として生成する。ワードライン昇圧回路140は、ワードライン電源スイッチ132によって切り替えられて出力された第1の電源電圧VWLを用いて昇圧電圧を生成する。ワードライン駆動回路150は、アクセス制御回路120がアクセスするメモリーセルを選択するためのワードラインを駆動する。このとき、ワードライン駆動回路150は、ワードライン昇圧回路140によって昇圧された電圧を用いて、ワードラインを駆動する。ソースライン駆動回路160は、アクセス制御回路120がアクセスするメモリーセルを選択するためのソースラインを駆動する。このとき、ソースライン駆動回路160は、ソースライン電源スイッチ134によって切り替えられて出力された接地電圧VSS又は高電圧電源電圧VPPを用いて、ソースラインを駆動する。図2に、第1の実施形態における不揮発性半導体記憶装置100の読み出し動作のタイミングの一例を示す。なお、図2では、図1において図示しないセンスアンプについても簡単に図示している。不揮発性半導体記憶装置100では、動作クロックCKの立ち上がりでチップセレクト信号XCSがLレベルのとき、図示しないリード制御信号により、読み出し動作であるか否かが指定される。このとき、動作クロックCKの立ち上がりでアドレス信号をラッチして内部の読み出しアドレスを取得し、昇圧信号VUPをHレベルに変化させる。内部では、プリチャージ信号図1では図示せずがHレベルに変化して、データの読み出しに先立ち、ビットライン、センスアンプ出力等の信号線のプリチャージ及びイコライズが行われる。プリチャージ後にセンスアンプ信号図1では図示せずがHレベルに変化すると、図示しないセンスアンプの動作が開始され、読み出し信号の増幅が行われて読み出しデータが出力される。そのため、センスアンプが増幅する読み出し信号の振幅が大きいほど、確実に読み出しデータを出力させることが可能となる。そこで、第1の実施形態では、昇圧信号VUPによりワードラインを昇圧することで、読み出し信号の振幅を大きくすることが行われる。≪回路構成例≫図3に、図1のメモリーセルアレイ110、ワードライン昇圧回路140及びワードライン駆動回路150の構成例の回路図を示す。図3において、図1と同様の部分には同一符号を付し、適宜説明を省略する。第1の実施形態では、ワードラインは、メインワードラインとサブワードラインとにより構成される。メインワードラインは、メモリーセルアレイ110を構成する複数のメモリーセルのうち行方向のメモリーセルを選択するためのハイアクティブのラインである。サブワードラインは、メインワードラインにより選択され複数のメモリーセルを構成するメモリーセルトランジスターのゲートに接続される。ワードライン昇圧回路140によって生成された昇圧電圧は、読み出し対象のメモリーセルが接続されるサブワードラインに供給される。図3では、メインワードラインMWLm,MWLm1、サブワードラインSWL広義には、ワードライン、第1の電源ラインSPL1、第2の電源ラインSPL2、ソース電源ラインVSL、ビットラインBLn,BLn1、ソースラインSLが図示されている。第1の電源ラインSPL1には、ワードライン駆動回路150を構成し、昇圧電圧を用いてサブワードラインSWLを駆動する第1の駆動トランジスターTr10の基板電圧が供給される。第2の電源ラインSPL2には、第1の駆動トランジスターTr10のソース電圧が供給される。第1の駆動トランジスターTr10は、p型の金属酸化膜半導体MetalOxideSemiconductor:以下、MOSトランジスターにより構成される。読み出し動作時には、ソース電源ラインVSLには接地電圧VSSが供給され、選択したビットラインに読み出し電流が流れる。ビットラインBLn,BLn1の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち列方向のメモリーセルを選択するためのラインである。ソースラインSLは、メモリーセルを構成するメモリーセルトランジスターの読み出し動作時には接地電圧VSSを、書き込み動作、及び消去動作時には書き込み及び消去用の電源電圧VPPをそれぞれ供給するラインである。ワードライン昇圧回路140は、昇圧回路200と、昇圧制御回路210とを備えている。昇圧回路200は、第1の電源電圧VWLに基づいて、サブワードラインSWLワードラインに供給する昇圧電圧を生成する。昇圧回路200は、第1の電圧供給トランジスターTr11と、第2の電圧供給トランジスターTr12と、第1の昇圧キャパシターBC1とを備えている。第1の電圧供給トランジスターTr11は、第1の駆動トランジスターTr10の基板電圧を生成する。この第1の駆動トランジスターTr10は、第2の電源ラインSPL2に出力される電圧をサブワードラインSWLに出力する。ここで、第1の電源電圧VWLは、ワードライン電源スイッチ132によって切り替えられて出力された電圧である。第1の電圧供給トランジスターTr11は、p型のMOSトランジスターである。第1の電圧供給トランジスターTr11では、ソースに第1の電源電圧VWLが供給され、基板及びドレインに第1の駆動トランジスターTr10の基板が電気的に接続される。第1の電圧供給トランジスターTr11のドレインは、第1の電源ラインSPL1に電気的に接続される。これにより、第1の電圧供給トランジスターTr11がオンになると、第1の電源ラインSPL1には、第1の電圧供給トランジスターTr11の閾値電圧Vthp分を電圧降下させることなく第1の電源電圧VWLを出力することができる。第2の電圧供給トランジスターTr12は、第1の電圧供給トランジスターTr11によって生成された電圧を基に、第1の駆動トランジスターTr10のソース電圧を生成する。第2の電圧供給トランジスターTr12は、p型のMOSトランジスターである。第2の電圧供給トランジスターTr12では、ソース及び基板に第1の電圧供給トランジスターTr11の基板及びドレインが接続され、ドレインに第1の駆動トランジスターTr10のソースが電気的に接続される。第2の電圧供給トランジスターTr12のドレインは、第2の電源ラインSPL2に電気的に接続される。第1の昇圧キャパシターBC1は、第1の基準電位と第2の電圧供給トランジスターTr12のドレインとの間に挿入される。第1の基準電位は、ノードND1の電位である。ノードND1は、昇圧制御回路210の出力ノードである。第1の昇圧キャパシターBC1の一端は、第2の電源ラインSPL2に電気的に接続される。第1の昇圧キャパシターBC1の他端は、ノードND1の電位に設定される。このような第1の昇圧キャパシターBC1は、ソース及びドレインが接続されるp型のMOSトランジスターにより構成される。昇圧制御回路210には、昇圧信号VUPと、第2の電源ラインSPL2の電圧とが入力され、制御信号CNT1,CNT2を出力し、昇圧回路200の昇圧動作を制御する。制御信号CNT1は、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートに入力される。制御信号CNT2は、ノードND1に供給される。昇圧制御回路210は、昇圧動作を行わないときは制御信号CNT1により第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12をオンさせて第1の電源ラインSPL1と第2の電源ラインSPL2に第1の電源電圧VWLを供給する。また、昇圧制御回路210は、昇圧動作を行うときは制御信号CNT1により第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12をオフさせ、制御信号CNT2を出力して、第2の電源ラインSPL2の電圧の昇圧を行ったり、昇圧動作を停止する制御を行ったりすることができる。ワードライン駆動回路150は、サブワードライン毎に設けられた第1のインバーター回路INV1と第2のインバーター回路INV2とを備えている。第2のインバーター回路INV2には、メインワードラインMWLmのハイアクティブの選択電圧が入力される。第1のインバーター回路INV1の入力は、第2のインバーター回路INV2の出力が接続される。第1のインバーター回路INV1は、サブワードラインSWLに昇圧電圧を供給する第1の駆動トランジスターTr10を備えている。上記のように、第1の駆動トランジスターTr10の基板は、第1の電源ラインSPL1に電気的に接続される。第1の駆動トランジスターTr10のソースは、第2の電源ラインSPL2に電気的に接続される。第1の駆動トランジスターTr10のドレインは、サブワードラインSWLに電気的に接続される。第2のインバーター回路INV2は、第1の駆動トランジスターTr10のゲートに高電位側電圧を供給する第2の駆動トランジスターTr13を備えている。第2の駆動トランジスターTr13は、p型のMOSトランジスターにより構成される。第2の駆動トランジスターTr13のソース及び基板は、第1の電源ラインSPL1に電気的に接続される。第2の駆動トランジスターTr13のドレインは、第1の駆動トランジスターTr10のゲートに電気的に接続される。読み出し動作時には、昇圧信号VUPがHレベルになり、第2の電源ラインSPL2の昇圧動作が開始される。このとき、制御信号CNT1により、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12はオフになる。この時点で、第1の電源ラインSPL1及び第2の電源ラインSPL2には、ロジック電源電圧VDDと同電位の第1の電源電圧VWLが供給されている。そして、制御信号CNT2により、ノードND1の電位がロジック電源電圧VDDと同電位となり、第1の昇圧キャパシターBC1により第2の電源ラインSPL2は2×VDDに上昇する。例えばメインワードラインMWLmが選択されるとHレベルとなり、他のメインワードライン例えばメインワードラインMWLm1はLレベルとなる。このとき、第1の駆動トランジスターTr10がオンとなる。第1の駆動トランジスターTr10は、p型のMOSトランジスターであるため、ソース電圧である第2の電源ラインSPL2の電圧を、閾値電圧分の電圧降下させることなく、サブワードラインSWLに昇圧電圧として出力することができる。例えばビットラインBLnが選択されたとき、ソース電源ラインVSLに接地電圧VSSが供給され、サブワードラインSWLに昇圧電圧が印加されると、メモリーセルMCに電流が流れ、トランスファー回路TFを介してビットラインBLnに読み出し電流が流れる。この読み出し電流とリファレンスセル122に流れる電流とを比較することで、メモリーセルMCが保持するデータを1又は0に判別して、読み出しデータとして出力する。第1の実施形態によれば、第1の電圧供給トランジスターTr11の基板の電位上昇は第1の電源ラインSPL1の電圧レベル-Vthp程度であり、ロジック電源電圧VDDVthp程度まで、第1の電源電圧VWLを供給する電源に電荷が流出しない。また、第1の実施形態では、第1の電圧供給トランジスターTr11と第2の電圧供給トランジスターTr12とを設け、ワードラインを駆動する第1の駆動トランジスターTr10の基板電圧とソース電圧とを電気的に遮断している。これにより、基板とソースに分割することで低減した負荷容量で、第1の駆動トランジスターTr10のソース電圧を昇圧することができるようになる。例えばソース電圧は、第1の昇圧キャパシターBC1の容量値と負荷容量の容量値との比で決まる。そのため、負荷容量の容量値を小さくすることで、第1の昇圧キャパシターBC1の容量値も小さくでき、回路規模を小さくすることができるようになる。更に、第1の実施形態における第2の電圧供給トランジスターTr12の基板は、該トランジスターのドレインと基板との間で形成される寄生ダイオードを介して上昇することになり、第2の電源ラインSPL2の電圧上昇に伴って第1の電源ラインSPL1の電圧も上昇することになる。更にまた、電圧供給トランジスターをp型のMOSトランジスターにより構成することで生じる電源へのリークについて、上記のように第2の電源ラインSPL2から第1の電源ラインSPL1へのリーク、第1の電源ラインSPL1から第1の電源電圧VWLを供給する電源へのリークに分割される。電源への2段階のリーク経路が形成され、リークに起因して電圧が低下するまでの時間を長くすることができるようになる。更に、第1の実施形態では、サブワードラインSWLワードラインが非選択状態のときに第2の駆動トランジスターTr13がオンとなり、基板電圧と同電位の電圧が第1の駆動トランジスターTr10のゲートに供給される。即ち、第2の駆動トランジスターTr13は、第1の駆動トランジスターTr10のゲートに基板電圧と同電位の高電圧を供給することができる。これにより、第1の駆動トランジスターTr10のゲート及び基板が同電位となり、サブワードラインSWLが非選択状態のときであってもリークが増加することはない。このような第1の実施形態では、読み出し動作時において、昇圧制御回路210は、読み出し対象のメモリーセルの閾値電圧に応じて、昇圧回路200の昇圧動作を停止させる制御を行う。図4に、図3の昇圧制御回路210の構成例の回路図を示す。図4において、図3と同様の部分には同一符号を付し、適宜説明を省略する。昇圧制御回路210は、レベル検出用電流生成回路212と、昇圧停止制御回路214とを備えている。レベル検出用電流生成回路212は、第2の電源ラインSPL2の昇圧電圧に基づいて、メモリーセルアレイ110のメモリーセル具体的には、メモリーセルを構成するメモリーセルトランジスターの読み出し電流に対応したレベル検出用電流を生成する。昇圧停止制御回路214は、レベル検出用電流生成回路212によって生成されたレベル検出用電流に基づいて昇圧回路200の昇圧動作の停止制御を行う。このレベル検出用電流は、メモリーセルアレイ110を構成するメモリーセルに電流が流れるだけの昇圧電圧がサブワードラインSWLに供給されているか否かに対応している。そのため、このレベル検出用電流は、メモリーセルアレイ110を構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、該閾値電圧が最大のメモリーセルの読み出し電流以上の電流であることが望ましい。このようなレベル検出用電流生成回路212は、各々がゲートに第2の電源ラインSPL2の昇圧電圧が供給されゲート電圧に基づいてソースドレイン間に電流が流れるメモリーセルトランジスターにより構成される複数のメモリーセルDC1~DC4を備えている。メモリーセルDC1~DC4の各々は、メモリーセルアレイ110を構成するメモリーセルと同一構造を有している。図4では、メモリーセルDC1~DC4が、並列に接続される。なお、図4では、4つのメモリーセルが並列に接続されているが、1つのメモリーセルで構成されていてもよいし、複数のメモリーセルが並列接続以外の方法で接続されていてもよい。例えばメモリーセルが、プログラム状態又はイレーズ状態に設定が可能な場合、閾値電圧が低いイレーズ状態に設定される。これにより、メモリーセルアレイ110のメモリーセル具体的には、メモリーセルを構成するメモリーセルトランジスターに電流が流れる程度の昇圧状態であるか否かを検知することができる。昇圧制御回路210は、昇圧信号VUPをバッファリングして制御信号CNT1として出力する。一方、制御信号CNT2は、昇圧信号VUPとレベル検出用電流とに基づいて生成される。レベル検出用電流生成回路212は、昇圧信号VUPを入力とする2段のインバーター回路を構成する各々のp型のMOSトランジスターのソースに、第2の電源ラインSPL2が電気的に接続される。メモリーセルDC1~DC4の各々を構成するセルトランジスターのゲートに、この2段のインバーター回路の出力電圧が供給され、各メモリーセルのソースドレイン間に、第2の電源ラインSPL2の昇圧電圧に対応したレベル検出用電流が流れる。昇圧停止制御回路214では、昇圧信号VUPがLレベルのときに電荷が充電されるノードXDT0に、メモリーセルDC1~DC4の各ドレインが接続される。このとき、ノードCP0は、Lレベルであるため、第1の昇圧キャパシターBC1を介した第2の電源ラインSPL2の昇圧が行われない。昇圧信号VUPがLレベルからHレベルに変化したとき、メモリーセルDC1~DC4には十分な昇圧電圧が印加されず、ノードXDT0の電位が所定の電位以上となる。このとき、ノードCP0の電位が次第に高くなり、第1の昇圧キャパシターBC1を介した第2の電源ラインSPL2の昇圧が行われて、第2の電源ラインSPL2の電圧が高くなる。第2の電源ラインSPL2の電圧が高くなり、メモリーセルDC1~DC4にレベル検出用電流が流れ始めると、ノードXDT0の電位が下がり、ノードXDT0の電位が所定の電位より下がると、その状態が保持される。このとき、昇圧停止制御回路214の最終段のインバーター回路を構成するp型のMOSトランジスターがオフとなり、ノードCP0の電圧上昇が停止し、第2の電源ラインSPL2の昇圧が停止する。以上のように、昇圧停止制御回路214は、昇圧を開始後、昇圧電圧がメモリーセルDC1~DC4の閾値電圧より高くなったときに昇圧回路200の昇圧動作を停止させることができる。次に、レベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧の違いによって第2の電源ラインSPL2即ち、サブワードラインSWLの昇圧電圧がどのように変化するかについてシミュレーション結果を示す。図5に、レベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧が1.0Vのときのシミュレーション結果の一例を示す。図5は、第1の電源電圧VWL、昇圧信号VUP、図4のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。図6に、レベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧が1.3Vのときのシミュレーション結果の一例を示す。図6は、第1の電源電圧VWL、昇圧信号VUP、図4のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。図7に、レベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧が1.6Vのときのシミュレーション結果の一例を示す。図7は、第1の電源電圧VWL、昇圧信号VUP、図4のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。なお、図5~図7において、ロジック電源電圧VDDは1.2Vに設定している。図5では、昇圧信号VUPがHレベルに変化すると、ノードXDT0の電位が比較的早く下がる。この間に、ノードCP0の電位が上昇し、第2の電源ラインSPL2の昇圧電圧は1.4Vになる。そのため、サブワードラインSWLにも、この昇圧電圧が供給される。図6では、昇圧信号VUPがHレベルに変化すると、ノードXDT0の電位が下がるのが図5より遅くなる。その分、ノードCP0の電位が更に上昇し、第2の電源ラインSPL2の昇圧電圧は1.7Vになる。そのため、サブワードラインSWLにも、この昇圧電圧が供給される。図7では、昇圧信号VUPがHレベルに変化すると、ノードXDT0の電位は下がらない。これにより、ノードCP0の電位が最大まで上昇し、第2の電源ラインSPL2の昇圧電圧は1.76Vになる。そのため、サブワードラインSWLにも、この昇圧電圧が供給される。以上のように、メモリーセルアレイ110を構成するメモリーセルと同一構造のレベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧が高くなるほど、昇圧電圧を高くすることができる。このように、昇圧電圧がメモリーセルトランジスターの閾値電圧に応じて調整されるため、データの書き換えによって閾値電圧が変動したり、ばらついたりした場合でも、メモリーセルのデータ読み出しに最適な電圧で動作させることができるようになる。また、電源電圧が変動したり、温度によってメモリーセルの特性が変動したりした場合でも、常に、メモリーセルの閾値電圧に基づいた昇圧電圧が得られる。更に、閾値電圧より低い電源電圧で動作させる場合、動作に必要な昇圧電圧が得られて低電圧動作での動作を可能にし、高い電源電圧で動作させる場合、昇圧電圧を必要以上に上昇させることなく消費電流を抑えることができるようになる。この結果、メモリーセルアレイ110のメモリーセルを構成するメモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。第2の実施形態第1の実施形態では、第2の電源ラインSPL2の昇圧状態を監視しながらワードラインの昇圧動作を停止する制御を行っていたが、本発明はこれに限定されるものではない。本発明に係る第2の実施形態では、ロジック電源電圧等の電源電圧を監視しながらワードラインの昇圧動作を停止する制御を行うことで、装置全体の特性を最大限に引き出す。このような第2の実施形態の構成は、昇圧制御回路を除き、第1の実施形態の構成と同様である。そのため、以下では、第2の実施形態における昇圧制御回路について説明する。図8に、第2の実施形態における昇圧制御回路の構成例の回路図を示す。図8において、図4と同様の部分には同一符号を付し、適宜説明を省略する。この第2の実施形態における昇圧制御回路210aは、図3の昇圧制御回路210に代えてワードライン昇圧回路140に適用することができる。昇圧制御回路210aが図4の昇圧制御回路210と異なる点は、レベル検出用電流生成回路の構成である。昇圧制御回路210aは、レベル検出用電流生成回路212aと、昇圧停止制御回路214とを備えている。レベル検出用電流生成回路212aは、ロジック電源電圧VDD広義には、電源電圧に基づいて、メモリーセルアレイ110のメモリーセルの読み出し電流に対応したレベル検出用電流を生成する。ここで、メモリーセルの読み出し電流は、該メモリーセルを構成するメモリーセルトランジスターの読み出し電流に相当する。昇圧停止制御回路214は、レベル検出用電流生成回路212aによって生成されたレベル検出用電流に基づいて昇圧回路200の昇圧動作の停止制御を行う。具体的には、レベル検出用電流生成回路212aは、昇圧信号VUPが入力され、その出力がメモリーセルDC1~DC4に接続される2段のインバーター回路の高電位側電源電圧としてロジック電源電圧VDDを供給する。これにより、メモリーセルDC1~DC4の各々を構成するメモリーセルトランジスターのゲートに、この2段のインバーター回路の出力電圧が供給され、各メモリーセルのソースドレイン間に、ロジック電源電圧VDDに対応したレベル検出用電流が流れる。読み出し動作前で昇圧信号VUPがLレベルのとき、メモリーセルDC1~DC4には電流が流れず、ノードXDT0はHレベルのまま、ノードCP0はLレベルとなる。従って、第1の昇圧キャパシターBC1を介した第2の電源ラインSPL2の昇圧が行われない。読み出し動作が開始され昇圧信号VUPがLレベルからHレベルに変化すると、メモリーセルDC1~DC4にロジック電源電圧VDDが供給される。このときロジック電源電圧VDDが低く、メモリーセルDC1~DC4に電流が流れない、或いは電流が少ない場合は、ノードXDT0がHレベルのまま維持される。そして、ノードCP0の電圧が高まり、第1の昇圧キャパシターBC1を介して第2の電源ラインSPL2が昇圧される。読み出し動作が終了し、昇圧信号VUPがLレベルになると、読み出し動作前の状態に戻る。一方、読み出し動作が開始され昇圧信号VUPがLレベルからHレベルに変化したとき、ロジック電源電圧VDDが高く、メモリーセルDC1~DC4に電流が流れる場合は、ノードXDT0の電位が下がる。ノードXDT0の電位が所定の電位より下がると、その状態が保持される。このとき、昇圧停止制御回路214の最終段のインバーター回路を構成するp型のMOSトランジスターがオフとなり、ノードCP0の電圧上昇が停止し、第2の電源ラインSPL2の昇圧が停止する。以上のように、読み出し動作を行うときにロジック電源電圧VDDが低い場合、第2の電源ラインSPL2の昇圧電圧はロジック電源電圧VDD以上に昇圧することができる。また、読み出し動作を行うときにロジック電源電圧VDDが高い場合、第2の電源ラインSPL2の昇圧は行われず、ワードラインは第1の電源電圧VWLを用いて駆動される。次に、ロジック電源電圧VDDの違いによって昇圧電圧がどのように変化するかについてシミュレーション結果を示す。図9に、ロジック電源電圧VDDが1.2Vのときのシミュレーション結果の一例を示す。図9は、第1の電源電圧VWL、昇圧信号VUP、図8のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。図10に、ロジック電源電圧VDDが1.6Vのときのシミュレーション結果の一例を示す。図10は、第1の電源電圧VWL、昇圧信号VUP、図8のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。図11に、ロジック電源電圧VDDが2.0Vのときのシミュレーション結果の一例を示す。図11は、第1の電源電圧VWL、昇圧信号VUP、図8のノードXDT0,XDT1,CP0、第2の電源ラインSPL2、サブワードラインSWLの電圧変化を表す。なお、図9~図11において、レベル検出用のメモリーセルDC1~DC4を構成するメモリーセルトランジスターの閾値電圧は1.3Vに設定している。図9では、昇圧信号VUPがHレベルに変化すると、ノードXDT0の電位が下がるのに長い時間を要する。その間に、ノードCP0の電位が上昇し、第2の電源ラインSPL2の昇圧電圧は1.70Vになる。そのため、サブワードラインSWLにも、この昇圧電圧が供給される。図10では、昇圧信号VUPがHレベルに変化すると、ノードXDT0の電位が図9よりも早く下がる。これにより、ノードCP0の電位が上昇し、第2の電源ラインSPL2の昇圧電圧は1.78Vになる。そのため、サブワードラインSWLにも、この昇圧電圧が供給される。図11では、昇圧信号VUPがHレベルに変化すると同時に、ノードXDT0はLレベルに変化する。このとき、昇圧停止制御回路214の最終段のインバーター回路を構成するp型のMOSトランジスターがオフとなり、ノードCP0の電圧上昇が停止し、第2の電源ラインSPL2の昇圧が停止する。以上のように、ロジック電源電圧VDDが低い場合は第2の電源ラインSPL2の電圧は昇圧され、ロジック電源電圧VDDが高い場合は昇圧が行われないようにすることができる。これにより、プロセス条件で閾値電圧が変動したり、温度や電源電圧の条件が変化したりした場合においても、読み出しに必要なワードラインの電圧が得られて、不揮発性半導体記憶装置を安定して動作させることができるようになる。また、低い電源電圧の動作範囲を拡大し、高い電源電圧での消費電流を抑えることもできるようになる。第3の実施形態本発明に係る第3の実施形態では、第1の実施形態における効果に加えて、電源へのリークをなくし、昇圧効率をより一層高めることができる。図12に、第3の実施形態における昇圧制御回路の構成例の回路図を示す。図12において、図4と同様の部分には同一符号を付し、適宜説明を省略する。この第3の実施形態における昇圧制御回路210bは、図3の昇圧制御回路210に代えてワードライン昇圧回路140に適用することができる。昇圧制御回路210bが第1の実施形態における昇圧制御回路210と異なる点は、第2の昇圧キャパシターBC2が追加されている点である。第1の昇圧キャパシターBC1は、第1の基準電位と第2の電圧供給トランジスターTr12のドレインとの間に挿入される。第1の基準電位は、ノードND1CP0の電位である。第2の昇圧キャパシターBC2の一端は、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートに電気的に接続される。第2の昇圧キャパシターBC2の他端は、ノードND1CP0の電位に設定される。このような第2の昇圧キャパシターBC2は、ソース及びドレインが接続されるp型のMOSトランジスターにより構成される。第3の実施形態によれば、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートに供給される制御信号CNT1を昇圧することができるので、第1の電圧供給トランジスターTr11において第1の電源電圧VWLを供給する電源へのリークをなくすことができる。そのため、第3の実施形態によれば、第1の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。第4の実施形態本発明に係る第4の実施形態では、第2の実施形態における効果に加えて、電源へのリークをなくし、昇圧効率をより一層高めることができる。図13に、本発明に係る第4の実施形態における昇圧制御回路の構成例の回路図を示す。図13において、図8と同様の部分には同一符号を付し、適宜説明を省略する。この第4の実施形態における昇圧制御回路210cは、図3の昇圧制御回路210に代えてワードライン昇圧回路140に適用することができる。昇圧制御回路210cが第2の実施形態における昇圧制御回路210aと異なる点は、第2の昇圧キャパシターBC2が追加されている点である。この第2の昇圧キャパシターBC2は、第3の実施形態と同様である。第4の実施形態によれば、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートを昇圧することができるので、第1の電圧供給トランジスターTr11において電源へのリークをなくすことができる。そのため、第4の実施形態によれば、第2の実施形態の効果に加えて、電源へのリークがないワードライン昇圧回路を提供することができるようになる。第5の実施形態本発明に係る第5の実施形態では、第3の実施形態における第2の昇圧キャパシターBC2が不要な構成により、第3の実施形態と同様の効果を得ることができる。図14に、本発明に係る第5の実施形態における昇圧制御回路の構成例の回路図を示す。図14において、図12と同様の部分には同一符号を付し、適宜説明を省略する。この第5の実施形態における昇圧制御回路210dは、図3の昇圧制御回路210に代えてワードライン昇圧回路140に適用することができる。昇圧制御回路210dが第3の実施形態における昇圧制御回路210bと異なる第1の点は、制御信号CNT1を出力するインバーター回路を構成するp型のMOSトランジスターのソース及び基板に第1の電源ラインSPL1が電気的に接続されている点である。昇圧制御回路210dが第3の実施形態における昇圧制御回路210bと異なる第2の点は、第2の昇圧キャパシターBC2が省略された構成を有している点である。第5の実施形態によれば、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートに供給される制御信号CNT1を昇圧することができるので、第1の電圧供給トランジスターTr11において第1の電源電圧VWLを供給する電源へのリークをなくすことができる。そのため、第5の実施形態によれば、第1の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。また、第5の実施形態によれば、第3の実施形態のような第2の昇圧キャパシターBC2が不要な構成とすることができる。第6の実施形態本発明に係る第6の実施形態では、第4の実施形態における第2の昇圧キャパシターBC2が不要な構成により、第4の実施形態と同様の効果を得ることができる。図15に、本発明に係る第6の実施形態における昇圧制御回路の構成例の回路図を示す。図15において、図13と同様の部分には同一符号を付し、適宜説明を省略する。この第6の実施形態における昇圧制御回路210eは、図3の昇圧制御回路210に代えてワードライン昇圧回路140に適用することができる。昇圧制御回路210eが第4の実施形態における昇圧制御回路210cと異なる第1の点は、制御信号CNT1を出力するインバーター回路を構成するp型のMOSトランジスターのソース及び基板に第1の電源ラインSPL1が電気的に接続されている点である。昇圧制御回路210eが第4の実施形態における昇圧制御回路210cと異なる第2の点は、第2の昇圧キャパシターBC2が省略された構成を有している点である。第6の実施形態によれば、第1の電圧供給トランジスターTr11及び第2の電圧供給トランジスターTr12のゲートに供給される制御信号CNT1を昇圧することができるので、第1の電圧供給トランジスターTr11において第1の電源電圧VWLを供給する電源へのリークをなくすことができる。そのため、第6の実施形態によれば、第2の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。また、第6の実施形態によれば、第4の実施形態のような第2の昇圧キャパシターBC2が不要な構成とすることができる。≪集積回路装置への適用≫上記のいずれかの実施形態における不揮発性半導体記憶装置は、低消費電力化を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。図16に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。マイクロコンピューター400は、中央演算処理装置CentralProcessingUnit:CPU410と、読み出し専用メモリーReadOnlyMemory:ROM412と、ランダムアクセスメモリーRandomAccessMemory:RAM414とを備えている。更に、マイクロコンピューター400は、表示ドライバー416と、タイマー回路418と、I/O回路420と、電源回路422とを備えている。CPU410、ROM412、RAM414、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422は、バス424を介して接続される。CPU410は、バス424を介して、ROM412又はRAM414に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、CPU410は、表示ドライバー416、タイマー回路418、I/O回路420及び電源回路422を制御する。ROM412は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。RAM414は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー416は、CPU410等によって生成されRAM414に格納される画像データに基づいて、マイクロコンピューター400の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路418は、時間を計時し、CPU410へのタイマー割り込み等を行う。I/O回路420は、マイクロコンピューター400の外部に接続される機器からのI/Oアクセスを実現する。電源回路422は、マイクロコンピューター400を構成する各部に供給する電源を生成する。上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター400では、データの読み出しに最適な電圧をワードラインに供給してデータ読み出しが可能なROM412が搭載される。そのため、データ読み出しに最適な電圧で動作可能なマイクロコンピューターを提供することができるようになる。≪電子機器≫上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図16のマイクロコンピューター400は、次のような電子機器に適用することができる。図17に、本発明に係る電子機器の構成例のブロック図を示す。電子機器500は、処理部510と、記憶部512と、操作部514と、表示部516とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューターにより実現され、記憶部512の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部510の機能は、図16のマイクロコンピューター400により実現され、記憶部512の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を制御するための入力データを受け付ける。処理部510は、操作部514により受け付けられた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶表示パネルや有機エレクトロルミネッセンスElectroLuminescence:ELディスプレイ装置等の公知の表示装置により実現される。このような表示部516は、処理部510によって生成された画像を表示する。図18A、図18Bに、図17の電子機器500の構成例の斜視図を示す。図18Aは、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図18Bは、携帯電話機の構成例の斜視図を表す。図17の電子機器500の構成例の1つである図18Aに示すパーソナルコンピューター800は、本体部810と、表示部820と、操作部830とを含む。本体部810は、図17の処理部510、記憶部512等を有する。表示部820は、図17の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図17の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部830を介した操作情報が本体部810の処理部510によって解析され、その操作情報に応じて表示部820に画像が表示される。これにより、最適な動作電圧でデータ読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター800を提供することができるようになる。図17の電子機器500の構成例の1つである図18Bに示す携帯電話機900は、本体部910と、表示部920と、操作部930とを含む。本体部910は、図17の処理部510、記憶部512等を有する。表示部920は、図17の表示部516に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部930は、図17の操作部514に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部920に画像が表示される。これにより、最適な動作電圧でデータ読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機900を提供することができるようになる。なお、図17の電子機器500として、図18A、図18Bに示すものに限定されるものではない。例えば、情報携帯端末PDA:PersonalDigitalAssistants、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POSPointofsalesystem端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。以上、本発明に係るワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記のいずれかの実施形態では、本発明に係る記憶装置として不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、読み出し時にワードラインを昇圧する記憶装置に適用することができる。2上記のいずれかの実施形態における不揮発性半導体記憶装置として、フローティングゲート型メモリーセルで構成されるものがある。また、上記のいずれかの実施形態における不揮発性半導体記憶装置として、MONOSMetalOxideNitrideOxideSemiconductor型メモリーセル等の他の不揮発性メモリーセルで構成されるものであってもよい。3上記のいずれかの実施形態では、例えばデータ1又はデータ0の2値、プログラム状態又はイレーズ状態の2値を例に説明したが、多値のデータを記憶する不揮発性半導体記憶装置にも適用することができる。4上記のいずれかの実施形態では、第1の電圧供給トランジスター及び第2の電圧供給トランジスターの各々がp型のMOSトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。5上記のいずれかの実施形態において、ゲートという語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、ドレインという語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、ソースという語句は、ソース端子、ソース領域、又はソース電極を意味する。6上記のいずれかの実施形態において、トランジスターとしてMOSトランジスターを例に説明したが、本発明はこれに限定されるものではない。7上記のいずれかの実施形態において、本発明を、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態におけるワードラインの昇圧方法や記憶装置のデータの読み出し方法等であってもよい。"