半導体基板上の第1の領域に複数のメモリセルを形成し、前記半導体基板上の第2の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記半導体基板上に絶縁膜および導電層を順に形成する工程と、前記絶縁膜および導電層が形成された前記半導体基板の前記第1の領域に第1の開口幅を有する複数の第1の素子分離溝、前記絶縁膜および導電層が形成された前記半導体基板の前記第2の領域に前記第1の開口幅よりも広い第2の開口幅を有する第2の素子分離溝をそれぞれ形成する工程と、前記第1の素子分離溝の内面に第1の膜厚の酸化膜を、前記第2の素子分離溝の内面に前記第1の膜厚よりも厚い第2の膜厚の酸化膜を、プラズマ酸化により一括形成する工程と、前記酸化膜が内面に形成された前記第1の素子分離溝内および前記第2の素子分離溝内に塗布型絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。前記プラズマ酸化は、処理圧力を300Pa以下として行われることを特徴とする請求項1記載の半導体装置の製造方法。前記プラズマ酸化は、希ガスと酸素ガスを含む処理ガスを用いると共に、酸素ガスの流量比率を20以下として行われることを特徴とする請求項2記載の半導体装置の製造方法。前記プラズマ酸化により、前記第1の領域および前記第2の領域の前記絶縁膜の端部にバーズビークを導入すると共に、前記第2の領域の前記絶縁膜の端部に導入されるバーズビークが、前記第1の領域の前記絶縁膜の端部に導入されるバーズビークよりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。前記プラズマ酸化により、前記第1の領域の前記導電層の側壁の上部に形成される前記酸化膜の膜厚が、前記第1の領域の前記導電層の側壁の下部に形成される前記酸化膜の膜厚よりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。そこで、周辺回路素子の寿命を長くできると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止できる半導体装置の製造方法を提供する。本実施形態の半導体装置の製造方法は、半導体基板上の第1の領域に複数のメモリセルを形成し、前記半導体基板上の第2の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記半導体基板上に絶縁膜および導電層を順に形成する工程を備えた。そして、前記絶縁膜および導電層が形成された前記半導体基板の前記第1の領域に第1の開口幅を有する複数の第1の素子分離溝、前記絶縁膜および導電層が形成された前記半導体基板の前記第2の領域に前記第1の開口幅よりも広い第2の開口幅を有する第2の素子分離溝をそれぞれ形成する工程を備えた。更に、前記第1の素子分離溝の内面に第1の膜厚の酸化膜を、前記第2の素子分離溝の内面に前記第1の膜厚よりも厚い第2の膜厚の酸化膜を、プラズマ酸化により一括形成する工程と、前記酸化膜が内面に形成された前記第1の素子分離溝内および前記第2の素子分離溝内に塗布型絶縁膜を埋め込む工程とを備えた。以下、実施形態について、図面を参照して説明する。尚、実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態まず、図1は、第1実施形態のNAND型のフラッシュメモリ装置のメモリセル領域第1の領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図1に示すように、NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個例えば32個のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。図1中X方向ワード線方向、ゲート幅方向に相当に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ゲート長方向、ビット線方向に相当に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2aはメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、図2中Y方向に沿って延びる素子分離領域としてのSTIshallowtrenchisolation2が図2中X方向に所定間隔で複数本形成されている。これによって、図2中Y方向に沿って延びる活性領域3が図2中X方向に分離形成されている。STI2および活性領域3の幅寸法は、いずれも例えば20nmから30nm程度である。メモリセルトランジスタのワード線WLは、活性領域3と直交する方向図2中X方向に沿って延びるように形成されると共に、図2中Y方向に所定間隔で複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線SGL1が図2中X方向に沿って延びるように形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。また、周辺回路領域第2の領域を示す図2bにおいて、メモリセル領域と同様にしてシリコン基板1に素子分離領域としてのSTI22が形成されており、このSTI22によって素子形成領域としての活性領域23が分離形成されている。上記活性領域23と直交する方向にゲート電極PG周辺ゲート電極が形成されている。周辺回路領域のSTI22の素子分離溝第2の素子分離溝は、メモリセル領域のSTI2の素子分離溝第1の素子分離溝の開口幅図2中X方向の開口幅、第1の開口幅よりも大きい開口幅第2の開口幅を有する。ゲート電極PGと活性領域23とが交差する部分に周辺回路用のトランジスタ周辺回路素子が形成されている。このようなトランジスタは、周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセル領域のトランジスタを駆動するための種々のトランジスタとして形成されている。次に、本実施形態のメモリセル領域におけるゲート電極構造について、図3、図4を参照しながら説明する。図3は、図2a中のB-B線ワード線方向、X方向に沿う断面を模式的に示す図であり、図4は、図2a中のA-A線ビット線方向、Y方向に沿う断面を模式的に示す図である。図3、図4に示すように、p型のシリコン基板1の上部には、素子分離溝第1の素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図2中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STI2を構成している。素子分離絶縁膜5は、素子分離溝4の内面に形成されたシリコン酸化膜24と、シリコン酸化膜24上に形成された塗布型絶縁膜25とから構成される。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層導電層となる浮遊ゲート電極FGと、浮遊ゲート電極FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極CGとを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。ゲート絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極FGの上部側面、および、浮遊ゲート電極FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造それぞれの膜厚が、例えばいずれも3nmから10nmであるの膜、即ち、いわゆるONO膜を用いている。制御ゲート電極CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。尚、導電層10をすべてシリサイド層即ち、シリサイド層単体で構成しても良い。また、図4に示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝11によって互いに電気的に分離されている。この溝11内にはメモリセル間絶縁膜12が形成されている。このメモリセル間絶縁膜12としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜12の上面、制御ゲート電極CGの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜13が形成されている。このライナー絶縁膜13上には、例えばシリコン酸化膜からなる層間絶縁膜14が形成されている。ライナー絶縁膜13は、シリコン酸化膜からなる層間絶縁膜14の形成時に酸化剤が制御ゲート電極CGへ到達することを防ぎ、特にシリサイド層の酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、制御ゲート電極CG間はライナー絶縁膜13を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。また、周辺回路領域のゲート電極構造を示す図5において、シリコン基板1の上部には、所定間隔でSTI素子分離領域22が形成されており、このSTI22により活性領域素子形成領域23が分離されている。尚、図5は、図2b中のC-C線ワード線方向、X方向に沿う断面を模式的に示す図である。STI22は、メモリセル領域のSTI2の素子分離溝4の開口幅第1の開口幅よりも大きい開口幅第2の開口幅を有する素子分離溝第2の素子分離溝26と、この素子分離溝26内に形成された素子分離絶縁膜27とから構成される。素子分離絶縁膜27は、素子分離溝26の内面に形成されたシリコン酸化膜28と、シリコン酸化膜28上に形成された塗布型絶縁膜29とから構成される。上記周辺回路領域の素子分離溝26の内面に形成されたシリコン酸化膜28の膜厚第2の膜厚は、メモリセル領域の素子分離溝4の内面に形成されたシリコン酸化膜24の膜厚第1の膜厚よりも厚い。活性領域23の上には、メモリセルトランジスタのゲート絶縁膜7よりも端部の膜厚が厚い例えば高耐圧トランジスタ用のゲート絶縁膜30が形成されている図11参照。尚、ゲート絶縁膜30の端部の膜厚が厚い構造については、後述する。上記ゲート絶縁膜30としては、例えばシリコン酸化膜を用いている。ゲート絶縁膜30の上には、メモリセルトランジスタと同様にして、ゲート電極PGを構成する浮遊ゲート電極FG多結晶シリコン層8と、電極間絶縁膜9と、制御ゲート電極CG導電層10とが積層されている。尚、電極間絶縁膜9には、図示しない貫通孔が形成されており、多結晶シリコン層8と導電層10は導通している。更に、制御ゲート電極CG上にライナー絶縁膜13および層間絶縁膜14が形成されている。次に、本実施形態によるNAND型フラッシュメモリ装置の製造方法の一例を、図6~図9に示す工程断面図を参照して説明する。尚、図6a~図9aは図3に対応する断面構造メモリセル領域の製造段階を模式的に示し、図6b~図9bは図5に対応する断面構造周辺回路領域の製造段階を模式的に示す。まず、図6に示すように、p型のシリコン基板1または表層にp型ウエルを形成したシリコン基板の表面に、ゲート絶縁膜7、30を例えば1nm~15nm程度周知の方法で形成する。この後、浮遊ゲート電極FGとなる例えばドープト多結晶シリコン層8を10nmから200nm程度化学気相成長法により形成する。ドープト多結晶シリコン層8の不純物としては、例えばリンPを用いる。次に、ドープト多結晶シリコン層8上に化学気相成長法によってシリコン窒化膜15を50nmから200nm程度形成し、続いて、シリコン窒化膜15上に化学気相成長法によってシリコン酸化膜16を50nmから400nm程度形成する。この後、シリコン酸化膜16上にフォトレジスト図示せずを塗布し、露光現像によりフォトレジストをパターニングする。次いで、当該レジストをマスクとしてシリコン酸化膜16をRIE法によりエッチング処理する。エッチング後に、フォトレジストを除去する。そして、シリコン酸化膜16をマスクにしてシリコン窒化膜15をエッチングし、次いで、ドープト多結晶シリコン層8浮遊ゲート電極FG、ゲート絶縁膜7、30およびシリコン基板1をエッチングすることにより、素子分離溝4、26を形成する図6参照。次に、図7に示すように、素子分離溝4、26の内面、即ち、シリコン基板1の上面底面と側面、ゲート絶縁膜7、30の側面および多結晶シリコン層8の側面を疎密酸化工程詳しくは後述するによって酸化し、シリコン酸化膜24、28を一括形成する。これによって、エッチングの加工ダメージを修復することができる。このとき、周辺回路領域の素子分離溝26の内面におけるシリコン酸化膜28を、メモリセル領域の素子分離溝4の内面におけるシリコン酸化膜24よりも厚くなるように形成できる。また、周辺回路トランジスタ高耐圧トランジスタのゲート絶縁膜30の端部の膜厚を、メモリセルトランジスタのゲート絶縁膜7の端部の膜厚よりも厚くすることができる図11、図13参照。尚、周辺回路領域のシリコン酸化膜28およびゲート絶縁膜30の構造等については、後で詳細に説明する。この後、図8に示すように、塗布技術を用いて塗布型絶縁膜シリコン酸化膜25、29を例えば200nm~1500nm程度形成することにより、素子分離溝4、26内を埋め込む。続いて、塗布型絶縁膜25、29に対し酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行うことにより高密度化を行う。次に、CMPchemicalmechanicalpolishingを用いてシリコン窒化膜15が露出するまで平坦化を行う。次いで、RIE法を用いてシリコン窒化膜15と選択比のあるエッチング条件によって、素子分離絶縁膜5、27シリコン酸化膜24、28および塗布型絶縁膜25、29のみをエッチバックする。この素子分離絶縁膜5、27の選択的なエッチングにより、浮遊ゲート電極FG多結晶シリコン層8間の素子分離絶縁膜5、27が落とし込まれる。この後、多結晶シリコン層8上に残っているシリコン窒化膜15を例えばウエットエッチングで選択的にエッチングして除去する。次いで、図9に示すように、露出した多結晶シリコン層8および素子分離絶縁膜5、27の表面に、電極間絶縁膜9を形成する。この電極間絶縁膜9としては、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜を周知のプロセスにより形成する。尚、電極間絶縁膜9として、単体の高誘電率絶縁膜、シリコン酸化膜/高誘電率絶縁膜/シリコン酸化膜の積層構造の膜、または、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の積層構造の膜等を形成しても良い。この後、電極間絶縁膜9上に化学気相成長法を用いて導電層10制御ゲート電極CGとなるドープト多結晶シリコン層を例えば100nm程度形成する。ドープト多結晶シリコン層の不純物としては、例えばリンPを用いる。尚、周辺回路領域の電極間絶縁膜9には、図示しない貫通孔が形成されて多結晶シリコン層8とドープト多結晶シリコン層とが導通される。この後は、周知のプロセスにより、電極分離用の溝11図4参照を形成し、複数のゲート電極構造を得る。尚、ゲート電極浮遊ゲート電極FGおよび制御ゲート電極CGの幅寸法及びゲート電極間の間隔寸法は、いずれも例えば50nm程度である。また、厚さ10nm程度のゲート側壁膜図示しないを、熱酸化法及びCVD法により形成しても良い。次いで、溝11の内底部のシリコン基板1の表面に、イオン注入法を用いて不純物をドーピングし、拡散層6を形成する。続いて、溝11内に、セルゲート間絶縁膜としてメモリセル間絶縁膜12を形成した後、平坦化し、落とし込む。次に、多結晶シリコン層導電層10の上部に例えばニッケルシリサイドNiSi層を形成した後、図4に示すように、ライナー絶縁膜13と層間絶縁膜14を形成する。更に、周知の技術を用いて配線等図示しないを形成する。このようにして製造されたNAND型フラッシュメモリ装置の各メモリセルでは、シリコン基板1と制御ゲート電極CGとの間に高電圧を印加することで、カップリング比に応じた電界がトンネル絶縁膜ゲート絶縁膜7に印加され、トンネル絶縁膜にトンネル電流が流れる。その結果、浮遊ゲート電極FGの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。次に、素子分離溝4、26を形成した後の疎密酸化工程について、詳細に説明する。この疎密酸化工程を実行することにより、素子分離溝4、26の加工ダメージを修復することができると共に、後述する酸化条件により、周辺回路領域のゲート絶縁膜30に、メモリセル領域のゲート絶縁膜7よりも大きなバーズビーク図11、図13b参照を導入形成することができる。更に、上記疎密酸化工程を実行することにより、パターン疎領域である周辺回路領域において、素子分離溝26の内面に厚い膜厚のシリコン酸化膜28を形成することができる。これにより、素子分離溝26の埋め込み材である塗布型絶縁膜29の埋め込み体積を減らすことができるから、周辺回路領域における結晶欠陥の発生を抑制できる。本実施形態の疎密酸化工程の酸化条件としては、メモリセル領域の素子分離溝4の幅が狭い開口部スペースにおいて、その内面に薄い膜厚のシリコン酸化膜24が形成されると共に、周辺回路領域の素子分離溝26の幅が広い開口部スペースにおいて、その内面に厚い膜厚のシリコン酸化膜28が形成されるような条件を選択する。具体的には、本実施形態の疎密酸化工程においては、プラズマ酸化を使用し、このプラズマ酸化の酸化条件は、希ガス例えばアルゴンガスと酸素ガスを含み、酸素ガスの流量比率が約20以下の処理ガスを用いると共に、処理圧力チャンバー内圧力を低圧例えば300Pa程度以下とした。この酸化条件で生成されたマイクロ波励起プラズマを用いて疎密酸化を実行することによって、シリコン酸化膜24、28の膜厚差がパターンの疎領域と密領域とで実効的に大きくなり、且つ、生産性の観点から高酸化レート条件として望ましいものとなった。尚、プラズマ酸化の酸化条件は、上記した例に限られるものではなく、酸素の流量比率を例えば0.5~10程度とし、処理圧力を例えば1.3~133Pa程度とすることがより一層好ましい酸化条件である。ここで、素子分離溝4、26の幅寸法スペース幅寸法を変化させたときに、上記疎密酸化工程により素子分離溝4、26の内面STI側壁に形成される酸化膜厚を測定した結果を、図10に示す。この図10の横軸は、素子分離溝4、26の幅寸法スペース幅寸法である。縦軸は、メモリセル領域の素子分離溝4の内面に形成されるシリコン酸化膜24の膜厚を1と規格した場合のシリコン酸化膜28の膜厚STI側壁酸化膜厚である。上記図10から、スペース幅寸法が広くなるにつれて、酸化膜厚が増大していることがわかる。また、上記疎密酸化工程を実行すると、素子分離溝4、26の内面に形成されるシリコン酸化膜24、28の膜厚が増大するにつれて、ゲート絶縁膜トンネル絶縁膜7、30の端部に導入されるバーズビークの大きさが増大することがわかった。このため、図11および図13bに示すように、素子分離溝26のスペース幅寸法が広い周辺回路領域においてバーズビークがより一層大きくなった。ここで、素子分離溝4、26の幅寸法スペース幅寸法を変化させたときに、バーズビークの大きさの指標として、例えばゲート絶縁膜7、30の端部の膜厚を測定した結果を、図12に示す。この図12の横軸は、素子分離溝4、26の幅寸法スペース幅寸法である。図12の縦軸は、メモリセル領域のゲート絶縁膜7の端部の膜厚を1として規格した場合の周辺回路領域におけるゲート絶縁膜端部の膜厚である。図12から、スペース幅寸法が広くなるにつれて、ゲート絶縁膜端部の膜厚が増大していることがわかり、更に、スペース幅寸法に固有のバーズビークの大きさが得られることがわかる。そして、図12から、パターン素子分離溝4の密となったメモリセル領域と比較して、パターン素子分離溝26の疎となった周辺回路領域において、バーズビークを選択的且つ積極的に導入可能なことがわかる。この結果を模式的に図13bに示す。尚、図13aは疎密酸化工程を実行する前の状態を模式的に示す。この場合、図13aにて1点鎖線の丸印で示すように、シリコン基板1の上部端が角張っていると、高電界集中が起こり、耐圧が劣化する。そこで、特により高い高電圧を印加する周辺回路領域では、大きいバーズビークを導入し、メモリセル領域には、微小バーズビークを導入することが好ましい。本実施形態の疎密酸化工程を実行すると、図13bに示すように、周辺回路領域のバーズビークが、メモリセル領域のバーズビークよりも大きくなることから、シリコン基板1の上部端の適切な角丸めを周辺回路領域およびメモリセル領域においてそれぞれ実現することができた。これにより、本実施形態によれば、特に高電界が印加される周辺回路素子の耐圧改善を図ることができると共に、メモリセル領域ではバーズビークが小さいため、カップリング比を良好に維持することが可能である。加えて、本実施形態においては、上記した疎密酸化工程を施すことにより、図14に示すように、素子分離溝26の側壁、特には、多結晶シリコン層8の側壁において、上部に形成されるシリコン酸化膜28の膜厚が、下部に形成されるシリコン酸化膜28の膜厚よりも大きいこと、即ち、テーパー形状が形成されることが判明した。このテーパー形状が形成されると、後工程において素子分離絶縁膜27を落とし込んだ後に電極間絶縁膜9を介して導電層10制御ゲート電極CGを埋め込むときの埋め込み性が向上するという効果が得られる。さらに、本実施形態においては、素子分離溝4、26の加工後、塗布型絶縁膜25、29の埋め込み前に、上記した疎密酸化工程を施すことにより、スペース幅寸法の広い周辺回路領域において比較的厚いシリコン酸化膜28を形成した。これにより、周辺回路領域の素子分離溝26内に埋め込む塗布型絶縁膜29の体積を減らすことができるから、後工程の熱処理等により発生する塗布型絶縁膜29の収縮に起因する周辺回路領域の素子分離溝26部分の結晶欠陥を抑制することができる。尚、上記シリコン酸化膜28を熱CVD膜に置き換えても結晶欠陥を抑制することは可能である。しかし、熱CVD膜ではパターン疎密差が小さいので、周辺回路領域における結晶欠陥を抑制させるために、厚い熱CVD膜を形成すると、必然的にメモリセル領域における熱CVD膜のデポ膜厚も同程度に増大してしまうことから、メモリセル領域においてパターン閉塞やパターン倒壊等の問題を引き起こすおそれがある。このため、素子分離溝4、26の内面に形成する膜側壁膜としては、疎密酸化により形成するシリコン酸化膜24、28の単膜、あるいは、上記疎密酸化によりシリコン酸化膜24、28を形成した後にCVD膜を形成した積層膜が好適に用いられる。次に、上記した疎密酸化工程の作用動作について考察する。本実施形態では、上記疎密酸化工程を実行するに際して、プラズマ酸化を用いた。このプラズマ酸化では、例えばアルゴンガスArを酸素ガスO2と混合させてプラズマを励起し、アルゴンガス希ガスの準安定状態の持つエネルギーを利用して酸素分子を解離する手法を用いる。この場合、酸素ガスが酸素イオンや酸素ラジカルに解離するエネルギー値はそれぞれ異なり、主に処理圧力を高低させることで、これら酸化種の発生量を制御できる。ここで、図15に、プラズマ中の酸素イオン照射量IonFluxDensityの圧力依存性および酸素ラジカルの発光強度OのIntensityの圧力依存性を示す。図15に示されるように、処理圧力を低圧に設定すると、酸素イオンの生成量が多くなり、一方処理圧力を高圧に設定すると、酸素ラジカルの生成量が多くなる傾向がある。このことから、処理圧力が低圧では、酸素イオンのシリコン酸化反応が支配的となり、処理圧力が高圧では、酸素ラジカルのシリコン酸化反応が支配的となることがわかる。更に、本発明者らは、処理圧力を低圧にして酸素イオンによる酸化処理を実行すると、本実施形態の疎密酸化工程を実現できるという知見を得た。これは、低圧下の酸素イオンによる酸化処理の場合、処理装置内で発生した酸素イオンが試料とプラズマ間で発生したシース電位によって試料方向へ引き込まれる際、試料の構造体、特に試料上面の角張っている箇所への電界集中によって、より積極的に酸化が進むためと考えられる。即ち、パターンの密領域メモリセル領域においては、低圧下で発生した酸素イオンは素子分離溝4の側壁上部の角張っている部分で多く消費されることから、素子分離溝4の内部底部では酸化速度が比較的遅くなり、形成されるシリコン酸化膜24の膜厚が薄くなる。一方、パターンの疎領域周辺回路領域においては、低圧で発生した酸素イオンは一様にシース電位によって引き込まれるため、素子分離溝26の上部側壁と内部底部で酸化速度に大きな差が存在しない。これにより、素子分離溝26の内面で酸化がスムーズに進行し、形成されるシリコン酸化膜28の膜厚が厚くなると考察することができる。図16は、疎密酸化工程を実行したときのメモリセル領域の素子分離溝4の内面側壁に形成されるシリコン酸化膜24の膜厚の高さ位置依存性を示す。図16の横軸は、高さ位置を示す。縦軸は、シリコン酸化膜24の膜厚を示し、素子分離溝4の内部のBtmbottom位置に形成されるシリコン酸化膜24の膜厚を1として規格化されている。この図16から、素子分離溝4の内部のBtm位置と比較して、Top位置では約2.5倍の膜厚のシリコン酸化膜24が形成されることがわかる。更に、素子分離溝4の上部の角張っている部分で、酸化速度がより一層早いことがわかる。尚、このような疎密酸化工程では、処理圧力が例えば20Pa~60Pa程度、酸素流量割合が2.4~14.3程度の範囲の酸化条件が、特にNAND型のフラッシュメモリ装置への適用に有効であることが確認された。上記酸化条件が有効である理由としては、基板面内の酸化膜厚の均一性が良好であることや、所望の酸化膜厚を得る上で酸化レートが比較的早いこと生産性の観点が挙げられる。ところで、前記特許文献1には、素子分離溝の内面にCVD膜としてシリコン酸化膜ライナー絶縁膜を形成した構成が示されているが、このライナー絶縁膜を形成すると、メモリセル領域において素子分離溝の上部の角部分における電界集中が緩和されてしまう。このため、上記ライナー絶縁膜を形成した後、プラズマ酸化を行っても、電界集中による疎密酸化作用が発現し難くなる。これに対して、本実施形態においては、素子分離溝4、26の内面に直接または自然酸化膜が存在する状態で前記した酸素イオンを利用して疎密酸化工程を実行するように構成したので、周辺回路領域の素子分離溝26の内面に形成されるシリコン酸化膜28の膜厚をメモリセル領域のそれに比べて厚くすることができる。その他の実施形態上記した実施形態では、NAND型のフラッシュメモリ装置に適用したが、これに限られるものではなく、他の半導体メモリに適用しても良い。以上のように、本実施形態の半導体装置の製造方法によると、第1の開口幅を有する第1の素子分離溝の内面に第1の膜厚の酸化膜を、第1の開口幅よりも広い第2の開口幅を有する第2の素子分離溝の内面に第1の膜厚よりも厚い第2の膜厚の酸化膜を、プラズマ酸化により一括形成した後、第1の素子分離溝内および第2の素子分離溝内に塗布型絶縁膜を埋め込むように構成したので、周辺回路素子の寿命を長くできると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。