"データをシリアルに転送するシリアル動作を行う直列接続された複数のフリップフロップを分割して構成された複数のF/Fグループと、前記F/Fグループに含まれるフリップフロップの出力が一致する場合に第1の信号を出力し、そうでない場合に第2の信号を出力する連続信号判定回路と、前記F/Fグループの先頭以外のフリップフロップに対し、前記第1の信号を受信する場合にはクロック信号を供給せず、前記第2の信号を受信する場合にはクロック信号を供給するクロックゲーティング回路と、を備えることを特徴とする半導体集積回路。前記F/Fグループの含むフリップフロップの数mは、式1で与えられる整数m_bestに対し、m_best-1≦m≦m_best3の範囲にあることを特徴とする請求項1に記載の半導体集積回路。ここで、関数Nearestintは、引数から最も近い整数を返す関数であり、nは、前記F/Fチェーンに入力されるデータにおける同一データ連続数と、前記同一データ連続数との積が最大となる整数である。前記直列接続された複数のフリップフロップは、前記半導体集積回路のスキャンイン端子およびスキャンアウト端子を用いて、スキャンテストモード時に前記フリップフロップを制御および監視可能なスキャンチェーンであり、スキャンテストモード時に、前記連続信号判定回路から出力された信号を前記クロックゲーティング回路に出力するマルチプレクサをさらに備えることを特徴とする請求項1または2に記載の半導体集積回路。前記直列接続された複数のフリップフロップは、通常動作モード時に所定の論理機能を実現するように構成された論理ネット内に含まれるシフトレジスタであることを特徴とする請求項1または2に記載の半導体集積回路。前記連続信号判定回路は、前記F/Fグループ内の全てのフリップフロップの出力信号または入力信号について、論理積ANDと、論理和ORの反転NOTとの否定論理和NORを取るものとして構成されていることを特徴とする請求項1乃至4のいずれかに記載の半導体集積回路。半導体集積回路の論理ネットに対して、DFT回路を挿入するテスト容易化設計を施すことにより、DFT挿入後の論理ネット、及びスキャンチェーンを構成するフリップフロップの接続状態を示すDFT情報を作成し、前記DFT挿入後の論理ネットに関する情報および前記DFT情報を用いて、テストパターンを生成し、前記テストパターンを解析することにより、同一データ連続数と、前記同一データ連続数の発生回数との積が最大となる同一データ連続数である最大有効データ連続数を取得し、前記最大有効データ連続数に基づいて、グループ化要素数を算出し、前記グループ化要素数を用いて、前記DFT情報にグループ化情報を追加し、グループ化後のDFT情報を作成し、前記グループ化後のDFT情報に従って前記スキャンチェーンを複数のF/Fグループに分割し、前記F/Fグループの各々に低消費電力化テスト回路を挿入することにより、前記論理ネットを更新する、を備えることを特徴とする半導体集積回路の設計方法。半導体集積回路の論理ネットからシフトレジスタを抽出し、前記シフトレジスタを構成するフリップフロップの接続状態を示すシフトレジスタ情報を作成し、前記論理ネットの論理シミュレーションを行うことにより、前記シフトレジスタ上をシフトするデータを取得し、前記データを解析することにより、同一データ連続数と、前記同一データ連続数の発生回数との積が最大となる同一データ連続数である最大有効データ連続数を取得し、前記最大有効データ連続数に基づいて、グループ化要素数を算出し、前記グループ化要素数を用いて、前記シフトレジスタ情報にグループ化情報を追加し、グループ化後のシフトレジスタ情報を作成し、前記グループ化後のシフトレジスタ情報に従って前記シフトレジスタを複数のF/Fグループに分割し、前記F/Fグループの各々に低消費電力化回路を挿入することにより、前記論理ネットを更新する、を備えることを特徴とする半導体集積回路の設計方法。本発明が解決しようとする課題は、IRドロップ問題を緩和することのできる半導体集積回路およびその設計方法を提供することである。本発明の一実施形態による半導体集積回路は、データをシリアルに転送するシリアル動作を行う直列接続された複数のフリップフロップを分割して構成された複数のF/Fグループと、前記F/Fグループに含まれるフリップフロップの出力が一致する場合に第1の信号を出力し、そうでない場合に第2の信号を出力する連続信号判定回路とを備えるとともに、前記F/Fグループの先頭以外のフリップフロップに対し、前記第1の信号を受信する場合にはクロック信号を供給せず、前記第2の信号を受信する場合にはクロック信号を供給するクロックゲーティング回路を備える。以下、本発明に係る実施形態について図面を参照しながら説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、同一符号の構成要素の詳しい説明は繰り返さない。図1は、本発明の第1の実施形態による半導体集積回路100の構成の一部を示している。図1に示すように、半導体集積回路100は、スキャンテスト対象の組合せロジック部101と、F/Fグループ11と、連続信号判定回路130と、を備える。この半導体集積回路100は、テストモード信号TMにより、通常動作モードとスキャンテストモードシフト動作モードとを切替えることができる。即ち、TM=0のとき、通常動作する通常動作モードとなり、TM=1のとき、スキャンテストを行うスキャンテストモードとなる。組合せロジック部101は、AND回路、OR回路、インバータ、バッファなどの組合せ論理回路を組み合わせて構成され、図1中に示したフリップフロップ、ラッチとともに通常動作時における所定の論理機能を実現するように構成されたものである。F/Fグループ11は、フリップフロップスキャンF/F111~114及びマルチプレクサ121~124を有する。フリップフロップ111~114はマルチプレクサ122~124を介して直列接続されている。図1に示すように、マルチプレクサ121~124は、一方の入力端子が組合せロジック部101と接続され、他方の入力端子がスキャンイン端子SIまたは前段のフリップフロップと接続され、また、セレクト信号としてテストモード信号を用いる。よって、通常動作モードでは、組合せロジック部101から出力されたデータが、マルチプレクサ121~124を経由して、それぞれフリップフロップ111~114に格納される。一方、スキャンテストモードでは、スキャンイン端子または前段図示せずのフリップフロップの出力のデータおよびフリップフロップ111~113から出力されたデータが、マルチプレクサ121~124を経由して、それぞれフリップフロップ111~114に格納される。即ち、スキャンテストモードでは、フリップフロップ111,112,は直列接続されて、各々のフリップフロップの出力SO出力またはQ出力は、次段のフリップフロップに入力される。このように、フリップフロップ111~114に格納されたデータはクロックサイクルごとに次段のフリップフロップにシフトする。なお、ここではF/Fグループ11について説明したが、F/Fグループ12以降の他のF/Fグループでも同様である。F/Fグループ11の後ろにはF/Fグループ12が接続されている。F/Fグループ12は、フリップフロップ211~214及びマルチプレクサ221~224を有するフリップフロップ212~214及びマルチプレクサ222~224は図示せず。図1に示すように、F/Fグループ12は、F/Fグループ11の最後尾のフリップフロップ114にマルチプレクサ221を介して接続されたフリップフロップ211を先頭のF/Fとして有する。図示しないが、F/Fグループ12に続いて、F/Fグループ13,14,が順次接続されている。F/Fグループ11,12,は、スキャンテストモード時に、半導体集積回路100のスキャンイン端子およびスキャンアウト端子を用いてフリップフロップ111,112,を制御および監視可能なスキャンチェーンを構成する。スキャンチェーンは、組合せロジック部101の外部に構成されており、直列接続された複数のフリップフロップ111~114,211を有し、データをシリアルに転送するシリアル動作を行う。F/Fグループ11,12,は、各々が所定数本実施形態では4個のフリップフロップを有するように、スキャンチェーンを分割したものである。なお、図示しないが、フリップフロップ111,112,の出力端子は組合せロジック部101とも接続されており、通常動作モード時においてフリップフロップ111,112,の出力は組合せロジック部101に入力される。連続信号判定回路130は、F/Fグループ11に含まれるフリップフロップ111~114の出力Q出力またはSO出力が一致する場合、即ち、フリップフロップ111~114の出力が全て0又は全て1の場合に0を出力し、そうでない場合に1を出力する。連続信号判定回路130は、図1に示すように、論理積ゲート131~133と、論理和ゲート134~136と、インバータ137と、否定論理和ゲート138とを有し、F/Fグループ11内のフリップフロップ111~114の出力信号について、論理積ANDと、論理和ORの反転NOTとの否定論理和NORを取るものとして構成されている。より具体的には、クロックゲーティング制御線103に出力する否定論理和ゲート138には、論理積ゲート131の出力とインバータ137の出力とが入力される。論理積ゲート131の出力は、フリップフロップ111~114の出力が全て1のときにのみ1となる。一方、インバータ137の出力は、フリップフロップ111~114の出力が全て0のときにのみ1となる。したがって、フリップフロップ111~114の出力が全て1又は0の場合にのみ、否定論理和ゲート138の出力は0となる。F/Fグループ12に対しても連続信号判定回路130と同様な構成の連続信号判定回路230が設けられる。このように、F/Fグループ12以降のF/Fグループに対しても、そのF/Fグループが有するフリップフロップの出力が一致するか否かを判定する回路がそれぞれ設けられている。図1に示すように、半導体集積回路100は、マルチプレクサ141,142と、クロックゲーティング回路151,152とをさらに備えている。マルチプレクサ141,142は、それぞれクロックゲーティング回路151,152のイネーブル信号を出力するものであり、いずれもテストモード信号をセレクト信号として用いる。マルチプレクサ141は、TM=0通常動作モードのときクロックゲーティング制御線102の信号を出力し、TM=1スキャンテストモードのときクロックゲーティング制御線103の信号を出力する。マルチプレクサ142は、TM=0のときクロックゲーティング制御線102の信号を出力し、TM=1のときは常に信号1を出力する。クロックゲーティング制御線102には、通常動作モードで行われるクロックゲーティング用の制御信号が流れる。一方、クロックゲーティング制御線103には、連続信号判定回路130から出力された信号が流れる。クロックゲーティング回路151,152は、クロックゲーティングクロック信号の遮断を行う回路である。なお、クロックゲーティング回路151,152はそれぞれ、例えば、2入力のANDゲートを用いて構成することができる。図1に示すように、クロックゲーティング回路151は、フリップフロップ112~114に対してクロック信号の供給/遮断を行い、クロックゲーティング回路152は、フリップフロップ111に対してクロック信号の供給/遮断を行う。また、クロックゲーティング回路152はF/Fグループ12以降のF/Fグループの先頭のフリップフロップに対してもクロック信号の供給/遮断を行う。クロックゲーティング回路151には、一方の端子からクロック信号CLKが入力され、他方の端子イネーブル入力端子からマルチプレクサ141から出力された信号が入力される。クロックゲーティング回路151は、マルチプレクサ141から出力された信号が1であるときCLK信号を出力し、マルチプレクサ141から出力された信号が0であるときはクロック信号を出力しない。クロックゲーティング回路152には、一方の端子からクロック信号が入力され、他方の端子イネーブル入力端子からマルチプレクサ142から出力された信号が入力される。クロックゲーティング回路152は、マルチプレクサ142から出力された信号が1であるときCLK信号を出力し、マルチプレクサ142から出力された信号が0であるときはクロック信号を出力しない。なお、マルチプレクサ241は、マルチプレクサ141と同様に機能するものであり、クロックゲーティング回路251のイネーブル信号を出力する。クロックゲーティング回路251は、クロックゲーティング回路151と同様に機能するものであり、F/Fグループ12の先頭のフリップフロップ211以外のフリップフロップに対してクロック信号の供給/遮断を行う。上記の構成により、通常動作モードTM=0においては、クロックゲーティング制御線102上の信号がマルチプレクサ141,142を介して、クロックゲーティング回路151,152のイネーブル入力端子に入力される。その結果、フリップフロップ111~114はクロックゲーティング制御線102の信号によりクロックゲーティング制御される。同様のことがF/Fグループ12以降のF/Fグループについてもいえる。よって、通常動作モードにおいては、スキャンチェーンを構成する全てのフリップフロップは、クロックゲーティング制御線102上の信号によってクロックゲーティング制御される。一方、スキャンテストモードTM=1においては、フリップフロップ111~114に格納されたデータが全て0又は1の場合、連続信号判定回路130は0を出力する。この0信号は、マルチプレクサ141を介して、クロックゲーティング回路151のイネーブル入力端子に入力される。その結果、フリップフロップ112~114はゲーティングされる。スキャンテストモード中のフリップフロップのクロックゲーティング制御はF/Fグループごとに行われる。なお、スキャンテストモード中、マルチプレクサ142は常に信号1を出力するため、クロックゲーティング回路152のイネーブル入力端子には1が入力される。これにより、フリップフロップ111には常にクロック信号が供給されることになり、フリップフロップ111はスキャンテストモード中、クロックゲーティング制御されない。このようにしてスキャンテストモード中、フリップフロップ111を常に動作させる理由は、フリップフロップ111は、F/Fグループ11への入力信号のトグルtoggle:1→0または0→1の信号変化を検出する必要があるためである。上記のように、スキャンテストモード時では、各F/Fグループの先頭のフリップフロップ111,211等は常に動作し、それ以外のフリップフロップはクロックゲーティング制御線103の信号によりクロックゲーティング制御される。次に、具体的な動作例として、スキャンテストモードにおいて、F/Fグループ11に1が連続的にシフト入力され、フリップフロップ111~114の全てに1が格納された場合を考える。このとき、前述のように、連続信号判定回路130の出力は0となり、クロックゲーティング回路151のイネーブル入力端子に0が入力されるため、フリップフロップ112~114へのクロック信号の供給が停止される。フリップフロップ111に1がシフト入力される限り、フリップフロップ112~114へのクロック信号の供給が停止された状態が継続する。その後、先頭のフリップフロップ111の入力端子SIに0が転送されると、次のクロックで0がフリップフロップ111に入力される。このとき、連続信号判定回路130は1を出力するため、クロックゲーティング回路151のイネーブル入力端子に1が入力される。その結果、フリップフロップ112~114へのクロック信号の供給が再開され、フリップフロップ112~114は入力データをシフト可能な状態になる。上記の動作は、F/Fグループ11に0が連続的にシフト入力され、フリップフロップ111~114の全てに0が格納された場合も同様である。フリップフロップ111に0が入力される限り、フリップフロップ112~114へのクロック信号の供給は停止される。そして、先頭のフリップフロップ111に1が格納されると、クロック信号の供給が再開され、フリップフロップ112~114は入力データをシフト可能な状態になる。上記の説明からわかるように、1または0がNビットN≧4連続するデータがF/Fグループ11にシフト入力される場合、あるサイクル時間において4個のフリップフロップ111~114の全てに1または0が格納される。そして、その次のサイクルにおいて、先頭のフリップフロップ111を除くフリップフロップ112~114へのクロック信号供給が停止されることとなる。より詳しくは、N-3サイクルの間、フリップフロップ112~114へのクロック信号が停止される。その結果、スキャンテストモードにおけるF/Fグループ11の消費電力を低減することができる。また、F/Fグループ11からシフト出力されたデータはF/Fグループ12以降にもシリアル転送されるため、F/Fグループ12以降についても消費電力を低減させることができる。ここで、図2を用いて、クロックゲーティングの様子を視覚的に説明する。図2は、7ビット連続する1および0が交互に現われるデータがスキャンチェーンにシフト入力された場合における、クロックゲーティング発生の様子を示している。スキャンチェーンは3個のF/FグループGr1、Gr2及びGr3で構成されている。各F/FグループGr1、Gr2及びGr3は、前述のF/Fグループ11と同様、直列接続された4個のフリップフロップスキャンF/Fを含む。図2aにおいて、横方向はフリップフロップに格納されたデータのシフト方向を示し、縦方向は時間をサイクル単位で示している。図2aは、10サイクルT1,T2,,T10分について示している。スキャンシフト動作は、1サイクル毎に各データが右斜め下方向に移動していくものとして表現される。また、図2aにおいて、太枠で囲われた部分は、クロックゲーティングが有効である即ち、クロック信号が供給されていないことを示している。前述のように、F/FグループGr1,Gr2,Gr3の先頭のフリップフロップはクロックゲーティングの対象でないため、常にクロックが供給される。図2bは、各F/Fグループにおけるクロックゲーティング制御のイネーブル信号を時間サイクルごとに示している。このイネーブル信号は、前述のように、連続信号判定回路の出力信号であり、シフト入力されるデータに応じて自動的に生成される。図2aおよびbからわかるように、イネーブル信号はクロックゲーティングが行われる1サイクル前に確定している。これにより、前述のように、F/Fグループを構成するフリップフロップの値が一致したサイクルの次のサイクルで、クロックゲーティングが有効になる。図2に示す場合、有効クロックゲーティング率=クロックゲーティングを行ったサイクルの和/全サイクルは、45=54120となる。上述したように、本実施形態では、スキャンチェーンにシフト入力されるデータに応じて、F/Fグループの先頭以外のフリップフロップへのクロック信号の供給を停止する。これにより、スキャンテスト時におけるスキャンチェーンの消費電力を低下させることができる。また、スキャンテストモードにおいて動作するフリップフロップの数が減少するため、IRドロップを軽減することができる。スキャンテスト中は、通常動作と比較して厳し過ぎる動作によってIRドロップが突発的に発生することがある。しかしながら、本実施形態によれば、IRドロップを軽減することができるために、所謂オーバーキルの問題出荷テストにおいて良品として差し支えない半導体集積回路を不良品としてしまう問題を緩和することができる。その結果、半導体集積回路の歩留まりを向上させることができる。上記の説明では、F/Fグループに含まれるフリップフロップの数以下、要素数又はグループ化要素数という。は4個であったが、これに限るものではない。グループ化要素数は、シフト動作中のクロックゲーティングの単位となるものであり、スキャンチェーンにシフト入力されるデータに応じて、有効クロックゲーティング率が最も大きくなるように決定することが好ましい。このことについて、以下に詳細に説明する。スキャンチェーンに入力されるテストパターンは、自動テストパターン生成ATPG:AutomaticTestPatternGenerationツールにより生成される。このATPGツールは、LSIの論理ネットに挿入された全てのスキャンチェーンに関する情報を把握した上でテストパターンを生成する。また、最近のATPGツールは、トグルの少ないテストパターンを生成する機能を有している。この機能を活用することで、有効クロックゲーティング率をさらに向上させることができる。まず、ATPGツールで生成されたテストパターンについて、同一データが連続する数以下、同一データ連続数という。ごとの発生回数を示すヒストグラムを作成する。なお、テストパターンから適当な割合でサンプリングしたものについて、ヒストグラムを作成してもよい。図3は、作成されたヒストグラムの一例を示している。この例では、同一データ連続数1の場合が最も発生回数が多く、その後同一データ連続数が増えるにつれて発生回数は漸減するものの、ATPGツールのトグル低減機能により、同一連続データ数6,7において再び発生回数が増える。次に、同一データ連続数と、その同一データ連続数の発生回数との積が最大となる同一データ連続数以下、最大有効データ連続数という。を取得する。この最大有効データ連続数nは、有効クロックゲーティング率を最適化する際に基本となるパラメータである。図3は、最大有効データ連続数のヒストグラムも示している。この例では、最大有効データ連続数nは7である。次に、有効クロックゲーティング率を、最大有効データ連続数n、グループ化要素数mを用いて表すことを考える。まず、グループ化要素数と最大有効データ連続数が等しいn=mの場合における有効クロックゲーティング率について説明する。この場合、nサイクルに1回だけ、F/Fグループの先頭以外のm-1個即ち、n-1個のフリップフロップへのクロック供給が停止される。よって、有効クロックゲーティング率R_CGは式1で表される。ここで、Nsc:スキャンチェーン長スキャンチェーンを構成するフリップフロップの総数、N:シフト動作周波数単位時間1サイクル当たりシフトするビット数、n:最大有効データ連続数である。式1からわかるように、最大有効データ連続数nが大きくなるにつれて、有効クロックゲーティング率R_CGは単調減少する。よって、最大有効データ連続数nをグループ化要素数mとした場合には、ATPGツールにより生成されたテストパターンにおいてトグルが少ない即ち、最大有効データ連続数nが大きいという点を活かすことができない。そこで、最大有効データ連続数nより小さい数をグループ化要素数mとすることを考える。この場合、有効クロックゲーティング率R_CGmは、mの関数として式2で与えられる。ここで、Nsc:スキャンチェーン長、N:シフト動作周波数、n:最大有効データ連続数、m:グループ化要素数である。式2をmで微分すると、式3が得られる。dR_CGm/dm=0を解くと、式4が得られる。したがって、最大有効データ連続数nに対して、最も高い有効クロックゲーティング率を与えるグループ化要素数m_bestは式5で与えられる。ここで、関数Nearestintは引数から最も近い整数を返す関数である。式5より、例えば、n=7のときm_best=3であり、n=12のときm_best=4である。図4は、最大有効データ連続数nが2~20の場合について、有効クロックゲーティング率R_CGをグループ化要素数mに対してプロットしたグラフである。図4中の破線は、最大有効クロックゲーティング率を与える要素数m_bestの最大有効データ連続数nに対する軌跡を示している。このように、要素数m_bestの値は、最大有効データ連続数nの平方根に比例するため、最大有効データ連続数nの増加に対して緩やかに増加する。なお、mの値を小さくするにつれて、連続信号判定回路130等の付加ハードウェアが増加する。よって、ハードウェア規模の増加と、低消費電力化で得られる効果IRドロップの緩和などとのトレードオフを考慮した上で、グループ化要素数を決定してもよい。図3からもわかるように、特定の同一データ連続数についてのみ、同一データ連続数×発生回数が突出して大きくなるとは限らない。即ち、実際には、複数の同一連続データ数について同一データ連続数×発生回数が互いに接近した値となる場合が多いと思われる。このことと、グループ化要素数が小さくなるほど付加ハードウェア量が増加すること等を考慮して、これら複数の同一連続データ数のいずれかを最大有効データ連続数nとして、式5によりグループ化要素数を算出してもよい。例えば、図3の場合、n=8を式5に代入して、グループ化要素数を求めてもよい。これにより、ハードウェアの増加を抑え、消費電力の低減効果と、ハードウェア量とのバランスを向上させることができる。図4中の矢印A,B,Cは、最大有効データ連続数n=5~12を想定した場合における、グループ化要素数m=3,4,5に対する有効クロックゲーティング率の範囲をそれぞれ示している。グループ化要素数を3とすれば平均的に最も高い有効クロックゲーティング率が得られることがわかる。しかし、n>10となる可能性が実際上かなり小さいことを考慮すれば、付加ハードウェアがm=3の場合よりも少なくなるm=4,5の場合でも、実用的に許容可能な範囲の有効クロックゲーティング率を得ることができる。さらに、最大有効データ連続数によっては、グループ化要素数を2または6としても、十分高い有効クロックゲーティング率が得られる。即ち、グループ化要素数mは、式5で与えられる整数m_bestに対し、m_best-1≦m≦m_best3の範囲にあるようにしてもよい。いずれにせよ、グループ化要素数mは、消費電力の削減効果と付加ハードウェア量とのトレードオフ等を考慮して、適切な値を選択することが望ましい。なお、グループ要素数は1つの値に限らず、複数の値をグループ化要素数として用いることによって、スキャンチェーンを複数のF/Fグループに分割してもよい。また、連続信号判定回路130等の低消費電力化のための付加回路は、必ずしも、スキャンチェーンを構成する全てのフリップフロップに対して挿入する必要はない。即ち、テストパターンによる半導体集積回路の動作解析の結果、IRドロップ等の問題が最も大きい部分についてのみ付加回路を挿入してもよい。また、連続信号判定回路130の内部構成は上述のものに限られず、例えば図1では信号配線の増加を抑制するために論理積ゲート、論理和ゲートは全て2入力のものが描かれているが、ゲートによる面積増加抑制の方が全体的な面積増加抑制に有効な場合、3入力以上の多入力ゲートを用いても勿論問題なく、QまたはSO出力の代わりに適宜それらの反転信号を用いて論理積を否定論理和NORに置き換え、論理和を否定論理積に置き換えることも勿論可能である。また、テストパターンを解析した結果、1の連続数が0の連続数よりもずっと大きい場合には、連続信号判定回路130の論理和ゲート134~136及びインバータ137を削除して、1の連続のみを検知するようにしてもよい。この際、否定論理和ゲート138の入力端子のうちインバータ137に接続されていた端子は接地する。これにより、連続信号判定回路130のハードウェア量をほぼ半減させることができる。同様に、テストパターンを解析した結果、0の連続数が1の連続数よりもずっと大きい場合には、連続信号判定回路130の論理積ゲート131~133を削除して、0の連続のみを検知するようにしてもよい。このとき、否定論理和ゲート138の入力端子のうち論理積ゲート131に接続されていた端子は接地される。また、連続信号判定回路を構成する各種の論理ゲート回路AND、OR等をプリチャージタイプの回路で代替してもよい。また、スキャンチェーンに限らず、半導体集積回路100内部における一般的なシフトレジスタを対象とすることもできる。この場合、シフトレジスタを複数のF/Fグループに分割し、各F/Fグループに連続信号判定回路130等を設ける。これにより、通常動作において、IRドロップを抑制することが可能となる。次に、本実施形態に係る半導体集積回路100の設計方法について、図5のフロー図に沿って説明する。図5は、低消費電力化テスト回路LPテスト回路が挿入された半導体集積回路を設計する手順を示している。1まず、通常動作を実現するための半導体集積回路の論理ネットフリップフロップラッチおよび組合せロジック部およびメモリ等のマクロセルで構成に対して、DFT回路を挿入するテスト容易化設計DFTDesignForTestabilityを施すステップS1。ステップS1で用いる情報として、スキャンテストの仕様であるテスト制約と、フリップフロップラッチおよび組合せロジックを構成する論理ゲートからなる基本セルとマクロセルの論理的な回路構成を示す論理ネットとがある。論理ネットは、RTLRegisterTransferLevel等による高レベルの記述から論理合成によって作成されたものである。ステップS1を実行することにより、DFT挿入後の論理ネットDFT回路が挿入された論理ネット情報、及びスキャンチェーンを構成するフリップフロップの接続状態を示すDFT情報を作成する。表1は、スキャンチェーンのDFT情報の一例を示している。表1において、左端のF/FNo.カラムは、フリップフロップスキャンF/Fの接続順を示す。Clockカラムは、フリップフロップにクロック信号を供給するクロックの名称を示す。Cell_nameカラムは、フリップフロップのセルの名称を示す。SIカラムは、LSIの論理ネットの階層情報を含んだ、フリップフロップの入力端子スキャンイン端子の名称を示す。SOカラムは、LSIの論理ネットの階層情報を含んだ、フリップフロップの出力端子スキャンアウト端子の名称を示す。DFT情報は、テストモード時において、ある行のフリップフロップのSO端子が次の行のフリップフロップのSI端子に接続されることを示す。2次に、ATPGツールを用いて、テストパターンを生成するステップS2。テストパターンの生成には、ステップS1で得られたDFT挿入後の論理ネットに関する情報およびDFT情報を用いる。ここで、DFT情報を用いるのは、ATPGツールがスキャンチェーンの構成に対応したテストパターンを生成するためである。なお、有効クロックゲーティング率を向上させてIRドロップを抑制するため、できるだけトグルの少ないテストパターンを生成することが好ましい。3次に、ステップS2で得られたテストパターンのデータ配列を解析することにより、最大有効データ連続数nを取得する。そして、その最大有効データ連続数nを前述の式5に代入することにより、最も高い有効クロックゲーティング率を実現するグループ化要素数m_bestを算出するステップS3。テストパターンの解析は、例えば、図3を用いて説明したように、同一データ連続数のヒストグラムを作成することにより行う。なお、算出されたグループ化要素数m_bestを式2に代入することにより有効クロックゲーティング率を算出し、その有効クロックゲーティング率を設計者へのレポート情報として用いてもよい。4次に、ステップS3で算出されたグループ化要素数m_bestを用いて、DFT情報にグループ化情報を追加し、グループ化後のDFT情報を作成するステップS4。なお、m_bestの値に限らず、m_best-1以上m_best3以下のグループ化要素数を用いてグループ化後のDFT情報を作成してもよい。また、複数のグループ化要素数を用いて行ってもよい。表2は、グループ化後のDFT情報の一例を示している。表2に示すように、グループ化後のDFT情報には、DFT情報にGroupカラムが追加されている。このGroupカラムは、グループID番号.グループ内番号の形で記述され、フリップフロップがどのF/Fグループの何番目のものであるかを示している。例えば、F/FNo.3の1.3の情報は、第1のF/Fグループの3番目のフリップフロップであることを示している。5次に、ステップS4で得られたグループ化後のDFT情報に従ってスキャンチェーンを複数のF/Fグループに分割し、F/Fグループの各々にLPテスト回路を挿入するステップS5。これにより、LPテスト回路が挿入された半導体集積回路の論理ネット最終的な論理ネットを作成する。換言すれば、F/Fグループの各々にLPテスト回路を挿入することにより、論理ネットを更新する。LPテスト回路は、具体的には、図1に示す実施形態の場合、連続信号判定回路130,230,である。通常動作でクロックゲーティングを行う半導体集積回路の場合、マルチプレクサ141,142,241やクロックゲーティング回路151,152,251は既に設けられており、これらの回路については信号線を繋ぎ替えるだけでよい。一方、通常動作でクロックゲーティングを行わない半導体集積回路の場合には、これらの回路も本ステップの処理によりLPテスト回路として挿入される。上記の手順により、LPテスト回路が挿入された半導体集積回路が設計される。なお、上記の説明ではスキャンチェーンが1つの場合についてであったが、ステップS1の処理により複数のスキャンチェーンが作成された場合、ステップS4の処理は、スキャンチェーンごとに実行する。この処理は並列して実行してもよい。本実施形態に係る方法で設計された半導体集積回路では、スキャンテストの際、LPテスト回路が、対応するF/Fグループに対して最も効果的なクロックゲーティングを行う。これにより、スキャンテストにおける半導体集積回路の消費電力が低減され、IRドロップを緩和することができる。上記の設計方法の説明ではスキャンテスト用のスキャンチェーンを低消費電力化の対象としたが、通常動作用の論理ネットにおける一般的なシフトレジスタを対象とすることもできる。この場合、まず、半導体集積回路の論理ネットからシフトレジスタを抽出する処理を行い、抽出されたシフトレジスタを構成するフリップフロップの接続状態を示すシフトレジスタ情報を作成する。このシフトレジスタ情報は、前述のDFT情報に相当するものである。次に、半導体集積回路の論理ネットの論理シミュレーションを行うことにより、抽出したシフトレジスタ上をシフトするデータを取得する。次に、前述のステップS3と同様にして、そのデータを解析することにより、最大有効データ連続数nを取得する。次に、最大有効データ連続数nを式5に代入することにより、最も高い有効クロックゲーティング率を実現するグループ化要素数を算出する。次に、算出されたグループ化要素数を用いて、シフトレジスタ情報にグループ化情報を追加し、グループ化後のシフトレジスタ情報を作成する。このグループ化後のシフトレジスタ情報は、前述のグループ化後のDFT情報に相当するものである。最後に、グループ化後のシフトレジスタ情報に従ってシフトレジスタを複数のF/Fグループに分割し、各F/Fグループに低消費電力化回路を挿入することにより、最終的な論理ネットを作成する。換言すれば、F/Fグループの各々に低消費電力化回路を挿入することにより、論理ネットを更新する。この低消費電力化回路は前述のLPテスト回路と同様のものである。LSIの仕様によりシフトレジスタを通過するデータの大部分が0又は1である場合、挿入される低消費電力化回路は、F/Fグループのフリップフロップの出力の論理積または論理和をとるだけでもよい。具体的には、図1に示す実施形態の場合、シフトレジスタを通過するデータの大部分が0のときは、論理和ゲート134、135及び136による論理和信号をそのままマルチプレクサ141への入力信号として用い、一方、シフトレジスタを通過するデータの大部分が1のときは、論理積ゲート131,132,133による論理積信号を反転した信号をマルチプレクサ141への入力信号として用いればよい。これにより、低消費電力化回路のハードウェア量をほぼ半減させることができる。上記の設計方法によれば、通常動作用の論理回路例えば図1の半導体集積回路100内のシフトレジスタの通常動作における消費電力を低減することができる。その結果、通常動作において、IRドロップを抑制することが可能となる。本発明のいくつかの実施形態を説明したが、これらは、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"