"第1の電圧が入力される第1の端子と、第2の電圧が入力される第2の端子と、前記第1の端子及び第2の端子に接続され、前記第1の電圧と第2の電圧を比較するコンパレータと、前記コンパレータから出力されたデジタル信号を、平均化し、積分し、デジタルパルス幅変調処理するデジタル演算処理回路と、前記デジタル演算処理回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、前記増幅されたデジタル信号を平滑する平滑化回路と、を有することを特徴とする電源回路。請求項1において、前記電源回路は、DC-DCコンバータを有することを特徴とする電源回路。請求項1において、前記DC-DCコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする電源回路。請求項1乃至請求項3のいずれか一項において、前記コンパレータ、前記デジタル演算処理回路、及び、前記パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする電源回路。請求項3又は請求項4において、前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項3又は請求項4において、前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項3又は請求項4において、前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項3又は請求項4において、前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。第1の電圧が入力される第1の端子と、第2の電圧が入力される第2の端子と、前記第1の端子及び第2の端子に接続され、前記第1の電圧と第2の電圧を比較するコンパレータと、前記コンパレータから出力されたデジタル信号を平均化する加算回路と、前記平均化されたデジタル信号を積分する加減算回路と、前記積分されたデジタル信号をデジタルパルス幅変調処理するカウント比較回路及びラッチ回路と、前記ラッチ回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、前記増幅されたデジタル信号を平滑する平滑化回路と、を有することを特徴とする電源回路。請求項9において、前記電源回路は、DC-DCコンバータを有することを特徴とする電源回路。請求項10において、前記DC-DCコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする電源回路。請求項9乃至請求項11のいずれか一項において、前記コンパレータ、前記加算回路、前記加減算回路、前記カウント比較回路、前記ラッチ回路、及び、前記パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする電源回路。請求項11又は請求項12において、前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項11又は請求項12において、前記トランジスタは、トップゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項11又は請求項12において、前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の上面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項11又は請求項12において、前記トランジスタは、ボトムゲート型トランジスタであり、かつ前記酸化物半導体膜の下面と前記ソース電極及びドレイン電極が接することを特徴とする電源回路。請求項1乃至請求項16のいずれか一項において、前記平滑化回路は、ローパスフィルタであることを特徴とする電源回路。アナログ回路を構成する素子、例えばトランジスタの特性のばらつきがあると、トランジスタの特性のばらつきに起因して、出力される信号が乱れる恐れがある。出力される信号が乱れると、該アナログ回路の回路動作が劣化する恐れがある。該アナログ回路の回路動作が劣化すると、該アナログ回路を含む電源回路が劣化する恐れがある。また、アナログ回路を構成する受動素子は面積が大きく、該アナログ回路を含む電源回路全体の面積が大きくなる恐れがある。これにより、該電源回路の価格の上昇につながる。以上を鑑みて、開示される発明の一様態では、電源回路の回路動作が劣化することを抑制することを課題の一とする。また、開示される発明の一様態では、電源回路の面積を抑制することを課題の一とする。また、開示される発明の一様態では、電源回路の面積を抑制することにより、電源回路のコストを抑制することを課題の一とする。開示される発明の一様態においては、アナログ回路である誤差増幅回路を、デジタル制御方式の回路で置き換える。具体的には、誤差増幅回路により行われていた、電圧差比較機能、積分機能、電圧出力の機能を、コンパレータ、デジタル演算処理回路、パルス幅変調PulseWidthModulationPWMドライバ、ローパスフィルタLowPassFilter:LPFに置き換える。上述のように置き換えることにより、コンパレータとローパスフィルタ以外を、全てデジタル回路とする事ができる。置き換えられたデジタル制御方式の回路において、電圧差比較はコンパレータで行う。積分機能やパルス幅変調の位相設定はデジタル演算処理回路で行う。電力出力と周波数応答はパルス幅変調出力ドライバとローパスフィルタで行う。開示される発明の一様態は、第1の電圧と第2の電圧を比較するコンパレータと、当該コンパレータから出力されたデジタル信号を、平均化し、積分し、デジタルパルス幅変調処理するデジタル演算処理回路と、当該デジタル演算処理回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、当該増幅されたデジタル信号を平滑する平滑化回路とを有することを特徴とする電源回路に関する。開示される発明の一様態において、当該コンパレータ、当該デジタル演算処理回路、及び、当該パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする。開示される発明の一様態は、第1の電圧と第2の電圧を比較するコンパレータと、当該コンパレータから出力されたデジタル信号を平均化する加算回路と、当該平均化されたデジタル信号を積分する加減算回路と、当該積分されたデジタル信号をデジタルパルス幅変調処理するカウント比較回路及びラッチ回路と、当該ラッチ回路から出力されたデジタル信号を増幅するパルス幅変調出力ドライバと、当該増幅されたデジタル信号を平滑する平滑化回路とを有することを特徴とする電源回路に関する。開示される発明の一様態において、当該電源回路は、DC-DCコンバータを有することを特徴とする。開示される発明の一様態において、当該DC-DCコンバータは、コイルと、ダイオードと、チャネル形成領域として酸化物半導体膜を含むトランジスタとを含むことを特徴とする。開示される発明の一様態において、当該コンパレータ、当該加算回路、当該加減算回路、当該カウント比較回路、当該ラッチ回路、及び、当該パルス幅変調出力ドライバのそれぞれは、チャネル形成領域である酸化物半導体膜と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜を含むトランジスタを有することを特徴とする。開示される発明の一様態において、当該トランジスタは、トップゲート型トランジスタであり、かつ当該酸化物半導体膜の上面と当該ソース電極及びドレイン電極が接することを特徴とする。開示される発明の一様態において、当該トランジスタは、トップゲート型トランジスタであり、かつ当該酸化物半導体膜の下面と当該ソース電極及びドレイン電極が接することを特徴とする。開示される発明の一様態において、当該トランジスタは、ボトムゲート型トランジスタであり、かつ当該酸化物半導体膜の上面と当該ソース電極及びドレイン電極が接することを特徴とする。開示される発明の一様態において、当該トランジスタは、ボトムゲート型トランジスタであり、かつ当該酸化物半導体膜の下面と当該ソース電極及びドレイン電極が接することを特徴とする。開示される発明の一様態において、前記平滑化回路は、ローパスフィルタであることを特徴とする。電源回路にデジタル制御方式の回路を用いることにより、トランジスタ特性にバラツキがあっても、電源回路の回路動作の劣化を抑制することが可能となる。電源回路にデジタル制御方式の回路を用いることにより、電源回路の面積を抑制することが可能となる。電源回路の面積を抑制することにより、電源回路のコストを抑制することが可能となる。以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。[実施の形態1]図1は電源回路101の構成例である。電源回路101は、電圧変換回路102及び電圧変換回路102の制御回路103を有している。電圧変換回路102は、トランジスタ111、コイル112、ダイオード113、及びコンデンサ114を有するDC-DCコンバータである。制御回路103は、三角波発生回路121、デジタル制御方式の回路150、パルス幅変調出力ドライバ123、抵抗124、及び抵抗125を有している。また点線の矢印127は帰還回路のループを表している。抵抗124の出力電圧である帰還電圧Vfbは、デジタル制御方式の回路150に入力される。DC-DCコンバータは、直流電圧を、別の直流電圧に変換する回路である。DC-DCコンバータの変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチング方式のDC-DCコンバータは変換効率に優れる。本実施の形態では、スイッチング方式、特にチョッパ方式であり、トランジスタ、コイル、ダイオード、及びコンデンサを有するDC-DCコンバータを電圧変換回路102として用いる。デジタル制御方式の回路150は、コンパレータ151、デジタル演算処理回路152、パルス幅変調出力ドライバ153、及びローパスフィルタLowPassFilter:LPF154を有している。誤差増幅回路をデジタル制御方式の回路150に置き換えると、回路150を構成する素子の特性にばらつきがあっても問題とはならない。デジタル制御方式の回路150のうち、デジタル演算処理回路152及びパルス幅変調出力ドライバ153はデジタル回路である。デジタル回路は、回路を流れる信号の基準に対する高低によって、1か0ゼロかを判断する。デジタル回路は、1か0ゼロかを判断するため、デジタル回路を構成する素子の特性がばらついても、正しく処理する事が可能である。またデジタル制御方式の回路150は、占有面積の大きい受動素子例えば、容量や抵抗の使用を抑制してるので、回路の占有面積を小さくすることができるという点で好適である。コンパレータ151は、反転入力端子REFから入力される参照電圧Vrefと、非反転入力端子から入力される帰還電圧Vfbとを比較して、HハイレベルかLローレベル、すなわち1か0ゼロであるデジタル信号を出力する。デジタル演算処理回路152は、デジタル平均化積分器152a及びデジタルパルス幅変調器152bを有している。デジタル平均化積分器152aは、さらにデジタル平均化回路152a_1及びデジタル積分器152a_2を有している。またデジタル演算処理回路152には、外部からクロック分割器155が接続され、クロック分割器155からのクロック信号が入力される。デジタル演算処理回路152は、コンパレータ151から出力されたデジタル信号を、平均化処理、積分化処理、及び、デジタルパルス幅変調処理を行う。デジタル平均化積分器152a中のデジタル平均化回路152a_1が平均化処理を行い、及びデジタル積分器152a_2が積分化処理を行う。デジタルパルス幅変調器152bがデジタルパルス幅変調処理を行う。デジタル演算処理回路152では、まず、コンパレータ151から出力されたデジタル信号HハイレベルまたはLローレベルをNビット保持し、HとLの回数を比較し、多い方の信号を出力する。これによりデジタル信号の平均化が行われる。図6及び図7に、図1のデジタル平均化積分器152aのうち、平均化を行う回路であるデジタル平均化回路152a_1の具体的な回路構成を示す。図6に示す加算回路201は、デジタル平均化回路152a_1の一例である。加算回路201は、1カウント毎に、コンパレータ151から信号COMPの値を検出し、信号COMPの値がHハイレベルであれば、Hハイレベルを保持する。加算回路201は、例えば7カウント毎に平均化されたデジタル信号DIG_AVEを出力する。本実施の形態では、信号COMPのHハイレベルが4以上であればHハイレベルのデジタル信号DIG_AVEを出力し、信号COMPのHハイレベルが3以下であればLローレベルのデジタル信号DIG_AVEを出力する。またリセット信号RSTにより、8カウント毎に保持した信号COMPをリセットする。加算回路201は、加算器251、加算器252、及び加算器253を有している。加算器251の第1の端子には、加算器252の第1の端子及び加算器253の第1の端子が接続されており、制御リセット信号CNT_RSTが入力される。制御リセット信号CNT_RSTは、加算回路201のデータをリセットする信号である。加算器251の第2の端子には、コンパレータ151から信号COMPが入力される。加算器251の第3の端子には、加算器252の第3の端子及び加算器253の第3の端子が接続されており、クロック信号CLKが入力される。加算器251の第4の端子には、加算器252の第4の端子及び加算器253の第4の端子が接続されており、リセット信号RSTが入力される。リセット信号RSTは、後述のフリップフロップ214のデータをリセットする信号である。加算器251の第5の端子には、加算器252の第2の端子が接続されており、出力信号COUTを出力する。加算器252の第1の端子には、加算器251の第1の端子及び加算器253の第1の端子が接続されており、制御リセット信号CNT_RSTが入力される。加算器252の第2の端子には、加算器251の第5の端子が接続されている。加算器251の第5の端子から出力された出力信号COUTが、入力信号CINとして加算器252の第2の端子に入力される。加算器252の第3の端子には、加算器251の第3の端子及び加算器253の第3の端子が接続されており、クロック信号CLKが入力される。加算器252の第4の端子には、加算器251の第4の端子及び加算器253の第4の端子が接続されており、リセット信号RSTが入力される。加算器252の第5の端子には、加算器253の第2の端子が接続されており、出力信号COUTを出力する。加算器253の第1の端子には、加算器251の第1の端子及び加算器252の第1の端子が接続されており、制御リセット信号CNT_RSTが入力される。加算器253の第2の端子には、加算器252の第5の端子が接続されている。加算器252の第5の端子から出力された出力信号COUTが、入力信号CINとして加算器253の第2の端子に入力される。加算器253の第3の端子には、加算器251の第3の端子及び加算器252の第3の端子が接続されており、クロック信号CLKが入力される。加算器253の第4の端子には、加算器251の第4の端子及び加算器252の第4の端子が接続されており、リセット信号RSTが入力される。加算器253の第5の端子は、平均化されたデジタル信号DIG_AVEを出力する。図7に、加算器251乃至加算器253各々の回路図を示す。加算器251乃至加算器253各々の回路は、ANDゲート211、ANDゲート212、XORゲート213、フリップフロップFlip-FlopFF214を有している。ANDゲート211の第1の入力端子には、XORゲート213の第1の入力端子が接続され、入力信号CINが入力される。ANDゲート211の第2の入力端子には、XORゲート213の第2の入力端子及びフリップフロップ214の第4の端子が接続される。ANDゲート211の出力端子から、出力信号COUTが出力される。ANDゲート212の第1の入力端子には、制御リセット信号CNT_RSTが入力される。ANDゲート212の第2の入力端子には、XORゲート213の出力端子が接続される。ANDゲート212の出力端子には、フリップフロップ214の第1の端子が接続される。XORゲート213の第1の入力端子には、ANDゲート211の第1の入力端子が接続されており、入力信号CINが入力される。XORゲート213の第2の入力端子には、ANDゲート211の第2の入力端子及びフリップフロップ214の第4の端子が接続されている。XORゲート213の出力端子には、ANDゲート212の第2の入力端子が接続されている。フリップフロップ214の第1の端子には、ANDゲート212の出力端子が接続されている。フリップフロップ214の第2の端子には、リセット信号RSTが入力される。フリップフロップ214の第3の端子には、クロック信号CLKが入力される。フリップフロップ214の第4の端子には、ANDゲート211の第2の入力端子及びXORゲート213の第2の入力端子が接続されている。次いで、デジタル積分器152a_2により、平均化されたデジタル信号DIG_AVEに応じて、平均化されたデジタル信号DIG_AVEがHハイレベルであれば-1、Lローレベルであれば1を加えて積算する。これにより、平均化されたデジタル信号DIG_AVEが積分される。図8に、図1のデジタル平均化積分器152aのうち、積分を行う具体的な回路であるデジタル積分器152a_2加減算回路202、並びに図1のデジタルパルス幅変調器152bの回路構成カウント比較回路203及びラッチ回路204を示す。加減算回路202の第1の端子には、ラッチ回路204の第1の端子が接続されており、リセット信号RSTが入力される。加減算回路202の第2の端子には、クロック信号CLKが入力される。加減算回路202の第3の端子には、平均化されたデジタル信号DIG_AVEが入力される。加減算回路202の第4の端子には、カウント比較回路203の第1の端子が接続され、信号SET-CNT0を出力する。加減算回路202の第5の端子には、カウント比較回路203の第2の端子が接続され、信号SET-CNT1を出力する。加減算回路202の第6の端子には、カウント比較回路203の第3の端子が接続され、信号SET-CNT2を出力する。加減算回路202の第7の端子には、カウント比較回路203の第4の端子が接続され、信号SET-CNT3を出力する。加減算回路202の第8の端子には、カウント比較回路203の第5の端子が接続され、信号SET-CNT4を出力する。加減算回路202の第9の端子には、カウント比較回路203の第6の端子が接続され、信号SET-CNT5を出力する。加減算回路202の第10の端子には、カウント比較回路203の第7の端子が接続され、リミット信号LIMITを出力する。信号SET-CNT0~信号SET-CNT5は、クロック信号CLKが入力される毎に、入力されるデジタル信号DIG_AVEがHハイレベルの場合は-1を加算されて出力され、Lローレベルの場合は1を加算されて出力される信号である。信号SET-CNT0~信号SET-CNT5は、後述するパルス幅Wを有するパルス信号pulseを生成するのに必要な信号である。本実施の形態では、信号SET-CNT0~信号SET-CNT5により、26位相、すなわち64位相のパルス信号pulseが生成される。リミット信号LIMITは、後述する、パルス幅Wを有するパルス信号pulseを生成する過程において、位相制限を行う信号である。本実施の形態では、リミット信号LIMITにより、例えば信号SET-CNT0~信号SET-CNT5は8以上56以下に制限される。これによりパルス信号pulseのパルス幅Wの最大値がパルス信号pulseの周期に、パルス幅Wの最小値が、0ゼロに近づくのを制限する。カウント比較回路203の第1の端子には、加減算回路202の第4の端子が接続され、信号SET-CNT0が入力される。カウント比較回路203の第2の端子には、加減算回路202の第5の端子が接続され、信号SET-CNT1が入力される。カウント比較回路203の第3の端子には、加減算回路202の第6の端子が接続され、信号SET-CNT2が入力される。カウント比較回路203の第4の端子には、加減算回路202の第7の端子が接続され、信号SET-CNT3が入力される。カウント比較回路203の第5の端子には、加減算回路202の第8の端子が接続され、信号SET-CNT4が入力される。カウント比較回路203の第6の端子には、加減算回路202の第9の端子が接続され、信号SET-CNT5が入力される。カウント比較回路203の第7の端子には、加減算回路202の第10の端子が接続され、リミット信号LIMITが入力される。カウント比較回路203の第8の端子には、信号CNT0が入力される。カウント比較回路203の第9の端子には、信号CNT1が入力される。カウント比較回路203の第10の端子には、信号CNT2が入力される。カウント比較回路203の第11の端子には、信号CNT3が入力される。カウント比較回路203の第12の端子には、信号CNT4が入力される。カウント比較回路203の第13の端子には、信号CNT5が入力される。カウント比較回路203の第14の端子は、信号HIGH-SETを出力する。カウント比較回路203の第15の端子は、信号LOW-SETを出力する。信号CNT0乃至信号CNT5は、カウント信号である。本実施の形態では、信号CNT0乃至信号CNT5の入力により、0~63が数えられる。信号HIGH-SET及び信号LOW-SETは、パルス幅変調出力信号PWMのHハイレベル又はLローレベルを決定する信号である。信号HIGH-SETが入力されると、パルス幅変調出力信号PWMはHハイレベルとなる。また信号LOW-SETが入力されると、パルス幅変調出力信号PWMはLローレベルとなる。ラッチ回路204の第1の端子には、加減算回路202の第1の端子が接続され、リセット信号RSTが入力される。ラッチ回路204の第2の端子には、カウント比較回路203の第14の端子が接続され、信号HIGH-SETが入力される。ラッチ回路204の第3の端子には、カウント比較回路203の第15の端子が接続され、信号LOW-SETが入力される。ラッチ回路204の第4の端子から、パルス幅変調出力信号PWMが出力される。ラッチ回路204の第5の端子には、クロック信号CLKが入力される。図9に、加減算回路202の具体的な回路構成を示す。図9に示す加減算回路202は、インバータ261、インバータ262、NORゲート263、加算器254、加算器255、加算器256、加算器257、加算器258、加算器259を有している。インバータ261の入力端子には、平均化されたデジタル信号DIG_AVEが入力される。インバータ261の出力端子は、NORゲート263の第1の入力端子に接続される。インバータ262の入力端子には、NORゲート263の第2の入力端子が接続され、リミット信号LIMITが入力される。インバータ262の出力端子には、加算器254の第1の端子が接続される。NORゲート263の第1の入力端子には、インバータ261の出力端子が接続される。NORゲート263の第2の入力端子には、インバータ262の入力端子が接続され、リミット信号LIMITが入力される。加算器254の第1の端子には、インバータ262の出力端子が接続される。加算器254の第2の端子には、加算器255の第2の端子、加算器256の第2の端子、加算器257の第2の端子、加算器258の第2の端子、加算器259の第2の端子が接続されており、クロック信号CLKが入力される。加算器254の第3の端子には、加算器255の第3の端子、加算器256の第3の端子、加算器257の第3の端子、加算器258の第3の端子、加算器259の第3の端子が接続されており、リセット信号RSTが入力される。加算器254の第4の端子には、NORゲート263の出力端子、加算器255の第4の端子、加算器256の第4の端子、加算器257の第4の端子、加算器258の第4の端子、加算器259の第4の端子が接続されている。加算器254の第5の端子には、加算器255の第1の端子が接続されており、信号SET_CNT0を出力する。加算器255の第1の端子には、加算器254の第5の端子が接続され、信号SET_CNT0が入力される。加算器255の第2の端子には、加算器254の第2の端子、加算器256の第2の端子、加算器257の第2の端子、加算器258の第2の端子、加算器259の第2の端子が接続されており、クロック信号CLKが入力される。加算器255の第3の端子には、加算器254の第3の端子、加算器256の第3の端子、加算器257の第3の端子、加算器258の第3の端子、加算器259の第3の端子が接続されており、リセット信号RSTが入力される。加算器255の第4の端子には、NORゲート263の出力端子、加算器254の第4の端子、加算器256の第4の端子、加算器257の第4の端子、加算器258の第4の端子、加算器259の第4の端子が接続されている。加算器255の第5の端子には、加算器256の第1の端子が接続されており、信号SET_CNT1を出力する。加算器256の第1の端子には、加算器255の第5の端子が接続され、信号SET_CNT1が入力される。加算器256の第2の端子には、加算器254の第2の端子、加算器255の第2の端子、加算器257の第2の端子、加算器258の第2の端子、加算器259の第2の端子が接続されており、クロック信号CLKが入力される。加算器256の第3の端子には、加算器254の第3の端子、加算器255の第3の端子、加算器257の第3の端子、加算器258の第3の端子、加算器259の第3の端子が接続されており、リセット信号RSTが入力される。加算器256の第4の端子には、NORゲート263の出力端子、加算器254の第4の端子、加算器255の第4の端子、加算器257の第4の端子、加算器258の第4の端子、加算器259の第4の端子が接続されている。加算器256の第5の端子には、加算器257の第1の端子が接続されており、信号SET_CNT2を出力する。加算器257の第1の端子には、加算器256の第5の端子が接続され、信号SET_CNT2が入力される。加算器257の第2の端子には、加算器254の第2の端子、加算器255の第2の端子、加算器256の第2の端子、加算器258の第2の端子、加算器259の第2の端子が接続されており、クロック信号CLKが入力される。加算器257の第3の端子には、加算器254の第3の端子、加算器255の第3の端子、加算器256の第3の端子、加算器258の第3の端子、加算器259の第3の端子が接続されており、リセット信号RSTが入力される。加算器257の第4の端子には、NORゲート263の出力端子、加算器254の第4の端子、加算器255の第4の端子、加算器256の第4の端子、加算器258の第4の端子、加算器259の第4の端子が接続されている。加算器257の第5の端子には、加算器258の第1の端子が接続されており、信号SET_CNT3を出力する。加算器258の第1の端子には、加算器257の第5の端子が接続され、信号SET_CNT3が入力される。加算器258の第2の端子には、加算器254の第2の端子、加算器255の第2の端子、加算器256の第2の端子、加算器257の第2の端子、加算器259の第2の端子が接続されており、クロック信号CLKが入力される。加算器258の第3の端子には、加算器254の第3の端子、加算器255の第3の端子、加算器256の第3の端子、加算器257の第3の端子、加算器259の第3の端子が接続されており、リセット信号RSTが入力される。加算器258の第4の端子には、NORゲート263の出力端子、加算器254の第4の端子、加算器255の第4の端子、加算器256の第4の端子、加算器257の第4の端子、加算器259の第4の端子が接続されている。加算器258の第5の端子には、加算器259の第1の端子が接続されており、信号SET_CNT4を出力する。加算器259の第1の端子には、加算器258の第5の端子が接続され、信号SET_CNT4が入力される。加算器259の第2の端子には、加算器254の第2の端子、加算器255の第2の端子、加算器256の第2の端子、加算器257の第2の端子、加算器258の第2の端子が接続されており、クロック信号CLKが入力される。加算器259の第3の端子には、加算器254の第3の端子、加算器255の第3の端子、加算器256の第3の端子、加算器257の第3の端子、加算器258の第3の端子が接続されており、リセット信号RSTが入力される。加算器259の第4の端子には、NORゲート263の出力端子、加算器254の第4の端子、加算器255の第4の端子、加算器256の第4の端子、加算器257の第4の端子、加算器258の第4の端子、が接続されている。加算器259の第5の端子は、信号SET_CNT5を出力する。図10に、加算器254乃至加算器259各々の回路図を示す。加算器254乃至加算器259各々の回路は、ANDゲート221、ANDゲート222、ORゲート224、XORゲート225、XORゲート226、フリップフロップ227を有している。ANDゲート221の第1の入力端子には、XORゲート225の第1の入力端子が接続されており、制御信号CONTが入力される。制御信号CONTは、次の段の加算器に加算か減算かを伝える信号である。ANDゲート221の第2の入力端子には、XORゲート225の第2の入力端子及びフリップフロップ227の第4の端子が接続されている。ANDゲート221の出力端子には、ORゲート224の第1の入力端子が接続されている。ANDゲート222の第1の入力端子には、XORゲート226の第1の入力端子が接続されており、入力信号CINが入力される。ANDゲート222の第2の入力端子には、XORゲート225の出力端子及びXORゲート226の第2の入力端子が接続されている。ANDゲート222の出力端子には、ORゲート224の第2の入力端子が接続されている。ORゲート224の第1の入力端子には、ANDゲート221の出力端子が接続されている。ORゲート224の第2の入力端子には、ANDゲート222の出力端子が接続されている。ORゲート224の出力端子は、出力信号COUTを出力する。XORゲート225の第1の入力端子には、ANDゲート221の第1の入力端子が接続されており、制御信号CONTが入力される。XORゲート225の第2の入力端子には、ANDゲート221の第2の入力端子及びフリップフロップ227の第4の端子が接続されている。XORゲート225の出力端子には、ANDゲート222の第2の入力端子及びXORゲート226の第2の入力端子が接続されている。XORゲート226の第1の入力端子には、ANDゲート222の第1の入力端子が接続されており、入力信号CINが入力される。XORゲート226の第2の入力端子には、ANDゲート222の第2の入力端子及びXORゲート225の出力端子が接続されている。XORゲート226の出力端子には、フリップフロップ227の第1の端子に接続されている。フリップフロップ227の第1の端子には、XORゲート226の出力端子が接続されている。フリップフロップ227の第2の端子には、リセット信号RSTが入力される。フリップフロップ227の第3の端子には、クロック信号CLKが入力される。フリップフロップ227の第4の端子には、ANDゲート221の第2の入力端子及びXORゲート225の第2の入力端子が接続されている。デジタルパルス幅変調器152bは、積分されたデジタル信号に応じて、パルス幅変調の位相位置の設定を行う。これによりデジタルパルス幅変調処理化が行われる。デジタルパルス幅変調処理化されたパルス幅変調出力信号PWMは、パルス幅変調出力ドライバ153に入力される。図11及び図12に、デジタルパルス幅変調器152bの具体的な回路構成を示す。図11に示すカウント比較回路203及び図12に示すラッチ回路204は、デジタルパルス幅変調器152bの具体例である。カウント比較回路203で信号SET_CNT0乃至信号SET_CNT5により決められるデューティ比の設定値と信号CNT0乃至信号CNT5の値を比較し、一致するところでパルス幅変調出力信号PWMを生成する。図11にカウント比較回路203の回路図を示す。カウント比較回路203は、XORゲート271、XORゲート272、XORゲート273、XORゲート274、XORゲート275、XORゲート276、NANDゲート277、ANDゲート278、ORゲート279、NANDゲート281、NANDゲート282を有している。XORゲート271の第1の入力端子には、NANDゲート281の第1の入力端子が接続されており、信号CNT0が入力される。XORゲート271の第2の入力端子には、信号SET_CNT0が入力される。XORゲート271の出力端子には、NANDゲート282の第1の入力端子が接続されている。XORゲート272の第1の入力端子には、NANDゲート281の第2の入力端子が接続されており、信号CNT1が入力される。XORゲート272の第2の入力端子には、信号SET_CNT1が入力される。XORゲート272の出力端子には、NANDゲート282の第2の入力端子が接続されている。XORゲート273の第1の入力端子には、NANDゲート281の第3の入力端子が接続されており、信号CNT2が入力される。XORゲート273の第2の入力端子には、信号SET_CNT2が入力される。XORゲート273の出力端子には、NANDゲート282の第3の入力端子が接続されている。XORゲート274の第1の入力端子には、NANDゲート281の第4の入力端子が接続されており、信号CNT3が入力される。XORゲート274の第2の入力端子には、NANDゲート277の第1の入力端子及びANDゲート278の第1の入力端子が接続されており、信号SET_CNT3が入力される。XORゲート274の出力端子には、NANDゲート282の第4の入力端子が接続されている。XORゲート275の第1の入力端子には、NANDゲート281の第5の入力端子が接続されており、信号CNT4が入力される。XORゲート275の第2の入力端子には、NANDゲート277の第2の入力端子及びANDゲート278の第2の入力端子が接続されており、信号SET_CNT4が入力される。XORゲート275の出力端子には、NANDゲート282の第5の入力端子が接続されている。XORゲート276の第1の入力端子には、NANDゲート281の第6の入力端子が接続されており、信号CNT5が入力される。XORゲート276の第2の入力端子には、NANDゲート277の第3の入力端子及びANDゲート278の第3の入力端子が接続されており、信号SET_CNT5が入力される。XORゲート276の出力端子には、NANDゲート282の第6の入力端子が接続されている。NANDゲート277の第1の入力端子には、XORゲート274の第2の入力端子及びANDゲート278の第1の入力端子が接続されており、信号SET_CNT3が入力される。NANDゲート277の第2の入力端子には、XORゲート275の第2の入力端子及びANDゲート278の第2の入力端子が接続されており、信号SET_CNT4が入力される。NANDゲート277の第3の入力端子には、XORゲート276の第2の入力端子及びANDゲート278の第3の入力端子が接続されており、信号SET_CNT5が入力される。NANDゲート277の出力端子には、ORゲート279の第1の入力端子が接続されている。ANDゲート278の第1の入力端子には、XORゲート274の第2の入力端子及びNANDゲート277の第1の入力端子が接続されており、信号SET_CNT3が入力される。ANDゲート278の第2の入力端子には、XORゲート275の第2の入力端子及びNANDゲート277の第2の入力端子が接続されており、信号SET_CNT4が入力される。ANDゲート278の第3の入力端子には、XORゲート276の第2の入力端子及びNANDゲート277の第3の入力端子が接続されており、信号SET_CNT5が入力される。ANDゲート278の出力端子には、ORゲート279の第2の入力端子が接続されている。ORゲート279の第1の入力端子には、NANDゲート277の出力端子が接続されている。ORゲート279の第2の入力端子には、ANDゲート278の出力端子が接続されている。ORゲート279の出力端子は、リミット信号LIMITを出力する。NANDゲート281の第1の入力端子には、XORゲート271の第1の入力端子が接続されており、信号CNT0が入力される。NANDゲート281の第2の入力端子には、XORゲート272の第1の入力端子が接続されており、信号CNT1が入力される。NANDゲート281の第3の入力端子には、XORゲート273の第1の入力端子が接続されており、信号CNT2が入力される。NANDゲート281の第4の入力端子には、XORゲート274の第1の入力端子が接続されており、信号CNT3が入力される。NANDゲート281の第5の入力端子には、XORゲート275の第1の入力端子が接続されており、信号CNT4が入力される。NANDゲート281の第6の入力端子には、XORゲート276の第1の入力端子が接続されており、信号CNT5が入力される。NANDゲート281の出力端子は、信号LOW-SETを出力する。NANDゲート282の第1の入力端子には、XORゲート271の出力端子が接続される。NANDゲート282の第2の入力端子には、XORゲート272の出力端子が接続される。NANDゲート282の第3の入力端子には、XORゲート273の出力端子が接続される。NANDゲート282の第4の入力端子には、XORゲート274の出力端子が接続される。NANDゲート282の第5の入力端子には、XORゲート275の出力端子が接続される。NANDゲート282の第6の入力端子には、XORゲート276の出力端子が接続される。NANDゲート282の出力端子は、信号HIGH-SETを出力する。図12にラッチ回路204の回路図を示す。ラッチ回路204は、フリップフロップ241、フリップフロップ242、NORゲート243、NORゲート244を有する。フリップフロップ241の第1の端子には、信号LOW-SETが入力される。フリップフロップ241の第2の端子には、フリップフロップ242の第2の端子、NORゲート243の第2の入力端子、及びNORゲート244の第2の入力端子が接続されており、リセット信号RSTが入力される。フリップフロップ241の第3の端子には、フリップフロップ242の第3の端子が接続されており、クロック信号CLKが入力される。フリップフロップ241の第4の端子には、NORゲート243の第1の入力端子が接続されている。フリップフロップ242の第1の端子には、信号HIGH-SETが入力される。フリップフロップ242の第2の端子には、フリップフロップ241の第2の端子、NORゲート243の第2の入力端子、及びNORゲート244の第2の入力端子が接続されており、リセット信号RSTが入力される。フリップフロップ242の第3の端子には、フリップフロップ241の第3の端子が接続されており、クロック信号CLKが入力される。フリップフロップ242の第4の端子は、NORゲート244の第1の入力端子が接続されている。NORゲート243の第1の入力端子には、フリップフロップ241の第4の端子が接続されている。NORゲート243の第2の入力端子には、フリップフロップ241の第2の端子、フリップフロップ242の第2の端子、及びNORゲート244の第2の入力端子が接続されており、リセット信号RSTが入力される。NORゲート243の第3の入力端子には、NORゲート244の出力端子が接続されている。NORゲート243の出力端子には、NORゲート244の第3の入力端子が接続されている。NORゲート244の第1の入力端子には、フリップフロップ242の第4の端子が接続されている。NORゲート244の第2の入力端子には、フリップフロップ241の第2の端子、フリップフロップ242の第2の端子、及びNORゲート243の第2の入力端子が接続されており、リセット信号RSTが入力される。NORゲート244の第3の入力端子には、NORゲート243の出力端子が接続されている。NORゲート244の出力端子には、NORゲート243の第3の入力端子が接続されており、パルス幅変調出力信号PWMが出力される。ここで、図2A~図2Cを用いてデジタルパルス幅変調処理化の方法について説明する。デジタル信号のパルス信号pulseのパルス幅をW、パルス周期をTとする図2A参照。パルス信号pulseは、クロック分割器155からのクロックおよび信号SET_CNT0乃至SET_CNT5により制御される位相に基づいて、生成される。パルス信号pulseがパルス幅変調出力信号PWMに相当する。またデューティ比Diは、以下の式1に表される。Di=W/T=i/2ni=1,2,...,m式1上記式1で、n=6の場合、i=32、i=48、i=16のときのそれぞれのパルス信号pulseを、それぞれ図2A、図2B、図2Cに示す。i=32、i=48、i=16それぞれの、デューティ比は、D32=0.5、D48=0.75、D16=0.25となる。後述する電源電圧Vddは、このデューティ比に応じて生成されることとなる。デジタル信号がアナログ信号となり、DAコンバータと同様の動作を行う。例として、1MHzのクロックから、15.525kHzのパルス幅変調処理化されたパルス幅変調出力信号を出力する方法について説明する。1MHz1μ秒のクロックで、15.525kHz64μ秒のパルス幅変調信号を生成すると、64位相のパルス幅変調出力信号の出力が可能となる。デジタルパルス幅変調処理化されたパルス幅変調出力信号は、パルス幅変調出力ドライバ153に入力される。パルス幅変調出力信号は、パルス幅変調出力ドライバ153によって、信号強度を高められる。すなわち、パルス幅変調出力信号は、パルス幅変調出力ドライバ153によって増幅される。信号強度を高められたパルス幅変調出力信号は、平滑化回路であるローパスフィルタ154に入力される。ローパスフィルタ154に入力されたパルス幅変調出力信号は、高周波成分が遮断されて平滑化される。ローパスフィルタ154に入力されたパルス幅変調出力信号から、上述のデューティ比に応じた電圧が出力される。その出力電圧Verrは、出力電圧Verr=デューティ比×パルス幅変調出力ドライバ153の電源電圧で表される。すなわち、デジタル信号がアナログ信号となり、DAコンバータと同様の動作を行い、さらにローパスフィルタ154によって、周波数応答が加わる。本実施の形態では、デジタル制御方式の回路150を用いることにより、電源回路101の回路動作の劣化を抑制することができる。また、電源回路101にデジタル制御方式の回路150を用いることにより、電源回路の面積を抑制することができる。制御回路103の他の素子について、以下に説明する。三角波発生回路121は、パルス幅変調信号に必要な三角波Voscを発生させる回路である。パルス幅変調出力ドライバ123の反転入力端子にはデジタル制御方式の回路150の出力電圧Verrが入力され、非反転入力端子には三角波発生回路121が生成した三角波Voscが入力される。パルス幅変調出力ドライバ123は、デジタル制御方式の回路150の出力電圧Verrと三角波Voscの信号レベルを比較し、三角波Voscの信号レベルがデジタル制御方式の回路150の出力電圧Verrの信号レベルより大きい場合は、Hハイレベルをパルス幅変調信号としてトランジスタ111に出力する。一方、三角波Voscの信号レベルがデジタル制御方式の回路150の出力電圧Verrの信号レベルより小さい場合は、Lローレベルをパルス幅変調信号としてトランジスタ111に出力する。アナログ回路を減少させることにより、回路を構成する素子の特性がばらついても、回路の動作の劣化を抑制することができる。また回路の動作の劣化を抑制することにより、該電源回路を有する電気素子、及び、このような電気素子を有する電気機器に不具合を引き起こす要因を減らすことが可能になる。アナログ回路を減少させることにより、面積が大きなアナログ回路の設置を抑制することができる。面積が大きいアナログ回路の設置を抑制することにより、集積回路及びその集積回路を用いて構成される電気機器の面積を抑制することが可能である。よって、集積回路及びその集積回路を用いて構成される電気機器のコストを抑制することが可能である。また、デジタル回路の出力は1か0ゼロしかないので、デジタル回路を構成するトランジスタに単極性のトランジスタ、例えば、nチャネル型トランジスタを用いることが可能となる。複雑なアナログ信号処理は、単極性のトランジスタからなるアナログ回路では非常に難しい。従って、本実施の形態では、デジタル回路を単極性のトランジスタのみを用いて作製することが可能となる。[実施の形態2]本実施の形態では、実施の形態1で述べられた、トランジスタ111、並びに、コンパレータ151、デジタル演算処理回路152、及びパルス幅変調出力ドライバ153のそれぞれに含まれるトランジスタについて説明する。本実施の形態を、図3A~図3B、図4A~図4Eを用いて説明する。まず、図3A及び図3Bにトランジスタの上面及び断面構造の一例を示す。図3Aはトップゲート構造のトランジスタ410の上面図であり、図3Bは図3Aの線A-A’における断面図である。トランジスタ410は、酸化物半導体膜412、第1の電極ソース電極及びドレイン電極の一方415a、第2の電極ソース電極及びドレイン電極の他方415b、ゲート絶縁膜402、及びゲート電極411を有し、第1の電極415a、第2の電極415bにはそれぞれ第1の配線414a、第2の配線414bが接して設けられ、電気的に接続されている。トランジスタ410は、ソース電極及びドレイン電極である第1の電極415a及び第2の電極415bが、チャネル形成領域である酸化物半導体膜412の上面で接しているので、トップコンタクト型のトランジスタと言える。なお、図3Aに示すトランジスタ410はシングルゲート構造のトランジスタであるが、開示される発明の一様態は、この構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。なお図3A及び図3Bに示すトランジスタは、チャネル形成領域である酸化物半導体膜412上に、第1の電極ソース電極及びドレイン電極の一方415a、並びに、第2の電極ソース電極及びドレイン電極の他方415bが形成されているが、開示される発明の一様態は、この構成に限定されるものではない。第1の電極ソース電極及びドレイン電極の一方415a、並びに、第2の電極ソース電極及びドレイン電極の他方415b上に、チャネル形成領域である酸化物半導体膜412を形成してもよい。また図3A及び図3Bに示すトランジスタは、トップゲート構造のトランジスタであるが、開示される発明の一様態は、この構成に限定されるものではない。トランジスタ410は、ボトムゲート構造のトランジスタでもよい。さらに、トランジスタ410としてボトムゲート構造のトランジスタを用いた場合、ソース電極及びドレイン電極、並びに、チャネル形成領域である酸化物半導体膜は、どちらが上に積層されていてもよい。すなわち、チャネル形成領域である酸化物半導体膜上に、ソース電極及びドレイン電極が形成されていても良いし、ソース電極及びドレイン電極上に、チャネル形成領域である酸化物半導体膜が形成されていてもよい。トランジスタ410の酸化物半導体膜412として、高純度の酸化物半導体膜を用いると、トランジスタ410の特性が向上する。このような高純度の酸化物半導体膜、及び、高純度の酸化物半導体膜を有するトランジスタの特徴について、以下に詳細に説明する。高純度の酸化物半導体膜は、酸化物半導体膜を用いたトランジスタの電気特性に悪影響を与える不純物が極めて少ないレベルにまで低減されたものである。電気特性に悪影響を与える不純物の代表例としては、水素が挙げられる。水素は、酸化物半導体膜中でキャリアの供与体ドナーとなり得る不純物であり、酸化物半導体膜中に水素が多量に含まれていると、酸化物半導体膜がn型化されてしまう。このように水素が多量に含まれた酸化物半導体を用いたトランジスタは、ノーマリーオンとなってしまう。そして、トランジスタのオンオフ比を十分にとることができない。したがって、本明細書における高純度の酸化物半導体は、酸化物半導体における水素が極力低減されているものであって、真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満、または6.0×1010/cm3未満である酸化物半導体が挙げられる。酸化物半導体膜に含まれる水素を徹底的に除去することにより得られる高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いたトランジスタは、nチャネル型のトランジスタであるものとして以下説明する。なお、本明細書においてオフ電流リーク電流ともいうとは、nチャネル型のトランジスタでしきい値Vthが正である場合、室温において-20V以上-5V以下の範囲で任意のゲート電圧を印加したときにトランジスタのソース-ドレイン間を流れる電流のことを指す。なお、室温は、15度以上25度以下とする。本明細書に開示する酸化物半導体を用いたトランジスタは、室温において、チャネル幅w1μmあたりの電流値が100zA以下、好ましくは10zA以下である。なお、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフ状態のときの抵抗値オフ抵抗Rを算出することができ、チャネル形成領域の断面積Aとチャネル長Lが分かればρ=RA/Lの式Rはオフ抵抗を表すからオフ抵抗率ρを算出することもできる。オフ抵抗率は1×109Ωm以上または1×1010Ωm以上が好ましい。ここで、断面積Aは、チャネル形成領域の膜厚をdとし、チャネル幅をWとするとき、A=dWから算出することができる。また、酸化物半導体膜のエネルギーギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。また、高純度の酸化物半導体を用いたトランジスタは温度特性が良好である。代表的には、-25°Cから150°Cまでの温度範囲におけるトランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、S値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんど見られない。次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁膜中に注入されて固定電荷となったり、高速に加速された電子がゲート絶縁膜界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入CHE注入とドレインアバランシェホットキャリア注入DAHC注入がある。シリコンはバンドギャップが1.12eVと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。一方、本実施の形態で示す酸化物半導体は、バンドギャップが3.15eVと広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化に対する耐性が高い。なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等である。しかし、シリコンカーバイトよりも、酸化物半導体の方が移動度が2桁程小さいため、電子が加速されにくい。また、ゲート絶縁膜である酸化膜との障壁が、シリコンカーバイド、窒化ガリウム、シリコンよりも、酸化物半導体の方が大きいため、酸化膜に注入される電子が極めて少ない。酸化膜に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、シリコンよりも、酸化物半導体の方がホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。このため、チャネルとして機能する酸化物半導体と、ソース電極及びドレイン電極との間に、意図的に低濃度不純物領域を形成する必要が無く、トランジスタ構造が極めて簡単になり、製造工程数を低減できる。以上のように、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には100V以上、好ましくは500V、好ましくは1kV以上のドレイン耐圧を有することが可能である。次に、図4A~図4Eを用いて、トランジスタ410を作製する工程について説明する。まず、基板400上に下地膜となる絶縁層407を形成する。基板400として使用可能な基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いるとよい。基板400の具体例としては、ガラス基板、結晶化ガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板等が挙げられる。また、ガラス基板の具体的な材料例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスが挙げられる。絶縁層407としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層407の形成方法としては、プラズマCVD法、スパッタリング法等を用いることができるが、絶縁層407中に水素が多量に含まれないようにするためには、スパッタリング法で絶縁層407を成膜することが好ましい。本実施の形態においては、絶縁層407としてスパッタリング法により酸化シリコン層を形成する。具体的には、基板400を処理室へ搬送した後、水素及び水分を除去し、かつ高純度酸素を含むスパッタガスを導入し、シリコンまたはシリコン酸化物のターゲットを用いて、基板400上に絶縁層407として酸化シリコン層を成膜する。なお、成膜時の基板400は室温でもよいし、加熱されていてもよい。成膜条件の具体例としては、ターゲットとして石英好ましくは合成石英を用い、基板温度108°C、基板400とターゲット間の距離T-S間距離を60mm、圧力0.4Pa、高周波電源1.5kW、酸素及びアルゴン酸素流量25sccm:アルゴン流量25sccm=1:1雰囲気下でRFスパッタリング法により酸化シリコン層を成膜する。膜厚は100nmとする。なお、ターゲットとして石英好ましくは合成石英に代えてシリコンターゲットを用いることもできる。また、スパッタガスとして酸素及びアルゴンの混合ガスに代えて酸素ガスを用いてもよい。ここで、絶縁層407を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がppmレベル、好ましくはppbレベルまで低減された高純度ガスを用いる。また、絶縁層407の成膜時において、処理室内の残留水分を除去しつつ絶縁層407を成膜することにより、絶縁層407に水素、水、水酸基又は水素化物などが含まれないようにすることが好ましい。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。また、排気手段としては、ターボポンプにコールドトラップを組み合わせて使用することが好ましい。クライオポンプを用いて排気した成膜室は、水素原子や、水H2O等の水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層407は、水素原子が極力取り込まれにくく好ましい。スパッタリング法にはスパッタ用電源に高周波電源を用いるRFスパッタリング法と、DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリング法もある。RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DCスパッタリング法は主に金属膜を成膜する場合に用いられる。また、材料の異なるターゲットを複数設置可能な多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタリング法を用いるスパッタ装置を用いることができる。また、スパッタリング法を用いる成膜方法としては、成膜中にターゲット物質とスパッタガス成分とを化学反応させ、それらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。また、絶縁層407は単層構造に限定されず、積層構造でもよい。例えば、基板400側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。例えば、基板上に高純度窒素を含むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜し、その後、スパッタガスを高純度酸素ガスを含むものに切り替えて、酸化シリコン層を成膜する。この場合においても、先に説明したものと同様に、処理室内の残留水分を除去しつつ窒化シリコン層や酸化シリコン層を成膜することが好ましい。また、成膜時に基板を加熱してもよい。次に、絶縁層407上に酸化物半導体膜をスパッタリング法により形成する。酸化物半導体膜に水素、水酸基及び水分が極力含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層407が形成された基板400を予備加熱し、基板400に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段は、水素原子や、水H2O等の水素原子を含む化合物等を排気するためクライオポンプが好ましい。また、この予備加熱は、後に形成するゲート絶縁膜402の成膜前の基板400に対して行うことが好ましい。また、後に形成する第1の電極415a及び第2の電極415bまで形成した基板400に対しても同様に行うことが好ましい。ただし、これらの予備加熱の処理は省略してもよい。なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層407の表面に付着しているゴミを除去することも好ましい。逆スパッタとは、アルゴン雰囲気下で基板に高周波電源を用いて電圧を印加することによって基板近傍にプラズマを形成し、表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素等を用いてもよい。酸化物半導体膜のターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。上記ターゲットとして、例えば、In2O3:Ga2O3:ZnO=1:1:1mol数比、In2O3:Ga2O3:ZnO=1:1:2mol数比、またはIn2O3:Ga2O3:ZnO=1:1:4mol数比であるターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上100未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、酸化物半導体膜の成膜の際は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガス及び酸素混合雰囲気下とすればよい。ここで、酸化物半導体膜を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がppmレベル、好ましくはppbレベルまで低減された高純度ガスを用いる。酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板400上に成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を室温状態のままとするか、または400°C未満の温度に加熱してもよい。酸化物半導体膜の成膜条件の一例としては、基板温度を室温、基板とターゲットの間との距離を110mm、圧力0.4Pa、直流DC電源0.5kW、酸素及びアルゴン酸素流量15sccm:アルゴン流量30sccm=1:2雰囲気下の条件が挙げられる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は、膜厚2nm以上200nm以下とすればよく、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体の材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。以上では、酸化物半導体として、三元系金属の酸化物であるIn-Ga-Zn-O系酸化物を用いる例を示したが、その他にも、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系や、他の三元系金属の酸化物であるIn-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属の酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などの酸化物半導体を用いることができる。また、上記酸化物半導体はSiを含んでいてもよい。また、これらの酸化物半導体は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であってもよいし、単結晶であってもよい。なお本明細書において、三元系金属の酸化物とは、酸素Oの他に3つの金属元素を含む物質を示している。同様にして、四元系金属の酸化物とは、酸素Oの他に4つの金属元素を含む物質、二元系金属の酸化物とは、酸素Oの他に2つの金属元素を含む物質を示している。また、酸化物半導体膜として、InMO3ZnOmm>0で表記される薄膜を用いることもできる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素である。例えば、Mとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoが挙げられる。次に、酸化物半導体膜を第1のフォトリソグラフィ工程により島状の酸化物半導体膜412に加工する図4A参照。なお、島状の酸化物半導体膜412を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングを行う場合、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましいが、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、またはこれらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス等を用いることもできる。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2などを用いることができる。また、ITO07N関東化学社製を用いてもよい。エッチングの条件エッチング液、エッチング時間、温度等については、酸化物半導体の材料に合わせて適宜調節すればよい。また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれる材料例えば、インジウム等のレアメタルを回収して再利用することにより、資源を有効活用することができる。本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体膜412に加工する。次に、酸化物半導体膜412に第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜を得る。この第1の加熱処理によって酸化物半導体膜412から水素、水、及び水酸基等を除去することができる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体としては、不活性ガス代表的には、アルゴン等の希ガスまたは窒素ガスを用いることができる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを用いることにより、短時間での高温加熱処理が可能となる。第1の加熱処理の際の雰囲気には、水、水素などが含まれないようにすることが好ましい。または、加熱処理装置の装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。なお、第1の加熱処理の条件、または酸化物半導体膜の材料によっては、第1の加熱処理により島状の酸化物半導体膜412が結晶化し、微結晶化または多結晶化する場合もある。例えば、結晶化率が80以上の微結晶の酸化物半導体膜となる場合もある。ただし、第1の加熱処理を行っても島状の酸化物半導体膜412が結晶化せず、非晶質の酸化物半導体膜となる場合もある。また、非晶質の酸化物半導体膜の中に微結晶部粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体膜となる場合もある。また、酸化物半導体膜に対する第1の加熱処理は、島状の酸化物半導体膜に加工する前の酸化物半導体膜に行ってもよい。この場合、第1の加熱処理後に、加熱処理装置から基板を取り出し、第1のフォトリソグラフィ工程を行う。その他に、第1の加熱処理は、酸化物半導体膜上にソース電極及びドレイン電極を積層した後、またはソース電極及びドレイン電極上にゲート絶縁膜を形成した後、のいずれで行ってもよい。第1の加熱処理においては、酸化物半導体膜中から水素、水、及び水酸基等の不純物を除去することを主な目的としているが、この加熱処理の際に酸化物半導体膜中に酸素欠損が生じてしまうおそれがある。このため、第1の加熱処理の後に、加酸化処理を行うことが好ましい。加酸化処理の具体例としては、第1の加熱処理の後、連続して酸素雰囲気または窒素及び酸素を含む雰囲気例えば、窒素と酸素の体積比が4:1での加熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用いることもできる。第1の加熱処理は、酸化物半導体膜に対する脱水化、脱水素化の効果を奏する。次に、絶縁層407及び酸化物半導体膜412上に、導電膜を形成する。導電膜は、スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、Al、Cu、Cr、Ta、Ti、Mo、W、Yなどの金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる。また、例えば、ヒロックやウィスカーの発生を防止するために、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、Yなどの元素が添加されたAl材料を用いてもよく、この場合、耐熱性を向上させることができる。導電性を有する金属酸化物としては、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたは当該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。また、導電膜は、単層構造としてもよいし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した2層構造、Ti膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を積層した3層構造が挙げられる。また、Al、Cuなどの金属層と、Cr、Ta、Ti、Mo、Wなどの高融点金属層とが積層された構成としてもよい。本実施の形態では、導電膜としてスパッタリング法により膜厚150nmのチタン膜を形成する。次に、第2のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第1の電極415a及び第2の電極415bを形成した後、レジストマスクを除去する図4B参照。第1の電極415aはソース電極及びドレイン電極の一方として機能し、第2の電極415bはソース電極及びドレイン電極の他方として機能する。ここで、第1の電極415a及び第2の電極415bの端部がテーパ形状となるようにエッチングすると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、第1の電極415a、第2の電極415bを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングの際には、酸化物半導体膜412が除去されてその下の絶縁層407が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化物半導体膜412としてIn-Ga-Zn-O系の酸化物半導体を用い、導電膜としてチタン膜を用い、エッチャントとして過水アンモニア水アンモニア、水、過酸化水素水の混合液を用いることにより、酸化物半導体膜412の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すなわち、第2のフォトリソグラフィ工程により、酸化物半導体膜412の一部をエッチングし、溝部凹部を有する酸化物半導体膜とすることもできる。第2のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光、またはArFレーザ光を用いればよい。酸化物半導体膜412上で隣り合う第1の電極415aの下端部と第2の電極415bの下端部との間隔幅によって、後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第2のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が極めて小さいため、トランジスタの低消費電力化を図ることができる。次に、絶縁層407、酸化物半導体膜412、第1の電極415a、第2の電極415b上にゲート絶縁膜402を形成する図4C参照。。ゲート絶縁膜402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。ゲート絶縁膜402を形成する際は、水素が含まれないようにすることが好ましい。このため、成膜時の雰囲気に水素を極力減らすことが可能なスパッタリング法でゲート絶縁膜402を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素、または酸素及びアルゴンの混合ガスを用いて行う。また、ゲート絶縁膜402は、基板400側から順に酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第1のゲート絶縁膜として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を積層して、膜厚100nmのゲート絶縁膜としてもよい。本実施の形態では、圧力0.4Pa、高周波電源1.5kW、酸素及びアルゴン酸素流量25sccm:アルゴン流量25sccm=1:1雰囲気下でRFスパッタリング法により膜厚100nmの酸化シリコン層を形成する。次に、第3のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁膜402の一部を除去することにより、第1の電極415a、第2の電極415bに達する開口417a及び開口417bを形成する図4D参照。なお、レジストマスクをインクジェット法で形成する場合、フォトマスクを使用しないため、製造コストを低減できる。次に、ゲート絶縁膜402、開口417a、及び開口417b上に導電膜を形成した後、第4のフォトリソグラフィ工程によりゲート電極411、第1の配線414a、第2の配線414bを形成する図4E参照。ゲート電極411、第1の配線414a、第2の配線414bの材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。ゲート電極411、第1の配線414a、及び第2の配線414bの2層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げられる。また、3層構造の具体例としては、タングステン層または窒化タングステン層と、アルミニウム及びシリコンの合金層またはアルミニウム及びチタンの合金層と、窒化チタン層またはチタン層とが積層された構造が挙げられる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。本実施の形態では、ゲート電極411、第1の配線414a、第2の配線414bとしてスパッタリング法により形成した膜厚150nmのチタン膜を用いる。次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行う。本実施の形態では、窒素雰囲気下で250°C、1時間の第2の加熱処理を行う。なお、第2の加熱処理は、トランジスタ410上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。また、大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を更に行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°Cの加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。以上の工程により、水素、水分、水素化物、水酸化物の濃度が低減された、高純度の酸化物半導体膜412を有するトランジスタ410を形成することができる。本実施の形態のトランジスタ410を、実施の形態1で述べられた、トランジスタ111、及び、コンパレータ151、デジタル演算処理回路152、パルス幅変調出力ドライバ153のそれぞれに含まれるトランジスタとして用いることができる。また、トランジスタ410上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等を用いることもできる。また、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O-Si結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基例えばアルキル基やアリール基やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコータ、カーテンコータ、ナイフコータ等を用いることができる。上述したように、酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。次に図3Bに示すトランジスタと異なる構造の例、高純度の酸化物半導体を用いたトランジスタの構造の他の例を、図5A~図5Cに示す。図5Aに示すトランジスタ420は、ボトムゲート型トランジスタである。トランジスタ420は、基板400上に形成されたゲート電極421と、ゲート電極421上のゲート絶縁膜422と、ゲート絶縁膜422上においてゲート電極421と重畳する酸化物半導体膜423と、酸化物半導体膜423上においてゲート電極421と重畳するチャネル保護膜424と、酸化物半導体膜423上に形成された導電膜425及び導電膜426とを有する。さらに、トランジスタ420は、酸化物半導体膜423上に形成された絶縁膜427を、その構成要素に含めても良い。トランジスタ420は、ソース電極及びドレイン電極である導電膜425及び導電膜426が、チャネル形成領域である酸化物半導体膜423の上面で接しているので、トップコンタクト型のトランジスタと言える。チャネル保護膜424を設けることによって、酸化物半導体膜423のチャネル形成領域となる部分に対する、後の工程時におけるダメージエッチング時のプラズマやエッチング剤による膜減りなどを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。チャネル保護膜424には、酸素を含む無機材料酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなどを用いることができる。チャネル保護膜424は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜424は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜424を形成する。また、島状の酸化物半導体膜423に接してチャネル保護膜424を形成すると、島状の酸化物半導体膜423中のチャネル保護膜424と接する領域が高抵抗化し、高抵抗化酸化物半導体領域となる。チャネル保護膜424の形成により、酸化物半導体膜423は、チャネル保護膜424との界面近傍に高抵抗化酸化物半導体領域を有することができる。なお、トランジスタ420は、絶縁膜427上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜423のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極421と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ420の閾値電圧を制御することができる。図5Bに示すトランジスタ430は、ボトムゲート型トランジスタである。トランジスタ430は、基板400上に形成されたゲート電極431と、ゲート電極431上のゲート絶縁膜432と、ゲート絶縁膜432上の導電膜433及び導電膜434と、ゲート電極431と重なっている酸化物半導体膜435とを有する。さらに、トランジスタ430は、酸化物半導体膜435上に形成された絶縁膜437を、その構成要素に含めても良い。トランジスタ430は、ソース電極及びドレイン電極である導電膜433及び導電膜434が、チャネル形成領域である酸化物半導体膜435の下面で接しているので、ボトムコンタクト型のトランジスタと言える。また、ボトムコンタクト型のトランジスタ430の場合、導電膜433及び導電膜434の膜厚は、後に形成される酸化物半導体膜435が段切れを起こすのを防ぐために、薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。なお、トランジスタ430は、絶縁膜437上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜435のチャネル形成領域と重畳するように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極431と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ430の閾値電圧を制御することができる。図5Cに示すトランジスタ440は、トップゲート型トランジスタである。トランジスタ440は、基板400上に形成された導電膜441及び導電膜442と、導電膜441及び導電膜442上に形成された酸化物半導体膜443と、酸化物半導体膜443上のゲート絶縁膜444と、ゲート絶縁膜444上において酸化物半導体膜443と重なっているゲート電極445とを有する。さらに、トランジスタ440は、ゲート電極445上に形成された絶縁膜447を、その構成要素に含めても良い。トランジスタ440は、ソース電極及びドレイン電極である導電膜441及び導電膜442が、チャネル形成領域である酸化物半導体膜443の下面で接しているので、ボトムコンタクト型のトランジスタと言える。また、トップゲート型のトランジスタ440の場合、導電膜441及び導電膜442の膜厚は、後に形成される酸化物半導体膜443が段切れを起こすのを防ぐために、薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。本実施の形態により作製されるトランジスタ410、トランジスタ420、トランジスタ430、又はトランジスタ440は、nチャネル型トランジスタである。実施の形態1で述べたように、デジタル回路の出力は1か0ゼロしかないので、デジタル回路を構成するトランジスタに、本実施の形態で述べたnチャネル型トランジスタのみを用いて作製することが可能である。特に、電圧変換回路102のトランジスタ111は、出力電圧が高いため、耐圧の高いトランジスタを用いると好適である。耐圧の高いトランジスタとしては、エネルギーギャップがシリコン半導体よりも大きい酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。本実施の形態のトランジスタを用いた電源回路では、電源回路にデジタル制御方式の回路を用いることにより、トランジスタ特性にバラツキがあっても、電源回路の回路動作の劣化を抑制することが可能となる。また本実施の形態のトランジスタを用いた電源回路では、電源回路にデジタル制御方式の回路を用いることにより、電源回路の面積を抑制することが可能となる。また本実施の形態のトランジスタを用いた電源回路では、電源回路の面積を抑制することにより、電源回路のコストを抑制することが可能となる。"