通常はオフである電界効果トランジスタFETにおいて、異なる組成及び隣接する層間のヘテロ接合部界面、Fermiレベル、並びに伝導帯及び原子価エネルギーバンドを有する複数の隣接する窒化物半導体層と、前記複数の窒化物層の最上位窒化物層を覆い、前記ソース及びドレインの近傍で前記ヘテロ接合部のうち少なくとも2個の領域を各々含むソース及びドレイン及びアクセス領域を有するソース及びドレインと、前記ソースとドレインとの間の第1のゲートと、窒化物層の組であって、第1のバンドギャップを有する第1の窒化物層と、前記第1の層に隣接する第2の窒化物層であって、前記第1のバンドギャップより広い第2のバンドギャップ、及び前記第2の層の電子を前記第1と第2の層間のヘテロ接合部の方へドリフトさせるべく動作する方向を有する静電界を有する第2の窒化物層と、第3のバンドギャップ、及び前記第1と第2の層間のヘテロ接合部における電子の蓄積を防止すべく動作する、前記第2層内の電界とは逆方向の静電界を有す第3の窒化物層とを有する窒化物層の組とを含み、前記ゲートと共通接地電圧との間に電位差が存在しない場合、各々のソースとドレインアクセス領域内の複数のヘテロ接合部において2次元電子ガス2DEGが前記アクセス領域に存在し、前記第1のゲートの下側のヘテロ接合部のどの領域にも隣接する2DEGが実質的に存在しないことを特徴とする電界効果トランジスタ。請求項1に記載のFETにおいて、前記第1の層がGaNを含むことを特徴とするFET。請求項2に記載のFETにおいて、前記GaN層の厚さが約5nm~約10nmであることを特徴とするFET。請求項1乃至3のの何れか1項に記載のFETにおいて、前記第2の層がInyAlzGa1-y-zNを含むことを特徴とするFET。請求項4に記載のFETにおいて、前記InyAlzGa1-y-zN層の厚さが約8nm~約11nmであることを特徴とするFET。請求項4又は請求項5に記載のFETにおいて、前記InyAlzGa1-y-zN層が前記第1と第2の層間のヘテロ接合部からの距離に応じて減少する段階的Alモル分率を有することを特徴とするFET。請求項6に記載のFETにおいて、前記モル分率の値が前記第1と第2の層間のヘテロ接合部において約0.35に等しいことを特徴とするFET。請求項6又は請求項7に記載のFETにおいて、前記モル分率が約0.05に等しい最小値まで減少することを特徴とするFET。請求項1乃至8の何れか1項に記載のFETにおいて、前記第1の層が、前記第1と第2の層間のヘテロ接合部の近傍の伝導帯に電位井戸を有し、前記第3の層内の電界が前記電位をFermiレベルより高く上昇させることを特徴とするFET。請求項1乃至9の何れか1項に記載のFETにおいて、前記第3の層が、前記第1及び第2の層より高く、従って前記ソース及びドレインにより近いことを特徴とするFET。請求項1乃至10の何れか1項に記載のFETにおいて、前記第3の層がInxGa1-xNを含むことを特徴とするFET。請求項11に記載のFETにおいて、前記第3の層の厚さが約3nm~10nmであることを特徴とするFET。請求項11又は12に記載のFETにおいて、xの値が約0.08~約0.11であることを特徴とするFET。請求項1乃至13の何れか1項に記載のFETにおいて、前記第3のバンドギャップより広いバンドギャップを有し、前記第3の層に隣接する第4の窒化物層を含むことを特徴とするFET。請求項14に記載のFETにおいて、前記第4の層がGaNを含むことを特徴とするFET。請求項14又は15に記載のFETにおいて、前記第3と第4の層間のヘテロ接合部の領域内の前記ソースアクセス領域に2DEGが存在することを特徴とするFET。請求項14乃至16の何れか1項に記載のFETにおいて、前記第3と第4の層間のヘテロ接合部の領域内の前記ドレインアクセス領域に2DEGが存在することを特徴とするFET。請求項14乃至17の何れか1項に記載のFETにおいて、前記複数の層が、前記第4の層まで延在して前記第4の層内に凹表面を有する凹部を有するように形成されていることを特徴とするFET。請求項18に記載のFETにおいて、前記第1のゲートが前記凹表面を覆う絶縁層の上に配置されていることを特徴とするFET。請求項21に記載のFETにおいて、前記絶縁層が負に帯電していることを特徴とするFET。請求項19又は請求項20に記載のFETにおいて、前記凹部のいずれかのにある前記第4の層の厚さが約1nm~約17nmであることを特徴とするFET。請求項1乃至121の何れか1項に記載のFETにおいて、電子を前記第4の層の方へドリフトさせる静電界を有し前記第4の層を覆う第5の窒化物層を含むことを特徴とするFET。請求項22に記載のFETにおいて、前記第4と第5の層間のヘテロ接合部の領域内、又は前記第4の層と、前記第4と第5の層間に配置された追加的な窒化物層との間のヘテロ接合部におけるドレインアクセス領域に2DEGが存在することを特徴とするFET。請求項22又は請求項23に記載のFETにおいて、前記第5の層及び前記ソースとドレインのアクセス領域を各々覆う前記第1のゲートの両側に第2及び第3のゲートを含むことを特徴とするFET。請求項24に記載のFETにおいて、前記複数の隣接する窒化物層が、前記第5の窒化物層まで延在して前記第5の窒化物層内に配置された凹表面を有する凹部を有するように形成されていることを特徴とするFET。請求項25に記載のFETにおいて、前記第3のゲートが前記第5の窒化物層内の凹表面を覆う絶縁層の上に配置されていることを特徴とするFET。請求項26に記載のFETにおいて、前記絶縁層が負に帯電していることを特徴とするFET。請求項1乃至27の何れか1項に記載のFETにおいて、前記第1のゲートに印加された正電圧が、前記ソースとドレインとの間に連続的な導電路を形成すると共に前記FETをオンにする1DEGを、前記第1と第2の層間のヘテロ接合部における前記第1のゲートの下側に生成することを特徴とするFET。請求項28に記載のFETにおいて、前記電圧が約1ボルトを下回る場合、前記FETがオンにならないことを特徴とするFET。請求項31に記載FETにおいて、電圧V1、V1、及びV3を前記第1、第2、及び第3のゲートに印加して前記FETをオンにする電源を含み、前記電圧が関係V1>V1>V3により関係付けられることを特徴とするFET。請求項30に記載のFETにおいて、V3が負であることを特徴とするFET。請求項1乃至31の何れか1項に記載のFETにおいて、前記複数の窒化物半導体層が絶縁基板層の上に形成されていることを特徴とするFET。請求項32に記載のFETにおいて、前記複数の窒化物半導体層が、前記基板層に隣接するバッファ層を含むことを特徴とするFET。請求項33に記載のFETにおいて、前記バッファ層に埋め込まれた薄いエピタキシャル半導体層の超格子構造を含むことを特徴とするFET。請求項34に記載のFETにおいて、前記超格子構造が、約0.05~0.1のAlLGa1-LNの層によりインターリーブされたGaNの層を含むことを特徴とするFET。請求項35に記載のFETにおいて、前記超格子の各層の厚さが約1nm~約30nmであることを特徴とするFET。請求項34乃至36の何れか1項に記載のFETにおいて、前記バッファ層に補償不純物がドープされていることを特徴とするFET。自身のソース及びドレインが格子状パターンに構成されている複数のFETを含むことを特徴とするモノリシックアレイ。ドレイン請求項38に記載のモノリシックアレイにおいて、前記アレイが、インターリーブされたソース及びドレインを含む複数の行と、インターリーブされたソース及びドレインを含む複数の列とを有する矩形のアレイを含むことを特徴とするモノリシックアレイ。請求項38に記載のモノリシックアレイにおいて、前記アレイが、インターリーブされたソース及びドレインを含む列の数に等しい数のインターリーブされたソース及びドレインを含む行を有する正方形のアレイを含むことを特徴とするモノリシックアレイ。請求項40に記載のモノリシックアレイにおいて、前記ソースの各々と抵抗電気接点を有する第1の導電層を含むことを特徴とするモノリシックアレイ。請求項41に記載のモノリシックアレイにおいて、前記第1の層から電気的に絶縁されていて、前記ドレインの各々と抵抗電気接点を有する第2の導線層を含むことを特徴とするモノリシックアレイ。請求項42の何れか1項に記載のモノリシックアレイにおいて、前記アレイを支持すると共に、前記アレイに接続された電気接触パッドを有するチップキャリアを含むことを特徴とするモノリシックアレイ。請求項43に記載のモノリシックアレイにおいて、前記接触パッドが、前記第1の導電層に電気的に接続された前記アレイの両側のソースパッドを含むことを特徴とするモノリシックアレイ。請求項44に記載のモノリシックアレイにおいて、複数のワイヤーボンドが前記ソースパッドを前記第1の導電層に電気的に接続することを特徴とするモノリシックアレイ。請求項44又は請求項45に記載のモノリシックアレイにおいて、前記接触パッドが、前記第2の導電層に電気的に接続された前記アレイの両側にドレインパッドを含むことを特徴とするモノリシックアレイ。請求項46に記載のモノリシックアレイにおいて、複数のワイヤーボンドが、前記ドレインパッドを前記第2の導電層に電気的に接続することを特徴とするモノリシックアレイ。請求項47に記載のモノリシックアレイにおいて、前記ドレインパッド及びソースパッドが前記アレイの異なる側にあることを特徴とするモノリシックアレイ。請求項40乃至42の何れか1項に記載のモノリシックアレイにおいて、前記アレイを支持すると共に前記アレイを外部回路に接続するための電気的接点を提供する相互接続配基板に前記ソース及びドレインを電気的に接続するボールグリッドアレイを含むことを特徴とするモノリシックアレイ。請求項49に記載のモノリシックアレイにおいて、前記FETが、前記FETがエピタキシャル形成された非導電性基板の上にエピタキシャル形成されていることを特徴とするモノリシックアレイ。請求項50に記載のモノリシックアレイにおいて、前記相互接続アレイに隣接する第1のヒートシンク及び前記基板に隣接する第2のヒートシンクを含むことを特徴とするモノリシックアレイ。以下の詳細説明の段落において、本発明の一実施形態によるパワーFETの構造、及びオフ状態にあるFETの層内の2DEG濃度の特徴について図1を参照しながら議論する。図1Aに示すFETなどの装置のリーク電流を減らす傾向がある電極を有する半導体素子を提供する方法について図1B、1Cを参照しながら議論する。FETがオフ状態にある場合のバンド図を図1Dに示すと共に、各図を参照しながら議論する。図2Aは、FETがオンである場合における図1Aに示すFETを模式的に示す。FETがオン状態にある場合のバンド図を図1Dに示すと共に、各図を参照しながら議論する。議論において、別途明記しない限り、本発明の一実施形態の1個又は複数の特性を特徴付ける状態又は関係を修飾する実質的に及び約等の形容詞は、これらの状態又は特徴が、意図した応用のための実施形態の動作にとり受容可能な許容範囲内で定義されていることを意味するものと理解されたい。図1Aは、本発明の一実施形態による、エピタキシャル成長した半導体層のヘテロ構造スタック120の上に形成されたドレインDRN、ソースSRC、及び任意選択的にソースとドレイン間に配置された3個のゲートG1、G2、G3を含む、通常はオフであるGaNFETトランジスタ20の透視図を模式的に示す。半導体層は、ソースSRCとドレインDRN間に電流を通す2DEG電流路を有している。ゲートに対して適当な電圧を印加することにより、電流路を導電及び非導電状態にし、これに応じてFETをオン及びオフに制御する。図1Aでは、電圧がゲートに印加されておらず、FETはオフであると仮定する。スタック120は、任意選択的に高抵抗基板層100である底部を含み、その上部を覆う層が任意選択的に有機金属化学気相成長MOCVD法によりエピタキシャル形成されている。本発明のいくつかの一実施形態において、これらの層は分子線エピタキシMBE成長法により成長している。基板100は、単結晶Si、AI2O3サファイヤ、AlN、又は4H-SiC、6H-SiC、又は3C-SiCなどのSiC炭化ケイ素、カーボランダムの単結晶ポリタイプを含んでいてよい。高抵抗AlMGal-MN層バッファ層101が基板上に成長する。バッファ層101は、基板100と上層の間での格子ミスマッチにより生じ得るスタック120の上層におけるスレッディングその他のずれの発生を減らすべく動作する。層101は、任意選択的にFe、W、V、Cr、Ni又はMgをドープすることにより、層材料の伝導帯電子の濃度を下げて、層内を通って流れるトランジスタ内のリーク電流に対する層の抵抗を増大させる。層101の厚さは約0.5~約5μmミクロン、及びMは0.0~約0.05である。GaN/AlGaN超格子103が埋め込まれたGaN層102が層101の上に形成される。GaN層102の厚さは約200nm~約400nmである。任意選択的に、GaN層102の厚さは約300nmに等しい。超格子103は、AlLGa1-LN層103bによりインターリーブされた複数のGaN層103aを含んでいる。本発明の一実施形態において、超格子103は、少なくとも10個のGaN/AlLGa1-LN層103a/103bを交互に含んでいる。超格子内の各層103a又は103bの厚さは約1nm~約30nmである。超格子層103a及び103bの間の界面103hはヘテロ接合部であって、層100及び101から、層102上方のスタック120内のエピタキシャル層への転位の伝搬を緩和する機械的障壁として動作する。本発明の一実施形態による、超格子103を含む層102は、層102上方に配置されてソースSRCとドレインDRN間で電流を搬送すべく制御される活性層内の欠陥濃度を下げる追加的なバッファ層とみなすことができる。層102及び103は任意選択的に、Fe、WV、Cr、Ni又はMgをドープすることにより電流に対する層の抵抗を増大させる。通常はオフである非伝導の2DEG電流チャネルを含むエピタキシャル層の活性層の組122が、層102の上に成長する。本発明の一実施形態において、活性層の組122は、比較的広い帯域のInyAlzGa1―y―zN電子供給層106に隣接する比較的狭い帯域のGaNチャネル層105を含んでいる。2DEG電流チャネルは、界面、すなわちGaNとInyAlzGa1-y―zN層105、106間のヘテロ接合部105hの近傍のGaN層105に配置されている。GaN層105内の伝導帯と価電子帯の間、及びInyAlzGa1-y-zN層106内の伝導帯と価電子帯の間の各々の不連続性、及びこれらの層内で圧電及び自然分極により生じた静電界により通常はヘテロ接合部105hの近傍のGaN層に三角形の電位井戸が生じて電位井戸が2DEGで満たされる。層105、106内の静電界を、E105及びE106とラベル付けされたブロック矢印により各々模式的に表す。2DEGは、ゲートG1、G2及びG3に電圧が印加されていない場合にGaN層105内の電流チャネルを導電させてソースSRCとドレインDRN間の電流を維持できるようにし、その結果FET20が通常オンとなる。しかし、本発明の一実施形態によれば、活性層の組122は、電子供給層106の静電界E106とは反対の方向を有する層の自然及び/又は圧電分極により生成されたブロック矢印E108で表す静電界を有する電位制御層108を含んでいる。任意選択的に、層108はInxGa1-xNを含んでいる。電界E108は、ヘテロ接合部105hで生成され得る三角形の電位井戸の深さを浅くし、井戸に蓄積されてヘテロ接合部で2DEGを生成し得る電子の数を減らすべく動作する電位井戸を生成する。従って、電位制御層108に起因してGaN層105内の電流チャネルは通常は電子が存在せず非伝導性であり、従ってFET20は通常オフになる。本発明の一実施形態において、活性層の組122は、図2A、2Bを参照しながら後述するように、FET20がオンであるように制御されて層105に電流が流れている場合、電子の層105への閉じ込めを改善する障壁層として機能する層103の上に形成されたInxGa1-xN層104を含んでいる。層104内の濃度xは約0.05~約0.1の範囲の値を有し、層の厚さは約1nm~約2nmである。任意選択的に、活性層の組122は、層106と108の間に配置されたGaN転位層107を含んでいる。層107は、層106と、層108と、層108より上の層との間の格子整合を向上させるべく動作する。本発明の一実施形態において、GaNチャネル層105の厚さは約5nm~約20nmである。任意選択的に、InyAlzGa1-y-zN電子供給層106の厚さは約8nm~約12nmの範囲にあり、そのAlモル分率は層105とのヘテロ接合部105hにおける約0.35から、層106と107の間のヘテロ接合部106hにおける約0.05まで段階的に減少する。本発明の一実施形態において、チャネル層105と電子供給層106における格子整合を得るために、yは約0.176に等しく、zは約4.66yに等しい。InxGa1-xN電位制御層108の厚さは約3nm~20nmであり、xの値は約0.08~約0.22である。AlNスペーサ層110により分離された第2のGaNチャネル層109及び付随するInyAzGa1-y-zN電子供給層111が層108の上に形成される。AlNスペーサ110は、ヘテロ接合部109hにおける電子の合金散乱を現象させて、ヘテロ接合部の領域109G2、109G3の近傍に形成された2DEGにおける電子移動度及び密度を高めるべく機能する。2DEGについては後述する。層109の厚さは約1nm~約27nmである。層111の厚さは、後述する凹部130の形成前は約8nm~約13nmである。AlNスペーサ層の厚さは約0.5nm~約3nmである。任意選択的に、層105、106の場合と同様に、GaNチャネル層109及び電子供給層111における格子整合を得るために、yは約0.176に等しく、zは約4.66yに等しい。厚さが約0.5nm~約4nmの範囲であるGaNキャップ層112が、ドレインDRN及びソースSRCの下及び近傍にある層111の表面領域を酸化から保護する。キャップ層112の上に配置されたソース及びドレイン端子SRC、DRNは、各端子と半導体層との間で抵抗接点の形成を促進すべく端子内の金属がその下側の活性半導体層内まで拡散するようにアニーリング処理を受ける抵抗接点金属スタック堆積物を含んでいる。従来の抵抗接点端子用の金属堆積物は通常、抵抗接点が求められる半導体素子のメサの活性層の垂直縁に接触し、メサの上部エピタキシャル層が成長するバッファ層に接触するように形成される。アニーリングを行なう間、従来の堆積物内での金属の拡散は、バッファ層を貫通する先端が尖った金属的な鍾乳石stalactitesを形成する傾向がある。バッファ層への鍾乳石の貫通、及びそれらの尖った先端により生成される強い静電界により、リーク電流が促進され、メサのバッファ及び他の層を損傷させる傾向がある。本発明の一実施形態によれば、バッファ層に貫通する金属的鍾乳石の形成を防止すべく、ソースSRC及びドレインDRN用の金属堆積物は最上部であるFET20のGaNキャップ層112にしか堆積されず、スタック120の垂直縁との接触が防止される。図1Bは、バッファ層206上で成長した半導体層のメサ204用の抵抗接点端子202の従来の製造プロセスから生じる鍾乳石200の形成を模式的に示す。鍾乳石はバッファ層を貫通して、それらの比較的尖った先端及び縁で強力な電界を生成し、電界はバッファ層及びその下側の基板層208におけるリーク電流を促進する傾向がある。鍾乳石の尖端分かり易いように丸印で囲んだ間のリーク電流路を破線矢印線210で模式的に示す。図1Cは、本発明の一実施形態による、図1Bに示す半導体層の同一メサ204用の抵抗接点端子222の製造プロセスにおける鍾乳石220の形成を模式的に示す。端子222用の金属がメサ204の最上層205だけに堆積され、メサ内の層の縁又はバッファ層206の上には堆積されないため、鍾乳石はバッファ層を貫通しない。本発明の一実施形態において、各々がInyAizGa1-y-zN層111及びGaN層109に配置された上下のテラス131、132を含む、図1Aに示すテラス付き凹部130を有するFET20が形成される。Si3N4、AL2O3、又はAlN等の侮蔑的insulting絶縁材料の層113が、凹部130の表面及び凹部の縁に沿った層111の表面領域を覆っている。下側テラス131を覆う絶縁層113にゲートG1が配置され、上側テラス132を覆う絶縁層113の部分にゲートG3が配置されている。ゲートG2は、InyAlzGa1-y-zN層111を覆う絶縁層113の部分の上に配置された隣接ソースSRCである。ゲートG2の下側のFET20の領域において、GaNチャネル層109、AlNスペーサ層110、及びInyAlzGa1-y-zN電子供給層111は無傷、すなわちそれらの厚さが凹部130により変化していない。GaNチャネル層109内の伝導帯と価電子帯の間、及びInyAlzGa1-y-zN層111内の伝導帯と価電子帯の間の各々のエネルギー差、及びこれらの層内で分極により生じた静電界により、ヘテロ接合部の領域109G2の近傍のGaN層に三角形の電位井戸が生じて電位井戸が2DEGで満たされる。図1Aにおいて、2DEG内の電子を黒丸印109eG2で模式的に表し、参照符号は2DEGを指すためにも用いる。本発明の一実施形態において、2DEG109eG2の電子濃度は、1cm2当たりの電子個数が約1013個以上である。後述する図1Dのエネルギーバンド図に電位井戸を模式的に示す。ゲートG3の下側のFET20の領域において、GaNチャネル層109及びAlNスペーサ層110は無傷であるが、InyAlzGa1-y-zN電子供給層111は、凹部130の形成により、ゲートG2の下側における自身の幅の約20~約70の範囲でゲートG3の下側で薄くなっている。ヘテロ接合部の領域109G2と同様に、層109内の伝導帯と価電子帯の間、及び層111内の伝導帯と価電子帯の間のエネルギー差、並びにこれらの層内の静電界により、層109と110の間のヘテロ接合部109hの領域109G3ヘテロ接合部が2DEGで満たされる。2DEG内の電子、及び2DEGを黒丸印109eG3で模式的に表す。しかし、ゲートG3の下側の電子供給層111の領域はG2の下側の電子供給層111の領域よりも薄く、G3の下側の2DEG109eG3における電子の蓄積はゲートG2の下側の2DEG109eG2よりも少ない。ゲートG2、G3の下側の2DEGの相対的な大きさを模式的に示すために、ゲートG3の下側の層109に示す電子の個数109eG3は、ゲートG2の下側の層109に示す電子の個数109eG2より少ない。本発明の一実施形態において、2DEG109eG3の電子濃度は、1cm2当たりの電子個数が約3×1012以上である。凹部130は、ゲートG1の下側の電子供給層111及びスペーサ層110を完全に除去した結果生じたものである。従って、ゲートG1に電圧が印加されていない状態ではゲートG1の下側に2DEGが存在せず、その結果、ソースSRCとドレインDRN間に電流を搬送可能な連続的な導電路が層109内に存在しない。また、活性層の組122のどの層にもゲートG1の下側に2DEGが存在せず、従って、ゲートG1に電圧が印加されていない状態では、活性層の組によりソースSRCとドレインDRN間に連続的な導電性電流路が得られない。上述のように、本発明の一実施形態に従い、電位制御層108がGaNチャネル層105内における2DEGの生成を防止すべく機能するため、活性層の組122には2DEGが一切存在しない。2DEG電子を蓄積することができる電位井戸図1Dに模式的に示すが、各々ゲートG1、G2及びG3の下側の、層108と109の間のヘテロ接合部の領域108G1、108G2及び108G3に沿って、層108内に存在する。ゲートG2、G3の下側の電位井戸は、ゲートG2の下側の電子108eG2及びゲートG3の下側の電子108eG3で満たされている。しかし、ゲートG1の下側の電流バンド端内の電位は、図1Dに示すように、Fermiエネルギーを大幅に上回るエネルギーを有しており、従って実質的に電子が存在しない。層108は従って、ゲートG1に印加される電圧が存在しない状態では、ソースSRCとドレインDRN間に導電性電流路を提供しない。その結果、FET20について図1Aに示すように、ゲートG1、及びゲートG2、G3に適当な電圧が印加されていない状態では、FET内でソースSRCとドレインDRN間に連続的な導電路は実質的に存在せず、FETはオフである。図1Dは、FET20の概略断面図、及び各々ゲートG1、G2及びG3の下側のFETの領域に関連付けられたエネルギーバンド図を示すグラフ410、420及び430を示す。破線411、421及び431は、各々グラフ410、420及び430のバンド図で特徴付けられるゲートG1、G2及びG3の下側のFETの領域を示す。図1Aに示す半導体層に対応するグラフの領域には、図1Aでラベル付けしたのと同じ参照符号がラベル付けされている。グラフの垂直な破線は層間のヘテロ接合部を示す。図1Aのヘテロ接合部の領域に関連付けられたグラフ内のヘテロ接合部の領域を、図1Aでヘテロ接合部の領域にラベル付けされた参照符号でラベル付けされた破線丸印で示す。電位エネルギーを各グラフの縦座標に沿って示し、線EFは各バンド図のFermiエネルギー準位を示す。グラフの線EC及びEVは、グラフに関連付けられたFET20の領域について伝導及び価電子バンド端を各々表す。数値例として、グラフ410、420及び430に示すエネルギーバンドは、各々1800nm、150nm、1nm、10nm、10nm、2.6nm、及び10nmに等しい層102、103、...108の厚さについて決定される。ゲートG2及びG3の下側では層109の厚さが25nm、ゲートG1の下側では厚さが5nmであると仮定されている。ゲートG2の下側では層110、111及び112の厚さは各々1nm、10.7nm及び1.5nmであると仮定されている。ゲートG3の下側では層110及び111の厚さは各々1nm及び5nmである。誘電層113の厚さは20nmに等しい。ゲートG1の下側のFET20の領域について伝導及び価電子バンド端EC及びEVを示すグラフ410において、伝導バンド端ECは、FermiエネルギーEFより上方へずらされている。その結果、層108と109の間のヘテロ接合部の伝導帯、及び破線丸印108G1で示す領域内の電位井戸には電子が空いている。グラフ410において各々破線丸印105G1、109G1で示すヘテロ接合層105、106の領域及び層109と110の間において、より低いテラス131図1の深さ、及び層105~109の伝導帯と価電子帯のエネルギー準位の差により、2DEG電子を蓄積可能な電位井戸が実質的に除去される点に注意されたい。ゲートG1の下側に2DEG電子が全く蓄積されないため、ゲートG1に電圧が印加されない場合はFET20がオフになる。一方、グラフ420に示すように、G2の下側では、グラフ内で各々破線丸印108G2及び109G2で示す層108と109の間、及び層109と110の間のヘテロ接合部の領域内に電子電位井戸が存在し、電位井戸の一部はFermiエネルギーEFより下に位置している。同様に、ゲートG3の下側の電子電位井戸が、グラフ430内で各々破線丸印108G3及び109G3で示す層108と109の間、及び層109と110の間のヘテロ接合部の領域内に存在し、これらの電位井戸の一部はFermiレベルEFよりも下に位置している。その結果、破線丸印で示す領域内の電位井戸は少なくとも部分的に2DEG電子で満たされている。ゲートG2の下側の2DEG、及びこれらの2DEGを満たす電位井戸内の電子を、図1Aに関して上述したように、各々黒丸印109eG2及び108eG2で模式的に表す。同様に、ゲートG3の下側の2DEG、及びこれらの2DEGを満たす電位井戸内の電子を、図1Aに関して上述したように、各々黒丸印109eG2及び108eG2で模式的に表す。ゲートG2及びG3の下側の領域は、上述のようにアクセス領域と呼ばれ、アクセス領域内の2DEG109eG2、109eG2、108eG3及び108eG3は、FET20がオンにされたときにゲートG1の下側の電子チャネルを急速に満たして、ソースSRCとドレインDRN間に連続的な低抵抗の導電性電流路を確立すべく電子のソースとなる。ゲートG1、G2及びG3に印加された電圧は、本発明の一実施形態に従い、ソースSRCとドレインDRN間におけるFETの電流路を実質的に非導電性の高抵抗電流路から導電性の低抵抗電流路に変更してFETをオンにする電界をFET20内に生成すべく作用する。複数のゲートは、ゲートに印加される電圧を、FETの動作に有利な特徴を提供するFET内の電界及び静電位を形成すべく設定することができる。例えば、ゲートに印加された電圧を用いて、FETがオンとオフ状態の間を遷移する間に損傷を引き起こす恐れのあるFET内の大電圧及び/又は電流過渡現象を緩和することができる。FET20は3個のゲートを含んでいるが、本発明の実施が3個のゲートに限定されない点に注意されたい。例えば、FETトランジスタは、FET内で所望の形状の静電位を生成すべくソースとドレイン間に4個以上のゲートが配置されていてもよい。本発明の一実施形態において、FET20をオンにすべくソースSRCに近い方のゲートに印加される電圧は、ソースから遠い方のゲートに印加される電圧より大きい。電圧領域が小さくなることで、FET20のオンとオフ状態の間の遷移期間中に電圧及び/又は電流が大きく振れることが緩和される。記号表記において、FET20をオンにすべくゲートG1、G2及びG3に印加された電圧を各々V1、V2及びV3で表せば、電圧同士の関係はV2>V1>V3となろう。本発明の一実施形態による、FET20など通常オフであるFETを構成する場合、FETをオンにすべくゲートG1、G2に印加される電圧V1、V2は正電圧である。本発明の一実施形態において、V1は約2.0ボルト以上である。任意選択的に、V1は約2.5ボルト以上である。本発明の一実施形態において、V2は約2.5ボルト以上である。任意選択的に、V2は約3ボルト以上である。本発明の一実施形態において、V3は約0ボルト以下である。任意選択的に、V3は約-1ボルト以下である。図2Aは、電圧V1、V2及びV3によりFETがオンにされた場合のFET20の透視図を模式的に示す。図2Bは、図2Aに示すオン状態のFET20の断面図を模式的に示す。図2Bはまた、各々ゲートG2及びG3の下側のFET20のアクセス領域におけるエネルギーバンドEC及びEVのグラフ520、530、及びゲートG1の下側のFETの領域におけるエネルギーバンドEC及びEVのグラフ510を示す。図1Dに示すグラフのラベル付けされた破線丸印で識別されるヘテロ接合部の領域は、図2Bのグラフで各々同じ参照符号でラベル付けされた破線丸印で識別される。数値例として、グラフ510、520及び530内のエネルギーバンドは、グラフ410、420及び430に示すエネルギーバンドの決定に用いたのと同じ層厚について決定され、且つV1で、V2、及びV3は各々約2.5ボルト、3ボルト、及び1ボルトに等しい。ゲートG1に印加された正電圧V1は、図1Dのグラフ410に示すゲートの下側の伝導バンド端ECを再構成して、図2Bのグラフ510に示す層105と106の間、及び層109と110の間のヘテロ接合部の領域105G1、109G1内のチャネル層109、105内に電位井戸を生成する。V1はまた、伝導帯ECを下げることにより、領域109G1、105G1に新たに生成された電位井戸及び領域108G1において図1Dのグラフ410に示す電位井戸が、少なくとも部分的にFermiエネルギーEFを下回るようになる。これらの井戸は従って、各々層105、108及び109内で2DEGを満たす電子により少なくとも部分的に満たされる。2DEG及びこれらを満たす電子を図2A、及び図2Bに示すFET20の断面における黒丸印105eG1、108eG1、109eG1で表す。ゲートG2に印加された電圧V2は、伝導帯ECを図1Dのグラフ420に示すFET20のオフ状態における位置よりも相対的に下げることにより、図2Bのグラフ520に示すように、層109と110の間、及び層108と109の間のヘテロ接合部の領域109G2、108G2内の電位井戸が各々Fermiレベルを下回るようになる。電圧V2はまた、ゲートG2の下側の領域105G2内に電位井戸を生成するか又は強化し、これもまた図2Bのグラフ520に示すようにFermiレベルを下回る。層105、108及び109内の電位井戸は、図2Aに示すFET20、及び図2BのFETの断面において各々黒丸印105eG2、108eG2及び109eG2により模式的に表す2DEGで満たされている。負電圧V3は、ゲートG3の下側のアクセス領域の電界及び電位低下を緩和して、ドレインへの貫通を防止すべく作用する。層105、108及び109内でゲートG1の下側に2DEGを生成し、層108、109内のゲートG2の下側のアクセス領域内2DEGを増大させ、且つ層105内で2DEGを生成した結果、ソースSRCとドレインDRN間に複数の平行な2DEG導電路が得られる。層105、106及び109内の陰付き領域500として示す平行な電流路を組み合わせて要素内のどの電流路の抵抗よりも低い抵抗により特徴付けられる強化された2DEG電流路をソースとドレイン間に提供する。組み合わされた電流路により、FET20がオン時に、ソースとドレイン間の電圧低下が比較的小さくなり、従って熱負荷が比較的緩和されるよう、ソースSRCとドレインDRN間の比較的大きい電流に対応可能である。本発明の一実施形態において、FET20は、ソースSRCとドレインDRN間のオン抵抗が、ソースSRCからドレインDRNまでの電流が約100アンペア、及びソースとドレイン間の電圧が約1700ボルトである場合に約75ミリオーム以下であることにより特徴付けられる。任意選択的に、オン抵抗は約50ミリオーム以下である。FETがオンであって比較的大きい電流を通している場合、相対的に大量の熱電子がFENのソースとドレイン間の電流チャネルに生じる。熱電子の一部はFETドレインの方へ伝搬して、電流を搬送する半導体チャネル層と、ゲート及びドレインのアクセス領域の下側のFET20内の誘電層113等の誘電層と間の界面において表面状態で、及び/又は誘電層内及び/又はドレインの下側の層112等のパシベーション層のトラップ内に、閉じ込められる。閉じ込められた電子は一般に、FETに損傷を与え、その動作パラメータを劣化させる。FET、例えば本発明の一実施形態によるFET20と同様のFETは、任意選択的に強化された化学蒸着又は原子層堆積により層プラズマ内に電子を埋め込むことにより負に帯電した誘電層を自身のゲートの下側に有していてよい。負に帯電した誘電体は、熱電子に対する障壁として動作して、熱電子が高感度ヘテロ接合部面に閉じ込められる確率を下げる反発電界を提供する。図3は、本発明の一実施形態による、FET20と同様であるが、熱電子に対する障壁として動作する、電子614により帯電した誘電層613を有するFET620の一部を模式的に示す。本発明の一実施形態において、任意選択的にFET20と同様の複数のFETが、適当な基板上の格子状アレイとして各ソースと一体形成されていて、FETのSRCはアレイ内の他のFETの少なくとも2個のドレインDRNに隣接している。図4Aは、FETが自身のソースSRC及びドレインDRNが格子模様を形成するように加工されているFET701の一体形成されたアレイ700を模式的に示す。任意選択的に、FET701はFET20と同様であって、各FET701は3個のゲートG1、G2及びG3を含んでいる。簡潔のため、ドレイン及びゲートの下側のFET内の半導体層は図示していない。図4Aに示すように、全てのFETのゲートG1が電気的に接続されている。同様に、全てのゲートG2が電気的に接続され、全てのゲートG3が電気的に接続されている。図4Aに模式的に示すように、ゲート間の電気的接続は任意選択的にアレイ700内の異なるレベルでなされる。格子状アレイ内でFET701を成長させることにより、ゲートは、ソースが互いに隣接していて隣接ソースの列が隣接ドレインの列の反対側にある従来のFETアレイ内のゲートと比較して、ソースとドレイン間の2DEG電流チャネルを制御するための比較的大きい活性周辺部を有する。一般に、本発明の一実施形態による、FETの格子状アレイは、同数のFETを含んでいる従来のアレイと比較して、アレイ内のゲートの活性周辺部を2倍に広げる。FET及びFETのアレイのオン抵抗がゲート周辺部の活性を有する長さにほぼ比例するため、本発明の一実施形態によるFETのアレイは、従来のアレイの約半分のオン抵抗を有することができる。所与の電流に対して、本発明の一実施形態による格子状アレイオン抵抗が減少する結果、従来のアレイと比較してアレイの熱負荷が大幅に減少する。格子状構成はまた、FET内のホットスポットを緩和して、従来のアレイにおける温度分布よりも均一なFET内の温度分布をもたらす傾向がある。本発明の一実施形態による格子状アレイは無論、2個のソース及び2個のドレインを有するアレイに限定されない。例えば、図4Bは、任意選択的に本発明の一実施形態によるアレイ700より大きいFET20図1Aと同様のFETの格子状アレイ720を模式的に示す。アレイ720が長方形であって、インターリーブされたソースSRC及びドレインDRNの2個の行721及びの4個の列722を含んでいるが、1個のアレイが任意の数の行及び列を有していてよい点に注意されたい。例えば、本発明の一実施形態によるFETの格子状アレイは正方形であって、同数の行及び列を含んでいてよい。本発明の一実施形態において、格子状FETアレイは、FET20図1Aと同様のFETの36個の行と36個の列を含み、50Aの電流に対応可能である。図4Cは、図4Bに線AAで示す格子状アレイ720の平面で切った模式的断面図を示し、本発明の一実施形態によるアレイのソースSRC及びドレインDRNへの抵抗接点の形成を示している。ソースSRCへの抵抗接点は任意選択的に、ソースSRC、ドレインDRN及びゲートG1、G2、G3を覆うべく堆積されたSi3N4、AL2O3、又はAlN等の絶縁材料の層に堆積された金属740の層により提供される。金属層740はまた、ソースパッド740とも呼ばれる。金属層740と各種ソースSRCの間の電気接点は、ビア733に堆積された金属層740の部分で作られる。絶縁層734が、ドレインDRNへの抵抗接点を提供する金属層742から導電層740を電気的に絶縁する。金属層742と各種ソースSRCの間の電気接点は、ビア735に堆積された金属層740の部分で作られる。ビア735内の金属は、絶縁層734、732の領域により金属層74から絶縁されている。金属層742はまた、ドレインパッド742とも呼ばれる。図4Dは、本発明の一実施形態による、チップ750をPCBに接続する電気接点を提供するチップキャリア800に取り付けられて電気的に接続された任意選択的なFETの正方形の格子状アレイを含むFET格子状チップ750を模式的に示す。任意選択的に図4Cに示すように、FET格子状チップ750のドレインDRNを電気的に接続するチップドレインパッド742は、チップキャリア800に含まれる2個のキャリアドレインパッド802に接続されていてよい。キャリアドレインパッド802は任意選択的にチップ750の互いに反対側の縁に沿って配置されていて、各キャリアドレインパッド802は、等間隔に配置された複数の、チップ及びキャリアドレインパッドにボール接合された、任意選択的にAl製の、ワイヤーボンド820によりチップドレインパッド742に接続されている。FET格子状チップ750内の全てのソースSRCを接続するチップソースパッド741図4Cは任意選択的に、ボール接合されたAlワイヤーボンド822により、チップに隣接するキャリアドレインパッド802の縁に垂直なチップ750の互いの反対側の縁に隣接して配置されたキャリアソースパッド804に接続されている。ゲートG1、G2、G3は、ワイヤーボンド824により、キャリアソースパッド804に隣接するチップ750の同じ縁に各々隣接するキャリアゲートパッド806、808、810に各々電気的に接続されている。図5は、本発明の一実施形態による、上部及び下部ヒートシンク941、942を含むヒートシンク筐体940に収納された格子状FETチップ900の断面を模式的に示す。チップ900は、PCB図示せずにチップ900を電気的に接続する電気接点を提供するセラミック相互接続配基板パネル910に搭載されて電気的に接続されている。チップと相互接続配基板パネルの間の接続は、任意選択的にAuSn等の高温はんだ合金を含むはんだボール920のボールグリッドアレイにより実現される。はんだボールは任意選択的に、チップのゲートG1、G2、G3、及びソースSRCとドレインDRN図4A、4Bに電気的に接続されたチップ900内の接触パッド901の上に形成されている。はんだボールは、チップを相互接続基板に電気的に接続すべく相互接続配基板パネル910に含まれた対応する同種の接触パッド912にはんだ付けされている。任意選択的に、はんだボールは最初に基板910内の接触パッド912の上に形成され、次いでチップ900のパッド901にはんだ付けされてチップと相互接続基板を電気的に接続する。図5では、チップ900内のソースSRCとドレインDRNに接続された接触パッド901だけを示す。チップ900と基板910の間の小孔はチップと基板の間の接触の機械的安定性を増し、はんだボール同士の電気絶縁を向上させる誘電接着剤930で任意選択的に満たされている。チップ900及び基板910は、ヒートシンクがチップ及び基板と良好に熱接触するよう、上下のヒートシンク941、942に挟まれている。外部のヒートシンク筐体940からセラミック相互接続基板910への電気接点は、任意選択的に、相互接続基板に含まれる周辺接触パッド916にワイヤーボンド914によりワイヤボンディングされた好適なコネクタ944により得られる。本出願の記述及び特許請求の範囲における備える含む及び有するの各動詞は同根語であって、各動詞の1個又は複数の目的語が必ずしも当該動詞の1個又は複数の主語の成分、要素又は部分を完全に網羅している訳ではないことを示すために用いる。本出願の本発明の各実施形態の記述は、例示目的で提供するものであり、本発明の範囲を限定することは意図していない。記述した各実施形態は、異なる特徴を含み、その全てが本発明の全ての実施形態で必要とされる訳ではない。いくつかの実施形態は、いくつかの特徴又は特徴の可能な組合せだけを利用する。記述した本発明の実施形態、及び記述した実施形態に注記した特徴の異なる組合せを含む本発明の実施形態の変形形態は、当業者には想到できるだろう。本発明の範囲は請求項によってのみ限定される。