"集積回路、及び該集積回路の電源-グランド間に互いに並列に接続された複数のデカップリングコンデンサが実装された多層配線基板であって、前記複数のデカップリングコンデンサは、等価直列抵抗が1.5Ω以上20Ω以下の1以上の積層セラミックコンデンサと、等価直列抵抗が100mΩ以下の1以上の積層セラミックコンデンサとを含むことを特徴とする多層配線基板。前記等価直列抵抗が1.5Ω以上20Ω以下の積層セラミックコンデンサの数は、前記等価直列抵抗が100mΩ以下の積層セラミックコンデンサの数以上であることを特徴とする請求項1に記載の多層配線基板。前記等価直列抵抗が1.5Ω以上20Ω以下の積層セラミックコンデンサの等価直列インダクタンスは1nH以下であり、前記等価直列抵抗が100mΩ以下の積層セラミックコンデンサの等価直列インダクタンスは1nH以下であることを特徴とする請求項1又は2に記載の多層配線基板。並列に接続された前記等価直列抵抗が1.5Ω以上20Ω以下の1以上の積層セラミックコンデンサ全体の実効抵抗は、0.16Ω以上3.98Ω以下であることを特徴とする請求項1~3のいずれか1項に記載の多層配線基板。非特許文献1において提案されている手法によれば、高抵抗を付与したコンデンサを用いることにより、反共振が抑制される。しかしながら、この手法では、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供することを目的とする。本発明に係る多層配線基板は、集積回路、及び該集積回路の電源-グランド間に互いに並列に接続された複数のデカップリングコンデンサが実装された多層配線基板であって、上記複数のデカップリングコンデンサが、等価直列抵抗が1.5Ω以上20Ω以下の1以上の積層セラミックコンデンサと、等価直列抵抗が100mΩ以下の1以上の積層セラミックコンデンサとを含むことを特徴とする。本発明に係る多層配線基板によれば、ICやLSI等の集積回路の電源-グランド間に互いに並列に実装された複数のデカップリングコンデンサが、等価直列抵抗ESRの値が高い積層セラミックコンデンサと、等価直列抵抗ESRの値が低い積層セラミックコンデンサとを含んでいる。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むではESRの値が低い方のコンデンサ以下低ESRコンデンサともいうを通り、反共振周波数の付近の周波数ではESRの値が高い方のコンデンサ以下高ESRコンデンサともいうを通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。特に、本発明に係る多層配線基板では、高ESRコンデンサのESRが1.5Ω以上20Ω以下に設定され、低ESRコンデンサのESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ESRコンデンサのみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。なお、ここで、多層配線基板には、プリント基板の他、インターポーザなどを含むものとする。また、本発明に係る多層配線基板では、上記等価直列抵抗が1.5Ω以上20Ω以下の積層セラミックコンデンサの数が、等価直列抵抗が100mΩ以下の積層セラミックコンデンサの数以上であることが好ましい。このようにすれば、並列に接続される高ESRコンデンサの数が多くなるため、より多くの高ESRコンデンサのESLが並列に接続されることとなり、高ESRコンデンサ全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。また、本発明に係る多層配線基板では、上記等価直列抵抗が1.5Ω以上20Ω以下の積層セラミックコンデンサの等価直列インダクタンスが1nH以下であり、等価直列抵抗が100mΩ以下の積層セラミックコンデンサの等価直列インダクタンスが1nH以下であることが好ましい。このようにすれば、1以上の高ESRコンデンサ及び1以上の低ESRコンデンサを含むバイパスコンデンサ全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。本発明に係る多層配線基板では、並列に接続された等価直列抵抗が1.5Ω以上20Ω以下の1以上の積層セラミックコンデンサ全体の実効抵抗が、0.16Ω以上3.98Ω以下であることが好ましい。このようにすれば、あらゆる条件で、反共振周波数における電源インピーダンスを、低ESRコンデンサのみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。なお、この場合、並列に接続される高ESRコンデンサの数は、ESRに応じて、実効抵抗合成抵抗が、0.16Ω以上3.98Ω以下となるように設定される。本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。まず、図1を用いて、実施形態に係る多層配線基板1の構成について説明する。図1は、多層配線基板1の構成を示す縦断面図である。多層配線基板1は、図1において上側から、絶縁層30、電源プレーン電源層10、絶縁層31、グランドプレーングランド層20、及び、絶縁層32、が順番に積層されて構成されている。すなわち、多層配線基板1は、電源プレーン10、及び、該電源プレーン10と絶縁層31を介して対向して配置されるグランドプレーン20を内層として有している。絶縁層30,31,32それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン10は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン20は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。多層配線基板1の上面1aには、例えば銅箔などからなるプリント配線が形成されており、IC特許請求の範囲に記載の集積回路に相当50等の電子部品が実装されている。なお、IC50は、例えば、BGABallGridArrayパッケージのICであり、ボール状電極バンプを用いたフェースダウン実装によって、多層配線基板1の上面1aに実装される。IC50の電源端子51は、絶縁層30を厚み方向に貫通するように形成された第1層間貫通ビア以下単に第1ビアという11を介して電源プレーン10と接続されている。また、IC50のグランド端子52は、絶縁層30及び絶縁層31を厚み方向に貫通するように形成された第2層間貫通ビア以下単に第2ビアという21を介してグランドプレーン20と接続されている。一方、多層配線基板1の裏面1bには、例えば銅箔などからなるプリント配線が形成されており、複数図1の例では4個のデカップリングコンデンサ60,70がはんだ付けなどによって実装されている。これらのデカップリングコンデンサ60,70は、ESRが1.5Ω以上20Ω以下の1以上図1の例では2個の高ESRコンデンサ70と、ESRが100mΩ以下の1以上図1の例では2個の低ESRコンデンサ60とを含んでいる。図1では、高ESRコンデンサ70と低ESRコンデンサ60とが2個づつ実装されている場合を例に示したが、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数は2個には限られない。ただし、高ESRコンデンサ70及び低ESRコンデンサ60それぞれの数は、10以下に設定される。また、高ESRコンデンサ70の数は、低ESRコンデンサ60の数以上に設定される。その際、高ESRコンデンサ70のESR及び数は、要求されるインピーダンス特性、実装面積や、後述する実効抵抗などを考慮して設定される。さらに、高ESRコンデンサ70の等価直列インダクタンスESLは1nH以下に設定され、低ESRコンデンサ60の等価直列インダクタンスESLは1nH以下に設定される。低ESRコンデンサ60には、公知の積層セラミックコンデンサを用いることができる。すなわち、図2に断面図で示されるように、低ESRコンデンサ60は、矩形に形成された複数の誘電体層62と、複数の内部電極63,64とが交互に積層されることにより構成された直方体形状の積層体61と、該積層体61の対向する側面に形成された一対の外部電極65,66を備えて構成されている。高ESRコンデンサ70は、その構造にかかわらず、ESLが1nH以下、かつ、ESRが1.5Ω以上20Ω以下であればよい。ここで、例えば、図3に断面図で示されるように、高ESRコンデンサ70は、矩形に形成された複数の誘電体層72と、複数の内部電極73,74とが交互に積層されることにより構成された直方体形状の積層体71と、該積層体71の対向する側面に形成された一対の外部電極75,76と、内部電極73と外部電極75との間に設けられた抵抗層77とを備えて構成することができる。内部電極73と外部電極75との間に抵抗層77が設けられること、すなわち内部電極73が抵抗層77を介して外部電極75と接続されることにより、高ESRコンデンサ70の容量に対して抵抗成分が直列に付加されることとなり、高ESRコンデンサ70のESRが高くなる。ここで、抵抗層77は、例えば、抵抗成分を含有する抵抗ペーストを焼き付けることによって形成される。なお、抵抗成分としては、例えば、In-Sn複合酸化物ITO、La-Cu複合酸化物、Sr-Fe複合酸化物、Ca-Sr-Ru複合酸化物などの複合酸化物が用いられる。また、抵抗層77には、例えばB-Si系ガラス、B-Si-Zn系ガラスなどのガラスが添加される。さらに、抵抗層77に、Ni,Cu、Mo、Cr、Nbなどの金属や、Al2O3、TiO2、ZrO2、ZnO2などの金属酸化物を添加することにより、比抵抗等を調整することができる。このようにして抵抗層77の抵抗値を調節することにより、高ESRコンデンサ70のESRを1.5Ω~20Ωの範囲内に調節することができる。ここで、図4を参照しつつ、高ESRコンデンサ70のESRの値の設定方法について説明する。ここで、図4は、多層配線基板1の等価回路を示す図である。図4において、60Aは、複数本実施形態では2個の低ESRコンデンサ60の実効回路を示し、70Aは、複数本実施形態では2個の高ESRコンデンサ70の実効回路を示す。なお、第1ビア11のインダクタンス及び第2ビア21のインダクタンスは、反共振には影響しないため、図4に示した等価回路では省略した。まず、図4に示した多層配線基板1の等価回路において、低ESRコンデンサ60の実効回路60Aの実効抵抗R1を10mΩ、実効静電容量C1を1μFとするとともに、高ESRコンデンサ70の実効回路70Aの実効静電容量C2を1μFとした。そして、多層配線基板1のプレーン間容量平板容量Cpを100pF~2nF10水準、低ESRコンデンサ60の実効インダクタンスL1を100pH~1nH8水準、高ESRコンデンサ70の実効インダクタンスL2を100pH~1nH8水準ただしL2≦L1の間でそれぞれ変化させた、計640ケースに対して、高ESRコンデンサ70の実効抵抗R2を10mΩとした場合すなわち低ESRコンデンサ60と同じにした場合と比較して、反共振のインピーダンスのピーク値が1/2以下になる最小と最大の実効抵抗R2を10m~100Ω101水準の範囲で探索した。その結果、図5に示されるように、反共振のインピーダンスのピーク値が1/2以下になる実効抵抗R2は、最小が0.16Ω、最大が3.98Ωとなった。求められた実効抵抗R2に対して、並列に接続される高ESRコンデンサ70の数を考慮し、各高ESRコンデンサ70のESRを、1.5Ω以上20Ω以下の範囲に設定すれば、反共振のインピーダンスのピークを、低ESRコンデンサ60のみを使用した場合実効抵抗R2が10mΩの場合と比較して、50以上低減できるという結果が得られた。すなわち、並列に接続される高ESRコンデンサ70の数は、ESRに応じて、実行抵抗R2が上述した範囲内に収まるように設定される。図1に戻り説明を続けると、各低ESRコンデンサ60の一方の外部端子61は、絶縁層31及び絶縁層32を厚み方向に貫通するように形成された第3層間貫通ビア以下単に第3ビアという12を介して電源プレーン10と接続されている。また、低ESRコンデンサ60の他方の外部端子62は、絶縁層32を厚み方向に貫通するように形成された第4層間貫通ビア以下単に第4ビアという22を介してグランドプレーン20と接続されている。各高ESRコンデンサ70の一方の外部端子71は、絶縁層31及び絶縁層32を貫通するように形成された第3ビア12を介して電源プレーン10と接続されている。また、高ESRコンデンサ70の他方の外部端子72は、絶縁層32を貫通するように形成された第4ビア22を介してグランドプレーン20と接続されている。すなわち、2個の低ESRコンデンサ60,60と、2個の高ESRコンデンサ70,70とは、IC50の電源-グランド間に互いに並列に接続されて実装される。上述したように実装されることにより、高ESRコンデンサ70と低ESRコンデンサ60とが、並列に、IC50の電源-グランド間に挿入される。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むでは低ESRコンデンサ60を通り、反共振周波数の付近の周波数では高ESRコンデンサ70を通る。よって、共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。特に、本実施形態に係る多層配線基板1では、高ESRコンデンサ70のESRが1.5Ω以上20Ω以下に設定され、低ESRコンデンサ60のESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数における電源インピーダンスが、低ESRコンデンサ60のみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当される。ここで、本実施形態に係る多層配線基板1による電源インピーダンスの低減効果を確認するために、多層配線基板1の電源インピーダンスを測定した。また、比較例として、低ESRコンデンサ60のみを実装した場合の電源インピーダンス、及び、高ESRコンデンサ70のみを実装したときの電源インピーダンスを併せて測定した。なお、多層配線基板1として、ESRが20mΩの低ESRコンデンサ60が2個と、ESRが1.5Ωの高ESRコンデンサ70が2個、実装されているものを用いた。一方、比較例として、低ESRコンデンサ60のみが4個実装された多層配線基板、及び高ESRコンデンサ70のみが4個実装された多層配線基板を用いた。低ESRコンデンサ60と高ESRコンデンサ70が2個づつ実装された多層配線基板1、低ESRコンデンサ60のみが4個実装された多層配線基板、及び、高ESRコンデンサ70のみが4個実装された多層配線基板それぞれの電源インピーダンスの周波数特性測定結果を図6に示す。図6に示されたグラフの横軸は周波数Hzであり、縦軸はインピーダンスΩである。また、図6のグラフでは、実施形態に係る多層配線基板1の測定結果を実線で、低ESRコンデンサ60のみが実装された多層配線基板の測定結果を破線で、高ESRコンデンサ70のみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。図6に破線で示されるように、低ESRコンデンサ60のみが実装された多層配線基板の場合、共振周波数約12MHzでのインピーダンスは低く約13mΩ抑えられているが、反共振周波数約500MHzではピークが生じ、インピーダンスが急激に増大約100Ωした。一方、図6に一点鎖線で示されるように、高ESRコンデンサ70のみが実装された多層配線基板では、反共振周波数約500MHzでのインピーダンスは比較的低く約3Ω抑えられている。しかしながら、反共振周波数よりも低周波数側、特に60MHzよりも低い周波数領域で、インピーダンスが増大約250~400mΩしている。図6に実線で示されるように、本実施形態に係る多層配線基板1の場合、共振周波数約16MHzでのインピーダンスは比較的低く約22mΩ抑えられている。また、反共振周波数約500MHzでのインピーダンスも比較的低く約5.5Ω抑えられている。このように、本実施形態に係る多層配線基板1によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ESRコンデンサ60のみが実装された多層配線基板と比較して、1/2以下に低減される。以上、詳細に説明したように、本実施形態によれば、IC50の電源-グランド間に2個の高ESRコンデンサ70と2個の低ESRコンデンサ60とが並列に接続されている。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数共振周波数を含むでは低ESRコンデンサ60を通り、反共振周波数の付近の周波数では高ESRコンデンサ70を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。特に、本実施形態では、高ESRコンデンサ70のESRが1.5Ω以上20Ω以下に設定され、低ESRコンデンサ60のESRが100mΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ESRコンデンサ60のみの場合と比較して、半分以下に低減-6dBのノイズ低減に相当することが可能となる。さらに、本実施形態によれば、並列に接続された高ESRコンデンサ70の実効抵抗R2が、0.16Ω以上3.98Ω以下に設定されているため、あらゆる条件で、反共振周波数における電源インピーダンスを、低ESRコンデンサ60のみの場合と比較して、半分以下に低減することが可能となる。また、本実施形態によれば、2個の高ESRコンデンサ70が並列に接続されている。このように、高ESRコンデンサ70の数を、低ESRコンデンサ60の数と同じか又はそれよりも多くすることにより、並列に接続される高ESRコンデンサ70の数が増えるため、高ESRコンデンサ70全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。また、本実施形態によれば、高ESRコンデンサ70のESL、及び低ESRコンデンサ60のESLが共に1nH以下に設定されているため、1以上の本実施形態では2個高ESRコンデンサ70及び1以上本実施形態では2個の低ESRコンデンサ60を含む全体のESL実効インダクタンスがより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、低ESRコンデンサ60及び高ESRコンデンサ70を多層配線基板1の裏面1bに実装したが、IC50と同じ側の実装面1aに実装する構成としてもよい。"