"m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1の駆動回路は、前記メモリセルの列毎に、Kビットのラッチ部と、Kビットのマルチプレクサを有する書き込み回路と、を有し、前記書き込み回路は、前記電位生成回路と、前記Kビットのラッチ部に接続される、半導体装置。m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、KビットのカウンタKは自然数と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1の駆動回路は、前記メモリセルの列毎に、Kビットのラッチ部と、読み出し回路と、を有し、前記Kビットのカウンタは、前記読み出し回路に接続され、前記読み出し回路は、前記Kビットのラッチ部に接続される、半導体装置。m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、KビットのカウンタKは自然数と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記第1の駆動回路は、前記メモリセルの列毎に、Kビットのラッチ部と、Kビットのマルチプレクサを有する書き込み回路と、読み出し回路と、を有し、前記Kビットのカウンタは、前記読み出し回路に接続され、前記Kビットのラッチ部は、前記書き込み回路と、前記読み出し回路と、に接続される、半導体装置。前記ソース線は、前記第1のソース電極と接続され、前記ビット線は、前記第1のドレイン電極と、前記第2のドレイン電極と接続され、前記ゲート線は、前記第2のゲート電極と接続され、前記第1のゲート電極と、前記第2のソース電極と、は接続される、請求項1乃至請求項3に記載の半導体装置。前記第1のトランジスタは、pチャネル型トランジスタであり、前記第2のトランジスタは、nチャネル型トランジスタである、請求項1乃至4のいずれか一に記載の半導体装置。前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成される、請求項1乃至5のいずれか一に記載の半導体装置。前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが並列に接続された請求項1乃至6のいずれか一に記載の半導体装置。前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが直列に接続された請求項1乃至6のいずれか一に記載の半導体装置。前記読み出し回路は、負荷と、センスアンプと、NAND回路と、を有し、前記NAND回路の入力の一方には、前記センスアンプが接続されており、前記NAND回路の入力の他方には、メモリ読み出し線が接続されており、前記NAND回路の出力には、前記Kビットのラッチ部が接続される、請求項1乃至8のいずれか一に記載の半導体装置。前記電位生成回路は、前記第1の駆動回路および前記第2の駆動回路に、それぞれ接続される、請求項1乃至9のいずれか一に記載の半導体装置。前記Kビットのカウンタは、前記Kビットのラッチ部の入力と電気的に接続される、請求項1乃至10のいずれか一に記載の半導体装置。上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、本発明の一態様では、例えば、ワイドギャップ半導体を用いて構成されたメモリセルを含む半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。より具体的には、例えば次のような構成を採用することができる。本発明の一態様は、m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1の駆動回路は、メモリセルの列毎に、Kビットのラッチ部と、Kビットのマルチプレクサを有する書き込み回路と、を有し、書き込み回路は、電位生成回路と、Kビットのラッチ部に接続される、半導体装置である。また、本発明の一態様は、m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、KビットのカウンタKは自然数と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有しメモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1の駆動回路は、メモリセルの列毎に、Kビットのラッチ部と、読み出し回路と、を有し、Kビットのカウンタは、読み出し回路に接続され、読み出し回路は、Kビットのラッチ部に接続される、半導体装置である。また、本発明の一態様は、m×n個のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、KビットのカウンタKは自然数と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1の駆動回路は、メモリセルの列毎に、Kビットのラッチ部と、Kビットのマルチプレクサを有する書き込み回路と、読み出し回路と、を有し、Kビットのカウンタは、読み出し回路に接続され、Kビットのラッチ部は、書き込み回路と、読み出し回路と、に接続される半導体装置である。上記において、ソース線は、第1のソース電極と接続され、ビット線は、第1のドレイン電極と、第2のドレイン電極と接続され、ゲート線は、第2のゲート電極と接続され、第1のゲート電極と、第2のソース電極と、は接続される構成とすることができる。また、上記において、第1のトランジスタは、pチャネル型トランジスタとし、第2のトランジスタは、nチャネル型トランジスタとすることができる。または、上記において、第1のトランジスタは、nチャネル型トランジスタとし、第2のトランジスタは、nチャネル型トランジスタとすることもできる。また、上記において、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成された構成とすることができる。また、上記において、ビット線とソース線との間に、メモリセルの一を含む複数のメモリセルが並列に接続された構成とすることもできる。または、上記において、ビット線とソース線との間に、メモリセルの一を含む複数のメモリセルが直列に接続された構成とすることもできる。また、上記において、読み出し回路は、負荷と、センスアンプと、NAND回路と、を有し、NAND回路の入力の一方には、センスアンプが接続されており、NAND回路の入力の他方には、メモリ読み出し線が接続されており、NAND回路の出力には、Kビットのラッチ部が接続された構成とすることができる。また、上記において、電位生成回路は、第1の駆動回路および第2の駆動回路に、それぞれ接続された構成とすることができる。また、上記において、Kビットのカウンタは、Kビットのラッチ部の入力に電気的に接続された構成とすることができる。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、本発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本回路はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示す半導体装置において、ビット線BLとトランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極と、は、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、ゲート線GLと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、容量線CLと、容量素子164の電極の他方は電気的に接続されている。なお、トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。図1A-1、A-2および図1Bに、トランジスタ160として、pチャネル型のトランジスタを用いる場合について示す。また、図1Cに、トランジスタ160として、nチャネル型トランジスタを用いる場合について示す。また、図1Bに示すように、容量素子164を設けない構成とすることも可能である。図1A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、ゲート線GLの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードフローティングゲート部FGとも表記するに与えられる。すなわち、フローティングゲート部FGには、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、ゲート線GLの電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、フローティングゲート部FGに与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。ソース線SLに所定の電位定電位を与えた状態で、容量線CLに適切な電位読み出し電位を与えると、フローティングゲート部FGに保持された電荷量に応じて、ビット線BLは異なる電位をとる。すなわち、トランジスタ160のコンダクタンスは、トランジスタ160のゲート電極フローティングゲート部FGともいえるに保持される電荷によって制御される。一般に、トランジスタ160をpチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例えば、書き込みにおいてQLが与えられた場合には、容量線CLの電位がV0Vth_HとVth_Lの中間の電位となれば、トランジスタ160はオン状態となる。QHが与えられた場合には、容量線CLの電位がV0となっても、トランジスタ160はオフ状態のままである。このため、ビット線BLの電位を見ることで、保持されている情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、ゲート線GLの電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、ビット線BLの電位新たな情報に係る電位が、フローティングゲート部FGに与えられる。その後、容量線CLを、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、フローティングゲート部FGは、新たな情報に係る電荷が与えられた状態となる。このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。以下に、一例として、フローティングゲート部FGに電位VDDまたは接地電位GNDのいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、フローティングゲート部FGに電位VDDを与えた場合に保持されるデータをデータ1、フローティングゲート部FGに接地電位GNDを与えた場合に保持されるデータをデータ0とする。なお、フローティングゲート部FGに与える電位の関係はこれに限られるものではない。情報を書き込む場合には、ソース線SLの電位をGNDとし、容量線CLの電位をGNDとし、ゲート線GLの電位をVDDとして、トランジスタ162をオン状態とする。そして、フローティングゲート部FGにデータ0を書き込む場合には、ビット線BLにはGNDを与える。また、フローティングゲート部FGにデータ1を書き込む場合には、フローティングゲート部FGの電位が、トランジスタ162のしきい値電圧Vth_OS分電圧降下しないように、ビット線BLの電位をVDDとし、ゲート線GLの電位をVDDVth_OSとしてもよい。情報を保持する場合には、ゲート線GLの電位をGNDとしてトランジスタ162をオフ状態にする。また、pチャネル型トランジスタであるトランジスタ160を介して、ビット線BLとソース線SLに電流が生じて電力が消費されることを抑制するために、ビット線BLの電位とソース線SLの電位は同電位とする。なお、ビット線BLの電位とソース線SLの電位とが同電位であれば、容量線CLの電位は、VDDでもGNDでも構わない。なお、上記において、同電位には、略同電位も含まれるものとする。すなわち、上記においては、ビット線BLとソース線SLの電位差を十分に低減して、ビット線BLとソース線SLに生じる電流を抑制することを目的としているため、ソース線SLの電位をGNDなどに固定した場合と比較して消費電力を十分に百分の一以下に低減できる電位など、略同電位とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。情報を読み出す場合には、ゲート線GLの電位をGNDとし、容量線CLの電位をGNDとし、ソース線SLの電位をVDDもしくはVDDよりいくらか低い電位以下VSLと表記するとする。ここで、フローティングゲート部FGにデータ1が書き込まれている場合は、pチャネル型トランジスタであるトランジスタ160はオフ状態となり、ビット線BLの電位は、読み出し開始時の電位が維持されるか、または上昇する。なお、ビット線BLの電位の維持または上昇は、ビット線BLに接続される読み出し回路に依存する。また、フローティングゲート部FGにデータ0が書き込まれている場合は、トランジスタ160がオン状態となり、ビット線BLの電位はソース線SLの電位と同電位のVDDもしくはVSLとなる。したがって、ビット線BLの電位を判別することで、フローティングゲート部FGに保持されたデータ1またはデータ0を読み出すことができる。なお、フローティングゲート部FGに電位VDDが保持されているすなわち、データ1が書き込まれている場合、読み出しの際にソース線SLの電位をVDDとすると、トランジスタ160のゲートとソース間の電圧以下、Vgspと表記するは、Vgsp=VDD-VDD=0Vとなり、Vgspがトランジスタ160のしきい値電圧以下、Vthpと表記するよりも大きくなるため、pチャネル型トランジスタであるトランジスタ160はオフ状態となる。ここで、フローティングゲート部FGに書き込まれた電位がVDDに満たなかった等で、フローティングゲート部FGに保持された電位がVDDよりも小さい場合であっても、フローティングゲート部FGの電位がVDD-|Vthp|以上であれば、Vgsp=VDD-|Vthp|-VDD=-|Vthp|=Vthpとなりトランジスタ160がオフ状態となるため、正常にデータ1が読み出せる。しかしながら、フローティングゲート部FGの電位がVDD-|Vthp|より小さい場合には、VgspがVthpより小さくなるため、トランジスタ160はオン状態となり、データ1ではなくデータ0が読み出され、誤読み出しとなる。つまり、データ1を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線SLの電位VDDより|Vthp|分低い、VDD-|Vthp|となる。一方で、読み出しの際にソース線SLの電位をVSLとすると、上述した通り、データ1の読み出しが可能である電位の下限値は、ソース線SLの電位VSLよりも|Vthp|分低い、VSL-|Vthp|となる。ここで、VSLはVDDよりも低い電位であるので、VSL-|Vthp|はVDD-|Vthp|より小さくなる。すなわち、ソース線SLの電位をVSLとした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線SLの電位はVDDとするよりもVSLとした方がデータ1の読み出しが可能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース線SLの電位をVSLとした場合、フローティングゲート部FGにVDDが書き込まれている場合のVgspはVDD-VSL>Vthp∵VDD>VSLとなり問題無くオフ状態とすることができる。ここで、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードフローティングゲート部FGは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、本発明の一態様に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態に係る半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、容量線CLによってフローティングゲート部FGの電位を制御する際に、容量線CLの電位を効率よくフローティングゲート部FGに与えることができるようになり、容量線CLに与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、本発明の一態様に係る半導体装置の、より一層の高集積化が可能である。応用例次に、図1に示す回路を応用したより具体的な回路構成および動作について、図面を参照して説明する。本実施の形態では、複数の状態を一のメモリセルに保持させる、いわゆる多値メモリについて説明する。図2は、半導体装置のブロック図の一例である。図2に示す半導体装置のブロック図は、駆動回路の書き込み動作に関わる部分に特徴を有する。図2に示す半導体装置は、2K値Kは1以上の整数の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ201と、列駆動回路202と、行駆動回路203と、電位生成回路207と、を有する。メモリセルアレイ201は、複数例えば、m本のゲート線GLおよび容量線CLと、複数例えば、n本のビット線BLと、ソース線SL図示しないと、マトリクス状に配置された複数のメモリセル170を有する。メモリセル170は、図1A-1に示すメモリセルを適用することができる。また、メモリセル170として、図1Bに示すメモリセルを適用することもできる。その場合には、容量線CLを省略することができる。また、メモリセル170として、図1Cに示すメモリセルを適用することができる。電位生成回路207は、複数のアナログ電位VW1~VW2Kが与えられる2K本の電源線VWを介して列駆動回路202に接続されている。電位生成回路207は、複数のアナログ電位VW1~VW2Kを生成し、列駆動回路202に出力する。列駆動回路202には、カラムアドレス信号線CA、入力データ信号線DIN、出力データ信号線DOUT、制御信号線CE等が接続されている。また、メモリセル170の列毎に、Kビットのラッチ部と書き込み回路とを有する。ラッチ群2261~226nは、K本のラッチ出力信号線を介して、書き込み回路2241~224nとそれぞれ接続されている。列駆動回路202は、ビット線BLおよびソース線SLを制御し、ビット線BLおよびソース線SLを介してメモリセルアレイ201に接続されている。書き込み回路2241~224nには、電位生成回路207が出力するアナログ電位VW1~VW2Kが与えられた2K本の電源線VWとK本のラッチ出力信号線が接続されている。また、書き込み回路2241~224nは、マルチプレクサ3351~335nをそれぞれ有する。マルチプレクサ3351~335nは、Kビットのラッチ群2261~226nの出力信号に基づいて、電位生成回路207が出力する複数のアナログ電位VW1~VW2Kから一つの電位を選択する。そして、書き込み回路2241~224nは、書き込み動作可能な状態において、マルチプレクサ3351~335nが選択した電位を出力する。行駆動回路203には、ロウアドレス信号線RA、制御信号線CE等が接続されている。また、行駆動回路203は、ゲート線GLおよび容量線CLを制御し、ゲート線GLおよび容量線CLを介してメモリセルアレイ201に接続されている。次に、各列のKビットのラッチ群2261~226nに格納されたデータを、メモリセルへ一行同時に書き込む方法について説明する。行駆動回路203においては、制御線CEにHigh電位以下、H電位と記すを与え、行駆動回路203を動作可能な状態とし、ロウアドレス信号線RAにロウアドレス信号を入力し、ロウアドレス信号が指定した行を選択する。また、所定の制御線CEに書き込み状態であることを伝える信号が入力され、選択された行の容量線CLとゲート線GL、および非選択行の容量線CLとゲート線GLに、それぞれ書き込みを行うための電位が与えられる。図2に示した構成のメモリセル1701,1~170m、nにおいては、選択行の容量線CLの電位はLow電位以下、L電位と記す、ゲート線GLの電位は電位VHとなり、非選択行の容量線CLの電位は電位VH、ゲート線GLの電位はL電位となる。列駆動回路202においては、制御線CEにH電位を与え、列駆動回路202を動作可能な状態とする。また、所定の制御線CEに書き込み状態であることを伝える信号が入力されることで、各列の書き込み回路2241~224nは、複数のアナログ電位VW1~VW2Kから選ばれた一の電位をビット線BL1~BLnに出力する。選ばれた一の電位は、書き込み回路2241~224nが有するマルチプレクサ3351~335nがKビットのラッチ群2261~226nの出力信号に基づいて選択した電位である。その結果、行駆動回路203によって選択された行のメモリセルのフローティングゲート部FGには、各列の書き込み回路2241~224nが出力したアナログ電位が、ビット線BLを介して、与えられる。次に、行駆動回路203において、所定の制御線CEに書き込み状態が終了することを伝える信号を入力し、選択された行の容量線CLとゲート線GL、および非選択行の容量線CLとゲート線GLに、それぞれ書き込みを終了するための電位が与えられる。図2に示した構成のメモリセル170においては、選択行のゲート線GLの電位はL電位となる。その結果、選択行のメモリセルが有するトランジスタ162はオフ状態となり、フローティングゲート部FGに蓄積された電荷は保持される。また、非選択行の容量線CLの電位はL電位となる。以上により、メモリセル1701,1~170m、nへの書き込み動作が終了する。以上のようにして、図2に示した半導体装置は、一行のメモリセルに同時に多値のデータを書き込むことができる。なお、一例として、H電位をVDD、L電位をGNDとすることができる。図2に示した半導体装置は、メモリセルが有するビット線BLとフローティングゲート部FGとがトランジスタ162を介して接続される構造を有するため、書き込み動作において、電荷を蓄積する部位であるフローティングゲート部FGに直接電位を与えることが可能である。その結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である。特に、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ、高い精度でフローティングゲート部FGの電位を制御し、書き込みを行うことができる。また、図2に示した半導体装置は、電位生成回路207により生成した複数のアナログ電位を全ての列の書き込み回路2241~224nへ供給することで、各列の書き込み回路2241~224nは、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことが可能となる。なお、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むには短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共に、低速な動作となってしまう。一方、図2に示した半導体装置は、書き込みデータに関わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる。また、図2に示した半導体装置は、2K値のメモリの書き込み方法において、メモリセルに格納する2K値のデータをKビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。例えば、4値のデータを格納する場合、2ビットのラッチ部を有する構成となる。特に、2K値のメモリの書き込み方法において、メモリセルに格納する2K値の個々のデータを一つのラッチに対応づける場合には、2Kビットのラッチ部が必要となるが、そのような構成と比較して、回路規模を小さくすることが可能である。なお、本実施の形態では、図1A-1に示したメモリセルにおいて、トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極がビット線BLによって接続されたメモリセルを、並列に接続したNOR型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極とは、別々の配線としても構わない。図1Cに示すように、メモリセルを構成するトランジスタ160を、nチャネル型トランジスタとしても構わない。また、図5に示すようにメモリセルを直列に接続したNAND型メモリセルアレイであっても構わない。これは、図2に示した半導体装置は、メモリセルの構成によらず、各列の書き込み回路2241~224nは、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことができるためである。また、ゲート線GLとフローティングゲート部FGとがトランジスタ162を介して接続されるメモリセル構成であれば、フローティングゲート部FGに直接電位を与えることが可能であり、高速に書き込むことができるためである。なお、本実施の形態では、列駆動回路202に、入力データ信号線DINと出力データ信号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線DINOUTが接続される構成であっても構わない。図24は、半導体装置のブロック図の他の一例である。図24に示す半導体装置のブロック図は、駆動回路の読み出し動作に関わる部分に特徴を有する。図24に示す半導体装置は、2K値Kは1以上の整数の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ201と、列駆動回路202と、行駆動回路203と、電位生成回路207と、Kビットのカウンタ206と、を有する。メモリセルアレイ201は、複数のゲート線GLおよび容量線CLと、複数のビット線BLと、ソース線SLと、マトリクス状に配置された複数のメモリセル170を有する。メモリセル170は、図1A-1に示すメモリセルを適用することができる。また、メモリセル170として、図1Bに示すメモリセルを適用することもできる。その場合には、容量線CLを省略することができる。また、メモリセル170として、図1Cに示すメモリセルを適用することができる。Kビットのカウンタ206は、K本のカウント信号COUNT1~COUNTKを、列駆動回路202および電位生成回路207にそれぞれ出力する。Kビットのカウンタ206は、K本のカウンタ信号線を介して列駆動回路202および電位生成回路207とそれぞれ接続されている。電位生成回路207は、K本のカウント信号COUNT1~COUNTKが入力され、アナログ電位を行駆動回路203に出力する。電位生成回路207は、カウント信号の値に応じて異なる値をとるアナログ電位を生成する。電位生成回路207は、アナログ電位が与えられる可変電源線VRを介して行駆動回路203に接続されている。列駆動回路202は、カラムアドレス信号線CA、入力データ信号線DIN、出力データ信号線DOUT、制御信号線CE等に接続される。また、メモリセル170の列毎に、Kビットのラッチ部と読み出し回路とを有する。ラッチ群2261~226nは、K本のラッチ入力信号線を介して、読み出し回路2251~225nとそれぞれ接続されている。列駆動回路202は、ビット線BLおよびソース線SLを制御し、ビット線BLおよびソース線SLを介してメモリセルアレイ201に接続されている。読み出し回路2251~225nは、ビット線BLを介して接続されるメモリセル170を負荷とし、K本の出力信号線を有する。読み出し回路2251~225nは、読み出し動作可能な状態において、負荷抵抗が大きいとH電位、小さいとL電位となる内部信号を出力する。また、読み出し回路2251~225nは、読み出し動作可能な状態において、内部信号がH電位であれば、出力信号線にKビットカウンタ206から入力されるK本のカウント信号COUNT1~COUNTKを与え、内部信号がL電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群2261~226nは、K本のラッチ入力信号線に与えられたデータを格納する。行駆動回路203は、ロウアドレス信号線RA、制御信号線CE等に接続される。また、ゲート線GLおよび容量線CLを制御し、ゲート線GLおよび容量線CLを介してメモリセルアレイ201に接続されている。次に、所望の行のメモリセルから多値のデータを読み出し、各列のKビットのラッチ群2261~226nへデータを格納する読み出し方法について説明する。行駆動回路203においては、制御線CEにH電位を与え、行駆動回路203を動作可能な状態とし、ロウアドレス信号線RAにロウアドレス信号を入力し、ロウアドレス信号が指定した行を選択する。また、所定の制御線CEに読み出し状態であることを伝える信号が入力され、選択された行の容量線CLとゲート線GL、および非選択行の容量線CLとゲート線GLに、それぞれ読み出し動作を行うための電位が与えられる。図24に示した構成のメモリセル1701、1~170n、mにおいては、選択行の容量線CLは電位生成回路207から出力されるアナログ電位が与えられ、非選択行の容量線CLは電位VHが与えられる。ゲート線GLにはL電位が与えられる。列駆動回路202においては、制御線CEにH電位を与え、列駆動回路202を動作可能な状態とする。また、所定の制御線CEに読み出し状態であることを伝える信号が入力されることで、各列の読み出し回路2251~225nが読み出し動作可能な状態となる。また、ソース線SLに電位VSRが与えられる。また、読み出し期間において、Kビットのカウンタ206は0から2K-1までカウントアップを行う。電位生成回路207は、カウンタの値がii=0~2K-1である場合にアナログ電位VRiを生成し、出力する。本実施の形態では、カウンタの値が大きいほど、低いアナログ電位を生成することとする。つまり、VRi>VRi1i=0~2K-2とする。その結果、選択行の容量線CLには、カウンタの値に応じて、高いアナログ電位VR0から低いアナログ電位VR2K-1まで順に与えられる。容量線CLの電位が変動すると、フローティングゲート部FGの電位が容量結合によって変動する。トランジスタ160をオン状態とするために必要な容量線CLの電位をメモリセルのしきい値電圧と呼ぶこととする。本実施の形態では、トランジスタ160は、pチャネル型トランジスタであるから、容量線CLの電位がメモリセルのしきい値電圧より高い場合にオフ状態となり、容量線CLの電位がメモリセルのしきい値電圧より低い場合にオン状態となる。また、メモリセルのしきい値電圧は、メモリセルが格納しているデータによって異なる。メモリセルが格納するデータがjj=0~2K-1である場合のメモリセルのしきい値電圧をVthjとする。電位生成回路207が生成するVRiは、VRi>Vthii=0~2K-1、かつ、Vthi>VRi1i=0~2K-2となるような電位を生成する。つまり、VRiとして、データjj=i~2K-1を格納するメモリセルのしきい値電圧より大きく、データjj=0~i-1を格納するメモリセルのしきい値電圧より小さい電位を生成する。容量線CLの電位がカウンタの値と共に低下して行き、選択されたメモリセルのしきい値電圧より小さくなると、トランジスタ160はオフ状態からオン状態へ移行する。各列の読み出し回路2251~225nの負荷は、対応する列のメモリセルのトランジスタ160がオフ状態からオン状態へ移行すると、大きな負荷抵抗から小さな負荷抵抗に変化することになる。読み出し回路2251~225nは、負荷抵抗が大きいとKビットのカウンタ206から入力されるK本のカウント信号COUNT1~COUNTKを出力する。そして、読み出し回路2251~225nの出力信号であるカウント信号の値がKビットラッチ部に格納される。一方、読み出し回路2251~225nは、負荷抵抗が小さいと読み出し回路2251~225nの出力信号線は高インピーダンス状態となる。このとき、Kビットのラッチ群2261~226nでは格納されているデータが保持される。その結果、容量線CLの電位がメモリセルのしきい値電圧を超えて小さくなる時点でのカウンタの値がKビットのラッチ群2261~226nに格納されることとなる。つまり、データiを格納するメモリセルを読み出した場合、ラッチ部にはデータiが格納されることとなる。以上のようにして、図24に示した半導体装置は、所望の一行のメモリセルから多値のデータを読み出すことができる。なお、一例として、H電位をVDD、L電位をGND、電位VSRをVDDとすることができる。図24に示した半導体装置は、2K値のメモリの読み出し方法において、メモリセルに格納する2K値のデータをKビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。例えば、4値のデータを格納する場合、2ビットのラッチ部を有する構成となる。特に、2K値のメモリの読み出し方法において、メモリセルに格納された2K値の個々のデータを一つのラッチに対応づける場合には、2K個のラッチが必要となるが、そのような構成と比較して、回路規模を小さくすることが可能である。なお、本実施の形態では、図1A-1に示したメモリセルにおいて、トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極がビット線BLによって接続されたメモリセルを、並列に接続したNOR型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極とは、別々の配線としても構わない。図1Cに示すように、メモリセルを構成するトランジスタ160を、nチャネル型トランジスタとしても構わない。また、図4に示すようにメモリセルを直列に接続したNAND型メモリセルアレイであっても構わない。これは、図24に示した半導体装置は、メモリセル構造によらず、各列の読み出し回路2251~225nが負荷抵抗の変化する時点でのカウンタの値をラッチ部に格納する構成となっているためである。また、Kビットのカウンタ206の値によってメモリセルの状態トランジスタ160がオン状態であるかオフ状態であるかを制御することができるためである。なお、本実施形態では、読み出し期間において、Kビットのカウンタ206が0から2K-1までカウントアップする構成としたが、本発明の一態様はこの構成に限らない。Kビットのカウンタ206が2K-1から0までカウントダウンする構成としても構わない。また、本実施形態では、読み出し期間において、選択行の容量線CLには、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の一態様はこの構成に限らない。選択行の容量線CLには、低いアナログ電位から高いアナログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データjを格納するメモリセルのしきい値電圧Vthjをデータj1を格納するメモリセルのしきい値電圧Vthj1より大きい構成としたが、本発明の一態様はこの構成に限らない。データjを格納するメモリセルのしきい値電圧Vthjをデータj1を格納するメモリセルのしきい値電圧Vthj1より小さい構成としても構わない。なお、本実施の形態では、列駆動回路202に、入力データ信号線DINと出力データ信号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線DINOUTが接続される構成であっても構わない。図25は、半導体装置のブロック図の一例である。図25に示す半導体装置のブロック図は、駆動回路の書き込み動作および読み出し動作に関わる部分に特徴を有する。図25に示す半導体装置は、2K値Kは1以上の整数の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ201と、列駆動回路202と、行駆動回路203と、電位生成回路207と、Kビットのカウンタ206と、を有する。メモリセルアレイ201は、複数例えば、m本のゲート線GLおよび容量線CLと、複数例えば、n本のビット線BLと、ソース線SL図示しないと、マトリクス状に配置された複数のメモリセル170を有する。メモリセル170は、図1A-1に示すメモリセルを適用することができる。また、メモリセル170として、図1Bに示すメモリセルを適用することもできる。その場合には、容量線CLを省略することができる。また、メモリセル170として、図1Cに示すメモリセルを適用することができる。電位生成回路207は、複数のアナログ電位VW1~VW2Kを生成し、列駆動回路202に出力する。電位生成回路207は、アナログ電位VW1~VW2Kが与えられる2K本の電源線を介して列駆動回路202に接続されている。また、電位生成回路207は、K本のカウント信号COUNT1~COUNTKが入力され、アナログ電位を行駆動回路203に出力する。電位生成回路207は、カウント信号の値に応じて異なる値をとるアナログ電位を生成する。電位生成回路207は、アナログ電位が与えられる電源線を介して行駆動回路203に接続されている。列駆動回路202は、カラムアドレス信号線CA、入力データ信号線DIN、出力データ信号線DOUT、制御信号線CE等に接続される。また、メモリセルの列毎に、Kビットのラッチ部と書き込み回路2241~224nと読み出し回路2251~225nとを有する。ラッチ群2261~226nは、K本のラッチ出力信号線を介して、書き込み回路2241~224nとそれぞれ接続されている。また、ラッチ群2261~226nは、K本のラッチ入力信号線を介して、読み出し回路2251~225nと接続されている。列駆動回路202は、ビット線BLおよびソース線SLを制御し、ビット線BLおよびソース線SLを介してメモリセルアレイ201に接続されている。書き込み回路2241~224nは、電位生成回路207が出力するアナログ電位VW1~VW2Kが与えられた2K本の電源線VWとK本のラッチ出力信号線に接続される。また、書き込み回路2241~224nは、マルチプレクサ3351~335nをそれぞれ有する。マルチプレクサ3351~335nは、Kビットのラッチ群2261~226nの出力信号に基づいて、電位生成回路207が出力する複数のアナログ電位VW1~VW2Kから一つの電位を選択する。そして、書き込み回路2241~224nは、書き込み動作可能な状態において、マルチプレクサ3351~335nが選択した電位を出力する。読み出し回路2251~225nは、ビット線BLを介して接続されるメモリセル170を負荷とし、K本の出力信号線を出力する。読み出し回路2251~225nは、読み出し動作可能な状態において、負荷抵抗が大きいとH電位、小さいとL電位となる内部信号を有する。また、読み出し回路2251~225nは、読み出し動作可能な状態において、内部信号がH電位であれば、出力信号線にKビットカウンタ206から入力されるK本のカウント信号COUNT1~COUNTKを与え、内部信号がL電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群2261~226nは、K本のラッチ入力信号線に与えられたデータを格納する。行駆動回路203は、ロウアドレス信号線RA、制御信号線CE等に接続される。また、ゲート線GLおよび容量線CLを制御し、ゲート線GLおよび容量線CLを介してメモリセルアレイ201に接続されている。次に、各列のKビットのラッチ群2261~226nに格納されたデータをメモリセルへ一行同時に書き込む方法については、図2に示す半導体装置における動作方法と同じであり、説明は省略する。所望の行のメモリセルから多値のデータを読み出し、各列のKビットのラッチ群2261~226nへデータを格納する読み出し方法については、図24に示す半導体装置における動作方法と同じであり、説明は省略する。図25に示した半導体装置は、メモリセルが有するビット線BLとノードFGとがトランジスタ162を介して接続される構造を有するため、書き込み動作において、電荷を蓄積する部位であるフローティングゲート部FGに直接電位を与えることが可能である。その結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である。特に、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ、高い精度でフローティングゲートFGの電位を制御し、書き込みを行うことができる。また、図25に示した半導体装置は、電位生成回路207により生成した複数のアナログ電位を全ての列の書き込み回路2241~224nへ供給することで、各列の書き込み回路2241~224nは、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことが可能となる。なお、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むには短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共に、低速な動作となってしまう。一方、図25に示した半導体装置は、書き込みデータに関わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる。また、図25に示した半導体装置は、2K値のメモリの書き込み及び読み出し方法の両方において、メモリセルに格納する2K値のデータをKビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。特に、メモリセルへ書き込むデータとメモリセルから読み出したデータとを同じKビットのラッチ回路に格納することができるため、回路規模を小さくすることできる。例えば、4値のデータを格納する場合、2ビットのラッチ部を有する構成となる。2K値のメモリの書き込み方法において、メモリセルに格納する2K値の個々のデータを一つのラッチに対応づける場合には、2Kビットのラッチ部が必要となる。或いは、2K値のメモリの読み出し方法において、メモリセルに格納された2K値の個々のデータを一つのラッチに対応づける場合には、2Kビットのラッチ部が必要となる。また、メモリセルへ書き込むデータとメモリセルから読み出したデータが共にKビットのデータであったとしても、データ形式が異なる場合には、読み出し動作用のKビットのラッチ部と、書き込み動作用のKビットのラッチ部を別に設ける必要があり、回路規模が大きくなってしまう。図25に示した構成の半導体装置は、これらいずれの構成と比較しても、回路規模を小さくすることが可能である。なお、本実施の形態では、図1A-1に示したメモリセルにおいて、トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極がビット線BLによって接続されたメモリセルを、図4に示すように、並列に接続したNOR型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ160のソース電極またはドレイン電極と、トランジスタ162のソース電極またはドレイン電極とは、別々の配線としても構わない。図1Cに示すように、メモリセルを構成するトランジスタ160を、nチャネル型トランジスタとしても構わない。また、図5に示すようにメモリセルを直列に接続したNAND型メモリセルアレイであっても構わない。これは、図25に示した半導体装置は、メモリセルの構成によらず、各列の書き込み回路2241~224nは、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来るためである。また、ゲート線GLとフローティングゲート部FGとがトランジスタ162を介して接続されるメモリセル構成であれば、フローティングゲート部FGに直接電位を与えることが可能であり、高速に書き込むことができるためである。またこれは、図25に示した半導体装置は、メモリセル構造によらず、各列の読み出し回路2251~225nが負荷抵抗の変化する時点でのカウンタの値をラッチ部に格納する構成となっているためである。また、Kビットのカウンタ206の値によってメモリセルの状態トランジスタ160がオン状態であるかオフ状態であるかを制御することができるためである。なお、本実施形態では、読み出し期間において、Kビットのカウンタ206が0から2K-1までカウントアップする構成としたが、本発明の一態様はこの構成に限らない。Kビットのカウンタ206が2K-1から0までカウントダウンする構成としても構わない。また、本実施形態では、読み出し期間において、選択行の容量線CLには、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の一態様はこの構成に限らない。選択行の容量線CLには、低いアナログ電位から高いアナログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データjを格納するメモリセルのしきい値電圧Vthjをデータj1を格納するメモリセルのしきい値電圧Vthj1より大きい構成としたが、本発明の一態様はこの構成に限らない。データjを格納するメモリセルのしきい値電圧Vthjをデータj1を格納するメモリセルのしきい値電圧Vthj1より小さい構成としても構わない。なお、本実施の形態では、列駆動回路202に、入力データ信号線DINと出力データ信号線DOUTが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線DINOUTが接続される構成であっても構わない。次に、上述の回路を適用した半導体装置の構成について説明する。具体的には、入出力データ信号線I/Oを8本有し、1つのメモリセルに対して4ビット16値24値のデータを書き込み又は読み出しする回路構成を例として、説明する。また、特に断りのない限り、H電位はVDD、L電位はGNDを示す。図3Aは、半導体装置のブロック図の一例である。図3Aに示す半導体装置は、複数のメモリセル170を有するメモリセルアレイ201と、列駆動回路202と、行駆動回路203と、コントローラ204と、カウンタ206と、I/O制御回路205と、電位生成回路207と、を有する。メモリセルアレイ201は、ビット線BLおよびソース線SLを制御する列駆動回路202と、ゲート線GLおよび容量線CLを制御する行駆動回路203と、に接続されている。列駆動回路202は、電位生成回路207と、カウンタ206と、I/O制御回路205と、に接続されている。行駆動回路203は、電位生成回路207に接続されている。また、電位生成回路207はカウンタ206に接続されている。メモリセルアレイ201を除くこれらの回路は、コントローラ204に接続されている。I/O制御回路205は、8本の入出力データ信号線I/O1~I/O8が接続され、入力データ信号線DIN1~DIN8および出力データ信号線DOUT1~DOUT8を介して列駆動回路202に接続されている。また、I/O制御回路205は、コントローラ204によって制御される。例えば、I/O制御回路205にコントローラ204と接続される制御線からH電位が入力された場合、8本の入出力データ信号線I/O1~I/O8の信号がI/O制御回路205に入力され、それぞれ8本の入力データ信号線DIN1~DIN8と導通し、列駆動回路202に出力する。または、I/O制御回路205にコントローラ204と接続される制御線からL電位が入力された場合、列駆動回路202から8本の出力データ信号線DOUT1~DOUT8の信号がI/O制御回路205に入力され、それぞれ8本の入出力データ信号線I/O1~I/O8と導通し、入出力データ信号線I/O1~I/O8に出力する。カウンタ206は、カウンタ信号線COUNT0~COUNT3を介して列駆動回路202および電位生成回路207とそれぞれ接続されている。また、カウンタ206は、コントローラ204によって制御され、4ビットのカウンタ信号線COUNT0~COUNT3のデータを、列駆動回路202および電位生成回路207にそれぞれ出力する。電位生成回路207は、アナログ電源電圧線V1~V16および定電源線VREADを介して列駆動回路202に接続され、可変電源線VRを介して行駆動回路203に接続されている。また、電位生成回路207は、コントローラ204によって制御され、高電源電圧VHと、アナログ電源電圧線V1~V16の電圧と、定電源線VREADの電圧を、列駆動回路202に出力し、カウンタ信号線COUNT0~COUNT3のデータによって電圧が変動する可変電源線VRの電圧と、高電源電圧VHを行駆動回路203に出力する。本実施の形態では、アナログ電源電圧線V1~V16の電圧の関係は、V1<V2<V3<V4<V5<V6<V7<V8<V9<V10<V11<V12<V13<V14<V15<V16<VHとする。また、アナログ電源電圧線V1の電圧は、GNDとする。可変電源線VRの電圧は、カウンタ信号線COUNT0~COUNT3のデータが小さいほど大きくなるものとする。但し、可変電源線VRは、コントローラ204によって制御されており、読み出し動作時は、カウンタ信号線COUNT0~COUNT3のデータに応じた電圧を出力するが、それ以外の場合は、L電位を出力する。図3Bに示すメモリセル170は、図1A-1に示すメモリセルを適用することができる。また、メモリセル170として、図1Bに示すメモリセルを適用することもできる。なお、図3Cに示すように、容量線CLを省略することができる。また、メモリセル170として、図1Cに示すメモリセルを適用することもできる。次に、メモリセルアレイ201の構成について、図4及び図5を参照して説明する。図4に、メモリセルアレイ201の例を示す。図4に示すメモリセルアレイ201は、m本のゲート線GLおよび容量線CLと、n本のビット線BLと、n/8本のソース線SLと、複数のメモリセル170を有する。ここで、メモリセル170は、縦m個行×横n個列のマトリクス状に配置されている。ここでは、ソース線SLは、メモリセル170が8列設けられる毎に1本設けられている。これにより、1列毎にソース線SLを設ける場合に比べて配線の数を低減することができる。また、メモリセルアレイ201の省スペース化を図ることができる。もちろん、図4に示すメモリセルアレイ201は、n本のソース線SLを設けてもよい。n本のビット線BLおよびn/8本のソース線SLは、図3Aに示す列駆動回路202の有するビット線およびソース線駆動回路221に接続されており、m本のゲート線GLおよび容量線CLは、図3Aに示す行駆動回路203の有するゲート線および容量線駆動回路231に接続されている。図5に、メモリセルアレイ201の他の例を示す。図5に示すメモリセルアレイ201は、1本の選択線G1と、m本のゲート線GLおよび容量線CLと、n本のビット線BLと、1本のソース線SLと、複数のメモリセル170を有する。ここで、メモリセル170は、縦m個行×横n個列のマトリクス状に配置されている。n本のビット線BLおよび1本のソース線SLは、図3Aに示す列駆動回路202の有するビット線およびソース線駆動回路221に接続されており、1本の選択線G1、m本のゲート線GLおよび容量線CLは、図3Aに示す行駆動回路203の有するゲート線および容量線駆動回路231に接続されている。次に、メモリセルアレイ201に接続された列駆動回路202の構成について、図6を参照して説明する。図6において、列駆動回路202は、ビット線およびソース線駆動回路221と、列デコーダ222と、を有する。また、ビット線およびソース線駆動回路221は、セレクタ229と、メモリセルの列毎に、セレクタ228と、ラッチ群226ラッチ部とも記すと、書き込み回路224と、読み出し回路225と、アナログスイッチ223a、223bと、を有する。また、メモリセルの8列毎に、バッファ230を有し、メモリ読み出し信号線PREは、バッファ230を介してソース線SLと接続されている。列デコーダ222は、セレクタ229と接続されており、セレクタ229はセレクタ228と接続されている。セレクタ228は、ラッチ群226と接続されており、ラッチ群226は、読み出し回路225および書き込み回路224と、それぞれ接続されている。例えば、1列目の読み出し回路2251は、アナログスイッチ223aを介してビット線BL1と接続されており、1列目の書き込み回路2241は、アナログスイッチ223bを介してビット線BL1と接続されている。また、n列目の読み出し回路225nは、アナログスイッチ223aを介して、ビット線BLnと接続されており、n列目の書き込み回路224nは、アナログスイッチ223bを介してビット線BLnと接続されている。列デコーダ222は、Nc本2Nc×23=nの列アドレス信号線CAと1本の制御線CEが接続され、n/8本の列デコード信号線を介してセレクタ229に接続されている。列デコーダ222には、Nc本2Nc×23=nの列アドレス信号線CAのデータと、制御信号CEが入力され、n/8本の列デコード信号線にデータを出力する。n/8本の列デコード信号線のデータは、制御線CEがH電位のときには、Nc本2Nc×23=nの列アドレス信号線CAのデータに応じて1本だけH電位になる。制御線CEがL電位のときには、Nc本2Nc×23=nの列アドレス信号線CAのデータに関わらず全ての列デコード信号線のデータはL電位となる。セレクタ229には、n/8本の列デコード信号線と、入力データ信号線DIN1~DIN8と、出力データ信号線DOUT1~DOUT8と、入力セレクト信号線DI11~DI8nと、出力セレクト信号線DO11~DO8nが接続されている。また、n/8本の列デコード信号線のデータによって、入力データ信号線DIN1~DIN8と、入力セレクト信号線DI11~DI8nのうちの8本が導通する。また、同様に出力データ信号線DOUT1~DOUT8と、出力セレクト信号線DO11~DO8nのうちの8本が導通する。例えば、5番目の列デコード信号線のデータの電位がH電位の場合、入力データ信号線DIN1~DIN8と、入力セレクト信号線DI15~DI85とが導通し、出力データ信号線DOUT1~DOUT8と、出力セレクト信号線DO15~DO85とが導通する。この場合、その他の入力セレクト信号線と出力セレクト信号線は、それぞれ入力データ信号線DIN1~DIN8と出力データ信号線DOUT1~DOUT8に対してフローティング状態となる。また、全ての列デコード信号線のデータの電位がL電位の場合、全ての入力セレクト信号線DI11~DI8nおよび出力セレクト信号線DO11~DO8nは、入力データ信号線DIN1~DIN8および出力データ信号線DOUT1~DOUT8に対してフローティング状態となる。セレクタ228およびラッチ群226のより詳細な構成について、図7を参照して説明する。セレクタ2281は、入力セレクト信号線DI11と、出力セレクト信号線DO11と、書き込みアドレス信号線BA_W1~BA_W4と、読み出しアドレス信号線BA_R1~BA_R4と、ラッチ入力信号線I1、1~I4、1と、ラッチ出力信号線O1、1~O4、1と、に接続されている。同様に、セレクタ2288は、入力セレクト信号線DI81と、出力セレクト信号線DO81と、書き込みアドレス信号線BA_W1~BA_W4と、読み出しアドレス信号線BA_R1~BA_R4と、ラッチ入力信号線I1、8~I4、8と、ラッチ出力信号線O1、8~O4、8と、に接続されている。さらに、セレクタ228nは、入力セレクト信号線DI8n/8と、出力セレクト信号線DO8n/8と、書き込みアドレス信号線BA_W1~BA_W4と、読み出しアドレス信号線BA_R1~BA_R4と、ラッチ入力信号線I1、n~I4、nと、ラッチ出力信号線O1、n~O4、nと、に接続されている。書き込みアドレス信号線BA_W1~BA_W4は、各セレクタ2281~228nのラッチ入力信号線I1、1~I4、nと対応している。書き込みアドレス信号線BA_W1のデータがH電位の場合、セレクタ2281のラッチ入力信号線I1、1は入力セレクト信号線DI11と、セレクタ2288のラッチ入力信号線I1、8は入力セレクト信号線DI81と、セレクタ228nのラッチ入力信号線I1、nは入力セレクト信号線DI8n/8と導通する。また、読み出しアドレス信号線BA_R1~BA_R4は各セレクタ2281~228nのラッチ出力信号線O1、1~O4、nと対応している。読み出しアドレス信号線BA_R1のデータがH電位の場合、セレクタ2281のラッチ出力信号線O1、1は出力セレクト信号線DO11と、セレクタ2288のラッチ出力信号線O1、8は出力セレクト信号線DO81と、セレクタ228nのラッチ出力信号線O1、nは出力セレクト信号線DO8n/8と導通する。書き込みアドレス信号線BA_W1~BA_W4のデータと読み出しアドレス信号線BA_R1~BA_R4のデータは、どれか1本のみがH電位になるものであり、どの組み合わせであっても複数同時にH電位にはならない。また、全ての書き込みアドレス信号線BA_W1~BA_W4のデータと読み出しアドレス信号線BA_R1~BA_R4のデータがL電位の場合、全てのセレクタ2281~228nのラッチ入力信号線I1、1~I4、n及びラッチ出力信号線O1、1~O4、nは、全ての入力セレクト信号線DI11~DI8n/8及び出力セレクト信号線DO11~DO8n/8に対してフローティング状態となる。ラッチ群226は、メモリセルの列数だけ用意される。ラッチ群2261は、4つのラッチ2271、1~ラッチ2274、1で構成される。ラッチ2271、1~ラッチ2274、1は、ラッチ入力信号線I1、1~I4、1およびラッチ出力信号線O1、1~O4、1と、それぞれ接続されている。例えば、ラッチ2271、1には、ラッチ入力信号線I1、1とラッチ出力信号線O1、1とが、それぞれ接続されており、ラッチ2274、1には、ラッチ入力信号線I4、1とラッチ出力信号線O4、1とが、それぞれ接続される。同様にラッチ群2268は、4つのラッチ2271、8~ラッチ2274、8で構成される。さらに、ラッチ群226nは、4つのラッチ2271、n~ラッチ2274、nで構成される。ラッチ2271、1~ラッチ2274、nは、それぞれのラッチ入力信号線I1、1~I4、nが、書き込みアドレス信号線BA_W1~BA_W4のデータおよび列デコード信号線のデータによって、入力データ信号線DIN1~DIN8と導通した場合、入力データ信号線DIN1~DIN8のデータを記憶する。また、ラッチ2271、1~ラッチ2274、nは、それぞれのラッチ入力信号線I1、1~I4、nが、入力データ信号線DIN1~DIN8に対してフローティング状態となった場合、その直前までラッチ2271、1~ラッチ2274、nに記憶されていたデータを保持する。ラッチ出力信号線O1、1~O4、nは、ラッチ入力信号線I1、1~I4、nによってラッチ2271、1~ラッチ2274、nに保持されたデータを出力する。より具体的には、列デコード信号線のx列目xは1~n/8までの整数がH電位となり、書き込みアドレス信号線BA_W2がH電位となった場合、入力データ信号線DIN1~DIN8が、入力セレクト信号線DI1x~DI8x及びセレクタ2288x-7~セレクタ2288xの各ラッチ入力信号線I2、8x-7~I2、8xと導通し、ラッチ群2268x-7~2268xのラッチ2272、8x-7~ラッチ2272、8xに入力データ信号線DIN1~DIN8のデータが記憶される。書き込み回路2241は、ラッチ出力信号線O1、1~O4、1と、メモリ書き込み制御信号線PWEと、アナログ電源電圧線V1~V16と、が接続されている。また、書き込み回路2241はアナログスイッチ223bを介してビット線BL1に接続されている。図8に、書き込み回路の一例を示す。図8に示す書き込み回路は、NAND回路321と、レベルシフタ322と、4ビットのマルチプレクサ336とを有する。NAND回路321とレベルシフタ322は、1列毎に4つずつ用意される。NAND回路321の入力には、メモリ書き込み制御信号線PWEとラッチ227のラッチ出力信号線O1、1~O4、1とがそれぞれ接続されており、NAND回路321の出力にはレベルシフタ322が接続されている。また、レベルシフタ322は4ビットのマルチプレクサ336と接続されている。4ビットのマルチプレクサ336は、アナログスイッチ223bを介してビット線BLと接続されている。図8に示す書き込み回路は、メモリ書き込み制御信号線PWEのデータがL電位の場合、ラッチ出力信号線O1、1~O4、1のデータに関わらず4ビットのマルチプレクサ336からアナログ電源電圧線V1の電圧を出力する。メモリ書き込み制御信号線PWEのデータがH電位の場合、ラッチ出力信号線O1、1~O4、1のデータに応じて4ビットのマルチプレクサ336から出力される電圧が切り替わる。本実施の形態では、メモリ書き込み制御信号線PWEのデータがH電位の場合、ラッチ出力信号線O1、1~O4、1のデータが0hではV1、1hではV2、2hではV3、3hではV4、4hではV5、5hではV6、6hではV7、7hではV8、8hではV9、9hではV10、AhではV11、BhではV12、ChではV13、DhではV14、EhではV15、FhではV16、の電圧が4ビットのマルチプレクサ336から出力されるものとする。図9に読み出し回路の一例を示す。図9に示す読み出し回路は、負荷323と、センスアンプ324と、NAND回路325と、を有する。NAND回路325の入力の一方には、センスアンプ324が接続されており、入力の他方にはメモリ読み出し信号線PREが接続されている。センスアンプ324には、負荷323と、アナログスイッチ223aを介してビット線BLと、が接続されている。また、NAND回路325の出力には、ラッチ入力信号線I1、1~I4、1と、カウンタ信号線COUNT0~COUNT3と、が接続されている。なお、図9に示す読み出し回路は、一列目のメモリセルに接続される場合について示す。図9B-1~図9B-5に、負荷323の具体例を示す。図9B-1に示すように、nチャネル型のトランジスタのゲート端子に、定電源線VREADが接続されていてもよい。また、図9B-2に示すように、負荷323は抵抗であっても良い。また、図9B-3に示すように、pチャネル型のトランジスタのゲート端子に、定電源線VREADが接続されていてもよい。また、図9B-4に示すように、負荷323はnチャネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方とが接続された構成であっても良いし、図9B-5に示すように、負荷323はpチャネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方とが接続された構成であっても良い。図9に示す読み出し回路は、負荷323とメモリセルのpチャネル型トランジスタの抵抗分割によって生じたビット線BLの電圧をセンスアンプ324で判定する。メモリ読み出し信号線PREのデータがH電位の場合、センスアンプ324の出力によって、カウンタ信号線COUNT0~COUNT3と、ラッチ入力信号線I1、1~I4、1が導通、またはフローティング状態にする。メモリ読み出し信号線PREのデータがL電位の場合、センスアンプ324の出力に関わらず、ラッチ入力信号線I1、1~I4、1は、カウンタ信号線COUNT0~COUNT3に対してフローティング状態となる。図6に示すように、アナログスイッチ223aは読み出し回路225とメモリセルとを接続し、アナログスイッチ223bは書き込み回路224とメモリセルとを接続する。また、アナログスイッチ223a、223bは、高電位メモリ読み出し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREHBと接続されており、高電位メモリ読み出し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREHBとによって制御される。高電位メモリ読み出し制御信号線PREHのデータは、メモリ読み出し制御信号線PREのデータのH電位を電圧VHにした信号である。反転高電位メモリ読み出し制御信号線PREHBのデータは、高電位メモリ読み出し制御信号線PREHのデータの反転信号である。高電位メモリ読み出し制御信号線PREHのデータが電圧VHでかつ、反転高電位メモリ読み出し制御信号線PREHBのデータがL電位の場合、ビット線BLは読み出し回路225に接続される。高電位メモリ読み出し制御信号線PREHのデータがL電位でかつ、反転高電位メモリ読み出し制御信号PREHB線のデータが電圧VHの場合、ビット線BLは書き込み回路224に接続される。図6に示すバッファ230は、メモリ読み出し信号PREとソース線SL1~SLn/8が接続される。全てのソース線SL1~SLn/8は、メモリ読み出し信号線PREの信号と同様の信号が出力される。次に、メモリセルアレイ201に接続された行駆動回路203について、図10を参照して説明する。図10において、行駆動回路203は、行デコーダ232と、メモリセルの行毎に、NAND回路331と、NAND回路333と、レベルシフタ332と、レベルシフタ334と、マルチプレクサMUXを有する。行デコーダ232は、Mr本2Mr=mの行アドレス線RAと制御線CEと列デコード信号線R_a1~R_amが接続されている。また、NAND回路331の入力一方には、列デコード信号線R_a1が接続されており、入力の他方には行メモリ書き込み制御信号線PWE_Rが接続されている。NAND回路331の出力には、レベルシフタ332が接続されている。レベルシフタ332は、メモリセルのゲート線GLと接続されている。また、NAND回路333の入力の一方には、列デコーダ線R_a1が接続されており、入力の他方には制御線CEが接続されている。また、NAND回路333の出力には、レベルシフタ334が接続されている。レベルシフタ334にはマルチプレクサMUXが接続されており、マルチプレクサは、可変電源線VR、電圧線VH、容量線CLと接続されている。行デコーダ232は、制御線CEのデータがH電位のときに、m本の行デコード線R_a1~R_amから行アドレス信号線RAのデータに応じて選択された1本のデータだけがH電位となる。制御線CEのデータがL電位のときには、行アドレス信号線RAのデータに関わらず全ての行デコード線のデータはL電位となる。行メモリ書き込み制御信号線PWE_RのデータがH電位になることで、選択された行デコード線に対応するメモリセルのゲート線GLのデータが電圧VHとなる。その他のメモリセルのゲート線GLのデータはL電位となる。また、選択された行デコード線に対応するメモリセルの容量線CLのデータとして、可変電源線VRのデータの電位がマルチプレクサMUXより出力される。その他のメモリセルの容量線CLのデータは、マルチプレクサMUXから電圧VHが出力される。行メモリ書き込み制御信号線PWE_RのデータがL電位になることで、全てのメモリセルのゲート線GLのデータがL電位となる。また、選択された行デコード線に対応するメモリセルの容量線CLのデータとして、可変電源線VRのデータの電位がマルチプレクサMUXより出力される。その他のメモリセルの容量線CLのデータは、マルチプレクサMUXから電圧VHが出力される。図11乃至図16に本発明の一態様に係るタイミングチャートを示す。図11は、入力データ信号線DIN1~DIN8からn個のラッチ群へのデータを格納するタイミングを示す。図12は、n個のラッチ群に格納されたデータからメモリセルへデータの書き込みを行うタイミングを示す。図13は、メモリセルからデータを読み出し、n個のラッチ群へデータの格納するタイミングを示す。図16は、n個のラッチ群に格納されたデータを出力データ信号線DOUT1~DOUT8へ出力するタイミングを示す。図11に、入力データ信号線DIN1~DIN8からラッチ群へデータを格納するタイミングを示す。まず、カラムアドレス線CAのデータと入力データ信号線DIN1~DIN8のデータを決定し、制御線CEのデータをH電位にする。これによって1本の列デコード信号線が選択される。図11では、カラムアドレス線CAのデータを00hから順に書き込むことを前提に説明をする。次に、書き込みアドレス信号線BA_W1のデータをH電位にすることにより、ラッチ1,1~ラッチ1、8の入力に入力データ信号線DIN1~DIN8が導通し、入力データ信号線DIN1~DIN8のデータが書き込まれる。ラッチ1,1~ラッチ1、8にデータが書き込まれたら、書き込みアドレス信号BA_W1のデータをL電位することにより、データが保存される。次に、入力データ信号線DIN1~DIN8のデータを変更する。その後、書き込みアドレス信号線BA_W2のデータをH電位することにより、ラッチ2、1~ラッチ2、8に入力データ信号線DIN1~DIN8のデータが書き込まれる。ラッチ2、1~ラッチ2、8にデータが書き込まれたら、書き込みアドレス信号線BA_W2のデータをL電位することにより、データが保存される。これを書き込みアドレス信号線BA_W4まで同様に行う。この動作において、誤書込み防止のため、カラムアドレス線CAのデータ及び入力データ信号線DIN1~DIN8のデータは、書き込みアドレス信号線BA_W1~BA_W4のデータが全てL電位になっている間にその値を変更する必要がある。全てのカラムアドレス線CAのデータと書き込みアドレス信号線BA_W1~BA_W4のデータの組み合わせを選択し、全てのラッチ群に入力データ信号線DIN1~DIN8のデータを格納するまで一連の動作は続けられる。全てのラッチ群に入力データ信号線DIN1~DIN8のデータの格納が行われた後、メモリセルにラッチ群で格納されたデータの書き込みを行う。図12に、ラッチ群に格納されたデータからメモリセルへデータの書き込みを行うタイミングを示す。まず、行駆動回路において、ロウアドレス信号線RAのデータを決定する。制御線CEのデータは前のラッチ群へのデータ格納の際に、H電位となっているので、ロウアドレス信号線RAのデータを決定した時点で1本の行デコード信号が選択される。本実施の形態では、ロウアドレス信号線RAのデータを00hとした場合で説明を行う。選択された行デコード信号線に対応する容量線CL1のデータはL電位となり、その他の行の容量線CLのデータは電位VHとなる。次に、行メモリ書き込み制御信号線PWE_RのデータがH電位となり、選択された行デコード信号線に対応するゲート線GL1のデータは電位VHとなる。次に、列駆動回路202において、メモリ書き込み制御信号線PWEのデータがH電位となる。メモリ書き込み制御信号線PWEのデータがH電位となることで、列駆動回路202内の書き込み回路からラッチ群に格納されたデータに対応したアナログ電源電圧線V1~V16の電圧が出力される。このとき、列駆動回路202内のアナログスイッチは、高電位メモリ読み出し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREHBとにより、書き込み回路の出力とビット線BL1~BLnとが接続される。これにより、アナログ電源電圧線V1~V16の電圧がビット線BL1~BLnに出力される。本実施の形態の場合、ラッチ群に格納されたデータが0hの場合V1、1hではV2、2hではV3、3hではV4、4hではV5、5hではV6、6hではV7、7hではV8、8hではV9、9hではV10、AhではV11、BhではV12、ChではV13、DhではV14、EhではV15、Fhの場合V16の電圧に対応する。このとき、行駆動回路において、ゲート線GL1が接続されているメモリセルのフローティングゲート部FGに、各ビット線BL1~BLnから出力される電圧V1~V16の電圧が書き込まれる。次に、行メモリ書き込み制御信号線PWE_RのデータがL電位となり、ゲート線GL1のデータがL電位となる。このとき、ゲート線GL1が接続されているメモリセルのデータは保持される。次に、列駆動回路において、メモリ書き込み制御信号線PWEのデータがL電位となり、ビット線BL1~BLnはアナログ電源電圧線V1の電圧図12においてはGNDが出力される。最後に、行駆動回路において、制御線CEのデータがL電位になることにより、容量線CL1~CLmのデータはL電位になる。以上により、メモリセルへの書き込み動作が終了となる。図13に、メモリセルからデータを読み出し、ラッチ群へデータを格納するタイミングを示す。まず、行駆動回路において、ロウアドレス線RAのデータを決定し、制御線CEのデータをH電位にすることで、読み出すメモリの行を選択する。本実施の形態では、ロウアドレス線RAのデータが00hであることを前提に説明をする。このとき、選択された容量線CL1のデータには、電位生成回路から与えられる可変電圧線VRの電圧が出力される。可変電圧線VRの電圧はカウンタ信号線COUNT0~COUNT3のデータに応じて変動する電圧であり、この場合は、カウンタ信号線COUNT0~COUNT3のデータが小さいほど可変電圧線VRの電圧は大きくなる。その他の容量線CLのデータに関しては、H電位が与えられる。次に、列駆動回路において、メモリ読み出し制御信号線PREのデータをH電位にする。このとき、高電位メモリ読み出し制御信号線PREHのデータは、メモリ読み出し制御信号線PREのデータと同じタイミングの信号で、メモリ読み出し制御信号線PREのデータよりもH電位が高い信号である。また、反転高電位メモリ読み出し制御信号線PREHBのデータは、高電位メモリ読み出し制御信号線PREHのデータの反転信号となっている。また、ソース線SLのデータはメモリ読み出し制御信号線PREにバッファ230を通した信号となっている。ビット線BL1~BLnは、高電位メモリ読み出し制御信号線PREHと反転高電位メモリ読み出し制御信号線PREHBにより読み出し回路と導通する。これにより、ビット線BL1~BLnの電位は、読み出し回路の負荷とメモリセルのP型トランジスタの抵抗分割によって決定する。次に、カウンタ信号線COUNT0~COUNT3のデータによって、0h~Fhまで順にカウントしていく。容量線CL1はカウンタ信号線COUNT0~3のデータに応じて変動する可変電圧線VRの電圧を出力する。可変電圧線VRの電圧は、図13に示すようにカウンタ信号線COUNT0~COUNT3の値が増えるにつれて、電位が下がっていく。読み出し動作のより具体的な動作の説明として、図14と図15を示す。図14は、読み出し回路とメモリセルを表している。図15は、図14のタイミングチャートを示す。図15において、容量線CL1の電位が変動すると、フローティングゲート部FGの電位が容量結合によって変動する。フローティングゲート部FGの電位によってpチャネル型トランジスタのソース-ドレイン間の抵抗値が変動し、読み出し回路の負荷323とpチャネル型トランジスタとの抵抗分割によってビット線BLの電位が変動する。メモリセル170のpチャネル型トランジスタ160の抵抗値が変動し、ビット線BL1~BLnの電位がある一定値を超えると、読み出し回路内のセンスアンプ324の出力がH電位からL電位へと切り替わる。これによって、図15に示すように、SA_OUTの出力も同様にH電位からL電位へと切り替わることにより、列駆動回路内のラッチ群に格納するカウンタ信号線COUNT0~COUNT3の値が決定する。ビット線BL1~BLnと容量線CL1の関係は、各メモリセル内フローティングゲート部FGに格納されているデータ、つまり保持されている電圧によって変動する。そのため、カウンタ信号線COUNT0~COUNT3のデータと容量線CL1の電位とビット線BL1~BLnの電位がメモリセル内のフローティングゲート部FGの電位と対応して変化するため、多値のメモリ読み出しが実現できる。図16にラッチ群に格納されたデータを出力データ信号線DOUT1~DOUT8へ出力するタイミングを示す。カラムアドレス線CAのデータを00hに指定する。制御線CEのデータはラッチ群へのデータ格納の際にH電位のままとなっているので、1本の列デコード信号線が選択される。次に読み出しアドレス信号線BA_R1のデータをH電位にする。これによりラッチ1、1~ラッチ1、8に格納されているデータがラッチ出力信号線を介して出力データ信号線DOUT1~DOUT8へと出力される。次に、読み出しアドレス信号線BA_R1のデータをL電位にした後、読み出しアドレス信号線BA_R2のデータをH電位にし、ラッチ2、1~ラッチ2、8に格納されているデータがラッチ出力信号線を介して出力データ信号線DOUT1~DOUT8へと出力される。これを読み出しアドレス信号線BA_R4まで同様に行う。カラムアドレス線CAのデータを変更する際は、全ての読み出しアドレス信号線BA_R1~4のデータをL電位にした状態で行う。そして、ラッチ群に格納されたデータを読み出す際は、同様に読み出しアドレス信号線BA_R1~BA_R4のデータを順に制御する。以上のように、24値メモリにおいて、列ごとに4ビットのラッチ部と、と4ビットマルチプレクサと、を有し、4ビットマルチプレクサにて電位V1~V24のうち1つの電位を選択して出力する回路構成とすることで、1行分のメモリセルに多値データを一括でかつ高速に書き込むことができ、書き込み時間の短縮化を可能とする。また、24値メモリにおいて、4ビットカウンタを有し、その出力は列ごとの4ビットのラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現することができるため、メモリ周辺回路の省スペース化を実現できる。本実施の形態では、1つのメモリセルに対して4ビット16値24値のデータを書き込み又は読み出しする回路構成を例として説明したが、本発明の一態様は、1つのメモリセルに対してKビット2K値のデータを書き込み又は読み出しする回路に対しても適用することができる。なお、2値のデータを書き込み又は読み出しする回路構成に対しても適用することができる。2K値メモリにおいて、列ごとにKビットのラッチ部とKビットマルチプレクサと、を有し、Kビットマルチプレクサにて電位V1~V2Kのうち1つの電位を選択して出力する回路構成とすることで、1行分のメモリセルに多値データを一括でかつ高速に書き込むことができ、書き込み時間の短縮化を可能とする。また、2K値メモリにおいて、Kビットカウンタを有し、その出力は列ごとのKビットのラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現することができるため、メモリ周辺回路の省スペース化を実現できる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図17乃至図22を参照して説明する。半導体装置の断面構成および平面構成図17は、半導体装置の構成の一例である。図17Aには、半導体装置の断面を、図17Bには、半導体装置の平面を、それぞれ示す。ここで、図17Aは、図17BのA1-A2およびB1-B2における断面に相当する。図17Aおよび図17Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図17に示す半導体装置は、メモリセルとして用いることができる。なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図17におけるトランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図17に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図17におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図17のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図17における容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aの接続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図18を参照して説明する。まず、ベース基板として半導体基板500を準備する図18A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図18B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図18C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図18D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図18E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnnealing装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図18F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図18G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図18G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図19乃至図22を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ160の作製方法について、図19および図20を参照して説明する。なお、図19および図20は、図18に示す方法で作成したSOI基板の一部であって、図17Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図19A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図19B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図19C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図19D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図19E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図20A参照。ここでは、p型トランジスタを形成するために、ボロンBなどの不純物元素を添加する。または、n型トランジスタを形成する場合には、リンPやヒ素Asなどの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図20B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図20C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図20D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図20D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ162の作製方法について、図21および図22を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図21A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料、In-Hf-Ga-Zn-O系の材料、In-Al-Ga-Zn-O系の材料、In-Sn-Al-Zn-O系の材料、In-Sn-Hf-Zn-O系の材料、In-Hf-Al-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体として、化学式InMO3ZnOmm>0で表記される材料を用いてもよい。ここで、Mは、Ga、Al、Fe、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn-O系の材料やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn-O系の材料やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn-O系の材料では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn-O系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a-A2b-B2c-C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。In-Ga-Zn-O系のターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比のターゲットを用いることもできる。また、In-Zn-O系の材料のターゲットとしては、組成比として、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系の酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn-O系の材料は、ITZOと呼ぶことができ、用いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、またはIn:Sn:Zn=20:45:35などとなる酸化物ターゲットを用いる。酸化物ターゲットの相対密度は、90以上100以下、好ましくは95以上99.9以下とする。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図21B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、図21Bとは別の一例として、酸化物半導体層144とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。ソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。酸化物半導体層144、酸化物導電層、金属材料からなるソース電極及びドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるために有効である。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図21C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠損を低減することができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填することができる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図21D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図22A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ソース電極142aにまで達する開口を形成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する図22B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極142aを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図22C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図22C参照。次に、図17に示すトランジスタ162として適用することができる、トランジスタの例を示す。また、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図17に示すトランジスタ162に酸化物導電層を設けたトランジスタ441、442を図26ABに示す。なお、絶縁層400は、絶縁層136、絶縁層138、絶縁層140などに相当する。図26ABのトランジスタ441、442は、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図26ABのトランジスタ441、442は作製工程により酸化物導電層404a、404bの形状が異なる例である。図26Aのトランジスタ441では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図26Bのトランジスタ442では、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bの構成とすることによって、トランジスタ441、442の耐圧を向上させることができる。次に、図17に示すトランジスタ162の構造として、トップゲート構造を示したが、本発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図28にボトムゲート構造の例について示す。図28Aに示すトランジスタ410は、ゲート電極401上に、ゲート絶縁層402が設けられ、ゲート絶縁層402上に酸化物半導体層403が設けられ、酸化物半導体層403と接続されるソース電極405a、ドレイン電極405bが設けられている。なお、ゲート電極401と、酸化物半導体層403と、ゲート絶縁層402と、ソース電極405aと、ドレイン電極405bは、図17に示すゲート電極148aと、酸化物半導体層144と、ゲート絶縁層146と、ソース電極142aと、ドレイン電極142bに相当する。図28Bに示すトランジスタ420は、ゲート電極401と、ゲート絶縁層402と、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられている点において図28Aと同様である。図28Aと異なる点は、酸化物半導体層403に接して絶縁層427が設けられている点にある。図28Cに示すトランジスタ430は、ゲート電極401と、ゲート絶縁層402と、酸化物半導体層403と、ソース電極405aと、ドレイン電極405bとが設けられている点において図28Aと同様である。図28Aと異なる点は、酸化物半導体層403に接するソース電極405aとドレイン電極405bの位置である。つまり、図28Aに示すトランジスタ410は、酸化物半導体層403の上でソース電極405aとドレイン電極405bが接するのに対し、図28Cに示すトランジスタ430は、酸化物半導体層403の下でソース電極405aとドレイン電極405bが接している。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144は水素や水などが低減され、酸素欠損が低減されることにより、のキャリア密度が、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図27を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。なお、絶縁層400は、絶縁層136、絶縁層138、絶縁層140などに相当する。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図27A参照。第1の加熱処理の温度にもよるが、成膜時における基板温度や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図27B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図27C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Sn-Zn-O系の材料ITZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1、実施の形態2におけるトランジスタ162、トランジスタ410、トランジスタ420、トランジスタ430、トランジスタ441、トランジスタ442に、適宜用いることができる。また、酸化物半導体層403として本実施の形態の酸化物半導体積層を用いた実施の形態2におけるトランジスタ162においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図17に示すトランジスタ162では上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図29乃至図31を用いて詳細に説明する。なお、特に断りがない限り、図29乃至図31は上方向をc軸方向とし、c軸方向と直交する面をab面とする。また、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図29において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図29Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図29Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図29Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図29Aに示す小グループは電荷が0である。図29Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図29Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図29Bに示す構造をとりうる。図29Bに示す小グループは電荷が0である。図29Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図29Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図29Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図29Cに示す小グループは電荷が0である。図29Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図29Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図29Dに示す小グループは電荷が1となる。図29Eに、2個のZnを含む小グループを示す。図29Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図29Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図29Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向にて近接する4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向にて近接する4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。小グループ同士の結合に寄与するOは4配位なので、Oの下方向にある近接金属原子の数と、Oの上方向にある近接金属原子の数の和は4になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図30Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図30Bに、3つの中グループで構成される大グループを示す。なお、図30Cは、図30Bの層構造をc軸方向から観察した場合の原子配列を示す。図30Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図30Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図30Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図30Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図29Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図30Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料などを用いた場合も同様である。例えば、図31Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図31Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図31Bに3つの中グループで構成される大グループを示す。なお、図31Cは、図31Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図31Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態5本実施の形態では、トランジスタの電界効果移動度に関して説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図32に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図32で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図33乃至図35に示す。なお、計算に用いたトランジスタの断面構造を図36に示す。図36に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1103aおよび半導体領域1103cを有する。半導体領域1103aおよび半導体領域1103cの抵抗率は2×10-3Ωcmとする。図36Aに示すトランジスタは、下地絶縁層1101と、下地絶縁層1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート1105を有する。ゲート1105の幅を33nmとする。ゲート1105と半導体領域1103bの間には、ゲート絶縁層1104を有し、また、ゲート1105の両側面には側壁絶縁物1106aおよび側壁絶縁物1106b、ゲート1105の上部には、ゲート1105と他の配線との短絡を防止するための絶縁物1107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103aおよび半導体領域1103cに接して、ソース1108aおよびドレイン1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図36Bに示すトランジスタは、下地絶縁層1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート1105とゲート絶縁層1104と側壁絶縁物1106aおよび側壁絶縁物1106bと絶縁物1107とソース1108aおよびドレイン1108bを有する点で図36Aに示すトランジスタと同じである。図36Aに示すトランジスタと図36Bに示すトランジスタの相違点は、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域の導電型である。図36Aに示すトランジスタでは、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域はnの導電型を呈する半導体領域1103aおよび半導体領域1103cであるが、図36Bに示すトランジスタでは、真性の半導体領域1103bである。すなわち、図36Bに示す半導体層において、半導体領域1103a半導体領域1103cとゲート1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1106a側壁絶縁物1106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図33は、図36Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図33Aはゲート絶縁層の厚さを15nmとしたものであり、図33Bは10nmとしたものであり、図33Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図34は、図36Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図34Aはゲート絶縁層の厚さを15nmとしたものであり、図34Bは10nmとしたものであり、図34Cは5nmとしたものである。また、図35は、図36Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図35Aはゲート絶縁層の厚さを15nmとしたものであり、図35Bは10nmとしたものであり、図35Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図33では80cm2/Vs程度であるが、図34では60cm2/Vs程度、図35では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。実施の形態6本実施の形態では、酸化物半導体としてIn、Sn、Znを主成分とする酸化物半導体を用いたトランジスタについて説明する。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図37A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図37Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度のピークは18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図37Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度のピークは32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図37Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度のピークを実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図37Aと図37Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図38Aに、マイナスBT試験の結果を図38Bに示す。また、試料2のプラスBT試験の結果を図39Aに、マイナスBT試験の結果を図39Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。このような雰囲気中で熱処理を行うことにより、酸化物半導体膜中に酸素を過剰に含ませることができる。最初に脱水化脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。これによっても、酸化物半導体膜中に酸素を過剰に含ませることができる。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパターンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図42に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図43に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図43に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図40に、Id実線および電界効果移動度点線のVg依存性を示す。また、図41Aに基板温度としきい値電圧の関係を、図41Bに基板温度と電界効果移動度の関係を示す。図41Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図41Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。以下に、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について説明する。図44は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図44Aにトランジスタの上面図を示す。また、図44Bに図44Aの一点鎖線A-Bに対応する断面A-Bを示す。図44Bに示すトランジスタは、基板1200と、基板1200上に設けられた下地絶縁層1202と、下地絶縁層1202の周辺に設けられた保護絶縁膜1204と、下地絶縁層1202および保護絶縁膜1204上に設けられた高抵抗領域1206aおよび低抵抗領域1206bを有する酸化物半導体膜1206と、酸化物半導体膜1206上に設けられたゲート絶縁層1208と、ゲート絶縁層1208を介して酸化物半導体膜1206と重畳して設けられたゲート電極1210と、ゲート電極1210の側面と接して設けられた側壁絶縁膜1212と、少なくとも低抵抗領域1206bと接して設けられた一対の電極1214と、少なくとも酸化物半導体膜1206、ゲート電極1210および一対の電極1214を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けられた開口部を介して少なくとも一対の電極1214の一方と接続して設けられた配線1218と、を有する。なお、図示しないが、層間絶縁膜1216および配線1218を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1216の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。また、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図45は、トランジスタの構造を示す上面図および断面図である。図45Aはトランジスタの上面図である。また、図45Bは図45Aの一点鎖線A-Bに対応する断面図である。図45Bに示すトランジスタは、基板1600と、基板1600上に設けられた下地絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対の電極1614上に設けられたゲート絶縁層1608と、ゲート絶縁層1608を介して酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁層1608およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。基板1600としてはガラス基板を、下地絶縁層1602としては酸化シリコン膜を、酸化物半導体膜1606としてはIn-Sn-Zn-O膜を、一対の電極1614としてはタングステン膜を、ゲート絶縁層1608としては酸化シリコン膜を、ゲート電極1610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポリイミド膜を、それぞれ用いた。なお、図45Aに示す構造のトランジスタにおいて、ゲート電極1610と一対の電極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一対の電極1614のはみ出しをdWと呼ぶ。実施の形態7本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図23を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図23Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図23Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図23Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源スイッチ731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図23Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図23Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図23Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図23Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"