"一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第二の電源に接続した抵抗の一方端を接続し、前記一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第一の電源に接続し、ドレインを出力端子とした第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第四の電源に接続した抵抗の一方端を接続し、前記一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第三の電源に接続し、ドレインを出力端子とした前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタとを、前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなることを特徴とするCMOSトランジスタ回路。請求項1記載のCMOSトランジスタ回路を2個設け、一方の回路の入力端子を他方の回路の出力端子におよび他方の回路の入力端子を一方の回路の出力端子に、それぞれ互いに接続し,それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したことを特徴とするCMOSトランジスタ回路。前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記それぞれの一方のゲートをそれぞれセル選択線に接続し,前記それぞれの他方のゲート電極をそれぞれのしきい値電圧制御用電源に接続してなることを特徴とする請求項2記載のCMOSトランジスタ回路。請求項1乃至3のいずれか1項記載のCMOSトランジスタ回路において、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれダイナミックに制御する手段を設けたことを特徴とするCMOSトランジスタ回路。請求項1乃至4のいずれか1項記載の回路から構成したことを特徴とする集積回路。上記問題点の解決策として、従来は異なるしきい値電圧を持ったMOSTを用意し、動作速度が遅くてもよい部分の回路には高いしきい値電圧を持った素子を用い、高速で動作しなければならない回路部分は低いしきい値電圧持った素子を用いることが行われてきた。機能の固定した集積回路では通常高速動作をしなければならない回路部分はその集積回路全体からみてわずかな割合であることが多くこの方法である程度まで解決できる。しかし、集積回路全体をさらに高速化する場合は低速部分もさらに早くしなければならず、リーク電流による消費電力の増加は無視できなくなるし、またそのわずかな部分の高速回路の定常状態での消費電力や待機時消費電力の増大でさえ無視できなくなる恐れがある。また、動的に回路構成を変えるFPGAFieldProgramableGateArrayなどにおいてはこの手法のような固定した複数のしきい値電圧を割り当てることは困難である。一方、従来の素子構造とは異なる四端子二重絶縁ゲート電界効果トランジスタは二つのゲート電極を接続して用いる三端子動作では、オフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が従来素子よりも急峻でしきい値電圧が小さくても従来素子よりも待機時漏れ電流を小さくできる。あるいは同じ漏れ電流を許すならより低いしきい値電圧を設定でき、従来素子より高速動作が可能である。しかしそれでも電源電圧を1V以下とするようなさらなる微細化が図られたときはしきい値電圧を一層低くすることが求められ従来素子と同様な問題点が生じてくる。四端子二重絶縁ゲート電界効果トランジスタは他方のゲート電極の電位により入力信号の印加される一方のゲートからみたしきい値電圧を制御できるという特徴を有する。このことを用いて、高速の回路はしきい値電圧を低くなるようにし、その他低速で良い部分は高いしきい値電圧とする方法も考えられている。しかし、一方でオフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が三端子動作より鈍くなるので、高速回路用にしきい値電圧を低くするとリーク電流が大きくなる欠点がある。従って,しきい値電圧を低く設定した回路部分での定常時消費電力や待機時消費電力の増加がやはり問題点となる。本発明の目的は、上記欠点を除去し、単位回路の、高速動作と未使用時電源電圧は印加されているが、所望の回路構成には用いられていないMOSトランジスタ群または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたMOSトランジスタ回路およびそれを用いたCMOSトランジスタ回路、SRAMセル回路、CMOS-SRAMセル回路、集積回路を提供することである。リーク電流が問題となるのは定常時あるいは待機時であるから過渡状態のみしきい値電圧を小さくし、その他の状態ではしきい値電圧が高くなるようにダイナミックに制御すればこの問題点を解決できる。実際しきい値電圧を高速用に小さくしてもリーク電流はオン電流に比べて二桁以上は小さくできるし、また過渡状態の時間は定常状態の時間に比べて通常短いし、またその場合においてリーク電流の増加が問題となる時間はさらに短い。したがって、過渡状態でこのリーク電流の増加による消費電力の増加分は全体の消費電力に比べて十分に小さくできる。従来のダイナミックにしきい値電圧を調整する方法は、定常状態も含んだ時間で調整する方法であった。これだと、定常状態でのリーク電流が増加したままであるからリーク電流による消費電力の増加を抑えることはできない。本発明では以下の構成により上記目的を達成する。四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうち、一方のゲートを信号入力端子として用い、他方のゲートに抵抗の一端を接続し、他端を一定の電位を有する電源に接続する。上記構成において、一方のゲートと他方のゲートとを外部容量で接続する。また、前記構成において、抵抗の一端が接続された他方のゲートにさらに外部容量の一端を接続し、その他端をクロック電源等のパルス電源に接続する。N形四端子二重絶縁ゲート電界効果トランジスタとP形四端子二重絶縁ゲート電界効果トランジスタを用いてCMOSトランジスタ回路を構成し、N形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるか、またはP形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるかあるいは両方に上記構成を用いる。さらにこの電源A一定電圧の電源では無く、例えばパルス電源を用いて動作時には電圧を上げ、待機時等には電圧を下げるように時間的に電圧値を可変とし、しきい値電圧を制御して待機時等の消費電力を低減するための電源の電位を、動作時にはしきい値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時にはしきい値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。さらに具体的には以下の通りである。1一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第二の電源に接続した抵抗の一方端を接続し、一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第一の電源に接続し、ドレインを出力端子とした第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第四の電源に接続した抵抗の一方端を接続し、一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第三の電源に接続し、ドレインを出力端子とした前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタとを、前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなるCMOSトランジスタ回路とする。2上記1記載のCMOSトランジスタ回路を2個設け、一方の回路の入力端子を他方の回路の出力端子におよび他方の回路の入力端子を一方の回路の出力端子に、それぞれ互いに接続し,それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したCMOSトランジスタ回路とする。3前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記それぞれの一方のゲートをそれぞれセル選択線に接続し,前記それぞれの他方のゲート電極をそれぞれのしきい値電圧制御用電源に接続してなる上記2記載のCMOSトランジスタ回路とする。4上記1乃至3のいずれか1項記載のCMOSトランジスタ回路において、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれダイナミックに制御する手段を設けたCMOSトランジスタ回路。5上記1乃至4のいずれか1項記載の回路から構成した集積回路とする。本発明で言うところの四端子二重絶縁ゲート電界効果トランジスタとは、いわゆる二重ゲート電界効果トランジスタあるいはダブルゲートMOSトランジスタであって、さらに二つのゲート電極が電気的に独立した構造の素子である。そして、一方のゲート電極の電位により他方のゲートからみたしきい値電圧を制御できるという特徴を有する。チャネルはそれぞれのゲートが面している半導体表面に形成されるが、両ゲートの電位がしきい値電圧より低い場合はそれぞれの半導体表面にチャネルは形成されない。図1は本発明の第1の実施例を示す。図中、Rgは四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された抵抗であり、Vtcは一定の電位を有する電源であり、抵抗に接続されている。VSSおよびVDDはそれぞれ電源である。四端子二重絶縁ゲート電界効果トランジスタのドレインは負荷素子Loadを通して電源VDDに接続されている。そこで、図1のようにゲート1を信号入力端子とし、ゲート2には抵抗Rgを接続し、Rgの他端を例えば一定の電位を有する電源Vtcを通して電源VSSに接続する回路構成を考える。図2は図1の実施例の四端子二重絶縁ゲート電界効果トランジスタの入力端子である一方のゲートから他方のゲートを見たときの等価回路を示す。チャネルが形成されていないのでゲート1とゲート2間はそれぞれのゲート絶縁膜容量Cg1とCg2および両ゲートに挟まれた半導体の容量Csiとが図2のように直列接続されたものと見なすことができ、いわゆる微分回路が構成されていると見なすことができる。そうするとゲート2の電位はゲート1の入力信号を微分したものとなる。図3は図2の等価回路で、ゲート1に矩形波入力図3aを与えたときゲート2に現れる波形図3bを模式的に示したものである。入力信号を矩形波としてゲート2の電位の時間変化を模式的に描けば図3のようになる。従ってN形の四端子二重絶縁ゲート電界効果トランジスタを想定すると、入力信号の立ち上がり部分はゲート1が面している半導体表面にチャネル1が形成される、すなわちトランジスタをオンにする方向であり、立ち下がり部分はチャネル1を消失させる、すなわちトランジスタをオフにする方向となる。そして、ゲート2の電位の変化を見てみると、トランジスタがオンとなる方向ではそのしきい値電圧を小さくするように作用し、したがってより早くオンとなるように作用し、オフ方向ではしきい値電圧を高くするように作用し、したがってより早くオフとなるように作用している。作用している時間や、ピーク値は抵抗と容量による時定数で調整できるが、容量は四端子二重絶縁ゲート電界効果トランジスタの構造で決まってしまうので、抵抗Rgの値を調節することになる。ピーク値は過渡時間がゼロの理想的入力波形ならば変わらないが、通常は正の値の過渡時間を有するから時定数で変わり、時定数が小さければピーク値も小さくなる傾向を有する。さらに、定常状態では一定電位、この場合はVSSVtcとなっており、この電位をゲート2に与えたときのトランジスタのしきい値電圧をそのオン、オフ動作に支障を来さない範囲で適切に高く設定し、ゲート1の電位がトランジスタをオフ状態にする場合にリーク電流が十分低い状態となるようにしておけば定常状態での消費電力を十分に低くすることができる。すなわち高速動作と定常時、あるいは待機時における消費電力の低減とを同時に実現することができる。リーク電流による消費電力の低減化を多少犠牲にしても高速化を図りたい場合、あるいは逆に十分高速化が得られるしきい値電圧となっているが、そのためリーク電流が大きいなどの場合は、Rgの他端の電源Vtcの値を前者の場合にはしきい値電圧が低くなるような電位に設定し、後者の場合にはしきい値電圧が高くなるような電位に設定して定常状態のしきい値電圧を調整して同様効果を得ることができる。この場合はゲート2にかかる微分波形の定常値は図3のように一定電位、VSSVtcとなるのでオン側とオフ側の高速化効果は異なるが、従来のように単に一定電位にしておく場合に比べるとどちらも高速化される。さらに、この電位をダイナミックに制御し、例えば未使用時には極めてしきい値電圧が高くなるように電位を設定し、使用時には動作に適したしきい値電圧に設定する上記電源Aに関する説明を参照などして高速動作とリーク電流による消費電力の低減との両立をより効果的に実現することもできる。図3に示した微分波形のピーク値は理想的には入力波形のピーク値となるが実際はその前にゲート1に面してチャネル1が形成され始めるのでそのシールド効果によりゲート1からはゲート2が電気的に見えなくなる、逆に言えばゲート2からゲート1が電気的に見えなくなるのでピーク値は低い値に押さえられる。図4は本発明の第2の実施例である。図1の四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cggが接続され、Cggの他端はゲート1に接続されている。この場合には図4のようにゲート1とゲート2とを外部容量Cggで接続し、この現象を軽減することができる。図5は本発明の第3の実施例である。図1の四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cckが接続され、Cckの他端はクロックまたはパルス電源に接続されている。さらに、動作がクロックと同期している場合には図5のように外部容量Cckによりゲート2をクロック電源と接続すれば上記現象を軽減することができる。過渡時間だけ電位が定常値より変化するパルス電源、例えばオン側ではしきい値電圧が低なるように変化し,オフ側では高くなるように変化するパルス電源などに接続できれば理想的である。本発明の実施の形態を以下図に基づいて詳細に説明する。本発明の第1の実施例を図1に示す。図1は本発明の第1の実施例を示す。図中、Rgは四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された抵抗であり、Vtcは一定の電位を有する電源であり、抵抗に接続されている。VSSおよびVDDはそれぞれ電源である。四端子二重絶縁ゲート電界効果トランジスタのドレインは負荷素子Loadを通して電源VDDに接続されている。N形でもP形でも良いが四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうちゲート1を入力端子としゲート2は抵抗Rgの一端を接続し,その抵抗の他端を一定電位の電源Vtcを通して電源VSSに接続される。さらにソースはVSS、ドレインは負荷素子Loadを通して電源VDDにそれぞれ接続されている。この回路はゲート1を入力端子とするインバータ回路の作用をする。図4は第2の実施例である。図1の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cggの一端が接続され、その他端はゲート1に接続されている。この外部容量Cggを加えることにより、チャネルが形成され始め従ってゲート1とゲート2が電気的に分離され始めることによりゲート2に現れる微分波形のピーク値の低下を防止する。図5は第3の実施例で、図1の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタのゲート2にはさらに外部容量Cckの一端が接続され、その他端はクロックまたはパルス電源Vckに接続し、クロックと同期した微分波形をゲート2に誘起する。図6は本発明の第4の実施例である。図1の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。実施例図1の四端子二重絶縁ゲート電界効果トランジスタを2個用意し,一方の入力端子を他方の出力端子にそれぞれ接続し、それぞれの出力端子にパストランジスタPT1およびPT2のドレインあるいはソースを接続し、それらの他端であるソースあるいはドレインをビット線BL1およびBL2に接続し、またパストランジスタのゲートは行選択線WLに接続されている。さらに、それぞれの四端子二重絶縁ゲート電界効果トランジスタのドレインまたは出力端子はそれぞれ負荷素子Load1およびLoad2を通して電源VDDに接続され,またそれぞれのゲートにはそれぞれ抵抗Rg1およびRg2を通して一定電位の電源Vtc1およびVtc2に接続され,さらに電源VSSに接続されていわゆるSRAMセル回路が構成されている。この場合もRg1およびRg2の効果により状態変化は高速で、かつ定常状態あるいは待機時などではリーク電流による消費電力の増加が軽減される。図7は本発明の第5の実施例である。図4の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。図8は本発明の第6の実施例である。図5の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。図9は第7の実施例であり,上記第4ないし第6の実施例におけるSRAMセル回路において、パストランジスタPT1およびPT2を四端子二重絶縁ゲート電界効果トランジスタとし、それぞれのゲート1はWL線に接続し、それぞれゲート2はそれらのしきい値電圧制御用電源VPT1およびVPT2に接続されている。すなわち、セル選択時においてしきい値電圧を低く設定して高速動作を行い,待機時においてはしきい値電圧を高く設定してパストランジスタを通したリーク電流の低減化を図っている。なお、集積回路においては一定電位の電源と言っても電源線を通して供給されるのでパルス雑音の混入などでダイナミックに多少変動することがあるが、ここでは意図的には変えないという意味で上記では一定電位の電源と称している。以下同様である。図10は第8の実施例で、図1の実施例における四端子二重絶縁ゲート電界効果トランジスタを複数個図では2個、T1およびT2で示す直列に接続し、一方の端を電源VSSに接続し、他方の端を出力端子としかつ負荷素子Loadを通して電源VDDに接続し、それぞれT1およびT2の一方のゲートを入力端子として複数個の入力端子を構成し、抵抗Rg1およびRg2の接続されているそれぞれ他方のゲートは一定電位の電源Vtc1およびVtc2にそれぞれ接続されてなるいわゆる正論理でのNAND回路である。一般にNAND回路では,前の動作でT1がオフ、T2がオンで終わった時、T1とT2の接続点がハイレベルになっている。この状態は浮遊容量などの影響でしばらく続くが、この状態でT1をオン、T2をオンとする信号が入力された時T1がオンとなるまで時間がかかり、正しい出力が出るのが遅くなる恐れがある。しかし、図10の回路では,Rg1とT1のゲート容量で構成される微分回路によりT1をゲート2でもオンとなるように作用し,T1の動作を加速する効果があり、上記欠点を軽減できる。なお、図4および図5の実施例での四端子二重絶縁ゲート電界効果トランジスタを複数個用いても図10と同様な回路が構成でき、同様な効果を得ることができる。図11は第9の実施例で、図1の実施例における四端子二重絶縁ゲート電界効果トランジスタを複数個図では2個、T1およびT2で示す並列に接続し、共通に接続された一方の端を電源VSSに接続し、他方の端を出力端子としかつ負荷素子Loadを通して電源VDDに接続し、それぞれT1およびT2の一方のゲートを入力端子として複数個の入力端子を構成し、抵抗Rg1およびRg2の接続されているそれぞれ他方のゲートは一定電位の電源Vtc1およびVtc2にそれぞれ接続されてなるいわゆる正論理でのNOR回路である。なお、図4および図5の実施例での四端子二重絶縁ゲート電界効果トランジスタを複数個用いても図11と同様な回路が構成でき、同様な効果を得ることができる。図12は第10の実施例で、図1の負荷素子LoadをT1と反対導電形の四端子二重絶縁ゲート電界効果トランジスタT2としたCMOSインバータ回路である。この場合はT2の四端子二重絶縁ゲート電界効果トランジスタのゲート1とゲート2を接続し,三端子二重絶縁ゲート電界効果トランジスタとして用いているので、これを通常のようにゲート1とゲート2があらかじめ接続された三端子二重絶縁ゲート電界効果トランジスタや通常の絶縁ゲート電界効果トランジスタに置き換えても良い。この回路では、T1がオンのときT2はオフであるが、このときのリーク電流はT2のリーク電流で決まるからT2のしきい値電圧を絶対値で大きくしておかないとリーク電流による定常時消費電力の削減効果は小さくなる。しかしそうすると動作速度がしきい値電圧が大きくなった分遅くなるから、両者の調整が必要である。図4ないし図11の負荷素子LoadをT1と反対導電形の四端子二重絶縁ゲート電界効果トランジスタに置き換えても同様な効果を得ることができる。上記実施例をより改良した構成例が図13に示される第11の実施例で、負荷素子LoadをT1と反対導電形の四端子二重絶縁ゲート電界効果トランジスタT2としたCMOSインバータ回路である。この場合はT1とT2のそれぞれ一方のゲートを接続して入力端子とし、それぞれ他方のゲートは抵抗Rg1およびRg2が接続され、さらにそれぞれ一定の電位の電源Vtc1およびVtc2を通して電源VSSおよびVDDに接続されている。T1とT2の接続点は出力端子となっている。この場合は、T2においてもRg2によってT1と同様な効果があり、CMOSトランジスタ回路においても定常時にはリーク電流が少なく、動作時には高速動作とその両立が図れる。図1、図4および図5の実施例で示した四端子二重絶縁ゲート電界効果トランジスタの構成と同じであるが、これらとは反対導電形の四端子二重絶縁ゲート電界効果トランジスタで同様構成をそれぞれ負荷素子として用いて同様に構成しても同様な効果を得ることができる。また、これらを自由に組み合わせて用いても良い。この構成法は図6ないし図11の実施例の負荷素子にも適用できる。図14は本発明の第12の実施例である。図13の回路を二組用意し,一方の出力を他方の出力に互いに接続してSRAMセル回路の記憶部を構成し,各出力端子にパストランジスタPT1およびPT2を接続、その他端をそれぞれビット線BL1およびBL2に接続、さらにPT1およびPT2のゲートは行選択線WLに接続してなるSRAMセル回路である。図15は本発明の第13の実施例で、多入力CMOSゲート回路の例である。図1における四端子絶縁ゲート電界効果トランジスタを複数個図では2個、T1とT2用意され、これらは直列に接続され、一方の端は電源VSSに接続され,他方の端は出力端子であり、またこれらとは反対導電形の四端子絶縁ゲート電界効果トランジスタを同数個図では2個、T3とT4用意され,これらは並列に接続され一方の端は出力端子に接続され,他方の端は電源VDDに接続されている。さらに、T1とT3のゲート1は互いに接続され入力端子1となり、T2とT4のゲート1は互いに接続され入力端子2となり、多入力CMOSゲート回路を構成している。直列、並列接続を取り替えて同様回路も構成でき,別の論理動作を行わせることもできる。"