酸化物半導体層と、前記酸化物半導体層と接するソース電極及びドレイン電極と、前記酸化物半導体層と重なるゲート電極と、前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、前記酸化物半導体層は、該酸化物半導体層の端面において、前記ソース電極または前記ドレイン電極と接し、且つ該酸化物半導体層の上面において、前記絶縁層を介して、前記ソース電極または前記ドレイン電極と重なる半導体装置。基板上に設けられたゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層上に接して設けられた絶縁層と、前記絶縁層及び前記ゲート絶縁層上に設けられたソース電極及びドレイン電極と、を有し、前記酸化物半導体層は、該酸化物半導体層の端面において、前記ソース電極または前記ドレイン電極と接し、前記酸化物半導体層の端面の上端と、前記絶縁層の端面の下端とは一致する半導体装置。基板上に設けられた酸化物半導体層と、前記酸化物半導体層上に接して設けられた絶縁層と、前記基板及び前記絶縁層上に設けられたソース電極及びドレイン電極と、前記絶縁層、前記ソース電極及び前記ドレイン電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、を有し、前記酸化物半導体層は、該酸化物半導体層の端面において、前記ソース電極または前記ドレイン電極と接し、且つ該酸化物半導体層の上面において、前記絶縁層を介して、前記ソース電極または前記ドレイン電極と重なる半導体装置。前記酸化物半導体層の端面の上端と、前記絶縁層の端面の下端とは一致する請求項1乃至請求項3のいずれか一に記載の半導体装置。前記ソース電極及び前記ドレイン電極は、第1の導電層と、前記第1の導電層よりも高抵抗である第2の導電層と、を含み、前記第2の導電層において、前記酸化物半導体層と接する請求項1乃至請求項4のいずれか一に記載の半導体装置。基板上に設けられたゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられた第1の導電層と、前記第1の導電層よりも高抵抗である第2の導電層と、を含むソース電極及びドレイン電極と、前記ゲート電極と重畳し、かつ第2の導電層に接して設けられた酸化物半導体層と、前記第1の導電層と、前記酸化物半導体層との間に設けられた絶縁層と、を有する半導体装置。前記第2の導電層は、前記第1の導電層の端面よりチャネル長方向に伸長した領域を有する請求項5又は請求項6に記載の半導体装置。前記第2の導電層は、前記第1の導電層の端面よりチャネル長方向に伸長した領域を有する請求項5乃至請求項7のいずれか一に記載の半導体装置。前記第2の導電層の膜厚は、5nm乃至15nmである請求項5乃至請求項8のいずれか一に記載の半導体装置。前記第2の導電層は、金属の窒化物である請求項5乃至請求項9のいずれか一に記載の半導体装置。ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化は必須である。トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化チャネル長Lの縮小に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。キャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下などの短チャネル効果が現れやすい傾向にある。そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。本発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。本発明の他の一態様は、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層上に接して設けられた絶縁層と、絶縁層及びゲート絶縁層上に設けられたソース電極及びドレイン電極と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、酸化物半導体層の端面の上端と、絶縁層の端面の下端とは一致する半導体装置である。本発明の他の一態様は、基板上に設けられた酸化物半導体層と、酸化物半導体層上に接して設けられた絶縁層と、基板及び絶縁層上に設けられたソース電極及びドレイン電極と、絶縁層、ソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。上記において、酸化物半導体層の端面の上端と、絶縁層の端面の下端とは一致するのが好ましい。また、ソース電極及びドレイン電極は、第1の導電層と、第1の導電層よりも高抵抗である第2の導電層と、を含み、第2の導電層において、酸化物半導体層と接するのが好ましい。本発明の他の一態様は、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた第1の導電層と、第1の導電層よりも高抵抗である第2の導電層と、を含むソース電極及びドレイン電極と、ゲート電極と重畳し、かつ第2の導電層に接して設けられた酸化物半導体層と、第1の導電層と、酸化物半導体層との間に設けられた絶縁層と、を有する半導体装置である。上記において、第2の導電層は、第1の導電層の端面よりチャネル長方向に伸長した領域を有するのが好ましい。また、上記において、第2の導電層の膜厚は、5nm乃至15nmとすると良い。また、第2の導電層は、金属の窒化物とすると良い。ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合などをも含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明の一態様によって、ソース電極またはドレイン電極が酸化物半導体層と接する界面の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができる。このため、しきい値電圧低下などの短チャネル効果を抑制させることができる。このような効果により、微細化に伴う問題点が解消されることになるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさで、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製工程の例について、図1及び図2を参照して説明する。半導体装置の構成例図1A及び図1Bに、半導体装置の例として、トランジスタの断面構造を示す。図1A及び図1Bでは、開示する発明の一態様に係るトランジスタとして、ボトムゲート型のトランジスタを示している。図1Aに示すトランジスタ180は、基板100上に、ゲート電極148と、ゲート電極148上に設けられたゲート絶縁層146と、ゲート絶縁層146上に設けられた酸化物半導体層144aと、酸化物半導体層144a上に接して設けられた絶縁層150aと、ゲート絶縁層146及び絶縁層150a上に設けられたソース電極141a及びドレイン電極141bと、を有している。図1Aに示すトランジスタ180において、酸化物半導体層144aは、その端面においてソース電極141a及びドレイン電極141bと接している。また、酸化物半導体層144aの端面の上端と絶縁層150aの端面の下端とは一致しており、酸化物半導体層144aは、その上方で絶縁層150aを介して、ソース電極141a及びドレイン電極141bと重なっている。つまり、酸化物半導体層144aは、端面でのみ、ソース電極141a及びドレイン電極141bと接している。本明細書中で、端面とは、例えば、酸化物半導体層および導電膜などを、基板表面に概略垂直に切断したときの面を指す。または、基板表面に対して垂直方向から±30°以上60°以下の範囲で切断したときの面を指す。つまり、膜状の構造をエッチングすることにより生じる切断面を指すものとする。また、本明細書中で、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Aの端面と層Bの端面は一致しているとみなす。また、図1Bに示すトランジスタ190のように、ソース電極141aを、第2の導電層145aと第1の導電層142aとを順に積層した構造とし、ドレイン電極141bを、第2の導電層145bと第1の導電層142bとを順に積層した構造とすることもできる。トランジスタの作製工程の例以下、図2を用いて、図1Aに示すトランジスタの作製工程の例について説明する。まず、絶縁表面を有する基板100上に導電膜を成膜し、当該導電膜を選択的にエッチングしてゲート電極148を形成する図2A参照。ただし、基板100の表面は全て絶縁表面とする必要はなく、一部に導電性の領域が形成されていてもよい。基板100に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基板100上に下地膜が設けられていても良い。ゲート電極148となる導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。ゲート電極148となる導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用いても良い。ただし、ゲート電極148の材料の仕事関数が酸化物半導体層144aの電子親和力と同程度、またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧がマイナス側にシフトすることがある。よって、ゲート電極148には、酸化物半導体層144aの電子親和力より大きい仕事関数を有する材料を用いる事が好ましい。このような材料としては、例えば、タングステン、白金、金、p型の導電性を付与したシリコンなどがある。また、ゲート電極148は、単層構造としても良いし、2層以上の積層構造としても良い。ゲート電極148の厚さは、10nm~400nm、好ましくは100nm~200nmとする。また、ゲート電極148を形成するエッチングに用いるマスク形成時の露光には、紫外線、KrFレーザ光、またはArFレーザ光を用いるのが好適である。特に、加工寸法が25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成時の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きいため、微細化には適している。導電膜をエッチングする際に、図2Aに示すように、ゲート電極148の端部をテーパー形状とすることが好ましい。後の工程で、ゲート電極148上にゲート絶縁層146などを形成する際、ゲート絶縁層146などにおける段切れを生じさせないようにするためである。次に、ゲート電極148を覆うように、ゲート絶縁層146を形成する図2B参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層146を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。高誘電率high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制させられるために膜厚を大きくすることが可能になる。なお、高誘電率high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。次に、スパッタ法を用いて、ゲート絶縁層146上に酸化物半導体層144を成膜し、当該酸化物半導体層144上に絶縁層150を成膜する図2C参照。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比を有するものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有する金属酸化物ターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5、すなわち、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2、すなわち、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物ターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1、すなわち、In2O3:ZnO=1:2[mol数比]の組成比を有する金属酸化物ターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物ここでは、基板100を含む構造体を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記金属酸化物ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成した際、酸化物半導体層144に含まれる不純物を低減させることができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットとの間の距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の膜厚は、例えば、3nm以上30nm以下、好ましくは5nm以上15nm以下とする。このような厚さの酸化物半導体層144を用いることで、後の工程で形成される、ソース電極141aと酸化物半導体層144aの接触面積、及びドレイン電極141bと酸化物半導体層144aの接触面積を低減できるので、微細化に伴う短チャネル効果を抑制させることが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、処理表面例えばゲート絶縁層146の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。それから、酸化物半導体層144の上に絶縁層150を成膜する。絶縁層150は、例えば、膜厚1nm以上50nm以下、好ましくは、3nm以上10nm以下で形成する。本実施の形態においては、絶縁層150として、酸化シリコン膜を形成するものとする。また、酸化物半導体層144及び絶縁層150は、大気に触れさせることなく連続的に成膜しても良い。このように成膜することによって、大気成分や大気中に浮遊する汚染不純物元素例えば、水素や水などに汚染されることなく、酸化物半導体層144と絶縁層150の界面を形成することができるので、トランジスタ特性のばらつきを低減させることができる。次に、マスクを用いたエッチングなどの方法によって酸化物半導体層144及び絶縁層150を選択的にエッチングして、島状の酸化物半導体層144a及び島状の絶縁層150aを形成する図2D参照。ここで、島状の酸化物半導体層144aは、ゲート電極148と重畳する領域に形成する。島状の酸化物半導体層144a及び島状の絶縁層150aを形成するエッチングに用いるマスク形成時の露光には、紫外線、KrFレーザ光、またはArFレーザ光を用いるのが好適である。特に、チャネル長Lが25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成時の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きいため、微細化には適している。絶縁層150及び酸化物半導体層144のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いることもできる。絶縁層150及び酸化物半導体層144を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガス、エッチング液、エッチング時間、温度等を適宜設定する。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄SF6、三フッ化窒素NF3、トリフルオロメタンCHF3、オクタフルオロシクロブタンC4F8などのフッ素を含むガス、四フッ化メタンCF4と水素の混合ガス等を用いることができ、希ガスヘリウムHe、アルゴンAr、キセノンXe、一酸化炭素、二酸化炭素等を添加しても良い。また、ドライエッチングとしては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法などを用いることができる。この場合にも、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する必要がある。また、酸化物半導体層144及び絶縁層150をエッチングする際に、図2Dに示すように、酸化物半導体層144及び絶縁層150の端部をテーパー形状とすることが好ましい。後の工程で、酸化物半導体層144及び絶縁層150上に、ソース電極141a及びドレイン電極141bを形成する際、ソース電極141a及びドレイン電極141bなどにおける段切れを生じさせないようにするためである。このように、絶縁層150及び酸化物半導体層144を一括でエッチングすることにより、酸化物半導体層144aの端面の上端と絶縁層150aの端面の下端を容易に一致させることができる。ここで、トランジスタ180のチャネル長Lは、酸化物半導体層144aの幅によって決定される。チャネル長Lは、トランジスタ180の用途によって異なるが、例えば10nm以上1000nm以下、好ましくは20nm以上400nm以下とすることができる。なお、本実施の形態では、絶縁層150及び酸化物半導体層144のエッチングを一括で行ったが、これに限られることなく、絶縁層150と酸化物半導体層144のエッチングを逐次行うこともできる。また、酸化物半導体層144を成膜し、選択的エッチングで島状の酸化物半導体層144aを形成した後、絶縁層150を成膜し、選択的エッチングで島状の絶縁層150aを形成することもできる。それから、酸化物半導体層144に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減させることができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減させることができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減させ、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、当該脱水素化処理は、酸化物半導体層144の成膜後や絶縁層150の成膜後、ソース電極141a及びドレイン電極141bの形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、ゲート絶縁層146及び絶縁層150a上に、酸化物半導体層144aの端面と接するように導電膜を形成し、当該導電膜を選択的にエッチングすることにより、ソース電極141a及びドレイン電極141bを形成する図2E参照。ソース電極141a及びドレイン電極141bとなる導電膜の膜厚は、例えば、50nm以上500nm以下とする。ソース電極141a及びドレイン電極141bとなる導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。ソース電極141a及びドレイン電極141bとなる導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用いても良い。なお、ソース電極141a及びドレイン電極141bとなる導電膜の材料として、酸化物半導体層144aの電子親和力よりも仕事関数の大きい金属材料を用いると、酸化物半導体層144aとの接触界面での抵抗を高めることができるため好ましい。このような金属材料としては、例えば、金、白金、窒化タングステン、酸化インジウム酸化スズ合金等が挙げられる。また、ソース電極141a及びドレイン電極141bとなる導電膜の材料としては、酸化物半導体層144aとの接触により化学反応しない材料を用いるのが好ましい。ソース電極141a及びドレイン電極141bとなる導電膜のエッチングには、ウェットエッチングまたはドライエッチングを用いることができる。また、ウェットエッチングとドライエッチングを組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガス、エッチング液、エッチング時間、温度等を適宜設定する。ソース電極141a及びドレイン電極141bとなる導電膜のエッチングにドライエッチングを用いる場合、エッチングガスとしては、例えば、塩素Cl2、三塩化ホウ素BCl3、四塩化ケイ素SiCl4、四フッ化メタンCF4、六フッ化硫黄SF6、三フッ化窒素NF3等を用いることができ、これらのうちから複数を選択した混合ガスを用いることもできる。また、これらに、希ガスヘリウムHe、アルゴンAr、酸素等を添加しても良い。このように、ソース電極141a及びドレイン電極141bを形成することにより、酸化物半導体層144aは、その端面においてソース電極141a及びドレイン電極141bと接する。また、酸化物半導体層144aの端面の上端と絶縁層150aの端面の下端とは一致しており、酸化物半導体層144aは、その上方で絶縁層150aを介して、ソース電極141a及びドレイン電極141bと重なっている。つまり、酸化物半導体層144aは、端面でのみ、ソース電極141a及びドレイン電極141bと接している。このように、酸化物半導体層144aの端面においてソース電極141a及びドレイン電極141bと接し、酸化物半導体層144aの上面を絶縁層150aで覆うことにより、ソース電極141aと酸化物半導体層144aとの接触面積、及びドレイン電極141bと酸化物半導体層144aとの接触面積を低減させることができる。このため、接触界面におけるコンタクト抵抗を増大させることができる。本実施の形態で示すトランジスタ180は、ソース電極141aと酸化物半導体層144aとのコンタクト抵抗、及びドレイン電極141bと酸化物半導体層144aとのコンタクト抵抗を高めることで、トランジスタ180のチャネル長Lを短くしても、酸化物半導体層144aに掛かる電界を緩和して短チャネル効果を抑制させることができる。ただし、酸化物半導体層144aは、必ずしも端面でのみソース電極141a及びドレイン電極141bと接している必要はなく、ソース電極141aと酸化物半導体層144aとの接触面積、及びドレイン電極141bと酸化物半導体層144aとの接触面積を低減させることができれば、酸化物半導体層144aの上面の一部とソース電極141a及びドレイン電極141bとが接しても良い。また、ソース電極141a及びドレイン電極141bとなる導電膜を、第1の導電膜と第2の導電膜とを順に積層した構造とすることで、図1Bに示すトランジスタ190のように、ソース電極141aを、第2の導電層145aと第1の導電層142aとを順に積層した構造とし、ドレイン電極141bを、第2の導電層145bと第1の導電層142bとを順に積層した構造とすることもできる。その場合、第1の導電膜の膜厚は、50nm以上500nm以下とし、第2の導電膜の膜厚は、3nm以上30nm以下、好ましくは5nm以上15nm以下とする。第1の導電膜及び第2の導電膜は、上記のソース電極141a及びドレイン電極141bとなる導電膜と、同様の材料及び同様の成膜方法で形成することができる。また、第1の導電膜は、単層構造であっても良いし、2層以上の積層構造であっても良い。例えば、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、第2の導電膜の材料として、酸化物半導体層144aの電子親和力よりも仕事関数の大きい金属材料を用いると、酸化物半導体層144aとの接触界面での抵抗を高めることができるため好ましい。このような金属材料としては、例えば、金、白金、窒化タングステン、酸化インジウム酸化スズ合金等が挙げられる。また、第2の導電膜の材料として第1の導電膜よりも高抵抗な材料を用いると、作製されるトランジスタ190のソース電極及びドレイン電極において、酸化物半導体層144aのチャネル形成領域と接する領域が、その他の領域よりも高抵抗となるため、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制させることができ、好ましい。また、第2の導電層145a、145bは酸化物半導体層144aと接するから、第2の導電膜には、酸化物半導体層144aとの接触により化学反応しない材料を用いるのが好ましい。例えば、第2の導電膜として窒化モリブデン膜を形成し、第1の導電膜としてチタン膜を形成するのが好ましい。第1の導電膜及び第2の導電膜のエッチングについては、上記のソース電極141a及びドレイン電極141bとなる導電膜と、同様の方法で行うことができる。ソース電極141a及びドレイン電極141bの形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減させることができる。また、絶縁層150aが酸素を含む場合、酸化物半導体層144aに酸素を供給し、当該酸化物半導体層144aの酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層144aを形成することもできる。なお、本実施の形態では、ソース電極141a及びドレイン電極141bの形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、トランジスタ180上に保護絶縁層を形成した後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144aを、その主成分以外の不純物が極力含まれないように高純度化することができる。これにより、酸化物半導体層144a中の水素濃度を、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とすることができる。また、酸化物半導体層144aのキャリア密度を、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満とすることができる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ180の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。以上により、酸化物半導体層144aを用いたトランジスタ180が完成する。このように、酸化物半導体層144aの端面においてのみソース電極141a及びドレイン電極141bと接し、酸化物半導体層144aの上面を絶縁層150aで覆うことにより、ソース電極141aと酸化物半導体層144aとの接触面積、及びドレイン電極141bと酸化物半導体層144aとの接触面積を低減させることができる。このため、接触界面におけるコンタクト抵抗を増大させることができる。本実施の形態で示すトランジスタ180は、酸化物半導体層144aの端面においてのみソース電極141a及びドレイン電極141bと接しているため、ソース電極141aと酸化物半導体層144aとのコンタクト抵抗、及びドレイン電極141bと酸化物半導体層144aとのコンタクト抵抗を高めることで、酸化物半導体層144aに掛かる電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制させることができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製工程について、図3及び図4を参照して説明する。半導体装置の構成例図3Aに示すトランジスタ260は、半導体装置の構成の例である。トランジスタ260は、基板200上に設けられたゲート電極248と、ゲート電極248上に設けられたゲート絶縁層246と、ゲート絶縁層246上に設けられた第2の導電層245aと、第2の導電層245aよりも低抵抗である第1の導電層242aと、を含むソース電極と、ゲート絶縁層246上に設けられた第2の導電層245bと、第2の導電層245bよりも低抵抗である第1の導電層242bと、を含むドレイン電極と、ゲート電極248と重畳し、かつ第2の導電層245a、245bに接して設けられた酸化物半導体層244と、第1の導電層242aと、酸化物半導体層244との間に設けられた絶縁層243aと、第1の導電層242bと、酸化物半導体層244との間に設けられた絶縁層243bと、を有している。図3Aに示すトランジスタ260において、第2の導電層245aは、第1の導電層242aの端面からチャネル長方向に伸長した領域を有しており、第2の導電層245aと酸化物半導体層244の少なくともチャネル形成領域とは接している。また、第2の導電層245bは、第1の導電層242bの端面からチャネル長方向に伸長した領域を有しており、第2の導電層245bと酸化物半導体層244の少なくともチャネル形成領域とは接している。さらに、図3Aに示すトランジスタ260は、第2の導電層245aにおいて、第1の導電層242aの端面からチャネル長方向に伸長した領域上に、サイドウォール絶縁層252aを有し、第2の導電層245bにおいて、第1の導電層242bの端面からチャネル長方向に伸長した領域上に、サイドウォール絶縁層252bを有している。サイドウォール絶縁層252aは、酸化物半導体層244、第2の導電層245a、第1の導電層242a、及び絶縁層243aに接して設けられている。また、サイドウォール絶縁層252aにおいて、酸化物半導体層244と接する領域の少なくとも一部は湾曲形状を有している。サイドウォール絶縁層252bは、酸化物半導体層244、第2の導電層245b、第1の導電層242b、及び絶縁層243bに接して設けられている。また、サイドウォール絶縁層252bにおいて、酸化物半導体層244と接する領域の少なくとも一部は湾曲形状を有している。なお、図3Aに示すトランジスタ260において、第2の導電層245aと第1の導電層242aとが順に積層し、第2の導電層245bと第1の導電層242bとが順に積層する例について示したが、本発明の一態様はこれに限定されない。例えば、図3Bに示すトランジスタ270のように、第1の導電層242aと第2の導電層245aとが順に積層し、第1の導電層242bと第2の導電層245bとが順に積層する構成とすることもできる。この場合においても、第2の導電層245aは、第1の導電層242aの端面からチャネル長方向に伸長した領域を有し、酸化物半導体層244の少なくともチャネル形成領域と接していることが好ましい。同様に、第2の導電層245bは、第1の導電層242bの端面からチャネル長方向に伸長した領域を有し、酸化物半導体層244の少なくともチャネル形成領域と接していることが好ましい。また、この場合、絶縁層243aは第2の導電層245aと酸化物半導体層244との間に設けられ、絶縁層243bは、第2の導電層245bと酸化物半導体層244との間に設けられることになる。また、図3Cに示すトランジスタ280のように、絶縁層243a、243bにおいて、酸化物半導体層244と接する領域の少なくとも一部は湾曲形状を有する構造とすることもできる。ソース電極またはドレイン電極を第1の導電層242a、242bと第2の導電層245a、245bの積層構造として、第2の導電層245a、245bに、第1の導電層242a、242bの端面よりチャネル長方向に伸長した領域を設けることで、当該領域において電圧降下が生じ、酸化物半導体層にかかる電界が緩和する。このため、短チャネル効果を抑制させることができる。また、ソース電極またはドレイン電極上に酸化物半導体層244を形成する際の被覆性が向上する。さらに、絶縁層において、酸化物半導体層244と接する領域の少なくとも一部を湾曲形状とすることにより、酸化物半導体層244を形成する際の被覆性が向上する。このため、成膜不良などの発生が抑制される。トランジスタ260の作製工程の例次に、上記トランジスタ260の作製工程の例について、図4A乃至図4Fを参照して説明する。まず、基板200上に導電膜を形成した後、当該導電膜を選択的にエッチングしてゲート電極248を形成する。次に、ゲート電極248を覆うようにゲート絶縁層246を形成する図4A参照。ここで、基板200は、実施の形態1で示した基板100と同様の基板を用いることができる。また、ゲート電極248は、実施の形態1で示したゲート電極148と同様の材料、成膜方法を用いて形成することができる。また、ゲート絶縁層246は、実施の形態1に示したゲート絶縁層146と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態1の記載を参酌することができる。次に、ゲート絶縁層246上に第2の導電膜245を形成した後、第2の導電膜245上に第1の導電膜を形成し、当該第1の導電膜上に絶縁膜を形成する。次に、絶縁膜上にマスクを形成し、絶縁膜および第1の導電膜をエッチングすることにより、絶縁層243a、243b、および第1の導電層242a、242bを形成する図4B参照。ここで、第2の導電膜、第1の導電膜、及び絶縁膜は、実施の形態1で示した第2の導電膜、第1の導電膜、及び絶縁膜と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態1の記載を参酌することができる。ただし、第1の導電膜と第2の導電膜については、エッチングの選択比を確保できる材料を用いて形成することが望ましい。本実施の形態においては、例えば、第2の導電膜として窒化モリブデン膜を形成し、第1の導電膜としてチタン膜を形成するものとする。絶縁層243a、243bの形成は、絶縁膜上にマスクを形成し、当該マスクを用いたエッチングにより行う。絶縁膜のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いることもできる。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガス、エッチング液、エッチング時間、温度等を適宜設定する。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄SF6、三フッ化窒素NF3、トリフルオロメタンCHF3、オクタフルオロシクロブタンC4F8などのフッ素を含むガス、又は、四フッ化メタンCF4と水素の混合ガス等を用いることができ、希ガスヘリウムHe、アルゴンAr、キセノンXe、一酸化炭素、又は二酸化炭素等を添加しても良い。第1の導電層242a、242bの形成は、絶縁膜のエッチングに用いたマスクを用いて、第1の導電膜をエッチングすることにより行う図4B参照。なお、第1の導電膜をエッチングする際には、第2の導電膜とのエッチングの選択比が確保されるエッチング材料エッチャントまたはエッチングガスを用いる。また、第1の導電膜をエッチングする前にマスクを除去し、絶縁層243a及び絶縁層243bをマスクとして用いて第1の導電膜をエッチングしても良い。第1の導電膜のエッチングには、ウェットエッチングまたはドライエッチングを用いることができる。また、ウェットエッチングとドライエッチングを組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガス、エッチング液、エッチング時間、温度等を適宜設定する。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。本実施の形態においては、第1の導電膜をエッチングするためのエッチングガスとして四フッ化メタンCF4と塩素Cl2と酸素O2との混合ガス、四フッ化メタンCF4と酸素O2との混合ガス、六フッ化硫黄SF6と塩素Cl2と酸素O2との混合ガス、または、六フッ化硫黄SF6と酸素O2との混合ガスを用いるものとする。絶縁層243a、絶縁層243bを設けることで、ソース電極またはドレイン電極と、後に形成される酸化物半導体層との接触領域接触面積などの制御が容易になる。つまり、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。次に、絶縁層243a、絶縁層243b、および、露出した第2の導電膜245を覆うように絶縁膜252を形成する図4C参照。絶縁膜252は、CVD法やスパッタリング法を用いて形成することができる。また、絶縁膜252は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。また、絶縁膜252は、単層構造としても良いし、積層構造としても良い。次に、第2の導電膜245上であって、第1の導電層242aと第1の導電層242bの間の領域に、サイドウォール絶縁層252a、252bを形成する図4D参照。サイドウォール絶縁層252a、252bは、絶縁膜252に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタンCHF3、オクタフルオロシクロブタンC4F8などのフッ素を含むガスを用いることができる。また、これらのガスに、ヘリウムHeやアルゴンArなどの希ガスを添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する反応性イオンエッチング法RIE法を用いるのが好ましい。次に、サイドウォール絶縁層252a、252bをマスクとして第2の導電膜245を選択的にエッチングし、第2の導電層245a、245bを形成する図4E参照。このエッチング工程によって、第2の導電層245a及び第1の導電層242aが積層したソース電極と、第2の導電層245b及び第1の導電層242bが積層したドレイン電極とが形成される。なお、第2の導電膜245のエッチングは、サイドウォール絶縁層252a、252bをマスクとして用いること以外は、実施の形態1で示した方法と同様の方法で行うことができる。トランジスタ260のチャネル長Lは、第2の導電層245aの下端部と第2の導電層245bの下端部との間隔によって決定される。チャネル長Lは、トランジスタ260の用途によって異なるが、例えば10nm乃至1000nm、好ましくは20nm乃至400nmとすることができる。なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層252aまたはサイドウォール絶縁層252bを用いて第2の導電膜245をエッチングしているため、第2の導電層245aにおいて、第1の導電層242aの端面からチャネル長方向に伸長した領域のチャネル長方向の長さLSと、サイドウォール絶縁層252aの底面におけるチャネル長方向の長さは概略一致している。同様に、第2の導電層245bにおいて、第1の導電層242bの端面からチャネル長方向に伸長した領域のチャネル長方向の長さLDと、サイドウォール絶縁層252bの底面におけるチャネル長方向の長さは概略一致している。サイドウォール絶縁層252a、252bは、絶縁膜252のエッチング処理によって自己整合的に形成されるため、上記LSまたはLDは、絶縁膜252の膜厚によって決定される。つまり、絶縁膜252の膜厚を制御することで、トランジスタ260のチャネル長Lを微細に調整することができる。例えば、トランジスタ260のチャネル長Lを、マスク形成時の露光のための露光装置の最小加工寸法より微細に調整することもできる。このため、絶縁膜252の膜厚は、トランジスタ260の所望のチャネル長Lおよび、第2の導電層245a、245bの加工に用いる露光装置の解像度等に応じて決定すればよい。次に、絶縁層243a、243b、サイドウォール絶縁層252a、252bを覆い、且つ、第2の導電層245a及び第2の導電層245bに接するように酸化物半導体層244を形成する図4F参照。酸化物半導体層244は、実施の形態1で示した酸化物半導体層144と同様の材料、方法により形成することができる。また、酸化物半導体層244に対しては、熱処理第1の熱処理を行うことが望ましい。詳細については、実施の形態1の記載を参酌することができる。また、第1の熱処理を行った後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理第2の熱処理を行うのが望ましい。詳細については、実施の形態1の記載を参酌することができる。なお、トランジスタ260のソース電極は、第2の導電層245aにおいて、第1の導電層242aの端面よりもチャネル長方向に伸長した領域の端面で、酸化物半導体層244と接している。また、ドレイン電極は、第2の導電層245bにおいて、第1の導電層242bの端面よりもチャネル長方向に伸長した領域の端面で、酸化物半導体層244と接している。このように、第1の導電層242a、242bよりも膜厚の小さい第2の導電層245a、245bの端面において酸化物半導体層244と接することで、ソース電極またはドレイン電極と酸化物半導体層244との接触面積を低減させ、酸化物半導体層244の近傍において、ソース電極またはドレイン電極の抵抗を増大させることができる。したがって、トランジスタ260のチャネル長Lを短くしても、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制させることができる。加えて、第2の導電層を第1の導電層よりも高抵抗な材料を用いて作製すると、より効果的に抵抗を高めることができるため、好ましい。なお、開示する発明の技術思想は、ソース電極またはドレイン電極に高抵抗な領域を形成することにあるので、ソース電極またはドレイン電極は、厳密に第2の導電層245a及び第2の導電層245bの端面においてのみ酸化物半導体層244と接する必要はない。以上により、酸化物半導体層244を用いたトランジスタ260を作製することができる。本実施の形態に示すトランジスタ260のチャネル長Lは、サイドウォール絶縁層252a、252bを形成するための絶縁膜252の膜厚によって微細に制御することができる。よって、当該絶縁膜252の膜厚を適宜設定することにより、トランジスタ260のチャネル長Lを縮小し、容易に半導体装置の微細化を図ることができる。本実施の形態に示すトランジスタ260は、第2の導電層245aにおいて、第1の導電層242aの端面からチャネル長方向に伸長した領域の上、及び、第2の導電層245bにおいて、第1の導電層242bの端面からチャネル長方向に伸長した領域の上に、サイドウォール絶縁層252a及びサイドウォール絶縁層252bがそれぞれ設けられることにより、酸化物半導体層244、ゲート絶縁層246の被覆性を向上させ、成膜不良などの発生を抑制させることができる。さらに、本実施の形態に示すトランジスタ260は、第2の導電層245aに第1の導電層242aの端面からチャネル長方向に伸長した領域を設け、且つ、第2の導電層245bに第1の導電層242bの端面からチャネル長方向に伸長した領域を設けて、ソース電極またはドレイン電極の、酸化物半導体層244のチャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制させることができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。トランジスタ270およびトランジスタ280の作製工程の例次に、図3Bに示すトランジスタ270の作製工程の一例について説明する。ここで、各工程の詳細は、トランジスタ260の作製工程の場合と同様である。また、図3Cに示すトランジスタ280は、絶縁層243a、243bにおいて、酸化物半導体層244と接する領域の少なくとも一部に湾曲形状を有する領域を設ける点以外は、トランジスタ270の作製工程と同様である。まず、基板200上に導電膜を形成した後、当該導電膜をエッチングしてゲート電極248を形成する。次に、ゲート電極248を覆うようにゲート絶縁層246を形成する。次に、ゲート絶縁層246上に、第1の導電膜を形成した後、第1の導電膜上にマスクを形成し、第1の導電膜をエッチングすることにより、第1の導電層242a、242bを形成する。次に、第1の導電層242a、242b、及び、ゲート絶縁層246上に第2の導電膜を形成した後、第2の導電膜上に絶縁膜を形成する。次に、絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜をエッチングすることにより、絶縁層243a、243bを形成する。ここで、図3Aの構成と異なる点は、第1の導電層242a、242bを形成した後に、第2の導電層245a、245bを形成する点にある。第1の導電層242a、242bを形成した後に、第2の導電膜を形成してエッチングすることにより、第1の導電膜と第2の導電膜とのエッチングの選択比を確保する必要がないので、第1の導電膜と第2の導電膜それぞれの材料の選択の幅を広げることができる。次に、絶縁層243a、243bを形成するために用いたマスクを用いて、第2の導電膜をエッチングすることにより、第2の導電層245a、245bを形成する。第2の導電膜のエッチングは、絶縁膜のエッチングと同じガスを用いて、絶縁膜及び第2の導電膜を連続的にエッチングすることも可能である。または、マスクを剥離して、絶縁層243a、243bをマスクとして第2の導電膜をエッチングしてもよい。次に、絶縁層243a、243b、及びゲート絶縁層246上に、酸化物半導体膜をスパッタ法により形成する。そして、酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜をエッチングすることにより、酸化物半導体層244を形成する。以上により、酸化物半導体層244を用いたトランジスタ270を作製することができる。なお、第2の導電層245a、245bを形成した後、絶縁層243a、243bに対してArガスを用いた逆スパッタを行うことにより、絶縁層243a、243bにおいて、後に形成される酸化物半導体層244と接する領域の少なくとも一部が湾曲形状を有する構成とすることができる。絶縁層243a、243bにおいて、酸化物半導体層244と接する領域の少なくとも一部が湾曲形状を有することにより、酸化物半導体層244の被覆性を向上させ、段切れを防止することが可能である。これにより、図3Cに示すトランジスタ280を作製することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、先の実施の形態で示した半導体装置の構成とは異なる、半導体装置の構成およびその作製工程の例について、図5及び図6を参照して説明する。半導体装置の構成例図5A及び図5Bに、半導体装置の例として、トランジスタの断面構造を示す。図5A及び図5Bでは、開示する発明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。図5Aに示すトランジスタ380は、基板300上に、酸化物半導体層344aと、酸化物半導体層344a上に接して設けられた絶縁層350aと、絶縁層350a上に設けられたソース電極341a及びドレイン電極341bと、ソース電極341a及びドレイン電極341b上に設けられたゲート絶縁層346と、ゲート絶縁層346上に設けられたゲート電極348と、を有している。図5Aに示すトランジスタ380において、酸化物半導体層344aは、その端面においてソース電極341a及びドレイン電極341bと接している。また、酸化物半導体層344aの端面の上端と絶縁層350aの端面の下端とは一致しており、酸化物半導体層344aは、その上方で絶縁層350aを介して、ソース電極341a及びドレイン電極341bと重なっている。つまり、酸化物半導体層344aは、端面でのみ、ソース電極341a及びドレイン電極341bと接している。また、図5Bに示すトランジスタ390のように、ソース電極341aを、第2の導電層345aと第1の導電層342aとを順に積層した構造とし、ドレイン電極341bを、第2の導電層345bと第1の導電層342bとを順に積層した構造とすることもできる。トランジスタの作製工程の例以下、図6を用いて、図5Aに示すトランジスタの作製工程の例について説明する。まず、絶縁表面を有する基板300上に酸化物半導体層344を、スパッタ法を用いて成膜し、当該酸化物半導体層344上に絶縁層350を成膜する図6A参照。ここで、基板300は、実施の形態1で示した基板100と同様の材料を用いることができる。また、酸化物半導体層344は、実施の形態1で示した酸化物半導体層144と同様の材料、成膜方法を用いて形成することができる。また、絶縁層350は、実施の形態1で示した絶縁層150と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態1の記載を参酌することができる。次に、マスクを用いたエッチングなどの方法によって酸化物半導体層344及び絶縁層350を選択的にエッチングして、島状の酸化物半導体層344a及び島状の絶縁層350aを形成する図6B参照。酸化物半導体層344a及び絶縁層350aは、実施の形態1で示した酸化物半導体層144a及び絶縁層150aと同様の方法でエッチングを用いて形成することができる。詳細については、実施の形態1の記載を参酌することができる。次に、基板300及び絶縁層350a上に、酸化物半導体層344aの端面と接するように導電膜を形成し、当該導電膜を選択的にエッチングすることにより、ソース電極341a及びドレイン電極341bを形成する図6C参照。ソース電極341a及びドレイン電極341bは、実施の形態1で示したソース電極141a及びドレイン電極141bと同様の材料、成膜方法を用いて形成することができる。詳細については、実施の形態1の記載を参酌することができる。ここで、ソース電極341aの端面と酸化物半導体層344aのソース電極341a側の端面との、チャネル長方向の距離は、0.1μm以下とするのが好ましい。また、同様にドレイン電極341bの端面と酸化物半導体層344aのドレイン電極341b側の端面との、チャネル長方向の距離は、0.1μm以下とするのが好ましい。このような構成とすることにより、ゲート電極348の電界を酸化物半導体層344aに十分に作用させることができる。また、実施の形態1で示したように、ソース電極341a及びドレイン電極341bとなる導電膜を、第1の導電膜と第2の導電膜とを順に積層した構造とすることで、図5Bに示すトランジスタ390のように、ソース電極341aを、第2の導電層345aと第1の導電層342aとを順に積層した構造とし、ドレイン電極341bを、第2の導電層345bと第1の導電層342bとを順に積層した構造とすることもできる。第1の導電層342a、342b及び第2の導電層345a、345bは、実施の形態1で示した第1の導電層142a、142b及び第2の導電層145a、145bと同様の材料、成膜方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。次に、絶縁層350a、ソース電極341a及びドレイン電極341bを覆うように、ゲート絶縁層346を形成する図6D参照。ゲート絶縁層346は、実施の形態1で示したゲート絶縁層146と同様の材料、成膜方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。次に、ゲート絶縁層346上に導電膜を成膜し、当該導電膜を選択的にエッチングしてゲート電極348を形成する図6E参照。ここで、ゲート電極348は、島状の酸化物半導体層344aと重畳する領域に形成するようにする。ゲート電極348は、実施の形態1で示したゲート電極148と同様の材料、成膜方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。以上により、酸化物半導体層344aを用いたトランジスタ380が完成する。このように、酸化物半導体層344aの端面においてソース電極341a及びドレイン電極341bと接することにより、ソース電極341aと酸化物半導体層344aとの接触面積及びドレイン電極341bと酸化物半導体層344aとの接触面積を低減させることができる。このため、接触界面におけるコンタクト抵抗を増大させることができる。本実施の形態で示すトランジスタ380は、酸化物半導体層344aの端面においてのみソース電極341a及びドレイン電極341bと接し、ソース電極341aと酸化物半導体層344aとのコンタクト抵抗、及びドレイン電極341bと酸化物半導体層344aとのコンタクト抵抗を高めることで、酸化物半導体層344aに掛かる電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制させることができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、先の実施の形態とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製工程について、図7及び図8を参照して説明する。半導体装置の構成例図7に示すトランジスタ460は、半導体装置の構成の例である。トランジスタ460は、基板400上に設けられた酸化物半導体層444aと、酸化物半導体層444a上に設けられたゲート絶縁層446aと、ゲート絶縁層446a上に設けられたゲート電極448と、酸化物半導体層444aと接して設けられたソース電極442aおよびドレイン電極442bと、を有している。また、トランジスタ460を覆うように、層間絶縁層453が設けられている。図7に示すトランジスタ460において、ゲート電極448の上面に接して絶縁層450が設けられている。また、ゲート電極448の側面に接してサイドウォール絶縁層452a、452bが設けられている。また、図7に示すトランジスタ460において、酸化物半導体層444aの長さチャネル形成領域においてキャリアが流れる方向は、ゲート絶縁層446aの長さと比較して長くなるように形成してもよいし、酸化物半導体層444aの長さとゲート絶縁層446aの長さが概略一致するように形成してもよい。半導体装置の作製工程の例次に、図7に示すトランジスタ460の作製工程の一例について説明する。各工程の詳細は、他の実施の形態と同様である。まず、基板400上に酸化物半導体膜444、絶縁膜446、導電膜、絶縁膜を順に形成する。そして、絶縁膜上にマスクを形成し、当該マスクを用いて導電膜および絶縁膜を選択的にエッチングして、ゲート電極448および絶縁層450を形成する図8A参照。詳細については先の実施の形態を参酌できる。なお、絶縁膜446と絶縁層450は、エッチングによる選択比が取れる材料を用いて形成することが望ましい。次に、少なくともゲート電極448および絶縁層450を覆うように絶縁層を形成し、当該絶縁層に異方性の高いエッチング処理を施して、サイドウォール絶縁層452a、452bを形成する図8B参照。なお、サイドウォール絶縁層452aおよびサイドウォール絶縁層452bは、絶縁膜446との間でエッチングによる選択比が取れる材料を用いて形成することが望ましい。詳細については、先の実施の形態を参酌できる。次に、絶縁層450、サイドウォール絶縁層452a、452bをマスクとして用いて、酸化物半導体膜444および絶縁膜446を選択的にエッチングし、酸化物半導体層444aおよびゲート絶縁層446aを形成する図8C参照。ここで、エッチング処理は、絶縁膜446と酸化物半導体膜444とを一度にエッチングするエッチング処理であっても良いし、絶縁膜446のエッチングと、酸化物半導体膜444のエッチングとを別に行うエッチング処理であっても良い。なお、当該エッチング処理の条件によっては、サイドウォール絶縁層452a、452bが後退する場合もある。この場合、後に形成されるソース電極442aおよびドレイン電極442bは、酸化物半導体層444aの上面の一部においても接触することになる。詳細については、先の実施の形態を参酌できる。次に、酸化物半導体層444a、ゲート絶縁層446a、絶縁層450、サイドウォール絶縁層452a、452b、などを覆うように、基板400上に層間絶縁層453を形成する。そして、層間絶縁層453に、酸化物半導体層444aにまで達する開口を形成した後、酸化物半導体層444aと接続するソース電極442aおよびドレイン電極442bを形成する図8D参照。なお、層間絶縁層453の表面はCMP処理などを用いて平坦に形成することが望ましい。層間絶縁層453の表面を平坦にすることで、その後に形成されるソース電極442aやドレイン電極442bを好適に形成することができるためである。なお、ここでは層間絶縁層453に開口を形成して、ソース電極442aおよびドレイン電極442bを形成しているが、層間絶縁層453を形成する前にソース電極442aおよびドレイン電極442bを形成しても良い。層間絶縁層、ソース電極、ドレイン電極などの詳細については、先の実施の形態を参酌できる。以上により、酸化物半導体層444aを用いたトランジスタ460を作製することができる。本実施の形態に示すような構成を採用することで、ソース電極またはドレイン電極と、酸化物半導体層との接触領域接触面積などの制御が容易になる。つまり、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図9を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図9A-1に示す半導体装置において、第1の配線1stLineとトランジスタ500のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ500のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ510のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ510のゲート電極とは、電気的に接続されている。そして、トランジスタ500のゲート電極と、トランジスタ510のソース電極またはドレイン電極の他方は、容量素子520の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子520の電極の他方は電気的に接続されている。ここで、トランジスタ510には、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ510をオフ状態とすることで、トランジスタ500のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子520を有することにより、トランジスタ500のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ500については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図9Bに示すように、容量素子520を設けない構成とすることも可能である。図9A-1に示す半導体装置では、トランジスタ500のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ510がオン状態となる電位にして、トランジスタ510をオン状態とする。これにより、第3の配線の電位が、トランジスタ500のゲート電極、および容量素子520に与えられる。すなわち、トランジスタ500のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ510がオフ状態となる電位にして、トランジスタ510をオフ状態とすることにより、トランジスタ500のゲート電極に与えられた電荷が保持される保持。トランジスタ510のオフ電流は極めて小さいから、トランジスタ500のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ500のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ500をnチャネル型とすると、トランジスタ500のゲート電極にQHが与えられている場合の見かけのしきい値電圧Vth_Hは、トランジスタ500のゲート電極にQLが与えられている場合の見かけのしきい値電圧Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ500をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ500のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ500はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ500はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ500がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ500がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ500がそれぞれ直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ500がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ510がオン状態となる電位にして、トランジスタ510をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ500のゲート電極および容量素子520に与えられる。その後、第4の配線の電位を、トランジスタ510がオフ状態となる電位にして、トランジスタ510をオフ状態とすることにより、トランジスタ500のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制させることができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ510のソース電極またはドレイン電極は、トランジスタ500のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ510のソース電極またはドレイン電極とトランジスタ500のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ510がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ510のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ510のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ510により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することができる。例えば、トランジスタ510の室温でのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子520の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図9A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図9A-2のように考えることが可能である。つまり、図9A-2では、トランジスタ500および容量素子520が、それぞれ、抵抗および容量を含んで構成されていると考えることができる。R1およびC1は、それぞれ、容量素子520の抵抗値および容量値であり、抵抗値R1は、容量素子520を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ500の抵抗値および容量値であり、抵抗値R2はトランジスタ500がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ510がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ510のゲートリークが十分に小さい条件において、R1およびR2が、ROSがR1以下かつ、ROSがR2以下を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ510のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ510のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ510のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ500のゲート絶縁層や容量素子520の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界104~105回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷注入の原理を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。なお、容量素子520を構成する絶縁層の比誘電率εr1と、トランジスタ500においてゲート容量を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子520を構成する絶縁層の面積S1と、トランジスタ500においてゲート容量を構成する絶縁層の面積S2とが、2S2は、S1以上望ましくはS2は、S1以上を満たしつつ、C1は、C2以上を実現することが容易である。具体的には、例えば、容量素子520を構成する絶縁層においては、酸化ハフニウムなどの高誘電率high-k材料でなる膜、または酸化ハフニウムなどの高誘電率high-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ500においてゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタpチャネル型トランジスタを用いることができるのはいうまでもない。以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、当該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで100zA1×10-19A以下、好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下であることが望ましい。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、当該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いることが好ましい。メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部FGに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部FGに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部FGに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減させることができる。また、メモリセルへの再度の情報の書き込みによって、直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制させることができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされていた高い電圧を必要としないため、半導体装置の消費電力をさらに低減させることができる。本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下である。開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、当該ゲート絶縁膜トンネル絶縁膜の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、1×109回10億回以上の書き込み後であっても、電流-電圧特性に劣化が見られない。さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は一般にエネルギーギャップが大きく例えば、In-Ga-Zn-O系の場合3.0~3.5eV、熱励起キャリアが極めて少ないこともあり、例えば、150°Cもの高温環境下でもメモリセルの電流-電圧特性に劣化が見られない。本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、150°Cの高温下であっても特性の劣化を起こさず、且つオフ電流が100zA以下と極めて小さいという優れた特性を有することを見出した。本実施の形態では、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図10および図11を用いて説明する。図10Aおよび図10Bは、図9A-1に示す半導体装置以下、メモリセル550とも記載する。を複数用いて形成される半導体装置の回路図である。図10Aは、メモリセル550が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図10Bは、メモリセル550が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図10Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、m本の第2信号線S2、m本のワード線WLと、複数のメモリセル5501、1~550m、1が、縦m個行×横1個列に配置されている。なお、図10Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られない。ソース線SLおよびビット線BLをn本有することで、縦m個行×横n個列のメモリセルアレイを有する構成としてもよい。各メモリセル550において、トランジスタ500のゲート電極と、トランジスタ510のソース電極またはドレイン電極の一方と、容量素子520の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ510のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ510のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子520の電極の他方は電気的に接続されている。また、メモリセル550が有するトランジスタ500のソース電極は、隣接するメモリセル550のトランジスタ500のドレイン電極と電気的に接続され、メモリセル550が有するトランジスタ500のドレイン電極は、隣接するメモリセル550のトランジスタ500のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル550が有するトランジスタ500のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル550が有するトランジスタ500のソース電極は、ソース線と電気的に接続される。図10Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ510がオン状態となる電位を与え、書き込みを行う行のトランジスタ510をオン状態にする。これにより、指定した行のトランジスタ500のゲート電極に第1の信号線S1の電位が与えられ、当該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ500のゲート電極に与えられた電荷によらず、トランジスタ500がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ500のゲート電極が有する電荷によって、トランジスタ500のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ500は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ500の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ500のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図10Bに示す半導体装置は、n本のソース線SL、ビット線BLおよび第1信号線S1と、m本の第2信号線S2およびワード線WLと、複数のメモリセル5501、1~550m、nが、縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイ560を有する。各トランジスタ500のゲート電極と、トランジスタ510のソース電極またはドレイン電極の一方と、容量素子520の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ500のソース電極とは、電気的に接続され、ビット線BLとトランジスタ500のドレイン電極とは、電気的に接続されている。また、第1信号線S1とトランジスタ510のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ510のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子520の電極の他方は電気的に接続されている。図10Bに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図10Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ500のゲート電極に与えられた電荷によらず、トランジスタ500がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ500のゲート電極が有する電荷によって、トランジスタ500のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ500の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ500のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル550に保持させる情報量を1ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ500のゲート電極に与える電位を3種類以上用意して、各メモリセル550が保持する情報量を増加させても良い。例えば、トランジスタ500のゲート電極に与える電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。次に、図10に示す半導体装置などに用いることができる読み出し回路の一例について図11を用いて説明する。図11Aには、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル550は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル550のトランジスタ500がオン状態の場合には低抵抗状態となり、選択したメモリセル550のトランジスタ500がオフ状態の場合には高抵抗状態となる。メモリセル550が高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプは端子Aの電位に対応する電位を出力する。一方、メモリセル550が低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位を出力する。このように、読み出し回路を用いることで、メモリセル550からデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図11Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Vinと入力端子Vin-と出力端子Voutを有し、VinとVin-の差を増幅する。Vin>Vin-であればVoutは、概ねHigh出力、Vin<Vin-であればVoutは、概ねLow出力となる。当該差動型センスアンプを読み出し回路に用いる場合、VinとVin-の一方は入力端子Aと接続し、VinとVin-の他方には参照電位Vrefを与える。図11Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1および入出力端子V2と、制御用信号Spの入力端子、制御用信号Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位Vddを供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、V1とV2の一方は、スイッチを介して端子Aおよび出力端子と接続し、V1とV2の他方には参照電位Vrefを与える。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図12を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図12Aは、ノート型のパーソナルコンピュータであり、筐体601、筐体602、表示部603、キーボード604などによって構成されている。筐体601と筐体602内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。図12Bは、携帯情報端末PDAであり、本体611には、表示部613と、外部インターフェイス615と、操作ボタン614等が設けられている。また、携帯情報端末を操作するスタイラス612などを備えている。本体611内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯情報端末が実現される。図12Cは、電子ペーパーを実装した電子書籍620であり、筐体621と筐体623の2つの筐体で構成されている。筐体621及び筐体623には、それぞれ表示部625及び表示部627が設けられている。筐体621と筐体623は、軸部637により接続されており、当該軸部637を軸として開閉動作を行うことができる。また、筐体621は、電源631、操作キー633、スピーカー635などを備えている。筐体621、筐体623の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。図12Dは、携帯電話機であり、筐体640と筐体641の2つの筐体で構成されている。さらに、筐体640と筐体641は、スライドし、図12Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体641は、表示パネル642、スピーカー643、マイクロフォン644、ポインティングデバイス646、カメラ用レンズ647、外部接続端子648などを備えている。また、筐体640は、携帯電話機の充電を行う太陽電池セル649、外部メモリスロット650などを備えている。また、表示パネル642はタッチパネル機能を備えており、図12Dには映像表示されている複数の操作キー645を点線で示している。また、アンテナは、筐体641に内蔵されている。筐体640と筐体641の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。図12Eは、デジタルカメラであり、本体661、表示部667、接眼部663、操作スイッチ664、表示部665、バッテリー666などによって構成されている。本体661内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。図12Fは、テレビジョン装置670であり、筐体671、表示部673、スタンド675などで構成されている。テレビジョン装置670の操作は、筐体671が備えるスイッチや、リモコン操作機680により行うことができる。筐体671及びリモコン操作機680には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。