圧電型超音波変換子装置を形成する方法であって、前記方法は、変換子素子を、素子用基板上に配置された誘電体層上に形成することであって、前記素子用基板が主基板上にさらに配置されており、前記変換子素子が、誘電体層上に配置された第1の電極と、前記第1の電極と第2の電極の間に配置された圧電体とを含むことと、キャリア基板を前記第1の電極に対向する前記変換子素子の前記第2の電極に接合することと、前記主基板を除去することと、前記素子用基板および前記誘電体層をエッチングして、前記第1の電極まで延在する第1のビアを画定することと、前記第1のビアを実質的に充填するように第1の導電体を堆積させることと、支持部材を前記素子用基板および前記第1の導電体に係合することと、前記キャリア基板を前記変換子素子から除去することと、前記支持部材をエッチングして、前記素子用基板および前記第1の導電体まで延在する第2のビアを画定することと、第2の導電体が前記第1の導電体との導電性係合を形成するように、前記第2の導電体を、前記第2のビアを画定する前記支持部材、前記素子用基板および前記第1の導電体に堆積させることと、を含む、方法。前記支持部材を係合することは、支持基板を前記素子用基板および前記第1の導電体に接合することをさらに含み、前記方法は、絶縁体を前記支持基板に堆積させることをさらに含み、前記支持部材をエッチングして前記第2のビアを画定する後であって前記第2の導電体の堆積前に、前記絶縁体は前記素子用基板まで前記第2のビア内に延在している、請求項1に記載の方法。前記支持部材をエッチングして前記第2のビアを画定することと、前記絶縁体を前記支持基板に堆積させることとが、前記支持部材を前記素子用基板に係合する前に行われる、請求項2に記載の方法。前記支持部材を係合することは、前記素子用基板および前記第1の導電体に前記絶縁体を堆積させることをさらに含む、請求項1に記載の方法。前記素子用基板をエッチングして、前記誘電体層まで延在する分離ビアを画定することをさらに含み、少なくとも1つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記分離ビアは前記隣接する変換子素子間に横方向に配置されている、請求項1に記載の方法。前記分離ビア内に誘電体を堆積させることをさらに含む、請求項5に記載の方法。前記圧電体は、前記第1の電極がその横方向外側に延在するように構成されており、前記変換子を形成することは、層間絶縁膜の少なくとも一部が前記第1および第2の電極間に配置されるように、前記圧電体および前記層間絶縁膜に前記第2の電極を堆積させる前に、前記第1の電極に前記層間絶縁膜を堆積させることをさらに含む、請求項1に記載の方法。前記変換子を形成することは、前記第1の電極が信号電極として構成され、前記第2の電極が接地電極として構成され、かつ前記第1および第2の電極は導電体からなるように前記変換子を形成することをさらに含む、請求項1に記載の方法。前記キャリア基板を前記第2の電極に接合することは、前記キャリア基板を、その間に配置された接合材料を用いて前記第2の電極に接合することをさらに含む、請求項1に記載の方法。前記支持部材をエッチングして前記第2のビアを画定することは、前記支持部材が前記第2のビアを画定する側壁を形成するように前記支持部材をエッチングすることをさらに含み、前記側壁は、前記素子用基板まで延在しかつそれを露出し、前記露出した素子用基板は、前記第2のビアの端壁をさらに画定し、かつ前記第1の導電体は、前記側壁から離れるように前記第2のビアの端壁に対して配置されている、請求項1に記載の方法。前記支持部材をエッチングして前記第2のビアを画定することは、前記第1の導電体が、前記側壁から離れるように前記第2のビアの端壁に対して内側に配置されるように前記支持部材をエッチングすることをさらに含む、請求項10に記載の方法。前記キャリア基板を除去する前に前記支持部材を薄くすることをさらに含む、請求項1に記載の方法。前記第2の導電体を堆積させることは、前記第2の導電体が前記第2のビアから外側に延在するように前記第2の導電体を前記支持部材に堆積させることをさらに含み、それにより、前記第2の導電体は、外部素子との導電性係合を形成するように構成されている、請求項1に記載の方法。圧電型超音波変換子装置を形成する方法であって、前記方法は、基板まで延在する第1のビアを画定するために、前記基板上に配置された素子層をエッチングすることと、前記第1のビアを実質的に充填するように第1の導電体を堆積させることと、前記第1の導電体上に配置された第1の電極と、前記第1の電極と第2の電極との間に配置された圧電体とを含む変換子素子を、少なくとも前記第1の導電体上に形成することと、前記基板をエッチングして前記素子層および前記第1の導電体まで延在する第2のビアを画定することと、絶縁体を前記基板に堆積させることであって、前記絶縁体は、前記素子層まで前記第2のビア内に延在していることと、第2の導電体が前記第1の導電体との導電性係合を形成するように、前記第2の導電体を、前記第2のビアを画定する前記絶縁体、前記素子層および前記第1の導電体に堆積させることと、を含む、方法。前記変換子素子を形成する前に前記素子層および前記第1の導電体を平坦化することをさらに含む、請求項14に記載の方法。前記基板まで延在する分離溝を画定するために、前記圧電体、前記第1の電極および前記素子層をエッチングすることをさらに含み、前記分離溝は、少なくとも1つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項14に記載の方法。前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項16に記載の方法。前記圧電体をエッチングすることは、前記第1の電極がその横方向外側に延在するように前記圧電体をエッチングすることをさらに含み、前記層間絶縁膜を堆積させる前記工程は、前記層間絶縁膜を前記第1の電極に堆積させ、かつ前記第2の電極を前記圧電体および前記層間絶縁膜に堆積させると前記層間絶縁膜の少なくとも一部が前記第1および第2の電極間に配置されるように、前記分離溝内に前記層間絶縁膜を堆積させることをさらに含む、請求項17に記載の方法。前記変換子を形成することは、前記第1の電極が信号電極として構成され、前記第2の電極が接地電極として構成され、かつ前記第1および第2の電極は導電体からなるように変換子を形成することをさらに含む、請求項14に記載の方法。前記基板をエッチングして前記第2のビアを画定することは、前記基板が前記第2のビアを画定する側壁を形成するように前記基板をエッチングすることをさらに含み、前記側壁は、前記素子層まで延在しかつそれを露出し、前記露出した素子層は、第2のビアの端壁をさらに画定し、かつ前記第1の導電体は、前記側壁から離れるように前記第2のビアの端壁に対して配置されている、請求項14に記載の方法。前記基板をエッチングして前記第2のビアを画定することは、前記第1の導電体が、前記側壁から離れるように前記第2のビアの端壁に対して内側に配置されるように前記基板をエッチングすることをさらに含む、請求項20に記載の方法。前記第2の導電体を堆積させることは、前記第2の導電体が前記第2のビアから外側に延在するように前記第2の導電体を前記絶縁体に堆積させることをさらに含み、それにより、前記第2の導電体は、外部素子との導電性係合を形成するように構成されている、請求項14に記載の方法。圧電型超音波変換子装置であって、素子用基板上に配置された誘電体層上に配置された変換子素子であって、前記誘電体層上に配置された第1の電極と、前記第1の電極と第2の電極との間に配置された圧電体とを含み、前記素子用基板および前記誘電体層は、前記第1の電極まで延在する第1のビアを画定するように構成されている変換子素子と、前記第1のビアを実質的に充填するように構成された第1の導電体と、前記素子用基板に係合され、かつ前記素子用基板および前記第1の導電体まで延在しかつそれらを露出させる第2のビアを画定する側壁を形成する支持部材であって、前記露出した素子用基板は、前記第2のビアの端壁をさらに画定し、前記第1の導電体は、前記側壁から離れるように前記第2のビアの端壁に対して配置されている支持部材と、を含む、装置。前記第1の導電体は、前記側壁から離れるように前記第2のビアの端壁に対して内側に配置されている、請求項23に記載の装置。前記第2のビアを画定する前記支持部材、前記素子用基板および前記第1の導電体に堆積された第2の導電体をさらに含み、前記第2の導電体は、前記第1の導電体との導電性係合を形成している、請求項23に記載の装置。前記第2の導電体は、前記第2のビアから外側に延在するように構成されており、それにより、前記第2の導電体は、外部素子と導電性係合を形成するように構成されている、請求項25に記載の装置。前記支持基板と前記第2の導電体との間に配置され、かつ前記素子用基板まで前記第2のビア内に延在している絶縁体をさらに含む、請求項23に記載の装置。前記支持部材は、前記素子用基板に配置された絶縁体をさらに含む、請求項23に記載の装置。前記素子用基板は、前記誘電体層まで延在する分離ビアをさらに画定し、前記分離ビアは、少なくとも1つの隣接する変換子素子を互いから電気的に分離しかつ音響的に分離するために、前記隣接する変換子素子間に横方向に配置されている、請求項23に記載の装置。前記分離ビア内に堆積された誘電体をさらに含む、請求項29に記載の装置。前記圧電体は、前記第1の電極がその横方向外側に延在するように構成されており、層間絶縁膜の少なくとも一部が前記第1および第2の電極間に配置されるように、前記第2の電極を前記圧電体および前記層間絶縁膜に堆積される前は、前記層間絶縁膜は、前記第1の電極に堆積されている、請求項23に記載の装置。ここで、添付の図面を参照しながら、本開示を以下により十分に説明するが、図面には、本開示の態様の一部のみが示されており、全ての態様は示されていない。実際には、本開示は、多くの異なる形態で具現化することができ、本明細書に記載される態様に限定されるものとして解釈されるべきではなく、むしろ、本開示が適用可能な法的要件を満たすように、これらの態様が提供されている。全体にわたって、同様の符号は同様の要素を指す。本開示の態様は一般に、導電性部材が、第1の/底部電極とそれを画定するpMUT素子の空気で支持された空洞内に堆積された共形金属層との改良された導電性係合を提供するように、pMUTの空気で支持された空洞から、pMUTの変換子素子に隣接して配置された基板すなわちSOI層を通って、第1の/底部電極に導電接続するまで延在する金属または他の導電性部材の作製方法に関する。本開示の様々な態様によれば、ウェーハ接合方法および酸化物成長方法が提供される。そのような方法では、最初に1つ以上の例示的なpMUT素子の特定の層を作製する必要がある。複数のpMUT素子150のそのような1つの例すなわち、pMUTウェーハが図1に示されている。図示のように、ウェーハ接合および酸化物成長方法は、最初に、シリコン-オン-インシュレータSOI素子用基板152がその上に形成された主基板151を必要とすることがある。他の場合図示せずには、素子用基板152は、シリコンを含んでいてもよい。場合によっては、例えば、熱SiO2熱酸化物誘電体層154などの誘電体を、素子用基板152に堆積させてもよい。次いで、例えば、Ti/Pt材料を含む第1の電極層156本明細書では、底面電極ともいうを誘電体層154に堆積させてもよい。その後、例えば、圧電PZT膜などの圧電体層158を第1の電極層156に堆積させた後、圧電体層158および第1の電極層156を、変換子素子の設置領域を形成するように構成する。次いで、ベンゾシクロブテンBCB材料などの層間絶縁膜160を堆積させ、変換子素子を分離するように加工する。いくつかの態様では、圧電体層158を、先に堆積させた第1の電極層156がそこに対して横方向外側に延在するように構成してもよい。そのような態様では、その後堆積させるBCB材料を、第1の電極層156に堆積させてもよい。次いで、例えばTi/Au材料を含む第2の電極層162本明細書では上部電極ともいうを、圧電体層158および層間絶縁膜160に堆積させる。第1の電極層156、圧電体層158および第2の電極層162は協働して、変換子素子163を形成する例えば、図1および図2を参照。いくつかの態様では、第2の電極層162は接地電極を含んでいてもよく、第1の電極層156は信号電極を含んでいてもよい。圧電体層158から横方向外側に延在する第1の電極層156を伴う態様では、BCB材料は、第1の電極層156と第2の電極層162との間に配置されていてもよい。そのような構成すなわち、圧電体から横方向外側に延在する電極により、第1の電極156と第2の電極162との間に分離/絶縁層を設けることによって、例えば、圧電体158の縁部の周りでの短絡を防止することができる。圧電体層158内に実装することができる圧電体としては、例えば、ZnO、AlN、LiNbO4、スズ酸鉛アンチモン、タンタル酸鉛マグネシウム、タンタル酸鉛ニッケル、チタン酸塩、タングステン酸塩、ジルコン酸塩、または鉛、バリウム、ビスマスもしくはストロンチウムのニオブ酸塩などのセラミック、例えば、ジルコン酸チタン酸鉛PbZrxTi1-xO3PZT、ジルコン酸チタン酸鉛ランタンPLZT、ジルコン酸チタン酸鉛ニオブPNZT、BaTiO3、SrTiO3、ニオブ酸鉛マグネシウム、ニオブ酸鉛ニッケル、ニオブ酸鉛マンガン、ニオブ酸鉛亜鉛、チタン酸鉛が挙げられる。ポリフッ化ビニリデンPVDF、ポリフッ化ビニリデン-トリフルオロエチレンPVDF-TrFEまたはポリフッ化ビニリデン-テトラフルオロエチレンPVDF-TFEなどの圧電性ポリマー材料も使用することができる。図2に示すように、ウェーハ接合方法に関する本開示の態様では、例えば、後の処理で除去することができるエポキシ、接着テープまたは他の接着剤166を用いて、キャリア基板164を、pMUTウェーハ150の上面すなわち、第2の電極層162に接合する。図3に示すように、次いで、主基板151を、素子用基板152から除去する。当業者であれば、主基板の除去を様々な方法で達成することができることを理解するであろう。例えば、素子用基板152がSOI基板である場合、例えば、HF酸を用いてSOI素子用基板152の埋込酸化物層153をエッチングすることによって、主基板151を除去することができる。第1の電極層156に係合した熱酸化物誘電体層154のエッチングを回避するために、その後に堆積させる層間絶縁膜160により誘電体層154の側方縁部を覆い、かつ主基板151を除去するために使用されるHF酸への曝露によるエッチングを防止するように、誘電体層154をウェーハの側方縁部の周りにパターン形成してもよい。素子用基板152がSOI基板である場合、主基板151を裏面研削によって除去した後、素子用基板152を研磨して、埋込酸化物層153を除去し図2、かつ変換子素子を支持するためのシリコン層155の特定の厚さを残してもよい例えば、図3を参照。シリコン成分155の好適な厚さは、例えば、約2μm~約15μmであってもよい。素子用基板152が裸のシリコンウェーハである場合、シリコンウェーハの残りの部分の残っている好適な厚さを、例えば、厚さの変動が約±0.5mになるように精密に制御することが場合によっては難しいことがある。但し、裸のシリコンウェーハを含む素子用基板152を裏面研削するか化学機械研磨CMPプロセスに供して、残りのシリコンウェーハに可能な限り均一な厚さを与えてもよい。SOI素子用基板152を実装する特定の一態様では、最初に、主基板151を約50μm未満の厚さまで背面研削してもよい。次いで、例えば、エッチング停止層として酸化ケイ素を実装させながら、シリコンエッチングプロセスを用いて主基板151の残りのシリコン部分をエッチングすることができる。次いで、例えば、HFまたはRIEエッチング反応性イオンエッチングによって、その後に埋込酸化物層153を除去することができるだろう。次いで、ウェーハ150全体でのpMUT素子の一貫性を得るために、残りのシリコン層155をその厚さに対してより容易に制御することができるだろう。さらに、図3に示すように、次いで、例えば、素子用基板152の残りのシリコン部分に、深い反応性イオンエッチングDRIEプロセスでエッチングすることによって、第1のビア170Aを形成してもよい。一態様では、誘電体熱酸化物層154を通って変換子素子163の第1の/底部電極層156まで延在させるために、残りの素子用基板152内に特定の第1のビア170Aを形成してもよい。分離ビア170Bを、そのような分離ビア170Bが残りの素子用基板152を通っているが誘電体層154を通らずに延在した状態で、隣接するpMUT素子間に横方向に形成してもよい。そのような分離ビア170Bによって、いくつかの態様では、隣接するpMUT素子の信号第1の/底部電極間での電気分離機能を容易にすることができる。他の場合には、例えば、隣接するpMUT素子間に音響分離機能を提供するために、分離ビア170Bを、誘電体層154を通って層間絶縁膜160まで、またはさらに層間絶縁膜160の中まで延在するように形成してもよい。図4に示すように、次いで、スパッタリング、化学蒸着法および/またはメッキ処理において、第1のビア170Aを、例えば、Cuなどの第1の導電体172ですなわち、金属または他の導電体の層の堆積によって充填することができる。第1のビア170Aを実質的に充填し、第1の/底部電極層156との導電性係合を形成するように第1の導電体を構成する。従って、第1の導電体172によって、第1の/底部電極層156から素子用基板152の残りのシリコン部分を通って延在する導電性要素を得てもよい。第1の導電層172によって充填されていない分離ビア170Bを、pMUT素子間の電気伝導を防止し、かつpMUT素子間の音響クロストークを防止するために、例えば、各pMUT素子の周りに分離溝を提供してもよい。いくつかの態様では、分離ビア170Bは、充填されていないままであってもすなわち、空気を含めるため、ポリマー材料または他の誘電体例えば、BCBで充填されていてもよい。場合によっては、そのようなポリマー材料が比較的高い吸音を有すると有利なことがある。他の場合には、素子用基板152の残りのシリコン部分が比較的高い抵抗を有するすなわち、真性シリコンである場合、または第1のビア170Aを画定する側壁が、第1のビア170A内に第1の導電体172を堆積させる前に、絶縁ポリマーまたは酸化ケイ素層などの絶縁体によって覆われている場合には、隣接するpMUT素子間の電気分離のためのさらなる分離ビア170Bが不要となる場合もある。図5に示すように、例えばエポキシまたは他の接着剤層182を用いて、例えば接合によって、支持部材180すなわち、シリコン基板を、素子用基板152の残りのシリコン部分および第1の導電体172に係合してもよい。次いで、例えば、エッチングプロセスすなわち、DRIEを用いて、第2のビア184が接着剤層182を通って延在した状態で、第2のビア184を支持部材180内に形成して、素子用基板152の残りのシリコン部分および第1の導電体172を露出させてもよい素子用基板152の露出した残りのシリコン部分/第1の導電体172が、それにより、第2のビア184の端壁を形成する。いくつかの態様では、第2のビア184を形成するための支持部材180のエッチングプロセスの間にpMUTウェーハの他の層に対する有害な効果を防止するために、低温接合材料が接着剤層182として適し得る。他の態様では、接着剤層182は、接着剤層182を用いて支持部材180を素子用基板152の残りのシリコン部分に接着する前にpMUT素子の設置領域に対応する横方向に延在する開口部を画定するようにパターン形成されたSU-8などの光学画像形成可能エポキシを含むことができるだろう。従って、支持基板180を素子用基板152の残りのシリコン部分に接合する前に、第2のビア184を、支持基板180および後述するようなそこに堆積された共形絶縁体185にエッチングしてもよい。最適に位置合わせしたら、第2のビア184の周りの領域、ひいてはそれぞれのpMUT素子の設置領域内で支持部材180を素子用基板152の残りのシリコン部分に接着させることになるだろう。次いで、キャリア基板164を第2の電極層162から除去してもよい。図6に示すように、次いで、第2のビア184を画定するその部分すなわち、側壁を含む支持部材180に、支持部材の露出面の周りに延在し、かつ素子用基板152の残りのシリコン部分まで第2のビア184の中、および/または支持部材180と素子用基板152の残りのシリコン部分との間に配置された接着剤層182に係合するまで延在する共形絶縁体185を堆積させてもよい。次いで、素子用基板152の残りのシリコン部分、第2のビア184の端壁を形成する第1の導電体172、および支持部材180/接着剤層182これら全てが第2のビア184を画定しているに塗布された絶縁体185に適合させるために、第2の導電体186の少なくとも一部がそれぞれの第2のビア184から外側に延在した状態で、金属などの第2の導電体186を第2のビア184内に堆積させてもよい。そのように堆積された第2の導電体186は、素子用基板152の残りのシリコン部分を通って延在する第1の導電体172の一部と直接に導電性係合を形成するように構成されている。また、例えば、素子の保護および防湿層機能を提供するために、例えば、パリレンまたは他の好適なポリマーなどのポリマー材料を含む共形層189を第2の電極層162に堆積させてもよい。一旦形成したら、図6に示すように、例えば、半田バンプまたは他の好適な導電接続供給部を用いて、ウェーハ上に含まれるpMUT素子を、IC、可撓ケーブルまたは再分配要素図9を参照に接合して、特定のpMUT素子の第2のビア184から延在する第2の導電体186と、IC、可撓ケーブルまたは再分配要素または他の外部素子との導電性係合を得てもよい。従って、本開示の態様に係るそのようなウェーハ接合手法によって、第2のビア184内に堆積されたすなわち、金属被覆法による第2の導電体186と、第1の/底部電極層156との間に、第1の導電体172を介した直接的な導電性係合が得られる。特定の態様では、第2のビア184内の第1の導電体172は、素子用基板152の残りのシリコン部分によって取り囲まれておりすなわち、第2のビア184の側壁から離れており、場合によっては、第2のビア184内の中央に位置するすなわち、第2のビアの端壁に対して内側に配置されている。第2のビア184内の絶縁体185の部分の除去は、第2のビア184の側壁上またはその角内からよりも中心からの方が完全に除去し得るため、そのような構成によって、場合によっては、第1の導電体172と第2の導電体186との改良された導電性係合を容易にすることができる。当業者であれば、第1の導電体172を中心にあるプラグ態様を形成する単一のプラグとして構成しても、複数のより小さなプラグとして構成してもよいことを理解するであろう。後者の構成の考えられる1つの利点は、素子用基板152の残りのシリコン部分の共振特性に対する影響が、単一のより大きな不連続性と比較して、複数のより小さな不連続性の方が小さくなり得るという点であるかもしれない。また、本開示のさらなる態様として、例えば、pMUT素子またはその第1の/底部電極の側方縁部の周りに配置されている従って、第2のビアの側壁に隣接して配置されている場合と比較して、第1の導電体172を、その第1の/底部電極との導電性係合を形成する際に、pMUT素子に対して内側に配置されるように構成してもよい。そのような内側に配置された構成は、例えば、望ましくは、第1の/底部電極と第1の導電体との間および/または第1の導電体と第2の導電体との間の疲労を減少させる第1の導電体が、第2のビアに対して中心にあるプラグ態様を形成することになる可能性があるため。そのような中心にあるプラグ態様は、例えば、望ましくはpMUT素子の屈曲している膜の側方縁部の周りにおける音響の不連続性を減少または除去することによって、振動のアーティファクトを減少させるように機能することもできるだろう。いくつかの態様では、第2のビア184をエッチングする前に、図5に示す支持部材に対して、支持部材180を薄くしてもよい。キャリア基板164がなお係合した状態のそのような例では、例えば、支持部材180内により小さな第2のビア184をエッチングすることができる約10μm~約150μmの厚さまで裏面研削またはCMPすることによって、支持部材180を薄くしてもよい。最大の厚さ約400μmの支持部材180を実装することにより、最小の寸法の第2のビア184を形成してもよく、これは、実用的なエッチングおよび図6に示すような約50μmの金属被覆を可能にし、このようにして、8:1のアスペクト比を得、また、関連するpMUT素子の周波数応答を約20MHz未満に制限することを可能にする。より高い周波数応答のpMUT素子のために、より小さな第2のビアおよび変換子素子を必要とすることがある。例えば、約40MHzの周波数応答を有するpMUT素子は、約20μmのpMUT素子の設置領域を必要とすることがあり、次いで、これは、厚さが僅か約160μm、好ましくは厚さが約100μmのさらに薄い支持部材180を必要とすることがある。より高い周波数応答によって、場合によっては、向上した解像度を得てもよい。薄型の支持部材180を伴う構成では、薄型化プロセスに続く処理工程は、なお係合したままのキャリア基板164を用いて達成することができる。酸化物成長方法に関する本開示の態様では、支持部材は、比較的厚い酸化物すなわち、SiO2層200すなわち、基板としてを含んでいてもよい。従って、図7に示すように、最初に、各pMUT素子に関連する第1のビア170Aに、第1の導電体172を実質的に充填する。但し、本開示のこれらの態様については、金属などの第1の導電体172を、酸化を生じずにSiO2成長温度例えば、少なくとも約250°C~約350°Cの間に耐えるように選択する。一例では、第1の導電体172は、例えば、スパッタリングおよび/またはメッキ処理によって堆積された金またはプラチナであってもよい。その後、図8に示すように、例えば、約10μm~約20μmの厚さまでPECVDによって酸化物層200を堆積させてもよい。場合によっては、分離ビア170Bを実質的に充填するように酸化物層200を堆積させてもよい。次いで、例えば、垂直な側壁を達成するために、深い異方性酸化物エッチングAOEを用いて、酸化物層200内に第2のビア202をエッチングする。先に開示したように、第2のビア202は、酸化物層200を通って、素子用基板152の残りのシリコン部分および第1の導電体172すなわち、第2のビア202の端壁まで延在する。このようにして、酸化物層200は、電気絶縁であるすなわち、シリコン支持部材と比較して支持部材を提供することができる。次いで、第2の導電体186を酸化物層200に直接堆積させ、適切にパターン形成して、pMUT素子を分離してもよい。そのような方法によって、場合によっては、第2の導電体186の堆積前に、第2のビア202内のさらなる共形絶縁体分離層を除去してもよい。いくつかの態様では、図9に示すように、酸化物層200/第2の導電体186に、接合などによって、再分配基板204を取り付けることができる。再分配基板204を薄くする場合、そのプロセスが完了するまで、キャリア基板164を係合したままにしなければならないことがある。本開示のさらに別の態様は、第1の/底部電極層と、ビアを通って延在するプラグとの間に直接的な導電性係合を提供するために、pMUT素子の形成前に、SOI基板のシリコン層内のビアを通って、またはシリコン基板上の二酸化ケイ素層内のビアを通って延在する導電性すなわち、金属プラグの形成を伴う方法に関する。従って、有利なことに、第1の/底部電極層とプラグとの直接接触などの直接的な金属と金属との接触によって、ドープしたシリコン層と比較して、抵抗が低い導電性係合が得られる。図10に示すように、例えば、主基板209上に形成されたSOI素子用基板211の素子用シリコン層表面で成長させた熱SiO2層212を有するまたはシリコン基板214上の厚いSiO2層213にエッチングすることによって、第1のビア210を形成する図11。場合によっては、第1のビア210は、主基板209またはシリコン基板214まで延在する約2μm~約15μmの深さであってもよく、それぞれが約3μm~約10μmの直径を有していてもよい。例えば、深いシリコンRIEDRIEまたは異方性酸化物RIEAOEによって、第1のビア210をエッチングによってさらに形成して、第1のビア210を画定する実質的に垂直な側壁を設けてもよい。SOI基板を伴う態様では、第1のビア210内に電気分離を得るために第1のビア210の側壁上に熱SiO2を成長させるために、例えば、第1のビア210の形成後に熱酸化プロセスを行うことが望ましい場合もある。次いで、第1のビア210を金属などの導電体で実質的に充填するために、第1の導電層215を堆積させるすなわち、スパッタリング、電子ビーム蒸着またはCVDプロセスを行ってシード層を形成した後に、電気メッキ処理を行う。変換子素子の成分のうちの1つが圧電体例えば、700°Cで焼きなまされたPZTであるため、Ti接着層を有するPtなどの高温金属が望ましい場合もある。そのような材料を、望ましくは、変換子素子の第1の/底部電極層220として実装してもよい。第1の導電層215を堆積させたら、熱酸化物層212または厚い酸化物層213から過剰なメッキ金属を除去して、その後の処理のためにプラグを形成する第1の導電層215の研磨された平坦な表面を得るために、例えばCMPを用いて堆積面を平坦化してもよい。平坦化後、先に開示し、かつ図12に示すように、変換子素子の構成層を形成する。より詳細には、構成層としては、例えば、蒸発プロセスによって堆積されたTi/Pt材料を含む第1の/底部電極層220が挙げられる。次いで、例えばスピンコート/焼きなましプロセスを用いて、例えばPZT圧電膜などの圧電体層225を堆積させる。任意の工程例えば、SOI基板を実装している態様のための図12に示すような工程として、分離溝またはビア216を、圧電体層225、第1の/底部電極層220、熱酸化物層212、素子用シリコン層217および埋込酸化物層218を通してエッチングして、アレイ内の変換子素子/pMUT要素を互いから電気的かつ音響的に分離してもよい。いくつかの態様では、第1の/底部電極層220がそこに対して横方向外側に延在するように、圧電体層225をエッチングするかそれ以外の方法で構成してもよい。図13に示すように、次いで、層間絶縁膜230すなわち、スピンコートプロセスを用いて堆積されたBCBを堆積させて、第1の/底部電極層220と、層間絶縁膜230/圧電体層225に堆積された第2の/上部電極層235との間に電気分離を得る。圧電体層225から横方向外側に延在する第1の/底部電極層220を伴う態様では、BCB材料を、第1の/底部電極層220に堆積させてもよく、そのようにして、第1の/底部電極層220と第2の上部電極層235との間に配置してもよい。そのような構成すなわち、圧電体から横方向外側に延在する電極は、第1の電極220と第2の電極235との間に分離/絶縁層を設けることによって、例えば、圧電体225の縁部の周りでの短絡を防止することができる。場合によっては、先に開示したように、特に分離溝216が形成されているすなわち、圧電PZT要素が鋸で方形切断され、かつ方形切断切り溝が音響分離のためにポリマーで充填される、標準的なセラミック変換子と同様に、分離溝内の層間絶縁膜230が、変換子素子とpMUT要素との間にポリマーが充填された切り溝を形成している場合には、層間絶縁膜30が、変換子素子/pMUT要素との間に音響減衰機能を提供することができる。第2の上部電極層235は、例えば、蒸発プロセスで堆積されたTi/Auを含んでいてもよい。第1の/底部電極層220は信号電極として機能することができ、第2の上部電極層は変換子素子のための接地電極として機能することができる。図14に示すように、次いで、例えば、DRIEによって実質的に垂直な側壁のため、主基板209をエッチングして、第2のビア240を形成する。第2のビア240は、主基板209を通って素子用基板211まですなわち、少なくとも埋込熱酸化物層218まで延在して、第1の/底部電極層220に電気的に係合した第1の導電層215を露出させる。次いで、第2のビア240を含む主基板209を、例えば、パリレンまたはTEOS-SiO2などのポリマーまたは酸化物を含む誘電体層245素子用基板211まで第2のビア240内に延在するで被覆して、第2のビア240を画定する主基板209を電気的に分離することができる。次いで、例えば、Ti/Cuなどの金属を含む第2の導電体250を、例えば、スパッタリング、CVDおよび/またはメッキ処理によって、第2の導電体250が第1の導電体215との導電性係合を形成した状態で誘電体層245上および第2のビア240の中に延在し、従って、第2の導電体250がそれ以外の方法で第2のビア240から外側に延在した状態で第1の/底部電極220まで堆積させてもよい。形成したら、図14に示すように、ウェーハに含まれるpMUT素子を、例えば、半田バンプ、金スタッドバンプ、異方性導電性エポキシまたは他の好適な導電接続供給部を用いて、IC例えば、増幅器またはマルチプレクサなどの制御IC、インターポーザ例えば、シリコンまたは可撓ケーブルまたは図15に示す再分配要素に接合して、特定のpMUT素子の第2のビア240から延在する第2の導電体250と、IC、可撓ケーブルまたは再分配要素260との導電性係合を得てもよい。従って、第2の導電体250と、第1の導電体215と第1の/底部電極220との直接的な導電性係合経路によって、pMUT素子と、インターポーザICまたは再分配要素260または他の外部素子との間に改良された導電接続が得られる。そのような態様は、ある特定の場合には、医用画像化で使用される超音波変換子素子にとって有益なものとなり得る。そのような素子では、比較的大きな送信電圧信号例えば、約10V~約100Vを対向する電極に印加して、pMUT膜圧電体層の振動を引き起こし、音圧を生成してそれを画像化される組織の中に伝送する。次いで、組織からの音響反射が生じ、pMUT膜の振動が生じ、圧電体層によって小さな受信電圧信号例えば、mVオーダー以下が生成される。小さな受信電圧信号の場合には、pMUT素子とインターポーザ、ICまたは再分配要素260との間の改良された導電接続によって、例えば、信号損失を減少させることができるだろうすなわち、非線形の電気伝導、高い抵抗性または第2のビア240を介した不十分な電気的接続により、いくつかの受信電圧信号が、インターポーザ、ICまたは再分配要素260に伝播するのを減弱または防止し得るため。比較的大きな送信電圧信号では、不十分な導電性によりpMUT素子内に発熱が生じる可能性があるため、改良された導電接続により、伝導経路内の抵抗を減少させることによって、伝播される信号による発熱を減少させることができるだろう。本開示が属する技術の当業者であれば、上記説明および付随する図面に示されている教示の利点を有する本明細書に記載されている開示の多くの修正および他の態様を思いつくであろう。例えば、全ウェーハ半導体の加工および支持部材のウェーハとウェーハとの接合に関して、例えば、本明細書に開示されている例示的な方法および態様について述べている。但し、当業者であれば、支持部材を素子用基板に接合するため、または支持部材を再分配基板またはIC基板に接合するために、他のプロセス例えば、ダイとウェーハまたはダイとダイとの接合プロセスにそのような方法およびその態様が適用可能であることを理解するであろう。従って、本開示は、開示されている具体的な態様に限定されるものではなく、修正および他の態様は、添付の特許請求の範囲の範囲に含まれるものであることを理解されたい。具体的な用語が本明細書に用いられているが、それらは、単に一般的かつ記述的な意味で使用されており、限定のためのものではない。