"半導体ウェハの第1の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、前記第1の面上に半導体素子を形成する工程と、前記第1の面に、前記半導体素子を覆って接着剤層を形成する工程と、前記第1の面上に、前記接着剤層により、支持基板を接着する工程と、前記支持基板の接着の後、前記第1の面に対向する前記半導体ウェハの第2の面を研削する工程と、前記研削する工程の後、前記半導体ウェハを個々の半導体チップにダイシングする工程と、を含むことを特徴とする半導体装置の製造方法。前記半導体素子を形成する工程は、前記第1の面において前記半導体ウェハ中に、前記第2の深さに達する金属ビアプラグを形成する工程を含み、前記金属ビアプラグは前記半導体ウェハを研削する工程により、貫通ビアプラグを形成することを特徴とする請求項1記載の半導体装置の製造方法。前記半導体ウェハを研削する工程の後、前記半導体ウェハ中に、前記第1の面から前記第2の面まで貫通する貫通ビアプラグを形成する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。前記溝部は、前記半導体ウェハのエッジを構成する外壁部により外端が画成され、前記支持基板の接着の際に前記接着剤層から排出される接着剤の体積を超える容積を有することを特徴とする請求項1~3のうち、いずれか一項記載の半導体装置。前記第2の面から測った前記外壁部の高さは、前記第1の面の高さよりも低いことを特徴とする請求項4に記載の半導体装置の製造方法。前記溝部は、前記半導体ウェハの半径方向に、底面と相対向する側壁面により画成された矩形断面を有することを特徴とする請求項1~5のうち、いずれか一項記載の半導体装置の製造方法。前記溝部は、前記溝の底面に形成された、前記第2の面から測って前記第1の面よりも低い一または複数の突起部により、複数の部分に分割されていることを特徴とする請求項6記載の半導体装置の製造方法。前記溝部は、0.6mmから0.25mmの範囲の深さと0.3mmから1mmの範囲の幅を有することを特徴とする請求項6記載の半導体装置の製造方法。前記溝部は、前記外壁部の上端から前記半導体ウェハの半径方向内側に向かって、前記第1の面に対する深さを増大させる第1の斜面と、前記第1の斜面に連続し、前記半導体ウェハの半径方向内側に向かって前記第1の面に対する深さを減少させ、前記第1の面に到達する第2の斜面により画成された三角形状の断面を有することを特徴とする請求項1~5のうち、いずれか一項記載の半導体装置。前記溝部は、前記半導体ウェハの半径方向内側に向かって前記第1の面に対する深さを増大させる第1の斜面と、前記第1の斜面に連続し、前記半導体ウェハの半径方向内側に向かって前記第1の面に対する深さを減少させる第2の斜面により画成された三角形状の凹部が、前記半導体ウェハの半径方向に鋸歯状に繰り返し形成されていることを特徴とする請求項1~5のうち、いずれか一項記載の半導体装置。半導体ウェハの第1の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、前記第1の面上に半導体素子を形成する工程と、前記第1の面に、前記半導体素子を覆って接着剤層を形成する工程と、前記第1の面上に、前記接着剤層により、支持基板を接着する工程と、前記支持基板の接着の後、前記第1の面に対向する前記半導体ウェハの第2の面を研削する工程と、を含むことを特徴とする半導体ウェハの加工方法。第1の面と、前記第1の面に対向する第2の面と、前記第1の面と前記第2の面を接続し半円形状の断面を有する外周部と、を備え、前記第1の面には前記外周部に沿って、0.6mmから0.25mmの範囲の深さと0.3mmから1mmの範囲の幅を有する溝部が形成されていることを特徴とする半導体ウェハ。前記第1の面には、半導体素子が形成されていることを特徴とする請求項12記載の半導体ウェハ。三次元集積回路装置を実現するためには、前記三次元集積回路装置を構成する一の二次元半導体集積回路装置を隣接の二次元半導体集積回路に最短の経路で電気接続することが望まれる。このため、個々の二次元半導体集積回路において半導体基板の厚さを減じ、さらに前記半導体基板中に貫通ビアプラグTSVを形成する技術が求められている。半導体装置の製造方法は、半導体ウェハの第1の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、前記第1の面上に半導体素子を形成する工程と、前記第1の面に、前記半導体素子を覆って接着剤層を形成する工程と、前記第1の面上に、前記接着剤層により、支持基板を接着する工程と、前記支持基板の接着の後、前記第1の面に対向する前記半導体ウェハの第2の面を研削する工程と、前記研削する工程の後、前記半導体ウェハを個々の半導体チップにダイシングする工程と、を含む。一の実施形態によれば半導体ウェハの第1の主面に、前記半導体ウェハの外周部に沿って溝部を形成しておくことにより、前記第1の主面に対向する第2の主面を研削するに先立って、前記第1の主面に接着剤層を介して支持基板を接着する際に、押し出され、あるいは流出した接着剤がかかる溝部により捕捉され、研削がなされる半導体ウェハの第2の主面に、外周部を回り込んで到達することがない。[第1の実施形態]図1は、第1の実施形態による3次元実装構造を有する半導体集積回路装置10の一例を示す断面図である。図1を参照するに前記半導体集積回路装置10は、上主面11Aに接続パッド11aを、また下主面11Bに接続バッド11bを有し、ビルドアップ絶縁膜11cおよび配線パタ―ン11Cを交互に積層した構造のパッケージ基板11と、前記パッケージ基板11上にフリップチップ実装された第1の半導体チップ12と、前記第1の半導体チップ上にさらにフリップチップ実装された第2の半導体チップ13と、前記第2の半導体チップ13上にフリップチップ実装された第3の半導体チップ14を含み、前記半導体チップ12中には、例えば銅よりなる貫通ビアプラグ12Bが行列状に形成されている。同様に半導体チップ13中にも貫通ビアプラグ13Bが、行列状に形成されている。前記半導体チップ12はその下主面にMOSトランジスタなどの半導体素子および多層配線構造12Aを形成されており、各々の貫通ビアプラグ12Bは前記半導体チップ12の上主面から下主面まで延在し、前記下主面においては前記多層配線構造12A中に形成された接続パッド12bに連続する。前記接続パッド12bは、対応する前記パッケージ基板11上の接続パッド11aにはんだバンプ12aにより電気的に接続される。その結果、前記半導体チップ12は前記パッケージ基板11に対して機械的にもしっかりと結合される。同様に前記半導体チップ13はその下主面にMOSトランジスタなどの半導体素子および多層配線構造13Aを形成されており、各々の貫通ビアプラグ13Bは前記半導体チップ13の上主面から下主面まで延在し、前記下主面において、前記多層配線構造13Aの一部を構成する接続パッド13bに連続する。一方、前記接続パッド13bは、前記半導体チップ12の対応する貫通プラグ12Bにはんだバンプ13aにより電気的に接続される。その結果、前記半導体チップ13はその下の半導体チップ12に対して機械的にもしっかりと結合される。さらに前記半導体チップ14はその下主面に、電極パッド14bを有する多層配線構造14Aを形成されており、前記電極パッド14bを、その下の半導体チップ13中の対応する貫通ビアプラグ13Bに、はんだバンプ14aを介して接続することにより、前記半導体チップ14が半導体チップ13に対して電気的および機械的にしっかりと結合される。さらに前記パッケージ基板11と半導体チップ12の間の空間は封止樹脂12Rにより封止され、同様に半導体チップ12と半導体チップ13の間の空間も封止樹脂13Rにより封止されている。さらに半導体チップ13と半導体チップ14の間の空間が、封止樹脂14Rにより封止されている。さらに前記パッケージ基板11の下面11Bにおいては、それぞれの電極パッド11bに対応するはんだバンプ11Dが形成されている。図2は、前記図1の半導体集積回路装置10のうち、破線で囲んだ部分を詳細に示す断面図である。図2を参照するに、半導体チップ12および13はいずれも厚さが20μm~300μm、例えば100μmのシリコン基板より構成されており、前記半導体チップ12には、図示の状態では下面となっているその回路形成面12CKTに、例えばMOSトランジスタなどよりなる半導体素子12Tが形成されている。同様に半導体チップ13には、図示の状態では下面となっている回路形成面13CKTに、例えばMOSトランジスタなどよりなる半導体素子13Tが形成されている。前記回路形成面12CKT上において前記半導体素子12Tは絶縁膜12Oxにより覆われ、さらに前記絶縁膜12Ox上には、詳細な説明は省略するが、多数の配線層を、層間絶縁膜を介して積層した多層配線構造12Aが形成される。同様に前記回路形成面13CKT上において前記半導体素子13Tは絶縁膜13Oxにより覆われ、さらに前記絶縁膜13Ox上には同様な、多数の配線層を、層間絶縁膜を介して積層した多層配線構造13Aが形成されている。前記半導体チップ12を構成するシリコン基板中には、前記回路形成面12CKTから対向面12DKTまで延在する貫通ビアホール12Vが形成されており、前記貫通ビアホール12V中には前記貫通ビアプラグ12Bが、前記対向面12DKTを超えて延在するように形成されている。また前記貫通ビアプラグ12Bの下端に対応して、前記多層配線構造12A中に接続パッド12bが形成されている。前記貫通ビアホール12Vの側壁面には熱酸化膜などよりなる絶縁膜12Boが形成されており、前記貫通ビアプラグ12Bはかかる貫通ビアホール12V中に、前記絶縁膜12Boにより前記半導体チップ12を構成するシリコンから絶縁された状態で形成される。前記接続パッド12bは、前記パッケージ基板11上の対応する接続パッド11aに、はんだバンプ12aにより電気的に接続され、また機械的に結合される。図示の例では、前記多層配線構造12a上には、シリコン窒化膜やポリイミド膜よりなり前記はんだバンプ12aに対応した開口部を有する保護膜12Pが形成されている。同様に前記半導体チップ13を構成するシリコン基板中には、その回路形成面13CKTから対向面13DKTまで貫通ビアホール13Vが形成されており、前記貫通ビアホール13V中には前記貫通ビアプラグ13Bが、前記対向面13DKTを超えて延在するように形成されている。また前記貫通ビアプラグ13Bの下端に対応して、前記多層配線構造13A中に接続パッド13bが形成されている。前記貫通ビアホール13Vの側壁面には熱酸化膜などよりなる絶縁膜13Boが形成されており、前記貫通ビアプラグ13Bはかかる貫通ビアホール13V中に、前記絶縁膜13Boにより前記半導体チップ13を構成するシリコンから絶縁された状態で形成される。前記接続パッド13bは、前記半導体チップ12上の対応する貫通ビアプラグ12Bに、はんだバンプ13aにより電気的に接続され、また機械的に結合される。図示の例では、前記多層配線構造13a上には、シリコン窒化膜やポリイミド膜よりなり前記はんだバンプ13aに対応した開口部を有する保護膜13Pが形成されている。さらに前記半導体チップ12の対向面12DKTには、前記突出する貫通ビアプラグ12Bを保護して、例えばシリコン窒化膜などよりなる保護膜12Qが形成されている。同様に前記半導体チップ13の対向面13DKTには、突出する貫通ビアプラグ13Bを保護して、例えばシリコン窒化膜などよりなる保護膜13Qが形成されている。このような三次元実装半導体集積回路装置では、装置全体の寸法を縮小し、貫通ビアプラグ12Bあるいは13Bを介して、一の半導体チップから他の半導体チップへと伝送される信号の遅延を最小化すべく、前記半導体チップ12,13の厚さを可能な限り減少させ、貫通ビアプラグ12Bあるいは13Bの長さを短縮するのが好ましい。例えば前記半導体チップ12,13の厚さを、このような三次元実装半導体集積回路装置では、100μm以下、例えば50μmあるいはそれ以下に設定するのが好ましい。このためには、半導体チップ12あるいは13が切り出される半導体ウェハの厚さを低減させる必要がある。以下、図3A~図3Hを参照して、本実施形態における半導体ウェハの厚さ低減技術について説明する。図3Aを参照するに、シリコンウェハ40は前記半導体チップ12あるいは13を構成するシリコン基板に対応しており、前記回路形成面12CKTあるいは13CKTに対応する平坦な上主面40Aを有し半導体素子12Tや13Tなどが形成される主要部40Mと、前記主要部40Mの外側に形成され丸められたエッジを含む外周部40Rを含む。図3Aの工程では、前記外周部40Rにおいて矢印のように回転する研削ホイール31が適用され、図3Bに示すように所定の深さと幅を有する溝部40Gが前記上主面40Aを囲んでリング状に形成される。このような研削ホイール31としては、例えばDISCO社より商品面P1Aシリーズで市販されている研削ホイールを使うことができ、例えば前記シリコンウェハ40および前記研削ホイール31を回転させ、前記研削ホイール31を前記シリコンウェハ40に押しつけることにより、所望の溝部40Gを形成することができる。図3Bを参照するに、前記外周部40Rは、前記シリコンウェハ40と一体で前記シリコンウェハ40の最外周部を構成する外壁部40gを有し、前記本体部40Mと前記外壁部40gの間には、前記外壁部40gの内壁面40hと、前記内壁面40hに対向する前記ウェハ主要部40Mの外壁面40iと、前記内壁面40hと外壁面40iの間を接続する底面40jとよりなる溝部40Gが形成されている。後で詳細に説明するが前記溝部40Gは、前記溝部40Gの深さ、より正確には前記側壁面40iの前記底面40jから測った高さが、前記半導体チップ12あるいは13を構成するシリコン基板の膜厚に対応するように形成される。また前記外壁部40gの高さ、すなわち側壁面40hの高さは、前記側壁面40iの高さよりも低く設定されている。さらに図3Cに示すように前記図3Bの状態のシリコンウェハ40の上主面40Aに、前記主要部40Mに形成される多数の半導体素子に対応して、前記半導体チップ12あるいは13を構成するシリコン基板の厚さを超える深さで多数のビアホール図示せずを前記ビアホール12Vあるいは13Vに対応して形成し、これを例えば銅の電解メッキなどで充填することにより、多数のビアプラグ40Cuを前記ビアプラグ12Bあるいは13Bに対応して形成する。また図3Cの工程では前記主要部40Mの上主面40Aに、図示は省略するが、図2における半導体素子12Tあるいは13T、および多層配線構造12Aあるいは13Aを形成する。ただし前記ビアプラグ40Cuは銅のビアプラグに限定されるものではなく、他の金属、例えば金Auを電解メッキした場合には、前記ビアプラグ40Cuとして金のビアプラグが形成される。図示の例では、前記ビアプラグ40Cuは、前記溝部40Gの深さに対応する深さを有するように形成されているが、本実施形態は、かかる特定の構成に限定されるものではなく、前記ビアプラグ40Cuの先端は、前記溝部40Gの底40jよりも浅い位置に形成されている場合も深い位置に形成されている場合も可能である。なお本実施形態では、先にビアプラグ40Cuを形成した後で半導体素子12Tあるいは13Tおよび多層配線構造12Aあるいは13Aを形成しているが、先に半導体素子12Tあるいは13Tおよび多層配線構造12Aあるいは13Aを形成し、その後でビアプラグ40Cuを形成してもよい。さらに図3Dに示すように前記シリコンウェハ40を500rpm~5000rpm、例えば3000rpmの高速で回転させ、前記シリコンウェハ40に、接着剤41Aを滴下することにより、前記シリコンウェハ40の上主面40Aに仮接着剤層41をスピンコーティング法などにより形成する。このようにして形成された仮接着剤層41は、前記シリコン基板41の上主面に形成された半導体素子12Tや13T、多層配線構造12Aや13A、さらにこれらに伴う様々なバンプを覆うため、ウェハ上の位置により厚さが、1μm~100μmの範囲で様々に変化する。かかる接着剤41Aは表面張力が高く粘性が低いのが好ましい。ただし前記仮接着剤層41の形成はスピンコーティング法に限定されるものではなく、例えばスクリーン印刷法やスロットコート法などにより形成することも可能である。さらに図3Dの工程の後、図3Eに示すように前記シリコンウェハ40の上主面40A上に、ガラスなどよりなる仮支持基板51を、前記仮接着剤層41を介して接着する。このような仮支持基板51の接着工程は例えば150°Cから250°Cの温度で実行されるが、図3Eの状態では前記仮接着剤層41は未硬化状態であり、図3Eに概略的に示すように、前記接着剤41Aは、わずかではあるが、前記仮接着剤層41からウェハ40の側方へと押し出され、あるいは流出する。これに対し、本実施形態においては、前記ウェハ40の外周部40Rに前記溝部40Gが形成されているため、このように押し出され、あるいは流出した接着剤はかかる溝部40Gに保持され、前記シリコンウェハ40の下主面40Bへと、ウェハ40の外周部40Rを回り込むことがない。このような溝部40Gを形成しなかった場合には、押し出されあるいは流出した接着剤41Aが、わずかであっても、前記シリコンウェハ40の背面に回り込み、以下に説明するが、かかる背面を研削する工程に悪影響を及ぼす。このような、押し出されあるいは流出した接着剤41Aのシリコンウェハ40の背面への回り込みによる研削工程への悪影響は、本願の発明者により、本願の基礎となる研究においてはじめて見出されたものである。図3Eの工程において前記仮接着剤層41を硬化させた後、前記シリコンウェハ40を図3Fに示すように、前記仮支持基板51が接着された状態で上下反転させ、図3Gに示すように前記支持基板51を研削装置の定盤150上に固定し、さらに前記シリコンウェハ40の下主面40Bを、図3Gに矢印で示すように回転する研削ホイール32により研削する。さらにドライエッチングを行うことにより、前記ビアプラグ40Cuを露出させる。図3Gの工程の結果、前記ビアプラグ40Cuは、いわゆる貫通ビアプラグTSV:ThroughSiliconViaとなる。以下では、貫通ビアプラグとなったビアプラグ40Cuを40CuTSVと記すことにする。本実施形態では、図3Eで説明したように、前記仮接着剤層41から押し出され、あるいは流出した未硬化の接着剤41Aがシリコンウェハ40の下主面40Bへと外周部40Rを回り込むことがないため、図3Gの研削工程において、このような回り込んだ樹脂により研削が不均一になったり、不良を発生させたりする問題は生じない。先にも述べたように前記ビアプラグ40Cuの先端部の深さは、必ずしも前記溝部40Gの底の深さに一致する必要はなく、前記シリコンウェハ40の下主面40Bから開始した研削が前記溝部40Gの底40jに到達した図3Gの状態において、前記ビアプラグ40Cuの先端部が未だ露出していない場合、あるいは前記シリコンウェハ40の厚さが前記半導体チップ12あるいは13の所定の厚さに到達していない場合も考えられる。このような場合には、前記研削ホイール32を使った研削を継続して、前記シリコンウェハ40の厚さを所定値に合わせればよい。図3Gの工程では前記仮接着剤層41は固化しているため、このような研削を行っても、先に図3Eで説明した、未硬化接着剤の前記仮接着剤層41からの回り込み、およびこれに伴う研削の不均一の問題が生じることはない。図3Gの工程では、前記溝部40Gを画成していた外壁部40gが前記仮接着剤層41gにより結合された状態でリング状に残っているが、図3Hの工程において前記仮接着剤層41を、例えばアルカリ性の強い溶媒により溶解除去することにより、前記シリコンウェハ40が前記仮支持基板51から離れると同時に、前記外壁部40gも除去される。図3Hの工程で得られたシリコンウェハ40は、前記図3Gの工程における研削およびドライエッチングの結果、大略、前記溝部40Gの深さに対応する厚さを有することになる。さらにこのようにして得られたシリコン基板40を図3Iに示すように個々の半導体チップ12あるいは13にダイシングし、得られた半導体チップを積層してはんだづけすることにより、先の図1の三次元半導体集積回路10を形成することができる。なお図1の構成における半導体チップ14は、貫通ビアプラグTSVは含んでおらず、通常の半導体チップの製造工程により製造することができる。また半導体チップ14の実装は、通常のフリップチップ実装と異ならない。このため半導体チップ14の製造およびフリップチップ実装については説明を省略する。ただし、前記半導体チップ14の製造においても、図3A~図3Iと同様な工程により、半導体チップ14を構成するシリコン基板の厚さを低減させることが可能である。この場合には、図3Cの工程において、図6に示すような半導体ウェハを使えばよい。図6の変形例については、後で説明する。このように本実施形態によれば、シリコンウェハ40の外周部40Rに外壁部40gで画成された溝部40Gを形成することにより、前記外壁部40gがダムとして機能し、図3Eの工程で仮支持基板51を接着する際に、未硬化状態の接着剤層41から押し出され、あるいは流出した接着剤41Aがウェハ40の下主面40Bへと前記外周部40Rを回り込むのが回避され、前記下主面40Bをクリーニングせずとも、図3Fおよび図3Gにおける前記シリコンウェハ40の下主面40Bの研削工程においてかかる接着剤の存在により研削が不安定になる問題を回避することができる。その結果、半導体チップ12あるいは13として得られるシリコン基板の厚さが変化することにより発生する不良を回避することが可能となる。図4Aは、前記図3Eの工程における前記外周部40Rの様子をより詳細に示す拡大断面図である。図4Aを参照するに、前記仮支持基板51は前記シリコンウェハ40に対し、図中の矢印Aで示すように軽く押圧され、その結果、未硬化の仮接着剤層41は外周方向に押し出され、あるいは流出し、矢印Bで示すように前記外周部40Rに形成された溝部40Gに保持される。その際、前記溝部40Gの容積を適切な値に設定しておくことにより、押し出され、あるいは流出する仮接着剤41Aが溢れるのを回避することができる。図4Bは本実施形態による前記溝部40Gの一例を示す拡大断面図である。図4Bを参照するに、前記シリコンウェハ40の上主面40Aから測った前記溝部40Gの底面40jまでの前記深さHは、先の図3Hの説明よりわかるように、前記半導体チップ12あるいは13の厚さに対応しており、従って前記深さHは前記半導体チップ12あるいは13の厚さに対応するように、50μm~350μm、例えばチップ厚さが100μmであれば例えば150μmの値に設定される。さらに前記外壁部40gの高さH1は、前記溝部40Gが図3Dのスピンコート工程において遠心力でとばされる接着剤4Aを捕捉しないように、前記シリコンウェハ40の上主面40Aの高さHよりも高さH2だけ低くなるように設定される。ここで前記高さH2は、塗布材料の粘性、スピンコートのプロセス回転数に合わせて設定することが望ましい。さらに図4Bの断面図において、矩形形状断面を有する前記溝部40Gの容積は、先にも説明したように、前記支持基板51の接着の際に押し出され、あるいは流出する未硬化接着剤を溢れさせることなく保持できるように設定される。その際、前記高さH1は半導体チップ12,13におけるシリコン基板の厚さにより決定されるため、前記側壁面40hから側壁面40iまでの幅W1が前記容積に対応して設定される。図3Eあるいは図4Aの工程において押し出され、あるいは流出して前記溝部40Gに捕捉される未硬化接着剤の量は、正確な測定は困難であるが、スピンコートにより前記シリコンウェハ40Aの上主面に形成される未硬化接着剤層41の量のおおよそ1未満であると見積もられている。シリコンウェハ40が30cm径のウェハであった場合、前記シリコンウェハ40の上主面40Aに形成される仮接着剤層41の量は、層41の膜厚が1μmの場合0.07mm3、100μmの場合70mm3と概算され、そこで前記溝部40Gの容積を、この程度の体積の樹脂を捕捉できるようにしておけば、仮にすべての仮接着剤層41が押し出され、あるいは流出したとしても、流出した接着剤による図3Gの研削工程への影響を阻止することが可能となる。例えば前記深さH1が0.06mmで幅W1が0.3mmの場合の場合、前記溝部41Gの容積は16.9mm3となり、また前記幅W1が1mmの場合、56.3mm3となる。同様に前記深さH1が0.25mmで幅W1が0.3mmの場合、前記溝部41Gの容積は70.5mm3となり、幅W1が1mmの場合、234.7mm3となる。先にも述べたように、前記溝部41Gに流入する接着剤は、前記仮接着剤層41の1未満と見積もられているので、前記深さH1を所望のシリコン基板の厚さに対応して0.6mmから0.25mmの範囲に設定し、前記幅W1を0.3mmから1mmの範囲に設定することにより、前記未硬化の仮接着剤層41から図3Eあるいは図4Aの工程において押し出され、あるいは流出する接着剤を、前記溝部40Gにより、溢れさせることなく捕捉することが可能である。次に、前記図1の三次元半導体集積回路装置10の製造工程の詳細を、前記図3Cのシリコンウェハ40上へ半導体素子の形成工程および図3Gの研削工程を含めて、図5A~図5Pを参照しながら説明する。図5Aを参照するに、シリコンウェハ40の上主面40Aにはビアホール40Vが、所望の半導体チップ12あるいは13におけるシリコン基板の厚さに等しい、あるいはそれを超える深さDに形成され、さらに熱酸化処理を行うことにより、図5Bに示すように前記ビアホール40Vの底面および側壁面に連続してシリコン酸化膜40Oxを形成する。さらにかかるシリコン酸化膜40Ox上に、図示は省略するが、銅などよりなるメッキシード層をスパッタ法あるいは無電解メッキ法などにより形成し、さらにメッキ浴中においてかかるメッキシード層に通電することにより電解メッキを行い、図5Cに示すように前記ビアホール40Vをビアプラグ40Cuにより充填する。さらに前記シリコン基板40の上主面40Aに前記半導体素子12Tあるいは13Tに対応したMOSトランジスタなどよりなる半導体素子40Tを図5Dに示すように形成し、前記半導体素子40Tを、前記シリコン酸化膜12Oxあるいは13Oxに対応する絶縁膜41で覆った後、図5Eに示すように、さらに前記絶縁膜41上に、前記多層配線構造12Aあるいは13Aに対応する多層配線構造42を形成する。先にも述べたように多層配線構造42は多数の配線層を、層間絶縁膜を介して積層することにより形成されており、各々の配線層には、前記ビアプラグ40Cuに対応する接続パッドが、例えば銅パターンにより、配線パタ―ンの一部として形成されている。これらの接続パッドは上の接続パッドあるいは下の接続パッドと多数のビアプラグにより電気的および機械的に接続されており、前記接続パッド44は、図示は省略するが、実際にはこのような多数の接続パッドの積層により形成されている。各配線層において接続パッドとビアプラグとは、デュアルダマシン法により容易に形成することができる。さらに必要に応じて、このような接続パッド44上にバリア膜や密着膜などが形成される。さらに前記レジストパターンR1を除去した後、図5Fに示すように前記多層配線構造43を覆って、シリコン窒化膜あるいはポリイミド膜などよりなる保護膜45を、前記保護膜12Pあるいは13Pに対応して形成する。このようにして形成された保護膜45は、前記接続パッド44の側壁面および上面の一部を覆ってもよい。さらに図5Gの工程において、前記図3Dおよび図3Eの工程に対応して前記図5Fの構造上に前記仮接着剤層41がスピンコート法により塗布され、前記仮接着剤層41上に仮支持基板51が接着される。先にも説明したように、本実施形態では前記シリコンウェハ40の外周部40Rに溝部40Gが形成されているため、このような接着工程を行っても、仮接着剤層41から押し出され、あるいは流出する接着剤41Aは前記溝部40Gにて捕捉され、シリコンウェハ40の下主面40Bへと前記外周部40Rを回り込むことはない。前記シリコンウェハ40の上主面40A上には前記半導体素子40Tや多層配線構造43、さらに接続パッド44が多数形成されて凹凸構造を形成するため、前記仮接着剤層41の膜厚tは、先にも述べたように1μm~100μmの範囲で様々に変化する。さらに図5Hに示すように図5Iの構造が上下反転され、前記シリコンウェハ40の下主面40Bが、図3Gに対応した研削工程により、図中に矢印で示すように研削される。図5Hの工程において、前記支持基板51は、先に図3Gに示した研削装置の定盤150上に保持されている。図5Hの研削工程は、前記ビアプラグ40Cuの先端を覆う熱酸化膜40Oxが露出する手前で終了され、その後は図5Iに示すように前記シリコンウェハ40を、反応性イオンエッチングなどのドライエッチングにより前記熱酸化膜40Oxに対して選択的にエッチバックすることにより、前記シリコンウェハ40の厚さを、前記半導体チップ12あるいは13のシリコン基板の厚さに設定する。図5Iの状態において、前記シリコン基板40の下主面40Bが図2における半導体チップ12の対向面12DKTあるいは半導体チップ13の対向面13DKTに対応し、上主面40Aが半導体チップ12の下面12CKTあるいは半導体チップ13の回路形成面13CKTに対応する。前記図5Jのエッチバックの結果、前記ビアプラグ40Cuは前記シリコンウェハ40の下主面40Bから前記図2の構造に対応して上方に突出し、貫通ビアプラグTSVに変化する。さらに図5Jの工程において、前記シリコンウェハ40の下主面40B上に、前記貫通ビアプラグ40CuTSVの突出部を、前記熱酸化膜40Oxを介して覆うように、例えばシリコン窒化膜よりなる保護膜46が、前記図2の構成における保護膜12Qあるいは13Qに対応して形成される。さらに図5Kに示すように前記図5Kの工程で得られた構造上にレジスト膜R2が、前記貫通ビアプラグ40CuTSVの突出部を覆うように、スピンコーティング法により形成される。前記レジスト膜R2は平坦な主面を有するため、本実施形態ではさらに図5Lに示すように図5Kの構造に対して矢印で概略的に示すようにドライエッチングを行い、前記レジスト膜R2をエッチバックする。かかるドライエッチングの結果、前記貫通ビアプラグ44CuTSVの先端部に形成されていた絶縁膜46および熱酸化膜40Oxが同時に略同一のエッチング速度で除去され、前記貫通ビアプラグ44CuTSVの先端部が露出される。さらに図5Mに示すように、残留しているレジスト膜R2を除去し、図5Nに示すように前記支持基板51を除去する。さらに図5Nで得られた構造を、図3Iの工程においてダイシングし、得られた半導体チップ12や13などをパッケージ基板11上に積層し、はんだバンプ12aあるいは13aによりはんだ接合することにより、図5Oに示す構造が得られる。なお図5Oでは、半導体チップ14の図示は省略している。さらにこのようにして得られた構造において、半導体チップ12,13,14相互間の空間を封止樹脂12R,13R,14Rにより封止することにより、前記図1,2の三次元半導体集積回路装置10が得られる。なお本実施形態では、図3Cの工程において、図5A~図5Dで説明したように先に銅ビアプラグ44Cuを形成し、その後で半導体素子40Tを形成しているが、先に図5Dの工程を実行して半導体素子40Tを形成し、その後で図5A~図5Cの工程を実行して銅ビアプラグ44Cuを形成することも可能である。図6は、本実施形態の一変形例による溝部40G1の構成を示す断面図である。図6を参照するに前記溝部40G1は、前記溝部40Gと同様に、前記主要部40Mの外壁面40iとこれに対向する前記外壁部40gの内壁面40hにより画成されているが、前記溝部40G1中には凸形状で幅がW2の段差部40GDが形成されており、その結果、前記溝部40G1は底面40jAを有する溝部40GAと、底面40jBを有する溝部40GBと、底面40jCを有する溝部40GCに分割されており、前記上主面40Aに形成された仮接着剤層41から押し出され、あるいは流出した接着剤41Aは、まず溝部40GAに保持されるが、前記溝部40GAから溢れた場合でも、次の溝部40GBに保持される。さらに前記溝部40GBが溢れた場合でも、接着剤41Aは最後の溝部40GCにより保持される。図6の構成においても、各々の溝部40GA~40GCの深さH1に対応して幅W1およびW2を適切に設定することにより、前記溝部40GA~40GCの合計の容積を、先に説明したように十分な値に確保することができ、図3Eの工程における仮接着剤層41から押し出され、あるいは流出した接着剤41Aの、前記シリコンウェハ40の裏面、すなわち下主面40Bへの回り込みを回避することができる。図7は、本実施形態の一変形例による溝部40G2の構成を示す断面図である。図7を参照するに、本実施形態では溝部40G2が、互いに直交する二つの斜面40kおよび40lにより画成されている。このため本実施形態では前記溝部40G2の深さは、底面40lが傾斜しているため、前記外壁部40gからの距離により変化するが、最深部の深さHが、所望の半導体チップのシリコン基板の厚さに対応するように設定される。さらに前記幅W1と、前記斜面40kが前記シリコン基板40の上主面40Aに対してなす角度θを設定することにより、前記溝部40G2の容積を、先に説明したように十分な値に確保することができ、図3Eの工程における仮接着剤層41から押し出され、あるいは流出した接着剤41Aの、前記シリコンウェハ40の裏面、すなわち下主面40Bへの回り込みを回避することができる。さらに図8は、本実施形態の一変形例による溝部40G3の構成を示す断面図である。図8を参照するに、本実施形態では図7の溝部40G2の一変形例となっており、前記斜面40lの代わりにそれぞれ斜面40lA,40lB,40lCを有する領域40GA,40GB,40GCが、斜面40kBおよび40kCよりなる段差部40GDにより区画されて形成されている。すなわち領域40GAは斜面40kAと斜面40lAにより画成されており、領域40GBは斜面40kBと斜面40lBにより区画されており、領域40GCは斜面40kCと40lCにより区画されており、斜面40kA,40kB,40kCが急な段差を形成している。かかる構成においても、前記幅W1と、前記斜面40kが前記シリコン基板40の上主面40Aに対してなす角度θを適切に設定し、かつそれぞれの斜面40lA,40lB,40lCの長さを適切に設定することにより、前記溝部40G3全体の容積を、先に説明したように十分な値に確保することができ、図3Eの工程における仮接着剤層41から押し出され、あるいは流出した接着剤41Aの、前記シリコンウェハ40の裏面、すなわち下主面40Bへの回り込みを回避することができる。[第2の実施形態]先に、半導体チップ14のような、貫通ビアプラグTSVを含まない半導体装置の製造においても、本実施形態による、シリコンウェハの外周部に溝部を形成して、接着剤がシリコンウェハの裏面に前記ウェハのエッジを回り込むのを抑止しながら、シリコンウェハの裏面を研削して、半導体チップを構成するシリコン基板の厚さを低減させる技術が適用可能であることを説明した。図9Aは、このような貫通ビアプラグTSVを含まない半導体素子が形成されたシリコンウェハ60を示す断面図である。図9Aを参照するに、前記シリコンウェハ60は先の実施形態のシリコンウェハ40と同様に、平坦な上主面60Aを有する主要部60Mと、その外周に形成され、丸められたエッジを有する外周部60Rとより構成され、前記主要部60Mにおいては前記上主面60Aに多数の半導体素子および多層配線構造により、半導体集積回路60ICが形成されている。前記半導体集積回路60ICは多数のトランジスタと、これらを電気接続する多層配線構造より構成されており、スクライブラインにより、それぞれの半導体チップに対応する素子領域に分割されている。また前記半導体集積回路60ICは接続パッド64が多数形成されている。本実施形態でも前記外周部60Rには、前記溝部40Gに対応して、前記シリコンウェハ60の最外周部を構成する外壁部60gと、前記外壁部60gの内壁面60hに対向する前記ウェハ主要部60Mの外壁面60iと、前記内壁面60hと外壁面60iの間を接続する底面60jとにより、溝部60Gが形成されている。前記溝部60Gは、前記半導体集積回路60ICの形成に先立って形成してもよいが、前記半導体集積回路60ICの形成の後で形成してもよい。前記溝部60Gを半導体集積回路60ICよりも先に形成しておけば、溝部60Gの形成後に十分にクリーニングを行うことにより、半導体集積回路60ICへのパーティクルの影響を回避することができる。また前記溝部60Gを半導体集積回路60ICの後に形成した場合、前記溝部60Gへの半導体集積回路60ICの形成に伴う様々な絶縁層や金属層の堆積の問題を回避することができる。本実施形態では先の図3Dの工程に対応して図9Bに示すように前記シリコンウェハ60の上主面60A上に接着剤61Aがスピンコートされて仮接着剤層61が形成され、さらに前記仮接着剤層61が未硬化な状態で、図3Eの支持基板50と同様な支持基板71が前記仮接着剤層61上に、図9Cに示すように接着される。その際、本実施形態でも、前記支持基板71の接着に伴って仮接着剤層61から押し出され、あるいは流出する接着剤61Aは前記溝部60Gに捕捉され、後で研削されるシリコンウェハ60の下主面60Bへとウェハの外周部60Rを回り込むことはない。図10は、図9Cの状態における前記シリコンウェハ60の一部分を拡大して示す図である。図10を参照するに、前記シリコンウェハ60の上主面60AにはMOSトランジスタなどの半導体素子60Tが、前記半導体素子40Tと同様に形成されており、さらに前記半導体素子40T上には、シリコン酸化膜などよりなり、前記絶縁膜42に対応する絶縁膜62を介して多層配線構造63が形成されている。前記多層配線構造63には所々に例えば銅よりなる接続パッド64が形成され、またその他の構造物も存在しているため、前記仮接着剤層61は、先の実施形態の場合と同様、場所により膜厚を、例えば1μmから100μmの範囲で変化させており、従って、支持基板71を接着しても、スピンコートにより塗布された仮接着剤層61がすべて押し出され、あるいは流出してしまうことはなく、先の実施形態と同様に、押し出され、あるいは流出する量は、塗布された仮接着剤層61の1未満となる。このため、前記溝部60Gも、先の実施形態における溝部40Gと同様に、深さを所望のシリコン基板の厚さに対応して0.6mmから0.25mmの範囲に設定し、幅を0.3mmから1mmの範囲に設定しておけば、前記未硬化の仮接着剤層61から図3Eあるいは図4Aの工程において押し出され、あるいは流出する接着剤を、前記溝部40Gにより、溢れさせることなく捕捉するのに十分である。さらに前記仮接着剤層61を硬化させた後、図9Dに示すように図9Cのシリコンウェハ60を、接着されている支持基板71ともども上下反転させ、前記支持基板71を研削装置の定盤図示せずに保持した状態で前記下主面60Bを研削ホイール52により研削し、さらにドライエッチングによるエッチバックを行うことにより、前記シリコンウェハ60の厚さが、所望の半導体チップにおけるシリコン基板の厚さまで減少させられる。さらにこのようにして得られたシリコンウェハ60を図9Eに示すように前記支持基板51から分離させた後、所定のスクライブラインに沿ってダイシングすることにより、図9Fに示すように多数の半導体チップ14が得られる。このように、シリコンウェハ60の外周部60Rに溝部60Gを形成し、支持基板71を接合する際に押し出され、あるいは流出る接着剤をかかる溝部60Gにて捕捉し、接着剤がウェハの外周部60Rを回り込んで裏面60Bに到達するのを抑制する本実施形態による技術は、貫通ビアプラグが形成された、あるいは形成されるウェハのみならず、このような貫通ビアプラグが形成されないウェハに対しても適用可能である。なお本実施形態において前記半導体集積回路60ICの形成を図9Aの工程においては行わず、図9Eの段階、すなわち前記シリコンウェハ60の厚さが低減された後で行うようにしてもよい。この場合にはシリコンウェハ60の上主面60Aは平坦で、図9Cの工程において支持基板71を接着した場合、仮接着剤層61の大部分が前記溝部60Gに流れ込む可能性があるが、前記溝部60Gの容積を先の実施形態で説明したように十分に確保しておけば、未硬化の接着剤が溝部60Gからあふれ出してエッジ60gを回り込んで下主面60Bに到達するのを抑制することができる。このように薄いシリコンウェハ60上に半導体集積回路60ICを形成することにより、次の実施形態で説明するように、半導体集積回路60ICの形成後に貫通ビアプラグを形成することが可能となる。[第3の実施形態]次に第3の実施形態について、図11A~図11Eを参照しながら説明する。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。第3の実施形態は先の第2の実施形態の変形例であり、図11Aに示すように銅ビアプラグが形成されていないシリコンウェハ60の裏面を、先の図9Dの工程と同様にして研削ホイール72により研削し、さらにドライエッチングを行うことにより、前記シリコンウェハ60の厚さが、所望の半導体チップのシリコン基板の厚さまで低減される。次に本実施形態では、図11Bに示すように、このようにして厚さの減じたシリコンウェハ60を、前記仮接着剤層61を除去することにより前記支持基板71から分離させ、また同時にリング状に残留していた側壁部60gを除去する。次に図11Cに示すように、このようにして得られたシリコンウェハ60を新たな支持基板81上に、新たな仮接着剤層82により接着し、さらに前記シリコンウェハ60の主面60B上に形成したレジストパタ―ンR11をマスクに前記シリコンウェハ60をドライエッチングし、前記下主面60Bから上主面60Aに到達する貫通ビアホール60Vを、前記多層配線構造60IC中の接続パッド64に対応して形成する。このような貫通ビアホール60Vを形成する際のドライエッチングは、前記半導体集積回路60ICに、前記接続パッド64に対応してエッチングストッパとなる膜を形成しておけば、停止させることができる。前記レジストパターンR11中には、前記貫通ビアホール60Vに対応したレジスト開口部R11Aが形成されているのがわかる。さらに図11Dに示すように同じレジストパターンR11をマスクに銅の電解メッキを行い、前記貫通ビアホール60Vを銅により充填し、銅よりなる貫通ビアプラグ60CuTSVを形成する。さらに図11Eに示すように、このようにして得られたシリコンウェハ60を前記支持基板81から、前記仮接着剤層82を除去することにより分離させ、さらにスクライブラインに沿ってダイシングすることにより、先の図1および図2における半導体チップ12あるいは13を形成することができる。さらに本実施形態によれば、同一のシリコンウェハ60を使い、貫通ビアプラグ60CuTSVを形成しない領域に半導体チップ14に対応した半導体素子を形成し、また貫通ビアプラグ60CuTSVが形成される領域に半導体チップ12,13に対応した半導体素子を形成することも可能である。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"