少なくとも第1の動作電圧または第1の動作電圧よりも小さい第2の動作電圧を受け取る第1のPチャンネル型のMOSトランジスタと、少なくとも第1のMOSトランジスタと基準電位との間に接続された第2のNチャンネル型のMOSトランジスタとを有し、第1および第2のMOSトランジスタは、ゲートに入力された信号に応じて出力信号を生成する論理回路を構成し、通常動作時、第1の動作電圧が第1のMOSトランジスタのソースに供給され、待機動作時、第2の動作電圧が第1のMOSトランジスタのソースに供給され、第2の動作電圧は、第1および第2のMOSトランジスタそれぞれのゲートソース間電圧の振幅が第1および第2のMOSトランジスタのしきい値よりも大きくなるように設定される、半導体装置。半導体装置はさらに、通常動作時に第1の動作電圧を選択し、待機動作時に第2の動作電圧を選択する選択回路を含む、請求項1に記載の半導体装置。前記選択回路は、外部からの制御信号に基づき第1の動作電圧または第2の動作電圧を選択する、請求項2に記載の半導体装置。半導体装置はさらに、外部から第1の動作電圧を受け取り、第1の動作電圧から第2の動作電圧を生成する生成回路を有する、請求項1ないし3いずれか1つに記載の半導体装置。半導体装置はさらに、外部から第2の動作電圧を受け取り、第2の動作電圧から第1の動作電圧を生成する生成回路を有する、請求項1ないし3いずれか1つに記載の半導体装置。前記論理回路は、前記第1および第2のMOSトランジスタを含む第1のインバータ回路と、当該第1のインバータ回路に接続されかつ前記第1および第2のMOCトランジスタを含む第2のインバータ回路を含み、第1のインバータ回路には、外部クロック信号が入力され、第2のインバータ回路は、内部クロック信号を出力する、請求項1ないし5いずれか1つに記載の半導体装置。前記論理回路はさらに、前記内部クロック信号に同期してデータを入出力する回路を含む、請求項1ないし6いずれか1つに記載の半導体装置。前記論理回路はさらに、第1または第2の動作電圧を供給する電源供給部と、電源供給部と第1のMOSトランジスタの間に直列に接続された第3のPチャンネル型のMOSトランジスタと、第2のトランジスタと基準電位との間に直列に接続された第4のNチャンネル型のMOSトランジスタとを含み、第3のMOSトランジスタのゲートには第1のクロック信号が入力され、第4のMOSトランジスタのゲートには第1のクロック信号を反転した第2のクロック信号が入力され、第1および第2のMOSトランジスタのゲートにはデータが入力される、請求項1ないし7いずれか1つに記載の半導体装置。半導体装置はさらに、データを記憶するための記憶素子が形成されたメモリアレイと、当該メモリアレイに接続されたデータ出力回路とを含み、前記データ出力回路は、前記論理回路を含む、請求項1ないし8いずれか1つに記載の半導体装置。待機動作時は、半導体装置に外部からチップイネーブル信号が入力されていない期間である、請求項1ないし9いずれか1つに記載の半導体装置。待機動作時は、チップイネーブル信号が入力された後のコマンド動作がされない一定期間である、請求項1ないし10いずれか1つに記載の半導体装置。半導体装置は、フラッシュメモリである、請求項11に記載の半導体装置。図1は、従来のオフリーク電流を低減する回路の一例であり、当該回路は、入出力データバッファ等に用いられるクロック同期のデータ転送回路を示している。データ転送回路は、外部クロック信号ExCLKから内部クロック信号InCLKを生成するクロック生成回路C1と、内部クロック信号InCLKに同期してデータを出力する出力回路C2とを有する。クロック生成回路C1は、外部クロック信号ExCLKを入力する第1のCMOSインバータP1、N1と、第1のCMOSインバータの出力を入力し内部クロック信号InCLKを出力する第2のCMOSインバータP2、N2と、電源VccとトランジスタP1の間に接続されたPチャンネルMOSトランジスタQpと、第1のCMOSインバータの出力とGNDとの間に接続されたNチャンネルトランジスタQnとを有する。トランジスタQp、Qnのゲートには、パワーダウン信号PDが印加され、パワーダウン信号PDは、通常動作時にLレベルであり、スタンバイ時にHレベルとなる。第1、第2のインバータを構成するPチャンネルトランジスタP1、P2は、低しきい値のトランジスタから構成される。出力回路C2は、内部データを入力する第3のCMOSインバータP3、N3と、第3のCMOSインバータの出力を入力しデータを出力する第4のCMOSインバータP4、N4と、第3のCMOSインバータにそれぞれ直列に接続されたPチャンネルトランジスタP5、NチャンネルトランジスタN5と、トランジスタP5と電源Vccとの間に接続されたPチャンネルトランジスタQpと、第3のCMOSインバータの出力とGNDとの間に接続されたNチャンネルトランジスタQnとを有する。トランジスタP5のゲートには、反転した内部クロック信号InCLKが印加され、トランジスタN5のゲートには、内部クロック信号InCLKが印加される。トランジスタQp、Qnのゲートには、パワーダウン信号PDが印加される。第3、第4のCMOSインバータを構成するPチャンネルトランジスタP3、P4と、クロック同期されるトランジスタP5は、低しきい値のトランジスタから構成される。通常動作時、パワーダウン信号PDは、Lレベルであるため、トランジスタQpはオンし、第1および第3のCMOSインバータには電源Vccが接続され、トランジスタQnはオフする。従って、クロック生成回路C1からは外部クロック信号ExCLKに同期した内部クロック信号InCLKが出力される。また、出力回路C2では、トランジスタP5、N5が内部クロック信号InCLKがLレベルのとき内部データが第3のCMOSインバータに取り込まれ、第4のCMOSインバータは、入力データの論理値に応じた論理値のデータを出力する。スタンバイ時に移行すると、パワーダウン信号PDは、Hレベルになる。このため、クロック生成回路C1では、トランジスタQpがオフし、低しきい値のトランジスタP1には動作電圧Vccが供給されず、また、トランジスタQnがオンすることで、クロック生成回路C1から出力される内部クロック信号InCLKはHレベルに固定される。また、出力回路C2では、トランジスタP3には動作電圧Vccは供給されず、トランジスタQnがオンすることで、出力されるデータ出力はHレベルに固定される。上記のように、低しきい値を有するトランジスタP1、P3のオフリーク電流を削減するため、通常のしきい値を有するトランジスタQp、Qnを直列に挿入し、かつ、パワーダウン信号PDにより論理設定をしなければならなくなる。これにより、低しきい値を有するトランジスタP1、P3による高速動作を実現することはできるが、反面、トランジスタQp、Qnを直列に挿入するため、トランジスタP1とQpおよびP3とQpのチャンネル幅が増大し、スタンバイ状態の設定のためにロジック部の増大を招いてしまう。さらに、スタンバイ時には、出力されるデータがHレベルに固定されてしまうので、スタンバイ時から通常動作時へ移行する場合には、ロジック部の初期化が必要となり、そのために時間を要してしまう。本発明の目的は、上記従来の課題を解決し、待機動作時のオフリーク電流を削減した論理回路を含む半導体装置を提供することを目的とする。さらに本発明は、待機動作時から遅滞なく通常動作時へ移行することができる半導体装置を提供することを目的とする。本発明に係る半導体装置は、少なくとも第1の動作電圧または第1の動作電圧よりも小さい第2の動作電圧を受け取る第1のPチャンネル型のMOSトランジスタと、少なくとも第1のMOSトランジスタと基準電位との間に接続された第2のNチャンネル型のMOSトランジスタとを有し、第1および第2のMOSトランジスタは、ゲートに入力された信号に応じて出力信号を生成する論理回路を構成し、通常動作時、第1の動作電圧が第1のMOSトランジスタのソースに供給され、待機動作時、第2の動作電圧が第1のMOSトランジスタのソースに供給され、第2の動作電圧は、第1および第2のMOSトランジスタそれぞれのゲートソース間電圧の振幅が第1および第2のMOSトランジスタのしきい値よりも大きくなるように設定される。好ましくは半導体装置はさらに、通常動作時に第1の動作電圧を選択し、待機動作時に第2の動作電圧を選択する選択回路を含む。好ましくは選択回路は、外部からの制御信号に基づき第1の動作電圧または第2の動作電圧を選択する。半導体装置はさらに、外部から第1の動作電圧を受け取り、第1の動作電圧から第2の動作電圧を生成する生成回路を有することができる。半導体装置はさらに、外部から第2の動作電圧を受け取り、第2の動作電圧から第1の動作電圧を生成する生成回路を有することができる。論理回路は、前記第1および第2のMOSトランジスタを含む第1のインバータ回路と、当該第1のインバータ回路に接続されかつ前記第1および第2のMOCトランジスタを含む第2のインバータ回路を含むことができ、第1のインバータ回路には、外部クロック信号が入力され、第2のインバータ回路は、内部クロック信号を出力する。論理回路はさらに、前記内部クロック信号に同期してデータを入出力する回路を含むことができる。論理回路はさらに、第1または第2の動作電圧を供給する電源供給部と、電源供給部と第1のMOSトランジスタの間に直列に接続された第3のPチャンネル型のMOSトランジスタと、第2のトランジスタと基準電位との間に直列に接続された第4のNチャンネル型のMOSトランジスタとを含むことができ、第3のMOSトランジスタのゲートには第1のクロック信号が入力され、第4のMOSトランジスタのゲートには第1のクロック信号を反転した第2のクロック信号が入力され、第1および第2のMOSトランジスタのゲートにはデータが入力される。半導体装置はさらに、データを記憶するための記憶素子が形成されたメモリアレイと、当該メモリアレイに接続されたデータ出力回路とを含み、前記データ出力回路は、前記論理回路を含むことができる。待機動作時は、半導体装置に外部からチップイネーブル信号が入力されていない期間である。また、待機動作時は、チップイネーブル信号が入力された後のコマンド動作がされない一定期間である。本発明によれば、待機動作時に、第1の動作電圧よりも低い第2の動作電圧を第1のMOSトランジスタに供給するようにしたので、第1の動作電圧を供給するときよりも、第1のMOSトランジスタのオフリーク電流を低減させることができる。さらに、第2の動作電圧は、第1および第2のMOSトランジスタそれぞれのゲートソース間電圧の振幅が第1および第2のMOSトランジスタのしきい値よりも大きくなるように設定されるため、論理回路に入力された信号の論理レベルを維持することができ、その結果、待機動作時から通常動作時に移行する際に論理回路の初期化が不要となり、迅速な処理が可能になる。さらに、従来のようにパワーダウン信号により論理設定を行うためのトランジスタを論理回路内に挿入する必要がなくなるため、論理回路の高集積化、小型化を図ることができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図2は、本発明の第1の実施例に係る半導体装置の論理回路の基本的な構成を示す図である。第1の実施例に係る半導体装置100は、好ましくはシリコン基板上に形成されたCMOS論理回路またはCMOS論理ゲートを含んで構成され、ここでは、典型的な例として1つのCMOSインバータを示している。半導体装置100は、Pチャンネル型のMOSトランジスタTpと、Nチャンネル型のMOSトランジスタTnと、トランジスタTpに動作電圧を供給する電源供給部110とを含んで構成される。好ましくは、PチャンネルのトランジスタTpは、しきい値が低いトランジスタであり、そのために、例えば、ゲート絶縁膜の膜厚が通常のものよりも薄く構成される。電源供給部110は、半導体装置の動作状態に応じてCMOSインバータに動作電圧を供給する。1つの好ましい例では、電源供給部110は、図3のテーブルに示すように、半導体装置が通常動作Activeのとき、内部電源Vccを外部電源Vccと同じ動作電圧V1とし、待機状態のとき、および内部電源Vccを外部電源Vccの動作電圧V1よりも低い動作電圧V2V1>V2とする。電源供給部110は、内部電源Vccとして電圧V2を供給するための回路を含むことができ、例えば、レベルシフト回路、DC-DCコンバータを含むことができる。図2に示すCMOSインバータにおいて、半導体装置が通常動作されるとき、PチャンネルトランジスタTpのソースには、例えば、1.8Vの動作電圧V1が供給される。トランジスタTpは、低しきい値を有するため、論理Lレベルの信号が入力されたときのオン状態が強く、またそのスイッチング動作が速くなる。一方、半導体装置が待機状態または待機モードであるとき、PチャンネルトランジスタTpのソースには、動作電圧V2、例えば、1.3Vが供給される。ここで留意すべきことは、動作電圧V2は、トランジスタTpのゲートソース間電圧Vgsの振幅が、トランジスタTp、Tnのしきい値よりも大きくなるように設定される。つまり、CMOSインバータに入力された信号のHまたはLレベルの論理状態が維持できるように動作電圧V2が設定される。動作電圧V2は、動作電圧V1よりも低いため、トランジスタTpのスイッチング速度は、通常動作時よりは遅くなるが、トランジスタTpがオフしたときのオフリーク電流は小さくすることができる。待機動作時、CMOSインバータに入力されたデータDinが論理Lレベルのとき、トランジスタTpがオン、トランジスタTnがオフし、出力データDoutは論理Hレベルである。他方、入力されたデータDinが論理Hレベルのとき、トランジスタTpがオフ、トランジスタTnがオンし、出力データDoutは論理Lレベルである。待機動作時であっても、半導体装置100は、論理レベルを維持する状態で動作可能であるため、待機状態から通常動作へ移行する場合に、従来の論理回路であれば必要であった初期化を行う必要がなくなり、待機状態から通常動作へ遅滞なく移行することができる。なお、待機状態は、半導体装置に与えられる外部信号に基づき定義されるものであっても良いし、あるいは、当該外部信号に基づき半導体装置の内部回路が待機状態であるか否かを判定するようにしてもよい。待機状態とは、例えば、半導体装置の動作を一定期間停止させたり、動作速度を通常よりも小さくしたり、あるいは電力消費を通常よりも小さくしたりする態様を含み得る。また、動作電圧V1、V2は、MOSトランジスタのサイズ、しきい値、その他の動作特性に応じて適宜選択され得るものである。図4は、電源供給部110の他の例を示す図である。図4aに示す例では、半導体装置は、外部電源Vccを入力する外部端子112を含む。電源供給部110は、外部端子112から入力された動作電圧V1を外部電源Vccとして供給する。さらに半導体装置は、外部電源Vccの動作電圧V1から動作電圧V2を生成するための電圧生成回路130を含み、電圧生成回路130は、動作電圧V2を内部電源Vccとして供給する。また、図4bに示す例では、半導体装置は、外部端子112から外部電源Vccとして動作電圧V2を入力する。そして、電圧生成回路130Aは、外部電源Vccの動作電圧V2を昇圧し、内部電源Vccとして動作電圧V1を生成する。図4cに示す例では、半導体装置は、外部端子112から外部電源Vccとして電圧Vaを入力する。そして、電圧生成回路130Bは、電圧Vaから内部電源Vccとしての動作電圧V1、V2を生成する。上記以外にも、半導体装置は、外部電源Vccとして動作電圧V1、V2をそれぞれ外部端子から入力するものであってもよい。次に、本発明の第2の実施例について図5を参照して説明する。第2の実施例では、半導体装置100Aは、CMOSインバータの動作電圧V1/V2を切替えるための選択回路120を含んで構成される。選択回路120は、半導体装置が通常動作か待機状態IdleまたはStandbyであるかを示す制御信号CTLを受け取り、制御信号CTLに応じて、動作電圧V1またはV2をトランジスタTpのソースに供給する。つまり、選択回路120は、通常動作時に高い動作電圧V1を供給し、待機動作時には低い動作電圧V2を供給する。図5bは、選択回路120の好ましい例を示している。選択回路120は、外部電源または内部電源からの電圧Vbが供給された電源レールPWR1と、動作電圧V1またはV2を供給する電源レールPWR2と、電源レールPWR1と電源レールPWR2との間に接続された抵抗Rと、当該抵抗Rと並列に接続されたNチャンネルMOSトランジスタTRとを含んで構成される。トランジスタTRのゲートには、制御信号CTLが接続される。通常動作時、トランジスタTRは、制御信号CTLに応答して導通し、電源レールPWR2には、動作電圧V1が供給される。他方、待機動作時、トランジスタTRは、制御信号CTLに応答して非導通となり、電源レールPWR2には、動作電圧V2<V1が供給される。非常に簡易な構成により選択回路120を構成することができる。次に、本発明の第3の実施例について図6を参照して説明する。第3の実施例では、半導体装置100Bは、動作電圧V1およびV2を供給する電源供給部140と、電源供給部140からの動作電圧V1およびV2を受取り、制御信号CTLに応じていずれかの動作電圧V1またはV2を選択的に出力する選択回路150とを有する。電源供給部140は、第1の実施例のときと同様に、外部電源Vccまたは外部電源に基づき内部電源Vccを生成する電圧生成回路を含むものであることができる。選択回路150は、半導体装置100Bが通常動作時であるか待機動作時であるかを示す制御信号CTLに応じて動作電圧V1またはV2を選択し、選択された動作電圧をトランジスタTpのソースに供給する。本実施例の場合、選択回路150は、単に、動作電圧V1またはV2を選択するだけでよく、また、電源供給部140から供給される動作電圧V1およびV2は、他の回路によって共用されるものであってもよい。次に、本発明の第4の実施例について図7を参照して説明する。第4の実施例に係る半導体装置100Cは、外部クロック信号ExCLKから内部クロック信号InCLKを生成する典型的なクロック生成回路を含んでいる。クロック生成回路は、外部クロック信号ExCLKを入力する第1のCMOSインバータ160Aと、第1のCMOSインバータ160Aの出力を入力し内部クロック信号InCLKを出力する第2のCMOSインバータ160Bとを含んでいる。第1および第2のCMOSインバータ160A、160Bには、第1ないし第3の実施例のときと同様に、動作電圧V1またはV2を選択的に供給する電源供給部110が接続される。通常動作時、第1および第2のCMOSインバータ160A、160Bの低しきい値のトランジスタTpには動作電圧V1が供給され、トランジスタTpは高速動作される。これにより、外部クロック信号ExCLKから遅延時間の短い内部クロック信号InCLKが出力される。一方、待機動作時、低しきい値を有するトランジスタTpには動作電圧V2が供給されるが、動作電圧V2は、外部クロック信号ExCLKの電圧の振幅がトランジスタTpのしきい値よりも大きくなるように設定されるため、第1のCMOSインバータ160Aは、外部クロック信号ExCLKの論理状態を維持したクロック信号InCLK’を出力する。第2のCMOSインバータ160Bには、クロック信号CLK’が入力されるが、この場合にも、動作電圧V2は、トランジスタTpのしきい値よりもクロック信号CLK’の振幅が大きくなるように設定されるため、第2のCMOSインバータ160Bは、クロック信号CLK’の論理状態を維持した内部クロック信号InCLKを出力する。他方、動作電圧V2は、動作電圧V1よりも小さいため、待機動作時における低しきい値のトランジスタTpのオフリーク電流を抑制することができる。次に、本発明の第5の実施例について図8を参照して説明する。第5の実施例に係る半導体装置100Dは、電源供給部110と、電源供給部110から動作電圧V1またはV2が選択的に供給される論理回路170とを含む。論理回路170は、低しきい値のPチャンネルMOSトランジスタおよびNチャンネルMOSトランジスタを有するCMOS論理ゲートを含む。論理回路170は、外部クロック信号ExCLKまたは内部クロック信号InCLK、入力データDinを受け取り、クロック信号に同期して処理された出力データDoutを出力する。通常動作時、論理回路170には動作電圧V1が供給され、低しきい値のトランジスタによる高速動作が行われる。待機動作時、論理回路170には動作電圧V2が供給され、論理回路170は、通常動作時より若干遅い速度で動作するが、CMOS論理ゲートによる論理レベルを維持したデータをクロック信号に同期して出力する。図8bは、第5の実施例の論理回路170の1つの回路例を示している。論理回路170は、低しきい値のPチャンネル型のトランジスタTpと、Nチャンネル型のトランジスタTnとを有するインバータと、トランジスタTpと電源供給部110との間に直列に接続された低しきい値のPチャンネル型のトランジスタQpと、トランジスタTnとグランドとの間に直列に接続されたNチャンネル型のトランジスタQnとを有する。トランジスタTpとTnのゲートには、入力データDinが供給され、トランジスタQpのゲートには、反転された内部クロック信号InCLKが供給され、トランジスタQnのゲートには内部クロック信号InCLKが供給される。通常動作時、トランジスタQpには動作電圧V1が供給され、論理回路170は、内部クロック信号に同期して入力データDinを取り込み、出力データDoutを出力する。待機動作時、トランジスタQpには動作電圧V2が供給されるため、トランジスタQpのオフリーク電流が低減される一方、動作電圧V2は、内部クロック信号の電圧の振幅がトランジスタQpのしきい値より大きく設定されるため、トランジスタQpが導通したとき、トランジスタTpのソースには動作電圧V2が供給され、トランジスタTpは、入力データDinの論理状態に応じてオンまたはオフする。次に、本発明の第6の実施例について図9ないし図12を参照して説明する。図9は、第6の実施例に係るデータ出力回路180を示し、データ出力回路180は、例えば、図12に示すNAND型のフラッシュメモリ100Eに適用される。フラッシュメモリ100Eは、図12に示すように、行列状に配列された複数のメモリセルを有するメモリアレイ200と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ210と、入出力バッファ210からのアドレスデータを受け取るアドレスレジスタ220と、入出力されるデータを保持するデータレジスタ230、入出力バッファ210からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ240と、アドレスレジスタ220からの行アドレス情報Axをデコードし当該デコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路250と、ワード線選択回路250によって選択されたページから読み出された感知したり、選択されたページへの書込みデータを保持するページバッファ/センス回路260と、アドレスレジスタ220からの列アドレス情報Ayをデコードし当該デコード結果に基づきビット線を選択する列選択回路270と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路280とを含んで構成される。内部電圧発生回路180は、上記実施例で説明したように、通常動作時または待機動作時に応じて動作電圧V1、V2を供給する。ここには図示しないが、フラッシュメモリ100Eは、外部クロック信号を受け取り、あるいはクロック発生回路によりクロック信号を生成することができる。外部入出力端子I/Oは、複数の端子を含み、これら複数の端子は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子を共用することができ、外部制御信号として、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号を入力し、レディービジー信号を出力する。メモリアレイ200は、同時にアクセス可能な2つのメモリバンク200L、200Rを含んでいる。メモリバンク200Lは、列方向にm個のブロックBLK1、BLK2、、BLKm1を有し、メモリバンク200Rは、列方向にm個のブロックBLK1、BLK2、、BLKm1を有する。メモリバンクの各ブロックは、nビットのビット線BLに接続され、各ビット線BLには、複数のメモリセルを直列に接続したNANDセルユニットが接続される。入出力バッファ210は、アドレスデータ220、データレジスタ230およびコントローラ240との間でデータを転送する。図示しないメモリコントローラから送信されたコマンド、データ、アドレス情報は、入出力バッファ210を介してコントローラ240、アドレスレジスタ220、データレジスタ230へ供給される。また、読出し時には、ページバッファ/センス回路260から読み出されたデータがデータレジスタ230を介して入出力バッファ210へ転送される。コントローラ240は、入出力バッファ210から受け取ったコマンドデータに基づき読出し、プログラムや消去等のシーケンスを制御する。コマンドデータは、例えば、読出し命令、プログラム命令、消去命令、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、アウトプットイネーブル信号OE等を含む。例えば、コントローラ240は、コマンドデータに基づきアドレス情報と書込みデータを判別して、前者をアドレスレジスタ220を介してワード線選択回路250や列選択回路270に転送し、後者をデータレジスタ230を介してページバッファ/センス回路260に転送する。ワード線選択回路250は、アドレスレジスタ220からの行アドレス情報の上位ビットをデコードし、2つのメモリバンク200L、200R内の選択された一対のブロック内のそれぞれのページが選択される。ページバッファ/センス回路260は、データレジスタ230に接続され、読み書き命令に従い、読み出したデータをデータレジスタ230へ転送し、またはデータレジスタ230から転送された書込みデータを受け取る。列選択回路270は、アドレスレジスタ220からの列アドレス情報Ayをデコードし、デコード結果に基づき、ページバッファ/センス回路260に保持されたデータまたはビット線を選択する。図9に示すデータ出力回路180は、例えば入出力バッファ210に適用される。データ出力回路180は、外部クロック信号ExCLKから内部クロック信号InCLKを生成するクロック生成回路C1と、クロック生成回路C1により生成された内部クロックに同期してデータ出力を行うデータ出力回路C2とを含む。P1、P2、P3、P4、P5は、低しきい値のPチャンネルのMOSトランジスタであり、N1、N2、N3、N4、N5は、NチャンネルのトランジスタMOSトランジスタである。図10aは、トランジスタP1~P5のしきい値Th1が比較的高いデータ出力回路の動作波形図であり、図10bは、図9に示すようにトランジスタP1~P5のしきい値Th2が比較的低いTh2<Th1データ出力回路の動作波形図である。低しきい値を持たないデータ出力回路路では、外部クロック信号ExCLKから遅延時間D1後に内部クロック信号InCLKが生成され、さらに内部クロック信号InCLKから遅延時間D2後に出力データDoutが生成される。一方、低しきい値のトランジスタP1~P5を含むデータ出力回路180では、遅延時間DaDa<D1で内部クロック信号InCLKが生成され、そこから遅延時間DbDb<D2でデータ出力Doutが生成される。図11は、図9に示すデータ出力回路180をフラッシュメモリ100Eに適用したときの動作波形を示している。時刻t1において、外部制御信号としてチップイネーブル信号CE、アウトプットイネーブルOEともにローアクティブがフラッシュメモリ100Eに入力されると、これに応答して、コントローラ240は、制御信号を待機状態Standbyを示すLレベルから通常状態を示すHレベルに変化させる。制御信号は、メモリ内の各部に供給され、内部電圧発生回路280は、Activeの制御信号に応答して動作線圧V1を生成し、これをデータ出力回路180に供給する。ここでは、内部電圧発生回路280は、動作電圧V2を昇圧し、内部電源Vccとしての動作電圧V1を生成する。コントローラ240は、コマンドに応じた処理を行う期間t1-t2、Active状態の制御信号を出力し、この間、データ出力回路180には動作電圧V1が供給される。従って、データ出力回路180は、クロック信号CLKに同期しそこから一定の遅延時間後に出力データDoutを生成する。制御信号がStandby状態に切替わると、これに応答して内部電圧発生回路280は、動作電圧V2をデータ出力回路180に供給する。コントローラ240は、所定の決められた動作シーケンスに従い、高速の処理が必要な場合には、期間t3-t4、期間t5-t6において制御信号をActiveに切替え、この間、動作電圧V1がデータ出力回路180に供給される。制御信号がStandby状態のとき期間t2-t3、期間t4-t5、期間t6-t7、データ出力回路180には動作電圧V2が供給されるが、クロック生成回路C1は、クロック信号CLKの倫理状態を維持するため、制御信号がStandby状態からActive状態に切替わっても、データ出力回路の初期化が不要であり、出力データDoutの遅延を抑制することができる。上記実施例で例示した論理回路は、一例であって、本発明は、上記以外のCMOS論理ゲートまたはCMOS論理回路にも適用される。さらに本発明は、フラッシュメモリのほか、DRAM、SRAM、マイクロコントローラ、マイクロプロセッサ、ASIC等の種々の半導体装置に適用される。本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。