ソース領域とドレイン領域とを有するn型トランジスタと、前記トランジスタに隣接した第1の層間絶縁膜と、前記第1の層間絶縁膜を経由して前記ソース領域に達する溝部と、前記溝部内にある導電性のソース接触子であって、III-V半導体中間層によって前記ソース領域から離隔されていることを特徴とする前記ソース接触子と、を具備するデバイス。前記トランジスタは、フィンを含むマルチゲート型トランジスタであることを特徴とする、請求項1記載のデバイス。前記III-V半導体中間層は、前記フィンの上面と側壁面の上に位置することを特徴とする、請求項2記載のデバイス。前記III-V半導体中間層の厚みは、1ナノメートルから50ナノメートルの間であることを特徴とする、請求項1記載のデバイス。第2の層間絶縁膜と、前記第2の層間絶縁膜に隣接し、複数の導電性バイアスと複数の導電性結線を有する第1の金属蒸着層と、前記第2の層間絶縁膜の上にある第3の層間絶縁膜と、前記第3の層間絶縁膜に隣接し、複数の導電性バイアスと複数の導電性結線を有する第2の金属蒸着層とをさらに備え、前記第1の金属蒸着層の前記複数の導電性バイアスと前記複数の導電性結線の少なくとも一部、および前記第2の金属蒸着層の前記複数の導電性バイアスと前記複数の導電性結線の少なくとも一部は、導電性のソース接触子と電気的に接続されていることを特徴とする、請求項1記載のデバイス。前記ソース領域は、基板上に盛り上がるようにして形成されたソース部分を備えることを特徴とする、請求項1記載の方法。前記基板上に盛り上がるようにして形成されたソース部分は、グループIVの材料から成ることを特徴とする、請求項6記載のデバイス。前記基板上に盛り上がるようにして形成されたソース部分は、ドーピングされた複合物質から成ることを特徴とする、請求項6記載のデバイス。前記III-V半導体中間層は、InAs、GaSbおよびGaInAsSbPから成る物質のグループの中から選択された複合物質により形成されることを特徴とする、請求項1記載のデバイス。前記III-V半導体中間層は、ドーピングされた複合物質から成ることを特徴とする請求項1記載のデバイス。接触子を製造する方法であって:トランジスタを有する基板の上に誘電層を堆積させるステップ;エッチング処理により、前記誘電層の中にソース領域にまで達する第1の開口部を生成するステップ;前記ソース領域の上にIII-V半導体中間層を形成するステップ;前記III-V半導体中間層の上に金属接触部を形成するステップであって、前記III-V半導体中間層が前記金属接触部を前記ソース領域から離隔している、ステップ;および、前記第1の開口部の空隙を全て隈なく充填するステップであって、前記第1の開口部が充填された後も、前記金属接触部は、前記III-V半導体中間層によって前記ソース領域から離隔されている、ステップ;を備える方法。前記III-V半導体中間層の厚みは、1ナノメートルから50ナノメートルの間であることを特徴とする、請求項11記載の方法。前記III-V半導体中間層は、複数の技法から成るグループの中から選択された技法を使用して形成されることを特徴とする請求項11記載の方法であって、前記グループは:有機金属気相エピタキシMOVPEMetallorganicVaporPhaseEpitaxy、有機金属化学気相堆積MOCVDMetallorganicChemicalVaporDeposition、分子線エピタキシMBEMolecularBeamEpitaxy、有機金属分子線エピタキシMOMBEMetallorganicMolecularBeamEpitaxy、移行拡張分子線エピタキシMEEMBEMigrationEnhancedMolecularBeamEpitaxy、原子層エピタキシALEAtomicLayerEpitaxy、原子層堆積ALDAtomicLayerDepositionおよび物理的気相成長法PVDPhysicalVaporDepositionを含む、ことを特徴とする方法。前記III-V半導体中間層を形成する処理には、アニーリング処理が含まれることを特徴とする、請求項11記載の方法。前記トランジスタはマルチゲート型トランジスタであり、前記III-V半導体中間層の上面と側壁面を設けるために、前記III-V半導体中間層が前記マルチゲート型トランジスタのフィンの上面と側壁面の上に形成されることを特徴とし、前記金属接触部は、前記III-V半導体中間層の上面と側壁面の上に形成されることを特徴とする、請求項11記載の方法。ソース領域とドレイン領域とを有するトランジスタと、ソース接触子と、ドレイン接触子と、を具備し、前記ソース接触子は、第1のIII-V半導体中間層によって前記ソース領域から離隔されることにより、前記ソース領域と直接には隣接しておらず、前記ドレイン接触子は、第2のIII-V半導体中間層によって前記ドレイン領域から離隔されることにより、前記ドレイン領域と直接には隣接していないことを特徴とする、デバイス。前記トランジスタはマルチゲート型トランジスタであり、前記ソース領域は上面と側壁面とを有し、さらに、前記ドレイン領域は上面と側壁面とを有することを特徴とする、請求項16記載のデバイス。前記ソース領域は、基板の表面上に盛り上がるようにして形成されたソース部分を備え、前記ドレイン領域は、基板の表面上に盛り上がるようにして形成されたドレイン部分を備える、ことを特徴とする請求項16記載のデバイス。前記第1と第2のIII-V半導体中間層は、InAs、GaSbおよびGaInAsSbPから成る物質のグループの中から選択された複合物質により形成されることを特徴とする、請求項16記載のデバイス。前記トランジスタは、n型でグループIVの材料から成るチャネル領域を有することを特徴とする、請求項16記載のデバイス。本明細書の以下の説明においては、半導体デバイスから導電性接触子を離隔するIII-V半導体中間層を使用した半導体デバイスに対する接触子の多種多様な実施形態が検討される。本発明に係るこのような多種多様な実施の形態は、一つ以上の具体的な詳細無しに、又は他の置換均等物と共に、または追加の方法、部材もしくは構成要素と共に実施可能であることを、関連する技術分野の当業者は理解するだろう。他の具体例においては、本発明に係る様々な実施形態の具体的態様を不明確にすることを避けるために、周知の構造、部材または操作は示されたり説明されたりはしない。同様に、説明の都合上、本発明の全体的な理解を手助けするために、具体的な数値、部材および構成が述べられる。しかしながら、本発明は、そのような具体的な詳細に限定されること無く実施することが可能である。さらに、図面中に図示された多種多様な実施形態は、例示的な図式表現として示されており、実際の寸法とは必ずしも一致しないことに留意されたい。本明細書の全体を通して、一実施形態または一つの実施形態との言及は、本発明に係る少なくとも一つの実施形態の中に含まれる実施形態と関連して説明される特定の特徴、構造、部材または特性を意味するけれども、それらの特徴、構造、部材または特性が全ての実施形態の中に存在することを示すものではない。従って、本明細書の全体を通じた様々な箇所において一実施形態または一つの実施形態との表現が現れた場合、それらは必ずしも本発明に関して同一の実施形態のことを指して言っているとは限らない。さらに、一つ以上の実施形態において、当該特定の特徴、構造、部材または特性は、任意の適切な方法で互いに組み合わされることが可能である。他の実施形態においては、多種多様な追加の層、及び/又は構造が含められることが可能であり、また、他の実施形態においては、本明細書中で説明される一部の特徴は省略されることが可能である。本明細書においては、多種多様な操作が本発明を理解するのに最も役立つ方法で複数の別個の操作として順番に説明される。しかしながら、本明細書中での説明の順序は、これらの操作が必ずしも実行順序に依存した意味を持つと解釈されるべきではない。特に、これらの操作は、提示された順番で実行される必要は無い。本明細書中で説明される複数の操作は、本明細書中で説明された実施形態とは異なる順番で、逐次的に実行されても同時並列的に実行されても良い。追加的な実施形態においては、多種多様な追加の操作が実行されても良いし、本明細書中に記載された操作の一部が省略されても良い。図1は、導電性の金属接触子116が領域106および108からIII-V半導体中間層114によって離隔されている電気的接触子を有する電子デバイス100を図示する垂直断面図である。一実施形態においては、デバイス100は、トランジスタである。当該トランジスタは、ソース領域106とドレイン領域108とを含む。当該ソース領域106とドレイン領域108に対する接触子が複数存在する。これらの接触子は、III-V半導体中間層114によってソース領域106とドレイン領域108から離隔されている導電性部材116を含んでいる。そのような構成配置は、シリコン-ゲルマニウムnチャネルトランジスタ内における改善された電流の流れを生成する。上記のような電流改善効果は特に、III-V半導体中間層114が選択されたとき、及び/又はバンドギャップが比較的低く電子の移動度が比較的高くなるようにドーピングされたときに見られる。ソース領域106およびドレイン領域108と導電性部材116との間にIII-V半導体中間層114を使用することにより、デバイス100のサイズはより小さな寸法に縮小されることが可能であり、これは、直列抵抗を顕著に増加させずに、ショットキーバリア高さSchottkyBarrierHeightを低下させることにより達成可能である。III-V半導体中間層114の素材の幾つかの具体例には、InGa、GaSbおよびGaInAsSbPなどが含まれるが、これらだけに限定されるものではない。III-V半導体中間層114の素材として、他の素材を選択することも可能であり、幾つかの実施形態においては、III-V半導体中間層114の素材は、電子の移動度がより大きくなるようにドーピングされることが可能である。図面に示された具体例においては、デバイス100は、基板102を含む。この基板102は、その上に半導体デバイス類が構築され得る基礎部分としての役割を果たしても良い任意の部材によって構成されることが可能である。一実施形態においては、基板102はシリコンを含んだ基板であるが、他の具体例においては、グループIV材料のような他の材料を基板の素材として使用することも可能である。基板102は、バルク状シリコン型またはシリコンオンインシュレータ型のサブ構造を使用して形成することも可能である。他の実装においては、基板102は、シリコンと共に合成されてもされなくてもよい代替的な材料を使用して形成されることが可能である。これら代替的な材料には、ゲルマニウム、アンチモン化インジウム、テルル化鉛、砒化インジウム、リン化インジウム、ガリウム砒素、アンチモン化ガリウムまたはその他のグループIII-V材料を含むがこれらだけに限定されるものではない。基板102は単体の部材であっても良いし、多層構造のものであっても良いし、多重構造を有していても良い。ここでは、基板102を形成する材料として僅かな具体例しか記述されないが、電子デバイスをその上に構築することが可能な基礎部分としての役割を果たし得る任意の材料は、本発明の技術思想と技術的範囲の中に含まれ得る。ドーピングを通じてn型チャネル領域が基板102の内部に形成されることが可能である。図面に示された具体例におけるデバイス100は、トランジスタを含んでいる。当該トランジスタは、ゲート104、ソース領域106およびドレイン領域108を含んでいる。当該トランジスタは、上記以外の幾つかの領域や構造部分を含むことも可能ではあるが、それらは説明を簡単かつ明瞭にするために省略される。図面においては、ソース部分とドレイン部分が盛り上がったトランジスタとして示されているが、当該トランジスタは平面構造とすることが可能であり、マルチゲート型トランジスタとすることが可能であり、異なる種類の材料の上に形成することも可能である。すなわち、本明細書において説明される接触子は、特定の種類のデバイス100やトランジスタに関するものだけに限定されるものではない。ソース領域106およびドレイン領域108は基板102の表面上にグループIVの材料を堆積することによって形成することが可能であり、さらにドーピングをすることが可能である。図中においては、ソース領域106およびドレイン領域108は、長方形の形状とされているが、他の形状とすることも可能である。図面に示された具体例においては、当該トランジスタの上に第1の層間絶縁ILD層110が存在する。ソース領域106とドレイン領域108に対する接触子は、当該第1のILD層110を通る溝部の中に形成される。説明を明瞭にするために、ゲート104に対する接触子は本明細書においては図示されていないが通常は存在することに留意されたい。図面中に示され、本明細書中で説明されるソース領域106およびドレイン領域108に対する接触子と同様に、ゲート104に対する接触子は、多種多様な実施形態において使用されることが可能である。本明細書中において説明される接触子は、ソース領域106およびドレイン領域108に対する接触子として使用されるものに限定されず、ゲート104や他の構成部分と共に使用されることが可能である。当該接触子は、当該トランジスタの操作を可能にし、多種多様なトランジスタ同士の間で電気的な通信を可能にし、さらに、デバイス100と外部のデバイスとの間で電気的な通信を可能にする。当該接触子は、図面に示された実施形態において、ソース領域106およびドレイン領域108に隣接しているIII-V半導体中間層114を含んでいる。III-V半導体中間層114と隣接する場所には、導電層116が存在する。III-V半導体中間層114は、ソース領域106およびドレイン領域108からまたは接触子が接続しようとする任意の構成部分から導電層116を離隔している。導電層116は、ソース領域106およびドレイン領域108と直接接触している状態ではないが、それでも依然として電気的な接触子として機能する。この種の接触子はさらに、デバイス100の性能を最適にするために望ましい態様で、ショットキーバリアの高さSchottkyBarrierHeightおよび接触抵抗を調整チューニングすることを可能にすることができる。図面に示された実施形態において、第1のILD層を通る溝部の空間のうち、III-V半導体中間層114および導電層116によって占有されない残りの空間を隈なく充填するために、充填材118が存在する。充填材118は金属又は他の導電材であっても良く、または他の物質であっても良い。幾つかの実施形態においては、別個の充填材118が存在するのではなく、むしろ、第1のILD層を通る溝部の空間のうち、III-V半導体中間層114によって占有されない残りの空間を導電層116が隈なく充填するようにしても良い。図2は、図1に示されるデバイス100を製造するための一つの方法を図示するフローチャートである。他の実施形態においては他の方法を使用することが可能である。この例示的な方法の開始時点において、ゲート104、ソース106およびドレイン108を含むトランジスタは、基板102の上に既に形成されているものとする。ステップ202において、当該トランジスタの上に第1のILD層110が堆積される。図3は、本発明に係る実施形態に従い、ステップ202において当該トランジスタ上に堆積された第1のILD層110を図示する垂直断面図である。第1のILD層110は、例えば、低k値の誘電体材料のように、集積回路構造のための誘電体層において適用可能な材料として知られている物質を使用して形成されることが可能である。そのような誘電体材料は、例えば、シリコン酸化物SiO2および炭素がドーピングされた酸化物CDOCarbonDopedOxideのような酸化物、シリコン窒化物、有機ポリマー例えば、ペルフルオロ化シクロブタンまたはポリテトラフルオロエチレン、珪フッ化ガラスFSGFluoroSilicateGlass、有機ケイ酸塩例えば、シルセスキオキサンまたはシロキサンまたは有機ケイ酸塩ガラスなどを含むがこれらだけに限定されるものではない。誘電性の第1のILD層110は、その誘電率をさらに低減するために、間隙やその他の空隙を含んでいても良い。再び図2に戻ると、ステップ204において、第1のILD層110の中に開口部が形成される。図4は、ステップ204において、第1のILD層110の中に形成された溝部112を図示する垂直断面図である。ステップ204において溝部112を形成するために、一つ以上のウェットエッチング法又はドライエッチング法のような任意の適切な方法を使用することが可能である。図面に示すように、溝部112はソース領域106とドレイン領域108のみに達している。しかしながら、図面中や明細書中には具体的に記載されないけれども、ゲート104に達する溝部112および接触子もまた形成されることが可能である。図2に示すとおり、ステップ204において溝部112が形成された後に、ステップ206において、溝部112の中にIII-V半導体中間層114が堆積されることが可能である。図5は、ステップ206において、溝部112の中に堆積されたIII-V半導体中間層114を図示する垂直断面図である。幾つかの実施形態では、ステップ206におけるIII-V半導体中間層114の形成は、有機金属気相エピタキシMOVPEMetallorganicVaporPhaseEpitaxy、有機金属化学気相堆積MOCVDMetallorganicChemicalVaporDeposition、分子線エピタキシMBEMolecularBeamEpitaxy、有機金属分子線エピタキシMOMBEMetallorganicMolecularBeamEpitaxy、移行拡張分子線エピタキシMEEMBEMigrationEnhancedMolecularBeamEpitaxy、原子層エピタキシALEAtomicLayerEpitaxy、原子層堆積ALDAtomicLayerDepositionおよび物理的気相成長法PVDPhysicalVaporDepositionによって実施されても良い。III-V半導体中間層114は、エピタキシャル単結晶、不完全なエピタキシャル、多結晶またはアモルファスとすることが可能である。III-V半導体中間層114は、ドーピングされても良いし、ドーピングされなくても良い。幾つかの実施形態では、III-V半導体中間層114は、1E16/cm3と1E21/cm3との間となるようにドーピングされる。幾つかの実施形態においては、III-V半導体中間層114の厚みはNMOS接触抵抗を最小化するように選ばれる。これを達成するために、幾つかの実施形態においては、III-V半導体中間層114の厚みは、約1ナノメートルから50ナノメートルの間の厚みとなるようにすることが可能である。III-V半導体中間層114の厚みは、上記以外の他の厚みとすることもまた可能である。III-V半導体中間層114の形成は、ソース領域106およびドレイン領域108の上における選択的方法または溝部112内におけるブランケット方法に従って実施することが可能である。従って、使用される形成方法に応じて、溝部112の両脇から、望ましくない可能性があるIII-V半導体層114を除去するための追加の処理ステップが必要とされる可能性がある。溝部112内を充填する前又は後のいずれかの時点において、III-V半導体中間層114は、アニーリング処理またはこれと同様の処理をされることが可能である。そのようなアニーリング処理は、一時間にわたる300Cフラッシュアニールから600Cフラッシュアニールの間の範囲内とすることが可能である。再び図2を参照すると、ステップ208において、導電層116が、III-V半導体中間層114の上に堆積される。図6は、ステップ208においてIII-V半導体中間層114の上に堆積される導電層116を図示する垂直断面図である。導電層116は、ステップ208において、化学気相堆積CVD、原子層堆積ALD、無電解メッキまたは他の適切な堆積方法のようなコンフォーマルな堆積方法によって堆積されることが可能である。導電層116が溝部112内の余った空間を充填するのに使用される実施形態図13は、そのような実施形態を図示する垂直断面図であるのような幾つかの実施形態においては、または、溝部112が充分に大きい場合においては、ステップ208において、導電層116を堆積させるために、物理的気相成長法PVDのような非コンフォーマルな堆積技法が使用され得る。導電層116は、金属であっても良いし、幾つかの実施形態においては、金属を含む物質であっても良い。多種多様な金属が使用可能である。幾つかの実施形態においては、導電層116の材料は、トランジスタの種類に応じた適切な仕事関数に基づいて選択することが可能であるPMOSトランジスタに関しては、高い仕事関数を有する金属を材料とし、NMOSトランジスタに関しては、低い仕事関数を有する金属を材料とし、高い仕事関数とは、約5eVを上回る仕事関数であり、低い仕事関数とは、3.2eV以下の仕事関数を意味するが、これは必須ではない。導電層116のために使用される物質は、アルミニウム、ニッケル、マグネシウム、銅またはその他の金属を含み得る。さらには、導電性金属の炭化物や窒化物またはその他の物質も導電層116の材料として使用することが可能である。導電層116の厚みとして、任意の適切な厚みを使用することが可能である。幾つかの実施形態においては、導電層116の厚みを100オングストロームよりも厚くすることが可能であり、幾つかの実施形態においては、導電層116の厚みを100オングストロームより大幅に厚くすることも可能である。幾つかの実施形態においては、ゲート104は、自身が除去され、第1のILD層110が堆積された後に、新たなゲートが形成される犠牲ゲートである。そのような実施形態においては、当該新たなゲートは同一の方法で形成され、導電層116と同時に形成される。再び図2を参照すると、ステップ210において、溝部112の空隙部分が充填される。図7は、充填材118を図示する垂直断面図である。この充填材118は、導電材料であっても良いし、他の任意の適切な材料であっても良いし、単一物質であっても複合物質であっても良く、任意の適切な方法により堆積されることが可能である。上述したとおり、複数の実施形態においては、導電層116が溝部112を充填しても良い。図13に示すように、そのような実施形態においては、別個の充填材118は使用されない。再び図2を参照すると、ステップ212において、追加のILD層と導電層とがさらに形成される。図8は、追加のILD層と導電層を図示する垂直断面図である。図8においては、III-V半導体中間層114、導電層116および充填材118は、第1のILD層110の上面と実質的に同一平面上にあるように平坦化される。当該平坦化の処理の後に、溝部112内のソース領域106に至る導電層116は、溝部112内のドレイン領域108に至る導電層116とは連続していない。このように、導電層116は、ソース領域106の左側にある溝部112内の第1の導電層およびドレイン領域108の右側にある溝部112内の第2の導電層となったと考えることが可能である。第2のILD層120は、第1のILD層110の上に堆積されている。第2のILD層120内のバイアス122と結線124とは、溝部112内の接触子によってソース領域106とドレイン領域108とに電気的に接続される。第3のILD層126は、第3のILD層120の上に堆積されている。第3のILD層126内のバイアス122と結線124とは、溝部112内の接触子によってソース領域106とドレイン領域108とに電気的に接続される。他の実施形態においては、追加のILD層や導電部分が存在しても良い。図9は、多数のゲートトランジスタを等角図法により図示する図である。3ゲート型トランジスタのような他の種類のトランジスタに対してもまた、図1および図3~図8に示したものと同様である半導体上に導電体を配置したタイプの接触子を使用することが出来る。図9に図示される3ゲート型トランジスタは、フィン130を含んでいる。フィン130のいずれか一方の側には、絶縁領域138が存在する。フィン130の反対側の側面と上面とに隣接する形で、フィン130上にゲート電極132が設けられている。ゲート電極132の一方の端にはソース領域134が存在し、ゲート電極132の他方の端にはドレイン領域136が存在する。図9においては、ソース領域134とドレイン領域136に関して、フィン130の上面のみを指している矢印のみが示されているが、ソース領域134とドレイン領域136は、フィン130の上面と側面に沿って広がっていても良い。図10は、第1のILD層110を図示し、フィンのソース領域部分134を通る面を断面とする垂直断面図であり、第1のILD層110は、図3に示したように平面状トランジスタの上に第1のILD層110が形成される方法と同様の方法で形成される。図11は、第1のILD層110の中に形成される溝部112を図示する垂直断面図である。ソース領域134は、この溝部112によって露出される。図12は、フィン130のソース領域134の上面および側壁面の上に形成されたIII-V半導体中間層114であって、導電層116がその上に形成され、溝部112の空隙を充填材118が満たしているIII-V半導体中間層114を図示する垂直断面図である。これらの部材は、デバイス100に関して上述した方法と同様の方法により形成されることが可能である。デバイス100の場合と同様に、III-V半導体中間層114は、導電層116をソース領域134から離隔しており、それにもかかわらず、トンネリングを介することにより、導電体が当該ソース領域と接続されていた場合よりも低い抵抗で接触することを可能にしている。図14は、同一の基板上にある第1のトランジスタ302と第2のトランジスタ304とを図示する垂直断面図である。トランジスタ304は、接触子306を有し、接触子306は、シリコン化合物、ゲルマニウム化合物またはこれらと同様の材料から成り、そうでなければ、ソース領域106およびドレイン領域108と接触している導電部分を有している。AとAの間を結ぶ曲線状の線は、トランジスタ302とトランジスタ304とが互いにすぐ横に位置しているのではなく、離隔されている場合もあり得ることを示している。幾つかの実施形態においては、基板102の上の一部のトランジスタ例えば、トランジスタ302は、接触子を含むことが可能であり、この場合、導電部分116は、III-V半導体中間層114によってソース領域106および/またはドレイン領域108から離隔されている。他方、同一基板上の他のトランジスタ例えば、トランジスタ304は、接触子306を含むことが可能であり、この場合、接触子306は、ソース領域106および/またはドレイン領域108と接触状態にある導電部分と共にシリコン化合物、ゲルマニウム化合物またはその他の材料により形成される。例えば、接触子を備え、導電部分116が絶縁層114によってソース領域106および/またはドレイン領域108から離隔されているトランジスタ302は、NMOSトランジスタとすることが可能であり、他方、トランジスタ304はPMOSトランジスタとすることが可能であるが、トランジスタ304の方は本発明が教示する技術的メリットを享受しない可能性がある。位置実施形態において、一つの基板の上の全てのトランジスタが同一タイプ全てN型または全てP型である場合には、あるタイプの接触子を設けることが可能であり、他方、一つの基板の上の全てのトランジスタが互いに正反対のタイプのものから成る場合には、別のタイプの接触子を設けることが可能である。代替的な実施形態においては、選択されたN型トランジスタは、接触子を有し、導電部分116が、III-V半導体中間層114によってソース領域106および/またはドレイン領域108から離隔されており、同時に、選択されなかった残りのトランジスタは、より従来型の接触子を有することが可能である。さらに別の実施形態においては、基板102の上の全てのトランジスタは接触子を有し、導電部分116が、III-V半導体中間層114によってソース領域106および/またはドレイン領域108から離隔されている。さらに別の実施形態においては、あるタイプである一部又は全てのトランジスタは、絶縁性の層114、導電性の層116および該当する場合には充填材から成る層118を有することが可能であり、これらの層は、他のタイプのトランジスタを構成する絶縁性の層114、導電性の層116および該当する場合には充填材から成る層118とは異なる材料から成っている。例えば、N型のトランジスタは部材の第1の組を有し、それらの部材は、絶縁性の層114、導電性の層116および該当する場合には充填材から成る層118を備えており、同一の基板102の上にあるP型のトランジスタは部材の第2の組を有し、それらの部材は、絶縁性の層114、導電性の層116および該当する場合には充填材から成る層118を備えている。本発明の実施形態に関する以上の記述は、具体例の例示と説明のために提示された。以上の説明は全ての実施形態を網羅することを意図しておらず、本明細書中で開示された実施形態と厳密に一致するように本発明の範囲を限定するように意図するものでもない。以上の説明と以下に記述する請求項は、左の、右の、上面の、底面の、上にある、下にある、上側の、下側の、第1の、第2の、などの用語を含んでいるが、これらの用語は、説明の都合上使用しているだけであり、これらの用語により本発明の範囲を限定解釈すべきではない。例えば、相対的に垂直の位置を指す用語は、基板又は集積回路において電子デバイスが存在する側面またはアクティブな面がその基板の上面である状況を指して言う。すなわち、基板は実際には任意のあらゆる方向に向くことが可能であるから、標準的な地球基準座標系において基板の上面が底面よりも下になる場合もあり得るが、その場合であっても依然として用語上面が表す意味の範囲内に含まれる。本明細書中の記載および請求項中の記載において、用語の上には、特に断わらない限り、第2の層の上にある第1の層が、第2の層と直接接することを意味しない。すなわち、第1の層と第2の層の間に第3の層やその他の構造部分が有るかも知れない。本明細書において説明された電子デバイスまたは製造結果物に係る実施形態は、製造することが可能であり、使用することが可能であり、多数の場所や方向に出荷することが可能である。関連する技術分野における当業者は、上述した教示内容を考慮することにより、本発明の様々な変形実施例を実施することが可能であることを理解するだろう。当業者には、図面に示された様々な構成要素に関して可能な様々な組み合わせや置換を想定できるだろう。従って、本発明の範囲は、本明細書の発明の詳細な説明によっては限定されず、本明細書に添付された請求項の記載によって特定される。