"第1導電型の半導体層と、前記半導体層の表面に形成された第2導電型の第1のウエル領域と、前記第1のウエル領域に形成された第1導電チャネル型の第1のMOSトランジスタと、前記半導体層の表面に形成された第1導電型の第2のウエル領域と、前記第2のウエル領域に形成された第2導電チャネル型の第2のMOSトランジスタと、前記半導体層の中に形成された縦型バイポーラトランジスタと、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第1導電型の分離層と、を備え、前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第2導電型のベース領域と、前記ベース領域の表面に形成された第1導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第1導電型のベース幅制御層と、を備え、前記ベース領域は前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されたことを特徴とする半導体装置。前記縦型バイポーラトランジスタは、前記エミッタ領域の底部に接した第1導電型の低濃度エミッタ領域を備え、前記第1のMOSトランジスタは、第1導電型の高濃度ドレイン層と、この第1導電型の高濃度ドレイン層より深い第1導電型の低濃度ドレイン層を備え、前記エミッタ領域は前記第1導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項1に記載の半導体装置。前記縦型バイポーラトランジスタは、前記低濃度エミッタ領域の底部に接した第2導電型の高濃度ベース領域を備え、前記第2のMOSトランジスタは、第2導電型の高濃度ドレイン層と、この第2導電型の高濃度ドレイン層より深い第2導電型の低濃度ドレイン層を備え、前記高濃度ベース領域は、前記第2導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項2に記載の半導体装置。前記縦型バイポーラトランジスタは、前記ベース領域の表面に形成された第2導電型のベース電極取り出し層を備え、このベース電極取り出し層は、前記第2のMOSOトランジスタの前記第2導電型の高濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項3に記載の半導体装置。前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に、第1導電型のコレクタ電極取り出し層を備え、このコレクタ電極取り出し層は、前記第1のMOSトランジスタの前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項2乃至4のいずれかに記載の半導体装置。前記分離層は、前記第1のウエル領域の形成工程を用いて形成されていることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。第1導電型の半導体層と、前記半導体層の表面に形成された第2導電型の第1のウエル領域と、前記第1のウエル領域に形成され、第1導電型の高濃度ドレイン層と、この第1導電型の高濃度ドレイン層より深い第1導電型の低濃度ドレイン層を備える第1導電チャネル型の第1のMOSトランジスタと、前記半導体層の表面に形成された第1導電型の第2のウエル領域と、前記第2のウエル領域に形成された第2導電チャネル型の第2のMOSトランジスタと、前記半導体層の中に形成され、前記半導体層の一部を前記第1及び第2のウエル領域から電気的に分離する第1導電型の分離層と、前記分離層により電気的に分離された前記半導体層の中に形成された縦型バイポーラトランジスタと、を備え、前記縦型バイポーラトランジスタは、前記分離層により電気的に分離された前記半導体層の表面に形成された第2導電型のベース領域と、このベース領域の表面に形成された第1導電型のエミッタ領域と、このエミッタ領域の底部に接した第1導電型の低濃度エミッタ領域を備え、前記ベース領域は前記第1のウエル領域の形成工程を用いて形成され、前記エミッタ領域は前記第1導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする半導体装置。第1導電型の半導体層の表面に第2導電型の第1のウエル領域を形成する工程と、前記第1のウエル領域に第1導電チャネル型の第1のMOSトランジスタを形成する工程と、前記半導体層の表面に第1導電型の第2のウエル領域を形成する工程と、前記第2のウエル領域に第2導電チャネル型の第2のMOSトランジスタを形成する工程と、前記半導体層の中に縦型バイポーラトランジスタを形成する工程と、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第1導電型の分離層を形成する工程と、を備え、前記縦型バイポーラトランジスタを形成する工程は、前記分離層により分離された前記半導体層の表面に第2導電型のベース領域を形成する工程と、前記ベース領域の表面に第1導電型のエミッタ領域を形成する工程と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第1導電型のベース幅制御層を形成する工程と、を備え、前記ベース領域は、前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されることを特徴とする半導体装置の製造方法。前記縦型バイポーラトランジスタを形成する工程は、前記エミッタ領域の底部に接した第1導電型の低濃度エミッタ領域を形成する工程と、を備え、前記第1のMOSトランジスタを形成する工程は、第1導電型の高濃度ドレイン層を形成する工程と、この第1導電型の高濃度ドレイン層より深い第1導電型の低濃度ドレイン層を形成する工程を備え、前記エミッタ領域は前記第1導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第1導電型の低濃度ドレイン層の形成工程を用いて形成されることを特徴とする請求項8に記載の半導体装置の製造方法。しかしながら、P型ベース領域の形成工程をP型ウエル領域の形成工程を用いて形成する場合には、ベース領域の不純物プロファイルは、P型ウエル領域の不純物プロファイルと同じになるため、V-NPNトランジスタの所望の特性が得られず、特にhFEは所望の値より小さいという問題があった。そこで、本発明の半導体装置は、第1導電型の半導体層と、前記半導体層の表面に形成された第2導電型の第1のウエル領域と、前記第1のウエル領域に形成された第1導電チャネル型の第1のMOSトランジスタと、前記半導体層の表面に形成された第1導電型の第2のウエル領域と、前記第2のウエル領域に形成された第2導電チャネル型の第2のMOSトランジスタと、前記半導体層の中に形成された縦型バイポーラトランジスタと、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第1導電型の分離層と、を備え、前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第2導電型のベース領域と、前記ベース領域の表面に形成された第1導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第1導電型のベース幅制御層と、を備え、前記ベース領域は前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されたことを特徴とするものである。また、本発明の半導体装置の製造方法は、第1導電型の半導体層の表面に第2導電型の第1のウエル領域を形成する工程と、前記第1のウエル領域に第1導電チャネル型の第1のMOSトランジスタを形成する工程と、前記半導体層の表面に第1導電型の第2のウエル領域を形成する工程と、前記第2のウエル領域に第2導電チャネル型の第2のMOSトランジスタを形成する工程と、前記半導体層の中に縦型バイポーラトランジスタを形成する工程と、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第1及び第2のMOSトランジスタから電気的に分離する第1導電型の分離層を形成する工程と、を備え、前記縦型バイポーラトランジスタを形成する工程は、前記分離層により分離された前記半導体層の表面に第2導電型のベース領域を形成する工程と、前記ベース領域の表面に第1導電型のエミッタ領域を形成する工程と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第1導電型のベース幅制御層を形成する工程と、を備え、前記ベース領域は、前記第1のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第2のウエル領域の形成工程を用いて形成されることを特徴とするものである。本発明によれば、BiCMOSプロセスにより製造される半導体装置において、V-NPNトランジスタの製造工程を合理化することができるとともに、そのトランジスタの所望の特性が得られ、特に、hFE直流電流増幅率を大きな値に調整することが可能になる。<<第1の実施形態>>図1は、本発明の第1の実施形態における半導体装置の断面図である。図2は、半導体装置のV-NPNトランジスタの平面図である。図2のA-A線における断面図が、図1のV-NPNトランジスタの断面図に対応している。P型単結晶からなる半導体基板1上にN-型エピタキシャル半導体層2が形成されている。半導体基板1とN-型エピタキシャル半導体層2とはPN接合を形成している。NMOSトランジスタとPMOSトランジスタの形成領域において、半導体基板1とN-型エピタキシャル半導体層2のPN接合部に跨って、N-型エピタキシャル半導体層2PMOSトランジスタの基板の抵抗を下げるために、N型埋め込み層3Aが形成されている。また、V-NPNトランジスタの形成領域において、半導体基板1とN-型エピタキシャル半導体層2のPN接合部に跨って、N-型エピタキシャル半導体層2V-NPNトランジスタのコレクタ領域の抵抗を下げるために、N型埋め込み層3Bが形成されている。V-NPNトランジスタが形成されるN-型エピタキシャル半導体層2の第1の部分は、P型下分離層4AとP型上分離層4BからなるP型分離層4により、NMOSトランジスタ及びPMOSトランジスタが形成されたN-型エピタキシャル半導体層2の第2の部分から電気的に分離されている。すなわち、P型下分離層4Aは、半導体基板1とN-型エピタキシャル半導体層2のPN接合部から上下方向に拡散されており、P型上分離層4Bは、エピタキシャル半導体層2の表面から下方に拡散されている。P型下分離層4Aの上端部とP型上分離層4Bの下端部は重畳している。このP型分離層4は、図2に示すように、V-NPNトランジスタが形成されるN-型エピタキシャル半導体層2の第1の部分を完全に囲んでいる。N-型エピタキシャル半導体層2の表面には例えばLOCOSLocalOxidationofSilicon膜5のようなフィールド絶縁膜が形成されている。LOCOS膜5が形成されていないエピタキシャル半導体層2の表面が、NMOSトランジスタ、PMOSトランジスタ及びV-NPNトランジスタの活性化領域になっている。NMOSトランジスタにおいて、N-型エピタキシャル半導体層2の表面にP型ウエル領域6が形成されている。前述のP型上分離層4Bは、工程合理化のために、P型ウエル領域6の形成工程ボロン等のP型不純物のイオン注入拡散を用いて形成することができる。P型ウエル領域6の表面にゲート絶縁膜を介してゲート電極10Aが形成されている。ゲート電極10Aの側壁には側壁スペーサ絶縁膜が形成されている。そして、ゲート電極10Aの両側のP型ウエル領域6の表面に、NMOSトランジスタのソース層とドレイン層が形成されている。ソース層は、N型ソース層14Sと、N型ソース層14Sより深く、低濃度のN-型ソース層12Sから構成されている。ドレイン層は、N型ドレイン層14Dと、N型ドレイン層14Dより深く、低濃度のN-型ドレイン層12Dから構成されている。N型ソース層14S及びN型ドレイン層14Dは、側壁スペーサ絶縁膜の横方向の端に自己整合的selfalignedに形成されている。N-型ソース層12S及びN-型ドレイン層12Dは、ゲート電極10Aの横方向の端に自己整合的に形成されている。PMOSトランジスタは、LOCOS膜5を間に挟んで、NMOSトランジスタと隣接し、N-型エピタキシャル半導体層2の表面に形成されたN型ウエル領域8の中に形成されている。このN型ウエル領域8の表面にゲート絶縁膜を介してゲート電極10Bが形成されている。PMOSトランジスタのゲート電極10Bの側壁には、側壁スペーサ絶縁膜が形成されている。そして、ゲート電極10Bの両側のN型ウエル領域8の表面に、PMOSトランジスタのソース層とドレイン層が形成されている。ソース層は、P型ソース層13Sと、P型ソース層13Sより深く、低濃度のP-型ソース層11Sから構成されている。ドレイン層は、P型ドレイン層13Dと、P型ドレイン層13Dより深く、低濃度のP-型ドレイン層11Dから構成されている。P型ソース層13S及びP型ドレイン層13Dは、側壁スペーサ絶縁膜の横方向の端に自己整合的に形成されている。P-型ソース層11S及びP-型ドレイン層11Dは、ゲート電極10Bの横方向の端に自己整合的に形成されている。V-NPNトランジスタは、P型分離層4により分離されたN-型エピタキシャル半導体層2の中に形成されている。すなわち、N-型エピタキシャル半導体層2の表面に、P型ベース領域7が形成されている。このP型ベース領域7の表面にN型エミッタ領域14Eが形成されている。また、P型ベース領域7の表面に、N型エミッタ領域14Eに隣接してP型ベース電極取り出し層13Bが形成されている。また、P型分離層4により分離されたN-型エピタキシャル半導体層2の表面には、P型ベース領域7に隣接して、N型コレクタ電極取り出し層14Cが形成されている。P型分離層4により分離されたN-型エピタキシャル半導体層2は、N-型コレクタ領域になっている。N型エミッタ領域14Eの下のP型ベース領域7の底部に接触してN型ベース幅制御層9が形成されている。N型ベース幅制御層9が形成されることで、N型エミッタ領域14Eの下のP型ベース領域7が局所的に浅くなっている。これにより、N型エミッタ領域14Eの下方のベース幅N型エミッタ領域14EとN型ベース幅制御層9とによって挟まれたP型ベース領域7の縦方向の幅が小さくなり、V-NPNトランジスタのhFE直流電流増幅率を大きくすることができる。P型ベース領域7は、P型ウエル領域6の形成工程ボロン等のP型不純物のイオン注入拡散を用いて形成し、N型ベース幅制御層9は、N型ウエル領域8の形成工程リン等のN型不純物のイオン注入拡散を用いて形成することにより、工程合理化を図ることができる。この点についてさらに詳しく説明する。図3Aは、P型ウエル領域6とN型ウエル領域8の不純物プロファイルを示す図であり、図3BはP型ベース領域7とN型ベース幅制御層9の不純物プロファイルを示す図である。図3Aに示すように、P型ウエル領域6の表面の不純物濃度は、N型ウエル領域8の表面の不純物濃度より高く設定され、かつP型ウエル領域6は、N型ウエル領域8よりも浅く拡散されている。そして、P型ベース領域7の形成領域の全体にはP型ウエル領域6の形成と同じ条件イオン注入及び熱拡散の条件でP型不純物が導入され、N型エミッタ領域14Eの形成領域においては、N型ウエル領域8と同じ条件イオン注入及び熱拡散の条件でN型不純物がP型不純物に重畳して導入される。この結果、図3Bに示すように、N型エミッタ領域14Eの形成領域においては、P型不純物がN型不純物によってコンペンセートされ、この領域のP型ベース領域7は浅くなり、P型ベース領域7の底部に接してN型ベース幅制御層9が形成されることになる。N型エミッタ領域14EとN型ベース幅制御層9とよって挟まれたP型ベース領域7の縦方向の幅がベース幅になる。この場合、P型ベース領域7の形成領域の全体に、P型ウエル領域6及びN型ウエル領域8と同じ条件でP型不純物及びN型不純物を導入することにより、N型ベース幅制御層9をP型ベース領域7の底部全体に接して形成し、P型ベース領域7を全体に浅くすることもできる。しかしながら、そのようにすると、P型ベース領域7の抵抗が高くなり、V-NPNトランジスタのスイッチング速度が落ちるという問題がある。したがって、V-NPNトランジスタのスイッチング速度を落とすことなく、hFEを大きくするためには、N型エミッタ領域14Eの下のP型ベース領域7を局所的に浅くすることが必要となる。一例として、P型ウエル領域6の深さ=N型ベース幅制御層9が形成されていない領域のP型ベース領域7の深さは1.6μm、N型エミッタ領域14Eの深さは0.2μmである。すると、N型ベース幅制御層9が形成されていない領域のベース幅は1.4μmであるが、N型ベース幅制御層9が形成されているN型エミッタ領域14Eの下のベース幅は1.0μmと小さくなる。N型ベース幅制御層9を形成しない場合のhFEは30程度であるのに対して、N型ベース幅制御層9を形成した場合のhFEは170程度と大きくすることができた。また、工程合理化のために、N型エミッタ領域14E、N型コレクタ電極取り出し層14Cは、NMOSトランジスタのN型ソース層14S及びN型ドレイン層14Dの形成工程N型不純物のイオン注入を用いて形成し、さらに、P型ベース電極取り出し層13Bは、PMOSトランジスタのP型ソース層13S及びP型ドレイン層13Dの形成工程P型不純物のイオン注入を用いて形成している。NMOSトランジスタ、PMOSトランジスタ及びV-NPNトランジスタが形成されたN-型エピタキシャル半導体層2の表面は、CVD法により形成されたBPSG等からなる層間絶縁膜15によって覆われている。そして、層間絶縁膜15に形成されたコンタクトホールを通して、NMOSトランジスタのN型ソース層14S及びN型ドレイン層14Dにそれぞれ電気的に接続されたソース電極16S、ドレイン電極16Dが形成されている。同様に、PMOSトランジスタのP型ソース層13S及びP型ドレイン層13Dにそれぞれ電気的に接続されたソース電極17S、ドレイン電極17Dが形成されている。同様に、V-NPNトランジスタのN型エミッタ領域14E、P型ベース電極取り出し層13B及びN型コレクタ電極取り出し層14Cにそれぞれ電気的に接続されたエミッタ電極18E、ベース電極18B及びコレクタ電極18Cが形成されている。以下、本実施形態の半導体装置の製造方法を図1乃至図3に基づいて説明する。先ず、P型単結晶シリコンからなる半導体基板1の表面のN型埋め込み層3A,3Bの形成領域に、第1のフォトリソ工程を経て、リン等のN型不純物を選択的にイオン注入する。また、半導体基板1の表面のP型下分離層4Aの形成領域に、第2のフォトリソ工程を経て、ボロン等のP型不純物を選択的にイオン注入する。その後、半導体基板1の表面上にN-型エピタキシャル半導体層2をエピタキシャル成長により形成する。この時、半導体基板1の表面に注入されたN型不純物及びP型不純物が拡散されることにより、N型埋め込み層3A,3B及びP型下分離層4Aが形成される。次に、選択酸化法により、N-型エピタキシャル半導体層2上にLOCOS膜5を形成する。次に、N-型エピタキシャル半導体層2のP型ウエル領域6、P型ベース領域7及びP型上分離層4Bの形成領域に、第3のフォトリソ工程を経て、ボロンを選択的にイオン注入する。このイオン注入条件は、例えば、加速エネルギー40~400KeV、ドーズ量5×1012~2×1014/cm2である。また、N-型エピタキシャル半導体層2のN型ウエル領域8及びN型ベース幅制御層9に、第4のフォトリソ工程を経て、リンを選択的にイオン注入する。このイオン注入条件は、例えば、加速エネルギー80~500KeV、ドーズ量1×1012~1×1014/cm2である。次に、例えば、800~1150°C、10分~2時間の条件で、N-型エピタキシャル半導体層2の中に注入されたボロン、リンの熱拡散を行うことにより、P型ウエル領域6、P型ベース領域7、P型上分離層4B、N型ウエル領域8及びN型ベース幅制御層9を同時に形成する。なお、P型ウエル領域6等の形成用のイオン注入工程とN型ウエル領域8等の形成用のイオン注入工程の順番は逆でも良い。また、両者の不純物プロファイルを調整するために、2段階の熱拡散処理を行っても良い。例えば、N型ウエル領域8等を形成後に第1回目の熱拡散を行い、その後P型ウエル領域6等を形成し、第2回目の熱拡散を行うようにしても良い。その後、熱酸化によりゲート絶縁膜を形成し、そのゲート絶縁膜上にNMOSトランジスタのゲート電極10A、PMOSトランジスタのゲート電極10Bを形成する。そして、第5のフォトリソ工程を経て、リンのイオン注入により、NMOSトランジスタのN-型ソース層12S、N-型ドレイン層12Dを形成する。このイオン注入条件は、例えば、加速エネルギー10~100KeV、ドーズ量5×1012~5×1014/cm2である。次に、第6のフォトリソ工程を経て、ボロンのイオン注入により、PMOSトランジスタのP-型ソース層11S、P-型ドレイン層11Dを形成する。このイオン注入条件は、例えば、加速エネルギー10~100KeV、ドーズ量5×1012~5×1014/cm2である。その後、N-型ソース層12S、N-型ドレイン層12D、P-型ソース層11S及びP-型ドレイン層11Dを深くするために熱拡散をしても良い。次に、ゲート電極10A,10Bの側壁に側壁スペーサ絶縁膜を形成する。側壁スペーサ絶縁膜は、CVD法により、SiO2等の絶縁膜をN-型エピタキシャル半導体層2上の全面に堆積し、この絶縁膜をエッチバックすることにより形成することができる。次に、第7のフォトリソ工程を経て、ヒ素のイオン注入により、NMOSトランジスタのN型ソース層14S、N型ドレイン層14Dを形成する。このイオン注入条件は、例えば、加速エネルギー10~100KeV、ドーズ量5×1014~5×1016/cm2である。次に、第8のフォトリソ工程を経て、BF2のイオン注入により、PMOSトランジスタのP型ソース層13S、P型ドレイン層13Dを形成する。このイオン注入条件は、例えば、加速エネルギー5~50KeV、ドーズ量2×1014~2×1016/cm2である。次に、NMOSトランジスタ、PMOSトランジスタ及びV-NPNトランジスタが形成されたN-型エピタキシャル半導体層2の表面に、CVD法によりBPSG等からなる層間絶縁膜15を形成する。そして、層間絶縁膜15にコンタクトホールを形成し、ソース電極16S、ドレイン電極16D等の電極を形成する。<<第2の実施形態>>図4は、本発明の第2の実施形態における半導体装置の断面図である。本実施形態が第1の実施形態図1と異なるのは、N型エミッタ領域14Eの底部に接して、N型エミッタ領域14Eより低濃度のN-型エミッタ領域12Eが形成されていることである。工程合理化のために、N型エミッタ領域14Eは、NMOSトランジスタのN型ソース層14S及びN型ドレイン層14Dの形成工程N型不純物のイオン注入を用いて形成することが好ましい。N-型エミッタ領域12Eは、NMOSトランジスタのN-型ソース層12S及びN-型ドレイン層12Dの形成工程N型不純物のイオン注入を用いて形成することが好ましい。NMOSトランジスタのN-型ソース層12S及びN-型ドレイン層12Dは、N型ソース層14S及びN型ドレイン層14Dより深く形成されるが、そのためには、例えば、N型ソース層14S及びN型ドレイン層14Dはヒ素のイオン注入で形成し、N-型ソース層12S及びN-型ドレイン層12Dはリンのイオン注入で形成する。NMOSトランジスタが高耐圧トランジスタの場合は、N-型ソース層12S及びN-型ドレイン層12Dを熱拡散して深くした後に、N型ソース層14S及びN型ドレイン層14Dを形成する。このようにすることで、N-型エミッタ領域12もN-型ソース層12S及びN-型ドレイン層12Dと同じように深く形成することができる。N型エミッタ領域14Eは縦方向で見ると、NMOSトランジスタと同じLDD構造になる。つまり、N型エミッタ領域14Eは、N型エミッタ領域14Eの底部に接して縦方向深さ方向に延び、N型エミッタ領域14Eより低濃度のN-型エミッタ領域12Eが形成されることになる。これにより、N型エミッタ領域14Eの下方のベース幅は、N-型エミッタ領域12EとN型ベース幅制御層9とによって挟まれたP型ベース領域7の縦方向の幅となり、第1の実施形態に比して、N-型エミッタ領域12Eの幅の分だけ小さくなる。本実施形態のV-NPNトランジスタによれば、N-型エミッタ領域12Eが無い第1の実施形態のV-NPNトランジスタより大きなhFE例えば、170以上を得ることができる。なお、イオン注入前のフォトリソ工程におけるフォトマスクを調整して、N-型エミッタ領域12Eのイオン注入領域を横方向に広げることにより、N-型エミッタ領域12Eは、N型エミッタ領域14Eの底部に接するだけでなく、N型エミッタ領域14Eの側面に接して横方向に延びて形成することもできる。これにより、hFEをさらに大きくすることができる。<<第3の実施形態>>図5は、本発明の第3の実施形態における半導体装置の断面図である。本実施形態が第2の実施形態図4と異なるのは、N-型エミッタ領域12Eの底部に接して、P型ベース領域7の濃度を高めたP型ベース領域11Bが形成されていることである。工程合理化のために、P型ベース領域11Bは、PMOSトランジスタの深いP-型ソース層11S及びP-型ドレイン層11Dの形成工程P型不純物、例えばボロンのイオン注入を用いて形成することが好ましい。P-型ソース層11S及びP-型ドレイン層11DをP型ソース層13S及びP型ドレイン層13Dより深く形成するために、例えば、P-型ソース層11S及びP-型ドレイン層11Dはボロンのイオン注入で形成し、P型ソース層13S及びP型ドレイン層13Dを2フッ化ボロンBF2のイオン注入で形成することができる。また、PMOSトランジスタが高耐圧トランジスタの場合は、P-型ソース層11S及びP-型ドレイン層11Dを熱拡散して深くした後に、P型ソース層13S及びP型ドレイン層13Dを形成する。P型ベース領域11Bの形成により、N型エミッタ領域14Eの下のP型ベース領域7の濃度は局所的に高くなり、また、コンペンセートによりN-型エミッタ領域12Eは浅くなる。これにより、N型エミッタ領域14Eの下方のベース幅は、第2の実施形態に比べると小さくなるので、本実施形態におけるV-NPNトランジスタのhFEは、第2の実施形態に比してやや小さい値に調整される。なお、本実施形態においても、イオン注入前のフォトリソ工程におけるフォトマスクを調整して、P型ベース領域11Bのイオン注入領域を横方向に広げることにより、P型ベース領域11Bは、N-型エミッタ領域12Eの底部に接するだけでなく、N-型エミッタ領域13Eの側面に接して横方向に延びて形成することもできる。<<第4の実施形態>>図6は、本発明の第4の実施形態における半導体装置の断面図である。本実施形態が第2の実施形態図4と異なるのは、N型ベース幅制御層9を削除した点である。N型エミッタ領域14Eの底部に接して、N型エミッタ領域14Eより低濃度のN-型エミッタ領域12Eが形成されている点は変わりがない。したがって、この場合、N型エミッタ領域14Eの下のベース幅は、N-型エミッタ領域12Eとコレクタ領域であるN-型エピタキシャル半導体層2に挟まれたP型ベース領域7の縦方向の幅となる。本実施形態におけるV-NPNトランジスタのhFEは、第2の実施形態に比して小さくなるが、図7に示す比較例のように、N-型エミッタ領域12EもN型ベース幅制御層9もないものに比べると大きくすることができる。"