ビット線と、ワード線と、n本nは自然数のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよびn個のキャパシタからなるメモリセルと、を有し、前記トランジスタのソースまたはドレインの一方が前記ビット線と接続し、前記トランジスタのソースまたはドレインの他方が前記n個のキャパシタの一方の電極と接続し、前記トランジスタのゲートが前記ワード線と接続し、前記n個のキャパシタの他方の電極がそれぞれ、異なる前記n本のデータ線の一と接続することを特徴とする半導体記憶装置。請求項1において、前記n個のキャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。請求項1または請求項2において、前記n個のキャパシタのk番目kはn以下の自然数のキャパシタの容量が、最も容量の小さいキャパシタの容量の2k-1倍であることを特徴とする半導体記憶装置。請求項1乃至請求項3のいずれか一において、前記n個のキャパシタにおいて最も容量の小さいキャパシタの容量が0.1fF以上1fF以下であることを特徴とする半導体記憶装置。請求項1乃至請求項4のいずれか一において、前記メモリセルを複数有し、前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。請求項1乃至請求項5のいずれか一において、前記n個のキャパシタが、異なる層に一以上ずつ設けられることを特徴とする半導体記憶装置。ビット線と、ワード線と、第1の絶縁膜上に設けられた第1のデータ線と、第2の絶縁膜上に設けられた第2のデータ線と、トランジスタ、第1のキャパシタおよび第2のキャパシタを含むメモリセルと、を有し、前記トランジスタのソースおよびドレインの一方が前記ビット線と接続し、前記トランジスタのソースおよびドレインの他方が、前記第1のキャパシタおよび前記第2のキャパシタそれぞれの一方の電極と接続し、前記トランジスタのゲートが前記ワード線と接続し、前記第1のキャパシタの他方の電極と前記第1のデータ線が接続し、前記第2のキャパシタの他方の電極と前記第2のデータ線が接続することを特徴とする半導体記憶装置。請求項7において、前記第1のキャパシタは、前記第2のキャパシタよりも容量が小さいことを特徴とする半導体記憶装置。請求項7において、前記第1のキャパシタは、前記第2のキャパシタの2分の1の容量であることを特徴とする半導体記憶装置。請求項7乃至請求項9のいずれか一において、前記第1のキャパシタの容量が0.1fF以上1fF以下であることを特徴とする半導体記憶装置。請求項7乃至請求項10のいずれか一において、前記メモリセルを複数有し、前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。請求項7において、前記メモリセルは、第3のキャパシタおよび第3のデータ線を有し、前記第3のデータ線は、前記第1の絶縁膜上に設けられ、前記第3のキャパシタの容量は、前記第1のキャパシタの容量より大きく、前記第2のキャパシタの容量よりも小さいことを特徴とする半導体記憶装置。請求項7乃至請求項12のいずれか位置において、前記第1のデータ線および前記第2のデータ線が重畳して設けられることを特徴とする半導体記憶装置。図8Aに示す回路図を用いてDRAMについて説明する。DRAMは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する。キャパシタに保持された電位の時間変化は、図8Bに示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電位は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値メモリセルの場合、保持期間T_1の間にリフレッシュ動作をする必要がある。一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、メモリセルを縮小化するだけでは限界があり、1メモリセルあたりに複数のデータを持たせる多値化が求められている。data1およびdata2を読み出し可能とした3値メモリセルについて説明する。図8Cにおいて、data2を読み出す限界点はV1となり、その期間を保持期間T_2とする。保持期間T_2は、2値メモリセルの保持期間T_1と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。しかしながら、読み出しの余裕も考えると多値メモリセルは実現が困難であった。特許文献1に記載の発明は、1つのメモリセルにつき1つのトランジスタと複数のキャパシタを有し、該複数のキャパシタの一端はトランジスタのソースまたはドレインと電気的に接続され、もう一端はプレート電極としてそれぞれ独立している。そして、書き込み時プレート電極に印加する電位の組み合わせによって複数の値をメモリセルに記憶させるというものである。しかし、1リフレッシュ動作が必要な時間が短く、単位時間あたりに多くのリフレッシュ動作を繰り返す必要があるそのため、消費電流が増大すること、2さらなる多値化が困難である点が挙げられる。1については、メモリセルにシリコンでなる半導体基板にチャネルが形成されるトランジスタを用いることが原因である。トランジスタはオフ状態であってもわずかに電流が流れるが、シリコンでなる半導体基板にチャネルが形成されるトランジスタの場合オフ状態でのリーク電流は1nA程度となる。これに1fFの保持容量を用いたとすると保持時間は数μ秒程度となり、データ保持のために極めて頻繁にリフレッシュ動作を行わなくてはならない。2については、特許文献1に示した例では4つの分離した容量を用いているにもかかわらず、容量ごとに保持したデータを区別できないため4値あるいは書き込みに負の電位も用いても9値のデータを格納できるにとどまり、効率が悪い。そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。また、消費電力の小さなメモリモジュールを提供することを課題の一とする。メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。本発明の一態様は、ビット線と、ワード線と、n本nは2以上の自然数のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよび容量の異なるn個のキャパシタからなるメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がn個のキャパシタの一方の電極と接続し、トランジスタのゲートがワード線と接続し、n個のキャパシタの他方の電極がそれぞれ異なる前記n本のデータ線のいずれかと接続する半導体記憶装置である。キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流をいう。オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。トランジスタのオフ電流は、半導体膜におけるキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが2.5eV以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。ただし、炭化シリコン膜および窒化ガリウム膜を用いたトランジスタは、デプレッション型となることが多く、しきい値の制御が困難である。そのため、本明細書では、エンハンスメント型のトランジスタの報告もされている、酸化物半導体膜を用いた場合について説明する。特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ酸化物半導体膜を用いたトランジスタは低いオフ電流を実現しているため、本発明の実施に適した材料である。例えば、In-Ga-Zn-Oからなる酸化物半導体膜を用いたトランジスタのオフ電流は、1×10-18A以下、高純度化されたIn-Ga-Zn-Oからなる酸化物半導体膜を用いたトランジスタのオフ電流は、1×10-21A以下、さらに不純物を低減していくと1×10-24A以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に1014分の1~108分の1であり、キャパシタの電荷の保持期間は108~1014倍にもなる。このように、オフ電流の小さなトランジスタを用いることで、リフレッシュ動作の頻度を増さなくてもキャパシタの電荷を長期間保持することができる。また、リフレッシュ動作の頻度が低減することによって、消費電力を小さくすることができる。また、電荷の消失がほとんど起こらないことによって微小な容量の差が比較可能となるため、キャパシタのサイズを小さくでき、メモリセルが縮小化されるため、メモリモジュールの小面積化または高集積化が実現可能となる。さらに、メモリセルが容量の異なるn個のキャパシタを有し、n個のキャパシタとそれぞれ異なるn本のデータ線を接続することによって、メモリセル全体の保持容量を様々にとることができる。保持容量に応じた電位を読み取ることで多値メモリセルを実現することができる。例えば、1番目のキャパシタの容量を1としたとき、2番目のキャパシタの容量を2、k番目kはn以下の自然数のキャパシタの容量を2k-1とする。メモリセルの有するキャパシタの数がn個の場合、メモリセルに保持される電位の組み合わせは2n組できる。即ち、2n値メモリセルを作製することができる。また、本発明の一態様は、キャパシタを重畳して設けることができる。キャパシタを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。または、メモリセルを重畳して設ける構成としても構わない。こうすることで、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。また、メモリセルのリフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、電圧とは、ある電位と、基準の電位例えばグラウンド電位との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。本明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、トランジスタTr_a_b、ビット線BL_bというように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、トランジスタTr、ビット線BL、または、単にトランジスタ、ビット線というように表記することもある。実施の形態1本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図1を用いて説明する。図1Aは、ビット線BLと、ワード線WLと、データ線DL_1乃至DL_nと、トランジスタTrおよびキャパシタC_1乃至C_nを含むメモリセルCLと、センスアンプSAmpと、を有する2n値メモリセルの回路図である。トランジスタTrのゲートはワード線WLと接続し、トランジスタTrのソースまたはドレインの一方はビット線BLと接続し、トランジスタTrのソースまたはドレインの他方はキャパシタC_1乃至C_nの一端と接続し、キャパシタC_1乃至C_nの他端とデータ線DL_1乃至DL_nが接続する。例えば、キャパシタC_1とデータ線DL_1、キャパシタC_2とデータ線DL_2、キャパシタC_nとデータ線DL_nがそれぞれ接続すればよい。ビット線BLはセンスアンプSAmpと接続する。トランジスタTrには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが2.5eV以上の酸化物半導体膜などを活性層に用いたトランジスタとすればよい。バンドギャップが大きく、キャリアの再結合中心が少ないため、オフ電流の小さいトランジスタとすることができる。オフ電流の小さいトランジスタをメモリセルに用いることで、キャパシタに保持された電荷の消失を抑制できる。そのため、電荷の保持期間が延び、リフレッシュ動作の頻度を低減できるため、消費電力の低減が見込める。また、電荷の消失が抑制できることによって、従来のDRAMにおけるメモリセルと比較してキャパシタの容量を小さくすることが可能となり、メモリセルを小面積化することができる。さらに、各キャパシタの容量を調整することによって、保持される電荷量を複数持たせることができる。即ち多値化したメモリセルが作製できる。例えば、キャパシタC_kkはn以下の自然数の容量をC_1の2k-1倍とすることによって、保持される電荷の組み合わせを2n個作ることができる。ただし、nの大きさに合わせてキャパシタの面積を大きくするか、容量絶縁膜を薄くしなくてはならない。そのため、nの大きさによっては小面積化には不利な場合がある。また、電荷の蓄積が少ないと、電位の読み出しが困難になることがあるため、nを適切な範囲とすることが好ましい。例えば、nを2~8、好ましくは3~5とすればよい。なお、最も容量の小さいキャパシタC_1の容量が0.1fF以上1fF以下となるようにすればよい。メモリセルのトランジスタに酸化物半導体膜を用いることで、上述したような小さな容量でも、長期間電荷を保持することが可能となる。例えば、図1Bを用いて、n=3で、キャパシタC_1の容量が1fF、キャパシタC_2の容量が2fF、キャパシタC_3の容量が4fFのときの書き込みの方法について説明する。キャパシタC_1乃至C_3の書き込みは、独立して行うことができる。例えば、ビット線を所定の電位VDDキャパシタの充電に十分な電位とし、ワード線にVHを印加する。このとき、データ線DL_1乃至DL_3の電位を制御すればよい。電位をVDDとしたデータ線と接続するキャパシタは充電されず、電位を接地電位GND基準電位としたデータ線と接続するキャパシタは容量に応じた電荷が保持される。本明細書において、VHは、トランジスタのしきい値電圧VthにVDDを加えたよりも高い電位を有する電圧とする。表1に、ビット線BL、ワード線WLおよびデータ線DL1乃至DL3の電圧、電位および保持容量の組み合わせを示す。表1に示した通り、n=3では、3ビット8値の書き込みができる。ここではn=3の場合についてのみ示しているが、さらにnを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、2n個の組み合わせで書き込みを行うことができる。メモリセルCL内の電位は、ビット線BLの電位を浮遊電位floatに、ワード線WLの電位をGNDまたはしきい値電圧未満に、データ線DL_1乃至DL_3の電位をGNDにすることで保持できる。次に、読み出し方法について説明する。読み出しの際は、データ線DL_1乃至DL_3をGNDとし、ビット線BLを適切な電位、例えばVRとする。次に、ワード線WLをVHとすると、保持された電位に応じてビット線BLの電位がdata_CLに変動する。ここで、data_CLは数式1で示すことができる。ここで、C_BLはビット線BLの容量を示す。f1乃至f3は、それぞれC_1乃至C_3に保持される電荷に対応し、キャパシタに電荷が保持されている場合は1、保持されていない場合は0を与える。data_CLをセンスアンプSAmpで検出することで、3ビット8値のデータの読み出しが可能となる。n=3の場合について示しているが、もっとnを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、2n個の組み合わせで読み出しを行うことができる。その場合、数式1を拡張して数式2のように表すことができる。ここで、fnはC_nに保持される電荷に対応し、キャパシタに電荷が保持されている場合は1、保持されていない場合は0を与える。従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタ用い、かつ複数のキャパシタと、該複数のキャパシタとそれぞれ接続する容量配線を有することで2n値メモリセルを実現できる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、半導体記憶装置の例として、実施の形態1に示したメモリセルを用いたa行b列のメモリモジュールについて図2を用いて説明する。図2は、アドレス線ADLと、データ線DLと、ビット線BL_1乃至BL_bと、ワード線WL_1乃至WL_aと、AND回路と、出力OUTと、読み出し回路10_1乃至10_bと、スイッチ回路20_1乃至20_bと、メモリセルCL_1_1乃至CL_a_bと、を有するメモリモジュールである。アドレス線ADLは、AND回路を介して読み出し回路10_1乃至10_bおよびスイッチ回路20_1乃至20_bと接続する。データ線DLは、スイッチ回路20_1乃至20_bを介してメモリセルCL_1_1乃至CL_a_bにあるキャパシタの一つ一つと接続する。BL_1は、メモリセルCL_1_1乃至CL_a_1のトランジスタのソースまたはドレインの一方、および読み出し回路10_1を介して出力OUTと接続する。同様に、BL_2およびBL_bは、それぞれメモリセルCL_1_2乃至CL_a_2およびCL_1_b乃至CL_a_bのトランジスタのソースまたはドレインの一方、ならびに読み出し回路10_2および読み出し回路10_bを介して出力OUTと接続する。ワード線WL_1は、メモリセルCL_1_1乃至CL_1_bのトランジスタのゲートと接続する。同様にワード線WL_2およびWL_aは、それぞれメモリセルCL_2_1乃至CL_2_bおよびCL_a_1乃至CL_a_bのトランジスタのゲートと接続する。メモリセルCL_1_1乃至CL_a_bは、実施の形態1で説明したメモリセルCLと同様の構成とすればよい。読み出し回路10_1乃至10_bは、例えばセンスアンプを用いればよい。スイッチ回路20_1乃至20_bは、例えばアナログスイッチを用いればよい。なお、スイッチ回路20_1乃至20_bとメモリセルCL_1_1乃至CL_1_bとの間にレジスタを設ける構成としても構わない。後ほど詳細に説明するが、レジスタを設けることによって、行単位で一括に書き込むことが可能となり、書き込み速度を高めることができる。データ線DLは、本実施の形態では4本設けているが、これに限定されない。メモリセルCL_1_1乃至CL_a_bに含まれるキャパシタの数に応じて適宜本数を選択すればよい。アドレス線ADLは、本実施の形態では6本設けているが、これに限定されない。メモリモジュールを構成するメモリセルの数に応じて適宜本数を選択すればよい。次に、図2のメモリモジュールにおいて、データを書き込みする方法を説明する。データの書き込みはメモリセルごとに行う。例えば、メモリセルCL_a_bにデータを書き込む場合、ビット線BL_bを電位VDDとし、ワード線WL_aにVHを印加する。このとき、書き込みを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位例えば、VH以上の電位とすることで、メモリセルCL_a_b以外のメモリセルのトランジスタがオフ状態を維持するようにする。そして、データ線DLの電位を制御した上でアドレス線ADLを用いてスイッチ回路20_bをオンとすればよい。このようにすることで、メモリセルCL_a_bにdata_CL_a_bを書き込むことができる。この動作をメモリセルごとに行えば、全てのメモリセルに対してデータdata_CL_1_1乃至data_CL_a_bを書き込むことができる。または、データの書き込みは行単位で行う。この場合、前述したレジスタをスイッチ回路とメモリセルとの間に設ける構成とすればよい。具体的なデータの書き込み方法として、例えば、ワード線WL_aを共有するa行のメモリセルCL_a_1乃至CL_a_bに一括でデータを書き込む方法について説明する。まず、アドレス線ADLを用いてスイッチ回路20_1のみをオンとし、制御したデータ線DLの電位をレジスタに保持する。次に、アドレス線ADLを用いてスイッチ回路20_2のみをオンとし制御したデータ線DLの電位をレジスタに保持する。これを繰り返し、アドレス線ADLを用いてスイッチ回路20_bのみをオンとし制御したデータ線DLの電位をレジスタに保持する。その後、スイッチ回路20_1乃至20_bをオフした状態で、ビット線BL_1乃至BL_bを電位VDDとし、ワード線WL_aにVHを印加することで、レジスタに保持した電位に応じたデータをa行のメモリセルCL_a_1乃至CL_a_bに書き込むことができる。この動作を行ごとに行うことで、a行b列にそれぞれメモリセルを有するメモリモジュールにデータを書き込むことができる。次に、図2のメモリモジュールにおいて、データを読み出す方法を説明する。データの読み出しはメモリセルごとに行う。例えば、CL_a_bのデータを読み出す際は、アドレス線ADLを用いてスイッチ回路20_bをオンしてデータ線DLを全てGNDとし、ビット線BL_bをVRとする。また、読み出しを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位例えば、VH以上の電位とすることで、メモリセルCL_a_b以外のメモリセルのトランジスタがオフ状態を維持するようにする。次に、ワード線WL_aをVHとすると、ビット線BL_bの電位がdata_CL_a_bに変動する。この電位を読み出し回路10_bで読み出す。この動作をメモリセルごとに行うことで、a行b列にそれぞれメモリセルを有するメモリモジュールのデータを読み出すことができる。なお、スイッチ回路と読み出し回路は接続されているため、スイッチ回路をオンする電位を読み出し回路の参照電位としてもよい。このような構成とすることで、配線の本数を減らすことができ、メモリモジュールを小面積化または高集積化できる。本発明の一態様を用いることで、2n値メモリセルを複数接続した大容量のメモリモジュールを作製することができる。本実施の形態は他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、図3を用いて、半導体記憶装置のメモリセルについて説明する。図3Aは、半導体基板331および第1の絶縁膜332を有する領域300と、領域300上の第2の絶縁膜302と、第2の絶縁膜302上に設けられた島状の半導体膜306と、半導体膜306と一部が接する導電膜308および導電膜309と、半導体膜306、導電膜308および導電膜309上に設けられた第3の絶縁膜312と、第3の絶縁膜312を介して半導体膜306に重畳して設けられた導電膜304と、導電膜304と同一層で設けられた導電膜341乃至344と、第3の絶縁膜312、導電膜304および導電膜341乃至344を覆って設けられた第4の絶縁膜316とを有する半導体記憶装置の断面構造である。半導体膜306は、高純度化された、バンドギャップが2.5eV以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。酸化物半導体膜に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。特に、In-Sn-Zn-O系の材料は、高い電界効果移動度を得られるため、半導体記憶装置の高速動作の観点で好ましい材料である。また、酸化物半導体膜は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜により形成してもよい。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたはGaおよびCoなどを用いてもよい。酸化物半導体膜は、スパッタリング法、PLD法、スプレー法などで形成することができる。特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を10以上にすることが好ましい。また、成膜温度を200°C以上450°C以下とすることで、膜中の不純物水素など濃度を低減できる。さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を150°C以上基板の歪み点未満、好ましくは250°C以上450°C以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で6分以上24時間以下の熱処理を行えばよい。処理時間は24時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。好ましくは、窒素雰囲気で熱処理を行った後、温度を変更せずに酸化性雰囲気酸素、オゾン、亜酸化窒素などを10ppm以上含む雰囲気で熱処理を行う。こうすることで、高純度化し、かつ酸素欠損を低減することができる。図示しないが、領域300は、センスアンプ回路、レジスタ回路、アナログスイッチ回路等の回路、および配線等の少なくともいずれかを有する構成としてもよい。ここで、半導体基板331は、シリコンウェハ、炭化シリコン基板、窒化ガリウム基板、ガリウムヒ素基板、ゲルマニウム基板、SOISiliconOnInsulator基板などの半導体を含む基板とすればよい。また、第1の絶縁膜332は、上記回路および配線等と、メモリセルを分離するために設けられるが、第2の絶縁膜302にてその機能を兼ねる構成としても構わない。領域300の表面はCMPChemicalMechanicalPolishingなどによって平坦化されていてもよい。ここで、トランジスタTrは、第2の絶縁膜302を下地絶縁膜に、半導体膜306を活性層に、導電膜308および導電膜309をソース電極およびドレイン電極に、導電膜304をゲート電極に、第3の絶縁膜312をゲート絶縁膜に用いて構成される。なお、トランジスタTrの構造は、図示した構造に限定されず、適宜選択すればよい。第2の絶縁膜302は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を単層または積層で設ければよい。第2の絶縁膜302は、トランジスタTrの下地絶縁膜として機能するため、加熱により酸素を放出する絶縁膜を用いると好ましい。加熱により酸素を放出するとは、TDSThermalDesorptionSpectroscopy:昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料から得られる基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式3で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NO2=NH2/SH2×SO2×α数3NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式3の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定した。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の2倍となる。上記構成において、加熱により酸素を放出する絶縁膜は、酸素が過剰な酸化シリコンSiOXX>2であってもよい。酸素が過剰な酸化シリコンSiOXX>2とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。下地絶縁膜から酸化物半導体領域に酸素が供給されることで、下地絶縁膜および酸化物半導体領域の界面準位密度を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜および酸化物半導体領域の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。さらに、酸化物半導体領域の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体領域の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。これはバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体領域において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体領域に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体領域の酸素欠損を低減することができる。即ち、酸化物半導体領域に酸素欠損が生じると、下地絶縁膜と酸化物半導体領域との界面における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素を放出する絶縁膜を設けることで、酸化物半導体領域および下地絶縁膜の界面準位、ならびに酸化物半導体領域の酸素欠損を低減し、酸化物半導体領域および下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。導電膜308および導電膜309の材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンからなる、単体金属、合金または金属窒化物を用いればよい。酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。また、前述の材料を積層した構成としても構わない。また、導電膜309は、キャパシタC_1乃至C_4の電極の一方として機能する。第3の絶縁膜312は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたはイットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法、スパッタリング法などで形成すればよい。第3の絶縁膜312は、加熱により酸素を放出する膜を用いてもよい。第3の絶縁膜312に加熱により酸素を放出する膜を用いることで、半導体膜306に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。また、第3の絶縁膜312は、キャパシタC_1乃至C_4の容量絶縁膜として機能する。導電膜304および導電膜341乃至344の材料は、導電膜308および導電膜309と同様の構成とすればよい。導電膜341乃至344は、キャパシタC_1乃至C_4の電極の他方として機能する。即ち、第3の絶縁膜312の材料および厚さ、ならびに導電膜341乃至導電膜344の面積によってキャパシタC_1乃至C_4の容量が決まる。第4の絶縁膜316の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法またはスパッタリング法などで形成すればよい。ポリイミドまたはアクリルなどの有機材料を用いてもよい。図3Bは、図3Aに対応するメモリセルの上面図である。なお、簡単のため導電膜308、導電膜309、導電膜304および導電膜341乃至344以外は省略する。導電膜308はビット線BLであり、導電膜304はワード線WLであり、導電膜341乃至344はデータ線DL_1乃至DL_4である。本実施の形態を用いることで、トランジスタTrのオフ電流が小さいため、キャパシタの保持容量を小さくすることができる。また、メモリセルに保持される電位の変化が微小であるため、細かい電位の差を読み出すことが可能となり、多値メモリセルを作製することができる。なお、本実施の形態では、メモリセルにキャパシタを4つ、データ線を4本有する構成としているが、これに限定されない。必要な記憶容量によって適宜キャパシタおよびデータ線の数を変更することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態4本実施の形態では、キャパシタを重畳することで小面積化した、実施の形態3と異なるメモリセルについて説明する。図4Aは、メモリセルの断面図である。本実施の形態では、領域300と、領域300上の領域471と、領域471上の領域472と、領域472上の領域473と、を有する。領域471はトランジスタTrおよびキャパシタC_1を有し、領域472はキャパシタC_2を有し、領域473はキャパシタC_3を有する。なお、キャパシタC_1乃至C_3は、導電膜441乃至443、絶縁膜491乃至493および導電膜481乃至483から構成される。絶縁膜491乃至493は、キャパシタC_1乃至C_3の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜481乃至483は、コンタクトホールを介して接続している。領域300および領域471乃至473の表面は、CMPなどによって平坦化されていても構わない。各領域の表面が平坦化されることによって、各領域で生じる段差の影響を低減することができる。図4Bは領域473を、図4Cは領域472を、図4Dは領域471を、それぞれ上面から観察した上面図である。本実施の形態では、キャパシタを有する領域を3層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を4層以上重畳しても構わない。このような構成とすることで、メモリセルの小面積化が可能となる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態5本実施の形態では、キャパシタを重畳し、かつ同一層に複数のキャパシタを有することによってさらに小面積化した、実施の形態3および実施の形態4と異なるメモリセルについて説明する。図5Aは、メモリセルの断面図である。本実施の形態では、領域300と、領域300上の領域571と、領域571上の領域572と、領域572上の領域573と、を有する。領域571はトランジスタTr、キャパシタC_1およびC_2を有し、領域572はキャパシタC_3およびC_4を有し、領域573はキャパシタC_5を有する。なお、キャパシタC_1乃至C_5は、導電膜541乃至545、絶縁膜591乃至593および導電膜581乃至583から構成される。絶縁膜591乃至593は、キャパシタC_1乃至C_5の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜581乃至583は、コンタクトホールを介して接続している。領域300および領域571乃至573の表面は、CMPなどによって平坦化されていても構わない。図5Bは領域573を、図5Cは領域572を、図5Dは領域571を、それぞれ上面から観察した上面図である。本実施の形態では、キャパシタを有する領域を3層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を4層以上重畳しても構わない。一つの領域に複数のキャパシタを有することで、実施の形態4と比較し、同程度の面積でさらにメモリセルを多値化することができる。即ち、記憶容量当たりのメモリセルのさらなる小面積化が可能となる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態6本実施の形態では、領域600に段差を有し、該段差部にキャパシタを埋め込むことによってさらに小面積化した、実施の形態3乃至実施の形態5と異なる半導体記憶装置であるメモリセルについて説明する。本実施の形態の構造は、いわゆるトレンチ構造と呼ばれるものであり、小面積でも大容量のキャパシタを作製することができるものである。図6Aは、メモリセルの断面図である。本実施の形態では、領域600と、領域600上の領域671と、領域671上の領域672と、を有する。領域600は、段差部およびキャパシタを有する以外は領域300と同様の構成である。キャパシタC_5は絶縁膜690、導電膜680および導電膜645によって構成される。領域671はトランジスタTr、キャパシタC_1およびC_2を有し、領域672はキャパシタC_3およびC_4を有し、領域600はキャパシタC_5を有する。なお、キャパシタC_1乃至C_5は、導電膜641乃至645、絶縁膜690乃至692および導電膜680乃至682から構成される。絶縁膜690乃至692は、キャパシタC_1乃至C_5の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜680乃至682は、コンタクトホールを介して接続している。領域600、領域671および672の表面は、CMPなどによって平坦化されていても構わない。図6Bは領域672を、図6Cは領域671を、図6Dは領域600を、それぞれ上面から観察した上面図である。本実施の形態では、キャパシタを有する領域を3層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を4層以上重畳しても構わない。領域600に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態4および実施の形態5と比較し、メモリセルのさらなる小面積化が可能となる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態7本実施の形態では、領域700に段差を有し、図7Aに示すように該段差部をキャパシタが乗り越えることによって小面積化した、実施の形態6で示したトレンチ構造の半導体記憶装置の別形態について説明する。図7Aは、メモリセルの断面図である。本実施の形態では、領域700と、領域700上の領域771と、領域771上の領域772と、を有する。領域700は、段差部およびキャパシタを有する以外は領域300と同様の構成である。キャパシタC_5は、絶縁膜790、導電膜780および導電膜745によって構成される。領域771はトランジスタTr、キャパシタC_1およびC_2を有し、領域772はキャパシタC_3およびC_4を有し、領域700はキャパシタC_5を有する。なお、キャパシタC_1乃至C_5は、導電膜741乃至745、絶縁膜790乃至792および導電膜780乃至782から構成される。絶縁膜790乃至792は、キャパシタC_1乃至C_5の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜780乃至782は、コンタクトホールを介して接続している。領域700、領域771および772の表面は、CMPなどによって平坦化されていても構わない。図7Bは領域772を、図7Cは領域771を、図7Dは領域700を、それぞれ上面から観察した上面図である。本実施の形態では、キャパシタを有する領域を3層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を4層以上重畳しても構わない。領域700に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態4および実施の形態5と比較し、メモリセルのさらなる小面積化が可能となる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。