互いの一面10a、20aにて対向する第1、第2リードフレーム10、20の間に半導体チップ30が挟み込まれており、前記第1、第2リードフレーム10、20における前記一面10a、20aと反対側の他面10b、20bが露出する状態でモールド樹脂80により封止された半導体装置において、前記半導体チップ30は、半導体基板35の表層部に形成された第1導電型層34と、前記第1導電型層34の表面に形成されたゲート絶縁膜37と、前記ゲート絶縁膜37上に形成されたゲート電極38と、前記半導体基板35の主表面35a上に前記ゲート電極38を覆うように配置され、前記主表面35aの一部を露出させるコンタクトホール42が形成された層間絶縁膜41と、前記層間絶縁膜41上に配置され、前記コンタクトホール42を介して前記半導体基板35と接続されるアルミニウムを有する材料で構成される上部電極43と、前記上部電極43上に形成されたニッケルを有する材料で構成されるメッキ膜44と、前記半導体基板35の裏面35bに形成された下部電極46と、を有し、前記上部電極43は、前記コンタクトホール42に形成されている部分の膜厚tが2μm以上とされていることを特徴とする半導体装置。前記コンタクトホール42は、相対する壁面の長さを開口幅としたとき、前記半導体基板35に最も近い部分の開口幅をa、前記半導体基板35から最も離れている部分の開口幅をb、前記層間絶縁膜41の膜厚をhとすると、1.872≦b-a/hとされていることを特徴とする請求項1に記載の半導体装置。前記ゲート電極38と前記上部電極43との間に配置される層間絶縁膜41の膜厚が0.3μm以上とされていることを特徴とする請求項1または2に記載の半導体装置。前記半導体基板35には、所定方向に延設された複数のトレンチ36が形成され、前記複数のトレンチ36の壁面にそれぞれ前記ゲート絶縁膜37が形成されていると共に前記ゲート絶縁膜37上にそれぞれ前記ゲート電極38が形成されており、前記コンタクトホール42は、隣接する前記トレンチ36の間の前記主表面35aの一部を露出させる状態で形成され、少なくとも前記半導体基板35に最も近い部分から露出されている部分に最も近い前記ゲート電極38上までの部分がテーパ形状とされており、前記半導体基板35の前記主表面35aにおける前記ゲート電極38と前記コンタクトホール42との間隔をxとすると、b-a/h≦2x/0.3とされていることを特徴とする請求項3に記載の半導体装置。互いの一面10a、20aにて対向する第1、第2リードフレーム10、20の間に半導体チップ30が挟み込まれており、前記第1、第2リードフレーム10、20における前記一面10a、20aと反対側の他面10b、20bが露出する状態でモールド樹脂80により封止された半導体装置の製造方法において、主表面35aおよび当該主表面35aと反対側の裏面35bを有し、表層部に第1導電型層34を有する半導体基板35を用意する工程と、前記第1導電型層34の表面にゲート絶縁膜37を形成する工程と、前記ゲート絶縁膜37上にゲート電極38を形成する工程と、前記半導体基板35の前記主表面35a上に層間絶縁膜41を形成する工程と、前記層間絶縁膜41に前記主表面35aの一部を露出させるコンタクトホール42を形成する工程と、前記層間絶縁膜41上に前記コンタクトホール42を介して前記半導体基板35と接続されるアルミニウムを有する材料で構成される上部電極43をスパッタによって形成する工程と、前記上部電極43上にニッケルを有する材料で構成されるメッキ膜44を形成する工程と、前記裏面35b側に下部電極46を形成する工程と、を行い、前記コンタクトホール42を形成する工程では、相対する壁面の長さを開口幅としたとき、前記半導体基板35に最も近い部分の開口幅をa、前記半導体基板35から最も離れている部分の開口幅をb、前記層間絶縁膜41の膜厚をhとすると、1.872≦b-a/hとなる前記コンタクトホール42を形成し、前記上部電極43を形成する工程では、前記層間絶縁膜41上に5μm以上の前記上部電極43を形成することにより、前記上部電極43のうち前記コンタクトホール42に形成される部分の膜厚tを2μm以上にすることにより、前記半導体チップ30を製造することを特徴とする半導体装置の製造方法。前記コンタクトホール42を形成する工程では、前記層間絶縁膜41に対して等方性エッチングを行って第1開口部42aを形成する工程と、前記第1開口部42aに対して異方性エッチングを行って前記半導体基板35の前記主表面35aの一部を露出させる第2開口部42bを形成する工程と、を行うことにより、前記第1、第2開口部42a、42bにて構成される前記コンタクトホール42を形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記コンタクトホール42を形成する工程では、前記上部電極43を形成した際に、前記ゲート電極38と前記上部電極43との間に配置される層間絶縁膜41の膜厚が0.3μm以上となる前記コンタクトホール42を形成することを特徴とする請求項5または6に記載の半導体装置の製造方法。前記ゲート電極38を形成する工程では、前記半導体基板35に所定方向に延設された複数のトレンチ36を形成する工程と、前記複数のトレンチ36の壁面にそれぞれゲート絶縁膜37を形成する工程と、前記ゲート絶縁膜37上にそれぞれ前記ゲート電極38を形成する工程と、を行い、前記コンタクトホール42を形成する工程では、隣接する前記トレンチ36の間の前記主表面35aの一部を露出させると共に、少なくとも前記半導体基板35に最も近い部分から前記ゲート電極38上までの部分がテーパ形状とされ、前記半導体基板35の前記主表面35aにおける前記ゲート電極38と前記コンタクトホール42との間隔をxとすると、b-a/h≦2x/0.3となる前記コンタクトホール42を形成することを特徴とする請求項7に記載の半導体装置の製造方法。しかしながら、上記特許文献1の方法では、アルミニウムを2段階に分けて形成しなければならず、製造工程が増加するという問題がある。ところで、近年では、上記半導体装置として、半導体基板の膜厚が約150μm程度である薄型基板を用いることが提案されている。そして、このような半導体基板に対して上記特許文献1、2の方法、または400°C以上の高温スパッタにより、アルミニウム膜上部電極を形成すると、半導体基板が高温環境化に曝されることになり、半導体基板が薄型基板である場合には、半導体基板が反ってしまうという問題がある。また、400°C以上の高温スパッタによって上部電極を形成した場合には、半導体基板にシリコン基板を用いると、アルミニウム/シリコン界面にアルミアロイスパイクが生じ、リーク不良が発生するという問題もある。本発明は上記点に鑑みて、リーク不良の発生を抑制することができる半導体装置およびその製造方法を提供することを第1の目的とし、薄型の半導体基板を用いることができる半導体装置およびその製造方法を提供することを第2の目的とする。上記課題を解決するため、本発明者らはIGBT素子が形成され、アルミニウムを有する材料で構成された上部電極上にニッケルを有する材料で構成されたメッキ膜を備えた半導体チップを用いて鋭意検討を行った。そして、このような半導体チップが第1、第2リードフレームの間に挟み込まれてなる半導体装置では、上部電極のうちコンタクトホールに形成される部分の膜厚が2μm以上である場合、メッキ膜に第2リードフレームを接合した際に、層間絶縁膜やゲート絶縁膜が破壊されることを抑制することができることを見出した。つまり、リーク不良の発生を抑制することができることを見出した。このため、請求項1に記載の発明では、半導体チップ30は、半導体基板35の表層部に形成された第1導電型層34と、第1導電型層34の表面に形成されたゲート絶縁膜37と、ゲート絶縁膜37上に形成されたゲート電極38と、半導体基板35の主表面35a上にゲート電極38を覆うように配置され、主表面35aの一部を露出させるコンタクトホール42が形成された層間絶縁膜41と、層間絶縁膜41上に配置され、コンタクトホール42を介して半導体基板35と接続されるアルミニウムを有する材料で構成された上部電極43と、上部電極43上に形成されたニッケルを有する材料で構成されたメッキ膜44と、半導体基板35の裏面35bに形成された下部電極46と、を有し、上部電極43は、コンタクトホール42に形成されている部分の膜厚tが2μm以上とされていることを特徴としている。これによれば、コンタクトホール42に形成されている部分の膜厚tが2μm以上とされているため、層間絶縁膜41およびゲート絶縁膜37が破壊されることを抑制することができ、リーク不良が発生することを抑制することができる。この場合、請求項2に記載の発明のように、コンタクトホール42は、相対する壁面の長さを開口幅としたとき、半導体基板35に最も近い部分の開口幅をa、半導体基板35から最も離れている部分の開口幅をb、層間絶縁膜41の膜厚をhとすると、1.872≦b-a/hとされているものとすることができる。また、請求項3に記載の発明のように、ゲート電極38と上部電極43との間に配置される層間絶縁膜41の膜厚を0.3μm以上とすることができる。これによれば、ゲート電極38と上部電極43との間に配置される層間絶縁膜41が薄すぎることによるリーク不良の発生を抑制することができる。さらに、請求項4に記載の発明のように、半導体基板35には、所定方向に延設された複数のトレンチ36が形成され、複数のトレンチ36の壁面にそれぞれゲート絶縁膜37が形成されていると共にゲート絶縁膜37上にそれぞれゲート電極38が形成されており、コンタクトホール42は、隣接するトレンチ36の間の主表面35aの一部を露出させる状態で形成され、少なくとも半導体基板35に最も近い部分から露出されている部分に最も近いゲート電極38上までの部分がテーパ形状とされており、半導体基板35の主表面35aにおけるゲート電極38とコンタクトホール42との間隔をxとすると、b-a/h≦2x/0.3とされているものとすることができる。また、本発明者らは上部電極43のうちコンタクトホール42に形成される部分の膜厚を2μm以上とするためには、以下のようにすればよいことを見出した。図5は、層間絶縁膜41上に5μmの上部電極43を形成したときの開口部寸法比と上部電極43のうちコンタクトホール42に形成される部分の膜厚との関係を示す図であり、スパッタ温度を380°C以下とするスパッタで上部電極43を形成したときのものである。なお、開口部寸法比とは、コンタクトホール42の相対する壁面の長さを開口幅としたとき、半導体基板35に最も近い部分の開口幅をa、半導体基板35から最も離れている部分の開口幅をb、層間絶縁膜41におけるコンタクトホール42が形成されない部分の膜厚をhとしたとき、b-a/hで示されるものである図2参照。図5に示されるように、層間絶縁膜41上に5μmとなる上部電極43を形成した場合、開口部寸法比b-a/hが大きくなるにつれてコンタクトホール42に形成される上部電極43の膜厚が大きくなる。この場合、-6σを通る近似式は、Al膜厚=Log12{b-a/h-1.798}3.05で示され、コンタクトホール42に形成される部分の膜厚を2μm以上とするためには開口部寸法比b-a/hを1.872以上にすればよいことが確認される。なお、層間絶縁膜41上に5μm以上となる上部電極43を形成した場合は、上部電極43のうちコンタクトホール42に形成される部分の膜厚はさらに厚くなる。このため、請求項5に記載される発明では、主表面35aおよび当該主表面35aと反対側の裏面35bを有し、表層部に第1導電型層34を有する半導体基板35を用意する工程と、第1導電型層34の表面にゲート絶縁膜37を形成する工程と、ゲート絶縁膜37上にゲート電極38を形成する工程と、半導体基板35の主表面35a上にゲート電極38を覆う層間絶縁膜41を形成する工程と、層間絶縁膜41に主表面35aの一部を露出させるコンタクトホール42を形成する工程と、層間絶縁膜41上に、コンタクトホール42を介して半導体基板35と接続されるアルミニウムを有する材料で構成される上部電極43をスパッタによって形成する工程と、上部電極43上にニッケルを有する材料で構成されるメッキ膜44を形成する工程と、裏面35b側に下部電極46を形成する工程と、を行い、コンタクトホール42を形成する工程では、相対する壁面の長さを開口幅としたとき、半導体基板35に最も近い部分の開口幅をa、半導体基板35から最も離れている部分の開口幅をb、層間絶縁膜41の膜厚をhとすると、1.872≦b-a/hとなるコンタクトホール42を形成し、上部電極43を形成する工程では、層間絶縁膜41上に5μm以上の上部電極43を形成することにより、上部電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることにより半導体チップ30を製造することを特徴としている。これによれば、1.872≦b-a/hとしているため、層間絶縁膜41上に5μm以上の上部電極43を形成することにより、上部電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることができる。このため、層間絶縁膜41やゲート絶縁膜37が破壊されることを抑制することができ、リーク不良が発生することを抑制することができる。また、1.872≦b-a/hとしているため、380°C以下のスパッタを行って上部電極43を形成しても上部電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることができる。すなわち、薄型基板を用いて半導体装置を構成しても薄型基板が反ることを抑制することができる。さらに、380°C以下のスパッタによって上部電極43を形成できるため、半導体基板35をシリコン基板で構成した場合、アルミニウム/シリコン界面にアルミアロイスパイクが発生することを抑制することができる。例えば、請求項6に記載の発明のように、コンタクトホール42を形成する工程では、層間絶縁膜41に対して等方性エッチングを行って第1開口部42aを形成する工程と、第1開口部42aに対して異方性エッチングを行って半導体基板35の主表面35aの一部を露出させる第2開口部42bを形成する工程と、を行うことにより、第1、第2開口部42a、42bにて構成されるコンタクトホール42を形成することができる。これによれば、例えば、コンタクトホール42を異方性エッチングのみで構成する場合と比較して、コンタクトホール42のうち半導体基板35から最も離れている部分の開口幅を容易に大きくすることができる。また、請求項7に記載の発明のように、コンタクトホール42を形成する工程では、上部電極43を形成した際に、ゲート電極38と上部電極43との間隔が0.3μm以上となるコンタクトホール42を形成することができる。そして、請求項8に記載の発明のように、ゲート電極38を形成する工程では、半導体基板35に所定方向に延設された複数のトレンチ36を形成する工程と、複数のトレンチ36の壁面にそれぞれゲート絶縁膜37を形成する工程と、ゲート絶縁膜37上にそれぞれゲート電極38を形成する工程と、を行い、コンタクトホール42を形成する工程では、隣接するトレンチ36の間の主表面35aの一部を露出させると共に、少なくとも半導体基板35に最も近い部分から露出されている部分に最も近いゲート電極38上までの部分がテーパ形状とされ、半導体基板35の主表面35aにおけるゲート電極38とコンタクトホール42との間隔をxとすると、b-a/h≦2x/0.3となるコンタクトホール42を形成することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本発明における半導体装置の断面構成を示す図である。図1に示されるように、半導体装置は、第1、第2リードフレーム10、20と、第1、第2リードフレーム10、20の間に挟み込まれる半導体チップ30と、第2リードフレーム20と半導体チップ30との間に配置されるヒートシンクブロック50と、モールド樹脂80とを備えている。半導体チップ30は、本実施形態では、トレンチゲート型IGBT素子が形成されたものである。図2は、図1に示す半導体チップ30の断面構成を示す図である。図2に示されるように、半導体チップ30は、P型コレクタ層31上にN型フィールドストップ層以下、FS層という2が形成されており、FS層32上にはN-型ドリフト層33が形成されている。FS層32は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、N-型ドリフト層33の表層部には本発明の第1導電型層に相当するP型ベース層34が形成されている。本実施形態では、P型コレクタ層31、FS層32、N-型ドリフト層33、P型ベース層34にて半導体基板35が構成されており。P型ベース層34の表面が半導体基板35の主表面35aに相当し、P型コレクタ層31の裏面が半導体基板35の裏面35bに相当している。また、半導体基板35は厚さが約150μm程度の薄型基板とされている。そして、半導体基板35には、P型ベース層34を貫通してN-型ドリフト層33に達する複数のトレンチ36が形成されている。これら複数のトレンチ36は、本実施形態では、所定の間隔ピッチで形成されており、所定方向図2では紙面垂直方向において平行に延設されたストライプ構造とされている。なお、ここでは複数のトレンチ36がストライプ構造とされているものについて説明するが、トレンチ36は平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。各トレンチ36内は、各トレンチ36の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜37と、このゲート絶縁膜37上に形成されたポリシリコン等により構成されるゲート電極38とにより埋め込まれており、これによってトレンチゲート構造が形成されている。また、図2に示されるように、隣接するトレンチ36同士の間に配置されているP型ベース層34の表層部には、トレンチ36の側面に接するようにN型エミッタ層39が形成されていると共に、トレンチ36の側面から離間した位置にP型ボディ領域40が形成されている。具体的には、N型エミッタ層39は、トレンチ36の長手方向に沿ってトレンチ36の側面に接するように棒状に延設され、トレンチ36の先端よりも内側で終端する構造とされている。また、P型ボディ領域40は、2つのN型エミッタ層39に挟まれてトレンチ36の長手方向つまりN型エミッタ層39に沿って棒状に延設されており、トレンチ36の先端よりも内側で終端する構造とされている。これらN型エミッタ層39とP型ボディ領域40は、十分にP型ベース層34よりも高濃度とされており、P型ベース層34内で終端する構造とされている。半導体基板35の主表面35a上P型ベース層34上にはBPSG等で構成される層間絶縁膜41が形成されており、この層間絶縁膜41にはコンタクトホール42が形成されている。そして、このコンタクトホール42からN型エミッタ層39の一部およびP型ボディ領域40が層間絶縁膜41から露出している。本実施形態のコンタクトホール42は、トレンチ36の長手方向に沿って延設されている。そして、相対する壁面の長さを開口幅とすると、具体的には、延設方向と垂直な方向であって半導体基板35の平面方向と平行な方向の長さ図2中紙面左右方向の長さを開口幅とすると、半導体基板35側から半導体基板35と反対側に向かって開口幅が長くなるテーパ形状とされている。また、コンタクトホール42のうち半導体基板35に最も近い部分半導体基板35と接触する部分の開口幅をaとすると共に半導体基板35から最も離れている部分の開口幅をbとし、層間絶縁膜41のうちコンタクトホール42が形成されていない部分の膜圧をhとすると、1.872≦b-a/hとされている。そして、層間絶縁膜41上には、コンタクトホール42を埋め込むように本発明の上部電極に相当するエミッタ電極43が形成されている。このエミッタ電極43は、アルミニウムを含む材料、例えば、AlSiで構成されており、層間絶縁膜41上の膜厚sが5μm以上とされ、コンタクトホール42に形成される部分の膜厚tが2μm以上とされている。なお、エミッタ電極43のうちコンタクトホール42に形成される部分の膜厚tとは、半導体基板35と接触するエミッタ電極43の膜厚のことである。また、エミッタ電極43における層間絶縁膜41上の膜厚sとは、言い換えると層間絶縁膜41のうちコンタクトホール42が形成されていない部分上に形成されたエミッタ電極43の膜厚のことである。このエミッタ電極43は、コンタクトホール42を介してN型エミッタ層39およびP型ボディ領域40に電気的に接続されている。また、エミッタ電極43は、コンタクトホール42が形成されている部分において、半導体基板35側と反対側の表面にボイド43aが形成されている。また、ゲート電極38とエミッタ電極43との間に配置される層間絶縁膜41は、膜厚が0.3μm未満になるとリーク不良が発生することが知られている。このため、ゲート電極38とエミッタ電極43との間に配置される層間絶縁膜41は、膜厚が少なくとも0.3μmとされている。具体的には、本実施形態では、コンタクトホール42は、半導体基板35側から半導体基板35と反対側に向かって開口幅が長くなるテーパ形状とされているため、半導体基板35の主表面35aにおけるゲート電極38とコンタクトホール42との間隔をxとすると、b-a/h≦2x/0.3とされている。エミッタ電極43上には、ニッケルを含む材料、例えば、NiPで構成されるメッキ膜44が形成されている。このメッキ膜44は、一対のリードフレームにはんだを介して挟み込まれる際に、はんだとの接合強度を向上させるものであり、エミッタ電極43に形成されたボイド43aを埋め込むように形成されている。そして、メッキ膜44上には、はんだとの接合性を向上させる金で構成されるメッキ膜45が積層されている。また、半導体基板35の裏面P型コレクタ層31の裏面35bには、P型コレクタ層31と電気的に接続される本発明の下部電極に相当するコレクタ電極46が形成されている。以上が本実施形態における半導体チップ30の構成である。また、第1、第2リードフレーム10、20は、図1に示されるように、Fe、Cu、Mo、42アロイ、コバール等の導電性および放熱性に優れた金属材料で構成されており、それぞれ一面10a、20aおよび当該一面10a、20aと反対側の他面10b、20bを有する矩形板状とされている。また、第1、第2リードフレーム10、20は、所定の一辺に外側に突出する端子部11を備えており、端子部11を介して外部と電気的な接続が図られるようになっている。なお、図1中では、第2リードフレーム20の端子部を図示していない。そして、第1、第2リードフレーム10、20、半導体チップ30、ヒートシンクブロック50は、はんだ60、61、62を介して電気的および熱的に接続されている。具体的には、第1リードフレーム10の一面10aがはんだ60を介して半導体チップ30におけるコレクタ電極46に熱的および電気的に接続され、第2リードフレーム20の一面20aがはんだ61を介してヒートシンクブロック50に電気的および熱的に接続され、ヒートシンクブロック50がはんだ62を介して第1半導体チップ30におけるメッキ膜45に熱的および電気的に接続されている。このため、半導体チップ30の表面では、はんだ62、ヒートシンクブロック50、はんだ61、第2リードフレーム20を介して放熱が行われ、半導体チップ30の裏面では、はんだ60、第1リードフレーム10を介して放熱が行われる。また、第1リードフレーム10の外側には、制御端子部12が備えられており、この制御端子部12は、半導体チップ30のゲート電極38とワイヤ70を介して結線されて電気的に接続されている。なお、本実施形態では、端子部11と反対側に制御端子部12が備えられているが、制御端子部12は、端子部11側に備えられていてもよい。そして、第1、第2リードフレーム10、20、半導体チップ30、ヒートシンクブロック50、制御端子部12、ワイヤ70は、端子部11および制御端子部12の一部がアウターリードとして露出すると共に、第1リードフレーム10の他面10bおよび第2リードフレーム20の他面20bが露出する状態でモールド樹脂80に封止されている。すなわち、本実施形態の半導体装置は、両面放熱構造とされている。なお、モールド樹脂80は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロンBN等のフィラーが混在され、第1、第2リードフレーム10、20の熱膨張係数に近づけたものを用いることが好ましい。次に、上記半導体装置の製造工程について説明する。まず、半導体チップ30の製造工程について説明する。図3は、本実施形態における半導体チップ30の製造工程を示す断面図である。図3aに示されるように、まず、厚さが150μm程度の薄型基板であり、N-型ドリフト層33を構成する半導体基板35を用意し、半導体基板35の表層部にP型ベース層34を熱拡散で形成する。その後、半導体基板35にトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、P型ベース層34を貫通してN-型ドリフト層33に達するようにトレンチ36を形成し、このトレンチ36の内壁表面にゲート絶縁膜37とゲート電極38となるポリシリコンとを形成する。続いて、N型エミッタ層39の形成予定領域が開口しているマスクを用いたN型不純物のイオン注入を行うと共に、P型ボディ領域40の形成予定領域が開口しているマスクを用いたP型不純物のイオン注入を行った後、熱処理にて不純物を活性化させることにより、N型エミッタ層39およびP型ボディ領域40を形成する。その後、図3bに示されるように、半導体基板35の主表面35a上に層間絶縁膜41を形成し、層間絶縁膜41上にコンタクトホール42の形成予定領域が開口している図示しないレジストを配置する。そして、このレジストをマスクとして層間絶縁膜41にN型エミッタ層39の一部およびP型ボディ領域40を露出させるコンタクトホール42を異方性エッチングによって形成する。具体的には、図5を用いて上記で説明したように、コンタクトホール42のうち半導体基板35に最も近い部分の開口幅をaとすると共に半導体基板35から最も離れている部分の開口幅をbとし、層間絶縁膜41のうちコンタクトホール42が形成されていない部分の膜圧をhとしたとき、1.872≦b-a/hとなるコンタクトホール42を形成する。このとき、上記のように、リーク不良の発生を抑制するために、コンタクトホール42をb-a/h≦2x/0.3も満たすように形成する。続いて、図3cに示されるように、スパッタ温度を380°C以下とするスパッタにより、コンタクトホール42を埋め込みつつ層間絶縁膜41上にエミッタ電極43を形成し、コンタクトホール42を介してエミッタ電極43とN型エミッタ層39およびP型ボディ領域40とを電気的に接続する。このとき、図5を用いて上記で説明したように、コンタクトホール42の開口部寸法比が1.872≦b-a/hとされているため、層間絶縁膜41上に膜厚sが5μm以上となるエミッタ電極43を形成すると、エミッタ電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることができる。次に、図3dに示されるように、エミッタ電極43上に無電解メッキ法等によってニッケルで構成されるメッキ膜44を形成する。なお、メッキ膜44は、エミッタ電極43に形成されたボイド43aに入り込むように形成される。続いて、メッキ膜44上に無電解メッキ法等によって金で構成されるメッキ膜45を形成する。そして、特に図示しないが、半導体基板35の裏面35b側にFS層32およびP型コレクタ層31を形成し、P型コレクタ層31上にコレクタ電極46を形成することにより、図2に示す半導体チップ30が製造される。その後、第1リードフレーム10上にはんだ60を介して半導体チップ30を搭載し、半導体チップ30上にはんだ61、62が接合されたヒートシンクブロック50を搭載する。次に、リフロー工程を行い、第1リードフレーム10、半導体チップ30、ヒートシンクブロック50をはんだ60、61を介して接合する。続いて、半導体チップ30と制御端子部12とをワイヤ70を介して結線して電気的に接続する。続いて、ヒートシンクブロック50上に第2リードフレーム20を配置し、再びリフロー工程を行うことにより、ヒートシンクブロック50と第2リードフレーム20とを接合する。このとき、上記のようにエミッタ電極43のうちコンタクトホール42に形成される部分の膜厚が2μm以上とされているため層間絶縁膜41やゲート絶縁膜37が破壊されることを抑制することができる。その後、端子部11および制御端子部12の一部がアウターリードとして露出すると共に、第1、第2リードフレーム10、20の他面10b、20bが露出するように、第1、第2リードフレーム10、20、半導体チップ30、制御端子部12、およびワイヤ70をモールド樹脂80によって封止する。これにより、上記図1に示す半導体装置が製造される。以上説明したように、本実施形態では、1.872≦b-a/hとしているため、層間絶縁膜41上にエミッタ電極43を5μm以上形成したとき、エミッタ電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることができる。このため、リードフレームをメッキ膜45上に配置したとき、層間絶縁膜41およびゲート絶縁膜37が破壊されることを抑制することができ、リーク不良の発生を抑制することができる。また、1.872≦b-a/hとしているため、スパッタ温度を380°C以下とするスパッタを行ってエミッタ電極43を形成してもエミッタ電極43のうちコンタクトホール42に形成される部分の膜厚tを2μm以上にすることができる。すなわち、薄型基板を用いて半導体装置を構成しても薄型基板が反ることを抑制することができる。なお、もちろん500μm程度の厚型基板を用いることもできる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して半導体チップ30におけるコンタクトホール42を形成する工程を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4は、本実施形態における半導体チップ30のコンタクトホール42を形成する工程を示す断面図である。図4aに示されるように、コンタクトホール42を形成する工程では、層間絶縁膜41上にコンタクトホール42の形成予定領域が開口しているレジスト90を形成した後、半導体基板35から最も離れている部分の開口幅がbとなる第1開口部42aを形成する。なお、第1開口部42aは層間絶縁膜41を貫通しない深さとされており、この工程後ではN型エミッタ層39およびP型ボディ領域40は層間絶縁膜41に覆われている。次に、図4bに示されるように、第1開口部42aに対して異方性エッチングを行い、コンタクトホール42のうち半導体基板35に最も近い部分の開口幅がaとなる第2開口部42bを形成することにより、第1、第2開口部42a、42bにて構成されるコンタクトホール42を形成する。以上説明したように、本実施形態では、等方性エッチングにて第1開口部42aを形成し、異方性エッチングにて第2開口部42bを形成することにより、コンタクトホール42を形成している。このため、例えば、コンタクトホール42を異方性エッチングのみで構成する場合と比較して、コンタクトホール42のうち半導体基板35から最も離れている部分の開口幅bを容易に大きくすることができる。他の実施形態上記第1実施形態ではコンタクトホール42を異方性エッチングのみで形成し、上記第2実施形態ではコンタクトホール42を異方性エッチングおよび等方性エッチングで形成する例について説明したが、コンタクトホール42を等方性エッチングのみで形成するようにしてもよい。また、上記各実施形態では、IGBT素子が形成された半導体装置を説明したが、P型コレクタ層31およびFS層32を有しないMOS型素子が形成された半導体装置であってもよい。さらに、上記各実施形態では、トレンチゲート型のIGBT素子が形成された半導体装置を説明したが、プレーナ型のIGBT素子が形成された半導体装置であってもよい。そして、上記各実施形態において、P型とN型とを反対にしたものであってもよい。さらに、上記各実施形態において、金で構成されるメッキ膜45を有しない半導体装置とすることもできる。