集積回路であって、第1のメモリアレイ、および、前記第1のメモリアレイに接続された論理回路を含み、前記第1のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび前記論理回路の全ての活性トランジスタは、フィン電界効果トランジスタFinFETであり、第1の縦方向に沿って配置されたゲート電極を有する集積回路。前記第1のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび前記論理回路の全ての活性トランジスタは、第2の縦方向に沿って配置された活性領域を有し、前記第2の縦方向は、前記第1の縦方向に実質的に垂直である請求項1に記載の集積回路。前記第1のメモリアレイは、メモリアレイの全ての活性トランジスタの少なくとも1つに隣接して設置された少なくとも1つのダミーメモリセルを更に含み、前記少なくとも1つのダミーメモリセルは、前記第1の縦方向または前記第2の縦方向に沿って配置されたゲート電極を有する請求項2に記載の集積回路。前記第1のメモリアレイは、スタティックランダムアクセスメモリSRAMアレイである請求項1に記載の集積回路。前記第1のメモリアレイの全てのメモリセルの全ての活性トランジスタのゲート電極は、同じピッチを有する請求項1に記載の集積回路。前記論理回路と接続された第2のメモリアレイを更に含み、前記第2のメモリアレイの全てのメモリセルの全ての活性トランジスタは、フィン電界効果トランジスタFinFETであり、前記第1の縦方向に沿って配置されたゲート電極を有する請求項1に記載の集積回路。集積回路であって、全てのメモリセルの全ての活性トランジスタの全てのゲート電極が、第1の縦方向に沿って配置され、全ての活性トランジスタ用の全ての非平面活性領域が、第2の縦方向に沿って配置され、かつ前記第1の縦方向は、前記第2の縦方向に実質的に垂直である第1のメモリアレイ、および、前記第1のメモリアレイに接続され、全ての活性トランジスタの全てのゲート電極が、前記第1の縦方向に沿って配置され、全ての活性トランジスタ用の全ての非平面活性領域が、前記第2の縦方向に沿って配置された論理回路を含む集積回路。前記第1のメモリアレイは、少なくとも1つのダミーメモリセルを更に含み、前記少なくとも1つのダミーメモリセルは、前記第1の縦方向または前記第2の縦方向に沿って配置されたゲート電極を有する請求項7に記載の集積回路。前記論理回路に接続された第2のメモリアレイを更に含み、前記第2のメモリアレイの全てのメモリセルの全ての活性トランジスタの全てのゲート電極は、前記第1の縦方向に沿って配置され、前記第2のメモリアレイの全ての活性トランジスタ用の全ての非平面活性領域は、前記第2の縦方向に沿って配置される請求項7に記載の集積回路。集積回路の形成方法であって、基板上に、第1のメモリアレイの全ての活性トランジスタ用の複数の第1の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第2の活性領域を形成するステップ、および、前記第1のメモリアレイの全ての活性トランジスタ用の複数の第1のゲート電極、および前記論理回路の全ての活性トランジスタ用の複数の第2のゲート電極を形成するステップを更に含み、前記第1のゲート電極は、前記第1の活性領域に垂直であり、前記第2のゲート電極は、前記第2の活性領域に垂直であり、かつ前記第1のゲート電極に平行であるように配置する集積回路の形成方法。前記メモリアレイおよび前記論理回路の全ての活性トランジスタのソース/ドレインS/D領域にイオンを注入する、2つのイオン注入のプロセスだけを実施するステップを更に含む請求項10に記載の集積回路の形成方法。前記第1のメモリアレイの少なくとも1つの活性トランジスタに隣接した少なくとも1つのダミーメモリセルを形成するステップを更に含み、前記少なくとも1つのダミーメモリセルは、前記第1の活性領域または前記第1のゲート電極と平行な方向に沿って配置されたゲート電極を有する請求項10に記載の集積回路の形成方法。基板上に、第2のメモリアレイの全ての活性トランジスタ用の複数の第3の活性領域を形成するステップ、および、前記第2のメモリアレイの全ての活性トランジスタ用の複数の第3のゲート電極を形成するステップを更に含み、前記第3のゲート電極は、前記第2の活性領域に垂直な方向に沿い、かつ前記第1のゲート電極に平行な方向に沿って配置される請求項10に記載の集積回路の形成方法。集積回路およびその形成方法を提供する。1つの実施の形態において、集積回路は、第1のメモリアレイおよび第1のメモリアレイに接続された論理回路を含む。第1のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタFinFETであり、第1の縦方向に沿って配置されたゲート電極を有する。もう1つの実施の形態において、集積回路の形成方法は、基板上に、第1のメモリアレイの全ての活性トランジスタ用の複数の第1の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第2の活性領域を形成するステップを含む。第1のメモリアレイの全ての活性トランジスタ用の複数の第1のゲート電極、および論理回路の全ての活性トランジスタ用の複数の第2のゲート電極が形成される。第1のゲート電極は、第1の活性領域に垂直な方向に沿って配置され、第2のゲート電極は、第2の活性領域に垂直な方向に沿って配置され、かつ第1のゲート電極に平行な方向に配置される。これらのおよび他の実施の形態、およびその特徴は、以下の文面および添付の図面と併せて更に詳細に述べられる。集積回路の製造コストを良好に減少できる。以下の開示は、添付の図面を参照して、次の詳細な説明から良く理解される。添付の図面は、工業における標準的技法に従って、種々の特徴が縮尺通りに描かれず、図示の目的のためだけに使用されている。実際、図面における種々の特徴の寸法は、議論の明確化のために、任意に拡大または縮小されてよい。従来のSRAM回路は、メモリアレイおよび少なくとも1つの制御論理回路を有する。各メモリアレイおよび制御論理回路は、複数のトランジスタを有する。トランジスタは、活性領域およびゲート電極を有する。活性領域は、基板内に形成され、一般的に平面活性領域planaractiveareaといわれる。従来、ゲート電極のルート方向routingdirectionおよび制御論理回路のトランジスタの活性領域は、通常、2つの方向に沿って互いに垂直である。トランジスタのソース/ドレインS/D領域を制御論理回路の活性領域に形成するには、4つのイオン注入プロセスが用いられる。各イオン注入プロセスは、従来のSRAM回路を積載した基板が0°、90°、180°、270°の位置で処理されている間に行われる。4つのイオン注入プロセスは、集積回路の製造コストを増加させる。上述により、メモリ回路およびメモリ回路の形成方法が望まれる。次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。複数の要素および複数の配置の特定の実施例が、以下の簡潔な開示内容で述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。例えば、本説明の第2の特徴の上方の、または第2の特徴上の第1の特徴の形成は、第1の特徴と第2の特徴とが直接接触するように、形成される複数の実施の形態を含むことができ、且つ第1の特徴と第2の特徴とが直接接触しないように、付加的な特徴が第1の特徴と第2の特徴との間に形成される複数の実施の形態を含むこともできる。また、本開示は、種々の実施例において、参照番号符号および/または文字を繰り返し用いている。この反復は、簡素化と明確化の目的のためであって、種々の実施の形態および/または議論された構成との間の関係を規定するものではない。図1は、少なくとも1つのメモリアレイを含む例示的な集積回路を示す概略図である。図1では、集積回路100は、少なくとも1つのメモリアレイ、例えばメモリアレイ101および論理回路105などを含み得る。論理回路105は、メモリアレイ101に接続され得る。メモリアレイ101の全てのメモリセルの全ての活性トランジスタおよび論理回路105の全ての活性トランジスタは、同じ縦方向長手方向に沿って配置されたゲート電極を有し得る。実施の形態において、メモリアレイ101の全ての活性トランジスタのワードラインおよび論理回路105の全ての活性トランジスタのワードラインは、同じ縦方向長手方向に沿って配置される。メモリアレイ101は、複数のワードラインWLsおよび複数のビットラインBLsおよびビットラインバーBLBsを含み得る。いくつかの実施の形態において、メモリアレイ101は、スタティックランダムアクセスメモリSRAMアレイ、埋め込みSRAMアレイ、ダイナミックランダムアクセスメモリDRAMアレイ、埋め込みDRAMアレイ、不揮発性メモリアレイ、例えば、FLASH、EPROM、E2PROME、フィールドプログラマブルゲートアレイfieldprogrammablegatearray、論理回路アレイ、および/または他のメモリアレイであり得る。6TSRAMメモリセルを用いる実施の形態において、メモリアレイ101は、複数のメモリセル、例えばメモリアレイ101に繰り返し配置されたメモリセル101aを含み得る。メモリセル101aは、ビットラインBL、ビットラインバーBLB、およびワードラインWLに接続され得る。注意するのは、1つのメモリセル101aのみが示されているが、他のメモリセル図示されていないがそのメモリアレイの対応するワードラインWLsおよびビットラインBLsに接続されてもよい。メモリアレイ101の一部は、ワード幅に配置され得る、8、16、32、64、128、またはより多くの行columnを有してもよい。実施の形態において、ワードラインは、ビットラインに実質的に直交して配置され得る。他の実施の形態において、ワードラインおよびビットラインの別の配置が提供され得る。注意するのは、メモリセル101aの記述は、例示的なものであるに過ぎないことである。他の実施の形態において、メモリセル101aは、8TSRAMメモリセル、1TSRAMメモリセル、または8TSRAMメモリセル、またはどのタイプのメモリセルでもよい。図1を再度参照下さい。メモリセル101aは、活性トランジスタ110、115、120、125、130、および135を含み得る。活性トランジスタ110、115、120、125、130、および135は、メモリセルの動作、例えば読み込みまたは書き込み用に動作可能であり得る。1つの実施の形態において、活性トランジスタ110、120、および115、125は、2つのクロスラッチcrosslatchインバータとして動作可能であり、データをメモリセル101aに保存するフリップフロップを形成し得る。活性トランジスタ130および135は、2つのパストランジスタ、またはアクセストランジスタ、またはパスゲートとして動作可能であり得る。いくつかの実施の形態において、活性トランジスタ110および115は、プルアップトランジスタであり、かつ活性トランジスタ120および125は、プルダウントランジスタである。プルアップトランジスタは、電圧レベルを電源電圧レベル、例えばVDDに引き上げるように構成され得る。プルダウントランジスタは、電圧レベルをもう1つの電源電圧レベル、例えばVSSに引き下げるように構成され得る。実施の形態において、活性トランジスタ110のドレインは、活性トランジスタ130のソース、活性トランジスタ120のドレイン、および活性トランジスタ115のゲートと電気的に接続され得る。活性トランジスタ115のドレインは、活性トランジスタ135のソース、活性トランジスタ125のドレイン、および活性トランジスタ110のゲートと電気的に接続され得る。活性トランジスタ110のゲートは、活性トランジスタ120のゲートと接続され得る。活性トランジスタ115のゲートは、活性トランジスタ125のゲートと接続され得る。活性トランジスタ130および135のドレインは、ビットラインBLおよびビットラインバーBLBとそれぞれ電気的に接続され得る。活性トランジスタ130および135のゲートは、ワードラインWLと電気的に接続され得る。ビットラインBL、ビットラインバーBLB、およびワードラインWLは、メモリアレイの他のメモリセルに延伸してもよい。注意するのは、活性トランジスタ110、115、120、125、130、および135の数、タイプ、および配置は、例示的なものであるに過ぎないことである。当業者は、活性トランジスタの数、タイプ、および配置を変えて、所望のメモリアレイを達成し得る。図2Aは、活性領域、ゲート電極、および例示的なメモリセルの接触を概略的に示す上面図である。図2Aでは、メモリセル101aは、第1の縦方向例えば図2Aの左右方向に沿って配置されたゲート電極210a~210dを有し得る。メモリセル101aは、第2の縦方向例えば図2Aの上下方向に沿って配置された活性領域215a~215dを有し得る。第2の縦方向は、第1の縦方向と実質的に垂直である。上述のように、メモリアレイ101は、複数のメモリセルを含み得る。各メモリセルは、メモリセル101aの構造と同様の構造を有し、メモリアレイ101に配置され得る。上述より分かるように、メモリアレイ101の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じ縦方法に配置され得る。図2Bは、活性領域、ゲート電極、および例示的な論理回路の一部の接触を概略的に示す上面図である。論理回路105の一部は、複数の活性トランジスタ、例えば、活性トランジスタ220a~220fを含み得る。活性トランジスタ220a~220fは、メモリセルの動作、例えば読み込みまたは書き込み用に動作可能であり得る。活性トランジスタ220a~220fは、複数のゲート電極、例えば、ゲート電極225a~225c、および活性領域、例えば活性領域230a~230bを有し得る。ゲート電極225a~225cの縦方向長手方向は、メモリセル101aのゲート電極210a~210dの縦方向長手方向と同じであり得る。ゲート電極225a~225cの縦方向は、活性領域230a~230bと実質的に垂直であり得る。実施の形態において、論理回路105は、制御論理、入力/出力IOインターフェース、アドレスレジスタ、入力バッファ、センスアンプ、出力バッファ、またはその任意の組み合わせを含み得る。上述のように、メモリアレイ101の全てのメモリセルの全ての活性トランジスタの全てのゲート電極および論理回路105の全ての活性トランジスタのゲート電極は、同じ縦方向、例えば水平方向に沿って配置され得る。メモリアレイ101の全ての活性トランジスタの全ての活性領域および論理回路105の全ての活性トランジスタの全ての活性領域は、同じ縦方向、例えば垂直方向に沿って配置され得る。よって、メモリアレイ101および論理回路105の活性トランジスタソース/ドレインS/D領域図示されていないは、ゲート電極の縦方向と実質的に平行な方向に沿った、2つのイオン注入プロセスだけで実施され得る。実施の形態において、メモリアレイ101の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じピッチを有し得る。例えば、ゲート電極210cと210dとのエッジ間のピッチは、ゲート電極210dのエッジと、ゲート電極210dに隣接し、かつその下方にあるもう1つのゲート電極図示されていないのエッジと、の間のピッチと同じであり得る。実施の形態において、各活性トランジスタ110、115、120、125、130、135、および220a~220fは、フィン電界効果トランジスタFinFETであり得る。図3は、例示的なFinFETsの断面図である。図3では、FinFETs300a~300cは、基板301上に配置され得る。基板301は、複数の活性領域305a~305cを含み得る。実施の形態において、活性領域305a~305cは、基板301の表面301a上の非平面活性領域nonplanaractiveareaであり得る。実施の形態において、基板301は、元素半導体材料、化合物半導体材料、合金半導体材料、または他の好適な材料またはその組み合わせを含んでもよい。元素半導体材料は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含み得る。化合物半導体材料は、炭化ケイ素、ガリウムヒ素、リン化ガリウム、リン化インジウム、ヒ化インジウム、およびアンチモン化インジウムを含み得る。合金半導体材料は、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、およびGaInAsPを含み得る。1つの実施の形態において、合金半導体基板は、シリコンおよびゲルマニウムの組成が、ある位置のある比率から他の位置の他の比率へと変化する、SiGeの傾斜特性を有し得る。もう1つの実施の形態において、SiGe合金は、シリコン基板上に形成される。もう1つの実施の形態において、SiGe基板は、歪み構造である。また、半導体基板は、シリコンオンインシュレータSOI、または薄膜トランジスタTFTなどの半導体オンインシュレータでもよい。いくつかの実施例において、半導体基板は、ドープされたエピタキシャル層epitaxiallayerまたは埋め込み層を含んでもよい。別の実施例において、化合物半導体基板は、多層構造を有してもよく、また、基板は化合物半導体多層構造を含んでもよい。図3を再度参照下さい。分離材料310は、基板301の表面301a上に配置され得る。分離材料310は、FinFETs300a~300cの活性領域305a~305cの周りに配置され得る。分離材料310は、2つの隣接した活性領域305a、305b、または305b、305cを電気的に分離し得る。分離材料310は、シャロートレンチアイソレーションSTI構造、シリコン局所酸化LOCOS構造、他の分離構造、またはその任意の組み合わせを含み得る。実施の形態において、ゲート誘電体図示されていないは、活性領域305a~305c上に形成され得る。ゲート誘電体は、単一層または多層構造を含み得る。多層構造を有する実施の形態において、ゲート誘電体は、界面誘電体層および高誘電率highk誘電体層を含み得る。界面誘電体層interfacialdielectriclayerは、任意の好適なプロセスおよび任意の好適な厚さに形成され得る。例えば、界面誘電体層は、例えば酸化物、窒化物、酸窒化物、他のゲート誘電体材料、および/またはその組み合わせなどの材料を含み得る。界面誘電体層は、熱プロセス、CVDプロセス、ALDプロセス、エピタキシャルプロセスepitaxialprocess、および/またはその組み合わせによって形成され得る。高誘電率誘電体層highkdielectriclayerは、界面層上に形成され得る。高誘電率誘電体層は、例えば、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高誘電率誘電体材料、および/またはその組み合わせなどの高誘電率誘電体材料を含み得る。高誘電率材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウムzirconiumaluminate、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナhafniumdioxidealumina;HfO2Al2O3合金、他の好適な材料、および/またはその組み合わせから更に選択されてもよい。高誘電率誘電体層は、原子層堆積ALD、化学気相成長CVD、物理気相成長PVD、リモートプラズマCVDRPCVD、プラズマCVDPECVD、有機金属CVDMOCVD、スパッタリング、蒸着、他の好適なプロセス、および/またはその組み合わせなどの任意の好適なプロセスによって形成されてもよい。図3を再度参照下さい。ゲート電極320は、活性領域305a~305c上に配置され得る。実施の形態において、ゲート電極320は、ポリシリコン、チタンTi、スズTiN、窒化タンタルTaN、タンタルTa、炭化タンタルTaC、窒化タンタルシリコンTaSiN、タングステンW、窒化タングステンWN、窒化モリブデンMoN、MoON、酸化ルテニウムRuO2、および/または他の好適な材料を含む1つ以上の材料を含み得る。ゲート電極320は、物理気相成長PVD、CVD、ALD、蒸着、および/または他の好適なプロセスによって形成される層を含み得る。実施の形態において、ゲート電極320は、金属ゲートのN型金属仕事関数またはP型金属仕事関数を提供する仕事関数金属層を含み得る。P型仕事関数の材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物、および/または他の好適な材料などの成分を含む。N型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、炭化アルミニウム、アルミナイド、および/または他の好適な材料などの成分を含む。実施の形態において、メモリアレイ101図1に図示されているは、少なくとも1つのダミーメモリセル図示されていないを含み得る。ダミーメモリセルは、メモリアレイ101の全ての活性トランジスタの少なくとも1つに隣接して配置され得る。実施の形態において、ダミーメモリセルは、メモリアレイ101の周辺領域および/または端に配置することができる。ダミーメモリセルは、メモリアレイ101の中心および端の処理負荷の差を良好に減少するように構成され得る。ダミーメモリセルは、メモリセル101aの任意の動作、例えば読み込みまたは書き込みを提供しない。実施の形態において、ダミーメモリセルのゲート電極のルート方向は、ゲート電極210a~210dまたは活性領域214a~215dの縦方向と平行であり得る。図4は、もう1つの例示的な集積回路を示す概略図である。図4では、集積回路400は、複数のメモリアレイ、例えばメモリアレイ401および451を含み、制御論理405と電気的に接続され得る。図1の要素と同様である図4の要素は、符号300を加えた同じ参照番号によって示されている。実施の形態において、メモリアレイ451は、メモリアレイ401と同じまたは異なるメモリ容量を有してもよい。メモリセル451aは、メモリセル401aと同じまたは異なる構造を有してもよい。メモリセル451aは、活性トランジスタ460、465、470、475、480、および485を含み得る。活性トランジスタ460、465、470、475、480、および485は、活性トランジスタ110、115、120、125、130、および135とそれぞれ同様であり得る。6TSRAMメモリセルを用いる実施の形態において、メモリアレイ451は、複数のワードラインWLsおよび複数のビットラインBLsおよびビットラインバーBLBsを含み得る。メモリアレイ451は、少なくとも1つのメモリセル451aを含み得る。メモリセル451aは、ビットラインBL、ビットラインバーBLB、およびワード線WLに接続され得る。注意するのは、1つのメモリセル451aのみが示されているが、他のメモリセル図示されていないがそのメモリアレイの複数のワードラインWLsおよびビットラインBLsに接続されてもよい。メモリアレイ451の一部は、ワード幅に配置され得る、8、16、32、64、128、またはより多くの行columnを有してもよい。実施の形態において、ワードラインは、ビットラインに実質的に直交して配置され得る。他の実施の形態において、ワードラインおよびビットラインの別の配置が提供され得る。図5は、活性領域、ゲート電極、およびもう1つの例示的なメモリセルの接触を概略的に示す上面図である。図5では、メモリセル451aは、第1の縦方向に沿って配置されたゲート電極510a~510dを有し得る。メモリセル451aは、第2の縦方向に沿って配置された活性領域515a~515fを有し得る。第2の縦方向は、第1の縦方向と実質的に垂直である。上述のように、メモリアレイ451は、複数のメモリセルを含み得る。各メモリセルは、メモリセル451aの構造と同様の構造を有し、メモリアレイ451に配置され得る。上述より分かるように、メモリアレイ451の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じ縦方法に沿って配置され得る。実施の形態において、メモリアレイ401の全ての活性トランジスタのゲート電極、論理回路405、およびメモリアレイ451は、同じ縦方向、例えば水平方向に沿って配置され得る。メモリアレイ401の全ての活性トランジスタの活性領域、論理回路405、およびメモリアレイ451は、同じ縦方向、例えば垂直方向に沿って配置され得る。図6は、集積回路を形成する例示的な方法を示す流れ図である。図6では、集積回路の形成方法600は、基板上に第1のメモリアレイの全ての活性トランジスタ用の複数の第1の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第2の活性領域を形成するステップ610を含み得る。例えば、ステップ610は、基板上に活性領域215a~215dおよび230a~230b図2A~2Bに図示されているを形成し得る。実施の形態において、活性領域215a~215dおよび230a~230bは、基板の凹部によって規定され得る。他の実施の形態において、活性領域215a~215dおよび230a~230bは、エピタキシャルプロセス、CVDプロセス、活性領域215a~215dおよび230a~230bを形成可能な他の方法、および/またはその組み合わせによって形成され得る。図6を参照下さい。ステップ620は、第1のメモリアレイの全ての活性トランジスタ用の複数の第1のゲート電極、および論理回路の全ての活性トランジスタ用の複数の第2のゲート電極を形成し得る。第1のゲート電極は、第1の活性領域に垂直であり、第2のゲート電極は、第2の活性領域に垂直であり、かつ第1のゲート電極に平行に配置する。例えば、ステップ620は、ゲート電極210a~210dおよび225a~225c図2A~2Bに図示されているを活性領域215a~215dおよび230a~230b上に形成し得る。ゲート電極210a~210dおよび225a~225cは、物理気相成長PVD、CVD、ALD、蒸着、および/または他の好適なプロセスによって堆積層を形成することで形成され得る。堆積層は、ゲート電極210a~210dおよび225a~225cを形成するために、例えば、フォトリソグラフィープロセス、および/またはエッチプロセスによって規定されてもよい。図6を参照下さい。ステップ630は、第1のメモリアレイの全ての活性トランジスタ、および論理回路の全ての活性トランジスタのソース/ドレインS/D領域を形成し得る。例えば、メモリセル101aの活性トランジスタ110、115、120、125、130、および135、並びに論理回路105の活性トランジスタ220a~220fのS/D領域図示されていないを形成し得る。実施の形態において、ステップ630は、活性トランジスタ110、115、120、125、130、135、および220a~220fのソース/ドレイン領域にイオンを注入する、2つのイオン注入のプロセスだけを含んでもよい。イオン注入のプロセスの方向は、符号215a~215dおよび230a~230bの活性領域の縦方向長手方向に実質的に垂直であり得る。2つのイオン注入のプロセスのそれぞれは、符号215a~215dおよび230a~230bの活性領域の各縦側長手側に実施され得る。2つのイオン注入のプロセスだけで、イオン注入が実施されるため、集積回路の製造コストは良好に減少され得る。実施の形態において、S/D領域は、n型S/D領域またはp型S/D領域でもよい。n型S/D領域は、ヒ素As、リンP、他のV族元素、またはその組み合わせのドーパントを有し得る。p型S/D領域は、ホウ素Bまたは他のIII族元素のドーパントを有し得る。実施の形態において、熱処理および/または急速熱処理RTPがイオン注入プロセス後に実施される。実施の形態において、集積回路の形成方法600は、メモリアレイ101の少なくとも1つの活性トランジスタに隣接した少なくとも1つのダミーメモリセルを形成するステップを含み得る。少なくとも1つのダミーメモリセルは、活性領域215a~215dまたはゲート電極210a~210d図2Aに図示されていると平行なゲート電極を有する。例えば、ダミーメモリセルのゲート電極は、ゲート電極210a~210dを形成する同じプロセスによって形成され得る。実施の形態において、集積回路の形成方法600は、論理回路405に接続されたもう1つのメモリアレイ、例えばメモリアレイ451を形成するステップを含み得る。集積回路の形成方法600は、メモリアレイ451の活性トランジスタ460、465、470、475、480、および485用の複数の活性領域515a~515fを形成するステップを含み得る。集積回路の形成方法600は、メモリアレイ451の全ての活性トランジスタ用の複数のゲート電極510a~510dを形成するステップを更に含み得る。ゲート電極510a~510dは、活性領域215a~215dと垂直であり、かつゲート電極210a~210dと平行である。活性トランジスタ460、465、470、475、480、および485のゲート電極510a~510dは、ゲート電極210a~210dを形成する同じプロセスによって形成され得る。活性トランジスタ460、465、470、475、480、および485の活性領域515a~515fは、活性領域215a~215dを形成する同じプロセスによって形成され得る。図7は、基材板上に配置された例示的な集積回路を含むシステムを示す概略図である。図7では、システム700は、基材板701上に配置された集積回路702を含み得る。基材板701は、プリント回路板PCB、プリント基板、および/または集積回路を積載可能な他の部材を含み得る。集積回路702は、図1に関連した上述の集積回路100と同様であり得る。集積回路702は、基材板701と電気的に接続され得る。実施の形態では、集積回路702は、バンプ705を介して基材板701と電気的に接続され得る。他の実施の形態では、集積回路702は、ワイヤボンディングを介して基材板701と電気的に接続され得る。システム700は、例えばコンピュータ、無線通信デバイス、コンピュータ周辺機器、エンターテインメント機器などの電子システムの一部であり得る。実施の形態において、集積回路702を含むシステム700は、単一のIC、いわゆるシステムオンチップSOCまたは集積回路システムsystemonintegratedcircuitSOICで全システムを提供され得る。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供し得る。以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態の特徴を概説した。当業者は、本開示を、ここで採用された実施の形態と、同じ目的を実行しおよび/または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。