"第1導電型の第1の半導体領域と前記第1の半導体領域とPN接合を構成する第2導電型の第2の半導体領域とを有する光電変換素子と、第1導電型のフローティングディフュージョン領域と、前記第1の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、前記第1の半導体領域は平面視した際にその外縁が凹部を有しており、前記増幅トランジスタのゲートは前記凹部内に配されており、前記フローティングディフュージョン領域は平面視した際に前記第1の半導体領域に囲まれている、もしくは、前記凹部内に配されていることを特徴とする撮像装置。前記第1の半導体領域と前記凹部との境界には、絶縁体により構成された素子分離領域が配されていることを特徴とする請求項1に記載の撮像装置。前記転送ゲートはリング形状であり、前記転送ゲートに囲まれた領域に前記フローティングディフュージョン領域が配されることを特徴とする請求項1または2のいずれかに記載の撮像装置。前記フローティングディフュージョン領域と前記増幅トランジスタのゲート電極とを電気的に接続する配線を有し、前記配線と前記半導体基板との間に、前記増幅トランジスタのソースと電気的に接続された導電パターンが配されることを特徴とする請求項1~3のいずれか1項に記載の撮像装置。前記凹部に第2導電型の第3の半導体領域が配されており、前記第3の半導体領域に前記増幅トランジスタのソース領域、ドレイン領域が配されていることを特徴とする請求項1~4のいずれか1項に記載の撮像装置。前記フローティングディフュージョン領域の電荷を排出するリセットトランジスタを有し、前記リセットトランジスタは、前記凹部に配されることを特徴とする請求項1~5のいずれか1項に記載の撮像装置。前記フローティングディフュージョン領域、増幅トランジスタのソース領域、ドレイン領域、及び前記リセットトランジスタのソース領域、ドレイン領域は、同一の活性領域に配されることを特徴とする請求項6に記載の撮像装置。前記凹部には前記第2の半導体領域が延在し、延在した前記第2の半導体領域の下部には、第2導電型の半導体領域が配されていることを特徴とする請求項1~7のいずれか1項に記載の撮像装置。第1導電型の第1の半導体領域と前記第1の半導体領域とPN接合を構成する第2導電型の第2の半導体領域とを有する光電変換素子と、第1導電型のフローティングディフュージョン領域と、前記第1の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、前記増幅トランジスタのゲート電極及び前記フローティングディフュージョン領域のそれぞれを平面視した際に前記第1の半導体領域に囲まれていることを特徴とする撮像装置。1つの前記光電変換素子に対して複数の前記転送ゲート及び複数の前記フローティングディフュージョン領域とを有することを特徴とする請求項9に記載の撮像装置。前記複数のフローティングディフュージョン領域の電荷を排出するリセットトランジスタを有し、前記リセットトランジスタは、前記第1の半導体領域に囲まれた領域に配されることを特徴とする請求項9または10のいずれかに記載の撮像装置。前記複数のフローティングディフュージョン領域は、それぞれが独立した活性領域に配され、各活性領域は、前記増幅トランジスタ、前記リセットトランジスタが配される活性領域とは別の領域であることを特徴とする請求項11に記載の撮像装置。前記増幅トランジスタが配される領域には前記第2の半導体領域が延在しており、延在した前記第2の半導体領域の下部には第2導電型の半導体領域が配されていることを特徴とする請求項9~12のいずれか1項に記載の撮像装置。前記複数の画素間の距離である画素ピッチPが、20μm≦P≦200μmであることを特徴とする請求項1~13のいずれか1項に記載の撮像装置。請求項1~14のいずれかの請求項に記載の撮像装置と、該撮像装置へ光を結像する光学系と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。特許文献1の第1の例では変調トランジスタの特性を満たしつつ、変調トランジスタのチャネル下のキャリア蓄積領域の蓄積能力を上げることが難しい。特許文献1の第2の例では、増幅トランジスタの具体的配置に関しては明示が無い。増幅トランジスタ及びFDの配置の関係によっては、FDと増幅トランジスタのゲート電極とを接続する配線の長さが長くなり配線容量が増大する。この配線容量がFD容量に付加される。FD容量が増大すると、電荷電圧変換ゲインが低下しノイズが増加する。これは光電変換素子の面積が大きくなればさらに顕著になる課題である。本発明は上記課題に鑑みてなされたものであり、FD容量の増大を抑制した撮像装置を提供する。本発明は、第1導電型の第1の半導体領域と前記第1の半導体領域とPN接合を構成する第2導電型の第2の半導体領域とを有する光電変換素子と、第1導電型のフローティングディフュージョン領域と、前記第1の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、前記第1の半導体領域は平面視した際にその外縁が凹部形状を有しており、前記増幅トランジスタのソース領域及びドレイン領域は前記凹部内に配されており、前記フローティングディフュージョン領域は平面視した際に前記第1の半導体領域に囲まれている、もしくは、前記凹部内に配されていることを特徴とする。本発明によれば、フローティングディフュージョン容量の増大を抑制することが可能となる。本発明の撮像装置は、光電変換素子、FD領域、光電変換素子の電荷をFD領域に転送する転送ゲート、ゲートがFD領域と導電体を介して電気的に接続されている第1導電型の増幅トランジスタを有する画素を複数有する。光電変換素子は第1導電型の第1の半導体領域例えばN型と、この第1の半導体領域と反対導電型の第2導電型の第2の半導体領域例えばP型を含んで構成される。第1の半導体領域と第2の半導体領域とはPN接合を構成する。第1の半導体領域、第2の半導体領域は、それぞれが複数の半導体領域により構成されていてもよい。信号電荷に対するポテンシャルは第1の半導体領域の方が低い。つまり第1の半導体領域は信号電荷を蓄積可能な能力を有している。そして、この第1の半導体領域の外縁が平面視で凹部を有しており、この凹部内に増幅トランジスタのゲートを配する。そしてFD領域を第1の半導体領域で囲むもしくはこの凹部に配置する。このような構成を実施例1、2で説明する。凹部は所定の深さを有していてもよく、概ね第2導電型の半導体領域により構成されている。所定の深さ以上の部分が第1導電型の半導体領域となっていてもよい。また凹部の第1の半導体領域の境界部には絶縁体で構成された素子分離領域を配するのがよい。また画素のトランジスタが第2導電型の場合などには凹部は概ね第1導電型の半導体領域となっていてもよい。本明細書でFD領域といった場合には半導体基板に配された半導体領域そのものをさすこととする。もしくは別の例として、FD、増幅トランジスタのゲートの周囲を第1の半導体領域で囲む構成とする。このような構成を実施例3、4で説明する。いずれの構成においても共通しているのは、従来、光電変換素子を構成する第1導電型の第1の半導体領域の外側に増幅トランジスタを配していた。この構成に比べて、第1の半導体領域の内側に増幅トランジスタを配することで、FDと増幅トランジスタのゲート間の距離を短くしている点である。このような構成により、FDと増幅トランジスタのゲートを接続する配線以下FD配線の長さを短くすることができる。これによりFD容量を小さくすることが可能となる。この効果は光電変換素子を大面積化した場合に特に大きい。具体的には画素ピッチが10μm以上の場合に効果が高い。FDに転送された電荷は、FD容量において電荷から電圧に変換される。FD容量が大きくなると電荷電圧変換効率が下がる。これは増幅トランジスタの後段の回路でのノイズを大きくすることにつながる。より詳細に言えば、電荷電圧変換係数が下がるということは画素感度が低下することにつながる。定性的に言えば多数の信号電荷が存在しても、電圧に変換した時の信号の電圧振幅が小さくなる。画素感度が低いと、画素の後段にある回路もしくは撮像装置から出力した後に高ゲインで増幅する必要がある。同時にノイズも高ゲインで増幅される。高ゲインで増幅されたノイズがランダム性のノイズの場合にはノイズ除去回路においてもノイズの除去率を高めることは難しい。したがって、主にランダムノイズ成分が増えてしまうのである。これに対して本発明の構成によればFD容量の増大を抑制することができるため、結果としてノイズを低減することが可能となる。以下具体的な実施例をあげて本発明の説明を行なう。各実施例においては信号電荷を電子とし、画素のトランジスタとしてN型のトランジスタを用いる構成を例に説明を行なう。変形例として、信号電荷を電子として画素のトランジスタをP型のトランジスタとしてもよい。もしくは信号電荷をホールとして画素のトランジスタをN型のトランジスタ、信号電荷をホールとして画素のトランジスタをP型のトランジスタとしてもよい。もしくは画素のトランジスタをC構成としてもよい。これらの変形は各半導体領域の導電型を反対導電型にする、電圧の大小関係を逆転させる等において実現可能である。図1に、実施例1の撮像装置の1画素の平面構造を示す。図2に、この画素構造に対応する1画素の等価回路を示す。同じ機能を有する素子には、同じ符号を付している。本実施例では画素ピッチ10μm以上、具体的には、画素ピッチが50μmの大面積画素に本発明を適用した場合を説明する。図1、図2を参照しながら画素を説明する。100は画素である。撮像装置において、この画素100が複数配された領域が画素領域である。画素100は1次元もしくは2次元状に配される。好ましくは画素は2次元状に配される。101は光電変換素子を構成するN型の半導体領域第1導電型の第1の半導体領域、102はFD、103はN型半導体領域101の電荷をFDに転送する転送ゲート、104はFDに転送された電荷に基づく信号を増幅する増幅トランジスタである。N型の半導体領域101上に不図示のP型の半導体領域を配して埋め込み型のフォトダイオードとすることもできる。増幅トランジスタ104は、後述の垂直信号線112を介して増幅トランジスタ104にバイアス電流を供給する電流源不図示とともにソースフォロア回路を構成する。電荷電圧変換部は、FD102、増幅トランジスタ104のゲート、それらを電気的に接続する導電体及びこれらの寄生容量を含む容量から構成される。増幅トランジスタ104のゲートは、導電体を介してFD102に接続されている。導電体としてはコンタクトプラグ、ビアプラグ及び金属で構成される配線である。配線材料としてはアルミニウム、銅などを用いることができる。プラグの材料としてはタングステンなどを用いることができる。105はFDに所定の電圧を供給するリセット部、106は画素を選択するための選択部である。リセット部105、選択部106としては例えばトランジスタを用いることができる。また増幅トランジスタ104もトランジスタを用いることができる。以下の説明では、リセット部105、選択部106、増幅トランジスタ104としてN型のトランジスタを用いる場合を例として説明する。本実施例の画素は、これらの素子により構成されているが、これに限るものではなく、たとえば選択部106を設けずに、リセット部105によってFDに供給する電圧を制御することにより画素の選択を行なう構成であっても良い。また複数の光電変換素子で、増幅トランジスタ、リセット部、選択部のいずれか、もしくはこれらの組み合わせ、もしくはこれら3素子の全てを共有することも可能である。第1電源配線107はリセットトランジスタ105のドレイン及び増幅トランジスタ104のドレインに所定の電圧を供給する。本実施例においてはリセットトランジスタの105のドレインに供給される電圧と増幅トランジスタ104のドレインに供給される電圧とを同一の配線である第1電源配線107から供給している。例えば第1電源配線107が伝達する電圧は5V、3.3Vなどである。第1電源配線107は電源回路不図示からの電圧を画素に供給する。第2電源配線108は例えば接地電位を供給するための配線である。画素において接地電位が供給されるのは、光電変換素子の共通ノードP型の半導体領域、画素のトランジスタが配されるP型のウエルである。転送制御線109は転送ゲート103に駆動パルスを供給し、リセット制御線110はリセットトランジスタ105のゲートに駆動パルスを供給する。選択制御線111は選択トランジスタ106のゲートに駆動パルスを供給する。これらの制御線は、垂直走査回路不図示からの駆動パルスを各転送ゲート、リセットトランジスタ105のゲート、選択トランジスタ106のゲートに伝達する。垂直信号線112は画素列ごとに画素からの信号を読み出す。同一の選択制御線111により制御される複数の画素の信号が複数の垂直信号線112に略同時に読み出される。各垂直信号線112には列回路不図示が設けられている。列回路は垂直信号線112を伝達してきた信号の増幅、垂直信号線112を伝達してきたアナログ信号をデジタル信号に変換するAD変換回路、ノイズ除去回路などを有することができる。第1、第2電源配線107、108や、各制御線の配線は主成分がアルミニウムである2層構成とすることができる。配線の断面は例えば略正方形となっており、配線幅は0.6μm、配線高さは0.6μmとすることができる。リセット制御線110、転送制御線109、選択制御線111は、画素行に沿った方向に延在している。画素行に沿った方向の配線パターンは、例えば、第1層のアルミニウム配線を用いて形成する。そして各画素内の引きまわしについては、適宜コンタクトホール不図示を介して、例えば、第2層のアルミニウム配線も利用している。垂直信号線112、第1電源配線107、第2電源配線108については、所定の画素列に含まれる複数の画素の信号を伝達する、もしくは所定の画素列に含まれる複数の画素の各素子等に電圧を供給する。したがって、垂直信号線112、第1電源配線107、第2電源配線108は画素列に沿った方向に延在している。画素列に沿った方向の配線パターンは、第2層のアルミニウム配線を使い、画素内の引きまわしについては、適宜コンタクトホール不図示を介して、第1層のアルミニウム配線も利用している。本実施例では、N型の半導体領域101を平面視した際にその外縁が凹部113を有する形状となっている。凹部113は概ねP型の半導体領域となっている。そしてこの凹部113に増幅トランジスタ104、リセットトランジスタ105、選択トランジスタ106を配置している。そしてFD及び画素トランジスタの配置を、FD配線長ができるだけ短くなるような配置とする。これによりFD容量を低減することができる。その結果、電荷電圧変換効率を大きくすることができるので、結果的にノイズを低減させることができる。本実施例においては、凹部113に、画素回路を構成する全てのトランジスタを配置している。しかしながら、少なくとも増幅トランジスタ104のゲート、リセットトランジスタ105のソースの一方を配すればよい。つまりFD容量への寄与が大きい部分の少なくとも一部を配置すればよい。好ましくは、凹部113に増幅トランジスタ104及びリセットトランジスタ105の両者を配するのがよい。その他の部分については、凹部113の面積を最小にするように配置するのが好ましい。画素ピッチが数μmの小面積画素の撮像装置の場合、光電変換素子の受光面積に対して、画素回路部の専有する面積が大きい。その結果、開口率は50を切ることがほとんどである。また小面積画素で転送効率の向上を実現するためのレイアウト上の困難は少ない。これに対して画素ピッチが10μmより大きい画素、更に好適には、画素ピッチが20μm以上の画素に本実施例を適用することにより、感度低下の問題を抑制でき、高い転送効率と低ノイズ化を実現することができる。これは以下の他の実施例においても同様である。更に、本実施例においてはFD102と転送ゲート103の周囲を、N型の半導体領域101で囲んでいる。転送ゲート103はいわゆるリング形状となっており、その中央にFD102が配されている。言い換えると、FD102からみると転送チャネルが360度の方向に構成されていると言える。転送ゲート103の平面形状の外縁は略六角形でありその中央部にFD102が配される。転送ゲート103をリング形状にすることにより、N型の半導体領域101のFD102に対する方向に依存することなく、N型の半導体領域101の各方向から拡散してきた信号電荷をFD102へ転送することができる。更に転送ゲート103のゲート幅を大きくとることができるので、より転送を確実に行うことができ、大面積画素においても高い転送効率を実現できる。次に本実施例の断面構造を図3を用いて説明する。図3は、図1のA-A線における断面図である。図3において、301aは光電変換素子を構成するN型の半導体領域、301bはN型の半導体領域301a上に配されたP型の半導体領域である。302はP型のウエルである。N型の半導体領域301a、P型の半導体領域301b、P型のウエル302で埋め込み型のフォトダイオードを構成する。303はFD、304は半導体基板上にゲート絶縁膜を介して設けられた転送ゲート電極である。FD303はN型の半導体領域により構成される。305は増幅トランジスタのゲート電極、306はFD配線、307は導電パターン、307はコンタクトプラグである。308はビアプラグである。309は絶縁体により構成された素子分離領域である。素子分離領域309はLOCOSlocaloxidationofsilicon、STIShallowtrenchisolationなどを用いることができる。電荷電圧変換部は、FD303、FD配線306、コンタクトプラグ307、増幅トランジスタのゲート電極305及びそれらの容量を含んで構成される。本実施例においては、FD配線306を第2の配線層もしくは第2の配線層よりも上層の配線層により構成し、FD配線306と対向する位置にFD配線306よりも下層の配線層で構成された導電パターン307を配置する。FD配線306と導電パターン307は間に絶縁膜を介して対向している。そして導電パターン307を増幅トランジスタのソースと接続する。増幅トランジスタ104はソースフォロワ動作するためソースから出力される信号はFD303に生じる電位変動の方向と同方向である。そしてソースフォロワ回路のゲインにもよるがその振幅もほぼ同じ大きさである。このような配置とすることで、FD配線306の配線容量中の、導電パターン307との間で生じる容量の割合を高くすることが可能となる。そして導電パターン307の電位変化の方向がFD配線306の電位変化の方向と同じであるため、導電パターン307とFD配線306との間の寄生容量を無視することができ、実質的な配線容量を低減することが可能となる。導電パターン307を設けない場合には、FD配線306が絶縁体を介して半導体基板と対向することになり、半導体基板、もしくは半導体基板に配された各半導体領域との間で生じる容量を無視できない。FD配線306と対向する半導体基板部分が、必ずしもFD配線306の電位変化の方向と同一ではなくなるため配線容量が生じてしまう。したがって導電パターン307を配して、FD容量を低減させることで、更にノイズを低減させることができる。次に本実施例の撮像装置の製造方法に関して説明する。本実施例の撮像装置の製造方法において特徴的なのは、リング形状の転送ゲート304下に配されるN型の半導体領域301aの形成方法である。周知の方法により素子分離領域309、P型のウエル302を形成する。そして転送ゲート電極304、増幅トランジスタのゲート電極305を形成する。その後、FD303となる領域など光電変換素子領域以外の領域をマスクした状態で、転送ゲート電極304にセルフアラインでN型のイオンをイオン注入する。この時のイオン注入を、半導体基板表面に対して傾斜を設け、かつ法線に対しウエハを回転させる、回転イオン注入法で行なう。この方法により、FD303を囲むすべての方向に対し、転送ゲート電極304直下の一定の位置までN型半導体領域301aを延在させることが可能となる。イオン注入の傾斜角度θとして10°~40°が適当である。本実施例では、転送ゲート電極103の平面形状の外縁を六角形形状にしたが、これに限られるものではない。図4は本実施例の変形例である。図1と同じ機能を有する素子には同じ番号を付し、詳細な説明は省略する。図4において転送ゲート電極403の平面形状を曲率を有する形状にしている。しかし完全なリング形状ではなく、FD102とリセットトランジスタ105のソース領域とを同一の活性領域に配している。言い換えると凹部113にFD102、増幅トランジスタ104、リセットトランジスタ105が配されている。このような構成とすることで、凹部113の面積を小さくすることができる。更に、FD102が配される活性領域と同一の活性領域に、増幅トランジスタ104、選択トランジスタ106のソース、ドレイン領域を配してもよい。つまり、FD102から選択トランジスタのソースまでの間には絶縁体で構成される素子分離領域を設けない構成である。このような構成によればリセットトランジスタ105、増幅トランジスタ104、選択トランジスタ106を直線状に配することが可能となり、凹部113の面積を小さくすることが可能となるため好ましい。本実施例及びその変形例によれば、画素ピッチが20μm以上の大面積画素に対しても、FD容量の増大を押さえつつ光電変換素子からFDへの転送効率を向上させることができる。図5に、実施例2の撮像装置の1画素の平面構造を示す。実施例1と同様の素子については同じ番号を付し詳細な説明は省略する。この画素構造に対応する1画素の等価回路は実施例1と同様である。本実施例の撮像装置の画素ピッチは20μm以上であり、具体的には50μmである。本実施例の実施例1と異なる点は、FD、転送ゲート及び増幅トランジスタのゲートの周囲を光電変換素子を構成するN型の半導体領域が囲む構成としている点である。この囲んでいるN型の半導体領域は1画素の光電変換素子を構成する領域である。このような構成によれば実施例1で得られる効果に加えて、光電変換素子を構成するN型半導体領域101の面積を増大させることができ、実施例1の有する効果に加えて、更に、感度を向上させることができる。また光電変換素子での飽和も向上させることができる。本実施例においては画素回路を構成するトランジスタのソース、ドレイン領域を、完全に光電変換素子を構成するN型の半導体領域101に囲まれるように配する。したがって、画素のトランジスタと電源配線、垂直信号線とをつなぐ配線がN型の半導体領域101上に配置される。光電変換素子のうち、上部に配線が配された領域は光に対して不感領域となるが、配線と配線との間は光電変換領域として利用することができる。図5における破線の領域Pで発生する信号電荷を転送ゲート電極103でFD102に転送することは困難な場合が多い。領域Pにポテンシャル傾斜不図示を形成し、領域P内で発生した信号電荷をまず内部電界で、その外側の領域に移動するようにするのがよい。具体的にはNET濃度として領域PのN型不純物濃度をその外側の領域に比べて低くしておけばよい。光電変換素子の開口率は、画素回路が配置された領域による不感領域の面積と、光電変換素子の面積の関係で決まるので、最適の開口率になるように設計する。光電変換素子上に配線が配されているような不感領域については、マイクロレンズを用いて、実質的な不感領域を低減することもできる。本実施例によれば、画素ピッチが20μm以上の大面積画素に対しても、FD容量の増大を押さえつつ転送効率を向上させることが可能となる。また光電変換素子内の信号電荷発生部から転送ゲート電極103までの最大距離を短くできる。これらにより転送残りの低減、更に高い転送効率を両立した撮像装置を実現できる。図6に、実施例3の撮像装置の1画素の平面構造を示す。実施例1と同様の素子については同じ番号を付加し、詳細な説明は省略する。本実施例の等価回路においても実施例1と同様である。本実施例では画素ピッチ20μm以上、具体的には50μmの大面積画素である。本実施例においてはFD102と転送ゲート電極103を、1つの光電変換素子に対して複数有している。本例では4つ有しており、第1のFD102aに電荷を転送する転送ゲート電極103a、第1のFD102bに電荷を転送する転送ゲート電極103bを有している。更に、第1のFD102cに電荷を転送する転送ゲート電極103c、第1のFD102dに電荷を転送する転送ゲート電極103dを有している。そしてFD102a~102d及び転送ゲート電極103a~103dを光電変換素子の中央部に配置している。個々の転送ゲート電極103a~103dを平面視した際の外縁は矩形である。更に増幅トランジスタ104、リセットトランジスタ105、選択トランジスタ106のソース領域、ドレイン領域を構成する半導体領域が配されるP型の半導体領域を光電変換素子を構成するN型の半導体領域で囲んでいる。リセットトランジスタ105は複数のFD102a~102dの電荷を排出する。FD102a~102dはそれぞれが独立した活性領域に配されている。そして増幅トランジスタ104、リセットトランジスタ105、選択トランジスタ106は同一の活性領域で、各FD102a~102dが配される活性領域とは別領域に配されている。転送ゲート電極を光電変換素子の中央に複数配置することにより、光電変換素子の光入射面内で生成された信号電荷の転送効率を高めることができる。更に転送ゲート電極幅を大きくとることができるので、より転送を確実に行うことができ、大面積画素においても高い転送効率を実現できる。FD102a~102dはそれぞれが異なる活性領域に配するのがよい。これらを同一の活性領域に配すると、画素トランジスタを配置するスペースを取るのが困難となるためである。更に本実施例の構成によると、光電変換素子の中央部に配されたFD102と増幅トランジスタ104のゲート電極に接続されるFD配線を短くできるので、FD容量を低減することができる。同様にFD102とリセットトランジスタ105のソースとを接続する配線も短くできるので更にFD容量を低減できる。本実施例においては、画素回路を構成するトランジスタのソース領域、ドレイン領域が配される活性領域が完全に光電変換素子を構成するN型半導体領域に囲まれるように配置されるので、画素内の配線は光電変換素子上に配置されることになる。配線領域は光に対して不感領域となるが、配線と配線の間は光電変換領域として利用することができる。この不感領域については、マイクロレンズを用いて、実質的な不感領域を低減させてもよい。本実施例は、配線のレイアウトの自由度が増すので、特に画素ピッチが更に大きい場合に好適である。図7に図6のA-A ́における断面図を示す。ここではポリシリコン電極まで図示し、ポリシリコンよりも上層の配線は省略している。N型半導体領域701a、N型半導体領域701aの表面に配されたP型半導体領域701b、およびP型半導体領域702により光電変換素子が構成される。ここではいわゆる埋め込み型のフォトダイオードとなっている。N型半導体領域703はFDを構成する。転送ゲート電極704はN型半導体領域701aの電子をN型半導体領域703へ転送する。リセットトランジスタ705、増幅トランジスタ706、選択トランジスタ707は画素トランジスタを構成する。全てN型のトランジスタである。これら画素のトランジスタの下部はP型半導体領域702が延在して配されている。もしくはこれとは別工程で形成されたP型半導体領域が配されていてもよい。画素のトランジスタが配される領域はN型の半導体領域701aに囲まれており、概ねP型半導体領域となっている。絶縁分離領域708は隣接する光電変換素子どうしの間、もしくは光電変換素子と画素のトランジスタが配される活性領域との間に配される。P型半導体領域709はチャネルストップ領域である。P型半導体領域710は隣接する光電変換素子間もしくは光電変換素子と画素のトランジスタ間に配されるポテンシャル障壁である。画素のトランジスタの下部まで延在して配してもよいし、絶縁分離領域708下部にのみ配してもよい。隣接する光電変換素子間に配されるP型半導体領域710は主に隣接する光電変換素子からの電子の混入を抑制する。また光電変換素子と画素のトランジスタの間に配されたP型半導体領域710は主に画素のトランジスタのソース、ドレイン領域に排出されてしまう電子の量を抑制することができる。P型半導体領域710は光電変換素子間のみに配してもよい。またP型半導体領域710はP型半導体領域709と連続して配置されてもよい。また本実施例においても図3で示したようにP型半導体領域709,710を設けなくてもよい。逆に、図3の構成に対して本実施例のP型半導体領域709,710を設けてもよい。撮像システムへの応用例図8は、本発明による撮像装置をカメラに応用する場合の回路ブロックの例を示したものである。撮影レンズ1002の手前にはシャッター1001があり、露出を制御する。絞り1003により必要に応じ光量を制御し、撮像装置1004に結像させる。これらにより光学系を構成している。撮像装置1004から出力された信号は信号処理回路1005で処理され、A/D変換器1006によりアナログ信号からディジタル信号に変換される。出力されるディジタル信号はさらに信号処理部1007で演算処理される。処理されたディジタル信号はメモリ1010に蓄えられたり、外部I/F1013を通して外部の機器に送られる。撮像装置1004、撮像信号処理回路1005、A/D変換器1006、信号処理部1007はタイミング発生部1008により制御される他、システム全体は全体制御部演算部1009で制御される。記録媒体1012に画像を記録するために、出力ディジタル信号は全体制御部演算部で制御される記録媒体制御I/F部1011を通して、記録される。以上本発明を実施例を挙げて具体的に説明した。画素の縮小化とは逆に、高感度を求める撮像装置においては、画素サイズを大きくする検討もされている。たとえば35mmフィルムサイズの高感度フルHD1920×1080画素センサの場合は、レンズのイメージサークルを最大限活用する設計を行うと画素ピッチが20μm程度となる。また医療用の撮像装置の場合、好適な画素ピッチとして50μmから200μmの範囲のものが要求される場合もある。これらを踏まえて本発明の撮像装置は、複数の画素間の距離である画素ピッチPが20μm≦P≦200μmのものに適用すると特に効果が高い。本発明は各実施例に限定されるべきものではなく発明の思想を超えない限り適宜変更、削除、追加が可能である。また複数の実施例を適宜組み合わせてもよい。"