"行及び列に配列された光電性画素Pxのマトリックスと、列バスによって前記列の数個の画素の出力に接続された、各列用の第1のアナログデジタル変換器ADCと、前記第1の変換器の出力を受け取るように接続された第1のメモリセルマトリックス16aと、前記列バスでの前記画素の読み出しと、前記第1のメモリセルマトリックスへの前記第1の変換器の出力の書き込みと、を行い、それにより画素の数個の行の蓄積された輝度レベルをメモリセルの行に格納するように構成された制御回路18と、を備えるタイムディレイインテグレーションTDIイメージセンサであって、前記第1のメモリセルマトリックス16aは、前記制御回路を用いて、前記画素のマトリックスにおける第1の部分の前記行の前記蓄積された輝度レベルを格納するように構成され、前記センサは、列バスを介して、前記第1の部分と異なる前記画素のマトリックスの第2の部分に属する前記列の前記画素の出力を受け取る、各列用の第2のアナログデジタル変換器ADCと、前記第2の変換器の出力を受け取るように接続された第2のメモリセルマトリックス16bと、前記第2のメモリセルマトリックスの行に、前記画素のマトリックスにおける前記第2の部分の前記行の蓄積された輝度レベルの格納を行うように更に構成された前記制御回路と、前記第1のメモリセルマトリックスの行に蓄積されたレベルを、前記第2のメモリセルマトリックスの対応する行に蓄積されたレベルと合計するように接続された加算器20と、を備えることを特徴とするイメージセンサ。前記第1及び第2の変換器ADCは、前記マトリックスの前記画素Pxに異なる列バスによって接続され、且つ、前記制御回路18は、前記画素のマトリックスの前記第1及び第2の部分にそれぞれ属する2つの行の前記バスで、同時読み出しを行うように構成されている、請求項1に記載のイメージセンサ。前記第1及び第2の変換器ADCは、前記マトリックスの前記画素Pxに共通の列バスによって接続され、且つ、前記制御回路18は、前記画素のマトリックスの前記第1及び第2の部分にそれぞれ属する2つの行の前記バスで、変換器のサンプリング周期に対応する遅延を有する2つの連続する読み出しを行うように構成されている、請求項1に記載のイメージセンサ。前記第116a及び第216bのメモリセルマトリックスは、前記画素Pxのマトリックスの各側面に配置されている、請求項1に記載のイメージセンサ。前記制御回路は、前記画素が同時に露光されると共に列において連続して前記メモリセルマトリックス16a,16bに読み出されるように、前記画素Pxを制御する、請求項1に記載のイメージセンサ。前記制御回路18は、前記画素Pxの相関二重サンプリングを行うように構成されている、請求項5に記載のイメージセンサ。列の各画素Px1は、最後の画素を除き、光電性素子Doと、蓄積ノードC2oと、前記光電性素子を前記蓄積ノードに接続する第1の転送トランジスタTG1oと、前記画素の前記蓄積ノードC2oを前記列の隣接する画素Px2の前記光電性素子Deに接続し、且つ、前記第1の転送トランジスタと同時に作動させられるように接続された、第2の転送トランジスタTG2oと、を有する請求項1に記載のイメージセンサ。動作中、奇数の並びの各画素Px1の前記第1及び第2の転送トランジスタTGoは、繰り返されるライン時間の第1の時間位置にて作動させられ、且つ、偶数の並びの各画素Px2の前記第1及び第2の転送トランジスタTGeは、前記第1の時間位置と異なる前記ライン時間の第2の時間位置にて作動させられる、請求項7に記載のイメージセンサ。光電性画素Pxのマトリックスの数個の行の輝度レベルを読み出すステップと、前記輝度レベルを第1のメモリセルマトリックス16aの行に蓄積するステップと、を備えるタイムディレイインテグレーションTDIイメージセンサを管理する方法であって、前記画素のマトリックスの第1の部分の前記行の前記輝度レベルを連続して読み出して、それらを前記第1のメモリセルマトリックス16aの対応する行に蓄積するステップと、前記第1の部分と異なる前記画素のマトリックスの第2の部分の前記行の前記輝度レベルを連続して読み出して、それらを第2のメモリセルマトリックス16bの対応する行に蓄積するステップと、前記画素のマトリックスの前記第1の部分に属する行と、前記画素のマトリックスの前記第2の部分に属する行との前記レベルを、同時に、又は、アナログデジタル変換器のサンプリング周期に対応する遅延を有してほぼ同時に、読み出すように動作するステップと、前記第1のメモリセルマトリックスの前記行に蓄積されたレベルを、前記第2のメモリセルマトリックスの前記行に蓄積されたレベルと合計するステップと、を備えることを特徴とする方法。前記画素の前記輝度レベルの各々の読み出しの前に、前記画素の基準レベルを読み出すステップと、前記基準レベルを、前記メモリセルマトリックスの前記行に蓄積された前記輝度レベルから減算するステップと、を備える請求項9に記載の方法。前記光電性画素のマトリックスPxの列における数個の連続した画素のグループを定義するステップと、前記画素のグループを露光するステップと、前記グループの前記画素の情報を統合するステップと、前記画素のグループを1つの画素だけシフトするステップと、前記露光ステップから繰り返すステップと、を備える請求項9に記載の方法。CMOSテクノロジーのTDIセンサの動作における時間的な制約を緩和する目的で、蓄積動作に必要な時間が2で割られる解決策がここに提案される。時間的な制約における重要な要素は、実際、メモリに格納された値と共に現在の輝度レベルを蓄積するのに必要とされる時間である。このことは、画素の各列に関して2つの独立した蓄積チャンネルを備えることにより達成され、各チャンネルは別々のメモリに接続され、それらは同時に又はほぼ同時に用いられる。図3は、この解決策が実行されるようにするアーキテクチャの一実施形態を概略的に示す。光電性画素Pxのマトリックスが、例示の目的で、6行および5列で表されている。一般的な方法で、蓄積メモリ16aは複数の行の第1の半分に接続され、且つ、別の蓄積メモリ16bは複数の行の第2の半分に接続されている。第1の半分の画素に対応する値は、従って、メモリ16aに書き込まれ得、同時に第2の半分の画素に対応する値はメモリ16bに書き込まれる。図3では、蓄積メモリ16aは画素のマトリックスの奇数の行に接続され、且つ、蓄積メモリ16bは画素のマトリックスの偶数の行に接続されている。各列の奇数の並びの画素および偶数の並びの画素は、別々の読み出しバスによってそれらの各々のメモリ16a及び16bにここで接続されている。アナログデジタル変換器ADCが、これらのバスの各々に設けられている。複数の画素によって提供されるアナログレベルは、従って、メモリ16a及び16bに蓄積される前にデジタルレベルに変換される。この構成で、奇数の画素に対応する値はメモリ16aに書き込まれ得、同時に偶数の画素に対応する値はメモリ16bに書き込まれる。蓄積は、例えば、図式化されたように、メモリセルの内容を、これの内容と、対応するアナログデジタル変換器ADCによって提供された値との和により置換する加算器を用いてメモリのレベルで行われる。メモリ16a及び16bの内容は、加算器20の2つの入力に至る各々のバスを介してアクセス可能である。1つの加算器20は、列ごとに設けられて、各々のメモリ16a及び16bに生成された部分的な蓄積を完成する目的を果たす。加算器は、イメージセンサに含まれ得、又は、外部回路図示せず内に離れて配置され得る。蓄積メモリ16a,16b及び画素Pxは制御回路18によって管理され、それの動作は、より詳細に以下に記載される。各々の蓄積メモリ16a及び16bは、好ましくは画素のマトリックスと同一の構成、即ち、図3の例において5列ずつ6行のメモリセルマトリックスの形状の構成を有する。さらに、示されるように、メモリ16a及び16bは、好ましくは、列の方向に、画素のマトリックスの各側面に物理的に配置されている。この配置は、経路の接続を容易にする。図2の従来の構成と比較して、メモリの寸法は2倍にされている。このことは、センサの全体の寸法に重大な影響を有していない。というのも、センサは一般的に列より非常に少ない行を備えているためである。従って、相対的に少数のメモリの行は加えられ、そのことは、センサの他の部品、特に入力/出力バンプと比較して、センサの幅にほとんど影響を与えない。図4は、5Tと名付けられた、画素のマトリックスに用いられ得る従来のタイプのCMOS画素を表す。それは、画素に達する光によって生成された電荷が蓄積されるようにする固有イントリンシック:intrinsic容量C1又は積分integration容量を有するフォトダイオードD1を備える。転送トランジスタTGは、フォトダイオードD1をフォロワトランジスタM2のゲートに接続する。トランジスタM2のゲート容量と、トランジスタM2のゲートに接続された他の部品の容量は、バッファ容量C2を形成する。読み出しトランジスタ又はライン選択トランジスタRDは、フォロワトランジスタM2のソースを列バスBcに接続する。リセットトランジスタRSTは、容量C2を正電源ラインVddに接続する。シャッタ及びアンチブルーミングトランジスタOBTは、フォトダイオードD1をラインVddに接続する。利便性の理由から、以下においてトランジスタの制御信号はトランジスタと同一名称を有する。このタイプの画素は、グローバルシャッタセンサが実現されるようにする。即ち、センサは、その画素の全てが同時に露光されるようにして、且つ、複数の画素レベルが露光後に連続的に読み出されるようにする。それの動作は、簡潔に、次の通りである。トランジスタOBTは、最初オンであり、容量C1をリセットレベルに保っている。トランジスタOBTは、露光段階が始まる時、オフである。トランジスタTG,RST及びRDもオフである。容量C1は、フォトダイオードD1に達する光によって生成された電荷を積分する。露光の終了の前、トランジスタRSTは、一時的に作動させられてバッファ容量C2をリセットする。露光の終了において、トランジスタTGは、一時的に作動させられて電荷を容量C1からバッファ容量C2に転送する。トランジスタOBTは、一時的に作動させられて新たな露光段階のために容量C1をリセットする。各露光段階の間、以前の露光に対応する電圧レベルは、バッファ容量C2に格納されている。この電圧レベルは、トランジスタRSTによるリセットの前に読み出しトランジスタRDを作動させることにより、バスBcにいつでも転送され得る。シャッタトランジスタOBTは、積分容量C1をリセットすることに加え、そのオフ状態を用いて、伝送トランジスタTGの2つの連続した作動間の調整可能な露光ウインドウを定義する目的を果たし得る。このトランジスタの他の機能は、積分段階の間に容量C1から容量C2への電荷のオーバーフローを防止することである。このため、トランジスタOBTのゲートレベルは、トランジスタTGのそれより低い値に設定されて、トランジスタOBTを介する過剰な電荷の流れを高め、それにより容量C2に格納された以前の情報を維持する。読み出しノイズを最小化するために相対的に小さい値の容量C2は、容量C1から転送される信号レベル即ち、所望レベルに加えられる、基準レベルと称されるリセット上のノイズレベルを示す。このノイズの影響を弱めるために、相関二重サンプリングCorrelatedDoubleSamplingCDSが一般的に実行される。即ち、画素の基準レベルは、最初にサンプルされ、そして次に、容量C1からの転送後にサンプルされたレベルから減算される。もし相関二重サンプリングがここで記載されたタイプのセンサで要求されると、このことは、画素の基準レベルも読み出され、それらを各露光にてメモリ16a及び16bに格納されている蓄積された値から減算しなければならない、ということを意味する。このことは、このタイプのセンサの時間的な制約の原因となる。基準レベルの値は、各画素に対応する蓄積メモリセルで直接的に減算され、この場合の加算器は、交互に加算器として、そして次に減算器として用いられる。図5は、図3のセンサの動作を、その画素が5Tタイプである場合により詳細に説明するタイミング図である。一般的にラインタイムTLに対応する連続的な露光期間は、転送トランジスタTGの周期的な作動の間に定義される。各転送TGの直後に、トランジスタOBTは一時的に作動させられて積分容量C1をリセットし、そして、次の露光期間を開始する。バッファ容量C2のリセットRSTは、2つの転送TG間のほぼ中間の点で起こる。各リセットRSTと次の転送TGとの間で、列の各画素の基準レベルの読み出しが行われる。偶数の画素と奇数の画素は、独立したバスBcによって独立した蓄積メモリに接続されているので、偶数の画素と奇数の画素のレベルは、同時に読み出され得る。従って、6画素の列の例と関係して示されたように、一組の画素の3回の連続した読み出しは、従来のセンサで実行される個々の画素の6回の連続した読み出しの代わりに実行される。このようにして取り出された基準レベルは、蓄積された輝度レベルを含んでいる対応するメモリセルの内容から減算される。各転送TGと、続くリセットRSTとの間で、列の各画素の信号レベルの読み出しが実行される。基準レベルに関しては、列の6つの画素の信号レベルは、3周期で読み出され、そして、2つ一組で各蓄積メモリ16a及び16bに送られる。加算順序は結果に影響しないので、列の画素の読み出し順序はほとんど重要性がない。読み出されるレベルは、ラインタイムTLの間中、バッファ容量C2上で得られる。図5のタイミング図は、5T画素を用いて記載された。4T画素は、やはりセンサに用いられ得る。4T画素では、シャッタトランジスタOBTは無い。もし製造方法が十分な品質を有し、且つ、トランジスタOBTのシャッタ及びアンチブルーミング機能が必要とされなければ、積分容量C1のリセット機能はトランジスタTGにより実行され得る。実際、トランジスタTGの各作動において、容量C1の電荷の全体は容量C2に転送され得、空の状態の容量C1のリセットをもたらす。フォトダイオードD1は、従って、埋め込みフォトダイオードpinnedphotodiodeである。図6は、画素Px1からPx6の列に関して、図3のセンサの動作の間、制御回路18によって行われるメモリ16a及び16bの対応するセルΣの管理の一例を示すテーブルである。テーブルの連続した列は、連続したラインタイムTLに対応する。奇数の画素に対応するメモリ16aのセルは、添え字aにより特定される一方、偶数の画素に対応するメモリ16bのセルは、添え字bにより特定される。テーブルの四角形内の数字は、セルメモリの並びを表す。セルの使用の順番は、ほとんど重要性がない。この例では、同一の画素Pxの連続するラインタイムTLの複数のレベルは、増加する並びの複数のセルに蓄積されていることが仮定されている。画素Px1の連続する複数のレベルは、従って、セルΣ1aからΣ6aに蓄積されていて、それらは、次に、循環する方法で再利用される。連続するラインタイムにおける列の全ての画素のレベルが同一のセルに蓄積されるまで、各ラインタイムにて、同一のメモリセルの列の次の画素のレベルを蓄積することがさらに求められる。この目標は、第1のラインタイムの第1画素Px1から始まるテーブルの影の付いたセルによって表される。従って、第1から第5のラインタイムまで、画素Px1からPx6までのレベルは連続してセルΣ1に蓄積される。実際には、偶数および奇数の画素は、異なるメモリに接続されているので、奇数の画素のレベルは1つのセルΣ1aに蓄積される一方、偶数の画素のレベルはセルΣ1bに蓄積される。第6のラインタイムの終わりで、セルΣ1a及びΣ1bは、各々、画素の半分の列のレベルを蓄積している。この時、図示されるように、セルΣ1a及びΣ1bの内容は、合計されて、全部の列の蓄積されたレベルを提供する。このレベルは、最終的な画像のラインL1の画素に対応する。同様の方法で、第2のラインタイムから始まって、列の画素のレベルはセルΣ2a及びΣ2bに蓄積され、それの内容は第7のラインタイムにて合計されて、最終的な画像の新たなラインL2を形成する。図7は、図3のセンサの別の実施形態を示す。列の偶数および奇数の画素用の異なる列バスを備える代わりに、2つのメモリ16a及び16bに接続された1つの列バスが備えられている。各列バスは、従って、一方はメモリ16a用であり他方はメモリ16b用である2つのADC変換器に接続されている。この構成は、列間のもつれた配線を必要としない利点を有するが、奇数の画素のレベルと偶数の画素のレベルが完全に同時にメモリ16a及び16bに送られるようにしない。画素の転送は、しかし、ほぼ同時に読み出しバスに実行され得る。このため、奇数および偶数の画素の転送は、列の端部に配置されたサンプリング回路又はADC変換器により必要とされる時間周期に対応する僅かな遅延を有して実行される。このサンプリング周期は、変換及び蓄積に必要とされる時間に比して短い。より正確には、奇数の画素の読み出し例えば及び対応する奇数のADC変換器のサンプリングが最初に作動させられる。サンプリング周期が経過するとすぐに、奇数の変換器のサンプリング及び奇数の画素の読み出しは停止状態にされ、そして、偶数の画素の読み出し及び対応する偶数のADC変換器のサンプリングが作動させられる。従って、変換及び蓄積に必要な時間の間、同様な方法で2つの新たな奇数及び偶数の画素に移る前に、待機が行われる。図3の解決策と比して、N/2のサンプリング遅延が追加される。しかし、列の処理時間は、N回の連続した転送を行う従来の解決策で必要とされる時間より著しく短いままである。ここまでに、同時又は疑似的に同時の読み出しが奇数及び偶数の画素の組を要する解決策が記載されている。ラインタイムの間の行の読み出し順序はほとんど重要性がないので、同時に読み出された画素は任意の並びであり得る。図8は、同時に読み出される画素が他のレイアウトに従って選択される、図3のセンサのさらに別の実施形態を示す。蓄積メモリ16aは、ここでは画素のマトリックスの上方の半分の行に接続され、且つ、蓄積メモリ16bは、画素のマトリックスの下方の半分の行に接続されている。各列の上方の半分の画素及び下方の半分の画素は、異なる読み出しバスによってそれらのそれぞれのメモリ16a及び16bに接続されている。この構成で、画素のマトリックスの上方の半分の画素に対応する値は、画素のマトリックスの下方の半分の画素に対応する値がメモリ16bに書き込まれるのと同時に、メモリ16aに書き込まれ得る。この解決策は、図3の構造に比して、列間のもつれた配線を必要とせず、同時に、図7の構造において各組の第2の画素を読み出すのに必要なサンプリング遅延を回避する利点を有する。従って、検出器回路上の画像の移動displacementに関連した動き効果motioneffectを最小化するように、TDIモードで動作するセンサの構造は、半分の時間、従って、半分のラインタイムで積分する2倍のラインを備え得る。空間的なオーバーサンプリングを有するこの構造は、イメージモーションMTFがCCD検出器で本来得られる性能に近づくことを可能にする。ここまでに、2つの異なるメモリを用いて画素列の処理時間が2で割られるようにする解決策が記載されている。K個の異なるメモリを備えることにより、処理時間がKで割られ得ることは、自然に、容易に理解され得る。好ましい実施形態では、既に以上で提案されたように、モーションMTFは、各画素を2つ又はそれ以上に再分割することにより増加させられるが、特有な画素マトリックスアーキテクチャをさらに備えることにより、時間的な制約の増加を再分割係数の二乗で増加させる代わりに時間的な制約の増加を再分割係数の値に制限する。従って、各画素を2つに再分割することにより、時間的な制約は、4の代わりに係数2だけ増加する。このことは、センサの時間分解能を増加することにより、その空間分解能を増加することなく得られる。時間分解能により意味されることは、時間単位毎に行われる測定の数である一方、空間分解能により意味されることは、距離単位毎に行われる測定の数である。時間分解能を増加することは、モーションMTFが改善されるようにできる一方、空間分解能を保つことは、画像を処理するのに必要な資源を限定する。時間分解能は、各画素を、動きの方向で、画素と同じ面を覆う数個のサブ画素に再分割することにより増加させられる。空間分解能は、単一の値の画素サイズに対応する連続したサブ画素のスライドするslidingグループの値を合計することにより保たれる。このグループは画像と同一の速度にてスライドする。即ち、それは1ラインライムに1画素の速度rateでシフトする。時間分解能を効果的に増加するために、グループが1つのサブ画素だけシフトする各時間に、新たな合計が行われる。図9は、この原理が実行され得る、CMOSテクノロジーのセンサTDIの列の第1の画素を概略的に表す。このセンサは、グローバルシャッタセンサであり、即ち、センサの全ての画素は同時に積分を行う。例示の目的で以下に記載されるセンサの実施形態では、各画素は移動の方向に2つに再分割されて、モーションMTFを0.64から0.9に増加させる。4Tタイプの従来の画素のように、各画素Pxは、フォトダイオードD及びその積分容量C1と、転送トランジスタTG1と、フォロワトランジスタM2と、読み出しトランジスタRDと、を備える。トランジスタM2のゲート容量及びトランジスタM2のゲートに接続された他の部品の容量は、バッファ容量C2又は蓄積ノードを形成する。行の画素の読み出しトランジスタRDは、行に共通の選択ラインによって制御される。リセットトランジスタRSTは、容量C2を正電源ラインVddに接続する。利便性の理由から、以下においてトランジスタの制御信号はトランジスタと同一名称を有する。さらに、奇数の画素のある素子の参照符号は添え字oを有する一方、偶数の画素の同一素子の参照符号は添え字eを有する。図9の各画素は、画素の容量C2を列の隣の画素のフォトダイオードDに接続する追加の転送トランジスタTG2をさらに備える列の最後の画素は、このような追加の転送トランジスタを有していないであろう。同一画素の転送トランジスタTG1及びTG2は、それらのゲートが同一の制御信号を受け取るため、同期して制御される。全ての奇数の画素の2つの転送トランジスタTG1o及びTG2oは、好ましくは、単一のラインTGoを介して同期して制御される一方、全ての偶数の画素の2つの転送トランジスタTG1e及びTG2eは、単一のラインTGeを介して同期して制御される。列の第1の画素Px1が他の画素と正確に同一の方法で動作することが要求され得る。このため、画素Px1のフォトダイオードとラインVddとの間に接続されたリセットトランジスタTrstが、例えば、備えられる。このトランジスタTrstは、偶数の画素の転送トランジスタの制御ラインTGeにより動作させられる。もし電荷が前の画素の容量C2に転送可能でない場合、画素Px1の容量C1は、それにより、偶数の画素の転送トランジスタが制御される時にリセットされる。さらに、列の最後の画素は従来の画素であり、それは第2の転送トランジスタTG2を備えていない。というのも、このトランジスタが接続する次の画素がないためである。図10A及び10Bは、センサの動作の2つの段階を有する図9のタイプの画素の列を表している。列は画像の動きに平行である。円は容量C2を表し、且つ、三角形は読み出し回路トランジスタM2及びRDを表す。これらの図は、時間分解能が2で割られた場合に対応する。表された各画素は、従って、実際にはサブ画素であり、且つ、一対の画素と示される列の2つの連続したサブ画素は、元の空間分解能を有する単一の画素を形成する。示されるように、一対の画素は、好ましくは、四角形の面を占め、そして、各画素は高さの2倍の幅であり、それにより元のフォームファクターformfactorが保たれている。列に面して、垂直な帯の形状で、基準の画像又はテストパターンが下方へスクロールして表されている。テストパターンは、一組の画素のピッチで、即ち、元の空間分解能に関するナイキストリミットナイキスト限界で、明及び暗のスライスの交互配列を備える。各スライスは、従って、一組の画素の高さを有し、且つ、ラインタイムTLで一組の画素を走査する。図10Aでは、テストパターンの最初の暗のスライスが、列の最初の2つの画素Px1及びPx2の前を通過している一方、最初の明のスライスが、列の次の2つの画素Px3及びPx4の前を通過している。この構成は、列に沿って繰り返される。矢印により示されるように、各々の奇数の画素の2つの転送トランジスタが動作させられ、それにより、テストパターンの最初の暗のスライスを両方が見る画素Px1及びPx2のフォトダイオードにより積分された電荷は、第1の容量C2に合計される一方、テストパターンの最初の明のスライスを両方が見る画素Px3及びPx4のフォトダイオードにより積分された電荷は、第3の容量C2に合計される。この構成は、列に沿って繰り返され、それにより奇数の並びの各容量C2、即ち各容量C2oは、隣接する一組の画素の電荷の合計を受け取る。容量C2oの電圧レベルは、新たな積分がフォトダイオード上で開始する間の、次の半分のラインタイムの間に、順番に列バスBc上に読み出されるであろう。半分のラインタイム後に対応する図10Bでは、テストパターンの最初の暗のスライスは1画素だけ下方に移り、そして、画素Px2及びPx3を走査している一方、最初の明のスライスは次の2つの画素Px4及びPx5を走査している。この構成は、列に沿って繰り返される。矢印により示されるように、各々の偶数の画素の2つの転送トランジスタが動作させられ、それにより、テストパターンの最初の暗のスライスを両方が見る画素Px2及びPx3のフォトダイオードにより積分された電荷は、第2の容量C2に合計される一方、テストパターンの最初の明のスライスを両方が見る画素Px4及びPx5のフォトダイオードにより積分された電荷は、第4の容量C2に合計される。この構成は、列に沿って繰り返され、それにより偶数の並びの各容量C2、即ち各容量C2eは、隣接する一組の画素の電荷の合計を受け取る。容量C2eの電圧レベルは、次の半分のラインタイムの間に、順番に列バスBc上に読み出されるであろう。奇数の容量C2oの電圧レベルは、現在の半分のラインタイムの間に読み出されているであろう。同一の画像のスライスは、従って、半分のラインタイム毎にサンプルされ得る、即ち、情報が集められている一組の画素を各サンプリングに用いることにより、2倍高い時間分解能が達成される、即ち、空間分解能が増加されない、ということが分かり得る。図10A及び10Bを用いて確認され得るように、このことは、ラインタイムの間にバスに読み出されるレベルの数が、再分割の係数の二乗に比例する代わりに、再分割の係数に比例することをもたらす。もし、画素のレベルが個々にバスBcに読み出されなければならない場合、各々の図10A及び10Bに関して、即ち各々の半分のラインタイムにて行う読み出しが2倍あるであろう。図11は、図10A及び10Bの段階並びにその後の段階の間における画素Px1及びPx2に関する主な信号の変化の一例を示すタイミング図である。タイミング図は、垂直の混合線mixedlinesによって、半分のラインタイムに等しい周期に再分割されている。第1の信号は、画素Px1及びPx2の容量C1の電荷の平均状態を表している。容量C1及びC2のゼロ電荷レベルは高電位例えばVddに対応する一方、増加する電子数に対応する増加する電荷レベルは、高電位から減少するように変化する。図10Aに対応する最初の半分のラインタイムの間、画素Px1は暗のスライスから明のスライスへの遷移を見ると共に、画素Px2は半分のラインタイムを通じて暗のスライスを見る。画素Px1及びPx2の容量C1は、弱いレベルで充電される。最初の半分のラインタイムの終点の前に、信号RSTがアクティブにされて容量C2をリセットする。示されるように、このようなリセットは、ラインタイムの、又は、好ましくは半分のラインタイムの周期で繰り返される。RST信号のアクティブ化は、半分のラインタイム内の任意の時間に行われ得る。それは、好ましくは、示されるように、各々の半分のラインタイムの中間近くにアクティブにされ、このことは、相関二重サンプリングが実行されるようにして基準レベルを補正するであろう。従って、RST信号のアクティブ化と半分のラインタイムの終点との間に、基準レベルは容量C2からバスBcに転送されて、それによりこれらのレベルを次の段階で転送される信号レベルから減算できるようにする。最初の半分のラインタイムの終点にて、奇数の画素の転送トランジスタの組TGoは作動させられる。画素Px1及びPx2の容量C1の電荷は、画素Px1の容量C2oに転送されると共に合計され、その電圧レベルは対応する大きさここでは弱いの段階を示す。トランジスタTGoは、その後、1ラインタイムの周期で周期的に作動させられる。図10Bに対応する第2の半分のラインタイムの間、画素Px2及びPx3の容量C1は、画素Px1及びPx2が前の半分のラインタイムで見たものを見る。これらの画素の容量C1画素Px3に関してレベルは表されていないは、低レベルに充電される。画素Px1は明のスライスをこの時間を通じて見ており、容量C1は高レベルに充電される。第2の半分のラインタイムの終点にて、偶数の画素の転送トランジスタの組TGeは作動させられる。画素Px2及びPx3の容量C1の電荷は、画素Px2の容量C2eで合計され、その電圧レベルは対応する大きさこの場合も弱いの段階を示す。トランジスタTGeは、その後、1ラインタイムの周期で周期的に作動させられる。第3の半分のラインタイムの間、明のスライスのスクロールを見る画素Px1及びPx2の容量C1は、ハイレベルに充電される。第3の半分のラインタイムの終点にて、奇数の画素の転送トランジスタの組TGoは、再度作動させられる。画素Px1及びPx2の容量C1の電荷は、画素Px1の容量C2oで合計され、その電圧レベルは対応する大きさここでは高いの段階を示す。半分のラインタイムは、従って、同様の方法で互いに続く。容量C2のレベルは、テストパターンのピッチに相当するラインタイムの周期で、実質的に周期的な変化を示すことが認められる。時間分解能を係数2で増加することにより、空間分解能に影響を与えることなく、モーションMTFはこのようにして0.64から0.9に増加させられる。2より大きい係数は十分にモーションMTFを改善しない係数3について0.955が得られ、係数4について0.975が得られるが、ここに記載された原理は、任意の再分割係数Nに関して有効である。そのことは時間的な制約もN2の代わりに係数Nで増加する、時間分解能を係数Nで増加する目的で、図9の各画素は、フォトダイオードDを画素格納容量C2に接続する転送トランジスタTG1と、格納容量C2を次のN-1個の画素のそれぞれのフォトダイオードに接続するN-1個の追加の転送トランジスタTG2,TG3...TGNと、を備える。画素のこれらのN個の転送トランジスタは、同時に作動させられ得、N個組の画素のN個のフォトダイオードの電荷を合計して、従って画素格納容量C2に生成される。N本の転送トランジスタ制御ラインを有するバスが備えられ、並びiのラインは各ラインタイムの時間iTL/Nにアクティブ化され、そして、並びikN、k=0,1,2...の画素の転送トランジスタを制御する。図3、7又は8の2つの個別のメモリと組み合わされた図9の実施形態は、時間的な制約を増加することなく、イメージモーションMTFを著しく改善されるようにする。時間的な制約は、実際、時間的なオーバーサンプリングのため2倍されるが、2つの独立した蓄積チャンネルの結果、2で割られる。"