"半導体基板と、前記半導体基板に形成された第1導電型の第1導電型ウエルと、前記半導体基板に形成され、前記第1導電型ウエルに隣接して形成された第2導電型の第2導電型ウエルと、前記第1導電型ウエルの一部と前記第2導電型ウエルの一部とにまたがって前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第1導電型ウエルの表層に形成された第2導電型の第2不純物領域と、前記第2導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成された第2導電型の第1不純物領域と、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第1不純物領域までの間の、前記第2導電型ウエルの表層に形成されたフィールドドレイン絶縁部と、を備え、前記フィールドドレイン絶縁部は、平面視で少なくとも前記フィールドドレイン絶縁部の中央部に位置している第1絶縁膜と、前記フィールドドレイン絶縁部の底面の縁のうち、少なくとも前記第1不純物領域に平面視で近接する領域に配置され、前記第1絶縁膜よりも誘電率が高い高誘電率絶縁膜と、を有する半導体装置。請求項1に記載の半導体装置において、前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の中央部には配置されていない、半導体装置。請求項1又は2に記載の半導体装置において、前記第1不純物領域はドレイン領域である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の縁のうち、前記第2不純物領域側にも形成されている半導体装置。請求項4に記載の半導体装置において、前記高誘電率絶縁膜は、前記フィールドドレイン絶縁部の底面の縁の全周に形成されている半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記フィールドドレイン絶縁部の底面が多角形であり、前記高誘電率絶縁膜は、前記第1不純物領域に平面視で近接する前記底面の一辺に形成されている、半導体装置。請求項6に記載の半導体装置において、前記高誘電率絶縁膜は、前記第2不純物領域に平面視で近接する前記底面の一辺にも形成されている、半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記高誘電率絶縁膜の幅は、前記ゲート電極の延伸方向に直交する方向における前記フィールドドレイン絶縁部の幅の10以上40以下である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、前記基板はシリコン基板であり、前記フィールドドレイン絶縁部は、前記基板に形成された溝に埋め込まれており、前記溝の底面及び側面には酸化シリコン膜が形成されている半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、前記第1絶縁膜は酸化シリコン膜であり、前記高誘電率絶縁膜は、窒化シリコン膜、酸化ハフニウム膜、酸化タンタル、酸化チタン、酸化イットリウム、五酸化ニオブ、または酸化ジルコニウムの少なくとも一つである半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記ゲート絶縁膜、前記ゲート電極、前記第1不純物領域、前記第2不純物領域、及び前記フィールドドレイン絶縁部は、トランジスタを構成しており、前記トランジスタを他の領域から分離する素子分離膜を備え、前記素子分離膜は、前記第1絶縁膜で形成されており、かつ前記高誘電率絶縁膜を有していない半導体装置。半導体基板に溝を形成する工程と、前記溝に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部を形成する工程と、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体基板に、第1不純物領域及び第2不純物領域を、平面視で前記ゲート電極を介して互いに対向する位置に形成する工程と、を備え、前記半導体基板は、第1導電型の第1導電型ウエルと、前記第1導電型ウエルに隣接する第2導電型の第2導電型ウエルとを有しており、前記ゲート絶縁膜は、前記第1導電型ウエルの一部と前記第2導電型ウエルの一部とにまたがって前記半導体基板上に配置され、前記第2不純物領域は、第2導電型であり、かつ前記第1導電型ウエルの表層に形成されており、前記第1不純物領域は、第2導電型であり、前記第2導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成されており、前記フィールドドレイン絶縁部は、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第1不純物領域までの間の、前記第2導電型ウエルの表層に形成されており、前記フィールドドレイン絶縁部を形成する工程において、前記溝に高誘電率膜を形成し、当該高誘電率膜をエッチバックすることにより、前記溝の底面の縁のうち少なくとも前記第1不純物領域に対向する部分に、前記高誘電率膜を形成する工程と、を備える半導体装置の製造方法。請求項12に記載の半導体装置の製造方法において、前記高誘電率膜を形成する工程の後に、前記溝の残りの部分に、前記高誘電率よりも誘電率が低い第1絶縁膜を埋め込む工程と、を備える半導体装置の製造方法。請求項12または13に記載の半導体装置の製造方法において、前記基板はシリコン基板であり、前記溝を形成する工程と、前記フィールドドレイン絶縁部を形成する工程との間に、前記溝の底面及び側面に酸化シリコン膜を形成する工程を有する半導体装置の製造方法。請求項12~14のいずれか一項に記載の半導体装置の製造方法において、前記ゲート絶縁膜、前記ゲート電極、前記第1不純物領域、前記第2不純物領域、及び前記フィールドドレイン絶縁部は、トランジスタを構成しており、前記溝を形成する工程の前に、前記基板に、前記トランジスタを他の領域から分離する素子分離膜を埋め込む工程を備える半導体装置の製造方法。LDMOSトランジスタには、オン耐圧が求められる。本発明者は、オン耐圧を改善することができるように、検討を行った。本発明によれば、半導体基板と、前記半導体基板に形成された第1導電型の第1導電型ウエルと、前記半導体基板に形成され、前記第1導電型ウエルに隣接して形成された第2導電型の第2導電型ウエルと、前記第1導電型ウエルの一部と前記第2導電型ウエルの一部とにまたがって前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第1導電型ウエルの表層に形成された第2導電型の第2不純物領域と、前記第2導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成された第2導電型の第1不純物領域と、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第1不純物領域までの間の、前記第2導電型ウエルの表層に形成されたフィールドドレイン絶縁部と、を備え、前記フィールドドレイン絶縁部は、平面視で少なくとも前記フィールドドレイン絶縁部の中央部に位置している第1絶縁膜と、前記フィールドドレイン絶縁部の底面の縁のうち、少なくとも前記第1不純物領域に平面視で近接する領域に配置され、前記第1絶縁膜よりも誘電率が高い高誘電率絶縁膜と、を有する半導体装置が提供される。第1不純物領域をドレインとして使用した場合、フィールドドレイン絶縁部のうち第1不純物領域の近傍に位置する領域で電界が集中する。この場合、第1不純物領域の近傍に位置する領域でインパクトイオン化が発生し、オン耐圧が低下してしまう。これに対して本発明では、フィールドドレイン絶縁部の底面の縁のうち少なくとも第1不純物領域に近接する部分に、第1絶縁膜よりも誘電率が高い高誘電率絶縁膜を配置している。このため、フィールドドレイン絶縁部のうち第1不純物領域の近傍に位置する領域で電界が集中することを抑制できる。従って、オン耐圧が改善される。本発明によれば、半導体基板に溝を形成する工程と、前記溝に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部を形成する工程と、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体基板に、第1不純物領域及び第2不純物領域を、平面視で前記ゲート電極を介して互いに対向する位置に形成する工程と、を備え、前記半導体基板は、第1導電型の第1導電型ウエルと、前記第1導電型ウエルに隣接する第2導電型の第2導電型ウエルとを有しており、前記ゲート絶縁膜は、前記第1導電型ウエルの一部と前記第2導電型ウエルの一部とにまたがって前記半導体基板上に配置され、前記第2不純物領域は、第2導電型であり、かつ前記第1導電型ウエルの表層に形成されており、前記第1不純物領域は、第2導電型であり、前記第2導電型ウエルの表層に形成され、前記ゲート電極と平面視で離間して形成されており、前記フィールドドレイン絶縁部は、少なくとも一部が前記ゲート絶縁膜の下に形成され、前記ゲート絶縁膜の下から前記第1不純物領域までの間の、前記第2導電型ウエルの表層に形成されており、前記フィールドドレイン絶縁部を形成する工程において、前記溝に高誘電率膜を形成し、当該高誘電率膜をエッチバックすることにより、前記溝の底面の縁のうち少なくとも前記第1不純物領域に対向する部分に、前記高誘電率膜を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、LDMOSトランジスタのオン耐圧を改善することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、LDMOSLaterallyDiffusedMetalOxideSemiconductorトランジスタを有している。具体的には、この半導体装置は、半導体基板10、ゲート絶縁膜132、ゲート電極134、第1不純物領域ドレイン領域:例えばn型の不純物領域142、第2不純物領域ソース領域:例えばn型の不純物領域144、及びフィールドドレイン絶縁部120を有している。半導体基板10は、例えばシリコン基板である。ゲート絶縁膜132は、半導体基板10上に形成されている。ゲート電極134は、ゲート絶縁膜132上に形成されている。ゲート絶縁膜132は、例えば酸化シリコン膜であり、ゲート電極134はポリシリコン膜である。ドレイン領域142及びソース領域144は、平面視でゲート電極134を介して互いに対向している。詳細には、ドレイン領域142は、平面視でゲート電極134から離間している。フィールドドレイン絶縁部120は、半導体基板10に形成されている。フィールドドレイン絶縁部120は、平面視でゲート電極134及びドレイン領域142の間に位置している。詳細には、フィールドドレイン絶縁部120は、少なくとも一部がゲート絶縁膜132の下に位置しており、第2導電型ウェル14の表層のうち、ゲート絶縁膜132の下からドレイン領域142までの領域に位置している。フィールドドレイン絶縁部120は、第1絶縁膜126及び高誘電率絶縁膜124を有している。第1絶縁膜126は、平面視で少なくともフィールドドレイン絶縁部120の中央部に位置している。高誘電率絶縁膜124は、フィールドドレイン絶縁部120の底面の縁のうち少なくともドレイン領域142側に位置する部分に位置しており、第1絶縁膜126よりも誘電率が高い。また本実施形態において、高誘電率絶縁膜124は、平面視でフィールドドレイン絶縁部120の中央部には位置していない。以下、詳細に説明する。本実施形態において、LDMOSトランジスタは、素子形成領域に形成されている。この素子形成領域は、素子分離膜20によって他の領域から分離されている。素子分離膜20は、例えば酸化シリコン膜であり、半導体基板10に形成された溝に埋め込まれている。素子分離膜20は、高誘電率絶縁膜124を有していない。すなわち素子分離膜20は、フィールドドレイン絶縁部120とは異なる構造を有している。平面視で、ソース領域144とフィールドドレイン絶縁部120の間にはスペースが設けられている。そして、このスペース上及びフィールドドレイン絶縁部120のうちソース領域144に対向する領域に、ゲート絶縁膜132及びゲート電極134が形成されている。このため、半導体基板10のうちソース領域144とフィールドドレイン絶縁部120の間に位置する領域が、LDMOSトランジスタのチャネル領域となる。なお、ゲート絶縁膜132及びゲート電極134は、ドレイン領域142上及びソース領域144上には位置していない。素子形成領域に位置する半導体基板10には、第1導電型ウェル12例えばp型のウェル及び第2導電型ウェル14例えばn型のウェルが、互いに隣接して設けられている。第1導電型ウェル12の表層にはソース領域144が設けられており、第2導電型ウェル14の表層にはドレイン領域142が設けられている。そしてドレイン領域142、ソース領域144、及び基板コンタクト部146それぞれの表層には、例えばシリサイド層図示せずが形成されている。ドレイン領域142、ソース領域144、及び基板コンタクト部146の上には、それぞれ金属等の電極142a,144a,146aが形成される。第1導電型ウェル12と第2導電型ウェル14の境界は、LDMOSトランジスタのチャネル領域と重なっている。すなわちゲート絶縁膜132は、第1導電型ウェル12の一部と第2導電型ウェル14の一部とにまたがって半導体基板10上に配置されている。そして第1導電型ウェル12には、第1導電型の基板コンタクト部146が設けられている。基板コンタクト部146は、第1導電型ウェル12よりも高濃度の不純物領域であり、ソース領域144を介してフィールドドレイン絶縁部120とは反対側に設けられている。本実施形態において、基板コンタクト部146はソース領域144に隣接しており、またソース領域144と同電位になっている。フィールドドレイン絶縁部120は、ドレイン領域142に接しており、また半導体基板10に形成された溝16に埋め込まれている。ゲート電極134の延伸方向に直交する方向におけるフィールドドレイン絶縁部120の幅w2は、ドレイン領域142及びソース領域144の幅よりも広い。溝16の底面及び側面には、酸化シリコン膜122が形成されている。酸化シリコン膜122は、例えば熱酸化膜である。そして溝16の底面の縁には、高誘電率絶縁膜124が形成されている。高誘電率絶縁膜124は、窒化シリコンSiN膜、酸化ハフニウムHfO2膜、酸化タンタル、酸化チタン、酸化イットリウム、五酸化ニオブ、及び酸化ジルコニウムの少なくとも一つにより形成されている。そして溝16の内部のうち高誘電率絶縁膜124が位置していない空間には、第1絶縁膜126が埋め込まれている。第1絶縁膜126は、例えば酸化シリコンSiO2膜である。高誘電率絶縁膜124は、サイドウォール形状を有している。本実施形態では、高誘電率絶縁膜124は、溝16の底面の縁の全周に形成されている。すなわち高誘電率絶縁膜124は、溝16の底面の縁のうちゲート電極134の下方に位置する部分ソース領域144側に位置する部分にも形成されている。平面視において、高誘電率絶縁膜124の幅w1酸化シリコン膜122の幅を含むは、ゲート電極134の延伸方向に直交する方向におけるフィールドドレイン絶縁部120の幅w2の、10以上40以下である。本図に示す例において、素子分離膜20の深さとフィールドドレイン絶縁部120の深さは、互いに等しい。ただし、フィールドドレイン絶縁部120は、素子分離膜20よりも浅くても良いし、深くても良い。図2は、図1のB-B ́断面図である。図1は、図2のA-A ́断面図に相当している。なお、説明のため、図2ではゲート絶縁膜132及びゲート電極134は点線で示している。本図に示す例において、フィールドドレイン絶縁部120の平面形状は多角形、より詳細には矩形である。そして上記したように、高誘電率絶縁膜124は、フィールドドレイン絶縁部120の底面のうち、少なくとも、平面視でドレイン領域142に近接する一辺に形成されている。好ましくは、高誘電率絶縁膜124は、フィールドドレイン絶縁部120の底面のうち、平面視でソース領域144に近接する一辺にも形成されている。本実施形態では、溝16の底面の縁の全周に形成されている。また、ゲート電極134の延伸方向図中上下方向で見た場合、ドレイン領域142、ソース領域144、及び基板コンタクト部146は、同じ幅を有しているが、フィールドドレイン絶縁部120よりも幅が小さくなっている。図3~図5は、図1及び図2に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板10に溝16を形成する。次いで、溝16に絶縁膜を埋め込むことにより、フィールドドレイン絶縁部120を形成する。次いで、半導体基板10上にゲート絶縁膜132及びゲート電極134を形成する。次いで、ドレイン領域142及びソース領域144を形成する。フィールドドレイン絶縁部120を形成する工程は、以下の工程を有する。まず、溝16に高誘電率膜200を形成し、高誘電率膜200をエッチバックすることにより、高誘電率絶縁膜124を形成する。そして、溝16の残りの部分に第1絶縁膜126を埋め込む。以下、詳細に説明する。まず、図3aに示すように、半導体基板10に溝を形成し、この溝の中に絶縁膜を埋め込む。これにより、素子分離膜20が形成される。次いで図3bに示すように、半導体基板10にマスク膜図示せずを形成し、このマスク膜をマスクとして半導体基板10をエッチングする。これにより、半導体基板10には溝16が形成される。次いで、半導体基板10を熱酸化する。これにより、溝16の底面及び側面に、酸化シリコン膜122が形成される。ここで、半導体基板10の表面のうち素子分離膜20が形成されていない領域にも、酸化シリコン膜122が形成される。なお、酸化シリコン膜122はCVD法により形成されても良い。この場合、酸化シリコン膜122は、素子分離膜20上にも形成される。次いで図4aに示すように、溝16の中、半導体基板10上、及び素子分離膜20上に、高誘電率膜200を形成する。高誘電率膜200は、例えばプラズマCVD法により形成される。次いで図4bに示すように、高誘電率膜200をエッチバックする。これにより、溝16の底面の縁の全周に、高誘電率絶縁膜124が形成される。次いで図5aに示すように、溝16の中、半導体基板10上、及び素子分離膜20上に、絶縁膜210を形成する。絶縁膜210は、例えばプラズマCVD法により形成される。次いで図5bに示すように、絶縁膜210のうち素子分離膜20上及び半導体基板10上に位置する部分を、CMP法を用いて除去する。これにより、第1絶縁膜126が形成される。このようにして、フィールドドレイン絶縁部120は形成される。その後、半導体基板10に第1導電型ウェル12及び第2導電型ウェル14を形成する。次いで、ゲート絶縁膜132及びゲート電極134を形成する。次いで、半導体基板10に第1導電型の不純物を選択的に注入することにより、基板コンタクト部146を形成する。また、半導体基板10に第2導電型の不純物を選択的に注入することにより、ドレイン領域142及びソース領域144を形成する。その後、電極142a,144a,146aを形成する。このようにして、図1及び図2に示した半導体装置が形成される。図6は、図1及び図2に示した半導体装置の第1の変形例を示す断面図である。図7は、図6に示した半導体装置の平面図である。図6は図7のA-A ́断面図に相当している。本図に示す半導体装置は、高誘電率絶縁膜124が溝16の底面の縁のうちドレイン領域142に対向する辺にのみ形成されている点を除いて、図1及び図2に示した半導体装置と同様の構成である。図8は、図1及び図2に示した半導体装置の第2の変形例を示す平面図である。図8のA-A ́断面図は、図1と同様である。本図に示す半導体装置は、高誘電率絶縁膜124が溝16の底面の縁のうち、ドレイン領域142に対向する辺、及びゲート電極134の下方に位置する辺にのみ形成されている点を除いて、図1及び図2に示した半導体装置と同様の構成である。なお、図6~図8に示した半導体装置は、例えば図4に示した工程の後、図5に示した工程の前において、高誘電率絶縁膜124のうち残したい部分をレジスト膜で覆った上で、高誘電率絶縁膜124をエッチングにより除去することで、形成される。次に、本実施形態の作用及び効果について説明する。まず、図9を用いて、フィールドドレイン絶縁部120が、酸化シリコン膜122本図では図示省略を除いて単一の材料例えば第1絶縁膜126のみで形成された場合を考える。このような構造を有している場合において、ゲート電極134にオン電圧が印加され、ソース領域144にソース電圧Vs=0Vが印加され、ドレイン領域142に所定の大きさのドレイン電圧が印加されたとするすなわちトランジスタがオンの状態。この場合、フィールドドレイン絶縁部120のうちドレイン領域142の近傍に位置する部分では、電位の勾配が大きくなる。フィールドドレイン絶縁部120において電位の勾配が大きい強電界領域が存在する場合、半導体基板10のうち強電界領域の近傍に位置する部分では、インパクトイオン化が発生しやすくする。インパクトイオン化とは、電界により加速された電子と結晶格子との衝突により、多数の電子正孔対が発生する現象である。図9に示す例では、ドレイン領域142の近傍に位置する部分でインパクトイオン化が発生する。このような場所で発生する電子正孔対は、オン耐圧を低下させる。そこで、本発明者は、トランジスタがオフの状態において、フィールドドレイン絶縁部120に生じる電界集中を緩和することができれば、インパクトイオン化が抑制され、その結果、LDMOSトランジスタのオン耐圧が向上すると考え、図1及び図2に示した構造、図6及び図7に示した構造、並びに図8に示した構造それぞれを創出した。なお、図10参考例に示すように、フィールドドレイン絶縁部120の全体を高誘電率絶縁膜124で形成することも考えられる。しかし、以下のシミュレーション結果から、図1及び図2に示した構造、図6及び図7に示した構造、並びに図8に示した構造と比較して、図10に示した構造では、オン耐圧の向上効果が劣ることが判明した。図11の各図は、LDMOSトランジスタにおける、ゲート電極134にオン電圧を印加したときの電界分布のシミュレーション結果を示している。このシミュレーションでは、フィールドドレイン絶縁部120の高誘電率絶縁膜124として、HfO2を使用し、第1絶縁膜126としては酸化シリコン膜を使用した。また、ドレイン電圧Vdとしては40.17Vを使用した。なお、ソース電圧Vsとしては0Vを使用した。図11aは、LDMOSトランジスタが図10参考例に示した構造を有している場合を示しており、図11bは、LDMOSトランジスタが図7第1の変形例に示した構造を有している場合を示しており、図11cは、LDMOSトランジスタが図1実施形態または図8第2の変形例に示した構造を有している場合を示している。本図に示すように、図11b及び図11cに示した例では、図11aに示した例と比較して、ドレイン領域142の近傍における電界の勾配が緩和されている。これは、LDMOSトランジスタのオン耐圧が向上することを示している。図12は、LDMOSトランジスタが、図7,図8,図10それぞれに示した構造を有していた場合におけるドレイン電流―ドレイン電圧特性Id-Vd特性を示している。ゲート電極134に一定のオン電圧を印加した状態でドレイン電圧Vdを上げた場合、図7,図8に示した構造では、図10に示した構造と比較して、ドレイン電流が急増する状態になるために必要なドレイン電圧が高くなっている。この結果からも、本実施形態及び変形例に係るLDMOSトランジスタは、図10に示した構造と比較して、オン耐圧が向上することがわかる。なお、LDMOSトランジスタにはオフ耐圧BVdsも要求される。図13に示すように、フィールドドレイン絶縁部120が単一の材料により形成されている場合、ゲート電極134にゲート電圧Vg=0Vが印加され、ソース領域144にソース電圧Vs=0Vが印加され、ドレイン領域142に所定のドレイン電圧が印加されたとするすなわちトランジスタがオフの状態。この場合、ゲート電極134の下方に位置するフィールドドレイン絶縁部120には、電界が集中しやすい。これに対しては、図1及び図2に示した構造、及び図8に示した構造が効果的である。これらの構造は、フィールドドレイン絶縁部120の底面の縁のうちゲート電極134の下方に位置する領域にも、高誘電率絶縁膜124を有しているためである。図14は、図10に示した構造を基準としたときの、図7及び図8に示した構造におけるオン耐圧及びオフ耐圧BVdsの大きさを示している。図7及び図8に示した構造は、いずれも、図10に示した構造と比較してオン耐圧は向上している。一方、オフ耐圧BVdsについては、図10の構造が最も大きかったものの、図8に示す構造は、図7に示す構造と比較して、オフ耐圧が高かった。この結果から、オン耐圧及びオフ耐圧を両立させるためには、図1及び図2に示した構造、または図8に示した構造が好適であることが分かる。図15は、フィールドドレイン絶縁部120の幅w2図1参照に対する高誘電率絶縁膜124の幅w1図1参照の比率Xが、オン耐圧及びオフ耐圧BVdsに与える影響を示している。なお、本図に示す例において、フィールドドレイン絶縁部120には酸化シリコン膜122が含まれているため、X=8が、高誘電率絶縁膜124が存在していない場合すなわち図9に示した構造に対応している。またX=50が、図10に示した構造に対応している。この図から、10≦X≦40、好ましくは10≦X≦30、さらに好ましくは20≦X≦30が、オン耐圧及びオフ耐圧BVdsを両立するために適切であることが分かる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"