"上主面および下主面を有する半導体基板1を備える半導体装置であって、前記半導体基板1が、前記上主面に形成され、抵抗率が前記上主面から遠いほど低くなるように勾配を有している第1導電型のドレイン層3と、前記ドレイン層3よりも浅くなるように前記ドレイン層3の中に選択的に形成され、前記上主面に露出する第2導電型の主ベース領域4と、前記主ベース領域4よりも浅くなるように前記主ベース領域4の中に選択的に形成され、前記上主面に露出する第1導電型のソース領域6と、を備え、前記半導体装置が、前記主ベース領域4と前記ソース領域6とに接続された第1主電極11と、前記主ベース領域4のうち、前記ドレイン層3と前記ソース領域6とに挟まれた領域であるチャネル領域に、ゲート絶縁膜8を挟んで対向するゲート電極9と、前記上主面のうち前記ドレイン層3が露出する領域であるパッド下ドレイン領域に、絶縁層7を挟んで対向し、前記ゲート電極9に接続された導電性のゲートパッド12と、前記下主面に接続された第2主電極14と、をさらに備える半導体装置。上主面および下主面を有する半導体基板1を備える半導体装置であって、前記半導体基板1が、前記上主面に形成された第1導電型のドレイン層3と、前記ドレイン層3よりも浅くなるように前記ドレイン層3の中に選択的に形成され、前記上主面に露出する第2導電型の主ベース領域4と、前記主ベース領域4よりも浅くなるように前記主ベース領域4の中に選択的に形成され、前記上主面に露出する第1導電型のソース領域6と、を備え、前記半導体装置が、前記主ベース領域4と前記ソース領域6とに接続された第1主電極11と、前記主ベース領域4のうち、前記ドレイン層3と前記ソース領域6とに挟まれた領域であるチャネル領域に、ゲート絶縁膜8を挟んで対向するゲート電極9と、前記上主面のうち前記ドレイン層3が露出する領域であるパッド下ドレイン領域に、絶縁層7を挟んで対向し、前記ゲート電極9に接続された導電性のゲートパッド12と、前記ゲートパッド12よりも前記上主面に近い位置において前記上主面に対向するように前記絶縁層7に埋設され、前記ゲートパッド12に接続されている導電層10と、前記下主面に接続された第2主電極14と、をさらに備える半導体装置。内蔵ダイオードを導通させたときに発生するホールは、主ベース領域74およびパッド下ベース領域75の面積と、それらの不純物濃度とに依存する。外部との電気的接続を実現するために設けられるゲートパッド82の直下に設けられるパッド下ベース領域75の面積は、主ベース領域74が分割されてなる複数の領域の各々の面積よりも、当然ながら大きい。したがって、残留ホールは主ベース領域74の近傍よりも、パッド下ベース領域75の近傍において、多く発生する。したがって、高いdi/dtをもって内蔵ダイオードを逆回復動作させるときには、パッド下ベース領域75の近傍に残留するホールは、主ベース領域74のうち、パッド下ベース領域75に近い特定部分に集中的に流れ込み、この特定部分を通じてソース電極81へと出てゆく。このときに、ソース領域76、主ベース領域74、およびドレイン層73によって形成される寄生バイポーラトランジスタが導通する場合がある。すなわち、従来の半導体装置151では、逆回復動作の過程での電流の変化率di/dtに対する耐量、すなわちdi/dt耐量が低いという問題点があった。さらに、半導体装置151では、内蔵ダイオードを構成するベース領域74、75領域とドレイン層73との間のPN接合に高いdV/dt電圧の時間変化率が印加された場合、例えばソース電極81とゲート電極79とを短絡させた状態で、ドレイン電極84とソース電極81との間に高い約1kV/μs以上のdV/dtが印加された場合に、ベース領域74,75とドレイン層73との間のPN接合では、空乏層が瞬時に広がる。このとき、PN接合の面積と空乏層が広がる速度とに依存してホールが発生するので、広い面積を占めるパッド下ベース領域75の周囲には多数のホールが発生する。発生したホールによる電流は、主ベース領域74のうち、パッド下ベース領域75に近い特定部分へ集中的に流れ込む。その結果、寄生バイポーラが導通する場合があった。すなわち、従来の半導体装置151では、di/dt耐量が低いだけでなく、電圧の変化率dV/dtに対する耐量、すなわちdV/dt耐量が低いという問題点もあった。図27が示す半導体装置151において、主ベース領域74とパッド下ベース領域75との間に、ソース領域76を内部に有しない第3のベース領域を形成することによって、寄生バイポーラトランジスタの導通を抑制するという技術を想定することも可能である。しかしながら、di/dtが高くなるのにともなって、パッド下ベース領域75の近傍に残留するホールは、第3のベース領域へ流れ込むだけでなく、主ベース領域74のうちの第3のベース領域に近い特定部分へも集中的に流れ、この特定部分を通じてソース電極81へ出て行くようになる。それにより、寄生バイポーラトランジスタが導通するという現象が発生し得る。同様に、dV/dtを高くするのにともない、寄生バイポーラトランジスタが導通するという現象が発生し得る。また、高いdi/dt耐量、あるいは高いdV/dt耐量を得るために、多数の第3のベース領域を形成すると、半導体装置151がオン状態にあるときに電流が流れる主ベース領域74の面積が減少することとなる。すなわち、半導体装置151全体にわたるチャネル幅が狭くなる。その結果、オン抵抗が高くなるという別の問題を生起する。本発明は、上記のような問題を解決し、オン抵抗を増大させることなく、di/dt耐量およびdV/dt耐量を向上させることのできる半導体装置を得ることを目的とする。この目的を達成するために、本発明のうち第1の態様にかかるものは、上主面および下主面を有する半導体基板を備える半導体装置であって、前記半導体基板が、前記上主面に形成され、抵抗率が前記上主面から遠いほど低くなるように勾配を有している第1導電型のドレイン層と、前記ドレイン層よりも浅くなるように前記ドレイン層の中に選択的に形成され、前記上主面に露出する第2導電型の主ベース領域と、前記主ベース領域よりも浅くなるように前記主ベース領域の中に選択的に形成され、前記上主面に露出する第1導電型のソース領域と、を備え、前記半導体装置が、前記主ベース領域と前記ソース領域とに接続された第1主電極と、前記主ベース領域のうち、前記ドレイン層と前記ソース領域とに挟まれた領域であるチャネル領域に、ゲート絶縁膜を挟んで対向するゲート電極と、前記上主面のうち前記ドレイン層が露出する領域であるパッド下ドレイン領域に、絶縁層を挟んで対向し、前記ゲート電極に接続された導電性のゲートパッドと、前記下主面に接続された第2主電極と、をさらに備える。本発明のうち第2の態様にかかるものは、上主面および下主面を有する半導体基板を備える半導体装置であって、前記半導体基板が、前記上主面に形成された第1導電型のドレイン層と、前記ドレイン層よりも浅くなるように前記ドレイン層の中に選択的に形成され、前記上主面に露出する第2導電型の主ベース領域と、前記主ベース領域よりも浅くなるように前記主ベース領域の中に選択的に形成され、前記上主面に露出する第1導電型のソース領域と、を備え、前記半導体装置が、前記主ベース領域と前記ソース領域とに接続された第1主電極と、前記主ベース領域のうち、前記ドレイン層と前記ソース領域とに挟まれた領域であるチャネル領域に、ゲート絶縁膜を挟んで対向するゲート電極と、前記上主面のうち前記ドレイン層が露出する領域であるパッド下ドレイン領域に、絶縁層を挟んで対向し、前記ゲート電極に接続された導電性のゲートパッドと、前記ゲートパッドよりも前記上主面に近い位置において前記上主面に対向するように前記絶縁層に埋設され、前記ゲートパッドに接続されている導電層と、前記下主面に接続された第2主電極と、をさらに備える。本発明のうち第1の態様にかかる半導体装置では、ドレイン層の抵抗率が、半導体基板の上主面から遠いほど低くなるように、勾配を有しているので、第11の態様にかかる半導体装置と同様に、di/dt耐量の向上、サージ電圧の発生の緩和、および、オン抵抗の低減が達成される。また、ゲートパッドがドレイン層に対向するので、dV/dt耐量が向上する。本発明のうち第2の態様にかかる半導体装置では、導電層がゲートパッドに接続されているので、第17の態様にかかる半導体装置と同様に、半導体装置の耐圧が効果的に高められる。また、ゲートパッドがドレイン層に対向しているので、dV/dt耐量が向上する。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。実施の形態1.図1はMOSFETとして構成された本発明の実施の形態1による半導体装置の一部を示す部分平面図である。この半導体装置101の全体平面図は、例えば図25と同様に描かれる。図1が示すように、ゲートパッド12の周囲には、ソース電極11が配設されている。図2は、図1のA-A切断線に沿った半導体装置101の断面図である。図2が示すように、半導体装置101は、半導体基板1、絶縁層7、ゲート電極9、導電層10、ソース電極11、ゲートパッド12、およびドレイン電極14を備えている。半導体基板1は、N型の高濃度ドレイン層2、N型のドレイン層3、P型の主ベース領域4、P型のパッド下ベース領域5、およびN型のソース領域6を備えている。半導体基板1は、上主面および下主面を有するシリコン基板である。ドレイン層3は、半導体基板1の上主面に形成されている。主ベース領域4は、ドレイン層3よりも浅くなるようにドレイン層3の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域5は、ドレイン層3よりも浅くなるようにドレイン層3の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域5は、主ベース領域4に連結されず、主ベース領域4から孤立している。主ベース領域4は、パッド下ベース領域5よりも浅く形成される。ソース領域6は、主ベース領域4よりも浅くなるように主ベース領域4の中に選択的に形成され、上主面に露出している。主ベース領域4は、複数の領域に分割されており、同様にソース領域6は、主ベース領域4の複数の領域に対応して、複数の領域に分割して配置されている。パッド下ベース領域5の中には、ソース領域6は形成されない。したがって、パッド下ベース領域5にはチャネル領域は存在しない。高濃度ドレイン層2は、ドレイン層3の下主面側に連結し、半導体基板1の下主面に露出している。ソース電極11は、金属で形成されており、主ベース領域4とソース領域6とに接続されている。しかしながら、従来の半導体装置151とは異なり、ソース電極11はパッド下ベース領域5に接続されない。ゲート電極9は、ポリシリコンで形成されており、主ベース領域4のうち、ドレイン層3とソース領域6とに挟まれた領域であるチャネル領域に、絶縁層7の一部であるゲート絶縁膜を挟んで対向するように、絶縁層7の中に埋設されている。ゲートパッド12は、金属で形成されており、半導体基板1の上主面のうち、パッド下ベース領域5の露出面に、絶縁層7を挟んで対向するように、絶縁層7の上に配設されている。ゲートパッド12は、絶縁層7に埋設されたプラグ13を通じて導電層10に接続されており、さらに導電層10に連結するゲート電極9にも接続されている。導電層10は、ポリシリコンで形成されており、ゲートパッド12よりも半導体基板1の上主面に近い位置において、上主面に対向するように絶縁層7に埋設されている。また導電層10は、主ベース領域4の上方にまで達するように延在している。ドレイン電極14は、金属で形成されており、半導体基板1の下主面に接続されている。半導体装置101は以上のように構成されるので、以下のように動作する。半導体装置101では、パッド下ベース領域5はソース電極11に接続されず、ソース電極11に接続される主ベース領域4にも連結されない。すなわち、パッド下ベース領域5はフローティング状態となっている。したがって、半導体装置101が内蔵するダイオードは、主ベース領域4とドレイン層3との間のPN接合のみとなる。この内蔵ダイオードに順電圧が印加されたとき、すなわち内蔵ダイオードが導通するとき、ドレイン層3には主ベース領域4からホールが注入されるが、フローティングの状態にあるパッド下ベース領域5からはホールは注入されない。したがって、内蔵ダイオードが逆回復動作を行うとき、すなわち内蔵ダイオードに逆バイアスが印加されたときに、主ベース領域4のうち、パッド下ベース領域5に近い特定部分へ、残留するホールが集中的に流れ込む現象が抑制される。その結果、高いdi/dtをもって内蔵ダイオードを逆回復動作させても、ソース領域6、主ベース領域4、およびドレイン層3によって形成される寄生バイポーラトランジスタが導通し難いので、半導体装置101のdi/dt耐量が向上する。また、パッド下ベース領域5がフローティング状態となっているので、内蔵ダイオードに逆バイアスが印加されたときに、図3が示すように、空乏層はソース電極11に接続された主ベース領域4からドレイン層3の内部へと拡がってゆく。図3では、拡大する空乏層のフロントを点線で示しており、矢印はフロントが前進する方向を示している。拡大する空乏層がパッド下ベース領域5へ到達した後に、はじめてパッド下ベース領域5からもドレイン層3の内部へ向かって空乏層が拡がってゆく。逆バイアスがある程度以上に高くないと、主ベース領域4からパッド下ベース領域5にわたって空乏層がつながらない。図3において、ドレイン層3のうち、主ベース領域4とパッド下ベース領域5とに挟まれた領域一点鎖線の円Xで囲まれた領域を、右方向へ前進するフロントが、このことを示している。それにより、空乏層が拡がる速度も比較的遅くなる。高いdi/dtをもって内蔵ダイオードを逆回復動作させても、パッド下ベース領域5とドレイン層4との間のPN接合の付近では、空乏層の拡がる速度が遅くなるので、ドレイン層3に残留するキャリアは、主ベース領域4のうち、パッド下ベース領域5に近い特定部分へ集中的に流れ込むことがなく、比較的緩やかに主ベース領域4の全体へ均一に流れ込む。したがって、寄生バイポーラトランジスタの導通が抑制されるので、半導体装置101のdi/dt耐量がさらに向上する。さらに、内蔵ダイオードを構成する主ベース領域4とドレイン層3との間のPN接合に、高いdV/dt電圧の時間変化率が印加された場合、例えば、ゲート電極9とソース電極11とを短絡した状態で、ドレイン電極14とソース電極11との間に約1kV/μs以上の高いdV/dtが印加された場合に、主ベース領域4とドレイン層3との間のPN接合では、空乏層が瞬時に広がり、PN接合の面積と空乏層が広がる速度とに依存してホールが発生する。これに対して、パッド下ベース領域5とドレイン層3との間のPN接合では、パッド下ベース領域5がフローティング状態にあるため、空乏層の広がる速度が遅くなるので、発生するホールも比較的少ない。その結果、ホールの発生に起因する電流が、主ベース領域4のうち、パッド下ベース領域5に近い特定部分へ集中的に流れ込むという現象が抑制される。それにより、ソース領域6と主ベース領域4とドレイン層3とで構成される寄生バイポーラトランジスタが、導通し難くなるので、半導体装置101のdV/dt耐量が向上する。あるいは、ホールの発生に起因する電流が、パッド下ベース領域5の近傍に位置するゲート絶縁膜8を通じてゲート電極9へ集中的に流れ込むという現象が抑制されるので、パッド下ベース領域5の近傍のゲート絶縁膜8が電流による影響を受けにくくなり、半導体装置101のdV/dt耐量が向上する。ドレイン電極14とソース電極11との間に印加される電圧、すなわちドレイン電圧は、主ベース領域4のチャネル領域に反転層が形成されないとき、すなわち半導体装置101がオフ状態であるときには、主ベース領域4とドレイン層3との間のPN接合からドレイン層3の内部へと拡がる空乏層によって保持される。保持される電圧の最大値が、半導体装置101の耐圧を規定する。半導体装置101では、主ベース領域4がパッド下ベース領域5よりも浅く形成されているので、図3が示すように、主ベース領域4とドレイン層3との間のPN接合からドレイン層3の内部へ向かって空乏層が拡がる実効距離一点鎖線の矢印Yが長くなる。このため、半導体装置101の耐圧が向上する。また、ゲートパッド12の下層の絶縁層7の中に、半導体基板1の上主面に対向するように導電層10が埋設されている。このため、図3が示すように、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層3の内部へ拡がる空乏層は、ゲートパッド12の直下の領域において、上主面に平行に近い形態を保ちつつ拡がる。すなわち、ドレイン層3の内部への空乏層の広がりは、ゲートパッド12の直下の領域では、均一に近くなる。したがって、臨界電界強度に到達する部位が発生し難いので、耐圧がさらに向上する。さらに、導電層10は主ベース領域4の上方にまで延在しているので、フィールドプレートの効果が、ドレイン層3の露出面のうち、主ベース領域4とパッド下ベース領域5に挟まれた部分にも及ぶ。好ましくは、主ベース領域4の不純物濃度は、パッド下ベース領域5の不純物濃度よりも低く設定される。それにより、半導体装置101がオフ状態にあるときに、ドレイン電圧を保持する空乏層が、主ベース領域4の内部へも拡がり易くなる。その結果、空乏層における電界強度が緩和され、中でも主ベース領域4の湾曲部図3の一点鎖線の円Zの電界強度が緩和されるので、耐圧がさらに向上する。図4が示す半導体装置102のように、パッド下ベース領域5と主ベース領域4との間の距離を大きく確保してもよい。それにより、半導体基板1の面積に対する電流の密度は低下するが、主ベース領域4の特定部分への電流の集中は、さらに抑制され、di/dt耐量がさらに向上する。実施の形態2.図5は、本発明の実施の形態2による半導体装置の断面図である。この半導体装置104のゲートパッド12の付近の平面図は、図1と同等に描かれる。図5は、図1のA-A切断線に沿った半導体装置104の断面図に相当する。半導体装置104は、主ベース領域4が下主面に向かって選択的に突出した突起部20を底面に有する点において、半導体装置101とは特徴的に異なっている。半導体装置104が、誘導負荷へ接続された状態でターンオフすると、ドレイン電圧にサージ電圧が現れる。このサージ電圧が耐圧を超えると、半導体基板1にアバランシェ電流が流れる。アバランシェ電流は、ソース領域6、主ベース領域4、およびドレイン層3によって形成される寄生バイポーラトランジスタのベース電流として寄与する。このため、従来の半導体装置151では、アバランシェ電流が原因となって寄生バイポーラトランジスタが導通する場合があった。しかしながら、半導体装置104では、主ベース領域4に突起部20が設けられるので、空乏層に発生する電界は突起部20において選択的に高くなる。このため、アバランシェ電流は突起部20を主要な経路とするので、主ベース領域4のうちソース領域6の直下の部分を流れるアバランシェ電流の成分が減少する。すなわち、寄生バイポーラトランジスタのベース電流として寄与する成分が低減される。その結果、寄生バイポーラトランジスタの導通が抑制される。このように、インダクタンスの大きい誘導負荷が接続された動作条件の下でも、安定した動作が実現する。半導体装置104についても、半導体装置101と同様に、パッド下ベース領域5と主ベース領域4との間の距離を大きく確保した変形例図6の半導体装置105を実施することが可能である。実施の形態3.図7は、本発明の実施の形態3による半導体装置の一部を示す部分平面図である。この半導体装置107の平面図は、例えば図25と同様に描かれる。図7が示すように、ゲートパッド12の周囲には、ソース電極11が配設されている。ソース電極11は、絶縁層を貫通するプラグ22を通じて、半導体基板に接続されている。図8は、図7のB-B切断線に沿った半導体装置107の断面図である。半導体装置107は、主ベース領域4とパッド下ベース領域5との間に、P型の周辺ベース領域21が設けられている点において、半導体装置101とは特徴的に異なっている。周辺ベース領域21は、ドレイン層3よりも浅くなるようにドレイン層3の中に選択的に形成され、半導体基板1の上主面に露出している。周辺ベース領域21は、主ベース領域4とパッド下ベース領域5との間に位置し、パッド下ベース領域5には連結しない。ソース電極11は、主ベース領域4に接続されるとともに、絶縁層7を貫通するプラグ22を通じて周辺ベース領域21にも接続されている。しかしながら、ソース領域6のようなN型の半導体領域は、周辺ベース領域21の内部には設けられない。したがって、周辺ベース領域21にはチャネル領域は存在しない。図9および図10は、図7の部分130および131をそれぞれ拡大して示す部分拡大平面図である。図9および図10が示すように、周辺ベース領域21は、ゲートパッド12の直下に位置するパッド下ベース領域5の周囲を連続して囲むように形成された環状部分を備えている。図8に描かれる周辺ベース領域21は環状部分に相当しており、環状部分は上記したように主ベース領域4とパッド下ベース領域5との間に位置している。さらに、周辺ベース領域21は、図9が示すように環状部分を通じて、また図10が示すように環状部分以外の部分を通じて、主ベース領域4が分割配置されてなる複数の領域の各々の一端に連結している。図9および図10の例では、主ベース領域4は多数の平行な帯状領域に分割され、それぞれの一端に周辺ベース領域21が連結している。半導体装置107は以上のように構成されるので、以下のように動作する。周辺ベース領域21は、パッド下ベース領域5には連結されず、ソース電極11に接続される点では、主ベース領域4と同様である。したがって、内蔵ダイオードは、主ベース領域4とドレイン層3との間のPN接合と、周辺ベース領域21とドレイン層3との間のPN接合とによって、構成される。内蔵ダイオードが導通するときに、仮にパッド下ベース領域5からドレイン層3へホールが注入されることがあっても、内蔵ダイオードが逆回復動作を行うときには、それらの残留ホールは、主要には主ベース領域4よりも周辺ベース領域21を経由してソース電極11へ出てゆく。さらに、主ベース領域4のうち、周辺ベース領域21に近い部位から発生した残留ホールは、主ベース領域4だけでなく、周辺ベース領域21をも通じてソース電極11へ流れる。このように、内蔵ダイオードが逆回復動作を行うときに、主ベース領域4のうちのパッド下ベース領域5に近い特定部分へ、残留ホールが集中的に流れ込む現象が抑制され、残留ホールが効率よく消滅する。周辺ベース領域21は、主ベース領域4とは異なり、その内部にN型の半導体領域が形成されないので、寄生バイポーラトランジスタを構成しない。したがって、周辺ベース領域21を通じて流れる残留ホールは、寄生バイポーラトランジスタのベース電流として寄与しない。その結果、高いdi/dtをもって内蔵ダイオードを逆回復動作させても、寄生バイポーラトランジスタの導通が抑制されるので、di/dt耐量がさらに向上する。また、内蔵ダイオードを構成する主ベース領域4とドレイン層3との間のPN接合に高いdV/dtが印加された場合、例えば、ゲート電極9とソース電極11とを短絡した状態で、ドレイン電極14とソース電極11との間に約1kV/μs以上の高いdV/dtが印加された場合に、実施の形態1で述べたように、パッド下ベース領域5がフローティングであるために、発生するホールが少ないだけでなく、発生したホールによる電流は、パッド下ベース領域5の近傍に位置する周辺ベース領域21を通じてソース電極11へ流れる。その結果、主ベース領域4のうち、パッド下ベース領域5に近い特定部分へ、電流が集中的に流れ込むという現象が、さらに抑制される。それにより、ソース領域6と主ベース領域4とドレイン層3とで構成される寄生バイポーラトランジスタが、導通し難くなるので、半導体装置107のdV/dt耐量がさらに向上する。あるいは、ホールの発生に起因する電流が、パッド下ベース領域5の近傍に位置するゲート絶縁膜8を通じてゲート電極9へ集中的に流れ込むという現象が抑制されるので、パッド下ベース領域5の近傍のゲート絶縁膜8が電流による影響を受けにくくなり、半導体装置107のdV/dt耐量が、さらに向上する。内蔵ダイオードが導通するときには、主ベース領域4および周辺ベース領域21からドレイン層3へホールが注入される。しかしながら、主ベース領域4を構成する複数の領域の各々の一端に、周辺ベース領域21が連結しているので、高いdi/dtをもって内蔵ダイオードを逆回復動作させたときにも、残留ホールが主ベース領域4の特定部分へ集中的に流れる現象が効果的に緩和され、残留ホールは主ベース領域4と周辺ベース領域21との全体にわたって比較的均一に流れる。その結果、di/dt耐量がさらに高められる。周辺ベース領域21は、ゲートパッド12の直下に相当する領域の外周に沿った環状部分を有するので、内蔵ダイオードが導通するときに主ベース領域4から発生したホールは、内蔵ダイオードが逆回復動作を行うときには、周辺ベース領域21へ効率よく流れる。したがって、高いdi/dt耐量をもって内蔵ダイオードを逆回復動作させたときに、主ベース領域4のうちのゲートパッド12の直下に相当する領域に近い特定部分へ、残留するホールが集中的に流れ込む現象が抑制されるので、di/dt耐量がさらに向上する。さらに、導電層10に接続されるゲート電極9が、ドレイン層3の露出面のうち、主ベース領域4と周辺ベース領域21とに挟まれた部分をも覆うので、フィールドプレートの効果が、ドレイン層3の露出面のうち、主ベース領域4と周辺ベース領域21とに挟まれた部分にも及ぶ。また、ゲートパッド12が、ドレイン層3の露出面のうち、パッド下ベース領域5と周辺ベース領域21とに挟まれた部分をも覆うので、ゲートパッド12によるフィールドプレートの効果が、ドレイン層3の露出面のうち、パッド下ベース領域5と周辺ベース領域21に挟まれた部分にも及ぶ。図11に示す半導体装置108のように、パッド下ベース領域5と主ベース領域4との間の距離を狭く設定し、それにともない、パッド下ベース領域5と主ベース領域4とに挟まれる周辺ベース領域21の幅を狭く設定しても良い。それにより、半導体基板1の面積に対する電流の密度が高められる。また、半導体装置108では、導電層10が、ドレイン層3の露出面のうち、パッド下ベース領域5と周辺ベース領域21とに挟まれた部分をも覆うので、導電層10によるフィールドプレートの効果が、ドレイン層3の露出面のうち、パッド下ベース領域5と周辺ベース領域21に挟まれた部分にも及ぶ。実施の形態4.図12は、本発明の実施の形態4による半導体装置の断面図である。この半導体装置110のゲートパッド12の付近の平面図は、図7と同等に描かれる。図12は、図7のB-B切断線に沿った半導体装置110の断面図に相当する。半導体装置110は、パッド下ベース領域5が設けられない点において、半導体装置107とは特徴的に異なっている。すなわち、ゲートパッド12は、半導体基板1の上主面のうち、ドレイン層3が露出する領域に対向している。半導体装置110においても、図9および図10が示したように、周辺ベース領域21は、ゲートパッド12の直下に相当する領域の外周に沿って連続するように形成された環状部分を有している。半導体装置110では、ゲートパッド12がドレイン層3に対向するので、ドレイン-ソース間の容量CDSの大きさが、半導体装置107とは異なる。そのため、ドレイン電極14とソース電極11の間に高いdV/dtが印加された場合に過渡的に流れる電流例えば、変位電流あるいはホール電流の大きさに、半導体装置107と110との間で差異が現れる。この差異に由来して、半導体基板110では、半導体装置107に比べても、さらに高いdV/dt耐量が得られる。また、ゲートパッド12の下層の絶縁層7の中に、半導体基板1の上主面に対向するように導電層10が埋設されている。このため、図13が示すように、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層3の内部へ拡がる空乏層は、ゲートパッド12の直下の領域において、上主面に平行に近い形態を保ちつつ拡がる。すなわち、ドレイン層3の内部への空乏層の広がりは、ゲートパッド12の直下の領域では、均一に近くなる。したがって、臨界電界強度に到達する部位が発生し難いので、耐圧がさらに向上する。さらに、導電層10がゲートパッド12に接続されているので、ゲートパッド12および導電層10によるフィールドプレートの機能が一層強められる。それにより、ドレイン層3の内部への空乏層の広がりは、ゲートパッド12の直下の領域では、より一層均一に近くなる。その結果、半導体装置の耐圧がさらに向上する。さらに、図12に示すように、導電層10が周辺ベース領域21の上方に達するように延在しているので、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層3の内部へ拡がる空乏層が周辺ベース領域21の一端部に達したときには、その他端部へも速やかに到達する。すなわち、周辺ベース領域の周囲21をも含めて、空乏層は上主面に平行に近い形態を保ちつつ拡がる。したがって、空乏層の広がりが、より効果的に均一に近くなるので、臨界電界強度に到達する部位の発生がさらに効果的に抑えられる。その結果、半導体装置の耐圧が一層効果的に高められる。図14が示す半導体装置111のように、導電層10を、より広く形成しても良い。それにより、フィールドプレートとしての導電層10の機能が、さらに強められるので、耐圧がさらに向上する。また、図15に示す半導体装置112、あるいは図16に示す半導体装置113のように、周辺ベース領域21の幅を広く確保することも可能である。図15の半導体装置112では、ドレイン層3の露出面のうち、パッド下ベース領域5に覆われた部分は、導電層10には覆われないものの、パッド下ベース領域5によるフィールドプレートの効果が及ぶ。実施の形態5.以上に説明した半導体装置101~113において、図17の抵抗率プロファイルが示すように、ドレイン層3の抵抗率は、半導体基板1の上主面から遠いほど低くなるように勾配を有するのが望ましい。それにより、内蔵ダイオードが逆回復動作を行うときに、空乏層が拡がるのにしたがって、空乏層が拡がる速度が遅くなる。このため、図18の波形図が示すように、内蔵ダイオードが逆回復動作を行うときの電圧変化率dV/dtが低くなる。すなわち、ドレイン電極14とソース電極11との間に印加されるドレイン電圧の変化が緩やかになる。図18において、実線はドレイン層3の抵抗率に勾配がない場合の波形を表し、点線は勾配がある場合の波形を表している。したがって、ゲートパッド12の直下の領域にホールが仮に残留した場合でも、それらの残留ホールが、主ベース領域4のうちのゲートパッド12の直下の領域に近い特定部分へ集中的に流れる流れ込む現象が抑制される。その結果、残留ホールが時間をかけて主ベース領域の全体へ比較的均一に流れる。それにより、高いdi/dtをもって内蔵ダイオードを逆回復動作をさせても、寄生バイポーラトランジスタが導通し難くなるので、半導体装置のdi/dt耐量が向上する。さらに、内蔵ダイオードを高いdi/dtで逆回復動作させるときに、空乏層が拡がる速度が遅くなるので、電圧変化率dV/dtも低くなる。したがって、ドレイン電圧の変化が緩やかになるので、逆回復動作がソフトリカバリーに近くなり図18に点線で示す電流Iの波形図、主電極間にサージ電圧が発生する現象が緩和ないし抑制される。さらに加えて、ドレイン層の抵抗率が、半導体基板の上主面から遠いほど低くなるので、ドレイン層のバルク抵抗が低くなる。したがって、半導体装置のオン抵抗が低減されるという効果も得られる。図17の抵抗率プロファイルは、図19~図21が示す工程図に沿って、半導体基板1が形成されることにより、容易に得ることができる。すなわち、半導体基板1の形成工程では、N型の半導体基板60が準備され図19、その後、半導体基板60の両主面に高濃度のN型不純物をデポジションさせ、さらに拡散させることにより、一組のN型の高濃度ドレイン層2とそれらに挟まれたN型の半導体層61とが形成される図20。つぎに、図21に示すように、半導体層61を破線部で切断加工することにより、高濃度ドレイン層2とドレイン層3とを有する半導体基板1が得られる。変形例.以上に述べた半導体装置101~113において、半導体基板1にコレクタ層を付加することによって、IGBTを構成することも可能である。図22が示す半導体装置114は、半導体装置108に、P型のコレクタ層30を付加することによりIGBTを構成した例に相当する。コレクタ層30は、半導体基板1の下主面に露出して、コレクタ電極14MOSFETのソース電極およびドレイン電極は、IGBTでは、それぞれエミッタ電極およびコレクタ電極に対応するに接続される。図23に示す半導体装置115のように、高濃度ドレイン層2を除去したIGBTを構成することも可能である。このように構成されるIGBTにおいても、半導体基板1の上主面側には、半導体装置101~113と同様の特徴を有するMOSFETが含まれているので、dV/dt耐量および耐圧に関して、半導体装置101~113と同様の効果が得られる。また、IGBTでは、伝導度変調効果により、オン抵抗が効果的に低減されるという利点がさらに得られる。図24に示すように、本発明は、平面型だけでなくトレンチ型の半導体装置にも適用可能である。図24は、トレンチ型のMOSFETを例示している。半導体装置101~115のうち、主ベース領域4が存在する領域を図24の構造に置き換えることが可能である。図24の例では、半導体基板1の上主面に開口するトレンチ40が、ドレイン層3に達するように形成されている。トレンチ40の内壁はゲート絶縁膜8で覆われ、ゲート絶縁膜8の内側にゲート電極9が埋設されている。ゲート電極9の上面は絶縁層7で覆われ、その上をソース電極11が覆っている。以上の説明では、Nチャネル型の半導体装置を取り上げたが、本発明はPチャネル型の半導体装置にも適用可能である。以上に述べた各半導体装置において、各半導体層または各半導体領域の導電型を反転させることにより、Pチャネル型の半導体装置を構成することが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。"