"第1導電型の半導体基板に形成されたパワーMISFETを含む半導体装置であって、前記パワーMISFETは、前記半導体基板上に形成された前記第1導電型のエピタキシャル層と、前記エピタキシャル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記エピタキシャル層に形成され、且つ、前記第1導電型とは逆の第2導電型であるドレイン領域およびソース領域と、前記エピタキシャル層に形成され、且つ、前記ソース領域の下方および前記ゲート電極の下方に形成された前記第1導電型のウェル領域と、前記ゲート電極と前記ドレイン領域の間の前記エピタキシャル層に形成され、且つ、前記ドレイン領域よりも不純物濃度が低い前記第2導電型のドレインオフセット領域とを有し、前記ウェル領域内には、前記ソース領域を囲むように、前記エピタキシャル層よりも不純物濃度の高い前記第1導電型のポケット層が設けられていることを特徴とした半導体装置。請求項1に記載の半導体装置において、前記ドレイン領域の下方および前記ドレインオフセット領域の下方に、前記エピタキシャル層よりも不純物濃度の高い前記第1導電型の不純物層が設けられていることを特徴とした半導体装置。請求項2に記載の半導体装置において、前記不純物層と前記ポケット層は、同工程で形成されていることを特徴とした半導体装置。請求項1~3の何れか1項に記載の半導体装置において、前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とした半導体装置。請求項1~4の何れか1項に記載の半導体装置において、前記ソース領域と隣接し、且つ、前記ソース領域よりも前記ゲート電極から遠い位置には、前記エピタキシャル層の表面から前記半導体基板にまで達するように形成された前記第1導電型の打抜き層が設けられており、前記打抜き層は、前記ウェル領域および前記ソース領域と電気的に接続していることを特徴とした半導体装置。請求項5に記載の半導体装置は、更に、前記パワーMISFETを覆うように、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、且つ、前記ソース領域と接続する第1金属プラグと、前記層間絶縁膜中に形成され、且つ、前記打抜き層と接続する第2金属プラグと、前記層間絶縁膜上に形成され、且つ、前記第1金属プラグおよび前記第2金属プラグと接続する第1配線層とを有することを特徴とした半導体装置。請求項6に記載の半導体装置において、前記半導体基板の前記パワーMISFETが形成されている面とは逆の面には、金属膜が形成されており、前記打抜き層は、前記金属膜と電気的に接続していることを特徴とした半導体装置。請求項1~7の何れか1項に記載の半導体装置において、前記パワーMISFETは複数形成されており、複数の前記パワーMISFETは高周波電力増幅回路を構成していることを特徴とした半導体装置。移動体通信装置の普及を図るために、装置の更なる小型軽量化、低消費電力化が要望されている。そのため、移動体通信装置を構成する各構成部品のより一層の小型軽量化、低消費電力化を実現する必要がある。上記構成部品の一つとして、アンテナへ高周波信号を供給する高周波電力増幅器がある。一般に、この高周波電力増幅器は最も消費電力が大きく、移動体通信装置の低消費電力化を図るためには、この高周波電力増幅器の消費電力を低減効率向上を追求することが有効である。シリコンSi半導体を用いたGSM方式の増幅器で、動作周波数900MHz、電源電圧35V時で出力電圧35W、総合効率50程度を実現した。ここでの総合効率は、パワーMOSFET3段の電力増幅部から構成された高周波電力増幅器高周波モジュールでの効率を言う。この時の出力段増幅素子であるSiを用いたパワーMOSFETの性能は、DDCIMA技術を前提とすると、2W出力で付加効率55程度であり、増幅器の総合効率を55以上に向上させるには65以上の付加効率をパワーMOSFETにおいて実現する必要があった。なお、マイクロ波パワーMOSFETにおける付加効率の定義については、例えば光マイクロ波半導体応用技術1996年2月29日、第1版、第1刷株式会社サイエンスフォーラム発行pp5966文献5に述べられている。同様にPCS方式の増幅器では、動作周波数1900MHz時で出力電圧2W、総合効率45程度を実現している。この時の出力段増幅素子であるパワーMOSFETの性能は1W出力で50程度である。増幅器の総合効率を50以上に向上させるには、55以上の付加効率をパワーMOSFETにおいて実現する必要があった。増幅素子パワーMOSFETの付加効率を向上させるには、オン抵抗、ゲート抵抗、寄生容量の低減と相互コンダクタンスの向上があげられる。本発明の目的は、高周波増幅器に適用される半導体装置の高付加効率を図る技術を提供することにある。本発明の具体的な目的は、半導体装置のオン抵抗低減を図る技術を提供することにある。本発明の具体的な他の目的は、遮断周波数の向上を図る技術を提供することにある。本発明の他の目的は、高周波、大電力動作における付加効率の向上と、信頼性および量産性の確保を両立する半導体装置を実現することにある。本発明のさらに他の目的は、高周波電力増幅器の小型化軽量化を図る技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。本発明の一つの代表的な半導体装置の構成は、第1導電型の半導体基板と、上記半導体基板の上面に形成された第1導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層と、上記ゲート電極、上記第1領域、上記第2領域および上記リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして上記半導体基板の下面に接続された第3導体層とから成る。上述した手段によれば、第1領域ソース、上記第2領域ドレインの高濃度領域および上記リーチスルー層ソース打ち抜き層の電極引き出しに導体プラグが使用されているため、上記第1および第2導体層第1層配線M1は平坦面を有する電極パターンを構成している。このため、上記第1および第2導体層に対する低抵抗配線実現のための裏打ち配線層第2層配線M2の配置およびM1M2コンタクトの自由度が増すことになる。したがって、第1領域、上記第2領域の高濃度領域および上記リーチスルー層に対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率化に寄与できる。本発明の他の代表的な半導体装置の構成は、P型半導体領域およびそのP型半導体領域に接するドレインオフセット領域を有する絶縁ゲート電界効果半導体装置であって、ゲート絶縁膜に接するゲート電極はP型半導体で構成され、上記P型半導体領域表面にN型層が設けられている。上述した手段によれば、ゲート電極がP型半導体、すなわちPゲートにしたことにより、Nゲートゲート電極がN型半導体に比べて、仕事関数差の関係でしきい電圧Vthが1V上がることになる。このため、P型半導体領域表面にN型層を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このN型層の存在は、ドレイン接合からの空乏層の延びを延ばす作用をもたらすことになり、ドレイン耐圧は向上する。そこで、Nゲートと同じ目標値のドレイン耐圧を有するPゲートデバイスPゲートパワーMOSFETを設計する場合には、ドレインオフセット領域の濃度を高くすることができる。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、Nゲートデバイスに比べ、ドレインオフセット領域の低抵抗化が図れることを意味するものである。また、N型層の存在は、チャネル領域表面の電界緩和をもたらすことになる。したがって、チャネル領域部分のキャリア移動度が向上することになる。キャリア移動度の向上は、その部分の抵抗成分が小さくなったとみることができる。さらに、上記の構成に基くキャリア移動度の向上は、ゲート長Lgを短くしても電流を多く流すことが可能となる。つまり、通常、ゲート長が短くなるとキャリア速度の飽和が顕著に現われ、大電流を流し難くなるからである。以上の結果として、同じ耐圧におけるPゲートデバイス、Nゲートデバイスのオン抵抗を比較すると、Pゲートデバイスの方がNゲートデバイスよりも十分低減することが可能となる。すなわち、PゲートパワーMOSFETは高付加効率化が図れる。本発明によれば、GSM、PCS、PDC、CDMA方式などの携帯電話端末に使用されるパワーMOSFETの出力電力、破壊耐量を確保しつつ、付加効率を向上させることが可能となる。そして、これを用いたGSM方式用モジュールにおいては、出力電力4W、総合効率55を達成することが可能となる。また、チップの小型化、集積化により、モジュール実装面積の削減も可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付し、その繰り返しの説明は省略する。実施の形態1本発明の実施の形態1を、図1から図5を参照し説明する。図1は、本発明の実施の形態1である半導体装置NゲートNチャネル型SiパワーMOSFETの断面図であり、図2は、本発明の実施の形態1である半導体装置の平面図である。図3は、本発明の実施の形態1である半導体装置半導体チップのレイアウトを示す平面図であり、図4は、図3に示した半導体装置半導体チップ内の保護素子19を拡大した部分的な平面図である。そして、図5は、図4に示した保護素子のDD切断部分の断面図である。<基本セルの断面構造>図1に示した本発明の実施の形態1である半導体装置MOSFETの基本セルの構成は以下のとおりである。P型低抵抗Si基板第1導電型の半導体基板1の上面に、P型高抵抗Siエピタキシャル層第1導電型の半導体層2が形成されている。基板比抵抗はオン抵抗低減を図る目的から0.02Ωcm以下としている。従来でもパワーMOSFETで適用されているシリコン基板の比抵抗を0.02Ωcm以下にすることは特開平697447号公報に開示されている。本実施の形態1に適用されるシリコン基板の比抵抗は0.01Ωcmである。最近では、CMOSICにおいてもエピタキシャルウェハが適用されているが、この場合、基板比抵抗は10Ωcm程度であり、ICにおける基板比抵抗にくらべ、およそ3桁ほど小さい。エピタキシャル層は比抵抗20Ωcm、厚さ3μmを有する。上記公報に開示されているエピタキシャル層の厚さは5μmであり、オン抵抗低減を目的にそれよりも2μm薄くされる。エピタキシャル層2の主面一部に、チャネルが形成される領域としてP型ウエル領域5が選択的に形成されている。このP型ウエル領域はドレインからソースに延びる空乏層延びを抑えためのパンチスルーストッパを目的としている。そして、P型ウエル領域5表面には、ゲート絶縁膜ゲート酸化膜6を介してゲート電極7が形成されている。エピタキシャル層2内であって、P型ウエル領域5に接して互いに離間した位置に、高不純物濃度を有するN型ソース領域第1領域10、および低不純物濃度を有するN型ドレインオフセット領域第3領域8が形成されている。これらN型ソース領域10およびN型ドレインオフセット領域8は、ゲート電極7に対して自己整合され、それらの一部はゲート電極7に対してオーバラップしている。なお、N型ソース領域10下に位置するN型高抵抗領域8は、特に必要としているものではない。そのN型高抵抗領域8はN型ドレインオフセット領域8を形成するための不純物導入の際にゲート電極7に対して自己整合形成されたものである。ドレインオフセット領域8に接して電極引き出しのための高不純物濃度を有するN型ドレイン領域第2領域9が形成されている。N型ソース領域10に接してエピタキシャル層2内にその主面から基板1に到達する高不純物濃度低抵抗を有するP型ソース打ち抜き層リーチスルー層3が形成されている。そのリーチスルー層3表面にはコンタクト用P型低抵抗領域4が形成されている。N型ソース領域10は金属プラグ、第1層配線、金属プラグそしてリーチスルー層3を介してソース裏面電極S1に電気的接続されている。なお、図1において、AA間が基本セルであり、そのピッチは6μm程度である。ゲート電極3のゲート長Lgは03μm、電界緩和によるドレイン耐圧確保のために設けられた上記ドレインオフセット領域8の長さ、すなわちドレインオフセット長Lrは07μmである。ゲート酸化膜厚さは11nmであり、オン抵抗改善と、酸化膜許容電界を考慮して設定された。このことは後で詳しく述べる。ゲート電極7、N型ソース領域10、N型ドレインオフセット領域8、N型ドレイン低抵抗領域9およびP型ソース打ち抜き層3を覆うように第1絶縁膜層間絶縁膜20が形成されている。第1絶縁膜20内には複数の開口が設けられ、それら開口内には、N型ソース領域10、N型ドレイン領域9およびP型ソース打ち抜き層3にそれぞれコンタクトする電極引き出し用の導体プラグP1を有する。導体プラグP1はタングステンより成り、開口内に埋め込まれ、その表面は第1絶縁膜20の表面にほぼ一致している。第1絶縁膜20の表面には、N型ソース領域10に接続された導体プラグとP型ソース打ち抜き層3にコンタクトされた導体プラグとを電気的接続する第1導体層11dが、N型ドレイン領域9にコンタクトされた導体プラグP1に接続する第2導体層11sがそれぞれ第1層配線M1としてパターン形成されている。第1、第2導体層11d、11sを覆うように第2絶縁膜層間絶縁膜30が形成されている。そして、第2絶縁膜には、P型ソース打ち抜き領域3にコンタクトされた導体プラグ上に、N型ドレイン領域9にコンタクトされた導体プラグP1にそれぞれ位置して開口が形成されている。これら開口を介して、配線抵抗の低抵抗化を図るための裏打ち配線としての配線12d、12s第2層配線M2が第1、第2導体層11d、11sにそれぞれ接続されている。ソース裏面電極Sは、第1基準電位、例えば接地電位に接続され、一方、ドレイン電極12dは上記第1基準電位よりも高い第2基準電位、例えば電源Vdd=3.6V電位に接続される。<単位ブロックのレイアウト>図2を参照して本実施の形態1の第1層配線と第2層配線の関係を以下に詳しく述べる。図2において、11は第1層目の導体層第1層配線M1であり、12は第2層目の導体層第2層配線M1である。13は上述したN型ソース領域10、N型ドレイン領域9およびP型ソース打ち抜き層3のような半導体領域に対する導体プラグ金属プラグのコンタクト部であり、14は第1層配線M1に対する第2層配線M2のコンタクト部である。21は素子分離領域フィールド酸化膜の境界線を示す。すなわち、線21に囲まれた部分が素子形成領域である。22はドレイン電極用ボンデイングパッド部ドレインパッドであり、23はゲート電極用ボンデイングパッド部ゲートパッドである。このドレイン、ゲートパッド22、23が1ブロック分を示しており、実際のチップでは必要なゲート幅に応じて、数ブロックを並列に並べる。このことは、後で図3を参照し説明する。図2はゲート電極3が2本の場合であり、ゲート電極3に挟まれてドレイン領域があり、両側がソース領域となっている。A-A間が図1で示した基本セルであり、実際のチップでは数十本繰り返しで並べて1ブロックとする。ドレインはゲート電極3に対し横切ることなく、平行に第2層配線によりパッド22に引き延ばされている。また、ソースもゲート電極3に対し横切ることなく、平行に第2層配線により裏打ちされている。ゲートは一定長さ毎にゲート電極3から第1層配線で引き延ばし、周辺から第2層配線でパッド部23に共通接続されている。本実施の形態1の場合、ゲート電極を取り出す一定長さは約40μmである。また、ゲート電極と直交させて配線を取り出すため、ドレイン用第2層配線とゲート用第1層配線との間の寄生容量が小さくなる。すなわち、ストライプ状のゲート電極3を40μm程度の一定の距離で第1層配線11でドレイン配線およびゲート電極と垂直する方向に引き延ばしている。ブロックの両端において第2層配線12でゲートパッド23に共通接続されている。これにより、平行に引き延ばす場合に比べて、ドレイン配線とゲート配線との間の寄生容量を低減している。また、ドレインパッド部22に近接してソース用の第2の金属導体層のイクステンション部12Eが配置され、イクステンション部12Eの下に位置して、上記貫通層と同一の構成を有する他の貫通層がエピタキシャル層内に設けられ、イクステンション部12Eがその貫通層に電気的接続されている。ここで注目すべきことは、本実施の形態1によれば、電極引き出し用導体として導体プラグを採用し、第1層配線M1に対する第2層配線とのコンタクト用開口コンタクト部は電極引き出し開口部上に位置させている。すなわち、図2に示すように、ドレイン領域の第1層配線と低抵抗層とのコンタクト13、第1層と第2層配線とのコンタクト14は同一軸上に形成されている。この構造と従来技術との違いを、図45および図46を参照し、以下に説明する。図45は従来技術のドレイン配線のコンタクト部を示す平面図である。一方、図46は本実施の形態1である半導体装置のドレイン配線のコンタクト部を示す平面図である。なお、ここで言う従来技術は発明者等によって試みられた通常の2層配線技術を採用している。図45に示した従来技術では、第1層配線11M1が第1の層間絶縁膜に設けたコンタクト部開口部13を介して電極引き出し電極配線として直接ドレイン領域に接続された。そして、第1層配線11M1に対する裏打ちのための第2層配線12M2の接続は、コンタクト部13に重ならないように第2の層間絶縁膜に設けられたコンタクト部14を通して行われた。コンタクト部13上にコンタクト部14を重ねてレイアウトした場合、コンタクト部13内において、第1層配線11に窪みが形成される。このため、フォトリソグラフィ技術によりコンタクト部14を形成する時にコンタクト部14にエッチング残りが存在することになる。第1層配線11と第2層配線12とのコンタクトが確実に成されず、接触抵抗の増大を招くことになる。このため、裏打ち配線の効果を充分引き出せないといった問題がある。したがって、コンタクト部14とコンタクト部13とは、ずらしてレイアウトする必要があった。一方、本実施の形態1では電極引き出しのためのコンタクト部を導体プラグ金属プラグにより埋めてから配線するため段差が解消された。したがって、図46に示すように、コンタクト部13と14を同軸上にすることが可能となり、レイアウトの自由度向上、コンタクトの電流容量の向上、コンタクトと配線抵抗の低減といった利点がある。すなわち、N型ソース低抵抗領域10、N型ドレイン低抵抗領域9およびP型ソース打ち抜き領域3それぞれに対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率を図ることができる。なお、CMOSトランジスタ等で金属プラグ技術を採用することはよく知られている。例えば、そのような技術は特開平6-350042号公報によって開示されている。上記公報では明らかとされていないが、通常、金属プラグ技術は、上層の配線パターン形成時の段切れ対策を目的としたものである。特に、ゲート電極配線に対して、第1層配線あるいは第2層配線が横切る場合を考慮し、電極引き出しに金属プラグ技術が適用される。しかしながら、本実施の形態1によれば、ゲート電極とドレイン用の第2層配線M2とが横切らない状況下で金属プラグが適用されているものである。すなわち、本実施の形態1は従来公知の金属プラグ技術の適用とは全く異なる発想に基づいたものである。なお、図2はゲート電極3が2本の場合を示すが、ゲート電極3が4本の場合には、図83に示したようにZ-Z’軸を中心にミラー反転されたレイアウト構造となる。ゲート電極3の本数は、ドレイン電流のバランスを考慮して、それぞれのドレイン電極ドレイン領域を挟むように偶数本設けられる。<チップレイアウト>本実施の形態1のチップのレイアウトを図3に示す。図3に示した単位ブロック部のレイアウトは、先に説明した図2に示す構成となっている。図3に示すチップ内にレイアウトされたパワーMOSFETは、図3の単位ブロックを複数個並列に接続したものである。すなわち、本実施の形態は、半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部22を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部23を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、上記単位ブロック間において、上記ゲート用の第1の金属導体層と上記ゲート用の第2の金属導体層とが接続されている。図3に示すように、複数のドレインパッド22がチップの一辺に沿って、ゲートパッド23およびソースパッド20がチップの他の辺に沿って配置されている。このうちソースパッドプローブ用ソースパッド20は、実装では使用せずに主に素子動作チェック用のみに使用される。すなわち、このソースパッド20は各チップに分割していないウエハ状態でのパワーMOSFETの動作チェックを容易にするために設けられている。動作チェックの時に検査用探針プローバを、基板上面に設けられた各パッド20,22,23に接触させることでそれぞれのチップMOSFETの特性をウエハ状態で検査することができる。チップ両端部に配置されたゲートパッドには、ゲート絶縁膜の静電破壊防止用の保護ダイオード19を設けられている。以下、このゲート保護ダイオードについて説明する。<ゲート保護ダイオード>図4および図5にゲート保護ダイオードの構成を示す。図4は図3に示されたゲート保護ダイオード19を部分拡大した平面図である。図5は、図4におけるD―D間の断面図である。図4図5において、21は厚いフィールド酸化膜である。フィールド酸化膜21上に設けられたゲートパッド23は第2層配線12M2と一体的にパターン形成されている。そして、そのゲートパッド23は、第1層配線11M1を介してP型低抵抗領域4に接続されている。このP型低抵抗領域4、N型高抵抗領域8およびP型低抵抗領域4aを取り囲むようにリング状に形成されたP型低抵抗領域4bにより、PNP構造のダイオードバックツバックダイオードを構成する。このPNP構造の耐圧を±5~9V程度に設計し、ゲートパッドに載ったサージ電圧をクランプ、吸収することができる。なお、P型低抵抗領域4a、4bは図1に示したコンタクト用P型低抵抗領域4と同一プロセスで形成される。また、このゲート保護ダイオードにも金属プラグP1が採用されている。2本のストライプ状の金属プラグP1はP型領域84に接続され、電流が均一に流れるように機能する。<プロセス>本実施の形態1であるシリコンパワーMOSFETの製造方法について、図6~図29を参照し、以下に説明する。なお、図6~図9、図14、図20、図23、図29のそれぞれにおいて、に示した断面図は、図2におけるX-X’切断断面を示し、に示した断面図は、図2におけるY-Y’切断断面を示す。1P型打抜き層形成用イオン打ち込み工程:図6、に示すように、まず、第1導電型具体的にはP型のSiより成る半導体基板1の主面に、P型半導体層2が形成された半導体ウエハが準備される。P型半導体層2は、公知のエピタキシャル成長法により形成された。以下、P型半導体層2をP型エピタキシャル層と称する。上述したように半導体基板1の比抵抗は0.01Ωcmを有する。一方、P型エピタキシャル層2の比抵抗は、基板比抵抗よりも高く、20Ωmを有する。エピタキシャル層2の厚さは、オン抵抗の低減と、ドレイン耐圧とを考慮し、2.5~3.5μmの範囲に設定される。本実施例では、エピタキシャル層2の厚さは、3μmに設定された。続いて、エピタキシャル層2の表面に、厚さ10nmのシリコン酸化SiO2膜100を形成する。そして、P型打抜き層形成用イオン打ち込みマスクを形成するために、SiO2膜100上にホトリゾグラフィ技術を用いて、ホトレジストパターンマスクPR1を形成する。続いて、マスクPR1を用いて酸化シリコン膜100およびエピタキシャル層2の表面をエッチング除去する。エピタキシャル層2の表面は、およそ50nmの深さにエッチングされる。これによりエピタキシャル層2の表面に段差が形成される。この段差はマスクアライメントのためのターゲットとして使用できる。この後、P型打抜き層3を形成するために、上記マスクPR1が形成されていないエピタキシャル層2内に第1導電型P型を示す不純物をイオン打ち込法により導入する。すなわち、マスクPR1を用いて、例えばP型不純物のボロンを、加速エネルギー80KeV、ドーズ量1.5×1016/cm2の条件で、エピタキシャル層2の深い位置に選択的にイオン打ち込みする。2フィールド酸化膜形成工程:図6に示したマスクPR1および酸化シリコン膜100が除去される。この後、MOSFETの単位ブロックを区画するためのフィールド酸化膜21をLOCOSLocalOxidationofSilicon技術により選択的に形成する。まず、図7、に示すように、エピタキシャル層表面に、パッド酸化膜として、シリコン酸化膜100aを熱酸化により形成する。このパッド酸化膜は、引き続き形成される耐酸化マスクとなる窒化シリコン膜から成る絶縁膜耐酸化性絶縁膜が直接シリコン表面に接するのを避けている。窒化シリコン膜が直接シリコン表面に被覆した場合、その表面に熱的歪が残留し、結晶欠陥を引き起こす。すなわち、パッド酸化膜は結晶欠陥を防止するためのバッファ膜として形成される。続いて、耐酸化マスクとしての窒化シリコン膜101を形成する。そして、この窒化シリコン膜101をフォトリゾグラフィ技術を用いてパターン形成する。そして、残された窒化シリコン膜101をマスクとし、その窒化シリコン膜101が形成されていないエピタキシャル層2表面を熱酸化し、厚さ350nmのフィールド酸化膜LOCOS酸化膜21を選択的に形成する。ここで重要なことは、この工程での熱酸化熱処理は、1050°C~1100°C、30分程度の処理条件で行われ、イオン打ち込みされたP型不純物の引き伸ばし拡散を伴なっている。したがって、この時、エピタキシャル層2内には半導体基板1に到達するP型打抜き層P3が形成される。すなわち、P型打抜き層3形成およびフィールド酸化膜21形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。すなわち、P型打抜き層3形成のための熱処理アニーリング工程を省略することができる。また、この熱処理工程の省略により半導体基板1中のボロン不純物が薄いエピタキシャル層1内へオートドーピングautodopingするのを抑制できる。この不純物のオートドーピングの抑制は、後で述べるPウエル5の不純物濃度を低減させることができ、オン抵抗低減の効果をもたらすことができる。窒化シリコン膜101およびパッド酸化膜100aを除去し、エピタキシャル層2の表面に存在する欠陥を除去する。続いて、エピタキシャル層2表面に熱酸化によりシリコン酸化膜100bを形成する。そして、上記シリコン酸化膜100bの形成温度よりも高い熱処理温度、約1050°Cで、フィールド酸化膜21のアニーリングを行う。アニーリングは、MOSFETが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることを目的とし、本実施態様1のパワーMOSFETを得るために重要な手段である。3P型ウエル領域形成用第1不純物導入工程:図8、に示すように、ドレイン形成領域を覆うようにフォトレジストパターンマスクPR2を形成する。続いて、マスクPR2が形成されていないエピタキシャル層2表面に第1導電型を示す不純物を選択的に導入する。例えば、p型不純物のボロンを、イオン打ち込み法によりフィールド酸化膜21を通過するエネルギーでエピタキシャル層2内に選択的に導入する。すなわち、フィールド酸化膜21に接するエピタキシャル層2表面において、アニール処理後の不純物濃度分布がほぼピークとなるようにボロンが導入される。これによって、そのエピタキシャル層2表面はチャネルストッパとしてのP型高濃度領域が形成される。イオン打ち込み条件は、加速エネルギー200KeV、ドーズ量2.0×1013/cm2である。4P型ウエル領域形成用第2不純物導入工程:上記第1不純物導入工程に続いて、さらに、図9、に示すように、上記マスクPR2を残した状態で、エピタキシャル層2内に第1導電型を示す不純物を選択的に導入する。例えば、上記第1不純物導入工程と同様のボロンを、イオン打ち込み法によりエピタキシャル層2内に選択的に導入する。イオン打ち込み条件は、加速エネルギー50KeV、ドーズ量1.0×1013/cm2である。上記第1、第2不純物導入工程のように、段階的に2回のイオン打ち込みを行うことにより、深さ方向のウエル濃度分布を均一にさせ、引き伸ばし拡散のための熱処理高温アニールを回避することができる。なお、上記第1、第2不純物導入工程の順序は逆であってもよい。5しきい値電圧調整用イオン打ち込み工程:図面は省略したが、図9に示したマスクPR2を除去した後、しきい値電圧Vth調整のための不純物導入を行う。例えば、BF2イオンを、加速エネルギー50KeV、ドーズ量1.0×1012/cm2の条件で、エピタキシャル層2表面にイオン打ち込みする。続いて、エピタキシャル層2表面を洗浄した後、アニール処理950°C、60秒により上記34工程で打ち込まれた不純物を引き伸ばし拡散し、MOSFETのチャネル形成領域となるP型ウエル領域パンチスルーストッパ層5を形成する。6ゲート絶縁膜形成工程:イオン打ち込みダメージを受けたシリコン酸化膜100b図9を除去し、その表面を露出させる。そして、露出したP型ウエル領域5表面に熱酸化処理により、膜厚が10nm以上そして12nm以下であるゲート酸化膜6を形成する図10参照。本実施の形態1によれば、ゲート酸化膜6の膜厚は11±0.5nmとなるように設定される。ゲート絶縁膜6は熱酸化膜に代えて、窒素を含むシリコン酸化膜、いわゆる酸窒化膜を適用してもよい。この場合、ゲート絶縁膜の界面にホットエレクトロンのトラップを低減し、ホットキャリア対策が可能となる。つまり、酸窒化膜によれば、膜界面のトラップを窒素Nを結合させて終端させることができる。また、ゲート絶縁膜6は、熱酸化によるSiO2膜厚さ:4nmと、そのSiO2膜上にそのSiO2膜上よりも厚いCVD法によるSiO2膜厚さ:7nmを積層させた積層ゲート絶縁膜を適用してもよい。CVD法によるSiO2膜は具体的にはHLDHighTemperatureLowPressureDecomposition膜が用いられる。HLD膜は有機ソースであるTEOStetraethylorthosilicate材料が用いられ、膜厚均一性に優れ、また膜中への不純物の拡散防止に効果を奏する。このようなゲート絶縁膜の採用は、特に、後で述べるPゲートNチャネル型SiパワーMOSFETの実施の形態に有効である。なぜならば、P型ゲート電極の場合、その電極に含まれたボロン不純物のリークにより、ゲート酸化膜の緻密性が損なわれる。このため、上記積層ゲート絶縁膜の適用により、ボロンのリークは阻止され、ゲート絶縁膜の耐圧劣化を防止することができる。7ゲート電極用導体層形成工程:続いて、図10に示すように、ゲート酸化膜6表面に、厚さ100nm程度のリン不純物を含む多結晶シリコン層ドープドポリシリコン:dopedpolysilicon7aをCVD法により被覆する。続いて、低抵抗ゲート電極を得るために、多結晶シリコン層7aの表面に、その多結晶シリコン層7aよりも厚い、厚さ150nm程度のメタルシリサイド層7b、例えばタングステンシリサイドWSi層を積層する。WSi層7b表面には、保護膜キャップ層として、厚さ150nmの酸化シリコン膜20を有機シランの熱分解により形成する。このようなキャップ層を設けることは、CMOSLSIの技術分野ではよく知られているが、RFパワーMOSの技術分野では、いままで検討されていない。8ゲート電極用マスクパターン形成工程:図11に示すように、ゲート電極を形成するためのフォトレジストパターンマスクPR3を形成する。マスクPR3のパターン幅は、ゲート長を規定し、0.35μm以下となるように形成される。9ゲート電極パターン形成工程:図12にゲート電極パターン形成後の状態を示す。図11に示すマスクPR3を用いて、キャップ層20、タングステンシリサイド層7bおよび多結晶シリコン層7aを順次、エッチングすることにより、多結晶シリコン層7aとWSi層7bとから成るゲート電極7をパターン形成する。10ドレインオフセット領域形成工程:図13に示すように、低濃度半導体領域8をP型ウエル領域5内にイオン打ち込み法によりゲート電極7に対して自己整合形成する。この低濃度半導体領域ドレインオフセット領域8は、ドレイン耐圧を向上することを目的としている。ドレインオフセット領域8を形成するためのイオン打ち込みは、N型不純物であるリン用いられ、例えば加速エネルギー50KeV、ドーズ量1.0×1013/cm2の条件で行う。実験によれば、ドレインオフセット領域オフセット層とオン抵抗の関係は図35のとおりであった。したがって、オフセット層の深さは0.2μm以上とした。11ソースドレイン領域形成工程:図14に示すように、ドレインオフセット領域8の一部およびP型打抜き層3を覆うようにフォトレジストパターンマスクPR4を形成する。続いて、マスクPR4を用いて、ソースドレイン領域形成のための不純物導入を行う。不純物導入はイオン打ち込み法により、N型不純物である砒素が、加速エネルギー60KeV、ドーズ量8.0×1015/cm2の条件で、酸化シリコン膜ゲート酸化膜6を通して、低濃度半導体領域8内に選択的に導入される。12コンタクト領域形成工程P型打抜き層3の表面を低抵抗化するために、図15に示すように、マスクPR5を用いて、P型打抜き層3表面にP型不純物である弗化ボロンBF2を、加速エネルギー40KeV、ドーズ量2.0×1015/cm2の条件で導入する。そして、この後、アニール処理を行う。これにより、P型打抜き層3表面にP型コンタクト領域4を形成する。13第1絶縁膜層間絶縁膜形成工程層間絶縁膜として第1の絶縁膜20を半導体基板1上に全面形成する。まず、図16に示すように、半導体基板1上にCVDSiO2膜20A厚さ:100nmおよび平坦性の優れたプラズマTEOS膜20B厚さ:800nmを順次形成する。このプラズマTEOS膜20Bの表面は、ゲート電極上に段差を有しているため、化学機械研磨CMP:ChemicalMechanicalPolishing技術を採用して、約100nm研磨され、平坦化される。いままで、CMP技術の採用はICLSIの中で採用されていたが、高周波用パワーMOSFETでは採用されていなかった。本実施の形態1では、このCMP技術の採用により、次に述べる金属プラグが実現でき、オン抵抗の低減を図ったパワーMOSFETが得られるのである。続いて、図17に示すように、プラズマTEOS膜20B上にPSG膜20C厚さ:300nmを形成する。第1の絶縁膜20のトータル膜厚は1200nmであり、後で述べる2絶縁膜層間絶縁膜よりも厚くされる。これは、配線の寄生容量を低減するためである。CVDSiO2膜20Aは、窒化シリコンSiNに置き換えることができる。この窒化シリコンの採用は、ゲート酸化膜への水酸化物イオンOH-の浸入をブロックし、ホットキャリア対策として有効である。14電極引き出し用開口形成工程図18に示すように、PSG膜20C上にフォトレジストパターンマスクPR6を形成する。続いて、図19に示すように、マスクPR6を用いて第1の絶縁膜20を選択的に除去し、電極引き出し用開口CH1を形成する。15金属プラグ形成工程図20に示すように、電極引き出し用開口CH1内にWタングステンよりなる金属プラグP1をそれぞれ形成する。まず、電極引き出し用開口CH1が形成された第1の絶縁膜20表面に、Wタングステンが半導体領域8、9内に拡散しないように、バリア層としてTiN窒化チタン層をスパッタリング法により形成する。続いて、例えばWタングステンよりなる高融点金属層をCVD法により形成する。そして、上記高融点金属層およびバリア層をエッチバックする。この結果、第1の絶縁膜20とほぼ同一面を有する金属プラグP1が電極引き出し用開口CH1内に埋め込まれる。すなわち、ソース領域第1領域10、ドレイン領域第2領域9およびリーチスルー層3上に金属プラグP1がそれぞれ接続される。16第1導体層第1層配線形成工程図21に示すように、第1導体層第1層配線M1を第1の絶縁膜20上にスパッタリング法により形成する。第1導体層は低抵抗、かつ耐マイグレーション性を有するアルミニュウム合金より成る。より具体的な材料としてはAlCu合金が採用される。その膜厚は約400nmである。続いて、図22に示すように、第1導体層M1上にフォトレジストパターンマスクPR7を形成する。そして、図23に示すように、マスクPR7を用いて第1導体層M1をパターニングする。17第2絶縁膜層間絶縁膜形成工程層間絶縁膜として第2の絶縁膜30を半導体基板1上に全面形成する。図24に示すように、半導体基板1上にプラズマTEOS膜30A厚さ:300nm、SOG膜30B厚さ:300nm、プラズマTEOS膜30C厚さ:300nmを順次形成する。SOG膜30BはプラズマTEOS膜30Aの段差を緩和するために形成される。18配線接続用開口形成工程図25に示すように、第2の絶縁膜30上にフォトレジストパターンマスクPR8を形成する。続いて、図26に示すように、上記マスクPR8を用いて、第2の絶縁膜3030A、30B、30Cを選択的に除去し、配線接続用開口CH2を形成する。なお、図26は上記マスクPR8を除去した後の半導体装置の断面構造を示している。19第2導体層第2層配線形成工程図27に示すように、第1導体層M1と同様な方法により第2導体層第2層配線M2を第1の絶縁膜30上に形成する。また、第2導体層第2層配線M2の材料も第1導体層と同一の材料が選択される。ただし、その膜厚は第1導体層M1の膜厚保に比べ、約4倍であり、裏打ち配線としての低抵抗化を図っている。続いて、図28に示すように、第1導体層M1上にフォトレジストパターンマスクPR9を形成する。そして、図29に示すように、マスクPR9を用いて、第2導体層M2をパターニングし、ドレイン電極ドレイン配線Dおよびソース電極ソース配線Sを形成する。ソース電極ソース配線Sは各セル間および各ブロック間の第1層目のソース配線M1を電気的接続する。なお、図29は上記マスクPR9を除去した後の半導体装置の断面構造を示している。20ソース裏面電極形成工程図29に図示していないが、上記19工程の後、ドレイン電極ドレイン配線Dおよびソース電極ソース配線S上に表面保護膜を形成し、そしてパッド部を露出するように、その表面保護膜を選択的に除去する。続いて、半導体基板1の裏面下面を研削し、その厚さを薄くする。この研削は半導体ウエハから半導体チップにするための前処理として行われる。そして、その裏面にNi層厚さ:約0.1μm、Ti層厚さ:約0.15μm、Ni層厚さ:約0.2μmおよび半田付け性の良いAg層厚さ:1.3μmを順次積層することによりソース裏面電極を形成する。下層のTi層はバリア層であるNi層と、Si基板との間の接着性のため、上層のTi層はAg層との接着性のために形成される。なお、Ag層は、モジュール基板へ取り付け半田付け時に、酸化によるAg層剥離に注意を払わなければならない。Ag層に代えてAu層を用いてもよい。この場合、半田付け時にAu層の剥離は生じないため、モジュール基板との低抵抗コンタクトが図れる。本プロセスによれば、以下の効果が得られる。上記工程2で行われる熱酸化熱処理は、イオン打ち込みされたP型不純物の引き伸ばし拡散を伴なっている。したがって、この時、エピタキシャル層2内には半導体基板1に到達するP型打抜き層P3が形成される。すなわち、P型打抜き層3形成およびフィールド酸化膜102形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。このため、P型打抜き層3形成のための熱処理アニーリング工程を省略することができる。上記の理由により基板からエピタキシャル層への不純物のオートドーピングを抑制できる。このため、PウエルPWの不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。よって、熱処理工程の簡略化はオン抵抗低減に寄与することになる。上記の理由により、エピタキシャル層2の厚さを厚くする必要がなく、その厚さは目標の耐圧を考慮して、2.5μm以上、3.5μm以下にすることが可能となった。このため、P型打抜き層P3の形成深さも浅くなり、オン抵抗低減に寄与することになる。フィールド酸化膜形成工程の後にPウエルPWを形成しているため、そのPウエルはフィールド酸化膜形成時の熱処理の影響を受けない。つまり、Pウエルは1000°C以上の高温に晒されることがない。このため、PウエルPWの不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。よって、上記のようなPウエル形成工程の順序は、オン抵抗低減に寄与することになる。上記4工程で述べたように、Pウエル形成工程は2段階のイオン打ち込みにより行われる。したがって、引き伸ばし拡散のための高温アニール処理が不要である。すなわち、上記5工程でのアニール処理が兼用できる。このため、工程簡略が図れる。また、上記と同様な理由によりオン抵抗低減に寄与することになる。上記2工程で述べたように、フィールド酸化膜形成後であって、上記3工程のウエル領域形成に先立ってアニール処理を行うことにより、MOSFETが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることができる。上記10工程で述べたように、ドレインオフセット領域長さはマスクPR4によって規定され、サイドウオールを用いたLDD構造を採用していない。すなわち、ソース領域側にはドレインオフセット領域のような高抵抗領域は形成されないようにしている。これにより、ドレイン耐圧向上とともに、オン抵抗の低減が図れる。<MOSFETの形成条件>本実施態様1におけるMOSFETの形成条件について、以下に述べる。本実施例におけるMOSFETチップの抵抗成分について、図30を参照し、説明する。図30は、図1に示した実施の形態1に関わるMOSFETの抵抗モデルであり、RONOがチップ全体の抵抗、RonがRONOからP型打抜き層と基板の抵抗を除いた抵抗ソースを基板表面から取り出し場合の抵抗、R1がドレイン配線抵抗、Rrがオフセット領域の抵抗、Reがチャネル抵抗、R2がソース配線抵抗、R3がソース打抜き層抵抗、R4がP型基板の抵抗、R5がR3とR4とのトータル抵抗である。本実施の形態1の効果を説明するにあたり、MOSFET本体と、基板裏面電極による影響を分離するため、以後、オン抵抗はRONOではなくRonとし、ゲート幅Wgで規格化したRonWgを用いる。また、同様な考えから、相互コンダクタンスや、しきい値電圧等についても、断りのない限り、基板表面からソースを取り出したFETの性能とする。本実施の形態1のゲート長、ゲート酸化膜厚さ、オフセット層について説明する。図31にゲート耐圧酸化膜許容電界を考慮したゲート酸化膜厚さとオン抵抗との関係を示す。図32にゲート長とオン抵抗との関係、図33にゲート長と相互コンダクタンスとの関係をそれぞれ示す。図34にゲート長としきい値電圧の関係を示す。また、図35にオフセット層深さとオン抵抗の関係を示す。図36にオフセット長とオン抵抗との関係を、図37にオフセット長とドレイン耐圧をそれぞれ示す。図31において、オン抵抗の必要上限値4Ωmmを得るためにはゲート酸化膜が薄いことが重要であり、一方、ゲート酸化膜の信頼性の観点からは、GSM応用での入力振幅の最大値を5Vに対して信頼性上問題のない膜厚10nm以上が必要である。その結果、ばらつきを考慮して、ゲート酸化膜の厚さは10nm以上、12nm以下と設定される。図32、図33においても、ゲート長の短縮により、オン抵抗の低減と相互コンダクタンスの向上が図られ、ゲート長035μmにおいてオン抵抗が4Ωmm以下、相互コンダクタンスが150mS/mm以上得られている。すなわち、ゲート電極のチャネル方向長さが035μm以下に設定される。なお、これらの結果は表面のソース電極から測定した場合を示す。また、ここでの従来技術とは、ゲート長0.4μm、オフセット長0.7μm、ゲート酸化膜厚さ20nmに設定された高周波用パワーMOSFETを言う。ゲート長に関しては、図34に示すように、しきい値電圧のLoweringは厳しくなり、ゲート長03μm程度が仕様代表値である。ちなみに、この実施例のMOSFETでは、プロセス全体を低温処理1200°C以下の熱処理とすることにより、しきい値電圧が逆短チャネル特性を示しており、逆短チャネル特性のない従来構造の場合に比べて、短いゲート長までLoweringが抑えられている。オフセット領域オフセット層に関しては、図35に示したように、抵抗の変化の少ない0.2μm以上の深さを設定しており、また、図36、図37から、オフセット長は04μm以上、08μm以下を設計値としている。この長さを選んだ理由は、ドレイン耐圧がドレイン低抵抗層側で決まり、寄生バイポーラ動作が起こりにくい領域であり、オン抵抗も十分に低い値であるためである。図38に本実施の形態1のパンチスルーストッパ層図1に示したP型ウエル領域5とオン抵抗との関係を、図39にドレイン耐圧とパンチスルーストッパ層の位置との関係をそれぞれ示す。ゲート電極のドレイン端の位置を基準零とし、ドレイン側への距離をプラス、ソース側をマイナス-としている。パンチスルーストッパをソース側にずらすことにより、オン抵抗は低下するが、耐圧は零付近を境にマイナス側で低下する。これは、ドレイン、ソース間のパンチスルーが発生するためであり、この関係から、パンチスルーストッパの位置は0以上、02μm以下が適当である。次に、本実施の形態のMOSFETの基板形成条件について以下に説明する。図40にエピタキシャル層厚さを変えた場合の打抜き層付近図1のB-B面の深さ方向濃度分布を、図41にエピタキシャル層厚さを変えた場合の打抜き層の抵抗率をそれぞれ示す。また、図42にオフセット層付近図1のC-C面の濃度分布を、図48にエピタキシャル層厚さとドレイン耐圧をそれぞれ示す。図40、図41において、エピタキシャル層の厚さが4μmでは打抜き層とつながっておらず、35μm以下にする必要がある。また、図42、図43において、ドレインN型層との耐圧はエピタキシャル層の厚さが25μm以上で必要十分な値となっている。このことから、低抵抗半導体基板上に形成された高抵抗層エピタキシャル層の厚さは25μm以上、35μm以下が適当である。図44に本発明とゲート長0.4μmの従来技術のMOSFETの静特性の比較を示した。これは、どちらもゲート幅が36mmの素子の場合であり、オン抵抗、相互コンダクタンス、飽和電流等、本発明により大幅な改善がなされている。次に、図47に本実施の形態1本発明のMOSFETチップの大信号高周波特性を示す。図47はGSM応用を前提として、電源電圧35V、バイアス電流一定において、900MHzの正弦波信号を入力した場合の出力電力と付加効率の関係である。本発明と従来技術を比較しており、前者のゲート幅が28mm、後者は36mmである。どちらも出力電力2.0Wで付加効率がピークとなるように、出力側をチューニングしている。この図からわかるように、本発明では従来技術に対してピークの効率で5程度向上しており、65を実現している。次に、図48に本発明のチップの大信号高周波特性のゲート幅依存性を示す。図48に示した特性は前述の図47に示した特性と同様にして測定しているが、ゲート幅毎に効率を得るのに最適なチューニングを行っている。この図48より、2Wで65以上の付加効率を得るのに最適なゲート幅は、28mm程度が良いことがわかる。24mmから32mmでも、これに準じた性能が得られている。同様にして、PCS応用を考え、1900MHzで大信号特性を評価した結果、ゲート幅12mmで出力1W時の付加効率55程度を実現した。<増幅器の構成>図49に本実施の形態のMOSFETを用いた増幅器の回路構成を示す。図4に示した増幅器はGSM応用の3段増幅回路であり、入力段、中段にそれぞれに1個のMOSFET1chipが使われている。そして、出力段に2個のMOSFET2chipsを使用し、並列整合回路DDCIMA:DividedandCollectivelyImpedanceMatchedAmplifierを構成している。MOSFETのゲート幅Wgとしては、入力段が6mm、中段が18mmそして出力段2chipsが28mmである。それぞれの素子についてストリップライン100とチップコンデンサによる入出力整合が行われ、出力電力を効率よく引出すように設計している。各段の入力に抵抗分割により動作点制御用のバイアス電圧がかかるようになっており、この電圧を制御することで出力電力を制御している。上記DDCIMAは、ゲート幅を大きくしていくと出力電圧が飽和する特性の解決策として開発され、高出力を要するモジュールの出力段として素子チップを2つ並列に配して並列整合を行う方法である文献2。本回路技術によって、1つの素子が出し得る出力電力のおよそ2倍の出力電力が得られる。また、チップを分割したことにより熱放散性に優れている。図50は本増幅器をパッケージ内に組み込んだパッケージモジュールを示す。500は多層配線構造の積層型セラミックパッケージである。パッケージ500の表面に金属めっきによるマイクロストリップライン501が形成されている。このモジュールにおいて、周波数900MHz、電源電圧35V、入力電力0dBmの条件で、飽和出力電力4W、出力35W時の総合効率55程度を実現している。なお、本実施例ではMOSFET、コンデンサ、抵抗等のディスクリート品をモジュール化しているが、この全て、または一部を集積化した回路についても、本発明の技術は適用される。また、3段増幅回路の各段は、必ずしも同じ構造のデバイスを用いる必要はなく、例えば初段、中段素子は、高利得が要求されるため、ゲート長、またはオフセット長の短い素子を用いる場合がある。実施の形態2本発明の他の実施の形態を、図51から図56を参照し説明する。<基本セルの断面構造>図51は前記実施の形態1のゲート電極両端の酸化膜厚さを厚くした構造、すなわちゲートバーズビークを有する実施の形態2におけるMOSFETの断面図である。図52は本実施の形態2のゲート、ドレイン間容量の電圧依存性を示す。そして、図53に小信号利得と周波数の関係を示す。図51において、ゲート両端の酸化膜厚さは、ゲート酸化膜厚さ10nmに対して、最大膜厚30nmの厚さでテーパ形状または、LOCOS選択酸化によって現われるバーズビーク形状を成している。すなわち、本実施の形態2に係わる半導体装置は、第1導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも大きい。これにより、図52に示すように、10nmから30nmの条件とすることでゲート、ドレイン間容量Cdgは20程度低減された。測定方法は、図52に示した回路構成のとおりである。ゲート、ドレイン間容量Cdgの低減は、高いゲインのRF動作に求められる帰還容量とを有し、ソース領域10とオフセット領域8との間に位置したチャネルが形成される領域P型ウエル領域5内の不純物濃度分布が、表面から半導体基板1に向かって減少するN型分布域55を含んでいる。図82に図76に示したP型ウエル領域5G-G’切断部分の不純物分布を示す。本実施の形態15によれば、ゲート電極がP型半導体、すなわちPゲートにしたことにより、Nゲートゲート電極がN型半導体に比べて、仕事関数差の関係でしきい電圧Vthが1V上がることになる。このため、P型半導体領域表面にN型層55を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このN型層55の存在は、図77に示すように、ドレイン接合Jdからの空乏層Depletionlayer400の延びを延ばす作用をもたらすことになり、特に、矢印A部においては、N型層55によりゲート酸化膜界面の影響を受けない。このため、ドレイン耐圧は向上する。そこで、NゲートMOSと同じ目標値のドレイン耐圧を有するPゲートMOSを設計する場合には、ドレインオフセット領域の濃度を高くすることができる。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、NゲートMOSに比べ、ドレインオフセット領域の低抵抗化が図れる。このため、オン抵抗低減に寄与することになる。<単位ブロックのレイアウト>本実施の形態15の単位ブロックのレイアウトは、本実施の形態1と同様に図2に示すとおりである。したがって、その説明は省略する。<チップレイアウト>本実施の形態15のチップレイアウトは、本実施の形態1と同様に図3に示すとおりである。したがって、その説明は省略する。<ゲート保護ダイオード>本実施の形態15のゲート保護ダイオードは、本実施の形態1と同様に図4および図5に示すとおりである。したがって、その説明もまた省略する。<プロセス>本実施の形態15であるPゲートMOSの製造方法について、図78を参照し、以下に説明する。実施の形態1の工程3に続いて、図78に示すように、マスクPR2を用いて、リンPに比べて拡散速度の遅いヒ素Asを、イオン打ち込み法によりエピタキシャル層2内に選択的に導入する。イオン打ち込み条件は、加速エネルギー80KeV、ドーズ量45×1011/cm2である。続いて、アニール処理950°C、60秒を行い、表面に不純物濃度をピーク値約6×1016/cm3を持つN型領域図76に示したN型領域55を形成する。上述のようにN型領域55を形成する不純物としてヒ素Asを用いたことにより、その不純物はエピタキシャル層内部に拡散しにくく、N型領域55表面を高濃度に維持できる。続いて、実施の形態1の工程6のゲート酸化膜を形成した後、工程7のゲート電極用導体層を形成する図10参照。まず、イントリンシックintrinsicな多結晶シリコン層7aをCVD法により被覆する。そして、多結晶シリコン層7aにボロン不純物をイオン打ち込み法により導入し、Pゲート電極を形成する。イオン打ち込みによるPゲート電極形成は、ボロンによるゲート酸化膜へのダメージを低減するために、そのゲート酸化膜近傍のボロン濃度を抑制する目的で採用される。この後、実施の形態1の工程8から工程20までの工程が実行される。実施の形態16本実施の形態16は、浅いオフセット領域8をドレイン領域9側のみに形成したPゲートMOSを提供するものであり、図79から図81を参照し、以下に説明する。本実施の形態16は、前記実施の形態15のプロセスをベースとしており、ドレインオフセット領域形成工程実施の形態1のプロセス、工程10参照時に、マスクPR10を用いて、P型ウエル領域5およびP型ソース打ち抜き領域3表面にリンが導入されないようにし、オフセット領域8をドレイン領域9側のみに形成する。続いて、図80に示すように、ソースドレイン領域10、9を形成する。このソースドレイン領域10、9の形成方法は、実施の形態1のプロセス、工程11に従う。そしてこの後、実施の形態1のプロセス、工程12へ進む。以上により、図81に示すようにPゲートMOSが完成する。本実施の形態16によれば、PR10によりP型ソース打ち抜き領域3表面にリンが導入されない。このため、P型ソース打ち抜き領域3表面へのP型コンタクト領域形成のための不純物導入は、高濃度イオン打ち込みを行う必要がない。すなわち、高濃度イオン打ち込みによるイオンダメージを回避し、P型コンタクト領域の表面濃度を高めることができる。したがって、低抵抗コンタクトが実現でき、オン抵抗低減に寄与する。なお、本実施の形態16は実施の形態1のようなNゲートMOSにも適用可能である。実施の形態17本実施の形態17は前記実施の形態14の変形例であり、図76において、N型層55の不純物分布のピーク位置をエピタキシャル層表面より深い位置に設定した、埋め込みN型層を有する。この埋め込みN型層のピーク位置の深さはその表面からおよそ0.05μmであり、そのピーク濃度はおよそ2×1017/cm3である。本実施の形態17の製造方法は、前記実施の形態15に基いて行われる。すなわち、埋め込みN型層は、前記実施の形態15のN型層55形成工程で上記不純物分布をなすようなイオン打ち込み条件の設定により形成される。本実施の形態17のような埋め込みN型層を有するPゲートMOSにおいては、N型層が埋め込まれているため、でこぼこしたゲート酸化膜の界面により電子の表面散乱を回避できる。すなわち、本実施の形態16は、バルクの散乱だけを考慮するだけでよい。したがって、キャリアの移動度が向上する。言い換えると、オン抵抗低減が図れる。本実施の形態17もまた実施の形態1のようなNゲートMOSにも適用可能である。以上、本発明者によってなされた発明を上記実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。上記の実施の形態に基き、本発明の特徴をまとめると以下のとおりである。1本発明に係わる半導体装置は、第1導電型の半導体基板と、上記半導体基板の上面に形成された第1導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層と、上記ゲート電極、上記第1領域、上記第2領域および上記リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして、上記半導体基板の下面に接続された第3導体層とから成る。2上記1において、上記第1導体層および上記第2導体層上に第2絶縁膜が被覆され、上記第2絶縁膜に対し、上記第1導体プラグおよび上記第2導体プラグ上に位置し、上記第2絶縁膜に対してそれぞれ第1開口および第2開口が設けられ、上記第1開口を通して第1配線層が上記第1導体層に接続され、上記第2開口を通して第2配線層が上記第2導体層に接続されている。3上記1において、第3導体プラグが上記第1絶縁膜内に設けられた開口を介して上記ゲート電極に接続され、上記第3プラグに第4導体層が接続されている。4上記1において、上記第1、第2導体プラグはタングステンより成り、上記第1、第2導体層はアルミニュウム合金より成る。5上記4において、上記第1、第2導体層はAlCu合金より成る。6上記3において、上記第3導体プラグはタングステンより成り、上記第4導体層はアルミニュウム合金より成る。7上記6において、上記第1、第2導体層はAlCu合金より成る。8上記2において、上記第1、第2配線層はアルミニュウム合金より成る。9上記1において、上記第1、第2導体プラグはWより成り、上記第1、第2導体層はAlCu合金より成り、上記第3導体層は、上記半導体基板の下面に接してNiTiおよびAuを含む電極構造である。10上記3において、上記第3導体プラグはWより成り、上記ゲート電極は多結晶Si上に金属シリサイドが積層された電極構造であり、上記第4導体層はAlCu合金より成る。11本発明に係わる半導体装置は、第1導電型の半導体基板と上記半導体基板の上面に形成された第1導電型の半導体層とから成る半導体本体に、絶縁ゲート電界効果トランジスタと、上記トランジスタを保護するためにゲートに接続された保護ダイオードとが構成され、上記絶縁ゲート電界効果トランジスタは、素子分離領域により区画された上記半導体層の第1主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記第1主面部の一部に第1領域および上記半導体基板に接するように形成された第1導電型の第1リーチスルー層と、上記ゲート電極、上記第1領域、上記第2領域および上記第1リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記第1リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして上記半導体基板の下面に接続された第3導体層とから成り、上記保護ダイオードは、素子分離領域により区画された上記半導体層の第2主面部に形成された第2導電型の第3領域と、上記第3領域内に形成された第1導電型の第4領域および第5領域とから成り、上記第4領域、上記第3領域および上記第5領域とで構成されたバックツーバックダイオードである。12上記11において、上記第4領域は第4導体プラグを介して、上記半導体層主面上に設けられたゲート電極用パッドに電気的に接続されている。13上記12において、上記第4プラグは複数のプラグから成る。14上記11において、上記第2主面部は上記第1絶縁膜に覆われ、第4導体プラグおよび第5導体プラグがそれぞれ上記第1絶縁膜に設けられた開口を介して上記第4領域および上記第5領域に接続され、第6導体層および第7導体層が上記第4導体プラグおよび上記第5導体プラグに接続され、上記第2主面部に上記第5領域に接し、上記半導体基板に接する第2リーチスルー層が配置されている。15上記14において、上記第6導体層が上記素子分離領域上に延在し、上記素子分離領域上においてゲート電極用パッドが上記第6導体層に接続されている。16上記14において、上記第1、第2、第3、第4および第5導体プラグはタングステンより成り、上記第1、第2、第6および第7導体層はアルミニュウム合金より成る。17上記16において、上記第1、第2、第6および第7導体層はAlCu合金より成る。18本発明に係わるドレインオフセット領域を有する電力用絶縁ゲート電界効果型半導体装置は、P型シリコン半導体層に互いに離間してN型ソース領域およびオフセット領域を有するN型ドレイン領域が形成され、上記N型ソース領域と上記オフセット領域との間のチャネル領域となる上記P型シリコン半導体層表面にゲート絶縁膜を介してゲート電極が形成され、上記ゲート電極はP型不純物を含むシリコン半導体層より成る。19上記18において、上記ゲート電極は、P型不純物を含む多結晶シリコン層と、該多結晶シリコン層上に形成された金属シリサイド層とから成る。20上記18において、上記ゲート絶縁膜は、熱酸化によって形成した第1シリコン酸化膜と、上記シリコン酸化膜上に気相化学成長によって形成した第2シリコン酸化膜とから成る。21本発明に係わる半導体装置は、P型シリコン半導体基板と、上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって減少するN型分布域を有する。22本発明に係わる半導体装置は、P型シリコン半導体基板と、上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するP型分布域と、上記P型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するN型分布域とを有する。23本発明に係わる半導体装置は、第1導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第1領域と上記第3領域との間に位置した上記半導体層の主面には、上記第3領域内に終端する第1導電型の第4領域が選択的に形成され、上記ゲート電極下に位置する上記第4領域内に、上記第3領域よりも深い位置に上記第4領域の表面不純物濃度よりも高い不純物濃度を有する第1導電型のポケット層を有する。24上記23において、上記第1電極と上記第3電極は電気的に接続されている。25上記23において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられていることを特徴とする半導体装置。26上記23において、上記第3電極は、第1基準電位に接続され、上記第2電極は、第2基準電位に接続される。27上記26において、上記第3電極はソース電極であり、上記第2電極は、ドレイン電極である。28上記26または27において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位である。29上記23において、上記ポケット層は上記半導体層の主面に対して斜め方向のイオン打ち込み方法により形成されている。30本発明に係わる半導体装置は、第1導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも大きい。31上記30において、上記第1領域と上記第3領域との間に位置した上記半導体層の主面には、上記第3領域内に終端する第1導電型の第4領域が選択的に形成されている。32上記30または31において、上記第1電極と上記第3電極は電気的に接続されている。33上記30において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられている。34上記30において、上記第3電極は、第1基準電位に接続され、上記第2電極は、第2基準電位に接続される。35上記34において、上記第3電極はソース電極であり、上記第2電極は、ドレイン電極である。36上記34または35において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位である。37上記30において、上記第1膜厚のゲート絶縁膜は、上記第2膜厚のゲート絶縁膜よりテーパ形状を成すように厚く形成されている。38上記37において、上記第1膜厚のゲート絶縁膜は、バーズビーク構造よりなる。39本発明に係わる半導体装置は、第1導電型の半導体基体と、上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純物濃度を有する第1導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、上記第3領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、上記第3領域表面の不純物濃度は、上記第2領域の不純物濃度にほぼ等しいか、もしくはそれ以上である。40上記39において、上記第3領域表面の不純物濃度は、1E181×1018/cm3以上のピーク値を有する。41上記39または40において、上記第3領域表面の不純物濃度は表面からの深さが0.005μm以内に分布している。42本発明に係わる半導体装置は、主面に低不純物濃度を有する第1導電型の半導体層が形成された基板と、上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、上記ゲート絶縁膜下の上記半導体層内に形成された第1導電型のウエル領域とを有し、上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも厚く形成され、上記第3領域は浅い高濃度領域と深い低濃度領域とから成る。43上記42において、上記ウエル領域が上記第3領域に終端している。44上記42において、上記ウエル領域が上記ゲート電極下に終端している。45上記42において、上記ゲート電極は、P型不純物を含む多結晶シリコン層と上記多結晶シリコン上に積層された高融点シリサイド層とから成る。46本発明に係わる半導体装置は、半導体基板と、上記半導体基板の主面上に形成された第1導電型を持つ半導体層と、上記半導体層主面に互いに離間されて位置した、上記第1導電型とは反対の第2導電型を持つ第1および第2領域と、上記第1領域と第2領域との間に位置した上記半導体層主面内であって、上記第1領域から離間し、上記第2領域に接するように形成された第2導電型の第3領域と、上記第1領域と上記第3領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、上記ゲート酸化膜上に設けられたゲート導体層と、上記第1領域に接続された第1導体層と、上記第2領域に接続された第2導体層と、そして、上記半導体基板の裏面に接続された第3導体層とから成り、上記第1領域と上記ゲート絶縁膜との間に位置する第1ゲート酸化膜および上記第3領域と上記ゲート絶縁膜との間に位置する第2ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第3ゲート酸化膜の膜厚よりも大きい。47上記46において、上記第1領域と上記第3領域との間に位置した上記半導体層の主面には第1導電型の第4領域が、上記第3領域内で終端している。48上記46または47において、上記第1導体層と上記導体層は電気的に接続されている。49上記46において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられている。50上記46において、上記第3導体層は、第1基準電位に接続され、上記第2導体層は、第2基準電位に接続される。51上記50において、上記第3導体層はソース裏面電極であり、上記第2導体層は、ドレイン電極である。52上記50または51において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位である。53上記46において、上記第1および第2ゲート酸化膜は、バーズビーク構造よりなる。54半導体層の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する。55上記54において、上記半導体層は半導体基板の表面に形成され、上記半導体基板の裏面にソース電極が設けられている。56上記55において、上記半導体層内に上記半導体基板に達する上記半導体層と同一導電型で、上記半導体層よりも高不純物濃度を有する貫通層が設けられ、上記貫通層の主面に上記ソース用の第1の金属導体層が金属プラグを介して接続されている。57上記56において、上記金属プラグ上に位置した上記層間絶縁膜に設けられたソース接続用開口を通して、上記ソース用の第1の金属導体層に対し、上記ソース用の第2の金属導体層が接続されている。58上記56において、上記ソース用の第2の金属導体層はプローブ用ソースパッド部を有する。59上記56において、上記ドレインパッド部に近接して上記ソース用の第2の金属導体層のイクステンション部が配置され、上記イクステンション部の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記イクステンション部が上記他の貫通層に電気的接続されている。60上記56において、上記ゲートパッド部に近接して上記ソース用の第2の金属導体層とは異なるソース用の第2の金属導体層が配置され、上記異なるソース用の第2の金属導体層の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記異なるソース用の第2の金属導体層が上記他の貫通層に電気的接続されている。61上記59において、上記ゲート用の第1の金属導体層は上記ゲート電極用導体層に沿って配置され、上記ドレイン用の第1の金属導体層および上記ソース用の第1の金属導体層は上記ゲート用の第1の金属導体層に沿ってそれぞれ配置され、上記ドレイン用の第2の金属導体層は上記ドレイン用の第1の金属導体層上に位置して上記ドレイン用の第1の金属導体層に沿って配置され、上記ソース用の第2の金属導体層は上記ソース用の第1の金属導体層上に位置して上記ソース用の第1の金属導体層に沿って配置されている。62半導体層を有する半導体チップの主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されている。63上記62において、上記半導体チップは互いに対向する第1の辺、第2の辺を有し、上記単位ブロックの絶縁ゲート型電界効果トランジスタの複数が上記第1、第2の辺に沿って並列配置され、上記ドレイン用のボンデイングパッド部が上記第1の辺に沿って配置され、上記ゲート用のボンデイングパッド部が上記第2の辺に沿って配置されている。64上記63において、上記ソース用の第2の金属導体層はプローブ用ソースパッドを有し、上記単位ブロック内のプローブ用ソースパッド部が上記第2の辺に沿って配置されている。65上記63において、最も外側に配置されたゲート用のボンデイングパッド部にそれぞれゲート保護素子が電気的接続されている。66上記65において、上記半導体チップ主面に上記第1の金属導体層と同層の金属接続層が形成され、上記金属接続層により上記ゲート保護素子と上記ボンデイングパッド部とが接続されている。67半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、上記単位ブロック間において、上記ゲート用の第1の金属導体層と上記ゲート用の第2の金属導体層とが接続されている。68半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置において、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有し、上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられている。69本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第1および第2絶縁ゲート型電界効果トランジスタが配置され、第1、第2絶縁ゲート型電界効果トランジスタのそれぞれのドレイン領域にインピーダンス整合用の第1抵抗体が電気的接続され、第1、第2絶縁ゲート電界効果トランジスタのそれぞれのゲート電極用導体層にインピーダンス整合用の第2抵抗体が電気的接続されて成る。70上記69において、上記第1、第2抵抗体は上記ゲート電極用導体層と同一の材料から成る。71上記69において、第1、第2絶縁ゲート型電界効果トランジスタと同様に構成された電流検出用素子が上記半導体基板の主面に配置され、上記第1または第2絶縁ゲート型電界効果トランジスタと上記電流検出用素子との間にシールド層が配置されて成る。72上記71において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第1の金属導体層と、上記第1の金属導体層に接続された第2の金属導体層とから成る。73本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第1および第2絶縁ゲート型電界効果トランジスタが配置され、上記主面に上記第1および第2絶縁ゲート型電界効果トランジスタに対するドレイン用ボンデイングパッドおよびゲート用ボンデイングパッドがそれぞれ配置され、上記半導体基板の裏面にソース電極が配置され、上記第1および第2絶縁ゲート型電界効果トランジスタ間にシールド層が配置されて成る。74上記73において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第1の金属導体層と、上記第1の金属導体層に接続された第2の金属導体層とから成る。75第1導電型の半導体基板と、上記半導体基板の上面に形成された第1導電型の半導体層と、上記半導体層主面に素子形成領域を区画するために形成されたフィールド絶縁膜と、上記素子形成領域内に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記素子形成領域内に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層とを有する半導体装置の製造方法において上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、上記素子形成領域内に上記第1、第2領域に形成する工程とから成る。76上記75において、上記半導体層の厚さは2.5μm以上、3.5μm以下に形成されている。77上記75において、上記フィールド絶縁膜形成工程の後、上記素子形成領域内に、第1導電型の不純物を導入して、上記チャネルが形成される領域としてのウエル領域を形成する。78上記77において、上記第1導電型の不純物導入は2段階のイオン打ち込みにより行われる。79上記75において、上記フィールド絶縁膜形成工程の後であって、上記ウエル形成に先立ってアニール処理を行う。80上記75において、上記低濃度領域は上記ゲート電極に自己整合形成される。81上記80において、上記低濃度領域は、上記素子形成領域内に第2導電型の不純物を導入する第1のイオン打ち込み工程と、上記第1のイオン打ち込みよりも高濃度の第2導電型の不純物を導入する第2のイオン打ち込み工程とから成る。82上記79において、上記ゲート電極を形成工程の後であって、上記ゲート電極端部下に位置し、上記低濃度領域が形成される素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。83上記82において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。84上記75において、上記ゲート電極を形成工程の後であって、上記ゲート電極両端部下に位置した上記素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。85上記84において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。86上記75において、上記ゲート絶縁膜の形成工程は、窒素を含む酸素雰囲気中での熱処理により酸窒化膜を形成する。87上記82または84のいずれかにおいて、上記バーズビーク酸化膜は窒素を含む熱酸化により形成する。88上記82または84のいずれかにおいて、上記バーズビーク酸化膜を形成した後、上記バーズビーク酸化膜内に窒素イオンをイオン打ち込み方法により導入する。89本発明に係わる半導体装置の製造方法は以下の工程より成る。主面に第1導電型の半導体層を有する半導体基板を準備する工程と、上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第1導電型の不純物を選択的に不純物を導入する工程と、熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記素子形成領域内に第1導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、上記素子形成領域内に、上記ゲート電極に対し自己整合された第1導電型の第1領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第1導電型の第2領域をそれぞれ形成する工程と、続いて上記素子形成領域を覆うように第1の絶縁膜を形成する工程と、上記第1の絶縁膜に、上記第1、第2領域主面および上記リーチスルー層主面を露出するための開口をそれぞれ形成する工程と、上記開口内に、上記第1、第2領域主面および上記リーチスルー層に接続する第1、第2、第3金属プラグをそれぞれ形成する工程と、上記第1、第3金属プラグを互いに接続する第1導体層を、上記第2金属プラグに接続する第2導体層をそれぞれパターン形成する工程と、上記半導体基板の裏面に第3導体層を形成する工程。90上記89において、上記工程に先立って上記半導体基板の裏面を研削する。91上記89において、上記工程に続いて、上記第1導体層および上記第2導体層上に第2絶縁膜を被覆する工程と、上記第2絶縁膜に対し、上記第1導体プラグおよび上記第2導体プラグ上に位置し、上記第2絶縁膜に対してそれぞれ第1開口および第2開口を設ける工程と、上記第1開口を通して上記第1導体層に接続する第1配線層を、上記第2開口を通して上記第2導体層に接続する第2配線層をそれぞれパターン形成する工程とを含む。92上記89において、上記工程に先立って、第1導電型の不純物を導入し、ウエル領域を形成する工程を含む。93上記92において、上記ウエル形成工程は上記工程に続いて行われる。94上記92または93いずれかにおいて、上記ウエル形成工程は二段階のイオン打ち込み方法により行われる。95上記89において、上記工程の第1の絶縁膜は窒化シリコン膜である。96上記92において、上記工程の後に、上記ウエル領域内に上記素子形成領域主面に対して斜め方向より第1導電型の不純物をイオン打ち込みすることにより上記ゲート電極下に位置した埋め込み領域を形成する工程を含む。97上記96において、上記埋め込み領域形成工程は、上記工程で上記第1および第2領域形成のために用いられたマスクを使用する。98本発明に係わる絶縁ゲート型半導体装置は、第1導電型の低抵抗半導体基板上に形成された上記第1導電型と同一導電型の高抵抗層表面に絶縁ゲート型電界効果トランジスタが形成されている絶縁ゲート型半導体装置であって、上記第1導電型とは反対の導電型の第2導電型の低抵抗ソース領域が該高抵抗層内に形成された第1導電型の低抵抗層を介して上記低抵抗基板に接続され、上記半導体装置の第2導電型の低抵抗ドレイン領域が第2導電型の高抵抗層を介してゲート電極端から離れたオフセット構造を構成し、ゲート電極のチャネル方向長さが0.35μm以下、ゲート酸化膜厚さが10nm以上12nm以下、ドレイン領域のゲート電極端からのオフセット長さが0.4μm以上0.8μm以下、半導体基板上の高抵抗層の厚さが2.5μm以上、3.5μm以下である。99絶縁ゲート型電界効果トランジスタを構成する複数の半導体チップにより増幅回路を構成する高周波モジュールにおいて、上記それぞれの半導体チップは、半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第1の金属導体層が接続され、上記第1の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されている。"