検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからCPUへの割り込みの取りこぼしを監視する割り込み監視回路であって、前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、前記CPUから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記CPUから前記検知対象モジュールへのレジスタアクセスをマスクして、CPU割り込みクリア要求信号をアサートするCPUレジスタアクセス制御回路とを具備し、前記割り込み信号制御回路は、前記CPUレジスタアクセス制御回路からの前記CPU割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする割り込み監視回路。前記CPUからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備することを特徴とする請求項1記載の割り込み監視回路。前記レジスタ回路は、前記CPUからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号制御回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持することを特徴とする請求項1又は2記載の割り込み監視回路。しかしながら、従来技術では、各モジュールに対して新たな機能の追加が必要となってしまうため、既存のモジュール構成の変更に多大な労力が必要となり、簡単に実現することができないという問題点があった。本発明の目的は、上記問題点に鑑み、従来技術の問題を解決し、既存のモジュール構成を変更せず、容易に割り込みの取りこぼしを検知することができる割り込み監視回路を提供することにある。本発明の割り込み監視回路は、検知対象モジュールと割り込みコントローラーとの間に接続され、前記検知対象モジュールからCPUへの割り込みの取りこぼしを監視する割り込み監視回路であって、前記検知対象モジュールからの割り込み入力信号がアサートされると、前記割り込みコントローラーへの割り込み出力信号をアサートすると共に、モジュール割り込みクリア要求信号をアサートさせる割り込み信号制御回路と、前記モジュール割り込みクリア要求信号がアサートされると、前記検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、前記検知対象モジュールからの前記割り込み入力信号をネゲートさせる割り込み要因クリア制御回路と、前記CPUから前記検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生すると、前記CPUから前記検知対象モジュールへのレジスタアクセスをマスクして、CPU割り込みクリア要求信号をアサートするCPUレジスタアクセス制御回路とを具備し、前記割り込み信号制御回路は、前記CPUレジスタアクセス制御回路からの前記CPU割り込みクリア要求信号がアサートされると、前記割り込み出力信号をネゲートすると共に、前記割り込み出力信号がアサートされている状態で、前記検知対象モジュールからの前記割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートすることを特微とする。さらに、本発明の割り込み監視回路において、前記CPUからのレジスタアクセスによって、複数接続されたモジュールの中から前記検知対象モジュールを設定するレジスタ回路を具備しても良い。さらに、本発明の割り込み監視回路において、前記レジスタ回路は、前記CPUからのレジスタアクセスによって前記検知対象モジュールが設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、前記割り込み信号回路からの前記割り込み取りこぼし検知信号がアサートされると、前記検知対象モジュールのモジュール名と、前記タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するようにしても良い。本発明によれば、検知対象モジュールからの割り込み入力信号がアサートされると、割り込みコントローラーへの割り込み出力信号をアサートすると共に、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号をネゲートさせ、割り込み出力信号がアサートされている状態で、検知対象モジュールからの割り込み入力信号がアサートされると、割り込み取りこぼし検知信号をアサートするように構成することにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号をアサートにより、容易に割り込みの取りこぼしを検知することができるという効果を奏する。次に、本発明の実施の形態を、図面を参照して具体的に説明する。本実施の形態の割り込み監視回路40は、図1を参照すると、モジュール31~3nと割り込みコントローラー20との間に接続されており、レジスタ部41と、割り込み信号制御部42と、割り込み要因クリア制御部43と、CPUレジスタアクセス制御部44とを備えている。レジスタ部41は、CPU10からの割り込みの取りこぼしを検知するモジュール31~3nの設定を受け付け、当該設定を保持すると共に、検知対象に設定されたモジュール31~3n以下、検知対象モジュールと称すを通知する検知モジュール通知信号aを割り込み信号制御部42、割り込み要因クリア制御部43及びCPUレジスタアクセス制御部44に出力する。また、レジスタ部41は、CPU10から検知対象モジュールの設定を受け付けた時点を、割り込み取りこぼしの検知の開始をCPUから指示された検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部42からの割り込み取りこぼし検知信号bがアサートされると、検知対象モジュールのモジュール名と、タイマーのカウント値検知開始タイミングからの経過時間とを割り込み取りこぼし検知情報として保持する。割り込み信号制御部42は、モジュール31~3nからの割り込み信号をそれぞれ受け付け、割り込みコントローラー20にモジュール31~3n毎の割り込み信号をそれぞれ出力する。以下、モジュール31~3nから割り込み信号制御部42に入力される割り込み信号を割り込み入力信号cと称すると共に、割り込み信号制御部42から割り込みコントローラー20に出力される割り込み信号を割り込み出力信号dと称する。なお、割り込み信号制御部42は、検知対象モジュールに設定されていないモジュール31~3nからのそれぞれ割り込み入力信号は、そのまま割り込み出力信号としてそれぞれ出力する。割り込み信号制御部42は、検知対象モジュールからの割り込み入力信号cがアサートされると、検知対象モジュールの割り込み出力信号dをアサートすると共に、割り込み要因クリア制御部43へのモジュール割り込みクリア要求信号eを所定時間アサートさせる。また、CPUレジスタアクセス制御部44からのCPU割り込みクリア要求信号fが所定時間アサートされると、割り込み信号制御部42は、検知対象モジュールの割り込み出力信号dをネゲートする。さらに、割り込み信号制御部42は、検知対象モジュールの割り込み出力信号dがアサートされている状態で、検知対象モジュールからの割り込み入力信号cが立ち上がりアサートされると、CPU10が検知対象モジュールからの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号bをアサートする。割り込み要因クリア制御部43は、割り込み信号制御部42からのモジュール割り込みクリア要求信号eが所定時間アサートされると、検知対象モジュールの割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュールからの割り込み入力信号cをネゲートさせる。CPUレジスタアクセス制御部44は、CPU10から検知対象モジュールの割り込み要因クリアレジスタへのレジスタアクセスが発生した場合、CPU10から検知対象モジュールへのレジスタアクセスをマスクして、割り込み信号制御部42へのCPU割り込みクリア要求信号fを所定時間アサートする。なお、CPUレジスタアクセス制御部44は、CPU10からモジュール31~3nへのその他のレジスタアクセスについては、マスクすることなくそのまま通す。次に、本実施の形態の割り込み監視回路40の動作について図2を参照して詳細に説明する。まずCPU10は、レジスタ部41へのレジスタアクセスによって検知対象モジュールを設定するS1。以下、検知対象モジュールとしてモジュール31が設定される例について説明する。CPU10によって検知対象モジュールがモジュール31に設定されると、レジスタ部41は、検知対象モジュールがモジュール31であることを通知する検知モジュール通知信号aを割り込み信号制御部42、割り込み要因クリア制御部43及びCPUレジスタアクセス制御部44に出力するS2、以下、割り込み監視回路40は、モジュール31からの割り込みの取りこぼしを検知する。また、レジスタ部41のタイマー機能は、CPU10から検知対象モジュールの設定を受け付けた時点からカウントを開始する。モジュール31からの割り込み入力信号cがアサートされるとS3、割り込み信号制御部42は、モジュール31の割り込み出力信号dをアサートすると共に、割り込み要因クリア制御部43へのモジュール割り込みクリア要求信号eを所定時間アサートさせるS4。モジュール割り込みクリア要求信号eが所定時間アサートされると、割り込み要因クリア制御部43は、モジュール31の割り込み要因クリアレジスタにレジスタアクセスしてS5、割り込み要因クリアレジスタをクリアすることでS6、モジュール31からの割り込み入力信号cをネゲートさせるS7。次に、CPU10からモジュール31の割り込み要因クリアレジスタへのレジスタアクセスが発生するとS8、CPUレジスタアクセス制御部44は、CPU10からモジュール31へのレジスタアクセスをマスクして、割り込み信号制御部42へのCPU割り込みクリア要求信号fを所定時間アサートするS9。CPU割り込みクリア要求信号fが所定時間アサートされると、割り込み信号制御部42は、モジュール31の割り込み出力信号dをネゲートするS10。これにより、CPU10によって、モジュール31のーからの割り込みが受け付けられ、受け付けた割り込み処理が実行されることになる。ここで、モジュール31の割り込み出力信号dがアサートされてからS4、CPU10からモジュール31の割り込み要因クリアレジスタへのレジスタアクセスが発生するまでにはS8、タイムラグT0があり、モジュール31からの割り込みの取りこぼしが発生することがある。モジュール31の割り込み出力信号dがアサートされている状態で、モジュール31からの割り込み入力信号cが立ち上がりを検出してアサートされるとS11、割り込み信号制御部42は、CPU10がモジュール31からの割り込みを取りこぼしたとみなし、割り込み取りこぼし検知信号bをアサートするS12。割り込み取りこぼし検知信号bがアサートされると、レジスタ部41は、モジュール31のモジュール名と、タイマーのカウント値取りこぼし発生時間とを割り込み取りこぼし検知情報として保持する。これにより、レジスタ部41に保持された割り込み取りこぼし検知情報を検証することで、モジュール31からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。以上説明したように本実施の形態においては、検知対象モジュール31からの割り込み入力信号cがアサートされると、割り込みコントローラー20への割り込み出力信号dをアサートすると共に、モジュール割り込みクリア要求信号eをアサートさせる割り込み信号制御部42と、モジュール割り込みクリア要求信号eがアサートされると、検知対象モジュール31の割り込み要因クリアレジスタにレジスタアクセスして、検知対象モジュール31からの割り込み入力信号cをネゲートさせる割り込み要因クリア制御部43と、CPU10から検知対象モジュール31の割り込み要因クリアレジスタへのレジスタアクセスが発生すると、CPU10から検知対象モジュール31へのレジスタアクセスをマスクして、CPU割り込みクリア要求信号fをアサートするCPUレジスタアクセス制御部44とを具備し、割り込み信号制御部42は、CPUレジスタアクセス制御部44からのCPU割り込みクリア要求信号fがアサートされると、割り込み出力信号dをネゲートすると共に、割り込み出力信号dがアサートされている状態で、検知対象モジュール31からの割り込み入力信号cがアサートされると、割り込み取りこぼし検知信号bをアサートするように構成されている。これにより、既存のモジュール構成を変更せず、割り込み取りこぼし検知信号のアサートで、容易に割り込みの取りこぼしを検知することができるという効果を奏する。さらに、本実施の形態においては、CPU10からのレジスタアクセスによって、複数接続されたモジュール31~3nの中から検知対象モジュール31を設定するレジスタ部41を具備している。これにより、割り込み取りこぼしを検知するモジュール31~3nを選択的に設定することができ、効率的な割り込み取りこぼしの検知を行うことができる。さらに、本実施の形態において、レジスタ部41は、CPU10からのレジスタアクセスによって検知対象モジュール31が設定された時点を検知開始タイミングとしてカウントを開始するタイマー機能を有し、割り込み信号制御部42からの割り込み取りこぼし検知信号bがアサートされると、検知対象モジュール31のモジュール名と、タイマー機能のカウント値とを割り込み取りこぼし検知情報として保持するように構成されている。これにより、レジスタ部41に保持された割り込み取りこぼし検知情報を検証することで、モジュール31からの割り込みがどのようなタイミングでとりこぼされたかを把握することができる。なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。