揮発性の記録媒体を有する第一記録部と、不揮発性の記録媒体を有する第二記録部と、揮発性のレジスタを有する電子回路部と、前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とするデータ処理装置。前記選択器は、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする請求項1に記載のデータ処理装置。前記選択器は、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする請求項2に記載のデータ処理装置。前記電子回路部は、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、前記選択器は、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする請求項3に記載のデータ処理装置。前記電子回路部は、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする請求項4に記載のデータ処理装置。前記電子回路部は、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする請求項5に記載のデータ処理装置。前記第一記録部、前記第二記録部、及び前記電子回路部は、アドレスバスにより電気的に接続され、前記選択器は、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする請求項6に記載のデータ処理装置。前記第一記録部は、揮発性の記録媒体としてRAMRandomAccessMemoryを有し、前記第二記録部は、不揮発性の記録媒体としてFeRAMFerroelectricRandomAccessMemoryを有することを特徴とする請求項7に記載のデータ処理装置。しかしながら、上記に開示されている技術では、電子回路部と記録媒体との論理構成の再構築、例えばスキャンパスの追加等を行わなければならない場合があった。従って既存の装置への流用が難しく、設計コストや生産コストの点で不利であるという問題があった。上記の問題を解決する方法として、一時的な記録データをFeRAMFerroelectricRandomAccessMemoryに記録してデータ処理を行う方法が考えられる。FeRAMは、不揮発性の記録媒体であるため、電源が遮断されたとしてもデータが消失しない。しかしながら、FeRAMは通常のRAMRandomAccessMemoryと比較してアクセスに要する時間が長いため、通常時のデータ処理のパフォーマンスが低下するという問題があった。本発明は、本願の発明者により見出された上記の問題点に鑑み、レジスタを備える電子回路部によりデータ処理を行うデータ処理装置であって、電源の遮断時/起動時におけるレジスタデータの退避/復帰を簡易な構成で実現できるとともに、通常時のデータ処理のパフォーマンスが低下することのないデータ処理装置を提供することを目的とする。上記目的を達成するために、本発明に係るデータ処理装置は、揮発性の記録媒体を有する第一記録部と、不揮発性の記録媒体を有する第二記録部と、揮発性のレジスタを有する電子回路部と、前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成第1の構成とされている。なお、上記第1の構成から成るデータ処理装置は、前記選択器が、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする構成第2の構成にするとよい。また、上記第2の構成から成るデータ処理装置は、前記選択器が、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする構成第3の構成にするとよい。また、上記第3の構成から成るデータ処理装置は、前記電子回路部が、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、前記選択器が、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする構成第4の構成にするとよい。また、上記第4の構成から成るデータ処理装置は、前記電子回路部が、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成第5の構成にするとよい。また、上記第5の構成から成るデータ処理装置は、前記電子回路部が、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする構成第6の構成にするとよい。また、上記第6の構成から成るデータ処理装置は、前記第一記録部、前記第二記録部、及び前記電子回路部が、アドレスバスにより電気的に接続され、前記選択器が、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする構成第7の構成にするとよい。また、上記第7の構成から成るデータ処理装置は、前記第一記録部が、揮発性の記録媒体としてRAMRandomAccessMemoryを有し、前記第二記録部が、不揮発性の記録媒体としてFeRAMFerroelectricRandomAccessMemoryを有することを特徴とする構成第8の構成にするとよい。本発明によれば、データ処理装置の状態に応じて、電子回路部がアクセスする記録部を選択器により切り替え、データの退避/復帰を行う。このため、電子回路部が備えるレジスタのデータの退避/復帰を、簡易な構成で実現できる。また、データの退避/復帰時のみ不揮発性のFeRAMを用い、通常時は揮発性のRAMを用いるため、データ処理のパフォーマンスが低下することもない。図1は、本発明に係るデータ処理装置100を示すブロック図である。データ処理装置100は、CPUCentralProcessingUnit101電子回路部と、RAM102第一記録部と、FeRAM103第二記録部と、ROMReadOnlyMemory104と、選択器105とを有する。CPU101は、複数のレジスタ111を用いてデータの演算処理を行うロジック回路である。レジスタ111は、揮発性の記録媒体であり、CPU101がデータ処理を実施するためのキャッシュとして用いられる。レジスタ111は、データ処理結果を一時的に保持したり、後述するRAM102等のメインメモリを読み書きする際のアドレスを保持したり、各装置部の動作状態を保持、変更したりする。レジスタ111は、不図示のパスにより電気的に接続されて相互に動作することが可能である。RAM102は、スタック処理を行うためのスタックメモリや、処理データを一時的に記録するためのワークメモリとして用いられる、高速な揮発性の記録媒体である。FeRAM103は、強誘電体のヒステリシス特性を利用してデータを不揮発的に格納する記録媒体である。本実施形態では、レジスタ111に記録されているレジスタデータを退避/復帰するのに用いられる。これにより、データ処理装置100の電源遮断が行われた場合でも、CPU101がレジスタデータを継続的に保持できるようにする。ただしFeRAM103はその特性上、RAM102と比較して書き込み/読み出しの速度が劣る。ROM104は、CPU101が実行するシステムプログラムや、データ処理装置100の動作に関連する各種設定情報等を記録した、不揮発性の記録媒体である。なおROM104は、書き換え可能な不揮発性半導体メモリであるフラッシュEEPROMを含む構成でもよい。選択器105は、CPU101がアクセスするメモリを、RAM102とFeRAM103とで選択的に切り替える。これにより、CPU101が両メモリに並行してアクセスすることを禁止し、いずれか一方のみにアクセスしてデータの書き込み/読み込みを行うようにする。なお選択器105の詳細については後述する。以上に説明したRAM102~ROM104は、mビットのアドレスバス図1のADRS及びnビットのデータバス図1のDATAにより、電気的に接続されている。CPU101は、アクセス先をmビットのアドレスデータadrs[0:m-1]によって指定する。なお、RAM102及びFeRAM103に入力されるアドレスデータadrsには、さらに上記のmビットに加えて、各メモリがCPU101からのアクセスを受け付けるか否かを決定するために1ビットの選択ビットadrs[m]が付与されている。例えば、adrs[m]=1であればCPU101からの信号を受信し、adrs[m]=0であればCPU101からの信号を破棄する。次に、RAM102及びFeRAM103のメモリマップについて、図2~図4を用いて説明する。図2は、従来技術におけるメモリマップを示している。図3は、本発明の課題を解決するため、本発明とは異なる解決手段で考案されたメモリマップを示している。図4は、本発明のメモリマップを示している。図2に示すように従来技術におけるメモリマップでは、スタック処理を行うためのスタックエリアと、処理データを一時的に記録するためのワークエリアとの両方を、RAM102に設けている。なお、スタックエリアの大きさは、スタック処理の処理状況に応じて増減する。このため、スタックエリアがRAM102に占める割合も一定ではない。スタックエリアは、PUSH/POP系のコマンドによりレジスタデータの書き込み/読み出しを行うエリアである。スタックエリアの用途としては例えば、サブルーチンコール時に現在のメモリアドレスをスタックエリアに記録し、サブルーチン終了後にスタックエリアよりメモリアドレスを読み出し、プログラムカウンタに格納するのに用いられる。ただしRAM102は揮発性の記録媒体であるため、スタックエリア及びワークエリアに記録されているデータは、電源供給が停止されると揮発してしまう。この問題を解決するために考案されたのが、図3に示す構成である。図3に示す構成では、ワークエリアをRAM102に、スタックエリアをFeRAM103に設けている。FeRAMは不揮発性の記録媒体であるため、電源供給が停止されたとしても、スタックエリアのデータを保持することができる。また、電源遮断時にレジスタ111のレジスタデータをスタックエリアにPUSHすることにより、CPU101が保持しているデータを残すことができる。しかしながら図3の構成では、FeRAM103はRAM102と比較して書き込み速度が劣るため、通常動作時のスタック処理のパフォーマンスが低下するという問題があった。上記の問題を解決するため、本発明では、図4の構成を用いる。図4aは、RAM102のメモリマップを示し、図4bは、FeRAM103のメモリマップを示している。図4aに示すように、本実施形態のRAM102は、従来技術図2と同様のメモリマップである。また図4bに示すように、本実施形態のFeRAM103は、その全てのエリアがスタックエリアとなっている。なお、図中のBank0、及びBank1はメモリバンクの番号を示している。このように本実施形態では、RAM102とFeRAM103との両方にスタックエリアを設けるとともに、CPU101が、RAM102及びFeRAM103のいずれか一方にのみアクセスする構成とする。いずれのメモリにアクセスするかの選択は、選択器105により行われる。選択器105は、その内部に不揮発性ロジック詳細は後述を備えている。不揮発性ロジックは、選択器105の選択状態を示す選択情報を、データ処理装置100の電源遮断後も保持する。このため、電源の再起動が行われたとしても、選択状態が初期化されることなく、電源遮断時の選択状態で起動される。選択器105は、選択情報に基づき、RAM102及びFeRAM103に対して、2値信号後述する出力信号Qを送信する。これにより、RAM102またはFeRAM103を選択し、CPU101のアクセス対象を切り替える。選択器105は例えば、RAM102を選択する場合、値が1である2値信号をRAM102へ送信する。あわせて、これとは論理が逆の2値信号、つまり値が0である2値信号をFeRAM103へ送信する。送信された2値信号が示す値は、RAM102及びFeRAM103に入力されるアドレスデータの選択ビットadrs[m]に格納される。先述の通り各メモリは、adrs[m]=1であればCPU101からの信号を受信し、adrs[m]=0であればCPU101からの信号を破棄する。以上の方法により、選択器105はメモリの選択を行う。選択器105は、通常動作時においては、RAM102を選択する。このためCPU101は、通常動作時において、RAM102のスタックエリアやワークエリアを用いて各種データ処理を実施する。また選択器105は、データ処理装置100の電源遮断処理が開始され、且つHALT可能な状態に移行した段階で、FeRAM103を選択する。これにより、電源遮断時において、CPU101が保持しているレジスタデータをFeRAM103のスタックエリアに記録できるようにする。また選択器105は、データ処理装置100の電源起動処理が開始され、且つFeRAM103に記録されているレジスタデータ前回電源遮断時に退避されたレジスタデータをCPU101が読み出してレジスタ111に格納した段階で、RAM102を選択する。これにより、以降はRAM102を用いたデータ処理が実施される。次に、電源遮断時におけるデータ退避処理の処理フローについて、図5のフローチャートを参照しながら説明する。図5は、データ処理装置100におけるデータ退避処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置100をHALT可能な状態まで遷移させるステップS11。より具体的には、マシンサイクルが終了し、クロックを停止できる状態まで遷移させる。状態遷移が完了すると、次に選択器105は、RAM102及びFeRAM103に2値信号を送信することにより、CPU101のアクセス対象をFeRAM103へ切り替えるステップS12。これにより、スタックエリアを不揮発性メモリFeRAM103に切り替える。切り替えが完了すると、次にCPU101は、RAM102のワークエリアの所定データを読み出し、退避データとしてFeRAM103に記録するステップS13。なお、ワークエリアのいずれのデータを読み出すかは、実施中であったデータ処理の内容に応じて適宜変更可能である。なお、ワークエリアのデータ退避が必要ではないと判断された場合は、ステップS13をスキップする形態でもよい。次にCPU101は、レジスタ111に記録されている全てのレジスタデータをFeRAM103のスタックエリアにPUSHすることにより、レジスタデータの退避を行うステップS14。レジスタデータの退避が完了すると、電源を遮断し、データ処理装置100を電源停止状態に移行させるステップS15。これにより、電源遮断処理が終了する。次に、電源起動時におけるデータ復帰処理の処理フローについて、図6のフローチャートを参照しながら説明する。図6は、データ処理装置100におけるデータ復帰処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置100の電源起動指示が検知されることにより、データ処理装置100を通電状態に移行させるステップS21。通電状態となると、次にCPU101は、FeRAM103に記録されているワークエリアの退避データ、すなわち図5のステップS13において記録された退避データを読み出し、RAM102のワークエリアに記録するステップS22。なお、図5のステップS13が実施されておらず、従ってFeRAM103に退避データが存在しない場合は、ステップS22をスキップする。次にCPU101は、選択器105により選択されているメモリのスタックエリア、つまりFeRAM103のスタックエリアをPOPすることより、FeRAM103に記録されているデータを読み出す。これにより、前回の電源停止時に退避されていたレジスタデータが読み出される。そして読み出したレジスタデータをレジスタ111に記録するステップS23。次に選択器105は、RAM102及びFeRAM103に2値信号を送信することにより、CPU101のアクセス対象をRAM102へ切り替えるステップS24。これにより、スタックエリアを揮発性メモリRAM102に切り替える。次にCPU101は、レジスタ101に記録されているレジスタデータ、つまりステップS23において読み出して格納したレジスタデータを、RAM102のスタックエリアへPUSHするステップS25。これにより、前回の電源遮断時に中断していたデータ処理を電源起動後に再開した場合に、データ不整合が発生する恐れを低減することができる。RAM102へのPUSHが完了すると、通常の電源起動処理に移行し、本処理を終了する。なお、図7は、本発明の第2の実施形態に係るデータ処理装置100を示すブロック図である。図7に示す第2の実施形態では、選択器105が2値信号を出力する出力口が一つとなっている。また、2値信号の伝達経路上にインバータ回路106が設けられている。選択器105より出力された2値信号は、FeRAM103に対しては、出力状態のまま伝達される。逆にRAM102に対しては、インバータ回路106により反転されて伝達される。例えば選択器105が出力する2値信号が0である場合、FeRAM103には0、RAM102には1が伝達される。伝達された値は、各メモリの所定領域図7のCSに格納される。各メモリは例えば、CS=1であればCPU101からの信号を受信し、CS=0であればCPU101からの信号を破棄する。従って第2の実施形態では、選択器105は、RAM102を選択する場合に0の2値信号を、FeRAM103を選択する場合に1の2値信号を出力すればよい。次に、電源遮断後において選択器105が選択状態を維持するための不揮発性ロジックについて説明する。図8は、選択器105が備える不揮発性ロジックの一実施形態を示す回路図である。本図に示す通り、本実施形態の不揮発性ロジックは、インバータINV1~INV7と、パススイッチSW1~SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子強誘電体キャパシタCL1a、CL1b、CL2a、CL2bと、を有して成るラッチ回路である。インバータINV1の入力端は、データ信号Dの印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端1に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号Qの引出端に接続されている。マルチプレクサMUX2の第1入力端1は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端1に接続されている。このように、本実施形態の不揮発性ロジックは、ループ状に接続された2つの論理ゲート図8ではインバータINV3、INV4を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有して成る。なお、ループ構造部LOOPは、第1電源電圧VDD1例えば0.6[V]の供給を受けて駆動されるものである。インバータINV6の入力端は、マルチプレクサMUX1の第1入力端1に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端0に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端1に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。このように、本実施形態の不揮発性ロジックは、強誘電体素子CL1a、CL1b、CL2a、CL2bのヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有して成る。なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2例えば1.2[V]の供給を受けて駆動されるものである。また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKBクロック信号CLKの論理反転信号に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的相補的にオン/オフされる。一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り替えられる。すなわち、本実施形態の不揮発性ロジックにおいて、マルチプレクサMUX1、MUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部として機能する。なお、回路分離部を形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1、MUX2は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるパススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。図9は、レベルシフト機能を備えたインバータINV6インバータINV7についても同様の一構成例を示す回路図である。図9に示すように、インバータINV6INV7は、Pチャネル型MOS電界効果トランジスタP1~P3と、Nチャネル型MOS電界効果トランジスタN1~N3と、を有して成る。トランジスタN1のゲートは、入力端INに接続されている。トランジスタN1のソースは、接地端に接続されている。トランジスタN1のドレインは、トランジスタP1のドレインに接続される一方、出力端OUTにも接続されている。トランジスタP1、P2のソースは、いずれも第2電源電圧VDD2の印加端に接続されている。トランジスタP1のゲートは、トランジスタP2のドレインに接続されている。トランジスタP2のゲートは、トランジスタP1のドレインに接続されている。トランジスタP2のドレインは、トランジスタN2のドレインに接続されている。トランジスタN2のソースは、接地端に接続されている。トランジスタP3、N3のゲートは、いずれも入力端INに接続されている。トランジスタP3のソースは、第1電源電圧VDD1の印加端に接続されている。トランジスタP3のドレインは、トランジスタN3のドレインに接続される一方で、トランジスタN2のゲートにも接続されている。トランジスタN3のソースは、接地端に接続されている。上記構成から成るインバータINV6INV7において、入力端INにハイレベル第1電源電圧VDD1の論理信号が入力された場合には、トランジスタN1、P2がオンとなり、トランジスタN2、P1がオフとなるので、出力端OUTからはローレベル接地電圧GNDの論理信号が出力される。逆に、入力端INにローレベル接地電圧GNDの論理信号が入力された場合には、トランジスタN1、P2がオフとなり、トランジスタN2、P1がオンとなるので、出力端OUTからはハイレベル第2電源電圧VDD2の論理信号が出力される。すなわち、インバータINV6INV7は、入力端INに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第1電源電圧VDD1から第2電源電圧VDD2まで引き上げて出力する。次に、上記構成から成る不揮発性ロジックの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子CL1a、CL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a、CL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。図10は、本発明に係る不揮発性ロジックの一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧VDD1、VDD2、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び出力信号Qの電圧波形を示している。まず、不揮発性ロジックの通常動作について説明する。時点W1までは、Fリセット信号FRSTが1ハイレベル:VDD2とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも0ローレベル:GNDとされている。また、時点W1までは、制御信号E1が0GNDとされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ図8の例ではインバータINV6、INV7はいずれも無効とされている。また、時点W1までは、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。なお、図11は、上記した通常動作時の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子へのデータ書き込み動作について説明する。時点W1~W3では、クロック信号CLKが0GNDとされて、反転クロック信号CLKBが1VDD1とされる。従って、第1パススイッチSW1がオフされ、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。また、時点W1~W3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。また、時点W1~W3では、制御信号E1が1VDD2とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ図8の例ではインバータINV6、INV7がいずれも有効とされる。なお、時点W1~W3では、それまでと同様、制御信号E2が1VDD1とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、ループ構造部LOOPにて通常ループが形成されている。また、時点W1~W2では、第1プレートラインPL1と第2プレートラインPL2が0GNDとされ、時点W2~W3では、第1プレートラインPL1と第2プレートラインPL2が1VDD2とされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。図10の例に即して具体的に述べると、時点W1では、出力信号Qが1VDD1であるため、ノード電圧V1が0GNDとなり、ノード電圧V2が1VDD2となる。従って、時点W1~W2において、第1プレートラインPL1と第2プレートラインPL2が0GNDとされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2~W3において、第1プレートラインPL1と第2プレートラインPL2が1VDD2とされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。時点W3では、Fリセット信号FRSTが再び1VDD2とされることによって、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも0GNDとされる。また、時点W3では、制御信号E1が再び0GNDとされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ図8の例ではインバータINV6、INV7がいずれも無効とされる。なお、制御信号E2については不問であるが、図10の例では0GNDとされている。そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給がいずれも遮断される。このとき、Fリセット信号FRSTは、時点W3から1VDD2に維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、図12は、上記したデータ書き込み動作時特に時点W1~W3の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子からのデータ読み出し動作について説明する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDD1とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRSTが1VDD1とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも0ローレベル:GNDとされている。時点R2では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされており、且つループ構造部LOOPで通常ループが無効とされている状態で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図13中の太線で描写された信号ラインは、フローティングとなっている。続く時点R3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が0GNDに維持されたまま、第1プレートラインPL1が1VDD2とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図10の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号以下、その論理をWL[WeakLow]と呼ぶが現れ、ノード電圧V2としては、比較的高い電圧信号以下、その論理をWH[WeakHi]と呼ぶが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。このとき、時点R3~R4では、制御信号E2が0VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だに不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDD1となっていない状態である。続く時点R4では、制御信号E2が1VDD1とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り替えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDD1に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDD1に確定される。このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1とノード電圧V2との電位差がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ図9の例では1VDD1が復帰される。その後、時点R5では、Fリセット信号FRSTが再び1VDD2とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0GNDとされる。従って、不揮発性ロジックは、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。なお、図13は、上記したデータ読み出し動作時特に時点R3~R4の信号経路図中では太線として描写を示す回路図である。以上に説明した本実施形態によれば、通常動作時はRAM102Bank0を選択し、データ処理のパフォーマンスを維持する。そして電源遮断処理が開始されて仮死状態に移行する際に、FeRAM103Bank1を選択し、レジスタデータを退避させる。さらに電源起動時に、退避しているレジスタデータをFeRAM103から読み出した後、RAM102を選択して通常のデータ処理に移行する。このため、既存の装置構成にFeRAM103及び選択器105を加えるという簡易な構成で、電源遮断時におけるレジスタデータの退避/復帰を行うことができる。また、通常動作時はRAM102を用いたデータ処理を行うため、データ処理のパフォーマンスが低下することもない。<その他の変形例>なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。また上記実施形態では、選択器105の2系統出力でadrs線を制御図1、若しくは選択器105の1系統出力とインバータ回路106とでCS線を制御図7しているが、出力系統と制御対象との組み合わせはこれに限定されるものではなく、本発明の主旨を逸脱しない範囲で変更可能である。例えば、選択器105の2系統出力でCS線を制御する形態や、選択器105の1系統出力とインバータ回路106とでadrs線を制御する形態でもよい。