"第1信号線と、前記第1信号線に接続された複数の回路ブロックと、を有し、前記複数の回路ブロックはそれぞれ、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記センスアンプの出力をゲート入力とし、ドレインが前記第1信号線に接続されたトランジスタと、を含み、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された回路ブロックに含まれる前記トランジスタのソースが第1電位レベルになり、非選択の回路ブロックに含まれる前記トランジスタのソースが第2電位レベルになる、ことを特徴とする半導体記憶装置。前記第1信号線が前記第2電位レベルとされ、前記選択信号に基づいて前記複数の回路ブロックから一の回路ブロックが選択されることを特徴とする請求項1に記載の半導体記憶装置。前記選択信号が用いられて、前記選択された回路ブロックに含まれる前記トランジスタのソースが前記第1電位レベルになり、前記非選択の回路ブロックに含まれる前記トランジスタのソースが前記第2電位レベルになることを特徴とする請求項1又は2に記載の半導体記憶装置。前記トランジスタは、nチャネル型電界効果トランジスタであり、前記第1電位レベルは、前記第2電位レベルよりも低い、ことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。前記トランジスタは、pチャネル型電界効果トランジスタであり、前記第2電位レベルは、前記第1電位レベルよりも低い、ことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。メモリセルアレイを複数のブロックに分割したSRAM等の半導体記憶装置では、分割された複数のブロックが、共通の信号線に接続される。各ブロックは、その内部のメモリセルに接続されたセンスアンプの出力段に設けられているトランジスタを介して、共通の信号線に接続される。データ読み出しの際は、選択信号によってブロックが選択され、当該ブロックのメモリセルが記憶するデータに応じて、ブロック内部のトランジスタを介して接続されている信号線の電位レベルが変化或いは保持される。その信号線出力の電位レベルを基に、選択されたブロック内のメモリセルのデータが読み出される。しかし、このような半導体記憶装置では、選択されていないブロックに含まれるトランジスタで発生するリーク電流が、信号線の電位レベルを変動させてしまい、適正な出力を読み出すことができない、といった誤動作が起こる可能性がある。このような誤動作の可能性は、トランジスタの閾値電圧が低く、オン状態の電流オン電流とオフ状態の電流オフ電流との比が小さくなると、高くなる恐れがある。また、このような誤動作は、SRAMに限らず、同様の動作を行う他の半導体記憶装置でも起こり得る。本発明の一観点によれば、第1信号線と、前記第1信号線に接続された複数の回路ブロックとを有し、前記複数の回路ブロックはそれぞれ、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記センスアンプの出力をゲート入力とし、ドレインが前記第1信号線に接続されたトランジスタとを含み、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された回路ブロックに含まれる前記トランジスタのソースが第1電位レベルになり、非選択の回路ブロックに含まれる前記トランジスタのソースが第2電位レベルになる半導体記憶装置が提供される。開示の半導体記憶装置によれば、非選択の回路ブロックにおけるリーク電流の発生を抑制し、適正な出力を得ることが可能になる。図2は半導体記憶装置の構成例を示す図である。図2には、階層化構造を有する半導体記憶装置の一例を示している。半導体記憶装置100は、メモリセルアレイが所定のメモリセル数単位で分割されたメモリ回路111を含む複数の回路ブロック110を有する。ここでは一例として、概念上、グローバル制御回路120及びグローバルIO回路130の上層に、2層の回路ブロック110を設ける場合を示している。各回路ブロック110は、メモリ回路111のほか、ローカルIO回路112を有する。ローカルIO回路112には、メモリ回路111内に含まれる所定のメモリセル1又は2以上のメモリセルを含むコラムを選択するコラム選択回路、及びメモリ回路111に記憶されているデータを検出して増幅するセンスアンプが含まれる。各回路ブロック110には、メモリ回路111内に含まれるメモリセルに接続されている所定のワード線を活性化するワードドライバ回路113が含まれる。更に、各回路ブロック110には、ローカルIO回路112のコラム選択回路及びセンスアンプの動作を制御するローカル制御回路114が含まれる。2層に分割階層化された回路ブロック110は、グローバル制御回路120及びグローバルIO回路130に接続される。グローバル制御回路120は、外部から入力されるクロック信号、アドレス信号等に基づき、ワードドライバ回路113及びローカル制御回路114の制御を行う。例えば、グローバル制御回路120は、ワードドライバ回路113で所定のワード線を活性化するための信号、ローカル制御回路114のコラム選択回路で所定のコラムを選択するための信号、センスアンプを起動させるための信号を生成する。ワードドライバ回路113及びローカル制御回路114は、グローバル制御回路120で生成された信号を用い、メモリ回路111及びローカルIO回路112の動作制御を行う。グローバルIO回路130は、2層に階層化された回路ブロック110のメモリ回路111及びローカルIO回路112と共に、メモリ回路111に対する書き込み動作、読み出し動作を行う。階層化構造を有する半導体記憶装置100では、メモリセルアレイを、所定数のメモリセルを含む、複数のメモリ回路111に分割する。そして、各メモリ回路111に対する書き込み動作、読み出し動作を、同じ回路ブロック110内のローカルIO回路112、更にグローバルIO回路130を用いて、行う。このような構造を採用することにより、半導体記憶装置100の処理動作の高速化が図られるようになる。尚、ここでは2層に階層化した半導体記憶装置100を例示したが、階層数はこの例に限定されるものではない。以下、階層化構造を有する半導体記憶装置について、より詳細に説明する。まず、第1の実施の形態について説明する。図1は第1の実施の形態に係る半導体記憶装置の一例を示す図である。尚、図1には、第1の実施の形態に係る半導体記憶装置の読み出し回路部分の一例を示している。図1に示す半導体記憶装置1は、メモリ回路10及びローカルIO回路20を含む複数m1個の回路ブロック30図1のBLK0~BLKmと、複数の回路ブロック30に接続されたグローバルIO回路40とを有している。まず、回路ブロック30について述べる。回路ブロック30のメモリ回路10は、複数n1個のメモリセル部11を有している。各メモリセル部11には、複数のメモリセルが含まれ得る。回路ブロック30のローカルIO回路20は、メモリセル部11ごとに設けられたコラム選択回路21及びセンスアンプ22を有している。図3は回路ブロックの構成例を示す図である。図3には、SRAMの場合のメモリセル部11、コラム選択回路21及びセンスアンプ22の一例を示している。尚、以下では、Nチャネル型MOSMetalOxideSemiconductor電界効果トランジスタをNMOSと表記し、Pチャネル型MOS電界効果トランジスタをPMOSと表記する。メモリセル部11には、一対のインバータ11a1、並びにデータの書き込み及び読み出しのための転送用の一対のNMOSトランスファトランジスタ11a2を有するメモリセル11aが、複数含まれる。複数のメモリセル11aは、所定数x1個ずつ、一対のビット線ローカルビット線BL,/BLに接続されるコラム。異なるビット線対BL,/BLに接続されたメモリセル11a同士は、ワード線WL図3のWL0~WLxで接続される。コラム選択回路21は、x1個のメモリセル11aを含む各コラムy1個のビット線対BL,/BLに接続されたプリチャージ回路21a及び選択回路21bを有する。プリチャージ回路21aには、プリチャージ信号BPREイコライズ信号が入力され、選択回路21bには、コラム選択信号CS図3のCS0~CSyが入力される。プリチャージ回路21a及び選択回路21bには、例えば、PMOSが用いられる。プリチャージ回路21aは、例えば、3つのPMOS21a1,21a2,21a3を含む。プリチャージ回路21aは、ゲートに入力されるプリチャージ信号BPREによってPMOS21a1,21a2,21a3が全てオン状態とされたときに、ビット線対BL,/BLを、ハイレベルHレベル、ここでは電源電位VDDレベルにプリチャージする。選択回路21bは、例えば、2つのPMOS21b1,21b2を含む。選択回路21bは、ゲートに入力されるコラム選択信号CSjによってPMOS21b1,21b2がオン状態とされたときに、オンされた選択回路21bに接続されているビット線対BL,/BLをセンスアンプ22データバス線に接続する。コラム選択信号CSjにより、センスアンプ22に接続するメモリセル11a、即ちコラムが選択される。センスアンプ22は、コラム選択回路21で選択されるコラムに接続されるプリチャージ回路22a及びアンプ回路22bを有する。プリチャージ回路22aには、プリチャージ信号DPREが入力され、アンプ回路22bには、センスアンプ22を起動するか否かを示すセンスアンプ起動信号SAEが入力される。プリチャージ回路22aは、例えば、3つのPMOS22a1,22a2,22a3を含む。プリチャージ回路21aは、ゲートに入力されるプリチャージ信号DPREによってPMOS22a1,22a2,22a3が全てオン状態とされたときに、データバス線22a4,22a5を、Hレベル、ここではVDDレベルにプリチャージする。アンプ回路22bは、一対のインバータを所謂たすき掛けで接続したラッチ回路部22b1と、スイッチトランジスタ22b2を含む。ラッチ回路部22b1のインバータはそれぞれ、PMOS22b3及びNMOS22b4、PMOS22b5及びNMOS22b6からなる。スイッチトランジスタ22b2は、NMOSであり、センスアンプ起動信号SAEによってオン状態又はオフ状態となる。アンプ回路22bは、プリチャージ回路22a等によるプリチャージが解除され、センスアンプ22に接続されているコラムからデータを読み出す際、データバス線22a4,22a5それらに接続されたビット線対BL,/BLの電位差を検出し、増幅する。アンプ回路22bで増幅された信号は、インバータ22b7を介して、センスアンプ22から出力される。この図3に示すような回路構成のSRAMでは、例えば、次のようにしてメモリセル11aのデータの読み出しが行われる。まず、読み出し前には、プリチャージ信号BPRE,DPREの電位レベルがロウレベルLレベルとされ、プリチャージ回路21a,22aにより、ビット線BL,/BL及びデータバス線22a4,22a5がプリチャージされる。センスアンプ起動信号SAEは、Lレベルとされる。読み出し時には、プリチャージ信号BPRE,DPREの電位レベルがHレベルとされ、プリチャージ回路21a,22aにより、ビット線BL,/BL及びデータバス線22a4,22a5のプリチャージが解除される。更に、センスアンプ起動信号SAEがHレベルとされ、センスアンプ22が起動される。そして、所定のコラムに対するコラム選択信号CSjがLレベルとされ、そのコラム選択信号CSjに対応するコラムのビット線対BL,/BLと、センスアンプ22のデータバス線22a4,22a5とが接続される。次いで、ワード線WLiのいずれかが選択活性化される。この選択されたワード線WLiと、コラム選択信号CSjによって選択されたコラムのビット線対BL,/BLとに接続されたメモリセル11aのデータが、アンプ回路22bで増幅され、センスアンプ22から出力される。尚、センスアンプ起動信号SAEがLレベルのままであれば、センスアンプ22の出力はLレベルとなる。図1に示す半導体記憶装置1は、例えばこの図3に示したような回路構成が適用される、複数の回路ブロック30を含む。読み出し時には、いずれかの回路ブロック30図1のBLK0~BLKmの、信号線60から入力されるセンスアンプ起動信号SAE図1のSAE0~SAEmが、Hレベルとされる。それにより、一の回路ブロック30その回路ブロック30内の複数のセンスアンプ22が選択され、その回路ブロック30について、上記のようなデータの読み出しが行われる。図1に示したように、各回路ブロック30のセンスアンプ22の出力段には、センスアンプ22の出力をゲート入力とするNMOSプルダウントランジスタ23図1のNPDu_vu=0~m,v=0~nが設けられている。このプルダウントランジスタ23のドレインは、グローバルビット線50図1のGRDT0~GRDTnに接続され、複数の回路ブロック30が、それぞれのプルダウントランジスタ23を介して、グローバルビット線50に接続されている。グローバルビット線50には、複数の回路ブロック30のプルダウントランジスタ23が並列接続されている。一方、プルダウントランジスタ23のソースは、インバータ24を介して、センスアンプ起動信号SAEが入力される信号線60に接続されており、センスアンプ起動信号SAEが反転されて、プルダウントランジスタ23のソースに入力されるようになっている。尚、この点の詳細については後述する。グローバルビット線50は、各回路ブロック30のメモリセル部11、コラム選択回路21及びセンスアンプ22と同数設けられる。各グローバルビット線50は、グローバルIO回路40に接続されている。続いて、グローバルIO回路40について述べる。図1に示したように、グローバルIO回路40は、グローバルビット線50ごとに、PMOSプリチャージトランジスタ41図1のPU0~PUn、及びPMOSフィードバックトランジスタ42図1のPK0~PKnを含む。更に、グローバルIO回路40は、グローバルビット線50ごとに、PMOS43,NMOS44,45、及びインバータ46,47を含む。プリチャージトランジスタ41には、信号線70からプリチャージ信号PREが入力される。プリチャージトランジスタ41は、ゲートに入力されるプリチャージ信号PREによってオン状態とされたときに、グローバルビット線50をHレベル、ここではVDDレベルにプリチャージする。読み出し時には、プリチャージ信号PREによってプリチャージトランジスタ41がオフ状態とされ、プリチャージが解除される。PMOS43及びNMOS44,45は、プリチャージトランジスタ41によるプリチャージが解除されている状態でグローバルビット線50の電位レベルを反転する。その反転された出力Qが、グローバルビット線50から取得されるQ[0]~Q[n]。PMOS43及びNMOS44,45によって反転された信号は、インバータ46,47及びフィードバックトランジスタ42を介して、グローバルビット線50にフィードバックされる。このような構成を有する半導体記憶装置1のデータの読み出し動作は、例えば、次のようにして行われる。図4は第1の実施の形態に係る読み出し動作のタイミングチャートの一例である。まず、読み出し前には、図1に示したグローバルビット線50に接続されたプリチャージトランジスタ41のゲートに対し、Lレベルのプリチャージ信号PREが入力される。それにより、プリチャージトランジスタ41がオン状態となり、グローバルビット線50がプリチャージされる。また、読み出し前、各回路ブロック30のセンスアンプ22に対するセンスアンプ起動信号SAEは、いずれもLレベルとされる。読み出し時には、プリチャージ信号PREがHレベルとされ、それにより、プリチャージトランジスタ41がオフ状態となり、グローバルビット線50のプリチャージが解除される。その後若しくは同じようなタイミングで、アドレス信号により選択されたいずれかの回路ブロック30のセンスアンプ起動信号SAEがLレベルからHレベルとされる。半導体記憶装置1が備える複数の回路ブロック30のうち、選択されなかった非選択の回路ブロック30のセンスアンプ起動信号SAEは、Lレベルのままとされる。センスアンプ起動信号SAEがLレベルのとき、センスアンプ22に接続されたプルダウントランジスタ23のゲート入力はLレベルであり、非選択の回路ブロック30のプルダウントランジスタ23はオフ状態となっている。センスアンプ22が起動されて選択された回路ブロック30では、メモリセル部11から読み出したデータに応じて、センスアンプ22の出力がHレベル又はLレベルとなる。図4のタイミングチャートにおいて、Read0はセンスアンプ22の出力がLレベルである場合を示し、Read1はセンスアンプ22の出力がHレベルである場合を示す。まず、選択された一の回路ブロック30でRead1の動作が行われる場合について述べる。この場合、プリチャージ信号PREがLレベルからHレベルとされてプリチャージが解除され、一の回路ブロック30に対するセンスアンプ起動信号SAEがLレベルからHレベルとされることで、当該回路ブロック30のセンスアンプ22が起動する。その後、メモリセル部11からの読み出しデータにより、センスアンプ22の出力がHレベルとなるため、プルダウントランジスタ23がオン状態になる。このプルダウントランジスタ23のドレインは、Hレベルにプリチャージされたグローバルビット線50に接続されている。また、プルダウントランジスタ23のソースは、この選択された回路ブロック30においては、Hレベルのセンスアンプ起動信号SAEがインバータ24で反転され、Lレベルとされる。このようなプルダウントランジスタ23がセンスアンプ22の出力によってオン状態となることで、グローバルビット線50の電位が引き下げられ、グローバルビット線50の電位レベルがLレベルに低下する。その後、グローバルビット線50の電位がグローバルIO回路40で反転され、選択された回路ブロック30のデータがHレベルの出力Qとして取得される。続いて、選択された一の回路ブロック30でRead0の動作が行われる場合について述べる。この場合、プリチャージ信号PREがLレベルからHレベルとされてプリチャージが解除され、一の回路ブロック30に対するセンスアンプ起動信号SAEがLレベルからHレベルとされることで、当該回路ブロック30のセンスアンプ22が起動する。その後、メモリセル部11からの読み出しデータにより、センスアンプ22の出力がLレベルのままとなるため、プルダウントランジスタ23はオフ状態のままである。そのため、上記Read1のときのような、プルダウントランジスタ23がオン状態となることによるグローバルビット線50の電位の引き下げは起こらない。グローバルビット線50は、グローバルIO回路40のフィードバックトランジスタ42により、Hレベルに保持される。グローバルビット線50の電位がグローバルIO回路40で反転され、選択された回路ブロック30のデータがLレベルの出力Qとして取得される。半導体記憶装置1では、このようにして、複数の回路ブロック30から選択される一の回路ブロック30について、そのデータが読み出される。ここで、半導体記憶装置1における、非選択の回路ブロック30について説明する。上記のように、各回路ブロック30のプルダウントランジスタ23は、センスアンプ22の出力をゲート入力とし、ドレインがグローバルビット線50に接続され、ソースにセンスアンプ起動信号SAEの反転信号が入力される。非選択の回路ブロック30では、センスアンプ22が起動されない、即ちセンスアンプ起動信号SAEがLレベルであるので、そのプルダウントランジスタ23のソースはHレベルとなる。このようにすることで、非選択の回路ブロック30のプルダウントランジスタ23が、Hレベルにプリチャージされたグローバルビット線50の電位引き下げに寄与するのを抑制することができるようになっている。比較のため、半導体記憶装置の別例を図5に示す。図5に示す半導体記憶装置1000は、プルダウントランジスタ23のソースが接地電位VSSとされている点で、上記半導体記憶装置1と相違する。このような半導体記憶装置1000では、読み出しの際に、非選択の回路ブロック30のプルダウントランジスタ23にリーク電流が発生してしまう場合がある。半導体記憶装置1000で発生し得るリーク電流の説明図を図6に、半導体記憶装置1000の読み出し動作のタイミングチャートの一例を図7に、それぞれ示す。尚、図6には、半導体記憶装置1000が備える複数のグローバルビット線50のうち、1本のグローバルビット線50に接続されている回路の一部を図示している。半導体記憶装置1000での読み出しの際には、上記半導体記憶装置1の場合と同様に、Lレベルのプリチャージ信号PREによってプリチャージされていたグローバルビット線50が、Hレベルのプリチャージ信号PREによってそのプリチャージが解除される。そして、センスアンプ起動信号SAESAE0~SAE3により、いずれかのセンスアンプ22図5のいずれかの回路ブロック30のセンスアンプ22が起動選択される。例えば、図6A,Bのように、センスアンプ起動信号SAE3により、一のセンスアンプ22が起動される。起動されたセンスアンプ22に接続されたプルダウントランジスタ23は、そのセンスアンプ22の出力がHレベルかLレベルかに応じて、オン状態又はオフ状態となる。まず、センスアンプ22のHレベルの出力を読み出す、Read1の動作について述べる。センスアンプ起動信号SAE3で起動されたセンスアンプ22の出力がHレベルで、それに接続されたプルダウントランジスタ23がオン状態となれば、図6Aに示すように、そのプルダウントランジスタ23には、オン電流Ionが流れる。それにより、グローバルビット線50の電位の引き下げが起こる。このとき、他のセンスアンプ22、即ち起動されていないセンスアンプ22非選択の回路ブロック30のセンスアンプ22に接続されたプルダウントランジスタ23は、オフ状態となる。しかし、起動されていないセンスアンプ22に接続されたプルダウントランジスタ23には、ソースがVSSレベルであることから、リーク電流オフ電流Ioffが発生し得る。その結果、起動されていない、非選択のセンスアンプ22に接続されたプルダウントランジスタ23も、グローバルビット線50の電位の引き下げに寄与し得る。但し、この場合、起動されていないセンスアンプ22に接続されたプルダウントランジスタ23は、起動されているセンスアンプ22に接続されたプルダウントランジスタ23と同じく、グローバルビット線50の電位を引き下げる方向に寄与する。従って、結果的には、起動されたセンスアンプ22のHレベルの出力が、グローバルビット線50の出力Qとして得られるようになる。続いて、センスアンプ22のLレベルの出力を読み出す、Read0の動作について述べる。図6Bに示すように、センスアンプ起動信号SAE3で起動されたセンスアンプ22の出力がLレベルのときは、それに接続されたプルダウントランジスタ23がオフ状態となる。しかし、このプルダウントランジスタ23には、ソースがVSSレベルであることから、リーク電流Ioffが発生し得る。更に、起動されていない他のセンスアンプ22に接続されたプルダウントランジスタ23にも、同様にリーク電流Ioffが発生し得る。これらのプルダウントランジスタ23が、グローバルビット線50の電位の引き下げに寄与し得る。その結果、同じグローバルビット線50に接続されているプルダウントランジスタ23のリーク電流Ioffの総和が、フィードバックトランジスタ42のオン電流を上回ってしまう場合がある。それにより、グローバルビット線50の電位が、HレベルからLレベルに低下しはじめ、グローバルIO回路40のインバータ回路の閾値電圧を超えてしまうと、最終的にグローバルビット線50から誤った出力Qが得られてしまうようになる。即ち、グローバルビット線50の出力Qとして、本来ならばセンスアンプ22のLレベルの出力が得られるべきところ、グローバルビット線50からはHレベルの出力Qが得られてしまうようになる。LSI回路の高速化に伴い、それに使用されるトランジスタの閾値電圧も低くなってきている。閾値電圧が低いトランジスタでは、閾値電圧が比較的高いトランジスタに比べ、リーク電流が発生し易くなり、リーク電流が5倍~10倍程度大きくなる場合もある。低電圧動作を目的とした回路でも同様に、閾値電圧の低いトランジスタが使用される。そのため、トランジスタのオン電流とオフ電流との比が大きくとれなくなってきている。上記の半導体記憶装置1000の、例えばそのプルダウントランジスタ23に、比較的閾値電圧の低いトランジスタを用いた場合には、比較的閾値電圧の高いトランジスタを用いた場合に比べ、リーク電流Ioffが発生し易くなる。その結果、上記のような読み出し時の誤動作も発生し易くなる可能性がある。これに対し、上記図1等に示した半導体記憶装置1では、センスアンプ22即ち回路ブロック30の選択又は非選択に応じてHレベル又はLレベルとされるセンスアンプ起動信号SAEを用い、プルダウントランジスタ23のソース電圧を制御する。即ち、図1に示したように、各回路ブロック30のプルダウントランジスタ23のソースを、センスアンプ起動信号SAEの信号線60と、インバータ24を介して、接続する。これにより、Hレベルのセンスアンプ起動信号SAEによって選択された一の回路ブロック30では、プルダウントランジスタ23のソースがLレベルとなり、センスアンプ22の出力に応じてオン状態となれば、グローバルビット線50の電位が引き下げられる。一方、非選択の他の回路ブロック30では、センスアンプ起動信号SAEがLレベルであるため、プルダウントランジスタ23のソースがHレベルとなり、リーク電流Ioffの発生が抑えられる。そのため、たとえ選択された一の回路ブロック30でプルダウントランジスタ23がオフ状態になり、リーク電流Ioffが発生したとしても、誤動作の発生を抑えることができる。即ち、同じグローバルビット線50に接続されたプルダウントランジスタ23のリーク電流Ioffの総和が、フィードバックトランジスタ42のオン電流を上回ってしまうような状況を回避する。それにより、グローバルビット線50をHレベルに保持し、適正な出力Qを得ることができる。尚、選択された一の回路ブロック30でプルダウントランジスタ23がオン状態になるとき、たとえ非選択の他の回路ブロック30でプルダウントランジスタ23にリーク電流Ioffが発生したとしても、適正な出力Qを得ることができる。いずれのプルダウントランジスタ23も、グローバルビット線50の電位を引き下げるように働き、グローバルビット線50をLレベルにすることができるためである。次に、第2の実施の形態について説明する。図8は第2の実施の形態に係る半導体記憶装置の一例を示す図である。尚、図8には、第2の実施の形態に係る半導体記憶装置の読み出し回路部分の一例を示している。図8に示す半導体記憶装置1Aは、グローバルビット線50をLレベルにプリディスチャージしてセンスアンプ22の出力を読み出す半導体記憶装置である。この半導体記憶装置1Aは、上記半導体記憶装置1と同様に、メモリ回路10及びローカルIO回路20Aを含む複数の回路ブロック30A図8のBLK0~BLKmと、複数の回路ブロック30Aに接続されたグローバルIO回路40Aとを有している。回路ブロック30Aにおいて、メモリ回路10のメモリセル部11、ローカルIO回路20Aのコラム選択回路21及びセンスアンプ22は、上記半導体記憶装置1と同様の構成とすることができる。例えば、メモリセル部11、コラム選択回路21及びセンスアンプ22に、上記図3に示したような回路を適用し、SRAMとして機能する半導体記憶装置1Aを実現することができる。センスアンプ22の出力段には、インバータ25A、及びPMOSのプルアップトランジスタ23A図8のPPUu_vu=0~m,v=0~nが設けられている。センスアンプ22の出力が、インバータ25Aを介してプルアップトランジスタ23Aのゲートに入力される。プルアップトランジスタ23Aのドレインは、グローバルビット線50図8のGRDT0~GRDTnに接続されている。また、プルアップトランジスタ23Aのソースは、センスアンプ起動信号SAE図8のSAE0~SAEmの信号線60に接続されている。グローバルIO回路40Aは、グローバルビット線50ごとに、NMOSのプリディスチャージトランジスタ41A図8のND0~NDn、及びNMOSのフィードバックトランジスタ42A図8のNK0~NKnを含む。更に、グローバルIO回路40Aは、グローバルビット線50ごとに、NMOS43A,PMOS44A,45A、及びインバータ46A,47A,48Aを含む。また、プリチャージ信号PREが入力される信号線70に、インバータ32Aが設けられている。プリディスチャージトランジスタ41Aは、プリチャージ信号PREが反転されてゲートに入力され、オン状態とされたときに、グローバルビット線50をLレベル、ここではVSSレベルにプリディスチャージする。読み出し時には、プリディスチャージトランジスタ41Aがオフ状態とされ、プリディスチャージが解除される。NMOS43A及びPMOS44A,45Aは、プリディスチャージが解除されている状態でグローバルビット線50の電位レベルを反転する。その反転された出力QQ[0]~Q[n]が、グローバルビット線50から取得される。NMOS43A及びPMOS44A,45Aによって反転された信号は、インバータ46A,47A及びフィードバックトランジスタ42Aを介して、グローバルビット線50にフィードバックされる。このような構成を有する半導体記憶装置1Aのデータの読み出し動作は、例えば、次のようにして行われる。図9は第2の実施の形態に係る読み出し動作のタイミングチャートの一例である。まず、読み出し前には、Lレベルのプリチャージ信号PREがインバータ32Aで反転されて、プリディスチャージトランジスタ41Aのゲートに入力される。それにより、プリディスチャージトランジスタ41Aがオン状態となり、グローバルビット線50がプリディスチャージされる。各回路ブロック30Aのセンスアンプ22に対するセンスアンプ起動信号SAEは、いずれもLレベルとされる。読み出し時には、プリディスチャージ信号PREがHレベルとされ、グローバルビット線50のプリディスチャージが解除される。更に、アドレス信号により選択されたいずれか一の回路ブロック30Aのセンスアンプ起動信号SAEがHレベルとされる。非選択の回路ブロック30Aのセンスアンプ起動信号SAEはLレベルのままとされ、このときのプルアップトランジスタ23Aのゲート入力はHレベルであり、非選択の回路ブロック30Aのプルアップトランジスタ23Aはオフ状態となっている。センスアンプ22が起動されて選択された回路ブロック30Aでは、メモリセル部11から読み出したデータに応じて、センスアンプ22の出力がHレベル又はLレベルとなる。図9のタイミングチャートにおいて、Read0はセンスアンプ22の出力がLレベルである場合を示し、Read1はセンスアンプ22の出力がHレベルである場合を示す。まず、選択された一の回路ブロック30AでRead1の動作が行われる場合について述べる。この場合、プリディスチャージが解除され、一の回路ブロック30Aに対するセンスアンプ起動信号SAEがHレベルとされることで、当該回路ブロック30Aのセンスアンプ22が起動する。その後、メモリセル部11からの読み出しデータにより、センスアンプ22の出力がHレベルとなるため、その出力がインバータ25Aで反転されてゲートに入力され、プルアップトランジスタ23Aがオン状態になる。このプルアップトランジスタ23Aのドレインは、Lレベルにプリディスチャージされたグローバルビット線50に接続されている。また、プルアップトランジスタ23Aのソースは、信号線60に接続されており、Hレベルのセンスアンプ起動信号SAEが入力されて選択された回路ブロック30Aでは、Hレベルになる。このようなプルアップトランジスタ23Aがセンスアンプ22の出力に基づきオン状態となることで、グローバルビット線50の電位が引き上げられ、グローバルビット線50の電位レベルがHレベルになる。その後、グローバルビット線50の電位がグローバルIO回路40Aで処理され、選択された回路ブロック30AのデータがHレベルの出力Qとして取得される。続いて、選択された一の回路ブロック30AでRead0の動作が行われる場合について述べる。この場合、プリディスチャージが解除され、一の回路ブロック30Aに対するセンスアンプ起動信号SAEがHレベルとされることで、当該回路ブロック30Aのセンスアンプ22が起動する。その後、メモリセル部11からの読み出しデータにより、センスアンプ22の出力がLレベルのままとなり、その出力がインバータ25Aで反転されてゲートに入力されるため、プルアップトランジスタ23Aはオフ状態のままである。そのため、上記Read1のときのような、プルアップトランジスタ23Aがオン状態となることによるグローバルビット線50の電位の引き上げは起こらない。グローバルビット線50は、グローバルIO回路40Aのフィードバックトランジスタ42Aにより、Lレベルに保持される。グローバルビット線50の電位がグローバルIO回路40Aで処理され、選択された回路ブロック30AのデータがLレベルの出力Qとして取得される。半導体記憶装置1Aでは、このようにして、複数の回路ブロック30Aから選択される一の回路ブロック30Aについて、そのデータが読み出される。この半導体記憶装置1Aにおいて、非選択の回路ブロック30Aのプルアップトランジスタ23Aは、センスアンプ22の出力をゲート入力とし、ドレインがグローバルビット線50に接続され、ソースにセンスアンプ起動信号SAEが入力される。非選択の回路ブロック30Aでは、センスアンプ起動信号SAEがLレベルであるので、そのプルアップトランジスタ23AのソースはLレベルとなる。このようにすることで、非選択の回路ブロック30Aのプルアップトランジスタ23Aが、Lレベルにプリディスチャージされたグローバルビット線50の電位引き上げに寄与するのを抑制することができるようになっている。例えば、プルアップトランジスタ23Aのソースを、常にVDDレベルにしておくと、プルアップトランジスタ23Aに、グローバルビット線50に向かって流れるリーク電流Ioffが発生し得る。非選択の回路ブロック30Aのプルアップトランジスタ23Aで発生し得る、このようなリーク電流Ioffは、選択された回路ブロック30AのRead1の動作では問題とならない。しかし、Read0の動作では、非選択の回路ブロック30Aのプルアップトランジスタ23Aで発生するリーク電流Ioffが、グローバルビット線50の電位を引き上げてしまい、出力QがLレベルとなるべきところ、Hレベルとなってしまうようになる。これに対し、上記図8に示した半導体記憶装置1Aでは、センスアンプ22即ち回路ブロック30Aの選択又は非選択に応じてHレベル又はLレベルとされるセンスアンプ起動信号SAEを用い、プルアップトランジスタ23Aのソース電圧を制御する。即ち、図8に示したように、各回路ブロック30Aのプルアップトランジスタ23Aのソースを、センスアンプ起動信号SAEの信号線60と接続する。これにより、Hレベルのセンスアンプ起動信号SAEによって選択された一の回路ブロック30Aでは、プルアップトランジスタ23AのソースがHレベルとなる。センスアンプ22の出力に応じてプルアップトランジスタ23Aがオン状態となれば、グローバルビット線50の電位が引き上げられる。一方、非選択の他の回路ブロック30Aでは、センスアンプ起動信号SAEがLレベルであるため、プルアップトランジスタ23AのソースがLレベルとなり、リーク電流Ioffの発生が抑えられる。そのため、たとえ選択された一の回路ブロック30Aでプルアップトランジスタ23Aがオフ状態になり、リーク電流Ioffが発生したとしても、グローバルビット線50をLレベルに保持し、適正な出力Qを得ることができる。以上、半導体記憶装置1,1Aについて説明した。以上の説明においては、半導体記憶装置1,1Aの回路ブロック30,30Aに適用可能な回路の一例として、上記図3に示したようなSRAMの場合の回路を示したが、回路ブロック30,30Aには、別の回路を適用することもできる。図10は回路ブロックの別の構成例を示す図である。図10には、ROMReadOnlyMemoryの場合の回路ブロック30,30Aのメモリセル部11、コラム選択回路21及びセンスアンプ22の一例を示している。ROMの場合、メモリセル部11には、複数のトランジスタ11cが含まれ、個々のトランジスタ11cがメモリセルとして機能する。例えば、複数のトランジスタ11cは、ビット線BL図10のBL0~BLyに並列接続され、ゲートにはワード線WL図10のWL0~WLxが接続される。コラム選択回路21は、各ビット線BLに接続された、PMOSのプリチャージトランジスタ21c及びNMOSのコラム選択トランジスタ21dを有する。プリチャージトランジスタ21cは、プリチャージ信号BPREによってオン状態とされたときに、ビット線BLをVDDレベルにプリチャージする。コラム選択トランジスタ21dは、コラム選択信号CSによってオン状態とされたときに、オン状態とされたコラム選択トランジスタ21dに接続されているビット線BLをセンスアンプ22に接続する。センスアンプ22は、PMOS22c及びインバータ22dを含み、接続されたビット線BLの電位を増幅して出力する。このようなメモリセル部11、コラム選択回路21及びセンスアンプ22を含む回路ブロック30,30Aを適用することで、ROMとして機能する半導体記憶装置1,1Aを実現することもできる。尚、以上の説明では、センスアンプ起動信号SAEを用いて、プルダウントランジスタ23及びプルアップトランジスタ23Aのソース電圧を制御する場合について述べた。それにより、非選択の回路ブロック30及び回路ブロック30Aにおいて、プルダウントランジスタ23及びプルアップトランジスタ23Aのリーク電流の発生を抑制する。このようなプルダウントランジスタ23及びプルアップトランジスタ23Aのソース電圧制御は、センスアンプ起動信号SAEを用いて行うことに限定されない。複数の回路ブロック30のうち、いずれかを選択し、残りを非選択とする信号、即ち、選択する回路ブロック30と非選択の回路ブロック30に異なる電位レベルで入力される信号選択信号であれば、上記のようなソース電圧制御に利用することができる。同様に、選択する回路ブロック30Aと非選択の回路ブロック30Aに異なる電位レベルで入力される選択信号であれば、上記のようなソース電圧制御に利用することができる。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1第1信号線と、前記第1信号線に接続された複数の回路ブロックと、を有し、前記複数の回路ブロックはそれぞれ、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記センスアンプの出力をゲート入力とし、ドレインが前記第1信号線に接続されたトランジスタと、を含み、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された回路ブロックに含まれる前記トランジスタのソースが第1電位レベルになり、非選択の回路ブロックに含まれる前記トランジスタのソースが第2電位レベルになる、ことを特徴とする半導体記憶装置。付記2前記第1信号線が前記第2電位レベルとされ、前記選択信号に基づいて前記複数の回路ブロックから一の回路ブロックが選択されることを特徴とする付記1に記載の半導体記憶装置。付記3前記選択信号が用いられて、前記選択された回路ブロックに含まれる前記トランジスタのソースが前記第1電位レベルになり、前記非選択の回路ブロックに含まれる前記トランジスタのソースが前記第2電位レベルになることを特徴とする付記1又は2に記載の半導体記憶装置。付記4前記トランジスタは、nチャネル型電界効果トランジスタであり、前記第1電位レベルは、前記第2電位レベルよりも低い、ことを特徴とする付記1乃至3のいずれかに記載の半導体記憶装置。付記5前記選択信号は、前記複数の回路ブロックのそれぞれに入力され、前記複数の回路ブロックのそれぞれに入力される前記選択信号は、選択を示す前記第2電位レベルの信号、又は、非選択を示す前記第1電位レベルの信号であり、前記複数の回路ブロックはそれぞれ、入力される前記選択信号を反転して前記トランジスタのソースに入力する接続パスを備える、ことを特徴とする付記4に記載の半導体記憶装置。付記6前記複数の回路ブロックはそれぞれ、前記選択信号が入力される第2信号線を含み、前記トランジスタのソースは、前記第2信号線にインバータを介して接続される、ことを特徴とする付記5に記載の半導体記憶装置。付記7前記トランジスタは、pチャネル型電界効果トランジスタであり、前記第2電位レベルは、前記第1電位レベルよりも低い、ことを特徴とする付記1乃至3のいずれかに記載の半導体記憶装置。付記8前記選択信号は、前記複数の回路ブロックのそれぞれに入力され、前記複数の回路ブロックのそれぞれに入力される前記選択信号は、選択を示す前記第1電位レベルの信号、又は、非選択を示す前記第2電位レベルの信号であり、前記複数の回路ブロックはそれぞれ、入力される前記選択信号を前記トランジスタのソースに入力する接続パスを備える、ことを特徴とする付記7に記載の半導体記憶装置。付記9前記複数の回路ブロックはそれぞれ、前記選択信号が入力される第3信号線を含み、前記トランジスタのソースは、前記第3信号線に接続される、ことを特徴とする付記8に記載の半導体記憶装置。付記10前記選択信号は、前記センスアンプを起動するか否かを示す信号であり、前記センスアンプが起動されることによって、前記複数の回路ブロックから一の回路ブロックが選択されることを特徴とする付記1乃至9のいずれかに記載の半導体記憶装置。"