双方向に信号を伝達する第1の回路と、前記第1の回路の両端の電位の変化に基づいて前記第1の回路の伝達方向を検出する第2の回路と、前記第1の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第1の回路の両端の電位のいずれもがハイレベルになるまでの第1の期間を検出する第3の回路と、前記第1の回路の両端にそれぞれ接続され、前記第1の回路の出力側に前記第1の期間ハイレベルの電位を供給する一対の第4の回路と、を備えたことを特徴とする双方向レベルシフト回路。前記第1の回路は、外部信号により導通状態または遮断状態に制御される伝達トランジスタを有することを特徴とする請求項1記載の双方向レベルシフト回路。前記第2の回路は、前記第1の回路の両端の電位がそれぞれローレベルからハイレベルに上昇するときに、時間的に後にハイレベルになる方を第1の回路の前記出力側とすることを特徴とする請求項1または2に記載の双方向レベルシフト回路。前記第2の回路は、前記第1の回路の一端の電位がローレベルで他端の電位がハイレベルのときそれぞれセット及びリセットされ、前記第1の回路の一端の電位がハイレベルで他端の電位がローレベルのときそれぞれリセット及びセットされる一対のラッチ回路を有することを特徴とする請求項1~3のいずれか1つに記載の双方向レベルシフト回路。前記第3の回路は、各ソースが接地に接続され、各ゲートが前記第1の回路の両端にそれぞれ接続された一対の第1のNチャンネル形MOSFETと、各ソースに電源電位がそれぞれ供給され、各ゲートが前記一対の第1のNチャンネル形MOSFETの各ゲートにクロスカップルに接続された一対の第1のPチャンネル形MOSFETと、前記一対の第1のNチャンネル形MOSFETの各ドレインと前記一対の第1のPチャンネル形MOSFETの各ドレインとの間にそれぞれ接続された一対の第1の抵抗と、前記一対の第1のNチャンネル形MOSFETの各ゲートと前記一対の第1のPチャンネル形MOSFETの各ゲートとのそれぞれの論理和と、前記の一対の第1のPチャンネル形MOSFETの各ドレインと、のそれぞれの論理積の否定を生成する一対のOR-NAND回路と、を有することを特徴とする請求項1~4のいずれか1つに記載の双方向レベルシフト回路。前記一対の第4の回路は、前記第1の回路の両端にそれぞれ接続され、前記第1の回路の前記出力側は前記第1の期間オンする一対のプルアップトランジスタを有することを特徴とする請求項1~5のいずれか1つに記載の双方向レベルシフト回路。前記一対のプルアップトランジスタは、前記第2の回路の出力により制御される一対の第1のプルアップトランジスタと、前記一対の第1のプルアップトランジスタにそれぞれ直列に接続され、前記第3の回路の出力により制御される一対の第2のプルアップトランジスタと、を有することを特徴とする請求項6記載の双方向レベルシフト回路。本発明は、高速に信号の伝達が可能な双方向レベルシフト回路を提供する。実施形態によれば、第1の回路と、第2の回路と、第3の回路と、第4の回路と、を備えた双方向レベルシフト回路が提供される。前記第1の回路は、双方向に信号を伝達する。前記第2の回路は、前記第1の回路の両端の電位の変化に基づいて前記第1の回路の伝達方向を検出する。前記第3の回路は、前記第1の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、前記第1の回路の両端の電位のいずれもがハイレベルになるまでの第1の期間を検出する。前記第4の回路は、前記第1の回路の両端にそれぞれ接続され、前記第1の回路の出力側に前記第1の期間ハイレベルの電位を供給する。以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る双方向レベルシフト回路の構成を例示するブロック図である。双方向レベルシフト回路1においては、第1の端子3と第2の端子4との間に、第1の回路10が接続されている。第1の端子3の第1の信号VAは、ハイレベルが第1の電源端子5に入力される電源電位VCCA、ローレベルが接地電位のデジタル信号である。第2の端子4の第2の信号VBは、ハイレベルが第2の電源端子6に入力される電源電位VCCB、ローレベルが接地電位のデジタル信号である。なお、以下の説明では、VCCB>VCCAとする。第1の回路10は、論理振幅の異なる第1の信号VAと第2の信号VBとを双方向に伝達する。また、第1の回路10の両端には、それぞれプルアップ抵抗8、9が接続されている。プルアップ抵抗8の一端は、第1の端子3に接続され、他端には、電源電位VCCAが入力される。プルアップ抵抗9の一端は、第2の端子4に接続され、他端には、電源電位VCCBが入力される。第2の回路11は、第1の回路10の両端、すなわち第1の端子3及び第2の端子4に接続されている。第2の回路11には、第1の信号VA及び第2の信号VBが入力される。第2の回路11は、第1の回路10の両端の電位、すなわち第1の信号VAの電位及び第2の信号VBの電位の変化に基づいて第1の回路10の信号の伝達方向を検出する。したがって、第2の回路11は、第1の端子3及び第2の端子4の入力側及び出力側を検出し、入力信号及び出力信号を決定する。第3の回路12は、第1の回路10の両端、すなわち第1の端子3及び第2の端子4に接続されている。第3の回路12には、第1の信号VA及び第2の信号VBが入力される。第3の回路12は、第1の信号VA及び第2の信号VBのいずれかがローレベルからハイレベルに上昇してから、第1の信号VA及び第2の信号VBのいずれもがハイレベルになるまでの第1の期間T1を検出する。ここで、第1の期間T1は、入力信号がローレベルからハイレベルに上昇してから出力信号がハイレベルになるまでの期間であり、双方向レベルシフト回路1において、信号の伝達が高速化される期間である。また、入力信号は、第1の信号VA及び第2の信号VBのいずれか先にローレベルからハイレベルに上昇する信号であり、出力信号は、第1の信号VA及び第2の信号VBのいずれか後にハイレベルになる信号である。一対の第4の回路13、14は、それぞれ第1の回路10の両端に接続され、それぞれ電源電位VCCA、VCCB、第2の回路11の制御信号VE、VF、第3の回路12の制御信号VC、VDが入力される。第4の回路13は、第1の端子3に接続され、電源電位VCCA、第2の回路11の制御信号VE、第3の回路12の制御信号VCが入力される。第4の回路14は、第2の端子4に接続され、電源電位VCCB、第2の回路11の制御信号VF、第3の回路12の制御信号VDが入力される。第4の回路13、14は、第1の回路10の出力側にハイレベルの電位として電源電位VCCAまたは電源電位VCCBを第1の期間T1の間供給する。これにより、第1の信号VA及び第2の信号VBのうち出力側の電位の上昇が加速され、信号の伝達が高速化される。双方向レベルシフト回路1は、ハイレベルが電源電位VCCAである第1の信号VAと、ハイレベルが電源電位VCCBである第2の信号VBと、を双方向に高速に伝達する。なお、第1、第2、第3及び第4の回路10、11、12、13、14図1において、破線2で囲んだ部分は、同じ半導体基板に形成して1チップ化した構造とすることができる。また、プルアップ抵抗8、9も含めて、同じ半導体基板に形成して1チップ化した構造としてもよい。次に、各要素について説明する。図2は、第1の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図1と共通する要素には同一の符号を付している。図2においては、双方向レベルシフト回路1aの第1の回路10、第2の回路11a、第3の回路12a、一対の第4の回路13a、14aの構成を例示している。なお、プルアップ抵抗8、9については省略している。上記のとおり、第1の回路10は、論理振幅の異なる第1の信号VAと第2の信号VBとを双方向に伝達する。図1においては、第1の回路10は、Nチャンネル形MOSFET以下、NMOSの伝達トランジスタN1で構成されている。伝達トランジスタN1のゲートは、出力制御端子7に接続されている。出力制御端子7に入力される出力制御信号OEに応じて伝達トランジスタN1は、導通状態オン及び遮断状態オフに切り替えられる。例えば、第1の端子3を入力側、第2の端子4を出力側とし、低電位側から高電位側に信号のレベル変換を行う場合、第1の信号VAは入力信号、第2の信号VBは出力信号になる。伝達トランジスタN1がNMOSの場合、入力信号の電位が上昇し、ゲートソース間電圧が伝達トランジスタN1のしきい値電圧以下になると、伝達トランジスタN1はオフする。図2において説明するように、出力信号は、第4の回路14aにより高速に電源電位VCCBまで上昇する。第4の回路14aは、第2及び第3の回路11a、12aの制御信号VF、VDで制御される。第2の回路11aにおいては、排他的論理和回路EXOR15に第1の信号VA及び第2の信号VBが、入力される。第1の信号VA及びEXOR15の出力は、論理積回路AND16に入力され、第2の信号VB及びEXOR15の出力は、AND17に入力される。AND16は、第1の信号VAがハイレベル、第2の信号VBがローレベルのとき、ハイレベルを出力する。AND17は、第1の信号VAがローレベル、第2の信号VBがハイレベルのとき、ハイレベルを出力する。AND16、17の出力は、一対のラッチ回路18、20のセット端子、リセット端子に入力される。ラッチ回路18、20は、それぞれ一対の論理和の否定回路NORで構成されている。したがって、ラッチ回路18、20は、セット端子にハイレベルが入力されるとセットされ、リセット端子にハイレベルが入力されるとリセットされる。AND16の出力は、ラッチ回路18のセット端子に入力され、AND17の出力は、ラッチ回路18のリセット端子に入力される。ラッチ回路18の出力及びAND17の出力は、論理和回路OR19に入力される。OR19は、第2の回路11aの出力として制御信号VEを生成する。したがって、ラッチ回路18は、第1の信号VAがハイレベル、第2の信号VBがローレベルのときセットされ、ハイレベルを出力する。また、第1の信号VAがローレベル、第2の信号VBがハイレベルのときリセットされ、ローレベルを出力する。OR19は、ラッチ回路18がハイレベルからローレベルに変化するタイミングをAND17の出力がハイレベルの期間だけ遅延させて出力する。AND17の出力は、ラッチ回路20のセット端子に入力され、AND16の出力は、ラッチ回路20のリセット端子に入力される。ラッチ回路20の出力及びAND16の出力は、OR21に入力される。OR21は、制御信号VIを生成する。したがって、ラッチ回路20は、第1の信号VAがローレベル、第2の信号VBがハイレベルのときセットされ、ハイレベルを出力する。また、第1の信号VAがハイレベル、第2の信号VBがローレベルのときリセットされ、ローレベルを出力する。OR21は、ラッチ回路20がハイレベルからローレベルに変化するタイミングをAND16の出力がハイレベルの期間だけ遅延させて出力する。このように、第2の回路11aは、第1の回路10の両端の電位、すなわち第1の信号VAの電位及び第2の信号VBの電位の変化に基づいて第1の回路10の信号の伝達方向を検出する。第1の信号VAが入力信号、第2の信号VBが出力信号の場合において、第1の信号VAがハイレベルに上昇するとき、第2の回路11aの制御信号VEはハイレベルに、制御信号VIはローレベルになる。また、第1の信号VAがローレベルに低下するとき、第2の回路11aの制御信号VEはローレベルに、制御信号VIはハイレベルになる。また、第1の信号VAが出力信号、第2の信号VBが入力信号の場合において、第2の信号VBがハイレベルに上昇するとき、第2の回路11aの制御信号VEはローレベルに、制御信号VIはハイレベルになる。また、第2の信号VBがローレベルに低下するとき、第2の回路11aの制御信号VEはハイレベルに、制御信号VIはローレベルになる。制御信号VIは、内部レベルシフト回路22でレベル変換され制御信号VFとして出力される。このように、第2の回路11aは、第1の回路10の両端の電位、すなわち第1の信号VAの電位及び第2の信号VBの電位がそれぞれローレベルからハイレベルに上昇するときに、時間的に後にハイレベルになる方を出力側とする。なお、図4において説明するように、第2の回路11aは、第1の信号VAが入力信号の場合において、第1の信号VAがローレベルからハイレベルに上昇するとき、制御信号VEにハイレベル、制御信号VFにローレベルを出力する。また、図5において説明するように、第2の回路11aは、第2の信号VBが入力信号の場合において、第2の信号VBがローレベルからハイレベルに上昇するとき、制御信号VEにローレベル、制御信号VFにハイレベルを出力する。内部レベルシフト回路22は、ハイレベルが電源電位VCCAの制御信号VIを、ハイレベルが電源電位VCCBの制御信号VFにレベル変換する。例えば、図3に表したように構成することができる。内部レベルシフト回路22は、第2の電源端子6と接地との間に、一対のPチャンネル形MOSFET以下、PMOSP9、P10、一対のPMOSP7、P8、及び一対のNMOSN4、N5が直列に接続されている。一対のNMOSN4、N5の各ソースは接地に接続されている。NMOSN4、N5の各ドレインは、一対のPMOSP7、P8の各ドレインに接続される。PMOSP7、P8の各ソースは、一対のPMOSP9、P10の各ドレインに接続される。PMOSP9、P10の各ソースには、電源電位VCCBが入力される。PMOSP7、P8の各ゲートは、それぞれPMOSP8、P7の各ドレインにそれぞれ接続される。PMOSP7、P8は、クロスカップル接続されている。制御信号VIは、NMOSN4及びPMOSP9の各ゲートに入力される。NMOSN5及びPMOSP10の各ゲートには、否定回路INV23を介して制御信号VIを反転した信号が入力される。制御信号VFは、NMOSN5のドレイン及びPMOSP8のドレインから出力される。例えば、制御信号VIに電源電位VCCAのハイレベルが入力される場合、NMOSN4はオンする。INV23はローレベルを出力し、NMOSN5はオフし、PMOSP10はオンする。PMOSP8はオンして、PMOSP7はオフする。制御信号VFは電源電位VCCBのハイレベルになる。なお、内部レベルシフト回路22は、このようにハイレベルの電位をレベル変換できればよく、他の構成でもよい。再度図2に戻り、第3の回路12aについて説明する。第3の回路12aにおいては、一対の第1のNMOSN2、N3、一対の第1の抵抗R1、R2、及び一対の第1のPMOSP5、P6が、直列に接続されている。第1のNMOSN2、N3の各ソースは接地に接続されている。第1のNMOSN2、N3の各ゲートは、第1の回路10の両端、すなわち第1の端子3、第2の端子4にそれぞれ接続されている。第1のPMOSP5のソースは、第2の電源端子6に接続される。第1のPMOSP5のソースには、電源電位VCCBが供給される。第1のPMOSP5のゲートは、第2の端子4及び第1のNMOSN3のゲートに接続される。第1のPMOSP6のソースは、第1の電源端子5に接続される。第1のPMOSP6のソースには、電源電位VCCAが供給される。第1のPMOSP6のゲートは、第1の端子3及び第1のNMOSN2のゲートに接続される。第1のPMOSP5、P6の各ゲートは、第1のNMOSN2、N3の各ゲートにクロスカップルに接続されている。第1の抵抗R1は、第1のNMOSN2のドレインと第1のPMOSP5のドレインとに接続されている。第1の抵抗R2は、第1のNMOSN3のドレインと第1のPMOSP6のドレインとに接続されている。ここで、一対の第1のPMOSP5、P6の各ドレインの信号をそれぞれ信号VG、信号VHとする。一対のOR-NAND回路23、24は、一対の第1のNMOSN2、N3の各ゲートと一対の第1のPMOSP5、P6の各ゲートとのそれぞれの論理和と、一対の第1のPMOSP5、P6の各ドレインと、のそれぞれの論理積の否定を生成する。一対のOR-NAND回路23、24は、それぞれ制御信号VD、VCを出力する。なお、OR-NAND回路23の電源端子図示せずには、電源電位VCCBが供給され、OR-NAND回路24の電源端子図示せずには、電源電位VCCAが供給される。OR-NAND回路23は、第1の信号VAと第2の信号VBとの論理和と、信号VGとの論理積の否定を生成し、制御信号VDとして出力する。OR-NAND回路24は、第1の信号VAと第2の信号VBとの論理和と、信号VHとの論理積の否定を生成し、制御信号VCとして出力する。例えば、第1の信号VAが入力信号の場合において、第1の信号VAがローレベルからハイレベルに上昇すると、出力信号の第2の信号VBもローレベルからハイレベルに上昇する。図4及び図5において説明するように、制御信号VC、VDは、第1の信号VA及び第2の信号VBのいずれかがローレベルからハイレベルに上昇してから、第1の信号VA及び第2の信号VBのいずれもがハイレベルになるまでの第1の期間を検出してローレベルを出力する。一対の第4の回路13a、14aにおいては、一対の第1のプルアップトランジスタP1、P3と一対の第2のプルアップトランジスタP2、P4とが、第1の回路10の両端にそれぞれ直列に接続されている。一対のプルアップトランジスタP1、P2、P3、P4は、PMOSで構成されている。第1及び第2のプルアップトランジスタP1、P2は、第1の電源端子5と第1の端子3との間に直列に接続されている。第1及び第2のプルアップトランジスタP3、P4は、第2の電源端子6と第2の端子4との間に直列に接続されている。第1のプルアップトランジスタP1、P3は、ハイサイド側に、一対の第2のプルアップトランジスタP2、P4は、ローサイド側に、それぞれ接続されている。一対の第1のプルアップトランジスタP1、P3の各ゲートには、第3の回路12aの制御信号VC、VDがそれぞれ入力される。第1のプルアップトランジスタP1、P3は、第3の回路12aの制御信号VC、VDでオンまたはオフに制御される。一対の第2のプルアップトランジスタP2、P5の各ゲートには、第2の回路11aの制御信号VE、VFがそれぞれ入力される。第2のプルアップトランジスタP2、P4は、第2の回路11aの制御信号VE、VFでオンまたはオフに制御される。上記のとおり、制御信号VC、VDは、それぞれ第1の期間T1の間ローレベルになる。また、制御信号VEは、第1の信号VAが出力信号の場合において、第1の信号VAがローレベルからハイレベルに上昇するとき、ローレベルになる。制御信号VFは、第2の信号VBが出力信号の場合において、第2の信号VBがローレベルからハイレベルに上昇するとき、ローレベルになる。したがって、一対のプルアップトランジスタP1、P2、P3、P4の出力側は、第1の期間T1の間オンする。すなわち、一対の第4の回路13a、14aは、第1の回路10の出力側に第1の期間T1の間ハイレベルの電位として電源電位VCCAまたはVCCBを供給する。比較例双方向レベルシフト回路1aは、第1の回路10と、第2、第3及び第4の回路11a、12a、13a、14aとを備えている。ここで比較例として、第2、第3及び第4の回路11a、12a、13a、14aがない場合について説明する。例えば、第1の端子3を入力側、第2の端子4を出力側とし、低電位側から高電位側に信号のレベル変換を行う場合、第1の信号VAは入力信号、第2の信号VBは出力信号になる。伝達トランジスタN1がNMOSの場合、入力信号の電位が上昇し、ゲートソース間電圧が、伝達トランジスタN1のしきい値電圧Vth以下になると、伝達トランジスタN1はオフする。第2、第3及び第4の回路11a、12a、13a、14aがない比較例の場合、出力信号の電位は、プルアップ抵抗9により電源電位VCCBまで上昇する。このように、第1の回路10とプルアップ抵抗8、9とにより、低電位側から高電位側に信号のレベル変換を行うことができる。すなわち、入力信号の電位が上昇するときに伝達トランジスタN1がオフになる伝達トランジスタN1のオフ特性を利用して、プルアップ抵抗9を用いてレベル変換を行う。しかし、伝達トランジスタN1がオフしたあとの信号伝達は、プルアップ抵抗9と負荷容量によるCR時定数の遅延時間を伴う信号伝達となるため、転送スピードが遅くなる。例えば、伝達トランジスタN1のゲート電位が電源電位VCCBに等しい場合、第1の端子3の第1の信号VAの電位が0VからVCCB-Vthまでの期間であるオン期間は、高速に信号を伝達できる。しかし、第1の端子3の入力信号の電位がVCCB-Vthを超え、伝達トランジスタN1がオフする期間においては、第2の端子4の出力信号は、プルアップ抵抗9と負荷容量からなるCR時定数で上昇することになる。また、伝達トランジスタN1がオンの期間は、信号のレベル変換ができない。そのため双方向に信号のレベル変換を行う場合においては、伝達トランジスタN1のゲート電位は、低電位側の信号のハイレベルの電位に応じて設定する必要がある。例えば、伝達トランジスタN1のゲート電位は、VCCAVth以下に設定する必要がある。伝達トランジスタN1がオフしたあとは、上記のとおり、第2の端子4の出力信号の電位は、プルアップ抵抗9と負荷容量からなるCR時定数でレベル変換される。そのため、高速信号への対応ができない。電源電位VCCAとVCCBの電位差が大きいほど、また負荷容量が大きいほど遅延時間が大きくなる。これに対して、双方向レベルシフト回路1aにおいては、第1の回路10のほかに、第2、第3及び第4の回路11a、12a、13a、14aを備えている。そして、伝達トランジスタN1がオフする期間を含む第1の期間T1の間、第1の回路10の出力側に電源電位VCCAまたはVCCBを供給するため、高速に双方向の信号のレベル変換を行うことができる。次に、波形図を用いて、双方向レベルシフト回路1aの動作について説明する。図4は、図2に表した双方向レベルシフト回路の主要な信号の波形図であり、aは第1の信号VA、bは第2の信号VB、c及びdは第3の回路の制御信号VC、VD、e及びfは第2の回路の制御信号VE、VF、g及びhは第3の回路の信号VG、VHを表す。図4においては、第1の端子3を入力側、第2の端子4を出力側として、信号を伝達する場合の波形図を表している。第1の信号VAは、入力信号であり、第2の信号VBは、出力信号である。第1の信号VAがローレベルからハイレベルに上昇すると図4a、伝搬遅延時間分だけ遅れて第2の信号VBがローレベルからハイレベルに上昇する図4b。このとき、上記のとおり、第2の回路11aの制御信号VEはハイレベル図4e、制御信号VFはローレベルになる図4f。なお、制御信号VFは、OR21により、制御信号VEに対して遅延してローレベルになる。また、第1の信号VAがハイレベル、第2の信号VBがローレベルの期間は、第3の回路12aの第1のPMOSP5及び第1のNMOSN2はともにオンである。第3の回路12aの信号VGは、ハイレベルである図4g。したがって、第3の回路12aの制御信号VDはローレベルになる図4d。第4の回路14aのプルアップトランジスタP3、P4は、ともにオンし、第1の回路10の出力側に電源電位VCCBが供給される。第2の信号VBの電位の上昇が加速される。第2の信号VBの電位が上昇すると、第1のPMOSP5の電流が減少し、第3の回路12aの信号VGの電位は低下する図4g。そして、第1の期間T1が経過して第2の信号VBがハイレベルになると、信号VGはローレベルになる図4g。第3の回路12aの制御信号VDはハイレベルになり図4d、第4の回路14aの第1のプルアップトランジスタP3がオフする。第1の回路10の出力側への電源電位VCCBの供給は停止する。一方、第1の信号VAがローレベルからハイレベルに上昇し図4a、第2の信号VBがローレベル図4bの期間は、第3の回路12aの第1のPMOSP6及び第1のNMOSN3は、ともにオフである。第3の回路12aの信号VHは、ハイレベルであり図4h、第3の回路12aの制御信号VCは、ローレベルになる図4c。第4の回路13aの第1のプルアップトランジスタP1は、オンする。しかし、第2の回路11aの制御信号VEはハイレベルのため図4e、第4の回路13aの第2のプルアップトランジスタP2は、オフする。したがって、第4の回路13aは、第1の回路10の入力側には電源電位VCCAを供給しない。第2の信号VBの電位が上昇すると、第1のNMOSN3の電流が増加し、第3の回路12aの信号VHの電位は低下してローレベルになる図4h。第3の回路12aの制御信号VCはハイレベルになり図4c、第1のプルアップトランジスタP1は、オフする。また、第1の信号VAがハイレベルからローレベルに低下するとき図4a、伝搬遅延時間分だけ遅延して、第2の信号VBはハイレベルからローレベルに低下する図4b。このとき、上記のとおり、第2の回路11aの制御信号VEは、ローレベル図4e、制御信号VFは、ハイレベルになる図4f。なお、制御信号VEは、OR19により、制御信号VFに対して遅延してローレベルになる。また、第1の信号VAがローレベル、第2の信号VBがハイレベルの期間は、第3の回路12aの第1のPMOSP6及び第1のNMOSN3はともにオンである。第3の回路12aの信号VHは、ハイレベルになる図4h。したがって、第3の回路12aの制御信号VCはハイレベルである図4c。ただし、信号VHがハイレベルで、第2の信号VBがハイレベルとなるとき、過度的にローレベルになるハザード図4cの破線Qで囲んだ部分が生じる可能性がある。第4の回路13aの第1のプルアップトランジスタP1は、上記のハザードのためオンする可能性がある。しかし、第2のプルアップトランジスタP2は、OR19により遅延してオンする。そのため、プルアップトランジスタP1、P2が同時にオンすることはなく、第1の回路10の入力側に、電源電位VCCAが供給されることはない。一方、第1の信号VAがハイレベルからローレベルに低下し図4a、第2の信号VBがハイレベル図4bの期間は、第3の回路12aの第1のPMOSP5及び第1のNMOSN2は、ともにオフである。第3の回路12aの信号VGは、ハイレベルになる図4g、第3の回路12aの制御信号VDはハイレベルになる図4d。ただし、信号VGがハイレベルで第2の信号VBがハイレベルとなるとき、過度的にローレベルになるハザード図4dの破線Pで囲んだ部分が生じる可能性がある。第4の回路14aの第1のプルアップトランジスタP3は、上記のハザードのためオンする可能性がある。しかし、第2のプルアップトランジスタP4は、OR21により遅延してオンする。そのため、プルアップトランジスタP3、P4が同時にオンすることはなく、第1の信号VAの電位及び第2の信号VBの電位が低下するときに、第1の回路10の出力側に電源電位VCCBが供給されることはない。このように、双方向レベルシフト回路1aにおいては、伝達トランジスタN1がオフの期間を含む第1の期間T1の間、第1の回路10の出力側に電源電位VCCAまたはVCCBを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。図5は、図2に表した双方向レベルシフト回路の主要な信号の波形図であり、aは第1の信号VA、bは第2の信号VB、c及びdは第3の回路の制御信号VC、VD、e及びfは第2の回路の制御信号VE、VF、g及びhは第3の回路の信号VG、VHを表す。図5においては、第1の端子3を出力側、第2の端子4を入力側として、信号を伝達する場合の波形図を表している。第1の信号VAは、出力信号であり、第2の信号VBは、入力信号である。第2の信号VBがローレベルからハイレベルに上昇すると図5b、伝搬遅延時間分だけ遅れて第1の信号VAがローレベルからハイレベルに上昇する図5a。このとき、上記のとおり、第2の回路11aの制御信号VEはローレベル図5e、制御信号VFはハイレベルになる図5f。なお、制御信号VEは、OR19により、制御信号VFに対して遅延してローレベルになる。また、第2の信号VBがハイレベル、第1の信号VAがローレベルの期間は、第3の回路12aの第1のPMOSP6及び第1のNMOSN3は、ともにオンである。第3の回路12aの信号VHは、ハイレベルである図5h。したがって、第3の回路12aの制御信号VCは、ローレベルになる図5c。第4の回路13aのプルアップトランジスタP1、P2は、ともにオンし、第1の回路10の出力側に電源電位VCCAが供給される。第1の信号VAの電位の上昇が、加速される。第1の信号VAの電位が上昇すると、第1のPMOSP6の電流が減少し、第3の回路12aの信号VHの電位は低下する図5h。そして、第1の期間T1が経過して第1の信号VAがハイレベルになると、信号VHはローレベルになる図5h。第3の回路12aの制御信号VCは、ハイレベルになり図5c、第4の回路13aの第1のプルアップトランジスタP1は、オフになる。第1の回路10の出力側への電源電位VCCAの供給は、停止する。一方、第2の信号VBがローレベルからハイレベルに上昇し図5b、第1の信号VAがローレベル図5aの期間は、第3の回路12aの第1のPMOSP5及び第1のNMOSN2は、ともにオフである。第3の回路12aの信号VGは、ハイレベルであり図5g、第3の回路12aの制御信号VDは、ローレベルになる図5d。第4の回路14aの第1のプルアップトランジスタP3はオンする。しかし、第2の回路11aの制御信号VFはハイレベルのため図5f、第4の回路14aの第2のプルアップトランジスタP4はオフする。したがって、第4の回路14aは、第1の回路10の入力側には電源電位VCCBを供給しない。第1の信号VAの電位が上昇すると、第1のNMOSN2の電流が増加し、第3の回路12aの信号VGの電位は、低下してローレベルになる図5g。第3の回路12aの制御信号VDは、ハイレベルになる図5d。第1のプルアップトランジスタP3は、オフする。また、第2の信号VBがハイレベルからローレベルに低下するとき図5b、伝搬遅延時間分だけ遅延して、第1の信号VAは、ハイレベルからローレベルに低下する図5a。このとき、上記のとおり、第2の回路11aの制御信号VFはローレベル図5f、制御信号VEはハイレベルになる図5e。なお、制御信号VFは、OR21により、制御信号VEに対して遅延してローレベルになる。また、第2の信号VBがローレベル、第1の信号VAがハイレベルの期間は、第3の回路12aの第1のPMOSP5及び第1のNMOSN2は、ともにオンである。第3の回路12aの信号VGは、ハイレベルになる図5g。したがって、第3の回路12aの制御信号VDは、ハイレベルである図5d。ただし、信号VGがハイレベルで、第1の信号VAがハイレベルとなるとき、過度的にローレベルになるハザード図5dの破線Pで囲んだ部分が生じる可能性がある。第4の回路14aの第1のプルアップトランジスタP3は、上記のハザードのためオンする可能性がある。しかし、第2のプルアップトランジスタP4は、OR21により遅延してオンする。そのため、プルアップトランジスタP3、P4が同時にオンすることはなく、第1の回路10の入力側に、電源電位VCCBが供給されることはない。一方、第2の信号VBがハイレベルからローレベルに低下し図5b、第1の信号VAがハイレベル図5aの期間は、第3の回路12aの第1のPMOSP6及び第1のNMOSN3は、ともにオフである。第3の回路12aの信号VHは、ハイレベルになる図5h、第3の回路12aの制御信号VCは、ハイレベルになる図5c。ただし、信号VHがハイレベルで第1の信号VAがハイレベルとなるとき、過度的にローレベルになるハザード図5cの破線Qで囲んだ部分が生じる可能性がある。第4の回路13aの第1のプルアップトランジスタP1は、上記のハザードのためオンする可能性がある。しかし、第2のプルアップトランジスタP2は、OR19により遅延してオンする。そのため、プルアップトランジスタP1、P2が同時にオンすることはなく、第1の信号VAの電位及び第2の信号VBの電位が低下するときに、第1の回路10の出力側に電源電位VCCAが供給されることはない。このように、双方向レベルシフト回路1aにおいては、伝達トランジスタN1がオフする期間を含む第1の期間T1の間、第1の回路10の出力側に電源電位VCCAまたはVCCBを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。なお、双方向レベルシフト回路1aの動作について説明したが、図1に表した双方向レベルシフト回路1についても同様に、高速に双方向の信号のレベル変換を行うことができる。第2の実施形態図6は、第2の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図2と共通する要素には同一の符号を付している。図6においては、双方向レベルシフト回路1bの第1の回路10及び一対の第4の回路13b、14bの構成を例示している。また、プルアップ抵抗8、9については省略している。一対の第4の回路13b、14bは、図2に表した一対の第4の回路13a、14aのハイサイド側とローサイド側とを交換した構成である。一対の第4の回路13b、14bにおいては、一対の第1のプルアップトランジスタP1、P3がローサイド側に、一対の第2のプルアップトランジスタP2、P4がハイサイド側に接続されている。第2の回路11a、第3の回路12aについては、図2に表した双方向レベルシフト回路1aと同様である。したがって、双方向レベルシフト回路1bにおいても、双方向レベルシフト回路1aと同様に、伝達トランジスタN1のオフ期間を含む第1の期間T1の間、第1の回路10の出力側に電源電位VCCAまたはVCCBを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。第3の実施形態図7は、第3の実施形態に係る双方向レベルシフト回路の構成を例示する回路図である。なお、図2と共通する要素には同一の符号を付している。図7においては、双方向レベルシフト回路1cの第1の回路10及び一対の第4の回路13c、14cの構成を例示している。また、プルアップ抵抗8、9については省略している。一対の第4の回路13c、14cにおいては、一対の第1のプルアップトランジスタP1、P3が、第1の回路10の両端にそれぞれ直列に接続されている。第1のプルアップトランジスタP1は、第1の電源端子5と第1の端子3との間に接続されている。第1のプルアップトランジスタP3は、第2の電源端子6と第2の端子4との間に接続されている。一対の第1のプルアップトランジスタP1、P3の各ゲートには、一対のOR24、25を介して、第3の回路12aの制御信号VC、VDと、第2の回路11aの制御信号VE、VFと、の論理和がそれぞれ入力される。第1のプルアップトランジスタP1、P3は、第3の回路12aの制御信号VC、VD及び第2の回路11aの制御信号VE、VFで、それぞれオンまたはオフに制御される。第1のプルアップトランジスタP1は、第3の回路12aの制御信号VCがローレベル、第2の回路11aの制御信号VEがローレベルのとき、オンする。第1のプルアップトランジスタP3は、第3の回路12aの制御信号VDがローレベル、第2の回路11aの制御信号VFがローレベルのとき、オンする。第2の回路11a、第3の回路12aについては、図2に表した双方向レベルシフト回路1aと同様である。したがって、双方向レベルシフト回路1cにおいても、双方向レベルシフト回路1a、1bと同様に、伝達トランジスタN1のオフ期間を含む第1の期間T1の間、第1の回路10の出力側に電源電位VCCAまたはVCCBを供給する。そのため、高速に双方向の信号のレベル変換を行うことができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。