メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を備え、前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、前記プルアップサブドライバをオン駆動するタイミングが前記プルダウン用較正信号により較正され、前記プルダウンサブドライバをオン駆動するタイミングが前記プルアップ用較正信号により較正されることを特徴とする出力ドライバ回路。前記プルアップサブドライバをオフ駆動するための能力が前記プルアップ用較正信号により較正され、前記プルダウンサブドライバをオフ駆動するための能力が前記プルダウン用較正信号により較正されることを特徴とする請求項1に記載の出力ドライバ回路。前記複数のプルアップサブドライバは、それぞれ、プルアップのドライブ能力が異なり、前記複数のプルダウンサブドライバは、それぞれ、プルダウンのドライブ能力が異なり、前記複数のプルアップサブドライバのうちドライブ能力が高い方から一部のプルアップサブドライバに割り当てられたプルアップ用較正信号のみにより、前記プルダウンサブドライバをオン駆動するための能力が較正され、前記複数のプルダウンサブドライバのうちドライブ能力が高い方から一部のプルダウンサブドライバに割り当てられたプルダウン用較正信号のみにより、前記プルアップサブドライバをオン駆動するための能力が較正されることを特徴とする請求項1または2に記載の出力ドライバ回路。前記複数のプルアップサブドライバは、それぞれ、プルアップのドライブ能力が異なり、前記複数のプルダウンサブドライバは、それぞれ、プルダウンのドライブ能力が異なり、前記複数のプルアップサブドライバのうちドライブ能力が高い方から一部のプルアップサブドライバのみにおいて、前記プルダウン用較正信号により、前記プルダウンサブドライバをオン駆動するための能力が較正され、前記複数のプルダウンサブドライバのうちドライブ能力が高い方から一部のプルダウンサブドライバのみにおいて、前記プルアップ用較正信号により、前記プルダウンサブドライバをオン駆動するための能力が較正されることを特徴とする請求項1または2に記載の出力ドライバ回路。前記プルアップサブドライバは、割り当てられた前記プルアップ用較正信号および前記プルアップ信号が入力される第1の論理回路と、電源に一端が接続され、前記第1の論理回路の出力にゲートが接続された第1のサブpMOSトランジスタと、前記第1のサブpMOSトランジスタの他端に一端が接続され、前記第1の論理回路の出力にゲートが接続された第1のサブnMOSトランジスタと、前記第1のサブnMOSトランジスタの他端と接地との間に接続され、ゲートに割り当てられた前記プルダウン用較正信号がそれぞれ入力される複数の第1の較正nMOSトランジスタと、前記電源に一端が接続され、前記第1のサブpMOSトランジスタの他端にゲートが接続された第1のメインpMOSトランジスタと、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号および前記プルダウン信号が入力される第2の論理回路と、前記接地に一端が接続され、前記第2の論理回路の出力にゲートが接続された第2のサブnMOSトランジスタと、前記第2のサブnMOSトランジスタの他端に一端が接続され、前記第2の論理回路の出力にゲートが接続された第2のサブpMOSトランジスタと、前記第2のサブpMOSトランジスタの他端と前記電源との間に接続され、ゲートに割り当てられた前記プルアップ用較正信号がそれぞれ入力される複数の第1の較正pMOSトランジスタと、前記接地に一端が接続され、前記第2のサブnMOSトランジスタの他端にゲートが接続された第1のメインnMOSトランジスタと、を有することを特徴とする請求項1ないし4のいずれか一項に記載の出力ドライバ回路。前記プルアップサブドライバは、前記電源と前記第1のサブpMOSトランジスタの一端との間に接続され、ゲートに割り当てられた前記プルアップ用較正信号がそれぞれ入力される複数の第2の較正pMOSトランジスタをさらに有し、前記プルダウンサブドライバは、前記接地と前記第2のサブnMOSトランジスタの一端との間に接続され、ゲートに割り当てられた前記プルダウン用較正信号がそれぞれ入力される複数の第2の較正nMOSトランジスタをさらに有することを特徴とする請求項5に記載の出力ドライバ回路。メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路と、前記出力ドライバ回路のドライブ能力を較正する較正回路と、を備え、前記出力ドライバ回路は、前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を有し、前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、前記プルアップサブドライバをオン駆動するための能力が前記プルダウン用較正信号により較正され、前記プルダウンサブドライバをオン駆動するための能力が前記プルアップ用較正信号により較正され、前記較正回路は、基準抵抗に応じたドライブ能力になるように、前記複数のプルアップサブドライバのうちの何れかを選択するための前記プルアップ用較正信号を出力し、且つ、前記複数のプルダウンサブドライバのうちの何れかを選択するための前記プルダウン用較正信号を出力することを特徴とする出力ドライバシステム。データを記憶するメモリコアと、前記メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路と、前記出力ドライバ回路のドライブ能力を較正する較正回路と、を備え、前記出力ドライバ回路は、前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を有し、前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、前記プルアップサブドライバをオン駆動するタイミングが前記プルダウン用較正信号により較正され、前記プルダウンサブドライバをオン駆動するタイミングが前記プルアップ用較正信号により較正され、前記較正回路は、基準抵抗に応じたドライブ能力になるように、前記複数のプルアップサブドライバのうちの何れかを選択するための前記プルアップ用較正信号を出力し、且つ、前記複数のプルダウンサブドライバのうちの何れかを選択するための前記プルダウン用較正信号を出力することを特徴とする半導体記憶装置。スルーレートを安定させつつ、出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。実施例に従った出力ドライバ回路は、メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する。出力ドライバ回路は、出力データに基づいたプルアップ信号に応じて、出力端子の電圧をプルアップする複数のプルアップサブドライバと、出力データに基づいたプルダウン信号に応じて、出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を備える。出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択される。プルアップサブドライバをオン駆動するタイミングがプルダウン用較正信号により較正される。プルダウンサブドライバをオン駆動するタイミングがプルアップ用較正信号により較正される。比較例図1は、比較例の出力ドライバ回路の構成を示す図である。図1に示すように、出力ドライバ回路100Aは、n1個のプルアップサブドライバPUSDU0、PUSDU1、、PUSDUnと、n1個のプルダウンサブドライバPDSDU0、PDSDU1、、PDSDUnと、を備える。ここで、プルアップ信号DOPは、メモリコアの出力データに基づいて切り替わる。すなわち、このプルアップ信号DOPは、該出力データがHighレベルの時にHighレベルとなり、一方、該出力データがLowレベルの時とメモリが出力動作を行わない場合はLowレベルとなる。このプルアップ信号DOPは、各プルアップサブドライバPUSDU0、PUSDU1、、PUSDUnに入力される。このため、プルアップ用較正信号キャリブレーションビット信号bENUP<n:0>により選択されるプルアップサブドライバPUSDU0、、PUSDUnにおいて、Highレベルのデータ信号をデータ出力端子DQから出力する時に、プリドライバPDUのnMOSトランジスタTN1がオンする。これにより、pMOSトランジスタTP0のゲート端子PGは、Lowレベルに放電される。なお、プルアップ用較正信号bENUP<n:0>は、n1個ビットのプルアップ用較正信号bENUP<0>、bENUP<1>、、bENUP<n>を意味する。これにより、メインドライバMDUのpMOSトランジスタTP0は、出力端子DQをHighレベルに駆動する。一方、プルダウン信号DONは、メモリコアの出力データに基づいて切り替わる。すなわち、このプルダウン信号DONは、該出力データがLowレベルの時にHighレベルとなり、メモリコアの出力データがHighレベルの時とメモリが出力動作を行わない場合はLowレベルとなる。このプルダウン信号DONは、各プルダウンサブドライバPDSDU0、PDSDU1、、PDSDUnに入力される。このため、プルダウン用較正信号ENDN<n:0>により選択されるプルダウンサブドライバPDSDU0、、PDSDUnにおいて、Lowレベルのデータ信号をデータ出力端子DQから出力する時に、プリドライバPDDのpMOSトランジスタTP2によって、nMOSトランジスタTN0のゲート端子NGはHighレベルに充電される。なお、プルダウン用較正信号ENDN<n:0>は、n1個ビットのプルダウン用較正信号ENDN<0>、ENDN<1>、、ENDN<n>を意味する。これにより、メインドライバのnMOSトランジスタTN0は、データ出力端子DQをLowレベルに駆動する。ここで、図2aは、出力データが1のときのプルアップ信号DOPと、出力データが0のときのプルダウン信号DONとを示す波形図である。また、図2bは、pMOSトランジスタTP0のゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさとnMOSトランジスタTN0のゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさとが相対的に等しい場合における、出力データが1のときのゲート端子PGの電圧と、出力データが0のときのゲート端子NGの電圧とを示す波形図である。また、図2cは、図2bと同じ場合での、出力データが1のときと、出力データが0のときのデータ出力端子DQの電圧とを示す波形図である。図2に示すように、ゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさとゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさとが相対的に等しい場合、ゲート端子PGの放電速度とゲート端子NGの充電速度は等しくなる。これにより、端子DQの出力電圧出力データ信号のスルーレートは、出力データによらず安定する。また、図3aは、出力データが1のときのプルアップ信号DOPと、出力データが0のときのプルダウン信号DONとを示す波形図である。また、図3bは、ゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさがゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさよりも相対的に小さい場合における、出力データが1のときのゲート端子PGの電圧と、出力データが0のときのゲート端子NGの電圧とを示す波形図である。また、図3cは、図3bと同じ場合での、出力データが1のときと、出力データが0のときの出力端子DQの電圧とを示す波形図である。図3に示すように、ゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさがゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさよりも相対的に小さい場合、ゲート端子NGの充電速度がゲート端子PGの放電速度より遅くなる。これにより、論理0Lowレベルのデータの出力が遅れる。すなわち、端子DQの出力電圧のスルーレートは、安定しない。また、図4aは、出力データが1のときのプルアップ信号DOPと、出力データが0のときのプルダウン信号DONとを示す波形図である。また、図4bは、ゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさがゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさよりも相対的に小さい場合における、出力データが1のときのゲート端子PGの電圧と、出力データが0のときのゲート端子NGの電圧とを示す波形図である。また、図4cは、図4bと同じ場合での、出力データが1のときと、出力データが0のときのデータ出力端子DQの電圧とを示す波形図である。図4に示すように、ゲート端子PGの容量に対するnMOSトランジスタTN1の駆動電流の大きさがゲート端子NGの容量に対するpMOSトランジスタTP2の駆動電流の大きさよりも相対的に大きい場合、ゲート端子PGの放電速度がゲート端子NGの充電速度より遅くなる。これにより、論理1Highレベルのデータ信号の出力が遅れる。すなわち、出力データ信号のスルーレートは、出力データに依存するため安定しない。以上のように、プルアップ用のメインドライバMDUのpMOSトランジスタTP0の駆動電流は、ゲート端子PGの放電速度に応じて変化する。このため、プリドライバPDUのnMOSトランジスタTN1の駆動電流に依存する。すなわち、nMOSトランジスタTN1のプロセス、電源電圧、温度等の特性ばらつきに伴い、出力データ信号のプルアップのスルーレートもばらつく。また、プルダウン用のメインドライバMDDのnMOSトランジスタTN0の駆動電流は、ゲート端子NGの充電速度に応じて変化する。このため、プリドライバPDDのpMOSトランジスタTP2の駆動電流に依存する。すなわち、pMOSトランジスタTP2のプロセス、電源電圧、温度等の特性ばらつきに伴い、出力データ信号のプルダウンのスルーレートもばらつく。以上により、プルアップドライバとプルダウンドライブのドライブ能力をキャリブレーションにより等しく調整しても、プリドライバを構成するトランジスタの特性のずれに伴って、プリアップとプルダウンのスルーレートのミスマッチが大きくなる。したがって、出力データ信号の有効時間が減少し、波形の品質が劣化する可能性がある。そこで、以下の実施例では、プロセス、電源電圧、温度のばらつきに対して、より安定したスルーレートを保ち、高い出力波形品質を実現する出力ドライバ回路を提供する。以下、各実施例について図面に基づいて説明する。図5は、半導体記憶装置1000の構成の一例を示す図である。図5に示すように、半導体記憶装置1000は、メモリコア1000aと、インターフェイス回路1000bと、制御回路1000cと、を備える。メモリコア1000aは、データを記憶するようになっている。インターフェイス回路1000bにおいて、外部の外部コントローラ1001から入力データ等の信号が入力レシーバ回路102に入力され入力レシーバ回路102から、この信号に応じた信号をメモリコア1000aに転送するようになっている。さらに、インターフェイス回路1000bにおいて、メモリコア1000aから読み出された出力された出力データが出力ドライバ回路100に転送され、出力ドライバ回路100は、この出力データに応じたデータ信号を出力端子DQから外部の外部コントローラ1001に出力するようになっている。制御回路1000cは、外部コントローラ1001から入力された制御信号に応じて、出力ドライバ回路100および入力レシーバ回路102を制御するようになっている。この制御回路1000cは、出力ドライバ回路100のドライブ能力を較正する較正回路101を有する。この構成回路101と出力ドライバ回路100とは、そのドライブ能力を較正可能な出力ドライバシステムを構成する。なお、この半導体記憶装置1000は、例えば、DRAM、フラッシュメモリ、MRAM等である。ここで、図6は、図5に示す較正回路101構成の一例を示す図である。また、図7は、図5に示す出力ドライバ回路100の構成の一例を示す図である。図6に示すように、較正回路101は、レジスタREGa、REGbと、カウンタCNTa、CNTbと、コンパレータCOMPa、COMPbと、プルアップドライバPUDUa、PDDUbと、プルダウンドライバPDDUbと、外部基準抵抗RZQが接続されたキャリブレーション用パッドZQと、を備える。なお、外部基準抵抗RZQは、例えば、外部コントローラ1001に配置される。この較正回路101は、出力ドライバ回路100に対する、例えば、LPDDR2規格やDDR3規格等におけるキャリブレーションを実行する。次に、以上のような構成を有する出力ドライバ回路100に対するキャリブレーションの一例について説明する。先ず、基準抵抗RZQに流れる電流と等しい電流を流すようにプルアップドライバPUDUa内の複数のpMOSトランジスタの中から活性化するトランジスタが決定される。カウンタCNTaによりサイズの小さいpMOSトランジスタから順番に活性化していく。コンパレータCOMPaは、キャリブレーション用パッドZQの電位が基準電位VREF一般的に、VREF=VDDQ/2に等しくなる、すなわち、基準抵抗RZQと選択されるpMOSトランジスタに流れる電流が釣り合うか否かを検知する。キャリブレーション用パッドZQの電位が基準電位VREFに等しくなると、コンパレータCOMPaは、カウンタCNTaによるカウントアップを停止させる。これにより、活性化するpMOSトランジスタを選択するプルアップ用較正信号bENUP<n:0>が決定される。なお、プルアップ用較正信号bENUP<n:0>は、Lowレベルの時に、pMOSトランジスタをオンさせる、所謂、ロウアクティブ信号である。決定されたプルアップ用較正信号bENUP<n:0>は、レジスタREGaに保持され、プルアップドライバPUDUaと同じ構成を持つプルアップドライバPUDUbにも与えられる。続いて、プルアップドライバPUDUbに流れる電流と等しい電流を流すようにプルダウンドライバPDDUb内の複数のnMOSトランジスタのうちから活性化するトランジスタが決定される。カウンタCNTbにより、サイズの小さいnMOSトランジスタから順番に活性化していく。コンパレータCOMPbは、端子Bの電位が基準電位VREFに等しくなる、すなわちプルアップドライバPUDUbが流す電流とプルダウンドライバPDDUbのnMOSトランジスタの流す電流が釣り合う時点を検知する。端子Bの電位が基準電位VREFに等しくなると、コンパレータCOMPbは、カウンタCNTbによるカウントアップを停止させる。これにより、活性化するnMOSトランジスタを選択するプルダウン用較正信号ENDN<n:0>が決定される。なお、プルダウン用較正信号ENDN<n:0>は、Highレベルの時に、nMOSトランジスタをオンさせる、所謂、ハイアクティブ信号である。決定された信号ENDN<n:0>は、レジスタREGbに保持される。後述のように、出力ドライバ回路100は、較正回路101のプルアップドライバPUDUa、PUDUbと同じ構成を有する複数のプルアップドライバPUDU0~PUDUnを備える。各プルアップドライバPUDUには、キャリブレーションにより決定されたプルアップ用較正信号bENUP<n:0>が与えられる。また、出力ドライバ回路100は、プルダウンドライバPDDUbと同じ構成を持つ複数のプルダウンドライバPDDUを備える。各プルダウンドライバPDDUに対してキャリブレーションにより決定されたプルダウン用較正信号ENDN<n:0>が与えられる。これにより、出力ドライバ回路100は、基準抵抗RZQと等しいオン抵抗となるように調整されたプルアップ/プルダウンのドライバを同数組み合わせて使用する。すなわち、出力端子DQの電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、プルアップサブドライバPUSDU0、、PUSDUnは、割り当てられたプルアップ用較正信号bENUP<n:0>により選択され、且つ、プルダウンサブドライバPDSDU0、、PDSDUnは、割り当てられたプルダウン用較正信号ENDN<n:0>により選択される。このため、プルアップ/プルダウンで等しい複数のドライブ能力でデータを出力することが可能である。なお、プルダウン信号DONは、出力データによって切り替わり、出力データがLowレベルの時にHighレベルとなり、出力データがHighレベルの時とメモリが出力動作を行わない場合はLowレベルとなる。このように、キャリブレーションの結果が出力ドライバ回路100に反映される。また、図7に示す出力ドライバ回路100は、メモリコア1000aから読み出された出力データに応じたデータ信号を出力端子DQから出力する。図7に示すように、出力ドライバ回路100は、複数n1個のプルアップサブドライバPUSDU0、、PUSDUnと、複数n1個のプルダウンサブドライバPDSDU0、、PDSDUnと、を備える。複数n1個、n≧1のプルアップサブドライバPUSDU0、、PUSDUnは、出力データに基づいたプルアップ信号DOPに応じて、出力端子DQの電圧をプルアップするようになっている。例えば、プルアップサブドライバPUSDU0は、第1の論理回路C1と、第1のサブpMOSトランジスタTP1と、第1のサブnMOSトランジスタTN1と、複数n1個の第1の較正nMOSトランジスタTN30~TN3nと、第1のメインpMOSトランジスタTP0と、第1のメイン抵抗R1と、を有する。第1の論理回路C1は、割り当てられたプルアップ用較正信号bENUP<0>およびプルアップ信号DOPが入力される。この第1の論理回路C1は、例えば、割り当てられたプルアップ用較正信号bENUP<0>が反転入力され、プルアップ信号DOPが入力され、且つ、第1のサブpMOSトランジスタTP1のゲートに出力が接続されたAND回路である。第1のサブpMOSトランジスタTP1は、電源第1の電源線VDDQに一端ソースが接続され、第1の論理回路C1の出力にゲートが接続されている。第1のサブnMOSトランジスタTN1は、第1のサブpMOSトランジスタTP1の他端ドレインに一端ドレインが接続され、第1の論理回路C1の出力にゲートが接続されている。複数n1個の第1の較正nMOSトランジスタTN30~TN3nは、第1のサブnMOSトランジスタTN1の他端ソースと接地第2の電源線VSSQとの間に接続され、ゲートに割り当てられた複数n1個のプルダウン用較正信号ENDN<n:0>がそれぞれ入力される。例えば、第1の較正nMOSトランジスタTN30には、プルダウン用較正信号ENDN<0>が入力され、第1の較正nMOSトランジスタTN3nには、プルダウン用較正信号ENDN<n>が入力される。第1のメインpMOSトランジスタTP0は、電源VDDQに一端が接続され、第1のサブpMOSトランジスタの他端にゲートが接続されている。第1のメイン抵抗R1は、第1のメインpMOSトランジスタTP0の他端ドレインと出力端子DQとの間に接続されている。ここでは、メインpMOSトランジスタは抵抗素子を介して出力端子DQに接続させているが、直接出力端子に接続されてもよいし、他の素子を介して出力端子に接続されてもよい。残りのプルアップサブドライバPUSDU1、、PUSDUnも、同様の回路構成を有し、割り当てられたプルアップ用較正信号bENUP<n:1>がそれぞれ入力される。既述のように、各プルアップサブドライバPUDU0~PUDUnの第1のサブnMOSトランジスタTN1のソースと電源第1の電源線VSSQの間には、第1の較正nMOSトランジスタTN30、、TN3n以下、便宜上、これらのnMOSトランジスタを1つの第1の較正nMOSトランジスタTN3として表現する場合もあるが並列に接続されている。第1の較正nMOSトランジスタTN30、、TN3nは、それぞれのゲートに、割り当てられたプルダウン用較正信号ENDN<n:0>が入力される。例えば、nMOSトランジスタTN30のゲートには、プルダウン用較正信号ENDN<0>が入力される。ここで、第1の較正nMOSトランジスタTN3は、較正回路101のプルアップドライバの各nMOSトランジスタと同様の構成を有する。第1のメインnMOSトランジスタTN0と第1の較正nMOSトランジスタTN3では必要なサイズが異なるため、当然トランジスタサイズゲート幅は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。このような構成により、nMOSトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のnMOSトランジスタTN3のサイズが調整される。このため、第一のメインpMOSトランジスタTP0のゲート端子PGの放電速度は一定となり、出力データのプルアップのスルーレートのばらつきを抑制することができる。なお、ゲート端子PGの放電速度に関しては、ほぼnMOSトランジスタTN3のオン抵抗で決まるように設計する。これにより、ゲート端子PGの放電速度に対するnMOSトランジスタTN1のばらつきを、無視できる。以上のように、プルアップサブドライバPUSDU0、、PUSDUnをオン駆動するタイミングがプルダウン用較正信号ENDN<n:0>により較正される。一方、複数n1個のプルダウンサブドライバPDSDU0、、PDSDUnは、出力データに基づいたプルダウン信号DONに応じて、出力端子DQの電圧をプルダウンするようになっている。例えば、プルダウンサブドライバPDSDU0は、第2の論理回路C2と、第2のサブpMOSトランジスタTP2と、第2のサブnMOSトランジスタTN2と、複数n1個の第1の較正pMOSトランジスタTP30~TP3nと、第1のメインnMOSトランジスタTN0と、第2のメイン抵抗R2と、を有する。第2の論理回路C2は、割り当てられたプルダウン用較正信号ENDN<0>およびプルダウン信号DONが入力される。この第2の論理回路C2は、例えば、割り当てられたプルダウン用較正信号ENDN<0>およびプルダウン信号DONが入力され、且つ、第2のサブnMOSトランジスタTN2のゲートに出力が接続されたNAND回路である。第2のサブnMOSトランジスタTN2は、接地第2の電源線VSSQに一端ソースが接続され、第2の論理回路C2の出力にゲートが接続されている。第2のサブpMOSトランジスタTP2は、第2のサブnMOSトランジスタTN2の他端ドレインに一端ドレインが接続され、第2の論理回路C2の出力にゲートが接続されている。複数n1個の第1の較正pMOSトランジスタTP30~TP3nは、第2のサブpMOSトランジスタTP2の他端ドレインと電源VDDQとの間に接続され、ゲートに割り当てられたプルアップ用較正信号bENUP<n:0>がそれぞれ入力される。例えば、第1の較正pMOSトランジスタTP30には、プルアップ用較正信号bENUP<0>が入力され、第1の較正pMOSトランジスタTP3nには、プルアップ用較正信号bENUP<n>が入力される。第1のメインnMOSトランジスタTN0は、接地VSSQに一端ソースが接続され、第2のサブnMOSトランジスタTN2の他端ドレインにゲートが接続されている。第2のメイン抵抗R2は、第2のメインnMOSトランジスタの他端ドレインと出力端子DQとの間に接続されている。ここでは、メインnMOSトランジスタは抵抗素子を介して出力端子DQに接続させているが、直接出力端子に接続されてもよいし、他の素子を介して出力端子に接続されてもよい。残りのプルダウンサブドライバPDSDU1、、PDSDUnも、同様の回路構成を有し、割り当てられたプルダウン用較正信号ENDN<n:1>がそれぞれ入力される。既述のように、プルダウンサブドライバPDSDU0~PDSDUnのpMOSトランジスタTP2のソースと電源VDDQの間には、第1の較正pMOSトランジスタTP30、、TP3n以下、便宜上、これらのpMOSトランジスタを1つの第1の較正pMOSトランジスタTP3として表現する場合もあるが並列に接続されている。pMOSトランジスタTP30、、TP3nは、それぞれのゲートに、割り当てられたプルアップ用較正信号bENUP<n:0>が入力される。例えば、pMOSトランジスタTP30のゲートには、プルアップ用較正信号bENUP<0>が入力される。ここで、第1の較正pMOSトランジスタTP3は、較正回路101のプルアップドライバの各pMOSトランジスタと同様の構成を有する。ここで、第1のメインTP0と第1の較正pMOSトランジスタTP3では必要なサイズが異なるため、トランジスタサイズゲート幅は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。このような構成により、pMOSトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のpMOSトランジスタTP3のサイズが調整される。このため、ゲート端子NGの充電速度は一定となり、出力データのプルダウンのスルーレートのばらつきを抑制することができる。なお、ゲート端子NGの充電速度に関しては、ほぼpMOSトランジスタTP2のオン抵抗で決まるように設計する。これにより、ゲート端子NGの充電速度に対するpMOSトランジスタTP1のばらつきの影響を、無視できるようになる。以上のように、プルダウンサブドライバPDSDU0、、PDSDUnをオン駆動するタイミングがプルアップ用較正信号bENUP<n:0>により較正される。すなわち、出力ドライバ回路100のメイントランジスタと同様に、そのゲートを駆動するプリドライバのトランジスタも調整可能な構成とし、メインドライバのドライブ能力調整用の較正信号を使用する。これにより、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきを抑制することができる。すなわち、出力ドライバ回路100の出力波形品質の劣化を低減することができる。以上のように、本実施例1に係る出力ドライバ回路によれば、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。実施例1では、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきに注目していた。出力データの遷移の際にはオン状態のメインドライバをオフする速度のばらつきによっても出力波形の品質は変化する。オン状態のメインドライバをオフ状態するのが遅い方にばらつくと、オフ状態のメインドライバをオンする際に、どちらもオン状態となり電源第1の電源線VDDQから接地第2の電源線VSSQへ貫通電流が流れ、正常な出力波形が得られない。逆にオン状態のメインドライバをオフ状態にするのが速い方にばらつくと、どちらのメインドライバもオフ状態となり、di/dtが増加し、伝送線路の寄生インダクタンスにより出力波形に歪みが生じる可能性がある。また、終端インターフェイスであれば、出力は終端電位まで引っ張られて出力波形の品質が劣化する可能性がある。このため、オン状態のメインドライバをオフする速度もプリドライバの特性ばらつきによらずに安定していることが望ましい。そこで、本実施例2においては、出力ドライバ回路の他の構成例について説明する。なお、本実施例2に係る出力ドライバ回路200も、図7に示す出力ドライバ回路100と同様に、図5に示す半導体記憶装置1000に適用される。ここで、図8は、出力ドライバ回路200の構成の一例を示す図である。なお、図8において、図7の符号と同じ符号は、実施例1と同様の構成を示す。図8に示すように、本実施例2において、出力ドライバ回路200は、実施例1と比較して、プルアップサブドライバPUSDU0、、PUSDUnとプルダウンサブドライバPDSDU0、、PDSDUnの構成が異なる。すなわち、プルアップサブドライバPUSDU0、、PUSDUnは、電源第1の電源線VDDQと第1のサブpMOSトランジスタTP1の一端ソースとの間に接続され、ゲートに割り当てられたプルアップ用較正信号bENUP<n:0>がそれぞれ入力される複数n1個の第2の較正pMOSトランジスタTP40~TP4nをさらに有する。さらに、プルダウンサブドライバPDSDU0、、PDSDUnは、接地第2の電源線VSSQと第2のサブnMOSトランジスタTN2の一端ソースとの間に接続され、ゲートに割り当てられたプルダウン用較正信号ENDN<n:0>がそれぞれ入力される複数n1個の第2の較正nMOSトランジスタTN40~TN4nをさらに有する。すなわち、既述のように、各プルアップサブドライバのpMOSトランジスタTP2のソースと電源VDDQの間には、第2の較正pMOSトランジスタTP40、、TP4n以下、便宜上、これらのpMOSトランジスタを1つの第2の較正pMOSトランジスタTP4として表現する場合もあるが並列に接続されている。第2の較正pMOSトランジスタTP4のゲートには、プルアップ用較正信号bENUP<n:0>が入力される。ここで、pMOSトランジスタTP4は、較正回路101のプルアップドライバの各pMOSトランジスタと同様の構成を有する。ここで、較正回路101のプルアップドライバのpMOSトランジスタとpMOSトランジスタTP4では、必要なサイズが異なる。このため、当然トランジスタサイズゲート幅は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。このような構成により、pMOSトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のpMOSトランジスタTP4のサイズが調整される。このため、第1のメインpMOSトランジスタTP0のゲート端子PGの充電速度は一定となり、出力データがHighレベルからLowレベルへ遷移する際に、メインドライバ中のpMOSトランジスタTP0のオフするタイミングが一定となり、出力波形のばらつきを抑制することができる。なお、ゲート端子PGの充電速度は、ほぼpMOSトランジスタTP4のオン抵抗で決まるように設計することにより、pMOSトランジスタTP1のばらつきは無視できる。以上のように、プルアップサブドライバPUSDU0、、PUSDUnをオフ駆動するタイミングがプルアップ用較正信号bENUP<n:0>により較正される。一方、各プルダウンサブドライバPDSDU0~PDSDUnの第2の較正nMOSトランジスタTN2のソースと接地第2の電源線VSSQの間には、nMOSトランジスタTN40、、TN4n以下、便宜上、これらのnMOSトランジスタを1つの第2の較正nMOSトランジスタTN4として表現する場合もあるが並列に接続されている。第2の較正nMOSトランジスタTN4のゲートには、プルダウン用較正信号ENDN<n:0>が入力される。ここで、nMOSトランジスタTN4は、較正回路101のプルアップドライバのnMOSトランジスタと同様の構成を有する。ここで、プルアップドライバのnMOSトランジスタとnMOSトランジスタTN4では必要なサイズが異なる。このため、当然トランジスタサイズゲート幅は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。このような構成により、nMOSトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のnMOSトランジスタTN4のサイズが調整される。これにより、第1のメインnMOSトランジスタTN0のゲート端子NGの放電速度は一定となり、出力データがLowレベルからHighレベルへ遷移する際に、メインドライバ中のnMOSトランジスタTN0のオフするタイミングが一定となり、出力波形のばらつきを抑制することができる。なお、ゲート端子NGの放電速度はほぼnMOSトランジスタTN4のオン抵抗で決まるように設計することで、nMOSトランジスタTN2のばらつきは無視できる。以上のように、プルダウンサブドライバPDSDU0、、PDSDUnをオフ駆動するタイミングがプルダウン用較正信号ENDN<n:0>により較正される。以上のように、この構成では出力メインドライバと同様に、そのゲートを駆動するプリドライバのトランジスタのドライブ能力も調整可能な構成とし、メインドライバのドライブ能力調整用の較正信号を使用する。これにより、オン状態のメインドライバをオフする際についても、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきを抑制することができる。以上のように、本実施例2に係る出力ドライバ回路によれば、実施例1と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。既述の実施例2では、較正回路101のプルダウンドライバのnMOSトランジスタと、プルアップサブドライバのnMOSトランジスタTN3およびプルダウンサブドライバのnMOSトランジスタTN4のビット数が同じであった。プリドライバのトランジスタの調整に、メインドライバのトランジスタよりも必要な精度が低くても十分な場合、上位ビットのトランジスタのみの構成とすることができる。本実施例3においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例3に係る出力ドライバ回路300は、図8に示す出力ドライバ回路200と同様に、図5に示す半導体記憶装置1000に適用される。また、図9は、出力ドライバ回路300の構成の一例を示す図である。なお、図9において、図8の符号と同じ符号は、実施例2と同様の構成を示す。既述のように、較正回路101のプルダウンドライバのnMOSトランジスTN0がn1ビットの構成を有する。これに対して、図9に示すように、本実施例3において、出力ドライバ回路300は、第1、第2の較正nMOSトランジスタTN3、TN4の上位3ビットn~n-2のみを反映させた構成を有する。ここで、複数のプルダウンサブドライバPDSDU0、、PDSDUnは、それぞれ、プルアップのドライブ能力が異なる。すなわち、複数のプルダウンサブドライバPDSDU0、、PDSDUnのうちドライブ能力が高い方から一部のプルダウンサブドライバPDSDUn、PDSDUn-1、PDSDUn-2に割り当てられたプルダウン用較正信号ENDN<n:n-2>のみにより、プルアップサブドライバPUSDU0、、PUSDUnをオン駆動、プルダウンサブドライバPDSDU0~PDSDUnをオフ駆動するタイミングが較正される。また、同様に、較正回路101のプルアップドライバのpMOSトランジスタTP0がn1ビットの構成を有する。これに対して、図9に示すように、本実施例3において、出力ドライバ回路300は、第1、第2の較正pMOSトランジスタTP3、TP4の上位3ビットn~n-2のみを反映させた構成を有する。ここで、複数のプルアップサブドライバPUSDU0~PUSDUnは、それぞれ、プルダウンのドライブ能力が異なる。すなわち、複数のプルアップサブドライバPUSDU0~PUSDUnのうちドライブ能力が高い方から一部のプルアップサブドライバPUSDUn、PUSDUn-1、PUSDUn-2に割り当てられたプルアップ用較正信号bENUP<n:n-2>のみにより、プルダウンサブドライバPDSDU0~PDSDUnをオン駆動、プルアップサブドライバPUSDU0~PUSDUnをオフ駆動するタイミングが較正される。この例では、較正nMOSトランジスタおよび較正pMOSトランジスタの調整ビット数を同じにしているが、特に同じである必要はない。以上のように、較正回路101のトランジスタの調整ビット数に対して、プリドライバ中のトランジスタの調整ビット数を減らして一部の上位ビットのみを反映させる。これにより、実施例2の構成と比較して、よりも少ない素子数でトランジスタのばらつきによる出力波形品質の劣化を抑制する効果が得られる可能性がある。以上のように、本実施例3に係る出力ドライバ回路によれば、実施例2と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。本実施例4においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例4に係る出力ドライバ回路400も、図9に示す出力ドライバ回路300と同様に、図5に示す半導体記憶装置1000に適用される。ここで、図10は、出力ドライバ回路400の構成の一例を示す図である。なお、図10において、図9の符号と同じ符号は、実施例3と同様の構成を示す。既述の実施例3では、全てのプルアップサブドライバPUSDU0、、PUSDUnに対して、較正nMOSトランジスタTN3、較正pMOSトランジスタTP4を同一の構成としていた。また、全てのプルダウンサブドライバPDSDU0、、PDSDUnに対して、プリドライバ中の較正pMOSトランジスタTP3、較正nMOSトランジスタTN4を同一の構成としていた。しかしながら、各プルアップサブドライバPUSDU0、、PUSDUnに対して、メインドライバのpMOSトランジスタTP0のサイズは異なっており、上位ビットに行くに従って増加する。同様に、各プルダウンサブドライバPDSDUに対して、メインドライバのnMOSトランジスタTN0のサイズは異なっており、上位ビットに行くに従って増加する。このため、サブドライバが下位ビットであるほど、そのメインドライバが出力データ波形に与える影響は小さい。すなわち、下位ビットのプリドライバの特性ばらつきに起因する出力波形の劣化はある程度無視することができる。そこで、本実施例4では、上位ビットに割り当てられたプルアップサブドライバPUSDUn、プルダウンサブドライバPDSDUnのプリドライバ中の較正nMOSトランジスタTN3、TN4、較正pMOSトランジスタTP3、TP4のみを較正信号により調整可能とし、下位ビットに割り当てられたプルアップサブドライバPUSDU0、プルダウンサブドライバPDSDU0のプリドライバ中のトランジスタは単一で構成している。すなわち、複数のプルアップサブドライバPUSDU0~PUSDUnのうちドライブ能力が高い方から一部のプルアップサブドライバのみにおいて、プルダウン用較正信号によりプルアップサブドライバをオン駆動するタイミングが、プルアップ用較正信号bENUP<n:n-2>によりオフ駆動するための能力が較正される。また、すなわち、複数のプルダウンサブドライバPDSDU0~PDSDUnのうちドライブ能力が高い方から一部のプルダウンサブドライバのみにおいて、プルアップ用較正信号bENUP<n:n-2>によりプルダウンサブドライバをオン駆動するタイミングが、プルダウン用較正信号ENDN<n:n-2>によりオフ駆動するタイミングが較正される。本実施例では、最上位ビットに割り当てられたプルアップサブドライバPUSDUn、プルダウンサブドライバPDSDUnのプリドライバのトランジスタのみを調整可能としているが、どの上位ビットまで同様の構成にするかを制限するものではない。以上のように、上位ビットに割り当てられたサブドライバのプリドライバのみトランジスタ調整を可能な構成を採用して、較正信号を反映させる。これにより、実施例3の構成よりも、さらに少ない素子数で、トランジスタのばらつきによる出力波形品質の劣化を抑制する効果が得られる可能性がある。以上のように、本実施例4に係る出力ドライバ回路によれば、実施例1と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。