第1のベクトルデータを構成する要素データのそれぞれについて、ルックアップテーブル処理が必要であるか否かを示す処理ステータス情報を保持するステータス保持部と、前記ルックアップテーブル処理が必要であることを示す処理ステータス情報が保持されている前記要素データの中から処理対象の要素データを選択するデータ選択部と、前記選択された前記処理対象の要素データが入力され、前記入力された前記処理対象の要素データに対応する変換データを出力するメモリと、前記第1のベクトルデータを構成する前記要素データの中から前記処理対象の要素データと同一の要素データを抽出し、該同一の要素データに対する前記処理ステータス情報をルックアップテーブル処理が不要であることを示す情報に更新するための情報を前記ステータス保持部に出力する重複抽出部と、前記処理対象の要素データと前記同一の要素データに対応する第2のベクトルデータの要素位置に、前記変換データをセットするデータ出力部と、を具備することを特徴とするメモリアクセス制御回路。ここで、特許文献1では、アドレス遅延テーブルを用いた場合に1回のメモリアクセスに要するサイクルの遅延を短縮することが可能である。しかしながら、特許文献1であってもベクトルデータに含まれる要素の数の分のメモリアクセスが必要である。このため、LUT処理に要する時間の短縮効果は十分ではないと考えられる。本発明は、上記の事情に鑑みてなされたもので、LUT処理に要するメモリアクセスの回数を減らしてLUT処理にかかる時間をより短縮することが可能なメモリアクセス制御回路を提供することを目的とする。上記の目的を達成するために、本発明の一態様のメモリアクセス制御回路は、第1のベクトルデータを構成する要素データのそれぞれについて、ルックアップテーブル処理が必要であるか否かを示す処理ステータス情報を保持するステータス保持部と、前記ルックアップテーブル処理が必要であることを示す処理ステータス情報が保持されている前記要素データの中から処理対象の要素データを選択するデータ選択部と、前記選択された前記処理対象の要素データが入力され、前記入力された前記処理対象の要素データに対応する変換データを出力するメモリと、前記第1のベクトルデータを構成する前記要素データの中から前記処理対象の要素データと同一の要素データを抽出し、該同一の要素データに対する前記処理ステータス情報をルックアップテーブル処理が不要であることを示す情報に更新するための情報を前記ステータス保持部に出力する重複抽出部と、前記処理対象の要素データと前記同一の要素データに対応する第2のベクトルデータの要素位置に、前記変換データをセットするデータ出力部と、を具備することを特徴とする。本発明によれば、LUT処理に要するメモリアクセスの回数を減らしてLUT処理にかかる時間をより短縮することが可能なメモリアクセス制御回路を提供することができる。以下、図面を参照して本発明の実施形態を説明する。図1は、本発明の一実施形態におけるメモリアクセス制御回路の構成を示すブロック図ある。図1に示すメモリアクセス制御回路100は、入力ベクトルデータV0とメモリアクセス要求信号REQとが入力され、出力ベクトルデータV1とメモリアクセスビジー信号BSYとを出力する。第1のベクトルデータとしての入力ベクトルデータV0は、図2aに示すように、データ長がmビットであり、n個の要素データを有している。同様に、第2のベクトルデータとしての出力ベクトルデータV1は、図2bに示すように、データ長がmビットであり、n個の要素データを有している。メモリアクセス要求信号REQは、入力ベクトルデータV0についてのメモリアクセス要求を表わす1ビットの信号である。例えば、メモリアクセス要求REQの値が0である場合は、入力ベクトルデータV0について、メモリ130へのメモリアクセス要求がないことを示す。また、メモリアクセス要求REQの値が1である場合は、入力ベクトルデータV0について、メモリ130へのメモリアクセス要求があることを示す。メモリアクセスビジー信号BSYは、メモリアクセス制御回路100が、入力ベクトルデータV0を出力ベクトルデータV1に変換中であるか否かを表わす1ビットの信号である。例えば、メモリアクセスビジー信号BSYの値が0である場合は、変換が完了していることを示す。また、メモリアクセスビジー信号BSYの値が1である場合は、変換中であることを示す。図1に示すメモリアクセス制御回路100は、ステータス保持部110と、データ選択部120と、メモリ130と、重複抽出部140と、データ出力部150と、を有している。ステータス保持部110は、入力ベクトルデータV0を構成するそれぞれの要素データに対してLUT処理が必要であるか否かを判別し、この判別結果を処理ステータス情報として保持する。この処理ステータス情報は、処理フラグF0である。また、ステータス保持部110は、入力ベクトルデータV0の処理ステータス情報としての処理フラグF0に応じて、メモリアクセスビジー信号BSYを出力する。図3は、ステータス保持部110の一例としての構成を示す回路図である。図3に示すステータス保持部110は、OR回路210と、AND回路220と、AND回路230と、フリップフロップFF240と、AND回路250と、NOT回路260と、を有している。OR回路210は、処理フラグF0と重複フラグF1との論理和を演算する。AND回路220は、メモリアクセス要求信号REQとメモリアクセスビジー信号BSYとの論理積を演算する。AND回路230は、処理フラグF0のビット長に対応したn個のAND回路を有している。AND回路230が有するそれぞれのAND回路は、処理フラグF0のそれぞれのビットに対応しており、入力された処理フラグF0のビットとAND回路220との論理積を演算する。FF240は、AND回路230が有するそれぞれのAND回路からの出力を、新たな処理フラグF0として保持する。AND回路250は、FF240から出力された新たな処理フラグF0のそれぞれのビットの論理積を演算する。NOT回路260は、AND回路250の出力の否定を演算し、この演算結果をメモリアクセスビジー信号BSYとして出力する。図3に示すような構成においては、メモリアクセス要求信号REQの値が0の場合又はメモリアクセスビジー信号BSYの値が0の場合には、AND回路230が有するそれぞれのAND回路の出力が全て0となる。したがって、ステータス保持部110から出力される処理フラグF0も、全ビットの値が0となる。一方、メモリアクセス要求信号REQの値とメモリアクセスビジー信号BSYの値の両方が1の場合には、ステータス保持部110から出力される処理フラグF0のそれぞれのビットは、ステータス保持部110に帰還された処理フラグF0のそれぞれのビットと重複抽出部140から出力される重複フラグF1のそれぞれのビットとの論理和となる。ここで、処理フラグF0は、入力ベクトルデータV0を構成するそれぞれの要素データに対してLUT処理が必要であるか否かを示すフラグである。この処理フラグF0は、図4に示すように、データ長がnビットであり、それぞれのビット位置の値が入力ベクトルデータV0のそれぞれの要素データの位置に対応している。例えば、処理フラグF0の最下位ビットF0[0]は、入力ベクトルデータV0の要素データV00に対応している。そして、処理フラグF0は、ビットの値が0ならば対応する要素データに対するLUT処理が必要であることを示し、ビットの値が1ならば対応する要素データに対するLUT処理が不要であることを示す。また、メモリアクセスビジー信号BSYは、上述したように、処理フラグF0の全ビットの論理積を反転した信号である。即ち、処理フラグF0の全ビットの値が1の場合にメモリアクセスビジー信号BSYの値が0になる。この場合、入力ベクトルデータV0から出力ベクトルデータV1への変換が完了したことを表わす。処理フラグF1については後述する。データ選択部120は、ステータス保持部110から出力されるnビットの処理フラグF0の値に応じて、入力ベクトルデータV0から処理対象の要素データを選択する。図5は、データ選択部120の一例としての構成を示す回路図である。図5に示すように、データ選択部120は、セレクタ310を有している。図6は、セレクタ310の選択論理を示している。セレクタ310は、図6に示す選択論理に従って入力ベクトルデータV0の要素データRAを選択する。そして、データ選択部120は、選択した要素データRAは、入力ベクトルデータV0とともに、メモリ130及び重複抽出部140に出力する。ここで、図6に示す論理では、処理フラグF0の下位ビットから順に値が0のビットを抽出する。そして、値が0のビットが抽出された場合にそのビット位置に対応する位置の入力ベクトルデータV0の要素データRAを選択する。図6では、処理フラグF0の下位ビットから順に値が0のビットを抽出している。しかしながら、セレクタ310の選択論理は図6に限るものではない。例えば、処理フラグF0の上位ビットから順に抽出しても構わないし、任意の順序で抽出しても構わない。メモリ130は、要素データRAの値と、要素データRAの値の変換結果としての変換データRDとを対応付けて記憶しているLUT用のメモリである。このメモリ130は、データ選択部120によって選択した要素データRAが入力され、この要素データRAの値に対応したアドレスデータに対応した変換データRDを出力する。図1の例では、メモリ130をメモリアクセス制御回路100の内部に設けている。これに対し、LUT用のメモリをメモリアクセス制御回路100の外部に設けられた主記憶装置内に設けるようにしても良い。重複抽出部140は、データ選択部120にて選択された要素データRAと入力ベクトルデータV0の全ての要素データとの間での重複を抽出し、その抽出結果としてnビットの重複フラグF1を出力する。図7は、重複抽出部140の一例としての構成を示す回路図である。図7に示す重複抽出部140は、比較器410と、FF420と、を有している。比較器410は、入力ベクトルデータV0を構成する要素データの数に対応したn個の比較器を有する。それぞれの比較器には、入力ベクトルデータV0を構成する要素データのうちの対応する要素データと選択データRAとが入力される。そして、それぞれの比較器は、入力された要素データRAと入力ベクトルデータV0の要素データとを比較し、両者が一致する場合には1を出力し、一致しない場合には0を出力する。また、それぞれの比較器による比較の結果、一致する要素データが全く無い場合は、比較器410は、データ選択部120にて選択された要素データRAの位置に対応する対応する比較器からのみ1を出力させる。FF420は、比較器410が有するそれぞれの比較器からの出力を、次回の重複フラグF1として保持する。重複フラグF1は、図8に示すように、データ長がnビットであり、それぞれのビット位置の値が入力ベクトルデータV0の要素データが選択データRAと重複しているか否かを示している。そして、重複フラグF1は、ビットの値が0ならば入力ベクトルデータV0の対応する要素データが選択データRAと重複していないことを示し、ビットの値が1ならば入力ベクトルデータV0の対応する要素データが選択データRAと重複していることを示す。例えば、重複フラグF1の最下位ビットF1[0]の値が1の場合には、入力ベクトルデータV0の要素データV00が選択データRAと重複していることを示す。データ出力部150は、重複抽出部140から出力される重複フラグF1の値に応じて、メモリ130から出力される変換データRDを出力ベクトルデータV1にセットする。図9は、データ出力部150の一例としての構成を示す回路図である。図9に示すデータ出力部150は、セレクタ510と、FF520と、を有する。セレクタ510は、n個のセレクタを有している。それぞれのセレクタには、メモリ130から出力される変換データRDと、1サイクル前の出力ベクトルデータVOLDの対応する要素データとが入力される。また、それぞれのセレクタには、nビットの重複フラグF1のうち、出力ベクトルデータV1のそれぞれの要素データ位置に対応するビットの値が入力される。このような構成において、それぞれのセレクタは、重複フラグF1のビットの値が0の場合には1サイクル前の出力ベクトルデータVOLDの対応する要素データを出力し、値が1の場合には変換データRDを出力する。FF520は、それぞれのセレクタの出力を新たな出力ベクトルデータVOLDとして保持する。このように、データ出力部150は、出力ベクトルデータV1のうち、データ選択部120から出力された要素データRAに対応する位置の要素データだけではなく、重複抽出部140から出力された重複フラグF1の値が1のビットに対応する位置の要素データの全てに、メモリ130から出力される変換データRDをセットする。以上のような構成を有するメモリアクセス制御回路100の動作について図10のタイミングチャートを参照しながら説明する。ここで、図10では、入力ベクトルデータV0が、データ長が32ビットで要素データの数が4個それぞれの要素データのデータ長は8ビットであるの例を示している。また、それぞれの要素データが、V03=A1、V02=A0、V01=A1、V00=A0となっている。また、初期状態では、メモリアクセス要求信号REQが0、メモリアクセスビジー信号BSYが1であるとする。さらに、初期状態では、処理フラグF0の全てのビットの値が0であり、重複フラグF1も全てのビットの値が0であるとする。LUT処理の開始に伴って、ステータス保持部110に入力されているメモリアクセス要求信号REQが1となる。また、このときに、入力ベクトルデータV0がデータ選択部120に入力される。さらに、ステータス保持部110のFF240は処理フラグF0を保持するとともに、重複抽出部140のFF420は処理フラグF1を保持する。上述したように、1サイクル目で保持される処理フラグF0は全てのビットの値が0処理要であり、重複フラグF1も全てのビットの値が0重複なしである。また、FF240に処理フラグF0が保持されることにより、メモリアクセスビジー信号BSYの値が演算される。1サイクル目においてはメモリアクセスビジー信号BSYの値は1のままである。入力ベクトルデータV0と処理フラグF0との入力を受けて、データ選択部120は、図6で示した選択論理に従って選択データRAを選択する。1サイクル目では、処理フラグF0の全ビットの値が0処理要である。このため、データ選択部120は、選択データRAとして要素データV00であるA0を選択する。データ選択部120からの選択データRAの入力を受けて、メモリ130は、選択データRAに対応した変換データRDの読み出しを開始する。重複抽出部140は、入力ベクトルデータV0と選択データRAとを比較する。選択データRAがA0であるので、重複フラグF1は、入力ベクトルデータV0の要素データV02に対応した第2位のビットの値と入力ベクトルデータV0の要素データV00に対応した最下位ビットの値とが1重複ありとなる。データ出力部150は、重複フラグF1のビットの値に応じて変換データRDと1サイクル前の出力ベクトルデータVOLDの何れかを選択する。1サイクル目では、重複フラグF1の全てのビットの値が0であるので、それぞれのセレクタは1サイクル前の出力ベクトルデータVOLDを選択する。ただし、1サイクル前には出力ベクトルデータV1が存在しないので、この選択は無効である。次のサイクルにおいて、ステータス保持部110のFF240は新たな処理フラグF0を保持するとともに、重複抽出部140のFF420は新たな処理フラグF1を保持する。2サイクル目で保持される新たな重複フラグF1は、1サイクル目で演算された重複フラグF1である。即ち、新たな重複フラグF1は、第2位のビットの値と最下位ビットの値とが1重複ありである。そして、2サイクル目で保持される新たな処理フラグF0は、1サイクル目で保持された処理フラグF0と2サイクル目で保持された重複フラグF1との論理和である。このため、2サイクル目で保持される新たな処理フラグF0も、第2位のビットの値と最下位ビットの値とが1処理不要となる。また、FF240に新たな処理フラグF0が保持されることにより、メモリアクセスビジー信号BSYの値が演算される。2サイクル目においてもメモリアクセスビジー信号BSYの値は1のままである。入力ベクトルデータV0と処理フラグF0との入力を受けて、データ選択部120は、図6で示した選択論理に従って選択データRAを選択する。2サイクル目では、処理フラグF0の第2位のビットの値と最下位ビットの値とが1処理不要である。このため、データ選択部120は、選択データRAとして要素データV01の値であるA1を選択する。2サイクル目において、メモリ130は、1サイクル目で選択された選択データRAに対応した変換データRDの読み出しを完了する。ここで、図10では、選択データRA=A0に対応した変換データRDがD0であるとしている。変換データRDの読み出し後、メモリ130は、次の選択データに対応した変換データRDの読み出しを開始する。重複抽出部140は、入力ベクトルデータV0と選択データRAとを比較する。選択データRAがA1であるので、重複フラグF1は、入力ベクトルデータV0の要素データV03に対応した最上位のビットの値と入力ベクトルデータV0の要素データV01に対応した第3位のビットの値とが1重複ありとなる。データ出力部150は、重複フラグF1のビットの値に応じて変換データRDと1サイクル前の出力ベクトルデータVOLDの何れかを選択する。2サイクル目では、重複フラグF1の第2位のビットの値と最下位ビットの値とが1重複ありである。したがって、出力ベクトルデータV1の要素データV12に対応したセレクタと要素データV10に対応したセレクタのみがメモリ130から出力された変換データRD=D0を選択し、選択した変換データRD=D0を出力ベクトルデータの要素データV12、V10として出力する。残りのセレクタは、出力ベクトルデータVOLDを選択する。ただし、この出力ベクトルデータVOLDは無効データである。次のサイクルにおいて、ステータス保持部110のFF240は新たな処理フラグF0を保持するとともに、重複抽出部140のFF420は新たな処理フラグF1を保持する。3サイクル目で保持される新たな重複フラグF1は、2サイクル目で演算された重複フラグF1である。即ち、新たな重複フラグF1は、最上位のビットの値と第3位のビットの値とが1重複ありである。そして、3サイクル目で保持される新たな処理フラグF0は、2サイクル目で保持された処理フラグF0と3サイクル目で保持された重複フラグF1との論理和である。このため、3サイクル目で保持される新たな処理フラグF0は、全てのビットの値が1処理不要となる。また、FF240に新たな処理フラグF0が保持されることにより、メモリアクセスビジー信号BSYの値が演算される。3サイクル目においてメモリアクセスビジー信号BSYの値が0となる。入力ベクトルデータV0と処理フラグF0との入力を受けて、データ選択部120は、図6で示した選択論理に従って選択データRAを選択する。3サイクル目では、処理フラグF0の全てのビットの値が1であるので、データ選択部120は、選択データRAの選択を行わない。3サイクル目において、メモリ130は、2サイクル目で選択された選択データRAに対応した変換データRDの読み出しを完了する。ここで、図10では、選択データRA=A1に対応した変換データRDがD1であるとしている。次の変換データRDが入力されないので、メモリ130は待機状態となる。また、重複抽出部140も待機状態となる。データ出力部150は、重複フラグF1のビットの値に応じて変換データRDと1サイクル前の出力ベクトルデータVOLDの何れかを選択する。3サイクル目では、重複フラグF1の最上位のビットの値と第3位のビットの値とが1重複ありである。したがって、出力ベクトルデータV1の要素データV13に対応したセレクタと要素データV11に対応したセレクタのみがメモリ130から出力された変換データRD=D1を選択し、選択した変換データRD=D1を出力ベクトルデータの要素データV13、V11として出力する。残りのセレクタは、出力ベクトルデータVOLDを選択する。即ち、出力ベクトルデータV1の要素データV12に対応したセレクタと要素データV10に対応したセレクタはそれぞれD0を出力する。以上の処理により、メモリアクセスビジー信号BSYの値が0となったため、LUT処理が完了する。以上説明したように、本実施形態では、重複フラグF1の値が1のビットに対応する位置の要素データについては、データ出力部150から同時に出力させるようにしている。これにより、重複フラグF1の値が1のビットに対応する位置の要素データについては、以降のメモリアクセスを不要とすることができる。このように、本実施形態では、入力ベクトルデータV0の重複する要素データによる同一内容のメモリアクセスを回避する効率的なメモリアクセス制御を行うことにより、メモリアクセス期間を短縮することができる。例えば、図10では、4個の要素データをLUT処理するのにメモリアクセスサイクルを2サイクルとして処理を完了させることが可能である。以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。