電子回路装置内に設けられる擬似障害発生対象ICの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ICの前記端子に、動作中の第1の値とは異なる第2の値を設定することで、動作中の前記ICに擬似障害を発生させる、ことを特徴とする擬似障害発生方法。前記ICの前記端子に前記接続部を介して接続する前記制御部の端子を、前記コンピュータ上の操作に基づき、前記第2の値に対応する値に設定し、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ICの前記端子を前記第2の値とする、ことを特徴とする請求項1記載の擬似障害発生方法。前記制御部と前記接続部は、前記擬似障害の発生による試験評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項1又は2記載の擬似障害発生方法。電子回路装置内に設けられる擬似障害発生対象のICの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ICの前記端子に、動作中の第1の値とは異なる第2の値を設定し、動作中の前記ICに擬似障害を発生させる、ことを特徴とする電子回路装置。前記ICの前記端子に前記接続部を介して接続する前記制御部の端子が、前記コンピュータ上の操作に基づき、前記第2の値に対応する値に設定され、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ICの前記端子を前記第2の値とする、ことを特徴とする請求項4記載の電子回路装置。前記制御部と前記接続部は、前記擬似障害の発生による試験評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項4又は5記載の電子回路装置。前記電子回路装置がケーブルコネクタ部を備え、前記コンピュータは、ケーブルにて前記ケーブルコネクタ部に接続し、前記電子回路装置内の前記制御部と信号を送受する、ことを特徴とする請求項4乃至6のいずれか1項に記載の電子回路装置。以下、関連技術の分析を与える。関連技術においては、評価試験、あるいは故障解析等の対象となる電子回路装置の外部等に疑似信号発生装置を設ける構成の場合、試験スペース等を確保する必要がある。また特許文献1等においては、評価試験あるいは故障解析対象となる電子回路装置の任意の信号及びICIntegratedCircuitの外部ピンをプロービングする必要がある。しかしながら、近時のICLSIの高集積化、大規模化、多ピン配列狭ピッチ化に伴い、外部ピンをプロービングすることは容易ではない。例えばBGABallGridArrayパッケージの場合、ピンはチップ裏面で回路基板の信号配線と密着して接続するため、プローブ等を当てて信号をオシロスコープあるいはロジックアナライザでモニタすることは極めて困難である。BGAパッケージの所望のピンをプローブしてオシロスコープ等でモニタするためには、専用の治具等を回路基板上に設ける必要がある。したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、電子回路装置に対する擬似障害発生を容易化し、試験評価等の作業を効率化を図る方法と装置を提供することにある。本発明によれば、電子回路装置内に設けられる擬似障害発生対象ICの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ICの前記端子に、動作中の第1の値とは異なる第2の値を設定することで、動作中の前記ICに擬似障害を発生させる、擬似障害発生方法が提供される。本発明の別の側面によれば、電子回路装置内に設けられる擬似障害発生対象のICの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ICの前記端子に、動作中の第1の値とは異なる第2の値を設定し、動作中の前記ICに擬似障害を発生させる電子回路装置が提供される。本発明によれば、電子回路装置に対する擬似障害の発生を容易化し、試験評価等の作業の効率化を図ることができる。本発明の概要について図1を参照して説明する。本発明によれば、電子回路装置100内に設けられる擬似障害発生対象IC104の動作状態を制御する端子に接続部103を介して接続する制御部102を、前記接続部103とともに前記電子回路装置100内に設け、前記電子回路装置100にケーブル111、ケーブルコネクタ101を介して、着脱自在に接続されるコンピュータ110の制御により、前記制御部102から前記IC104の前記端子に、動作中の第1の値例えば前記IC104の動作を許可する値あるいは動作状態に設定する値とは異なる第2の値を設定することで、動作中の前記IC104に、擬似障害を発生させる。以下、本発明の実施形態について説明する。図1は、本発明の一実施形態の構成を示す図である。図1に示すように、電子回路装置100は、回路基板105上に設けられた、制御部102と、接続部103と、接続部103に接続する端子を有する擬似障害発生対象のIC104と、を備えている。ケーブルコネクタ部101と、を備えている。ケーブルコネクタ部101は、制御部102と、外部のPCPersonalComputer110をケーブル111で接続するためのコネクタである。特に制限されないが、ケーブル111としてUSBケーブルを用い、ケーブル111をPC110のUSBポートで接続するようにしてもよい。なお、回路基板105上には、擬似障害発生対象のIC104を、図1に破線に示すように、複数備えていてもよいことは勿論である。この場合、複数の擬似障害発生対象のIC104に接続する接続部103も複数個設けるようにしてもよい。この場合、制御部102は複数の接続部103のそれぞれに対して信号を個別に送出するようにしてもよい。さらに、回路基板105上には、例えばIC104の出力を受けて動作する別のICLSI不図示を備えてもよいことは勿論である。擬似障害発生対象のIC104は、制御部102からの信号を接続部103を介して受信し、該受信した信号のレベル電源電圧/グランド電圧等に応じて、活性化ON状態又は非活性化OFF状態に設定される、任意のICLSIであってよい。特に制限されないが、擬似障害発生対象のIC104は、回路基板105上の他の回路IC/LSI不図示に対してクロック信号を供給する発振回路オシレータやPLLPhaseLockedLoop:位相同期ループ等のクロック生成回路、あるいは、回路基板105上の他の回路IC/LSI不図示にDC電源を供給するDC/DCコンバータ等の電源回路であってもよい。制御部102は、例えばFPGA、CPLDComplexProgrammableLogicDevice等ハードウェア的な変更を必要としない回路リコンフィギュラブルデバイスで構成してもよい。特に制限されないが、本実施形態において、制御部102は、例えばJTAGバウンダリスキャン対応デバイスFPGAからなる。制御部102は、ケーブルコネクタ部101により接続されるPC110上で動作するプログラムバウンダリスキャンプログラムによって制御される。PC110は、ケーブルコネクタ部101を介して制御部102FPGAの任意の端子をバウンダリスキャンで調査し、PC110の表示装置不図示の画面上に制御部102FPGAの端子ピンの値を出力し、PC110の表示装置不図示に画面表示された制御部102FPGAの端子ピンをマウス不図示等で選択し、所望のピンを所定の値に設定する等の動作状態を設定することができる。また、1サイクル実行等例えば制御部102FPGAの端子からワンショットパルスを出力のステップ実行等の制御も可能とされる。なお、この種のバウンダリスキャン機能については、例えば上記特許文献4、あるいは、上記特許文献4の出願人によるJTAG関連製品等が参照される。制御部102は、擬似障害信号を印加するIC104の端子後述するON/OFF端子と接続部103を介して接続され、IC104のON/OFF端子に擬似障害を発生させる。例えば、ON/OFF端子がHighレベル電源電圧のときに動作状態ON状態のIC104に対して、擬似障害発生のため、ON/OFF端子を、Lowレベルグランド電位に一時的に設定する。この場合、制御部102FPGAの端子のうち接続部103を介してIC104のON/OFF端子に接続する端子を、PC110の表示装置不図示の画面上で選択し、所定の値例えばHigh又はLowに設定する。なお、IC104のON/OFF端子は、本明細書で便宜上、名づけた端子名であり、IC104の動作状態ON状態/非動作状態OFF状態を制御する端子イネーブル端子であれば、任意の端子であってよい。本実施形態によれば、電子回路装置105に、制御部102が組み込まれているため、追加改造及び作業が不要となる。次に図1を参照して本実施形態の動作を説明する。制御部102は、ケーブルコネクタ部101とケーブル111を介して、PC110制御装置に接続される。PC110で動作するプログラムバウンダリスキャンプログラムにより、制御部102を操作し、任意の信号論理レベルHigh/Low、パルス幅が任意を生成し、IC104に入力させる。動作中の電子回路装置にPC110等で設定した任意のタイミングで強制的に障害を発生させる。IC104は、ON/OFF端子に印加された疑似障害を受け、その影響は不具合、動作不良等、例えばIC104の出力に接続する他のIC、装置等の出力等から観測されるものとする。図2は、図1において、IC104のOFF論理非動作状態のときのON/OFF端子のレベルがLowレベルの場合の接続部103の構成の概要が示されている。接続部103は、IC104と同電源にてプルアップされた第1の抵抗R1抵抗値は例えば数キロオーム程度と、抵抗R2例えば数100オーム程度の抵抗網で構成される。特に制限されないが、抵抗R2の一端は、例えば制御部102内の出力トランジスタNM1のドレイン端子に接続される。出力トランジスタNM1のソース電位はグランド電位とされ、ゲートにLowレベルが印加されてオフ非導通状態のときに、ON/OFF端子は電源電圧とされ、出力トランジスNM1のゲートにHighレベルが印加され、オン導通状態のとき、IC104のON/OFF端子の電位はLow電位に設定される。すなわち、制御部102より、任意のパルス幅を持つLowパルスが出力されると、接続部103において、抵抗R1とR2の分圧値により、IC104のOFF論理に充分な電圧値が、ON/OFF端子に印加される。IC104は瞬間的にOFF状態となり、擬似障害が発生する。なお、抵抗R2は、電流制限抵抗である、制御部102側に大電流が流れこむことを防止する。これにより、繰り返し試験を行うことが可能となる。図3は、図1において、IC104’のOFF論理がHighの場合の接続部103’の構成の概要が示されている。接続部103’は、シグナルグランドにプルダウンされた、抵抗値が数キロオーム程度の抵抗R1と、抵抗値が数100オーム程度の抵抗R2の抵抗網を備え、OFF論理がHighであるため、制御部102からの信号を反転する論理反転部103-1を備えている。制御部102から、任意のパルス幅を持つLowパルスが駆動出力されると、当該Lowパルスを論理反転部103-1でHighパルスに変換し、IC104のON/OFF端子がHighとなり、瞬間的にOFF状態となり、擬似障害が発生する。なお、IC104’のON/OFF端子にHighパルスを印加する場合、制御部102FPGAにおいて、接続部103’を介してIC104’のON/OFF端子に接続する端子から、HighレベルHighパルスを出力するように設定してもよい。この場合、論理反転部103-1は不要となる。制御部102は、図2及び図3に示した2種のIC104、104’のON/OFF端子にそれぞれ接続部103、103’を介して接続する2つの端子を備えた構成としてもよい。この場合、PC110から、制御部102の該2つの端子にそれぞれ別々の値を設定するようにしてもよい。なお、上記実施形態では、IC104のON/OFF端子に印加する電圧レベルでIC104のON/OFF状態を制御する例を示したが、電圧の代わりに、電流の大小等に応じてON/OFF状態を制御するようにしてもよい。本実施形態によれば、擬似障害を発生させる制御部102を予め電子回路装置100に組み込んだことにより、試験、評価時等に、改造及びプロービング等の追加作業を削減することができる。このため、例えば比較的経験の浅い試験者でも容易に試験を行うことができる環境を提供している。また、例えば試験、評価が確定した電子回路装置を量産出荷する場合、あるいは運用時等には、少なくとも制御部102、接続部103を未実装とする取り外す構成としてもよい。この場合、試験評価時にだけ、制御部102と接続部103が回路基板105上に実装される。なお、試験評価時以外の運用時等に、制御部102と接続部103を未実装とする場合、IC104のON/OFF端子をオープンとせずに、動作時に、High電位図2又はLow電位図3に設定される。このように、制御部102と接続部103を未実装とすることで、製品コストの低減を可能としている。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。