"回路に固有の署名の生成を可能にする物理的にコピー不可能な関数LPUFを備えたシリコン集積回路において、前記関数は、-信号eによって横断されるループ502から成るリング発振器であって、前記ループは、互いに直列に接続された、N個のトポロジー的に同一のラグチェーン500,501および反転ゲート503から形成され、1つのラグチェーン500,501は、互いに直列に接続されたM個の遅延素子506,507から成る、リング発振器と、-N個の制御ワードC1,C2を生成する制御モジュール505であって、前記ワードは、前記ラグチェーンによって、それらを横断する前記信号eに導入される遅延の値を設定するために使用される、制御モジュールと、-前記制御ワードの更新後に、最後のラグチェーン501の出力における信号の周波数を測定する測定モジュール504と、-前記周波数測定から、前記回路の前記署名を構成するビットを推定する手段と、を含むことを特徴とするシリコン集積回路。請求項1に記載の回路において、前記回路は、ASICまたはFPGAであることを特徴とする回路。請求項1または2に記載の回路において、前記署名は、暗号化キーとして使用されることを特徴とする回路。請求項1または2に記載の回路において、前記署名は、その認証に使用されることを特徴とする回路。請求項1~4のいずれか一項に記載の回路において、前記遅延素子は、少なくとも2つの異なる経路403,404に従って、それらを横断する信号ei,jをステアリングする手段400を含み、遅延値di,j0,di,j1を導入する経路は、それに固有のものであり、前記ステアリングは、制御ワードに属する少なくとも1つのビットCi,jによって制御されることを特徴とする回路。請求項1~5のいずれか一項に記載の回路において、制御ワードの連結から成るチャレンジワードは、前記制御モジュール505の入力において提示され、前記モジュールは、前記ラグチェーン500,501を設定できるように、前記ワードに基づいて組み合わせを生成することを特徴とする回路。請求項1~6のいずれか一項に記載の回路において、前記署名の前記ビットは、前記制御ワードの様々な組み合わせに関して測定された周波数の順位付けに応じて決定されることを特徴とする回路。請求項1~6のいずれか一項に記載の回路において、前記署名の前記ビットは、2つの測定周波数値間の推定差に応じて決定され、測定周波数値は、制御ワードの組み合わせに対応することを特徴とする回路。請求項1~6のいずれか一項に記載の回路において、前記署名の前記ビットは、2つの推定周波数差δj間の比率の値に応じて決定されることを特徴とする回路。請求項1~9のいずれか一項に記載の回路において、乱数発生器を備え、生成された数は、前記制御ワードの組み合わせに対応する周波数が測定される順序を選択するために使用されることを特徴とする回路。請求項1~10のいずれか一項に記載の回路において、少なくとも1つのパリティビットを含み、このようなビットは、エラーを有して生成された前記署名のビットを修正するために使用されることを特徴とする回路。請求項1~11のいずれか一項に記載の物理的にコピー不可能な関数LPUFを含む集積回路のテスト方法において、一連のステップをテスト回路に適用することにより、選ばれた信頼性レベルで、前記回路に固有の署名の生成を可能にする回路を選択し、これらのステップは、前記テストを設定するためのパラメータTおよびTh、並びに少なくとも所定値HDに等しいハミング距離を有する制御ワードのB個の組み合わせの選択1000と、前記回路の前記署名ビットを表す代表的量が測定される測定フェーズ1003であって、署名ビットごとに最大T回までの測定が行われ、これらのT回の測定は、対応するビットが不定であるか否かを決定できるように累算され、前記決定は、前記パラメータThの値から推定された少なくとも1つの値と比較された後に行われ、前記テスト回路は、検出された不定ビット数に応じて選択される、測定フェーズと、に対応することを特徴とする方法。請求項12に記載の方法において、回路が選択されない確率を決定するステップを含み、前記確率は、式:を用いることによって決定され、式中:erfは、ガウス誤差関数であり;σは、前記回路の前記署名ビットを代表する前記量の前記測定の分散であることを特徴とする方法。請求項12または13に記載の方法において、署名ビットごとにエラーの確率を決定するステップを含み、前記確率は、式:を用いることによって決定され、式中:δjは、2つの異なる組み合わせの制御ワードの適用に対応する2つの周波数間で測定された周波数差であり;sは、s2が測定雑音の分散であるように定義されることを特徴とする方法。請求項12~14のいずれか一項に記載の方法において、不定である署名ビットが存在しない場合に回路が選択されることを特徴とする方法。請求項12~14のいずれか一項に記載の方法において、テスト回路の前記LPUF機能が、値が前記回路の署名に基づいて決定されるパリティビットに関連し、不定ビットの数が厳密に2より少ない場合に、前記回路が選択されることを特徴とする方法。請求項12~16のいずれか一項に記載の方法において、s2およびσ2の値が、70°Cに実質的に等しい温度、および公称供給電圧に対して実質的に5低い前記回路用の供給電圧に関して測定され1002、前記測定フェーズ1003は、同じ状況下で行われることを特徴とする方法。請求項13~17のいずれか一項に記載の方法を実施するテストシステムにおいて、ユーザーインターフェース1104を備え、測定プローブ1106,1107の制御を可能にする機器アイテム1101を有する、コンピュータ1105から成り、前記プローブの機能は、前記署名ビットを表し、前記テスト回路1103によって生成される前記代表的量の測定を集めることであり、このフェーズに関連する処理動作は、その後、前記コンピュータ1105によって行われ、そのインターフェース1104に表示されることを特徴とするテストシステム。本発明の目的は、特に、上記の欠点を軽減することである。この目的のために、本発明の主題は、前記回路に固有の署名の生成を可能にする物理的にコピー不可能な関数LPUFを含むシリコン集積回路である。前記関数は、信号eによって横断されるループから成るリング発振器を含み、前記ループは、互いに直列に接続されたN個のトポロジー的に同一のラグチェーンおよび反転ゲートから形成され、1つのラグチェーンは、互いに直列に接続されたM個の遅延素子から成る。それはまた、N個の制御ワードを生成する制御モジュールを含み、前記ワードは、ラグチェーンによって、それらを横断する信号eに対して導入される遅延の値を設定するために使用される。それはまた、制御ワードの更新後に、最後のラグチェーンの出力における信号の周波数を測定する測定モジュールを含む。それはまた、周波数測定から、回路の署名を構成するビットを推定する手段を含む。回路は、例えば、ASIC回路またはFPGAである。一実施形態によれば、署名は、暗号化キーとして使用される。別の実施形態によれば、署名は、その認証に用いられる。遅延素子は、例えば、少なくとも2つの異なる経路に従って、それらを横断する信号をステアリングする手段を含み、遅延値を導入する経路は、それに固有のものであり、ステアリングは、制御ワードに属する少なくとも1つのビットによって制御される。本発明のある態様によれば、制御ワードの連結から成るチャレンジワードは、制御モジュールの入力において提示され、前記モジュールは、ラグチェーンを設定できるように、前記ワードに基づいて組み合わせを生成する。署名のビットは、例えば、制御ワードの様々な組み合わせに関して測定された周波数の順位付けに応じて決定される。署名のビットは、例えば、2つの測定周波数値間の推定差に応じて決定され、1つの測定周波数値は、1つの制御ワードの組み合わせに対応する。署名のビットは、例えば、2つの推定周波数差間の比率の値に応じて決定される。一実施形態においては、回路は、乱数発生器を備え、生成された数は、制御ワードの組み合わせに対応する周波数が測定される順序を選択するために使用される。回路は、例えば、少なくとも1つのパリティビットを含み、このようなビットは、エラーを有して生成された署名のビットを修正するために使用される。本発明の主題は、物理的にコピー不可能な関数LPUFを含む集積回路のテスト方法でもある。一連のステップをテスト回路に適用することにより、選ばれた信頼性レベルで前記回路に固有の署名の生成を可能にする回路が選択でき、これらのステップは、テストを設定するためのパラメータTおよびTh並びに少なくとも所定値HDに等しいハミング距離を有する制御ワードのB個の組み合わせの選択に対応し、ひいては、回路の署名ビットを表す代表的量が測定される測定フェーズであって、署名ビットごとに最大T回までの測定が行われ、これらのT回の測定は、対応するビットが不定であるか否かを決定できるように累算され、この決定は、パラメータThの値から推定された少なくとも1つの値と比較された後に行われ、テスト回路は、検出された不定ビット数に応じて選択される、測定フェーズに対応する。実施のある態様によれば、本発明の方法は、回路が選択されない確率を決定するステップを含み、前記確率は、式:を用いることによって決定され、式中:erfは、ガウス誤差関数であり;σは、回路の署名ビットを代表する量の測定の分散である。実施の別の態様によれば、本発明の方法は、署名ビットごとにエラーの確率を決定するステップを含み、前記確率は、式:を用いることによって決定され、式中:δjは、2つの異なる組み合わせの制御ワードの適用に対応する2つの周波数間で測定された周波数差であり;sは、s2が測定雑音の分散であるように定義される。例えば、不定である署名ビットが存在しない場合に、回路が選択される。テスト回路のLPUF機能は、値が前記回路の署名に基づいて決定されるパリティビットに関連し、例えば、不定ビットの数が厳密に2より少ない場合に、前記回路が選択される。s2およびσ2の値は、例えば、70°Cに実質的に等しい温度、および公称供給電圧に対して実質的に5低い回路用の供給電圧に関して測定され、測定フェーズは、同じ状況下で行われる。本発明の主題は、本発明による方法を実施するテストシステムでもある。システムは、ユーザーインターフェースを備え、測定プローブの制御を可能にする機器アイテムを有するコンピュータから成り、前記プローブの機能は、署名ビットを表し、テスト回路によって生成される代表的量の測定を集めることであり、このフェーズに関連する処理動作は、その後、コンピュータによって行われ、そのインターフェースに表示される。本発明の他の特徴および利点は、非限定的例として与えられる、添付の図面に関連して提供される以下の記載により明白となるであろう。図1は、アービターPUF例を示す。アービターPUFは、通例、互いに直列に接続されたK個の遅延素子100,101,102のチェーンと、前記チェーンの最後の遅延素子に接続されたアービター素子103とから成る。信号eは、PUFに導入され、2つの異なる電子経路104,105を横断する。遅延素子100,101,102は、K個のビットC1,C2,,CKのバイナリ制御ワードを用いて設定され得る。K個のビットのワードに対して、2つの経路104,105の各々の設定が対応する。この設定は、ある特定のバイナリ制御ワードに対して一意的であり、前記ワードの各ビットは、遅延素子100,101,102の1つを設定するために使用され、遅延素子は、ステアリング機能を有し、制御ワードに関連する2つの一意的な経路の定義付けに関与する。アービター素子103は、eから生じる2つの信号間の、これら2つの経路104,105によって導入された遅延を比較し、この比較の結果が、ビットQとなる。制御ワードを変更することによって、別のビットQが生成される。従って、アービターPUFが実装される回路の署名として使用されるバイナリワードをこのようにして生成することが可能である。図2は、アービターPUFにおいて使用され得る遅延素子を表す。この遅延素子は、例えば、K個の素子のチェーンのj番目の素子である。2つの信号e0,jおよびe1,jは、この遅延素子への入力として示されている。前記素子の出力は、2つの信号s0およびs1に相当する。入力信号は、制御ビットCjによって得られる値に応じてステアリングされ、2つのゲート205,206を制御する前記ビットは、このステアリングを可能にする。例えば、信号e0,jは、Cj=0である場合には第1経路200、またはCj=1である場合には第2経路201をたどり得る。最初のケースでは、出力信号s0は、第1経路200に関連する遅延d0jの影響を受ける入力信号e0,jに対応し、2番目のケースでは、出力信号s1は、第2経路201に関連する遅延d1jの影響を受ける入力信号e0,jに対応する。信号e1,jに関しては、後者は、Cj=0である場合には第1経路202、またはCj=1である場合には第2経路203をたどり得る。最初のケースでは、出力信号s1は、第1経路202に関連する遅延d0jの影響を受ける入力信号e1,jに対応し、2番目のケースでは、出力信号s1は、第2経路203に関連する遅延d1jの影響を受ける入力信号e1,jに対応する。これらの遅延素子がアービターPUFの実施を可能にするためには、前記素子に対して内部の経路が均衡を保つこと、すなわち、平行経路200,202が同一であり、交差経路201,203が同一であることが必要である。この均衡は、各遅延素子のレベルにおいて、より多数の経路が交差可能である程、よりいっそう複雑である。アービターPUFの実施は、従って複雑である。図3は、本発明による、ループ構造を含むシリコンPUF例を示す。この例のシリコンPUFは、後続の記載において、LoopPhysicallyUnclonableFunctionループの物理的に複製困難な関数という語句から得られる頭字語LPUFによって表される。LPUFは、N個のラグチェーン301,302から形成されるループ300を含むシリコンPUFである。Nは、少なくとも2である。このループは、単純なリング発振器を形成する。ラグチェーン301,302は、M個の遅延素子303から成る。リング発振器PUFとは異なり、LPUFの発振器は、単一の発振器から成る。LPUFの構造の利点の1つは、雑音が全ての遅延チェーンに共通することである。さらに、ループが1つのみであるので、発振器間の相互結合の問題がない。各遅延チェーン301,302は、M個のビットの制御ワードCiを受け取り、ワードは、回路に固有の遅延値に対応する。制御ワードCiのビットCi,jは、ラグチェーンiのM個の素子の中の遅延素子番号jのラグ値に対応する。LPUFの設計期間中、より具体的には、論理ゲートおよびそれらの相互接続を、トランジスタを有するゲートおよび実際のワイヤへと転換することにある配置ルーティングの期間中、ラグチェーンは、厳密に同一の形でN回複製される。この複製は、ASIC回路またはFPGA回路の設計の枠組み内のいずれにせよ、容易に実施され得る。このことから、LPUFは特に設計が単純であるということになる。図4は、LPUFに含まれるラグチェーンに使用され得る遅延素子の一例を示す。入力信号ei,jが遅延素子405に導入される。前記信号は、2つの異なる経路403,404をたどることによって伝搬可能である。経路の選択は、制御素子に関連する制御ビットCi,jの値によって決まり、前記ビットは、マルチプレクサ400を用いて2つの経路403または404の一方を選択する目的を持つ。添字iおよびjは、それぞれ、チェーンのインデックスおよびチェーン中の素子のインデックスを示す。一例として、Ci,j=0の場合、入力信号ei,jは、第1経路403をたどり、第1遅延素子の出力は、遅延di,j0に影響を受けた信号ei,jに相当し、前記遅延は、この第1経路に沿った信号の伝搬によって生じる。逆に、Ci,j=1の場合、入力信号ei,jは、第2経路404をたどり、第1遅延素子の出力は、遅延di,j1に影響を受けた信号ei,jに相当し、前記遅延は、この第2経路に沿った信号の伝搬によって生じる。有利には、全く同一のチェーン内のj番目の素子に対応する元の素子405の複製品406,407を有するためには、遅延素子を複製すれば十分であるので、遅延素子の様々な経路403,404間の均衡をとる必要がない。従って、遅延素子の様々な経路が交差しないので、アービターPUFと比較して、均衡がより簡単に保証される。遅延素子は、あるチェーンと次のチェーンで同じ物理的特徴を持たないので、LPUFが利用できる異なる遅延を導入する。図5は、N=2のラグチェーンを含むLPUFを示す。2つのラグチェーン500,501の各々は、M個の遅延素子を含む。これらのラグチェーンは、トポロジー的に、すなわち、機能的に同一であり、同じ物理構造を有する。遅延素子506,507並びにそれらの相互接続508は、第2のラグチェーン501において、完全に同じように再び見られる。チェーンは互いに直列に接続され、第2のチェーンの出力は、ループライン502によって、第1のチェーンの入力にループされる。反転機能を実行する論理ゲート503は、前記ループ502上に配置される。このループされたアセンブリは、設定可能な発振器を構成する。2つの遅延素子500,501は、それぞれ、2つのバイナリワードC1およびC2によって制御される。C1およびC2の各々は、C1,1,C1,2,,C1,MおよびC2,1,C2,2,,C2,Mとそれぞれ表示されるM個のビットから成る。これらの2つのワードは、制御モジュール505によって生成される。最後のラグチェーンの出力信号の周波数は、測定モジュール504によって分析される。測定された周波数値は、様々なラグチェーンによって導入された遅延によって決まり、従って、それらに適用される制御ワードによって決まる。制御モジュール505は、例えば、第1のペア値C1,C2=0,2j、すなわち、C2,j=1j∈[1;M]であり、C1およびC2の他方のビットが0に等しく、次に、第2のペア値C1,C2=2j,0を連続的に適用する。測定モジュール504は、ペアC1,C2の2つの値の適用に対応する信号の周波数を連続的に測定し、前記測定は、それぞれ、freq0,2jおよびfreq2j,0と表記される。これらの測定から推定されるのは、署名のビットを代表する量である。例えば、周波数差δjは、その後、以下の式を用いて制御モジュール505によって推定される:δj=freq0,2j-freq2j,01信号がたどる経路を変更するペアC1,C2の2つの値の適用の結果である、ラグチェーンにおける伝搬ラグの差は、ゼロではなく、利用され得る。実際には、このラグの差は、測定される周波数差δjに影響を与え、後者は、結果的に、特に回路に固有の署名のビット生成に使用できる。従って、署名のビットを示す代表的量δjに基づいて署名のビット生成を行うように慣例が選択されてもよい。例えば、N=2の場合、ビットiは、δjが正であれば0に等しく、δjが負であれば1に等しい。署名の様々なビットを生成するためには、後続の記載においてチャレンジワードと呼ばれるバイナリワードが、LPUFの入力に提示され、制御モジュール505によって処理される。制御モジュール505は、これに基づき、ラグチェーンを設定するため、および周波数差の測定が可能となるように使用される制御ワードの組み合わせを生成する。実際には、1つのチャレンジワードは、N個の制御ワードから成る。これらの制御ワードは、N個のワードCiのN個の可能な制御組み合わせ感嘆符は階乗演算を表すに従って、可能な限り多くのラグチェーンの設定を得ることができるように、様々な方法で組み合わせることができる。その後、レスポンスが例えば制御モジュールによって決定される。N=2の場合、回路の署名に対応するレスポンス例は、上記の周波数差に応じて表され得る。N2の場合、レスポンスは、例えば、N個の可能な制御組み合わせの周波数の順序に応じて決定され得る。制御ひいてはラグの様々な組み合わせで得られた周波数を比較および分類するためには、そこにワードCiの少なくとも2つの異なる組み合わせが存在する必要がある。ワードCiの組み合わせの合計のハミング距離HDを考慮すると、HDは、式:を用いて表すことができる。式中、HWは、ハミング重みを決定する関数であり、は、排他的論理和演算を表す。Ci,Ci’が、N個のチェーンに作用するワードの組み合わせに基づいて確立された2つの制御ワードである場合には、少なくとも2つの異なる組み合わせを有することを確信するためには、以下の式によって表される条件が好ましくは満たされる必要がある:∀i,i∈[1,N]HD≧13さらに、N個のラグチェーンのj番目のビットは、値1のままであることはならず、そうでなければ、制御装置を用いてビットの差を検出できない。j番目のビットは、慣例によって、常に0に等しくなり得る。例えば、N=2およびM=3の場合には、ペアの値C1,C2=0,1に関して得られた差δjは、特に明記しない限り、ペア値C1,C2=2,3、C1,C2=4,5、およびC1,C2=6,7に関しても同じであり、以下の式が満たされる必要がある:LPUFは、覗き見または故障注入による攻撃を防ぐメカニズムを含むことも可能である。従って、乱数発生器を回路に組み込んでもよい。後者は、周波数が測定される順序の選択に使用され得る。従って、周波数の測定が制御ワードのランダム系列で行われるので、攻撃者は、ビット値を強制することも、ビットの値を解明することもできない。有利には、LPUFは、環境に関連する雑音および干渉に耐性がある。実際には、LPUFを構成するラグチェーンは、擾乱雑音によって全く同じように影響を受ける。従って、それが測定よりも長い継続期間である場合には、周波数測定の結果は、この雑音によりほとんど影響を受けず、その結果、署名の生成は信頼性を保ち、このことは、リング発振器のペアを有するPUFの場合にはあてはまらないかもしれない。回路の認証を目的とした用途の場合、LPUFは、CRPメカニズムChallenge-ResponsePairチャレンジレスポンスペアという語句から得られる頭字語と共に使用され得る。このメカニズムは、LPUFを前記回路に組み込むことによって実施され得る。チャレンジメッセージまたはワードは、前記LPUFに提示され、その後、後者は、回路の認証を可能にするレスポンスメッセージを決定する。実際には、このレスポンスメッセージは、PUFによって生成される署名に対応し、前記回路に固有のものである。LPUFは、暗号化キーの生成にも使用できる。従って、LPUF自体は、チャンレンジメッセージのサブセットを使用し、このようにして生成された署名は、暗号化キーとして使用され得る。チャレンジワードは、N個の制御ワードCii∈[1,,N]の連結に相当し、1つの制御ワードは、N個のラグチェーンの各々に使用される。レスポンスワードは、測定結果、およびN個のワードCiのN個の可能な組み合わせによって生じる周波数比較の結果であり、感嘆符は、階乗演算を表す。N個の異なる組み合わせを有するために、条件3および4を全ての制御ワードCiが異なるという事実で補完することができる。これは、によって表すことができる。測定された周波数は、所定のプロトコルに従ってレスポンスを形成できるように互いに比較される。例えば、N個の組み合わせは、N個の配置を得るために、異なって分類され得る。図6は、LPUFに使用される制御ワードを組み合わせるためのスキーム例を示す。この例では、N=3であり、制御ワードCiは、条件3、4および5に適合する3つの値A、BおよびC600をとり得る。したがって、6つの可能な組み合わせ603が、制御ワードC1,C2,C3に関して生成され、720の周波数配置が得られ得る。有利には、可能なチャレンジワードの数は、アービターPUFの場合と比較して大幅に数が多い。実際には、アービターPUFに関しては、この数は、2Mに等しい。LPUFに関して、式3、4および5を考慮すると、可能なチャレンジワードの数は、NおよびMの特定の値に関する以下の表1により与えられる。有利には、生成され得る異なる署名の数は、結果的に、アービターPUFと比較してLPUFの場合は非常に多い。LPUFが実装される構成要素に固有の暗号化キーを生成することを目的とした用途に関して、あるスキームは、所定の制御ワード、すなわち、回路によって保存された制御ワードを用いることにある。この原理は、チャレンジワードの発送が存在しないことを除いては、認証と同じであり、組み合わせの周波数が測定および比較されるチャレンジワードのサブセットの考慮は、LPUF次第である。このスキームの原理を説明するために、ビットの1つが値1をとる制御ワードを除く、ビットがゼロにさせられる同一の制御ワードCiを用いて、LPUFの制御モジュールを考える。この制御ワードに関連する値は、2jであり、jは、キーの1ビットを生成するために使用されるj番目の遅延素子を表す。LPUFの制御モジュールは、その後、N個の制御ワードCiに対して順列を適用することによって、N個の組み合わせを生成する。この例の場合のように、全ての制御ワードは、1は別として、同一ゼロであり、組み合わせの数は、Nではなく、Nに等しい。これらのN個の組み合わせに対応するN個の周波数は、測定によって得られる。測定された周波数値は、制御ワードC1,CNの組み合わせに対応し、前記値は、freqC1,,CNと表示される。従って、上記のN個の組み合わせに対応するN個の周波数f1,f2,,fNは、以下のように書くことができる:f1=freq0,0,,2jfN-1=freq0,2j,,0fN=freq2j,0,,0これらの測定された周波数は、例えば、測定された周波数の差または組み合わせに対して、生成される署名のビットが対応するように分類される。一例として、N=2の場合には、周波数の差δiにより、暗号化キーのj番目のビットを得ることが可能となり、前記差は、式1を用いることによって決定される。N=3の場合には、3つの可能な周波数値が存在し、結果的に、6つの可能な組み合わせが存在する。3つの値は:f1=freq0,0,2jf2=freq0,2j,0f3=freq2j,0,0である。暗号化キーのビットは、その後、以下に一例を示す表を用いて推定され得る。所定のチャレンジワードを用いてこの同じスキームを適用することにより、署名を得ることができる。チャレンジワードの数は、暗号化キーまたはLPUFを含む回路の認証に使用されるレスポンスワードを構成するために抽出され得るビット数に関連する。例えば、N=2およびM=5である場合、表1を考慮すると、121の異なるビットを得ることが可能である。Nが2よりも大きい場合には、本明細書において既に説明したように、N個の可能な配置が存在するので、得られるビット数は急激に増加する。署名を構成する最大ビット数は、Nの2を底とする対数によって乗算された可能なチャレンジワード数に等しい。表1は、非常に多数のチャレンジワード、ひいては署名ビットが存在することを示している。しかしながら、後者は、チャレンジワードがビットの同じ組み合わせを共有し得る例えば、N=3の場合、チャレンジワードM1=0,1,2は、チャレンジワードM2=0,1,3に近いので、重複し得る。この重複は、互いの間に非常に大きな距離が存在する制御ワードの組み合わせを選択する際には、低いままである。従って、この選択肢は、例えば、1つのチャレンジワードと、その他のワードのN個の組み合わせとのハミング距離が最小値以上であるという距離的拘束に従いながら実行され得る。前の例では、M1とM2との距離は、である。選択された最小値が2である場合には、これらのチャレンジワードの1つが却下される。LPUF回路は、パリティビットを含むことができる。実際には、特に、製造後の回路の物理的特長ゆえに、署名のビットの1つが誤って生成され得る。パリティビットは、署名の全てのビットに対して回路によって計算される。使用され得る慣例の1つでは、1である署名ビットの数が偶数である場合に、パリティビットを0に設定することである。不揮発性メモリを用いることによって、このビットを保存し得る。FPGA回路が使用される場合には、パリティビットの各値に固有の2つの設定ファイルを有すれば十分である。誤った署名ビットを生成する確率を低減するために、ある特定の制御組み合わせに関して、トライアルとも呼ばれる署名ビットを代表する量の数回の測定を、連続してLPUF測定モジュールによって行い得る。その後、これらのトライアルによって得られた値を累算し、累算結果の符号により、署名ビットが与えられる。パリティビットがLPUFの動作に関連する場合、トライアルに相当する処理の期間に、最も信頼性の低いビットが容易に検出され得る。次に、パリティに従っていないことが分かると、このビットは、反転されることによって容易に修正され得る。この原理は、図8によって示され、曲線の1つ800が、最も信頼性の低いビットに対応し、その他の曲線は、署名のより信頼性の高いビットに対応する。以前に説明したように、一旦測定が終了すると、パリティに従っていない場合には、信頼できないビットは修正され得る。誤った署名を生成する確率が無視できる程度である集積回路をテストおよび/または選択することを可能にする方法を実施するために、LPUFの特徴を用いることができる。従って、この方法は、特に、信頼できない回路を廃棄し、それらを信頼性レベルによってランク付けることも可能にするので、LPUFの使用の信頼性を向上させることが可能であり、ある特定の信頼性レベルを有する回路は、ある特定の族の用途に用いることが可能である。この方法は、例えば、最も信頼性の高い回路のみを保持するために、回路の製造プロセスの最後に適用されてもよい。有利には、回路を選択するこの可能性により、エラー修正コードの実施の手間を省くことが可能となる。本発明の方法の目的は、特に、所定の確率値よりも大きい誤った署名を生成する確率を持つ回路を廃棄することである。この方法の一実施例を後続の記載に示す。この例では、LPUFを含む回路を考える。LPUFは、N=2のラグチェーンを含み、各署名ビットは、以前に定義したような周波数差δjの測定から推定される。全く同じように製造された回路の母集団を考えることによって、変数δjは、ゼロ平均および分散σ2を有するガウス分布をたどる。すなわち、δj∈N0,σ26Na,bは、平均aおよび分散bを有するガウス法則を表す。回路レベルでは、δjの各測定は、環境に敏感である。回路の署名のj番目のビットに対応するδjの測定値は、と記載し、δjに中心を置き、測定雑音に対応する分散s2を有するガウス分布をたどる。すなわち、δjの値は、測定の信頼できる値を得るためには、可能な限り0からである必要がある。Pe,jと記載される、ビットjにおけるエラーの確率は、例えば、測定値の符号が、期待値δjの符号とは異なる確率に一致する。この確率は、以下の式を用いて表すことができる:式中、関数erfは、ガウス誤差関数である。このエラーを表すグラフ例を図7に示す。Pe,jは、の確率密度700の-∝および0間の積分に対応する領域701に対応する。このエラーの確率Pe,jは、δjが0に近い場合に著しい。それは、実際には、その間に測定結果が累算されるT回のトライアルを行うことによって減少され得る。従って、T回の測定が実行される。Pe,jは、以下の式を用いて表すことができる:従って、もしδjが低く、かつ閾値Thよりも大きければ、所望のエラー確率が低い場合には、トライアルをかなりの数であるT回適用する必要がある。Thの閾値を固定することによって、ある一定のエラー確率を有し、かつ実行されるべきトライアル数に従いながら、Thよりも小さいδjの値を有する回路を除外することが可能である。Thは、回路の温度および供給電圧に関して好ましくない状況を考慮しながら、有利に選択され得る。各々が1つの署名ビットに関連するM個の遅延素子を有する回路を考えた場合、回路が不合格とされるためには、δj2の場合、または方程式12によって表されるように、制御ワードが、互いの間に一定のハミング距離HDを有する数個のゼロ以外のビットを含む場合に減少する。従って、署名ビットは、2つの周波数測定間の差を生成するように機能するHD遅延素子と相関される。それは、測定がδiのHD値の合計から成ると見なすことに等しい。従って、それからという結果になる。使用される制御ワード間のハミング距離HDを増加させることによって、結果的に、回路を不合格とする確率Prejを減少させることができる。B個の署名ビットは、Mよりもはるかに大きくなり得る。この場合における不良品発生率は、Mを署名の有効ビット数Bに置き換えた式と同一である:本発明による方法は、できる限りT回もの一連の測定を行い、次に、ビットごとに前記測定の結果を累算する。これらのトライアルによって得られた値は、1つまたは複数の所定の閾値と比較される。この比較結果によって、トライアルが実行された署名のそのビットが、0、1、または閾値が得られない場合この場合、ビットは、不定または信頼できないと見なされるには不定値のいずれに一致するかを決定することが可能となる。不定値は、ビットが0または1のいずれにあるかを決定することが不可能な値である。この技術により、署名ビットの生成に使用される測定結果の信頼性を向上し、結果的に、この署名のビットがエラーを有して生成される確率を低減することが可能となる。ある特定の閾値が得られた際に、LPUFの制御モジュールが与えられた署名ビットの計算を停止する場合、測定時間が有利に最適化され得る。N=2の場合、測定は、例えば、以前に定義したような差δiに対応する。従って、2つの閾値が選択され、署名のビット毎の総計の測定結果と比較されてもよく、これら2つの閾値は、例えば、以下の値に対応する:-Th×T、これに関して、この値よりも総計の測定が大きい場合には1が選択される;-Th×T、これに関して、この値よりも総計の測定が小さい場合には0が選択される。回路の署名の所与のビットに対応する測定結果の累算が、これらの閾値の1つを得ると、測定が停止され、ビットの値に関する決定が行われる。連続的な測定および閾値との比較の原理は、回路のテスト方法の枠組み内で適用され得るが、以前に説明したように、回路自体によっても適用され得る。信頼性があると見なされた回路に関しては、本発明によるテスト方法の適用に続いて、収束が系統的に生じる。最も信頼性の高いビットが、急激に収束し、最も信頼性の低いビットは、より多くの測定トライアルを必要とする。このテスト方法が、署名に関連するパリティビットを含むLPUFを含む回路に適用されると、不良品発生率が大幅に減少され得る。実際には、このテストスキームは、信頼できない署名ビットを有する回路、すなわち、δj2の場合、測定間の差ではなく、周波数差間の比率を用いることによって、温度とは無関係の測定を用いることが可能である。次に、これらの比率の値から、回路の署名ビットが推定される。図9は、N=3の場合の3つの制御ワードA,B,Cの6つの可能な組み合わせを示す。この場合、署名ビットは、例えば、に相当する計量Δi,jから推定される。この方程式では、値δiおよびδjは、測定された周波数の差に相当し、この差は、制御ワードの2つの異なる組み合わせ間で測定される。次に、LPUFの制御モジュールは、計量Δi,jを決定し、そこから、回路の署名ビットを推定する。図9の例は、Δ1,20であれば、署名の最初のビットb0は1に設定され、その他の場合は、0に等しい。同様に、Δ3,40であれば、署名の2番目のビットb1は1に設定され、その他の場合は、0に等しい。図10は、本発明による回路をテストする方法の一例を示す。この方法の第1のステップ1000の目的は、テストの設定パラメータを選択することである。従って、以前に定義したパラメータTおよびThの値が選択され、前記値は、回路を選択する、または不合格とする確率、並びにテストの継続期間に影響を与える。この設定ステップにより、制御ワードのB個の組み合わせを、このB個の組み合わせの組の内の2つの組み合わせ間のハミング距離HDを保証できるように選択することも可能となる。この方法の第2のステップ1001の目的は、ビットごとのエラーの確率、並びにテスト回路を不合格とする確率の決定である。これらの2つの確率は、一方では設定ステップ中に選択されるようなパラメータTおよびThを考慮し、他方では、測定雑音の分散s2および処理分散による測定分散σ2の測定値1002を考慮しながら、例えば、式9および13を用いて決定される。これらの分散の測定は、当業者に公知の任意の測定手段によって行われ得る。これらの確率の決定により、ユーザーのニーズに応じて、設定パラメータの値を有利に適合させることが可能となる。測定フェーズと称する第3のステップ1003の目的は、テスト回路が信頼性があると見なされるかを決定することである。そうでない場合には、前記回路は、不合格である。この測定フェーズは、ユーザーがテストすることを決めた全ての回路に対して適用される。従って、テストされる回路に含まれるLPUFの制御モジュールは、周波数差δjの測定が可能となるように、第1のステップ中に選択された制御ワードのB個の組み合わせを適用するように設定される。数回の測定トライアルは、累算され、上記のような1つまたは複数の閾値と比較されるように、署名のビットごとに行われる。もしLPUFが自由に使えるパリティビットを持たなければ、1ビット少なければ信頼性があると見なされない場合に、回路は不合格である。LPUFが自由に使えるパリティビットを持つ場合には、署名の単一ビットが信頼性があると見なれされないテスト回路は、不合格ではなく、パリティビットの値が、このようにして生成された署名に対して計算される。続いて、このビットにより、前記回路が信頼できないビットにおけるエラーを検出し、それを修正することが可能となる。このテストスキームの信頼性を最適化するためには、分散s2およびσ2の測定、および測定フェーズも、テスト回路の限界動作条件に相当する状況下で有利に行われ得ることに留意されたい。これらの状況は、例えば、70°Cに実質的に等しい温度と、テスト回路の公称供給電圧に対して、実質的に5低い供給電圧に相当する。図11は、本発明によるテスト方法を実施するテストシステム例を示す。テストシステム1100は、例えば、ユーザーインターフェース1104を備えたコンピュータ1105から成る。システムは、測定プローブ1106,1107の制御を可能にする機器アイテム1101も含む。これらの測定プローブは、テストされる電子回路1103前記回路は、LPUFを含むを含む電子カード1102に配線をつながれる。システムは、上記のようなテスト方法を実施する。ユーザーインターフェース1104は、テストの設定および結果の表示も可能にする。"