ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Finger形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Finger形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部と接続される二つのゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、前記パッシベーション膜に形成された開口部に露出する、前記ゲート引き出し電極の一部であるゲート接続電極、前記ソース電極の一部であるソース接続電極、及び前記ドレイン電極の一部であるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする半導体装置。ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Finger形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Finger形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部及び前記ソース電極と前記ドレイン電極の間の複数のゲート電極と接続される複数のゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、該パッシベーション膜に形成された開口部に露出する、前記複数のゲート引き出し電極の一部となるゲート接続電極、前記ソース電極の一部となるソース接続電極、及び前記ドレイン電極の一部となるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする半導体装置。前記突起電極が前記半導体チップの前記各接続電極に形成された金バンプ電極であることを特徴とする請求項1または請求項2に記載の半導体装置。前記金バンプ電極が前記半導体チップの前記各接続電極に金線をワイヤボンドし、その先端を切断することにより形成されることを特徴とする請求項3に記載の半導体装置。前記突起電極が前記半導体チップの前記各接続電極に形成されたはんだバンプ電極であることを特徴とする請求項1または請求項2に記載の半導体装置。前記半導体チップがWLPWaferLevelChipSizePackageであることを特徴とする請求項3または請求項5に記載の半導体装置。前記基板が、その裏面に該基板の表面の前記基板ソース電極、前記基板ドレイン電極とそれぞれ該基板に形成されたスルーホールを介して接続され、且つはんだバンプを備える基板ソース裏面配線、基板ドレイン裏面配線が形成されたBGA基板であることを特徴とする請求項1乃至請求項6のいずれかに記載の半導体装置。前記BGA基板の裏面に前記ゲート電極シャント用基板配線が形成され、前記BGA基板の表面に該BGA基板に形成されたスルーホールを介して該ゲート電極シャント用基板配線と接続されるゲート接続用基板電極が形成されることを特徴とする請求項7に記載の半導体装置。前記半導体チップは前記Finger形状電極からなる前記ソース電極、前記ドレイン電極等を備えるパワーMOSトランジスタとその制御回路、周辺回路からなる半導体集積回路であることを特徴とする請求項1乃至請求項8のいずれかに記載の半導体装置。特許文献1に記載のように、ドレイン-ソース間を延在するゲート電極上の層間絶縁膜にゲート電極に沿って溝を形成し、該溝内をタングステンWで埋め込むプラグ電極でゲート電極シャント配線を形成すれば、ゲート抵抗RGは十分な値まで低減できる。しかし、更なるスイッチング特性の改善への要求に対応するため、タングステンW層からなるプラグ電極の抵抗を一層低減することが必要になる。そのためには、タングステンWからなるプラグ電極の膜厚、幅を更に増大させる必要がある。しかし、そのような厚い膜厚、幅の大きなプラグ電極を形成する事は、微細化された配線パターンの形成の障害となる。従って、ゲート抵抗RGの更なる低減のための新たな手段が必要になる。本発明の半導体装置は、ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Finger形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Finger形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部と接続される二つのゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、前記パッシベーション膜に形成された開口部に露出する、前記ゲート引き出し電極の一部であるゲート接続電極、前記ソース電極の一部であるソース接続電極、及び前記ドレイン電極の一部であるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする。また、本発明の半導体装置は、ゲート電極シャント用基板配線、基板ソース配線、及び基板ドレイン配線が形成された基板と、Finger形状電極からなるソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極の間を前記Finger形状電極の一方の端部から他方の端部まで延在するゲート電極と、前記ゲート電極上を被覆する層間絶縁膜に形成されたコンタクトホールを介して前記ゲート電極の両端部及び前記ソース電極と前記ドレイン電極の間の複数のゲート電極と接続される複数のゲート引き出し電極と、前記層間絶縁膜上を被覆するパッシベーション膜と、該パッシベーション膜に形成された開口部に露出する、前記複数のゲート引き出し電極の一部となるゲート接続電極、前記ソース電極の一部となるソース接続電極、及び前記ドレイン電極の一部となるドレイン接続電極と、前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極上に形成された突起電極と、を備える半導体チップと、を具備し、前記基板の前記ゲート電極シャント用基板配線、前記基板ソース配線、及び前記基板ドレイン配線と、前記半導体チップの前記ゲート接続電極、前記ソース接続電極、及び前記ドレイン接続電極のそれぞれとが前記突起電極を介して接続されることを特徴とする。また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に形成された金バンプ電極であることを特徴とする。また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に金線をワイヤボンドし、その先端を切断することにより形成された金バンプ電極であることを特徴とする。また、本発明の半導体装置は、前記突起電極が前記半導体チップの前記各接続電極に形成されたはんだバンプ電極であることを特徴とする。また、本発明の半導体装置は、前記半導体チップがWLPWaferLevelChipSizePackageであることを特徴とする。また、本発明の半導体装置は、前記基板が、その裏面に該基板の表面の前記基板ソース電極、前記基板ドレイン電極とそれぞれ該基板に形成されたスルーホールを介して接続され、且つはんだバンプを備える基板ソース裏面配線、基板ドレイン裏面配線が形成されたBGA基板であることを特徴とする。また、本発明の半導体装置は、前記BGA基板の裏面には前記ゲート電極シャント用基板配線が形成され、前記BGA基板の表面には該BGA基板に形成されたスルーホールを介して該ゲート電極シャント用基板配線と接続されるゲート接続用基板電極が形成されることを特徴とする。また、本発明の半導体装置は、前記半導体チップが前記Finger形状電極からなる前記ソース電極、前記ドレイン電極等を備えるパワーMOSトランジスタとその制御回路、周辺回路からなる半導体集積回路であることを特徴とする。本発明の半導体装置によれば、ゲート抵抗を低減することが可能となり、パワーMOSトランジスタのスイッチング特性の一層の改善を図ることができる。本実施形態の半導体装置の特徴について、図1、図2に基づいて、以下に説明する。本実施形態の半導体装置は、図2に示すパワーMOSトランジスタ50を含む半導体チップ100を、図1に示すBGABallGridArray基板200の表面201に突起電極25を介して接続した図1Cに示す構成からなる。図1Aは、BGA基板200の表面201の平面図である。同図Aには、銅Cu等からなる各種基板配線が形成されるが、本実施形態の半導体装置の説明に必要なパワーMOSトランジスタ50と直接関係する基板ソース配線21、基板ドレイン配線22、及びゲート電極シャント用基板配線23のみを示す。各配線上は不図示の保護膜で被覆され、ドレイン接続用基板電極DH1~DH5部分、ソース接続用基板電極SH1~SH5部分、及びゲート接続用基板電極HG1、HG2部分上の保護膜が除去され、その他の必要な部分も含め各配線の一部が露出される。図1BはBGA基板200の裏面202の平面図である。同図Bにも銅Cu等からなる各種配線が形成されているが、同様の主旨で、基板ソース裏面配線21a、基板ドレイン裏面配線22aのみを示している。基板ソース配線21と基板ソース裏面配線21a、基板ドレイン配線22と基板ドレイン裏面配線22aとは、BGA基板200に形成された不図示のスルーホールを介して導電層で接続される。なお、BGA基板200の表面201にはゲート接続用基板電極HG1、HG2のみを形成し、BGA基板200の裏面202に、BGA基板200に形成されたスルーホールを介して該ゲート接続用基板電極HG1、HG2と接続するゲート電極シャント用基板配線23を形成しても良い。各裏面配線の所定の領域に、はんだバンプ24が形成される。図2Aは、本実施形態の半導体装置に使用される半導体チップ100の平面図で、パワーMOSトランジスタ50のみを示し、発明の説明に必要のない制御回路等の周辺回路は記載を省略している。同図Bは、そのA-A線での局部拡大した断面図である。同図Aに示すように、パワーMOSトランジスタ50は、ソース電極8とドレイン電極9がFinger形状に互いの電極間に配置されるFinger形状電極を採用する。一例として、ソース電極8の引き出し部には後述する5つのソース接続電極S1~S5、ドレイン電極9の引き出し部には5つのドレイン接続電極D1~D5が示される。各接続電極の個数は各電極の大きさにより増減する。なお、オン抵抗の低減の観点から、パワーMOSトランジスタ50の形状は、同図Aに示すように、Finger形状のソース電極8及びドレイン電極9の長さを短くして、全体として縦長より横長の構成にした方が有利である。ドレイン電極9の長さが短くなることでドレイン電極9の抵抗がより小さくなり、パワーMOSトランジスタ50の低オン抵抗化に寄与するからである。ゲート電極6は、同図Aに示すように、Finger状に形成されたソース電極8とドレイン電極9の間を、Finger形状電極の一方の端部GE1から他方の端部GE2に向かって延在する。前述のように、パワーMOSトランジスタ50の形状を横長の構成とした場合、ゲート電極6の端部GE1と端部GE2の間の距離は、パワーMOSトランジスタ50の形状を縦長の構成とした場合より長くなる。同図Bは、同図AのA-A線での局部拡大断面図である。不図示のP型半導体基板に不図示のN型エピタキシャル層が形成され、該N型エピタキシャル層が不図示のP型分離層で複数の活性領域に分離される。その中の1の活性領域のN型エピタキシャル層にP型ウエル層1が形成される。P型ウエル層1には不図示のP型ボディ層が形成される。P型ボディ層にはN型ソース層3が形成される。また、P型ウエル層1には、N-型ドリフト層2が形成され、該N-型ドリフト層2にはN型ドレイン層4が形成される。N型ソース層3とN-型ドレイン層2間のP型ウエル層1等上にはゲート絶縁膜5が形成され、その上にシリサイド膜等からなるゲート電極6が形成される。ゲート絶縁膜5、ゲート電極6はFinger形状電極の左右のゲート電極6の端部GE1、GE2まで延在する。層間絶縁膜7に形成されたコンタクトホールを介してN型ソース層3と接続するアルミニュームAl等からなるソース電極8、N型ドレイン層4と接続するドレイン電極9、及びゲート電極6の端部GE1、端部GE2と接続するゲート引き出し電極11が形成される。必用に応じFinger部のゲート電極6の一部または全てと接続する不図示のゲート引き出し電極11も形成される。ゲート引き出し電極11等を含む半導体チップ全面にパッシベーション膜12が形成され、該パッシベーション膜12に形成された開口からソース電極8の一部であるソース接続電極S1~S5、ドレイン電極9の一部であるドレイン接続電極D1~D5、ゲート引き出し電極11の一部であるゲート接続電極G11、G12、G21、G22が露出される。必要に応じ、各Finger部のゲート電極6の一部または全てと接続するゲート引き出し電極11の不図示のゲート接続電極GXXも露出される。以降、G11、G12はG1、G21、G22はG2と表示し説明する。多層配線構造の場合、各層の層間絶縁膜と、該層間絶縁膜に形成されたスルーホールで下層配線と接続するアルミニュームAl等からなる上層配線を形成する。ソース接続電極S1~S5、ドレイン接続電極D1~D5、ゲート接続電極G1、G2は、必要に応じ該スルーホールを介して上層配線に引き出され、パッシベーション膜12の開口に露出される。図1Aに示すBGA基板200の表面201と図2に示す半導体チップ100は、図1Cに示すように突起電極25を介して接続され、BGA基板200と半導体チップ100が一体化された本実施形態の半導体装置が完成する。BGA基板200と半導体チップ100の一体化は、次の手順による。半導体チップ100の表面を被覆するパッシベーション膜12に形成された開口に露出するソース接続電極S1~S5、ドレイン接続電極D1~D5、ゲート接続電極G1、G2及びその他の必要部分の開口部の配線に金Auワイヤをワイヤボンディングし、そのワイヤボンディング部分の直上近辺で金Auワイヤを切断する。これにより、それぞれの開口部の配線等に突起電極25が形成される。突起電極25の先端を平坦化した後、ソース接続電極S1~S5上の突起電極25をBGA基板200の表面201のソース配線接続用基板電極SH1~SH5に、ドレイン接続電極D1~D5上の突起電極25をドレイン配線接続用基板電極DH1~DH5に、ゲート接続電極G1、G2上の突起電極25をゲート配線接続用基板電極HG1、HG2に位置合わせして接続することにより、BGA基板200と半導体チップ100が一体化される。本実施形態では、前述のように、半導体チップ100を、金Auワイヤのワイヤボンディングにより形成した突起電極25を介してBGA基板200と接続させた。それに代えて、半導体チップ100のソース接続電極S1~S5上等に所定の工程を経て、はんだバンプ電極等を形成したWLPWaferLevelChipSizePackageとし、該WLPを該はんだバンプ電極を介してBGA基板200の表面201の各配線接続用基板電極に接続しても良い。WLPでない通常のはんだバンプつきの半導体チップ100としても良い。また、突起電極25は金Auを電解めっきまたは無電解めっきすることにより形成することもできる。本実施形態に係る発明の特徴は、BGA基板200の表面201に形成された膜厚の厚い、低抵抗の銅Cu等からなる配線を利用して、ゲート電極6の両端部GE1、GE2上のゲート接続電極G1とゲート接続電極G2とをシャントするゲート電極シャント用基板配線23を形成したことである。図5に本実施形態のゲート電極シャント用基板配線23によるスイッチング特性改善効果が示される。また、その効果をゲート電極シャント用基板配線23の存在しないパワーMOSトランジスタ単体の場合のスイッチング特性を示す図4と比較して以下に説明する。両者の比較の前に、図3にて、ゲート抵抗RG、ゲート入力容量CIを有するパワーMOSトランジスタ50に、パルス電圧VPを印加した場合のゲート電圧VG、ドレイン電圧VDの応答特性について説明する。図3AはパワーMOSトランジスタ50の回路図、同図Bは、その等価回路であるRGCI時定数からなる回路図である。パワーMOSトランジスタ50のゲート入力容量CIはゲート-ソース間の容量CGSとゲート-ドレイン間の帰還容量CGDを加えたものになる。入力端子Vinにパルス電圧VPを印加したときのゲート電圧VGは、ゲート入力容量CIに印加される電圧q/CI=VP-RGdq/dt=VGとなり、この微分方程式を解くことによりq=CVP1-e-t/RGCIが得られる。従って、VG=q/CI=VP1-e-t/RGCIになる。また、パルス電圧VPがオフしたときのゲート電圧VGは、Rdq/dtq/CI=0を初期値t=0でq=CIVPで解くことによりVG=VPe-t/RGCIが得られる。ゲート電圧VGは、パルス電圧VPに対応して階段状に変化するのではなく、指数関数的に変化するのが理解できる。図3Cにパルス電圧VP印加時のゲート電圧VGの立ち上がり、立ち下がりの様子を示す。パルス電圧VPがオンしてもゲート電圧VGがすぐには立ち上がらず、パルス電圧VPがオフしてもすぐにはゼロにならない。ドレイン電圧VDも、図3Dに示すように、ゲート電圧VGが上昇しても閾値電圧Vtを越えるまでは低下しない。また、ゲート電圧VGが下降しても閾値電圧Vt以下になるまではドレイン電圧は上昇しない。ゲート電圧VGの立ち上がり時間triseはRGCI積に比例して長くなる。従って、スイッチング特性を向上させるためにはゲート入力容量CIの低減と共にゲート抵抗RGを出来るだけ小さくすることが必要となる。図4、図5では、ゲート幅が大きく、ゲート電極6の長いパワーMOSトランジスタ50は、多くの小さなパワーMOSトランジスタが並列に接続されているのと等価であるとして、そのスイッチング特性を解析している。小さなパワーMOSトランジスタはFinger単位、または複数本のFinger単位毎でも良い。図4Aは、一例として、半導体チップをBGA基板200に接続しない状態で、パワーMOSトランジスタ50単体を5個の小さなパワーMOSトランジスタTR1~TR5の集合とした場合の回路図を示す。図4Bはその等価回路である。RG1~RG5は各パワーMOSトランジスタTR1~TR5のゲート抵抗であり、RGXはTR5とゲート電極端部GE2間の抵抗である。一番目のトランジスタであるTR1のゲート抵抗はRG1、3番目のトランジスタTR3のゲート抵抗はRG1RG2RG3、5番目のトランジスタTR5のゲート抵抗はRG1RG2RG3RG4RG5となり、信号の入力端子であるゲート電極6の端部GE1から反対側のゲート電極6の端部GE2に向かうに従い、小さな各トランジスタのゲート抵抗RGは大きくなる。その結果、図4Cに示すように、一番信号の入力端子に近い、ゲート抵抗値の小さいトランジスタTR1のゲート電圧VGの立ち上がりが速く、入力端子から一番遠い反対側の端子GE2に近いゲート抵抗値の大きいトランジスタTR5の立ち上がり時間が一番遅くなる。その間のトランジスタTR2、3、4は順次トランジスタTR1の立ち上がりからトランジスタTR5の立ち上がりに近づいていく。それらのトランジスタの集合体としてパワーMOSトランジスタ50のゲート電圧VGの立ち上がり時間は決定される。図5Aは、図4Aに示すパワーMOSトランジスタ50をBGA基板200の表面201に接続した時のパワーMOSトランジスタ50の回路図を示す。BGA基板200の表面201との接続部の表示は本発明の理解に必要な限度で示す。即ち、BGA基板200の表面201のゲート電極シャント用基板配線23とゲート接続用基板電極HG1、HG2と、該ゲート接続用基板電極HG1、HG2と接続されるゲート接続電極G1、G2、及び突起電極25のみを表示する。図5Bはその等価回路である。図4Bとの相違点は、信号入力端子であるゲート電極端部GE1と接続するゲート接続電極G1とゲート電極端部GE2と接続するゲート接続電極G2のそれぞれが、BGA基板200の表面201に形成されたゲート電極シャント用基板配線23の両端のゲート接続用基板電極HG1、HG2に接続されていることである。ゲート電極シャント用基板配線23は銅Cu等の薄膜で形成されるが、半導体チップ100の金属配線に使用される膜厚が1μmより薄いアルミニュームAl等に比して、1桁前後膜厚が厚く、比抵抗もアルミニュームAl等より小さい。即ち、ゲート電極シャント用基板配線23のシート抵抗は、半導体チップ100のアルミニュームAl等からなる金属配線より1桁程度小さくなる。従って、信号の入力端から遠いゲート接続電極G2の電位はゲート接続電極G1の電位とほぼ同等になる。その結果、TR1のゲート抵抗はRG1、3番目のトランジスタTR3のゲート抵抗はRG1RG2RG3と図4の場合と同じだが、5番目のトランジスタTR5のゲート抵抗はRGX=RG1となりTR1のゲート抵抗と略同等になる。この場合、パルス電圧VPが入力されたときのゲート電圧VGの立ち上がり、立ち下がり特性を図5Cに示す。TR1とTR5のゲート抵抗値はほぼ同等になるので、それぞれのゲート電圧VGの立ち上がり、立ち下がりは同等になる。TR2~TR3のゲート電圧VGの立ち上がり、立ち下がりは図4の場合と同等だが、TR4に関しては、ゲート抵抗値が図4の場合のRG1RG2RG3RG4であり、図5の場合RGXRG5と小さくなるので、ゲート電圧VGの立ち上がり、立ち下がりも速くなる。その結果、本実施形態のパワーMOSトランジスタ50にパルス電圧VPを入力したときのゲート電圧VGの立ち上がり、立ち下がり特性は、図4に示すパワーMOSトランジスタ50単体の場合のゲート電圧VGの立ち上がり、立ち下がり特性に比べて大きく改善される。上述のように、BGA基板200の表面201に形成した低抵抗のゲート電極シャント用基板配線23でゲート接続電極G1とG2をシャントすることによりゲート電圧VGの立ち上がり、立ち下がり特性を大きく改善したのが本実施形態の特徴である。また、図6Aの等価回路で示すように、Finger部のゲート電極6と接続するゲート引き出し電極11の一部であるゲート接続電極GX1~GX5部分にも突起電極25aを形成し、該突起電極25aをBGA基板200の表面201に形成したゲート電極シャント用基板配線23の一部であるゲート接続用基板電極HGX1~HGX5のそれぞれに接続することにより、スイッチング特性を更に改善することができる。この場合、各トランジスタTR1~TR5に対して、半導体チップ100に一般に使用されるシート抵抗40mΩ程度のアルミニュームAl等からなる金属配線ではなく、それより1桁程度シート抵抗の低いゲート電極シャント用基板配線23を介してパルス電圧VPが印加される。従って、図6Bに示すように、各トランジスタは、同じような改善されたゲート電圧VGの立ち上がり、立ち下り特性を示し、パワーMOSトランジスタ50全体としてのゲート電圧VGの立ち上がり、立ち下り特性も大きく改善される。また、本実施形態では、パワーMOSトランジスタを構成する各部のMOSトランジスタが均等に動作することになり、ESDElectroStaticDischarge特性にとって有利になるという効果も生じる。なお、本実施形態では、半導体チップ100がBGA基板に接続された半導体装置として説明したが、バンプ電極を伴わない通常の基板にも適用できることはいうまでもない。