"クロック信号に対応する内部ストローブ信号を生成する第1の信号生成回路と、前記内部ストローブ信号に応答してデータをラッチするラッチ回路と、外部ストローブ信号に応じて前記データを受け取る期間に応じたマスク信号を生成する第2の信号生成回路と、前記マスク信号と前記内部ストローブ信号との位相関係に応じて前記内部ストローブ信号の位相を調整する調整回路と、を有する受信回路。前記第1の信号生成回路は、前記クロック信号を設定値に応じて遅延させた遅延クロック信号を生成する遅延回路と、前記遅延クロック信号と前記マスク信号を合成して前記内部ストローブ信号を生成する合成回路と、を含む、請求項1に記載の受信回路。前記調整回路は、前記マスク信号を遅延する第1の遅延回路と、前記内部ストローブ信号を遅延する第2の遅延回路と、前記第1の遅延回路の出力信号と前記第2の遅延回路の出力信号との位相を検出する位相検出部と、前記位相検出部の検出結果に応じて、前記第1の遅延回路の出力信号の位相に前記第2の遅延回路の出力信号の位相を等しくするように更新コードを生成する演算部と、前記更新コードに応じて前記第1の遅延回路の設定値を更新する制御部と、を含む、請求項1又は2に記載の受信回路。前記外部ストローブ信号のプリアンブルを検出して第1の信号を出力する検出回路と、設定値に応じて前記第1の信号を遅延させて第2の信号を生成する第2の遅延回路と、を含み、前記第2の信号生成回路は、前記第2の信号に基づいて前記マスク信号を生成する、請求項3に記載の受信回路。前記調整回路は、前記更新コードに応じて前記第2の遅延回路の設定値を更新する第2の制御部を含む、請求項4に記載の受信回路。前記第2の信号生成回路は、前記第2の信号と前記外部ストローブ信号を合成してストローブ信号を生成する合成回路と、前記ストローブ信号に応答して前記遅延クロック信号をカウントし、カウント値がデータ列に応じた設定値に達したときに終了信号を出力するカウンタと、前記ストローブ信号と前記終了信号とに基づいて前記マスク信号を生成するマスク生成部と、を含む、請求項4又は5に記載の受信回路。コア回路と、インタフェース回路とを有し、前記コア回路は、前記インタフェース回路を介して対象回路からデータを読み出し、前記インタフェース回路は、前記対象回路から出力されるデータとストローブ信号を受信する受信回路を有し、前記受信回路は、クロック信号に対応する内部ストローブ信号を生成する第1の信号生成回路と、前記内部ストローブ信号に応答してデータをラッチするラッチ回路と、外部ストローブ信号に応じて前記データを受け取る期間に応じたマスク信号を生成する第2の信号生成回路と、前記マスク信号と前記内部ストローブ信号との位相関係に応じて前記内部ストローブ信号の位相を調整する調整回路と、を含む、システム装置。クロック信号に対応する内部ストローブ信号を生成し、前記内部ストローブ信号に応答してデータをラッチするラッチ回路と、外部ストローブ信号に応じて前記データを受け取る期間に応じたマスク信号を生成し、前記マスク信号と前記内部ストローブ信号との位相に応じて前記クロック信号を遅延する遅延時間を調整し、前記クロック信号を遅延した信号に基づいて前記内部ストローブ信号を生成する、して遅延クロック信号を生成する内部ストローブ信号の位相を調整する、ことを特徴とするタイミング調整方法。しかし、データ列DQとストローブ信号DQSとの間の相対的なタイミングのずれは、システム回路の環境温度の変化や、システム回路の動作電源電圧の変化によっても生じる。このようなタイミングのずれは、リードデータに誤りを生じさせる。本発明の一観点によれば、クロック信号に対応する内部ストローブ信号を生成する第1の信号生成回路と、前記内部ストローブ信号に応答してデータをラッチするラッチ回路と、外部ストローブ信号に応じて前記データを受け取る期間に応じたマスク信号を生成する第2の信号生成回路と、前記マスク信号と前記内部ストローブ信号との位相関係に応じて前記内部ストローブ信号の位相を調整する調整回路と、を有する。本発明の一観点によれば、データを取り込むタイミングを調整することができる。以下、一実施形態を添付図面に従って説明する。図1に示すように、このシステムは、システム回路10と、システム回路10によりアクセスされるメモリ20を有している。システム回路10は、例えば1つのチップSystemonChip:SoCであり、所定構造例えば、BGABallGridArrayのパッケージPKGに形成され、このパッケージは基板例えば、プリント配線板PCBPrintedCircuitBoardに実装されている。メモリ20は、同期式半導体記憶装置、例えばダブルデータレート方式のダイナミックランダムアクセスメモリDoubleDataRateSynchronousDynamicRandomAccessMemoryDDR3-SDRAMである。メモリ20は、チップを含む所定構造例えば、BGAのパッケージに形成され、このパッケージは、上記の基板に実装されている。システム回路10はシステム装置の一例であり、メモリ20は対象回路の一例である。システム回路10のコア回路11は、例えば中央処理装置CentralProcessingUnitCPUとメモリコントローラを有する回路である。コア回路11は、クロック信号CKをメモリ20に供給する。また、コア回路11は、メモリ20に対するコマンドを、メモリインタフェース回路メモリI/Fと表記12を介してメモリ20に供給する。また、システム回路10は、コマンドの種類に応じて、アドレス,データ等をメモリ20に供給する。例えば、システム回路10は、メモリ20のデータを読み込むためのリードコマンドと、そのデータが格納されたアドレスをメモリインタフェース回路12に出力する。また、コア回路11は、メモリ20にデータを書き込むためのライトコマンドと、データと、そのデータを格納するアドレスをメモリインタフェース回路12に出力する。メモリインタフェース回路12は、メモリ20に対して、クロック信号CKに基づいて生成したストローブ信号DQSを出力する。また、メモリインタフェース回路12は、ストローブ信号DQSに同期してデータ列DQをメモリ20に出力する。メモリ20は、ライトコマンドに応答して、ストローブ信号DQSに基づいて取り込んだデータ列DQを記憶する。また、メモリ20は、リードコマンドに応答して、クロック信号CKに基づいて生成したストローブ信号DQS及びデータ列DQを出力する。メモリインタフェース回路12は、ストローブ信号DQSに基づいてデータ列DQを取り込み、その取り込んだデータ列DQをコア回路11に出力する。また、システム回路10は、メモリインタフェース回路12においてデータ列DQを取り込むタイミングを調整するトレーニング回路13を有している。トレーニング回路13は、所定のタイミング例えば、システム回路10の動作開始時に、データ列DQを取り込むタイミングを調整する。例えば、トレーニング回路13は、メモリインタフェース回路12に含まれる遅延回路の遅延時間を変更して所定値のデータをメモリ20から読み出す動作を繰り返すことにより、データを取り込むためのストローブ信号の位相を調整する。次に、メモリインタフェース回路12において、データ列DQを取り込む回路部を説明する。図2に示すように、データ列DQは、メモリインタフェース回路12の入力端子P1を介して、メモリインタフェース回路12のバッファ回路31に供給される。また、ストローブ信号DQSは、入力端子P2を介して、メモリインタフェース回路12のバッファ回路32に供給される。バッファ回路31の出力端子は、D型フリップフロップ回路FF回路33,34のデータ入力端子に接続されている。バッファ回路31は、データ列DQに応答して受信データ列RDQを出力する。D型フリップフロップ回路33,34はラッチ回路の一例である。バッファ回路32の出力端子は、アンド回路35に接続されている。バッファ回路32は、ストローブ信号DQSに応答して受信ストローブ信号RDSを出力する。アンド回路35には、マスク生成部39と遅延同期ループ回路DelayLockedLoopDLL回路40により生成されたマスクシフト信号DMSが供給される。アンド回路35は、受信ストローブ信号RDSとマスクシフト信号DMSとを互いに論理積演算し、演算結果に応じた内部ストローブ信号IRSを出力する。この内部ストローブ信号IRSは、カウンタ36とマスク生成部37に供給される。マスク生成部39は、内部ストローブ信号IRSに基づいてストローブマスク信号DSMを生成する。図1に示すストローブ信号DQSを伝達する伝送路は、双方向通信の伝送路として用いられ、通信されていないときにハイインピーダンス状態にある。伝送路のハイインピーダンス状態は、システム回路10メモリインタフェース回路12に含まれる通信回路とメモリ20に含まれる通信回路により設定される。データを出力する通信回路とデータを入力する入力回路の設定により、伝送路は、大きく分けて、プリアンブル期間、データ送信期間、ポストアンブル期間、の3つの状態となる。例えば、図1に示すシステム回路10は、データ入力に備えて終端回路ODT:OnDieTerminationを有効にする。それにより、伝送路は、第1のレベル例えば、伝送路の振幅の1/2のレベルとなり、第2のレベル例えばLレベルへと遷移する。その後、メモリ20は、クロック信号CKに応じてストローブ信号DQSを変化させ、データ列DQを出力する。所定数のデータ列DQを出力すると、システム回路10の終端回路ODTにより、伝送路は第2のレベルへと遷移する。その後、終端回路ODTが無効状態に設定されると、伝送路はハイインピーダンス状態となる。図2に示すマスク生成部39は、内部ストローブ信号IRSのレベルに基づいてプリアンブル期間第2のレベルを検出し、Hレベルのストローブマスク信号DSMを出力する。また、マスク生成部は、ポストアンブル第2のレベルへの遷移を検出し、Lレベルのストローブマスク信号DSMを出力する。マスク生成部39は検出回路の一例である。なお、プリアンブルとポストアンブルを検出する検出回路をマスク生成部39と別に備え、マスク生成部39は検出回路の出力に応じてストローブマスク信号DSMを生成するようにしてもよい。DLL回路40は、レジスタ40aに格納された設定値遅延コードDC1に応じた時間だけ、入力信号ストローブマスク信号DSMを遅延位相シフトしたマスクシフト信号DMSを出力する。このマスクシフト信号DMSは、上記のアンド回路35に供給される。カウンタ36には、バースト長BurstLength:BLBLNが例えば図1に示すコア回路11から設定される。バースト長BLNはメモリ20が連続的に入出力するデータの数であり、設定値は例えば4である。また、カウンタ36には、DLL回路41によって内部クロック信号CK2から生成された内部クロック信号CKSが供給される。内部クロック信号CK2の周波数は、メモリ20に供給するクロック信号CKの周波数と同じである。DLL回路41は、レジスタ41aに格納された設定値遅延コードDC2に応じた時間だけ、内部クロック信号CK2を遅延させ、位相シフトした内部クロック信号CKSを生成する。カウンタ36は、内部クロック信号CKSに基づいて動作し、内部ストローブ信号IRSをカウントする。そして、カウンタ36は、カウント値が設定されたバースト長BLNと等しくなると、終了検出信号BLEを出力する。この終了検出信号BLEは、マスク生成部37に供給される。マスク生成部37は、終了検出信号BLEがLレベルのとき、Hレベルの内部ストローブ信号IRSに応答してHレベルの内部マスク信号CKMを出力する。これにより、マスク生成部37は、内部ストローブ信号IRSの最初の立ち上がりタイミングで内部マスク信号CKMをHレベルに立ち上げる。また、マスク生成部37は、Hレベルの終了検出信号BLEに応答してLレベルの内部マスク信号CKMを出力する。アンド回路35,カウンタ36,マスク生成部37は第2の信号生成回路に含まれる。アンド回路38には、シフトされた内部クロック信号CKSと、マスク生成部37から出力される内部マスク信号CKMが供給される。アンド回路38は、内部クロック信号CKSと内部マスク信号CKMとを演算論理積演算し、演算結果に応じた内部ストローブ信号CSTを出力する。例えば、アンド回路38は、Lレベルの内部マスク信号CKMに応答してLレベルの内部ストローブ信号CSTを出力し、Hレベルの内部マスク信号CKMに応答して内部クロック信号CKSと実質的に等しいタイミングで立ち上がり/立ち下がる内部ストローブ信号CSTを出力する。DLL回路41とアンド回路38は第1の信号生成回路に含まれる。アンド回路38は合成回路の一例である。この内部ストローブ信号CSTは、フリップフロップ回路33,34のクロック入力端子に供給される。フリップフロップ回路33は、Hレベルの内部ストローブ信号CSTに応答して受信データ列RDQをラッチし、ラッチしたレベルと等しいレベルのリードデータRD1を出力する。フリップフロップ回路34は、Lレベルの内部ストローブ信号CSTに応答して受信データ列RDQをラッチし、ラッチしたレベルと等しいレベルのリードデータRD2を出力する。即ち、フリップフロップ回路33は、内部ストローブ信号CSTの立ち上がりタイミングで、受信データ列RDQをラッチする。フリップフロップ回路34は、内部ストローブ信号CSTの立ち下がりタイミングで、受信データ列RDQをラッチする。従って、フリップフロップ回路33が受信データ列RDQをラッチするタイミングと、フリップフロップ回路34が受信データ列RDQをラッチするタイミングは、互いに180度ずれている。従って、メモリインタフェース回路12に含まれる受信回路は、内部クロック信号CK2に基づいて生成した内部ストローブ信号CSTに応答してデータ列DQ受信データ列RDQを取り込む。従って、図1に示すシステム回路10とメモリ20との間の伝送路で発生するスキュSkewの影響を受けることなくデータ列DQを取り込むことができる。内部ストローブ信号CSTは、シフトされた内部クロック信号CKSと等しいタイミングで変化する。内部クロック信号CKSは、内部クロック信号CK2に基づいて、DLL回路41により、レジスタ41aに記憶された設定値に従って生成される。次に、内部クロック信号CKSとマスクシフト信号DMSのタイミングの調整を説明する。上記マスク生成部37により生成された内部マスク信号CKMは、調整回路50のDLL回路51に供給される。DLL回路51は、内部マスク信号CKMに第1の遅延量例えば、内部クロック信号CK2の位相の2/4周期180度分を与えて遅延マスク信号DCMを生成する。DLL回路51は第1の遅延回路の一例である。上記アンド回路38から出力される内部ストローブ信号CSTは、DLL回路52に供給される。DLL回路52は、内部ストローブ信号CSTに第2の遅延量例えば、内部クロック信号CK2の位相の1/4周期90度分を与えて遅延ストローブ信号DSTを生成する。DLL回路52は第2の遅延回路の一例である。位相検出部53は、遅延ストローブ信号DSTと遅延マスク信号DCMとの位相関係を検出し、検出結果に応じた位相検出信号PDRを生成する。詳しくは、位相検出部53は、遅延ストローブ信号DSTの最初の立ち上がりエッジ1stRiseEdgeと遅延マスク信号DCMの位相関係ストローブ信号DSTの1stRiseEdgeに対する遅延マスク信号DCMの進み遅れを検出する。そして、位相検出部53は、検出結果に応じたレベルの位相検出信号PDRを出力する。上記したように、内部マスク信号CKMは、内部ストローブ信号IRSの最初の立ち上がりタイミングでHレベルに立ち上がる。内部ストローブ信号IRSは、図1に示すメモリ20から出力されるストローブ信号DQSに対応し、メモリ20から出力されるデータ列DQと同じ位相である。内部ストローブ信号CSTは、データ列DQを取り込むために、後述するように、データ列DQのデータウインドウの中央、つまり、データ列DQから90度位相が遅れている。従って、電源電圧の変動や周囲温度の変動が無いとき、遅延マスク信号DCMの位相は、遅延ストローブ信号DSTの位相と等しい。例えば、図1に示すシステムにおいて、電源電圧の変動や周囲温度の変動により、チップ間の伝送路における遅延量が変化する。この遅延量の変化により、内部クロック信号CKSのタイミングに対し、受信ストローブ信号RDSのタイミングに進み又は遅れが生じる。受信ストローブ信号RDSの位相が内部クロック信号CKSよりも進むと、遅延ストローブ信号DSTの最初の立ち上がりタイミングにおいて、遅延マスク信号DCMはHレベルである。このとき、位相検出部53は、Hレベルの位相検出信号PDRを出力する。受信ストローブ信号RDSの位相が内部クロック信号CKSよりも遅れると、遅延ストローブ信号DSTの最初の立ち上がりタイミングにおいて、遅延マスク信号DCMはLレベルである。このとき、位相検出部53は、Lレベルの位相検出信号PDRを出力する。演算部54は、位相検出部53から出力される位相検出信号PDRに基づいて、更新コードUCを生成する。そして、演算部54は、データ列DQの受け取りに影響しないタイミングで、各DLL回路40,41のレジスタ40a,41aの設定値を、生成した更新コードUCにより更新する。レジスタ40a,41aの設定値の更新には、例えば、終了検出信号BLEが用いられる。終了検出信号BLEは、リードコマンドに対応するデータの受信リード動作が終了したことを示す。従って、演算部54は、リード動作の終了を待って、レジスタ40a,41aの設定値を更新する。例えば、演算部54は、カウンタ36から出力される終了検出信号BLEに応答して更新コードUCを出力する。終了検出信号BLEは、リードコマンドに対応するデータの受信リード動作が終了したことを示す。従って、演算部54は、リード動作の終了を待って、生成した更新コードUCを出力する。第1のタイミング制御部55と第2のタイミング制御部56はそれぞれ、終了検出信号BLEを受け取る。第1のタイミング制御部55は、終了検出信号BLEを所定時間遅延した信号に基づくタイミングで、更新コードUCに応じた遅延コードDC1をレジスタ40aに格納する。同様に、第2のタイミング制御部56は、終了検出信号BLEを所定時間遅延した信号に基づくタイミングで、更新コードUCに応じた遅延コードDC2をレジスタ41aに格納する。終了検出信号BLEに対する遅延時間を調整することにより、第1のレジスタ40aに対する遅延コードDC1の設定タイミングと、第2のレジスタ41aに対する遅延コードDC2の設定タイミングを、同期させる。次に、メモリインタフェース回路12とトレーニング回路13の動作を説明する。[トレーニング処理の概要]図1に示すメモリインタフェース回路12及びトレーニング回路13は、次に示す各処理を実行し、データ列DQを取り込むタイミングを調整する。aシステム起動。bゲートトレーニングGateTraning。cデータアイトレーニングDataEyeTraning。d遅延コード算出ReadDelayCodeCal。e遅延コード更新ReadDelayCodeUpdate。トレーニング回路13は、上記bの処理を実行し、図2に示すDLL回路40のレジスタ40aに格納する設定値を調整する。また、トレーニング回路13は、上記cの処理を実行し、図2に示すDLL回路41のレジスタ41aに格納する設定値を調整する。メモリインタフェース回路12は、上記d,eの処理を繰り返し実行し、レジスタ40a,41aの設定値を調整する。[タイミング調整1]次に、上記cデータアイトレーニングDataEyeTraningの動作を説明する。図1に示すトレーニング回路13は、図7に示すフローチャートに従ってメモリインタフェース回路12を介してメモリ20をアクセスし、データ列DQを取り込むタイミングを調整する。先ず、初期化処理において、内部クロック信号CKSを生成するDLL回路41のレジスタ41aに格納した遅延値Nを初期値=0にセットするステップ61。次いで、判定処理において、所定の遅延値Nまで処理を終了したか否かを判定するステップ62。例えば、遅延値Nを初期値=0から所定の遅延時間Delayに対応する値まで変更する。遅延時Nと遅延時間Delayの一例を図8aに示す。この例では、遅延時間を8段階に調整する。従って、遅延値Nが8になるまで、次に示す処理を繰り返し実行する。次いで、遅延値設定処理DelaySetにおいて、遅延値Nを図2に示すレジスタ41aに設定するステップ63。図8aに示す例では、遅延値Nが初期値=0のとき、図2に示すDLL回路41は、内部クロック信号CK2に対して、0の遅延時間、即ち内部クロック信号CK2と同じタイミングの内部クロック信号CKSを生成する。そして、遅延値Nを最大=7としたとき、図2に示すDLL回路41は、内部クロック信号CK2に対して、140psecピコ秒の遅延時間、内部クロック信号CK2から遅れたタイミングの内部クロック信号CKSを生成する。次いで、書き込み処理Writeにおいて、ライトコマンドにより、図1に示すメモリインタフェース回路12を介してメモリ20に対して書き込み動作を行うステップ64。このとき、書き込むデータ列は、連続する複数のデータをそれぞれ識別可能に設定され、例えば、8ビットのデータ列DQの各ビットは01010101である。これにより、連続するデータ例えば、データD0=0とデータD1=1を識別することが可能となる。次いで、読み出し処理Readにおいて、リードコマンドにより、先に書き込んだデータを読み出すステップ65。次いで、読み出したデータが書き込んだデータと一致しているPassか異なるFailかを判定し、判定結果をレジスタに順次格納するステップ66。次いで、遅延値Nを切り替えN=N1ステップ67、ステップ62へ遷移する。ステップ62において、所定数例えば8のデータ列DQの読み込みを終了すると判定:YES、ステップ66において順次記憶した判定結果に基づいて、図2に示すDLL回路41の遅延値を設定するステップ68。例えば、パス領域パスと判定した複数の遅延値Nの中央の遅延値を、設定値として図2に示すレジスタ41aに設定する。例えば、図8bに示すように、遅延値Nが1から5の領域においてパスPassと判定した。従って、1から5の領域の中央の遅延値N=3を算出し、その算出した遅延値を図2に示すレジスタ41aに設定する。なお、上記したタイミング調整において、内部クロック信号CKSの調整範囲を1周期とし、遅延時間の調整ステップは、可能な限り小さいほうがよい。例えば、図9に示すように、遅延値Nが初期値=0における内部クロック信号CKS実線で示す波形に対して、遅延値Nを準時増加し、タイミングが互いに異なる複数の内部クロック信号CKS破線で示す波形を生成する。タイミングが異なる複数の内部クロック信号CKSの立ち上がりエッジのタイミングで、図1に示すメモリ20から読み出したデータ列DQを取り込み、そのデータリードデータと、メモリ20に書き込んだデータライトデータとを比較する。両データが一致しているときパスPassと判定し、両データが互いに異なるときフェイルFailと判定する。パスと判定した内部クロック信号CKSに対応する複数の遅延値Nのうちの中央の値を設定値とする。従って、内部クロック信号CKSの遅延時間を調整するステップ遅延時間は、細かい短いほうがよい。これにより、データ列DQを取り込むフリップフロップ回路33,34において、セットアップSetupにおけるタイミングマージンと、ホールドHoldにおけるタイミングマージンを、互いに等しくすることができる。また、上記したタイミング調整において、複数例えばバースト長と等しい数のデータが連続するデータ列DQのうち、パス-フェイルの判定に、先頭のデータを除くデータ、つまり2つ目以降のデータを用いるとよい。2つ目以降のデータを用いて内部ストローブ信号CST内部クロック信号CKSのタイミング調整を行うことで、データが有効な期間データウインドの中央付近に、内部ストローブ信号CSTのエッジを合わせることができる。即ち、図2に示すアンド回路38は、Lレベルの内部マスク信号CKMに応答してLレベルの内部ストローブ信号CSTを出力し、Hレベルの内部マスク信号CKMに応答して内部クロック信号CKSと等しいレベルの内部ストローブ信号CSTを出力する。内部マスク信号CKMの立ち上がりタイミングは、ストローブ信号DQSの立ち上がりタイミングに対応し、ストローブ信号DQSの立ち上がりタイミングは、データ列DQのタイミングと等しい。従って、図10aに示すように、内部マスク信号CKMの立ち上がりからデータ列DQデータD0のパス-フェイルを判定することで、パスと判定する期間、つまりデータウインドウの開始と終了を判定することができる。しかし、図10bに示すように、何らかの要因によって内部マスク信号CKMの立ち上がりタイミングが遅れると、データD0の途中から判定を行うことになる。その結果、データD0のデータウインドウを正しく判定することができない。このように判定したデータウインドウによって調整される内部ストローブ信号CSTの立ち上がりタイミングは、正しいデータウインドウの中央から遅れることになり、ホールドHoldのタイミングマージンが少なくなる。このため、図10cに示すように、データD1に対してパス-フェイル判定を行うことで、データD1に対してパスと判定する期間、つまりデータウインドウの開始と終了を正しく判定することができる。これにより、データが有効な期間データウインドウの中央付近に内部ストローブ信号CSTのエッジを合わせることができる。そして、セットアップSetupにおけるタイミングマージンと、ホールドHoldにおけるタイミングマージンを、互いに等しくすることができる。[データの取り込み]次に、データ列DQを取り込む動作を説明する。図3に示すように、受信ストローブ信号RDSのプリアンブルLレベルへの遷移を検出し、Hレベルのストローブマスク信号DSMを生成する。Hレベルのストローブマスク信号DSMに基づいて、受信ストローブ信号RDSに応じて内部ストローブ信号IRSが出力される。マスク生成部37は、内部ストローブ信号IRSの最初の立ち上がりエッジを検出すると、Hレベルの内部マスク信号CKMを出力する。アンド回路38は、Hレベルの内部マスク信号CKMに基づいて、内部クロック信号CKSに応じた内部ストローブ信号CSTを出力する。この内部ストローブ信号CSTの立ち上がりのタイミングと立ち下がりのタイミングでそれぞれ受信データ列RDQがラッチされ、データD0~D7として出力される。カウンタ36は、Hレベルの内部ストローブ信号IRSに応答して、内部クロック信号CKSのサイクル数パルス数をカウントする。そのカウント値がバースト長BLNと等しくなると、内部ストローブ信号IRSの立ち下がりに基づいてHレベルの終了検出信号BLEが出力される。マスク生成部37は、Hレベルの終了検出信号BLEに基づいて、Lレベルの内部マスク信号CKMを出力する。アンド回路38は、Lレベルの内部マスク信号CKMに応答してLレベルの内部ストローブ信号CSTを出力する。[タイミングの調整2]次に、上記のd遅延コード算出とe遅延コード更新の動作を説明する。図4に示すように、内部マスク信号CKMをDLL回路51により第1の遅延時間例えば、内部クロック信号CK2の位相180°分遅らせ、遅延マスク信号DCMを生成する。内部ストローブ信号CSTをDLL回路52により第2の遅延時間例えば、内部クロック信号CK2の位相90°分遅らせ、遅延ストローブ信号DSTを生成する。図2に示す位相検出部53は、遅延ストローブ信号DSTと遅延マスク信号DCMの位相関係を検出する。例えば、位相検出部53は、遅延ストローブ信号DSTの最初の立ち上がりエッジを検出し、その立ち上がりエッジのタイミングにおける遅延マスク信号DCMのレベルを検出する。そして、位相検出部53は、検出した遅延マスク信号DCMのレベルに応じたレベルの位相検出信号PDRを出力する。例えば、位相検出部53は、Hレベルの遅延マスク信号DCMを検出するとHレベルの位相検出信号PDRを出力し、Lレベルの遅延マスク信号DCMを検出するとLレベルの位相検出信号PDRを出力する。演算部54は、Hレベルの位相検出信号PDRに基づいて、次のリード時に、マスクシフト信号DMSと内部クロック信号CKSを生成する遅延時間を増加させるか減少させるかを判定し、更新コードUCを生成する。更新コードUCは例えば1ビットの信号であり、遅延時間を増加させるときに1の更新コードUCを生成し、遅延時間を減少させるときに0の更新コードUCを生成する。タイミング制御部55は、演算部54から出力される更新コードUCに基づいて、レジスタ40aの設定値を更新する。同様に、タイミング制御部56は、演算部54から出力される更新コードUCに基づいて、レジスタ41aの設定値を更新する。レジスタ40a,41aに格納された設定値は、上記の[タイミング調整1]において説明したように、トレーニング回路13により実行されるデータアイトレーニングにおいて設定されている。システム装置の動作環境周辺温度や動作電源の電圧が変動VT変動すると、内部ストローブ信号CSTのタイミングと、データ列DQ及びストローブ信号DQSのタイミングとが、相対的に変化する。内部マスク信号CKMは、ストローブ信号DQSに基づいて生成され、受信データ列RDQと同様に変化する。例えば、図5に示すように、受信ストローブ信号RDS内部マスク信号CKMが早くなると、遅延ストローブ信号DSTの最初の立ち上がりエッジのタイミングにおいて、遅延マスク信号DCMはHレベルであるため、Hレベルの位相検出信号PDRが出力される。演算部54は、Hレベルの位相検出信号PDRに基づいて、次のリード時に、内部クロック信号CKSを生成するための遅延時間を減少させるように1Hレベルの更新コードUCを出力する。図2に示すタイミング制御部56は、演算部54から出力される更新コードUCに基づいて、レジスタ41aの設定値を更新減少する。例えば、タイミング制御部56は、レジスタ41aの設定値に対し、所定の調整ステップを減算した値をレジスタ41aに格納する、つまり、レジスタ41aの設定値を減少させる。これにより、DLL回路41は、内部クロック信号CK2に基づいて、設定値に応じた遅延時間にて生成される内部クロック信号CKSのタイミングが早くなる。同様に、タイミング制御部55は、演算部54から出力される更新コードUCに基づいて、レジスタ40aの設定値を更新減少する。これにより、DLL回路40は、ストローブマスク信号DSMに基づいて、設定値に応じた遅延時間にて生成されるマスクシフト信号DMSのタイミングが早くなる。また、図6に示すように、受信ストローブ信号RDS内部マスク信号CKMが遅くなると、遅延ストローブ信号DSTの最初の立ち上がりエッジのタイミングにおいて、遅延マスク信号DCMはLレベルであるため、Lレベルの位相検出信号PDRが出力される。演算部54は、Lレベルの位相検出信号PDRに基づいて、次のリード時に、内部クロック信号CKSを生成するための遅延時間を増加させるように0Hレベルの更新コードUCを出力する。図2に示すタイミング制御部56は、演算部54から出力される更新コードUCに基づいて、レジスタ41aの設定値を更新する。例えば、タイミング制御部56は、レジスタ41aの設定値から、所定の調整ステップを加算した値をレジスタ41aに格納する、つまり、レジスタ41aの設定値を増加させる。これにより、DLL回路41は、内部クロック信号CK2に基づいて、設定値に応じた遅延時間にて生成される内部クロック信号CKSのタイミングが遅くなる。同様に、タイミング制御部55は、演算部54から出力される更新コードUCに基づいて、レジスタ40aの設定値を更新増加する。これにより、DLL回路40は、ストローブマスク信号DSMに基づいて、設定値に応じた遅延時間にて生成されるマスクシフト信号DMSのタイミングが遅くなる。このように、調整回路50は、遅延マスク信号DCMの位相と、遅延ストローブ信号DSTの位相を等しくするように、内部クロック信号CKSを生成するDLL回路41の遅延量レジスタ41aに格納される設定値を調整する。これにより、内部マスク信号CKMと内部クロック信号CKSの位相差、つまり内部マスク信号CKMと内部ストローブ信号CSTの位相差が90度となり、内部ストローブ信号CSTのエッジタイミングは、データ列DQ受信データ列RDQのデータウインドウにおける中央となる。以上記述したように、本実施形態によれば、以下の効果を奏する。1内部クロック信号CK2をDLL回路41により遅延して内部クロック信号CKSを生成する。その内部クロック信号CKSを、ストローブ信号DQSに基づいて生成した内部マスク信号CKMによりマスクして内部ストローブ信号CSTを生成する。そして、フリップフロップ回路33は、内部ストローブ信号CSTの立ち上がりエッジのタイミングで受信データ列RDQをラッチしてリードデータRD1を出力し、フリップフロップ回路34は、内部ストローブ信号CSTの立ち下がりエッジのタイミングで受信データ列RDQをラッチしてリードデータRD2を出力する。従って、このメモリインタフェース回路12は、メモリ20とメモリインタフェース回路12との間の伝送路における信号反射やクロストークノイズなどの要因に起因するタイミングマージンの減少を抑制することができる。2メモリインタフェース回路12の受信回路は、データ列DQと同期したストローブ信号DQSに基づいて、データ列DQを受け取る期間に応じた内部マスク信号CKMを生成する。調整回路50は、内部マスク信号CKMと内部ストローブ信号CSTの位相関係に応じて、内部ストローブ信号CSTの位相を調整する。従って、VT変動により内部マスク信号CKMのタイミング、つまりデータ列DQのタイミングに応じて、そのデータ列DQをラッチするための内部ストローブ信号CSTの位相を調整することで、データ列DQを取り込むタイミングマージンの減少を抑制し、正しいデータを取り込むことができる。3メモリインタフェース回路12は、内部ストローブ信号IRSに応答してクロック信号CKSをカウントするカウンタ36を備え、このカウンタ36は、カウント値がバースト長BLNと等しくなると、終了検出信号BLEを出力する。調整回路50の演算部54は、終了検出信号BLEに応じて更新コードUCを出力する。タイミング制御部56は、終了検出信号BLEに応じて、内部クロック信号CKSを生成するDLL回路41のレジスタ41aに格納された設定値を、更新コードUCに応じて更新する。従って、メモリインタフェース回路は、メモリ20からデータ列DQを受け取る毎に、内部クロック信号CKS、つまり内部ストローブ信号CSTのタイミングを調整する。従って、VT変動に追従して内部ストローブ信号CSTのタイミングを合わせることができる。また、メモリ20からデータを読み出す毎にタイミングを調整するため、動作中にトレーニング回路13を動作させてタイミング調整を行う必要がない。従って、タイミング調整のためにコア回路11の読み出し動作を抑制停止させる必要が無く、メモリ20からのデータ読み出しに対するオーバーヘッドを低減することができる。尚、上記各実施形態は、以下の態様で実施してもよい。図1に示すシステムにおいて、システム回路10とメモリ20の少なくとも一方をチップが直接基板に実装されてもよい。内部クロック信号CK2に基づいて生成した内部ストローブ信号CSTの立ち上がりエッジと立ち下がりエッジのタイミングでデータ列DQを取り込むメモリインタフェース回路12に具体化したが、内部ストローブ信号CSTの立ち上がりエッジのタイミング、又は立ち下がりエッジのタイミングでデータ列DQを取り込むメモリインタフェース回路に具体化してもよい。メモリインタフェース回路12に限定されず、データ列DQとストローブ信号DQSにより通信を行う装置に具体化してもよい。上記実施形態では、内部マスク信号CKMと内部ストローブ信号CSTの位相差が、データ列DQを取り込むために好適な位相差例えば内部クロック信号CK2の1/4周期90度であるか否かを検出可能であれば、図2に示すDLL回路51,52の遅延量は、上記の実施形態で説明した遅延量に限定されない。例えば、内部マスク信号CKMを90度遅延させた信号と、内部ストローブ信号CSTを位相検出部53に供給するようにする。例えば、DLL回路51の遅延量を45度分とし、DLL回路52の遅延量を135度分=90度45度としてもよい。また、DLL回路51の遅延量を90度分とし、DLL回路52の遅延量を0度分としてもよい。"