活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷の保持が制御される記憶素子とを有し、前記トランジスタが有する第1のゲート電極及び第2のゲート電極は、前記活性層を間に挟んでいる記憶装置。活性層に酸化物半導体を含んでいるトランジスタと、前記トランジスタによって電荷の保持が制御される容量素子とを有し、前記トランジスタが有する第1のゲート電極及び第2のゲート電極は、前記活性層を間に挟んでいる記憶装置。活性層に酸化物半導体を含んでいる第1のトランジスタと、前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタとを有し、前記第1のトランジスタが有する第1のゲート電極及び第2のゲート電極は、前記活性層を間に挟んでいる記憶装置。活性層に酸化物半導体を含んでいる第1のトランジスタと、前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタと、前記ゲート電極の電位を保持する容量素子とを有し、前記第1のトランジスタが有する第1のゲート電極及び第2のゲート電極は、前記活性層を間に挟んでいる記憶装置。トランジスタと、容量素子とを有し、前記トランジスタは、第1のゲート電極と、第2のゲート電極と、前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、前記第1のゲート電極と前記活性層の間に位置する第1の絶縁膜と、前記第2のゲート電極と前記活性層の間に位置する第2の絶縁膜と、前記活性層に接続されたソース電極及びドレイン電極とを有し、前記活性層は酸化物半導体を含んでおり、前記ソース電極及び前記ドレイン電極のいずれか一方は、前記容量素子が有する一対の電極のいずれか一つに接続されている記憶装置。第1のトランジスタと、第2のトランジスタとを有し、前記第1のトランジスタは、第1のゲート電極と、第2のゲート電極と、前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、前記第1のゲート電極と前記活性層の間に位置する第1の絶縁膜と、前記第2のゲート電極と前記活性層の間に位置する第2の絶縁膜と、前記活性層に接続されたソース電極及びドレイン電極とを有し、前記活性層は酸化物半導体を含んでおり、前記ソース電極及び前記ドレイン電極のいずれか一方は、前記第2のトランジスタが有するゲート電極に接続されている記憶装置。トランジスタ及び前記トランジスタによって電荷が保持される記憶素子が設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記トランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、を有し、前記駆動回路用トランジスタの第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタのゲート電極は、前記駆動回路用トランジスタの第2端子に接続され、前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記トランジスタの前記第2のゲート電極に与えられる記憶装置。トランジスタ及び前記トランジスタによって電荷が保持される容量素子が設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記トランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、を有し、前記駆動回路用トランジスタの第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタのゲート電極は、前記駆動回路用トランジスタの第2端子に接続され、前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記トランジスタの前記第2のゲート電極に与えられる記憶装置。第1のトランジスタ及び前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタが設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記第1のトランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、を有し、前記駆動回路用トランジスタの第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタのゲート電極は、前記駆動回路用トランジスタの第2端子に接続され、前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記第1のトランジスタの前記第2のゲート電極に与えられる記憶装置。トランジスタ及び前記トランジスタによって電荷が保持される記憶素子が設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記トランジスタ及び前記駆動回路用トランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、前記活性層に接続された第1端子及び第2端子と、を有し、前記駆動回路用トランジスタの前記第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタの前記第1のゲート電極及び前記第2のゲート電極は、前記駆動回路用トランジスタの前記第2端子に接続され、前記駆動回路用トランジスタの前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記トランジスタの前記第2のゲート電極に与えられる記憶装置。トランジスタ及び前記トランジスタによって電荷が保持される容量素子が設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記トランジスタ及び前記駆動回路用トランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、前記活性層に接続された第1端子及び第2端子と、を有し、前記駆動回路用トランジスタの前記第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタの前記第1のゲート電極及び前記第2のゲート電極は、前記駆動回路用トランジスタの前記第2端子に接続され、前記駆動回路用トランジスタの前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記トランジスタの前記第2のゲート電極に与えられる記憶装置。第1のトランジスタ及び前記第1のトランジスタによって、ゲート電極への電位の供給が制御される第2のトランジスタが設けられたメモリセルと、駆動回路用トランジスタ及び駆動回路用容量素子が設けられた駆動回路と、を有し、前記第1のトランジスタ及び前記駆動回路用トランジスタは、第1のゲート電極と、第2のゲート電極と、酸化物半導体を含んでおり、なおかつ前記第1のゲート電極と前記第2のゲート電極の間に位置する活性層と、前記活性層に接続された第1端子及び第2端子と、を有し、前記駆動回路用トランジスタの前記第1端子には、第1の電位が与えられ、前記駆動回路用トランジスタの前記第1のゲート電極及び前記第2のゲート電極は、前記駆動回路用トランジスタの前記第2端子に接続され、前記駆動回路用トランジスタの前記第2端子における第2の電位は、前記駆動回路用容量素子によって保持され、前記第2の電位は前記第1のトランジスタの前記第2のゲート電極に与えられる記憶装置。請求項1乃至請求項12のいずれか1項において、前記酸化物半導体は、In-Ga-Zn系酸化物半導体である記憶装置。請求項1乃至請求項13のいずれか1項において、前記活性層の水素濃度は、5×1019/cm3以下である記憶装置。請求項1乃至請求項14のいずれか1項に記載の記憶装置を有する半導体装置。ところで、不揮発性メモリは、データの書き込み時に記憶素子に印加される電圧の絶対値が、20V前後と、揮発性メモリに比べて一般的に大きい傾向にある。データの書き換えを繰り返し行うことができるフラッシュメモリの場合は、データの書き込み時のみならず、データの消去時にも、記憶素子として用いるトランジスタに大きい電圧を印加する必要がある。よって、データの書き込み、消去などの、フラッシュメモリの動作時において消費される電力は高く、そのことが、フラッシュメモリを記憶装置として用いる電子機器の低消費電力化を阻む一因となっている。特に、カメラや携帯電話などの携帯型の電子機器にフラッシュメモリを用いる場合、消費電力の高さは、連続使用時間の短縮化というデメリットに繋がる。また、フラッシュメモリは不揮発性メモリではあるが、微少な電荷のリークによりデータが消失してしまう。そのため、データの保持期間は現状5年から10年程度であると言われており、より長い保持期間の確保が可能なフラッシュメモリの実現が望まれている。更に、フラッシュメモリは、データの書き込みと消去を繰り返し行うことが可能ではあるが、フローティングゲートに電荷を蓄積する際に、トンネル電流によりゲート絶縁膜が劣化しやすい。そのため、1つの記憶素子におけるデータの書き換え回数は数万から数十万回程度が限度であり、より多くの書き換え回数に耐えうるようなフラッシュメモリの実現が望まれている。上述の課題に鑑み、本発明は、消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。本発明は、更に長い期間においてデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。本発明は、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。本発明の一態様に係る記憶装置は、記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を有する。上記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注入するのではなく、オフ電流の極めて低いトランジスタを介して記憶素子の電荷量を制御することで、データの記憶を行う。具体的に、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体材料を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。更に、スイッチング素子として機能するトランジスタは、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極が備えられていることを特徴とする。上記トランジスタは、絶縁ゲート型電界効果トランジスタであれば良く、具体的には、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接続されたソース電極及びドレイン電極と、を有する。上記構成により、ソース電極と第2のゲート電極の電位差を制御することで、上記トランジスタのオフ電流が下がるように閾値電圧を調整することができる。スイッチング素子として機能するトランジスタのオフ電流を極めて低くすることで、データを保持している期間保持期間において、記憶素子に蓄積されている電荷が上記トランジスタを介してリークするのを防ぐことができる。なお、電子供与体ドナーとなる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体purifiedOxideSemiconductorは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、更に好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、高純度化された酸化物半導体を上記トランジスタの活性層に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度が得られることが分かった。従って、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、100yA/μm以下、好ましくは10yA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、酸化物半導体としては、好ましくはInまたはZnを含有する酸化物半導体を用いるとよく、さらに好ましくは、In及びGaを含有する酸化物半導体、またはIn及びZnを含有する酸化物半導体を用いるとよい。酸化物半導体膜をi型真性とするため、後に説明する脱水化または脱水素化は有効である。また、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウムGaを含むことが好ましい。また、スタビライザーとしてスズSnを含むことが好ましい。また、スタビライザーとしてハフニウムHfを含むことが好ましい。また、スタビライザーとしてアルミニウムAlを含むことが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種または複数種を含んでいてもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。なお、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In-Ga-Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、記憶装置、または半導体装置に用いる半導体材料としては好適である。或いは、酸化物半導体は、化学式InMO3ZnOmm>0で表記される材料を用いてもよい。Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。上記オフ電流の低いトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。よって、長期間に渡るデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置を提供することができる。また、記憶素子へのデータの書き込み及び読み出しに必要な電圧は、スイッチング素子として機能するトランジスタの動作電圧によりほぼ決まる。よって、従来のフラッシュメモリに比べて動作電圧を格段に低くすることができ、消費電力を抑えられる記憶装置、当該記憶装置を用いた半導体装置を提供することができる。また、トンネル電流によるゲート絶縁膜の劣化を、従来のフラッシュメモリに比べて抑えることができるので、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用いた半導体装置を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplayなど、半導体膜を用いた回路素子を画素部又は駆動回路に有している半導体表示装置が、その範疇に含まれる。実施の形態1図1Aに、本発明の一態様に係る記憶装置のメモリセルの構成を、一例として回路図で示す。図1Aに示す回路図では、メモリセル100が、スイッチング素子として機能するトランジスタ101と、記憶素子として機能するトランジスタ103及び容量素子102とを有する。記憶素子として機能するトランジスタ103は、ゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。スイッチング素子として機能するトランジスタ101は、第1のゲート電極の他に、閾値電圧を制御するための第2のゲート電極が備えられている。具体的には、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接続されたソース電極及びドレイン電極と、を有する。トランジスタ101の第1のゲート電極、第2のゲート電極、ソース電極、ドレイン電極に与える電位により、記憶装置の各種動作を制御することができる。メモリセル100は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、更に有していても良い。なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2端子とし、メモリセル100が有するトランジスタ101、容量素子102、トランジスタ103の接続関係を説明する。図1Aに示すメモリセル100では、トランジスタ101の第1端子に接続されているノードに、データを含む信号の電位が与えられる。また、トランジスタ101の第2端子は、トランジスタ103のゲート電極に接続されている。容量素子102が有する一対の電極は、一方がトランジスタ103のゲート電極に接続され、他方が所定の電位が与えられているノードに接続されている。トランジスタ103は、nチャネル型とpチャネル型のどちらでも良い。なお、図1Aに示すメモリセル100は、必ずしも容量素子102をその構成要素に加える必要はない。容量素子102をメモリセル100に設けることで、より長い保持期間を確保することができ、逆に容量素子102をメモリセル100に設けないことで、単位面積あたりの記憶容量を高めることができる。また、図1Bに、図1Aとは異なるメモリセルの構成を、一例として回路図で示す。図1Bに示す回路図では、メモリセル100が、スイッチング素子として機能するトランジスタ101と、記憶素子として機能する容量素子102とを有する。記憶素子として機能する容量素子102に電荷を蓄積させることで、データを記憶する。図1Bに示すトランジスタ101は、図1Aに示すトランジスタ101と同様の構成を有しており、第1のゲート電極の他に、閾値電圧を制御するための第2のゲート電極が備えられている。また、図1Bに示すメモリセル100では、トランジスタ101の第1端子に接続されているノードに、データを含む信号の電位が与えられる。また、容量素子102が有する一対の電極は、一方がトランジスタ101の第2端子に接続され、他方が所定の電位が与えられているノードに接続されている。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。本発明の一態様では、図1A又は図1Bに示した上記スイッチング素子として機能するトランジスタ101のチャネル形成領域に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ101を実現することができる。なお、本発明の一態様のように、記憶素子に蓄積されている電荷量を制御することで、データの記憶を行う記憶装置の場合、記憶素子への電荷の供給と、当該記憶素子からの電荷の放出と、当該記憶素子における電荷の保持とを、スイッチング素子として機能するトランジスタ101により制御する。よって、データの保持期間の長さは、記憶素子に蓄積されている電荷が上記トランジスタ101を介してリークする量に依存する。本発明の一態様では、上述したようにトランジスタ101のオフ電流を著しく低くすることができるため、上記電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化シリコンSiC、窒化ガリウムGaNなどの化合物半導体を挙げることができる。酸化物半導体は、炭化シリコンや窒化ガリウムなどの化合物半導体とは異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述した炭化シリコンや窒化ガリウムなどよりも、酸化物半導体は特に量産性が高いというメリットを有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。以下の説明では、トランジスタ101の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。なお、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ101が、上述した酸化物半導体などのワイドギャップ半導体材料を活性層に有していれば良い。一方、記憶素子として機能するトランジスタ103は、その活性層に、酸化物半導体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。メモリセル100内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ103の活性層に、例えば、多結晶又は単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル100からのデータの読み出しを高速で行うことができる。また、図1Bでは、メモリセル100がスイッチング素子として機能するトランジスタ101を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル100がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジスタの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端子に接続されている状態を意味する。また、記憶素子として機能するトランジスタ103は、スイッチング素子として機能するトランジスタ101とは異なり、活性層の片側にだけ存在するゲート電極を少なくとも有していれば良い。ただし、本発明はこの構成に限定されず、記憶素子として機能するトランジスタ103も、スイッチング素子として機能するトランジスタ101と同様に、活性層を間に挟んで存在する一対のゲート電極を有していても良い。次いで、図1Cに、図1A及び図1Bに示したトランジスタ101の、断面図の一例を示す。図1Cにおいて、トランジスタ101は、絶縁表面を有する基板110上に、第1のゲート電極111と、第1のゲート電極111上の絶縁膜112と、絶縁膜112を間に挟んで第1のゲート電極111と重なる、活性層として機能する酸化物半導体膜113と、酸化物半導体膜113上のソース電極114、ドレイン電極115と、酸化物半導体膜113、ソース電極114及びドレイン電極115上の絶縁膜116と、絶縁膜116上において酸化物半導体膜113と重なっている第2のゲート電極117とを有している。また、図1Cでは、第2のゲート電極117上に絶縁膜118が形成されており、トランジスタ101は絶縁膜118をその構成要素に含んでいても良い。なお、図1Cでは、トランジスタ101がシングルゲート構造である場合を例示しているが、トランジスタ101は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。次いで、第2のゲート電極の電位を変化させることによる、トランジスタ101の閾値電圧の変化について説明する。まず、図2Aに、トランジスタ101の回路図を示す。図2Aでは、第1のゲート電極の電位をVcg、第2のゲート電極の電位をVbg、ソース電極の電位をVs、ドレイン電極の電位をVdとして、トランジスタ101が有する各電極の電位を表記している。図2Bに、トランジスタ101の、ゲート電圧Vgsに対するドレイン電流Idの値を示す。ゲート電圧Vgsとは、ソース電極の電位Vsを基準としたときの、第1のゲート電極の電位Vcgとソース電極の電位Vsの差に相当する。そして、実線で示す線120は、第2のゲート電極の電位Vbgがソース電極の電位Vsと同じ高さである場合の、ゲート電圧Vgsに対するドレイン電流Idの値を示している。また、破線で示す線121は、第2のゲート電極の電位Vbgがソース電極の電位Vsよりも低い場合の、ゲート電圧Vgsに対するドレイン電流Idの値を示している。なお、線120と線121は、ソース電極の電位Vsが互いに同じであり、なおかつドレイン電極の電位Vdも互いに同じであるものとする。図2Bに示すように、トランジスタ101は、第2のゲート電極の電位Vbgが低くなるほど、その閾値電圧がプラス側にシフトし、オフ電流が低減される。逆に、トランジスタ101は、第2のゲート電極の電位Vbgが高くなるほど、その閾値電圧がマイナス側にシフトし、オフ電流が増加する、すなわちオン抵抗が下がる。本発明の一態様の記憶装置では、上述したように、データの保持期間の長さが、記憶素子に蓄積されている電荷が上記トランジスタ101を介してリークする量に依存する。本発明の一態様では、第2のゲート電極の電位Vbgを制御することで、トランジスタ101のオフ電流を著しく低くすることができるため、上記電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。図3は、図1Aに示したメモリセル100を複数有するセルアレイ200の、回路図の一例である。メモリセル100の構成については、実施の形態1において説明した内容を参酌することができる。図3に示すセルアレイ200では、複数の第1ワード線WLCG、複数の第2ワード線WLBG、複数のビット線BL、複数の容量線CL、複数のソース線SLなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル100に供給される。第1ワード線WLCGは、トランジスタ101の第1のゲート電極に接続されている。第2ワード線WLBGは、トランジスタ101の第2のゲート電極に接続されている。ビット線BLは、トランジスタ101の第1端子及びトランジスタ103の第1端子に接続されている。ソース線SLは、トランジスタ103の第2端子に接続されている。容量線CLは、容量素子102が有する一対の電極のうち、トランジスタ101の第2端子に接続されている電極とは異なる方の電極に接続されている。なお、上記配線の数は、メモリセル100の数及び配置によって決めることができる。具体的に、図3に示すセルアレイ200の場合、y行×x列のメモリセルがマトリクス状に接続されており、第1ワード線WLCG1~WLCGy、第2ワード線WLBG1~WLBGy、容量線CL1~CLy、ソース線SL1~SLy、ビット線BL1~BLxが、セルアレイ200内に配置されている場合を例示している。次いで、図3に示すセルアレイ200の動作について、図4のタイミングチャートを用いて説明する。なお、図4では、1行1列目のメモリセルと、1行x列目のメモリセルと、y行1列目のメモリセルと、y行x列目のメモリセルとにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図4では、トランジスタ103がpチャネル型トランジスタである場合を例示している。また、図4のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどちらでも良い期間を意味する。まず、データの書き込み期間Taにおけるセルアレイ200の動作について説明する。データの書き込みは行ごとに行われる。図4では、1行1列目のメモリセル及び1行x列目のメモリセルへのデータの書き込みを先に行い、その後で、y行1列目のメモリセル及びy行x列目のメモリセルへのデータの書き込みを行う場合を例示している。まず、書き込みを行う1行目のメモリセルが有する、第1ワード線WLCG1及び容量線CL1の選択を行う。具体的に図4では、第1ワード線WLCG1にハイレベルの電位VHが与えられ、それ以外の第1ワード線WLCG2~WLCGyには接地電位GNDが与えられる。よって、第1ワード線WLCG1に第1のゲート電極が接続されているトランジスタ101のみが、選択的にオンになる。また、容量線CL1には接地電位GNDが与えられ、他の容量線CL2~CLyにはハイレベルの電位VDDが与えられる。そして、第1ワード線WLCG1及び容量線CL1が選択されている期間において、ビット線BL1、BLxに、データを含む信号の電位が与えられる。ビット線BL1、BLxに与えられる電位のレベルは、データの内容によって当然異なる。図4では、ビット線BL1にハイレベルの電位VDDが与えられ、ビット線BLxに接地電位GNDが与えられている場合を例示する。ビット線BL1、BLxに与えられる電位は、オンのトランジスタ101を介して、容量素子102が有する電極の一つと、トランジスタ103のゲート電極に与えられる。そして、容量素子102が有する電極の一つと、トランジスタ103のゲート電極とが接続されているノードをノードFGとすると、上記信号の電位に従って、ノードFGに蓄積される電荷量が制御されることで、1行1列目のメモリセルと、1行x列目のメモリセルへのデータの書き込みが行われる。次いで、第1ワード線WLCG1に接地電位GNDが与えられ、第1ワード線WLCG1に第1のゲート電極が接続されているトランジスタ101が、オフになる。次いで、書き込みを行うy行目のメモリセルが有する、第1ワード線WLCGy及び容量線CLyの選択を行う。具体的に図4では、第1ワード線WLCGyにハイレベルの電位VHが与えられ、それ以外の第1ワード線WLCG1~WLCGy-1には接地電位GNDが与えられる。よって、第1ワード線WLCGyに第1のゲート電極が接続されているトランジスタ101のみが、選択的にオンになる。また、容量線CLyには接地電位GNDが与えられ、他の容量線CL1~CLy-1にはハイレベルの電位VDDが与えられる。そして、第1ワード線WLCGy及び容量線CLyが選択されている期間において、ビット線BL1、BLxに、データを含む信号の電位が与えられる。図4では、ビット線BL1に接地電位GNDが与えられ、ビット線BLxにハイレベルの電位VDDが与えられている場合を例示する。ビット線BL1、BLxに与えられる電位は、オンのトランジスタ101を介して、容量素子102が有する電極の一つと、トランジスタ103のゲート電極に与えられる。そして、上記信号の電位に従って、ノードFGに蓄積される電荷量が制御されることで、y行1列目のメモリセルと、y行x列目のメモリセルへのデータの書き込みが行われる。なお、書き込み期間Taでは、全てのソース線SLに接地電位GNDが与えられている。上記構成により、ノードFGに接地電位GNDが与えられる場合において、ビット線BLとソース線SLに電流が生じることを抑制することができる。また、メモリセルに誤ったデータが書き込まれるのを防ぐために、第1ワード線WLCG及び容量線CLの選択期間が終了した後に、ビット線BLにデータを含む信号の電位を入力する期間を終了させるようにすることが望ましい。次いで、データの保持期間Tsにおけるセルアレイ200の動作について説明する。保持期間Tsにおいて、全ての第1ワード線WLCGには、トランジスタ101がオフになるレベルの電位、具体的には接地電位GNDが与えられる。そして、本発明の一態様では、保持期間Tsにおいて、第2ワード線WLBGの全てに接地電位GNDよりも低いローレベルの電位VSSが与えられる。よって、トランジスタ101は、その閾値電圧がプラス側にシフトするため、オフ電流が低減される。トランジスタ101のオフ電流が低いと、ノードFGに蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し期間Trにおけるセルアレイ200の動作について説明する。まず、読み出しを行う1行目のメモリセルが有する、容量線CL1の選択を行う。具体的に図4では、容量線CL1に接地電位GNDが与えられ、他の容量線CL2~CLyにハイレベルの電位VDDが与えられる。また、読み出し期間Trでは、全ての第1ワード線WLCGは、接地電位GNDが与えられることで非選択の状態になっている。そして、容量線CL1の選択が行われている期間において、全てのソース線SLにはハイレベルの電位VRが与えられる。なお、電位VRは、電位VDDと同じか、もしくは電位VDDより低く接地電位GNDよりも高い電位であるものとする。トランジスタ103のソース電極とドレイン電極間の抵抗は、ノードFGに蓄積された電荷量に依存する。よって、ビット線BL1、BLxには、ノードFGに蓄積された電荷量に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、1行1列目のメモリセルと、1行x列目のメモリセルから、データを読み出すことができる。次いで、読み出しを行うy行目のメモリセルが有する、容量線CLyの選択を行う。具体的に図4では、容量線CLyに接地電位GNDが与えられ、他の容量線CL1~CLy-1にハイレベルの電位VDDが与えられる。また、上述したように、読み出し期間Trでは、全ての第1ワード線WLCGは、接地電位GNDが与えられることで非選択の状態になっている。また、容量線CLyの選択が行われている期間において、全てのソース線SLにはハイレベルの電位VRが与えられる。トランジスタ103のソース電極とドレイン電極間の抵抗は、ノードFGに蓄積された電荷量に依存する。よって、ビット線BL1、BLxには、ノードFGに蓄積された電荷量に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、y行1列目のメモリセルと、y行x列目のメモリセルから、データを読み出すことができる。なお、各ビット線BLの先には読み出し回路が接続されており、読み出し回路の出力信号が、セルアレイから実際に読み出されたデータを含んでいる。また、図4では、書き込み期間Ta、保持期間Ts、読み出し期間Trの全ての期間を通して、第2ワード線WLBGの全てにローレベルの電位VSSが与えられている場合を例示している。しかし、本発明の一態様では、少なくとも保持期間Tsにおいて第2ワード線WLBGにローレベルの電位VSSが与えられていれば良い。例えば、メモリセルへのデータの書き込みを高速化させるために、データの書き込みを行う行において、第2ワード線WLBGの電位を電位VSSよりも高くして、トランジスタ101の閾値電圧を低くするようにしても良い。図5に示すタイミングチャートは、書き込み期間Taにおける第2ワード線WLBGの電位のみが図4とは異なる。具体的に図5では、書き込み期間Taにおいて、第1ワード線WLCG1が選択されている期間に、書き込みを行う行のメモリセルが有する第2ワード線WLBG1に接地電位GNDが与えられている。また、第1ワード線WLCGyが選択されている期間に、書き込みを行うy行目のメモリセルが有する第2ワード線WLBGyに接地電位GNDが与えられている。上記構成により、データの書き込みが行われている期間においてトランジスタ101の閾値電圧を低くすることができるので、保持期間Tsにおける電荷のリークを抑えつつも、書き込み期間Taにおけるメモリセルへのデータの書き込みを高速化させることができる。次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について説明する。図6は、図1Bに示したメモリセル100を複数有するセルアレイ300の、回路図の一例である。メモリセル100の構成については、実施の形態1において説明した内容を参酌することができる。図6に示すセルアレイ300では、複数の第1ワード線WLCG、複数の第2ワード線WLBG、複数のビット線BL、複数の容量線CLなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル100に供給される。第1ワード線WLCGは、トランジスタ101の第1のゲート電極に接続されている。第2ワード線WLBGは、トランジスタ101の第2のゲート電極に接続されている。ビット線BLは、トランジスタ101の第1端子に接続されている。容量線CLは、容量素子102が有する一対の電極のうち、トランジスタ101の第2端子に接続されている電極とは異なる方の電極に接続されている。なお、上記配線の数は、メモリセル100の数及び配置によって決めることができる。具体的に、図6に示すセルアレイ300の場合、y行×x列のメモリセルがマトリクス状に接続されており、第1ワード線WLCG1~WLCGy、第2ワード線WLBG1~WLBGy、容量線CL1~CLy、ビット線BL1~BLxが、セルアレイ300内に配置されている場合を例示している。次いで、図6に示すセルアレイ300の動作について説明する。まず、データの書き込み期間におけるセルアレイ300の動作について説明する。書き込み期間において、第1ワード線WLCG1にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第1ワード線WLCG1に接続されているトランジスタ101の第1のゲート電極に与えられる。よって、第1ワード線WLCG1に第1のゲート電極が接続されているトランジスタ101は、全てオンになる。次いで、ビット線BL1~BLxに、データを含む信号が入力される。ビット線BL1~BLxに入力される信号の電位のレベルは、データの内容によって当然異なる。ビット線BL1~BLxに入力されている電位は、オンのトランジスタ101を介して、容量素子102の一方の電極に与えられる。また、全ての容量線CLには、固定の電位が与えられている。そして、上記信号の電位に従って、容量素子102に蓄積されている電荷量が制御されることで、容量素子102へのデータの書き込みが行われる。第1ワード線WLCG1への、パルスを有する信号の入力が終了すると、第1ワード線WLCG1に第1のゲート電極が接続されているトランジスタ101が、全てオフになる。そして、第1ワード線WLCG2~WLCGyに、パルスを有する信号が順に入力され、第1ワード線WLCG2~WLCGyを有するメモリセル100において、上述した動作が同様に繰り返される。次いで、データの保持期間におけるセルアレイ300の動作について説明する。保持期間において、全ての第1ワード線WLCG1~WLCGyには、トランジスタ101がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。そして、本発明の一態様では、保持期間において、全ての第2ワード線WLBGにローレベルの電位VSSが与えられる。よって、トランジスタ101は、その閾値電圧がプラス側にシフトするため、オフ電流が低減される。トランジスタ101のオフ電流が低いと、容量素子102に蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができる。次いで、データの読み出し期間におけるセルアレイ300の動作について説明する。データの読み出し期間には、書き込み期間と同様に、第1ワード線WLCG1~WLCGyに順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、第1ワード線WLCG1に接続されているトランジスタ101の第1のゲート電極に与えられると、当該トランジスタ101は全てオンになる。トランジスタ101がオンになると、ビット線BLを介して容量素子102に蓄積された電荷が取り出される。そして、上記電荷量の違いをビット線BLの電位から読み取ることにより、データを読み出すことができる。なお、各ビット線BLの先には読み出し回路が接続されており、読み出し回路の出力信号が、記憶部から実際に読み出されたデータを含んでいる。本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル100において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル100においてのみ、上記動作を行うようにしても良い。また、図5に示すタイミングチャートの場合と同様に、メモリセルへのデータの書き込みを高速化させるために、データの書き込みを行う行において、第2ワード線WLBGの電位を電位VSSよりも高くして、トランジスタ101の閾値電圧を低くするようにしても良い。なお、本発明の一態様に係る記憶装置は、図3、図6に示したメモリセル100の構成に限定されない。図8Aに、メモリセル100の別の構成を、一例として示す。図8Aに示すメモリセル100は、トランジスタ101、容量素子102、トランジスタ103を有している。そして、トランジスタ101の第1のゲート電極は第1ワード線WLCGに接続されている。トランジスタ101の第2のゲート電極は、第2ワード線WLBGに接続されている。トランジスタ101の第1端子は、ビット線BLに接続されている。トランジスタ101の第2端子は、トランジスタ103のゲート電極に接続されている。トランジスタ103の第1端子は、データ線DLに接続されている。トランジスタ103の第2端子は、ソース線SLに接続されている。容量素子102が有する一対の電極は、一方がトランジスタ103のゲート電極に接続されており、他方が容量線CLに接続されている。図8Aに示すメモリセル100の場合、記憶素子として機能する容量素子102及びトランジスタ103によって保持されている電荷量は、データ線DLの電位により読み取ることができる。次いで、図8Bに、メモリセル100の別の構成を、一例として示す。図8Bに示すメモリセル100は、トランジスタ101、容量素子102、トランジスタ103に加えて、データの読み出しを制御するためのスイッチング素子として機能するトランジスタ104を有している。そして、トランジスタ101の第1のゲート電極は第1ワード線WLCGに接続されている。トランジスタ101の第2のゲート電極は、第2ワード線WLBGに接続されている。トランジスタ101の第1端子は、ビット線BLに接続されている。トランジスタ101の第2端子は、トランジスタ103のゲート電極に接続されている。トランジスタ103の第1端子は、トランジスタ104の第2端子に接続されている。トランジスタ103の第2端子は、ソース線SLに接続されている。トランジスタ104の第1端子は、データ線DLに接続されている。トランジスタ104のゲート電極は、第3ワード線WLSWに接続されている。容量素子102が有する一対の電極は、一方がトランジスタ103のゲート電極に接続されており、他方が容量線CLに接続されている。図8Bに示すメモリセル100の場合、データの読み出し時には、第3ワード線WLSWの電位が変化することでトランジスタ104がオンになる。そして、記憶素子として機能する容量素子102及びトランジスタ103によって保持されている電荷量は、データ線DLの電位により読み取ることができる。本発明の一態様に係る記憶装置は、先に書き込んだデータに上書きするように、別のデータを書き込むことが可能である。よって、従来のフラッシュメモリとは異なり、データの書き換えの際に、先に書き込んであるデータの消去を必要としない点が、メリットの一つである。また、一般的なフラッシュメモリの場合、電荷を蓄積するフローティングゲートが、絶縁膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用して電荷を蓄積させるためには、20V程度の高い電圧を記憶素子に印加する必要がある。しかし、本発明の一態様では、高純度化された酸化物半導体膜をトランジスタの活性層として用いたスイッチング素子により、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数V程度であり、消費電力を格段に小さく抑えることができる。なお、一般的なフラッシュメモリを用いた半導体装置では、フラッシュメモリの動作時に必要な電圧動作電圧が大きいので、通常、昇圧回路などを用いてフラッシュメモリに与える電圧を昇圧している。しかし、本発明の一態様に係る記憶装置では、記憶装置の動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体装置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ、その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができる。また、本実施の形態では、2値のデジタルデータを扱う場合の駆動方法について説明したが、本発明の記憶装置では、3値以上の多値のデータを扱うことも可能である。なお、3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて各値どうしの電荷量の差が小さくなるため、微少なオフ電流が存在するとデータの正確さを維持するのが難しく、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様では、オフ電流が著しく低減されたトランジスタをスイッチング素子として用いるので、多値化に伴う保持期間の短縮化を抑えることができる。次いで、第2ワード線WLBGの電位を制御するための第2ワード線駆動回路の構成について、一例を挙げて説明する。図7に、第2ワード線駆動回路150の回路図の一例を示す。図7に示す第2ワード線駆動回路150は、ダイオードとして機能するトランジスタ151駆動回路用トランジスタと、容量素子152駆動回路用容量素子とを有している。トランジスタ151の第1端子には、端子Aを介して電位VSSが供給されている。また、トランジスタ151の第1のゲート電極及び第2のゲート電極は、トランジスタ151の第2端子に接続されている。容量素子152は一対の電極を有している。上記一対の電極のうち、一方の電極がトランジスタ151の第2端子に接続されており、他方の電極には所定の電位が与えられている。そして、トランジスタ151の第2端子は、第2ワード線WLBGに接続されている。具体的に図7では、第2ワード線駆動回路150がトランジスタ151及び容量素子152をm組mは2以上の自然数有している。そして、一つのトランジスタ151の第2端子に、n本nは1以上の自然数の第2ワード線WLBGが接続されている。第2ワード線WLBGの電位が電位VSSより高い場合、トランジスタ151を介して第2ワード線WLBGから端子Aに向かって電流が流れる。そのため、第2ワード線WLBGの電位は、電位VSSよりトランジスタ151の閾値電圧分だけ高い電位に設定される。この電位が、メモリセル100内のトランジスタ101のソース電極の電位より十分低くなるように設定できれば、トランジスタ101の閾値電圧は高い方にシフトするため、トランジスタ101のオフ電流は低減する。従って、記憶装置の保持特性を向上させることができる。なお、第2ワード線駆動回路150への電位VSSの供給が停止し、端子Aの電位が第2ワード線WLBGの電位より高くなった場合は、トランジスタ151には逆方向バイアスの電圧がかかるため、トランジスタ151に流れる電流はオフ電流のみになる。このオフ電流によって容量素子152は充電され、第2ワード線WLBGの電位は時間の経過と共に上昇する。そして、最終的には、トランジスタ101のソース電極と第2のゲート電極の間の電位差が小さくなるため、オフ電流を十分低減できる程度にトランジスタ101の閾値電圧をシフトさせることができなくなる。しかし、容量素子152はセルアレイの外部に配置することができるので、メモリセル内の容量素子102に比べて、大きな容量値を確保することが可能である。よって、容量素子152が有する容量値を、メモリセル内の容量素子102が有する容量値の例えば100倍にすると、第2ワード線WLBGの電位が上限に達してしまうまでにかかる時間を100倍に伸ばすことが可能になる。従って、電位VSSの供給が停止している期間が短時間であれば、記憶装置内に蓄えられたデータを失わずにすませることができる。なお、トランジスタ151は、必ずしも第2のゲート電極を有している必要はない。ただし、図7に示すようにトランジスタ151に第2のゲート電極を設け、当該第2のゲート電極をトランジスタ151の第2端子に接続することは、以下の理由により望ましい。上記構成を採用する場合、ダイオードとして機能するトランジスタ151に順方向バイアスの電圧が印加されているとき、トランジスタ151はその閾値電圧が低くなるためにオン電流が高くなり、第2ワード線WLBGへの電流供給能力を高めることができる。また、上記構成を採用する場合、トランジスタ151に逆方向バイアスの電圧が印加されているとき、トランジスタ151はその閾値電圧が高くなるためにオフ電流が低くなり、第2ワード線WLBGの電位が上限に達してしまうまでにかかる時間を延ばすことができる。また、図7では、図4のタイミングチャートに示すように、第2ワード線WLBGに一定の電位VSSを供給する場合の、第2ワード線駆動回路150の構成を例示している。図5のタイミングチャートに示すように、書き込み期間において第2ワード線WLBGに電位VSSと接地電位GNDを供給する場合は、図7において端子Aを直流電源ではなく、信号源に接続する。実施の形態2本実施の形態では、酸化物半導体を用いたトランジスタ101と、シリコンを用いたトランジスタ103とを有する記憶装置の作製方法について説明する。ただし、トランジスタ103は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタ103は、シリコンウェハなどの単結晶半導体基板、SOI法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、酸化物半導体を用いていても良い。本実施の形態では、まず、図9Aに示すように、基板700上に絶縁膜701と、単結晶の半導体基板から分離された島状の半導体膜702とを形成する。基板700として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。また、本実施の形態では、半導体膜702が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ103の作製方法について説明する。なお、具体的な単結晶の半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下程度の圧力を加える。圧力を一部に加えると、その部分からボンド基板と絶縁膜701とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドが膨張して、微小ボイドどうしが結合する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、島状の半導体膜702を形成することができる。半導体膜702には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜702に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜702に対しても行っても良い。なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法を組み合わせた結晶化法を用いても良い。次に、図9Bに示すように、半導体膜702上にゲート絶縁膜703を形成した後、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導体膜702の一部に添加することで、不純物領域704を形成する。ゲート絶縁膜703は、高密度プラズマ処理、熱処理などを行うことにより半導体膜702の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体膜の表面を酸化又は窒化することにより、1~20nm、望ましくは5~10nmの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素N2OをArで1~3倍流量比に希釈して、10~30Paの圧力にて3~5kWのマイクロ波2.45GHz電力を印加して半導体膜702の表面を酸化若しくは窒化させる。この処理により1nm~10nm好ましくは2nm~6nmの絶縁膜を形成する。更に亜酸化窒素N2OとシランSiH4を導入し、10~30Paの圧力にて3~5kWのマイクロ波2.45GHz電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜702を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。また、プラズマCVD法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜703を形成しても良い。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。ゲート絶縁膜703の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。次いで、マスク705を除去した後、図9Cに示すように、ゲート絶縁膜703の一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706を形成した後、ゲート電極707及び導電膜708を形成する。ゲート電極707及び導電膜708は、開口部706を覆うように導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、形成することができる。導電膜708は、開口部706において不純物領域704と接している。上記導電膜の形成にはCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。なお、本実施の形態ではゲート電極707及び導電膜708を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は積層された複数の導電膜で形成されていても良い。2つの導電膜の組み合わせとして、1層目に窒化タンタル又はタンタルを、2層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。3つ以上の導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。また、ゲート電極707及び導電膜708に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極707及び導電膜708を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また、ゲート電極707及び導電膜708は、導電膜を形成後、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング条件コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。次に、図9Dに示すように、ゲート電極707及び導電膜708をマスクとして一導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と重なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域709と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが、半導体膜702に形成される。本実施の形態では、半導体膜702にp型を付与する不純物元素例えばボロンを添加する場合を例に挙げる。なお、図12Aは、上述の工程が終了した時点での、メモリセルの上面図である。図12Aの破線A1-A2における断面図が、図9Dに相当する。次いで、図10Aに示すように、ゲート絶縁膜703、ゲート電極707、導電膜708を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712、絶縁膜713に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜712、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、絶縁膜712として酸化窒化珪素、絶縁膜713として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜708上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲート電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上の複数の絶縁膜を積層するように形成していても良い。次いで、図10Bに示すように、絶縁膜712及び絶縁膜713にCMP化学的機械研磨処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708の表面を露出させる。なお、後に形成されるトランジスタ101の特性を向上させるために、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、トランジスタ103を形成することができる。次いで、トランジスタ101の作製方法について説明する。まず、図10Cに示すように、絶縁膜712又は絶縁膜713上に、ゲート電極714を形成する。ゲート電極714は、ゲート電極707及び導電膜708と同様の材料、同様の積層構造を用いて形成することが可能である。ゲート電極714の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極714を形成する。なお、形成されたゲート電極の端部がテーパーであると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、図10Dに示すように、ゲート電極714上に、ゲート絶縁膜715を形成した後、ゲート絶縁膜715上においてゲート電極714と重なる位置に、島状の酸化物半導体膜716を形成する。ゲート絶縁膜715は、ゲート絶縁膜703と同様の材料、同様の積層構造を用いて形成することが可能である。ただし、ゲート絶縁膜715は、水分、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体は、界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体膜716とゲート絶縁膜715の界面特性は重要である。そのため高純度化された酸化物半導体膜716に接するゲート絶縁膜715は、高品質であることが要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜715として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜715を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜716の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分又は水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜716内、ゲート絶縁膜715内、或いは、酸化物半導体膜716と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜716に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜716に接するのを防ぐことができる。例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化珪素膜SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜SiOxx>0を積層して、膜厚100nmのゲート絶縁膜715としても良い。ゲート絶縁膜715の膜厚は、トランジスタに要求される特性によって適宜設定すればよく、350nm乃至400nm程度でもよい。本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜715を形成する。なお、ゲート絶縁膜715は後に形成される酸化物半導体膜716と接する。酸化物半導体膜716は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁膜715は水素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁膜715に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極714が形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。島状の酸化物半導体膜716は、ゲート絶縁膜715上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜715の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜には、上述したような、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn系酸化物半導体の薄膜を、酸化物半導体膜として用いる。In-Ga-Zn系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Zn系酸化物のターゲットを用いる。前述の原子数比を有するIn-Ga-Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが形成されやすくなる。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上100未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、酸化物半導体としてIn-Zn系酸化物の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。Znの比率を上記範囲に収めることで、移動度の向上を実現することができる。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜715までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜720まで形成した基板700にも同様に行ってもよい。なお、島状の酸化物半導体膜716を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO-07N関東化学社製を用いる。島状の酸化物半導体膜716を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜716及びゲート絶縁膜715の表面に付着しているレジスト残渣などを除去することが好ましい。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素水酸基を含むが多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減脱水化または脱水素化するために、島状の酸化物半導体膜716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、島状の酸化物半導体膜716に加熱処理を施す。島状の酸化物半導体膜716に加熱処理を施すことで、島状の酸化物半導体膜716中の水分又は水素を脱離させることができる。具体的には、250°C以上750°C以下、好ましくは400°C以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用いる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnnealing装置、LRTALampRapidThermalAnnealing装置等のRTARapidThermalAnnealing装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。以上の工程により、島状の酸化物半導体膜716中の水素の濃度を低減することができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、c軸配向している事に加えて、各結晶のab面が一致するか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。従って、下地表面は可能な限り平坦であることが望まれる。次いで、図11Aに示すように、ゲート絶縁膜715の一部を除去して開口部717及び開口部718を形成することで、ゲート電極707の一部、及び導電膜708の一部を露出させる。そして、開口部717においてゲート電極707と接し、なおかつ酸化物半導体膜716とも接する導電膜719と、開口部718において導電膜708と接し、なおかつ酸化物半導体膜716とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極又はドレイン電極として機能する。具体的に、導電膜719及び導電膜720は、開口部717及び開口部718を覆うようにゲート絶縁膜715上にスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、形成することができる。導電膜719及び導電膜720となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。また、導電膜719及び導電膜720となる導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、導電膜719及び導電膜720となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜716がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜716の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液アンモニア過水を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜716も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、31重量の過酸化水素水と、28重量のアンモニア水と水とを、体積比5:2:2で混合した水溶液を用いる。或いは、塩素Cl2、塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。また、酸化物半導体膜716と、ソース電極又はドレイン電極として機能する導電膜719及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにしても良い。ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。次いで、N2O、N2、又はArなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、図12Bは、上述の工程が終了した時点での、メモリセルの上面図である。図12Bの破線A1-A2における断面図が、図11Aに相当する。なお、プラズマ処理を行った後、図11Bに示すように、導電膜719及び導電膜720と、酸化物半導体膜716とを覆うように、ゲート絶縁膜721を形成する。そして、ゲート絶縁膜721上において、酸化物半導体膜716と重なる位置にゲート電極722を形成し、導電膜719と重なる位置に導電膜723を形成する。ゲート絶縁膜721は、ゲート絶縁膜703と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体膜716へ侵入し、又は水素が酸化物半導体膜716中の酸素を引き抜き、酸化物半導体膜716が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜716に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及び酸化物半導体膜716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜716内、ゲート絶縁膜721内、或いは、酸化物半導体膜716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜716に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜716に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜721を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、ゲート絶縁膜721を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施されることによって、酸化物半導体膜716に対して行った先の加熱処理により、酸化物半導体膜716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導体膜716に酸素が供与される。そして、酸化物半導体膜716に酸素が供与されることで、酸化物半導体膜716において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体膜716を高純度化してi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜716をi型に近づけることができる。また、酸素雰囲気下で酸化物半導体膜716に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜716中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜716に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体膜716に添加すれば良い。また、ゲート電極722及び導電膜723は、ゲート絶縁膜721上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導電膜723は、ゲート電極714、或いは導電膜719及び導電膜720と同様の材料、同様の構造を用いて形成することが可能である。ゲート電極722及び導電膜723の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工パターニングすることで、ゲート電極722及び導電膜723を形成すると良い。以上の工程により、トランジスタ101が形成される。なお、ゲート絶縁膜721を間に挟んで導電膜719と導電膜723とが重なる部分が、容量素子102に相当する。図12Cは、上述の工程が終了した時点での、メモリセルの上面図である。図12Cの破線A1-A2における断面図が、図11Bに相当する。また、トランジスタ101はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極714を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。なお、酸化物半導体膜716に接する絶縁膜本実施の形態においては、ゲート絶縁膜715、ゲート絶縁膜721が該当する。は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一又は複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。また、酸化物半導体膜716に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体膜716に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜716に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜716に接する絶縁膜として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi型に限りなく近くすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜716に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜716に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜716を挟む構成とすることで、上記効果をより高めることができる。また、酸化物半導体膜716の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がGa2OXX=3α、0<α<1の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa2OXX=3α、0<α<1の酸化ガリウムとし、他方を組成がAl2OXX=3α、0<α<1の酸化アルミニウムとしても良い。また、酸化物半導体膜716に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜716の上層に組成がGa2OXX=3α、0<α<1の酸化ガリウムを形成し、その上に組成がGaXAl2-XO3α0<X<2、0<α<1の酸化ガリウムアルミニウム酸化アルミニウムガリウムを形成してもよい。なお、酸化物半導体膜716の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜716の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。次に、図11Cに示すように、ゲート絶縁膜721、導電膜723、ゲート電極722を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜724を単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁膜721、絶縁膜724に開口部725を形成し、導電膜720の一部を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と接する配線726を形成する。配線726は、PVD法や、CVD法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁膜724の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口部725に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは導電膜720との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁膜724に形成する開口部725は、導電膜708と重畳する領域に形成することが望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電膜708を用いずに、不純物領域704と導電膜720との接続と、導電膜720と配線726との接続とを重畳させる場合について説明する。この場合、不純物領域704上に形成された絶縁膜712、絶縁膜713に開口部下部の開口部と呼ぶを形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及び絶縁膜724において、下部の開口部と重畳する領域に開口部上部の開口部と呼ぶを形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電膜708を用いることにより、導電膜720を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線726を覆うように絶縁膜727を形成する。上述した一連の工程により、記憶装置を作製することができる。なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体膜716の後に形成されている。よって、図11Bに示すように、上記作製方法によって得られるトランジスタ101は、導電膜719及び導電膜720が、酸化物半導体膜716の上に形成されている。しかし、トランジスタ101は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜716の下、すなわち、酸化物半導体膜716とゲート絶縁膜715の間に設けられていても良い。図13に、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体膜716とゲート絶縁膜715の間に設けられている場合の、メモリセルの断面図を示す。図13に示すトランジスタ101は、ゲート絶縁膜715を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体膜716の形成を行うことで、得ることができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態3本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。図14に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図14に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図14に示す記憶装置800は、セルアレイ801と、駆動回路802とを有している。駆動回路802は、セルアレイ801から読み出されたデータを含む信号を生成する読み出し回路803と、第1ワード線の電位を制御する第1ワード線駆動回路804と、第2ワード線の電位を制御する第2ワード線駆動回路820と、セルアレイ801において選択されたメモリセルにおけるデータの書き込みを制御するビット線駆動回路805とを有する。さらに、駆動回路802は、読み出し回路803、第1ワード線駆動回路804、第2ワード線駆動回路820、ビット線駆動回路805の動作を制御する制御回路806を有している。また、図14に示す記憶装置800では、第1ワード線駆動回路804が、デコーダ807と、レベルシフタ808と、バッファ809とを有している。ビット線駆動回路805が、デコーダ810と、レベルシフタ811と、セレクタ812とを有している。なお、本発明の一態様に係る記憶装置800は、少なくともセルアレイ801をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置800は、セルアレイ801に駆動回路802の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、セルアレイ801、読み出し回路803、第1ワード線駆動回路804、第2ワード線駆動回路820、ビット線駆動回路805、制御回路806は、全て一の基板を用いて形成されていても良いし、いずれか1つ又は全てが互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、駆動回路802の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置800に、セルアレイ801のアドレスAx、Ayを情報として含む信号ADが入力されると、制御回路806は、アドレスの列方向に関する情報Axをビット線駆動回路805に送り、アドレスの行方向に関する情報Ayを第1ワード線駆動回路804に送る。また、制御回路806は、記憶装置800に入力されたデータを含む信号DATAを、ビット線駆動回路805に送る。セルアレイ801におけるデータの書き込み動作、読み出し動作の選択は、制御回路806に供給される信号REReadenable、信号WEWriteenableなどによって選択される。更に、セルアレイ801が複数存在する場合、制御回路806に、セルアレイ801を選択するための信号CEChipenableが入力されていても良い。この場合、信号RE、信号WEにより選択される動作が、信号CEにより選択されたセルアレイ801において実行される。セルアレイ801では、信号WEによって書き込み動作が選択されると、制御回路806からの指示に従って、第1ワード線駆動回路804が有するデコーダ807において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ808によって振幅が調整された後、バッファ809において波形が処理され、セルアレイ801に入力される。一方、ビット線駆動回路805では、制御回路806からの指示に従って、デコーダ810において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ811によって振幅が調整された後、セレクタ812に入力される。セレクタ812では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、セルアレイ801では、信号REによって読み出し動作が選択されると、制御回路806からの指示に従って、第1ワード線駆動回路804が有するデコーダ807において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ808によって振幅が調整された後、バッファ809において波形が処理され、セルアレイ801に入力される。一方、読み出し回路803では、制御回路806からの指示に従って、デコーダ807により選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。第2ワード線駆動回路820は、第2ワード線の電位をセルアレイ801に供給する。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、読み出し回路の具体的な構成の一例について説明する。セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、より正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図15に、読み出し回路の一例を回路図で示す。図15に示す読み出し回路は、セルアレイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図15に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン電極または、ドレイン領域が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース電極が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図15では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、そのゲート電極に与えられる信号Sigの電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給を制御する。例えば、トランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、間接的にデータを含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図15では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、本発明の半導体装置の一つであるRFタグの、構成の一例について説明する。図16は本発明のRFタグの一形態を示すブロック図である。図16においてRFタグ550は、アンテナ回路551と、集積回路552とを有している。集積回路552は、電源回路553、復調回路554、変調回路555、レギュレータ556、演算回路557、記憶装置558、昇圧回路559を有している。次いで、RFタグ550の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路551において該電波が交流電圧に変換される。電源回路553では、アンテナ回路551からの交流電圧を整流し、電源電圧を生成する。電源回路553において生成された電源電圧は、演算回路557とレギュレータ556に与えられる。レギュレータ556は、電源回路553からの電源電圧を安定化させるか、又はその高さを調整した後、集積回路552内の復調回路554、変調回路555、演算回路557、記憶装置558又は昇圧回路559などの各種回路に供給する。復調回路554は、アンテナ回路551が受信した交流信号を復調して、後段の演算回路557に出力する。演算回路557は復調回路554から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置558は一次キャッシュメモリ又は二次キャッシュメモリとして用いることができる。また演算回路557は、復調回路554から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置558内の情報の出力、又は記憶装置558内における命令の内容の実行を行う。演算回路557から出力される信号は符号化され、変調回路555に送られる。変調回路555は該信号に従ってアンテナ回路551が受信している電波を変調する。アンテナ回路551において変調された電波は質問器で受け取られる。このようにRFタグ550と質問器との通信は、キャリア搬送波として用いる電波を変調することで行われる。キャリアは、125kHz、13.56MHz、950MHzなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。昇圧回路559は、レギュレータ556から出力された電圧を昇圧し、記憶装置558に供給している。なお、RFタグ550がパッシブ型であるとき、外部の電源からRFタグ550へ、直流の電位は供給されない。そのため、図7に示す第2ワード線駆動回路150がパッシブ型のRFタグ550に設けられている場合、外部から端子Aへの電位VSSの供給が行われない。よって、本発明の一態様では、RFタグ550がパッシブ型であるとき、チャージポンプ回路などの負の電位を生成する回路を電源回路553に設ける。上記構成により、電源回路553から電位VSSを、図7に示す第2ワード線駆動回路150の端子Aに供給することができ、記憶装置の保持特性を高めることができる。本発明の一態様では、記憶装置558が上記実施の形態に示した構成を有しているため、長期間に渡るデータの保持が可能であり、なおかつデータの書き換え回数を増やすことができる。従って、本発明の一態様にかかるRFタグ550は、上記記憶装置558を用いることで、データの信頼性を高めることができる。また、本発明の一態様では、記憶装置558が上記実施の形態に示した構成を有しているため、消費電力を抑えることができる。従って、本発明の一態様にかかるRFタグ550は、RFタグ550の内部において消費される電力を小さく抑えることができるので、質問器とRFタグ550の通信距離をその分長くすることができる。本実施の形態では、アンテナ回路551を有するRFタグ550の構成について説明しているが、本発明の一態様にかかるRFタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図16に示したRFタグに、発振回路又は二次電池を設けても良い。本実施の形態は、上記実施の形態又は実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。図17Aに、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図17Aに示す記憶媒体は、本発明の一態様に係る記憶装置751と、駆動装置と記憶媒体の電気的な接続を行うコネクタ752と、コネクタ752を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース753と、記憶媒体の動作状態などに従って点灯する発光ダイオード754と、記憶装置751、インターフェース753、発光ダイオード754などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ755とが、プリント配線基板756に実装されている。その他に、コントローラ755の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電位の高さを制御するためのレギュレータなどが設けられていても良い。図17Aに示すプリント配線基板756は、図17Bに示すように、コネクタ752と発光ダイオード754が一部露出するように、樹脂等を用いたカバー材757で覆って、保護するようにしても良い。本発明の一態様にかかる記憶装置751は、その動作時における消費電力を低く抑えることができるので、記憶装置751を用いる記憶媒体の低消費電力化、延いては記録媒体に接続される駆動装置の低消費電力化を実現することができる。また、本発明の一態様にかかる記憶装置751は、長期間に渡るデータの保持が可能であり、なおかつデータの書き換え回数を増やすことができるので、記憶媒体の信頼性を高めることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器、高速駆動の電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図18に示す。図18Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、高機能を有する携帯型ゲーム機を提供することができる。なお、図18Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図18Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、高機能を有する携帯電話を提供することができる。図18Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図18Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、高機能を有する携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。