"所定のデータ長を単位としてデータの読み書きが可能な第1の記憶手段と、前記第1の記憶手段から前記所定のデータ長を単位とするいずれかのデータを読み出して格納する第2の記憶手段と、該第2の記憶手段に記憶された前記いずれかのデータの一部を部分データとして抽出して記憶する第3の記憶手段と、前記部分データ又は前記部分データが更新されて得られる更新部分データを前記第3の記憶手段から削除可能とする際に、前記第2の記憶手段に前記部分データの抽出元のデータが記憶されていない場合に、前記第1の記憶手段から前記部分データの抽出元のデータを読み出して前記第2の記憶手段に記憶させて、前記部分データ又は前記更新部分データを用いて部分的に上書きしてから前記第1の記憶手段に書き込み、前記第2の記憶手段に前記部分データの抽出元のデータが記憶されている場合に、前記第2の記憶手段に記憶されている前記部分データの抽出元のデータについて、前記部分データ又は前記更新部分データを用いて部分的に上書きしてから前記第1の記憶手段に書き込み、前記第2の記憶手段に抽出元のデータが記憶されている前記部分データ又は前記更新部分データを優先して前記第3の記憶手段から削除する処理を行う制御手段と、を備えたことを特徴とする記憶制御システム。前記第3の記憶手段に、最後に書き込み又は更新されたタイミングが最も古い第1のデータと、2番目に最も古い第2のデータが記憶されており、前記第1のデータの抽出元のデータ又は前記第2のデータの抽出元のデータのいずれかが前記第2の記憶手段に記憶されている場合には、前記第1又は第2のデータのうち前記第2の記憶手段に記憶されている抽出元のデータに対応するほうのデータが前記削除可能とされるデータとして優先的に選択される、ことを特徴とする請求項1に記載の記憶制御システム。所定のデータ長を単位としてデータの読み書きが可能な第1の記憶手段と、前記第1の記憶手段から前記所定のデータ長を単位とするいずれかのデータを読み出して格納する第2の記憶手段と、該第2の記憶手段に記憶された前記いずれかのデータの一部を部分データとして抽出して記憶する第3の記憶手段と、前記部分データ又は前記部分データが更新されて得られる更新部分データを前記第3の記憶手段から削除可能とする際に、前記第2の記憶手段に前記第1の記憶手段上のどの記憶アドレスのデータが記憶されるかを予測する制御手段と、前記第3の記憶手段から削除可能な1つ以上の前記部分データ又は前記更新部分データの各アドレスを前記第1の記憶手段上の各アドレスに変換するアドレス変換手段と、前記変換された各アドレスと前記予測されたデータのアドレスとにより前記所定のデータ長を単位とするアドレス部分の一致を検出し、該一致が検出されたアドレスに対応する前記部分データ又は前記更新部分データを優先して前記第3の記憶手段から削除させるアドレス比較手段と、を備えたことを特徴とする置換方式。前記第1の記憶手段から前記第2の記憶手段に読み出されるべきデータのアクセスリクエストを予め定められた複数リクエスト分一時保持するメモリリクエストキューをさらに備え、前記制御手段は、前記メモリリクエストキューに一時保持されたリクエストを所定の規則に従って読み出すことにより、該リクエストに対応するデータを前記第1の記憶手段から前記第2の記憶手段に読み出し、前記メモリリクエストキューに一時保持されたリクエストのうち前記所定のデータ長を単位とするアドレスが一致するリクエストをまとめてアクセス処理し、前記メモリリクエストキューから次に読み出されるリクエストを判定することにより前記第2の記憶手段に前記第1の記憶手段上のどの記憶アドレスのデータが記憶されるかを予測し、前記アドレス比較手段は、前記一致が検出されたアドレスに対応する前記部分データ又は前記更新部分データを優先して前記第3の記憶手段から削除し、該部分データ又は更新部分データの前記第1の記憶手段への書き戻しのリクエストを前記メモリリクエストキューに格納する、ことを特徴とする請求項4に記載の置換方式。第1の記憶手段に対して所定のデータ長を単位としてデータの読み書きを行い、前記第1の記憶手段から前記所定のデータ長を単位とするいずれかのデータを読み出して第2の記憶手段に格納し、該第2の記憶手段に記憶された前記いずれかのデータの一部を部分データとして抽出して第3の記憶手段に記憶し、前記部分データ又は前記部分データが更新されて得られる更新部分データを前記第3の記憶手段から削除可能とする際に、前記第2の記憶手段に前記部分データの抽出元のデータが記憶されていない場合に、前記第1の記憶手段から前記部分データの抽出元のデータを読み出して前記第2の記憶手段に記憶させて、前記部分データ又は前記更新部分データを用いて部分的に上書きしてから前記第1の記憶手段に書き込み、前記第2の記憶手段に前記部分データの抽出元のデータが記憶されている場合に、前記第2の記憶手段に記憶されている前記部分データの抽出元のデータについて、前記部分データ又は前記更新部分データを用いて部分的に上書きしてから前記第1の記憶手段に書き込み、前記第2の記憶手段に抽出元のデータが記憶されている前記部分データ又は前記更新部分データを優先して前記第3の記憶手段から削除する、ことを特徴とする記憶制御方法。第1の記憶手段に対して所定のデータ長を単位としてデータの読み書きを行い、前記第1の記憶手段から前記所定のデータ長を単位とするいずれかのデータを読み出して第2の記憶手段に格納し、該第2の記憶手段に記憶された前記いずれかのデータの一部を部分データとして抽出して第3の記憶手段に記憶し、前記部分データ又は前記部分データが更新されて得られる更新部分データを前記第3の記憶手段から削除可能とする際に、前記第2の記憶手段に前記第1の記憶手段上のどの記憶アドレスのデータが記憶されるかを予測し、前記第3の記憶手段から削除可能な前記部分データ又は前記更新部分データの各アドレスを前記第1の記憶手段上の各アドレスに変換し、前記変換された各アドレスと前記予測されたデータのアドレスとにより前記所定のデータ長を単位とするアドレス部分の一致を検出し、該一致が検出されたアドレスに対応する前記部分データ又は前記更新部分データを優先して前記第3の記憶手段から削除させる、ことを特徴とするキャッシュメモリの置換方法。従来は、キャッシュメモリの置換方式はDRAMのロウバッファにどのロウアドレスが格納されるかの考慮が不十分であった。したがって、近い将来ロウバッファに格納されるロウアドレスがBであったとしても、キャッシュから追い出されるラインはB以外のロウアドレスである可能性が高い。このような場合には、ロウアドレスBを一度プリチャージしたのちに他のロウアドレスをロウバッファに格納することが必要になる。したがって、従来のスケジューリング方式は、キャッシュの追出し制御が、メモリにおけるプリチャージの回数を増加させ、消費電力を増加させる原因となってしまうという問題点を有していた。そこで、本発明の1つの側面では、プリチャージ数の削減を図ることを目的とする。ひいては、メモリの消費電力を削減することを目的とする。態様の一例では、所定のデータ長を単位としてデータの読み書きが可能な第1の記憶手段と、第1の記憶手段から所定のデータ長を単位とするいずれかのデータを読み出して格納する第2の記憶手段と、第2の記憶手段に記憶されたいずれかのデータの一部を部分データとして抽出して記憶する第3の記憶手段と、部分データ又は部分データが更新されて得られる更新部分データを第3の記憶手段から削除可能とする際に、第2の記憶手段に部分データの抽出元のデータが記憶されていない場合に、第1の記憶手段から部分データの抽出元のデータを読み出して第2の記憶手段に記憶させて、部分データ又は更新部分データを用いて部分的に上書きしてから第1の記憶手段に書き込み、第2の記憶手段に部分データの抽出元のデータが記憶されている場合に、第2の記憶手段に記憶されている部分データの抽出元のデータについて、部分データ又は更新部分データを用いて部分的に上書きしてから第1の記憶手段に書き込み、第2の記憶手段に抽出元のデータが記憶されている部分データ又は更新部分データを優先して第3の記憶手段から削除する処理を行う制御手段とを備える。プリチャージ数の削減を図ることができる。以下、本発明を実施するための形態について図面を参照しながら詳細に説明する。図1は、DRAMの構成図である。DRAMのメモリアレイ図中、MemoryArrayと表記。以下の図でも同様。101には、ロウバッファ図中、RowBufferと表記。以下の図でも同様。102が接続される。また、メモリアレイ101には、ロウデコーダ図中、RowDecoderと表記。以下の図でも同様。103が接続される。また、ロウバッファ102には、カラムデコーダ図中、ColumnDecoderと表記。以下の図でも同様。104が接続される。ロウバッファ102は例えば、1024から2048バイト程度の記憶容量を有する。DRAMアクセス図中、Accessと表記。の読み出しでは、ロウデコーダ103にアクセスして要求ページデータをロウバッファ102に格納する。続いて、カラムデコーダ104にアクセスして、ロウバッファ102内の要求データ図中、Dataと表記。にアクセスする。このアクセス動作は、DRAMアクセスが読出し要求である場合には、ロウバッファ102内の要求データを読み出す動作である。一方、DRAMアクセスが書込み要求である場合には、ロウバッファ102内の要求データに対して、書き込むべきデータを上書きする動作である。次にDRAMアクセスの書込みでは、ロウバッファ102にアクセスするデータがすでに格納されているデータと同じロウアドレスの場合、ロウバッファ102にあるデータにアクセスして要求データがメモリアレイ101に書き込まれる。一方、ロウバッファ102に格納されているデータアドレス以外のアドレスがアクセスされた場合には、ロウバッファ102にあるデータをメモリアレイ101に書き戻す動作が実行される。この書戻し動作は、プリチャージと呼ばれる。そして、その書戻し動作の後に、必要なページデータをロウバッファ102に格納し、続いてロウバッファ102に格納されたデータにアクセスする。DRAMを構成する複数のバンク図中、Bank0Bank1BankN等と表記。のそれぞれごとに、上述の構成が実装される。すなわち、DRAMでは、各バンクごとのメモリアレイ101に対して、それぞれに対応するロウバッファ102、ロウデコーダ103、およびカラムデコーダ104を介して、並列アクセスが可能である。図2は、図1のDRAM100にアクセスするためのメモリアクセスコントローラ図中、MACMemoryAccesscontrollerと表記。以下、MACと呼ぶ201の一般的な構成図である。MAC201は、インターコネクト図中、Interconnectと表記。207を介して、LLC図中、LastLevelCacheと表記。206に接続される。LLC206は、プロセッサコア205に接続される最終段最もDRAM100寄りのキャッシュメモリであり、例えば256から512バイト程度の記憶容量を有する。MAC201は、PA/DA変換部202、メモリリクエストキュー図中、MRQMemoryRequestQueと表記。以下、MRQと呼ぶ、およびスケジューラ204図中、Schedulerと表記。を備える。PA/DA変換部202は、LLC206から発行される物理アドレス以下、PAと略す場合があるを、DRAM100が解釈できるDIMMDualInlineMemoryModuleアドレス以下、DAと略す場合があるに変換する。MRQ203は、PA/DA変換部202から順次出力されるアドレスDAを予め定められた最大複数アドレス分キューイング一時保持する。MRQ203にキューイングされたアドレスDA群は、スケジューラ204によって所定の規則で読み出され、その読み出されたアドレスDAによって、DRAM100がアクセスされる。アクセスの方式は、図1で説明した通りである。図3は、図2のスケジューラ204によって実施されるメモリアクセススケジューリングアルゴリズムの第1の方式である、First-ComeFirst-Serve以下、FCFSと略す方式の説明図である。いま例えば、図2のMRQ203に、図1のロウデコーダ103に与えられるべきロウアドレスとして、図3aに示されるように、図2のLLC206からの到着順に、R_E、R_A、R_C、R_Aがキューイングされているとする。この場合、FCFS方式では、スケジューラ204は、ロウアドレスの到着順に、DRAM100にアクセスする。すなわちまず、図3bに示されるように、到着が最も早いロウアドレスR_Eが取り出され、DRAM100内のロウデコーダ103図1参照に与えられる。この結果、DRAM100内のメモリアレイ101からロウバッファ102図1参照には、ロウアドレスR_Eに対応するデータがオープンされ、そのページデータ内の要求アドレスにアクセスされる。その後、MRQ203内の残りのロウアドレス群R_A、R_C、R_Aは、図3cに示されるように、順次先頭に詰められる。続いて、図3dに示されるように、到着が2番目に早いロウアドレスR_Aが取り出され、DRAM100内のロウデコーダ103に与えられる。この結果、DRAM100内のメモリアレイ101からロウバッファ102には、ロウアドレスR_Aに対応するデータがオープンされ、そのページデータ内の要求アドレスにアクセスされる。その後、MRQ203内の残りのロウアドレス群R_C、R_Aは、図3eに示されるように、順次先頭に詰められる。以下、上記と同様の処理が繰り返される。図4は、図2のスケジューラ204によって実施されるメモリアクセススケジューリングアルゴリズムの第2の方式である、First-ReadyFirst-ComeFirst-Serve以下、FR-FCFSと略す方式の説明図である。いま例えば、図2のMRQ203に、図1のロウデコーダ103に与えられるべきロウアドレスとして、図3aと同様に図4aに示されるように、図2のLLC206からの到着順に、R_E、R_A、R_C、R_Aがキューイングされているとする。この場合、FR-FCFS方式では、スケジューラ204は、図3で説明したFCFS方式と同様に、ロウアドレスの到着順に、DRAM100にアクセスする。すなわちまず、図4bに示されるように、到着が最も早いロウアドレスR_Eが取り出され、DRAM100内のロウデコーダ103に与えられる。この結果、DRAM100内のメモリアレイ101からロウバッファ102には、ロウアドレスR_Eに対応するページデータがオープンされ、そのページデータ内の要求アドレスにアクセスされる。その後、MRQ203内の残りのロウアドレス群R_A、R_C、R_Aは、図4cに示されるように、順次先頭に詰められる。続いて、到着が2番目に早いロウアドレスR_Aが取り出されるが、ここで図4dに示されるように、MRQ203内に同一のロウアドレスがある場合には、そのロウアドレスR_Aが直後にDRAM100に発行される。そして、1番目のロウアドレスR_AがDRAM100内のロウデコーダ103に発行されることによって、DRAM100内のメモリアレイ101からロウバッファ102には、ロウアドレスR_Aに対応するページデータがオープンされ、そのページデータ内の要求アドレスにアクセスされる。さらに、2番目のロウアドレスR_Aについては、すでにR_Aに対応するページデータがロウバッファ102にオープンされている。このため、R_Aに対応するページデータが再度メモリアレイ101からロウバッファ102にオープンされる動作は実行されず、ロウバッファ102内の要求アドレスに即座にアクセスされる。その後、MRQ203内の残りのロウアドレスR_Cは、図4eに示されるように、先頭に詰められる。以下、上記と同様の処理が繰り返される。このように、FR-FCFS方式では、MRQ203内にある同一のロウアドレスがまとめられてDRAM100に発行されることにより、高速なリード/ライト処理が可能となる。次に、図2のLLC206でのキャッシュラインの置換処理も含めたFR-FCFS方式によるメモリアクセススケジューリング処理について説明する。図5は、一般的に考えられるキャッシュライン置換方式の説明図である。まず、LLC206におけるキャッシュラインの置換ポリシとしては、一般的に、LRULeastRecentlyUsedポリシが採用される。LRUポリシでは、現在アクセスされているキャッシュブロック上の各キャッシュウェイのうち、最近最も使われなかったキャッシュウェイのキャッシュデータが置換される。LRUポリシでは、キャッシュメモリ上の各キャッシュウェイが、それぞれのキャッシュデータへのアクセス頻度順にLRUポジションとして管理する。そして、LRUポジションの最もL側の最も長い時間アクセスがないキャッシュウェイのキャッシュデータを、LLC206からDRAM100に追い出す。MAC201では、PA/DA変換部202図2参照により、追い出された物理アドレスPAが、DIMMアドレスDAに変換され、MRQ203に格納される。図5aの例では、ここで初めて、追い出された物理アドレスPA4に対応するキャッシュデータがロウアドレスR_Bに対応するデータであることが判明する。ここで、図5bに示されるように、ロウバッファ102に現在、ロウアドレスR_Aに対応するページデータがオープンされているとする。このような場合には、これから発行しようとするロウアドレスR_Bに対応するページデータは、ロウバッファ102上には無いため、両者が不一致となるいわゆるロウバッファミスを引き起こす。この場合、図5bに示されるように、ロウバッファ102上のロウアドレスR_Aに対応するページデータをメモリアレイ101にプリチャージする。その後に、図5cに示されるように、メモリアレイ101からロウアドレスR_Bに対応するページデータをロウバッファ102にオープンする操作が必要になる。このように、キャッシュラインの置換処理は一般的にはFR-FCFS方式によるメモリアクセススケジューリング処理と連携していないため、キャッシュラインの追出し制御がDRAM100におけるプリチャージの回数を増加させ、消費電力を増加させる原因となってしまう。上述の例では、キャッシュラインの置換ポリシとしてLRUが使用される場合の問題について説明したが、LRU以外の置換ポリシが採用された場合にも、その置換処理とメモリアクセススケジューリング処理が連携していなければ、同様の問題が引き起こされる。また、上述の例では、LLC206内では、物理アドレスPAを扱い、論理アドレスから物理アドレスへは上位層のキャッシュで変換されているものとするが、これに限定されずに上記と同様の問題が発生し得る。なお、図5中では、物理アドレスPAがLLC206から追い出されるように図示しているが,実際にはPAが示す位置に格納されているデータが追い出される。このような問題に対して、本発明の実施形態では、キャッシュラインの置換処理とメモリアクセススケジューリング処理における次のような連携制御により、プリチャージの削減を実現する。図6は、上述の問題点を解決する本実施形態の第1のブロック図である。第1の記憶手段101は、所定のデータ長例えば1024から2048バイト程度を単位としてデータの読み書きが可能な記憶手段である。この第1の記憶手段101は、例えばDRAMのメモリアレイである。第2の記憶手段102は、第1の記憶手段101から上述の所定のデータ長を単位とするいずれかのデータを読み出して格納する。この第2の記憶手段102は、例えばロウバッファである。第3の記憶手段103は、第2の記憶手段102に記憶されたいずれかのデータの一部を部分データとして抽出して記憶する。この第3の記憶手段103は、例えばLLCなどのキャッシュメモリである。制御手段104は、以下の動作を実行する。まず、制御手段104は、上述の部分データ又は部分データが更新されて得られる更新部分データを第3の記憶手段103から削除すなわち追い出し可能とする際に、次のような動作を実行する。ここで、データの削除とは、第3の記憶手段103が例えばLLCである場合に、LRU制御下で最も長い時間アクセスがないLLCのキャッシュウェイのキャッシュデータを、LLCから例えばDRAMである第1の記憶手段101に追い出すことをいう。制御手段104は、第2の記憶手段102に部分データの抽出元のデータが記憶されていない場合に、第1の記憶手段101から部分データの抽出元のデータを読み出して第2の記憶手段102に記憶させる。そして、制御手段104は、第3の記憶手段103から削除可能とする部分データ又は更新部分データを用いて第2の記憶手段102に記憶させたデータを部分的に上書きしてから、その第2の記憶手段102上のデータを第1の記憶手段101に書き込む。一方、制御手段104は、第2の記憶手段102に部分データの抽出元のデータが記憶されている場合に、第3の記憶手段103から削除可能とする部分データ又は更新部分データを用いて第2の記憶手段102に記憶されているデータを部分的に上書きする。そして、制御手段104は、その上書きが行われた第2の記憶手段102上のデータを第1の記憶手段101に書き込む。このとき、制御手段104は、第2の記憶手段102に抽出元のデータが記憶されている部分データ又は更新部分データを優先して第3の記憶手段103から削除する処理を行う。より具体的には例えば、次のように動作する。まず、第3の記憶手段103に、プロセッサなどにより最後に書き込み又は更新されたタイミングが最も古い第1のデータと、2番目に最も古い第2のデータが記憶されているとする。そして、第1のデータの抽出元のデータ又は第2のデータの抽出元のデータのいずれかが第2の記憶手段102に記憶されている場合を考える。この場合、制御手段104は、第1又は第2のデータのうち第2の記憶手段102に記憶されている抽出元のデータに対応するほうのデータを削除可能なデータとして優先的に選択する。図6の本実施形態の構成で、例えばロウバッファである第2の記憶手段102に記憶されているデータを抽出元とする部分データまたは更新部分データを優先して、例えばキャッシュメモリである第3の記憶手段103から削除することができる。これにより、ロウバッファである第2の記憶手段102上のデータをいったん例えばメモリアレイである第1の記憶手段101に書き戻すことなく、第2の記憶手段102上のデータを第3の記憶手段103から削除可能とするデータですぐに上書きできる。そして、この上書きが行われた第2の記憶手段102上のデータを第1の記憶手段101にすぐに書き戻すことができる。このようにして、例えばメモリアレイである第1の記憶手段101と例えばロウバッファである第2の記憶手段102との間で無駄なデータの授受を削減することが可能となる。これにより、効率的なメモリアクセスが実現され、システムの低消費電力化に貢献することが可能となる。図7は、本実施形態によるキャッシュライン置換方式の説明図その1である。本実施形態では、まず、図2と同様のLLC206におけるLRUポジションの管理において、追い出し対象範囲702という監視範囲を定義する。そして、改良されたMAC701内に追加的に実装される制御部内のPA/DA変換部の機能を用いて、追い出し対象範囲702内の物理アドレス群PA図7ではPA3、PA4から、それらに対応するDIMMアドレスDA図7ではロウアドレスR_A、R_Bを判別する。そして、判別されたDAを、ロウバッファ102と比較する。この結果、図7の例では、ロウバッファ102のロウアドレスR_Aと、MAC701内で判別された追い出し対象範囲702内のロウアドレスR_Aが一致することが検出される。この検出結果に基づいて、LLC206の追い出し対象範囲702内にある物理アドレスPA3に対応するキャッシュラインが追い出される。このようにして、一般的なLRU置換ポリシに従えば最もL側の物理アドレスPA4が追い出されるところを、現在のロウバッファ102のロウアドレスR_Aに対応する物理アドレスPA3が追い出される。この結果、追い出された物理アドレスPA3に対応するロウアドレスR_Aが、RowDecoder102に入力され、ロウアドレスR_Aに対応するアドレス線がチャージされている間に、すなわちアドレスがオープンされている間に、プリチャージをせずにMemoryarray101にアクセスを行いR_Aで指定されるデータが格納される。図8は、本実施形態の更に具体的な制御を説明するためのキャッシュライン置換方式の説明図その2である。本実施形態の具体的な処理では、改良されたMAC701において、図4a~cと同様の手順で、図8aおよびbに示されるように、FR-FCFS方式によるメモリアクセススケジューリング処理が実行される。この結果、まず図8dに示されるように、MRQ203内の先頭のロウアドレスR_Eについてロウバッファ102への対応するページデータに、アクセスが行われた後、MRQ203内で次にアクセスされるロウアドレスがR_Aと予測される。この結果、ロウバッファ102には、図8eに示されるように、ロウアドレスR_Aに対応するページデータが入力される。この時点で、改良されたMAC701内に追加的に実装される制御部内のPA/DA変換部の機能を用いて、LLC206内の追い出し対象範囲702内の物理アドレス群PA3、PA4に対応するロウアドレスR_A、R_Bが判定される。この結果、ロウアドレスR_Aが、MRQ203内で次にアクセスが予測されるロウアドレスR_Aと一致することが検出される。この検出結果に基づいて、LLC206の追い出し対象範囲702内にある物理アドレスPA3が追い出される。追い出された物理アドレスPA3は、MAC701内に元々備わっているPA/DA変換部202図2参照によって物理アドレスPA3からDIMMアドレスであるロウアドレスR_Aに変換され、MRQ203にキューイングされる。このようにして、一般的なLRU置換ポリシに従えば最もL側の物理アドレスPA4が追い出されるところを、現在のロウバッファ102のロウアドレスR_Aに対応する物理アドレスPA3が追い出される。この結果、図8cに示されるように、MRQ203内にキューイングされた3つのロウアドレスR_Aについて、FR-FCFS処理によりまとめて、ロウアドレスがオープンの間にロウバッファ102に入るデータを順次上書きする。これにより1回プリチャージするだけで3つのロウアドレスR_Aについて順次アクセスを行うことができる。図9は、図8の制御処理を実現するための本実施形態の第2のブロック図である。図9において、図2のメモリアクセスコントローラの一般的な構成と同じ処理を行う部分には、同じ番号を付してある。図9の改良されたMAC701が図2のMAC201と異なる部分は、制御部901を備える点である。制御部901は、アドレス変換部であるPA/DA変換部902とアドレス比較部903を備える。制御部901はまず、MRQ203から近い将来どのロウバッファ102図1参照がオープンになるかを予測する。この予測処理は、前述したFR-FCFSスケジューリングポリシ図4参照に基づいて実行される。次に、制御部901内のPA/DA変換部902は、LLC206のLRUポジションの追い出し対象範囲702図8参照を監視し、その範囲内にある各物理アドレスPAをDIMMアドレスDAに変換する。この場合例えば、追い出し対象範囲702内にあるLRUポジションのL側の物理アドレスPAから順次、DIMMアドレスDAに変換する。アドレス比較部903は、PA/DA変換部902から変換されたDIMMアドレスDAを一つずつ入力し、入力されたDIMMアドレスDAを、MRQ203上で近い将来オープンされると予測したDIMMアドレスDAと比較する。そして、アドレス比較部903は、DIMMアドレスDAの一致を検出した場合に、LLC206において、そのDIMMアドレスDAに対応するLRUポジションの物理アドレスのキャッシュデータを無効化する。LRUポジションの物理アドレスはたとえばダーティービットが立ったものであって更新されたものであり、やがてDRAM100のアドレスに対応データが書き込まれるものである。これにより、LLC206において、上記一致が検出されたDIMMアドレスDAに対応するLRUポジションの物理アドレスが追い出される。一致が検出されなかった場合には、LLC206において、通常のLRUポリシに基づく追出し制御が行われる。図9の実施形態の構成により、MRQ203内にキューイングされており近い将来にDRAM100上でロウバッファ102にオープンされる可能性のあるDIMMアドレスDAロウアドレスに対応するLLC206上の物理アドレスが、優先的に追い出される。これにより、LLC206から追い出されてMAC701内のMRQ203にキューイングされたDIMMアドレスDAが、FR-FCFS制御により、MRQ203内の近い将来オープンされるDIMMアドレスDAとともに一括してアクセス処理される。このアクセス処理は将来オープンされるDIMMアドレスDAがオープンされたときそのオープンされている間に順次行われる。すなわち、本実施形態では、ロウバッファ102がオープンしている間に、オープンしているのと同じDIMMアドレスDAを有するデータがLLC206から追い出されてロウバッファ102に上書きされる。この結果、同一のDIMMアドレスDAを有するLLC206から追い出されたデータを含むMRQ203上の複数のデータが一括してロウバッファ102に対してアクセス処理されることで、DRAM100でのプリチャージ回数を削減することが可能となる。図10は、図9の実施形態の構成を更に具体化したハードウェア構成図である。図10において、図2および図9の構成と同じ処理を行う部分には、同じ番号を付してある。図10では、制御部901内のPA/DA変換部902とアドレス比較部903のそれぞれの構成を、具体的なハードウェアイメージで示している。まず、PA/DA変換部902は、LLC206の追い出し対象範囲702図8参照内の各LRUポジションにアクセスしてそれぞれ32ビットの物理アドレスPAを順次入力する。そして、入力された32ビットのアドレスを、図10の902として示されるように、Rank、Bank、Row、Column、Burstの5つのアドレス種別に分割する。なお、それぞれ分割されるアドレスのビット割当ては、DRAM100の仕様に基づいて決定される。そして、PA/DA変換部902は、上記分割したアドレスのうちDIMMアドレスDAに対応するアドレス部分例えばRowアドレス部分を抽出し、アドレス比較部903に出力する。アドレス比較部903は、MRQ203のエントリごとに対応した比較器1001を有する。この比較器1001は、PA/DA変換部902から出力されるDIMMアドレスDAと、MRQ203の1つのエントリから入力されたDIMMアドレスDAとが一致するか否かをビット単位で比較する論理回路群である。ここで、FR-FCFS方式に基づいて近い将来のロウバッファ102でのオープンが予測されたMRQ203のエントリの出力のみが有効になるように設定することができる。また、比較器1001は、制御部901内で将来オープンされると判定されたMRQ203内のエントリに対応する比較器1001のみがオンされるように構成することができる。なお、将来オープンされると判定されるMRQ203内のエントリは、必ずしも一つである必要はなく、オープンされる順に上位複数のエントリの出力が、それぞれに対応する比較器1001に入力して比較されるように構成することができる。そして、いずれかの比較器1001で一致が検出された場合に、その一致出力信号によって、その時点においてLLC206上で指示されているLRUポジションの物理アドレスPAのデータが無効化されて追い出される。この追い出された物理アドレスPAは、既にMRQ203内に格納されているため、MRQ203に新たに格納する必要はない。図10の構成により、将来ロウバッファ102がオープンされる可能性の高いMRQ203内のエントリのDIMMアドレスDAと同じDIMMアドレスDAを有するLLC206の追い出し対象範囲602内の物理アドレスPAを追い出しPA/DA変換をした後MRQ203に格納できる。これにより、同一のDIMMアドレスDAを有するLLC206から追い出されるデータを含むこれらのデータが一括してロウバッファ102に対してアクセス処理される確率が高まる。この結果、DRAM100におけるプリチャージ回数を削減でき高速アクセスが可能なキャッシュライン置換処理とメモリアクセススケジューリング処理を実現することができる。プリチャージを行うためには、メモリアレイ101に電力を供給しなければならない。従って、本実施形態の構成でプリチャージ回数を削減できることにより、DRAM100の消費電力を抑制することが可能となる。本実施形態では、LRUに基づく最も利用されていないデータではなく、近い将来アクセスされる可能性のあるM番目データを追い出すことから、キャッシュミス率が上昇する可能性がある1<M≦N、ただしNはキャッシュの連想度。ただし,キャッシュミスが生じた後、DRAM100へアクセスしても、プリチャージの回数は本実施形態による制御方式を適用する前と比較して最大でも同数であり、DRAM100の消費電力を削減することが可能となる。図8の追い出し対象範囲702の設定方法について、以下に説明する。まず、追い出し対象範囲702を静的に設定する手法が採用可能である。静的手法では、事前にLLC206のキャッシュウェイ数の1/4または1/2または全てというように、追い出し対象範囲702を決定しておき,動作中にこの範囲を変更しない方式である。追い出し対象範囲702を動的に設定する手法も採用可能である。プログラムによっては、追い出し対象範囲702を1/2とした場合はキャッシュミスを頻繁に引き起こすが、1/4の場合であればミスを引き起こさないなどの違いがある。そこで,プログラムのキャッシュミスの特性に応じて追い出し対象範囲702を決定する。プログラムの振る舞いに応じて実行中に追い出し対象範囲702を動的に変更することで、高い消費電力削減効果を得る一方で,キャッシュミス数増加に伴う性能低下を回避することができる。ここで、追い出し対象範囲702によりDRAM100の消費電力削減効果およびキャッシュミス数増加性能低下に影響が出る。一般に、追い出し対象範囲702が広いと、消費電力削減効果は高いが、キャッシュミス数が増加する可能性が高くなる性能が低下する可能性が高くなる。一方、追い出し対象範囲702が狭いと、消費電力削減効果は低いが、キャッシュミス数が増加する可能性は低くなる性能が低下する可能性が低くなる。図11は、キャッシュミスの特性に応じて追い出し対象範囲を決定する方式の説明図である。事前にプログラムを実行して各LRUポジションのどこでキャッシュヒットしているかを調査する手法が採用できる。たとえば、図11に示されるように、キャッシュヒット率が20以下であれば追い出し対象範囲702とするなど,ヒット率の閾値を設定する手法が考えられる。あるいは、プログラム実行前に事前に調査した結果に基づいて追い出し対象範囲を決定する手法が採用できる。このとき,どこまでを追い出し対象範囲とするかはユーザが指定、コンパイラにより実行コード中で指定するなどの方法が考えられる。さらに、プログラムを実行しユーザが書いた関数などのある程度大きな粒度の単位で各LRUポジションにおけるキャッシュヒット率を測定し、図11に示されるような手法を用いて追い出し対象範囲702を関数ごとに決定する手法を採用することができる。プログラムを再コンパイルするなどして,実行コードに追い出し対象範囲702を指定するレジスタを操作するコードを挿入することも可能である。プログラム実行時は動的に追い出し対象範囲を維持するレジスタをプログラム自身が変更するようにすれば、追い出し対象範囲702の動的な切り替えが実現される。"