"其々が互いに異なる層情報を保持し、其々において共通に受ける層アドレス信号及び前記層情報を比較し、一致した層において層選択信号が活性化され、前記層選択信号が活性化された層において各層が共通に受けるコマンド信号を内部に取り込み前記コマンド信号に応じた動作をする複数の被制御チップと、前記層アドレス信号及び前記コマンド信号を出力する制御チップと、が互いに複数の貫通電極を用いて電気的に接続された半導体装置であって、前記層アドレス信号を構成する各ビットの情報は前記被制御チップごとに少なくとも2本の第1の貫通電極を経由して伝送され、前記コマンド信号を構成する各ビットの情報は前記被制御チップごとに複数の第2の貫通電極のうち選択信号により選択された1本の貫通電極を経由して伝送されることを特徴とする半導体装置。前記制御チップは、それぞれ1番~n番nは自然数の番号が割り当てられ、それぞれ前記コマンド信号の対応するビットを出力するn個のドライバ回路を含み、前記複数の被制御チップのそれぞれは、それぞれ1~n番の番号が割り当てられ、それぞれ前記コマンド信号の対応するビットが入力されるn個のレシーバ回路を含み、前記複数の第2の貫通電極は、それぞれ1番~nm番mは自然数の番号が割り当てられたnm個の貫通電極を含み、前記制御チップは、i番iは1~nの整数のドライバ回路をi番からim番の貫通電極のいずれかに接続することによって、前記n個のドライバ回路をそれぞれ異なる貫通電極に接続する出力切り替え回路を含み、前記複数の被制御チップのそれぞれは、i番のレシーバ回路をi番からim番の貫通電極のいずれかに接続することによって、前記n個のレシーバ回路をそれぞれ異なる貫通電極に接続する入力切り替え回路を含む、ことを特徴とする請求項1に記載の半導体装置。前記制御チップは、外部から供給される前記層アドレス信号をラッチする第1のラッチ回路と、外部から供給される前記コマンド信号をラッチする第2のラッチ回路とをさらに含み、前記第1のラッチ回路は、クロック信号の一方のアクティブエッジに同期してラッチしたデータをそのまま出力するスルーラッチ型のラッチ回路であり、前記第2のラッチ回路は、前記クロック信号の前記一方のアクティブエッジに同期してラッチしたデータを前記クロック信号の他方のアクティブエッジに同期して出力するエッジトリガー型のラッチ回路である、ことを特徴とする請求項1又は2に記載の半導体装置。前記複数の被制御チップのそれぞれは、前記層アドレス信号の各ビットと前記層情報の各ビットとを比較する複数の比較回路を備え、前記複数の比較回路のそれぞれは、信号入力ノード、イネーブルノード及び信号出力ノードを有するクロックトインバータと、信号入力ノード、イネーブルノード及び信号出力ノードを有するトランスファゲートとを備え、前記層アドレス信号の対応するビット及び前記層情報の対応するビットの一方が前記クロックトインバータの前記信号入力ノード及び前記トランスファゲートの前記信号入力ノードに供給され、前記層アドレス信号の対応するビット及び前記層情報の対応するビットの他方が前記クロックトインバータの前記イネーブルノード及び前記トランスファゲートの前記イネーブルノードに供給され、前記クロックトインバータの前記信号出力ノード及び前記トランスファゲートの前記信号出力ノードが短絡されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記複数の被制御チップのそれぞれはメモリセルアレイが形成されたコアチップであり、前記制御チップは前記コアチップを制御するインターフェースチップであり、前記コアチップと前記インターフェースチップとの間で同時に入出力されるデータのビット数は、前記インターフェースチップと外部との間で同時に入出力されるデータのビット数よりも多い、ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。互いに異なる層情報を保持する複数の被制御チップと、前記複数の被制御チップに対して層アドレス信号及びコマンド信号を共通に供給する制御チップと、を備え、前記複数の被制御チップのそれぞれは、前記層アドレス信号と前記層情報とが一致した場合に層選択信号を活性化させる層アドレス比較回路と、前記層選択信号が活性化されている場合に前記コマンド信号を取り込むラッチ回路と、前記ラッチ回路に取り込まれた前記コマンド信号に応答して動作する制御回路と、当該チップを貫通して設けられ、前記層アドレス信号を伝送する複数の第1の貫通電極と、当該チップを貫通して設けられ、前記コマンド信号を伝送する複数の第2の貫通電極と、前記複数の第2の貫通電極のうち使用する貫通電極を選択する入力切り替え回路とを備え、前記制御チップは、前記複数の第2の貫通電極のうち使用する貫通電極を選択する出力切り替え回路を備え、前記層アドレス信号を構成する各ビットは、前記複数の第1の貫通電極のうち、前記被制御チップごとに並列接続された少なくとも2本の貫通電極を経由して伝送され、前記コマンド信号を構成する各ビットは、前記出力切り替え回路及び前記入力切り替え回路によって選択された対応する1本の貫通電極を経由して伝送されることを特徴とする半導体装置。特許文献1においては、1種類の電源を供給するために複数の貫通電極が用いられている。同様にして、信号用の貫通電極についても複数の貫通電極を並列に使用することが考えられるが、全ての信号に対して複数本の貫通電極を用いて伝送するとすれば、必要となる貫通電極の数が極めて多くなり効率的ではない。その一方で、各信号をそれぞれ固定的に割り当てられた1本の貫通電極を用いて伝送するとすれば、貫通電極に一つでも不良が生じると装置全体が不良になるという問題がある。したがって、貫通電極を用いて各信号をどのように伝送するかは、積層型の半導体装置の動作や面積に絡めて検討する必要がある。貫通電極に不良が生じている場合、これを救済する手段としては下記の2通りの手段が考えられる。1つ目の手段は、1信号につき複数本の貫通電極を並列に用いる手段である。これによれば、仮に1本の貫通電極が非導通である場合であっても、他の貫通電極によって導通状態を維持できる。また、複数の貫通電極を並列に接続するにあたっては切り替え回路などを用いた制御を必要としないため、切り替え回路などを経由することによる遅延が生じないという効果もある。その一方で、必要となる貫通電極の数が増えるため、チップ面積が増大するという不利益がある。2つ目の手段は、1信号につき複数本の貫通電極を並列に用いるのではなく、n本の信号線n本の貫通電極に対して冗長の貫通電極を設けておき、不良がないときにはn本の貫通電極を選択して用い、ある貫通電極に不良があるときには冗長の貫通電極を選択して用いるように制御する手段である。この方法によれば、複数本の貫通電極を並列接続する場合と比して相対的に少ない面積増加で製品全体の不良を回避することができる。その一方で、使用する貫通電極を選択するための切り替え回路が必要となるため、切り替え回路を経由することによる遅延が生じるという不利益がある。ここで、制御チップと複数の被制御チップが積層されたタイプの半導体装置においては、貫通電極を用いて各被制御チップに共通にコマンド信号等が供給されるため、当該コマンド信号がどの被制御チップに対して有効であるのかを特定する必要がある。被制御チップの特定は、層アドレス信号を各被制御チップに供給することにより各被制御チップ毎に層選択信号を活性化/非活性化させることにより行う。つまり、層選択信号が活性化される被制御チップにおいてはコマンド信号が取り込まれて実行され、層選択信号が非活性化される非制御チップにおいてはコマンド信号を受けるものの取り込まれずに実行もされない。したがって、制御チップから層アドレス信号及びコマンド信号を伝送するにあたっては、コマンド信号よりも相対的に層アドレス信号を早く伝送させる構成とすることが望ましい。本発明は、このような観点からなされたものである。本発明による半導体装置は、其々が互いに異なる層情報を保持し、其々において共通に受ける層アドレス信号及び前記層情報を比較し、一致した層において層選択信号が活性化され、前記層選択信号が活性化された層において各層が共通に受けるコマンド信号を内部に取り込み前記コマンド信号に応じた動作をする複数の被制御チップと、前記層アドレス信号及び前記コマンド信号を出力する制御チップと、が互いに複数の貫通電極を用いて電気的に接続された半導体装置であって、前記層アドレス信号を構成する各ビットの情報は前記被制御チップごとに少なくとも2本の第1の貫通電極を経由して伝送され、前記コマンド信号を構成する各ビットの情報は前記被制御チップごとに複数の第2の貫通電極のうち選択信号により選択された1本の貫通電極を経由して伝送されることを特徴とする。本発明によれば、層アドレス信号については複数の貫通電極を用いて伝送し、コマンド信号については複数の貫通電極の中から選択された貫通電極を用いて伝送していることから、層アドレス信号の伝送速度がコマンド信号の伝送速度よりも速くなる。これにより、コマンド信号よりも先に層アドレス信号を各被制御チップに到達させることが可能となる。しかも、貫通電極に不良が生じている場合であっても、これにより半導体装置の全体が不良となることもない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップCC0~CC7、コアチップとは異なる製造マスクで製作された1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである特に限定されないが1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細は後述する。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェースチップIFが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。インターフェースチップIFは、外部と第1の動作周波数で通信するフロントエンド機能を有し、複数のコアチップCC0~CC7は、インターフェースチップIFとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップCC0~CC7のそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップCC0~CC7からインターフェースチップIFへパラレルに供給される一つのI/ODQ当たりの複数のリードデータは、インターフェースチップIFからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFにTSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられたTSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層のTSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下のTSV1が短絡され、これらTSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらのTSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示すTSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7からTSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部のTSVについては、図2bに示すように、平面視で同じ位置に設けられた他層のTSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5がTSV2を介してカスケード接続されている。この種のTSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部のTSV群については、図2cに示すように、平面視で異なる位置に設けられた他層のTSVと短絡されている。この種のTSV群3に対しては、平面視で所定の位置Pに設けられたTSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられたTSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分のTSVは図2aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2aに示すタイプのTSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプのTSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプのTSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプのTSV1の構造を示す断面図である。図3に示すように、TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。TSV1の周囲には絶縁リング82が設けられており、これによって、TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによってTSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側におけるTSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、半導体装置10の主要部の回路構成を示すブロック図である。図4は、半導体装置10に含まれる要素のうち本発明の特徴と密接に関連する要素を抜き出した図である。半導体装置10のより詳細な回路構成については後述する。図4に示すように、半導体装置10の外部から供給される各種信号は、全てインターフェースチップIFに供給され、インターフェースチップIFを介して各コアチップCC0~CC7に転送される。半導体装置10に供給される信号には、アドレス信号A0~A15、コマンド信号CMD、クロック信号CK,/CKが含まれる。クロック信号CK,/CKは、入力バッファ101を介してクロック発生回路21に供給される。クロック発生回路21は、クロック信号CK,/CKに基づいて内部クロック信号ICLKを生成する回路である。内部クロック信号ICLKは、インターフェースチップIF及びコアチップCC0~CC7内の各種回路ブロックに供給され、その動作タイミングを制御する。アドレス信号A0~A15のうち、上位3ビットのアドレス信号A13~A15は、コアチップCC0~CC7を選択するための層アドレス信号として用いられる。層アドレス信号A13~A15は、入力バッファ41aを介してアドレスラッチ回路41cに供給される。アドレスラッチ回路41cは、内部クロック信号ICLKに同期して層アドレス信号A13~A15をラッチし、これをTSV駆動バッファ102に供給する。後述するように、TSV駆動バッファ102は、不良のある貫通電極TSVを回避するための切り替え機構を有しておらず、入力された信号を固定的に割り当てられた貫通電極TSVに出力する。一方、アドレス信号A0~A15のうち、下位13ビットのアドレス信号A0~A12は、層アドレス信号A13~A15により選択されたコアチップCC0~CC7内のメモリセルを選択するための信号として用いられる。アドレス信号A0~A12は、入力バッファ41bを介してアドレスラッチ回路41dに供給される。アドレスラッチ回路41dは、内部クロック信号ICLKに同期してアドレス信号A0~A12をラッチし、これをTSV駆動バッファ103に供給する。後述するように、TSV駆動バッファ103は、不良のある貫通電極TSVを回避するための切り替え機構を有しており、入力された信号を切り替え信号により指定される貫通電極TSVに出力する。コマンド信号CMDは、入力バッファ31を介してコマンドデコーダ32に供給される。コマンドデコーダ32にはコマンドラッチ回路32aが含まれており、内部クロック信号ICLKに同期してコマンド信号CMDをラッチする。さらに、ラッチされたコマンド信号CMDはコマンドデコーダ32の内部でデコードされ、これにより、各種内部コマンドICMDが生成される。内部コマンドには、アクティブコマンドACT、カラムコマンドCOL、プリチャージコマンドPREなどが含まれる。これらの内部コマンドICMDは、TSV駆動バッファ103に供給される。また、TSV駆動バッファ103には内部クロック信号ICLKも供給される。TSV駆動バッファ102,103は、供給される信号をそれぞれ対応する貫通電極TSVに出力する回路である。TSV駆動バッファ102から出力された信号層アドレス信号A13~A15は、貫通電極TSVを介して、コアチップCC0~CC7内に設けられたTSVレシーバ112に供給される。同様に、TSV駆動バッファ103から出力された信号アドレス信号A0~A12、内部コマンドICMD、内部クロック信号ICLKなどは、貫通電極TSVを介して、コアチップCC0~CC7内に設けられたTSVレシーバ113に供給される。TSVレシーバ113に入力された各種信号は、制御回路60に供給される。但し、TSVレシーバ113に入力された各種信号のうち、アクティブコマンドACTについてはそのまま制御回路60に供給されるのではなく、ラッチ回路114を介して制御回路60に供給される。ラッチ回路114は、ヒット信号層選択信号HITが活性化している場合にアクティブコマンドACTをラッチする回路であり、したがって、ヒット信号HITが活性化していない場合には、アクティブコマンドACTが供給されても制御回路60にはアクティブコマンドACTは入力されない。図4においては、ラッチ回路114に入力されるアクティブコマンドをACTaと表記し、ラッチ回路114から出力されるアクティブコマンドをACTbと表記している。ヒット信号HITは、層アドレス比較回路47によって生成される。層アドレス比較回路47は、層アドレス発生回路46に設定された層情報LIDと、TSVレシーバ112を介して供給される層アドレス信号A13~A15とを比較し、両者が一致した場合にヒット信号HITを活性化させる。詳細については後述するが、層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層情報LIDが設定される。このため、コアチップCC0~CC7に対して層アドレス信号A13~A15が共通に供給されると、コアチップCC0~CC7のうちいずれか一つのコアチップにおいてのみヒット信号HITが活性化することになる。したがって、コアチップCC0~CC7に対して共通に供給されるアクティブコマンドACTは、コアチップCC0~CC7のうちいずれか一つのコアチップにおいてのみ有効となる。但し、アドレス信号A0~A15とコマンド信号CMDはインターフェースチップIFに同時に入力されることから、TSVレシーバ113から出力されるアクティブコマンドACTaが確定するタイミングよりも先にヒット信号HITが確定する必要がある。これを実現する最も簡単な方法は、アクティブコマンドACTaの信号パスに遅延回路を挿入することである。しかしながら、この方法では制御回路60にアクティブコマンドACTbが到達するタイミングが遅くなってしまう。これに対し、本実施形態では、アクティブコマンドACTaの信号パスを低速化させるのではなく、ヒット信号HITの生成に関与する信号パスを高速化することにより、ヒット信号HITが活性化するタイミングを早めている。以下、その方法について具体的に説明する。図5は、TSV駆動バッファ102とTSVレシーバ112との接続関係を示す回路図である。図5に示すように、TSV駆動バッファ102は層アドレス信号A13~A15の対応するビットを受けるインバータ102aによって構成されており、その出力ノードは2つの貫通電極201,202に共通接続されている。また、TSVレシーバ112は層アドレス信号A13~A15の対応するビットを受けるインバータ112aによって構成されており、その入力ノードは上述した2つの貫通電極201,202に共通接続されている。かかる構成により、層アドレス信号A13~A15を構成する各ビットは、1つのコアチップ当たり、並列接続された2本の貫通電極201,202を経由して伝送されることになる。したがって、これら2本の貫通電極201,202の一方に不良が生じ、これにより一方の貫通電極TSVが非導通状態となっている場合であっても、正しく信号伝送することが可能となる。また、信号伝送において生じる遅延は、TSV駆動バッファ102及びTSVレシーバ112に含まれる合計2つのインバータによる遅延と、貫通電極201,202が持つ寄生RC成分による遅延のみとなる。図5に示す回路構成では、1ビットの信号を伝送するために2個の貫通電極TSVが必要となるため、貫通電極TSVの使用効率は高くないが、本実施形態では層アドレス信号A13~A15が3ビットであることから、6個の貫通電極TSVを使用すれば足りる。尚、並列に使用する貫通電極TSVの数は2個の限定されるものではなく、3個以上の貫通電極TSVを並列に接続しても構わない。しかしながら、2個の貫通電極TSVが同時に不良となる確率は十分に低いと考えられるため、図5に示すように1ビット当たり2個の貫通電極TSVを使用すれば十分であると考えられる。図6は、TSV駆動バッファ103とTSVレシーバ113との接続関係の原理を示す回路図である。TSV駆動バッファ103は、インバータからなるドライバ回路401と出力切り替え回路190、2つのトライステートインバータIVR1、IVR2を含む。ドライバ回路401を構成するインバータは、図5に示したインバータ102aに相当する。TSVレシーバ113は、入力切り替え回路192とインバータからなるレシーバ回路411、2つのトライステートインバータIVT1、IVT2を含む。レシーバ回路411を構成するインバータは、図5に示したインバータ112aに相当する。トライステートインバータIVR1の出力ノードとトライステートインバータIVT1の入力ノードは貫通電極TSV301を介して接続されている。また、トライステートインバータIVR2の出力ノードとトライステートインバータIVT2の入力ノードは貫通電極TSV302を介して接続されている。かかる構成により、ドライバ回路401から送信される信号D1アドレス信号A0~A12、内部コマンドICMD、内部クロック信号ICLKなどは、貫通電極301、302のいずれかを経由して、レシーバ回路411に到達する。インターフェースチップIFの出力切り替え回路190は、信号D1の送信経路として貫通電極301、302のいずれかを選択する。一方、コアチップCC7の入力切り替え回路192は、信号D1の受信経路として貫通電極301、302のいずれかを選択する。出力切り替え回路190が貫通電極301を選択するときには、入力切り替え回路192も貫通電極301を選択し、出力切り替え回路190が貫通電極302を選択するときには入力切り替え回路192も貫通電極302を選択する。トライステートインバータIVR1は、ドライバ回路401から貫通電極301に至る経路に間挿され、トライステートインバータIVR2は、ドライバ回路401から貫通電極302に至る経路に間挿される。トライステートインバータIVR1、IVR2の選択トランジスタには、出力切り替え回路190から2値H、Lの出力選択信号R1が供給される。出力選択信号R1がHハイのときには、トライステートインバータIVR1は不活性化され、トライステートインバータIVR2が活性化される。出力選択信号R1がLローのときには、トライステートインバータIVR1が活性化され、トライステートインバータIVR2は不活性化される。すなわち、出力選択信号R1がHのときには貫通電極302、Lのときには貫通電極301が選択される。こうして、データ信号D1は、出力選択信号R1にしたがい、いずれかのトライステートインバータにより増幅され、いずれかの貫通電極を通過して、コアチップCC7に入力される。トライステートインバータIVT1は、貫通電極301からレシーバ回路411に至る経路に間挿され、トライステートインバータIVT2は、貫通電極302からレシーバ回路411に至る経路に間挿される。トライステートインバータIVT1、IVT2の選択トランジスタには、入力切り替え回路192から2値H、Lの入力選択信号T1が供給される。入力選択信号T1がHハイのときには、トライステートインバータIVT1は不活性化され、トライステートインバータIVT2が活性化される。入力選択信号R1がLローのときには、トライステートインバータIVT1が活性化され、トライステートインバータIVT2は不活性化される。すなわち、入力選択信号T1がHのときには貫通電極302、Lのときには貫通電極301が選択される。こうして、データ信号D1は、いずれかの貫通電極を通過した後、トライステートインバータにより増幅され、レシーバ回路411に入力される。出力選択信号R1と入力選択信号T1は互いに連動する。R1=T1=Lのとき、ドライバ回路401、トライステートインバータIVR1、貫通電極301、トライステートインバータIVT1、レシーバ回路411が接続される。このときトライステートインバータIVR2、トライステートインバータIVT2はいずれもハイインピーダンス状態となり、貫通電極302は不使用となる。R1=T1=Hのとき、ドライバ回路401、トライステートインバータIVR2、貫通電極302、トライステートインバータIVT2、レシーバ回路411が接続される。貫通電極301は不使用となる。すなわち、貫通電極301と貫通電極302は排他的に選択される。このように、ドライバ回路401からトライステートインバータIVR1、IVR2に至る経路自体を導通遮断するのではなく、トライステートインバータIVR1、IVR2の活性非活性により送信経路を選択している。経路の導通遮断を制御するために経路にスイッチを間挿すると、スイッチによる伝送遅延が発生する。一方、本実施形態のようにトライステートインバータの活性非活性を制御する場合には、ドライバ回路401からトライステートインバータに至る経路に特段の遅延要素を挿入する必要がない。これは、トライステートインバータがドライバ回路信号増幅用のバッファとしての機能と、経路の導通遮断を制御するためのスイッチとしての機能を兼用しているためである。コアチップCC7側についても同様である。トライステートインバータIVT1、IVT2の活性非活性を制御することにより、貫通電極からレシーバ回路411に至る経路の信号遅延が発生しにくい構成となっている。しかしながら、図5に示したTSV駆動バッファ102とTSVレシーバ112との接続関係と比べると、トライステートインバータIVR1又はIVR2と、トライステートインバータIVR1又はIVR2が追加されていることから、インバータ2段分の遅延が追加されることになる。このことは、アドレスラッチ回路41cから出力される層アドレス信号A13~A15の出力タイミングと、コマンドデコーダ32から出力される内部コマンドICMDの出力タイミングとが同時であっても、コアチップCC0~CC7には層アドレス信号A13~A15が先に到達することを意味する。これにより、ヒット信号HITが活性化するタイミングが早められることになる。尚、図6に示した原理図には、1つの信号に対して2個の貫通電極TSVを割り当てているが、実際には、n個の信号に対して1つのコアチップ当たりn1個以上の貫通電極TSVを割り当てればよい。つまり、1ビットの信号を伝送するために2個の貫通電極TSVが必要となるのではなく、nビットの信号を伝送するためにn1個以上の貫通電極TSVを用いれば足りる。このため、図5に示す方式に比べて貫通電極TSVの使用効率が高い。図7は、n個の信号に対してn1個の貫通電極TSVを割り当てた例を示す回路図である。図7に示す例では、インターフェースチップIFには各信号D1~D8に対応する8個のドライバ回路401~408が設けられ、各コアチップCC0~CC7には各信号D1~D8に対応する8個のレシーバ回路411~418が設けられている。これに対し、これらドライバ回路401~408とレシーバ回路411~418を接続するための貫通電極301~309が9個=8個1個設けられている。これら貫通電極301~309のうち、貫通電極309は予備の貫通電極であり、他の貫通電極301~308に不良がない場合には使用されない。インターフェースチップIFには、ドライバ回路401~408の出力端を、インバータIVR1~IVR16を介して対応する2つの貫通電極のいずれかに接続する出力切り替え回路190が設けられている。ここで、対応する2つの貫通電極とは、ドライバ回路401~408の符号の末尾をi番iは1~8とした場合、i番及びi1番の貫通電極を指す。例えば、ドライバ回路401には1番及び2番の貫通電極301,302が対応し、ドライバ回路402には2番及び3番の貫通電極302,303が対応することになる。このため、一部の貫通電極302~308については、それぞれ2つのドライバ回路に対応することになるが、1つの貫通電極に2つのドライバ回路が接続されることなく、各貫通電極への接続は排他的に行われる。対応する2つの貫通電極のいずれを選択するかは、出力選択信号R1~R9によって定められる。図7の構成においては、出力選択信号R1~R9がそれぞれ貫通電極301~309に割り当てられている。貫通電極301に不良がない場合、出力選択信号R1はトライステートインバータIVR1、入力選択信号T1はトライステートインバータIVT1をそれぞれ活性化させる。これにより、ドライバ回路401とレシーバ回路411は、貫通電極301を介して接続される。同様にして、貫通電極302~308に不良がない場合、トライステートインバータIVR1~IVR16、IVT1~IVT16のうち、符号末尾が奇数番号のインバータIVR1、IVR3、IVR5、IVR15、IVT1、IVT3、IVT5、IVT15が活性化される。この結果、ドライバ回路402~408は、貫通電極302~308を介して、レシーバ回路412~418と接続される。予備の貫通電極309は使用されない。以上の接続関係は、コアチップCC0~CC7においても同様である。各コアチップCC0~CC7には入力切り替え回路192が含まれており、レシーバ回路411~418の入力端をそれぞれインバータIVT1~IVT16を介して貫通電極301~308に接続する。貫通電極301~308のいずれかに不良が発生している場合には、予備の貫通電極309が使用される。ただし、不良のある貫通電極が単純に予備の貫通電極309に置換されるのではなく、不良のある貫通電極を境として、ドライバ回路401~408及びレシーバ回路411~418と貫通電極301~309との接続関係がシフトされる。貫通電極30xx=1~8が不良である場合、符号の末尾が1~x-1番であるドライバ回路についてはi番の貫通電極が選択され、符号の末尾がx~8番であるドライバ回路についてはi1番の貫通電極が選択される。具体例として、貫通電極306に不良が発生しているとする。貫通電極306に不良が発生したときにも、ドライバ回路401~405は、通常通り、貫通電極301~305を利用する。すなわち、ドライバ回路401~405については、符号末尾が奇数番号のトライステートインバータIVR1、IVR3、IVR5、IVR7、IVR9、IVT1、IVT3、IVT5、IVT9がそのまま活性化される。ドライバ回路406~408については、符号末尾が偶数番号のトライステートインバータIVR12、IVR14、IVR16、IVT12、IVT14、IVT16が活性化される。この結果、ドライバ回路406とレシーバ回路416は、貫通電極306ではなく隣の貫通電極307を介して接続される、ドライバ回路407、408は、それぞれ、貫通電極308、309を介してレシーバ回路417、418と接続される。このように、不良のある貫通電極を境に、ドライバ回路401~408と貫通電極301~309との接続関係がシフトされる。まとめると、不良のある貫通電極を30xとした場合、ドライバ回路40ii<xとレシーバ回路41iは貫通電極30iを介して接続され、ドライバ回路40ii≧xとレシーバ回路41iは貫通電極30i1を介して接続される。つまり、不良のある貫通電極306を単純に予備の貫通電極309に置き換えるのではなく、不良のある貫通電極306を境に、ドライバ回路401~408及びレシーバ回路411~418と貫通電極301~309との接続関係がシフトされる。このように、置換後においてもより番号の大きいドライバ回路の出力端がより番号の大きい貫通電極に接続され、より番号の大きいレシーバ回路の出力端がより番号の大きい貫通電極に接続される。このため、貫通電極301~309をこの順に配列するなど、i番とi1番の貫通電極を隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。図7に示す例では、n個の信号に対して1つのコアチップ当たりn1個の貫通電極TSVを割り当てているが、より多くの貫通電極TSVを割り当てることも可能である。図8は、n個の信号に対してn2個の貫通電極TSVを割り当てた例を示す回路図である。ここでは、貫通電極306、308に不良が存在する場合を示している。図8では、活性化されているインバータを斜線にてハッチングしている。図8の構成においては、8個の貫通電極301~308に対して2個の予備の貫通電極309,310が割り当てられている。したがって、貫通電極の総数は10個である。インターフェースチップIF側には2段の出力切り替え回路190a、190bが設けられ、コアチップCC0~CC7側には2段の入力切り替え回路192a、192bが設けられている。インターフェースチップIFにおいては、トライステートインバータIVR1a~IVR16aとIVR1b~IVR18bが2段構成となっている。出力切り替え回路190aはトライステートインバータIVR1a~IVR16aを制御する。出力切り替え回路190bは、トライステートインバータIVR1b~IVR18bを制御する。同様に、入力切り替え回路192においては、インバータIVT1a~IVT18aとインバータIVT1b~IVT16bが2段構成となっている。入力切り替え回路192aにおいては選択信号T1~T9によりインバータIVT1a~IVT18aを制御し、入力切り替え回路192bにおいては入力選択信号Q1~Q8によりインバータIVT1b~IVT16bを制御する。トライステートインバータを2段化した出力切り替え回路190と入力切り替え回路192を備えることにより、ドライバ回路401~408及びレシーバ回路411~418と貫通電極301~310との接続関係を最大で2個分シフト可能である。1個の貫通電極30xx=1~8が不良である場合、符号の末尾が1~x-1番であるドライバ回路についてはi番の貫通電極が選択され、符号の末尾がx~8番であるドライバ回路についてはi1番の貫通電極が選択される。2個の貫通電極30x、30yx<yが不良である場合、符号の末尾が1~x-1番であるドライバ回路についてはi番の貫通電極が選択され、符号の末尾がx~y-2番であるドライバ回路についてはi1番の貫通電極が選択され、符号の末尾がy-1~8番であるドライバ回路についてはi2番の貫通電極が選択される。具体例として、貫通電極306、308に不良が発生した場合x=6、y=8、ドライバ回路401~405は、それぞれ貫通電極301~305を介して、レシーバ回路411~415と接続される。ドライバ回路406は、トライステートインバータIVR12a、IVR13bを介して貫通電極307と接続される。また、貫通電極307は、トライステートインバータIVT13a、IVT12bを介してレシーバ回路416と接続される。すなわち、接続対象となる貫通電極が1つシフトされる。ドライバ回路407は、トライステートインバータIVR14a、IVR16bを介して貫通電極309と接続される。貫通電極309は、トライステートインバータIVT16a、IVT14bを介してレシーバ回路417と接続される。すなわち、接続対象となる貫通電極が2つシフトされる。ドライバ回路408とレシーバ回路418は、貫通電極310を介して接続される。上記の構成により、8個の貫通電極301~308に1個の不良が存在する場合には、上述した、不良のある貫通電極を境として接続が1個シフトされ、不良が救済される。さらに、9個の貫通電極301~309に2個の不良が存在する場合には、不良のある貫通電極のうち、より番号の小さい貫通電極を境として接続がまず1個シフトされ、より番号の大きい貫通電極を境として接続がさらに1個シフトされて不良が救済される。このように、n個の信号に対してn2個の貫通電極TSVを割り当てると、救済効率が高まる一方で、ドライバ回路401~408とレシーバ回路411~418との間に介在する論理回路の段数が増加するため、信号の遅延も増大することになる。このように、本実施形態においては、層アドレス信号A13~A15を伝送する信号パスには切り替え回路を用いることなく、複数の貫通電極TSVを並列に用いていることから、不良に対する冗長構成を確保しつつ、高速な信号伝送が可能となる。その一方で、アクティブコマンドACTを伝送する信号パスには切り替え回路を用いていることから、使用する貫通電極TSVの数を抑制しつつ、不良に対する冗長構成を確保することができる。そして、上記の構成より、層アドレス信号A13~A15の方がアクティブコマンドACTよりも先にコアチップCC0~CC7に到達することから、ヒット信号HITが活性化するタイミングを早めることが可能となる。以下、ヒット信号HITが活性化するタイミングをより早めるための回路構成について説明する。図9aはアドレスラッチ回路41cの回路図であり、図9bはコマンドラッチ回路32aの回路図である。図9aに示すように、アドレスラッチ回路41cはいわゆるアドレススルー型のラッチ回路であり、内部クロック信号ICLKの一方のアクティブエッジに同期してラッチしたデータをそのまま出力する。より具体的に説明すると、アドレスラッチ回路41cは、2つのクロックトインバータCINV1,CINV2と、4つのインバータINV1~INV4からなり、層アドレス信号A13~A15の対応するビットを受けるクロックトインバータCINV1とインバータINV1とが直列接続されている。クロックトインバータCINV1とインバータINV1との接続ノードN1は、クロックトインバータCINV2の出力ノードに接続されるとともに、インバータINV2を介してクロックトインバータCINV2の入力ノードに接続されている。クロックトインバータCINV1,CINV2には動作クロックとして内部クロック信号ICLKが供給されており、インバータINV3,4により交互にイネーブルとなる。かかる構成により、内部クロック信号ICLKがローレベルからハイレベルに遷移した時点における層アドレス信号A13~A15の論理レベルがラッチされ、出力される。但し、後段のインバータINV1はクロックトインバータではないことから、内部クロック信号ICLKがローレベルである期間においては層アドレス信号A13~A15がそのまま出力される。つまり、内部クロック信号ICLKがローレベルからハイレベルに遷移し、これによりラッチ動作が行われるよりも前に、層アドレス信号A13~A15がアドレスラッチ回路41cから出力される。このため、層アドレス信号A13~A15がアドレスラッチ回路41cを通過する時間が短縮される。これに対し、図9bに示すように、コマンドラッチ回路32aはいわゆるエッジトリガー型のラッチ回路であり、内部クロック信号ICLKの一方のアクティブエッジに同期してラッチしたデータを他方のアクティブエッジに同期して出力する。より具体的に説明すると、コマンドラッチ回路32aは、3つのクロックトインバータCINV3~CINV5と、3つのインバータINV5~INV7からなり、対応する内部コマンドICMDを受けるクロックトインバータCINV3,CINV4とが直列接続されている。クロックトインバータCINV3,CINV4の接続ノードN2は、クロックトインバータCINV5の出力ノードに接続されるとともに、インバータINV5を介してクロックトインバータCINV5の入力ノードに接続されている。クロックトインバータCINV3~5には動作クロックとして内部クロック信号ICLKが供給されており、インバータINV6,7により、クロックトインバータCINV3とクロックトインバータCINV4,CINV5とが交互にイネーブルとなる。かかる構成により、内部クロック信号ICLKがローレベルからハイレベルに遷移した時点における層アドレス信号A13~A15の論理レベルがラッチされ、出力される。図9bに示すラッチ回路では、後段のインバータCINV4もクロックトインバータであることから、内部クロック信号ICLKがローレベルである期間においては内部コマンドICMDが出力されず、内部クロック信号ICLKがローレベルからハイレベルに遷移したことに応答して出力される。このため、内部コマンドICMDが出力されるタイミングは、内部クロック信号ICLKによって規定される。このように、アドレスラッチ回路41cについてはアドレススルー型のラッチ回路を用い、コマンドラッチ回路32aについてはエッジトリガー型のラッチ回路を用いれば、層アドレス信号A13~A15が貫通電極TSVに出力されるタイミングを内部コマンドICMDよりも早めることが可能となる。これにより、ヒット信号HITが活性化するタイミングをより早めることが可能となる。尚、アドレス信号A0~A12をラッチするアドレスラッチ回路41dについても、図9bに示したエッジトリガー型のラッチ回路を用いればよい。図10aは、層アドレス比較回路47の一例を示す回路図である。図10aに示す層アドレス比較回路47は、層アドレス信号A13~A15の各ビットと層情報LIDの各ビットとを比較する比較回路ExOR0~ExOR2を備えている。比較回路ExOR0~ExOR2のそれぞれは、信号入力ノードN11、イネーブルノードN12及び信号出力ノードN13を有するクロックトインバータCINV6と、信号入力ノードN21、イネーブルノードN22及び信号出力ノードN23を有するトランスファゲートTGとを備える。そして、層アドレス信号A13~A15の対応するビットがクロックトインバータCINV6の信号入力ノードN11及びトランスファゲートTGの信号入力ノードN21に供給され、層情報LIDの対応するビットがクロックトインバータCINV6のイネーブルノードN12及びトランスファゲートTGのイネーブルノードN22に供給される。クロックトインバータCINV6の信号出力ノードN13とトランスファゲートTGの信号出力ノードN23は短絡され、判定信号D0~D2として用いられる。これら判定信号D0~D2はNANDゲート回路G10に入力され、その出力がヒット信号HITとして用いられる。かかる構成により、各比較回路ExOR0~ExOR2は、層アドレス信号A13~A15の対応するビットと層情報LIDの対応するビットの論理レベルが一致すれば、それぞれ対応する判定信号D0~D2をハイレベルに活性化させる。このため、層アドレス信号A13~A15と層情報LIDの全てのビットが一致すれば、ヒット信号HITはローレベルに活性化することになる。そして、層アドレス比較回路47に層アドレス信号A13~A15が入力されてから、ヒット信号HITが生成されるまでに必要な論理段数は図10aに示すように2段であることから、速やかにヒット信号HITを活性化させることが可能となる。尚、図10aに示した例とは逆に、層情報LIDの対応するビットがクロックトインバータCINV6の信号入力ノードN11及びトランスファゲートTGの信号入力ノードN21に供給され、層アドレス信号A13~A15の対応するビットがクロックトインバータCINV6のイネーブルノードN12及びトランスファゲートTGのイネーブルノードN22に供給される構成としても構わない。図10bは、層アドレス比較回路47の他の例を示す回路図である。図10bに示す層アドレス比較回路47は、比較回路ExOR0~ExOR2が全て論理ゲート回路によって構成されている。このような回路構成を有する層アドレス比較回路47を用いると、層アドレス信号A13~A15が入力されてからヒット信号HITが生成されるまでに必要な論理段数は4段となり、図10aに示した層アドレス比較回路47よりも、ヒット信号HITが活性化するタイミングが僅かに遅くなる。したがって、ヒット信号HITが活性化するタイミングをより早めるためには、図10aに示す層アドレス比較回路47を用いることが好ましい。図11は、本実施形態による半導体装置10の効果を説明するためのタイミング図である。図11に示す例では、内部クロック信号ICLKの立ち上がりエッジに応答してコマンド信号CMDがラッチされ、貫通電極TSVを介してコアチップCC0~CC7に転送される。この状態の信号が図11に示すアクティブコマンドACTaである。一方、層アドレス信号A13~A15については、内部クロック信号ICLKの立ち上がりエッジを待つことなく、その論理レベルが確定するとすぐにアドレスラッチ回路41cから出力されるアドレスラッチ回路41cによる高速化。図11においては、アドレスラッチ回路41cから出力される層アドレス信号A13~A15をLAと表記している。アドレスラッチ回路41cから出力された層アドレス信号A13~A15は、貫通電極TSVを介してコアチップCC0~CC7に転送される。図5~図8を用いて説明したように、図貫通電極を介した転送速度は、層アドレス信号A13~A15の方が内部コマンドICMDよりも速い貫通電極TSVの並列使用による高速化。図11においては、コアチップCC0~CC7に転送された層アドレス信号A13~A15をLADと表記している。コアチップCC0~CC7に転送された層アドレス信号A13~A15は、各コアチップCC0~CC7において層情報LIDと比較され、一致したコアチップにおいてヒット信号HITが活性化する。このとき、層アドレス比較回路47として図10aに示す回路を使用すれば、図10bに示す回路を使用した場合と比べて、ヒット信号HITが活性化するタイミングが早くなる層アドレス比較回路47による高速化。以上により、ヒット信号HITが活性化するタイミングは、アクティブコマンドACTaがラッチ回路114に到達するタイミングよりも早くなることから、アクティブコマンドACTaを伝送する信号パスに遅延回路などを介在させなくても、ラッチマージンを確保することが可能となる。これにより、コマンド信号CMDが発行されてからコアチップCC0~CC7が動作を開始するまでの時間が短縮されることから、半導体装置10の高速化が実現される。以下、本発明の好ましい実施形態による半導体装置10の回路構成について、より細部に亘って説明する。図12は、半導体装置10の回路構成を示すブロック図である。図12においては、図4に示した要素と同じ要素については同一の符号が付されている。図12に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施形態では、コアチップCC0~CC7がDDR3型のSDRAMでのバックエンド部あり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるTSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なるTSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を半分32個に削減しても構わない。更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施形態による半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプのTSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプのTSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。さらに、インターフェースチップIFには、救済情報保持回路400が設けられている。救済情報保持回路400は、出力選択信号や入力選択信号の設定をアンチヒューズ素子などによって記憶する回路であり、アセンブリ後の動作試験によって貫通電極に不良が発見された場合に、テスタから設定信号が書き込まれる。救済情報保持回路400に保持された設定信号は電源投入時に読み出され、出力切り替え回路190や入力切り替え回路192の出力選択信号や入力選択信号が設定される。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図12に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに非排他制御で独立に動作することができる。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。リード但し、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図12においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間はTSVを介してパラレルに接続される。コントロールロジック回路63は、図4に示した制御回路60に相当する回路であり、TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われ、一致を検出すると一致信号HITを活性化させる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプのTSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0がTSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプのTSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施形態による半導体装置10の全体構成である。このように、本実施形態による半導体装置10は、1Gbのコアチップが8枚積層された構成を有していることから、合計で8Gbのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8Gbである単一のDRAMとして認識される。上記の構成を有する半導体装置10は、電源投入時に救済情報保持回路400に保持された設定信号が読み出され、インターフェースチップIF内及び各コアチップCC0~CC7内の出力切り替え回路190、入力切り替え回路192に転送される。そして、既に説明したとおり、層アドレス信号A13~A15については、出力切り替え回路190や入力切り替え回路192を用いることなく、複数の貫通電極TSVを並列に使用していることから、インターフェースチップIFからコアチップCC0~CC7に高速に転送することが可能となり、これにより、ヒット信号HITが活性化するタイミングを早めることが可能となる。また、インターフェースチップIF及びコアチップCC0~CC7においては、不良のある貫通電極を予備の貫通電極にそのまま置換するのではなく、接続関係をシフトすることによって不良のある貫通電極を避けていることから、置換の前後において信号パスにほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。また、貫通電極の出入口には、それぞれトライステートインバータが設けられる。このトライステートインバータの増幅機能により、貫通電極における信号減衰を補償することにより、信号品質を高めることができる。また、トライステートインバータは、スイッチとしても機能する。この結果、ドライバ回路からトライステートインバータに至る経路や、トライステートインバータからレシーバ回路に至る経路に回路遅延要素を設置しなくても済むため、貫通電極を介した信号伝送の遅延を抑制しやすくなる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。図13は、本実施形態による半導体装置10を用いたデータ処理システムの構成を示す模式的な断面図である。図13に示すデータ処理システムは、メイン基板700上に半導体装置10とこれを制御するメモリコントローラ710とが搭載された構成を有している。図13に示す例では、メイン基板700上に半導体装置10が直接搭載されているが、メイン基板700にソケットを設け、ソケットに半導体装置10が搭載されたモジュール基板を挿し込んでも構わない。この場合、モジュール基板には、複数の半導体装置10を搭載することができる。例えば、上記実施形態では、チップ積層型のDRAMを例に説明したが、積層される半導体チップの種類については特に限定されず、SRAM,PRAM,MRAM,RRAM,フラッシュメモリなど他のメモリデバイスであっても構わないし、CPUやDSPなどのロジック系デバイスであっても構わない。すなわち、制御チップと複数の被制御チップが積層されたタイプの半導体装置であれば足りる。"