第1の被加工膜の上に、第1の方向に延びる第1の芯材膜を形成する工程と、前記第1の芯材膜の壁部に、第1のスペーサー膜を形成する工程と、前記第1の芯材膜を除去し、前記第1の被加工膜上に前記第1のスペーサー膜を残す工程と、残された前記第1のスペーサー膜をマスクにしたエッチングにより、前記第1の被加工膜を、前記第1の方向に延びるとともに、前記第1の方向の端でループ部を介してつながった一対の第1のラインパターンを含む第1のラインアンドスペースパターンに加工する工程と、前記第1のラインパターンおよび前記ループ部の上に、前記第1の被加工膜と同じ材料からなる第2の被加工膜を形成する工程と、前記第2の被加工膜の上に、前記第1の方向に対して交差する第2の方向に延びる複数の第2の芯材膜であって、第1のスペースを隔てて前記第1の方向に並んだ第1の配列部と、前記第1の配列部から前記第1のスペースよりも大きな第2のスペースを前記第1の方向に隔てて配置された第2の配列部とを有し、前記第2のスペースが前記ループ部の上に位置する第2の芯材膜を形成する工程と、前記第2の芯材膜の壁部に、第2のスペーサー膜を形成する工程と、前記第2の芯材膜を除去し、前記第2の被加工膜上に前記第2のスペーサー膜を残す工程と、残された前記第2のスペーサー膜をマスクにしたエッチングにより、前記第1の配列部の下の前記第2の被加工膜を、前記第2の方向に延びる第2のラインパターンを含む第2のラインアンドスペースパターンに加工するとともに、前記第2のスペースの下の前記第2の被加工膜と、前記第1の被加工膜の前記ループ部とを除去する工程と、を備え、前記第2のスペースの下の前記第2の被加工膜と前記第1の被加工膜とを、RIEReactiveIonEtching法で連続してエッチングし、前記第2のスペーサー膜をマスクにしたエッチングのとき、前記第2のスペースの下の前記第2の被加工膜および前記第1の被加工膜のエッチングレートは、前記第1の配列部の下の前記第2の被加工膜のエッチングレートよりも高く、前記第2のスペーサー膜をマスクにしたエッチングのとき、前記第2のスペースの下の前記第2の被加工膜および前記第1の被加工膜のエッチングレートは、前記第2のスペースよりも前記第2の方向のサイズが大きな第3のスペースの下の前記第2の被加工膜および前記第1の被加工膜のエッチングレートよりも高い半導体装置の製造方法。第1の被加工膜の上に、第1の方向に延びる第1の芯材膜を形成する工程と、前記第1の芯材膜の壁部に、第1のスペーサー膜を形成する工程と、前記第1の芯材膜を除去し、前記第1の被加工膜上に前記第1のスペーサー膜を残す工程と、残された前記第1のスペーサー膜をマスクにしたエッチングにより、前記第1の被加工膜を、前記第1の方向に延びるとともに、前記第1の方向の端でループ部を介してつながった一対の第1のラインパターンを含む第1のラインアンドスペースパターンに加工する工程と、前記第1のラインパターンおよび前記ループ部の上に、第2の被加工膜を形成する工程と、前記第2の被加工膜の上に、前記第1の方向に対して交差する第2の方向に延びる複数の第2の芯材膜であって、第1のスペースを隔てて前記第1の方向に並んだ第1の配列部と、前記第1の配列部から前記第1のスペースよりも大きな第2のスペースを前記第1の方向に隔てて配置された第2の配列部とを有し、前記第2のスペースが前記ループ部の上に位置する第2の芯材膜を形成する工程と、前記第2の芯材膜の壁部に、第2のスペーサー膜を形成する工程と、前記第2の芯材膜を除去し、前記第2の被加工膜上に前記第2のスペーサー膜を残す工程と、残された前記第2のスペーサー膜をマスクにしたエッチングにより、前記第1の配列部の下の前記第2の被加工膜を、前記第2の方向に延びる第2のラインパターンを含む第2のラインアンドスペースパターンに加工するとともに、前記第2のスペースの下の前記第2の被加工膜と、前記第1の被加工膜の前記ループ部とを除去する工程と、を備えた半導体装置の製造方法。前記第1の被加工膜と前記第2の被加工膜とは、同じ材料からなる請求項2記載の半導体装置の製造方法。前記第2のスペースの下の前記第2の被加工膜と前記第1の被加工膜とを、RIEReactiveIonEtching法で連続してエッチングする請求項3記載の半導体装置の製造方法。前記第2のスペーサー膜をマスクにしたエッチングのとき、前記第2のスペースの下の前記第2の被加工膜および前記第1の被加工膜のエッチングレートは、前記第1の配列部の下の前記第2の被加工膜のエッチングレートよりも高い請求項2~4のいずれか1つに記載の半導体装置の製造方法。実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、第1の被加工膜の上に、第1の方向に延びる第1の芯材膜を形成する工程を備える。また、半導体装置の製造方法は、前記第1の芯材膜の壁部に、第1のスペーサー膜を形成する工程を備える。また、半導体装置の製造方法は、前記第1の芯材膜を除去し、前記第1の被加工膜上に前記第1のスペーサー膜を残す工程を備える。また、半導体装置の製造方法は、残された前記第1のスペーサー膜をマスクにしたエッチングにより、前記第1の被加工膜を、前記第1の方向に延びるとともに、前記第1の方向の端でループ部を介してつながった一対の第1のラインパターンを含む第1のラインアンドスペースパターンに加工する工程を備える。また、半導体装置の製造方法は、前記第1のラインパターンおよび前記ループ部の上に、第2の被加工膜を形成する工程を備える。また、半導体装置の製造方法は、前記第2の被加工膜の上に、前記第1の方向に対して交差する第2の方向に延びる複数の第2の芯材膜であって、第1のスペースを隔てて前記第1の方向に並んだ第1の配列部と、前記第1の配列部から前記第1のスペースよりも大きな第2のスペースを前記第1の方向に隔てて配置された第2の配列部とを有し、前記第2のスペースが前記ループ部の上に位置する第2の芯材膜を形成する工程を備える。また、半導体装置の製造方法は、前記第2の芯材膜の壁部に、第2のスペーサー膜を形成する工程を備える。また、半導体装置の製造方法は、前記第2の芯材膜を除去し、前記第2の被加工膜上に前記第2のスペーサー膜を残す工程を備える。残された前記第2のスペーサー膜をマスクにしたエッチングにより、前記第1の配列部の下の前記第2の被加工膜を、前記第2の方向に延びる第2のラインパターンを含む第2のラインアンドスペースパターンに加工するとともに、前記第2のスペースの下の前記第2の被加工膜と、前記第1の被加工膜の前記ループ部とを除去する工程を備える。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1~11におけるそれぞれのaは、実施形態の半導体装置の製造方法を示す模式平面図である。図1~11におけるそれぞれのbは、図1~11におけるそれぞれのaにおけるA-A’断面に対応し、図6~11におけるそれぞれのcは、図6~11におけるそれぞれのaにおけるB-B’断面に対応する。まず、図1bに示すように、シリコン基板11上に、第1の被加工膜14を形成する。第1の被加工膜14は、例えば、タングステン膜12とTEOStetraethoxysilane膜13との積層構造を有する。シリコン基板11上に、例えば、100nmの膜厚のタングステン膜12が形成され、そのタングステン膜12の上に100nmの膜厚のTEOS膜13が形成される。TEOS膜13上には、ストッパー膜15として、例えば50nmの膜厚のシリコン窒化膜が形成される。ストッパー膜15は、ストッパー膜15上の膜のエッチング時のエッチングストッパーとして機能する。ストッパー膜15の上には、第1の芯材膜16が形成される。第1の芯材膜16は、例えば膜厚200nmのTEOS膜である。第1の芯材膜16はストッパー膜15上の全面に形成され、その第1の芯材膜16上に、図示しないレジスト膜が形成される。そのレジスト膜は、露光および現像によりパターニングされ、そのパターニングされたレジスト膜をマスクにして、例えばRIEReactiveIonEtching法により、第1の芯材膜16を選択的にエッチングする。これにより、図1aに示すように、第1の方向Yに延びる複数のラインパターンに、第1の芯材膜16は加工される。次に、例えばフッ酸処理により、図2a及びbに示すように、第1の芯材膜16の幅を縮小させるスリミングする。スリミング前の図1a及びbの状態ではラインパターンである第1の芯材膜16の幅と、第1の芯材膜16間の間隔スペースの幅とは、ほぼ同じであったが、スリミング後、第1の芯材膜16間の間隔スペースの幅は、第1の芯材膜16の幅の約3倍にされる。次に、図3a及びbに示すように、第1の芯材膜16の壁部に、第1のスペーサー膜17を形成する。例えば、減圧CVDchemicalvapordeposition法で、50nmの膜厚のアモルファスシリコン膜を、第1の芯材膜16の上面及び側面をコンフォーマルに覆うようにストッパー膜15上に堆積した後、RIE法でエッチバックする。これにより、図3a及びbに示すように、第1の芯材膜16の側壁に、アモルファスシリコン膜が第1のスペーサー膜17として残される。さらに、図3aに示すように、第1の芯材膜16における長手方向第1の方向Yの端壁にも第1のスペーサー膜17が形成される。すなわち、第1のスペーサー膜17は、第1の芯材膜16の幅方向の両側壁に形成されるとともに、長手方向の端では側壁から端壁にかけてつながったループ状に形成される。すなわち、平面視で、第1のスペーサー膜17は第1の芯材膜16の周囲を連続して覆い、第1の芯材膜16の終端には、第1のスペーサー膜17のループ部17aが形成される。図3aには、例えば3本の第1の芯材膜16の終端が示されるが、図示しない他の箇所の第1の芯材膜16の終端にも第1のスペーサー膜17のループ部17aが形成される。第1の芯材膜16の上面上に堆積された上記アモルファスシリコン膜は除去され、第1の芯材膜16の上面は露出する。また、第2の方向Xで隣り合う第1のスペーサー膜17間にはスペースが形成され、そのスペースの底部ではストッパー膜15が露出している。次に、例えば、フッ酸処理により、第1の芯材膜16を除去する。これにより、図4a及びbに示すように、第1の被加工膜14上にストッパー膜15を介して、第1の方向Yに延びる複数のライン状の第1のスペーサー膜17が残される。次に、第1のスペーサー膜17をマスクにして、下の層をエッチングする。例えば、RIE法で、第1の被加工膜14であるTEOS膜13とタングステン膜12とを、図5a及びbに示すように、第1のラインアンドスペースパターン21に加工する。第1のラインアンドスペースパターン21は、第1の方向Yに延びるとともに、第1の方向Yの端でループ部22aを介してつながる一対の第1のラインパターン22を含む。以上説明した、いわゆる側壁転写プロセスにより、リソグラフィの解像限界の制限を受けるピッチよりも狭ピッチで配列されたラインアンドスペースパターンが得られる。すなわち、リソグラフィの解像限界の制限を受ける図1a及びbにおける第1の芯材膜16のピッチよりも狭ピッチで配列された第1のラインアンドスペースパターン21が得られる。次に、第1のラインアンドスペースパターン21を、図6b及びcに示すように、埋込材23として例えばポリシラザンPolysilazaneで埋め込み、続けてそのポリシラザンをCMPChemicalMechanicalPolishing法により平坦化し、TEOS膜13の上面を露出させる。第1の被加工膜14の上層部であるTEOS膜13の上面と、第1の被加工膜14間に埋め込まれた埋込材23の上面とは、ほぼ面一にされる。その上に、第2の被加工膜34が形成される。第2の被加工膜34は、第1の被加工膜14と同じ材料の同じ積層構造を有する。すなわち、第2の被加工膜34は、タングステン膜32とTEOS膜33との積層構造を有する。例えば、100nmの膜厚のタングステン膜32が第1の被加工膜14上及び埋込材23上に形成され、タングステン膜32の上に100nmの膜厚のTEOS膜33が形成される。さらに、TEOS膜33上には、ストッパー膜35として、例えば50nmの膜厚のシリコン窒化膜が形成される。ストッパー膜35は、ストッパー膜35上の膜のエッチング時のエッチングストッパーとして機能する。次に、ストッパー膜35の上に、第2の芯材膜36として、例えば200nmの膜厚でTEOS膜を堆積する。第2の芯材膜36はストッパー膜35の全面に形成され、その第2の芯材膜36上に、図示しないレジスト膜が形成される。そのレジスト膜は、露光および現像によりパターニングされ、そのパターニングされたレジスト膜をマスクにして、例えばRIE法により、第2の芯材膜36を選択的にエッチングする。これにより、第2の芯材膜36は、図6a及びcに示すように、パターニングされる。第2の芯材膜36は、第1の配列部41と第2の配列部42とを有する。第1の配列部41では、第2の方向Xに延びる複数のライン状の第2の芯材膜36が、第1のスペース43を隔てて第1の方向Yに並んでいる。第2の配列部42では、一対の第2の芯材膜36が第2のスペース44を隔てて第1の方向Yに並んでいる。第1の方向Yと第2の方向Xとは、図6aに示す平面内で交差している。本実施形態では、第1の方向Yと第2の方向Xとは、例えば直交している。図6aに示す例では、第2のスペース44を隔てて第1の方向Yに並んだ一対の第2の芯材膜36の一方は、第1の配列部41の端の第2の芯材膜36であり、他方は第1の配列部41の第2の芯材膜36とは異なる形状やサイズで設計された第2の芯材膜36である。あるいは、第2のスペース44を隔てて第1の方向Yに並んだ一対の第2の芯材膜36の他方は、第1の配列部41の第2の芯材膜36と同じ幅のラインパターンであってもよい。第2のスペース44は、第1のスペース43よりも第1の方向Yのサイズが大きい。すなわち、第1の配列部41では、第2の芯材膜36が第2の配列部42よりも密に第1の方向Yに並んでいる。図6aにおいて、前述した一対の第1の被加工膜14が第1の方向Yの端でつながったループ部22aを破線で表す。第2のスペース44は、そのループ部22aの上に位置する。次に、例えばフッ酸処理により、図7a及びcに示すように、第2の芯材膜36の幅を縮小させるスリミングする。スリミング前の図6a及びcの状態では、第1の配列部41における第2の芯材膜36の幅と、第2の芯材膜36間の間隔スペースの幅とは、ほぼ同じであったが、スリミング後、第1の配列部41における第2の芯材膜36間の間隔スペースの幅は、第2の芯材膜36の幅の約3倍になった。次に、図8a及びcに示すように、第2の芯材膜36の壁部に、第2のスペーサー膜37を形成する。例えば、減圧CVD法で、50nmの膜厚のアモルファスシリコン膜を、第2の芯材膜36の上面及び側面をコンフォーマルに覆うようにストッパー膜35上に堆積した後、RIE法でエッチバックする。これにより、図8a及びcに示すように、第2の芯材膜36の側壁に、アモルファスシリコン膜が第2のスペーサー膜37として残される。またこのときも、図8aに示すように、第2の芯材膜36における長手方向第2の方向Xの端壁にも第2のスペーサー膜37がループ状に形成される。平面視で、第2のスペーサー膜37は第2の芯材膜36の周囲を連続して覆う。第2の芯材膜36の上面上に堆積された上記アモルファスシリコン膜は除去され、第2の芯材膜36の上面は露出する。また、第1の配列部41における第1の方向Yで隣り合う第2のスペーサー膜37間の第1のスペース43の底部には、ストッパー膜35が露出している。第2の配列部42における第2のスペース44を隔てて位置する一対の第2の芯材膜36の対向側壁にも第2のスペーサー膜37が形成され、その第2のスペーサー膜37間の第2のスペース44の底部には、ストッパー膜35が露出している。次に、例えば、フッ酸処理により、第2の芯材膜36を除去する。これにより、図9a及びcに示すように、第2の被加工膜34上にストッパー膜35を介して、第2のスペーサー膜37が残される。第1の配列部41では、第2の方向Xに延びる複数のライン状の第2のスペーサー膜37が残される。第1の配列部41では、ほぼ同じ間隔の第1のスペース43を隔てて複数のライン状の第2のスペーサー膜37が第1の方向Yに並んでいる。ここで、第1のスペース43の第1の方向Yの幅を、L1とする。また、第2の配列部42における第2のスペース44の第1の方向Yの幅を、L2とする。L2はL1よりも大きい。次に、第2のスペーサー膜37をマスクにして、下の層をエッチングする。例えば、RIE法で、第2の被加工膜34であるTEOS膜33とタングステン膜32とを、図10a及びcに示すように、第2のラインアンドスペースパターン51に加工する。RIEでは、いわゆるマイクロローディング効果により、マスク開口幅、すなわち被エッチング領域の幅の縮小に伴いエッチングレートが低下する現象が発生する。その原因は、アスペクト比幅に対する深さの比の高い溝またはホールの底にはイオンが到達しづらくなるためである。さらに、本発明者は、被エッチング領域の幅ラインを残してエッチングする場合はスペースが、ある特定の範囲図12における範囲Bで高いエッチングレートが得られることを見いだした。図12は、エッチングレートと被エッチング領域の幅との関係を示す。横軸は、被エッチング領域の幅を表し、範囲A、B、Cの順に幅が広くなっている。縦軸は、エッチングレートを表す。範囲Aは、例えば、0~50nmである。範囲Bは、例えば、50nm~100nmである。範囲Cは、範囲Bよりも広い幅であり、例えば、100nm以上である。ここでの幅として、図9a及びcにおける第1の方向Yの幅を考える。被エッチング領域の第1の方向Yの幅が範囲Bにあるときに、上記幅が範囲Aまたは範囲Cにあるときよりも、エッチングレートが高くなる。上記幅が範囲Cにあるときのエッチングレートは、上記幅が範囲Aにあるときのエッチングレートよりも高い。そして、本実施形態では、第1の配列部41における隣り合う第2のスペーサー膜37間の第1のスペース43の第1の方向Yの幅L1を、範囲A内に設定し、第2の配列部42における第2のスペース44の第1の方向Yの幅L2を、範囲B内に設定する。したがって、第2のスペーサー膜37をマスクにして、第1の配列部41および第2の配列部42を同時にRIEするとき、第2のスペース44の下の第2の被加工膜34および第1の被加工膜14のエッチングレートは、第1の配列部41の下の第2の被加工膜34のエッチングレートよりも高い。さらに、そのRIEのとき、第2のスペース44の下の第2の被加工膜34および第1の被加工膜14のエッチングレートは、第2のスペース44よりも第1の方向Yのサイズが大きく範囲C内にある第3のスペースの下の第2の被加工膜34および第1の被加工膜14のエッチングレートよりも高い。したがって、第2のスペース44の下は、他の領域よりもエッチングが促進される。すなわち、第1のスペース43の下では第2の被加工膜34が除去されるにとどまるが、第2のスペース44の下では、第2の被加工膜34が除去され、なおかつその下の第1の被加工膜14も除去される。第2のスペース44の下には、第1の被加工膜14のループ部22aが形成されているため、そのループ部22aは上記RIEにより除去される。第2の被加工膜34と第1の被加工膜14とは、同じ材料の同じ積層構造を有し、同じチャンバー内で連続してエッチングされる。TEOS膜33、13をエッチングするときと、タングステン膜32、12をエッチングするときとは、ガス種、ガス導入量、印加電力などの条件を変えるが、チャンバー内は大気開放されることなく、処理対象ウェーハが減圧下の同じチャンバー内に収容されたまま、第2の被加工膜34と第1の被加工膜14とが連続してエッチングされる。上記RIEにより、図10a~cに示すように、第1の配列部41の下の第2の被加工膜34が、第2の方向Xに延びる複数の第2のラインパターン52を含む第2のラインアンドスペースパターン51に加工されるとともに、第2のスペース44の下の第2の被加工膜34と、第1の被加工膜14のループ部22aとが除去される。すなわち、側壁転写プロセスを行うことで生じてしまうスペーサー膜のループ部を、その上層に形成されるラインアンドスペースパターンを加工するエッチングのときに同時に除去することができる。この結果、大幅な工程数の削減が可能となる。第2の方向Xに見た第2のスペース44の両側の領域45における第1の方向Yには、上記範囲Cに相当する幅で、第2のスペーサー膜37が存在しないスペースが広がっている。したがって、その領域45における第2の被加工膜34及び第1の被加工膜14のエッチングレートは、範囲B内の幅に設定された第2のスペース44の下の第2の被加工膜34及び第1の被加工膜14のエッチングレートよりも低い。そのため、その領域45では第2の被加工膜34がエッチングされるにとどまり、図10bに示すように、第1の被加工膜14は残る。すなわち、第1の配列部41における隣り合う第2のスペーサー膜37間の第1のスペース43の幅L1と、第2の配列部42における第2のスペース44の第1の方向Yの幅L2と、第2のスペース44の第2の方向Xの幅とを適切に設定することで、ループ部22aを含む第2のスペース44の下の第1の被加工膜14のみを選択的に除去することができる。第2のスペース44以外の領域の下の第1の被加工膜14は、第1のラインアンドスペースパターン21として残る。第1のラインアンドスペースパターン21の上層に形成された第2のラインアンドスペースパターン51も、前述したように側壁転写プロセスにより形成されるため、リソグラフィの解像限界の制限を受けるピッチよりも狭ピッチで配列されたラインアンドスペースパターンが得られる。すなわち、リソグラフィの解像限界の制限を受ける図6a及びcにおける第2の芯材膜36のピッチよりも狭ピッチで配列された第2のラインアンドスペースパターン51が得られる。以上説明した工程により、第1のラインアンドスペースパターン21と第2のラインアンドスペース51とが、3次元的に交差した構造が得られる。すなわち、本実施形態のプロセスは、例えば以下に説明する3次元クロスポイント構造を有する抵抗変化型メモリの製造に適用することができる。第1のラインアンドスペースパターン21における第1のラインパターン22と、第2のラインアンドスペースパターン51における第2のラインパターン52とが交差する部分には、例えば、図15aに示す可変抵抗膜73とダイオード72とを含む積層構造体が形成されている。図15aにおける第1の配線10が第1のラインパターン22におけるタングステン膜12に対応し、第2の配線20が第2のラインパターン52におけるタングステン膜32に対応する。第1の配線10、第2の配線20およびそれらのクロスポイントに設けられた積層構造体は、2次元方向に複数設けられ、さらにそれらが複数積層されている。図15aにおける第1の配線10、第2の配線20は、それぞれ、図15bにおけるワード線WL、ビット線BLに対応する。あるいは、第1の配線10がビット線BLに対応し、第2の配線20がワード線WLに対応する。ワード線WL及びビット線BLの本数及び積層数は任意である。第1の配線10と第2の配線20とのクロスポイントに設けられた積層構造体は、記憶層である可変抵抗膜73と整流素子であるダイオード72とが、第1の配線10と第2の配線20との間に直列接続された構造を有する。ダイオード72は、第1の配線10上に下部電極71を介して設けられている。可変抵抗膜73はダイオード72上に設けられ、可変抵抗膜73上には上部電極74を介して第2の配線20が形成されている。この半導体装置は、不揮発性のメモリデバイスである。第1の配線10と第2の配線20を介して可変抵抗膜73に電圧を印加することで可変抵抗膜73の抵抗値を変化させることができ、その後電圧の印加を止めても相対的に高抵抗状態と低抵抗状態のどちらかを安定して維持することができる。それぞれの状態が、データの0または1に対応する。抵抗が高く流れる電流が小さいオフ状態の可変抵抗膜73にセット電圧を印加することで、抵抗が低く流れる電流が大きいオン状態セット状態にすることができる。オン状態の可変抵抗膜73にリセット電圧を印加することでオフ状態リセット状態にすることができる。第1の配線10、可変抵抗膜73および第2の配線20をそれぞれ複数積層させた構造においては、書き込み対象の選択セルに書き込みを行う際に、非選択セルにも逆方向バイアスが印加されうるが、整流性を有するダイオード72によって、非選択セルの誤セット及び誤リセットが防止される。図10a~cの工程の後、第2のラインアンドスペースパターン51を、図11a~cに示すように、埋込材53として例えばポリシラザンPolysilazaneで埋め込み、続けてそのポリシラザンをCMP法により平坦化し、第2の被加工膜34の上層部であるTEOS膜33の上面を露出させる。また、上記RIEで第1の被加工膜14が除去されることで下層の埋込材23に形成されたスペースにも、埋込材53が埋め込まれる。埋込材53の上面を平坦にした後、必要に応じて前述した工程を繰り返すことで、3次元的に交差するラインアンドスペースパターンが複数積層された構造を得ることができる。本実施形態によれば、側壁転写プロセスを利用して、図15a及びbに示すような3次元積層メモリ構造を形成するにあたって、下層のラインパターン終端に形成されたループ部の除去を、上層の被加工膜をラインアンドスペースに加工するときに同時に行うことができる。すなわち、本実施形態によれば、複数のラインアンドスペースパターンを積層する工程を含む3次元積層メモリ構造の製造において、大幅な工程数の削減を実現できる。図13は、第2の芯材膜36の他のパターン例を表す模式平面図であり、図6aまたは図7aの平面図に対応する。第2の芯材膜36の第2の配列部42は、閉ループ状の平面パターンで形成され、その閉ループ内の内側の第2のスペース44の下に、第1の被加工膜14の第1のラインパターン22のループ部22aが位置している。第2のスペース44における第1の方向Yの幅L2は、前述した範囲B内に設定される。第1の配列部41におけるループ部22a側の端の第2の芯材膜36からループ部22aまでの第1の方向Yの距離が範囲Bより大きな場合に、図13のレイアウトを採用することができる。第2の芯材膜36をマスクにしたRIEにより、閉ループ状の第2の配列部42の下には、閉ループ状のパターン52が形成される。下層の第1のラインパターン22と、上層のパターン52との間には、図15aに示すダイオード72が介在されているので、図14に模式的に示すように、上層の閉ループ状のパターン52を介して第1のラインパターン22間が短絡することはない。側壁転写プロセスでは、前述した図面には表れていない他の芯材膜の終端にもスペーサー膜のループ部が形成される。それらループ部に対しても、前述したプロセスと同様のプロセスが適用され、上層加工時に同時にループカットされる。第1の芯材膜16のパターン形状は、図1aに示す形状に限らず、例えば、一部が曲がっていてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。