LCDパネルのソースドライバにおいて、該ソースドライバは第1電圧範囲内の第1出力電圧及び第2電圧範囲内の第2出力電圧を該LCDパネルの二つのソース走査線に提供し、該第1電圧範囲は該第2電圧範囲とは異なり、該ソースドライバは、第1デジタルグレースケール信号を受け取り保存する第1データバッファと、第2デジタルグレースケール信号を受け取り保存する第2データバッファと、正常動作モードにおいて、該第1データバッファに接続されて該第1デジタルグレースケール信号を取得し、極性変換モードにおいて、該第2データバッファに接続されて該第2デジタルグレースケール信号を受け取り、取得した該第1及び第2デジタルグレースケール信号を、よりハイレベルの第3及び第4デジタルグレースケール信号にそれぞれ変換する第1レベルシフタと、該正常動作モードにおいて、該第2データバッファに接続されて該第2デジタルグレースケール信号を取得し、該極性変換モードにおいて、該第1データバッファに接続されて該第1デジタルグレースケール信号を受け取り、取得した該第1及び第2デジタルグレースケール信号を、よりハイレベルの該第3及び第4デジタルグレースケール信号にそれぞれ変換する第2レベルシフタと、該第1レベルシフタに接続されて、該第1レベルシフタの出力を正極性アナログ電圧に変換する正極性デジタルアナログ変換器と、該第2レベルシフタに接続されて、該第2レベルシフタの出力を負極性アナログ電圧に変換する負極性デジタルアナログ変換器と、該正常動作モードにおいて、該正極性アナログ電圧と該第1出力電圧の間の差の値を増幅し、該極性変換モードにおいて、該負極性アナログ電圧と該第2出力電圧の間の差の値を増幅する第1入力増幅器と、該正常動作モードにおいて、該負極性アナログ電圧と該第2出力電圧の間の差の値を増幅し、該極性変換モードにおいて、該正極性アナログ電圧と該第1出力電圧の間の差の値を増幅する第2入力増幅器と、該正常動作モードにおいて、該第1入力増幅器に接続され、該第1入力増幅器の出力に基づき該第1出力電圧を発生して該二つのソース走査線のうちの第1ソース走査線に提供し、該極性変換モードにおいて、該第2入力増幅器に接続され、該第2入力増幅器の出力に基づき該第1出力電圧を発生して該二つのソース走査線のうちの第2ソース走査線に提供する第1出力バッファと、該正常動作モードにおいて、該第2入力増幅器に接続され、該第2入力増幅器の出力に基づき該第2出力電圧を発生して該第2ソース走査線に提供し、該極性変換モードにおいて、該第1入力増幅器に接続され、該第1入力増幅器の出力に基づき該第2出力電圧を発生して該第1ソース走査線に提供する第2出力バッファと、を包含したことを特徴とする、LCDパネルのソースドライバ。請求項1記載のLCDパネルのソースドライバにおいて、該第1入力増幅器の入力端及び該第1出力バッファの出力端の間に接続され、該正常動作モードにおいて導通させられる第1スイッチと、該第1入力増幅器の入力端及び該第2出力バッファの出力端の間に接続され、該極性変換モードにおいて導通させられる第2スイッチと、該第2入力増幅器の入力端及び該第2出力バッファの出力端の間に接続され、該正常動作モードにおいて導通させられる第3スイッチと、該第2入力増幅器の入力端及び該第1出力バッファの出力端の間に接続され、該極性変換モードにおいて導通させられる第4スイッチと、該第1入力増幅器の出力端及び該第1出力バッファの入力端の間に接続され、該正常動作モードにおいて導通させられる第5スイッチと、該第1入力増幅器の出力端及び該第2出力バッファの入力端の間に接続され、該極性変換モードにおいて導通させられる第6スイッチと、該第2入力増幅器の出力端及び該第2出力バッファの入力端の間に接続され、該正常動作モードにおいて導通させられる第7スイッチと、該第2入力増幅器の出力端及び該第1出力バッファの入力端の間に接続され、該極性変換モードにおいて導通させられる第8スイッチと、をさらに包含したことを特徴とする、LCDパネルのソースドライバ。請求項1記載のLCDパネルのソースドライバにおいて、該第1入力増幅器はそれぞれ第1電圧及び該第1電圧より小さい第2電圧を受け取る二つの電源電圧端を具え、該第2入力増幅器はそれぞれ該第1電圧及び該第2電圧を受け取る二つの電源電圧端を具え、該第1出力バッファはそれぞれ該第1電圧及び第3電圧を受け取る二つの電源電圧端を具え、該第3電圧は該第1電圧より小さく且つ該第2電圧と等しいか該第2電圧より大きく、該第2出力バッファは第4電圧と該第2電圧を受け取る二つの電源電圧端を具え、該第4電圧は該第1電圧と等しいか或いは該第1電圧より小さく且つ該第2電圧より大きいことを特徴とする、LCDパネルのソースドライバ。請求項1記載のLCDパネルのソースドライバにおいて、該第1入力増幅器の第1入力端は、該正常動作モードにおいて該第1出力電圧を受け取り、該極性変換モードにおいて該第2出力電圧を受け取り、該第1入力増幅器の第2入力端は該正常動作モードにおいて該正極性アナログ電圧を受け取り、該極性変換モードにおいて該負極性アナログ電圧を受け取り、該第1入力増幅器の第1出力端は、該正常動作モードにおいて該第1出力バッファの第1入力端に接続され、該極性変換モードにおいて該第2出力バッファの第1入力端に接続され、該第1入力増幅器の第2出力端は、正常動作モードにおいて該第1出力バッファの第2入力端に接続され、該極性変換モードにおいて該第2出力バッファの第2入力端に接続され、該第2入力増幅器の第1入力端は、該正常動作モードにおいて該第2出力電圧を受け取り、該極性変換モードにおいて該第1出力電圧を受け取り、該第2入力増幅器の第2入力端は該正常動作モードにおいて該負極性アナログ電圧を受け取り、該極性変換モードにおいて該正極性アナログ電圧を受け取り、該第2入力増幅器の第1出力端は、該正常動作モードにおいて該第2出力バッファの第1入力端に接続され、該極性変換モードにおいて該第1出力バッファの第1入力端に接続され、該第2入力増幅器の第2出力端は、該正常動作モードにおいて該第2出力バッファの第2出力端に接続され、該極性変換モードにおいて該第1出力バッファの第2出力端に接続されることを特徴とする、LCDパネルのソースドライバ。請求項4記載のLCDパネルのソースドライバにおいて、該第1入力増幅器は、それぞれ該第1入力増幅器の第1入力端及び第2入力端に接続された二つの入力端を具えた第1差動入力対と、それぞれ該第1入力増幅器の第1入力端及び第2入力端に接続された二つの入力端を具えた第2差動入力対と、該第1差動入力対の第1出力端に接続された参考分岐と、該第1差動入力対の第2出力端及び該第1入力増幅器の第1出力端に接続されたミラー分岐とを具えた第1電流ミラー回路と、該第2差動入力対の第1出力端に接続された参考分岐と、該第2差動入力対の第2出力端及び該第1入力増幅器の第2出力端に接続されたミラー分岐とを具えた第2電流ミラー回路と、該第1電流ミラー回路の参考分岐と該第2電流ミラー回路の参考分岐の間に接続されたバイアス電流源と、を包含することを特徴とする、LCDパネルのソースドライバ。請求項5記載のLCDパネルのソースドライバにおいて、該第1出力バッファは、該第1出力バッファの第1入力端及び第2入力端の間に接続された第2バイアス電流源と、該第1出力バッファの第1電源電圧端及び該第1出力バッファの出力端の間に接続されて、該第1出力バッファの第1入力端の電圧に制御される第1スイッチと、該第1出力バッファの第2電源電圧端及び該第1出力バッファの出力端の間に接続されて、該第1出力バッファの第2入力端の電圧に制御される第2スイッチと、を包含することを特徴とする、LCDパネルのソースドライバ。請求項4記載のLCDパネルのソースドライバにおいて、該第2入力増幅器は、それぞれ該第2入力増幅器の第1入力端及び第2入力端に接続された二つの入力端を具えた第1差動入力対と、それぞれ該第2入力増幅器の第1入力端及び第2入力端に接続された二つの入力端を具えた第2差動入力対と、該第1差動入力対の第1出力端に接続された参考分岐と、該第1差動入力対の第2出力端及び該第2入力増幅器の第1出力端に接続されたミラー分岐とを具えた第1電流ミラー回路と、該第2差動入力対の第1出力端に接続された参考分岐と、該第2差動入力対の第2出力端及び該第2入力増幅器の第2出力端に接続されたミラー分岐とを具えた第2電流ミラー回路と、該第1電流ミラー回路の参考分岐と該第2電流ミラー回路の参考分岐の間に接続されたバイアス電流源と、を包含することを特徴とする、LCDパネルのソースドライバ。請求項7記載のLCDパネルのソースドライバにおいて、該第2出力バッファは、該第2出力バッファの第1入力端及び第2入力端の間に接続された第2バイアス電流源と、該第2出力バッファの第1電源電圧端及び該第2出力バッファの出力端の間に接続されて、該第2出力バッファの第1入力端の電圧に制御される第1スイッチと、該第2出力バッファの第2電源電圧端及び該第2出力バッファの出力端の間に接続されて、該第2出力バッファの第2入力端の電圧に制御される第2スイッチと、を包含することを特徴とする、LCDパネルのソースドライバ。本発明の目的の一つは、LCDパネルのソースドライバを提供することにある。本発明の目的の一つは、製造コストとチップ面積が減らされたソースドライバを提供することにある。本発明によると、LCDパネルのソースドライバは、第1電圧範囲内の第1出力電圧及び第2電圧範囲内の第2出力電圧をLCDパネルの二つのソース走査線に提供する。該ソースドライバは、正常動作モード及び極性変換モードにおいて第1デジタルグレースケール信号及び第2デジタルグレースケール信号をそれぞれ高レベルの第3及び第4デジタルグレースケール信号に変換する第1レベルシフタと、該正常動作モード及び該極性変換モードにおいて該第2デジタルグレースケール信号及び該第1デジタルグレースケール信号をそれぞれ高レベルの該第4及び第3デジタルグレースケール信号に変換する第2レベルシフタと、該第1レベルシフタの出力を正極性アナログ電圧に変換する正極性デジタルアナログ変換器と、該第2レベルシフタの出力を負極性アナログ電圧に変換する負極性デジタルアナログ変換器と、該正常動作モードにおいて該正極性アナログ電圧と該第1出力電圧との差の値を増幅し、該極性変換モードにおいて該負極性アナログ電圧と該第2出力電圧との差の値を増幅する第1入力増幅器と、該正常動作モードにおいて該負極性アナログ電圧と該第2出力電圧との差の値を増幅し、該極性変換モードにおいて該正極性アナログ電圧と該第1出力電圧との差の値を増幅する第2入力増幅器と、該正常動作モードにおいて該第1入力増幅器の出力に基づき該第1出力電圧を発生して該二つのソース走査線のうち第1ソース走査線に提供し、該極性変換モードにおいて、該第2入力増幅器の出力に基づき該第1出力電圧を発生して該二つのソース走査線のうち第2ソース走査線に提供する第1出力バッファと、該正常動作モードにおいて該第2入力増幅器の出力に基づき該第1出力電圧を発生して該二つのソース走査線のうち第2ソース走査線に提供し、該極性変換モードにおいて、該第1入力増幅器の出力に基づき該第2出力電圧を発生して該二つのソース走査線のうち第1ソース走査線に提供する第2出力バッファと、を包含する。本発明は、LCDパネルのソースドライバを提供し、それは、製造コストとチップ面積が減らされたソースドライバである。本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。図4は本発明のソースドライバ20の極性変換モードでの二つのチャネルの表示図である。該ソースドライバ20は、正常動作モードでは図2と同様であるが、極性変換モードに進入した後は、図4のようであり、データバッファ22に保存されたデジタルグレースケール信号Dgray1をレベルシフタ34に伝送し、データバッファ32に保存されたデジタルグレースケール信号Dgray2をレベルシフタ24に伝送する。正極性デジタルアナログ変換器26はデジタルグレースケール信号Dgray4を変換してなる正極性アナログ電圧VIPを入力増幅器38に提供し、負極性デジタルアナログ変換器36はデジタルグレースケール信号Dgray3を変換してなる負極性アナログ電圧VINを入力増幅器28に提供する。入力増幅器28は負極性アナログ電圧VINと負極性の出力電圧VsNとの間の差の値を増幅して信号Sd1を生成し、出力バッファ40と入力増幅器28が構成するシングルゲインバッファが、信号Sd1に基づき負極性の出力電圧VsNを発生してソース走査線12に提供する。入力増幅器38は正極性アナログ電圧VIPと正極性の出力電圧VsPとの間の差の値を増幅して信号Sd2を生成し、出力バッファ30と入力増幅器38が構成するシングルゲインバッファが、信号Sd2に基づき正極性の出力電圧VsPを発生してソース走査線14に提供する。図4中、入力増幅器28及び38の電源電圧端VGHP及びVGHNはソースドライバ20の高電圧源VDDAに接続され、入力増幅器28及び38の電源電圧端VGLP及びVGLNはソースドライバ20の低電圧源GNDAに接続される。ただしこの二組の電源電圧端は各自異なるレベルの電圧源に接続されてもよく、ただその提供する電圧が正極性デジタルアナログ変換器26及び負極性デジタルアナログ変換器36の出力する電圧区間より大きい必要がある。図2及び図4を参照されたい。正常動作モード或いは極性変換モードのいずれであっても、出力バッファ30はVcomからVDDAの電圧範囲内の正極性の出力電圧VsPを出力し、出力バッファ40はGNDAからVcomの電圧範囲内の負極性の出力電圧VsNを出力する。これにより出力バッファ30、40内部に、耐えられる電圧が比較的小さいMOSFETを使用でき、これにより出力バッファ30及び40のチップ面積を縮小できる。このほか、出力バッファ30はただ正極性の出力電圧VsPを出力し、これにより電源電圧端VOLPは異なるレベルの電圧源に接続可能であり、ただその電圧が正極性デジタルアナログ変換器26の出力する最低電圧より小さければよい。同様に、出力バッファ40はただ負極性の出力電圧VsNを出力し、これにより電源電圧端VOHNは異なるレベルの電圧源に接続可能で、ただその電圧が負極性デジタルアナログ変換器36の出力の最高電圧より大きければよい。図5は図4中の入力増幅器28及び38と出力バッファ30及び40の経路切換え制御回路を示す。そのうち、スイッチS1は入力増幅器28の入力端42と出力バッファ30の出力端VsPの間に接続される。スイッチS2は入力増幅器28の入力端42と出力バッファ40の出力端VsNの間に接続される。スイッチS3は入力増幅器38の入力端48と出力バッファ40の出力端VsNの間に接続される。スイッチS4は、入力増幅器38の入力端48及び出力バッファ30の出力端VsPの間に接続される。スイッチS5は入力増幅器28の出力端と出力バッファ30の入力端の間に接続される。スイッチS6は入力増幅器28の出力端と出力バッファ40の入力端の間に接続される。スイッチS7は入力増幅器38の出力端と出力バッファ40の入力端の間に接続される。スイッチS8は入力増幅器38の出力端と出力バッファ30の入力端の間に接続される。正常動作モードにおいて、入力増幅器28及び38の入力端44及び46はそれぞれ正極性アナログ電圧VIPと負極性アナログ電圧VINを受け取り、スイッチS1、S3、S5、S7が導通onし、スイッチS2、S4、S6、S8が切断offされる。極性変換モードにおいて、入力増幅器28及び38の入力端44及び46がそれぞれ負極性アナログ電圧VIN及び正極性アナログ電圧VIPを受け取り、スイッチS1、S3、S5、S7が切断offされ、スイッチS2、S4、S6、S8が導通onする。図6は図5中の入力増幅器28及び出力バッファ30の実施例を示す。正常動作モードにおいて、入力増幅器28の出力端50及び52はそれぞれスイッチS5A及びS5Bを介して出力バッファ30の入力端XP1及びXP2に接続される。極性変換モードにおいて、入力増幅器28の出力端50及び52はそれぞれスイッチS6A及びS6Bを介して出力バッファ40の入力端XN1及びXN2に接続される。入力増幅器28は差動入力対60及び62、電流ミラー回路64及び66、及び、該電流ミラー回路64及び66の参考分岐の間に接続されたバイアス電流源68を包含する。差動入力対60はNMOSFETPN1、PN2及びPN3を包含する。NMOSFETPN1のゲートはバイアス電圧VBN1を受け取り、NMOSFETPN2のゲートは差動入力対60の二つの入力端のうち一つであり、入力増幅器28の入力端42に接続され、NMOSFETPN2のソースはNMOSFETPN1のドレインに接続され、NMOSFETPN2のドレインは差動入力対60の二つの出力端のうち一つであり、電流ミラー回路64に節即される。NMOSFETPN3のゲートは差動入力対60のもう一つの入力端であり、入力増幅器28の入力端44に接続され、NMOSFETPN3のソースはNMOSFETPN1のドレインに接続され、NMOSFETPN3のドレインは差動入力対60のもう一つの出力端であり、電流ミラー回路64に接続される。差動入力対62はPMOSFETPP1、PP2及びPP3を包含する。PMOSFETPP1のソースは電源電圧端VGHPに接続され、PMOSFETPP1のゲートはバイアス電圧VBP1を受け取り、PMOSFETPP1のドレインはPMOSFETPP2及びPMOSFETPP3のソースに接続され、PMOSFETPP2のゲートは差動入力対62の二つの入力端のうち一つであり、入力増幅器28の入力端42に接続され、PMOSFETPP2のドレインは差動入力対62の二つの入力端の一つであり、電流ミラー回路66に接続され、PMOSFETPP3のゲートは差動入力対62のもう一つの入力端であり、入力増幅器28の入力端44に接続され、PMOSFETPP3のドレインは差動入力対62の別の出力端であり、電流ミラー回路66に接続される。電流ミラー回路64はPMOSFETPP4、PP5及びPP6を包含し、PMOSFETPP4及びPP5のソースは電源電圧端VGHPに接続され、PMOSFETPP4のゲートはPMOSFETPP5のゲート及びPMOSFETPP6のドレインに接続される。PMOSFETPP4のドレインはNMOSFETPN2のドレイン及びPMOSFETPP6のソースに接続され、PMOSFETPP5のドレインはNMOSFETPN3のドレイン及び入力増幅器28の出力端50に接続される。PMOSFETPP6のゲートはバイアス電圧VBP2を受け取る。そのうちPMOSFETPP4及びPP5はそれぞれ電流ミラー回路64の参考分岐及びミラー分岐とされる。電流ミラー回路66はNMOSFETPN4、PN5及びPN6を包含し、NMOSFETPN4及びPN5のソースは電源電圧端VGLPに接続され、NMOSFETPN4のゲートはNMOSFETPN5のゲート及びNMOSFETPN6のドレインに接続される。NMOSFETPN4のドレインはPMOSFETPP2のドレイン及びNMOSFETPN6のソースに接続され、NMOSFETPN5のドレインはPMOSFETPP3のドレイン及び入力増幅器28の出力端52に接続される。NMOSFETPN6のゲートはバイアス電圧VBN2を受け取る。そのうち、NMOSFETPN4及びPN5はそれぞれ電流ミラー回路66の参考分岐及びミラー分岐とされる。差動入力対60及び62は入力増幅器28の入力端42及び44上の電圧差に基づき、電流I1、I2、I3及びI4を決定し、さらには入力増幅器28の出力端50及び52の信号Sd1-1及び信号Sd1-2を決定する図中、符号中に用いられる下線は発明の詳細な説明においてハイフン-で表示している。。図6の実施例中、出力バッファ30はPMOSFETPP7及びPP8、NMOSFETPN7及びPN8及びバイアス電流源70を包含する。PMOSFETPP7のソースは出力バッファ30の入力端XP1に接続され、PMOSFETPP7のゲートはバイアス電圧VBP2を受け取り、PMOSFETPP7のドレインはバイアス電流源70及びPMOSFETPP8のドレインに接続され、PMOSFETPP7のソースは出力バッファ30の入力端XP2に接続される。NMOSFETPN7のゲートはバイアス電圧VBN2を受け取り、NMOSFETPN7のドレインはバイアス電流源70及びNMOSFETPN8のゲートに接続される。PMOSFETPP8のソースは電源電圧端VOHPに接続され、PMOSFETPP8のドレインは出力バッファ30の出力端VsPに接続され、NMOSFETPN8のソースは電源電圧端VOLPに接続され、NMOSFETPN8のドレインは出力バッファ30の出力端VsPに接続される。出力バッファ30の入力端XP1及びXP2上の電圧はそれぞれPMOSFETPP8及びNMOSFETPN8の切換えを制御し、これにより出力電圧VsPを発生する。図7は図5中の入力増幅器38及び出力バッファ40の実施例を示す。正常動作モード期間に、入力増幅器38の出力端54及び56はそれぞれスイッチS7A及びS7Bを介して出力バッファ40の入力端XN1及びXN2に接続される。極性変換モード期間に、入力増幅器38の出力端54及び56はそれぞれスイッチS8A及びS8Bを介して出力バッファ30の入力端XP1及びXP2に接続される。入力増幅器38は差動入力対72及び74、電流ミラー回路76及び78、及び電流ミラー回路76及び78の参考分岐の間に接続されたバイアス電流源80を包含する。差動入力対72はNMOSFETNN1、NN2及びNN3を包含する。NMOSFETNN1のソースは電源電圧端VGLNに接続され、NMOSFETNN1のゲートはバイアス電圧VBN3を受け取る。NMOSFETNN2のゲートは差動入力対72の二つの入力端のうち一つであり、入力増幅器38の入力端48に接続され、NMOSFETNN2のドレインは差動入力対72の二つの出力端のうち一つであり、電流ミラー回路76に接続される。NMOSFETNN3のゲートは差動入力対72のもう一つの入力端であり、入力増幅器38の出力端46に接続され、NMOSFETNN3のドレインは差動入力対72のもう一つの出力端であり、電流ミラー回路76に接続される。差動入力対74はPMOSFETNP1、NP2及びNP3を包含する。PMOSFETNP1のソースは電源電圧端VGHNに接続され、PMOSFETNP1のゲートはバイアス電圧VBP3を受け取り、PMOSFETNP1のドレインはPMOSFETNP2及びNP3のソースに接続される。PMOSFETNP2のゲートは差動入力対74の二つの入力端のうち一つであり、入力増幅器38の入力端48に接続され、PMOSFETNP2のドレインは差動入力対74の二つの出力端の一つであり、電流ミラー回路78に接続される。PMOSFETNP3のゲートは差動入力対74の別の入力端であり、入力増幅器38の入力端46に接続され、PMOSFETNP3のドレインは差動入力対74の別の出力端であり、電流ミラー回路78に接続される。電流ミラー回路76はPMOSFETNP4、NP5及びNP6を包含する。PMOSFETNP4及びNP5のソースは電源電圧端VGHNに接続され、PMOSFETNP4のゲートはPMOSFETNP5のゲート及びPMOSFETNP6のドレインに接続され、PMOSFETNP4のドレインはNMOSFETNN2のドレイン及びPMOSFETNP6のソースに接続される。PMOSFETNP5のドレインはNMOSFETNN3のドレイン及び入力増幅器38の出力端54に接続され、PMOSFETNP6のゲートはバイアス電圧VBP4を受け取る。そのうち、PMOSFETNP4及びNP5はそれぞれ電流ミラー回路76の参考分岐及びミラー分岐とされる。電流ミラー回路78はNMOSFETNN4、NN5及びNN6を包含する。NMOSFETNN4及びNN5のソースは電源電圧端VGLNに接続され、NMOSFETNN4のゲートはNMOSFETNN5のゲート及びNMOSFETNN6のドレインに接続され、NMOSFETNN4のドレインはPMOSFETNP2のドレイン及びNMOSFETNN6のソースに接続される。NMOSFETNN5のドレインはPMOSFETNP3のドレイン及び入力増幅器28の出力端56に接続される。NMOSFETNN6のゲートはバイアス電圧VBN4を受け取る。そのうち、NMOSFETNN4及びNN5はそれぞれ電流ミラー回路78の参考分岐及びミラー分岐とされる。差動入力対72及び74は入力増幅器38の入力端46及び48上の電圧差に基づき電流I5、I6、I7及びI8を決定し、ひいては入力増幅器38の出力端54及び56の信号Sd2-1及びSd2-2を決定する。図7の実施例中、出力バッファ40はPMOSFETNP7及びNP8、NMOSFETNN7及びNN8及びバイアス電流源82を包含する。PMOSFETNP7のソースは出力バッファ40の入力端XN1に接続され、PMOSFETNP7のゲートはバイアス電圧VBP4を受け取り、PMOSFETNP7のドレインはバイアス電流源82及びPMOSFETNP8のゲートに接続され、NMOSFETNN7のソースは出力バッファ40の入力端XN2に接続され、NMOSFETNN7のゲートはバイアス電圧VBN4を受け取り、NMOSFETNN7のドレインはバイアス電流源82及びNMOSFETNN8のゲートに接続される。PMOSFETNP8のソースは電源電圧端VOHNに接続され、PMOSFETNP8のドレインは出力バッファ40の出力端VsNに接続され、NMOSFETNN8のソースは電源電圧端VOLNに接続され、NMOSFETNN8のドレインは出力バッファ40の出力端VsNに接続される。出力バッファ40の入力端XN1及びXN2上の電圧はそれぞれPMOSFETNP8及びNMOSFETNN8の切換えを制御し、これにより出力電圧VsNを発生する。