メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第1内部クロック信号を生成する第1クロック発生回路と、前記第1内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記チップセレクト信号が供給されたクロックサイクルに外部クロック信号に同期して第1内部クロック信号を生成するとともに、該チップセレクト信号とともに供給された前記コマンド信号が有効なときに、次のクロックサイクルにも外部クロック信号に同期して第1内部クロック信号を生成する第1クロック発生回路と、前記第1内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。請求項2記載の半導体メモリにおいて、前記内部コマンド信号をデコードするコマンドデコーダを備え、前記第1クロック発生回路は、前記コマンドデコーダによりデコードされた書き込みコマンド信号に応じて前記第1内部クロック信号を発生することを特徴とする半導体メモリ。上記公報では、入力バッファあるいは入力バッファの出力を受ける入力ラッチ回路を、チップセレクト信号が活性化されたときのみ動作させることで、消費電流を削減している。しかしながら、半導体メモリでは、チップセレクト信号が活性化されたときに、読み出し動作および書き込み動作等のメモリ動作が必ず実行されるとは限らない。例えば、DRAMでは、NOPコマンドが供給されたとき、メモリ動作は実行されない。また、アクティブコマンドを受ける前の読み出しコマンドおよび書き込みコマンドは無効であり、このときメモリ動作は実行されない。従来の入力回路は、上述したように、チップセレクト信号の活性化時に動作していた。すなわち、入力回路は、メモリ動作が実行されないときにも動作しており、この際、無駄な電力が消費されていた。本発明の目的は、入力回路および制御回路等の内部回路の動作を必要最小限にし、従来に比べ消費電流を削減できる半導体メモリを提供することにある。本発明の一形態では、半導体メモリでは、コマンドバッファは、メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力する。第1クロック発生回路は、チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第1内部クロック信号を生成する。コマンドラッチ回路は、第1内部クロック信号に同期して内部コマンド信号を取り込む。一般に、コマンドラッチ回路に取り込まれた内部コマンド信号は、そのクロックサイクルのみ有効である。このため、内部コマンド信号を取り込んだ次のクロックサイクルには、コマンドラッチ回路をリセットする必要がある。第1クロック信号は、チップセレクト信号の活性化時を含めて少なくとも2回連続して発生する。このため、2回目の第1クロック信号により、コマンドラッチ回路に保持されているコマンドを確実リセットできる。簡易な制御でコマンドラッチ回路をリセットできるため、リセットするために必要な回路の消費電流を削減できる。本発明の別の一形態では、半導体メモリでは、コマンドバッファは、メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力する。第1クロック発生回路は、チップセレクト信号が供給されたクロックサイクルに外部クロック信号に同期して第1内部クロック信号を生成するとともに、チップセレクト信号とともに供給されたコマンド信号が有効なときに、次のクロックサイクルにも外部クロック信号に同期して第1内部クロック信号を生成する。コマンドラッチ回路は、第1内部クロック信号に同期して内部コマンド信号を取り込む。有効なコマンド信号が供給された場合、第1内部クロック信号は、コマンド信号の供給サイクルを含めて2回連続して発生する。このため、2回目の第1クロック信号により、コマンドラッチ回路に保持されているコマンドを確実リセットできる。有効なコマンド信号が供給されない場合、コマンドラッチ回路は、有効なコマンド信号が供給された次のクロックサイクルでは動作しない。したがって、コマンドラッチ回路の動作頻度を従来に比べ減らすことができ、動作時およびスタンバイ時の消費電流をともに削減できる。本発明の半導体メモリでは、コマンドラッチ回路に保持されているコマンドを確実リセットでき、リセットするために必要な回路の消費電流を削減できる。また、本発明の半導体メモリでは、コマンドラッチ回路に保持されているコマンドを確実リセットできる。コマンドラッチ回路の動作頻度を従来に比べ減らすことができ、動作時およびスタンバイ時の消費電流をともに削減できる。以下、実施形態を図面を用いて説明する。図1は、半導体メモリの第1の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してクロック同期式のSDRAMとして形成されている。SDRAMは、外部からクロックイネーブル信号CKE、クロック信号CLK、チップセレクト信号CS、コマンド信号CMD、アドレス信号ADDを受け、データ信号DQを入出力している。ここで、クロックイネーブル信号CKEは、クロック信号CLKおよびチップセレクト信号CSのSDRAM内部への伝達を許可する信号である。チップセレクト信号CSは、SDRAMチップの選択を指示する信号である。コマンド信号CMDは、読み出し動作、書き込み動作、プリチャージ動作、およびメモリコアの活性化等のメモリ動作を指示する信号である。アドレス信号ADDは、メモリセルを選択する信号である。データ信号DQは、メモリセルに書き込まれるデータまたはメモリセルから読み出されるデータを表す信号である。図中、太線で示した信号線は、複数本で構成されている。例えば、コマンド信号CMDは、ロウアドレスストローブ信号RAS、コラムアドレスストローブ信号CAS、および書き込みイネーブル信号WEで構成されている。信号名の頭の/は負論理を示し、信号名の末尾のZは正論理を示している。以降、クロック信号CLK、チップセレクト信号CSを、CLK信号、CS信号のように、信号名を略して称することもある。SDRAMは、外部からの信号を受ける入力バッファ符号10、12、14等、入力バッファで受けた信号を取り込むラッチ回路符号16、18、20、22、24、第1クロック発生回路26、コマンドデコーダ28、バースト書き込み制御回路30、バースト読み出し制御回路32、アクティブ検出回路34、第2クロック発生回路36、第3クロック発生回路38、書き込みイネーブル発生回路40、レイテンシ制御回路42、および複数の論理ゲートを有している。特に図示していないが、SDRAMは、DRAMのメモリセルを有するメモリコアおよびメモリコアをクロック信号後述するCLKMZ、CLK0Zに同期して制御する制御回路内部回路を有している。この実施形態では、SDRAMは、独立に動作可能な2つのバンクを有している。なお、バンクを選択するためのバンクアドレス信号は、図示を省略している。コマンドバッファ10は、外部から供給されるコマンド信号CMDを、後述する内部チップセレクト信号EN1の活性化時に受け付け、受けた信号を増幅し、内部コマンド信号ICMDとして出力する。アドレスバッファ12は、外部から供給されるアドレス信号ADDを、内部チップセレクト信号EN1の活性化時に受け付け、受けた信号を増幅し、内部アドレス信号IADDとして出力する。データバッファ14は、外部から供給されるデータ信号DQを、後述する書き込みイネーブル信号WENZ1の活性化時に受け付け、受けた信号を増幅し、内部データ信号IDQとして出力する。クロックイネーブルラッチ16は、バッファを介して供給されるクロック信号CLKの立ち上がりエッジに同期してクロックイネーブル信号CKEを取り込み、取り込んだ信号を内部クロックイネーブル信号CKECZとして出力している。クロック信号CLKおよびチップセレクト信号CSをそれぞれ受ける入力バッファは、内部クロックイネーブル信号CKECZが高レベルのときに活性化され、受けた信号を内部クロック信号ICLKおよび内部チップセレクト信号EN1として出力する。EN1信号は、正論理の信号であり、その論理レベルは、CS信号の反対になる。内部クロック信号ICLKは、バッファを介して内部クロック信号CLK1として出力される。チップセレクトラッチ18は、ICLK信号の立ち上がりエッジに同期してEN1信号を取り込み、取り込んだ信号を内部チップセレクト信号CSCZとして出力する。コマンドラッチ回路20は、後述する第1内部クロック信号CLKCZの立ち上がりエッジに同期してICMD信号を取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。コマンドラッチ回路20に取り込まれた内部コマンド信号ICMDは、そのクロックサイクルのみ有効である。このため、コマンドラッチ回路20は、後述するように、内部コマンド信号を取り込んだ次のクロックサイクルに、取り込んだコマンドを自動的にリセットする機能を有している。アドレスラッチ回路22は、第1内部クロック信号CLKCZの立ち上がりエッジに同期してIADD信号を取り込み、取り込んだ信号をラッチアドレス信号LADDとして出力する。データラッチ回路24は、後述する第2内部クロック信号CLKDQZの立ち上がりエッジに同期してIDQ信号を取り込み、取り込んだ信号をラッチデータ信号LDQとして出力する。第1クロック発生回路26は、EN1信号、CLK1信号、ICMD信号、および後述する状態信号ACTALLZ、ACTZを受け、ICMD信号が有効であることを識別したときに、CLK1信号に同期して第1内部クロック信号CLKCZを生成する。コマンドデコーダ28は、CSCZ信号、LCMD信号、およびACTALLZ、ACTZ信号を受け、外部から供給されたコマンドが有効であることを識別したときに、コマンド信号CMDCZ書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、アクティブコマンド信号ACTPZ、またはプリチャージコマンド信号PREPZを出力する。バースト書き込み制御回路30は、WRPZ信号を受け、バースト書き込み動作に必要な期間、バースト書き込み信号WBSTZを活性化する。バースト読み出し制御回路32は、RDPZ信号を受け、バースト読み出し動作が必要な期間、バースト読み出し信号RBSTZを活性化する。アクティブ検出回路34は、2つのバンクに対応してそれぞれ形成されている。アクティブ検出回路34は、ACTPZ信号およびPREPZ信号を受け、バンクの動作状態を把握し、バンクがアクティブ状態ワード線が選択された状態のとき、アクティブ信号ACT0またはACT1を活性化する。状態信号ACTALLZは、ACT0信号およびACT1信号がともに活性化されたとき、すなわち、全バンクがアクティブ状態のとき活性化される。状態信号ACTZは、ACT0信号およびACT1信号の少なくとも1つが活性化されたとき、すなわち、いずれかのバンクがアクティブ状態のとき活性化される。第2クロック発生回路36は、CSCZ信号またはWBSTZ信号の活性化時に書き込みイネーブル信号WENZを生成するORゲートと、WENZ信号の高レベル時にCLK1信号に同期する第2内部クロック信号CLKDQZを生成するANDゲートとを有している。すなわち、第2クロック発生回路36は、アクティブ状態のバンクが存在する場合には、CS信号の活性化時およびバースト書き込み動作時に、DQ信号を取り込むCLKDQZ信号を出力する。第3クロック発生回路38は、CSCZ信号、WBSTZ信号、またはRBSTZ信号の活性化時に、CLK1信号に同期する第3内部クロック信号CLKMZを生成する。すなわち、第3クロック発生回路38は、CS信号の活性化時、バースト書き込み動作時、およびバースト読み出し動作時にCLKMZ信号を出力する。CLKMZ信号は、メモリコアを制御する制御回路等の内部回路を動作させるための基本クロック信号である。書き込みイネーブル発生回路40は、EN1信号またはWBSTZ信号の活性化時に、書き込みイネーブル信号WENZ1を生成する。すなわち、書き込みイネーブル発生回路40は、アクティブ状態のバンクが存在する場合には、CS信号の活性化時およびバースト書き込み動作時に、DQ信号を受け付けるWENZ1信号を出力する。レイテンシ制御回路42は、メモリセルからの読み出しデータを外部に出力するタイミングに合わせて、バースト読み出し動作時に活性化されるRBSTZ信号を遅延させる。内部クロック信号CLK0Zは、遅延されたRBSTZ信号の高レベル時に、CLK1信号に同期して生成される。CLK0Z信号は、読み出しデータを出力するデータ出力バッファの同期信号、あるいは並列の読み出しデータを直列データに変換するための同期信号として使用される。図2は、図1に示した入力バッファ10、12、14の詳細を示している。入力バッファ10、12、14は、イネーブル信号ENAEN1信号またはWENZ1信号の反転信号および入力信号INCMD信号、ADD信号、またはDQ信号を受け、出力信号OUTICMD信号、IADD信号、またはIDQ信号を出力する負論理のアンド回路を有している。すなわち、入力バッファ10、12、14は、イネーブル信号が高レベルのときに、入力信号INを出力信号OUTとして出力する。なお、入力バッファ10、12、14を、カレントミラー回路を含む差動増幅回路で構成してもよい。この場合、入力信号INおよびその反転信号は、差動入力部に入力され、イネーブル信号ENAは、差動増幅回路と電源とを接続するスイッチングトランジスタを制御する。図3は、図1に示したラッチ回路16、18、22、24の詳細を示している。ラッチ回路は、信号ラッチ部44および信号出力部46を有している。信号ラッチ部44は、入力と出力とを互いに接続したCMOSインバータ44a、44b、CMOSインバータ44a、44bの出力ノードND1、ND2を、それぞれ電源線VIIに接続するpMOSトランジスタ44c、44d以下、単にpMOSと称する、CMOSインバータ44a、44bのnMOSトランジスタのソースを接地線VSSに接続するnMOSトランジスタ44e、44f、44g、44h、44i以下、単にnMOSと称する、およびインバータ44jで構成されている。pMOS44c、44dのゲートおよびnMOS44iのゲートには、クロック信号CLKZCLK信号をバッファで受けた信号、ICLK信号、CLKCZ信号、およびCLKDQZ信号が供給されている。nMOS44eのゲートには、入力信号INが供給され、nMOS44gのゲートには、インバータ44jを介して入力信号INの反転信号が供給されている。nMOS44f、44hのゲートには、ノードND1、ND2の反転ノードND1、ND2がそれぞれ接続されている。信号出力部46は、pMOSおよびnMOSからなる2つの出力回路46a、46b、ラッチ46c、およびインバータ46dを有している。ラッチ46cは、2つのインバータの入力と出力とを互いに接続して構成され、両インバータの入力でそれぞれ出力回路46a、46bの出力を受けている。インバータ46dは、出力回路46bの出力レベルを反転し、反転した信号を出力信号OUTCKECZ信号、CSCZ信号、LADD信号、およびLDQ信号として出力する。上述したラッチ回路では、信号ラッチ部44のpMOS44c、44dは、CLKZ信号が低レベルのときオンし、ノードND1、ND2は高レベルになる。信号出力部46の出力回路46a、46bは、ノードND1、ND2が高レベルのときにオフする。このため、信号出力部46は、ラッチ46cに保持されている信号を出力信号OUTとして出力する。CLKZ信号が高レベルに変化すると、信号ラッチ部44のnMOS44iはオンし、CMOSインバータ44a、44bは活性化される。nMOS44e、44gのいずれかが、入力信号INのレベルに応じてオンすることで、ノードND1、ND2は、互いに逆のレベルに変化する。ノードND1、ND2のレベルは、nMOS44f、44hにフィードバックされ、信号ラッチ部44の状態は固定される。ノードND1、ND2のレベルが決まると、それ以降は、入力信号INが変化しても信号ラッチ部44の状態は変わらない。すなわち、CLKZ信号の立ち上がりエッジに同期して入力信号INがラッチされる。図4は、図1に示したコマンドラッチ回路20の詳細を示している。コマンドラッチ回路20は、図3のラッチ回路16、18、22、24に、出力信号LCMD信号を自動的にリセットする回路を付加して構成されている。コマンドラッチ回路20は、図3と同一の信号ラッチ部44、信号出力部46、およびCMOS伝達ゲート20a、nMOS20b、遅延回路20c、フリップフロップ20d、pMOS20e、nMOS20fを有している。CMOS伝達ゲート20aは、フリップフロップ20dの出力FOUTが高レベルのときにオンし、CLKCZ信号を信号ラッチ部44に伝達する。nMOS20bは、フリップフロップ20dの出力FOUTが高レベルのときにオンし、信号ラッチ部44を非活性化する。遅延回路20cは、フリップフロップ20dの出力FOUTの変化を所定時間遅らせ、pMOS20eおよびnMOS20fの制御信号PCON、NCONを生成する。フリップフロップ20dは、LCMD信号が高レベルに変化したときにリセットされ、出力FOUTを低レベルにする。フリップフロップ20dは、SDRAMに電源が供給されたときに活性化される開始信号STTZを受け、出力FOUTを低レベルにリセットする。pMOS20eおよびnMOS20fは、それぞれ制御信号PCON、NCONが低レベル、高レベルのときにオンし、信号出力部46のラッチ46cをリセットする。図5は、図4に示したコマンドラッチ回路20の動作を示している。例えば、コマンドラッチ回路20は、CLKCZ信号の立ち上がり時に低レベルの内部コマンド信号ICMDを取り込み、ノードND2を低レベルにし、LCMD信号を低レベルに変化させる図5a。低レベルのLCMD信号によりフリップフロップ20dはリセットされ、出力FOUTを低レベルにする図5b。図4のCMOS伝達ゲート20aおよびnMOS20bは、出力FOUTの低レベルを受けてそれぞれオフおよびオンする。この動作により信号ラッチ部44は、リセットされ、ノードND1、ND2はともに高レベルになる図5c。フリップフロップ20dの出力FOUTは、CLKCZ信号の立ち下がりに同期してセットされる図5d。制御信号PCON、NCONは、出力FOUTの変化から所定時間後に、低レベルおよび高レベルにそれぞれ変化する図5e。pMOS20eおよびnMOS20fは、制御信号PCON、NCONを受けてオンし、ノードOUT0およびLCMD信号を高レベルに変化させる図5f。すなわち、コマンドラッチ回路20は、ICMD信号を取り込んだ後、所定の時間後に自動的にリセットされる。フリップフロップ20dのノードFOUT0は、高レベルのLCMD信号により低レベルに変化する図5g。制御信号PCON、NCONは、出力FOUTの変化から所定時間後に、高レベルおよび低レベルにそれぞれ変化する図5h。一方、コマンドラッチ回路20は、CLKCZ信号の立ち上がり時に高レベルのICMD信号を取り込み、ノードND1を低レベルにする図5i。このとき、出力ノードOUT0およびLCMD信号は、既に高レベルにリセットされているため、変化しない図5j。ノードND1は、CLKCZ信号の立ち下がりに同期して高レベルにリセットされる図5k。図6は、図1に示した第1クロック発生回路26の詳細を示している。第1クロック発生回路26は、コマンド判定回路26aおよびクロック出力回路26bを有している。コマンド判定回路26aは、チップセレクト信号CSの活性化時かつ状態信号ACTALLZの非活性化時にコマンド信号CMDをデコードしてアクティブコマンド信号ACTP0Zを出力する回路と、チップセレクト信号CSおよび状態信号ACTZの活性化時にコマンド信号CMDをデコードしてプリチャージコマンド信号PREP0Z、読み出しコマンド信号RDP0Z、または書き込みコマンド信号WRP0Zを出力する回路とを有している。すなわち、第1クロック発生回路26は、有効なコマンド信号CMDのみをデコードするコマンドデコーダとして動作する。第1クロック発生回路26は、無効なコマンド信号CMDが供給されたとき動作しない。このため、消費電流が削減できる。コマンド判定回路26aは、ACTPZ信号、PREPZ信号、RDPZ信号、WRPZ信号のOR論理をコマンドイネーブル信号CMDENとして出力する。クロック出力回路26bは、CLK1信号の低レベル時にオンしコマンドイネーブル信号CMDENを内部に伝達するCMOS伝達ゲートと、CMOS伝達ゲートを介して伝達されるCMDEN信号をラッチコマンドイネーブル信号LCMDENとして保持するラッチと、LCMDEN信号の活性化時高レベル時にCLK1信号に同期する第1内部クロック信号CLKCZを出力するANDゲートとを有している。図7は、第1クロック発生回路26の動作を示している。CMD信号は、CLK信号に対して余裕所定のセットアップ時間を持ってSDRAMに供給される。この例では、1番目のCLK信号に同期してバンク0に対するアクティブコマンドACT0が供給され、2番目のCLK信号に同期してバンク1に対するアクティブコマンドACT1が供給され、3番目のCLK信号では、コマンドが供給されない場合を示している。まず、1番目のCLK信号に対応して、CS信号の活性化とともにアクティブコマンドACT0が供給される図7a。状態信号ACTALLZが低レベルのため、図6のコマンド判定回路26aは動作し、CMDEN信号を活性化する図7b。このとき、CLK信号はまだ低レベルであるため、クロック出力回路26bのCMOS伝達ゲートはオンしている。このため、CMDEN信号の活性化に応じてLCMDEN信号が活性化される図7c。LCMDEN信号が活性化されているため、CLK1信号に同期して第1内部クロック信号CLKCZが出力される図7d。この後、内部回路が動作してバンク0がアクティブ状態になり、状態信号ACTZが高レベルに変化する図7e。CLKCZ信号は、CLK信号の立ち下がりに同期して低レベルに変化する図7f。また、CLK信号の立ち下がりにより、図6のCMOS伝達ゲートが再びオンする。LCMDEN信号は、低レベルのCMDEN信号に応じて非活性化される図7g。次に、2番目のCLK信号に対応して、CS信号の活性化とともにアクティブコマンドACT1が供給される図7h。状態信号ACTALLZが低レベルのため、CMDEN信号が活性化される図7i。CMDEN信号の活性化に応じてLCMDEN信号が活性化される図7j。LCMDEN信号の活性化により、CLK1信号に同期して第1内部クロック信号CLKCZが出力される図7k。この後、内部回路が動作してバンク1がアクティブ状態になり、状態信号ACTALLZが高レベルに変化する図7l。3番目のCLK信号に対応して、コマンドは供給されない図7m。CS信号が活性化されないため、図6のコマンド判定回路26aは非活性化され、CMDEN信号を活性化しない図7n。したがって、第1内部クロック信号CLKCZは出力されない図7o。また、ACTALLZ信号が高レベルのとき、全バンクが活性化されている。このため、3番目のCLK信号に対応してアクティブコマンドACT0またはACT1が供給されたとき、コマンド判定回路26aは、そのコマンドを無効と判断し、第1内部クロック信号CLKCZを出力しない。同様に、1番目のCLK信号に対応して書き込みコマンド、読み出しコマンド、またはプリチャージコマンドが供給されたとき、コマンド判定回路26aは、そのコマンドを無効と判断し、第1内部クロック信号CLKCZを出力しない。図8は、図1に示したコマンドデコーダ28の詳細を示している。コマンドデコーダ28は、CSCZ信号の活性化およびACTALLZ信号の非活性化時に動作し、デコード結果に応じてアクティブコマンド信号ACTPZを出力するAND回路28aと、CSCZ信号およびACTZ信号の活性化時に動作し、デコード結果に応じてプリチャージコマンド信号PREPZ、読み出しコマンド信号RDPZ、および書き込みコマンド信号WRPZをそれぞれ出力するAND回路28b、28c、28dとを有している。このコマンドデコーダ28は、例えば、ACTALLZ信号が高レベルのとき、CS信号CSCZ信号の活性化とともにアクティブコマンドを示すコマンド信号を受けても、ACTPZ信号を出力しない。また、コマンドデコーダ28は、例えば、ACTZ信号が低レベルのときバンク0、1がいずれも活性化されていないとき、CS信号CSCZ信号の活性化とともに書き込みコマンドを示すコマンド信号を受けても、WRPZを出力しない。すなわち、コマンドデコーダ28は、メモリコアを制御する制御回路等の内部回路を動作させるための有効なコマンドが供給されたときのみ動作する。このため、コマンドデコーダ28の動作頻度が減り、消費電流が削減される。図9は、第1の実施形態のSDRAMの動作の一例を示している。なお、1番目のCLK信号が供給されたとき、いずれのバンクも活性化されていない。まず、1番目のCLK信号に対応して、チップセレクト信号CS、バンク0に対するアクティブコマンドACT0、アドレス信号ADD1、およびデータ信号DQ0が供給される。CS信号の活性化によりEN1信号が活性化され、図1のコマンドバッファ10およびアドレスバッファ12が活性化される図9a。ACTZ信号の活性化により書き込みイネーブル信号WENZ1は、非活性を保ち、図1のデータバッファ14は非活性を保つ図9b。図1の第1クロック発生回路26は、高レベルのEN1信号、アクティブコマンド信号ACT0、および低レベルの状態信号ACTZ、ACTALLZを受ける。このとき、状態信号ACTALLZ信号は低レベルであるため、第1クロック発生回路26は、アクティブコマンドACT0を有効なコマンドと識別し、第1内部クロック信号CLKCZを生成する図9c。図1のコマンドラッチ回路20およびアドレスラッチ回路22は、CLKCZ信号に同期して内部コマンド信号ICMDおよび内部アドレス信号IADDを取り込み、ラッチコマンド信号LCMDACTPZおよびラッチアドレス信号LADDADD1として出力する図9d。コマンドラッチ回路20は、上述したように自動的にリセットされる図9e。WENZ1信号の低レベルにより、CLK信号に同期して第2および第3内部クロック信号CLKMZは出力されない図9f。CLKMZ信号に同期して制御回路内部回路が動作する。そして、バンク0が活性化され、状態信号ACTZが活性化される図9h。次に、2番目のCLK信号に対応して、チップセレクト信号CS、バンク1に対するアクティブコマンドACT1、アドレス信号ADD1、およびデータ信号DQ0が供給される。上述と同様に、EN1信号が活性化され図9i、今回はACTZ信号が活性化されているので書き込みイネーブル信号WENZ1が活性化され図9j、コマンドバッファ10、アドレスバッファ12およびデータバッファ14が活性化される。状態信号ACTALLZ信号は低レベルであるため、第1クロック発生回路26は、アクティブコマンドACT1を有効なコマンドと識別し、第1内部クロック信号CLKCZを生成する図9k。コマンドラッチ回路20およびアドレスラッチ回路22は、CLKCZ信号に同期して内部コマンド信号ICMDおよび内部アドレス信号IADDを取り込む図9l。CSCZ信号の高レベルにより、CLK信号に同期して第2内部クロック信号CLKDQZおよび第3内部クロック信号CLKMZが出力される図9m。データラッチ回路24は、CLKDQZ信号に同期して内部データ信号IDQを取り込む図9n。CLKMZ信号に同期して制御回路内部回路が動作する。そして、バンク1が活性化され、状態信号ACTALLZが活性化される図9o。次の3番目のクロックサイクルでは、CS信号およびCMD信号等は供給されない図9p。このため、EN1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLKDQZ信号、およびCLKMZ信号は生成されない。次に、4番目のCLK信号に対応して、CS信号およびNOPnooperationコマンドが供給される図9q。第1クロック発生回路26は、供給されたNOPコマンドが有効でない内部回路の動作に関係ないコマンドと判断し、CLKCZ信号を生成しない。CLKCZ信号が生成されないため、図1のコマンドラッチ回路20およびアドレスラッチ回路22は動作しない。このため、消費電流が削減できる。また、コマンドラッチ回路20は、取り込んだコマンドを自己リセットする。このため、4番目のクロックサイクルにおいて、2番目のクロックサイクルで供給されたコマンドにより内部回路が誤動作することが防止される。なお、従来は、破線で示したように、CS信号に応答してCLKCZ信号が出力されていた図9r。この実施形態では、CLKDQZ信号およびCLKMZ信号は、CSCZ信号の活性化時にCLK信号に同期して生成される。このため、CS信号が活性化される4番目のクロックサイクルにおいて、CLKDQZ信号およびCLKMZ信号は生成され図9s、データラッチ回路24および一部の内部回路は動作する。5番目のCLK信号に対応して、DESLdevicedeselectコマンドが供給される図9t。DESLコマンドは、CS信号の非活性化時に供給されるコマンドであり、メモリ動作と関係しないコマンドである。。CS信号が活性化されないため、EN1信号およびCSCZ信号は活性化されず、CLKCZ信号、CLKDQZ信号、およびCLKMZ信号は生成されない。6番目のCLK信号に対応して、CS信号、バンク1に対する書き込みコマンドWRITE、アドレス信号ADD1、およびデータ信号DQ0が供給される図9u。状態信号ACTZ信号は高レベルであるため、第1クロック発生回路26は、書き込みコマンドWRITEを有効なコマンドと識別し、第1内部クロック信号CLKCZを生成する図9v。コマンドラッチ回路20およびアドレスラッチ回路22は、CLKCZ信号に同期してICMD信号WRPZおよびIADD信号ADD1を取り込む図9w。図1のバースト書き込み制御回路30は、コマンドデコーダ28からの書き込みコマンド信号WRPZを受け、書き込みバースト長に対応するクロックサイクルの期間バースト書き込み信号WBSTZを高レベルにする図9x。このため、データバッファ14およびデータラッチ回路24は、4クロックサイクルの期間書き込みイネーブル信号WENZ1および第2内部クロック信号CLKDQZをそれぞれ受ける図9y。そして、書き込みデータDQ0、DQ1、DQ2、DQ3がSDRAM内に取り込まれ、書き込み動作が実行される図9z。図10は、第1の実施形態のSDRAMの動作の別の例を示している。この例は、バンクがいずれも活性化されていない状態で、コマンド信号CMDが供給されたときの動作を示している。1番目から4番目までのクロックサイクルでは、NOPコマンドのみが供給される。このような状態をプリチャージスタンバイ状態と称している。上述した図9と同じ動作については、詳細な説明を省略する。まず、1番目のCLK信号に対応して、CS信号、NOPコマンド、アドレス信号ADD1、およびデータ信号DQ0が供給される。CS信号の活性化によりEN1信号が活性化され、図1のコマンドバッファ10およびアドレスバッファ12が活性化される図10a。ACTZ信号の非活性状態により書き込みイネーブル信号WENZ1は非活性を保ち、図1のデータバッファ14は非活性状態を保つ図10b。図1の第1クロック発生回路26は、供給されたNOPコマンドが有効でない内部回路の動作に関係ないコマンドと判断し、CLKCZ信号を生成しない図10c。CLKCZ信号が生成されないため、図1のコマンドラッチ回路20およびアドレスラッチ回路22は動作しない。CLKDQZ信号およびCLKMZ信号は、ACTZ信号が非活性状態のため、CLK信号に同期したクロックを生成しない図10d。このため、データラッチ回路24は動作しない。2番目および4番目のクロックサイクルの動作は、1番目のクロックサイクルの動作と同じため、説明を省略する。また、3番目および5番目のクロックサイクルの動作は、図9の3番目および5番目のクロックサイクルの動作と同じため、説明を省略する。6番目のCLK信号に対応して、CS信号、書き込みコマンドWRITE、アドレス信号ADD1、およびデータ信号DQ0が供給される図10e。このとき、いずれのバンクも活性化されていないためACTZ信号=低レベル、第1クロック発生回路26は、供給された書き込みコマンドWRITEが有効でない内部回路の動作に関係ないコマンドと判断し、CLKCZ信号を生成しない図10f。CLKCZ信号が生成されないため、図1のコマンドラッチ回路20およびアドレスラッチ回路22は動作しない。なお、従来は、破線で示したように、CS信号に応答して実際の動作に関係しないCLKCZ信号が出力されていた。本実施形態では、このような無駄なCLKCZ信号が出力されないため、コマンドラッチ回路20およびアドレスラッチ回路22の動作頻度が低減される。本実施形態は、特に、プリチャージスタンバイ時において、消費電流の削減効果が高い。以上、本実施形態では、第1クロック発生回路26は、外部から供給されたコマンド信号CMDが有効なときのみ、第1内部クロック信号CLKCZを生成した。このため、コマンドラッチ回路20およびアドレスラッチ回路22を、有効なコマンド信号CMDが供給されたときのみ動作させることができる。したがって、コマンドラッチ回路20およびアドレスラッチ回路22の動作頻度を従来に比べ減らすことができ、消費電流を削減できる。図11は、半導体メモリの第2の実施形態を示している。第1の実施形態で説明した回路信号と同一の回路信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第1の実施形態の第1クロック発生回路26、第3クロック発生回路38、および書き込みイネーブル発生回路40の代わりに第1クロック発生回路50、第3クロック発生回路52、および書き込みイネーブル発生回路54がそれぞれ形成され、第2クロック発生回路36に入力される信号が第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。第1クロック発生回路50は、内部クロック信号CLK1と内部チップセレクト信号CSCZのAND論理を演算し、コマンドラッチ回路20およびアドレスラッチ回路22に供給する第1内部クロック信号CLKCZを生成する。すなわち、CLKCZ信号は、チップセレクト信号CSの活性化時にクロック信号CLKに同期して生成される。第3クロック発生回路52は、コマンドデコーダ28からの書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、バースト書き込み制御回路30からのバースト書き込み信号WBSTZ、またはバースト読み出し制御回路32からのバースト読み出し信号RBSTZの活性化時に、CLK1信号に同期する第3内部クロック信号CLKMZを生成する。すなわち、第3クロック発生回路38は、通常の書き込み動作時有効な書き込みコマンドが供給されたとき、読み出し動作時有効な読み出しコマンドが供給されたとき、バースト書き込み動作時、およびバースト読み出し動作時にCLKMZ信号を出力する。書き込みイネーブル発生回路54は、書き込みコマンド判定回路56を有している。書き込みコマンド判定回路56は、内部チップセレクト信号EN1および状態信号ACTZの活性化時に書き込みコマンドを受けたとき有効な書き込みコマンドが供給されたとき、書き込みイネーブル信号WRITEを活性化する。そして、書き込みイネーブル発生回路56は、書き込みイネーブル信号WRITEの活性化時書き込み動作時およびバースト書き込み信号WBSTZの活性化時バースト書き込み動作時に、DQ信号を受け付ける書き込みイネーブル信号WENZ1を出力する。第2クロック発生回路36のORゲートは、コマンドデコーダ28からの書き込みコマンド信号WRPZまたはバースト書き込み制御回路30からのバースト書き込み信号WBSTZを受け、書き込みイネーブル信号WENZを生成する。そして、第2クロック発生回路36は、WENZ信号の高レベル時にCLK1信号に同期する第2内部クロック信号CLKDQZを生成する。すなわち、第2クロック発生回路36は、通常の書き込み動作時有効な書き込みコマンドが供給されたときおよびバースト書き込み動作時に、DQ信号を取り込むCLKDQZ信号を出力する。図12は、図11に示した書き込みコマンド判定回路56の詳細を示している。書き込みコマンド判定回路56は、EN1信号、ACTZ信号、および書き込みコマンドを示すICMD信号を受けるAND回路を有している。すなわち、書き込みコマンド判定回路56は、EN1信号およびACTZ信号の活性化時に活性化し、ICMD信号が書き込みコマンドを示すときに書き込みイネーブル信号WRITEを活性化するコマンドデコーダとして動作する。図13は、第2の実施形態のSDRAMの動作の一例を示している。上述した第1の実施形態の図9と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図9と同一である。この実施形態では、有効な書き込みコマンドが供給されたとき、およびバースト書き込み動作時のみ、書き込みイネーブル信号WENZ1、第2内部クロック信号CLKDQZが生成され、有効な書き込みコマンドおよび有効な読み出しコマンドが供給されたとき、およびバースト書き込み動作時、バースト読み出し動作時のみ、第3内部クロック信号CLKMZが生成される。このため、1番目、2番目、および4番目のクロックサイクルにおいて、これ等WENZ1信号、CLKDQZ信号、およびCLKMZ信号は発生しない図13a~c。ここで、破線は、従来の波形を示している。このように、データバッファ14、データラッチ回路24、およびバンクを制御する内部回路は動作せず、消費電力が削減される。なお、この実施形態では、第1内部クロック信号CLKCZは、内部クロック信号CLK1と内部チップセレクト信号CSCZのAND論理で生成される。このため、4番目のクロックサイクルにおいて、CSCZ信号が生成され、コマンドラッチ回路20およびアドレスラッチ回路22が動作する図13d。図14は、第2の実施形態のSDRAMの動作の別の例を示している。上述した第1の実施形態の図10と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図10と同一である。この例では、いずれのバンクも活性化されていないため、全てのクロックサイクルにおいて、WENZ1信号、CLKDQZ信号、およびCLKMZ信号は発生しない図14a~d。ここで、破線は、従来の波形を示している。したがって、データバッファ14、データラッチ回路24、およびバンクを制御する内部回路は動作せず、消費電力が削減される。多数の回路の動作頻度が減らすことができるため、プリチャージスタンバイ時においてもほぼ同等の消費電流の削減効果が得られる。なお、CLKCZ信号は、CS1信号の活性化時に生成されるため、1、2、4、6番目のクロックサイクルにおいて、コマンドラッチ回路20およびアドレスラッチ回路22が動作する図13e~h。この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。第2クロック発生回路36は、コマンド信号CMDが有効な書き込みコマンドを示すとき、およびバースト書き込み動作時に第2内部クロック信号CLKDQZを生成した。このため、データラッチ回路24は、実際に書き込み動作を実行するためにデータ信号DQを取り込む必要があるときのみ動作する。第3クロック発生回路52は、コマンド信号CMDが有効な書き込みコマンドおよび有効な読み出しコマンドを示すとき、バースト書き込み動作時、およびバースト読み出し動作時に第3内部クロック信号CLKMZを発生した。このため、バンクを制御する内部回路は、実際に書き込み動作および読み出し動作を実行するときのみ動作する。図15は、半導体メモリの第3の実施形態を示している。第1の実施形態で説明した回路信号と同一の回路信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第1の実施形態の第1クロック発生回路26およびコマンドラッチ回路22の代わりに第1クロック発生回路58およびコマンドラッチ回路60が形成されている。コマンドラッチ回路60は、図3に示したラッチ回路と同一であり、自己リセット機能を有していない。その他の構成は、第1の実施形態と同じである。第1クロック発生回路58は、内部クロック信号ICLKの立ち上がりエッジに同期して内部チップセレクト信号CSCZを取り込むラッチ62と、ラッチ62の出力信号CSCZ2とCSCZ信号のOR論理を出力するORゲートと、ORゲートの出力と内部クロック信号CLK1のAND論理を第1内部クロック信号CLKCZとして出力するANDゲートとを有している。CSCZ信号は、ICLK信号に同期して生成される。したがって、ラッチ62は、CSCZ2信号をCSCZ信号が生成された次のクロックサイクルに出力する。すなわち、第1クロック発生回路58は、チップセレクト信号CSが供給されたクロックサイクルおよびその次のクロックサイクルに、クロック信号CLKに同期して第1内部クロック信号CLKCZを生成する。図16は、第1クロック発生回路58におけるラッチ62の詳細を示している。ラッチ62は、CMOS伝達ゲート62a、ラッチ62b、CMOS伝達ゲート62c、およびラッチ62dを直列に接続して構成されている。CSCZ信号を受けるCMOS伝達ゲート62aは、ICLK信号の低レベル時にオンする。ラッチ62b、62dに挟まれたCMOS伝達ゲート62cは、ICLK信号の高レベル時にオンする。図17は、第3の実施形態のSDRAMの動作の一例を示している。上述した第1の実施形態の図9と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図9と同一である。この実施形態では、3番目および7番目のクロックサイクルに示すように、CS信号が供給された次のクロックサイクルでもCLKCZ信号が出力される図17a、b。このため、CS信号とともに供給されたコマンド信号CMDを取り込んだコマンドラッチ回路60は、次のサイクルで別のコマンド信号CMDを取り込む。すなわち、コマンドラッチ回路60は、次のサイクルで必ずリセットされる。したがって、コマンドラッチ回路60は、自己リセット機能を有する必要がなく、簡易な回路で構成できる。この結果、コマンドラッチ回路60をリセットするために必要な回路の消費電流を削減できる。図18は、第3の実施形態のSDRAMの動作の別の例を示している。上述した第1の実施形態の図10と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図10と同一である。この例においても、3番目および7番目のクロックサイクルに示すように、CS信号が供給された次のクロックサイクルでCLKCZ信号が出力される図18a、b。このため、コマンド信号を取り込んだコマンドラッチ回路22は、次のサイクルで必ずリセットされる。この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、第1クロック発生回路58は、第1クロック信号CLKCZを、チップセレクト信号CSの活性化時と次のクロックサイクルに発生した。このため、簡易な制御でコマンドラッチ回路60をリセットでき、消費電流を削減できる。図19は、半導体メモリの第4の実施形態を示している。第1および第3の実施形態で説明した回路信号と同一の回路信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第3の実施形態の第1クロック発生回路58の代わりに第1クロック発生回路64が形成されている。その他の構成は、第3の実施形態と同じである。第1クロック発生回路64は、コマンドデコーダ28から出力される書き込みコマンド信号WRPZ、読み出しコマンド信号RDPZ、またはアクティブコマンド信号ACTPZを、内部クロック信号ICLKの立ち上がりエッジに同期して取り込むラッチ64aと、ラッチ64aの出力および内部チップセレクト信号CSCZのOR論理を出力するORゲートと、ORゲートの出力および内部クロック信号CLK1のAND論理を第1内部クロック信号CLKCZとして出力するANDゲートとを有している。コマンドデコーダ28は、第1内部クロック信号CLKCZでラッチされた内部コマンド信号LCMDをデコードする。このため、第1クロック発生回路64のラッチ64aは、コマンド信号CMDが供給された次のサイクルのICLK信号でコマンド信号WRPZまたはRDPZ、ACTPZを取り込む。すなわち、第1クロック発生回路64は、チップセレクト信号CSが供給されたクロックサイクル、およびチップセレクト信号CSとともに供給されたコマンド信号CMDが有効な場合、次のクロックサイクルでもクロック信号CLKに同期して第1内部クロック信号CLKCZを生成する。図20は、第4の実施形態のSDRAMの動作の一例を示している。上述した図9および図17と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図9と同一である。この実施形態では、4番目のクロックサイクルに供給されるNOPコマンドは、メモリ動作に必要なコマンド有効なコマンドでない。このため、CLKCZ信号は、5番目のクロックサイクルでは出力されない図20a。CLKCZ信号が出力されないため、図19のコマンドラッチ回路60およびアドレスラッチ回路22は、5番目のクロックサイクルでは動作しない。したがって、第3の実施形態に比べ、消費電流が削減される。図21は、第4の実施形態のSDRAMの動作の別の例を示している。上述した図10および図18と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図10と同一である。この例においても、CLKCZ信号は、5番目のクロックサイクルでは出力されない図21a。このため、コマンドラッチ回路60およびアドレスラッチ回路22の消費電流が削減される。。この実施形態においても、上述した第3の実施形態と同様の効果を得ることができる。さらに、コマンドラッチ回路60およびアドレスラッチ回路22を、チップセレクト信号CSが供給されたクロックサイクル、およびチップセレクト信号CSとともに供給されたコマンド信号CMDが有効な場合、次のクロックサイクルに動作させた。したがって、これ等ラッチ回路60、22の動作頻度を従来に比べ減らすことができ、消費電流を削減できる。図22は、半導体メモリの第5の実施形態を示している。第1および第2の実施形態で説明した回路信号と同一の回路信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第2の実施形態のコマンドラッチ回路20およびコマンドデコーダ28の代わりにコマンドラッチ回路66およびコマンドデコーダ67が形成されている。その他の構成は、第2の実施形態と同じである。コマンドラッチ回路66は、第1内部クロック信号CLKCZの立ち上がりエッジに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。また、コマンドラッチ回路66は、内部チップセレクト信号CSCZの立ち下がりエッジに同期して取り込んだコマンド信号をリセットする機能を有している。コマンドデコーダ67は、図8に示したコマンドデコーダ28から内部チップセレクト信号CSCZの論理を除いた回路である。これは、コマンドラッチ回路66がCSCZ信号に応じてリセットされるため、コマンドデコーダ67にCSCZ信号の論理を含める必要がないためである。図23は、図22に示したコマンドラッチ回路66の詳細を示している。コマンドラッチ回路66は、図3に示したラッチ回路における信号出力部46のインバータ46dの代わりにNANDゲート66aを有して構成されている。NANDゲート66aの一方の入力は、ラッチ46cの出力を受け、他方の入力は、内部チップセレクト信号CSCZを受けている。このため、コマンドラッチ回路66は、CSCZ信号が低レベルのとき、ラッチしているコマンド信号CMDにかかわらず常に高レベルのラッチコマンド信号LCMDを出力する。図24は、第5の実施形態のSDRAMの動作の一例を示している。上述した図9および図13と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図9と同一である。この実施形態では、3番目、5番目、および7番目のクロックサイクルに示すように、CSCZ信号の立ち下がりエッジに同期してコマンドラッチ回路66がリセットされる図24a~c。このため、複雑なコマンドラッチ回路等、特別の回路を形成することなく、コマンドラッチ回路66をリセットできる。なお、CS信号が連続して供給されるとき、CSCZ信号は、高レベルを保持する。このため、例えば、2番目のクロックサイクルにおいて、取り込んだコマンドがリセットされることが防止される。図25は、第5の実施形態のSDRAMの動作の別の例を示している。上述した図10および図14と同じ動作については、詳細な説明を省略する。外部から供給される信号は、図10と同一である。この例においても、3番目、5番目、および7番目のクロックサイクルにおいて、CSCZ信号の立ち下がりエッジに同期してコマンドラッチ回路66がリセットされる図25a~c。この実施形態においても、上述した第2の実施形態と同様の効果を得ることができる。さらに、特別な制御回路を形成することなく、コマンドラッチ回路66の誤動作およびコマンドラッチ回路66の出力を受けるコマンドデコーダ28の誤動作を防止できる。図26は、半導体メモリの第6の実施形態を示している。第1および第2の実施形態で説明した回路信号と同一の回路信号については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第2の実施形態のコマンドラッチ回路20およびコマンドデコーダ28の代わりにコマンドラッチ回路68およびコマンドデコーダ67が形成されている。また、内部チップセレクト信号CSCZの立ち下がりエッジに同期してチップセレクトパルスCSPを生成するパルス生成回路70を有している。その他の構成は、第2の実施形態と同じである。コマンドラッチ回路68は、第1内部クロック信号CLKCZの立ち上がりエッジに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。また、コマンドラッチ回路68は、チップセレクトパルスCSPに同期して取り込んだコマンド信号をリセットする機能を有している。図27は、図26に示したコマンドラッチ回路68の詳細を示している。コマンドラッチ回路68は、図3に示したラッチ回路における信号出力部46のラッチ46cの出力ノードに、ソースを接地線VSSに接続したnMOS68aを有して構成されている。nMOS68aのゲートは、チップセレクトパルスCSPを受けている。そして、コマンドラッチ回路68は、内部チップセレクト信号CSCZの立ち下がりエッジに同期したチップセレクトパルスCSP高レベルのパルスを受けたとき、ラッチしているコマンド信号CMDにかかわらず常に高レベルのラッチコマンド信号LCMDを出力する。この実施形態におけるSDRAMの動作は、上述した第5の実施形態図24、図25と同じであるため、説明を省略する。この実施形態においても、上述した第2および第5の実施形態と同様の効果を得ることができる。なお、上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかし、例えば、本発明をFCRAMFastCycleRAMあるいはクロック同期式のSRAMに適用してもよい。上述した実施形態では、コマンドデコーダ28は、コマンドラッチ回路でラッチされたコマンド信号をデコードした例について述べた。しかし、例えば、コマンドデコーダ28でコマンド信号をデコードした後に、そのデコード信号をラッチしてもよい。上述した第2の実施形態では、書き込みイネーブル信号WENZ1、第2内部クロック信号CLKDQZ、および第3内部クロック信号CLKMZを、バンクアドレス信号に関係なく、書き込みコマンド、読み出しコマンドが供給されたときに出力した例について述べた。しかし、例えば、これ等信号WENZ1、CLKDQZ、CLKMZの生成にバンクアドレス信号の論理を含め、活性化されているバンクに対する書き込みコマンド、読み出しコマンドが供給されたときのみこれ等信号WENZ1、CLKDQZ、CLKMZを出力してもよい。この場合、さらに消費電流を削減できる。第1の実施形態に、第2の実施形態の書き込みイネーブル発生回路54、第2および第3クロック発生回路36、52を適用することで、さらに消費電流を削減できる。さらに、第1および第3の実施形態、第2および第3の実施形態、第2および第4の実施形態、第1および第5または第6の実施形態をそれぞれ組み合わせることでも、単独の実施形態より顕著な効果を得ることができる。図28は、第1および第3の実施形態を組み合わせる場合の第1クロック発生回路72の例を示している。第1クロック発生回路72は、図6に示した第1クロック発生回路26のクロック出力回路26bにラッチ72aおよびORゲート72bを追加して形成されている。ラッチ72aは、CLK1信号の立ち下がりエッジに同期してラッチコマンドイネーブル信号LCMDENを取り込む。ORゲート72bは、LCMDEN信号およびラッチ72aの出力信号LCMD2のOR論理を、LCMD3信号として出力する。そして、第1内部クロック信号CLKCZは、LCMD3信号が高レベルのときに、CLK1信号に同期して生成される。すなわち、第1クロック発生回路72は、有効なコマンドが供給されたクロックサイクルとその次のクロックサイクルのみにCSCZ信号を出力する。図29は、第1クロック発生回路72の動作を示している。図28のラッチ72aにより、有効なアクティブコマンドACT1を受けた次のクロックサイクル3番目のクロックサイクルまで、高レベルのLCMD3信号が出力される図29a。したがって、CLKCZ信号は、有効なコマンド信号が供給されたクロックサイクルだけでなく、その次のクロックサイクルにも出力される図29b。この結果、コマンドラッチ回路は、確実にリセットされる。以上の実施形態において説明した発明を整理して、付記として開示する。付記1メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記内部コマンド信号が有効であることを識別したときに、外部クロック信号に同期して第1内部クロック信号を生成する第1クロック発生回路と、前記第1内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。付記2付記1記載の半導体メモリにおいて、前記第1クロック発生回路は、前記チップセレクト信号、前記内部コマンド信号、およびチップの動作状態を示す状態信号を受け、受け付け可能な前記コマンド信号が供給されたと判定したとき、コマンドイネーブル信号を活性化するコマンド判定回路と、前記コマンドイネーブル信号の活性化時に前記外部クロック信号に同期する内部クロック信号を前記第1内部クロック信号として出力するクロック出力回路とを備えていることを特徴とする半導体メモリ。付記3付記2記載の半導体メモリにおいて、前記コマンド判定回路は、前記チップセレクト信号および前記状態信号に応じて活性化され、前記内部コマンド信号をデコードするコマンドデコーダを備えていることを特徴とする半導体メモリ。付記4付記1記載の半導体メモリにおいて、メモリセルを選択するアドレス信号を、前記チップセレクト信号の活性化時に受け付け、内部アドレス信号として出力するアドレスバッファと、前記第1内部クロック信号に同期して前記内部アドレス信号を取り込むアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。付記5付記1記載の半導体メモリにおいて、DRAMのメモリセルを有するメモリコアと、前記メモリコアを前記内部クロック信号に同期して制御する制御回路とを備えていることを特徴とする半導体メモリ。付記6メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記コマンド信号が有効な書き込みコマンドを示すことを識別したときに、書き込みイネーブル信号を活性化する書き込みイネーブル発生回路と、メモリセルに書き込まれるデータ信号を、前記書き込みイネーブル信号の活性化時に受け付け、内部データ信号として出力するデータバッファとを備えていることを特徴とする半導体メモリ。付記7付記6記載の半導体メモリにおいて、一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能を有し、前記書き込みイネーブル発生回路は、前記コマンド信号が有効な前記書き込みコマンドを示すとき、およびバースト書き込み動作時に前記書き込みイネーブル信号を活性化することを特徴とする半導体メモリ。付記8付記6記載の半導体メモリにおいて、前記書き込みイネーブル発生回路は、前記チップセレクト信号、前記内部コマンド信号、およびチップの動作状態を示す状態信号を受け、有効な前記書き込みコマンドが供給されたと判定したとき、前記書き込みイネーブル信号を生成する書き込みコマンド判定回路を備えていることを特徴とする半導体メモリ。付記9付記8記載の半導体メモリにおいて、前記書き込みコマンド判定回路は、前記チップセレクト信号および前記状態信号に応じて活性化され、前記内部コマンド信号をデコードするコマンドデコーダを備えていることを特徴とする半導体メモリ。付記10付記6記載の半導体メモリにおいて、前記コマンド信号が有効な書き込みコマンドを示すときに、外部クロック信号に同期して第2内部クロック信号を生成する第2クロック発生回路と、前記第2内部クロック信号に同期して前記内部データ信号を取り込むデータラッチ回路とを備えていることを特徴とする半導体メモリ。付記11付記10記載の半導体メモリにおいて、一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能を有し、前記第2クロック発生回路は、前記コマンド信号が有効な前記書き込みコマンドを示すとき、およびバースト書き込み動作時に前記第2内部クロック信号を生成することを特徴とする半導体メモリ。付記12付記10記載の半導体メモリにおいて、前記内部コマンド信号をデコードするコマンドデコーダを備え、前記第2クロック発生回路は、前記コマンドデコーダによりデコードされた書き込みコマンド信号に応じて前記第2内部クロック信号を発生することを特徴とする半導体メモリ。付記13付記6記載の半導体メモリにおいて、前記コマンド信号が有効な書き込みコマンドおよび有効な読み出しコマンドを示すときに、外部クロック信号に同期して第3内部クロック信号を生成する第3クロック発生回路と、前記第3内部クロック信号に同期して動作し、書き込み動作および読み出し動作を実行する内部回路とを備えていることを特徴とする半導体メモリ。付記14付記13記載の半導体メモリにおいて、一つの書き込みコマンドに対応して複数の書き込みデータを連続して受け付けるバースト書き込み機能および一つの読み出しコマンドに対応して複数の読み出しデータを連続して出力するバースト読み出し機能を有し、前記第3クロック発生回路は、コマンド信号が有効な前記書き込みコマンドおよび有効な前記読み出しコマンドを示すとき、バースト書き込み動作時、およびバースト読み出し動作時に前記第3内部クロック信号を発生することを特徴とする半導体メモリ。付記15付記14記載の半導体メモリにおいて、前記内部コマンド信号をデコードするコマンドデコーダを備え、前記第3クロック発生回路は、前記コマンドデコーダのデコード結果に応じて書き込み動作および読み出し動作を示す有効な前記コマンド信号が供給されたことを検出することを特徴とする半導体メモリ。付記16メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第1内部クロック信号を生成する第1クロック発生回路と、前記第1内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。付記17メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力するコマンドバッファと、前記チップセレクト信号が供給されたクロックサイクルに外部クロック信号に同期して第1内部クロック信号を生成するとともに、該チップセレクト信号とともに供給された前記コマンド信号が有効なときに、次のクロックサイクルにも外部クロック信号に同期して第1内部クロック信号を生成する第1クロック発生回路と、前記第1内部クロック信号に同期して前記内部コマンド信号を取り込むコマンドラッチ回路とを備えていることを特徴とする半導体メモリ。付記18付記17記載の半導体メモリにおいて、前記内部コマンド信号をデコードするコマンドデコーダを備え、前記第1クロック発生回路は、前記コマンドデコーダによりデコードされた書き込みコマンド信号に応じて前記第1内部クロック信号を発生することを特徴とする半導体メモリ。付記2の半導体メモリでは、第1クロック発生回路は、コマンド判定回路およびクロック出力回路を有している。コマンド判定回路は、チップセレクト信号、内部コマンド信号、およびチップの動作状態を示す状態信号を受け、受け付け可能なコマンド信号が供給されたと判定したとき、コマンドイネーブル信号を活性化する。クロック出力回路は、コマンドイネーブル信号の活性化時に外部クロック信号に同期する内部クロック信号を第1内部クロック信号として出力する。クロック同期式の半導体メモリでは、コマンド信号は、外部クロック信号のエッジに対して余裕セットアップ時間を持って供給される。このため、コマンド判定回路により、供給されたコマンド信号が有効か否かを予め判定でき、この判定結果を用いて第1内部クロック信号を発生できる。付記3および付記9、12、15、18の半導体メモリでは、コマンド判定回路は、チップセレクト信号および状態信号に応じて活性化され、内部コマンド信号をデコードするコマンドデコーダを含んでいる。チップセレクト信号が非活性化されているとき、および状態信号がコマンドを受け付け可能な状態を示していないとき、コマンドデコーダは非活性化され、クロックイネーブル信号は活性化されない。チップセレクト信号が活性化され、かつ状態信号がコマンドを受け付け可能な状態を示しているとき、コマンドデコーダは、活性化され、内部コマンド信号をデコードする。上記動作は、簡易な論理回路により構成できる。したがって、コマンドデコーダにより、有効なコマンド信号が供給されたことを簡易な回路で判定できる。簡易な回路で判定できるため、判定時間を短くできる。付記8の半導体メモリでは、書き込みイネーブル発生回路は、チップセレクト信号、内部コマンド信号、およびチップの動作状態を示す状態信号を受け、有効な書き込みコマンドが供給されたと判定したとき、書き込みイネーブル信号を生成する書き込みコマンド判定回路を有している。クロック同期式の半導体メモリでは、コマンド信号は、外部クロック信号のエッジに対して余裕セットアップ時間を持って供給される。このため、コマンド判定回路により、供給された書き込みコマンドが有効か否かを予め判定でき、この判定結果を用いて書き込みイネーブル信号を発生できる。付記12、付記15、および付記18の半導体メモリでは、簡易な論理回路で構成できるコマンドデコーダにより、有効なコマンド信号が供給されたことを検出し、あるいは検出結果に応じて内部クロック信号を生成できる。さらに、すでにあるコマンドデコーダを流用することもできる。以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。