半導体素子が形成された半導体基板と、前記半導体基板上に形成されたSOG膜を含む層間絶縁膜と、前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、前記ビアホール内に埋め込まれる導電層と、を有し、前記ビアホールは、前記パッド部よりも下方に設けられており、前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする半導体装置。前記ビアホールは、前記パッド部の周縁下部側に少なくとも設けられており、前記パッド部の周縁下部側に設けられるビアホール内に埋め込まれる前記導電層は、内部に前記空洞部を有していることを特徴とする請求項1に記載の半導体装置。前記導電層は、タングステンを主体として構成されていることを特徴とする請求項1又は請求項2に記載の半導体装置。前記パッド部の下方側の領域に、前記半導体素子が形成されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。半導体基板に半導体素子を形成する工程と、前記半導体素子を形成した前記半導体基板上にSOG膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜に配線層を形成する工程と、前記層間絶縁膜に複数のビアホールを形成する工程と、前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、前記層間絶縁膜の上方にパッド部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記導電層は、タングステンを主体として構成されることを特徴とする請求項5に記載の半導体装置の製造方法。ところで、近年の微細化に伴い、配線間などの埋め込み性の良さから、オゾンTEOSテトラエトキシシラン膜に代わり、プラズマCVD法で堆積したTEOSテトラエチルオルソシリケート膜が層間絶縁膜として用いられることがあるが、配線間にボイドが生じてしまう場合がある。このため、このボイドの発生を抑えるために、層間絶縁膜の一部に、SOGSpinOnGlass膜を用いることがある。しかし、このSOG膜は他の部位との密着強度が低くなりやすく、剥離してしまう虞がある。特に、ボンディングによってパッド部に衝撃が加わったりすると、パッド部の下側に残存するSOG膜が剥がれやすくなる。したがって、クラックの発生を抑制しつつ、SOG膜での剥離を抑えることが可能な構造が望まれている。しかしながら、上記特許文献1~3は、クラックの発生を抑制可能な構成ではあるものの、SOG膜の剥離を抑える構成については何ら設けられておらず、この問題を改善することができなかった。また、特許文献1及び2の構成では、クラック阻止壁などを別途設けなければならず、製造工程が増えるといった問題もあった。本発明は、上述した課題を解決するためになされたものであり、クラックの発生を抑制できるとともに、SOG膜の剥離を抑えることが可能な半導体装置及び半導体装置の製造方法を提供することにある。本発明は、半導体素子が形成された半導体基板と、前記半導体基板上に形成されたSOG膜を含む層間絶縁膜と、前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、前記ビアホール内に埋め込まれる導電層と、を有し、前記ビアホールは、前記パッド部よりも下方に設けられており、前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする。また、第2の発明は、半導体基板に半導体素子を形成する工程と、前記半導体素子を形成した前記半導体基板上にSOG膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜に配線層を形成する工程と、前記層間絶縁膜に複数のビアホールを形成する工程と、前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、前記層間絶縁膜の上方にパッド部を形成する工程と、を含むことを特徴とする。請求項1の半導体装置では、半導体素子が形成された半導体基板上に、SOG膜を含む層間絶縁膜が形成されており、この層間絶縁膜を介して、複数の配線層が半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部と、層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、ビアホール内に埋め込まれる導電層とを有している。そして、ビアホールは、パッド部よりも下方に設けられており、導電層の少なくとも一部は、内部に空洞部を有している。このように、パッド部よりも下方に設けられるビアホール内の導電層の少なくとも一部が内部に空洞部を有しているので、ボンディング時などにパッド部等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部で分散されやすくなる。このため、パッド部等からの衝撃に起因する層間絶縁膜でのクラックの発生を抑制することができる。さらに、層間絶縁膜と導電層は共に異種材料絶縁材料と導電材料であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部よりも下方にビアが設けられているので、このビアが杭としても機能し、SOG膜の剥がれを抑えることができる。請求項2の発明では、ビアホールは、パッド部の周縁下部側に少なくとも設けられている。そして、パッド部の周縁下部側に設けられるビアホール内に埋め込まれる導電層は、内部に空洞部を有している。このように、パッド部の周縁下部側に設けられるビアホール内の導電層が内部に空洞部を有しているので、ボンディング時にパッド部に衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部からの衝撃に起因する層間絶縁膜でのクラックの発生を一層抑制することができる。請求項3の発明では、導電層は、タングステンを主体として構成されている。このように、半導体装置の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール内に埋め込まれる導電層が構成されているため、製造コストを抑えることができる。請求項4の発明では、パッド部の下方側の領域に、半導体素子が形成されている。このように、パッド部の下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部の下方側の領域は、ボンディング時にパッド部からの衝撃が加わりやすいが、上述のように、パッド部よりも下方に設けられる導電層の少なくとも一部は、内部に空洞部を有しているので、クラックの発生を抑制することができる。請求項5の半導体装置の製造方法では、半導体基板に半導体素子を形成する工程と、半導体素子を形成した半導体基板上にSOG膜を含む層間絶縁膜を形成する工程と、層間絶縁膜に配線層を形成する工程と、層間絶縁膜に複数のビアホールを形成する工程とを有している。そして、ビアホール内に導電層を埋め込みつつ、導電層の少なくとも一部の内部に空洞部を形成し、層間絶縁膜の上方にパッド部を形成するようにしている。この方法によれば、ビアホール内に導電層を埋め込みながら、同時に導電層の内部に空洞部を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部の下側に少なくともビアが形成されるので、パッド部の下側に残存するSOG膜の剥がれを抑えることができる。請求項6の方法では、導電層は、タングステンを主体として構成されている。このように、導電層が、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。[第1実施形態]以下、本発明の第1実施形態について、詳細に説明する。なお、図1は、第1実施形態に係る半導体装置を示す断面説明図である。図2は、空洞部の大きさを説明する図である。本発明では、例えば、シリコンからなる半導体基板3上に、半導体素子が形成されており図1~7では図示略、さらにこの半導体素子の上には、層間絶縁膜10が形成されている。この層間絶縁膜10は、SOGSpinOnGlass膜、ホウ素リン含有ケイ酸ガラスBPSG膜及びTEOSテトラエトキシシラン膜等から構成されている詳細は後述。そして、層間絶縁膜10を介して、第1配線層12a、第2配線層12b、第3配線層12c、第4配線層12dが半導体素子と電気的に接続されている。これら各配線層は、例えば、Alを主体として構成されている。また、第4配線層12dの少なくとも一部は、パッド部として機能し、一方面側がボンディング接続されると共に、多方面側が第3配線層12cと接続されている以下、第4配線層12dを、パッド部12dともいう。さらに、層間絶縁膜10には、複数のビアホール15a~15cが配置されており、このビアホール15a~15c内には、導電層16a、16bが埋め込まれており、各配線層を電気的に接続している。ビアホール15a~15cは、図1にも示すように、パッド部12dよりも下方に設けられており、複数のビアホールに埋め込まれる導電層のうちの少なくとも一部は、内部に空洞部17を有している。より具体的に、ビアホールは、パッド部12dの周縁下部側に少なくとも設けられている。そして、パッド部12dの周縁下部側に設けられるビアホール後述の貫通ビアホール15c内に埋め込まれる導電層第2導電層16bには、内部に空洞部17が形成されている。また、この導電層は、タングステンを主体として構成されている。そして、導電層が空洞部17を有するためには、ビアホール貫通ビアホール15cの大きさは、図2に示すように、アスペクト比が3以上B/A≧3であることが好ましい。アスペクト比が3以上であれば、ビアホール内に埋め込まれる導電層の内部に空洞部17を形成することができる。一方、3未満になると導電層の内部に空洞部17ができにくくなり、例えば、アスペクト比2B/A=2では、ビアホール内に導電層がほぼ埋まるようになる。なお、空洞部17の有無や大きさは、ビアホールの大きさ径と深さや製造時のガス流量等を変更することにより制御することができる。例えば、ビアホールのアスペクト比が3程度であれば、空洞部の径幅は、A/3程度の大きさとなる。次に、半導体装置1の製造方法について説明する。なお、図3~図5は、第1実施形態に係る半導体装置の製造工程を示す断面説明図である。図6及び図7は、導電層の内部に空洞部を形成する工程を説明する説明図である。本発明の半導体装置1の製造方法では、まず、半導体基板3の一方面側に、公知の方法などによって、半導体素子図示略を形成し、この半導体素子の上に第1層間絶縁膜10aを1500nm程度形成する。第1層間絶縁膜10aは、例えば、BPSG膜やTEOS膜などの酸化膜から構成され、CVD法などにより形成することができる。次に、図3Aに示すように、第1層間絶縁膜10aの上に、Al膜をスパッタ法などにより500nm程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このAl膜にパターニングを施し、第1配線層12aを形成する図3B。そして、この第1配線層12aの上に保護層14として、SiN膜100nm程度と、TEOS膜200nm程度を形成する図3C。次に、保護層14の上に、第1SOG膜11aを200nm程度、スピンコータを用いて形成した後図3D、この第1SOG膜11aの不要部分をエッチングする図3E。そして、この第1SOG膜11aの上に、第2層間絶縁膜10bを形成する図4A。第2層間絶縁膜10bは、例えば、TEOS膜などの酸化膜から構成され、CVD法などにより形成することができる。次に、この第2層間絶縁膜10bを、CMPChemicalMechanicalPolishingなどの方法によって、第1配線層12a上の厚さが1000nm程度となるまで研磨し、表面を平坦化する図4B。そして、第1配線層12a上の第2層間絶縁膜10bに、フォトリソグラフィとドライエッチング等を用いて、第1ビアホール15aを複数形成する図4C。次に、スパッタなどの方法によってタングステンを製膜し、第1ビアホール15a内に第1導電層16aを埋め込む図4D。そして、CMPなどの方法によって、第1ビアホール15a内以外の不要部分のタングステンを除去する図4E。なお、これにより、第1導電層16aの厚さ深さは、1000nm程度となる。次に、第2配線層12b、第2SOG膜11b、保護層14及び第3層間絶縁膜10cを上述した方法と同様に、第2層間絶縁膜10b及び第1導電層16aの上に形成する図5A。そして、フォトリソグラフィとドライエッチング等を用いて、第2ビアホール15bを複数形成する図5B。このとき、第1SOG膜11a、第2層間絶縁膜10b、第2SOG膜11b、第3層間絶縁膜10cを少なくとも貫通する貫通ビアホール15cを同時に形成する。例えば、層間絶縁膜酸化膜のほうが配線層Al膜よりもエッチングレートが大きくなるエッチング条件すなわちエッチング選択比が大きく取れる条件にてエッチングを行うことにより、大きさ深さの異なる第2ビアホール15bと貫通ビアホール15cとを同時に形成することができる。また、貫通ビアホール15cは、アスペクト比が3以上となるように形成する。次に、スパッタなどの方法によってタングステンを製膜し、第2ビアホール15b内及び貫通ビアホール15c内に第2導電層16bを埋め込むとともに、貫通ビアホール15c内に埋め込まれる第2導電層16bの内部に空洞部17を形成する図5C。具体的に、貫通ビアホール15c内に第2導電層16bが埋め込まれる過程を図6及び図7を用いて説明する。まず、タングステンの製膜が開始されると図6A、貫通ビアホール15cの表面全体に薄いタングステンの膜ででき図6B、この膜厚が徐々に大きくなっていく図6C。さらに、タングステンの膜厚が大きくなっていくと、内部に空洞を有した状態で貫通ビアホール15cの上部が互いにくっつき図7A、やがて貫通ビアホール15cの上部が閉じて、貫通ビアホール15c内の第2導電層16bの内部に空洞部17が形成される図7B。すなわち、ビアホールの内周壁及び底壁上にタングステンを埋め、内部に空洞を有した状態のまま上部を繋ぐように閉塞する。このように、貫通ビアホール15cを適切な大きさアスペクト比が3以上にすることで、この貫通ビアホール15c内に第2導電層16bを埋め込みつつ、第2導電層16bの内部に空洞部17を同時に形成することができる。また、第1SOG膜11a、第2層間絶縁膜10b、第2SOG膜11b、第3層間絶縁膜10cを貫通する貫通ビアホール15cを形成し、この内部に埋め込まれる第2導電層16bの内部に空洞部17を設けることで、縦方向膜厚方向の広い領域で、クラックの発生を抑制することができる。次に、CMPなどの方法によって、第2ビアホール15b内及び貫通ビアホール15c内以外の不要部分のタングステンを除去する図5D。なお、これにより、第2ビアホール15b内の第2配線層12b上の第2導電層16aの厚さ深さは、1000nm程度となる。次に、図5Eに示すように、Al膜をスパッタ法などにより500nm程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このAl膜にパターニングを施し、第3配線層12cを形成する。さらに、第4層間絶縁膜10dを形成するとともに、この第4層間絶縁膜10dに、フォトリソグラフィとドライエッチング等を用いて、開口部18を設ける。なお、この開口部18は、少なくとも貫通ビアホール15cの上方側に形成する開口部周縁下部側に貫通ビアホール15cが配置されるように、当該開口部18を形成する。そして、この第4層間絶縁膜10dの上方に、パッド部としても機能する第4配線層12dがスパッタ法などにより形成される。さらに、パッド部12d以外の一方面側上面側をパッシベーション膜19で覆い、図1に示す半導体装置1を製造することができる。以上説明したように、本第1実施形態に係る半導体装置1によれば、半導体素子が形成された半導体基板3上に、SOG膜を含む層間絶縁膜10が形成されており、この層間絶縁膜10を介して、配線層12a~12dが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部12d第4配線層12dと、層間絶縁膜10に配置されると共に配線層12a~12cを接続するビアホール15a~15cと、ビアホール15a~15c内に埋め込まれる導電層16a、16bとを有している。そして、ビアホール15a~15cは、パッド部12dよりも下方に設けられており、導電層16a、16bの少なくとも一部は、内部に空洞部17を有している。このように、パッド部12dよりも下方に設けられるビアホール15a~15c内の導電層16a、16bの少なくとも一部が内部に空洞部17を有しているので、ボンディング時などにパッド部12d等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部17で分散されやすくなる。このため、パッド部12d等からの衝撃に起因する層間絶縁膜10でのクラックの発生を抑制することができる。さらに、層間絶縁膜10と導電層16a、16bは共に異種材料絶縁材料と導電材料であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部12dよりも下方にビアが設けられているので、このビアが杭としても機能し、SOG膜の剥がれを抑えることができる。また、ビアホール貫通ビアホール15cは、パッド部12dの周縁下部側に少なくとも設けられている。そして、パッド部12dの周縁下部側に設けられるビアホール貫通ビアホール15c内に埋め込まれる導電層16bは、内部に空洞部17を有している。このように、パッド部12dの周縁下部側に設けられるビアホール15c内の導電層16bが内部に空洞部17を有しているので、ボンディング時にパッド部12dに衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部12dからの衝撃に起因する層間絶縁膜10でのクラックの発生を一層抑制することができる。また、導電層16a、16bは、タングステンを主体として構成されている。このように、半導体装置1の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール15a~15c内に埋め込まれる導電層16a、16bが構成されているため、製造コストを抑えることができる。また、本第1実施形態に係る半導体装置1の製造方法では、半導体基板3に半導体素子を形成する工程と、半導体素子を形成した半導体基板3上にSOG膜を含む層間絶縁膜10を形成する工程と、層間絶縁膜10に配線層12a~12dを形成する工程と、層間絶縁膜10に複数のビアホール15a~15cを形成する工程とを有している。そして、ビアホール内に導電層16a、16bを埋め込みつつ、導電層の少なくとも一部の内部に空洞部17を形成し、層間絶縁膜10の上方にパッド部12dを形成するようにしている。この方法によれば、ビアホール15a~15c内に導電層を埋め込みながら、同時に導電層の内部に空洞部17を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部12dの下側に少なくともビアが形成されるので、パッド部の下側に残存するSOG膜の剥がれを抑えることができる。また、導電層16a、16bは、タングステンを主体として構成されている。このように、導電層16a、16bが、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。次に、本発明の第1実施形態における変形例に係る半導体装置101について、図8を参照して説明する。本第1実施形態における変形例では、パッド部12dの下方側の領域に半導体素子が形成されている点が、上記第1実施形態にて述べた半導体装置1と主に異なる。したがって、第1実施形態の半導体装置1と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。図8は、第1実施形態の変形例に係る半導体装置の構成概要を示す説明図である。本変形例の半導体装置101では、CMOS型のMOSFETC-MOS20、バイポーラトランジスタ30、LDMOS40及びダイオード50などの半導体素子が同一半導体基板103上に形成されている。そして、パッド部12dの下方側の領域に、半導体素子が形成されている。具体的に、C-MOS20及びバイポーラトランジスタ30の形成領域の上方に跨るようにパッド部12dが形成されている。具体的に、本変形例では、半導体基板103はSOI構造を有しており、シリコンからなる支持基板5上に、シリコン酸化膜SiO2からなる埋込酸化膜4を介してN型シリコンからなるSOISiliconOnInsulator層2を積層して形成されている。そして、C-MOS20、バイポーラトランジスタ30、LDMOS40及びダイオード50の各領域は、トレンチ7及びトレンチ7内に配置された絶縁層8にて素子分離されている。C-MOS20は、SOI層2の表層に、P型ウェル領域21と、N型ウェル領域22とを備えている。そして、P型ウェル領域21内には、P領域23と、2つのN領域24、25とを備えており、それぞれ第1ビアホール15a及び第1導電層16aを介して、第1配線層12aに接続されている。また、N領域24、25の上には制御端子71が設けられており、P領域23とN領域24の間には、LOCOS酸化膜72が設けられている。N型ウェル領域22内には、N領域26と、2つのP領域27、28とを備えており、それぞれ第1ビアホール15a及び第1導電層16aを介して、第1配線層12aに接続されている。また、P領域27、28の上には制御端子71が設けられており、N領域26とP領域27の間には、LOCOS酸化膜72が設けられている。バイポーラトランジスタ30は、SOI層2の表層に、N領域31と、P型ウェル領域32とを備えている。そして、P型ウェル領域32内には、P領域33とN領域34とを備えている。N領域31と、P領域33及びN領域34は、それぞれ第1ビアホール15a及び第1導電層16aを介して、第1配線層12aに接続されている。また、N領域31とP型ウェル領域32の間には、LOCOS酸化膜72が設けられている。LDMOS40は、SOI層2の表層に、Pウェル領域41と、Pウェル領域41内に形成されるP領域42及びP領域42に隣接して形成されるN領域43と、Nウェル領域44と、Nウェル領域44内に形成されるP領域45と、制御端子71及びLOCOS酸化膜72を備えている。また、P領域42及びN領域43と、P領域45は、それぞれ第1ビアホール15a及び第1導電層16aを介して、第1配線層12aに接続されている。ダイオード50は、SOI層2の表層に、Pウェル領域51を備えている。そして、Pウェル領域51内には、P領域52及びN領域53が形成されている。また、P領域52及びN領域53は、それぞれ第1ビアホール15a及び第1導電層16aを介して、第1配線層12aに接続されている。そして、これら半導体素子の上には、層間絶縁膜10第1層間絶縁膜10a~第4層間絶縁膜10dが形成されている。また、この層間絶縁膜10は、第1層間絶縁膜10aと第2層間絶縁膜10bとの間に第1SOG膜11a及び第1配線層12a、第2層間絶縁膜10bと第3層間絶縁膜10cとの間に第2SOG膜11b及び第2配線層12b、第3層間絶縁膜10cと第4層間絶縁膜10dとの間に第3SOG膜11c及び第3配線層12c、第4層間絶縁膜10dに設けられる開口部18に、多方面側が第3配線層12cと接触するように、パッド部としても機能する第4配線層12dが形成されている。さらに、第1配線層12aの一部と第2配線層12bは、第2ビアホール15b及び第2導電層16bにより接続されており、第2配線層12bの一部と第3配線層12cの一部は、第3ビアホール15d及び第3導電層16cにより接続されている。また、図8に示すように、パッド部12dの下方側の領域に、第1配線層12aの一部及び第2配線層12bの一部が、第3配線層12cと共に配置されている。そして、第1導電層16a、第2導電層16b及び第3導電層16cの少なくとも一部は、内部に空洞部を有している図8では省略。このように、本変形例では、パッド部12dの下方側の領域に、半導体素子が形成されている。このように、パッド部12dの下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部12dの下方側の領域は、ボンディング時にパッド部12dからの衝撃が加わりやすいが、上述のように、パッド部12dよりも下方に設けられる導電層16a~16cの少なくとも一部は、内部に空洞部を有しているので、層間絶縁膜10のクラックの発生を抑制できるとともに、微細配線第1配線層12a及び第2配線層12bの断線も抑えることができる。[他の実施形態]本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。上記実施形態では、第1導電層16a及び第2導電層16bは、タングステンを主体として構成されている例を示したが、これに限定されず、例えば、アルミニウムや導電性窒化物などを主体として構成されていてもよい。上記変形例では、C-MOS20及びバイポーラトランジスタ30の形成領域の上方に跨るようにパッド部12dが形成された例を示したが、パッド部12dの配置はこれに限定されず、例えば、LDMOS40やダイオード50の形成領域の上方にパッド部12dが形成されていてもよい。