"トランジスタを形成する方法であって、半導体を第1の種類の半導体を形成するための第1のドーパント種でドーピングすることによってドレインおよびソースを形成することであって、前記ドレインおよびソースは互いに分離され、前記ドレインは、第2のドレイン領域の少なくとも一部が第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する第1のドーパント濃度の前記第1のドレイン領域を備える、形成することと、前記ドレインと前記ソースとの中間に第2の種類の半導体を形成するために、前記半導体をドーピングすることによって中間領域を形成することであって、前記中間領域は、前記第2のドレイン領域から離間される、形成することと、を含む、方法。少なくとも前記ドレイン領域の下に、かつ前記ドレイン領域から離間して、前記第2の種類の半導体の層を提供することをさらに含む、請求項1に記載の方法。前記トランジスタの外周の周囲に前記第2の種類の半導体のさらなる領域を提供することをさらに含む、請求項1に記載の方法。ゲート領域は、前記ドレインと前記ソースとの間に配置され、前記ゲート領域に隣接する、または前記ゲート領域と重複するスクリーンを提供することをさらに含む、請求項1に記載の方法。前記第2のドレイン領域は、前記第1のドレイン領域よりも低い濃度にドープされる、請求項1に記載の方法。前記第1のドレイン領域は、前記第2のドレイン領域内のドーピング濃度の高いエリアとして形成される、請求項5に記載の方法。前記第2のドレイン領域のドーピング濃度よりも高いドーピング濃度を有する第3のドレイン領域が、前記第1のドレイン領域の下および前記第2のドレイン領域内に提供される、請求項1に記載の方法。前記第1および第2のドレイン領域の下に第4のドレイン領域が提供される、請求項1に記載の方法。前記第2のドレイン領域が前記第4のドレイン領域から張り出すように、前記第4のドレイン領域は、前記第2のドレイン領域によって重複され、かつ前記第2のドレイン領域よりも狭い、請求項8に記載の方法。前記第1および第2のドレイン領域の下にN型領域が提供される、請求項1に記載の方法。前記ソースの下にN型領域が提供される、請求項1に記載の方法。前記トランジスタは、第1の降伏電圧を有するが、通常は第2の降伏電圧を有するトランジスタを提供するプロセスを使用して製造され、前記第2の降伏電圧は、前記第1の降伏電圧よりも低い、請求項1に記載の方法。製造されたトランジスタにおいて、前記デバイス内の熱的効果を補償するために、前記デバイスのドレイン-ソース電流対ドレイン-ソース電圧伝達特性にチャネル長調節の効果が導入されるように、前記中間領域のサイズおよび前記中間領域と前記第2のドレイン領域との間の空間のうちの少なくとも1つを調整することをさらに含む、請求項1に記載の方法。前記半導体のウェルは、前記トランジスタの本体領域を形成し、前記第1のドレイン領域、前記第2のドレイン領域、前記ソース、および前記中間領域のドーパント密度は、前記本体領域のドーパント密度よりも高い、請求項1に記載のトランジスタを形成する方法。第1の種類の半導体から形成されるドレイン領域およびソース領域を備える電界効果トランジスタであって、前記ドレイン領域は、第2のドレイン領域の少なくとも一部が第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する第1のドーパント濃度の前記第1のドレイン領域を備え、前記ドレインと前記ソースとの中間にあって、かつ前記第2のドレイン領域から離間された第2の種類の半導体の中間領域をさらに備える、トランジスタ。前記第2のドレイン領域は、前記第1のドレイン領域よりも低いドーピング濃度にドープされる、請求項15に記載のトランジスタ。前記第1のドレイン領域と接触し、前記第2のドレイン領域内に延在し、前記第2のドレイン領域よりも高く、かつ前記第1の領域よりも低いドーピング濃度を有する第3のドレイン領域が提供される、請求項16に記載のトランジスタ。前記第1の種類の半導体の追加領域は、前記ソースおよび前記第2のドレイン領域のうちの少なくとも1つの下に重複して提供される、請求項15に記載のトランジスタ。前記ドレイン領域および前記ソース領域に隣接するが接触せずに形成される、比較的高濃度にドープされた領域をさらに備える、請求項15に記載のトランジスタ。前記トランジスタは、誘電体によって周囲の基板から絶縁され、前記比較的高濃度にドープされた領域は、前記誘電体の少なくとも一部に近接して提供される、請求項19に記載のトランジスタ。集積回路内にある、請求項15に記載のトランジスタ。トランジスタを形成する方法であって、第1の種類および第1のドーピング濃度のドーピングを有するウェルを形成することと、前記ウェル内にソースおよびドレインを形成することであって、前記ソースおよびドレインは、前記第1の種類と反対の第2の種類のドーピングを有し、前記ソースおよびドレインは、第1の距離だけ離間される、形成することと、前記ソースと前記ドレインとの間の前記ウェルに中間領域を形成することであって、前記中間領域は、前記第1の種類および第2のドーピング濃度のドーピングを有し、前記第2のドーピング濃度は、前記第1のドーピング濃度よりも高く、前記中間領域は、前記ソースと前記ドレインとの間に配置され、第2の距離だけ前記ドレインから離間される、形成することと、前記中間領域の上にゲート電極を形成することと、を含む、方法。前記トランジスタは、n型電界効果トランジスタである、請求項22に記載の方法。前記n型電界効果トランジスタは、第1の降伏電圧を有し、前記方法は、第2のウェル内に第2のn型電界効果トランジスタを形成することをさらに含み、前記第2のn型電界効果トランジスタは、ゲート、ソース、およびドレインを含み、前記第2のn型電界効果トランジスタは、第2の降伏電圧を有し、前記第2の降伏電圧は、前記第1の降伏電圧未満である、請求項23に記載の方法。本発明の第1の態様によれば、トランジスタを形成する方法であって半導体を第1の種類の半導体を形成するための第1のドーパント種でドーピングすることによってドレインおよびソースを形成することであって、ドレインおよびソースは互いに分離され、ドレインは、第2のドレイン領域の少なくとも一部が第1のドレイン領域とソースとの間に位置するように、第2のドレイン領域に隣接する第1のドーパント濃度の第1のドレイン領域を備える、形成することを含み、ドレインおよびソースの中間に第2の種類の半導体を形成するために、半導体をドーピングすることによって中間領域を形成することであって、中間領域は、第2のドレイン領域から離間される、形成することをさらに含む、方法が提供される。本明細書に記載される特定の実施形態において、降伏電圧を増加させるために、従来のトランジスタと比較してトランジスタの構造を変更することができる。本明細書に教示される方法の実施形態において、そのようなより高い電圧のトランジスタは、同時に、また集積回路内に他のトランジスタを形成するために使用される同じプロセスを使用して、形成することができる。よって、高電圧トランジスタは、高電圧トランジスタを形成するためだけの専用の高電圧プロセスを用いる追加のコストがかからない。トランジスタは、例えば、NMOS、PMOS、または任意の他の好適な電界効果トランジスタデバイスであってもよく、強化モードまたは空乏モードで作用するように構成されてもよい。さらに、デバイスは、ドレイン端子およびソース端子が交換可能であり得るように対称的であってもよいか、または非対称であってもよく、その場合、デバイスが好ましいドレイン領域もしくは端子および好ましいソース領域もしくは端子を有する。トランジスタは、さらにゲートを備える。特定の実施形態において、トランジスタは、接合絶縁ウェル内に形成される。他の実施形態において、トランジスタは、シリコンの領域が絶縁体によって他のトランジスタから絶縁された絶縁ウェルを用いる。いくつかの実施形態によれば、比較的高濃度にドープされた領域が、トランジスタを画定するウェルに隣接してまたはその底部に形成される。これは、材料のウェル内に空乏領域を形成する、ソース、ドレイン、またはゲートと、ウェルの下および周囲の基板との間の電位差を抑制するのに役立つことができる。特定の実施形態によれば、少なくともドレイン、および任意選択でソースは、金属導体と接触する領域から延在する比較的高濃度にドープされた材料のプラグを有する。これにより、デバイスの表面付近の電流集中を減少させることができる。本発明の第2の態様によれば、第1の種類の半導体から形成されるドレイン領域およびソース領域を備える電界効果トランジスタであって、ドレイン領域は、第2のドレイン領域の少なくとも一部が第1のドレイン領域とソース領域との間に位置するように、第2のドレイン領域に隣接する第1のドーパント濃度の第1のドレイン領域を備え、ドレインおよびソース領域の中間にあって、第2のドレイン領域から離間された第2の種類の半導体の中間領域をさらに備える、電界効果トランジスタが提供される。本発明の第3の態様によれば、トランジスタを形成する方法であって、第1の種類および第1のドーピング濃度のドーピングを有するウェルを形成することと、ウェルにソースおよびドレインを形成することであって、ソースおよびドレインは、第1の種類の反対の第2の種類のドーピングを有し、第1の距離だけ離間される、形成することと、ソースとドレインとの間のウェルに中間領域を形成することであって、中間領域は、第1の種類のドーピングを有する、形成することとを含む、方法が提供される。中間領域は、第1のドーピング濃度よりも高い第2のドーピング濃度を有し、ソースとドレインとの間に配置され、第2の距離だけドレインから離間される。方法は、中間領域の上にゲート電極を形成することをさらに含む。以下の特定の実施形態の詳細な説明は、本発明の特定の実施形態の種々の説明を提示する。しかしながら、本発明は、特許請求の範囲によって定義および網羅されるのとは異なる多くの様式で具現化することができる。この説明において、図面が参照されるが、同様の参照番号は、同一のまたは機能的に類似する要素を示す。図14は、一般的に2と表される先行技術のNMOS電界効果トランジスタの構造を概略的に示す。NMOSデバイスは、nで表されるN型基板6内に形成された記号p-によって表される低濃度にPドープされた半導体のウェル4を備える。N型半導体この例では第1の種類の半導体を意味するのソースおよびドレイン領域8および10が、ウェル領域4内に形成される。ソース領域Sおよびドレイン領域Dの各々は、金属電極12および14への良好な電気接続を行い易くするために、nで表される高濃度にドープされた材料の接触領域8aおよび10aをそれぞれ有する。デバイスの表面は、金属電極12および14の領域を除いて、酸化皮膜16で覆われている。酸化皮膜は、トランジスタ2の表面に化学的保護および環境的保護の両方を提供する。典型的にはポリシリコンであるゲート電極18が、酸化皮膜16上に形成され、ソース領域8とドレイン領域10との間に延在し、図14に示すようにそれらの各々と部分的に重複する。ゲート電極18は、ゲートに制御電圧を印加することができるように金属接触部20と接続している。通常、ウェル領域4内の材料がゲートと同じ電位となるように、ゲート18と半導体ウェル領域4との間に一般的にさらなる接続図示せずが行われ、しばしばバックゲートを形成すると称される。使用に際して、ゲート18がソース8に対して陽電圧に保持される場合、ゲート18付近のp-領域で正孔が空乏し、そのため、残りの材料があたかもN型材料であるかのように挙動し、それによってソースとドレインとの間に延在するnチャネルを形成し、それによって電流を流すことができる。当業者には周知であるように、実際のところ、チャネルは、その長さに沿った電場勾配を均一に受けるわけではない。実際は、チャネルの大部分がソース電圧と同様の電圧であり、ドレインとソースの電位差のほとんどが、チャネルとドレインの境界の半導体の比較的小さな領域にわたって集中している。この観察は、デバイスの通電状態および非通電状態の両方に当てはまる。デバイスの重要なパラメータは、その降伏電圧であり得る。これは、電圧、この例では、デバイスが損傷することなく耐えることができるドレイン-ソース電圧VDSを特定する。半導体の製造は競争の激しいビジネスとなる可能性があり、それらの製品の収率を最大化するためには、トランジスタの製造業者および製造者の中には、トランジスタの動作電圧および他の特性を規定する種々の標準的なプロセスを有する者もある。よって、例えば、製造施設は、そのプロセスによって製造されるトランジスタが40ボルトで動作することを保証する40ボルトのプロセスを提供することができる。各プロセスは、該プロセスの一環として生じ、例えば、ウエハ上で何百万ものトランジスタを製造する際に使用することができる、標準的なビルディングブロックを有する。例えば、40ボルトのプロセスは、P注入ステップ、N注入ステップ、およびEPIエピタキシャル成長ステップを有することができ、それらの各々が、標準的な処理時間およびドーピングプロファイルを有することができる。プロセス内のステップの標準化により、製造効率を高めることが可能である。デバイス製造業者またはシリコン製造者は、通常、異なる降伏電圧を有するトランジスタを製造するための様々な利用可能なプロセスを有する。高電圧デバイスのためのプロセスは、より低い降伏電圧を有するデバイスのためのプロセスと比較して欠点を有する可能性がある。例えば、高電圧デバイスのプロセスは、リーク電流の増加、より大きなデバイスサイズ、速度の低下、または低電圧プロセスに関連する他の性能問題を有するデバイスを生成する可能性がある。高電圧プロセスの性能問題により、該高電圧プロセスが、特定の用途における使用には不適切となる可能性がある。低電圧プロセスは、信号処理のためのより迅速な切り替え時間または改善された直線性を有するトランジスタを生成してもよいが、より高い降伏電圧には対応できない。充填の速度および密度が重要である用途等の特定の用途において、製造業者は、典型的に最も低い許容電圧を有するプロセスを選択するであろう。単一基板上でプロセスを混合することは可能であるが、これは、必要とされる追加の処理ステップ、特に、追加のマスキングステップが必要とされる場合等の様々な要因のために、経済的および処理的コストの大幅な増加という代償を支払うことになる可能性がある。大半のウエハは、より高い電圧のトランジスタを形成するために、ウエハの小さな領域にのみ処理ステップが適用されている間にマスキングされる。よって、少数のトランジスタを形成するためのコストは、単一ウエハ内で何百万というトランジスタを形成するためのコストとほぼ同じである場合がある。追加の処理ステップも、ウエハ上に形成される機能回路の収率を減少させ得る故障率をもたらす。第1の降伏電圧よりも低い第2の降伏電圧を有するプロセスの製造ステップを使用して第1の降伏電圧を有するトランジスタを生成することが有益である可能性がある。よって、低電圧プロセスは、他の方法で予想されることになる電圧よりも高い降伏電圧を有するトランジスタを製造するために使用されてもよい。より高い電圧のトランジスタを生成するための低電圧プロセスの使用は、デバイスの通常のまたはバルクのトランジスタと同時により高い電圧のトランジスタを形成することを可能にし、それによって処理コストを削減する。図14に戻ると、N型領域が、その中に第1の濃度のドーパント原子を標準として有するように、ソースおよびドレインのN型領域は、標準的なN型ドーピングステップを有する40ボルトのプロセスを使用して製造されると仮定する。例えば、この濃度は、約1015ドナー原子/cm3程度であってもよい。この標準的なドーピング濃度は、典型的に、より低いドーピング濃度のN型注入領域が存在しない場合があるように、チップ全体にわたってNMOSデバイスのためのソースおよびドレインに用いられる。プラグおよび接触部のドーピングプロファイルのために、それぞれ、約1018および1020原子/cm3のドーパント濃度の、より高いドーピング濃度が用いられてもよい。プロセスは、エピタキシャル成長およびドーピングステップを含むことができる。上記数字は、およその目安に過ぎないが、ある領域と別の領域との間の濃度の密度は、100倍または1000倍異なってもよいことを示す。各プロセスにわずか数個の標準的なドーピング操作を提供することによって、製造効率のためにトランジスタ設計者の選択の自由を狭めることができる。上記のように、典型的には、N型FETにおける電圧降下のほとんどが、チャネルに対向するドレイン領域の端部で起こる。よって、第一近似として、実質的に作動するトランジスタをもたらす任意の範囲のドレイン-ソース分離が、同様の降伏電圧を有するトランジスタを生成することができる。よって、図14に示すデバイスのドレイン領域とソース領域との間の距離が大幅に増加されたとしても、降伏電圧は、比較的変化しないままとすることができ、40ボルトのプロセスでは約60ボルトとすることができる。しかしながら、ドレイン-ソース分離を増加させることにより、デバイスのオン状態での抵抗Ronを大幅に増加することができる。図1は、トランジスタの実施形態を概略的に示しており、この例において、NMOS電界効果トランジスタは、本発明の実施形態を構成し、同じ製造プロセスを使用して製造されるトランジスタから通常予想される降伏電圧を大幅に超える降伏電圧を呈している。これを分かりやすく言うと、40ボルトのプロセスを使用して、本発明者は、130ボルトを超える、実際には220ボルトまでの降伏電圧を有するトランジスタを製造することができたということである。よって、特定の実施形態において、降伏電圧は、通常の処理電圧の約3倍を超える。さらに、降伏電圧は、半導体ファウンドリによって提供されるプロセスを使用して製造されるトランジスタの予想される降伏電圧の少なくとも2倍とすることができる。図1に示すデバイスの構造には、降伏電圧の強化を達成するのに役立ち、また同時にデバイス性能を維持することもできるいくつかの特徴が存在する。別の図について特徴が以前に説明されている場合、説明において同じ参照番号が再び使用される場合がある。電界効果トランジスタは、トランジスタの導電性を制御するために電場を使用する。ゲート電極からトランジスタの本体を形成する半導体のウェルの中まで延在する電場は、デバイスの導電性を制御するために使用することができる。例えば、図1に示すように、ゲート電極から延在する電場は、デバイスのチャネルを形成する際に役立つことができる空乏領域をウェル内に形成することができ、チャネルは、ソース領域とドレイン領域との間に延在し、そこを通って電流の流れが起こる領域である。後により詳細に記載するように、特定の実施形態において、より電圧の低いプロセスから比較的高い降伏電圧のデバイスを形成する場合、望ましくない電流の流れを防止するおよび/または減少させるために追加の予防措置を用いることができる。図1に示すデバイスを図14に示すデバイスと比較すると、基板本体内のp-材料のウェル110は、絶縁壁102および下部絶縁表面104によって囲まれている。絶縁壁102および下部絶縁表面104は、特定のシリコンオンインシュレーターSOIプロセスにおいて等、当業者に既知のプロセスにしたがって提供することができる。特定の実施形態において、ウェルを基板から電気的に絶縁するために、基板112の上方にp-材料の絶縁ウェル110が提供される。しかしながら、他の実施形態では、ウェルと基板との間に存在するpn接合に逆バイアスをかけることによって、ウェルを基板から絶縁することができる。デバイスの種類および特性等の様々な要因に依存して、ウェルを基板から電気的に絶縁するための好適なpn接合を得るのに役立つように、第2のウェル内に第1のウェルを形成すること等によって、複数のウェルを用いることが望ましい可能性がある。しかしながら、トランジスタ設計者が、トランジスタの電圧と相対的な基板112に印加される電圧を制御できない場合、シリコンオンインシュレーターによる製造は、デバイスの動作を保証するのに十分ではないかもしれない。例えば、トランジスタ設計者は、ソース電圧の電圧と相対的な基板112に印加される電圧を制御できないかもしれない。ウェルの周囲の材料が、ウェルの下の材料と実質的に同じ電位である場合、基板とソース、または実際にはゲート18との間の大きな電位差が、絶縁層104から上向きに電圧の増加に伴って、そしてまた側壁から内側に移動する空乏領域の形成を生じさせる可能性がある。本出願の文脈において、側、上部、底部、下、上等の相対空間の用語は、デバイスが対応する図単数または複数に示されるように配向された場合の、デバイス内の特徴の相対的な位置を指す。図2は、先行技術のNMOSデバイスを例として示すが、絶縁壁120によって囲まれたP型ウェル110内に形成されている。N型ソース領域8がゼロボルトに接続されているのに対し、ドレイン領域は60ボルトの供給電圧に接続されており、すべての電圧はソース電圧に対して測定されたものである。ゲート電圧は、ゼロボルトである。基板112は、225ボルトで保持されている。絶縁壁120は、Pウェルと基板112との間の電流の流れを停止するが、電位差の結果としてのトランジスタ内での電場の形成は防止できないかもしれない。当業者には既知であるように、pn接合の形成によって空乏領域として知られる領域が生じ、pn接合の両側で異なるドーパントの濃度勾配が、相殺された電場勾配を生じさせる。空乏領域の範囲は、ドーパント密度に依存し、境界側のドーパント密度が増加すると、空乏領域は、その側の名目上のpn境界の近くにより限定されることになる。対照的に、低濃度にドープされた半導体材料は、pn接合にわたって印加される比較的小さな電位差の存在下であっても、空間的にかなり広範囲な空乏領域を有することができる。図2に示すように、ドレイン10が60ボルトであり、基板112が225ボルトである場合、参照番号122によって一般的に表されるように、ドレイン10から下向きに延在する空乏領域がデバイスの底部から上向きに延在する空乏領域と出会い、その一部を形成する。鎖線130は、ドレイン10内の空乏領域の端部を表している。鎖線132は、ソース8内の空乏領域の境界を表し、鎖線134は、ウェル内のp-材料へのバックゲート136の接続によって生じる空乏領域の端部を表している。この例では、上から見た場合にトランジスタは概念上対称であるが、但し、点状接続であるバックゲート接続は、1ヶ所のみで行われる。鎖線134によって囲まれた領域によって区切られたp-ウェル材料の非空乏領域は、デバイスの周囲にトーラスのように延在し、したがって、図2に示すように、デバイスを通る断面の左側および右側に存在する。ドレイン電位が増加すると、空乏領域122では正孔が空乏しており、したがってドレイン領域の延長を形成するN型材料の領域のように挙動するため、空乏領域122の電位もまた増加する。理論によって制限されるものではないが、ソース付近の降伏電圧に打ち勝つのに十分なほど電場勾配が高くなり、その結果、図3の矢印142によって示されるように電流流路が開放されるときまで、この電位の増加により、ソース端部の周囲の空乏領域が徐々に薄くなると考えられる。オフ状態での降伏の主な原因は、トランジスタの底部からの空乏領域の上向きの成長が、ソースの下に高電位領域を生じさせることである。特定の実施形態において、トランジスタの底部からの空乏領域の成長は、本発明の実施形態を表す図1および4に示すように、ドープ埋込層150の形成によって抑制することができる。ドープ埋込層150は、デバイスの底部からの空乏領域の上向きの成長およびドレインの下の空乏領域の下向きの成長を抑制することができる。よって、図4に示すように、空乏領域の境界134によって囲まれた非空乏領域152は、デバイスの活性領域ドレイン-ゲート-ソース領域の下に延在し、それによってこの特定の降伏機構を抑制する。上記のように、空乏領域は、側壁からも延在することができる。一実施形態において、図1に示すように、デバイスの外周の周囲にプラグ154が形成される。埋込層150およびプラグ1543次元デバイスにおいて周囲のカーテンを効率的に形成することができるは、比較的高いドーパント濃度のP型材料によって形成することができる。望ましくない電場のさらなる源は、トランジスタの上に金属コネクタを配索することによってもたらされる可能性がある。例えば、金属コネクタは、回転対称性を呈するデバイスの上に配索される。そのようなデバイスにおいて、ドレインは、ゲート電極、ひいてはチャネルによって取り囲まれ、一方、チャネルは、ソースによって取り囲まれた材料の中州部分となる場合がある。本明細書に記載される場合、取り囲まれたは、電極が環状であることを意味するものではなく、単に、別のエリアを実質的に囲む2次元でために、電極が実質的に取り囲んだ環になっていることを意味する。そのような構成において、ドレインへの金属接続は、ゲートの一部の上を通過する。ドレインへの接続は、未知ではあるが潜在的に高い電圧とすることができ、よって、導体の周囲に電場勾配を形成する場合がある。電場勾配は、潜在的にチャネル内に延在し、それによってチャネル内の空乏領域の形状またはサイズ、ひいてはデバイスの特性を変更する。この影響に打ち勝つために、ゲートとゲート領域の上を通過する導体との間に、スクリーニング要素、例えばスクリーンを形成することができる。スクリーンは、電場勾配からゲートをシールドするために、ゲート電極18の上方に配置された金属化領域であってもよい。スクリーンは、一定電圧に保持されてもよいか、またはスクリーンとゲート電極との間に電場勾配が存在しないようにゲートに接続されてもよい。これは、ポリシリコンゲート18の上方にあるが、ゲートに接続され、ゲートに張り出している金属層170の提供によって図1に示される。上記アプローチは、その降伏電圧を増加させるために、隣接する任意の好適なトランジスタに適用することができる。図1において、金属層170は、ゲートに張り出しているように図示されているが、特定の実施形態において、金属層170は、ゲートに張り出す必要はない。高電圧デバイスの形成において、デバイスの活性領域内における過剰な電場勾配の形成を防止するために、ソース領域とドレイン領域との間のおよび/またはそれらに隣接する空乏領域の成長および/または形状を制御することが重要である可能性がある。デバイスの活性領域内で空乏領域真性領域として知られることもあるの形状を制御するためのアプローチを次に説明する。これらのアプローチは、デバイス内のドーパントプロファイルの変更を生じさせる。一実施形態において、改善された降伏電圧を提供するために、ソース領域とドレイン領域との間ではあるが、そこに隣接せずに、P型材料の領域が配置される。この追加の注入部は、チャネル内に形成され、ドレインとソースの中間であるため、それは中間領域と見なすことができる。この例示的なNMOSデバイスにおいて、中間領域はP型領域である。他の実施形態において、中間領域はソースに触れてもよいが、ドレインには当接または接触しない。後により詳細に記載するNMOSの例において、n型ドーピングまたは半導体材料は、第1の種類のドーピングまたは半導体材料を意味し、一方でP型ドーピングまたは半導体は、第2の種類のドーピングまたは半導体材料を意味する。しかしながら、当業者は、第1のドーピング種および反対の第2のドーピング種への言及は、それぞれn型およびp型、または、それぞれp型およびn型を指してもよいことを容易に理解するであろう。図1において、中間領域200は、ゲート18の下のチャネル内に形成され、ドレイン10から離間されており、この実施形態は対称的なデバイスであるため、中間領域200もソース8から離間されていることが見て取れる。空間については、後にさらに詳細に論じる。一実施形態において、ドレイン10の接触部は、少なくともドレインの表面付近で、同じく中央領域であると見なすことができる第1のドレイン領域202を画定することができる。ドレイン10は、ソース8に向かって、また任意選択でソース8から離れて、距離L1だけ横方向に延在する第2のドレイン領域204を有する。この第2のドレイン領域204は、ドレインの第1の中央領域202と比較してより低濃度にドープされている。よって、第1のドレイン領域は、第2のドレイン領域内のドーピング濃度の高いエリアとして形成することができる。この比較的低濃度にドープされた領域204の横方向の広がりL1は、空乏領域の拡張を可能にする。これにより、ドレイン端子とソース端子との間の電位差によって生じる電場がより長い距離にわたって拡張することができ、したがって電場勾配を減少する。よって、ドレインの第1の領域202から、第1のドレイン領域202の周囲に形成される低濃度にドープされたN領域の端部までの距離は、距離L1によって実質的に画定され、N型ドレイン10の端部特に、第2のドレイン領域204の端部と中間チャネル領域200の端部との間の空間または空隙の幅は、距離L3によって画定される。さらなる強化は、比較的低濃度にドープされた領域である第2のドレイン領域204と実質的に同じ垂直方向の広がりまたは半導体への貫通度で、金属接触部14から下向きに、かつ第1の領域202の下方に延在する第3のドレイン領域206を画定する、比較的濃度の高い材料のプラグを形成することである。増加された高ドーピング領域の空間的広がりは、第1のドレイン領域202の周囲のデバイスの上部表面で電流密度が増加する傾向を減少させる。高い電流密度の形成は、原子からのキャリアのストリッピングを生じさせる可能性があり、それによって、より多くのキャリアを生じさせ、これらは、一方、キャリアは、さらに高い電流密度等を生じさせる等々となって、電場勾配と電流密度との相互作用によって駆動されるアバランシェによるオン状態での降伏機構をもたらす。より広い高ドーピング領域を提供することにより、ドレイン10の電流収集領域がより深い深さにわたって延在し、よって第3のドレイン領域206の境界で電流密度が増加し、それによってオン状態の降伏電圧の増加が生じる。一実施形態において、第1のドレイン領域202のドーピング濃度は、第2のドレイン領域204および第3のドレイン領域206のドーピング濃度よりも高く、第3のドレイン領域206のドーピングは、第2のドレイン領域204のドーピング濃度よりも高い。よって、第3のドレイン領域206は、第2のドレイン領域204内のドーピング濃度の高いエリアとして形成することができ、第1のドレイン領域202は、第2および第3のドレイン領域204および206内のさらにドーピング濃度の高いエリアとして形成することができる。この様式で第1、第2、および第3のドレイン領域をドーピングすることにより、第3のドレイン領域206は、オン状態での降伏電圧を増加させることができ、同時に第2のドープされた領域204は、上述のように空乏領域の拡張を可能にすることができる。空乏領域を拡張することによって電流密度を制御することができる。空乏領域は、水平方向および垂直方向の両方に拡張することができる。ソースおよびドレイン領域8、10、特にドレイン10の下における空乏領域の垂直方向の拡張を制御することにより、ドレインがチャネルに対向する領域で半導体デバイスの表面付近にこれらの領域内に電流が集中する傾向を減少させることができる。拡張を制御するために、一実施形態において、第1および/または第3のドレイン領域206の下方に比較的低濃度にNドープされた第4のドレイン領域210が形成され、この低濃度にドープされた領域の横方向の広がりは、第2のドレイン領域204の横方向の広がりよりも少ない。よって、図1の断面図に示すように、第2のドレイン領域204は、チャネルおよびソース8に向かう側に第4のドレイン領域210から張り出している。チャネルに対向していない側で第2のドレイン領域204が第4のドレイン領域210から張り出しているかどうかは重要ではない。張り出し部の幅は、距離L2によって表される。このデバイスは対称的であるため、ソース8のドーピング構造は、ドレイン10と同じであり、したがって第1~第4のドレイン領域202~210に対応する第1~第4のソース領域を有する。図示したNMOSデバイスの中間領域200は、幅L4を有するP型材料のウェルによって形成される。この幅L4は、ゲート18の下にあり下にあり、チャネル長の大部分を画定する。この中間領域200は、完成したデバイスに多数の操作上の利点を付与する。第1に、中間領域200は、パンチスルーに対する保護の強化を提供することができる。パンチスルーは、ドレインの周囲のしかし、ソースに向かって延在する空乏領域の幅とソースの周囲のしかし、ドレインに向かって延在する空乏領域の幅の和がドレイン-ソース分離と等しい場合に起こり、そのため、連続的な空乏領域がソースからドレインに延在する。この中間領域200のドーピング密度が比較的高いことは、第1のドレイン領域202の周囲の第2のドレイン領域204のドーピングがより低いことに起因して空乏領域が延在する傾向を妨げる。当業者は、通常、パンチスルーの問題を削減するための方法は、バルクドーピングレベルを増加させることであると教示されるのに対し、このデバイスでは、バルクすなわち、ウェル110のドーピングドーパントレベルは変更することができないため、このアプローチは直感に反するものである。ドープされた領域200は比較的高いドーパント濃度を有し、領域200その中ではあるがの端部の周囲の空乏領域の拡張が抑制されるため、この技法を採用することにより、デバイスを物理的により小さくすることが可能である。中間領域200とドレイン10との間の空間を含むP型ウェル110と比較して、比較的高濃度にドープされることにより、中間領域200は、ドレイン-ソース電流を通過させるために利用可能なより多くの電流キャリアを有し、よってオン状態での抵抗RDSonの減少をもたらす。さらに、中間領域200は、デバイスの閾値電圧の制御を可能にする。ソース電圧と比較して正であるゲート電圧は、ゲートから正孔を遠ざけ、電子が優勢な反転領域を生じさせ、チャネルの形成を生じさせる。Pウェル110のドーピングレベルに対するチャネルのドーピング濃度の変更により、反転効果の調整が可能となり、閾値電圧が制御される。この技法は、強化モードおよび空乏モードのデバイスの挙動を制御するために使用することができる。デバイス性能を特徴付けるために、シミュレーションおよび実験の両方によってこれらの特性の影響を調査した。特定の実施形態において、中間領域200の使用は、前述したものに加えて、さらなる利益および/または特性を提供することができる。図5は、第2のドレイン領域204内に形成された第1のドレイン領域202を有するトランジスタのドレイン領域10のシミュレーションを示す。図2に示したドレインとは対照的に、第2のドレイン領域204のドーピングは、意図的に比較的低濃度に維持することができる。第2のドレイン領域204の概念的境界が、実線250によって示される。シミュレーションのためのドレイン電圧は200Vであった。空乏領域の境界は、ドレインの下をゲート領域に向かって延在する鎖線254;考慮されるトランジスタと壁102の他方の側のシリコンとの間の電位差の結果としての絶縁壁102に隣接する鎖線256;半導体材料の第1の領域付近の鎖線258;およびゲートスクリーン170の端部の上に漏れ出した電場勾配の結果として不要な空乏領域の形成を示す鎖線260によって示される。またこの図は、比較的高い電場勾配の2つの領域262および264も概略的に示しており、これらの勾配は、ドレイン-ソース電圧が増加すると、最終的にはデバイスの降伏を引き起こす。領域262は、最も電場の高い領域であり、図5で影付けした領域に示すように、電場勾配が1.6×104ボルト/cmにも達する可能性がある半導体の体積を示す。鎖線266および268によって囲まれた領域264は、より低い静電場勾配を有するが、それでもなお、デバイスの残りの部分が受ける電場勾配よりも高い。しかしながら、領域264は、第1のドレイン領域202の接触部からゲートに向かってある距離だけ延在しているため、ドレイン-ソース電圧の一部を降下させ、それによってデバイスの全体的な降伏電圧を増加させることが見て取れる。図6を参照すると、第1および第2のドレイン領域202および204の下に第4のドレイン領域210が包含されることにより、図5のデバイス構造が変更されている。この図では、図5のように、注入された領域の端部は丸みを帯びて示されている。このドーパントプロファイルは、当業者には既知であるように、エネルギーイオンビームの経路で好適にマスキングされた後でシリコン基板を配置することにより、上方からのイオン注入によってデバイスがドープされることによって生じる。イオンはシリコンを透過するが、イオン濃度は、ウエハの表面付近で最大となる傾向にある。これに対応するために、デバイスは、注入したイオンの拡散距離該距離は、加熱温度および加熱時間を制御することによって変更することができるにわたる熱拡散を促進するために加熱を受けることができる。そのような拡散の効果は、注入された領域の端部に丸みを持たせることである。図6は、静電電位よりもむしろ電流密度を示しているが、空乏領域の境界も示している。図5と図6を比較すると、矢印Wによって示されるように、第2のドレイン領域210の端部に隣接する非空乏領域280は、図5に示す実施形態において矢印W’によって示される同等の領域よりもかなり幅広いことが見て取れる。このより幅広い非空乏領域280は、ドレイン-ソース電流を伝導させるために、より大きな体積のシリコンが使用されることを可能にする。図7は、ドーパント密度の高いプラグが第4の領域210の頂上部まで下向きに延在するようにドレインの第3の領域206をともなう、図6の構成に対するさらなる変更を示す。この図は、プラグまたは第3のドレイン領域206の追加により、伝導のためのシリコンの体積がさらに大きくなり、したがって、高い電圧で起こる高い電流密度を減少させることを示している。プラグは、シリコン内のソースおよびドレインの接触部に、最も高い電流密度の領域を接触する角部から離れるように移動させる正味の影響を有するドーパント濃度の高い領域を形成する。プラグは、電流が伝導するために利用可能なシリコンの体積を増加させ、したがって電流密度を減少させ、これは今度は、デバイスの直列抵抗を減少させる一方で、接触部の衝突イオン化を減少させる。図8は、以下の寸法で製造された試験デバイスの一群の特性曲線を示す:L1=7μm、L2=2μm、L3=2μm、L4=4μm、第1のドレイン領域202でのドーピング=1x1021cm-3、第2のドレイン領域204でのドーピング=5x1015cm-3、第3のドレイン領域206でのドーピング=1x1018cm-3、第4のドレイン領域210でのドーピング=5x1015cm-3、中間領域200でのドーピング=1x1016cm-3、およびバルク領域110でのドーピング=1x1015cm-3。広義で述べると、第2のドレイン領域204でのドーピングは、第1のドレイン領域202でのドーピングの10,000倍を超えるより低く濃縮されていることが見て取れる。第3のドレイン領域206でのドーピングは、第2のドレイン領域204でのドーピングの100倍より多く濃縮されている。第4のドレイン領域210でのドーピングは、第2のドレイン領域204でのドーピングの濃度と類似する。第2および第4のドレイン領域204、210は、バルク材料本体またはトランジスタのウェル110よりも約5~20倍高い濃度にドープされる。本明細書に記載されるスキームを採用する場合、40ボルトのプロセスを使用して製造されるデバイスでは、130ボルトを超える降伏電圧が達成されることが見て取れる。種々のゲート-ソース電圧VGSについて特性をプロットした。最初に、VGS=90Vのときに、約4.4mAの電流の流れIDSを確立した。しかしながら、VGSが約30Vに減少すると、電流の流れは約0.8mAに低下した。VGS=130Vの場合、特性は、約40ボルトでデバイスの三極管領域からピンチオフ領域まで移動し、VDSが増加すると低い増分抵抗を呈した。図1に戻ると、一実施形態において、SOI層104を有するPドープされたウエハおよび基板の上方に形成される絶縁壁102を使用することによってデバイスが製造される。そのドーパント濃度で予めドープしたウエハを有することによって、比較的高濃度にドープされたP型埋込層150を提2供することができる。埋込層150から、ウエハは、最初に第4のドレイン領域210の底部まで上方に延在する。ウェル110内のバルク材料のための自由キャリア濃度をP-濃度レベルまで減少させるようにウエハを低濃度にnドープすることができ、または埋込層150の上の層を埋込層150上でエピタキシャルに成長させ、必要なP-レベルまでドープしてもよい。当業者には明白であるように、ウエハ上でのシリコンのエピタキシャル成長およびドーピングステップからもたらされる一連のステップとして、ここから、ドレイン構造210、204、206、200、およびプラグ154が形成されてもよい。トランジスタは最初から構築することができる、したがって、続けて第4のドレイン領域の上に第2および第3のドレイン領域を形成する成長させる、マスキングする、およびドープする前に、マスキングおよび注入ステップにより、例えば、第4のドレイン領域210の幅および位置を画定することが可能である。よって、寸法L1、L2、およびL3は全て、トランジスタの構築中に、すなわちデバイス設計者の制御下で、マスクによって画定することができる。同様に、中間領域200のサイズL4も、ドーピングステップと併せて用いられるマスクによって制御することができる。図9は、図1に示すトランジスタの代替の回転対称的な形態の平面図を示す。ドレイン、ゲート、およびソース電極は、それぞれ、D、G、およびSと表示されている。この平面図は、完成した対称的なデバイスにおいて、ドレイン電極への導電接続を形成するために使用される金属相互接続部350は、ゲートおよびソース領域の上を通過することを示している。したがって、図1に示すスクリーン/シールド170は、ドレイン電圧によって誘導される電場がゲート領域内に透過するのを防止する際に使用することができる。これまで記載したデバイスは、図1に概略的に示すような断面で見た場合に、ソースおよびドレイン構造が同じドーピングプロファイルおよび構造を有するという点において対称的であると記載されてきた。しかしながら、当業者は、本明細書に記載される教示が、特定の非対称的なデバイスを含む任意の好適なデバイスに適用できることを理解するであろう。図10は、一実施形態による非対称的なPMOSデバイスを示す。デバイスの下または上から電場の影響を制御することに関連する構造のうちのいくつかは、図1のNMOSデバイスに示すものと同じである。基板300から始まって、図1の層104に類似するシリコンオンインシュレーター誘電体絶縁層302が、基板の上に提供されている。図1のデバイスの壁102に対応する絶縁側壁304が提供される。図1の層150に対応する高濃度にドープされた埋込層306も存在し、それは、デバイスの製造中に最初のエピタキシャル成長が起こる前に形成され、使用においては、高電圧でデバイス性能に影響を与える場合があるウエハすなわち、基板300のバイアス電圧に対応するようデバイスを保護する。この例では、埋込層306は、P型半導体である。埋込層306の上はウェル領域308であり、図示した例では、層306の上でエピタキシャル成長によって形成されるP型層である。ドレイン10は、図10の右側に向かって示され、第2のドレイン領域312を形成する同じくP型のより低い濃度にドープされた半導体のウェル内に形成され、かつ該ウェルによって包囲された、高濃度にドープされたP型半導体の第1のドレイン領域310を備える。高濃度にドープされたプラグは、第1の領域310の角部で電流集中を抑制するために第1のドレイン領域310の下に延在する第3のドレイン領域314を形成する。上述のように、そのような電流集中およびそれに付随する高い電場勾配は、デバイスのオン状態での性能を低下させる可能性があり、それによってアバランシェによるオン状態の降伏機構がもたらされる可能性がある。同様に、第2のドレイン領域312は、電流集中を抑制する一方で、オン状態での電流伝導を強化するために、第1および第3のドレイン領域の周囲に低抵抗のPウェルを形成し、それによって、高い電場勾配の存在下における高い電流密度の結果としての降伏のリスクを削減する。図10のデバイスの左側に向かってソース8が、および中央領域にゲート18が示される。N型半導体の低濃度にドープされた領域320は、デバイスのチャネル領域およびバックゲートを形成する。この領域320におけるドーピングが比較的低いことにより、空乏領域がその全体に拡張することが可能となり、それによってソースとドレインとの間の電場勾配を減少させる。ソース8は、高濃度にドープされたN型領域324に隣接する高濃度にドープされたP型領域322として形成され、低濃度にドープされた領域320への低抵抗接続を形成する。低濃度にドープされた領域320の下に、より深い、N型材料の低濃度にドープされたウェル330が提供される。領域330は、低濃度にドープされた領域320が延在するほどにはドレイン10に向かって延在しないため、図10にはL2と表される張り出し部が存在する。より深い領域330の提供は、オン状態での降伏性能を強化するために、表面すなわち、シリコンと酸化皮膜340との界面付近の電流集中を防止するために使用される。空間L2は、オン状態での降伏性能を変更するために使用される。より深い領域330が提供されない場合、低濃度にドープされた領域320を空乏させ、したがって電場の強度を弱めて降伏電圧を増加させるように、空乏領域は、上向きおよび横方向に拡張することができる。しかしながら、これはオン状態での電流集中の原因となるため、空間L2を使用してデバイス性能のこの態様を制御することができる。よって、NMOSおよびPMOSデバイスの両方にn-ウェル330または210図1が提供され、その上にさらなる張り出したN領域320または204図1をエピタキシャルに成長させることができる。これにより、低濃度にドープされたN領域320、210が、デバイスの表面で高濃度のドーパント原子の影響を受けることなく、半導体の中により深く延在することができる。寸法L1は、空乏領域がチャネルからどれくらい戻るように拡張できるかを制御することができ、それによって、印加した電圧によって生じる電場を減少させる。よって、L1がより大きいほど、降伏電圧がより高くなり場合がある。寸法L4は、チャネル長であり、閾値電圧およびチャネル抵抗等のデバイスの切り替え挙動を制御することができる。図11は、本発明の実施形態を構成するPMOSトランジスタの一例について一連の特性曲線を示す。この例では、L1=3μm、L2=2μm、L3=3μm、そしてL4=10μmである。デバイスは製造業によって提供される40Vのプロセスを使用して製造されたが異なる製造業者からの40Vのプロセスとの間には相当の類似性があるが、このデバイスは、約-120~-130ボルトまでのVDSで比較的良好に挙動し、-90V等のより低いVGS電圧でVDSが約-130Vになった後、VGS=-130で性能の劣化が始まるに過ぎず、トランジスタは、VDSが約-180ボルトになるまで故障しないことが見て取れる。図12は、図10および図11のPMOSトランジスタのゲート電圧の関数としてのドレイン電流のプロットであり、閾値電圧VTが約-8ボルトであることを示している。対称的および非対称的なデバイスの両方で、より高いVDSおよび電流密度でデバイスを加熱することは、図13で鎖線として示される領域400によって概略的に示されるように、特性曲線を逆向きにする原因となる可能性がある。これは望ましくない可能性がある。しかしながら、MOSFETは、チャネル長の調節により、鎖線410によって表される特性のスロープを呈することができることも分かっているアーリー効果としても知られる。空乏の幅が拡張する距離は、寸法L3および/またはL4を調整することによって変化させることができ、そうすることで、デバイス性能を向上させるためにアーリー効果を用いて加熱効果を補償することができる。一実施形態において、L3は、約0μm~約7μmの範囲内で選択することができる。所与の製造プロセスのために、設計者は、特定のプロセスのために性能を特徴付けることができるように、テストチップ上で様々なデバイスを製造することができる。よって、例えば、L3の寸法は、デバイス性能とデバイスサイズとの間の適当な妥協点に達するように、テストチップを使用して選択することができる。他の実施形態において、トランジスタは回転対称性を呈しない。図15は、回転対称性を呈しないが、ソースS、ゲートG、およびドレインDの位置を示すデバイスの平面図である。ソースSおよびドレインDは、ゲートGから離間されて図示されているが、ソースおよびドレインの追加領域例えば、第2のドレイン部分204が、ゲートGの下に延在してもよい。いずれかの実施形態からの間隙または空間L3を含む、図1または図10のドーピング構造を、図15のトランジスタに適用することができる。このように、電界効果トランジスタ内に追加の構造を提供すること等によって、強化された降伏電圧を有するデバイスを製造することが可能である。前述の降伏強化電圧方式を採用するデバイスは、種々の電子デバイス内に実装することができる。電子デバイスの実施例としては、消費家電製品、消費家電製品の部品、電子試験機器等を含むことができるが、それらに限定されない。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路も含むことができる。消費家電製品は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末PDA、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、DVDプレーヤ、CDプレーヤ、VCR、MP3プレーヤ、ラジオ、ビデオカメラ付きレコーダー、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯/乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含むことができるが、それらに限定されない。さらに、電子デバイスは、未完成品を含むことができる。本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内である。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態にも組み込むことができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ、定義される。"