"クロックを出力する側の出力側半導体回路と、前記クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、抵抗素子を介してアースに接続される又は前記抵抗素子を介さずに前記アースに接続される外部端子と、前記外部端子の端子電圧と所定の基準電圧とを比較して、前記端子電圧が前記基準電圧となるようにフィードバックするフィードバック回路と、前記外部端子を介して前記アース側に第1電流を流す第1電流回路と、前記第1電流のカレントミラー電流である第2電流を流す第2電流回路とを有するカレントミラー回路と、前記第2電流を電圧に変換するI/V変換回路と、前記I/V変換回路の出力電圧に基づいて、前記切替信号を生成する信号生成回路と、を備えることを特徴とする半導体回路。請求項1に記載の半導体回路において、前記カレントミラー回路を構成し、制御端子同士が接続される2つのトランジスタの前記制御端子の電圧に基づいて、前記クロックを生成するための基準信号を生成する発振回路を備えることを特徴とする半導体回路。請求項1または請求項2に記載の半導体回路において、前記切替信号が前記入力側半導体回路に切り替えるための状態であるとき、前記第1電流を遮断する遮断回路を備えることを特徴とする半導体回路。請求項3に記載の半導体回路において、前記信号生成回路は、前記切替信号が前記入力側半導体回路に切り替えるための状態であるときに、前記切替信号の状態を保持する保持回路を有することを特徴とする半導体回路。複数個の制御ICに用いられる各クロックを同期させる方法として、当該複数個の制御ICをマスターICとスレーブICのいずれかにそれぞれ役割を決め、マスターICで生成されたクロックをスレーブICに供給することでクロックを同期させることができる。このとき、マスターIC及びスレーブICに関する設定をそれぞれの制御ICに対して行う場合に、外部ピンを用いてそれらの役割を好適に設定すること望まれる。本発明の目的は、外部ピンをより好適に用いて、半導体回路の役割を設定することである。本発明に係る半導体回路は、クロックを出力する側の出力側半導体回路と、クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、抵抗素子を介してアースに接続される又は抵抗素子を介さずにアースに接続される外部端子と、外部端子の端子電圧と所定の基準電圧とを比較して、端子電圧が基準電圧となるようにフィードバックするフィードバック回路と、外部端子を介してアース側に第1電流を流す第1電流回路と、第1電流のカレントミラー電流である第2電流を流す第2電流回路とを有するカレントミラー回路と、第2電流を電圧に変換するI/V変換回路と、I/V変換回路の出力電圧に基づいて、切替信号を生成する信号生成回路と、を備えることを特徴とする。上記構成の半導体回路によれば、外部端子に抵抗素子を接続するか否かで切替信号の状態を変更することができる。したがって、外部端子に抵抗素子を接続するか否かで半導体回路の役割を設定することができる。以下に図面を用いて、本発明に係る実施の形態を詳細に説明する。また、以下では、半導体回路システムにおいて、1つの半導体回路をマスターICとし、1つの半導体回路をスレーブICとするものとして説明するが、このマスターIC/スレーブICの数以外の数であってもよく、例えば、スレーブICの数を数十個に増加させてもよい。また、以下では、全ての図面において、同様の要素には同一の符号を付し、重複する説明を省略する。また、本文中の説明においては、必要に応じそれ以前に述べた符号を用いるものとする。図1は、半導体回路10a,10bを備える半導体回路システム10を示す図である。半導体回路システム10は、マスターICである半導体回路10aによって生成されたクロックによって、半導体回路10aの内部ロジック部125aと、スレーブICである半導体回路10bの内部ロジック部125bとを同期して動作させる機能を有する。半導体回路10aの外部端子130aは、抵抗素子150RTを介してアース接続されている。また、半導体回路10bの外部端子130bは、抵抗素子150を介さずにアース接続されている。半導体回路10aのクロック用端子140aと半導体回路10bのクロック用端子140bとはクロック配線160によって接続されている。図2は、半導体回路10aの各要素の詳細図である。半導体回路10aは、外部端子130aに抵抗素子150が接続されることによりマスターICとして設定される回路である。また、半導体回路10aは、フィードバック回路20aと、カレントミラー回路30aと、V/I変換回路40aと、信号生成回路50aと、遮断回路60aと、マスター/スレーブ切替回路70aと、起動回路80aと、発振回路90aと、制御部100aと、CLK生成回路110aと、切替回路120aと、内部ロジック部125aと、外部端子130aと、クロック用端子140aとを備える。フィードバック回路20aは、トランジスタ22aと、オペアンプ24aと、基準電圧回路26aとを有する。フィードバック回路20aは、外部端子130aの端子電圧が基準電圧回路26aによって出力される基準電圧となるように電圧をフィードバックする回路である。トランジスタ22aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。トランジスタ22aは、ドレイン端子がカレントミラー回路30aの第1トランジスタ32aのドレイン端子と接続され、ソース端子が外部端子130a及びオペアンプ24aの負極側入力端子に接続されるnチャネルMOSトランジスタである。オペアンプ24aは、正極側入力端子と、負極側入力端子と、出力端子とを有する。オペアンプ24aは、正極側入力端子には基準電圧回路26aが接続され、負極側入力端子には外部端子130a及びトランジスタ22aのソース端子が接続され、出力端子には遮断回路60aのドレイン端子及びトランジスタ22aのゲート端子に接続される演算増幅器である。基準電圧回路26aは、オペアンプ24aの正極側入力端子に接続される回路である。また、基準電圧回路26aは、所定の基準電圧Vrefをオペアンプ24aの正極側入力端子に供給する。カレントミラー回路30aは、第1トランジスタ32aと第2トランジスタ34aとを有する。また、カレントミラー回路30aは、外部端子130aを介してアース側に第1の電流Irefを流し、さらに、その第1の電流と同じ電流値を有する第2の電流Irefをカレントミラー電流として流す回路である。第1トランジスタ32aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第1トランジスタ32aは、ソース端子が電源電圧に接続され、ドレイン端子がトランジスタ22aのドレイン端子及び第1トランジスタ32aのゲート端子に接続され、ゲート端子が第1トランジスタ32aのドレイン端子及び第2トランジスタ34aのゲート端子に接続されるpチャネルMOSトランジスタである。第2トランジスタ34aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第2トランジスタ34aは、ソース端子が電源電圧に接続され、ドレイン端子がV/I変換回路40aの一方側端子に接続され、ゲート端子が第1トランジスタ32aのゲート端子に接続されるpチャネルMOSトランジスタである。V/I変換回路40aは、一方側端子と他方側端子とを有する抵抗素子Routである。V/I変換回路40aは、一方側端子が第2トランジスタ34aのドレイン端子及び信号生成回路50aのトランジスタ52aのゲート端子と接続され、他方側端子がアースされる。信号生成回路50aは、トランジスタ52aと、抵抗素子54aと、ラッチ回路59aを有する。また、信号生成回路50aは、V/I変換回路40aの出力電圧に基づいて、半導体回路10aがマスターICとして機能するかスレーブICとして機能するかを設定するための切替信号を出力する。ここで、切替信号がLow信号のときはマスターICとして機能し、切替信号がHigh信号のときはスレーブICとして機能する。トランジスタ52aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。ドレイン端子が抵抗素子54aの他方側端子に接続され、ゲート端子が第2トランジスタ34aのドレイン端子及びV/I変換回路40aの一方側端子に接続され、ソース端子がアースされるnチャネルMOSトランジスタである。抵抗素子54aは、一方側端子と他方側端子とを含む。そして、抵抗素子54aは、一方側端子が電源電圧に接続され、他方側端子がトランジスタ52aのドレイン端子及びラッチ回路59aのNAND回路58aの一方側入力端子に接続される。ラッチ回路59aは、NAND回路56aとNAND回路58aとを含む。ラッチ回路59aからは半導体回路10aがマスターICとして機能するかスレーブICとして機能するかを設定するための切替信号が出力される。NAND回路56aは、一方側入力端子が制御部100aに接続され、他方側入力端子がNAND回路58aの出力端子に接続され、出力端子がNAND回路58aの他方側入力端子に接続される。NAND回路58aは、一方側入力端子が抵抗素子54aの他方側端子及びトランジスタ52aのドレイン端子に接続され、他方側入力端子がNAND回路56aの出力端子に接続され、出力端子がNAND回路56aの他方側入力端子及びマスター/スレーブ切替回路70aの一方側端子に接続される。遮断回路60aは、ドレイン端子と、ソース端子と、ゲート端子とを含むnチャネルMOSトランジスタである。また、遮断回路60aは、ドレイン端子がトランジスタ22aのゲート端子及びオペアンプ24aの出力端子に接続され、ソース端子がアースに接続され、ゲート端子がNAND回路58aの出力端子及びマスター/スレーブ切替回路70aの一方側端子に接続される。マスター/スレーブ切替回路70aは、ラッチ回路59aから出力される切替信号に基づいて、半導体回路10aがマスターICとして機能するかスレーブICとして機能するかを切り替える。マスター/スレーブ切替回路70aは、一方側端子がラッチ回路59aの出力端子及び遮断回路60aのゲート端子に接続され、他方側端子が切替回路120aに接続される。起動回路80aは、ドレイン端子と、ソース端子と、ゲート端子とを含むpチャネルMOSトランジスタである。起動回路80aは、ソース端子が電源電圧に接続され、ドレイン端子が第1トランジスタ32aのゲート端子及び第2トランジスタ34aのゲート端子に接続され、ゲート端子が制御部100aに接続される。発振回路90aは、トランジスタ92aと、トランジスタ94aと、コンデンサ96aと、トランジスタ98aとを含む。また、発振回路90aは、第1トランジスタ32aのゲート端子の電圧Vb第2トランジスタ34aのゲート端子の電圧も同じ電圧に基づいて、内部ロジック部125aを動作させるクロックを生成するための三角波信号を出力する。トランジスタ92aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ92aは、ソース端子が電源電圧と接続され、ゲート端子が第1トランジスタ32aのゲート端子及び第2トランジスタ34aのゲート端子に接続され、ドレイン端子がトランジスタ94aのドレイン端子に接続されるpチャネルMOSトランジスタである。トランジスタ94aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ94aは、ドレイン端子がトランジスタ92aのドレイン端子と接続され、ゲート端子が制御線100aと接続され、ソース端子がコンデンサ96aの一方側端子、トランジスタ98aのソース端子及びCLK生成回路110aの一方側端子に接続されるnチャネルMOSトランジスタである。コンデンサ96aは、一方側端子がトランジスタ94aのソース端子、トランジスタ98aのソース端子及びCLK生成回路110aの一方側端子に接続され、他方側端子がアース接続される容量素子である。トランジスタ98aは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ98aは、ソース端子がトランジスタ94aのソース端子、コンデンサ96aの一方側端子及びCLK生成回路110aの一方側端子に接続され、ゲート端子が制御部100aに接続され、ドレイン端子がアース接続されるpチャネルMOSトランジスタである。制御部100aは、半導体回路10aの各要素の動作制御等を行う回路である。制御部100aは、起動回路80aのゲート端子及びNAND回路56aの一方側端子と制御線101aによって接続される。そして、制御部100aは、オペアンプ24aと制御線102aによって接続される。さらに、制御部100aは、トランジスタ94aのゲート端子及びトランジスタ98aのゲート端子と制御線103aによって接続される。CLK生成回路110aは、発振回路90aによって出力される三角波信号に基づいて、内部ロジック部125aを動作させるためのクロックパルス信号を生成する。CLK生成回路110aは、一方側端子がコンデンサ96aの一方側端子、トランジスタ98aのソース端子と接続され、他方側端子が切替回路120aの一方側端子と接続される。切替回路120aは、CLK生成回路110aとクロック用端子140a及び内部ロジック部125aとの間の経路を遮断/接続する。切替回路120aは、一方側端子がCLK生成回路110aの他方側端子と接続され、他方側端子がクロック用端子140a及び内部ロジック部125aに接続されるスイッチ回路である。また、切替回路120aのスイッチング制御は、マスター/スレーブ切替回路70aの制御によってなされる。内部ロジック部125aは、順序回路と組み合わせ回路を含んで構成される。そして、内部ロジック部125aの順序回路は、CLK生成回路110aによって生成されたクロックによって動作する。また、内部ロジック部125aは、切替回路120aの他方側端子及びクロック用端子140aに接続される。続いて、上記半導体回路10aの作用について、図1,2を用いて説明する。まず、半導体回路10aが起動していない状態では、制御部100aから出力されるLow信号が制御線101aを介して起動回路80aのゲート端子及びNAND回路56aの一方側端子に入力される。これにより、起動回路80aは、ON状態となるため、第1トランジスタ32a及び第2トランジスタ34aのゲート端子には、High信号が入力される。したがって、第1トランジスタ32a及び第2トランジスタ34aはOFF状態換言すれば、カレントミラー回路30aの動作が停止状態となり、トランジスタ52aのゲート端子には、Low信号が入力される。これにより、トランジスタ52aがOFF状態となり、NAND回路58aの一方側端子には、High信号が入力される。一方、NAND回路56aの一方側端子にはLow信号が入力されているため、NAND回路56aからはHigh信号が出力され、これがNAND回路58aの他方側端子に入力される。したがって、NAND回路58aの一方側端子及び他方側端子にはHigh信号が入力されているため、NAND回路58aからはLow信号が出力される。これにより、遮断回路60aのゲート端子にはLow信号が入力されるため、遮断回路60aはOFF状態となるそして、半導体回路10aが起動していない状態では、制御部100aから出力されるLow信号が制御線102aを介してオペアンプ24aにリセット信号として入力される。これにより、オペアンプ24aの動作が停止するとともに、オペアンプ24aからはLow信号が出力されるため、トランジスタ22aはOFF状態となる。次に、半導体回路10aが起動したときに、制御部100aから出力されるHigh信号が制御線101aを介して起動回路80aのゲート端子及びNAND回路56aの一方側端子に入力される。これにより、起動回路80aは、OFF状態となる。したがって、上記の場合と異なり、カレントミラー回路30aとしての動作が可能となる。このとき、制御部100aから出力されるLow信号が制御線102aを介してオペアンプ24aに入力されなくなるため、フィードバック回路20aが作動する。このとき、外部端子130aの端子電圧は、所定の電圧Vrefとなり、第1トランジスタ32aには第1の電流Iref=Vref/RTが流れる。そして、第2トランジスタ34aには第1の電流と同じ電流である第2の電流Iref=Vref/RTが流れる。これにより、第2トランジスタ34aのドレイン端子とV/I変換回路40aの一方側端子との接続点の電圧VoutはIref第2の電流×Rout抵抗素子40aとなる。ここで、Vout=Iref×Routは、トランジスタ52aのスレショルド電圧よりも低い電圧となるように設定されているため、トランジスタ52aがOFF状態となり、NAND回路58aの一方側端子には、High信号が入力される。一方、NAND回路56aの一方側端子にはHigh信号が入力されるが、NAND回路56aの他方側端子にはLow信号が入力されるため、出力信号はHigh信号のままである。そして、NAND回路58aの一方側端子及び他方側端子ともにHigh信号が入力されるため、出力信号はHigh信号のままである。これにより、マスター/スレーブ切替回路70aは、切替回路120aが接続するようにスイッチング制御を行うことで半導体回路10aをマスターICとして作動させる。ここで、第1トランジスタ32a及び第2トランジスタ34aの各ゲート端子の電圧が入力されるトランジスタ92aは、当該ゲート端子の電圧に応じた電流を流す。また、制御部100aのスイッチング制御によってトランジスタ94a及びトランジスタ98aは交互にオン/オフされるため、コンデンサ96aは当該オン/オフに対応して充放電を行う。これにより、発振回路90aからは三角波信号が出力される。そして、当該三角波信号に基づいて、CLK生成回路110aはクロックパルス信号を出力する。さらに、CLK生成回路110aによって出力されたクロックは内部ロジック部125aに供給するとともに、半導体回路10aのクロック用端子140a及び半導体回路10bのクロック用端子140bを介して半導体回路10bの内部ブロック125bに供給される。図3は、半導体回路10bの各要素の詳細図である。半導体回路10bは、外部端子130bに抵抗素子150が接続されずにアースされることによりスレーブICとして設定される回路である。また、半導体回路10bは、フィードバック回路20bと、カレントミラー回路30bと、V/I変換回路40bと、信号生成回路50bと、遮断回路60bと、マスター/スレーブ切替回路70bと、起動回路80bと、発振回路90bと、制御部100bと、CLK生成回路110bと、切替回路120bと、内部ロジック部125bと、外部端子130bと、クロック用端子140bとを備える。ここで、半導体回路10bの各要素と半導体回路10aの各要素は同一のものであるため詳細な説明は省略する。続いて、上記半導体回路10bの作用について、図1,3を用いて説明する。ここで、半導体回路10bが起動していないときは、上述したように半導体回路10aと同じ内部状態となり、NAND回路58bからはHigh信号が出力されるが、その動作は半導体回路10aと同様であるため詳細な説明は省略する。次に、半導体回路10bが起動したときに、制御部100bから出力されるHigh信号が制御線101bを介して起動回路80bのゲート端子及びNAND回路56bの一方側入力端子に入力される。これにより、起動回路80bは、OFF状態となるため、第1トランジスタ32b及び第2トランジスタ34bのゲート端子はHigh信号が入力される。したがって、第1トランジスタ32b及び第2トランジスタ34bはカレントミラー回路30bとしての動作が可能となる。このとき、制御部100bから出力されるLow信号が制御線102bを介してオペアンプ24bに入力されなくなるため、フィードバック回路20bが作動する。このとき、外部端子130bの端子電圧の電圧Vrefとなり、第1トランジスタ32bには第1の電流が流れる。Iref=Vref/0≒∞を流そうとする。ここで、第1の電流は、半導体回路10aのように外部端子130aに抵抗素子150が接続された場合に比べて非常に大きい電流となる。そして、第2トランジスタ34bには第1の電流と同じ電流である第2の電流Irefが流れる。これにより、第2トランジスタ34bのドレイン端子とV/I変換回路40bの一方側端子との接続点の電圧VoutはIref第2の電流×Rout抵抗素子40bとなる。ここで、Vout=Iref×Routはトランジスタ52bのスレショルド電圧よりも高い電圧となるため、トランジスタ52bがON状態となり、NAND回路58bの一方側端子には、Low信号が入力される。これにより、NAND回路58bの出力端子はHigh信号が出力されるため、マスター/スレーブ切替回路70bは、切替回路120aが遮断するようにスイッチング制御を行うことで半導体回路10bをスレーブICとして作動させる。これにより、CLK生成回路110bとクロック用端子140b及び内部ロジック部125bとの経路を遮断できるとともに、半導体回路10aから供給されるクロックを内部ロジック部125bに供給して動作させることができる。このとき、遮断回路60bのゲート端子にはHigh号が入力されるため、当該遮断回路60bはON状態となる。これにより、トランジスタ22bのゲート端子にはLow信号が入力されるため、トランジスタ22bはOFF状態なり、第1トランジスタ32b及び第2トランジスタ34bには電流が流れなくなる。これにより、第2トランジスタ34bのドレイン端子とV/I変換回路40bの一方側端子との接続点の電圧Voutは0となるため、トランジスタ52bのゲート端子にはLow信号が入力されてトランジスタ52bはOFF状態となる。したがって、NAND回路58bの一方側入力端子にはHigh信号が入力されるが、NAND回路58bの他方側入力端子にはLow信号が入力されているため、出力信号はHigh信号のままである。つまり、半導体回路10bがスレーブICの状態であることを保持しつつ、カレントミラー回路30aを停止させることで消費電流を抑制することができる。上記のように、同一の構成を有する半導体回路10a,10bにおいて、半導体回路10aのように外部端子130aに抵抗素子150を介してアース接続すればマスターICとして設定することができ、また半導体回路10bのように外部端子130bに抵抗素子を介さずにアース接続すればスレーブICとして設定することができる。すなわち、抵抗素子150の有無のみで半導体回路の役割を設定することができる。また、半導体回路10aのようにマスターICとして動作する場合には、カレントミラー回路30aの第1トランジスタ32a及び第2トランジスタ34aのゲート端子電圧Vbに基づいたクロック信号がCLK生成回路110aによって生成され、内部ロジック部125a及びクロック用端子140aを介して半導体回路10bの内部ロジック部125bに供給される。すなわち、抵抗素子150の抵抗値RTを調整することで所望のクロックを生成して出力することができる。このように、抵抗素子150の有無のみで半導体回路の役割を設定することができるとともに、抵抗素子150の抵抗値RTを調整することで所望のクロックを生成して出力することができる。すなわち、抵抗素子150を上記のように兼用することができ、半導体回路10a,10bの外部端子の数を抑制することができる。"