メモリセルを有するメモリセルアレイと、メモリシステムに入出力される外部信号および前記メモリセルアレイに入出力される内部信号を相互に変換するための論理がプログラムされるフィールドプログラマブル部とを有する半導体メモリと、前記フィールドプログラマブル部の論理を構成するためのプログラムが格納される不揮発性のプログラム記憶部と、複数のコントローラから供給される前記メモリセルアレイのアクセス要求を示す外部コマンド信号を、前記外部信号としてそれぞれ受ける外部コマンド端子とを備え、前記内部信号は、前記メモリセルアレイをアクセスするための内部コマンド信号を含み、前記フィールドプログラマブル部にプログラムされる論理は、前記外部コマンド端子で受けた前記外部コマンド信号を、前記内部コマンド信号に変換するコマンド変換部と、前記外部コマンド信号が競合したときに、前記外部コマンド信号に応答して前記コマンド変換部が出力する前記内部コマンド信号の出力順を判定するアービタとを有していることを特徴とするメモリシステム。請求項1記載のメモリシステムにおいて、前記アービタが判定する出力順を強制的に変更するための優先権信号を、前記コントローラからそれぞれ受けるための優先権端子を備えていることを特徴とするメモリシステム。しかしながら、フィールドプログラマブル部と半導体メモリとを有する従来のメモリシステムでは、半導体メモリの動作仕様は固定であり、フィールドプログラマブル部の論理によっては変更できない。本発明の目的は、多種のメモリ機能を1つの半導体メモリで実現することにある。本発明の一形態におけるメモリシステムは、メモリセルを有するメモリセルアレイと、メモリシステムに入出力される外部信号およびメモリセルアレイに入出力される内部信号を相互に変換するための論理がプログラムされるフィールドプログラマブル部とを有する半導体メモリと、フィールドプログラマブル部の論理を構成するためのプログラムが格納される不揮発性のプログラム記憶部と、複数のコントローラから供給されるメモリセルアレイのアクセス要求を示す外部コマンド信号を、外部信号としてそれぞれ受ける外部コマンド端子とを備え、内部信号は、メモリセルアレイをアクセスするための内部コマンド信号を含み、フィールドプログラマブル部にプログラムされる論理は、外部コマンド端子で受けた外部コマンド信号を、内部コマンド信号に変換するコマンド変換部と、外部コマンド信号が競合したときに、外部コマンド信号に応答してコマンド変換部が出力する内部コマンド信号の出力順を判定するアービタとを有している。本発明では、複数のコントローラが接続される場合にも、誤動作することなくアクセス動作を実行できる。したがって、複数のコントローラにアクセスされる共通の半導体メモリを有するメモリシステムを構築できる。以下、実施形態を図面を用いて説明する。図中の二重丸は、外部信号を受ける外部端子を示している。太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図1は、メモリシステムの第1の実施形態におけるメモリシステムMSYSを示している。メモリシステムMSYSは、半導体メモリMEMおよびプログラム記憶部PRGを有している。半導体メモリMEMおよびプログラム記憶部PRGは、半導体チップとしてそれぞれ形成されている。半導体メモリMEMは、フィールドプログラマブル部FP、メモリセルアレイARYおよび動作制御部OPCを有している。例えば、半導体メモリMEMは、DRAMのメモリセルダイナミックメモリセルを有し、SRAMのインタフェースを有するFCRAMFastCycleRAMとして形成されている。FCRAMは、擬似SRAMの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。フィールドプログラマブル部FPは、例えば、多数の論理素子と、論理素子間を接続するための多数のスイッチング素子とで構成されている。スイッチング素子は、揮発性のメモリセルを用いて形成されている。フィールドプログラマブル部FPのスイッチング素子は、プログラム記憶部PRGからロードされるプログラムに応じてプログラムされる。プログラムにより、所定のハードウエア機能が実現される。この実施形態では、プログラムにより、アドレス信号ADを受ける入力バッファIB、兼用信号MPを受ける入出力バッファIOB、データ信号DTを受ける入出力バッファIOB、アドレス変換部ADCおよびデータ変換部DTCが、フィールドプログラマブル部FPに形成される。そして、プログラムに応じて、メモリセルアレイARYに接続されるデータ信号線IDTのビット数と、アドレス信号線IADのビット数が設定される。すなわち、データのビット幅とアドレス空間とを変更可能な半導体メモリMEMを実現できる。なお、特に図示していないが、フィールドプログラマブル部FPは、データ信号線IDTおよびアドレス信号線IADが接続されるデータ入出力回路およびアドレスデコーダ等の論理の一部を含んでいる。そして、これ等回路の論理を、データ信号線DTおよびアドレス信号線ADのビット数に応じて変更することで、データ信号DTのビット幅およびアドレス信号ADによりアクセス可能なアドレス空間が設定される。兼用端子MPは、プログラムに応じてアドレス端子AD、データ端子DTおよび未使用端子のいずれかとして機能する。兼用端子MPがアドレス端子ADとして使用されるとき、兼用端子MPに接続された入出力バッファIOBは、信号の出力機能を無効にする。アドレス変換部ADCは、兼用端子MPから供給されるアドレス信号を選択し、選択したアドレス信号およびアドレス端子ADを介して供給されるアドレス信号AD外部アドレス信号を内部アドレス信号IADとしてメモリセルアレイARYに出力する。データ変換部DTCは、兼用端子MPから供給されるデータ信号を選択し、選択したデータ信号およびデータ端子DTを介して供給されるデータ信号DTを、内部データ信号IDTとしてメモリセルアレイARYに出力する。このように、アドレス変換部ADCおよびデータ変換部DTCは、外部信号AD、MP、DTを内部アドレス信号IADまたは内部データ信号IDTのいずれかとしてメモリセルアレイARYに出力する信号切替部として動作する。プログラム記憶部PRGは、EEPROM、フラッシュメモリ等の不揮発性の半導体メモリで構成されている。プログラム記憶部PRGは、プログラム入力端子PINを介して外部から供給されるプログラムを記憶する。この例では、プログラム記憶部PRGは、2種類のプログラムを記憶可能である。プログラム記憶部PRGは、例えば、モード端子MDを介して外部から供給されるモード信号MDの論理レベルに応じて、記憶しているプログラムの一方をフィールドプログラマブル部FPに出力する。プログラムのフィールドプログラマブル部FPへの転送は、例えば、JTAGJointTestActionGroup、I2CInterIntegratedCircuitなどの規格の専用ポートを介して実施される。例えば、モード信号MDは、メモリシステムMSYSが搭載されるシステムのパワーオン時に、システムにより供給される。あるいは、モード信号MDは、プログラム記憶部PRGをアクセスするためのアドレス信号の最上位ビットである。プログラム記憶部PRGへのプログラムの書き込みは、メモリMEMを製造するメーカにより実施される。動作制御回路OPCは、コマンド端子CMDを介してメモリMEMの外部から供給されるコマンド信号CMD外部アクセス要求をデコードし、メモリセルアレイARYをアクセスするためのアクセス信号を出力する。メモリセルアレイARYは、アドレスデコーダ、メモリセルをアクセスするためのワード線、ビット線、センスアンプなどを有している。メモリセルアレイARYは、アクセス信号に応じて読み出し動作または書き込み動作を実行する。また、動作制御回路OPCは、メモリセルをリフレッシュするためのアクセス信号内部アクセス要求を周期的に出力する。このために、動作制御回路OPCは、図示しない内部リフレッシュ要求を発生するリフレッシュタイマ、リフレッシュアドレス生成器およびアービタを有している。アービタは、外部アクセス要求および内部アクセス要求に対するアクセス動作の優先順を決める。なお、リフレッシュ動作が実行されるとき、リフレッシュアドレス生成器からのリフレッシュアドレス信号が、外部アドレス信号ADに代わってメモリセルアレイARYに供給される。図2は、図1に示したメモリシステムMSYSの使用例を示している。この例では、メモリシステムMSYSと、メモリMEMをアクセスするメモリコントローラMCNTチップによりシステムSYSが形成されている。システムSYSは、メモリMEM、プログラム記憶部PRGおよびメモリコントローラMCNTを基板に搭載し、SIPシステムインパッケージとして構成されている。なお、メモリMEM、プログラム記憶部PRGおよびメモリコントローラMCNTを積層し、基板を介さずに端子を直接接続して、SIPを形成してもよい。メモリコントローラMCNTは、18ビットのアドレス信号AD17-0およびメモリMEMをアクセスするためのコマンド信号CMDを出力し、32ビットのデータ信号DT31-0を入出力する。メモリコントローラMCNTは、上位のコントローラに接続される外部端子を有している。プログラム記憶部PRGのモード端子MDは、電源線VDDに接続される。プログラム記憶部PRGは、システムSYSのパワーオン時に、高論理レベルのモード信号MDに応じて、256kワードのアドレス空間と32ビットのデータ幅とを有するメモリMEMを構成するためのプログラムを、フィールドプログラマブル部FPに転送する。なお、メモリMEMの出荷後にプログラムが変更される可能性がある場合、プログラム入力端子PINは、システムSYSに接続されてもよい。この場合、システムSYS上でプログラムをアップデートできる。フィールドプログラマブル部FPにおいて、兼用端子MPに接続された入出力バッファIOBは、データ信号DT31-1を入出力するために使用される。アドレス変換部ADCは、アドレス端子ADで受けるアドレス信号ADのみをメモリセルアレイARYに出力する。アドレス変換部ADCは、兼用端子MPからの信号を受けない。データ変換部DTCは、データ端子DTおよび兼用端子MPに入出力されるデータ信号DT31-0を、メモリセルアレイARYに対して入出力する。そして、256kワードのアドレス空間と32ビットのデータ幅とを有するメモリMEMが構成される。図3は、図1に示したメモリシステムMSYSの別の使用例を示している。図2と同様に、メモリシステムMSYSと、メモリMEMをアクセスするメモリコントローラMCNTによりシステムSYSSIPが形成されている。この例では、メモリコントローラMCNTは、23ビットのアドレス信号AD22-0およびメモリMEMをアクセスするためのコマンド信号CMDを出力し、1ビットのデータ信号DT0を入出力する。プログラム記憶部PRGのモード端子MDは、接地線VSSに接続される。プログラム記憶部PRGは、システムSYSのパワーオン時に、低論理レベルのモード信号MDに応じて、8Mワードのアドレス空間と1ビットのデータ幅とを有するメモリMEMを構成するためのプログラムを、フィールドプログラマブル部FPに転送する。なお、システムSYS上でプログラムをアップデートするために、プログラム入力端子PINは、システムSYSに接続されてもよい。フィールドプログラマブル部FPにおいて、兼用端子MPに接続された入出力バッファIOBの一部は、アドレス信号AD18-22を受けるために使用される。残りの入出力バッファIOBは、使用されないため接地線VSSに接続される。アドレス変換部ADCは、アドレス端子ADおよび兼用端子MPで受けるアドレス信号ADをメモリセルアレイARYに出力する。データ変換部DTCは、データ端子DTに入出力されるデータ信号DT0を、メモリセルアレイARYに対して入出力する。そして、8Mワードのアドレス空間と1ビットのデータ幅とを有するメモリMEMが構成される。以上、第1の実施形態では、フィールドプログラマブル部FPにより、システムSYSのインタフェースがメモリセルアレイARYのインタフェースと異なる場合にも、システムSYSはメモリセルアレイARYをアクセスできる。インタフェースの変換部分の仕様フィールドプログラマブル部にプログラムされる論理は、半導体メモリMEMに接続されるメモリコントローラMCNTあるいはシステムSYSに合わせて自由に変えることができる。このため、1種類の半導体メモリMEMを複数種の半導体メモリとして利用できる。この結果、複数種の半導体メモリを開発する必要がなくなり、開発コストを削減できる。図4は、メモリシステムの第2の実施形態を示している。第1の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、フィールドプログラマブル部FPに構成される機能が第1の実施形態と相違する。また、半導体メモリMEMは、強誘電体メモリFRAM登録商標のメモリセルアレイARYと、このメモリセルアレイARYをアクセスするための動作制御回路OPCを有している。FRAMおよび動作制御回路OPCと、フィールドプログラマブル部FPとの間を伝達される信号は、FRAMをアクセスするためのインタフェース仕様IF2を有している。プログラム記憶部PRGは、モード端子MDおよびプログラム入力端子PINを有している。モード端子MDは、例えば、2ビット構成されている。このため、プログラム記憶部PRGは、4種類のプログラムを記憶可能であり、フィールドプログラマブル部FPは、4つのインタフェース仕様のいずれかにプログラム可能である。半導体メモリMEMは、メモリコントローラあるいはCPUに接続されるアドレス端子AD、兼用端子MP、データ端子DTおよびコマンド端子CMDを有している。兼用端子MPの使い方は、第1の実施形態と同じである。このため、アドレス空間およびデータ信号DTのビット幅は、プログラム記憶部PRGに記憶されるプログラムに応じて変更可能である。端子AD、MP、DT、CMDに供給される信号のインタフェース仕様IF1は、メモリMEMに接続されるメモリコントローラあるいはCPUのインタフェース仕様である。すなわち、この実施形態では、複数種のインタフェース仕様IF1を、フィールドプログラマブル部FPによりFRAMのインタフェースIF2に変換する。例えば、インタフェース仕様IF1は、DRAM、NAND型フラッシュメモリ、SRAMおよびFRAMのインタフェースのいずれかに設定される。メモリMEMは、フィールドプログラマブル部FPにプログラムされる論理に応じて、DRAM、NAND型フラッシュメモリ、SRAMおよびFRAMのいずれかとして動作する。プログラムされたフィールドプログラマブル部FPは、入力バッファIB、入出力バッファIOBに加えて、アドレス変換部ADC、データ変換部DTCおよびコマンド変換部CMDCを有している。アドレス変換部ADCは、外部アドレス信号ADのインタフェース仕様を変更し、内部アドレス信号IADとして出力する。データ変換部DTCは、外部データ信号DTのインタフェース仕様を変更し、内部データ信号IDTとして入出力する。コマンド変換部CMDCは、外部コマンド信号CMD読み出し要求信号、書き込み要求信号あるいは消去要求信号のインタフェース仕様を変更し、内部コマンド信号ICMDとして出力する。入力バッファIB、入出力バッファIOBは、設定されるインタフェースに合わせて電気的仕様入力電圧、出力電圧などを変更する機能を有する。なお、NAND型フラッシュメモリのインタフェースがフィールドプログラマブル部FPに設定される場合、アドレス端子ADは使用されない。この場合、アドレス信号は、アクセスコマンドCMDとともにデータ端子DTに供給される。以上、第2の実施形態においても第1の実施形態と同様の効果を得ることができる。さらに、一つの半導体メモリMEMを、コマンド体系が異なる複数種のメモリとして動作させることができる。すなわち、汎用メモリを構成できる。この結果、半導体メモリの開発コストおよび製造コストを大幅に削減できる。図5は、メモリシステムの第3の実施形態を示している。第1の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、マスタコントローラMST0-1例えば、CPUが、半導体メモリMEMおよびプログラム記憶部PRGを有するメモリシステムMSYSに接続され、システムSYSSIPが形成されている。メモリMEMは、FRAM強誘電体メモリのメモリセルアレイARYを有している。メモリMEMは、複数のマスタMST0-1によりアクセスされるために、マスタMST0-1に共通のアドレス端子AD、共通のデータ端子DTおよびマスタMST0-1にそれぞれ対応するコマンド端子CMD0-1、およびバスグラント端子BG0-1を有している。マスタMST0は、メモリセルアレイARYをDRAMとしてアクセスする。マスタMST1は、メモリセルアレイARYをNOR型フラッシュメモリFLASHとしてアクセスする。このために、プログラムされたフィールドプログラマブル部FPは、DRAMインタフェースおよびFLASHインタフェースをFRAMインタフェースに変換する機能を有する。プログラムされたフィールドプログラマブル部FPは、入力バッファIB、入出力バッファIOB、アドレス管理部ADM、データバッファDBUF、コマンド変換部CMDCおよびアービタARBを有している。フィールドプログラマブル部FPは、マスタMST0からDRAM用のアクセスコマンドCMD0を受けたときに、そのコマンドCMD0をFRAM用のアクセスコマンドに変換する。フィールドプログラマブル部FPは、マスタMST1からアクセスコマンドCMD1を受けたときに、そのコマンドCMD1をFRAM用のアクセスコマンドに変換する。アービタARBは、アクセスコマンドCMD0-1が競合したときに、予め設定されている優先権にしたがって、どちらのコマンドを優先させるかを決定し、コマンド変換部CMDCに伝える。この実施形態では、マスタMST1は、メモリセルアレイARYに記憶されているデータをプログラムとしてフェッチして動作する。このため、アクセスコマンドCMD1の優先権が高く設定されている。アービタARBは、コマンド変換部CMDCがアクセスコマンドを動作制御回路OPCに出力するときに、そのアクセスコマンドを供給したマスタMST0-1のいずれかにバスグラント信号BG0-1のいずれかを出力する。なお、アービタARBが判定する優先権は、プログラム入力端子PINを介してプログラム記憶部PRGにアップデートプログラムを書き込むことで、容易に変更できる。特に、プログラム入力端子PINをシステムSYSに接続しておくことで、システムの動作中に優先権を変更できる。コマンド変換部CMDCは、アクセスコマンドを動作制御回路OPCに出力するときに、このアクセスコマンドに同期して、制御信号をアドレス管理部ADMおよびデータバッファDBUFに出力する。アドレス管理部ADMは、受けた外部アドレス信号ADを、アクセスされるメモリ領域DRAM領域またはFLASH領域に合わせた内部アドレス信号IADに変換する。データバッファDBUFは、マスタMST0-1による外部データ信号DTの入出力タイミングとメモリセルアレイARYFRAMによる内部データ信号IDTの入出力タイミングとを互いに変換する。メモリセルアレイARYは、DRAMとしてアクセスされる領域と、FLASHとしてアクセスされる領域を独立に有している。このため、メモリMEMは、従来のDRAMチップとFLASHチップの代わりに使用できる。すなわち、従来マスタMST0-1毎に用意していた半導体メモリDRAM、FLASHを1チップに置き換えることができる。したがって、システムコストを削減できる。プログラム入力端子PINおよびプログラム記憶部PRGは、ロードされるプログラムが異なることを除き、第1の実施形態と同じである。プログラム記憶部PRGは、1種類のプログラムを記憶する。プログラム記憶部PRGは、システムSYSのパワーオン時に、記憶しているプログラムをフィールドプログラマブル部FPに転送する。この実施形態では、第1の実施形態の兼用端子MPが形成されていない。しかし、兼用端子MPを形成することで、DRAMおよびNOR型のフラッシュメモリのアドレス空間およびデータ信号DTのビット幅を変更できる仕様にしてもよい。これらの変更は、プログラム入力端子PINをシステムSYSに接続しておくことで容易にできる。以上、第3の実施形態においても第1の実施形態と同様の効果を得ることができる。さらに、アービタARBにより、メモリシステムMSYSは、複数のマスタMST0-1が接続される場合にも、誤動作することなくアクセス動作を実行できる。したがって、コントローラMST0-1にアクセスされる共通の半導体メモリMEMを有するメモリシステムMSYSを構築できる。図6は、メモリシステムの第4の実施形態を示している。第1および第3の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、アービタARBは、アクセスの優先権を変更するための優先権信号PR0-1をマスタコントローラMST0-1からそれぞれ受ける。マスタMST0-1は、半導体メモリMEMを優先してアクセスしたいときに、優先権信号PR0-1を出力する。優先権信号PR0-1が競合したときには、優先権信号PR1が優先される。その他の構成は、第3の実施形態と同じである。以上、第4の実施形態においても第1および第3の実施形態と同様の効果を得ることができる。さらに、マスタMST0-1からアービタARBに優先権信号PR0-1を出力することで、メモリMEMの優先権を一時的に変更できる。図7は、メモリシステムの第5の実施形態を示している。第1および第3の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイARYは、DRAMとしてアクセスされる領域と、FLASHとしてアクセスされる領域とを共有している。すなわち、マスタコントローラMST0がDRAMとしてアクセスする領域と、マスタMST1がNOR型フラッシュメモリとしてアクセスする領域は同じである。共通のメモリ空間にDRAMとFLASHが存在するため、第3の実施形態のアドレス管理部ADMは不要である。その他の構成は、第3の実施形態と同じである。以上、第5の実施形態においても第1および第3の実施形態と同様の効果を得ることができる。図8は、メモリシステムの第6の実施形態を示している。第1および第3の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、FRAM強誘電体メモリのメモリセルアレイARYを有している。メモリMEMは、3つのマスタコントローラMST0-2例えば、CPUによりアクセスされる。マスタMST0、2は、メモリMEMをDRAMとしてアクセスする。マスタMST1は、メモリMEMをNOR型フラッシュメモリとしてアクセスする。マスタMST0-1とメモリMEMとを接続する仕様は、第3の実施形態と同じである。マスタMST0-1とメモリMEMとは、共通のアドレス信号線ADA、データ信号線DTAおよび独立のコマンド信号線CMD0-1により接続されている。マスタMST2とメモリMEMとは、独立のアドレス信号線ADB、データ信号線DTBおよびコマンド信号線CMD2により接続されている。図9は、図8に示したメモリMEMの詳細を示している。フィールドプログラマブル部FPのアドレス管理部ADM、データバッファDBUF、コマンド変換部CMDCおよびアービタARBの基本的な機能は、第3の実施形態図5と同じである。アドレス管理部ADMは、受けた外部アドレス信号ADAを、アクセスされるメモリ領域DRAM領域またはFLASH領域に合わせた内部アドレス信号IADに変換する。また、アドレス管理部ADMは、受けた外部アドレス信号ADBをDRAM領域に合わせた内部アドレス信号IADに変換する。データバッファDBUFは、マスタMST0-2による外部データ信号DTの入出力タイミングとメモリセルアレイARYによる内部データ信号IDTの入出力タイミングとを互いに変換する。アービタARBは、コマンド信号CMD0-2が競合するときに、アクセスの優先順をコマンド変換部CMDCに伝える。また、アービタARBは、アクセスを許可したマスタMST0-2にバスグラント信号BG0-2を出力する。なお、アービタARBが判定する優先権は、プログラム入力端子PINを利用してプログラム記憶部PRGをアップデートすることで、容易に変更できる。コマンド変換部CMDCは、コマンド信号CMD0-2に応答して、アドレス管理部ADMおよびデータバッファDBUFに制御信号を出力する。上記の構成により、メモリMEMに接続されるバス線例えば、ADAとADBが独立して配線されている場合にも、アクセスの競合を避けることができ、かつメモリセルアレイARYをDRAMまたはFLASHとしてアクセスできる。以上、第6の実施形態においても第1および第3の実施形態と同様の効果を得ることができる。図10は、メモリシステムの第7の実施形態を示している。第1、第3および第5の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、マスタコントローラMST0メインコントローラは、半導体メモリMEMをDRAMとしてアクセスする。マスタコントローラMST1サブコントローラは、メモリMEMをNAND型フラッシュメモリFLASHとしてアクセスする。メモリMEMは、DRAMとしてアクセスされる領域と、FLASHとしてアクセスされる領域とを共有するFRAMのメモリセルアレイARYを有している。メモリセルアレイARYは、DRAM用のエラー訂正コードメインエラー訂正コードを記憶するためのエラーコード領域ECAを有している。フィールドプログラマブル部FPは、第5の実施形態のフィールドプログラマブル部FPにエラーコード変換部ECを追加して構成されている。メモリMEMは、マスタコントローラMST0に対して、DRAM用のエラー訂正コードを入出力するためのエラーコード端子ECTを有している。その他の構成は、第5の実施形態と同じである。この実施形態では、メモリMEMをFLASHとしてアクセスするマスタMST1は、書き込み動作プログラム動作において、エラー訂正コードを書き込みデータとともにメモリMEMに出力する。例えば、512バイトの書き込みデータに対して3バイトのエラー訂正コードサブエラー訂正コードがメモリMEMに供給される。エラーコード変換部ECは、マスタMST1からの書き込みデータおよびエラー訂正コードをデータバッファDBUFを介して受ける。エラーコード変換部ECは、エラー訂正コードをDRAM用のエラー訂正コードに変換する。ここで、DRAM用のエラー訂正コードは、例えば、16ビット2バイトの書き込みデータをエラー訂正するための6ビットのコードである。エラーコード変換部ECは、変換したDRAM用のエラー訂正コードを用いて書き込みデータをエラー訂正する。エラーコード変換部ECは、エラーを訂正した場合、新たなエラー訂正コードを生成する。これにより、マスタMST1とメモリMEM間で発生したエラーを検出し、訂正できる。そして、マスタMST1からの512バイトの書き込みデータと、2バイトのエラー訂正コードは、512個の書き込みデータとエラーコード変換部ECによって変換された512個のエラー訂正コードとしてメモリMEMに書き込まれる。このように、この実施形態では、メモリMEMは、エラー訂正コード体系が互いに異なるマスタMST0-1に接続される。マスタMST1からの読み出しアクセス要求に応答する読み出し動作では、エラーコード変換部ECは、メモリMEMから読み出された512バイトのデータと、512個のエラー訂正コードを用いて、エラー訂正を行う。エラーコード変換部ECは、訂正された読み出しデータに応じてFLASH用の3バイトのエラー訂正コードを生成する。そして、512バイトの読み出しデータと3バイトのエラー訂正コードが、データバッファDBUFを介してマスタMST1に出力される。マスタMST0からの書き込みアクセス要求に応答する書き込み動作では、エラーコード変換部ECは、マスタMST0からの書き込みデータ例えば、2バイトおよびDRAM用のエラー訂正コード例えば、6ビットを用いて、書き込みデータのエラー訂正をする。これにより、マスタMST0とメモリMEM間で発生したエラーを検出し、訂正できる。訂正された書き込みデータは、新たに生成されたエラー訂正コードとともにメモリセルアレイARYに書き込まれる。エラーがない場合、マスタMST0から受けた書き込みデータおよびエラー訂正コードが、そのままメモリセルアレイARYに書き込まれる。なお、マスタMST0から書き込みデータのみを受け、エラーコード変換部ECによりメモリセルアレイARYに書き込むエラー訂正コードを生成してもよい。マスタMST0からの読み出しアクセス要求に応答する読み出し動作では、エラーコード変換部ECは、メモリセルアレイARYから読み出された読み出しデータを、読み出しデータとともに読み出されたエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイARYから読み出された読み出しデータおよびエラー訂正コードが、マスタMST0に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタMST0に出力される。このとき、エラーコード変換部ECは、訂正されたデータと新たに生成されたエラー訂正コードをメモリセルアレイARYに書き戻してもよい。一般に、システムにDRAMとFLASHが搭載される場合、DRAMのアクセススピードが重視される場合が多い。本発明では、メモリセルアレイARYにDRAM用のエラー訂正コードを書き込む。このため、マスタMST0からの読み出し要求DRAMのアクセス要求に対応するエラー訂正時間を最小限にできる。したがって、エラー訂正によりデータの読み出し時間が長くなることを防止できる。以上、第7の実施形態においても第1、第3および第5の実施形態と同様の効果を得ることができる。さらに、フィールドプログラマブル部FPにエラーコード変換部ECを形成することで、メモリセルアレイARYをエラー訂正コードの体系が異なる複数のマスタMST0-1により共有できる。したがって、システムSYS内の半導体メモリの数を減らすことができ、システムコストを削減できる。さらに、エラーコード変換部ECにより書き込みデータのエラーを検出し、訂正することにより、マスタMST0-1とメモリMEM間で発生したエラーを検出し、訂正できる。したがって、システムSYSの信頼性を向上できる。図11は、メモリシステムの第8の実施形態を示している。第1、第3、第5および第7の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイARYは、DRAMとしてアクセスされる領域と、NAND型FLASHとしてアクセスされる領域を独立に有している。DRAM領域は、マスタコントローラMST0によりアクセスされ、書き込みデータを格納する領域と書き込みデータのエラー訂正コードを格納するエラーコード領域ECA0とを有している。FLASH領域は、マスタコントローラMST1によりアクセスされ、書き込みデータプログラムデータが格納される領域と、書き込みデータのエラー訂正コードが格納されるエラーコード領域ECA1とを有している。DRAMは、16ビット単位エラー訂正コードは6ビットでアクセスされ、FLASHは、512バイト単位エラー訂正コードは3バイトでアクセスされる。プログラムされたフィールドプログラマブル部FPは、マスタMST0によりアクセスされるDRAM領域用のエラーコード変換部EC0と、マスタMST1によりアクセスされるFLASH領域用のエラーコード変換部EC1とを有している。フィールドプログラマブル部FPのその他の構成は、第7の実施形態図10と同じである。エラーコード変換部EC0は、マスタMST0による書き込み動作時に、マスタMST0からの書き込みデータ例えば、2バイトおよびDRAM用のエラー訂正コード例えば、6ビットを用いて、書き込みデータのエラー訂正をする。これにより、マスタMST0とメモリMEM間で発生したエラーを検出し、訂正できる。この後、書き込みデータは、メモリセルアレイARYに書き込まれ、エラー訂正コードは、エラーコード領域ECA0に書き込まれる。なお、マスタMST0から書き込みデータのみを受け、エラーコード変換部ECによりメモリセルアレイARYに書き込むエラー訂正コードを生成してもよい。エラーコード変換部EC0は、マスタMST0による読み出し動作時に、メモリセルアレイARYから読み出された読み出しデータと、読み出しデータとともにエラーコード領域ECA0から読み出されたエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイARYから読み出された読み出しデータおよびエラー訂正コードが、マスタMST0に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタMST0に出力される。このとき、エラーコード変換部EC0は、訂正されたデータと新たに生成されたエラー訂正コードをメモリセルアレイARYに書き戻してもよい。エラーコード変換部EC1は、マスタMST1による書き込み動作時に、書き込みデータとともに供給されるエラー訂正コードを用いて、書き込みデータをエラー訂正する。エラーがない場合、マスタMST1からの書き込みデータは、メモリセルアレイARYに書き込まれ、エラー訂正コードは、エラーコード領域ECA1に書き込まれる。エラーがある場合、訂正された書き込みデータと新たに生成されたエラー訂正コードが、メモリセルアレイARYに書き込まれる。エラーコード変換部EC1は、マスタMST1による読み出し動作時に、メモリセルアレイARYから読み出された読み出しデータと、読み出しデータとともに読み出されたエラーコード領域ECA1からのエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイARYから読み出された読み出しデータおよびエラーコード領域ECA1から読み出されたエラー訂正コードが、マスタMST1に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタMST1に出力される。以上、第8の実施形態においても第1、第3、第5および第7の実施形態と同様の効果を得ることができる。さらに、マスタMST0-1に対応してエラーコード領域ECA0-1をそれぞれ形成する場合にも、メモリセルアレイARYをエラー訂正コードの体系が異なる複数のマスタMST0-1により共有できる。図12は、メモリシステムの第9の実施形態を示している。第1、第3、第5および第7の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第7の実施形態のメモリMEMに、メモリセルアレイARYに記憶されているデータを自動的にエラー訂正する機能を加えて構成されている。その他の構成は、第7の実施形態図10と同じである。すなわち、マスタコントローラMST0は、メモリMEMをDRAMとしてアクセスする。マスタコントローラMST1は、メモリMEMをNAND型フラッシュメモリFLASHとしてアクセスする。メモリMEMは、FRAMのメモリセルアレイARYを有しており、DRAMとしてアクセスされる領域と、FLASHとしてアクセスされる領域とを共有している。フィールドプログラマブル部FPは、第7の実施形態のフィールドプログラマブル部FPにメモリパトロール部MPTおよびログ部LOGを追加して構成されている。メモリパトロール部MPTは、メモリセルアレイARYが非アクセス状態アクセスコマンドを受けないスタンバイ状態のときに、メモリセルアレイARYを順次アクセスし、データおよびエラー訂正コードを読み出す。メモリパトロール部MPTは、エラーコード変換部ECを利用してエラーを訂正した後、訂正されたデータおよび新たに生成されたエラー訂正コードをメモリセルアレイARYに書き戻す。これにより、ノイズ等に起因して破壊されたデータを自動的に復元できる。エラーがない場合、書き戻しは実施されない。メモリパトロール部MPTは、訂正不可能なエラーがある場合、エラーが発生したアドレスをログ部LOGに書き込む。マスタMST0-1は、ログ部LOGに書き込まれたエラーアドレスをデータ線DTを介して読み出すことができる。これを可能にするために、メモリMEMは、アクセスコマンドとしてログ読み出しコマンドを有している。マスタMST0-1は、エラー訂正が不可能なメモリセルエラーメモリセルを認識した後、そのメモリセルを避けてデータを書き込むことができる。これにより、メモリシステムの信頼性を向上できる。なお、訂正可能なエラーが発生したアドレスと訂正回数をログ部LOGに書き込んでもよい。この場合、例えば、メモリセルアレイARYの信頼性を評価できる。以上、第9の実施形態においても第1、第3、第5および第7の実施形態と同様の効果を得ることができる。さらに、エラー訂正コードの体系が異なる複数のコントローラにより共有される半導体メモリにおいて、ソフトエラーやノイズ等に起因して破壊されたデータを自動的に復元できる。この結果、半導体メモリの信頼性を向上できる。図13は、メモリシステムの第10の実施形態を示している。第1、第3、第5、第7および第9の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第9の実施形態のメモリMEMに、エラー信号ERRを出力するエラー端子ERRを追加して構成されている。その他の構成は、第9の実施形態図12と同じである。ログ部LOGは、マスタMST0-1から読み出しアクセス要求とともに供給されるアドレスADを訂正不可能なエラーアドレスとして保持している場合、エラー信号ERRを出力する。マスタMST0-1は、例えば、エラーがないときに低論理レベルを保持するエラー信号ERRが高論理レベルに変化したときに、エラーの発生を検出する。マスタMST0-1の少なくともいずれかは、エラー信号ERRを受けたとき、ログ読み出しコマンドによりログ部LOGに保持されているエラーアドレスを読み出す。このため、マスタMST0-1は、メモリパトロール部MPTによるエラーの検出に同期して、エラー訂正が不可能なメモリセルのアドレスを認識できる。換言すれば、エラー訂正が不可能なメモリセルをアクセスすることなく、このメモリセルの存在を認識できる。したがって、マスタMST0-1によるメモリMEMの無駄なアクセスを減らすことができ、アクセス効率を向上できる。以上、第10の実施形態においても第1、第3、第5、第7および第9の実施形態と同様の効果を得ることができる。さらに、マスタMST0-1によるメモリMEMの無駄なアクセスを減らすことができ、アクセス効率を向上できる。図14は、メモリシステムの第11の実施形態を示している。第1および第3の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリMEMは、多数の兼用端子MPポートを有している。兼用端子MPの一部は、入力バッファIBを介してスイッチ部SWに接続されている。残りの兼用端子MPは、入出力バッファIOBを介してスイッチ部SWに接続されている。スイッチ部信号切替部SWは、兼用端子MPを機能部FNCの所定の端子に接続する機能を有している。スイッチ部SWの論理は、プログラム記憶部PRGにロードされるプログラムに応じて形成される。機能部FNCは、スイッチ部SWを介して供給される信号を内部アドレス信号IAD、内部データ信号IDTまたは内部コマンド信号ICMDとしてメモリセルアレイARYFRAMおよび動作制御回路OPCに出力する。機能部FNCは、メモリセルアレイARYから読み出される内部データ信号IDTをスイッチ部SWを介して兼用端子MPに出力する。図15は、図14に示したメモリMEMの使用例を示している。この例では、メモリMEMチップと、プログラム記憶部PRGチップと、メモリMEMをアクセスするマスタコントローラMST0-2チップによりシステムSYSSIPが形成されている。この例では、マスタMST0-2とメモリMEMとは、独立の信号線によりそれぞれ接続されている。機能部FNCは、アクセス要求を順次受け付け、メモリセルアレイARYにアクセス動作を実行させる。図16は、図14に示したメモリMEMの別の使用例を示している。この例では、マスタコントローラMST0-1とメモリMEMとは、共通の外部アドレス信号線ADおよび外部データ線DTと、独立の外部コマンド信号線CMDとにより接続されている。この構成により、例えば、第3-第5、第7-第10の実施形態が実現可能である。図17は、図14に示したメモリMEMの別の使用例を示している。この例では、上述した図16の構成に加えて、マスタコントローラMST2とメモリMEMとが、独立の信号線により接続されている。この構成により、例えば、第6の実施形態が実現可能である。以上、第11の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、スイッチ部SWにより、メモリMEMの任意の外部端子を、所定の内部アドレス信号線IAD、内部データ信号線IDTまたは内部コマンド信号線ICMDに接続できる。このため、1つのメモリMEMを様々なバス仕様を有するシステムSYSに採用できる。図18は、メモリシステムの第12の実施形態を示している。第1、第3および第6の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイARYは、アクセス権の異なる5つのサブアレイARY0-4記憶領域に区画されている。その他の構成は、メモリセルアレイARYがマスタMST0-2に共通にアクセスされることを除き、第6の実施形態図8と同じである。動作制御回路OPCは記載を省略している。図19は、図18に示したメモリセルアレイARYのメモリマップを示している。サブアレイARY0-2は、64kワードの同じアドレス空間に割り当てられている。サブアレイARY0は、マスタMST0により読み書き可能であるR/W。サブアレイARY0は、マスタMST1-2によってアクセスできない。サブアレイARY1は、マスタMST1により読み書き可能であるR/W。サブアレイARY1は、マスタMST0、2によってアクセスできない。サブアレイARY2は、マスタMST2により読み書き可能であるR/W。サブアレイARY2は、マスタMST0-1によってアクセスできない。サブアレイARY3は、128kワードのアドレス空間を有しており、マスタMST0-2により読み書き可能である。サブアレイARY4は、64kワードのアドレス空間を有しており、マスタMST0により読み書き可能であるR/W。サブアレイARY4は、マスタMST1-2により読み出しアクセスのみ可能であるR。このように、本実施形態では、プログラム記憶部PRGにロードされるプログラムに応じて、メモリセルアレイARYを複数のサブアレイARY0-4に区画し、各サブアレイARY0-4を複数のマスタMSTで共有な領域とするか、所定のマスタMSTに対して排他的な領域とするかを設定できる。さらに、各サブアレイARY0-4のアクセス権読み書き許可、読み出し許可、書き込み禁止、アクセス禁止等を設定できる。アクセス権は、プログラム入力端子PINを用いてプログラム記憶部PRGをアップデートすることで変更可能である。以上、第12の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、1種類の半導体メモリMEMを開発するだけで、メモリシステムMSYSを搭載するシステムの仕様に応じた様々なアクセス領域およびアクセス権を有する半導体メモリを提供できる。図20は、メモリシステムの第13の実施形態を示している。第1の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、プログラム記憶部PRGは、不揮発性のメモリセルを有するFRAMで構成されるメモリセルアレイARY内に形成されている。メモリMEMは、プログラム記憶部PRGにフィールドプログラマブル部FP用のプログラムを書き込むための試験アドレス端子TADと試験データ端子TDTとを有している。プログラム入力端子PINは形成されない。コマンド端子CMDは、プログラム記憶部PRGにプログラムを書き込むための書き込みコマンドを供給する試験コマンド端子TCMDとしても使用される。プログラムは、メモリMEMの製造メーカにより行われる。プログラム制御部PRCは、フィールドプログラマブル部FPの論理をプログラムするために、モード信号MDに応じてメモリセルアレイARYをアクセスし、プログラム記憶部PRGの所定の領域からプログラムを読み出す。プログラム記憶部PRGに書き込まれたプログラムのアップデートは、試験アドレス端子TADおよび試験データ端子TDTを使用して実施してもよい。あるいは、アドレス端子ADおよびデータ端子DTを使用して実施してもよい。アップデートは、システムの動作中に実施できる。以上、第13の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、プログラム記憶部PRGをメモリセルアレイARYの一部を用いて形成することにより、プログラム記憶部PRGとメモリMEMとを1チップで構成できる。この結果、メモリシステムMSYSの構成を簡易にでき、システムコストを削減できる。図21は、メモリシステムの第14の実施形態を示している。第1および第13の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、複数のプログラム記憶部PRG1-3が、メモリセルアレイARY内に形成されている。プログラム記憶部PRGには、互いに異なるプログラムが記憶される。プログラムは、メモリMEMの製造メーカにより行われる。プログラム制御部PRCは、フィールドプログラマブル部FPの論理をプログラムするために、複数ビットのモード信号MDに応じてメモリセルアレイARYをアクセスし、プログラム記憶部PRG1-3のいずれかからプログラムを読み出す。メモリMEMの動作仕様およびインタフェース仕様は、読み出されるプログラムに応じて決まる。読み出すプログラムを選択するためのモード信号MDは、メモリMEMをアクセスするメモリコントローラCPUあるいはシステムが供給する。なお、メモリMEMの用途が予め決まっている場合には、モード端子の代わりにヒューズ回路を形成してもよい。この場合、メモリMEMの製造工程において、ユーザ仕様に応じてヒューズがプログラムされる。以上、第14の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、メモリMEMの用途に応じて、プログラムを外部から再ロードすることなく、フィールドプログラマブル部FPを複数種の機能のいずれかにプログラムできる。図22は、メモリシステムの第15の実施形態を示している。第1および第13の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、プログラム記憶部PRGは、メモリセルアレイARYとともにメモリ空間に割り当てられている。このため、プログラム記憶部PRGは、コマンド信号CMD、アドレス信号ADおよびデータ信号DTによりプログラム可能である。データ信号DTのビット幅を大きくするために、兼用端子MPの一部がデータ信号DTとして使用される。これにより、上述した第13および第14の実施形態の試験アドレス端子TADおよび試験データ端子TDTは不要になる。なお、プログラム記憶部PRG用のレジスタ空間を設定し、レジスタ空間にデータを書き込むことでプログラム記憶部PRGをプログラムしてもよい。以上、第15の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、プログラム記憶部PRGをメモリ空間またはレジスタ空間に割り当てることで、メモリMEMの端子数を削減できる。この結果、メモリMEMのチップサイズを小さくできる。図23は、メモリシステムの第16の実施形態を示している。第1、第13および第15の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、試験コマンド信号TCMDとともに受けるデータ信号DTMPが、プログラム記憶部PRGにプログラムされる。試験コマンド信号TCMDは、コマンド端子CMDを介して、メモリMEMをアクセスするメモリコントローラあるいはシステムから供給される。アドレス信号ADは、プログラム記憶部PRGにおいてデータを書き込む位置を指定する。以上、第16の実施形態においても上述した実施形態と同様の効果を得ることができる。図24は、メモリシステムの第17の実施形態を示している。第1の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリMEMは、アップデート端子UPDを有している。その他の構成は、第1の実施形態と同じである。フィールドプログラマブル部FPの論理を構成するアップデータは、プログラム記憶部PRGではなく、アップデート端子UPDを介してフィールドプログラマブル部FPに直接書き込まれる。すなわち、フィールドプログラマブル部FPの論理は、メモリMEMが搭載されるシステムの動作中に変更可能である。以上、第17の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、アップデート端子を形成することにより、システムの動作中にフィールドプログラマブル部FPの論理を直接変更アップデートできる。なお、上述した実施形態の機能は、互いに組み合わせることが可能である。例えば、第11の実施形態図14に第7の実施形態図10のエラーコード変換部ECを形成してもよい。さらに、第8の実施形態図11のメモリパトロール機能を追加してもよい。以上の実施形態において説明した発明を整理して、付記として開示する。付記1メモリセルを有するメモリセルアレイと、メモリシステムに入出力される外部信号および前記メモリセルアレイに入出力される内部信号を相互に変換するための論理がプログラムされるフィールドプログラマブル部とを有する半導体メモリと、前記フィールドプログラマブル部の論理を構成するためのプログラムが格納される不揮発性のプログラム記憶部とを備えていることを特徴とするメモリシステム。付記2付記1記載のメモリシステムにおいて、前記内部信号は、アクセスされるメモリセルを示す内部アドレス信号と、メモリセルに書き込まれる内部データ信号とを含み、前記フィールドプログラマブル部にプログラムされる論理は、前記外部信号を内部アドレス信号または内部データ信号のいずれかとして前記メモリセルアレイに出力する信号切替部を有していることを特徴とするメモリシステム。付記3付記1記載のメモリシステムにおいて、前記外部信号は、前記メモリセルアレイのアクセス要求を示す外部コマンド信号を含み、前記内部信号は、前記メモリセルアレイをアクセスするための内部コマンド信号を含み、前記フィールドプログラマブル部にプログラムされる論理は、前記外部コマンド信号を、前記内部コマンド信号に変換するコマンド変換部を有していることを特徴とするメモリシステム。付記4付記1記載のメモリシステムにおいて、複数のコントローラから供給される前記メモリセルアレイのアクセス要求を示す外部コマンド信号を、前記外部信号としてそれぞれ受ける外部コマンド端子を備え、前記内部信号は、前記メモリセルアレイをアクセスするための内部コマンド信号を含み、前記フィールドプログラマブル部にプログラムされる論理は、前記外部コマンド端子で受けた前記外部コマンド信号を、前記内部コマンド信号に変換するコマンド変換部と、前記外部コマンド信号が競合したときに、前記外部コマンド信号に応答して前記コマンド変換部が出力する前記内部コマンド信号の出力順を判定するアービタとを有していることを特徴とするメモリシステム。付記5付記4記載のメモリシステムにおいて、前記アービタが判定する出力順を強制的に変更するための優先権信号を、前記コントローラからそれぞれ受けるための優先権端子を備えていることを特徴とするメモリシステム。付記6付記4記載のメモリシステムにおいて、前記メモリセルアレイは、前記コントローラに共通にアクセスされることを特徴とするメモリシステム。付記7付記4記載のメモリシステムにおいて、前記メモリセルアレイは、前記コントローラにそれぞれアクセスされる複数の記憶領域に区画されていることを特徴とするメモリシステム。付記8付記1記載のメモリシステムにおいて、データ信号のエラー訂正コード体系が互いに異なる複数のコントローラに接続され、前記外部信号が入出力される複数の外部端子と、前記メモリセルアレイに形成され、前記コントローラのうちメインコントローラに対応するメインエラー訂正コードを記憶するエラーコード領域とを備え、前記フィールドプログラマブル部にプログラムされる論理は、前記コントローラのうちサブコントローラから前記外部端子を介してデータ信号とともに供給されるサブエラー訂正コードを前記メインエラー訂正コードに変換し、前記エラーコード領域に書き込むエラーコード変換部を有していることを特徴とするメモリシステム。付記9付記8記載のメモリシステムにおいて、前記エラーコード変換部は、前記サブコントローラからの読み出しアクセス要求に応じてデータ信号とともに前記メモリセルアレイから読み出されたメインエラー訂正コードをサブエラー訂正コードに変換し、前記外部端子を介して前記サブコントローラに出力することを特徴とするメモリシステム。付記10付記8記載のメモリシステムにおいて、前記エラーコード変換部は、書き込みアクセス要求に応じて前記コントローラから前記外部端子を介して供給されるデータ信号およびエラー訂正コードから、データ信号の誤りを検出し、訂正する機能を有し、誤りが訂正されたデータ信号およびそのデータ信号に対応するメインエラー訂正コードを前記メモリセルアレイに書き込むことを特徴とするメモリシステム。付記11付記8記載のメモリシステムにおいて、前記フィールドプログラマブル部にプログラムされる論理は、前記メモリセルアレイの非アクセス中に、前記メモリセルアレイからデータ信号とこのデータ信号に対応するメインエラー訂正コードとを読み出し、読み出したデータ信号のエラーを訂正し、メインエラー訂正コードとともに前記メモリセルアレイに書き戻すメモリパトロール部を有していることを特徴とするメモリシステム。付記12付記11記載のメモリシステムにおいて、前記フィールドプログラマブル部にプログラムされる論理は、前記メモリパトロール部によりエラー訂正されたデータ信号を記憶しているメモリセルを示すアドレス信号を記憶するログ部を有していることを特徴とするメモリシステム。付記13付記11記載のメモリシステムにおいて、前記フィールドプログラマブル部にプログラムされる論理は、前記メモリパトロール部により検出されたエラー訂正が不可能なデータ信号を記憶しているメモリセルを示す不良アドレス信号を記憶するログ部を有していることを特徴とするメモリシステム。付記14付記13記載のメモリシステムにおいて、エラー信号を出力するエラー端子を備え、前記ログ部は、前記各コントローラから読み出しアクセス要求とともに供給されるアドレス信号が前記不良アドレス信号のときに前記エラー信号を出力することを特徴とするメモリシステム。付記15付記1記載のメモリシステムにおいて、複数のコントローラに任意に接続され、前記外部信号が供給される複数の外部端子を備え、前記内部信号は、アクセスされるメモリセルを示す内部アドレス信号と、前記メモリセルに書き込まれる内部データ信号と、前記メモリセルアレイをアクセスするための内部コマンド信号とを含み、前記フィールドプログラマブル部にプログラムされる論理は、前記外部端子に供給される外部信号を前記内部アドレス信号、前記内部データ信号および前記内部コマンド信号のいずれかとして出力する信号切替部を有していることを特徴とするメモリシステム。付記16付記1記載のメモリシステムにおいて、前記メモリセルアレイは、複数の記憶領域に区画されており、前記フィールドプログラマブル部にプログラムされる論理は、前記記憶領域のアクセス権を、前記コントローラ毎に設定する機能を有していることを特徴とするメモリシステム。付記17付記1記載のメモリシステムにおいて、前記メモリセルアレイは、不揮発性のメモリセルで構成され、前記プログラム記憶部は、前記メモリセルアレイの一部を使用して形成されていることを特徴とするメモリシステム。付記18付記1記載のメモリシステムにおいて、前記プログラム記憶部にプログラムを格納するためのプログラム入力端子を備えていることを特徴とするメモリシステム。付記19付記1記載のメモリシステムにおいて、前記外部信号が供給される複数の外部端子を備え、前記外部端子の少なくとも一部は、外部端子を介して供給されるプログラムを前記プログラム記憶部に格納するために、前記プログラム記憶部に接続されていることを特徴とするメモリシステム。付記20付記1記載のメモリシステムにおいて、前記フィールドプログラマブル部は、プログラムされた論理を直接変更するためのアップデータを受けるアップデート端子を有していることを特徴とするメモリシステム。以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。