第1電流電極、第2電流電極、および制御電極を有する第1スイッチングデバイスを備える第1伝送ゲートと;第1電流電極、第2電流電極、および制御電極を有する第2スイッチングデバイスを備える第2伝送ゲートであって、前記第2スイッチングデバイスの前記第1電流電極は、前記第1スイッチングデバイスの前記第2電流電極に結合される、第2伝送ゲートと;前記第1スイッチングデバイスの前記第1電流電極に結合される第1端子と;前記第2スイッチングデバイスの前記第2電流電極に結合される第2端子と;前記第1伝送ゲートおよび前記第2伝送ゲートに結合される制御回路とを備える伝送ゲート回路であって、第1モードでは前記制御回路は、前記第1伝送ゲートおよび前記第2伝送ゲートを通じて前記第1端子と前記第2端子との間に導電性経路を提供するために、前記第1伝送ゲートおよび前記第2伝送ゲートを導電状態におき、前記制御回路が第2モードにあるときには、前記制御回路は前記第1伝送ゲートおよび前記第2伝送ゲートを非導電状態におき、前記制御回路が前記第2モードにあり、かつ前記第1端子の電圧が前記第1スイッチングデバイスおよび前記第2スイッチングデバイスのうちの少なくとも一方の安全動作電圧領域外にあるときには、前記第1スイッチングデバイスは自身の安全動作電圧領域内にあるままであり、前記第2スイッチングデバイスは自身の安全動作電圧領域内にあるままである、伝送ゲート回路。前記第1スイッチングデバイスは、第1PMOSトランジスタとしてさらに特徴づけられ、前記第2スイッチングデバイスは、第2PMOSトランジスタとしてさらに特徴づけられ、前記第1伝送ゲートは、前記第1スイッチングデバイスに並列に結合される第1NMOSトランジスタを備え、前記第2伝送ゲートは、前記第2スイッチングデバイスに並列に結合される第2NMOSトランジスタを備える、請求項1記載の伝送ゲート回路。前記第1NMOSトランジスタの制御電極は、第1バイアス電圧の端子に結合され、前記第2NMOSトランジスタの前記制御電極は、第2バイアス電圧の端子に結合される、請求項2記載の伝送ゲート回路。前記第1バイアス電圧は、前記第1端子の電圧の二分の一と、前記第2バイアス電圧とから成る群のうちの高い方の電圧である、請求項3記載の伝送ゲート回路。前記第1スイッチングデバイスは、第1PMOSトランジスタとしてさらに特徴づけられ、前記第2スイッチングデバイスは、第2PMOSトランジスタとしてさらに特徴づけられ、前記制御回路はさらに、前記第1スイッチングデバイスの前記第1電流電極に結合される第1電流電極、前記第1PMOSトランジスタの制御電極に結合される第2電流電極、および第1バイアス電圧の端子に結合される制御電極を有する第3PMOSトランジスタを備える、請求項1記載の伝送ゲート回路。前記制御回路はさらに、前記第1PMOSトランジスタの前記制御電極に結合される第1電流電極、第2電流電極、および前記第1バイアス電圧の端子に結合される制御電極を有する第1NMOSトランジスタと;前記第1NMOSトランジスタの前記第2電流電極に結合される第1電流電極、接地端子に結合される第2電流電極、およびイネーブル信号を受信するように結合される制御電極を有する第2NMOSトランジスタとを備える、請求項5記載の伝送ゲート回路。前記第1端子の電圧が前記第1バイアス電圧以下であるとき、前記イネーブル信号がアサートされ、前記イネーブル信号がアサートされることに応答して、前記第1PMOSトランジスタは導電性になる、請求項6記載の伝送ゲート回路。前記第1端子の電圧が前記第1バイアス電圧を上回るとき、前記イネーブル信号がアサート停止され、前記イネーブル信号がアサート停止されることに応答して、前記第1PMOSトランジスタは非導電性になる、請求項6記載の伝送ゲート回路。前記制御回路はさらに、前記第1バイアス電圧を受け取るように結合される第1電流電極、前記第1端子に結合される制御電極、および第2電流電極を有する第4PMOSトランジスタと;前記第4PMOSトランジスタの前記第2電流電極に結合される第1電流電極、前記第1スイッチングデバイスの前記第2電流電極に結合される制御電極、および第2電流電極を有する第5PMOSトランジスタと;前記第5PMOSトランジスタの前記第2電流電極および前記第2NMOSトランジスタの前記制御電極に結合される第1電流電極、前記第1NMOSトランジスタの前記第2電流電極に結合される制御電極、および前記接地端子に結合される第2電流電極を有する第3MNOSトランジスタとを備える、請求項6記載の伝送ゲート回路。前記第2PMOSトランジスタの前記制御電極は、前記第1NMOSトランジスタの前記第2電流電極に結合される、請求項6記載の伝送ゲート回路。集積回路における方法であって、前記集積回路は第1端子と、前記第1端子に結合される伝送ゲート回路と、前記伝送ゲート回路に結合される第1回路とを備え、前記方法は、前記第1端子の電圧が第1電圧以下であるとき、前記伝送ゲート回路を通じて前記第1端子と前記第1回路との間に導電性経路を提供するために、前記伝送ゲート回路を導電状態におくことを有し、前記第1端子の電圧が前記第1電圧を上回るとき、前記方法はさらに、前記伝送ゲート回路を非導電状態におくことであって、前記第1回路は前記第1端子から分離されることと;前記第1端子の電圧が前記伝送ゲート回路内の少なくとも1つのトランジスタの安全動作電圧外にあるとき、前記伝送ゲート回路内の各トランジスタをその安全動作電圧領域内に維持することとを有する、方法。前記第1端子の電圧が前記第1電圧以下であるとき、前記第1端子と前記第1回路との間でアナログ信号が送信される、請求項11記載の方法。前記集積回路はさらに、前記第1端子に結合されるメモリを備え、前記方法はさらに、前記メモリによる使用のために前記第1端子に供給電圧を提供することであって、前記供給電圧が、前記第1電圧を上回り、かつ前記伝送ゲート回路内の少なくとも1つのトランジスタの前記安全動作電圧外にあるように、前記供給電圧を提供することと;前記第1端子と前記第1回路との間で、前記伝送ゲート回路を介してI/O信号を送信することとを有し、前記第1端子における前記I/O信号の電圧は、前記第1電圧以下である、請求項11記載の方法。前記伝送ゲート回路は、第2伝送ゲートに直列に結合される第1伝送ゲートを備え、前記第1伝送ゲートおよび前記第2伝送ゲートの各々は、互いに並列に結合されるNMOSトランジスタおよびPMOSトランジスタを備え、前記方法はさらに、前記第1端子と前記第1回路との間で前記I/O信号を送信するとき、前記PMOSトランジスタを導電状態におくことを有する、請求項13記載の方法。前記方法はさらに、前記メモリをプログラミングするために前記第1端子にプログラミング電圧を印加するとき、前記PMOSトランジスタを非導電状態におくために、前記第1端子の電圧と、前記第1伝送ゲートと前記第2伝送ゲートとの間の回路ノードの電圧とを使用することを有する、請求項14記載の方法。第1端子および第2端子を有し、かつ第1NMOSトランジスタおよび第1PMOSトランジスタを備える第1伝送ゲートであって、前記第1NMOSトランジスタは前記第1PMOSトランジスタに並列に結合され、前記第1NMOSトランジスタの制御電極は、第1バイアス電圧の端子に結合される、第1伝送ゲートと;第3端子および第4端子を有し、かつ第2NMOSトランジスタおよび第2PMOSトランジスタを備える第2伝送ゲートであって、前記第2NMOSトランジスタは前記第2PMOSトランジスタに並列に結合され、前記第3端子は前記第2端子に結合される、第2伝送ゲートと;前記第1端子に結合される第1電流電極、前記第1PMOSトランジスタの制御電極に結合される第2電流電極、前記第1バイアス電圧の端子に結合される制御電極を有する、第3PMOSトランジスタと;前記第3PMOSトランジスタの前記第2電流電極に結合される第1電流電極、第2電流電極、および前記第1バイアス電圧の端子に結合される制御電極を有する、第3NMOSトランジスタと;前記第3NMOSトランジスタの前記第2電流電極に結合される第1電流電極、第2電流電極、およびイネーブル信号を受信するように結合される制御電極を有する第4NMOSトランジスタとを備える伝送ゲート回路であって、前記イネーブル信号がアサートされると、前記第1伝送ゲートおよび前記第2伝送ゲートの各々は、前記第1伝送ゲートおよび前記第2伝送ゲートを通じて前記第1端子と前記第4端子との間に導電性経路を提供するために導電状態におかれ、前記イネーブル信号がアサート停止されると、前記第1伝送ゲートおよび前記第2伝送ゲートの各々は非導電状態におかれる、伝送ゲート回路。前記伝送ゲート回路はさらに、前記第3PMOSトランジスタの前記制御電極に結合される第1電流電極、前記第1端子に結合される制御電極、および第2電流電極を備える第4PMOSトランジスタと;前記第4PMOSトランジスタの前記第2電流電極に結合される第1電流電極、前記第2端子に結合される制御電極、および前記第4NMOSトランジスタの前記制御電極に結合される第2電流電極を備える第5PMOSトランジスタと;前記第5PMOSトランジスタの前記第2電流電極に結合される第1電流電極、前記第4NMOSトランジスタの前記第1電流電極に結合される制御電極、および第2電流電極を備える第5NMOSトランジスタとを備える、請求項16記載の伝送ゲート回路。前記第1PMOSトランジスタおよび前記第3PMOSトランジスタの各々のボディ端子は、第3バイアス電圧の端子に結合され、前記第1バイアス電圧は、前記第1端子の電圧の二分の一と、第2バイアス電圧とのうちから選択される大きい方の電圧であり、前記第3バイアス電圧は、前記第1バイアス電圧と前記第1端子の電圧とのうちから選択される大きい方の電圧である、請求項16記載の伝送ゲート回路。前記伝送ゲート回路はさらに、前記第1端子の電圧の二分の一を受け取るように結合される第1電流電極、前記第2バイアス電圧の端子に結合される制御電極、および前記第1バイアス電圧を提供するために前記第1バイアス電圧の端子に結合される第2電流電極を有する第4PMOSトランジスタと;前記第2バイアス電圧の端子に結合される第1電流電極、前記第4PMOSトランジスタの前記第1電流電極に結合される制御電極、および前記第4PMOSトランジスタの前記第2電流電極に結合される第2電流電極を有する第5PMOSトランジスタと;前記第5PMOSトランジスタの前記第2電流電極に結合される第1電流電極、前記第1端子に結合される制御電極、および前記第3バイアス電圧を提供するために前記第3バイアス電圧の端子に結合される第2電流電極を有する第6PMOSトランジスタと;前記第6PMOSトランジスタの前記制御電極に結合される第1電流電極、前記第6PMOSトランジスタの前記第1電流電極に結合される制御電極、および前記第6PMOSトランジスタの前記第2電流電極に結合される第2電流電極を有する第7PMOSトランジスタとを備える、請求項18記載の伝送ゲート回路。前記伝送ゲート回路はさらに、前記第3端子に結合される第1電流電極、第2バイアス電圧の端子に結合される制御電極、および前記第2PMOSトランジスタの前記制御電極に結合される第2電流電極を備える第4PMOSトランジスタと;前記第4PMOSトランジスタの前記第2電流電極に結合される第1電流電極、前記第4NMOSトランジスタの前記第2電流電極に結合される第2電流電極、および前記イネーブル信号を受け取るように結合される制御電極を備える第5NMOSトランジスタとを備え、前記第2NMOSトランジスタの制御電極は、前記第2バイアス電圧の端子に結合される、請求項16記載の伝送ゲート回路。前記第1NMOSトランジスタおよび前記第3NMOSトランジスタは、各々が、第3バイアス電圧の端子に結合される分離Nウェル領域を有する分離NMOSトランジスタとして特徴づけられ、前記第3バイアス電圧は、前記第1端子の電圧と第2バイアス電圧とから成る群のうちの大きい方の電圧である、請求項16記載の伝送ゲート回路。前記第2PMOSトランジスタの前記制御電極は、前記第3NMOSトランジスタの前記第2電流電極に結合され、前記第2NMOSトランジスタの前記制御電極は、前記イネーブル信号を受け取るように結合される、請求項16記載の伝送ゲート回路。トランジスタの安全動作電圧領域は、トランジスタが自己損傷することなく動作すると予期されることができる電圧条件として定義されることができる。MOSFETの安全動作電圧領域は、過電圧条件に起因してトランジスタに損傷を引き起こす多数の要因によって決定される。たとえばゲート酸化物の損傷は、ゲート-ソース電圧またはゲート-ドレイン電圧がゲート酸化物の絶縁破壊電圧を超える場合に発生する恐れがある。ソース-ボディ逆接合バイアス電圧またはドレイン-ボディ逆接合バイアス電圧が接合の絶縁破壊電圧を超える場合、接合破壊が発生する恐れがある。ドレイン-ソース電圧が特定の電圧限界を超えると、MOSFETに寄生するバイポーラ接合トランジスタがオンになることが起こる恐れがある。壊滅的な障害に加えて、安全動作電圧領域外の動作に起因するトランジスタへの損傷は、たとえばゲート酸化物における電荷トラップの効果、ホットキャリア劣化、または負バイアス温度不安定性に起因するデバイス性能またはトランジスタの動作寿命の劣化も含む恐れがある。他の要因がトランジスタの安全動作電圧領域の電圧レベルの定義に寄与する場合がある。新規な構成の伝送ゲート回路を有する電子回路が提供される。異なる図面において同じ参照符号が使用されている場合、これは、別途記載しない限り、同一の項目であることを示す。図面は必ずしも原寸に比例して描かれてはいない。以下は、本発明を実施するための形態の詳細な説明を示す。本記載は本発明の例示であることが意図されており、限定として解釈されるべきではない。本明細書において使用される場合、集積回路は、選択的に導電性および非導電性にすることができる伝送ゲート回路を有する。非導電性であるとき、伝送ゲート回路にわたる電圧降下が、伝送ゲート回路のトランジスタの安全動作電圧領域外である電圧を超える恐れがあり、伝送ゲート回路のいずれか1つのトランジスタにわたる電圧降下は、自身の安全動作電圧を超えない。したがって伝送ゲート回路は、安全動作電圧領域がより小さいトランジスタとして構成されることができる。図1は、本発明の1つの実施形態による代替的に集積回路チップまたはチップと称される場合がある集積回路のブロック図である。集積回路101は、集積回路の基板の半導体材料内に実装されるトランジスタから作成される回路を有する。図示されている実施形態では集積回路101は、フラッシュメモリ107および他の第1回路113を有する。フラッシュメモリ107は、不揮発性フラッシュメモリセルのアレイと、自身のアレイのセルに対する読出および書込をアドレス指定および制御するための関連する制御回路とを有する。第1回路113は、デジタル回路およびアナログ回路の両方またはそれらの組合せを含む任意の数の異なるタイプの回路であることができる。たとえば第1回路113は、プロセッサ、メモリ、論理ゲート、センサ、フリップフロップ、増幅器、混合信号回路、または他のタイプの電子回路を有することができる。集積回路は、他の実施形態においては他の構成を有してもよく、かつ/または他の回路を含んでもよい。集積回路101は、電源電圧たとえば第2バイアス電圧VDD、VSSを集積回路に提供するための、および集積回路と外部回路との間でI/O信号を搬送するための多数のパッドを有する。図1の実施形態では2つのパッド103および105のみが図示されているが、集積回路101は、より多くのものを含んでもよい。いくつかの実施形態では集積回路101は、図1には図示されていないESD保護回路またはバッファのような、パッド103に関連付けられる他の回路を含んでもよい。図示されている実施形態では多目的パッド103は、フラッシュメモリ107に対しての、フラッシュメモリセルをプログラミングおよび消去するための電力と、第1回路113に対してのI/O信号の両方を提供するために使用されることができる。本明細書において使用される場合、I/O信号は、入力信号、出力信号、または入力信号と出力信号の両方であることができる。MPPADは、集積回路101の、パッド103に接続される信号線を指す。いくつかの実施形態ではフラッシュメモリは、システムの販売前にシステム製造によってプログラムされてプログラムデータをロードされてもよい。1つの例において、システム製造は、パッド103を使用して、フラッシュメモリ107のセルをプログラミング、消去および/またはテストするためにフラッシュメモリ107に相対的に高い電圧たとえば15Vを供給することができる。1つの実施形態ではフラッシュメモリ107は、プログラムまたは消去電圧を供給するためにパッド103を使用する製造によってのみプログラム可能である。他の実施形態では集積回路101は、ユーザによって使用されるとフラッシュメモリ107をプログラミングおよび消去するために電圧より低い電圧などを提供する電荷ポンプ図示せずを含んでもよい。このような実施形態ではパッド103上に提供されるより高い電圧は、フラッシュメモリ107をより迅速にプログラミングもしくは消去するために、またはテストするために使用されよう。さらにいくつかの実施形態ではパッド103は、第1回路113に供給電圧を提供するために使用されることができる。システムが製造されフラッシュメモリ107がプログラムおよびテストされた後、パッド103は、I/O信号を第1回路113を用いて提供または受信する外部回路に結合される。この信号は、第1回路113の電圧領域にマッチするようにより低い電圧振幅たとえば0~3ボルトを有することができる。図示されている実施形態では第1回路113の電圧領域は、パッド105において受け取られる第2バイアス電圧VDDの電圧レベルたとえば3ボルトによって定義される。パッド103がフラッシュメモリ107により高い電圧たとえばいくつかの実施形態では9~15Vを供給するために使用されているとき、伝送ゲート回路111は、第1回路113をパッド103から電気的に分離して第1回路113のより低い電圧領域の回路が損傷することを防止するために使用される。パッド103がI/O信号を提供および受信するために外部回路に結合されるとき、伝送ゲート回路111は導電性になり、それによってI/O信号は、パッド103と第1回路113との間を通過することができる。伝送ゲート回路111の実施形態は、図2および図8に見られる。集積回路101は、第2バイアス電圧VDDVDDパッド105の電圧レベルとVMPPADパッド103の電圧レベルとのうちの高い方である電圧レベルを有するバイアス信号第3バイアス電圧VBIASを提供するとともに、第2バイアス電圧VDDと、VMPPADの電圧の二分の一とのうちの高い方である第1バイアス電圧バイアス信号VBIAS2を提供するために使用される高次選択higher-of-two回路109も有する。高次選択回路109の実施形態は、図3に図示されている。図2は、伝送ゲート回路111の1つの実施形態を示している。伝送ゲート回路111は、パッド103MPPADと、第1回路113の端子I/O信号、両者ともに図1のものとの間に接続される2つの直列接続される第1伝送ゲート201および第2伝送ゲート203を有する。第1伝送ゲート201および第2伝送ゲート203は、MIDノード227においてともに接続される。伝送ゲート回路111は、第1PMOSトランジスタ207の導電性を制御するための第1PMOS制御回路211と、第2PMOSトランジスタ209の導電性を制御するための第2PMOS制御回路213とをも有する。伝送ゲート回路111は、第1PMOS制御回路211および第2PMOS制御回路213をイネーブルするための自己イネーブル回路214をも有する。第1伝送ゲート201は、第1NMOSトランジスタ205であって、第1バイアス電圧VBIAS2によってバイアスされるゲートと、第1NMOSトランジスタ205のソースに接続されるトランジスタボディとを有する、NMOSトランジスタを有する。図示されている実施形態では第1NMOSトランジスタ205は、分離NMOSトランジスタである。1つの実施形態では分離NMOSトランジスタは、トランジスタのPウェル領域を、集積回路のP型ドープ基板の他の部分から分離するNウェル領域を有するトランジスタである。分離NMOSトランジスタの例については図6を参照されたい。図2の実施形態では第1NMOSトランジスタ205のNウェル領域は、第3バイアス電圧VBIASにおいてバイアスされている図2においてNW=第3バイアス電圧VBIASによって示されている。第1PMOSトランジスタ207は、第3バイアス電圧VBIASにおいてバイアスされているトランジスタボディを有する。第2伝送ゲート203は、第2バイアス電圧VDDにおいてバイアスされているゲートと、VSSたとえば0ボルトにおいてバイアスされているトランジスタボディとを有する第2NMOSトランジスタ208を有する。1つの例では第2NMOSトランジスタ208は、分離NMOSトランジスタではなく、図7のトランジスタ701に類似である。しかしながら、第2NMOSトランジスタ208は、分離Nウェル領域が第2バイアス電圧VDDまたは第1バイアス電圧VBIAS2にバイアスされている分離NMOSトランジスタであることができる。第2PMOSトランジスタ209のボディは、第1バイアス電圧VBIAS2にバイアスされている。第1PMOS制御回路211は、第3バイアス電圧VBIASにおいてバイアスされているボディと、第1バイアス電圧VBIAS2においてバイアスされているゲートと、MPPADパッド103に結合されているソースとを有する第3PMOSトランジスタ215を有する。第1PMOS制御回路211は、第3バイアス電圧VBIASにおいてバイアスされているNウェルと、第1PMOSトランジスタ207のゲートおよび第3PMOSトランジスタ215のドレインに接続されているドレインと、自身のソースに連結されているボディと、第1バイアス電圧VBIAS2においてバイアスされているゲートとを有する分離NMOSトランジスタとしての第3NMOSトランジスタ第1NMOSトランジスタ217を有する。第1PMOS制御回路211は、VSS端子に接続されている自身のソースに連結されているボディと、第3NMOSトランジスタ第1NMOSトランジスタ217のソースに接続されているドレインと、イネーブル信号ENによって制御されるゲートとを有する第4NMOSトランジスタ第2NMOSトランジスタ219をも有する。第2PMOS制御回路213は、第1バイアス電圧VBIAS2においてバイアスされているボディと、第2バイアス電圧VDDにおいてバイアスされているゲートと、MIDノード227に接続されているソースとを有する第4PMOSトランジスタ221を有する。第2PMOS制御回路213は、第1バイアス電圧VBIAS2においてバイアスされているNウェルと、第2PMOSトランジスタ209のゲートおよび第4PMOSトランジスタ221のドレインに接続されているドレインと、自身のソースに連結されているボディと、第2バイアス電圧VDDにおいてバイアスされているゲートとを有する分離NMOSトランジスタ223を有する。第2PMOS制御回路213は、VSS端子に接続されている自身のソースに連結されているボディと、NMOSトランジスタ223のソースに接続されているドレインと、イネーブル信号ENによって制御されるゲートとを有する第5NMOSトランジスタ225をも有する。1つの実施形態ではMIDノード227の電圧VMIDが第2PMOSトランジスタ209、第4PMOSトランジスタ221、および第5NMOSトランジスタ225の安全動作電圧領域を超えないため、第2PMOS制御回路213は、NMOSトランジスタ223を含まない。このような実施形態では第5NMOSトランジスタ225のドレインは、第2PMOSトランジスタ209のゲートに接続される。伝送ゲート回路111は、導電状態にあるときパッド103の電圧VMPPADが第2バイアス電圧VDDたとえば3ボルト以下である場合には、MPPADパッド103と第1回路113の端子I/O信号との間の導電性経路を提供するように機能し、非導電状態にあるときパッド103の電圧VMPPADが第2バイアス電圧VDDを上回る場合には、第1回路113をパッド103から分離する。このようにパッド103が相対的に高い電圧たとえばフラッシュメモリ107のプログラミング中のような15ボルトにある場合、第1伝送ゲート201および第2伝送ゲート203は、第1回路113をパッド103から分離するために非導電性である。非導電状態において、パッド103の電圧が、第2バイアス電圧VDDを上回る電圧から、伝送ゲート回路111の任意のトランジスタまたは伝送ゲート回路111の特定のトランジスタの安全動作電圧領域のおよそ二倍の電圧レベルまでの範囲にあるとき、伝送ゲート回路111は、伝送ゲート回路111のトランジスタがそれらの安全動作電圧領域において動作することを確実にするように構成され動作する。VMPPADが第2バイアス電圧VDDを上回る場合、VMPPADは、第1バイアス電圧VBIAS2よりも大きく、それによって第1NMOSトランジスタ205が非導電性になる。第3PMOSトランジスタ215がVMPPADが第1バイアス電圧VBIAS2よりも大きいことに起因して導電性であるため、第1PMOSトランジスタ207も非導電性である。第3PMOSトランジスタ215が導電性であることによって、第1PMOSトランジスタ207のゲートの電圧は、第1PMOSトランジスタ207のソースにおける電圧であるVMPPADに等しくなる。したがってこの条件において、第1伝送ゲート201は非導電性である。第1伝送ゲート201が非導電性であるとき、第1NMOSトランジスタ205のソースフォロワ構成に起因して、MIDノード227の電圧レベルは、第1バイアス電圧VBIAS2を下回るほぼNMOS閾値電圧である。MIDノード227の電圧がこのようなレベルを下回って降下したとすると、第1NMOSトランジスタ205は導電性になり、それによってMIDノード227の電圧レベルは、第1バイアス電圧VBIAS2-NMOS閾値電圧まで引き戻されるであろう。MIDノード227の電圧レベルは、第1バイアス電圧VBIAS2-NMOS閾値電圧であり、第1バイアス電圧VBIAS2は、この時点でVMPPADの二分の一以上であるため、第1NMOSトランジスタ205のソース-ドレイン電圧は、ほぼVMPPADの1/2よりも少し高い程度に制限される。1つの実施形態ではVMPPADが15ボルトに等しい場合、非導電状態の間、第1NMOSトランジスタ205および第1PMOSトランジスタ207のドレイン-ソース電圧は、約8ボルトであろう。第1NMOSトランジスタ205および第1PMOSトランジスタ207の安全動作電圧領域のソース-ドレイン電圧境界が9ボルトである実施形態では第1伝送ゲート201が非導電性であるとき、第1NMOSトランジスタ205および第1PMOSトランジスタ207は、それらの安全動作電圧領域において動作していることになる。図示されている実施形態では分離NMOSトランジスタが第1NMOSトランジスタ205に利用されており、それによってVMPPADが相対的に高い電圧たとえばいくつかの実施形態では9ボルトよりも高いにあるとき、第1NMOSトランジスタ205のドレイン-ボディ接合は、安全動作電圧領域内にある。これは、第1NMOSトランジスタ205のボディが自身のソースに接続されているという事実に起因する。分離NMOSトランジスタの分離Nウェル領域図6を参照されたいによって、Pウェル領域が、P型基板領域のバイアス電圧VSSとは異なる電圧VMIDにおいてバイアスされることが可能になる。同様の理由により、伝送ゲート回路111の非導電状態の間に第3NMOSトランジスタ第1NMOSトランジスタ217がパッド103に結合されているかつ相対的に高い電圧レベルにさらされているという点で、第3NMOSトランジスタ第1NMOSトランジスタ217もドレイン-ボディ接合を安全動作電圧領域内に維持する分離NMOSトランジスタである。第1伝送ゲート201が非導電状態にあるたとえばVMPPAD=15Vとき、第2伝送ゲート203も非導電状態にある。第2NMOSトランジスタ208のゲートが、VMIDたとえばVMID=1/2VMPPAD-NMOS閾値電圧よりも低い第2バイアス電圧VDDにあることによって、第2NMOSトランジスタ208は非導電性になる。この条件では、第2PMOSトランジスタ209のゲート電圧およびソース電圧を均一にする第4PMOSトランジスタ221が導電性であるVMID>第2バイアス電圧VDDという点で、第2PMOSトランジスタ209も非導電性である。非導電状態にあるとき、第2NMOSトランジスタ208および第2PMOSトランジスタ209のソース-ドレイン電圧は、これらのトランジスタの安全動作電圧領域内にある第1バイアス電圧VBIAS2よりも低い。VMPPADが第2バイアス電圧VDD以下であるとき、第3PMOSトランジスタ215が非導電性でありVMPPAD<第2バイアス電圧VDDであるとき、第1バイアス電圧VBIAS2=第2バイアス電圧VDD、第3NMOSトランジスタ第1NMOSトランジスタ217および第4NMOSトランジスタ第2NMOSトランジスタ219が導電性であることに起因して、第1PMOSトランジスタ207は導電性である。この時点においてイネーブル信号がオンであるため下記に説明する、第4NMOSトランジスタ第2NMOSトランジスタ219は導電性であり、それによって第4NMOSトランジスタ第2NMOSトランジスタ219は、第3NMOSトランジスタ第1NMOSトランジスタ217のソースを接地にプルするために導電性になる。第3NMOSトランジスタ第1NMOSトランジスタ217のゲートは、第2バイアス電圧VDDVMPPAD<第2バイアス電圧VDDであるとき、第1バイアス電圧VBIAS2=第2バイアス電圧VDDにあるため、第3NMOSトランジスタ第1NMOSトランジスタ217は、第1PMOSトランジスタ207のゲートの電圧をVSSにプルするために導通し、それによって第1PMOSトランジスタ207が導電性になる。さらに、VMPPADが第2バイアス電圧VDD以下であるとき、第4PMOSトランジスタ221が非導電性でありVMIDは第2バイアス電圧VDDよりも小さい、NMOSトランジスタ223および第5NMOSトランジスタ225が導電性であることに起因して、第2PMOSトランジスタ209は導電性である。イネーブル信号がオンであるため第5NMOSトランジスタ225は導電性であり、それによって第5NMOSトランジスタ225は、NMOSトランジスタ223のソースを接地にプルするために導電性になる。NMOSトランジスタ223のゲートは第2バイアス電圧VDDにあるため、NMOSトランジスタ223は、第2PMOSトランジスタ209のゲートの電圧をVSSにプルするために導通し、それによって第2PMOSトランジスタ209が導電性になる。さらに、VMPPADが第2バイアス電圧VDDよりも低いとき、第1NMOSトランジスタ205のゲートが第2バイアス電圧VDDにありVMPPAD<第2バイアス電圧VDDであるとき、第1バイアス電圧VBIAS2=第2バイアス電圧VDD、第1NMOSトランジスタ205のドレインおよびソースが第2バイアス電圧VDDを下回るため、第1NMOSトランジスタ205は導電性である。第1NMOSトランジスタ205が導電性であるとき、VMIDは、VMPPADレベルにある。それゆえ、第2NMOSトランジスタ208のゲートが第2バイアス電圧VDDにあり、第2NMOSトランジスタ208のドレインおよびソースが第2バイアス電圧VDDを下回るVMPPADVMID=VMPPADにあるため、第2NMOSトランジスタ208も導電性である。図示されている実施形態では第1PMOSトランジスタ制御回路211および第2PMOSトランジスタ制御回路213は、第1伝送ゲート201および第2伝送ゲート203が、たとえMPPADの電圧レベルが第2バイアス電圧VDDをほんの少し下回るか、または第2バイアス電圧VDDにある場合であっても、導電状態にあることを可能にする。このような条件において、第1NMOSトランジスタ205および第2NMOSトランジスタ208は単独では、それらが十分にオンにならないという点において、低抵抗経路を保証しないであろう。VMPPADが第2バイアス電圧VDDに等しいときに十分にオンになるために、第1NMOSトランジスタ205および第2NMOSトランジスタ208のゲート-ソース電圧は、第2バイアス電圧VDDを上回る閾値電圧よりも高いことが必要である。第1NMOSトランジスタ205および第2NMOSトランジスタ208は、VMPPADが、それらのトランジスタの閾値電圧を超える分だけ第2バイアス電圧VDDを下回るとき、十分に導電性である。図示されている実施形態では第4NMOSトランジスタ第2NMOSトランジスタ219とのスタック構成にある第3NMOSトランジスタ第1NMOSトランジスタ217の構成は、第3PMOSトランジスタ215、第3NMOSトランジスタ第1NMOSトランジスタ217、および第4NMOSトランジスタ第2NMOSトランジスタ219がそれらの安全動作電圧領域において動作することを可能にする。上記に記載されているように、第3NMOSトランジスタ第1NMOSトランジスタ217を分離NMOSトランジスタにすることによって、第3NMOSトランジスタ第1NMOSトランジスタ217のドレイン-ボディ接合電圧が安全動作電圧領域に保持される。第3PMOSトランジスタ215が導電性であるときに第3NMOSトランジスタ第1NMOSトランジスタ217のドレインが相対的に高い電圧にあるとき、第3NMOSトランジスタ第1NMOSトランジスタ217がソースフォロワ構成において構成されることによって、第3NMOSトランジスタ第1NMOSトランジスタ217のソースにおける電圧が、第1バイアス電圧VBIAS2を下回るNMOS閾値電圧に保持される。自己イネーブル回路214は、VMPPADが第2バイアス電圧VDDを下回るときにはイネーブル信号ENをアサートし、VMPPADが第2バイアス電圧VDDよりも大きいときにはイネーブル信号をアサート停止するように機能する。自己イネーブル回路214は、第1バイアス電圧VBIAS2においてバイアスされているソースと、MPPADによって制御されるゲートと、第5PMOSトランジスタ233のソースに接続されているドレインとを有する第4PMOSトランジスタ231を有する。第5PMOSトランジスタ233は、MIDノード227に接続されているゲートを有する。自己イネーブル回路214は第5NMOSトランジスタ第3NMOSトランジスタ235を有し、第5NMOSトランジスタ第3NMOSトランジスタ235は、第4NMOSトランジスタ第2NMOSトランジスタ219のドレインに接続されているゲートと、第5PMOSトランジスタ233のドレイン、第4NMOSトランジスタ第2NMOSトランジスタ219のゲート、および第5NMOSトランジスタ225のゲートに接続されているドレインとを有する。第5NMOSトランジスタ第3NMOSトランジスタ235のドレインは、EN信号を提供する。VMPPADが第2バイアス電圧VDDを下回るとき、第4PMOSトランジスタ231および第5PMOSトランジスタ233は導電性であり、これによって第4NMOSトランジスタ第2NMOSトランジスタ219および第5NMOSトランジスタ225のゲートは、第2バイアス電圧VDDにおいてバイアスされVMPPAD<第2バイアス電圧VDDであるとき、第1バイアス電圧VBIAS2=第2バイアス電圧VDD、これらのトランジスタが導電性になる。第4NMOSトランジスタ第2NMOSトランジスタ219が導電性であることによって、第5NMOSトランジスタ第3NMOSトランジスタ235のゲートがゼロにプルされ、それによって第5NMOSトランジスタ第3NMOSトランジスタ235が非導電性になる。VMPPADが第2バイアス電圧VDDを上回るとき、第4PMOSトランジスタ231は非導電性であり、第3PMOSトランジスタ215は導電性である。第3NMOSトランジスタ第1NMOSトランジスタ217のソースの電圧は、第1バイアス電圧VBIAS2に向かってプルされることになる第3NMOSトランジスタ第1NMOSトランジスタ217のソースフォロワ構成のため。第4NMOSトランジスタ第2NMOSトランジスタ219のドレインが第1バイアス電圧VBIAS2にプルされることによって、第5NMOSトランジスタ第3NMOSトランジスタ235が導電性になり、これによってイネーブル信号ENがVSSにプルされる。イネーブル信号がVSSに向かうことによって第4NMOSトランジスタ第2NMOSトランジスタ219および第5NMOSトランジスタ225が非導電性になる。いくつかの実施形態ではイネーブル信号は、イネーブル信号が高電圧にあるときにフラッシュメモリ107をパッド103から分離するために使用される、フラッシュメモリ107内のスイッチング回路図示せずに提供される。いくつかの実施形態は、自己イネーブル回路214を含まない。代わりに、外部から提供されるイネーブル信号が、VMPPADが第2バイアス電圧VDD以下であるときに第4NMOSトランジスタ第2NMOSトランジスタ219および第5NMOSトランジスタ225を導電性にするのに使用される。いくつかの実施形態ではイネーブル信号は、プログラミング後にヒューズを飛ばすことによって提供されることが可能になる。図3は、高次選択回路109の一実施形態の回路図である。高次選択回路109は、PMOSトランジスタ309、311、313、315、および317を有する分圧器ステージ301を有する。これらのトランジスタの各々は、それらのゲートを自身のドレインに接続されている。トランジスタ309および311のボディは、第3バイアス電圧VBIASにバイアスされている。トランジスタ313、315、および317のボディは、トランジスタ313のソースに連結されている。分圧器ステージ301は、第3バイアス電圧VBIASをより低い電圧に直線的に分圧するために使用される。高次選択回路109は、ドレインがMPPADパッド103に結合されており、分離Nウェル領域が第3バイアス電圧VBIASにおいてバイアスされており、自身のボディおよびソースがノード331に連結されている分離NMOSトランジスタ319を有するインピーダンスバッファステージ303を有する。インピーダンスバッファステージ303は、自身のソースがノード331に連結されており、自身のドレインがVSSに連結されており、自身のボディが第1バイアス電圧VBIAS2に連結されているPMOSトランジスタ321をも有する。トランジスタ319のボディは、自身のソースに接続されており、それによってVMPPADが相対的に高い電圧たとえば1つの実施形態では9ボルトを上回るにあるとき、トランジスタ319のドレイン-ボディ接合は、安全動作電圧領域内にある。トランジスタ319および321は、VMPPADの約二分の一である、ノード331における電圧を生成するためにソースフォロワ構成において実装される。高次選択回路109は、2つの高次選択回路305および307を有する。第1高次選択回路305は、第4PMOSトランジスタ323および第5PMOSトランジスタ325を有し、第2高次選択回路307は、第6PMOSトランジスタ329および第7PMOSトランジスタ327を有する。高次選択回路は、2つの入力および1つの出力を有し、その出力においてそれらの入力の電圧のうちの高い方を提供する。第1高次選択回路305は、自身の出力ノード第1バイアス電圧VBIAS2において第2バイアス電圧VDDとノード331の電圧VMPPADの約二分の一とのうちの高い方を提供する。第2高次選択回路307の入力は、第1高次選択回路305の出力ノード第1バイアス電圧VBIAS2およびMPPADに接続される。第2高次選択回路307は、自身の出力ノード第3バイアス電圧VBIASにおいて第1バイアス電圧VBIAS2およびVMPPADのうちの高い方を提供する。VMPPADが第2バイアス電圧VDDよりも高い場合、第1バイアス電圧VBIAS2は、VMPPADを常に下回るVMPPADの1/2。したがってこのような条件においては第3バイアス電圧VBIASは、常にVMPPADを提供することになる。一方、VMPPADが第2バイアス電圧VDD以下である場合、第1高次選択回路305がノード第1バイアス電圧VBIAS2において第2バイアス電圧VDDであるか、またはVMPPADの約二分の一である、ノード331の電圧のうちの高い方を提供するという点で第1バイアス電圧VBIAS2は、第2バイアス電圧VDDに等しくなる。したがって第2高次選択回路307に対する入力が第1バイアス電圧VBIAS2およびVMPPADにある場合であっても、第2高次選択回路307は、ノードVBIASにおいて、第2バイアス電圧VDDおよびVMPPADの電圧のうちの高い方を有効に提供する。しかしながら、第2バイアス電圧VDDの代わりに第1バイアス電圧VBIAS2を第2高次選択回路307に対する入力として使用することによって、第6PMOSトランジスタ329および第7PMOSトランジスタ327は、たとえVMPPADが相対的に高い電圧たとえば9ボルトを上回るにある場合であってもそれらの安全動作電圧領域内に留まる。VMPPADが相対的に高い電圧にある場合、他方の入力第1バイアス電圧VBIAS2は、その電圧の二分の一にある。したがって第6PMOSトランジスタ329および第7PMOSトランジスタ327にわたる電圧は、VMPPADの二分の一に過ぎない。第2高次選択回路307が第2バイアス電圧VDDたとえば3ボルト端子を入力として有することになったとすると、VMPPADが非常に高い電圧たとえば15ボルトにある場合にトランジスタは、過負荷にさらされることになるであろう。図4は、高次選択回路109の動作を示す電圧図である。図4は、VMPPADに対する第3バイアス電圧VBIASおよび第1バイアス電圧VBIAS2の値実線で示すを示している。VMPPADが第2バイアス電圧VDDを下回る場合図4においてVMPPADに関する線は破線で示されている、第3バイアス電圧VBIASは、第2バイアス電圧VDDに等しい。VMPPADが第2バイアス電圧VDDよりも高いとき、第3バイアス電圧VBIASはVMPPADに等しい。ノード331における電圧が第2バイアス電圧VDDよりも低い場合図4においてVNODE331に関する線は破線で示されている、第1バイアス電圧VBIAS2は第2バイアス電圧VDDに等しい。ノード331の電圧が第2バイアス電圧VDDよりも高い場合、第1バイアス電圧VBIAS2は、ノード331における電圧すなわちVMPPADの約1/2に等しい。図5、図6、および図7は、それぞれ、PMOSトランジスタ501、分離NMOSトランジスタ601、およびNMOSトランジスタ701の部分断面図を示す。Sはソース領域コンタクトを表し、Gはゲートコンタクトを表し、Dはドレイン領域コンタクトを表し、Bはボディをバイアスするためのボディコンタクトを表す。これらの図において、基板はVSSにおいてバイアスされている、P型ドーピングされたものである。トランジスタ601は、Pウェル領域を完全に包囲して、その領域を基板P型基板とラベリングされているから分離している分離Nウェルタブまたは領域図6においてNウェルとラベリングされているを有し、それによってPウェル領域が基板とは異なる電圧においてバイアスされることが可能となる。ソース領域およびドレイン領域は、MOSFETのための電流電極である。ゲートは、MOSFETのための制御電極である。図8は、伝送ゲート回路111の別の実施形態を示している。図8の実施形態の回路は、第2NMOSトランジスタ208および第2PMOSトランジスタ209のゲート電圧を制御するための回路を除いて、図2の実施形態の回路と同様である。図8の実施形態では第2NMOSトランジスタ208のゲートは、イネーブル信号を受け取るために第4NMOSトランジスタ第2NMOSトランジスタ219のゲートノードENに接続され、第2NMOSトランジスタ208のトランジスタボディは、VSSにおいてバイアスされる。1つの例では第2NMOSトランジスタ208は、分離NMOSトランジスタではない。代わりに、それは図7のトランジスタ701と同様である。しかしながら、第2NMOSトランジスタ208は、分離Nウェル領域が第2バイアス電圧VDDまたは第1バイアス電圧VBIAS2にバイアスされている分離NMOSトランジスタであることができる。第2PMOSトランジスタ209のゲートは、第4NMOSトランジスタ第2NMOSトランジスタ219のドレインに接続されており、第2PMOSトランジスタ209のトランジスタボディは、第1バイアス電圧VBIAS2においてバイアスされている。VMPPADが第2バイアス電圧VDDを上回るとき、第4NMOSトランジスタ第2NMOSトランジスタ219のゲートENノードは、VSS電位にあり、第4NMOSトランジスタ第2NMOSトランジスタ219のドレインは、第3NMOSトランジスタ第1NMOSトランジスタ217のソースフォロワ構成に起因して、およそ第1バイアス電圧VBIAS2を下回るNMOS閾値電圧に保たれる。MIDノード227も、第1NMOSトランジスタ205のソースフォロワ構成に起因して、およそ第1バイアス電圧VBIAS2を下回るNMOS閾値電圧にある。これによって、第2NMOSトランジスタ208および第2PMOSトランジスタ209のゲート-ソース電圧が実効的に0ボルトであり、それゆえ、第2NMOSトランジスタ208および第2PMOSトランジスタ209の両方が非導電性であるため、第2伝送ゲート203が非導電性になる。VMPPADが第2バイアス電圧VDDを下回るとき、第4NMOSトランジスタ第2NMOSトランジスタ219のゲートENノードは、第2バイアス電圧VDD電位にありVMPPAD<第2バイアス電圧VDDであるとき、第1バイアス電圧VBIAS2=第2バイアス電圧VDD、第4NMOSトランジスタ第2NMOSトランジスタ219のドレインはVSS電位にある。これによって、第2NMOSトランジスタ208のゲートは第2バイアス電圧VDD電位にあり、第2PMOSトランジスタ209のゲートはVSS電位にあり、それゆえ、第2NMOSトランジスタ208および第2PMOSトランジスタ209の両方が導電性であるため、第2伝送ゲート203が導電性になる。図8のいくつかの実施形態は、自己イネーブル回路214を含まない。代わりに、外部から提供されるイネーブル信号が、VMPPADが第2バイアス電圧VDD以下であるときに第4NMOSトランジスタ第2NMOSトランジスタ219および第2NMOSトランジスタ208を導電性にするのに使用される。図示または記載されている実施形態では制御回路および伝送ゲートは、MOSFETを用いて実装されている。しかしながら、他の実施形態は、他のタイプのスイッチングデバイスを用いて実装される伝送ゲートを有する、他のタイプのトランジスタを用いて実装されてもよい。さらに他の実施形態は、異なる数の伝送ゲートを含んでもよい。本明細書において図示および記載されている実施形態は、伝送ゲート回路であって、非導電性であるとき、伝送ゲート回路にわたる電圧降下が、伝送ゲートのトランジスタの安全動作電圧領域外である恐れがあり、伝送ゲート回路のいずれか1つのトランジスタにわたる電圧降下は、自身の安全動作電圧を超えない、伝送ゲート回路を提供する。したがって伝送ゲート回路は、安全動作電圧領域がより小さいトランジスタとして構成されることができる。いくつかの実施形態ではより小さい安全動作電圧領域を有するトランジスタは通常、より速く、より簡単に作成され、かつ/またはより大きい安全動作電圧領域を有するトランジスタよりも占有する面積が小さい。1つの実施形態では伝送ゲート回路は、第1電流電極と、第2電流電極と、制御電極とを有する第1スイッチングデバイスを備える第1伝送ゲートを有する。伝送ゲート回路は、第1電流電極と、第2電流電極と、制御電極とを有する第2スイッチングデバイスを備える第2伝送ゲートを有する。第2スイッチングデバイスの第1電流電極は、第1スイッチングデバイスの第2電流電極に結合される。伝送ゲート回路は、第1スイッチングデバイスの第1電流電極に結合される第1端子と、第2スイッチングデバイスの第2電流電極に結合される第2端子と、第1伝送ゲートおよび第2伝送ゲートに結合される制御回路とを有する。第1モードでは、制御回路は、第1伝送ゲートおよび第2伝送ゲートを通じて第1端子と第2端子との間に導電性経路を提供するために、第1伝送ゲートおよび第2伝送ゲートを導電状態におき、制御回路が第2モードにあるときには、制御回路は第1伝送ゲートおよび第2伝送ゲートを非導電状態におく。制御回路が第2モードにあり、かつ第1端子の電圧が第1スイッチングデバイスおよび第2スイッチングデバイスのうちの少なくとも一方の安全動作電圧領域外にあるとき、第1スイッチングデバイスは、自身の安全動作電圧領域内にあるままであり、第2スイッチングデバイスは、自身の安全動作電圧領域内にあるままである。第1端子と、第1端子に結合される伝送ゲート回路と、伝送ゲート回路に結合される第1回路とを備える集積回路の一実施形態において、方法は、第1端子の電圧が第1電圧以下であるとき、伝送ゲート回路を通じて第1端子と第1回路との間に導電性経路を提供するために、伝送ゲート回路を導電状態におくことを有する。第1端子の電圧が第1電圧を上回るとき、方法は、伝送ゲート回路を非導電状態におくことであって、第1回路が第1端子から分離されるように非導電状態におくことと;第1端子の電圧が伝送ゲート回路内の少なくとも1つのトランジスタの安全動作電圧外にあるとき、伝送ゲート回路内の各トランジスタを自身の安全動作電圧領域内に維持することとを有する。別の実施形態では伝送ゲート回路は、第1伝送ゲートであって、第1端子および第2端子を有し、第1NMOSトランジスタおよび第1PMOSトランジスタを備える、第1伝送ゲートを有する。第1NMOSトランジスタは第1PMOSトランジスタに並列に結合される。第1NMOSトランジスタの制御電極は第1バイアス電圧の端子に結合される。伝送ゲート回路は、第2伝送ゲートであって、第3端子および第4端子を有し、第2NMOSトランジスタおよび第2PMOSトランジスタを備える、第2伝送ゲートを有する。第2NMOSトランジスタは、第2PMOSトランジスタに並列に結合される。第3端子は第2端子に結合される。伝送ゲート回路は、第1端子に結合される第1電流電極、第1PMOSトランジスタの制御電極に結合される第2電流電極を有し、第1バイアス電圧の端子に結合される制御電極を有する、第3PMOSトランジスタを有する。伝送ゲート回路は、第3PMOSトランジスタの第2電流電極に結合される第1電流電極と、第2電流電極と、第1バイアス電圧の端子に結合される制御電極とを有する、第3NMOSトランジスタを有する。伝送ゲート回路は、第3NMOSトランジスタの第2電流電極に結合される第1電流電極と、第2電流電極と、イネーブル信号を受信するように結合される制御電極とを有する、第4NMOSトランジスタを有する。イネーブル信号がアサートされると、第1伝送ゲートおよび第2伝送ゲートの各々は、第1伝送ゲートおよび第2伝送ゲートを通じて第1端子と第4端子との間に導電性経路を提供するために、導電状態におかれ、イネーブル信号がアサート停止されると、第1伝送ゲートおよび第2伝送ゲートの各々は、非導電状態におかれる。本発明の特定の実施形態が図示および説明されてきたが、本明細書における教示に基づいて、本発明およびそのより広い態様から逸脱することなくさらなる変更および修正を為すことができることが当業者には認識されよう、したがって添付の特許請求の範囲は、それらの範囲内において、本発明の真の精神および範囲内にあるものとしてすべてのこのような変更および修正を包含するものとする。