3値以上のデータを保持可能なメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイの外部からのアクセス禁止領域に設けられたフラグセルと、前記メモリセルアレイの書き込み状態に基づいて、前記フラグセルに書き込まれるフラグデータを生成するフラグデータ生成部と、外部から与えられるコマンドに基づいて、外部からの前記フラグデータの読み出しを許容するアクセス禁止解除部とを備えることを特徴とする不揮発性半導体記憶装置。3値以上のデータを保持可能なメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイの一部に設けられ、前記メモリセルアレイの消去状態と初期状態を区別する第1のフラグデータを保持する第1のフラグセルと、前記メモリセルアレイの一部に設けられ、前記メモリセルアレイの第1のビットのみの書き込み状態と第1のビットおよび第2のビットの双方の書き込み状態とを区別する第2のフラグデータを保持する第2のフラグセルとを備えることを特徴とする不揮発性半導体記憶装置。前記メモリセルアレイは、前記メモリセルのロウ選択を行うワード線と、前記メモリセルのカラム選択を行うビット線とを備え、前記第1のフラグセルおよび前記第2のフラグセルは、前記メモリセルと前記ワード線を共有し、前記メモリセルに対して専有のビット線が備えることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記メモリセルのドライブ制御を行うコントローラをさらに備え、前記コントローラは、前記第1のフラグデータに基づいて前記メモリセルアレイが消去状態にあると判断された場合、前記メモリセルアレイを消去状態から前記初期状態に移行させる初期化処理を実行させることを特徴とする請求項2または3に記載の不揮発性半導体記憶装置。第1のビットの読み出し時に前記第2のフラグデータに基づいて前記第1のビットのみの書き込み状態を示すコマンドが外部から発行された場合、前記第1のビットの第1のしきい値分布と第2のしきい値分布の間の読み出しレベルにて読み出し動作を行うことを特徴とする請求項2から4のいずれか1項に記載の不揮発性半導体記憶装置。第2のビットの読み出し時に前記第2のフラグデータに基づいて第1のビットのみの書き込み状態を示すコマンドが外部から発行された場合、前記第2のビットを1に設定することを特徴とする請求項2から5のいずれか1項に記載の不揮発性半導体記憶装置。本実施形態は、多値記憶の可能なメモリセルの読み出し時間を短くすることが可能な不揮発性半導体記憶装置を提供する。実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、フラグセルと、フラグデータ生成部と、アクセス禁止解除部とが設けられている。メモリセルアレイは、3値以上のデータを保持可能なメモリセルが配置されている。フラグセルは、前記メモリセルアレイの外部からのアクセス禁止領域に設けられている。フラグデータ生成部は、前記メモリセルアレイの書き込み状態に基づいて、前記フラグセルに書き込まれるフラグデータを生成する。アクセス禁止解除部は、外部から与えられるコマンドに基づいて、外部からの前記フラグデータの読み出しを許容する。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図1において、不揮発性半導体記憶装置には、NANDメモリ2が設けられている。そして、NANDメモリ2は、そのドライブ制御を行うコントローラ1に接続されている。なお、NANDメモリ2のドライブ制御としては、例えば、NANDメモリ2の読み書き制御、ブロック選択、誤り訂正およびウェアレベリングなどを挙げることができる。NANDメモリ2には、メモリセルアレイ3、ロウ選択制御部5a、カラム選択制御部5b、フラグデータ生成部6およびアクセス禁止解除部7が設けられている。メモリセルアレイ3には、3値以上のデータを保持可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されるとともに、メモリセルアレイ3の外部からのアクセス禁止領域にはフラグセル4a、4bが設けられている。ここで、メモリセルアレイ3には、メモリセルのロウ選択を行うワード線と、メモリセルのカラム選択を行うビット線とが設けられている。そして、フラグセル4a、4bは、メモリセルとワード線を共有するとともに、メモリセルに対して専有のビット線を備えることができる。なお、以下の説明では、メモリセルは4値のデータを保持できるものとする。ここで、フラグセル4a、4bは、例えば、各ページの最終番地を超える番地に配置することができる。また、フラグセル4aは、メモリセルアレイ3の消去状態と初期状態を区別する第1のフラグデータを保持することができる。フラグセル4bは、メモリセルアレイ3のロウアービットのみの書き込み状態とロウアービットおよびアッパービットの双方の書き込み状態を区別する第2のフラグデータを保持することができる。なお、4値を記憶可能なメモリセルでは、ロウアービットはLSBLeastSignificantBit、アッパービットはMSBMostSignificantBitに対応させることができる。ロウ選択制御部5aは、メモリセルアレイ3のメモリセルの読み出しおよび書き込みにおいて、ロウ選択および印加電圧の制御をロウごとに行うことができる。カラム選択制御部5bは、メモリセルアレイ3のメモリセルの読み出しおよび書き込みにおいて、カラム選択および印加電圧の制御をカラムごとに行うことができる。フラグデータ生成部6は、メモリセルアレイ3の書き込み状態に基づいて、フラグセル4a、4bにそれぞれ書き込まれる第1および第2のフラグデータを生成することができる。アクセス禁止解除部7は、外部から与えられるコマンドに基づいて、外部からのフラグセル4a、4bへのアクセスを許容し、各フラグセル4a、4bから第1および第2のフラグデータを外部に読み出せるようにすることができる。コントローラ1には、フラグデータ読み出し部1a、フラグデータ管理部1b、コマンド発行部1cおよび読み書き指示部1dが設けられている。フラグデータ読み出し部1aは、NANDメモリ2のフラグセル4a、4bから第1および第2のフラグデータをそれぞれ読み出すことができる。フラグデータ管理部1bは、フラグセル4a、4bにそれぞれ記憶される第1および第2のフラグデータを管理することができる。コマンド発行部1cは、フラグデータ管理部1bにて管理されている第1または第2のフラグデータに基づいて、NANDメモリ2からデータを読み出すコマンドを発行することができる。読み書き指示部1dは、NANDメモリ2に対して読み書き実行を指示することができる。ここで、コマンド発行部1cは、フラグデータ管理部1bにて管理される第2のフラグデータがロウアービットおよびアッパービットの双方の書き込み状態を示している場合、第1のコマンドを発行することができる。また、コマンド発行部1cは、フラグデータ管理部1bにて管理される第2のフラグデータがロウアービットのみの書き込み状態を示している場合、第2のコマンドを発行することができる。そして、NANDメモリ2にてデータの消去が行われる場合、コントローラ1から消去コマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、メモリセルアレイ3に記憶されているデータがブロック単位で消去される。この消去動作では、各ブロックの全てのメモリセルのしきい値分布が負になるように設定することができる。この時、消去されたメモリセルに隣接して書き込みが行われたメモリセルが存在すると、書き込みが行われたメモリセルのしきい値分布は正になるため、隣接メモリセル間で干渉を起こすことがある。このため、メモリセルの消去が行われると、そのメモリセルを消去状態から正のしきい値分布を有する初期状態に移行させる。なお、初期状態のメモリセルのしきい値分布は、消去状態のメモリセルのしきい値分布よりも電圧が高くなるように設定することができる。ここで、メモリセルが消去状態に設定されると、第1のフラグデータは消去単位全体で‘0’に設定される。第2のフラグデータも同様に‘0’に設定される。また、フラグデータ生成部6は、メモリセルが初期状態または書き込み状態に設定されると、第1のフラグデータをページ単位で‘1’に設定することができる。そして、第1のフラグデータが設定されると、ロウ選択制御部5aおよびカラム選択制御部5bを介してフラグセル4aに書き込まれる。また、NANDメモリ2にてLSBの書き込みが行われる場合、コントローラ1からLSBの書き込みコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1から指定されたアドレスにLSBが書き込まれる。このLSBの書き込み動作では、初期状態の1つのしきい値分布を2つのしきい値分布に分離させることにより、2値の状態をとらせることができる。また、NANDメモリ2にてMSBの書き込みが行われる場合、コントローラ1からMSBの書き込みコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1から指定されたアドレスにMSBが書き込まれる。このMSBの書き込み動作では、MSBの書き込み状態の2つのしきい値分布を4つのしきい値分布に分離させることにより、4値の状態をとらせることができる。ここで、フラグデータ生成部6は、メモリセルが消去状態、初期状態またはLSBの書き込み状態に設定されると、第2のフラグデータの内容を更新しない、すなわち消去状態の‘0’を保持することができる。また、フラグデータ生成部6は、メモリセルがMSBの書き込み状態に設定されると、第2のフラグデータをページ単位で‘1’に設定することができる。そして、第2のフラグデータが設定されると、ロウ選択制御部5aおよびカラム選択制御部5bを介してフラグセル4bに書き込まれる。また、フラグデータ管理部1bでは、NANDメモリ2への書き込み状態に応じてフラグセル4a、4bに書き込まれる第1および第2のフラグデータを管理することができる。また、フラグデータ管理部1bは、フラグセル4a、4bのアクセス禁止を解除させるアクセス禁止解除コマンドをNANDメモリ2に発行することができる。そして、NANDメモリ2において、アクセス禁止解除コマンドが発行されると、アクセス禁止解除部7を介してフラグセル4a、4bのアクセス禁止が解除される。そして、フラグセル4a、4bにそれぞれ記憶されている第1または第2のフラグデータがロウ選択制御部5aおよびカラム選択制御部5bを介して読み出され、コントローラ1に送られる。そして、フラグデータ管理部1bは、コントローラ1の電源オフなどによってフラグデータ管理部1bにて管理される第1および第2のフラグデータが消失した場合においても、フラグセル4a、4bにそれぞれ記憶されている第1および第2のフラグデータを確認することができる。また、NANDメモリ2にてLSBの読み出しが行われる場合、読み書き指示部1dでは、フラグデータ管理部1bにて管理されている第2のフラグデータが確認される。そして、第2のフラグデータが‘1’の場合、コントローラ1からLSBの第1の読み出しコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1にて指定されたアドレスから4値に対応したLSBの読み出しが行われる。一方、第2のフラグデータが‘0’の場合、コントローラ1からLSBの第2の読み出しコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1にて指定されたアドレスから2値に対応したLSBの読み出しが行われる。また、NANDメモリ2にてMSBの読み出しが行われる場合、読み書き指示部1dでは、フラグデータ管理部1bにて管理されている第2のフラグデータが確認される。そして、第2のフラグデータが‘1’の場合、コントローラ1からMSBの第1の読み出しコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1にて指定されたアドレスから4値に対応したMSBの読み出しが行われる。一方、第2のフラグデータが‘0’の場合、コントローラ1からMSBの第2の読み出しコマンドがNANDメモリ2に発行される。そして、NANDメモリ2において、コントローラ1にて指定されたアドレスに基づいてページ全体の読み出しデータが‘1’に設定される。ここで、第2のフラグデータの値に応じてコントローラ1側で第1および第2の読み出しコマンドを使い分けることにより、NANDメモリ2側でフラグセル4aの読み出し回数を減らすことができ、読み出し時間を短縮することができる。また、フラグセル4a、4bに記憶されている第1および第2のフラグデータをコントローラ1側から読み出せるようにすることにより、フラグデータ管理部1bにて管理されている第1および第2のフラグデータが消失した場合においても、フラグセル4a、4bに記憶されている第1および第2のフラグデータをコントローラ1側で確認することができる。また、NANDメモリ2において、例えば、NANDメモリ2が電源オンされた場合、フラグセル4aに書き込まれている第1のフラグデータがロウ選択制御部5aおよびカラム選択制御部5bを介して読み出される。そして、第1のフラグデータが‘0’の場合、メモリセルアレイを消去状態から初期状態に移行させる初期化処理がページ単位で実行される。この時、コントローラ1が第1のフラグデータの読み出しを指示し、コントローラ1の指示によりデータを出力し、コントローラ1の指示により初期化処理がページ単位で実行される。これにより、NANDメモリ2の電源オフなどにより、メモリセルアレイを消去状態から初期状態に移行させる初期化処理が中断された場合においても、NANDメモリ2の電源オン後に初期化処理を再開させることができ、データ保持の安定性を向上させることができる。図2は、図1の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図2において、図1のメモリセルアレイ3は、nnは正の整数個のブロックB1~Bnに分割されている。そして、ブロックBi1≦i≦nの整数には、llは正の整数本のワード線WL1~WLl、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1~Bnには、mmは正の整数本のビット線BL1~BLmが共通に設けられている。そして、ブロックBiには、m個のNANDセルユニットNU1~NUmが設けられ、NANDセルユニットNU1~NUmはビット線BL1~BLmにそれぞれ接続されている。ここで、NANDセルユニットNU1~NUmには、セルトランジスタMT1~MTlおよびセレクトトランジスタMS1、MS2がそれぞれ設けられている。なお、メモリセルアレイ1の1個のメモリセルは、1個のセルトランジスタMTk1≦k≦lの整数にて構成することができる。また、各セルトランジスタMT1~MTlには、電荷を蓄積する電荷蓄積領域を設けることができる。そして、セルトランジスタMT1~MTlが直列に接続されることでNANDストリングが構成され、そのNANDストリングの両端にセレクトトランジスタMS1、MS2が接続されることでNANDセルユニットNUj1≦j≦mの整数が構成されている。そして、NANDセルユニットNU1~NUmにおいて、セルトランジスタMT1~MTlの制御ゲート電極には、ワード線WL1~WLlがそれぞれ接続されている。また、NANDセルユニットNUjにおいて、セルトランジスタMT1~MTlからなるNANDストリングの一端は、セレクトトランジスタMS1を介してビット線BLjに接続され、NANDストリングの他端は、セレクトトランジスタMS2を介してソース線SCEに接続されている。また、NANDセルユニットNU1~NUmにおいて、ワード線WLkに接続されたセルトランジスタMTkからなるm個のメモリセルにてページPEGを構成することができる。そして、書き込み動作では、ブロックBiの選択ワード線WLkに書き込み電圧が印加され、ブロックBiの選択ビット線BLjに0Vが印加される。また、選択ワード線WLkよりもビット線BLj側の非選択ワード線WL1~WLk-1には、セルトランジスタMT1~MTk-1をオンさせるのに十分な高電圧例えば、10Vが印加され、選択ワード線WLkよりもソース線SCE側の非選択ワード線WLk1~WLlには、セルトランジスタMTk1~MTlをオフさせるのに十分な低電圧例えば、0Vが印加される。また、セレクトゲート線SGDには、セレクトトランジスタMS1をオンさせるのに十分な高電圧が印加され、セレクトゲート線SGSには、セレクトトランジスタMS2をオフさせるのに十分な低電圧が印加される。すると、ビット線BLjに印加された0Vの電圧が、NANDセルユニットNUjのセルトランジスタMT1~MTk-1を介してセルトランジスタMTkのドレインに伝わるとともに、選択セルの制御ゲート電極に高電圧がかかり、選択セルの電荷蓄積領域の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電子が電荷蓄積領域に注入され、セルトランジスタMTkのしきい値が上昇することで、選択セルの書き込み動作が実行される。ブロックBiの選択セルの書き込み動作が実行されると、目標のしきい値レベルに達したかどうかを確認するために、書き込みベリファイ動作が実行される。この時、ブロックBiの選択ワード線WLkにベリファイ電圧が印加され、非選択ワード線WL1~WLk-1、WLk1~WLlには、セルトランジスタMT1~MTk-1、MTk1~MTlをオンさせるのに十分な高電圧例えば、4.5Vが印加される。また、セレクトゲート線SGD、SGSには、セレクトトランジスタMS1、MS2をオンさせるのに十分な高電圧例えば、4.5Vが印加される。また、ビット線BLjにプリチャージ電圧が印加され、読み出しに必要な低電圧がソース線SCEに印加される。この時、選択セルのしきい値が目標のしきい値レベルに達しているなら、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電され、ビット線BLjの電位がロウレベルになる。一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電されないので、ビット線BLjの電位がハイレベルになる。そして、ビット線BLjの電位がロウレベルかハイレベルかを判定することでベリファイチェックが行われる。そして、選択セルのしきい値が目標のしきい値レベルに達しているなら、書き込み処理が終了する。一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、書き込み電圧VPGMがステップアップ電圧ΔVPGMだけ増加される。そして、ベリファイチェックに合格するまでステップアップ電圧ΔVPGMだけ増加されながら選択セルのしきい値が目標のしきい値レベルに達するまで書き込み電圧VPGMが繰り返し印加されることで、メモリセルに書き込みが行われる。ここで、4値の情報をメモリセルに記録するには、4値の情報に応じた量の電荷を各メモリセルの電荷蓄積領域に注入することで行われる。そして、電荷蓄積領域の電荷の量に応じてセルトランジスタMTkの閾値が変動することから、4値を識別する所定電圧をセルトランジスタMTkに与え、その際の動作状態によって4値のいずれが記憶されているかを読み出すことができる。図3は、図1の不揮発性半導体記憶装置のフラグデータの付加方法の一例を示す図である。図3において、例えば、1ページ分のページデータPDの容量は8kBに設定することができる。そして、第2のフラグデータF2をページ単位で付加する場合、各ページデータPDの最終番地の次の番地に第2のフラグデータF2を割り当てることができる。図4は、図1の不揮発性半導体記憶装置のフラグデータの付加方法のその他の例を示す図である。図4において、例えば、1ページ分のページデータPDの容量は8kBに設定することができる。そして、第1のフラグデータF1および第2のフラグデータF2をページ単位で付加する場合、各ページデータPDの最終番地の次の番地に第1のフラグデータF1を割り当て、さらにその次の番地に第2のフラグデータF2を割り当てることができる。第2実施形態図5は、第2実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図5において、この不揮発性半導体記憶装置には、メモリセルアレイ11、ロウデコーダ12、キャッシュ/センスアンプ回路13、チャージポンプ回路14、ベリファイ判定回路15、チャージポンプ制御回路16、ロウ制御回路17a、カラム制御回路17b、シーケンス制御回路18、レジスタ19、電源検知回路20、バッファ21、22、コマンドデコーダ23、アドレスバッファ24、データバッファ25、出力バッファ26、最終番地判定回路27、アクセス禁止解除回路28およびマルチプレクサ29が設けられている。メモリセルアレイ11は、3値以上のデータを保持可能なメモリセルが配置されるとともに、メモリセルアレイ11の外部からのアクセス禁止領域にはフラグセルFC1、FC2が設けられている。なお、アクセス禁止領域のアクセスを許可するコマンドが付与された時、または内部動作でアクセスが許可された時には、アクセス禁止領域にアクセスすることができる。そして、レジスタ19、バッファ22、コマンドデコーダ23、アドレスバッファ24およびデータバッファ25はバスDIN[7:0]を介して接続されている。また、キャッシュ/センスアンプ回路13、レジスタ19およびマルチプレクサ29はバスYIOを介して接続されている。また、データバッファ25および出力バッファ26は、マルチプレクサ29を介してバスYIOに接続されている。ここで、フラグセルFC1、FC2は、例えば、各ページの最終番地を超える番地に配置することができる。また、フラグセルFC1は、メモリセルアレイ11の消去状態と初期状態を区別する第1のフラグデータを保持することができる。フラグセルFC2は、メモリセルアレイ11のロウアービットのみの書き込み状態とロウアービットおよびアッパービットの双方の書き込み状態を区別する第2のフラグデータを保持することができる。外部制御装置からは、チップイネーブル信号CEnx、ライトイネーブル信号WEnx、リードイネーブル信号REnx、コマンドラッチイネーブル信号CLEx、アドレスラッチイネーブル信号ALEx、ライトプロテクト信号WPnxがバッファ21に入力される。また、外部制御装置からは、入出力ポートIOx<7:0>を介して、コマンド、アドレスおよび書き込みデータがバッファ22に入力されるとともに、バッファ22からは、入出力ポートIOx<7:0>を介して、読み出しデータが外部制御装置に出力される。なお、外部制御装置は、例えば、図1のコントローラ1を用いることができる。そして、コマンドラッチイネーブル信号CLExが活性化されると、バッファ22は、バッファ21の出力の制御を受けながら、コマンドをコマンドデコーダ23に転送する。また、アドレスラッチイネーブル信号ALExが活性化されると、バッファ22は、バッファ21の出力の制御を受けながら、アドレスをアドレスバッファ24に転送する。また、ライトイネーブル信号WEnx活性化されると、バッファ22は、バッファ21の出力の制御を受けながら、書き込みデータをデータバッファ25に転送する。また、リードイネーブル信号REnxが活性化されると、バッファ22は、バッファ21の出力の制御を受けながら、出力バッファ26から読み出しデータを取り込み、入出力ポートIOx<7:0>に転送する。そして、コマンドデコーダ23はコマンドを解釈し、必要に応じて書き込み、読み出しまたは消去その他の必要な動作の開始や内部の動作状態を決定する。そして、これらの動作開始を指示する指示信号CDをシーケンス制御回路18に通知する。また、アドレスバッファ24は、バッファ22を介して入力された書き込み、消去または読み出しのアドレスを保持し、シーケンス制御回路18からの制御に従って、ロウアドレスRAをロウデコーダ12に出力するとともに、カラムアドレスCAをキャッシュ/センスアンプ回路13に出力する。なお、アドレスバッファ24は、必要に応じてカウンタ回路を構成したり、アドレス比較回路を内蔵したりすることができる。データバッファ25は、バッファ22を介して入力された書き込みデータまたは消去データを一時保持し、バスYIOを介してキャッシュ/センスアンプ回路13に転送する。出力バッファ26は、キャッシュ/センスアンプ回路13を介して読み出された読み出しデータを一時保持し、バッファ22に転送する。レジスタ19は、外部から入力されたデータあるいはメモリセルアレイ11に格納されていたデータを一時保持することができる。ロウ制御回路17aは、シーケンス制御回路18からの指示に従ってロウデコーダ12の動作タイミングを制御する。カラム制御回路17bは、シーケンス制御回路18からの指示に従ってキャッシュ/センスアンプ回路13の動作タイミングを制御する。チャージポンプ制御回路16は、シーケンス制御回路18からの指示に従って書き込み、読み出しおよび消去に必要な電圧を指定し、その電圧指定信号VPG、VPA、VERをチャージポンプ回路14に出力する。チャージポンプ回路14は、電圧指定信号VPG、VPA、VERに基づいて書き込み、読み出しおよび消去に必要な電圧を生成し、ロウデコーダ12およびキャッシュ/センスアンプ回路13に出力する。キャッシュ/センスアンプ回路13は、読み出しデータや書き込みデータを一時保持するための複数のレジスタキャッシュを少なくとも1ページ分以上を持つ。そして、選択セルに接続されるビット線の電位を検知することで、読み出しデータを判別し、出力バッファ26に出力する。ロウデコーダ12は、選択ロウのワード線に書き込み、読み出しまたは消去に必要な電圧を印加し、メモリセルアレイ11の書き込み、読み出しまたは消去を実行させる。ベリファイ判定回路15は、主に書き込み時に選択セルから読み出した読み出しデータが書き込みデータと一致するかどうかを判定することで、書き込みを完了してよいか否かを判定する。そして、その書き込み完了の判断結果は合否信号PFにてシーケンス制御回路18へ通知される。シーケンス制御回路18は、指示信号CDおよび合否信号PFなどに従ってメモリセルの読み出し動作、書き込み動作、消去動作その他内蔵テスト動作を制御する。メモリセルの読み出し動作、書き込み動作、消去動作の制御は、チャージポンプ制御回路16、ロウ制御回路17aおよびカラム制御回路17bを介してロウデコーダ12、キャッシュ/センスアンプ回路13およびチャージポンプ回路14を制御することで実行される。最終番地判定回路27は、アドレスバッファ24に配置されるカラムアドレスカウンタの状態を常に監視し、カラムアドレスカウンタが所定領域以外を指示しようとした場合に所定領域を超えないように制御する。例えば、カラム番地0番地から構成され、ページ長が8kBの場合、最終番地は8191番地である。そして、最終番地判定回路27は、0番地から8191番地までの読み出しまたは書き込み時にはアクセス禁止信号CEをアドレスバッファ24に提示せず、どの番地でも読み出しまたは書き込みを許可する。一方、8kBの領域を超えてアクセスしようとした場合、例えば、読み出し開始番地または書き込み開始番地として8192番地が外部から与えられると、アクセス禁止信号CEを活性化し、その番地の読み出しまたは書き込みができないように制御する。また、0番地からの読み出し時に8192回を超えてリードイネーブル信号REnxが与えられた場合に、アクセス禁止信号CEを活性化し、読み出しができないように制御する。読み出し禁止方法として、最終番地データを出力し続けるようにしてもよいし、0番地に戻ってデータを出し続けるようにしてもよいし、最終番地を超えた旨を通知するようにしてもよい。書き込み禁止方法として、8kBの領域外に与えられたデータを無視してもよいし、8kBの特定の領域に上書きするようにしてもよい。ここで、例えば、フラグセルFC1、FC2が8192番地に割り当てられた場合、フラグセルFC1、FC2にアクセスできるようにするために、シーケンス制御回路18の指示によって一時的に最終番地判定回路27のアクセス制限を解除し、アクセス禁止信号CEを一時的に不活性の状態にすることができる。また、アクセス禁止解除回路28は、外部からフラグセルFC1、FC2にアクセスできるようにするために、外部から与えられるコマンドに基づいて一時的に最終番地判定回路27のアクセス制限を解除し、アクセス禁止信号CEを一時的に不活性の状態にすることができる。図6は、図5の不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す斜視図である。なお、図6の例では、4層分だけ積層されたメモリセルMCを下端で折り返し、8個のメモリセルMCを直列接続することでNANDストリングNSを形成する方法を示した。図6において、半導体基板SBには回路領域RAが設けられ、回路領域RA上にはメモリ領域RBが設けられている。なお、回路領域RAが設けられる基板と、メモリ領域RBが設けられる基板とを別個にしてもよい。そして、回路領域RAにおいて、半導体基板SB上には回路層CUが形成されている。なお、回路層CUには、図5のロウデコーダ12、キャッシュ/センスアンプ回路13、チャージポンプ回路14、ベリファイ判定回路15、チャージポンプ制御回路16、ロウ制御回路17a、カラム制御回路17b、シーケンス制御回路18、レジスタ19、電源検知回路20、バッファ21、22、コマンドデコーダ23、アドレスバッファ24、データバッファ25、出力バッファ26、最終番地判定回路27、アクセス禁止解除回路28およびマルチプレクサ29を形成することができる。メモリ領域RBには、図5のメモリセルアレイ11を形成することができる。また、メモリ領域RBにおいて、回路層CU上にはバックゲート層BGが形成され、バックゲート層BGには接続層CPが形成されている。接続層CP上には、柱状体MP1、MP2が隣接して配置され、柱状体MP1、MP2の下端は接続層CPを介して互いに接続されている。また、接続層CP上には、4層分のワード線WL3~WL0が順次積層されるとともに、ワード線WL3~WL0にそれぞれ隣接するように4層分のワード線WL4~WL7が順次積層されている。そして、ワード線WL4~WL7が柱状体MP1にて貫かれるとともに、ワード線WL0~WL3が柱状体MP2にて貫かれることで、NANDストリングNSが構成されている。また、柱状体MP1、MP2上には柱状体SP1、SP2がそれぞれ形成されている。最上層のワード線WL7上には、柱状体SP1にて貫かれたセレクトゲート電極SG1が形成され、最上層のワード線WL0上には、柱状体SP2にて貫かれたセレクトゲート電極SG2が形成されている。また、セレクトゲート電極SG2上には、柱状体SP2に接続されたソース線SLが設けられるとともに、セレクトゲート電極SG1上には、プラブPGを介して柱状体SP1に接続されたビット線BL1~BL6がカラムごとに形成されている。なお、柱状体MP1、MP2は、ビット線BL1~BL6とワード線WL0~WL7との交点に配置することができる。図7は、図6のE部分を拡大して示す断面図である。図7において、ワード線WL0~WL3とワード線WL4~WL7との間には絶縁体ILが埋め込まれている。ワード線WL0~WL3間およびワード線WL4~WL7間には層間絶縁膜45が形成されている。また、ワード線WL0~WL3および層間絶縁膜45には、それらを積層方向に貫通する貫通孔KA2が形成され、ワード線WL4~WL7および層間絶縁膜45には、それらを積層方向に貫通する貫通孔KA1が形成されている。貫通孔KA1内には柱状体MP1が形成されるとともに、貫通孔KA2内には柱状体MP2が形成されている。柱状体MP1、MP2の中心には柱状半導体41が形成されている。貫通孔KA1、KA2の内面と柱状半導体41との間にはトンネル絶縁膜42が形成され、貫通孔KA1、KA2の内面とトンネル絶縁膜42との間にはチャージトラップ層43が形成され、貫通孔KA1、KA2の内面とチャージトラップ層43との間にはブロック絶縁膜44が形成されている。柱状半導体41は、例えば、Siなどの半導体を用いることができる。トンネル絶縁膜42およびブロック絶縁膜44は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層43は、例えば、シリコン窒化膜またはONO膜シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造を用いることができる。図8は、図6のワード線WL0~WL7の平面形状を示す平面図である。図8において、柱状体MP1、MP2が設けられたNANDストリングNSにカラム方向に隣接するようにNANDストリングNS ́が設けられている。そして、NANDストリングNS ́には柱状体MP1 ́、MP2 ́が設けられ、柱状体MP1 ́、MP2 ́は接続層CP ́を介して接続されている。ここで、柱状体MP2、MP2 ́はカラム方向に隣接するように配置されている。そして、柱状体MP2、MP2 ́は、ワード線WL4~WL7にて貫かれている。また、柱状体MP2、MP2 ́は、図6のソース線SLに共通に接続されている。また、柱状体MP1、MP1 ́間には、柱状体MP2、MP2 ́が配置されている。そして、柱状体MP1、MP1 ́は、ワード線WL0~WL3にて貫かれている。また、柱状体MP1、MP1 ́は、図6のビット線BL1~BL6にカラムごとに共通に接続されている。ここで、ワード線WL0~WL3とワード線WL4~WL7とは互いに入れ子構造になるように櫛波形状になっている。図9aは、図5の不揮発性半導体記憶装置の周辺回路領域の概略構成を示す断面図、図9bは、図5の不揮発性半導体記憶装置のワード線引き出し部の概略構成を示す断面図、図9cは、図6のA-A線で切断した概略構成を示す断面図、図9dは、図6のB-B線で切断した概略構成を示す断面図である。図9a~図9dにおいて、メモリ領域RBの周辺には周辺領域RCが設けられている。なお、周辺領域RCには回路領域RAを設けることができる。また、メモリ領域RBには、メモリセル領域RB1および引き出し領域RB2が設けられている。そして、回路領域RAにおいて、半導体基板SBはSTIShallowTrenchIsolation31にて素子分離されている。そして、STI31にて素子分離されたアクティブ領域には拡散層32が形成され、拡散層32間のチャネル領域上にゲート電極33が配置されることでトランジスタが形成されている。また、トランジスタが形成された半導体基板SB上には層間絶縁膜34が形成され、層間絶縁膜34にはプラグ35および配線36が埋め込まれている。そして、配線36上には層間絶縁膜37、40が形成されている。また、メモリセル領域RB1において、層間絶縁膜40上には、バックゲート層BGが形成され、バックゲート層BGには接続層CPが形成されている。そして、ワード線WL0~WL3が層間絶縁膜45を介して順次積層されるとともに、ワード線WL4~WL7が層間絶縁膜45を介して順次積層されている。さらに、ワード線WL0上には層間絶縁膜46を介してセレクトゲート電極SG2が形成され、ワード線WL7上には層間絶縁膜46を介してセレクトゲート電極SG1が形成されている。また、セレクトゲート電極SG1、SG2間には層間絶縁膜47が埋め込まれている。さらに、セレクトゲート電極SG1上には層間絶縁膜48を介してソース線SLが形成され、ソース線SLは層間絶縁膜49にて埋め込まれている。また、セレクトゲート電極SG2およびソース線SL上には層間絶縁膜50を介してビット線BL1が形成されている。また、引き出し領域RB2において、層間絶縁膜40上には、バックゲート層BGが形成されている。そして、ワード線WL0~WL7から引き出された引き出し線51が各層ごとに形成されている。ここで、引き出し線51の端部は各層ごとにずらされて配置されることで、各層の引き出し線51の端部が上下に重ならないようにされている。そして、各層の引き出し線51の端部がプラグ52を介して配線53に接続されることで、ワード線WL0~WL7が回路層CUに接続されている。また、周辺領域RCにおいて、層間絶縁膜40上には層間絶縁膜61、62、68が形成されている。そして、層間絶縁膜37、40、61、62、68には、プラグ64、66および配線65、67が埋め込まれている。図10は、図6のメモリセルアレイの2ストリング分の回路構成を示す図である。図10において、NANDストリングNSには、セルトランジスタMT0~MT7が設けられ、各セルトランジスタMT0~MT7はメモリセルMCを構成することができる。ここで、各セルトランジスタMT0~MT7のゲートはワード線WL0~WL7に接続されている。また、セルトランジスタMT0~MT3は直列に接続され、セルトランジスタMT4~MT7は直列に接続されている。また、セルトランジスタMT3、MT4は、バックゲートトランジスタBTを介して互いに接続されている。セルトランジスタMT0は、セレクトトランジスタST1を介してビット線BL1に接続され、セルトランジスタMT7は、セレクトトランジスタST2を介してソース線SLに接続されている。セレクトトランジスタST1、ST2にはセレクトゲート電極SG1、SG2が設けられている。図11aは、消去状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図11bは、初期状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図11cは、2値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図11cは、4値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図である。図11aにおいて、消去動作では、消去対象ブロックの全てのメモリセルのしきい値分布Eが負になるように設定される。また、図11bにおいて、初期化動作では、各ブロックの全てのメモリセルについて1個のしきい値分布Aが生成され、そのしきい値分布Aが正になるように設定される。また、図11cにおいて、2値の書き込み動作では、各ブロックの全てのメモリセルについて2個のしきい値分布A、B ́が生成され、それらのしきい値分布A、B ́が正になるように設定される。また、図11dにおいて、4値の書き込み動作では、各ブロックの全てのメモリセルについて4個のしきい値分布A~Dが生成され、それらのしきい値分布A~Dが正になるように設定される。ここで、これらのしきい値分布A~Dは、2ビット分のデータ‘11’、‘10’、‘01’、‘00’に対応させることができる。ここで、しきい値分布Eは、その上限から下限までが負になるように設定され、しきい値分布A~Dは、その上限から下限までが正になるように設定される。このため、しきい値分布Eはしきい値分布A~Dと干渉しないため、しきい値分布Eの幅はしきい値分布A~Dの幅よりも広くすることができる。このため、消去時に高電圧を印加するとともに、書き込みベリファイに比べて消去ベリファイの精度を下げることが可能となることから、消去にかかる時間を短縮することができる。この消去動作では、ブロックごとにワード線WL0~WL7に0Vが印加され、図7の柱状半導体41の電位が消去電圧Veに設定される。なお、消去電圧Veは、例えば、20V程度の高電圧に設定することができる。また、各ブロックのソース線SLおよびセレクトゲート電極SG1、SG2は消去に必要な電圧に設定することができる。この時、各ブロックのメモリセルの柱状半導体41とワード線WL0~WL7との間に高電圧がかかる。このため、各ブロックのメモリセルのチャージトラップ層43に蓄積されていた電子が引き抜かれ、各ブロックのメモリセルの消去動作が実行される。ここで、各ブロックのメモリセルの消去動作後に直に4値の書き込みを行うと、各ブロックにおいてしきい値分布Eとしきい値分布A~Dのいずれかのメモリセルが混在する。この時、チャージトラップ層43は、ワード線WL0~WL3またはワード線WL4~WL7の積層方向に連続して設けられるとともに、ワード線WL0~WL3またはワード線WL4~WL7の積層構造では、ワード線WL0~WL3またはワード線WL4~WL7間の間隔が狭くなる。このため、例えば、セルトランジスタMT0、2~7は消去状態に維持され、しきい値分布Eを有するとともに、セルトランジスタMT1には書き込みが行われ、しきい値分布Aを有する場合、セルトランジスタMT1のチャージトラップ層43は電子をトラップした状態となり、セルトランジスタMT0、MT2~MT7のチャージトラップ層43はホールをトラップした状態となる。従って、隣接するセルトランジスタMT0~MT3間において電荷電子、ホールが再結合し、セルトランジスタMT1のデータが消失する場合がある。このため、消去動作が実行された後、2値または4値の書き込みが行われる前に初期化処理を行う。この初期化処理では、図11bに示すように、各ブロックの全てのメモリセルに対して1値の書き込み動作を行うことにより、消去後の各ブロックの全てのメモリセルのしきい値分布Eをしきい値分布Aに設定する。なお、図11bの例では、初期化処理後のしきい値分布Aを正に設定する方法について示したが、しきい値分布Eよりも高ければ任意の位置でよい。ただし、書き込み動作では、メモリセルのしきい値分布が高くなる方向にしか制御できないため、初期化処理後のしきい値分布Aの高さは、2個の書き込み後のしきい値分布A、B ́の高さ以下に設定する。また、図11cにおいて、LSBの書き込み指示が行われると、初期状態のしきい値分布Aが2つのしきい値分布A、B ́に分離されることにより、2値の状態の書き込みが行われる。この時、しきい値分布Aの上限はしきい値電圧Vb ́より低く、しきい値分布B ́の下限はしきい値電圧Vb ́より高くなるように設定することができる。また、図11dにおいて、MSBの書き込み指示が行われると、2値の状態のしきい値分布A、B ́が4つのしきい値分布A~Dに分離されることにより、4値の状態の書き込みが行われる。この時、しきい値分布Aの上限はしきい値電圧Vbより低く、しきい値分布Bの下限はしきい値電圧Vbより高くなるように設定することができる。しきい値分布Bの上限はしきい値電圧Vcより低く、しきい値分布Cの下限はしきい値電圧Vcより高くなるように設定することができる。しきい値分布Cの上限はしきい値電圧Vdより低く、しきい値分布Dの下限はしきい値電圧Vdより高くなるように設定することができる。ここで、図11a~図11dのしきい値分布に応じて第1のフラグデータF1および第2のフラグデータF2を設定し、図5のフラグセルFC1、FC2にそれぞれ保持させることができる。ここで、しきい値分布が図11aの時は、第1のフラグデータF1および第2のフラグデータF2に‘0’を設定することができる。しきい値分布が図11bの時は、第1のフラグデータF1に‘0’を設定し、第2のフラグデータF2に‘1’を設定することができる。しきい値分布が図11cの時は、第1のフラグデータF1に‘0’を設定し、第2のフラグデータF2に‘1’を設定することができる。しきい値分布が図11dの時は、第1のフラグデータF1および第2のフラグデータF2に‘1’を設定することができる。第3実施形態図12は、第3実施形態に係る不揮発性半導体記憶装置のLSBデータの読み出し方法の一例を示すフローチャートである。図12において、図5のメモリセルアレイ11からLSBの読み出しを行わせる場合、外部制御装置から第1の読み出しコマンドまたは第2の読み出しコマンドが発行される。なお、外部制御装置は、フラグセルFC1、FC2にそれぞれ記憶される第1のフラグデータF1および第2のフラグデータF2を管理することができる。そして、第2のフラグデータF2が‘1’の場合、第1の読み出しコマンドを発行し、第2のフラグデータF2が‘0’の場合、第2の読み出しコマンドを発行することができる。そして、外部制御装置から発行された読み出しコマンドはバッファ22を介してコマンドデコーダ23に送られ、その読み出しコマンドが第1の読み出しコマンドか第2の読み出しコマンドかが判定されるS1。そして、外部制御装置から発行された読み出しコマンドが第1の読み出しコマンドの場合、読み出しレベルが図11dのしきい値電圧Vcに設定された状態でメモリセルアレイ11の選択セルから読み出しが行われるS2。次に、シーケンス制御回路18からの指示に従って第2のフラグデータF2がフラグセルFC2から読み出される。そして、シーケンス制御回路18において、第2のフラグデータF2の値が判断されS3、第2のフラグデータF2が‘1’の場合、読み出し処理が終了される。一方、シーケンス制御回路7において、第2のフラグデータF2が‘0’と判断された場合、読み出しレベルが図11cのしきい値電圧Vb ́に設定された状態でメモリセルアレイ11の選択セルから読み出しが行われるS4。また、ステップS1において、外部制御装置から発行された読み出しコマンドが第2の読み出しコマンドの場合、読み出しレベルが図11cのしきい値電圧Vb ́に設定された状態でメモリセルアレイ11の選択セルから読み出しが行われるS4。ここで、外部制御装置側で管理される第2のフラグデータF2の値に応じて読み出しコマンドを使い分けることにより、ステップS2の読み出し処理が行われる前に不揮発性半導体記憶装置側でのフラグセルFC2からの第2のフラグデータF2の読み出し処理を省略することができ、フラグセルFC2からの読み出し回数を減らすことができる。図13は、第3実施形態に係る不揮発性半導体記憶装置のLSBデータの読み出し方法のその他の例を示すフローチャートである。図13において、処理時間を短縮するために、図12のステップS3の処理をスキップし、ステップS2から直接エンドに遷移してもよい。図14は、第3実施形態に係る不揮発性半導体記憶装置のMSBデータの読み出し方法の一例を示すフローチャートである。図14において、図5のメモリセルアレイ11からMSBの読み出しを行わせる場合、外部制御装置から第1の読み出しコマンドまたは第2の読み出しコマンドが発行される。そして、外部制御装置から発行された読み出しコマンドはバッファ22を介してコマンドデコーダ23に送られ、その読み出しコマンドが第1の読み出しコマンドか第2の読み出しコマンドかが判定されるS11。そして、外部制御装置から発行された読み出しコマンドが第1の読み出しコマンドの場合、読み出しレベルが図11dのしきい値電圧Vbに設定された状態でメモリセルアレイ11の選択セルから読み出しが行われるS12。さらに、読み出しレベルが図11dのしきい値電圧Vdに設定された状態でメモリセルアレイ11の選択セルから読み出しが行われるS13。次に、シーケンス制御回路18からの指示に従って第2のフラグデータF2がフラグセルFC2から読み出される。そして、シーケンス制御回路18において、第2のフラグデータF2の値が判断されS14、第2のフラグデータF2が‘1’の場合、読み出し処理が終了される。一方、シーケンス制御回路7において、第2のフラグデータF2が‘0’と判断された場合、ページ全体の読み出しデータが‘1’に設定されるS15。また、ステップS11において、外部制御装置から発行された読み出しコマンドが第2の読み出しコマンドの場合、ページ全体の読み出しデータが‘1’に設定されるS15。ここで、外部制御装置側で管理される第2のフラグデータF2の値に応じて読み出しコマンドを使い分けることにより、ステップS12の読み出し処理が行われる前に不揮発性半導体記憶装置側でのフラグセルFC2からの第2のフラグデータF2の読み出し処理を省略することができ、フラグセルFC2からの読み出し回数を減らすことができる。例えば、第1の読み出しコマンドを使った読み出し動作が80マイクロ秒かかっていたのに対し、第2の読み出しコマンドを使った読み出し動作では、約半分の40マイクロ秒程度まで短縮することができ、不揮発性半導体記憶装置の読み出し性能の向上を図ることが可能となる。図15は、第3実施形態に係る不揮発性半導体記憶装置のMSBデータの読み出し方法のその他の例を示すフローチャートである。図15において、処理時間を短縮するために、図14のステップS14の処理をスキップし、ステップS13から直接エンドに遷移してもよい。第4実施形態図16は、第4実施形態に係る不揮発性半導体記憶装置の初期化処理を示すフローチャートである。図16において、図5のシーケンス制御回路18は、電源検知回路20を介して電源オンを認識するとS21、フラグセルFC1から第1のフラグデータF1を読み出すS22。そして、第1のフラグデータF1の値を判断しS23、第1のフラグデータF1が‘0’の場合、メモリセルアレイ11のメモリセルの初期化を行うことによりS24、図11aのしきい値分布Eを図11bのしきい値分布Aに移行させる。これにより、図5の不揮発性半導体記憶装置の電源オフなどにより、メモリセルアレイ11を消去状態から初期状態に移行させる初期化処理が中断された場合においても、不揮発性半導体記憶装置の電源オン後に初期化処理を必要な箇所にのみ実行、再開させることができ、データ保持の安定性を向上させることができる。なお、図16の実施形態では、第1のフラグデータF1の値に応じて不揮発性半導体記憶装置側が自発的に初期化処理を行う方法について説明したが、外部制御装置側からの指令に基づいて初期化処理を行うようにしてもよい。第5実施形態図5において、フラグセルFC1、FC2が各ページの最終番地を超える番地に配置されているものとする。この場合、外部制御装置からフラグセルFC1、FC2にアクセスしようとすると、最終番地判定回路27にてアクセス禁止信号CEが活性化され、フラグセルFC1、FC2からの読み出しができないように制御される。ここで、外部制御装置からフラグセルFC1、FC2にアクセスできるようにするため、外部制御装置に第3の読み出しコマンドおよび第4の読み出しコマンドを実装することができる。なお、第3の読み出しコマンドは、外部からのフラグセルFC1へのアクセス禁止を解除させることができる。第4の読み出しコマンドは、外部からのフラグセルFC2へのアクセス禁止を解除させることができる。そして、第3の読み出しコマンドまたは第4の読み出しコマンドが外部制御装置から発行されると、バッファ22を介してコマンドデコーダ23に送られる。そして、コマンドデコーダ23においてアクセス禁止解除指令CMが生成され、アクセス禁止解除回路28に送られる。そして、アクセス禁止解除回路28において、各ページの最終番地を超える番地について最終番地判定回路27のアクセス禁止が解除され、アクセス禁止信号CEが不活性化されることで、外部からのフラグセルFC1、FC2へのアクセスが許容される。これにより、フラグセルFC1、FC2に記憶されている第1のフラグデータF1および第2のフラグデータF2を外部制御装置側から読み出すことができる。このため、外部制御装置側で管理されている第1のフラグデータF1および第2のフラグデータF2が消失した場合においても、フラグセルFC1、FC2に記憶されている第1のフラグデータF1および第2のフラグデータF2を外部制御装置側で確認することができる。なお、第1のフラグデータF1および第2のフラグデータF2の読み出しでは、その値を直接出力する方法でもよいし、第1のフラグデータF1および第2のフラグデータF2が複数ビットで構成されている場合は、多数決回路を介して最終結果を出力するなどの間接出力する方法でもよい。あるいは、第1のフラグデータF1および第2のフラグデータF2をページデータに付加して冗長に出力可能とし、第1のフラグデータF1および第2のフラグデータF2のデータバイト最終カラム番地のデータを指定して外部に出力する方法であってもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。