複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路以下、スキャンフリップフロップ回路というとからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御することを特徴とする半導体テスト回路。前記スキャンチェーン保有部の前記複数のスキャンフリップフロップ回路の内のn個但し、nは3~前記スキャンフリップフロップ回路の総数のスキャンフリップフロップ回路の出力を入力とする排他的論理和により擬似乱数を発生して、前記スキャンチェーン保有部の初段に前記擬似乱数を供給する擬似乱数発生回路をさらに備えたことを特徴とする請求項1に記載の半導体テスト回路。前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路を備え、前記遅延回路の出力を前記内部スキャンモードコントロール信号とすることを特徴とする請求項1または2に記載の半導体テスト回路。前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路と、前記外部クロック信号と前記遅延回路の出力を論理演算して前記内部スキャンモードコントロール信号及び前記内部クロック信号を生成する論理回路と、を備えたことを特徴とする請求項1または2に記載の半導体テスト回路。前記スキャンチェーン制御信号生成部は、前記外部クロック信号のハイレベル期間を、前記内部スキャンモードコントロール信号と前記内部クロック信号へ交互に分配するクロック分配器を備えたことを特徴とする請求項1または2に記載の半導体テスト回路。以下の分析は、本発明により与えられる。しかしながら、特許文献1に記載された従来の半導体集積回路のテスト回路装置において、後部n段のスキャンフリップフロップ回路を用いて擬似乱数発生回路として動作させるためには、スキャンチェーンをシフトレジスタとして動作させる必要性からシフトモードに固定しておく必要がある。具体的には、図13のシフト/キャプチャモード切換端子62の信号スキャンモードコントロール信号をシフトモードに固定しなければならない。そのため、図13の従来のテスト回路装置では、シフト/キャプチャモード切換端子62の信号を受ける部分の回路図13のスキャンフリップフロップ回路64内のセレクタ等に対して、ストレス印加を行うことができない。しかし、半導体集積回路の通常使用時には、スキャンチェーンをキャプチャモードで使用するため、バーンイン試験時ではスキャンモードコントロール信号をトグルさせて、スキャンモードコントロール信号を受ける部分の回路に対しても、ストレスを印加する必要がある。以上のように、従来技術による半導体集積回路のテスト回路装置には、バーンイン試験において解決すべき問題が存在する。本発明の第1の視点による半導体テスト回路は、複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路以下、スキャンフリップフロップ回路というとからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ論理回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御する。本発明の半導体テスト回路によれば、半導体集積回路のバーンイン試験において、シフトモードとキャプチャモードを交互に切り替えながら、ストレス印加を行うことが可能な半導体テスト回路を提供することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態に係る半導体テスト回路10は、図1に示すように、複数の組み合わせ回路13と、複数の組み合わせ回路13を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路12スキャンフリップフロップ回路12とからなり、複数のスキャンフリップフロップ回路12をシフトレジスタとして動作させるシフトモードと、複数の組み合わせ回路13の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部15と、外部クロック信号18より、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号2と、複数のスキャンフリップフロップ回路12に供給する内部クロック信号3とを生成するスキャンチェーン制御信号生成部1と、を備え、スキャンチェーン制御信号生成部1は、複数のスキャンフリップフロップ回路12の出力を遷移させる内部クロック信号3のエッジのタイミングにおいて、内部スキャンモードコントロール信号2がシフトモードになるように、内部スキャンモードコントロール信号2と内部クロック信号3の相互のタイミングを制御する。このような構成により、半導体テスト回路10によりバーンイン試験を行う際に、内部スキャンモードコントロール信号2をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部15のスキャンフリップフロップ回路12によるシフト動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。また、半導体テスト回路10は、スキャンチェーン保有部15の複数のスキャンフリップフロップ回路12の内のn個但し、nは3~スキャンフリップフロップ回路12の総数のスキャンフリップフロップ回路12の出力を入力とする排他的論理和EX-OR組み合わせ回路21によるにより擬似乱数を発生して、スキャンチェーン保有部15の初段に擬似乱数を供給する擬似乱数発生回路14をさらに備えるようにしてもよい。このような構成により、半導体テスト回路10によりバーンイン試験を行う際に、内部スキャンモードコントロール信号2をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部15のシフト動作、及び擬似乱数発生回路14の動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。図4に示すように、スキャンチェーン制御信号生成部101は、外部クロック信号18を所定の時間遅延させる遅延回路151を備えるようにしてもよく、遅延回路151の出力を内部スキャンモードコントロール信号2とするようにしてもよい。また、図2に示すように、スキャンチェーン制御信号生成部1は、外部クロック信号18を所定の時間遅延させる遅延回路51と、外部クロック信号18と遅延回路51の出力を論理演算して内部スキャンモードコントロール信号2及び内部クロック信号3を生成する論理回路52、53と、を備えるようにしてもよい。また、図6に示すように、スキャンチェーン制御信号生成部201は、外部クロック信号18のハイレベル期間を、内部スキャンモードコントロール信号2と内部クロック信号3へ交互に分配するクロック分配器251を備えるようにしてもよい。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は、本発明の実施例1に係る半導体テスト回路10のブロック図である。図1に示すように、半導体テスト回路10は、スキャンチェーン保有部15、擬似乱数発生回路14、及びスキャンチェーン制御部41によって構成される。まず、スキャンチェーン保有部15は、複数の組み合わせ回路13と、それらを挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路12スキャンフリップフロップ回路12とからなる。各スキャンフリップフロップ回路12は、図1に示すように、フリップフロップ回路23とセレクタ22で構成される。セレクタ22は、シフトモード時のデータ経路Tとキャプチャモード時のデータ経路Nのいずれかを選択し、フリップフロップ回路23のデータ入力端子に供給する。キャプチャモード時のデータ経路Nは、組み合わせ回路13を含んでいる。一方、シフトモード時のデータ経路Tには、何も含まれない。セレクタ22を切り替える制御信号は、スキャンチェーン制御部41から供給されるスキャンモードコントロール信号6である。スキャンモードコントロール信号6は、スキャンチェーン保有部15の動作モードを切り替える制御信号でもある。シフトモードの時、スキャンモードコントロール信号6はLowレベルとなり、セレクタ22はシフトモード時のデータ経路Tを選択する。このとき、スキャンチェーン保有部15の複数のスキャンフリップフロップ回路12は、複数の組み合わせ回路13をスルーパスして互いに直列に接続され、シフトレジスタとして動作するスキャンチェーンを構成する。一方、キャプチャモードの時、スキャンモードコントロール信号6はHighレベルとなり、セレクタ22はキャプチャモード時のデータ経路Nを選択する。このとき、スキャンフリップフロップ回路12は、組み合わせ回路13の出力をキャプチャする。また、スキャンチェーン保有部15の複数のフリップフロップ回路23のクロック入力端子には、スキャンチェーン制御部41よりクロック信号7が供給される。また、スキャンチェーン保有部15の複数のフリップフロップ回路23のリセット入力端子には、外部リセット信号17が供給される。次に、擬似乱数発生回路14は、スキャンチェーン保有部15の後部n段のスキャンフリップフロップ回路12と、EX-OR排他的論理和組み合わせ回路21により構成される。図1に示すように、後部n段のスキャンフリップフロップ回路12の出力が、それぞれEX-OR組み合わせ回路21の入力端子に供給され、EX-OR組み合わせ回路21の出力端子から擬似乱数が発生されて、スキャンイン信号切替セレクタ11の入力端子の一方に供給される。ここで、n=3~スキャンフリップフロップ回路12の総数である。n=1または2の場合には、望ましい擬似乱数の性能が得られないため、nを3以上とすることが必要である。擬似乱数発生回路14は、特許文献1に記載されたもの図13のEX-OR組み合わせ回路68、n段シフトレジスタ構成部69と同様の構成を用いている。特許文献1に記載されているように、発生される擬似乱数の周期は、2n-1スキャンチェーンの段数-nとなる。ここで、スキャンチェーンの段数とは、スキャンチェーン保有部15のスキャンフリップの総数のことである。また、スキャンイン信号切替セレクタ11は、外部スキャンイン信号30とEX-OR組み合わせ回路21の出力すなわち、擬似乱数発生回路14が発生した擬似乱数のいずれかを選択し、スキャンチェーン保有部15の初段に供給する。スキャンイン信号切替セレクタ11の制御信号は、バーンイン試験モード信号19である。バーンイン試験モード信号19がLowレベルの時、スキャンイン信号切替セレクタ11は外部スキャンイン信号30を選択する。一方、バーンイン試験モード信号19がHighレベルの時、スキャンイン信号切替セレクタ11はEX-OR組み合わせ回路21の出力を選択し、擬似乱数発生回路14で発生した擬似乱数が、スキャンチェーン保有部15の初段に入力される。具体的には、擬似乱数は初段のスキャンフリップフロップ回路12、及び初段の組み合わせ回路13に供給される。次に、スキャンチェーン制御部41は、スキャンチェーン制御信号生成部1と、スキャンモードコントロール信号切替セレクタ4第1のセレクタと、クロック信号切替セレクタ5第2のセレクタにより構成される。スキャンチェーン制御信号生成部1は、外部クロック信号18を入力し、スキャンチェーン保有部15の動作モードであるシフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号2と、スキャンチェーン保有部15の複数のスキャンフリップフロップ回路12に供給する内部クロック信号3を生成する。また、スキャンモードコントロール信号切替セレクタ4は、外部スキャンモードコントロール信号16と内部スキャンモードコントロール信号2のいずれかを選択し、スキャンモードコントロール信号6として、スキャンチェーン保有部15の各セレクタ22に供給する。また、クロック信号切替セレクタ5は、外部クロック信号18と内部クロック信号3のいずれかを選択し、クロック信号7として、スキャンチェーン保有部15のフリップフロップ12のクロック入力端子に供給する。上記の2つのセレクタ4、5は、バーンイン試験モード信号19により切り替え制御がなされる。バーンイン試験モード信号19がHighレベルの時、内部スキャンモードコントロール信号2、及び内部クロック信号3が選択され、バーンイン試験モード信号19がLowレベルの時、外部スキャンモードコントロール信号16、及び外部クロック信号18が選択される。尚、以降、外部スキャンモードコントロール信号16を外部SMC信号16、内部スキャンモードコントロール信号2を内部SMC信号2、スキャンモードコントロール信号6をSMC信号6という。このように、バーンイン試験モード信号19により、バーンイン試験時バーンイン試験モード信号19がHighレベルとそれ以外の時バーンイン試験モード信号19がLowレベルとで、スキャンチェーン保有部15に供給するSMC信号6及びクロック信号7を切り替えており、その点が、図13に示す従来の半導体テスト回路とは異なっている。従来の半導体テスト回路では、バーンイン試験時には、シフト/キャプチャモード切換端子62をシフトモードに固定している。次に、図2は、半導体テスト回路10におけるスキャンチェーン制御信号生成部1のブロック図である。スキャンチェーン制御信号生成部1は、バーンイン試験時バーンイン試験モード信号19がHighレベルに使用する内部SMC信号2と内部クロック信号3を、外部クロック信号18より生成する。従来の半導体テスト回路図13には、実施例1のスキャンチェーン制御信号生成部1に相当する機能を持つ構成要素は存在していない。図2に示すように、スキャンチェーン制御信号生成部1は、遅延回路51と組み合わせ回路52、53により構成される。遅延回路51は外部クロック信号18を入力し、所定の時間だけ遅延した信号を出力する。組み合わせ回路52は、遅延回路51の出力信号と外部クロック信号18の反転信号を入力し、それらの論理積を内部SMC信号2として出力する。また、組み合わせ回路53は、遅延回路51の出力信号の反転信号と、外部クロック信号18を入力し、それらの論理積を内部クロック信号3として出力する。[実施例1の動作]次に、実施例1の動作について説明する。まず、半導体テスト回路10の動作モードについて説明する。半導体テスト回路10の動作モードは、通常動作モード、スキャンインモード、キャプチャモード、スキャンアウトモード、及びバーンイン試験モードを含んでいる。まず、半導体テスト回路10の通常動作モードでは、バーンイン試験モード信号19はLowレベルに設定される。その場合、SMC信号6、クロック信号7は、それぞれ外部SMC信号16、外部クロック信号18が選択される。このモードでは、外部SMC信号16をHighレベルで固定し、それによりスキャンチェーン保有部15の動作モードはキャプチャモードになる。この状態で、初段の組み合わせ回路13には、実動作のデータが入力され、通常動作が行われる。次に、半導体テスト回路10のスキャンインモードでは、バーンイン試験モード信号19はLowレベルに設定される。その場合、SMC信号6、クロック信号7は、それぞれ外部SMC信号16、外部クロック信号18が選択される。このモードでは、外部SMC信号16をLowレベルで固定し、それによりスキャンチェーン保有部15の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、外部スキャンイン信号30をスキャンチェーン保有部15に供給し、各スキャンフリップフロップ回路12にテストデータを設定する。次に、半導体テスト回路10のキャプチャモードでは、バーンイン試験モード信号19はLowレベルに設定される。その場合、SMC信号6、クロック信号7は、それぞれ外部SMC信号16、外部クロック信号18が選択される。このモードでは、外部SMC信号16をHighレベルに設定し、それによりスキャンチェーン保有部15の動作モードはキャプチャモードになる。この状態で、スキャンインモードで入力したデータに対する組み合わせ回路13の出力を、各スキャンフリップフロップ回路12でキャプチャする。次に、半導体テスト回路10のスキャンアウトモードでは、バーンイン試験モード信号19はLowレベルに設定される。その場合、SMC信号6、クロック信号7は、それぞれ外部SMC信号16、外部クロック信号18が選択される。このモードでは、外部SMC信号16をLowレベルで固定し、それによりスキャンチェーン保有部15の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、キャプチャモードでキャプチャした各スキャンフリップフロップ回路12のデータを、シフトアウトし、期待値と比較を行うことにより動作検証が行われる。以上のように、実施例1に係る半導体テスト回路10では、スキャンインモード、キャプチャモード、スキャンアウトモードにより、従来の論理BISTBuilt-InSelf-Test方式による半導体集積回路のテストが可能である。次に、半導体テスト回路10のバーンイン試験モードでは、バーンイン試験モード信号はHighレベルに設定される。その場合、SMC信号6、クロック信号7は、それぞれ内部SMC信号2、内部クロック信号3が選択される。次に、図3を参照しながら、バーンイン試験モード時のスキャンチェーン制御信号生成部1の動作を説明する。図3は、実施例1に係る半導体テスト回路10のスキャンチェーン制御信号生成部1の動作を示すタイミングチャートである。上から、外部リセット信号17、バーンイン試験モード信号19、外部クロック信号18、遅延回路51の出力信号、内部SMC信号2、及び内部クロック信号3の波形を示している。SMC信号6、クロック信号7の波形は図示していないが、バーンイン試験モード信号19がHighレベルの状態では、それぞれ内部SMC信号2、内部クロック信号3と同じになる。そこで、以降のバーンイン試験モードの説明では、内部SMC信号2、SMC信号6のいずれかのみを説明し、内部クロック信号3、クロック信号7のいずれかのみを説明することとする。まず、バーンイン試験モード信号19をLowレベルからHighレベルに遷移させて、バーンイン試験モードに設定するタイミングT1。バーンイン試験モード信号19がHighレベルになることで、スキャンイン信号切替セレクタ11は、EX-OR組み合わせ回路21の出力信号擬似乱数発生回路14の出力を選択して出力する。次に、外部リセット信号17をHighレベルからLowレベルに遷移させて、スキャンフリップフロップ回路12を初期化するタイミングT2。このようにスキャンフリップフロップ回路12は外部クロック信号18とは非同期に初期化されて初期値を維持する。次に、外部リセット信号17をLowレベルからHighレベルに遷移させて、スキャンフリップフロップ回路12をクロック動作可能とするタイミングT3。次に、外部クロック信号18が立ち上がり、LowレベルからHighレベルに遷移するタイミングT4。このタイミングT4において、遅延回路51の出力はLowレベルのままである。従って、組み合わせ論理回路52の出力すなわち、内部SMC信号2もLowレベルのままである。一方、組み合わせ論理回路53では、遅延回路51の出力はLowレベルのままであるが、外部クロック信号18がHighレベルとなることで、組み合わせ論理回路53の出力すなわち、内部クロック信号3はHighレベルとなる。この状態で、SMC信号6もLowレベルのままであり、スキャンチェーン保有部15はシフトモードを維持する。また、内部クロック信号3がHighレベルとなることで、クロック信号7もHighレベルとなり、クロック信号7はスキャンフリップフロップ回路12にアクティブエッジを供給する。アクティブエッジは、スキャンフリップフロップ回路12の出力を遷移させるクロック信号7のエッジであり、そのタイミングを図3の内部クロック信号3の波形に上矢印で示している。また、SMC信号6がLowレベルであるため、初段のスキャンフリップフロップ回路12は、EX-OR組み合わせ回路21の出力信号を選択して入力し、次段以降のスキャンフリップフロップ回路12は前段のスキャンフリップフロップ回路12の出力信号であるシフト動作時のデータ経路Tを選択し入力する。このとき、各スキャンフリップフロップ回路12はシフトモードで同期動作している。また、擬似乱数発生回路14は、シフトモードで同期動作により変化したスキャンフリップフロップ回路12の出力をEX-OR組み合わせ回路21で演算し、擬似乱数値を次の値へ変化させる。次に、遅延回路51は、外部クロック信号18がHighレベルに遷移した後、遅延時間T8の後に、出力信号がHighレベルになるタイミングT5。組み合わせ回路52は、外部クロック信号18がHighレベルのままであるため、内部SMC信号2はLowレベルのままとなり、スキャンチェーン保有部15はシフトモードを維持する。一方、組み合わせ回路53は、遅延回路51の出力信号がHighレベルに遷移したことで、内部クロック信号3がLowレベルになる。次に、外部クロック信号18が立ち下がり、Lowレベルに遷移するタイミングT6。遅延回路51の出力信号は、Highレベルのままである。組み合わせ回路52は、外部クロック信号18がLowレベルとなることで、内部SMC信号2がHighレベルに遷移する。一方、組み合わせ回路53は、遅延回路51の出力信号がHighレベルのままであるため、内部クロック信号3はLowレベルのままである。ここで、内部SMC信号2が、Highレベルとなるため、スキャンチェーン保有部15はキャプチャモードに遷移する。このとき、SMC信号6が接続された回路、すなわち、セレクタ22に対してHighレベルのストレスを印加した状態となる。このとき、クロック信号7は、Lowレベルのままである。また、スキャンフリップフロップ回路12は、SMC信号6がHighレベルとなることで、キャプチャモード時のデータ経路Nの信号を選択する。次に、遅延回路51は、外部クロック信号18がLowレベルとなった後、T9の遅延時間の後に出力信号をLowレベルにするタイミングT7。組み合わせ回路52は、遅延回路51の出力信号がLowレベルとなることで、内部SMC信号2はLowレベルに遷移する。一方、組み合わせ回路53は、外部クロック信号18がLowレベルのままであるため、内部クロック信号3はLowレベルのままである。SMC信号6がLowレベルに遷移するので、SMC信号6が接続された回路、すなわち、セレクタ22に対してLowレベルのストレスを印加した状態となる。このとき、クロック信号7は、Lowレベルのままである。また、SMC信号6がLowレベルであるので、初段のスキャンフリップフロップ回路12は、EX-OR組み合わせ回路21の出力信号を選択し、次段以降のスキャンフリップフロップ回路12は前段のスキャンフリップフロップ回路12の出力信号であるシフト動作時のデータ経路Tを選択する。以降、タイミングT4~T7の動作が繰り返される。以上説明したように、実施例1に係る半導体テスト回路10によれば、バーンイン試験モードの時に、内部SMC信号2を活性化することができる。その理由は、外部クロック信号18より、内部SMC信号2と内部クロック信号3を生成するスキャンチェーン制御信号生成部1を設け、スキャンチェーン制御信号生成部1において、内部クロック信号3のアクティブエッジ、すなわち、スキャンフリップフロップ回路12の出力を遷移させる内部クロック信号3のエッジのタイミングにおいて、内部SMC信号がシフトモードになるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御するようにしたためである。換言すれば、スキャンチェーン制御信号生成部1において、内部SMC信号2がキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないように制御したためである。図3を参照すると、内部SMC信号2がキャプチャモードのHighレベルであるタイミングT6~T7の期間は、内部クロック信号3はLowレベルを維持しており、アクティブエッジが供給されない。すなわち、図3は前述した内部SMC信号2がキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないという条件を満たしている。そのため、SMC信号6をLowレベルシフトモードとHighレベルキャプチャモードでトグルさせても、スキャンチェーン保有部15のシフト動作に影響を与えないようにすることができる。また、擬似乱数発生回路14はタイミングT4で変化させた擬似乱数値を維持するため、内部SMC信号2をLowレベルのシフトモードとHighレベルのキャプチャモードでトグルさせても、擬似乱数発生回路14の動作に影響を与えないようにすることができる。従って、スキャンチェーン保有部15のシフト動作と擬似乱数発生回路14の動作は、図3のように内部SMC信号2をトグルさせても、内部SMC信号2をLowレベルのシフトモードに固定した場合の動作と、変わらないようにすることができる。それにより、スキャンチェーン保有部15のシフト動作と擬似乱数発生回路14の動作に影響を与えずに、SMC信号6が接続された回路、すなわちセレクタ22にも、ストレスを印加することができる。次に、本発明の実施例2に係る半導体テスト回路について説明する。実施例2において、実施例1と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例2の半導体テスト回路は、実施例1のスキャンチェーン制御信号生成部1を、図4に示すスキャンチェーン制御信号生成部101に置き換えた構成になっている。図4において、スキャンチェーン制御信号生成部101は、遅延回路151で構成される。遅延回路151は外部クロック信号18を入力とし、所定の時間遅延した信号を内部SMC信号2として出力する。また、内部クロック信号3は、外部クロック信号を直接出力した信号する。図5は、図4の動作を示すタイミングチャートである。バーンイン試験モード信号19、及び外部リセット信号17の動作は図3と同じであり、説明は省略する。タイミングT101以降で、外部クロック信号18が出力され、それに基づいて、内部SMC信号2、及び内部クロック信号3が生成される。図5に示すように、内部クロック信号3は外部クロック信号18と同じ信号が出力される。遅延回路151の出力信号は、外部クロック信号18に対して所定の時間図5のT105遅延した信号が出力される。内部SMC信号2は、その遅延回路151の出力信号が出力されている。図5に示すように、内部クロック信号3のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部101は、遅延回路151を設けることにより、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御している。換言すれば、内部SMC信号2がHighレベルのキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないように相互のタイミングを制御している。以上説明したように、実施例2に係る半導体テスト回路によれば、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御するようにしたから、実施例1と同様の効果が得られる。さらに、実施例2のスキャンチェーン制御信号生成部101では、実施例1のスキャンチェーン制御信号生成部1の組み合わせ回路52、53が不要であり、より小規模な回路で実現することができるという効果が得られる。次に、本発明の実施例3に係る半導体テスト回路について説明する。実施例3において、実施例1と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例3の半導体テスト回路は、実施例1のスキャンチェーン制御信号生成部1を、図6に示すスキャンチェーン制御信号生成部201に置き換えた構成になっている。図6において、スキャンチェーン制御信号生成部201は、クロック分配器251で構成される。クロック分配器251は、外部クロック信号18を入力とし、外部クロック信号18のHighレベル期間を、内部SMC信号2と内部クロック信号3へ交互に分配する。図7は、図6の動作を示すタイミングチャートである。バーンイン試験モード信号19、及び外部リセット信号17の動作は図3と同じであり、説明は省略する。タイミングT201以降で、外部クロック信号18が出力され、それに基づいて、内部SMC信号2、及び内部クロック信号3が生成される。図7に示すように、外部クロック信号18の周期ごとに、外部クロック信号18のHighレベル期間を、内部SMC信号2と内部クロック信号3へ交互に分配している。図7に示すように、内部クロック信号3のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部201は、外部クロック信号18を内部SMC信号2と内部クロック信号3へ交互に分配することにより、この内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御している。換言すれば、内部SMC信号2がHighレベルのキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないように相互のタイミングを制御している。以上説明したように、実施例3に係る半導体テスト回路によれば、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御するようにしたから、実施例1と同様の効果が得られる。[実施例3の変形例]次に、実施例3の変形例に係る半導体テスト回路について説明する。実施例3の変形例において、実施例1又は実施例3と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例3の変形例の半導体装置のテスト回路は、実施例3のスキャンチェーン制御信号生成部201を、図8に示すスキャンチェーン制御信号生成部202に置き換えた構成になっている。図8において、スキャンチェーン制御信号生成部202は、クロック分配器252と、インバータ回路253で構成される。クロック分配器252は、外部クロック信号18のLowレベル期間を2つの出力端子N1、N2へ交互に分配する。そして、出力端子N1の信号をインバータ回路253に入力し、インバータ回路253の出力を内部SMC信号2とする。一方、出力端子N2の信号を内部クロック信号3とする。図9は、図8の動作を示すタイミングチャートである。バーンイン試験モード信号19、及び外部リセット信号17の動作は図3と同じであり、説明は省略する。タイミングT401以降で、外部クロック信号18が出力され、それに基づいて、内部SMC信号2、及び内部クロック信号3が生成される。図9に示すように、内部クロック信号のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部202は、クロック分配器252及びインバータ回路253により、この内部クロック信号のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御している。換言すれば、内部SMC信号2がHighレベルのキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないように相互のタイミングを制御している。以上説明したように、実施例3の変形例による半導体テスト回路によれば、実施例3と同様の効果が得られる。次に、本発明の実施例4に係る半導体テスト回路について説明する。実施例4において、実施例1と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例4の半導体テスト回路は、実施例1のスキャンチェーン制御信号生成部1を、図10に示すスキャンチェーン制御信号生成部301に置き換えた構成になっている。図10において、スキャンチェーン制御信号生成部301は、ENENABLE信号発生器351と、組み合わせ回路352と、分周器353とで構成される。組み合わせ回路352は、EN信号発生器351の出力と外部クロック信号18を入力し、内部SMC信号2を出力する。分周器353は外部クロック信号18を入力し、内部クロック信号3を出力する。分周器353は、外部クロック信号18を2分周するように設定されている。図11は、図10のEN信号発生器351の詳細を示すブロック図である。EN信号発生器351は、カウンタ354と、比較器355で構成される。カウンタ354は、外部クロック信号18を入力し、カウンタ値を出力する。実施例4では3ビットのカウンタとし、カウンタ値として0~7の値を出力する。比較器355は、内部SMC信号2を生成するタイミングを決めるSMC生成カウント値とカウンタ354の出力信号を入力し、EN信号ENABLE信号を出力する。ここで、SMC生成カウント値は、予め設定しておく固定値であり、実施例4では3に設定しておく。図12は、図10、11の動作を示すタイミングチャートである。バーンイン試験モード信号19、及び外部リセット信号17の動作は図3と同じであり、説明は省略する。図12に示すように、タイミングT301以降で外部クロック信号18が出力され、外部クロック信号18が立ち上がるタイミング毎に、カウンタ354はカウントアップする。また、SMC生成カウント値は予め設定した3の値で固定されている。比較器355において、カウンタ354の出力とSMC生成カウント値が比較されたEN信号は、2つの信号が共に3となり一致する期間図12のT309、T310においてHighレベルとなり、それ以外ではLowレベルとなる。そして、内部SMC信号2は、EN信号と外部クロック信号18の論理積演算の出力なので、期間T309、T310において、外部クロック信号18がHighレベルとなる期間のみ、Highレベルとなる。そのため、図12に示すように、内部SMC信号2は、期間T309、T310の前半でHighレベルとなる。一方、内部クロック信号3は、外部クロック信号18を2分周した信号になるので、図12に示すように、内部クロック信号3は、外部クロック信号18の2倍の周期を持つ信号となる。図12に示すように、内部クロック信号3のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部301は、SMC生成カウント値を適切に設定することによって図12では、3に設定、図12に示すように、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御している。換言すれば、内部SMC信号2がHighレベルのキャプチャモードの期間と、内部クロック信号3のアクティブエッジが重ならないように相互のタイミングを制御している。このように、上記した相互のタイミングは、SMC生成カウント値を適切に設定した場合に、満たされる。例えば、SMC生成カウントを2または6に設定した場合には、内部クロック信号3のアクティブエッジのタイミングで、内部SMC信号2がLowレベルからHighレベルに遷移することになるので、上記した相互のタイミングの条件は満たされない。従って、予め、SMC生成カウント値を上記した相互のタイミングの条件を満たすように設定すればよい。以上説明したように、実施例4に係る半導体テスト回路によれば、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2をLowレベルのシフトモードとなるように、内部SMC信号2と内部クロック信号3の相互のタイミングを制御するようにしたから、実施例1と同様の効果が得られる。さらに、実施例4では、カウンタ354のビット数、SMC生成カウント値、分周器353の分周比などのパラメータを組み合わせることによって、内部クロック信号3に対する内部SMC信号2のタイミングを調整することができるという効果が得られる。以上、各実施例において、夫々のスキャンチェーン制御信号生成部1、101、201、301の構成について説明したが、本発明のスキャンチェーン制御信号生成部は、それに限定されない。すなわち、内部クロック信号3のアクティブエッジのタイミングにおいて、内部SMC信号2がLowレベルのシフトモードになるように、相互のタイミングを制御する構成になっていれば、他の構成の回路を適用することができる。