"少なくとも一つのメモリチップを含み、前記メモリチップは、メモリセルアレイと、前記メモリセルアレイに書き込むライトデータの入力又は前記メモリセルアレイから読み出されたリードデータの出力を行う複数のデータ入出力端子と、前記複数のデータ入出力端子にそれぞれ接続された複数のIOユニット及び前記複数のIOユニットを縦続接続するバウンダリ配線を含むバウンダリスキャンユニットと、前記バウンダリ配線を介して前記複数のIOユニットにシリアルなデータの入力を行うシリアルデータ入力端子と、前記バウンダリ配線を介して前記複数のIOユニットからシリアルなデータの出力を行うシリアルデータ出力端子と、前記複数のデータ入出力端子と前記シリアルデータ入力端子又は前記シリアルデータ出力端子とをそれぞれ接続する複数のトランスファゲートを備えることを特徴とする半導体装置。前記バウンダリスキャンユニットは、前記シリアルデータ入力端子又は前記シリアルデータ出力端子から前記複数のトランスファゲートを介して前記複数のデータ入出力端子に入力された所定の電圧レベルを有する入力信号をラッチした後、前記シリアルデータ出力端子からシリアル出力することを特徴とする請求項1に記載の半導体装置。前記複数のトランスファゲートの制御端子にイネーブル信号が共通に供給されることを特徴とする請求項2に記載の半導体装置。前記複数のIOユニットの各々は、対応するデータ入出力端子に接続された入力バッファ及び出力バッファと、前記入力バッファを介して前記データ入出力端子に供給された前記ライトデータをラッチする入力ラッチ回路と、前記出力バッファを介して前記データ入出力端子に前記リードデータを出力する出力ラッチ回路とを含み、前記トランスファゲートの制御端子は同じIOユニット内の前記入力ラッチ回路の出力端子に接続されており、前記シリアルデータ入力端子又は前記シリアルデータ出力端子から前記入力ラッチ回路に所定のデータをシリアル入力してラッチした後、前記入力ラッチ回路の前記出力端子から前記所定のデータをパラレル出力したときの当該データを前記トランスファゲートのイネーブル信号とし、当該イネーブル信号によってオン状態となったトランスファゲートを介して、前記シリアルデータ入力端子から前記入力信号を入力することを特徴とする請求項1又は2に記載の半導体装置。前記複数のIOユニットの各々は、前記入力ラッチ回路の入力端子を前記入力バッファの出力端子に接続するパラレルインモード又は前記入力ラッチ回路の前記入力端子を前記バウンダリ配線を介して前段の入力ラッチ回路の出力端子若しくは前記シリアルデータ入力端子に接続することにより複数の入力ラッチ回路を縦続接続するシリアルインモードに切り替える第1選択回路と、前記出力バッファの入力端子を前記出力ラッチ回路の出力端子に接続するパラレルアウトモード又は前記出力バッファの前記入力端子を同じIOユニット内の入力ラッチ回路の前記出力端子に接続するシリアルアウトモードに切り替える第2選択回路とをさらに含むことを特徴とする請求項4に記載の半導体装置。前記メモリチップは、複数のメモリチャネルを備え、複数のメモリチャネルの各々が、前記バウンダリスキャンユニットを含むことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記複数のデータ入出力端子は、前記メモリセルアレイが形成された半導体基板を貫通する貫通電極に接続されていることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。積層された複数のメモリチップを含み、前記複数のデータ入出力端子は前記複数のメモリチップ間において前記貫通電極を介して電気的に接続されていることを特徴とする請求項7に記載の半導体装置。前記複数のメモリチップと共に積層され、前記複数のメモリチップへの前記ライトデータの書き込み又は前記メモリチップからの前記リードデータの読み出しを行うコントローラチップをさらに備えることを特徴とする請求項8に記載の半導体装置。しかしながら、従来のバウンダリスキャン機能では、外部からテスト信号を送り込み、その結果として得られる出力信号がハイレベルVDDかローレベルGNDかという論理レベルを検査することはできるが、例えば入力回路のVIHやVILのようなアナログレベルを評価することができないという問題もある。本発明の一側面による半導体装置は、少なくとも一つのメモリチップを含み、前記メモリチップは、メモリセルアレイと、前記メモリセルアレイに書き込むライトデータの入力又は前記メモリセルアレイから読み出されたリードデータの出力を行う複数のデータ入出力端子と、前記複数のデータ入出力端子にそれぞれ接続された複数のIOユニット及び前記複数のIOユニットを縦続接続するバウンダリ配線を含むバウンダリスキャンユニットと、前記バウンダリ配線を介して前記複数のIOユニットにシリアルなデータの入力を行うシリアルデータ入力端子と、前記バウンダリ配線を介して前記複数のIOユニットからシリアルなデータの出力を行うシリアルデータ出力端子と、前記複数のデータ入出力端子と前記シリアルデータ入力端子又は前記シリアルデータ出力端子とをそれぞれ接続する複数のトランスファゲートを備えることを特徴とする。本発明によれば、各データ入出力端子に対応して設けられた複数のトランスファゲートを介して、シリアルデータ入力端子又はシリアルデータ出力端子から各データ入出力端子に所定の電圧レベルの入力信号を供給した後、各入力ラッチ回路にラッチされたデータをバウンダリスキャンのシリアルアウトモードで取り出すので、各入力回路の論理レベルをチェックすることができ、論理レベルのスレショールド電圧を測定することもできる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1aは、本発明の好ましい第1の実施の形態による半導体装置1の構造を説明するための模式的な断面図である。以下では、初めに半導体装置1の全体的な構造について概略的に説明し、その後、本発明に特徴的な構成について詳しく説明する。図1aに示すように、本実施の形態による半導体装置1はいわゆるワイドIOモバイルRAMであり、互いに同一の機能、構造を持ち、同一の製造マスクで製作された4個の半導体チップC1~C4が、下から順にこの順で積層された構造を有している。半導体チップC1~C4は、それぞれが単体でいわゆるDRAMとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している図1aには図示していない。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。以下、メモリセルアレイと周辺回路を内部回路と総称する場合がある。半導体チップC1~C4は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。半導体装置1は半製品であり、エンドユーザには、図1bに示すようにコントローラチップC0とともにパッケージ基板11インターポーザ上に積層されてなる複合型半導体装置10として販売される。コントローラチップC0は、それぞれDRAMである4つの半導体チップC1~C4の動作を制御するロジック回路が半導体基板の上面又は下面に形成された半導体チップであり、SOCSystemOnChipとも呼ばれる。コントローラチップC0と半導体装置1とは、図1bに示すように一体的に樹脂封止される。したがって、半導体チップC1の下面C1aは、エンドユーザからは見えなくなっている。複合型半導体装置10の構成については、後ほど詳しく説明する。半導体チップC1~C4はそれぞれ、図1aに示すように半導体基板シリコン基板20を有しており、上述した内部回路はこの半導体基板20の下面に形成される。各半導体チップC1~C4の上面には入出力端子PTが形成され、下面には入出力端子PLが設けられる。端子PLと内部回路とは、下面内に設けられた配線によって相互に接続される。また、端子PLと端子PTとは、半導体基板20を貫通して設けられる貫通電極TSVによって相互に接続される。さらに、半導体チップC1~C3の端子PTは、すぐ上の層にある他の半導体チップの端子PLと接触している。これにより、各半導体チップC1~C4の入出力端子は、最下層の半導体チップC1の下面C1aまで引き出されている。図2abはそれぞれ、各半導体チップC1~C4に設けられる貫通電極TSVの接続状態を示す図である。図2abでは、端子PT,PLの図示は省略している。貫通電極TSVの接続状態には、図2aに示すものと図2bに示すものとの2種類があり、以下では、それぞれに対応する貫通電極TSVを、貫通電極TSV1,TSV2と称する。図2aに示す貫通電極TSV1は、積層方向から見た平面視で、すなわち図1aに示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSV1と短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パスが構成されている。この電流パスは、各半導体チップC1~C4の内部回路2に接続されている。したがって、この電流パスに対し、半導体チップC1の下面C1aを通じて外部から供給される入力信号コマンド信号、アドレス信号、クロック信号などは、各半導体チップC1~C4の内部回路2に共通に入力される。また、各半導体チップC1~C4の内部回路2からこの電流パスに供給される出力信号データなどは、ワイヤードオアされて、半導体チップC1の下面C1aから外部に出力される。図3は、貫通電極TSV1の構造を示す断面図である。同図に示すように、貫通電極TSV1は半導体基板20及びその表面の層間絶縁膜21を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング22が設けられており、これによって、貫通電極TSV1とトランジスタ領域内部回路を構成するトランジスタを形成する領域との絶縁が確保される。なお、絶縁リング22は二重に設けてもよく、こうすることで、貫通電極TSV1と半導体基板20との間の静電容量が低減される。貫通電極TSV1の下端は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、半導体チップの下面に設けられた端子PL表面バンプに接続される。一方、貫通電極TSV1の上端は、半導体チップの端子PT裏面バンプに接続される。この端子PTは、上層の半導体チップに設けられた端子PLに接続される。これにより、平面視で同じ位置に設けられた2つの貫通電極TSV1は、互いに短絡された状態となる。図2aに示した内部回路2との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図2bに示す貫通電極TSV2は、平面視で異なる位置に設けられた他層の貫通電極TSV2と短絡されている。具体的に説明すると、各半導体チップC1~C4には、平面視で同じ位置に、それぞれ4つ=積層数ずつの貫通電極TSV2が設けられる。各半導体チップC1~C4の内部回路3は、これら4つの貫通電極TSV2のうち、平面視で所定の位置に設けられた貫通電極TSV2図2bでは最も左側の貫通電極TSV2に接続される。内部回路3が接続される貫通電極TSV2は、平面視で層ごとに互いに異なる位置に設けられた各層1つずつの貫通電極TSV2と短絡され、これにより、半導体チップC1~C4を貫通する1本の電流パスが構成される。こうすることで、内部回路3ごとに電流パスが形成され、それぞれの電流パスの下端が下面C1aに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路3に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号やクロックイネーブル信号が挙げられる。図4は、貫通電極TSV2の構造を示す断面図である。同図に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている点で、貫通電極TSV1と異なっている。図4では貫通電極TSV2を3個だけ示しているが、実際の貫通電極TSV2は、各半導体チップC1~C4において1信号当たり半導体チップの枚数分4個設けられる。図1aに戻る。各半導体チップC1~C4の半導体基板の下面には、端子PLの他にテストパッドTPも設けられる。テストパッドTPは、半導体チップをウエハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ下面に設けられる複数の端子PLのいずれかと面内の配線により接続されている。本実施の形態で説明する半導体装置の試験はウエハ状態での試験ではなく組み立て後の試験であるが、下面C1aに設けられたこのテストパッドTPを利用して行う。詳しくは後述する。図5は、半導体チップC1の下面C1aの平面図である。図示していないが、他の半導体チップC2~C4の下面も、同様の構造を有している。図5に示すように、半導体チップC1の下面には、4つのチャネルCh_a~Ch_dと、チャネルCh_a~Ch_dにそれぞれ対応する各複数の端子PL_a~PL_dと、複数のテストパッドTPとが設けられる。チャネルCh_a~Ch_dは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のDRAMとして機能する。つまり、半導体チップC1は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのDRAMとしての各種動作を行えるよう構成されている。図5に示すように、チャネルCh_a,Ch_bはY方向の一端側に配置され、チャネルCh_c,Ch_dはY方向の他端側に配置される。チャネルCh_a,Ch_bとチャネルCh_c,Ch_dとの間には端子領域Bが設けられており、端子PL_a~PL_d及びテストパッドTPは、この端子領域Bの中に配置される。具体的には、端子PL_a~PL_dはそれぞれ、端子領域B内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドTPは、端子PL_a,PL_bと端子PL_c,PL_dとの間の領域に、一列に並べて配置される。テストパッドTPの面積及び間隔は、図5に示すように、端子PLの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針が接触しやすいようにするためである。このようなテストパッドTPを利用して半導体装置1の試験を行うことにより、半導体チップの端子PL及び貫通電極TSVを傷つけることなく、試験を行うことが可能になる。以下、図1bを参照しながら、複合型半導体装置10の構成について詳しく説明する。コントローラチップC0の上面及び下面には、半導体チップC1~C4のものと同様の端子PT,PLがそれぞれ設けられる。端子PTは、半導体チップC1の端子PLと接続される。一方、端子PLは、パッケージ基板11の上面に設けられるバンプ電極12後述に接続される。また、図1bに示すように、コントローラチップC0の半導体基板にも貫通電極TSVが設けられており、端子PT,PLとコントローラチップC0の内部回路とは、この貫通電極TSVによって相互に接続される。図6a~cはそれぞれ、コントローラチップC0に設けられる貫通電極TSVの接続状態を示す図である。図6a~cでも、端子PT,PLの図示は省略している。コントローラチップC0に設けられる貫通電極TSVの接続状態には、それぞれ図6a~cに示す3種類があり、以下では、それぞれに対応する貫通電極TSVを、貫通電極TSV3,TSV4,TSV5と称する。図6abに示す貫通電極TSV3~TSV5以外の貫通電極TSVは、半導体チップC1に設けられる貫通電極TSVである。図6aに示す貫通電極TSV3は、半導体チップC1の貫通電極TSVと接続されるとともに、コントローラチップC0の制御回路4にも接続される。このような貫通電極TSV3は、例えば電源配線用として用いられる。図6bに示す貫通電極TSV4は、コントローラチップC0内に設けられる制御回路5を介して、半導体チップC1の貫通電極TSVと接続されている。これにより、コントローラチップC0は、例えば外部から後述するバンプ電極12図1bを介して複合型半導体装置10に入力されたコマンドをデコードして内部コマンドを生成し、この内部コマンドを半導体チップC1~C4に送出することができる。図6cに示す貫通電極TSV5は、半導体チップC1の貫通電極TSVと接続される一方、コントローラチップC0内の回路には接続されない。このような貫通電極TSV5を設けたことで、半導体チップC1~C4と外部との間で直接データの入出力等を行うことが可能になっている。図1bに戻る。パッケージ基板11は端子ピッチを変換するために設けられているもので、上面には、コントローラチップC0の端子PLと接続するバンプ電極12が設けられ、下面には、上面のバンプ電極12に比べて広い面積及び間隔で、上面のバンプ電極12と同数のバンプ電極13が形成される。上面のバンプ電極12と下面のバンプ電極13とは、パッケージ基板11を貫通する図示しない貫通電極により、一対一に接続される。このバンプ電極13により、複合型半導体装置10は、コンピュータや携帯電話などのマザーボード上にフリップチップ実装される。以上が、半導体装置1の全体的な構造である。このような積層構造を有する半導体装置1においては、入力回路のVIHやVILのようなアナログレベルを評価することができない。これは、これは、半導体装置1の各種入力回路にアナログレベル、即ち、ハイレベルVDDとローレベルGND以外のレベル、例えば、ハイレベルVDDとローレベルGNDとの間のレベル、を外部から直接供給加することが困難な場合があるからである。例えば、半導体装置1を複合型半導体装置10に組み込む前には、外部から直接アクセスすることができない端子が存在する。また、半導体装置1を複合型半導体装置10に組み込んだ後でも、コントローラチップから出力されるハイレベルVDDとローレベルGNDいずれか一方のレベルを取る信号のみが供給される端子が存在する。本実施の形態による半導体装置によれば、このような半導体装置1において入力回路のVIHやVILのようなアナログレベルをバウンダリスキャン機能によって評価することができる。以下、詳しく説明する。図7は、半導体チップC2の機能ブロックを示す略ブロック図である。図示していないが、他の半導体チップC1,C3,C4についても同様である。同図に示すように、半導体チップC2は、チャネルごとにアドレス端子30、コマンド端子31、チップセレクト端子32、クロック端子33、クロックイネーブル端子34、及びデータ入出力端子35を有する一方、4つのチャネルCh_a~Ch_dに共通に、テストアドレス端子40、テストコマンド端子41、テストチップセレクト端子42、テストクロック端子43、テストクロックイネーブル端子44、及びテスト端子45を有している。これらのうち、チップセレクト端子32、クロックイネーブル端子34、テストチップセレクト端子42、及びテストクロックイネーブル端子44は、上述した貫通電極TSV2に接続される端子PLである。その他の各端子は、上述した貫通電極TSV1に接続される端子PLである。アドレス端子30、コマンド端子31、チップセレクト端子32、クロック端子33、クロックイネーブル端子34、及びデータ端子35に対応する複数の端子PLは、半製品である半導体装置1が完成品である複合型半導体装置10に組み込まれた後に各種の制御信号ノーマル信号群nSigを入力するための端子、及び半導体装置1が複合型半導体装置10に組み込まれた後にコントローラチップC0との間でデータDQの入出力を行う端子であり、図5などに示したテストパッドTPには接続されていない。なお、図7ではこれらの信号の符号末尾にaを付しているが、これは、その信号がチャネルCh_aに供給されるものであることを示している。後掲する各信号についても同様である。したがって、半導体装置1を複合型半導体装置10に組み込む前、すなわち半導体チップC1の下面C1aが露出した状態以下、この状態を組み立て前と称する。では、外部からこれらの端子に直接アクセスすることはできない。これに対し、テストアドレス端子40、テストコマンド端子41、テストチップセレクト端子42、テストクロック端子43、テストクロックイネーブル端子44、及びテスト端子45に対応する複数の端子PLは、それぞれ図5などに示したテストパッドTPに接続されている。したがって、これらの端子に対しては、組み立て前の段階で、外部テスタからアクセスすることができる。本実施の形態による半導体装置1の試験では、これを利用してテストパッドTPから各種の試験信号を入力するとともに、試験結果を示す各種の信号を取り出す。チャネルCh_aは、図示するように、アクセス制御回路50、メモリセルアレイ51、及びデータ入出力回路52を有して構成される。図示していないが、他のチャネルCh_b~Ch_dについても同様である。アクセス制御回路50は、外部から入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ51にアクセスすることで、メモリセルアレイ51に対するリード/ライトなどを実現する。メモリセルアレイ51は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタを有するメモリセルが配置された構成を有する。本実施の形態でいうメモリセルアレイ51には、アクセス制御回路50の制御に応じてワード線を活性化するロウデコーダや、アクセス制御回路50の制御に応じてビット線をデータ入出力回路52に接続するカラムデコーダなどが含まれる。データ入出力回路52は、リード時にメモリセルアレイ51から読み出されるリードデータを外部に出力する役割、並びにライト時に外部から供給されるライトデータをメモリセルアレイ51に供給する役割を担う。クロック端子33は外部クロック信号CKが供給される端子であり、クロックイネーブル端子34はクロックイネーブル信号CKE2が入力される端子である。これらの信号は、コントローラチップC0から半導体チップC2に供給される。なお、符号中の数字2は、その信号が半導体チップC1,C3,C4ではなく半導体チップC2に供給されるものであることを示している。後掲する各信号についても同様である。一方、テストクロック端子43はテストクロック信号tCKが供給される端子であり、テストクロックイネーブル端子44はテストクロックイネーブル信号tCKE2が入力される端子である。これらの信号は、外部テスタから半導体チップC2に供給される。外部クロック信号CKとテストクロック信号tCK、クロックイネーブル信号CKE2とテストクロックイネーブル信号tCKE2、はそれぞれ、供給される時期及び供給ルートが異なるだけで同じ信号であり、これらを受けたチャネルの動作も同じである。外部クロック信号CK、クロックイネーブル信号CKE2、テストクロック信号tCK、及びテストクロックイネーブル信号tCKE2は、対応するチャネルのアクセス制御回路50に供給される。アクセス制御回路50は、クロックイネーブル信号CKE2が活性化されている場合に外部クロック信号CKに同期して各種の処理を行い、テストクロックイネーブル信号tCKE2が活性化されている場合にテストクロック信号tCKに同期して各種の処理を行うよう構成される。チップセレクト端子32は、コントローラチップC0によって生成されたチップセレクト信号/CS2が供給される端子である。一方、テストチップセレクト端子42は、外部テスタによって生成されたテストチップセレクト信号/tCS2が供給される端子である。これらの信号も対応するチャネルのアクセス制御回路50に供給され、アクセス制御回路50は、チップセレクト信号/CS2が活性化されている場合に後述するコマンド信号CMDの入力を受け付け、テストチップセレクト信号/tCS2が活性化されている場合に後述するテストコマンド信号tCMDの入力を受け付ける。コマンド端子31は、コントローラチップC0によって生成されたコマンド信号CMDが供給される端子である。コマンド信号CMDには、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEが含まれる。一方、テストコマンド端子41は、外部テスタによって生成されたテストコマンド信号tCMDが供給される端子である。テストコマンド信号tCMDの具体的な内容は、コマンド信号CMDと同様である。コマンド信号CMD及びテストコマンド信号tCMDも、対応するチャネルのアクセス制御回路50に供給される。アクセス制御回路50は、チップセレクト信号/CS2が活性化されている場合にコマンド信号CMDが供給されると、その内容に応じて内部コマンドを生成する。この内部コマンドには、アクトコマンド、ライトコマンド、リードコマンドなどが含まれる。そして、アクセス制御回路50は、生成した内部コマンドに応じてメモリセルアレイ51を制御する。これにより、リード/ライトなどの各種処理が実行される。テストコマンド信号tCMDについても同様である。すなわち、アクセス制御回路50は、テストチップセレクト信号/tCS2が活性化されている場合にテストコマンド信号tCMDが供給されると、その内容に応じて内部コマンドの生成とメモリセルアレイ51の制御とを行う。これにより、リード/ライトなどの各種処理が実行される。アドレス端子30は、コントローラチップC0によって生成されたアドレス信号Addが供給される端子である。一方、テストアドレス端子40は、外部テスタによって生成されたテストアドレス信号tAddが供給される端子である。アドレス信号Add及びテストアドレス信号tAddも、対応するチャネルのアクセス制御回路50に供給される。アドレス信号Addはコマンド信号CMDと同期して供給され、アクセス制御回路50は、コマンド信号CMDが示す動作を、アドレス信号Addが示すアドレスに対して行う。具体的な例を挙げると、コマンド信号CMDがアクトコマンドである場合、アクセス制御回路50は入力されたアドレス信号Addをロウアドレスとして扱い、このロウアドレスに対応するワード線が活性化されるよう、メモリセルアレイ51を制御する。また、コマンド信号CMDがライトコマンドである場合、アクセス制御回路50は入力されたアドレス信号Addをカラムアドレスとして扱い、このカラムアドレスに対応するビット線がデータ入出力回路52に接続されるよう、メモリセルアレイ51を制御する。テストアドレス信号tAddについても同様である。すなわち、テストアドレス信号tAddは、テストコマンド信号tCMDと同期してアクセス制御回路50に供給される。アクセス制御回路50は、同時に入力されたテストコマンド信号tCMDが示す動作を、テストアドレス信号tAddが示すアドレスに対して行う。データ入出力端子35は、リードデータDQ又はライトデータDQの入出力を行うための端子である。データ入出力端子35はデータ入出力回路52に接続される。データ入出力回路52は、リード動作時においては、メモリセルアレイ51から読み出されたリードデータDQをデータ入出力端子35を通じてコントローラチップC0に出力し、ライト動作時においては、データ入出力端子35を通じて入力されるライトデータDQをメモリセルアレイ51に供給する。テスト端子45は、テスト信号TESTが供給される端子である。テスト信号TESTは4つのチャネルCh_a~Ch_dに共通に供給される。チャネルCh_a~Ch_dのアクセス制御回路50は、テスト信号TESTが供給されるとテストモードにエントリし、テストクロック信号tCKなど本実施の形態による半導体装置1の試験に関連する各信号の受付を許可する。バウンダリスキャン端子36a~36dは、各チャネルに対応して供給されるバウンダリスキャン信号BSSa,BSSb,BSSc,BSSdが供給される端子である。バウンダリスキャンイネーブル端子37を介して入力されるバウンダリスキャンイネーブル信号SSENは、後述するバウンダリスキャンユニットを通常動作させるか、それともバウンダリスキャン動作させるかを切り替える信号である。これら、バウンダリスキャン端子36a~36d、及び、バウンダリスキャンイネーブル端子37は、上述した貫通電極TSV1に接続される端子PLである。図8は、半導体装置1の半導体チップC2のチャネルCh_aの構成の一例を示すブロック図である。同図に示すように、本実施形態によるメモリチップのチャネルCh_aはDRAMであり、4つのメモリバンクBANK0~BANK3を備えており、各メモリバンクはメモリセルアレイARYを有している。メモリセルアレイARYは、複数のワード線と複数のビット線を備え、これらの交点にメモリセルが配置された構成を有している。ワード線の選択はロウデコーダXDECによって行われ、ビット線の選択はカラムデコーダYDECによって行われる。アドレス信号Adda又はテストアドレス信号tAddは、内部アドレス信号iAddとしてロウアドレス制御回路XCNL、カラムアドレス制御回路YCNL及びモードレジスタMRに供給にそれぞれ供給される。ロウアドレス制御回路XCNLは、ロウアドレスのラッチやリフレッシュ動作の制御を行う回路ブロックである。また、カラムアドレス制御回路YCNLは、カラムアドレスのラッチやバーストカウント動作の制御を行う回路ブロックである。そして、ロウアドレス制御回路XCNLに取り込まれた内部アドレス信号iAddはロウアドレスとしてロウデコーダXDECに供給され、カラムアドレス制御回路YCNLに取り込まれた内部アドレス信号iAddはカラムアドレスとしてカラムデコーダYDECに供給される。モードレジスタMRは、半導体装置1の動作モードを示すパラメータが設定される回路である。本実施形態においては、モードレジスタMRからノーマルアウトセレクト信号nosiが生成され、この信号はバウンダリスキャン制御回路BSCに送られ、通常出力モードとバウンダリスキャン出力モードとの切り替えが行われる。コマンド信号CMDa又はテストコマンド信号tCMDは、内部コマンド信号iCMDとしてコマンドデコーダCDECに供給される。コマンド信号CMDaは、ロウアドレスストローブ信号/RASa、カラムアドレスストローブ信号/CASa、ライトイネーブル信号/WEaの複数の信号を含む信号である。一方、テストコマンド信号tCMDは、テストロウアドレスストローブ信号/tRASa、テストカラムアドレスストローブ信号/tCASa、テストライトイネーブル信号/tWEaの複数の信号を含む信号である。コマンドデコーダCDECは、コマンド信号CMDa又はテストコマンド信号tCMDをデコードすることによって各種内部制御信号を生成し、これをコントロールロジックLGCなどに供給する回路である。内部制御信号としては、アクティブ信号iACT、カラム信号iCOL、リフレッシュ信号iREF、モードレジスタセット信号MRSなどがある。また、モードレジスタMRは、アドレスA0~A15を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジックLGCやバウンダリスキャン制御回路BSCなどに供給される。コントロールロジックLGCは、内部コマンド及びモードレジスタMRの設定値に基づいて、各種回路動作制御信号を生成する回路である。生成される回路動作制御信号は、ロウアドレス制御回路XCNL、ロウデコーダXDEC、センスアンプSA、カラムアドレス制御回路YCNL、カラムデコーダYDEC、データコントロール回路DCNL及びバウンダリスキャンユニットBSUなどに供給され、これら回路ブロックの動作を制御する。アクティブ信号iACTは、内部コマンド信号iCMDがロウアクセスアクティブコマンドを示している場合に活性化される信号である。アクティブ信号iACTが活性化すると、ロウアドレス制御回路XCNLにラッチされた内部アドレス信号iAddがロウデコーダXDECに供給される。これにより、当該内部アドレス信号iAddにより指定されるワード線が選択される。カラム信号iCOLは、内部コマンド信号iCMDがカラムアクセスリードコマンド又はライトコマンドを示している場合に活性化される信号である。内部カラム信号iCOLが活性化すると、カラムアドレス制御回路YCNLにラッチされた内部アドレス信号iAddがカラムデコーダYDECに供給される。これにより、当該内部アドレス信号iAddにより指定されるビット線が選択される。したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルからリードデータがセンスアンプSAを介して読み出される。リードデータDQaは、データコントロール回路DCNL及びバウンダリスキャンユニットBSU内のデータ入出力回路を介して、データ入出力端子35から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ入出力端子35にライトデータDQaを入力すれば、ライトデータDQaはバウンダリスキャンユニットBSU内の入出力回路及びデータコントロール回路DCNLを介してメモリセルアレイに供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルに書き込まれる。モードレジスタセット信号MRSは、内部コマンド信号iCMDがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子からモード信号を入力すれば、モードレジスタMRの設定値を書き換えることができる。クロックジェネレータCLGは、内部クロック信号iCK及び内部クロックイネーブル信号iCKEに基づいて、各種内部クロック信号を生成する。クロックジェネレータCLGによって生成される各種内部クロック信号は、それぞれ対応する回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。バウンダリスキャン制御回路BSCは、詳細は後述するが、入出力バッファ及びデータラッチ回路を含むバウンダリスキャンユニットBSUを制御する回路である。バウンダリスキャン制御回路BSCは、図7のバウンダリスキャン信号BSSaの一部であるバウンダリスキャンコマンド信号BSSCa、バウンダリスキャンイネーブル信号SSEN、及び内部チップセレクト信号/iCSをデコードして、各種内部バウンダリスキャン信号iBSSを生成し、バウンダリスキャンユニットBSUに供給する。バウンダリスキャン制御回路BSCには、バウンダリスキャンコマンド信号BSSCaとして、スキャンクロック信号SCKa、スキャンシフト信号/SSHa、スキャンアウトイネーブル信号/SOEaなどが入力される。内部バウンダリスキャン信号iBSSについては後述する。選択回路SL1は、テスト信号TESTに応じて、チップセレクト信号/CS2aとテストチップ選択信号/tCS2とのいずれか一方を選択し、内部チップセレクト信号/iCSを出力する。なお、バウンダリスキャンユニットBSU内には、この選択回路SL1と同様の機能、すなわち、テスト信号TESTに応じてノーマル信号群のうち対応する1つ例えば、CKとテスト信号群のうちの対応する1つ例えばtCKとのいずれかを選択して、内部信号例えばiCKとして出力する複数の選択回路SL2が設けられている。次に、バウンダリスキャンユニットBSUについて説明する。図9は、バウンダリスキャンユニットBSUの構成を示すブロック図である。同図に示すように、バウンダリスキャンユニットBSUは、128個のデータ入出力端子35と、シリアルデータ入力端子71と、シリアルデータ出力端子72と、テストシリアルデータ出力端子73と、テストアドレス端子40と、アドレス端子30に接続されている。ここで、シリアルデータ入力端子71、シリアルデータ出力端子72、及びシリアルデータアウト出力端子73は、図7のバウンダリスキャン端子36aの一部である。アドレス端子30、データ入出力端子35、シリアル入出力端子71、及びシリアルデータ出力端子72は貫通電極に接続されたファインピッチの微小端子であるが、テストシリアルデータ出力端子73及びテストアドレス端子40は、テスタのプローブ針を当てることができるテストパッドTPに接続されている。また、図9には記載していないが、さらに、テスト用のシリアルデータ入力端子として、テストパッドTPに接続されたテストシリアルデータ入力端子をシリアル入出力端子71と並列に設ける構成としてもよい。尚、図9では説明を簡単にするために、コマンド端子31、クロック端子33、クロックイネーブル端子34、テストコマンド端子41、テストクロック端子43、及び、テストクロックイネーブル端子44の図示を省略している。実際には、バウンダリスキャンユニットBSUは、コマンド端子とテストコマンド端子41とに接続されたコマンド入力回路、クロック端子33とテストクロック端子43とに接続されたクロック入力回路、及び、クロックイネーブル端子34とテストクロックイネーブル端子44とに接続されたクロックイネーブル入力回路をも含み、これらの各種入力回路がバウンダリスキャンに組み込まれている。これらの各種入力回路は、選択回路SL3の一方の入力端子が入力バッファIB4の出力ではなく前段の入力ラッチ回路DQILの出力端子に接続される点を除いて、実質的に図9に記載のアドレス入力バッファと同一の回路構成を有する。バウンダリスキャンユニットBSUは、各データ入出力端子35に対応して設けられたIOユニットIOUを備えている。本実施形態では、128個のデータ入出力端子35に対応して、128個のIOユニットIOU_0~IOU127が設けられている。各IOユニットIOUは、入力バッファIB1、出力バッファOB1、選択回路SL3、選択回路SL4、入力ラッチ回路DQIL及び出力ラッチ回路DQOLを備えている。入力バッファIB1の入力端子及び出力バッファOB1の出力端子は共にデータ入出力端子35に接続されており、出力バッファOB1の動作はパラレル出力イネーブル信号bopeに基づいて制御される。選択回路SL3は、バウンダリスキャン制御回路BSCからのパラレル入力イネーブル信号bipeに応じて、入力ラッチ回路DQILの入力端子を入力バッファIB1に接続パラレルインするのか、それとも前段の入力ラッチ回路DQILの出力端子に接続シリアルインするのかを選択する。シリアルインが選択される場合、初段のIOユニットIOU_0については、後述する選択回路SL3及びアドレスラッチ回路CAILを介して、シリアルデータ入力端子71に接続される。シリアルインモードが選択された状態の各IOユニットは、前段の入力ラッチ回路DQILの入力端子と本段の入力ラッチ回路DQILの入力端子とをつなぐ配線バウンダリ配線によって縦続接続された状態となっている。選択回路SL4は、バウンダリスキャン制御回路BSCからのシリアル出力ラッチ信号boslに応じて、出力バッファOB1の入力端子を出力ラッチ回路DQOLの出力端子に接続パラレルアウトするのか、それとも当該IOユニットIOUに含まれる入力ラッチ回路DQILの出力端子シリアルアウト接続するのかを選択する。バウンダリスキャンユニットBSUはアドレス入力回路ADIを含んでいる。アドレス入力回路ADIは、選択回路SL2、選択回路SL3及びアドレスラッチ回路CAILを備えている。選択回路SL2は、上述したように、テスト信号TESTに応じてノーマル信号とテスト信号とのいずれかを選択的に出力する回路であり、ここではテストアドレス信号tAddとアドレス信号Addaとのいずれか一方を選択的に出力する。選択回路SL3は、パラレル入力イネーブル信号bipeに応じて、選択回路SL2の出力信号とシリアルデータ入力端子SDIから供給された信号とのいずれか一方を選択して出力する。これにより、パラレルインモードであれば、選択回路SL3からはアドレス信号Adda又はテストアドレス信号tAddが内部アドレス信号iAddとして出力され、シリアルインモードであれば、シリアルデータ入力端子SDIから供給されたシリアルデータが出力される。選択回路SL3から出力される信号はアドレスラッチ回路CAILにラッチされ、選択回路SL5より出力される内部クロックiCKwに同期して出力される。選択回路SL5は、バウンダリスキャンイネーブル信号SSENに応じて、スキャンキャプチャ信号bsdcと内部クロックiCKwとのいずれか一方を選択的に出力する。これにより、各IOユニットIOUの入力ラッチ回路DQIL及びアドレスラッチ回路CAILは、通常の動作モードにおいては内部クロックiCKwに同期して動作し、バウンダリスキャンモードにおいては、スキャンキャプチャ信号bsdcに同期して動作する。本実施形態においては、各データ入出力端子にトランスファゲートTGが設けられており、トランスファゲートTGから各データ入出力端子に所定の電圧レベルの入力信号を供給することができる。図示しないが、トランスファゲートTGは、Pチャンネル型MOSトランジスタとNチャンネル型MOSトランジスタが並列接続された構成を有している。尚、図11及び図12では、トランスファゲートTGをNチャンネル型MOSトランジスタのシンボルマークで示しているが、実際には、Pチャンネル型MOSトランジスタとNチャンネル型MOSトランジスタの並列回路である。各トランスファゲートTGの一方の信号端子はいずれもテストシリアルデータ出力端子73に接続されており、他方の信号端子は対応するデータ入出力端子に接続されている。さらに、各トランスファゲートTGの制御端子にはイネーブル信号VIH/VIL_ENが共通に供給される。これにより、テストシリアルデータ出力端子にアナログレベル、即ち、ハイレベルVDDとローレベルGND以外のレベル、例えば、ハイレベルVDDとローレベルGNDとの間のレベル、の電圧を外部から印加することで、トランスファゲートTGを経由して各データ入出力端子にアナログレベルの電圧を供給することができる。図10a及びbは、バウンダリスキャンユニットBSUのシリアルモードの動作説明図である。なお、同図においてはトランスファゲートTGの図示が省略されている。図10aに示すように、シリアルデータ入力端子71からシリアルデータを入力するシリアルインモードでは、選択回路SL3を前段の入力ラッチ回路DQIL側に接続し、選択回路SL4を出力ラッチ回路DQOL側に接続する。これにより、各入力ラッチ回路DQILがディジーチェーン接続されてなるシフトレジスタが構成される。その後、シリアルデータ入力端子71からデータをシリアルで入力すると、スキャンキャプチャ信号bsdcに同期して、各入力ラッチ回路DQILにデータが1ビットずつラッチされる。なおスキャンキャプチャ信号はスキャンクロック信号SCKaに同期した信号である。図10bに示すように、シリアルデータ出力端子72からシリアルデータを出力するシリアルアウトモードでは、シリアルインモードと同様、選択回路SL3を前段の入力ラッチ回路DQIL側に接続し、選択回路SL4を出力ラッチ回路DQOL側に接続する。その後、シフトレジスタを構成する各入力ラッチ回路DQILからデータを順に送り出すことにより、スキャンキャプチャ信号bsdcに同期して、シリアルデータ出力端子SDOaからデータが1ビットずつシリアルに出力される。図11は、バウンダリスキャンユニットBSUの構成を示すブロック図である。なお、同図においてはトランスファゲートTGの図示が省略されている。同図に示すように、パラレルアウト/パラレルインモードでは、選択回路SL3を入力バッファIB1側に接続してパラレルインモードにすると共に、選択回路SL4を入力ラッチ回路DQIL側に接続する。これによりフィードバックループが構成され、入力ラッチ回路DQILは自身が出力したデータを再び入力することができる。また例えば、上下の積層チップC1,C2間でのデータのパラレル転送も可能である。次に、トランスファゲートTGの動作について説明する。図12a及びbは、バウンダリスキャンユニットBSUの動作説明図である。図12aに示すように、各トランスファゲートTGの制御端子にイネーブル信号VIH/VIL_ENを同時に入力し、すべてのトランスファゲートTGを一度にオンにしてテストシリアルデータ出力端子73から各入力バッファIB1にアナログレベル、即ち、ハイレベルVDDとローレベルGND以外のレベル、例えば、ハイレベルVDDとローレベルGNDとの間のレベル、の電圧を並列に供給する。これにより、入力信号は入力バッファIB1及び選択回路SL3を介して入力ラッチ回路DQILに入力され、所定の論理レベルがラッチされる。次に、図12bに示すように、各入力ラッチ回路DQILのデータをシリアルデータ出力端子72又はテストシリアルデータ出力端子73からシリアルアウトする。このとき、アナログレベルを受けた入力バッファIB1の出力は、既に対応する入力ラッチ回路DQILに保持されているので、テストシリアルデータ出力端子73へのアナログレベルの供給は終了している。従って、テストシリアルデータ出力端子73をシリアルアウト用の出力端子として用いても特に問題はない。これにより、各入力ラッチ回路DQILにおいて供給されたアナログレベルの電圧が、入力バッファIB1でHと検知されたか、それともLと検知されたかを判定することができる。さらに、入力バッファIB1に供給するアナログレベルの電圧レベルを上下に振ることで論理レベルのスレショールド電圧VIH及びVILを測定することができる。以上説明したように、本実施形態による半導体装置は、各データ入出力端子に対応して設けられた複数のトランスファゲートTGを備え、テストシリアルデータ出力端子73からトランスファゲートTGを介して各データ入出力端子にアナログレベルの電圧を供給し、これにより各入力ラッチ回路にラッチされたデータをバウンダリスキャンのシリアルアウトモードで取り出すので、各入力ラッチ回路の論理レベルをチェックすることができ、論理レベルのスレショールド電圧を測定することもできる。次に、第2の実施形態による半導体装置について説明する。図12に示した第1の実施形態による半導体装置では、すべてのトランスファゲートTGを一度にオンにするため、特定のデータ入出力端子から多少の電流リークがあった場合、そのリークによって所定の電圧レベルが各ピンに正しく供給されないという問題がある。そのため、以下の方法では、バウンダリスキャンの入力ラッチ回路によるフリップフロップ動作によってトランスファゲートTGを選択的にオンにするものである。図13は、本発明の第2の実施形態による半導体装置の構成であって、特にメモリチップの入出力インターフェースを含むバウンダリスキャンユニットBSUの構成を示すブロック図である。また、図14a及びbは、バウンダリスキャンユニットBSUの動作説明図である。図13に示すように、この半導体装置の特徴は、各トランスファゲートTGの制御端子が対応する入力ラッチ回路DQILの出力端子に接続されている点にある。各トランスファゲートTGの制御端子に入力されるイネーブル信号は、対応する入力ラッチ回路DQILから出力される信号である。特定のトランスファゲートTGをオンにするためには、これに対応する入力ラッチ回路DQILに予めイネーブル用のデータをラッチしておく必要がある。図14aに示すように、たとえばデータ入出力端子DQ127に接続された入力ラッチ回路DQILをチェックしたい場合、まずバウンダリスキャンのシリアルインモードでデータ入出力端子DQ127の入力ラッチ回路DQILだけにデータHをセットする。他のデータ入出力端子DQ0~DQ126にはデータセットしないつまりL。次に入力ラッチ回路DQILをパラレルインモードに切り替えた後、各入力ラッチ回路DQILからデータを送り出すと、このデータによってデータ入出力端子DQ127に接続されたトランスファゲートTGはオンになる。これと同時に、図14bに示すように、テストシリアルデータ出力端子73からアナログレベルの電圧を与えると、トランスファゲートTGがオンしているデータ入出力端子DQ127だけにデータが送り込まれ、入力バッファIB1を介して入力ラッチ回路DQILにデータがセットされる。次に、各入力ラッチ回路DQILのデータをシリアルデータ出力端子72又はテストシリアルデータ出力端子73からシリアルアウトする。このとき、アナログレベルを受けた入力バッファIB1の出力は、既に対応する入力ラッチ回路DQILに保持されているので、テストシリアルデータ出力端子73へのアナログレベルの供給は終了している。従って、テストシリアルデータ出力端子73をシリアルアウト用の出力端子として用いても特に問題はない。これにより、データ入出力端子DQ127に対応する入力ラッチ回路DQILにおいて、供給されたアナログレベルの電圧が、入力バッファIB1でHと検知されたか、それともLと検知されたかを判定することができる。さらに、入力バッファIB1に供給するアナログレベルの電圧レベルを上下に振ることで論理レベルのスレショールド電圧VIH及びVILを測定することができる。以上説明したように、本実施形態による半導体装置は、トランスファゲートTGのイネーブル信号VIH/VIL_ENとして入力ラッチ回路のフリップフロップ出力を使用する。すなわち、各データ入出力端子に対応して設けられた複数のトランスファゲートTGを備え、各トランスファゲートTGの制御端子を対応する入力ラッチ回路の出力端子に接続し、チェック対象とする特定の入力ラッチ回路に対して予めイネーブル用データHをラッチし、当該入力ラッチ回路から出力されたデータをイネーブル信号VIH/VIL_ENとしてトランスファゲートTGをオンする。したがって、第3の実施形態による半導体装置が有する発明の効果に加えて、特定の入力ラッチ回路のチェックを実施することができる。したがって、複数のデータ入出力端子を同時にチェックする場合に生じる上記問題を解決することができる。次に、本発明の上記各実施形態の変形例について説明する。図1及び2においては、半導体チップC1~C4の全てに貫通電極TSV及び端子PTが形成される構成を示したが、第1の変形例では、半導体チップC1~C3には貫通電極TSV及び端子PTを形成する一方で、半導体チップC4には貫通電極TSV及び端子PTを形成しない構成とする。半導体チップC4は半導体装置1の最上段の半導体チップであるため、半導体チップC3の端子PTから供給される信号や電源を自チップの端子PLを介して自チップの内部に取り込むことができればよく、半導体チップC3の端子PTから供給された信号をさらに他の半導体チップに供給する必要がないからである。このように、半導体チップC4に貫通電極TSVや端子PTを形成しない場合、貫通電極TSVや端子PTを形成しやすくするために半導体チップC4を薄くする必要がないため、半導体チップC4は、半導体チップC1~C3に比べ厚くすることができる。その結果、半導体装置1の製造時、具体的には、半導体チップC1~C4を積層するときの熱応力によるチップの変形を抑制することができる。尚、図1及び2においては、半導体チップC1~C4の4枚の半導体チップを積層した半導体装置1を例に挙げたが、本発明は、半導体チップの積層枚数が2枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が4枚以外の半導体装置においても、上記第1の変形例に記載した構成を適用することができる。即ち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極TSV及び端子PTを形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態においては、テストシリアルデータ出力端子73と複数のデータ入出力端子35とがトランスファゲートTGを介して接続されているが、シリアルデータ入力端子と複数のデータ入出力端子とをトランスファゲートTGによって接続しする構成としてもよい。また、上記各実施形態では、それぞれが単体のDRAMとして機能する複数のチャネルを有する半導体チップを取り上げたが、本発明は、1つのチャネルのみを有する半導体チップにも好適に適用できる。"