不揮発性メモリ装置の動作方法において、ビットラインに接続された第1ストリングの接地選択ラインをフローティングし、前記ビットラインに接続された第2ストリングの接地選択ラインに消去禁止電圧を印加し、前記第1及び第2ストリングに消去動作電圧を印加することを特徴とする動作方法。前記消去禁止電圧は、前記第2ストリングの接地選択ラインに接続された接地選択トランジスタのしきい値電圧より高いことを特徴とする請求項1に記載の動作方法。前記消去動作電圧を印加することは、前記第1及び第2ストリングに接続されたワードラインに接地電圧を印加し、前記第1及び第2ストリングに接続された共通ソースラインに消去電圧を印加することを特徴とする請求項1に記載の動作方法。前記消去動作電圧を印加することは、前記第1及び第2ストリングに接続されたワードラインをフローティングし、前記第1及び第2ストリングに接続された共通ソースラインにフリー電圧を印加し、前記共通ソースラインに消去電圧を印加し、前記ワードラインに接地電圧を印加することを特徴とする請求項1に記載の動作方法。前記第2ストリングの第2接地選択ラインに第2消去禁止電圧を印加することを特徴とする請求項1に記載の動作方法。前記第2消去禁止電圧は、前記消去禁止電圧より低いレベルを有することを特徴とする請求項5に記載の動作方法。前記第2消去禁止電圧は、前記第2ストリングの第2接地選択ラインに接続された第2接地選択トランジスタのしきい値電圧より高いレベルを有することを特徴とする請求項5に記載の動作方法。前記第2ストリングのストリング選択ラインに第3消去禁止電圧を印加することを特徴とする請求項1に記載の動作方法。ビットライン及び共通ソースライン間に接続される第1及び第2ストリングを含むメモリセルアレイと、前記第1及び第2ストリングに接続されたワードライン、選択ライン、及び前記共通ソースラインに電圧を印加する駆動機と、前記第1及び第2ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は前記第1ストリングの第1ワードライン及び前記第2ストリングの第2ワードラインに同じ電圧を印加し、前記第1ストリングの接地選択ライン及び前記第2ストリングの接地選択ラインに異なる電圧を印加するように構成されることを特徴とする不揮発性メモリ装置。不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するコントローラを含み、前記不揮発性メモリ装置は、ビットライン及び共通ソースライン間に接続される第1及び第2ストリングを含むメモリセルアレイと、前記第1及び第2ストリングに接続されたワードライン、選択ライン、及び前記共通ソースラインに電圧を印加する駆動機と、前記第1及び第2ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は前記第1ストリングの第1ワードライン及び前記第2ストリングの第2ワードラインに同じ電圧を印加し、前記第1ストリングの接地選択ライン及び前記第2ストリングの接地選択ラインに異なる電圧を印加するように構成されることを特徴とするメモリシステム。本発明の目的は少ない消去単位を有する不揮発性メモリ装置およびその動作方法と、それを含むメモリシステムを提供することにある。本発明の実施形態による不揮発性メモリ装置の動作方法は、ビットラインに接続された第1ストリングの接地選択ラインをフローティングし、前記ビットラインに接続された第2ストリングの接地選択ラインに消去禁止電圧を印加し、前記第1及び第2ストリングに消去動作電圧を印加することを含む。実施形態において、前記消去禁止電圧は、前記第2ストリングの接地選択ラインに接続された接地選択トランジスタのしきい値電圧より高い。実施形態において、前記消去動作電圧を印加することは、前記第1及び第2ストリングに接続されたワードラインに接地電圧を印加し、前記第1及び第2ストリングに接続された共通ソースラインに消去電圧を印加することを含む。実施形態において、前記消去動作電圧を印加することは、前記第1及び第2ストリングに接続されたワードラインをフローティングし、前記第1及び第2ストリングに接続された共通ソースラインにフリー電圧を印加し、前記共通ソースラインに消去電圧を印加し、前記ワードラインに接地電圧を印加することを含む。実施形態において、前記第2ストリングの第2接地選択ラインに第2消去禁止電圧を印加することをさらに含む。実施形態において、前記第2消去禁止電圧は、前記消去禁止電圧より低いレベルを有する。実施形態において、前記第2消去禁止電圧は、前記第2ストリングの第2接地選択ラインに接続された第2接地選択トランジスタのしきい値電圧より高いレベルを有する。実施形態において、前記第2ストリングのストリング選択ラインに第3消去禁止電圧を印加することをさらに含む。本発明の実施形態による不揮発性メモリ装置は、ビットライン及び共通ソースライン間に接続される第1及び第2ストリングを含むメモリセルアレイと、前記第1及び第2ストリングに接続されたワードラインと選択ライン、そして前記共通ソースラインに電圧を印加する駆動機と、そして前記第1及び第2ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は前記第1ストリングの第1ワードライン及び前記第2ストリングの第2ワードラインに同じ電圧を印加し、そして前記第1ストリングの接地選択ライン及び前記第2ストリングの接地選択ラインに異なる電圧を印加するように構成される。本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、そして不揮発性メモリ装置を制御するコントローラを含み、前記不揮発性メモリ装置はビットライン及び共通ソースライン間に接続される第1及び第2ストリングを含むメモリセルアレイと、前記第1及び第2ストリングに接続されたワードラインと選択ライン、そして前記共通ソースラインに電圧を印加する駆動機と、そして前記第1及び第2ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は、前記第1ストリングの第1ワードライン及び前記第2ストリングの第2ワードラインに同じ電圧を印加し、そして前記第1ストリングの接地選択ライン及び前記第2ストリングの接地選択ラインに異なる電圧を印加するように構成される。本発明による不揮発性メモリ装置において、一つのビットラインに接続されたストリングの接地選択ラインに異なる電圧が印加される。本発明によると、選択ストリングが消去され、非選択ストリングは消去禁止される。従って、不揮発性メモリ装置の消去単位が減少されるので不揮発性メモリ装置の動作速度が向上される。以下に、本発明が属する技術分野から通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態を添付図面を参照して詳細に説明する。同じ構成要素には同じ参照番号を付与して説明する。図1は本発明の実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すると、本発明の実施形態による不揮発性メモリ装置100はメモリセルアレイ110、駆動機120、読み込み及び書き込み回路130、そして制御ロジック140を含む。メモリセルアレイ110はワードラインWLを通じて駆動機120に接続され、ビットラインBLを通じて読み込み及び書き込み回路130に接続される。メモリセルアレイ110は複数のメモリセルを含む。行方向に配列されるメモリセルはワードラインWLに接続される。列方向に配列されるメモリセルはビットラインBLに接続される。例示的に、メモリセルアレイ110はセル当たり一つ以上のビットを貯蔵することができるように構成される。メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは複数のメモリセルを含む。各メモリブロックBLKに複数のワードラインWL、複数の選択ラインSL、そして少なくとも一つの共通ソースラインCSLが構成される。駆動機120はワードラインWLを通じてメモリセルアレイ110に接続される。駆動機120は制御ロジック140の制御に応じて動作するように構成される。駆動機120は外部からアドレスADDRを受信する。駆動機120は受信されるアドレスADDRをデコードする。デコードされたアドレスを利用して、駆動機120はワードラインWLを選択する。駆動機120は選択及び非選択されたワードラインWLに電圧を印加するように構成される。例えば、プログラム動作、読み込み動作、又は消去動作の際に、駆動機120はプログラム動作と関連するプログラム動作電圧、読み込み動作と関連する読み込み動作電圧、又は消去動作と関連する消去動作電圧をワードラインWLに印加する。例えば、駆動機120はワードラインを選択及び駆動するワードライン駆動機121を含む。例示的に、駆動機120は選択ラインSLを選択及び駆動する。例えば、駆動機120はストリング選択ラインSSL及び接地選択ラインGSLをさらに選択及び駆動する。例えば、駆動機120は選択ラインを選択及び駆動する選択ライン駆動機123を備える。例示的に、駆動機120は共通ソースラインCSLを駆動する。例えば、駆動機120は共通ソースラインCSLを駆動する共通ソースライン駆動機125を備える。読み込み及び書き込み回路130はビットラインBLを通じてメモリセルアレイ110に接続される。読み込み及び書き込み回路130は制御ロジック140の制御に応じて動作する。読み込み及び書き込み回路130はビットラインBLを選択するように構成される。例示的に、読み込み及び書き込み回路130は外部からデータDATAを受信し、受信されたデータDATAをメモリセルアレイ110に書き込む。読み込み及び書き込み回路130はメモリセルアレイ110からデータDATAを読み込み、読み込まれたデータDATAを外部に伝送する。読み込み及び書き込み回路130はメモリセルアレイ110の第1貯蔵領域からデータを読み込み、読み込まれたデータをメモリセルアレイ110の第2貯蔵領域に書き込む。例えば、読み込み及び書き込み回路130はコピーバックcopy-back動作を行う。例示的に、読み込み及び書き込み回路130はページバッファ又はページレジスタ、列選択回路、データバッファ等の構成要素を含む。他の例として、読み込み及び書き込み回路130は感知増幅器、書き込みドライバ、列選択回路、データバッファ等の構成要素を含む。制御ロジック140は駆動機120、そして読み込み及び書き込み回路130に接続される。制御ロジック140は不揮発性メモリ装置100の全般的な動作を制御する。制御ロジック140は外部から伝送される制御信号CTRLに応じて動作する。図2は図1のメモリセルアレイ110を示すブロック図である。図2を参照すると、メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは3次元構造又は垂直構造を有する。例えば、各メモリブロックBLKは第1から第3方向に沿って延長される構造物を含む。例えば、各メモリブロックBLKは第2方向に沿って延長される複数のNANDストリングNSを含む。例えば、第1及び第3方向に沿って複数のNANDストリングNSが構成される。各NANDストリングNSはビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、ワードラインWL、そして共通ソースラインCSLに接続される。即ち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び複数の共通ソースラインCSLに接続される。メモリブロックBLK1~BLKzは図3を参照してさらに詳しく説明する。図3は図2のメモリブロックBLK1~BLKz中の一つであるBLKiの第1実施形態を示す斜視図である。図4は図3のメモリブロックBLKiのI-I′線による断面図である。図3及び図4を参照すると、メモリブロックBLKiは第1から第3方向に沿って延長される構造物を含む。先ず、基板111が構成される。例示的に、基板111は第1型不純物がドープされたシリコン物質を含む。例えば、基板111はp型不純物がドープされたシリコン物質を含む。例えば、基板111はp型ウェル例えば、ポケットpウェルである。ここでは基板111はp型シリコンであるものと仮定するが、基板111はp型シリコンに限定されない。基板111上に、第1方向に沿って延長された複数のドップ領域311~314が構成される。例えば、複数のドップ領域311~314は基板111と異なる第2型を有する。例えば、複数のドップ領域311~314はn型である。ここでは第1から第4ドップ領域311~314はn型であるものと仮定するが、第1から第4ドップ領域311~314はn型に限定されない。第1及び第2ドップ領域311、312間に対応する基板111上の領域において、第1方向に沿って延長される複数の絶縁物質層112が第2方向に沿って順に構成される。例えば、複数の絶縁物質層112及び基板111は第2方向に沿って予め設定された距離だけ離隔されて構成される。例えば、複数の絶縁物質層112はそれぞれ第2方向に沿って予め設定された距離だけ離隔されて構成される。例示的に、絶縁物質層112はシリコン酸化物SiliconOxideからなる。第1及び第2ドップ領域311、312間に対応する基板111上の領域において、第1方向に沿って順に配置され、第2方向に沿って絶縁物質層112を貫通する複数のピラー113が構成される。例示的に、複数のピラー113はそれぞれ絶縁物質層112を貫通して基板111と接続される。例示的に、各ピラー113は複数の物質から構成される。例えば、各ピラー113の表面層114は第1型にドープされたシリコン物質を含む。例えば、各ピラー113の表面層114は基板111と同じ型にドープされたシリコン物質を含む。ここでは各ピラー113の表面層114はp型シリコンを含むものと仮定するが、各ピラー113の表面層114はp型シリコンに限定されない。各ピラー113の内部層115は絶縁物質から構成される。例えば、各ピラー113の内部層115はシリコン酸化物SiliconOxideからなる。第1及び第2ドップ領域311、312間の領域において、絶縁物質層112、ピラー113、そして基板111の露出された表面に沿って絶縁膜116が形成される。例示的に、絶縁膜116の厚さは絶縁物質層112間の距離の1/2より小さい。即ち、絶縁物質層112中の第1絶縁物質の下面に構成される絶縁膜116、そして第1絶縁物質下部の第2絶縁物質の上面に構成される絶縁膜116間に、絶縁物質層112及び絶縁膜116以外の物質が配置される領域が構成される。第1及び第2ドップ領域311、312間の領域において、絶縁膜116の露出された表面上に導電物質層211、221、231、241、251、261、271、281、291以下、211~291が構成される。例えば、基板111に隣接する絶縁物質層112及び基板111間に第1方向に沿って延長される導電物質層211が構成される。さらに詳しくは、基板111に隣接する絶縁物質層112の下面の絶縁膜116及び基板111間に、第1方向に延長される導電物質層211が構成される。絶縁物質層112中の特定絶縁物質層の上面の絶縁膜116及び特定絶縁物質層の上部に配置された絶縁物質層の下面の絶縁膜116間に、第1方向に沿って延長される導電物質層が構成される。例示的に、絶縁物質層112間に、第1方向に延長される複数の導電物質層221~281が構成される。また、絶縁物質層112上の領域に第1方向に沿って延長される導電物質層291が構成される。例示的に、第1方向に延長された導電物質層211~291は金属物質からなる。例示的に、第1方向に延長された導電物質層211~291はポリシリコン等のような導電物質からなる。第2及び第3ドップ領域312、313間の領域には、第1及び第2ドップ領域311、312上の構造物と同じ構造物が構成される。例示的に、第2及び第3ドップ領域312、313間の領域には、第1方向に延長される複数の絶縁物質層112、第1方向に沿って順に配置され、第2方向に沿って複数の絶縁物質層112を貫通する複数のピラー113、複数の絶縁物質層112及び複数のピラー113の露出された表面に構成される絶縁膜116、そして第1方向に沿って延長される複数の導電物質層212、222、232、242、252、262、272、282、292以下、212~292が構成される。第3及び第4ドップ領域313、314間の領域には、第1及び第2ドップ領域311、312上の構造物と同じ構造物が構成される。例示的に、第3及び第4ドップ領域312、313間の領域には、第1方向に延長される複数の絶縁物質層112、第1方向に沿って順に配置され、第2方向に沿って複数の絶縁物質層112を貫通する複数のピラー113、複数の絶縁物質層112及び複数のピラー113の露出された表面に構成される絶縁膜116、そして第1方向に沿って延長される複数の導電物質層213、223、233、243、253、263、273、283、293以下、213~293が構成される。複数のピラー113上にドレイン320がそれぞれ構成される。例示的に、ドレイン320は第2型にドープされたシリコン物質からなる。例えば、ドレイン320はn型にドープされたシリコン物質からなる。ここではドレイン320はn型シリコンを含むものと仮定するが、ドレイン320はn型シリコンに限定されない。例示的に、各ドレイン320の幅は対応するピラー113の幅より大きい。例えば、各ドレイン320は対応するピラー113の上面にパッド形態に構成される。ドレイン320上に、第3方向に延長される導電物質層331~333が構成される。導電物質層331~333は第1方向に沿って順に配置される。導電物質層331~333はそれぞれ対応する領域のドレイン320と接続される。ドレイン320及び第3方向に延長された導電物質層333はそれぞれコンタクトプラグcontactplugを通じて接続される。例示的に、第3方向に延長される導電物質層331~333は金属物質からなる。例えば、第3方向に延長される導電物質層331~333はポリシリコン等のような導電物質からなる。図3及び図4において、各ピラー113は絶縁膜116に隣接した領域及び第1方向に沿って延長される複数の導体ライン211~291、212~292、213~293の中に隣接した領域とともにストリングを形成する。例えば、各ピラー113は絶縁膜116に隣接した領域及び第1方向に沿って延長される複数の導体ライン211~291、212~292、213~293の中に隣接した領域とともにNANDストリングNSを形成する。NANDストリングNSは複数のトランジスタの構造TSを含む。トランジスタの構造TSは図5を参照してさらに詳しく説明する。図5は図4のトランジスタの構造TSを示す断面図である。図3乃至図5を参照すると、絶縁膜116は少なくとも三つのサブ絶縁膜117、118、119を含む。例示的に、第1方向に延長された導電物質層233と隣接するサブ絶縁膜119とはシリコン酸化膜からなる。ピラー113に隣接するサブ絶縁膜117はシリコン酸化膜からなる。そして、シリコン酸化膜117、119間のサブ絶縁膜118はシリコン窒化膜からなる。即ち、絶縁膜116はONOOxide-Nitride-Oxideからなる。導電物質層233はゲート又は制御ゲートとして動作する。導電物質層233に隣接するシリコン酸化膜119はブロッキング絶縁膜として動作する。シリコン窒化膜118は電荷貯蔵膜として動作する。例えば、シリコン窒化膜118は電荷捕獲層として動作する。ピラー113に隣接するシリコン酸化膜117はトンネリング絶縁膜として動作する。ピラー113のp型シリコン114はボディbodyとして動作する。即ち、ゲート又は制御ゲート233、ブロッキング絶縁膜119、電荷貯蔵膜118、トンネリング絶縁膜117、及びボディ114はトランジスタ又はメモリセルトランジスタの構造を形成する。前記ピラー113のp型シリコン114は第2方向のボディと称する。メモリブロックBLKiは複数のピラー113を含む。即ち、メモリブロックBLKiは複数のNANDストリングNSを含む。さらに詳しくは、メモリブロックBLKiは第2方向又は基板と垂直方向に延長される複数のNANDストリングNSを含む。各NANDストリングNSは第2方向に沿って配置される複数のトランジスタの構造TSを含む。各NANDストリングNSの複数のトランジスタの構造TSの中の少なくとも一つはストリング選択トランジスタSSTとして動作する。各NANDストリングNSの複数のトランジスタの構造TSの中の少なくとも一つは接地選択トランジスタGSTとして動作する。ゲート等又は制御ゲート等は第1方向に延長された導電物質層211~291、212~292、213~293に対応する。即ち、ゲート等又は制御ゲート等は第1方向に延長されてワードライン、そして少なくとも二つの選択ライン例えば、少なくとも一つのストリング選択ラインSSL及び少なくとも一つの接地選択ラインGSLを形成する。第3方向に延長される導電物質層331~333はNANDストリングNSの一端に接続される。例示的に、第3方向に延長される導電物質層331~333はビットラインBLとして動作する。即ち、一つのメモリブロックBLKiにおいて、一つのビットラインBLに複数のNANDストリングNSが接続される。第1方向に延長された第2型ドップ領域311~314がNANDストリングの他端に構成される。第1方向に延長された第2型ドップ領域311~314は共通ソースラインCSLとして動作する。即ち、メモリブロックBLKiは基板111に垂直方向第2方向に延長された複数のNANDストリングNSを含み、一つのビットラインBLに複数のNANDストリングNSが接続されるNANDフラッシュメモリブロック例えば、電荷捕獲型として動作する。図3乃至図5において、第1方向に延長される導体ライン211~291、212~292、213~293はそれぞれ9個の層に構成されているが、これらは9個の層に限定されない。例えば、第1方向に延長される導体ラインは8個の層、16個の層等に構成しても良い。即ち、一つのNANDストリングにおいて、トランジスタは8個、16個等、複数個からなる。図3乃至図5において、一つのビットラインBLに三つのNANDストリングNSが接続されているが、これに限定されない。例示的に、メモリブロックBLKiにおいて、一つのビットラインBLにm個のNANDストリングNSが接続される。このとき、一つのビットラインBLに接続されるNANDストリングNSの数だけ、第1方向に延長される導電物質層211~291、212~292、213~293の数及び共通ソースライン311~314の数も調整される。図3乃至図5において、第1方向に延長された一つの導電物質層に三つのNANDストリングNSが接続されているが、第1方向に延長された一つの導電物質層に接続されるNANDストリングNSの数はこれに限定されない。例えば、第1方向に延長された一つの導電物質層に、n個のNANDストリングNSが接続される。このとき、第1方向に延長された一つの導電物質に接続されるNANDストリングNSの数だけ、ビットライン331~333の数も調整される。図6は図3乃至図5を参照して説明するメモリブロックBLKiの等価回路を示す回路図である。図3乃至図6を参照すると、第1ビットラインBL1及び共通ソースラインCSL間にNANDストリングNS11、NS21、NS31が構成される。第1ビットラインBL1は第3方向に延長された導電物質層331に対応する。第2ビットラインBL2及び共通ソースラインCSL間にNANDストリングNS12、NS22、NS32が構成される。第2ビットラインBL2は第3方向に延長された導電物質層332に対応する。第3ビットラインBL3及び共通ソースラインCSL間に、NANDストリングNS13、NS23、NS33が構成される。第3ビットラインBL3は第3方向に延長された導電物質層333に対応する。各NANDストリングNSのストリング選択トランジスタSSTは対応するビットラインBLと接続される。各NANDストリングNSの接地選択トランジスタGSTは共通ソースラインCSLと接続される。各NANDストリングNSのストリング選択トランジスタSST及び接地選択トランジスタGST間にメモリセルMCが構成される。以下に、行及び列単位でNANDストリングNSを定義する。一つのビットラインに共通に接続されたNANDストリングNSは一つの列を形成する。例えば、第1ビットラインBL1に接続されたNANDストリングNS11、NS12、NS31は第1列に対応する。第2ビットラインBL2に接続されたNANDストリングNS12、NS22、NS32は第2列に対応する。第3ビットラインBL3に接続されたNANDストリングNS13、NS23、NS33は第3列に対応する。一つのストリング選択ラインSSLに接続されるNANDストリングNSは一つの行を形成する。例えば、第1ストリング選択ラインSSL1に接続されたNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に接続されたNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に接続されたNANDストリングNS31~NS33は第3行を形成する。各NANDストリングNSにおいて、高さを定義する。例示的に、各NANDストリングNSにおいて、接地選択トランジスタGSTに隣接するメモリセルMC1の高さは1である。各NANDストリングNSにおいて、ストリング選択トランジスタSSTに隣接するほどメモリセルの高さは増加する。各NANDストリングNSにおいて、ストリング選択トランジスタSSTに隣接するメモリセルMC7の高さは7である。同じ行のNANDストリングNSはストリング選択ラインSSLを共有する。異なる行のNANDストリングNSは異なるストリング選択ラインSSLに接続される。同じ行のNANDストリングNSの同じ高さのメモリセルはワードラインを共有する。同じ高さで、異なる行のNANDストリングNSのワードラインWLは共通に接続される。例示的に、ワードラインWLは第1方向に延長される導電物質層211~291、212~292、213~293が構成される層と共通に接続される。例示的に、第1方向に延長される導電物質層211~291、212~292、213~293はコンタクトを通じて上部層と接続される。上部層から第1方向に延長される導電物質層211~291、212~292、213~293が共通に接続される。同じ行のNANDストリングNSは接地選択ラインGSLを共有する。異なる行のNANDストリングNSは異なる接地選択ラインGSLに接続される。共通ソースラインCSLはNANDストリングNSに共通に接続される。例えば、基板111上の活性領域で、第1から第4ドップ領域311~314が接続される。例えば、第1から第4ドップ領域311~314はコンタクトを通じて上部層と接続される。上部層で第1から第4ドップ領域311~314が共通に接続される。図6に図示されているように、同じ深さのワードラインWLは共通に接続される。従って、特定ワードラインWLが選択されるとき、特定ワードラインWLに接続された全てのNANDストリングNSが選択される。異なる行のNANDストリングNSは異なるストリング選択ラインSSLに接続されている。従って、ストリング選択ラインSSL1~SSL3を選択することによって、同じワードラインWLに接続されたNANDストリングNSの中の非選択行のNANDストリングNSがビットラインBL1~BL3から分離される。即ち、ストリング選択ラインSSL1~SSL3を選択することによって、NANDストリングNSの行が選択される。そして、ビットラインBL1~BL3を選択することによって、選択行のNANDストリングNSが列単位に選択される。図7は図3乃至図6を参照して説明するメモリブロックBLKiの一つのNANDストリングNSを示す断面図である。例示的に、第1行第2列のストリングNS12が図示されている。図6及び図7を参照して、NANDストリングNS12からチャンネルが形成される過程を説明する。例示的に、第1ワードラインWL1221、第2ワードラインWL2231、第3ワードラインWL3241、第6ワードラインWL6271、そして第7ワードラインWL7281に接地電圧Vssが印加される。このとき、第1乃至第3メモリセルMC1~MC3、そして第6及び第7メモリセルMC6、MC7に対応する第2型ボディ114の領域は第1型例えば、p型を維持する。例示的に、接地選択ラインGSL1211に第1電圧V1が印加される。第1電圧V1は接地選択トランジスタGSTのしきい値電圧より高いレベルの正電圧である。第1電圧V1によって、接地選択トランジスタGSTに対応する第2方向のボディ114の領域が第2型例えば、n型に反転されるN1参照。即ち、接地選択トランジスタGSTに対応する第2方向のボディ114にチャンネルN1が形成される。第1電圧V1のフリンジング電界fringingfieldの影響によって、接地選択トランジスタGSTのチャンネルN1は第2方向に沿って拡張される。例示的に、第1電圧V1のフリンジング電界の影響によって、接地選択トランジスタGSTのチャンネルN1は第1及び第2ドップ領域311、312と接続される。即ち、第1及び第2ドップ領域311、312及び接地選択トランジスタGSTのチャンネルN1は同じ型例えば、n型になる。従って、共通ソースラインCSL及び接地選択トランジスタGSTのチャンネルN1は電気的に接続される。例示的に、第4ワードラインWL4251に第2電圧V2が印加され、第5ワードラインWL5261に第3電圧V3が印加される。第2及び第3電圧V2、V3はそれぞれメモリセルMC4、MC5のしきい値電圧より高いレベルの正電圧である。第2及び第3電圧V2、V3によって、第4及び第5メモリセルMC4、MC5の第2方向のボディ114が反転される。即ち、第4及び第5メモリセルMC4、MC5にチャンネル等がそれぞれ形成される。第2及び第3電圧V2、V3のフリンジング電界等の影響によって、第4及び第5メモリセルMC4、MC5のチャンネル等は一つのチャンネルN2に接続される。例示的に、ストリング選択ラインSSL1291に第4電圧V4が印加される。第4電圧V4は正電圧である。第4電圧V4によって、ストリング選択トランジスタSSTの第2方向のボディ114が反転される。即ち、ストリング選択トランジスタSSTにチャンネルN3が形成される。第4電圧V4のフリンジング電界の影響によって、ストリング選択トランジスタSSTのチャンネルN3はドレイン320と接続される。従って、ストリング選択トランジスタSSTのチャンネルN3及びドレイン320は電気的に接続される。上述したように、接地選択ラインGSL211に接地選択トランジスタGSTのしきい値電圧より高いレベルの正電圧が印加されると、接地選択トランジスタGSTのチャンネルは共通ソースラインCSL311、312と電気的に接続される。ストリング選択ラインSSL291にストリング選択トランジスタGSTのしきい値電圧より高いレベルの正電圧が印加されると、ストリング選択トランジスタSSTのチャンネルはドレイン320と接続される。隣接するワードラインWLにメモリセルMC1~MC7のしきい値電圧より高いレベルの正電圧がそれぞれ印加されると、対応するメモリセルMCのチャンネルが電気的に接続される。また、接地選択トランジスタGSTのチャンネル及びメモリセルMC1~MC7のチャンネルがフリンジング電界の影響によって連結される。ストリング選択トランジスタSSTのチャンネル及びメモリセルMC1~MC7のチャンネルがフリンジング電界の影響によって連結される。従って、接地選択ラインGSL211、第1乃至第7ワードラインWL1~WL7221~281、及びストリング選択ラインSSL291にそれぞれ正電圧しきい値電圧より高いレベルの電圧が印加されると、ドレイン320、ストリング選択トランジスタSSTのチャンネル、メモリセルMC1~MC7のチャンネル、接地選択トランジスタGSTのチャンネル、及び共通ソースラインCSL311、312は電気的に接続される。即ち、NANDストリングNS12が選択される。例示的に、ストリング選択ラインSSL1291に接地電圧Vss又はストリング選択トランジスタSSTのしきい値電圧より低い電圧が印加されるとき、ストリング選択トランジスタSSTのチャンネル領域は反転されない。従って、ワードラインWL1~WL7221~281及び接地選択ラインGSL211に正電圧が印加されても、NANDストリングNS12はビットラインBL2、332と電気的に分離される。従って、NANDストリングNS12が非選択される。図8は図6のメモリブロックBLKiの消去単位EUを示す回路図である。図8を参照すると、メモリブロックBLKiのNANDストリングNSの行単位又は接地選択ラインGSL単位に消去動作が行われる。図9は図8のメモリブロックBLKiの消去動作の際の電圧条件を示す表である。図8及び図9を参照すると、消去動作の際にNANDストリングNSは選択ストリング等及び非選択ストリング等に分類される。選択ストリングは消去されるべきNANDストリングを示す。非選択ストリングは消去禁止されたNANDストリングを示す。例示的に、第1行のNANDストリングNS11~NS13が選択され、第2及び第3行のNANDストリングNS21~NS23、NS31~NS33が非選択されるものと仮定する。選択ストリングNS11~NS13のストリング選択ラインSSL1はフローティングされる。非選択ストリングNS21~NS23、NS31~NS33のストリング選択ラインSSL2、SSL3の電圧は接地電圧Vssから第2消去禁止電圧Vm2に制御される。選択及び非選択ストリングNS11~NS13、NS21~NS23、NS31~NS33のワードラインWL1~WL7に接地電圧Vssが印加される。選択ストリングNS11~NS13の接地選択ラインGSL1はフローティングされる。非選択ストリングNS21~NS23、NS31~NS33の接地選択ラインGSL2、GSL3の電圧は接地電圧Vssから第1消去禁止電圧Vm1に制御される。共通ソースラインCSLはフローティングされ、基板111に消去電圧Versが印加される。図10は図9の電圧条件による選択ストリングNS11~NS13の電圧変化を示すタイミング図である。図11は選択ストリングNS11~NS13の中のNS12の電圧変化による状態を示す断面図である。図10及び図11を参照すると、第1時間t1で、基板111に消去電圧Versが印加される。基板111及び第2方向のボディ114は同じ型例えば、p型にドープされたシリコン物質からなる。従って、消去電圧Versは第2方向のボディ114に印加される。ワードラインWL1~WL7221~281に接地電圧Vssが印加される。即ち、メモリセルMC1~MC7のゲート又は制御ゲートに接地電圧Vssが印加され、第2方向のボディ114に消去電圧Versが印加される。従って、Fowler-NordheimトンネリングによってメモリセルMC1~MC7が消去される。接地選択ラインGSL1211はフローティングされている。第2方向のボディ114の電圧が消去電圧Versに変化するとき、カップリングによって接地選択ラインGSL1211の電圧も変化する。例えば、接地選択ラインGSL1211の電圧は第1カップリング電圧Vc1に変化する。例示的に、第1カップリング電圧Vc1及び消去電圧Vers間の電圧の差は接地電圧Vss及び消去電圧Vers間の電圧の差より小さい。従って、接地選択トランジスタGSTからFowler-Nordheimトンネリングが発生されない。即ち、接地選択トランジスタGSTからは消去禁止される。同様に、ストリング選択ラインSSL1291の電圧は第2カップリング電圧Vc2に変化する。従って、ストリング選択トランジスタSSTからは消去禁止される。例示的に、第2方向のボディ114は第1型例えば、p型のシリコン物質からなり、ドレイン320は第2型例えば、n型のシリコン物質からなる。即ち、第2方向のボディ114及びドレイン320はPN接合を形成する。従って、第2方向のボディ114に印加された消去電圧Versはドレイン320を通じてビットラインBL2、332に印加される。図12は図9の電圧条件による非選択ストリングNS21~NS23、NS31~NS33の電圧変化を示すタイミング図である。図13は非選択ストリングNS21~NS23、NS31~NS33の中のNS22の電圧変化による状態を示す断面図である。図12及び図13を参照すると、第2時間t2で、接地選択ラインGSL2212に第1消去禁止電圧Vm1が印加される。例示的に、第1消去禁止電圧Vm1は接地選択トランジスタGSTのチャンネルを生成するように設定される。接地選択トランジスタGSTのチャンネルINVは第2方向のボディ114及び基板111を電気的に分離する。従って、第1時間t1で基板111に消去電圧Versが印加されても、消去電圧Versは第2方向のボディ114に印加されない。従って、ワードラインWL1~WL7に接地電圧Vssが印加されても、メモリセルMC1~MC7は消去されない。図10及び図11から分かるように、ビットラインBL2332に消去電圧Versが印加される。即ち、ビットラインBL2332に高電圧が印加される。ビットラインBL2332の高電圧はドレイン320に印加される。ストリング選択ラインSSL2292の電圧レベルが低いと、ストリング選択ラインSSL2292及びドレイン320間にゲート誘導ドレインリーク電流GIDL:GateInducedDrainLeakageが発生する。GIDLが発生されると、ホットホールhotholesが発生される。発生されたホットホールは第2方向のボディ114に注入される。即ち、ドレイン320及び第2方向のボディ114間に電流の流れが発生するので、ドレイン320の高電圧が第2方向のボディ114に印加される。第2方向のボディ114の電圧が上昇すると、メモリセルMC1~MC7が消去される。このような問題を防止するために、ストリング選択ラインSSL2292に第2消去禁止電圧Vm2が印加される。第2消去禁止電圧Vm2は正電圧である。第2消去禁止電圧Vm2はドレイン320及びストリング選択ラインSSL2292間のGIDLを防止することができるように設定される。例示的に、第2消去禁止電圧Vm2はストリング選択トランジスタSSTのしきい値電圧より低いレベルを有する。例示的に、第2消去禁止電圧Vm2はストリング選択トランジスタSSTのしきい値電圧より高いレベルを有する。例示的に、第2消去禁止電圧Vm2は第2時間t2でストリング選択ラインSSL1292に印加される。例示的に、第2消去禁止電圧Vm2は第1時間t1の前にストリング選択ラインSSL1292に印加される。図14は図6のメモリブロックBLKiの他の実施形態を示す回路図である。図6のメモリブロックBLKiと比較すると、メモリブロックBLKi_1の各NANDストリングNSにおいて、ワードラインWL1~WL6及び共通ソースラインCSL間に二つの接地選択ラインが構成される。例えば、第1行のNANDストリングNS11~NS13は接地選択ラインGSL11、GSL21に接続される。第2行のNANDストリングNS21~NS23は接地選択ラインGSL21、GSL22に接続される。第3行のNANDストリングNS31~NS33は接地選択ラインGSL31、GSL32に接続される。消去動作の際に、接地選択ラインGSL11、GSL21がフローティングされることを除けば、選択ストリングNS11~NS13の電圧条件は図9乃至図13を参照して説明した内容と同じである。図15は消去動作の際に、図14の非選択ストリングNS21~NS23、NS31~NS33の電圧変化を示すタイミング図である。図14及び図15を参照すると、接地選択ラインGSL12、GSL22、GSL13、GSL23の電圧変化を除けば、非選択ストリングNS21~NS23、NS31~NS33の電圧変化は図9乃至図13を参照して説明した内容と同じである。消去動作の際に、共通ソースラインCSLに隣接する接地選択ラインGSL12、GSL13に第3消去禁止電圧Vm3が印加され、ワードラインWL1~WL6に隣接する接地選択ラインGSL22、GSL23に第4消去電圧Vm4が印加される。例示的に、第3消去電圧Vm3は第4消去電圧Vm4より高いレベルを有する。例示的に、第3消去電圧Vm3は図9乃至図13を参照して説明した第1消去電圧Vm1より高いレベルを有する。即ち、図9乃至図13を参照して説明した基板111及び接地選択ラインGSLの電圧の差より、共通ソースラインCSLに隣接する接地選択ラインGSL12、GSL13及び基板111間の電圧の差が小さい。従って、共通ソースラインCSLに隣接する接地選択ラインGSL12、GSL13及び基板111間の電圧の差によるGIDLが減少する。図14及び図15において、各NANDストリングNSは二つの接地選択ラインGSLが構成されている。しかし、実際には各NANDストリングNSにおいて、共通ソースラインCSLに隣接する一つの接地選択ラインGSL、そして接地選択ラインGSLに隣接する一つのダミーワードラインが構成される。図16は図6のメモリブロックBLKiの他の実施形態を示す回路図である。図14のメモリブロックBLKi_1と比較すると、図16のメモリブロックBLKi_2の各NANDストリングNSにおいて、ワードラインWL1~WL6及びビットラインBL間に二つのストリング選択ラインが構成される。図14及び図15の非選択ストリングNS21~NS23、NS31~NS33の接地選択ラインGSL12、GSL22、GSL13、GSL23を参照して説明したように、非選択ストリングNS21~NS23、NS31~NS33のストリング選択ラインSSL12、SSL22、SSL13、SSL23に異なる電圧が供給されても良い。例えば、各非選択NANDストリングNSから、ビットラインBLに隣接するストリング選択ラインSSL12、SSL13に第1ストリング電圧が印加され、ワードラインWLに隣接するストリング選択ラインSSL22、SSL23に第1ストリング電圧より低いレベルの電圧が印加される。例示的に、第1及び第2ストリング電圧のレベルはビットラインBL又はドレイン320と第2方向のボディ114との間のGIDLを防止するように設定される。図14及び図15を参照して説明したように、各NANDストリングNSに一つのストリング選択ラインSSL及びストリング選択ラインSSLに隣接するダミーワードラインが構成される。図17は図6のメモリブロックBLKiの他の実施形態を示す回路図である。図16のメモリブロックBLKi_2と比較すると、メモリブロックBLKi_3の各NANDストリングNSにおいて、ストリング選択ラインSSLは電気的に接続される。図9乃至図17には、各NANDストリングに一つ又は二つのストリング選択ラインSSLと一つ又は二つの接地選択ラインGSLが構成されるメモリブロックBLKi、BLKi_1~BLKi_3が図示されている。しかし、各NANDストリングNSに三つ以上のストリング選択ライン又は接地選択ラインが構成されても良い。また、各NANDストリングNSにおいて、少なくとも二つのストリング選択ラインSSLが電気的に接続されるものと同様に、各NANDストリングNSにおいて、少なくとも二つの接地選択ラインGSLが電気的に接続されるように構成してもよい。例示的に、各NANDストリングNSに少なくとも二つの接地選択ラインGSLが構成される。各NANDストリングNSに一つの接地選択ラインGSL及び接地選択ラインGSLに隣接する少なくとも一つのダミーワードラインが構成される。各NANDストリングNSに少なくとも一つの接地選択ラインGSL及び少なくとも一つのダミーワードラインが構成される。少なくとも二つのストリング選択ラインSSL又は少なくとも二つのダミーワードラインは互いに電気的に接続される。また、各NANDストリングNSに少なくとも二つのストリング選択ラインSSLが構成される。各NANDストリングNSに一つのストリング選択ラインSSL及び少なくとも一つのダミーワードラインが構成される。各NANDストリングNSに少なくとも一つのストリング選択ラインSSL及び少なくとも一つのダミーワードラインが構成される。少なくとも二つの接地選択ラインGSL及び少なくとも二つのダミーワードラインは電気的に接続される。図18は図3のメモリブロックBLKiの他の実施形態を示すブロック図である。図3のメモリブロックBLKiと比較すると、メモリブロックBLKi′において、ピラー113′は四角柱の形態からなる。また、第1方向に沿って配置されたピラー113′間に、絶縁物質120が構成される。例示的に、絶縁物質120は第2方向に沿って延長されて基板111に連結される。また、絶縁物質120はピラー113′が形成される領域を除いた領域から第1方向に沿って延長される。即ち、図3を参照して説明した第1方向に沿って延長される導電物質層211~291、212~292、213~293は絶縁物質120によってそれぞれ二つの部分211a~291a、211b~291b、212a~292a、212b~292b、213a~293a、213b~293bに分離される。即ち、分離された導電物質の部分211a~291a、211b~291b、212a~292a、212b~292b、213a~293a、213b~293bは電気的に絶縁される。第1及び第2ドップ領域311、312上の領域から、各ピラー113′は第1方向に延長される導電物質の一部分211a~291a及び絶縁膜116によって一つのNANDストリングNSを形成して、第1方向に延長される導電物質の一部分211b~291b及び絶縁膜116によって異なる一つのNANDストリングNSを形成する。第2及び第3ドップ領域312、313上の領域から、各ピラー113′は第1方向に延長される導電物質の一部分212a~292a及び絶縁膜116によって一つのNANDストリングNSを形成して、第1方向に延長される導電物質の他の部分212b~292b及び絶縁膜116によって異なる一つのNANDストリングNSを形成する。第3及び第4ドップ領域313、314上の領域から、各ピラー113′は第1方向に延長される導電物質の一部分213a~293a及び絶縁膜116によって一つのNANDストリングNSを形成して、第1方向に延長される導電物質の他の部分213b~293b及び絶縁膜116によって異なる一つのNANDストリングNSを形成する。即ち、絶縁膜120を利用して各ピラー113′の両側面に構成される第1方向に延長される導電物質層211a~291a、211b~291bを電気的に絶縁することによって、各ピラー113′は二つのNANDストリングNSを形成する。図5乃至図17を参照して説明したように、消去動作の際に、非選択NANDストリングNSの接地選択ラインGSLに供給される電圧を制御することによって、メモリブロックBLKi′からNANDストリングNSの行単位に消去動作が行われる。また、図5乃至図7を参照して説明したように、消去動作の際、非選択NANDストリングNSのストリング選択ラインSSLに供給される電圧を制御することによって、ビットラインBL又はドレイン320とストリング選択トランジスタSSTとの間のGIDLが防止される。図5乃至図17を参照して説明したように、各NANDストリングNSに少なくとも一つのストリング選択ラインSSL、少なくとも一つの接地選択ラインGSLが構成される。また、図5乃至図17を参照して説明したように、各NANDストリングNSに二つ以上の選択ラインが構成されると、選択ラインに供給される電圧のレベルは異なるように制御することができる。図19は図2のメモリブロックBLK1~BLKz中の一つであるBLKjの第2実施形態を示す斜視図である。図20は図19のメモリブロックのXX-XX′線による断面図である。図19及び図20を参照すると、基板111上の第2型ウェル315がピラー113の下部にプレートの形態に構成されることを除けば、メモリブロックBLKjは図4乃至図17を参照して説明したものと同様に構成される。従って、メモリブロックBLKjの等価回路も図4乃至図17を参照して説明したものと同様に示される。続いて、図8の回路図を参照して、図19及び図20のメモリブロックBLKjの消去動作を説明する。図21は図19及び図20のメモリブロックBLKjの消去動作の際の電圧条件を示す表である。図8及び図19乃至図21を参照すると、第1行のNANDストリングNS11~NS13が選択され、第2及び第3行のNANDストリングNS21~NS23、NS31~NS33が非選択されるものと仮定する。選択ストリングNS11~NS13のストリング選択ラインSSL1はフローティングされる。非選択ストリングNS21~NS23、NS31~NS33のストリング選択ラインSSL2、SSL3の電圧は接地電圧Vssから第6消去禁止電圧Vm6に制御される。選択及び非選択ストリングNS11~NS13、NS21~NS23、NS31~NS33のワードラインWL1~WL7はフローティング状態から接地電圧Vssに制御される。選択ストリングNS11~NS13の接地選択ラインGSL1は接地電圧Vssからフローティング状態に制御される。非選択ストリングNS21~NS23、NS31~NS33の接地選択ラインGSL2、GSL3は接地電圧Vssから第5消去禁止電圧Vm5に制御される。共通ソースラインCSLはフローティングされる。基板111の電圧はフリー電圧Vpreから消去電圧Versに制御される。図22は図21の電圧条件による選択ストリングNS11~NS13の電圧変化を示すタイミング図である。図23は選択ストリングNS11~NS13の中のNS12の電圧変化による状態を示す断面図である。図21及び図22を参照すると、第3時間t3で、基板111にフリー電圧Vpreが印加される。基板111は第1型例えば、p型にドープされ、共通ソースラインCSL315は第2型例えば、n型にドープされている。即ち、基板111及び共通ソースラインCSL315はPN接合を形成する。従って、基板111に印加されるフリー電圧Vpreは共通ソースラインCSL315に供給される。共通ソースラインCSL315にフリー電圧Vpreが印加され、接地選択ラインGSL1211に接地電圧Vssが印加される。共通ソースラインCSL315及び接地選択ラインGSL1211間の電圧の差によって、ホットホールhotholesが発生する。発生されたホットホールはチャンネル領域114に伝達される。即ち、共通ソースラインCSLからチャンネル領域114に電流の流れが発生する。従って、チャンネル領域114の電圧は上昇する。チャンネル領域114の電圧が上昇することによって、カップリングが発生する。カップリングの影響によって、フローティング状態であるワードラインWL1~WL7221~281及びストリング選択ラインSSL1291の電圧が上昇する。第4時間t4で、接地選択ラインGSL1211がフローティングされ、基板111に消去電圧Versが印加される。基板111に印加される消去電圧Versは共通ソースラインCSL315に印加される。共通ソースラインCSL315の電圧が上昇するので、共通ソースラインCSL315及び接地選択ラインGSL1211間の電圧の差は増加する。従って、共通ソースラインCSL315及び接地選択ラインGSL1211間にホットホールが持続的に生成される。生成されたホットホールはチャンネル領域114に流入される。従って、チャンネル領域114の電圧が上昇する。接地選択ラインGSL1211がフローティングされているので、接地選択ラインGSL1211もカップリングの影響を受ける。例示的に、接地選択ラインGSL1は共通ソースラインCSL315及びチャンネル領域114からカップリングの影響を受ける。従って、接地選択ラインGSL1211の電圧が上昇する。第5時間t5で、ワードラインWL1~WL7221~281に接地電圧Vssが印加される。このとき、チャンネル領域114の電圧は第4電圧V4に上昇される。ワードラインWL1~WL7221~281及びチャンネル領域114の電圧の差によって、Fowler-Nordheimトンネリングが発生する。即ち、メモリセルMC1~MC7が消去される。カップリングによって、接地選択ラインGSL1211の電圧は第3カップリング電圧Vc3に上昇される。例示的に、第3カップリング電圧Vc3及び第4電圧V4の電圧の差はFowler-Nordheimトンネリングを誘発しない。従って、接地選択トランジスタGSTからは消去禁止される。カップリングによって、ストリング選択ラインSSL1291の電圧は第4カップリング電圧Vc4に上昇される。例示的に、第4カップリング電圧Vc4及び第4電圧V4の電圧の差はFowler-Nordheimトンネリングを誘発しない。従って、ストリング選択トランジスタSSTからは消去禁止される。図24は図21の電圧条件による非選択ストリングNS21~NS23、NS31~NS33の電圧変化を示すタイミング図である。図25は非選択ストリングNS21~NS23、NS31~NS33の中のNS22の電圧変化による状態を示す断面図である。図8、図24及び図25を参照すると、第4時間t4で接地選択ラインGSL2212に第5消去禁止電圧Vm5が印加される。例示的に、第5消去禁止電圧Vm5は共通ソースラインCSL及び接地選択ラインGSL2212間の電圧の差によるホットホールの生成を防止するように設定される。ホットホールの生成が防止されると、チャンネル領域114の電圧は変わらない。例えば、チャンネル領域114の電圧は接地電圧Vssを維持する。また、図4乃至図17を参照して説明したように、ドレイン320及びストリング選択ラインSSL2292間の電圧の差によるGIDLを防止するために、ストリング選択ラインSSL292に第6消去禁止電圧Vm6が印加される。例示的に、第6消去禁止電圧Vm6は第4時間t4で、第5時間t5の前、又は第6時間t6の前に印加される。図19乃至図24において、非選択ストリングNS21~NS23、NS31~NS33の接地選択ラインGSL2、GSL3に第5消去禁止電圧Vm5が印加される。しかし、接地選択ラインGSL2、GSL3に印加される第5消去禁止電圧Vm5のレベルは変化することもできる。例えば、共通ソースラインCSLのフリー電圧Vpreに対応して、第5消去禁止電圧Vm5は第1レベルを有する。第5消去禁止電圧Vm5の第1レベルはフリー電圧Vpre及び第5消去禁止電圧Vm5の第1レベルの差によってホットホールが生成されることを防止するように設定される。例えば、共通ソースラインCSLに消去電圧Versに対応して、第5消去禁止電圧Vm5は第2レベルを有する。第5消去禁止電圧Vm5の第2レベルは消去電圧Vers及び第5消去禁止電圧Vm5の第2レベルの差によってホットホールが生成されることを防止するように設定される。図4乃至図17を参照して説明したように、各NANDストリングNSに少なくとも二つの接地選択ラインGSLが構成される。各NANDストリングNSに一つの接地選択ラインGSL及び接地選択ラインGSLに隣接する少なくとも一つのダミーワードラインが構成される。各NANDストリングNSに少なくとも一つの接地選択ラインGSL及び少なくとも一つのダミーワードラインが構成される。少なくとも二つのストリング選択ラインSSL又は少なくとも二つのダミーワードラインは電気的に接続される。また、各NANDストリングNSに少なくとも二つのストリング選択ラインSSLが構成される。各NANDストリングNSに一つのストリング選択ラインSSL及び少なくとも一つのダミーワードラインが構成される。各NANDストリングNSに少なくとも一つのストリング選択ラインSSL及び少なくとも一つのダミーワードラインが構成される。少なくとも二つの接地選択ラインGSL及び少なくとも二つのダミーワードラインは電気的に接続される。各NANDストリングNSに二つ以上のストリング選択ラインSSLが構成されると、ストリング選択ラインSSLに印加される電圧のレベルは異なるように調整される。また、各NANDストリングNSに二つ以上の接地選択ラインGSLが構成されると、接地選択ラインGSLに印加される電圧のレベルは異なるように調整される。図26は図2のメモリブロックBLK1~BLKiの中の一つであるBLKpの第3実施形態を示す斜視図である。図27は図26のメモリブロックBLKpのXXVII-XXVII′線による断面図である。図26及び図27を参照すると、ワードライン221′~281′はプレートの形態で構成される。そして、絶縁膜116′はピラー113′の表面層116′に構成される。ピラー113′の中間層114′はp型シリコンを含む。ピラー113′の中間層114′は第2方向のボディ114′として動作する。ピラー113′の内部層115′は絶縁物質を含む。メモリブロックBLKpの消去動作は図19乃至図24を参照して説明したメモリブロックBLKjの消去動作と同様に行なわれる。従って、メモリブロックBLKpの詳細な説明は省略する。上述したように、一つのビットラインBLに接続された複数のNANDストリングNSの接地選択ラインをそれぞれ異なるようにバイアスすることによって、一つのビットラインBLに接続された複数のNANDストリングNSが独自に消去される。従って、不揮発性メモリ装置100の消去動作の単位が減少する。不揮発性メモリ装置100の消去動作の単位が減少すると、マージmerge、ガベージコレクションgarbagecollection等のようなバックグラウンドbackground動作の実行時間が節約される。従って、不揮発性メモリ装置100の動作速度が向上される。また、消去動作の単位が減少すると、特定消去単位が無効化処理されるとき、無効化される貯蔵容量が減少される。従って、不揮発性メモリ装置100の貯蔵容量の活用度が向上される。図28は図1の不揮発性メモリ装置100を含むメモリシステム1000を示すブロック図である。図28を参照すると、メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む。不揮発性メモリ装置1100は図1乃至図27を参照して説明したものと同様に構成され、動作する。コントローラ1200はホストHost及び不揮発性メモリ装置1100に接続される。ホストからの要求に応じて、コントローラ1200は不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読み込み、書き込み、消去、そしてバックグラウンドbackground動作を制御するように構成される。コントローラ1200は不揮発性メモリ装置1100及びホストHostの間にインタフェースを提供するように構成される。コントローラ1200は不揮発性メモリ装置1100を制御するためのファームウェアfirmwareを駆動するように構成される。図1のように、コントローラ1200は不揮発性メモリ装置1100に制御信号CTRL及びアドレスADDRを提供するように構成される。そして、コントローラ1200は不揮発性メモリ装置1100とデータDATAをやりとりするように構成される。例えば、コントローラ1200はRAMRandomAccessMemory、プロセシングユニットprocessingunit、ホストインタフェースhostinterface、そしてメモリインタフェースmemoryinterfaceのような構成要素等をさらに含む。RAMはプロセシングユニットの動作メモリ、不揮発性メモリ装置1100及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置1100及びホストの間のバッファメモリとして利用される。プロセシングユニットはコントローラ1200の全般的な動作を制御する。ホストインタフェースはホスト及びコントローラ1200の間のデータ交換を行なうためのプロトコルを含む。コントローラ1200はUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そしてIDEIntegratedDriveElectronicsプロトコル等のようなさまざまなインタフェースプロトコルを通じて外部ホストと通信できるように構成される。メモリインタフェースは不揮発性メモリ装置1100とインタフェースする。例えば、メモリインタフェースはNANDインタフェース又はNORインタフェースを含む。メモリシステム1000は誤り訂正ブロックをさらに構成しても良い。誤り訂正ブロックは誤り訂正コードECCを利用して不揮発性メモリ装置1100から読み込まれたデータの誤りを検出し、訂正する。例えば、誤り訂正ブロックはコントローラ1200の構成要素として提供される。また、誤り訂正ブロックは不揮発性メモリ装置1100の構成要素として提供される。コントローラ1200及び不揮発性メモリ装置1100は一つの半導体装置に集積される。例えば、コントローラ1200及び不揮発性メモリ装置1100は一つの半導体装置に集積されて、メモリカードを構成する。また、コントローラ1200及び不揮発性メモリ装置1100は一つの半導体装置に集積されてPCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標カードCF、スマートメディアカードSM、SMC、メモリスティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルフラッシュ記憶装置UFS等のようなメモリカードを構成する。コントローラ1200及び不揮発性メモリ装置1100は一つの半導体装置に集積されて半導体ドライブSSD、SolidStateDriveを構成する。半導体ドライブSSDは半導体メモリにデータを貯蔵する貯蔵装置を含む。メモリシステム1000が半導体ドライブSSDとして利用される場合、メモリシステム1000に接続されるホストHostの動作速度は画期的に改善される。他の例として、メモリシステム1000はコンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、デジタル音声録音機digitalaudiorecorder、デジタル音声再生機digitalaudioplayer、デジタル映像録画機digitalpicturerecorder、デジタル映像再生機digitalpictureplayer、デジタル動画録画機digitalvideorecorder、デジタル動画再生機digitalvideoplayer、情報を無線環境から送受信できる装置、ホームネットワークを構成する様々な電子装置、コンピュータネットワークを構成する様々な電子装置、テレマティクスネットワークを構成する様々な電子装置、RFID装置、又はコンピューティングシステムを構成する様々な電子装置に提供される。不揮発性メモリ装置1100又はメモリシステム1000は様々な形態のパッケージとして実装される。例えば、不揮発性メモリ装置1100又はメモリシステム1000はPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のような方式にパッケージ化されて実装される。図29は図28のメモリシステム1000の応用例を示すブロック図である。図29を参照すると、メモリシステム2000は不揮発性メモリ装置2100及びコントローラ2200を含む。不揮発性メモリ装置2100は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは一つの共通チャンネルを通じてコントローラ2200と通信できるように構成される。図29において、複数の不揮発性メモリチップは第1乃至第kチャンネルCH1~CHkを通じてコントローラ2200と通信できる。各不揮発性メモリチップは図1乃至図27を参照して説明した不揮発性メモリ装置100と同様に構成される。図29において、一つのチャンネルには複数の不揮発性メモリチップが接続されている。しかし、一つのチャンネルには一つの不揮発性メモリチップが接続されるようにメモリシステム2000が構成されても良い。図30は図29のメモリシステム2000を含むコンピューティングシステム3000を示すブロック図である。図30を参照すると、コンピューティングシステム3000は中央処理装置CPU3100、RAMRandomAccessMemory3200、ユーザーインタフェース3300、電源3400、そしてメモリシステム2000を含む。メモリシステム2000はシステムバス3500を通じて、中央処理装置3100、RAM3200、ユーザーインタフェース3300、そして電源3400に電気的に接続される。ユーザーインタフェース3300を通じて伝送され、中央処理装置3100によって処理されたデータは、メモリシステム2000に貯蔵される。図30において、不揮発性メモリ装置2100はコントローラ2200を通じてシステムバス3500に接続されている。しかし、不揮発性メモリ装置2100はシステムバス3500に直接接続されても良い。また、図30に図示されているメモリシステム2000は図28のメモリシステム1000に構成しても良い。例示的に、コンピューティングシステム3000は図28及び図29のメモリシステム1000、2000を含むように構成しても良い。上述した本発明の実施形態は、本発明の範囲と技術的思想から外れない限度内で様々に変形可能である。従って、本発明の範囲は実施形態に限らず、後述する特許請求範囲及び均等技術によって決められるべきである。