"少なくともデータ信号と該データ信号に同期したクロック信号とを高周波信号としてLVDSラインにより外部からシリアル受信し、前記高周波信号により複数の記録素子を駆動して記録動作を行うヘッド基板であって、前記データ信号を受信する2つの入力端子の近傍に備えられた第1のLVDSレシーバと、前記クロック信号を受信する2つの入力端子の近傍に備えられた第2のLVDSレシーバと、前記第2のLVDSレシーバで受信し復調したクロック信号を分周して低い周波数の内部クロック信号を生成するクロック生成部と、前記第1のLVDSレシーバで受信し復調したデータ信号を、前記内部クロック信号に従って入力してシフト処理を行うシフトレジスタと、前記シフトレジスタに保持されたデータ信号をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータ信号に従って前記複数の記録素子を駆動する駆動回路とを有することを特徴とするヘッド基板。前記データ信号は前記複数の記録素子を駆動するための記録データ信号と前記複数の記録素子を時分割駆動するための分割駆動信号とを含み、前記シフトレジスタは、前記記録データ信号を保持するためのシフトレジスタと、前記分割駆動信号を保持するためのシフトレジスタとを含み、前記ラッチ回路は、前記記録データ信号を保持するためのラッチ回路と、前記分割駆動信号を保持するためのラッチ回路とを含むことを特徴とする請求項1に記載のヘッド基板。前記クロック生成部は、前記第2のLVDSレシーバで受信したクロック信号の周波数を半分以下の周波数まで落とした内部クロック信号を生成することを請求項1又は2に記載のヘッド基板。外部から供給されるインクを前記複数の記録素子に供給するインク供給口をさらに備えることを特徴とする請求項1乃至3のいずれか1項に記載のヘッド基板。請求項4に記載のヘッド基板を用いたインクジェット記録ヘッド。請求項4に記載のヘッド基板を複数、備えたインクジェット記録ヘッド。前記複数のヘッド基板に記録データ信号やクロック信号を供給するヘッドコントローラをさらに有することを特徴とする請求項6に記載のインクジェット記録ヘッド。前記ヘッドコントローラは、少なくともデータ信号と該データ信号に同期したクロック信号とを高周波信号としてLVDSラインにより外部からシリアル受信して、受信した高周波信号を復調する第3のLVDSレシーバをさらに備えること特徴とする請求項7に記載のインクジェット記録ヘッド。請求項5乃至8のいずれか1項に記載のインクジェット記録ヘッドを用いた記録装置。以上のような問題や要求に対処するため、記録ヘッド内部に、ヘッド温度を検出する手段、駆動方法を外部入力信号で任意に変更できる手段、製造ばらつきによる記録ヘッド較差を検知できる手段を具備したものがある。そして、それらの情報を必要に応じて取り出して制御することが提案されている例えば、特許文献1参照。また、記録素子群を所定個の記録素子からなる複数のブロックに分けて、このブロック毎に時分割駆動する回路構成が実用化されている。このようにヘッドユニット周辺の制御は、記録装置の高機能化に伴い、様々な制御方法が採用され、処理体系が煩雑化してきているのが現状である。また、上記のような記録ヘッドを用いた記録装置においては、記録の高速化や記録密度の高精細化のために、記録ヘッド内に設けられる記録素子数が増大する傾向にある。このため、前述の時分割駆動のブロック数が増加し、デコーダ回路等を用いても制御信号線の数は増加してしまう。例えば、論理レベルが5V、或いは、3.3Vのクロック信号を数10MHzで転送すると、その放射ノイズが周辺機器へ及ぼす影響、記録装置の制御信号ラインに与える影響は大きくなる。更に記録装置は、記録素子に通電する大電流を高速スイッチングしなければならない。機能素子によるスイッチングノイズ誘導起電力は、電源端子から論理レベルを超えて発生し、付近の論理信号系列配線に影響を及ぼす。これは、画像データやクロック信号をはじめ、制御データライン等にも論理回路の誤動作による異常記録という形で顕在化し、記録装置の構成上問題となっていた。このようなノイズが発生した場合の対策を講じる構成として、できる限り論理回路の接地端子と電源ラインの接地端子を分離し、記録装置の電源供給末端部で短絡させる等の方法がある。しかしながら、記録装置の小型化も相まって飛び込みノイズの影響が多くなってきた。記録ヘッドを搭載するキャリッジは、記録装置内でキャリッジモータにより高速移動し、その移動とともにキャリッジと記録装置本体とを接続するフレキシブルケーブルの配線基板の形状の変化で飛び込むノイズレベルも変化する。画像品質や機能が向上すればするほど、このような記録ヘッドの構成やその周辺装置の制御が複雑化する。記録装置本体の制御部はノイズによる誤動作対策等、その制御も煩雑になってくるため、その記録ヘッドを搭載する記録装置本体の制御部には大きな負荷が生じてくる。例えば、記録ヘッドの動作モードに含わせて駆動パターンを変化させる等の制御シーケンスの管理/実行を行う必要がある。記録ヘッドの製造ばらつきやロット差が大きい場合には、その記録状態の差が顕著に画像に反映されてくる場合もあるのでこれらを管理して較正することが必要になる。更に、記録ヘッドの機種判別や駆動状況を逐次モニタするなど、記録装置と記録ヘッドとの間で常にデータ通信を行うことも必要になってくる。このような制御データラインに飛び込むノイズは、記録装置にとって致命的な誤動作要因となっている。更に、記録装置全体が放射するノイズにより、周辺機器に影響を与えるという相互的なEMI電磁妨害対策が必要である。上記の問題に対処するために、特許文献2に記載のような各端子差動の2入力端子を設ける方法がある。この場合、コモンモードの飛び込みノイズは相殺される。この方法によれば、記録装置本体部、キャリッジまたは記録ヘッド内の論理回路の制御論理レベルと同等な信号レベルで、2端子の伝送ラインを通過させることになる。この場合、伝送ラインのインダクタンス、インピーダンスによる信号波形の劣化によりデータレートが低くなることが避けられない。このことで、高周波転送によるEMIの影響が大きくなる等、記録装置だけでなくその周辺機器をも誤動作させる放射ノイズが発生するという問題が生じてしまう。この点を鑑みて、特許文献3、特許文献4では低電圧差動伝送LVDSラインを用いた記録装置の構成が開示されている。LVDS技術に順ずる方法はEMI対策としての観点から有効である方法といえる。さて、この技術を、記録ヘッドと記録装置との間の転送に用いた場合における、一般的な構成は次のようなものである。図9は従来のLVDS技術を用いたヘッド基板び回路構成図である。このヘッド基板はインクジェット記録ヘッドに組み込まれて使用され、その記録ヘッドには記録装置から制御信号やデータ信号がLVDSラインにより転送される。図9に示すヘッド基板1は、2つの矩形状のインク供給口17を挟んでその長辺に沿った両側に複数の記録素子ヒータ16を640個つづ列状に配置している。インク供給口17は半導体基板を貫通して開口している。さらに、これら640個の記録素子に沿って、これらの記録素子を駆動する駆動回路15が設けられる。またさらに、駆動回路15に対して駆動信号を入力する640個のAND回路14が設けられる。各駆動回路には記録データ信号1ビット分に対応した駆動信号が入力されるので、駆動回路15は640ビットドライバとも言われる。また、ヘッド基板には2つのLVDSレシーバ2-a、2-bが備えられ、これらLVDSレシーバからの出力は4ビットシフトレジスタ4に入力され、その一部の信号が4ビットラッチ回路6を経て、4→16デコーダ11に入力される。4→16デコーダ11では、記録素子を時分割駆動するための分割駆動信号が生成され、AND回路14の一方の端子に入力される。残りの信号は160ビットシフトレジスタ6、160ビットラッチ回路7を経て、AND回路14のもう一方の端子に入力される。なお、AND回路14には、反転バッファ回路12、13のいずれかから入力されたヒートイネーブル信号が入力される。さて、図9から分かるように、ヘッド基板1にはLVDSレシーバ2-aに入力されるDATA、DATA-と、LVDSレシーバ2-bに入力されるCLK、CLK-に示される二系統のLVDSラインが存在する。記録データ信号をラッチ回路6、7に保持するラッチ信号を入力する端子LT、記録装置本体側から記録素子16を同一列内の奇数、偶数位置を別々に駆動するヒートイネーブル信号を入力する2つの端子HE1、HE2がある。以上の構成は高周波データ転送が必要な端子に対してLVDSを適用したものであり、LVDSを採用したヘッド基板の典型的な構成ともいえる。図10は、図9に示したヘッド基板を駆動するための各信号のタイミングチャートである。記録データ信号DATAとクロック信号CLKにLVDSを適用した構成では、記録装置本体側からLVDSドライバにより伝送された記録データやクロック信号等をヘッド基板のLVDSレシーバで受信する。この信号は各々ヘッド制御部に入力され、ヘッド基板の駆動制御を行う。この構成は高周波データ転送がなされる伝送経路において、EMI対策として効果的な構成である。即ち、LVDSライン内、および他の通信ラインに及ぼすノイズ等に起因する記録ヘッド、記録装置のトラブルを低減する効果がある。この構成を記録装置に適用する際の課題は、記録装置本体部から記録ヘッドに対して送信されるLVDS信号の速度である。LVDS信号はシングルエンド信号に比べて10倍以上高速でデータ転送できる特徴がある。記録ヘッド内部に用いられる半導体基板ヘッド基板は数10V程度の高耐圧なスイッチング素子が記録素子数に相当する分配置されている。これらの高耐圧なスイッチング素子の最大応答周波数は10数MHz程度である。従来の記録ヘッドを製造する半導体プロセスでは、数100MHzでも対応可能なLVDSレシーバのような高速対応が十分なされていない。このため、記録データ、クロック信号の転送速度は依然として10数MHz程度に留まり、実質的な高周波対応は進んでいない。従って、高速に記録データやクロック信号を転送すると半導体特性上、内部のシフトレジスタのデータシフトがクロック信号波形のなまり等によりうまく動作せず、LVDSの十分な性能を発揮できないという問題があった。更にこの種のヘッド基板では高周波ノイズや記録素子への通電により、回路動作の信頼性を低下させるノイズが発生するという問題もある。コモンモードでない飛び込みノイズにはLVDS信号であっても充分に注意する必要があった。また更に、ヘッド基板をサーマルヘッドやサーマルインクジェット記録ヘッドに使用する場合、記録素子の発熱による温度変分があり、温度変化に対応する信頼性が求められている。記録データ信号DATAのクロック信号CLKに対するセットアップ、ホールドタイムが、高周波データ転送で短くなっている状況で、温度の特性変化による信頼性の低下は避けられないものになる。これらの課題は大電流を通電する記録ヘッドを制御する記録装置に独特のものである。今後ますます記録素子数の増加により、高周波データを必要とする記録ヘッドでは、このような問題を解決することが求められている。特に、記録装置においては、記録素子の増大に伴う記録情報量を、LVDSのような少ない端子数で高速に転送するかが重要である。記録ヘッドにおいては、その記録情報を記録素子駆動に効果的に展開処理することが重要である。本発明は上記従来例に鑑みてなされたもので、LVDSにより、より少ない信号線で高速データ転送と高信頼性の信号処理が可能なヘッド基板、それを用いたインクジェット記録ヘッド、及び、その記録ヘッドを用いた記録装置を提供することを目的としている。上記目的を達成するために本発明の記録装置は次のような構成を有する。即ち、少なくともデータ信号と該データ信号に同期したクロック信号とを高周波信号としてLVDSラインにより外部からシリアル受信し、前記高周波信号により複数の記録素子を駆動して記録動作を行うヘッド基板であって、前記データ信号を受信する2つの入力端子の近傍に備えられた第1のLVDSレシーバと、前記クロック信号を受信する2つの入力端子の近傍に備えられた第2のLVDSレシーバと、前記第2のLVDSレシーバで受信し復調したクロック信号を分周して低い周波数の内部クロック信号を生成するクロック生成部と、前記第1のLVDSレシーバで受信し復調したデータ信号を、前記内部クロック信号に従って入力してシフト処理を行うシフトレジスタと、前記シフトレジスタに保持されたデータ信号をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータ信号に従って前記複数の記録素子を駆動する駆動回路とを有することを特徴とする。また本発明を他の側面から見れば、以上の構成のヘッド基板を用いたインクジェット記録ヘッドを備える。さらに本発明を他の側面から見れば、その記録ヘッドを用いた記録装置を備える。従って本発明によれば、大容量な高周波データをLVDSにてヘッド基板に転送する場合でも、ヘッド基板内部では従来と同等の速度で展開されるので、信頼性の高いヘッド基板を提供できるという効果がある。また、低周波数の内部クロックを用いてシフトレジスタへのシフト動作を行うので、高周波クロックを別供給する場合に比べて十分なEMI対策がなされる。高周波データの入力にはLVDSを用いることで、例えば、複数のデータ信号をシリアル構成とすることでヘッド端子数を低減すると共に、高耐圧スイッチング素子によるノイズの影響が少なく、飛び込みノイズにも強い信頼性の高い記録ヘッドを構成できる。さらに、このようなヘッド基板を複数配置したマルチチップ構成の記録ヘッドの場合、LVDSにて大容量の高周波データ転送がなされるので、従来の記録ヘッドよりも端子数は著しく低減でき、高精細かつローコストな長尺の記録ヘッドが提供できる。以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、以下の実施例で開示する構成は一例に過ぎず、本発明は図示された構成に限定されるものではない。なお、この明細書において、記録プリントという場合もあるとは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、記録媒体とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチックフィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。さらに、インク液体と言う場合もあるとは、上記記録プリントの定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理例えば記録媒体に付与されるインク中の色剤の凝固または不溶化に供され得る液体を表すものとする。またさらに、記録素子ノズルという場合もあるとは、特にことわらない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。<記録装置の説明図1~図3>図1は本発明の代表的な実施例であるインクジェット記録装置の概観図である。図1において、リードスクリュー5004は、キャリッジモータ5013の正逆回転に連動して駆動力伝達ギア5011,5009を介して回転する。キャリッジHCは、リードスクリュー5004の螺旋溝5005に対して係合するピン不図示を有し、リードスクリュー5004の回転に伴って矢印a,b方向に往復移動される。キャリッジHCには、インクジェットカートリッジIJCが搭載されている。インクジェットカートリッジIJCは、インクジェット記録ヘッド以下、記録ヘッドIJH及び記録用のインクを貯蔵するインクタンクITを備える。なお、記録ヘッドIJHにはモノクロ記録用とカラー記録用の記録ヘッドがあり、いずれの記録ヘッドでもユーザがその用途に応じて適宜選択してキャリッジHCに搭載することができる。モノクロ記録用の記録ヘッドを利用するときには、モノクロ用インクブラックインクを収容したインクタンクITを搭載する。カラー記録用の記録ヘッドを利用するときには、イエロ、マゼンタ、シアン、ブラックの4種類のインクを夫々収容した4つのインクタンクITを搭載する。また、インクジェットカートリッジIJCはインクタンクと記録ヘッドとが一体のなった構成のものでも良いし、インクタンクと記録ヘッドとが分離可能な構成のものでも良い。5002は紙押え板であり、キャリッジの移動方向に亙って紙をプラテン5000に対して押圧する。プラテン5000は搬送モータ不図示により回転し、記録紙Pを搬送する。5016は記録ヘッドの前面をキャップするキャップ部材5022を支持する部材である。5015はこのキャップ内を吸引する吸引手段で、キャップ内開口5023を介して記録ヘッドの吸引回復を行う。次に、上述した装置の記録制御を実行するための制御構成について説明する。図2は図1に示す記録装置の制御回路の構成を示すブロック図である。図2において、1700は記録信号を入力するインタフェース、1701はMPU、1702はMPU1701が実行する制御プログラムを格納するROMである。1703は各種データ上記記録データや記録ヘッドに供給される記録データ信号等を保存しておくDRAMである。1704は記録ヘッドIJHに対する記録データ信号の供給制御を行うゲートアレイG.A.であり、インタフェース1700、MPU1701、RAM1703間のデータ転送制御も行う。以上は、記録装置本体側の制御回路101が有する構成である。1709は記録紙Pを搬送するための搬送モータ図1では不図示である。1706は搬送モータ1709を駆動するためのモータドライバ、1707はキャリッジモータ5013を駆動するためのモータドライバである。上記制御構成の動作を説明すると、インタフェース1700に記録データが入るとゲートアレイ1704とMPU1701との間で記録データが記録用の記録データ信号に変換される。そして、モータドライバ1706、1707が駆動されると共に、キャリッジHCに送られた記録データ信号に従ってキャリッジ側の制御部102を介して記録ヘッドIJHが駆動され、記録紙P上への画像の記録が行われる。なお、記録ヘッドIJHに備えられた記録素子を最適な駆動条件で駆動するために、記録ヘッドIJH内のヘッド基板1のメモリ131に保持されている特性情報が参照され、各記録素子の駆動条件が決定される。なお、ヘッド基板1には複数の記録素子、その記録素子を駆動するための機能素子例えば、パワートランジスタが実装されている。その機能素子を選択駆動するために、シフトレジスタ、ラッチ回路、AND回路、デコーダなどで構成される論理回路などが実装されている。なお、記録素子としてはインクを吐出するための熱エネルギーを発生する電気熱変換素子であっても、ピエゾ素子であっても良い。<記録装置と記録ヘッドアセンブリの概要>図3は後述する記録ヘッドアセンブリ25を用いたフルライン記録装置の概観斜視図である。図3において、201Aおよび201Bは記録紙のような記録媒体Rを搬送方向VSに挾持搬送するために設けたローラ対である。200はキャップ、インク吸収体、ワイピングブレード等を含む吐出回復ユニットである。吐出回復処理にあたっては記録媒体Rに代わって記録ヘッドアセンブリ25に吐出回復ユニット200が対向する。次に上記構成の記録装置と記録ヘッド或いは記録ヘッドアセンブリに用いられるヘッド基板の実施例について説明する。図4は本発明の代表的な実施例のヘッド基板の回路構成を示す図である。なお、図4において、既に従来例の課題において、図9を用いて説明したヘッド基板に含まれるのと同じ構成要素や信号には同じ参照番号や記号を付している。ヘッド基板1は半導体製造工程によってつくられる。また、ヘッド基板1の端子については、図4に示されるヘッド基板1の外周上の各端子をインナーボンディングして構成されるフレキシブル基板によって更に延長される部分を含む図4では不図示。また、ヘッド基板1の外周矩形状基板の短辺に複数存在するVH、GNDHは夫々、記録素子に通電する電源端子とその帰還電流の接地端子である。一記録素子当りの記録電流は数10mAで、数10以上の記録素子に同時通電した際は、1Aを越えるため、記録素子列単位に2系統、分散させて配置している。VDDは半導体回路を駆動するための電源端子、GNDLはその接地端子である。この実施例では一つずつ図示しているが、半導体回路の構成にあわせて、適宜追加することもある。この実施例の構成では、DATA及びDATA-と、CLK及びCLK-に示される二系統のLVDSラインを備える。ここで、LVDSラインのデータを高周波データとし、対応するLVDSレシーバ2-a、2-bの後段以降、記録素子へ対応する信号データを従来から用いられている記録データ信号とする。これらのLVDSレシーバは、ヘッド基板上において、DATA及びDATA-と、CLK及びCLK-とを受信する各2つの入力端子の近傍に配置される。その他の信号端子としては、記録データ信号をヘッド基板内のラッチ回路6~10に保持するラッチ信号の入力端子LT、記録装置側から記録素子を駆動するエネルギーを与えるパルス状のヒートイネーブル信号の入力端子HE1、HE2があるのみである。入力端子HE1、HE2は、同一列内の奇数番目、偶数番目の記録素子16を別々に駆動することが可能な端子となっている。この端子は負論理信号のため、反転バッファ12、13を介してヘッド基板1内のAND回路14に接続される。ヘッド基板1は2色分1色でもよいに対応可能なインク供給口17が半導体基板を貫通して開口している。入力端子HE1、HE2は複数の記録素子列に共通に機能する。図4では、記録素子番号A1、A3、......、A1279で640個からなる一列の記録素子群を構成する。同様に、A2、A4、......、A1280で640個からなる一列の記録素子群を、B1、B3、......、B1279で640個からなる一列の記録素子群を、B2、B4、......、B1280で640個からなる一列の記録素子群を構成する。そして、その数640個に対応する機能素子アレイ640ビットドライバ15がAND回路14に入力される記録データ信号、分割駆動信号、入力端子HE1、HE2から入力されるヒートイネーブル信号のパルス幅に応じて駆動される。記録データ信号は各列に対応したラッチ回路7、8、9、10からの出力である。分割駆動信号は記録データ信号に続いて4ビットの信号としてラッチ回路6に入力され、これを4→16デコーダ11が16種類の出力信号に変換する。さらに、ラッチ回路6、7、8、9、10に分割駆動信号と記録データ信号を入力するシフトレジスタ4、5が備えられるで。シフトレジスタ4、5に入力されるシフトクロック信号を内部的に生成し、その展開された記録デー信号タをラッチ回路に保持する制御は、本発明のヘッド基板の特徴的な構成である。従来のヘッド基板不図示では、このシフトレジスタに用いるシフトクロックは数10MHz程度であったが、本発明ではその2倍以上となる。従来、数10MHzを越えるクロック信号入力は、半導体回路の入力バッファサイズの増大を招いた。このため50MHz以上の記録データ信号の転送に関しては、周波数を落として2系統以上のデータラインを設けていた。しかしながら、このような従来の方法では、記録素子数が数千個になると、その分、データラインをパラレル構成とするので、基板の端子数が増加した。本発明では、このデータラインの受信部をLVDSラインとし、図4に示すように、この実施例ではLVDSレシーバ2-a第1のLVDSレシーバを備える。DATAとDATA-による差動入力信号は低電圧で数100mV程度である。これらの低電圧信号はケーブル上の消費電力を抑え、EMI対策にも寄与するとともに、入力段の差動バッファサイズを低減できる。半導体回路内に高周波データが入力された後は、内部回路は小さく構成することで高周波特性に見合う機能を引き出すことができる。一方、LVDSレシーバ2-b第2のLVDSレシーバからヘッド基板内で論理レベルまで復調されたクロック信号は内部のクロック生成部3で半分以下の速度に分周される。LVDSレシーバ2-aで同様に復調された記録データ信号と分割駆動信号は、シフトレジスタ4、5には高速入力されるが、上記分周クロックにてシフトされる。このようにして、入力クロック信号の周波数の半分以下の速度まで落としてデータシフトすることにより、ヘッド基板内部のデータ展開の信頼性が高まる。更に、記録データ信号と分割駆動信号を分周しパラレルにデータシフトすることも信頼性を高める方法の一つである。ヘッド基板の内部構成として、LVDSレシーバに入力された高周波信号を復調した信号を直近でシフトレジスタに供給する回路レイアウトも信頼性を高めるのに重要である。クロック生成部3で生成された内部クロックによりシフトされた記録データ信号と分割駆動信号をラッチ回路6~10へ保持する際には、その動作速度を従来の転送速度まで落としているため、従来通りの信頼性を保ちながら展開処理できる。以降、記録素子への記通電までの処理は従来技術と同様に行われる。図5は、高周波データを内部クロックにてシフトするシフトレジスタと記録データ信号と分割駆動信号をラッチするラッチ回路の内部構成と配置構成とを示す回路図である。図4では、ラッチ回路6、7、シフトレジスタ4、5、そして、ラッチ回路8の一部が図示されている。記録データ信号と分割駆動信号のシリアル信号であるデータ信号DATAは、分割駆動信号のためのシフトレジスタ4とその分割タイミングで同時駆動する記録素子数を決定する記録データ信号のためのシフトレジスタ5に対し整列する。このために、シフトクロックICLK0~3が用いられる。前述のようにこの実施例では、高周波データの最後の4ビットをシフトレジスタ4を使用してラッチ回路6に保持し、その出力を4→16デコーダ11で16種類のタイミング出力に変換する。これで分割駆動順序を設定する。各記録素子列に対応するラッチ回路7~10図5では7、8のみ図示を有する構成はヘッド基板1の特徴的な構成である。毎回分割駆動順序を指定することでヘッド基板1の全記録素子2560個分に対応するシフトレジスタとラッチ回路を備えなくてもよいため、シフトレジスタとラッチ回路の規模を1/16にすることができる。つまり、全ての記録素子を駆動するために16回、シフトレジスタとラッチ回路の記録データ信号、分割駆動信号を更新する。この構成は従来から適用されているもので、半導体基板面積の低減によるコストダウンに貢献している重要な技術である。図6~図7は、ヘッド基板1に用いる各信号のタイミングチャートである。図6は駆動の概要を示し、図7は図6の特に点線Aで囲まれた部分を詳細に説明したものである。これらのタイミングチャートでは時間的に先に転送した記録データ信号と分割駆動信号とが図4~図5に示すシフトレジスタ5の終端から整列し、対応したラッチ回路10の終端に保持される構成である。一般的には高周波データには開始ビットや終了ビット等が付加されているが、シフトレジスタ上ではこれらに相当するビットを扱わず、ここではあくまでも記録素子に対応したビット数ということで説明する。図6によれば、高周波データDATA±が最初にデコーダ11が扱う分割駆動信号4ビットと時分割駆動1ブロック分の記録データ信号に相当する160ビット分のデータ長を持って、ヘッド基板1にシリアル入力される。これは、点線Aで囲まれた領域の信号が対応する。これらシリアル受信した記録データ信号と分割駆動信号は、次の同時分割ブロック期間までにラッチされる。同じデータ長の更新データが同タイミングで入力され、16回繰り返して2560個分の記録素子に対しての時分割駆動の記録動作が完了する。各分割駆動ブロックでは、入力端子HE1、HE2から記録素子を駆動するためのヒートイネーブル信号が入力される。入力端子HE1、HE2各々からの入力タイミングがずれているのは、隣接する記録素子をクロストークなくインクに作用させるためである。なお、この実施例では、入力端子HE1、HE2を用いてヒートイネーブル信号を外部から入力する構成としたが、これは記録装置本体部からの制御に関し自由度を持たせるためである。従って、ヘッド基板1自体がヒートイネーブル信号を内部発生する構成にしてもよいことは言うまでもない。この場合には、更に入力信号端子を削減でき、ヘッド基板1のコストダウンに大きく寄与する。図7は、図6に点線Aで囲まれた部分Aの入力と内部信号の関係を示すタイミングチャートである。この実施例では、図7に示すように、高周波データDATA±をLVDSレシーバにより再現されたDATAに対し、内部クロックICLK0~3が十分なDATAのセットアップ、ホールドタイムポイント中心位置にクロック立ち上がり位置を合わせこむ。そして、ラッチ信号によって、先に転送された160ビット分の記録データ信号を分割駆動信号とともにラッチ回路に保持する。そして、入力端子HE1、HE2から供給されたヒートイネーブル信号に従って記録素子が個別に駆動される。以上説明した実施例によれば、LVDSライン入力のクロック信号を再生し、これを分周して内部クロック信号を生成するクロック生成部をヘッド基板内部に設け、内部クロック信号により、後段のシフトレジスタとラッチ回路におけるシフト処理を行う。従って、LVDSにより高周波のクロック信号を入力しても、ヘッド基板内部で低速のクロック信号によりシフトレジスタとラッチ回路におけるシフト処理が行われるので、EMI対策にも寄与しつつ、信頼性の高いデータ信号展開をヘッド内部で実現できる。ここでは、実施例1で説明したヘッド基板1を複数配置した、マルチチップ記録ヘッド構成の例について説明する。図8は、マルチチップ記録ヘッドアセンブリとその記録装置本体部の周辺回路構成の一例を示す機能ブロック図である。図8において、左側に示すブロックは記録装置の制御回路101とLVDSトランシーバパラレルシリアル変換P/S130を示している。前述のように、記録装置本体側には記録用紙の搬送のためのモータ等のモータドライバや、インク供給機構制御のための駆動回路等、多岐に渡る回路がその他にも存在することは言うまでもない。右側に示すブロックはヘッドコントローラ110とLVDSレシーバシリアルパラレル変換S/P140第3のLVDSレシーバを含む周辺回路構成である。右側のブロックは、図8の右下のブロックである記録ヘッドアセンブリ25を制御する。なお、ヘッドコントローラ110、記録ヘッドアセンブリ25、LVDSレシーバ140は一体的に構成されても良いし、もしくは別体で構成されても良い。なお、記録ヘッドアセンブリ25には、内部の温度を測定ためのセンサ132なども備えられる。記録装置本体側には電源150が備えられる。制御回路101の構成については、既に図2を参照して説明したので、ここでの説明は省略する。また、図8から分かるように、制御回路101とヘッドコントローラ110とは夫々の前段にLVDSトランシーバ、LVDSレシーバを配置し、LVDSにより信号の送受信を行う。なお、互いの物理的な接続部分はケーブル、もしくはフレキシブルケーブルFPCであり、接続するコネクタ付近好ましくは1インチ以内にLVDSドライバを配置する。これにより、ペア配線の引き回しを限りなく抑えることでLVDSラインの効果を最大限に引き出すようにしている。記録ヘッドアセンブリ25には前述の実施例で説明したヘッド基板1を複数配置し、これらのヘッド基板夫々とヘッドコントローラ110ともLVDSにより信号が送受信される。LVDSドライバが扱う高周波データは記録データ信号の他に記録ヘッドの制御コマンド等を含んでもよい。この場合、記録ヘッドアセンブリ側にはコマンドレジスタを用意することによって、コマンドプロトコルにあわせた制御機能を有することになる。これらデータを生成するにあたり、記録装置側でも並列処理によって得られたデータを高周波データに変換する必要がある。この機能はパラレル-シリアル変換回路によって達成される。この段階においてクロックと高周波データの多重化が必要になるため、同様にPLLを用いてタイミング制御が必要になる。このような回路については、記録装置側の制御回路101も含めてワンチップのゲートアレイにて構成するのが機能的にも優れることはいうまでもない。この場合、ゲートアレイの配置は伝送ラインのコネクタに近くすることが必要不可欠である。ヘッドコントローラ110に接続されるLVDSレシーバ140側では、記録ヘッドアセンブリ25も含め様々な構成が考えられる。ここでは、記録ヘッドアセンブリ25よりも高速なLVDSレシーバ140とヘッドコントローラ110を有する構成を例に挙げ説明する。この場合もケーブルが接続されるコネクタ付近好ましくは1インチ以内にLVDSレシーバを配置する。ヘッド基板の構成は図4で説明した通りであり、図8に示す記録ヘッドアセンブリ25では4つのヘッド基板1を千鳥配置した構成としている。LVDSレシーバ付近には多重化されたクロックを生成するためのクロックリカバリやエッジ検出回路等が適用される。高周波データはシリアル/パラレルS/P変換によってヘッドコントローラ110内に展開されるが、クロック信号、ラッチ信号は内部生成するために記録装置側から入力されるクロックやラッチ信号入力端子を備えない構成とするのが望ましい。ヘッド基板1に転送する高周波データの転送速度を必要以上に多く要求しない場合、クロック同期のパラレルLVDSラインを構成しても良い。このような高周波データ信号ラインをケーブルやフレキシブルケーブルFPC内に配置する場合、電源ラインとはその距離を離して配置する。できれば間に接地導電体GNDLの仕切りがあるとよい。本来、低電圧LVDSラインはシールド線が望ましいが、記録装置内ではシールド線は使いにくい。よってフレキシブルケーブルを用いる構成が最適である。LVDSラインのペア部は近接させ、他のLVDSラインペア部や通常の信号ラインとは接地導電体GNDLによって仕切られる構成とする。フレキシブル基板の端部に相当する配線に、LVDSラインのペア部は使用せずグランド配線とすることが望ましい。これはLVDSラインペア部の平衡を保つためである。ヘッドコントローラ110内部で生成された各ヘッド基板へのLVDS高周波データや他の信号はコネクタ等で接続される。ヘッドコントローラ110は高速なLVDS高周波信号をヘッド基板で対応可能な低速LVDSへデータ展開を持つ機能の他、マルチチップの記録ヘッドアセンブリ25に関する特性データ、センサ制御が可能な機能を有している。記録装置本体からのコマンドに従い、ヘッドコントローラ110を介して、記録ヘッドアセンブリ25の駆動制御に関するデータが送受信されることになる。例えば、ヘッドコントローラ110を4つのヘッド基板を備えるマルチチップ対応にしておけば、記録ヘッドアセンブリが更に長尺化しても、ヘッドコントローラ110を追加することによって対処できる。従って以上説明した実施例のような構成を採用することで、マルチチップ構成の長尺の記録ヘッド、フルライン記録ヘッドにも容易に対応できる。そして、このようなヘッド基板を複数配置したマルチチップ構成の記録ヘッドの場合、従来のヘッド基板よりもヘッド基板の端子数を著しく低減できる。なお、以上説明した実施例の構成に関し、得られる効果は、電気的、機械的な構成の違いやソフトウェアシーケンス等の違いに左右されないことはいうまでもない。また、ヘッド基板や記録ヘッドは様々な態様で実施されるが、ヘッド基板内で行われるシフトレジスタへの展開処理は記録素子列毎の記録データ信号を含むヘッド駆動情報のP/S変換シフトレジスタからラッチ回路への転送に先立って行われる。さらに、LVDS信号入力は、記録データ信号やクロック信号のような高周波伝送が要求される信号に適用し、高速な伝送速度が要求されない場合はシングルエンド信号との混在があってもよい。"