"明細書に記載の発明。一つの局面として、本発明は、電気光学ディスプレイにおけるクラック問題を最小限にするように設計されたバックプレーンとディスプレイ構造に関する。また、他の局面として、本発明は、電気光学ディスプレイ用バックプレーン、このようなバックプレーン用構成要素、および、このようなバックプレーンの製造プロセスの様々な改善に関するもので、これらの改善は、前述した問題を克服するのに、有用であり得る。一つの局面として、本発明は電気光学ディスプレイを提供する。本ディスプレイは、基板と、該基板の実質的に1つの面に配置された複数の非線形デバイスと、該非線形デバイスと電気的に通信する複数の画素電極と、電気光学媒体の層と該画素電極に対して該電気光学媒体の層の反対面上の共通電極とを備え、ここで、該ディスプレイの様々なパーツの係数moduliは、該ディスプレイが湾曲しているとき、中立軸または中立面が該非線形デバイスの該平面に実質的に横たわっているようにする。本電気光学ディスプレイは、以下、簡便のために、本発明による制御係数ディスプレイと呼ぶ。このようなディスプレイでは、前記中立軸または前記中立面は、前記非線形デバイスの平面から、前記ディスプレイの全厚さの約5を超えない偏差を有すること、望ましくは、1を超えない偏差を有することが一般的に好ましい。誘電体材料の層は、前記非線形デバイスおよび前記画素電極との間に置かれ、導電性ビアは、前記誘電体の層を通じて延び、前記画素電極を前記非線形デバイスに接続を提供し得る。また、本発明は、基板上に複数の非線形デバイスを製造するプロセスを提供する。本プロセスは、該基板上に、半導体材料の非パターニング層を形成することと、該非パターニング半導体層の上に横たわる少なくとも2つの金属のディスクリート領域を形成することと、該金属のディスクリート領域をマスクとして用い、該半導体層をエッチングすることと、を包含する。これによって、該半導体材料の層をパターニングし、該少なくとも2つの金属のディスクリート領域の下に横たわる半導体材料の少なくとも2つのディスクリート領域を残す。本プロセスは、以下、簡便のために、本発明による内部マスクプロセスと呼ぶ。本プロセスは、前記少なくとも2つの金属のディスクリート領域を形成する前に、半導体材料の層の上に誘電体層を堆積することと、該誘電体層と前記半導体材料の層との双方を同じエッチングステップにおいてエッチングし、これによって、前記金属のディスクリート領域と前記半導体材料のディスクリート領域との間に、少なくとも2つの誘電体のディスクリート領域を形成することを、さらに包含し得る。さらに、前記少なくとも2つの金属のディスクリート領域は、前記半導体上に金属の非パターニング層を堆積し、その後、前記少なくとも2つの金属のディスクリート領域を形成するために、該金属の層をパターニングすることによって形成され得る。内部マスクプロセスの有用な形式の一つには、前記基板上の前記半導体の非パターニング層を形成することと、前記半導体材料の層の上に横たわる第一の金属層の少なくとも2つのディスクリート領域を形成することであって、該少なくとも2つのディスクリート領域のそれぞれは、トランジスタの電極を形成する、ことと、該第一の金属層と前記半導体材料の層の上に横たわる誘電体層を形成することと、該誘電体層の上に横たわる第二の金属層の少なくとも2つのディスクリート領域を形成し、該少なくとも2つのディスクリート領域のそれぞれは、トランジスタの電極を形成することと、該第一と第二の金属層をマスクとして用い、前記半導体層をエッチングし、それによって、該基板上に少なくとも2つのトランジスタを形成するために、前記半導体材料の層をパターニングすることとを包含する。別の局面として、本発明は、電界効果トランジスタを提供する。本電界効果トランジスタは、半導体層と、ソース電極およびドレイン電極であって、該半導体層と電気的に接続し、該半導体層のチャネル領域を残すため、互いに間隔を空けたソース電極およびドレイン電極と、該半導体層の該チャネル領域の上に置かれたゲート誘電体層と、該チャネル領域に対して該ゲート誘電体層の反対面上に配置されたゲート電極であって、該ゲート電極への印加電圧の変化が半導体層のチャネル領域の導電性を変化可能とし、それにより該トランジスタをスイッチする、ゲート電極とを備える。ここで、該ゲート誘電体層は、該チャネル領域に隣接する該ソース電極と該ドレイン電極との少なくとも一部に拡がり、補助誘電体層は、該ゲート誘電体層の重なっている部分と、該ソース電極および該ドレイン電極の間に提供され、該補助誘電体層は、該チャネル領域の少なくとも一部に存在しない。本トランジスタは、以下、簡便のために、本発明による補助誘電体トランジスタと呼ぶ。このようなトランジスタにおいては、前記補助誘電体層が、前記ゲート誘電体層の少なくとも2倍の厚さを有すること、自由空間の誘電率の約3倍を超えない誘電率のlowk誘電体、例えば、二酸化珪素、ポリイミド、または、スクリーン印刷可能な誘電体から形成されることもあり得る。前記ゲート電極は、印刷によって形成されることもあり得る。本発明による補助誘電体トランジスタは、主として、電気光学ディスプレイを駆動するために設計されたトランジスタアレイのパーツとして用いられることを意図しているが、これに限定されない。このようなトランジスタアレイにおいては、お互いに隣接して配置された、本発明の補助誘電体トランジスタを少なくとも2つ備え、前記ゲート誘電体がトランジスタから別のトランジスタへと連続的であり得る。本発明は、また、補助誘電体トランジスタ本発明の補助誘電体プロセスを形成するプロセスを提供する。本プロセスは、半導体材料の層を形成することと、該半導体材料の層の上に置かれた導電性材料の層を形成することと、該導電性材料の層の上に置かれた補助誘電体層を形成することと、該補助誘電体層と該導電性材料の層とをパターニングし、それによって、該導電性材料の層から、該半導体材料の層のチャネル領域によって分離された間隔の空いたソース電極とドレイン電極とを形成することであって、その結果、該補助誘電体層が、該チャネル領域の少なくとも一部から除去される、ことと、少なくとも該チャネル領域に横たわり、該ソース電極と該ドレイン電極に隣接するゲート誘電体層を形成することと、該ゲート誘電体層の上に置かれ、該半導体層の該チャネル領域に隣接するゲート電極を形成することとを包含する。この補助誘電体プロセスにおいて、前記ゲート電極が印刷によって形成され得る。また、前記補助誘電体層は、前記ゲート誘電体層の少なくとも2倍の厚さを有し得る。別の局面として、本発明はトランジスタを製造するプロセスを提供する。本プロセスは、薄い半導体層を形成することと、該半導体層に直接、間隔を空けたソース電極とドレイン電極を印刷することであって、該半導体層は、該ソース電極と該ドレイン電極との間の該半導体層に、チャネル領域を残している、ことと、該半導体層の該チャネル領域の上に置かれたゲート誘電体層を提供することと、該半導体層の該チャネル領域に対して該ゲート誘電層の反対面上にゲート電極を提供することとを包含する。本プロセスは、以下、簡便のために、本発明の印刷薄型半導体層プロセスと、呼ぶ。このようなプロセスにおいては、薄型半導体層は、約50nmを超えない厚さを有すること、および、シリコンで形成されることもある。別の局面として、本発明は、電気光学ディスプレイ用バックプレーンを提供する。本バックプレーンは、複数の画素電極と、各画素電極に関連した環状ダイオードとを備え、各環状ダイオードは少なくとも1つの有機層を備える。本バックプレーンは、以下、簡便のために、本発明の環状ダイオードバックプレーンと呼ぶ。該バックプレーンは、前記複数の環状ダイオードと電気的接続がある少なくとも1つの縦列電極をさらに備え得る。ここで、該縦列電極は、該縦列電極と直接接続している各環状ダイオードの層より狭い。本発明は、本発明の環状ダイオードバックプレーン、および、前記バックプレーンに隣接して配置された電気光学媒体の層を備えた電気光学ディスプレイにまで拡がる。ここで、前記画素電極の電圧を変化させると、電気光学媒体の光学状態が変化し、該電気光学媒体は、バックプレーンは、その切り替わる閾値を有するようになっている。また、本発明は電気光学ディスプレイ用バックプレーンも提供する。本バックプレーンは、複数の画素電極、複数の画素電極と、各画素電極に関連したダイオードと、該複数のダイオードと電気的接続のある少なくとも1つの縦列電極とを備える。ここで、該縦列電極は、それと直接接続している各ダイオードの層より狭い。本バックプレーンは、以下、簡便のために、本発明の狭幅縦列電極バックプレーンと呼ぶこともある。このようなバックプレーンにおいて、前記縦列電極と直接接続している前記各ダイオードの層が有機物であり得る。代替的に、少なくとも1つのダイオードが金属-絶縁体-金属MIMダイオードであり得る。本発明は、本発明の狭幅縦列電極バックプレーンと、前記バックプレーンに隣接して配置された電気光学媒体の層とを備えた電気光学ディスプレイにも拡がる。ここで、前記画素電極の電圧を変化させると、電気光学媒体の光学状態が変化し、該電気光学媒体は、その切り替わる閾値を有するようになっている。また、本発明は、電気光学ディスプレイ用のバックプレーンも提供する。本バックプレーンは、縦列電極と、該縦列電極の上に置かれた誘電体層または半導体層と、該誘電体層または半導体層の上に置かれた上部誘電体層と、該上部誘電体層の上に置かれた画素電極とを備える。ここで、該画素電極は、該上部誘電体層内のアパーチャを介して拡がり、該誘電体層または半導体層に接続する。また、該画素電極と該誘電体層または半導体層との間の接続領域の幅は、縦列電極の幅の約4分の1を超えない。本発明は、例えば、以下を提供する。項目1基板100と、該基板100の実質的に1つの面に配置された複数の非線形デバイス102と、該非線形デバイス102と電気的に通信する複数の画素電極106と、電気光学媒体の層110と、該画素電極106に対して該電気光学媒体の層110の反対面上の共通電極112とを備える、電気光学ディスプレイであって、該ディスプレイの様々なパーツの係数は、該ディスプレイが湾曲しているとき、中立軸または中立面が該非線形デバイス102の該平面に実質的に横たわっているようにするものであることを特徴とする、電気光学ディスプレイ。項目2上記中立軸または中立面は、上記非線形デバイス102の平面から、上記ディスプレイの全厚さの5を超えない偏差を有する、項目1に記載の電気光学ディスプレイ。項目3上記中立軸または中立面は、上記非線形デバイス102の平面から、上記ディスプレイの全厚さの1を超えない偏差を有する、項目2に記載の電気光学ディスプレイ。項目4上記非線形デバイス102および上記画素電極106との間に置かれた誘電体材料の層104と、該誘電体の層104を通じて延び、上記画素電極106を上記非線形デバイス102に接続する導電性ビア108とをさらに備える、項目1に記載の電気光学ディスプレイ。項目5基板上に複数の非線形デバイスを製造するプロセスであって、該基板上に、半導体材料の非パターニング層200を形成することと、該非パターニング半導体層200の上に横たわる少なくとも2つの金属のディスクリート領域202、204、206、208、210を形成することとを包含し、該プロセスは、該金属のディスクリート領域202、204、206、208、210をマスクとして用い、該半導体層200をエッチングすることと、それによって、該半導体材料の層200をパターニングし、該少なくとも2つの金属のディスクリート領域202、204、206、208、210の下に横たわる半導体材料の少なくとも2つのディスクリート領域を残すこととを特徴とする、プロセス。項目6上記少なくとも2つの金属のディスクリート領域を形成する前に、誘電体層を堆積することと、該誘電体層と上記半導体材料の層との双方を同じエッチングステップにおいてエッチングし、それによって、上記金属のディスクリート領域と上記半導体材料のディスクリート領域との間に、少なくとも2つの誘電体のディスクリート領域を形成することとを、さらに包含する、項目5に記載のプロセス。項目7上記少なくとも2つの金属のディスクリート領域は、上記半導体上に金属の非パターニング層を堆積し、その後、上記少なくとも2つの金属のディスクリート領域を形成するために、該金属の層をパターニングすることによって形成される、項目5に記載のプロセス。項目8上記基板上の上記半導体の非パターニング層200を形成することと、上記半導体材料の層200の上に横たわる第一の金属層の少なくとも2つのディスクリート領域202、204を形成することであって、該少なくとも2つのディスクリート領域202、204のそれぞれは、トランジスタの電極を形成する、ことと、該第一の金属層と上記半導体材料の層200との上に横たわる誘電体層を形成することと、該誘電体層の上に横たわる第二の金属層の少なくとも2つのディスクリート領域208を形成し、該少なくとも2つのディスクリート領域208のそれぞれは、トランジスタの電極を形成することと、該第一と第二の金属層をマスクとして用い、上記半導体層200をエッチングし、それによって、該基板上に少なくとも2つのトランジスタを形成するために、上記半導体材料の層200をパターニングすることとを包含する、項目5に記載のプロセス。項目9電界効果トランジスタであって、半導体層302と、ソース電極Sおよびドレイン電極Dであって、該半導体層302と電気的に接続し、該半導体層302のチャネル領域を残すため、互いに間隔を空けた該ソース電極Sおよび該ドレイン電極Dと、該半導体層302の該チャネル領域の上に置かれたゲート誘電体層308と、該チャネル領域に対して該ゲート誘電体層308の反対面上に配置されたゲート電極Gであって、該ゲート電極308への印加電圧の変化が半導体層302のチャネル領域の導電性を変化可能とし、それによって該トランジスタをスイッチする、ゲート電極Gとを備え、該トランジスタは、該ゲート誘電体層308が、該チャネル領域に隣接する該ソース電極Sと該ドレイン電極Dとの少なくとも一部に拡がることと、補助誘電体層306が、該ゲート誘電体層308の重なっている部分と、該ソース電極Sおよび該ドレイン電極Dの間に提供されることと、該補助誘電体層306が、該チャネル領域の少なくとも一部に存在しないこととを特徴とする、電界効果トランジスタ。項目10上記補助誘電体層306が、上記ゲート誘電体層308の少なくとも2倍の厚さを有する、項目9に記載の電界効果トランジスタ。項目11上記補助誘電体層306が、3を超えないk値を有するlowk誘電体から形成される、項目9に記載の電界効果トランジスタ。項目12上記補助誘電体層が、二酸化珪素、ポリイミド、または、スクリーン印刷可能な誘電体から形成される、項目9に記載の電界効果トランジスタ。項目13上記ゲート電極Gが印刷によって形成される、項目9に記載の電界効果トランジスタ。項目14お互いに隣接して配置された項目9に記載の電界効果トランジスタを少なくとも2つ備え、上記ゲート誘電体308がトランジスタから別のトランジスタへと連続的である、電界効果トランジスタアレイ。項目15電界効果トランジスタを形成するプロセスであって、半導体材料の層302を形成することと、該半導体材料の層302の上に置かれた導電性材料の層を形成することとを包含し、該プロセスは、該導電性材料の層の上に置かれた補助誘電体層304を形成することと、該補助誘電体層304と該導電性材料の層とをパターニングし、それによって、該導電性材料の層から、該半導体材料の層302のチャネル領域によって分離された間隔の空いたソース電極Sとドレイン電極Dとを形成することであって、その結果、該補助誘電体層306が、該チャネル領域の少なくとも一部から除去される、ことと、少なくとも該チャネル領域の上に横たわり、該ソース電極Sおよび該ドレイン電極Dの一部に隣接するゲート誘電体層308を形成することと、該ゲート誘電体層308の上に置かれ、該半導体層302の該チャネル領域に隣接するゲート電極Gを形成することとを特徴とする、プロセス。項目16上記ゲート電極Gが印刷によって形成される、項目15に記載のプロセス。項目17上記補助誘電体層304が、上記ゲート誘電体層308の少なくとも2倍の厚さを有する、項目15に記載の電界効果トランジスタ。項目18トランジスタを製造するプロセスであって、該プロセスは、薄い半導体層を形成することと、該半導体層の上に直接、間隔を空けたソース電極とドレイン電極を印刷することであって、該半導体層は、該ソース電極と該ドレイン電極との間の該半導体層に、チャネル領域を残している、ことと、該半導体層の該チャネル領域の上に置かれたゲート誘電体層を提供することと、該半導体層の該チャネル領域に対して該ゲート誘電層の反対面上にゲート電極を提供することとを特徴とする、プロセス。項目19上記半導体層が、50nmを超えない厚さを有する、項目18に記載のプロセス。項目20上記半導体層が、シリコンで形成される、項目18に記載のプロセス。項目21複数の画素電極808と、各画素電極808に関連した環状ダイオードとを備える、電気光学ディスプレイ用のバックプレーンであって、該バックプレーンは、各環状ダイオードが少なくとも1つの有機層804、806を備えることを特徴とする、バックプレーン。項目22上記複数の環状ダイオードと電気的接続がある少なくとも1つの縦列電極902、902’をさらに備え、該縦列電極902、902’は、該縦列電極900、902’と直接接続している各環状ダイオード804、806の層より狭い、項目21に記載のバックプレーン。項目23項目21に記載のバックプレーンと、上記バックプレーンに隣接して配置された電気光学媒体810の層とを備えた、電気光学ディスプレイであって、上記画素電極808の電圧を変化させると、電気光学媒体810の光学状態が変化し、該電気光学媒体は、その切り替わる閾値を有する、電気光学ディスプレイ。項目24複数の画素電極808と、各画素電極808に関連したダイオードと、該複数のダイオードと電気的接続のある少なくとも1つの縦列電極902、902’;1002とを備える、電気光学ディスプレイ用のバックプレーンであって、該ディスプレイは、該縦列電極902、902’;1002が、それと直接接続している各ダイオードの層804、806;1004より狭いことを特徴とする、バックプレーン。項目25上記縦列電極902、902’と直接接続している上記各ダイオードの層804、806が、有機物である、項目24に記載のバックプレーン。項目26少なくとも1つのダイオード1002、1004、1006が金属-絶縁体-金属ダイオードである、項目24に記載のバックプレーン。項目27項目24に記載のバックプレーンと、上記バックプレーンに隣接して配置された電気光学媒体810の層とを備えた、電気光学ディスプレイであって、上記画素電極808の電圧を変化させると、電気光学媒体810の光学状態が変化し、該電気光学媒体810は、その切り替わる閾値を有する、電気光学ディスプレイ。項目28縦列電極1102と、該縦列電極1102の上に置かれた誘電体層または半導体層1104と、該誘電体層または半導体層1104の上に置かれた上部誘電体層1106と、該上部誘電体層1106の上に置かれた画素電極1108であって、該画素電極1108は、該上部誘電体層1106内のアパーチャを介して拡がり、該誘電体層または半導体層1104に接続する、画素電極1108とを備える、電気光学ディスプレイ用バックプレーンであって、該バックプレーンは、該画素電極1108と該誘電体層または半導体層1104との間の接続領域の幅が、縦列電極1102の幅の4分の1を超えないことを特徴とする、バックプレーン。既に述べたように、本発明は、電気光学ディスプレイについても、このようなディスプレイ製造のためのプロセスおよび構成要素についても、様々な異なった局面を幾つか有している。これらの様々な局面は、以下に、個々に主として述べられるが、単一のディスプレイ、プロセスまたは構成要素は、本発明の2以上の局面で使われ得ることは理解されるべきである。例えば、図9に示す単一のバックプレーンは、いずれも本発明の局面である環状ダイオードバックプレーンと狭幅縦列電極バックプレーンの双方を用いている。別の例をとれば、本発明による制御係数ディスプレイは、本発明による内部マスクプロセスによって、製造され得る。制御係数ディスプレイ前述のように、本発明は、制御係数電気光学ディスプレイを提供する。本ディスプレイは、基板と、該基板上の実質的に1つの面に配置された複数の非線形デバイスと、該非線形デバイスと電気通信中の複数の画素電極と、電気光学媒体の層と、該画素電極から電気光学媒体の層の反対面上にある共通電極とを備える。この電気光学ディスプレイにおいて、該ディスプレイの様々なパーツの係数は、該ディスプレイが湾曲しているとき、中立軸または中立面すなわち、圧縮も張力も存在しない軸または平面が該非線形デバイスの該平面に実質的に横たわっている。望ましくは、該中立軸または中立面は、該非線形デバイスの平面から、該ディスプレイの全厚さの約5を超えない偏差であり、好ましくは、全厚さの約1を超えない偏差である。制御係数ディスプレイの好ましい一つの形態は、いわゆる埋め込みトランジスタあるいは、より正確には、埋め込み非線形デバイス設計を用いることである。それは、誘電体材料の層が、非線形デバイスと画素電極との間に置かれており、画素電極は、誘電体材料の層を介して拡がる導電性ビアviaによって、非線形デバイスに接続されている。添付図面の図1は、本発明による制御係数ディスプレイの模式断面である。本ディスプレイは、典型的には、金属箔、ステンレス、または、この目的のために特に好まれるポリイミドから形成される基板100を備える。ポリイミド基板は、典型的には約50μmの厚さである。薄膜トランジスタのマトリックスを含む薄膜トランジスタ層102は、基板100の上に形成される。実用的には、前述の米国特許出願公開第2002/0019081号に記載されているように、基板100が導電性である場合、薄い誘電体層は基板から薄膜トランジスタを絶縁するために、適用されるが、この誘電体層は、図1に示されていない図の簡略化のために、個々のトランジスタも、図1には示されていない。誘電体材料の層104は、TFT層102の上に配置されている。基板100が、ポリイミドのような誘電性材料で形成されている場合、誘電体層104も、同じ材料から都合よく形成される。複数の画素電極106は、誘電体層104の上に形成され、誘電体層104を介して拡がる導電性ビアvia108によってTFT層102と関連するトランジスタ一画素電極あたり一つのトランジスタに接続されている。最後に、ディスプレイは、電気光学層110封入電気泳動媒体として図示、および、観察者が画面を見るときに介する前面電極112とを備える。実用的には、前面電極112は、通常は、表面基板上のインジウムすず酸化物または類似の透明な導電性材料の層として、存在する。前面基板は、典型的にはポリマーフィルムであって、表面電極112を機械的にサポートし、ディスプレイの保護層としても機能する。しかし、この表面構造は図1からは、明確化のために、省略されている。ディスプレイの様々な層の係数は、ディスプレイが湾曲しているとき、中立軸または中立面がTFT層102の中を貫通して、114で示される位置に横たわるように選ばれる。図1に示すディスプレイは、以下の様式で、準備され得る。a50μm厚のポリイミドシートより開始する。b前述したEInkとMITによる特許および特許出願に記載された様式で、ゲート金属誘電体層、半導体層、コンタクト層、および、ソース/ドレイン金属層からなる薄膜トランジスタ層を作成する。c基板材料と機械的に類似した誘電体材料を堆積およびキュアまたは積層する。つまり、2つの材料が、実質的に以下の関係を満足するように、Yddd2=Ysds2する。ここで、Ydおよびddは、誘電体層の弾性係数と厚さ、Ysとdsは、基板の弾性係数と厚さである。この方程式が満足されるとき、トランジスタはシステムの中立軸に横たわり、膜の歪みは、最小となる。こうして得られた電気光学媒体および前面材料のコンプライアンスに基づいて、理想的な誘電体層の厚さを再計算できる。d電極材料をトランジスタ回路に接続するため、誘電体層にビアホールviaholeをパターニングする。e回路を完成するために、ビアと画素電極材料を堆積する。材料は、印刷またはインクジェットされ得るか、真空技術を用いて堆積され得る。これらの材料は、この上なく整合性よいはずであり、理想的には、基板と誘電体材料と同じ機械的性質を有する。f電気光学媒体および前面電極を堆積する。例えば、前述した米国特許出願公開第2004/0027327号に記載されたような前面積層の積層化による。本発明による制御係数ディスプレイの局面は、トランジスタあるいは他の非線形要素の層が中立軸および/または中立面にあり、これによって、TFTまたは他の非線形要素の層がクラックする傾向を最小限に抑えるという電気光学ディスプレイの構成を可能にする。本発明は、設計面でも材料面でも、かなりの柔軟性をもたらし、高機能で柔軟性あるディスプレイのバックプレーンを提供する。これは、トランジスタあるいは他の非線形要素の層の周辺構造が対称性を有するからである。内部マスクプロセス既に述べたように、本発明の第二の局面は、基板上に複数の非線形デバイスを製造する内部マスクプロセスに関する。この内部マスクプロセスは、基板上に、半導体材料の非パターニング層を形成することと、該非パターニング半導体層の上に横たわる少なくとも2つの金属のディスクリート領域を形成することと、該金属のディスクリート領域をマスクとして用い、該半導体層をエッチングすることと、それによって、該半導体材料の層をパターニングし、該少なくとも2つの金属のディスクリート領域の下に横たわる半導体材料の少なくとも2つのディスクリート領域を残すこととを包含する。内部マスクプロセスは、半導体層のパタンーニングをコスト効率よく製造し、トランジスタアレイにおける隣接するトランジスタ間のリークを減らすための設計である。明らかに、全ての電気回路において、隣接する独立した要素はお互いに電気絶縁されている必要がある。集積回路すなわち、共通の基板に形成されたトランジスタ回路、あるいは、共通の膜から構築されたトランジスタ回路において、電気的絶縁を行えば、隣接するトランジスタ間の好ましからぬリーク電流を避けることができる。アクティブマトリックスのバックプレーンに使われているような薄膜トランジスタアレイの場合、アレイの全てのトランジスタは、典型的には、共通の半導体層膜から形成されている。互いに隣接する画素間のリークを避けるためには、半導体は、従来、光露光を用いて、パターニングしてきたが、このパターニングステップがトータル製造コストのかなりの部分を占め、さらには、プロセスに複雑さを伴うため、大量生産をさらに困難なものとしてきた。このコスト高と複雑さを避けるために、国際出願第WO00/67327号や、前述の米国特許出願公開第2002/0106847号に、例えば、記載されているように、半導体は、シンプルにパターニングされないままのこともあり得る。非パターニング半導体は、必然的に、ある程度、画素リークが大きくなるので、画素に蓄えられた電荷を維持することが、さらに難しくなる。これは、ディスプレイ性能にとって、特に、グレースケールでのアプリケーションにとって、阻害要因となり得る。本発明による内部マスクプロセスは、更なる光露光プロセスを必要としない半導体をパターニングするプロセスを提供する。これは、既存の回路構造、典型的にはトランジスタの電極を、半導体をパターニングするためのエッチングマスクとして使って実行される。このような既存の構造つまり、パターニング層は、半導体がパターニングされているか否かとは独立に、トランジスタまたは他のアレイに存在する。このような構造の下に存在する半導体は、この構造をエッチングマスクとして使うことで、パターニングされ得る。添付図面の図2A~図2Dは、非常に単純化した様式で、このようなプロセスの一つの実施形態を示している。この最初のステップ図2Aは、半導体の均一な層200が基板の上に堆積している。次に、図2Bに示されているように、例えば、アルミで形成された導電層、導電性ポリマーまたは導電性インクが、図のように堆積例えば、印刷によるまたはコーティングされた後、パターニングされて、回路構造を形成する。回路構造は、図示されているように、縦列電極またはデータライン202トランジスタのソース電極としても機能し、以下の記載のように形成される、ドレイン電極204、および、ドレイン電極204と連続している画素電極206を含む。実用的には、当然、非常に数多くのトランジスタで形成されるが、図の簡略化のために、図2B~図2Dは、わずかに縦横2個ずつからなるトランジスタのアレイの形成を示している。ゲート誘電体層は、次いで、堆積され、その後、また別の導電性膜が堆積される。これは、図に示すように、堆積例えば、印刷によるまたはコーティングされた後、パターニングされて、ゲート電極208とその関連する横列電極選択ラインを形成する図2Cを参照。ソース202、ドレイン204およびゲート208の各電極、画素電極206、および、横列と縦列の各電極は、更なる光露光ステップを必要とすることなく、こうして、半導体をパターニングするためのエッチングマスクとして用いられ得る。この目的のため、半導体はプラズマエッチング例えば、四フッ化炭素エッチングを用いて、または、マスクとして使われる回路構造をエッチングすることなく、半導体をエッチングする湿式エッチングを用いて、パターニングされ得る。この結果得られた半導体層のパターニングは、隣接する画素間の望ましからぬ電流リークを減らす。このとき、従来のプロセスにおいては、図2Aおよび図2Bに示されるステップの間で光露光を用いて半導体をパターニングすることが必要であるが、ここでは、更なる光露光ステップを必要としない。こうして、本発明による内部マスクプロセスは、非パターニング半導体トランジスタアレイを形成するプロセス前述した同時係属出願第09/565,413号、第2002/0106847号に記載と同じマスクステップ数のみを必要とするパターニング半導体層の製造を可能とする。こうして、半導体のパターニングに光露光を用いる従来のプロセスに比べ、内部マスクプロセスは、コストを削減し、複雑さも緩和して、高性能を可能とする。プロセスの複雑さを緩和することは、大量生産を可能にするための重要な要素である。本発明による内部マスクプロセスによって、ある種の回路を効率的にするために再設計する必要も生じ得ることは、評価されるべきである。例えば、図2A~図2Dで形成されるトランジスタは、トップゲートトランジスタであり、ゲート電極208は、トランジスタのチャネルを形成する半導体層200の領域の除去を妨げている。ボトムゲート設計を用いることが望ましいなら、半導体層200のチャネル領域を保護するために、他の回路要素が再配置される必要も生じ得る。補助誘電体層トランジスタおよびプロセス既に述べたように、本発明の第三の局面は、補助誘電体電界効果トランジスタを提供する。本トランジスタは、基板上に半導体材料の非パターニング層を形成することと、該半導体材料の層の下に横たわる第一の金属層の少なくとも2つのディスクリート領域を形成し、該少なくとも2つのディスクリート領域のそれぞれは、トランジスタの電極を形成することと、該第一の金属層と前記半導体材料の層の上に横たわる誘電体層を形成することと、該誘電体層の上に横たわる第二の金属層の少なくとも2つのディスクリート領域を形成し、該少なくとも2つのディスクリート領域のそれぞれは、トランジスタの電極を形成することと、該第一と第二の金属層をマスクとして用い、該半導体層をエッチングし、これによって、該基板上に少なくとも2つのトランジスタを形成するために、該半導体材料の層をパターニングすることとを包含する。本発明は、また、このような補助誘電体電界効果トランジスを形成するプロセスを提供する。本発明による補助誘電体電界効果トランジスタは、従来技術のトランジスタ設計に特有なソース-ドレイン重複容量overlapcapacitanceを減らすように設計される。アクティブマトリックスのバックプレーン製造は、典型的には、50μm未満の臨界寸法criticaldimensionを有するパターニングと露光の構造をともなう。光露光は、通常は、これらの寸法要求に応えられる唯一のパターニング技術である。しかし、光露光は、他のパターニング技術に比べ、比較的高価なプロセスである。スクリーン印刷など、よりコスト効率が高いパターニング技術は、従来のTFT構造の解像/露光要求に応えることができない。また、低解像度のパターニング技術を用いて作成されたバックプレーンや他のデバイスは、チャネル長が長く、その結果得られる大きなトランジスタのソース-ドレイン/ゲート寄生重複容量のため、性能が劣化する駆動電流が低いなどなどの問題を一般に生じる。本発明による補助誘電体トランジスタは、高解像度のパターニング技術を、デバイス性能をさほど劣化させることない低解像度のパターニング技術によって置き換えることを可能にする。補助誘電体トランジスタにおいて、ソース/ドレイン領域とゲートは、比較的厚い補助誘電体、そして、好ましくはlowk誘電体、例えば、二酸化珪素、BCBまたはポリイミドまたはスクリーン印刷可能な誘電体によって、分離され得る。従来型トランジスタにおいて、ソース/ドレイン電極とゲート電極は、ゲート誘電体によってのみ、分離される。このため、ゲート誘電体の要求に応えるため、最終のトランジスタ設計に、妥協点を設けることは不可避である。ゲート-ソース/ドレインの寄生重複容量を低くするためには、ゲート誘電体は、できるだけ厚くすべきであり、低い誘電率を有するべきである。しかしながら、高い駆動電流、急勾配のサブスレッショルド傾斜steepsub-thresholdslopeなどのパラメータによって測定されるような良好なデバイス性能を有するためには、誘電体は、できるだけ薄くすべきであり、高い誘電率を有するべきである。本発明の補助誘電体トランジスタは、ゲート誘電体に対するこれら2つの相反する要求を切り離すことも、ゲート誘電体と補助誘電体とを堆積することによって可能で、従って、従来型設計では不可避であった妥協点を避けることができる。こうして、補助誘電体は、トランジスタのチャネル領域の少なくとも一部には存在しない。2つの別々の誘電体をこのように用いることによって、寄生重複容量が減らされ、あるいは、許容可能な最大重複容量がより大きくなる。重複が大きいものが使われるなら、低コスト、低解像度のパターニングプロセスまたは印刷プロセスが、ゲート電極用に使われ得る。なぜなら、ゲート電極の物理的寸法は、トランジスタの臨界寸法すなわち、ソースからドレインまでの間隔で定義されるチャネル長より、かなり大きくなり得るからである。ゲート長がチャネル長より長いとき、ゲートが、ソースおよび/またはドレインと重なる領域は大きくなり得る。この重なりが、寄生容量の源となって、RCゲートライン遅れと、ゲートと画素間の容量を増やすため、ディスプレイ性能にマイナスの効果をもたらし得る。本発明は、こうした影響を最小限とし、この結果、低解像度のパターニングプロセスまたは印刷プロセスを用いて、ゲート電極が形成されるようにするものである。本発明による捕助誘電体トランジスタは、更なる重複を可能とすることで層から層への露光の要求を緩和する。低解像度パターニングプロセスは、当然、通常は、光露光のような高解像度プロセスより、シンプルで、コストもかからない。本発明による好ましい補助誘電体トランジスタおよびプロセスが、例示のみを目的とするが、添付図面の図3と図4を参照して、以下に記載される。図3と図4は、本製造プロセスの異なった2つの段階における補助誘電体トランジスタの模式断面である。図3に示すように、基板300の上に、アモルファスシリコンa-Si層302、金属層304および厚いlowkの補助誘電体層306が堆積されている。従来様式の光露光が用いられ、誘電体層306と金属層304の双方をパターニングするが、a-Si層302はパターニングしない。こうして、ソース電極Sとドレイン電極Dが形成される。次いで、図4に示すように、ゲート誘電体308が、基板300全体に堆積される。その後、ゲート電極310がスクリーン印刷される。ゲート310およびソースとドレイン電極間の重複領域はクリティカルでないから、ゲート110は、低解像度プロセスを使って、印刷あるいは堆積され得る。半導体302は、本プロセスの幾つかの異なったポイントすなわち、ソース/ドレイン金属層304が堆積される前か、この金属層がパターニングされた後において、堆積され得ることは、注意するべきである。また、図3と図4に示されるトランジスタ構造は、半導体とソース/ドレイン金属層間のオーム性接触のために、高ドープ半導体を必要としない。ソース/ドレイン金属層は、半導体と、直接接触し得ることにも、注意すべきである。さらに、ゲート電極310の領域の少なくとも一部に、ゲート誘電体308のみが存在し、lowk誘電体306は存在しないということにも、注意すべきである。これは、この領域において、ゲートが、比較的薄いゲート誘電体308のみを通じて、半導体層304に作用し得て、ゲート電極310は、補助誘電体306を通じて、作用することを必要とされないからである。本発明による補助誘電体プロセスは、アクティブマトリックスバックプレーンの製造において、コストを削減し、複雑さを緩和する。これは、シンプルで低コストなパターニング技術を可能とし、光露光のような複雑で高価な技術を置き換えることによる。また、層から層への露光に対する要求も緩和する。これらの構成は、光露光を用いる従来プロセスに比べウェブベースの製造に、より適したプロセスとなる。印刷薄型半導体プロセス既に述べたように、本発明は、印刷薄型半導体プロセスを提供する。本プロセスは、薄い半導体層を形成することと、該半導体層に直接、間隔を空けたソース電極とドレイン電極を印刷し、該ソース電極と該ドレイン電極との間の該半導体層に、チャネル領域を残すようにすることと、該半導体層の該チャネル領域の上に置かれたゲート誘電体層を提供することと、該半導体層の該チャネル領域から該ゲート誘電層と反対面上にゲート電極を提供することを包含する。本プロセスは、ソースとドレイン領域が、単一の印刷ステップで形成されるような薄膜トランジスタの製造を可能とする。上述のように、電気光学ディスプレイは、適切な性能を有する高価でないバックプレーンを必要とする。コスト分析によれば、シリコンベースのTFTにおいて、光露光は、トータル製造コストのかなりの割合を占めることが分かっている。また、真空処理膜の堆積も、製造コストのもう一つの原因である。また、既に述べたように、パターニングコストを減らすには、光露光ステップを排除し得るか、低コストな代替方法で置き換え得る。シリコン半導体のアクティブな層は、パターニングされないまま残されることもあるが、その代償として、画素間のリークがより大きくなる。金属のパターニングコストは、低コストパターニング技術を伴う光露光に置き換えることで、削減され得る。様々な印刷技術スクリーン、オフセット、フレキソグラビアflexogravureが、可能な置換である。しかしながら、従来型TFTにおいては、ソース/ドレイン領域は高ドープシリコンと金属からなり、いずれもパターニングされている。高ドープ半導体は、金属と半導体間のオーム性接触のために、必要とされる。ドープされたシリコンには、印刷できないから、このような従来型トランジスタのソース-ドレイン領域を、単一のステップで印刷することは、現在のところ、可能でない。本発明は、トランジスタ製造のプロセスに関する。そのプロセスにおいて、高ドープシリコン層の使用は、比較的薄い半導体層を用いること前述の第20020060321号を参照で、排除される。また、このようなトランジスタを印刷で形成するプロセスに関する。図5A~5D、図6Aと図6B、および、図7は、本発明による印刷薄膜プロセスによって提供されるトランジスタ製造プロセスの単純化を示したものである。図5A~図5Dは、光露光を伴う従来プロセスを用いたソース/ドレイン領域の形成を示す。本プロセスにおいて、基板500の上に、順に、半導体層502、高ドープ半導体層504、金属層506、および、フォトレジスト層508が堆積されている。フォトレジスト層508は、次いで、パターニングされ、図5Aに示す構造が得られる。次のステップにおいて、金属層506は、フォトレジスト508をマスクとして用い、エッチングされ、図5Bに示す構造が得られる。次いで、高ドープ半導体層504をエッチングし、図5Cに示す構造を製造するために、二回目のエッチングがフォトレジスト508とパターニング金属層506の双方がマスクとして使って行われる。最終的に、フォトレジスト508は除去され、図5Dに示すソース/ドレイン領域構造が得られる。図6Aと図6Bに、本発明の内部マスクプロセスに従う単純化プロセスを示す。図6Aと図6Bに示すプロセスにおいて、基板600の上に、順に、半導体層602、高ドープ半導体層604が堆積されている。金属または他の導電層606が、次いで、該高ドープ半導体層604の上に印刷され、図6Aに示す構造が得られる。該高ドープ半導体層604は、次いで、該金属層606をマスクとして用い、エッチングされ、図6Bに示す最終的なソース/ドレイン領域構造が得られる。図7は、本発明の単純化印刷薄型半導体プロセスを示す。シリコンの薄い半導体層702典型的には100nm未満であり、望ましくは50nm未満が、該基板700の上に堆積される。次いで、金属または他の導電層704が、半導体層702の上に印刷され、図7に示す最終的なソース/ドレイン領域構造が得られる。薄い半導体層を用いることで、高ドープシリコンコンタクト層が必要でなくなり、その結果、シンプルで低コストなプロセスとなる。このように、従来型プロセスは光露光を用い、多数のステップを必要としていたのに対し、本発明の印刷薄型半導体プロセスは、ソース/ドレイン領域および電極形成金属層を単一の低コストなステップで形成することを可能とする。本プロセスは、シリコンベースのアクティブマトリックスのバックプレーンのコストを削減し、さらに、プロセスの複雑化を従来のプロセスに比べ緩和するので、大量生産を容易にする。ダイオードバックプレーンを有する電気光学ディスプレイ既に述べたように、本発明の二つの局面は、ダイオードバックプレーンを有する電気光学ディスプレイすなわち、環状ダイオードバックプレーンおよび狭幅縦列電極バックプレーンに関する。電気光学ディスプレイ用バックプレーンは、非線形要素として、従来型トランジスタの代わりに、ダイオードを用いて作成され得ること、および、ダイオードベースのバックプレーンは、トランジスタベースのバックプレーンに比べ、原則的に高くないはずであることは、知られている。あるタイプのダイオードにおいて、溶解可能な有機材料をベースとしたものを用いられることができれば、特に大きなコスト削減ができる。なぜなら、真空処理と高温を必要とするトランジスタベースのバックプレーン製造に用いられるプロセスに比べて、このようなダイオードベースのバックプレーンは、溶解処理と低温で完全に実行されるプロセスを用いて製造され得るからである。しかしながら、ダイオードベースのバックプレーンを採用するにあたっては、2つの問題がある。第一に、上述した電気光学ディスプレイの大多数のタイプは極性に反応し、そのため、バックプレーンは、両極性の電圧を印加できなくてはならないことである。第二に、ダイオードは固有容量を有するので、ディスプレイ変化のために、任意の画素に電圧が印加されたとき、固有容量が電圧スパイクの原因となり、電気光学媒体の状態の望ましからぬ変化を招き得ることである。本発明は、上述の問題を緩和し、解消するために設計されたダイオードベースのバックプレーンを提供する。本発明の環状ダイオードの局面は、電気光学ディスプレイ用バックプレーンを提供する。本バックプレーンは、複数の画素を備え、各画素には環状ダイオードが備えられている。環状ダイオードは、順方向バイアスにおいて、いずれの方向にも伝導し、任意のダイオード構造を形成することで、形成され得る。また、逆方向バイアスも、同じ構造である。本発明の好ましい環状ダイオードを、添付図面の図8に示す。図8は、ダイオードベースのバックプレーンを有する電気光学ディスプレイの画素の模式的な側面図である。本電気光学ディスプレイは、バックプレーン基板800を含む。該基板800には、電極802と802’を形成するために、第一の金属層が堆積され、パターニングされている。該ディスプレイは、さらに、パターニングされた第一の有機層804と第二の有機層806とを含み、該有機層804と806が一体となって、有機ダイオードを形成する。図8の右側の層804と806は、所望の環状ダイオード構造を提供するために、左側の層と逆順になっていることに注意しなくてはならない。最終的に、ディスプレイは、画素電極808、電気光学媒体810封入電気泳動媒体として描かれている、および、前面電極812を備える。また、本発明の狭幅縦列電極バックプレーンの局面も、電気光学ディスプレイ用バックプレーンに関する。狭幅縦列電極バックプレーンは、複数の画素を備え、各画素にはダイオードが備えられている。該ダイオードと関連する該縦列電極は、該ダイオードの容量を減らすために、幅が狭くなっており、このため、該ダイオードに印加される電圧が変化したときに発生する電圧スパイクも減る。該狭幅縦列電極のコンタクト領域が限られているため、利用可能な駆動電流は減るが、これは、通常、深刻な問題ではない。なぜなら、多くの固体電気光学媒体で必要なのは、ごく小さな駆動電流だからである。縦列電極は、電極を製造するために、現在容易に利用可能な技術を用いて可能な最小幅まで、都合よく、狭くすることができるが、典型的には、約25μm未満である。図9に、図8に示すダイオードベースのバックプレーンの改造版を示す。電極802と802’の幅は、狭幅縦列電極902と902’とを提供するために、かなり小さくなっている。その結果、ダイオード容量は大きく減少する。有機層804と806によって覆われた基板の面積は、これら有機層が縦列電極902と902’を事実上包み込むようにして、一定に保たれている。これら狭幅縦列電極902と902’は、環状ダイオードの二等分点betweenthetwohalvesの中心に位置し、有機層804と806との接触面積が、ごく小さい単一の縦列電極によって、置き換えられ得ることは、理解されるべきである。狭幅縦列電極の利用は、当然、図9に示されたタイプのダイオードベースのバックプレーンに限定されない。例えば、図10は、基板1000、狭幅縦列電極1002、絶縁層1004、および、画素電極1006とを有する金属-絶縁体-金属MIMダイオードを示す。図11は、図9および図10とは異なった様式で成された低容量のダイオードベースのバックプレーンの1つの画素を示す。図11に示すバックプレーンは、従来幅の縦列電極1102を載せた基板1100を備える。縦列電極1102と実質的に同じ幅を有する半導体層または絶縁体層1104層1104の選択は、当然、MIMダイオードまたは金属-半導体-金属ダイオードのいずれを望むかによって決定されるが、その縦列電極1102の上に置かれている。厚い誘電体層1106は、望ましくは、誘電率が約3未満のlowk誘電体から形成され、これが、絶縁体層1104の上に置かれている。金属画素電極1108は、誘電体層1106の上に置かれているが、画素電極1108が誘電体層1106内に形成されるアパーチャを介して拡がり、層1104に接続する小さな領域には置かれていない。画素電極1108と層1104との間の接続領域は、画素電極の寸法に比べ、比較的小さく、ダイオードは小さな固有容量を有する。図11に示される画素構造は、幾つかの方法で変化され得ることは、理解されるべきである。例えば、層1104の寸法は、変化し得る。なぜなら、ダイオード構造で有効に機能しているのは、この層の一部のみで、それは画素電極1108と接触しているか、密接に隣接しているからである。また、誘電体層1106の厚さは、図11では、その幅に対し、非常に誇張されていることは理解されるべきである。例えば、実用的には、画素電極は一辺200μmの正方形であり得るのに対し、誘電体層1106の厚さは5μmであり得る。そのため、層1104と接続している画素電極の中央部での沈み込みは、いかなるものも、画素の電気光学性能に及ぼす影響が最小限となる。画素電極と層1104との間の接続領域の幅は、縦列電極1102の幅の4分の1未満であることが望ましく、さらに、10分の1未満であることが望ましい。それ以上に小さな比率でも達成され得る。例えば、200μm幅の画素電極と、それと同じ幅の縦列電極で、画素電極と層1104の間の接触領域が5μm幅の場合、比率は1:40になる。狭幅縦列電極であっても、各ダイオードには残留固有容量を幾分か有することがある。そこで、切り替わりのときに、幾分かの電圧スパイクが生じる。したがって、本発明によるダイオードベースのバックプレーンは、切り替わりにおいて、少なくとも小さな閾値を有する電気光学媒体に、最も適している。閾値を有するこのような電気光学媒体は既知である。例えば、2004年10月8日に出願された国際出願第PCT/US04/33188号を参照。"