"第1のトランジスタと、第2のトランジスタと、を有するメモリセルと、第1の配線と、第2の配線と、第3の配線と、第4の配線と、を有し、前記第1のトランジスタのソース電極またはドレイン電極の一方は、前記第1の配線に電気的に接続され、前記第1のトランジスタのソース電極またはドレイン電極の他方は、前記第4の配線に電気的に接続され、前記第2のトランジスタのソース電極またはドレイン電極の一方と、前記第1のトランジスタのゲート電極は電気的に接続され、前記第2のトランジスタのソース電極またはドレイン電極の他方は、前記第2の配線に電気的に接続され、前記第2のトランジスタのゲート電極は、前記第3の配線と電気的に接続され、前記第1のトランジスタはバックゲート電極を有していることを特徴とする半導体装置。請求項1において、前記メモリセルは容量素子を有し、前記容量素子は、前記第1のトランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。請求項1または請求項2において、前記バックゲート電極は、前記第1の配線に電気的に接続されていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項において、前記第2のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。請求項1乃至請求項4のいずれか一項において、前記第1のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。第1のトランジスタと、第2のトランジスタを有し、前記第2のトランジスタのソース電極またはドレイン電極の一方と、前記第1のトランジスタのゲート電極が電気的に接続され、前記第2のトランジスタのソース電極またはドレイン電極の他方と電気的に接続されたビット線を有する半導体装置の駆動方法であって、前記第2のトランジスタをオン状態として、前記ビット線に供給された電位を前記第1のトランジスタのゲート電極に供給し、その後、前記第2のトランジスタをオフ状態とすることにより、前記第1のトランジスタのゲート電極の電位を保持することを特徴とする半導体装置の駆動方法。請求項6において、前記第1のトランジスタのゲート電極に保持される前記電位は、複数の異なる電位のうちの1つであることを特徴とする半導体装置の駆動方法。請求項6乃至請求項7において、前記第1のトランジスタのゲート電極に保持される前記電位は、前記第1のトランジスタをオフ状態とする電位であることを特徴とする半導体装置の駆動方法。請求項7において、前記複数の異なる電位の電位差は、前記第1のトランジスタのしきい値ばらつきの標準偏差の2倍以上であることを特徴とする半導体装置の駆動方法。バックゲート電極を有する第1のトランジスタと、前記第1のトランジスタのソース電極またはドレイン電極の一方と電気的に接続する制御信号線を有し、前記第1のトランジスタのソース電極またはドレイン電極の他方と電気的に接続する読み出し信号線を有する半導体装置の駆動方法であって、前記制御信号線に読み出し制御電位を供給して、前記読み出し信号線の電位変化を検出することを特徴とする半導体装置の駆動方法。請求項10において、前記読み出し制御電位は、複数の異なる電位を有し、前記制御信号線への前記複数の異なる電位を有する読み出し制御電位の供給は、前記複数の異なる電位のうち絶対値が小さい電位から順に行うことを特徴とする半導体装置の駆動方法。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。高速動作が可能な半導体装置を提供することを目的の一とする。消費電力が低減された半導体装置を提供することを目的の一とする。本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。本発明の一態様は、書き込み用トランジスタと、バックゲート電極を有する読み出し用トランジスタと、を含むメモリセルと、制御信号線と、ビット線と、ワード線と、読み出し信号線と、を有し、読み出し用トランジスタのゲート電極は、書き込み用トランジスタのソース電極またはドレイン電極の一方と電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の一方は、制御信号線と電気的に接続され、読み出し用トランジスタのソース電極またはドレイン電極の他方は、読み出し信号線と電気的に接続され、書き込み用トランジスタのゲート電極は、ワード線と電気的に接続され、書き込み用トランジスタのソース電極またはドレイン電極の他方は、ビット線に電気的に接続されていることを特徴とする半導体装置である。本発明の一態様は、バックゲート電極を有する第1のトランジスタと、酸化物半導体を有する第2のトランジスタと、を含むメモリセルと、第1の配線と、第2の配線と、第3の配線と、第4の配線と、を有し、第1のトランジスタのゲート電極は、第2のトランジスタのソース電極またはドレイン電極の一方と、電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の一方と、第1のトランジスタのバックゲート電極は、第1の配線と電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の他方は、第4の配線と電気的に接続され、第2のトランジスタのゲート電極は、第3の配線と電気的に接続され、第2のトランジスタのソース電極またはドレイン電極の他方は、第2の配線に電気的に接続されていることを特徴とする半導体装置である。上記半導体装置において、書き込み用トランジスタ、または第2のトランジスタに、酸化物半導体を有するトランジスタを用いることで、リフレッシュ動作の頻度を極めて低くすることが可能となり、不揮発性の半導体装置を実現することができる。また、上記の半導体装置において、書き込み用トランジスタ、または第2のトランジスタの半導体層として、エネルギーギャップが3eVより大きい材料を用いることが好ましい。なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上少なくとも1×104秒以上、好ましくは1×106秒以上情報を保持可能な半導体装置をいう。また、上記の半導体装置において、ビット線、または第2の配線に供給された電位を、書き込み用トランジスタ、または第2のトランジスタを介して、書き込み用トランジスタ、または第2のトランジスタのソース電極またはドレイン電極の一方と読み出し用トランジスタ、または第1のトランジスタのゲート電極が接続されたノードに供給し、ノードに所定の電位を保持させることで情報の書き込みを行う。記憶させる情報データに応じて、ノードに保持する電位を変えることで、1つのメモリセルで複数種類のデータを記憶することができる多値型の半導体装置として機能させることができる。なお、読み出し用トランジスタ、または第1のトランジスタのしきい値ばらつきが小さいほど、メモリセルの多値化が容易となる。また、読み出し用トランジスタ、または第1のトランジスタのしきい値ばらつきが小さいほど、記憶容量が大きく、動作が安定した信頼性の高い半導体装置を実現することができる。メモリセルに記憶された多値情報の読み出しは、読み出し信号線、または第4の配線に電荷を供給プリチャージし、続いて、複数の読み出し制御電位VCLを読み出し信号線、または第1の配線に順次供給し、読み出し信号線、または第4の配線の電位変化を検出することで行うことができる。複数の読み出し制御電位VCLの供給は、複数の読み出し制御電位VCLの絶対値が小さい電位から順に供給すると、消費電力を低減できるため好ましい。また、情報を記憶するノードに容量素子を付加してもよい。容量素子を付加することで、ノードに記憶させた情報をさらに長時間にわたって保持することができる。本発明の一態様によれば、半導体装置の専有面積を削減でき、高集積化、大記憶容量化が可能な半導体装置を提供することができる。また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。さらに、情報を消去するための動作も不要であるため、高速な動作を容易に実現しうる。また、酸化物半導体を用いたトランジスタをメモリセルに適用することにより、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、半導体装置に電力が供給されない場合であっても、長期にわたって記憶内容を保持することが可能となる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図1乃至図2を参照して説明する。本実施の形態では、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタをトランジスタとして用いる場合について説明する。図1に、本実施の形態で開示する半導体装置の回路構成を示す。図1Aに示す半導体装置は、第1のトランジスタ201と、第2のトランジスタ202とを含む不揮発性のメモリセル200を有する。図1Aにおいて、第1の配線211制御信号線CLとも呼ぶと、第1のトランジスタ201TRRとも呼ぶのソース電極またはドレイン電極の一方は、電気的に接続されている。第1のトランジスタ201のソース電極またはドレイン電極の他方は、第4の配線214読み出し信号線RLとも呼ぶと電気的に接続されている。第1のトランジスタ201は、バックゲート電極203を有しており、バックゲート電極203は第1の配線211と電気的に接続されている。なお、バックゲート電極は、ゲート電極とバックゲート電極で、半導体層中に形成されるチャネル形成領域を挟むように配置される。バックゲート電極は導電層で形成され、意図せずチャネル形成領域に印加される電界を緩和し、トランジスタのしきい値ばらつきを低減させる効果を有する。また、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。第2のトランジスタ202トランジスタTRWとも呼ぶのソース電極またはドレイン電極の一方と、第1のトランジスタ201のゲート電極は、電気的に接続されている。第2のトランジスタ202のソース電極またはドレイン電極の他方は、第2の配線212ビット線BLとも呼ぶと電気的に接続されている。第2のトランジスタ202のゲート電極は、第3の配線213ワード線WLとも呼ぶと電気的に接続されている。第1のトランジスタ201は読み出し用のトランジスタとして機能し、第2のトランジスタ202は書き込み用のトランジスタとして機能する。書き込み用の第2のトランジスタ202のオフ電流は、使用時の温度例えば、25°Cで100zA1×10-19A以下、好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下であることが望ましい。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体は、エネルギーギャップが3.0eVから3.5eV程度と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては上述の低いオフ電流を達成しうる。このため、書き込み用のトランジスタの半導体層として、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を含むトランジスタはサブスレッショルドスイング値S値が小さく、該トランジスタを書き込み用トランジスタとして用いることで、メモリセルへの書き込みパルスを極めて急峻にすることができる。本実施の形態では、書き込み用の第2のトランジスタ202に、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流オフ電流が極めて小さいという特徴を有している。このため、第2のトランジスタ202をオフ状態とすることで、第2のトランジスタ202のソース電極またはドレイン電極の一方と、第1のトランジスタ201のゲート電極とが電気的に接続されたノード281ノードNDとも呼ぶの電荷を極めて長時間にわたって保持することが可能となる。読み出し用の第1のトランジスタ201に用いる半導体層の材料に大きな制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。読み出し用の第1のトランジスタ201には、第2のトランジスタ202ほどのオフ電流の制限はなく、メモリセルの動作速度を高速化するために、第2のトランジスタ202よりもスイッチング速度が速い例えば、電界効果移動度の値が大きいトランジスタを用いることができる。すなわち、第1のトランジスタ201の半導体層に、酸化物半導体以外の半導体材料を用いてもよい。選択する半導体材料によっては、第1のトランジスタ201のオフ電流が第2のトランジスタ202のオフ電流よりも高くなることがある。また、必要に応じて第1のトランジスタ201のチャネル長を短くするなどして、第1のトランジスタ201の半導体層に酸化物半導体材料を用いてもよい。なお、第1のトランジスタ201に酸化物半導体以外の材料を用いる場合の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた第1のトランジスタ201は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。なお、第2のトランジスタ202がオフ状態の場合、ノード281は絶縁体中に埋設された所謂、浮遊状態と見ることができ、ノード281には電位が保持される。すなわち、第1のトランジスタ201のゲート電極の電位が保持される。ノード281は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。酸化物半導体を用いた第2のトランジスタ202のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、第2のトランジスタ202のリークによる、ノード281に蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第2のトランジスタ202により、不揮発性のメモリセルを実現することが可能である。また、第2のトランジスタ202のオフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月もしくは一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。図1Bに示すメモリセル250は、図1Aに示すメモリセル200に容量素子220を付加した構成となっている。図1Bにおいて、容量素子220の一方の電極は、第1のトランジスタ201のゲート電極に電気的に接続され、容量素子220の他方の電極は、第5の配線215に電気的に接続されている。本実施の形態で開示する半導体装置は、動作原理上、容量素子を必要としないが、容量素子220を付加することで、ノード281の電位を、さらに長時間にわたって保持することが可能となる。そして、容量素子220を有することにより、ノード281に与えられた電荷の保持が容易になり、また、情報の読み出しをさらに精度よく行うことができる。容量素子220の他方の電極が接続する第5の配線215の電位は、0Vもしくは共通電位などの固定電位としておけばよい。また、固定電位でなくとも、第5の配線215の電位が、書き込み動作時と読み出し動作時において同じ電位であればよい。また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。続いて、メモリセル200への情報の書き込み書き換え動作について説明する。本実施の形態で開示するメモリセル200は、一つのメモリセルで複数種類の情報を記憶することができる多値型のメモリセルとして機能することができる。本実施の形態では、メモリセル200を4値型2ビット型のメモリセルとして用いる場合を例として説明する。まず、書き込み対象として選択されたメモリセル200に接続する第3の配線213ワード線WLの電位を、書き込み用トランジスタである第2のトランジスタ202がオン状態となる電位にして、第2のトランジスタ202をオン状態とする。ここでは、第3の配線213にハイレベル電位VWLHが与えられる。これにより、選択されたメモリセル200に接続する第2の配線212ビット線BLの電位がノード281ノードNDに供給される。メモリセル200に記憶させる4つのデータ00、01、10、11にそれぞれ対応する4つの電位V1、電位V2、電位V3、電位V4のうち、所望のデータに対応する電位をビット線BLに供給し、第2のトランジスタ202を介してノードNDに所望のデータを記憶させることができる。本実施の形態で説明する第1のトランジスタ201はn型トランジスタであるため、ノードNDに書き込まれる電位V1乃至電位V4は、第1のトランジスタ201のしきい値未満の電位を用いる。また、第1のトランジスタ201に正孔を多数キャリアとするp型トランジスタpチャネル型トランジスタを用いる場合は、ノードNDに書き込まれる電位V1乃至電位V4は第1のトランジスタ201のしきい値より大きい電位を用いる。いずれにしても、電位V1乃至電位V4は、第1のトランジスタ201がオフ状態を維持する電位とする。また、ノードNDに書き込む複数の電位の電位差、例えば、電位V1と電位V2の電位差が小さすぎると、ノードNDに正しいデータが書き込まれず、書き込み不良を発生させてしまう。書き込み不良の発生を抑えるための最小電位差は、ビット線BLに電位を供給するための電位生成回路の分解能と、読み出し時に読み出し信号線RLの電位変化を検出する電位検出回路の分解能と、第1のトランジスタ201のしきい値ばらつき等を考慮して決定することができる。第1のトランジスタ201のしきい値ばらつきは、想定している使用温度範囲及び使用条件における第1のトランジスタ201のしきい値ばらつきの標準偏差を用いて測定することができる。なお、メモリセル200を複数用いる場合は、想定している使用温度範囲及び使用条件における全ての第1のトランジスタ201のしきい値ばらつきの標準偏差を用いる。具体的には、電位生成回路の分解能と、電位検出回路の分解能と、第1のトランジスタ201のしきい値ばらつきのうち、もっとも大きい値を最小電位差とする。この時用いる第1のトランジスタ201のしきい値ばらつきは、標準偏差の2倍以上、好ましくは標準偏差の3倍以上、さらに好ましくは標準偏差の4倍以上の値を用いる。標準偏差の2倍以上を用いて最小電位差とすることで、書き込み不良の発生確率を4.6以下とすることができる。また、標準偏差の3倍以上を用いて最小電位差を決定すると、書き込み不良の発生確率を0.3以下とすることができる。また、標準偏差の4倍以上を用いて最小電位差を決定すると、書き込み不良の発生確率を0.006以下とすることができる。第1のトランジスタ201のしきい値ばらつきが小さいほど半導体装置の記憶容量を増加させやすくなる。半導体層に酸化物半導体を用いたトランジスタは、広い温度範囲において、しきい値のばらつきが小さいため、第1のトランジスタ201の半導体層に酸化物半導体を用いると、半導体装置の記憶容量を増加させやすく、また、書き込み不良の発生確率を下げられるため好ましい。本実施の形態では、最小電位差を1Vとし、電位V1を-1V、電位V2を-2V、電位V3を-3V、電位V4を-4Vとする。例えば、ノードNDにデータ10を記憶させる場合は、ビット線BLに-3Vを供給し、第2のトランジスタ202を介してノードNDに-3Vを書き込む。このようにして、メモリセル200に情報を記憶させることができる書き込みモード。書き込み終了後、第3の配線213の電位を、第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とする。ここでは、第3の配線213にローレベル電位VWLLが与えられる。また、メモリセル200を8値型3ビット型として用いる場合は、8つのデータに対応する8つの電位を用いることで実現できる。4ビット型や5ビット型も同様に実現することができるが、ビット数に制限されることなく、単に3値型や10値型などとして用いることもできる。つまり、任意のN個の異なる電位のいずれかNは2以上の整数の書込み及び読み出しが可能である。本実施の形態で示す半導体装置は、フローティングゲート型トランジスタの様に書き込み書き換え時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するのではなく、第2のトランジスタ202のスイッチング動作により電荷の移動が起こるため、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い。また、フローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要となるため、半導体装置の省電力化が実現できる。次に、メモリセル200に記憶された情報を読み出す読み出し動作について説明する。まず、第3の配線213の電位を、書き込み用トランジスタである第2のトランジスタ202がオフ状態となる電位にして、第2のトランジスタ202をオフ状態とする。ここでは、第3の配線213にローレベル電位VWLLが与えられる。次いで、第4の配線214に電荷を与えプリチャージ、第4の配線214の電位を0Vとする。次いで、読み出し対象メモリセルの第1の配線211制御信号線CLに、読み出し制御電位VCLを供給し、第4の配線214読み出し信号線RLの電位変化を検出することで、メモリセル200に記憶された情報を読み出すことができる読み出しモード。なお、プリチャージにより第4の配線214に与える電位は、該電位がノードNDに保持される電位よりも高く第1のトランジスタ201がp型トランジスタである場合は低く、かつ、読み出し制御電位VCLと異なる電位であれば、これに限らない。N値型のメモリセル200からの情報の読み出しは、N-1個の読み出し制御電位VCLを制御信号線CLに順次供給し、読み出し信号線RLの電位変化を検出することで行う。4値型のメモリセルの場合は、制御信号線CLに読み出し制御電位VCL1乃至読み出し制御電位VCL3を順次供給する。読み出し制御電位VCL1乃至読み出し制御電位VCL3は、それぞれ電位V1乃至電位V3の電位に応じて決定される。第1のトランジスタ201のしきい値をVth1とすると、k値目の電位Vkの検出に用いる読み出し制御電位VCLkは、数式1を満たすように設定することができる。例えば、第1のトランジスタ201のしきい値を2Vとすると、電位V1の検出に用いる読み出し制御電位VCL1は3V以上4V未満の範囲で設定すればよく、電位V2の検出に用いる読み出し制御電位VCL2は4V以上5V未満の範囲で設定すればよく、電位V3の検出に用いる読み出し制御電位VCL3は5V以上6V未満の範囲で設定すればよい。また、k値目の電位Vkの検出に用いる読み出し制御電位VCLkは、数式2を満たすように設定してもよい。数式2を用いる場合は、電位V1の検出に用いる読み出し制御電位VCL1は3V以上3.5V以下、電位V2の検出に用いる読み出し制御電位VCL2は4V以上4.5V以下、電位V3の検出に用いる読み出し制御電位VCL3は5V以上5.5V以下の範囲で設定すればよい。式2を用いて読み出し制御電位VCLを設定すると、VCLkとVCLk1の間にマージンをもたせることができるため、メモリセル200に記憶させた情報をより正確に読み出すことができるため好ましい。なお、第1のトランジスタ201にp型トランジスタを用いる場合は、式1及び式2の不等号の向きを逆にして適用することができる。ここで、本実施の形態で例示した4値型のメモリセル200の読み出し動作について、図1A及び図2のフローチャートを用いて説明する。なお、第1のトランジスタ201のしきい値を2Vとし、読み出し制御電位VCL1を3.5V、VCL2を4.5V、VCL3を5.5Vとする。まず、読み出し対象のメモリセル200に電気的に接続している読み出し信号線RLにプリチャージし、該読み出し信号線RLの電位を0Vとする処理301。次いで、読み出し対象のメモリセル200に電気的に接続している制御信号線CLに読み出し制御電位VCL1を供給する処理302。第1のトランジスタ201のバックゲート電極203は、制御信号線CLと電気的に接続しているため、バックゲート電極203に読み出し制御電位VCL1の3.5Vが印加される。この時、ノードNDに電位V1が書き込まれていると、第1のトランジスタ201のゲート電極には-1Vが印加されていることになる。このため、ゲート電極とバックゲート電極203に挟まれた半導体層には、両電極の合計電位である2.5Vが印加される。2.5Vは第1のトランジスタ201のしきい値電圧2Vよりも大きいため、第1のトランジスタ201がオン状態となり、制御信号線CLの電位が読み出し信号線RLに供給され、読み出し信号線RLの電位が変化する。すなわち、図2中の判断303においてYESが選択されて、処理311が実行され、メモリセル200にデータ00が記憶されていたと判定される。ノードNDに電位V2が書き込まれていると、第1のトランジスタ201のゲート電極に-2Vが印加されていることになる。この時、バックゲート電極203に読み出し制御電位VCL1が印加されても、両電極の合計電位は1.5Vであるため、第1のトランジスタ201のしきい値電圧よりも小さく、第1のトランジスタ201をオン状態とすることができない。すなわち、図2中の判断303においてNoが選択される。判断303においてNoが選択された場合、制御信号線CLに読み出し制御電位VCL2が供給され、バックゲート電極203に4.5Vが印加される処理304。すると、ゲート電極とバックゲート電極203に挟まれた半導体層に、両電極の合計電位である2.5Vが印加されるため、第1のトランジスタ201がオン状態となり、読み出し信号線RLの電位が変化する。すなわち、図2中の判断305においてYESが選択されて、処理312が実行され、メモリセル200にデータ01が記憶されていたと判定される。ノードNDに電位V3が書き込まれていると、第1のトランジスタ201のゲート電極に-3Vが印加されていることになる。この時、バックゲート電極203に読み出し制御電位VCL2が印加されても、両電極の合計電位は1.5Vであるため、第1のトランジスタ201をオン状態とすることができない。すなわち、図2中の判断305においてNoが選択される。判断305においてNoが選択された場合、制御信号線CLに読み出し制御電位VCL3が供給され、バックゲート電極203に5.5Vが印加される処理306。すると、ゲート電極とバックゲート電極203に挟まれた半導体層に、両電極の合計電位である2.5Vが印加されるため、第1のトランジスタ201がオン状態となり、読み出し信号線RLの電位が変化する。すなわち、図2中の判断307においてYESが選択されて、処理313が実行され、メモリセル200にデータ10が記憶されていたと判定される。ノードNDに電位V4が書き込まれていると、第1のトランジスタ201のゲート電極に-4Vが印加されていることになる。この時、バックゲート電極203に読み出し制御電位VCL3が印加されても、両電極の合計電位は1.5Vであるため、第1のトランジスタ201をオン状態とすることができない。すなわち、図2中の判断307においてNoが選択される。判断307においてNoが選択されるということは、4値型のメモリセルのうちデータ00、01、10の3値の記憶が否定されたことになるため、メモリセル200にはデータ11が記憶されていたと判定される処理314。このように、制御信号線CLに、読み出し制御電位VCL1乃至VCL3を順次供給することで、N値型のメモリセルの読み出しを最大N-1回の動作で終了することができる。本実施の形態では、読み出し制御電位VCL1乃至VCL3を電位が低い方から順に供給する例について示したが、電位が高い方から順に供給しても構わない。ただし、読み出し制御電位VCL1乃至VCL3を電位が高い方から順に供給すると、読み出し制御電位を変更する毎に読み出し信号線RLにプリチャージする動作が必要となるため、電位が低い方から順に供給する場合と比較して消費電力が多くなる。これらのことから、読み出し制御電位VCL1乃至VCL3の供給は、電位が低い方から順に行うことが好ましい。なお、第1のトランジスタ201にp型トランジスタを用いる場合は、上記理由により電位が高い方から順に供給することが好ましい。すなわち、読み出し制御電位VCLの絶対値が小さい方から順に供給することが好ましい。本実施の形態で開示する半導体装置は、動作原理上、DRAMで必須とされるキャパシタを用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。なお、本実施の形態においては、酸化物半導体を用いてオフ電流が少ない書き込み用トランジスタを実現しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料Eg>3eVなどを適用しても良い。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、図3および図4を用いて、実施の形態1に示した半導体装置をm×n個配置して、記憶容量を増加させた半導体装置の回路図の一例を示す。図3は、メモリセル1200が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図3に示す半導体装置は、複数のメモリセル1200が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイ1300と、m本のワード線WLと、m本の制御信号線CLと、n本の読み出し信号線RLと、n本のビット線BLを有している。また、メモリセルアレイ1300に信号を供給するための周辺駆動回路として、第1の駆動回路1211と、第2の駆動回路1212と、第3の駆動回路1213と、第4の駆動回路1214を有している。図3では、メモリセル1200として、実施の形態1に示したメモリセル200と同じ構成が適用されている。つまり、各メモリセル1200は、読み出し用トランジスタとして機能する第1のトランジスタ1201、書き込み用トランジスタとして機能する第2のトランジスタ1202を有している。第1のトランジスタ1201のゲート電極と、第2のトランジスタ1202のソース電極またはドレイン電極の一方とは電気的に接続され、第1のトランジスタ1201のソース電極またはドレイン電極の一方と、制御信号線CLは電気的に接続され、第1のトランジスタ1201のソース電極またはドレイン電極の他方と、読み出し信号線RLは電気的に接続されている。第1のトランジスタ1201は、バックゲート電極1203を有しており、バックゲート電極1203は制御信号線CLと電気的に接続されている。ビット線BLと、第2のトランジスタ1202のソース電極またはドレイン電極の他方は電気的に接続され、ワード線WLと、第2のトランジスタ1202のゲート電極は電気的に接続されている。また、i行j列のメモリセル1200i、jiは1以上m以下の整数、jは1以上n以下の整数は、ワード線WL_i、制御信号線CL_i、ビット線BL_j、読み出し信号線RL_jにそれぞれ接続されている。制御信号線CLは第1の駆動回路1211と接続されており、ビット線BLは、第2の駆動回路1212と接続されており、ワード線WLは、第3の駆動回路1213と接続されており、読み出し信号線RLは、第4の駆動回路1214と接続されている。第2の駆動回路1212は、ビット線BLに電位を供給するための電位生成回路を有しており、第4の駆動回路1214は、読み出し信号線RLの電位変化を検出する電位検出回路を有している。なお、ここでは、第1の駆動回路1211乃至第4の駆動回路1214をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。メモリセルアレイ1300が有するメモリセル1200へのデータの書き込みは、実施の形態1で説明した書き込みモードと同様に行うことができるが、データの書き込み中に、書き込み対象でないメモリセル1200に誤ってデータが書き込まれないように配慮する必要がある。メモリセルアレイ1300における書き込みモードの一例を以下に説明する。まず、書き込み対象行のワード線WL_iに、ワード線WL_iが接続しているメモリセル1200i、1乃至メモリセル1200i、nが有する第2のトランジスタ1202をオン状態とする電位を供給し、メモリセル1200i、1乃至メモリセル1200i、nが有する第2のトランジスタ1202をオン状態とする。この時、ワード線WL_i以外のワード線WLに、第2のトランジスタ1202をオフ状態とする電位を供給し、メモリセル1200i、1乃至メモリセル1200i、n以外のメモリセル1200が有する第2のトランジスタ1202をオフ状態とする。次に、ワード線WL_iに接続しているメモリセル1200i、1乃至メモリセル1200i、nに記憶させるそれぞれのデータに応じた電位Vkを、ビット線BL_1乃至ビット線BL_nに順次供給する。その後、ワード線WL_iの電位を第2のトランジスタ1202をオフ状態とする電位として、ワード線WL_iが接続しているメモリセル1200i、1乃至メモリセル1200i、nにデータを記憶させる書き込むことができる。ワード線WL_iに接続しているメモリセル1200i、1乃至メモリセル1200i、nへデータを書き込む場合は、前述したように一つずつ順に書き込みを行ってもよいが、全てのメモリセル1200に同時に書き込みを行ってもよいし、いくつかの単位毎に分けて書き込みを行ってもよい。続いて、メモリセルアレイ1300における読み出しモードの一例を説明する。メモリセルアレイ1300が有するメモリセル1200に記憶されているデータの読み出しは、実施の形態1で説明した読み出しモードと同様に行うことができるが、データの読み出し中に、読み出し対象でないメモリセル1200のデータを誤って読み出さないように配慮する必要がある。メモリセル1200i,jのデータを読み出す場合、読み出し信号線RL_jに接続しているメモリセル1200i,j以外のメモリセル1200が記憶しているデータが読み出し動作時に干渉しないようにするため、制御信号線CL_i以外の制御信号線CLXの電位を、制御信号線CLXと、該制御信号線CLXに接続するメモリセル1200のノードNDの合計電位が、第1のトランジスタ1201のしきい値未満の電位となるようにする。続いて、実施の形態1で説明した読み出しモードと同様に、制御信号線CL_iに順次読み出し制御電位VCLを供給し、読み出し信号線RL_jの電位変化を検出することで、メモリセル1200i,jに記憶されているデータを読み出すことができる。複数のメモリセル1200からデータを読み出す場合は、一つずつ順に読み出してもよいが、制御信号線CL_iに接続されているメモリセル1200i、1乃至メモリセル1200i、nのデータを同時に読み出してもよいし、いくつかの単位毎に分けて読み出してもよい。本実施の形態で開示する半導体装置は、動作原理上、DRAMで必須とされるキャパシタを用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集積化が可能となる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2から25F2とすることが可能となる。図4に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。センスアンプ回路は、端子Aの電位が参照電位Vref例えば、0Vより高いとハイデータを出力し、端子Aの電位が参照電位Vrefより低いとローデータを出力する。まず、トランジスタをオン状態として、端子Aに接続されたビット線BLにVBLHの電位をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Aに接続されたビット線BLの電位を、参照電位Vrefと比較すると、メモリセルに記憶された情報に応じて、出力データがハイデータもしくはローデータを出力する。このような読み出し回路と、読み出し制御電位VCLを組み合わせることにより、メモリセルにどのような値のデータが記憶されているかを判定することができる。なお、本実施の形態の読み出し回路は一例であり、他の公知の回路を用いても良い。本実施の形態ではNOR型の半導体装置の例を示したが、NAND型の半導体装置とすることもできる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、本明細書に開示する半導体装置に用いることができるトランジスタとその作製方法について、図5及び図7を用いて説明する。本実施の形態では、トランジスタの一例として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタについて詳細に説明する。図5Eに示すトランジスタ410は、基板400上に、ゲート電極401、ゲート絶縁層402、酸化物半導体層403、ソース電極405a、ドレイン電極405bを有している。トランジスタ410上には、絶縁層407第1の絶縁層ともいう、及び保護絶縁層409第2の絶縁層ともいうが順に積層されている。トランジスタ410は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。図5A乃至Eにトランジスタ410の作製方法の一例を示す。まず、基板400上に導電層を形成した後、第1のフォトリソグラフィ工程によりゲート電極401を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。基板400に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。また、基板400として、可撓性基板フレキシブル基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。基板400とゲート電極401との間に下地層を設けてもよい。下地層は、窒化シリコン、酸化シリコン、窒化酸化シリコン、又は酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板400からの不純物元素の拡散を防止する機能がある。また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板400からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、SIMS二次イオン質量分析計を用いた分析により得られる濃度ピークにおいて、1×1015/cm3以上1×1020/cm3以下とすればよい。なお、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。また、ゲート電極401の材料は、モリブデンMo、チタンTi、タンタルTa、タングステンW、アルミニウムAl、銅Cu、クロムCr、ネオジムNd、スカンジウムSc、マグネシウムMg等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。続いて、ゲート電極401上にゲート絶縁層402を形成する図5A参照。ゲート絶縁層402には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化ランタン、酸化セシウム、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が導入されたハフニウムシリケートHfSixOyNzx>0、y>0、Z>0、窒素が導入されたハフニウムアルミネートHfAlxOyNzx>0、y>0、Z>0等を用いることができ、プラズマCVD法やスパッタリング法等で形成することができる。また、ゲート絶縁層402は単層に限らず異なる層の積層でも良い。例えば、第1のゲート絶縁層としてプラズマCVD法により窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として酸化シリコン層SiOxx>0を積層して、ゲート絶縁層402としても良い。また、本実施の形態で説明する酸化物半導体は、不純物を除去して、酸化物半導体の主成分以外のキャリア供与体となる不純物が極力含まれないように高純度化された酸化物半導体である。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。例えば、μ波例えば周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。また、ゲート絶縁層402には、酸化物半導体と同種の成分でなる絶縁材料を用いると特に好ましい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層402に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、酸化物半導体と同種の成分とは、酸化物半導体の構成元素から選択される一または複数の元素を含むことを意味する。例えば、酸化物半導体がIn-Ga-Zn系の酸化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウムなどがある。また、ゲート絶縁層402を積層構造とする場合には、酸化物半導体と同種の成分でなる絶縁材料でなる膜以下、膜aと、膜aの成分材料とは異なる材料を含む膜以下、膜bとの積層構造とするとなお良い。膜aと膜bとを酸化物半導体層側から順に積層した構造とすることで、電荷は膜aと膜bとの界面の電荷捕獲中心に優先的に捕獲される酸化物半導体層と膜aとの界面との比較ため、酸化物半導体層の界面での電荷捕獲を十分に抑制することができるようになり、半導体装置の信頼性が向上するためである。また、ゲート絶縁層402、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極401が形成された基板400、又はゲート絶縁層402までが形成された基板400を予備加熱し、基板400に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層407の成膜前に、ソース電極405a及びドレイン電極405bまで形成した基板400にも同様に行ってもよい。次いで、ゲート絶縁層402上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体層を形成する。なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層402の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、アルゴン等の希ガス雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴンガスに代えて窒素ガス、ヘリウムガス、酸素ガスなどを用いてもよい。酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層本実施の形態ではゲート絶縁層402に相当するに対して、後述する酸素プラズマドープと同様の方法により、酸素ガスの代わりに塩素系ガスやフッ素系ガスなどのハロゲンガスを用いて、ハロゲン元素を導入してもよい。また、ハロゲン元素の導入は、イオン注入法またはイオンドーピング法を用いてもよい。酸化物半導体層が形成される絶縁層にハロゲン元素を導入することで、該絶縁層中の水素を固定化し、該絶縁層中から酸化物半導体層中への水素の拡散を防ぐことができる。また、該絶縁層中に、ハロゲン元素と同時に酸素を導入してもよい。なお、これら元素の導入は、該絶縁層と酸化物半導体層との界面に与えるダメージが最小限となる条件で行うことが好ましい。酸化物半導体層に用いる酸化物半導体としては、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する金属酸化物を用いることができる。例えば、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-Ga-O系酸化物半導体、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。さらに、Ga、Sn、Hf、Al、ランタノイドを含有させてもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は問わない。また、InとGaとZn以外の元素を含んでもよい。なお、酸化物半導体は非晶質でもよく、一部または全部が結晶化していてもよい。酸化物半導体に、結晶性を有する酸化物半導体を用いる場合は、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下の表面上に形成するとよい。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Sn、Zn、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本実施の形態では、酸化物半導体層としてIn-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。In-Ga-Zn-O系酸化物半導体をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用い、In-Ga-Zn-O層を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。また、In-Zn-O系酸化物半導体を形成する場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1から1:2モル数比に換算するとIn2O3:ZnO=25:1から1:4、好ましくはIn:Zn=20:1から1:1モル数比に換算するとIn2O3:ZnO=10:1から1:2、さらに好ましくはIn:Zn=15:1から1.5:1モル数比に換算するとIn2O3:ZnO=15:2から3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn-O系酸化物半導体は、ITZOと呼ぶことができる。In-Sn-Zn-O系酸化物半導体を形成する場合は、ITZOをスパッタ法で成膜するためのターゲットの組成比を、原子数比でIn:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、またはIn:Sn:Zn=20:45:35などとすればよい。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができる。酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度9N、露点-121°C、含有H2O量0.1ppb以下、含有H2量0.5ppb以下が好ましく、酸素を用いる場合は、純度8N、露点-112°C、含有H2O量1ppb以下、含有H2量1ppb以下が好ましい。酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは300°C以上500°C以下として行う。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源電力0.5kW、スパッタガスとして酸素酸素流量比率100を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。次いで、第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層中の過剰な水素水や水酸基を含むを除去脱水化または脱水素化することができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。第1の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、250°C以上750°C以下、または400°C以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行う。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の加熱処理として、650°C以上700°C以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とする。次いで、酸化物半導体層を第2のフォトリソグラフィ工程により島状の酸化物半導体層441に加工する図5B参照。また、島状の酸化物半導体層441を形成するためのレジストマスク420をインクジェット法で形成してもよい。レジストマスク420をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、ゲート絶縁層402にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。レジストマスク420を除去した後、イオン注入法やイオンドーピング法により酸化物半導体層441に酸素430を導入してもよい。また、酸素430の導入は、酸素プラズマドープ法により行ってもよい。具体的には、高周波RFを用いて酸素430をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、酸化物半導体層441が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素430を導入することができる図5C参照。酸素430を酸化物半導体層441に供給して、酸化物半導体層441中に、酸化物半導体の化学量論比を超えて好ましくは2倍まで2倍未満酸素を含有させる。酸素の含有量を多くしすぎると、水素吸蔵合金水素貯蔵合金のように、かえって酸化物半導体層441が水素を取り込んでしまう恐れがあるためである。なお、これは、単結晶の場合の酸素の数量をYとして、Yを超える程度、好ましくは、Yを超えて2Yまで、と表現することもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の酸化物半導体中の酸素の量Zを基準として、Zを超える程度、好ましくは、Zを超えて2Zまでとすることもできる。酸化物半導体層441にドープされる酸素430は酸素ラジカル、酸素原子、及び/又は酸素イオンを含む。よって、酸化物半導体層において酸素の含有量は水素の含有量より大きくなる。例えば、酸化物半導体層441の組成がInGaZnOxで表されるとすると、In:Ga:Zn=1:1:1である酸化物の単結晶構造より導かれる化学式はInGaZnO4であるから、xは4を越えて8までとなる酸素過剰領域を有する酸化物半導体層441を形成する。同様に、酸化物半導体層441の組成がInGaZn2Oxで表されるとすると、xは5を越えて10までとなる酸素過剰領域を有する酸化物半導体層441を形成する。なお、酸素過剰領域は、酸化物半導体層の一部界面も含むに存在していればよい。なお、酸化物半導体層において、酸素は主たる成分材料の一つである。このため、酸化物半導体層中の酸素濃度を、SIMSSecondaryIonMassSpectroscopyなどの方法を用いて、正確に見積もることは難しい。つまり、酸化物半導体層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。ところで、酸素にはO17やO18といった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の0.037、0.204程度であることが知られている。つまり、酸化物半導体層中におけるこれら同位体の濃度は、SIMSなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体層中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体層に意図的に酸素が添加されたか否かを判別しても良い。例えば、O18の濃度を基準に用いると、酸素が添加された領域における酸素の同位体の濃度D1O18と、酸素が添加されていない領域における酸素の同位体の濃度D2O18との間には、D1O18>D2O18が成立する。また、酸化物半導体層441に添加される含まれる酸素430の少なくとも一部は酸素の不対結合手を酸化物半導体中で有することが好ましい。不対結合手を有することにより、層中に残存しうる水素と結合して、水素を固定化非可動イオン化することができるためである。酸化物半導体層441に添加される酸素酸素ラジカル、酸素原子、及び/又は酸素イオンは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素430を発生させ、酸化物半導体層441を処理することができる。酸化物半導体層441に酸素430を導入することで、酸素が過剰に導入された酸化物半導体層441が形成される。酸素の電気陰性度は3.0と、電気陰性度が約2.0である酸化物半導体層中の金属Zn、Ga、Inよりも大きいため、水素に対して酸素を過剰に含有させることで、M-H結合より水素原子を奪い、OH基を形成する。なお、このOH基は、Mと結合してM-O-H基を形成しうる。すなわち、酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或いは該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成する。特に不対結合手を有する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって、後に行われる第2の加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。酸化物半導体層441に酸素430を導入した後、第2の加熱処理好ましくは200°C以上600°C以下、例えば250°C以上550°C以下を行う。例えば、窒素雰囲気下で450°C、1時間の第2の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。以上の工程を経ることによって、酸素430の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、第1の加熱処理で除去しきれなかった水素、水分、水酸基又は水素化物水素化合物ともいうなどの水素分子を含む不純物を酸化物半導体層441中から排除することができる。また、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い、酸化物半導体層441をi型真性化することができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、酸化物半導体層441を、電気的にi型化された酸化物半導体層403とすることができる。次いで、ゲート絶縁層402、及び酸化物半導体層403上に、ソース電極及びドレイン電極これと同じ層で形成される配線を含むとなる導電層を形成する。ソース電極、及びドレイン電極に用いる導電層としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Mgからから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化物窒化チタン、窒化モリブデン、窒化タングステン等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属またはそれらの金属窒化物窒化チタン、窒化モリブデン、窒化タングステンを積層させた構成としても良い。また、ソース電極、及びドレイン電極に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。第3のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行ってソース電極405a、ドレイン電極405bを形成した後、レジストマスクを除去する。なお、トランジスタ410のチャネル長Lは、酸化物半導体層403に接するソース電極405aとドレイン電極405bの間隔幅によって決定される図5E参照。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電層のエッチングの際に、酸化物半導体層403がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電層のみをエッチングし、酸化物半導体層403を全くエッチングしないという条件を得ることは難しく、導電層のエッチングの際に酸化物半導体層403は一部のみがエッチングされ、溝部凹部を有する酸化物半導体層となることもある。本実施の形態では、導電層としてTiを用い、酸化物半導体層にはIn-Ga-Zn-O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水アンモニア、水、過酸化水素水の混合液を用いると良い。次いで、酸化物半導体層403の一部に接し、ソース電極405aとドレイン電極405bの上に絶縁層407を形成する。図5D参照。絶縁層407は、少なくとも1nm以上の膜厚とし、スパッタリング法など、絶縁層407に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層407の形成方法に特に限定はなく、例えば、プラズマCVD法やスパッタリング法などの成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法が好適である。絶縁層407に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ酸化物半導体層のバックチャネル半導体層のゲート電極から遠い側の領域。トランジスタ410では、酸化物半導体層403中における、絶縁層407との界面近傍の領域。が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。従って、絶縁層407は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。絶縁層407としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、絶縁層407として、または、絶縁層407と積層して、酸化物半導体と同種の成分でなる金属酸化物層を形成してもよい。本実施の形態では、絶縁層407として膜厚200nmの酸化シリコンをスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン層のスパッタリング法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。酸化物半導体や、絶縁層407の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層407は、絶縁層407中に含まれる不純物の濃度を低減することができる。また、絶縁層407の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。絶縁層407を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第3の加熱処理好ましくは200°C以上600°C以下、例えば250°C以上550°C以下を行ってもよい。例えば、窒素雰囲気下で450°C、1時間の第3の加熱処理を行ってもよい。第3の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域は絶縁層407と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。酸化物半導体層と酸素を含む絶縁層407とを接した状態で熱処理を行うと、酸素を含む絶縁層407より酸素をさらに酸化物半導体層へ供給することができる。なお、酸素を含む絶縁層407は、酸素過剰領域を有する絶縁層であることが好ましい。以上の工程でトランジスタ410が形成される。トランジスタ410は、水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層より意図的に排除し、酸素が供給されることによりi型化された酸化物半導体層403を含むトランジスタである。よって、トランジスタ410は、電気的特性変動が抑制されており、電気的に安定である。絶縁層407上にさらに保護絶縁層409を形成してもよい。例えば、プラズマCVD法やスパッタリング法等を用いて酸化アルミニウム層を形成する。保護絶縁層409には、水分などの不純物をほとんど含まず、更にアルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるとよい。具体的には、窒化シリコン層、窒化アルミニウム層、酸化アルミニウム層などを用いると良い。本実施の形態では、保護絶縁層409に酸化アルミニウムを用いる図5E参照。保護絶縁層409に用いる酸化アルミニウムは、絶縁層407まで形成された基板400を100°C以上400°C以下の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、アルミニウムのターゲットを用いて成膜する。この場合においても、絶縁層407と同様に、処理室内の残留水分を除去しつつ保護絶縁層409を成膜することが好ましい。また、保護絶縁層409にバリア性の高い材料を用いると、酸化物半導体層中からの酸素脱離を防ぐことができる。特に、保護絶縁層409と、ゲート絶縁層402または下地層図示せずをバリア性の高い材料で形成すると有効である。即ち、酸化物半導体層を挟むようにバリア性の高い材料を設けると、半導体装置の信頼性を向上させることができる。トランジスタ410の形成後、さらに大気中で100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を1サイクルとする処理を複数回繰り返して行ってもよい。また、第1の加熱処理を行わず、第2の加熱処理を第1の加熱処理の条件で行ってもよい。図7Aに、トランジスタ410にバックゲート電極を形成した構成例を示す。バックゲート電極は、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極は導電層で形成され、ゲート電極と同様に機能させることができる。また、バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極は、ゲート電極、ソース電極、ドレイン電極などと同様の材料及び方法により形成することができる。図7Aにおいて、バックゲート電極411は、酸化物半導体層403のチャネル形成領域上に、絶縁層407及び保護絶縁層409を介して形成されている。図7Aは、バックゲート電極411を保護絶縁層409上に形成する例を示しているが、バックゲート電極411は、絶縁層407と保護絶縁層409の間に形成してもよい。本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純度化し、酸素を供給してi型真性の酸化物半導体、又はi型に限りなく近い酸化物半導体としたものである。従って、上述のトランジスタに用いられる酸化物半導体層は、電気的にi型化した酸化物半導体層である。また、i型化された酸化物半導体中にはキャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とすることができる。酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、チャネル幅1μmあたりのオフ電流を室温下において10aA1×10-17A以下にすること、さらには、1aA1×10-18A以下、さらには1zA1×10-21A以下、さらには1yA1×10-24A以下にすることが可能である。また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス-熱ストレス試験BT試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、実施の形態3に示したトランジスタとは異なる構成のトランジスタについて説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。図6Aに示すトランジスタ450は、基板400上に、ゲート電極401、ゲート絶縁層402、酸化物半導体層403、チャネル保護層406、ソース電極405a、ドレイン電極405bを有している。トランジスタ450上には、保護絶縁層409が積層されている。トランジスタ450は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つであり、逆スタガ型トランジスタの一つでもある。酸化物半導体層403とチャネル保護層406の成膜は、酸化物半導体層403とチャネル保護層406の界面を大気に触れさせることなく、連続して行うことが好ましい。大気に触れず連続して成膜することで、酸化物半導体層403とチャネル保護層406の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐことができる。チャネル保護層406は、ゲート絶縁層402と同様の材料及び方法により成膜することができる。また、チャネル保護層406として酸化物半導体と同種の成分でなる金属酸化物を用いてもよい。チャネル保護層406として酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。なお、該金属酸化物層としては、酸化ガリウムを用いるのが好ましい。酸化ガリウムは、バンドギャップEgが大きいので、酸化ガリウムによって酸化物半導体層を挟むことで、酸化物半導体層と金属酸化物層との界面において、エネルギー障壁が形成され、その界面においてキャリアの移動は妨げられる。したがって、キャリアは酸化物半導体から金属酸化物に移動することなく、主として、酸化物半導体層中を移動する。一方、水素イオンは、酸化物半導体層と金属酸化物層との界面を通過して、例えば、酸化物半導体層と接する面と対向する面の界面例えば、絶縁層との界面近傍に蓄積される。その付近はキャリアの流れる領域からは離れているため、トランジスタのしきい値電圧への影響を与えない、またはその影響が極めて少ない。なお、酸化ガリウムとIn-Ga-Zn-O系の材料を接触させた場合のエネルギー障壁は、伝導帯側で約0.8eVとなり、価電子帯側で約0.9eVとなる。チャネル保護層406、ソース電極405a、及びドレイン電極405b上にさらに水分や水素などの不純物が酸化物半導体層403に再混入しないように、これらが外部から侵入することをブロックする保護絶縁層409を形成することが好ましい。保護絶縁層409は、実施の形態3と同様に形成することができる。また、保護絶縁層409として、または、保護絶縁層409と積層して、酸化ガリウムを形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、トランジスタ450のチャネル長Lは、キャリアの流れる方向と平行な方向で、酸化物半導体層403と接するチャネル保護層406の幅で定義される。図7Bに、トランジスタ450にバックゲート電極411を形成した構成例を示す。バックゲート電極411は、酸化物半導体層403のチャネル形成領域上に、保護絶縁層409を介して形成されている。図7Bは、バックゲート電極411を保護絶縁層409上に形成する例を示しているが、ソース電極405a及びドレイン電極405bと同じ層を用いて、チャネル保護層406上にバックゲート電極411を形成してもよい。図6Bに示すトランジスタ460は、基板400上に、ソース電極405a、及びドレイン電極405b、酸化物半導体層403、ゲート絶縁層402、ゲート電極401を有している。基板400と酸化物半導体層403の間には、下地層436が形成されている。トランジスタ460上には、保護絶縁層409が形成されている。トランジスタ460は、トップゲート構造の一つであり順スタガ型トランジスタともいう。下地層436は、実施の形態3で説明した下地層と同様に形成することができる。また、下地層436として、酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。トランジスタ460は、下地層436上に導電層を形成した後、第1のフォトリソグラフィ工程により、ソース電極405a、及びドレイン電極405bを形成する。ソース電極405a、及びドレイン電極405bは、実施の形態3で説明したソース電極405a、及びドレイン電極405bと同様の材料及び方法で形成することができる。第1のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。酸化物半導体層403に接するソース電極405aとドレイン電極405bの間隔幅によって、トランジスタ460のチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nmから数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて第1のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。ゲート電極401、ゲート絶縁層402上に、さらに水分や水素などの不純物が酸化物半導体層403に再混入しないように、これらが外部から侵入することをブロックする保護絶縁層409を形成することが好ましい。保護絶縁層409は、実施の形態3と同様に形成することができる。また、保護絶縁層409として、または、保護絶縁層409と積層して、酸化ガリウム層を形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。図7Cに、トランジスタ460にバックゲート電極411を形成した構成例を示す。バックゲート電極411は、酸化物半導体層403のチャネル形成領域と重畳する位置に、下地層436を介して形成されている。バックゲート電極411の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。図6Cに示すトランジスタ470は、基板400上に、ゲート電極401、ゲート絶縁層402、酸化物半導体層403、ソース電極405a、ドレイン電極405bを有している。トランジスタ470上には、絶縁層407、及び保護絶縁層409が順に積層されている。トランジスタ470は、ボトムゲート構造のトランジスタの一つである。トランジスタ470のチャネル長Lは、酸化物半導体層403に接するソース電極405aとドレイン電極405bの間隔幅によって決定される。図7Dに、トランジスタ470にバックゲート電極411を形成した構成例を示す。バックゲート電極411は、ゲート電極とバックゲート電極411で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極411は導電層で形成され、ゲート電極と同様に機能させることができる。また、バックゲート電極411の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極411は、ゲート電極、ソース電極、ドレイン電極などと同様の材料及び方法により形成することができる。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図8を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図8Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図8Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図8Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図8Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図8Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。また、表示パネル742はタッチパネルを備えており、図8Dには映像表示されている複数の操作キー745を点線で示している。なお、太陽電池セル749で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。筐体740と筐体741の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図8Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図8Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"