基板と、前記基板上方に絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫き、前記積層体中に設けられた弗素を含むシリコンピラーと、前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するように設けられたブロック絶縁膜と、前記シリコンピラー中に設けられた埋込部と、を備えた不揮発性半導体記憶装置。1本の前記シリコンピラーの下端部と他の1本の前記シリコンピラーの下端部を接続し、かつ弗素を含むシリコン接続部を備えた請求項1に記載の不揮発性半導体記憶装置。前記シリコンピラーの最上部の方が最下部よりも弗素原子数が多いことを特徴とする請求項1又は請求項2に記載の不揮発性半導体記憶装置。基板上に絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体の積層方向に延びる第1の貫通ホールを形成する工程と、前記第1の貫通ホールの内面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、前記シリコン膜の内面上に、前記積層体の積層方向に延び、かつ弗素を含む埋込部を埋設する工程と、熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜を加工し、溝を形成する工程と、前記溝に犠牲膜を埋め込む工程と、前記第1の絶縁膜及び前記犠牲膜上に絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、前記積層体に、積層方向に前記犠牲膜に通じる第1の貫通ホールを形成する工程と、前記犠牲膜を除去し、一対の前記第1の貫通ホールの下端部を連通する開口部を形成する工程と、前記第1の貫通ホール及び前記開口部の露出した面上に、順にブロック絶縁膜、電荷蓄積層、トンネル絶縁膜、及びシリコン膜を積層する工程と、前記シリコン膜に接するように、弗素を含む埋込部を埋設する工程と、熱処理により、前記埋込部中の弗素原子を前記シリコン膜に拡散する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。本発明が解決しようとする課題は、チャネルにおける電子の移動度低下を抑制する不揮発性半導体記憶装置及びその製造方法を提供することである。実施形態に係る不揮発性半導体記憶装置は、基板を持つ。基板上方には、絶縁膜及び電極膜が交互に積層された積層体が設けられている。前記積層体を貫き、前記積層体中に弗素を含むシリコンピラーが設けられている。前記シリコンピラーの前記積層体に対向する面上にトンネル絶縁膜が設けられている。前記トンネル絶縁膜の前記積層体に対向する面上には電荷蓄積層が設けられている。前記電荷蓄積層の前記積層体に対向する面上に前記電極膜と接するようにブロック絶縁膜が設けられている。前記シリコンピラー中に埋込部が設けられている。以下、本発明の実施形態について図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置について以下説明する。図1は、本実施形態に係る不揮発性半導体記憶装置を示す断面図である。以下、XYZ直交座標系を導入し、説明する。X方向は、紙面表から裏に向かう方向、Y方向は、紙面右から左へ向かう方向、Z方向は、紙面下から上へ向かう方向である。本実施形態に係る不揮発性半導体記憶装置は、シリコン基板1上層部分にバックゲートとしての不純物拡散層が設けられている。図1のように、シリコン基板1上には、バックゲート絶縁膜2及びバックゲート導電膜3が設けられている。バックゲート導電膜3上には、絶縁膜4及び電極膜5が交互に積層された積層体6が設けられる。絶縁膜4には、例えばシリコン酸化膜が用いられ、電極膜5には、例えばポリシリコンが用いられる。電極膜5は、後述するメモリセルの制御ゲート電極として用いられ、絶縁膜4は、電極膜5の層間を絶縁する働きを持つ。なお、図1には、積層体6は、絶縁膜4及び電極膜5をそれぞれ4層ずつ積層した構造としているが、積層数はこれに限らない。積層体6上には、分離絶縁膜7が設けられている。分離絶縁膜7には、例えばシリコン酸化膜が用いられる。積層体6及び分離絶縁膜7をシリコン基板1に対して実質的に垂直方向に貫く複数のシリコンピラー81が設けられる。ここで、シリコンピラー81は、後述するシリコン接続部82と合わせてシリコン膜8を構成する。シリコン膜8には、弗素を含むポリシリコンが用いられる。シリコン膜8は、本実施形態に係る不揮発性半導体記憶装置において、チャネルとして機能する。ポリシリコン中に含まれる弗素濃度について以下説明する。図2は、燐濃度が4×1018cm3であるポリシリコンについて、ポリシリコン中に含まれる弗素原子濃度に対するポリシリコンの抵抗率を表した図である。図2のように、ポリシリコンの弗素濃度が、2×1019cm3以上のとき、結晶粒界におけるダングリングボンドが弗素原子により終端されることで抵抗率が下がり、また2×1021cm3以上のとき、ポリシリコンの結晶粒中に弗素が存在することにより、抵抗率が上がる。ここで、弗素濃度2×1019cm3及び2×1021cm3は、シリコン膜8中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で示すと、それぞれ004及び4である。したがって、2×1019cm3~2×1021cm3のときにチャネルにおける電子の移動度が上がり、抵抗率が低下可能なことが分かる。なお、本発明中における弗素濃度は、セシウムイオンを用いたSIMSSecondaryIonMassSpectrometryにより測定されたものである。本実施形態においては、上述の濃度の弗素がシリコン膜8に含まれていることにより、チャネルであるシリコン膜8のポリシリコン中の結晶粒界におけるダングリングボンドに起因したトラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。なお、シリコンピラー81の断面積が、下層に比べて上層の方が大きい場合には、シリコンピラー81中に含まれる弗素原子数は、最下部よりも最上部の方が多くてもよく、特に上層になるにつれて弗素原子数が多くなってもよい。シリコンピラー81は、XY面において、一定の間隔でマトリクス状に配置されている。シリコンピラー81の形状は、例えば中空を有する円錐形状、楕円錐形状や、中空を有する円柱形状、楕円柱形状であり、Z方向から見た断面形状では、例えば円状、楕円状である。シリコンピラー81の断面形状が円状とした場合の穴径は、例えば70nmであり、シリコンピラー81の高さは、例えば21μmである。バックゲート導電膜3中には、一対のシリコンピラー81の下端部を接続するシリコン接続部82が設けられる。シリコン接続部82は、例えば弗素を含むポリシリコンにより形成される。シリコンピラー81の積層体6に対向する面上にトンネル絶縁膜9が設けられる。トンネル絶縁膜9には、例えばシリコン酸化膜が用いられる。トンネル絶縁膜9の積層体6に対向する面上には電荷蓄積層10が設けられる。電荷蓄積層10には、例えばシリコン窒化膜が用いられる。電荷蓄積層10の積層体6に対向する面上には、電極膜5及び絶縁膜4と接するブロック絶縁膜11が設けられる。ブロック絶縁膜11には、例えばシリコン酸化膜が用いられる。なお、トンネル絶縁膜9、電荷蓄積層10、及びブロック絶縁膜11に相当する膜は、シリコンピラー81だけでなく、シリコン接続部82を取り囲むように設けられている。シリコン膜8のシリコンピラー81中には積層体6の積層方向に延びる埋込部12が設けられる。埋込部12は、例えば弗素を含む絶縁部であることが望ましいが、必ずしも弗素が含まれていなくても良い。埋込部12が絶縁部である場合、シリコンピラー81と埋込部12との界面における界面準位密度を低減でき、ゲート電極に電圧を印加していない場合において、チャネルに電流が流れることを抑制することができる。埋込部12には、例えば弗素を含むシリコン酸化膜が用いられる。埋込部12には、他にも弗素を含むシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。埋込部12は、埋込部12に接するシリコンピラー81及びシリコン接続部82のポリシリコンに弗素原子を拡散させ、ポリシリコン中のダングリングボンドを終端化させるものである。シリコン膜8と埋込部12との界面に、ポリシリコンのダングリングボンド存在する場合、チャネルにおける電子の移動度が低下する。本実施形態によれば、埋込部12は成膜時に弗素を含むため、シリコン膜8と埋込部12との界面におけるダングリングボンドは、十分に弗素により終端している。これにより、チャネルにおける電子の移動度低下を抑制することができる。埋込部12は成膜時には弗素を含んでいる必要があるが、ポリシリコンに弗素を拡散した後は、弗素を含んでいなくても構わない。成膜時の埋込部12に含まれる弗素濃度は、埋込部12中に含まれる原子数に対する弗素原子数を百分率で表した原子組成百分率で表すと、例えば01以上である。さらに本実施形態のようなBiCS構造の場合、トンネル絶縁膜9とシリコンピラー81の接している面積よりも、埋込部12とシリコンピラー8の接している面積の方が小さい。一方、絶縁膜をシリコン基板中に設けたSOI基板上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜及び電極膜を形成した平面型の不揮発性半導体記憶装置では、トンネル絶縁膜とシリコン基板の接している面積と、SOI基板中の絶縁膜とシリコン基板の接している面積はほぼ等しい。よって、BiCS構造では従来の平面型と比較して少量の弗素で、埋込部12とシリコンピラー8の界面における界面準位を低減することが可能である。そのため、弗素による金属配線の腐食という問題が起こり難いという利点がある。埋込部12の形状は、例えば円錐形状、楕円錐形状又は円柱形状、楕円柱形状であり、Z方向から見た断面形状では、例えば円状楕円状である。図3のように、埋込部12の形状は、積層体6の下層になるに連れてZ方向から見た埋込部12の断面円における断面積が小さくなる逆テーパー形状であってもよい。埋込部12が逆テーパー形状である場合は、積層体6の上層になるにつれて、断面積が大きくなるので、埋込部12中の弗素原子数が多くなる。これにより、図3のように、シリコンピラー81の下層がポリシリコンで埋まり、下層に比べて相対的に上層の方が、シリコン体積が大きい場合、シリコンピラー81に供給される単位体積当たりの弗素原子数は、上層と下層で差が小さくなる。すなわち、シリコンピラー81における電子の移動度を均一にすることができ、不揮発性半導体記憶装置の信頼性を向上させることができる。分離絶縁膜7上には、順にメモリ保護絶縁膜13、選択ゲート電極14及び絶縁層15の積層膜が設けられ、この積層膜中には、シリコン膜8と接続するように、シリコン基板1と実質的垂直な方向にシリコン膜16が設けられる。シリコン膜16を取り囲むようにゲート絶縁膜17が設けられる。なお、シリコン膜16は、ポリシリコンからなる膜であるが、弗素を含むものであってもよい。選択ゲート電極14は、X方向に平行に延びる平板状の形状をしており、それぞれの選択ゲート電極14は互いに絶縁分離して形成されている。本実施形態によれば、3次元構造の不揮発性半導体記憶装置において、チャネルとして弗素を含むシリコン膜8が設けられている。これにより、電子の移動度低下を抑制可能な不揮発性半導体記憶装置を提供することができる。さらに、本実施形態では、シリコン膜8と埋込部12との界面におけるダングリングボンドが十分に弗素により終端していることにより、チャネルにおける移動度を向上させることができる。本実施形態に係る不揮発性半導体記憶装置の製造方法について以下説明する。図4乃至図6は、本実施形態に係る不揮発性半導体記憶装置の製造方法を示すYZ面における断面図である。シリコン基板1にイオン注入を行うことにより、シリコン基板1上層部にバックゲートとしての不純物拡散層を形成する。次に、図4aのように、シリコン基板1上にバックゲート絶縁膜2及びバックゲート導電層3を形成する。その後、図4bのように、リソグラフィ法及びRIE法を用いて、バックゲート導電層3の一部をエッチングし、開口部18を形成する。開口部18は、後述する一対のシリコンピラー81を接続するシリコン接続部82を形成するために設けられるものである。なお、Z方向から見た開口部18の形状は、例えば短冊状である。その後、図4cのように、開口部18に犠牲膜材としてSiN膜を埋め込むように堆積し、CMPChemicalMechanicalPolishing処理により、バックゲート導電層3上のSiN膜を除去し、開口部18に犠牲膜19を形成する。次に、図4dのように、バックゲート導電層3及び犠牲膜19上に絶縁膜4及び電極膜5を交互に積層し、積層体6を形成し、積層体6上に分離絶縁膜7を形成する。その後、図4eのように、リソグラフィ法及びRIE法により、分離絶縁膜7及び積層体6を犠牲膜19に到達するまでエッチングし、犠牲膜19の両端部に到達するように貫通ホール20を形成する。この貫通ホール20は、XY面内において一定の間隔でマトリクス状に形成する。次に、図4fのように、貫通ホール20に犠牲膜材としてSiN膜を埋め込むように堆積させ、CMP処理をすることにより、貫通ホール20に犠牲膜21を形成する。次に、図5aのように、犠牲膜19及び犠牲膜21を、例えば熱燐酸溶液によるウェットエッチングにより除去する。これにより、開口部18であった両端部が一対の貫通ホール20と連通し、U字型の開口部22が形成される。開口部22は、開口部18及び貫通ホール20からなるものである。次に、図5bのように、貫通ホール20及び開口部22の内面全体に、ブロック絶縁膜11、電荷蓄積層10及びトンネル絶縁膜9を順に形成する。次に、開口部22内部におけるトンネル絶縁膜9上に、アモルファスシリコン23を形成する。このとき、アモルファスシリコン23は、開口部22を完全に埋め込まないように形成する。次に、図5cのように、積層体6中に、アモルファスシリコン23の内面上に、積層体6の積層方向に延び、弗素を添加した埋込部12を形成する。埋込部12は、例えばプラズマCVDChemicalVaporDeposition法により形成された弗素濃度1のシリコン酸化膜である。弗素を添加したシリコン酸化膜は、例えばSiH4、SiF4、N2Oの混合ガスを用いてプラズマCVD法により成膜する。なお、シリコン膜8に弗素を拡散させるために必要な弗素濃度は、原子組成百分率で表すと01以上10以下が望ましい。弗素濃度01以上のシリコン酸化膜において、ポリシリコンを用いたトランジスタにおける電子の移動度の向上が確認されており、弗素濃度10以上においては、均一なシリコン酸化膜の形成が困難となるためである。埋込部12には、他にもシリコン窒化膜、シリコン酸窒化膜又はシリコン酸化膜とシリコン窒化膜が積層した膜等が用いられる。なお、埋込部は、シリコンピラー81中に貫通ホールを形成し、かつこの貫通ホールに弗素を含む埋込部を埋め込むことにより行われてもよい。次に、CMP処理により、分離絶縁膜7上の埋込部12、アモルファスシリコン23、ブロック絶縁膜11、電荷蓄積層10及びトンネル絶縁膜9を除去し、平坦化する。次に、600°C~1250°Cにおいて、例えば900°Cにおいて1分間の熱処理により、アモルファスシリコン23を結晶化し、シリコン膜8としてポリシリコンを形成する。また、この時、埋込部12中の弗素原子がポリシリコン中に拡散し、弗素を含むシリコン膜8となる。図5dのように、シリコン膜8のうち貫通ホール20に形成されたものをシリコンピラー81と呼び、開口部18中にシリコンピラー81に接続するように形成されたものをシリコン接続部82と呼ぶ。弗素の拡散原子がポリシリコン中の結晶粒界に偏析することにより、結晶粒界におけるダングリングボンドが弗素により終端化する。したがって、結晶粒界において電子のトラップ密度を低減することができ、シリコン膜8であるポリシリコンのチャネルにおける電子の移動度を高くすることができる。埋込部12はZ方向に延びその側面がシリコン膜8で覆われている。つまり、埋込部12の側面全体がシリコン膜8と接している。そのため、シリコン膜8以外への弗素の拡散を抑制することができ、埋込部12からシリコン膜8への弗素の拡散が効率良く進む。なお、埋込部12としてシリコン酸化膜を用いた場合は、シリコン膜8としてのポリシリコン中へ弗素原子が拡散しやすいため、低温の熱処理とすることも可能である。一方、埋込部12としてシリコン窒化膜を用いた場合は、弗素原子が拡散しにくいため、シリコン酸化膜を用いた場合と比べて、高温での熱処理が必要となる。この場合、埋込部12成膜後の熱工程に依らず安定した電子の移動度を得ることができる。次に、図5dのように、積層体6上にメモリ保護絶縁膜13としてシリコン窒化膜を形成する。その後、それぞれのシリコンピラー81の間にX方向に延びるメモリ分離溝23を形成する。メモリ分離溝23は、XY面内において一定の間隔で設けられる。その後、図6aのように、メモリ分離溝23にメモリ保護絶縁膜13としてシリコン窒化膜を埋め込む。次に、図6bのように、選択ゲート電極14、絶縁層15を成膜する。選択ゲート電極14には、ポリシリコンが用いられ、絶縁層15には、例えばシリコン酸化膜が用いられる。次に、図6cのように、シリコンピラー81上の積層体6の部分にリソグラフィ法及びRIEエッチングにより貫通ホール24を形成する。貫通ホール24は、シリコンピラー81が露出するように形成する。次に、図6dのように、貫通ホール24の内面上にゲート絶縁膜17を形成し、さらにゲート絶縁膜17の内面上、シリコン膜16として例えばポリシリコンを埋め込む。次に、一対のシリコンピラー81の一方において、シリコン膜16の上部に接続されX方向に延伸し、互いに分離する複数のソース線SLを形成する。一対のシリコンピラー81の他方において、シリコン膜16の上部に接続され、Y方向に延伸し、互いに分離する複数のビット線BLを形成する。以上により、本実施形態に係る不揮発性半導体記憶装置が形成される。以上のように、本発明の本実施形態に係る不揮発性半導体記憶装置によれば、シリコンピラー81には弗素が含まれている。これにより、チャネルであるシリコン膜8のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。さらに、シリコンピラー81及びシリコン接続部82のシリコン膜8に弗素が含まれている場合には、チャネルであるシリコン膜8のポリシリコンにおける電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。さらに、本発明の本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、シリコンピラー81に接するように弗素を含む埋込部12が形成され、熱処理により埋込部12中の弗素原子がシリコンピラー81又はシリコン接続部82に拡散する。これにより、前工程だけでなく、後工程においても継続的に、埋込部12からシリコンピラー81又はシリコン接続部82に弗素原子を拡散させることができる。なお、図7のように、上述した本実施形態に係る不揮発性半導体記憶装置において、シリコン接続部82中に弗素を含む埋込部12が設けられてもよい。この場合、シリコン膜8におけるシリコン接続部82においても弗素が供給されることにより、さらにシリコン膜8の電子トラップ密度が低減し、チャネルにおける電子の移動度を向上することができる。なお、本実施形態においては、一対のシリコンピラー81の下端が、シリコン接続部82により接続されていることを前提に説明したが、シリコン接続部82を設けず、シリコンピラー81がそれぞれ独立して設けられていてもよい。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。