入力電圧が入力される入力端子と、前記入力電圧より低い電圧の電圧源に接続される低電位端子と、出力電圧を出力する出力端子と、前記出力端子と前記低電位端子との間に接続された出力コンデンサと、フライングコンデンサと、ゲートに直流阻止コンデンサを介して入力されるクロック信号に応じてオン及びオフすることによって、前記フライングコンデンサの状態を、当該フライングコンデンサの一端及び他端がそれぞれ前記入力端子及び前記低電位端子に接続された充電状態と当該フライングコンデンサの一端及び他端がそれぞれ前記低電位端子及び前記出力端子に接続された放電状態とに交互に切り替えるよう構成された複数のトランジスタと、前記複数のトランジスタのゲートとソースとの間にそれぞれ接続された複数のバイアス回路と、を備え、少なくとも1つの前記バイアス回路が、当該バイアス回路に対応するトランジスタのゲートとソースとの間に接続された第1の抵抗と、前記第1の抵抗に並列に接続され、当該バイアス回路に対応するトランジスタをオフさせる前記クロック信号が入力された場合に前記第1の抵抗の両端に生じる電圧を所定の電圧に抑制する電圧抑制回路要素とを備える、チャージポンプ回路。前記バイアス回路は、第1の入出力端子と第2の入出力端子とを有し、前記第1の抵抗の両端が前記第1の入出力端子と前記第2の入出力端子との間に接続され、前記電圧抑制回路要素は、前記第2の入出力端子の電位が前記第1の入出力端子の電位よりも上昇した場合に前記第2の入出力端子と前記第1の入出力端子との間の電圧を前記所定の電圧に抑制するように構成され、前記複数のトランジスタのうちNチャンネル型トランジスタのゲートには前記バイアス回路の第1の入出力端子が接続され、当該Nチャンネル型トランジスタのソースには前記第2の入出力端子が接続され、前記複数のトランジスタのうちPチャンネル型トランジスタのゲートには前記バイアス回路の前記第2の入出力端子が接続され、当該Pチャンネル型トランジスタのソースに前記第1の入出力端子が接続されている、請求項1に記載のチャージポンプ回路。前記電圧抑制回路要素は、第2の抵抗とNチャンネル型トランジスタとを備え、前記第1の入出力端子に前記Nチャンネル型トランジスタのソースが接続され、前記Nチャンネル型トランジスタのドレインが前記第2の抵抗の一端に接続され、前記第2の入出力端子に前記第2の抵抗の他端と前記Nチャンネル型トランジスタのゲートとが接続されている、請求項2に記載のチャージポンプ回路。前記電圧抑制回路要素は、第2の抵抗とPチャンネル型トランジスタとを備え、前記第1の入出力端子に前記Pチャンネル型トランジスタのゲートと前記第2の抵抗の一端とが接続され、前記第2の抵抗の他端に前記Pチャンネル型トランジスタのドレインが接続され、前記第2の入出力端子に前記Pチャンネル型トランジスタのソースが接続されている、請求項2に記載のチャージポンプ回路。前記電圧抑制回路要素は、ダイオードを備え、前記第1の入出力端子に前記ダイオードのカソードが接続され、前記第2の入出力端子に前記ダイオードのアノードが接続されている、請求項2に記載のチャージポンプ回路。前記出力端子と前記出力コンデンサとの間に前記出力コンデンサの両端電圧を平滑化する平滑ユニットを備える、請求項1に記載のチャージポンプ回路。前記平滑ユニットはローパスフィルタである、請求項6に記載のチャージポンプ回路。前記平滑ユニットはアクティブフィルタである、請求項6に記載のチャージポンプ回路。前記平滑ユニットは定電圧レギュレータである、請求項6に記載のチャージポンプ回路。前記ローパスフィルタは、抵抗または誘導性素子と、コンデンサと、で構成されている、請求項7に記載のチャージポンプ回路。シリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている、請求項1乃至10のいずれか1項に記載のチャージポンプ回路。請求項1乃至10のいずれか1項に記載のチャージポンプ回路と、前記チャージポンプ回路の前記クロック信号入力端子に入力される前記クロック信号を発振により生成する発振器と、複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号に応じて前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている、スイッチ装置。しかしながら、図9の構成では、トランジスタに素子耐圧を超える高い電圧が印加される。これをトランジスタM91に着目して説明する。クロック信号CLKがハイレベルの時の電圧をCLK_H、ローレベルの時の電圧をCLK_Lとする。トランジスタM91のゲートにはバイアス回路としての抵抗R91を通じてバイアス電圧としてVINが印加される。クロック信号CLKがハイレベルの時、M91のゲート電圧は、VINCLK_H-CLK_L/2となる。そのとき、トランジスタM91のドレイン電圧は、トランジスタM92が導通状態となるので、接地端子94bの基準電圧としての0Vとなる。従って、トランジスタM91のゲートドレイン間電圧VGD91は、VINCLK_H-CLK_L/2となる。例えば、VIN=2.8V、CLK_H=2.8V、CLK_L=0Vとすると、ゲート-ドレイン間電圧VGD91は4.2Vとなり、一般的な半導体プロセスで形成されるトランジスタの素子耐圧例えば、3.3Vを超えてしまう。次に、トランジスタM92に着目して説明する。トランジスタM92のゲートにはバイアス回路としての抵抗R92を通じてバイアス電圧として接地端子94bの基準電圧としての0Vが印加される。クロック信号CLKがローレベルの時、トランジスタM92のゲート電圧は、-CLK_H-CLK_L/2となる。そのとき、トランジスタM92のドレイン電圧は、トランジスタM91が導通状態となるので、入力電圧VINとなる。従って、トランジスタM92のゲートドレイン間電圧VGD92は、-CLK_H-CLK_L/2-VINとなり、ゲートドレイン間電圧VGD92は-4.2Vとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。次に、トランジスタM93に着目して説明する。トランジスタM93のゲートにはバイアス回路としての抵抗R93を通じてバイアス電圧として接地端子94cの基準電圧としての0Vが印加される。クロック信号CLKがハイレベルの時、トランジスタM93のゲート電圧は、CLK_H-CLK_L/2となる。そのとき、トランジスタM93のドレイン電圧は、トランジスタM94が導通状態となるので、出力電圧VOUT=-VINとなる。従って、トランジスタM93のゲートドレイン間電圧VGD93は、CLK_H-CLK_L/2VINとなり、ゲートドレイン間電圧VGD93は4.2Vとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。最後に、トランジスタM94に着目して説明する。トランジスタM94のゲートにはバイアス回路としての抵抗R94を通じてバイアス電圧として出力電圧VOUT=-VINが印加される。クロック信号CLKは、ローレベルの時、バイアス回路としての抵抗R95により、バイアス電圧として接地端子94aの基準電圧としての0Vが印加されて-CLK_H-CLK_L/2となり、トランジスタM94のゲート電圧は、-VIN-CLK_H-CLK_L/2となる。そのとき、トランジスタM94のドレイン電圧は、トランジスタM93が導通状態となるので、接地端子94cの基準電圧としての0Vとなる。従って、トランジスタM94のゲートドレイン間電圧VGD94は、-VIN-CLK_H-CLK_L/2となり、ゲートドレイン間電圧VGD94は-4.2Vとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えてしまう。以上のように、各トランジスタM91~M94には素子耐圧を超える電圧が印加されるため、素子の特性劣化や破壊が発生するという問題点があった。一方、各トランジスタM91~M94が素子耐圧を超えないように入力電圧VINを下げて印加すると、出力電圧VOUTは上述の-2.8Vから-1.9Vに上昇し、電圧変換効率が低下するという問題点があった。本発明は上記従来の問題点を解決するべくなされたもので、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することを目的とする。上記の課題を解決するために、本発明のある形態に係るチャージポンプ回路は、入力電圧が入力される入力端子と、前記入力電圧より低い電圧の電圧源に接続される低電位端子と、出力電圧を出力する出力端子と、前記出力端子と前記低電位端子との間に接続された出力コンデンサと、フライングコンデンサと、ゲートに直流阻止コンデンサを介して入力されるクロック信号に応じてオン及びオフすることによって、前記フライングコンデンサの状態を、当該フライングコンデンサの一端及び他端がそれぞれ前記入力端子及び前記低電位端子に接続された充電状態と当該フライングコンデンサの一端及び他端がそれぞれ前記低電位端子及び前記出力端子に接続された放電状態とに交互に切り替えるよう構成された複数のトランジスタと、前記複数のトランジスタのゲートとソースとの間にそれぞれ接続された複数のバイアス回路と、を備え、少なくとも1つの前記バイアス回路が、当該バイアス回路に対応するトランジスタのゲートとソースとの間に接続された第1の抵抗と、前記第1の抵抗に並列に接続され、当該バイアス回路に対応するトランジスタをオフさせる前記クロック信号が入力された場合に前記第1の抵抗の両端に生じる電圧を所定の電圧に抑制する電圧抑制回路要素とを備える。この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、電圧抑制回路要素によって所定の電圧に抑制される。この結果、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することが可能となる。前記バイアス回路は、第1の入出力端子と第2の入出力端子とを有し、前記第1の抵抗の両端が前記第1の入出力端子と前記第2の入出力端子との間に接続され、前記電圧抑制回路要素は、前記第2の入出力端子の電位が前記第1の入出力端子の電位よりも上昇した場合に前記第2の入出力端子と前記第1の入出力端子との間の電圧を前記所定の電圧に抑制するように構成され、前記複数のトランジスタのうちNチャンネル型トランジスタのゲートには前記バイアス回路の第1の入出力端子が接続され、当該Nチャンネル型トランジスタのソースには前記第2の入出力端子が接続され、前記複数のトランジスタのうちPチャンネル型トランジスタのゲートには前記バイアス回路の前記第2の入出力端子が接続され、当該Pチャンネル型トランジスタのソースに前記第1の入出力端子が接続されていてもよい。前記電圧抑制回路要素は、第2の抵抗とNチャンネル型トランジスタとを備え、前記第1の入出力端子に前記Nチャンネル型トランジスタのソースが接続され、前記Nチャンネル型トランジスタのドレインが前記第2の抵抗の一端に接続され、前記第2の入出力端子に前記第2の抵抗の他端と前記Nチャンネル型トランジスタのゲートとが接続されていてもよい。この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、ゲート電圧がNチャンネル型トランジスタの閾値電圧に固定抑制される。Nチャンネル型トランジスタのドレインとゲートの間に第2の抵抗が挿入されているため、Nチャンネル型トランジスタのドレイン電流を制限することが可能である。この結果、Nチャンネル型トランジスタがオンした瞬間に大電流が流れることにより発生するスパイクノイズをより低減するとともに、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。前記電圧抑制回路要素は、第2の抵抗とPチャンネル型トランジスタとを備え、前記第1の入出力端子に前記Pチャンネル型トランジスタのゲートと前記第2の抵抗の一端とが接続され、前記第2の抵抗の他端に前記Pチャンネル型トランジスタのドレインが接続され、前記第2の入出力端子に前記Pチャンネル型トランジスタのソースが接続されていてもよい。この構成によれば、上記と同様の効果を奏することができる。前記電圧抑制回路要素は、ダイオードを備え、前記第1の入出力端子に前記ダイオードのカソードが接続され、前記第2の入出力端子に前記ダイオードのアノードが接続されていてもよい。この構成によれば、各トランジスタのゲート電圧はバイアス回路によって印加され、ゲート電圧がダイオードの順方向電圧に固定抑制される。この結果、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。前記出力端子と前記出力コンデンサとの間に前記出力コンデンサの両端電圧を平滑化する平滑ユニットを備えてもよい。この構成によれば、平滑ユニットによって出力コンデンサに発生する出力電圧のリップルが低減される。この結果、低リップルの出力電圧が得られるとともに、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。前記平滑ユニットはローパスフィルタであってもよい。前記平滑ユニットはアクティブフィルタであってもよい。前記平滑ユニットは定電圧レギュレータであってもよい。前記ローパスフィルタは、抵抗または誘導性素子と、コンデンサと、で構成されていてもよい。前記チャージポンプ回路は、シリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されていてもよい。この構成によれば、寄生素子の発生を抑制することができる。本発明の他の形態に係るスイッチ装置は、上記のいずれかのチャージポンプ回路と、前記チャージポンプ回路の前記クロック信号入力端子に入力される前記クロック信号を発振により生成する発振器と、複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号に応じて前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ構造又はシリコンオンサファイア構造の単一の基板上に集積化されている。この構成によれば、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいスイッチ装置を提供することが可能となる。本発明によれば、素子耐圧の低い半導体プロセスで形成されても、電力変換効率を低下することなく、電圧印加による素子の特性劣化や破壊が発生しないチャージポンプ回路を提供することができる。以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。実施の形態1[チャージポンプ回路の構成]図1は、本発明の実施の形態1に係るチャージポンプ回路の構成例を示した図である。図1を参照すると、チャージポンプ回路5は、例えば、SOI構造又はSOS構造の単一の基板上に集積化されている。但し、基板はこれに限定されるものではない。SOI構造又はSOS構造の単一の基板上に集積化することにより、寄生素子の発生を抑制することができる。チャージポンプ回路5は、入力端子1と、出力端子2と、クロック信号入力端子3と、低電位端子4a~4dと、スイッチング素子としてのトランジスタM1~M4と、フライングコンデンサC6と、バイアス回路10a、10b、10c、10dと、直流阻止コンデンサC1~C5と、バイアス抵抗第1の抵抗R1と、出力コンデンサC7と、を備える。トランジスタM1、M3は、例えば、Pチャンネル型MOSトランジスタであり、トランジスタM2、M4は、例えば、Nチャンネル型MOSトランジスタである。低電位端子4a~4dは入力電圧より低い電圧の電圧源に接続される。ここでは、例えば、低電位端子4a~4dは、基準電圧として0Vを付与する電源に接続される接地される。バイアス回路10a、10b、10c、10dは、4つのトランジスタM1、M2、M3、M4のゲートとソースとの間にそれぞれ接続されている。バイアス回路10a、10b、10c、10dは、それぞれに対応するトランジスタのゲートとソースとの間に接続されたバイアス設定抵抗R1第1の抵抗と、バイアス設定抵抗R1に並列に接続された電圧抑制回路要素とを備える。本明細書及び特許請求の範囲において、回路要素は、電気電子回路素子と電気電子回路とを含む概念として定義される。電圧抑制回路要素は、バイアス回路10a、10b、10c、10dのそれぞれに対応するトランジスタM1、M2、M3、M4をオフさせるクロック信号CLKが入力された場合にバイアス設定抵抗R1の両端に生じる電圧を所定の電圧に抑制するものであればよい。以下では、電圧抑制回路要素がダイオードD1のみである場合を例示するが、これ以外の電圧抑制回路要素を後述する変形例及び他の実施の形態において例示する。バイアス回路10a、10b、10c、10dは、それぞれ、第1の入出力端子101a、101b、101c、101dと、第2の入出力端子102a、102b、102c、102dと、ダイオードD1とを有していて、バイアス設定抵抗R1の両端がそれぞれ第1の入出力端子101a、101b、101c、101dと第2の入出力端子102a、102b、102c、102dとの間に接続されている。電圧抑制回路要素は、第2の入出力端子102a、102b、102c、102dの電位が第1の入出力端子101a、101b、101c、101dの電位よりも上昇した場合に第2の入出力端子102a、102b、102c、102dと第1の入出力端子101a、101b、101c、101dとの間の電圧を所定の電圧に抑制するように構成されている。具体的には、第1の入出力端子101a、101b、101c、101dに、それぞれ、ダイオードD1のカソードが接続され、第2の入出力端子102a、102b、102c、102dに、それぞれ、ダイオードD1のアノードが接続されている。第1のトランジスタM1では、ソースが入力端子1に接続され、ドレインがフライングコンデンサC6の一端及び第2のトランジスタM2のドレインに接続されている。第2のトランジスタM2のソースは低電位端子4bに接続されている。第3のトランジスタM3のドレインはフライングコンデンサC6の他端及び第4のトランジスタM4のドレインに接続されている。第3のトランジスタM3のソースは低電位端子4cに接続されている。第4のトランジスタM4のソースは出力コンデンサC7の一端及び出力端子2に接続されている。出力コンデンサC7の他端は低電位端子4dに接続されている。第1、第2、及び第3のトランジスタM1、M2、M3のゲートには、それぞれ、直流阻止コンデンサC1、C2、C3の一端がそれぞれ接続されている。直流阻止コンデンサC1、C2、C3の他端はクロック信号入力端子3に接続されている。第4のトランジスタM4のゲートには直流阻止コンデンサC5の一端が接続されている。直流阻止コンデンサC5の他端は抵抗R5の一端及び直流阻止コンデンサC4の一端に接続されている。直流阻止コンデンサC4の他端はクロック信号入力端子3に接続されている。抵抗R5の他端は低電位端子4aに接続されている。第1のトランジスタM1のソースにはバイアス回路10aの第1の入出力端子101aが接続され、第1のトランジスタM1のゲートには第2の入出力端子102aが接続されている。第2のトランジスタM2のゲートにはバイアス回路10bの第1の入出力端子101bが接続され、第2のトランジスタM2のソースには第2の入出力端子102bが接続されている。第3のトランジスタM3のゲートにはバイアス回路10cの第2の入出力端子102cが接続され、第3のトランジスタM3のソースには第1の入出力端子101cが接続されている。第4のトランジスタM4のゲートにはバイアス回路10dの第1の入出力端子101dが接続され、第4のトランジスタM4のソースには第2の入出力端子102dが接続されている。[チャージポンプ回路の動作]次に、以上のように構成されたチャージポンプ回路5の動作例を説明する。チャージポンプ回路5は、クロック信号入力端子3から入力されるクロック信号CLKに従いフライングコンデンサC6の充放電を繰り返し、入力端子1に入力される正の入力電圧VINから負の電圧を生成して出力端子2から負の出力電圧VOUTを出力するものである。まず、フライングコンデンサC6の充放電動作を説明する。ローレベルのクロック信号CLKがクロック信号入力端子3に入力されると、第1のトランジスタM1と第3のトランジスタM3とがオンするとともに第2のトランジスタM2と第4のトランジスタM4とがオフする。これにより、フライングコンデンサC6の一端は入力端子1に接続され、フライングコンデンサC6の他端は低電位端子4cに接続される。これにより、フライングコンデンサC6の両端間に入力電圧VINが印加されて当該フライングコンデンサC6が充電される。次に、ハイレベルのクロック信号CLKがクロック信号入力端子3に入力されると、第1のトランジスタM1と第3のトランジスタM3とがオフするとともに第2のトランジスタM2と第4のトランジスタM4とがオンする。これにより、フライングコンデンサC6の一端は低電位端子4bに接続され、フライングコンデンサC6の他端は出力コンデンサC7と出力端子2とに接続される。これにより、フライングコンデンサC6の両端電圧は充電時と極性が反転して-VINとなり、出力コンデンサC7に電荷が放電されて、出力端子2に出力電圧VOUTとして-VINが出力される。以上のようにして正の入力電圧から負の出力電圧が生成される。次に、第1~第4のトランジスタM1~M4の駆動方法を説明する。クロック信号入力端子3から入力されるクロック信号CLKは周期的にハイレベルとローレベルとを繰り返す。このハイレベルの時の電圧をCLK_H、ローレベルの時の電圧をCLK_Lと表す。クロック信号CLKは直流阻止コンデンサC1~C5によりDC電圧を阻止され、さらにバイアス回路10a、10b、10c、10dより与えられるバイアス電圧に重畳されて第1~第4のトランジスタM1~M4のゲートに印加される。第1のトランジスタM1に着目すると、第1のトランジスタM1のゲートにはバイアス回路10aのバイアス設定抵抗R1を通じて入力端子1の電圧が印加される。入力端子1の電圧をVINとすると、クロック信号CLKがローレベルの時には、第1のトランジスタM1のゲートの電圧は、VIN-CLK_H-CLK_L/2となる。一方、クロック信号CLKがハイレベルの時には、第1のトランジスタM1のゲートの電圧は、入力端子1の電圧VINを超えるがバイアス回路10aのダイオードD1が導通状態となり、電圧が固定される抑制される。ダイオードD1の順方向電圧をVfとすると第1のトランジスタM1のゲートの電圧はVINVfとなる。第1のトランジスタM1のドレイン電圧は、第2のトランジスタM2が導通状態となり、低電位端子4bの基準電圧としての0Vとなる。ここで第1のトランジスタM1のゲートドレイン間電圧VGD1は、VINVfとなる。例えば、VIN=2.8V、Vf=0.5Vとすると、ゲートドレイン間電圧VGD1は3.3Vとなり、一般的な半導体プロセスで形成されるトランジスタの素子耐圧例えば、3.3Vを超えない。第2のトランジスタM2に着目すると、第2のトランジスタM2のゲートにはバイアス回路10bのバイアス設定抵抗R1を通じて低電位端子4bの基準電圧としての0Vが印加される。クロック信号CLKがハイレベルの時には、第2のトランジスタM2のゲートの電圧は、CLK_H-CLK_L/2となる。一方、クロック信号CLKがローレベルの時には、第2のトランジスタM2のゲートの電圧は、低電位端子4bの基準電圧としての0Vを下回るがバイアス回路10bのダイオードD1が導通状態となり、電圧が固定される。ダイオードD1の順方向電圧をVfとすると第2のトランジスタM2のゲートの電圧は-Vfとなる。第2のトランジスタM2のドレイン電圧は、第1のトランジスタM1が導通状態となり、入力電圧VINとなる。ここで第2のトランジスタM2のゲートドレイン間電圧VGD2は、-Vf-VINとなり、ゲートドレイン間電圧VGD2は-3.3Vとなり、上述のように一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。第3のトランジスタM3に着目すると、第3のトランジスタM3のゲートにはバイアス回路10cのバイアス設定抵抗R1を通じて低電位端子4cの基準電圧としての0Vが印加される。クロック信号CLKがローレベルの時には、第3のトランジスタM3のゲートの電圧は、-CLK_H-CLK_L/2となる。一方、クロック信号CLKがハイレベルの時には、第3のトランジスタM3のゲートの電圧は、低電位端子4cの基準電圧としての0Vを超えるがバイアス回路10cのダイオードD1が導通状態となり、電圧が固定される。ダイオードD1の順方向電圧をVfとすると第3のトランジスタM3のゲートの電圧はVfとなる。第3のトランジスタM3のドレイン電圧は、第4のトランジスタM4が導通状態となり、出力電圧VOUT=-VINとなる。ここで第3のトランジスタM3のゲートドレイン間電圧VGD3は、VfVINとなり、ゲートドレイン間電圧VGD3は3.3Vとなり、上述のように一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。第4のトランジスタM4に着目すると、第4のトランジスタM4のゲートにはバイアス回路10dのバイアス設定抵抗R1を通じて出力電圧VOUT=-VINが印加される。クロック信号CLKは、ハイレベルの時には、抵抗R5によりバイアス電圧として低電位端子4aの基準電圧としての0Vが印加されてCLK_H-CLK_L/2となり、第4のトランジスタM4のゲート電圧は、-VINCLK_H-CLK_L/2となる。一方、クロック信号CLKは、ローレベルの時には、抵抗R5によりバイアス電圧として低電位端子4aの基準電圧としての0Vが印加されて-CLK_H-CLK_L/2となり、第4のトランジスタM4のゲートの電圧は、-VINを下回るがバイアス回路10dのダイオードD1が導通状態となり、電圧が固定される。ダイオードD1の順方向電圧をVfとすると第4のトランジスタM4のゲートの電圧は-VIN-Vfとなる。第4のトランジスタM4のドレイン電圧は、第3のトランジスタM3が導通状態となり、低電位端子4cの基準電圧としての0Vとなる。ここで第4のトランジスタM4のゲートドレイン間電圧VGD4は、-VIN-Vfとなり、ゲートドレイン間電圧VGD4は-3.3Vとなり、上述のように、一般的な半導体プロセスで形成されるトランジスタの素子耐圧を超えない。以上説明したように、各トランジスタM1~M4には素子耐圧を超える電圧が印加されることはなく、図9に示す従来例で課題であった電圧印加による素子の特性劣化や破壊は発生しない。そのため、図9に示す従来例と比較すると、入力電圧VINを下げて印加する必要が無く、出力電圧VOUTは例えば-2.8Vが得られ、電圧変換効率が低下することもない。次に、本実施の形態1の変形例を説明する。<変形例1>変形例1は、図1のバイアス回路10a、10b、10c、10dを図2に示すバイアス回路11に置換したものである。バイアス回路11は、図1に示すバイアス回路10a、10b、10c、10dと比較すると、図1のダイオードD1のみからなる電圧抑制回路要素が、第2の入出力端子102にアノードが接続されたダイオードD1と当該ダイオードD1のカソードと第1の入出力端子101との間に接続されたバイアス設定抵抗第2の抵抗R11とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。バイアス回路11においてダイオードD1が導通状態の時、第1の入出力端子101と第2の入出力端子102との間の電圧は、ダイオードの順方向電圧にバイアス設定抵抗R11の両端電圧を加えた電圧となる。バイアス設定抵抗R11の両端電圧をVRとするとバイアス回路11の端子間電圧はVfVRとなる。バイアス設定抵抗R11の抵抗値を変化させる調整することで、バイアス回路11の端子間電圧を変化させることができる。また、ダイオードD1が導通した時に流れる電流をバイアス設定抵抗R11によって抑制することができる。<変形例2>変形例2は、図1のバイアス回路10a、10b、10c、10dを図3に示すバイアス回路12に置換したものである。バイアス回路12は、図1に示すバイアス回路10a、10b、10c、10dと比較すると、図1のダイオードD1のみからなる電圧抑制回路要素が、第1の入出力端子101にカソードが接続されたダイオードD1と当該ダイオードD1のアノードと第2の入出力端子102との間に接続されたバイアス設定抵抗R12とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。バイアス回路12においてダイオードD1が導通状態の時、第1の入出力端子101と第2の入出力端子102との間の電圧は、ダイオードの順方向電圧にバイアス設定抵抗R12の両端電圧を加えた電圧となる。バイアス設定抵抗R12の両端電圧をVRとするとバイアス回路11の端子間電圧はVfVRとなる。バイアス設定抵抗R12の抵抗値を変化させる調整することで、バイアス回路12の端子間電圧を変化させることができる。また、ダイオードD1が導通した時に流れる電流をバイアス設定抵抗R12によって抑制することができる。<変形例3>変形例3は、図1のバイアス回路10a、10b、10c、10dを図4に示すバイアス回路13に置換したものである。バイアス回路13は、図1に示すバイアス回路10a、10b、10c、10dと比較すると、図1のバイアス設定抵抗R1が、互いに直列に接続された一対のバイアス設定抵抗131、132で置換され、一方のバイアス設定抵抗131に並列に電圧抑制回路要素としてのダイオードD1が接続されている点で異なり、これ以外は同じである。具体的には、第1の入出力端子101には、ダイオードD1のカソードとバイアス設定抵抗R131の一端とが接続されている。バイアス設定抵抗R131の他端にはダイオードD1のアノードとバイアス設定抵抗R132の一端が接続され、バイアス設定抵抗R132の他端が第2の入出力端子102に接続されている。一対のバイアス設定抵抗R131、R132は、図1のバイアス回路10a~10dのバイアス設定抵抗R1と同様に機能する。バイアス回路13においては、ダイオードD1が導通状態の時、第1の入出力端子101と第2の入出力端子102の端子間電圧は、ダイオードの順方向電圧にバイアス設定抵抗R132の両端電圧を加えた電圧となる。バイアス設定抵抗R132の両端電圧をVRとするとバイアス回路14の端子間電圧はVRVfとなる。バイアス設定抵抗R132の抵抗値を変化させる調整することで、バイアス回路14の端子間電圧を変化させることができる。また、ダイオードD1が導通した時に流れる電流をバイアス設定抵抗R132によって抑制することができる。<変形例4>変形例4として、変形例1~変形例3のいずれかにおいて、ダイオードD1を、ゲートがドレインに接続されたダイオード接続のMOSトランジスタで置換してもよい。また、ダイオードD1を、ベースがコレクタに接続されたダイオード接続のバイポーラトランジスタで置換してもよい。実施の形態2図5は、本発明の実施の形態2係るチャージポンプ回路のバイアス回路14の構成を示した回路図である。本実施の形態2は、図1に示すバイアス回路10a、10b、10c、10dを図5に示すバイアス回路14で置き換えたものである。これ以外の点は実施の形態1のチャージポンプ回路と同様である。以下、バイアス回路14の構成を詳述する。図5に示すように、バイアス回路14は、図1に示すバイアス回路10a、10b、10c、10dと比較すると、図1のダイオードD1のみからなる電圧抑制回路要素が、トランジスタM14と抵抗R14とで構成された電圧抑制回路要素で置換されている点で異なり、これ以外は同じである。トランジスタM14は例えばNチャネル型MOSトランジスタで構成されている。具体的には、バイアス回路14は、第1の入出力端子101と、第2の入出力端子102と、トランジスタM14と、バイアス設定抵抗R1と、抵抗R14とを備える。第1の入出力端子101には、トランジスタM14のソースとバイアス設定抵抗R1の一端とが接続されている。バイアス設定抵抗R1の他端は第2の入出力端子102に接続されている。トランジスタM14のドレインには、抵抗R14の一端が接続されている。抵抗R14の他端はトランジスタM14のゲートと第2の入出力端子102とに接続されている。次に、以上のように構成されたバイアス回路14の動作を説明する。第2の入出力端子102と第1の入出力端子101との間の電圧が上昇しトランジスタM14の閾値電圧となると、トランジスタM14は導通状態となり、第2の入出力端子102と第1の入出力端子101との間の電圧はトランジスタM14の閾値電圧で固定される抑制される。これは、図1に示すバイアス回路のダイオードD1が導通状態になる動作と同等である。しかしながら、図1に示すバイアス回路ではダイオードが導通状態になるとその瞬間に大電流が流れる。一方、図5のバイアス回路14ではトランジスタM14のドレインとゲートの間に抵抗R14が挿入されているため、トランジスタM14のドレイン電流を制限することが可能である。そのため、チャージポンプ回路5において瞬時に大電流が流れることにより発生するスパイクノイズをより低減することができる。また抵抗R14の抵抗値を変化させる調整することでトランジスタM14のドレイン電流値を変化させる調整することが可能である。またトランジスタM14のゲート長およびゲート幅を変化させる調整することにより閾値電圧を変化させ調整して、トランジスタM14が導通状態の時の第2の入出力端子102と第1の入出力端子101との間の電圧を変化させる調整することも可能である。また、バイアス回路14は、実施の形態1の変形例1~変形例3と比較すると、以下の点で有利である。すなわち、変形例1~変形例3ではダイオードD1に直列に接続された抵抗R11、R12、又はR132によりダイオードD1のオン電流を抑制することができる反面、当該抵抗により生じる電圧降下の分だけ、バイアス回路10a、10b、10c、又は10dの端子間電圧が増加する。これに対し、本実施の形態2のバイアス回路14では、トランジスタM14に直列に接続された抵抗R14によりトランジスタM14のオン電流を抑制することができる上に、バイアス回路14の端子間電圧がトランジスタM14のオン電圧に抑制することができる。<変形例5>変形例5は、実施の形態1のバイアス回路10a、10b、10c、10dを図6に示すバイアス回路15に置き換えたものである。バイアス回路15は図5に示すバイアス回路14のNチャンネル型トランジスタからなるトランジスタM14をPチャンネル型トランジスタからなるトランジスタM15に置換したものである。具体的には、第1の入出力端子101には抵抗R15の他端とトランジスタM15のゲートとが接続されている。第2の入出力端子102にはトランジスタM15のソースが接続されている。この構成により、図5に示すバイアス回路14と同様の効果が得られる。<変形例6>変形例6として、実施の形態2又は変形例5において、トランジスタM14又はトランジスタM15をバイポーラトランジスタ、その他のトランジスタ等で構成してもよい。実施の形態3図7は、本発明の実施の形態3に係るチャージポンプ回路の構成例を示した図である。図7に示すように、本実施の形態3のチャージポンプ回路5は、図1のチャージポンプ回路に、出力コンデンサC7の両端電圧を平滑化する平滑ユニットを付加したものである。具体的には、本実施の形態3のチャージポンプ回路5では、出力コンデンサC7と出力端子2との間に平滑ユニットとしてのローパスフィルタを構成する抵抗R6が挿入され、出力端子2にコンデンサC8の一端が接続され、コンデンサC8の他端が低電位端子4eに接続されている。なお、平滑ユニットは、この構成に限定されない。例えば、後述する変形例7に示すようなものでもよい。この構成によれば、平滑ユニットとしてローパスフィルタを追加することにより、図1に示す構成よりも低リップルの出力電圧が得られる。<変形例7>変形例7として、実施の形態3のチャージポンプ回路5において、平滑ユニットとして、抵抗R6とコンデンサC8で構成されたローパスフィルタに代えて、誘導性素子とコンデンサC8とで構成されるローパスフィルタ図示せず、アクティブフィルタ、あるいは定電圧レギュレータなどを用いてもよく、同様の効果が得られる。実施の形態4図8は、本発明の実施の形態4に係るスイッチ装置の構成例を示したブロック図である。本実施の形態4は、上記の実施の形態1乃至3のいずれかのチャージポンプ回路5を、高周波信号の切り替えを行うスイッチ装置の負電源に適用した例を示すものである。図8に示すように、制御信号入力端子500には外部からスイッチ切替制御信号が入力される。デコーダ部511は、制御信号入力端子500に入力されたスイッチ切替制御信号をデコードしてドライバ制御信号501を生成する。ドライバ部512はドライバ制御信号501に応じてスイッチ制御信号502を生成する。スイッチ部513はスイッチ制御信号502に応じてスイッチ入力端503とスイッチ出力端504a~504fのうちいずれか一つとの間を導通させている。つまり、スイッチ入力端503に入力された信号は、スイッチ制御信号502に基づいて、スイッチ出力端504a~504fのうちいずれか一つから出力される。電源部514は、発振器510とチャージポンプ回路5とを備える。発振器510は、チャージポンプ回路5を駆動するためのクロック信号CLKを発振により生成して、該クロック信号CLKをチャージポンプ回路5のクロック信号入力端子3図1参照に印加させている。チャージポンプ回路5は、上記実施の形態1~3のとおり、出力端子1図1参照に現われる負の電圧の出力電圧VOUTを出力する。ドライバ部512はチャージポンプ回路5から供給される出力電圧VOUTを負電源電圧とし、この出力電圧VOUTによってスイッチ制御信号502を生成する。なお、スイッチ装置全体の電源図示せずとして印加される電源電圧は正の電圧であるが、出力電圧VOUTは負の電圧であり、ドライバ部512から出力されるスイッチ制御信号502の電圧は、正の電圧のみならず負の電圧となるため、スイッチ装置全体の電源電圧から供給される正の電圧のみの場合に比べて電圧差が大きくなる。この結果として、スイッチ部513の特性向上低ひずみ、低損失、及び高アイソレーションが図られている。さらに、図8のスイッチ装置は、例えば、SOI構造又はSOS構造の単一の基板上に集積化されている。つまり、図8のスイッチ装置を構成する発振器510、チャージポンプ回路5、デコーダ部511、ドライバ部512及びスイッチ部513は、SOI構造又はSOS構造の単一の基板上に集積化されている。このように、スイッチ装置の負電源として素子耐圧の低い半導体プロセスでも特性劣化や破壊が発生しにくいチャージポンプ回路5が適用されることにより、低ひずみ、低損失及び高アイソレーションのスイッチ装置を実現できる。なお、本実施の形態4では、スイッチ部513のスイッチ入力端数は1であり、かつスイッチ出力端数は6であるが、入力端数及び出力端数は、これらに限定されるものではない。なお、上記実施の形態1乃至3では、4つのバイアス回路10a~10dが、全て、それぞれのバイアス回路に対応するトランジスタのゲートとソースとの間に接続されたバイアス設定抵抗と、このバイアス設定抵抗に並列に接続された電圧抑制回路要素と、を備えるよう構成されているが、本発明では、少なくとも1つのバイアス回路がこのように構成されればよい。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。