"第1電源端子と外部出力端子との間に設けられ、第1及び第2電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース-ドレイン間に流れる電流が制御される第1出力MOSトランジスタと、第2電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース-ドレイン間に流れる電流が制御される第2出力MOSトランジスタと、前記第1電源電圧より低く前記第2電源電圧より高い中間電圧が供給されている前記第2電源端子と、前記第1出力MOSトランジスタのゲートと、の間に設けられ、前記第1出力MOSトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第1出力MOSトランジスタのゲートをクランプするクランプ回路と、を備えた出力回路。前記第1出力MOSトランジスタはPチャネルMOSトランジスタであって、前記第2出力MOSトランジスタはNチャネルMOSトランジスタであって、前記第1電源端子には、高電位側電源電圧である前記第1電源電圧が供給されていることを特徴とする請求項1に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートに第1端子及び制御端子が接続され、前記第2電源端子に第2端子が接続されたPチャネル型のクランプ用MOSトランジスタであることを特徴とする請求項2に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートに第1端子が接続され、前記第2電源端子に第2端子及び制御端子が接続されたNチャネル型のクランプ用MOSトランジスタであることを特徴とする請求項2に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートにカソードが接続され、前記第2電源端子にアノードが接続されたPN接合ダイオードであることを特徴とする請求項2に記載の出力回路。前記第1出力MOSトランジスタはNチャネルMOSトランジスタであって、前記第2出力MOSトランジスタはPチャネルMOSトランジスタであって、前記第1電源端子には、低電位側電源電圧である前記第2電源電圧が供給されていることを特徴とする請求項1に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートに第1端子及び制御端子が接続され、前記第2電源端子に第2端子が接続されたNチャネル型のクランプ用MOSトランジスタであることを特徴とする請求項6に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートに第1端子が接続され、前記第2電源端子に第2端子及び制御端子が接続されたPチャネル型のクランプ用MOSトランジスタであることを特徴とする請求項6に記載の出力回路。前記クランプ回路は、前記第1出力MOSトランジスタのゲートにアノードが接続され、前記第2電源端子にカソードが接続されたPN接合ダイオードであることを特徴とする請求項6に記載の出力回路。前記第1及び前記第2電源電圧によって駆動され、前記一対の増幅信号を出力する差動段回路と、請求項1~9のいずれか一項に記載の出力回路と、を備えた増幅器。図6A及び図6Bに示す増幅器では、出力波形に付加される遅延が増大してしまうという問題があった。以下、具体的に説明する。図6A及び図6Bに示す増幅器では、差動段回路の出力は、ほぼ接地電圧VSSからほぼ電源電圧VDDまでの値をとり得る。一方で、出力段回路出力回路に供給される電源電圧の範囲が、差動段回路に供給される電源電圧の範囲の約半分である。そのため、出力段回路に設けられた2つの出力トランジスタでは、ゲート電圧の変化がソース-ドレイン電流を変化させうる制御する範囲以降、ゲート電圧の有効動作範囲というが異なることになる。例えば、NチャンネルMOSトランジスタのゲート電圧が、そのソース電圧に閾値Vtnを加えた電圧より低い電圧からさらに低くなるような場合は、MOSトランジスタは実質的にオフしたままでソース-ドレイン電流が変化しないため、制御しているとはいわない。例えば、図6Aに示す正側増幅器100の場合、トランジスタMP103はそのソースが電源電圧VDDに接続しているため、トランジスタMP103のゲート電圧の有効動作範囲は、ほぼ電源電圧VDDから接地電圧VSSまでである。一方、トランジスタMN104はそのソースが中間電圧VMLに接続しているため、トランジスタMN104のゲート電圧の有効動作範囲は、ほぼ中間電圧VMLから電源電圧VDDまでの範囲である。つまり、トランジスタMP103のゲート電圧が有効動作範囲内で中間電圧VMLより低くなると、それに応じてトランジスタMP103のゲート電圧と相関関係のあるトランジスタMN104のゲート電圧も中間電圧VMLより低くなり、トランジスタMN104はオフになったままの状態になってしまう。それにより、トランジスタMN104では、ゲート電圧によってソース-ドレイン電流を変化させることができなくなる。つまり、トランジスタMN104のゲート電圧は、有効動作範囲を外れる。このように、入力電圧入力端子In,In-に供給される電圧に応じて出力Voutを早く立ち上げようとしてトランジスタMP103のゲート電圧を中間電圧VMLより低くしすぎると、トランジスタMP103のゲート電圧と相関関係のあるトランジスタMN104のゲート電圧が過渡的に中間電圧VMLよりも低く変動してしまう。そのため、その後、入力電圧に応じて出力Voutを立ち下げようとするときに、トランジスタMN104のゲート電圧が中間電圧VMLより高くなり、PチャンネルMOSトランジスタMP103が流し込む電流値よりNチャンネルMOSトランジスタMN104が引き抜く電流値が大きくなるまで、外部出力端子Voutから電流を引き抜くことができなくなってしまう。その結果、外部出力端子Voutの電圧を立ち下げることができるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまうという問題があった。一方、図6Bに示す負側増幅器200の場合、トランジスタMN204はそのソースが接地電圧VSSに接続しているため、トランジスタMN204のゲート電圧の有効動作範囲は、ほぼ接地電圧VSSから電源電圧VDDまでの範囲である。一方、トランジスタMP203はそのソースが中間電圧VMHに接続しているため、トランジスタMP203のゲート電圧の有効動作範囲は、ほぼ中間電圧VMHから接地電圧VSSまでの範囲である。つまり、トランジスタMN204のゲート電圧が有効動作範囲内で中間電圧VMHより高くなると、それに応じてトランジスタMN204のゲート電圧と相関関係のあるトランジスタMP203のゲート電圧も中間電圧VMHより高くなり、トランジスタMP203はオフになったままの状態になってしまう。それにより、トランジスタMP203では、ゲート電圧によってソース-ドレイン電流を変化させることができなくなる。つまり、トランジスタMN203のゲート電圧は、有効動作範囲を外れる。このように、入力電圧に応じて出力Voutを早く立ち下げようとしてトランジスタMN204のゲート電圧を中間電圧VMHより高くしすぎると、トランジスタMN204のゲート電圧と相関関係のあるトランジスタMP203のゲート電圧が過渡的に中間電圧VMHよりも高く変動してしまう。そのため、その後、入力電圧に応じて出力Voutを立ち上げようとするときに、トランジスタMP203のゲート電圧が中間電圧VMHより低くなり、NチャンネルMOSトランジスタMN204が引き抜く電流値よりPチャンネルMOSトランジスタMP203が流し込む電流値が大きくなるまで、外部出力端子Voutに電流を流し込むことができなくなってしまう。その結果、外部出力端子Voutの電圧を立ち上げることができるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまうという問題があった。このように、従来技術の出力回路を備えた増幅器では、出力波形に付加される遅延が増大するという問題があった。本発明にかかる出力回路は、第1電源端子と外部出力端子との間に設けられ、第1及び第2電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース-ドレイン間に流れる電流が制御される第1出力MOSトランジスタ例えば、実施の形態1にかかる出力トランジスタMP11と、第2電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース-ドレイン間に流れる電流が制御される第2出力MOSトランジスタ例えば、実施の形態1にかかる出力トランジスタMN11と、前記第1電源電圧より低く前記第2電源電圧より高い中間電圧が供給されている前記第2電源端子と、前記第1出力MOSトランジスタのゲートと、の間に設けられ、前記第1出力MOSトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第1出力MOSトランジスタのゲートをクランプするクランプ回路例えば、実施の形態1にかかるクランプ用トランジスタMP12と、を備える。上述のような回路構成により、出力波形に付加される遅延の増大を抑制することができる。本発明により、出力波形に付加される遅延の増大を抑制することが可能な出力回路及びそれを備えた増幅器を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1A及び図1Bに、本発明の実施の形態1にかかる出力回路を備えた正側増幅器1及び負側増幅器2を示す。図1A及び図1Bは、LCDドライバ等に採用されているHalf_VDD用の演算増幅器である。図1Aに示す正側増幅器1は、液晶表示装置の正極性を駆動する増幅器である。そのため、正側増幅器1は、例えば電源電圧VDD~VDD/2の電圧範囲を振幅する出力波形を生成することができればよい。一方、図1Bに示す負側増幅器2は、液晶表示装置の負極性を駆動する増幅器である。そのため、負側増幅器2は、例えば接地電圧VSS~VDD/2の電圧範囲を振幅する出力波形を生成することができればよい。したがって、正側増幅器1及び負側増幅器2は、出力回路に供給される電源電圧の範囲を、前段の差動段回路に供給される電源電圧の範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。図1Aに示す正側増幅器1は、差動段回路10及び出力回路11を備える。出力回路11は、出力トランジスタMP11と、出力トランジスタMN11と、クランプ用トランジスタクランプ回路MP12と、を有する。なお、本実施の形態では、出力トランジスタMP11及びクランプ用トランジスタMP12がPチャネルMOSトランジスタであって、出力トランジスタMN11がNチャネルMOSトランジスタである場合を例に説明する。出力回路11では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に中間電圧VMLが供給される。なお、本実施の形態では、中間電圧VMLが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMLは電源電圧VDDよりも低く接地電圧VSSより高い電圧レベルに適宜変更可能である。前段の差動段回路10では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP11では、ソースに出力回路11の高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の一方の出力端子が接続される。出力トランジスタMN11では、ソースに出力回路11の低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の他方の出力端子が接続される。クランプ用トランジスタMP12では、第1の端子及びゲート制御端子に出力トランジスタMP11のゲートが共通接続され、第2の端子に出力回路11の低電位側電源端子が接続される。すなわち、クランプ用トランジスタMP12の第2の端子には中間電圧VMLが供給される。なお、クランプ用トランジスタMP12の第1及び第2の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図1Aに示す正側増幅器1において、差動段回路10は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路11に対して出力する。出力回路11において、出力トランジスタMP11のソース-ドレイン間に流れる電流は、当該出力トランジスタMP11のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN11のソース-ドレイン間に流れる電流は、当該出力トランジスタMN11のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP11のソースに電源電圧VDDが供給され、出力トランジスタMN11のソースに中間電圧VMLが供給されているため、中間電圧VMLの電圧がVDD/2の場合は、正側増幅器1はVDD/2~VDDの電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路11に供給される電源電圧の範囲は、差動段回路10に供給される電源電圧の範囲の約半分である。この場合、出力回路11に設けられた2つの出力トランジスタMP11,MN11のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMP11のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMN11のゲート電圧の有効動作範囲は、最大でVDD~VMLとなる。同時に、出力トランジスタMP11のゲートをドライブする差動段回路10の一方の増幅信号と、出力トランジスタMN11のゲートをドライブする差動段回路10の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP11のゲート電圧より、他方の増幅信号つまり出力トランジスタMN11のゲート電圧の方が低くなる。そのため、トランジスタMP11のゲート電圧が過渡的に中間電圧VMLより低く変動してしまうとトランジスタMN11のゲート電圧も中間電圧VMLよりさらに低く変動してしまい、その後入力電圧が変化して出力トランジスタMP11のゲート電圧が上がっても、出力トランジスタMN11のゲート電圧が中間電圧VMLを超えるレベルに戻って出力トランジスタMN11がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延時間が増大してしまう。そこで、本実施の形態にかかる出力回路11は、出力トランジスタMP11のゲートと出力回路11の低電位側電源端子との間にクランプ用トランジスタMP12を備え、出力トランジスタMP11のゲート電圧が中間電圧VMLを大きく超えるところまで低下して出力トランジスタMN11のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタMP11のゲート電圧を中間電圧VMLに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP11のゲート電圧と相関関係がある出力トランジスタMN11のゲート電圧が過渡的に中間電圧VMLを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延時間の増大が抑制される。具体的には、出力トランジスタMP11のゲート電圧が、中間電圧VMLよりも、負の値であるクランプ用トランジスタMP12の閾値電圧Vtpの絶対値分以下に低下した場合、クランプ用トランジスタMP12は導通状態になる。これは、クランプ用トランジスタMP12の第1の端子出力トランジスタMP11のゲートと接続の電位がクランプ用トランジスタMP12の第2の端子出力回路11の低電位側電源端子と接続の電位より低くなるため、第1の端子がドレイン、第2の端子がソースになり、当該クランプ用トランジスタMP12の、ソースを基準とした負の値であるゲート-ソース間電圧が閾値電圧Vtp以下になるからである。換言すると、当該クランプ用トランジスタMP12のゲート-ソース間電圧の絶対値が閾値電圧Vtpの絶対値以上になるからである。このとき、クランプ用トランジスタMP12は、出力回路11の低電位側電源端子から出力トランジスタMP11のゲートに向けて順方向にダイオード接続された状態となっている。このようにして、出力トランジスタMP11のゲート電圧は、中間電圧VMLに応じた電圧によってクランプされる。より具体的には、出力トランジスタMP11のゲート電圧は、中間電圧VMLよりクランプ用トランジスタMP12の閾値電圧Vtpの絶対値分低い電圧レベルにクランプされる。それにより、出力トランジスタMP11のゲート電圧は過渡的に中間電圧VMLを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタMN11のゲート電圧が中間電圧VMLをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタMN11をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMN11のゲートでなく、出力トランジスタMN11のゲート電圧と相関関係がある出力トランジスタMP11のゲートに接続する理由は、主に出力トランジスタMP11による外部出力端子Voutの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMN11による外部出力端子Voutの立ち下げ時間とのバランスによる。また、出力トランジスタMP11のゲート電圧が中間電圧VMLに負の値である閾値電圧Vtpを加えた値より高い状態の場合、クランプ用トランジスタMP12は非導通状態になっている。このとき、クランプ用トランジスタMP12は、出力回路11の低電位側電源端子から出力トランジスタMP11のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタMP12は、出力トランジスタMP11の動作に影響を与えることはほとんどない。図1Bに示す負側増幅器2は、差動段回路20及び出力回路21を備える。出力回路21は、出力トランジスタMP21と、出力トランジスタMN21と、クランプ用トランジスタクランプ回路MN22と、を有する。なお、本実施の形態では、出力トランジスタMP21がPチャネルMOSトランジスタであって、出力トランジスタMN21及びクランプ用トランジスタMN22がNチャネルMOSトランジスタである場合を例に説明する。出力回路21では、高電位側電源端子に中間電圧VMHが供給され、低電位側電源端子に接地電圧VSSが供給される。なお、本実施の形態では、中間電圧VMHが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMHは接地電圧VSSよりも高く電源電圧VDDより低い電圧レベルに適宜変更可能である。前段の差動段回路20では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP21では、ソースに出力回路21の高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の一方の出力端子が接続される。出力トランジスタMN21では、ソースに出力回路21の低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の他方の出力端子が接続される。クランプ用トランジスタMN22では、第1の端子及びゲート制御端子に出力トランジスタMN21のゲートが共通接続され、第2の端子に出力回路21の高電位側電源端子が接続される。すなわち、クランプ用トランジスタMN22の第2の端子には中間電圧VMHが供給される。なお、クランプ用トランジスタMN22の第1及び第2の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図1Bに示す負側増幅器2において、差動段回路20は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路21に対して出力する。出力回路21において、出力トランジスタMP21のソース-ドレイン間に流れる電流は、当該出力トランジスタMP21のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN21のソース-ドレイン間に流れる電流は、当該出力トランジスタMN21のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP21のソースに中間電圧VMHが供給され、出力トランジスタMN21のソースに接地電圧VSSが供給されているため、中間電圧VMHの電圧がVDD/2の場合は、負側増幅器2はVSS~VDD/2の電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路21に供給される電源電圧の範囲は、差動段回路20に供給される電源電圧の範囲の約半分である。この場合、出力回路21に設けられた2つの出力トランジスタMP21,MN21のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMN21のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMP21のゲート電圧の有効動作範囲は、最大でVMH~VSSとなる。同時に、出力トランジスタMP21のゲートをドライブする差動段回路20の一方の増幅信号と、出力トランジスタMN21のゲートをドライブする差動段回路20の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP21のゲート電圧より、他方の増幅信号つまり出力トランジスタMN21のゲート電圧の方が低くなる。そのため、トランジスタMN21のゲート電圧が過渡的に中間電圧VMHより高く変動してしまうとトランジスタMP21のゲート電圧も中間電圧VMHよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタMN21のゲート電圧が下がっても、出力トランジスタMP21のゲート電圧が中間電圧VMHを下回るレベルに戻って出力トランジスタMP21がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延時間が増大してしまう。そこで、本実施の形態にかかる出力回路21は、出力トランジスタMN21のゲートと出力回路21の高電位側電源端子との間にクランプ用トランジスタMN22を備え、出力トランジスタMN21のゲート電圧が中間電圧VMHを大きく超えるところまで上昇して出力トランジスタMP21のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタMN21のゲート電圧を中間電圧VMHに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP21のゲート電圧が過渡的に中間電圧VMHを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延時間の増大が抑制される。具体的には、出力トランジスタMN21のゲート電圧が、中間電圧VMHよりも、正の値であるクランプ用トランジスタMN22の閾値電圧Vtn分以上に上昇した場合、クランプ用トランジスタMN22は導通状態になる。これは、クランプ用トランジスタMN22の第1の端子出力トランジスタMN21のゲートと接続の電位がクランプ用トランジスタMN22の第2の端子出力回路21の高電位側電源端子と接続の電位より高くなるため、第1の端子がドレイン、第2の端子がソースになり、当該クランプ用トランジスタMN22のゲート-ソース間電圧が閾値電圧Vtn以上になるからである。このとき、クランプ用トランジスタMN22は、出力トランジスタMN21のゲートから出力回路21の高電位側電源端子に向けて順方向にダイオード接続された状態となっている。このようにして、出力トランジスタMN21のゲート電圧は、中間電圧VMHに応じた電圧によってクランプされる。より具体的には、出力トランジスタMN21のゲート電圧は、中間電圧VMHよりクランプ用トランジスタMN22の閾値電圧Vtn分高い電圧レベルにクランプされる。それにより、出力トランジスタMN21のゲート電圧は過渡的に中間電圧VMHを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタMP21のゲート電圧が中間電圧VMHをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタMP21をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMP21のゲートでなく、出力トランジスタMP21のゲート電圧と相関関係がある出力トランジスタMN21のゲートに接続する理由は、主に出力トランジスタMN21による外部出力端子Voutの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMP21による外部出力端子Voutの立ち上げ時間とのバランスによる。また、出力トランジスタMN21のゲート電圧が中間電圧VMHに閾値電圧Vtnを加えた値より低い状態の場合、クランプ用トランジスタMN22は非導通状態になっている。このとき、クランプ用トランジスタMN22は、出力トランジスタMN21のゲートから出力回路21の高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタMN22は、出力トランジスタMN21の動作に影響を与えることはほとんどない。このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延時間の増大を抑制することができる。なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延時間の増大を抑制するために、1つのクランプ用MOSトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。さらに、出力回路11は、クランプ用トランジスタMP12を用いることにより出力トランジスタMP11のゲート-ソース間電圧を出力トランジスタMN11のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路11は、出力トランジスタMP11の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMN11の駆動能力と同等程度に制限することができる。そのため、出力回路11は、外部出力端子Voutの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路21は、クランプ用トランジスタMN22を用いることにより出力トランジスタMN21のゲート-ソース間電圧を出力トランジスタMP21のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路21は、出力トランジスタMN21の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMP21の駆動能力と同等程度に制限することができる。そのため、出力回路21は、外部出力端子Voutの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。次に、本実施の形態にかかる出力回路の効果を、図2を参照して説明する。図2は、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。図2に示す波形図では、紙面の上から順に、ストローブ信号STB、各正側増幅器100,1の出力波形、各負側増幅器200,2の出力波形、各正側増幅器に設けられた出力トランジスタMP103,MP11のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタMN204,MN21のゲート電圧が示されている。また、図2に示す波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。さらに、図2の出力波形は、差動段回路10、20、101、201が出力回路11、21、102、202をAB級動作させる増幅信号を出力する場合の例を示す。なお、各正側増幅器100,1及び各負側増幅器200,2は、それぞれストローブ信号STBの立ち上がりに同期して、出力波形の立ち上げ又は立ち下げを開始する。図2の例では、時刻t1におけるストローブ信号STBの立ち上がりに同期して、各正側増幅器100,1が出力波形の立ち上げを開始し、各負側増幅器200,2が出力波形の立ち上げを開始する。また、時刻t2におけるストローブ信号STBの立ち上がりに同期して、各正側増幅器100,1が出力波形の立ち下げを開始し、各負側増幅器200,2が出力波形の立ち下げを開始する。まず、従来技術の正側増幅器100及び本発明の正側増幅器1の動作について説明する。図2に示すように、従来技術の正側増幅器100に設けられた出力トランジスタMP103のゲート電圧は、ストローブ信号STBの立ち上がりに同期して低下し始める時刻t1。同様に、本発明の正側増幅器1に設けられた出力トランジスタMP11のゲート電圧は、ストローブ信号STBの立ち上がりに同期して低下し始める時刻t1。それに応じて、各正側増幅器は出力波形を立ち上げる。ここで、出力トランジスタMP103のゲート電圧は、過渡的に中間電圧VMLを下回り、接地電圧VSS付近まで低下している。これに応じて、出力トランジスタMN104のゲート電圧不図示も接地電圧VSS付近まで低下する。一方、出力トランジスタMP11のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に接地電圧VSS付近まで低下することなく、接地電圧VSSよりも高い中間電圧VML付近までしか低下していない。これに応じて、出力トランジスタMN11のゲート電圧不図示も中間電圧VML付近までしか低下しない。その後、出力トランジスタMP103のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める時刻t2と同時に出力トランジスタMN104のゲート電圧も上昇し始める。同様に、出力トランジスタMP11のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める時刻t2と同時に出力トランジスタMN11のゲート電圧不図示も上昇し始める。そのゲート電圧の変化に応じてPチャンネルMOS出力トランジスタのドレイン電流が減少し、NチャンネルMOS出力トランジスタのドレイン電流が増加し、NチャンネルMOS出力トランジスタのドレイン電流値がPチャンネルMOS出力トランジスタのドレイン電流値を上回ったところから、各正側増幅器は出力波形を立ち下げ始める。ここで、出力トランジスタMP11のゲート電圧が中間電圧VML付近から電源電圧VDD付近まで上昇してオフに近い状態になり、出力トランジスタMN11のゲート電圧不図示が中間電圧VML付近から中間電圧VMLを超えて上昇してオンし、出力トランジスタMN11のドレイン電流値が出力トランジスタMP11のドレイン電流値の絶対値より十分に大きくなるのに要する時間は、出力トランジスタMP103のゲート電圧が接地電圧VSS付近から電源電圧VDD付近まで上昇してオフに近い状態になり、出力トランジスタMN104のゲート電圧不図示が接地電圧VSS付近から中間電圧VMLを超えて上昇してオンし、出力トランジスタMN104のドレイン電流値が出力トランジスタMP103のドレイン電流値の絶対値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の正側増幅器1の出力信号Voutが立ち下がり始めるまでの時間は、従来技術の正側増幅器100の出力信号Voutが立ち下がり始めるまでの時間よりも短い。したがって、図2を見ても明らかなように、本発明の正側増幅器1では、従来技術の正側増幅器100の場合と比較して、立ち下がりの出力波形に付加される遅延の増大が抑制されている。次に、従来技術の負側増幅器200及び本発明の負側増幅器2の動作について説明する。図2に示すように、従来技術の負側増幅器200に設けられた出力トランジスタMN204のゲート電圧は、ストローブ信号STBの立ち上がりに同期して低下し始める時刻t1。同様に、本発明の負側増幅器2に設けられた出力トランジスタMN21のゲート電圧は、ストローブ信号STBの立ち上がりに同期して低下し始める時刻t1。それに応じて、各負側増幅器は出力波形を立ち上げる。ここで、出力トランジスタMN204のゲート電圧は、時刻t1の前のストローブ信号STB不図示の立ち上がりに同期して過渡的に中間電圧VMHを上回り、電源電圧VDD付近まで上昇している。これに応じて、出力トランジスタMP203のゲート電圧不図示も電源電圧VDD付近まで上昇している。一方、出力トランジスタMN21のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に電源電圧VDD付近まで上昇することなく、電源電圧VDDよりも低い中間電圧VMH付近までしか上昇していない。これに応じて、出力トランジスタMP21のゲート電圧不図示も中間電圧VMH付近までしか上昇していない。この状態で、出力トランジスタMN21のゲート電圧が中間電圧VMH付近から接地電圧VSS付近まで低下してオフに近い状態になり、出力トランジスタMP21のゲート電圧不図示が中間電圧VMH付近から中間電圧VMHを超えて低下してオンし、出力トランジスタMP21のドレイン電流値の絶対値が出力トランジスタMN21のドレイン電流値より十分に大きくなるのに要する時間は、出力トランジスタMN204のゲート電圧が電源電圧VDD付近から接地電圧VSS付近まで低下してオフに近い状態になり、出力トランジスタMP203のゲート電圧不図示が下降してオンし、出力トランジスタMN203のドレイン電流値の絶対値が出力トランジスタMN204のドレイン電流値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の負側増幅器2の出力信号Voutが立ち上がり始めるまでの時間は、従来技術の負側増幅器200の出力信号Voutが立ち上がり始めるまでの時間よりも短い。したがって、図2を見ても明らかなように、本発明の負側増幅器2では、従来技術の負側増幅器200の場合と比較して、立ち上がりの出力波形に付加される遅延の増大が抑制されている。次に、本実施の形態にかかる出力回路が出力波形のオーバーシュートやアンダーシュートを抑制する場合の動作について、図3A及び図3Bを用いて説明する。図3Aは、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。また、図3Bは、図3Aに示す範囲X及びY付近を拡大した図である。なお、図3A及び図3Bに示す波形図は、図2に示す波形図の場合と比較して、外部出力端子Voutの負荷容量が大きい。図3A及び図3Bの波形図では、紙面の上から順に、各正側増幅器100,1の出力波形、各負側増幅器200,2の出力波形、各正側増幅器に設けられた出力トランジスタMP103,MP11のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタMN204,MN21のゲート電圧が示されている。また、図3Aの波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。図3A及び図3Bにおいても、基本的には図2の場合と同様の動作を示している。しかしながら、従来技術の正側増幅器100では、出力トランジスタMP103の駆動能力が大きいため出力波形にオーバーシュートが発生している。同様に、従来技術の負側増幅器200では、出力トランジスタMN204の駆動能力が大きいため出力波形にアンダーシュートが発生している。一方、本発明の正側増幅器1では、クランプ回路を用いることにより出力トランジスタMP11の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタMN11と同等程度に制限されるため、出力波形のオーバーシュートが抑制されている。同様に、本発明の負側増幅器2では、クランプ回路を用いることにより出力トランジスタMN21の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタMP21と同等程度に制限されるため、出力波形のアンダーシュートが抑制されている。実施の形態2図4A及び図4Bに、本発明の実施の形態2にかかる出力回路を備えた正側増幅器1a及び負側増幅器2aを示す。図4Aに示す正側増幅器1aは、図1Aに示す正側増幅器1と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。図4Bに示す負側増幅器2aは、図1Bに示す負側増幅器2と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。図4Aに示す正側増幅器1aは、差動段回路10及び出力回路11aを備える。出力回路11aは、出力トランジスタMP11と、出力トランジスタMN11と、クランプ用トランジスタクランプ回路MN12と、を有する。なお、本実施の形態では、出力トランジスタMP11がPチャネルMOSトランジスタであって、出力トランジスタMN11及びクランプ用トランジスタMN12がNチャネルMOSトランジスタである場合を例に説明する。出力回路11aでは、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に中間電圧VMLが供給される。なお、本実施の形態では、中間電圧VMLが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMLは電源電圧VDDよりも低く接地電圧VSSより高い電圧レベルに適宜変更可能である。前段の差動段回路10では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP11では、ソースに出力回路11aの高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の一方の出力端子が接続される。出力トランジスタMN11では、ソースに出力回路11aの低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の他方の出力端子が接続される。クランプ用トランジスタMN12では、第1の端子に出力トランジスタMP11のゲートが接続され、第2の端子及びゲート制御端子に出力回路11aの低電位側電源端子が共通接続される。すなわち、クランプ用トランジスタMN12の第2の端子及びゲートには中間電圧VMLが供給される。なお、クランプ用トランジスタMN12の第1及び第2の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図4Aに示す正側増幅器1aにおいて、差動段回路10は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路11aに対して出力する。出力回路11aにおいて、出力トランジスタMP11のソース-ドレイン間に流れる電流は、当該出力トランジスタMP11のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN11のソース-ドレイン間に流れる電流は、当該出力トランジスタMN11のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP11のソースに電源電圧VDDが供給され、出力トランジスタMN11のソースに中間電圧VMLが供給されているため、中間電圧VMLの電圧がVDD/2の場合は、正側増幅器1aはVDD/2~VDDの電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路11aに供給される電源電圧の範囲は、差動段回路10に供給される電源電圧の範囲の約半分である。この場合、出力回路11aに設けられた2つの出力トランジスタMP11,MN11のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMP11のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMN11のゲート電圧の有効動作範囲は、最大でVDD~VMLとなる。同時に、出力トランジスタMP11のゲートをドライブする差動段回路10の一方の増幅信号と、出力トランジスタMN11のゲートをドライブする差動段回路10の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP11のゲート電圧より、他方の増幅信号つまり出力トランジスタMN11のゲート電圧の方が低くなる。そのため、トランジスタMP11のゲート電圧が過渡的に中間電圧VMLより低く変動してしまうと、その後、入力電圧が変化して出力トランジスタMP11のゲート電圧が上がっても、出力トランジスタMN11のゲート電圧が中間電圧VMLを超えるレベルに戻って出力トランジスタMN11がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。そこで、本実施の形態にかかる出力回路11aは、出力トランジスタMP11のゲートと出力回路11aの低電位側電源端子との間にクランプ用トランジスタMN12を備え、出力トランジスタMP11のゲート電圧が中間電圧VMLを大きく超えるところまで低下して出力トランジスタMN11のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタMP11のゲート電圧を中間電圧VMLに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP11のゲート電圧と相関関係がある出力トランジスタMN11のゲート電圧が過渡的に中間電圧VMLを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。具体的には、出力トランジスタMP11のゲート電圧が、中間電圧VMLよりも、正の値であるクランプ用トランジスタMN12の閾値電圧Vtn分以下に低下した場合、クランプ用トランジスタMN12は導通状態になる。これは、クランプ用トランジスタMN12の第1の端子出力トランジスタMP11のゲートと接続の電位がクランプ用トランジスタMN12の第2の端子出力回路11aの低電位側電源端子と接続の電位より低くなるため、第1の端子がソース、第2の端子がドレインになり、当該クランプ用トランジスタMN12のゲート-ソース間電圧が閾値電圧Vtn以上になるからである。このとき、クランプ用トランジスタMN12は、出力回路11aの低電位側電源端子から出力トランジスタMP11のゲートに向けて順方向にダイオード接続された状態となっている。このようにして、出力トランジスタMP11のゲート電圧は、中間電圧VMLに応じた電圧によってクランプされる。より具体的には、出力トランジスタMP11のゲート電圧は、中間電圧VMLよりクランプ用トランジスタMN12の閾値電圧Vtp分低い電圧レベルにクランプされる。それにより、出力トランジスタMP11のゲート電圧は過渡的に中間電圧VMLを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタMN11のゲート電圧が中間電圧VMLをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタMN11をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMN11のゲートでなく、出力トランジスタMN11のゲート電圧と相関関係がある出力トランジスタMP11のゲートに接続する理由は、主に出力トランジスタMP11による外部出力端子Voutの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMN11による外部出力端子Voutの立ち下げ時間とのバランスによる。また、出力トランジスタMP11のゲート電圧が中間電圧VMLに負の値である閾値電圧Vtpを加えた値より高い状態の場合、クランプ用トランジスタMN12は非導通状態になっている。このとき、クランプ用トランジスタMN12は、出力回路11aの低電位側電源端子から出力トランジスタMP11のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタMN12は、出力トランジスタMP11の動作に影響を与えることはほとんどない。図4Bに示す負側増幅器2aは、差動段回路20及び出力回路21aを備える。出力回路21aは、出力トランジスタMP21と、出力トランジスタMN21と、クランプ用トランジスタクランプ回路MP22と、を有する。なお、本実施の形態では、出力トランジスタMP21及びクランプ用トランジスタMP22がPチャネルMOSトランジスタであって、出力トランジスタMN21がNチャネルMOSトランジスタである場合を例に説明する。出力回路21aでは、高電位側電源端子に中間電圧VMHが供給され、低電位側電源端子に接地電圧VSSが供給される。なお、本実施の形態では、中間電圧VMHが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMHは接地電圧VSSよりも高く電源電圧VDDより低い電圧レベルに適宜変更可能である。前段の差動段回路20では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP21では、ソースに出力回路21aの高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の一方の出力端子が接続される。出力トランジスタMN21では、ソースに出力回路21aの低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の他方の出力端子が接続される。クランプ用トランジスタMP22では、第1の端子に出力トランジスタMN21のゲートが接続され、第2の端子及びゲート制御端子に出力回路21aの高電位側電源端子が共通接続される。すなわち、クランプ用トランジスタMP22の第2の端子及びゲートには中間電圧VMHが供給される。なお、クランプ用トランジスタMP22の第1及び第2の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。図4Bに示す負側増幅器2aにおいて、差動段回路20は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路21aに対して出力する。出力回路21aにおいて、出力トランジスタMP21のソース-ドレイン間に流れる電流は、当該出力トランジスタMP21のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN21のソース-ドレイン間に流れる電流は、当該出力トランジスタMN21のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP21のソースに中間電圧VMHが供給され、出力トランジスタMN21のソースに接地電圧VSSが供給されているため、中間電圧VMHの電圧がVDD/2の場合は、負側増幅器2aはVSS~VDD/2の電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路21aに供給される電源電圧の範囲は、差動段回路20に供給される電源電圧の範囲の約半分である。この場合、出力回路21aに設けられた2つの出力トランジスタMP21,MN21のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMN21のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMP21のゲート電圧の有効動作範囲は、最大でVMH~VSSとなる。同時に、出力トランジスタMP21のゲートをドライブする差動段回路20の一方の増幅信号と、出力トランジスタMN21のゲートをドライブする差動段回路20の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP21のゲート電圧より、他方の増幅信号つまり出力トランジスタMN21のゲート電圧の方が低くなる。そのため、トランジスタMN21のゲート電圧が過渡的に中間電圧VMHより高く変動してしまうとトランジスタMP21のゲート電圧も中間電圧VMHよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタMN21のゲート電圧が下がっても、出力トランジスタMP21のゲート電圧が中間電圧VMHを下回るレベルに戻って出力トランジスタMP21がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。そこで、本実施の形態にかかる出力回路21aは、出力トランジスタMN21のゲートと出力回路21aの高電位側電源端子との間にクランプ用トランジスタMP22を備え、出力トランジスタMN21のゲート電圧が中間電圧VMHを大きく超えるところまで上昇して出力トランジスタMP21のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタMN21のゲート電圧を中間電圧VMHに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP21のゲート電圧が過渡的に中間電圧VMHを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。具体的には、出力トランジスタMN21のゲート電圧が、中間電圧VMHよりも、負の値であるクランプ用トランジスタMP22の閾値電圧Vtpの絶対値分以上に上昇した場合、クランプ用トランジスタMP22は導通状態になる。これは、クランプ用トランジスタMP22の第1の端子出力トランジスタMN21のゲートと接続の電位がクランプ用トランジスタMP22の第2の端子出力回路21aの高電位側電源端子と接続の電位より高くなるため、第1の端子がソース、第2の端子がドレインになり、当該クランプ用トランジスタMP22のゲート-ソース間電圧が閾値電圧Vtpの絶対値以上になるからである。このとき、クランプ用トランジスタMP22は、出力トランジスタMN21のゲートから出力回路21aの高電位側電源端子に向けて順方向にダイオード接続された状態となっている。このようにして、出力トランジスタMN21のゲート電圧は、中間電圧VMHに応じた電圧によってクランプされる。より具体的には、出力トランジスタMN21のゲート電圧は、中間電圧VMHよりクランプ用トランジスタMP22の閾値電圧Vtpの絶対値分高い電圧レベルにクランプされる。それにより、出力トランジスタMN21のゲート電圧は過渡的に中間電圧VMHを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタMP21のゲート電圧が中間電圧VMHをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタMP21をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMP21のゲートでなく、出力トランジスタMP21のゲート電圧と相関関係がある出力トランジスタMN21のゲートに接続する理由は、主に出力トランジスタMN21による外部出力端子Voutの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMP21による外部出力端子Voutの立ち上げ時間とのバランスによる。また、出力トランジスタMN21のゲート電圧が中間電圧VMHに閾値電圧Vtpの絶対値を加えた値より低い状態の場合、クランプ用トランジスタMP22は非導通状態になっている。このとき、クランプ用トランジスタMP22は、出力トランジスタMN21のゲートから出力回路21aの高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタMP22は、出力トランジスタMN21の動作に影響を与えることはほとんどない。このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態1の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制するために、1つのクランプ用MOSトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。また、実施の形態1にかかる出力回路と本実施の形態にかかる出力回路とではクランプ用トランジスタの導電型が異なるが、何れの導電型のクランプ用トランジスタを用いた場合でも同様の効果を奏することができる。ただし、何れの場合においても、閾値電圧Vtの小さいクランプ用トランジスタを用いた方が、出力回路に設けられた2つの出力トランジスタの駆動能力を同等程度に近づけることができるため、より効果的である。また、レイアウト上の空き領域に応じた導電型のトランジスタを選択してもよい。さらに、出力回路11aは、クランプ用トランジスタMN12を用いることにより出力トランジスタMP11のゲート-ソース間電圧を出力トランジスタMN11のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路11aは、出力トランジスタMP11の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMN11の駆動能力と同等程度に制限することができる。そのため、出力回路11aは、外部出力端子Voutの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路21aは、クランプ用トランジスタMP22を用いることにより出力トランジスタMN21のゲート-ソース間電圧を出力トランジスタMP21のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路21aは、出力トランジスタMN21の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMP21の駆動能力と同等程度に制限することができる。そのため、出力回路21aは、外部出力端子Voutの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。実施の形態3図5A及び図5Bに、本発明の実施の形態3にかかる出力回路を備えた正側増幅器1b及び負側増幅器2bを示す。図5Aに示す正側増幅器1bは、図1Aに示す正側増幅器1と比較して、出力回路に設けられたクランプ回路の構成が異なる。図5Bに示す負側増幅器2bは、図1Bに示す負側増幅器2と比較して、出力回路に設けられたクランプ回路の構成が異なる。図5Aに示す正側増幅器1bは、差動段回路10及び出力回路11bを備える。出力回路11bは、出力トランジスタMP11と、出力トランジスタMN11と、PN接合のダイオードクランプ回路D1と、を有する。なお、本実施の形態では、出力トランジスタMP11がPチャネルMOSトランジスタであって、出力トランジスタMN11がNチャネルMOSトランジスタである場合を例に説明する。出力回路11bでは、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に中間電圧VMLが供給される。なお、本実施の形態では、中間電圧VMLが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMLは電源電圧VDDよりも低く接地電圧VSSより高い電圧レベルに適宜変更可能である。前段の差動段回路10では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP11では、ソースに出力回路11bの高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の一方の出力端子が接続される。出力トランジスタMN11では、ソースに出力回路11bの低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路10の他方の出力端子が接続される。ダイオードD1のアノードは、出力回路11bの低電位側電源端子に接続され、ダイオードD1のカソードは、出力トランジスタMP11のゲートに接続される。即ち、ダイオードD1のアノードには、中間電圧VMLが供給される。図5Aに示す正側増幅器1bにおいて、差動段回路10は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路11bに対して出力する。出力回路11bにおいて、出力トランジスタMP11のソース-ドレイン間に流れる電流は、当該出力トランジスタMP11のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN11のソース-ドレイン間に流れる電流は、当該出力トランジスタMN11のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP11のソースに電源電圧VDDが供給され、出力トランジスタMN11のソースに中間電圧VMLが供給されているため、中間電圧VMLの電圧がVDD/2の場合は、正側増幅器1bはVDD/2~VDDの電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路11bに供給される電源電圧の範囲は、差動段回路10に供給される電源電圧の範囲の約半分である。この場合、出力回路11bに設けられた2つの出力トランジスタMP11,MN11のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMP11のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMN11のゲート電圧の有効動作範囲は、最大でVDD~VMLとなる。同時に、出力トランジスタMP11のゲートをドライブする差動段回路10の一方の増幅信号と、出力トランジスタMN11のゲートをドライブする差動段回路10の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP11のゲート電圧より、他方の増幅信号つまり出力トランジスタMN11のゲート電圧の方が低くなる。そのため、トランジスタMP11のゲート電圧が過渡的に中間電圧VMLより低く変動してしまうと、トランジスタMN11のゲート電圧も中間電圧VMLよりさらに低く変動してしまい、その後、入力電圧が変化して出力トランジスタMP11のゲート電圧が上がっても、出力トランジスタMN11のゲート電圧が中間電圧VMLを超えるレベルに戻って出力トランジスタMN11がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。そこで、本実施の形態にかかる出力回路11bは、出力トランジスタMP11のゲートと出力回路11bの低電位側電源端子との間にダイオードD1を備え、出力トランジスタMP11のゲート電圧が中間電圧VMLを大きく超えるところまで低下して出力トランジスタMN11のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタMP11のゲート電圧を中間電圧VMLに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP11のゲート電圧と相関関係がある出力トランジスタMN11のゲート電圧が過渡的に中間電圧VMLを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。具体的には、出力トランジスタMP11のゲート電圧が中間電圧VMLよりもダイオードD1の順方向電圧降下VF半導体の主材質がSiの場合は0.6~0.7V程度分以上低下した場合、当該ダイオードD1が導通状態になる。それにより、出力トランジスタMP11のゲート電圧は、中間電圧VMLに応じた電圧によってクランプされる。より具体的には、出力トランジスタMP11のゲート電圧は、中間電圧VMLよりダイオードD1の順方向電圧降下分低い電圧レベルにクランプされる。それにより、出力トランジスタMP11のゲート電圧は過渡的に中間電圧VMLを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタMN11のゲート電圧が中間電圧VMLをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタMN11をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMN11のゲートでなく、出力トランジスタMN11のゲート電圧と相関関係がある出力トランジスタMP11のゲートに接続する理由は、主に出力トランジスタMP11による外部出力端子Voutの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMN11による外部出力端子Voutの立ち下げ時間とのバランスによる。また、出力トランジスタMP11のゲート電圧が中間電圧VMLからダイオードD1の順方向電圧降下分を引いた値より高い状態の場合、ダイオードD1は非導通状態になっている。この状態では、ダイオードD1は、出力トランジスタMP11の動作に影響を与えることはほとんどない。図5Bに示す負側増幅器2bは、差動段回路20及び出力回路21bを備える。出力回路21bは、出力トランジスタMP21と、出力トランジスタMN21と、PN接合のダイオードクランプ回路D2と、を有する。なお、本実施の形態では、出力トランジスタMP21がPチャネルMOSトランジスタであって、出力トランジスタMN21がNチャネルMOSトランジスタである場合を例に説明する。出力回路21bでは、高電位側電源端子に中間電圧VMHが供給され、低電位側電源端子に接地電圧VSSが供給される。なお、本実施の形態では、中間電圧VMHが電源電圧VDDの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧VMHは接地電圧VSSよりも高く電源電圧VDDより低い電圧レベルに適宜変更可能である。前段の差動段回路20では、高電位側電源端子に電源電圧VDDが供給され、低電位側電源端子に接地電圧VSSが供給される。出力トランジスタMP21では、ソースに出力回路21bの高電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の一方の出力端子が接続される。出力トランジスタMN21では、ソースに出力回路21bの低電位側電源端子が接続され、ドレインに外部出力端子Voutが接続され、ゲートに差動段回路20の他方の出力端子が接続される。ダイオードD2のアノードは、出力トランジスタMN21のゲートに接続され、ダイオードD2のカソードは、出力回路21bの高電位側電源端子に接続される。即ち、ダイオードD2のカソードには、中間電圧VMHが供給される。図5Bに示す負側増幅器2bにおいて、差動段回路20は、入力端子IN、IN-に供給される入力信号の電位差に応じた一対の増幅信号を出力回路21bに対して出力する。出力回路21bにおいて、出力トランジスタMP21のソース-ドレイン間に流れる電流は、当該出力トランジスタMP21のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタMN21のソース-ドレイン間に流れる電流は、当該出力トランジスタMN21のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタMP21のソースに中間電圧VMHが供給され、出力トランジスタMN21のソースに接地電圧VSSが供給されているため、中間電圧VMHの電圧がVDD/2の場合は、負側増幅器2bはVSS~VDD/2の電圧範囲を振幅する出力波形を生成する。このように、何も対策しなければ、出力回路21bに供給される電源電圧の範囲は、差動段回路20に供給される電源電圧の範囲の約半分である。この場合、出力回路21bに設けられた2つの出力トランジスタMP21,MN21のゲート電圧の有効動作範囲が互いに異なってしまう。具体的には、出力トランジスタMN21のゲート電圧の有効動作範囲は、最大でVDD~VSSとなる。一方、出力トランジスタMP21のゲート電圧の有効動作範囲は、最大でVMH~VSSとなる。同時に、出力トランジスタMP21のゲートをドライブする差動段回路20の一方の増幅信号と、出力トランジスタMN21のゲートをドライブする差動段回路20の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタMP21のゲート電圧より、他方の増幅信号つまり出力トランジスタMN21のゲート電圧の方が低くなる。そのため、トランジスタMN21のゲート電圧が過渡的に中間電圧VMHより高く変動してしまうとトランジスタMP21のゲート電圧も中間電圧VMHよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタMN21のゲート電圧が下がっても、出力トランジスタMP21のゲート電圧が中間電圧VMHを下回るレベルに戻って出力トランジスタMP21がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Voutに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。そこで、本実施の形態にかかる出力回路21bは、出力トランジスタMN21のゲートと出力回路21bの高電位側電源端子との間にダイオードD2を備え、出力トランジスタMN21のゲート電圧が中間電圧VMHを大きく超えるところまで上昇して出力トランジスタMP21のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタMN21のゲート電圧を中間電圧VMHに応じた電圧レベルにクランプしている。それにより、出力トランジスタMP21のゲート電圧が過渡的に中間電圧VMHを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。具体的には、出力トランジスタMN21のゲート電圧が中間電圧VMHよりもダイオードD2の順方向電圧降下VF半導体の主材質がSiの場合は0.6~0.7V程度分以上上昇した場合、当該ダイオードD2が導通状態になる。それにより、出力トランジスタMN21のゲート電圧は、中間電圧VMHに応じた電圧によってクランプされる。より具体的には、出力トランジスタMN21のゲート電圧は、中間電圧VMHよりダイオードD2の順方向電圧降下VF分高い電圧レベルにクランプされる。それにより、出力トランジスタMN21のゲート電圧は過渡的に中間電圧VMHを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタMP21のゲート電圧が中間電圧VMHをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタMP21をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。なお、クランプ回路を目的の出力トランジスタMP21のゲートでなく、出力トランジスタMP21のゲート電圧と相関関係がある出力トランジスタMN21のゲートに接続する理由は、主に出力トランジスタMN21による外部出力端子Voutの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタMP21による外部出力端子Voutの立ち上げ時間とのバランスによる。また、出力トランジスタMN21のゲート電圧が中間電圧VMHにダイオードD2の順方向電圧降下分を加えた値より低い状態の場合、ダイオードD2は非導通状態になっている。この状態では、ダイオードD2は、出力トランジスタMN21の動作に影響を与えることはほとんどない。このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用のPN接合ダイオードを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態1の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。なお、PN接合ダイオードの順方向電圧降下VFは、MOSトランジスタの閾値電圧よりも低い。したがって、本実施の形態にかかる出力回路のようにクランプ回路としてPN接合ダイオードを用いた方が、より効率良く出力トランジスタのゲート電圧をクランプさせることができる。さらに、出力回路11bは、PN接合ダイオードD1を用いることにより出力トランジスタMP11のゲート-ソース間電圧を出力トランジスタMN11のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路11bは、出力トランジスタMP11の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMN11の駆動能力と同等程度に制限することができる。そのため、出力回路11bは、外部出力端子Voutの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路21bは、PN接合ダイオードD2を用いることにより出力トランジスタMN21のゲート-ソース間電圧を出力トランジスタMP21のゲート-ソース間電圧と同等程度に制限している。それにより、出力回路21bは、出力トランジスタMN21の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタMP21の駆動能力と同等程度に制限することができる。そのため、出力回路21bは、外部出力端子Voutの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。以上のように、上記実施の形態1~3にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ回路を備える。それにより、上記実施の形態1~3にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延の増大を抑制することができる。さらに、上記実施の形態1~3にかかる出力回路は、クランプ回路を用いて2つの出力トランジスタの各駆動能力を同等程度に制限することができる。そのため、上記実施の形態1~3にかかる出力回路は、外部出力端子Voutの負荷容量が大きい場合等において、出力波形のオーバーシュートやアンダーシュートを抑制することができる。また、クランプの基準電圧として、出力回路を駆動するために予め用意された中間電圧VML,VMHが用いられる。そのため、クランプ用に別途バイアス回路を備える必要がない。したがって、コストアップを抑えることが可能である。また、クランプ回路としてMOSトランジスタが用いられる場合、回路規模はほとんど増大しないため、コストアップはほとんどない。ここで、特許文献2には、上述のように、クランプ回路を備えたトランジスタ出力回路が開示されているが、これは出力トランジスタのソースが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、ソースフォロワ動作時の電流クランプ回路であって、出力トランジスタのゲート-ソース間に設けられている。一方、本実施の形態にかかる出力回路は、出力トランジスタのドレインが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、出力トランジスタのゲート-ドレイン間に設けられている。したがって、本実施の形態にかかる出力回路と従来技術とでは、互いに回路構成が異なる。また、この従来技術では、クランプ電圧の基準が出力トランジスタのソースであり、ソース電圧を基準としてゲート電圧をクランプしている。この場合、出力電流を制限するためには、クランプ回路としてツェナーダイオードの特性のものが必要であり、クランプ回路としてMOSトランジスタ等を用いた本願とは異なる。仮に、ツェナーダイオードの等価回路として、MOSトランジスタ及び抵抗により構成されるアクティブツェナー等をクランプ回路として用いた場合には、素子数が多くなり回路構成も複雑になる。その結果、チップサイズが大きくなり、ひいてはコストアップに繋がる。別の観点から、本発明と特許文献2との違いを説明する。特許文献2ではクランプ回路の基準電圧は出力トランジスタのソース電圧であり、クランプ電圧は出力トランジスタのソース-ドレイン間に流れる電流Idが最大値になる時のゲート-ソース間電圧である。よってそのクランプ電圧値は出力トランジスタの増幅率hfeと負荷の最大制限電流値とで決定し、そのゲート-ソース間電圧の値自体に意味はない。これに対して本発明のクランプ回路は、ゲート電圧の最大値を制限する点では同じだが、その制限値が出力電源電圧の片方である中間電圧そのものであるという点が異なる。本発明では、ゲート電圧をクランプされる出力トランジスタのソース電圧や増幅率に関わらず、その出力トランジスタのゲート電圧を中間電圧付近に制限すること自体が目的になる。この点で特許文献2と本発明とのクランプ回路の構成が異なることが分かる。先に述べたように、アナログアンプの出力段回路の駆動方法で代表的なものに、A級、B級、AB級の3つがあるが、本発明はこれら3種類の駆動方法を含むどの駆動方法でも有効に機能する。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。"