"プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻を取得する取得部と、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出する検出部と、前記検出部によって検出された前記第1および第2の資源群に共通して含まれる資源を特定する特定部と、前記特定部によって特定された資源が前記先頭命令で使用される時刻と前記特定された資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出する算出部と、前記算出部によって算出された遅延時間にて、前記取得部によって取得された前記いずれかのブロックの命令の実行時刻を補正する補正部と、前記補正部によって補正された前記いずれかのブロックの命令の実行時刻を出力する出力部と、を備えることを特徴とする補正装置。プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻および前記命令で消費する電力を取得する取得部と、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出する検出部と、前記検出部によって検出された前記第1および第2の資源群に共通して含まれる資源を特定する特定部と、前記特定部によって特定された資源が前記先頭命令で使用される時刻と前記特定された資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出する算出部と、前記算出部によって算出された遅延時間に応じた消費電力にて、前記取得部によって取得された前記いずれかのブロックの命令の実行で消費する電力を補正する補正部と、前記補正部によって補正された前記いずれかのブロックの命令で消費する電力を出力する出力部と、を備えることを特徴とする補正装置。前記末尾命令が分岐命令である場合、前記末尾命令のシミュレーションの実行結果にて分岐予測結果が的中であったか否かを判定する判定部をさらに備え、前記取得部は、前記末尾命令の分岐予測結果を取得し、前記検出部は、前記判定部によって前記末尾命令の分岐予測が的中したと判定された場合、前記第1および第2の資源群を検出する、ことを特徴とする請求項1または2に記載の補正装置。前記特定部は、前記共通して含まれる資源のうち、当該資源が前記先頭命令で使用される時刻と当該資源の前記末尾命令での使用が終了する時刻の差が最大となる資源を特定する、ことを特徴とする請求項1~3のいずれか一つに記載の補正装置。前記出力部は、前記特定部によって前記共通して含まれる資源が特定されない場合、前記取得部によって取得された前記いずれかのブロックの命令の実行時刻を出力する、ことを特徴とする請求項1、3、4のいずれか1つに記載の補正装置。前記検出部は、前記先行ブロックの末尾命令で指定される書込対象の記憶領域群を前記第1の資源群として、前記いずれかのブロックの先頭命令で指定される読込対象または書込対象の記憶領域群を第2の資源群として検出する、ことを特徴とする請求項1~5のいずれか1つに記載の補正装置。前記特定部は、前記共通して含まれる資源が演算ユニットであり、かつ前記プログラムコードのシミュレーション対象となるCPUが有する前記演算ユニットの個数が前記末尾命令および前記先頭命令にて指定された個数より少ない場合、前記演算ユニットを特定する、ことを特徴とする請求項1~6のいずれか1つに記載の補正装置。コンピュータが、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻を取得し、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出した前記第1および第2の資源群に共通して含まれる資源を特定し、特定した資源が前記先頭命令で使用される時刻と前記特定した資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出し、算出した遅延時間にて、取得した前記いずれかのブロックの命令の実行時刻を補正し、補正した前記いずれかのブロックの命令の実行時刻を出力する、処理を実行することを特徴とする補正方法。コンピュータが、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻および前記命令で消費する電力を取得し、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出した前記第1および第2の資源群に共通して含まれる資源を特定し、特定した資源が前記先頭命令で使用される時刻と前記特定された資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出し、算出した遅延時間に応じた消費電力にて、前記取得部によって取得された前記いずれかのブロックの命令の実行で消費する電力を補正し、補正した前記いずれかのブロックの命令で消費する電力を出力する、処理を実行することを特徴とする補正方法。コンピュータに、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻を取得し、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出した前記第1および第2の資源群に共通して含まれる資源を特定し、特定した資源が前記先頭命令で使用される時刻と前記特定した資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出し、算出した遅延時間にて、取得した前記いずれかのブロックの命令の実行時刻を補正し、補正した前記いずれかのブロックの命令の実行時刻を出力する、処理を実行させることを特徴とする補正プログラム。コンピュータに、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻および前記命令で消費する電力を取得し、前記いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、前記いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出した前記第1および第2の資源群に共通して含まれる資源を特定し、特定した資源が前記先頭命令で使用される時刻と前記特定された資源の前記末尾命令での使用が終了する時刻とから、前記先行ブロックによって生じる遅延時間を算出し、算出した遅延時間に応じた消費電力にて、前記取得部によって取得された前記いずれかのブロックの命令の実行で消費する電力を補正し、補正した前記いずれかのブロックの命令で消費する電力を出力する、処理を実行させることを特徴とする補正プログラム。しかしながら、上述した従来技術において、ブロックごとにシミュレーションを実行するので、複数のブロックを連続してシミュレーションを実行すると、実際の実行結果から乖離した、精度の悪いシミュレーション結果となる。1つの側面では、本発明は、シミュレーションの精度を向上できる補正装置、補正方法、および補正プログラムを提供することを目的とする。本発明の一側面によれば、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻を取得し、いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出された第1および第2の資源群に共通して含まれる資源を特定し、特定された資源が先頭命令で使用される時刻と特定された資源の末尾命令での使用が終了する時刻とから、先行ブロックによって生じる遅延時間を算出し、算出された遅延時間に基づいて、取得部によって取得されたいずれかのブロックの命令の実行時刻を補正し、補正されたいずれかのブロックの命令の実行時刻を出力する補正装置、補正方法、および補正プログラムが提案される。また、本発明の他の側面によれば、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻および命令で消費する電力を取得し、いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、いずれかのブロックの先頭命令で指定される第2の資源群と、を検出し、検出された第1および第2の資源群に共通して含まれる資源を特定し、特定された資源が先頭命令で使用される時刻と特定された資源の末尾命令での使用が終了する時刻とから、先行ブロックによって生じる遅延時間を算出し、算出された遅延時間に応じた消費電力にて、取得部によって取得されたいずれかのブロックの命令の実行で消費する電力を補正し、補正されたいずれかのブロックの命令で消費する電力を出力する補正装置、補正方法、および補正プログラムが提案される。本発明の一様態によれば、シミュレーションの精度向上を図ることができる。以下に添付図面を参照して、開示の補正装置、補正方法、および補正プログラムの実施の形態を詳細に説明する。なお、本実施の形態にかかる補正装置の例として、ターゲットCPUのシミュレーションを行うシミュレーション装置が、本実施の形態にかかる補正処理を実行する、という状態を想定して説明を行う。図1は、実施の形態1にかかるシミュレーション装置の動作例を示す説明図である。シミュレーション装置100は、ターゲットCPUにおける命令実行の性能シミュレーションを実行する装置である。具体的に、シミュレーション装置100は、ターゲットCPU用のプログラムであるターゲットプログラム101をホストCPUで動作させるため、インタープリタ方式を用いる。または、シミュレーション装置100は、JITJust-In-Timeコンパイラ方式といった方式によりホストコードを生成し、ホストコードを実行する。ここで、ターゲットCPUは、シミュレーションの対象となるCPUの制御モデルである。シミュレーション装置100は、ターゲットCPUの命令実行の性能シミュレーションとして各命令のサイクルシミュレーション情報を出力する。ここで、ターゲットCPUは、たとえば組み込みシステム等で採用されるRISCReducedInstructionSetComputerアーキテクチャのCPUである。ホストCPUに相当するシミュレーション装置100は、たとえばCISCComplexInstructionSetComputerアーキテクチャのCPUを搭載するコンピュータである。この状態で、シミュレーション装置100は、ターゲットプログラム101が所定のブロックで分割されたブロック102、ブロック103を連続してシミュレーションする。ブロック102の末尾命令は、ロード命令以下、LD命令と称すであり、ニーモニックコードがLDr1,[r2]となる。また、ブロック103の先頭命令は、加算命令以下、ADD命令と称すであり、ニーモニックコードが、ADDr1,r1,r3となる。LD命令、ADD命令は、ターゲットCPUのパイプラインに投入されて実行される。次に、本実施の形態にかかる補正処理が行われる前のシミュレーション結果である図1Aと、本実施の形態にかかる補正処理が行われた後のシミュレーション結果である図1Bと、について説明する。なお、図1Aと図1Bに共通する説明として、LD命令、ADD命令は、フェッチステージ図中fで表示し、以下、fステージと称する、デコードステージ図中dで表示し、以下、dステージと称する、エグゼキュートステージ図中eで表示し、以下、eステージと称するを順に実行する。fステージ、dステージは命令によらず1サイクルで処理を行い、eステージは、LD命令が2サイクル、ADD命令が1サイクルで処理を行う。また、LD命令のeステージの実行時刻をtとする。図1Aで示すシミュレーション結果は、LD命令の開始から、ADD命令の終了までを4サイクルで行っている。しかしながら、t1にて、レジスタr1が競合しており、ターゲットCPUが実際に処理を行う場合、ADD命令のeステージの実行時刻はt2となり、図1Aで示すシミュレーション結果は、実際の性能値と異なるため、精度が悪い。次に、図1Bで示すシミュレーション結果は、r1がADD命令で補正前に使用される時刻t1と、r1のLD命令での使用が終了する時刻t2の差1サイクルを遅延時間として算出し、ADD命令のeステージの実行時刻を補正した後の状態である。図1Bでは、LD命令の開始から、ADD命令の終了までを5サイクルで行っており、シミュレーション結果が実際の実行時間と等しくなり、精度が向上する。このように、本実施の形態にかかる補正処理は、後続のブロックの先頭命令で資源を使用する時刻と、先行するブロックで資源の使用が終了し、後続のブロックで資源が使用可能となる時刻とから求めた遅延時間を用いて補正する。以降、図2~図22にて、図1で示した動作を行うシミュレーション装置100について説明を行う。シミュレーション装置100のハードウェア図2は、シミュレーション装置のハードウェアの一例を示すブロック図である。図2において、シミュレーション装置100は、CPU201と、ROMRead‐OnlyMemory202と、RAMRandomAccessMemory203と、を含む。また、シミュレーション装置100は、磁気ディスクドライブ204と、磁気ディスク205と、光ディスクドライブ206と、光ディスク207と、を含む。また、ユーザやその他の機器との入出力装置としてシミュレーション装置100は、ディスプレイ208と、I/FInterface209と、キーボード210と、マウス211と、を含む。また、各部はバス212によってそれぞれ接続されている。ここで、CPU201は、シミュレーション装置100の全体の制御を司る。ROM202は、ブートプログラムなどのプログラムを記憶している。RAM203は、CPU201のワークエリアとして使用される。磁気ディスクドライブ204は、CPU201の制御にしたがって磁気ディスク205に対するデータのリード/ライトを制御する。磁気ディスク205は、磁気ディスクドライブ204の制御で書き込まれたデータを記憶する。光ディスクドライブ206は、CPU201の制御にしたがって光ディスク207に対するデータのリード/ライトを制御する。光ディスク207は、光ディスクドライブ206の制御で書き込まれたデータを記憶したり、光ディスク207に記憶されたデータをコンピュータに読み取らせたりする。なお、ROM202、磁気ディスク205、光ディスク207のいずれかの記憶装置に、本実施の形態にかかるシミュレーションプログラムが格納されていてもよい。ディスプレイ208は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。たとえば、ディスプレイ208は、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。I/F209は、通信回線を通じてLANLocalAreaNetwork、WANWideAreaNetwork、インターネットなどのネットワーク213に接続され、このネットワーク213を介して他の装置に接続される。そして、I/F209は、ネットワーク213と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。I/F209には、たとえばモデムやLANアダプタなどを採用することができる。キーボード210は、文字、数字、各種指示などの入力のためのキーを有し、データの入力を行う。また、キーボード210は、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス211は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。また、シミュレーション装置100は、マウス211の代わりとして、ポインティングデバイスとして同様に機能を有するものであれば、トラックボールやジョイスティックなどであってもよい。シミュレーション装置100の機能次に、シミュレーション装置100の機能について説明する。図3は、シミュレーション装置の機能例を示すブロック図である。シミュレーション装置100は、コード変換部301と、シミュレーション実行部302と、シミュレーション情報収集部303と、を含む。この制御部となる機能コード変換部301~シミュレーション情報収集部303は、記憶装置に記憶されたプログラムをCPU201が実行することにより、その機能を実現する。記憶装置とは、具体的には、たとえば、図2に示したROM202、RAM203、磁気ディスク205、光ディスク207などである。または、I/F209を経由して他のCPUが実行することにより、その機能を実現してもよい。また、コード変換部301は、分割部311、予測シミュレーション実行部312、生成部313、書込部314を有する。シミュレーション実行部302は、コード実行部321、第1の補正部となる補正部322、第2の補正部となる補正部323を有する。さらに、補正部323は、取得部331、判定部332、検出部333、特定部334、算出部335、補正部336、出力部337を有する。また、シミュレーション装置100は、ターゲットプログラム101、タイミング情報351、予測情報352、命令補正値情報353、演算ユニット情報354、ブロック資源情報355、シミュレーション情報356にアクセス可能である。ターゲットプログラム101、タイミング情報351~シミュレーション情報356は、シミュレーション装置100がアクセス可能な記憶領域に格納される。ブロック資源情報355は、ブロックと先頭または末尾との組合せごとに、命令で指定される資源を記憶する情報である。ここで、資源とは、読込対象または書込対象となるレジスタやメモリ、または実行対象となる演算ユニットである。なお、以下の表記にて、末尾記号_xxxtが付与されたブロック資源情報355は、ブロックxxxの末尾命令で指定された資源群を記憶している。また、末尾記号_xxxhが付与されたブロック資源情報355は、ブロックxxxの先頭命令で指定された資源群を記憶している。コード変換部301は、ターゲットCPUのプログラムの実行時に、ターゲットCPUが実行するターゲットプログラム101から、シミュレーションを実行するホストCPUのホストコード305を生成する。分割部311は、ターゲットプログラム101を所定のブロックに分割する。分割されるブロック単位は、たとえば、一般的なベーシックブロック分岐から次の分岐前までのコード単位でよく、または、予め定められた任意のコード単位でよい。予測シミュレーション実行部312は、タイミング情報351と予測情報352とを得て、入力されたブロックをある実行結果を前提とした条件下で実行する性能シミュレーションを行う。具体的に、予測シミュレーション実行部312は、予測情報352をもとに、入力されたブロックに含まれる外部依存命令の予測結果を設定する。続けて、予測シミュレーション実行部312は、タイミング情報351を参照して、設定した予測結果を前提とする場合の命令を実行して、命令実行の進み具合をシミュレーションする。予測シミュレーション実行部312は、シミュレーション結果として、ブロックに含まれる各命令の実行時間サイクル数を求める。生成部313は、予測シミュレーション実行部312のシミュレーション結果をもとに、処理したブロックに対応するホストコードとして、設定された予測結果における命令実行時の性能シミュレーションを行うためのホストコードを生成する。生成部313は、ブロックのターゲットコードをもとに、外部依存命令が予測結果である場合の命令実行を行うホストコードを生成し、さらに、各命令の実行時間を加算して、ブロックの処理時間を計算する処理を行うシミュレーション用コードを組み込む。たとえば、生成部313は、データのLD命令の予測結果としてキャッシュヒットが設定されている処理については、ブロック内のLD命令によるキャッシュアクセスがヒットである場合の処理実行をシミュレーションして、予測結果での実行時間を求める。また、生成部313は、LD命令によるキャッシュアクセスがミスである場合の実行時間、予測結果であるヒット時の実行時間の加算/減算を用いた補正計算により求める処理を行うホストコードを生成する。書込部314は、ブロックの先頭から所定数の命令で指定される資源群と、ブロックの末尾から所定数の命令で指定される資源群とをブロック資源情報355に書き込む。シミュレーション実行部302は、生成部313が生成したホストコード305を実行して、ターゲットプログラム101を実行するターゲットCPUの命令実行の機能および性能シミュレーションを行う。コード実行部321は、ホストコード305を用いて、ターゲットプログラム101を実行する。第1の補正部となる補正部322は、プログラムの実行中に、外部依存命令の実行結果が、設定されていた予測結果と異なる場合に、既に求めた予想ケースでの実行時間を補正する。補正部322は、外部依存命令に与えられるペナルティ時間、外部依存命令の前後で実行される命令の実行時間、1つ前の命令の遅延時間などを用いて補正を行う。なお、補正処理の詳細は後述する。シミュレーション情報収集部303は、性能シミュレーションの実行結果として、各命令の実行時刻と実行時間を含むシミュレーション情報356を収集する。第2の補正部となる補正部323は、ブロック間の影響による補正を行う。取得部331は、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻を取得する機能を有する。なお、命令の実行時刻とは、命令が実行される開始時刻でもよいし、終了時刻でもよい。以下の説明では、実行時刻を、命令が実行される開始時刻であるとする。たとえば、取得部331は、ブロック103のADD命令のeステージの実行時刻がt1であることを取得する。なお、ブロックの命令の実行時刻は、予測シミュレーション実行部312、コード実行部321によって生成され、シミュレーション情報356に格納されている。したがって、取得部331は、シミュレーション情報356からブロックの命令の実行時刻を取得する。また、取得部331は、末尾命令が分岐命令である場合、分岐命令の分岐予測結果を取得してもよい。分岐予測結果は、ホストコード305を実行したコード実行部321から取得する。なお、取得結果は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。判定部332は、末尾命令が分岐命令である場合、末尾命令のシミュレーションの実行結果にて分岐予測結果が的中であったか否かを判定する機能を有する。なお、判定結果は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。検出部333は、いずれかのブロックの前に実行された先行ブロックの末尾命令で指定される第1の資源群と、いずれかのブロックの先頭命令で指定される第2の資源群と、を検出する機能を有する。なお、末尾命令、先頭命令は、それぞれ1つの命令であってもよいし、先行ブロックの末尾から所定数の命令、いずれかのブロックの先頭から所定数の命令、であってよい。所定数をいくつに設定するかは、ターゲットCPUの特性に基づいて、予め決定しておく。たとえば、ターゲットCPUがスーパスカラプロセッサであれば、所定数を、同時に行える命令数とする。または、所定数を、ターゲットCPUが実行可能な命令のうち、eステージの実行時間が最長となるサイクルに対応する数としてもよい。たとえば、最長となる命令のサイクル数が4であるとき、該当の命令は、3命令先まで影響を及ぼすため、所定数を3と設定する。また、検出部333は、判定部332によって末尾命令の分岐予測が的中したと判定された場合、第1および第2の資源群を検出してもよい。また、検出部333は、先行ブロックの末尾命令で指定される書込対象の記憶領域群を第1の資源群として、いずれかのブロックの先頭命令で指定される読込対象または書込対象の記憶領域群を第2の資源群として検出してもよい。なお、命令で指定されるレジスタのうち、どれが書込対象なのか読込対象なのかという基準は、タイミング情報351にて記載されている。また、検出結果は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。特定部334は、検出部333によって検出された第1および第2の資源群に共通して含まれる資源を特定する機能を有する。たとえば、第1の資源群が、r1とロードユニットであり、第2の資源群が、r1、r3、整数演算ユニットである場合、特定部334は、r1を特定する。また、特定部334は、共通して含まれる資源のうち、該当の資源が先頭命令で使用される時刻と該当の資源の末尾命令での使用が終了する時刻の差が最大となる資源を特定してもよい。たとえば、共通して含まれる資源として、r1とr3が存在した場合、r1の時刻の差が1サイクル、r3の時刻の差が3サイクルであれば、r3を特定する。また、特定部334は、共通して含まれる資源が演算ユニットであり、かつプログラムコードのシミュレーション対象となるCPUが有する演算ユニットの個数が末尾命令および先頭命令にて指定された個数より少ない場合、演算ユニットを特定してもよい。たとえば、ターゲットCPUが有する整数演算ユニットが1個であり、末尾命令および先頭命令にて指定された個数が2個である場合、整数演算ユニットを特定する。なお、特定された資源の情報は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。算出部335は、特定部334によって特定された資源が先頭命令で使用される時刻と特定された資源の末尾命令での使用が終了する時刻とから、先行ブロックによって生じる遅延時間を算出する機能を有する。たとえば、算出部335は、特定された資源が先頭命令で使用される時刻がt1であり、末尾命令での使用が終了する時刻がt3であれば、遅延時間をt3-t1=2サイクルとして算出する。なお、算出結果は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。補正部336は、算出部335によって算出された遅延時間にて、取得部331によって取得されたいずれかのブロックの命令の実行時刻を補正する機能を有する。たとえば、補正部336は、遅延時間が2サイクルであれば、いずれかのブロックの命令のeステージの実行時刻に2サイクルを加算する。出力部337は、補正部336によって補正されたいずれかのブロックの命令の実行時刻を出力する機能を有する。なお、出力先は、シミュレーション情報356であったり、または、RAM203であったりしてもよい。たとえば、出力部337は、遅延時間が加算された命令の実行時刻を出力する。また、出力部337は、特定部334によって共通して含まれる資源が特定されない場合、取得部331によって取得されたいずれかのブロックの命令の実行時刻を出力してもよい。図4は、ターゲットコードの一例を示す説明図である。図4では、ターゲットコードの3つの命令を示している。ブロック401には、ターゲットコードの3つの命令、命令402~命令404が含まれている。命令402は、LD命令であり、ニーモニックコードがLDr2,[r1]となる。命令403は、乗算命令以下、MULT命令と称すであり、ニーモニックコードがMULTr5,r3,r4となる。命令403は、ADD命令であり、ニーモニックコードが、ADDr6,r2,r5となる。ブロック401は、命令402~命令404の順でターゲットCPUのパイプラインに投入されて実行される。各命令は、命令のうちの動作を示すオペコードと、動作の対象となるオペランドを含む。命令402~命令404のオペコードは、LD、MULT、ADDとなり、r1~r6で示される汎用レジスタがオペランドとなる。図5は、タイミング情報の記憶内容の一例を示す説明図である。タイミング情報351は、命令実行時の各処理要素ステージと使用可能なレジスタとの対応を示す情報と、命令のうち外部依存命令ごとに、実行結果に応じた遅延時間を定めるペナルティ時間ペナルティサイクル数とを示す情報である。外部依存命令とは、命令の実行結果がターゲットCPU外の外部環境に依存する処理のことである。命令の実行結果がターゲットCPU外の外部環境に依存するような処理として、たとえば、命令キャッシュ、データキャッシュ、TLBTranslationLookasideBuffer検索などを行ったり、または、分岐予測、コール/リターンのスタックなどの処理を行ったりする命令である。具体的な外部依存命令としては、ロード命令またはストア命令等である。図5で示すタイミング情報351は、レコード351-1~レコード351-3を記憶している。タイミング情報351は、命令種別、ソースレジスタ、宛先レジスタ、ペナルティという4つのフィールドを含む。命令種別フィールドには、命令のオペコードが格納される。ソースレジスタフィールドには、オペランドのうち入力元となるレジスタが格納される。宛先レジスタフィールドには、オペランドのうち出力先となるレジスタが格納される。ペナルティフィールドには、実行結果に応じた遅延時間が格納される。レコード351-1は、LD命令について、ソースレジスタrs1r1が1番目の処理要素e1で、宛先レジスタrdr2が2番目の処理要素e2で使用可能となることを示している。また、レコード351-1は、キャッシュミスが発生した場合に、6サイクルの遅延時間が発生することを示している。なお、exは、パイプラインステージのうちエグゼキュートステージのx番目の処理要素であることを示している。xは1以上の整数である。また、レコード351-2は、MULT命令では、第1ソースレジスタrs1r3が処理要素e1、第2ソースレジスタrs2r4が処理要素e2、宛先レジスタrdr5は処理要素e3で使用可能であることを示している。また、レコード351-3は、ADD命令では、第1ソースレジスタrs1r2、第2ソースレジスタrs2r5が処理要素e1、宛先レジスタrdr6は1番目の処理要素e1で使用可能であることを示している。図6は、予測情報の記憶内容の一例を示す説明図である。予測情報352は、処理内容、予測結果という2つのフィールドを含む。処理内容フィールドには、ターゲットコードの外部依存命令の処理内容が格納される。予測結果フィールドには、外部依存命令の処理の予測結果が格納される。図6で示す予測情報352は、レコード352-1~レコード352-5を記憶している。図6で示す予測情報352は、たとえば、命令キャッシュ、データキャッシュ、TLB検索、分岐予測、コール/リターンが全てヒットするという予測結果を示している。図7は、命令補正値情報の記憶内容の一例を示す説明図である。図7で示す命令補正値情報353は、レコード351-1~レコード351-3を記憶している。命令補正値情報353は、命令種別、補正値という2つのフィールドを含む。命令種別フィールドには、命令のオペコードが格納される。補正値フィールドには、命令に用いられるレジスタがeステージで使用されるサイクル数が格納される。たとえば、レコード353-1は、LD命令が、レジスタを2サイクル使用することを示している。図8は、演算ユニット情報の記憶内容の一例を示す説明図である。図8で示す演算ユニット情報354は、レコード354-1~レコード354-4を記憶している。演算ユニット情報354は、演算ユニット名、補正値、個数という3つのフィールドを含む。演算ユニット名フィールドには、演算ユニット名が格納される。補正値フィールドには、該当の演算ユニットがeステージ実行時に使用するサイクル数が格納される。個数フィールドには、ターゲットCPUが有する演算ユニットの個数が格納される。たとえば、レコード354-1は、整数演算ユニットがeステージ実行時に1サイクル使用し、ターゲットCPUに整数演算ユニットが2個あることを示している。図9は、ターゲットプログラムの実行タイミングの一例を示す説明図である。図9Aで示す説明図は、LD命令の実行結果がキャッシュヒットした場合の実行タイミングを示しており、図9Bで示す説明図は、LD命令の実行結果がキャッシュミスした場合の実行タイミングを示している。初めに、図9A、図9Bで共通する説明として、各命令は、fステージ、dステージ、eステージを順に実行する。fステージ、dステージは命令によらず1サイクルで処理を行い、eステージは、各命令によって異なるサイクル数で処理を行う。具体的な各命令のeステージにかかるサイクル数については、命令補正値情報353の補正値フィールドに格納されている。タイミング情報351から、パイプラインに各命令が投入されるタイミングは、LD命令のeステージの実行時刻をタイミングtとすると、MULT命令のeステージの実行開始はタイミングt1となる。同様に、ADD命令のeステージの実行開始はタイミングt2となる。ADD命令の第1ソースレジスタr2と第2ソースレジスタr5は、LD命令とMULT命令で使用されている。したがって、ADD命令のeステージの実行開始は、LD命令とMULT命令の実行完了のタイミングt4以降となり、2サイクル分の待機時間2サイクル分のストールが生じる。この状態で、図9Aでは、ブロック401の命令実行をシミュレーションした場合に、LD命令の実行結果がキャッシュヒットであるケースでは、ブロック401の実行時間がt-2からt5までの7サイクルとなる。次に、図9Bは、ブロック401のLD命令の実行結果がキャッシュミスである場合のタイミング例を示している。LD命令の結果がキャッシュミスである場合、タイミング情報351に、ペナルティとして、再実行が行える時間が設定されているため、ペナルティサイクルが遅延時間として追加される。本実施の形態における遅延時間は、タイミング情報351のペナルティフィールドに格納された6クロック分となる。したがって、2番目の処理要素e2の実行は、タイミングt7に遅延する。LD命令の次に実行されるMULT命令は、遅延の影響を受けずにそのまま実行されるが、ADD命令は、LD命令の実行完了のタイミングt8以降となり、4サイクル分の待機時間4サイクル分のストールが生じる。このように、図4Bに示すように、ブロック401の命令実行をシミュレーションした場合に、LD命令の実行結果がキャッシュミスであるケースでは、ブロック401の実行時間がt-2からt9までの11サイクルとなる。図10は、ホストコードの生成例を示す説明図である。図10で示す説明図では、ターゲットコードからホストコードの生成例について説明する。図10Aは、ターゲットコードから機能シミュレーション用となる機能コードが生成される例を示す図であり、図10Bは、機能コードにサイクルシミュレーション用コードが組み込まれる例を示す図である。ホストコードには、ターゲットコードに対応する機能コードと、ブロックの実行時間を求めるためのコードであるサイクルシミュレーション用コードが含まれる。図10Aに示すように、シミュレーション装置100は、ターゲットコードから機能コードを生成する。具体的に、ターゲットコードInst_Aは、ホストコードHost_Inst_A0_func、Host_Inst_A1_funcに変換される。同様に、ターゲットコードInst_Bは、ホストコードHost_Inst_B0_func、Host_Inst_B1_func、Host_Inst_B2_func、...に変換される。次に、図10Bに示すように、シミュレーション装置100は、機能コードに、サイクルシミュレーション用コードを組み込む。具体的に、ターゲットコードInst_Aのサイクルシミュレーション用コードHost_Inst_A2_cycle、Host_Inst_A3_cycleが、Host_Inst_A1_funcの次に組み込まれる。同様に、ターゲットコードInst_Bのサイクルシミュレーション用コードHost_Inst_B4_cycle、Host_Inst_B5_cycleが、Host_Inst_B3_funcの次に組み込まれる。ターゲットコードInst_Cについても、ターゲットコードInst_A、ターゲットコードInst_B同様に変換される。なお、サイクルシミュレーション用コードは、各命令のeステージの実行時間所要サイクル数を定数化し、各命令のeステージの実行時間を合計してブロックの処理時間を求めるコードである。これにより、ブロック実行中の進み具合を示す情報を得ることができる。ここで、ホストコードのうち、機能コード、外部依存命令以外の命令についてのサイクルシミュレーション用コードは既知のコードを使用して実施できるので、具体例の説明を省略する。外部依存命令についてのサイクルシミュレーション用コードは、補正処理を呼び出すヘルパー関数として用意される。ヘルパー関数については図11にて後述する。図11は、第1の補正部の処理コード例を示す説明図である。第1の補正部となる補正部322は、図11で示す処理コード1101のようなヘルパー関数モジュールとして実施される。本実施の形態では、たとえば、LD命令のキャッシュの実行結果ごとにシミュレーションを行う従来の関数cache_ldaddressの代わりに、ヘルパー関数cache_ldaddress,rep_delay,pre_delayがホストコードに組み込まれることにより、実現している。ヘルパー関数の第2引数rep_delayは、LD命令の返り値を使用する次の命令のeステージの実行までに、ペナルティ時間のうち遅延時間として処理されなかった時間猶予時間である。ヘルパー関数の第3引数pre_delayは、1つ前の命令から受ける遅延時間である。pre_delayが-1である場合は、前の命令に遅延がないことを示す。rep_delayとpre_delayは、性能シミュレーション結果とタイミング情報351との静的分析処理の結果から得られる時間情報である。また、図11で示す処理コード1101がLD命令についての例であるため、pre_delayは、1つ前のLD命令の遅延時間分を示す。さらに、処理コード1101では、current_timeが現在のタイミングを示し、preld_timeが現在のタイミングから1つ前のLD命令のeステージの実行時刻を示し、avail_delayが有効遅延時間を示す。cache_miss_latencyは、キャッシュミス時のペナルティ時間を示す。図11にて、補正部322は、current_timeとpreld_timeとの差がpre_delayより大きい場合、preld_timeとcurrent_timeまでの時間でpre_delayを調整してavail_delayを求める。次に、補正部322は、実行結果がキャッシュミスであれば、予測結果の誤りであり、avail_delayにcache_miss_latencyを加算して、猶予時間rep_delayをもとに、LD命令のeステージの実行時間を補正する。次に、図12~図14にて、補正部322によるLD命令の実行結果に対する補正例を示す。図12は、第1の補正部による実行結果の第1の補正例を示す説明図である。図12では、1つのキャッシュ処理が実行されるケースで1つのキャッシュミスが生じた場合の補正例を説明する。図12の例では、ブロック401の3命令の性能シミュレーションが実行される。図12Aは、予測結果がキャッシュヒットの場合の命令実行タイミングチャート例を示す図である。この予測ケースにおいて、3番目に実行されるADD命令に、2サイクルストールが生じている。図12Bは、予測結果と異なるキャッシュミスの場合の命令実行タイミングのチャート例を示す図である。この予測ミスのケースでは、LD命令の実行結果がキャッシュミスであると、ペナルティサイクル6サイクル分の遅延が生じる。そのため、MULT命令は、遅延の影響を受けずに実行されるが、ADD命令のeステージの実行は、LD命令の完了を待つため、4サイクル分遅延することになる。図12Cは、補正部322による補正後の命令実行タイミングチャートの例を示す図である。補正部322は、LD命令の実行結果がキャッシュミスであるので予測結果のミス、残りのeステージの実行時間2-1=1サイクルに所定のキャッシュミス時のペナルティ時間6サイクルを加算して有効遅延時間7サイクルとする。有効遅延時間は、最大の遅延時間となる。さらに、補正部322は、次のMULT命令のeステージの実行時間3サイクルを得て、次命令のeステージの実行時間が遅延時間を超過しないと判定して、有効遅延時間から次命令のeステージの実行時間を差し引いた時間7-3=4サイクルを、LD命令の遅延が生じたeステージの実行時間遅延時間とする。また、補正部322は、有効遅延時間から上記の遅延時間を差し引いた時間3サイクルを猶予時間とする。猶予時間は、ペナルティとしての遅延が猶予された時間である。補正部322は、ヘルパー関数cache_ldaddress,rep_delay,pre_delayで、猶予時間rep_delay=3、前命令の遅延時間pre_delay=-1遅延なしを返す。この補正により、LD命令のeステージの実行時間は、実行された時間と遅延時間を加算した実行時間14=5サイクルとなり、実行完了のタイミングt1から、後続のMULT命令、ADD命令のeステージの実行時間が計算される。このように、シミュレーション装置100は、補正したLD命令のeステージの実行時間に予測シミュレーション実行部312の処理結果で求められていたMULT命令とADD命令の各々のeステージの実行時間を加算することで、ブロックの実行時間を得られる。図12Cの例では、シミュレーション装置100は、LD命令のeステージの実行時間5サイクルに、MULT命令とADD命令の各々のeステージの実行時間となる3サイクル、1サイクルを加算する。よって、シミュレーション装置100は、実行結果が予測と異なる命令のeステージの実行時間に加算または減算による補正処理を行い、その他の命令については、予測結果に基づくシミュレーション時に求められたeステージの実行時間を加算する。これにより、シミュレーション装置100は、高精度に、キャッシュミス時のシミュレーションの実行サイクル数を求めることができる。図12Dは、シミュレーション装置100の処理と比較するために、従来技術によるキャッシュミス時のサイクル数を単純な加算により求めた場合の誤差の大きさを示す図である。図12Dの場合には、LD命令の遅延時間をそのまま加算しているため、実際には、LD命令の実行中に実行が完了するMULT命令の実行時刻のずれによる誤差が生じている。図13は、第1の補正部による実行結果の第2の補正例を示す説明図である。図13では、2つのキャッシュ処理が実行されるケースで2つのキャッシュミスが生じた場合の補正例を説明する。図13の例では、ブロック1301で示す、以下の5命令を含む性能シミュレーションが実行される。LDr2,[r1];//r2←[r1];LDr4,[r3];//r4←[r3];MULTr7,r5,r6;//r7←r5r6;ADDr2,r2,r4;//r2←r2r4;ADDr2,r2,r7;//r2←r2r7;図13Aは、2つのキャッシュ処理での予測結果がキャッシュヒットの場合の命令実行タイミングのチャート例を示す図である。この予測ケースでは、2つのLD命令が、2サイクル分通常の1サイクル付加した1サイクルをあけて実行される。図13Bは、2つのキャッシュ処理の両方が予測結果と異なるキャッシュミスの場合の命令実行タイミングのチャート例を示す説明図である。図13Bで示す予測ミスのケースでは、2つのLD命令のそれぞれでキャッシュミスがあり、ペナルティサイクル6サイクル分の遅延が生じる。しかし、2つのLD命令の遅延時間は重なる時間があり、MULT命令も、遅延の影響を受けずにeステージが実行され、2つのADD命令のeステージの実行が2つめのLD命令の完了まで遅延することになる。図13Cは、補正部322による補正後の命令実行タイミングチャートの例を示す図である。補正部322は、図12を用いて説明したように、タイミングt0において、1つめのLD命令の遅延時間を補正し、ヘルパー関数cache_ldaddress,3,-1を返す。次に、現タイミングt1において、補正部322は、2つめのLD命令の実行結果がキャッシュミスであるので予測結果のミス、このLD命令の残りのeステージの実行時間にペナルティサイクル6サイクルを追加して有効遅延時間16=7サイクルとする。補正部322は、有効遅延時間から、現タイミングt1までに消費した遅延時間<現タイミングt1-前命令のeステージの実行時刻t0>-設定された間隔を差し引いて、現タイミングt1から超過した有効遅延時間を求め7-6-2=3サイクル、超過した有効遅延時間を、2つめのLD命令のeステージの実行時間とする。さらに、補正部322は、超過した有効遅延時間から本来のeステージの実行時間を差し引いて3-1=2サイクル、前命令の遅延時間とする。また、補正部322は、有効遅延時間から、現タイミングt1までに消費した遅延時間と現タイミングt1で超過した有効遅延時間との合計を差し引いて7-33=1サイクル、猶予時間とする。補正部322は、タイミングt1において、2つめのLD命令の遅延時間を補正した後、ヘルパー関数cache_ldaddress、1、2を返す。この補正により、現タイミングt1に補正値3サイクルを付加したタイミングがLD命令の実行完了のタイミングとなり、そのタイミングから、以降のMULT命令、ADD命令のeステージの実行時間が加算されていくことになる。図13Dは、シミュレーション装置100の処理と比較するために、従来技術によるキャッシュミス時のサイクル数を単純な加算により求めた場合の誤差の大きさを示す図である。図13Dの場合には、2つのLD命令それぞれに与えられたペナルティに基づく遅延時間をそのまま加算しているため、大きな誤差9サイクルが生じている。図13Cに示す補正部322の処理でも、図13Bに示すように正しくシミュレーションされる場合に比べて誤差1サイクルがあるが、従来手法に比べて、非常に高精度に求められることがわかる。図14は、第1の補正部による実行結果の第3の補正例を示す説明図である。図14では、2つのキャッシュ処理が実行されるケースで1つのキャッシュミスが生じた場合の補正例を説明する。図14の例では、図13で示す説明例と同様の5つの命令の性能シミュレーションが実行される。図14Aは、2つのキャッシュ処理での予測結果がキャッシュヒットの場合の命令実行タイミングのチャート例を示す図である。この予測ケースでは、図13Aの場合と同様に、2つのLD命令のeステージが、2サイクル分通常の1サイクル付加した1サイクルをあけて実行されるものとする。図14Bは、1つめのLD命令が予測結果と異なるキャッシュミスとなり、2つめのLD命令の結果が予測結果キャッシュヒットである場合の命令実行タイミングのチャート例を示す図である。図14Bで示す予測ミスのケースでは、1つ目のLD命令にペナルティサイクル6サイクル分の遅延が生じる。しかし、MULT命令は、遅延の影響を受けずにeステージが実行され、2つのADD命令のeステージの実行が1つ目のLD命令の完了まで遅延することになる。図14Cは、補正部322による補正後の命令実行タイミングチャートの例を示す図である。補正部322は、図12を用いて説明したように、タイミングt0において、1つめのLD命令の遅延時間を補正し、ヘルパー関数cache_ldaddress,3,-1を返す。次に、現タイミングt1において、補正部322は、2つめのLD命令の実行結果がキャッシュヒットであるので予測結果、このLD命令のeステージの実行開始から現タイミングt1までの時間<t1-t0-6-0-2=4サイクル>が、このLD命令のeステージの実行時間2サイクルより大きいかを判断する。補正部322は、2つめのLD命令のeステージの実行開始から現タイミングt1までの時間が、このLD命令のeステージの実行時間2サイクルより大きいので、現タイミングt1を、次のMULT命令のeステージの実行時刻とする。そして、補正部322は、2つめのLD命令の実行完了から現タイミングt1までの時間を2サイクル、次の命令に対する遅延時間として扱い、前命令の遅延時間pre_delay=2とする。また、補正部322は、1つめのLD命令の有効遅延時間から、現タイミングt1までに消費した遅延時間と現タイミングt1で超過した有効遅延時間との合計を差し引いて7-60=1サイクル、猶予時間rep_delay=1とし、ヘルパー関数cache_ldaddress,1,2を返す。図14Dは、シミュレーション装置100の処理と比較するために、従来技術によるキャッシュミス時のサイクル数を単純な加算により求めた場合の誤差の大きさを示す図である。図14Dの場合には、1つめのLD命令のペナルティによる遅延時間をそのまま加算しているため誤差が生じている。次に、図15~図18にて、第2の補正部となる補正部323による実行結果の補正例を示す。図15は、第2の補正部による実行結果の第1の補正例を示す説明例である。図15では、ブロック間にてレジスタの依存関係がある場合の補正例を示しており、具体的には、続けて実行されるブロック1501とブロック1502にて、同一のレジスタを使用する場合の補正例を示している。ブロック1501は、末尾の命令にて、LDr1,[r2];を実行し、ブロック1502は、先頭の命令にて、ADDr1,r1,r3を実行する。また、LD命令のeステージの実行時刻をtとする。シミュレーション装置100は、実行されるブロックの末尾の命令に含まれる資源と、実行されるブロックの前に実行された前ブロックの先頭の命令に含まれる資源を特定する。特定した結果が、ブロック資源情報355に格納される。シミュレーション装置100は、ブロック1501の末尾であるLD命令に含まれる資源群をブロック資源情報355_1501tに格納し、ブロック1502の先頭の命令であるADD命令に含まれる資源をブロック資源情報355_1502hに格納する。ブロック資源情報355は、ブロックの先頭または末尾から所定数の命令に含まれる資源群と、資源の位置を格納する情報である。ブロック資源情報355は、資源名、命令のブロック上位置という2つのフィールドを含む。資源名フィールドには、資源となるレジスタ番号または演算ユニット名が格納される。命令のブロック上位置フィールドには、該当の資源を用いる命令の、ブロックの先頭または末尾からの位置が格納される。たとえば、ブロック資源情報355_1501tは、資源として書込対象となるr1と実行対象となるロードユニットが、ブロック1501の末尾から1番目の位置で使用されることを示している。同様に、ブロック資源情報355_1502hは、資源として読込対象と書込対象となるr1、読込対象となるr3と実行対象となる整数演算ユニットが、ブロック1502の先頭から1番目の位置で使用されることを示している。このように、ブロック1501とブロック1502は、r1が共通して使用されているため、ターゲットCPUは、ブロック1501のLD命令が完了するまで、ブロック1502のADD命令のeステージの実行を停止させることになる。シミュレーション装置100は、r1がADD命令で使用される時刻t1と、r1がLD命令での使用が終了する時刻t2の差1サイクルを遅延時間として算出する。この状態で、図15Aでは、ブロック1501の実行の後にブロック1502の命令実行をシミュレーションした場合、ブロック1501の末尾のLD命令のfステージからADD命令のeステージ終了までの時間が、5サイクルとなる。具体的には、シミュレーション装置100は、ADD命令のeステージの実行時刻を、遅延時間の1サイクルを加えたt2に補正する。なお、シミュレーション装置100は、後続の命令の実行時刻についても1サイクル加えた時刻に補正する。図15Bは、シミュレーション装置100の処理と比較するために、従来技術によるブロック間にてレジスタの依存関係がある場合の誤差の大きさを示す図である。図15Bの場合には、レジスタの依存関係によってADD命令のeステージの実行の停止を考慮しないためによる誤差が生じている。図16は、第2の補正部による実行結果の第2の補正例を示す説明図である。図16では、ターゲットCPUがスーパスカラプロセッサであり、レジスタの依存関係がある場合の補正例を示している。ターゲットCPUがスーパスカラプロセッサである場合、ターゲットCPUは、複数の命令を同時に実行することができる。したがって、シミュレーション装置100は、実行されるブロックの先頭から特定する命令の所定数を、ターゲットCPUが同時に実行できる命令の数に設定する。図16では、ターゲットCPUが同時に2命令を実行できる場合を想定している。また、図16では、ロードユニット、整数演算ユニットが2つ以上存在している状態を想定している。また、1つ目のLD命令のeステージの実行時刻をtとする。さらに、図16では、ブロック1601とブロック1602が続けて実行される場合を想定している。ブロック1601は、末尾から2番目の命令にて、LDr1,[r2];を実行し、末尾の命令にて、LDr3,[r4];を実行する。また、ブロック1602は、先頭の命令にて、ADDr1,r1,r5を実行し、先頭から2番目の命令にて、ADDr3,r3,r5を実行する。シミュレーション装置100は、ブロック1601の末尾の命令と末尾から2番目の命令と、で指定される資源群を検出し、ブロック資源情報355_1601tに格納する。また、シミュレーション装置100は、ブロック1602の先頭の命令と先頭から2番目の命令と、で指定される資源群を特定し、ブロック資源情報355_1602hに格納する。ブロック1601とブロック1602がr1、r3を共通して使用していることを示しているため、ターゲットCPUは、ブロック1601の2つのLD命令が完了するまで、ブロック1602の2つのADD命令のeステージの実行を停止させることになる。共通して使用される資源が複数あるため、シミュレーション装置100は、r1とr3のうち、先頭命令で使用される時刻と、末尾命令での使用が終了する時刻の差が最大となる資源を特定する。この場合、r1、r3は、ADD命令で使用される時刻t1と、LD命令での使用が終了する時刻t2から、差が共に1サイクルとなる。したがって、シミュレーション装置100は、遅延時間を1サイクルとして算出する。この状態で、図16Aでは、ブロック1601の後にブロック1602の命令実行をシミュレーションした場合、ブロック1601の末尾から2番目のLD命令におけるfステージから2番目のADD命令のeステージ終了までの時間が、5サイクルとなる。具体的には、シミュレーション装置100は、ADD命令のeステージ実行時刻を、t1に1サイクルを加えたt2に補正する。図17は、第2の補正部による実行結果の第3の補正例を示す説明図である。図17では、実行時間が長い命令にてレジスタの依存関係がある場合の補正例を示している。具体的には、続けて実行されるブロック1701とブロック1702にて、同一のレジスタを使用しており、さらにブロック1701にて、実行時間が長い命令を実行した場合の補正例について説明する。また、図17では、実行時間が長い命令として、MULT命令を実行した場合の例を示している。また、MULT命令のeステージの実行時刻をtとする。ブロック1701は、末尾の命令にて、MULTr1,r2,r1;を実行し、ブロック1702は、先頭の命令にて、MOVr3,0;を実行し、先頭から2番目の命令にて、ADDr1,r3,r1;を実行する。なお、MOV命令は、データの複写を行う命令である。シミュレーション装置100は、ブロック1701の末尾の命令で指定される資源群を検出し、ブロック資源情報355_1701tに格納する。また、シミュレーション装置100は、ブロック1702の先頭の命令と先頭から2番目の命令と、で指定される資源群を特定し、ブロック資源情報355_1702hに格納する。ブロック1701とブロック1702がr1を共通して使用していることを示しているため、ターゲットCPUは、ブロック1701のMULT命令が完了するまで、ブロック1702のADD命令のeステージの実行を停止させることになる。シミュレーション装置100は、r1がADD命令で使用される時刻t2と、r1がLD命令での使用が終了する時刻t3の差1サイクルを遅延時間として算出する。この状態で、図17Aでは、ブロック1701の後にブロック1702の命令実行をシミュレーションした場合、ブロック1701の末尾のMULT命令におけるfステージからADD命令のeステージ終了までの時間が、6サイクルとなる。具体的には、シミュレーション装置100は、ADD命令のeステージの実行時刻を、t2に1サイクルを加えたt3に補正する。図18は、第2の補正部による実行結果の第4の補正例を示す説明図である。図18では、続けて実行されるブロック間にて演算ユニットの依存関係がある場合の補正例を示している。具体的には、続けて実行されるブロック1801とブロック1802にて、ロードユニットを使用している。また、ブロック1801のLD命令のeステージの実行時刻をtとする。ブロック1801は、末尾の命令にて、LDr1,[r2];を実行し、ブロック1802は、先頭の命令にて、LDr3,[r4];を実行する。シミュレーション装置100は、ブロック1801の末尾の命令で指定される資源群を検出し、ブロック資源情報355_1801tに格納する。また、シミュレーション装置100は、ブロック1802の先頭の命令で指定される資源群を特定し、ブロック資源情報355_1802hに格納する。ターゲットCPUが有するロードユニットの個数は、レコード354-3が示すように、1つであるため、ターゲットCPUは、ブロック1801のLD命令が完了するまで、ブロック1802のLD命令のeステージの実行を停止させることになる。シミュレーション装置100は、ロードユニットがブロック1802のLD命令で使用される時刻t1と、ロードユニットのLD命令での使用が終了する時刻t2の差1サイクルを遅延時間として算出する。この状態で、図18Aでは、ブロック1801の後にブロック1802の命令実行をシミュレーションした場合、ブロック1801のLD命令におけるfステージからブロック1802のLD命令のeステージ終了までの時間が、6サイクルとなる。具体的には、シミュレーション装置100は、ブロック1802のLD命令のeステージの実行時刻を、t1に1サイクルを加えたt2に補正する。また、第2の補正部となる補正部323は、先行ブロックの末尾命令に分岐命令がある場合、分岐予測結果を取得し、予測が的中だった場合に、図15~図18で示した補正例を行う。予測が的中しなかった場合、補正部323は、図15~図18で示した補正を行わない。補正を行わない理由は、予測ミスの影響が大きいためである。図19は、コード変換部の処理例を示すフローチャートである。シミュレーション装置100は、ターゲットコードを所定のブロックに分割して入力するステップS1901。次に、シミュレーション装置100は、入力されたブロックの命令を分析して、外部依存命令を検出しステップS1902、検出した全ての命令について、予測情報352に基づいて、確率が高い予測結果を設定するステップS1903。予測結果の設定後、シミュレーション装置100は、タイミング情報351を参照して、ブロックの各命令について予測結果を前提とする性能シミュレーションを実行するステップS1904。また、シミュレーション装置100は、ブロックの先頭から所定数の命令で指定される資源群と、ブロックの末尾の所定数の命令で指定される資源群とをブロック資源情報355に書き込むステップS1905。シミュレーション装置100は、シミュレーション結果に基づいて、性能シミュレーション用ホストコードを生成するステップS1906。ステップS1901~ステップS1904、ステップS1906の処理によって、シミュレーション装置100は、設定された予測結果の場合での機能コードに、ターゲットCPUの性能をシミュレーションするコードが組み込まれたホストコードを出力する。図20は、シミュレーション実行部の処理例を示すフローチャートである。シミュレーション装置100は、性能シミュレーション用ホストコードを取得しステップS2001、ホストコードの実行により性能シミュレーションを実行するステップS2002。次に、シミュレーション装置100は、性能シミュレーション実行中に外部依存命令を検出するとステップS2003、外部依存命令の実行結果が予測結果と同一か否かを判断するステップS2004。外部依存命令の実行結果が予測結果と同一でない場合ステップS2004:No、シミュレーション装置100は、補正部322により命令の実行時間を補正するステップS2005。命令の実行時間の補正後、または、外部依存命令の実行結果が予測結果と同一である場合ステップS2004:Yes、シミュレーション装置100は、ブロック間補正処理を実行するステップS2006。なお、ブロック間補正処理の詳細については、図22にて後述する。最後に、シミュレーション装置100は、ターゲットプログラムに相当するホストコード全てのシミュレーション処理についてのシミュレーション情報356を出力するステップS2007。以上のステップS2001~ステップS2007の処理により、シミュレーション装置100は、ターゲットプログラム101を実行するターゲットCPUのシミュレーション情報356を出力する。図21は、シミュレーション結果の第1の補正処理例を示すフローチャートである。図21では、外部依存命令の一例として、LD命令に対する補正処理例について説明する。シミュレーション装置100は、処理中のブロックの命令から、外部依存命令を検出すると、補正部322に相当するヘルパー関数を呼び出すステップS2101。シミュレーション装置100は、LD命令で、キャッシュアクセスが要求されているか否かを判定するステップS2102。キャッシュアクセスが要求されている場合ステップS2102:Yes、シミュレーション装置100は、キャッシュアクセスの実行をシミュレーションするステップS2103。シミュレーション装置100は、キャッシュアクセスの結果を判断するステップS2104。キャッシュアクセスの結果がキャッシュミスである場合ステップS2104:ミス、シミュレーション装置100は、LD命令のeステージの実行時間サイクル数を補正するステップS2105。補正後、シミュレーション装置100は、補正された実行時間サイクル数を出力するステップS2106。キャッシュアクセスが要求されていない場合ステップS2102:No、または、要求されたキャッシュアクセスがキャッシュヒットである場合ステップS2104ヒット、シミュレーション装置100は、未補正の予測された実行時間サイクル数を出力するステップS2107。図22は、シミュレーション結果の第2の補正処理例を示すフローチャートである。シミュレーション装置100は、処理中のブロックの命令の実行時刻を取得するステップS2201。次に、シミュレーション装置100は、先行ブロックの末尾命令に分岐命令が存在するか否かを判断するステップS2202。分岐命令が存在する場合ステップS2202:Yes、シミュレーション装置100は、性能シミュレーションの分岐予測の分岐予測結果を取得するステップS2203。続けて、シミュレーション装置100は、分岐予測結果が的中であったか否かを判断するステップS2204。的中であった場合ステップS2204:Yes、または、分岐命令が存在しない場合ステップS2202:No、シミュレーション装置100は、先行ブロックの末尾命令で指定される第1の資源群と、処理中のブロックの先頭命令で指定される第2の資源群を検出するステップS2205。なお、ステップS2205の処理は、先行ブロックの末尾命令で指定される書込対象のレジスタ群を第1の資源群として、処理中のブロックの先頭命令で指定される読込対象または書込対象の記憶領域群を第2の資源群として検出してもよい。続けて、シミュレーション装置100は、第1および第2の資源群に共通して含まれる資源を特定するステップS2206。なお、ステップS2206の処理は、共通して含まれる資源のうち、先頭命令で使用される時刻と、末尾命令での使用が終了する時刻の差が最大となる資源を特定してもよい。また、ステップS2206の処理は、共通して含まれる資源が演算ユニットであり、かつターゲットCPUが有する演算ユニットの個数が末尾命令および先頭命令にて指定された個数より多い場合、演算ユニットを特定してもよい。次に、シミュレーション装置100は、何らかの資源が特定されたか否かを判断するステップS2207。資源が特定された場合ステップS2207:Yes、シミュレーション装置100は、特定された資源が先頭命令で使用される時刻と特定した資源の末尾命令での使用が終了する時刻とから、遅延時間を算出するステップS2208。遅延時間の算出後、シミュレーション装置100は、遅延時間によって、実行中のブロックの命令の実行時刻を補正しステップS2209、補正した実行中のブロックの命令の実行時刻を出力しステップS2210、ブロック間補正処理を終了する。的中でない場合ステップS2204:No、または、資源が特定されなかった場合ステップS2207:No、シミュレーション装置100は、実行中のブロックの命令の実行時刻を出力しステップS2211、ブロック間補正処理を終了する。以上説明したように、補正装置、補正方法、および補正プログラムによれば、プログラムコードを分割したブロック間でまたがって使用される資源を特定し、競合した資源を使用する時刻と使用可能となる時刻を用いてサイクル数を補正する。これにより、補正装置は、性能シミュレーションの精度を向上させることができる。また、ブロック間で競合した資源の補正方法が、各命令の実行時刻に遅延時間を単純に加算するだけであるため、シミュレーションにかかる時間をほとんど増加させずに、精度を向上させることができる。また、補正装置は、先行ブロックの末尾命令が分岐命令であり、分岐予測結果が的中していた場合に、ブロック間の補正を行ってもよい。シミュレーション結果に与える影響について、分岐予測が外れていた場合は、ブロック間の影響より予測ミスによる影響が大きいため、補正装置は、ブロック間の影響が大きいときに、ブロック間による補正を行うことができる。また、補正装置は、第1および第2の資源群に共通して含まれる資源のうち、該当の資源が先頭命令で使用される時刻と該当の資源の末尾命令での使用が終了する時刻の差が最大となる資源を特定してもよい。これにより、補正装置は、ブロック間で、シミュレーション結果に最も影響のある資源を特定するため、より性能シミュレーションの精度を向上させることができる。また、補正装置は、末尾命令で指定される書込対象の記憶領域を第1の資源群として検出してもよい。これにより、補正装置は、単純に末尾命令で指定される記憶領域を第1の資源群とするより、読込対象の記憶領域の分だけ第1の資源群の数を減らすことができ、共通して含まれる資源の特定処理を高速化することができる。また、補正装置は、共通して含まれる資源が演算ユニットであり、ターゲットCPUが有する演算ユニットの個数が、末尾命令および先頭命令にて指定された個数より少ない場合、演算ユニットを特定してもよい。これにより、補正装置は、演算ユニットの個数が十分にあり、ブロック間の補正を行わなくてよい場合を除外することができる。実施の形態2の概要実施の形態1にかかるシミュレーション装置100では、性能シミュレーションを行っていた。実施の形態2にかかるシミュレーション装置100は、電力シミュレーションを行う。実施の形態2にかかるシミュレーション装置のハードウェアについては、実施の形態1にかかるシミュレーション装置と同等であるため、説明を省略する。また、実施の形態2にかかるシミュレーション装置の機能については、取得部331、補正部336、出力部337以外については、同一の機能であるため、説明を省略する。また、実施の形態2にかかるシミュレーション装置は、命令が消費する電力情報にアクセス可能である。また、電力シミュレーションの補正例、電力情報の詳細については、図23で後述する。実施の形態2にかかる取得部331は、プログラムコードを分割して得られる複数ブロックを含むブロック群に含まれるいずれかのブロックの命令の実行時刻および命令で消費する電力を取得する機能を有する。たとえば、実施の形態2にかかる取得部331は、ブロック103のADD命令の実行時刻t1と、ADD命令が消費する電力0.3[uW]を取得する。なお、取得結果は、RAM203、磁気ディスク205、光ディスク207などの記憶領域に記憶される。実施の形態2にかかる補正部336は、算出部335によって算出された遅延時間に応じた消費電力にて、実施の形態2にかかる取得部331によって取得されたいずれかのブロックの命令の実行で消費する電力を補正する機能を有する。たとえば、実施の形態2にかかる補正部336は、遅延時間が2サイクルであれば、ADD命令が消費する電力0.3[uW]に2×0.05[uW]を加算する。実施の形態2にかかる出力部337は、実施の形態2にかかる補正部336によって補正されたいずれかのブロックの命令で消費する電力を出力する機能を有する。たとえば、実施の形態2にかかる出力部337は、補正されたADD命令が消費する電力0.32×0.05=0.31[uW]を出力する。図23は、実施の形態2にかかるシミュレーション装置の補正例を示す説明図である。図23では、性能シミュレーション用のホストコードに組み込む関数電力シミュレーション関数として実施した場合の例を示す図である。命令が消費する電力を記憶する電力情報2301として、LD命令、MULT命令、ADD命令の1実行当たりの消費電力が、それぞれ0.3[uW]、0.5[uW]、0.3[uW]と設定されている。電力シミュレーション関数Host_Inst_A-C_powerは、シミュレーションで実行された各命令の実行回数に基づいて、電力を計算する。たとえば、先行ブロックによって生じる遅延時間が1サイクルであった場合、電力シミュレーション関数は、ADD命令で消費する電力0.3[uW]に、1サイクル分の消費電力0.05[uW]を加算することで、ADD命令で消費する電力を補正する。実施の形態2にかかる補正処理のフローチャートについては、図22とほぼ等しいため、図示を省略する。図22からの変更点としては、ステップS2201の処理が、処理中のブロックの命令の実行時刻および命令で消費する電力を取得となる。また、ステップS2209の処理が、遅延時間応じた消費電力によって、実行中のブロックの命令で消費する電力を補正となる。また、ステップS2210の処理が、補正した実行中のブロックの命令で消費する電力を出力となる。以上説明したように、補正装置、補正方法、および補正プログラムによれば、パイプラインがストールした時間で消費する電力を考慮した、より正確な消費電力をシミュレーションすることができる。なお、本実施の形態で説明した補正方法は、予め用意されたプログラムをパーソナルコンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本補正プログラムは、ハードディスク、フレキシブルディスク、CD-ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本補正プログラムは、インターネット等のネットワークを介して配布してもよい。"