半導体材料のメサの対向する側部上に位置する第1及び第2の誘電領域上にそれぞれ配置された第1及び第2の開口部を含むマスク層で半導体基板をマスクする段階であって、前記メサが前記第1及び第2の誘電領域にそれぞれ隣接する第1及び第2の側壁を有し、前記マスク層が前記第1及び第2の開口部間で前記メサを覆う部分を有し、前記部分が、前記第1及び第2の側壁を過ぎて延びて前記第1及び第2の誘電領域の第1及び第2の側壁部分をそれぞれ覆う段階と、前記それぞれの第1及び第2の開口部を貫通して前記第1及び第2の誘電領域を異方的にエッチングし、第1及び第2のトレンチを生成する段階と、前記第1及び第2の誘電領域の第1及び第2の側壁部分を除去する段階と、前記メサの第1及び第2の側壁上にゲート酸化物を形成する段階と、を含む方法。前記第1及び第2の側壁部分を除去する段階が、前記第1及び第2のトレンチにおいて前記第1及び第2の誘電領域を等方的にエッチングする段階を含む、ことを特徴とする請求項1に記載の方法。前記等方的エッチングは、前記第1及び第2の側壁の半導体材料が損傷を受けないように前記半導体材料に対して選択性のあるエッチャントを用いて行われる、ことを特徴とする請求項2に記載の方法。前記ゲート酸化物を形成した後に、前記第1及び第2のトレンチをポリシリコンで充填する段階を更に含む、ことを特徴とする請求項1に記載の方法。前記メサの対向する側部上で前記第1及び第2の誘電領域まで垂直方向で下方に延びる第1及び第2のフィールドプレートを形成する段階を更に含む、ことを特徴とする請求項1に記載の方法。前記第1及び第2のトレンチが、前記第1及び第2のフィールドプレートと前記メサとの間にそれぞれ配置される、ことを特徴とする請求項5に記載の方法。マスク層の第1及び第2の開口部を貫通して第1及び第2の誘電領域をプラズマエッチングして第1及び第2のトレンチを生成する段階であって、前記第1及び第2の誘電領域が半導体材料のメサの対向する側部上に位置付けられ、前記メサが前記第1及び第2の誘電領域にそれぞれ隣接する第1及び第2の側壁を有する段階と、前記第1及び第2のトレンチにおいて前記第1及び第2の誘電領域をウェットエッチングする段階と、前記メサの第1及び第2の側壁上にゲート酸化物を形成する段階と、を含む方法。前記プラズマエッチングが異方性エッチングである、ことを特徴とする請求項7に記載の方法。前記マスク層が前記第1及び第2の開口部間で前記メサを覆う部分を有し、前記部分が、前記第1及び第2の側壁を過ぎて延びて前記第1及び第2の誘電領域の第1及び第2の側壁部分をそれぞれ覆う、ことを特徴とする請求項7に記載の方法。前記ウェットエッチングが等方性エッチングである、ことを特徴とする請求項7に記載の方法。前記ゲート酸化物を形成した後に、前記第1及び第2のトレンチ内で第1及び第2のゲート部材を形成する段階を更に含む、ことを特徴とする請求項7に記載の方法。前記メサの対向する側部上で前記第1及び第2の誘電領域まで垂直方向で下方に延びる第1及び第2のフィールドプレートを形成する段階を更に含む、ことを特徴とする請求項7に記載の方法。前記第1及び第2のトレンチが、前記第1及び第2のフィールドプレートと前記メサとの間にそれぞれ配置される、ことを特徴とする請求項12に記載の方法。上面を有する第1の導電型のエピタキシャル層を基板上に形成する段階と、前記エピタキシャル層をエッチングして第1及び第2の側壁を有するメサを定める第1及び第2のトレンチを形成する段階と、前記第1及び第2のトレンチ内に前記第1及び第2の側壁を覆う第1及び第2の誘電領域をそれぞれ形成する段階と、前記第1及び第2の誘電領域により前記メサからそれぞれ絶縁された第1及び第2のフィールドプレート部材を形成する段階と、マスク層において、前記メサの対向する側部上で前記第1及び第2の誘電領域上にそれぞれ配置された第1及び第2の開口部を形成する段階であって、前記マスク層が前記第1及び第2の開口部間で前記メサを覆う部分を有し、前記部分が前記第1及び第2の側壁に重なって、前記第1及び第2の誘電領域の第1及び第2の側壁部分をそれぞれ覆う段階と、前記それぞれの第1及び第2の開口部を貫通して前記第1及び第2の誘電領域を異方的にエッチングし、第1及び第2のトレンチを生成する段階と、前記第1及び第2のトレンチにおいて前記第1及び第2の誘電領域を等方的にエッチングして前記第1及び第2の側壁部分を除去する段階と、を含む方法。前記メサの第1及び第2の側壁の各々上にゲート酸化物を形成する段階を更に含む、ことを特徴とする請求項14に記載の方法。前記ゲート酸化物により前記第1及び第2の側壁からそれぞれ絶縁された第1及び第2のゲート部材を形成する段階を更に含む、ことを特徴とする請求項15に記載の方法。前記ゲート部材に隣接する前記メサの上面近傍に本体領域を形成する段階を更に含み、前記本体領域が第2の導電型である、ことを特徴とする請求項16に記載の方法。前記メサの上面に第1の導電型のソース領域を形成する段階を更に含み、前記ソース領域が前記本体領域の上に配置される、ことを特徴とする請求項17に記載の方法。前記ゲート酸化物を形成する段階が前記ゲート酸化物を熱成長させる段階を含む、ことを特徴とする請求項15に記載の方法。前記第1及び第2の側壁と重なる前記部分が、前記第1及び第2の側壁部分の各々を過ぎてある重なり距離だけ延びる、ことを特徴とする請求項14に記載の方法。前記重なり距離が、前記マスク層と前記メサとの間の最悪ケースの位置ずれ誤差よりも大きい、ことを特徴とする請求項20に記載の方法。前記重なり距離が、ほぼ0.2μmから0.5μm幅の範囲にある、ことを特徴とする請求項20に記載の方法。マスク層の第1及び第2の開口部を貫通して第1及び第2の酸化物領域をプラズマエッチングして、半導体材料のメサの対向する側部上に位置付けられた第1及び第2のトレンチを形成する段階であって、前記プラズマエッチングが前記メサの第1及び第2の側壁の各々を覆う酸化物層を残すようにする段階と、前記第1及び第2の側壁の半導体材料が損傷を受けないように前記半導体材料に対して選択性のあるエッチャントを用いて、前記第1及び第2のトレンチ内で前記第1及び第2の酸化物領域をエッチングして前記酸化物層を除去する段階と、前記メサの第1及び第2の側壁上にゲート酸化物を熱成長させる段階と、を含む方法。前記プラズマエッチングが異方性エッチングである、ことを特徴とする請求項23に記載の方法。前記マスク層が、前記第1及び第2の開口部間に前記メサを覆う部分を含み、前記部分が、前記第1及び第2の側壁を過ぎて延びて、前記第1及び酸化物領域の各々の一部を覆う、ことを特徴とする請求項23に記載の方法。第1のエッチャントを用いて、マスク層の第1及び第2の開口部を貫通して第1及び第2の誘電領域をエッチングして、半導体材料のメサの第1及び第2の側壁に隣接してそれぞれ配置された第1及び第2のトレンチを生成し、前記メサの第1及び第2の側壁をそれぞれ覆う前記第1及び第2の誘電領域の第1及び第2の部分を残し、最終的には前記メサが電界効果トランジスタの拡張ドレイン領域を備えるようにする段階と、第2のエッチャントを用いて、前記第1及び第2の部分をエッチングして前記第1及び第2の側壁を露出させる段階と、を含む方法。前記第2のエッチャントは、前記第1及び第2の側壁の半導体材料がエッチングにより損傷を受けないように前記半導体材料に対して選択性がある、ことを特徴とする請求項26に記載の方法。前記第1のエッチャントが実質的に異方性があり、前記第2のエッチャントが実質的に等方性がある、ことを特徴とする請求項26に記載の方法。前記第2のエッチャントによるエッチングが、前記マスク層の第1及び第2の開口部を貫通して行われる、ことを特徴とする請求項26に記載の方法。添付図面の各図において本発明を限定ではなく例証として図示する。以下の説明において、本発明を完全に理解できるようにするために、材料の種類、寸法、構造的特徴、処理段階、その他などの特定の詳細が記載される。しかしながら、当業者であればこれらの特定の詳細は本発明を実施するのに必ずしも必要ではないことは理解されるであろう。各図における要素は描写であり、分かりやすくするために縮尺通りに描かれていない点を理解すべきである。また、NチャネルのHVFETデバイスの作製方法が開示されているが、図示のドープ領域の全てにおいて反対の導電タイプを用いてPチャネルHVFETを作製してもよい点も理解される。更に、各図は単一のデバイスを示しているようであるが、このようなトランジスタ構造は反復的手法で、又は組み合わせて、或いは複製的方法で作製されるのが一般的であることは当業者であれば理解されるであろう。言い換えると、図1Aから図1Iの種々の例示的な処理段階によって示される垂直HVFETデバイス構造の作製方法を用いて、複数の並行に配置された領域又は複製領域を有するデバイスを構成することができる。図1は、作製プロセスにおいて、N型半導体材料のエピタキシャル層12をNドープのシリコン基板11上に形成する最初の段階後の垂直HVFETの例示的な側断面図を示している。1つの実施形態において、エピタキシャル層12は、約15μmから120μm厚の範囲の垂直厚みを有する。N基板11は、高濃度にドープされ、完成デバイスの基板の下部に位置付けられるドレイン領域にまで貫通して流れる電流に対する抵抗を最小限にする。エピタキシャル層12のドーピングは、層が形成されているときに行うことができる。1つの実施形態において、エピタキシャル層12のドープ濃度は、線形的に漸変され、実質的に均一な電界分布を示す拡張ドレイン領域を生成する。線形的漸変は、エピタキシャル層12の上面下のあるポイントで終わることができる。エピタキシャル層12が形成された後で、半導体ウェーハの上面が適切にマスクされ、次いで、エピタキシャル層12に深い垂直トレンチがエッチングされる。図1Bは、シリコンメサ14を形成する垂直トレンチエッチングの後の作製プロセスにおける垂直HVFETの例示的な側断面図である。メサ14の高さ及び幅並びに隣接するトレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。エピタキシャル層12のメサ14は、最終的にはHVFETデバイス構造のN型ドリフト領域を形成する。種々の実施形態において、メサ14は、直交方向紙面出入り方向にかなりの横方向距離を延びることができる。特定の実施形態において、メサ14によって形成されるN型ドリフト領域の横方向の幅は、極めて高い降伏電圧例えば600Vを達成するために確実に製造可能な範囲で可能な限り狭くされる。図1Cは、メサ14の側壁上に誘電体層を形成して酸化物領域15を形成し、続いてトレンチの残りの部分をポリシリコン又は別の好適な材料で充填してフィールドプレート35a及び35bを形成した後の図1Bの例示的なデバイス構造を示す。誘電体層は二酸化ケイ素を含むのが好ましいが、窒化ケイ素又は他の好適な誘電体材料を用いてもよい。この実施例では、酸化物領域15aはメサ14の側壁19aを覆い、メサ14の反対側では酸化物領域15bが側壁19bを覆っている。側壁酸化物領域15a及15bはまた、それぞれのトレンチの各々において、N基板11の露出部分を覆っている。酸化物層15は、熱成長及び化学蒸着を含む種々の公知の方法を用いて形成することができる。側壁酸化物領域15の形成に続いて、トレンチの残りの開放部分は、フィールドプレート35a及び35bを形成する導電性材料で充填される。次いで、基板の上面は、化学機械研磨などの従来の平坦化技術を利用して平坦化することができる。フィールドプレートを形成するのに使用される導電性材料は、高濃度にドープされたポリシリコン、金属又は金属合金、シリサイド、又は他の好適な材料を含むことができる。完成したデバイス構造では、フィールドプレート部材35a及び35bは通常、容量性プレートとして機能することができ、該プレートは、HVFETがオフ状態にあるときすなわち、ドレインが高電圧ポテンシャルまで引き上げられたときに拡張ドレイン領域の電荷を空乏させるのに用いることができる。1つの実施形態において、メサ14の側壁19から各フィールドプレート35を分離する側壁酸化物の横方向厚みはほぼ4μmである。図1Dは、シリコン基板の上面のマスク処理後の図1Cの例示的なデバイス構造を示している。この実施例において、マスク層21は、メサ14の両側の酸化物領域15a及び15bの上にある開口部22a及び22bを有するフォトレジストの層を含む。メサ14の直ぐ上にあるマスク層21の一部は、メサの各側部の上の側壁19の縁部を越えて距離dだけ延び、すなわち重なり、酸化物領域15a及び15bの第1及び第2の側壁部分を覆っている点に留意されたい。すなわち、メサ14に最も近い各開口部22の縁部は、メサ14の側壁19と一致せず、むしろ開口部22は意図的にオフセットされており、そのため各開口部22の最も近接した縁部は対応するメサ側壁19から短い距離だけ離れている。1つの実施形態において、重なり距離dは、ほぼ0.2μmから0.5μmである。図1Eは、ゲートトレンチ24a及び24bの形成後の図1Dの例示的なデバイス構造を示している。ゲートトレンチ24a及び24bは、開口部22の直ぐ下にある区域において酸化物領域15の誘電材料を除去する第1の誘電エッチング矢印26で示されるによって形成される。1つの実施形態において、第1の誘電エッチングは、実質的に異方性のプラズマエッチングである。第1の誘電エッチング26は、1つの実施形態では約3μm深さである所要の深さ又は目標深さまで行われる。プラズマエッチング26用に、例えばC4F8/CO/Ar/O2ガスを用いることができる。第1のエッチングの異方特性は、メサ14の側壁19まで延びないか、又は貫通しないゲートトレンチ内の実質的に垂直な側壁輪郭をもたらす。別の言い方をすれば、マスク層21の重なり距離dは、開口部22を貫通する異方性エッチングがシリコンメサ側壁19を侵食せず、第1の誘電エッチング後でも酸化物領域15を含む誘電材料の一部が側壁19を覆ったままであるようにされる。図1Fは、ゲートトレンチ内のメサ14の側壁19を覆う酸化物を除去した後の図1Eの例示的なデバイス構造を示している。第2の誘電エッチング矢印29で示されるは、マスク層21の開口部22a及び22bを貫通して行われ、側壁19a及び19b上の残りの酸化物を完全に除去することができる。1つの実施形態において、第2の誘電エッチングは、本質的にほぼ等方性のウェットエッチング例えば緩衝HFを用いたものである。それ故、それぞれメサ14の側壁19a及び19bに沿ってエピタキシャルシリコン材料を露出させるゲートトレンチ開口部ペア27a及び27bになる。図示の実施形態において、第2の誘電エッチング29は高度に選択性のあるものとなり、これはシリコンをエッチングするよりも遙かに速い速度で誘電材料をエッチングすることを意味する。このプロセスを用いると、各側壁19のシリコン表面が損傷を受けることがないので、この後に高品質のゲート酸化物を側壁表面上に成長させることができる。更に、第2の誘電エッチングの実質的に等方性の性質に起因して、ゲートトレンチは、垂直方向及び横方向の両方で同じ速度でエッチングされる。しかしながら、第2の誘電エッチングを利用してシリコンメサ側壁上の残留する10分の数ミクロンの二酸化ケイ素を除去するときには、トレンチゲート開口部27の縦横比に関する全体的作用は比較的重要ではない。1つの実施形態において、各ゲートトレンチ開口部27の横方向幅は、ほぼ1.5μm幅であり、最終深さはほぼ3.5μmである。図1Gは、マスク層21を除去し、側壁の露出部分を覆う高品質の薄い例えば~500Åゲート酸化物層31を形成し、続いてゲートトレンチを充填した後の図1Fの例示的なデバイス構造を示す。1つの実施形態では、ゲート酸化物層31は、100~1000Aの範囲の厚みで熱成長する。マスク層21は、ゲート酸化物31の形成前に除去される。各ゲートトレンチの残りの部分は、ドープポリシリコン又は別の好適な材料で充填され、これらは完成したデバイス構造においてゲート部材33a及び33bを形成する。図1Hは、トレンチゲート構造に関連してフィールドプレート35a及び35bを示す拡大図において、図1Gの例示的なデバイス構造を示している。トレンチゲート構造は、メサ14の側壁19に隣接して配置され且つゲート酸化物層31により側壁19から絶縁されたゲート部材33を含む。最悪ケースのマスク位置ずれ誤差シナリオの下でも、メサ14の側壁に対するマスク層21の結果として生じる重なりによって、プラズマエッチング26が側壁19のいずれかに沿ってシリコン材料を侵食するのを尚も防ぐように、マスク層21の重なり距離dを十分に大きくする必要がある点は、当業者であれば理解されるであろう。同様に、マスク層21のマスク距離dは、最悪ケースのマスク位置ずれシナリオにおいて、側壁19のいずれかに残留する酸化物が適切な第2の誘電エッチングによって除去することができないようにあまり大きくする必要がない。例えば、重なり距離dが大きくなり過ぎた場合には、側壁19を覆う酸化物を除去するのに必要な第2の誘電エッチング29は、ゲート部材33とフィールドプレート35との間に残るすなわち分離している酸化物の過剰な薄層化を生じる結果となる可能性があり、場合によってはこれらの要素間の不適切な絶縁につながる。図1Iは、エピタキシャル層12の上部の近傍にNソース領域38とP型本体領域39とを形成した後の図1Hの例示的なデバイス構造を示す。ソース領域38と本体領域39は各々、一般的な堆積、拡散、及び/又は注入処理技術を用いて形成することができる。Nソース領域38の形成後、ソース、ドレイン、及び従来の作製方法を用いてデバイスのそれぞれの領域/材料に電気的に接続されたフィールドプレート電極簡単にするために各図には示されていないを形成することによってHVFETを完成することができる。特定の実施形態と共に本発明を説明してきたが、本発明の範囲内に十分含まれる多くの修正形態及び/又は変形形態が存在することは当業者であれば理解されるであろう。従って、本明細書及び図面は限定の意味ではなく例証としてみなされるべきである。