"半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上を覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記強誘電体キャパシタに連絡する第2のコンタクトホールと、前記第3の絶縁膜の上面から前記プラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜の上に形成され、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線とを有し、前記第2の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続していることを特徴とする半導体装置。前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成されていることを特徴とする請求項1に記載の半導体装置。半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第2のコンタクトホールを形成する工程と、前記強誘電体キャパシタに対し回復アニールを実施する工程と、前記第3の絶縁膜の上面から前記プラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程とを有することを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第1のプラグと、前記第1のプラグの上に配置され、その下部電極が前記第1のプラグに電気的に接続された強誘電体キャパシタと、前記第1の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第2のコンタクトホールと、前記第2のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第2のプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記第2のプラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜上に形成されて前記第3のコンタクトホールを介して前記第2のプラグと電気的に接続された配線とを有すること特徴とする半導体装置。更に、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第3のコンタクトホールと、前記第3のコンタクトホール内に導体を埋め込んで形成された第3のプラグと、前記第3の絶縁膜の上面から前記第3のプラグに連絡する第4のコンタクトホールと、前記第3の絶縁膜の上に形成されて前記第4のコンタクトホールを介して前記第3のプラグに電気的に接続された第2の配線とを有することを特徴とする請求項4に記載の半導体装置。半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第1のプラグを形成する工程と、前記第1の絶縁膜の上に、前記第1のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第2のコンタクトホールを形成する工程と、前記第2のコンタクトホール内に導体を埋め込んで第2のプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記第2のプラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第3のコンタクトホールを介して前記第2のプラグに電気的に接続される配線を形成する工程とを有することを特徴とする半導体装置の製造方法。前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成することを特徴とする請求項6に記載の半導体装置。しかしながら、本願発明者等は、従来技術には以下に示す問題点があると考えている。すなわち、従来は、例えば強誘電体キャパシタの上に直接酸化アルミニウムからなるバリア層を形成し、このバリア層により強誘電体膜への水素及び水分の侵入を防止している。この場合、バリア層には必然的に段差が発生する。しかし、酸化アルミニウムは被覆性が悪いので、バリア層の段差部分に水素又は水分が侵入する隙間が発生しやすい。このため、強誘電体キャパシタの性能劣化を防止する効果が十分ではない。強誘電体キャパシタの上だけでなく、配線層の上にもバリア層を形成することもある。しかし、この場合も、配線層による段差によりバリア層に水素や水分が侵入する隙間が発生し、強誘電体キャパシタの特性劣化を十分に防止することができない。また、従来のFeRAMでは、通常、半導体基板の表面の不純物領域トランジスタのソース/ドレインと接続するWタングステンプラグを形成した後、強誘電体キャパシタを形成している。この場合、強誘電体膜をアニールする工程においてWプラグが酸化してしまうことが考えられるので、アニール前にWプラグの上に絶縁膜を形成する工程と、アニール後に絶縁膜を除去する工程とが必要となる。従って、工程数が多くなる。前述した特許文献4では、強誘電体キャパシタの上に直接第1のバリア層を形成するとともに、その上の層間絶縁膜の表面を平坦化して第2のバリア層を形成している。第2のバリア層がない場合は、強誘電体膜をアニールするときに層間絶縁膜中の水分は外部に放出される。しかし、第2のバリア層があると、層間絶縁膜中の水分を除去することができなくなって、強誘電体キャパシタの特性が劣化する原因となる。また、特許文献4では、層間絶縁膜の表面から強誘電体キャパシタの上部電極に到達する浅いコンタクトホールと、層間絶縁膜の表面から下層のプラグに到達する深いコンタクトホールとを同時に形成している。このコンタクトホール形成工程において、強誘電体膜にエッチングによるダメージが発生し、強誘電体キャパシタの特性が劣化することが考えられる。以上から、本願発明の目的は、水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供することである。本発明の一観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上を覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記強誘電体キャパシタに連絡する第2のコンタクトホールと、前記第3の絶縁膜の上面から前記プラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜の上に形成され、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線とを有し、前記第2の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続している半導体装置が提供される。本発明においては、強誘電体キャパシタの上に形成された第2の絶縁膜の上面が平坦化されており、この第2の絶縁膜の上に水素バリア層を形成している。つまり、本発明においては、水素バリア層の下地となる第2の絶縁膜の上面に段差がないため、水素バリア層を例えば酸化アルミニウム等のように被覆性が悪い材料により形成しても、水素及び水分が侵入する隙間の発生が回避される。その結果、強誘電体キャパシタの水素及び水分による特性劣化が抑制され、半導体装置の信頼性が向上する。本発明の他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第2のコンタクトホールを形成する工程と、前記強誘電体キャパシタに対し回復アニールを実施する工程と、前記第3の絶縁膜の上面から前記プラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程とを有する半導体装置の製造方法が提供される。本発明においては、強誘電体キャパシタを形成した後、この強誘電体キャパシタの上を被覆する第2の絶縁膜を形成する。そして、この第2の絶縁膜の上面を平坦化した後、第2の絶縁膜の上面からトランジスタの不純物領域ソース/ドレイン領域に到達するコンタクトホールを形成し、このコンタクトホール内に導体を埋め込んでプラグを形成する。つまり、本発明においては、プラグを形成するときには強誘電体キャパシタの形成が完了しているので、強誘電体膜のアニール時にプラグが酸化することを防止するための絶縁膜の形成工程及び除去工程が不要になる。また、本発明においては、第2の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層がないため、第2の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを容易に形成することができる。なお、第2の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が1層だけある場合も、第2の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを比較的容易に形成することができる。しかし、第2の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が2層以上ある場合は、第2の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールの形成が困難になる。本発明の更に他の観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第1のプラグと、前記第1のプラグの上に配置され、その下部電極が前記第1のプラグに電気的に接続された強誘電体キャパシタと、前記第1の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第2のコンタクトホールと、前記第2のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第2のプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記第2のプラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜上に形成されて前記第3のコンタクトホールを介して前記第2のプラグと電気的に接続された配線とを有する半導体装置が提供される。本発明においても、強誘電体キャパシタを被覆する第2の絶縁膜の上面が平坦化されており、この第2の絶縁膜の上に水素バリア層が形成されている。このため、水素バリア層に段差がなく、水素及び水分が侵入する隙間の発生が回避される。本発明の更に他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第1のプラグを形成する工程と、前記第1の絶縁膜の上に、前記第1のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第2のコンタクトホールを形成する工程と、前記第2のコンタクトホール内に導体を埋め込んで第2のプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記第2のプラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第3のコンタクトホールを介して前記第2のプラグに電気的に接続される配線を形成する工程とを有する半導体装置の製造方法が提供される。本発明においては、トランジスタを被覆する第1の絶縁膜を形成した後、この第1の絶縁膜の上面からトランジスタの不純物領域ソース/ドレイン領域に到達する第1のコンタクトホールを形成し、この第1のコンタクトホール内に導体を埋め込んで第1のプラグを形成する。そして、この第1のプラグの上に強誘電体キャパシタの下部電極を形成し、更にその上に強誘電体膜及び上部電極を形成して、強誘電体キャパシタとする。この強誘電体キャパシタの形成時のアニール工程では、第1のプラグの上には下部電極が形成されているので、第1のプラグの酸化が回避される。次に、強誘電体キャパシタを被覆する第2の絶縁膜を形成した後、この第2の絶縁膜の上面を平坦化する。そして、この第2の絶縁膜の上面から強誘電体キャパシタの上部電極に到達する第2のコンタクトホールを形成し、この第2のコンタクトホール内に導体を埋め込んで第2のプラグを形成する。第2のプラグは強誘電体キャパシタが形成された後に形成するので、強誘電体キャパシタのアニールによる酸化は発生しない。次いで、第2の絶縁膜の上に酸化アルミニウム等により水素バリア層を形成し、その上に第3の絶縁膜を形成する。その後、第3の絶縁膜の上面から第2のプラグに到達する第3のコンタクトホールを形成し、第3の絶縁膜上に第3のコンタクトホールを介して第2のプラグと電気的に接続した配線を形成する。本発明においては、強誘電体キャパシタ形成工程におけるアニールによりプラグが酸化されるおそれがないので、アニール前にプラグの上に酸化防止用絶縁膜を形成したり、アニール後に酸化防止用絶縁膜を除去する工程が不要であり、従来に比べて製造工程が簡略化される。以下、本発明の実施形態について、添付の図面を参照して説明する。第1の実施形態図1は、本発明の第1の実施形態に係る半導体装置の構造を示す模式図である。半導体基板110は素子分離膜111により複数の素子領域に分離されている。トランジスタTは、半導体基板110に不純物を選択的に注入して形成された一対の高濃度不純物領域118と、それら一対の高濃度不純物領域118の間の領域上に形成されたゲート絶縁膜図示せずと、ゲート絶縁膜の上に形成されたゲート電極114とにより構成されている。半導体基板110の上にはストッパ層120が形成されており、トランジスタT及び素子分離膜111はこのストッパ層120に覆われている。また、ストッパ層120の上には層間絶縁膜第1の絶縁膜121が形成されている。この層間絶縁膜121の上面は平坦化処理されている。層間絶縁膜121の上には、下部電極126a、強誘電体膜127及び上部電極128aを下からこの順で積層した構造の強誘電体キャパシタ130が形成されている。この強誘電体キャパシタ130は、層間絶縁膜第2の絶縁膜131aにより覆われている。この層間絶縁膜131aの表面は平坦化されており、その上には水素及び水分の侵入を防止するためのバリア層以下、水素バリア層という134が形成されている。本実施形態においては、水素バリア層134は酸化アルミニウムにより形成されているものとする。本実施形態の半導体装置では、層間絶縁膜131aの上面からトランジスタTの高濃度不純物領域118に到達するWタングステンプラグ133が形成されている。また、水素バリア層134の上には層間絶縁膜第3の絶縁膜131bが形成されており、その層間絶縁膜131bの上には第1配線層の複数の配線137が形成されている。これらの配線137のうちの一つは層間絶縁膜131bの上面から強誘電体キャパシタ130の上部電極128aに連絡するコンタクトホールに埋め込まれた導体配線材料を介して上部電極128aに電気的に接続され、他の一つは層間絶縁膜131bの上面から強誘電体キャパシタ130の下部電極126aに連絡するコンタクトホールに埋め込まれた導体配線材料を介して下部電極126aに電気的に接続され、更に他の一つは層間絶縁膜131b及び水素バリア層134を貫通するコンタクトホールに埋め込まれた導体配線材料を介してWプラグ133に電気的に接続されている。第1配線層の配線137及び層間絶縁膜131bの上には層間絶縁膜140が形成されている。この層間絶縁膜140内には、層間絶縁膜140を上下方向に貫通して第1配線層の配線137に電気的に接続する複数のWプラグ141が形成されている。また、層間絶縁膜140の上には、第2配線層の複数の配線142が形成されている。図1に示すように、これらの配線142のうちの所定の配線はWプラグ141を介して第1配線層の配線137に電気的に接続されている。第2の配線層の配線142及び層間絶縁膜140の上には、層間絶縁膜146が形成されている。この層間絶縁膜146内には、層間絶縁膜146を上下方向に貫通して第2配線層の配線142に電気的に接続した複数図1では一つのみ図示のWプラグ147が形成されている。また、層間絶縁膜146の上には、第3配線層の配線148及び端子149が形成されている。これらの第3配線層の配線148のうちの所定の配線は、Wプラグ147を介して第2配線層の配線142に電気的に接続されている。第3配線層の配線148及び層間絶縁膜146の上には、第1のパッシベーション膜151、第2のパッシベーション膜152及び保護膜153が下からこの順に積層されている。そして、端子149の上の第1のパッシベーション膜151、第2のパッシベーション膜152及び保護膜153は選択的に除去され、端子149の表面が露出している。このように、本実施形態の半導体装置は、強誘電体キャパシタ130を被覆する層間絶縁膜131aの表面が平坦化されていること、その層間絶縁膜131aの上に酸化アルミニウムからなる水素バリア層134が形成されていること、第1の配線層の配線137のうち所定の配線がコンタクトホールを介して強誘電体キャパシタ130の上部電極128aと下部電極126aに電気的に接続されていること、及び層間絶縁膜131a,121を貫通して第1の配線層の配線137と半導体基板110の表面の高濃度不純物領域118との間を電気的に接続するWプラグ133が形成されていることを特徴としている。本実施形態の半導体装置は、表面が平坦な層間絶縁膜131aの上に酸化アルミニウムからなる水素バリア層134が形成されているので、水素バリア層134に水分や水素が透過する隙間が発生するおそれがない。これにより、外部からの水分や水素の侵入による強誘電体キャパシタ130の特性劣化が回避される。また、本実施形態においては、層間絶縁膜121,131aを貫通して半導体基板110の表面の高濃度不純物領域118と電気的に接続するWプラグ133が形成されているので、層間絶縁膜131aに強誘電体キャパシタ130に連絡するコンタクトホールを形成するときに、強誘電体キャパシタ130までの深さによりエッチング条件を決定することができる。これにより、過度のエッチングによる強誘電体キャパシタ130の特性劣化が回避される。図2~図16は、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、以下の説明では、本発明をプレーナー型FeRAMの製造に適用した例について説明する。また、図2~図16では、周辺回路形成領域、メモリセル形成領域及び端子形成領域における断面を示している。更に、本実施形態では、メモリセルがn型トランジスタにより構成されているものとする。まず、図2に示す構造を形成するまでの工程を説明する。半導体基板シリコン基板110の所定の領域に、公知のLOCOSLocalOxidationofSilicon法により素子分離膜111を形成し、この素子分離膜111により半導体基板110を複数の素子領域に分離する。素子分離膜111は、公知のSTIShallowTrenchIsolation法により形成してもよい。次に、半導体基板110のn型トランジスタ形成領域メモリセル形成領域及び周辺回路形成領域のn型トランジスタ形成領域:以下、同じにホウ素B等のp型不純物を導入して、pウェル112を形成する。また、半導体基板110のp型トランジスタ形成領域周辺回路形成領域のp型トランジスタ形成領域:以下、同じにリンP等のn型不純物を導入して、nウェル図示せずを形成する。次に、pウェル112及びnウェル図示せずの表面を熱酸化させて、ゲート絶縁膜図示せずを形成する。その後、CVDChemicalVaporDeposition法により、半導体基板110の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極ポリシリコン配線114を形成する。なお、pウェル112の上方にはn型不純物を導入したゲート電極を形成し、nウェル図示せずの上方にはp型不純物を導入したゲート電極を形成することが好ましい。また、図2に示すように、メモリセル形成領域では、1つのpウェル112の上に2本のゲート電極114が相互に平行に配置される。次に、ゲート電極114をマスクとし、n型トランジスタ形成領域のpウェル112にリンP又はヒ素As等のn型不純物を浅くイオン注入して、n型低濃度不純物領域116を形成する。これと同様に、ゲート電極114をマスクとし、p型トランジスタ形成領域のnウェル図示せずにホウ素B等のp型不純物を浅くイオン注入して、p型低濃度不純物領域図示せずを形成する。次に、ゲート電極114の両側にサイドウォール117を形成する。このサイドウォール117は、CVD法により半導体基板110の上側全面にSiO2又はSiN等からなる絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。その後、ゲート電極114及びサイドウォール117をマスクとしてn型トランジスタ形成領域のpウェル112にリンP又はヒ素As等のn型不純物をイオン注入し、n型高濃度不純物領域118を形成する。これと同様に、p型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてnウェル図示せずにホウ素B等のp型不純物をイオン注入して、p型高濃度不純物領域図示せずを形成する。このようにして、各トランジスタ形成領域に、LDDLightlyDopedDrain構造のソース/ドレインを有するトランジスタTが形成される。なお、ゲート電極114及びn型高濃度不純物領域118の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物シリサイド層を形成することが好ましい。次に、プラズマCVD法により、半導体基板110の上側全面にストッパ層120として例えばSiON膜を200nmの厚さに形成し、更にプラズマCVD法によりストッパ層120の上に層間絶縁膜121として例えばTEOS-NSGTetraEthylOrthoSilicateNondopedSilicateGlass:SiO膜を600nmの厚さに形成する。その後、CMPChemicalMechanicalPolishing:化学的機械研磨法により層間絶縁膜121を約200nm研磨して表面を平坦化する。次に、図3に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜121の表面を平坦化した後、層間絶縁膜121の上に強誘電体キャパシタの下部電極となる導電体膜126を形成する。この導電体膜126は、例えばPt白金、Irイリジウム、Ruルテニウム、Rhロジウム、Reレニウム、Osオスミウム及びPdパラジウム等の金属、又はこれらの金属の酸化物導電性酸化物により形成する。本実施形態では、層間絶縁膜121の上に、PVDPhysicalVaporDeposition法によりPtを155nmの厚さに堆積させて導電体膜126を形成するものとする。次に、導電体膜126の上に強誘電体膜127を形成する。強誘電体膜127は、PZT、PLZT、BLT、又はSBT等により形成すればよい。本実施形態では、導電体膜126の上に、PVD法によりPZTを150~200nmの厚さに堆積させて強誘電体膜127を形成するものとする。このようにして強誘電体膜127を形成した後、酸素含有雰囲気中でRTARapidThermalAnnealing処理して強誘電体膜127を結晶化する。本実施形態では、RTA装置内に酸素ガスを0.025リットル/分の流量で供給し、585°Cの温度で90秒間加熱するものとする。その後、強誘電体膜127の上に、強誘電体キャパシタの上部電極となる導電体膜128を形成する。導電体膜128は、例えばPt、Ir、Ru、Rh、Re、Os及びPd等の金属、又はそれらの金属の酸化物導電性酸化物により形成する。本実施形態では、強誘電体膜127の上に、IrO2膜を2回堆積して導電体膜128を形成する。すなわち、強誘電体膜127の上に、PVD法によりIrO2を50nmの厚さに堆積させて第1のIrO2膜を形成する。その後、半導体基板110をRTA装置内に載置し、酸素ガスの供給量が0.025リットル/分、温度が725°C、処理時間が20秒の条件でRTA処理を実施する。次に、第1のIrO2膜の上に、PVD法によりIrO2を200nmの厚さに堆積させて第2のIrO2膜を形成する。このようにして、第1及び第2のIrO2膜を積層した構造の導電体膜128を形成する。次に、図4に示す構造を形成するまでの工程について説明する。上記の工程で導電体膜128を形成した後、フォトリソグラフィ法により、強誘電体キャパシタの上部電極形成領域の上を覆うレジスト膜を形成する。その後、このレジスト膜をマスクとして導電体膜128をエッチングして、上部電極128aを形成する。次いで、上部電極128aの上のレジスト膜を除去する。次に、強誘電体膜127の回復アニールを実施する。すなわち、半導体基板110を加熱炉内に載置し、酸素供給量が20リットル/分、温度が650°C、処理時間が60分間の条件で熱処理を行う。強誘電体膜127の回復アニール処理後、フォトリソグラフィ法により、強誘電体キャパシタ形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして強誘電体膜127をエッチングする。その後、残存した強誘電体膜127の上方のレジスト膜を除去する。次に、半導体基板110を加熱炉内に載置し、強誘電体膜127の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が20リットル/分、温度が350°C、処理時間が60分間の条件で行う。次に、図5に示す構造を形成するまでの工程について説明する。上記の工程で強誘電体膜127をパターニングした後、フォトリソグラフィ法により、強誘電体キャパシタの下部電極形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして導電体膜126をエッチングし、下部電極126aを形成する。その後、下部電極126aの上方のレジスト膜を除去する。次に、半導体基板110を加熱炉内に載置し、強誘電体膜127の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が20リットル/分、温度が650°C、処理時間が60分間の条件で行う。このようにして、強誘電体キャパシタ130が完成する。次に、半導体基板110の上側全面に、例えばプラズマCVD法によりTEOS-NSGを1500nmの厚さに堆積させて層間絶縁膜131aを形成し、この層間絶縁膜131aにより強誘電体キャパシタ130を覆う。その後、CMP研磨により層間絶縁膜131aの上面を平坦化する。次に、図6に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜131aの表面を平坦化した後、層間絶縁膜131aの上にフォトレジストを塗布してフォトレジスト膜132を形成する。そして、このフォトレジスト膜132を露光及び現像処理して、所定の位置に開口部132aを形成する。その後、このフォトレジスト膜132をマスクとしてエッチング処理を実施して、層間絶縁膜131aの上面から高濃度不純物領域118トランジスタのソース/ドレインに到達するコンタクトホール132bを形成する。この場合、層間絶縁膜131a,121がいずれもSiOTEOS-NSGにより形成されているため、層間絶縁膜131aの上面から半導体基板110の表面の高濃度不純物領域118に到達するコンタクトホール132bを容易に形成することができる。なお、図6では、周辺回路形成領域において、コンタクトホール132bと同時に、層間絶縁膜131aの上面から素子分離膜111上のゲート電極ポリシリコン配線114に到達するコンタクトホール132cを形成している。コンタクトホール132b,132c形成後、フォトレジスト膜132を除去する。次に、図7に示す構造を形成するまでの工程について説明する。上記の工程でコンタクトホール132b,132cを形成した後、半導体基板110の上側全面に、例えばPVD法により、厚さが20nmのTi膜と厚さが50nmのTiN膜いずれも図示せずとを順次形成する。その後、半導体基板110の上側全面に、例えばCVD法によりWタングステンを堆積させて、層間絶縁膜131a上にW膜を形成するとともに、コンタクトホール132b,132c内にWを充填する。次に、CMP法により、層間絶縁膜131a上のW膜、TiN膜及びTi膜を除去する。このようにして、コンタクトホール132b,132c内にWが充填されてなるWプラグ133が形成される。その後、PVD法により、半導体基板110の上側全面に酸化アルミニウムを約20nmの厚さに堆積させて、水素バリア層134を形成する。水素バリア層134は、上述した酸化アルミニウム以外の材料、例えば酸化チタンTiOx、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル又は酸窒化アルミニウム等により形成してもよい。次に、水素バリア層134の上に、例えばCVD法によりSiO2からなる層間絶縁膜131bを50~100nmの厚さに形成する。次に、図8,図9,図10,図11に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜131bを形成した後、層間絶縁膜131bの上にフォトレジスト膜図示せずを形成し、露光及び現像処理を実施して所定の位置に層間絶縁膜131bが露出する開口部を形成する。その後、フォトレジスト膜をマスクとしてエッチングを施して、図8に示すように、層間絶縁膜131bの上面から強誘電体キャパシタ130の上部電極128a及び下部電極126aにそれぞれ連絡するコンタクトホール135aを形成する。その後、コンタクトホール135aの形成に使用したフォトレジスト膜を除去する。次いで、エッチングによる強誘電体膜127のダメージを回復させるために、例えば酸素雰囲気中で、550~650°Cの温度で約60分間加熱する回復アニールを実施する。次に、層間絶縁膜131bの上に再びフォトレジスト膜図示せずを形成し、露光及び現像処理を実施して、所定の位置に層間絶縁膜131bが露出する開口部を形成する。次いで、フォトレジスト膜をマスクとしてエッチングを施して、図9に示すように、層間絶縁膜131bの上面からWプラグ133に到達するコンタクトホール135bを形成する。コンタクトホール135bを形成した後、フォトレジスト膜を除去する。次に、図10に示すように、例えばPVD法により、半導体基板110の上側全面にTiNを150nm、Al-Cu合金を550nm、Tiを5nm、TiNを150nmの厚さに順次堆積させて、アルミニウム膜136を形成するとともに、コンタクトホール135a,135b内にアルミニウムを充填する。次に、フォトリソグラフィ法及びエッチング法によりアルミニウム膜136をパターニングして、図11に示すように、第1配線層の配線137を形成する。この例では、強誘電体キャパシタ130の上部電極128aは、配線137及びタングステンプラグ133を介してトランジスタ高濃度不純物領域118に接続されている。第1配線層の配線137を形成した後、例えば窒素供給量が20リットル/分、温度が350°C、処理時間が30分間の条件で熱処理を実施する。次に、図12に示す構造を形成するまでの工程について説明する。上記の工程で第1配線層の配線137を形成した後、例えばプラズマCVD法によりTEOS-NSGを約2600nmの厚さに堆積させて、第1配線層の配線137を覆う層間絶縁膜140を形成する。その後、CMP法により、層間絶縁膜140の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜140の上面から第1配線層の配線137に到達するコンタクトホール140aを形成する。次に、図13に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜140にコンタクトホール140aを形成した後、半導体基板110の上側全面にTi膜図示せずを20nm、TiN膜図示せずを50nmの厚さに順次形成する。その後、半導体基板110の上側全面にWを堆積させて、層間絶縁膜140の上にW膜を形成するとともに、コンタクトホール140a内にWを充填する。次いで、CMP法により、層間絶縁膜140の上のW膜、TiN膜及びTi膜を除去する。これにより、コンタクトホール140a内にWタングステンプラグ141が形成される。次に、第1配線層の配線形成時と同様の方法により、半導体基板110の上側全面にアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングして、第2配線層の配線142を形成する。次に、図14に示す構造を形成するまでの工程について説明する。上記の工程で第2配線層の配線142を形成した後、例えばプラズマCVD法によりTEOS-NSGを約2200nmの厚さに堆積させて、第2配線層の配線142を覆う層間絶縁膜146を形成する。その後、CMP法により、層間絶縁膜146の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜146の上面から第2配線層の配線142に到達するコンタクトホールを形成し、このコンタクトホールにWを埋め込んでWプラグ147を形成する。その後、半導体基板110の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして、第3配線層の配線148及び端子149を形成する。次に、図15に示す構造を形成するまでの工程について説明する。上記の工程で第2配線層の配線148及び端子149を形成した後、プラズマCVD法により、半導体基板110の上側全面にTEOS-NSGを約100nmの厚さに堆積させて、配線148及び端子149を覆う第1のパッシベーション膜151を形成する。そして、この第1のパッシベーション膜151に対し、窒素雰囲気中でプラズマアニールを実施する。アニール時の温度は例えば350°C、処理時間は例えば2分間とする。その後、第1のパッシベーション膜151の上に、例えばプラズマCVD法によりSiNを350nmの厚さに堆積させて、第2のパッシベーション膜152を形成する。次に、図16に示す構造を形成するまでの工程について説明する。上記の工程で第1及び第2のパッシベーション膜151,152を形成した後、フォトリソグラフィ法及びエッチング法を用いて端子149の上の第1及び第2のパッシベーション膜151,152を除去する。その後、保護膜153として、半導体基板110の上側全面に感光性ポリイミドを約3nmの厚さに塗布する。そして、露光及び現像処理を実施して、保護膜153に端子149が露出する開口部153aを形成する。その後、例えば窒素雰囲気中で310°Cの温度で40分間熱処理して、保護膜153を構成するポリイミド膜を硬化させる。このようにして、本実施形態に係る半導体装置FeRAMが完成する。なお、保護膜153は、非感光性ポリイミドにより形成してもよい。本実施形態では、図6~図8に示すように、強誘電体膜127のアニールを行った後にWプラグ133を形成する。従来は、半導体基板の表面の不純物領域ソース/ドレインと接続するWプラグを形成した後に、強誘電体膜を形成し、その強誘電体膜をアニール処理している。この場合、強誘電体膜のアニール時の温度によりWプラグが酸化されてしまうことを回避するために、アニール前にWプラグの上をSiN等の絶縁膜で覆う工程と、アニール後にWプラグの上の絶縁膜を除去する工程とが必要となり、工程数の増加の原因となっていた。これに対し、本実施形態では、Wプラグ133の形成時には強誘電体膜127のアニールが完了しているので、上述の絶縁膜形成工程及び絶縁膜除去工程が不要となる。これにより、FeRAMの製造工程が簡略化され、FeRAMの製造に要する時間が短縮されるという効果を奏する。また、本実施形態においては、強誘電体キャパシタ130を被覆する層間絶縁膜131aの表面を平坦化し、その上に酸化アルミニウムからなる水素バリア層134を形成している。酸化アルミニウム膜は、被覆性がよくないため、強誘電体キャパシタ130の上に直接形成すると、段差部分で隙間が発生して、水素及び水分を十分に遮断できないことがある。しかし、本実施形態では、上述したように平坦な層間絶縁膜131aの上に水素バリア層134を形成しているので、水素及び水分を通す隙間の発生が回避される。これにより、外部からの水素及び水分の侵入を十分に遮断することができて、FeRAMの信頼性が向上する。第2の実施形態図17は、本発明の第2の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、強誘電体キャパシタ130の上にも水素バリア層162が形成されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図17において図1と同一物には同一符号を付して、その詳しい説明は省略する。なお、図17では、第1配線層よりも上の配線構造の図示を省略している。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成し、この水素バリア層162により強誘電体キャパシタ130の上を被覆する。その後、第1の実施形態と同様に層間絶縁膜131aを形成し、その層間絶縁膜131aの表面を平坦化する。そして、層間絶縁膜131aの上面からトランジスタTの高濃度不純物領域ソース/ドレイン118に到達するコンタクトホールを形成する。この場合、層間絶縁膜131aの上面から半導体基板110の表面の高濃度不純物領域118までの間に酸化アルミニウム膜水素バリア層162が存在するが、1層だけであるため、比較的容易にコンタクトホールを形成することができる。このコンタクトホール内にWを埋め込んでWプラグ133を形成する。次いで、第1の実施形態と同様にして、層間絶縁膜131a及びWプラグ133の上に水素バリア層134及び層間絶縁膜131bを形成する。そして、強誘電体キャパシタ130の上部電極128a及び下部電極126a並びにWプラグ133に到達するコンタクトホールをそれぞれ形成し、これらのコンタクトホール内に導体配線材料を埋め込むとともに、層間絶縁膜131b及びWプラグ133の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第2配線層の配線137を形成する。本実施形態の半導体装置においては、第1の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ130の上にも酸化アルミニウムからなる水素バリア層162を形成しているので、第1の実施形態よりも強誘電体キャパシタ130の特性劣化をより確実に防止できるという効果を奏する。第3の実施形態図18は、本発明の第3の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、強誘電体キャパシタ130の上に絶縁膜161及び水素バリア層162が形成されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図18において図1と同一物には同一符号を付して、その詳しい説明は省略する。なお、図18においても、第1配線層よりも上の配線構造の図示を省略している。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に絶縁膜161を例えば50~100nmの厚さに形成する。この絶縁膜161は、例えばSiO2のように被覆性がよい絶縁体により形成することが好ましい。その後、絶縁膜161の上に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。次に、第1の実施形態と同様に層間絶縁膜131aを形成し、その層間絶縁膜131aの表面を平坦化する。そして、層間絶縁膜131aの上面からトランジスタTの高濃度不純物領域ソース/ドレイン118に到達するコンタクトホールを形成し、そのコンタクトホール内にWを埋め込んでWプラグ133を形成する。次いで、第1の実施形態と同様にして、水素バリア層134及び層間絶縁膜131bを形成する。そして、層間絶縁膜131bの上面から強誘電体キャパシタ130の上部電極128a、下部電極126a及びWプラグ133に到達するコンタクトホールを形成した後、これらのコンタクトホール内に導体配線材料を埋め込むとともに、層間絶縁膜131b及びWプラグ133の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第2配線層の配線137を形成する。図17に示す第2の実施形態では強誘電体キャパシタ130の上に直接水素バリア層162を形成している。この場合、水素バリア層162の段差部に水素又は水分が侵入する隙間が発生するおそれがあり、水素及び水分を遮断する効果が十分に得られないことが考えられる。一方、本実施形態においては、強誘電体キャパシタ130の上に絶縁膜161を形成し、その上に水素バリア層162を形成しているので、水素バリア層162の段差が緩くなり、水素及び水分が侵入する隙間の発生が防止される。第4の実施形態図19は、本発明の第4の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、水素バリア層134の上に水分の侵入を阻止する水分バリア層171を形成したことにあり、その他の構成は基本的に第1の実施形態と同様であるので、図19において図1と同一物には同一符号を付して、その詳しい説明は省略する。なお、図19においても、第1配線層よりも上の配線構造の図示を省略している。本実施形態においては、層間絶縁膜131a及びWプラグ133を形成した後、水素バリア層134と、水分バリア層171と、層間絶縁膜131bとをこの順で形成する。水分バリア層171は下方への水分の侵入を十分阻止できるものであることが必要である。本実施形態では、水分バリア層171として、SiN又はSiON膜を50~100nmの厚さに形成している。本実施形態においては、水素バリア層134に加えて水分バリア層171を形成しているので、強誘電体膜127への水素及び水分の侵入を第1の実施形態よりも更に確実に防止することができる。また、酸化アルミニウム膜水素バリア層134により強誘電体膜127に加わるストレスがSiN又はSiON膜水分バリア層171により緩和されるため、第1の実施形態に比べて強誘電体キャパシタ130の特性が向上するという利点もある。第5の実施形態図20は、本発明の第5の実施形態に係る半導体装置を示す模式図である。本実施形態体が第4の実施形態と異なる点は、強誘電体キャパシタ130の上にも水素バリア層162が形成されていることにあり、その他の構成は基本的に第4の実施形態と同様であるので、図20において図19と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成し、この水素バリア層162により強誘電体キャパシタ130の上を被覆する。その後、層間絶縁膜131a及びWプラグ133を形成した後、層間絶縁膜131aの上に水素バリア層134、水分バリア層171及び層間絶縁膜131bを順番に形成する。そして、強誘電体キャパシタ130の上部電極128a、下部電極126a及びプラグ133に到達するコンタクトホールを形成し、これらのコンタクトホール内に導体配線材料を埋め込むとともに、層間絶縁膜131b及びWプラグ133の上にアルミニウム膜を形成する。次いで、アルミニウム膜をパターニングして、第2配線層の配線137を形成する。本実施形態の半導体装置においては、第4の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ130の上にも酸化アルミニウムからなる水素バリア層162を形成しているので、第4の実施形態よりも強誘電体キャパシタ130の特性劣化をより確実に防止できる。第6の実施形態図21は、本発明の第6の実施形態に係る半導体装置を示す模式図である。本実施形態が第4の実施形態と異なる点は、強誘電体キャパシタ130の上に絶縁膜161及び水素バリア層162が形成されていることにあり、その他の構成は基本的に第4の実施形態と同様であるので、図21において図19と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に、SiO2のように被覆性がよい絶縁体により絶縁膜161を例えば50~100nmの厚さに形成する。その後、絶縁膜161の上に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。次に、第4の実施形態と同様に層間絶縁膜131a及びWプラグ133を形成し、層間絶縁膜131a及びWプラグ133の上に水素バリア層134、水分バリア層171及び層間絶縁膜131bを形成する。本実施形態においては、第4の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ130と水素バリア層162との間に絶縁膜161を形成しているので、水素バリア層162の段差が緩和され、水素バリア層162の水素及び水分に対するバリア性がより一層向上する。なお、第4~第6の実施形態図19~図21参照ではいずれも層間絶縁膜131aの上に水素バリア層134を形成し、その上に水分バリア層171を形成しているが、層間絶縁膜131aの上に水分バリア層171を形成し、その上に水素バリア層134を形成してもよい。第7の実施形態図22は、本発明の第7の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、水素バリア層134の上に水分の侵入を阻止する水分バリア層171と水素バリア層172とを形成したことにあり、その他の構成は基本的に第1の実施形態と同様であるので、図22において図1と同一物には同一符号を付して、その詳しい説明は省略する。なお、図22においても、第1配線層よりも上の配線構造の図示を省略している。本実施形態においては、層間絶縁膜131a及びWプラグ133を形成した後、層間絶縁膜131a及びWプラグ133の上に、水素バリア層134と、水分バリア層171と、水素バリア層172と、層間絶縁膜131bとをこの順で形成する。水分バリア層171は例えばSiN又はSiONにより50nmの厚さに形成し、水素バリア層172は例えば酸化アルミニウムにより約20nmの厚さに形成する。本実施形態においては、水素バリア層134に加えて水分バリア層171及び水素バリア層172を形成しているので、強誘電体膜127への水素及び水分の侵入を第1の実施形態よりも更に確実に防止することができる。第8の実施形態図23は、本発明の第8の実施形態に係る半導体装置を示す模式図である。本実施形態体が第7の実施形態と異なる点は、強誘電体キャパシタ130の上にも水素バリア層162が形成されていることにあり、その他の構成は基本的に第7の実施形態と同様であるので、図23において図22と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。その後、層間絶縁膜131a及びWプラグ133を形成した後、層間絶縁膜131a及びWプラグ133の上に水素バリア層134、水分バリア層171、水素バリア層172及び層間絶縁膜131bを順番に形成する。そして、強誘電体キャパシタ130の上部電極128a、下部電極126a及びプラグ133に到達するコンタクトホールを形成し、これらのコンタクトホール内にアルミニウムを埋め込むとともに、層間絶縁膜131b及びWプラグ133の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第2配線層の配線137を形成する。本実施形態においては、第7の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ130の上にも酸化アルミニウムからなる水素バリア層162を形成しているので、第7の実施形態よりも強誘電体キャパシタ130の特性劣化をより確実に防止できる。第9の実施形態図24は、本発明の第9の実施形態に係る半導体装置を示す模式図である。本実施形態体が第7の実施形態と異なる点は、強誘電体キャパシタ130の上に絶縁膜161及び水素バリア層162が形成されていることにあり、その他の構成は基本的に第7の実施形態と同様であるので、図24において図22と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に、SiO2のように被覆性がよい絶縁体により絶縁膜161を例えば50~100nmの厚さに形成する。その後、絶縁膜161の上に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。次に、第7の実施形態と同様に層間絶縁膜131a及びWプラグ133を形成し、層間絶縁膜131a及びWプラグ133の上に水素バリア層134、水分バリア層171、水素バリア層172及び層間絶縁膜131bを形成する。本実施形態においては、第7の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ130と水素バリア層162との間に絶縁膜161を形成しているので、水素バリア層162の段差が緩和される。これにより、水素バリア層162の水素及び水分に対するバリア性がより一層向上する。なお、第7~第9の実施形態図22~図24参照ではいずれも層間絶縁膜131aの上に水素バリア層134、水分バリア層171及び水素バリア層172をこの順で形成する場合について説明したが、層間絶縁膜131aの上に第1の水分バリア層を形成し、その上に水素バリア層及び第2の水分バリア層を形成してもよい。第10の実施形態図25は、本発明の第10の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、強誘電体キャパシタ130の上面が層間絶縁膜131aの上面と連続しているすなわち、強誘電体キャパシタ130の上面と層間絶縁膜131aの上面とが同一平面上にあることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図25において図1と同一物には同一符号を付して、その詳しい説明は省略する。なお、図25においても、第1配線層よりも上の配線構造の図示を省略している。本実施形態においては、強誘電体キャパシタ130及び層間絶縁膜131aを形成した後、層間絶縁膜131aを強誘電体キャパシタ130の上部電極138aが露出するまでCMP研磨する。次いで、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134を形成する。前述したように、強誘電体キャパシタ130の強誘電体膜127は、層間絶縁膜に含まれる水分や水素により特性が劣化する。本実施形態においては、層間絶縁膜131aの膜厚をできる限り薄くしているので、第1の実施形態よりも更に強誘電体キャパシタ130の特性劣化が抑制される。また、本実施形態のように平坦な酸化アルミニウム膜水素バリア層134を強誘電体キャパシタ130の近くに配置することにより、HTSHighTemperatureStorage特性が向上するという利点もある。第11の実施形態図26は、本発明の第11の実施形態に係る半導体装置を示す模式図である。本実施形態が第10の実施形態と異なる点は、強誘電体キャパシタ130の上にも水素バリア層162が形成されていることにあり、その他の構成は基本的に第10の実施形態と同様であるので、図26において図25と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。その後、第10の実施形態と同様に、層間絶縁膜131aを形成した後、強誘電体キャパシタ130の上部電極128aが露出するまで層間絶縁膜131aをCMP研磨する。次いで、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134及び層間絶縁膜131bを形成する。本実施形態においては、強誘電体キャパシタ130の上にも酸化アルミニウムからなる水素バリア層162を形成しているので、第10の実施形態よりも強誘電体キャパシタ130の特性劣化をより確実に防止できるという効果を奏する。第12の実施形態図27は本発明の第12の実施形態に係る半導体装置を示す模式図である。本実施形態が第10の実施形態と異なる点は、水素バリア層134の上に水分の侵入を阻止する水分バリア層171を形成したことにあり、その他の構成は基本的に第10の実施形態と同様であるので、図27において図25と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、層間絶縁膜131aを形成した後、強誘電体キャパシタ130の上部電極128aが露出するまで層間絶縁膜131aをCMP研磨する。その後、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134及び水分バリア層171を形成する。水分バリア層171は、例えばSiN又はSiONにより50~100nmの厚さに形成する。本実施形態においては、水素バリア層134に加えて水分バリア層171を形成しているので、強誘電体膜127への水分の侵入を第10の実施形態よりも更に確実に防止することができる。第13の実施形態図28は、本発明の第13の実施形態に係る半導体装置を示す模式図である。本実施形態が第12の実施形態と異なる点は、強誘電体キャパシタ130の上にも水素バリア層162が形成されていることにあり、その他の構成は基本的に第12の実施形態と同様であるので、図28において図27と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。その後、層間絶縁膜131aを形成した後、層間絶縁膜131aを、強誘電体キャパシタ130の上部電極128aが露出するまでCMP研磨する。次いで、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134及び水分バリア層171及び層間絶縁膜131bを形成する。本実施形態においては、第12の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ130の上にも水素バリア層162を形成しているので、第12の実施形態よりも強誘電体キャパシタ130の劣化をより確実に防止できる。なお、第12,13の実施形態図27,図28参照ではいずれも層間絶縁膜131aの上に水素バリア層134を形成し、その上に水分バリア層171を形成しているが、層間絶縁膜131aの上に水分バリア層171を形成し、その上に水素バリア層134を形成してもよい。第14の実施形態図29は、本発明の第14の実施形態に係る半導体装置を示す模式図である。本実施形態が第12の実施形態と異なる点は、水素バリア層134の上に水分バリア層171及び水素バリア層172が形成されていることにあり、その他の構成は基本的に第12の実施形態と同様であるので、図29において図27と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、層間絶縁膜131aを形成した後、その層間絶縁膜131aを強誘電体キャパシタ130の上部電極128aが露出するまでCMP研磨する。次いで、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134、水分バリア層171、水素バリア層172及び層間絶縁膜131bを形成する。水分バリア層171は例えばSiN又はSiONにより50nmの厚さに形成し、水素バリア層172は例えば酸化アルミニウムにより約20nmの厚さに形成する。本実施形態においては、水素バリア層134に加えて水分バリア層171及び水素バリア層172を形成しているので、第12の実施形態に比べて強誘電体膜127への水素及び水分の侵入をより確実に防止することができる。第15の実施形態図30は、本発明の第15の実施形態に係る半導体装置を示す模式図である。本実施形態が第14の実施形態と異なる点は、強誘電体キャパシタ130の上に水素バリア層162が形成されていることにあり、その他の構成は基本的に第14の実施形態と同様であるので、図30において図29と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ130を形成した後、半導体基板110の上側全面に酸化アルミニウムからなる水素バリア層162を例えば20nmの厚さに形成する。その後、層間絶縁膜131aを形成した後、その層間絶縁膜131aを強誘電体キャパシタ130の上部電極128aが露出するまでCMP研磨する。次いで、Wプラグ133を形成した後、半導体基板110の上側全面に水素バリア層134、水分バリア層171、水素バリア層172及び層間絶縁膜131bを形成する。水分バリア層171は例えばSiN又はSiONにより50nmの厚さに形成し、水素バリア層12は例えば酸化アルミニウムにより約20nmの厚さに形成する。本実施形態においては、第14の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ130の上にも酸化アルミニウムからなる水素バリア層162を形成しているので、第14の実施形態に比べて強誘電体キャパシタ130の特性劣化をより確実に防止できる。なお、第14及び第15の実施形態図29,図30参照ではいずれも層間絶縁膜131aの上に水素バリア層134、水分バリア層171及び水素バリア層172をこの順で形成する場合について説明したが、層間絶縁膜131aの上に第1の水分バリア層を形成し、その上に水素バリア層及び第2の水分バリア層を形成してもよい。第16の実施形態図31は、本発明の第16の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、第1配線層の配線137と強誘電体キャパシタ130の上部電極128a及び下部電極126a並びにWプラグ133との間をWプラグ181で接続している点にあり、その他の構成は基本的に第1の実施形態と同様であるので、図31において図1と同一物には同一符号を付してその詳しい説明は省略する。なお、図31においても、第1の実施形態よりも上の配線構造の図示を省略している。本実施形態においては、水素バリア層134及び層間絶縁膜131bを形成した後、層間絶縁膜131bの上面から上部電極128a、下部電極126a及びWプラグ133に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板110の上側全面に、例えばPVD法により、厚さが20nmのTi膜と厚さが50nmのTiN膜いずれも図示せずとを順次形成する。そして、半導体基板110の上側全面に、例えばCVD法によりWを堆積させて、層間絶縁膜131b上にW膜を形成するとともに、コンタクトホール内にWを充填する。次に、CMP法により、層間絶縁膜131bの上のW膜、TiN膜及びTi膜を除去する。このようにして、上部電極128a、下部電極126a及びWプラグ133にそれぞれ接続するWプラグ181を形成する。その後、半導体基板110の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして、第1配線層の配線137を形成する。本実施形態においても、第1の実施形態と同様の効果を得ることができる。第17の実施形態図32は、本発明の第17の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、層間絶縁膜131b及び第1配線層の配線137の上に水素バリア層173が形成されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図32において図1と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、第1配線層の配線137を形成した後、半導体基板110の上側全面に水素バリア層173として例えば酸化アルミニウム膜を約20nmの厚さに形成する。その後、第1の実施形態と同様に、半導体基板110の上側全面に例えばSiO2からなる層間絶縁膜140を形成する。本実施形態においては、第1配線層の配線の上にも水素バリア層173を形成しているので、第1の実施形態に比べて強誘電体キャパシタ130の特性劣化をより確実に防止することができる。なお、図1、図17~図31に示す半導体装置においても、本実施形態と同様に、第1配線層の配線を形成した後、半導体基板の上側全面に例えば酸化アルミニウムにより水素バリア層を形成してもよい。第18の実施形態図33は、本発明の第18の実施形態に係る半導体装置を示す模式図である。本実施形態が第17の実施形態と異なる点は、第1配線層の配線137と強誘電体キャパシタ130の上部電極128a及び下部電極126a並びにWプラグ133との間をWプラグ181で接続している点にあり、その他の構成は基本的に第17の実施形態と同様であるので、図33において図32と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、水素バリア層134及び層間絶縁膜131bを形成した後、層間絶縁膜131bの上面から上部電極128a、下部電極126a及びWプラグ133に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板110の上側全面に、例えばPVD法により、厚さが20nmのTi膜と厚さが50nmのTiN膜いずれも図示せずとを順次形成する。そして、半導体基板110の上側全面に、例えばCVD法によりWを堆積させて、層間絶縁膜131b上にW膜を形成するとともに、コンタクトホール内にWを充填する。次に、CMP法により、層間絶縁膜131bの上のW膜、TiN膜及びTi膜を除去する。このようにして、上部電極128a、下部電極126a及びWプラグ133にそれぞれ接続するWプラグ181を形成する。次いで、半導体基板110の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第1配線層の配線137を形成する。その後、半導体基板110の上側全面に水素バリア層173として例えば酸化アルミニウム膜を約20nmの厚さに形成する。本実施形態においても、第17の実施形態と同様の効果を得ることができる。第19の実施形態図34は、本発明の第19の実施形態に係る半導体装置を示す模式図である。本実施形態が第17の実施形態と異なる点は、水素バリア層173に替えてSiO酸化シリコン膜を形成したことにあり、その他の構成は基本的に第17の実施形態と同様であるので、図34において図32と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、第1配線層の配線137を形成した後、半導体基板110の上側全面に、スパッタ法によりSiO膜174を例えば20~50nmの厚さに形成する。その後、半導体基板110の上側全面に例えばSiO2からなる層間絶縁膜140をプラズマCVD法により形成する。第1配線層の配線137の上にプラズマCVD法により層間絶縁膜140を形成すると、強誘電体キャパシタ130の特性が劣化することがある。しかし、本実施形態においては、上述したように第1配線層の配線137の上にスパッタ法によりSiO膜を形成し、その上にプラズマCVD法により層間絶縁膜140を形成しているので、強誘電体キャパシタ130の特性劣化を回避できる。第20の実施形態図35は、本発明の第20の実施形態に係る半導体装置を示す模式図である。本実施形態が第1の実施形態と異なる点は、第1配線層と第2配線層との間の層間絶縁膜が2層構造を有していることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図35において図1と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、第1配線層の配線137を形成した後、半導体基板110の上側全面に塗布型の絶縁材料、例えばSOGSpinOnGlassを200nmの厚さに塗布して絶縁膜140aを形成する。その後、プラズマCVD法により、絶縁膜140aの上に例えばSiOからなる絶縁膜140bを2500nmの厚さに形成する。本実施形態においては、塗布型の絶縁材料により層間絶縁膜140aを形成した後、プラズマCVD法により絶縁膜140bを形成するので、層間絶縁膜140bの形成時のストレスにより強誘電体キャパシタ130の特性が劣化することを回避できる。第21の実施形態図36は、本発明の第21の実施形態に係る半導体装置を示す模式図である。本実施形態が第20の実施形態と異なる点は、第1配線層の配線137と強誘電体キャパシタ130の上部電極128a及び下部電極126a並びにWプラグ133との間をWプラグ181で接続している点にあり、その他の構成は基本的に第20の実施形態と同様であるので、図36において図35と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、水素バリア層134及び層間絶縁膜131bを形成した後、層間絶縁膜131bの上面から上部電極128a、下部電極126a及びWプラグ133に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板110の上側全面に、例えばPVD法により、厚さが20nmのTi膜と厚さが50nmのTiN膜いずれも図示せずとを順次形成する。その後、半導体基板110の上側全面に、例えばCVD法によりWを堆積させて、層間絶縁膜131b上にW膜を形成するとともに、コンタクトホール内にWを充填する。次に、CMP法により、層間絶縁膜131bの上のW膜、TiN膜及びTi膜を除去する。このようにして、上部電極128a、下部電極126a及びWプラグ133にそれぞれ接続するWプラグ181を形成する。次いで、半導体基板110の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第1配線層の配線137を形成する。その後、半導体基板110の上側全面にSOGSpinOnGlassを塗布して絶縁膜140aを形成する。次いで、プラズマCVD法により、絶縁膜140aの上に例えばSiOからなる絶縁膜140bを形成する。本実施形態においても、第20の実施形態と同様の効果を得ることができる。第22の実施形態図37は、本発明の第22の実施形態に係る半導体装置を示す模式図である。本実施形態が第21の実施形態と異なる点は、強誘電体キャパシタ130の下方に水素バリア層164が形成されていることにあり、その他の構成は基本的に第21の実施形態と同様であるので、図37において図36と同一物には同一符号を付してその詳しい説明は省略する。本実施形態においては、トランジスタT及びストッパ層120を形成した後、例えばプラズマCVD法により、半導体基板110の上側全面にTEOSを600nmの厚さに堆積させて、層間絶縁膜121aを形成する。その後、層間絶縁膜121aの上に、例えばPVD法により酸化アルミニウムを堆積させて、厚さが約20nmの水素バリア層164を形成する。次に、水素バリア層164の上に、例えばプラズマCVD法によりTEOSを100nmの厚さに堆積させて、層間絶縁膜121bを形成する。本実施形態においては、強誘電体キャパシタ130の下方にも水素バリア層164を設けているので、強誘電体キャパシタ130の下方からの水素及び水分の侵入を防止することができる。これにより、強誘電体キャパシタ130の特性劣化をより確実に回避することができる。なお、他の実施形態においても、本実施形態と同様に強誘電体キャパシタ130の下方に水素バリア層を形成してもよい。第23の実施形態図38は、本発明の第23の実施形態に係る半導体装置の構造を示す模式図である。半導体基板210は、素子分離膜211により複数の素子領域に分離されている。トランジスタTは、半導体基板210に不純物を選択的に注入して形成された一対の高濃度不純物領域218と、それら一対の高濃度不純物領域218の間の領域上に形成されたゲート絶縁膜図示せずと、ゲート絶縁膜の上に形成されたゲート電極214とにより構成されている。半導体基板210の上にはストッパ層220が形成されており、トランジスタT及び素子分離膜211はこのストッパ層220に覆われている。また、ストッパ層220の上には層間絶縁膜第1の絶縁膜221が形成されている。層間絶縁膜221の上には、下部電極226a、強誘電体膜227及び上部電極228aを下からこの順で積層した構造の強誘電体キャパシタ230が形成されている。この強誘電体キャパシタ230の下部電極226aは、その下方に形成されたWプラグ223を介してトランジスタTの高濃度不純物領域218に電気的に接続されている。層間絶縁膜221及び強誘電体キャパシタ230の上には、上面が平坦化処理された層間絶縁膜第2の絶縁膜231aが形成されている。この層間絶縁膜231aには、層間絶縁膜231aの上面から強誘電体キャパシタ230の上部電極218aに通じるコンタクトホールが形成されており、このコンタクトホールに埋め込まれたWタングステンによりWプラグ235が形成されている。層間絶縁膜231aの上には酸化アルミニウムからなる水素バリア層234が形成されている。水素バリア層234の上には層間絶縁膜第3の絶縁膜231bが形成されており、この層間絶縁膜231bの上には第1配線層の配線237が形成されている。第1配線層の配線237のうちの所定の配線は、層間絶縁膜231b及び水素バリア層234をエッチングして形成されたコンタクトホールを介してWプラグ235に電気的に接続されている。層間絶縁膜231b及び第1配線層の配線237の上には層間絶縁膜140が形成されている。第1配線よりも上の配線構造は第1の実施形態と同様であるので、ここでは説明を省略する。図39は、上述した構造をスタック型FeRAMに適用した例を示す断面図である。この図39を参照して、本実施形態の半導体装置の製造方法を説明する。なお、図39はメモリセル部分の構造のみを図示している。まず、第1の実施形態と同様にして素子分離膜211を形成し、半導体基板210を複数の素子領域に分離する。そして、半導体基板210に不純物を導入して、ウェル領域212を形成する。その後、半導体基板210上にゲート絶縁膜図示せず及びゲート電極214を形成し、半導体基板210に不純物を導入して、トランジスタTのソース/ドレインとなる高濃度不純物領域218を形成する。次に、半導体基板210の上側全面に例えばSiONからなるストッパ層220を約200nmの厚さに形成し、更にその上に層間絶縁膜221を約600nmの厚さに形成する。そして、層間絶縁膜221を約200nm研磨して、表面を平坦化する。その後、後工程で実施する酸素回復アニール時の保護膜として、SiON膜225を例えば100nmの厚さに形成する。次に、フォトリソグラフィ法及びエッチング法を使用して、強誘電体キャパシタ形成領域の層間絶縁膜221の上面から高濃度不純物領域218aに到達するコンタクトホールし、それらのコンタクトホール内にWタングステンを埋め込んで、Wプラグ223を形成する。次に、半導体基板210の上側全面に、強誘電体キャパシタ230の下部電極226aとなる導電体膜及び強誘電体膜227を形成する。その後、酸素雰囲気中でRTA処理して、強誘電体膜227を結晶化する。次いで、強誘電体膜227の上に強誘電体キャパシタ230の上部電極228aとなる導電体膜を形成した後、これらの導電体膜及び強誘電体膜227をパターニングして、強誘電体キャパシタ230を形成する。その後、強誘電体膜227の回復アニールを施す。この回復アニールは、例えば酸素雰囲気中で350°Cの温度に加熱することにより行われる。次に、半導体基板210の上側全面に層間絶縁膜231aを形成する。そして、この層間絶縁膜231aをCMP研磨して、表面を平坦化する。その後、層間絶縁膜231aの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜231aが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜231aの上面から強誘電体キャパシタ230の上部電極238aに到達するコンタクトホールを形成する。次に、フォトレジスト膜を除去した後、エッチングによる強誘電体膜227のダメージを回復させる回復アニールを実施する。次に、再度層間絶縁膜231aの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜231aが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜231aの上面から半導体基板210の表面の所定の高濃度不純物領域218に到達するコンタクトホールを形成する。そして、フォトレジスト膜を除去した後、これらのコンタクトホールにそれぞれWタングステンを埋め込んで、強誘電体キャパシタ230の上部電極228aに接続したWプラグ235と、半導体基板210の表面の高濃度不純物領域218に接続したWプラグ233とを形成する。次に、層間絶縁膜231a及びWプラグ233,235の上に、水素バリア層234として酸化アルミニウム膜を例えば20nmの厚さに形成し、更にその上に層間絶縁膜231bを100nmの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜231bの上面からWプラグ233,235に到達するコンタクトホールを形成する。次いで、全面にアルミニウム膜を形成し、そのアルミニウム膜をパターニングして、第1配線層の配線237を形成する。その後の工程は第1の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、Wプラグ233の形成時には強誘電体膜227のアニールが完了しているので、Wプラグ233の酸化を防止するための絶縁膜を形成する工程、及びその絶縁膜を除去する工程が不要となり、従来に比べてFeRAM製造工程が簡略化されるという効果を奏する。また、本実施形態においても、強誘電体キャパシタ230を被覆する層間絶縁膜231aの表面を平坦化し、その上に水素バリア層234を形成しているので、外部からの水素及び水分の侵入を十分に阻止することができて、FeRAMの信頼性が向上する。なお、本実施形態においても、第19の実施形態図34参照で説明したように層間絶縁膜231bの上にスパッタ法によりSiO膜を形成したり、第20の実施形態で図35参照で説明したように層間絶縁膜231bの上に塗布型絶縁材料により絶縁膜を形成し、その上にプラズマCVD法により層間絶縁膜を形成してもよい。第24の実施形態図40は、本発明の第24の実施形態に係る半導体装置を示す模式図である。本実施形態が第23の実施形態と異なる点は、強誘電体キャパシタ230の上に水素バリア層262を形成するともに、層間絶縁膜231b及び第1配線層の配線237の上にも水素バリア層271を形成したこととあり、その他の構成は基本的に第23の実施形態と同様であるので、図40において図38と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、強誘電体キャパシタ230を形成した後、半導体基板210の上側全面に水素バリア層262として例えば酸化アルミニウム膜を約20nmの厚さに形成する。その後、第23の実施形態と同様にして、層間絶縁膜231a、Wプラグ235及びWプラグ233:図39参照、水素バリア層234、層間絶縁膜231b及び第1配線層の配線237を形成した後、半導体基板210の上側全面に水素バリア層271として例えば酸化アルミニウム膜を約20nmの厚さに形成する。本実施形態においては、第23の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ230を覆う水素バリア層262と、層間絶縁膜231b及び第1配線層の配線237を覆う水素バリア層271とが設けられているため、第23の実施形態に比べて強誘電体キャパシタ230の特性劣化をより確実に回避することができる。第25の実施形態図41は、本発明の第25の実施形態に係る半導体装置を示す模式図である。本実施形態が第24の実施形態と異なる点は、水素バリア層234の上に水分バリア層272が形成されていることにあり、その他構成は第24の実施形態と同様であるので、図41において図40と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、層間絶縁膜231a、Wプラグ235及びWプラグ233:図39参照を形成した後、水素バリア層234を形成し、その上に水分バリア層272として例えばSiN又はSiON膜を50nmの厚さに形成する。その後、層間絶縁膜231bを形成し、層間絶縁膜231bの上面からWプラグ235及びWプラグ233:図39参照に到達するコンタクトホールを形成する。そして、半導体基板210の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第1配線層の配線237を形成する。本実施形態においては、水素バリア層234に加えて水分バリア層272を形成しているので、第24の実施形態に比べて強誘電体キャパシタ230の特性劣化をより確実に防止することができる。なお、本実施形態においては水素バリア層234の上に水分バリア層272を形成しているが、水分バリア層272を形成し、その上に水素バリア層234を形成してもよい。第26の実施形態図42は、本発明の第26の実施形態に係る半導体装置を示す模式図である。本実施形態が第24の実施形態と異なる点は、水素バリア層234の上に水分バリア層272及び水素バリア層273が形成されていることにあり、その他構成は第24の実施形態と同様であるので、図42において図40と同一物には同一符号を付して、その詳しい説明は省略する。本実施形態においては、層間絶縁膜231a、Wプラグ235及びWプラグ233:図39参照を形成した後、水素バリア層234を形成し、その上に水分バリア層272として例えばSiN又はSiON膜を50nmの厚さに形成する。その後、水分バリア層272の上に、水素バリア層273として例えば酸化アルミニウム膜を約20nmの厚さに形成する。次いで、水素バリア層273の上に層間絶縁膜231bを形成し、層間絶縁膜231bの上面からWプラグ235及びWプラグ233:図39参照に到達するコンタクトホールを形成する。そして、半導体基板210の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第1配線層の配線237を形成する。本実施形態においては、水素バリア層234に加えて水分バリア層272及び水素バリア層273を形成しているので、第24の実施形態に比べて強誘電体キャパシタ230の特性劣化をより確実に防止することができる。その他の実施形態第1~第26の実施形態では、いずれも水素バリア層をパターニングする工程がなく、水素バリア層が半導体基板の上側全面に形成されているものとしている。しかしながら、図43に示すように、水素バリア層を半導体基板上の一部分のみに配置してもよい。図43は半導体基板の1チップ分のチップ形成領域310を示す上面図であり、311はメモリセル形成領域、312は周辺回路領域、313は端子形成領域を示している。この図43では図中網掛けした部分、すなわちメモリセル形成領域311のみに水素バリア層を配置した例を示している。また、図44に示すように、半導体基板の上側全体に水素バリア層又は水素バリア層と水分バリア層を形成した後、スクライブ領域320の水素バリア層をエッチングにより除去してもよい。複数の水素バリア層を形成する場合、及び水素バリア層に加えて水分バリア層を形成する場合も、これと同様に半導体基板の上側全体に水素バリア層又は水素バリア層と水分バリア層を形成した後、メモリセル領域以外の領域又はスクライブ領域以外の領域の水素バリア層又は水素バリア層と水分バリア層をエッチングにより除去してもよい。以下、本発明の諸態様を、付記としてまとめて記載する。付記1半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上を覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記強誘電体キャパシタに連絡する第2のコンタクトホールと、前記第3の絶縁膜の上面から前記プラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜の上に形成され、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線とを有することを特徴とする半導体装置。付記2前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第2の水素バリア層を有することを特徴とする付記1に記載の半導体装置。付記3前記強誘電体キャパシタと前記第2の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第4の絶縁膜を有することを特徴とする付記2に記載の半導体装置。付記4前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層を有することを特徴とする付記1に記載の半導体装置。付記5前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記4に記載の半導体装置。付記6前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第2の水素バリア層と、前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層とを有することを特徴とする付記1に記載の半導体装置。付記7前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記6に記載の半導体装置。付記8前記強誘電体キャパシタと前記第2の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第4の絶縁膜を有することを特徴とする付記6に記載の半導体装置。付記9前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、水素及び水分の侵入を阻止する第2の水素バリア層とが配置されていることを特徴とする付記1に記載の半導体装置。付記10前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記9に記載の半導体装置。付記11前記第2の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続していることを特徴とする付記1に記載の半導体装置。付記12前記第2及び第3のコンタクトホール内に、前記配線を構成する導体と同じ導体が埋め込まれていることを特徴とする付記1に記載の半導体装置。付記13前記第2及び第3のコンタクトホール内に、前記配線を構成する導体と異なる導体が埋め込まれていることを特徴する付記1に記載の半導体装置。付記14前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成されていることを特徴とする付記1に記載の半導体装置。付記15前記強誘電体キャパシタの下方に、水素及び水分の侵入を阻止する第2の水素バリア層が形成されていることを特徴とする付記1に記載の半導体装置。付記16半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第2のコンタクトホールを形成する工程と、前記強誘電体キャパシタに対し回復アニールを実施する工程と、前記第3の絶縁膜の上面から前記プラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第2及び第3のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程とを有することを特徴とする半導体装置の製造方法。付記17前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成することを特徴とする付記16に記載の半導体装置の製造方法。付記18前記第3の絶縁膜の上に、スパッタ法により第4の絶縁膜を形成することを特徴とする付記16に記載の半導体装置の製造方法。付記19前記第3の絶縁膜の上に、塗布型絶縁材料により第4の絶縁膜を形成することを特徴とする付記16に記載の半導体装置の製造方法。付記20半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールと、前記第1のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第1のプラグと、前記第1のプラグの上に配置され、その下部電極が前記第1のプラグに電気的に接続された強誘電体キャパシタと、前記第1の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第2の絶縁膜と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第2のコンタクトホールと、前記第2のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第2のプラグと、前記第2の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上面から前記第2のプラグに連絡する第3のコンタクトホールと、前記第3の絶縁膜上に形成されて前記第3のコンタクトホールを介して前記第2のプラグと電気的に接続された配線とを有すること特徴とする半導体装置。付記21更に、前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第3のコンタクトホールと、前記第3のコンタクトホール内に導体を埋め込んで形成された第3のプラグと、前記第3の絶縁膜の上面から前記第3のプラグに連絡する第4のコンタクトホールと、前記第3の絶縁膜の上に形成されて前記第4のコンタクトホールを介して前記第3のプラグに電気的に接続された第2の配線とを有することを特徴とする付記20に記載の半導体装置。付記22前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第2の水素バリア層を有することを特徴とする付記20に記載の半導体装置。付記23前記第3の絶縁膜の上並びに前記配線の上部及び側部を覆い下方への水素及び水分の侵入を阻止する第2の水素バリア層を有することを特徴とする付記20に記載の半導体装置。付記24前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層が配置されていることを特徴とする付記20に記載の半導体装置。付記25前記水分バリア層が、窒化シリコン又は酸窒化シリコンにより形成されていることを特徴とする付記24に記載の半導体装置。付記26前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、下方への水素及び水分の侵入を阻止する第2の水素バリア層とが配置されていることを特徴とする付記20に記載の半導体装置。付記27前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成されていることを特徴とする付記20に記載の半導体装置。付記28半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、前記第1のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第1のプラグを形成する工程と、前記第1の絶縁膜の上に、前記第1のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、前記第1の絶縁膜の上に、前記強誘電体キャパシタを被覆する第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上面を平坦化する工程と、前記第2の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第2のコンタクトホールを形成する工程と、前記第2のコンタクトホール内に導体を埋め込んで第2のプラグを形成する工程と、前記第2の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上面から前記第2のプラグに到達する第3のコンタクトホールを形成する工程と、前記第3の絶縁膜の上に、前記第3のコンタクトホールを介して前記第2のプラグに電気的に接続される配線を形成する工程とを有することを特徴とする半導体装置の製造方法。付記29前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか1種により形成することを特徴とする付記28に記載の半導体装置。付記30前記第3の絶縁膜の上に、スパッタ法により第4の絶縁膜を形成することを特徴とする付記28に記載の半導体装置の製造方法。付記31前記第3の絶縁膜の上に、塗布型絶縁材料により第4の絶縁膜を形成することを特徴とする付記28に記載の半導体装置の製造方法。"