コンピュータによって読取可能であり、集積回路を設計するために前記コンピュータによって用いられる1つ以上のセルを備え、セルライブラリを記録する記憶媒体であって、前記1つ以上のセルは、前記1つ以上のセルのフットプリントを備えるフィジカルディメンションパラメータと、最小ドライバサイズと最大ドライバサイズとを備えるチャネル幅パラメータと、を備え、前記チャネル幅パラメータは、1つ以上の電力基準に基づいて前記集積回路の設計フロー中に、前記フットプリントを変更せずに、ツールが前記最大ドライバサイズと前記最小ドライバサイズとの間でチャネル幅を変更する範囲を定義することを特徴とする記憶媒体。前記1つ以上のセルは、1つ以上の性能基準を更に備えることを特徴とする請求項1に記載の記憶媒体。前記セルライブラリは、前記1つ以上の電力基準、1つ以上の性能基準、又は前記1つ以上の電力基準と前記1つ以上の性能基準の両方の組み合わせを備えるルックアップテーブルを更に備えることを特徴とする請求項2に記載の記憶媒体。前記ルックアップテーブルは、i前記1つ以上のセルの電力使用量、ii前記1つ以上のセルの性能、又はiii前記1つ以上のセルの前記電力使用量と前記性能の両方の組み合わせの調節において前記ツールを制限することを特徴とする請求項3に記載の記憶媒体。前記ルックアップテーブルは、i前記1つ以上のセルの静的な電力使用量、ii前記1つ以上のセルの動的な電力使用量、又はiii前記1つ以上のセルの前記静的な電力使用量と前記動的な電力使用量の両方の組み合わせの調節において前記ツールを制限することを特徴とする請求項3に記載の記憶媒体。前記セルライブラリは複数の前記セルを備えることを特徴とする請求項5に記載の記憶媒体。前記チャネル幅パラメータは、前記1つ以上のセルの拡散領域の幅を備えることを特徴とする請求項1に記載の記憶媒体。前記1つ以上のセルの特定のチャネル幅は、前記1つ以上のセルが配置配線された後、前記1つ以上のセルの異なるチャネル幅に調節されることを特徴とする請求項1に記載の記憶媒体。集積回路を設計するために用いられる1つ以上のセルを備えるセルライブラリを作成する方法であって、Aコンピュータを用いて、記憶媒体に前記1つ以上のセルのフィジカルディメンションパラメータを格納するステップであって、前記フィジカルディメンションパラメータは、前記1つ以上のセルのフットプリントを備えるステップと、B前記記憶媒体に前記1つ以上のセルのチャネル幅パラメータを格納するステップであって、前記チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを備えるステップと、を備え、前記チャネル幅パラメータは、1つ以上の電力基準に基づいて前記集積回路の設計フロー中に、前記フットプリントを変更せずに、ツールが前記最大ドライバサイズと前記最小ドライバサイズとの間でチャネル幅を変更する範囲を定義することを特徴とする方法。前記1つ以上のセルは、1つ以上の性能基準を更に備えることを特徴とする請求項9に記載の方法。前記セルライブラリは、前記1つ以上の電力基準、1つ以上の性能基準、又は前記1つ以上の電力基準と前記1つ以上の性能基準の両方の組み合わせを備えるルックアップテーブルを更に備えることを特徴とする請求項10に記載の方法。前記ルックアップテーブルは、i前記1つ以上のセルの電力使用量、ii前記1つ以上のセルの性能、又はiii前記1つ以上のセルの前記電力使用量と前記性能の両方の組み合わせの調節において前記ツールを制限することを特徴とする請求項11に記載の方法。前記ルックアップテーブルは、i前記1つ以上のセルの静的な電力使用量、ii前記1つ以上のセルの動的な電力使用量、又はiii前記1つ以上のセルの前記静的な電力使用量と前記動的な電力使用量の両方の組み合わせの調節において前記ツールを制限することを特徴とする請求項11に記載の方法。前記動的な電力使用量は、ポジティブスラックリカバリを介して最適化されることを特徴とする請求項13に記載の方法。前記チャネル幅パラメータは、前記1つ以上のセルの拡散領域の幅を備えることを特徴とする請求項9に記載の方法。前記1つ以上のセルの特定のチャネル幅は、前記1つ以上のセルが配置配線された後、前記1つ以上のセルの異なるチャネル幅に調節されることを特徴とする請求項9に記載の方法。集積回路の設計において電力を最適化する方法であって、Aコンピュータを用いて、前記設計において複数のセルの配置配線を行うステップであって、i前記セルの1つ以上は、a前記1つ以上のセルのフットプリントを備えるフィジカルディメンションパラメータ、及びb最大ドライバサイズと最小ドライバサイズとを備えるチャネル幅パラメータを備え、ii前記チャネル幅パラメータは、1つ以上の電力基準に基づいて、前記フットプリントを変更せずに、ツールが前記最大ドライバサイズと前記最小ドライバサイズとの間でチャネル幅を変更する範囲を定義するステップと、B最適化中に前記ツールにより前記1つ以上のセルの前記チャネル幅パラメータを調節するステップと、C前記集積回路の最終設計を作成するために前記チャネル幅パラメータを最終決定するステップと、を備えることを特徴とする方法。i前記1つ以上のセルは、1つ以上の性能基準を更に備え、ii前記ツールは、前記1つ以上の性能基準を最適化することを特徴とする請求項17に記載の方法。前記1つ以上のセルの1つ以上のルックアップテーブルは、i前記1つ以上のセルの電力使用量、ii前記1つ以上のセルの性能、又はiii前記1つ以上のセルの前記電力使用量と前記性能の両方の組み合わせの調節において前記ツールを制限することを特徴とする請求項17に記載の方法。前記ルックアップテーブルは、前記1つ以上のセルの複数の電力使用量と複数の性能とを備えることを特徴とする請求項19に記載の方法。電力最適化のための粒状チャネル幅のための方法及び/又は装置を実現することは望ましい。本発明は、一般にコンピュータによって読取可能であり、集積回路を設計するためにコンピュータによって用いられる1つ以上のセルを有するセルライブラリを記録する記憶媒体に関する。1つ以上のセルは、フィジカルディメンションパラメータとチャネル幅パラメータとを有する。フィジカルディメンションパラメータは、1つ以上のセルのフットプリントである。チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを有する。チャネル幅パラメータは、1つ以上の電力基準に基づいて集積回路の設計フロー中に、フットプリントを変更せずに、ツールが最大ドライバサイズと最小ドライバサイズとの間でチャネル幅を変更する範囲を定義する。本発明の目的、特徴、及び利点は、i性能と電力を最適化するために粒状チャネル幅を用いるためのファウンダリ独立アプローチfoundryindependentapproachを可能にし、ii一般にデザインルールチェックDRCパラメータの範囲内でありながら、最大ドライバサイズ、最小ドライバサイズ、及び複数の中間ドライバサイズを持ったセルの設計を可能にし、iii最小ドライバサイズ、最大ドライバサイズ、及び中間ドライバサイズで電力と性能のために特徴づけられるセルの設計を可能にし、iv電力と性能が任意の最終ドライバサイズで推定されることができるように、ルックアップテーブルを作成し、v電力と性能のスペクトルにわたってセルの大きい粒状度granularityがあるツールを提供し、viリーク配置最適化LIPOツールが最適な仕事をするのを妨げる電力と性能における大きいステップ関数を除去し、viiLIPOツールが最良の電力/性能トレードオフのために適切なドライバサイズを推定した後に、適切な散乱OD領域と装置幅とを持ったセルを再定義するのに使用される情報を示し、viii装置幅補正が設計フローのどの時点でも行われることを可能にし、ix零から最小限の設計影響力を持った設計フローの後半においてポジティブスラックリカバリを介して動的な電力削減を目標とするための能力を導入し、及び/又はxアプリケーションに適切なように静的又は動的な電力リカバリを目標とするための能力を導入する、電力最適化のための粒状チャネル幅を提供することを含む。本発明のこれらと他の目的、特徴、及び利点は、以下の詳細な説明と添付された特許請求の範囲と図面とから明らかになる。静的な電力消費は、異なるトランジスタチャネル長を用いることによって軽減される。互換性のあるフットプリントであるように異なるチャネル長を持ったライブラリのために、ライブラリは、全て最大チャネル長の寸法に設計される。電力削減と的確な性能/電力最適化とを可能にするために、いくつかの例えば、3以上チャネル長オプション、及び/又は同一のフットプリントを有するいくつかの例えば、3以上Vtオプションを提供するライブラリが作成される。図1を参照すると、Vt及びチャネル長のバリエーションを持った様々なセル100a~100dを図示する図が表される。各セル又は装置100a~100dは、インバータセルを実現する。セル100a~100dは、領域又は回路102、領域又は回路104、領域又は回路106、領域又は回路110、領域又は回路112、領域又は回路114、及び領域又は回路116を備える。セル100a及び100bは、領域又は回路108aを備える。セル100c及び100dは、領域又は回路108bを備える。セル100b及び100dは、領域又は回路118を備える。領域102は、各セル100a~100dのドレイン部分に接続されたVdd電力トレースである。領域104は、ソースを設定するP拡散領域であり、各セル100a~100dのP型トランジスタのドレインである。領域106は、各セル100a~100dのN拡散ウェル部分である。領域108aは、各セル100a及び100bのゲート部分である。領域108bは、各セル100c及び100dの広いゲート部分である。領域110は、各セル100a~100dのゲート108a又は108bに接続されたゲートコンタクトトレースである。領域112は、各セル100a~100dの出力端子である。領域114は、ソースを設定するN拡散領域であり、各セル100a~100dのN型トランジスタのドレインである。領域116は、各セル100a~100dのソース部分に接続されたVss電力トレースである。領域118は、各セル100b及び100dのVt注入領域である。セル100aは、一般に最小チャネル長、通常のVtインバータセルを提供するレイアウトを図示する。セル100bは、一般に最小チャネル長、Vt注入領域118を持った高いVtインバータセルを提供する。セル100cは、一般に拡張されたチャネル長、広いトランジスタゲート108bを持った通常のVtインバータセルを図示するレイアウトの一例を提供する。セル100dは、一般に拡張されたチャネル長、広いトランジスタゲート108bを持った高いVtインバータセル、及びVt注入領域118を図示するレイアウトの一例を提供する。技術がますます小さい寸法に移行し、関連するデザインルールがより限定的になるので、ライブラリにスケーリングされたフットプリントに互換性のあるチャネル長を提供することはより困難になる。本発明のいくつかの実施の形態は、通常のセルに粒状チャネル幅GCWデバイスを定義するための技法を提供する。GCWデバイスは、IC設計の電力と性能とを最適化するために用いられる。いくつかの実施の形態は、また一般に定義とセルのバージョンにスケーリングされたGCWの利用とを自動化する方法を説明する。いくつかの実施の形態は、また既存の配線されたチップレベルデータベースに配置されるGCWセルの定義及び作成のための手順を提供する。GCWセルは、静的及び/又は動的な電力リカバリを最大限にするために用いられる。トランジスタサイズは、IC設計者が用いるセルライブラリに組み込まれる。設計ツールは、電力を最小限に抑える一方で性能を最適化する。特定用途のための性能面の仕様は、より小さいトランジスタを用いるファンクショナルセルの選択肢をしばしば示唆する。性能面の仕様は、またセルのために削減された領域を含む。セルライブラリは、ユニットサイズ例えば、1xの標準インバータのサイズのPチャネルトランジスタとNチャネルトランジスタとを定義する。並列の複数のトランジスタは、より多くのドライブの強度例えば、性能を得るために利用される。より小さいトランジスタを用いるセルは、より少ない並列のトランジスタを用いることによってしばしば実現される。より小さい駆動セルは、並列のトランジスタの数の代わりにチャネル幅の削減によって実現される。ライブラリが一般に逆に同一の場合例えば、フィジカルディメンションが類似し、ピン接続が異なるチャネル幅のために同一の位置にある、ライブラリは、一般に互換性のあるフットプリントであると言われる。フットプリントの互換性のあるセルは、性能と電力の目標を満たすために設計フローの最後段以下の如何なる場所でも容易に交換される。図2を参照すると、セル140、160、及び180のブロック図が表される。セル又は装置140は、1x駆動インバータセルである。セル又は装置160は、2x駆動インバータセルである。セル又は装置180は、1x駆動インバータセルである。セル140は、領域又は回路142、領域又は回路144、領域又は回路146、領域又は回路148、領域又は回路150、領域又は回路152、領域又は回路154、及び領域又は回路156を備える。領域142は、セル140のドレイン部分に接続されたVdd電力トレースである。領域144は、ソース、及びセル140のP型トランジスタのドレインを設定するP拡散領域である。領域146は、セル140のN拡散ウェル部分である。領域148は、セル140のゲート部分である。領域150は、セル140のゲート部分148に接続されたゲートコンタクトである。領域152は、セル140の出力端子である。領域154は、ソース、及びセル140のN型トランジスタのドレインを設定するN拡散領域である。領域156は、セル140のソース部分に接続されたVss電力トレースである。セル160は、領域又は回路162、領域又は回路164、領域又は回路166、領域又は回路168、領域又は回路170、領域又は回路172、領域又は回路174、及び領域又は回路176を備える。領域162は、セル160のドレイン部分に接続されたVdd電力トレースである。領域164は、ソース、及びセル160のP型トランジスタのドレインを設定するP拡散領域である。領域166は、セル160のN拡散ウェル部分である。領域168は、セル160のゲート部分である。領域170は、セル160のゲート部分168に接続されたゲートコンタクトである。領域172は、セル160の出力端子である。領域174は、ソース、及びセル160のN型トランジスタのドレインを設定するN拡散領域である。領域176は、セル160のソース部分に接続されたVss電力トレースである。セル180は、一般にセル160のフットプリントに基づいて、1xドライバセルにスケーリングされたチャネル幅を備える。セル180は、領域又は回路182、領域又は回路184、領域又は回路186、領域又は回路188、領域又は回路190、領域又は回路192、領域又は回路194、及び領域又は回路196を備える。領域182は、セル180のドレイン部分に接続されたVdd電力トレースである。領域184は、ソースを設定するP拡散領域、及びセル180のP型トランジスタのドレインP拡散領域である。領域186は、セル180のN拡散ウェル部分である。領域188は、セル180のゲート部分である。領域190は、セル180のゲート部分188に接続されたゲートコンタクトである。領域192は、セル180の出力端子である。領域194は、ソースを設定するN拡散領域、及びセル180のN型トランジスタのドレインである。領域196は、セル180のソース部分に接続されたVss電力トレースである。セル180は、拡散領域184の上で、且つ拡散領域194の下のスペースを図示する。レイアウトにスケーリングされたチャネル幅は、セル140と同様の性能とリーク特性とを有するかもしれないが、セル160と互換性のあるフットプリント例えば、同一のフィジカルディメンションとピン位置とを有するである。従って、性能と電力の基準が一般に満たされる限り、セル180及びセル160は、最終IC設計のレイアウトにおいて互いに交換される。図3を参照すると、本発明の好適な実施の形態によるセル250a~250cのブロック図が表される。セル250aは、2x駆動インバータセルとして実現される。セル250bは、セル250aのフットプリントに基づいた1.5x駆動インバータセルとして実現される。セル250cは、セル250aのフットプリントに基づいた1x駆動インバータセルとして実現される。セル250a~250cは、領域又は回路252、領域又は回路256、領域又は回路258、領域又は回路260、及び領域又は回路264を備える。セル250aは、領域又は回路254a、及び領域又は回路262aを備える。セル250bは、領域又は回路254b、及び領域又は回路262bを備える。セル250cは、領域又は回路254c、及び領域又は回路262cを備える。領域252は、各セル250a~250cのドレイン部分に接続されたVdd電力トレースである。領域254a~254cは、ソースを設定するP拡散領域、及び各セル250a~250cのP型トランジスタのドレインである。領域256は、各セル250a~250cのゲート部分である。領域258は、各セル250a~250cのゲート部分256に接続されたゲートコンタクトである。領域260は、各セル250a~250cの出力端子である。領域262a~262cは、ソースを設定するN拡散領域、及び各セル250a~250cのN型トランジスタのドレインである。領域264は、セル250a~250cのソース部分に接続されたVss電力トレースである。一般に、セル250a~250c間の差異は、領域254a~254cと領域262a~262cのOD領域、及び生じるセル250a~250cの電力/性能プロフィールである。図4を参照すると、セルの構造300の一例のブロック図が表される。セルは、セル100a~100d、140、160、180、及び/又は250a~250cのいずれか1つ以上である。構造300は、一般にパラメータ又は基準310、パラメータ又は基準320、パラメータ又は基準330、ルックアップテーブル又は基準340、ルックアップテーブル又は基準350、及びパラメータ又は基準360を備える。構造300は、ブロック又は回路362、及びブロック又は回路364を関連付ける。パラメータ310は、構造300例えば、領域254a及び/又は262aの幅のチャネル幅パラメータとして定義される。パラメータ320は、チャネル幅パラメータ310の最小ドライバサイズとして定義される。パラメータ330は、チャネル幅パラメータ310の最大ドライバサイズとして定義される。ルックアップテーブル340は、構造300の電力基準を格納する。ルックアップテーブル350は、構造300の性能基準例えば、伝播遅延、立ち上がり時間、立ち下がり時間等を格納する。パラメータ360は、構造300のフィジカルディメンションパラメータとして定義される。パラメータ360は、一般に構造300のためにフットプリントを定義する。ブロック362は、非一時的な記憶媒体を備える。ブロック364は、コンピュータを備える。構造300は、セルライブラリ内で定義され、セルライブラリは、コンピュータ364によって読取可能な記憶媒体362上で記録される。構造300は、集積回路を設計するために用いられる。構造300は、限定されるものではないが、フィジカルディメンションパラメータ360とチャネル幅パラメータ310とを含む。チャネル幅パラメータ310は、最大ドライバサイズ330と最小ドライバサイズ320とを含む。拡散領域例えば、拡散領域254a~254c及び/又は262a~262cのチャネル幅は、ツール例えば、集積回路を設計するように構成されたコンピュータプログラムによって最大ドライバサイズ330と最小ドライバサイズ320との間で変更される。ツールは、ルックアップテーブル340の1つ以上の電力基準、ルックアップテーブル350の1つ以上の性能基準、又はその両方の組み合わせに基づいて集積回路の設計フロー中にチャネル幅パラメータ310を変更する。図5に関連して図示された詳細furtherとして、構造300は、ルックアップテーブル340及び/又は350の1つ以上の電力基準と性能基準とを含む記述descriptionを備える。セルのチャネル幅は、特定用途のためのドライブの強度を満たすように変更される拡散領域ODを備える。フィジカルディメンションパラメータ360は、フットプリントが構造300のチャネル幅の如何なる変化とも無関係に同様に変わらないような構造300のためのフットプリントを備える。構造300のフットプリントが同様に変わらないので、構造300は設計フローのどの時点でも異なるチャネル幅セルと交換される。セルが配置配線される前又は後に、セルが交換される。図5を参照すると、ルックアップテーブル340及び350の一例の図が表される。ルックアップテーブル340は、一般にパラメータ数又は基準340a~340nを備える。パラメータ340a~340nは、ルックアップテーブル340を形成する複数の異なる電力基準として定義される。パラメータ340a~340nの値は、構造300の記述において定義される。ルックアップテーブル350は、一般にパラメータ数又は基準350a~350nを備える。パラメータ350a~350nは、ルックアップテーブル350を形成する複数の異なる性能基準として定義される。パラメータ350a~350nの値は、構造300の記述において定義される。集積回路の設計フロー中に、設計ツールは、セルの電力消費及び/又は性能を最適化するためにルックアップテーブル340及び/又は350を用いる。図6を参照すると、回路設計フローの一例のためのプロセス又は方法400を図示する流れ図が表される。プロセス400は、一般にステップ又は状態410、ステップ又は状態420、ステップ又は状態430、ステップ又は状態440、ステップ又は状態450、ステップ又は状態460、及びステップ又は状態470を備える。ステップ410は、1つ以上の設計ツールに高性能目標のためにレジスタ転送レベルRTL設計及びタイミング制限を複製する。設計ツールは、コンピュータ364によって実行される。ステップ420は、設計ツールにセルライブラリを複製する。ステップ430は、設計ツールにGCWセルのリストを複製する。ステップ440は、ゲートレベルシンセシス、配置配線、最適化、及び高性能目標のための静的タイミング解析のために、ステップ410~430からの入力を用いる。ステップ450は、低目標性能にタイミング制限を変更し、設計ツールにGCWセルを送信し、低機能目標製品のためのリーク配置最適化LIPOフローを行う。ステップ460は、設計ツールにGCWセルを送信し、高性能目標製品のための最終セル最適化のためにLIPOフローを行う。ステップ470は、ステップ450及び/又はステップ460において決定されたセル最適化によるGCWセルのチャネル幅を固定する。LIPOは、タイミング駆動漏れ電力還元過程である。LIPOでは、静的タイミング解析STAにおいて適切なタイミングマージンを有するパスは、同一の機能のより低電力バージョンのために交換されたロジックパスにセルを有する。LIPOプロセッシングの後に、低電力セルが一般に交換されたセルよりも遅いので、設計はより低電力を達成し、より小さいタイミングマージンを有する。一般に、LIPO中に粒状にスケーリングされるセル及びセル内のデバイスの定義は、ステップ420及びステップ430の一部分である。一例では、共通の組み合わせのゲートは、最適化のための対象かもしれないが、複雑なフリップフロップではない。複雑なフリップフロップのキャラクタリゼーション時間は多く、粒状のスケーリングが可能にされるべきデバイスの数は少ない例えば、出力ドライバのみ。LIPO最適化の有能なこととして識別される各粒状チャネル幅セルのために、レイアウトは、セル例えば、250a~250cによって構成される。その結果、最小ドライバサイズ、最大ドライバサイズ、及び複数の中間ドライバサイズは、クリーンなDRCである。装置幅変化のために、共通のP:Nチャネル幅比は、一般にOD領域の変化として維持されるべきである。キャラクタリゼーションは、最小サイズ及び最大サイズ例えば、セル250c及びセル250a各自上で実行される。複数の中間ドライバサイズは、最小ドライバサイズと最大ドライバサイズとの間で利用される。1つ以上のルックアップテーブルモデル例えば、図5に示されるようなルックアップテーブル340及び/又は350が、LIPOのための適切な電力/性能/静電容量情報により作成される。OD領域を修正する間のレイアウトストレス効果変化による誤りの原因となるaccountために、ルックアップテーブル340及び/又は350のデータはマージンによりガードバンドされる。LIPOがGCWスケーラブルのセルのそれぞれのための電力/性能のために、最良チャネル幅、チャネル長、及び/又は閾値電圧を決定するために実行される例えば、コンピュータ364によってとき、LIPOは、ルックアップテーブル340及び/又は350のスケーリング情報を識別している。1つ以上のルックアップテーブル340及び/又は350を用いて、LIPOの製品は、i非GCWセルのためのフットプリントの互換性のあるセル交換情報、及びii最適な電力/性能トレードオフを提供するために、GCWセルのための推奨されるチャネル幅、チャネル長、及び/又は閾値電圧である。上に説明された技法は、設計サイクルの終わりごろ電力/パフォーマンスを最適化するためにシステムオンチップSOC開発で用いられる。本発明の技法は、また配線されたチップレベルデータベースが継続している間にパフォーマンス目標を低下させるために高性能設計に移行するために用いられる。いくつかの製品は、複数のパフォーマンス/電力目標のために設計される。その結果、同一のソフトウェアが最終製品に用いられるが、大容量、低性能アプリケーションはより高性能な低容量アプリケーションのための設計によって過度に負担を負わせられない。一例例えば、ディスクドライブ記憶事業では、読取チャネルIC及びハードディスク制御装置ICは同一の機能を必要とする。しかしながら、営利事業製品は、電池式のノートブック製品のコンシューマに対して2倍の性能を必要とする。一般に、コンシューマ製品に対してエンタープライズ製品の要件は多重展開法事業を用いる。各製品市場は、市場に目標とされた製品のために一定の開発コストを利用する。交互に、より低性能のアプリケーションは、より高性能のアプリケーションによって引き起こされた余分な電力オーバヘッドを伴うことを強いられる。しかしながら、GCWセルで、単一の開発コストが追加の製品部門への参入のために導入されることを可能にするフローは実証される。GCWセルを用いて生じる最適化は、概してLIPOの有効性を制限する大きいVtタイプステップ関数を回避する。ライブラリにスケーリングされたチャネル幅は、多くの並列の小幅トランジスタを用いたライブラリのように見える。しかしながら、複数の製品開発のためのライブラリにスケーリングされたGCWの利用は、機能的に類似する製品に異なる性能/電力性能を提供する。本発明のいくつかの実施の形態は、ファウンダリで静的な電力リカバリに加えて動的な電力リカバリを可能にする。いくつかの実施の形態は、またフットプリントの互換性のあるチャネル長スケーリングが40ナノメートルnmの技術よりも挑戦的である、28ナノメートルの技術において有益である。いくつかの実施の形態は、また動的な電力削減及び拡張された静的な電力削減における新規の差別化する性能を提供する。いくつかの実施の形態は、また既存のLIPOツールのきめの細かいソリューションを追加する。いくつかの実施の形態は、またLIPO及び配置最適化を介して動的な電力損失の低減を可能にするための同種のツールを拡張する。いくつかの実施の形態は、既存製品関して用いられるか、又はわずかな増分の開発コストのために複数の市場の製品開発を有効にする。図1~6の図によって説明された機能は、従来のメインプロセッサ、デジタルコンピュータ、マイクロプロセッサ、マイクロコントローラ、RISC縮小命令型コンピュータプロセッサ、CISC複雑命令セットコンピュータプロセッサ、SIMD単一命令多重データプロセッサ、信号プロセッサ、中央演算処理装置CPU、算術論理演算装置ALU、ビデオデジタル信号プロセッサVDSP、及び/又は関連する技術分野における当業者に明らかであるように本明細書の教示に従ってプログラムされた同種の計算上の機械の1つ以上を用いて実現される。適切なソフトウェア、ファームウェア、符号化、ルーチン、命令、オペコード、マイクロコード、及び/又はプログラムモジュールは、また関連する技術分野における当業者に明らかであるように本明細書の情報の教示に基づいて熟練したプログラマによって容易に用意される。ソフトウェアは、機械実装のプロセッサの1つ以上によって1つの媒体又はいくつかの媒体から一般に実行される。本発明は、またASIC特定用途向け集積回路、プラットホームASIC、FPGAフィールドプログラマブルゲートアレイ、PLDプログラマブルロジックデバイス、CPLDコンプレックスプログラマブルロジックデバイス、シーオブゲート、RFIC高周波集積回路、ASSP特定用途専用標準品の用意、又はここで説明されるように従来の構成回路の適切なネットワークを相互に接続することによって実現され、それらの修正は、技術分野における当業者に容易に明らかである。本発明の要素は、1つ以上のデバイス、ユニット、コンポーネント、システム、機械及び/又は装置の一部又は全てを形成する。デバイスは、限定されるものではないが、サーバー、ワークステーション、記憶アレイコントローラ、記憶システム、パーソナルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パームコンピュータ、携帯情報端末、携帯電子デバイス、バッテリ駆動デバイス、セットトップボックス、エンコーダ、デコーダ、トランスコーダ、コンプレッサ、デコンプレッサ、プリプロセッサ、ポストプロセッサ、トランスミッタ、レシーバ、トランシーバ、サイファ回路、携帯電話、デジタルカメラ、ポジショニング及び/又はナビゲーションシステム、医療機器、ヘッドアップ表示装置、無線デバイス、オーディオ録音、記憶及び/又は再生装置、ビデオ録画、記憶及び/又は再生装置、ゲームプラットホーム、周辺装置及び/又はマルチチップモジュールを含む。関連する技術分野における当業者は、特定用途の基準を満たすように他のタイプのデバイスにおいて本発明の要素が実現されると理解する。本発明は、特にその好適な実施の形態に関連して表され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更がなされることが当業者によって理解される。