"外部端子に接続され、ゲート端子に供給される第1の駆動信号に応じて前記外部端子の電位を駆動する第1のトランジスタと、前記第1のトランジスタのゲート端子に第1端が接続されたキャパシタと、前記キャパシタの第2端を、前記第1のトランジスタの動作に応じた電位にクランプするクランプ回路と、を有する出力回路。前記クランプ回路は、前記第1のトランジスタと同じ導電型であって、前記第1の駆動信号がゲート端子に供給され、前記キャパシタの第2端が接続された第2のトランジスタと、前記第2のトランジスタと前記キャパシタとが互いに接続された接続ノードをプルアップする抵抗と、を含む、請求項1記載の出力回路。前記クランプ回路は、前記抵抗と直列に接続され、前記第1のトランジスタと異なる導電型の第3のトランジスタを含み、前記第3のトランジスタは、前記第2のトランジスタを駆動する前記第1の駆動信号と同相の第2の駆動信号により駆動される、請求項2記載の出力回路。外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、前記デバイスは、前記外部端子に接続され、ゲート端子に供給される第1の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記トランジスタのゲート端子に第1端が接続されたキャパシタと、前記キャパシタの第2端を、前記トランジスタの動作に応じた電位にクランプするクランプ回路と、を有する出力回路を含む、システム。外部端子に接続された出力回路の制御方法であって、前記出力回路は、外部端子に接続され、ゲート端子に供給される第1の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記トランジスタのゲート端子に第1端が接続されたキャパシタと、を含み、前記キャパシタの第2端を、前記トランジスタの動作に応じた電位にクランプする、ことを特徴とする出力回路の制御方法。上記のシステムは、2つのデバイス11,12間で通信を行うとき、通信を行わないデバイス13の電源をオフすることが可能である。電源をオフすると、例えば、インバータ回路16に対する高電位電圧VDEの供給が停止され、トランジスタT1のゲート端子はフローティング状態となる。また、高電位電圧VDEが接地電位0Vに固定されると、トランジスタT1のゲート端子電圧はLレベルとなる。このような場合、電源がオフ又は電源電圧が接地電位に固定されたデバイス13の出力回路15において、トランジスタT1のゲート端子は、上記の波形整形用のキャパシタC1を介して伝送路14とACカップリングされる。そして、伝送路14のレベルがLレベルからHレベルへと変化するとき、トランジスタT1のゲート電圧も同様に上昇する。すると、トランジスタT1が弱くオンするため、図6bに示すように、伝送路14における電圧Vcの波形が、点線で示す波形から実線で示す波形へと変異する。つまり、図5に示すデバイス13のトランジスタT1が伝送路14から微少な電流を引き込むため、伝送路14を介してデバイス11とデバイス12の間で通信される信号の波形形状が変異する。本発明の一観点によれば、外部端子に接続され、ゲート端子に供給される第1の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記トランジスタのゲート端子に第1端が接続されたキャパシタと、前記キャパシタの第2端を、前記第1のトランジスタの動作に応じた電位にクランプするクランプ回路と、を有する。本発明の一観点によれば、信号波形の変異を抑制することができる。以下、実施形態を添付図面に従って説明する。システム構成図1に示すように、電子システムは、複数図1において4つのデバイス21,22,23,24を備え、これらのデバイス21~24はバス25を介して互いに接続されている。複数のデバイス21~24は、所定の同期式シリアル通信により、バス25を介した互いに送受信可能に構成されている。同期式シリアル通信は、例えば、集積回路間InterIntegratedCircuit通信である。このような通信方式のバス25は、例えば、クロック信号を伝達する第1の伝送路26と、データを伝達する第2の伝送路27で構成される。各伝送路26,27は、例えば、ケーブル、基板に形成された配線パターンである。第1の伝送路26には抵抗R11の第1端子が接続され、抵抗R11の第2端子にはプルアップのための電圧Vpが供給される。即ち、第1の伝送路26は、抵抗R11によりプルアップされている。同様に、第2の伝送路27には抵抗R12の第1端子が接続され、抵抗R12の第2端子にはプルアップのための電圧Vpが供給され、抵抗R12により第2の伝送路27がプルアップされる。上記のように接続されたデバイス21~24のうちの少なくとも1つはマスタデバイスとして動作するように構成される。マスタとして機能するデバイス21は例えばマイクロコントローラであり、データ転送のためのクロック信号を生成し、第1の伝送路26に出力する。マスタデバイスは、バス上でデータ転送を開始し、データ転送を終了する。マスタからアドレス指示されるデバイスはスレーブデバイスと呼ばれる。例えば、デバイス21をマスタデバイス、デバイス22~24をスレーブデバイスとする。デバイスの構成例図2に示すように、デバイス22は、第1の高電位電圧VDIにより動作するロジック回路31を備え、ロジック回路31は、シフト回路32を介して、第2の高電位電圧VDEにより動作する入出力回路33と接続されている。シフト回路32は、ロジック回路31から出力される信号のレベルを、入出力回路33,34が扱う信号レベルにレベルシフトする。また、シフト回路32は、入出力回路33,34からロジック回路31に出力される信号のレベルを、ロジック回路31が扱う信号レベルにレベルシフトする。ロジック回路31は、データ処理機能と通信制御機能を有している。入出力回路33は、ロジック回路31からシフト回路32を介して供給される信号に基づいて、外部端子P1に接続される伝送路26をプルダウンする。また、入出力回路33は、伝送路26のレベル変化に基づく信号をシフト回路32に出力する。同様に、入出力回路34は、ロジック回路31からシフト回路32を介して供給される信号に基づいて、外部端子P2に接続される伝送路27をプルダウンする。また、入出力回路34は、伝送路27のレベル変化に基づく信号をシフト回路32に出力する。入出力回路の構成例図3に示すように、入出力回路34のインバータ回路41には、図2に示すシフト回路32から出力される信号に基づく信号Soが供給される。インバータ回路41は、駆動電圧として供給される高電位電圧VDEにより動作し、信号Soを論理反転した信号S1をインバータ回路42に出力する。インバータ回路42は、PチャネルMOSトランジスタT11と、NチャネルMOSトランジスタT12と、抵抗R21,R22を含む。信号S1はトランジスタT11,T12のゲート端子に供給される。トランジスタT11のソース端子には高電位電圧VDEを供給する配線と接続され、トランジスタT11のドレイン端子は抵抗R21の第1端子に接続されている。抵抗R21の第2端子は抵抗R22の第1端子に接続され、抵抗R22の第2端子はトランジスタT12のドレイン端子に接続され、トランジスタT12のソース端子には低電位電圧例えば接地電位を供給する配線以下、この配線をグランドGNDとして説明する。と接続されている。抵抗R21と抵抗R22の間の出力ノードはキャパシタC11の第1端子に接続され、キャパシタC11の第2端子はグランドGNDに接続されている。インバータ回路42は、抵抗R21と抵抗R22の間の出力ノードから、信号S1を論理反転した信号S2をインバータ回路43に出力する。トランジスタT11,T12は、信号S1に応答して相補的にオンオフする。抵抗R21は、オンしたトランジスタT11を介して高電位電圧VDEの配線から出力ノードに向かって流れる電流の量を制限する。電流の量の制限は、トランジスタT11のスイッチング時に、キャパシタC11の第1端子と同じノードにある負荷容量をチャージ充電する電流の単位時間あたりの電流変化量を抑制することである。従って、信号S2は、抵抗R21の抵抗値とキャパシタC11の容量値に応じた時定数に基づいて、LレベルからHレベルへと立ち上がる。同様に、抵抗R22は、オンしたトランジスタT12を介して出力ノードからグランドGNDに向かって流れる電流の量を制限する。電流の量の制限は、トランジスタT12のスイッチング時に、キャパシタC11の第1端子と同じノードにある負荷容量をディスチャージ放電する電流の単位時間あたりの電流変化量を抑制することである。従って、信号S2は、抵抗R22の抵抗値とキャパシタC11の容量値に応じた時定数に基づいて、HレベルからLレベルへと立ち下がる。インバータ回路43は、駆動電圧として供給される高電位電圧VDEにより動作し、信号S2を論理反転した信号S3をインバータ回路44に出力する。インバータ回路44は、駆動電圧として供給される高電位電圧VDEにより動作し、信号S3を論理反転した信号S4をインバータ回路45に出力する。インバータ回路45は、PチャネルMOSトランジスタT13と、NチャネルMOSトランジスタT14と、抵抗R23,R24を含む。信号S4はトランジスタT13,T14のゲート端子に供給される。トランジスタT13のソース端子には高電位電圧VDEを供給する配線と接続され、トランジスタT13のドレイン端子は抵抗R23の第1端子に接続されている。抵抗R23の第2端子は抵抗R24の第1端子に接続され、抵抗R24の第2端子はトランジスタT14のドレイン端子に接続され、トランジスタT14のソース端子はグランドGNDと接続されている。抵抗R23と抵抗R24の間の出力ノードはキャパシタC12の第1端子と接続され、キャパシタC12の第2端子はグランドGNDと接続されている。インバータ回路45は、抵抗R23と抵抗R24の間の出力ノードから、信号S4を論理反転した信号S5を出力する。トランジスタT13,T14は、信号S4に応答して相補的にオンオフする。抵抗R23は、オンしたトランジスタT13を介して高電位電圧VDEの配線から出力ノードに向かって流れる電流の量を制限する。インバータ回路42と同様に、電流の量の制限は、トランジスタT13のスイッチング時に、キャパシタC12の第1端子と同じノードにある負荷容量をチャージ充電する電流の単位時間あたりの電流変化量を抑制することである。従って、信号S5は、抵抗R21の抵抗値とキャパシタC12の容量値に応じた時定数に基づいて、LレベルからHレベルへと立ち上がる。抵抗R24は、オンしたトランジスタT14を介して出力ノードからグランドGNDに向かって流れる電流の量を制限する。同様に、電流の量の制限は、トランジスタT13のスイッチング時に、キャパシタC12の第1端子と同じノードにある負荷容量をディスチャージ放電する電流の単位時間あたりの電流変化量を抑制することである。従って、信号S5は、抵抗R24の抵抗値とキャパシタC12の容量値に応じた時定数に基づいて、HレベルからLレベルへと立ち下がる。インバータ回路45の出力ノードは、キャパシタC13の第1端子と接続され、キャパシタC13の第2端子はインバータ回路42の出力ノードに接続されている。キャパシタC13は、インバータ回路45の出力ノードと、インバータ回路42の出力ノードとをACカップリングする。インバータ回路45の出力ノードは、トランジスタT1のゲート端子に接続されている。トランジスタT1はNチャネルMOSトランジスタであり、ソース端子はグランドGNDに接続され、ドレイン端子は外部端子P2と接続されている。外部端子P2にはダイオードD1のカソードが接続され、ダイオードD1のアノードはグランドに接続されている。ダイオードD1は、静電気破壊ESD:ElectroStaticDischargeに対する保護素子として設けられている。トランジスタT1は信号S5に応答してオンオフする。オンしたトランジスタT1は、外部端子P2をグランドGNDと接続する。従って、トランジスタT1は、伝送路27をプルダウンする。オフしたトランジスタT1は、外部端子P2をフローティングハイインピーダンス状態にする。従って、伝送路27は、図1に示す抵抗R12によりプルアップされる。上記インバータ回路45の出力ノードは、波形整形用のキャパシタC1の第1端子と接続され、キャパシタC1の第2端子はクランプ回路出力波形傾き制御回路46と接続されている。キャパシタC1の容量値は、伝送路27のレベルを立ち下げるときのその立ち下がりの傾きFall-rateを、通信のインタフェースIF規定に対応する値とするように設定されている。クランプ回路46は、トランジスタT15,T16と、抵抗R25を含む。トランジスタT15は、伝送路27をプルダウンするトランジスタT1と同じ導電型、つまりNチャネルMOSトランジスタである。また、トランジスタT15は、プルダウン用のトランジスタT1と同じ電気的特性を持つように形成されている。トランジスタT15のソース端子はグランドと接続されている。トランジスタT15のゲート端子はインバータ回路45の出力ノードと接続されている。従って、トランジスタT15は、プルダウン用のトランジスタT1と同様に、インバータ回路45から出力される信号S5に応答してオンオフする。上記キャパシタC1の第2端子は、トランジスタT15のドレイン端子に接続されている。つまり、波形整形用のキャパシタC1は、トランジスタT15のドレイン-ゲート間に接続されている。また、トランジスタT15のドレイン端子は抵抗R25の第1端子と接続され、抵抗R25の第2端子はトランジスタT16と接続されている。トランジスタT16は例えばPチャネルMOSトランジスタである。トランジスタT16のソース端子は高電位電圧VDEが供給される配線と接続され、トランジスタT16のドレイン端子は抵抗R25と接続されている。トランジスタT16のゲート端子は、インバータ回路43の出力端子と接続されている。トランジスタT16は、ゲート端子に供給される信号S3に応答してオンオフする。オンしたトランジスタT16は、抵抗R25の第2端子に高電位電圧VDEを供給する。従って、抵抗R25は、トランジスタT16のオン時に、抵抗R25とトランジスタT15の間のノードNDをプルアップする。そして、この抵抗R25の抵抗値は、伝送路27をプルアップする抵抗R12図1参照の抵抗値に応じて、例えば等しく設定されている。なお、クランプ回路46に含まれるトランジスタ、抵抗の特性値は、波形整形効果がインタフェース規定を満たす範囲内であれば任意の値に設定することが可能である。なお、トランジスタT16のゲート端子に供給される信号はインバータ回路44に供給され、インバータ回路44の出力信号S4はインバータ回路45に供給される。従って、インバータ回路45の出力信号S5は、インバータ回路43の出力信号S3と同相にて変化する。そして、トランジスタT15とトランジスタT16は互いに異なる導電型のトランジスタである。従って、トランジスタT15とトランジスタT16はほぼ相補的にオンオフする。詳述すると、トランジスタT15は、トランジスタT16がオンオフするタイミングよりも、インバータ回路44,45のゲート遅延分遅れてオンオフする。そして、トランジスタT15がオフするとき、トランジスタT16はオンしてノードNDをプルアップする。トランジスタT16がオフするとき、トランジスタT15がオンしてノードNDをプルダウンする。上記外部端子P2は抵抗R31の第1端子と接続され、抵抗R31の第2端子はバッファ回路51の入力端子と接続されている。バッファ回路51は、例えばシュミットトリガゲートである。このバッファ回路51は、駆動電圧として供給される高電位電圧VDEにより動作する。バッファ回路51の出力信号Siは、図2に示すシフト回路32を介してロジック回路31に供給される。なお、図3は、伝送路27を駆動する入出力回路34を示したが、図1に示す伝送路26を駆動する入出力回路も同様に構成される。デバイスの動作概要次に、上記のように構成された入出力回路34の作用を説明する。[入出力回路34に高電位電圧VDEが供給されるとき]信号SoがHレベルのとき、インバータ回路45はLレベルの信号S3をトランジスタT1のゲート端子に供給し、トランジスタT1はその信号に応答してオフする。従って、伝送路27は、図1に示す抵抗R12によりプルアップされ、伝送路27の電位はHレベルとなる。信号SoがHレベルからLレベルに立ち下がると、インバータ回路43はLレベルからHレベルに立ち上がる信号S3を出力する。クランプ回路46のトランジスタT16は、LレベルからHレベルに変化する信号S3に応答してオン状態からオフ状態に変化する。インバータ回路43から出力される信号S3を受けるインバータ回路44は、LレベルからHレベルに変化する信号S3に応答してHレベルからLレベルに変化する信号S4を出力する。インバータ回路45は、HレベルからLレベルに変化する信号S4に応答して、トランジスタT1のゲート電圧をLレベルからHレベルへと上昇させる。トランジスタT1のゲート端子に供給される信号S5は、トランジスタT1のゲート電圧を緩やかに立ち上げるように、ソース端子側のトランジスタT13と出力ノードとの間に接続された抵抗R23の抵抗値とキャパシタC12の容量値とに応じた時定数に基づいて、緩やかに立ち上がる。また、インバータ回路42の出力とインバータ回路45との間に接続されたキャパシタC13のカップリング効果も、トランジスタT1のゲートに供給される信号の遷移特性に寄与している。このゲート電圧がトランジスタT1のしきい値電圧に達すると、トランジスタT1がオンし、トランジスタT1のゲート電圧の上昇にともなってトランジスタT1のドレイン電流が徐々に増大し、伝送路27のレベルを緩やかにLレベルへ引き下げる。この時の信号S3と信号S5により、クランプ回路46のノードNDは、抵抗R25とトランジスタT16のオン状態に伴う高電位電圧VDEレベルにプルアップされている状態から、トランジスタT16のオフ動作とともに、トランジスタT15のオフ動作からオン動作への変化に伴い、緩やかにLレベルへと低下する。即ち、クランプ回路46は、ノードNDのレベルを、伝送路27のレベルと同様に引き下げる。そして、波形整形用のキャパシタC1は、ノードNDとトランジスタT15のゲート端子との間に接続され、ノードNDとトランジスタT15のゲート端子とをACカップリングする。そして、トランジスタT15のゲート端子は、プルダウン用のトランジスタT1のゲート端子と接続されている。従って、トランジスタT1のゲート端子のレベルは、キャパシタC1によるACカップリングの影響を受け、緩やかにHレベルへと立ち上がる。次に、信号SoがLレベルからHレベルに立ち上がると、インバータ回路43はHレベルからLレベルへと変化する信号S3を出力する。クランプ回路46のトランジスタT16は、HレベルからLレベルへ変化する信号S3に応答してオフ状態からオン状態に変化する。このとき、インバータ回路45の出力信号S5は、HレベルからLレベルへ変化する。この信号S5を受け、トランジスタT1は、オン状態からオフ状態に変化し、伝送路27は、Lレベルにプルダウンされた状態からフローティングハイインピーダンス状態に変化する。そして、伝送路27は、図1に示す抵抗R12によりHレベルへプルアップされる。上記のインバータ回路45の出力信号S5はクランプ回路46に供給される。クランプ回路46は、ノードNDを、伝送路27と同様に、Hレベルへプルアップする。[入出力回路34に高電位電圧VDEが供給されないとき]この高電位電圧VDEが供給されないケースは、バスインタフェースシステム上、パワー消費電力マネージメント時の状態低消費電力状態を想定したケースである。例えば、入出力回路34が搭載されたデバイス22において、入出力回路34の動作がシステムバス上の動作として停止状態を期待されている場合、その入出力回路34が搭載されたデバイス22の電源をオフする。これにより、外部端子P2は、フローティング状態となる。伝送路27に接続された他のデバイス例えば、図1に示すデバイス21,23,24は活性状態にあり、互いに通信を行う。このとき、デバイス間例えば、デバイス21とデバイス23の間で通信される信号の変化が、伝送路27を介して、図3に示す外部端子P2に伝達される。図3に示すように、波形整形用のキャパシタC1は、クランプ回路46に含まれるトランジスタT15のドレイン-ソース間に接続され、プルダウン用のトランジスタT1のドレイン-ソース間には接続されていない。従って、外部端子P2の電圧レベルが変化しても、従来回路のようにACカップリングが作用しないため、トランジスタT1のゲートノードの状態は変化しない。このため、入出力回路34が接続された外部端子P2は、高電位電圧VDEがオフされている場合でも、安定したフローティング状態となる。従って、トランジスタT1のゲート電圧VGは、トランジスタT1の寄生容量の影響のみを受け、図4aに示すように、グランドレベルからわずかに上昇したレベルの変動のみとなる。このゲート電圧VGは、トランジスタT1のしきい値電圧より低いため、トランジスタT1は安定したオフ状態を維持する。その結果、伝送路27の電圧Vcの波形は、図4aに示すように、正常な波形となる。なお、波形整形用のキャパシタC1をプルダウン用のトランジスタT1のドレイン-ゲート間に接続したときの波形を図4bに示す。この図4bに示すように、トランジスタT1のゲート電圧VGは、伝送路27の状態変化に基づいて、波形整形用のキャパシタによるACカップリングの影響を受け、大きく変動する。それにより、トランジスタT1のゲート電圧を、Lレベルに安定して維持することができない。その結果、伝送路27に接続された他のデバイス間で通信される信号波形が、実線で示す波形へと変異する。以上記述したように、本実施形態によれば、以下の効果を奏する。1第1のトランジスタT1は、信号S5に応答してオンオフし、オンしたトランジスタT1は外部端子P2に接続された伝送路27をプルダウンする。第1のトランジスタT1のゲート端子には、伝送路27の波形を整形するためのキャパシタC1の第1端が接続され、キャパシタC1の第2端はクランプ回路46に接続されている。クランプ回路46は、第1のトランジスタT1と同様に形成されたトランジスタT15と、トランジスタT15のドレイン端子に接続された抵抗R25を含む。トランジスタT15のドレイン端子と抵抗R25との間のノードNDにキャパシタC1の第2端が接続される。クランプ回路46のトランジスタT15は、プルダウン用のトランジスタT1と同様にオンオフする。従って、キャパシタC1の第2端が接続されたノードNDの電位も、伝送路27の状態変化と同様に変化する。キャパシタC1は、ノードNDとトランジスタT15のゲート端子とをACカップリングし、トランジスタT15のゲート電圧の立ち上がり波形の傾きと立ち下がり波形の傾きを制御する。キャパシタC1とクランプ回路46は、出力波形傾き制御回路に含めることができる。トランジスタT15のゲート端子はプルダウン用のトランジスタT1のゲート端子と接続されているため、トランジスタT1のゲート電圧は、キャパシタC1の作用により、傾きが制御された信号変化となる。これにより、トランジスタT1が接続された外部端子P2、即ち伝送路27を立ち下がりの傾きを制御する。外部端子P2に接続された伝送路27をプルダウンするトランジスタT1のゲートと外部端子P2との間には、波形整形用のキャパシタC1は接続されていない。従って、高電位電圧VDEが供給されない例えば電源がオフされたとき、伝送路27のレベルが他のデバイスによって変化しても、トランジスタT1のゲート電圧は、ほぼグランドレベルに保たれるため、このトランジスタT1による伝送路27の波形変異を抑制することができる。尚、上記実施形態は、以下の態様で実施してもよい。クランプ回路46のトランジスタT16のゲート端子に信号S3を供給するようにした。これを、ノードND、高抵抗成分を持つ素子を使用して常にプルアップする、つまりトランジスタT16を常にオンするように、トランジスタT16のゲートをグランドGNDに接続してもよい。また、トランジスタT16を省略し、抵抗R25のみでノードNDを高電位電圧VDEにプルアップするようにしてもよい。図2では、第1の高電位電圧VDIと第2の高電位電圧VDEを示したが、ロジック回路31と入出力回路33とに同じ電圧を供給するデバイス、つまり単一電源電圧により動作するデバイスに具体化してもよい。このような場合、シフト回路32が省略されることはいうまでもない。上記各実施形態に関し、以下を開示する。上記の実施形態によれば、実施形態は、外部端子に接続されるNチャンネルMOSトランジスタのドレイン端子と、そのNチャンネルMOSトランジスタのゲート端子に供給される第1の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記NチャンネルMOSトランジスタのゲート端子に第1端が接続されたキャパシタと、その同じ第1端が外部端子に接続されないNチャンネルMOSトランジスタのゲート端子に接続されており、前記キャパシタの第2端は、前記外部端子に接続されないNチャンネルMOSトランジスタのドレイン端子と接続されており、前記第1の駆動信号に応じて、前記外部端子に接続されないNチャンネルMOSトランジスタが動作する構成を持つ回路と、前記第1のトランジスタの動作に応じた電位にクランプするクランプ回路出力波形傾き制御回路とを有する。"