制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたNANDセルユニットを有し、複数の前記メモリセルの前記制御ゲートがそれぞれワード線に接続され、前記第1及び第2の選択ゲートトランジスタのゲートがそれぞれ第1及び第2の選択ゲート線に接続されたメモリセルアレイと、選択メモリセルに接続された選択ワード線に所定の読み出し電圧を印加し、且つ、非選択メモリセルに接続された非選択ワード線にしきい値電圧にかかわらず前記非選択メモリセルを導通させる読み出しパス電圧を印加して、前記選択メモリセルのしきい値電圧に応じたデータを読み出す読み出し動作を実行するよう構成された制御回路とを備え、前記制御回路は、前記読み出し動作に際し、前記選択メモリセルに隣接し前記選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルのデータを参照し、前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合、前記選択ワード線に隣接する前記非選択ワード線へ前記読み出しパス電圧として第1の読み出しパス電圧を印加し、前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴わないデータである場合、前記選択ワード線に隣接する前記非選択ワード線へ前記読み出しパス電圧として前記第1の読み出しパス電圧よりも低い第2の読み出しパス電圧を印加することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合の前記選択メモリセルのしきい値分布を基準とした読み出し電圧を前記選択ワード線へ印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが、前記選択メモリセルの書き込み後にしきい値電圧のシフトを伴うデータであるビット線から前記第1の読み出しパス電圧を用いてデータを読み出す第1の読み出し制御と、前記参照メモリセルのデータが、前記選択メモリセルの書き込み後にしきい値電圧のシフトを伴わないデータであるビット線から前記第2の読み出しパス電圧を用いてデータを読み出す第2の読み出し制御とを行うことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが示すしきい値電圧のシフト量が小さい程、前記第2の読み出しパス電圧を低くすることを特徴とする請求項1乃至3のいずれか1項記載の不揮発性半導体記憶装置。前記メモリセルは、前記電荷蓄積層の蓄積電荷量の制御により4種類のしきい値電圧E、A、B、Cに対応した2ビットのデータが記憶可能に構成され、前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータがしきい値電圧A、Cに対応したデータである場合、前記第1の読み出しパス電圧を用いた読み出し制御を行い、前記参照メモリセルのデータがしきい値電圧E、Bに対応したデータである場合、前記第2の読み出しパス電圧を用いた読み出し制御を行うことを特徴とする請求項1乃至4のいずれか1項記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供することである。一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたNANDセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続され、第1及び第2の選択ゲートトランジスタのゲートがそれぞれ第1及び第2の選択ゲート線に接続されたメモリセルアレイと、制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に所定の読み出し電圧を印加し、且つ、非選択メモリセルに接続された非選択ワード線にしきい値電圧にかかわらず非選択メモリセルを導通させる読み出しパス電圧を印加して、選択メモリセルのしきい値電圧に応じたデータを読み出す読み出し動作を実行するよう構成されている。制御回路は、読み出し動作に際し、選択メモリセルに隣接し選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルのデータを参照する。制御回路は、参照メモリセルのデータが、選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合、選択ワード線に隣接する非選択ワード線へ読み出しパス電圧として第1の読み出しパス電圧を印加し、参照メモリセルのデータが、選択メモリセルの書き込みの後にしきい値電圧のシフトを伴わないデータである場合、選択ワード線に隣接する非選択ワード線へ読み出しパス電圧として第1の読み出しパス電圧よりも低い第2の読み出しパス電圧を印加する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電荷を蓄積する電荷蓄積層としての浮遊ゲートと、ワード線WLと接続される制御ゲートとを有するスタックゲート構造を有し、浮遊ゲートの充電又は放電により電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。メモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2、及びワード線WLの電圧を制御するためのワード線制御回路6が接続されている。すなわち、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。また、ビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCに制御電圧を印加してメモリセルMCに書き込みを行う。ビット線制御回路2には、カラムデコーダ3及びデータ入出力バッファ4が接続されている。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介してビット線制御回路2に入力され、指定されたメモリセルMCへ書き込まれる。また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号を発生させる。図2は、図1に示すメモリセルアレイ1の構成を示している。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成されている。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含むように構成されている。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCからなるメモリストリングMSと、その両端に接続される第1、第2選択ゲートトランジスタS1、S2とにより構成されている。第1選択ゲートトランジスタS1の一端はビット線BLに接続され、第2選択ゲートトランジスタS2の一端はソース線SRCに接続されている。Y方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1~WL16のいずれかに共通接続されている。また、Y方向に一列に配置された第1選択ゲートトランジスタS1の制御ゲートは選択ゲート線SG1に共通接続され、Y方向に一列に配置された第2選択ゲートトランジスタS2の制御ゲートは選択ゲート線SG2に共通接続されている。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページ又は複数ページを構成する。この集合P毎にデータが書き込まれ、読み出される。[データ記憶方式]次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルMCのしきい値電圧が、4通りの分布を持ち得るように構成されている。図3は、不揮発性半導体記憶装置のメモリセルMCに記憶される2ビットの4値データデータ11、01、10、00とメモリセルMCのしきい値電圧分布との関係を示している。図3において、電圧VA、VB、VCは4つのデータを読み出す場合に選択したワード線WLに印加される読み出し電圧である。電圧VAV、VBV、VCVは、各しきい値電圧分布A、B、Cへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Vreadは、データの読み出しを行う場合に、メモリストリングMS中の非選択のメモリセルMCに対し印加され、その保持データにかかわらず非選択のメモリセルMCを導通させる読み出しパス電圧を示している。さらに、電圧Vevは、メモリセルMCのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルMCに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。ブロック消去後のメモリセルMCのしきい値電圧分布Eは、その上限値も負の値であり、データ11が割り当てられる。また、書き込み状態のデータ01、10、00を示すメモリセルMCは、それぞれ正のしきい値電圧分布A、B、Cを有するすなわち、分布A、B、Cの下限値も正の値である。データ01のしきい値電圧分布Aが最も電圧値が低く、データ00のしきい値電圧分布Cが最も電圧値が高く、データ10のしきい値電圧分布Bは、しきい値電圧分布AとCの中間の電圧値を有する。図3に示すように、1つのメモリセルMCの2ビットデータは、下位ページデータと上位ページデータからなり、データと表記するとき、は上位ページデータを、は下位ページデータを表している。[書き込み方式]以下、書き込み方式の一例として、下位ページデータと上位ページデータを別々のデータ書き込み処理、つまり、2回のデータ書き込み処理により、メモリセルMCに書き込む方式を説明する。まず、下位ページデータの書き込みを、図4を参照して説明する。下位ページデータの書き込みは、チップの外部から入力される書き込みデータ下位ページデータに基づいて行われる。図4において、全てのメモリセルMCは、消去状態のしきい値電圧分布Eを示し、データ11を記憶しているものとする。図4に示すように、下位ページデータの書き込みを行うと、メモリセルMCのしきい値電圧分布Eは、下位ページデータの値1又は0に応じて、2つのしきい値電圧分布E、B’に分けられる。すなわち、下位ページデータの値が1の場合には、消去状態のしきい値電圧分布Eを維持する。一方、下位ページデータの値が0の場合には、メモリセルMCのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルMCのしきい値電圧を所定量だけ上昇させる。具体的には、ベリファイ電圧VBV’を設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルMCのしきい値電圧がベリファイ電圧VBV’以上となるまで電子の注入が繰り返される。その結果、メモリセルMCは、書き込み状態データ10に変化する。次に、上位ページデータの書き込みを、図5を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ上位ページデータと、メモリセルMCに既に書き込まれている下位ページデータとに基づいて行われる。即ち、図5に示すように、上位ページデータの値が1の場合には、メモリセルMCのトンネル酸化膜に高電界がかからないようにし、メモリセルMCのしきい値電圧の上昇を防止する。その結果、データ11消去状態のしきい値電圧分布EのメモリセルMCは、データ11をそのまま維持し、データ10しきい値電圧分布B’のメモリセルMCは、データ10をそのまま維持する。ただし、上述のベリファイ電圧VBV’よりも大きい正規のベリファイ電圧VBVを参照してしきい値電圧分布B’の下限値を調整し、これによりしきい値電圧分布B’の幅を狭めて、しきい値電圧分布Bを形成する。一方、上位ページデータの値が0の場合には、メモリセルMCのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルMCのしきい値電圧を所定量だけ上昇させる。具体的には、ベリファイ電圧VAV、VCVを設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルMCのしきい値電圧がベリファイ電圧VAV、VCV以上となるまで電子の注入が繰り返される。その結果、データ11消去状態のしきい値電圧分布EのメモリセルMCは、しきい値電圧分布Aのデータ01に変化し、データ10のメモリセルMCは、しきい値電圧分布Cのデータ00に変化する。以上が不揮発性半導体記憶装置におけるデータ書き込み方式の一例である。メモリセルMCは、消去状態を示すしきい値電圧分布E、及び3通りのしきい値電圧分布A、B、Cのいずれかを与えられ、1メモリセルあたり2ビットのデータを記憶する。3ビット以上の多値記憶方式においては、上記の動作に加えて、しきい値電圧分布を更に分割する動作が加わるのみであり、基本的な動作は同様である。[読み出し方式]次に、データが書き込まれたメモリセルMCからデータを読み出す方式について説明する。図6は、メモリセルアレイ1をビット線BLに沿う方向に切断した断面を模式的に表す図である。図6は、選択ワード線WLnに接続されるメモリセルMCの読み出しを行う際の電圧印加状態を示しているメモリセルMCの読み出し動作は、選択ワード線WLnに読み出し電圧VthVth=VA、VB、又はVCを、非選択ワード線WLn-2、WLn-1、WLn1、WLn2に読み出しパス電圧Vreadを印加する。このときチャネルに電流が流れるか否かにより、選択メモリセルMCのしきい値電圧、すなわち書き込みデータを判定する。[書き込み時の隣接セルの干渉について]次に、近接効果による書き込み時の隣接セルの干渉について説明する。上記のメモリセルMCへの書き込みは、図2に示した集合P単位で行われる。この場合、1本のワード線WLに接続される全てのメモリセルMCに一括してデータが書き込まれてもよいし、集合P単位のうち、奇数ビット線に接続されたメモリセルMCと、偶数ビット線に接続されたメモリセルMCとに交互にデータが書き込まれてもよい。以下、図7及び図8を参照して、集合P単位の書き込み方法について説明する。ここでは、上位ページ書き込み動作を例にとって説明する。上述したようにメモリセルMCへの書き込みは集合P単位で行われる。また、書き込み動作の行われる順番は、ワード線WL0、WL1、WL2、、WLn、WLn1に接続されるメモリセルMCの集合Pの順である。ここで、図7に示すように、ワード線WLnに接続されるメモリセルMCに対して上位ページ書き込み動作が実行されるステップS11。次に、ワード線WLn1に接続されるメモリセルMCに対して上位ページ書き込み動作が実行されるステップS12。このように集合P単位で行われる上位ページ書き込みでは、隣接する集合PのメモリセルMCへの書き込み動作により、メモリセルMCのしきい値電圧が変動する。すなわち、ワード線WLn1に接続されるメモリセルMCに電圧を印加する書き込み動作により、ワード線WLnに接続され既に書き込み済みのメモリセルMCのしきい値電圧が変動する。この現象を隣接セルの干渉と称する。この現象は、メモリセルMC間の距離が短くなるほど顕著になる。図5に示したようなしきい値電圧分布は、隣接セルへのデータ書き込みにより、選択メモリセルMCへの書き込み動作の終了後においても変動することがある。例えば、図8aに示すように、メモリセルMCaにデータ01しきい値電圧分布Aが書き込まれた後、隣接するメモリセルMCbにデータ00しきい値電圧分布Cが書き込まれる場合を考える。この場合、メモリセルMCaは、隣接するメモリセルMCbへの書き込み時に隣接セルの干渉を大きく受ける。よって、このようなメモリセルMCaのしきい値電圧は、正方向に大きくシフトする。一方、例えば、図8bに示すように、メモリセルMCaにデータ01しきい値電圧分布Aが書き込まれた後、隣接するメモリセルMCbにデータ11しきい値電圧分布Eが書き込まれる場合を考える。この場合、メモリセルMCbへの書き込みは無く、メモリセルMCbはしきい値電圧分布Eに保持される。その結果、メモリセルMCbには高電圧が印加されないので、メモリセルMCaは隣接セルの干渉をほとんど受けない。よって、このようなメモリセルMCaのしきい値電圧は、図8aに示した例と異なり、ほとんどシフトしない。このように、メモリセルMCaのしきい値電圧は、隣接するメモリセルMCbにデータ01、10、00書き込み状態が書き込まれるときは、大きく変動する。一方、メモリセルMCaのしきい値電圧は、隣接するメモリセルMCbがデータ11消去状態に保持されるときは、ほとんど変動しない。ここで、メモリセルアレイ1には多くのメモリセルMCが存在する。すなわち、メモリセルアレイ1内には、図8a及び図8bのようなデータ保持パターンが混在している。その結果、しきい値電圧のシフト量が大きなメモリセルMCとシフト量が小さなメモリセルMCが混在することになる。従って、図8cに示すように、メモリセルMCaのしきい値電圧分布Aは、隣接メモリセルMCbの干渉に基づきより大きな分布幅を持つしきい値電圧分布Axとなる。ここで、しきい値電圧分布Axの下限値は、元のしきい値電圧分布Aの下限値と殆ど変わらない図8c中の矢印。同様の理由から、しきい値電圧分布B、Cは、各々、より大きな分布幅を持つしきい値電圧分布Bx、Cxとなる。なお、しきい値電圧分布B、Cの下限値は、元のしきい値電圧分布B、Cの下限値と殆ど変わらない。また、しきい値電圧分布Eも、より大きな分布幅を持つしきい値電圧分布Exとなる。以上のようにして分布幅が広がったしきい値電圧分布Ax、Bx、Cx、Exは、誤読み出し等の原因となる。[比較例の読み出し方式]このような書き込み方式の問題に鑑み、メモリセルMCからデータを読み出す際に工夫が施されることがある。第1の実施の形態を説明する前に、まず、比較例の不揮発性半導体記憶装置の読み出し方式について説明する。図9は、比較例の読み出し動作を説明するフローチャートである。制御信号入力端子8から読み出しを指示する信号が入力されると、制御回路7はワード線WLnに接続されたメモリセルMCに対する読み出し動作を開始するステップS21。読み出し動作では、まず、ワード線WLn1に接続されたメモリセルMC参照メモリセルに書き込まれたデータが読み出されるステップS22。次に、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11しきい値電圧分布Eであるか、又はそれ以外のデータ01、10、00しきい値電圧分布A、B、Cであるかが判定されるステップS23。上述したように、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11しきい値電圧分布Eである場合、このメモリセルMCに対するデータ書き込み動作が、ワード線WLnに接続されたメモリセルMCに及ぼす隣接セル干渉の影響は小さい。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが00、10しきい値電圧分布C、Aである場合、このメモリセルMCに対するデータ書き込み動作が、ワード線WLnに接続されたメモリセルMCに及ぼす隣接セル干渉の影響は大きい図8参照。また、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが01しきい値電圧分布Bである場合も若干の影響はある。そこで、ステップS23の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vreadに設定するステップS24。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11でないと判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread>電圧Vreadに設定するステップS25。この後、ワード線WLnに接続されたメモリセルMCに対するデータ読み出し動作を実行するステップS26。このデータ読み出し動作は、ワード線WLnに接続された複数のメモリセルMC、すなわち図2に示す集合P内のメモリセルMCからデータを読み出す動作である。このとき、各メモリセルMCの隣接セルのデータに基づき、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread又は電圧Vreadに設定する。そのため、このデータ読み出し動作は、2種類の読み出しパス電圧を印加する2回の読み出し動作として実行される。そして、ワード線WLnに接続されたメモリセルMCに対する読み出し動作を終了するステップS27。図10は、選択ワード線WLnに接続されるメモリセルMCの読み出しを行う際の電圧印加状態を示している。読み出し動作は、選択ワード線WLnに読み出し電圧Vth=VA、VB、又はVCを印加して導通するか否かを判定する動作である。ここで、比較例の読み出し動作では、非選択ワード線WLn-1、または、WLn1に印加する読み出しパス電圧をVread>Vreadとしている。非選択ワード線WLn-2、WLn2や、その他の非選択ワード線WLには読み出しパス電圧Vreadが印加される。なお、非選択ワード線WLn-1、または、WLn1に読み出しパス電圧Vreadが印加されない場合は、非選択ワード線WLn-1、WLn1に読み出しパス電圧Vreadが印加される。この比較例の読み出し動作時のしきい値電圧分布を、図11を参照して説明する。図11は、比較例の読み出し動作時のしきい値電圧分布を示す図である。上述したように、上位ページ書き込み後のメモリセルMCのしきい値電圧分布A、B、Cは、隣接メモリセルMCへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ax、Bx、Cxとなる図8c参照。これに対し、比較例の読み出し動作では、隣接メモリセルMCにデータ11以外のデータしきい値電圧分布A、B、Cが書き込まれ、隣接セル干渉による影響を受けたメモリセルMCを読み出す際、隣接ワード線WLn-1、または、WLn1に読み出しパス電圧Vreadを印加している。すなわち、しきい値電圧分布Ax、Bx、Cxの上裾の方に存在するメモリセルMCの読み出し動作では、隣接ワード線WLn-1、または、WLn1に読み出しパス電圧Vreadを印加する。このとき、隣接するワード線WLn-1、または、WLn1に印加された電圧Vreadの影響により、選択メモリセルMCが導通するしきい値電圧は若干低下する。その結果、図11に示すように読み出し時のしきい値電圧分布A、B、Cは、しきい値電圧分布Ax、Bx、Cxよりも分布幅が狭くなっている。このように分布幅が狭まったしきい値電圧分布A、B、Cにより、誤読み出しの可能性を低減することができる。しかし、この比較例の読み出し動作では、隣接メモリセルMCには電圧値の高い読み出しパス電圧Vreadが印加される。そのため、読み出し動作時に誤って隣接メモリセルMCの浮遊ゲート電極に電子が注入されて誤書き込みリードディスターブが発生するおそれがある。[第1の実施の形態の読み出し方式]上記比較例に係る読み出し方式の問題に鑑み、第1の実施の形態は、図12乃至図14に示す読み出し方式を採用している。以下に示す処理は、制御回路7によって実行される。第1の実施の形態では、読み出し動作時に選択ワード線WLnに印加する読み出し電圧、及び隣接ワード線WLn-1、WLn1に印加する読み出しパス電圧の値を調整する。なお、読み出し動作時の各電圧の値は、読み出し動作を行う選択メモリセルMCに隣接するメモリセルMCに書き込まれたデータに基づき設定される。この読み出し動作について、図12を参照して説明する。図12は、読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線WLn1に接続されたメモリセルMC参照メモリセルのデータが判定されるまでの動作ステップS31~S33は、比較例の対応する動作図9のステップS21~S23と同様である。ステップS33の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-<Vreadに設定するステップS34。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vth>Vthに設定する。なお、非選択ワード線WLn1、WLn-1のいずれか一方の読み出しパス電圧の値を電圧Vread-<Vreadに設定しても良い。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11でないと判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vreadに設定するステップS35。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。この後、ワード線WLnに接続されたメモリセルMCに対するデータ読み出し動作を実行するステップS36。このデータ読み出し動作は、ワード線WLnに接続された複数のメモリセルMC、すなわち図2に示す集合P内のメモリセルMCからデータを読み出す動作である。このとき、各メモリセルMCの隣接セルのデータに基づき、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-又は電圧Vreadに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。このデータ読み出し動作は、2種類の読み出しパス電圧を用いる2回の読み出し動作として実行される。すなわち、まず非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧を電圧Vread-、読み出し電圧を電圧Vthに設定して、非選択ワード線WLn1に接続されたメモリセルMCの読み出しデータが11であったビット線BLのみからデータを読み出す。次に非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧を電圧Vreadに変えて、非選択ワード線WLn1に接続されたメモリセルMCの読み出しデータが11以外であったビット線BLのみからデータを読み出す。この読み出し順序は逆にしても良い。そして、ワード線WLnに接続されたメモリセルMCに対する読み出し動作を終了するステップS37。図13は、選択ワード線WLnに接続されるメモリセルMCの読み出しを行う際の電圧印加状態を示している。第1の実施の形態の読み出し動作では、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11である場合、非選択ワード線WLn-1、WLn1に印加する読み出しパス電圧をVread-<Vreadに設定する。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vthに設定する。選択ワード線WLnに印加する読み出し電圧Vthの値は、VA、VB、又はVCのいずれかである。なお、電圧VA、VB、又はVCは、それぞれ電圧VA、VB、又はVCよりも大きな値であるVA>VA、VB>VB、及びVC>VC。また、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11でないと判定された場合、非選択ワード線WLn-1、WLn1や、その他の非選択ワード線WLには読み出しパス電圧Vreadが印加される。また、この場合も、選択ワード線WLnには読み出し電圧Vth=VA、VB、又はVCが印加される。[効果]本実施の形態の読み出し動作時のしきい値電圧分布を、図14を参照して説明する。図14は、本実施の形態の読み出し動作時のしきい値電圧分布を示す図である。上述したように、上位ページ書き込み後のメモリセルMCのしきい値電圧分布A、B、Cは、隣接メモリセルMCへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ax、Bx、Cxとなる図8c参照。これに対し、本実施の形態の読み出し動作では、隣接メモリセルMCにデータ11が書き込まれ、隣接セル干渉による影響を受けていないメモリセルMCを読み出す際、隣接ワード線WLn-1、WLn1に読み出しパス電圧Vread-を印加している。すなわち、しきい値電圧分布Ax、Bx、Cxの下裾の方に存在するメモリセルMCの読み出し動作では、隣接ワード線WLn-1、WLn1に読み出しパス電圧Vread-を印加する。このとき、隣接するワード線WLn-1、WLn1に印加された電圧Vread-の影響により、選択メモリセルMCが導通するしきい値電圧は若干上昇する。その結果、図14に示すように読み出し時のしきい値電圧分布A、B、Cは、しきい値電圧分布Ax、Bx、Cxよりも分布の下裾が上に移動するように分布幅が狭くなっている。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vthに設定する。このように分布幅が狭まったしきい値電圧分布A、B、Cを電圧Vthを用いて読み出すことにより、誤読み出しの可能性を低減することができる。本実施の形態の読み出し動作によれば、隣接メモリセルMCには電圧値の高い読み出しパス電圧Vreadが印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルMCの浮遊ゲート電極に電子が注入されず、誤書き込みリードディスターブを防ぐことができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図15を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態において、読み出し動作時の電圧の調整は、隣接するワード線WLに接続されたメモリセルMCへの書き込みデータが11しきい値電圧分布Eである場合に実行されていた。これに対し、本実施の形態の補正書き込み動作は、隣接するワード線WLに接続されたメモリセルMCへの書き込みデータが11及び10しきい値電圧分布E及びBのときに読み出し動作時の電圧の調整が行われる点において第1の実施の形態と異なる。以下、図15を参照して説明する。図15は、本実施の形態の読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線WLn1に接続されたメモリセルMC参照メモリセルのデータが読み出されるまでの動作ステップS41~S42は、第1の実施の形態の対応する動作図12のステップS31~S32と同様である。次に、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11又は10しきい値電圧分布E、Bであるか、又はそれ以外のデータ01、00しきい値電圧分布A、Cであるかが判定されるステップS43。ステップS43の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11又は10であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-<Vreadに設定するステップS44。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vth>Vthに設定する。なお、非選択ワード線WLn1、WLn-1のいずれか一方の読み出しパス電圧の値を電圧Vread-<Vreadに設定しても良い。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11又は10でないと判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vreadに設定するステップS45。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。この後、ワード線WLnに接続されたメモリセルMCに対するデータ読み出し動作を実行するステップS46。このデータ読み出し動作は、ワード線WLnに接続された複数のメモリセルMC、すなわち図2に示す集合P内のメモリセルMCからデータを読み出す動作である。このとき、各メモリセルMCの隣接セルのデータに基づき、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-又は電圧Vreadに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。このデータ読み出し動作は、2種類の読み出しパス電圧を用いる2回の読み出し動作として実行される。そして、ワード線WLnに接続されたメモリセルMCに対する読み出し動作を終了するステップS47。[効果]上述したように、上位ページ書き込み後のメモリセルMCのしきい値電圧分布A、B、Cは、隣接メモリセルMCへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ax、Bx、Cxとなる図8c参照。ここで、隣接メモリセルMCの干渉による影響は、隣接メモリセルMCにデータが書き込まれる際に印加される電圧の大きさにより、その影響の大きさが変動する。ここで、隣接メモリセルMCの上位ページ書き込み時にデータ01、00が書き込まれる際には、しきい値電圧分布E又はB’からしきい値電圧を移動させるために大きな書き込み電圧が必要とされる図5参照。また、隣接メモリセルMCの上位ページ書き込み時にデータ10が書き込まれる際には、しきい値電圧分布B’からしきい値電圧を移動させる必要があるが、隣接メモリセルMCにデータ01、00が書き込まれる際の書き込み電圧よりは小さくてよい図5参照。そして、隣接メモリセルMCの上位ページ書き込み時にデータ11を保持する際には、しきい値電圧分布Eからしきい値電圧を移動させる必要がないため、書き込み電圧は必要ない図5参照。つまり、隣接メモリセルMCにデータ11、10しきい値電圧分布E、Bが書き込まれる場合の干渉による影響は、データ01、00しきい値電圧分布A、Cが書き込まれる場合よりも小さい。ここで、本実施の形態では、隣接メモリセルMCにデータ11及び10しきい値電圧分布E及びBが書き込まれ、隣接セル干渉による影響を殆ど受けなかったか、または受けた影響が小さいメモリセルMCに対し読み出し動作時の電圧調整を実行している。すなわち、しきい値電圧分布Ax、Bx、Cxの下裾の方に存在するメモリセルMCの読み出し動作では、隣接ワード線WLn-1、WLn1に読み出しパス電圧Vread-を印加する。このとき、隣接するワード線WLn-1、WLn1に印加された電圧Vread-の影響により、選択メモリセルMCが導通するしきい値電圧は若干上昇する。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vthに設定する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布A、B、Cは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布A、B、Cを電圧Vthを用いて読み出すことにより、誤読み出しの可能性を低減することができる。本実施の形態の読み出し動作によっても、隣接メモリセルMCには電圧値の高い読み出しパス電圧Vreadが印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルMCの浮遊ゲート電極に電子が注入されず、誤書き込みリードディスターブを防ぐことができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図16及び図17を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態において、隣接するワード線WLに接続されたメモリセルMCへの書き込みデータが11及び10しきい値電圧分布E及びBのときに読み出し動作時の電圧の調整が行われる点は、第2の実施の形態と同様である。本実施の形態では、隣接するワード線WLに接続されたメモリセルMCへの書き込みデータが11又は10のとき、それぞれ異なる電圧値の調整がされる点において、第2の実施の形態と異なる。以下、図16を参照して説明する。図16は、本実施の形態の読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線WLn1に接続されたメモリセルMC参照メモリセルのデータが読み出されるまでの動作ステップS51~S52は、第1の実施の形態の対応する動作図12のステップS31~S32と同様である。次に、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11しきい値電圧分布Eであるか、又はそれ以外のデータ01、10、00しきい値電圧分布A、B、Cであるかが判定されるステップS53。さらに、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが10しきい値電圧分布Bであるか、又はそれ以外のデータ01、00しきい値電圧分布A、Cであるかが判定されるステップS54。ステップS53の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread--に設定するステップS55。また、ステップS54の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが10であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-に設定するステップS56。ここで、読み出しパス電圧の値は、Vread--<Vread-<Vreadに設定される。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vth>Vthに設定する。なお、非選択ワード線WLn1、WLn-1のいずれか一方の読み出しパス電圧の値を電圧Vread--<Vread-に設定しても良い。また、非選択ワード線WLn1、WLn-1のいずれか一方の読み出しパス電圧の値を電圧Vread-<Vreadに設定しても良い。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11又は10でないと判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vreadに設定するステップS57。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。この後、ワード線WLnに接続されたメモリセルMCに対するデータ読み出し動作を実行するステップS58。このデータ読み出し動作は、ワード線WLnに接続された複数のメモリセルMC、すなわち図2に示す集合P内のメモリセルMCからデータを読み出す動作である。このとき、各メモリセルMCの隣接セルのデータに基づき、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread--、電圧Vread-又は電圧Vreadに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。このデータ読み出し動作は、3種類の読み出しパス電圧を用いる3回の読み出し動作として実行される。そして、ワード線WLnに接続されたメモリセルMCに対する読み出し動作を終了するステップS59。図17は、選択ワード線WLnに接続されるメモリセルMCに補正書き込みを行う際の電圧印加状態を示している。本実施の形態の読み出し動作では、選択ワード線WLnに隣接する非選択ワード線WLn1、WLn-1に印加する電圧をVread、Vread-又はVread--Vread--<Vread-<Vreadとしている点において、上述の読み出し動作と異なる。ここで、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11である場合、非選択ワード線WLn1に印加する電圧をVread--とする。また、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが10である場合、非選択ワード線WLn1に印加する電圧をVread-とする。また、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが11、10でないと判定された場合、非選択ワード線WLn-1、WLn1や、その他の非選択ワード線WLには読み出しパス電圧Vreadが印加される。また、この場合も、選択ワード線WLnには読み出し電圧Vthが印加される。[効果]本実施の形態では、隣接メモリセルMCにデータ11及び10しきい値電圧分布E及びBが書き込まれ、隣接セル干渉による影響を殆ど受けなかったか、または受けた影響が小さいメモリセルMCに対し読み出し動作時の電圧調整を実行している。さらに、この読み出し動作時に、選択ワード線WLnに隣接する非選択ワード線WLn1に印加する電圧をVread--又はVread-としている。ここで、隣接するワード線WLに印加された電圧Vread--又はVread-の影響により、選択メモリセルMCが導通するしきい値電圧が上昇する。隣接メモリセルMCにデータ11が書き込まれた場合、選択メモリセルMCが導通するしきい値電圧が大きく上昇し、データ10が書き込まれた場合、選択メモリセルMCが導通するしきい値電圧はデータ11の場合よりも小さく上昇する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布A、B、Cは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布A、B、Cを電圧Vthを用いて読み出すことにより、誤読み出しの可能性を低減することができる。また、隣接メモリセルMCに書き込まれたデータに基づき、選択メモリセルMCが導通するしきい値電圧の変動値を細かく調整することができる。本実施の形態の読み出し動作によっても、隣接メモリセルMCには電圧値の高い読み出しパス電圧Vreadが印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルMCの浮遊ゲート電極に電子が注入されず、誤書き込みリードディスターブを防ぐことができる。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図18乃至図20を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。[第4の実施の形態の書き込み方式]第1乃至第3の実施の形態では、不揮発性半導体記憶装置のメモリセルMCのしきい値電圧が、4通りの分布を持ち得るように構成されているとして説明した。これに対し、本実施の形態の不揮発性半導体記憶装置は、メモリセルMCのしきい値電圧が、2通りの分布を持ち得るように構成されている点において上述の実施の形態と異なる。図18は、不揮発性半導体記憶装置のメモリセルMCに記憶される1ビットの2値データデータ1、0とメモリセルMCのしきい値電圧分布との関係を示している。図18において、電圧VAはデータを読み出す場合に選択したワード線WLに印加される電圧である。電圧VAVは、しきい値電圧分布Aへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。ブロック消去後のメモリセルMCのしきい値電圧分布Eは、その上限値も負の値であり、データ1が割り当てられる。また、書き込み動作後のメモリセルMCの正のしきい値電圧分布Aは、データ0が割り当てられる。第4の実施の形態でも、読み出し動作時に選択ワード線WLnに印加する読み出し電圧、及び隣接ワード線WLn-1、WLn1に印加する読み出しパス電圧の値を調整することができる。なお、読み出し動作時の各電圧の値は、読み出し動作を行う選択メモリセルMCに隣接するメモリセルMCに書き込まれたデータに基づき設定される。この読み出し動作について、図19を参照して説明する。図19は、読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線WLn1に接続されたメモリセルMC参照メモリセルのデータが読み出されるまでの動作ステップS61~S62は、第1の実施の形態の対応する動作図12のステップS31~S32と同様である。次に、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが1しきい値電圧分布Eであるか、0しきい値電圧分布Aであるかが判定されるステップS63。ステップS63の判定動作において、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが1であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-<Vreadに設定するステップS64。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vth>Vthに設定する。なお、非選択ワード線WLn1、WLn-1のいずれか一方の読み出しパス電圧の値を電圧Vread-<Vreadに設定しても良い。一方、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが0であると判定された場合、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vreadに設定するステップS65。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。この後、ワード線WLnに接続されたメモリセルMCに対するデータ読み出し動作を実行するステップS66。このデータ読み出し動作は、ワード線WLnに接続された複数のメモリセルMC、すなわち図2に示す集合P内のメモリセルMCからデータを読み出す動作である。このとき、各メモリセルMCの隣接セルのデータに基づき、非選択ワード線WLn1、WLn-1に印加する読み出しパス電圧の値を電圧Vread-又は電圧Vreadに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Vthに設定する。このデータ読み出し動作は、2種類の読み出しパス電圧及び読み出し電圧の組み合わせを用いる2回の読み出し動作として実行される。そして、ワード線WLnに接続されたメモリセルMCに対する読み出し動作を終了するステップS67。図20は、選択ワード線WLnに接続されるメモリセルMCの読み出しを行う際の電圧印加状態を示している。本実施の形態の読み出し動作では、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが1である場合、非選択ワード線WLn-1、WLn1に印加する読み出しパス電圧をVread-<Vreadに設定する。また、この場合、選択ワード線WLに印加する読み出し電圧の値を電圧Vthに設定する。選択ワード線WLnに印加する読み出し電圧Vthの値は、VAである。なお、電圧VAは、電圧VAよりも大きな値であるVA>VA。また、ワード線WLn1に接続されたメモリセルMCに書き込まれたデータが1でないと判定された場合、非選択ワード線WLn-2、WLn2や、その他の非選択ワード線WLには読み出しパス電圧Vreadが印加される。また、この場合も、選択ワード線WLnには読み出し電圧Vth=VAが印加される。[効果]本実施の形態でも、隣接メモリセルMCにデータ1しきい値電圧分布Eが書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルMCに対し読み出し動作時の電圧調整を実行している。このとき、隣接するワード線WLn-1、WLn1に印加された電圧Vread-の影響により、選択メモリセルMCが導通するしきい値電圧は若干上昇する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布Aは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布Aを電圧Vthを用いて読み出すことにより、誤読み出しの可能性を低減することができる。本実施の形態の読み出し動作によっても、隣接メモリセルMCには電圧値の高い読み出しパス電圧Vreadが印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルMCの浮遊ゲート電極に電子が注入されず、誤書き込みリードディスターブを防ぐことができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式2ビット/セル、及び2値記憶方式1ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。また、上述の実施の形態では、書き込み方式として、上位ページデータ/下位ページデータを段階的に書き込み処理を行う方式を例にとって説明した。しかし、書き込み方式として、上位ページデータ/下位ページデータの粗い書き込みであるフォギー書き込み処理と、上位ページデータ/下位ページデータの正確な書き込みであるファイン書き込み処理との2段階の書き込み処理を実行する書き込み方式を採用してもよい。また、上位ページデータ/下位ページデータの段階的な書き込み処理を実行せず、1度の書き込み処理により上位ページデータ/下位ページデータの正確な書き込みを行う書き込み方式を採用してもよい。いずれにせよ、メモリセルMCのしきい値電圧分布が、隣接メモリセルMCの干渉により影響を受ける場合には、本発明の読み出し方法を適用することができる。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるMONOS型のメモリセルにも対応することが可能である。