複数のプロセッサノードと、それぞれがコアI/Oデバイスを有する複数のI/Oノードと、前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置であって、前記各プロセッサノードは、前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするマップ部と、使用コアI/Oデバイス変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止する抑止部と、前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーする、コピー部と、コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更する、ルーティング設定変更部と、ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除する、解除部とを備え、前記ノード制御装置は、予備コアI/Oアクセス制御回路を備え、前記コピー部は、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行し、前記予備コアI/Oアクセス制御回路は、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知する情報処理装置。請求項1に記載された情報処理装置であって、前記ライトトランザクションは、パケットとして発行され、前記パケットは、アクセス先アドレスを示すアドレスフィールドを有するヘッダフリットと、データを示すデータフリットとを含み、前記予備コアI/Oアクセス制御回路は、前記ライトトランザクションを取得した場合に、前記ヘッダフリットの前記アドレスフィールドを参照することにより、前記ライトトランザクションが前記予備コアI/Oデバイス宛のものであるか否かを判定し、判定結果を示す検出結果信号と、変換後のアドレスフィールドの値を示すアドレス信号とを生成する、予備コアI/Oアクセス検出回路と、前記アドレス信号を取得し、ヘッダフリットにおける前記アドレスフィールドの値を前記アドレス信号によって示される値に差し換え、変換後のヘッダフリットを生成する、予備コアI/Oアクセスフリット生成回路と、前記検出結果信号として前記ライトトランザクションが前記予備コアI/Oデバイス宛である旨を示す信号を取得した場合に、前記変換後のヘッダフリットを選択し、前記予備コアI/Oデバイスに向けて送出する、セレクタとを備える情報処理装置。請求項1又は2に記載された情報処理装置であって、使用中コアI/O用空間及び前記予備コアI/O用空間は、それぞれ、IO空間、及びMMIOMemoryMappedInputOutput用空間を有している情報処理装置。請求項3に記載された情報処理装置であって、前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記I/O空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスを示す値から、前記予備コアI/O用空間におけるI/O空間のベースアドレスを示す値を減じた値を、前記変換後のライトトランザクションのアクセス先アドレスとして設定する情報処理装置。請求項3または4に記載された情報処理装置であって、前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記MMI/O用空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスを示す値から、前記予備コアI/O用空間における前記MMI/O空間のベースアドレスを示す値を減じた値を、前記変換後のライトトランザクションのアクセス先アドレスとして設定する情報処理装置。請求項3乃至5のいずれかに記載された情報処理装置であって、前記マップ部は、前記メモリ空間に、更にコンフィグレーション空間をマップし、前記コンフィグレーション空間において、前記複数のコアI/Oデバイスには、重複しないように、最大バス番号及び最小バス番号が割り当てられており、前記予備コアI/Oアクセス制御回路は、前記コピー元レジスタが前記コンフィギュレーション空間に割り当てられたレジスタであった場合に、前記ライトトランザクションのアクセス先アドレスに含まれるバス番号部分の値を、前記予備コアI/Oデバイスに割り当てられた前記最小バス番号の値を減じた値に差し換え、差し換え後のアクセス先アドレスを前記変換後のライトトランザクションのアクセス先アドレスとして設定する情報処理装置。複数のプロセッサノードと、それぞれがコアI/Oデバイスを有する複数のI/Oノードと、前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置の動作方法であって、前記各プロセッサノードが、前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするステップと、前記各プロセッサノードが、使用コアI/Oデバイス変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止するステップと、前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーするステップと、前記各プロセッサノードが、コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更するステップと、前記各プロセッサノードが、ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除するステップと、を具備し、前記コピーするステップは、前記プロセッサノードが、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行するステップと、前記ノード制御装置が、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知するステップとを含む情報処理装置の動作方法。各パーティション内において、使用中のコアI/Oデバイスを切り替える場合には、当該パーティションの再起動が必要になる。そのため、情報処理装置の可用性が損なわれてしまう。特許文献1に記載される動的縮退装置では、運用中に一方のI/Oデバイスを縮退することができる。しかしながら、予備のコアI/Oデバイスを常に稼動させておかなければならない。また、特許文献2及び特許文献3には、コアI/Oを二重化することにより、障害発生時に使用するコアI/Oを切り替える点が記載されている。しかし、切り替えにはシステムの再立ち上げが必要であり、システムの運用中において使用するコアI/Oを切り替える点については、記載がない。また、特許文献4には、I/Oデバイスの切替が発生した場合の処理については記載されているが、システムの運用中においてどのように使用するコアI/Oを切り替えるかについては、記載されていない。従って、本発明の課題は、パーティションを再起動することなく、使用するコアI/Oデバイスを切り替えるができる、情報処理装置及び情報装置の動作方法を提供することにある。本発明に係る情報処理装置は、複数のプロセッサノードと、それぞれがコアI/Oデバイスを有する複数のI/Oノードと、前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置である。前記各プロセッサノードは、前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするマップ部と、使用コアI/O変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止する抑止部と、前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーする、コピー部と、コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更する、ルーティング設定変更部と、ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除する、解除部とを備える。前記ノード制御装置は、予備コアI/Oアクセス制御回路を備える。前記コピー部は、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行する。前記予備コアI/Oアクセス制御回路は、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知する。本発明に係る情報処理装置の動作方法は、複数のプロセッサノードと、それぞれがコアI/Oデバイスを有する複数のI/Oノードと、前記複数のプロセッサノードと前記複数のI/Oノードを接続するノード制御装置とを具備する情報処理装置の動作方法である。この動作方法は、前記各プロセッサノードが、前記各プロセッサノードにおけるメモリ空間に、使用中コアI/Oデバイスに対応する使用中コアI/O用空間と、予備コアI/Oデバイスに対応する予備コアI/O用空間とをマップするステップと、前記各プロセッサノードが、使用コアI/O変更指示に応じて、前記複数のプロセッサノードによる新規トランザクションの発行を抑止するステップと、前記新規トランザクションの発行が抑止された後に、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータを、前記予備コアI/Oデバイスに含まれるコピー先レジスタにコピーするステップと、前記各プロセッサノードが、コピーが完了した後に、前記使用中コアI/Oデバイスに対するトランザクションが前記予備コアI/Oデバイスに転送されるようにルーティング設定を変更するステップと、前記各プロセッサノードが、ルーティング設定が変更された後に、前記新規トランザクションの発行の抑止を解除するステップとを具備する。前記コピーするステップは、前記プロセッサノードが、前記使用中コアI/O用空間におけるコピー元アドレスにアクセスすることにより、前記使用中コアI/Oデバイスに含まれるコピー元レジスタに格納されたデータをコピー対象データとして読み出し、前記予備コアI/O用空間における前記コピー元アドレスに対応するアドレスをアクセス先アドレスとして、前記コピー対象データを格納する旨を示すライトトランザクションを発行するステップと、前記ノード制御装置が、前記ライトトランザクションを取得した場合に、前記ライトトランザクションのアクセス先アドレスを、前記使用中コアI/Oデバイスにおいて前記コピー元レジスタに割り当てられたアドレスと同一のアドレスになるように変換し、前記変換後のライトトランザクションを前記予備コアI/Oデバイスに通知するステップとを含む。本発明によれば、パーティションを再起動することなく、使用するI/Oノードを変更することができる、情報処理装置及び情報装置の動作方法が提供される。以下に、図面を参照しつつ、本発明の実施形態について説明する。図1は、本実施形態に係る情報処理装置1を示す概略図である。図1に示されるように、情報処理装置1は、複数16個のプロセッサノード100~115、複数8個のI/Oノード120~127、及び複数4個のノード制御装置130~133を備えている。各ノード制御装置には、4個のプロセッサノードと、2個のI/Oノードとが接続されている。4個のノード制御装置130~133は、互いに1:1で接続されている。尚、プロセッサノード等の数はあくまで一例である。すなわち、本発明は、図1に示した情報処理装置1よりも小規模な構成例えば、プロセッサノード2個、ノード制御装置1個、I/Oノード2個の構成に対しても適用可能であり、より大規模の構成例えば、プロセッサノード64個、I/Oノード32個、ノード制御装置16個の構成に対しても適用可能である。図1には示されていないが、各プロセッサノード100~115は、少なくとも一のプロセッサ、及び主記憶装置を有している。図1に示されるように、各I/Oノードには、コアI/Oデバイスが含まれている。同一パーティション内に複数のI/Oノードが含まれる場合には、いずれかのI/Oノードに含まれるコアI/Oデバイスのみが、使用される。各ノード制御装置は、ノード間における通信制御を行なう機能を有している。各ノード制御装置には、予備コアI/Oアクセス制御回路620が設けられている。本実施形態に係る情報処理装置1では、任意のプロセッサノードと任意のI/Oノードを組み合わせることにより、1以上のパーティションを構成することができる。各パーティションでは、それぞれ独立して、OSが動作する。図2は、複数のパーティションの一例を示す図である。図2に示される例では、情報処理装置1が、パーティション200及びパーティション201に区切られている。パーティション200は、プロセッサノード100、101、104、105、I/Oノード120及び122によって構成されている。パーティション201は、プロセッサノード102、103、106、107、108~115、I/Oノード121、123、124~127によって構成されている。ここで、本実施形態においては、パーティションを再起動することなく、使用されているコアI/Oデバイス使用コアI/Oデバイスを別のコアI/Oデバイス予備コアI/Oデバイスに切り替えることができるように、工夫が施されている。具体的には、コアI/Oデバイスを切り替える旨の指示使用コアI/Oデバイス変更指示が与えられた場合に、複数のプロセッサノードのうちのいずれかが、使用コアI/Oデバイスに含まれるレジスタコピー元レジジスタに格納されたデータを、予備コアI/Oデバイスに含まれるレジスタコピー先レジスタにコピーする。この際、データは、使用コアI/Oデバイスにおいてコピー元レジスタに与えられたアドレスと、予備コアI/Oデバイスにおいてコピー先レジスタに与えられたアドレスとが同一になるように、コピーされる。詳細には、各プロセッサノードから見たときのメモリ空間には、使用コアIO/デバイスと予備コアI/Oデバイスとが、別々にマップされている。すなわち、各プロセッサノードにおいては、コピー元レジスタとコピー先レジスタとは異なるアドレスに割り当てられている。各プロセッサノードは、コピー元レジスタからデータを読み出した後、読み出したデータをコピー先レジスタに書き込む旨を示すライトトランザクションを発行する。ライトトランザクションは、ノード制御装置に供給される。ノード制御装置では、予備コアI/Oアクセス制御回路620が、ライトトランザクションに記載されたアクセス先アドレスを、使用コアI/Oにおいてコピー元レジスタに与えられたアドレスと同一になるように、変換する。変換後のライトトランザクションは、予備コアI/Oデバイスに通知される。これにより、予備コアI/Oデバイスにおいて、コピー元レジスタと同一のアドレスが割り当てられたレジスタに、データが書き込まれる。すなわち、使用コアI/Oデバイスと予備コアI/Oデバイスとの間において、同一のアドレスに同一のデータが格納される。使用コアI/Oデバイス及び予備コアI/Oデバイスが業界標準のコアI/Oデバイスであれば、使用コアI/Oデバイスに対するアクセスアドレスと同一のアドレスで予備コアI/Oデバイスにアクセスすることが可能となり、再起動を行なうことなく、使用するコアI/Oデバイスを切り替えることが可能になる。以下に、本実施形態に係る情報処理装置1について、詳細に説明する。まず、各I/Oノードについて説明する。図3は、各I/Oノード120の構成の一例を示す図である。各I/Oノード120は、I/O制御装置300、4個のI/Oデバイス310~313、及びコアI/Oデバイス314を有している。I/O制御装置300は、インタフェース160を介して、ノード制御装置130に接続されている。また、I/Oデバイス310~313は、それぞれインタフェース320~323を介して、I/O制御装置300に接続されている。同様に、コアI/Oデバイス314は、インタフェース324を介して、I/O制御装置300に接続されている。インタフェース320~323は、PCI-ExpressなどのPCIの仕様に準拠する。インタフェース324は、PCI-ExpressなどのPCIの使用に準拠するか、独自のプロトコルを持つ。図4は、コアI/Oデバイス314の構成の一例を示す図である。コアI/Oデバイス314は、1個の制御LSI400、1個のBMCBaseboardManagementController410、1個のSuperI/O411、及び1個のBIOSROM412を有している。制御LSI400は、インタフェース324を介して、I/O制御装置300に接続されている。BMC410、SuperI/O411、及びBIOSROM412は、それぞれインタフェース420~422を介して、制御LSI400に接続されている。図示されていないが、制御LSI400は、USB制御部、HDD制御部、BMCインタフェース制御部、SuperI/Oインタフェース制御部、及びBIOSROMインタフェース制御部を有しており、それぞれの制御部には、複数の制御用のレジスタが設けられている。次いで、各プロセッサノードについて説明する。図5は、各プロセッサノードの機能構成を示す概略図である。既述のように、各プロセッサノードは、少なくとも一のプロセッサ、及び主記憶装置を有している。各プロセッサノードでは、OSが動作している。また、図5に示されるように、各プロセッサノードでは、システムファームウェアにより、コアI/O変更部が実現される。コアI/O変更部は、使用されているコアI/Oデバイスを切り替える機能を有している。コアI/O変更部は、マップ部10、抑止部11、コピー部12、ルーティング設定変更部13、及び解除部14を有している。マップ部10は、予め例えばパーティションの起動時等、各プロセッサノードから見たときのメモリ空間パーティション全体から見たときのメモリ空間に、使用コアI/Oデバイスに対応するアドレス空間使用中コアI/O用空間と、予備コアI/Oデバイスに対応するアドレス空間予備コアI/O用空間とをマップする機能を有している。図6は、各プロセッサノードから見たときのメモリ空間を示す概念図である。図6に示されるように、このメモリ空間には、使用コアI/OデバイスのIO空間、使用コアI/OデバイスのMMIOMemoryMappedInputOutput空間、予備コアI/OデバイスのIO空間、および予備コアI/OデバイスのMMIO空間がマップされている。本実施形態では、予備コアI/OデバイスのMMIO空間は、4Gバイトのサイズであり、アドレス200000000000~2000FFFFFFFF16進数にマップされている。また、予備コアIOのIO空間は、4Kバイトのサイズであり、アドレス200200000000~200200000FFF16進数にマップされている。マップ先のベースアドレスおよびサイズは、固定的に設定されていてもよいし、変更可能に設定されていてもよい。また、マップ部10は、メモリ空間に、各I/Oノードのコンフィグレーション空間をマップする機能を有している。図7は、マップされたコンフィグレーション空間を示す概念図である。図7に示されるように、メモリ空間には、複数のI/Oノードのコンフィグレーション空間が、連続的にマップされている。各コンフィグレーション空間には、セグメント番号、及びバス番号最大バス番号及び最小バス番号が割り当てられている。バス番号は、複数のコンフィグレーション空間の間で重複しないように、割り当てられている。再び図5を参照する。抑止部11は、新規トランザクションの発行を抑止する部分である。抑止部11は、使用コアI/O変更指示が与えられた場合に起動し、新規トランザクションの発行を抑止する。コピー部12は、新規トランザクションの発行が抑止された後に、使用コアI/Oデバイスのコピー元レジスタに格納されたデータを、予備コアI/Oデバイスのコピー先レジスタにコピーする機能を有している。コピー部12は、使用中コアI/O用空間におけるアドレスコピー元アドレスで使用コアI/Oデバイスにアクセスし、コピー元レジスタに格納されたデータを読み出す。そして、コピー部12は、予備コアI/O用空間からコピー元アドレスに対応したアドレスを選択し、選択したアドレスをアクセス先アドレスとして、読み出したデータを書き込む旨ためのライトトランザクションを発行する。ルーティング設定変更部13は、複数のプロセッサノード100~115及び複数のI/Oノード120~127に対して、コアI/Oに関するルーティングの設定を変更する機能を有している。ルーティング設定変更部13は、コピー部12によるコピーが完了した後に、ルーティング設定を変更する。解除部14は、複数のプロセッサ101~115についてトランザクションの発行抑止を解除する部分である。解除部14は、ルーティング設定変更部13によるルーティング設定の変更が完了した後に、新規トランザクションの発行抑止を解除する。ここで、本実施形態に係る情報処理装置1における情報の転送フォーマットについて説明する。本実施形態では、各ノードにおいて発行されたトランザクションが、パケット単位で送受信される。パケットは、論理的な情報の転送単位であり、ひとつ以上のフリットから構成されるものと定義される。フリットは固定のビット幅を持ち、本実施形態ではビット幅が90ビットであるものとする。フリットには、ヘッダフリット、及びデータフリットの2種類が存在する。図8は、各フリットの転送フォーマットを示している。各フリットのビット89:88はストローブであり、フリットが有効であること、および、フリットの種類を示している。ストローブが002進数の場合はフリットが無効であることを示し、012進数の場合はヘッダフリットであることを示し、102進数の場合はデータフリットであることを示す。このコード定義は一例である。パケットは、1個のヘッダフリットと、0個、1個、2個、4個または8個のデータフリットから構成される。よって、本実施形態において、パケットは、最小では1個のフリットから構成され、最大では9個のフリットから構成される。フリットには、エラーの検出や訂正の目的でECCやパリティが付加されるが、本発明とは直接関係しないので、その詳細は省略する。ヘッダフリットのビット87:0には、それぞれ8ビットの5個のフィールドと48ビットのアドレスフィールドが定義される。これらのフィールド定義は一例であり、情報処理装置のリソース、プロトコルおよびトポロジーに依存して決定される。コマンドコードは、ターゲットの装置に対する動作を指定するコードが格納されるフィールドである。指定される動作としては、例えば、メモリリード、メモリライト、I/Oリード、I/Oライト、コンフィグレーションリード、コンフィグレーションライト、リプライ、及びコンプリーションが挙げられる。ソースノードIDは、パケットの転送元のプロセッサノードまたはI/Oノードを識別する固有の番号ノードIDと呼ぶが格納されるフィールドである。ターゲットノードIDは、パケットの転送先のプロセッサノードまたはI/Oノードまたはノード制御装置を識別するノードIDが格納されるフィールドである。データレングスは、パケットがリードリクエストの場合に、ターゲットのデータレングスをバイト単位で指定するフィールドである。0016進数~4016進数の場合、0~64バイトを指定する。他の値は未定義である。アドレスは、リクエストのアクセス先アドレスを格納するフィールドである。データフリットのビット71:64には、バイトイネーブルが定義され、ビット63:0に定義される各バイトの有効または無効を指定する。図9は、コンフィグレーション空間にアクセスする場合における、アドレスフィールドのフォーマットの一例を示す図である。ビット47:32は、コンフィグレーション空間がメモリ空間にマップされるときのベースアドレスである。ビット31:28は、ひとつのパーティションで複数のコンフィグレーション空間を使用する場合のセグメント番号である。本実施例ではセグメント番号は4ビットなので最大で16個のセグメントを使用することができる。ビット27:0は、PCI仕様に準拠するフィールドであり、それぞれ、バス番号、デバイス番号、ファンクション番号、拡張レジスタ番号、及びレジスタアドレスを示している。続いて、ノード制御装置130について説明する。図10は、ノード制御装置130の構成の一例を示す図である。本実施形態では、ノード制御装置130は、9個のポート入力部500~508、9個のポート出力部510~518、及びクロスバースイッチ520を有している。ここで、一組のポート入力部とポート出力部とによって、ポートが定義される。例えばプロセッサノード100に接続されるポートは、ポート入力部500とポート出力部510とによって構成される。ノード制御装置130に含まれる9個のポートは、それぞれ、プロセッサノード100~103、I/Oノード120~121、ノード制御装置131~133に接続されている。図11は、ポート入力部500の詳細を示す図である。ポート入力部500~503は、同じ構成である。図11に示されるように、ポート入力部500は、予備コアI/Oアクセス制御回路620を備えている。予備コアI/Oアクセス制御回路620は、レジスタ600、予備コアI/Oアクセス検出回路601、予備コアI/Oアクセスフリット生成回路602、及びセレクタ603を備えている。レジスタ600は、各プロセッサノード100において予備コアI/Oデバイスのコンフィグレーション空間に割り当てられた値セグメント番号、最大バス番号、及び最小バス番号を保持する。レジスタ600は、20ビットのレジスタである。本実施形態では、ビット19:16がセグメント番号を保持し、ビット15:8は最大バス番号を保持し、ビット7:0は最小バス番号を保持する。例えば、予備コアI/Oデバイスに割り当てるコンフィギュレーション空間のセグメント番号が3であり、バス番号の範囲がF0~F216進数である場合、レジスタ600の設定値は、3F2F016進数になる。レジスタ600は、情報処理装置1の初期化時や、情報処理装置の運用中に行われる動的な構成変更時に、システムファームウェアまたはBMCファームウェアによって設定される。但し、レジスタ600の設定に関する詳細については当業者にとってよく知られており、また本発明とは直接関係しないので、詳細な説明は省略する。予備コアI/Oアクセス検出回路601は、プロセッサノード100が発行したトランザクションのアクセス先アドレスが予備コアI/Oデバイスであるか否かを検出する回路である。予備コアI/Oアクセス検出回路601は、プロセッサノード100により発行されたトランザクションに含まれるフリット信号530を取得し、フリット信号530がヘッダフリットであるか否かを判定する。フリット信号530がヘッダフリットである場合、すなわちストローブフィールドが012進数である場合、予備コアI/Oアクセス検出回路601は、コマンドコードフィールドおよびアドレスフィールドの値を、予め定められた固定値及びレジスタ600が保持している値と比較し、比較結果に基づいて、検出結果信号611及びアドレス信号612を生成する。検出結果信号611は、1ビットの信号であり、アクセス先アドレスが予備コアI/Oデバイスである場合に、1になる。アドレス信号612は、予備コアI/Oデバイスに送出するヘッダフリットのアドレスフィールドに使用される値を示す信号である。予備コアI/Oアクセスフリット生成回路602は、フリット信号530がヘッダフリットである場合に、そのアドレスフィールドをアドレス信号612によって示される値に差し換え、変換後のヘッダフリット信号613として出力する。セレクタ603は、検出結果信号611が0ならばフリット信号530を選択し、検出結果信号611が1ならば変換後のヘッダフリット信号613を選択して、フリット信号540としてクロスバースイッチ520に出力する。続いて、本実施形態に係る情報処理装置1の動作方法について説明する。尚、本実施形態では、全てのプロセッサノード100~115およびI/Oノード120~127により、一つのパーティションが構成されているものとする図1参照。ここで、使用中のコアI/Oデバイスは、I/Oノード120に含まれるコアI/Oデバイスであるものとする。パーティションを動作させたままI/Oノード120を切り離したい場合、切り離しを行う前に、使用されるコアI/Oデバイスを変更する必要がある。本実施形態では、使用されるコアI/Oデバイスが、I/Oノード120のコアI/Oデバイスから、I/Oノード127のコアI/Oデバイスに切り替えられる場合の動作について、説明する。図12は、本実施形態に係る情報処理装置の動作方法を示すフローチャートである。ステップS1:コアI/Oデバイスの変更指示まず、オペレータが、BMC図4参照を介して、情報処理装置1に対してコアI/Oデバイスの変更を指示する。オペレータとBMC間のユーザーインタフェースは、WEBUIなどで行われるが、本発明には直接関係しないため、説明を省略する。ステップS2:システムファームウェアの起動コアI/Oデバイスの変更が指示されると、BMCで動作するBMCファームウェアから、複数のプロセッサ100~115のいずれかに対して、割り込み処理として、コアI/Oデバイス変更指示が送られる。本実施形態では、プロセッサ100図1参照に対してコアI/Oデバイス変更指示が送られるものとする。プロセッサ100では、システムファームウェアが起動し、コアI/Oデバイス変更部が実現される。ステップS3:新規トランザクションの発行抑止プロセッサ100では、抑止部11図5参照が、パーティション内の他のプロセッサ101~115に対して、新規トランザクションの発行を抑止する。ステップS4:実行中トランザクションの完了を待機また、抑止部11は、すべてのプロセッサ100~115において実行中であるトランザクションの完了を待つ。新規トランザクションの発行の抑止と、実行中のトランザクションの完了の確認方法は、プロセッサの実装形態に依存し、本発明には直接関係しないため、説明しない。ステップS5:コピー次に、プロセッサ100のコピー部12図5参照が、I/Oノード120のコアI/Oデバイス使用コアI/Oデバイス内のレジスタの内容を、I/Oノード127の予備コアI/Oデバイス予備コアI/Oデバイスに、コピーする。ステップS6:ルーティングの設定変更次に、プロセッサ100のルーティング設定変更部13図5参照が、複数のプロセッサノード100~115および複数のI/Oノード120~127について、コアI/Oデバイスに関するルーティングの設定を変更する。これにより、I/Oノード120内の使用コアI/Oデバイスへ転送されていたトランザクションが、I/Oノード127内の予備コアI/Oデバイスに転送されるようになる。ステップS7:トランザクションの発行抑止の解除次に、プロセッサ100の解除部14が、他のプロセッサ101~115についてトランザクションの発行抑止を解除し、プロセッサ100の制御をOSに返す。以上のステップS1~S7の動作により、パーティションにおいて使用されるコアI/Oデバイスが、I/Oノード120内のコアI/Oデバイスから、I/Oノード127内のコアI/Oデバイスに変更される。続いて、ステップS5における動作について、具体例を用いて、より詳細に説明する。各コアI/Oデバイス内のレジスタは、各コアI/Oデバイス内において、メモリ空間、I/O空間、及びコンフィグレーション空間のいずれかにマップされる。従って、本実施形態ではそれぞれの場合の具体例について、具体例1乃至3を用いて説明する。尚、プロセッサ100から見たときのメモリ空間には、図6及び図7に示した状態で、各空間がマップされているものとする。<具体例1>具体例1では、コピー元レジスタが、コアI/Oデバイス内におけるメモリ空間にマップされたレジスタである場合について説明する。尚、使用コアI/Oデバイスにおいてコピー元レジスタに割り当てられたアドレスは、FED0004016進数であるものとし、コピー元レジスタには4バイトのデータが格納されているものとする。まず、プロセッサ100では、コピー部12が、使用コアI/OデバイスのMMIO空間図6参照を用いて、アドレスFED0004016進数へのメモリリードトランザクションを発行する。メモリリードトランザクションは、ノード制御装置130を経由して、I/Oノード120に転送される。I/Oノード120内では、I/O制御装置300図3参照を介して、コアI/Oデバイス314にメモリリードトランザクションが転送される。使用コアI/Oデバイス314は、メモリ空間のFED0004016進数にマップされるレジスタコピー元レジスタに格納されたデータをリードする。リードされたデータは、リプライとしてI/O制御装置300に返却され、ノード制御装置130を介してプロセッサ100に転送される。プロセッサ100では、コピー部12が、リードしたデータをライトするライトトランザクションを発行する。ここで、コピー部12は、予備コアI/OデバイスのMMIO空間図6参照におけるアドレスであって、コピー元レジスタのアドレスに対応するアドレスを、アクセス先アドレスに設定する。すなわち、コピー部12は、使用コアI/Oデバイスにおいて割り当てられたコピー元レジスタのアドレスFED00040に、予備コアI/OデバイスのMMIO空間のベースアドレス200000000000を加えたアドレスを、アクセス先アドレスに設定する。すなわち、コピー部12は、アドレス2000FED0004016進数をアクセス先アドレスとして、ライトトランザクションを発行する。発行されたライトトランザクションは、ノード制御装置130に転送される。ノード制御装置103では、ポート入力部500図11参照がライトトランザクションを取得する。ポート入力部500では、予備コアI/Oアクセス制御回路620が、ライトトランザクションのアクセス先アドレスを変換する。以下に、予備コアI/Oアクセス制御回路620の動作について、詳述する。図13A及び図13Bは、予備コアI/Oアクセス制御回路620の動作を示すフローチャートである。ステップS11:予備コアI/Oアクセス制御回路620では、予備コアI/Oアクセス検出回路601が、トランザクションのアクセス先が、予備コアI/Oデバイスのメモリ空間であるか否かを確認する。すなわち、予備コアI/Oアクセス検出回路601は、トランザクションのパケットのヘッダフリットを確認する。予備コアI/Oアクセス検出回路601は、コマンドフィールド図8参照が、メモリ空間アクセスメモリライトを示すコマンドであるか否かを確認する。また、予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:32が、200016進数であるかを確認する。図6に示したように、ビット47:32が200016進数である場合には、アクセス先アドレスが予備コアI/Oデバイスのメモリ空間であることになる。トランザクションのアクセス先が予備コアI/Oデバイスのメモリ空間である場合、次のステップS12の処理が行われる。トランザクションのアクセス先が予備コアI/Oデバイスのメモリ空間ではない場合、ステップS14の処理が行われる。本具体例では、コマンドフィールドがメモリ空間アクセスのコマンドメモリライトであり、アドレスフィールドのビット47:32は200016進数である。従って、予備コアI/Oアクセス検出回路601は、トランザクションのアクセス先が予備コアI/Oデバイスのメモリ空間であると判断し、ステップS12の処理を行う。尚、ステップS14の処理が行われる場合の動作については、具体例2及び3において説明する。ステップS12:予備コアI/Oアクセス検出回路601は、アドレスフィールドの値を、使用コアI/Oデバイスにおいてコピー先レジスタに割り当てられた値に差し換え、アドレス信号612図11参照として出力する。具体的には、予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:32を000016進数に差し替え、アドレス信号612として出力する。すなわち、本具体例では、アドレス信号612として、0000FED0004016進数を示す信号が出力される。すなわち、アドレス信号612として、アクセス先のアドレス2000FED0004016進数から、予備コアI/OデバイスのMMIO空間のベースアドレス200000000000図6参照を減じたアドレスが、出力される。ステップS13:また、予備コアI/Oアクセス検出回路601は、検出結果信号611図11参照として1を示す値を出力する。その後、予備コアI/Oアクセスフリット生成回路602が、アドレス信号612を取得する。予備コアI/Oアクセスフリット生成回路602は、ヘッダフリット530のアドレスフィールドをアドレス信号612によって示される値に差し替え、変換後のヘッダフリット信号613を生成する。変換後のヘッダフリット信号613は、セレクタ603に通知される。セレクタ603は、既述のように、検出結果信号611が1であるときに変換後のヘッダフリット信号613を選択し、検出結果信号611が0のときにはフリット信号530を出力するように構成されている。本具体例では、検出結果信号611として1を示す信号が供給される。従って、セレクタ603は、変換後のヘッダフリット信号613を選択し、フリット信号540としてクロスバースイッチ520に向けて出力する。これにより、プロセッサノード100により発行されたライトトランザクションのアクセス先アドレスが、2000FED0004016進数からFED0004016進数に変更される。変換後のライトトランザクションは、ノード制御装置133図1参照を介して、I/Oノード127に転送される。I/Oノード127内では、I/O制御装置300を経由してコアI/Oデバイス314に変換後のライトトランザクションが転送される。コアI/Oデバイス314内では、メモリ空間のアドレスFED0004016進数にマップされるレジスタコピー先レジスタに、4バイトの値がライトされる。ライトが完了すると、コンプリーションがI/O制御装置300に返却され、ノード制御装置133およびノード制御装置130を経由してプロセッサ100に返却される。以上により、使用コアI/Oデバイスにおけるメモリ空間のアドレスFED0004016進数にマップされるレジスタから、予備コアI/Oデバイスにおけるメモリ空間のアドレスFED0004016進数にマップされるレジスタに、データがコピーされる。<具体例2>次いで、具体例2について説明する。具体例2では、コピー元レジスタが、使用コアI/OデバイスにおけるI/O空間にマップされるレジスタである場合について説明する。コピー元レジスタは、I/O空間のアドレス00C0にマップされており、1バイトのデータを保持しているものとする。プロセッサ100では、コピー部12が、使用コアIOデバイスのI/O空間図6参照を利用して、アドレス00C016進数のリードトランザクションを発行する。リードトランザクションは、ノード制御装置130を経由してI/Oノード120に転送される。I/Oノード120内では、I/O制御装置300を介してコアI/O314にトランザクションが転送され、I/O空間の00C016進数にマップされるレジスタの値がリードされる。リードされた値は、リプライとしてI/O制御装置300に返却され、ノード制御装置130を経由してプロセッサ100に転送される。次に、コピー部12は、リードした1バイトの値をライトするライトトランザクションを発行する。ここで、コピー部12は、予備コアI/OデバイスのIO空間図6参照におけるアドレスであって、コピー元レジスタのアドレスに対応するアドレスを、アクセス先アドレスに設定する。すなわち、コピー部12は、使用コアI/Oデバイスにおいて割り当てられたコピー元レジスタのアドレス00C0に、予備コアI/OデバイスのIO空間のベースアドレス2000200000000を加えたアドレスを、アクセス先アドレスに設定する。すなわち、コピー部12は、アドレス2002000000C016進数をアクセス先アドレスとして、ライトトランザクションを発行する。ライトトランザクションは、ノード制御装置130に転送され、ノード制御装置130のポート入力部500に入力される。ポート入力部500では、予備コアI/Oアクセス制御回路620が、ライトトランザクションのアクセス先アドレスを、変換する。予備コアI/Oアクセス制御回路620では、図13A及び図13Bに示したフローチャートによって、処理が行われる。すなわち、予備コアI/Oアクセス検出回路601が、トランザクションのアクセス先が、予備コアI/Oデバイスのメモリ空間であるか否かを確認するステップS11。本具体例では、トランザクションの予備コアI/Oデバイスのメモリ空間ではないので、ステップS14の処理が実行される。ステップS14以降の処理について、以下に詳述する。ステップS14:予備コアI/Oアクセス検出回路601は、トランザクションのアクセス先が、予備コアI/OにおけるI/O空間であるか否かを判定する。すなわち、予備コアI/Oアクセス検出回路601は、ヘッダフリットのコマンドフィールドがI/O空間アクセスのコマンドであるか否かを判定する。また、アドレスフィールドのビット47:12が、20020000016進数であるか否かを確認する。ビット47:12が20020000016進数であれば、アクセス先は予備コアI/Oデバイスであることになる図6参照。トランザクションのアクセス先が予備コアI/OデバイスにおけるI/O空間である場合、次のステップS15の処理が実行される。そのアクセス先が予備コアI/OデバイスにおけるI/O空間でない場合、ステップS16の処理が実行される。本具体例では、コマンドフィールドがI/O空間アクセスのコマンドであり、アドレスフィールドのビット47:12が20020000016進数である。従って、予備コアI/Oアクセス検出回路601は、トランザクションのアクセス先が予備コアI/OデバイスのI/O空間であると判断し、ステップS15の処理を行う。尚、ステップS16の処理が行われる場合の動作については、具体例3において説明する。ステップS15:予備コアI/Oアクセス検出回路601は、アドレスフィールドのビット47:12を00000000016進数に差し替え、アドレス信号612として出力する。すなわち、アドレス信号612として、0000000000C0を示す信号を出力する。すなわち、アドレス信号612として、アクセス先のアドレス2002000000C016進数から、予備コアI/OデバイスのIO空間のベースアドレス200200000000図6参照を減じたアドレスが、出力される。また、予備コアI/Oアクセス検出回路601は、検出結果信号611として、1を示す信号を出力するステップS13。予備コアI/Oアクセスフリット生成回路は、ヘッダフリットのアドレスフィールドをアドレス信号612に差し替え、ヘッダフリット信号613として出力する。セレクタ603は、検出結果信号611が1であるため、ヘッダフリット信号613を選択し、フリット信号540としてクロスバースイッチ520へ出力する。これにより、トランザクションのアクセス先アドレスが、2002000000C016進数から00C016進数に変更される。ノード制御装置130から出力されたライトトランザクションは、ノード制御装置133を経由してI/Oノード127に転送される。I/Oノード127内では、I/O制御装置300を経由してコアI/O314にトランザクションが転送され、I/O空間の00C016進数にマップされるレジスタに、1バイトの値がライトされる。ライトが完了すると、コンプリーションがI/O制御装置300に返却され、ノード制御装置133およびノード制御装置130を経由してプロセッサ100に返却される。以上の動作により、使用コアI/OデバイスにおけるI/O空間のアドレス00C016進数にマップされたレジスタから、予備コアI/OデバイスにおけるI/O空間のアドレス00C0にマップされるレジスタに、データがコピーされる。<具体例3>次いで、具体例3について説明する。具体例3では、コピー元レジスタが、コンフィグレーション空間図7参照にマップされるレジスタである場合について説明する。コピー元レジスタは、コンフィグレーション空間におけるセグメント番号016進数、バス番号0016進数、デバイス番号000002進数、ファンクション番号0002進数、拡張レジスタ番号016進数、レジスタアドレスA016進数にマップされる4バイトのレジスタであるものとする。また、コンフィグレーション空間のベースアドレスは、1000であるものとする。この場合、コピー元レジスタのアドレスは、1000000000A0になる。また、予備コアI/Oデバイスに割り当てられるコンフィグレーション空間は、セグメント番号が316進数であり、バス番号がF0~F216進数であるものとする。すなわち、レジスタ600図11参照には、3F2F016進数が設定されているものとする。プロセッサ100では、コピー部12が、コンフィグレーション空間のアドレス1000000000A016進数から、4バイトのデータをリードする。プロセッサ100からアドレス1000000000A016進数へのコンフィグレーションリードが発行されると、ノード制御装置130を経由してI/Oノード120へトランザクションが転送される。I/Oノード120内では、I/O制御装置300を経由してコアI/Oデバイス314にトランザクションが転送される。コアI/Oデバイス314では、コンフィグレーション空間のバス番号0016進数、デバイス番号000002進数、ファンクション番号0002進数、拡張レジスタ番号016進数、レジスタアドレスA016進数にマップされるレジスタの値がリードされる。リードされた値は、リプライとしてI/O制御装置300に返却され、ノード制御装置130を経由してプロセッサ100に転送される。次に、コピー部12は、リードした4バイトの値を、コンフィグレーション空間のアドレス10003F0000A016進数に書き込む旨を示すライトトランザクションを発行する。10003F0000A016進数によって示されるアドレスは、セグメント番号316進数、バス番号F016進数、デバイス番号000002進数、ファンクション番号0002進数、拡張レジスタ番号016進数、レジスタアドレスA016進数である。ライトトランザクションは、ノード制御装置130に転送され、ノード制御装置130のポート入力部500に入力される。ポート入力部500では、予備コアI/Oアクセス制御回路620が、ライトトランザクションのアクセス先アドレスを、変換する。予備コアI/Oアクセス制御回路620では、図13A及び図13Bに示したフローチャートによって、処理が行われる。すなわち、予備コアI/Oアクセス検出回路601が、トランザクションのアクセス先が、予備コアI/Oデバイスのメモリ空間であるか否かを確認するステップS11。本具体例では、アクセス先はトランザクションの予備コアI/Oデバイスのメモリ空間ではないので、ステップS14の処理が実行される。ステップS14では、予備コアI/Oアクセス検出回路により、トランザクションのアクセス先が、予備コアI/OデバイスのI/O空間であるか否かが確認される。本具体例では、アクセス先はI/O空間ではないので、ステップS16の処理が実行される。ステップS16以降の処理について、以下に詳述する。ステップS16:予備コアI/Oアクセス検出回路601は、トランザクションが、予備コアI/Oデバイスのコンフィグレーション空間をターゲットとするものであるか否かを判定する。具体的には、予備コアI/Oアクセス検出回路は、トランザクションのヘッダフリットをチェックし、コマンドフィールドが、コンフィグレーション空間アクセスのコマンドであるか否かを確認する。また、予備コアI/Oアクセス検出回路601は、アドレスフィールドにおけるセグメント番号およびバス番号が、レジスタ600によって指定される範囲に含まれるか否かをチェックする。トランザクションが、予備コアI/Oデバイスのコンフィグレーション空間をターゲットとするものであるである場合、次のステップS17の処理が行われる。トランザクションが、予備コアI/Oデバイスのコンフィグレーション空間をターゲットとするものではない場合、予備コアI/Oアクセス検出回路601は、アドレス信号612として0を示す信号を出力しステップS18、検出結果信号611として0を示す信号を出力するステップS19。本具体例では、コマンドフィールドは、コンフィグレーション空間アクセスのコマンドである。また、アドレスフィールドにおけるセグメント番号は、316進数であり、レジスタ600のビット19:16に一致する。更に、アドレスフィールドにおけるバス番号は、F016進数であり、レジスタ600のビット15:8以下であり、ビット7:0以上である。従って、予備コアI/Oアクセス検出回路601は、トランザクションが、予備コアI/Oデバイスのコンフィグレーション空間をターゲットとするものであると判断し、次のステップS17の処理が行われる。ステップS17:予備コアI/Oアクセス検出回路601は、アドレスフィルールドのバス番号について、レジスタ600に記載された最小バス番号を減じ、減じた後のアドレスフィールドの値を示す信号を、アドレス信号612として出力する。すなわち、アドレス信号612として、1000300000A016進数を示す信号が出力される。また、予備コアI/Oアクセス検出回路601は、検出結果信号611として、1を示す信号を出力する。予備コアI/Oアクセスフリット生成回路602は、ヘッダフリットのアドレスフィールドをアドレス信号612に差し替え、変換後のヘッダフリット信号613を生成する。セレクタ603は、検出結果信号611が1を示すため、変換後のヘッダフリット信号613を選択し、フリット信号540としてクロスバースイッチ520に出力する。これにより、トランザクションのアドレスが、10003F0000A016進数から1000300000A016進数に変更される。ノード制御装置130から出力されたトランザクションは、ノード制御装置133を経由してI/Oノード127に転送される。I/Oノード127内では、I/O制御装置300を経由してコアI/Oデバイス314にトランザクションが転送される。コアI/Oデバイス314においては、コンフィグレーション空間のバス番号0016進数、デバイス番号000002進数、ファンクション番号0002進数、拡張レジスタ番号016進数、レジスタアドレスA016進数にマップされるレジスタに、4バイトの値がライトされる。ライトが完了すると、コンプリーションがI/O制御装置300に返却され、ノード制御装置133およびノード制御装置130を経由してプロセッサ100に返却される。以上の処理により、コアI/Oデバイスにおいて、コンフィグレーション空間のセグメント番号016進数、バス番号0016進数、デバイス番号000002進数、ファンクション番号0002進数、拡張レジスタ番号016進数、レジスタアドレスA016進数にマップされるレジスタが、コピーされる。以上説明したように、本実施形態によれば、使用コアI/Oデバイスにおけるコピー元レジスタのアドレスと、予備コアI/Oデバイスにおけるコピー先レジスタのアドレスとを、同一にすることができる。これにより、使用中のコアI/Oデバイスを含むI/Oノードを切り離す場合であっても、パーティションを再起動することなく、使用するコアI/Oデバイスを予備のコアI/Oデバイスに変更することができ、情報処理装置の可用性を向上させることができる。