基板主面に対して垂直に配置された柱状電極と、前記基板主面に対して平行に配置された第1の導電層と、前記第1の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第2の導電層と、前記柱状電極と前記第1の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記第2の導電層との間に設けられた絶縁層と、を備える、不揮発性メモリセル。前記半導体層は、前記第1の導電層の上に配置され、前記第2の導電層は、前記半導体層の上に配置され、前記抵抗変化層は、前記第1の導電層と同じ母体元素を有している、請求項1に記載の不揮発性メモリセル。前記抵抗変化層は、前記柱状電極と前記第1の導電層との交差部にのみ形成されている、請求項2に記載の不揮発性メモリセル。前記抵抗変化層は、前記抵抗変化層と前記柱状電極との界面から前記第1の導電層へ向かって、前記抵抗変化層の酸素不足度が大きくなる、請求項2に記載の不揮発性メモリセル。前記第2の導電層は、前記抵抗変化層と同じ母体金属で構成される、請求項1に記載の不揮発性メモリセル。前記抵抗変化層は、第1の金属酸化物を有する第1の抵抗変化層と、酸素不足度が前記第1の金属酸化物の酸素不足度よりも大きい第2の金属酸化物を有する第2の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、請求項1に記載の不揮発性メモリセル。前記第1の抵抗変化層は、前記柱状電極の側面に接して、当該側面を被覆するように形成され、前記第2の抵抗変化層は、前記第1の抵抗変化層と前記第1の導電層との交差部のみに形成されている、請求項6に記載の不揮発性メモリセル。基板主面に対し垂直に配置された複数の柱状電極と、前記基板主面に対して平行に配置された第1の導電層と、前記第1の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第2の導電層とからなる複数の積層体と、複数の層間絶縁膜とが、交互に積層された積層構造と、前記柱状電極と前記各第1の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記各半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記各第2の導電層との間に設けられた絶縁層と、を備える、不揮発性メモリセルアレイ。前記半導体層は、前記第1の導電層の上に配置され、前記第2の導電層は、前記半導体層の上に配置され、前記抵抗変化層は、前記第1の導電層と同じ母体元素を有している、請求項8に記載の不揮発性メモリセルアレイ。前記抵抗変化層は、前記柱状電極と前記第1の導電層との交差部にのみ形成されている、請求項9に記載の不揮発性メモリセルアレイ。前記抵抗変化層は、前記抵抗変化層と前記柱状電極との界面から前記第1の導電層へ向かって、前記抵抗変化層の酸素不足度が大きくなる、請求項9に記載の不揮発性メモリセルアレイ。前記第2の導電層は、前記抵抗変化層と同じ母体金属で構成される、請求項8に記載の不揮発性メモリセルアレイ。前記抵抗変化層は、第1の金属酸化物を有する第1の抵抗変化層と、酸素不足度が前記第1の金属酸化物の酸素不足度よりも大きい第2の金属酸化物を有する第2の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、請求項8に記載の不揮発性メモリセルアレイ。前記第1の抵抗変化層は、前記柱状電極の側面に接して、当該側面を被覆するように形成され、前記第2の抵抗変化層は、前記第1の抵抗変化層と前記第1の導電層との交差部のみに形成されている、請求項13に記載の不揮発性メモリセルアレイ。前記複数の柱状電極は、前記基板主面内に行列状に分布する位置に配置される、請求項8に記載の不揮発性メモリセルアレイ。前記抵抗変化層は、酸素不足型金属酸化物で構成される、請求項8に記載の不揮発性メモリセルアレイ。前記第1の導電層および前記抵抗変化層の母体金属元素はタンタルである、請求項8に記載の不揮発性メモリセルアレイ。基板上に、層間絶縁膜、第1の導電層、半導体層、及び第2の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に1つ以上形成する工程aと、前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程bと、前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第1の導電層の側面表層に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を形成すると同時に、前記半導体層、前記第2の導電層の側面表層にそれぞれ絶縁膜を形成する工程cと、前記帯状溝に充填材料を埋め込み、前記充填材料の一部をエッチングにて除去することにより、コンタクトホールを形成する工程dと、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記抵抗変化層に接続する柱状電極を形成する工程eと、前記帯状溝内の前記充填材料の残部を除去する工程fと、前記帯状溝内の前記充填材料の残部が除去されてできた空間に露出した前記第1の導電層を酸化することにより絶縁膜を形成する工程gと、を含む、不揮発性メモリセルアレイの製造方法。前記工程cにおいて、酸化処理を2回行い、酸素含有量が大きい第1の抵抗変化層と、酸素含有量が小さい第2の抵抗変化層をそれぞれ形成する、請求項18に記載の不揮発性メモリセルアレイの製造方法。基板上に、層間絶縁膜、第1の導電層、半導体層、及び第2の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に1つ以上形成する工程aと、前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程bと、前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第1の導電層の側面表層に、第2の抵抗変化層を形成すると同時に、前記半導体層、前記第2の導電層の側面表層にそれぞれ絶縁膜を形成する工程hと、前記帯状溝に充填材料を埋め込み、前記充填材料の一部をエッチングにて除去することにより、コンタクトホールを形成する工程dと、前記コンタクトホールの内壁に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する第1の抵抗変化層を形成する工程iと、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記第1の抵抗変化層に接続する柱状電極を形成する工程jと、前記帯状溝内の前記充填材料の残部を除去する工程fと、前記帯状溝内の前記充填材料の残部が除去されてできた空間に露出した前記第1の導電層を酸化することにより絶縁膜を形成する工程gと、を含む、不揮発性メモリセルアレイの製造方法。しかしながら、特許文献1、2の構成では、コンタクトホール中に各種の材料を埋め込む工程が、金属シリサイド層1514、抵抗変化層1515、金属層1516、および柱状電極1517の計4回必要となる。特許文献3の構成では、コンタクトホール中に各種の材料を埋め込む工程が、抵抗変化層1613、第1半導体層1614、第2半導体層1615、および柱状電極1616の計4回必要となり、プロセスが複雑となるという課題を有している。本発明は、上記課題を解決し、プロセスが簡素で、安定したメモリ性能を有する不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法を提供することを目的とするものである。前記従来の課題を解決するために、本発明の1つの態様に係る不揮発性メモリセルは、基板主面に対して垂直に配置された柱状電極と、前記基板主面に対して平行に配置された第1の導電層と、前記第1の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第2の導電層と、前記柱状電極と前記第1の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記第2の導電層との間に設けられq絶縁層と、を備える。ここで、前記半導体層は、前記第1の導電層の上に配置され、前記第2の導電層は、前記半導体層の上に配置され、前記抵抗変化層は、前記第1の導電層と同じ母体元素を有している、としてもよい。また、前記抵抗変化層は、第1の金属酸化物を有する第1の抵抗変化層と、酸素不足度が前記第1の金属酸化物の酸素不足度よりも大きい第2の金属酸化物を有する第2の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、としてもよい。このような構成において、柱状電極、抵抗変化層、第1の導電層は基板の主面と平行な方向に抵抗変化素子を構成し、第1の導電層、半導体層、第2の導電層は基板の主面と垂直な方向に双方向性の整流特性をもつダイオード素子を構成し、その結果、抵抗変化素子と前記ダイオード素子とが直列に接続された不揮発性メモリセルが構成される。本発明の1つの態様に係る不揮発性メモリセルアレイは、基板主面に対し垂直に配置された複数の柱状電極と、前記基板主面に対して平行に配置された第1の導電層と、前記第1の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第2の導電層とからなる複数積層体と、複数の層間絶縁膜とが、交互に積層された積層構造と、前記柱状電極と前記各第1の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記各半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記各第2の導電層との間に設けられた絶縁層と、を備える。本発明の1つの態様に係る不揮発性メモリセルアレイの製造方法は、基板上に、層間絶縁膜、第1の導電層、半導体層、及び第2の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に1つ以上形成する工程aと、前記積層構造を積層方向に貫通する帯状溝を形成する工程bと、前記帯状溝中に露出する前記積層構造の表層を酸化させることにより、前記第1の導電層の表層に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を形成すると同時に、前記半導体層、前記第2の導電層の表層にそれぞれ絶縁膜を形成する工程cと、前記帯状溝にポリシリコンを埋め込み、前記ポリシリコンの一部をエッチングにて除去することにより、コンタクトホールを形成する工程dと、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記抵抗変化層に接続する柱状電極を形成する工程eと、前記帯状溝内の前記ポリシリコンの残部を除去する工程fと、前記帯状溝内の前記ポリシリコンの残部が除去されてできた空間に露出した前記第1の導電層を酸化することにより絶縁膜を形成する工程gと、を含む。本発明の1つの態様に係る不揮発性メモリセルアレイの製造方法は、基板上に、層間絶縁膜、第1の導電層、半導体層、及び第2の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に1つ以上形成する工程aと、前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程bと、前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第1の導電層の側面表層に、第2の抵抗変化層を形成すると同時に、前記半導体層、前記第2の導電層の側面表層にそれぞれ絶縁膜を形成する工程hと、前記帯状溝にポリシリコンを埋め込み、前記ポリシリコンの一部をエッチングにて除去することにより、コンタクトホールを形成する工程dと、前記コンタクトホールの内壁に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する第1の抵抗変化層を形成する工程iと、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記第1の抵抗変化層に接続する柱状電極を形成する工程jと、前記帯状溝内の前記ポリシリコンの残部を除去する工程fと、前記帯状溝内の前記ポリシリコンの残部が除去されてできた空間に露出した前記第1の導電層を酸化することにより絶縁膜を形成する工程gと、を含む。本発明に係るメモリセルおよびメモリセルアレイの構造は、コンタクトホールを形成した後に、導電層の一部を酸化処理して抵抗変化層を形成することにより製造できるため、製造工程を簡素化できる。また、膜厚の均一性が制御しやすく、不揮発性メモリセルアレイの信頼性が向上する。また、直列接続ダイオードにより隣接するメモリセル間のクロストークを抑えるように電気的に分離することができる。以下、本発明の実施の形態について、図面を参照しながら説明する。実施の形態1図1A~図1Cに本発明の実施の形態1に係る不揮発性メモリセル10を示す。図1Aは不揮発性メモリセル10の断面図であり、図1Bは不揮発性メモリセル10の等価回路図であり、図1Cは不揮発性メモリセル10の斜視図である。図1Aおよび図1Cに示されるように、不揮発性メモリセル10は、柱状電極12、層間絶縁膜16、抵抗変化層14、第1の導電層13、半導体層17、第2の導電層18により構成されている。第1の導電層13の一部に、第1の抵抗変化層13a、第2の抵抗変化層13b、絶縁層13cが形成されている。抵抗変化層14は、第1の抵抗変化層13aおよび第2の抵抗変化層13bで構成される。半導体層17および第2の導電層18の一部に、絶縁層17a、17b、18a、18bが形成されている。層間絶縁膜16は、基板の主面図示せずと平行に形成され、層間絶縁膜16に積層方向に接して第1の導電層13が配置され、第1の導電層13に積層方向に接して半導体層17が配置され、半導体層17に積層方向に接して第2の導電層18が配置される。第1の導電層13、半導体層17、第2の導電層18は、図1Aおよび図1Cに示される順に積層されてもよく、また、逆順に積層されてもよい。柱状電極12、抵抗変化層14、及び第1の導電層13は基板の主面と平行な方向に抵抗変化素子15を構成し、第1の導電層13、半導体層17、第2の導電層18は基板の主面と垂直な方向に双方向性の整流特性を持つMSMMetal-Semiconductor-Metal型のダイオード素子19を構成し、図1Bの等価回路図に示されるような、抵抗変化素子15と前記ダイオード素子19とが直列に接続された不揮発性メモリセル10が構成される。なお図1Bでは、柱状電極12と第2の導電層18とはそれぞれ配線として描かれている。不揮発性メモリセル10において、抵抗変化層14は柱状電極12と第1の導電層13間に介在して構成されている。また、抵抗変化層14は電気的信号の印加に基づいて、抵抗値が異なる2以上の状態に変化する特性を有しており、1つの状態から別の状態に選択的に変化させることができる。したがって、不揮発性メモリセル10は、柱状電極12と第1の導電層13間に駆動電圧または駆動電流を印加することにより、柱状電極12と第1の導電層13間の抵抗値を選択的に変化させることができる。典型的には、抵抗変化層14は、相対的に電気抵抗値が高い高抵抗状態と、電気抵抗値が低い低抵抗状態との2つの状態を有する。このとき、不揮発性メモリセル10は、所定の閾値以上の駆動電圧または駆動電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。抵抗変化層14は酸素不足型の金属酸化物から構成されることができる。当該金属酸化物の母体金属はタンタルTa、ハフニウムHf、チタニウムTi、タングステンW、ニッケルNi、鉄Fe等の遷移金属が望ましい。ここで、酸素不足型の金属酸化物とは、化学量論的組成を有する金属酸化物通常は絶縁体の組成より酸素含有量が少ない金属酸化物を指し、通常は半導体的な振る舞いをするものが多い。前記例示した母体金属の酸素不足型酸化物を抵抗変化層14に用いることで、2値の抵抗値間の抵抗変化を再現性よく、かつ安定して動作させることができる。抵抗変化層14の酸素含有量は、抵抗変化層14と柱状電極12との界面から第1の導電層13へ向かって低くなっている。抵抗変化層14を酸化処理によって形成すると、抵抗変化層14の酸素含有量が柱状電極12から離れるにつれて連続的に減少するように形成することができる。これは、酸化処理工程において、第1の導電層13の内部に侵入する酸素の量がコンタクトホールから離れるにつれて減少するためである。このうち、酸素含有量が相対的に高い層が第1の抵抗変化層13aであり、酸素含有量が相対的に低い層が第2の抵抗変化層13bである。この場合、酸素含有量は酸化処理を行う面からの距離にしたがって次第に減少するため、図1Aに示すように明確には積層構造とならない。しかしながら、第1の抵抗変化層13aの領域の酸素含有量が第2の抵抗変化層13bより大きいことが重要なので、わかりやすくするため積層構造を用いて図示している。なお、酸化処理工程を異なる条件で2度行い、第1の抵抗変化層13aの酸素含有量と第2の抵抗変化層13bの酸素含有量の差異を、より明確に形成することもできる。第1の抵抗変化層13aは、正の駆動電圧または駆動電流の印加第1の抵抗変化層13aから第2の抵抗変化層13bの方向に電流が流れるにより、第2の抵抗変化層13bから酸素イオンを受容し、高抵抗化すると推認される。これとは反対に、負の駆動電圧または駆動電流の印加により、第1の抵抗変化層13aは、受容した酸素イオンを第2の抵抗変化層13bへ拡散し、低抵抗化すると推認される。なお、第1の抵抗変化層13aの低抵抗化は、第1の抵抗変化層13aの一部の領域のみで発生してもよい。以上の第2の抵抗変化層の役割およびその根拠となる実験データは、本願の出願人が出願した発明に係る国際公開第2008/149484号特許文献4に詳述されているので、詳しくはそれを参照されたい。なお、抵抗変化層14は、2層であることに限定されない。1層からなる抵抗変化層14に抵抗変化現象を発現させるために、抵抗変化層14に対してフォーミング工程抵抗変化層14に正または負の、通常動作時に印加する電圧より高い電圧を1回乃至複数回印加し、正の電圧が印加される界面近傍に酸素含有量が大きい層を電気的に形成する工程を行ってもよい。第1の導電層13は、酸素含有量の少ない酸素不足型の金属酸化物例えば、比抵抗にして10mΩcm以下あるいは酸素を含有しない金属を用いてもよい。前者の場合、第1の導電層13から抵抗変化層14を形成しやすくなる利点がある。後者の場合、第1の導電層13の抵抗が低くなり、消費電力を削減できる利点がある。半導体層17は例えばSiNyから構成される。SiNyはいわゆる窒化シリコンのことであり、yの値は窒化の程度組成比を示し、SiNyの電気伝導特性はyの値によって大きく変化する。具体的には、いわゆる化学量論組成y=1.33、つまりSi3N4では絶縁体であるが、これより窒素の比率を小さくすると即ち、yの値を小さくするとSiNyは次第に半導体として振舞うようになる。半導体層17は、アモルファスSiや他の半導体材料を用いてもよい。第1の導電層13及び第2の導電層18は、それぞれ半導体層17と接触してショットキー接合を形成する材料であり、第1の導電層13、半導体層17、及び第2の導電層18でMSMダイオードを構成する。第2の導電層18はTiN、TaN等によって構成されてもよい。例えば、第1の導電層13はTaOx、半導体層17はSiNy、第2の導電層18はTaNで構成されたMSMダイオードは印加電圧に対して双方向性の整流特性を有し、ブレークダウン電流の大きい電流抑制素子を提供するとともに、該ダイオード素子と抵抗変化素子を組み合わせた信頼性の高い不揮発性記憶素子および不揮発性記憶装置を容易に作成することができる。抵抗変化層14は、層間絶縁膜16上に、第1の導電層13、半導体層17、第2の導電層18を順に積層し、第1の導電層13、半導体層17、第2の導電層18で構成される積層体と層間絶縁膜16とを積層方向に貫通するコンタクトホールを形成した後に、コンタクトホール中に露出する第1の導電層13の一部を酸化処理することで形成される。したがって、コンタクトホールに材料を埋め込む工程は、柱状電極12を埋め込む工程のみとなり、プロセスを簡素化できる。また、酸化処理により抵抗変化層14を形成することで、抵抗変化層14の膜厚制御がしやすい利点を有する。さらに、第1の導電層13を酸化すると同時に、コンタクトホール中に露出する半導体層17のSiNy層の一部も酸化され、表面にSiO2で構成される絶縁層17aが形成され、半導体層17と柱状電極12との間が絶縁され、また、第2の導電層18のTaNやTiN等もコンタクトホール中に露出する部分が同時に酸化され、TaONやTiON等で構成される絶縁層18aが形成され、第2の導電層18と柱状電極12との間が絶縁される。柱状電極12は、導電性に優れる材料例えば、比抵抗にして10mΩcm以下でかつ、柱状電極12の主たる金属材料の標準電極電位が、抵抗変化層14を構成する金属の標準電極電位より高い材料で構成すればよい。前述の抵抗変化材料に対して柱状電極12の材料の具体的な例として、白金Pt、イリジウムIr、パラジウムPd、銅Cu、タングステンWただし、抵抗変化層がタングステン酸化物の場合を除くなどが挙げられる。なお、柱状電極12は、タングステンWなどで構成される導電体の外周面に、上記例示した材料で薄い皮膜を形成した構造であってもよい。柱状電極12に用いる金属の標準電極電位が、第1の導電層13及び抵抗変化層14に用いる金属の標準電極電位より高いことが望ましい理由は、これにより、柱状電極12が抵抗変化層14より酸化されにくくなるため、柱状電極12との界面近傍における抵抗変化層14の酸化還元反応が主として発生し、第1の抵抗変化層13aの酸素含有量が変化することによって、抵抗変化現象が安定化するためである。以上のように、本実施の形態1の構成によれば、1つの酸化工程で、抵抗変化層14を形成すると同時に、半導体層17、第2の導電層18をそれぞれ柱状電極12から電気的に分離するための絶縁膜を形成するため、製造工程を簡素化できる。また、抵抗変化層の膜厚の均一性が制御しやすく、不揮発性メモリセルアレイの信頼性が向上する。実施の形態1の変形例次に、本発明の実施の形態1の変形例に係る不揮発性メモリセルについて説明する。図1Dは、本発明の実施の形態1の変形例に係る不揮発性メモリセル30の一例を示す構成図である。図1Dに示されるように、不揮発性メモリセル30は、図1Cの不揮発性メモリセル10に含まれる抵抗変化素子15を、第1の抵抗変化層31と第2の抵抗変化層32とで構成される抵抗変化層34を用いた抵抗変化素子35で置き換えることによって構成されている。不揮発性メモリセル30において、柱状電極12、抵抗変化層34、及び第1の導電層13は基板の主面と平行な方向に抵抗変化素子35を構成し、第1の導電層13、半導体層17、第2の導電層18は基板の主面と垂直な方向に双方向性の整流特性を持つMSM型のダイオード素子19を構成する。不揮発性メモリセル30は、抵抗変化層34が柱状電極12と第1の導電層13との間に設けられる点、および、抵抗変化素子35が基板の主面と平行な方向に構成され、ダイオード素子19が基板の主面と垂直な方向に形成されている点で、不揮発性メモリセル10と共通の特徴を有している。この共通の特徴により、不揮発性メモリセル30および不揮発性メモリセル10は、次の利点を有する。抵抗変化素子15、35は、後述するように、抵抗変化層14、34中のフィラメント導電パスが変化することにより抵抗値が変化する。そのため、抵抗変化層14、34に印加される電圧または電流密度が高いほど、抵抗変化が起こりやすい。したがって、抵抗変化素子15、35の面積は、小さいことが望ましい。ここで、面積とは、電圧印加方向に対して垂直な面の面積をいう。他方で、ダイオード素子19は、抵抗変化素子15、35に大電流例えば、10000A/cm2以上を流すため、電流容量が大きいことが望ましい。ダイオードの電流容量の大きさは、ダイオードの接合面積の大きさに依存して大きくなるため、ダイオード素子19の面積は大きいことが望ましい。したがって、本実施の形態およびその変形例に係る不揮発性メモリセル10、30は、抵抗変化素子15、35の電圧印加方向とダイオード素子19の電圧印加方向とが異なることにより、一方で抵抗変化素子15、35の面積を小さくし、他方で、ダイオード素子19の面積を大きくすることができる。また、抵抗変化素子15、35の面積は、基板主面に対して水平積層される第1の導電層13の膜厚で規定されるため、抵抗変化素子15、35の面積を、例えば最小加工寸法以下にすることもできる。他方、不揮発性メモリセル30は、第1の抵抗変化層31が柱状電極12の側面に接して当該側面を被覆するように形成される点、および、第2の抵抗変化層32が第1の抵抗変化層31と第1の導電層13との交差部のみに形成されている点で、不揮発性メモリセル10と異なっている。不揮発性メモリセル30は、不揮発性メモリセル10と同様の製造工程に従って、柱状電極12を埋め込むためのコンタクトホールを形成した後、当該コンタクトホール内に第1の抵抗変化層31および柱状電極12をこの順に埋め込むことで製造できる。したがって、コンタクトホールに材料を埋め込む工程が、第1の抵抗変化層31および柱状電極12を埋め込む2つの工程となり、第1の抵抗変化層31を形成する工程と第2の抵抗変化層32を形成する工程とを独立させることができる。その結果、不揮発性メモリセル30においては、不揮発性メモリセル10と比べて製造プロセスの簡素化、および抵抗変化層34の膜厚制御の容易性が若干劣る代わりに、第1の抵抗変化層31および第2の抵抗変化層32の材料選択の自由度が高まるという利点が得られる。そのため、例えば、所望の抵抗変化特性、酸化特性等に応じて、第1の抵抗変化層31および第2の抵抗変化層の組み合わせを自由に選択できる。例えば、高抵抗のチタン酸化物例えば、TiO2、ハフニウム酸化物HfOy、アルミニウム酸化物AlOy等から選ばれる少なくとも1つの材料を第1の抵抗変化層31に用い、第1の抵抗変化層31よりも抵抗値の低いタンタル酸化物TaOxを第2の抵抗変化層32に用いることができる。不揮発性メモリセル30では、例えば、第1の抵抗変化層31と第2の抵抗変化層32とに、異種の遷移金属酸化物を用いることができる。この場合、第1の抵抗変化層31の遷移金属酸化物は、第2の抵抗変化層32の遷移金属酸化物よりも酸素不足度が小さいものを用いる。酸素不足度とは、それぞれの遷移金属において、そのストイキオメトリの酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、ストイキオメトリな酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。母体金属が同じ遷移金属酸化物では、酸素含有率酸素含有量が多いほど酸素不足度が小さく、また酸素含有率酸素含有量が少ないほど酸素不足度が大きい。以下の説明では、遷移金属酸化物の酸化の不足の度合いを母体金属の種類によらず統一的に比較するための尺度として、前述の酸素含有量に代えて、酸素不足度を用いる。第1の抵抗変化層31に、第2の抵抗変化層32の遷移金属酸化物よりも酸素不足度が小さい遷移金属酸化物を用いることにより、抵抗変化時に第1の導電層13及び柱状電極12間に印加された電圧は、抵抗変化層34の第1の抵抗変化層31により多く分配され、抵抗変化層34の第1の抵抗変化層31中で発生する酸化還元反応をより起こしやすくすることができる。また、抵抗変化層34の第1の抵抗変化層31と第2の抵抗変化層32とで互いに異なる遷移金属を用いる場合、第1の抵抗変化層31の遷移金属の標準電極電位は、第2の抵抗変化層32の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第1の抵抗変化層31の遷移金属酸化物層中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第2の抵抗変化層32の遷移金属酸化物に、第1の導電層13の酸化によって形成された酸素不足型のタンタル酸化物を用い、第1の抵抗変化層31の遷移金属酸化物にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第1の抵抗変化層31の遷移金属酸化物に第2の抵抗変化層32の遷移金属酸化物より標準電極電位が低い遷移金属の酸化物を配置することにより、第1の抵抗変化層31の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。なお、不揮発性メモリセル30の柱状電極12は、主たる金属材料の標準電極電位が、第1の抵抗変化層31を構成する金属の標準電極電位より高い材料で構成することが望ましい。これは、不揮発性メモリセル10と同様の考え方に基づく。すなわち、そのような柱状電極12は、第1の抵抗変化層31より酸化されにくくなるため、柱状電極12との界面近傍における第1の抵抗変化層31の酸化還元反応が主として発生し、第1の抵抗変化層31の酸素含有量が変化することによって、抵抗変化現象が安定化するためである。実施の形態2図2A~図2C、図3に本発明の実施の形態2に係る不揮発性メモリセルアレイ20の一例を示す。図2Aは不揮発性メモリセルアレイ20の斜視図である。図2B、図2Cはそれぞれ不揮発性メモリセルアレイ20の斜視図に示されたA-A’線、B-B’線における断面図である。図3は不揮発性メモリセルアレイ20の等価回路図である。以下では、図中に矢印で示したXYZの方向に従って説明する。図2Aに示されるように、不揮発性メモリセルアレイ20は、Z方向基板に垂直な方向に3つの層間絶縁膜16と3つの積層体21とを交互に配置し、各積層体21には、それぞれ20個のメモリセルX方向に4個×Y方向に5個を備えており、全体で60個のメモリセルを3次元配置した場合のメモリセルアレイである。不揮発性メモリセルアレイ20は、XY平面と平行な主面を持つ基板図示せず上に構成されている。ここで、メモリセルの各々は、実施の形態1における不揮発性メモリセル10に相当し、柱状電極12、層間絶縁膜16、第1の導電層13、第1の抵抗変化層13a、第2の抵抗変化層13bで構成される抵抗変化層14、半導体層17、及び第2の導電層18で構成される。不揮発性メモリセル10は、図2Bの断面に表される。また、図2Cの断面には、柱状電極12は存在せず、第1の導電層13はX方向の幅全体にわたって酸化され、絶縁層13cになっている。そのため、図2Cに見られる断面構造は、Y方向に隣接する不揮発性メモリセル10を分離する素子分離として機能する。不揮発性メモリセルアレイ20においても、実施の形態1と同様に、コンタクトホールを形成した後に、第1の導電層13の一部を酸化処理して抵抗変化層14が形成されるため、プロセスを簡素化できる。また、抵抗変化層14は、柱状電極12と第1の導電層13の交差部にのみ形成されるため、メモリセル毎に抵抗変化層14が分離したメモリセルアレイを実現できる。さらに、酸化処理により形成される抵抗変化層14は、埋め込みにより形成される抵抗変化層に比べて、コンタクトホール中の複数の抵抗変化層14にわたって膜厚を均一に制御できる。したがって、積層構造の不揮発性メモリセルアレイ20の信頼性が向上する。図2Aに示されるように、層間絶縁膜16と、第1の導電層13、半導体層17、第2の導電層18で構成される積層体21は、基板の主面に平行に交互に積層されている。ここで、柱状電極12は、基板の主面に垂直な柱状で、基板主面に行列状に分布する位置につまり、X方向とY方向とにアレイ状に分布して配置されており、ビット線として機能する。また、第2の導電層18が、ワード線として機能する。また、図2Aの中央部のY-Z面に配置された面状の絶縁層26により、行X方向に各行4つずつ配置されたメモリセル10が不揮発性メモリセルアレイ20の中央で2つずつに区切るように形成されている。すなわち、図2Aにおいて、中央のY-Z面に配置された絶縁層26の両側に位置するメモリセル10の柱状電極12は、絶縁層26により、互いに分離されている。不揮発性メモリセルアレイ20では、このような構成がX方向に繰り返し設けられることで、非選択のビット線、非選択のワード線、及び非選択のメモリセルを経由した回り込み電流sneakcurrentを減少させることができる。図3は、本実施の形態2における不揮発性メモリセルアレイ20の等価回路図である。図3において、柱状電極12ビット線:B00、B01、、B11、と第2の導電層18ワード線:W00、W01、、W30、W31、の交点に不揮発性メモリセル10が配置されている。すなわち、1つのビット線例えばB00および1つのワード線例えばW00を選択し、その交点に位置する不揮発性メモリセル10に駆動電圧を印加することにより、不揮発性メモリセル10の抵抗値の状態を変化させることができる。したがって、不揮発性メモリセル10の抵抗値の状態に対して情報を割り当てれば、不揮発性メモリセル10に接続したビット線およびワード線に駆動電圧を印加することで、不揮発性メモリセル10への情報の書込み、または不揮発性メモリセル10からの情報の読出しを行うことができる。その結果、ランダムアクセス性を有する不揮発性メモリセルアレイ20の実現が可能となる。また、上述したように、ビット線B00~B04及びワード線W00~W12で構成されるメモリセルアレイと、ビット線B10~B14及びワード線W20~W32で構成されるメモリセルアレイとは、配線レベルで完全に分離されており、回り込み電流を軽減できる。以下、図4から図14を用いて、実施の形態2における不揮発性メモリセルアレイの製造方法を説明する。最初に、図4に示す工程において、基板上図示せずに、層間絶縁膜16と、第1の導電層13、半導体層17、第2の導電層18で構成される積層体21とを交互に、基板の主面に平行に複数積層する。図4に示す積層構造は3層の積層体21を有するが当該積層構造における積層体21の数は特にこの数に限定されない。図4に示す工程では、例えば、スパッタリング法によりタンタルTaまたは酸素不足型のタンタル酸化物TaOx比抵抗は10mΩcm以下を第1の導電層13として堆積し、スパッタリング法により窒化シリコンSiNyを半導体層17として堆積する。また、スパッタリング法により窒化タンタルTaNを第2の導電層18として堆積する。それぞれのスパッタリング法では、酸素や窒素をスパッタリング時に導入する反応性スパッタリング法を用いてもよい。また、最上層の第2の導電層18上に、さらに層間絶縁膜16を形成してもよい。次に、図5に示す工程において、積層構造の主面に対して垂直なY-Z方向に帯状溝27を形成する。図5に示す工程では、まず、通常の露光プロセス及び現像プロセスによって、所定のパターン形状のマスクパターンを形成する。次に、これをマスクとして、積層構造に対してエッチングを行い、帯状溝27を形成する。その後、マスクパターンを除去する。以上の工程により、帯状溝27内に層間絶縁膜16、第1の導電層13、半導体層17と第2の導電層18の側面が露出する。次に、図6に示す工程において、帯状溝27内に露出した表面から、層間絶縁膜16、第1の導電層13、半導体層17と第2の導電層18の側面を酸化処理する。このとき、第1の導電層13の側面が酸化されることにより抵抗変化層14が形成される。図6に示す工程では、例えば、酸素雰囲気中で印加パワー1100W、処理時間30秒間でプラズマ酸化処理を施す。帯状溝27内に露出した第1の導電層13の表面から第1の導電層13の内部に向かって活性酸素、酸素イオンあるいは酸素原子が拡散する。これらの酸素種により、第1の導電層13には、帯状溝27内に露出した表面から内部に向かって一定の厚さの領域に所定の酸素不足度のプロファイルを有する酸化物が形成される。この酸素不足度のプロファイルは、表面付近では高く、内部に向かうにつれて連続して低くなっている。このプラズマ酸化処理においては、帯状溝27内に露出した表面から10nm程度の深さに亘って抵抗変化層14が形成される。そのうち表面から2~3nm程度の領域には、酸素不足度のより小さい第1の抵抗変化層13aが形成され、第1の抵抗変化層13aから7~8nm程度までの領域には、酸素不足度のより大きい第2の抵抗変化層13bが形成される。上述した抵抗変化層14を形成する工程においては、酸素雰囲気中でプラズマ酸化処理を行っているが、本発明はこれに限定されるわけではない。例えば、酸素を含む雰囲気下における加熱処理以下、熱酸化処理というであってもよい。以下、このような熱酸化処理、プラズマ酸化処理を酸化処理と総称する。本製造方法においては、第1の導電層13の一部を酸化処理することで抵抗変化層14を形成するため、従来の導電層の埋め込み工程に比して、プロセスを簡素化することができる。加えて、酸化処理は埋め込み工程に比して膜厚制御が容易であり、帯状溝27中に露出する複数の抵抗変化層14にわたって膜厚が均一に形成される。また、酸化処理工程は、1回に限定されない。酸化処理工程を2回に分けて行い、第1の抵抗変化層13aの酸素不足度と第2の抵抗変化層13bの酸素不足度の差異を、より明確に形成することもできる。例えば、弱い酸化処理工程によって第1の導電層13の一部を広範囲にわたって弱く酸化した後で、強い酸化処理工程によって第1の導電層13の帯状溝27に露出する表面のみを強く酸化する。これにより、抵抗値の高い第1の抵抗変化層13aと、抵抗値の低い第2の抵抗変化層13bの積層構造がより明確に形成される。なお、酸化処理工程は、2回以上の複数回実施して、抵抗変化層14の酸素不足度をより精度良く制御してもよい。第1の導電層13を酸化処理すると同時に、半導体層17、第2の導電層18の側壁も酸化され、帯状溝27内に露出する表面に絶縁層17a、17b、18a、18bが形成される。図7は、上述した条件によるプラズマ酸化処理後の、第1の導電層13、半導体層17、第2の導電層18の形状の一例示す分解斜視図である。この例では、第1の導電層13であるTaOxは、表面から10nm程度が酸化される。第1の導電層13の酸化された部分は、第1の抵抗変化層13a、第2の抵抗変化層13bになる。半導体層17であるSiNyは、表面から2~3nm程度が酸化されて、絶縁体である窒素を含んだSiO2になる。半導体層17の酸化された部分は、絶縁層17a、17bになる。第2の導電層18であるTaNは、表面から5nm程度が酸化されて、絶縁体であるTaONになる。第2の導電層18の酸化された部分は、絶縁層18a、18bになる。このように、第1の導電層13、半導体層17、第2の導電層18は、材料の違いのために、同一の酸化処理が施されても異なる大きさの部分が酸化される。図8は、TaO、Ta、TaNの各材料における酸化の進行速度を示すグラフであり、各材料に対して400°Cの酸素雰囲気中で酸化処理を行った時間と、酸化処理の結果として各材料の表層に形成された酸化膜の厚さ酸化の進行速度を示している。このグラフは、酸化処理の好適条件を見出すために予備的に行われた実験の結果に基づく。グラフから分かるように、第1の導電層13の材料であるTaOxは、第2の導電層18の材料であるTaNに比べて、倍以上の速度で酸化が進行する。これは、図7に見られる形状の一例と整合している。第1の導電層13と第2の導電層18との酸化の進行速度の違いは、後述する素子分離を設けるための酸化工程の際にも重要な意義を持つ。次に、図9に示す工程において、先に形成した帯状溝27の中にポリシリコン28をCVDにより堆積する。その後、CMPプロセスや他の平坦化プロセス等により、帯状溝27に形成されたポリシリコン28を残して、不要なポリシリコンを研磨除去する。次に、図10に示す工程において、基板の主面に対して垂直な方向に、かつ基板の主面にアレイ状に、ポリシリコン28の一部を除去してコンタクトホール29を形成する。図10に示す工程では、まず、通常のフォトリソグラフィープロセスによって、所定のパターン形状のフォトレジストマスクパターンを形成する。次に、これをマスクとして、積層構造に対してエッチングを行い、コンタクトホール29を形成する。その後、マスクパターンを除去する。また、ハードマスクを用いてもよい。以上の工程により、コンタクトホール29の内側面に層間絶縁膜16、第1の導電層13、半導体層17、第2の導電層18が露出するようなコンタクトホール29を形成する。次に、図11に示す工程において、スパッタリング、CVD、メッキ等によりコンタクトホール29中に柱状電極12を堆積する。柱状電極12の材料としては、例えば、白金Pt、イリジウムIr、パラジウムPd、銅Cu、タングステンW等の導電性材料が用いられる。その後、CMPChemicalMechanicalPolishingプロセスや他の平坦化プロセス等により、コンタクトホール29の内部に形成された柱状電極12を残して、不要な電極材料を研磨除去する。なお、この柱状電極12は、第1の抵抗変化層13aと直接接しており、また半導体層17とは絶縁層17a介して接し、第2の導電層18とは絶縁層18aを介して接している。次に、図12に示す工程において、帯状溝27内の柱状電極12以外の領域のポリシリコン28をHF:HNO3溶液を用いてウェットエッチングにより除去する。次に、図13に示す工程において、帯状溝27内のポリシリコン28が除去されてできた空間簡便のため、この空間のことも帯状溝27と称するに露出した、層間絶縁膜16、第1の導電層13、半導体層17と第2の導電層18を酸化処理する。図14は、この酸化処理後の、第1の導電層13、半導体層17、第2の導電層18の形状の一例示す分解斜視図である。図14に示すように、第1の導電層13、半導体層17、第2の導電層18の柱状電極12と接している領域は、柱状電極12によって保護されるため、酸化は進行しない。そのため、柱状電極12に隣接している抵抗変化層14、絶縁層17a、18aは、図7に示した形状で維持される。第1の導電層13の帯状溝27内に露出している領域は、第1の導電層13のX方向の幅の約半分までが完全に酸化Ta2O5されて、絶縁層13cになる。特に、第1の導電層13の幅の両側が帯状溝27内に露出している区間では、両側から酸化が進行するため、区間の全体が絶縁層13cになる。この区間は、隣接する抵抗変化層14を分離する素子分離になる。同時に、半導体層17の帯状溝27内に露出している領域は、表面にSiO2保護膜である絶縁層17a、17bがあるため、酸化が内部まで進行しない。また、第2の導電層18の帯状溝27内に露出している領域は、TaONの膜厚が厚くなるが、図8のグラフに示されるように、第1の導電層13であるTaOと比べて酸化速度が遅いため、内部に第2の導電層18であるTaNの領域が残り、ワード線として機能できる。このような酸化処理を行った後、帯状溝27内のポリシリコン28が除去されてできた空間に、絶縁層26としてのSiO2を埋め込むことにより、図2Aに示した不揮発性メモリセルアレイ20が完成する。なお、上記説明において、充填材料としてポリシリコン28を用いる例について説明したが、それ以外の材料であってもよい。すなわち、充填材料は、少なくとも、帯状溝に一時的に埋め込まれ、後工程で層間絶縁膜16と、第1の導電層13、半導体層17および第2の導電層18で構成される積層体21とを残したままウェットエッチング等によって選択的に除去可能な材料であればよい。実施の形態2の変形例次に、本発明の実施の形態2の変形例に係る不揮発性メモリセルアレイについて説明する。図15Aは、本発明の実施の形態2の変形例に係る不揮発性メモリセルアレイ40の一例を示す斜視図である。図15Bは、不揮発性メモリセルアレイ40の斜視図に示されたA-A’線における断面図である。なお、不揮発性メモリセルアレイ40のB-B’線における断面図は、図2Cに示した不揮発性メモリセルアレイ20のB-B’線における断面図と同一であるため、図示を省略する。図15A、図15Bに示されるように、不揮発性メモリセルアレイ40は、図2A、図2Bの不揮発性メモリセルアレイ20に含まれる不揮発性メモリセル10を、実施の形態1の変形例に係る不揮発性メモリセル30で置き換えることによって構成されている。不揮発性メモリセルアレイ40は、不揮発性メモリセルアレイ20と比べて、第1の抵抗変化層31が、柱状電極12の側面に接して、当該側面を被覆するように形成されている点が異なる。図15A、図15Bに見られるように、不揮発性メモリセルアレイ40において、第1の抵抗変化層31は、柱状電極12と第2の抵抗変化層32との交差部のみならず、柱状電極12と半導体層17の交差部、柱状電極12と第2の導電層18との交差部、および、柱状電極12と層間絶縁膜16との交差部に連続的に設けられる。このような形状は、実施の形態1の変形例で説明したように、コンタクトホール内に第1の抵抗変化層31および柱状電極12をこの順に埋め込むことで形成される。具体的には、図10に示す工程においてコンタクトホール29を形成した後、図11に示す工程において柱状電極12を形成する前に、スパッタリング、CVD、メッキ等によりコンタクトホール29の内壁に第1の抵抗変化層31の材料を薄膜状に堆積する。第1の抵抗変化層31の材料としては、例えば、タンタルTa、ハフニウムHf、チタニウムTi、タングステンW、ニッケルNi、鉄Fe等を母体金属とする遷移金属酸化物を用いることができ、特に、第2の抵抗変化層32とは母体金属が異なる遷移金属酸化物を用いることができる。不揮発性メモリセルアレイ40の製造方法では、コンタクトホールに材料を埋め込む工程が、第1の抵抗変化層31および柱状電極12を埋め込む2つの工程となり、第1の抵抗変化層31を形成する工程と第2の抵抗変化層32を形成する工程とを独立させることができる。その結果、不揮発性メモリセルアレイ40においては、不揮発性メモリセルアレイ20と比べて製造プロセスの簡素化、および抵抗変化層34の膜厚制御の容易性が若干劣る代わりに、第1の抵抗変化層31の材料選択の自由度が高まるという利点が得られる。なお、本発明の製造方法は、本実施の形態2で例示した不揮発性メモリセルアレイに限らず適用可能である。すなわち、抵抗変化型素子を備える電子デバイス全般について、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、製造することができる。