"シリコンよりもバンドギャップが広い材料からなる第1導電型の第1の半導体領域と、前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第1の接合を形成する第1の層と、前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第2の接合を形成する第2の層と、前記第1の接合を含む領域からなる第1のダイオードと、前記第2の接合を含む領域からなる第2のダイオードと、を備え、前記第1の半導体領域の表面には、凹部と当該凹部の底面よりも突出した凸部とが設けられ、前記第1の接合および前記第2の接合は、それぞれ前記第1の半導体領域の表面から異なる深さに形成されており、前記第2のダイオードのビルトイン電位は、前記第1のダイオードのビルトイン電位よりも低いことを特徴とする半導体装置。前記第1の層は、前記凸部の表面に設けられており、前記第2の層は、前記凹部の底面に設けられており、上記凸部に形成された前記第1の接合の、当該凸部表面からの深さは、前記凹部よりも浅いことを特徴とする請求項1に記載の半導体装置。前記第1の接合の端部は前記凸部の側面に露出していることを特徴とする請求項2に記載の半導体装置。前記第1の層に比べて前記第2の層の厚さが薄いことを特徴とする請求項1に記載の半導体装置。前記第1の層は、第2導電型の第2の半導体領域であり、前記第2の層は、第2導電型の第3の半導体領域であり、前記第3の半導体領域は、前記第2の半導体領域よりも薄く、かつ当該第2の半導体領域よりも低い不純物濃度を有することを特徴とする請求項1に記載の半導体装置。前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、前記凸部は、前記第2の半導体領域からなることを特徴とする請求項5に記載の半導体装置。前記第1のダイオードおよび前記第2のダイオードは、pn接合ダイオードであることを特徴とする請求項5に記載の半導体装置。前記第1の層は、第2導電型の第2の半導体領域であり、前記第2の層は、前記第1の半導体領域との間にショットキー接合を形成する金属膜であることを特徴とする請求項1に記載の半導体装置。前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、前記凸部は、前記第2の半導体領域からなることを特徴とする請求項8に記載の半導体装置。前記第1のダイオードは、pn接合ダイオードであり、前記第2のダイオードは、ショットキー接合ダイオードであることを特徴とする請求項8に記載の半導体装置。前記凸部は、テーパー状に設けられ、前記第1の接合と前記第2の接合との間の、前記凹部の側面の表面層に、前記第1の接合および前記第2の接合に接し、かつ前記第2の半導体領域よりも低い不純物濃度を有する第2導電型の第4の半導体領域が設けられていることを特徴とする請求項5または8に記載の半導体装置。前記凹部は、前記第1の半導体領域の、前記第2の半導体領域が設けられる側の表面に形成されたトレンチであり、前記第1の接合と前記第2の接合との間の、前記トレンチの側壁の表面層に、前記第1の接合および前記第2の接合に接し、かつ前記第2の半導体領域よりも低い不純物濃度を有する第2導電型の第4の半導体領域が設けられていることを特徴とする請求項5または8に記載の半導体装置。前記凹部の底面の表面層には、前記第2の半導体領域より低い不純物濃度を有する第2導電型の第5の半導体領域が設けられ、前記凹部の底面に設けられた前記第2の接合は、前記第5の半導体領域によって分離されていることを特徴とする請求項5または8に記載の半導体装置。前記第3の半導体領域はイオン注入によって形成された領域であることを特徴とする請求項5に記載の半導体装置。前記金属膜は、金属蒸着後に熱処理によって形成された合金層であることを特徴とする請求項8に記載の半導体装置。前記第1の半導体領域は、シリコンよりもバンドギャップが広い材料からなる第1導電型の半導体基板上に設けられており、前記第1の半導体領域の内部には、前記半導体基板の表面に平行に、当該半導体基板よりも薄く、かつ不純物濃度の高い第6の半導体領域が設けられ、前記第6の半導体領域は、前記第1の半導体領域の内部の中間の深さよりも前記半導体基板側に設けられていることを特徴とする請求項1,5,8のいずれか一つに記載の半導体装置。前記第1の接合と前記第2の接合とが交互に繰り返し設けられたストライプ状の平面レイアウトを有し、前記第1の接合と前記第2の接合とがストライプ状に配置され、該ストライプの長手方向に直交する方向の最外周部には、前記第2の接合の端部が露出し、前記ストライプの長手方向に平行な方向の最外周部には、当該第1の接合の端部と当該第2の接合の端部とが交互に露出し、前記最外周部に設けられ、前記第1の接合と前記第2の接合とを囲む電界緩和層が、当該最外周部に露出する前記第1の接合の端部および前記第2の接合の端部のそれぞれに接することを特徴とする請求項5または8に記載の半導体装置。しかしながら、上述した非特許文献2,4の技術には、高耐圧を有するワイドギャップ半導体材料を用いた高耐圧ダイオードに関して言及されておらず、高耐圧化に伴う障害や対策について開示されていない。さらに、ワイドギャップ半導体材料として用いるSiCと、従来の半導体材料であるSiとの相違による製造プロセスの制約や、現在のSiC加工プロセスの加工精度に起因する制約により、本来の複合ダイオードが有する高性能性を実現する上で種々の問題があることについても言及されていない。これらの問題は、特に高性能の高耐圧複合ダイオードの性能を向上する上で深刻な問題となる。具体的には、ワイドギャップ半導体材料として用いられるSiCは、Siに比べて不純物の拡散速度が非常に遅いため、SiC基板にpn接合を形成するのが難しい。このため、図18,19に示すような複合ダイオードでは、通電電流を流すpn接合以下、pn主接合とするを構成するp型領域183,203以下、pn接合部とするをイオン打ち込みイオン注入によって形成されている。しかしながら、イオン注入によってSiC基板に形成されるpn接合部には欠陥が多く生じる。このため、順バイアス時には、pn接合部に生じた欠陥でキャリアが再結合して消滅するため、順電圧が高くなってしまう。また、逆バイアス時には、pn接合部に生じた欠陥によりリーク電流が多量に発生する。SiCが本来の優位性を発揮する高温高電界領域ではさらにリーク電流が増大するため、高耐圧を実現するのが難しいという第1の問題がある。また、アノードとして機能するp型領域183,203は、キャリアの注入効率を高くするために、不純物濃度を高くする必要がある。このため、p型領域183,203を形成するためのイオン注入ではドーズ量を高くする必要があり、pn接合部の欠陥が非常に多くなる。この欠陥により、pn主接合と、ショットキー接合や浅pn接合との接触部近傍では良好なショットキー接合や浅pn接合を形成することができず、順方向および逆方向の両方向における耐圧特性を損ねてしまう。特に、ショットキー接合や浅pn接合にかかる電界が高くなる高耐圧素子では、上述した耐圧特性の劣化が顕著に生じるという第2の問題が生じる。また、アノード電極ショットキーコンタクト184,205上にワイヤボンディングを施す際に、アノード電極とワイヤとの接合部に大きな機械的ストレス外力がかかる。このため、おもて面素子表面近傍に設けられたショットキー接合を構成するnドリフト層182ショットキー接合部や、浅pn接合を構成するp型領域203浅pn接合部が損傷し、欠陥が発生する虞がある。この欠陥により、順方向および逆方向の両方向における電気的特性を損ねてしまう。特に、ショットキー接合や浅pn接合にかかる電界が高くなる高耐圧素子では、上述した耐圧特性の低下が顕著に生じるという第3の問題がある。この発明は、上述した従来技術による問題点を解消するため、耐圧の高い半導体装置を提供することを目的とする。耐圧特性が劣化することを回避することができる半導体装置を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い材料からなる第1導電型の第1の半導体領域と、前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第1の接合を形成する第1の層と、前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第2の接合を形成する第2の層と、前記第1の接合を含む領域からなる第1のダイオードと、前記第2の接合を含む領域からなる第2のダイオードと、を備え、前記第1の半導体領域の表面には、凹部と当該凹部の底面よりも突出した凸部とが設けられ、前記第1の接合および前記第2の接合は、それぞれ前記第1の半導体領域の表面から異なる深さに形成されており、前記第2のダイオードのビルトイン電位は、前記第1のダイオードのビルトイン電位よりも低いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の層は、前記凸部の表面に設けられており、前記第2の層は、前記凹部の底面に設けられており、上記凸部に形成された前記第1の接合の、当該凸部表面からの深さは、前記凹部よりも浅いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の接合の端部は前記凸部の側面に露出していることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の層に比べて前記第2の層の厚さが薄いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の層は、第2導電型の第2の半導体領域であり、前記第2の層は、第2導電型の第3の半導体領域であり、前記第3の半導体領域は、前記第2の半導体領域よりも薄く、かつ当該第2の半導体領域よりも低い不純物濃度を有することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、前記凸部は、前記第2の半導体領域からなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1のダイオードおよび前記第2のダイオードは、pn接合ダイオードであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の層は、第2導電型の第2の半導体領域であり、前記第2の層は、前記第1の半導体領域との間にショットキー接合を形成する金属膜であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、前記凸部は、前記第2の半導体領域からなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1のダイオードは、pn接合ダイオードであり、前記第2のダイオードは、ショットキー接合ダイオードであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記凸部は、テーパー状に設けられ、前記第1の接合と前記第2の接合との間の、前記凹部の側面の表面層に、前記第1の接合および前記第2の接合に接し、かつ前記第2の半導体領域よりも低い不純物濃度を有する第2導電型の第4の半導体領域が設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記凹部は、前記第1の半導体領域の、前記第2の半導体領域が設けられる側の表面に形成されたトレンチであり、前記第1の接合と前記第2の接合との間の、前記トレンチの側壁の表面層に、前記第1の接合および前記第2の接合に接し、かつ前記第2の半導体領域よりも低い不純物濃度を有する第2導電型の第4の半導体領域が設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記凹部の底面の表面層には、前記第2の半導体領域より低い不純物濃度を有する第2導電型の第5の半導体領域が設けられ、前記凹部の底面に設けられた前記第2の接合は、前記第5の半導体領域によって分離されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第3の半導体領域はイオン注入によって形成された領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、金属蒸着後に熱処理によって形成された合金層であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の半導体領域は、シリコンよりもバンドギャップが広い材料からなる第1導電型の半導体基板上に設けられており、前記第1の半導体領域の内部には、前記半導体基板の表面に平行に、当該半導体基板よりも薄く、かつ不純物濃度の高い第6の半導体領域が設けられ、前記第6の半導体領域は、前記第1の半導体領域の内部の中間の深さよりも前記半導体基板側に設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1の接合と前記第2の接合とが交互に繰り返し設けられたストライプ状の平面レイアウトを有し、前記第1の接合と前記第2の接合とがストライプ状に配置され、該ストライプの長手方向に直交する方向の最外周部には、前記第2の接合の端部が露出し、前記ストライプの長手方向に平行な方向の最外周部には、当該第1の接合の端部と当該第2の接合の端部とが交互に露出し、前記最外周部に設けられ、前記第1の接合と前記第2の接合とを囲む電界緩和層が、当該最外周部に露出する前記第1のpn接合の端部および前記第2の接合の端部のそれぞれに接することを特徴とする。この発明によれば、イオン注入技術に比べて格段に欠陥を少なくできるエピタキシャル技術を用いてMPSダイオードを製作する。すなわち、n層第1の半導体領域上にp層第2の半導体領域をエピタキシャル成長してpn主接合第1の接合を形成し、部分的にこのpエピタキシャル層を除去したn層上にショットキー接合第2の接合を形成する。または、エピタキシャル技術を用いてMPSダイオードを製作するに当って、n層を部分的に除去しp層をエピタキシャル成長して埋め込んでpn主接合を形成し、除去していないn層上にショットキー接合を形成することを特徴とする。これらにより、格段に欠陥が少なく高温でもリーク電流が小さいMPSダイオードを実現することができる。ダイオードの外周部においては、pエピタキシャル層除去後にn層上に電界緩和領域JTEやFLRやRESURFを形成して、高耐圧の実現に寄与するものである。また、pn主接合とショットキー接合を隔離して設け、両接合間にはpアノード層第2の半導体領域よりも濃度の低いp融合電界緩和層第4の半導体領域をイオン注入によって形成し、このp融合電界緩和層を介して両接合を接触する。融合電界緩和層とは、pn主接合の電界緩和層とショットキー接合の電界緩和層を融合させたものであり、両方の接合の電界緩和を同時に達成する機能をもつ。これにより、pn接合とショットキー接合の直接接触を回避することができ、pアノード層のみを高い不純物濃度で設けることができる一方、ショットキー接合に接触するp不純物をイオン注入することによって形成される電界緩和層第5の半導体領域として機能させるためドーズ量をpアノード層よりも少なくすることができる。この結果、イオン注入の際に発生する欠陥を少なくできるので、リーク電流の少ない良好な順逆特性を実現できる。なお、p融合電界緩和層によりショットキー接合端部の過度の電界集中を緩和し、ショットキー接合部の高耐圧化を実現する一方、このp融合電界緩和層によりpn主接合端の電界集中も緩和し、このpn主接合の高耐圧化も同時に実現することができる。pn主接合とショットキー接合の両者の耐圧をバランスよく高耐圧にするためには、p融合電界緩和層の不純物濃度は5×1015cm3以上1×1018cm3以下の範囲にするのがよく、より好ましくは1×1016cm3以上8×1017cm3以下の範囲にするのがよい。また、上述した第3の問題を解決するために、第1の問題解決手段を活用するものである。すなわち、ショットキー接合はpアノード層よりも低い位置に形成されるので、アノード電極にワイヤボンディングを施す際に、機械的ストレスがpアノード層の上部には直接的におよぶが、ショットキー接合には直接的にはおよばない。このため、ショットキー接合の損傷を免れることができる。一方、n層を部分的に除去しp層をエピタキシャル成長して埋め込んでpn主接合を形成する際、除去していないn層よりもp層が高くなるようにする。この結果、ワイヤボンディングの際に機械的ストレスがショットキー接合には直接的にはおよばないのでショットキー接合の損傷を免れることができる。pn接合部はpアノード層下部すなわちSiC基板半導体基板内部に形成されているので、ワイヤボンディングの際の機械的ストレスがかなり緩和される。これにより、pn接合部が損傷することを回避することができる。これらの結果、両接合部におけるワイヤボンディング時の欠陥の発生を抑制でき良好な順逆特性を実現することができる。このように、イオン注入によって生じる欠陥を低減することができるので、欠陥に起因してその後の稼働時に生じる、欠陥が拡大し順逆特性が劣化することを抑制することができ、高信頼性を向上することができる。また、p融合電界緩和層は、n層上にエピタキシャル成長して形成したp層を部分的にエッチング除去する際、p層を形成するためにn層を部分的に除去する際に、凹部のコーナー部がオーバーエッチングされ突起状の溝を頻発する。その結果、完成したダイオードにおいて、逆バイアス時にこのオーバーエッチングされた突起状の溝部分に電界が過度に集中し耐圧を低下させてしまう。上記のp融合電界緩和層は突起状の溝の電界集中も緩和するので、この種の耐圧低下を防ぎ高耐圧を実現することができる。また、pn主接合を形成するために、pエピタキシャル層を部分的にエッチング除去した際や、p層を形成するためにn層を部分的に除去した際に、除去表面や凹部のコーナー部にはエッチングに起因する種々の結晶欠陥が形成されることが多い。この欠陥のうちの積層欠陥はキャリアを捕獲して消滅させる悪作用をもつ。さらに、pn主接合から注入された少数キャリアが積層欠陥部の結晶格子に衝突する際の衝撃で容易に拡大してしまう。その結果、キャリアを捕獲して消滅させる領域が拡大することになり、順電圧が増大する。このため、定常損失が増大するだけでなく、素子が破壊する虞がある。p融合電界緩和層は注入されたキャリアがエッチング表面付近やコーナー部表面付近の積層欠陥に衝突するのを抑制するので、定常損失の増大や素子破壊を抑制することができる。また、ショットキー接合部に1個以上の上記濃度範囲のp層第5の半導体領域を設けることを特徴とする。これにより、逆バイアス時に所定の逆電圧以上の逆印加電圧では、ショットキー接合部の下のp層に挟まれたn層が両者で形成する接合から広がる空乏層でピンチオフされ、それ以上の逆印加電圧でショットキー接合部の電界強度が高くなるのを抑制することができる。ショットキー接合部の全体幅すなわち面積をほぼ等しくした場合には、従来の半導体装置に比べて超高耐圧を実現できる。また耐圧をほぼ等しくした場合には、従来の半導体装置に比べてショットキー接合部の面積を広げることができる。この結果、スイッチングオフ時にドリフト層内の残留キャリアの消滅時間をより短くできるので、スイッチング速度をより速くすることができ、その結果、低損失化を図ることができる。また、pアノード層が設けられる凸部の両側の傾斜面にオーミックコンタクトメタル膜と電極膜を直接接触させて形成することを特徴とする。この結果、オーミックコンタクトメタル膜のリフトオフ工程を省略することができるので、製作工程を簡略化することができ歩留まりや経済性の向上が図れるとともに、p融合電界緩和層が順電圧印加時にキャリアの注入層としてもある程度機能するので、オン電圧を低減することができる。また、pn接合のオーミックコンタクト膜とショットキー接合メタルの材質を変えることを特徴とする。これにより、コンタクト抵抗を小さくすることと、ショットキー接合を良好にすることが独立にできるようになるので、それぞれに最適な材質を選択することができる。例えば、p層のオーミックコンタクト膜としてチタンTiを、ショットキー接合メタルとしてニッケルNiを用いることにより半導体装置の特性を向上することができる。この場合、TiおよびNiからなる電極膜上には厚めの金AuやアルミニウムAl膜を設けて両者を接続するとともにアノード電極の抵抗を下げることで、損失を低減している。また、pn主接合とショットキー接合を交互に配列したアノード領域の両端がショットキー接合になるように構成し、そのショットキー接合端部が外周部のn層上に設けた電界緩和領域JTEやFLRやRESURFと重畳させて接触させる。これにより、スイッチングオフ時にアノード領域の全pn主接合下のnドリフト層内の残留キャリアの排出時間の偏りがなくなり、逆回復時間を短くすることができスイッチング損失を少なくすることができる。アノード領域の両端がpn主接合になるように配置した場合は、両端のpn主接合下のnドリフト層内の残留キャリアの排出時間が、内部の他のpn主接合下のnドリフト層内の残留キャリアの排出時間よりも長くなり、逆回復時間が長くなりスイッチング損失がより多くなっていた。本発明にかかる半導体装置によれば、耐圧の高い半導体装置を提供することができるという効果を奏する。また、耐圧特性が劣化することを回避することができる半導体装置を提供することができるという効果を奏する。以上のように、本発明により内蔵欠陥が少ないワイドギャップMPSダイオードを提供でき、ダイオードの高耐圧化や低損失化、高速化といった高性能化が実現できるとともに信頼性も向上できる。以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、実施の形態1にかかるMPSダイオードの要部を示す断面図である。図1に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧ワイドギャップ半導体ダイオードである。図1に示すMPSダイオードにおいて、nカソード基板1のおもて面側の表面に、nドリフト層第1の半導体領域2が設けられている。nカソード基板1は、例えば、炭化珪素の四層周期六方晶4H-SiCなど、シリコンよりもバンドギャップが広い材料ワイドギャップ半導体からなる。nカソード基板1の不純物濃度および厚さは、それぞれ2×1019cm3および400μmであってもよい。nドリフト層2の不純物濃度および厚さは、それぞれ4.5×1014cm3および170μmであってもよい。nドリフト層2は、例えばエピタキシャル成長法で形成される。nドリフト層2の表面には、pアノード層第1の層、第2の半導体領域3a,3bが互いに離れて設けられている。pアノード層3aは、複数設けられている。複数のpアノード層3aは、互いに離れて、かつ隣り合うように設けられている。具体的には、nカソード基板1を個々のチップに切断したときに、pアノード層3bはチップの外周部側に設けられ、複数のpアノード層3aはpアノード層3bよりもチップの中央部側に設けられている図2参照。pアノード層3a,3bの不純物濃度および厚さは、それぞれ5×1018cm3および1.7μmであってもよい。pアノード層3a、3bの表面には、それぞれpコンタクト層4a,4bが設けられている。pコンタクト層4a,4bの不純物濃度および厚さは、それぞれ2×1019cm3および0.2μmであってもよい。nドリフト層2の表面には、pアノード層3a,3bとnドリフト層2とからなるpn接合pn主接合、第1の接合5a、5bがそれぞれ形成される。つまり、pn主接合5a、5bを含む領域からなるpn接合ダイオード第1のダイオードが設けられている。pn主接合5a、5bを含む領域とは、少なくともnカソード基板1、nドリフト層2およびpアノード層3a,3bを含む領域である。pアノード層3a,3bおよびpコンタクト層4a,4bは、順次エピタキシャル成長法によって形成される。また、pアノード層3a,3bおよびpコンタクト層4a,4bは、RIEReactiveIonEtching技術によってメサ状に加工されている。以降、pアノード層3a間、およびpアノード層3aとpアノード層3bとの間に形成されたメサ状の部分をメサ部とする。つまり、隣り合うメサ部の間には、pアノード層3aが設けられている。メサ部の底面以下、メサ底部とする、凹部に露出するnドリフト層2の表面からpコンタクト層4a,4bの表面までの高さ以下、メサの高さとするは、約2.5μmであってもよい。隣り合うpアノード層3a間のメサ底部には、ショットキー接合用の金属膜以下、ショットキー接合メタルとするとしてTi第2の層膜6aが設けられ、ショットキー接合第2の接合7aが形成されている。pアノード層3aとpアノード層3bとの間のメサ底部には、ショットキー接合メタルとしてTiチタン膜6bが設けられ、ショットキー接合7bが形成されている。つまり、ショットキー接合7a,7bを含む領域からなるショットキー接合ダイオード第2のダイオードが設けられている。ショットキー接合7a,7bを含む領域とは、少なくともnカソード基板1、nドリフト層2およびTi膜6a,6bを含む領域である。ショットキー接合ダイオードのビルトイン電位は、pn接合ダイオードのビルトイン電位よりも低い。ショットキー接合7a、7bが形成されるメサ底部の幅Cは、40μm程度であってもよい。メサ底部のコーナー部から隣り合うメサ底部のコーナー部まで以下、メサ底部間とする、凸部の間隔Dは、60μm程度であってもよい。pコンタクト層4a,4b上には、アノードのオーミック接続用の金属膜以下、オーミックコンタクトメタルとするとしてTi膜16a,16bとがそれぞれ設けられている。Ti膜6a,6b,16a,16bは、同一の蒸着工程とフォトリソグラフィ工程とによって形成される。具体的には、pn主接合5a、5bおよびショットキー接合7a、7bは、次のように形成される。まず、nカソード基板1のおもて面に積層したnドリフト層2の表面に、pエピタキシャル層およびpエピタキシャル層を順次積層する。pエピタキシャル層は、後の工程においてpアノード層3a,3bとなる。pエピタキシャル層は、後の工程においてpコンタクト層4a,4bとなる。ついで、nドリフト層2の表面に積層されたpエピタキシャル層およびpエピタキシャル層を選択的にエッチングし、nドリフト層2に達するまで除去する。このとき、pエピタキシャル層およびpエピタキシャル層とともに、nドリフト層2の表面層の一部を除去してもよい。これにより、メサ部が形成される。また、pエピタキシャル層およびpエピタキシャル層は、複数のpアノード層3aおよびpコンタクト層4aと、pアノード層3bおよびpコンタクト層4bとに分離され、pn主接合5a、5bが形成される。ついで、nカソード基板1のおもて面側の全面に、Ti膜を蒸着する。ついで、フォトリソグラフィによって、Ti膜を選択的に除去し、pコンタクト層4a,4bの表面およびメサ底部に積層されたTi膜を残す。これにより、pコンタクト層4a,4bの表面に、オーミックコンタクトとなるTi膜6a,6bがそれぞれ形成される。また、メサ底部には、ショットキーメタルとしてTi膜16a,16bが形成され、ショットキー接合7a,7bが形成される。以上の工程により、nカソード基板1のおもて面側に、pn主接合5a、5bおよびショットキー接合7a、7bは、次のように形成される。上述したpn主接合5a、5bおよびショットキー接合7a、7bの形成方法において、nドリフト層2の、nカソード基板1に接する面に対して反対側の面に凹部を形成し、その後、この凹部内にpエピタキシャル層およびpエピタキシャル層を成長させ、凹部底面にpn主接合5a、5bを形成してもよい。この場合、nドリフト層2の、nカソード基板1に接する面に対して反対側の、凹部が形成されていない表面に、ショットキーメタルとしてTi膜16a,16bを形成して、ショットキー接合7a、7bを形成する。pn主接合5aとショットキー接合7aとの間,およびpn主接合5a,5bとショットキー接合7bとの間に露出するnドリフト層2の表面層には、それぞれp融合電界緩和層13第4の半導体領域がイオン打ち込みイオン注入によって形成されている。p融合電界緩和層13は、例えばpエピタキシャル層およびpエピタキシャル層を除去してpアノード層3a,3bおよびpコンタクト層4a,4bを形成した後に形成してもよい。p融合電界緩和層13の不純物濃度および幅は、それぞれ約8×1016cm3および約5μmであってもよい。ここで、p融合電界緩和層13の幅とは、メサ底部側の端部からnカソード基板1のおもて面に平行な方向における長さである。nカソード基板1のおもて面側には、メサ部側壁に設けられた絶縁保護膜8を介してアノード電極膜9が形成されている。アノード電極膜9は、Ti膜6a,6b,16a,16bに接する。アノード電極膜9は、例えばAu金からなる。また、アノード電極膜9の厚さは、約3.5μmであってもよい。メサ部側壁に設けられた絶縁保護膜8は、メサ部に露出するpアノード層3a,3bの端部、pコンタクト層4a,4bの端部およびp融合電界緩和層13の一部を覆う。メサ部の中央部から隣り合うメサ部の中央部までの領域が、複合ユニットAである。つまり、複合ユニットAは、pn主接合5aが形成された領域と、この領域の両隣に形成されたメサ部の中央部までの領域とからなる。複合ユニットAは、複数並列に配置されている図2参照。nカソード基板1を個々のチップに切断したときに、ショットキー接合7bが形成されたメサ部の中央部からチップの最も外周部側の領域が、最外周部Bである。つまり、最外周部Bは、チップの最も外周部側に形成されたpn主接合5bを含む領域である。pn主接合5bを含む領域よりもチップの外周部側のnドリフト層2の表面に、pアノード層3bおよびpコンタクト層4bを形成するために積層されたpエピタキシャル層およびpエピタキシャル層はメサ部の形成とともに除去され、nドリフト層2が露出する。このnドリフト層2が露出面の表面層には、電界緩和領域となるJTEJunctionTerminationExtension10およびチャネルストッパー11がイオン注入によって形成されている。JTE10およびチャネルストッパー11は、互いに離れて設けられる。JTE10およびチャネルストッパー11は、チップ中央部側に設けられた複数の複合ユニットAを囲む。JTE10は、最も外側に形成されたpn主接合5bに接する。JTE10およびチャネルストッパー11は、SiO2膜を含む複数の絶縁膜が積層されてなるパッシベーション膜12に覆われている。また、パッシベーション膜12は、最も外側に露出するpアノード層3bおよびpコンタクト層4bの端部を覆う。JTE10の不純物濃度、幅および深さは、それぞれ約2.5×1017cm3、500μmおよび1.2μmであってもよい。チャネルストッパー11の不純物濃度は、約5×1018cm3であってもよい。nカソード基板1の裏面には、Niオーミックコンタクト14およびカソード電極膜15が形成されている。カソード電極膜15は、Auを主成分とする。図2は、実施の形態1にかかるMPSダイオードの要部を示す平面図である。図2では、チップ上に形成された複数の複合ユニットAおよび最外周部Bの平面レイアウトを示す。実際のチップは正方形状であるが、MPSダイオードの平面レイアウトを明確に示すために、チップの縦横比を約1:5としてある。粗い点線の矩形で示すTi膜16a,16bと実線の矩形で示すショットキー接合7a、7bとを1つのユニット20とし、このユニット20を、例えば30個隣り合って配列している。図中のA×nとは、ユニット20が複数個配列されていることを意味する。例えば、1つのユニット20内のショットキー接合7aの中央部から、当該ユニット20内のTi膜16aを含み、かつ当該ユニット20内のTi膜16a側に隣り合うユニット20内のショットキー接合7bの中央部までが、図1に示す複合ユニットAである。また、1つのユニット20内のショットキー接合7aの中央部から、当該ユニット20内のTi膜16bを含み、かつ当該ユニット20内のTi膜16a側に隣り合うユニット20内のショットキー接合7bの中央部までを、複合ユニットAとしてもよい。例えば、隣り合うメサ部に、Ti膜16aおよびTi膜16bが交互に繰り返されるように、複合ユニットAが配置されていてもよい。また、最も外側に設けられたユニット20内のショットキー接合7bの中央部から、チップ最外周のチャネルストッパー11までが、図1に示す最外周部Bである。30個のユニット20以下、複合ユニット群とするのうち、チップ中央部近傍のユニット20を図示省略して太く細かい点線で示す。ユニット20が配列される方向のユニット20の長さは、例えば3mmである。JTE10は、複合ユニット群を囲む。チャネルストッパー11は、JTE10および複合ユニット群を囲む。チップは、例えば一辺が約4mmの正方形状をしていてもよい。つまり、ユニット20が配列された方向に直交する方向の、ユニット20内のTi膜16a,16bの端部切断線E-E’の上下端にはpn接合5a,5bを構成するnドリフト層2およびpアノード層3a,3bが露出しており、pn接合5a,5b図1参照がJTE10に接続した構成である。また、ユニット20が配列された方向に直交する方向の、ユニット20内のショットキー接合7a,7b切断線F-F’の上下端では、ショットキー接合7a,7bがJTE10に接続した構成である。実施の形態1では、ショットキー接合7a,7bをpn主接合5a,5bよりも深い位置に形成することができるので、スイッチング動作のオフ時にはpn主接合5a,5b直下のnドリフト層2内に残存する蓄積キャリアまでの距離を短くすることが容易となる。この結果、pn主接合5a,5bよりもビルトイン電圧が低いショットキー接合7a,7bを介して蓄積キャリアをより速く且つ効率的に排出できるので、蓄積キャリア消滅時間を短くできスイッチング速度が速くスイッチング損失も小さくできるとともに、逆回復電流を低減することができる。実施例1次に、実施の形態1にかかるMPSダイオードの動作と代表的な特性を、実施例1として作製した実施の形態1にかかるMPSダイオードの動作試験時の動作に沿って説明する。実施例1にかかるMPSダイオードを作製し、次に示すように実装した。まず、TO型ピン挿入型のパッケージにダイボンディングした。そして、Auからなるアノード電極膜9上に結線用の複数本のAuワイヤをワイヤボンディングした。Auワイヤの直径を100μmとした。ついで、ダイオード保護用の高耐熱レジンであるナノテクレジンでチップ全体およびAuワイヤの大部分を被覆して半導体装置を作製した。そして、実施例1にかかるMPSダイオードの動作試験を実施した。まず、実施例1にかかるMPSダイオードにおいて、アノード電極膜9とカソード電極膜15との間に、アノード電極膜9の電位がカソード電極膜15の電位よりも高い状態、いわゆる順方向状態になるように電圧を印加した。この印加電圧を高くすると0.6~0.7V付近より順方向電流が流れ始めた。これは、ショットキー接合7a,7bが順バイアスされたからである。印加電圧をさらに高くすると2.7V付近から順方向電流が急増し始めた。これは、pn主接合5a,5bが順バイアスされ、少数キャリアの注入が始まったことにより、nドリフト層2が伝導度変調され内部抵抗が低減したからである。また、実施例1にかかるMPSダイオードは、室温で順電圧5Vにおける平均的な順電流密度は約40A/cm2であり、高耐圧にも関わらず耐圧5kV級のSiダイオードと同様であった。これにより、実施例1にかかるMPSダイオードは、従来のSiダイオードと同様に十分実用に耐えうるレベルの電気的特性を有し、かつ従来のSiダイオードよりも高耐圧とすることができることがわかった。つづいて、実施例1にかかるMPSダイオードにおいて、アノード電極膜9とカソード電極膜15との間に、アノード電極膜9の電位がカソード電極膜15の電位よりも低い状態、いわゆる逆方向状態になるように電圧を印加した。リーク電流は、印加電圧が高くなるにつれて増加する傾向にある。実施例1にかかるMPSダイオードは、リーク電流の耐圧電流密度は、印加電圧が16kVであった場合でも、室温で3×103A/cm2以下、250°Cの高温で4×102A/cm2以下と低い値となり、良好な電気的特性を示した。また、なだれ降伏を示す耐圧は、室温で18kV以上となり、良好な電気的特性を示した。比較として、pn主接合5a,5bとショットキー接合7a,7bとの間にp融合電界緩和層13を設けない半導体装置を作製し以下、第1比較例とする、実施例1にかかるMPSダイオードと同様の動作試験を実施した。第1比較例のその他の構成は、実施例1にかかるMPSダイオードと同様である。第1比較例では、順方向耐圧は約5.2kVとなった。また、p融合電界緩和層13に代えて、メサ底部のコーナー部からショットキー接合を離してガードリングのみを設けた半導体装置を作製し以下、第2比較例とする、実施例1にかかるMPSダイオードと同様の動作試験を実施した。第2比較例のその他の構成は、実施例1にかかるMPSダイオードと同様である。第2比較例では、順方向耐圧は約6.8kVであった。これにより、p融合電界緩和層13を設けることで、高耐圧半導体装置のリーク電流を少なくすることができ、耐圧を高くすることができることがわかった。さらに、実施例1にかかるMPSダイオードは、順電流密度約40A/cm2で順方向電流を流した状態からオフ状態にした際の逆回復時間は26nsであった。また、逆回復電流密度は約54A/cm2と低く、極めて良好な電気的特性を示すことがわかった。このときの試験条件は、室温で、逆印加電圧が6.5kVであり、電流密度の減少率dj/dtが7kA/cm2/μsである。比較として、ショットキー接合7a,7bを形成せずにpn主接合5a,5bのみのpnダイオード以下、第3比較例とするを作製し、実施例1にかかるMPSダイオードと同様の条件で逆回復時間および逆回復電流密度を測定した。第3比較例のその他の構成は、実施例1にかかるMPSダイオードと同様である。第3比較例の逆回復時間は57nsであった。第3比較例の逆回復電流密度は、約165A/cm2と実施例1にかかるMPSダイオードに比べて高かった。これにより、実施例1にかかるMPSダイオードが第3比較例よりもリーク電流を低減することができることがわかった。また、実施例1にかかるMPSダイオードは、ショットキー接合7a,7bが形成されるメサ底部の幅Cを40μmとし、メサ底部間の間隔Dを60μmとしたが、これらの幅Cや間隔Dを種々変更してもよい。つまり、メサ底部の幅Cと底部間の間隔Dとの総和した幅CDを変更せずに、メサ底部の幅Cやメサ底部間の間隔Dを種々変更してもよい。これにより、オン電圧と逆回復時間のトレードオフ関係を変化させることができる。具体的には、ショットキー接合7a,7bが形成されるメサ底部の幅Cを大きくし、かつpn主接合5a,5bが形成されたメサ底部間の間隔Dを小さくすることにより、オン電圧はやや増大するが、逆回復時間を短くすることができる。一方、メサ底部の幅Cを小さくし、かつメサ底部間の間隔Dを大きくすることにより、逆回復時間は長くなるが、オン電圧を低減することができる。例えば、メサ底部の幅Cを60μmとし、メサ底部間の間隔Dを40μmとし、室温で順電流密度約40A/cm2で通電させた場合、オン電圧は5.6Vに増大したが、逆回復時間を19nsに低減することができた。また、アノード電極膜9にAuワイヤボンディングを施したときに、アノード電極膜9とAuワイヤとの接合部にかかる機械的ストレス以下、アノード電極膜9にかかる外力とするは、アノード電極膜9に接するpアノード層3a,3bの上部にかかる。pn接合5a,5bは、pアノード層3a,3bの下部側で形成されるので、pアノード層3a,3bの厚みの分だけpn接合5a,5b近傍にかかる応力が緩和される。このため、pn主接合5a,5bを構成する部分のpアノード層3a,3bpn接合部が損傷することを低減することができる。また、ショットキー接合7a,7bはメサ底部に形成されているため、ワイヤボンディング時にアノード電極膜9にかかる外力が、ショットキー接合7a,7b近傍に直接かかることはない。このため、ショットキー接合7a,7bを構成するnドリフト層2ショットキー接合部が損傷することを回避することができる。このように、pn接合部およびショットキー接合部におけるワイヤボンディング時の欠陥の発生を抑制することができるため、良好な順方向および逆方向における各種特性を実現することができる。さらに、pn接合部およびショットキー接合部に生じる欠陥が少なくなるため、稼働時にこの欠陥から損傷が拡大することが少なくなり、順方向および逆方向の耐圧特性が劣化することを抑制することができる。これにより、高信頼性および高耐圧のMPSダイオードを実現することができる。具体的には、実施例1にかかるMPSダイオードに対して、200°Cの高温で印加電圧16kVの逆電圧印加試験や、順電流密度40A/cm2での通電試験を各々約1000時間実施した。その結果、実施例1にかかるMPSダイオードに、顕著な特性の劣化は発見されなかった。ここで、積層欠陥に起因する順電圧の増大は、ダイオードの温度を高くすると低減し、ダイオードの温度を元の温度に戻すと再現するという傾向にある。上記逆電圧印加試験や通電試験においては、このような順電圧の増大は、温度条件によらず観察されなかった。このため、少なくともpアノード層3a,3bとなるpエピタキシャル層のRIEエッチング時の、pアノード層3a,3bの損傷によって生じる積層欠陥に起因する順電圧の増大は、p融合電界緩和層13により抑制されたと推測される。以上、説明したように、実施の形態1によれば、nドリフト層2の表面に、pアノード層3a,3bとなるpエピタキシャル層を積層し、nドリフト層2とpエピタキシャル層とからなるpn主接合5a,5bを形成する。このため、イオン注入を用いずに、SiC基板にpn主接合5a,5bを形成することができる。これにより、イオン注入によってpアノード層3a,3b内に欠陥が生じることはない。したがって、イオン注入によってpアノード層3a,3b内に形成される欠陥に起因してリーク電流が発生することを回避することができる。このため、耐圧の高いMPSダイオードを提供することができる。また、pアノード層3a,3bをメサ状に加工してpn主接合5a,5bを形成し、メサ底部にショットキー接合7a,7bを形成する。これにより、pn主接合5a,5bとショットキー接合7a,7bとが接触することがない。したがって、キャリアの注入効率を高くするために、アノードとして機能するpアノード層3a,3bの不純物濃度を高くしたとしても、リーク電流の少ない良好なショットキー接合7a,7bを形成することができる。これにより、リーク電流を低減することができ、順方向および逆方向の両方項における耐圧特性が劣化することを回避することができる。また、pn主接合5a,5bは、pアノード層3a,3bの下部側で形成される。このため、pアノード層3a,3bの厚みの分だけpn接合部にかかる応力が緩和される。これにより、pn接合部が損傷することを低減することができる。また、ショットキー接合7a,7bをメサ底部に形成することで、ワイヤボンディング時にアノード電極膜9にかかる外力が、ショットキー接合部にかかることはない。これにより、ショットキー接合部が損傷することを回避することができる。したがって、pn接合部およびショットキー接合部に欠陥が生じることが少なくなるので、リーク電流を低減することができ、順方向および逆方向の両方向における耐圧特性が劣化することを回避することができる。実施の形態2図3は、実施の形態2にかかるMPSダイオードの要部を示す断面図である。図3に示すMPSダイオードは、例えば、13kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態2にかかるMPSダイオードは、次に示す2点が実施の形態1にかかるMPSダイオードと異なる構成となっている。1pn主接合35a間のメサ底部に形成されたショットキー接合の幅、およびpn主接合35aとpn主接合35bとの間のメサ底部に形成されたショットキー接合の幅を、実施の形態1のショットキー接合7a,7bの幅Cよりも広くする。ショットキー接合の中央部に、ピンチオフ用p層30第5の半導体領域を設ける。2電界緩和領域であるJTE10を、p融合電界緩和層13と同一のイオン注入工程で形成し、半導体装置の製造プロセスを簡略化している図示省略。つまり、上記1に示すように、メサ底部に設けるTi膜26a,26bの幅が広くなっている。また、ピンチオフ用p層30の不純物濃度は、従来のMSPダイオードのpn接合を構成するp型領域図18参照の不純物濃度よりも低くするのが好ましい。その理由は、次の通りである。ピンチオフ用p層30は、主にピンチオフを実現する領域として機能し、キャリアを注入するアノードとしての機能は少なくなる。そして、ピンチオフ用p層30を形成するためのイオン注入のドーズ量を少なくすることができ、イオン注入による欠陥の発生を少なくすることができる。これにより、リーク電流の発生を抑制することができるからである。ピンチオフ用p層30の不純物濃度は、約2×1017cm3であってもよい。また、ピンチオフ用p層30は、p融合電界緩和層13と同一のイオン注入工程で形成される。つまり、上記2に示すように、JTE10、p融合電界緩和層13およびピンチオフ用p層30は、同一のイオン注入工程で形成される。ピンチオフ用p層30によって、pn主接合35aとpn主接合35bとの間のメサ底部に形成されたショットキー接合は、ショットキー接合37bとショットキー接合37cとに分割される。pn主接合35a間のメサ底部に形成されたショットキー接合も同様に、ピンチオフ用p層30によって、ショットキー接合37aと図示省略するショットキー接合とに分割される。pn主接合35a、35bを構成するpアノード層33a,33bやpコンタクト層34a,34b、およびアノードのオーミックコンタクトメタルとしてTi膜36a,36bの幅は、実施の形態1のpアノード層3a,3b、pコンタクト層4a,4b、Ti膜16a,16bよりも狭くなる。それ以外の構成は、実施の形態1にかかるMPSダイオード図1参照と同様である。このような構成とすることで、逆バイアス時に所定の逆電圧以上の電圧が印加されたときに、ショットキー接合37a,37b,37cの直下のp融合電界緩和層13とピンチオフ用p層30とに挟まれたnドリフト層2が、これらのpn接合から広がる空乏層でピンチオフされ、それ以上の逆印加電圧でショットキー接合部の電界強度が高くなるのを抑制することができる。これにより、実施の形態1と同様の逆耐圧を実現することができる。一方、スイッチング動作のオフ時には、nドリフト層2内に残留する蓄積キャリアを、実施の形態1よりも幅の広いショットキー接合37a,37b,37cで排出することができる。このため、蓄積キャリアの消滅時間をより短くすることができる。この結果、スイッチング速度をより速くすることができ、かつスイッチング損失をより小さくすることができる。実施例2実施例2として、実施の形態2にかかるMPSダイオードを作製した。実施例2にかかるMPSダイオードは、ピンチオフ用p層30によって分割された例えばショットキー接合37a,37b,37cを設けている。また、Ti膜36a側のp融合電界緩和層13の端部からピンチオフ用p層30の端部までの距離、およびTi膜36b側のp融合電界緩和層13の端部からピンチオフ用p層30間の端部まで距離を各々20μmとした。ピンチオフ用p層30の幅を5μmとした。また、ピンチオフ用p層30の不純物濃度は、約2×1017cm3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。比較として、実施例1にかかるMPSダイオードと同様の第1~3比較例を作製した。また、電界緩和領域となるJTE10の不純物濃度、幅および深さを、それぞれ3×1017cm3、350μmおよび約0.65μmとした。この場合に、リーク電流密度2×103A/cm2での逆印加電圧は室温で13.6kVとなり、第1,2比較例よりも高耐圧を実現することができた。また、実施例2にかかるMPSダイオードは、順電流密度約40A/cm2で順方向電流を流した状態からオフ状態にした際の逆回復時間は14nsであり、第3比較例よりもスイッチング動作を速くすることができた。また、逆回復電流密度は約97A/cm2であり、スイッチング損失は実施例1にかかるMPSダイオードとほぼ同様であった。このときの試験条件は実施例1にかかるMPSダイオードと同様である。また、実施例2にかかるMPSダイオードは、RIEエッチング条件のバラツキにより、1枚のウエハ内にpエピタキシャル層を除去した部分メサ部の、メサ底部のコーナー部がオーバーエッチングされ、突起状の溝が多数形成されているウエハが発見された。実施例2にかかるMPSダイオードは、各ウエハの約1/4は、比較実験のためにp融合電界緩和層13を形成していない。オーバーエッチングされた突起状の溝の深さは最大0.4μm程度であり、この溝部分に電界が過度に集中し耐圧を低下させてしまうことが懸念された。p融合電界緩和層13を形成しないダイオード第1比較例では、p融合電界緩和層13がないために当然耐圧が低い。しかし、複数の第1比較例のうち、第1比較例の平均的な耐圧に比べて大幅に耐圧が低い第1比較例以下、耐圧の低い第1比較例とするは約30発生した。そこで、この耐圧の低い第1比較例のメサ部に埋め込まれたアノード電極膜の一部例えば、複合ユニットを配列する方向に垂直な方向に半分ほどをエッチング除去し、残っているアノード電極膜に逆電圧を印加した状態でフォトエミッション顕微鏡によりメサ底部のコーナー部を観察した。その結果、耐圧の低い第1比較例では、アノード電極膜除去部においてメサ底部のコーナー部の溝部に比較的低い逆電圧で特有の発光が観察された。つまり、メサ底部のコーナー部の溝が耐圧低下の原因であることが示唆される。一方、p融合電界緩和層13を形成したダイオード例えば、実施例1,2かかるMPSダイオードでは顕著な耐圧不良素子は発見されなかった。その理由は、p融合電界緩和層13が突起状の溝での電界集中を緩和し、耐圧低下を防ぐことで高耐圧を実現することができたからであると推測される。以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。実施の形態3図4は、実施の形態3にかかるMPSダイオードの要部を示す断面図である。図4に示すMPSダイオードは、例えば、13kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態1において、絶縁保護膜を設けない構成としてもよい。また、複数のTi膜に代えて、nカソード基板1のおもて面側のほぼ全面を覆うTi膜を1つ設けてもよい。実施の形態3では、図4に示すように、pアノード層3a,3bとpコンタクト層4a,4bの両側のメサ部側壁に絶縁保護膜を有していない。また、nカソード基板1のおもて面側に1つのTi膜46が設けられている。Ti膜46は、pコンタクト層4a,4bおよびメサ底面に露出するnドリフト層2に接する。また、Ti膜46上には、Ti膜46を覆うアノード電極膜49が設けられている。それ以外の構成は、実施の形態1と同様である。実施の形態3によれば、実施の形態1においてTi膜6a,6b,16a、16bを形成する際のリフトオフ工程を省略することができる。この結果、半導体装置作製工程の簡略化を図ることができ、さらに、半導体装置の歩留まりを大幅に向上することができるので、コスト低減を図ることができる。実施の形態3では、Auからなるアノード電極膜49が、Ti膜46を介してp融合電界緩和層43に接する。このため、高い逆電圧が印加された場合にp融合電界緩和層43がパンチスルーされてしまう。これを防ぐために、p融合電界緩和層43の厚さを、例えば1.2μmとし、実施の形態1よりも厚くするのがよい。さらに、p融合電界緩和層43の不純物濃度を、例えば3.5×1017cm3とし、実施の形態1よりも高くするのがよい。実施例3実施例3として、実施の形態3にかかるMPSダイオードを作製した。具体的には、実施例3にかかるMPSダイオードは、pアノード層3a,3bとpコンタクト層4a,4bの両側のメサ部側壁に絶縁保護膜を有していない。また、pコンタクト層4bから、メサ底部およびpコンタクト層4aへと連続して伸びるTi膜46を設けた。p融合電界緩和層43の厚さおよび不純物濃度を、それぞれ1.2μmおよび3.5×1017cm3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。実施例3にかかるMPSダイオードは、室温で16kVの逆電圧を印加した際のリーク電流密度は6×103A/cm2とやや増加したが、なだれ降伏を示す耐圧は室温で18kV以上と実施例1にかかるMPSダイオードと同様の結果となった。また、実施例3にかかるMPSダイオードは、順電圧を印加した際のキャリアを注入するアノードとしての機能がやや増加し、オン電圧が低減することがわかった。具体的には、実施例3にかかるMPSダイオードは、順電流密度約40A/cm2での順電圧は室温において、オン電圧は4.85Vとなった。以上、説明したように、実施の形態3によれば、実施の形態1と同様の効果を得ることができる。実施の形態4図5は、実施の形態4にかかるMPSダイオードの要部を示す断面図である。図5に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態4にかかるMPSダイオードは、実施の形態3にかかるMPSダイオードのTi膜に代えてNi膜を設けている。また、pコンタクト層4a,4bとNi膜との間に、オーミックコンタクト用のTi膜を設けてもよい。実施の形態4では、図4に示すように、pコンタクト層4a,4bの表面に、Ti膜56a,56bをそれぞれ設けている。pコンタクト層4a,4b上に設けられたTi膜56a,56bからメサ底部へと連続して伸びるNi膜66が設けられている。つまり、pn接合のオーミックコンタクトメタルとしてTi膜56a,56bを設け、ショットキー接合メタルとしてNi膜66を設けている。この場合、Ti膜56a,56bを形成した後に、別途Ni膜66を形成する。それ以外の構成は、実施の形態3と同様である。実施例4実施例4として、実施の形態4にかかるMPSダイオードを作製した。具体的には、実施例4にかかるMPSダイオードは、オーミックコンタクトメタルとしてTi膜56a,56bを形成し、ショットキー接合メタルとしてNi膜66を形成している。それ以外の構成は、実施例3にかかるMPSダイオードと同様である。実施例4にかかるMPSダイオードは、オーミックコンタクト用のTi膜56a,56bを形成した後、ショットキー接合メタルであるNi膜66を形成する前に、Ti膜56a,56bに対する熱処理を行う。このため、ショットキー接合メタルであるNi膜66は、Ti膜56a,56bに対して行う熱処理の影響をうけない。したがって、Ti膜56a,56bに対して行う熱処理の温度を950°Cと高く設定でき、コンタクト抵抗の低い良好なpコンタクト層4a,4bのオーミックコンタクトを形成することができる。これにより、実施例4にかかるMPSダイオードの順電圧を約0.4V低くすることができ、定常損失を低減することができた。以上、説明したように、実施の形態4によれば、実施の形態1と同様の効果を得ることができる。実施の形態5図6は、実施の形態5にかかるMPSダイオードの要部を示す断面図である。図6に示すMPSダイオードは、例えば、20kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態5にかかるMPSダイオードは、実施の形態1にかかるMPSダイオードの、pn接合5a、5bの上方に設けられるアノード電極膜と、ショットキー接合7a,7bの上方に設けられるアノード電極膜とをそれぞれ別々に設けている。実施の形態5では、図6に示すように、ショットキー接合7a,7bを形成するTi膜6a,6bには、それぞれアノード電極膜69c,69dが接する。pn接合5a、5bの上方に設けられたTi膜16a,16bには、それぞれアノード電極膜69a,69bが接する。nドリフト層62の不純物濃度は、例えば、3×1014cm3と、実施の形態1よりも低い。nドリフト層62の厚さは、例えば、220μmと、実施の形態1よりも厚い。p融合電界緩和層63の不純物濃度は、例えば3×1017cm3と、実施の形態1よりも高い。それ以外の構成は、実施の形態1と同様である。実施の形態5によれば、アノード電極膜がpアノード層3a、3bの端部が露出するメサ部側壁上に存在しない。このため、逆電圧印加時のアノード電極膜の電界効果によるメサ部側壁でのキャリア誘起が生じない。このため、実施の形態1に比べて、安定しかつバラツキの少ない高耐圧MPSダイオードを実現することができる。実施の形態5にかかるMPSダイオードは、次のような平面レイアウトを有する。図2に示すように、30個のユニット20からなる複合ユニット群と複合ユニット群に並列に設けられた1個のpアノード層3bの、ユニット20が配列される方向の外周部は、pアノード層3bに接触するJTE10に囲まれている。一方、30個のユニット20からなる複合ユニット群と複合ユニット群に並列に設けられた1個のpアノード層3bの、ユニット20が配列される方向に直交する方向の外周部は、別途ユニット20が配列される方向に延びるp層以下、横長p層とする、不図示を31本のpアノード層3a,3bや30本のショットキー接合7a,7bに接触して設けている。横長p層の外周部は、横長p層に接触するJTE10に囲まれている。さらに、JTE10の外周部をチャネルストッパー11が囲む。横長p層上には、オーミックコンタクトメタルであるTi膜およびAu電極が形成されており不図示、各pアノード層3a,3bの上方に設けられたアノード電極膜69a,69b,69c,69dにそれぞれ接続されている。したがって、横長p層は、pアノード層として機能する。また、横長p層とショットキーメタルであるTi膜6a,6bおよびアノード電極膜69a,69b,69c,69dは、横長p層の端部に接する絶縁保護膜上を延在して横長p層上のオーミックコンタクトメタルであるTi膜やAu電極と各々接続されている。実施例5実施例5として、実施の形態5にかかるMPSダイオードを作製した。具体的には、実施例5にかかるMPSダイオードは、Ti膜16a,16b,6a,6bに、それぞれアノード電極膜69a,69b,69c,69dが接する。また、Ti膜16a,16b,6a,6bおよびアノード電極膜69a,69b,69c,69dに接する横長p層が設けられているnドリフト層62の不純物濃度および厚さを、それぞれ3×1014cm3および220μmとした。p融合電界緩和層63の不純物濃度を、3×1017cm3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。実施例5にかかるMPSダイオードは、なだれ降伏を示す耐圧は室温で21kV以上と高く、リーク電流のバラツキも実施例1にかかるMPSダイオードに比べて40ほど低減することができた。また、横長p層上のオーミックコンタクトメタルであるTi膜やAu電極部分の電界効果による影響は、面積比率が小さいこともあり実用上問題になるレベルではなかった。以上、説明したように、実施の形態5によれば、実施の形態1と同様の効果を得ることができる。実施の形態6図7は、実施の形態6にかかるMPSダイオードの要部を示す断面図である。図7に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態7にかかるMPSダイオードは、実施の形態1にかかるMPSダイオードの、最外周部Bのpn主接合5bを設けていない。実施の形態6では、最外周部Bにおいて、pn主接合5bを構成するpアノード層3bおよびpコンタクト層4bが設けられていない。JTE10は、ショットキー接合7bを構成するTi膜6bの端部が重畳され接している。この重畳されている部分の幅は、例えば約3μmであってもよい。ショットキー接合7bの幅は、実施の形態1と同様に40μmである。それ以外の構成は、実施の形態1にかかるMPSダイオードと同様である。実施の形態1では最外周部Bのpアノード層3bの幅が複合ユニットAのpアノード層3aの幅とほぼ同じであったために、スイッチング動作のオフ時に最外周部Bのnドリフト層2内の蓄積キャリアの排出時間が複合ユニットAのnドリフト層2内の蓄積キャリアの排出時間よりも長くなり、その結果、逆回復時間が長くなっていた。一方、実施の形態5では、最外周部Bのpアノード層3bを設けないことで、逆回復時間を短くすることができる。その理由は、実施の形態1の複合ユニットAでは、pアノード層3aの両側のメサ底部に形成されたショットキー接合7a,7bにより両側からそれぞれ残存キャリアが排出されるのに対し、最外周部Bでは、一方のショットキー接合7b側からしか排出されないからである。実施例6実施例6として、実施の形態6にかかるMPSダイオードを作製した。具体的には、実施例6にかかるMPSダイオードは、最外周部Bにpアノード層3bを設けていない。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。実施例6にかかるMPSダイオードは、実施例1にかかるMPSダイオードのような排出時間の不均等さがなくなり逆回復時間を短くすることができた。また、実施例6にかかるMPSダイオードに対して、実施例1にかかるMPSダイオードと同様に逆回復時間を測定した。測定条件は、実施例1にかかるMPSダイオードと同様である。実施例6にかかるMPSダイオードは、逆回復時間が21nsであり、実施例1にかかるMPSダイオードよりも約20低減することができた。この結果、スイッチング損失も低減することができた。実施例6にかかるMPSダイオードの耐圧は、16.2kVであり、実施例1にかかるMPSダイオードよりもやや低めであった。この理由は、JTE10上のアノード電極膜9の端部での電界集中が高いからである。この場合、アノード電極膜9側のパッシベーション膜12の厚さをさらに厚くすることで、アノード電極膜9の端部での電界集中を緩和することができる。以上、説明したように、実施の形態6によれば、実施の形態1と同様の効果を得ることができる。実施の形態7図8は、実施の形態7にかかる複合ダイオードの要部を示す断面図である。図8に示す複合ダイオードは、例えば、16kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態7にかかる複合ダイオードは、実施の形態1にかかるMPSダイオードのショットキー接合7a,7bに代えて、pn主接合5a,5bを構成するpアノード層3a,3bよりも浅くかつ低い不純物濃度を有するp層浅pn層からなる浅pn接合としてもよい。実施の形態7では、nドリフト層82の不純物濃度および厚さは、それぞれ4×1014cm3および170μmである。メサ底部には、AlSi合金電極膜86a,86bが形成されている。このAlSi合金電極膜86a,86bは、リフトオフ手法で形成されている。リフトオフ手法とは、素子全面をレジストで覆い、フォトリソグラフィによってメサ底部のレジストのみをエッチングで除去した後にAlSi合金膜を蒸着することにより、メサ底部のみにAlSi合金電極膜86a,86bを残す手法である。その後に、700°C以上1100°C以下の熱処理を施すことによりAlSi合金電極膜内のAlをSiCnドリフト層82内に侵入させる。これにより、メサ底部の表面層に、浅pn接合第2の層、第3の半導体領域87a、87bが形成される。浅pn接合87a、87bを形成する浅p層の不純物濃度および厚さは、例えば、それぞれ8×1016cm3および約20nmであってもよい。また、浅pn接合87a、87bが形成されるメサ底部の幅Cは40μmであり、メサ底部間の間隔Dは60μmであってもよい。pコンタクト層4a、4b上には、オーミックコンタクトメタルとしてTi膜96a,96bを、リフトオフ手法を用いて形成している。nカソード基板1のおもて面側には、メサ部側壁に設けられた絶縁保護膜8を介してAlからなるアノード電極膜89が形成されている。アノード電極膜89のその他の条件は、実施の形態1のアノード電極膜と同様である。pn主接合5aと浅pn接合87aとの間,およびpn主接合5a,5bと浅pn接合87bとの間に露出するnドリフト層82の表面層には、それぞれp融合電界緩和層13が形成されている。p融合電界緩和層13の不純物濃度および幅は、それぞれ約1×1017cm3および4μmである。p融合電界緩和層13の幅とは、pn主接合5a,5bのメサ部側壁における露出位置から、メサ底部における浅pn接合87a,87bとp融合電界緩和層13との重畳部のメサ底部のコーナー部から最長端までの長さである。それ以外の構成は、実施の形態1と同様である。図9は、実施の形態7にかかる複合ダイオードの要部を示す平面図である。チップ上に形成された複数の複合ユニットAおよび最外周部Bの平面レイアウトは、実施の形態1と同様である。つまり、ユニット20内の浅pn接合87a,87bおよびTi膜96a,96bは、図2に示す実施の形態1のショットキー接合7a,7bおよびTi膜16a,16bと同様に配置されている。実施の形態7では、実施の形態1と同様に、浅pn接合87a,87bをpn主接合5a,5bよりも深い位置に形成することができるので、スイッチング動作のオフ時にはpn主接合5a,5b直下のnドリフト層82内に残存する蓄積キャリアまでの距離を短くすることが容易となる。この結果、pn主接合5a,5bよりもビルトイン電圧が低い浅pn接合87a,87bを介して蓄積キャリアをより速く且つ効率的に排出できるので、蓄積キャリア消滅時間を短くできスイッチング速度が速くスイッチング損失も小さくできるとともに、逆回復電流を低減することができる。実施例7実施例7として、実施の形態7にかかる複合ダイオードを作製した。具体的には、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードのAuワイヤに代えて、Alワイヤを用いている。また、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードのAuからなるアノード電極膜9およびショットキー接合7a,7bに代えて、Alからなるアノード電極膜89および浅pn接合87a,87bを設けている。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。そして、実施例7にかかる複合ダイオードの動作試験を実施した。まず、実施例7にかかる複合ダイオードにおいて、アノード電極膜89とカソード電極膜15との間に順方向状態になるように電圧を印加した。この印加電圧を高くすると2.7V付近から電流が急増し始めた。これは、浅pn接合87a,87bとpn主接合5a,5bが順バイアスされ、少数キャリアの注入が始まったことにより、nドリフト層82が伝導度変調され内部抵抗が低減したからである。また、実施例7にかかる複合ダイオードは、室温で順電圧5Vにおける平均的な順電流密度は約45A/cm2であり、高耐圧にも関わらず耐圧5kV級のSiダイオードと同等であった。これにより、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードと同様の効果を有することがわかった。つづいて、実施例7にかかる複合ダイオードにおいて、アノード電極膜89とカソード電極膜15との間に逆方向状態になるように電圧を印加した。実施例7にかかる複合ダイオードでは、リーク電流の耐圧電流密度は、印加電圧が10kVであった場合でも室温で1.5×103A/cm2以下、印加電圧が16kVであった場合でも室温で3×103A/cm2以下、250°Cの高温で4×102A/cm2以下と低い値となり、良好な電気的特性を示した。また、なだれ降伏を示す耐圧は、室温で18kV以上となり、良好な電気的特性を示した。比較として、pn主接合5a,5bと浅pn接合7a,7bとの間にp融合電界緩和層13を設けない半導体装置を作製し以下、第4比較例とする、実施例7にかかる複合ダイオードと同様の動作試験を実施した。第4比較例のその他の構成は、実施例7にかかる複合ダイオードと同様である。第4比較例では、順方向の耐圧は約5.2kVとなった。また、p融合電界緩和層13に代えて、メサ底部のコーナー部から浅pn接合を離してガードリングのみを設けた半導体装置を作製し以下、第5比較例とする、実施例7にかかる複合ダイオードと同様の動作試験を実施した。第2比較例のその他の構成は、実施例7にかかる複合ダイオードと同様である。第5比較例では、順方向耐圧約6.8kVであった。これにより、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードと同様の効果を有することがわかった。さらに、実施例7にかかる複合ダイオードでは、順電流密度約50A/cm2で順方向電流を流した状態からオフ状態にした際の逆回復時間は26nsであり、逆回復電流密度は約34A/cm2と低く、極めて良好な電気的特性を示すことがわかった。このときの試験条件は、実施例1にかかるMPSダイオードと同様である。比較として、浅pn接合87a,87bを形成せずにpn接合5a,5bのみのダイオード以下、第6比較例とするを作製し、実施例7にかかる複合ダイオードと同様の条件で逆回復時間および逆回復電流密度を測定した。第6比較例のその他の構成は、実施例7にかかる複合ダイオードと同様である。第6比較例の逆回復時間は57nsであった。第6比較例の逆回復電流密度は、約95A/cm2と高く、実施例7にかかる複合ダイオードが第6比較例よりも低損失高速ソフトリカバリー効果を得ることができることがわかった。また、実施例7にかかる複合ダイオードでは、浅pn接合87a,87bが形成されるメサ底部の幅Cを40μmとし、メサ底部間の間隔Dを60μmとしたが、実施例1にかかるMPSダイオードと同様に、これらの幅Cや間隔Dを種々変更してもよい。これにより、オン電圧と逆回復時間とのトレードオフ関係を変化させることができる。例えば、メサ底部の幅Cを60μm、メサ底部間の間隔Dを40μmとし、室温で順電流密度約50A/cm2で通電させた場合、オン電圧は5.6Vに増大したが、逆回復時間を19nsに低減することができた。また、実施例7にかかる複合ダイオードでは、実施例1にかかるMPSダイオードと同様に、アノード電極膜9にAlワイヤボンディングを施したときに、アノード電極膜9とAlワイヤとの接合部にかかる機械的ストレスアノード電極膜9にかかる外力により、pn接合5a,5b近傍にかかる応力が緩和される。また、浅pn接合87a,87bはメサ底部に形成されているため、ワイヤボンディング時にアノード電極膜9にかかる外力が、浅pn接合87a,87b近傍に直接かかることはない。このため、実施例1にかかるMPSダイオードと同様に、浅pn接合87a,87bを構成するnドリフト層82以下、浅pn接合部とするが損傷することを回避することができることがわかった。その理由は、実施例1にかかるMPSダイオードと同様である。具体的には、実施例7にかかる複合ダイオードに対して、200°Cの高温で印加電圧16kVの逆電圧印加試験や、順電流密度40A/cm2での通電試験を各々約1000時間実施した。その結果、実施例7にかかる複合ダイオードに、顕著な特性の劣化は発見されなかった。以上、説明したように、実施の形態7によれば、実施の形態1と同様の効果を得ることができる。実施の形態8図10は、実施の形態8にかかる複合ダイオードの要部を示す断面図である。図10に示す複合ダイオードは、例えば、13kV級高耐圧複合ダイオード装置である。実施の形態8にかかる複合ダイオードは、実施の形態2にかかるMPSダイオードのショットキー接合37a、37b、37cに代えて、浅pn接合107a,107b,107cを設けている。実施の形態8では、メサ底部に設けるTi膜96a,96bの幅が広くなっている。ピンチオフ用p層30によって、pn主接合35aとpn主接合35bとの間のメサ底部に形成された浅pn接合は、浅pn接合107bと浅pn接合107cとに分割される。pn主接合35a間のメサ底部に形成された浅pn接合も同様に、ピンチオフ用p層30によって、浅pn接合107aと図示省略する浅pn接合とに分割される。アノードのオーミックコンタクトメタルとしてTi膜106a,106bの幅は、実施の形態2のTi膜36a,36bと同様である。それ以外の構成は、実施の形態1図1参照と同様である。nドリフト層82およびアノード電極膜89の構成は、実施の形態7と同様である。ピンチオフ用p層30の不純物濃度は、p融合電界緩和層13の不純物濃度と同様であってもよい。実施例8実施例8として、実施の形態8にかかる複合ダイオードを作製した。具体的には、実施例8にかかる複合ダイオードは、例えば、ピンチオフ用p層30によって分割された例えば浅pn接合107a、107b、107cを設けた。ピンチオフ用p層30の不純物濃度をp融合電界と同じく2×1017cm3とした。nドリフト層82およびアノード電極膜89を実施例7にかかる複合ダイオードと同様に設けた。電界緩和領域となるJTE10の不純物濃度を2×1017cm3とした。それ以外の構成は、実施例2にかかるMPSダイオードと同様である。実施例8にかかる複合ダイオードは、リーク電流密度2×103A/cm2での逆印加電圧は室温で13.6kVとなり、実施例2にかかるMPSダイオードと同様に高耐圧を実現することができた。また、実施例8にかかる複合ダイオードは、順電流密度約50A/cm2の順電流密度で順方向電流を流した状態からオフ状態にした際の逆回復時間は15nsであり、実施例2にかかるMPSダイオードと同程度にスイッチング動作を速くすることができた。また、逆回復電流密度は約30A/cm2であり、スイッチング損失は実施例7にかかる複合ダイオードに比べて改善することができた。また、実施例8にかかる複合ダイオードは、実施例2にかかるMPSダイオードと同様に、p融合電界緩和層13によってメサ底部のコーナー部における電界集中を緩和することができ、耐圧低下を防ぐことができることがわかった。以上、説明したように、実施の形態8によれば、実施の形態1と同様の効果を得ることができる。実施の形態9図11は、実施の形態9にかかる複合ダイオードの要部を示す断面図である。図11に示す複合ダイオードは、例えば、10kV級の耐圧を有する高耐圧複合ダイオード装置である。実施の形態9にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードのメサ部に代えて、pエピタキシャル層をトレンチ状に除去してもよい。そして、このトレンチ底部に浅pn接合87a,87bを設けてもよい。具体的には、実施の形態7とは以下の2点が異なる。それ以外の構成は、実施の形態7にかかる複合ダイオードと同様である。1nドリフト層82の表面に、pエピタキシャル層およびpエピタキシャル層を順次積層し、pアノード層113a,113bおよびpコンタクト層114a,114bとなる部分を除いて上記エピタキシャル層をRIE技術で除去し、トレンチ状に加工する。これにより、pアノード層113a,113bおよびpコンタクト層114a,114bが形成される。pアノード層113a,113bおよびpコンタクト層114a,114bの幅は、トレンチ側壁が基板おもて面に対してほぼ垂直であるため、実施の形態7のpアノード層3a,3bおよびpコンタクト層4a,4bよりも広くなる。AlSi合金膜86a,86bは、トレンチ底面に設けられる。2少なくともトレンチ底の浅pn接合87a、87bに対応するnドリフト層82の表面上トレンチ底部を挟むp融合電界緩和層123間をマスキングして、SiCウエハを回転させながらp融合電界緩和層123形成用のイオン注入をして熱処理を施す。これにより、p融合電界緩和層123が形成される。その後、上記のマスキング膜を除去して、トレンチ底面にAlをイオン注入して熱処理を行う。これにより、浅pn接合87a,87bが形成される。実施の形態9において、Ti膜116a,116b、pn主接合115a、115b、絶縁保護膜118およびアノード電極膜119は、それぞれ、実施の形態7のTi膜96a,96b、pn主接合5a、5b、絶縁保護膜8およびアノード電極膜89に相当する。これらの領域の断面形状や寸法は、トレンチ側壁が基板おもて面に対してほぼ垂直であることより、実施の形態7の各領域と異なっている。実施の形態9では、逆バイアス時に所定の逆電圧以上の電圧が印加されると、トレンチ底面コーナー部に設けられたp融合電界緩和層123間に挟まれ、かつ浅pn接合部の下に設けられたnドリフト層82が、p融合電界緩和層123とのpn接合から広がる空乏層でピンチオフされ、それ以上の逆印加電圧で浅pn接合部87a,87bの電界強度が高くなるのを抑制することができ、実施の形態7と同様に高い逆耐圧を実現することができる。トレンチ状加工は実施の形態7のメサ状加工に比べて凹凸の微細化が容易である。また、従来例図19参照に比べて、浅pn接合87aがpn主接合115aよりも深い位置に形成されており、実施の形態9にかかる複合ダイオードは、p融合電界緩和層123の厚さを例えば、約0.3μmとしてあるので、浅pn接合87aからpn主接合115a下のドリフト層内に残存する蓄積キャリアまでの距離を従来例よりも容易に短くすることができる。この結果、スイッチング動作のオフ時には、pn主接合115aよりもビルトイン電圧ビルトイン電位が低い浅pn接合87aを介して蓄積キャリアを従来例よりも速く且つ効率的に排出できるので蓄積キャリア消滅時間を短くできる。この結果、従来例よりもスイッチング速度をより速くすることができ、スイッチング損失をより小さくすることができる。実施例9実施例9として、実施の形態9にかかる複合ダイオードを作製した。具体的には、実施例9にかかる複合ダイオードは、例えば、nドリフト層82の表面にトレンチを設け、トレンチ底面に浅pn接合87a,87bを形成し、その後AlSi合金膜86a,86bを設けている。凹部となるトレンチの幅を約10μmとし、凸部の幅凹部間距離を約15μmとした。この結果、上記のピンチオフがより効果的にでき、浅pn接合87a,87bの電界強度が高くなるのをより抑制することができ、高電圧印加時のリーク電流を低減することができた。リーク電流の耐圧電流密度は、印加電圧が10kVであった場合でも室温で0.7×103A/cm2以下であった。また、浅pn接合87a,87b形成のために、Alをイオン注入して熱処理し、Alのイオン注入のドーズ量を約3×1016cm3と少なく、かつイオン注入の打込み深さも100nmと浅くした。このために、イオン注入に発生する欠陥は極めて少なく実用上問題になるレベルではなかった。この場合、Alのイオン注入のドーズ量が約8×1016cm3以下であれば、イオン注入の打込み深さが600nm程度でもリーク電流は少なく、また稼働時に順電圧が増大するような劣化現象も顕著ではないので、浅pn接合87a,87bに生じる欠陥は実用上問題にならず浅pn接合87a,87bは十分良好に機能させることができた。また、実施例9にかかる複合ダイオードは、JTE10の幅、不純物濃度および深さを、それぞれを300μm、3×1017cm3および約0.65μmとした。これにより、降伏電圧は室温で12.6kVであり、高耐圧を実現することができた。降伏電圧に比べてドリフト層の厚さを厚くしているので、降伏時には空乏層がnカソード基板1に達しないノンパンチスルー状態となる。この結果、空乏層とnカソード基板1間に蓄積した多数の少数キャリアが再結合で比較的ゆっくりと消滅する。このため、ソフトリカバリー特性の大幅な向上を図ることができた。また、実施例9にかかる複合ダイオードは、p融合電界緩和層123は主に上記のピンチオフを実現する領域として機能し、キャリアを注入するアノードとしての機能は少ないが、p融合電界緩和層123の不純物濃度が低いので少ないドーズ量でp融合電界緩和層123を形成することができ、イオン注入による欠陥を少なくし、リーク電流を少なくすることができる。また、実施例9にかかる複合ダイオードは、約50A/cm2の順電流密度で順電流を流した状態でオフした際の逆回復時間は15nsと速くすることができた。一方、逆回復電流密度は約22A/cm2であり、スイッチング損失をかなり改善することができた。以上、説明したように、実施の形態9によれば、実施の形態1と同様の効果を得ることができる。実施の形態10図12は、実施の形態10にかかる複合ダイオードの要部を示す断面図である。図12に示す複合ダイオードは、例えば11kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態10にかかる複合ダイオードは、実施の形態3にかかるMPSダイオードのショットキー接合7a,7bに代えて、浅pn接合を設けている。実施の形態10では、pアノード層3a,3bとpコンタクト層4a、4bの両側のメサ部側壁に絶縁保護膜を有していない。つまり、pコンタクト層4a,4bからメサ底部へと連続して伸びるAlSi合金膜126が設けられている。AlSi合金膜126上には、AlSi合金膜126を覆うアノード電極膜129が設けられている。それ以外の構成は、実施の形態3と同様である。実施例10実施例10として、実施の形態10にかかる複合ダイオードを作製した。具体的には、実施例10にかかる複合ダイオードは、pコンタクト層4bから、メサ底部およびpコンタクト層4aへと連続して伸びるAlSi合金膜126を設けた。それ以外の構成は、実施例3にかかるMPSダイオードと同様である。この結果、実施例10にかかる複合ダイオードは、室温での16kVの逆電圧を印加した際のリーク電流密度は6×103A/cm2とやや増加しなだれ降伏を示す耐圧も室温で12kV以上と高耐圧にすることができた。一方、AlSi合金膜126はオーミックコンタクト用メタルとしては従来のTiやNiに比べてややコンタクト抵抗が大きく、室温で順電流密度45A/cm2で順電圧は5.38Vとやや大きくなった。改善策として、pコンタクト層4a,4b上にTi膜を形成した後にAlSi合金膜126を形成するのが効果的であった。これにより、実施例1にかかるMPSダイオードとほぼ同等レベルの順電圧を実現することができた。また、スイッチングオフした際の逆回復時間や逆回復電流密度も実施例1にかかるMPSダイオードとほぼ同等となり良好であった。さらに、AlSi合金膜126の代わりに、AlSi合金膜126を形成する領域にAlをイオン注入して熱処理を行い、その後に、pコンタクト層4a,4b上にTi膜を形成し、さらにTi膜をAlからなるカソード電極膜129で覆うプロセスも順電圧低減の改善策として極めて効果的であった。この場合、Alイオン注入のドーズ量は約5×1016cm3と少なく、かつイオン注入の打込み深さも80nmと浅くしたため、イオン注入時に発生する欠陥は極めて少なく、実用上問題になるレベルにはならなかった。この場合も、Alイオン注入のドーズ量が約8×1016cm3以下であれば、イオン注入の打込み深さが600nm程度でもリーク電流は少なく、また稼働時に順電圧が増大するような劣化現象も顕著でないので、浅pn接合87a,87bに生じる欠陥は実用上問題にならず浅pn接合87a,87bが十分良好に機能できた。また、スイッチングオフした際の逆回復時間や逆回復電流密度も実施例1にかかるMPSダイオードとほぼ同等であり良好であった。以上、説明したように、実施の形態10によれば、実施の形態1と同様の効果を得ることができる。実施の形態11図13は、実施の形態11にかかる複合ダイオードの要部を示す断面図である。図13に示す複合ダイオードは、20kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態11にかかる複合ダイオードは、実施の形態5にかかるMPSダイオードのショットキー接合7a,7bに代えて、浅pn接合を設けている。実施の形態11では、pn接合5a、5bの上方に設けられるAlからなるアノード電極膜139a、139bと、浅pn接合部87a、87bの上方に設けられるAlからなるアノード電極膜139d、139cを各々分離している。nドリフト層132の不純物濃度は、例えば2×1014cm3と、実施の形態7にかかる複合ダイオードよりも低くした。nドリフト層132の厚さを220μmと、実施の形態7にかかる複合ダイオードよりも厚くしている。それ以外の構成は、実施の形態5にかかる複合ダイオードと同様である。実施の形態11にかかる複合ダイオードは、次のような平面レイアウトを有する。図9に示すように、30個のユニット20からなる複合ユニット群と複合ユニット群に並列に設けられた1個のpアノード層3bの、ユニット20が配列される方向の外周部は、pアノード層3bに接触するJTE10に囲まれている。一方、30個のユニット20からなる複合ユニット群と複合ユニット群に並列に設けられた1個のpアノード層3bの、ユニット20が配列される方向に直交する方向の外周部は、別途ユニット20が配列される方向に延びるp層横長p層、不図示を31本のpアノード層3a,3bや30本の浅pn接合部87a、87bに接触して設けている。横長p層の外周部は、横長p層に接触するJTE10に囲まれている。さらに、JTE10の外周部をチャネルストッパー11が囲む。横長p層上には、オーミックコンタクトメタルであるTi膜およびAl電極が形成されており不図示、各pアノード層3a,3bの上方に設けられたアノード電極膜139a、139b,139c、139dにそれぞれ接続されている。したがって、横長p層は、pアノード層として機能する。また、アノード電極膜139a、139b,139c、139dは、横長p層の端部に接する絶縁保護膜上を延在しているが、この部分における電圧降下による影響は面積比率が小さいことより実用上問題になるレベルではないと推測される。また、実施の形態11にかかる複合ダイオードは、アノード電極膜がpアノード層3a、3bの両側の傾斜面上に存在しないので、逆電圧印加時のアノード電極膜の電界効果によるSiC傾斜面でのキャリア誘起が生じない。このため、実施例1にかかるMPSダイオードに比べて、安定し且つバラツキの少ない高耐圧を実現することができる。実施例11実施例11として、実施の形態11にかかる複合ダイオードを作製した。具体的には、実施例11にかかる複合ダイオードは、実施例5にかかるMPSダイオードのショットキー接合に代えて、浅pn接合87a、87bを設けている。また、Auからなるアノード電極膜に代えて、Alからなるアノード電極膜を設けている。実施例11にかかる複合ダイオードは、なだれ降伏を示す耐圧は室温で21kV以上と高く、リーク電流のバラツキも実施例1にかかるMPSダイオードに比べて40ほどに著しく低減できた。一方、スイッチングオフした際の逆回復時間や逆回復電流密度は実施例1にかかるMPSダイオードとほぼ同等であり良好であった。以上、説明したように、実施の形態11によれば、実施の形態1、5と同様の効果を得ることができる。実施の形態12図14は、実施の形態12にかかる複合ダイオードの要部を示す断面図である。図14に示す複合ダイオードは、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態12にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードの、最外周部Bのpn主接合5bを設けなくてもよい。また、nドリフト層内にnバッファー層を設けてもよい。実施の形態12にかかる複合ダイオードでは、最外周部Bにおいて、pn主接合5bを構成するpアノード層3bおよびpコンタクト層4bが設けられていない。JTE10は、浅pn接合87bの端部が重畳され接している。この重畳されている部分の幅は、例えば約3μmであってもよい。浅pn接合87aの幅は、実施の形態7と同様に40μmである。それ以外の構成は、実施の形態7と同様である。実施の形態7にかかる複合ダイオードでは最外周部Bのpアノード層3bの幅が複合ユニットAのpアノード層3aの幅と同じであったために、スイッチング動作のオフ時に最外周部Bのnドリフト層82内の蓄積キャリアの排出時間が複合ユニットAのnドリフト層82内の蓄積キャリアの排出時間よりも長くなり、その結果、逆回復時間が長くなっていた。実施の形態7の複合ユニットAでは、pアノード層3aの両側のメサ底部に形成された浅pn接合87a,87bにより両側からpn主接合5a,5b下の残存キャリアが排出されるのに対し、最外周部Bでは一方の浅pn接合87b側からしか排出されないためである。実施の形態12では、最外周部Bにpアノード層が存在しないので、実施の形態7のような端部のpアノード層での蓄積キャリアの排出時間の不均等さがなくなり逆回復時間を短縮することができる。また、nドリフト層の中央よりもnカソード基板1寄りの位置にnドリフト層よりも不純物濃度が6×1014cm3と高く、厚さ約5μmのnバッファー層第6の半導体領域140を設けている。つまり、nドリフト層の内部には、nカソード基板1の表面に平行に、nカソード基板1よりも薄く、かつ不純物濃度の高いnバッファー層140が設けられている。nバッファー層140は、nドリフト層の内部の中間の深さよりもnカソード基板1側に設けられている。具体的には、nカソード基板1に、nドリフト層142b、nバッファー層140、nドリフト層142aが順次積層されている。nバッファー層140によりスイッチングオフ時にpn主接合5aや浅pn接合87a,87bから広がる空乏層の広がり速度がnバッファー層140で一旦抑制される。このため、この間にnバッファー層140よりもアノード側のnドリフト層142a内の少数キャリアがより素早く排出される。その後、nバッファー層140よりもカソード側のnドリフト層142bに空乏層が進入していくが、nバッファー層140の位置を適正化例えばnカソード基板1から50~70μmの位置にすることにより空乏層の進入広がりを大幅に抑制することができる。この結果、nバッファー層140のカソード側での少数キャリアの大半が空乏層の広がりを介しての排出ではなく再結合のみでゆっくり減少していく。このため、少数キャリアの減少速度を大幅に抑制することができ、対応するdi/dtを小さくすることができる。したがって、著しいソフトリカバリー特性の向上が達成できる。実施例12実施例12として、実施の形態12にかかる複合ダイオードを作製した。つまり、実施例12にかかる複合ダイオードは、最外周部Bにpアノード層3bを設けていない。また、nドリフト層内にnバッファー層140を設けた。それ以外の構成は、実施例7にかかる複合ダイオードと同様である。実施例12にかかる複合ダイオードは、15kVでも室温でのリーク電流が4×103A/cm2以下と良好であり、なだれ降伏を示す耐圧は室温で16kVと高耐圧にすることができた。さらに、順電流密度約50A/cm2で順電流を流した状態でオフした際の逆回復時間は18nsであり、逆回復電流密度は約26A/cm2と低く、かつdi/dtを半減することができ大幅にソフトリカバリー特性を向上することができた。以上、説明したように、実施の形態12によれば、実施の形態1と同様の効果を得ることができる。実施の形態13図15は、実施の形態13にかかる複合ダイオードの要部を示す断面図である。図15に示す複合ダイオードは、例えば、10kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態13にかかる複合ダイオードは、実施の形態9にかかる複合ダイオードの浅pn接合に代えて、ショットキー接合を設けている。それ以外の構成は、実施の形態9と同様である。実施の形態13にかかる複合ダイオードは、逆バイアス時に所定の逆電圧以上の電圧が印加されると、トレンチ底面コーナー部に設けられたp融合電界緩和層123間に挟まれたショットキー接合7a,7bの下に設けられたnドリフト層82が、p融合電界緩和層123とのpn接合から広がる空乏層でピンチオフされ、それ以上の逆印加電圧でショットキー接合7a,7bの電界強度が高くなるのを抑制することができ、実施の形態9と同様にトレンチ状加工が実施例1のメサ状加工に比べて凹凸の微細化が容易であることも合わさって、高い逆耐圧を実現することができる。また、ショットキー接合7a,7bがpn主接合115a,115bよりも深い位置に形成されているので、ショットキー接合7a,7bからpn主接合115a、115b下のnドリフト層82内に残存する蓄積キャリアまでの距離を容易に短くすることができる。この結果、スイッチングオフ時には、pn主接合115aよりもビルトイン電圧が低いショットキー接合7a、7bを介して蓄積キャリアをより速く効率的に排出できる。これにより、蓄積キャリア消滅時間を短くすることができ、この結果、スイッチング速度をより速くできスイッチング損失をより小さくすることができる。実施の形態13では、p融合電界緩和層123は、主に上記のピンチオフを実現する領域として機能しキャリアを注入するアノードとしての機能は少ない。しかし、p融合電界緩和層123の不純物濃度が低いので少ないドーズ量でp融合電界緩和層123を形成することができ、イオン注入による欠陥を少なくしリーク電流を少なくすることができる。実施例13実施例13として、実施の形態13にかかる複合ダイオードを作製した。具体的には、実施例13にかかる複合ダイオードは、nドリフト層82の表面にトレンチを設け、トレンチ底面にAlSi合金膜86a,86bを設けている。浅pn接合87a,87bは形成していない。それ以外の構成は、実施例9にかかる複合ダイオードと同様である。JTE10の幅、不純物濃度および深さを、それぞれ300μm、3×1017cm3および約0.65μmとした。この場合に、リーク電流密度1×103A/cm2での逆印加電圧は室温で11.2kVであり、室温での降伏電圧は12.3kVであり、高耐圧を実現することができた。降伏電圧に比べてnドリフト層82の厚さを厚くしているので、降伏時には空乏層がnカソード基板1に達しないノンパンチスルー状態となる。この結果、空乏層とnカソード基板1間に蓄積した多数の少数キャリアが再結合で比較的ゆっくりと消滅するので、ソフトリカバリー特性の大幅な向上を図ることができた。また、実施例13にかかる複合ダイオードは、約50A/cm2の順電流密度で順電流を流した状態でオフした際の逆回復時間は14nsと速くすることができた。一方、逆回復電流密度は約24A/cm2であり、スイッチング損失は実施の形態9とほぼ同様になった。以上、説明したように、実施の形態13によれば、実施の形態1と同様の効果を得ることができる。実施の形態14図16は、実施の形態14にかかる複合ダイオードの要部を示す断面図である。図16に示す複合ダイオードは、例えば、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態14にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードの複数のAlSi合金膜に代えて、nカソード基板1のおもて面側のほぼ全面を覆うAlSi合金膜を1つ設けている。実施の形態14にかかる複合ダイオードは、図16に示すように、nカソード基板1のおもて面側に1つのAlSi合金膜166が設けられている。AlSi合金膜166は、浅pn接合87a,87bおよびpコンタクト層4a,4bに接する。つまり、AlSi合金膜166で、浅pn接合87a,87bおよびpコンタクト層4a,4bとのオーミックコンタクトを形成している。pアノード層3aとpコンタクト層4aの両側のメサ部側面に設けられた絶縁保護膜8上にもAlSi合金膜166が延在している。また、AlSi合金膜166上には、AlSi合金膜166を覆うアノード電極膜169が設けられている。それ以外の構成は、実施の形態7にかかる複合ダイオードと同様である。実施の形態14は、実施の形態7においてAlSi合金膜やオーミックコンタクトを形成する際の難しいリフトオフ工程を省略することができ、パッシベーション膜12上のAlSi合金膜166をフォトエッチング除去するだけで済む。この結果、ダイオード装置製作工程の簡略化を図ることができ、歩留まりを大幅に向上することができるため、経済性の向上が図れる。一方、AlSi合金膜166はオーミックコンタクト用メタルとしては従来のTiやNiに比べてややコンタクト抵抗が大きく、室温で順電流密度45A/cm2で順電圧は5.4Vとやや大きくなった。したがって、pコンタクト層4a,4b上にTi膜を形成した後、このTi膜上にAlSi合金膜166を形成するのがよい。これにより、実施の形態7にかかる複合ダイオードとほぼ同等レベルの順電圧を実現することができた。また、実施の形態14では、AlSi合金膜166とアノード電極膜169で構成されるアノード電極膜が直接p融合電界緩和層13に接触しない。この結果、高い逆電圧が印加された場合でもp融合電界緩和層13がパンチスルーされてしまうのを防ぐことができる。このため、なだれ降伏を示す耐圧は室温で15kV以上と高くすることができ、リーク電流の耐圧電流密度は、印加電圧10kVであった場合に室温で2×103A/cm2以下であり、実施の形態7に比べてほぼ同等レベルの良好な特性を維持することができた。また、スイッチングオフした際の逆回復時間や逆回復電流密度もほぼ同等であり良好であった。以上、説明したように、実施の形態14によれば、実施の形態7と同様の効果を得ることができる。実施の形態15図17は、実施の形態15にかかる複合ダイオードの要部を示す断面図である。図17に示す複合ダイオードは、例えば、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態15にかかる複合ダイオードは、実施の形態14にかかる複合ダイオードのAlSi合金膜に代えて、Ti膜を設けている。実施の形態15では、Ti膜176は、pn主接合5a,5bのオーミックコンタクトメタルと、ショットキー接合7a,7bのショットキーメタルとの両方を兼ねている。つまり、pアノード層3a,3bとpコンタクト層4a,4bの両側のメサ部側面に設けられた絶縁保護膜8上にもTi膜176が延在している。Ti膜176を設けることにより、pコンタクト層4a,4bとのpn主接合5a,5bと、nドリフト層82とのショットキー接合7a,7bとを連結している。それ以外の構成は、実施の形態14と同様である。Ti膜176上には、電気抵抗を低減するための、Alからなる厚いアノード電極膜179が形成されている。実施の形態15にかかる複合ダイオードは、なだれ降伏を示す耐圧は室温で約16kV以上と高くすることができた。その理由は、実施の形態14にかかる複合ダイオードと同様である。以上、説明したように、実施の形態15によれば、実施の形態14と同様の効果を得ることができる。以上、実施の形態1~15について詳細に説明したが、上述した実施の形態に限らず、さらに多くの適用範囲や派生構造に適用することが可能である。各領域の設計条件等を種々変更し、例えば25kVや50kVといった更に高い耐圧のダイオードに適用することができる。また、pn主接合とショットキー接合を形成する位置を代えてもよい。例えば、nドリフト層にトレンチを形成し、トレンチ内をpエピタキシャル層で埋めることで、ショットキー接合よりも深い位置にpn主接合を設けてもよい。また、電界緩和層がJTEの場合について説明したが、FLRやRESURF等の他の電界緩和層の場合や濃度の異なる複数の領域から構成されるJTEでもよい。p融合電界緩和領域の不純物濃度は、浅pn接合に接している部分の近傍ではpn接合に接している部分よりも高くすることが、リーク電流をより低減しかつキャリア注入をより促進する上で効果的である。また、ワイドギャップ半導体としてSiCを用いて説明しているが、GaNやダイヤモンドといった他のワイドギャップ半導体ダイオードに応用展開することができる。また、浅pn接合を形成する際に、AlTiSi合金やAlNiSi等の他の合金膜を適用してもよい。pアノード層の両端のメサ部側面の傾斜角度を変えた場合でも同様の効果を得ることができる。また、モリブデン等を用いてショットキーメタルを形成してもよい。また実施の形態2,8において、浅pn接合のp融合電界緩和層間に1個のピンチオフ用p層を設けてもよいし、複数個のピンチオフ用p層を設けてもよい。浅pn接合部全体の幅をほぼ等しくした場合は、ピンチオフ用p層の数の増加に伴って高い耐圧を実現することができる。また、ピンチオフ用p層間の浅pn接合の幅を広げたり、ピンチオフ用p層間の浅pn接合の幅を固定して、ピンチオフ用p層と浅pn接合の数を増やしたりすることにより浅pn接合の全体の幅を広げる場合、スイッチングオフ時にドリフト層内の蓄積キャリアの消滅時間をより短くすることができる。"