端部に凹部を有する基板と、前記基板の凹部に一部が埋め込まれた一対のゲート電極と、前記基板の表面であって前記一対のゲート電極の間に形成された拡散層を有し、前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする半導体装置。前記拡散層の抵抗値は、前記基板と前記拡散層の間に形成された空乏層の膜厚が変わるに従って、前記拡散層の断面積が変わることにより変化することを特徴とする請求項1に記載の半導体装置。前記一対のゲート電極は、相対向するように設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記ゲート電極は、前記拡散層の周囲を囲うように設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記拡散層は、エピタキシャルシリコン層であることを特徴とする請求項1~4のいずれか1項に記載の半導体装置。前記一対のゲート電極にそれぞれ異なる電位を与えることを特徴とする請求項1~5のいずれか1項に記載の半導体装置。前記拡散層を容量電極として、前記容量電極と前記拡散層との間の容量値を前記ゲート電極により制御することにより可変容量素子を構成したことを特徴とする請求項1~6のいずれか1項に記載の半導体装置。前記可変容量素子は、前記拡散層をGNDにして前記容量電極に正の電圧を印加した場合、前記ゲート電極に正の電圧を印加したときに第1の容量値を有し、前記ゲート電極に負の電圧を印加した場合に第2の容量値を有することを特徴とする請求項7に記載の半導体装置。前記半導体装置は、縦型トランジスタに併設されることを特徴とする請求項1~8のいずれか1項に記載の半導体装置。拡散層を有する基板を用意し、マスクを用いて前記基板を加工することにより端部に凹部を有するシリコンビームを形成し、前記シリコンビームの凹部の内部に、前記拡散層を挟むように一対のゲート電極を形成し、前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする半導体装置の製造方法。前記シリコンビームの凹部の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、前記シリコンビームの凹部の内部に前記一対のゲート電極を形成することを特徴とする請求項10に記載の半導体装置の製造方法。前記拡散層の抵抗値は、前記基板と前記拡散層の間に形成された空乏層の膜厚が変わるに従って、前記拡散層の断面積が変わることにより変化することを特徴とする請求項10又は11に記載の半導体装置の製造方法。前記一対のゲート電極は、相対向するように形成されることを特徴とする請求項10~12のいずれか1項に記載の半導体装置の製造方法。前記ゲート電極は、前記拡散層の周囲を囲うように形成されることを特徴とする請求項10~12のいずれか1項に記載の半導体装置の製造方法。前記拡散層は、選択エピタキシャル成長で形成されることを特徴とする請求項10~14のいずれか1項に記載の半導体装置の製造方法。前記一対のゲート電極にそれぞれ異なる電位を与えることを特徴とする請求項10~15のいずれか1項に記載の半導体装置の製造方法。前記拡散層を容量電極として、前記容量電極と前記拡散層との間の容量値を前記ゲート電極により制御することにより可変容量素子を形成することを特徴とする請求項10~16のいずれか1項に記載の半導体装置の製造方法。前記可変容量素子は、前記拡散層をGNDにして前記容量電極に正の電圧を印加した場合、前記ゲート電極に正の電圧を印加したときに第1の容量値を有し、前記ゲート電極に負の電圧を印加した場合に第2の容量値を有することを特徴とする請求項17に記載の半導体装置の製造方法。前記半導体装置は、縦型トランジスタと同時に形成されることを特徴とする請求項10~18のいずれか1項に記載の半導体装置の製造方法。しかし、上記特許文献1は、シングルゲートを有する半導体装置であり、ダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきについては考慮されていない。また、上記特許文献1では、ゲート電極はN-Siボディ領域の上面に積層されており、端部に凹部を有する基板シリコンビームの凹部の内部にゲート電極の一部を埋め込む構造には適用されない。本発明は、上記従来技術の問題点を解決するものであり、その目的は、シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきを防止することが可能な半導体装置及びその製造方法を提供することにある。本発明に係る半導体装置は、端部に凹部を有する基板と、前記基板の凹部に一部が埋め込まれた一対のゲート電極と、前記基板の表面であって前記一対のゲート電極の間に形成された拡散層を有し、前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする。また、本発明に係る半導体装置の製造方法は、拡散層を有する基板を用意し、マスクを用いて前記基板を加工することにより端部に凹部を有するシリコンビームを形成し、前記シリコンビームの凹部の内部に、前記拡散層を挟むように一対のゲート電極を形成し、前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする。本発明によれば、シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきを防止することができる。本発明の実施の形態について図面を参照して詳細に説明する。第1の実施の形態最初に、図1~図4を参照して、本発明の第1の実施の形態に係る半導体装置N-可変抵抗素子の構成について説明する。ここで、図1はN-可変抵抗素子の鳥瞰図である。図2は平面図であり上層配線と層間酸化膜を取り除いて上方から見える様子を図示している。図2中の点線Aの断面を図3に示し、図2中の点線Bの断面を図4a~cに示す。シリコン基板1は、端部に凹部を有する基板シリコンビームである。シリコン基板1の凹部の内部には、一対のゲート電極4の一部が埋め込まれている。シリコン基板1の表面には、一対のゲート電極4の間にN-拡散層7が形成されている。N-拡散層7の上には、酸化膜2が形成されている。酸化膜2の上には、マスク窒化膜3が形成されている。また、N-拡散層7の上には、N拡散層8が形成されている。N拡散層8の上には、拡散層上コンタクト9が形成されている。マスク窒化膜3とN拡散層8の間には、SW窒化膜6が形成されている。ゲート電極4の上には、ゲート上コンタクト10が形成されている。ゲート上コンタクト10の上には、上層配線11が形成されている。シリコン基板1の凹部の表面とゲート電極4の間には、ゲート酸化膜12が形成されている。そして、シリコン基板1とN-拡散層7の間には、空乏層13が形成されている。N-拡散層7は、ゲート酸化膜12を挟んでゲート電極4と面している。N-拡散層7の端は、N拡散層8と拡散層上コンタクト9を介して上層配線11に接続される。そして、シリコン基板1の上部には、層間酸化膜5が形成されている。このような構成の下、ゲート電極4とN-拡散層7の間の電位を変化させるに従って、N-拡散層7の抵抗値が変化する。例えば、ゲート電極4にマイナス電圧を印加すると、図4a~cに示すように空乏層13の膜厚が増す。これにより、N-拡散層7の断面積が変化して抵抗値を可変にすることができる。次に、図5~図9を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。最初に、図5a~cに示すように、N-拡散層7を形成したシリコン基板1にマスク窒化膜3をマスクとして、端部に凹部を有するシリコンビームを形成する。ここで、平面図5aの点線Aが断面図5bに、点線Bが断面図5cにそれぞれ対応する。次に、図6に示すように、シリコンビームの凹部の表面にゲート酸化膜12を形成し、その後ゲート電極4を形成する。次に、図7に示すように、層間酸化膜5を埋めこんだ後で、リソグラフィマスクと異方性ドライエッチでシリコンビームの両端のマスク窒化膜3を露出させる。次に、図8に示すように、露出部のマスク窒化膜3を異方性エッチで除去する。次に、図9に示すように、SW窒化膜6を形成し、選択エピタキシャル成長とイオン注入でN拡散層8を形成する。その後、図3に示すように、層間酸化膜5を埋設して、ゲート上コンタクト10と上層配線11を形成する。このようにして、本発明の第1の実施の形態に係る半導体装置図1~図3参照が完成する。第1の実施の形態によれば、シリコンビーム中のN-拡散層7をゲート電極4で蓄積化および空乏化させることで可変抵抗化して、チップ作成後に抵抗値を制御可能とする。第2の実施の形態次に、図10~図12を参照して、本発明の第2の実施の形態に係る半導体装置N-可変抵抗素子の構成について説明する。ここで、図10は平面図であり、図10中の点線Aの断面を図11に示し、図10中の点線Bの断面を図12a~cに示す。本発明の第2の実施の形態は、シリコン基板1上のN-拡散層7としてエピタキシャルシリコンを使用したものであり、それ以外の構成は本発明の第1の実施の形態と同様なのでその詳細な説明は省略する。図10及び図11に示すように、シリコン基板1の上部に選択エピタキシャル成長で形成したN-拡散層7が設けられている。第2の実施の形態においても、第1の実施の形態と同様に、図12a~cに示すように、ゲート電極4とN-拡散層7の間の電位を変化させるに従って、N-拡散層7の抵抗値が変化する。例えば、ゲート電極4にマイナス電圧を印加すると、図12a~cに示すように空乏層13の膜厚が増す。これにより、N-拡散層7の断面積が変化して抵抗値を可変にすることができる。また、図示しないが、同様の構造でSTI上にポリシリコンを配置して可変のN-拡散層抵抗を形成することも可能である。第2の実施の形態によれば、シリコンビーム中のN-拡散層7をゲート電極4で蓄積化および空乏化させることで可変抵抗化して、チップ作成後に抵抗値を制御可能とする。第3の実施の形態図13~図19を参照して、本発明の第3の実施の形態に係る半導体装置N-可変抵抗素子の構成について説明する。ここで、図13はN-可変抵抗素子の鳥瞰図であり、図14の点線Aの範囲に対応している。鳥瞰図13ではゲート電極4は点線で図示している。図14は平面図であり上層配線と層間酸化膜を取り除いて上方から見える様子を図示している。図14中の点線Bの断面を図15に示し、図14中の点線Cの断面を図16a~cに示す。また、第1の実施の形態を示す図1~図4と同じ構成要素には同じ符号が付けられている。第3の実施の形態の半導体装置が、第1の実施の形態の半導体装置と異なる点は、周囲にSTI14が設けられSTI14の上にマスク窒化膜3が設けられている点と、一対のゲート電極4を相対向するように設けた点である。その他の構成は、第1の実施の形態の半導体装置図1~図3参照とほぼ同じなのでその説明は省略する。第3の実施の形態においても、第1の実施の形態と同様に、図16a~cに示すように、ゲート電極4とN-拡散層7の間の電位を変化させるに従って、N-拡散層7の抵抗値が変化する。例えば、ゲート電極4にマイナス電圧を印加すると、図16a~cに示すように空乏層13の膜厚が増す。これにより、N-拡散層7の断面積が変化して抵抗値を可変にすることができる。さらに、シリコンビームの両端のゲート電極4のそれぞれに異なる電位を与えることができるため、精密な抵抗値制御を行うことができる。次に、図17~図19を参照して、半導体装置N-可変抵抗素子と同時に形成される縦型トランジスタの構成について説明する。ここで、図17は縦型トランジスタの鳥瞰図であり、平面図18の点線Dの範囲に対応している。平面図18のE方向は図19に対応している。また、第1の実施の形態を示す図1~図4と同じ構成要素には同じ符号が付けられている。シリコン基板1上に、N拡散層下部15が形成され、N拡散層下部15の上に、ゲート酸化膜12及び下部酸化膜16を介してゲート電極4が形成されている。また、N拡散層下部15は、拡散層上コンタクト9を介して上層配線11に接続されている。また、シリコン基板1上に、凹形状のSTI14が形成され、STI14の内部にゲート電極4が形成されている。STI14上には、マスク窒化膜3が設けられている。ゲート電極4は、ゲート上コンタクト10を介して上層配線11に接続されている。N拡散層上部は、コンタクトを介して上層配線11に接続されている。次に、図20から図28を参照して、本発明の第3の実施の形態に係る半導体装置の製造方法について説明する。この製造方法は、N-可変抵抗素子と縦型トランジスタの製造方法に関するものであり、B方向とC方向の断面図はN-可変抵抗素子の断面図を図示しており、E方向の断面図は縦型トランジスタの断面図を図示している。また、平面図は酸化膜を透過して図示している。まず、図20a~eは、STI14を300nmの深さで作成した段階を図示している。次に、図21aに示すように、N-拡散層7をイオン注入によって形成する。このとき、図21bに示すように、縦型トランジスタ領域にはフォトレジスマスク図示せずをかけてN-拡散層7を形成しない。次に、図22a~eに示すようにピラーパターンとなるマスク窒化膜3をPEPPhotoEtchingProcessで形成する。マスク窒化膜3の膜厚は100nm程度である。次に、図23a~cに示すように、マスク窒化膜3をエッチングマスクとして異方性ドライエッチを150nmの深さで行いピラーパターンを作成する。次に、図24a~cに示すように、ピラーSW窒化膜17をLP-CVDLowPressure-ChemicalVaporDepositionと異方性ドライエッチバックによって15nm程度形成した後に、下部酸化膜16を熱酸化によって10nm程度形成し、N拡散層15をイオン注入によって形成する。この時、ピラーSW窒化膜17によってN-可変抵抗素子のN-拡散層14と縦型トランジスタのチャネル部は、酸化とイオン注入から保護される。なお、N-可変抵抗素子領域にはフォトレジストマスクによってN拡散層15を形成しない。次に、図25a~cに示すように、ピラーSW窒化膜17を熱リン酸で除去した後に、ゲート酸化膜12を熱酸化によって3nm程度形成した後で、ゲート電極4を40nmの膜厚で形成する。ゲート電極4はポリシリコンを全面にLP-CVDで成膜した後に、異方性エッチバックをして形成する。次に、図26a~cに示すように、層間酸化膜5を形成する。層間酸化膜5の形成方法は、まずHDPHighDensityPlasmaによって酸化膜を埋め込み、マスク窒化膜3をストッッピング膜とするCMPChemicalMechanicalPolishingを行う。その後に、薄い酸化膜を成膜し、上部拡散層を形成する領域の酸化膜のみPEPで取り除いてマスク窒化膜3を露出させることで形成する。次に、図27a、bに示すように、露出した窒化膜を異方性ドライエッチと熱リン酸によって除去した後で、SW窒化膜6をLP-CVDと異方性ドライエッチで15nmの膜厚で形成する。次に、図28a、bに示すように、上部拡散層8を選択エピタキシャル成長とイオン注入によって形成する。その後は図15と図19に示すように、層間酸化膜5を埋設した後に、拡散層上コンタクト9、ゲート上コンタクト10及び上層配線11を形成する。このようにして、本発明の第3の実施の形態に係る半導体装置が完成する。第3の実施の形態によれば、図15に示すN-可変抵抗素子を、図17に図示する縦型トランジスタと同時に、大幅な工程増加無しに形成することができる。第4の実施の形態次に、図29~図31を参照して、本発明の第4の実施の形態に係る半導体装置N-可変抵抗素子の構成について説明する。ここで、図29は平面図であり、図29中の点線Fの断面を図30に示し、図29中の点線Gの断面を図31a~cに示す。本発明の第4の実施の形態は、シリコン基板1上のN-拡散層7としてエピタキシャルシリコンを使用したものであり、それ以外の構成は本発明の第3の実施の形態と同様なのでその詳細な説明は省略する。図29及び図30に示すように、シリコン基板1の上部に選択エピタキシャル成長で形成したN-拡散層7が配置されている。第4の実施の形態においても、第3の実施の形態と同様に、図31a~cに示すように、ゲート電極4とN-拡散層7の間の電位を変化させるに従って、N-拡散層7の抵抗値が変化する。例えば、ゲート電極4にマイナス電圧を印加すると、図31a~cに示すように空乏層13の膜厚が増す。これにより、N-拡散層7の断面積が変化して抵抗値を可変にすることができる。また、図示しないが、同様の構造でSTI上にポリシリコンを配置して可変のN一拡散層抵抗を作成することも可能である。第4の実施の形態によれば、第3の実施の形態と同様に、N-可変抵抗素子を縦型トランジスタと同時に、大幅な工程増加なしに形成することができる。第5の実施の形態次に、図32~図34を参照して、本発明の第5の実施の形態に係る半導体装置の構成について説明する。シリコン基板1のN-拡散層を電極とすることで、可変容量素子を形成した例を図32から図34に示す。ここで、平面図32の点線Hが図33に対応し、点線Jが図34に対応する。容量電極19とN-拡散層7間の容量値をゲート電極4にて制御する。すなわち、N-拡散層7をGNDにして容量電極19に正の電圧を印加する場合を考えると、ゲート電極4に正の電圧を印加した時には図34aのようにJ方向断面のN-拡散層7はそのまま存在するために容量値は図32中の幅Kで規定される値を有する。一方、ゲート電極4に負の電圧を印加したときには、図34bのようにJ方向断面のN-拡散層7は空乏化するために容量値は図32中の幅L成分が消えてK-Lで規定される値を有する。このように第5の実施の形態の可変容量素子は、二つの容量値を有することができる。この可変容量素子も前述の第3の実施形態と同様に、縦型トランジスタと同時に大幅な工程増加無しに形成することができる。以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。