複数の画素を有し、前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有し、前記容量素子の一方の端子は第1の配線と電気的に接続され、前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続される表示装置であって、第1の期間において、前記トランジスタの第1の端子は前記トランジスタのゲートと電気的に接続され、前記トランジスタの前記ゲートは第2の配線と電気的に接続され、第2の期間において、前記トランジスタの前記第1の端子は前記トランジスタの前記ゲートと電気的に接続され、前記トランジスタの第2の端子は第3の配線と電気的に接続され、第3の期間において、前記トランジスタの前記第1の端子は前記第1の配線と電気的に接続され、前記トランジスタの前記第2の端子は前記表示素子と電気的に接続され、前記第1乃至前記第3の期間において、前記第1の配線には固定の電位が与えられることを特徴とする表示装置。複数の画素を有し、前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有し、前記容量素子の一方の端子は第1の配線と電気的に接続され、前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続される表示装置であって、第1の期間において、前記トランジスタの第1の端子は前記トランジスタのゲートと電気的に接続され、かつ、前記トランジスタの前記第1の端子は前記第1の配線と電気的に分離され、前記トランジスタの前記ゲートは第2の配線と電気的に接続され、前記トランジスタの第2の端子は第3の配線と電気的に分離され、かつ、前記トランジスタの前記第2の端子は前記表示素子と電気的に分離され、第2の期間において、前記トランジスタの前記第1の端子は前記トランジスタの前記ゲートと電気的に接続され、かつ、前記トランジスタの前記第1の端子は前記第1の配線と電気的に分離され、前記トランジスタの前記ゲートは前記第2の配線と電気的に分離され、前記トランジスタの前記第2の端子は前記第3の配線と電気的に接続され、かつ、前記トランジスタの前記第2の端子は前記表示素子と電気的に分離され、第3の期間において、前記トランジスタの前記第1の端子は前記トランジスタの前記ゲートと電気的に分離され、かつ、前記トランジスタの前記第1の端子は前記第1の配線と電気的に接続され、前記トランジスタの前記ゲートは前記第2の配線と電気的に分離され、前記トランジスタの前記第2の端子は前記第3の配線と電気的に分離され、かつ、前記トランジスタの前記第2の端子は前記表示素子と電気的に接続され、第1乃至第3の期間において、前記第1の配線には固定の電位が与えられることを特徴とする表示装置。複数の画素を有し、前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、第1乃至第5のスイッチとを有し、前記容量素子の一方の端子は第1の配線と電気的に接続され、前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続され、前記トランジスタの第1の端子は、前記第1のスイッチを介して前記トランジスタの前記ゲートと電気的に接続され、前記トランジスタの前記第1の端子は、前記第2のスイッチを介して前記第1の配線と電気的に接続され、前記トランジスタの前記ゲートは、前記第3のスイッチを介して第2の配線と電気的に接続され、前記トランジスタの第2の端子は、前記第4のスイッチを介して第3の配線と電気的に接続され、前記トランジスタの前記第2の端子は、前記第5のスイッチを介して前記表示素子と電気的に接続されることを特徴とする表示装置。請求項1乃至3のいずれか一において、前記第3の配線はビデオ信号が入力される配線であることを特徴とする表示装置。請求項1乃至4のいずれか一において、前記第2の配線には固定の電位が与えられることを特徴とする表示装置。しかし、特許文献1に示される画素回路を有する表示装置は、信号線Sjとは別に信号線Uiが必要であるため消費電力が増大する。また、信号線Uiの振幅電圧を大きくする必要があるため、消費電力が増大する。また、信号線Uiの制御回路が必要となり回路規模が増大する。特に、信号線Uiの電位を3段階に変化させる必要がある。そのため、信号線Uiの制御回路をデジタル回路とすることが困難であるため、制御回路の回路規模はさらに増大する。また、信号線Uiを行別に異なるタイミングで制御する必要がある。そのため、外部回路により信号線Uiを制御する場合、画素回路が設けられた基板と外部回路との接続点数が増大する。例えば、画素回路が640行であれば、接続点数が640個増える。そこで、駆動用トランジスタのVthばらつきの影響を低減することができ、かつ、低消費電力であり、回路規模、接続点数が増大しない表示装置を提供することを課題とする。本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有している。容量素子の一方の端子は第1の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。そして、第1の期間において、トランジスタの第1の端子はトランジスタのゲートと電気的に接続され、トランジスタのゲートは第2の配線と電気的に接続されている。そして、第2の期間において、トランジスタの第1の端子はトランジスタのゲートと電気的に接続され、トランジスタの第2の端子は第3の配線と電気的に接続されている。そして、第3の期間において、トランジスタの第1の端子は第1の配線と電気的に接続され、トランジスタの第2の端子は表示素子と電気的に接続されている。第1乃至第3の期間において、第1の配線には固定の電位が与えられる。また、本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有している。容量素子の一方の端子は第1の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。そして、第1の期間において、トランジスタの第1の端子はトランジスタのゲートと電気的に接続され、かつ、トランジスタの第1の端子は第1の配線と電気的に分離されている。トランジスタのゲートは第2の配線と電気的に接続されている。トランジスタの第2の端子は第3の配線と電気的に分離され、かつ、トランジスタの第2の端子は表示素子と電気的に分離されている。そして、第2の期間において、トランジスタの第1の端子はトランジスタのゲートと電気的に接続され、かつ、トランジスタの第1の端子は第1の配線と電気的に分離されている。トランジスタのゲートは第2の配線と電気的に分離されている。トランジスタの第2の端子は第3の配線と電気的に接続され、かつ、トランジスタの第2の端子は表示素子と電気的に分離されている。そして、第3の期間において、トランジスタの第1の端子はトランジスタのゲートと電気的に分離され、かつ、トランジスタの第1の端子は第1の配線と電気的に接続されている。トランジスタのゲートは第2の配線と電気的に分離されている。トランジスタの第2の端子は第3の配線と電気的に分離され、かつ、トランジスタの第2の端子は表示素子と電気的に接続されている。第1乃至第3の期間において、第1の配線には固定の電位が与えられる。また、本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、第1乃至第5のスイッチとを有している。容量素子の一方の端子は第1の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。トランジスタの第1の端子は、第1のスイッチを介してトランジスタのゲートと電気的に接続されている。トランジスタの第1の端子は、第2のスイッチを介して第1の配線と電気的に接続されている。トランジスタのゲートは、第3のスイッチを介して第2の配線と電気的に接続されている。トランジスタの第2の端子は、第4のスイッチを介して第3の配線と電気的に接続されている。トランジスタの第2の端子は、第5のスイッチを介して表示素子と電気的に接続されている。第1乃至第3の期間において、第1の配線には固定の電位が与えられる。上記において、第3の配線にはビデオ信号が入力される。また、上記において、第2の配線には固定の電位が与えられる。また、本明細書等において、接続という記載は、電気的に接続される場合を含むとする。そのため、AとBとが接続されると記載する場合、AとBとの間には、AとBとの電気的な接続を可能にする素子例えば、スイッチ、トランジスタ、容量素子、抵抗素子、ダイオードなどが1つ以上接続されることが可能である。本発明は、上記構成を有することにより、駆動用トランジスタのVthばらつきの影響を低減することができ、かつ、低消費電力であり、回路規模、接続点数が増大しない表示装置を提供することができる。本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。実施の形態1本実施の形態では、表示素子として発光素子を用いた表示装置の一例と、その駆動方法の一例について説明する。本実施の形態における表示装置は複数の画素を有しているが、以下では、1つの画素における回路構成の一例と、その駆動方法の一例について説明する。なお、本実施の形態における表示装置が有する複数の画素は、それぞれ同じ回路構成を有するとものとし、駆動方法も同じであるものとする。従って、本実施の形態における表示装置が有する他の画素についても、以下と同様の回路構成、駆動方法とすることができる。本実施の形態における表示装置が有する画素について、図1A~Cを参照して説明する。図1A~Cは、画素の回路構成、及び駆動方法動作の模式図の一例を示す。図1Aは、画素を初期化する場合の動作と、そのときの回路構成の模式図の一例を示す。図1Bは、画素にビデオ信号を書き込む動作と、そのときの回路構成の模式図の一例を示す。図1Cは、ビデオ信号に応じた表示を行う動作と、そのときの回路構成の模式図の一例を示す。本実施の形態における表示装置が有する画素は、トランジスタ101、容量素子102、及び表示素子103を有している。トランジスタ101は、ゲート、ソース、ドレインを有している。ただし、ソースやドレインの機能は、採用するトランジスタの極性や、回路動作における電流の方向によって入れ替わることがある。そのため、本明細書においては、ソース又はドレインを、第1の端子、第2の端子ということにする。容量素子102が有する二つの電極を、第1の端子、第2の端子という。表示素子103は、電極103Aと電極103Bとに挟まれた構造を有することができる。表示素子103として、EL素子のように電流によって制御される素子、発光素子を用いることができる。図1Aにおける回路構成、動作について説明する。図1Aは、画素を初期化する場合の例である。なお、以下では、AとBが電気的に接続された状態をAとBが導通状態にあるといい、AとBが電気的に分離された状態をAとBが非導通状態にあるという。図1Aにおいて、トランジスタ101の第1の端子は、トランジスタ101のゲートと導通状態になる。トランジスタ101のゲートは、配線213と導通状態になる。容量素子102の第1の端子は、配線212と導通状態になる。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態になる。また、トランジスタ101の第1の端子は、配線212と非導通状態になる。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと非導通状態になる。トランジスタ101の第2の端子は、配線211と非導通状態になる。また、配線212、配線213には、固定の電位V2、V3が与えられている。したがって、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、配線213の電位V3とおおむね等しい値になる。また、容量素子102の第1の端子の電位は、配線212の電位V2とおおむね等しい値になる。なお、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12が配線213の電位V3とおおむね等しい値になると、トランジスタ101はオンになる。すると、トランジスタ101の第2の端子の電位は、減少し始める。やがて、トランジスタ101の第2の端子の電位がV3-|Vth101|まで減少したところで、トランジスタ101はオフになる。次に、図1Bにおける回路構成、動作について説明する。図1Bは、画素にビデオ信号を書き込む場合の例である。図1Bにおいて、トランジスタ101の第1の端子は、トランジスタ101のゲートと導通状態のままである。トランジスタ101の第2の端子は、配線211と導通状態になる。容量素子102の第1の端子は、配線212と導通状態のままである。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態のままである。また、トランジスタ101の第1の端子は、配線212と非導通状態のままである。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと非導通状態のままである。また、配線211には、ビデオ信号Vdataが与えられている。したがって、トランジスタ101の第2の端子の電位は、配線211の電位Vdataとおおむね等しい値になる。配線211の電位Vdata、ビデオ信号の電位は、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12よりも高い値とすることができる。これにより、トランジスタ101はオンになるので、配線211と、トランジスタ101の第1の端子及びトランジスタ101のゲートとは、導通状態になる。すると、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、V3から上昇し始める。やがて、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、Vdata-|Vth101|Vth101はトランジスタ101の閾値電圧まで上昇する。すると、トランジスタ101はオフになるので、配線211と、トランジスタ101の第1の端子及びトランジスタ101のゲートとは、非導通状態になる。よって、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、おおむねVdata-|Vth101|になる。このとき、容量素子102は、トランジスタ101のゲートと、配線212との間の電位差を保持することができる。次に、図1Cにおける回路構成、動作について説明する。図1Cは、ビデオ信号に応じた表示を行う場合の例である。図1Cにおいて、トランジスタ101の第1の端子は、配線212と導通状態になる。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと導通状態になる。容量素子102の第1の端子は、配線212と導通状態のままである。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態のままである。また、トランジスタ101の第1の端子は、トランジスタ101のゲートと非導通状態になる。トランジスタ101の第2の端子は、配線211と非導通状態になる。また、配線212には、固定電位V2が与えられている。したがって、トランジスタ101の第1の端子の電位V11は、配線212の電位V2とおおむね等しい値になる。このとき、トランジスタ101のゲートの電位V12は、容量素子102によって、おおむねVdata-|Vth101|に維持される。よって、トランジスタ101のゲートとソースとの間の電位差Vgsは、おおむねVdata-|Vth101|-V2になる。これにより、トランジスタ101が飽和領域で動作する場合、トランジスタ101のドレイン電流、すなわち表示素子103に流れる電流は、トランジスタ101の閾値電圧に依存しない値とすることができる。このようにして、トランジスタ101の閾値電圧を補償し、ビデオ信号Vdataに応じた表示を行うことができる。図2は、本実施の形態における表示装置が有する画素に適用することが可能なタイミングチャートの一例を示す。図2に示すタイミングチャートは、期間T1と期間T2と期間T3とを有する。期間T1と期間T2とを合わせてアドレス期間という。期間T1と期間T2と期間T3とを合わせて1フレーム期間という。図2に示すタイミングチャートには、ノード11の電位V11及びノード12の電位V12の一例をそれぞれ示す。ノード11は、トランジスタ101の第1の端子に接続されるノードのことをいう。ノード12は、トランジスタ101のゲートに接続されるノードのことをいう。図2において、電位V3は配線213の電位である。電位V2は配線212の電位である。電位Vdataは、配線211に入力される信号が有する電位である。電位V2、電位V3はそれぞれ固定電位である。電位V2は、電位Vdataの最大値よりも高い値、又は電位Vdataの最大値とおおむね等しい値とすることができる。電位V3は、電位V2よりも低い値とすることができる。また、電位V3は、電位Vdataの最小値よりも低い値、又は電位Vdataの最小値とおおむね等しい値とすることができる。図2における期間T1は、図1Aに示す動作が行われる期間である。期間T1において、ノード11、すなわちトランジスタ101の第1の端子の電位V11、及びノード12、すなわちトランジスタ101のゲートの電位V12は、配線213の電位V3とおおむね等しい値になる。次に、期間T2について説明する。図2における期間T2は、図1Bに示す動作が行われる期間である。期間T2において、ノード11の電位V11、及びノード12の電位V12はそれぞれ上昇し、Vdata-|Vth101|まで上昇する。次に、期間T3について説明する。図2における期間T3は、図1Cに示す動作が行われる期間である。期間T3において、ノード11の電位V11は、配線212の電位V2とおおむね等しい値になる。ノード12の電位V12は、容量素子102によって、おおむねVdata-|Vth101|に維持される。本実施の形態における表示装置が有する画素において、トランジスタ101は、電流を表示素子103に供給する機能を有することができる。その電流は、トランジスタ101のゲートとソースとの間の電位差Vgsに応じた値とすることができる。よって、トランジスタ101は、表示素子103の駆動用トランジスタとしての機能を有するものとすることができる。また、トランジスタ101は、Pチャネル型とすることができる。Pチャネル型のトランジスタは、VgsがVthより小さくなった場合にオンするものである。ただし、トランジスタ101は、Nチャネル型とすることも可能である。Nチャネル型のトランジスタは、VgsがVthより大きくなった場合にオンするものである。Nチャネル型のトランジスタを用いる場合は、Pチャネル型のトランジスタを用いた場合の電位と逆の電位に設定することで動作させることができる。その場合は、Pチャネル型のトランジスタの回路構成とは、逆の電位に設定されるように回路構成を適宜変更すればよい。容量素子102は、トランジスタ101のゲートの電位を維持する機能を有することができる。すなわち、容量素子102は、トランジスタ101のVgsを保持する機能を有することができる。すなわち、容量素子102は、保持容量としての機能を有することができる。表示素子103は、電極103Aと電極103Bとに挟まれた構造を有することができる。表示素子103としては、EL素子などの発光素子を用いることができる。ただし、表示素子103は、三つの電極を有する構造とすることも可能である。表示装置が有する複数の画素において、各画素の電極103Bは互いに接続された構造を有することができる。すなわち、電極103Bは、共通電極、対向電極、陰極などとしての機能を有することができる。電極103Bには、固定の電位V1が印加される。電位V1は、コモン電極、又は陰極に印加される電位である。ただし、電極103Bには、信号を入力することも可能である。これにより、表示素子103に逆バイアスを印加することができる。電極103Aは、画素電極としての機能を有することができる。配線211には、信号の電位Vdataが入力される。電位Vdataは、ビデオ信号としての機能を有することができる。すなわち、配線211は、信号線、ビデオ信号線、又はソース信号線としての機能を有することができる。また、電位Vdataは、アナログ信号である。ただし、電位Vdataは、デジタル信号であってもよい。電位Vdataとしてデジタル信号を採用することにより、デジタル時間階調を実現することができる。配線212には、固定の電位V2が供給される。電位V2は、アノード電位としての機能を有することができる。配線212は、電源線、又はアノード線としての機能を有することができる。電位V2は、電位V1よりも高い値V2>V1とすることができる。ただし、表示素子103の正極と負極とが反転する場合、電位V2は、電位V1よりも低い値とすることが可能である。配線213には、固定の電位V3が供給される。電位V3は、初期化電位又は基準電位としての機能を有することができる。配線213は、電源線又は初期化用配線としての機能を有することができる。また、電位V3は、電位V2よりも低い値V3<V2とすることができる。または、電位V3は、電位Vdataの最小値よりも低い値、又は電位Vdataの最小値とおおむね等しい値とすることができる。または、電位V3は、電位V1とおおむね等しい値とすることができる。これにより、電位の種類を減らすことができるので、電源回路の構成を簡単にすることができる。また、本実施の形態における表示装置が有する画素は、他の素子、例えばスイッチ、トランジスタ、ダイオード、容量素子などを有する構成とすることができる。また、本実施の形態における表示装置は、複数の色要素例えば、赤、青、緑、白、イエロー、マゼンダ、シアンなどを有することができる。この場合、本実施の形態における表示装置が有する画素は、複数の色要素別に分けることができる。この場合、各色要素に属する画素別に、トランジスタ101のチャネル幅W、チャネル長L、又はW/L比を変えることができる。例えば、緑の色要素に属する画素が有するトランジスタ101のW/L比は、赤又は青の色要素に属する画素が有するトランジスタ101のW/L比よりも小さくすることができる。これにより、ビデオ信号の値を変えることなく、赤、青、緑それぞれの表示素子の発光効率のバランスを調整することができる。その結果、画素にビデオ信号を供給する回路例えばソースドライバの構成を簡単にすることができる。または、画素にビデオ信号を供給する回路例えばソースドライバに必要な電源の数又は信号の数を少なくすることができる。また、各色要素に属する画素別に、配線212に供給する電位の値を変えることができる。これにより、ビデオ信号の値を変えることなく、赤、青、緑それぞれの表示素子の発光効率のバランスを調整することができる。本実施の形態によれば、トランジスタ101駆動用トランジスタのVthばらつきの影響を低減することができ、トランジスタ101のVthばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Vth補正のために用いる配線212、配線213には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態2本実施の形態における表示装置が有する画素について、図3A~Cを参照して説明する。図3A~Cは、画素の回路構成、及び駆動方法動作の模式図について、図1Aとは異なる例を示す。以下では、図1Aと異なる点について説明し、図1Aと同じ点については説明を省略する。図3Aにおける回路構成、動作について説明する。図3Aは、画素を初期化する場合の例である。図3Aにおいて、トランジスタ101のゲートが配線212と導通状態になる。配線213が省略されるところが図1Aと異なる。この期間期間T1において、配線212の電位はV3とすることができる。よって、期間T1において、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、配線212の電位V3とおおむね等しい値になる。これにより、配線213を省略することができる。その結果、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。また、図3Aにおいて、配線212は配線211と概略直交して配置することができる。この場合、配線212は行方向に配置される。これにより、行別に画素を制御することができるので、線順次駆動を実現することができる。次に、図3Bにおける回路構成、動作について説明する。図3Bは、画素を初期化する場合の例である。図3Bにおいて、トランジスタ101のゲートが配線211と導通状態になる。配線213が省略されるところが図1Aと異なる。この期間期間T1において、配線211の電位はV3とすることができる。よって、期間T1において、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、配線211の電位V3とおおむね等しい値になる。これにより、配線213を省略することができる。その結果、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。次に、図3Cにおける回路構成、動作について説明する。図3Cは画素を初期化する場合の例である。図3Cにおいて、トランジスタ101のゲートが表示素子103の電極103Aと導通状態になる。配線213が省略されるところが図1Aと異なる。この場合、容量素子102に保持される電荷は表示素子103により放電され、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は低下する。これにより、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、所定の電位例えばVdataよりも低い値、V1Vth103Vth103は表示素子103の閾値電圧に設定される。こうして、配線213を省略することができるので、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。その後の動作、すなわち画素にビデオ信号を書き込む動作、及びビデオ信号に応じた表示を行う動作については、図1B及び図1Cと同様とすることができる。そのときの回路構成については、図1B及び図1Cにおいて、配線213を省略した構成とすることができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態3本実施の形態における表示装置が有する画素について、図4A~Cを参照して説明する。図4A~Cは、画素の回路構成、及び駆動方法動作の模式図について、図1Aとは異なる例を示す。以下では、図1Aと異なる点について説明し、図1Aと同じ点については説明を省略する。図4Aにおける回路構成、動作について説明する。図4Aは、画素を初期化する場合の例である。図4Aにおいて、容量素子102の第1の端子が配線213と導通状態になり、トランジスタ101のゲートが配線213と非導通状態になる。この点が図1Aと異なる。配線213の電位は、期間T3から期間T1に切り替わるタイミングで低下するものとする。よって、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、容量素子102の容量結合によって低下する。これにより、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、所定の値例えばVdataよりも低い値に設定される。このように、容量素子102の容量結合を用いて、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12を制御することにより、トランジスタやスイッチ等の数を減らすことができる。そのため、これらのトランジスタやスイッチ等の導通状態を制御する回路を省略することできる。こうして、本実施の形態の画素を駆動するための回路の構成を簡単にすることができる。また、図4Aにおいて、配線213は配線211と直交して配置することができる。この場合、配線213は行方向に配置される。これにより、行別に画素を制御することができるので、線順次駆動を実現することができる。次に、図4Bにおける回路構成、動作について説明する。図4Bは、画素を初期化する場合の例である。図4Bにおいて、トランジスタ101の第1の端子がトランジスタ101のゲートと非導通状態になる。この点が図1Aと異なる。次に、図4Cにおける回路構成、動作について説明する。図4Cは、画素を初期化する場合の例である。図4Cにおいて、トランジスタ101の第2の端子が表示素子103の電極103Aと導通状態になる。この点が図1Aと異なる。この場合、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、電極103Aの電位が電極103Bの電位よりも低くなるように設定されるとよい。これにより、表示素子103に電流が生じ、表示素子103が微発光することを防止することができる。また、表示素子103に逆バイアスを印加することができるので、表示素子103の不良の改善又は寿命の向上などを図ることができる。なお、図1B、図3A、図3B、図4A及び図4Bにおいて、トランジスタ101の第2の端子を表示素子103の電極103Aと導通状態にすることも可能である。その後の動作、すなわち画素にビデオ信号を書き込む動作、及びビデオ信号に応じた表示を行う動作については、図1B及び図1Cと同様とすることができる。そのときの回路構成についても、図1B及び図1Cと同様とすることができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態4本実施の形態における表示装置が有する画素について、図5~図9を参照して説明する。図5は、図1A~Cに示す動作を実現することが可能な画素の回路構成の一例を示す。図6は、図5に示す画素に適用することが可能なタイミングチャートの一例を示す。図7~図9は、各期間における図5に示す画素の動作の一例を示す。図5に示す画素は、トランジスタ101、容量素子102、及び表示素子103に加えて、スイッチ301、スイッチ302、スイッチ303、スイッチ304、及びスイッチ305を有する。スイッチ301は、トランジスタ101の第2の端子と配線211との間に接続される。スイッチ302は、トランジスタ101の第1の端子とトランジスタ101のゲートとの間に接続される。スイッチ303は、トランジスタ101の第1の端子と配線212との間に接続される。スイッチ304は、トランジスタ101のゲートと配線213との間に接続される。スイッチ305は、トランジスタ101の第2の端子と表示素子103の電極103Aとの間に接続される。図6は、図5に示す画素に適用することが可能なタイミングチャートの一例を示す。図6に示すタイミングチャートは、期間T1と期間T2と期間T3とを有する。図6に示すタイミングチャートには、ノード11の電位V11、及びノード12の電位V12に加え、スイッチ301~305のオンとオフとのタイミングの一例をそれぞれ示す。ノード11は、トランジスタ101の第1の端子に接続されるノードのことをいう。ノード12は、トランジスタ101のゲートに接続されるノードのことをいう。期間T1~T3における画素の動作について、図6及び図7~図9を参照して説明する。図6における期間T1は、画素を初期化する動作が行われる期間である。この期間T1における画素の動作の一例を図7に示す。期間T1では、スイッチ301はオフになり、スイッチ302はオンになり、スイッチ303はオフになり、スイッチ304はオンになり、スイッチ305はオフになる図6、図7参照。これにより、トランジスタ101の第1の端子は、トランジスタ101のゲートと導通状態になる。トランジスタ101のゲートは、配線213と導通状態になる。容量素子102の第1の端子は、配線212と導通状態になる。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態になる。また、トランジスタ101の第1の端子は、配線212と非導通状態になる。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと非導通状態になる。トランジスタ101の第2の端子は、配線211と非導通状態になる。また、配線212、配線213には、固定の電位V2、V3が与えられている。その結果、ノード11の電位V11、及びノード12の電位V12は、配線213の電位V3とおおむね等しい値になる。また、容量素子102の第1の端子の電位は、配線212の電位V2とおおむね等しい値になる。図6における期間T2は、画素にビデオ信号を書き込む動作が行われる期間である。この期間T2における画素の動作の一例を図8に示す。期間T2では、スイッチ301はオンになり、スイッチ302はオンのままであり、スイッチ303はオフのままであり、スイッチ304はオフになり、スイッチ305はオフのままである図6、図8参照。これにより、トランジスタ101の第1の端子は、トランジスタ101のゲートと導通状態のままである。トランジスタ101の第2の端子は、配線211と導通状態になる。容量素子102の第1の端子は、配線212と導通状態のままである。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態のままである。また、トランジスタ101の第1の端子は、配線212と非導通状態のままである。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと非導通状態のままである。また、配線211には、ビデオ信号Vdataが与えられている。その結果、トランジスタ101の第2の端子の電位は、配線211の電位Vdataとおおむね等しい値になる。配線211の電位Vdata、ビデオ信号の電位は、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12よりも高い値とすることができる。これにより、トランジスタ101はオンになるので、配線211と、トランジスタ101の第1の端子及びトランジスタ101のゲートとは、導通状態になる。すると、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、V3から上昇し始める。やがて、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、Vdata-|Vth101|Vth101はトランジスタ101の閾値電圧まで上昇する。すると、トランジスタ101はオフになるので、配線211と、トランジスタ101の第1の端子及びトランジスタ101のゲートとは、非導通状態になる。よって、トランジスタ101の第1の端子の電位V11、及びトランジスタ101のゲートの電位V12は、おおむねVdata-|Vth101|になる。このとき、容量素子102は、トランジスタ101のゲートと、配線212との間の電位差を保持することができる。図6における期間T3は、ビデオ信号に応じた表示が行われる期間である。この期間T3における画素の動作の一例を図9に示す。期間T3では、スイッチ301はオフになり、スイッチ302はオフになり、スイッチ303はオンになり、スイッチ304はオフのままになり、スイッチ305はオンになる図6、図9参照。これにより、トランジスタ101の第1の端子は、配線212と導通状態になる。トランジスタ101の第2の端子は、表示素子103の第1の電極103Aと導通状態になる。容量素子102の第1の端子は、配線212と導通状態のままである。容量素子102の第2の端子は、トランジスタ101のゲートと導通状態のままである。また、トランジスタ101の第1の端子は、トランジスタ101のゲートと非導通状態になる。トランジスタ101の第2の端子は、配線211と非導通状態になる。また、配線212には、固定電位V2が与えられている。その結果、トランジスタ101の第1の端子の電位V11は、配線212の電位V2とおおむね等しい値になる。このとき、トランジスタ101のゲートの電位V12は、容量素子102によって、おおむねVdata-|Vth101|に維持される。よって、トランジスタ101のゲートとソースとの間の電位差Vgsは、おおむねVdata-|Vth101|-V2になる。これにより、トランジスタ101が飽和領域で動作する場合、トランジスタ101のドレイン電流、すなわち表示素子103に流れる電流は、トランジスタ101の閾値電圧に依存しない値とすることができる。このようにして、トランジスタ101の閾値電圧を補償し、ビデオ信号Vdataに応じた表示を行うことができる。スイッチ301~305にはトランジスタを用いることができる。スイッチ301~305に用いるトランジスタは、全て同じ導電型例えばPチャネル型又はNチャネル型を有していてもよいし、一部が異なる導電型を有していてもよい。例えば、スイッチ301、スイッチ304、スイッチ305はNチャネル型とし、スイッチ302、スイッチ303はPチャネル型とすることができる。スイッチ303は、高電位の配線212と接続されているため、Pチャネル型であるとよい。これにより、トランジスタのソースの電位を高電位とすることができるため、Vgsの絶対値を大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。スイッチ304は、低電位の配線213と接続されているため、Nチャネル型であるとよい。これにより、トランジスタのソースの電位を低電位とすることができるため、Vgsを大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。スイッチ301、スイッチ302、スイッチ305は、Pチャネル型を用いてもよいし、Nチャネル型を用いてもよい。また、スイッチ301~305に用いるトランジスタは、全てのトランジスタのチャネル形成領域を同じ材料で構成してもよいし、一部のトランジスタのチャネル形成領域を異なる材料で構成してもよい。異なる材料で構成する場合、材料自体を異ならせてもよいし、材料自体は同じで結晶性を異ならせてもよい。例えば、スイッチ301~305に用いるトランジスタは、チャネル形成領域としてシリコンを用いることができる。またはそれ以外の材料を用いることができる。それ以外の材料としては、例えば、酸化物半導体を用いることができる。また、スイッチ301~305の一部は、チャネル形成領域としてシリコンを用い、スイッチ301~305の他の一部は、チャネル形成領域として酸化物半導体を用いることができる。例えば、スイッチ302及びスイッチ304に用いるトランジスタは、チャネル形成領域として酸化物半導体を用いるとよい。チャネル形成領域として酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。これにより、容量素子102から失われる電荷の量を減らすことができる。スイッチ303及びスイッチ305に用いるトランジスタは、チャネル形成領域としてシリコンを用いるとよい。特に、チャネル形成領域として、多結晶シリコン又は単結晶シリコンを用いるとよい。これにより、トランジスタの移動度を高くすることができるので、トランジスタに電流が生じることによる、電圧降下を抑制することができる。スイッチ303として用いるトランジスタのW/LWはチャネル幅、Lはチャネル長比は、スイッチ302、スイッチ301又はスイッチ304として用いるトランジスタのW/L比よりも大きいとよい。また、スイッチ305として用いるトランジスタのW/L比は、スイッチ302、スイッチ301又はスイッチ304として用いるトランジスタのW/L比よりも大きいとよい。スイッチ303として用いるトランジスタのW/L比が大きいことにより、期間T3において、トランジスタ101の第1の端子の電位が電圧降下によりV2から低下することを抑制することができる。また、スイッチ305として用いるトランジスタのW/L比が大きいことにより、期間T3において、トランジスタ101の第1の端子の電位が電圧降下により上昇することを抑制することができる。また、スイッチ302として用いるトランジスタのW/L比及びスイッチ304として用いるトランジスタのW/L比が小さいことにより、トランジスタのオフ電流を小さくすることができ、容量素子102から失われる電荷の量を小さくすることができる。また、スイッチ303として用いるトランジスタのW/L比は、スイッチ305として用いるトランジスタのW/L比よりも大きいとよい。なぜなら、トランジスタ101の第1の端子の電位の変動のほうが、トランジスタ101の第2の端子の電位の変動よりも、表示素子103に生じる電流に与える影響が大きいからである。トランジスタ101の第1の端子の電位が変動すると、Vgsが変動してしまうためである。また、スイッチ302として用いるトランジスタとスイッチ304として用いるトランジスタとの両方又は一方は、マルチゲート構造例えばゲートが複数ある構造であるとよい。これにより、トランジスタのオフ電流を小さくすることができるので、容量素子102から失われる電荷の量を少なくすることができる。以上のようにスイッチの導通状態を制御することによって、図5に示す画素は、画素を初期化する動作、画素にビデオ信号を書き込む動作、ビデオ信号に応じた表示を行う動作を実現することができる。本実施の形態によれば、トランジスタ101駆動用トランジスタのVthばらつきの影響を低減することができ、トランジスタ101のVthばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Vth補正のために用いる配線212、配線213には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態5本実施の形態における表示装置が有する画素について、図10~図16を参照して説明する。図10は、図1A~Cに示す動作を実現することが可能な画素の回路構成について、図5とは異なる例を示す。以下では、図5と異なる点について説明する。図10において、スイッチ304がトランジスタ101の第1の端子と配線213との間に接続される。この点が図5と異なる。図10において、画素の動作は、図6、図7~図9と同様に行うことができる。図11は、図1A~Cに示す動作を実現することが可能な画素の回路構成について、図5とは異なる例を示す。以下では、図5と異なる点について説明する。図11において、容量素子102の第1の端子が配線213と接続される。この点が図5と異なる。図11において、画素の動作は、図6、図7~図9と同様に行うことができる。図12は、図3Aに示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図5と異なる点について説明する。図12において、スイッチ304が省略され、配線213が省略される。この点が図5と異なる。図12において、画素の動作は、期間T1においてスイッチ303がオンになり、期間T1において配線212の電位がV3になる。この点が図5、図6と異なる。上記構成を用いることにより、スイッチの数及び配線の数を減らすことができる。図13は、図3Bに示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図5と異なる点について説明する。図13において、配線213が省略され、スイッチ304がトランジスタ101の第1の端子と配線211との間に接続される。この点が図5と異なる。図13において、画素の動作は、期間T1において配線211の電位がV3になる。この点が図5、図6と異なる。上記構成を用いることにより、配線の数を減らすことができる。なお、図13において、スイッチ304がトランジスタ101のゲートと配線211との間に接続される構成とすることができる。この構成においても、図3Bに示す動作を実現することが可能である。図14は、図3Cに示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図5と異なる点について説明する。図14において、配線213が省略され、スイッチ304がトランジスタ101のゲートと電極103Aとの間に接続される。この点が図5と異なる。上記構成を用いることにより、配線の数を減らすことができる。図15は、図4Aに示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図5と異なる点について説明する。図15において、スイッチ304が省略され、容量素子102の第1の端子が配線213と接続される。この点が図5と異なる。図15において、画素の動作は、期間T3から期間T1に切り替わるタイミングで配線213の電位が低下する。この点が図5、図6と異なる。図4Bに示す動作を実現することが可能な画素としては、図5に示す画素と同じ回路構成を用いることが可能である。ただし、画素の動作は、期間T1においてスイッチ302がオフになる。この点が、図5、図6と異なる。図16は、図1A~Cに示す動作を実現することが可能な画素の回路構成について、図5とは異なる例を示す。以下では、図5と異なる点について説明する。図16において、スイッチ305が省略され、トランジスタ101の第2の端子と表示素子103の電極103Aとが接続される。この点が図5と異なる。なお、図10~図15において、スイッチ305が省略され、トランジスタ101の第2の端子と表示素子103の電極103Aとが接続されることも可能である。本実施の形態によれば、トランジスタ101駆動用トランジスタのVthばらつきの影響を低減することができ、トランジスタ101のVthばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Vth補正のために用いる配線212、配線213には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態6本実施の形態における表示装置が有する画素について、図17~図20を参照して説明する。図17は、図5に示す画素において、画素が配線311~315と接続される場合の回路構成の一例を示す。スイッチ301~305の導通状態は、各々、配線311~315の電位によって制御することができる。また、複数のスイッチを有する場合において、これらのスイッチのオンとオフとのタイミングがおおむね等しい、又はこれらのスイッチの一部とそれ以外でオンとオフとのタイミングが反転している場合は、これらのスイッチを制御する配線を1本にまとめることができる。配線を1本にまとめるの定義について説明する。例えば、配線Aが端子Tと接続され、配線Bが端子Uと接続される。この場合、配線Aと配線Bとを1本にまとめるとは、配線Aと配線Bとの一方が省略され、配線Aと配線Bとの他方が端子T及び端子Uと接続されることをいう。図18は、配線313と配線315とを1本にまとめる場合の画素の回路構成の一例を示す。スイッチ303のオンとオフとのタイミングは、スイッチ305のオンとオフとのタイミングとおおむね等しい場合が多い。したがって、配線313と配線315とを1本にまとめることができる。図18に示す画素では、配線315が省略され、スイッチ305の導通状態は、配線313の電位によって制御される。なお、配線313が省略され、スイッチ303の導通状態が配線315の電位によって制御されることも可能である。また、スイッチ303及びスイッチ305のオンとオフとのタイミングは、スイッチ302のオンとオフとのタイミングと反転している場合が多い。したがって、配線312と配線313、配線312と配線315、又は配線312と配線313と配線315とを、1本にまとめることが可能である。このような場合、スイッチ302として用いられる素子の極性は、スイッチ303及びスイッチ305として用いられる素子の極性とは逆になっていることが好ましい。例えば、スイッチ302としてNチャネル型トランジスタ、又はPNP型トランジスタが用いられる場合、スイッチ303及びスイッチ305としては、Pチャネル型トランジスタ又はNPN型トランジスタが用いられることが好ましい。また、スイッチとして、様々な素子例えばトランジスタ、ダイオード、抵抗素子など、又は様々な回路例えばCMOSのスイッチ、アナログスイッチなどを用いることが可能である。図19には、図5に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。スイッチ301~305として、各々、トランジスタ301A~305Aが用いられる。トランジスタ301A~305Aは、各々、スイッチ301~305と同様の機能を有する。トランジスタ301Aの第1の端子は、配線211と接続され、トランジスタ301Aの第2の端子は、トランジスタ101の第2の端子と接続され、トランジスタ301Aのゲートは、配線311と接続される。トランジスタ302Aの第1の端子は、トランジスタ101の第1の端子と接続され、トランジスタ302Aの第2の端子は、トランジスタ101のゲートと接続され、トランジスタ302Aのゲートは、配線312と接続される。トランジスタ303Aの第1の端子は、配線212と接続され、トランジスタ303Aの第2の端子は、トランジスタ101の第1の端子と接続され、トランジスタ303Aのゲートは、配線313と接続される。トランジスタ304Aの第1の端子は、配線213と接続され、トランジスタ304Aの第2の端子は、トランジスタ101のゲートと接続され、トランジスタ304Aのゲートは、配線314と接続される。トランジスタ305Aの第1の端子は、トランジスタ101の第2の端子と接続され、トランジスタ305Aの第2の端子は、表示素子103の一方の電極103Aと接続され、トランジスタ305Aのゲートは、配線315と接続される。また、トランジスタ301A~305Aは、Pチャネル型とすることができる。このように全てのトランジスタを同じ極性にすることで、工程数の削減、製造コストの削減、歩留まりの向上などを図ることができる。ただし、トランジスタ301A~305Aのすべて又は一部をNチャネル型とすることも可能である。図19に示す画素の動作の一例について、図20を参照して説明する。図20は、図19に示す画素に適用することが可能なタイミングチャートの一例を示す。図20に示すタイミングチャートは、期間T1と期間T2と期間T3とを有する。図20に示すタイミングチャートには、ノード11の電位V11、及びノード12の電位V12に加え、電位S311~S315を示す。電位S311~S315は、各々、配線311~315に入力される信号の電位の一例である。配線311~315は、各々、信号線としての機能を有することが可能である。期間T1において、電位S311、電位S312、電位S313、電位S314、電位S315は、各々、Hレベル、Lレベル、Hレベル、Lレベル、Hレベルになる。期間T2において、電位S311、電位S312、電位S313、電位S314、電位S315は、各々、Lレベル、Lレベル、Hレベル、Hレベル、Hレベルになる。期間T3において、電位S311、電位S312、電位S313、電位S314、電位S315は、各々、Hレベル、Hレベル、Lレベル、Hレベル、Lレベルになる。このようにして、図5、図6と同様の動作を行うことができる。本実施の形態によれば、トランジスタ101駆動用トランジスタのVthばらつきの影響を低減することができ、トランジスタ101のVthばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Vth補正のために用いる配線212、配線213には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態7本実施の形態における表示装置が有する画素について、図21~図29を参照して説明する。図21は、図10に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図19と異なる点について説明する。図21において、トランジスタ304Aの第2の端子がトランジスタ101の第1の端子と接続される。この点が図19と異なる。図22は、図13に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図19と異なる点について説明する。図22において、トランジスタ304Aの第1の端子が配線211と接続され、トランジスタ304Aの第2の端子がトランジスタ101の第1の端子と接続される。この点が図19と異なる。図23は、図14に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図19と異なる点について説明する。図23において、トランジスタ304Aの第1の端子が電極103Aと接続され、配線213が省略される。この点が図19と異なる。図24は、図16に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図19と異なる点について説明する。図24において、トランジスタ305A、及び配線315が省略され、トランジスタ101の第2の端子が電極103Aと接続される。この点が図19と異なる。また、図示はしないが、図12、図15に示す画素において、スイッチとしてトランジスタが用いられることが可能である。図25は、図5に示す画素において、スイッチとしてトランジスタが用いられ、かつ、トランジスタがNチャネル型である場合の画素の回路構成の一例を示す。図25に示すトランジスタ301B~305Bは、図19に示すトランジスタ301A~305Aと同様の機能を有する。図25に示すトランジスタ301B~305Bは、図19に示すトランジスタ301A~305Aと同様の接続関係を有する。ただし、トランジスタ301B~305Bのすべて又は一部は、Pチャネル型とすることが可能である。図25に示す画素の動作の一例について、図26を参照して説明する。図26は、図25に示す画素に適用することが可能なタイミングチャートの一例を示す。図26に示すタイミングチャートは、期間T1と期間T2と期間T3とを有する。図26に示すタイミングチャートには、ノード11の電位V11、及びノード12の電位V12に加え、電位S311~S315を示す。電位S311~S315は、各々、配線311~315に入力される信号の電位の一例である。配線311~315は、各々、信号線としての機能を有することが可能である。図26に示すタイミングチャートにおいて、電位S311、電位S312、電位S313、電位S314、電位S315はそれぞれ、図20に示すタイミングチャートにおける電位S311、電位S312、電位S313、電位S314、電位S315を反転したものが用いられる場合が多い。図27には、図19に示す画素において、Pチャネル型のトランジスタ301A、トランジスタ304A、及びトランジスタ305Aが、Nチャネル型のトランジスタ301B、トランジスタ304B、及びトランジスタ305Bにそれぞれ置き換えられる場合の画素の回路構成の一例を示す。トランジスタ303Aは、高電位の配線212と接続されているため、Pチャネル型であるとよい。これにより、トランジスタのソースの電位を高電位とすることができるため、Vgsの絶対値を大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。トランジスタ304Bは、低電位の配線213と接続されているため、Nチャネル型であるとよい。これにより、トランジスタのソースの電位を低電位とすることができるため、Vgsを大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。また、上記した画素において、各配線を1本にまとめることが可能である。図28は、図19に示す画素において、配線313と配線315とを1本にまとめる場合の画素の回路構成の一例を示す。この場合、トランジスタ303A及びトランジスタ305Aは、同じ極性のトランジスタを用いることができる。図29は、図19に示す画素において、配線312と配線313と配線315とを1本にまとめる場合の画素の回路構成の一例を示す。この場合、配線312の電位S312と、配線313及び配線315の電位S313、S315とは、反転したものが用いられる場合が多い。したがって、図29において、トランジスタ302Bの極性は、トランジスタ303A及びトランジスタ305Aの極性とは異なる構成を用いることができる。具体的には、図29において、トランジスタ302Bの極性はNチャネル型とし、トランジスタ303A及びトランジスタ305Aの極性はPチャネル型とすることができる。本実施の形態によれば、トランジスタ101駆動用トランジスタのVthばらつきの影響を低減することができ、トランジスタ101のVthばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Vth補正のために用いる配線212、配線213には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。実施の形態8本発明の一形態である表示装置の全体的な構成の一例について図30を参照して説明する。図30は、表示装置のブロック図の一例である。図30に示す表示装置は、発光素子を備えた画素を複数有する画素部700と、第1の走査線の電位を制御することで、各画素が有するスイッチング素子の動作を制御する走査線駆動回路710と、第2の走査線の電位を制御することで、各画素が有する第3のトランジスタのスイッチングを制御する走査線駆動回路720と、画素へのビデオ信号の入力を制御する信号線駆動回路730とを有する。図30において信号線駆動回路730は、シフトレジスタ731、第1の記憶回路732、第2の記憶回路733を有している。シフトレジスタ731には、クロック信号S-CLK、スタートパルス信号S-SPが入力される。シフトレジスタ731は、これらクロック信号S-CLK及びスタートパルス信号S-SPに従って、パルスが順次シフトするタイミング信号を生成し、第1の記憶回路732に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。第1の記憶回路732にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第1の記憶回路732に書き込まれ、保持される。なお、第1の記憶回路732が有する複数の記憶素子に順にビデオ信号を書き込んでも良い。さらに、第1の記憶回路732が有する複数の記憶素子をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なお、このときのグループ数を分割数と呼ぶ。例えば4つずつ記憶素子をグループに分けた場合、4分割で分割駆動することになる。第1の記憶回路732の全ての記憶素子への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。1ライン期間が終了すると、第2の記憶回路733に入力される信号S-LSのパルスに従って、第1の記憶回路732に保持されているビデオ信号が、第2の記憶回路733に一斉に書き込まれ、保持される。ビデオ信号を第2の記憶回路733に送出し終えた第1の記憶回路732には、再びシフトレジスタ731からのタイミング信号に従って、次のライン期間のビデオ信号の書き込みが順次行われる。この2順目の1ライン期間中には、第2の記憶回路733に保持されているビデオ信号が、信号線を介して画素部700内の各画素に入力する。なお、信号線駆動回路730は、シフトレジスタ731の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。また図30では、第2の記憶回路733の後段に画素部700が直接接続されているが、本明細書で例示される一態様はこの構成に限定されない。画素部700の前段に、第2の記憶回路733から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。次に、走査線駆動回路710及び走査線駆動回路720の構成について説明する。走査線駆動回路710及び走査線駆動回路720は、各々、シフトレジスタ、レベルシフタ、バッファ等の回路を有する。なお、図30に示す表示装置では、第1の走査線に入力される信号を走査線駆動回路710で生成し、第2の走査線に入力される信号を走査線駆動回路720で生成している例を示している。しかし第1の走査線に入力される信号と、第2の走査線に入力される信号とを、共に1つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチング素子の数及びスイッチング素子が有する各トランジスタの極性によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が、各画素に複数設けられることもあり得る。この場合、複数の第1の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、図30に示す走査線駆動回路710及び走査線駆動回路720ように複数の走査線駆動回路で生成しても良い。なお、画素部700、走査線駆動回路710、走査線駆動回路720、信号線駆動回路730は、同じ基板に形成することができるが、いずれかを異なる基板に形成することもできる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態9本発明の一形態である表示装置の作製方法の一例について説明する。なお、本実施の形態では、トランジスタを半導体素子の一例として示すが、本発明の一態様である表示装置に用いられる半導体素子はこれに限定されない。例えばトランジスタの他に、記憶素子、ダイオード、抵抗、容量、インダクタなどを用いることができる。まず図31Aに示すように、基板400上に、絶縁膜401、半導体膜402を順に形成する。絶縁膜401及び半導体膜402は連続して形成することが可能である。基板400として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板の表面に絶縁膜を形成したもの、またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の合成樹脂を含む、可撓性を有する基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。絶縁膜401は基板400中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜402中に拡散し、トランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜402への拡散を抑えることができる酸化珪素、窒化珪素、窒化酸化珪素などを用いて絶縁膜401を形成する。なお、ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から基板400と半導体膜402との間に絶縁膜401を設けることは有効である。しかし、石英基板など不純物の拡散がさして問題とならない基板400を用いる場合は、必ずしも設ける必要はない。絶縁膜401は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素SiNx、Si3N4等、酸化窒化珪素SiOxNyx>y>0、窒化酸化珪素SiNxOyx>y>0等の絶縁性を有する材料を用いて形成する。半導体膜402は、絶縁膜401を形成した後、大気に曝さずに形成することが望ましい。半導体膜402の膜厚は20~200nm望ましくは40~170nm、好ましくは50~150nmとする。なお半導体膜402は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムや、酸化物半導体なども用いることができる。なお半導体膜402は、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法により結晶化しても良い。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板400として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法を組み合わせた結晶法を用いても良い。また半導体膜402を結晶化せずに非晶質半導体膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたトランジスタは、多結晶半導体を用いたトランジスタよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。次に半導体膜402に対して、p型を付与する不純物元素又はn型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体膜402全体に対して行っても良いし、半導体膜402の一部に対して選択的に行っても良い。p型を付与する不純物元素としては、ボロンBやアルミニウムAlやガリウムGa等を用いることができる。n型を付与する不純物元素としては、リンPやヒ素As等を用いることができる。ここでは、不純物元素として、ボロンBを用い、当該ボロンが1×1016~5×1017/cm3の濃度で含まれるよう添加する。次に図31Bに示すように、半導体膜402を所定の形状に加工パターニングし、島状の半導体膜403、半導体膜404、半導体膜405を形成する。そして、図31Cに示すように、半導体膜403、半導体膜404、半導体膜405を用いて、トランジスタ406、トランジスタ407、トランジスタ408、保持容量容量素子ともいう409を形成する。具体的には、半導体膜403、半導体膜404、半導体膜405を覆うようにゲート絶縁膜410を形成する。そして、ゲート絶縁膜410上に、所望の形状に加工パターニングされた複数の導電膜411及び導電膜412を形成する。半導体膜403と重なる一対の導電膜411及び導電膜412が、トランジスタ406のゲート電極413及びトランジスタ407のゲート電極414として機能する。半導体膜404と重なる導電膜411及び導電膜412が、トランジスタ408のゲート電極415として機能する。また、半導体膜405と重なる導電膜411及び導電膜412が、保持容量409の電極416として機能する。そして、導電膜411、導電膜412、あるいはレジストを成膜しパターニングしたものをマスクとして用い、半導体膜403、半導体膜404、半導体膜405にn型またはp型を付与する不純物を添加し、ソース領域、ドレイン領域等を形成する。なおここでは、トランジスタ406及びトランジスタ407をn型、トランジスタ408をp型とする。なおゲート絶縁膜410には、例えば酸化珪素、窒化珪素、窒化酸化珪素、または酸化窒化珪素等を単層で、または積層させて用いる。積層する場合には、例えば、基板400側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのが好ましい。また形成方法は、プラズマCVD法、スパッタ法などを用いることができる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマCVD法で形成する場合、TEOSTetraethylOrthosilicateとO2を混合したガスを用い、反応圧力40Pa、基板温度300~400°C、高周波13.56MHz電力密度0.5~0.8W/cm2とし、形成する。ゲート絶縁膜410は、高密度プラズマ処理を行うことにより半導体膜403、半導体膜404、半導体膜405の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体膜403、半導体膜404、半導体膜405の表面を酸化または窒化することにより、1~20nm、代表的には5~10nmの絶縁膜が半導体膜403、半導体膜404、半導体膜405に接するように形成される。この5~10nmの絶縁膜をゲート絶縁膜410として用いる。また、本実施の形態では積層された2つの導電膜411、導電膜412を用いて、ゲート電極413、ゲート電極414、ゲート電極415、電極416を形成しているが、本明細書で例示される一態様はこの構成に限定されない。導電膜411、導電膜412の代わりに、単層の導電膜を用いていても良いし、3つ以上の導電膜を積層して用いていても良い。3つ以上の導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。ゲート電極413、ゲート電極414、ゲート電極415、電極416を形成するための導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、1層目の導電膜411として窒化タンタル膜またはタンタルTa膜を、2層目の導電膜412としてタングステンW膜を用いる。2つの導電膜の組み合わせとして、本実施の形態で示した例の他に、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜、アルミニウム膜とタンタル膜、アルミニウム膜とチタン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型を付与する不純物がドーピングされた珪素膜とニッケルシリサイド膜、n型を付与する不純物がドーピングされたSi膜とWSix膜等も用いることが出来る。導電膜411、導電膜412の形成にはCVD法、スパッタリング法等を用いることが出来る。本実施の形態では1層目の導電膜411を20~100nmの厚さで形成し、2層目の導電膜412を100~400nmの厚さで形成する。なお、ゲート電極413、ゲート電極414、ゲート電極415、電極416を形成する際に、用いる導電膜の材料によって、最適なエッチングの方法、エッチャントの種類を適宜選択すれば良い。ここではエッチングにより、窒化タンタルを用いた導電膜411と、導電膜411よりも幅の狭い、タングステンを用いた導電膜412とを、形成する。そして、導電膜411及び導電膜412をマスクとして用いることで、マスクを新たに形成せずとも、ソース領域、ドレイン領域、LDD領域として機能する不純物領域を半導体膜403、半導体膜404、半導体膜405内に作り分けることができる。不純物領域を形成した後、不純物領域の加熱処理による活性化を行っても良い。例えば、50nmの酸化窒化珪素膜を形成した後、550°C、4時間、窒素雰囲気中において、加熱処理を行えばよい。また、水素を含む窒化珪素膜を、100nmの膜厚に形成した後、410°C、1時間、窒素雰囲気中において加熱処理を行ない、半導体膜403、半導体膜404、半導体膜405を水素化しても良い。或いは、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で、400~700°C好ましくは500~600°Cで加熱処理を行ない、さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の加熱処理を行うことで、半導体膜403、半導体膜404、半導体膜405を水素化するようにしても良い。この工程により、熱的に励起された水素によりダングリングボンドを終端することができる。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。また活性化処理は、後の絶縁膜417が形成された後に行っても良い。加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法RTA法などを用いることが出来る。加熱処理により、水素化のみならず、半導体膜403、半導体膜404、半導体膜405に添加された不純物元素の活性化も行うことが出来る。上記一連の工程によって、nチャネル型のトランジスタ406、nチャネル型のトランジスタ407、pチャネル型のトランジスタ408、保持容量409を形成することができる。なお、トランジスタの作製方法は、上述した工程に限定されない。次に図32Aに示すように、トランジスタ406、トランジスタ407、トランジスタ408、保持容量409を覆うように、絶縁膜417を形成する。絶縁膜417は必ずしも設ける必要はないが、絶縁膜417を形成することで、アルカリ金属やアルカリ土類金属などの不純物が、トランジスタ406、トランジスタ407、トランジスタ408、保持容量409へ侵入するのを防ぐことが出来る。具体的に絶縁膜417として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素、酸化窒化珪素などを用いるのが望ましい。本実施の形態では、膜厚600nm程度の酸化窒化珪素膜を、絶縁膜417として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。次に、トランジスタ406、トランジスタ407、トランジスタ408、保持容量409を覆うように絶縁膜417上に絶縁膜418を形成する。絶縁膜418は、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、PSGリンガラス、BPSGリンボロンガラス、アルミナ等を用いることができる。シロキサン系樹脂は、シリコンSiと酸素Oとの結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基例えばアルキル基、芳香族炭化水素基のうち、少なくとも1種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜418を形成しても良い。絶縁膜418の形成には、その材料に応じて、CVD法、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。本実施の形態では、絶縁膜417及び絶縁膜418が層間絶縁膜として機能しているが、単層の絶縁膜を層間絶縁膜として用いても良いし、積層させた三層以上の絶縁膜を層間絶縁膜として用いても良い。次に、図32Bに示すように、半導体膜403、半導体膜404、半導体膜405、ゲート電極413がそれぞれ一部露出するように絶縁膜417及び絶縁膜418にコンタクトホールを形成する。コンタクトホール開口時のエッチングに用いられるガスは、CHF3とHeの混合ガスを用いたが、これに限定されるものではない。そして、該コンタクトホールを介して半導体膜403に接する導電膜419及び導電膜420と、該コンタクトホールを介してゲート電極413に接する導電膜421と、該コンタクトホールを介して半導体膜404に接する導電膜422と、該コンタクトホールを介して半導体膜404及び半導体膜405に接する導電膜423とを形成する。導電膜419~導電膜423は、CVD法やスパッタリング法等により形成することができる。具体的に導電膜419~導電膜423として、アルミニウムAl、タングステンW、チタンTi、タンタルTa、モリブデンMo、ニッケルNi、白金Pt、銅Cu、金Au、銀Ag、マンガンMn、ネオジムNd、炭素C、珪素Si等を用いることが出来る。また上記元素を主成分とする合金を用いても良いし、上記元素を含む化合物を用いても良い。導電膜419~導電膜423は、上記元素を有する単数の膜を、または上記元素を有する積層された複数の膜を、用いることが出来る。アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜419~導電膜423を形成する材料として最適である。特にアルミニウムシリコンは、導電膜419~導電膜423をパターニングするとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素Siの代わりに、アルミニウム膜に0.5程度のCuを混入させても良い。本実施の形態では、絶縁膜418に近い側から、チタン膜、アルミニウム膜、チタン膜を積層し、これらの積層された膜をパターニングすることで、導電膜419~導電膜423を形成する。次に図33Aに示すように、導電膜422に接するように、画素電極424を形成する。本実施の形態では、スパッタ法で、酸化珪素を含むインジウム錫酸化物ITSOを用いて透光性を有する導電膜を形成した後、該導電膜をパターニングすることで画素電極424を形成する。なおITSOの他、インジウム錫酸化物ITO、酸化亜鉛ZnO、酸化インジウム亜鉛IZO、ガリウムを添加した酸化亜鉛GZOなど、ITSO以外の透光性酸化物導電材料を、画素電極424に用いても良い。また画素電極424として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で画素電極424側から光を取り出す場合、光が透過する程度の膜厚好ましくは、5nm~30nm程度で形成する。ITSOを画素電極424に用いる場合、ターゲットとしてITOに酸化珪素が2~10重量含まれたものを用いることができる。具体的に本実施の形態では、In2O3と、SnO2と、SiO2とを85:10:5の重量の割合で含むターゲットを用い、Arの流量を50sccm、O2の流量を3sccm、スパッタ圧力を0.4Pa、スパッタ電力を1kW、成膜速度30nm/minとし、105nmの膜厚で、画素電極424となる導電膜を形成した。画素電極424となる導電膜を形成した後、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。次に、図33Aに示すように、画素電極424の一部と、導電膜419~導電膜423とを覆うように、絶縁膜418上に、開口部を有する隔壁425を形成する。隔壁425の開口部において画素電極424はその一部が露出している。隔壁425は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁425に用い、画素電極424上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、画素電極424と後に形成される共通電極427とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁425自体を、液滴吐出法または印刷法で形成することもできる。次に、電界発光層426を形成する前に、隔壁425及び画素電極424に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理真空ベークを行なっても良い。具体的には、基板の温度を200°C~450°C、好ましくは250~300°Cで、0.5~20時間程度、真空雰囲気下で加熱処理を行なう。望ましくは3×10-7Torr以下の真空雰囲気下とし、可能であるならば3×10-8Torr以下の真空雰囲気下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層426を成膜する場合、電界発光層426を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、表示装置の信頼性をより高めることができる。また真空ベークの前または後に、画素電極424に紫外線を照射してもよい。そして、図33Bに示すように、隔壁425の開口部において画素電極424と接するように、電界発光層426を形成する。電界発光層426は、単数の層で構成されていても、複数の層が積層されるように構成されていても良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層426におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光蛍光と三重項励起状態から基底状態に戻る際の発光リン光とが含まれる。電界発光層426が複数の層で構成されている場合、陰極に相当する画素電極424上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極424が陽極に相当する場合は、電界発光層426を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。また電界発光層426は、高分子系有機化合物、中分子系有機化合物昇華性を有さず、連鎖する分子の長さが10μm以下の有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。そして電界発光層426を覆うように、共通電極427を形成する。共通電極427は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金Mg:Ag、Al:Liなどの他、YbやEr等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を共通電極427に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。隔壁425の開口部において、画素電極424と電界発光層426と共通電極427が重なり合うことで、発光素子428が形成される。なお、発光素子428からの光の取り出しは、画素電極424側からであっても良いし、共通電極427側からであっても良いし、その両方からであっても良い。上記3つの構成にうち、目的とする構成に合わせて、画素電極424、共通電極427ぞれぞれの材料及び膜厚を選択するようにする。なお発光素子428を形成したら、共通電極427上に、絶縁膜を形成しても良い。該絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。なお実際には、図33Bに示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム貼り付けフィルム、紫外線硬化樹脂フィルム等やカバー材でパッケージング封入することが好ましい。上記プロセスを経て、本発明の一形態である表示装置が作製できる。なお、本実施の形態では、画素部内の半導体素子の作製方法について述べたが、上記画素部内のトランジスタに加え、駆動回路やその他の集積回路に用いられるトランジスタも、共に形成することが可能である。この場合、画素部内のトランジスタと、駆動回路やその他の集積回路に用いられるトランジスタとにおいて、ゲート絶縁膜410の膜厚を全て同じにする必要はない。例えば、高速動作が要求される駆動回路やその他の集積回路に用いられるトランジスタにおいて、画素部内のトランジスタよりも、ゲート絶縁膜410の膜厚が小さくなるようにしても良い。また、SOISilicononInsulator基板を利用することで、単結晶半導体を用いて半導体素子を形成することも出来る。SOI基板は、例えば、スマートカットに代表されるUNIBOND、ELTRANEpitaxialLayerTransfer、誘電体分離法、PACEPlasmaAssistedChemicalEtching法などの貼り合わせ方法や、SIMOXSeparationbyImplantedOxygen法などを用いて作製することができる。また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基板上に転写することで、表示装置を形成しても良い。転写は、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、転写する方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、転写する方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、転写する方法等、様々な方法を用いることができる。なお転写は、発光素子を作製する前に行なうことが望ましい。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態10本発明の一形態である表示装置の外観の一例について、図34を用いて説明する。図34Aは、第1の基板上に形成されたトランジスタ及び発光素子を、第1の基板と第2の基板の間にシール材で封止したパネルの上面図であり、図34Bは、図34AのA-A’における断面図に相当する。第1の基板4001上に設けられた画素部4002と、信号線駆動回路4003と、走査線駆動回路4004と、走査線駆動回路4005とを囲むように、シール材4020が設けられている。また画素部4002、信号線駆動回路4003、走査線駆動回路4004、走査線駆動回路4005の上に、第2の基板4006が設けられている。よって画素部4002、信号線駆動回路4003、走査線駆動回路4004及び走査線駆動回路4005は、第1の基板4001と第2の基板4006の間において、シール材4020により、充填材4007と共に密封されている。また第1の基板4001上に設けられた画素部4002、信号線駆動回路4003、走査線駆動回路4004及び走査線駆動回路4005は、それぞれトランジスタを複数有している。図34Bでは、信号線駆動回路4003に含まれるトランジスタ4008と、画素部4002に含まれるトランジスタ4009及びトランジスタ4010とを例示している。また発光素子4011は、トランジスタ4009のソース領域またはドレイン領域と接続されている配線4017の一部を、その画素電極として用いている。また発光素子4011は、画素電極の他に共通電極4012と電界発光層4013を有している。なお発光素子4011の構成は、本実施の形態に示した構成に限定されない。発光素子4011から取り出す光の方向や、トランジスタ4009の極性などに合わせて、発光素子4011の構成は適宜変えることができる。また信号線駆動回路4003、走査線駆動回路4004、走査線駆動回路4005または画素部4002に与えられる各種信号及び電圧は、図34Bに示す断面図では図示されていないが、引き出し配線4014及び4015を介して、接続端子4016から供給されている。本実施の形態では、接続端子4016が、発光素子4011が有する共通電極4012と同じ導電膜から形成されている。また、引き出し配線4014は、配線4017と同じ導電膜から形成されている。また引き出し配線4015は、トランジスタ4009、トランジスタ4010、トランジスタ4008がそれぞれ有するゲート電極と、同じ導電膜から形成されている。接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して接続されている。なお、第1の基板4001、第2の基板4006として、ガラス、金属代表的にはステンレス、セラミックス、プラスチックを用いることができる。但し、発光素子4011からの光の取り出し方向に位置する第2の基板4006は、透光性を有していなければならない。よって第2の基板4006は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施の形態では充填材4007として窒素を用いる例を示している。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態11本発明の一形態である表示装置の一例として、大画面を有し、高精細な画像の表示が可能であり、消費電力を抑えることができる表示装置を提供することができる。よって、本発明の一形態である表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることが好ましい。その他に、本発明の一形態である表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、などが挙げられる。これら電子機器の具体例を図35に示す。図35Aは表示装置であり、筐体5001、表示部5002、スピーカー部5003等を含む。本発明の一形態である表示装置は、表示部5002に用いることができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図35Bはノート型パーソナルコンピュータであり、本体5201、筐体5202、表示部5203、キーボード5204、マウス5205等を含む。本発明の一形態である表示装置は、表示部5203に用いることができる。図35Cは記録媒体を備えた携帯型の画像再生装置具体的にはDVD再生装置であり、本体5401、筐体5402、表示部5403、記録媒体DVD等読み込み部5404、操作キー5405、スピーカー部5406等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の一形態である表示装置は、表示部5403に用いることができる。以上の様に、本発明の一形態である表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。