第1導電形の半導体層と、前記半導体層の第1主面に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、前記半導体層の第1主面から第2主面に向かう方向に設けられたトレンチであって、その底面が前記第1半導体領域よりも前記第2主面側に位置する前記トレンチの内部において、前記第1半導体領域および前記第2半導体領域に絶縁膜を介して向き合う第1制御電極と、前記第1主面側から前記トレンチの前記底面に向けて延在し、前記第1制御電極よりも前記底面側に位置する第2制御電極と、前記第1半導体領域と前記第2半導体領域とに電気的に接続された第1主電極と、前記半導体層の前記第2主面側に電気的に接続された第2主電極と、を備え、前記半導体層は、前記第1主面から前記第2主面の方向において、前記第1半導体領域の前記第2主面側の端と、前記第2制御電極の前記底面側の端と、の間の深さに設けられ、前記半導体層の他の部分よりも第1導電形のキャリア濃度が低い第1の部分を有することを特徴とする半導体装置。前記第1の部分は、前記半導体層に含まれる第1導電形の不純物よりも低濃度の第2導電形不純物を含むことを特徴とする請求項1記載の半導体装置。前記第1制御電極における前記トレンチの前記底面側の端は、前記第1半導体領域よりも前記第2主面側に設けられ、前記第1の部分に含まれる前記第2導電形の不純物は、前記第1制御電極の前記底面側の端と同じ深さに濃度ピークを有することを特徴とする請求項1または2に記載の半導体装置。前記第1制御電極における前記トレンチの前記底面側の端は、前記第1半導体領域よりも前記第2主面側に設けられ、前記第1の部分は、前記第1制御電極の前記底面側の端と、前記第2制御電極の前記底面側の端と、の間に設けられたことを特徴とする請求項1または2に記載の半導体装置。前記半導体層は、前記トレンチの底部を囲む前記半導体層の一部分であって、前記第1の部分を除く前記半導体層の他の部分よりも第1導電形のキャリア濃度が低い第2の部分をさらに有することを特徴とする請求項1記載の半導体装置。前記第2の部分は、前記半導体層に含まれる第1導電形の不純物よりも低濃度の第2導電形不純物を含むことを特徴とする請求項5記載の半導体装置。第1導電形の半導体層と、前記半導体層の第1主面に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、前記半導体層の第1主面から第2主面に向かう方向に設けられたトレンチであって、その底面が前記第1半導体領域よりも前記第2主面側に位置する前記トレンチの内部において、前記第1半導体領域および前記第2半導体領域に絶縁膜を介して向き合う第1制御電極と、前記第1主面側から前記トレンチの前記底面側に延在し、前記第1制御電極よりも前記底面側に位置する第2制御電極と、前記第1半導体領域と前記第2半導体領域に電気的に接続された第1主電極と、前記半導体層の前記第2主面側に電気的に接続された第2主電極と、を備え、前記半導体層は、前記トレンチの底部を囲む前記半導体層の一部分であって、前記半導体層に含まれる第1導電形の不純物よりも低濃度の第2導電形の不純物を含み、前記半導体層の他の部分よりも第1導電形のキャリア濃度が低い部分を有することを特徴とする半導体装置。第1導電形の半導体層の第1主面に設けられたトレンチの内部に、前記トレンチの側壁に絶縁膜を介して対向する第1制御電極と、前記第1主面側から前記トレンチの底面に向けて前記第1制御電極よりも深く延在する第2制御電極と、を形成する工程と、前記第1主面側から前記半導体層に第2導電形の不純物をイオン注入し、熱処理を加えて第2導電形の第1半導体領域を形成する工程と、前記第1主面側から前記第1半導体領域よりも深い位置に、前記半導体に含まれる第1導電形の不純物よりも低濃度の第2導電形の不純物をイオン注入する工程と、前記第1主面側から前記第1半導体領域に第1導電形の不純物をイオン注入する工程と、前記第1半導体領域よりも深い位置にイオン注入された前記第2導電形の不純物と、前記第1半導体領域にイオン注入された前記第1導電形の不純物と、を同時に熱処理し活性化させる工程と、を備えたことを特徴とする半導体装置の製造方法。実施形態は、高耐圧と低オン抵抗とを同時に実現することが可能で製造が容易な半導体装置およびその製造方法を提供する。実施形態に係る半導体装置は、第1導電形の半導体層と、前記半導体層の第1主面に設けられた第2導電形の第1半導体領域と、前記第1半導体領域の表面に選択的に設けられた第1導電形の第2半導体領域と、を備える。そして、前記半導体層に設けられたトレンチの内部において、前記第1半導体領域および前記第2半導体領域に絶縁膜を介して向き合う第1制御電極と、前記第1主面側から前記トレンチの前記底面側に延在し、前記第1制御電極よりも前記底面側に位置する第2制御電極と、を備える。前記半導体層は、前記第1半導体領域の前記第2主面側の端と、前記第2制御電極の前記底面側の端と、の間の深さに設けられ、前記半導体層の他の部分よりも第1導電形のキャリア濃度が低い第1の部分を有する。以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。以下の実施形態では、第1導電形をn形、第2導電形をp形とする例を用いて説明するが、これに限られる訳ではなく、第1導電形をp形、第2導電形をn形とすることも可能である。[第1実施形態]図1は、第1実施形態に係る半導体装置100を模式的に示す断面図である。同図に示すように、半導体装置100は、フィールドプレート電極FP電極9を備えるトレンチゲート型のパワーMOSFETMetalOxcideSmiconductorFieildEffectTransistorである。半導体装置100は、nドレイン層2の上に設けられたn形ドリフト層3第1導電形の半導体層と、n形ドリフト層3の第1主面3aに設けられたp形ベース領域15第1半導体領域と、p形ベース領域15の表面に選択的に設けられたn形ソース領域17第2半導体領域と、を備える。n形ドリフト層3には、第1主面3aから第2主面3bの側にトレンチ5が設けられる。トレンチ5の底面5aは、p形ベース領域15よりも第2主面3bの側に位置する。そして、トレンチ5の内部には、ゲート絶縁膜12を介してp形ベース領域15とn形ソース領域17とに向き合う2つのゲート電極7第1制御電極が設けられる。図1中に示すように、n形ドリフト層3の第1主面3aは、n形ソース領域17の表面である。そして、便宜上、n形ドリフト層3のp形ベース領域15およびn形ソース領域17を除いた部分を、単にn形ドリフト層3と言及する場合がある。また、以下の説明で深さに言及する場合は、第1主面3aから第2主面3bに向かう方向の位置関係を意味する。トレンチ5の内部には、第1主面3aの側からトレンチ5の底面5aの側に延在するFP電極9第2制御電極が設けられる。FP電極9のトレンチ5の底面側の端9bは、ゲート電極7の底面側の端7aよりも底面5aの側に位置する。そして、FP電極9は、FP絶縁膜13を介してトレンチ5の内面に向き合う。また、FP電極9のソース電極29第1主電極の側の部分9aは、2つのゲート電極7の間に延在する。p形ベース領域15とn形ソース領域17とには、ソース電極29が電気的に接続される。例えば、図1に示すように、n形ソース領域17の表面と、n形ソース領域17を貫通したコンタクトトレンチ23の底面に設けられたpコンタクト領域19の表面と、に接するように形成される。一方、n形ドリフト層3の第2主面3bの側には、ドレイン電極27第2主電極が設けられる。例えば、ドレイン電極27は、n形不純物をn形ドリフト層3よりも高濃度に含んだnドレイン層2を介して、n形ドリフト層3に電気的に接続される。さらに、p形ベース領域15の第2主面3bの側の端15aと、トレンチ5の底面側におけるFP電極9の端9bと、の間の深さに、n形ドリフト層3の他の部分よりn形キャリア濃度が低い第1の部分21が設けられる。すなわち、ドリフト層3は、第1の部分21を有する。第1の部分21は、例えば、n形ドリフト層3に含まれるn形不純物よりも低濃度のp形不純物を含み、n形不純物を補償することにより、n形ドリフト層3の他の部分よりもキャリア濃度の低いn形となる。また、n形ドリフト層をエピタキシャル成長する過程で、n形不純物のドープ量を減らすか、もしくは、p形不純物を添加することにより形成しても良い。本実施形態では、第1の部分21にp形不純物をイオン注入し、他の部分よりも低濃度のn形とする例について説明する。また、図1に示すように、第1の部分21は、ゲート電極7におけるトレンチ5の底面側の端7aの深さに設けられる。例えば、第1の部分21に含まれるp形不純物の濃度ピークの位置が、ゲート電極7の端7aと同じ深さとなるように形成する。ここで、深さが同じとは、厳密な意味で同じと言うだけでなく、その近傍に位置することを含む。また、第1の部分21は、ゲート電極7の端7aと、FP電極9の端9bと、の間の深さに設けても良い。好ましくは、端7aの第2主面3bの側の近傍に設ける。図2は、半導体装置100のキャリア濃度分布と電界分布とを示すグラフである。図2aは、縦軸にn形ドリフト層3およびp形ベース領域15、n形ソース領域17のキャリア濃度を示し、横軸にnドレイン層2からの距離を示している。図2bでは、縦軸に電界強度を示し、横軸にnドレイン層2からの距離を示している。図2aには、n形ソース領域17の電子濃度31、p形ベース領域15の正孔濃度32、およびn形ドリフト層3の電子濃度37がそれぞれ示されている。以下、電子濃度をn形キャリア濃度、正孔濃度をp形キャリア濃度と称する。p形ベース領域15とn形ドリフト層3との間の境界、すなわち、p形ベース領域15の第2主面3b側の端は、nドレイン層2から-6.6μm離れた所に位置する。n形ドリフト層3のn形キャリア濃度は、2.3×1016cm-3である。そして、nドレイン層2の側の端39でn形キャリア濃度が高くなる。このようなキャリア濃度分布は、n形ドリフト層3をnドレイン層2の上にエピタキシャル成長する間に、nドレイン層2からn形ドリフト層3へn形不純物が拡散することにより生じる。図2a中に、第1の部分21に含まれるp形不純物25の分布を破線で示す。p形不純物25は、nドレイン層2から-5.8μm離れた位置に濃度ピークを有する。これに対応して、第1の部分21のn形キャリア濃度は、p形不純物のピーク位置において最も低くなり、他の部分よりも低濃度になる。図2bは、n形ドリフト層3におけるブレイクダウン時の電界分布を示している。この電界分布は、図2aに示すキャリア濃度分布に基づくシミュレーションにより得られる。例えば、ゲート電極7の端7aの深さ位置と、FP電極9のトレンチ5の底面側の端9bの深さ位置とに対応して、ブレークダウンポイントとなる2つの電界集中が生じる。電界ピークA1は、ゲート電極7の端7aの深さの電界集中に対応し、電界ピークA2は、FP電極9の端9bの深さの電界集中に対応する。半導体装置100におけるドレインソース間のブレイクダウン電圧Vdssは106V、オン抵抗RonAは35.5mΩmm2と見積られる。図3は、比較例に係る半導体装置110図示しないのキャリア濃度分布と電界分布とを示すグラフである。図4は、別の比較例に係る半導体装置120図示しないのキャリア濃度分布と電界分布とを示すグラフである。半導体装置110および120では、共に、第1の部分21が設けられず、図3aおよび図4aに示すp形不純物25がないキャリア濃度分布を有する。他の部分は、図1に示す半導体装置100と同じ構成を有する。そして、半導体装置110のn形ドリフト層3のn形キャリア濃度は、半導体装置100と同じ2.3×1016cm-3である。一方、半導体装置120におけるn形ドリフト層3のn形キャリア濃度は、1.4×1016cm-3である。図3bに示すように、半導体装置110では、p形ベース領域15とn形ドリフト層3との間のpn接合よりも、ややnドレイン層2の側に寄ったところnドレイン層2から-6.2μm離れた位置に電界が集中し1つの電界ピークBが生じる。この位置は、図2bに示す電界ピークA1と同じ位置であり、電界ピークA1よりも電界ピークBの電界強度が高い。そして、半導体装置110のブレイクダウン電圧Vdssは63Vであり、オン抵抗RonAは34mΩmm2と見積もられる。半導体装置100と110を比較すると、ブレイクダウン電圧は、半導体装置100の方が高く、オン抵抗は、半導体装置110の方がやや小さい。両者の違いは、第1の部分21の有無だけであるから、第1の部分21は、ブレイクダウン電圧を向上させることがわかる。すなわち、第1の部分21を設けることにより、その部分の電界A3が上昇し、pn接合の近傍の電界集中が緩和される。これにより、図3bに示す電界ピークBが、図2bに示す電界ピークA1に低減される。さらに、nドレイン層2の側に新たな電界集中が生じ、電界ピークA2が生じる。その結果、電界分布の積分であるブレイクダウン電圧が上昇する。一方、オン抵抗は、低濃度の第1の部分21を設けることにより大きくなるが、その増加量はわずかであり、ブレイクダウン電圧を上昇させる効果が優る。一方、図4bに示すように、半導体装置120の電界分布では、pn接合側の電界ピークC1と、nドレイン層2の側の電界ピークC2とが生じる。電界ピークC1と電界ピークC2とは同じ強度であり、半導体装置100の電界ピークA1の電界強度よりも低い。そして、半導体装置120のブレイクダウン電圧Vdssは、114Vとなり、半導体装置100よりも高くなる。しかしながら、n形ドリフト層3のn形キャリア濃度が低いため、オン抵抗RonAは40mΩmm2となり、半導体装置100よりも約10高い。上記の半導体装置100、110および120の関係を、別の見方からすれば、本実施形態の効果を次のように説明することができる。例えば、半導体装置120のオン抵抗を下げるために、単純にn形ドリフト層3のn形キャリア濃度を高くすると、半導体装置110のようにブレイクダウン電圧が低下してしまう。そこで、n形ドリフト層3の中に第1の部分21を設けることにより、ブレイクダウン電圧を上昇させる。これにより、高いブレイクダウン電圧と、低いオン抵抗と、を兼ね備えた半導体装置100を実現することができる。半導体装置100において、ブレイクダウン電圧の上昇幅は、第1の部分21を設ける位置、および、そこに含まれるp形不純物の量に依存して変化する。そして、第1の部分21の位置およびp形不純物の量を好適に設計することにより、所望のブレイクダウン電圧およびオン抵抗を実現することができる。また、前述したように、pn接合側に生じる電界集中は、ゲート電極7のトレンチ5の底面側の端7aの深さに生じる。この電界集中を緩和するためは、本実施形態に示すように、ゲート電極7の端7aのnドレイン層2の側の近傍に第1の部分21を設けることが望ましい。次に、図5~図9を参照して、半導体装置100の製造過程を説明する。図5a~図9bは、各工程におけるウェーハの部分断面を示す模式図である。まず、図9aに示すように、n形ドリフト層3に設けられたトレンチ5の内部に、FP電極9を形成する。例えば、n形ドリフト層3は、シリコン基板の上にエピタキシャル成長されたn形シリコン層である。シリコン基板は、高濃度のn形不純物を含むn基板であり、nドレイン層2を兼ねる。トレンチ5は、例えば、シリコン酸化膜SiO2膜をマスクとして、n形ドリフト層3を選択的にドライエッチングすることにより形成される。続いて、トレンチ5の内面を熱酸化し、FP絶縁膜13を形成する。さらに、ウェーハの表面にn形ポリシリコン層を堆積しトレンチ5の内部を埋め込む。そして、トレンチ5の内部にFP電極9となるn形ポリシリコンを残して、ウェーハ表面のポリシリコン層をエッチバックする。次に、図5bに示すように、ウェーハ表面からFP絶縁膜13をエッチバックし、FP電極9の一部を露出させる。次に、図6aに示すように、トレンチ5の上部の内面を熱酸化し、ゲート絶縁膜12を形成する。同時に、FP電極9の露出した部分9aの表面も熱酸化され、絶縁膜14が形成される。絶縁膜14は、ゲート電極7とFP電極9との間を絶縁する。続いて、n形ポリシリコン層をウェーハ表面に堆積し、ゲート絶縁膜12と絶縁膜14との間の空間を埋め込む。さらに、ゲート電極7となるn形ポリシリコンを残して、ウェーハ表面に堆積したn形ポリシリコン層をエッチバックする。これにより、図6bに示すように、トレンチ5の側壁にゲート絶縁膜12を介して対向する2つのゲート電極7が形成される。そして、n形ドリフト層3の第1主面3aの側からトレンチ5の底面5aに向けて、ゲート電極7よりも深く延在するFP電極9が形成される。次に、図7aに示すように、n形ドリフト層3の第1主面3aの側から、例えば、p形不純物であるボロンBをイオン注入する。続いて、熱処理を加えてイオン注入したp形不純物を活性化させ、さらに、拡散させる。これにより、図7bに示すように、p形ベース領域15が形成される。例えば、1000°Cの温度で、10分間程度の熱処理を行う。同図に示すように、p形ベース領域15の第2主面3bの側の端15aは、ゲート電極7におけるトレンチ5の底面側の端7aよりも浅くなるように形成する。次に、図8aに示すように、n形ドリフト層3の第1主面3aの側から、例えば、n形不純物である砒素Asと、p形不純物であるボロンBと、をイオン注入する。砒素の注入のエネルギーは、例えば、30keVとする。一方、ボロンの注入エネルギーは、例えば、ゲート電極7におけるトレンチ5の底面側の端7aと同じ深さに注入されるように設定する。また、ボロンのドーズ量は、n形ドリフト層3をp形に反転させない量、例えば、6×1011cm-2とする。これにより、p形ベース領域15の第1主面3aの側の表面近傍に砒素がイオン注入され、p形ベース領域15の第2主面3bの側の端15aよりも深い位置に、ボロンがイオン注入される。続いて、熱処理を加えてイオン注入したp形不純物Bおよびn形不純物Asを活性化させる。この際の熱処理温度を、例えば、800°Cとして、ボロンの拡散を抑制する。これにより、図8bに示すように、p形ベース領域15の表面にn形ソース領域17が形成され、p形ベース領域15の端15aよりも深い位置ゲート電極7の端7aと同じ深さに第1の部分21が形成される。これにより、ゲート電極7が、ゲート絶縁膜12を介してp形ベース領域15とn形ソース領域17とに向き合うトレンチゲート構造が形成される。次に、図9に示すように、トレンチ5の上に層間絶縁膜43を形成し、他の部分の絶縁膜を除去する。そして、n形ソース領域17の表面からp形ベース領域15に達するコンタクトトレンチ23を形成し、その底面にpコンタクト領域19を形成する。続いて、図9bに示すように、n形ソース領域17およびpコンタクト領域19に接し、層間絶縁膜43を覆うソース電極29を形成する。一方、nドレイン層2の裏面側n形ドリフト層3とは反対側の表面にドレイン電極27を形成する。そして、ウェーハから個々のチップを切り出し、所定のパッケージに組み込むことにより半導体装置100を完成する。上記の通り、本実施形態では、n形ドリフト層3において、他の部分よりもn形キャリア濃度が低い第1の部分21を設けることにより、ゲート電極7の端7aの近傍における電界集中を緩和しブレイクダウン電圧を上昇させる。これにより、n形ドリフト層のn形キャリア濃度を高くしてオン抵抗を低減することが可能となる。また、本実施形態は、n形ドリフト層3にp形不純物をイオン注入する工程を付加することにより容易に実施することができる。このため、製造コストを上昇させることなく、高耐圧、低オン抵抗の半導体装置を実現することができる。半導体装置100では、100V以上のブレイクダウン電圧を確保し、オン抵抗を10低減することが可能である。これにより、例えば、チップサイズを10縮小することが可能であり、製造コストの低減を図ることができる。[第2実施形態]図10は、第2実施形態に係る半導体装置200を模式的に示す断面図である。半導体装置200では、第1の部分21に代えて、トレンチ5の底部を囲む第2の部分47がn形ドリフト層3に設けられる点で、図1に示す半導体装置100と相違する。すなわち、ドリフト層3は、第2の部分47を有する。第2の部分47は、n形ドリフト層3の他の部分よりもn形キャリア濃度が低く設けられる。図11aに示すように、n形ドリフト層3の第1主面3aにハードマスク49を形成し、例えば、ドライエッチング法を用いて第2主面3bの方向にトレンチ5を形成する。続いて、ハードマスク49を注入マスクとして、例えば、ボロンBをイオン注入し、トレンチ5の底部に注入層47aを形成する。ハードマスク49は、例えば、SiO2膜であり、トレンチ5の平面形状にパターニングされる。ボロンの注入エネルギーは、例えば、30keVであり、ドーズ量は、n形ドリフト層3をp形に反転させない量とする。続いて、図5~図9の工程を実施することにより、図10に示す半導体装置200を完成する。ただし、本実施形態では、第1の部分21を形成するp形不純物のイオン注入は行わない。トレンチ5の底部に形成された注入層47aは、後続の工程における熱処理により活性化され第2の部分47となる。例えば、ボロンのイオン注入後に熱処理を行い、図11bに示すように活性化させても良い。さらに、p形ベース領域15を形成する際の熱処理により、第2の部分47に含まれるボロンは拡散され再分布する。これにより、第2の部分47におけるボロンのピーク濃度は、第1の部分21よりも低濃度となる傾向にある。このため、例えば、トレンチ5の底部に注入されるボロンのドーズ量を、第1の部分21を形成するボロンのドーズ量よりも高くすることができる。具体的には、例えば、ドーズ量を8×1012cm-2として、第1の部分21よりも1桁多くすることができる。本実施形態によれば、トレンチ5の底部を囲む第2の部分47を設けることにより、pn接合側の電界集中を緩和させ、電界ピークB図3b参照を低減する。そして、トレンチ5の底部を空乏化させ電界強度を高めることができる。これにより、ブレイクダウン電圧を向上させ、n形ドリフト層3のn形キャリア濃度を高くすることにより、高耐圧、低オン抵抗の半導体装置を実現することが可能となる。また、本実施形態も、トレンチ5の底部にイオン注入する工程を付加することにより容易に実施することができる。[第3実施形態]図12は、第3実施形態に係る半導体装置300を模式的に示す断面図である。半導体装置300は、第1の部分21および第2の部分47の両方を有する点で、半導体装置100および200と相違する。図13aのキャリア濃度分布に示すように、半導体装置300は、ゲート電極7の端7aの深さ位置の近傍にp形不純物25を含み、トレンチ5の底部にp形不純物45を含む。n形ドリフト層3のn形キャリア濃度37は、半導体装置100と同じ2.3×1016cm-3である。図13bに示す電界分布は、2つの電界集中部に対応する電界ピークD1およびD2と、第1の部分21に対応して電界が上昇した部分D3と、を有する。本実施形態では、第1の部分21に対応する部分D3に加えて、トレンチ5の底部に設けられた第2の部分47により、nドレイン層2の側の電界ピークD2が押し上げられる。これにより、ブレイクダウン電圧Vdssは110Vに上昇する。一方、オン抵抗RonAは、36.8mΩmm2とやや高くなるがその増分は小さい。したがって、半導体装置100と同等のブレイクダウン電圧を確保しながら、n形ドリフト層3のn形キャリア濃度を高くしてオン抵抗を低減することが可能である。図14は、本実施形態の変形例に係る半導体装置400を模式的に示す断面図である。半導体装置400では、トレンチ55の底面側にFP電極53が設けられ、第1主面3aの側にゲート電極54が設けられる。すなわち、本変形例では、ゲート電極54とFP電極53とが、同図中の上下に配置された点で、FP電極9が2つのゲート電極7の間に延在する半導体装置300と相違する。半導体装置400においても、ゲート電極54におけるトレンチ55の底面側の端の深さに第1の部分21が設けられ、トレンチ55の底部を囲む第2の部分47が設けられている。この構造は、例えば、トレンチ55の幅が狭い場合に適し、高耐圧、低オン抵抗の半導体装置を容易に実現することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。