"非晶質の酸化ジルコニウム膜を形成する工程と、前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてALD法により非晶質の酸化チタン膜を形成する工程と、300°C以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程とを含むルチル結晶構造を有する酸化チタン膜の形成方法。前記非晶質の酸化ジルコニウム膜を形成する工程は、0.1nm以上、4nm以下の膜厚にALD法を用いて酸化ジルコニウム膜を形成する工程である請求項1に記載の製造方法。前記ALD法により非晶質の酸化チタン膜を形成する工程は、300°C未満の温度で実施される請求項1または2に記載の製造方法。前記ALD法により非晶質の酸化チタン膜を形成する工程は、1前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、2パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、3反応ガスでチタンプリカーサを酸化する工程、4未反応の反応ガスをパージする工程というステップを膜厚が3.5nm以上となるまで繰り返して行う請求項1ないし3のいずれか1項に記載の製造方法。キャパシタを含む半導体装置の製造方法であって、キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてALD法により非晶質の酸化チタン膜を形成する工程と、少なくとも前記非晶質の酸化チタン膜を300°C以上700°C以下の温度でアニールして結晶化する工程と、前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、を含む方法。前記非晶質の酸化ジルコニウム膜を形成する工程は、1nm以上、4nm以下の膜厚にALD法を用いて酸化ジルコニウム膜を形成する工程である請求項5に記載の半導体装置の製造方法。前記ALD法により非晶質の酸化チタン膜を形成する工程は、300°C未満の温度で実施される請求項5または6に記載の半導体装置の製造方法。前記ALD法により非晶質の酸化チタン膜を形成する工程は、1前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、2パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、3反応ガスでチタンプリカーサを酸化する工程、4未反応の反応ガスをパージする工程というステップを膜厚が3.5nm以上となるまで繰り返して行う請求項5ないし7のいずれか1項に記載の半導体装置の製造方法。前記アニールにより結晶化する工程は、酸化性雰囲気下で行われる請求項5ないし8のいずれか1項に記載の半導体装置の製造方法。前記非晶質の酸化ジルコニウム膜を形成する工程と前記非晶質の酸化チタン膜を形成する工程の少なくとも一方の工程中に、アルミニウムドープ層を形成する工程を含む請求項5ないし9のいずれか1項に記載の半導体装置の製造方法。前記アルミニウムドープ層は、1層におけるアルミニウム原子の面密度が1.4E14[atoms/cm2]未満である請求項10に記載の半導体装置の製造方法。前記下部電極を形成する工程は、TiN膜、あるいは5.1eV以上の仕事関数を有する膜を形成する工程である請求項5ないし11のいずれか1項に記載の半導体装置の製造方法。前記上部電極を形成する工程は、少なくとも前記酸化チタン膜に接する部分に5.1eV以上の仕事関数を有する膜を形成する工程を含む請求項5ないし12のいずれか1項に記載の半導体装置の製造方法。前記上部電極を形成する工程は、前記仕事関数の高い膜を形成する工程に続いて、ボロンを含有するシリコンゲルマニウム膜からなる第2の上部電極を形成する工程をさらに有することを特徴とする請求項13に記載の半導体装置の製造方法。そこで本発明者は、できるだけ低温でルチル結晶構造のTiO2膜が形成でき、3次元構造のキャパシタ等に用いる場合においても、下地の電極形状および電極材料に影響されずに均一なTiO2膜を容易に形成する方法を鋭意検討した。ALD法を用いてTiO2膜の成膜実験を行った結果、TiO2膜を下部電極に常用される窒化チタンTiN膜上に直接に成膜する方法では、アナターゼ結晶が生成しやすく、アニール方法を工夫してもルチル結晶のみを有するTiO2膜を得ることは困難であった。本発明者らは先に、酸化ジルコニウムZrO2とTiO2の積層構造TZ構造というを有するキャパシタ用絶縁膜について検討を進めていたが、これらの検討の過程で特定の条件でZrO2膜上にTiO2膜を形成すると、ルチル構造のTiO2膜が高温のアニールを必要とせずに形成できることを見出した。すなわち、本発明の一実施形態によれば、非晶質の酸化ジルコニウム膜を形成する工程と、前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてALD法により非晶質の酸化チタン膜を形成する工程と、300°C以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程とを含むルチル結晶構造を有する酸化チタン膜の形成方法が提供される。また、本発明の別の実施形態によれば、キャパシタを含む半導体装置の製造方法であって、キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてALD法により非晶質の酸化チタン膜を形成する工程と、300°C以上700°C以下の温度でアニールする工程と、前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、を含む方法が提供される。本発明の一実施形態によれば、従来、低温での形成が困難であったルチル結晶構造を有する酸化チタン膜を容易に製造することが可能となる。また、下地の酸化ジルコニウム膜の膜厚を最適化することで、リーク電流特性にも優れたキャパシタを有する半導体装置が提供可能となる。以下、本発明の実施の形態について具体例を挙げて説明するが、本発明はこれらの例のみに限定されるものではない。本発明者らは、上記TZ構造について、まず、酸化ジルコニウムZrOと記す膜を主体として酸化チタンTiOと記す膜を保護膜として成膜することを検討していた。この段階では、TiO膜はルチル構造とはならず、非晶質であるか結晶化してもアナターゼ構造であった。一旦、アナターゼ構造の結晶が形成されてしまうと、ルチル構造への転換は800°C以上という極めて高い温度を必要とする。実験例1まず、キャパシタへの適用を考慮して、基板上に下部電極として厚さ10nmのTiN膜を成膜した後、ZrO膜を形成した。ZrO膜の形成は、ALD法で行い、1Zrソースを導入し、TiN膜表面に吸着させる工程、2N2、Arなどのパージガスによって未吸着のZrソースを反応室から排出する工程、3O3等の反応ガスでZrソースを酸化する工程、4未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ6nmのZrO膜を形成した。形成されたZrO膜は結晶質の膜であった。次に、形成したZrO膜上にTiO膜をALD法で形成した。TiO膜の形成も1Tiソースを導入し、ZrO膜表面に吸着させる工程、2N2、Arなどのパージガスによって未吸着のTiソースを反応室から排出する工程、3O3等の反応ガスでTiソースを酸化する工程、4未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ8nmのTiO膜を形成した。なお、TiソースTiプリカーサとして、以下の2つの化合物をそれぞれ用いた。また、ALD法における成膜温度は、ZrO膜及びTiO膜共に250°Cで行った。成膜したTiO膜について、成膜後と600°Cでのアニール後のX線回折図を図1に示す。図1において、TiプリカーサとしてTIPTを用いた場合の成膜後aと600°Cでのアニール後b、MCPDTMTを用いた場合の成膜後cと600°Cでのアニール後dを示す。同結果から分かるように、どちらのTiプリカーサを用いた場合でも、27°付近に現れるルチル結晶構造のピークは確認されず、25°付近のアナターゼ結晶構造のピークのみが観測された。また、成膜後a及びcにも同ピークが確認されたことから、TiO膜は成膜した段階でアナターゼ結晶構造となっていると言える。実験例2次に、ZrO膜の膜厚を4nmに変更して実験例1と同様にZrO膜上にTiO膜の成膜を行った。同様にX線回折を行った結果を図2に示す。なお、アニール温度を280°C、300°C、400°C、600°Cの4つの条件で実施した。アニールは、酸化性雰囲気中で各温度にて10分行った。図2において、左側にはTiプリカーサとしてMCPDTMTを用いた場合の成膜後e、280°Cアニールf、300°Cアニールg、400°Cアニールh、600°Cアニールiの結果を示し、右側にはTiプリカーサとしてTIPTを用いた場合の成膜後j、280°Cアニールk、300°Cアニールl、400°Cアニールm、600°Cアニールnの結果を示す。MCPDTMTを用いた場合の成膜後の結果eにおいて、下部電極のTiNのピークのみが観測され、ZrO2,TiO2のピークは確認されないことから、下地のZrO膜は非晶質であり、成膜されたTiO膜も非晶質であることが分かる。その後、300°C以上の温度でのアニールによりルチル結晶構造のピークTiO2Rが観測されている。また、ZrO膜についても結晶化が進み、ZrO2ピークが現れている。一方、TIPTを用いた場合の成膜後の結果jにおいては、下地のZrO膜のZrO2ピークは同様に観測されないが、アナターゼ結晶構造に基づくピークTiO2Aが観測されている。一旦、アナターゼ結晶構造となった膜は、その後の600°Cまでのアニールではルチル結晶構造へ転換していないことが分かる。このように、下地ZrO膜を非晶質状態で形成し、その上に、MCPDTMTをTiプリカーサとして成膜することで、非晶質のTiO膜が形成され、これを300°C以上の温度でアニールすることで、ルチル結晶構造のTiO膜が形成されることが分かる。実験3次に、ルチル結晶構造が得られることが確認されたMCPDTMTによるTiO膜形成について、下地のZrO膜の膜厚を変えて、キャパシタの誘電体膜として利用可能かどうかを検証した。実験は、TiO膜の膜厚を8nmに固定し、ZrO膜の膜厚を7nmまで変化させた。生成したTiO膜600°Cアニール後の比誘電率を測定した結果を図3に示す。ZrO膜の膜厚が0.1から4nmまでは、ルチル相が得られたことで高誘電率のTiO膜となった。ZrO膜の膜厚が4nmを超えるとアナターゼ構造となり、比誘電率が低下した。TiN膜に直接TiO膜を形成した場合ZrO膜の膜厚=0nmもアナターゼ構造となって比誘電率が低下している。次に、ZrO膜とTiO膜の合計膜厚を8nmとし、TiO膜600°Cアニール後の比誘電率とリーク電流比実リーク値/許容リーク値1.0Vを測定した。リーク電流比の測定には、上部電極としてRuO2膜を形成し、上下電極間に電圧を印加して測定した。結果を図4に示す。TiO膜の比誘電率は、図3と同様にZrO膜の膜厚が0.1~4nmの範囲で高い結果を示したが、1nm未満ではリーク電流比が高くなっている。4nmを超え4.5nmまでは、TiO膜はアナターゼ相となり、その結果、誘電率が低下している。4.5nmを超えるとTiO膜の膜厚が減少して300°C以上のアニールを行っても非晶質のままとなり、比誘電率は20程度になる。このように、許容リーク値を満たすために、ZrO膜の膜厚は1nm以上であることが好ましい。従って、ZrO膜の膜厚が1~4nmの範囲で比誘電率に優れ、かつリーク電流特性に優れた膜が得られることが分かった。また、TiO膜の膜厚は3.5nm以上であることで結晶化可能であり、特に4nm以上であることが好ましい。実際に、キャパシタに適用する場合、下部電極としては、TiNを用いることができるが、さらに仕事関数の大きな材料、特に、Pt,Ru,RuO2などの5.1eV以上の高い仕事関数を示す材料を用いることができる。本発明において、下部電極としてTiNが使用できることは、3次元構造のキャパシタに適用する場合に特に有利である。一方、TiO膜と直接接触する上部電極には、仕事関数の大きな材料を用いることが好ましい。TiN膜を形成するとTiO膜とショットキー接触となり、キャパシタ特性が低下する場合がある。ZrO膜の成膜に使用するZrソースとしては、従来公知のプリカーサを用いることができる。例えば、テトラキスエチルメチルアミノジルコニウム略称TEMAZや、本発明に用いるTiプリカーサのMCPDTMTと類似する構造を有するZrCpNMe23=シクロペンタジエニルトリスジメチルアミノジルコニウム略称CTMAZやZrMeCpNMe23=メチルシクロペンタジエニルトリスジメチルアミノジルコニウム略称MCTMAZなどが挙げられる。1~4nmの膜厚に形成されるZrO膜は非晶質状態で形成され、その後、TiO膜の結晶化のアニールに際して同時に結晶化されても良い。膜厚が2nm以下になると、アニールしても非晶質状態のままであることが多い。TiO膜の成膜時は、ZrO膜は非晶質状態を維持する必要がある。ZrO膜の結晶化が進む温度でTiO膜を形成すると、実験例1に示したようにアナターゼ構造のTiO膜が生成してしまう。従って、形成するZrO膜の膜厚にもよるが、TiO膜の形成はZrO膜が結晶化する温度未満であり、300°C未満、特に250°C以下であることが好ましい。非晶質状態で成膜されたTiO膜を結晶化するためのアニールは、前記した通り、300°C以上で行うが、キャパシタの誘電体膜、特に半導体装置のキャパシタ誘電体膜として適用する場合には、700°C以下であることが好ましく、600°C以下であることがより好ましい。アニールする際の雰囲気としては、酸化性ガス雰囲気、不活性ガス雰囲気下のいずれでも良いが、酸化性ガス雰囲気下で行うことが好ましい。キャパシタの誘電体膜として用いる場合に、ZrO膜やTiO膜中にアルミニウムAlをドープすることで、リーク電流特性を改善することができる。但し、Alドープを行うと比誘電率が低下するため、その添加量は微量とすることが好ましい。また、TiO膜中に添加する場合は、ある程度ZrO膜上に非ドープのTiO膜を形成してからAlドープを行うことが好ましい。これはAlドープを行うと、アナターゼ相が発生しやすくなるためである。微量のAlドープを行う方法として、本発明者らが提案する吸着サイトブロッキング原子層堆積法AdsorptionSiteBlockingAtomicLayerDeposition:ASBALD法による方法が有利である。ASB-ALD法とは、Alプリカーサの吸着サイトを予めAlプリカーサと親和性のない官能基を有するZrプリカーサまたはTiプリカーサでブロックし、その後、Alプリカーサを成膜空間に導入することで、吸着サイトが面内均一性を保った状態で制限され、ZrプリカーサまたはTiプリカーサ上では、Alプリカーサと親和性のない官能基が存在することで、吸着が起こらず、微量のAlドープが可能となる方法である。Alドープ量が多くなると、Alドープ層によりその上下の結晶層が分断され、いわゆるサイズ効果により誘電率が低下することが知られているが、ASB-ALD法では1層におけるAl原子の面密度が1.4E14[atoms/cm2]未満という微量のAlドープが可能となり、サイズ効果を抑制することができる。このASB-ALD法に用いるZrプリカーサまたはTiプリカーサとして、上記のCTMAZ、MCTMAZ及び本発明で使用するMCPDTMTが好適に使用できる。ASB-ALD法の工程を簡単に説明すると、1上記のZrプリカーサまたはTiプリカーサを下地表面に吸着させる工程、2N2、Arなどのパージガスによって未吸着のZrプリカーサまたはTiプリカーサを反応室から排出する工程、3Alプリカーサを導入し、先に吸着させたZrプリカーサまたはTiプリカーサが吸着していない制限されたサイトにAlプリカーサを吸着させる工程、4N2、Arなどのパージガスによって未吸着のAlプリカーサを反応室から排出する工程、5O3等の反応ガスで各プリカーサを酸化する工程、6未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。なお、膜厚が1~4nmに制限されたZrO膜については、既にサイズ効果の影響を受けており、また、膜厚が2nm以下では非晶質膜状態のままとなることで結晶質の膜よりも比誘電率が低下することから、ASB-ALD法以外の方法、例えば、ZrプリカーサとしてTEMAZを用いてAlドープを行っても良い。このように形成するキャパシタの概念図を図5に示す。図5aでは、下部電極1上に非ドープのZrO膜2と、AlドープTiO膜3と上部電極4からなる構造である。また、図5bでは、下部電極1上にAlドープZrO膜5と非ドープTiO膜6と上部電極4からなる構造である。図5cでは、下部電極1上にAlドープZrO膜5とAlドープTiO膜3と上部電極4からなる構造である。なお、本発明により形成されるキャパシタ構造としては、これらの例に限定されず、本発明の効果を損なわない範囲で他の層を有していても良い。例えば、下部電極とZrO膜との間に保護膜として1nm以下の膜厚の非晶質TiO膜を有していても良い。前記したように、薄い膜厚のTiO膜は、アニールしても結晶化せず、また、誘電率も低いが、結晶化するZrO膜によるリーク電流の増大を抑える効果を有する。立体構造キャパシタへの適用例本例では、本発明の方法を用いてアスペクト比20以上の立体構造のキャパシタに適用した半導体装置について図6~8を用いて説明する。初めに、半導体記憶装置となるDRAMの全体構成の概略について図6の断面模式図を用いて説明する。p型シリコン基板101にnウエル102が形成され、その内部に第一のpウエル103が形成されている。また、nウエル102以外の領域に第二のpウエル104が形成され、素子分離領域105で第一のpウエル103と分離されている。第一のpウエル103は複数のメモリセルが配置されるメモリセル領域を、第二のpウエル104は周辺回路領域を各々便宜的に示している。第一のpウエル103には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ106及び107が形成されている。トランジスタ106は、ドレイン108、ソース109とゲート絶縁膜110を介してゲート電極111で構成されている。ゲート電極111は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ107は、ソース109を共通としドレイン112、ゲート絶縁膜110を介してゲート電極111で各々構成されている。トランジスタは第一の層間絶縁膜113で被覆されている。ソース109に接続するように第一の層間絶縁膜113の所定の領域に設けられたコンタクト孔を多結晶シリコン114で充填している。多結晶シリコン114の表面には、金属シリサイド115が設けられている。金属シリサイド115に接続するように窒化タングステン及びタングステンからなるビット線116が設けられている。ビット線116は第二の層間絶縁膜119で被覆されている。トランジスタのドレイン108及び112に接続するように第一の層間絶縁膜113及び第二の層間絶縁膜119の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ120が形成されている。シリコンプラグ120の上部には金属からなる導体プラグ121が設けられている。導体プラグ121に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜122a、第四の層間絶縁膜122bが第二の層間絶縁膜119上に積層して設けられる。第四の層間絶縁膜122bを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極123を形成した後、メモリセル領域の第四の層間絶縁膜122bは除去されている。誘電体膜124が下部電極123の内壁及び第四の層間絶縁膜122bを除去して露出した外壁を覆うように設けられ、さらに上部電極125がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極123の上端部側面の一部には、支持膜122cが設けられている。支持膜122cは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜122cの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜124及び上部電極125が設けられている。図6にはCp1とCp2の二つのキャパシタが示されている。下部電極123には段差被覆性に優れたCVD法で形成する窒化チタンTiNを用いる。キャパシタは、第五の層間絶縁膜126で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜124及び上部電極125の詳細な構成については後述する製造工程で説明する。一方、第二のpウエル104には周辺回路を構成するトランジスタがソース109、ドレイン112、ゲート絶縁膜110、ゲート電極111からなって設けられている。ドレイン112に接続するように、第一の層間絶縁膜113の所定の領域に設けられたコンタクト孔を金属シリサイド116及びタングステン117で充填している。タングステン117に接続するように、窒化タングステン及びタングステンからなる第一の配線層118が設けられている。該第一の配線層118の一部は、第二の層間絶縁膜119、第三の層間絶縁膜122a、第四の層間絶縁膜122b及び第五の層間絶縁膜126を貫通して設けられる金属ビアプラグ127を介してアルミニウム又は銅からなる第二の配線層130に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極125は、一部の領域で周辺回路領域に引き出し配線128として引き出され、第五の層間絶縁膜1226の所定の領域に形成された金属プラグ129を介して、アルミニウム又は銅からなる第二の配線層130に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMを構成している。図7は、図6の断面模式図において、X-Xで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図7のY-Yで示した線分領域は、図6のX-X線分領域に相当している。個々の下部電極123の外側の全領域を覆う支持膜122cには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口131が設けられている。個々の下部電極123は、その外周の一部がいずれかの開口131に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦/横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦/横比アスペクト比が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図7ではキャパシタCp1とCp2が対向する間の領域を中心にして6つの下部電極に跨るように開口131が設けられている例を示している。したがって、図6においても、図7に対応してキャパシタCp1の上部、Cp2の上部、及びCp1とCp2の間の上部には支持膜が設けられていない構成となっている。このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。以下、上記半導体記憶装置となるDRAMの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図8に、図6に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板101上のトランジスタや第一の層間絶縁膜等は省略している。まず、図8-1に示すように、単結晶シリコンからなる半導体基板101上に第二の層間絶縁膜119を形成した工程a。その後、所定の位置にコンタクトホールを開口後、バリヤメタル121a及びメタル121bを全面に形成した。次に、CMP法を用いて第二の層間絶縁膜上に形成されているバリヤメタル121a及びメタル121bを除去して、導体プラグ121を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜122a、酸化シリコン膜からなる第四の層間絶縁膜122b及び窒化シリコン膜からなる支持膜122cを全面に積層形成した。次に、工程bに示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜122c、第四の層間絶縁膜122b及び第三の層間絶縁膜122aにシリンダホール132を形成した。シリンダホールは平面視で直径60nmの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も60nmとなるように形成した。これによりシリンダホール底面には導体プラグ121の上面が露出する。次に、工程cに示すように、シリンダホール132の内面を含む全面に、キャパシタの下部電極材料となるTiN膜123aを形成した。TiN膜は、TiCl4とNH3をソースとするCVD法により、形成温度380~650°Cの範囲で形成することができる。本実施例では450°Cで形成した。膜厚は10nmとした。なお、TiN膜は、上記ソースを用いてALD法により形成することもできる。TiN膜123aを形成することにより、新たなシリンダホール132aが形成される。TiNの膜厚はホールの側壁部で実際の膜厚が5nm~15nmになるようにして用いられる。次に、工程dに示すように、シリンダホール132aを埋設するように、シリコン酸化膜などの保護膜134を全面に形成した。その後、CMP法により支持膜122cの上面に形成されている保護膜134及びTiN膜123aを除去して下部電極123を形成した。次に、図8-2に示すように、支持膜122cに開口131を形成した工程e。図7の平面図に示したように、開口131のパターンは、下部電極の内側に残存している保護膜134の一部と、下部電極123の一部と、第四の層間絶縁膜122bの一部とに跨るように形成する。したがって、開口131を形成するドライエッチングでは、第四の層間絶縁膜122b上に形成されている支持膜122cの他、保護膜134及び下部電極123も上端の一部が除去される。次に、工程fに示すように、開口131内に露出した第四の層間絶縁膜122bを除去した。例えば、フッ化水素酸溶液HF液を用いてエッチングすると、支持膜122cは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜122b及び保護膜134は全て除去される。溶液エッチングなので開口131の直下のみならず、支持膜122cの下に位置する酸化シリコン膜も除去される。これにより、下部電極123と下部電極123を支持する支持膜122cが中空状態で残存し、下部電極123表面が露出している。このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜122aはエッチングストッパーとして機能し、第二の層間絶縁膜119がエッチングされるのを防止している。次に、工程gに示すように、誘電体膜124を形成した。誘電体膜124は、合計膜厚8nm、下部電極側から、1~4nmのZrO膜、4~7nmのAlドープTiO膜とした。ALD法で形成する膜は段差被覆性に優れているので、誘電体膜124は中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、誘電体膜124としては、この例に限定されず、AlドープZrO膜を下部電極上に形成したもの、あるいはAlドープZrO膜とAlドープTiO膜の積層でも良い。次に、工程hに示すように、第1の上部電極125aとなるRuO2膜を形成した。膜厚は10nmとした。次に、図8-3に示すように、第2の上部電極125bとなるボロンドープシリコンゲルマニウム膜B-SiGe膜を形成した工程i。工程hの第1の上部電極125aを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレート電極125cとなるタングステンをPVD法で形成すると、PVD法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、B-SiGe膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。B-SiGe膜は、ゲルマンGeH4とモノシランSiH4と三塩化ホウ素BCl3をソースとするCVD法により形成することができる。この方法により形成するB-SiGe膜は段差被覆性に優れており、中空空間を埋設することができる。第2の上部電極125bとなるB-SiGe膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第3の上部電極125cとなるタングステン膜W膜を形成した。W膜は、温度が25~300°CのPVD法で形成することができる。第1の上部電極125aから第3の上部電極125cまでを併せて、図6の上部電極125という。以下、図6に示したように、第五の層間絶縁膜126の形成工程及びその後の工程を実施してDRAMからなる半導体装置を製造する。なお、本実施例で説明したDRAMは、超高密度の最先端DRAMを形成する場合の構成とその製造方法であって、立体構造であっても構造補強が不要な場合には、上記のB-SiGeの形成工程は不要となる。ルチル構造のTiO膜の場合、誘電率を60~80程度まで向上できることから、EOTはアナターゼ構造のTiO膜の場合より小さくすることができる。この結果、F30nm以降のDRAMへの適用が可能となる。"