第1の層に形成され、情報を記憶し、当該情報を外部に読み出す第1のトランジスタを含むメモリセルと、前記第1の層を積層する基本層である基板に形成され、第1のノードに供給された前記情報を増幅する第2のトランジスタを含む第1の回路と、前記第1のトランジスタの一端に直接に接続されて積層方向に延びる配線構造を含み、前記情報を前記第1の回路へ伝送する第1のビット線と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする半導体装置。前記第1のトランジスタ及び前記第2のトランジスタのチャネルは、互いに異なる材料で構成される、ことを特徴とする請求項1に記載の半導体装置。前記第1のトランジスタのチャネルのコンダクタンスは、前記第2のトランジスタのチャネルのコンダクタンスよりも低い、ことを特徴とする請求項1または2に記載の半導体装置。前記第1のトランジスタのチャネルの単位断面積当たりの抵抗値は、前記第2のトランジスタのチャネルの単位断面積当たりの抵抗値よりも高い、ことを特徴とする請求項1または2に記載の半導体装置。前記第1のトランジスタのチャネルは、前記第1の層に平面状に形成される、ことを特徴とする請求項1に記載の半導体装置。前記第2のトランジスタのチャネルは、前記基板に平面状に形成される、ことを特徴とする請求項5に記載の半導体装置。前記第2のトランジスタのチャネルは、前記基板に縦型に形成される、ことを特徴とする請求項5に記載の半導体装置。前記第1の層に形成される複数の前記メモリセルと、前記複数のメモリセルが有する複数の前記第1のトランジスタのそれぞれの一端に接続される複数の前記第1のビット線と、前記第1の層と前記基板との間に配置される第2の層と、前記第2の層に形成され、前記複数の第1のビット線のそれぞれの一端を前記第1の回路の第1のノードに選択的に接続する前記第2の層に平面状のチャネルを有する第3のトランジスタを含む複数の選択回路と、を更に備え、前記第3のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする請求項1または2に記載の半導体装置。前記第2のトランジスタ及び前記第3のトランジスタのチャネルは、互いに異なる材料で構成され、前記第3のトランジスタのチャネルのコンダクタンスは、前記第2のトランジスタのチャネルのコンダクタンスよりも低い、ことを特徴とする請求項8に記載の半導体装置。前記第1のビット線は、ローカルビット線であり、前記第1の回路の第2のノードに接続されるグローバルビット線と、前記グローバルビット線を介して伝送される信号を半導体装置の外部へ出力する第2の回路と、を更に備える、ことを特徴とする請求項1または2に記載の半導体装置。前記グローバルビット線は前記第1の層の更なる上部の第3の層に形成され、ビアを介して前記第1の回路と電気的に接続される、ことを特徴とする請求項10に記載の半導体装置。前記第1のトランジスタは薄膜トランジスタTFTであり、前記第2のトランジスタは薄膜トランジスタ以外の電界効果トランジスタFETである、ことを特徴とする請求項1に記載の半導体装置。前記メモリセルは揮発性である、ことを特徴とする請求項1または2に記載の半導体装置。前記メモリセルは、前記情報を電荷として記憶するキャパシタを含む、ことを特徴とする請求項13に記載の半導体装置。前記メモリセルは不揮発性である、ことを特徴とする請求項1または2に記載の半導体装置。前記メモリセルは、前記情報を抵抗値の大小に応じて記憶する可変抵抗素子を含む、ことを特徴とする請求項1または2に記載の半導体装置。前記メモリセルは、前記第1のトランジスタ自身が前記情報を記憶する、ことを特徴とする請求項1または2に記載の半導体装置。上記従来の技術をメモリに適用する場合、高速動作を保証することは困難である。すなわち、上記非特許文献1~6に開示された構成は、単結晶チャネルと比べてキャリアの移動度が小さいポリシリコンをトランジスタのチャネルに用いるためコンダクタンスが小さく、トランジスタのオン電流導通電流が少ないので高速動作に支障を来す。また、上記非特許文献7~9に開示された技術は、半導体メモリを製造する際、単結晶シリコンウエハに酸化膜を形成し水素をイオン注入したものを薄膜化し、それを積層するための工程が必要となるため、製造コストの上昇を招く。本発明の半導体装置の第1の側面によれば、第1の層に形成され、情報を記憶し、当該情報を外部に読み出す第1のトランジスタを含むメモリセルと、前記第1の層を積層する基本層である基板に形成され、第1のノードに供給された前記情報を増幅する第2のトランジスタを含む第1の回路と、前記第1のトランジスタの一端に直接に接続されて積層方向に延びる配線構造を含み、前記情報を前記第1の回路へ伝送する第1のビット線と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする。本発明の半導体装置の第2の側面によれば、互いに積層するNNは2以上の整数層にそれぞれ形成され、情報を記憶し、当該情報を外部と通信する第1のトランジスタをそれぞれ含むN個のメモリセルと、前記積層するN層を貫いて積層方向に延びる配線構造を含み、N個の前記第1のトランジスタの一端がそれぞれ対応する前記配線構造の箇所に直接に接続し、前記N個のメモリセルのそれぞれの情報を伝送する第1のビット線と、前記N層を積層する基本層である基板に形成され、前記第1のビット線を介して伝送される信号を増幅する第2のトランジスタを含む第1の回路と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする。本発明のコンピュータシステムによれば、半導体装置と、複数のプロセッサコアと、バスを介して前記メモリセルアレイに対するアクセスを制御する制御ブロックとを含むマルチコアプロセッサと、を備えたコンピュータシステムであって、前記半導体装置は、第1の層に形成され、情報を記憶し、当該情報を外部に読み出す第1のトランジスタを含むメモリセルと、前記第1の層を積層する基本層である基板に形成され、第1のノードに供給された前記情報を増幅する第2のトランジスタを含む第1の回路と、前記第1のトランジスタの一端に直接に接続されて積層方向に延びる配線構造を含み、前記情報を前記第1の回路へ伝送する第1のビット線と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする。以上述べたように、本発明の半導体装置によれば、チャネル中のキャリアの移動度が低い第1のトランジスタを含むメモリセルと、積層方向に延びる第1のビット線とを用いて構成したメモリセルアレイにおいて、第1のビット線の長さを短縮して第1のビット線の寄生容量を低減できるため、チャネル中のキャリアの移動度が低い第1のトランジスタにおいても第1のビット線の信号を駆動できる。更に、チャネル中のキャリアの移動度が大きな第2のトランジスタによって、伝送されたビット線の情報を高速に増幅することができる。かかる構造は、複雑な工程を要することなく低い製造コストで形成でき、且つチップ面積の増加を抑制することができる。例えば、第1の層に形成された第1のトランジスタを含むメモリセルの情報は、積層方向に延びる第1のビット線を伝送され、第1の層を積層する基板に形成された第2のトランジスタを含む第1のアンプにより増幅される。このとき、第1のトランジスタのチャネル中のキャリアの移動度は、第2のトランジスタのチャネル中のキャリアの移動度よりも低い特性を有する比較的高いオン抵抗導通抵抗を有していたとしても、第1の層の厚さが薄いので、第1のビット線の寄生容量を低減することができる。そのため、第1のトランジスタの読み出し電流駆動能力が少ない場合であっても、複雑な構造を形成することなく、第1のトランジスタが寄生容量が小さな第1のビット線に信号を伝送させることができる。更に、チャネル中のキャリアの移動度が第1のトランジスタよりも大きな第2のトランジスタを用いた第1のアンプにおける高速な動作が実現できる。まず、本発明の課題を解決する技術思想の代表的な例を示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。本発明の技術思想の一例は、例えば図2に示すように、第1の層L1~L8に形成され、記憶素子と当該記憶素子の読み出し電流経路に挿入される第1のトランジスタとを含むメモリセルMCと、このメモリセルMCの一端に直接に接続されて積層方向Z方向に延びる配線構造を含む第1のビット線LBLと、第1の層L1~L8の下層の基本層である基板SS上に形成される第2のトランジスタを含み第1のビット線LBLを介して伝送される信号を増幅する第1の回路を含む第1のアンプLSAと、を備えて構成され、前記第1のトランジスタのチャネル中のキャリアの移動度が前記第2のトランジスタのチャネル中のキャリアの移動度よりも低くなっている。言い換えれば、前記第2のトランジスタのコンダクタンスが前記第1のトランジスタのコンダクタンスよりも高くなっている。かかる構造により、例えば第1のトランジスタをTFTとすることによって情報の読み出し電流が減少したとしても、積層方向に延びる第1のビット線LBLの長さを短縮して寄生容量を低減することによって、第1のトランジスタの相対的な駆動能力を確保し、更に、前記第1のトランジスタのコンダクタンスよりも大きなコンダクタンスを有する第2のトランジスタにより、伝送されたビット線の情報を高速に読み出しできる。かかる構造により、チップ面積の抑制をも実現するものである。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。図1は、本実施形態の半導体装置の全体構成を示すブロック図であり、例えば、本発明を揮発性のDRAMDynamicRandomAccessMemoryに対して適用する場合の構成例を示している。図1に示す半導体装置は、情報を記憶する複数のメモリセルMCを含むメモリセルアレイ10と、このメモリセルアレイ10に付随するロウ系回路11及びカラム系回路12とを備えている。ロウ系回路11には、複数のワード線WLに対応して設けられる多数の回路群が含まれ、カラム系回路12には、複数のビット線BLに対応して設けられる多数の回路群が含まれる。なお、メモリセルアレイ10は、階層化ビット線構成が好ましく、本実施形態においてはビット線BLが、下位階層のローカルビット線LBL及び上位階層のグローバルビット線GBLに階層化されている。メモリセルMCは、TFTThinFilmTransistor、以下TFTを備えている。TFTは、電界効果トランジスタFieldEffectTransistor、以下FETの一種である。TFTは、基本的にソース端子、ドレイン端子、ゲート端子の三端子素子であり、バックゲート端子は存在しない。TFTは様々な構造が知られているが、本実施例においては、3つの電極を有するトランジスタであればよい。その構造の一例は、ゲート層ゲート電極と、絶縁層をゲート層と挟むようにゲート層と対向するチャネル層と、チャネル層の一端に接続するソース電極と、チャネル層の他端に接続するドレイン電極とにより構成される。外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ13に保持されてロウ系回路11に送られ、カラムアドレスはカラムアドレスバッファ14に保持されてカラム系回路12に送られる。カラム系回路12は、入出力制御回路15によりデータバッファ16とのデータ転送が制御され、外部との間でデータ入出力DQが行われる。コマンドデコーダ17は、外部から入力される制御信号に基づきDRAMに対するコマンドを判別して制御回路18に送出する。制御回路18は、コマンドデコーダ17により判別されるコマンドの種別に応じて半導体装置の各部の動作を制御する。図2は、本実施形態の半導体装置において、メモリセルアレイ10の主要部を模式的に示す図である。図2では、半導体装置の多層の積層構造のうち、メモリセルアレイ10の部分的な構成を各層ごとに示している。図2の下部に示すように、説明の便宜上、X、Y、Zの3方向を矢印で表している。X方向及びY方向は各層の平面内で互いに直交する2方向に一致し、Z方向は各層の積層方向縦方向に一致する。図2に示す積層構造の上部には、X方向に延びる複数のグローバルビット線GBLが配置されている。メモリセルアレイ10は、グローバルビット線GBLの方向に沿って複数のセグメントSGに分割されている。図2では、N個のセグメントのうちのi番目のセグメントSGiの範囲を示すとともに、セグメントSGiに隣接する2つのセグメントSGi-1、SGi1を部分的に示している。また、図2の積層構造においては、8層のTFTセル層L1~L8と、その下層のTFT選択回路層L0がそれぞれ配置されている。これらのTFTセル層L1~L8本発明の第1の層及びTFT選択回路層L0本発明の第2の層には、いずれもTFT本発明の第1のトランジスタを用いた回路が形成されている。更に、TFTセル層L1~L8及びTFT選択回路層L0の下部下層には、単結晶シリコンにMOSFET本発明の第2のトランジスタが形成されたシリコン基板SS本発明の基板が配置されている。シリコン基板SSは、第1及び第2の層を積層する基本層である。更に、TFTセル層L1~L8の上部本発明の第3の層には、グローバルビット線GBLが形成されている。各々のTFTセル層L1~L8には、Y方向に延びる複数のワード線WLと、一方の端子が各ワード線WLに接続される複数のメモリセルMCとが形成されている。1つのセグメントSG内において、各層ではX方向に並ぶJ本のワード線WLが配置され、8層のTFTセル層L1~L8には全部で8J本のワード線WLが存在する。また、積層方向で見たとき、各グローバルビット線GBLと各ワード線WLの各交点の近傍にメモリセルMCが配置される。なお、各々のメモリセルMCは、記憶素子とTFTとを含んで構成されるが、具体的な構成例については後述する。各々のメモリセルMCの他方の端子は、Z方向に延びるローカルビット線LBL本発明の第1のビット線に接続されている。ローカルビット線LBLは、積層方向で見て同じ位置にある8個のメモリセルMCに共有され、その一端がTFT選択回路層L0のスイッチトランジスタST本発明の第3のトランジスタのドレインに接続されている。スイッチトランジスタSTは、ゲートがLBL選択線SLに接続され、ソースがシリコン基板SS内のローカルセンスアンプLSA本発明の第1の回路の一方の入出力ノードNaに接続され、本発明の選択回路として機能する。この場合、8個のメモリセルMCと1個のスイッチトランジスタSTがZ方向に並んで配置されることになる。スイッチトランジスタSTはメモリセルアレイ10に含まれ、そのゲートに接続されるLBL選択線SLの信号がロウ系回路11図1で生成され、X方向に並ぶJ本のローカルビット線LBLのうち、アドレスに対応して選択される1本のローカルビット線LBLをローカルセンスアンプLSAと選択的に接続する。すなわち、図2に示すように、各々のローカルセンスアンプLSAの入出力ノードNaは、X方向に並ぶJ個のスイッチトランジスタSTの各ソースが接続されている。つまり、各々のローカルセンスアンプLSAは、X方向に並ぶJ本のローカルビット線LBLに共有され、全部で8J個のメモリセルMCの信号を選択的に読み出し可能になっている。また、各々のローカルセンスアンプLSAの他方の入出力ノードNbはグローバルビット線GBLに接続されている。すなわち、X方向に延びるグローバルビット線GBLは各セグメントSGのノードNcで分岐し、ノードNcからシリコン基板SSまでZ方向に延び、下端がローカルセンスアンプLSAの入出力ノードNbに接続されている。このような構成により、ローカルセンスアンプLSAは、選択されたローカルビット線LBLの信号を一方の入出力ノードNaを介してセンス増幅し、それを他方の入出力ノードNbを介してグローバルビット線GBLに送出する。なお、ローカルセンスアンプLSAの具体的な回路構成については後述する。ここで、図2のメモリセルアレイ10に含まれるメモリセルMCの具体的な構成例について図3~図5を参照して説明する。本実施形態のメモリセルMCは、1個の記憶素子と少なくとも1個のTFTとを含み、読み出し電流の経路にそのTFTを挿入した構造を有している。まず、図3は、読み出し電流の経路に記憶素子及びTFTを挿入したタイプのメモリセルMCの構成例を示している。すなわち、図3の上部に示すように、固定電位Vfとローカルビット線LBLとの間の読み出し電流経路P1に、記憶素子とTFTを直列に接続し、TFTのゲートをワード線WLに接続したメモリセルMCが構成される。このタイプのメモリセルMCの具体的な例を図31、2に挙げる。図31のメモリセルMCは、記憶素子としてキャパシタC0を用いた1T1C型のDRAMセルである。図32のメモリセルMCは、記憶素子として抵抗値変化型素子R0以下、単に抵抗R0と呼ぶを用いた1T1R型のReRAMセルである。また図4は、TFTのゲートに記憶素子を接続したタイプのメモリセルMCの構成例を示している。すなわち、図4の上部に示すように、固定電位Vfとローカルビット線LBLとの間の読み出し電流経路P2にTFTを挿入し、TFTのゲートとワード線WLの間に記憶素子を接続したメモリセルMCが構成される。このタイプのメモリセルMCの具体的な例を図41~4に挙げる。図41のメモリセルMCは、TFTのゲート絶縁体膜中に電荷トラップを設けたセルである。図42のメモリセルMCは、TFTのチャネル側に電荷を蓄積するフローティングボディ型のセルである。図43のメモリセルMCは、TFTのゲート絶縁体膜を強誘電体膜で構成した1T型FeRAMセルである。図44のメモリセルMCは、TFTのゲートとワード線WLとの問にキャパシタを挿入し、TFTのゲートとローカルビット線LBLの間に別の書き込み経路P2’を設け、ゲートが書き込み用ワード線WWLに接続された第2のTFTを書き込み経路P2’に挿入した2T1C型DRAMメモリセルである。図41~3のメモリセルMCは、情報を記憶する記憶素子記憶部と読み出し電流経路に挿入されるTFTが、一体として第1のトランジスタを構成する。図41~3のメモリセルMCは、NANDストリングスのように構成することができる。例えば、複数のメモリセルMCを直列に接続一方のメモリセルMCのソースを他方のメモリセルMCのドレインに接続し、一端のメモリセルMCのソースを1本のローカルビット線LBLに接続することができる。また図5は、ゲートに記憶素子を接続したTFTとゲートにワード線WLを接続したTFTとを含むタイプのメモリセルMCの構成例を示している。すなわち、図5の上部に示すように、固定電位Vfとローカルビット線LBLとの間の読み出し電流経路P3に2つのTFTを直列に挿入し、TFT左側のゲートに記憶素子を接続し、選択トランジスタとしてのTFT右側のゲートにワード線WLを接続したメモリセルMCが構成される。このタイプのメモリセルMCの具体的な例を図51に挙げる。図51のメモリセルMCは、図44と同じ構成のメモリセルMCからキャパシタを削除し、ゲートがワード線WLに接続された選択トランジスタとしてTFTを読み出し電流経路P3に挿入した3T型DRAMメモリセルである。次に、図2のメモリセルアレイ10の主要部の構成及び動作について図6及び図7を参照して説明する。図6は、図2の積層構造のうち、1本のグローバルビット線GBLと1つのセグメントSGiに対応する部分の回路構成を示している。なお、以下の説明では簡単のため、セグメントSGiの符号iを省略しているが、実際には、1本のグローバルビット線GBLに関し、1≦i≦Nの範囲内のセグメントSG1~SGNに対応するN個分の回路が設けられる。図6には、1本のグローバルビット線GBLにおける1つのセグメントSGに対応して、J本のローカルビット線LBL1~LBLJと、J個のスイッチトランジスタST1~STJと、8J本のワード線WL11~WLJ8と、8J個のメモリセルMCと、1つのローカルセンスアンプLSAが設けられている。なお、スイッチトランジスタST1~STJの各ゲートにはそれぞれLBL選択線SL1~SLJが接続されている。また、1本のグローバルビット線GBLの一端にはグローバルセンスアンプGSA第2の回路とプリチャージ用のpMOSFETQ5が設けられている。なお、グローバルビット線GBLには寄生容量Cgが存在するとともに、各1本のローカルビット線LBLには寄生容量Clが存在する。グローバルビット線GBL及びグローバルセンスアンプGSAは、メモリセルアレイ10に含まれる。図2を用いて説明したように、J本のローカルビット線LBL1~LBLJの各々には8個のメモリセルMCと1個のスイッチトランジスタSTが接続される。そして、メモリセルMCの選択時には、8J個のメモリセルMCに接続される8J本のワード線WLのうちの1本のワード線WLが活性化される。このとき、スイッチトランジスタSTのゲートに印加されるLBL選択線SLが活性化されると、スイッチトランジスタSTがオン導通し、選択されたワード線WLに対応するメモリセルMCに接続されるローカルビット線LBLがローカルセンスアンプLSAの入出力ノードNaに接続される。これにより、選択されたワード線WLに対応するメモリセルMCの情報がローカルビット線LBLに読み出され、スイッチトランジスタSTを経由してローカルセンスアンプLSA第1の回路に入力される。ローカルセンスアンプLSAは、図2のシリコン基板SS上に構成された4個のnMOSFETQ1、Q2、Q3、Q4を含んで構成される。センス用のnMOSFETQ1は、ゲートが入出力ノードNaに接続され、ソースがグランド電位VSSに接続されている。読み出し制御用のnMOSFETQ2は、ゲートに印加される読み出し制御信号REに応じてnMOSFETQ1と入出力ノードNbとの間の接続を制御する。これら1対のnMOSFETQ1、Q2は読み出し回路を構成する。プリチャージ回路としてのnMOSFETQ3は、入出力ノードNaとグランドVSSとの間に接続され、ゲートにプリチャージ信号PCが印加される。プリチャージ信号PCがハイレベルのとき、入出力ノードNaがグランド電位VSSにプリチャージされる。書き込み回路としてのnMOSFETQ4は、ゲートに印加される書き込み制御信号WEに応じて、一方の入出力ノードNaと他方の入出力ノードNbとの間の接続を制御する。図6に示すように、入出力ノードNaには寄生容量Caが存在する。一般に、寄生容量Caの値は、例えば1fF以下と小さい値である。一方、pMOSFETQ5は、グローバルビット線GBLの一端と電源電圧VDDとの間に接続され、ゲートにプリチャージ信号/PCが印加される。プリチャージ信号/PCがローレベルのときに、グローバルビット線GBLが電源電圧VDDにプリチャージされる。また、グローバルセンスアンプGSAは、グローバルビット線GBLの電位をセンスしてラッチする回路である。メモリセルMCの読み出し動作時は、ローカルセンスアンプLSAからの信号がノードNb、Ncを経由して、グローバルセンスアンプGSAに伝送される。メモリセルMCへの書き込み動作時は、グローバルセンスアンプGSAでラッチされたデータが、ノードNc、Nbを経由して、ローカルセンスアンプLSA第1の回路に伝送される。グローバルセンスアンプGSAを、データバッファ16図1の一部としてもよい。図7は、本実施形態のメモリセルアレイ10に対する読み出し動作時の動作波形図である。図7の左側にはメモリセルMCに記憶されるハイレベルのデータを読み出す場合の動作波形を示し、図7の右側にはメモリセルMCに記憶されるローレベルのデータを読み出す場合の動作波形を示している。ここでは、図2に示す各メモリセルMCに供給される固定電位Vfを電源電圧VDDに設定する場合Vf=VDDを前提とする。かかる前提の下では、メモリセルMCにハイレベルのデータが記憶される場合、図31のメモリセルMCではキャパシタC0に電源電圧VDDが書き込まれており、図32のメモリセルMCでは、抵抗R0の抵抗値が低抵抗の状態にある。また、図3及び図4の各メモリセルMCについては、読み出し電流経路P1、P2に挿入されたTFTのコンダクタンスが高い閾値電圧Vtが低い、又はオン抵抗が低い状態にある。一方、メモリセルMCにローレベルのデータが記憶される場合、図31のメモリセルMCでは、キャパシタにグランド電位VSSが書き込まれており、図32のメモリセルMCでは、抵抗R0の抵抗値が高抵抗の状態にある。また、図4及び図5の各メモリセルMCについては、読み出し電流経路P1、P2に挿入されたTFTのコンダクタンスが低い閾値電圧Vtが高い、又はオン抵抗が高い状態にある。図7の左側に示すハイレベルの読み出し動作時には、プリチャージ解除期間P1に至る前の時点では、グローバルビット線GBLが電源電圧VDDにプリチャージされ、各ローカルビット線LBL及びローカルセンスアンプLSAのノードNaがそれぞれグランド電位VSSにプリチャージされている。そして、プリチャージ解除期間P1になると、プリチャージ信号/PCがグランド電位VSSから電源電圧VDDに制御され、グローバルビット線GBLが電源電圧VDDにプリチャージされた状態でフローティングになる。同時に、プリチャージ信号PCが電源電圧VDDからグランド電位VSSに制御され、各ローカルビット線LBL及びローカルセンスアンプLSAのノードNaがそれぞれグランド電位VSSにプリチャージされた状態でフローティングになる。また、プリチャージ解除期間P1に至るまでは、LBL選択線SLの電位がいずれも昇圧電圧VPPに保たれ、スイッチトランジスタSTがいずれもオンの状態にある。そして、プリチャージ解除期間P1になると、非選択のローカルビット線LBLに対応するLBS選択線SLが昇圧電圧VPPからグランド電位VSSに制御され、対応するスイッチトランジスタSTがオフ非導通になる。続いて、セル選択期間P2になると、選択されたメモリセルMCに対応するワード線WLが駆動され、その電位がグランド電位VSSから昇圧電圧VPPに上昇する。その結果、ローカルビット線LBLの電位が急速に上昇し始め、グランド電位VSSから電源電圧VDDまで遷移する。ここで、ローカルビット線LBLの電位が遷移する速度は、ローカルビット線LBLの寄生容量ClとローカルセンスアンプLSAのノードNaの寄生容量Caとの和に依存する。両方の寄生容量Cl、Caを足した値は、例えば1fF程度の小さい値であるが、メモリセルMCのハイレベルのデータの読み出し電流が100nA程度であることを考慮すると、ローカルビット線LBLの電位が1V遷移するのに必要な時間は10ns程度になり、高速の読み出し動作が可能となる。センス期間P3において、読み出し制御信号REがグランド電位VSSから電源電圧VDDに制御され、その状態が所定期間だけ保持される。ここで、図7には、nMOSFETQ1の閾値電圧の分布範囲Ra図中ハッチング部を示している。そして、読み出し制御信号REが電源電圧VDDを保つ上記所定期間において、ローカルビット線LBLの電位が分布範囲Raの上限より高い値になると、nMOSFETQ1がオンする。これにより、グローバルビット線GBLの寄生容量Cgに蓄積されている電荷がnMOSFETQ2、Q1を介して引き抜かれるので、グローバルビット線GBLの電位が低下し始め、電源電圧VDDからグランド電位VSSまで遷移する。その後、グローバルビット線GBLの電位がグローバルセンスアンプGSAでラッチされ、ハイレベルの読み出し動作が完了する。なお、図31のメモリセルMCを前提にすると、ローカルビット線LBLの電位は、キャパシタC0の蓄積電荷が上述の容量値ClCaとチャージシェアした結果によって定まる。この場合、上述した通り容量値ClCaは1fF程度と小さいため、ローカルビット線LBLの電位は、図7に破線Laで示したように、nMOSFETQ1の閾値電圧の分布範囲Raの上限を超えることが可能となる。次に図7の右側に示すローレベルの読み出し動作時には、プリチャージ解除期間P1に至る前の動作とプリチャージ解除期間P1における動作については、ハイレベルの読み出し動作と同様であるため、説明を省略する。続いて、セル選択期間P2になると、選択されたメモリセルMCに対応するワード線WLが駆動され、その電位がグランド電位VSSから昇圧電圧VPPに上昇する。その結果、ローカルビット線LBLの電位は緩やかに上昇し始め、グランド電位VSSから電源電圧VDDに向かって遷移する。ここで、上述したように寄生容量Cl、Caの和が例えば1fF程度と小さい値であるが、ハイレベルのデータの読み出し電流に比べるとローレベルのデータの読み出し電流が、例えば1nA程度と小さな値になることを考慮すると、ローカルビット線LBLの電位が1V遷移するのに必要な時間は1μs程度となり、ハイレベルの読み出し動作時の約100倍の時間を要することがわかる。センス期間P3において、読み出し制御信号REの変化とnMOSFETQ1の閾値電圧の分布範囲Raの意味については、ハイレベルの読み出し動作の場合と同様である。このとき、読み出し制御信号REが電源電圧VDDを保つ上記所定期間において、上述したようにローカルビット線LBLが低い電位にとどまり、分布範囲Raの下限を超えることはない。そのため、nMOSFETQ1がオフ状態を保ち、グローバルビット線GBLの寄生容量Cgの電荷は引き抜かれないので、グローバルビット線GBLの電位が電源電圧VDDを維持する。その後、グローバルビット線GBLの電位がグローバルセンスアンプGSAでラッチされ、ローレベルの読み出し動作が完了する。なお、図31のメモリセルMCを前提にすると、既に述べたようにローカルビット線LBLの電位は、キャパシタC0の蓄積電荷が上述の容量値ClCaとチャージシェアした結果によって定まる。この場合、上述した通り容量値ClCaが1fF程度と小さいとしても、キャパシタC0の蓄積電荷量がほぼゼロであるため、ローカルビット線LBLの電位は、図7に示すように、nMOSFETQ1の閾値電圧の分布範囲Raの下限を超えることはない。以上述べたように、本実施形態の構成を採用することにより、TFTセル層L1~L8の各メモリセルMCの読み出し電流経路にTFTを用いるために読み出し電流が抑制される状況であっても、積層方向に延びる配線構造を含むローカルビット線LBLの長さを短縮して、その寄生容量Clを十分に小さくできる。この場合、後述するように平面構造を有するTFTが形成されるTFTセル層L1~L8の厚さを十分に薄くできるので、その分だけローカルビット線LBLの長さの短縮に寄与する。これにより、ローカルビット線LBLの信号を、TFT以外のMOSFETにより構成されるローカルセンスアンプLSAに伝送したとき、高速動作を実現することができる。次に、図6及び図7を用いて説明したメモリセルアレイ10の変形例について説明する。図8は、本実施形態のメモリセルアレイ10の変形例に関し、図6と同様の部分の回路構成を示している。図8の回路構成のうち、図6と異なるのは、J本のローカルビット線LBLに対し、それぞれプリチャージ回路を付加した点である。すなわち、ローカルビット線LBL1~LBLJの一端にそれぞれ形成されたプリチャージトランジスタPT1~PTJは、各ゲートにプリチャージ信号PCが印加され、各ドレインが対応するローカルビット線LBLに接続され、各ソースがグランド電位VSSに接続されている。よって、プリチャージ信号PCがハイレベルのとき、各ローカルビット線LBLがグランド電位VSSにプリチャージされる。これらのプリチャージトランジスタPTは、例えば、図2のTFT選択回路層L0に追加して形成してもよいし、別途設けたTFT層に形成してもよい。図9は、本変形例に係るメモリセルアレイ10に対する読み出し動作時の動作波形図である。図9の動作波形は、図7に対応するものであり、その多くの動作波形は図7の場合と同様であるため、以下では異なる点について主に説明する。まず、図9の左側に示すハイレベルの読み出し動作時には、プリチャージ解除期間P1に至る前からプリチャージ解除期間P1にかけて、図7とは異なり、ローカルビット線LBLの選択の有無を問わず、全てのLBL選択線SLがグランド電位VSSに保たれており、各スイッチトランジスタSTはオフ状態になっている。一方、プリチャージ解除期間P1に至る前には、プリチャージ信号PCが電源電圧VDDに保たれるので、それぞれのローカルビット線LBLは各プリチャージトランジスタPTによりグランド電位VDDにプリチャージされている。なお、プリチャージ解除期間P1に至る前からプリチャージ解除期間P1にかけて、その他の動作については図7の場合と同様である。続いて、セル選択期間P2になると、選択されたローカルビット線LBLに対応するLBL選択線SLがグランド電位VSSから昇圧電圧VPPに制御される。セル選択期間P2から後続のセンス期間P3にかけて、それ以外の動作については図7のハイレベルの読み出し動作と同様である。よって、図9の左側に示すように、ローカルビット線LBLの電位が急速に上昇し始めるが、このときの動作波形は図7と同様に遷移する。次に図9の右側に示すローレベルの読み出し動作時には、プリチャージ解除期間P1に至る前の動作とプリチャージ解除期間P1における動作については、ハイレベルの読み出し動作と同様であるため、説明を省略する。続いて、セル選択期間P2になると、選択されたローカルビット線LBLに対応するLBL選択線SLがグランド電位VSSから昇圧電圧VPPに制御される。セル選択期間P2から後続のセンス期間P3にかけて、それ以外の動作については図7のローレベルの読み出し動作と同様である。よって、図9の右側に示すように、ローカルビット線LBLの電位が緩やかに上昇し始めるが、このときの動作波形は図7と同様に遷移する。以上述べたように、本変形例に係るメモリセルアレイ10においては、図8に示すように、それぞれのローカルビット線LBLにプリチャージ回路を個別に設けるようにしたので、プリチャージ解除期間P1に先立つプリチャージ期間に、全てのLBL選択線SLを非活性状態グランド電位VSSに制御することができる。そして、プリチャージ解除期間P1には、全てのローカルビット線LBLに対応するプリチャージ信号PCを非活性状態にする必要があるのに対し、セル選択期間P2には、選択されたローカルビット線LBLに対応する1つのLBL選択線SLのみを昇圧電圧VPPに制御すればよい。そのため、図6及び図7の場合は動作時に昇圧電圧VPPの信号振幅で制御させるのに対し、本変形例の場合は、より小さい電源電圧VDDの信号振幅で制御させればよく、その分だけ消費電流を削減する効果がある。なお、図8においては、ローカルビット線LBLのプリチャージ回路プリチャージトランジスタPTに共通のプリチャージ信号PCを供給する場合を示しているが、ローカルビット線LBL毎に、各プリチャージ回路にプリチャージ信号PCを個別に供給し、選択されたローカルビット線LBLに対応するプリチャージ回路のプリチャージ信号PCのみを電源電圧VDDからグランド電位VSSに変化させるようにしてもよい。これにより、消費電流をより一層削減する効果がある。次に、図10は、図2のメモリセルアレイ10の主要部の断面構造の一例を示している。半導体装置の積層構造における最下層のシリコン基板SSには、P型のウエル30と素子分離領域31と、n不純物を含むn領域であるソースドレイン領域32が形成されている。図10の例では、シリコン基板SS内の2つのMOSFETQ1、Q2の形成範囲が示されている。そして、MOSFETQ1、Q2に対応するソースドレイン領域32を跨いでゲート酸化膜33が形成され、その上部にゲート電極34が形成される。ゲート電極34の上部には層間絶緑膜不図示を挟んでタングステン配線層35が形成されている。タングステン配線層35は、コンタクト40を介してゲート電極34及びソースドレイン領域32の各n領域と電気的に接続されている。タングステン配線層35の上部には、層間絶緑膜を挟んでTFT選択回路層L0が形成されている。図10の例では、TFT選択回路層L0にスイッチトランジスタSTとしてのTFTの形成範囲が示されている。TFT選択回路層L0のTFTのソースドレイン領域36とタングステン配線層35との間は、コンタクト41を介して電気的に接続されている。TFT選択回路層L0の上部には、層間絶緑膜をそれぞれ挟んでTFTセル層L1~L8がこの順に積層されている。図10の例では、TFTセル層L1~L8の各々に、ローカルビット線LBLに接続されるメモリセルMC内の1個のTFTの形成範囲が示されている。TFTセル層L1~L8の各TFTのソースドレイン領域37は、TFT選択回路層L0のソースドレイン領域36と積層方向で対向する位置に配置されている。また、TFT選択回路層L0のソースドレイン領域36の上部にはLBL選択線SLゲート電極が形成され、TFTセル層L1~L8の各ソースドレイン領域37の上部にはそれぞれワード線WLゲート電極が形成されている。図10の右側に示すように、8層のTFTセル層L1~L8の各ソースドレイン領域37を貫通する8層貫通コンタクト42が形成され、8層貫通コンタクト42の下端がTFT選択回路層L0のソースドレイン領域36まで達している。この8層貫通コンタクト42は、図2のローカルビット線LBLとして機能する。図10の構造を有する8層貫通コンタクト42は、1回のホトリソグラフィ/エッチング工程でコンタクトホールを形成し、1回のCVD工程でコンタクトホールに導電材料を埋設することによって形成することができる。この場合の導電材料としては、例えば、ポリシリコン、タングステンW、チタンTi、窒化チタンTiN、及びそれらの積層膜などを用いることができる。8層のTFTセル層L1~L8の上部には、層間絶縁膜を介してグローバルビット線GBLの配線層第3の層が形成されている。グローバルビット線GBLの各配線の材料としては、例えば、タングステンW、銅Cu、アルミニウムAlなどを用いることができる。また、グローバルビット線GBLの各配線とタングステン配線層35との間は、ビア43を介して電気的に接続されている。ビア43の材料としては、例えば、タングステンWを用いることができる。図11は、TFTセル層L1~L8及びTFT選択回路層L0に形成されるTFTの構造例を示している。図11に示すTFTは、SiO2膜50の上部に成膜された多結晶シリコン膜51にソースS及びドレインDの構造が形成され、ソースS及びドレインDに挟まれたチャネルの上部にゲート絶縁膜52を介してゲート電極53が形成される。ソースS及びドレインDには、例えば、リンやボロンなどの不純物が高濃度にイオン注入されている。ゲート電極53の上部には層間絶縁膜54が形成され、層間絶縁膜54に開口した2箇所のコンタクトホールの部分にソースドレインメタル55が形成されている。図11に示すように、ソースSと一方のソースドレインメタル55Sが電気的に接続されるとともに、ドレインDと他方のソースドレインメタル55Dが電気的に接続される。なお図10の例では、図11におけるソースドレインの一方に対するコンタクトが、8層のTFTセル層L1~L8の各ソースドレイン領域37を貫通する8層貫通コンタクト42として形成される。図11に示すTFTは、平面状の多結晶シリコン膜51にチャネルが形成されるので、TFTセル層L1~L8及びTFT選択回路層L0の各層の厚みを小さくすることができ、これらを積層した部分の全体の高さを低くすることができる。よって、積層方向に延びるローカルビット線LBLの線長を短縮でき、その寄生容量及び寄生抵抗を削減可能となる。同様に、グローバルビット線GBLから下方に延びるビア43の深さを小さくでき、ビア43の形成工程を簡素化して歩留まりと信頼性が向上するとともに、ビア43の直径を小さくして微細化が可能となる。ここで、TFTセル層L1~L8及びTFT選択回路層L0において、多結晶シリコンからなるTFT第1のトランジスタは、例えば、30~300cm2/Vs程度のキャリア移動度電子移動度を有する。なお、多結晶シリコンの代わりに酸化物を用いたTFTは、例えば、5~10cm2/Vs程度のキャリア移動度を有する。これに対し、シリコン基板SSに形成される単結晶シリコンからなるMOSFET第2のトランジスタは、1000cm2/Vs程度のキャリア移動度電子移動度を有し、TFTに比べて大きな値となっている。よって、単結晶シリコンからなるMOSFETに比較すると、チャネルの単位断面積当たりの抵抗については、TFTの方が大きな値になり、オン抵抗についても同様にTFTの方が大きな値になる。なお、シリコン基板SSに形成されるMOSFET第2のトランジスタに関しては、平面構造を採用してもよいが、縦型構造を採用してもよい。縦型構造のMOSFETとしては、例えば、FinFETやSGTを挙げることができる。平面構造のMOSFETはシリコン基板SSを薄くする上では有利であるが、縦型構造のMOSFETを採用すると、同じレイアウト面積当たりの電流駆動能力が向上するため、回路動作の高速化が可能となる。あるいは、縦型構造のMOSFETを採用するとシリコン基板SS内のローカルセンスアンプLSAの面積を削減でき、それにより回路内の寄生容量及び寄生抵抗が削減され高速動作を実現できる。さらには、プレーナトランジスタと比べ高性能のトランジスタを用いた論理回路との混載も可能となる。また、シリコン基板SSに形成されるMOSFET第2のトランジスタは、基本層であるシリコン基板SS等の基板に形成する場合には限られず、基板の上層に位置する所定の層に形成してもよい。図10に示すメモリセルアレイ10の断面構造には多様な例がある。以下、図12~17を参照して、メモリセルMCの構造に応じて、メモリセルアレイ10の断面構造が図10とは異なる具体例について説明する。図12は、本実施形態のメモリセルアレイ10の第1の構造例を示している。第1の構造例では、各TFTセル層L1~L8のメモリセルMCが、例えば図31に示す1T1C型のメモリセルMCである場合に適用される。図12Aには、第1の構造例において、図10の断面構造のうちのタングステン配線層35、TFT選択回路層L0及びTFTセル層L1~L8を含む部分に対応する断面構造を示している。ここで、破線で囲まれた範囲A1の部分が1個の1T1C型メモリセルに対応する。第1の構造例では、図10の断面構造の構成要素に加えて、TFT選択回路層L0及びTFTセル層L1~L8を積層方向に貫く4つのキャパシタ構造が設けられている。図12Bには、図12Aの断面構造のうちのキャパシタ構造を含む部分の平面図を示している。具体的には、図31のキャパシタC0に対応して、4本の円柱状の共通電極材料60と、それぞれの共通電極材料60の周囲を取り囲む高誘電率絶縁膜61が形成される。共通電極材料60の材料としては、例えばタングステンWや窒化チタンTiNを用いることができる。高誘電率絶縁膜61の材料としては、例えばTiOやSTOを用いることができる。共通電極材料60の下端は、タングステン配線層35における固定電位Vf図3の配線と電気的に接続されている。また、各TFTセル層L1~L8には、メモリセルMCのストレージノードNSTFTのソースドレイン領域が形成されている。図12Bの平面図からわかるように、共通電極材料60とストレージノードNSとを高誘電率絶縁膜61を挟んで対向配置することで所定の容量値が確保される。図13は、図12の断面構造の等価回路を示しており、図12の各層における範囲A1と図13の範囲A1が互いに対応している。任意の範囲A1において、メモリセルMC内のキャパシタC0を構成する4つのキャパシタ部分が並列に接続され、それぞれの一端が共通電極材料60に接続され、それぞれの他端が各層のストレージノードNSに接続されている。なお、第1の構造例では、4つのキャパシタ部分に対応する4つの共通電極材料60及び高誘電率絶縁膜61が形成されるが、キャパシタC0の容量値に応じて共通電極材料60の個数を適宜に定めることができる。以上のように、メモリセルアレイ10の第1の構造例を適用することにより、複数のTFTセル層L1~L8に構成される複数のキャパシタC0を一括して形成できるため、製造工程を短縮してコストの低減が可能となる。次に図14は、本実施形態のメモリセルアレイ10の第2の構造例を示している。第2の構造例では、各TFTセル層L1~L8のメモリセルMCが、例えば図32に示す1T1R型のメモリセルMCである場合に適用される。図14Aは、第2の構造例において、図12Aと同様の部分に対応する断面構造を示している。ここで、破線で囲まれた範囲A2の部分が1個の1T1R型メモリセルに対応する。第2の構造例では、図10の断面構造の構成要素に加えて、TFT選択回路層L0及びTFTセル層L1~L8を積層方向に貫き、図32の抵抗R0可変抵抗素子に対応する構造が設けられている。図14Bには、図14Aの断面構造のうちの抵抗R0に対応する構造を含む部分の平面図を示している。具体的には、図32の抵抗R0に対応して、円柱状の共通電極材料71と共通電極材料71の周囲を取り囲む抵抗値変化層70と、抵抗値変化層70内の導電性フィラメント72が形成される。共通電極材料71の材料としては、例えばタングステンWや窒化チタンTiNを用いることができる。抵抗値変化層70の材料としては、例えば遷移金属の酸化物を用いることができ、導電性フィラメント72は抵抗値変化層70のうちの可変抵抗経路として機能する。共通電極材料71の下端は、図12Aと同様、タングステン配線層35における固定電位Vfの配線と電気的に接続されている。図15は、図14の断面構造の等価回路を示しており、図14の各層における範囲A2と図15の範囲A2が互いに対応している。任意の範囲A2において、メモリセルMC内の抵抗R0を構成する導電性フィラメント72は、一端が共通電極材料71に接続され、他端が各層のストレージノードNSに接続されている。以上のように、メモリセルアレイ10の第2の構造例を適用することにより、複数のTFTセル層L1~L8に構成される複数の抵抗R0を一括して形成できるため、製造工程を短縮してコストの低減が可能となる。次に図16は、本実施形態のメモリセルアレイ10の第3の構造例を示している。第3の構造例は、第2の構造例を変形したものである。図16は、第3の構造例において図14Aと同様の部分に対応する断面構造を示している。ここで、破線で囲まれた範囲A3の部分が2個の1T1R型メモリセルに対応する。第3の構造例のうち、図14の第2の構造例と異なるのは、TFTセル層L1~L8の各層において1つの抵抗値変化層70がその両側の2つのメモリセルMCの各抵抗R0可変抵抗素子として機能する点である。よって、図16の各層のストレージノードNSの中央に共通電極材料71が形成され、その両側に8層貫通コンタクト42やワード線WLゲート電極等の構成要素が対称的に配置されている。図17は、図16の断面構造の等価回路を示している。図16の各層における範囲A3と図13の範囲A3が互いに対応している。図17に示すように、第3の構造例の等価回路は、第2の構造例の等価回路図15を共通電極材料71の両側に対称配置したものである。よって、図17の範囲A3内の両側に形成される2つのメモリセルMCに関し、共通電極材料71に接続する抵抗値変化層70に形成される2つの導電性フィラメント72がそれぞれ異なるメモリセルMCの各抵抗R0として機能する。メモリセルMCの第3の構造例は、第2の構造例と同様の効果を得ることができる。図18は、第3の構造例におけるTFTセル層L1~L8の任意の層の平面図を示しており、複数のストレージノードNSを中央で分断するように直方体平面視では長方形の共通電極材料71及び抵抗値変化層70が形成されている。それぞれのストレージノードNSの両側の領域に対応して、複数の8層貫通コンタクト73及び複数のワード線WLが対称的に配置されている。メモリセルアレイ10の第3の構造例により、第2の構造例と同様の効果に加えて、セル面積の削減に適した構造を実現できる。[コンピュータシステム]次に、本実施形態の半導体装置を含むコンピュータシステムについて、図19を参照して説明する。図19は、本実施形態の半導体装置としてのメモリLSI100を含むコンピュータシステムの構成例を示すブロック図である。図19に示すコンピュータシステムは、コア1~4と表記される4個のプロセッサコア201と、インターフェース部202と、外部記憶装置制御ブロック203と、オンチップメモリ204とを含むマルチコアプロセッサ200が1つのチップ上に構成され、それとは別チップ上に本実施形態のメモリLSI100が構成される。図19のマルチコアプロセッサ200においては、外部記憶装置制御ブロック203によりメモリLSI100に対するアクセスが制御される。外部記憶装置制御ブロック203はコマンド信号Scとアドレス信号SaをメモリLSI100に送出し、メモリLSI100はデータ信号Sdを外部記憶装置制御ブロック203との間でやりとりする。本実施形態の構成を適用することにより、高速かつ大容量のメモリLSI100を搭載したコンピュータシステムを容易に実現することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。本実施形態におけるセンスアンプSAやその他の各種回路については、本実施形態に開示された回路形式に限られることなく、多様な回路形式を採用することができる。本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様なパッケージ形態を有する半導体装置を挙げることができる。本発明のトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、第2のトランジスタとして、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor等の様々なFETに適用できる。第1のトランジスタとして、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。更に、第2のトランジスタとして、Pチャネル型MOSトランジスタは、第2導電型のトランジスタ、Nチャネル型MOSトランジスタは、第1導電型のトランジスタの代表例である。本発明の抵抗素子R0図14乃至図18で示した各抵抗素子R0の材料は、不揮発性記憶素子としての一例としての材料を開示したに過ぎず、材料の選択によっては揮発性記憶素子として作用する抵抗素子R0可変抵抗素子でもよい。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。以下、本発明に関して開示した内容の一部を付記として記載する。[付記1]互いに積層するNNは2以上の整数層にそれぞれ形成され、情報を記憶し、当該情報を外部と通信する第1のトランジスタをそれぞれ含むN個のメモリセルと、前記積層するN層を貫いて積層方向に延びる配線構造を含み、N個の前記第1のトランジスタの一端がそれぞれ対応する前記配線構造の箇所に直接に接続し、前記N個のメモリセルのそれぞれの情報を伝送する第1のビット線と、前記N層を積層する基本層である基板に形成され、前記第1のビット線を介して伝送される信号を増幅する第2のトランジスタを含む第1の回路と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とする半導体装置。[付記2]前記第1のトランジスタ及び前記第2のトランジスタのチャネルは、互いに異なる材料で構成される、ことを特徴とする付記1に記載の半導体装置。[付記3]前記第1のトランジスタは薄膜トランジスタTFTであり、前記第2のトランジスタは薄膜トランジスタ以外のトランジスタである、ことを特徴とする付記2に記載の半導体装置。[付記4]更に、積層するN層を貫いて積層方向に延びる配線構造を含む共通電極と、前記共通電極を取り囲む第1の膜と、を備え、前記N個の第1のトランジスタのそれぞれは、一端が前記第1のビット線に接続し、他端が前記第1の膜に接する、ことを特徴とする付記2または3に記載の半導体装置。[付記5]半導体装置と、複数のプロセッサコアと、バスを介して前記メモリセルアレイに対するアクセスを制御する制御ブロックとを含むマルチコアプロセッサと、を備えたコンピュータシステムであって、前記半導体装置は、第1の層に形成され、情報を記憶し、当該情報を外部に読み出す第1のトランジスタを含むメモリセルと、前記第1の層を積層する基本層である基板に形成され、第1のノードに供給された前記情報を増幅する第2のトランジスタを含む第1の回路と、前記第1のトランジスタの一端に直接に接続されて積層方向に延びる配線構造を含み、前記情報を前記第1の回路へ伝送する第1のビット線と、を備え、前記第1のトランジスタのチャネル中のキャリアの移動度は、前記第2のトランジスタのチャネル中のキャリアの移動度よりも低い、ことを特徴とするコンピュータシステム。