"複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段の1つに共通に接続される信号線を複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第1の方向に転送する第1の読み出し手段と、前記第1の読み出し手段により転送された前記電圧信号を、第2の方向に転送する複数の第2の読み出し手段とを有し、前記複数の信号線を、各列毎に、前記複数の第2の読み出し手段のいずれか1つに接続したことを特徴とする撮像素子。前記複数の信号線を、各列毎に結合する結合手段と、前記結合手段により前記複数の信号線を結合するか否かを制御する制御手段とを更に有することを特徴とする請求項1に記載の撮像素子。前記制御手段は、前記結合手段により前記複数の信号線を結合する場合に、前記単位画素毎に、前記複数の変換手段を結合するように制御することを特徴とする請求項2に記載の撮像素子。前記単位画素毎に、前記複数の変換手段を結合する結合手段と、前記結合手段により前記複数の変換手段を結合するか否かを制御する制御手段とを更に有することを特徴とする請求項1に記載の撮像素子。前記複数の光電変換部により変換された電荷を、各光電変換部ずつ前記複数の変換手段に転送するか、または、複数の光電変換部ずつ前記複数の変換手段に転送するかを切り替える切り替え手段と、前記切り替え手段による前記切り替えを制御する制御手段とを更に有することを特徴とする請求項1に記載の撮像素子。前記複数の信号線それぞれに備えられた増幅手段を更に有することを特徴とする請求項1乃至5のいずれか1項に記載の撮像素子。前記第2の読み出し手段の数は2つであって、前記単位画素はそれぞれ2つの前記変換手段を含み、一列おきに配置された単位画素の一方の変換手段に接続された信号線と、それ以外の列に配置された単位画素の他方の変換手段に接続された信号線を、前記2つの第2の読み出し手段のいずれに接続するかを選択するための選択手段を更に有することを特徴とする請求項1乃至6のいずれか1項に記載の撮像素子。請求項1乃至7のいずれか1項に記載の撮像素子と、前記第2の読み出し手段から読み出された前記電圧信号を画像信号に処理する処理手段と、前記処理手段により処理した画像信号を記憶する記憶手段とを有することを特徴とする撮像装置。しかしながら、特許文献1は、第1光電変換部どうし及び第2光電変換部どうしを加算してあくまで焦点検出用画素として用いることを目的としたもので、第1光電変換部と第2光電変換部とを加算することはできなかった。また、第1光電変換部どうしで同一の電荷電圧変換部浮遊拡散層もしくはフローティングディフュージョンとも称する。にその電荷を転送する加算方法しか開示されていなかった。更に、図面視上、同一のフローティングディフュージョンは撮像用画素におけるフローティングディフュージョンよりも面積が大きいので容量も大きくなり、焦点検出用画素の電荷変換係数が低くなり、S/N比が低下する可能性がある。また、特許文献2の列出力回路選択部は、専ら市松状に配置された特定画素を1つの出力端子から出力できるように選択するのであって、その他の場合の効果については示唆されていない。さらに、1つの出力端子から出力した信号を加算する可能性についても示唆されていない。本発明は上記問題点を鑑みてなされたものであり、各画素が複数の光電変換部を有し、各画素からの信号を複数の読み出し系を介して読み出す撮像素子において、画素単位の加算読み出し及び光電変換部毎の独立読み出しを適切に行えるようにすることを目的とする。上記目的を達成するために、本発明の撮像素子は、複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段の1つに共通に接続される信号線を複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第1の方向に転送する第1の読み出し手段と、前記第1の読み出し手段により転送された前記電圧信号を、第2の方向に転送する複数の第2の読み出し手段とを有し、前記複数の信号線を、各列毎に、前記複数の第2の読み出し手段のいずれか1つに接続したことを特徴とする。本発明によれば、各画素が複数の光電変換部を有し、各画素からの信号を複数の読み出し系を介して読み出す撮像素子において、画素単位の加算読み出し及び光電変換部毎の独立読み出しを適切に行うことができる。以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。まず、本発明の実施形態に係る撮像装置の全体構成について説明する。図1は、本発明の実施形態に係る撮像装置の全体構成の一例を表すブロック図である。図1において、1は、絞りやメカニカルシャッタを含むレンズ等の撮影光学系である。固体撮像素子2は、撮影光学系1によって結像された被写体像を光電変換し、電気信号として取り出す。本発明の構成における特徴の大部分が、この固体撮像素子2にあるので、詳細に後述する。相関二重サンプリングCDS回路3は固体撮像素子2から出力されたアナログ信号をサンプリングし、A/D変換器4はサンプリングされたアナログ信号をデジタル信号に変換する。デジタル化された画像信号は、画像メモリ8に記憶され、信号処理回路7により、ホワイトバランス補正、ガンマ補正をはじめとした各種信号処理が施される。信号処理の施された画像信号は、記録回路9を介して記録媒体10に記録される。一方、画像信号は、表示回路11を通して、液晶ディスプレイなどの表示装置12に直接表示することもできる。表示装置12はまた、これから撮像しようとする画面を連続的にライブで表示するライブビュー表示や、記録した動画の再生表示も可能である。タイミング発生回路5は、駆動回路6を介して撮影光学系1及び固体撮像素子2などの撮像系を駆動する。さらに、撮像系の駆動ひいては固体撮像素子2の出力信号に同期して、CDS回路3、A/D変換器4を駆動制御する。本実施形態は、タイミング発生回路5による駆動方法に特徴があるので、詳細に後述する。システム制御部13は、RAMなどの揮発性メモリ14に一時記憶されたプログラムにより撮像装置全体を制御する。15は、当該処理実行時に転送されるべきプログラム、各種データを格納したROMなどの不揮発性メモリである。<第1の実施形態>次に、本発明の特徴である固体撮像素子2の構成について詳述する。図2は、第1の実施形態に係る固体撮像素子2の構成の一例を表す等価回路図である。固体撮像素子2は、撮影光学系1によって、被写体が結像されるべき画素領域20を有している。画素領域20には、複数の光電変換部を含む単位画素が、垂直及び水平に、等間隔で行列状に配列されている。ここで、単位画素の構成について説明する。図3は、固体撮像素子2の単位画素の構成の一例を説明するための等価回路図である。以下の説明において全て、n,mとは画素領域20においてn行目かつm列目に存在する単位画素における構成要素を表すものである。また、L及びRは、それぞれ図面上で左側に存在する構成要素及び右側に存在する構成要素であることを意味する。ただし、構成の行、列の配置位置及び左右に関わり無く構成を説明する場合には、n,m及びL、Rの少なくともいずれか一方の記載を省略することがある。200は、単位画素を径内に含むマイクロレンズである。201Ln,m及び201Rn,mは、光電変換部であり、例えば、フォトダイオードにより構成される。光電変換部はN型の半導体領域を含み、電荷蓄積部としての機能も兼ねる。光電変換部201Ln,m及び201Rn,mで発生した信号電荷は、それぞれの転送トランジスタ203Ln,m及び203Rn,mを介してフローティングディフュージョン部202Ln,m及び202Rn,mに転送される。なお、フローティングディフュージョン部202は電荷電圧変換部として動作する。転送トランジスタ203Ln,m及び203Rn,mは、制御線Txnによりオン/オフ制御され、ハイ信号によりオン、ロー信号によりオフとなる。制御線Txnは、水平方向行方向に複数配置された単位画素に共通に接続されているので、転送トランジスタ203Ln,m及び203Rn,mは、各行n毎にオン/オフ制御される。電荷電圧変換部202Ln,m及び202Rn,mはN型の半導体領域を含み、光電変換部201と同様に電荷蓄積部としての機能も兼ねる。さらに、制御線Rxnにより制御されるリセットトランジスタ204Ln,m及び204Rn,mを介して、図4を参照して後述するタイミングチャートの周期で、電源電圧VDDにリセットすることができる。制御線Rxnにハイ信号を与えることにより、リセットトランジスタ204Ln,m及び204Rn,mはオン状態となり、リセットが行われる。このリセットの後、リセットトランジスタ204Ln,m及び204Rn,mはオフとされ、電気的に浮遊フローティング状態となる。そのため、光電変換部201Ln,m及び201Rn,mより転送された信号電荷に相当する分だけ電位が電源電圧VDDよりも降下する。これを信号として読み取ることで、アナログ電気信号を出力するのが単位画素の大まかな仕組みである。信号電荷に相当する電位とは、信号電荷量を、電荷電圧変換部202Ln,m及び202Rn,mの持つ容量で除算した電位である。電荷電圧変換部202Ln,m及び202Rn,mはまた、増幅トランジスタ205Ln,m及び205Rn,mのゲートに接続されている。そして、制御線Sxnにより制御される選択トランジスタ206Ln,m及び206Rn,mのオン動作により、後述の垂直信号線VLm及びVRmに接続された定電流源不図示とソースフォロワ回路を構成する。これにより、電源電圧からの電位変化を伝達する。垂直信号線VLm及びVRmは、垂直方向列方向、第1の方向に複数配置された単位画素の光電変換部201Ln,m及び201Rn,mそれぞれに共通に接続されている。図2に示す例では、説明を分かり易くするために、上述したような構成を有する単位画素を、画素領域20内に垂直及び水平に等間隔で4行×8列分配列した場合を示しているが、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。図2において、垂直信号線VLm及びVRmは、8列に配列された単位画素の複数の光電変換部201Ln,m及び201Rn,mがそれぞれ互いに異なる垂直信号線に接続されるように、16本配線されている。そして、上述したように、各垂直信号線VLm及びVRmには、各列毎に、複数の光電変換部201Ln,m及び201Rn,mがそれぞれ接続されている。垂直信号線VLm及びVRmそれぞれの後段には、列出力回路第1の読み出し手段を構成するキャパシタCSLm、CNLm、CSRm及びCNRmが配列されている。これらのキャパシタCSLm、CNLm、CSRm及びCNRmは、それぞれの垂直信号線VLm及びVRmの電位を書き込む1行分のメモリとしての機能を実現する。なお、CSで示すキャパシタは信号電荷転送後の電位画像信号を保持するためのメモリを示し、CNで示すキャパシタは信号電荷転送前の電位ノイズ信号を保持するためのメモリを示している。また、16個のキャパシタCSLm及びCSRmに電位書き込みを行うトランジスタの並列な制御線をPS、同じく16個のキャパシタCNLm及びCNRmに電位書き込みを行うトランジスタの並列な制御線をPNと称している。本第1の実施形態においては、列出力回路はさらに、制御線ADD1制御手段により制御される、ノイズ信号用の加算平均化トランジスタANmを垂直信号線VLm及びVRmの組み合わせ毎に備えている結合手段。更に、制御線ADD1制御手段により制御される、画像信号用の加算平均化トランジスタASmも垂直信号線VLm及びVRmの組み合わせ毎に備えている結合手段。このように構成することにより、ノイズ信号用の加算平均化トランジスタANmと、画像信号用の加算平均化トランジスタASmは、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。垂直走査回路21は、図3に示す転送トランジスタ203、リセットトランジスタ204及び選択トランジスタ206を、後述するタイミングチャートに示すタイミングで垂直方向に順次オンするよう行アドレスを送る。水平走査回路22U及び22Dは、キャパシタCSLm、CSNm、CSRm、CNRmに蓄積された画像信号及びノイズ信号を、それぞれの出力端子23Uもしくは23Dに出力すべく水平方向行方向、第2の方向に順次走査するよう機能する。出力端子23U及び23Dは画像信号からノイズ信号を差し引きして出力する差動回路構成となっており、ノイズ除去済みのS-N信号を得ることができる。なお、出力端子23U及び23Dに接続された信号線を水平信号線と称することがある第2の読み出し手段。INVU及びINVDは、いずれも入力値を反転する反転素子、MSm、MNm及びMmは、いずれも2つの入力値の積を出力値とするAND素子である。このように信号出力系を複数備えた構成において、単位画素毎に信号出力系を振り分けることで、各光電変換部201からS-N信号を独立かつ並列に読み出すだけではなく、単位画素毎に加算平均されたS-N信号を並列に読み出すことが可能になる。図4は、本第1の実施形態における固体撮像素子2を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる複数の光電変換部201の加算平均化電圧信号を出力するためのタイミングチャートである。図4のようなタイミングチャートは、タイミング発生回路5により実現される。以下、このタイミングチャートに従って、固体撮像素子2の具体的な動作を説明する。ここではまず、加算平均化制御信号ADD1がハイ固定であるものとする。また、図4は、水平同期信号が表している通り、垂直走査回路21がn行目を一時に選択したうえでの、各制御線の値を時間に対して示したものである。従って、図4に示した動作が完了すれば、垂直走査回路21はn1行目を選択し、図4の動作を繰り返す。このような繰り返しは、選択可能な垂直アドレスが存在しなくなるまで継続される。図4の時刻t1において、水平同期信号の立ち上がりとともに、選択された行n行目の選択トランジスタ206Ln,m及び206Rn,mの制御線Sxnが立ち上がる。これにより、選択されたn行目の単位画素は全て垂直信号線VLm及びVLnと接続される。図4の時刻t2において、n行目のリセットトランジスタ204Ln,m及び204Rn,mの制御線Rxnが立ち上がり、n行目の電荷電圧変換部202Ln,m及び202Rn,mは全て電源VDDにリセットされる。こうして電荷電圧変換部202Ln,m及び202Rn,mの電位は略VDDとなる。この電位状態は、時刻t3において、制御線Rxnが立ち下がり、リセットトランジスタ204Ln,m及び204Rn,mがオフ状態になった時点ではほとんど変化しない。すなわち、時刻t3において、リセットトランジスタ204Ln,m及び204Rn,mがオフ状態となったので、電荷電圧変換部202Ln,m及び202Rn,mはともに浮遊フローティング状態となっている。なお、時刻t2の前に、水平同期信号が立ち下がっているが、これは同期信号が持つ情報として十分なだけハイ期間が維持されていればよいので、立ち下がり時刻は限定されるものではない。時刻t4において、このような浮遊フローティング状態の、電荷電圧変換部202Ln,m及び202Rn,mの詳細なる電位を、キャパシタCNRmでなる1行分のメモリに読み出すため、制御線PNを立ち上げる。このとき、ADD1がハイ固定であるので、図3の加算平均化トランジスタANmがオン状態であるため、VLmの電位とVRmの電位とを加算平均化した電位が、キャパシタCNRmに読み出される。ここで、加算平均化した電位を読み出すのであるから列出力回路に配列したキャパシタCNLmとCNRmのうちの半分は必要ないため、本第1の実施形態では、キャパシタCNRmにのみ加算平均化された電位が読み出される構成としている。キャパシタCNLmは、図3のADD1を反転する反転素子INVU及びINVDやAND素子MNm及びMSmの機能により遮断されている。すなわち反転素子INVU及びINVDは、加算平均化制御信号ADD1がハイ固定であるので、ローを出力している。そして制御線PNが制御しているトランジスタのうち、キャパシタCNLmに対応する経路のみに、AND素子MNmがそれぞれ挿入されている。これらAND素子MNmの第1の入力は反転素子INVU及びINVDから出力されたロー信号であるため、仮にPNがハイの時刻t4からt5になっても、AND素子MNmの出力はローである。従って、これらAND素子MNmがその経路に挿入されたキャパシタCNLmには電位は読み出されないこととなる。もちろん、キャパシタCNLmの代わりに、キャパシタCNRmへの経路にAND素子を挿入することで、キャパシタCNLmみに電位を読み出すように構成することも可能である。その後、時刻t5にてPNは立ち下がり、時刻t6において、転送トランジスタ203Ln,m及び203Rn,mの制御線Txnが立ち上がる。これにより、光電変換部201Ln,m及び201Rn,mにより光電変換され、蓄積されていた信号電荷が、電荷電圧変換部202Ln,m及び202Rn,mに転送される。そして、信号電荷の転送に十分な時刻t7を待って、制御線Txnが立ち下がる。次いで時刻t8において、浮遊フローティング状態の電位に、信号電荷に対応する電位を加えた詳細なる電位を、キャパシタCSRmでなる1行分のメモリに読み出すため、制御線PSを立ち上げる。この時も、時刻t4において前述したように、加算平均化電位をキャパシタCSRmに読み出し、キャパシタCSLmには反転素子INVU及びINVDとAND素子MSmの機能により何も読み出されない状態となっている。時刻t9において、PSは立ち下がり、時刻t10において、Sxnも立ち下がり、n行目の電荷電圧変換部202Ln,m及び202Rn,mと垂直信号線VLm及びVRmとの接続が終了する。図4では駆動信号を示していないが、時刻t10からt11の時間帯を利用して、1行分のメモリに読み出された電位を水平方向に順次走査する水平走査が行われる。なお、加算平均化電位が、キャパシタCSRm及びCNRmのみに読み出されていることに対応し、キャパシタCSLm及びCNLmの電位読み出しトランジスタは、AND素子Mmの機能により停止されている。停止のメカニズムは、反転素子MSm及びMNmにおける説明と同様であるので省略する。なお、説明に用いた図4のタイミングチャートは、特に時刻t4~t9までに起こる図2の等価回路に示す構成を有する固体撮像素子2における加算平均化動作を具体的に説明するための一例にすぎず、種々の変形態様が考えられる。また、図4のタイミングチャートにおいて、加算平均化制御信号をオフとすれば、単位画素に含まれる光電変換部201Ln,m及び201Rn,mから、加算平均化せずに独立に電気信号を出力することができる。これらの駆動方法の使い分けは、例えば、立体画像撮影モードでは独立に電気信号を出力し、ライブビューモードでは加算平均化電圧信号を出力する、などの制御方法が考えられる。以上説明したように本第1の実施形態によれば、2つの光電変換部を備えた単位画素を持ち、複数の出力系を有するCMOS固体撮像素子において、2つの光電変換部から独立した信号読み出しと、加算平均した信号読み出しとを容易に両立することができる。なお、第1の実施形態では、単位画素につき2つの光電変換部を配置した場合について説明しているが本発明はこれに限るものではなく、単位画素に3つ以上の光電変換部を配置したものであってもよい。その場合も、各単位画素の各光電変換部からの信号を、単位画素毎に複数の出力系のいずれかから読み出せるように構成すればよい。<第2の実施形態>本第2の実施形態では、その一例として、各単位画素が4つの光電変換部を含む場合について説明する。図5は、各単位画素が4つの光電変換部を含む固体撮像素子2の構成の一例を示す等価回路図である。固体撮像素子2は、第1の実施形態と同様に画素領域20を有し、4つの光電変換部を含む単位画素が、垂直及び水平に、等間隔で2行×4列分配列した場合を示しているが、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。図6は、固体撮像素子2の単位画素の構成の一例を説明するための等価回路図である。以下の説明において、4つの記号LL、LC、RC及びRRは、図面上の最も左側より最も右側へ数えて、順番に存在する4つの光電変換部に関わる構成要素であることを意味する。ただし、以下の説明では、説明を簡略にするために、n,m及びLL、LC、RC、RRの少なくともいずれか一方の記載を省略することがある。200は、図3の第1の実施形態と同様、単位画素を径内に含むマイクロレンズである。201LLn,m、201LCn,m、201RCn,m及び201RRn,mは、光電変換部である。光電変換部201n,mで発生した信号電荷は、それぞれの転送トランジスタ203LLn,m、203LCn,m、203RCn,m及び203RRn,mを介して、電荷電圧変換部202LLn,m、202LCn,m、202RCn,m及び202RRn,mに転送される。転送トランジスタ203n,m切り替え手段は、第1の実施形態と同様に、制御線Txn制御手段により制御される。制御線Txnは、水平方向行方向に複数配置された単位画素に共通に接続されているので、4つの転送トランジスタ203n,mは、各行n毎にオン/オフ制御される。さらに、制御線Rxnにより制御されるリセットトランジスタ204LLn,m、204LCn,m、204RCn,m及び204RRn,mを介して、第1の実施形態と同様のタイミングチャートの周期で、4つの電荷電圧変換部202n,mを電源電圧VDDにリセットすることができる。また、4つの電荷電圧変換部202n,mは、増幅トランジスタ205LLn,m、205LCn,m、205RCn,m及び205RRn,mのゲートにそれぞれ接続されている。そして制御線Sxnにより制御される選択トランジスタのオン動作により、それぞれの垂直信号線VLLm、VLCm、VRCm及びVRRmに接続された定電流源不図示とソースフォロワ回路を構成する。垂直信号線VLLm、VLCm、VRCm及びVRRmは、垂直方向列方向に複数配置された単位画素の光電変換部201LLn,m、201LCn,m、201RCn,m及び201RRn,mそれぞれに共通に接続されている。図5は、図6に示した構成を有する4つの光電変換部201を水平方向に配置した単位画素を、上述したように、垂直及び水平に等間隔で2行×4列配列した場合について示している。図5において、垂直信号線VLLm、VLCm、VRCm及びVRRmは、4列に配列された単位画素の4つの光電変換部201LLn,m、201LCn,m、201RCn,m及び201RRn,mがそれぞれ互いに異なる垂直信号線に接続されるように、16本配線されている。そして、垂直信号線VLLm、VLCm、VRCm及びVRRmの後段には、列出力回路を構成するキャパシタCSLLm、CNLLm、CSLCm、CNLCm、CSRCm、CNRCm、CSRRm及びCNRRmが、配列されている。これにより、それぞれの垂直信号線の電位を書き込む1行分のメモリとしての機能を実現する。列出力回路はさらに、制御線ADD1により制御される、ノイズ信号用の3つの加算平均化トランジスタANm1~3と、画像信号用の3つの加算平均化トランジスタASm1~3とを4本の垂直信号線の組み合わせ毎に備えている。このように構成することにより、ノイズ信号用の加算平均化トランジスタANm1~3と、画像信号用の加算平均化トランジスタASm1~3は、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。図2と同様に、21は垂直走査回路、22U及び22Dは水平走査回路である。出力端子23U及び23Dは信号電荷転送後の電位と信号電荷転送前の電位を差し引きして出力する差動回路構成となっている。本第2の実施形態における列出力回路も、出力端子23U及び23Dに対応して、固体撮像素子2の画素領域20を挟んで上及び下に、それぞれの水平信号線に平行に配列される。それら2つの列出力回路グループは、垂直信号線を遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成により、単位画素に含まれる4つの光電変換部201の加算平均化電圧信号を出力することが容易となる。なお、タイミングチャートでの説明はしないが、反転素子INVU及びINVDと、AND素子MSm1~3、MNm1~3及びMm1~3との適当な組み合わせによる加算平均化の具体的な動作も第1の実施形態と同等である。<第3の実施形態>上述した第2の実施形態では、単位画素に含まれる複数の光電変換部は水平方向に配置され、その数を4つとした。しかしながら、単位画素における光電変換部の配置方向は、水平のみに限定されることはない。本第3の実施形態では、各単位画素に、垂直及び水平に2×2個の4つの光電変換部が配列された場合について説明する。このことにより、本発明は、各単位画素が複数の光電変換部を含む固体撮像素子における態様に一般化される。図7は、このような単位画素を含む固体撮像素子2の構成の一例を示す等価回路図である。固体撮像素子2は、第1及び第2の実施形態と同様に画素領域20を有し、垂直及び水平に2×2個の4つの光電変換部が配列された単位画素が、垂直及び水平に、等間隔で2行×4列分配列された場合を示している。なお、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。図8は、固体撮像素子2の単位画素の構成の一例を説明するための等価回路図である。以下の説明において、4つの記号LU、LD、RU及びRDは、図面上の左上、左下、右上、右下と数えて、順番に存在する4つの光電変換部に関わる構成要素であることを意味する。ただし、以下の説明では、説明を簡略にするために、n,m及びLU、LD、RU、RDの少なくともいずれか一方の記載を省略することがある。200は、第1及び第2の実施形態と同様、単位画素を径内に含むマイクロレンズである。201LUn,m、201LDn,m、201RUn,m及び201RCn,mは、光電変換部である。光電変換部201n,mで発生した信号電荷のうち、光電変換部201LUn,m及び201LDn,mは、それぞれの転送トランジスタ203LUn,m及び203LDn,mを介して電荷電圧変換部202Ln,mに転送される。また、光電変換部201RUn,m及び201RDn,mについては、それぞれの転送トランジスタ203RUn,m及び203RDn,mを介して電荷電圧変換部202Rn,mに転送される。また、転送トランジスタ203LUn,m及び203RUn,mは、制御線Tx1nにより制御され、転送トランジスタLDn,m及び203RDn,mは制御線Tx2nにより制御される。制御線Tx1n及びTx2nは、水平方向行方向に複数配置された単位画素に共通に接続されているので、4つの転送トランジスタ203n,mは、各行n毎にオン/オフ制御される。さらに、制御線Rxnにより制御されるリセットトランジスタ204Ln,m及び204Rn,mを介して、図9を参照して後述するタイミングチャートの周期で電源電圧VDDにリセットすることができる。電荷電圧変換部202Ln,m及び202Rn,mはまた、増幅トランジスタ205Ln,m及び205Rn,mのゲートに接続されている。そして、制御線Sxnにより制御される選択トランジスタ206Ln,m及び206Rn,mのオン動作により、それぞれの垂直信号線VLm及びVRmに接続された定電流源不図示とソースフォロワ回路を構成する。垂直信号線VLm及びVRmは、垂直方向列方向に複数配置された単位画素の電荷電圧変換部202Ln,m及び202Rn,mそれぞれに共通に接続されている。図7に示す例では、上述したように、図8に示すような4つの光電変換部を垂直及び水平に2×2個配置した単位画素を、垂直及び水平に等間隔で2行×4列配列した場合を示している。図7において、垂直信号線VLm及びVRmは、4列に配列された単位画素の複数の電荷電圧変換部202Ln,m及び202Rn,mがそれぞれ互いに異なる垂直信号線に接続されるように、8本配線されている。そして、上述したように、各垂直信号線VLm及びVRmには、各列毎に、複数の電荷電圧変換部202Ln,m及び202Rn,mがそれぞれ接続されている。垂直信号線VLm及びVRmそれぞれの後段には、列出力回路を構成するキャパシタCSLm、CNLm、CSRm及びCNRmが配列され、それぞれの垂直信号線VLm及びVRmの電位を書き込む1行分のメモリとしての機能を実現する。本第3の実施形態においては、列出力回路はさらに、制御線ADD1により制御されるノイズ信号用の加算平均化トランジスタANmと、画像信号用の加算平均化トランジスタASmとを垂直信号線VLm及びVRmの組み合わせ毎に備えている。このように構成することにより、ノイズ信号用の加算平均化トランジスタANmと、画像信号用の加算平均化トランジスタASmは、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。上述した第1及び第2の実施形態と同様に、21は垂直走査回路、22U及び22Dは水平走査回路である。出力端子23U及び23Dは画像信号からノイズ信号を差し引きして出力する差動回路構成となっており、ノイズ除去済みのS-N信号を得ることができる。本第3の実施形態における列出力回路も、出力端子23U及び23Dに対応して、固体撮像素子2の画素領域20を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら2つの列出力回路は、垂直信号線VLm及びVRmを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成及び図9に後述するタイミングチャートにより、単位画素に含まれる4つの光電変換部201の加算平均化電圧信号を出力することが容易となる。図9は、本第3の実施形態における固体撮像素子2を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる光電変換部201の加算平均化電圧信号を出力するためのタイミングチャートである。以下、このタイミングチャートに従って、固体撮像素子2の具体的な動作を説明する。ここではまず、加算平均化制御信号ADD1がハイ固定であるものとする。また、図4は、水平同期信号が表している通り、垂直走査回路21がn行目を一時に選択したうえでの、各制御線の値を時間に対して示したものである。従って、図9に示した動作が完了すれば、垂直走査回路21はn1行目を選択し、図9の動作を繰り返す。このような繰り返しは、選択可能な垂直アドレスが存在しなくなるまで継続される。図4との相違点は、時刻t6において、転送トランジスタ203LUn,m及び203RUn,mの制御線Tx1nと、転送トランジスタ203LDn,m及び203RDn,mの制御線Tx2nとの双方が同時に立ち上がる点である。これにより、光電変換部201LUn,m及び201LDn,mにより光電変換され、蓄積されていた信号電荷の全てが合算されて電荷電圧変換部202Ln,mに転送される。一方、光電変換部201RUn,m及び201RDn,mにより光電変換され、蓄積されていた信号電荷の全てが合算されて電荷電圧変換部202Rn,mに転送される。これ以外の動作は、図4を参照して説明したものと同様であるため、ここでは説明を省略する。なお、説明に用いた図9のタイミングチャートは、特に時刻t4~t9までに起こる図7の等価回路に示す構成を有する固体撮像素子2における加算平均化動作を具体的に説明するための一例にすぎず、種々の変形態様が考えられる。また、図9のタイミングチャートにおいて、加算平均化制御信号をオフとした上で、Tx1nとTx2nとを同時ではなく順次垂直方向に走査するように駆動すれば、加算平均化せずに独立に電気信号を出力することができる。以上説明したように本第3の実施形態によれば、複数の光電変換部を備えた単位画素を持ち、複数の出力系を有するCMOS固体撮像素子において、複数の光電変換部から独立した信号読み出しと、加算平均した信号読み出しとを容易に両立することができる。<第4の実施形態>本第4の実施形態においては、加算平均化を実現するための別の構成例を示す。図10は、第4の実施形態における固体撮像素子2の構成の一例を示す等価回路図であり、図11は、固体撮像素子2の単位画素の構成を説明するための等価回路図の一例である。図10及び図11は、それぞれ図2及び図3と共通の要素に共通の符号を用いて示し、以下、図2及び図3との相違点についてのみ、詳細な説明を加える。相違点は、図10において、加算平均化制御線ADD1が、各画素に対して制御している点にある。また、図11において、加算平均化制御線ADD1制御手段は、電荷電圧変換部202n,mと202Rn,mとを接続可能なスイッチとしての加算平均化トランジスタ207n,m結合手段のゲートに接続されている。図4に示すタイミングチャートと同様に、加算平均化制御線ADD1の値をハイ固定のまま駆動すれば、電荷電圧変換部の容量は原則的に電荷電圧変換部202Ln,mと202Rn,mとの並列加算容量となる。仔細に述べれば電荷電圧変換部202Ln,m及び202Rn,mに接続された各種トランジスタの接続端子までの配線容量や寄生容量、トランジスタ207n,mの配線容量などを加えた容量となる。しかしながら、いずれにしても加算した信号電荷を蓄積するのに十分な容量となっているものとする。他方、加算平均化制御線ADD1の値がハイ固定であることにより、転送トランジスタ203Ln,m及び203Rn,mにより電荷電圧変換部202Ln,m及び202Rn,mに読み出された左右の光電変換部の信号電荷は加算される。従って、垂直信号線VRmに読み出される電位は、略加算平均化電圧信号に等しいものとなっている。本第4の実施形態における列出力回路も、出力端子23U及び23Dに対応して、固体撮像素子2の画素領域20を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら2つの列出力回路は、垂直信号線VLm及びVRmを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成により、単位画素に含まれる光電変換部201Ln,m及び201Rn,mの加算平均化電圧信号を出力することが容易となる。なお、タイミングチャートでの説明はしないが、反転素子INVU及びINVDとAND素子MSm及びMNmとの適当な組み合わせによる加算平均化の具体的な動作は、第1の実施形態と同様である。なお、電荷電圧変換部を接続可能なトランジスタを含む場合であっても、単位画素に含まれる光電変換部の数は2つに限定されない。このことは、上述した第2及び第3の実施形態を鑑みると理解することができる。<第5の実施形態>第1から第3の実施形態においては、列出力回路の主なる構成が、加算平均化制御線ADD1を含む1行分のメモリであった。また、第4の実施形態においては、加算平均化のため、単位画素に含まれる複数の光電変換部に対応する電荷電圧変換部同士を接続したため、接続して単一とみなされる電荷電圧変換部の容量は増加する。従って、加算平均化信号電荷に対応する電位を得る際の変換係数は小さくなり、暗部ノイズが課題となる暗い被写体においては、S/Nの上昇効果が得られにくい。近年の画素数増大による画素サイズの微細化や高感度化に伴い、更なるノイズ低減技術が必要となっている。CMOS固体撮像素子においては、電位伝達の過程で生じるノイズを低減することが有効な対策の一つである。そこで本第5の実施形態においては、加算平均化の前に、電圧増幅を行う列アンプ回路増幅手段を設けることで、電位伝達の過程で生じるノイズを低減する。このことにより、本発明における列出力回路は、列アンプ回路を含む態様まで一般化される。図12は、本第5の実施形態における固体撮像素子2の構成の一例を示す等価回路図である。図12において、図2と共通の要素には共通の符号を用い、図2との相違点についてのみ、以下で詳細な説明を加える。相違点は、計16本の垂直信号線VLm及びVRm毎に、増幅素子AMPLm及びAMPRmと、周辺素子CLm、CRm、CfLm、CfRm、MLm及びMRmからなる列アンプ回路が、画素領域20を挟んで固体撮像素子2の上下に備えられたことである。また、VREFは増幅素子AMPLm及びAMPRmの参照電圧である。ここで、周辺素子のうち、MLmは増幅素子AMPLm及びAMPRmの入出力を短絡しクランプ制御するためのクランプトランジスタであり、そのゲートにはクランプ制御線PCが接続されている。クランプのタイミングに関しては、図13のタイミングチャートを参照して後述する。また、この列アンプ回路における増幅率は、CLm/CfLm及びCRm/CfRmで表される。本第5の実施形態における列出力回路も、出力端子23U及び23Dに対応して、固体撮像素子2の画素領域20を挟んで上及び下に、それぞれの水平信号線に平行に配列される。それら2つの列出力回路は、垂直信号線VLm及びVRmを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。反転素子INVU及びINVDとAND素子Mm、MSm及びMNmとの適当な組み合わせによる加算平均化の具体的な動作は、第1の実施形態と同様である。また、本第5の実施形態のように列アンプ回路を含む場合であっても、単位画素に含まれる光電変換部の数は2つに限定されない。図13は、本第5の実施形態における固体撮像素子2を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる複数の光電変換部201の加算平均化電圧信号を出力するためのタイミングチャートである。図4との相違点は、増幅素子のクランプ制御線PCを、リセットトランジスタ制御線Rxがハイである間の時刻t2’から立ち上げ、ノイズ信号の電位書き込み制御線PNが立ち上がる前の時刻t3’までに立ち下げる点である。この動作により、ノイズ信号の電位及び画像信号の電位をそれぞれ増幅する前の、列アンプ回路のばらつきを校正することができる。これ以外の動作は、図4を参照して説明したものと同様であるため、ここでは説明を省略する。上記の通り、本第5の実施形態おける列出力回路も、出力端子23U及び23Dに対応して、固体撮像素子2の画素領域20を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら2つの列出力回路は、垂直信号線VLm及びVRmを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。これにより、複数の光電変換部を、単位画素毎に加算平均化する場合に有用であるが、複数の光電変換部を、あるまとまり毎に複数の画像として処理記録する用途もある。ここで、あるまとまりとは、例えば、複数の光電変換部を、左に位置するグループと、右に位置するグループとに分けるまとまり等である。これらを、それぞれ左グループの画像及び右グループの画像として個別に処理記録すれば、2視点立体画像が得られるので有用である。<第6の実施形態>次に、本発明の第6の実施形態について説明する。図14は、本第6の実施形態における固体撮像素子2の構成の一例を示す等価回路図である。なお、図14は、図12と共通の要素に共通の符号を用いて示し、第5の実施形態との相違点についてのみ、以下で詳細な説明を加える。相違点は、計16本の垂直信号線VLm及びVRmのうち、mが奇数の垂直信号線VLm及びmが偶数の垂直信号線VRmの計8本が、画素領域20を挟んで上もしくは下に配列された列出力回路を選択できるように、列出力回路選択部が構成されている点である。そのための具体的な構成として、当該8本の垂直信号線にのみ、列出力回路選択トランジスタMUm及びMDmが備えられている。また、そのゲートには、列出力回路選択制御線LRもしくはその反転信号を出力する反転素子INVU及びINVDが接続されている。図13に示す駆動タイミングチャートにおいて、加算平均化制御線ADD1をロー固定とし、かつ、列出力回路選択制御線LRをハイ固定とすれば、mが奇数の一列おきの垂直信号線VLmの電位は、固体撮像素子2の下側に配列された列出力回路に読み出される。そして、出力端子23Dより出力される。一方、mが偶数の垂直信号線VRmの電位は固体撮像素子2の上側に配列された列出力回路に読み出されるので、出力端子23Uより出力される。列出力回路選択トランジスタMUm及びMDmを備えていない垂直信号線については、垂直信号線VLmが出力端子23Dより、垂直信号線VRmが出力端子23Uより出力される。その結果、出力端子23Dは全ての左グループの光電変換部による画像を、出力端子23Uは全ての右グループの光電変換部による画像を、それぞれ出力することとなる。このように、出力端子毎に左もしくは右グループの画像を対応させることができれば、画像メモリ8を確保したり、信号処理回路7による信号処理を行ったりする際に、簡便な構成とすることができる。一方で、図13に示す駆動タイミングチャートの通りに加算平均化制御線ADD1をハイ固定とした上で列出力回路選択制御線LRをロー固定とすれば、mが奇数の一列おきの垂直信号線VLmの電位は固体撮像素子2の上側に配列された列出力回路に読み出される。これにより、同一単位画素の垂直信号線VRmの電位と加算平均化されて出力端子23Uより出力される。同様に、mが偶数の垂直信号線VRmの電位は固体撮像素子2の下側に配列された列出力回路に読み出され、同一単位画素の垂直信号線VLmの電位と加算平均化されて出力端子23Dより出力される。結果、出力端子23Dは単位画素毎に加算平均化された偶数列の画像を、出力端子23Uは単位画素毎に加算平均化された奇数列の画像を、それぞれ出力することとなる。この点は、第5の実施形態の結果と同一である。このように本第6の実施形態によれば、列出力回路選択部をさらに付加したことで、単位画素毎の加算平均化画像と、加算平均化によらない左グループ及び右グループの画像とを、選択的に切り換えて出力することが可能となる。前者は、フレーム合わせなどのライブビュー表示などに用いて好適の画像であり、後者は、立体画像撮像に用いることができる。以上、好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず適用可能である。また、その要旨の範囲内で種々の変形及び変更が可能である。例えば、上述した第1~第6の実施形態においては、偶数列の単位画素からの信号を画素領域20の下側に配列された列出力回路に読み出され、奇数列の単位画素からの信号を画素領域20の上側に配列された列出力回路に読み出される構成について説明した。しかしながら、画素領域20の左側領域の単位画素の垂直信号線を画素領域20の下側に配列された列出力回路に読み出し、右側領域の単位画素の垂直信号線を画素領域20の下側に配列された列出力回路に読み出しても良い。もちろん、上下左右の組み合わせは適宜変更しても良い。また、画素領域20を上下領域に分けて読み出しても良い。また、列出力回路の数も3以上であっても構わない。いずれの場合であっても、各単位画素の各光電変換部からの信号を、単位画素毎に複数の出力系のいずれかから読み出せるように構成すればよい。"