pn接合を有する半導体素子を備えた半導体装置であって、オフ角を有する半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層の上部に形成されて前記ドリフト層と前記pn接合を構成し、かつ、端部が中央部よりも深い第2導電型を有する不純物領域とを備え、前記不純物領域に含まれる前記第2導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである、半導体装置。請求項1に記載の半導体装置であって、前記半導体基板は、0001面から2~10°のオフ角を有するSiC基板である、半導体装置。請求項1または請求項2に記載の半導体装置であって、前記不純物領域は前記半導体素子の活性領域である、半導体装置。請求項1乃至請求項3のいずれかに記載の半導体装置であって、前記半導体素子はMOSFETであり、前記不純物領域は前記MOSFETのウェル領域である、半導体装置。pn接合を有する半導体素子を備えた半導体装置の製造方法であって、aオフ角を有する半導体基板上に、第1導電型のドリフト層と、絶縁膜と、レジストとをこの順に形成する工程と、b前記絶縁膜に第1開口部を形成するともに、前記レジストに、前記第1開口部と前記第1開口部周囲の前記絶縁膜であるスルー絶縁膜とを露出する第2開口部を形成する工程と、c第2導電型の不純物を、前記絶縁膜及び前記レジストを介して前記ドリフト層にイオン注入することにより、前記ドリフト層と前記pn接合を構成し、かつ、端部が中央部よりも深い前記第2導電型を有する不純物領域を前記ドリフト層の上部に形成する工程とを備え、前記不純物領域に含まれる前記第2導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである、半導体装置の製造方法。請求項5に記載の半導体装置の製造方法であって、前記半導体基板は、0001面から2~10°のオフ角を有するSiC基板である、半導体装置の製造方法。請求項5または請求項6に記載の半導体装置の製造方法であって、前記スルー絶縁膜は、厚さが20nm以上100nm以下である、半導体装置の製造方法。請求項5乃至請求項7のいずれかに記載の半導体装置の製造方法であって、前記スルー絶縁膜は、前記第1開口部周辺にテーパ形状を有している、半導体装置の製造方法。請求項8に記載の半導体装置の製造方法であって、前記テーパ形状は、0.3μm以上1μm以下の横幅を持つ、半導体装置の製造方法。さて、上記の電界集中の抑制は終端のpn接合だけでなく半導体装置の活性領域のpn接合においても重要である。例えば、金属酸化膜半導体電界効果トランジスタのウェル領域に関しても重要である。しかしながら、このような半導体素子を形成するためには、濃度及び深さが異なるp型ウェル領域を重ねて形成するための複数のイオン注入用マスクと、複数回数のイオン注入工程とが必要となる。その結果、製造コストが増加するという問題があった。また、電界集中がより緩和された、信頼性の高い半導体装置が求められているという問題があった。そこで、本発明は、上記のような問題点を鑑みてなされたものであり、製造コストの増加を抑制することが可能な技術を提供することを目的とする。また、本発明は、半導体装置の信頼性を向上させることが可能な技術を提供することを目的とする。本発明に係る半導体装置は、pn接合を有する半導体素子を備えた半導体装置であって、オフ角を有する半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層の上部に形成されて前記ドリフト層と前記pn接合を構成し、かつ、端部が中央部よりも深い第2導電型を有する不純物領域とを備える。そして、前記不純物領域に含まれる前記第2導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである。また、本発明に係る半導体装置の製造方法は、pn接合を有する半導体素子を備えた半導体装置の製造方法であって、aオフ角を有する半導体基板上に、第1導電型のドリフト層と、絶縁膜と、レジストとをこの順に形成する工程と、b前記絶縁膜に第1開口部を形成するともに、前記レジストに、前記第1開口部と前記第1開口部周囲の前記絶縁膜であるスルー絶縁膜とを露出する第2開口部を形成する工程と、c第2導電型の不純物を、前記絶縁膜及び前記レジストを介して前記ドリフト層にイオン注入することにより、前記ドリフト層と前記pn接合を構成し、かつ、端部が中央部よりも深い前記第2導電型を有する不純物領域を前記ドリフト層の上部に形成する工程とを備える。そして、前記不純物領域に含まれる前記第2導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである。本発明によれば、不純物領域での不純物の濃度の低減の程度が、中央部よりも端部のほうが緩やかである。したがって、不純物領域端部における電界集中、つまり、半導体素子の終端における電界集中を緩和できることから、半導体装置の信頼性を向上させることができる。本発明によれば、端部及び中央部における深さ及び濃度変化が異なる不純物領域を、1回のイオン注入工程で製造することができるので、製造コストを低減することができる。<実施の形態1>図1は、本発明の実施の形態1に係る半導体装置の構成を示す断面図である。図1に示すように、この半導体装置は、n型第1導電型を有するワイドバンドギャップ半導体基板であるSiC基板1と、SiCを含むn型のドリフト層2と、p型ウェル領域3と、n型ソース領域4と、ゲート絶縁膜5と、ゲート電極6と、層間絶縁膜7と、ソース電極8と、ドレイン電極9と、金属配線10とを備えている。このうち、SiC基板1、ドリフト層2、p型ウェル領域3、n型ソース領域4、ゲート絶縁膜5、ゲート電極6、ソース電極8及びドレイン電極9は、金属酸化膜半導体電界効果トランジスタ51以下MOSFET51と呼ぶを構成しており、ドリフト層2及びp型ウェル領域3は、pn接合52を構成している。したがって、本実施の形態に係る半導体装置は、pn接合52を有する半導体素子であるMOSFET51を備えたものとなっている。次に、本実施の形態に係る半導体装置の構成要素について詳細に説明する。本実施の形態では、SiC基板1は、例えば、0001面から<11-20>方向に2°~10°のオフ角を有している。ここでは、SiC基板1は、0001面から<11-20>方向に4°のオフ角を有しているものとして、以下説明する。SiC基板1上には、ドリフト層2が形成されている。ドリフト層2の上部ドリフト層2のSiC基板1と反対側の部分には、第2導電型を有する不純物領域が選択的に形成されている。本実施の形態では、当該不純物領域は、半導体素子のp型の活性領域であり、その一例として、当該不純物領域をMOSFET51のp型ウェル領域3ウェル領域としている。つまり、本実施の形態では、ドリフト層2の上部には、p型ウェル領域3が選択的に形成されている。なお、図1に示されるように、p型ウェル領域3においては、端部が中央部よりも深くなっている。また、p型ウェル領域3の上部には、平面視においてp型ウェル領域3内側に、n型ソース領域4が選択的に形成されている。ドリフト層2と、当該ドリフト層2を挟む隣り合うp型ウェル領域3及びn型ソース領域4とを跨ぐ領域上に、ゲート電極6がゲート絶縁膜5を介して形成される。このように構成されたMOSFET51においては、ゲート電極6の電界に応じて、n型ソース領域4及びドリフト層2の間を電気的に接続するチャネルが、p型ウェル領域3のゲート絶縁膜5近傍の部分に形成されるものとなっている。ゲート絶縁膜5、ゲート電極6及びそれら周辺のドリフト層2上には層間絶縁膜7が形成されている。この層間絶縁膜7には、n型ソース領域4とp型ウェル領域3との両領域を跨ぐ開口が形成されている。この開口内のドリフト層2上に、ソース電極8及び金属配線10がこの順で形成されている。また、SiC基板1の底面には、ドレイン電極9が形成されている。図2及び図3は、以上のように構成された本実施の形態に係る半導体装置の製造方法を示す図である。次に、図2及び図3を用いて当該製造方法について説明する。特に、ここでは上記pn接合52の作成工程について詳細に説明する。まず、SiC基板1上に、ドリフト層2を形成する。なお、本実施の形態では、ドリフト層2は、その不純物の濃度領域が5×1014~1×1017cm3となるように形成されている。続けて、ドリフト層2上に、絶縁膜である酸化膜31と、レジスト32とをこの順に形成する。なお、本実施の形態では、酸化膜31の厚さは20nmとしている。酸化膜31は、ドライ酸化及びウェット酸化のいずれによって形成されてもよく、または、堆積によって形成されてもよい。次に、写真製版工程によってレジスト32を選択的に現像及びエッチングすることにより、レジスト32に開口パターン32aを形成する。それから、開口パターン32aが形成されたレジスト32をマスクとして、酸化膜31をエッチングすることにより、酸化膜31に第1開口部31aを形成する。以上の工程を行うことにより、図2に示す構成が得られる。それから、レジスト32を細らす工程レジスト32の開口パターン32aを広げる工程を行う。つまり、図3に示すように、第1開口部31aと、第1開口部31a周囲の酸化膜31以下、スルー酸化膜31bと呼ぶこともあるとを露出する第2開口部32bをレジスト32に形成する工程を行う。ここで、レジスト32を細らす工程としては、例えば特開2009-49363号公報に記載されているようなドライエッチングを短時間行い、当該レジスト32の周縁部分を除去することが考えられる。上述したように、本実施の形態では、酸化膜31の厚さは20nmとしていることから、スルー酸化膜31bの厚さも20nmとなっている。また、第2開口部32bの内壁から突出しているスルー酸化膜31bの寸法は、エッチングの精度や、電界緩和への有効性などを考慮して、0.3μm~1μm程度が好ましい。次に、図3に示される酸化膜31及びレジスト32からなる2層構造をマスクとして、p型の不純物をドリフト層2にイオン注入する。つまり、p型の不純物を、酸化膜31及びレジスト32を介してドリフト層2にイオン注入する。本実施の形態では、p型の不純物であるアルミニウムを、SiC基板1の表面結晶面に対して垂直方向から450~500keVのエネルギーで上記イオン注入したものとする。このようなイオン注入を、以上のような構造物に対して行うと、図3に示すように、端部が中央部よりも深いp型ウェル領域3が形成された。なお、本実施の形態では、p型ウェル領域3は、その不純物の濃度領域が1×1017~1×1019cm3となるように形成されているものとする。ここで、p型ウェル領域3において、スルー酸化膜31b下の端部が、第1開口部31a下の中央部よりも深くなった理由について考察する。一般に、シリコンなどの通常の半導体基板では、その表面が結晶方位に対してジャスト面か、オフ角を有していてもたかだか結晶方位から2°程度である。このような通常の半導体基板にその表面に対して垂直方向からイオン注入すると、不純物が基板中の原子配列の隙間を通じて所望の深さよりも基板の深い位置まで達してしまうチャネリング現象が生じる。そこで、通常の半導体基板においてイオン注入する際には、このチャネリング現象を抑制するために、半導体基板表面に対して垂直方向からずらした方位でイオン注入が一般に行われる。それに対し、SiC基板では結晶多形の制御のため、その表面が結晶方位に対して4°から8°、その範囲を広く見積もっても2°から10°のオフ角を有している。そのため、SiC基板表面に対してずらさずに垂直方向からイオン注入しても、もともとチャネリング現象が抑制されたものとなっている。その結果、第1開口部31a及び第2開口部32bを通してドリフト層2にイオン注入された不純物は、p型ウェル領域3表面から比較的浅い位置までしか到達しなかったと考えられる。一方、スルー酸化膜31b及び第2開口部32bを通してドリフト層2にイオン注入された不純物は、チャネリング現象が生じ易くなるようにスルー酸化膜31b中で適度に散乱されたことにより、p型ウェル領域3表面から比較的深い位置まで到達したと考えられる。以上の結果、スルー酸化膜31b及び第2開口部32bを通してイオン注入された不純物が、第1開口部31a及び第2開口部32bを通してイオン注入された不純物よりも、p型ウェル領域3表面から深い位置まで到達し、端部が中央部よりも深いp型ウェル領域3が形成されたと考えられる。図4は、本実施の形態に係るイオン注入により形成されたp型ウェル領域に含まれるp型の不純物の濃度の変化を、その表面からの深さ方向について調べた結果を示す図である。この図4において、○のプロットは、図3の一点鎖線a上のp型不純物の濃度、つまり、p型ウェル領域3の中央部におけるp型不純物の濃度を示す。同様に、図4において、のプロットは、図3の一点鎖線b上のp型不純物の濃度、つまり、p型ウェル領域3の端部におけるp型不純物の濃度を示す。この図4から分かるように、p型ウェル領域3に含まれるp型不純物の濃度は、p型ウェル領域3の所定深さから深くなるにつれて低減し、その低減の程度図3における傾斜は、中央部よりも端部のほうが緩やかになっている。また、p型ウェル領域3に含まれるp型不純物は、中央部よりも端部のほうが深くまで到達している。イオン注入によって、以上のようなp型ウェル領域3を形成した後、図3に示すレジスト32及び酸化膜31を除去する。その後、以上の工程により得られた構造に対してアニールを行うことにより、p型ウェル領域3などの様々な不純物領域に注入されている不純物イオンを活性化する。そして、ゲート絶縁膜5、ゲート電極6、層間絶縁膜7、ソース電極8、ドレイン電極9及び金属配線10を形成することにより、MOSFET51が完成する。以上のように構成された本実施の形態に係る半導体装置によれば、p型ウェル領域3でのp型不純物の濃度の低減の程度が、中央部よりも端部のほうが緩やかである。したがって、MOSFET51のp型ウェル領域3端部における電界集中を緩和できることから、半導体装置の信頼性を向上させることができる。また、本実施の形態に係る半導体装置の製造方法によれば、以上のような端部及び中央部における深さ及び濃度変化が異なるp型ウェル領域3を、1回のイオン注入工程で製造することができるので、製造コストを低減することができる。なお、以上の説明では、両端部が中央部よりも濃度変化が緩やかでかつ深くまで達するp型ウェル領域3を形成した。しかしこれに限ったものではなく、終端側の端部のみが、中央部よりも濃度変化が緩やかでかつ深くまで達するp型ウェル領域3を形成するようにしてもよい。このようなp型ウェル領域3を形成するためには、例えば、図3に示される第2開口部32bとして、第1開口部31aと、終端側のみのスルー酸化膜31bとを露出する開口部を形成すればよい。また、以上の説明では、スルー酸化膜31bの厚さは20nmであるものとした。ここで、図5に、エネルギーを450keV、イオン注入量を3×1013cm2として、p型不純物であるアルミニウムをドリフト層2にイオン注入したときの不純物濃度を、深さ方向について調べた結果を示す。この図5に示されるように、厚さが20~100nmであるスルー酸化膜31bを設けた場合の濃度は、スルー酸化膜31bが設けられていない場合の濃度よりも、深さ方向に対する低減が緩やかである。したがって、上記イオン注入の条件においては、厚さが20~100nmであるスルー酸化膜31bを用いることができる。なお、スルー酸化膜31bとして説明されたスルー絶縁膜は、シリコン酸化膜と同程度の密度の非結晶からなる絶縁膜であれば、酸化膜に限ったものではなく、また、スルー酸化膜31bを含むスルー絶縁膜の膜厚は、その材料、イオン注入の条件、不純物の種類によって適宜変更されるべきであると考えられる。また、以上の説明では、ドリフト層2にp型不純物であるアルミニウムをイオン注入するものとした。ここで、図6に、スルー酸化膜31bの厚さを20nmとして、様々な不純物をイオン注入したときの不純物濃度を、深さ方向について調べた結果を示す。ここでは、エネルギーを110keV、イオン注入量を1.4×1013cm2として、アルミニウムAlをイオン注入した場合の結果と、エネルギーを250keV、イオン注入量を3.0×1012cm2として、p型不純物であるボロンBをイオン注入した場合の結果と、エネルギーを350keV、イオン注入量を5.3×1013cm2として、n型不純物である窒素Nをイオン注入した場合の結果とが示されている。この図6に示されるように、ボロンを用いた場合でも、スルー酸化膜31bがある場合の濃度は、スルー酸化膜31bがない場合の濃度よりも、深さ方向に対する低減が緩やかとなることから、アルミニウムの代わりにボロンを用いることができる。また、窒素を用いた場合でも、スルー酸化膜31bがある場合の濃度は、スルー酸化膜31bがない場合の濃度よりも、深さ方向に対する低減が緩やかとなっている。したがって、上述のp型ウェル領域3のプロファイルと同様の傾向を有するn型ウェル領域を、p型の半導体層に形成することができる。また、以上の説明では、SiC基板1を例に説明したが、オフ角を有する半導体基板であればよく、シリコン基板や、GaN基板などにも適用できると考えられる。<実施の形態2>本発明の実施の形態2に係る半導体装置の構成は、実施の形態1とほぼ同じである。本実施の形態では、実施の形態1と製造方法が異なっている。なお、本実施の形態において、実施の形態1と同一または類似する部位には同一の符号を付与し、重複する詳細な説明は省略する。図7及び図8は、本実施の形態に係る半導体装置の製造方法を示す図であり、図2及び図3とそれぞれ対応している。以下、図7及び図8を用いて当該製造方法について説明する。まず、SiC基板1上に、ドリフト層2と、絶縁膜である酸化膜31と、レジスト32とをこの順に形成する。そして、写真製版工程によってレジスト32を選択的に現像及びエッチングすることにより、レジスト32に開口パターン32aを形成する。それから、開口パターン32aが形成されたレジスト32をマスクとして、酸化膜31をエッチングすることにより、酸化膜31に第1開口部31aを形成する。この際、図7に示すように、酸化膜31が、第1開口部31a周辺に例えば0.3μm以上1μm以下の横幅を持つテーパ形状を有するように、酸化膜31に対するエッチングの条件を適切に選択する。それから、実施の形態1と同様に、レジストを細らす工程を行う。酸化膜31が上述のようにエッチングされていることから、図8に示すように、本実施の形態に係るスルー酸化膜31bは、第1開口部31a周辺にテーパ形状を有している。次に、実施の形態1と同様にしてイオン注入を行う。本実施の形態では、テーパ形状を有するスルー酸化膜31bを通してイオン注入することから、実施の形態1で説明した構造を有するだけでなく、横方向に対しても濃度変化が緩やかなp型ウェル領域3がドリフト層2に形成される。それから、実施の形態1と同様に、レジスト32及び酸化膜31の除去と、アニールとを行い、その後、ゲート絶縁膜5、ゲート電極6、層間絶縁膜7、ソース電極8、ドレイン電極9及び金属配線10を形成することにより、MOSFET51が完成する。以上のような本実施の形態に係る半導体装置の製造方法によれば、実施の形態1と同様の効果を得ることができるだけでなく、横方向に対しても濃度変化が緩やかなp型ウェル領域3をドリフト層2に形成することができる。したがって、MOSFET51のp型ウェル領域3端部における電界集中をより緩和することができることから、半導体装置の信頼性をより向上させることができる。なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。