"第1導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、上記キャリア走行部および上記段部を覆う絶縁膜を形成し、上記絶縁膜上にゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。第1導電型の炭化けい素半導体層と、上記第1導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、上記ソース部とドレイン部のうちの少なくとも一方は、エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、上記絶縁膜上に形成されたゲート電極とを備え、上記キャリア走行部は、上記段部から延びるように形成された積層欠陥部を有することを特徴とする電界効果トランジスタ。請求項2に記載の電界効果トランジスタにおいて、上記ソース部とドレイン部は、上記第1導電型の炭化けい素半導体層上に形成された第2導電型の炭化けい素半導体層で作製されており、横型MOSFETであることを特徴とする電界効果トランジスタ。請求項2に記載の電界効果トランジスタにおいて、上記ソース部とドレイン部は、第2導電型の炭化けい素半導体層で作製され、上記ソース部をなす第2導電型の炭化けい素半導体層が上記第1導電型の炭化けい素半導体層上に形成され、上記ドレイン部をなす第2導電型の炭化けい素半導体層上に上記第1導電型の炭化けい素半導体層が形成されており、縦型MOSFETであることを特徴とする電界効果トランジスタ。請求項4に記載の電界効果トランジスタにおいて、上記第1導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向が、上記第1導電型の炭化けい素半導体層の層厚方向であり、トレンチゲート型MOSFETであることを特徴とする電界効果トランジスタ。請求項2から5のいずれか1つに記載の電界効果トランジスタがゲート部に組み込まれていることを特徴とする絶縁ゲートバイポーラトランジスタ。請求項1に記載の電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込むことを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。そこで、この発明の課題は、ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供することにある。上記課題を解決するため、この発明の電界効果トランジスタの製造方法は、第1導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部のうちの少なくとも一方をエッチングして、上記ソース部と上記ドレイン部との間の上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出している段部を上記ソース部と上記ドレイン部のうちの少なくとも一方に形成し、上記段部から延びる積層欠陥部を上記キャリア走行部に形成し、上記キャリア走行部および上記段部を覆う絶縁膜を形成し、上記絶縁膜上にゲート電極を形成することを特徴としている。この発明の電界効果トランジスタの製造方法によれば、上記キャリア走行部に形成された積層欠陥部は、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するSiCMOSFETを作製できる。また、この発明の電界効果トランジスタは、第1導電型の炭化けい素半導体層と、上記第1導電型の炭化けい素半導体層のキャリア走行部を挟むように形成されたソース部とドレイン部とを備え、上記ソース部とドレイン部のうちの少なくとも一方は、エッチングによって上記キャリア走行部に隣接していると共に上記キャリア走行部に沿って突出するように形成された段部を有し、さらに、上記キャリア走行部および上記段部を覆う絶縁膜と、上記絶縁膜上に形成されたゲート電極とを備え、上記キャリア走行部は、上記段部から延びるように形成された積層欠陥部を有することを特徴としている。この発明の電界効果トランジスタによれば、上記キャリア走行部に形成された積層欠陥部は、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を実現できる。また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、上記第1導電型の炭化けい素半導体層上に形成された第2導電型の炭化けい素半導体層で作製されており、横型MOSFETである。この実施形態によれば、高チャネル移動度で低オン抵抗の横型MOSFETを実現でき、低損失なパワーMOSFET構造を実現できる。また、一実施形態の電界効果トランジスタでは、上記ソース部とドレイン部は、第2導電型の炭化けい素半導体層で作製され、上記ソース部をなす第2導電型の炭化けい素半導体層が上記第1導電型の炭化けい素半導体層上に形成され、上記ドレイン部をなす第2導電型の炭化けい素半導体層上に上記第1導電型の炭化けい素半導体層が形成されており、縦型MOSFETである。この実施形態によれば、高チャネル移動度で低オン抵抗の縦型MOSFETを実現でき、低損失なパワーMOSFET構造を実現できる。また、一実施形態の電界効果トランジスタでは、上記第1導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第1導電型の炭化けい素半導体層の層厚方向と交差する方向であり、二重拡散構造MOSFETである。この実施形態によれば、高チャネル移動度で低オン抵抗の二重拡散構造MOSFETを実現でき、低損失なパワーMOSFET構造を実現できる。また、一実施形態の電界効果トランジスタでは、上記第1導電型の炭化けい素半導体層のキャリア走行部のキャリア走行方向は、上記第1導電型の炭化けい素半導体層の層厚方向であり、トレンチゲート型MOSFETである。この実施形態によれば、高チャネル移動度で低オン抵抗のトレンチゲート型MOSFETを実現でき、低損失なパワーMOSFET構造を実現できる。また、一実施形態の絶縁ゲートバイポーラトランジスタは、上記電界効果トランジスタがゲート部に組み込まれていることで、高いチャネル移動度と低いオン抵抗を実現できる。また、一実施形態の絶縁ゲートバイポーラトランジスタの製造方法では、上記電界効果トランジスタの製造方法で作製される電界効果トランジスタを、ゲート部に組み込む。この発明の電界効果トランジスタの製造方法によれば、キャリア走行部に形成された積層欠陥部は、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部を形成でき、高いチャネル移動度と低いオン抵抗を有するSiCMOSFETを作製できる。以下、この発明を図示の実施の形態により詳細に説明する。図1に、この発明の電界効果トランジスタの実施形態としての横型MOSFET1の断面を示す。この横型MOSFET1の製造工程では、n型の4H型SiCで作製した基板11の上に、以下に説明する半導体層を形成する。なお、4H型のHは六方晶を表し、4H型の4は原子積層が4層周期となる結晶構造を表している。この第1実施形態の横型MOSFET1の製造工程では、上記n型の4H型SiC基板11上に、n型4H-SiCをエピタキシャル成長させて、後述するように、横型MOSFET1を作製する。図1に示すn型の4H型SiC基板11は、改良レーリー法によって成長させたインゴットをオフ角θを4度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、0~8度が望ましい。ホール効果測定法によって求めたn型SiC基板11のキャリヤ密度は8×1018cm-3、厚さは400μmである。上記n型の4H型SiC基板11のC面に、CVD法によって窒素ドープn型SiC層をエピタキシャル成長で形成する。また、上記窒素ドープn型SiC層であるn型成長層が、図1に示すn型ボディ領域12となる。このn型ボディ領域12となるn型成長層は、ドナー密度5×1015cm-3、膜厚は5μmである。上記n型SiCボディ領域12を形成する工程では、シラン、プロパン、窒素および水素を供給する。この工程の処理時間は20分である。上述のようなエピタキシャル成長により、この実施形態の横型MOSFET1用のSiCエピタキシャルウェハができる。そして、この実施形態用のSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図1に示す横型MOSFET1を作製できる。まず、図2Aに示すように、上記SiCエピタキシャルウェハの上記n型成長層112の表面にレジストが塗布された後、露光および現像が行なわれ、所望のソース13ドレイン15となる領域間のチャネルが形成される領域が開口したレジスト膜が形成される。次に、上記レジスト膜上および上記開口に露出した上記n型成長層112の表面にタングステン膜が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される。これにより、上記n型成長層112のチャネルが形成される領域上に残された上記タングステン膜201をマスクとして、AlBなどのp型不純物がイオン注入により上記n型成長層112に導入される。これにより、ソース13ドレイン15となるpウェル115が形成される。このpウェル115の深さは、例えば、1μmである。なお、ソース13ドレイン15となるpウェル115は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、n型成長層112のソースドレインを形成する領域をエッチングした後、エピタキシャル成長を行うことにより、n型成長層112上に高濃度のドーパントを含む埋込選択成長層としてのpウェルを形成してもよい。次に、上記マスクとしてのタングステン膜201を除去する。次に、図2Bに示すように、リソグラフィー法により、SiO2をパターニングして、ゲート絶縁膜19が形成される領域にマスク部材203を形成し、RIEにより、上記ソース13ドレイン15となるpウェルのうち、上記SiO2によるマスク部材203から露出した領域を例えば05μmの深さにエッチングする。これにより、上記キャリア走行部14に隣接していると共に上記キャリア走行部14に沿って突出している段部1617を有するソース13ドレイン15が形成される。次に、上記ソース13ドレイン15が有する段部1617の段差面16A17AにUV光もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーを照射して、図1に示すように、段部1617からキャリア走行部14に延びる積層欠陥部18を形成する。すなわち、上記RIEによって上記ソース13ドレイン15をエッチングした際に、図3に示すように、段部16の段差面16Aに多数の表面欠陥25が形成され、上記紫外光照射によって、表面欠陥25が積層欠陥26に拡張する。段部17も同様である。次に、上記SiO2からなるマスク部材203を除去する。次に、ゲート絶縁膜19としてのSiO2膜の形成工程では、上記ソース13ドレイン15上にレジスト膜204が形成される。このレジスト膜204は、上記n型ドリフト層12のキャリア走行部14上および上記ソース13ドレイン15の段部1617上の領域が開口している。すなわち、上記レジスト膜204は、上記ゲート絶縁膜19が形成される領域が開口している。そして、このレジスト膜204の開口に露出した上記ゲート絶縁膜19が形成される領域および上記レジスト膜204上にSiO2膜が形成される。その後、上記レジスト膜204上のSiO2膜が上記レジスト膜204とともに除去される。これにより、図1に示すゲート絶縁膜19が形成される。次に、図1に示すように、Ni膜からなるソース電極20ドレイン電極21を、例えばリフトオフ法などを用いて、上記ソース13ドレイン15上に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記SiO2ゲート絶縁膜19の上にMo電極を形成しゲート電極22とする。こうして完成した本実施形態の横型MOSFET1によれば、上記キャリア走行部14に形成された積層欠陥部18は、図4に示すように、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部14を形成でき、高いチャネル移動度と低いオン抵抗を有するSiCMOSFET1を実現できる。具体的一例として、キャリア走行部14に積層欠陥部18が形成されていない比較例では、チャネル移動度が10であったものが、本実施形態では、チャネル移動度が100に向上した。尚、上記実施形態では、ソース13ドレイン15の導電型をp型としキャリア走行部14の導電型をn型としたが、逆に、ソース13ドレイン15の導電型をn型としキャリア走行部14の導電型をp型としてもよい。また、上記実施形態では、ソース13とドレイン15の両方に段部1617を形成して紫外線もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーの照射により積層欠陥部18をキャリア走行部14に形成したが、ソースとドレインのいずれか一方に段部を形成し、段部に紫外線もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーを照射してキャリア走行部14に積層欠陥部を形成してもよい。図5に、この発明の電界効果トランジスタの実施形態としての2重拡散縦型MOSFET30の断面を示す。この縦型MOSFET30の製造工程では、n型の4H型SiCで作製した基板31の上に、以下に説明する半導体層を形成する。この第2実施形態の製造工程では、上記n型の4H型SiC基板31上に、n型4H-SiCをエピタキシャル成長させて、後述するように、縦型MOSFET30を作製する。図5に示すn型の4H型SiC基板31は、改良レーリー法によって成長させたインゴットをオフ角θを4度にしてスライスし、鏡面研磨することによって作製した。なお、上記オフ角θは、0~8度が望ましい。ホール効果測定法によって求めたn型SiC基板31のキャリヤ密度は8×1018cm-3、厚さは400μmである。上記n型の4H型SiC基板31のC面に、CVD法によって窒素ドープn型SiC層をエピタキシャル成長で形成する。また、上記窒素ドープn型SiC層であるn型成長層が、図5に示すn型ドリフト層32となる。このn型ドリフト層32は、ドナー密度5×1015cm-3、膜厚は75μmである。上記n型SiCドレイン32を形成する工程では、シラン、プロパン、窒素および水素を供給する。この工程の処理時間は300分である。上述のようなエピタキシャル成長により、この実施形態の縦型MOSFET30用のSiCエピタキシャルウェハができる。そして、この実施形態用のSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図5に示す縦型MOSFET30を作製できる。まず、図6Aに示すように、上記SiCエピタキシャルウェハの上記n型成長層132の表面にレジストが塗布された後、露光および現像が行なわれ、所望のpウェル133となる領域間の領域が開口したレジスト膜が形成される。次に、上記レジスト膜上および上記開口に露出した上記n型成長層132の表面にタングステン膜が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される。これにより、上記n型成長層132のチャネルが形成される領域間に残された上記タングステン膜301をマスクとして、AlBなどのp型不純物がイオン注入により上記n型成長層132に導入される。これにより、pウェル133が形成される。このpウェル133の深さは、例えば、1μmである。なお、pウェル133は埋込選択成長により作製してもよい。例えば、プラズマエッチング等により、n型成長層132のpウェル133を形成する領域をエッチングした後、エピタキシャル成長を行うことにより、n型成長層132上に高濃度のドーパントを含む埋込選択成長層としてのpウェルを形成してもよい。次に、上記マスクとしてのタングステン膜301を除去する。次に、上記n型成長層132の表面およびpウェル133の表面にレジストが塗布された後、露光および現像が行なわれ、上記n型成長層132の表面からpウェル133の表面に達する領域が開口したレジスト膜が形成される。次に、上記レジスト膜上および上記開口に露出した上記n型成長層132pウェル133の表面にタングステン膜が形成された後、上記レジスト膜上のタングステン膜が上記レジスト膜と共に除去される。これにより、図6Bに示すように、上記n型成長層132およびpウェル133の表面上にマスクとしてタングステン膜302が残される。このタングステン膜302をマスクとして、リンなどのn型不純物がイオン注入によりpウェル133に導入される。これにより、上記pウェル133にnウェル135が形成される。次に、上記マスクとしてのタングステン膜302を除去する。次に、図6Cに示すように、リソグラフィー法により、SiO2をパターニングして、マスク材304を形成する。このマスク材304は上記pウェル33の表面から予め定められた寸法だけn型成長層132と上記nウェル13の表面上に延在している。そして、RIEにより、上記n型成長層132nウェル135のうち、上記SiO2によるマスク材304から露出した領域を例えば0.5μmの深さにエッチングする。これにより、図5に示すように、段部36を有するnソース領域35と、段部37を有するn-ドレイン領域32が形成される。上記nソース領域35の段部36および上記n-ドレイン領域32の段部37は、上記キャリア走行部44に隣接していると共に上記キャリア走行部44に沿って突出している。次に、上記nソース領域35n-ドレイン領域32が有する段部3637の段差面36A37AにUV光を照射して、図5に示すように上記段部3637から上記キャリア走行部44に延びる積層欠陥部38を形成する。すなわち、上記RIEによって上記ソース領域35ドレイン領域32をエッチングした際に、上記段部3637の段差面36A37Aに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。次に、上記SiO2からなるマスク部材304を除去する。次に、ゲート絶縁膜39としてのSiO2膜の形成工程では、上記ソース領域35上にレジスト膜が形成される。このレジスト膜は、上記段部36キャリア走行部44ドレイン領域32上の領域が開口している。すなわち、上記レジスト膜は、上記ゲート絶縁膜39が形成される領域が開口している。そして、このレジスト膜の開口に露出したゲート絶縁膜39が形成される領域および上記レジスト膜上にSiO2膜が形成される。その後、上記レジスト膜上のSiO2膜が上記レジスト膜とともに除去される。これにより、図5に示すゲート絶縁膜39が形成される。次に、図5に示すように、Ni膜からなるソース電極41を上記ソース領域35上に形成し、Ni膜からなるドレイン電極42を、n型SiC基板31の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、上記SiO2ゲート絶縁膜39の上にMo電極を形成しゲート電極40とする。こうして完成した本実施形態の縦型MOSFET30によれば、上記キャリア走行部44に形成された積層欠陥部38は、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部44を形成でき、高いチャネル移動度と低いオン抵抗を有するSiCMOSFET30を実現できる。具体的一例として、キャリア走行部44に積層欠陥部38が形成されていない比較例では、チャネル移動度が100であったものが、本実施形態では、チャネル移動度が300に向上した。尚、上記実施形態では、ソース35ドレイン32の導電型をn型としキャリア走行部44の導電型をp型としたが、逆に、ソース35ドレイン32の導電型をp型としキャリア走行部44の導電型をn型としてもよい。また、上記実施形態では、nソース領域35とn型ドレイン領域32の両方に段部3637を形成して紫外線もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーを照射して積層欠陥部38をキャリア走行部44に形成したが、ソース領域35とドレイン領域32のいずれか一方に段部を形成し、その段部に紫外線もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーを照射してキャリア走行部44に積層欠陥部を形成してもよい。図7に、この発明の電界効果トランジスタの実施形態としてトレンチゲート型MOSFETである縦型MOSFET50の断面を示す。この縦型MOSFET50の製造工程では、n型の4H型SiCで作製した基板61の上に、以下に説明する半導体層を形成する。この第3実施形態の縦型MOSFET50の製造工程では、上記n型の4H型SiC基板61上に、n型4H-SiC層、p型4H-SiC層、n型4H-SiC層の順番で3つの層をエピタキシャル成長させて、以下に説明するようにして、縦型MOSFET50を作製した。図7に示すn型の4H型SiC基板61は、改良レーリー法によって成長させたインゴットを{11-20}面でオフ角なしでスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたn型SiC基板61のキャリヤ密度は8×1018cm-3、厚さは400μmである。図8Aに示すように、上記n型の4H型SiC基板61のC面に、CVD法によって窒素ドープn型SiC層をエピタキシャル成長で形成する。この窒素ドープn型SiC層であるn型成長層162が、図7に示すn型ドリフト層62となる。このn型ドリフト層62となるn型成長層162は、ドナー密度5×1015cm-3、膜厚は75μmである。また、上記n型成長層162上にアルミニウムドープp型SiC層であるp型成長層163をエピタキシャル成長で形成する。このキャリア走行層63となるp型成長層163は、アクセプタ密度2×1017cm-3、膜厚は2μmである。また、上記p型成長層163上に窒素ドープn型SiC層であるn型成長層165をエピタキシャル成長で形成する。このn型ソース領域65となるn型成長層165は、ドナー密度1×1018cm-3、膜厚は075μmである。以下に、上記n型成長層162p型成長層163n型成長層165の作製時の処理条件を説明する。先ず、この実施形態の縦型MOSFET50の製造工程では、材料ガスとして、シランおよびプロパンを用いる。ドーパントガスとして窒素およびトリメチルアルミニウム3を用いる。また、キャリアガスとして水素を用いる。各ガスの流量は、sccmまたは、slmで表す。圧力は、kPaで表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記SiC基板61の温度は1550°Cに保たれており、処理チャンバー内の圧力は56kPaに保たれている。上記n型の4H型SiC基板61のC面に、上記n型SiCドレイン層62となるn型成長層162を形成する工程では、シラン、プロパン、窒素および水素を供給する。この工程の処理時間は300分である。次に、上記n型成長層162上に、キャリア走行層63となるp型成長層163を形成する工程では、シラン、プロパン、トリメチルアルミニウムおよびキャリアガスとしての水素を供給する。この工程の処理時間は11分である。次に、プラズマエッチング等により、p型成長層163のn型成長層165を形成する領域をエッチングした後、上記p型成長層163上に、n型ソース領域65となるn型成長層165を埋込選択成長により形成する。この工程では、シラン、プロパン、窒素およびキャリアガスとしての水素を供給する。この工程の処理時間は3分である。上記の各形成工程の処理により、この第3実施形態の縦型MOSFET50用のSiCエピタキシャルウェハを作製できる。そして、上述のようなエピタキシャル成長の後、この第3実施形態用のSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図7に示す縦型MOSFET50を作製できる。まず、図8Aに示すように、リソグラフィー法により、SiO2をパターニングして、マスク材501を形成する。このマスク材501は、所望のエッチング領域が開口している。そして、RIEにより、上記n型成長層165のうち、上記SiO2によるマスク材501の開口に対応した領域を例えば05μmの深さにエッチングする。これにより、図8Aに示すように、上記n型成長層165に凹部167が形成される。また、上記エッチング時に、上記凹部167の底面に多数の表面欠陥が形成される。次に、上記マスク材501を除去してから、図8Bに示すように、リソグラフィー法により、SiO2をパターニングして、マスク材502を形成する。このマスク材502は、上記n型成長層165の凹部167の外から凹部167内まで達していて、上記凹部167内の所望領域が開口している。そして、RIEにより、上記n型成長層165p型成長層163n型成長層162のうち、上記マスク材502の開口に対応した領域を例えば20μmの深さにエッチングする。これにより、図8Bに示すように、上記n型成長層165p型成長層163n型成長層162にわたる凹部168が形成される。これにより、n型SiCドレイン層62,キャリア走行層63,n型ソース領域65が形成され、このn型ソース領域65に段部68が形成される。上記マスク材502を除去してから、この段部68の段差面68AにUV光もしくはSiCバンドギャップよりも大きいエネルギーを持つ光、例えば窒素レーザーを照射して、図7に示すように、段部68からキャリア走行部74に延びる積層欠陥部78を形成する。すなわち、上記RIEによって上記ソース領域65となるn型成長層165をエッチングした際に、上記段部68の段差面68Aに多数の表面欠陥が形成されるが、上記紫外光照射によって、上記表面欠陥が積層欠陥に拡張する。次に、図8Cに示すように、MOS構造を形成するためのSiO2膜をCVDにより堆積させ、絶縁膜69を形成する。次に、図7に示すように、n型SiCソース領域65にNiを蒸着してソース電極71とする。また、Ni膜からなるドレイン電極72を、n型の4H型SiC基板61の裏面に形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、SiO2ゲート絶縁膜69の上にMo電極を形成しゲート電極70とする。こうして完成した本実施形態の縦型MOSFET50によれば、上記キャリア走行部74に形成された積層欠陥部68は、3C‐SiCの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。よって、2次元ガスのような状態を得ることができて、キャリア密度が増大し、ドーピング密度を増やすことなく、高濃度なキャリア走行部74を形成でき、高いチャネル移動度と低いオン抵抗を有するSiC縦型MOSFET50を実現できる。具体的一例として、キャリア走行部74に積層欠陥部68が形成されていない比較例では、チャネル移動度が100であったものが、本実施形態では、チャネル移動度が300に向上した。尚、上記実施形態では、ソース65ドレイン62の導電型をn型としキャリア走行部74の導電型をp型としたが、逆に、ソース65ドレイン62の導電型をp型としキャリア走行部44の導電型をn型としてもよい。上述した第1第2第3実施形態のSiCMOSFETは、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組込んで使用される。上記各実施形態を電力制御装置に組み込むことで、通電時の損失も抑制することができ、大電流での使用が可能になる。なお、上記第1~第3実施形態では、ゲート絶縁膜をシリコン酸化膜としたが、シリコン窒化膜としてもよい。さらに、上記第2実施形態の2重拡散縦型MOSFET30におけるn型SiC基板31に替えて、高濃度不純物のpSiC層を備えることでIGBTを構成してもよい。このIGBTは、上記高濃度不純物のpSiC層n型SiC層32pウェル33によるpnpトランジスタ部と、ゲート電極40ゲート絶縁膜39nソース領域35pウェル33n型SiC層32によるMOSFET部とで構成される。また、上記第3実施形態の縦型MOSFET50におけるn型SiC基板61に替えて、高濃度不純物のpSiC層を備えることでIGBTを構成してもよい。このようなIGBTにより、低損失なスイッチング素子を得ることができ、産業分野鉄道などの車両分野送電などの電力系統分野等に適用可能となる。"