複数の不揮発半導体記憶媒体と、前記複数の不揮発半導体記憶媒体に接続された1以上のインタフェースデバイスである媒体インタフェース群を有する制御回路と、複数のスイッチとを有し、各不揮発半導体記憶媒体は、複数の不揮発チップを有し、前記媒体インタフェース群と前記複数のスイッチとがデータバスを介して接続され、各スイッチと、各2以上の不揮発チップとが、データバスを介して接続され、前記スイッチは、前記媒体インタフェース群に接続されているデータバスとそのスイッチに接続されている複数の不揮発チップのいずれかに接続されているデータバスとの接続を切り替えるよう構成されており、前記制御回路は、ライト対象のデータを複数のデータ要素に分割し、前記複数のスイッチを制御することにより接続を切り替えて、前記複数のデータ要素を複数の不揮発チップに分散して送信し、不揮発半導体記憶システム。請求項1記載の不揮発半導体記憶システムであって、前記媒体インタフェース群に、複数のチップイネーブル信号線が接続され、各チップイネーブル信号線が、2以上の不揮発チップに共通となっている、不揮発半導体記憶システム。請求項2記載の不揮発半導体記憶システムであって、前記チップイネーブル信号線を共通とする前記複数の不揮発チップは、異なるスイッチに接続された2以上の不揮発チップである、不揮発半導体記憶システム。請求項3記載の不揮発半導体記憶システムであって、前記複数のチップイネーブル信号は、第1及び第2のチップイネーブル信号線を含み、A前記制御回路は、前記第1のチップイネーブル信号線を介してチップイネーブル信号を送信し、且つ、前記異なるスイッチのそれぞれを、前記第1のチップイネーブル信号線を介してチップイネーブル信号を受ける不揮発チップが接続先となるよう制御し、B前記制御回路は、前記複数のデータ要素のうちの連続する2以上のデータ要素を、前記第1のチップイネーブル信号線を共通とする2以上の不揮発チップに並行して送信し、C前記制御回路は、前記Bでデータ要素を受けた不揮発チップに接続されているスイッチの接続先を、前記第2のチップイネーブル信号線を介してチップイネーブル信号を受けることになる不揮発チップに切り替え、D前記制御回路は、前記第2のチップイネーブル信号線を介してチップイネーブル信号を送信し、E前記制御回路は、前記複数のデータ要素のうちの残りのうちの連続する2以上のデータ要素を、前記第2のチップイネーブル信号線を共通とする2以上の不揮発チップに並行して送信する、不揮発半導体記憶システム。請求項4記載の不揮発半導体記憶システムであって、前記不揮発半導体記憶媒体が、NAND型のフラッシュメモリである、不揮発半導体記憶システム。請求項5記載の不揮発半導体記憶システムであって、前記制御回路が、チップイネーブル信号線毎に、ブロックに対して行われた消去処理の回数の合計を管理し、複数のデータ要素の転送先として選択される不揮発チップは、消去処理が最も少ないチップイネーブル信号を共通にする複数の不揮発チップであり、不揮発チップにおいてデータ要素の書込み先となるブロックは、消去回数が最も少ないブロックである、不揮発半導体記憶システム。請求項6記載の不揮発半導体記憶システムであって、N個の不揮発半導体記憶媒体Nは1以上の整数毎に、前記媒体インタフェースがあり、各不揮発チップは、複数のブロックを有しており、前記制御回路は、リクラメーション処理を行うように構成されており、前記リクラメーション処理において、前記制御回路は、r1複数のブロックから移動元のブロックを選択し、r2前記複数のブロックから移動先のブロックを決定し、r3前記移動先ブロックに、前記移動元ブロックのページ内の有効データを移動し、r4前記移動元ブロックからデータを消去する消去処理を行い、前記r2において、前記移動先ブロックは、前記移動元ブロックを有する不揮発チップとデータ通信可能な媒体インタフェースとデータ通信可能な不揮発チップから決定される、不揮発半導体記憶システム。請求項2記載の不揮発半導体記憶システムであって、チップイネーブルスイッチを更に有し、前記チップイネーブルスイッチに、前記媒体インタフェース群に接続されたチップイネーブル信号線と、前記媒体インタフェースの配下にある2以上の不揮発チップに接続された複数のチップイネーブル信号線とが接続されており、前記チップイネーブルスイッチは、前記媒体インタフェース群に接続されている前記チップイネーブル信号線と、前記2以上の不揮発チップのいずれかに接続されているチップイネーブル信号線との接続を切り替えるスイッチである、不揮発半導体記憶システム。請求項1記載の不揮発半導体記憶システムであって、各不揮発チップは、複数の記憶領域である複数のチップ領域で構成されており、N個の不揮発半導体記憶媒体Nは1以上の整数毎に、前記媒体インタフェースがあり、前記制御回路は、リクラメーション処理を行うように構成されており、前記リクラメーション処理において、前記制御回路は、r1複数のチップ領域から移動元のチップ領域を選択し、r2前記複数のチップ領域から移動先のチップ領域を決定し、r3前記移動先チップ領域に、前記移動元チップ領域の有効なデータを移動し、r4前記移動元チップ領域からデータを消去する消去処理を行い、前記r2において、前記移動先チップ領域は、前記移動元チップ領域を有する不揮発チップとデータ通信可能な媒体インタフェースとデータ通信可能な不揮発チップから決定される、不揮発半導体記憶システム。請求項9記載の不揮発半導体記憶システムであって、各媒体インタフェースに、2以上のデータバスを介して2以上の前記スイッチが接続され、前記移動元ブロックと前記移動先ブロックが、同一のデータバスを介してデータ通信可能な1以上の不揮発チップに存在する、不揮発半導体記憶システム。請求項9記載の不揮発半導体記憶システムであって、前記r2で、前記制御回路は、前記移動元チップ領域を有する不揮発チップとデータ通信するためのデータバスと同じデータバスを介してデータ通信可能な1以上の不揮発チップに空きのチップ領域が所定数以上あるか否か判断し、その判断の結果が肯定的であれば、その1以上の不揮発チップからいずれかの空きのチップ領域を移動先チップ領域として決定し、その判断の結果が否定的であれば、前記移動元チップ領域を有する不揮発チップとデータ通信可能な媒体インタフェースと異なる媒体インタフェースとデータ通信可能な2以上の不揮発チップから空きのチップ領域を移動先チップ領域として決定する、不揮発半導体記憶システム。請求項9記載の不揮発半導体記憶システムであって、前記媒体インタフェース群に、複数のチップイネーブル信号線が接続され、各チップイネーブル信号線が、2以上の不揮発チップに共通となっており、前記r1で、前記移行元ブロックとして、同一のチップイネーブル信号線に接続された複数の不揮発チップから複数のチップ領域が選択され、前記r2で、複数の移行元ブロックについて、同一のチップイネーブル信号線に接続された複数のチップ領域が移行先チップ領域として選択され、前記r3で、チップイネーブル信号を共通とする複数の移行元チップ領域から、チップイネーブル信号を共通とする複数の移行先チップ領域に、有効データが移動される、不揮発半導体記憶システム。請求項1記載の不揮発半導体記憶システムであって、前記媒体インタフェース群に、複数のチップイネーブル信号線が接続され、各チップイネーブル信号線が、2以上の不揮発チップに共通となっており、前記制御回路が、チップイネーブル信号線毎に、チップ領域に対して行われた消去処理の回数の合計を管理し、複数のデータ要素の転送先として選択される不揮発チップは、消去処理が最も少ないチップイネーブル信号を共通にする複数の不揮発チップであり、不揮発チップにおいてデータ要素の書込み先となるチップ領域は、消去回数が最も少ないチップ領域である、不揮発半導体記憶システム。請求項1記載の不揮発半導体記憶システムであって、1以上の第1種の不揮発記憶装置と、1以上の第2種の不揮発記憶装置と、前記第1種及び第2種の不揮発記憶装置とホスト装置とに接続され、前記ホスト装置からライトコマンドを受信し、そのライトコマンドに従うライト対象のデータを、前記第1種の不揮発記憶装置に送信する上位のコントローラとを有し、前記第1種の不揮発記憶装置が、前記複数の不揮発半導体記憶媒体と、前記制御回路と、前記複数のスイッチとを有し、前記第2種の不揮発記憶装置は、前記第1種の不揮発記憶装置と種類の異なる記憶装置であり、前記上位のコントローラは、前記第1種の不揮発記憶装置内、又は、複数の前記第1種の不揮発記憶装置間でのデータ転送における転送単位のデータ量を、前記第2種の不揮発記憶装置が関わるデータ転送の転送単位のデータ量よりも大きくするように制御する、不揮発半導体記憶システム。請求項1記載の不揮発半導体記憶システムであって、複数の媒体パッケージを有し、各媒体パッケージが、前記複数の不揮発半導体記憶媒体と、前記制御回路と、前記複数のスイッチとを有し、不揮発半導体記憶媒体毎に、媒体回路が存在し、前記媒体回路が、2以上の不揮発チップと1以上のスイッチとを有し、前記制御回路が、前記媒体パッケージの中央に配置され、前記制御回路の第1の側に、媒体回路が存在し、前記制御回路の第2の側に、別の媒体回路が存在し、前記第2の側は、前記第1の側の反対側である、不揮発半導体記憶システム。不揮発半導体記憶デバイスにおいても、記憶容量の増加が要請されている。記憶容量を増加させるためには、搭載する不揮発チップを増加させることが必要であるが、より多くの不揮発チップを搭載するようにすると、不揮発チップに接続されるインタフェースデバイスを含んだ回路以下、制御回路、例えばASICApplicationSpecificIntegratedCircuitには、複数の不揮発チップに各種信号を送信するためのバスを接続するためのピンを用意しておく必要がある。このため、不揮発半導体記憶デバイスの記憶容量を増加させようとすると、制御回路のサイズが大きくなってしまう。一方、制御回路のサイズを小さくすると、接続可能な不揮発チップの数が少なくなり、記憶容量を増加させることが困難である。また、多数の不揮発チップを接続すると効率よくデータ転送をすることが困難である。本発明の目的は、制御回路のサイズを抑えつつ、搭載できる不揮発チップの数を増加させ、効率よくデータ転送することのできる技術を提供することにある。不揮発半導体記憶システムが、a複数の不揮発半導体記憶媒体と、b複数の不揮発半導体記憶媒体に接続された媒体インタフェース群1以上のインタフェースデバイスを有する制御回路と、c複数のスイッチとを有する。媒体インタフェース群と複数のスイッチとがデータバスを介して接続され、各スイッチと、各2以上の不揮発チップとが、データバスを介して接続される。スイッチは、媒体インタフェース群に接続されているデータバスとそのスイッチに接続されている複数の不揮発チップのいずれかに接続されているデータバスとの接続を切り替えるよう構成されている。制御回路は、ライト対象のデータを複数のデータ要素に分割し、複数のスイッチを制御することにより接続を切り替えて、複数のデータ要素を複数の不揮発チップに分散して送信する。不揮発半導体記憶システムは、上記a、b及びcの要素を有する記憶媒体グループ例えば、後述のフラッシュメモリPKG10であっても良いし、そのような記憶媒体グループを複数個有する記憶装置例えば後述のフラッシュメモリデバイス400であっても良いし、そのような記憶装置を複数個とそれらの記憶装置に接続されたコントローラとを有するシステム例えば、後述のストレージシステム1であっても良い。媒体インタフェース群は、複数の媒体インタフェースを有し、媒体インタフェースが、N個の不揮発半導体記憶媒体Nは1以上の整数毎に存在しても良い。1つの不揮発半導体記憶媒体を構成する複数の不揮発チップが、例えば1つのDIMMに存在して良い。DIMMが、それら複数の不揮発チップに接続される1以上のスイッチを有して良い。以下、一実施形態を、図面を参照して説明する。なお、以下の説明では、要素例えば、ページ、フラッシュメモリチップFMチップ、スイッチSWを特定するために番号を含む識別情報が使用されるが、識別情報として、番号を含まない情報が使用されても良い。また、以下の説明では、同種の要素を区別して説明する場合、要素名と参照符号との組合せに代えて、要素名と識別情報との組合せが使用されることがある。例えば、識別情報識別番号0のスイッチを、スイッチ0と表記することがある。また、以下の説明では、インタフェースデバイスをI/Fと略記することがある。また、以下の説明では、不揮発半導体記憶媒体は、フラッシュメモリFMであるとする。そのフラッシュメモリは、ブロック単位で消去が行われ、ページ単位でアクセスが行われる種類のフラッシュメモリ、典型的にはNAND型のフラッシュメモリであるとする。しかし、フラッシュメモリは、NAND型に代えて他種のフラッシュメモリ例えばNOR型でも良い。また、フラッシュメモリに代えて、他種の不揮発半導体記憶媒体、例えば相変化メモリが採用されても良い。また、以下の説明では、不揮発半導体記憶媒体は、前述したように、NAND型フラッシュメモリである。このため、ページとブロックという用語が使用される。また、或る論理領域この段落において対象論理領域と言うがライト先であり、且つ、対象論理領域に既にページこの段落において第1のページと言うが割り当てられていて第1のページにデータが格納されている場合、対象論理領域には、第1のページに代えて、空きのページこの段落において第2のページと言うが割り当てられ、第2のページにデータが書き込まれることになる。第2のページに書き込まれたデータが、対象論理領域にとって最新のデータであり、第1のページに格納されているデータは、対象論理領域にとって旧いデータとなる。以下、各論理領域について、最新のデータを有効データと言い、旧いデータを無効データと言うことがある。また、有効データを格納しているページを有効ページと言い、無効データを格納しているページを無効ページと言うことがある。さて、まず、本実施形態の概要を説明する。フラッシュメモリデバイス400は、図2に示すように、例えば、1以上のフラッシュメモリパッケージフラッシュメモリPKG10を備える。フラッシュメモリPKG10は、図3に示すように、複数のフラッシュメモリチップFMチップ32を有する。フラッシュメモリPKG10の媒体インタフェースの一例であるFMI/F制御部24は、FMチップ32に対して、チップイネーブル信号CE信号、及び、そのFMチップ32に書き込むデータ、そのデータのライト先とするアドレスを出力する。本実施形態においては、図4に示すように、FMI/F制御部24から出力されるCE信号用の信号線27は、複数のFMチップ32に接続されるように配されている。FMI/F制御部24では、一つのCE信号線27に対して、一つの出力端子ピンがあればよいので、FMチップ32の個数よりも少ない数のピンがあればよい。このため、FMI/F制御部24を含むASIC等の回路におけるピンの配置に必要な領域を低減することができる。また、本実施形態においては、図4に示すように、FMI/F制御部24から出力されるデータ、アドレス等の信号CE信号以外の信号が流れるバスバス:制御線が含まれてないがバスということとする25は、それぞれスイッチ31に接続されている。また、スイッチ31には、M個Mは2以上の整数、例えば、M=4のFMチップ32がバス28を介して接続されている。スイッチ31は、バス25と、いずれかのバス28との接続を切り替えることができるようになっている。複数のFMチップ32に対するリードとライトにおいては、バス25を介してデータ、アドレス等がやり取りされるので、FMI/F制御部24では、バス25が接続されるピンが確保されていればよい。したがって、FMI/F制御部24を含むASIC等の回路におけるピンの配置に必要な領域を低減することができる。また、バス25と、複数のバス28のいずれかをスイッチ31により接続させるので、複数のバス28が電気的に接続されている状態とはならない。このため、バス25を介してFMチップ32に接続される全体の配線における負荷容量を抑えることができ、FMチップ32との間のデータ交換の品質を比較的高くすることができる。次に、本実施形態を詳細に説明する。図1は、本実施形態に係る計算機システムの構成例を示す。計算機システムは、ストレージシステム1と、ホストコンピュータホストともいう200とを有する。ストレージシステム1、ホスト200の数は、それぞれ、1以上とすることができる。ストレージシステム1と、ホスト200とは、通信ネットワーク例えば、SANStorageAreaNetworkを介して相互に接続されている。ストレージシステム1は、ホスト200で利用されるデータを記憶する。ホスト200は、各種処理を実行し、ストレージシステム1からデータを読み出したり、ストレージシステム1へデータを書き込んだりする。ストレージシステム1は、複数の記憶デバイスと、それら複数の記憶デバイスに接続されたRAIDRedundantArrayofIndependentorInexpensiveDisksの略コントローラデバイス300とを有する。複数の記憶デバイスは、複数種類の記憶デバイスを含む。少なくとも1種類の記憶デバイスは、1以上存在して良い。記憶デバイスとして、例えば、フラッシュメモリデバイス400、SSDSolidStateDriveデバイス500、HDDHardDiskDriveデバイスSAS:SerialAttachedSCSI600及びHDDデバイスSATA:SerialATA700がある。RAIDコントローラデバイス300は、複数のRAIDコントローラ301を有する。各RAIDコントローラ301は、フラッシュメモリデバイス400、SSDデバイス500、HDDデバイスSAS600及びHDDデバイスSATA700と内部バスを介して接続されている。なお、RAIDコントローラ301は、フラッシュメモリデバイス400、SSDデバイス500、HDDデバイスSAS600及びHDDデバイスSATA700にとっての上位装置の一例である。RAIDコントローラ301は、RAIDコントローラ301にとっての上位装置例えば、ホスト200からI/Oコマンドを受け、そのI/Oコマンドに従い、フラッシュメモリデバイス400、SSDデバイス500、HDDデバイスSAS600又はHDDデバイスSATA700へのアクセス制御を行う。RAIDコントローラ301は、フラッシュメモリデバイス400、SSDデバイス500、HDDデバイスSAS600、HDDデバイスSATA700のそれぞれの記憶領域をそれぞれ異なる記憶階層として管理し、データのライト先の論理領域に対して、いずれかの記憶階層の記憶領域を割当てる処理を行うようにしてもよい。ここで、SSDデバイス500の方がフラッシュメモリデバイス400よりもフラッシュメモリの書き込み可能回数が多い、一方、読み出し速度及びコスト面では、フラッシュメモリデバイス400の方が優れているという特徴があるとする。このため、RAIDコントローラ301は、リードが比較的頻繁に行われるデータを、フラッシュメモリデバイス400に格納し、ライトが比較的頻繁に行われるデータを、SSDデバイス500に格納してもよい。図2は、本実施形態に係るフラッシュメモリデバイスの構成例を示す。フラッシュメモリデバイス400は、1以上の上位I/Fスイッチ上位I/FSwitch401と、1以上のフラッシュメモリパッケージPKG10とを有する。上位I/Fスイッチ401は、RAIDコントローラ301と、複数のフラッシュメモリPKG10との間のデータの中継を行う。図3は、本実施形態に係るフラッシュメモリパッケージの構成例を示す。フラッシュメモリPKG10は、主記憶メモリの一例としてDRAMDynamicRandomAccessMemory11を有し、また、FMコントローラ20と、複数又は1つのDIMMDualInlineMemoryModule30とを有する。DRAM11は、FMコントローラ20で使用するデータ等を記憶する。DRAM11は、FMコントローラ20に搭載されていても良いし、FMコントローラ20とは別の部材に搭載されていても良い。FMコントローラ20は、例えば、1つのASICApplicationSpecificIntegratedCircuitで構成されており、CPU21と、内部バス22と、上位I/Fインタフェース23と、複数又は1つのFMI/F制御部24とを有する。内部バス22は、CPU21と、上位I/F23と、DRAM11と、FMI/F制御部24とを通信可能に接続する。上位I/F23は、上位I/FSwitch401に接続され、上位装置との通信を仲介する。上位I/F23は、例えば、SASのI/Fである。FMI/F制御部24は、複数のFMチップ32とのデータのやり取りを仲介する。本実施形態では、FMI/F制御部24は、FMチップ32とのやり取りを実行するバスデータバス等を複数組有し、複数のバスを用いて、複数のFMチップ32とのデータのやり取りを仲介する。本実施形態では、DIMM30毎にFMI/F制御部24が設けられ、FMI/F制御部24は、その制御部24に接続されたDIMM30が有する複数のFMチップ32との通信を仲介する。なお、FMI/F制御部24が担当するDIMM30の枚数は、2以上であってもよい。CPU21は、DRAM11又は図示しない他の記憶領域に記憶されるプログラムを実行することによって、各種処理を実行することができる。CPU21は複数あってもよく、複数のCPU21が各種処理を分担してもよい。CPU21による具体的な処理については、後述する。DIMM30は、1以上のSW31と、複数のFMチップ32とを有する。FMチップ32は、例えば、MLCMultiLevelCell型のNANDフラッシュメモリチップである。MLC型のFMチップは、SLC型のFMチップと比べて書き換え可能な回数が劣るが、1セルあたりの記憶容量が多いという特徴を有している。SW31は、FMI/F制御部24と、データバスを含むバス25を介して接続されている。本実施形態では、SW31は、FMI/F制御部24に接続されるデータバスを含む一組のバス25に対して、一つ対応するように設けられている。また、SW31は、複数のFMチップ32とデータバスを含むバス28を介して接続されている。SW31は、FMI/F制御部24からのバス25と、いずれかのFMチップ32のバス28とを選択的に切り替えて接続できるようになっている。ここで、DIMM30に、SW31と、複数のFMチップ32とが設けられ、配線がされているので、これらを接続するためのコネクタを別に用意せずともよく、必要なコネクタ数を低減することが期待できる。なお、図3によれば、FMチップ32が別のFMチップ32を介することなくSW31に接続されているが、FMチップ32が別のFMチップ32を介してSW31に接続されても良い。すなわち、SW31に、直列になった2以上のFMチップ32が接続されても良い。図4は、本実施形態に係るフラッシュメモリパッケージの一部の詳細な構成例を示す。FMI/F制御部24は、ECCErrorCorrectingCode回路241と、制御レジスタ242と、FM/SW制御部243と、バッファ244と、FMバスプロトコル制御部図ではプロトコル1、プロトコル2のように表記246と、DMADirectMemoryAccess部247とを有する。本実施形態では、バッファ244、FMバスプロトコル制御部246、及びDMA部247の組を、FMI/F制御部24が担当するデータバスの数分例えば、2組備えている。DRAM11では、後述するように、ライト対象のデータが複数のデータ要素に分割される。ECC回路241は、DRAM11からライト対象のデータ要素を読み出し、ライト対象のデータ要素に対応する例えば付加される誤り訂正符号を生成する誤り訂正処理を実行し、ライト対象のデータ要素と、そのデータ要素に対応する誤り訂正符号とをバッファ244に書き込む。また、ECC回路241は、バッファ244からリード対象のデータ要素とそのデータ要素に対応する誤り訂正符号とを含むデータを読み出し、リード対象データ要素に誤りが発生しているか否かをそのデータ要素に対応する誤り訂正符号を用いて判断する。その判断の結果が肯定の場合、ECC回路241は、リード対象データ要素の誤りを訂正する誤り訂正処理を実行する。ECC回路241は、DRAM11に、リード対象のデータを格納する。本実施形態では、ECC回路241は、複数のデータバスに接続される複数のFMチップ32に対する誤り訂正符号生成処理、誤り訂正処理を担当する。なお、誤り訂正符号生成処理を実行する符号生成回路部、誤り訂正処理を実行する誤り訂正回路部は、一つであってもよく、複数であってもよい。符号生成回路部及び/又は誤り訂正回路部の数を抑えると、FMI/F制御部24の大きさを抑えることができる。なお、符号生成回路部については、回路規模が比較的小さいので、符号生成回路部は複数存在してもよい。いずれのケースでも、少なくとも誤り訂正回路部が、複数のデータバスについて共通なので、回路規模の軽減を期待することができる。制御レジスタ242は、FMチップ32に対するアクセスを制御するために必要な情報を記憶する。アクセスを制御するために必要な情報は、例えば、CPU21の制御、FMバスプロトコル制御部246により設定される。FM/SW制御部243は、制御レジスタ242の設定に応じて、DIMM30の複数のSW26を切り替える信号切替信号と、アクセス対象のFMチップ32を選択するチップイネーブル信号CE信号とを出力する。本実施形態では、FM/SW制御部243には、複数のCE信号線2727-1、27-2、27-3と、それら複数のCE信号線27に共通の、切替信号用の信号線26切替信号線が接続されている。各CE信号線27は、異なるSW31の配下にある異なるFMチップ32に接続される。FM/SW制御部243に接続された切替信号線26は、DIMM30の複数のSW31SW1、SW2に接続される。これにより、複数のSW31には、同じ切替信号が供給されることとなる。例えば、同一のDIMM30における複数のSW31の全てについて、同一番号のピンには、同一のCE信号線27に接続されたFMチップ32が接続されているとする。このケースでは、それら複数のSW31が同じ切替信号を受信すれば、各SW31の接続先を、同一のCE信号線27に接続されたFMチップ32とすることができる。故に、複数のデータ要素の書込み先を、同一のCE信号線27に接続された複数のFMチップ32にすることができ、以って、それら複数のデータ要素を並行して書き込むことが期待できる。FM/SW制御部243に接続されたCE信号線27は、複数のSW31が担当する複数のFMチップ32に対して接続されている。本実施形態では、CE信号線27-1は、FM1-1と、FM2-1とに接続され、CE信号線27-2は、FM1-2と、FM2-2とに接続され、同様に、CE信号線27-Nは、FM1-Nと、FM2-Nとに接続されている。このような構成により、同一のCE信号線27に接続された複数のFMチップ32には、CE信号が、ほぼ同時に供給されることとなる。このため、これらFMチップ32は、略同時に並行して動作することができる。本実施形態においては、切替信号が供給されると、SW1及び2では、それぞれ同一のCE信号線27に接続されているFMチップ32のデータバスを含むバスが、FMI/F制御部24に接続されるように切り替えられる。バッファ244は、FMチップ32へのライト対象データ要素及びそれの誤り訂正符号を一時的に記憶する。また、バッファ244は、FMチップ32から読み出したリード対象データ要素及びそれの誤り訂正符号を一時的に記憶する。DMA247は、バッファ244に記憶されたライト対象データ要素及びそれの誤り訂正符号を読み出して、それらをFMチップ32に書き込む。また、DMA247は、FMチップ32からリード対象データ要素及びそれの誤り訂正符号を読み出して、それらをバッファ244に書き込む。FMバスプロトコル制御部246は、制御レジスタ242の設定に従って、FMチップ32に、コマンドリードコマンド、プログラムコマンドを発行出力する。また、FMバスプロトコル制御部246は、コマンドに対するFMチップ32の動作結果ステータスを確認し、動作結果を制御レジスタ242に設定する。DMA247には、データバスが接続され、FMバスプロトコル制御部246には、コマンド用の信号線が接続され、データバス、コマンド用の信号線等を含むバス25が、SW31に接続される。SW31には、切替信号線26が接続されるとともに、データバスを含むバス25が接続される。本実施形態では、SW1及び2には、同一の切替信号線26が接続される。また、SW31には、複数のFMチップ32に繋がるデータバスを含むバス28が接続されている。SW31は、切替信号線26により供給される切替信号に基づいて、複数のバス28のいずれか1つを選択的にバス25に接続する。このSW31によると、1つのバス25により複数のFMチップ32に対するアクセスを実行することができようになる。また、SW31は、複数のバス28のいずれか1つを選択的にバス25に接続するので、信号を送信する際におけるバスの負荷容量を抑えることができ、信号の品質を高品質に維持することができる。本実施形態においては、切替信号が供給されると、SW1及び2では、それぞれ同一のCE信号線27に接続されているFMチップ32のデータバスを含むバス28が、FMI/F制御部24に繋がるバス25に接続されるように切り替えられる。図5は、本実施形態に係る書込み処理の第1の例を説明する図である。FMコントローラ20が、ライト対象のデータライトデータを、DRAM11へ格納し、ライトデータを、複数のデータ要素0~6等に分割し、それら複数のデータ要素を複数のFMチップ32へ転送する。ここで言うライトデータは、典型的には、ホスト200からRAIDコントローラ301が受けたデータの一部又は全部である。また、データ要素のサイズは、FMチップ32のページサイズと、ECCのサイズとに基づくサイズである。データ要素が圧縮されてページに格納される場合には、データ要素のサイズはページサイズ以上であっても良い。ページには、データ要素とECCが格納される。以下、書込み処理の具体例を詳細に説明する。まず、FMコントローラ20例えばCPU21は、SW1を切り替えて、FMチップ1-1とバス25-1とを接続し、バス25-1を介して、FMチップ1-1へデータ要素0を転送する。データ要素0は、FMチップ1-1のページ000に書き込まれる。また、FMコントローラ20例えばCPU21は、SW2を切り替えて、FMチップ2-1とバス25-2とを接続し、バス25-2を介してFMチップ2-1へデータ要素1を転送する。データ要素1はFMチップ2-1のページ100へ書き込まれる。なお、FMコントローラ20は、FMチップ1-1及び2-1に接続されたCE信号線27-1を介してCE信号を送信して良い。これにより、FMチップ1-1及び2-1にデータ要素0及び1を並行して書き込むことができる。同様にして、FMコントローラ20は、SW3を切り替えて、FMチップ3-1へデータ要素2を転送し、SW4を切り替えて、FMチップ4-1へデータ要素3を転送する。なお、FMコントローラ20は、FMチップ3-1及び4-1が接続されたCE信号線27を介してCE信号を送信して良い。これにより、FMチップ3-1及び4-1にデータ要素2及び3を並行して書き込むことができる。続いて、FMコントローラ20は、バス25-1を介して、FMチップ1-1へデータ要素4を転送する。データ要素4はFMチップ1-1のページ001に書き込まれる。同様に、FMコントローラ20は、FMチップ2-1へデータ要素5を転送し、FM3-1へデータ要素6を転送する。ここで、FMコントローラ20がFMチップ1-1へデータ要素0を転送すると、バス25-1がビジー状態となり、ビジー状態の間はバス25-1を介してデータを転送することはできない。また、FMチップ1-1へ転送されたデータ要素0は、FM1-1内のバッファ図示せずへ格納された後に、ページ000へ書き込まれる。FM1-1は、バッファに格納されたデータ要素0の書き込みが完了するまで、ビジー状態となる。一般に、ライト処理の場合、FMチップ32のビジー状態の時間は、バス25のビジー状態の時間よりも長い。このため、FMコントローラ20がデータ要素4をFMチップ1-1に転送する際、FMチップ1-1がビジー状態である場合もあるが、この場合には、FMコントローラ20は、FMチップ1-1のビジー状態が解除されてからデータ要素4を転送する。なお、上記の流れにおいて、DRAM11上のデータ要素例えば0は、そのデータ要素の転送先のFMチップ32例えば1-1が接続されているSW31例えば1に接続されているバッファ244例えば1に格納される。CPU21からの指令により、プロトコル制御部246例えば1が、DMA247例えば1に起動をかける。起動したDMA247が、バッファ244例えば1内のデータ要素例えば0を、そのデータ要素の格納先のFMチップ32例えば1-1に転送する。データ要素例えば0がFMチップ32例えば1-1に書きこまれれば、そのFMチップ32例えば1-1から完了ステータスがプロトコル制御部246例えば1に送られる。プロトコル制御部246例えば1は、その完了ステータスを受けたことを表す情報を、制御レジスタ242に書き込んで良い。CPU21は、制御レジスタ242を参照することで、FMチップ32例えば1-1にデータ要素例えば0が書き込まれたことを知ることができる。以上のように、FMコントローラ20は、ライトデータを複数のデータ要素に分割し、連続した2以上のデータ要素を順次異なるFMチップ32に転送する。このため、バス25及びFMチップ32がビジー状態の時間を利用して、他のバス及び他のFMチップ32に対してデータを転送することができるので、効率的にデータを転送することが可能となる。なお、さらに別のライトデータがDRAM11に格納された場合には、FMコントローラ20は、直前回のライトデータの末端のデータ要素が格納されるページを含んだFMチップ32例えば1-1の次のFMチップ32例えば2-1から、その別のライトデータを格納していく。別のライトデータも、複数のデータ要素に分割され、それら複数のデータ要素が並行して書き込まれる。そして、FMチップ1-1、2-1、3-1及び4-1つまり1段目のFMチップ群の末端ページまでデータ要素が書き込まれた場合には、FMコントローラ20は、各SW31の接続先を、1段目のFMチップ群に属するFMチップ32から別の段のFMチップ群に属するFMチップ例えば、2段目のFMチップ群に属するFMチップ1-2、2-2、3-2、4-2に切り替え、そのFMチップ32にデータ要素を転送する。この後、格納されたライトデータに対する上書きライトフラッシュメモリデバイス400が提供する論理アドレス空間の同一の論理領域をライト先としたライトが発生した場合には、FMコントローラ20は、SW31を切り替えて、n段目のFMチップ群、n1段目のFMチップ群、...にデータを分散して転送することとなるnは1以上の整数。この処理において、FMコントローラ20は、n段目のFMチップ群のFMチップ32がビジー状態であるときに、n1段目のFMチップ群のFMチップ32にデータ要素を転送して良い。本実施形態では、前述したように、CE信号線27が、複数のFMチップ32正確には、異なるSW31に接続された複数のFMチップ32で共有されている。FMコントローラ20は、SW1を切り替えてFMチップ1-1とバス25-1を接続し、SW2を切り替えてFMチップ2-1とバス25-2とを接続することで、FM1-1とFM2-1に並行して連続した2つのデータ要素0及び1を転送することができる。さらに、FMコントローラ20は、データ要素0をFMチップ1-1へ、データ要素1をFMチップ2-1へ転送した後、CE信号線27-1を介しCE信号を送信することで、FMチップ1-1とFMチップ2-1を同時に並行して起動する。これにより、FMチップ1-12-2は、受信したデータ要素01を書き込む。つまり、FMコントローラ20は、ライトデータを複数のデータ要素に分割し、SWを順次に選択し、SWの接続先を同一のCE信号線に接続されたFMチップ32とし、連続した2以上のデータ要素を、同一のCE信号に接続された2以上のFMチップ32にそれぞれ並行して転送し、その同一のCE信号線を介してCE信号を送信する。これにより、より効率良くライトデータを書き込むことができる。FMコントローラ20が複数のデータ要素を転送する際、各SWを、それぞれ独立して切り替えるよう制御してもよいし、同期して切り替えるよう制御してもよい。図15は、本実施形態に係る論理アドレス層と物理層との関係の一例を示す。論理アドレス層1401は、フラッシュメモリデバイス400が上位装置例えば、RAIDコントローラ301又はホスト200に提供する論理アドレス空間である。ここで、論理アドレスとは、例えば、LBALogicalBlockAddressで良い。論理アドレス空間1401は、複数の論理領域1411に分割されて管理される。物理層1405は、複数のFMチップ32が有する記憶空間であり、複数のブロック1452で構成されている。各ブロック1452は、複数のページ1453で構成されている。論理領域1411は、物理ページ1453に関連付けられる。どの論理領域1411にどのページ1453が対応しているかを表す論理物理変換情報は、例えば、FMコントローラ20が有する記憶領域例えばDRAM11に記憶される。その情報は、1以上のFMチップ32にバックアップされても良い。例えば、図15においては、LBA0x00から0x07までの論理領域1411は、FMチップ1-1のブロック00のページ000に割り当てられ、LBA0x08から0x0Fまでの論理領域1411は、FMチップ2-1のブロック10のページ100に割り当てられている。このように、フラッシュメモリデバイス20にとっての上位装置の1つであるRAIDコントローラ301から、LBA0x00から0x07までのいずれかのLBAを指定したリード要求が発行された場合は、FMコントローラ20は、そのリード要求を受け、そのリード要求に従い、論理物理変換情報に基づいて、ページ000からデータ要素をリードし、そのリードしたデータ要素を上位装置に返す。図17は、論理物理変換情報の構成例を示す。論理物理変換情報T601は、ページ毎に、ページを有するブロックの番号、ページの番号、ページの属性有効ページ、無効ページ又は空きページ、及び、ページの割当て先の論理領域の論理アドレス例えば先頭アドレスを含む。CPU21は、この情報T601を参照することにより、どのFMチップに空きブロックがあるか、どのFMチップ群におけるブロックが最も有効ページが少ないブロックであるか、及び、どの論理領域にどのページが割り当てられているか等を特定することができる。なお、この段落で言うFMチップ群は、1以上のFMチップ32であり、例えば、同一のFMI/F制御部24に接続されている複数のFMチップ32、同一のSW31に接続されている複数のFMチップ32、或いは、特定のFMチップ32である。ところで、RAIDコントローラ301がホスト200から指定される論理アドレスと、RAIDコントローラ301がフラッシュメモリデバイス400に指定する論理アドレスは同一であっても良いが、本実施形態では、それらは異なる。以下、FMコントローラ20によるライトデータの分散ライトと、RAIDコントローラ301によるRAIDのストライピングとの違いの一例を、図16を参照して説明する。図16は、本実施形態に係るユーザアドレス空間と論理アドレス空間との関係の一例を示す。ユーザアドレス空間3001は、LULogicalUnit番号とその論理アドレスLBAによって決定される。同図においては、LU3011が複数あり、各LU3011は、複数の論理ブロック3021で構成されている。論理ブロック3021は、異なる複数のフラッシュストレージ論理空間3002の同一論理アドレスの複数の論理ブロック3022に割り当てられている。1以上の論理ブロック3022で前述した論理領域1411図15参照が構成されている。フラッシュストレージ論理空間3002は、典型的には、フラッシュメモリデバイス400が提供する論理アドレス空間1401である。同図によれば、ユーザアドレス空間3001に関してのストライピングは、1つの論理ブロック3021が、異なる複数のフラッシュストレージ論理空間3002に跨っていることを意味する。一方、フラッシュストレージ論理空間3002論理アドレス空間1401に関してのストライピングは、図15によれば、アドレスの連続する2以上の論理領域1411が、CE信号線27を共通にする異なる2以上のFMチップ32に跨っていることを意味する。なお、LU3011は、ThinProvioningに従う仮想的なLUTP-LUの領域に割り当てられるセグメントを含んだプールLUでも良い。プールLUは、容量プールを構成するLUであって、複数のセグメントに分割して管理される。TP-LUの領域に対してセグメントが割り当てられる。この場合、セグメントが、1以上の論理ブロック3021で構成されていて良い。図6は、本実施形態に係る書込み処理の第2の例を説明する図である。ホストAのデータ要素A例えば、ページサイズ以下のライトデータ、又は、ライトデータにおける末尾のデータ要素を書き込む処理と、ホストBのデータ要素B例えば、ページサイズ以下のライトデータ、又は、ライトデータにおける先頭のデータ要素を書き込む処理とが発生した場合には、FMコントローラ20は、FMチップ32にデータ要素Aを格納させ、そのFMチップ32と同一のCE信号線27に接続されている別のFMチップ32にデータ要素Bを格納させるように決定し、データ要素A及びBをそれらのFMチップ32にほぼ同時に並行して書き込ませる。これにより、複数のホストからのデータを迅速に書き込むことができる。図7は、フラッシュメモリデバイス400の正面上方からの斜視図の一例である。フラッシュメモリデバイス400は、規格化された幅19インチのラックにマウントできる形状となっているフラッシュメモリデバイス400の高さは、例えば、2Uとなっている。フラッシュメモリデバイス400は、例えば、フラッシュメモリPKG10を12個3列×4段装填できるようになっている。図8は、フラッシュメモリPKG10の上面側からの斜視図の一例であり、図9は、フラッシュメモリPKG10の下面側からの斜視図の一例である。フラッシュメモリPKG10の上面側においては、ASICであるFMコントローラ20がそのPKG10の平面方向においてほぼ中央に配置され、その手前側及び奥側に、それぞれ2個ずつDIMM30が配置されている。また、フラッシュメモリPKG10の下面側においては、FMコントローラ20の下面の領域に対して、その手前側及び奥側にそれぞれ2個のDIMM30が配置されている。従って、フラッシュメモリPKG10には、8個のDIMMが配置されている。このように、FMコントローラ20をほぼ中央に配置しているので、FMコントローラ20から各DIMM30への配線の長さをほぼ均等にすることができる。図10は、DIMM30の概略構成の一例を示す。DIMM30は、例えば、8個のFMチップ32と、2個のSW31とを備える。1個のSW31が4個のFMチップ32へのバスの切替を行うようになっている。なお、DIMM30が有するFMチップ32の数及びSW31の数は、図10に示す数に限られない。また、DIMM30は、ECC回路34が備えてもよい。また、FM32毎にECC回路35が備えられてもよい。DIMM30または、FM32がECC回路を備える場合は、FMIF制御部24がECC回路241を備えなくてもよい。次に、フラッシュメモリPKG10における動作を説明する。以下では、FMIF制御部24がECC回路241を備える場合の処理を説明するが、DIMM30またはFM32がECC回路を備える場合は、DIMM30またはFM32のECC回路が誤り訂正処理を行う。図11は、チップリード処理のフローチャートの一例である。チップリード処理とは、FMチップ32からデータ要素を読み出す処理である。ここで、チップリード処理の前においては、FMコントローラ20のCPU21が、リード対象のFMチップ32を特定し、その特定したFMチップ32からデータ要素を読み出すための制御用の設定をFMI/F制御部24の制御レジスタ242に対して行う。まず、FM/SW制御部243が、リード元のFMチップ32にバス25が接続されるように、SW31の切替信号を切替信号線26により送信する。これにより、SW31が接続を切り替えて、リード元のFMチップ32がバス25に接続されるようにするステップ1201。FM/SW制御部243が、リード元のFMチップ32に繋がるCE信号線27を介してCE信号を駆動して、リード対象のFMチップ32をアクティブにするステップ1202。次いで、FMバスプロトコル制御部246は、バス25を介してリードコマンドを発行するステップ1203。これにより、リードコマンドは、バス25、SW31、バス28を介してリード元のFMチップ32に送信される。次いで、DMA247が、リード元のFMチップ32からリード対象のデータ要素を読み出して、そのデータ要素をバッファ244に格納するステップ1204。次いで、FMバスプロトコル制御部246は、FMチップ32からコマンドに対するステータスを取得し、ステータスを制御レジスタ242に格納する。CPU21は、制御レジスタ242を参照して、リードが正常に終了していることをチェックしステップ1205、正常終了している場合には、ECC回路241により、バッファ244に読み出したデータ要素に対して誤り訂正処理を行わせ、DRAM11に転送させるステップ1206。これにより、DRAM11には、読み出し対象のデータ要素が格納される。なお、これ以降に、CPU21がDRAM11からリード対象のデータを読み出して、上位の装置に送信することとなる。図12は、チップライト処理のフローチャートの一例である。チップライト処理とは、FMチップ32にデータ要素を書き込む処理である。ここで、チップライト処理の前においては、FMコントローラ20のCPU21が、ライト対象のFMチップ32を特定し、その特定したFMチップ32にデータ要素をライトするための制御用の設定を、FMI/F制御部24の制御レジスタ242に対して行う。また、ライト対象のデータ要素は、CPU21により、DRAM11に格納されている。CPU21は、DRAM11からライト対象のデータ要素を読み出し、そのデータ要素をECC回路241に渡す。ECC回路241は、ライト対象のデータ要素に対応するECCを生成し、ライト対象のデータ要素とECCとを含むデータここで、この処理フローにおいては、ライトデータというをバッファ244へ格納するステップ1301。次いで、FM/SW制御部243が、ライト先のFMチップ32にバス25が接続されるように、SW31の切替信号を切替信号線26により送信する。これにより、SW31が接続を切り替えて、ライト先のFMチップ32がバス25に接続されるようにするステップ1302。FM/SW制御部243が、ライト先のFMチップ32に繋がるCE信号線を介してCE信号を駆動して、ライト先のFMチップ32をアクティブにするステップ1303。次いで、FMI/Fサブ制御部246は、バス25を介してプログラムコマンドライトコマンドを発行するステップ1304。これにより、プログラムコマンドは、バス25、SW31、バス28を介してライト先のFMチップ32に送信される。次いで、DMA247が、バッファ244からライトデータを読み出して、そのデータをFMチップ32に転送するステップ1305。次いで、FMバスプロトコル制御部246は、FMチップ32からコマンドに対するステータスを取得し、ステータスを制御レジスタ242に格納する。CPU21は、制御レジスタ242を参照して、ライトが正常に終了していることをチェックしステップ1306、正常終了している場合には、処理を終了する。図13は、チップ多重ライト処理のフローチャートの一例である。チップ多重ライト処理とは、複数のFMチップに複数のデータ要素を並行して書き込む処理である。ここで、チップ多重ライト処理の前においては、FMコントローラ20のCPU21が、ライト先の複数のFMチップ32を特定し、それらのFMチップ32にライトするための制御用の設定を、FMI/F制御部24の制御レジスタ242に対して行う。本実施形態では、同一のCE信号線27に接続されている複数のFMチップ32がライト先として特定される。また、ライト対象のデータ要素は、CPU21により、DRAM11に格納されている。CPU21は、FMチップ32ここでは、例えば、SW1に接続されているFMチップ1-1とするにライトするライト対象のデータ要素をDRAM11から読み出して、そのデータ要素をECC回路241に渡す。ECC回路241は、そのライト対象のデータ要素に対応するECCを生成し、ライト対象のデータ要素とECCとを含むデータこの処理フローにおいては、ライトデータというをバッファ1へ格納するステップ1401。次いで、FMチップ1-1と同じCE信号線27-1に接続されているFMチップ32例えば、SW2に接続されているFMチップ2-1にライトするライト対象のデータ要素をDRAM11から読み出して、そのデータ要素をECC回路241に渡す。ECC回路241は、そのライト対象のデータ要素に対応するECCを生成し、そのライト対象のデータ要素とECCとを含むデータライトデータをバッファ2へ格納するステップ1402。次いで、FM/SW制御部243が、ライト先の複数のFMチップ1-1及び2-1にバス25-1及び25-2が接続されるように、SW1及び2の切替信号を切替信号線26により送信する。これにより、SW1及び2が、接続を切り替えて、ライト先の複数のFMチップ1-1及び2-1が、バス25-1及び25-2に接続されるようにするステップ1403。FM/SW制御部243が、ライト先のFMチップ1-1及び2-1に繋がるCE信号線27-1を介してCE信号を駆動して、そのCE信号線27-1に接続されている複数のFMチップ32をアクティブにするステップ1404。次いで、FMI/Fサブ制御部1は、バス25-1を介してプログラムコマンドライトコマンドを発行するステップ1405。これにより、プログラムコマンドは、バス25-1、SW1、バス28を介して、ライト先のFMチップ1-1に送信される。また、これと並行して、FMI/Fサブ制御部2は、バス25-2を介してプログラムコマンドライトコマンドを発行するステップ1406。これにより、プログラムコマンドは、バス25-2、SW2、バス28を介して、ライト先のFMチップ2-1に送信される。次いで、DMA1が、バッファ1からライトデータを読み出し、そのデータをFMチップ1-1に転送するとともに、ほぼ同時に並行して、DMA2が、バッファ2からライトデータを読み出し、そのデータをFMチップ2-1に転送するステップ1307。次いで、FMバスプロトコル制御部246は、FMチップ1-1及び2-1からコマンドに対するステータスを取得し、ステータスを制御レジスタ242に格納する。CPU21は、制御レジスタ242を参照して、ライトが正常に終了していることをチェックしステップ1308、正常終了している場合には、処理を終了する。この多重ライト処理によると、複数のFMチップ32に対して、ほぼ同時に並行して、複数のデータ要素をライトすることができるので、ライト処理に要する時間を短縮することができる。なお、チップライト処理及びチップ多重ライト処理のいずれにおいても、消去回数を均等にするべくウェアレベリング処理を行うことができる。ウェアレベリング処理は、それらのライト処理とは非同期に行われても良い。ライト処理と非同期に行われるウェアレベリング処理によれば、例えば、任意のタイミングで、FMコントローラ20例えばCPU21が、消去回数が最も多いブロックを選択し、その選択したブロック内の有効ページから、消去回数が最も少ないブロックに有効データを移動する。移動元のブロックと移動先のブロックは、同一のFMチップ32にあっても良いし、異なるFMチップ32にあっても良い。後者の場合、異なるFMチップ32は、CE信号線27が共通であることが望ましい。ライト処理において行われるウェアレベリング処理によれば、FMコントローラ20は、ライト先のFMチップ32から消去回数の最も少ないブロックを書き込み先として選択し、そのブロックにデータ要素を書き込む。なお、この処理では、例えば、図13或いは図14において、FMコントローラ20は、CE信号線27を選択する段階で、最も消去回数合計が少ないCE信号線27を選択し、そのCE信号線27に接続されているFMチップ32から、そのFMチップ32において最も消去回数が少ないブロックが選択して良い。FMコントローラ20の記憶領域例えばDRAM11は、図19に例示する消去管理情報1901を記憶して良い。この情報1901は、CE信号線27毎及びブロック毎に、ブロックの消去回数を表す。CE信号線27の消去回数合計とは、そのCE信号線27を共通にする全てのFMチップ32の全てのブロックの消去回数の合計である。ブロックに対して消去処理を行った場合、FMコントローラ20は、そのブロックに対応する消去回数と、そのブロックを有するFMチップ32が接続されているCE信号線27に対応する消去回数合計とを更新して良い。この情報1901から、各ブロックの消去回数と、各CE信号線27についての消去回数合計とを特定することができる。次に、リクラメーション処理、すなわち、消去処理可能なブロックを生成する処理を説明する。図18は、リクラメーション処理のフローチャートの一例である。リクラメーション処理は、例えば、FMチップ32における利用可能な容量の枯渇をFMコントローラ20が検出したことを契機として、FMコントローラ20により実行される。容量の枯渇とは、空きブロックの数が所定割合所定数未満になったことを意味する。容量枯渇の検出は、任意の単位でよく、或るDIMM上の複数のFM毎でもよい。リクラメーション処理は、ライト処理において空きブロックが枯渇していることが検出されたときに開始されても良いし、ライト処理とは非同期に行われても良い。FMコントローラ20は、空きブロックが枯渇しているFMチップ以下、図18において空き枯渇チップと言う32から、移動元のブロックを選択するステップ1701。ここで、移動元のブロックは、空き枯渇チップ32或いは、空き枯渇チップ32において末端ページまでデータが書き込まれているブロック消去候補ブロックのうち、有効ページが最も少ないブロックであることが望ましい。なぜなら、移動させる有効データの総量が最も少なくて済み、以って、リクラメーション処理にかかる時間及び負荷を抑えることが期待できるからである。なお、移動元ブロックは、空き枯渇チップ32以外のFMチップ32から選択されても良い。CPU21は、ステップ1701で選択した移動元ブロックを有するFMチップ32とデータ通信可能なFMIF制御部24又は、バス25或いはSW31と同一の制御部24又は、バス25或いはSW31に接続されている複数のFMチップ32に空きブロックが所定数以上あるか否かを判断するステップ1702。ここで言う所定数は、全てのFMチップ32で一律であっても良いし異なっていても良い。ステップ1702の判断の結果が肯定的であれば、CPU21は、同一の制御部24又は、バス25或いはSW31に接続されている複数のFMチップ32の空きブロックを移動先ブロックとして選択するステップ1703。同一のバス25或いはSW31に接続されている複数のFMチップ32の空きブロックが優先的に移動先ブロックとして選択されて良い。もし、同一のバス25或いはSW31に接続されている複数のFMチップ32に所定数の空きブロックが無ければ、同一の制御部24における異なるバス25或いはSW31に接続されている複数のFMチップ32の空きブロックが移動先ブロックとして選択されても良い。その方が、ストライプアドレスの連続した2以上のデータ要素が同一CE信号線27の異なるFMチップ32バス25が異なるFMチップ32に配置されることをより維持し易いと考えられる。例えば、図5において、リクラメーション処理により、FM1-1に格納されたデータ要素0がFM3-1に格納されると、データ要素0とデータ要素2が同じFMに存在することになる。この状態で、データ要素のリード/ライトが発生すると、バス25-3及びFM3-1のビジー時間が重なるためリード/ライトに時間がかかる。リクラメーションの範囲を制限することで、データ要素のストライプ状態が維持され、以降のリード/ライト処理においても効率の良いデータ転送ができる。ステップ1703の判断の結果が否定的であれば、CPU21は、異なる制御部24又は、バス25或いはSW31に接続されている複数のFMチップ32の空きブロックを移動先ブロックとして選択するステップ1704。ステップ1703又は1704の後、すなわち、移動元ブロックと移動先ブロックとが決定した後、CPU21は、移動元ブロック内の有効データを移動先ブロックに移動するステップ1705。すなわち、CPU21は、移動元ブロックから有効データを読み出してDRAM11に書き込み、その有効データをDRAM11から移動先ブロックに書き込む。この際、ECC回路241が誤り訂正処理を行う。なお、CPU21は、移動先ブロックを決定する前に移動元ブロックから有効データを読み出しDRAM11に書き込んでも良い。また、DIMM30がECC回路を備える場合、DIMM30において誤り訂正処理が可能であるため、移動元ブロックのデータをDRAM11に格納することなく移動先ブロックにデータを転送することができる。同様に、FM32がECC回路を備える場合、FM32において誤り訂正処理が可能であるため、移動元ブロックのデータをDRAM11に格納することなく移動先ブロックにデータを転送することができる。このように、DIMM30またはFM32にECC回路がある場合は、FMI/F制御部24がデータ転送を実行するため、CPU21の処理負荷を低減することができる。移動元ブロックから読み出された有効データが移動先ブロックに書き込まれると、移動元ブロック内のデータは全て無効データとなる。CPU21は、移動元ブロックに対して消去処理を行うステップ1706。これにより、移動元ブロックが空きブロックとして管理され、再びライト先として選択され得る状態となる。なお、その消去処理の際、図19に例示した情報1900が更新されて良い。すなわち、移動元ブロックに対応する消去回数と、移動元ブロックを有するFMチップ32が接続されているCE信号線27に対応する消去回数合計とが更新されて良い。以上が、本実施形態に係るリクラメーション処理である。なお、ステップ1703又は1704では、選択されたFMチップ32のうち消去回数が最も少ない空きブロックが移動先ブロックとして選択されることが望ましい。これにより、精度の高い消去回数の平準化が可能となる。また、複数のブロックを消去回数に応じて複数のグループに分けて、消去回数が少ないグループからブロックを選択することとしてもよい。この場合、ブロックを検索する時間が短縮される。また、ステップ1701で、複数のブロックが移動元ブロックとして選択されても良いし、ステップ1703及び1704で、複数の空きブロックが移動先ブロックとして選択されても良い。この場合、複数の移動元ブロックは、CE信号線27を共通にする複数のFMチップ32から選択されることが望ましいが、異なるCE信号線27に接続されている複数のFMチップ32から選択されても良い。なぜなら、チップリード処理はチップライト処理と比べてチップビジーとなる時間が短いから、つまり、性能への影響が小さいからである。一方、複数の移動先ブロックは、CE信号線27を共通にする複数のFMチップ32から選択されることが望ましい。そして、有効データの移動ステップ1705の際には、CE信号線27を共通にする複数のFMチップ32に複数の有効データが並行して書き込まれることが望ましい。また、ステップ1706において消去処理を実行する際、同一CE27上に消去可能なブロックが存在する場合、それらも同時に並行して消去することができる。一般に消去処理は時間がかかるため、複数ブロックに対してまとめて消去処理を実行するのが効率的である。次に、本実施形態に係るリフレッシュ処理を説明する。リフレッシュ処理は、有効ページを有するブロックに対して定期的例えば、そのブロックの前回のリフレッシュ処理から30日経過した場合に行われても良いし、リード時のECCエラーが所定bit数以上のブロックがある場合にそのブロックを対象に行われても良い。リフレッシュ処理は、FMコントローラ20により実行される。リフレッシュ処理では、FMコントローラ20は、リフレッシュ処理の対象のブロックを移動元のブロックとする。その後、1移動先のブロックの決定、2移動元ブロックから移動先ブロックへの有効データの移動、及び3移動元ブロックに対する消去処理が行われる。これら1~3については、上述したリクラメーション処理と同様である。以上、一実施形態を説明したが、本発明は、この実施形態に限定されるものでなく、その趣旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施形態では、不揮発半導体記憶媒体の一例として、NAND型のフラッシュメモリが採用されているが、不揮発半導体記憶媒体は、これに限られない。例えば、記憶媒体は、相変換メモリでもよい。また、上記実施形態では、複数のFMチップ32を搭載するメモリモジュールは、DIMM30であるが、DIMM以外のメモリモジュールが採用されもよい。また、上記実施形態では、同一のDIMM30における複数のFMチップ32が同一のCE信号線27で接続されるが、異なるDIMM30の複数のFMチップ32が同一のCE信号線27で接続されても良い。また、上記実施形態では、フラッシュメモリデバイス400では、並行して複数のFMチップ32に複数のデータ要素を書き込むことができる。すなわち、時間当たりに書き込めるデータの量が大きい。このため、RAIDコントローラ301は、フラッシュメモリデバイス400内のデータ量又は、フラッシュメモリデバイス400間におけるデータ転送における転送単位のデータ量を、フラッシュメモリデバイス400以外の種類の記憶デバイス例えば、SSDデバイス500、HDDデバイスSAS600、又はHDDデバイスSATA700が関わるデータ転送における転送単位のデータ量よりも大きくするように制御してもよい。また、例えば、フラッシュメモリPKG10の構成は、図14に示す構成でも良い。図14に示すフラッシュメモリPKGは、CE信号線27についてもSW33で切り替えることができるようになっている。FM/SW248には、CE信号線27が接続されている。CE信号線27は、バス25とともに、SW1に接続されている。CE信号線27は、SW2にも接続されている。SW331、2は、CE信号線及びデータバスを含むバス29により複数のFMチップ32に接続されている。SW33は、切替信号線26により供給される切替信号に基づいて、複数のバス29のいずれか一つを選択的にバス25及びCE信号線27に接続する。この構成によれば、FMI/F制御部24において出力するCE信号線27の本数を低減することができ、FMI/F制御部24のチップサイズを小型化することができる。