シミュレーションを介して学習されるシナプス重みを生成するためにスパイキングニューラルネットワークのシミュレーションを実行する一方で、前記シミュレーションと回路チップとの間の1対1の対応関係を維持すること、および前記学習されたシナプス重みを、スパイキングニューラルネットワークを実装する前記チップにロードすることであって、前記チップはスパイキングニューラルネットワークを備え、前記スパイキングニューラルネットワークは複数のシナプスデバイスを含み、前記複数のシナプスデバイスはオンチップ相互接続性を使用して複数のデジタルニューロンを相互接続し、前記シナプス重みは前記シナプスデバイスの機能的挙動に影響を与える、ロードすること、を含む方法。デジタル積分発火ニューロンと、前記デジタルニューロンを相互接続するための相互接続ネットワークの交差接合点での離散値シナプスデバイスを使用して、前記スパイキングニューラルネットワークを実装すること、および前記チップの物理および論理相互接続性制約を前記シミュレーションに統合すること、をさらに含む、請求項1に記載の方法。前記シミュレーションとデジタル回路チップとの間の1対1の対応関係を維持することは、前記チップ上の前記ニューロンの物理相互接続性および論理相互接続性の制約に関する情報を前記シミュレーションに組み込むことをさらに含む、請求項1に記載の方法。前記シミュレーションとデジタル回路チップとの間の1対1の対応関係を維持することは、前記チップ上の無作為性または非決定性のソースに関する情報を前記シミュレーションに組み込むことを含む、請求項1に記載の方法。前記スパイキングニューラルネットワークは、ニューロモーフィック/シナプトロニックスパイキングニューラルネットワークを含み、各シナプスデバイスの機能的挙動は前記シナプスデバイスの導電性を含み、オンチップ相互接続性は、前記デジタルニューロンに関する物理接続性および論理接続性の組み合わせを含む、請求項1に記載の方法。前記物理接続性は、軸索経路および樹状突起経路のクロスバー相互接続ネットワークのハードワイヤリングを含み、前記樹状突起経路は前記軸索経路に対して直角であり、各シナプスデバイスは樹状突起経路と軸索経路との間に結合されたクロスバーの交差接合点にある、請求項5に記載の方法。前記論理接続性は、前記デジタルニューロンを選択的にアドレス指定するためのアドレスイベント表現AERを含むソフトワイヤリングを含む、請求項6に記載の方法。シミュレーションを介して学習される各デジタルニューロンの機能を定義するパラメータを生成すること、および前記パラメータを前記チップにロードすること、をさらに含む、請求項1に記載の方法。前記チップは、オンボード学習なしに低電力で超高密度のチップを備える、請求項1に記載の方法。前記シナプスデバイスはメモリ要素を備える、請求項1に記載の方法。コンピューティングシステム上で前記シミュレーションを実行することをさらに含む、請求項1に記載の方法。複数のデジタルニューロンと、オン回路相互接続性を使用して前記デジタルニューロンを相互接続する複数のシナプスデバイスを含む、相互接続ネットワークと、前記シナプスデバイスの前記機能的挙動に影響を与えるシナプス重みを有する前記シナプスデバイスであって、前記シナプス重みは、スパイキングニューラルネットワークのシミュレーションを実行する一方で、前記シミュレーションと前記回路との間の1対1の対応関係を維持することによって生成され、前記回路にロードされる、前記シナプスデバイスと、を備え、前記オン回路相互接続性は、前記デジタルニューロンに関する物理接続性および論理接続性の組み合わせを含む、デジタルニューロモーフィック/シナプトロニックスパイキングニューラルネットワーク回路。前記電子ニューロンは、デジタル積分発火ニューロンを備え、前記シナプスデバイスは、前記相互接続ネットワークの交差接合点に離散値シナプスメモリ要素を備え、前記回路の物理および論理相互接続性制約は、前記シミュレーションに組み込まれる、請求項12に記載の回路。請求項12および13のいずれか一項に記載のニューロモーフィック/シナプトロニックスパイキングニューラルネットワークを含むデジタル回路を備える、デバイス。前記シナプス重みは、スパイキングニューラルネットワークのシミュレーションを実行する一方で、前記シミュレーションと前記デジタル回路との間の1対1の対応関係を維持することによって学習され、前記シナプス重みは前記デジタル回路にロードされる、請求項14に記載の回路。前記シミュレーションと前記デジタル回路との間の1対1の対応関係は、前記デジタル回路上の無作為性または非決定性のソースに関する情報を前記シミュレーションに組み込むことによって維持される、請求項15に記載の回路。オン回路相互接続性は、前記デジタルニューロンに関する物理接続性および論理接続性の組み合わせを含む、請求項15に記載の回路。物理接続性は、軸索経路および樹状突起経路を含むクロスバー相互接続ネットワークのハードワイヤリングを含み、前記樹状突起経路は前記軸索経路に対して直角であり、各シナプスデバイスは樹状突起経路と軸索経路との間に結合された前記クロスバーの交差接合点にある、請求項17に記載の回路。論理接続性は、前記デジタルニューロンを選択的にアドレス指定するためのアドレスイベント表現AERを含むソフトワイヤリングを含む、請求項18に記載の回路。シミュレーションを介して学習される各デジタルニューロンの機能を定義するパラメータは、前記デジタル回路にロードされる、請求項14に記載の回路。前記デジタル回路は、オンボード学習なしに低電力で超高密度のデジタル回路チップを備える、請求項14に記載の回路。前記シナプスデバイスはメモリ要素を備える、請求項14に記載の回路。前記シミュレーションはコンピューティングシステム上で実行される、請求項14に記載の回路。本発明の実施形態は、ニューロモーフィック/シナプトロニック回路を含むニューロモーフィック/シナプトロニックシステムを提供する。ニューロモーフィック/シナプトロニック回路は、シミュレーションを使用して学習されるシナプス重みを用いるスパイキングニューラルネットワークを実装する。一実施形態は、シミュレーションを介して学習されるシナプス重みを生成するためにスパイキングニューラルネットワークのシミュレーションを実行することを含む方法を提供する。学習されたシナプス重みは、スパイキングニューラルネットワークを実装するニューロモーフィック/シナプトロニック回路チップにロードされる。チップとシミュレーションとの間では、1対1の対応関係が維持される。1対1の対応関係は、デジタル積分発火ニューロン、デジタルニューロンを相互接続するための相互接続ネットワークの交差接合点での離散値シナプスを使用して、スパイキングニューラルネットワークを実装すること、チップの物理および論理相互接続制約をシミュレーションに統合すること、ならびに、チップ上の無作為性または非決定性のすべてのソースを消去することによって、達成される。このチップのアーキテクチャが低電力を達成し、スモールフォームファクタを有する。他の実施形態では、デバイスが、シミュレーションを使用して学習されるシナプス重みを用いるスパイキングニューラルネットワークを実装するニューロモーフィック/シナプトロニック回路チップを備える。スパイキングニューラルネットワークは、デジタル電子ニューロンを相互接続するための相互接続ネットワークの交差接合点のシナプスを含む。シミュレーションとチップとの間の1対1の対応関係が相互接続性と共に維持され、学習されたシナプス重みはチップにロードされる。本発明のこれらおよび他の特徴、態様、および利点は、以下の説明、添付の特許請求の範囲、および添付の図面を参照することによって明らかとなろう。本発明の実施形態は、ニューロモーフィック/シナプトロニック回路を含むニューロモーフィック/シナプトロニックシステムを提供する。ニューロモーフィック/シナプトロニック回路は、シミュレーションを使用して学習されるシナプス重みを用いるスパイキングニューラルネットワークを実装する。一実施形態は、スパイキングニューラルネットワークのシミュレーションを実行し、シミュレーションを介して学習されるシナプス重みを生成する。学習されたシナプス重みは、スパイキングニューラルネットワークを実装するデジタルなニューロモーフィック/シナプトロニック回路チップにロードエンコードされる。一実施形態では、回路チップのアーキテクチャは、電力消費およびフォームファクタの低減を達成するスパイキングニューラルネットワークを提供する。一実施形態では、デジタル回路チップアーキテクチャを形成するためのプロセスは、回路チップとシミュレーションとの間の1対1の対応関係を維持する。一例では、1対1の対応関係は、デジタル積分発火ニューロン、デジタル電子ニューロンデジタルニューロンを相互接続するための相互接続ネットワークの交差接合点での離散値シナプスデバイスシナプスを備える、回路チップ内のスパイキングニューラルネットワークを実装し、チップの物理および論理相互接続制約をシミュレーションに統合し、回路チップ上の無作為性または非決定性のほぼすべてのソースを消去することによって達成される。本発明の実施形態によれば、電子ニューロンは、デジタル電子モジュールを含むデジタル電子ニューロンを備える。したがって本明細書では、ニューロンまたは電子ニューロンに対するすべての言及は、本発明の実施形態に従ったデジタル電子ニューロンを示す。それぞれのこうしたニューロンは、身体またはニューロンの体細胞モジュールへの入力を搬送する導電性樹状突起を有する。それぞれのニューロンは、ニューロンがスパイク信号を発する場合に必ず出力を搬送する導電性軸索をさらに有する。ニューロンの体細胞モジュールは、刺激に基づいて決定するなどの機能を提供するように構成されたデジタル回路を備え、体細胞モジュールは、典型的には樹状突起に接続される。一般に、本発明の実施形態によれば、スパイキングニューロンは、受け取った入力がしきい値を超えた場合に発火するパルスを送信することになる。本発明の実施形態によれば、コンピューティングシステム上に実装されたスパイキングニューラルネットワークシミュレータはシナプス重みを学習する。重みを学習したスパイキングニューラルネットワークは、オンボード学習を有さず、メモリ要素を使用して電子シナプスを実装するデジタル回路などの、低電力でコンパクトなリアルタイムのニューロモーフィック/シナプトロニックデジタルハードウェアシステムに実装される。図1は、本発明の実施形態に従った、ニューロモーフィック/シナプトロニックデジタルシステムの実施形態の図を示す。ニューロモーフィック/シナプトロニックデジタルシステムは、クロスバー12に結合されたデジタル電子ニューロン51を含む回路チップ50を実装する。クロスバー12は、軸索26、樹状突起34、および、各軸索26と各樹状突起34との交差接合点のシナプス31を備える。軸索26と樹状突起34との間の各接続は、シナプス31を通じて形成される。シナプス31が配置される接合点は、本明細書では交差接合点と呼ばれる。一例では、クロスバー12のアレイは約0.1nmから10μmの範囲内のピッチを有することができる。セット/リセット用の回路37は、学習されたシナプス重みをチップ内にロードするために使用される周辺電子機器である。ある時間間隔内で各軸索26を順次活動化させるために、非同期調停モジュール39が使用される。本発明の実施形態によれば、各シナプス31は、シミュレーションを使用して学習されるシナプス重み等の、シナプス31の機能的挙動を定義するパラメータを有する。したがって、シナプス31に関するシナプス重みがシナプス31の機能的挙動に影響を与える。シミュレーションを使用して学習され、デジタル回路上にロードされるこうしたシナプス重みが、回路上のシナプスの機能を定義する。回路上のデジタルニューロンからのスパイク信号が接続されたシナプス31を横切る電圧バイアスを作成し、結果としてダウンストリームニューロンへの電流フローを生じさせる。その電流フローの大きさは、ニューロンの各ペア間のシナプス31のシナプス重みコンダクタンスに基づく。電流の大きさ、または他の感知メカニズムを使用して、回路上のシナプス31のシナプス重みが確定的に読み取られる。一例では、インターフェースモジュールは、クロスバー12内の各シナプス31が対応するシナプス重みに基づいてシナプス31の機能的挙動たとえば導電性に影響を与えるたとえばプログラミングするシナプス重みを有するたとえば0はシナプス31が導電性でないことを示し、1はシナプス31が導電性であることを示すように、シナプス重みをプログラミングする。本発明の一実施形態では、構築ブロック回路チップ50は、シミュレーションを使用してシナプス重みが学習されるスパイキングニューラルネットワークを実装する、低電力で超高密度なニューロモーフィック/シナプトロニック回路を備える。スーパーコンピュータシステムなどのコンピュータシステム上のスパイキングニューラルネットワークシミュレータは、シナプス重みを学習するかまたは他の方法で計算する。その後、重みが学習または計算されるスパイキングニューラルネットワークが、低電力でコンパクトなリアルタイム回路チップ50内に実装される。図2の相互関係例によって示されるように、シミュレーションと回路チップ50との間で当該1対11:1の対応関係が維持される。一実施形態では、シミュレータは、実数を使用して学習中のシナプス重みを表すが、学習後、シナプス重みは回路チップ50上にロードするために2進数離散値である。シミュレータは、たとえば発火しきい値など、各デジタル電子ニューロンに対して異なるパラメータを使用することができる。パラメータは回路チップ50内にプログラミングされる。回路チップ50上では、各デジタル電子ニューロン51は並列化のために別々に実装される。一例では、学習された重みは、標準の従来型メモリ技法たとえば、図1のセット/リセット用回路37を使用して回路チップ50内にロードされる。シミュレーションで使用される学習規則またはストラテジには、いかなる制約もない。シミュレータは、たとえばスパイクタイミング依存可塑性STDP、強化学習などを使用することができる。強化学習RLは一般に、アクションの結果に基づく学習を含み、RLモジュールは過去のイベントに基づいてアクションを選択する。RLモジュールによって受け取られる強化信号は、アクションの成功を示す報酬たとえば数値である。次にRLモジュールは、経時的に報酬を増加させるアクションを選択するように学習する。一実施形態では、シミュレーションは学習ではなくアルゴリズム様式で重みを計算することができる。一実施形態では、デジタル電子ニューロン51間のオンチップ接続性相互接続は、アドレスイベントを用いて実装されたソフトワイヤリングと組み合わされる、クロスバーまたはクロスキルト相互接続ネットワークを使用して実装されたハードワイヤリングの組み合わせを備えることができる。シミュレーションは、ハードワイヤリングおよびソフトワイヤリングの制約を用いて1対1の等価性を維持する。最終学習シミュレーションは、ソフトワイヤリングアドレスも提供する。一実施形態では、回路チップ50上のソフトワイヤリングは、非決定性のアドレスイベントたとえばアドレスイベント表現Address―eventrepresentation:AERを使用して実装される。シミュレーションにおける複製のために、シミュレータは、各軸索遅延に対するランダムオフセットを組み込むことによって非決定性を組み込む。シミュレーションは、シナプス収率を補償するために、無作為性として制約をシナプスに組み込む。アドレスイベント表現AER要素モジュール28は、図3に関してさらに以下で説明するように、複数の回路チップ50間での通信を容易にする。一般に、クロスバーまたはクロスキルトアーキテクチャなどの相互接続ネットワーク12は、回路チップ50内のN個の軸索26およびN個の樹状突起34の交差接合点に、シナプス31の矩形アレイまたはNxN正方形アレイを備えることができる。本発明の実施形態によれば、電子ニューロン51は、デジタル同期方式を使用して実装される。電子ニューロン51が発火した場合、すべての値Nは樹状突起34で並列に読み取られ、ここで電子ニューロン状態は指定された分解能で更新され、各ニューロンは軸索遅延を実装する。なお、本明細書で使用される場合という表現は、信号がニューロンの発火後即時に、または、ニューロンの発火後ある期間内に送信されることを意味し得る。一実施形態では、デジタル電子ニューロンはデジタル同期設計を備え、一例では、各ニューロンの状態更新は、約0.1ミリ秒から1ミリ秒の分解能で生じる。具体的に言えば、一例では、相互接続ネットワーク12に結合されたニューロン51の状態は、約0.1ミリ秒から1ミリ秒の分解能で更新され、デジタルクロックモジュール67によって生成される1から10kHzのクロックレートを必要とする。したがって、1ミリ秒の各時間ステップはN個のステップに分割され、Nから10NkHzの最終クロックレートが必要である。たとえば、N=512の場合、クロックレートは512kHzから5.12MHzとなる。N値の他の例には32、64、128、256、1024が含まれ、ここでは256が好ましい実施形態である。回路チップ50は、SRAM、DRAM、EDRAM、PCM、MTJ、FLASH、eFuse、あるいは任意のこうしたメモリ揮発性または不揮発性技術などの、行の並列読み取りをサポートするメモリ要素を使用する、シナプス31を実装することができる。一例では、ニューロン51が発火した場合、ニューロン51に接続されたN個のシナプス31によって維持されるすべてのN値は、樹状突起34で並列に読みとられることが想定される。本発明の実施形態によれば、回路チップ50は抑制性inhibitoryの電子ニューロンを含むことができる。一例では、5つのうち1つのニューロンが抑制性ニューロンである。抑制性ニューロンは、時間ステップの特別な部分で発火する。別の方法として、抑制性ニューロンはわずかに異なる読み取りシーケンスを発することができる。一般に、興奮性excitatoryのスパイキング電子ニューロンは、そのターゲットニューロンをより発火しやすくするが、抑制性スパイキング電子ニューロンはそのターゲットを発火しにくくする。スパイキング電子ニューロンの多様な実装が使用可能である。一般に、こうしたニューロンは、ソース興奮性ニューロンからの入力が受け取られた場合に増加し、ソース抑制性ニューロンからの入力が受け取られた場合に減少する、カウンタを備える。増加または減少の量は、ソースニューロンからターゲットニューロンへの接続の強度に依存する。カウンタがあるしきい値に達すると、ニューロンはその独自のスパイクを生成しすなわち発火し、カウンタは基準値にリセットされる。図3は、本発明の実施形態に従った、複数の回路チップブロック50を含むニューロモーフィック/シナプトロニック回路チップ60の実施形態の図を示す。一例では、各チップブロック50内のデジタル電子ニューロン51は、1kHzから10kHzのクロックレートで同期的に動作する。回路チップ60は、アドレス指定機能を提供し、AER要素モジュール28を選択的に相互接続するように構成された、AER相互接続モジュール66をさらに含む。図には示されていないが、各ToAER要素モジュール28は、ブロック50間にソフトワイヤリングを提供するAER相互接続モジュール66を介して、FromAER要素モジュール28に接続される。各ブロック50内のクロスバー12は、内部にハードワイヤリングを提供する。本発明の実施形態によれば、回路チップ60は、シナプス31、ニューロン51、および接続性12をプログラミングするように構成された、インターフェースモジュール68をさらに含む。具体的に言えば、インターフェースモジュール68はシミュレーションで学習されるシナプス31の重みのプログラミングを提供する。たとえば、インターフェースモジュール68は、クロスバー12内の各シナプス31が値0または1を有するようにシナプス重みをプログラミングする。各チップブロック50には、クロスバー12につき9つのシナプス31、およびチップアレイ60全体では81のシナプス31が存在する。回路チップ60内には27のニューロン51すなわちクロスバー12につき3つのニューロン51が存在する。シミュレーションから学習されるニューロンパラメータたとえば発火しきい値などは、回路チップ60にプログラミングされる。さらに、AER相互接続モジュール66によってプログラミングされる27のソフトワイヤリングアドレスが存在する。図3に示されるように、読み出しインターフェース63は、刺激インターフェース65から回路60内への刺激信号に応答して、回路60内のニューロン51の発火アクティビティたとえば、どのニューロンが発火するかなどを読み取る。一適用例では、回路チップ60は刺激インターフェース65で様々なセンサ図示せずからの感覚入力を受け取り、読み出しインターフェース63からアクチュエータへ信号を出力する。クロスバー12およびAERでのニューロン51からシナプス31へのアクセスは非同期である。一例では、クロスバーへのアクセスは同期的であるが、より高いクロックレートが必要となる。図4は、321024のニューロン51および10241024のシナプス31ここでは乗算を意味するを含む、32x32のブロックアレイ50を備える、ニューロモーフィック/シナプトロニック回路70の例を示す。図5は、644096のニューロン51および40964096のシナプス31を含む、64x64のブロックアレイ50を備える、ニューロモーフィック/シナプトロニック回路72の例を示す。図6は、12816384のニューロン51および1638416384のシナプス31を含む、128x128のブロックアレイ50を備える、ニューロモーフィック/シナプトロニック回路74の例を示す。当業者であれば理解されるように、ブロック50の他の組み合わせも可能である。図7は、本発明の実施形態に従った、複数のブロック50、AER相互接続モジュール86、多重区画化のための体細胞モジュール87、ならびに、シナプス、ニューロン、およびオンチップ相互接続性のプログラミングのためのインターフェースモジュール88を含む、ニューロモーフィック/シナプトロニック回路80の実施形態の図を示す。回路チップ80は、内部でクロスバーがより合わされたクロスキルト相互接続ネットワーク82を含む。シナプス、ニューロン、および接続性は、シミュレーション結果から回路チップ80にプログラミングされる。各ニューロンは、体細胞に接続された樹状突起区画を備える。体細胞はいくつかの樹状突起区画から入力を受け取る。回路80は、固有の2次元受容および投射フィールドを提供する。分離のために、NxNキルトにはN倍速のクロックが必要な可能性があるたとえば、N=128の場合、クロックレートは128kHzから1.28MHzに上昇する。一実施形態では、デジタル電子ニューロンは体細胞モジュールに接続する樹状突起区画を備える。体細胞は、ニューロンに結合されたシナプスから受け取ったすべての刺激を統合する働きをし、あるしきい値を超えた場合のみ出力で応答する。たとえば、体細胞はいくつかの樹状突起区画から入力を受け取る。体細胞は発火した場合、その信号をいくつかの軸索分岐に伝送する。一般に、各シナプスは、信号を送信する1つのニューロンと信号を受信する1つのニューロンとの接続を含む。一実施形態では、本発明は、より高いクロックレートでの、クロスバーまたはクロスキルト相互接続ネットワークへの同期アクセスに基づく、オンボード学習を伴うチップへの遷移にも適用可能である。回路はSTDPセット/リセットモジュールを含む。本発明の実施形態によれば、シナプス31は複数の情報ビットを実装する。一例では、RGB方式に従い、シナプス31はビットR、ビットG、およびビットBを含む3ビットを維持する。ビットRは読み取り用、ビットGはSTDPセット用、およびビットBはSTDPリセット用である。図8は、本発明の実施形態に従った、シミュレーションを介して学習される情報を生成するためのスパイキングニューラルネットワークのシミュレーションを実行するため、およびデジタル電子回路を備えるデジタルチップ上に学習された情報をロードするための、プロセス90の流れ図を示す。プロセス90は以下のプロセスブロックを含む。ブロック91:デジタルの同期スパイキング電子ニューロンのスパイキングニューラルネットワークに関するシミュレーションを、コンピュータシステム上に実装する。ブロック92:デジタル積分発火ニューロン、デジタルニューロンを相互接続するための相互接続ネットワークの交差接合点での離散値シナプスを使用して、スパイキングニューラルネットワークを実装するための、デジタルチップとシミュレーションとの間の1対1の対応関係を維持する。ブロック93:チップ上のニューロンの物理相互接続性すなわちハードワイヤリングおよび論理相互接続性すなわちソフトワイヤリングの制約に関する情報をシミュレーションに組み込む。ブロック94:チップ上の無作為性または非決定性のソースを低減させる好ましくはすべてを消去するために、チップ上の無作為性または非決定性のソースに関する情報をシミュレーションに組み込む。たとえば、シナプス収率/操作における無作為性の知識がシミュレーションに組み込まれる。ブロック95:シミュレーションを介して学習されるシナプスの機能を定義するシナプス重みを生成する。各シナプスは、シナプスの機能的挙動を定義するパラメータを有する。それらのパラメータはシミュレーションにおいて学習し、チップに焼き付けることができる。チップは、シナプス重みの離散値を格納することのみが可能である。シミュレーションは、実数を使用して学習中のシナプス重みを表すことが可能であり、学習後、シナプス重みは2進数または離散値に変換される。シミュレーションストラテジにかかわらず、出力されるシナプス重みはデジタルチップ上に焼き付けることが可能なタイプである。ブロック96:シミュレーションを介して学習されるニューロンの機能を定義するパラメータを生成する。各ニューロンは、ニューロンの機能的挙動を定義するパラメータを有する。シミュレーションにおいて学習されたニューロンパラメータをチップにロードおよび焼き付けることが可能であり、ここで各ニューロンはチップ上に別々の回路を有する。ブロック97:シミュレーションから、チップ上のニューロンに関する物理および論理相互接続性情報を生成する。ブロック98:シミュレーション結果をチップにロードエンコードする。シミュレーション結果は、各シナプスに関するシナプス重みおよび各ニューロンに関するパラメータを含む。さらに、ニューロン間のオンチップハードワイヤリングおよびソフトワイヤリングを含む相互接続性に関する情報は、デジタルチップにロードされる。チップは、スパイキングニューラルネットワークを実装するニューロモーフィック/シナプトロニックデジタル回路を備える。一実施形態では、デジタル電子ニューロン間のオンチップ接続性相互接続は、電子ニューロン間のハードワイヤリングおよびソフトワイヤリングの組み合わせを含む。ハードワイヤリングは、クロスバーまたはクロスキルト相互接続ネットワークを使用して実装可能である。一例では、ハードワイヤリングは、その各交差接合点にシナプスを伴う、軸索導電性経路軸索および横導電性樹状突起経路樹状突起のクロスバーを備える。一実施形態では、ソフトワイヤリングは、アドレステーブルおよびAERモジュールによって実装されるアドレスイベントを使用して達成される。記載のように、シミュレーションは、ハードワイヤリングおよびソフトワイヤリングの制約を用いて1対1の対応関係を維持する。最終的に学習されるシミュレーションはソフトワイヤリングアドレスも提供する。図9は、本発明の実施形態に従った、シミュレーションを介して学習される情報シミュレーション結果13を生成するためにシミュレータ11を使用してスパイキングニューラルネットワークのシミュレーションを実行するため、および、デジタル電子回路を備えるデジタルチップ15上に学習された情報をロードするための、システム10の図を示す。本発明の実施形態に従って前述したように、1対1の対応関係はシミュレーション間で維持される。好ましくは、シミュレーションは主にチップ機能たとえば、適用、有用性、効用に重点が置かれており、これによってチップは、その機能の低電力でコンパクトな実装を提供する。本発明の実施形態は、コンピュータ、処理デバイス、または任意の命令実行システムによって、あるいはそれらに関連して使用するためのプログラムコードを提供する、コンピュータ使用可能またはコンピュータ読み取り可能媒体からアクセス可能な、コンピュータシミュレーションまたはプログラム製品の形を取ることができる。当業者であれば理解されるように、本発明の態様は、システム、方法、またはコンピュータプログラム製品として具体化可能である。したがって本発明の態様は、完全にハードウェア実施形態、完全にソフトウェア実施形態ファームウェア、常駐ソフトウェア、マイクロコードなどを含む、あるいは、本明細書ではすべて一般に回路、モジュール、またはシステムと呼ばれる可能性があるソフトウェアおよびハードウェアの態様を組み合わせた実施形態の形を取ることができる。さらに本発明の態様は、コンピュータ読み取り可能プログラムコードがその上に具体化された1つまたは複数のコンピュータ読み取り可能媒体内に具体化されたコンピュータプログラム製品の形を取ることも可能である。1つまたは複数のコンピュータ読み取り可能媒体の任意の組み合わせを使用することができる。コンピュータ読み取り可能媒体は、コンピュータ読み取り可能信号媒体またはコンピュータ読み取り可能記憶媒体とすることができる。コンピュータ読み取り可能記憶媒体は、たとえば、電子、磁気、光、電磁、赤外線、または半導体のシステム、装置、またはデバイス、あるいはそれらの任意の好適な組み合わせとすることができるが、それらに限定されるものではない。コンピュータ読み取り可能記憶媒体のより特定な例非網羅的リストは、1本または複数本のワイヤを有する電気接続、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリRAM、読み取り専用メモリROM、消去可能プログラマブル読み取り専用メモリEPROMまたはFlashメモリ、光ファイバ、ポータブルコンパクトディスク読み取り専用メモリCD-ROM、光記憶デバイス、磁気記憶デバイス、または上記の任意の好適な組み合わせを含むことになる。本明細書との関連において、コンピュータ読み取り可能記憶媒体は、命令実行システム、装置、またはデバイスによって、あるいはそれらに関連して使用するためのプログラムを含むかまたは記憶することが可能な、任意の有形媒体とすることができる。コンピュータ読み取り可能信号媒体は、内部、たとえばベースバンド内に、または搬送波の一部として具体化された、コンピュータ読み取り可能プログラムコードを備えた伝搬データ信号を含むことができる。こうした伝搬信号は、電磁、光、またはそれらの任意の好適な組み合わせを含むがそれらに限定されない、様々な形のいずれかを取ることができる。コンピュータ読み取り可能信号媒体は、コンピュータ読み取り可能記憶媒体ではなく、命令実行システム、装置、またはデバイスによって、あるいはそれらに関連して使用するためのプログラムを通信、伝搬、または移送することが可能な、任意のコンピュータ読み取り可能媒体とすることができる。コンピュータ読み取り可能媒体上に具体化されたプログラムコードは、無線、有線、光ファイバケーブル、RFなど、またはそれらの任意の好適な組み合わせを含むがそれらに限定されない、任意の適切な媒体を使用して伝送することができる。本発明の態様に関する動作を実行するためのコンピュータプログラムコードは、Java、Smalltalk、Cなどのオブジェクト指向プログラミング言語、およびCプログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、1つまたは複数のプログラミング言語の任意の組み合わせで作成可能である。プログラムコードは、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロン型ソフトウェアパッケージとして、一部がユーザのコンピュータ上および一部がリモートコンピュータ上で、または完全にリモートコンピュータまたはサーバ上で、実行可能である。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワークLANまたはワイドエリアネットワークWANを含む任意のタイプのネットワークを介してユーザのコンピュータに接続可能であるか、あるいはたとえば、インターネットサービスプロバイダを使用してインターネットを介して外部コンピュータへの接続が可能である。本発明の態様について、本発明の実施形態に従った方法、装置システム、およびコンピュータプログラム製品の流れ図あるいはブロック図またはその両方を参照しながら以下で説明する。流れ図あるいはブロック図またはその両方の各ブロック、および、流れ図あるいはブロック図またはその両方内のブロックの組み合わせは、コンピュータプログラム命令によって実装可能であることを理解されよう。これらのコンピュータプログラム命令は、機械を製造するために、汎用コンピュータ、特定用途向けコンピュータ、または他のプログラマブルデータ処理装置の、プロセッサに提供可能であるため、結果として、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行する命令は、流れ図あるいはブロック図またはその両方のブロック内に指定された機能/動作を実装するための手段を作成することになる。これらのコンピュータプログラム命令は、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスに特定の様式で機能するように指示することが可能な、コンピュータ読み取り可能媒体内に格納することも可能であるため、結果として、コンピュータ読み取り可能媒体内に格納された命令が、流れ図あるいはブロック図またはその両方のブロック内に指定された機能/動作を実装する命令を含む製品を製造することになる。コンピュータプログラム命令は、一連の動作ステップをコンピュータ、他のプログラマブル装置、またはコンピュータ実装プロセスを生成するための他のデバイス上で実行させるために、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイス上にロードすることも可能であるため、結果として、コンピュータまたは他のプログラマブル装置上で実行する命令が、流れ図あるいはブロック図またはその両方のブロック内に指定された機能/動作を実装するためのプロセスを提供することになる。図10は、本発明の一実施形態を実装するために有用な情報処理システム100を示す、高水準ブロック図である。本発明の実施形態に従ったスパイキングニューラルネットワークシミュレータは、システム100を使用して実装可能である。コンピュータシステム100は、プロセッサ102などの1つまたは複数のプロセッサを含む。プロセッサ102は、通信インフラストラクチャ104たとえば通信バス、クロスオーババー、またはネットワークに接続される。コンピュータシステムは、グラフィクス、テキスト、および他のデータを、ディスプレイユニット108上に表示するために通信インフラストラクチャ104からまたは図示されていないフレームバッファから転送する、ディスプレイインターフェース106を含むことができる。コンピュータシステムは、メインメモリ110、好ましくはランダムアクセスメモリRAMも含み、2次メモリ112を含むこともできる。2次メモリ112は、たとえばハードディスクドライブ114、あるいは、たとえばフレキシブルディスクドライブ、磁気テープドライブ、または光ディスクドライブを表す、取り外し可能記憶ドライブ116またはその両方を含むことができる。取り外し可能記憶ドライブ116は、当業者によく知られた様式で、取り外し可能記憶ユニット118からの読み取りあるいはこれへの書き込み、またはその両方を実行する。取り外し可能記憶ユニット118は、取り外し可能記憶ドライブ116によって読み取りおよび書き込みされる、たとえばフレキシブルディスク、コンパクトディスク、磁気テープ、または光ディスクなどを表す。理解されるように、取り外し可能記憶ユニット118は、コンピュータソフトウェアあるいはデータまたはその両方を内部に格納したコンピュータ読み取り可能媒体を含む。代替実施形態では、2次メモリ112は、コンピュータプログラムまたは他の命令をコンピュータシステムにロードできるようにするための、他の同様の手段を含むことができる。こうした手段は、たとえば取り外し可能記憶ユニット120およびインターフェース122を含むことができる。こうした手段の例は、ビデオゲームデバイスに見られるようなプログラムパッケージおよびパッケージインターフェース、EPROMまたはPROMなどの取り外し可能メモリチップおよび関連ソケット、ならびにソフトウェアおよびデータを取り外し可能記憶ユニット120からコンピュータシステムに転送できるようにする他の取り外し可能記憶ユニット120およびインターフェース122を含むことができる。コンピュータシステムは、通信インターフェース124も含むことができる。通信インターフェース124は、ソフトウェアおよびデータをコンピュータシステムと外部デバイスとの間で転送できるようにする。通信インターフェース124の例は、モデム、ネットワークインターフェースイーサネットカードなど、通信ポート、またはPCMCIAスロットおよびカードなどを含むことができる。通信インターフェース124を介して転送されるソフトウェアおよびデータは、たとえば通信インターフェース124によって受信されることが可能な電子、電磁、光、または他の信号とすることが可能な信号の形である。これらの信号は、通信経路すなわちチャネル126を介して通信インターフェース124に提供される。この通信経路126は信号を搬送し、ワイヤまたはケーブル、光ファイバ、電話回線、携帯電話リンク、RFリンク、あるいは他の通信チャネル、またはそれらすべてを使用して実装可能である。本書では、コンピュータプログラム媒体、コンピュータ使用可能媒体、およびコンピュータ読み取り可能媒体という用語は、全般的に、メインメモリ110および2次メモリ112、取り外し可能記憶ドライブ116、ならびにハードディスクドライブ114にインストールされたハードディスクなどの、媒体を言い表すために使用される。コンピュータプログラムコンピュータ制御論理とも呼ばれるは、メインメモリ110あるいは2次メモリ112またはその両方に格納される。コンピュータプログラムは、通信インターフェース124を介しても受信可能である。コンピュータプログラムは、実行された場合、本明細書で論じられたような本発明の特徴をコンピュータシステムが実行できるようにするものである。特にコンピュータプログラムは、実行された場合、コンピュータシステムの特徴をプロセッサ102が実行できるようにするものである。したがってこうしたコンピュータプログラムは、コンピュータシステムのコントローラを表す。図面内の流れ図およびブロック図は、本発明の様々な実施形態に従ったシステム、方法、およびコンピュータプログラム製品の、可能な実装のアーキテクチャ、機能、および動作を示す。この点で、流れ図またはブロック図内の各ブロックは、指定された論理機能を実装するための1つまたは複数の実行可能命令を含む、モジュール、セグメント、またはコードの一部を表すことができる。いくつかの代替実装では、ブロック内に示された機能が図面内に示された順序とは異なる順序で実行できることにも留意されたい。たとえば、連続して示される2つのブロックは、含まれる機能に応じて、実際にはほぼ同時に実行可能であるか、またはブロックは時には逆の順序で実行可能である。ブロック図あるいは流れ図またはその両方の各ブロック、および、ブロック図あるいは流れ図またはその両方におけるブロックの組み合わせが、指定された機能または動作、あるいは特定用途向けハードウェアおよびコンピュータ命令の組み合わせを実行する、特定用途向けハードウェアベースシステムによって実装可能であることにも留意されたい。以下の特許請求の範囲における、すべての手段またはステップならびに機能要素の対応する構造、材料、動作、および等価物は、具体的に請求された他の請求要素と組み合わせて機能を実行するための、任意の構造、材料、または動作を含むことが意図される。本発明の説明は例示および説明の目的で提示されたものであるが、網羅的であるかまたは開示された形の本発明に限定されることは意図されていない。当業者であれば、本発明の範囲を逸脱することなく多くの修正および変形が明らかとなろう。実施形態は、本発明の原理および実際の適用例を最も良く説明するため、ならびに他の当業者が企図された特定の用途に合うような様々な修正を伴う様々な実施形態に関して本発明を理解できるようにするために、選択および説明されたものである。