"少なくとも第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1の配線と前記第2の配線は平行であり、前記第3の配線乃至前記第5の配線は平行であり、前記第1の配線と前記第3の配線は直交し、前記記憶セルの各々は、少なくとも第1のトランジスタと第2のトランジスタとキャパシタを有し、各記憶セルにおいて、それぞれの第1のトランジスタのドレインは第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1の記憶セルの第1のトランジスタのゲートは前記第1の配線に接続し、前記第1の記憶セルの第1のトランジスタのソースは前記第5の配線に接続し、前記第1の記憶セルの第2のトランジスタのソースは前記第3の配線に接続し、前記第1の記憶セルの第2のトランジスタのドレインは前記第4の配線に接続し、前記第1の記憶セルのキャパシタの他方の電極は前記第2の配線に接続し、前記第1の記憶セルのキャパシタの面積は、前記第1の記憶セルの第2のトランジスタのチャネル領域の面積の2倍未満であることを特徴とする半導体メモリ装置。少なくとも第1の配線、第2の配線、第3の配線、第4の配線と、第1の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1の配線と前記第2の配線は平行であり、前記第3の配線と前記第4の配線は平行であり、前記第1の配線と前記第3の配線は直交し、前記記憶セルの各々は、少なくとも第1のトランジスタと第2のトランジスタとキャパシタを有し、各記憶セルにおいて、それぞれの第1のトランジスタのドレインは第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1の記憶セルの第1のトランジスタのゲートは前記第1の配線に接続し、前記第1の記憶セルの第1のトランジスタのソースは前記第3の配線に接続し、前記第1の記憶セルの第2のトランジスタのソースは前記第3の配線に接続し、前記第1の記憶セルの第2のトランジスタのドレインは前記第4の配線に接続し、前記第1の記憶セルのキャパシタの他方の電極は前記第2の配線に接続し、前記第1の記憶セルのキャパシタの面積は、前記第1の記憶セルの第2のトランジスタのチャネル領域の面積の2倍未満であることを特徴とする半導体メモリ装置。少なくとも第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セルと第2の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、前記第1の配線と前記第2の配線は平行であり、前記第3の配線乃至前記第5の配線は平行であり、前記第1の配線と前記第3の配線は直交し、前記第1および第2の記憶セルの各々は、少なくとも、第1のトランジスタと第2のトランジスタとキャパシタを有し、前記第1および第2の記憶セルにおいて、それぞれの第1のトランジスタのドレインは第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、前記第1の記憶セルの第1のトランジスタのゲートは前記第1の配線に接続し、前記第1の記憶セルの第1のトランジスタのソースは前記第5の配線に接続し、前記第1の記憶セルの第2のトランジスタのソースは前記第3の配線に接続し、前記第1の記憶セルの第2のトランジスタのドレインは前記第4の配線に接続し、前記第1の記憶セルのキャパシタの他方の電極は前記第2の配線に接続し、前記第2の記憶セルの第2のトランジスタのドレインは前記第3の配線に接続し、前記第1の記憶セルのキャパシタの面積は、前記第1の記憶セルの第2のトランジスタのチャネル領域の面積の2倍未満であることを特徴とする半導体メモリ装置。請求項1乃至3記載のいずれか一において、データの書き込み時に、前記第3の配線と前記第4の配線に同じ信号を印加する目的の機構もしくは機能を有することを特徴とする半導体メモリ装置。請求項1乃至4記載のいずれか一において、前記第2の配線の幅が前記第1のトランジスタのチャネル幅の0.5倍以上1.5倍以下であることを特徴とする半導体メモリ装置。請求項1乃至5記載の半導体メモリ装置において、データの書き込み時には、前記第3の配線と前記第4の配線に同じ信号を印加することを特徴とする半導体メモリ装置の駆動方法。このように従来の半導体メモリ装置は、一長一短があった。半導体メモリ装置としては、電源が切られた後も一定程度、例えば、1日以上、好ましくは1年以上、より好ましくは10年以上、データを保持できるものが望まれる。また、書き込み回数の制限がないことが好ましく、10億回以上の書き込みができることが望まれる。また、集積度も重要で、最小線幅をFとするとき、1つの記憶セルの占める面積は、従来、SRAMで100-150F2、DRAMで8F2、NAND型フラッシュメモリで4-6F2、NOR型フラッシュメモリで6-12F2であったが、40F2以下、好ましくは10F2以下、より好ましくは5F2以下であることが望まれる。上記の点に関して、DRAMやSRAMは電源が切られるとデータも消えてしまうので望ましくない。SRAMに関しては、集積度に関しても、必要とされる大きさを下回っている。FGNVMにおいては、電源が切られた後も最低10年はデータが保持されるという特長があったが、書き込み回数は10万回以下であった。上記を鑑み、本発明の一は、電源が切られた後も、1時間以上、好ましくは1日以上、より好ましくは10年以上、データを保持できること、書き込み回数を100万回以上とできること、さらに集積度が40F2以下、好ましくは10F2以下、より好ましくは5F2以下であること、という3つの条件を同時に克服する半導体メモリ装置を提供することを課題とする。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本来、印加される電位に応じて呼び名が決められるのであるが、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。本発明の第1は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成し、このような記憶セルを複数マトリクス状に配置する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という5種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下、あるいは85°Cで1×10-20A以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、バンドギャップが3電子ボルト以上の半導体、特に酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3電子ボルト以上3.6電子ボルト未満であるものが望ましい。また、電子親和力が4電子ボルト以上、好ましくは、4電子ボルト以上4.9電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が1×1014cm-3未満、好ましくは、1×1011cm-3未満であるものを用いるとよい。本発明者は、このような条件を満たす酸化物半導体は、例えば、150°Cにおいても、室温で観測される半導体特性とほとんど変わらないことを見いだした。読み出しトランジスタとしては、オフ状態でのソースとドレイン間リーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下であることが望ましい。キャパシタの容量についてはFGNVMとは異なり、特に制限はないが、キャパシタが大きいと集積度が下がるので、キャパシタの面積は、読み出しトランジスタのチャネル領域の面積長方形のチャネルにおいては、チャネル幅×チャネル長の10分の1以上2倍未満、好ましくは10分の1以上1倍未満とする。キャパシタの面積は100nm2乃至0.01μm2が好ましい。キャパシタの誘電体は、必要に応じて、酸化ハフニウム、酸化ランタン、酸化イットリウム、酸化アルミニウム等の材料を用い、比誘電率を10倍以上、好ましくは、15倍以上としてもよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は10fF以下とすることが望ましい。書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図1Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されている。ここで、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースは読み出しビット線Omに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図1Aでは、書き込みワード線Qnと読み出しワード線Pnは平行であり、また、書き込みビット線Rm、読み出しビット線Om、バイアス線Smは平行である。そして、書き込みワード線Qnと読み出しワード線Pnは、書き込みビット線Rm、読み出しビット線Om、バイアス線Smと直交する。図1Bは第n行第m列の記憶セルの周辺まで図示したものである。図から明らかなように、1行あたり2本、1列あたり3本の配線が必要であるので、N行M列のマトリクスでは2N3M本の配線が必要である。図1Aに示す記憶セルにデータを書き込むには、書き込みワード線Qnに適切な電位を印加することによって、書き込みトランジスタTr1n,mをオン状態とする。その際の書き込みビット線Rmの電位により、書き込みトランジスタTr1n,mのドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Rmの電位、読み出しトランジスタTr2n,mのゲート容量、キャパシタCn,mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qnに別の適切な電位を印加することによって、書き込みトランジスタTr1n,mをオフ状態とする。書き込みトランジスタTr1n,mのオフ状態でのリーク電流を1×10-20A以下とすることにより、相当の長時間にわたり書き込みトランジスタTr1n,mのドレイン側の電荷はそのまま保持される。読み出す際には、読み出しワード線Pnに適切な電位を与え、読み出しトランジスタTr2n,mがどのような状態となるかをモニターする。例えば、データとして、書き込みトランジスタTr1n,mのドレイン側に、電荷がないあるいは正の電荷がある、という2つの状態があるとする。読み出しトランジスタTr2n,mがn型であり、バイアス線Smを適切な正の電位に保ち、読み出しワード線Pnに、読み出しトランジスタTr2n,mのしきい値以下の適切な電位を与えるものとする。電荷がない場合には、読み出しトランジスタTr2n,mのゲートの電位はしきい値以下であるので、読み出しトランジスタTr2n,mはオフ状態となり、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Omの電位は、バイアス線Smの電位とは大きく異なる。しかし、書き込みトランジスタTr1n,mのドレイン側に正の電荷があれば、読み出しワード線Pnのゲート電位がしきい値以下であっても読み出しトランジスタTr2n,mはオン状態となることがあり、読み出しビット線Omの電位がバイアス線Smの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。同じ原理を用いて、1つの記憶セルに蓄えられた電荷量の大小を知ることができる。図4Aは、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Rmの電位を変化させることにより、書き込みトランジスタTr1のドレイン側の電荷Qを4段階の値Q0、Q1、Q2、Q3、Q0<Q1<Q2<Q3、Q0は0以上とする。読み出し時には、書き込みトランジスタTr1n,mは絶縁体とみなせるので、書き込みワード線Qn、書き込みビット線Rmとともに図面からは削除してある。電荷Qの値に応じて、読み出しトランジスタTr2n,mのみかけの特性が変化する。読み出しビット線Omの電位を0、バイアス線Smの電位をVSH>0とし、読み出しワード線Pnの電位を変化させると、読み出しトランジスタTr2n,mに流れる電流量が変化する。その様子を図4Bに示す。電荷がもっとも多く保持されている場合Q=Q3は、Vgが負であっても十分大きな電流が流れ、オン状態となる。例えば、Vg=VP1とすればオン状態となる。これをオフ状態とするには、Vgを十分、大きな負の値例えば、VPLとする必要がある。電荷量が2番目の場合Q=Q2は、左から二番目の曲線となる。このとき、Vg=VP2ではオン状態となる。しかし、Vg=VP1ではオフ状態である。電荷量が3番目の場合Q=Q1は、Vg=VP2ではオフ状態であるが、Vg=VP3ではオン状態となる。Q=Q0であれば、Vg=VP3でもオフ状態である。すなわち、読み出しワード線Pnに何段階かの電位を印加することにより、保持されている電荷量を知ることができる。最初、Vg=VPLとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Vg=VP1とすると、保持されている電荷量がQ3の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はQ3であったと判断できる。Vg=VP2とすると、保持されている電荷量がQ3もしくはQ2の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ2であったと判断できる。Vg=VP3とすると、保持されている電荷量がQ3もしくはQ2もしくはQ1の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はQ1であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はQ0であったと判断できる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。これは、電荷量のばらつきが大きいと、図4BのVPL、VP1、VP2、VP3の間隔を大きくすることが必要となるためである。本発明の第1に示したマトリクス型の半導体記憶装置は、保持される電荷量のばらつきが小さいため、この目的に適している。また、FGNVMにおいては、書き込みや消去の際に非常に高い電圧をトランジスタに印加することが求められたが、本発明においては、トランジスタに印加する電圧を、書き込み時、読み出し時ともより小さくできる。そのため、キャパシタの容量と読み出しトランジスタのゲート容量との間に制約が少ない。一般に、キャパシタの容量が読み出しトランジスタのゲート容量より大きいと、バイアス線と読み出しワード線に印加される電圧の多くの部分が読み出しトランジスタのゲートに印加されるので、読み出しトランジスタのゲートに印加される電圧が大きくなる。そのためより低い電圧でデータを読み出すことができる。一方、キャパシタの容量が読み出しトランジスタのゲート容量より小さいと、バイアス線と読み出しワード線に印加される電圧の多くの部分がキャパシタに印加されるので、バイアス線と読み出しワード線の間に印加される電圧の多くの部分がキャパシタにかかってしまい、読み出しトランジスタのゲートに印加される電圧が小さくなる。したがって、より高い電圧を読み出しワード線とバイアス線の間に印加しないとデータを読み出せない。しかしながら、本発明では、書き込み時、読み出し時ともトランジスタに必要とされる絶対的な電圧は、FGNVMに比べるとはるかに小さい。典型的には0.5ボルト乃至3ボルトであり、仮に、キャパシタの容量が読み出しトランジスタのゲート容量の3分の1としても、記憶セルに印加される電圧は最大で9ボルトである。しかも、このような電圧は、トランジスタのゲート絶縁膜に直接かかるわけではない。したがって、トランジスタが高い電圧のために劣化することはない。このことは従来のFGNVMとは全く異なる。従来のFGNVMの一例として、NAND型フラッシュメモリの記憶セルを図13を用いて説明する。図13Aは第n行第m列の記憶セル周辺の様子を上方よりみたものである。表面に素子分離領域151が形成された半導体ウェハ上にフローティングゲート153とコントロールゲート154を積層し、半導体ウェハに不純物領域152を設ける。コントロールゲート154はワード線、Wm-1、Wm、Wm1、でもある。また、不純物領域は、フローティングゲート153が重なる部分で分断されているが、動作時にはビット線、Bm-1、Bm、Bm1、に接続する。図13Bは図13Aの点X1と点X2を結ぶ直線の断面の様子を示す。半導体ウェハ150上にフローティングゲート153とコントロールゲート154が積層し、また、それらにあわせて不純物領域152が設けられる。半導体ウェハ150とフローティングゲート153、フローティングゲート153とコントロールゲート154の間には、それぞれ絶縁膜155、絶縁膜156が設けられる。図13Cは図13Aの点Y1と点Y2を結ぶ直線の断面の様子を示す。半導体ウェハ150上に、素子分離領域151を設け、その上にフローティングゲート153とコントロールゲート154が積層して設けられる。半導体ウェハ150とフローティングゲート153、フローティングゲート153とコントロールゲート154の間には、それぞれ絶縁膜155,絶縁膜156が設けられる。このような記憶セルは、図13Dのような回路で表現できる。すなわち、フローティングゲート153と半導体ウェハ150との間で形成され、絶縁膜155を誘電体とする容量C1と、フローティングゲート153とコントロールゲート154との間で形成され、絶縁膜156を誘電体とする容量C2とが直列に接続したものである。ところで、このようなFGNVMの記憶セルにおいては、C1はC2よりも相当に小さいことが要求された。それは、書き込み時あるいはデータの消去時に半導体ウェハ150あるいは不純物領域152とフローティングゲート153との間に高電圧10ボルト以上をかける必要からである。仮に、C1=C2であれば、半導体ウェハ150あるいは不純物領域152とフローティングゲート153との間の電圧を10ボルトとするには、コントロールゲート154と半導体ウェハ150あるいは不純物領域152との間には20ボルトもの電圧を印加しなければならない。そのため、FGNVMではC1はC2の2分の1以下であることが望まれる。しかしながら、そのようにC2をC1より大きくするには、記憶セルの形状に制約をもたらすこととなる。図13Cに示すように、容量C1が必要とする面積S1は記憶セルのトランジスタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。一方、容量C2の面積S2は、フローティングゲート153の上面の表面積と概略一致する。したがって、フローティングゲート153を必要以上に大きくしなければ、容量C2を十分に大きくすることができなかった。このことにより、従来のFGNVMは、記憶セルの面積が必要以上に大きくなっていた。本発明においてはこのような制約がないので、キャパシタの配置の自由度が高まり、記憶セルあたりの面積を縮小し、半導体メモリ装置の集積度をさらに高めることが可能である。本発明の第2は、上記本発明の第1の構成における読み出しビット線を書き込みビット線で代用するものである。図5Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図5Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されており、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースも書き込みビット線Rmに、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図5Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり2本の配線が必要であるので、N行M列のマトリクスでは2N2M本の配線が必要である。このように、本発明の第1の読み出しビット線を書き込みビット線で代用することにより、本発明の第1よりも配線数を減らすことができる。本発明の第3は、上記本発明の第1の構成における読み出しビット線を別の列のバイアス線で代用するものである。図14Aに、上記の構造を有する記憶セルを図示する。ここでは、第n行第m列の記憶セルを例にして説明する。図14Aでは、書き込みトランジスタTr1n,mと読み出しトランジスタTr2n,mとキャパシタCn,mからなる記憶セルが示されており、書き込みトランジスタTr1n,mのドレインは読み出しトランジスタTr2n,mのゲートおよびキャパシタCn,mの一方の電極に接続されている。さらに、書き込みトランジスタTr1n,mのゲートは書き込みワード線Qnに、書き込みトランジスタTr1n,mのソースは書き込みビット線Rmに、読み出しトランジスタTr2n,mのソースは隣の列のバイアス線Sm-1に、読み出しトランジスタTr2n,mのドレインはバイアス線Smに、キャパシタCn,mの他方の電極は読み出しワード線Pnに、それぞれ接続されている。図14Bは第n行第m列の記憶セルの周辺を図示したものである。図から明らかなように、1行あたり2本、1列あたり2本の配線と、最初の列に1本のバイアス線が必要であるので、N行M列のマトリクスでは2N2M1本の配線が必要である。このように、本発明の第1の読み出しビット線を別の列のバイアス線で代用することにより、本発明の第1よりも配線数を減らすことができる。以上、課題解決手段として3つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記3つの構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段が上記の3つの構成に限られるものではない。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、FGNVMで問題となるような絶縁膜の劣化は起こりえない。条件の最適化により、10億回の書き込みにおいても、トランジスタの主要な特性しきい値電圧、オン電流、S値には測定誤差範囲あるいは1未満の変動しか観測されない。また、用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を1時間以上、好ましくは1日以上保持できる。さらには、好ましい条件を用いることにより、1年以上、あるいは10年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度とか1年に1度とかとなる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。なお、従来のDRAMでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はSRAMでも実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタは従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。集積度に関しては、本発明では、上記のように、従来のFGNVMのように記憶セルの大きさに制約がないので、キャパシタの面積を小さくすることにより集積度を上げることができる。さらに、上記構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。FGNVMのうち、いわゆるフラッシュメモリでは1つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最小限の操作で完了する。また、FGNVMにおいては、フローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、本発明の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10ボルト以下とできる。このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、FGNVMよりも生じにくく、計算上は1つの記憶セルの1辺の長さを10nmまで小さくできる。このような本発明の効果をさらに高めるためには、使用するトランジスタのS値を使用時の温度で59mV/dec以上70mV/dec以下、好ましくは、59mV/dec以上63mV/dec以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。特に書き込みトランジスタが上記の範囲のS値を有すると、データの書き込みの際の電荷のばらつきが小さくなる。また、読み出しトランジスタが上記の範囲のS値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。実施の形態1本実施の形態では、図1AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。まず、書き込み方法について、図2を用いて説明する。書き込み時においては、読み出しビット線、Om-1、Om、Om1、、バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を0ボルトとする。この状態で、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をVQLとし、印加されるパルスの電位をVQHとする。図2Aに示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。図では、各パルスが印加される時間は重ならないようにしているが、例えば、Qn-1にパルスが印加される時間の一部がQnにパルスが印加される時間と重なってもよい。また、VQLは、書き込みトランジスタTr1のしきい値以下であることが必要であり、例えば-2ボルトとすることができる。また、VQHは書き込みトランジスタTr1のしきい値以上であることが必要であり、例えば2ボルトとすることができる。このとき、同時に書き込みビット線、Rm-1、Rm、Rm1、にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、VRL、VRLα、VRL2α、VRL3αα>0という4段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するのではなく、書き込みワード線のパルスが印加されて、一定の時間τ1をおいた後、印加され、書き込みワード線のパルスが終了した後、一定の時間τ2をおいた後、終了することが好ましい。ここで、τ1<τ2あるいはτ1>τ2としてもよいが、回路設計上、τ1=τ2となるように設定することが好ましい。図2Bは、第n行第m列の記憶セルの状態を示しているが、ここでは、書き込みワード線Qnの電位がVQHとなったため、書き込みトランジスタTr1n,mがオン状態となっている。そのため、書き込みトランジスタTr1n,mのドレインすなわち、読み出しトランジスタTr2n,mのゲートの電位は、そのときの書き込みビット線Rmの電位、VRL3αと同じ、あるいはそれに近い電位となる。このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタTr1のドレイン側に生じる電荷量が決定される。ここで、電位VRL、VRLα、VRL2α、VRL3αに対応する電荷量を、それぞれ、Q0、Q1,Q2,Q3とすると、各記憶セルの電荷量は、表1のようになる。電荷量Q0、Q1,Q2,Q3は図4Bで説明した電荷量Q0、Q1,Q2,Q3に相当するものとする。これらの電荷は書き込みワード線の電位を適切に保つことにより、相当の長時間10時間以上にわたって保持されうる。次に読み出し方法について、図3AおよびBを用いて説明する。図3Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、および書き込みビット線、Rm-1、Rm、Rm1、には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はVQL、書き込みビット線の電位はVRLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VSHとしては、例えば、1ボルトとすることができる。さらに、読み出しビット線、Om-1、Om、Om1、の先には適切な大きさの負荷抵抗を接続し、負荷の先端の電位は一定の値ここでは0Vに保つものとする。また、読み出しワード線の電位はパルス印加時以外は、VPLに保たれている。そして、図3Aに示すように、読み出しワード線、Pn-1、Pn、Pn1、に順次、パルスを印加する。パルスの高さは、最初、VP1とし、これをすべての行に印加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。すると、パルスの印加によって、読み出しトランジスタTr2がオン状態となる場合がある。例えば、図4Bで説明したように、もっとも低い高さVP1のパルスでオン状態となるのは、電荷量がQ3であるセルの読み出しトランジスタTr2であるので、読み出しビット線、Om-1、Om、Om1、の電位を観測していれば、電荷量がQ3であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位に近い値となるからである。図3Aでは、読み出しワード線Pn-1にパルスが印加された際に、読み出しビット線Om1の電位が上昇パルスが発生し、また、読み出しワード線Pnにパルスが印加された際に、読み出しビット線Omの電位が上昇する。このことから、第n-1行第m1列および第n行第m列の記憶セルの電荷量がQ3であると特定できる。次に、読み出しワード線に高さVP2のパルスが印加された場合、電荷量がQ3あるいはQ2の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がQ3あるいはQ2であるかを知ることができる。同じく、読み出しワード線に高さVP3のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図3Aによれば、第n行第m列の記憶セルは、一連の読み出しにおいて、3回パルスを発生させている。これは、保持されていた電荷がQ3であったために、読み出しワード線Pnに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Omの電位がバイアス線Smの電位と同じあるいはそれに近い値となったためである。逆に、第n1行第m-1の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がQ0と最も少なかったため、もっとも高いVP3のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表2のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。実施の形態2本実施の形態では、図5AおよびBに示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。本実施の形態は、実施の形態1の読み出しビット線を書き込みビット線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態1の場合よりも削減できる。書き込み方法は、実施の形態1とほぼ同じである。バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を0ボルトとする。そして、図2Aに示すように、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線、Rm-1、Rm、Rm1、に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態1と同様に表1のようになる。次に読み出し方法について、図6AおよびBを用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図6Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、にそれぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はVQLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、も一定の電位VSHに保持する。VSHとしては、例えば、1ボルトとすることができる。さらに、書き込みビット線、Rm-1、Rm、Rm1、の先には適切な大きさの負荷抵抗を接続し、負荷の先端の電位は一定の値ここでは0Vに保つものとする。また、読み出しワード線、Pn-1、Pn、Pn1、の電位はパルス印加時以外は、VPLに保たれている。そして、図6Aに示すように、読み出しワード線、Pn-1、Pn、Pn1、に順次、パルスを印加する。パルスの高さは、最初、VP1とし、これをすべての行に印加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。このとき、書き込みビット線Rmの電位をモニタすることにより読み出しワード線のパルスに応じた読み出しトランジスタTr2の状態オン状態あるいはオフ状態を知ることができる。詳細は実施の形態1と同じであるので省略する。実施の形態3本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタTr1は、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタTr2としては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタTr1は読み出しトランジスタTr2の上に設けられた積層構造となる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタTr2とし、その上に、酸化物半導体を半導体層として用いたトランジスタを形成して、これを書き込みトランジスタTr1とする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。図7に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図7Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板には素子分離領域102が設けられる。また、素子分離領域102以外の部分上には、導電性の材料やドーピングされたシリコンを用いた配線106c、配線106dが形成され、読み出しトランジスタTr2のソース106a、ドレイン106bと接続している。配線106c、106dは、それぞれ、書き込みビット線、バイアス線となる。ソース106aとドレイン106bは読み出しトランジスタTr2のゲート電極111で分離されている。ソース106aには接続電極110を設けて、上層の配線と接続させる。図7Bは酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。図7Bに示される配線や電極等は図7Aの回路の上に形成される。ここには島状の酸化物半導体領域112と書き込みワード線114a、読み出しワード線114bが形成される。書き込みワード線114aの一部は酸化物半導体領域112と重なって、書き込みトランジスタTr1のゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と物理的に接触する。また、読み出しワード線114bは、ゲート電極111と重なる部分において、キャパシタCを形成する。図7AおよびBを重ね合わせると、図7Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図7A乃至Cの点A、B、C、Dは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を10nm以上0.4μm以下、チャネル長を10nm以上0.4μm以下とするとよい。なお、図7においては、読み出しワード線114bがゲート電極111と重なる部分すなわち、キャパシタにおける読み出しワード線114bの幅を書き込みトランジスタの書き込みワード線の幅チャネル幅とほぼ同じとしたが、チャネル幅の0.5倍以上1.5倍以下とすることが好ましい。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図8および図9は図7の点Aと点Bを結ぶ断面である。まず、公知の半導体製造技術を用いて、図8Aに示すように、単結晶シリコン基板101上に素子分離領域102,ドーピングされたシリコンを用いて不純物領域105a、105b、ゲート絶縁膜103、ダミーゲート104を形成する。ダミーゲート104の側面には、図に示すようにサイドウォールを設けてもよい。ゲート絶縁膜の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。不純物領域105a、105b上には、シリサイド領域を設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース106a、ドレイン106bと呼ぶ。また、図7Aに関連して説明したように、それらは書き込みビット線として機能する配線106c、バイアス線として機能する配線106dと接続している。次に図8Bに示すように、層間絶縁物107を形成する。層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨CMP法により、層間絶縁物107を平坦化しつつ、エッチングし、ダミーゲート104が露出した時点でエッチングを停止する。そして、図8Cに示すように、ダミーゲートを選択的に除去して、空孔部108を形成する。また、図8Dに示すように、コンタクトホール109も形成する。そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図8Eに示すように、空孔部108とコンタクトホール109に、それぞれ、ゲート電極111、接続電極110を形成する。その後、アルゴン等の希ガスのイオンを用いた表面処理をおこない、層間絶縁物107の表面の水素濃度を低下させてもよい。ゲート電極111、接続電極110の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の導電帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[電子ボルト]の関係を満たせばよい。例えば、チタン、モリブテン、窒化チタン等である。ついで、厚さ3乃至30nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むことが好ましい。図9Aに示すように、この酸化物半導体膜をエッチングして島状の酸化物半導体領域112を形成する。半導体特性を改善するため酸化物半導体領域112に熱処理を施してもよい。かくして、ゲート電極111と酸化物半導体領域112および接続電極110と酸化物半導体領域112が接触する。その後、図9Bに示すようにゲート絶縁膜113をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜113の厚さは20nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×10-19cm-3以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。ゲート絶縁膜113はキャパシタの誘電体でもあり、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。その後、導電性材料により書き込みワード線114aと読み出しワード線114b図9には図示せずを形成する。書き込みワード線114aの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線114aと読み出しワード線114bの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。その後、図9Cに示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜113,酸化物半導体領域112に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、n型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体においても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域112中にn型の導電性を示す領域115a、115bを形成する。これらの領域のキャリア電子濃度が1×10-19cm-3以上となるようにイオン注入条件を設定することが好ましい。以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物117を形成する。そして、その表面を平坦化して、酸化物半導体領域に達するコンタクトホールを形成し、接続電極116を埋め込む。その後、配線118を形成する。配線118は書き込みビット線として機能する配線106cと平行に走る配線であり、配線106cの実質的な抵抗を低減する目的で形成する。同様な配線を、書き込みワード線114aや読み出しワード線114bと平行に形成してもよい。かくして、図9Dに示される半導体メモリ装置の記憶セルが作製される。図10には、図7の点Cから点Dにかけての断面図を示す。図に示されるように、ゲート電極111と読み出しワード線114bの間に、ゲート絶縁膜113を誘電体とするキャパシタ120が形成される。キャパシタ120の容量はゲート電極111と読み出しワード線114bの重なりで定義されるが、その面積は100nm2以上0.01μm2以下とすることが好ましい。半導体メモリ装置の集積度をあげる観点からはキャパシタ120の面積は、読み出しトランジスタTr2のチャネル幅とチャネル長で定義される面積以下、STr1とするの2倍以下、好ましくは、STr1の1/10以上STr1の1倍未満とすることが好ましい。実施の形態4本実施の形態では、実施の形態3とは異なる半導体メモリ装置の記憶セルの作製方法について図11を用いて説明する。実施の形態3と同様に、単結晶シリコン基板101上に素子分離領域102,ソース、ドレイン、ゲート絶縁膜、ダミーゲートを形成する。そして、層間絶縁物107を形成した後、層間絶縁物107を平坦化しつつ、エッチングし、ダミーゲートを選択的に除去して、図11Aに示すように、空孔部108を形成する。また、コンタクトホール109も形成する。その後、空孔部108およびコンタクトホール109を埋めて、導電性材料により被膜を形成し、これをパターニングして、電極110a、電極111aを形成する。このとき、電極110aと111aの間隔は、酸化物半導体を用いたトランジスタのチャネル長となる。また、用いる導電性材料は実施の形態3のゲート電極111、接続電極110と同様に、酸化物半導体の電子親和力を考慮して決定すればよい。少なくとも、その後に形成する酸化物半導体膜に接する部分には酸化物半導体の電子親和力と仕事関数が同程度もしくはそれ以下の導電性材料を設けることが好ましい。さらに、図11Bに示すように、酸化珪素等の絶縁被膜119を適切な厚さに形成する。そして、図11Cに示すように、絶縁被膜119と電極110a、111aをエッチングして平坦化する。かくして、接続電極110bおよび読み出しトランジスタのゲート電極111bが得られる。また、絶縁被膜119はエッチングされ、絶縁被膜119aとなる。その後、厚さ3乃至10nmの酸化物半導体膜112aを形成する。半導体特性を改善するため酸化物半導体膜112aに熱処理を施してもよい。酸化物半導体膜の抵抗率は10×1010Ωm以上となるようにする。かくして、ゲート電極111bと酸化物半導体膜112aおよび接続電極110bと酸化物半導体膜112aが接触する。その後、図11Dに示すようにゲート絶縁膜113とゲート電極114cを形成する。ゲート電極114cの材料としては、実施の形態3の書き込みワード線114aおよび読み出しワード線114bと同様に、酸化物半導体の電子親和力を考慮して選択すればよい。本実施の形態は、実施の形態3のようなイオン注入をしなくともトランジスタ特性を得られる。実施の形態5実施の形態2で示した半導体メモリ装置は、実施の形態1で示した半導体メモリ装置の読み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では、以下の理由により、書き込み時に消費電力が多くなるという問題がある。例えば、第n行第m列の記憶セルに正の電荷が保持された結果、当該セルの読み出しトランジスタTr2n,mがオン状態となることがある。このトランジスタのドレインはバイアス線Smに、ソースは書き込みビット線Rmに接続されている。書き込み時にはバイアス線Smは一定の電位に保たれている一方、Rmは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動する。この結果、書き込み時には、読み出しトランジスタTr2n,mのソースとドレインの間に電流が流れることとなる。このような電流を防止するためには、書き込み時に、バイアス線Smの電位を書き込みビット線Rmの電位と同じになるように、書き込みビット線Rmに流すのと同じ信号を同じ位相でバイアス線に流せばよい。あるいは、バイアス線Smに流す信号を書き込みビット線Rmと同期させればよい。図12Aは、本実施の形態における、第n行第m列の記憶セルに印加される電位を説明するための図である。図に示される状態では、書き込みワード線Qnの電位はVQHとなり、書き込みトランジスタTr1n,mはオン状態となる。このため、書き込みトランジスタTr1n,mのドレイン側の電位は、書き込みビット線Rmの電位と同じか、近いものとなり、ここでは、読み出しトランジスタTr2n,mがオン状態となるものとする。読み出しトランジスタTr2n,mのソースに接続する書き込みビット線Rmと読み出しトランジスタTr2n,mのドレインに接続するバイアス線Smの電位が異なれば、読み出しトランジスタTr2n,mのゲートの電位によっては読み出しトランジスタTr2n,mのソースとドレイン間に電流が流れることがある。しかしながら、本実施の形態では、書き込みビット線Rmとバイアス線Smの電位を同じとなるようにするので、理論的には、読み出しトランジスタTr2n,mのソースとドレインの間には電流は流れない。また、書き込みビット線Rmとバイアス線Smの電位を完全に同じとしなくとも、実効的な電位差が十分に小さくなるようにバイアス線Smの電位を書き込みビット線Rmの電位にあわせれば、読み出しトランジスタTr2n,mのソースとドレインの間に流れる電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Smの電位と書き込みビット線Rmの電位の位相のずれを5以下とすることが好ましい。このような信号をバイアス線に送るには、図12Bに示すように、半導体メモリ装置のマトリクスへ信号を入力する部分にスイッチングトランジスタTr3を設ければよい。スイッチングトランジスタTr3は各列に設けられ、ソースとドレインを、それぞれ、各列の書き込みビット線とバイアス線に接続する。また、ゲートは書き込みビット線とバイアス線に直交する制御用配線Tに接続される。書き込み時に、すべてのバイアス線をフローティングにした上で、Tに適切な信号を印加することで、すべてのスイッチングトランジスタTr3をオン状態として、各列のバイアス線の電位を書き込みビット線と概略等しくすることができる。図12Bでは、スイッチングトランジスタTr3を用いて書き込みビット線とバイアス線の電位を概略同じとする方法を示したが、同じような機能を有する機構を複数のトランジスタやダイオード、キャパシタ等を用いて構成してもよい。実施の形態6本実施の形態では、図14AおよびBに示す半導体メモリ回路の動作について説明する。なお、図14AおよびBに示される半導体メモリ回路は、本実施の形態以外の方法でも動作するので、図14AおよびBに示される半導体メモリ回路を必ずしも、本実施の形態に示すような方法で動作させなければならないというものではない。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、ともにn型であるものとする。本実施の形態は、実施の形態1の読み出しビット線を他の列のバイアス線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態1の場合よりも削減できる。書き込み方法は、実施の形態1とほぼ同じである。バイアス線、Sm-1、Sm、Sm1、、読み出しワード線、Pn-1、Pn、Pn1、は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を0ボルトとする。そして、図2Aに示すように、書き込みワード線、Qn-1、Qn、Qn1、に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線、Rm-1、Rm、Rm1、に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態1と同様に表1のようになる。次に読み出し方法について、図15乃至図17を用いて説明する。図15Bに示すように、読み出し時には、書き込みワード線、Qn-1、Qn、Qn1、には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はVQLに保持するが、それ以外の電位としてもよい。また、バイアス線、Sm-1、Sm、Sm1、は、読み出す列に応じて電位VSHもしくはVSLVSH>VSLに保持するか、電位判定回路を接続する。電位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ、第m列の記憶セルの読み出し時に、第m列のバイアス線Smに電気的に接続するようにする。電位判定回路は、少なくとも、バイアス線に接続できる配線からの端子と電位計測手段と、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか1つに接続を切り替えるスイッチング機構とを有する。バイアス線Smは、第m列のデータの読み出し時にスイッチング機構により、キャパシタ、電位計測手段のいずれか1つと接続される。図16Bには、第m列の電位判定回路とバイアス線SmにVSLあるいはVSHのいずれかの電位を供給する手段とを示す。バイアス線Smは、切り替えスイッチSW1mによって、これらのひとつと接続できる。第m列の電位判定回路においては、図16Bに示すように、切り替えスイッチSW2mと電位計測手段VmとキャパシタCmとVSLの電位を供給する手段に接続する端子を有し、切り替えスイッチSW2mは、バイアス線Sm側の配線、上記端子もしくは電位計測手段Vmのいずれかとキャパシタとを接続させる。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キャパシタの電位をVSLとしておくとよい。以下に第n行第m列のデータを読み出す方法を示す。図14Aの回路は、読み出し時には、図16Aの等価回路で表現される。したがって、第n行第m列の記憶セルやその周辺の記憶セルは、読み出し時には図16Bに示されるようなマトリクスで表現される。第m列の記憶セルのデータを読み出すときには、第m-1列より左の列のバイアス線の電位をVSH、第m1列より右のバイアス線の電位をVSLとする。また、第m列のバイアス線Smは、電位判定回路に接続される前には、切り替えスイッチSW1mによって、電位をVSLとなるようにしておく。そして、切り替えスイッチSW1mによって、バイアス線Smと電位判定回路を接続する。また、このとき、電位判定回路においては、バイアス線SmとキャパシタCmが接続された状態となっている。キャパシタCmのバイアス線Sm側の電位はVSLとなるように、キャパシタCmは蓄電されている。バイアス線Sm-1より左の記憶セルおよびバイアス線Sm1より右側の記憶セルは、いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れないので、回路から無視できる。また、読み出しワード線Pnに接続された記憶セル以外の記憶セルも、読み出しトランジスタはオフ状態であるので、回路から無視できる。その結果、注目すればよい回路は、図17Aに示されるように、バイアス線Smをはさんだ、第n行第m列の記憶セルと第n行第m1列の記憶セルであり、なかでも、それぞれの読み出しトランジスタTr2n,mとTr2n,m1を中心とする回路である。これらのトランジスタは第n行の読み出しワード線Pnの電位によってオン状態あるいはオフ状態となる。トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタTr2n,mとTr2n,m1のオンオフすなわち、第n行第m列の記憶セルおよび第n行第m1列の記憶セルのデータの組み合わせにより、図17B乃至Eに示されるような等価回路となる。例えば、読み出しトランジスタTr2n,mがオフで、読み出しトランジスタTr2n,m1がオンの場合は、図17Bに示すような回路となる。同様に、読み出しトランジスタTr2n,mがオンで、読み出しトランジスタTr2n,m1がオフの場合は、図17Cに示すような回路、読み出しトランジスタTr2n,m、Tr2n,m1ともオンの場合は、図17Dに示すような回路、読み出しトランジスタTr2n,m、Tr2n,m1ともオフの場合は、図17Eに示すような回路になる。ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる。記憶セルに用いられるトランジスタはすべて同じものとなるように設計されているので、各トランジスタは概略同じ抵抗を示すものとして扱ってよい。回路が安定して電流が流れなくなったとき定常状態となったとき、すなわち、キャパシタCmがその状態に応じた電荷を蓄積したときの、キャパシタCmのバイアス線Sm側の電位は、理想的には、図17Bでは、VSL、図17Cでは、VSH、図17Dでは、VSH/2、図17EではVSLとなる。図17Eでは、バイアス線は初期の状態と変わらないので、キャパシタCmのバイアス線Sm側の電位はVSLである。ここで、Tr2n、mがオフ状態図17Bと図17Eの状態であれば、Trn、m1の状態にかかわらず、キャパシタCmのバイアス線Sm側の電位はVSLとなる。あるいは、Tr2n、mがオン状態図17Cと図17Dの状態であれば、Trn、m1の状態にかかわらず、キャパシタCmのバイアス線Sm側の電位はVSL以外の値となる。したがって、キャパシタCmのバイアス線Sm側の電位を観測することによって、Tr2n、mの状態を知ることができる。VSH、VSLの値としては、例えば、それぞれ、1ボルト、0ボルトとすることができる。キャパシタCmのバイアス線側の電位は切り替えスイッチSW2mによって、キャパシタCmと電位計測手段Vmとを接続することにより測定することができる。接地電位を0ボルトとすれば、電位計測手段Vmによって、キャパシタCmに0V以外の何らかの電荷が充電されていたことが観測できれば、Tr2n、mはオン状態であったということを知ることができる。あるいは、キャパシタCmの電位が0Vであれば、Tr2n、mはオフ状態であったということを知ることができる。すなわち、記憶セルに表1に示されるデータが入力されていた場合には、読み出しワード線Pn-1、Pn、Pn1に図15Aで示されるパルスを入力すれば、図15AのVmに示されるような電位の変動が観測される。ここで、VPL、VP1、VP2、VP3は、図4Bで説明した、VPL、VP1、VP2、VP3に相当するものとする。図15Aに示されるパルスの波形は、波高が揃っていないことを除けば、図3AのOmで示されるパルスの数と同じである。すなわち、実施の形態1と同様に、各記憶セルに対応するパルスを数えれば、その記憶セルに保持されていた多値のデータを知ることができる。以上の例では、第m-1列より左の列のバイアス線の電位をVSH、第m1列より右のバイアス線の電位をVSLとしたが、逆に、第m-1列より左の列のバイアス線の電位をVSL、第m1列より右のバイアス線の電位をVSHとしてもよい。実施の形態7実施の形態5で指摘したように、実施の形態2で示した半導体メモリ装置の駆動方法では書き込み時に消費電力が多くなるという問題がある。本実施の形態では、それを削減する駆動方法を説明する。本実施の形態では、当該行の書き込み時以外において、読み出しワード線の電位を書き込みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態となるように保持するものである。例えば、読み出しトランジスタがn型であれば、読み出しワード線を十分に大きな負の電位に保つ。書き込みトランジスタのドレイン側に保持される電荷量が図4Bに示される4段階Q0、Q1、Q2、Q3であれば、例えば、読み出しワード線の電位をVPL以下とすれば、読み出しトランジスタは、常時、オフ状態であるため、読み出しトランジスタのソースとドレイン間に電流は流れない。具体的には、以下のように書き込みをおこなう。図5Aの第n行第m列の記憶セルにおいて、バイアス線Smの電位は常に一定の値、例えば、0とする。また、データを書き込む際には、読み出しワード線Pnも電位を、例えば、0とする。書き込みワード線QnはVQHとすれば、書き込みトランジスタTr1n、mはオン状態となる。もし、書き込みビット線Rmが何らかの電位であれば、読み出しトランジスタTr2n、mのゲートの電位がしきい値以上となり、読み出しトランジスタTr2n、mもオン状態となる。すると、この記憶セルに書き込む間だけ、読み出しトランジスタTr2n、mのソースとドレイン間に電流が流れることがある。次に、他の行の記憶セルの書き込み時について説明する。この場合もバイアス線Smの電位は0である。一方、書き込みビット線Rmには、他の行の書き込みのために絶えずパルスが送られている。また、書き込みワード線Qnの電位はVQLとなり、書き込みトランジスタTr1n、mはオフ状態である。一方、読み出しワード線Pnの電位はVPLVPL>VQL以下とする。すると、書き込みトランジスタTr1n、mのドレイン側に保持されている電荷量にかかわらず、読み出しトランジスタTr2n、mはオフ状態である。したがって、読み出しトランジスタTr2n、mのソースとドレイン間に電流は流れない。なお、書き込みトランジスタTr1n、mのドレインにかかる電位はVQLよりも高いので、書き込みトランジスタTr1n、mがオンとなることはない。本実施の形態では、当該行の書き込み時には、読み出しトランジスタのソースとドレイン間に電流が流れることがあるが、その他の行の書き込み時には電流を遮断することができる。したがって、実施の形態5の場合よりは、電力の消費は大きくなるが、比較的簡単に、かつ、実施の形態2の場合より消費電力が減らせる。"