1以上のビット線と4以上のワード線と2以上のセルを有し、前記セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、前記第1の選択トランジスタのドレインは第1のビット線に接続し、前記第1の選択トランジスタのソースと前記増幅回路の第1の端子は前記サブビット線に接続し、前記増幅回路の第2の端子は前記第2の選択トランジスタのソースに接続し、前記第2の選択トランジスタのドレインもしくは前記増幅回路の第3の端子は、前記第1のビット線あるいは他のビット線に接続し、メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、前記ワード線の一と前記サブビット線と前記容量素子の電極の一に接続することを特徴とする半導体メモリ装置。1以上のビット線と4以上のワード線とワード線と平行な1以上の第1選択線とワード線と平行な1以上の第2選択線と2以上のセルを有し、前記セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、前記第1の選択トランジスタのドレインは第1のビット線に接続し、前記第1の選択トランジスタのゲートと前記第2の選択トランジスタのゲートは、それぞれ、前記第1選択線の一と前記第2選択線の一に接続し、前記第1の選択トランジスタのソースと前記増幅回路の第1の端子は前記サブビット線に接続し、前記増幅回路の第2の端子は第2の選択トランジスタのソースに接続し、前記第2の選択トランジスタのドレインもしくは前記増幅回路の第3の端子は、前記第1のビット線あるいは他のビット線に接続し、メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートは前記ワード線の一に接続することを特徴とする半導体メモリ装置。請求項1および2のいずれか一において、前記第1の選択トランジスタと前記メモリセルの一のトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至3のいずれか一において、前記第1の選択トランジスタに用いられる半導体と前記メモリセルの一のトランジスタに用いられる半導体は異なる種類であることを特徴とする半導体メモリ装置。請求項1乃至4のいずれか一において、前記メモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至5のいずれか一において、前記増幅回路は相補型インバータであることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記セルは4乃至64のメモリセルを有することを特徴とする半導体メモリ装置。請求項1乃至7のいずれか一において、前記容量素子は必要な深さあるいは高さが1μm以下であることを特徴とする半導体メモリ装置。1以上のビット線と4以上のワード線と2以上のセルを有し、前記セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、前記第1の選択トランジスタのドレインは前記ビット線の一に接続し、前記第1の選択トランジスタのソースと前記増幅回路の第1の端子は前記サブビット線に接続し、前記増幅回路の第2の端子は前記第2の選択トランジスタのソースに接続し、メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、前記メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、前記ワード線の一と前記サブビット線と前記容量素子の電極の一に接続する半導体メモリ装置において、前記第1の選択トランジスタをオンとすることにより前記サブビット線の電位を特定の電位とする第1の過程と、前記メモリセルの一のトランジスタの一をオンとする第2の過程と、を有することを特徴とする半導体メモリ装置の駆動方法。本発明の一態様は、容量素子の容量を従来のDRAMに用いられている値以下、具体的には1fF以下、好ましくは0.1fF以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を用いられているトランジスタのゲート容量の10倍以下、好ましくは2倍以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子に必要な深さあるいは高さを1μm以下、好ましくは、0.3μm以下であるメモリ装置を提供することを課題とする。また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。本発明の一態様は、1以上のビット線と4以上のワード線と2以上のセルを有する半導体メモリ装置であって、各セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、第1の選択トランジスタのドレインは第1のビット線に接続し、第1の選択トランジスタのソースと増幅回路の第1の端子はサブビット線に接続し、増幅回路の第2の端子は第2の選択トランジスタのソースに接続し、第2の選択トランジスタのドレインもしくは増幅回路の第3の端子は、第1のビット線あるいは他のビット線に接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とサブビット線と容量素子の電極の一に接続することを特徴とする半導体メモリ装置である。また、本発明の一態様は、1以上のビット線と4以上のワード線とワード線と平行な1以上の第1選択線とワード線と平行な1以上の第2選択線と2以上のセルを有する半導体メモリ装置であって、各セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、第1の選択トランジスタのドレインは第1のビット線に接続し、第1の選択トランジスタのゲートと第2の選択トランジスタのゲートは、それぞれ、第1選択線の一と第2選択線の一に接続し、第1の選択トランジスタのソースと増幅回路の第1の端子はサブビット線に接続し、増幅回路の第2の端子は第2の選択トランジスタのソースに接続し、第2の選択トランジスタのドレインもしくは増幅回路の第3の端子は、第1のビット線あるいは他のビット線に接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続することを特徴とする半導体メモリ装置である。また、本発明の一態様は、1以上のビット線と4以上のワード線と2以上のセルを有し、各セルは、2以上のメモリセルと、サブビット線と第1の選択トランジスタと第2の選択トランジスタと増幅回路を有し、第1の選択トランジスタのドレインはビット線の一に接続し、第1の選択トランジスタのソースと増幅回路の第1の端子はサブビット線に接続し、増幅回路の第2の端子は第2の選択トランジスタのソースに接続し、各メモリセルは1以上のトランジスタと1以上の容量素子を有し、容量素子の容量は1fF以下であり、各メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とサブビット線と容量素子の電極の一に接続するメモリ装置において、第1の選択トランジスタをオンとすることによりサブビット線の電位を特定の電位とする第1の過程と、メモリセルの一のトランジスタの一をオンとする第2の過程と、を有することを特徴とするメモリ装置の駆動方法である。上記において、一のセルの第1の選択トランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、一のセルの第1の選択トランジスタの半導体とメモリセルの一のトランジスタの一の半導体は異なる種類でもよい。上記において、一のセルのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。上記において、増幅回路は1乃至3のトランジスタを有する回路例えば、相補型インバータでもよい。また、増幅回路は1つのNチャネル型トランジスタあるいは1つのPチャネル型トランジスタでもよい。また、1つのセルは4乃至64のメモリセルを有してもよい。さらに、容量素子に必要な深さあるいは高さは1μm以下、好ましくは0.3μm以下としてもよい。上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図1を用いて本発明の効果を説明する。図1に示す回路は、本発明の技術思想の一部である。図1には、第n行第m列から第n1行第m1列までの4つのセルが示されており、1つのセルには4つのメモリセルがある。各メモリセルは従来のDRAMと同様に1つのトランジスタと1つの容量素子を有する。読み出しの際には、サブビット線SBL_n_mを適切な電位に保った状態とし、かつ、第1の選択トランジスタSTr1_n_mをオフとする。この状態で読み出すメモリセルのトランジスタをオンとすると、サブビット線SBL_n_mの電位は、そのメモリセルの容量素子に蓄積されていた電荷に応じて変動する。サブビット線SBL_n_mの電位は増幅回路AMP_n_mによって増幅される。そして、第2の選択トランジスタSTr2_n_mをオンとすると、増幅回路AMP_n_mの出力電位がビット線MBL_mに出力される。このとき、サブビット線SBL_n_mは十分に短いので、その寄生容量もビット線MBL_mに比較すると十分に小さい。したがって、メモリセルの容量素子の容量が小さくとも、誤動作をおこさないで、増幅回路AMP_n_mによって信号を増幅でき、かつ、増幅した信号をビット線MBL_mに出力できる。もちろん、増幅した信号を極めて短い時間で観測すれば大きなノイズを含んでいるが、十分に容量の大きなビット線MBL_mに電荷が蓄積する過程で、ノイズの影響は打ち消される。すなわち、従来のDRAMに比較して、小さな容量素子で同等な機能を有するメモリ装置を作製できる。容量素子が小さいということは、従来のDRAMのようなアスペクト比の大きな構造物が不要ということである。従来のDRAMでは、構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、図1に示す半導体メモリ装置およびその動作の例について、図2乃至図5を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。図1に示す半導体メモリ装置は、ワード線WL、ワード線に直交するビット線MBL、ワード線WLに平行な第1選択線SL1および第2選択線SL2と、複数のセルを有する。各セルは第1の選択トランジスタSTr1と第2の選択トランジスタSTr2とサブビット線SBLと増幅回路AMPと複数のメモリセルCLとを有する。図1では、メモリセルCLは各セルに4つ設けられているが、より多くのメモリセルを設けてもよい。図1に示す第n行第m列のセルは、上から順に、メモリセルCL_n_m_1、メモリセルCL_n_m_2、メモリセルCL_n_m_3、メモリセルCL_n_m_4を有するものとする。各メモリセルは従来のDRAMと同様に1つのトランジスタと1つの容量素子を有するが、2つ以上のトランジスタや2つ以上の容量素子を有してもよい。メモリセルのトランジスタのドレインはサブビット線SBLに、ソースは容量素子の電極の一方に、ゲートはワード線WLの1つに接続されているとよい。また、第1の選択トランジスタSTr1のドレインと第2の選択トランジスタSTr2のドレインはビット線MBLに接続し、第1の選択トランジスタSTr1のソースと増幅回路AMPの入力はサブビット線SBLに接続し、増幅回路AMPの出力は第2の選択トランジスタSTr2のソースに接続し、第1の選択トランジスタSTr1のゲートは第1選択線の1つに、第2の選択トランジスタSTr2のゲートは第2選択線の1つにそれぞれ接続される。第1の選択トランジスタSTr1、第2の選択トランジスタSTr2、各メモリセルCLのトランジスタ、増幅回路AMPに用いられるトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。また、第1の選択トランジスタSTr1、第2の選択トランジスタSTr2および増幅回路AMPに用いられるトランジスタは単結晶珪素半導体基板を用いて作製し、各メモリセルCLのトランジスタには薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。特に、酸化物半導体の中でも、バンドギャップが3電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を1×1012cm-3以下とすることにより、オフ時の抵抗を極めて高くできる。すなわち、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を1×1024Ω以上とすることができる。例えば、メモリセルの容量を従来のDRAMの1/1000以下の1×10-17Fとしても、時定数が1×107秒115日であり、従来のDRAMでは想定できない期間にわたってデータを保持できる。すなわち、従来のDRAMでは1秒間に10回以上も必要であったリフレッシュ容量素子に蓄えられた電荷が減少することを補うために、データを再書き込みすることが通常の使用では不要となる。DRAMのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、ビット線間の寄生容量の充放電に使用されている。ビット線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメモリセルの容量素子の充電に必要な電流の10倍以上の電流がビット線間の寄生容量の充放電に使用されている。言うまでもなく、ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効果がある。増幅回路AMPとしては、さまざまなものを使用できるが、可能な限り構造の簡単なものの方が集積化の観点で好ましい。例えば、図2Aに示すようなNチャネル型トランジスタとPチャネル型トランジスタを用いた相補型インバータCMOS、あるいは、図2Bに示すようなNチャネル型トランジスタを1つだけ用いたNMOS、あるいは、図2Cに示すようなPチャネル型トランジスタを1つだけ用いたPMOS等である。図1では、1つのセルに含まれるメモリセルCLの数は4としたが、1つのセルに含まれるメモリセルCLの数は4乃至64とするとよい。メモリセルの数が多くなるとサブビット線SBLが長くなり、それに伴って、寄生容量も増加する。メモリセルCLの容量素子の容量が一定であると、サブビット線SBLの寄生容量に対する比率が低下するため、信号を増幅回路AMPで増幅する際の誤動作が発生しやすくなる。したがって、1つのセルに含まれるメモリセルCLの数は32以下が好ましい。一方、第1の選択トランジスタSTr1、第2の選択トランジスタSTr2、増幅回路AMPをメモリセルと同一平面上に形成する場合には、従来のDRAMに比べると、それらを有する分、集積度の点で劣ることとなる。このような点から、1つのセルに含まれるメモリセルCLの数は8乃至32が好ましい。図1あるいは図2A乃至図2Cの半導体メモリ装置の動作について図3乃至図5を用いて説明する。なお、図3乃至図5では、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記し、接続されているトランジスタをオンとするための電位Hが付与されている第1選択線SL1、第2選択線SL2、ワード線WLについては、その符号を丸で囲んで表記する。なお、接続されているトランジスタをオフとするための電位はLとする。最初に書き込みについて説明する。例えば、第n行第m列のセルの2番目のメモリセルCL_n_m_2にデータを書き込む場合を考える。書き込みに関しては、図2に示すいずれの回路でも同じである。まず、図3Aに示すように、ビット線MBL_mの電位は、データに応じて、0Vあるいは1Vとする。この段階では、第n行第m列のセル内の全てのトランジスタ図示されていない第2の選択トランジスタSTr2_n_mを含むはオフとなっている。次に、図3Bに示すように、第1選択線SL1_nとワード線WL_n_2の電位をHとし、第1の選択トランジスタSTr1_n_mとメモリセルCL_n_m_2のトランジスタをオンとする。この結果、メモリセルCL_n_m_2の容量素子がビット線MBL_mの電位に充電される。充電が完了すると、第1選択線SL1_nとワード線WL_n_2の電位をLとし、第1の選択トランジスタSTr1_n_mとメモリセルCL_n_m_2のトランジスタをオフとする。以上でデータの書き込みが完了する。次に、メモリセルCL_n_m_2の読み出しについて説明する。最初に、増幅回路AMPとして、図2Aに示す相補型インバータCMOSを用いた場合について説明する。ここでは、相補型インバータCMOSは、入力が0.6V以上であれば0Vを出力し、入力が0.4V以下であれば1Vを出力するものとする。また、メモリセルCL_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量および相補型インバータCMOS_n_mの容量ゲート容量と寄生容量を含むの和の1/4であるとする。なお、本実施の形態のメモリ装置において、メモリセルCLの容量素子の容量はサブビット線SBLの寄生容量および相補型インバータCMOSの容量ゲート容量と寄生容量を含むの和の20以上であることが好ましい。まず、図4Aに示すように、ビット線MBL_mの電位を0.5Vとし、第1選択線SL1_nの電位をHとして、第1の選択トランジスタSTr1_n_mをオンとする。この結果、サブビット線SBL_n_mの電位は0.5Vとなる。次に、図4Bに示すように、第1選択線SL1_nの電位をLとして、第1の選択トランジスタSTr1_n_mをオフとする。また、ワード線WL_n_2の電位をHとして、メモリセルCL_n_m_2のトランジスタをオンとする。その結果、サブビット線SBL_n_mの電位が変動する。第1の選択トランジスタSTr1_n_mがオフであるので、電位の変動に関しては、ここでは、メモリセルCL_n_m_2の容量素子の容量、サブビット線SBL_n_mの寄生容量および相補型インバータCMOS_n_mの容量のみを考慮すればよい。上記のように、メモリセルCL_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量および相補型インバータCMOS_n_mの容量の和の1/4であるので、サブビット線SBL_n_mの電位は、0.4Vもしくは0.6Vのいずれかとなる。サブビット線SBL_n_mの電位は相補型インバータにより変換され、1Vあるいは0Vとなる。その後、図4Cに示すように、第2選択線SL2_nの電位をHとして、第2の選択トランジスタSTr2_n_mをオンとする。なお、メモリセルCL_n_m_2のトランジスタがオンであると、そのゲート容量を介して、サブビット線SBL_n_mの電位がワード線WL_n_2の電位の影響を受ける。この現象は、容量素子の容量とサブビット線SBL_n_mの寄生容量および相補型インバータCMOS_n_mの容量の和がメモリセルCL_n_m_2のトランジスタのゲート容量の5倍以下で顕著となるため、特に容量素子の容量がメモリセルCL_n_m_2のトランジスタのゲート容量と同程度以下の場合には、ワード線WL_n_2の電位をLとして、メモリセルCL_n_m_2のトランジスタをオフとすることが好ましい。相補型インバータCMOS_n_mの出力は、第2の選択トランジスタSTr2_n_mを介して、ビット線MBL_mに出力される。ビット線MBL_mの電位の変動は十分に大きいものであるので、その電位の変動は特にセンスアンプを用いなくとも判別可能である。次に、増幅回路AMPとして、図2Bに示すNチャネル型トランジスタNMOSを用いた例の読み出し方法について説明する。ここでは、Nチャネル型トランジスタNMOS_n_mのしきい値を0.4Vとし、ゲートの電位が0.5Vのときは0.3Vのときの100倍の電流がソースドレイン間に流れるすなわち、ソースドレイン間の抵抗が1/100であるものとする。なお、Nチャネル型トランジスタNMOS_n_mのソースは0Vに保たれており、ドレインは第2の選択トランジスタSTr2_n_mのソースに接続されているものとする。また、メモリセルCL_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量およびNチャネル型トランジスタNMOS_n_mの容量ゲート容量と寄生容量を含むの和の1/4であるとする。まず、図5Aに示すように、ビット線MBL_mの電位を0.4Vとし、第1選択線SL1_nの電位をHとして、第1の選択トランジスタSTr1_n_mをオンとする。この結果、サブビット線SBL_n_mの電位は0.4Vとなる。次に、図5Bに示すように、第1選択線SL1_nの電位をLとして、第1の選択トランジスタSTr1_n_mをオフとする。さらに、ビット線MBL_mを1Vにプリチャージする。また、ワード線WL_n_2の電位をHとして、メモリセルCL_n_m_2のトランジスタをオンとする。その結果、サブビット線SBL_n_mの電位が変動する。第1の選択トランジスタSTr1_n_mがオフであるので、電位の変動に関しては、ここでは、メモリセルCL_n_m_2の容量素子の容量、サブビット線SBL_n_mの寄生容量およびNチャネル型トランジスタNMOS_n_mの容量のみを考慮すればよい。上記のように、メモリセルCL_n_m_2の容量素子の容量はサブビット線SBL_n_mの寄生容量およびNチャネル型トランジスタNMOS_n_mの容量の和の1/4であるので、サブビット線SBL_n_mの電位は、0.3Vもしくは0.5Vのいずれかとなる。その後、図5Cに示すように、第2選択線SL2_nの電位をHとして、第2の選択トランジスタSTr2_n_mをオンとする。なお、このとき、ワード線WL_n_2の電位をLとして、メモリセルCL_n_m_2のトランジスタをオフとするとよい。サブビット線SBL_n_mの電位が0.5Vの場合には、0.3Vの場合に比べて、100倍の速度でビット線MBL_mの正の電荷が吸収されるので、ビット線MBL_mの電位は急速に低下する。一方、サブビット線SBL_n_mの電位が0.3Vの場合の電位の低下は緩慢である。したがって、適切な期間Tを経過することにより、ビット線MBL_mの電位を実質的に1Vとみなせる値例えば、0.96Vあるいは実質的に0Vとみなせる値例えば、0.02Vのいずれかの値とすることができる。このような場合には、ビット線MBL_mの電位をセンスアンプを用いることなく判別することができる。期間Tはビット線MBL_mの寄生容量とNチャネル型トランジスタNMOS_n_mのゲートの電位を0.5Vとした場合のオン抵抗とを考慮して決定すればよい。期間Tは、例えば、ビット線MBL_mの寄生容量とNチャネル型トランジスタNMOS_n_mのオン抵抗より算出される時定数の4倍乃至10倍とするとよい。より精密にビット線MBL_mの電位が測定できるのであれば、期間Tを上記時定数の0.7倍乃至60倍としても、データを識別できる。なお、十分に時間が経過すると、サブビット線SBL_n_mの電位がいずれであってもビット線MBL_mの電位が判別がつかない程度にまで低下してしまうので注意が必要である。なお、上記の例では、サブビット線SBL_n_mの寄生容量がメモリセルCL_n_m_2の容量素子の容量に比べて大きいため、メモリセルCL_n_m_2の容量素子に蓄積された電荷によるサブビット線SBL_n_mの電位の変動が±0.1Vと小さくなったが、メモリセルCL_n_m_2の容量素子の容量を増加させるか、サブビット線SBL_n_mの寄生容量を減少させることにより、この変動幅を増大させることができる。その場合、期間Tを上記時定数の0.7倍以下、あるいは60倍以上とすることもできる。読み出し方法は上記に限らず、ビット線MBL_mの終端に適切な抵抗値RMを有する抵抗を接続しても良い。ここで、抵抗値RMは、Nチャネル型トランジスタNMOS_n_mのゲートの電位を0.5Vとするときのソースドレイン間の抵抗値RLとNチャネル型トランジスタNMOS_n_mのゲートの電位を0.3Vとするときのソースドレイン間の抵抗値RHの間にあるRL<RM<RHものとする。以下の例では、RM=RH/10かつRM=10RLとする。抵抗の他端の電位は1Vとする。この場合は、ビット線MBL_mを1Vにプリチャージする必要はなく、ビット線MBL_mと抵抗との接続点の電位VRを測定すればよい。サブビット線SBL_n_mの電位が0.5Vのとき、Nチャネル型トランジスタNMOS_n_mの抵抗値はRLであるので、電位VRは0.09Vである。また、サブビット線SBL_n_mの電位が0.3Vのとき、Nチャネル型トランジスタNMOS_n_mの抵抗値はRHであるので、電位VRは0.91Vである。この場合は、測定期間によって電位が変動することはない。抵抗の代わりにNチャネル型トランジスタあるいはPチャネル型トランジスタを用いても同様な回路を構成できる。例えば、Nチャネル型トランジスタNMOS_n_mと概略対照的なオン特性を有するPチャネル型トランジスタ例えば、しきい値が-0.4Vのトランジスタのソースをビット線MBL_mに接続し、ドレインの電位を1Vとし、ゲートの電位を0.6Vとするとよい。以上は、増幅回路AMPとして、Nチャネル型トランジスタNMOSを用いる場合であったが、図2Cに示すPチャネル型トランジスタPMOSでも同様に実施できる。実施の形態2本発明の技術思想の一部にしたがった半導体メモリ装置の作製方法の例について図6乃至図8を用いて説明する。なお、図6乃至図8は半導体メモリ装置の一断面を作製工程を追って説明するためのものであるが、特定の部分の断面を示すものではない。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム、リン化ガリウム、炭化珪素、ゲルマニウム、珪化ゲルマニウム等の単結晶半導体の基板101の一表面に、素子分離絶縁物102、P型ウェル101P、N型ウェル101Nを形成し、さらに、Nチャネル型トランジスタのゲート104N、およびN型不純物領域103N、Pチャネル型トランジスタのゲート104P、およびP型不純物領域103Pを形成する。さらに、第1層間絶縁物105を形成し、第1コンタクトプラグ106a乃至106dを形成する図6A参照。次に、第1埋め込み絶縁物107と第1層配線108a乃至108dを形成する図6B参照。第1層配線108a乃至108dには、導電性を高めるために銅を用いてもよい。その場合はダマシン法を用いて作製するとよい。以上で、第1の選択トランジスタSTr1、第2の選択トランジスタSTr2、増幅回路AMPを形成できる。その後、第2層間絶縁物109を形成し、これに第2コンタクトプラグ110aおよび110bを形成する。さらに、第2埋め込み絶縁物111と第2層配線112a乃至112gを形成する図6C参照。ここで、第2層配線112a乃至112gの上面は、その後形成する酸化物半導体と直接、あるいは薄い絶縁物を介して接するため、その目的に好ましい材料を用いるとよい。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いるとよい。第2層配線112a乃至112gの高さ膜厚は50nm乃至500nmが好ましい。さらに、厚さ6nm乃至20nmの容量素子用絶縁物113を形成する。容量素子用絶縁物には、第2層配線112b、112eに達する開口部を設ける。容量素子用絶縁物113の厚さおよび誘電率はメモリセルの容量素子の容量を決定する。容量素子用絶縁物113が薄いと容量素子の容量は大きくなるが、一方で、リーク電流も増加する。リーク電流の増加は、メモリセルのデータの保持特性を悪化させるので、容量素子用絶縁物113の厚さは10nm以上とすることが好ましい。容量素子用絶縁物113の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。その後、酸化物半導体層114aおよび114bを形成する。酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いるとよい。形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。酸化物半導体層114aおよび114bの膜厚は1nm乃至20nmが好ましい。さらに、ゲート絶縁物115を形成する。ゲート絶縁物115の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは6nm乃至20nm、好ましくは10nm乃至16nmとするとよい。その後、ワード線116a乃至116dを形成する図7A参照。ワード線116a乃至116dの材料としては、タングステン、窒化タングステン、窒化インジウム、窒化亜鉛、白金等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物115と接する部分のみをそのような材料としてもよい。以上で、第1のメモリセル層が形成できる。図7Aには、4つのメモリセルが図示されている。すなわち、ワード線116a乃至116dをそれぞれのゲートとするトランジスタを有する4つのメモリセルである。ここで、ワード線116dをゲートとするトランジスタを有するメモリセルについて解説する。このメモリセルのトランジスタは酸化物半導体層114bの右半分を使用して形成されている。第2層配線112fは、このメモリセルの容量素子の対向電極である。容量素子のもう一方の電極は明示されていないが、酸化物半導体層114bのうち、第2層配線112fに対向する部分がそれに相当する。第2層配線112fの表面に、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いると、それに面する酸化物半導体層114bに電子が誘起されてN型の導電性を呈するようになるので、それを容量素子の電極として用いることができる。メモリセルの容量素子の形状は、平板プレーナ型である。そのため容量は小さいが、実施の形態1で示したように、サブビット線の寄生容量と増幅回路の容量の和との比較で20以上であればよいので、例えば、0.1fF以下の容量でも動作に支障をきたさない。さらに、このような平板型の構造であるため、メモリセルを積層することが容易で集積度を向上させる上で好ましい。また、第2層配線112eはメモリセルのトランジスタのドレインとなる。なお、第2層配線112eは隣接するメモリセルのトランジスタ酸化物半導体層114bの左半分を使用しているのドレインをも兼ねるため集積度を高めることができる。なお、容量素子の対向電極第2層配線112fとワード線116dを、図7Aに示すように、酸化物半導体層114bを間にはさんで設けることは集積度を高める上で有効である。また、このように配置することで、集積度を維持しつつ、ワード線116dと第2層配線112fの間の寄生容量を低減できる。その後、第3層間絶縁物117と第3コンタクトプラグ118aおよび118bを形成する図7B参照。さらに、その上に同様に、第2のメモリセル層、第3のメモリセル層、第4のメモリセル層を形成する。第6埋め込み絶縁物119と第6層配線120を形成して、メモリセルの形成は完了する図8参照。ここで、第6層配線120につながる配線やコンタクトプラグはサブビット線として、各メモリセルのトランジスタのドレインを接続する。以上の例では、メモリセルのトランジスタに使用する半導体として、酸化物半導体を用いる例を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化させた多結晶あるいは単結晶の珪素膜でもよい。実施の形態3本実施の形態では、図10に示す半導体メモリ装置およびその動作の例について説明する。図10には半導体メモリ装置の第n行第m列のセルと第n行第m1列のセルと、第m列および第m1列のドライバー回路の一部を示す。本実施の形態の半導体メモリ装置のセルは、第1の選択トランジスタSTr1と第2の選択トランジスタSTr2と複数のメモリセルと増幅回路とサブビット線SBLとを有する。図10に示す半導体メモリ装置では、増幅回路として、Nチャネル型トランジスタNMOSを有するが、P型トランジスタでもよい。第1の選択トランジスタSTr1_n_mのドレインおよびSTr1_n_m1のドレインは、それぞれビット線MBL_mおよびMBL_m1に接続し、第1の選択トランジスタSTr1_n_mのソースおよびSTr1_n_m1のソースは、それぞれサブビット線SBL_n_mおよびサブビット線SBL_n_m1に接続し、第1の選択トランジスタSTr1_n_mのゲートおよびSTr1_n_m1のゲートはともに第1選択線SL1_nに接続する。第2の選択トランジスタSTr2_n_mのドレインおよびSTr2_n_m1のドレインは、それぞれNチャネル型トランジスタNMOS_n_mのソースおよびNMOS_n_m1のソースに接続し、第2の選択トランジスタSTr2_n_mのゲートおよびSTr2_n_m1のゲートはともに第2選択線SL2_nに接続し、第2の選択トランジスタSTr2_n_mのソースおよびSTr2_n_m1のソースはともに一定の電位ここでは0Vに保持されている。Nチャネル型トランジスタNMOS_n_mのドレインおよびNMOS_n_m1のドレインは、それぞれビット線MBL_mおよびMBL_m1に接続し、Nチャネル型トランジスタNMOS_n_mのゲートおよびNMOS_n_m1のゲートは、それぞれサブビット線SBL_n_m1およびサブビット線SBL_n_mに接続する。また、メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジスタのソースが接続し、トランジスタのドレインはサブビット線SBLに接続する。容量素子の他方の電極は一定の電位ここでは0Vに保持されている。また、メモリセルのトランジスタのゲートはワード線WLに接続するが、ワード線WL_n_1は、第n行第m列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線WL_n_2は、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m列のセルのメモリセルのトランジスタのゲートには接続しないようにする。すなわち、ひとつのワード線WLの電位をHとするとき、そのワード線WLが通過する第m列のセルと、それに隣接する第m1列のセルにおいて、一方のセルでは、トランジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオンとなっているメモリセルがない状態となる。また、ドライバー回路は第1の列トランジスタCTr1_mおよびCTr1_m1と第2の列トランジスタCTr2_mおよびCTr2_m1と第3の列トランジスタCTr3_mおよびCTr3_m1とフリップフロップ回路FF_m/m1とを有する。第1の列トランジスタCTr1_mのゲートおよびCTr1_m1のゲートはともに第1の列ドライバー線RL1に接続し、第1の列トランジスタCTr1_mのドレインおよびCTr1_m1のドレインは、それぞれビット線MBL_mおよびビット線MBL_m1に接続し、第1の列トランジスタCTr1_mのソースおよびCTr1_m1のソースはともに一定の電位ここでは0.5Vに保持されている。第2の列トランジスタCTr2_mのゲートおよびCTr2_m1のゲートはともに第2の列ドライバー線RL2に接続し、第2の列トランジスタCTr2_mのドレインおよびCTr2_m1のドレインは、それぞれビット線MBL_mおよびビット線MBL_m1に接続し、第2の列トランジスタCTr2_mのソースおよびCTr2_m1のソースは、それぞれフリップフロップ回路FF_m/m1の第1の入力と第2の入力に接続する。第3の列トランジスタCTr3_mのゲートおよびCTr3_m1のゲートはともに第3の列ドライバー線RL3に接続し、第3の列トランジスタCTr3_mのソースおよびCTr3_m1のソースは、それぞれ第2の列トランジスタCTr2_mのソースおよびCTr2_m1のソースに接続し、第3の列トランジスタCTr3_mのドレインおよびCTr3_m1のドレインは、それぞれ第m列のデータ入出力端子DATA_mおよび第m1列のデータ入出力端子DATA_m1と接続する。このような構成の半導体メモリ装置の読み出し方法について図11を用いて説明する。ここでは、第n行第m列のセルのワード線WL_n_1に接続するトランジスタを有するメモリセルの容量素子が1Vで充電されていたとする。また、各メモリセルの容量素子の容量はサブビット線SBLの寄生容量およびNチャネル型トランジスタNMOSの容量ゲート容量と寄生容量を含むの和の1/4であるとする。さらに、Nチャネル型トランジスタNMOSのしきい値を0.5Vとし、ゲートの電位が0.5Vのときは0.4Vのときの10倍の電流がソースドレイン間に流れすなわち、ソースドレイン間の抵抗が1/10である、ゲートの電位が0.6Vのときは0.5Vのときの10倍の電流がソースドレイン間に流れるものとする。まず、図11の期間T1に示すように、第1の列ドライバー線RL1と第1選択線SL1_nの電位をHとし、第1の列トランジスタCTr1_mおよびCTr1_m1、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオンとする。また、フリップフロップ回路FF_m/m1の電源電位は、当初、高電位側、低電位側とも0.5Vとする。その結果、ビット線MBL_mおよびMBL_m1、サブビット線SBL_n_mおよびSBL_n_m1の電位は0.5Vとなる。その後、第1の列ドライバー線RL1と第1選択線SL1_nの電位をLとし、第1の列トランジスタCTr1_mおよびCTr1_m1、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオフとする。次に、図11の期間T2に示すように、ワード線WL_n_1の電位をHとする。第n行第m列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線SBL_n_mの電位が変動する。このメモリセルの容量素子の電位は1Vであり、また、容量素子の容量は、サブビット線SBL_n_mの寄生容量およびNチャネル型トランジスタNMOS_n_m1の容量ゲート容量と寄生容量を含むの和の1/4であるため、サブビット線SBL_n_mの電位は0.6Vとなる。なお、容量素子の電位が0Vであれば、サブビット線SBL_n_mの電位は0.4Vとなる。一方、第n行第m1列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがないためサブビット線SBL_n_m1の電位は変動せず、0.5Vのままである。そして、図11の期間T3に示すように、第2選択線SL2_nの電位をHとして、第2の選択トランジスタSTr2_n_mおよびSTr2_n_m1をオンとする。その結果、ビット線MBL_mおよびMBL_m1の電位は当初の0.5Vから変動する。第m1列のNチャネル型トランジスタNMOS_n_m1の抵抗の方が、第m列のNチャネル型トランジスタNMOS_n_mの抵抗よりも低いため、ビット線MBL_m1の電位はビット線MBL_mの電位より顕著に低下する。すなわち、ビット線MBL_mの電位は、ビット線MBL_m1の電位より高い状態となる。そして、図11の期間T4に示すように、第2の列ドライバー線RL2の電位をHとし、第2の列トランジスタCTr2_mおよびCTr2_m1をオンとする。また、フリップフロップ回路FF_m/m1の高電位電源を1Vに、低電位電源を0Vにする。この結果、フリップフロップ回路FF_m/m1が動作し、電位の高いビット線MBL_mの電位は1Vに、電位の低いビット線MBL_m1の電位は0Vとなる。次に、図11の期間T5に示すように、第3の列ドライバー線RL3の電位をHとし、第3の列トランジスタCTr3_mおよびCTr3_m1をオンとする。その結果、各ビット線の電位が第m列のデータ入出力端子DATA_mおよび第m1列のデータ入出力端子DATA_m1に出力される。この場合は、データ入出力端子DATA_mの電位を読み取ればよい。以上で読み出しが完了する。しかしながら、メモリセルに蓄積されていた電荷は放出されてしまっているため、データは破壊された状態である。そこで、図11の期間T6に示すように、第1選択線SL1_nの電位をHとし、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオンとする。すると、サブビット線SBL_n_mの電位はビット線MBL_mと同じく1Vとなる。ワード線WL_n_1と接続するトランジスタはオンであるので、そのトランジスタに接続する容量素子も1Vに充電される。すなわち、当初、1Vであった容量素子の電位は、読み出しの際に低下して、0.6Vとなったが、図11の期間T6の操作により、元と同じ1Vとなる。以上の例では、メモリセルの容量素子の電位を1Vとしたが、同様に、容量素子の電位が当初0Vであった場合に関しても、読み出しの際に0.4Vまで上昇した容量素子の電位は、その後の操作により元と同じ0Vにできる。上記の操作が終了した後は、第1選択線SL1_n、第2の列ドライバー線RL2、ワード線WL_n_1、第2選択線SL2_nおよび第3の列ドライバー線RL3の電位をLとし、これらに接続するトランジスタをオフとする。以上の例は読み出しについての説明であったが、書き込みの際には、読み出しに用いる期間T5において、書き込むべき電位をデータ入出力端子DATAに与えればよい。例えば、上記の一連の過程で、第m2列にデータを書き込むのであれば、期間T4乃至T6においてデータ入出力端子DATA_m2の電位をそのデータに応じた電位ここでは1Vとし、また、隣接する第m3列のデータ入出力端子DATA_m3の電位を逆のデータに応じた電位すなわち、0Vとすればよい図11参照。実施の形態4本実施の形態では、図10に示す半導体メモリ装置と同様な半導体メモリ装置のレイアウト例および作製工程例を図12および図13を用いて説明する。図12には第n行第m列のセルと第n行第m1列のセルの主要な配線等の各層ごとのレイアウト例を示す。本実施の形態の半導体メモリ装置は、これらを積層して形成される。なお、以下では第n行第m列のセルについてのみ符号を示して説明する。第n行第m1列のセルについても同様である。また、図13は、半導体メモリ装置の作製工程断面図であり、図12の線分ABの断面に相当する。図12Aは、単結晶半導体基板上に設けられたN型不純物領域203と第1層配線204a乃至204c、第1コンタクトプラグ206a乃至206dの配置を示す。第1コンタクトプラグ206dは、次の行のセルの第1コンタクトプラグ206aに相当する。第1層配線204aは第1選択線SL1_nとして機能し、第1層配線204bは第2選択線SL2_nとして機能する。また、第1層配線204cは、Nチャネル型トランジスタNMOS_n_mのゲートとして機能する。なお、図12Aに示すように第1層配線204cは、第n行第m1列の相当する第1層配線204dとは水平方向に位置をずらして配置することにより、ビット線の間隔を狭めることができ、セルの占有面積を縮小できる。図12Bは、第2層配線208a乃至208eと第2コンタクトプラグ210a乃至210dの配置を示す。第2層配線208cは、サブビット線SBL_n_m1とNチャネル型トランジスタNMOS_n_mのゲートとを接続するために用いる。また、第2層配線208dは、サブビット線SBL_n_mとNチャネル型トランジスタNMOS_n_m1のゲートとを接続するために用いる。図12Cは、第3層配線212a乃至212gの配置を示す。第3層配線212bおよび212d、212eはメモリセルの容量素子の電極となる。図12Dは、酸化物半導体層214aと214bの配置を示す。図12Eは、ワード線216a乃至216fの配置を示す。以下、図13を用いて作製工程を説明するが、材料や条件等については実施の形態2を参酌すればよい。図13Aに示すように、単結晶半導体の基板201上に素子分離絶縁物202、N型不純物領域203、第1層配線204a乃至204c、第1層間絶縁物205、第1コンタクトプラグ206a乃至206dを形成する。なお、図12Aにも示されているが、図13Aに示すN型不純物領域203のうち、第1層配線204bの左側の部分203aは、第1の選択線すなわち、第1層配線204aあるいは第2の選択線すなわち、第1層配線204bと同じ方向に延在し、配線として用いることができる。すなわち、第2の選択トランジスタのソースの電位を一定の値に保つのに用いることができる。次に、図13Bに示すように、第1埋め込み絶縁物207と第2層配線208a乃至208e、第2層間絶縁物209、第2コンタクトプラグ210a乃至210dを形成する。さらに、図13Cに示すように、第2埋め込み絶縁物211、第3層配線212a乃至212g、容量素子用絶縁物213、酸化物半導体層214aおよび214b、ゲート絶縁物215、ワード線216a乃至216f、第3層間絶縁物217、第3コンタクトプラグ218a乃至218dを形成する。以上で、1つのメモリセル層が形成できる。実施の形態2のようにさらに、多くのメモリセル層を積層することにより集積度を高められる。なお、第1コンタクトプラグ206b、第2層配線208bと208d、第2コンタクトプラグ210bと210c、第3層配線212cと212f、第3コンタクトプラグ218bと218cはサブビット線SBL_n_mを構成するため、電気的に接続される必要がある。また、第1コンタクトプラグ206cと第2層配線208cは、サブビット線SBL_n_m1の一部である。さらに、第1コンタクトプラグ206aと206d、第2層配線208aと208e、第2コンタクトプラグ210aと210d、第3層配線212aと212g、第3コンタクトプラグ218aと218dはビット線MBL_mを構成する。図13Cには、3つのメモリセルが図示されている。すなわち、ワード線216b、216cおよび216fをそれぞれのゲートとするトランジスタを有する3つのメモリセルである。ここで、ワード線216cをゲートとするトランジスタを有するメモリセルについて解説する。このメモリセルのトランジスタは酸化物半導体層214aの右半分を使用して形成されている。第3層配線212dは、このメモリセルの容量素子の対向電極である。このメモリセルでは、ゲート容量の約2倍の容量の容量素子が設けられる。また、第3層配線212cはメモリセルのトランジスタのドレインとなる。なお、第3層配線212cは隣接するメモリセルのトランジスタ酸化物半導体層214aの左半分を使用しているのドレインをも兼ねるため集積度を高めることができる。実施の形態5本実施の形態では、図14に示す半導体メモリ装置について説明する。図14には半導体メモリ装置の第n行第m列のセルと第n行第m1列のセルと、第m列および第m1列のドライバー回路の一部を示す。本実施の形態の半導体メモリ装置のセルは、図2Aに示されるセルと同じく、第1の選択トランジスタSTr1と第2の選択トランジスタSTr2と複数のメモリセルと相補型インバータCMOSとサブビット線SBLとを有する。メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジスタのソースは接続し、トランジスタのドレインはサブビット線SBLに接続する。また、容量素子の他方の電極は一定の電位ここでは0Vに保持する。以下では、相補型インバータCMOSの電源電位は高電位側を1Vに、低電位側を0Vに保持する。なお、相補型インバータCMOSの出力は、他方の第2の選択トランジスタSTr2のソースと接続する。すなわち、相補型インバータCMOS_n_mの出力は第2の選択トランジスタSTr2_n_m1に、相補型インバータCMOS_n_m1の出力は第2の選択トランジスタSTr2_n_mに接続される。また、第2の選択トランジスタSTr2_n_mのゲートは第2選択線SL2a_nに、第2の選択トランジスタSTr2_n_m1のゲートは第2選択線SL2b_nに接続する。すなわち、同じ行の隣接する2つのセルの第2の選択トランジスタSTr2は独立に制御できる。また、メモリセルのトランジスタのゲートはワード線WLに接続するが、ワード線WL_n_1は、第n行第m列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線WL_n_2は、第n行第m1列のセルのメモリセルのトランジスタのゲートには接続するが、第n行第m列のセルのメモリセルのトランジスタのゲートには接続しないようにする。すなわち、ひとつのワード線の電位をHとするとき、そのワード線が通過する第m列のセルと隣接する第m1列のセルにおいて、一方のセルでは、トランジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオンとなっているメモリセルがない状態となる。また、ドライバー回路は第1の列トランジスタCTr1_mおよびCTr1_m1と第2の列トランジスタCTr2_mおよびCTr2_m1とフリップフロップ回路FF_m/m1とを有する。第1の列トランジスタCTr1_mのゲートおよびCTr1_m1のゲートはともに第1の列ドライバー線RL1に接続し、第1の列トランジスタCTr1_mのドレインおよびCTr1_m1のドレインは、それぞれビット線MBL_mおよびビット線MBL_m1に接続し、第1の列トランジスタCTr1_mのソースおよびCTr1_m1のソースはともに一定の電位ここでは0.5Vに保持されている。第2の列トランジスタCTr2_mのゲートおよびCTr2_m1のゲートはともに第2の列ドライバー線RL2に接続し、第2の列トランジスタCTr2_mのドレインおよびCTr2_m1のドレインは、それぞれビット線MBL_mおよびビット線MBL_m1に接続し、第2の列トランジスタCTr2_mのソースおよびCTr2_m1のソースは、それぞれフリップフロップ回路FF_m/m1の第1の入力と第2の入力に接続する。また、ビット線MBL_mおよびビット線MBL_m1は、それぞれ第m列のデータ入出力端子DATA_mおよび第m1列のデータ入出力端子DATA_m1と接続する。このような構成の半導体メモリ装置の読み出し方法について説明する。ここでは、第n行第m列のセルのワード線WL_n_1に接続するトランジスタを有するメモリセルの容量素子が1Vで充電されていたとする。また、各メモリセルの容量素子の容量はサブビット線SBLの寄生容量および相補型インバータCMOSの容量ゲート容量と寄生容量を含むの和の1/4であるとする。さらに、相補型インバータCMOSは、入力が0.6V以上であれば0Vを出力し、入力が0.4V以下であれば1Vを出力するものとする。<第1の過程プリチャージ>当初、フリップフロップ回路FF_m/m1の電源電位は、高電位側、低電位側とも0.5Vとする。まず、第1の列ドライバー線RL1と第1選択線SL1_nの電位をHとし、第1の列トランジスタCTr1_mおよびCTr_m1、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオンとする。この結果、ビット線MBL_mおよびMBL_m1、サブビット線SBL_n_mおよびSBL_n_m1の電位は0.5Vとなる。その後、第1の列ドライバー線RL1と第1選択線SL1_nの電位をLとし、第1の列トランジスタCTr1_mおよびCTr1_m1、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオフとする。<第2の過程電荷放出>次に、ワード線WL_n_1の電位をHとする。第n行第m列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線SBL_n_mの電位が変動する。サブビット線SBL_n_mの電位が安定するまでの時間はワード線WL_n_1と接続するトランジスタのオン抵抗とサブビット線SBL_n_mの容量の積に比例する。サブビット線の容量は1fF以下と、従来のDRAMのビット線の容量の数百分の1以下とできる。そのため、トランジスタのオン抵抗が従来のDRAMで一般に用いられている珪素を用いたトランジスタの数百倍であっても従来のDRAMと同程度の時間で済む。サブビット線SBL_n_mの容量をより小さくできれば、より短時間で安定できる。例えば、オン抵抗が珪素を用いたトランジスタの数十乃至数百倍すなわち、電界効果移動度が数十乃至数百分の1である酸化物半導体を用いたトランジスタであっても、従来のDRAMと同程度あるいはより高速での読み出しが可能となる。このメモリセルの容量素子の電位は1Vであり、また、容量素子の容量は、サブビット線SBL_n_mの寄生容量およびNチャネル型トランジスタNMOS_n_m1の容量ゲート容量と寄生容量を含むの和の1/4であるため、サブビット線SBL_n_mの電位は0.6Vとなる。なお、容量素子の電位が0Vであれば、サブビット線SBL_n_mの電位は0.4Vとなる。一方、第n行第m1列のセルには、ワード線WL_n_1と接続するトランジスタを有するメモリセルがないためサブビット線SBL_n_m1の電位は変動せず、0.5Vのままである。<第3の過程ビット線充電>そして、第2選択線SL2b_nの電位をHとして、第2の選択トランジスタSTr2_n_m1をオンとする。このとき、第2選択線SL2a_nの電位はLのままとする。その結果、ビット線MBL_m1の電位のみ当初の0.5Vから変動する。ビット線MBL_mの電位は0.5Vのままである。なお、第m1列のセルのデータを読み出す際には、第2選択線SL2b_nの電位はLのまま、第2選択線SL2a_nの電位をHとすればよい。サブビット線SBL_n_mの電位が0.6Vであるので、相補型インバータCMOS_n_mの出力は0Vであり、ビット線MBL_m1の電位はこの値に近づく。すなわち、ビット線MBL_mの電位0.5Vは、ビット線MBL_m1の電位より高い状態となる。なお、この第3の過程と第2の過程は同時に実行しても支障がなく、読み出しを高速でおこなうためには同時におこなうことが好ましい。すなわち、ワード線WL_n_1と第2選択線SL2b_nの電位をほぼ同時にHとするとよい。<第4の過程ビット線電位増幅>そして、第2の列ドライバー線RL2の電位をHとし、第2の列トランジスタCTr2_mおよびCTr2_m1をオンとする。さらに、フリップフロップ回路FF_m/m1の電源電位は、高電位側を1V、低電位側を0Vとする。この結果、フリップフロップ回路FF_m/m1が動作し、電位の高いビット線MBL_mの電位は1Vに、電位の低いビット線MBL_m1の電位は0Vとなる。その結果、ビット線MBL_mの電位が第m列のデータ入出力端子DATA_mに出力される。以上で読み出しが完了する。しかしながら、メモリセルに蓄積されていた電荷は放出されてしまっているため、データは破壊された状態である。そこで、第1選択線SL1_nの電位をHとし、第1の選択トランジスタSTr1_n_mおよびSTr1_n_m1をオンとする。すると、サブビット線SBL_n_mの電位はビット線MBL_mと同じく1Vとなる。ワード線WL_n_1と接続するトランジスタはオンであるので、そのトランジスタに接続する容量素子も1Vに充電される。すなわち、当初、1Vであった容量素子の電位は、読み出しの際に低下して、0.6Vとなったが、上記の操作により、元と同じ1Vとなる。以上の例では、メモリセルの容量素子の電位を1Vとしたが、同様に、容量素子の電位が当初0Vであった場合に関しても、読み出しの際に0.4Vまで上昇した容量素子の電位は、その後の操作により元と同じ0Vにできる。上記の操作が終了した後は、第1選択線SL1_n、第2の列ドライバー線RL2、ワード線WL_n_1、および第2選択線SL2b_nの電位をLとし、これらに接続するトランジスタをオフとする。以上の例は読み出しについての説明であったが、書き込みが必要な場合には、上記の第4の過程の後、書き込むべき電位をデータ入出力端子DATA_mに、書き込むべき電位と逆の電位をデータ入出力端子DATA_m1に与えればよい。例えば、データ入出力端子DATA_mに0Vの電位を、データ入出力端子DATA_m1に1Vの電位を与えれば、メモリセルCL__n_mの容量素子は0Vに充電される。なお、書き込みに際しても、メモリセルのトランジスタのオン抵抗はさほど問題とならず、例えば、酸化物半導体のように移動度が、珪素半導体の数十分の1乃至数百分の1である半導体材料を用いてもよい。それは、以下のように説明できる。従来のDRAMでは、書き込みに要する時間は、ビット線の容量とビット線の抵抗とメモリセルのトランジスタのオン抵抗の和の積に比例する。実際にはビット線の抵抗はトランジスタのオン抵抗に比べて十分に小さいので、書き込みに要する時間は、ビット線の容量とメモリセルのトランジスタのオン抵抗の積に比例すると計算できる。一方、本実施の形態では、書き込みは以下の2段階にわけておこなわれる。すなわち、1ビット線を書き込む電位に充電する過程、と2サブビット線と容量素子を充電する過程である。このうち、1の過程に要する時間はビット線の容量と抵抗の積に比例するので、本実施の形態では従来のDRAMの数分の1乃至数十分の1の時間で十分である。一方、2の過程に要する時間は、サブビット線や容量素子の容量の和と第1の選択トランジスタとメモリセルのトランジスタのオン抵抗の和の積に比例する。第1の選択トランジスタとメモリセルのトランジスタのオン抵抗を比較した場合、移動度の低い酸化物半導体をメモリセルのトランジスタに用いると、第1の選択トランジスタのオン抵抗は無視できるので、サブビット線や容量素子の容量の和とメモリセルのトランジスタのオン抵抗の積に比例する。このうち、メモリセルのトランジスタのオン抵抗は、珪素を用いたトランジスタの数十乃至数百倍である。しかしながら、サブビット線や容量素子の容量を、従来のDRAMのビット線の数百分の1以下とすれば、それらの容量の和とメモリセルのトランジスタのオン抵抗の積は、従来のDRAMのビット線の容量とメモリセルのトランジスタのオン抵抗の積より小さくできる。すなわち、本実施の形態で示した半導体メモリ装置の書き込みに要する時間上記過程1および2の和は、従来のDRAMの書き込みに要する時間と同程度か、より短くできる。特に、メモリセルのトランジスタの半導体にバンドギャップの大きな酸化物半導体を用いた場合にはリフレッシュを実質的に不要とできるので消費電力を低減できる効果もある。また、本実施の形態では読み出し時のサブビット線の電位の増幅の際にフリップフロップ回路等の正帰還回路を使用しない。このことにより、読み出し時の誤動作の確率を低下させることができる。以下、具体的な例を出してその優位さを説明する。例えば、読み出し初期容量素子の電荷が放出される直前に外部からのノイズによりサブビット線の電位が1nsecだけ0.5Vから0.4Vに変動したとする。すると、サブビット線にフリップフロップ回路が接続されていれば、ただちにサブビット線の電位は0Vに固定されてしまい、本来は1Vの電位が出力されるべきなのに0Vの電位がビット線に出力されてしまう。しかしながら、本実施の形態ではフリップフロップ回路等の正帰還回路がサブビット線に接続されていないので、上記のような誤動作は起こりにくい。上記の第3の過程で同じようなノイズが発生したとする。相補型インバータはノイズに応じた信号を出力するが、例えば、相補型インバータのトランジスタのオン電流を10μAとすれば、ビット線の電荷の変動は全体の数十分の1以下である。すなわち、ビット線MBL_mの電位は、当初の1nsecの期間、大きくても0.1V変動するだけである。しかも、その後、ノイズの影響がなくなれば、ビット線MBL_mの電位の変動はただちに解消される。したがって、フリップフロップ回路FF_m/m1が作動する際にはノイズの影響はほとんど解消している。また、同じようなノイズが本実施の形態の半導体メモリ装置で、第4の過程ビット線電位増幅で発生したとしても全く影響がない。その段階では、既にビット線MBL_mの電位は0.5Vであり、ビット線MBL_m1の電位は0Vである。ノイズにより相補型インバータCMOS_n_mの電位が、1nsecだけ0Vとなったとすると、ビット線MBL_m1の電位はわずかに上昇するが、0.1V以上とはならない。ノイズの影響の有無に関わらず、ビット線MBL_mの電位の方がビット線MBL_m1の電位より高いことには変わりはなく、フリップフロップ回路FF_m/m1は正常に動作できる。実施の形態6本実施の形態では、図14に示す半導体メモリ装置と同様な半導体メモリ装置のレイアウト例および断面構造例を図15乃至図17を用いて説明する。図15および図16には第n行第m列のセルとこれに隣接するセルの主要な配線等の各層ごとのレイアウト例を示す。本実施の形態の半導体メモリ装置は、これらを積層して形成される。なお、本実施の形態で示す半導体メモリ装置の詳細については他の実施の形態を参酌することができる。なお、以下では第n行第m列のセルについて符号を示して説明するが、その他のセルについても同様である。また、図17は、半導体メモリ装置の断面図であり、図15あるいは図16の線分ABの断面に相当する。ただし、図17では、線分ABの一部を省略してある。なお、線分ABは第n行第m列のセルの位置を示す。図15Aは、単結晶半導体基板上に設けられた素子分離絶縁物302、N型不純物領域303N、P型不純物領域303P、第1層配線304a乃至304hと第1コンタクトプラグ306の配置を示す。第1層配線304aは第1選択線SL1_nに相当し、第1層配線304dは第2選択線SL2a_nに相当し、第1層配線304eは第2選択線SL2b_nに相当する。また、第1層配線304fは次行のセルの第1選択線SL1_n1に相当する。また、第1層配線304bは、相補型インバータCMOS_n_mのゲートに相当し、第1層配線304cは、相補型インバータCMOS_n_m1のゲートに相当する。第1層配線304gおよび304hも他の列の相補型インバータCMOSのゲートである。なお、図15Aに示すように第1層配線304cおよび第1層配線304dは、隣接するセルの相補型インバータのゲートである第1層配線304gおよび304hとはビット線の方向図の左右の方向に位置をずらして配置することにより、ビット線の間隔を狭めることができ、セルの占有面積を縮小できる。図15Bは、第2層配線308a乃至308fと第2コンタクトプラグ310の配置を示す。第2層配線308cは、相補型インバータCMOSに低電位を供給するために、また、第2層配線308dは、相補型インバータCMOSに高電位を供給するために使用される。第2層配線308eは、相補型インバータCMOS_n_m1の出力と第2の選択トランジスタSTr2_n_mのソースとを接続する配線である。図15Cは、第3層配線312aおよび312b、第3コンタクトプラグ314の配置を示す。第3層配線312bは、相補型インバータCMOS_n_mの出力と第2の選択トランジスタSTr2_n_m1のソースとを接続する配線である。図16Aは、第4層配線316aおよび316bの配置を示す。第4層配線316aはメモリセルの容量素子の電極となる。第4層配線316bはメモリセルのトランジスタのドレイン電極となる。図16Bは、酸化物半導体層318の配置を示す。図16Cは、ワード線320および第4コンタクトプラグ322の配置を示す。以下、図17について説明する。なお、作製工程の詳細については、実施の形態2や実施の形態4を参酌できる。図17Aは、第1コンタクトプラグ306を形成した段階図15Aに相当での断面の様子である。基板301の一面に素子分離絶縁物302を形成し、第1層配線304a乃至304h第1層配線304gおよび304hは図17には示さずを形成する。さらに、N型不純物領域303NおよびP型不純物領域303P図17には示さずを形成する。そして、第1層間絶縁物305、第1コンタクトプラグ306を形成する。図17Bは、さらに層を重ねた様子である。図17Aで示した状態に、さらに、第1埋め込み絶縁物307、第2層配線308a乃至308f、第2層間絶縁物309、第2コンタクトプラグ310、第2埋め込み絶縁物311、第3層配線312aおよび312b、第3層間絶縁物313、第3コンタクトプラグ314、第3埋め込み絶縁物315、第4層配線316aおよび316b、容量素子用絶縁物317、酸化物半導体層318、ゲート絶縁物319、ワード線320、第4層間絶縁物321、第4コンタクトプラグ322を形成する。以上で、1つのメモリセル層が形成できる。実施の形態2のように、さらに多くのメモリセル層を積層することにより集積度を高められる。図17Bには、複数のメモリセルが図示されている。それぞれ、酸化物半導体層318の下面に第4層配線316aおよび316bが設けられている。このうち、第4層配線316aはメモリセルの容量素子の対向電極である。また、第4層配線316bには第3コンタクトプラグ314あるいは第4コンタクトプラグ322が接続されており、これらはサブビット線SBL_n_mの一部となる。