"主表面を有する半導体基板を含む基板部と、前記基板部に形成され、第1端子および所定の高さの第1インダクタ本体を含む第1インダクタと、前記基板部に形成され、第2端子および前記所定の高さと同じ高さの第2インダクタ本体を含む第2インダクタと、前記第1端子および前記第2端子を露出させる態様で、前記第1インダクタおよび前記第2インダクタを、少なくとも上方および側方から一体的に覆うように形成された単層の絶縁膜とを備え、前記第1インダクタおよび前記第2インダクタは、いずれも前記基板部における所定の面に配置されて互いに対向し、前記第1端子は、前記第1インダクタ本体の下端から延在するように配置され、前記第2端子は、前記第2インダクタ本体の下端から延在するように配置された、アイソレータ。前記第1インダクタおよび前記第2インダクタが配置されている領域に位置する前記基板部の部分には、所定の深さを有する凹部が形成され、前記絶縁膜は前記凹部に充填されて、前記絶縁膜は、前記上方および前記側方に加えて、前記第1インダクタおよび前記第2インダクタの下方から、前記第1インダクタおよび前記第2インダクタを一体的に包囲するように形成された、請求項1記載のアイソレータ。前記絶縁膜を覆うように形成され、前記第1端子および前記第2端子とは電気的に接続されていないメタル層を備えた、請求項1または2に記載のアイソレータ。前記メタル層は接地電位に固定された、請求項3記載のアイソレータ。前記第1インダクタおよび前記第2インダクタの少なくとも一方のインダクタは、一のインダクトと他のインダクタの少なくとも2つのインダクタを含む、請求項1~4のいずれかに記載のアイソレータ。請求項1~5のいずれかに記載のアイソレータを備えた半導体装置であって、前記アイソレータが形成された前記基板部におけるそれぞれ所定の領域に形成された送信回路部および受信回路部を備え、前記送信回路部は前記第1端子に電気的に接続され、前記受信回路部は前記第2端子に電気的に接続された、半導体装置。第1従来例および第2従来例では、次のような問題があった。第1従来例および第2従来例では、半導体基板の表面上に、第1コイル第1インダクタと第2コイル第2インダクタとを絶縁膜を介在させて縦方向高さ方向に間隔を隔てて対向するように積層させた構造を有している。このため、対向する第1インダクタの端子と第2インダクタの端子とを、半導体装置のウェハプロセスを適用して、すべて同一平面に配置させて集積化を図ることが容易でないという問題があった。この他に、第1従来例および第2従来例では、以下のような問題があった。第1従来例では、対向するコイルからなるトランスフォーマの間に厚い絶縁膜を形成する際に、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜とを交互に成膜することによって、厚い絶縁膜の正味の応力を小さくしている。また、高電圧に対する耐電圧性を持たせるため、緻密な絶縁膜を成膜しなければならない。そのため、絶縁膜を形成するのに要する時間が非常に長くなる問題があった。また、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜とを交互に成膜する際には、時間を空けず交互に成膜する必要がある。このため、長時間にわたり成膜装置を占有することになり、スループットが悪くなるという問題もあった。さらに、第1従来例では、圧縮応力を有する絶縁膜および引張応力を有する絶縁膜のそれぞれの膜応力をさらに低減させるため、それぞれの絶縁膜にヴィアホール貫通穴を設けて、そのヴィアホールが埋め込まれた構造を有している。このため、そのような構造を形成するための、パターニング工程、エッチング工程、ヴィアを埋め込むための成膜工程、CMPによる研磨工程等の付加的な工程が必要になって、絶縁膜を形成する工程がさらに複雑で時間を要することになる。その結果、コストがさらにアップしたり、スループットがさらに低下する問題があった。また、圧縮応力を有する絶縁膜および引張応力を有する絶縁膜のそれぞれにヴィアホールを形成し、そのヴィアホールを埋め込むために、絶縁膜を連続的に成膜することができない。このため、圧縮応力を有する絶縁膜と引張応力を有する絶縁膜との間に、ヴィアを形成する工程と研磨工程の際に発生するおそれがある汚染物や異物が残留することがある。また、絶縁膜上における局所的でミクロなダメージによって、絶縁膜と絶縁膜との間に欠陥が生じるおそれがある。その結果、応力が互いに異なる絶縁膜間の密着性が悪くなって、絶縁膜が剥離するおそれが生じる問題があった。また、絶縁膜と絶縁膜との間に汚染物や異物が残留したり欠陥が生じると、密着性に問題が発生しないような場合であっても、高電圧が印加されると、絶縁膜と絶縁膜との間に存在する不連続な界面に電荷が溜まりやすくなる。このため、溜まった電荷によって部分放電が発生したり、絶縁性が劣化する問題があった。さらに、不連続な界面に沿って高電界が発生する沿面放電が発生するおそれがあり、絶縁破壊が生じる問題点もあった。第2従来例では、トランスフォーマの製造に、熱剥離シートを利用し、貼り合わせ法が適用される。このため、熱剥離シートを貼るための装置や、基板を貼り合せるための装置が別途必要とされて、コストがアップするおそれがあった。また、熱剥離シートについては、これを基板と均一な密着性を保ちながら貼る必要があり、コイルがそれぞれ形成された2つの基板と厚い誘電体材料とを貼り合わせる際には、設計どおりの特性を得るために貼り合わせの精度と密着力を確保する必要がある。このため、高度な作製技術や専用の装置が必要になり、厚い絶縁膜を成膜する作製方法と比べて、スループットを向上することができるかどうかは不明である。また、プラズマ処理により絶縁膜とコイルとの密着性を向上させることで、部分放電や沿面放電の発生はある程度抑えられるとはいえ、貼り合わせ法を用いる構造になるため、界面はなくならない。このため、高電圧が印加された場合には、部分放電や沿面放電が発生するおそれが依然として残っている問題があった。さらに、基板の上に形成されたコイルにおいて、基板側を介した犠牲容量により、誘電損失が発生し、信号伝達の特性が悪くなる問題があった。本発明は、上記諸問題を解決するためになされたものであり、その主たる目的は、集積化を容易に図ることができるアイソレータを提供することであり、他の目的は、そのようなアイソレータを適用した半導体装置を提供することである。本発明に係るアイソレータは、主表面を有する半導体基板を含む基板部と、第1インダクタと、第2インダクタと、単層の絶縁膜とを備えている。第1インダクタは、基板部に形成され、第1端子および所定の高さの第1インダクタ本体を含む。第2インダクタは、基板部に形成され、第2端子および所定の高さと同じ高さの第2インダクタ本体を含む。単層の絶縁膜は、第1端子および第2端子を露出させる態様で、第1インダクタおよび第2インダクタを、少なくとも上方および側方から一体的に覆うように形成されている。第1インダクタおよび第2インダクタは、いずれも基板部における所定の面に配置されて互いに対向する。第1端子は、第1インダクタ本体の下端から延在するように配置されている。第2端子は、第2インダクタ本体の下端から延在するように配置されている。本発明に係る半導体装置は、上記アイソレータを備えた半導体装置であって、基板部に送信回路部および受信回路部をさらに備えている。送信回路部は第1端子に電気的に接続され、受信回路部は第2端子に電気的に接続されている。本発明に係るアイソレータによれば、集積化を容易に図ることができる他、部分放電と沿面放電とを確実に抑制することができる。本発明に係る半導体装置によれば、集積化を容易に図ることができる他、部分放電と沿面放電とを確実に抑制することができ、また、スループットを上げることができる。実施の形態1本発明の実施の形態1に係るアイソレータとその製造方法について説明する。実施の形態1に係るアイソレータでは、実質的にそれぞれ同じ高さを有する第1インダクタと第2インダクタが、半導体基板を含む基板部における所定の面同一面に、互いに対向するように配置されている。図1および図2に示すように、アイソレータ20では、半導体基板1の主表面に接触するように酸化膜2が形成されている。第1インダクタ7と第2インダクタ8とは、その酸化膜2の表面所定の面に接触する態様で、互いに対向するように配置されている。第1インダクタ7は、第1メタル層3a、第2メタル層5a、第3メタル層6aおよび端子3bを有し、第1メタル層3a、第2メタル層5aおよび第3メタル層6aによって第1インダクタ本体7aが形成されている。端子3bは、第1インダクタ本体7aの下端から延在するように酸化膜2の表面に形成されている。第2インダクタ8は、第1メタル層3c、第2メタル層5b、第3メタル層6bおよび端子3dを有し、第1メタル層3c、第2メタル層5bおよび第3メタル層6bによって第2インダクタ本体8aが形成されている。端子3dは、第2インダクタ本体8aの下端から延在するように酸化膜2の表面に形成されている。その端子3bおよび端子3dのそれぞれの端部を露出させる態様で、第1インダクタ7および第2インダクタ8を、上方と側方とから一体的に覆うように、単層の絶縁膜10が形成されている。上述したアイソレータ20では、実質的にそれぞれ同じ高さを有する第1インダクタ7と第2インダクタ8が、半導体基板1を含む基板部30における所定の領域の同一面に互いに対向するように配置されていることで、後述するように、アイソレータの集積化等を図ることができる。次に、上述したアイソレータの製造方法について説明する。図3に示すように、シリコン等の半導体基板1の主表面に接触するように、2つのインダクタを互いに電気的に絶縁するための絶縁膜として、たとえば、酸化膜2が形成される。次に、酸化膜2の表面に接触するように、たとえば、スパッタ法等によって、アルミニウムAl、銅Cu、または、金Au等のメタル層図示せずが形成される。次に、そのメタル層に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図4に示すように、第1インダクタが形成される領域には、第1メタル層3aと端子3bが形成される。また、第2インダクタが形成される領域には、第1メタル層3cと端子3d図1参照が形成される。次に、第1メタル層3a,3cおよび端子3b,3dを覆うように、所定の厚さの犠牲層4図5参照が形成される。次に、その犠牲層に対して、半導体装置の製造工程において用いられている一般的なエッチング処理を施すことによって、図5に示すように、第1インダクタが形成される領域には、第1メタル層3aを露出する開口部4aが形成される。また、第2インダクタが形成される領域には、第1メタル層3cを露出する開口部4bが形成される。次に、たとえば、メッキ法により、第1メタル層3a,3b等と同じ材料からなる第2メタル層が形成される。図6に示すように、第1インダクタが形成される領域には、開口部4aを充填するように、第1メタル層3aに接触する第2メタル層5aが形成される。また、第2インダクタが形成される領域には、開口部4bを充填するように、第1メタル層3bに接触する第2メタル層5bが形成される。次に、図7に示すように、スパッタ法等によって、第2メタル層5a,5bと同じ材料からなる第3メタル層となるメタル層6が形成される。次に、そのメタル層6に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図8に示すように、第1インダクタが形成される領域には、第2メタル層5aに電気的に接続される第3メタル層6aが形成される。また、第2インダクタが形成される領域には、第2メタル層5bに電気的に接続される第3メタル層6bが形成される。次に、所定のエッチング処理を施すことによって、犠牲層4が除去される。犠牲層4が除去されることによって、図9および図10に示すように、第1メタル層3a、第2メタル層5a、第3メタル層6aおよび端子3bから形成された第1インダクタ7が露出するとともに、第1メタル層3c、第2メタル層5b、第3メタル層6bおよび端子3dから形成された第2インダクタ8が露出する。第1インダクタ7および第2インダクタ8では、第1メタル層3a,3c、第2メタル層5a,5bおよび第3メタル層6a,6bのそれぞれの厚さ、第1インダクタ7および第2インダクタ8のそれぞれの長さ、線幅、線路間隔等の寸法は、インダクタンスやQ値等の設計値によって決定される。また、第1インダクタ7と第2インダクタ8との間隔は、後述する絶縁膜10の材料の耐電圧性能によって最適化される。ここで、第1インダクタ7および第2インダクタ8のサイズ寸法の一例について説明する。図13に示すように、第1メタル層3a,3cの線路の長さを長さX1、線路の幅を幅Y1、線路の高さを高さT1とし、第3メタル層6a,6bの線路の長さを長さX3、線路の幅を幅Y3、線路の高さを高さT3とする。また、図14に示すように、第2メタル層5a,5bの線路の断面における一辺の幅長さを幅X2、他辺の幅長さを幅Y2とし、線路の長さを長さT2とする。そうすると、たとえば、第1メタル層3a,3cについて、長さX1が50μm、幅Y1が20μm、高さT1が5μmであり、第2メタル層5a、5bについて、幅X2が5μm、幅Y2が20μm、長さT2が100μmであり、第3メタル層6a,6bについて、長さX3が50μm、幅Y3が20μm、高さT3が5μmである場合を想定すると、1ループにおけるインダクタンスは、約0.1nHとなる。総インダクタンスは、そのループの巻き数によって決定される。次に、図11に示すように、たとえば、感光性のポリイミドpolyimide等の樹脂からなる単層の絶縁膜10が、第1インダクタ7および第2インダクタ8を覆うように塗布される。次に、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図1または図2に示すように、第1インダクタ7の端子3bおよび第2インダクタ8の端子3dの端部を露出する態様で、第1インダクタ7と第2インダクタ8の全体を一体的に覆うように、単層の絶縁膜10が形成される。絶縁膜10のサイズ幅および高さは、必要な耐電圧値により最適化される。ここで、図12に示すように、第1インダクタ7の第3メタル層6aまたは第2インダクタ8の第3メタル層6bから絶縁膜10の上面までの距離を距離D1とし、第1インダクタ7の第2メタル層5aまたは第2インダクタ8の第2メタル層5bから絶縁膜10の側面までの距離を距離D2とする。そうすると、1kV以上の耐電圧が必要な場合には、距離D1および距離D2が少なくとも10μmになるように、絶縁膜10を塗布してパターニングすることが望ましい。また、絶縁膜10のサイズに対応させて、第1インダクタ本体7aの下端から延在する端子3bの長さと、第2インダクタ本体8aの下端から延在する端子3dの長さは、それぞれ少なくとも10μm以上とし、絶縁膜10から端子3bの端部と端子3dの端部とがそれぞれ露出するように、適宜調整することが望ましい。なお、絶縁膜10として感光性のポリイミドなどの樹脂を用いて塗布する際には、気泡などによるボイドが発生しないように、ノズルを用い、たとえば、秒速1mm程度の低速で塗布し、100°C以上の温度のもとで熱処理を行うことによって樹脂を固めることが望ましい。こうして、第1インダクタ7と第2インダクタ8を備えたアイソレータ20の主要部分が完成する。上述したアイソレータ20は、従来のアイソレータと比べて、以下のような効果が得られる。まず、第1従来例特許文献1および第2従来例特許文献2では、半導体基板の表面上に、第1コイル第1インダクタと第2コイル第2インダクタとを絶縁膜を介在させて縦方向高さ方向に対向するように積層させた構造を有している。このため、対向する第1インダクタの端子と第2インダクタの端子とを、半導体装置のウェハプロセスを適用して、すべて同一平面に配置させて集積化を図ることは容易でない。これに対して、上述したアイソレータ20では、実質的にそれぞれ同じ高さを有する第1インダクタ7と第2インダクタ8とが、半導体基板1の主表面に形成された酸化膜2の表面所定の面に接触する態様で、互いに対向するように配置されて、第1インダクタ7の端子3bと第2インダクタ8の端子3dとがその同一面に形成されている。これにより、半導体基板1の主表面に形成される送信回路および受信回路との集積化を容易に図ることができる。また、端子3b,3dの端部を露出させる態様で、第1インダクタ7と第2インダクタ8とが、単層の絶縁膜10によって一体的に覆われている。これにより、絶縁膜10中には界面が存在せず、また、第1インダクタ7または第2インダクタ8から絶縁膜10の外側の大気空気までの距離を、絶縁膜10の塗布の厚みやパターニング寸法を調整することによって十分に確保することができる。その結果、部分放電と沿面放電とを確実に抑制することができる。さらに、第1インダクタ7と第2インダクタ8とを覆う絶縁膜として、単層の絶縁膜10を形成することで、複数の絶縁膜を積層する場合に比べて、スループットを上げることができる。なお、上述したアイソレータ20では、第1インダクタ7および第2インダクタ8を覆う絶縁膜10として、感光性のポリイミドを例に挙げて説明したが、単層で厚い膜厚を成膜することができ、エッチングなどの半導体装置の製造工程によりパターニング可能な材料であれば、ポリイミドに限られず、たとえば、シリコーンsilicone樹脂を適用してもよい。さらに、絶縁膜10の上に、絶縁膜10とは種類が異なる樹脂を保護膜として単層で形成してもよい。たとえば、絶縁膜10として感光性のポリイミドを適用し、その絶縁膜10の上に、保護膜としてシリコーン樹脂を単層で形成してもよい。実施の形態2本発明の実施の形態2に係るアイソレータとその製造方法について説明する。実施の形態2に係るアイソレータでは、第1インダクタと第2インダクタとが配置される半導体基板の領域に凹部が形成されて、第1インダクタと第2インダクタを覆う絶縁膜は、その凹部も充填するように形成されている。図15および図16に示すように、アイソレータ20では、第1インダクタ7と第2インダクタ8とが配置される半導体基板1の領域に凹部1aが形成されている。第1インダクタ7および第2インダクタ8は、凹部1aの底面から距離を隔てられて、凹部1aが形成される前の半導体基板1の主表面が位置していた仮想の面所定の面12に配置されている。第1インダクタ7の端子3bは、第1インダクタ本体7aの下端から仮想の面12に沿って延在している。第2インダクタ8の端子3dは、第2インダクタ本体8aの下端から仮想の面12に沿って延在している。その端子3b,3dの端部を露出させる態様で、第1インダクタ7および第2インダクタ8を覆うとともに、凹部1aを充填するように、単層の絶縁膜10が形成されている。すなわち、このアイソレータ20では、端子3b,3dの端部を露出させる態様で、第1インダクタ7および第2インダクタ8を、上方、側方および下方から一体的に包囲するように、単層の絶縁膜10が形成されている。なお、これ以外に構成については、図1および図2に示すアイソレータと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。次に、上述したアイソレータの製造方法について説明する。前述した図3に示す工程の後、図17に示すように、半導体装置の製造工程において用いられている一般的なエッチング処理を施して、第1インダクタおよび第2インダクタが形成される所定の領域に位置する酸化膜2の部分を除去し、開口部2aを形成することによって、半導体基板1の表面を露出させる。次に、前述した図4から図10に示す工程と同様の工程を経て、図18に示すように、第1メタル層3a、第2メタル層5a、第3メタル層6aおよび端子3bから形成された第1インダクタ7が露出するとともに、第1メタル層3c、第2メタル層5b、第3メタル層6bおよび端子3dから形成された第2インダクタ8が露出する。この時点で、第1インダクタ7と第2インダクタ8とは、半導体基板1の主表面に接触するように位置している。次に、残されている酸化膜2をマスクとして、たとえば、水酸化テトラメチルアンモニウムなどのウェットエッチャントを用いて、露出している半導体基板1の主表面にウェットエッチングを行うことにより、図19および図20に示すように、第1インダクタ7および第2インダクタ8の直下に位置する半導体基板1の部分が除去されて、凹部1aが形成される。この凹部1aの深さとしては、第1インダクタ7と第2インダクタ8との間の、半導体基板1を介した犠牲容量による誘電損失を低減させる観点から、深い方が望ましく、たとえば、10μm以上が望ましい。次に、図21に示すように、感光性のポリイミド等の樹脂からなる単層の絶縁膜10が、凹部1aを充填するとともに、第1インダクタ7および第2インダクタ8を覆うように塗布される。次に、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、図15または図16に示すように、第1インダクタ7の端子3bの端部と第2インダクタ8の端子3dの端部とを露出させる態様で、第1インダクタ7および第2インダクタ8を、上方、側方および下方とから一体的に包囲するように、単層の絶縁膜10が形成される。こうして、アイソレータの主要部分が完成する。上述したアイソレータでは、第1インダクタ7および第2インダクタ8の直下に位置する半導体基板1の部分に凹部1aが形成されているものの、第1インダクタ7および第2インダクタ8は、凹部1aが形成される前の半導体基板1の主表面が位置していた仮想の面所定の面12図16参照に、互いに対向するように配置されている。第1インダクタ7の端子3bは、第1インダクタ本体7aの下端から仮想の面12に沿って延在するように形成されている。第2インダクタ8の端子3dは、第2インダクタ本体8aの下端から仮想の面12に沿って延在するように形成されている。これにより、半導体基板1の主表面に形成される送信回路および受信回路との集積化を容易に図ることができる。そして、第1インダクタ7および第2インダクタ8の直下に位置する半導体基板1の部分に凹部1aが形成されて、その凹部1aに絶縁膜10が充填されていることで、第1インダクタ7と第2インダクタ8との間の、半導体基板1を介した犠牲容量による誘電損失を低減させることができる。また、端子3b,3dの端部を露出させる態様で、第1インダクタ7および第2インダクタ8とが、単層の絶縁膜10によって一体的に包囲されている。これにより、絶縁膜10中には界面が存在せず、また、第1インダクタ7または第2インダクタ8から絶縁膜10の外側の大気空気までの距離を、絶縁膜10の塗布の厚みやパターニング寸法を調整することによって十分に確保することができる。その結果、部分放電と沿面放電とを、より確実に抑制することができる。さらに、第1インダクタ7と第2インダクタ8とを覆う絶縁膜として、単層の絶縁膜10を形成することで、複数の絶縁膜を積層する場合に比べて、スループットを上げることができる。なお、実施の形態1に係るアイソレータ20では、第1インダクタ7と第2インダクタ8とを、単層の絶縁膜10によって一体的に覆う場合について説明し、実施の形態2に係るアイソレータ20では、第1インダクタ7と第2インダクタ8とを、単層の絶縁膜10によって一体的に包囲する場合について説明した。アイソレータとしては、たとえば、図22に示すように、単層の絶縁膜10の上面に、第1インダクタ7の端子3bおよび第2インダクタ8の端子3dとは電気的に接続されていないメタル層11を形成してもよい。メタル層11を接地電位に固定することで、周囲の回路およびアイソレータが使用される環境からのノイズをシールドすることができる。このようなメタル層11は、以下のようにして形成される。まず、絶縁膜10が形成された後、パターニングを行う前に、たとえば、スパッタ法等によって、アルミニウムAl、銅Cu、または、金Au等のメタル層が形成される。次に、そのメタル層に対して、半導体装置の製造工程において用いられている一般的なパターニング処理を施すことによって、第1インダクタおよび第2インダクタを覆う所定の形状にパターニングされる。次に、パターニングされたメタル層をマスクとして、絶縁膜10をパターニングすることによって、図22および図23に示される構造が形成される。この方法では、メタル層をパターニングする工程が増えるものの、絶縁膜10は、パターニングされたメタル層11をマスクとしてパターニングされるため、写真製版用のマスクを追加することなく形成することができる。また、上述した各実施の形態では、第1インダクタ7と第2インダクタ8との2つのインダクタを互いに対向させた構造を例に挙げて説明した。対向させるインダクタとしては、2つに限られず、3つ以上のインダクタを互いに対向させてもよい。たとえば、図15に示すアイソレータ20の第2インダクタ8について、図24に示すように、第2インダクタ8の端子3dと端子3dとの間に、端子3dをさらに形成することによって、第2インダクタ8を2つのインダクタから構成されるようにしてもよい。図25に、このアイソレータの回路図を示す。このアイソレータ20では、3つのインダクタが対向することになる。この場合、2つの端子3bを有する第1インダクタ7に入力された信号は、3つの端子3dを有する2つの第2インダクタ8へ出力されることになり、複数の信号を出力させることができる。なお、このアイソレータでは、2つの第2インダクタ8が電気的に繋がっており、差動信号を得ることになる。また、インダクタとしては、電気的に繋がった2つの第2インダクタ8の他に、図26に示すように、電気的に分離された第2インダクタ8と第3インダクタ9にしてもよい。この場合には、第1インダクタ7へ入力された信号が、一方の第2インダクタ8と他方の第3インダクタ9とに分岐されることになる。実施の形態3ここでは、実施の形態1または実施の形態2において説明したアイソレータを適用した半導体装置の一例について説明する。図27に示すように、主表面を有する半導体基板1を含む基板部30における所定の領域に、送信回路部31と受信回路部32がそれぞれ形成されている。その送信回路部31と受信回路部32とによって挟まれた基板部30の領域に、アイソレータ20が配置されている。送信回路部31は、アイソレータ20の第1インダクタ7図1等参照の端子3bに電気的に接続されている。受信回路部32は、第2インダクタ8図1等参照の端子3dに電気的に接続されている。上述した半導体装置のアイソレータでは、実質的にそれぞれ同じ高さを有する第1インダクタと第2インダクタが、半導体基板1を含む基板部30における所定の面同一面に、互いに対向するように配置されて、第1インダクタ7の端子3bと第2インダクタ8の端子3dとが、その所定の面に沿って延在するように形成されている。これにより、すでに説明したように、半導体基板1の表面における所定の領域にあらかじめ形成された送信回路部31および受信回路部32とアイソレータ20との電気的な接続を容易に行うことができ、半導体装置の集積化を図ることができる。集積化を図ることで、アイソレータ20、送信回路部31および受信回路部32を含む半導体装置を一つのチップで形成することが可能になり、コストを低く抑えて高性能な半導体装置を得ることができる。また、端子3b,3dの端部を露出させる態様で、第1インダクタ7と第2インダクタ8とが、単層の絶縁膜10によって一体的に覆われている。これにより、絶縁膜10中には界面が存在せず、また、第1インダクタ7または第2インダクタ8から絶縁膜10の外側の大気空気までの距離を、絶縁膜10の塗布の厚みやパターニング寸法を調整することによって十分に確保することができる。その結果、部分放電と沿面放電とを確実に抑制することができる。さらに、その絶縁膜10を覆うようにメタル層11図22参照を形成することで、周囲の回路およびアイソレータが使用される環境からのノイズをシールドすることができる。また、第1インダクタ7と第2インダクタ8とを覆う絶縁膜として、単層の絶縁膜10を形成することで、複数の絶縁膜を積層する場合に比べて、スループットを上げることができる。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。"