ゲート電極、第1電極および第2電極を有するトランジスタと、一端を共通に前記ゲート電極に接続し、他端をそれぞれ前記第1電極および第2電極に接続する第1および第2の保護回路と、を備え、前記第1および第2の保護回路は、一つのフィールド絶縁膜上に分離して形成される第1および第2のポリシリコン層内にそれぞれ構成された半導体装置。前記第1の保護回路は、前記第1のポリシリコン層の中央部に配された第1導電型の第1中央部と、該第1中央部の外側に環状に配された第2導電型の第1帯状部と、該第1帯状部の外側に環状に配された第1導電型の第2帯状部とを含んでおり、前記第2の保護回路は、前記第2のポリシリコン層の中央部に配された第1導電型の第2中央部と、該第2中央部の外側に環状に配された第2導電型の第3帯状部と、該第3帯状部の外側に環状に配された第1導電型の第4帯状部とを含んでおり、前記第1および第2中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第2帯状部を前記第1電極に接続し、前記第4帯状部を第2電極に接続した請求項1記載の半導体装置。前記ゲート配線膜は、前記第1および第2のポリシリコン層と重なる領域にゲートパッドを備えた請求項2記載の半導体装置。前記第1のポリシリコン層内の前記第2帯状部は、チップエッジ側で前記第1電極に接続された請求項3記載の半導体装置。前記第1および第2の保護回路の配置領域は、双方を合わせて略正四角形の形状をなす請求項1乃至4のいずれか一に記載の半導体装置。前記第1および第2中央部の少なくとも一方は、基板に対し垂直方向から見てL字の形状をなす請求項5記載の半導体装置。前記第1および第2中央部の他方は、基板に対し垂直方向から見てL字または正四角形の形状をなす請求項6記載の半導体装置。前記第1の保護回路は、前記第1中央部と第2帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含み、前記第2の保護回路は、前記第2中央部と第4帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含む請求項1乃至7のいずれか一に記載の半導体装置。前記第1の保護回路は、前記第2帯状部の外側に環状に配された帯状の拡散抵抗をさらに備え、前記第1電極は、前記第2帯状部に替えて前記拡散抵抗の外側に接続されている請求項請求項1乃至8のいずれか一に記載の半導体装置。前記トランジスタは、MOSFETMetal-Oxide-SemiconductorField-EffectTransistorまたは絶縁ゲートバイポーラトランジスタである請求項1乃至9のいずれか一に記載の半導体装置。以下の分析は本発明において与えられる。特許文献1に記載の半導体装置の場合、ツェナーダイオードのために専用の領域を設ける必要がある。このため、既存品において静電気放電の耐性向上のために新たにツェナーダイオードコレクタクランプダイオード、ゲートドレイン間ツェナーダイオードを設けようとする場合、有効セルの領域の一部に配置する必要がある。この結果、チップサイズを大きくする変更が必要となって、コストアップに繋がってしまう。また、既存品種への展開などでチップサイズが変更できないような場合には、オン抵抗の上昇などを招き、特性の劣化が避けられない。また、特許文献2に記載の半導体装置では、ドレイン電極用アルミの形状から、ボンディングパッド113を、ドレイン配線117におけるコの字型に囲まれた中央部分内に配置することになり、ボンディングパッド113の配置可能な領域が制約される。つまり、クランプダイオード109とドレイン配線117とのコンタクトである開口118は、中央部の矩形のN型層に設けなければならない。したがって、中央部の矩形のN型層を避けてボンディングパッド113を形成する必要があり、ボンディングパッド113を配置できる領域が狭く限定され、チップの設計における配置の自由度が損なわれてしまう。本発明の1つのアスペクト側面に係る半導体装置は、ゲート電極、第1電極および第2電極を有するトランジスタと、一端を共通にゲート電極に接続し、他端をそれぞれ第1電極および第2電極に接続する第1および第2の保護回路と、を備え、第1および第2の保護回路は、一つのフィールド絶縁膜上に分離して形成される第1および第2のポリシリコン層内にそれぞれ構成される。本発明によれば、ゲートパッドを配置できる領域をより広く取ることができる。したがって、チップの設計における配置の自由度が増大する。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一つの好ましい形態に係る半導体装置は、ゲート電極、第1電極および第2電極を有するトランジスタと、一端を共通にゲート電極に接続し、他端をそれぞれ第1電極および第2電極に接続する第1および第2の保護回路図9の22、21に対応すると、を備え、第1および第2の保護回路は、一つのフィールド絶縁膜図9の3に相当する上に分離して形成される第1および第2のポリシリコン層図9の8、7に対応する内にそれぞれ構成される。半導体装置において、第1の保護回路は、第1のポリシリコン層図9の8に対応するの中央部に配された第1導電型の第1中央部図9の12に対応すると、該第1中央部の外側に環状に配された第2導電型の第1帯状部図9の11に対応すると、該第1帯状部の外側に環状に配された第1導電型の第2帯状部図9の12に対応するとを含んでおり、第2の保護回路は、第2のポリシリコン層図9の7に対応するの中央部に配された第1導電型の第2中央部図9の12に対応すると、該第2中央部の外側に環状に配された第2導電型の第3帯状部図9の11に対応すると、該第3帯状部の外側に環状に配された第1導電型の第4帯状部図9の12に対応するとを含んでおり、第1および第2中央部同士を、ゲート配線膜図9の17に対応するを介して共通にゲート電極図9の6に対応するに接続し、第2帯状部を第1電極図9の19に対応するに接続し、第4帯状部を第2電極図9の18に対応するに接続することが好ましい。MOSFETを例にすると、第1の保護回路を、ゲートドレイン間保護回路とし、第2の保護回路を、ゲートソース間保護回路とすることができる。半導体装置において、第1のポリシリコン層内の最外周部の帯状部は、チップエッジ側図9の右端に対応でトランジスタの第1電極に接続されることが好ましい。半導体装置において、第1および第2の保護回路の配置領域は、双方を合わせて略正四角形の形状をなすことが好ましい。半導体装置において、第1および第2の保護回路の少なくとも一方に関し、一方の保護回路に対応する中央部が基板に対し垂直方向から見てL字の形状をなすようにしてもよい。半導体装置において、第1および第2の保護回路の内の他方に関し、他方の保護回路に対応する中央部が基板に対し垂直方向から見てL字または正四角形の形状をなすようにしてもよい。半導体装置において、第1の保護回路は、第1中央部と第2帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含み、第2の保護回路は、第2中央部と第4帯状部との間に、さらに他の環状の第1導電型の帯状部及び第2導電型の帯状部を含むようにしてもよい。半導体装置において、第1の保護回路は、第1のポリシリコン層内に環状に配された帯状の拡散抵抗図14の23に対応するをさらに備え、拡散抵抗は、第1のポリシリコン層内の最外周部の帯状部に内側を接触させ、第1電極は、第1のポリシリコン層内の最外周部の帯状部に替えて拡散抵抗の外側に接続されるようにしてもよい。半導体装置において、トランジスタは、MOSFETMetal-Oxide-SemiconductorField-EffectTransistorまたは絶縁ゲートバイポーラトランジスタであってもよい。以上のような半導体装置によれば、第1および第2の保護回路が一つのフィールド絶縁膜上の別々のポリシリコン層上に形成される。また、第1の保護回路と第1電極とのコンタクトを第1の保護回路の配置領域の最外周の帯状部の最もチップエッジに近い側に配置している。したがって、ゲートパッドを配置できる領域をより広く取ることができる。以下、より具体的な実施の形態に即し、MOSFETを例として、図面を参照して詳しく説明する。[実施形態1]図1は、本発明の第1の実施形態に係る半導体装置の平面図である。図1において、チップの最外周には、EQREqui-PotentialRing;等電位リングアルミ層19が配置され、EQRアルミ層19の内側にはゲートアルミ層17ゲート配線膜が配置され、ゲートアルミ層17の内側に有効セル領域24が配置される。ゲートアルミ層17は、破線で示されるチップのコーナー部に存在するゲートパッド領域25に接続される。有効セル領域24の上には、ソース電極第2電極が形成される。基板の裏面には、ドレイン電極第1電極が形成される。以下、ゲートパッド領域25を含む破線の範囲内の平面図、断面図を示し、製造工程の順を追って、本発明の主要部の構造について説明する。図2~10は、本発明の第1の実施形態に係る半導体装置のコーナー部の平面図、断面図である。なお、平面図、断面図は、一部図示を省略している。始めに、図2A、図2Bに示すように、N型の基板1の上部に、2つのP型のウェル層2をレジストのパターニングとイオン注入、熱処理によって形成する。続いて、ゲートパッド形成領域を含む外周領域を、窒化膜のパターニングを行った上でロコスLOCOS酸化し、厚い酸化膜層3を形成する。酸化膜層3は、フィールド絶縁膜に該当する。図2B中、左側のウェル層2は、有効セル領域24を囲むように配置され、右側のウェル層2は、チップエッジに沿って配置される。なお、基板1は、N型の高濃度基板の上にN-型のエピタキシャル層が積層された半導体基板を用いることが多いが、ここでは、N型の高濃度基板の図示を省略している。次に、図3に示すように平面図は省略、有効セル領域24内にゲート電極を形成するため、トレンチ溝4をパターニングとシリコンのエッチングにより形成する。続いてゲート酸化膜5を熱酸化によってトレンチ溝4のトレンチ壁に形成する。さらに、図4に示すように平面図は省略、トレンチ溝4を含め全体に対し、ポリシリコン層6を形成する。ポリシリコン層6は、後にツェナーダイオード形成する部分をレジスト27にてマスクし、例えばリンをイオン注入することにより、低抵抗化する。この低抵抗化したポリシリコンがゲート電極として機能する。さらに、図5A、図5Bに示すように、パターニングによってゲートソース間ツェナーダイオード第2の保護回路用のポリシリコン層第2のポリシリコン層7、ゲートドレイン間ツェナーダイオード第1の保護回路用のポリシリコン層第1のポリシリコン層8、ゲート引き出し用のポリシリコン層9、そしてEQRポリシリコン層10を残し、他の部分をエッチバックによって除去する。ここで、ポリシリコン層8、10は接続され、連続したパターンとなっている。トレンチ溝4内にはポリシリコン層6が残され、ゲート電極となる。ゲート電極となるポリシリコン層6とゲート引き出し用のポリシリコン層9は、連続したパターンとなっている。ポリシリコン層6及び9と、ポリシリコン層7と、ポリシリコン層8及び10とは、相互に分離している。次に、図6A、図6Bに示すように、ポリシリコン層7、8において、ツェナーダイオード用のP層11を形成するために、ポリシリコン層7、8に対し例えばボロンをイオン注入する。続いて、ツェナーダイオード用のN層12を形成するために、例えばヒ素のイオン注入を行う。P層11、N層12は、必要とする耐圧が出るように、パターニングによって段数同心環状であるP層11の数に対応を決めて形成すればよい。さらに、図7A、図7Bに示すように、有効セル領域24には、P型のベース層13、N型のソース層14、P型のバックゲートコンタクト層15を、パターニング、イオン注入、熱処理によって形成する。なお、右端のスクライブの部分にも、ソース層14と同じNの拡散層のスクライブ拡散層26を形成する。また、図8A、図8Bに示すように、BPSGBoronPhosphorSilicateGlassなどの層間膜32を形成し、パターニングとエッチングによってコンタクトエリア16を形成する。このとき、ポリシリコン層7にはゲート用とソース用、ポリシリコン層8にはゲート用とドレイン用のコンタクトエリア16がそれぞれ形成されるようにする。さらに、図9A、図9Bに示すように、アルミをスパッタなどで形成し、パターニングを行い、ゲートアルミ層17、ソースアルミ層18、EQRアルミ層19をそれぞれ形成する。ゲートアルミ層17は、ポリシリコン層7、8のゲート用のコンタクトエリア16をカバーするようにパターニングする。ソースアルミ層18は、ポリシリコン層7のソース用のコンタクトエリア16をカバーするようにパターニングする。EQRアルミ層19は、ポリシリコン層8のドレイン用のコンタクトエリア16をカバーするようにパターニングする。この場合、EQRアルミ層19は、スクライブ拡散層26と接触していて、電気的にコンタクトされている。最後に、保護用にPSGPhosphorSilicateGlassなどのカバー膜20を、ソースワイヤ、ゲートワイヤを配置できるようにパターニングして形成する。カバー膜20の開口部分は、ゲートワイヤを配置するためのゲートパッド開口33となり、ゲートパッド開口33がゲートパッドを配置できる領域となる。また、21がゲートソース間ツェナーダイオード、22がゲートドレイン間ツェナーダイオードになる。ゲートドレイン間ツェナーダイオード22は、過大なドレイン電圧が印加された際にゲートドレイン間を保護するためにクランプ機能として動作し、静電気による電荷を放電させ、ゲートドレイン間の静電破壊の耐性を向上させる。さらに、図10平面図は省略に示すように、N型の高濃度基板28の裏面に、ドレイン電極29を形成する。これが本実施形態に係る半導体装置の最終形状となる。図11は、以上のような構造を有する半導体装置の等価回路である。有効セル領域24内に形成されるMOSトランジスタMN1は、ゲートとソース間にゲートソース間ツェナーダイオード21を備え、ゲートとドレイン間にゲートドレイン間ツェナーダイオード22を備える。以上のように、本実施形態の半導体装置において、ゲートソース間ツェナーダイオード第2の保護素子21用のポリシリコン層第2のポリシリコン層7とゲートドレイン間ツェナーダイオード第1の保護素子22用のポリシリコン層第1のポリシリコン層8とを異なるポリシリコン層として分離して酸化膜層3の上に形成する。ソースアルミ側のポリシリコン層7に、同心環状のN/P/N/P/N層を形成してゲートソース間ツェナーダイオード21として使用する。また、EQRアルミ層19の側チップエッジ側のポリシリコン層8に、同心環状のN/P/N/P/N層を形成してゲートドレイン間ツェナーダイオード22として使用する。ゲートアルミ層17は、ゲートソース間ツェナーダイオード21の中央のN層第2中央部12と、ゲートドレイン間ツェナーダイオード22の中央のN層第1中央部12とに、それぞれコンタクトされる。EQRアルミ層19とゲートドレイン間ツェナーダイオード22とのコンタクトは、ゲートドレイン間ツェナーダイオード22の最外周のN層第2帯状部に対して、チップのエッジ側に設ける。ソースアルミ層18とゲートソース間ツェナーダイオード21とのコンタクトは、ゲートソース間ツェナーダイオード21の最外周のN層第4帯状部に対して、ソースアルミ側に設ける。このような構造によれば、ゲートドレイン間ツェナーダイオード22とドレイン端子とのコンタクト、即ち、ポリシリコン層8の最外周のN層第2帯状部とEQRアルミ層19のコンタクトの位置をチップのエッジ側に寄せ、ゲートソース間ツェナーダイオード21とソース端子とのコンタクト、即ち、ポリシリコン層7の最外周のN層第4帯状部とソースアルミ層18のコンタクトの位置をソースアルミ側に寄せることで、これらの間の領域、即ちゲートパッドを形成できる領域を広げることができる図9Aのゲートパッド開口33。特許文献2の半導体装置においては、単一のポリシリコン層にゲートソース間ツェナーダイオードを同心環状に形成し、その内側にゲートドレイン間ツェナーダイオードを同心環状に形成していた。したがって、図19A、Bからわかるように、ゲートソース間ツェナーダイオード21とソース端子とのコンタクトである開口121は最外周のN層に形成できるが、ゲートドレイン間ツェナーダイオードとドレイン端子とのコンタクトである開口118は、ポリシリコン層の中央のN層に形成しなければならない。したがって、ゲートパッドGPはこの開口118を避けるように形成しなければならないため、形成できる領域は制限される。これに対して、本実施の形態の半導体装置によれば、ゲートソース間ツェナーダイオードとゲートドレイン間ツェナーダイオードを別々のポリシリコン層に形成し、ソース端子とドレイン端子とのコンタクトをそれぞれソース電極側とチップエッジ側に寄せることで、それらの間の領域を広げている。この領域にゲートパッドを配置し、各ポリシリコン層の中央部のN層は、共通にゲートパッドに接続される。本実施の形態の半導体装置によれば、ポリシリコン層、N層やP層、コンタクトの位置を変更するだけで、つまり、マスクパターンを変更するだけで、工程を増やすことなく、特許文献2の半導体装置よりもゲートパッドの配置可能領域を広く取ることができる。すなわち、従来に比べて、ゲートパッドを配置できる領域が広がり、設計の自由度が増大する。したがって、既存品種への展開などでチップサイズの変更ができないような場合であっても柔軟に対応することができる。なお、以上の説明においてゲートパッドの配置は、チップのコーナー部になされるものとした。しかしながら、これに限定されること無く、チップの辺の中央部付近に配置することも可能である。図12は、破線で示されるチップの辺の中央付近に存在するゲートパッド領域25aを形成した半導体装置の平面図である。図12において、図1と同一の符号は、同一物を示す。図13Aは、図12のゲートパッド領域25a付近の平面図である。図13Bは、図13AのA-A′断面図である。図13Bに示すように、チップの辺の部分では、EQRアルミ層19は、EQRポリシリコン層10の上に形成されている。EQRアルミ層19とスクライブ拡散層26とのコンタクトは、図示されないチップのコーナー部で取られる。この場合におけるEQRアルミ層19とスクライブ拡散層26間のコンタクトにおける断面は、図9Bと同じである。[実施形態2]図14は、本発明の第2の実施形態に係る半導体装置の構成を示す図である。図14において、図9と同一の符号は、同一物を表し、その説明を省略する。本実施形態の半導体装置は、ゲートドレイン間ツェナーダイオード22用のポリシリコン層8内において最外周のN層12のさらに外側に、低濃度のN-層23を設ける。N-層23は、ツェナーダイオード用のN層12より低濃度のポリシリコン層とし、EQRポリシリコン層10の形成後にパターニングした後のイオン注入などによって形成する。N-層23は、ドレインへ接続する保護回路に含まれる拡散抵抗ポリシリコン抵抗として機能する。このような構造の半導体装置の等価回路を図15に示す。図15において、図11に対し、MOSトランジスタMN1のドレインとゲートドレイン間ツェナーダイオード22との間にN-層23に対応する拡散抵抗を備える。以上のような半導体装置によれば、ゲートドレイン間ツェナーダイオード22の段数不足などでクランプ電圧が充分確保できない場合であっても、N-層23は、ツェナーダイオード22に直列接続される抵抗として機能して印加電圧を吸収し、ESD耐性の向上に役立つ。また、N-層23の抵抗値は、形成時のイオン注入のドーズ量によって可変でき、クランプ電圧を調整する素子としての役割も果たす。[実施形態3]第1の実施形態では、ゲートソース間ツェナーダイオード21、ゲートドレイン間ツェナーダイオード22が形成される領域の平面形状は、21がL字型、22が矩形型であった。これに対し、本実施形態では、21、22共にL字型である場合の例を示す。図16は、本発明の第3の実施形態に係る半導体装置の平面図である。なお、A-A’断面図は、図10と同じである。図16において、ゲートドレイン間ツェナーダイオード22が形成される領域の平面形状は、L字型であり、これ以外は図9と同一の構造をなす。なお、上記の例に限らず、本発明のツェナーダイオードの配置領域の形状パターンは、種々の変形が可能である。第1の実施形態では、ゲートソース間ツェナーダイオード21の配置領域の平面形状をL字型とし、ゲートドレイン間ツェナーダイオード22の配置領域の平面形状を矩形としたが、互いに逆の形状としても良い。ここで、ツェナーダイオードの配置領域の平面形状を矩形からL字型へ変更した場合、周囲長が増えることで断面積が増える。したがって、ツェナーダイオードの動作抵抗を低減させることができる。また、L字型と矩形型の組合せやL字型とL字型の組合せとする場合、ゲートソース間ツェナーダイオード21及びゲートドレイン間ツェナーダイオード22の全体の配置領域の形状を正方形に近い矩形とすることが好ましい。この場合、ゲートパッドの形状を、ボンディングし易い正方形とすることができる。[実施形態4]第1の実施形態では、チップの外周にリング状のEQRポリシリコン層10とリング状のEQRアルミ層19が存在する半導体装置を示した。しかしながら、これに限定されることなく、EQRアルミ層19が存在しない場合であっても、本発明の半導体装置を実現することができる。例えば、EQRアルミ層がチップのコーナー部にのみ形成されており、チップの辺には形成されていない場合EQRアルミ層がリング状になっていない場合や、EQRポリシリコン層もEQRアルミ層も存在しない場合であっても、本発明を適用することができる。図17は、本発明の第4の実施形態に係る半導体装置の構成を示す平面図、断面図である。図17Aに、EQRポリシリコン層もEQRアルミ層も存在しない場合の平面図を示す。図17Bに、A-A ́断面図を示す。なお、A-A ́断面構造は、図10とほぼ同じである。ただし、図17Aの右下端のアルミ層が図9AのEQRアルミ層19ではなくコンタクトアルミ層31で構成される点が異なる。図18は、図17AのA-B断面図AからA ́に向かう一点鎖線を開口16でB方向に折り曲げた断面の図である。ゲートドレイン間ツェナーダイオード22とスクライブ拡散層26ドレインと同電位になっているとは、チップのコーナー部で、コンタクトアルミ層31によってコンタクトされる。なお、本発明の半導体装置の構成は、上述の各実施形態に限定されること無く種々の変形が可能である。上述の実施形態では、ゲートドレイン間ツェナーダイオード22とドレインとの接続を、EQRアルミ層19やコンタクトアルミ層31とスクライブ拡散層26との接続で実現している。しかしながら、これに限定されること無く、特許文献2の図1、2のようなドレインアルミ電極とドレインN層との接続としても良い。また、ドレイン領域との接続とパッドの配置を工夫すれば、EQRアルミ層をドレイン電極およびドレインパッドとして利用して、ソースゲートドレインの各端子をチップ表面に形成することも可能である。また、上記の各実施形態では、ゲートソース間ツェナーダイオード21とゲートドレイン間ツェナーダイオード22を同心環状のN/P/N/P/N層として構成する例を示した。しかしながら、ツェナーダイオードの段数や不純物濃度は、これに限定されない。例えば、所望の耐圧となるようにN/P/N層やN/P/N層やN/P/N/P/N/P/N層などの構成であって良い。また、電極材料は、アルミに限らず、アルミ合金や銅などであっても良い。さらに、本発明の半導体装置におけるトランジスタは、MOSFETに限らず、IGBTにも適用することができる。この場合、図10などにおいて、n型の高濃度基板28とドレイン電極29との間にP型のバッファ層を設けることで、ソース電極、ドレイン電極をそれぞれエミッタ電極第2電極、コレクタ電極第1電極とする絶縁ゲートバイポーラトランジスタを構成することが可能である。また、以上の説明において、半導体装置がN型のMOSFETを備える場合について説明した。半導体装置がP型のMOSFETを備える場合については、上記の各実施形態におけるN型、P型のそれぞれ部位をそれぞれP型、N型で構成すれば、N型のMOSFETに替えてP型のMOSFETとすることが可能である。ただし、ゲートソース間ツェナーダイオード21とゲートドレイン間ツェナーダイオード22の構造については、N型、P型を変更しなくともよい。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。