入力信号を反転して出力する反転回路が偶数個リング状に連結され、リング状に連結された前記反転回路の円周上でパルス信号を周回させるリングオシュレータ回路であって、前記反転回路の内の一つの反転回路が、入力された制御信号に応じて第1のパルス信号の駆動を開始する第1の起動用反転回路であり、前記反転回路の内の他の一つの反転回路が、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第2のパルス信号の駆動を開始する第2の起動用反転回路であり、前記反転回路の内のさらに他の一つの反転回路が、前記第2の起動用反転回路によって前記第2のパルス信号の駆動が開始された後の、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第3のパルス信号の駆動を開始する第3の起動用反転回路であり、前記第1のパルス信号と、前記第2のパルス信号と、前記第3のパルス信号とが、リング状に連結された前記反転回路の円周上に同時に存在するときに、前記第3のパルス信号を先頭のパルス信号であると考えた場合、前記第1、第2、および第3のパルス信号の先頭のエッジの位置関係が、リング状の前記反転回路の円周上におけるパルス信号の進行方向に対して、前記第3のパルス信号の先頭のエッジ、前記第2のパルス信号の先頭のエッジ、前記第1のパルス信号の先頭のエッジの順になるように、前記第1の起動用反転回路と、前記第2の起動用反転回路と、前記第3の起動用反転回路とを、それぞれ、リング状に連結された前記反転回路の円周内に配置する、ことを特徴とするリングオシュレータ回路。偶数個の前記反転回路は、前記第1の起動用反転回路、前記第1の起動用反転回路の出力端子に繋がるNN≧0段の反転回路、前記N段目の反転回路の出力端子に繋がるMM≧0段の反転回路、前記M段目の反転回路の出力端子に繋がる前記第3の起動用反転回路、前記第3の起動用反転回路の出力端子に繋がるPP≧0段の反転回路、前記P段目の反転回路の出力端子に繋がるQQ≧0段の反転回路、前記Q段目の反転回路の出力端子に繋がる前記第2の起動用反転回路、前記第2の起動用反転回路の出力端子に繋がるSS≧0段の反転回路、の順にリング状に連結され、前記第1の起動用反転回路の入力端子には、前記S段の反転回路のS段目の反転回路の出力信号と、前記制御信号とが少なくとも繋がれ、前記第3の起動用反転回路の入力端子には、前記M段の反転回路のM段目の反転回路の出力信号と、前記P段の反転回路のP段目の反転回路の出力信号とが少なくとも繋がれ、前記第2の起動用反転回路の入力端子には、前記Q段の反転回路のQ段目の反転回路の出力信号と、前記N段の反転回路のN段目の反転回路の出力信号とが少なくとも繋がれ、前記N段前記S段の反転回路の個数は奇数であり、かつ、前記P段、および前記M段前記Q段の反転回路の個数は、偶数である、ことを特徴とする請求項1に記載のリングオシュレータ回路。前記第1の起動用反転回路、前記第2の起動用反転回路、および前記第3の起動用反転回路は、それぞれ、NAND否定論理積回路またはNOR否定論理和回路である、ことを特徴とする請求項2に記載のリングオシュレータ回路。前記第1の起動用反転回路および前記第2の起動用反転回路が、共にNAND回路またはNOR回路である場合には、前記N段の反転回路の個数を奇数とし、前記第1の起動用反転回路がNAND回路であり、前記第2の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第2の起動用反転回路がNAND回路である場合には、前記N段の反転回路の個数を偶数とする、ことを特徴とする請求項3に記載のリングオシュレータ回路。前記第1の起動用反転回路および前記第3の起動用反転回路が、共にNAND回路またはNOR回路である場合には、前記N段前記M段の反転回路の個数を奇数とし、前記第1の起動用反転回路がNAND回路であり、前記第3の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第3の起動用反転回路がNAND回路である場合には、前記N段前記M段の反転回路の個数を偶数とする、ことを特徴とする請求項3または請求項4に記載のリングオシュレータ回路。前記N段前記S段2段の反転回路の個数は、前記M段前記P段前記Q段1段の反転回路の個数より多い個数である、ことを特徴とする請求項2または請求項5に記載のリングオシュレータ回路。前記第1の起動用反転回路、前記N段の反転回路、前記M段の反転回路、前記第3の起動用反転回路、前記P段の反転回路、前記Q段の反転回路、前記第2の起動用反転回路、前記S段の反転回路、の順に連結された全ての前記反転回路の配置を考えたとき、前記第1の起動用反転回路がNAND回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を低く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を高く設定し、前記第1の起動用反転回路がNOR回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を高く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を低く設定する、ことを特徴とする請求項3または請求項6に記載のリングオシュレータ回路。リング状に連結された前記反転回路のいずれか1つの反転回路の出力信号の論理反転に基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備える、ことを特徴とする請求項1、請求項6、または請求項7に記載のリングオシュレータ回路。前記S段の反転回路のS段目の反転回路の出力信号が論理反転する際の、該出力信号のエッジを検出し、該検出したエッジに基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備え、前記カウンタ回路は、前記第1の起動用反転回路がNAND回路である場合には、該出力信号が、LowレベルからHighレベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントし、前記第1の起動用反転回路がNOR回路である場合には、該出力信号が、HighレベルからLowレベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントする、ことを特徴とする請求項3、請求項6、または請求項7に記載のリングオシュレータ回路。リング状に連結された全てまたは一部の前記反転回路の出力信号と、前記カウンタ回路がカウントした前記第1のパルス信号の周回数を表す信号との、いずれか一方の信号、または両方の信号をラッチするラッチ回路を、さらに備える、ことを特徴とする請求項8または請求項9に記載のリングオシュレータ回路。入力された所定のアナログ信号と、時間の経過とともに増加または減少する参照信号とを比較し、前記参照信号が、前記アナログ信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記参照信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする請求項10に記載のリングオシュレータ回路。入力された所定のアナログ信号の大きさに応じて時間の経過とともに増加または減少する積分信号と、所定の基準信号とを比較し、前記積分信号が、前記基準信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記積分信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする請求項10に記載のリングオシュレータ回路。請求項11に記載のリングオシュレータ回路と、前記参照信号を生成する参照信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とするA/D変換回路。請求項12に記載のリングオシュレータ回路と、前記積分信号を生成する積分信号生成回路と、前記基準信号を生成する基準信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とするA/D変換回路。入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される請求項13に記載のA/D変換回路と、を備え、前記比較回路および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、ことを特徴とする固体撮像装置。入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される請求項14に記載のA/D変換回路と、を備え、前記積分信号生成回路、前記比較回路、および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、ことを特徴とする固体撮像装置。上述したように、メインパルスの速度を速くすることは、一定時間内に反転回路を通過する段数を多くすることができ、デジタル値の分解能を向上するために有効である。しかしながら、特許文献2で開示された技術では、メインパルスの速度を遅くする設定にしないと、安定した周回動作、すなわち、安定した発振動作を維持することができない。このため、特許文献2で開示された従来のリングオシュレータ回路180では、発振動作の安定と、デジタル値の分解能精度の向上とを両立することが困難であるという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、偶数個段の反転回路をリング状に連結した構成でも、安定した発振動作を行うことができるリングオシュレータ回路、このリングオシュレータ回路を用いたA/D変換回路、およびこのA/D変換回路を用いた固体撮像装置を提供することを目的としている。上記の課題を解決するため、本発明のリングオシュレータ回路は、入力信号を反転して出力する反転回路が偶数個リング状に連結され、リング状に連結された前記反転回路の円周上でパルス信号を周回させるリングオシュレータ回路であって、前記反転回路の内の一つの反転回路が、入力された制御信号に応じて第1のパルス信号の駆動を開始する第1の起動用反転回路であり、前記反転回路の内の他の一つの反転回路が、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第2のパルス信号の駆動を開始する第2の起動用反転回路であり、前記反転回路の内のさらに他の一つの反転回路が、前記第2の起動用反転回路によって前記第2のパルス信号の駆動が開始された後の、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第3のパルス信号の駆動を開始する第3の起動用反転回路であり、前記第1のパルス信号と、前記第2のパルス信号と、前記第3のパルス信号とが、リング状に連結された前記反転回路の円周上に同時に存在するときに、前記第3のパルス信号を先頭のパルス信号であると考えた場合、前記第1、第2、および第3のパルス信号の先頭のエッジの位置関係が、リング状の前記反転回路の円周上におけるパルス信号の進行方向に対して、前記第3のパルス信号の先頭のエッジ、前記第2のパルス信号の先頭のエッジ、前記第1のパルス信号の先頭のエッジの順になるように、前記第1の起動用反転回路と、前記第2の起動用反転回路と、前記第3の起動用反転回路とを、それぞれ、リング状に連結された前記反転回路の円周内に配置する、ことを特徴とする。また、本発明のリングオシュレータ回路において、偶数個の前記反転回路は、前記第1の起動用反転回路、前記第1の起動用反転回路の出力端子に繋がるNN≧0段の反転回路、前記N段目の反転回路の出力端子に繋がるMM≧0段の反転回路、前記M段目の反転回路の出力端子に繋がる前記第3の起動用反転回路、前記第3の起動用反転回路の出力端子に繋がるPP≧0段の反転回路、前記P段目の反転回路の出力端子に繋がるQQ≧0段の反転回路、前記Q段目の反転回路の出力端子に繋がる前記第2の起動用反転回路、前記第2の起動用反転回路の出力端子に繋がるSS≧0段の反転回路、の順にリング状に連結され、前記第1の起動用反転回路の入力端子には、前記S段の反転回路のS段目の反転回路の出力信号と、前記制御信号とが少なくとも繋がれ、前記第3の起動用反転回路の入力端子には、前記M段の反転回路のM段目の反転回路の出力信号と、前記P段の反転回路のP段目の反転回路の出力信号とが少なくとも繋がれ、前記第2の起動用反転回路の入力端子には、前記Q段の反転回路のQ段目の反転回路の出力信号と、前記N段の反転回路のN段目の反転回路の出力信号とが少なくとも繋がれ、前記N段前記S段の反転回路の個数は奇数であり、かつ、前記P段、および前記M段前記Q段の反転回路の個数は、偶数である、ことを特徴とする。また、本発明のリングオシュレータ回路において、前記第1の起動用反転回路、前記第2の起動用反転回路、および前記第3の起動用反転回路は、それぞれ、NAND否定論理積回路またはNOR否定論理和回路である、ことを特徴とする。また、本発明のリングオシュレータ回路において、前記第1の起動用反転回路および前記第2の起動用反転回路が、共にNAND回路またはNOR回路である場合には、前記N段の反転回路の個数を奇数とし、前記第1の起動用反転回路がNAND回路であり、前記第2の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第2の起動用反転回路がNAND回路である場合には、前記N段の反転回路の個数を偶数とする、ことを特徴とする。また、本発明のリングオシュレータ回路において、前記第1の起動用反転回路および前記第3の起動用反転回路が、共にNAND回路またはNOR回路である場合には、前記N段前記M段の反転回路の個数を奇数とし、前記第1の起動用反転回路がNAND回路であり、前記第3の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第3の起動用反転回路がNAND回路である場合には、前記N段前記M段の反転回路の個数を偶数とする、ことを特徴とする。また、本発明のリングオシュレータ回路において、前記N段前記S段2段の反転回路の個数は、前記M段前記P段前記Q段1段の反転回路の個数より多い個数である、ことを特徴とする。また、本発明のリングオシュレータ回路において、前記第1の起動用反転回路、前記N段の反転回路、前記M段の反転回路、前記第3の起動用反転回路、前記P段の反転回路、前記Q段の反転回路、前記第2の起動用反転回路、前記S段の反転回路、の順に連結された全ての前記反転回路の配置を考えたとき、前記第1の起動用反転回路がNAND回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を低く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を高く設定し、前記第1の起動用反転回路がNOR回路である場合には、奇数番目に配置された前記反転回路の入力閾値電圧を高く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を低く設定する、ことを特徴とする。また、本発明のリングオシュレータ回路は、リング状に連結された前記反転回路のいずれか1つの反転回路の出力信号の論理反転に基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備える、ことを特徴とする。また、本発明のリングオシュレータ回路は、前記S段の反転回路のS段目の反転回路の出力信号が論理反転する際の、該出力信号のエッジを検出し、該検出したエッジに基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備え、前記カウンタ回路は、前記第1の起動用反転回路がNAND回路である場合には、該出力信号が、LowレベルからHighレベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントし、前記第1の起動用反転回路がNOR回路である場合には、該出力信号が、HighレベルからLowレベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントする、ことを特徴とする。また、本発明のリングオシュレータ回路は、リング状に連結された全てまたは一部の前記反転回路の出力信号と、前記カウンタ回路がカウントした前記第1のパルス信号の周回数を表す信号との、いずれか一方の信号、または両方の信号をラッチするラッチ回路を、さらに備える、ことを特徴とする。また、本発明のリングオシュレータ回路は、入力された所定のアナログ信号と、時間の経過とともに増加または減少する参照信号とを比較し、前記参照信号が、前記アナログ信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記参照信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする。また、本発明のリングオシュレータ回路は、入力された所定のアナログ信号の大きさに応じて時間の経過とともに増加または減少する積分信号と、所定の基準信号とを比較し、前記積分信号が、前記基準信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、前記積分信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、前記ラッチ回路は、前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、ことを特徴とする。また、本発明のA/D変換回路は、上記本発明のリングオシュレータ回路と、前記参照信号を生成する参照信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とする。また、本発明のA/D変換回路は、上記本発明のリングオシュレータ回路と、前記積分信号を生成する積分信号生成回路と、前記基準信号を生成する基準信号生成回路と、前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、を備える、ことを特徴とする。また、本発明の固体撮像装置は、入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される上記本発明のA/D変換回路と、を備え、前記比較回路および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、ことを特徴とする。また、本発明の固体撮像装置は、入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される上記本発明のA/D変換回路と、を備え、前記積分信号生成回路、前記比較回路、および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、ことを特徴とする。本発明によれば、偶数個段の反転回路をリング状に連結した構成でも、安定した発振動作を行うことができるリングオシュレータ回路、このリングオシュレータ回路を用いたA/D変換回路、およびこのA/D変換回路を用いた固体撮像装置を提供することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図1は、図12に示した従来のリングオシュレータ回路180と同様に、16個段の反転回路で構成されたリングオシュレータ回路において、否定論理積回路NAND回路と、論理否定回路インバータ回路とを、それぞれの反転回路として組み合わせて構成した場合を示している。図1において、リングオシュレータ回路181は、NAND回路I1と、3段奇数段のインバータ回路I2~I4と、NAND回路I5と、6段偶数段のインバータ回路I6~I11と、NAND回路I12と、4段偶数段のインバータ回路I13~I16とから構成される。NAND回路I1は、制御信号に基づいてメインパルス第1のパルス信号の駆動を開始する第1の起動用反転回路として機能し、NAND回路I12は、メインパルスに基づいてリセットパルス第2のパルス信号の駆動を開始する第2の起動用反転回路として機能し、NAND回路I5は、リセットパルスを駆動した後のメインパルスに基づいて第2のリセットパルス第3のパルス信号の駆動を開始する第3の起動用反転回路として機能している。その他のインバータ回路I2~I4、I6~I11、およびI13~I16は、それぞれ、入力されたメインパルス、リセットパルス、および第2のリセットパルスを、次段の反転回路に転送する反転回路として機能している。NAND回路I1は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。NAND回路I12は、メインパルスが転送されてインバータ回路I4から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。NAND回路I5は、NAND回路I12によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路I11から出力された後、入力されたメインパルスに基づいて、第2のリセットパルスの駆動を開始する。また、NAND回路I1は、リセットパルスが転送されてインバータ回路I16から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第2のリセットパルスは、メインパルスのリセットに先立って、NAND回路I5より後段の反転回路のメインパルスをリセットする。その後、NAND回路I1は、前回駆動したメインパルスが転送されてインバータ回路I16から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。リングオシュレータ回路181では、NAND回路I1がメインパルスを、NAND回路I12がリセットパルスを、NAND回路I5が第2のリセットパルスを、それぞれ駆動し、インバータ回路I2~I4、I6~I11、およびI13~I16は、それぞれのパルスを転送する。このように、リングオシュレータ回路181では、メインパルス、リセットパルスおよび第2のリセットパルスの3つのパルスが同時に周回することによって、発振動作を行う。次に、本第1の実施形態のリングオシュレータ回路181の動作について、より具体的に説明する。なお、以下の説明においては、図1に示したNAND回路I1、インバータ回路I2~I4、NAND回路I5、インバータ回路I6~I11、NAND回路I12、およびインバータ回路I13~I16を、それぞれ、反転回路I1~I16ともいう。図2は、本第1の実施形態のリングオシュレータ回路181内の各反転回路の動作を説明する図である。なお、図2は、反転回路I1~I16の信号反転に要する遅延時間が同じ時間であると仮定した場合の、各ノード反転回路の出力端子の信号の状態を示している。なお、図2の見方は、図13に示したリングオシュレータ回路180の動作の遷移と同様である。より具体的には、図2に示した1~16の数字は、図1に示した各反転回路I1~I16のノードに対応している。また、図2に示した○:白抜きの丸は、各ノードがリセット状態であることを示し、●:黒塗りの丸は、各ノードがセット状態であることを示している。そして、各反転回路I1~I16のリセット状態およびセット状態の論理は、図2内にLまたはHで示し、それぞれ、反転回路I1~I16がLowレベルの信号、またはHighレベルの信号を出力していることを表す。また、図2に示したX周目反転Yの状態のXは、メインパルスの周回がX周目であることを表し、Yは、いずれかのノードが、その前の状態から変化したときの時刻を表す。これにより、図2では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第2のリセットパルスのパルスエッジが、リングオシュレータ回路181内の各ノードのいずれの位置に位置しているかを、模式的に示している。図2を参照して、リングオシュレータ回路181の基本的な動作の遷移を説明する。図2において、0周目反転0の状態は、制御信号がLowレベルであり、リングオシュレータ回路181がリセットされ、メインパルスが発生していない状態である。その後、制御信号をHighレベルにすることによって、リングオシュレータ回路181が動作を開始する。制御信号がHighレベルになると、0週目反転1で、反転回路I1がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード1の状態がセットの状態に切り替わる。以降、メインパルスが次段の反転回路I2~I4に順次転送されることによって、ノード2~ノード4の状態が順次、セットの状態に切り替わる。そして、0周目反転5で、ノード4の状態に応じて反転回路I12がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード12の状態がリセット状態に切り替わる。そして、リセットパルスが次段の反転回路I13~I16に順次転送されることによって、ノード13~ノード16の状態が順次、リセットの状態に切り替わる。なお、0周目反転5以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。その後、0周目反転10で、ノード16の状態に応じて反転回路I1がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード1の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。その後、0周目反転12で、ノード11の状態に応じて反転回路I5がセット状態からリセット状態に切り替わることによって第2のリセットパルスが発生し、ノード5の状態がリセット状態に切り替わる。そして、第2のリセットパルスが次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、0周目反転12以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。なお、この0転送目反転12のときは、メインパルスの反転回路I12への転送が継続されることによって、ノード12がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、反転回路I3に転送されることによって、ノード3の状態がリセットの状態に切り替わる時刻である。さらに、0周目反転12では、メインパルスのリセット状態への切り替わりに先立って、第2のリセットパルスが、ノード5の状態をリセットの状態に切り替えている。つまり、0周目反転12は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第2のリセットパルスのパルスエッジとの、3つのパルスエッジが同時刻に存在している時刻ということになる。このときのリングオシュレータ回路181内における3つのパルスエッジの位置関係は、リングオシュレータ回路181内におけるパルスの周回方向に対して第2のリセットパルスを先頭としたとき、第2のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各反転回路のリセット状態への切り替えに先立って、第2のリセットパルスが、各反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。その後、0週目反転16で、0周目反転1で発生したメインパルスが、リングオシュレータ回路181内を一周し、次の1周目反転1で、反転回路I1が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路181内の各反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。そして、1週目反転4の後、各ノードの状態は、再び0週目反転5の状態に移行する。以降、0週目反転6~1週目反転4、および0週目反転5を繰り返すことによって、メインパルスが、リングオシュレータ回路181内でリング状に連結された反転回路I1~I16を周回し続ける。ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路181では、図2に示したように、1週目反転2で速くも反転回路I11がリセット状態に切り替えられている。これは、反転回路I11のリセット状態への切り替えをリセットパルスに基づいて行う1週目反転4に先立って、第2のリセットパルスが、0週目反転12以降に反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路181では、1週目反転3および1週目反転4で、メインパルスによってノード4の状態がセット状態に切り替わるのを待ってから、次の1周目の反転5として0週目反転5に戻って、次のリセットパルスを発生することになる。このように、リングオシュレータ回路181内の反転回路を、メインパルスが通過ノードの状態をリセット状態からセット状態に切り換えるする。また、リセットパルスおよび第2のリセットパルスを、メインパルスに先立って反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、メインパルスと、リセットパルスと、第2のリセットパルスとを周回させることにより、リングオシュレータ回路181は、安定した発振動作を行う。そして、メインパルスのエッジが反転回路を通過した個数段数を検出して2進数に変換することによって、時間をデジタル値に変換する。なお、リングオシュレータ回路181は、時間をデジタル値に変換するための構成として、リングオシュレータ回路181内を周回したメインパルスの周回数をカウントするカウンタ回路を備えてもよい。このカウンタ回路は、反転回路I16がリセット状態からセット状態に切り替わったことによるノード16の状態の変化を検出することによって、メインパルスがリングオシュレータ回路181内を一周したことを検出し、検出した回数をカウントする。カウンタ回路がカウントしたメインパルスの周回数が、デジタル値となる。さらに、リングオシュレータ回路181は、時間をデジタル値に変換するための構成として、リングオシュレータ回路181内の各ノード1~16の状態、すなわち、各反転回路I1~I16の論理値をラッチするラッチ回路を備えてもよい。このラッチ回路は、ノード1~16の状態から、リングオシュレータ回路181内を周回しているメインパルスのパルスエッジが、いずれのノードの位置にあるかを判定し、メインパルスが通過した反転回路の段数を検出する。ラッチ回路が検出したメインパルスが通過した反転回路の段数が、デジタル値となる。さらに、リングオシュレータ回路181は、所定のアナログ信号に応じて発振動作を行っているリングオシュレータ回路181における予め定めた一定の時間をデジタル値に変換するための構成として、アナログ信号と予め定めた条件とを比較する比較回路を備えてもよい。この比較回路は、比較結果に応じて比較信号を出力する。そして、比較回路にアナログ信号が入力されたときに、制御信号によってリングオシュレータ回路181の動作を開始し、比較信号が出力されたタイミングで、時間をデジタル値に変換することによって、アナログ信号に対応したデジタル値を出力することができる。例えば、比較信号が出力されたタイミングで、ラッチ回路がメインパルスが通過した反転回路の段数を検出することによって、アナログ信号に対応したデジタル値を出力することができる。なお、比較回路がアナログ信号と予め定めた条件とを比較し、比較信号を出力する方法としては、例えば、時間の経過とともに一定の傾きで増加または減少する参照信号を生成し、生成した参照信号の電圧値が、アナログ信号の電圧値以上参照信号が増加する場合、またはアナログ信号の電圧値以下参照信号が減少する場合となったときに、比較信号を出力する方法がある。また、例えば、基準の信号と、アナログ信号の大きさに応じた傾きで増加または減少する積分信号とを生成し、生成した積分信号の電圧値が、基準の信号の電圧値以上積分信号が増加する場合、または基準の信号の電圧値以下積分信号が減少する場合となったときに、比較信号を出力する方法がある。上記に述べたとおり、本第1の実施形態のリングオシュレータ回路181は、NAND回路I1第1の起動用反転回路と、NAND回路I12第2の起動用反転回路と、NAND回路I5第3の起動用反転回路とを備えた構成にしている。そして、本第1の実施形態のリングオシュレータ回路181では、メインパルスとリセットパルスとに加えて、第2のリセットパルスを発生させ、メインパルス、リセットパルスおよび第2のリセットパルスの3つのパルスを同時に周回させる。そして、第2のリセットパルスによる各反転回路のリセット状態への切り替えを、リセットパルスに先立って行う。これにより、従来のリングオシュレータ回路に比べて、リセットパルス第2のリセットパルスを、メインパルスに大きく先行させることができる。このことにより、本第1の実施形態のリングオシュレータ回路181では、反転回路I1~I16の信号反転に要する遅延時間が同じ時間である場合でも、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。従って、従来のリングオシュレータ回路で推奨されていたリセットパルスの速度をメインパルスの速度よりも速くする、すなわち、メインパルスの速度を遅くする設定のために、例えば、反転回路の閾値電圧を変更するという対応を行うことなく、安定した発振動作を確保することができる。さらに、本第1の実施形態のリングオシュレータ回路180では、メインパルスの速度の方がリセットパルスの速度よりも速い設定にすることさえも可能になり、メインパルスの速度を速くすることに伴うデジタル値の分解能精度向上を実現することができる。<第2の実施形態>次に、第2の実施形態のリングオシュレータ回路について説明する。図3は、本第2の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図3は、32個段の反転回路で構成されたリングオシュレータ回路において、否定論理和回路NOR回路と、否定論理積回路NAND回路と、論理否定回路インバータ回路とを、それぞれの反転回路として組み合わせて構成した場合を示している。図3において、リングオシュレータ回路182は、NOR回路I1と、8段偶数段のインバータ回路I2~I9と、2段偶数段のインバータ回路I10~I11と、NAND回路I12と、10段偶数段のインバータ回路I13~I22と、2段偶数段のインバータ回路I23~I24と、NAND回路I25と、7段奇数段のインバータ回路I26~I32とから構成される。NOR回路I1は、制御信号に基づいてメインパルス第1のパルス信号の駆動を開始する第1の起動用反転回路として機能し、NAND回路I25は、メインパルスに基づいてリセットパルス第2のパルス信号の駆動を開始する第2の起動用反転回路として機能し、NAND回路I12は、リセットパルスを駆動した後のメインパルスに基づいて第2のリセットパルス第3のパルス信号の駆動を開始する第3の起動用反転回路として機能している。その他のインバータ回路I2~I9、インバータ回路I10~I11、インバータ回路I13~I22、インバータ回路I23~I24、およびインバータ回路I26~I32は、それぞれ、入力されたメインパルス、リセットパルス、および第2のリセットパルスを、次段の反転回路に転送する反転回路として機能している。NOR回路I1は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。NAND回路I25は、メインパルスが転送されてインバータ回路I9から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。NAND回路I12は、NAND回路I25によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路I22から出力された後、入力されたメインパルスに基づいて、第2のリセットパルスの駆動を開始する。また、NOR回路I1は、リセットパルスが転送されてインバータ回路I32から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第2のリセットパルスは、メインパルスのリセットに先立って、NAND回路I12より後段の反転回路のメインパルスをリセットする。その後、NOR回路I1は、前回駆動したメインパルスが転送されてインバータ回路I32から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。リングオシュレータ回路182では、NOR回路I1がメインパルスを、NAND回路I25がリセットパルスを、NAND回路I12が第2のリセットパルスを、それぞれ駆動し、インバータ回路I2~I9、I10~I11、I13~I22、I23~I24、およびインバータ回路I26~I32は、それぞれのパルスを転送する。このように、リングオシュレータ回路182では、メインパルス、リセットパルスおよび第2のリセットパルスの3つのパルスが同時に周回することによって、発振動作を行う。ここで、リングオシュレータ回路内の反転回路の段数の関係について、図1に示したリングオシュレータ回路181と、図3に示した本第2の実施形態のリングオシュレータ回路182との構成の違いを参照して説明する。なお、以下の説明においては、図3に示したNOR回路I1、インバータ回路I2~I9、インバータ回路I10~I11、NAND回路I12、インバータ回路I13~I22、インバータ回路I23~I24、NAND回路I25、インバータ回路I26~I32を、それぞれ、反転回路I1~I32ともいう。そして、リングオシュレータ回路の構成の違いについての説明おいては、説明を容易にするため、図3に示した本第2の実施形態のリングオシュレータ回路182内のインバータ回路I2~I9の位置に対応する反転回路の段数をN段、インバータ回路I10~I11の位置に対応する反転回路の段数をM段、インバータ回路I13~I22の位置に対応する反転回路の段数をP段、インバータ回路I23~I24の位置に対応する反転回路の段数をQ段、インバータ回路I26~I32の位置に対応する反転回路の段数をS段として説明する。リングオシュレータ回路内の第1~第3の起動用反転回路以外の反転回路の段数には、一定の関係がある。より具体的には、N段の反転回路とS段の反転回路との合計N段S段の段数が奇数段、P段の反転回路、およびM段の反転回路とQ段の反転回路との合計M段Q段の段数が偶数段という関係になっている。また、N段S段の反転回路の段数に2段を加えた段数は、M段の反転回路とP段の反転回路とQ段の反転回路との合計M段P段Q段の段数に1段を加えた段数よりも多い、すなわち、N段S段2段>M段P段Q段1という関係になっている。図3に示したリングオシュレータ回路182においては、N段S段の反転回路の段数は15段奇数段であり、P段の反転回路、およびM段Q段の反転回路の段数は、それぞれ、10段偶数段および4段偶数段であり、上記の関係が成り立っている。また、N段S段2段の反転回路の段数は17段であり、M段P段Q段1の反転回路の段数は15段であり、上記の関係が成り立っている。この関係は、図1に示したリングオシュレータ回路181でも同様である。ただし、リングオシュレータ回路181においては、M段の反転回路と、Q段の反転回路との段数を、それぞれ0段偶数段とし、N段S段の反転回路の段数を7段奇数段とし、P段の反転回路の段数を6段偶数段として、上記の関係が成り立っている。また、N段S段2段の反転回路の段数は9段であり、M段P段Q段1の反転回路の段数は7段であり、上記の関係が成り立っている。また、リングオシュレータ回路内の第1~第3の起動用反転回路の構成と、リングオシュレータ回路内の第1~第3の起動用反転回路以外の反転回路の段数とにも、一定の関係がある。より具体的には、第1の起動用反転回路と第2の起動用反転回路とが同じ構成の回路である場合には、N段の反転回路の段数は奇数段、第1の起動用反転回路と第2の起動用反転回路とが異なる構成の回路である場合には、N段の反転回路の段数は偶数段という関係になっている。また、第1の起動用反転回路と第3の起動用反転回路とが同じ構成の回路である場合には、N段の反転回路とM段の反転回路との合計N段M段の段数が奇数段、第1の起動用反転回路と第3の起動用反転回路とが異なる構成の回路である場合には、N段M段の反転回路の段数が偶数段という関係になっている。図1に示したリングオシュレータ回路181においては、第1の起動用反転回路であるNAND回路I1と第2の起動用反転回路であるNAND回路I12とが同じ構成の回路であるため、N段の反転回路の段数は3段奇数段であり、NAND回路I1と第3の起動用反転回路であるNAND回路I5とが同じ構成の回路であるため、N段M段の反転回路の段数は3段奇数段であり、上記の関係が成り立っている。また、図3に示したリングオシュレータ回路182においては、第1の起動用反転回路であるNOR回路I1と第2の起動用反転回路であるNAND回路I25とが異なる構成の回路であるため、N段の反転回路の段数は8段偶数段であり、NOR回路I1と第3の起動用反転回路であるNAND回路I12とが異なる構成の回路であるため、N段M段の反転回路の段数は10段偶数段であり、上記の関係が成り立っている。次に、本第2の実施形態のリングオシュレータ回路182の動作について、より具体的に説明する。図4は、本第2の実施形態のリングオシュレータ回路182内の各反転回路の動作を説明する図である。なお、図4は、反転回路I1~I32の信号反転に要する遅延時間が同じ時間であると仮定した場合の、各ノード反転回路の出力端子の信号の状態を示している。すなわち、図4では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第2のリセットパルスのパルスエッジが、リングオシュレータ回路182内の各ノードのいずれの位置に位置しているかを、模式的に示している。なお、図4の見方は、図2に示したリングオシュレータ回路181の動作の遷移と同様である。図4を参照して、リングオシュレータ回路182の基本的な動作の遷移を説明する。図4において、0周目反転0の状態は、制御信号がHighレベルであり、リングオシュレータ回路182がリセットされ、メインパルスが発生していない状態である。その後、制御信号をLowレベルにすることによって、リングオシュレータ回路182が動作を開始する。制御信号がLowレベルになると、0週目反転1で、反転回路I1がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード1の状態がセットの状態に切り替わる。以降、メインパルスが次段の反転回路I2~I9に順次転送されることによって、ノード2~ノード9の状態が順次、セットの状態に切り替わる。そして、0周目反転10で、ノード9の状態に応じて反転回路I25がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード25の状態がリセット状態に切り替わる。そして、リセットパルスが次段の反転回路I26~I32に順次転送されることによって、ノード26~ノード32の状態が順次、リセットの状態に切り替わる。なお、0周目反転10以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。その後、0周目反転18で、ノード32の状態に応じて反転回路I1がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード1の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。その後、0周目反転23で、ノード22の状態に応じて反転回路I12がセット状態からリセット状態に切り替わることによって第2のリセットパルスが発生し、ノード12の状態がリセット状態に切り替わる。そして、第2のリセットパルスが次段の反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、0周目反転23以降も、メインパルスの次段の反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。なお、この0転送目反転23のときは、メインパルスの反転回路I23への転送が継続されることによって、ノード23がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、反転回路I6に転送されることによって、ノード6の状態がリセットの状態に切り替わる時刻である。さらに、0周目反転23では、メインパルスのリセット状態への切り替わりに先立って、第2のリセットパルスが、ノード12の状態をリセットの状態に切り替えている。つまり、0周目反転23は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第2のリセットパルスのパルスエッジとの、3つのパルスエッジが同時刻に存在している時刻ということになる。なお、リングオシュレータ回路182では、3つのパルスエッジが同時刻に存在している時刻が、0周目反転27まで続く。この期間のリングオシュレータ回路182内における3つのパルスエッジの位置関係は、リングオシュレータ回路182内におけるパルスの周回方向に対して第2のリセットパルスを先頭としたとき、第2のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各反転回路のリセット状態への切り替えに先立って、第2のリセットパルスが、各反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。その後、0週目反転32で、0周目反転1で発生したメインパルスが、リングオシュレータ回路182内を一周し、次の1周目反転1で、反転回路I1が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路182内の各反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。そして、1週目反転9の後、各ノードの状態は、再び0週目反転10の状態に移行する。以降、0週目反転11~1週目反転9、および0週目反転10を繰り返すことによって、メインパルスが、リングオシュレータ回路182内でリング状に連結された反転回路I1~I32を周回し続ける。ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路182では、図4に示したように、1週目反転3で速くも反転回路I24がリセット状態に切り替えられている。これは、反転回路I24のリセット状態への切り替えをリセットパルスに基づいて行う1週目反転9に先立って、第2のリセットパルスが、0周目反転23以降に反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路182では、1週目反転4から1週目反転9までの期間、メインパルスによってノード9の状態がセット状態に切り替わるのを待ってから、次の1周目の反転10として0週目反転10に戻って、次のリセットパルスを発生することになる。このように、リングオシュレータ回路182でも、図1に示した第1の実施形態のリングオシュレータ回路181と同様に、リセットパルスおよび第2のリセットパルスを、メインパルスに先立ってリングオシュレータ回路182内の反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、リングオシュレータ回路182は、図1に示したリングオシュレータ回路181と同様に、メインパルスと、リセットパルスと、第2のリセットパルスとを周回させることによって、安定した発振動作を行い、メインパルスのエッジが反転回路を通過した個数段数を検出して2進数に変換することによって、時間をデジタル値に変換する。なお、リングオシュレータ回路182が時間をデジタル値に変換するための構成は、第1の実施形態のリングオシュレータ回路181と同様に考えることができるため、詳細な説明は省略する。上記に述べたとおり、本第2の実施形態のリングオシュレータ回路182は、NOR回路I1第1の起動用反転回路と、NAND回路I25第2の起動用反転回路と、NAND回路I12第3の起動用反転回路とを備えた構成にしている。そして、本第2の実施形態のリングオシュレータ回路182でも、図1に示したリングオシュレータ回路181と同様に、従来のリングオシュレータ回路に比べて、リセットパルス第2のリセットパルスを、メインパルスに大きく先行させることができ、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。このことにより、本第2の実施形態のリングオシュレータ回路182でも、メインパルスの速度を遅くする設定にすることなく、安定した発振動作を確保することができ、さらに、メインパルスの速度を速くすることより、デジタル値の分解能精度を向上させることができる。<第3の実施形態>次に、第3の実施形態のリングオシュレータ回路について説明する。図5は、本第3の実施形態によるリングオシュレータ回路の構成を示したブロック図である。また、図6は、本第3の実施形態によるリングオシュレータ回路の構成を展開したブロック図である。図5は、15個段の非反転回路と、2個段の反転回路で構成されたリングオシュレータ回路において、論理積回路AND回路と、バッファ回路と、否定論理積回路NAND回路と、論理否定回路インバータ回路とを、組み合わせて構成した場合を示している。図5において、リングオシュレータ回路183は、AND回路B1と、3段のバッファ回路B2~B4と、AND回路B5と、6段のバッファ回路B6~B11と、1段のインバータ回路I23と、NAND回路I24と、4段のバッファ回路B13~I16とから構成される。ここで、AND回路は、NAND回路とインバータ回路とから構成され、バッファ回路は、2個のインバータ回路から構成されているということができる。従って、リングオシュレータ回路183内のそれぞれのAND回路とバッファ回路とを展開すると、図5に示したリングオシュレータ回路183は、図6に示したように、32個段の反転回路で構成されたリングオシュレータ回路であるといえる。より具体的には、図6に示すように、AND回路B1はNAND回路I1とインバータ回路I2、バッファ回路B2はインバータ回路I3とI4、バッファ回路B3はインバータ回路I5とI6、バッファ回路B4はインバータ回路I7とI8、AND回路B5はNAND回路I9とインバータ回路I10、バッファ回路B6はインバータ回路I11とI12、バッファ回路B7はインバータ回路I13とI14、バッファ回路B8はインバータ回路I15とI16、バッファ回路B9はインバータ回路I17とI18、バッファ回路B10はインバータ回路I19とI20、バッファ回路B11はインバータ回路I21とI22、バッファ回路B13はインバータ回路I25とI26、バッファ回路B14はインバータ回路I27とI28、バッファ回路B15はインバータ回路I29とI30、バッファ回路B16はインバータ回路I31とI32、にそれぞれ展開することができる。AND回路B1内のNAND回路I1は、制御信号に基づいてメインパルス第1のパルス信号の駆動を開始する第1の起動用反転回路として機能し、NAND回路I24は、メインパルスに基づいてリセットパルス第2のパルス信号の駆動を開始する第2の起動用反転回路として機能し、AND回路B5内のNAND回路I9は、リセットパルスを駆動した後のメインパルスに基づいて第2のリセットパルス第3のパルス信号の駆動を開始する第3の起動用反転回路として機能している。その他のAND回路B1内のインバータ回路I2、バッファ回路B2~B4内のインバータ回路I3~I8、AND回路B5内のインバータ回路I10、バッファ回路B6~B11内のインバータ回路I11~I22、インバータ回路I23、およびバッファ回路B13~B16内のインバータ回路I25~I32は、それぞれ、入力されたメインパルス、リセットパルス、および第2のリセットパルスを、次段の反転回路に転送する反転回路として機能している。AND回路B1内のNAND回路I1は、入力された制御信号を反転することによって、メインパルスの駆動を開始する。NAND回路I24は、メインパルスが転送されてバッファ回路B4内のインバータ回路I8から出力された後、入力されたメインパルスに基づいて、リセットパルスの駆動を開始する。AND回路B5内のNAND回路I9は、NAND回路I24によってリセットパルスが駆動され、さらにメインパルスが転送されてインバータ回路I23から出力された後、入力されたメインパルスに基づいて、第2のリセットパルスの駆動を開始する。また、AND回路B1内のNAND回路I1は、リセットパルスが転送されてバッファ回路B16内のインバータ回路I32から出力された後、入力されたリセットパルスに基づいて、メインパルスをリセットする。また、第2のリセットパルスは、メインパルスのリセットに先立って、バッファ回路B5内のNAND回路I9より後段の反転回路のメインパルスをリセットする。その後、AND回路B1内のNAND回路I1は、前回駆動したメインパルスが転送されてバッファ回路B16内のインバータ回路I32から出力された後、入力された前回のメインパルスに基づいて、再度メインパルスの駆動を開始する。リングオシュレータ回路182では、AND回路B1内のNAND回路I1がメインパルスを、NAND回路I24がリセットパルスを、バッファ回路B5内のNAND回路I9が第2のリセットパルスを、それぞれ駆動する。そして、AND回路B1内のインバータ回路I2、バッファ回路B2~B4内のインバータ回路I3~I8、AND回路B5内のインバータ回路I10、バッファ回路B6~B11内のインバータ回路I11~I22、インバータ回路I23、およびバッファ回路B13~B16内のインバータ回路I25~I32は、それぞれのパルスを転送する。このように、リングオシュレータ回路183では、メインパルス、リセットパルスおよび第2のリセットパルスの3つのパルスが同時に周回することによって、発振動作を行う。ここで、図6を参照して、リングオシュレータ回路内の反転回路の段数の関係について、リングオシュレータ回路183の対応を確認しておく。図6に示したリングオシュレータ回路183では、M段の反転回路と、Q段の反転回路との段数を、それぞれ0段偶数段としている。このことを考慮してリングオシュレータ回路内の反転回路の段数を確認すると、図6をみてわかるように、N段S段の反転回路の段数は15段奇数段であり、P段の反転回路の段数は14段偶数段である。また、N段S段2段の反転回路の段数は17段であり、M段P段Q段1の反転回路の段数は15段であり、上記のリングオシュレータ回路内の第1~第3の起動用反転回路以外の反転回路の段数の関係が成り立っている。また、リングオシュレータ回路183においては、第1の起動用反転回路であるNAND回路I1と第2の起動用反転回路であるNAND回路I24とが同じ構成の回路であるため、N段の反転回路の段数は7段奇数段であり、NAND回路I1と第3の起動用反転回路であるNAND回路I9とが同じ構成の回路であるため、N段M段の反転回路の段数は7段奇数段である。従って、上記のリングオシュレータ回路内の第1~第3の起動用反転回路の構成と、リングオシュレータ回路内の第1~第3の起動用反転回路以外の反転回路の段数との関係が成り立っている。次に、本第3の実施形態のリングオシュレータ回路183の動作について、より具体的に説明する。なお、以下の説明においては、図5に示したAND回路B1、バッファ回路B2~B4、AND回路B5、バッファ回路B6~I11、およびバッファ回路B13~B16を、それぞれ、非反転回路B1~B11、およびB13~B16ともいう。また、インバータ回路I23およびNAND回路I24を、それぞれ、反転回路I23およびI24ともいい、インバータ回路I23とNAND回路I24とをまとめて非反転回路として表す場合には、非反転回路B12ともいう。図7は、本第3の実施形態のリングオシュレータ回路183内の動作を説明する図である。なお、図7は、非反転回路B1~B16の信号伝達に要する遅延時間が同じ時間であると仮定した場合の、各ノード非反転回路の出力端子の信号の状態を示している。すなわち、図7では、メインパルスのパルスエッジ、リセットバルスのパルスエッジ、および第2のリセットパルスのパルスエッジが、リングオシュレータ回路183内の各ノードのいずれの位置に位置しているかを、模式的に示している。なお、図7の見方は、図2に示したリングオシュレータ回路181の動作の遷移と同様である。図7を参照して、リングオシュレータ回路183の基本的な動作の遷移を説明する。図7において、0周目反転0の状態は、反転信号がLowレベルであり、リングオシュレータ回路183がリセットされ、メインパルスが発生していない状態である。その後、制御信号をHighレベルにすることによって、リングオシュレータ回路183が動作を開始する。制御信号がHighレベルになると、0週目反転1で、非反転回路B1がリセット状態からセット状態に切り替わることによってメインパルスが発生し、ノード1の状態がセットの状態に切り替わる。以降、メインパルスが次段の非反転回路B2~B4に順次転送されることによって、ノード2~ノード4の状態が順次、セットの状態に切り替わる。そして、0周目反転5で、ノード4の状態に応じて反転回路I24がセット状態からリセット状態に切り替わることによってリセットパルスが発生し、ノード12の状態がリセット状態に切り替わる。そして、リセットパルスが次段の非反転回路B13~B16に順次転送されることによって、ノード13~ノード16の状態が順次、リセットの状態に切り替わる。なお、0周目反転5以降も、メインパルスの次段の非反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。その後、0周目反転10で、ノード16の状態に応じて非反転回路I1がセット状態からリセット状態に切り替わることによってメインパルスがリセットされ、ノード1の状態がリセット状態に切り替わる。そして、メインパルスのリセット状態が、次段の非反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。その後、0周目反転12で、ノード11の次の反転回路I23の出力端子の信号の状態に応じて非反転回路B5がセット状態からリセット状態に切り替わることによって第2のリセットパルスが発生し、ノード5の状態がリセット状態に切り替わる。そして、第2のリセットパルスが次段の非反転回路に順次転送されることによって、各ノードの状態が順次、リセットの状態に切り替わる。なお、0周目反転12以降も、メインパルスの次段の非反転回路への転送は継続され、各ノードの状態が順次、セットの状態に切り替わる。ちなみに、ノード11とノード12の間には反転回路が2段配置され、ノード11とノード5の間には反転回路が3段配置されている為、反転回路の反転に要する時間を厳密に同じ時間であると仮定した場合、0周目反転12の時刻の短い期間において、ノード5はセット状態からリセット状態に切り替わることになるが、図7の0周目反転12の時刻の状態は、ノード5がリセット状態に切り替わった後の状態のみを示している。なお、この0転送目反転12のときは、メインパルスの反転回路I24への転送が継続されることによって、ノード12がセットの状態に切り替わり、併せて、メインパルスのリセット状態が、非反転回路B3に転送されることによって、ノード3の状態がリセットの状態に切り替わる時刻である。さらに、0周目反転12では、メインパルスのリセット状態への切り替わりに先立って、第2のリセットパルスが、ノード5の状態をリセットの状態に切り替えている。つまり、0周目反転12は、メインパルスのパルスエッジと、リセットバルスのパルスエッジと、第2のリセットパルスのパルスエッジとの、3つのパルスエッジが同時刻に存在している時刻ということになる。このときのリングオシュレータ回路183内における3つのパルスエッジの位置関係は、リングオシュレータ回路183内におけるパルスの周回方向に対して第2のリセットパルスを先頭としたとき、第2のリセットパルス→リセットバルス→メインパルスの順番となっている。このように、リセットバルスによる各非反転回路のリセット状態への切り替えに先立って、第2のリセットパルスが、各非反転回路をリセット状態に切り替えることにより、リセット状態をセット状態に先行させている。その後、0週目反転16で、0周目反転1で発生したメインパルスが、リングオシュレータ回路183内を一周し、次の1周目反転1で、非反転回路B1が再びリセット状態からセット状態に切り替わることによって次のメインパルスを発生する。そして、次のメインパルスが、順次リングオシュレータ回路183内の各非反転回路に転送されることによって、各ノードが順次、セットの状態に切り替わる。そして、1週目反転4の後、各ノードの状態は、再び0週目反転5の状態に移行する。以降、0週目反転6~1週目反転4、および0週目反転5を繰り返すことによって、メインパルスが、リングオシュレータ回路183内でリング状に連結された非反転回路B1~B16を周回し続ける。ここで、メインパルスのセット状態からリセット状態への切り替えに着目すると、リングオシュレータ回路183では、図7に示したように、1週目反転2で速くも非反転回路B11がリセット状態に切り替えられている。これは、非反転回路I11のリセット状態への切り替えをリセットパルスに基づいて行う1週目反転4に先立って、第2のリセットパルスが、0周目反転12以降に非反転回路をリセット状態に切り替えているためである。これにより、リングオシュレータ回路183では、1週目反転3および1週目反転4で、メインパルスによってノード4の状態がセット状態に切り替わるのを待ってから、次の1周目の反転5として0週目反転5に戻って、次のリセットパルスを発生することになる。このように、リングオシュレータ回路183でも、図1に示した第1の実施形態のリングオシュレータ回路181と同様に、リセットパルスおよび第2のリセットパルスを、メインパルスに先立ってリングオシュレータ回路183内の非反転回路を通過させることにより、事前にノードの状態をセット状態からリセット状態に切り換える。このようにして、リングオシュレータ回路183は、図1に示したリングオシュレータ回路181と同様に、メインパルスと、リセットパルスと、第2のリセットパルスとを周回させることによって、安定した発振動作を行い、メインパルスのエッジが非反転回路を通過した個数段数を検出して2進数に変換することによって、時間をデジタル値に変換する。なお、リングオシュレータ回路183が時間をデジタル値に変換するための構成は、第1の実施形態のリングオシュレータ回路181と同様に考えることができるため、詳細な説明は省略する。上記に述べたとおり、本第3の実施形態のリングオシュレータ回路183は、AND回路B1内のNAND回路I1第1の起動用反転回路と、NAND回路I24第2の起動用反転回路と、AND回路B5内のNAND回路I9第3の起動用反転回路とを備えた構成にしている。そして、本第3の実施形態のリングオシュレータ回路183でも、図1に示したリングオシュレータ回路181と同様に、従来のリングオシュレータ回路に比べて、リセットパルス第2のリセットパルスを、メインパルスに大きく先行させることができ、メインパルスの速度の方がリセットパルスの速度よりも遅い状態を実現することができる。このことにより、本第3の実施形態のリングオシュレータ回路183でも、メインパルスの速度を遅くする設定にすることなく、安定した発振動作を確保することができ、さらに、メインパルスの速度を速くすることにより、デジタル値の分解能精度を向上させることができる。また、本第3の実施形態のリングオシュレータ回路183では、上述したように、リセットパルス第2のリセットパルスがメインパルスに大きく先行するため、メインパルスの速度の方がリセットパルスの速度よりも速い設定にしても、メインパルスはリングオシュレータ回路183内の非反転回路を安定して周回し続ける。より具体的には、リングオシュレータ回路183内の奇数段の反転回路反転回路I1、I3、I5、I7、I9、I11、I13、I5、I17、I19、I21、I23、I25、I27、I29、I31の閾値電圧を低くする。また、偶数段の反転回路反転回路I2、I4、I6、I8、I10、I12、I14、I16、I18、I20、I22、I24、I26、I28、I30、I32の閾値電圧を高くすることによって、メインパルスの速度をリセットパルスの速度よりも速くした場合でも、安定した発振動作を維持することができる。このとき、図6をみてわかるように、各非反転回路内では、閾値の上下が反転した反転回路が並ぶことになり、隣り合った反転回路の遅延速度は異なることになる。しかし、リングオシュレータ回路183では、閾値が上下した反転回路を1セットにして非反転回路B1~B16が構成されるため、非反転回路の単位で、信号伝達に要する遅延時間が略一定になる。よって、本第3の実施形態のリングオシュレータ回路183では、図5に示したそれぞれのノード間の遅延時間のバラツキを小さく抑えることができる。これにより、時間をデジタル値に変換する際のビット間のバラツキも抑えることができる。上記に述べたとおり、リングオシュレータ回路を、本第1の実施形態~本第3の実施形態のリングオシュレータ回路と同様の構成にすることにより、安定した発振動作を確保した上で、メインパルスの高速化を図ることができる。<第4の実施形態>次に、リングオシュレータ回路を備えたシングルスロープ型のA/D変換回路について説明する。図8は、本第4の実施形態によるシングルスロープ型のA/D変換回路の構成を示したブロック図である。図8において、シングルスロープ型のA/D変換回路160は、リングオシュレータ回路183と、参照信号生成回路190と、比較回路131と、カウンタ回路134と、ラッチ回路133と、演算回路170とから構成される。なお、リングオシュレータ回路183、カウンタ回路134、ラッチ回路133、参照信号生成回路190、および比較回路131の構成が、リングオシュレータ回路であるということもできる。図8に示したA/D変換回路160は、図5に示した第3の実施形態のリングオシュレータ回路183を適用した場合の一例である。従って、以下の説明においては、図5に示したリングオシュレータ回路183内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。参照信号生成回路190は、入力されたstart信号に応じて、一定の傾きをもったランプ波を生成し、比較回路131に出力する。比較回路131は、A/D変換の対象のアナログ信号であるin信号と、参照信号生成回路190から入力されたランプ波とを比較する。そして、比較回路131は、in信号とランプ波との論理が反転するタイミングで、ラッチ信号をラッチ回路133に出力する。例えば、比較回路131は、in信号の電位とランプ波の電位との大小関係を比較し、in信号の電位とランプ波の電位の大小関係が切り替わるタイミングで、ラッチ信号を出力する。リングオシュレータ回路183は、制御信号としてstart信号が入力され、start信号に基づいてメインパルスを周回させる発振動作を行う。カウンタ回路134は、リングオシュレータ回路183内のノード16の状態の変化を検出し、メインパルスの周回数をカウントする。ラッチ回路133は、比較回路131からラッチ信号が入力されたタイミングで、リングオシュレータ回路183内のノード1~16の状態非反転回路B1~B16の論理値をラッチする。また、ラッチ回路133は、比較回路131からラッチ信号が入力されたタイミングで、カウンタ回路134がカウントしたメインパルスの周回数をラッチする。演算回路170は、ラッチ回路133がラッチした、メインパルスの周回数と、各非反転回路B1~B16の論理値を演算して、2進数のデジタル値に変換する。演算回路170は、変換したデジタル値を、A/D変換回路160でA/D変換したアナログ信号に対応したデジタル値として出力する。次に、シングルスロープ型のA/D変換回路160におけるA/D変換の動作について、具体的に説明する。A/D変換の対象となるアナログ信号がin信号として入力されているとき、start信号がLowレベルからHighレベルに切り替わると、start信号の切り替わりのタイミングで、参照信号生成回路190は、ランプ波を出力する。また、同時に、リングオシュレータ回路183が動作を開始し、メインパルスがリングオシュレータ回路183内を周回する。カウンタ回路134は、リングオシュレータ回路183内のメインパルスの周回数を、2進数の8ビットでカウントする。比較回路131は、in信号とランプ波とを比較する。例えば、in信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がin信号の電位を超えたタイミングで、ラッチ信号を出力する。ラッチ回路133は、比較回路131からラッチ信号が入力されると、カウンタ回路134のカウント値8ビットと、リングオシュレータ回路183のノード1~16の論理値16ビットとをラッチする。そして、ラッチ回路133は、カウント値8ビットを上位ビット、各ノードの論理値16ビットを下位ビットとした合計24ビットのデータを、演算回路170に出力する。上述したように、ランプ波の傾きは、一定の傾きである。このため、in信号の電位が高いほど、ランプ波の電位がin信号の電位を超えるタイミングが遅くなり、比較回路131がラッチ信号を出力するタイミングも遅くなる。また、in信号の電位が低いほど、ランプ波の電位がin信号の電位を超えるタイミングが早くなり、比較回路131がラッチ信号を出力するタイミングも早くなる。つまり、start信号がLowレベルからHighレベルに切り替わってA/D変換の動作を開始したタイミングから、比較回路131がラッチ信号を出力するまでの時間は、in信号、すなわち、アナログ信号の電位に比例する。従って、リングオシュレータ回路183内をメインパルスが周回している時間が、アナログ信号の電位に比例することとなり、メインパルスの周回数と、各ノードの論理値もアナログ信号の電位に比例する。このため、メインパルスの周回数と、各ノードの論理値とを変換することによって、アナログ信号に比例したデジタル値を得ることができる。演算回路170は、ラッチ回路133から入力されたデータの下位16ビット、すなわち、リングオシュレータ回路183内の各ノードの論理値から、リングオシュレータ回路183内を周回しているメインパルスのパルスエッジが、ラッチされた時点ではいずれのノードの位置にあったのかを算出する。つまり、ラッチされた時点でメインパルスが何段の非反転回路を通過したのかを算出し、2進数4ビットのデジタル値に変換する。そして、演算回路170は、ラッチ回路133から入力されたデータの上位8ビット、すなわち、メインパルスの周回数を上位ビット、算出したデジタル値4ビットを下位ビットとした合計12ビットのデジタル値を、A/D変換回路160でA/D変換したアナログ信号に対応したデジタル値として出力する。上記に述べたとおり、本第4の実施形態のシングルスロープ型のA/D変換回路160では、リングオシュレータ回路183を使用して、入力されたアナログ信号をデジタル値に変換する。ここで、リングオシュレータ回路183は、第3の実施形態で述べたように、安定した発振動作で、メインパルスの速度を速くすることができる。このため、シングルスロープ型のA/D変換回路160では、start信号がLowレベルからHighレベルに切り替わってA/D変換の動作を開始したタイミングから、ラッチ回路133がカウンタ回路134のカウント値とリングオシュレータ回路183の各ノードの論理値とをラッチするまでの時間を、より細かく分割することができる。このことにより、本第4の実施形態のシングルスロープ型のA/D変換回路160では、A/D変換したデジタル値の分解能精度を向上することができる。すなわち、本第4の実施形態のシングルスロープ型のA/D変換回路160では、安定して動作する高分解能のシングルスロープ型のA/D変換回路を実現することができる。<第5の実施形態>次に、リングオシュレータ回路を備えた積分型のA/D変換回路について説明する。図9は、本第5の実施形態による積分型のA/D変換回路の構成を示したブロック図である。図9において、積分型のA/D変換回路161は、リングオシュレータ回路183と、基準信号生成回路210と、積分信号生成回路220と、比較回路131と、カウンタ回路134と、ラッチ回路133と、演算回路170とから構成される。なお、リングオシュレータ回路183、カウンタ回路134、ラッチ回路133、基準信号生成回路210、積分信号生成回路220、および比較回路131の構成が、リングオシュレータ回路であるということもできる。図9に示したA/D変換回路161は、図5に示した第3の実施形態のリングオシュレータ回路183を適用した場合の一例である。従って、以下の説明においては、図5に示したリングオシュレータ回路183内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。基準信号生成回路210は、A/D変換する際の基準となる一定の電位のDC信号を生成し、比較回路131に出力する。積分信号生成回路220は、入力されたstart信号に応じて、A/D変換の対象のアナログ信号であるin信号の大きさに比例した傾きをもったランプ波を生成し、比較回路131に出力する。比較回路131は、基準信号生成回路210から入力されたDC信号と、積分信号生成回路220から入力されたランプ波とを比較する。そして、比較回路131は、DC信号とランプ波との論理が反転するタイミングで、ラッチ信号をラッチ回路133に出力する。例えば、比較回路131は、DC信号の電位とランプ波の電位との大小関係を比較し、DC信号の電位とランプ波の電位の大小関係が切り替わるタイミングで、ラッチ信号を出力する。リングオシュレータ回路183は、制御信号としてstart信号が入力され、start信号に基づいてメインパルスを周回させる発振動作を行う。カウンタ回路134は、リングオシュレータ回路183内のノード16の状態の変化を検出し、メインパルスの周回数をカウントする。ラッチ回路133は、比較回路131からラッチ信号が入力されたタイミングで、リングオシュレータ回路183内のノード1~16の状態非反転回路B1~B16の論理値をラッチする。また、ラッチ回路133は、比較回路131からラッチ信号が入力されたタイミングで、カウンタ回路134がカウントしたメインパルスの周回数をラッチする。演算回路170は、ラッチ回路133がラッチした、メインパルスの周回数と、各非反転回路B1~B16の論理値を演算して、2進数のデジタル値に変換する。演算回路170は、変換したデジタル値を、A/D変換回路161でA/D変換したアナログ信号に対応したデジタル値として出力する。次に、積分型のA/D変換回路161におけるA/D変換の動作について、具体的に説明する。基準信号生成回路210は、DC信号を出力する。また、A/D変換の対象となるアナログ信号がin信号として入力されているとき、start信号がLowレベルからHighレベルに切り替わると、start信号の切り替わりのタイミングで、積分信号生成回路220は、ランプ波を出力する。また、同時に、リングオシュレータ回路183が動作を開始し、メインパルスがリングオシュレータ回路183内を周回する。カウンタ回路134は、リングオシュレータ回路183内のメインパルスの周回数を、2進数の8ビットでカウントする。比較回路131は、DC信号とランプ波とを比較する。例えば、DC信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がDC信号の電位を超えたタイミングで、ラッチ信号を出力する。ラッチ回路133は、比較回路131からラッチ信号が入力されると、カウンタ回路134のカウント値8ビットと、リングオシュレータ回路183のノード1~16の論理値16ビットとをラッチする。そして、ラッチ回路133は、カウント値8ビットを上位ビット、各ノードの論理値16ビットを下位ビットとした合計24ビットのデータを、演算回路170に出力する。上述したように、ランプ波の傾きは、in信号の大きさに比例した傾きである。このため、一定の電位であるDC信号と比較した場合、in信号の電位が高いほど、ランプ波の電位がDC信号の電位を超えるタイミングが遅くなり、比較回路131がラッチ信号を出力するタイミングも遅くなる。また、in信号の電位が低いほど、ランプ波の電位がDC信号の電位を超えるタイミングが早くなり、比較回路131がラッチ信号を出力するタイミングも早くなる。つまり、start信号がLowレベルからHighレベルに切り替わってA/D変換の動作を開始したタイミングから、比較回路131がラッチ信号を出力するまでの時間は、in信号、すなわち、アナログ信号の電位に比例する。従って、リングオシュレータ回路183内をメインパルスが周回している時間が、アナログ信号の電位に比例することとなり、メインパルスの周回数と、各ノードの論理値もアナログ信号の電位に比例する。このため、メインパルスの周回数と、各ノードの論理値とを変換することによって、アナログ信号に比例したデジタル値を得ることができる。演算回路170は、ラッチ回路133から入力されたデータの下位16ビット、すなわち、リングオシュレータ回路183内の各ノードの論理値から、リングオシュレータ回路183内を周回しているメインパルスのパルスエッジが、ラッチされた時点ではいずれのノードの位置にあったのかを算出する。つまり、ラッチされた時点でメインパルスが何段の非反転回路を通過したのかを算出し、2進数4ビットのデジタル値に変換する。そして、演算回路170は、ラッチ回路133から入力されたデータの上位8ビット、すなわち、メインパルスの周回数を上位ビット、算出したデジタル値4ビットを下位ビットとした合計12ビットのデジタル値を、A/D変換回路161でA/D変換したアナログ信号に対応したデジタル値として出力する。上記に述べたとおり、本第5の実施形態の積分型のA/D変換回路161でも、図8に示したシングルスロープ型のA/D変換回路160と同様に、リングオシュレータ回路183を使用して、入力されたアナログ信号をデジタル値に変換する。ここで、リングオシュレータ回路183は、第3の実施形態で述べたように、安定した発振動作で、メインパルスの速度を速くすることができる。このため、積分型のA/D変換回路161でも、start信号がLowレベルからHighレベルに切り替わってA/D変換の動作を開始したタイミングから、ラッチ回路133がカウンタ回路134のカウント値とリングオシュレータ回路183の各ノードの論理値とをラッチするまでの時間を、より細かく分割することができる。このことにより、本第5の実施形態の積分型のA/D変換回路161でも、図8に示したシングルスロープ型のA/D変換回路160と同様に、A/D変換したデジタル値の分解能精度を向上することができる。すなわち、本第5の実施形態の積分型のA/D変換回路161でも、安定して動作する高分解能の積分型のA/D変換回路を実現することができる。上記に述べたとおり、リングオシュレータ回路183を適用してA/D変換回路を構成することにより、安定して動作する高分解能のA/D変換回路を実現することができる。なお、上述した第4の実施形態のシングルスロープ型のA/D変換回路160および第5の実施形態の積分型のA/D変換回路161では、第3の実施形態のリングオシュレータ回路183を適用した場合について説明したが、A/D変換回路に適用するリングオシュレータ回路は、図8または図9に示した構成に限定されるものではない。例えば、リングオシュレータ回路183の代わりに、第1の実施形態のリングオシュレータ回路181または第2の実施形態のリングオシュレータ回路182を適用することもできる。この構成であっても、第4の実施形態のシングルスロープ型のA/D変換回路160および第5の実施形態の積分型のA/D変換回路161と同様に、安定して動作する高分解能のA/D変換回路を実現することができる。<第6の実施形態>次に、シングルスロープ型のA/D変換回路を備えた固体撮像装置について説明する。図10は、本第6の実施形態によるシングルスロープ型のA/D変換回路を備えた固体撮像装置の構成を示したブロック図である。図10において、固体撮像装置100は、撮像部200と、垂直選択部120と、読出電流源部500と、アナログ部600と、リングオシュレータ回路183と、参照信号生成回路190と、カウンタ回路134と、カラム処理部150と、水平選択部140と、演算回路170と、制御部400とから構成される。図10に示した固体撮像装置100は、図8に示したシングルスロープ型のA/D変換回路160を、固体撮像装置100に複数備えた場合の一例である。ただし、固体撮像装置100内に備えるシングルスロープ型のA/D変換回路160では、A/D変換回路160の全ての構成要素を、それぞれ複数備える構成ではなく、全てのA/D変換回路160に共通のリングオシュレータ回路183、参照信号生成回路190、カウンタ回路134、および演算回路170を1つのみ備えている。しかし、全てのA/D変換回路160に共通に備える構成要素の動作は、A/D変換回路160内の対応する構成要素の動作と同様であるため、以下の説明においては、図8に示したシングルスロープ型のA/D変換回路160内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。そして、説明を容易にするため、A/D変換回路160として説明を行う。撮像部200は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素300が複数、行列状に配されている。図10に示した固体撮像装置100では、4行6列の単位画素300から撮像部200が構成されている場合を示している。なお、図示しないが、撮像部200を構成するそれぞれの単位画素300は、フォトダイオード/フォトゲート/フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。垂直選択部120は、撮像部200の各行を選択する。読出電流源部500は、撮像部200からの信号を電圧信号として読み出す。アナログ部600は、撮像部200から読み出された信号にアナログ的な処理を施す。リングオシュレータ回路183、カウンタ回路134、および参照信号生成回路190は、ぞれぞれ、図8に示したシングルスロープ型のA/D変換回路160内のリングオシュレータ回路183、カウンタ回路134、および参照信号生成回路190に、それぞれ対応する。カラム処理部150は、参照信号生成回路190が、参照信号線119を介して接続される。水平選択部140は、カラム処理部150で生成されたデータを水平信号線117に読み出す。演算回路170は、水平信号線117に接続されている。制御部400は、固体撮像装置100内の各部を制御する。このシステム構成において、撮像部200の各単位画素300を駆動制御する周辺の駆動系や信号処理系、すなわち、垂直選択部120、水平選択部140、カラム処理部150、演算回路170、リングオシュレータ回路183、参照信号生成回路190、カウンタ回路134、および制御部400などの周辺回路は、撮像部200と共に、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。ここで、固体撮像装置100内の各部について、より詳細に説明する。撮像部200は、単位画素300が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線110が配線されている。行制御線110のそれぞれの一端は、垂直選択部120の各行に対応した各出力端に接続されている。垂直選択部120は、シフトレジスタあるいはデコーダなどによって構成され、撮像部200の各単位画素300の駆動に際して、行制御線110を介して撮像部200の行アドレスや行走査の制御を行う。また、撮像部200の画素配列に対して列ごとに垂直信号線130が配線されている。読出電流源部500は、例えば、NMOSトランジスタを用いて構成される。ドレイン端子には撮像部200からの垂直信号線1300が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、単位画素300からの信号が電圧モードとして出力されることになる。なお、電流源としてNMOSトランジスタを用いた場合で説明しているが、これに限定されるものではない。アナログ部600は、詳細な説明は省略するが、垂直信号線130を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベルリセットレベルと真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるFPNFixedPatternNoise:固定パターンノイズやリセットノイズといわれるノイズ成分を取り除くことができる。なお、必要に応じて信号増幅機能を持つAGCAutoGainControl:オートゲインコントロール回路などを設けてもよい。カラム処理部150は、例えば、撮像部200の画素列ごと、すなわち、垂直信号線130ごとに設けられたA/D変換回路160を備え、撮像部200の各単位画素300から画素列ごとに垂直信号線130を通して読み出されるアナログの画素信号を、デジタルデータに変換する。A/D変換回路160は、比較回路131と、ラッチ回路133とから構成される。比較回路131およびラッチ回路133は、ぞれぞれ、図8に示したシングルスロープ型のA/D変換回路160内の比較回路131およびラッチ回路133に、それぞれ対応する。カラム処理部150は、参照信号生成回路190、リングオシュレータ回路183、カウンタ回路134、および演算回路17と共に、図8に示したシングルスロープ型のA/D変換回路160と同様のA/D変換回路を構成する。そして、カラム処理部150内の各A/D変換回路160は、撮像部200の選択画素行の単位画素300から読み出されるアナログの画素信号を、それぞれデジタルの画素データに変換する。水平選択部140は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部150のA/D変換回路160の列アドレスや列走査の制御を行う。この水平選択部140による制御に従って、A/D変換回路160でA/D変換されたデジタルデータは、順次、水平信号線117に読み出される。なお、図10においては、ラッチ回路133から24ビットのパラレルのデジタルデータを出力している場合を示しているが、このパラレルのデジタルデータを、シリアルデータに変換して出力する構成としてもよい。演算部170は、図8に示したシングルスロープ型のA/D変換回路160内の演算回路170に対応する。演算回路170は、水平信号線117を介して入力されたデジタルデータに対して、図8に示したシングルスロープ型のA/D変換回路160内の演算回路170と同様の演算処理を行う。そして、演算処理した後のデジタルデータを、固体撮像装置100に入射される電磁波の大きさに応じたデジタルデータとして出力する。なお、演算回路170は、図8に示したシングルスロープ型のA/D変換回路160内の演算回路170と同様の演算処理に加え、例えば、黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵した構成としてもよい。さらに、12ビットパラレルのデジタルデータを、シリアルデータに変換して出力する構成としてもよい。制御部400は、参照信号生成回路190、リングオシュレータ回路183、垂直選択部120、水平選択部140、演算回路170などの各部の動作に必要なクロックや、所定のタイミングのパルス信号を供給するTGTimingGenerator:タイミングジェネレータの機能ブロックと、このTGと通信を行うための機能ブロックとを備えている。なお、制御部400は、撮像部200、垂直選択部120、および水平選択部140など、他の機能要素と独立して、別の半導体集積回路として提供される構成であってもよい。その場合、撮像部200、垂直選択部120、および水平選択部140などからなる撮像デバイスと、制御部200を含む制御デバイスとによって、半導体システムの一例である本第6の実施形態による固体撮像装置100と同様の撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。次に、固体撮像装置100の動作について説明する。ここでは、単位画素300の具体的な動作については説明を省略するが、周知のように単位画素300では、リセットレベルと信号レベルとが出力される。出力されたリセットレベルと信号レベルは、アナログ部600から、CDSCorrelatedDoubleSampling:相関二重サンプリング処理された画素出力信号として出力され、カラム処理部150によって24ビットのデジタルデータに変換される。その後、24ビットのデジタルデータは、水平選択部140による制御に応じて、水平信号線117を介して順次出力され、演算回路170に転送される。そして、転送された24ビットのデジタルデータは、演算回路170によって12ビットの2進数に変換され、画素出力信号に対応した2進数のデータが得られる。なお、本第6の実施形態による固体撮像装置100では、CDS処理をアナログ部600で行っている場合について説明したが、CDS処理を行う構成は、これに限定されるものではない。例えば、撮像部200の選択行の各単位画素300から、1回目の読出し動作で画素信号の雑音を含むリセットレベルを読み出してA/D変換し、次に、2回目の読出し動作で信号レベルを読み出してA/D変換し、その後デジタル的にCDS処理と同様の処理を行うことによって、画素出力信号に対応したデジタルデータを得る構成にしてもよい。また、この構成に限る必要もない。また、演算部170を、カラム処理部150に内蔵する構成でもよい。上記に述べたとおり、本第6の実施形態による固体撮像装置100では、第4の実施形態のシングルスロープ型のA/D変換回路160を内蔵することにより、安定かつ高速に、アナログの画素信号をデジタルデータに変換することができる。これにより、固体撮像装置100における画素出力信号の信号処理を高速化することができ、固体撮像装置100の高精細化、高フレームレート化を実現することができる。<第7の実施形態>次に、積分型のA/D変換回路を備えた固体撮像装置について説明する。図11は、本第7の実施形態による積分型のA/D変換回路を備えた固体撮像装置の構成を示したブロック図である。図11において、固体撮像装置101は、撮像部200と、垂直選択部120と、読出電流源部500と、アナログ部600と、リングオシュレータ回路183と、基準信号生成回路210と、カウンタ回路134と、カラム処理部151と、水平選択部140と、演算回路170と、制御部400とから構成される。図11に示した固体撮像装置101は、図9に示した積分型のA/D変換回路161を、固体撮像装置101に複数備えた場合の一例である。ただし、固体撮像装置101内に備える積分型のA/D変換回路161では、A/D変換回路161の全ての構成要素を、それぞれ複数備える構成ではなく、全てのA/D変換回路161に共通のリングオシュレータ回路183、基準信号生成回路210、カウンタ回路134、および演算回路170を1つのみ備えている。しかし、全てのA/D変換回路161に共通に備える構成要素の動作は、A/D変換回路161内の対応する構成要素の動作と同様であるため、以下の説明においては、図9に示した積分型のA/D変換回路161内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。そして、説明を容易にするため、A/D変換回路161として説明を行う。また、固体撮像装置101は、図10に示した固体撮像装置100内のA/D変換回路160に代わって、A/D変換回路161を備えた構成である。従って、以下の説明においては、図10に示した固体撮像装置100内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。基準信号生成回路210は、ぞれぞれ、図9に示した積分型のA/D変換回路161内の基準信号生成回路210に対応する。カラム処理部151は、基準信号生成回路210が、基準信号線121を介して接続される。水平選択部140は、カラム処理部151で生成されたデータを水平信号線117に読み出す。カラム処理部151は、例えば、撮像部200の画素列ごと、すなわち、垂直信号線130ごとに設けられたA/D変換回路161を備え、撮像部200の各単位画素300から画素列ごとに垂直信号線130を通して読み出されるアナログの画素信号を、デジタルデータに変換する。A/D変換回路161は、積分信号生成回路220と、比較回路131と、ラッチ回路133とから構成される。積分信号生成回路220、比較回路131、およびラッチ回路133は、ぞれぞれ、図9に示した積分型のA/D変換回路161内の積分信号生成回路220、比較回路131、およびラッチ回路133に、それぞれ対応する。カラム処理部151は、基準信号生成回路210、リングオシュレータ回路183、カウンタ回路134、および演算回路170と共に、図9に示した積分型のA/D変換回路161と同様のA/D変換回路を構成する。そして、カラム処理部151内の各A/D変換回路161は、撮像部200の選択画素行の単位画素300から読み出されるアナログの画素信号を、それぞれデジタルの画素データに変換する。演算部170は、図9に示した積分型のA/D変換回路161内の演算回路170に対応する。演算回路170は、水平信号線117を介して入力されたデジタルデータに対して、図9に示した積分型のA/D変換回路161内の演算回路170と同様の演算処理を行い、演算処理した後のデジタルデータを、固体撮像装置101に入射される電磁波の大きさに対応したデジタルデータとして出力する。固体撮像装置101の動作は、図10に示した固体撮像装置100内のA/D変換回路160に代わって備えたA/D変換回路161の動作が異なるのみである。また、A/D変換回路161の動作は、第5の実施形態において説明した積分型のA/D変換回路161の動作と同様である。従って、固体撮像装置101の動作については、詳細な説明は省略する。上記に述べたとおり、本第7の実施形態による固体撮像装置101でも、第5の実施形態の積分型のA/D変換回路161を内蔵することにより、図10に示したシングルスロープ型のA/D変換回路を備えた固体撮像装置100と同様に、安定かつ高速に、アナログの画素信号をデジタルデータに変換することができる。これにより、固体撮像装置101でも、画素出力信号の信号処理を高速化することができ、固体撮像装置101の高精細化、高フレームレート化を実現することができる。上記に述べたとおり、固体撮像装置に、リングオシュレータ回路183を適用したA/D変換回路を内蔵することにより、画素出力信号の信号処理を高速化することができ、固体撮像装置の高精細化、高フレームレート化を実現することができる。なお、上述した第6の実施形態による固体撮像装置100および第7の実施形態による固体撮像装置101では、第3の実施形態のリングオシュレータ回路183を適用したA/D変換回路を内蔵する場合について説明したが、内蔵するA/D変換回路に適用するリングオシュレータ回路は、図10または図11に示した構成に限定されるものではない。例えば、リングオシュレータ回路183の代わりに、第1の実施形態のリングオシュレータ回路181または第2の実施形態のリングオシュレータ回路182を適用することもできる。この構成であっても、本第6の実施形態による固体撮像装置100および本第7の実施形態による固体撮像装置101と同様に、固体撮像装置の高精細化、高フレームレート化を実現することができる。上記に述べたとおり、本発明を実施するための最良の形態によれば、リングオシュレータ回路を、第1の起動用反転回路と、第2の起動用反転回路と、第3の起動用反転回路とを備えた構成にすることによって、従来のリングオシュレータ回路に比べて、リセットパルス第2のリセットパルスを、メインパルスに大きく先行させることができる。これにより、安定した発振動作を確保した上で、メインパルスの高速化を図ることができるリングオシュレータ回路を実現することができる。そして、このリングオシュレータ回路を適用することによって、安定して動作する高分解能のA/D変換回路を実現することができる。また、このA/D変換回路を内蔵することによって、高精細化、高フレームレート化した固体撮像装置を実現することができる。なお、本実施形態においては、撮像部200内の単位画素300の行方向および列方向の配置に関して、4行6列の例を示したが、現実には、撮像部200の各行や各列には、数十から数万の単位画素300が配置されることになる。従って、撮像部200内に配置する単位画素300の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において単位画素300を配置する行方向および列方向の数を変更することができる。また、本実施形態においては、撮像部200の各列カラムに対して1対1の対応関係をもってA/D変換回路を配置した固体撮像装置について説明したが、固体撮像装置内のA/D変換回路の配置関係は、本発明を実施するための形態に限定されるものではない。例えば、撮像部200の複数の列カラムに対して1つのA/D変換回路を配置し、この1つのA/D変換回路を複数の画素列間で時分割して使用する構成とすることもできる。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。