基板と、前記基板上に配置されるゲート配線と、前記ゲート配線と絶縁され交差して前記基板上に配置される第1データ配線、第2データ配線、及び第1電源配線と、前記ゲート配線と前記第1データ配線に接続される第1スイッチング素子と、前記ゲート配線と前記第1電源配線に接続される第2スイッチング素子と、前記ゲート配線と前記第2データ配線に接続されている第3スイッチング素子と、前記ゲート配線と前記第1電源配線に接続されている第4スイッチング素子と、前記第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、及び第4スイッチング素子とそれぞれ接続される第1画素電極、第2画素電極、第3画素電極、及び第4画素電極とを有することを特徴とする液晶表示装置。前記ゲート配線と平行に配置され前記第1電源配線と接続される第1バス配線をさらに有することを特徴とする請求項1に記載の液晶表示装置。前記ゲート配線と絶縁され交差する第3データ配線、第4データ配線、及び第2電源配線と、前記ゲート配線と前記第3データ配線に接続される第5スイッチング素子と、前記ゲート配線と前記第2電源配線に接続される第6スイッチング素子と、前記ゲート配線と前記第4データ配線に接続される第7スイッチング素子と、前記ゲート配線と前記第2電源配線に接続される第8スイッチング素子と、前記第5スイッチング素子、第6スイッチング素子、第7スイッチング素子、及び第8スイッチング素子とそれぞれ接続される第5画素電極、第6画素電極、第7画素電極、及び第8画素電極をさらに有することを特徴とする請求項1に記載の液晶表示装置。前記ゲート配線と平行に配置され前記第2電源配線と接続される第2バス配線をさらに有することを特徴とする請求項3に記載の液晶表示装置。前記第1電源配線には基準電圧に対して第1極性の電圧が印加され、前記第2電源配線には前記基準電圧に対して前記第1極性とは反対の第2極性の電圧が印加されることを特徴とする請求項3に記載の液晶表示装置。前記第1画素電極と接続される第1シールドパターンと、前記第2画素電極と接続される第2シールドパターンとをさらに有することを特徴とする請求項1に記載の液晶表示装置。前記第1シールドパターンの一部が前記第1画素電極と重畳することを特徴とする請求項6に記載の液晶表示装置。前記第2電源配線と接続される第2接続配線をさらに有し、前記第6スイッチング素子は前記第2接続配線に接続され、前記第8スイッチング素子は前記第2接続配線に接続されたことを特徴とする請求項3に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項1に記載の液晶表示装置。前記ゲート配線と平行に配置され前記第1乃至第4画素電極の一部と重畳するストレージ配線をさらに有することを特徴とする請求項1に記載の液晶表示装置。前記第1画素電極と前記第2画素電極とは第1画素部を形成し、前記第1画素部は、前記第1画素電極と前記第2画素電極間の間隔が相異なる第1領域及び第2領域を含むことを特徴とする請求項1に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧とは、基準電圧に対して相互に反対の極性であることを特徴とする請求項1に記載の液晶表示装置。前記ゲート配線と絶縁され交差する第3データ配線、第4データ配線、及び第2電源配線と、前記ゲート配線と前記第3データ配線に接続される第5スイッチング素子と、前記ゲート配線と前記第2電源配線に接続される第6スイッチング素子と、前記ゲート配線と前記第4データ配線に接続される第7スイッチング素子と、前記ゲート配線と前記第2電源配線に接続される第8スイッチング素子と、前記第5スイッチング素子、第6スイッチング素子、第7スイッチング素子、及び第8スイッチング素子とそれぞれ接続される第5画素電極、第6画素電極、第7画素電極、及び第8画素電極をさらに有することを特徴とする請求項2に記載の液晶表示装置。前記第2電源配線に接続される第2接続配線をさらに有し、前記第6スイッチング素子は前記第2接続配線に接続され、前記第8スイッチング素子は前記第2接続配線に接続されることを特徴とする請求項13に記載の液晶表示装置。前記ゲート配線と平行に配置され前記第2電源配線と接続される第2バス配線をさらに有することを特徴とする請求項13に記載の液晶表示装置。前記第1電源配線には基準電圧に対して第1極性の電圧が印加され、前記第2電源配線には前記基準電圧に対して前記第1極性とは反対の第2極性の電圧が印加されることを特徴とする請求項13に記載の液晶表示装置。前記第1画素電極と接続される第1シールドパターンと、前記第2画素電極と接続される第2シールドパターンとをさらに有することを特徴とする請求項13に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1シールドパターンの一部が前記第1画素電極と重畳することを特徴とする請求項17に記載の液晶表示装置。前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項17に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項19に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項17に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項13に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項22に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項13に記載の液晶表示装置。前記第1画素電極と接続される第1シールドパターンと、前記第2画素電極と接続される第2シールドパターンとをさらに有することを特徴とする請求項2に記載の液晶表示装置。前記第1シールドパターンの一部が前記第1画素電極と重畳することを特徴とする請求項25に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項25に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項27に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項25に記載の液晶表示装置。前記第1電源配線に接続されている第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項2に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項30に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項2に記載の液晶表示装置。前記第1画素電極と接続される第1シールドパターンと、前記第2画素電極と接続される第2シールドパターンとをさらに有することを特徴とする請求項3に記載の液晶表示装置。前記第1シールドパターンの一部が前記第1画素電極と重畳することを特徴とする請求項33に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項33に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項35に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項33に記載の液晶表示装置。前記第1電源配線に接続される第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項3に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項38に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項3に記載の液晶表示装置。前記第1電源配線に接続されている第1接続配線をさらに有し、前記第1接続配線は、前記第1乃至第4画素電極と同一層に配置されることを特徴とする請求項6に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項41に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項6に記載の液晶表示装置。前記第1画素電極に印加される電圧と前記第2画素電極に印加される電圧は、基準電圧に対して相互に反対の極性であることを特徴とする請求項9に記載の液晶表示装置。前記ゲート配線と平行に配置され前記第1スイッチング素子の一部と重畳して第1ストレージキャパシタを形成し、前記第2スイッチング素子の一部と重畳して第2ストレージキャパシタを形成し、前記第3スイッチング素子の一部と重畳して第3ストレージキャパシタを形成し、前記第4スイッチング素子の一部と重畳して第4ストレージキャパシタを形成するストレージ配線をさらに有することを特徴とする請求項1に記載の液晶表示装置。前記第1画素電極は、第1画素部の第1側に配置される下部の幹部stemと、前記第1側から離隔した前記第1画素部の第2側に配置される上部の幹部とを含み、前記第2画素電極は、前記第1画素部の第2側に配置される下部の幹部と、前記第1画素部の前記第1側に配置される上部の幹部とを含み、前記第1シールドパターンは、前記第2画素電極上部の幹部の一部と重畳する前記第1データ配線に隣接する第1上部シールド、及び前記第1画素電極下部の幹部の一部と重畳する前記第1データ配線に隣接する前記第1上部シールドから離隔された第1下部シールドとを含み、前記第2シールドパターンは、前記第1画素電極上部の幹部の一部と重畳する前記第2データ配線に隣接して配置される第2上部シールド、及び前記第2画素電極下部の幹部の一部と重畳する前記第2データ配線に隣接する前記第2下部シールドから離隔された第2下部シールドとを含むことを特徴とする請求項6に記載の液晶表示装置。前記第1画素部の前記第1側から第1画素部の前記第2側まで延長して前記第2上部シールドと前記下部シールドとを接続する接続シールドをさらに有することを特徴とする請求項46に記載の液晶表示装置。前記第1シールドパターンと前記第2シールドパターンは、前記ゲート配線と同じ層に配置された金属パターンとトレンチパターンの内のいずれかの一つを含むことを特徴とする請求項46に記載の特徴とする液晶表示装置。前記第3画素電極は、第2画素部の第1側に配置される下部の幹部と、前記第1側から離隔した前記第2画素部の第2側に配置される上部の幹部とを含み、前記第4画素電極は、前記第2画素部の第2側に配置される下部の幹部と、前記第2画素部の前記第1側に配置される上部の幹部とを含み、前記第1シールドパターンは、前記第4画素電極上部の幹部の一部と重畳する前記第2データ配線に隣接する第3上部シールドと、前記第3画素電極下部の幹部の一部と重畳する前記第2データ配線に隣接する前記第1上部シールドから離隔した第3下部シールドとを含み、前記第2シールドパターンは、前記第3画素電極上部の幹部の一部と重畳する前記第1電源配線に隣接して配置される第4上部シールドと、前記第4画素電極下部の幹部の一部と重畳する前記第1電源配線に隣接する前記第4上部シールドから離隔した第4下部シールドとを含むことを特徴とする請求項46に記載の液晶表示装置。前記第1画素電極の前記下部の幹部と前記第2画素電極の前記上部の幹部は、第1幅であり、前記第1画素電極の前記上部の幹部と前記第2画素電極の前記下部の幹部は第2幅であり、前記第1幅は、上部表示領域部に配置される前記第1画素部の前記第2幅より大きく、前記第2幅は、下部表示領域部に配置される前記第1画素部の前記第1幅より大きいことを特徴とする請求項46に記載の液晶表示装置。前記第1画素電極と前記第2画素電極は第1画素部を形成し、前記第3画素電極及び前記第4画素電極は第2画素部を形成し、前記第5画素電極及び前記第6画素電極は第3画素部を形成し、前記第7画素電極及び前記第8画素電極は第4画素部を形成し、前記第1画素部、前記第2画素部、前記第3画素部、及び前記第4画素部は、前記第2画素部と前記第3画素部間に配置される前記第2電源配線と前記第4画素部と前記第1画素部間に配置される前記第1電源配線とを有して縦列columnで順次に繰り返されることを特徴とする請求項5に記載の液晶表示装置。前記第1画素部と前記第2画素部間に配置される第5画素部と、前記第3画素部と前記第4画素部間に配置される第6画素部をさらに有することを特徴とする請求項51に記載の液晶表示装置。前記第1画素電極と第2画素電極は第1画素部を形成し、前記第3画素電極と第4画素電極は第2画素部を形成することを特徴とする請求項1に記載の液晶表示装置。前記第1画素部と前記第2画素部は、相互に隣接することを特徴とする請求項47に記載の液晶表示装置。前記第1画素部の極性は前記第2画素部の極性と同一であることを特徴とする請求項54に記載の液晶表示装置。そこで、本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、光漏れを防止することのできる液晶表示装置を提供することにある。上記目的を達成するためになされた本発明による液晶表示装置は、基板と、前記基板上に配置されるゲート配線と、前記ゲート配線と絶縁され交差して前記基板上に配置される第1データ配線、第2データ配線、及び第1電源配線と、前記ゲート配線と前記第1データ配線に接続される第1スイッチング素子と、前記ゲート配線と前記第1電源配線に接続される第2スイッチング素子と、前記ゲート配線と前記第2データ配線に接続されている第3スイッチング素子と、前記ゲート配線と前記第1電源配線に接続されている第4スイッチング素子と、前記第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、及び第4スイッチング素子とそれぞれ接続される第1画素電極、第2画素電極、第3画素電極、及び第4画素電極とを有することを特徴とする。本発明に係る液晶表示装置よれば、表示基板に含まれる隣接する画素部が同一の極性を有することによって光漏れを減少させることができ、また、隣接する画素部が1つの電源配線を共有することによって開口率を増加させることができるという効果がある。次に、本発明に係る液晶表示装置を実施するための形態の具体例を図面を参照しながら説明する。<実施形態1>図1は本発明の実施形態1に係る液晶表示装置の部分平面図である。図1を参照すると、液晶表示装置は、液晶表示パネル1000と、液晶表示パネル1000を駆動するためのゲート駆動部1010及びデータ駆動部1030を含む。液晶表示パネル1000は表示基板100と、表示基板100に対向結合される対向基板200、例えば、カラーフィルタ基板及び表示基板100と対向基板200との間に介在する液晶層図示せずを含む。ここで、液晶表示パネル1000は表示領域DAと表示領域DAを囲む第1及び第2周辺領域PA1、PA2に区分される。表示領域DAは、データ信号を伝達するデータ配線DL及びゲート信号を伝達するゲート配線GLを含む。データ配線DLは第1方向DI1に延長され、ゲート配線GLは第1方向DI1と交差する第2方向DI2に延長する。ここで、第1周辺領域PA1はデータ配線DLの一端部に位置し、第2周辺領域PA2はゲート配線GLの一端部に位置する。図1においては、表示領域DAの左側に配置された第2周辺領域PA2を示したが、第2周辺領域PA2は表示領域DAの右側にも配置され得る。ゲート駆動部1010は複数のステージが従属的に接続されたシフトレジスタを含み、ゲート配線GLに順次にゲート信号を出力する。このようなゲート駆動部1010は、少なくとも1つ以上のゲート駆動チップ1011からなる。ゲート駆動部1010は、第2周辺領域PA2に形成される。また、ゲート駆動部1010は、表示領域DAの薄膜トランジスタと同一な工程によって、第2周辺領域PA2に形成された複数の薄膜トランジスタを含むことができる。これによって、部品実装空間を別に確保する必要がないので、液晶表示装置の薄型化が可能である。また、ゲート駆動チップ1011は印刷回路基板図示せずと液晶表示パネルとの間に配置されるテープキャリアパッケージTCP上に付着される。前記データ駆動部1030は、ゲート信号に同期して、データ配線DLにアナログ形態のデータ信号を出力して、少なくとも1つ以上のデータ駆動チップ1031からなる。データ駆動チップ1031は、チップ-オン-グラスCOG形式で液晶表示パネル1000の第1周辺領域PA1に直接的に付着される。複数のデータ駆動チップ1031は可撓性フィルム1070に実装されて、液晶表示パネル1000に付着される。可撓性フィルム1070はパワー配線1050を含むことができる。パワー配線1050は後述する第1バス配線及び第2バス配線に印加される電圧を伝達することができる。また、パワー配線1050は、ゲート駆動部1010に提供される電圧を伝達することができる。図2は、図1に示した液晶表示パネルの部分概略図である。図1及び図2を参照すると、液晶表示パネル1000は、パッド部400、複数のデータ配線DL1、DL2、DL3、DL4、DL5、DL6、第1バス配線BL1、第2バス配線BL2、第1電源配線VL1、第2電源配線VL2、ゲート配線GL、及び複数の画素部P1、P2、P3、P4、P5、P6、P7を含む。パッド部400は、データ駆動部1030から出力された複数のデータ電圧を受信する複数のパッド410、420、430、440、450、460を含む。第1パッド410は第1データ配線DL1に接続され、第2パッド420は第2データ配線DL2に接続され、第3パッド430は第3データ配線DL3に接続され、第4パッド440は第4データ配線DL4に接続され、第5パッド450は第5データ配線DL5に接続され、第6パッド460は第6データ配線DL6に接続される。データ配線DL1、DL2、DL3、DL4、DL5、DL6のそれぞれは第1方向DI1に延長され、第2方向DI2に配列される。第1バス配線BL1は第2方向DI2に延長され、液晶表示パネル1000の第1周辺領域PA1に配置される。第2バス配線BL2は第2方向DI2に延長され、第1バス配線BL1と隣接した第1周辺領域PA1に配置される。第1電源配線VL1は第1バス配線BL1に接続されて第1方向DI1に延長する。第2電源配線VL2は第2バス配線BL2に接続されて第1方向DI2に延長する。第1及び第2電源配線VL1、VL2の間には複数の画素部P4、P5、P6が配列され、第1及び第2電源配線VL1、VL2のそれぞれは複数の画素部P1、P2、P3、P4、P5、P6に電圧を提供する。ゲート配線GLは、第2方向DI2に延長する。複数の画素部P1、P2、P3、P4、P5、P6は主要色画素を含む。主要色画素は赤色画素、緑色画素、及び青色画素である。第1画素部P1は第1画素電極PE1、第2画素電極PE2、第1スイッチング素子T1、及び第2スイッチング素子T2を含む。第1画素電極PE1は第1スイッチング素子T1を通じて第1データ配線DL1とゲート配線GLに接続される。第2画素電極PE2は第1画素電極PE1と離隔して、第2スイッチング素子T2を通じて第1電源配線VL1とゲート配線GLに接続される。第2スイッチング素子T2は第1接続配線CL1を通じて第1電源配線VL1と接続される。第1画素電極PE1に印加される電圧と第2画素電極PE2に印加される電圧は基準電圧に対して相互に反対の電圧極性を有することができる。第2画素部P2は第3画素電極PE3、第4画素電極PE4、第3スイッチング素子T3、及び第4スイッチング素子T4を含む。第3画素電極PE3は第3スイッチング素子T3を通じて第2データ配線DL2とゲート配線GLに接続される。第4画素電極PE4は第3画素電極PE3と離隔して、第4スイッチング素子T4を通じて第1電源配線VL1とゲート配線GLに接続される。第4スイッチング素子T4は第1接続配線CL1を通じて第1電源配線VL1と接続される。第3画素電極PE3に印加される電圧と第4画素電極PE4に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。第3画素部P3は第5画素電極PE5、第6画素電極PE6、第5スイッチング素子T5、及び第6スイッチング素子T6を含む。第5画素電極PE5は第5スイッチング素子T5を通じて第3データ配線DL3とゲート配線GLに接続される。第6画素電極PE6は第5画素電極PE5と離隔して、第6スイッチング素子T6を通じて第1電源配線VL1とゲート配線GLに接続される。第6スイッチング素子T6は第1接続配線CL1を通じて第1電源配線VL1と接続される。第5画素電極PE5に印加される電圧と第6画素電極PE6に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。第4画素部P4は第7画素電極PE7、第8画素電極PE8、第7スイッチング素子T7、及び第8スイッチング素子T8を含む。第7画素電極PE7は第7スイッチング素子T7を通じて第4データ配線DL4とゲート配線GLに接続される。第8画素電極PE8は第7画素電極PE7と離隔して、第8スイッチング素子T8を通じて第2電源配線VL2とゲート配線GLに接続される。第8スイッチング素子T8は第2接続配線CL2を通じて第2電源配線VL2と接続される。第7画素電極PE7に印加される電圧と第8画素電極PE8に印加される電圧とは基準電圧に対して相互に反対の電圧極性を有する。第5画素部P5は第9画素電極PE9、第10画素電極PE10、第9スイッチング素子T9、及び第10スイッチング素子T10を含む。第9画素電極PE9は第9スイッチング素子T9を通じて第5データ配線DL5とゲート配線GLに接続される。第10画素電極PE10は第9画素電極PE9と離隔して、第10スイッチング素子T10を通じて第2電源配線VL2とゲート配線GLに接続される。第10スイッチング素子T10は第2接続配線CL2を通じて第2電源配線VL2と接続される。第9画素電極PE9に印加される電圧と第10画素電極PE10に印加される電圧は基準電圧に対して相互に反対の電圧極性を有することができる。第6画素部P6は第11画素電極PE11、第12画素電極PE12、第11スイッチング素子T11、及び第12スイッチング素子T12を含む。第11画素電極PE11は第11スイッチング素子T11を通じて第6データ配線DL6とゲート配線GLに接続される。第12画素電極PE12は第11画素電極PE11と離隔して、第12スイッチング素子T12を通じて第2電源配線VL2とゲート配線GLに接続される。第12スイッチング素子T12は第2接続配線CL2を通じて第2電源配線VL2と接続される。第11画素電極PE11に印加される電圧と第12画素電極PE12に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。第1バス配線BL1には設定された第1電圧が印加され、第2バス配線BL2には設定された第2電圧が印加される。第1及び第2バス配線BL1、BL2には第1電圧と第2電圧の中間電圧を基準としてフレーム単位で反転した電圧がそれぞれ印加される。例えば、現在のフレームで第1バス配線BL1には設定された最小レベルの電圧が印加され、第2バス配線BL2には設定された最大レベルの電圧が印加されれば、次のフレームでは第1バス配線BL1には最大レベルの電圧が印加され、第2バス配線BL2には最小レベルの電圧が印加される。第1電源配線VL1は第1バス配線BL1と電気的に接続されて第1バス配線BL1と同一な電圧が印加される。第2電源配線VL2は第2バス配線BL2と電気的に接続されて第2バス配線BL2と同一な電圧が印加される。例えば、第1電源配線VL1には最小レベルの電圧が印加され、第2電源配線VL2には最大レベルの電圧が印加される。これに対応して、第1、第2、及び第3データ配線DL1、DL2、DL3には最小レベルの電圧を基準として最小レベルの電圧より高い第2極性の電圧が印加され、第4、第5及び第6データ配線DL4、DL5、DL6には最大レベルの電圧を基準として最大レベルの電圧より低い第1極性-の電圧が印加される。従って、本実施形態によれば、三つの画素部が1つの電源配線を共有し、同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。以下では、図4に示す第3画素部P3を例として、本実施形態に係る表示基板100の画素構造及び製造方法を説明する。図3は、図1に示した液晶表示パネルの部分平面図であり、図4は、図3のI-I’線に沿って切断した断面図である。図2、図3及び図4を参照すると、液晶表示パネル1000は、表示基板100、対向基板200、及び液晶層300を含む。表示基板100は第1ベース基板101、第1金属パターン、第2金属パターン、及び透明電極パターンを含む。表示基板100は、第1金属パターンを覆うゲート絶縁膜102、第2金属パターンを覆うデータ絶縁膜及び透明電極パターンを覆う第1配向膜11をさらに含む。データ絶縁膜は保護絶縁膜103及び有機絶縁膜104を含む多層構造で形成されたり、保護絶縁膜103からなされた単層構造で形成される。第1金属パターンは、ゲート配線GL、第5ゲート電極GE5、第6ゲート電極GE6、第1シールド部SH1、及び第2シールド部SH2を含む。第2金属パターンは、第1電源配線VL1、第3データ配線DL3、第5ソース電極SE5、第5ドレイン電極DE5、第6ソース電極SE6、及び第6ドレイン電極DE6を含む。透明電極パターンは、第5画素電極PE5、第6画素電極PE6、及び第1接続配線CL1を含む。ゲート配線GLは、第2方向DI2に延長する。第5及び第6ゲート電極GE5、GE6はゲート配線GLから突出する。第1シールド部SH1は第3画素部P3にデータ電圧を伝達する自己データ配線selfdataline、即ち、第3データ配線DL3と隣接するように配置される。第1シールド部SH1は、第3データ配線DL3の電界電場が第1ベース基板101を媒介として漏洩するのを遮断し、また、光を遮断する。第1シールド部SH1は相互離隔された第1上部シールドSU1及び第1下部シールドSD1を含む。第1上部シールドSU1は、第3画素部P3が定義される画素領域の上部領域に第3データ配線DL3と隣接するように配置され、第1下部シールドSD1は第3画素部P3が定義される画素領域の下部領域に第3データ配線DL3と隣接するように配置される。第2シールド部SH2は第1電源配線VL1と隣接するように配置される。第2シールド部SH2は、第1電源配線VL1の電界が第1ベース基板101を媒介として漏洩するのを遮断し、また、光を遮断する。第2シールド部SH2は相互離隔された第2上部シールドSU2、第2下部シールドSD2、及び第1下部シールドSD1と第2上部シールドSU2を接続する接続シールドSCとを含む。または、第2シールド部SH2は隣接する隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接するように配置される。例えば、図2に示した第2画素部P2の場合、第2シールド部SH2は第3画素部P3にデータ電圧を伝達する第3データ配線DL3と隣接するように配置される。第1上部シールドSU1の端部は第2方向DI2に延長され第2上部シールドSU2と隣接するように配置され、第1下部シールドSD1は端部から第2方向DI2に延長されて第2下部シールドSD2と隣接するように配置される。第1上部シールドSU1は第7コンタクトホールC7を通じて第6画素電極PE6と電気的に接続され、第6画素電極PE6と重畳し、第2下部シールドSD2は第5コンタクトホールC5を通じて第6画素電極PE6と電気的に接続されて第6画素電極PE6と重畳する。第1上部シールドSU1は第3データ配線DL3と第6画素電極PE6との間で発生する光漏れを遮断し、第2下部シールドSD2は第1電源配線VL1と第6画素電極PE6との間で発生する光漏れを遮断する。第1下部シールドSD1は第2コンタクトホールC2を通じて第5画素電極PE5と電気的に接続されて第5画素電極PE5と重畳し、第2上部シールドSU2は第6コンタクトホールC6を通じて第5画素電極PE5と電気的に接続されて第5画素電極PE5と重畳する。第1下部シールドSD1は第3データ配線DL3と第5画素電極PE5との間で発生する光漏れを遮断し、第2上部シールドSU2は第1電源配線VL1と第5画素電極PE5との間で発生する光漏れを遮断する。第3データ配線DL3は第1方向DI1に延長する。第5ソース電極SE5は第3データ配線DL3から突出され、第5ゲート電極GE5上に配置される。第5ドレイン電極DE5は第5ソース電極SE5と離隔されて配置され、第1コンタクトホールC1を通じて第5画素電極PE5と電気的に接続される。第6ソース電極SE6は第1接続配線CL1と第3コンタクトホールC3を通じて電気的に接続され、第6ゲート電極GE6上に配置される。第1接続配線CL1は第1電源配線VL1と電気的に接続される。第6ドレイン電極DE6は第6ソース電極SE6と離隔して配置され、第4コンタクトホールC4を通じて第6画素電極PE6と電気的に接続される。表示基板100は半導体層150をさらに含む。半導体層150は非晶質シリコン層151及び不純物がドーピングされた非晶質シリコン層152を含む。ソース電極及びドレイン電極は半導体層150上に位置し、ソース電極とドレイン電極との間に露出した半導体層150によって、スイッチング素子のチャネルが定義される。第5及び第6画素電極PE5、PE6は交互に配置されて第3データ配線DL3と第1電源配線VL1から相異なる電圧を受信し、これによって、第5画素電極PE5と第6画素電極PE6間に形成された水平電気場によって液晶層300の液晶分子が配列されて階調を表現することができる。第5及び第6画素電極PE5、PE6のそれぞれはデータ配線又は電源配線と重畳した幹部E1と、幹部E1から約45°または、約-45°の角度で画素領域側に延長された枝部E2を含む。第5及び第6画素電極PE5、PE6のそれぞれの幹部E1はデータ配線又は電源配線と重畳することによってデータ配線又は電源配線の電界が上側に漏洩するのを遮断し、また、画素電極とデータ配線または、電源配線間での光漏れを遮断することができる。光漏れは、印加されるデータ電圧の極性が変わる第3画素部P3と第4画素部P4間と、第6画素部P6と第7画素部P7間で更に発生しうるので、第3画素部P3と第4画素部P4間と、第6画素部P6と第7画素部P7間を例として説明する。具体的には、表示領域DAには第1方向DI1に複数の画素行が配列される。フレームが変わる時、以前データ電圧と極性が反対のデータ電圧が画素部に第1方向DI1に順次に提供される。従って、表示領域DAの上部の画素行では、反対極性のデータ電圧がフレーム初期に直に印加され、表示領域DAの下部の画素行では反対極性のデータ電圧がフレーム後期に印加されるので、上部画素行では第3画素部P3及び第6画素部P6の右側の部分から光漏れがさらに発生し、下部の画素行では第4画素部P4及び第6画素部P6と隣接する第7画素部P7の左側の部分から光漏れがさらに発生しうる。同様の原理で、表示領域DAの中間にある中間画素行の画素部は左側及び右側の部分で等しい量の光漏れが発生する。つまり、中間画素行の画素部の画素電極の幹部幅は左側及び右側が実質的に同一に形成しうる。従って、表示領域DAの各領域での光漏れを効果的に防止するためには、表示領域DAの上部の画素行では第3画素部P3及び第6画素部P6の右側の部分に対応する画素電極の幹部幅を広く形成し、第4画素部P4及び第7画素部P7の左側の部分に対応する画素電極の幹部幅を狭く形成する。一方、下部の画素行に近づくにつれ、第3画素部P3及び第6画素部P6の右側の部分に対応する画素電極の幹部幅を狭く形成し、第4画素部P4及び第7画素部P7の左側の部分に対応する画素電極の幹部幅を広く形成する。結果的に、表示領域DAの幹部の幅を表示領域DAの領域によって異なるように形成することによって、表示領域DAにフレーム毎に反転されるデータ電圧が印加される時、データ電圧が表示領域DAの上部及び下部に時間的な差を置いて印加されることによって、いずれか1つの領域に局部的に発生する光漏れを効果的に防止することができる。図3を参照すると、枝部E2は第1領域A1には第5及び第6画素電極PE5、PE6の離隔距離を相対的に狭く配置し、第2領域A2には第5及び第6画素電極PE5、PE6の離隔距離を相対的に広く配置する。例えば、第1領域A1は画素領域の中央部接続シールドSCが配置された部分、右側上部第6コンタクトホールC6が配置された部分及び左側下部を含み、第2領域A2は画素領域で第1領域A1を除いた残りの領域である。このような方式で画素領域をマルチドメインに分割して駆動することができる。第1配向膜11は、第5及び第6画素電極PE5、PE6を含む透明電極パターン上に形成されて液晶層300の液晶分子を垂直配向させる。対向基板200は、第2ベース基板201を含む。第2ベース基板201上には遮光パターン220、カラーフィルタ230、オーバーコーティング層250及び第2配向膜21を含む。遮光パターン220は第1金属パターン及び第2金属パターンが形成された領域に対応して配置され、遮光パターン220は光を遮断する。例えば、第3データ配線DL3、第1電源配線VL1、ゲート配線GL、及びスイッチング素子T5、T6が形成された領域に対応して配置される。カラーフィルタ230は、第5及び第6画素電極PE5、PE6が形成された画素領域に対応して配置される。カラーフィルタ230は赤色フィルタ、緑色フィルタ、及び青色フィルタを含むことができる。例えば、第1画素部P1は赤色フィルタを含み、記第2画素部P2は緑色フィルタを含み、第3画素部P3は青色フィルタを含む。オーバーコーティング層250は、第2ベース基板201上にカラーフィルタ230及び遮光パターン220を覆うように形成する。オーバーコーティング層250は絶縁物で作られ、カラーフィルタ230が露出するのを防止し、平坦面を提供する。オーバーコーティング層250は省略することもできる。本実施形態では遮光パターン220及びカラーフィルタ230が対向基板200に形成されるのを示したが、遮光パターン220及びカラーフィルタ230は表示基板100に形成することもできる。第2配向膜21は、オーバーコーティング層250上に形成されて液晶層300の液晶分子を垂直配向させる。液晶層300は、表示基板100と対向基板200間に介在する。液晶層300は誘電率異方性を有する液晶分子を含み、液晶分子は電界電場がない状態で、その長軸が2つの基板100、200の表面に対して垂直を形成するように配向されている。液晶層300内の液晶の配列は、第5画素電極PE5と第6画素電極PE6間に形成された電場によって変更される。その結果、液晶層300の光透過率が電場の強さによって変更される。例えば、第5画素電極PE5と第6画素電極PE6との電位差が最大であれば、表示基板100及び対向基板200の表面に水平電場electricfieldが生成されてホワイトモードが具現される。一方、第5画素電極PE5と第6画素電極PE6との電位差が殆どない場合、表示基板100及び対向基板200の表面に電場が殆ど生成されずブラックモードが具現される。即ち、初期に表示基板100及び対向基板200の表面に対して垂直に配向されていた液晶層300の液晶分子が電場に応答してその長軸が電場の方向に、水平の方向に傾いて、液晶分子の傾きによって液晶層300に入射光の偏光の変化の度合いが変わる。このような偏光の変化は偏光子によって透過率変化で示され、これを通じて液晶表示パネルは画像を表示する。このように垂直配向された液晶分子を用いると、液晶表示装置のコントラスト比を大きくし、広視野角を具現することができる。また、1つの画素部に相異なる極性の2つの電圧を印加することによって、駆動電圧を高め、応答速図を速くすることができる。図5~図8は、図3に示した表示基板の製造方法を説明するための部分平面図である。図3及び図5を参照すると、第1ベース基板101上に第1金属層を形成し、第1金属層をパターニングして第1金属パターンを形成する。第1金属パターンはゲート配線GL、第5ゲート電極GE5、第6ゲート電極GE6、第1シールド部SH1、及び第2シールド部SH2を含む。ゲート配線GLは、第2方向DI2に延長され、第5及び第6ゲート電極GE5、GE6はゲート配線GLから画素領域側に突出させる。第1シールド部SH1は、第1方向DI1に延長された第1上部シールドSU1と第1下部シールドSD1とを含む。第1上部シールドSU1の上段部は、第2方向DI2に延長され、第1下部シールドSD1の下段部は第2方向DI2に延長される。第2シールド部SH2は、第1方向DI1に延長された第2上部シールドSU2と第2下部シールドSD2とを含み、第1下部シールドSD1と第2上部シールドSU2とを接続するように第2方向DI2に延長された接続シールドSCをさらに含むことができる。第1金属パターンが形成された第1ベース基板101上にゲート絶縁膜102を第1金属パターンを覆うように形成する。ゲート絶縁膜102は窒化ケイ素SiNx及び酸化ケイ素SiOxが積層された多層構造を有することができる。ゲート絶縁膜102は酸窒化ケイ素SiON;siliconoxynitrideの単一層構造を有することができる。ここで、酸窒化ケイ素SiON層は、積層される方向によって酸素濃度分布を有するが、酸素濃度は酸化物半導体パターンと隣接するほど高くなる。図3、図4及び図6を参照すると、ゲート絶縁膜102上に半導体層150及び第2金属層を形成し、半導体層150及び第2金属層をパターニングして第2金属パターンを形成する。半導体層150は非晶質シリコン層151及び不純物がドーピングされた非晶質シリコン層152を含むことができる。また、半導体層150は酸化物半導体層を含むことができる。酸化物半導体層はインジウムIn、亜鉛Zn、ガリウムGa、朱錫Sn、又はハフニウムHfの内の少なくとも1つを含むアモルファス酸化物からなる。より具体的には、インジウムIn、亜鉛Zn及びガリウムGaを含むアモルファス酸化物、又はインジウムIn、亜鉛Zn及びハフニウムHfを含むアモルファス酸化物からなる。酸化物半導体に酸化インジウム亜鉛InZnO、酸化インジウムガリウムInGaO、酸化インジウム錫InSnO、酸化亜鉛錫ZnSnO、酸化ガリウム錫GaSnO及び酸化ガリウム亜鉛GaZnO等の酸化物が含まれ、酸化物半導体の特性を向上させるために周期律表上の3族、4族、5族、または、転移元素が追加で含まれる。このような酸化物半導体層は水素化非晶質ケイ素に比べて、電荷の有効移動図effectivemobilityが2倍~100倍程度大きく、オン-オフ電流比が10:5~10:8の値を有することによって、優れた半導体特性を有している。また、酸化物半導体の場合、バンドギャップbandgapが約3.0eV~3.5eVであるので、可視光に対して漏洩光電流が発生しない。従って、酸化物半導体層を含むスイッチング素子の下部には光遮断膜を形成する必要がないので、開口率を向上させることができる。また、第2金属層を形成する前に別途のマスクを利用してゲート絶縁膜102上に半導体層を形成してゲート電極の上にだけ半導体パターンを形成することができる。第2金属パターンは、第3データ配線DL3、第5ソース電極SE5、第5ドレイン電極DE5、第6ソース電極SE6、第6ドレイン電極DE6、及び第1電源配線VL1を含む。第3データ配線DL3は第1方向DI1に延長され、第1シールド部SH1と隣接するように形成される。具体的には第3データ配線DL3は第1上部シールドSU1と第1下部シールドSD1と隣接するように形成される。第1電源配線VL1は第1方向DI1に延長され、第2シールド部SH2と隣接するように形成される。具体的には第1電源配線VL1は第2上部シールドSU1と第2下部シールドSD2と隣接するように形成される。第5ソース電極SE5は第3データ配線DL3から突出して第5ゲート電極GE5上に形成される。第5ドレイン電極DE5は第5ソース電極SE5と離隔して第5ゲート電極GE5上に形成して一定の長さ延長する。第6ソース電極SE6は第6ゲート電極GE6上に形成して第6ドレイン電極DE6は第6ソース電極SE6と離隔して第6ゲート電極GE6上に形成して一定の長さが延長される。図3及び図7を参照すると、第2金属パターンが形成された第1ベース基板101上に第2金属パターンを保護絶縁膜103を形成する。保護絶縁膜103は、酸化ケイ素SiOx及び窒化ケイ素SiNxを含む多層構造、または、単一層構造を有することができる。保護絶縁膜103は半導体層を覆うように配置することによって、薄膜トランジスタ特性の劣化が防止される。保護絶縁膜103及びゲート絶縁膜102をエッチングして第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8を形成する。次いで、第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8が形成された第1ベース基板101上に有機絶縁膜104を形成する。有機絶縁膜104をパターニングして第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8に対応する領域の有機絶縁膜104を除去する。結果的に、第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8を通じて第1金属パターン及び第2金属パターンが部分的に露出する。図3及び図8を参照すると、第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8が形成された第1ベース基板101上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。透明導電層はITOindiumtinoxide及びIZOindiumzincoxide等の透明な導電物質を含む。透明電極パターンは、第5画素電極PE5、第6画素電極PE6、及び第1接続配線CL1を含む。第5画素電極PE5は第1コンタクトホールC1を通じて第5スイッチング素子T5の第5ドレイン電極DE5と電気的に接続され、第6画素電極PE6は第4コンタクトホールC4を通じて第6スイッチング素子T6の第6ドレイン電極DE6と電気的に接続される。第5及び第6画素電極PE5、PE6は第3データ配線DL3及び第1電源配線VL1と部分的に重畳する幹部E1と幹部E1から約45°または、約-45°に傾いて、画素領域側に延びた枝部E2を含む。第5及び第6画素電極PE5、PE6の枝部E2は交互に配置される。第5画素電極PE5は第2コンタクトホールC2を通じて第1下部シールドSD1と電気的に接続され、第6コンタクトホールC6を第2上部シールドSU1と電気的に接続される。第6画素電極PE6は第5コンタクトホールC5を通じて第2下部シールドSD2と電気的に接続され、第7コンタクトホールC7を通じて第1上部シールドSU1と電気的に接続される。第1接続配線CL1は第1電源配線VL1と第8コンタクトホールC8とを通じて電気的に接続され、第2方向DI2に延長される。第1接続配線CL1は第6ソース電極SE6側に突出して第3コンタクトホールC3を通じて第6ソース電極SE6と電気的に接続される。従って、第6スイッチング素子T6は第1接続配線CL1に印加された電圧を第6画素電極PE6に伝達する。透明電極パターンが形成された第1ベース基板101上に第1配向膜211を形成する。<実施形態2>図9は、本発明の実施形態2に係る液晶表示パネルの部分平面図であり、図10は、図6のII-II’線に沿って切断した断面図である。図2、図9及び図10を参照すると、液晶表示パネル1000Aは表示基板100A、対向基板200及び液晶層300を含む。本実施形態に係る液晶表示パネル1000Aは実施形態1の液晶表示パネル1000と比較する時、第1シールド部SH1、第2シールド部SH2、及び接続電極パターンCEPを除いた構成要素は実質的に同一である。以下では、同一な構成要素に対して反復する詳細な説明は省略する。第1及び第2シールド部SH1、SH2のそれぞれはゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104が除去されたトレンチTrench構造で形成される。接続電極パターンCEPは第1金属パターンであってもよい。接続電極パターンCEPは画素領域の中央の部分から第2方向DI2に延長して形成され、画素領域の下部に配置された第5画素電極PE5と上部に配置された第5画素電極PE5を電気的に接続する。接続電極パターンCEPは第9コンタクトホールC9を通じて第3データ配線DL3と部分的に重畳した第5画素電極PE5と電気的に接続され、第10コンタクトホールC10を通じて第1電源配線VL1と部分的に重畳した第5画素電極PE5と電気的に接続される。第1シールド部SH1は第3画素部P3にデータ電圧を伝達する自己データ配線selfdataline、即ち、第3データ配線DL3と隣接するように配置される。第1シールド部SH1は第1上部トレンチTU1及び第1下部トレンチTD1を含み、第1上部トレンチTU1及び第1下部トレンチTD1はゲート絶縁膜102、保護絶縁膜103及び有機絶縁膜104が除去されて形成される。第1上部トレンチTU1には第3データ配線DL3の上部と部分的に重畳する第6画素電極PE6が形成され、第1下部トレンチTD1には第3データ配線DL3の下部と部分的に重畳する第5画素電極PE5が形成される。第2シールド部SH2は第1電源配線VL1と隣接するように配置される。または、第2シールド部SH2は隣り合った隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接するように配置することができる。第2シールド部SH2は第2上部トレンチTU2と第2下部トレンチTD2とを含み、第2上部トレンチTU2及び第2下部トレンチTD2はゲート絶縁膜102、保護絶縁膜103及び有機絶縁膜104が除去されて形成される。第2上部トレンチTU2には第1電源配線VL1の上部と重畳する第5画素電極PE5が形成され、第2下部トレンチTD2には第1電源配線VL1の下部と重畳する第6画素電極PE6とが形成される。図9に示すように、第1上部トレンチTU1は上段部で第2方向DI2に第2上部トレンチTU2と隣接するように延長され、第1下部トレンチTD1は下段部で第2方向DI2で第2下部トレンチTD2と隣接するように延長される。第1及び第2シールド部SH1、SH2は実施形態1と同様にデータ配線又は電源配線の電界電場が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。さらに、本実施形態の第1及び第2シールド部SH1、SH2はトレンチ内に画素電極が形成される構造を有することによって、第1金属パターンで形成された実施形態1に比べて開口率を向上させることができる。図11~図14は、図10に示した表示基板の製造方法を説明するための部分平面図である。以下では、実施形態1と同一の構成要素に対しては反復する説明を省略する。図10及び図11を参照すると、第1ベース基板101上に第1金属層を形成し、第1金属層をパターニングして第1金属パターンを形成する。第1金属パターンはゲート配線GL、第5ゲート電極GE5、第6ゲート電極GE6、及び接続電極パターンCEPを含む。ゲート配線GLは第2方向DI2に延長され、第5及び第6ゲート電極GE5、GE6はゲート配線GLから画素領域側に突出して形成する。接続電極パターンCEPは画素領域の中央の部分に第2方向DI2に延長して形成する。接続電極パターンCEPは画素領域を上部と下部に区画する。画素領域は後続する工程によって形成される第5及び第6画素電極PE5、PE6が形成される領域である。第1金属パターンが形成された第1ベース基板101上にゲート絶縁膜102を第1金属パターンを覆うように形成する。図10及び図12を参照すると、ゲート絶縁膜102上に半導体層及び第2金属層を形成し、半導体層及び第2金属層をパターニングして第2金属パターンを形成する。第2金属パターンは第3データ配線DL3、第5ソース電極SE5、第5ドレイン電極DE5、第6ソース電極SE6及び第6ドレイン電極DE6及び第1電源配線VL1を含む。図10及び図13を参照すると、第2金属パターンが形成された第1ベース基板101上に第2金属パターンを覆うように保護絶縁膜103を形成する。保護絶縁膜103及びゲート絶縁膜102をエッチングして第1、第3、第4、第8、第9、及び第10コンタクトホールC1、C3、C4、C8、C9、C10を形成する。また、保護絶縁膜103及びゲート絶縁膜102をエッチングして第3データ配線DL3と隣接した画素領域に第1上部トレンチTU1及び第1下部トレンチTD1を形成し、第1電源配線VL1と隣接した画素領域に第2上部トレンチTU2及び第2下部トレンチTD2を形成する。次に、コンタクトホールC1、C3、C4、C8、C9、C10及びトレンチTU1、TD1、TU2、TD2が形成された第1ベース基板101上に有機絶縁膜104を形成する。有機絶縁膜104をパターニングしてコンタクトホールC1、C3、C4、C8、C9、C10及びトレンチTU1、TD1、TU2、TD2に対応する領域の有機絶縁膜104を除去する。結果的に、コンタクトホールC1、C3、C4、C8、C9、C10を通じて第1金属パターン及び第2金属パターンが部分的に露出され、トレンチTU1、TD1、TU2、TD2を通じて第1ベース基板101が露出する。図10及び図14を参照すると、コンタクトホールC1、C3、C4、C8、C9、C10及びトレンチTU1、TD1、TU2、TD2が形成された第1ベース基板101上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。透明電極パターンは第5画素電極PE5、第6画素電極PE6、及び第1接続配線CL1を含む。第5画素電極PE5は第1コンタクトホールC1を通じて第5スイッチング素子T5の第5ドレイン電極DE5と電気的に接続され、第6画素電極PE6は第4コンタクトホールC4を通じて第6スイッチング素子T6の第6ドレイン電極DE6と電気的に接続される。第5及び第6画素電極PE5、PE6は第3データ配線DL3及び第1電源配線VL1と部分的に重畳する幹部E1と幹部E1から約45°または、約-45°に傾いて画素領域側に延びた枝部E2を含む。第5及び第6画素電極PE5、PE6の枝部E2は相交互に配置される。接続電極パターンCEPを中心に画素領域の下部に形成された第5画素電極PE5は第9コンタクトホールC9を通じて接続電極パターンCEPと電気的に接続され、接続電極パターンCEPを中心に画素領域の上部に形成された第5画素電極PE5は第10コンタクトホールC10を通じて接続電極パターンCEPと電気的に接続される。これよって、画素領域の上部及び下部に形成された第5画素電極PE5は相互電気的に接続される。一方、第6画素電極PE6は1つに接続された構造で画素領域の上部及び下部に形成される。第1シールド部SH1の第1上部トレンチTU1には第3データ配線DL3の上部と部分的に重畳する第6画素電極PE6が形成されて第1シールド部SH1の第1下部トレンチTD1には第3データ配線DL3の下部と部分的に重畳する第5画素電極PE5が形成される。第2シールド部SH2の第2上部トレンチTU2には第1電源配線VL1の上部と重畳する第5画素電極PE5が形成され、第2シールド部SH2の第2下部トレンチTD2には第1電源配線VL1の下部と重畳する第6画素電極PE6が形成される。第1接続配線CL1は第1電源配線VL1と第8コンタクトホールC8を通じて電気的に接続され、第2方向DI2に延長する。第1接続配線CL1は第6ソース電極SE6側に突出して第3コンタクトホールC3を通じて第6ソース電極SE6と電気的に接続される。本実施形態によれば、第1及び第2シールド部SH1、SH2は画素電極が形成されたトレンチを有することによって開口率を向上させることができる。<実施形態3>図15は、本発明の実施形態3に係る液晶表示パネルの部分概略図である。図15を参照すると、液晶表示装置は液晶表示パネル1000Bを含む。液晶表示パネル1000Bは実施形態1に係る液晶表示パネル1000と比較する時、ストレージ配線STLをさらに含む。ストレージ配線STLは第2方向DI2に延長され、ゲート配線GLと隣接するように配置される。ストレージ配線STLにはストレージ電圧が印加される。ストレージ電圧はフレームと関わりなく、一定のレベルの直流電圧DC;directcurrentであってもよい。ストレージ配線STLには基準電圧が印加される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加され、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。これに対応して、第1、第2、及び第3データ配線DL1、DL2、DL3には第1電源配線VL1に印加された電圧より高いレベルの第2極性の電圧が印加され、第4、第5、及び第6データ配線DL4、DL5、DL6には第2電源配線VL2に印加された電圧より低いレベルの第1極性-の電圧が印加される。例えば、ストレージ配線STLは画素行の第1、第2、第3、第4、第5、及び第6画素部P1、P2、P3、P4、P5、P6に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを定義することができる。ストレージキャパシタによって、画素部に印加される電圧変動が減少することによって表示品質を向上させることができる。以下では、図15に示した第3画素部P3を例として、本実施形態に係る画素構造及び製造方法を説明する。図16は、図15に示した液晶表示パネルの部分平面図であり、図17は、図15に示したIII-III’線に沿って切断した断面図である。図16及び図17を参照すると、液晶表示パネル1000Bは表示基板100B、対向基板200及び液晶層300を含む。液晶表示パネル1000Bは実施形態1の液晶表示パネル1000と比較する時、実質的に同一の構成要素に対しては、詳細な説明を省略し、実施形態1と同一の表示基板100Bの構成要素に対しては反復する説明を簡略にする。表示基板100Bは第1ベース基板101、ゲート配線GL、ストレージ配線STL、第1シールド部SH1、第2シールド部SH2、第3データ配線DL3、第1電源配線VL1、第4データ配線DL4、第5画素電極PE5、第6画素電極PE6、第7画素電極PE7、第8画素電極PE8、第1接続配線CL1を含む。ゲート配線GLは第2方向DI2に延長する。第5ゲート電極GE5及び第6ゲート電極GE6はゲート配線GLから突出する。ストレージ配線STLは第2方向DI2に延長され、ゲート配線GLと隣接するように配置される。第1シールド部SH1は、第3画素部P3にデータ電圧を伝達する自己データ配線selfdataline、即ち、第3データ配線DL3と隣接するように配置される。第1シールド部SH1は第3データ配線DL3の上部と隣接した第1上部シールドSU1及び第3データ配線DL3の下部と隣接した第1下部シールドSD1を含む。第2シールド部SH2は第1電源配線VL1または、電源配線と隣接するように配置される。第2シールド部SH2は第1電源配線VLの上部と隣接した第2上部シールドSU2及び第1電源配線VL1の下部と隣接した第2下部シールドSD2を含む。第1及び第2シールド部SH1、SH2は図9及び図10のように、第1上部トレンチTU1、第1下部トレンチTD1、第2上部トレンチTU2、及び第2下部トレンチTD2で形成することができる。第3データ配線DL3は第1方向DI1に延長する。第5ソース電極SE5は第3データ配線DL3に突出して第5ゲート電極GE5上に配置される。第5ドレイン電極DE5は第5ソース電極SE5と離隔して、ストレージ配線STLと部分的に重畳し、第1コンタクトホールC1を通じて第5画素電極PE5と電気的に接続される。第5ドレイン電極DE5は延長部を含み、延長部はストレージ配線STLと部分的に重畳して第1ストレージキャパシタCST1を形成する。第6ソース電極SE6は第1接続配線CL1と第3コンタクトホールC3を通じて電気的に接続され、第6ゲート電極GE6上に配置される。第1接続配線CL1は第1電源配線VL1と電気的に接続される。第6ドレイン電極DE6は第6ソース電極SE6と離隔して、ストレージ配線STLと部分的に重畳し、第4コンタクトホールC4を通じて第6画素電極PE6と電気的に接続される。第6ドレイン電極DE6は延長部を含み、延長部はストレージ配線STLと部分的に重畳して第2ストレージキャパシタCST2を形成する。第4データ配線DL4は第1方向DI1に延長する。第7画素電極PE7は第7スイッチング素子図15の符号T7を通じて第4データ配線DL4と電気的に接続され、第8画素電極PE8は第8スイッチング素子図15の符号T8を通じて第2接続配線CL2と電気的に接続される。第3データ配線DL3は第5画素電極PE5の幹部によって重畳し、第4データ配線DL4は第7画素電極PE7の幹部によって重畳することができる。これによって、相異なる極性を有する第3及び第4画素部P3、P4の間で発生する光漏れを防止することができる。また、第1電源配線VL1と第4データ配線DL4間の間隔を十分に離隔させて配置する。第1電源配線VL1と第4データ配線DL4間隔は、約7μm~約13μmであってもよい。これによって、相異なる極性を有する第3及び第4画素部P3、P4の間で発生する光漏れを防止することができる。第1接続配線CL1及び第2接続配線図15の符号CL2はゲート配線GLと重畳するように形成する。これによって、液晶表示パネルの開口率を増加させることができる。図18~図20は、図17に示した表示基板の製造方法を説明するための部分平面図である。以下では、実施形態1と同一の構成要素に対しては反復する説明を省略する。図17及び図18を参照すると、第1ベース基板101上に第1金属層を形成し、第1金属層をパターニングして第1金属パターンを形成する。第1金属パターンはゲート配線GL、第5ゲート電極GE5、第6ゲート電極GE6、ストレージ配線STL、第1シールド部SH1及び第2シールド部SH2を含む。ストレージ配線STLは第2方向DI2に延長され、ゲート配線GLと隣接するように形成する。第1金属パターンが形成された第1ベース基板101上にゲート絶縁膜102が第1金属パターンを覆うように形成する。図17及び図19を参照すると、ゲート絶縁膜102上に半導体層及び第2金属層を形成し、半導体層及び第2金属層をパターニングして第2金属パターンを形成する。第2金属パターンは第3データ配線DL3、第4データ配線DL4、第5ソース電極SE5、第5ドレイン電極DE5、第6ソース電極SE6、第6ドレイン電極DE6、及び第1電源配線VL1を含む。第5ドレイン電極DE5は第5ソース電極SE5と離隔して、第5ドレイン電極DE5の延長部はストレージ配線STLと部分的に重畳する。第6ドレイン電極DE6は第6ソース電極SE6と離隔して、第6ドレイン電極DE6の延長部はストレージ配線STLと部分的に重畳する。図17及び図20を参照すると、第2金属パターンが形成された第1ベース基板101上に第2金属パターンを覆う保護絶縁膜103を形成する。保護絶縁膜103及びゲート絶縁膜102をエッチングして第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8を形成する。第1ベース基板101上に有機絶縁膜104を形成する。有機絶縁膜104をパターニングして第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8に対応する領域の有機絶縁膜104を除去する。図示していないが、第1及び第2シールド部SH1、SH2は実施形態2のように、ゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104を除去して第1上部トレンチTU1、第1下部トレンチTD1、第2上部トレンチTU2、及び第2下部トレンチTD2で形成することができる。第1、第2、第3、第4、第5、第6、第7、及び第8コンタクトホールC1、C2、C3、C4、C5、C6、C7、C8が形成された第1ベース基板101上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。透明電極パターンは第5画素電極PE5、第6画素電極PE6、第7画素電極PE7、第8画素電極PE8、及び第1接続配線CL1を含む。第5画素電極PE5の幹部は第3データ配線DL3と重畳するように形成し、第7画素電極PE7の幹部は第1電源配線VL1と重畳するように形成する。第1接続配線CL1はゲート配線GL上に形成してゲート配線GLと重畳させる。本実施形態によれば、一定のレベルの直流電圧が印加されるストレージ配線を形成することによって、画素部の電圧変動を減少させ表示品質を向上させることができる。また、相異なる極性を有する画素部の間のデータ配線及び電源配線を画素電極で重畳させることによって、光漏れを防止することができる。また、電源配線とスイッチング素子を接続する接続配線をゲート配線と重畳させることによって、開口率を向上させることができる。<実施形態4>図21は、本発明の実施形態4に係る液晶表示パネルの部分概略図である。図21を参照すると、液晶表示パネル1000Cは、複数のデータ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、DL9、DL10、DL11、DL12、第1バス配線BL1、第2バス配線BL2、第1電源配線VL1、第2電源配線VL2、第1ゲート配線GL1、第2ゲート配線GL2、及び複数の画素部P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12を含む。複数の画素部P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12は主要色画素を含む。実施形態1のように、第1~第6画素部P1~P6は第1~第12画素電極PE1~PE12を含む。第1~第12画素電極PE1~PE12は第1~第12スイッチング素子T1~T12を通じて第1~第6データ配線DL1~DL6と電源配線VL1、VL2、及び第1ゲート配線GL1に電気的に接続される。第1~第6画素部P1~P6の詳細な接続構造に対する説明は省略する。第2ゲート配線GL2は、第2方向DI2に延長される。図21に示すように、第1及び第2ゲート配線GL1、GL2は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第1及び第2ゲート配線GL1、GL2には同時に印加される。または、第1及び第2ゲート配線GL1、GL2が相互分離される。この場合、ゲート駆動部は第1及び第2ゲート配線GL1、GL2のそれぞれにゲート信号を同一のタイミングに同時に出力する。これによって、第1及び第2ゲート配線GL1、GL2と電気的に接続された2つの画素行を同時に駆動させることができる。第7画素部P7は第13画素電極PE13、第14画素電極PE14、第13スイッチング素子T13及び第14スイッチング素子T14を含む。第13画素電極PE13は第13スイッチング素子T13を通じて第7データ配線DL7と第2ゲート配線GL2に接続される。第7データ配線DL7は第1データ配線DL1と第2データ配線DL2間に配置され、第2データ配線DL2と隣接するように配置される。第14画素電極PE14は第13画素電極PE13と離隔して、第14スイッチング素子T14を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第14スイッチング素子T14は第1接続配線CL1を通じて第1電源配線VL1と接続される。第8画素部P8は第15画素電極PE15、第16画素電極PE16、第15スイッチング素子T15及び第16スイッチング素子T16を含む。第15画素電極PE15は第15スイッチング素子T15を通じて第8データ配線DL8と第2ゲート配線GL2に接続される。第8データ配線DL8は第2データ配線DL2と第3データ配線DL3間に配置され、第3データ配線DL3と隣接するように配置される。第16画素電極PE16は第15画素電極PE15と離隔して、第16スイッチング素子T16を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第16スイッチング素子T16は第1接続配線CL1を通じて第1電源配線VL1と接続される。第9画素部P9は第17画素電極PE17、第18画素電極PE18、第17スイッチング素子T17及び第18スイッチング素子T18を含む。第17画素電極PE17は第17スイッチング素子T17を通じて第9データ配線DL9と第2ゲート配線GL2に接続される。第9データ配線DL9は第3データ配線DL3と第1電源配線VL1間に配置され、第1電源配線VL1と隣接するように配置される。第18画素電極PE18は第17画素電極PE17と離隔して、第18スイッチング素子T18を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第18スイッチング素子T18は第1接続配線CL1を通じて第1電源配線VL1と接続される。第10画素部P10は第19画素電極PE19、第20画素電極PE20、第19スイッチング素子T19及び第20スイッチング素子T20を含む。第19画素電極PE19は第19スイッチング素子T19を通じて第10データ配線DL10と第2ゲート配線GL2に接続される。第10データ配線DL10は第4データ配線DL4と第5データ配線DL5間に配置され、第5データ配線DL5と隣接するように配置される。第20画素電極PE20は第19画素電極PE19と離隔して、第20スイッチング素子T20を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第20スイッチング素子T20は第2接続配線CL2を通じて第2電源配線VL2と接続される。第11画素部P11は第21画素電極PE21、第22画素電極PE22、第21スイッチング素子T21及び第22スイッチング素子T22を含む。第21画素電極PE21は第21スイッチング素子T21を通じて第11データ配線DL11と第2ゲート配線GL2に接続される。第11データ配線DL11は第5データ配線DL5と第6データ配線DL6間に配置され、第6データ配線DL6と隣接するように配置される。第22画素電極PE22は第21画素電極PE21と離隔して、第22スイッチング素子T22を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第22スイッチング素子T22は第2接続配線CL2を通じて第2電源配線VL2と接続される。第12画素部P12は第23画素電極PE23、第24画素電極PE24、第23スイッチング素子T23及び第24スイッチング素子T24を含む。第23画素電極PE23は第23スイッチング素子T23を通じて第12データ配線DL12と第2ゲート配線GL2に接続される。第12データ配線DL12は第6データ配線DL6と第2電源配線VL2間に配置され、第2電源配線VL2と隣接するように配置される。第24画素電極PE24は第23画素電極PE23と離隔して、第24スイッチング素子T24を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第24スイッチング素子T24は第2接続配線CL2を通じて第2電源配線VL2と接続される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加され、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。第1、第2、第3、第7、第8、及び第9データ配線DL1、DL2、DL3、DL7、DL8、DL9には第1電源配線VL1に印加された電圧より高いレベルの電圧、即ち、第2極性の電圧が印加され、第4、第5、第6、第10、第11及び第12データ配線DL4、DL5、DL6、DL10、DL11、DL12には第2電源配線VL2に印加された電圧より低いレベルの電圧、即ち、第1極性-の電圧が印加される。本実施形態によれば、1つの画素列が2つのデータ配線によってデータ電圧を印加され、2つの画素行が2つのゲート配線によって1つのゲート信号を印加受けることによって、1水平周期1Hの間、2つの画素行が駆動される。即ち、液晶表示パネル1000Cは、高速駆動を可能とする。また、三つの画素部が1つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れの発生を最小化することができる。また、電源配線の個数を減らすことによって開口率を向上させることができる。図22は図21に示した液晶表示パネルの部分平面図である。以下では、実施形態1と同一の構成要素については反復する説明を簡略、又は、省略する。図21及び図22を参照すると、液晶表示パネル1000Cは第3データ配線DL3、第9データ配線DL9、第1電源配線VL1、第1ゲート配線GL1、及び第3画素部P3を含む。第3データ配線DL3及び第9データ配線DL9は第1方向DI1に延長され、第3データ配線DL3と第9データ配線DL9間に第3画素部P3が配置される。第1電源配線VL1は第9データ配線DL9と隣接するように配置される。第1ゲート配線GL1は第2方向DI2に延長する。第3画素部P3は第5スイッチング素子T5、第5画素電極PE5、第6スイッチング素子T6、第6画素電極PE6、第1シールド部SH1及び第2シールド部SH2を含む。第5スイッチング素子T5は第1ゲート配線GL1と接続された第5ゲート電極GE5と、第3データ配線DL3と接続された第5ソース電極SE5、及び第5ソース電極SE5と離隔して第5画素電極PE5と第1コンタクトホールC1を通じて接続された第5ドレイン電極DE5を含む。第6スイッチング素子T6は第1ゲート配線GL1と接続された第6ゲート電極GE6、第1電源配線VL1と電気的に接続された第1接続配線CL1を通じて接続された第6ソース電極SE6、及び第6ソース電極SE6と離隔して第6画素電極PE6と第4コンタクトホールC4を通じて接続された第6ドレイン電極DE6を含む。第6ソース電極SE6は第3コンタクトホールC3を通じて第1接続配線CL1と接続される。第1シールド部SH1は自身の画素部、即ち、第3画素部P3にデータ電圧を伝達する第3データ配線DL3と隣接するように配置され、第1上部シールドSU1及び第1下部シールドSD1を含む。第2シールド部SH2は隣の画素部、即ち、第3画素部P3と第1方向DI1に接する第9画素部P9にデータ電圧を伝達する第9データ配線DL9と隣接するように配置され、第2上部シールドSU2及び第2下部シールドSD2を含む。第1及び第2シールド部SH1、SH2は金属パターンであり、例えば、第1ゲート配線GL1と同一の金属層から形成された金属パターンであってもよい。本実施形態に係る表示基板の製造方法は、図5~図8を参照として説明した実施形態1の表示基板の製造方法と実質的に同一である。但し、第9データ配線DL9は第3データ配線DL3を含む第2金属パターンを形成する段階で形成されてもよい。よって、本実施形態に係る表示基板の製造方法は省略する。<実施形態5>図23は、本発明の実施形態5に係る液晶表示パネルの部分平面図である。図21及び図23を参照すると、液晶表示パネル1000Dは実施形態4と比較する時、第1及び第2シールド部SH1、SH2が実施形態2のトレンチ構造を有するのを除いては実質的に同一である。液晶表示パネル1000Dは第1及び第2シールド部SH1、SH2及び接続電極パターンCEPを含む。第1及び第2シールド部SH1、SH2は実施形態2の図10を参照して説明する。第1シールド部SH1は自身の画素部、即ち、第3画素部P3にデータ電圧を伝達する第3データ配線DL3と隣接するように配置され、第1上部トレンチTU1及び第1下部トレンチTD1を含む。第1上部トレンチTU1及び第1下部トレンチTD1はゲート絶縁膜102、保護絶縁膜103及び有機絶縁膜104が除去されて形成される。第1上部トレンチTU1には第3データ配線DL3の上部と部分的に重畳する第6画素電極PE6が形成され、第1下部トレンチTD1には第3データ配線DL3の下部と部分的に重畳する第5画素電極PE5が形成される。第2シールド部SH2は隣の画素部、即ち、第3画素部P3と第1方向DI1に接する第9画素部P9にデータ電圧を伝達する第9データ配線DL9と隣接するように配置され、第2上部トレンチTU2と第2下部トレンチTD2を含む。第2上部トレンチTU2及び第2下部トレンチTD2はゲート絶縁膜102、保護絶縁膜103及び有機絶縁膜104が除去されて形成される。第2上部トレンチTU2には第9データ配線DL9の上部と重畳する第5画素電極PE5が形成され、第2下部トレンチTD2には第9データ配線DL9の下部と重畳する第6画素電極PE6が形成される。接続電極パターンCEPは第1金属パターンであってもよい。接続電極パターンCEPは画素領域の中央の部分に第2方向DI2に延長され、画素領域の下部に配置された第5画素電極PE5と上部に配置された第5画素電極PE5とを電気的に接続する。接続電極パターンCEPは第9コンタクトホールC9を通じて、第3データ配線DL3と部分的に重畳した第5画素電極PE5と電気的に接続され、第10コンタクトホールC10を通じて第9データ配線DL9と部分的に重畳した第5画素電極PE5と電気的に接続される。第1及び第2シールド部SH1、SH2は実施形態1と同一のデータ配線又は電源配線の電界電場が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。さらに、本実施形態の第1及び第2シールド部SH1、SH2はトレンチ内に画素電極が形成される構造を有することによって、第1金属パターンで形成された実施形態1に比べて開口率を向上させることができる。本実施形態に係る表示基板の製造方法は、図11~図14を参照として説明した実施形態2の表示基板の製造方法と実質的に同一である。ただ、第9データ配線DL9は第3データ配線DL3を含む第2金属パターンを形成する段階で形成されることができる。よって、本実施形態に係る表示基板の製造方法は省略する。<実施形態6>図24は、本発明の実施形態6に係る液晶表示パネルの部分概略図である。図24を参照すると、液晶表示パネル1000Eは、実施形態4の液晶表示パネル1000Cと比較する時、第1ストレージ配線STL1及び第2ストレージ配線STL2をさらに含む。第1ストレージ配線STL1は第2方向DI2に延長され、第1ゲート配線GL1と隣接するように配置される。第1ストレージ配線STL1は第1ゲート配線GL1と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。第2ストレージ配線STL2は第2方向DI2に延長され、第2ゲート配線GL2と隣接するように配置される。第2ストレージ配線STL2は第2ゲート配線GL2と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。ストレージキャパシタによって画素部の電圧変動を減少させて表示品質を向上させることができる。図24に示すように、第1及び第2ゲート配線GL1、GL2は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第1及び第2ゲート配線GL1、GL2には同時に印加される。または、第1及び第2ゲート配線GL1、GL2が相互分離される。この場合、ゲート駆動部は第1及び第2ゲート配線GL1、GL2のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第1及び第2ゲート配線GL1、GL2と電気的に接続された2つの画素行を同時に駆動させることができる。本実施形態に係る画素は、実施形態1の第1金属パターンで形成された第1及び第2シールド部SH1、SH2を含み、または、実施形態2とトレンチ構造の第1及び第2シールド部SH1、SH2を含むことができる。図25は、図24に示した液晶表示パネルの部分平面図である。以下では実施形態5と同一の構成要素に対しては反復する説明を簡略に、または、省略する。図24及び図25を参照すると、液晶表示パネル1000Eは第3データ配線DL3、第9データ配線DL9、第1電源配線VL1、第1ゲート配線GL1、第1ストレージ配線STL1、及び第3画素部P3を含む。第1ゲート配線GL1は第2方向DI2に延長される。第1ストレージ配線STL1は第2方向DI2に延長され、第1ゲート配線GL1と隣接するように配置される。第3画素部P3は第5スイッチング素子T5、第5画素電極PE5、第6スイッチング素子T6、第6画素電極PE6、第1シールド部SH1及び第2シールド部SH2を含む。第5スイッチング素子T5は第1ゲート配線GL1と接続された第5ゲート電極GE5と、第3データ配線DL3と接続された第5ソース電極SE5、及び第5ソース電極SE5と離隔した第5ドレイン電極DE5とを含む。第5ドレイン電極DE5の延長部は第1ストレージ配線STL1と部分的に重畳して、第5画素電極PE5と第1コンタクトホールC1を通じて接続される。第5ドレイン電極DE5の延長部、延長部と部分的に重畳した第1ストレージ配線STL1及びその間に配置されたゲート絶縁膜によって第1ストレージキャパシタCST1が形成される。第6スイッチング素子T6は第1ゲート配線GL1と接続された第6ゲート電極GE6、第1電源配線VL1と電気的に接続された第1接続配線CL1を通じて接続された第6ソース電極SE6、及び第6ソース電極SE6と離隔した第6ドレイン電極DE6を含む。第6ドレイン電極DE6の延長部は第1ストレージ配線STL1と部分的に重畳して、第6画素電極PE6と第4コンタクトホールC4を通じて接続される。第6ソース電極SE6は第3コンタクトホールC3を通じて第1接続配線CL1と接続される。第6ドレイン電極DE6の延長部及び延長部と部分的に重畳した第1ストレージ配線STL1によって第2ストレージキャパシタCST2が形成される。本実施形態に係る表示基板の製造方法は、図18~図20を参照で説明した実施形態3の表示基板の製造方法と実質的に同一である。即ち、第1金属パターンは第1ゲート配線GL1、第2ゲート配線GL2、第1ストレージ配線STL1、及び第2ストレージ配線STL2を含み、第2金属パターンが第1~第16データ配線DL1~DL16を含む。よって、本実施形態に係る表示基板の製造方法は省略する。<実施形態7>図26は、本発明の実施形態7に係る液晶表示パネルの概念図である。図1及び図26を参照すると、液晶表示パネル1000Fは、パッド部400、複数のデータ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、第1バス配線BL1、第2バス配線BL2、第1電源配線VL1、第2電源配線VL2、ゲート配線GL、及び複数の画素部P1、P2、P3、P4、P5、P6、P7、P8を含む。以下では、実施形態1と同一の構成要素に対しては反復する説明を簡略にする。パッド部400は、液晶表示パネル1000Fの第1周辺領域PA1に配置されてデータ配線と接続された複数のパッドを含む。データ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8のそれぞれは第1方向DI1に延長され、第2方向DI2に配列される。第1バス配線BL1は第2方向DI2に延長され、液晶表示パネル1000Fの第1周辺領域PA1に配置される。第2バス配線BL2は第2方向DI2に延長され、第1バス配線BL1と隣接した第1周辺領域PA1に配置される。第1電源配線VL1は第1バス配線BL1に接続されて第1方向DI1に延長する。第2電源配線VL2は第2バス配線BL2に接続されて第1方向DI2に延長する。第1電源配線VL1と第2電源配線VL2間には複数の画素部P5、P6、P7、P8が配列され、第1及び第2電源配線VL1、VL2のそれぞれは複数の画素部P1、P2、P3、P4、P5、P6、P7、P8に電圧を提供する。ゲート配線GLは、第2方向DI2に延長される。複数の画素部P1、P2、P3、P4、P5、P6、P7、P8は主要色画素及び多元色multi-primarycolor画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含み、多元色画素はホワイト、イエロー、シアン及びマゼンタ画素などを含むことができる。本実施形態では、多元色画素はホワイト画素の場合を例とする。多元色画素をさらに含む場合、液晶表示パネルの透過率が向上され、色再現性範囲色域が広くなり、人の目で容認できるすべての色を再現することができる。第1画素部P1は第1画素電極PE1、第2画素電極PE2、第1スイッチング素子T1及び第2スイッチング素子T2を含む。第1画素電極PE1は第1スイッチング素子T1を通じて第1データ配線DL1とゲート配線GLに接続される。第2画素電極PE2は、第1画素電極PE1と離隔して、第2スイッチング素子T2を通じて第1電源配線VL1とゲート配線GLに接続される。第2スイッチング素子T2は第1接続配線CL1を通じて第1電源配線VL1と接続される。第2画素部P2は第3画素電極PE3、第4画素電極PE4、第3スイッチング素子T3及び第4スイッチング素子T4を含む。第3画素電極PE3は第3スイッチング素子T3を通じて第2データ配線DL2とゲート配線GLに接続される。第4画素電極PE4は第3画素電極PE3と離隔して、第4スイッチング素子T4を通じて第1電源配線VL1とゲート配線GLに接続される。第4スイッチング素子T4は第1接続配線CL1を通じて第1電源配線VL1と接続される。第3画素部P3は第5画素電極PE5、第6画素電極PE6、第5スイッチング素子T5及び第6スイッチング素子T6を含む。第5画素電極PE5は第5スイッチング素子T5を通じて第3データ配線DL3とゲート配線GLに接続される。第6画素電極PE6は第5画素電極PE5と離隔して、第6スイッチング素子T6を通じて第1電源配線VL1とゲート配線GLに接続される。第6スイッチング素子T6は第1接続配線CL1を通じて第1電源配線VL1と接続される。第4画素部P4は第7画素電極PE7、第8画素電極PE8、第7スイッチング素子T7及び第8スイッチング素子T8を含む。第7画素電極PE7は第7スイッチング素子T7を通じて第4データ配線DL4とゲート配線GLに接続される。第8画素電極PE8は第7画素電極PE7と離隔して、第8スイッチング素子T8を通じて第1電源配線VL1とゲート配線GLに接続される。第8スイッチング素子T8は第1接続配線CL1を通じて第1電源配線VL1と接続される。第5画素部P5は第9画素電極PE9、第10画素電極PE10、第9スイッチング素子T9及び第10スイッチング素子T10を含む。第9画素電極PE9は第9スイッチング素子T9を通じて第5データ配線DL5とゲート配線GLに接続される。第10画素電極PE10は第9画素電極PE9と離隔して、第10スイッチング素子T10を通じて第2電源配線VL2とゲート配線GLに接続される。第10スイッチング素子T10は第2接続配線CL2を通じて第2電源配線VL2と接続される。第6画素部P6は第11画素電極PE11、第12画素電極PE12、第11スイッチング素子T11及び第12スイッチング素子T12を含む。第11画素電極PE11は第11スイッチング素子T11を通じて第6データ配線DL6とゲート配線GLに接続される。第12画素電極PE12は第11画素電極PE11と離隔して、第12スイッチング素子T12を通じて第2電源配線VL2とゲート配線GLに接続される。第12スイッチング素子T12は第2接続配線CL2を通じて第2電源配線VL2と接続される。第7画素部P7は第13画素電極PE13、第14画素電極PE14、第13スイッチング素子T13及び第14スイッチング素子T14を含む。第13画素電極PE13は第13スイッチング素子T13を通じて第7データ配線DL7とゲート配線GLに接続される。第14画素電極PE14は第15画素電極PE15と離隔して、第14スイッチング素子T14を通じて第2電源配線VL2とゲート配線GLに接続される。第14スイッチング素子T14は第2接続配線CL2を通じて第2電源配線VL2と接続される。第8画素部P8は第15画素電極PE15、第16画素電極PE16、第15スイッチング素子T15及び第16スイッチング素子T16を含む。第15画素電極PE15は第15スイッチング素子T15を通じて第8データ配線DL8とゲート配線GLに接続される。第16画素電極PE16は第15画素電極PE15と離隔して、第16スイッチング素子T16を通じて第2電源配線VL2とゲート配線GLに接続される。第16スイッチング素子T16は第2接続配線CL2を通じて第2電源配線VL2と接続される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加されて、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。第1、第2、第3及び第4データ配線DL1、DL2、DL3、DL4には第1電源配線VL1に印加された電圧より高いレベルの第2極性の電圧が印加され、第5、第6、第7及び第8データ配線DL5、DL6、DL7、DL8には第2電源配線VL2に印加された電圧より低いレベルの第1極性-の電圧が印加される。例えば、第1極性-は基準電圧のレベルより小さいレベルの電圧であり、第2極性は基準電圧のレベルより高いレベルの電圧であってもよい。本実施形態によれば、4つの画素部が1つの電源配線を共有し、同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。本実施形態に係る第4画素部P4の画素構造は、図3に示した実施形態1の第3画素部P3と同一であってもよい。図3に示した第3画素部P3のように、本実施形態に係る画素部は第1及び第2シールド部SH1、SH2を含み、また、第1及び第2シールド部SH1、SH2は金属パターンで形成される。この場合、本実施形態に係る表示基板の製造方法は、図5~図8を参照した実施形態1に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第1及び第2電源配線VL1、VL2のそれぞれが4つの画素部を単位で配列される。また、本実施形態に係る第4画素部P4の構造は、図9に示した実施形態2の第3画素部P3と同一であってもよい。図9に示した第3画素部P3のように、本実施形態に係る画素部は第1及び第2シールド部SH1、SH2を含むことができ、また、第1及び第2シールド部SH1、SH2はトレンチ構造で形成される。この場合、本実施形態に係る表示基板の製造方法は、図11~図14を参照した実施形態2に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第1及び第2電源配線VL1、VL2のそれぞれが4つの画素部を単位で配列される。<実施形態8>図27は、本発明の実施形態8に係る液晶表示パネルの部分概略図である。図27を参照すると、液晶表示パネル1000Gは実施形態7と比較する時、ストレージ配線STLをさらに含む。ストレージ配線STLは第2方向DI2に延長され、ゲート配線GLと隣接するように配置される。ストレージ配線STLにはストレージ電圧が印加される。ストレージ電圧はフレームに関りなく一定のレベルの直流電圧であってもよい。例えば、ストレージ配線STLは画素行の第1、第2、第3、第4、第5、第6、第7、及び第8画素部P1、P2、P3、P4、P5、P6、P7、P8に含まれた第1~第16スイッチング素子T1~T16の延長部と部分的に重畳して複数のストレージキャパシタを形成する。ストレージキャパシタによって画素部の電圧変動を減少することによって表示品質を向上させることができる。本実施形態に係る第4画素部P4は、図16に示した実施形態3の第3画素部P3と同一であってもよい。図16に示した第3画素部P3のように、本実施形態に係る第4画素部P4の第7スイッチング素子の延長部はストレージ配線STLと部分的に重畳して第1ストレージキャパシタを形成し、第8スイッチング素子の延長部はストレージ配線STLと部分的に重畳して第2ストレージキャパシタを形成することができる。この場合、本実施形態に係る表示基板の製造方法は、図18~図20を参照した実施形態3に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第1及び第2電源配線VL1、VL2のそれぞれが4つの画素部を単位で配列される。また、本実施形態に係る画素部は実施形態1のように、金属パターンの第1及び第2シールド部SH1、SH2を含み、この場合、本実施形態に係る表示基板の製造方法は実施形態1に係る表示基板の製造方法と実質的に同一であってもよい。また、本実施形態に係る画素部は実施形態2のように、トレンチ構造の第1及び第2シールド部SH1、SH2を含み、この場合、本実施形態に係る表示基板の製造方法は実施形態2に係る表示基板の製造方法と実質的に同一であってもよい。<実施形態9>図28は、本発明の実施形態9に係る液晶表示パネルの概念図である。図28を参照すると、液晶表示パネル1000Hは複数のデータ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、DL9、DL10、DL11、DL12、DL13、DL14、DL15、DL16、第1バス配線BL1、第2バス配線BL2、第1電源配線VL1、第2電源配線VL2、第1ゲート配線GL1、第2ゲート配線GL2、及び複数の画素部P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15、P16を含む。複数の画素部P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15、P16は、主要色画素及び多元色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含み、多元色画素はホワイト、イエロー、シアン及びマゼンタ画素などを含むことができる。本実施形態では多元色画素はホワイト画素の場合を例とする。図26に示した実施形態7のように、第1~第8画素部P1~P8は第1~第16画素電極PE1~PE16を含む。第1~第16画素電極PE1~PE16は第1~第16スイッチング素子T1~T16を通じて第1~第8データ配線DL1~DL8と第1及び第2電源配線VL1、VL2及び第1ゲート配線GL1に電気的に接続される。本実施形態では第1~第8画素部P1~P8の詳細な接続構造に対する説明は省略する。第2ゲート配線GL2は第2方向DI2に延長され、第1ゲート配線GL1と電気的に接続される。図28に示すように、第1及び第2ゲート配線GL1、GL2は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第1及び第2ゲート配線GL1、GL2には同時に印加される。または、第1及び第2ゲート配線GL1、GL2が相互分離することができる。この場合、ゲート駆動部は第1及び第2ゲート配線GL1、GL2のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第1及び第2ゲート配線GL1、GL2と電気的に接続された2つの画素行を同時に駆動させることができる。第9画素部P9は第17画素電極PE17、第18画素電極PE18、第17スイッチング素子T17及び第18スイッチング素子T18を含む。第17画素電極PE17は第17スイッチング素子T17を通じて第9データ配線DL9と第2ゲート配線GL2に接続される。第9データ配線DL9は第1データ配線DL1と第2データ配線DL2間に配置され、第2データ配線DL2と隣接するように配置される。第18画素電極PE18は第17画素電極PE17と離隔して、第18スイッチング素子T18を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第18スイッチング素子T18は第1接続配線CL1を通じて第1電源配線VL1と接続される。第10画素部P10は第19画素電極PE19、第20画素電極PE20、第19スイッチング素子T19及び第20スイッチング素子T20を含む。第19画素電極PE19は第19スイッチング素子T19を通じて第10データ配線DL10と第2ゲート配線GL2に接続される。第10データ配線DL10は第2データ配線DL2と第3データ配線DL3間に配置され、第3データ配線DL3と隣接するように配置される。第20画素電極PE20は第19画素電極PE19と離隔して、第20スイッチング素子T20を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第20スイッチング素子T20は第1接続配線CL1を通じて第1電源配線VL1と接続される。第11画素部P11は第21画素電極PE21、第22画素電極PE22、第21スイッチング素子T21及び第22スイッチング素子T22を含む。第21画素電極PE21は第21スイッチング素子T21を通じて第11データ配線DL11と第2ゲート配線GL2に接続される。第11データ配線DL11は第3データ配線DL3と第4データ配線DL4間に配置され、第4データ配線DL4と隣接するように配置される。第22画素電極PE22は第20画素電極PE20と離隔して、第22スイッチング素子T22を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第22スイッチング素子T22は第1接続配線CL1を通じて第1電源配線VL1と接続される。第12画素部P12は第23画素電極PE23、第24画素電極PE24、第23スイッチング素子T23及び第24スイッチング素子T24を含む。第23画素電極PE23は第23スイッチング素子T23を通じて第12データ配線DL12と第2ゲート配線GL2に接続される。第12データ配線DL12は第4データ配線DL4と第1電源配線VL1間に配置され、第1電源配線VL1と隣接するように配置される。第24画素電極PE24は第23画素電極PE23と離隔して、第24スイッチング素子T24を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第24スイッチング素子T24は第1接続配線CL1を通じて第1電源配線VL1と接続される。第13画素部P13は第25画素電極PE25、第26画素電極PE26、第25スイッチング素子T25及び第26スイッチング素子T26を含む。第25画素電極PE25は第25スイッチング素子T25を通じて第13データ配線DL13と第2ゲート配線GL2に接続される。第13データ配線DL13は第5データ配線DL5と第6データ配線DL6間に配置され、第6データ配線DL6と隣接するように配置される。第26画素電極PE26は第25画素電極PE25と離隔して、第26スイッチング素子T26を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第26スイッチング素子T26は第2接続配線CL2を通じて第2電源配線VL2と接続される。第14画素部P14は第27画素電極PE27、第28画素電極PE28、第27スイッチング素子T27及び第28スイッチング素子T28を含む。第27画素電極PE27は第27スイッチング素子T27を通じて第14データ配線DL14と第2ゲート配線GL2に接続される。第14データ配線DL14は第6データ配線DL6と第7データ配線DL7間に配置され、第7データ配線DL7と隣接するように配置される。第28画素電極PE28は第27画素電極PE27と離隔して、第28スイッチング素子T28を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第28スイッチング素子T28は第2接続配線CL2を通じて第2電源配線VL2と接続される。第15画素部P15は第29画素電極PE29、第30画素電極PE30、第29スイッチング素子T29及び第30スイッチング素子T30を含む。第29画素電極PE29は第29スイッチング素子T29を通じて第15データ配線DL15と第2ゲート配線GL2に接続される。第15データ配線DL15は第7データ配線DL7と第8データ配線DL8間に配置され、第8データ配線DL8と隣接するように配置される。第30画素電極PE30は第29画素電極PE29と離隔して、第30スイッチング素子T30を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第30スイッチング素子T30は第2接続配線CL2を通じて第2電源配線VL2と接続される。第16画素部P16は第31画電極PE31、第32画素電極PE32、第31スイッチング素子T31及び第32スイッチング素子T32を含む。第31画素電極PE31は第31スイッチング素子T31を通じて第16データ配線DL16と第2ゲート配線GL2に接続される。第16データ配線DL16は第8データ配線DL8と第2電源配線VL2間に配置され、第2電源配線VL2と隣接するように配置される。第32画素電極PE32は第31画素電極PE31と離隔して、第32スイッチング素子T32を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第32スイッチング素子T32は第2接続配線CL2を通じて第2電源配線VL2と接続される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加され、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。第1、第2、第3、第4、第9、第10、第11、及び第12データ配線DL1、DL2、DL3、DL4、DL9、DL10、DL11、DL12には第1電源配線VL1に印加された電圧より高いレベルの第2極性の電圧が印加され、第5、第6、第7、第8、第13、第14、第15、及び第16データ配線DL5、DL6、DL7、DL8、DL13、DL14、DL15、DL16には第2電源配線VL2に印加された電圧より低いレベルの第1極性-の電圧が印加される。本実施形態によれば、1つの画素列が2つのデータ配線によってデータ電圧を印加され、2つの画素行が1つのゲート信号を印加されることによって、1水平周期1Hの間、2つの画素行が駆動されることとなる。即ち、液晶表示パネル1000Hは高速駆動を可能とすることができる。また、4つの画素部が1つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。本実施形態に係る第4画素部P4の画素構造は、図22に示した実施形態4の第3画素部P3と同一であってもよい。図22に示した第3画素部P3のように、本実施形態に係る画素部は第1及び第2シールド部SH1、SH2を含み、また、第1及び第2シールド部SH1、SH2は金属パターンで形成することができる。この場合、本実施形態に係る表示基板の製造方法は、図5~図8を参照した実施形態1に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第1及び第2電源配線VL1、VL2それぞれが4つの画素部を単位で配列される。また、本実施形態に係る第4画素部P4の構造は、図23に示した実施形態5の第3画素部P3と同一であってもよい。図23に示した第3画素部P3のように、本実施形態に係る画素部は第1及び第2シールド部SH1、SH2を含み、また、第1及び第2シールド部SH1、SH2はトレンチ構造で形成することができる。この場合、本実施形態に係る表示基板の製造方法は、図11~図14を参照した実施形態2に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第1及び第2電源配線VL1、VL2のそれぞれが4つの画素部を単位で配列される。<実施形態10>図29は、本発明の実施形態10に係る液晶表示パネルの部分概略図である。図29を参照すると、液晶表示パネル1000Iは実施形態9の液晶表示パネル1000Hと比較する時、第1ストレージ配線STL1及び第2ストレージ配線STL2をさらに含む。第1ストレージ配線STL1は第1ゲート配線GL1と平行に第1ゲート配線GL1と隣接するように配置される。第1ストレージ配線STL1は第1ゲート配線GL1と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。第2ストレージ配線STL2は第2ゲート配線GL2と平行であり、第2ゲート配線GL2と隣接するように配置される。第2ストレージ配線STL2は第2ゲート配線GL2と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。ストレージキャパシタによって画素部の電圧変動を減少させて表示品質を向上させることができる。図29に示すように、第1及び第2ゲート配線GL1、GL2は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は、相互接続された前記第1及び第2ゲート配線GL1、GL2には同時に印加される。または、第1及び第2ゲート配線GL1、GL2が相互分離することができる。この場合、ゲート駆動部は第1及び第2ゲート配線GL1、GL2のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第1及び第2ゲート配線GL1、GL2と電気的に接続された2つの画素行を同時に駆動させることができる。本実施形態に係る画素部それぞれは、実施形態1の金属パターンの第1及び第2シールド部SH1、SH2、または、実施形態2のトレンチ構造の第1及び第2シールド部SH1、SH2を含むことができる。本実施形態に係る表示基板の製造方法は、図18~図20を参照で説明した実施形態3の表示基板の製造方法と実質的に同一である。即ち、第1金属パターンは第1ゲート配線GL1、第2ゲート配線GL2、第1ストレージ配線STL1及び第2ストレージ配線STL2を含み、第2金属パターンが第1~第16データ配線DL1~L16を含む。本実施形態に係る表示基板の製造方法は省略する。<実施形態11>図30は、本発明の実施形態11に係る液晶表示パネルの部分概略図である。図1及び図30を参照すると、液晶表示パネル1000Jは、パッド部400、第1バス配線BL1、第2バス配線BL2、第1電源配線VL11、VL12、第2電源配線VL21、VL22、複数のデータ配線DL1、DL2、...、DL6、複数の接続電極CT1、CT2、ゲート配線GL、及び複数の画素部P1、P2、...、P6を含む。パッド部400は、データ駆動部1030から出力された複数のデータ電圧を受信する複数のパッド410、420、430、440、450、460を含む。第1バス配線BL1は、第2方向DI2に延長され、液晶表示パネル1000Jの第1周辺領域PA1に配置される。第2バス配線BL2は第2方向DI2に延長され、第1バス配線BL1と隣接した第1周辺領域PA1に配置される。第1電源配線VL11、VL12のそれぞれは第1バス配線BL1に接続されて第1方向DI1に延長する。第1電源配線VL11、VL12のそれぞれは2つの画素部と電気的に接続されて電圧を提供する。例えば、第1電源配線VL1は第1画素部P1と第1画素部P1と第2方向DI2に隣接した第2画素部P2との間に配置され、第1及び第2画素部P1、P2に電圧を提供する。第2電源配線VL21、VL22のそれぞれは第2バス配線BL2に接続されて第1方向DI2に延長する。第2電源配線VL21、VL22のそれぞれは1つの画素部と電気的に接続されて電圧を提供する。例えば、第2電源配線VL21は第3画素部P3と第3画素部P3と第2方向DI2に隣接した第4画素部P4との間に配置され、第3画素部P3に電圧を提供する。データ配線DL1、DL2、DL3、DL4、DL5、DL6は、第1方向DI1に延長され、第2方向DI2に配列される。第1データ配線DL1は第1パッド410と直接接続され、第2データ配線DL2は第1接続電極CT1を通じて第3パッド430と接続され、第3データ配線DL3は第2接続電極CT2を通じて第2パッド420と接続される。同様の方式で、第4データ配線DL4は第4パッド440と直接接続され、第5データ配線DL5は第1接続電極CT1を通じて第6パッド460と接続され、第6データ配線DL6は第2接続電極CT2を通じて第5パッド450と接続される。第1及び第2接続電極CT1、CT2は透明電極パターンであってもよい。ゲート配線GLは、第2方向DI2に延長される。画素部P1、P2、P3、P4、P5、P6は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素である。第1画素部P1は第1画素電極PE1、第2画素電極PE2、第1スイッチング素子T1及び第2スイッチング素子T2を含む。第1画素電極PE1は第1スイッチング素子T1を通じて第1データ配線DL1とゲート配線GLに接続される。第2画素電極PE2は第1画素電極PE1と離隔して、第2スイッチング素子T2を通じて第1電源配線VL11とゲート配線GLに接続される。第2画素部P2は第3画素電極PE3、第4画素電極PE4、第3スイッチング素子T3及び第4スイッチング素子T4を含む。第4画素電極PE4は第4スイッチング素子T4を通じて第2データ配線DL2とゲート配線GLに接続される。第3画素電極PE3は第4画素電極PE4と離隔して、第3スイッチング素子T3を通じて第1電源配線VL11とゲート配線GLに接続される。第3画素部P3は第5画素電極PE5、第6画素電極PE6、第5スイッチング素子T5及び第6スイッチング素子T6を含む。第5画素電極PE5は第5スイッチング素子T5を通じて第3データ配線DL3とゲート配線GLに接続される。第6画素電極PE6は第5画素電極PE5と離隔して、第6スイッチング素子T6を通じて第2電源配線VL21とゲート配線GLに接続される。第4画素部P4は第7画素電極PE7、第8画素電極PE8、第7スイッチング素子T7及び第8スイッチング素子T8を含む。第7画素電極PE7は第7スイッチング素子T7を通じて第4データ配線DL4とゲート配線GLに接続される。第8画素電極PE8は第7画素電極PE7と離隔して、第8スイッチング素子T8を通じて第2電源配線VL22とゲート配線GLに接続される。第5画素部P5は第9画素電極PE9、第10画素電極PE10、第9スイッチング素子T9及び第10スイッチング素子T10を含む。第10画素電極PE10は第10スイッチング素子T10を通じて第5データ配線DL5とゲート配線GLに接続される。第9画素電極PE9は第10画素電極PE10と離隔して、第9スイッチング素子T9を通じて第2電源配線VL22とゲート配線GLに接続される。第6画素部P6は第11画素電極PE11、第12画素電極PE12、第11スイッチング素子T11及び第12スイッチング素子T12を含む。第11画素電極PE11は第11スイッチング素子T11を通じて第6データ配線DL6とゲート配線GLに接続される。第12画素電極PE12は第11画素電極PE11と離隔して、第12スイッチング素子T12を通じて第1電源配線VL12とゲート配線GLに接続される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加され、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。第1、第2及び第6データ配線DL1、DL2、DL6には第1電源配線VL1に印加された電圧より高いレベルの第2極性の電圧が印加され、第3、第4及び第5データ配線DL3、DL4、DL5には第2電源配線VL2に印加された電圧より低いレベの第1極性-の電圧が印加される。例えば、第1極性-は基準電圧のレベルより小さいレベルの電圧であり、第2極性は基準電圧のレベルより高いレベルの電圧であってもよい。本実施形態によれば、隣接した画素部に同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線を共有することによって電源配線の個数を減らすことによって、開口率を向上させることができる。図31は、図30に示した液晶表示パネルの部分平面図であり、図32は、図31に示したIV-IV’線に沿って切断した断面図である。図31及び図32を参照すると、液晶表示パネル1000Jは表示基板100J、対向基板200及び液晶層300を含む。対向基板200及び液晶層300は実施形態1と実質的に同一なので詳細な説明は省略する。表示基板100Jは、第1ベース基板101、第1金属パターン、第2金属パターン、及び透明電極パターンを含む。表示基板100は第1金属パターンを覆うゲート絶縁膜102、第2金属パターンを覆うデータ絶縁膜、及び透明電極パターンを覆う第1配向膜11をさらに含む。データ絶縁膜は保護絶縁膜103及び有機絶縁膜104を含む多層構造で形成されたり、保護絶縁膜103からなる単層構造で形成される。第1金属パターンはゲート配線GL、ゲート配線GLと接続された複数のスイッチング素子T1、T2、T3、T4、T5、T6の制御電極、第1シールド部SH1及び第2シールド部SH2を含む。第2金属パターンはデータ配線DL1、DL2、DL3、データ配線DL1、DL2、DL3に接続されたスイッチング素子T1、T2、T3、T4、T5、T6の入力電極、ソース電極とそれぞれ離隔されたスイッチング素子T1、T2、T3、T4、T5、T6の出力電極、第1電源配線VL11及び第2電源配線VL21を含む。透明電極パターンは複数の画素電極PE1、PE2、PE3、PE4、PE5、PE6及び図30に示した第1及び第2接続電極CT1、CT2を含む。以下では第1画素部P1を例として本実施形態の画素構造を説明する。第1画素部P1は、第1スイッチング素子T1、第1画素電極PE1、第2スイッチング素子T2、第2画素電極PE、第1シールド部SH1及び第2シールド部SH2を含む。第1スイッチング素子T1は第1データ配線DL1とゲート配線GLに接続され、第1コンタクトホールC1を通じて第1画素電極PE1と接続される。第2スイッチング素子T2は第1電源配線VL11とゲート配線GLに接続され、第4コンタクトホールC4を通じて第2画素電極PE2と接続される。第1及び第2画素電極PE1、PE2は交互に配置されて第1データ配線DL1及び第1電源配線VL11から相異なる極性の電圧を印加される。第1画素電極PE1及び第2画素電極PE2の間に水平電場が形成される時、色々な階調を具現する。第1画素部P1の下部において、第1画素電極PE1は中央線で第1データ配線DL1と部分的に重畳するように延長する第1幹部を有する。また、第1画素部P1の下部で第1画素電極PE1はゲート配線GLへの延長方向を基準として、約45度傾いて第1幹部から延長する第1枝部を有する。第1画素部P1の下部で、第2画素電極PE2は中央線まで第1電源配線VL11と部分的に重畳するように延長する第2幹部を有する。また、第1画素部P1の下部で第2画素電極PE2はゲート配線GLの延長方向を基準として約-45度傾いて第2幹部から延長する第2枝部を有する。中央線の上部で、第1画素電極PE1は中央線から第1画素部P1の上部まで第1電源配線VL11と部分的に重畳するように延長する第3幹部を有する。また、第1画素部P1の上部で第1画素電極PE1はゲート配線GLの延長方向を基準として約135度傾いて第1枝部から延長されたり第3幹部から延長する第3枝部を有する。中央線の上部で、第2画素電極PE2は中央線から第1画素部P1の上部まで第1データ配線DL1と部分的に重畳するように延長する第4幹部を有する。また、第1画素部P1の上部で第2画素電極PE2はゲート配線GLの延長方向を基準として約135度傾いて第2枝部から延長されたり第4幹部から約-45度傾いて延長する第4枝部を有する。一方、図1に示した表示領域DA中、第1周辺領域PA1に近接した領域を表示領域DAの上部で示す。表示領域DAの上部では各画素部の第1部分に形成された画素電極の幹部が広く形成され、第2部分に形成された画素電極の幹部が狭く形成されることができる。反面、下部では各画素部の第2部分に形成された画素電極の幹部が広く形成され、第1部分に形成された画素電極の幹部が狭く形成される。ここで、第1部分は表示領域DAの右側の部分であってもよく、第2部分は前記表示領域DAの左側の部分であってもよい。図30を参照すると、光漏れは印加されるデータ電圧の極性が変わる第2画素部P2と第3画素部P3との間と、第5画素部P5と第6画素部P6との間でさらに発生することがあるので第2画素部P2と第3画素部P3との間と、第5画素部P5と第6画素部P6の間を例とする。具体的には、図30の画素行が第1方向DI1に複数個並べてあるなら、フレームが変わる時、以前データ電圧と極性が反対のデータ電圧が画素部に第1方向DI1で順次に提供される。従って、表示領域DAの上部画素行では反対極性のデータ電圧がフレーム初期にすぐに印加され、表示領域DAの下部の画素行では反対極性のデータ電圧がフレーム後期に印加されるので、上部画素行では第2画素部P2及び第5画素部P5の右側の部分で光漏れがさらに発生し、下部の画素行では第3画素部P3及び第6画素部P6の左側の部分で光漏れがさらに発生する可能性がある。同じ原理で、表示領域DAの中間にある中間画素行では各画素部の左側及び右側の部分で等しい量の光漏れが発生する可能性がある。従って、表示領域DAの各領域での光漏れを効果的に防止するために、表示領域DAの上部画素行では第2画素部P2及び第5画素部P5の右側の部分に対応する画素電極の幹部の幅を広く形成し、第3画素部P3及び前記第6画素部P6の左側の部分に対応する画素電極の幹部の幅を狭く形成する。一方、下部の画素行に行くにつれ第2画素部P2及び第5画素部P5の右側の部分に対応する画素電極の幹部の幅を狭く形成し、第3画素部P3及び第6画素部P6の左側の部分に対応する画素電極の幹部の幅を広く形成する。結果的に、表示領域DAの各画素部の各画素電極の幹部の幅を領域別に異なるようにすることで、表示領域DAにフレーム別に反転するデータ電圧が印加する時、データ電圧が表示領域DAの上部及び下部に時間的な差を置いて印加することによって、いずれか1つの領域に局部的に発生する可能性がある光漏れを効果的に防止することができる。第1シールド部SH1は自身の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第2シールド部SH2は自身の画素部の画素電極と電気的に接続された電源配線と隣接するように配置されて、第1及び第2シールド部SH1、SH2は自身の画素部の画素電極と電気的に接続される。具体的には、第1画素部P1において、第1シールド部SH1は第1画素部P1にデータ電圧を伝達する第1データ配線DL1と隣接するように配置され、第1上部シールドSU1及び第1下部シールドSD1を含む。第2シールド部SH2は第1画素部P1に電圧を伝達する第1電源配線VL11と隣接するように配置され、第2上部シールドSU2、第2下部シールドSD2及び接続シールドSCを含む。接続シールドSCは第1下部シールドSD1と第2上部シールドSU1を接続するように第2方向DI2に延長され、第1画素部P1を上部及び下部に分ける。第1上部シールドSU1は第1データ配線DL1と重畳する第2画素電極PE2の第4幹部と部分的に重畳し、第1下部シールドSD1は第1データ配線DL1と重畳する第1画素電極PE1の第1幹部と部分的に重畳し、第2上部シールドSU2は第1電源配線VL11と重畳する第1画素電極PE1の第3幹部と部分的に重畳し、第2下部シールドSD2は第1電源配線VL11と重畳する第2画素電極PE2の第2幹部と部分的に重畳する。第1下部シールドSD1は第2コンタクトホールC2を通じて第1画素電極PE1と接続され、第2上部シールドSU2は第6コンタクトホールC6を通じて第1画素電極PE1と接続される。第1上部シールドSU1は第7コンタクトホールC7を通じて第2画素電極PE2と接続され、第2下部シールドSD2は第5コンタクトホールC5を通じて第2画素電極PE2と接続される。第1下部シールドSD1は第1画素電極PE1と重畳し、第1画素電極PE1と同一の電圧が印加されるので、第1データ配線DL1と第1画素電極PE1との間で発生する光漏れを遮断することができる。また、第1上部シールドSU1は第2画素電極PE2と重畳して第2画素電極PE2と同一の電圧が印加されるので第1データ配線DL1と第2画素電極PE2との間に発生する光漏れを遮断することができる。また、第2下部シールドSD2は第2画素電極PE2と重畳し、第2画素電極PE2と同一の電圧が印加されるので、第1電源配線VL11と第2画素電極PE2との間で発生する光漏れを遮断することができる。また、第2上部シールドSU2は第1画素電極PE1と重畳して第1画素電極PE1と同一の電圧が印加されるので、第1電源配線VL11と第1画素電極PE1の間で発生する光漏れを遮断することができる。次に、図32を参照すると、第1画素部P1と第2画素部P2の境界領域に形成された金属パターン及び透明電極パターンは次のように具現することができる。第2下部シールドSD2の幅である第1距離d11、第2下部シールドSD2と第1電源配線VL11の下に形成された半導体層150との間の距離である第2距離d12、半導体層150の幅である第3距離d13、半導体層150と第1下部シールドSD1との間の距離である第4距離d14、第2下部シールドSD2の幅である第5距離d15はそれぞれ約5μm、3μm、9μm、3μm、5μmであってもよい。また、第2画素電極PE2と第4画素電極PE4との間の距離PDは約6.5μmであってもよい。従って、不透明幅OA1は約25μmであってもよい。第2画素部P2と第3画素部P3との間の境界領域に形成された金属パターン及び透明電極パターンは次のように具現することができる。第2下部シールドSD2の幅である第1距離d21、第2下部シールドSD2と第2データ配線DL2の下に形成された半導体層150との間の距離である第2距離d22、第2データ配線DL2の下に形成された半導体層150の幅である第3距離d23、第2データ配線DL2下に形成された半導体層150と第3データ配線DL3下に形成された半導体層150との間の距離である第4距離d24、第3データ配線DL3の下に形成された半導体層150の幅である第5距離d25、第3データ配線DL3下に形成された半導体層150と第1下部シールドSD1との間の距離である第6距離d26、第1下部シールドSD1の幅である第7距離d27は、それぞれ約4μm、2μm、6μm、6μm、6μm、2μm、4μmであってもよい。また、第3画素電極PE3と第5画素電極PE5との間の距離PDは約6.5μmであってもよい。従って、不透明幅OA2は約30μmであってもよい。ここで、第2及び第3データ配線DL2、DL3を銅Cuのような低抵抗物質で膜厚をより厚く形成することができるなら、不透明幅OA1は約25μmで維持することができる。本実施形態によると、画素列の間に配置される第1及び第2電源配線VL11、VL12によって、第1バス配線BL1及び第2バス配線BL2が液晶表示パネル1000Jの第1周辺領域PA1に形成される。従って、表示領域DAに横第2方向に形成された横電源配線が除去されて開口率を増加させることができ、横電配線の配線抵抗による電圧降下で表示領域DAの一側から発生する画素電極の充電率低下を防止することができる。また、第2データ配線DL2と第3パッド430とを接続する第1接続電極CT1と、第3データ配線DL3と第2パッド420とを接続する第2接続電極CT2は電気的に分離しながら位置的に交差するので、隣接する画素部は第1電源配線VL11を共有して同一の極性のデータ電圧を提供される。これによって、隣接する画素部間のブラック状態での光漏れを防止し、第1電源配線VL11の個数が減り開口率を増加させることができる。<実施形態12>図33は、本発明の実施形態12に係る液晶表示パネルの部分平面図である。図33を参照すると、液晶表示パネル1000Kは実施形態11の液晶表示パネル1000Jと比較する時、第1シールド部SH1、第2シールド部SH2、及び接続電極パターンCEPを除いた構成要素は実質的に同一である。以下では、同一の構成要素に対して反復する詳細な説明は省略する。第1及び第2シールド部SH1、SH2は、図32を参照して第1画素部P1を例として説明する。第1シールド部SH1は自身の画素部、即ち第1画素部P1にデータ電圧を伝達する第1データ配線DL1と隣接するように配置され、第1上部トレンチTU1及び第1下部トレンチTD1を含む。第1上部トレンチTU1及び第1下部トレンチTD1は、ゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104が除去されて形成される。第1上部トレンチTU1には第1データ配線DL1の上部と部分的に重畳する第2画素電極PE2が形成され、第1下部トレンチTD1には第1データ配線DL1の下部と部分的に重畳する第1画素電極PE1が形成される。第2シールド部SH2は第1画素部P1に電圧を伝達する第1電源配線VL11と隣接するように配置され、第2上部トレンチTU2と第2下部トレンチTD2を含む。第2上部トレンチTU2及び第2下部トレンチTD2はゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104が除去されて形成される。第2上部トレンチTU2には第1電源配線VL11の上部と重畳する第1画素電極PE1が形成され、第2下部トレンチTD2には第1電源配線VL11の下部と重畳する第2画素電極PE2が形成される。接続電極パターンCEPは第1金属パターンであってもよい。接続電極パターンCEPは画素領域の中央の部分に第2方向DI2に延長され、画素領域の下部に配置された第1画素電極PE1と画素領域の上部に配置された第1画素電極PE1を電気的に接続する。接続電極パターンCEPは第9コンタクトホールC9を通じて第1データ配線DL1と部分的に重畳した第1画素電極PE1と電気的に接続され、第10コンタクトホールC10を通じて第1電源配線VL11と部分的に重畳した第1画素電極PE1と電気的に接続される。第1及び第2シールド部SH1、SH2は、実施形態1と同一のデータ配線又は電源配線の電界電場が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。同時に、本実施形態の第1及び第2シールド部SH1、SH2はトレンチ内に画素電極が形成される構造を有することによって第1金属パターンで形成された実施形態1に比べて開口率を向上させることができる。<実施形態13>図34は、本発明の実施形態13に係る液晶表示パネルの部分平面図である。図34を参照すると、液晶表示パネル1000Lは実施形態11に係る液晶表示パネル1000Jと比較する時、第1金属パターンで形成されたストレージ配線STLをさらに含む。ストレージ配線STLは第2方向DI2に延長されゲート配線GLと隣接するように配置される。ストレージ配線STLにはストレージ電圧が印加される。ストレージ電圧はフレームに関りなく一定のレベルの直流電圧であってもよい。例えば、ストレージ配線STLは第1画素部P1に含まれた第1スイッチング素子T1のドレイン電極から延長された延長部と部分的に重畳して第1ストレージキャパシタCST1を形成し、第2スイッチング素子T2のドレイン電極から延長された延長部と部分的に重畳して第2ストレージキャパシタCST2を形成する。第1及び第2ストレージキャパシタCST1、CST2によって、第1画素部P1に印加された電圧の変動を減少させることによって表示品質を向上させることができる。本実施形態に係る画素部は、実施形態1のように第1金属パターンで形成された第1及び第2シールド部SH1、SH2を含み、実施形態2のようにトレンチ構造の第1及び第2シールド部SH1、SH2を含むことができる。<実施形態14>図35は、本発明の実施形態14に係る液晶表示パネルの部分概略図である。図1及び図35を参照すると、液晶表示パネル1000Mはパッド部400、複数のデータ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、第1バス配線BL1、第2バス配線BL2、第1電源配線VL1、第2電源配線VL2、第1ゲート配線GL1、第2ゲート配線GL2、第3ゲート配線GL3、第4ゲート配線、及び複数の画素部P1、P2、P3、P4、P5、P6、P7、P8を含む。複数の画素部P1、P2、P3、P4、P5、P6、P7、P8は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含むことができる。パッド部400は、液晶表示パネル1000Mの第1周辺領域PA1に配置されてデータ配線と接続された複数のパッドを含む。データ配線DL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8のそれぞれは、第1方向DI1に延長され、第2方向DI2で配列される。第1バス配線BL1は第2方向DI2に延長され、液晶表示パネル1000Mの第1周辺領域PA1に配置される。第2バス配線BL2は第2方向DI2に延長され、第1バス配線BL1と隣接した第1周辺領域PA1に配置される。第1電源配線VL1は第1バス配線BL1に接続されて第1方向DI1に延長する。第2電源配線VL2は第2バス配線BL2に接続されて前記第1方向DI1に延長する。第1電源配線VL1は隣接した2つの画素列の間に配置されて画素列の画素部P1、P3に電圧を提供し、第2電源配線VL2は隣接した2つの画素列の間に配置されて画素列の画素部P5、P7に電圧を提供する。第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4は第2方向DI2に延長され、第1方向DI1で配列される。第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4は相互に電気的に接続されて同一のゲート信号が印加される。図35に示すように、第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4には同時に印加される。または、第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4が相互分離することができる。この場合、ゲート駆動部は第1、第2、第3、及び第4ゲート配線GL1、GL2、GL3、GL4のそれぞれにゲート信号を同一のタイミングに同時に出力する。これによって、第1、第2、第3及び第4ゲート配線GL1、GL2、GL3、GL4と電気的に接続された2つの画素行を同時に駆動させることができる。複数の画素部P1、P2、P3、P4、P5、P6、P7、P8は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含むことができる。第1画素部P1は第1画素電極PE1、第2画素電極PE2、第1スイッチング素子T1及び第2スイッチング素子T2を含む。第1画素電極PE1は第1スイッチング素子T1を通じて第1データ配線DL1と第1ゲート配線GL1に接続される。第2画素電極PE2は第1画素電極PE1と離隔して、第2スイッチング素子T2を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第2画素部P2は第1画素部P1と第1方向DI1に隣接し、第3画素電極PE3、第4画素電極PE4、第3スイッチング素子T3及び第4スイッチング素子T4を含む。第3画素電極PE3は第3スイッチング素子T3を通じて第2データ配線DL2と第4ゲート配線GL4に接続される。第4画素電極PE4は第3画素電極PE3と離隔して、第4スイッチング素子T4を通じて第1電源配線VL1と第3ゲート配線GL3に接続される。第3画素部P3は第1画素部P1と第2方向DI2に隣接し、第5画素電極PE5、第6画素電極PE6、第5スイッチング素子T5及び第6スイッチング素子T6を含む。第5画素電極PE5は第5スイッチング素子T5を通じて第4データ配線DL4と第1ゲート配線GL1に接続される。第6画素電極PE6は第5画素電極PE5と離隔して、第6スイッチング素子T6を通じて第1電源配線VL1と第2ゲート配線GL2に接続される。第4画素部P4は第2画素部P2と第2方向DI2に隣接し、第7画素電極PE7、第8画素電極PE8、第7スイッチング素子T7及び第8スイッチング素子T8を含む。第7画素電極PE7は第7スイッチング素子T7を通じて第3データ配線DL3と第4ゲート配線GL4に接続される。第8画素電極PE8は第7画素電極PE7と離隔して、第8スイッチング素子T8を通じて第1電源配線VL1と第3ゲート配線GL3に接続される。第5画素部P5は第3画素部P3と第2方向DI2に隣接し、第9画素電極PE9、第10画素電極PE10、第9スイッチング素子T9及び第10スイッチング素子T10を含む。第9画素電極PE9は第9スイッチング素子T9を通じて第5データ配線DL5と第1ゲート配線GL1に接続される。第10画素電極PE10は第9画素電極PE9と離隔して、第10スイッチング素子T10を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第6画素部P6は第5画素部P5と第1方向DI1に隣接し、第11画素電極PE11、第12画素電極PE12、第11スイッチング素子T11及び第12スイッチング素子T12を含む。第11画素電極PE11は第11スイッチング素子T11を通じて第6データ配線DL6と第4ゲート配線GL4に接続される。第12画素電極PE12は第11画素電極PE11と離隔して、第12スイッチング素子T12を通じて第2電源配線VL2と第3ゲート配線GL3に接続される。第7画素部P7は第5画素部P5と第2方向DI2に隣接し、第13画素電極PE13、第14画素電極PE14、第13スイッチング素子T13及び第14スイッチング素子T14を含む。第13画素電極PE13は第13スイッチング素子T13を通じて第8データ配線DL8と第1ゲート配線GL1に接続される。第14画素電極PE14は第13画素電極PE13と離隔して、第14スイッチング素子T14を通じて第2電源配線VL2と第2ゲート配線GL2に接続される。第8画素部P8は第7画素部P7と第1方向DI1に隣接し、第15画素電極PE15、第16画素電極PE16、第15スイッチング素子T15及び第16スイッチング素子T16を含む。第15画素電極PE15は第15スイッチング素子T15を通じて第7データ配線VL7と第4ゲート配線GL4に接続される。第16画素電極PE16は第15画素電極PE15と離隔して、第16スイッチング素子T16を通じて第2電源配線VL2と第3ゲート配線GL3に接続される。第1電源配線VL1には基準電圧に対して第1極性-の電圧が印加され、第2電源配線VL2には基準電圧に対して第2極性の電圧が印加される。第1、第2、第3、及び第4データ配線DL1、DL2、DL3、DL4には第1電源配線VL1に印加された電圧より高いレベルの第2極性の電圧が印加され、第5、第6、第7、及び第8データ配線DL5、DL6、DL7、DL8には第2電源配線VL2に印加された電圧より低いレベルの第1極性-の電圧が印加される。例えば、第1極性-は基準電圧のレベルより小さいレベルの電圧であり、第2極性は基準電圧のレベルより高いレベルの電圧であってもよい。本実施形態によれば、1つの画素列が2つのデータ配線によってデータ電圧を印加され、2つの画素行がよっつのゲート配線によって1つのゲート信号を印加されることによって、1水平周期1Hの間、2つの画素行が駆動される。即ち、液晶表示パネル1000Mは高速駆動を可能となる。また、2つの画素部が1つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態での光漏れ防止を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。本実施形態に係る画素部は、実施形態1及び実施形態2のように第1及び第2シールド部SH1、SH2を含むことができる。本実施形態に係る第1シールド部SH1は自身の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第2シールド部SH2は自身の画素部と隣り合った隣の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第1及び第2シールド部SH1、SH2は自身の画素部の画素電極と電気的に接続される。即ち、実施形態1と同様に第1及び第2シールド部SH1、SH2を第1金属パターンで形成できて、また、実施形態2のように第1及び第2シールド部SH1、SH2をトレンチ構造で形成することができる。また、実施形態3のように、第1~第4ゲート配線とそれぞれ隣接した第1~第4ストレージ配線を含むことができる。<実施形態15>図36は、本発明の実施形態15に係る液晶表示パネルの部分平面図である。図36を参照すると、液晶表示パネル1000Nは複数のデータ配線DL1、DL2、DL3、DL4、ゲート配線GL、第1電源配線VL1、第2電源配線VL2、及び複数の画素部P1、P2、P3を含む。データ配線DL1、DL2、DL3、DL4は第1方向DI1に延長され、第2方向DI2に配列される。ゲート配線GLは第2方向DI2に延長する。第1電源配線VL1は第2方向DI2に延長され、ゲート配線GLと隣接するように配置される。第2電源配線VL2は第2方向DI2に延長され、第1電源配線VL1と隣接するように配置される。第1画素部P1は第1画素電極PE1、第2画素電極PE2、第1スイッチング素子T1、第2スイッチング素子T2、接続電極パターンCEP、第1シールド部SH1及び第2シールド部SH2を含む。第1画素電極PE1は第1スイッチング素子T1を通じて第1データ配線DL1とゲート配線GLに接続される。第2画素電極PE2は第1画素電極PE1と離隔して、第2スイッチング素子T2を通じて第1電源配線VL1とゲート配線GLに接続される。接続電極パターンCEPは第1金属パターンであってもよい。接続電極パターンCEPは画素領域の中央の部分に第2方向DI2に延長され、画素領域の下部に配置された第1画素電極PE1と上部に配置された第1画素電極PE1を電気的に接続する。接続電極パターンCEPは第9コンタクトホールC9を通じて第1データ配線DL1と部分的に重畳する第1画素電極PE1と電気的に接続され、第10コンタクトホールC10を通じて第2データ配線DL2と部分的に重畳する第1画素電極PE1と電気的に接続される。ここで図10を参照すると、第1シールド部SH1は第1画素部P1にデータ電圧を伝達する自己データ配線selfdataline、即ち、第1データ配線DL1と隣接するように配置される。第1シールド部SH1は第1上部トレンチTU1及び第1下部トレンチTD1を含み、第1上部トレンチTU1及び第1下部トレンチTD1はゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104が除去されて形成される。第1上部トレンチTU1には第1データ配線DL1の上部と部分的に重畳する第2画素電極PE2が形成され、第1下部トレンチTD1には第1データ配線DL1の下部と部分的に重畳する第1画素電極PE1が形成される。第2シールド部SH2は隣り合った隣の画素部にデータ電圧を伝達する隣のデータ配線、即ち第2データ配線DL2と隣接するように配置される。第2シールド部SH1は第2上部トレンチTU2と第2下部トレンチTD2を含み、第2上部トレンチTU2及び第2下部トレンチTD2はゲート絶縁膜102、保護絶縁膜103、及び有機絶縁膜104が除去されて形成される。第2上部トレンチTU2には第2データ配線DL2の上部と重畳する第1画素電極PE1が形成され、第2下部トレンチTD2には第2データ配線DL2の下部と重畳する第2画素電極PE2が形成される。第1及び第2シールド部SH1、SH2は実施形態1と同一のデータ配線又は電源配線の電界電場が漏洩するのを遮断したり、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。同時に、本実施形態の第1及び第2シールド部SH1、SH2はトレンチ内に画素電極が形成される構造を有することによって第1金属パターンで形成された実施形態1に比べて開口率を向上させることができる。尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。