"半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、前記フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備え、前記コントロールゲートは、エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート部分と、前記下層コントロールゲート部分とは異なる材料を用いた上層コントロールゲート部分とを備えていることを特徴とする半導体記憶装置。前記下層コントロールゲート部分は、タングステンシリサイド、タングステンまたは窒化チタンを用い、前記上層コントロールゲート部分は、ニッケルシリサイドまたはコバルトシリサイドを用いることを特徴とする請求項1に記載の半導体記憶装置。前記コントロールゲートは、前記下層コントロールゲート部分と前記上層コントロールゲート部分との間にシリコンから成る中間コントロールゲート部分をさらに備えていることを特徴とする請求項1または請求項2に記載の半導体記憶装置。電荷を蓄積可能なフローティングゲートと、該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えた半導体記憶装置の製造方法であって、半導体基板の上方に配列された前記フローティングゲートを形成し、前記フローティングゲートの上方に、エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート材料を堆積し、前記下層コントロールゲート材料上にポリシリコン層を堆積し、前記下層コントロールゲート材料および前記ポリシリコン層を前記コントロールゲートのパターンに加工して下層コントロールゲート部分を形成し、前記ポリシリコン層をシリサイド化することによって上層コントロールゲート部分を形成することを具備した半導体記憶装置の製造方法。前記下層コントロールゲート部分は、タングステンシリサイド、タングステンまたは窒化チタンを用い、前記上層コントロールゲート部分は、ニッケルシリサイドまたはコバルトシリサイドを用いることを特徴とする請求項4に記載の半導体記憶装置の製造方法。コントロールゲートの低抵抗化とボイドの抑制とを両立させることができる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えている。コントロールゲートは、エッチングで加工可能な金属または金属シリサイドを用いた下層コントロールゲート部分と、下層コントロールゲート部分とは異なる材料を用いた上層コントロールゲート部分とを備えている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従った半導体記憶装置の構成を示す平面図である。半導体記憶装置は、例えば、NAND型フラッシュメモリ以下、単にメモリとも言うであるが、特に限定しない。本実施形態によるメモリは、半導体装置上に形成されたアクティブエリアAAおよび素子分離領域STIShallowTrenchIsolationを備えている。素子分離領域STIは、カラム方向ビット線の延伸方向に延伸するようにストライプ状に形成されている。アクティブエリアAAは、素子分離領域STIにより規定されており、同様にカラム方向に延伸するようにストライプ状に形成されている。アクティブエリアAAおよび素子分離領域STIは、ロウ方向に交互に配列されている。アクティブエリアAAの上方には、フローティングゲート図1では図示せずが設けられており、フローティングゲートの上方にコントロールゲートCGが設けられている。コントロールゲートCGは、ワード線WLとしての機能と、メモリセルのゲートとしての機能を兼ねている。コントロールゲートCGは、カラム方向とほぼ直交するロウ方向ワード線の延伸方向に延伸している。ドレイン側の選択ゲート線SGDおよびソース側の選択ゲート線SGSもコントロールゲートCGと同様にロウ方向に延伸している。図2Aは、図1のA-A線に沿った断面図である。図2Bは、図1のB-B線に沿った断面図である。図2Aに示すように、半導体基板例えば、シリコン基板10にアクティブエリアAAと素子分離領域STIとが交互に形成されている。アクティブエリアAA上にメモリセルMCが形成されている。メモリセルMCは、トンネル絶縁膜20と、フローティングゲートFGと、ゲート絶縁膜30と、コントロールゲートCGと、拡散層60とを備えている。トンネル絶縁膜20は、半導体基板10上に設けられている。フローティングゲートFGは、トンネル絶縁膜20を介して半導体基板10のアクティブエリアAA上に設けられている。フローティングゲートFGは、メモリセルMCごとに対応して設けられており、トンネル絶縁膜20を介して電荷を蓄積し、あるいは、電荷を放出することによってデータを記憶する。メモリセルMCがN型FETFieldEffectTransistorで構成されている場合、フローティングゲートFGは、電子を蓄積し、あるいは、電子を放出することによってデータを記憶することができる。ゲート絶縁膜30は、フローティングゲートFG上に設けられている。コントロールゲートCGは、ゲート絶縁膜30を介してフローティングゲートFG上に設けられており、フローティングゲートFG内に蓄積される電荷量を制御する。本実施形態では、コントロールゲートCGは、下層コントロールゲート部分40と、上層コントロールゲート部分50とを備える二層構造を有する。下層コントロールゲート部分40は、RIEReactiveIonEtching法でパターニング可能な金属または金属シリサイドを用いており、例えば、タングステンシリサイドWSi、タングステンWまたは窒化チタンTiNを用いる。上部コントロールゲート部分50は、金属シリサイドを用い、例えば、ニッケルシリサイドNiSiまたはコバルトシリサイドCoSiを用いる。下層コントロールゲート部分40の材料は、加工のし易さと抵抗が低いことの両方を重視して選択されている。下層コントロールゲート部分40は、金属シリサイドであるのでポリシリコンと比較すれば抵抗は低い。一方、上層コントロールゲート部分50の材料は、下層コントロールゲート部分40とは異なる材料で形成されており、パターニングのし易さを重視して選択されている。従って、上層コントロールゲート部分50の材料は、例えばRIEにてパターンニングされたポリシリコン膜からシリサイド化された金属シリサイドを用いるとよい。図2Bに示すように、拡散層60は、隣接する複数のメモリセルMCに共有されており、それにより、複数のメモリセルMCが直列に接続されている。直列に接続された複数のメモリセルMCは、メモリセルストリングCSを構成する。メモリセルストリングCSは、拡散層61を介して選択トランジスタSTSまたはSTDに接続されている。メモリセルストリングCSは、ソース側の選択トランジスタSTSを介してセルソースCESRCに接続されており、ドレイン側の選択トランジスタSTDを介してビット線BLに接続されている。隣接するメモリセルMCのゲートFG,CG間、選択トランジスタSTのゲートとメモリセルMCのゲートFG,CGとの間には、層間絶縁膜ILDが充填されている。選択ゲート線SGDおよびSGSは、選択トランジスタSTDおよびSTSを駆動させる。駆動された選択トランジスタSTDおよびSTSは導通状態となり、メモリセルストリングCSをビット線BLとセルソースCESRCとの間に電気的に接続する。これにより、ビット線BLとセルソースCESRCとの間の電圧がメモリセルストリングCSに印加され得る。そして、メモリセルストリングCSのうち非選択のメモリセルMCに接続されたワード線WLを駆動することによって、非選択のメモリセルMCをオン状態にする。これにより、ビット線BLとセルソースCELSRCとの間において選択メモリセルMCが接続され、選択メモリセルMCにデータを選択的に書き込み、あるいは、選択メモリセルMCからデータを選択的に読み出すことができる。本実施形態によるメモリのコントロールゲートCGは、下層コントロールゲート部分40および上層コントロールゲート部分50を備える二層構造を有する。これにより、コントロールゲートCGは、その内部にボイドの発生を抑制し形成することができる。また、コントロールゲートCGは、その全体がシリコンよりも抵抗の低い金属シリサイド、金属あるいは金属化合物を用いている。これにより、本実施形態によるコントロールゲートCGは、ポリシリコンを用いたゲートよりも抵抗が低くなる。以下、本実施形態によるメモリの製造方法を説明する。図3A~図6Bは、第1の実施形態によるメモリの製造方法を示す断面図である。図3~図6のAは、図1のA-A線に沿った断面に対応しており、図3~図6のBは、図1のB-B線に沿った断面に対応している。まず、熱酸化工程を用いて半導体基板10上にトンネル絶縁膜20を形成する。次に、CVDChemicalVaporDeposition法を用いて、トンネル絶縁膜20上にフローティングゲートFGの材料を堆積する。フローティングゲートFGの材料は、例えば、ポリシリコンである。フローティングゲートFGの材料上にハードマスク図示せずを堆積し、リソグラフィを用いてハードマスクをアクティブエリアAAのパターンに加工する。このハードマスクをマスクとして用いて、RIEReactiveIonEtchingでフローティングゲートFGの材料、トンネル絶縁膜20および半導体基板10の上部を異方的にエッチングする。これにより、素子分離領域の部分にトレンチが形成される。次に、絶縁膜例えば、シリコン酸化膜をトレンチ内に充填し、この絶縁膜をエッチングバックすることによって、図3Aに示すように、素子分離領域STIが形成される。素子分離領域STIの絶縁膜の上面は、フローティングゲートFGの上面と底面との間に位置する。次に、CVD法を用いて、フローティングゲートFGの材料と素子分離領域STI上にゲート絶縁膜30の材料を堆積する。ゲート絶縁膜30の材料は、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなるONO膜でよい。さらに、CDV法を用いて、ゲート絶縁膜30の材料上に下層コントロールゲート部分40の材料を堆積する。これにより、図3Aおよび図3Bに示す断面構造が得られる。下層コントロールゲート部分40の材料は、シリコンと比べて金属の拡散を抑制することができ、シリコンよりも低抵抗であり、かつ、RIE法によるエッチングでパターニングが可能な材料、例えば、タングステンシリサイド、タングステンW、窒化チタンTiNのような材料を用いる。下層コントロールゲート部分40は、シリコンをシリサイド化して形成されるのではなく、シリサイドまたは金属を堆積することによって形成される。よって、下層コントロールゲート部分40にはボイドが発生しにくい。下層コントロールゲート部分40の材料の堆積後、リソグラフィおよびRIEを用いて、選択トランジスタSTS、STDの領域、および、周辺回路部図示せずのトランジスタの領域にある下層コントロールゲート部分40およびONO膜120を部分的にエッチングする。これにより、選択トランジスタSTS、STDのゲート、および、周辺回路部図示せずのトランジスタのゲートに開口43が形成される。これにより、図4Aおよび図4Bに示す断面構造が得られる。さらに、図5Aに示すように、上層コントロールゲート部分50の材料を下層コントロールゲート部分40の材料上に堆積する。このとき堆積される上層コントロールゲート部分50の材料は、RIE法で加工の容易な材料であり、例えば、ポリシリコンである。上層コントロールゲート部分50の材料は、開口43内にも充填され、図5Bに示すように、フローティングゲートFGとコントロールゲートCGとを電気的に導通させる導通部160を形成する。これにより、選択トランジスタSTS、STD、および、周辺回路部のトランジスタでは、上層コントロールゲート部分50がフローティングゲートFGと接続される。即ち、選択トランジスタSTS、STD、および、周辺回路部のトランジスタでは、それぞれフローティングゲートFGとコントロールゲートCGとが一つのゲートとして機能することになる。次に、図6Bに示すように、リソグラフィおよびRIEを用いて、メモリセルMCのゲートを加工する。より詳細には、リソグラフィでコントロールゲートCGのパターンに加工されたハードマスク等を用いて、RIEで上層コントロールゲート部分50の材料、下層コントロールゲート部分40の材料、ゲート絶縁膜30、フローティングゲートFGの材料を順次エッチングする。これにより、フローティングゲートFG、ゲート絶縁膜30、下層コントロールゲート部分40、上層コントロールゲート部分50が形成される。次に、図6Aおよび図6Bに示すように、メモリセルMCの間の半導体基板10に不純物を導入し、拡散層60、61を形成する。次に、図7Bに示すように、メモリセルMC、選択トランジスタSTS、STD、周辺回路部のトランジスタ上に層間絶縁膜ILDを堆積する。層間絶縁膜ILDは、例えば、シリコン酸化膜、シリコン窒化膜等でよい。次に、CMPChemicalMechanicalPolishing法を用いて、コントロールゲートCGの上面が露出されるまで、層間絶縁膜ILDを研磨する。さらに、スパッタ等を用いて、コントロールゲートCGおよび層間絶縁膜ILD上にシリサイド用の金属膜150を堆積する。これにより、図7Aおよび図7Bに示す断面構造が得られる。金属膜150の材料は、シリサイドになることによって、できるだけ抵抗が低くなる材料であることが好ましい。この段階では、既に、ポリシリコンを用いた上層コントロールゲート部分50は加工済みの状態である。このため、上層コントロールゲート部分50は、シリサイド化後に加工する必要がないので、金属膜150は、上層コントロールゲート部分50の加工のし易さを考慮することなく選択され得る。即ち、金属膜150は、配線抵抗のスペックを達成するために抵抗の低くなる材料にすればよい。次に、上層コントロールゲート部分50を金属膜150でシリサイド化するために熱処理する。ここで、下層コントロールゲート部分40は、例えば、タングステンシリサイド、タングステンW、窒化チタンTiNのようなシリサイド、金属または金属化合物を用いている。従って、上層コントロールゲート部分50のシリサイド化の際に、下層コントロールゲート部分40は、金属との反応性の高いシリコンよりも、金属の拡散を効果的に抑制することができる。ポリシリコン層を用いた上層コントロールゲート部分50を実質的に全てシリサイド化することによって、上層コントロールゲート部分50は、下層コントロールゲート部分40上に直接形成される。その後、コントロールゲートCG上に層間絶縁膜を堆積し、コンタクトおよび配線等を既知の方法で形成することによって本実施形態によるメモリが完成する。本実施形態では、上部コントロールゲート部分50は、ポリシリコンをシリサイド化することによって形成されているが、下層コントロールゲート部分40は、シリサイド、金属あるいは金属化合物を堆積させることにより形成されている。即ち、下層コントロールゲート部分40は、すでに金属を含んだ状態で堆積されているので、上部コントロールゲート部分50をフルシリサイド化しても、コントロールゲートCG内にボイドが発生しにくい。例えば、図7Aに示すように、コントロールゲートCGが、ロウ方向に隣接するフローティングゲートFG間に埋め込まれている場合、コントロールゲートCGをフルシリサイド化すると、隣接するフローティングゲートFG間のコントロールゲートCG内にボイドが発生し易い。しかし、本実施形態では、下層コントロールゲート部分40が、隣接するフローティングゲートFG間に予め埋め込まれているので、隣接するフローティングゲートFG間においてもコントロールゲートCG内にボイドは発生しにくい。シリサイド化工程において、金属膜150の金属は、下層コントロールゲート部分40内へ拡散する可能性もある。しかし、下層コントロールゲート部分40にはシリサイド反応するシリコンの量がシリコン層より少ない。このため、本実施形態は、コントロールゲートを全てシリコン層で形成した後、そのシリコン層をフルシリサイド化する場合よりも、シリサイド化に要する金属量が少なくて済む。従って、下層コントロールゲート部分40に金属が拡散しても、コントロールゲートCGにボイドが発生することを抑制することができる。このように、コントロールゲートCG内のボイドを抑制することによって、メモリセルMCのフローティングゲートFGとコントロールゲートCGとの間における容量結合を高く維持することができる。これは、データの書込みまたは読出しの信頼性を向上させることができる。ポリシリコン層からなる上層コントロールゲート部分50を実質的に全てシリサイド化することによって、上層コントロールゲート部分50は、下層コントロールゲート部分40上に直接形成される。これにより、コントロールゲートCGの抵抗値を低下させることができる。また、上層コントロールゲート部分50は、パターニングされた後でシリサイド化されるため、加工の容易性を考慮すること無く、できるだけ低抵抗な材料を選択すればよい。これにより、コントロールゲートCG全体の抵抗値を低下させることができる。以上から、本実施形態は、コントロールゲートCGの低抵抗化およびボイドの抑制の両立を図ることができる。第2の実施形態図8Aおよび図8Bは、第2の実施形態に従った半導体記憶装置の構成を示す断面図である。第2の実施形態は、コントロールゲートCGにおいて、下層コントロールゲート部分40と上層コントロールゲート部分50との間に中間コントロールゲート部分45を備えている。中間コントロールゲート部分45は、ポリシリコンを用い、シリサイド化されていない。即ち、コントロールゲートCGは、三層構造を有する。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。また、第2の実施形態によるメモリの製造方法は、図7A、図7Bを参照して説明したシリサイド工程において、上層コントロールゲート部分50のシリサイド化を途中で停止し、その上部をシリサイド化すればよい。第2の実施形態のその他の工程は、第1の実施形態の対応する工程と同様でよい。選択トランジスタSTのゲートおよび周辺回路部のトランジスタのゲートにおいて、コントロールゲートCGは、導通部160を介してフローティングゲートFGと導通しており、一体としてゲートを構成する。従って、上層コントロールゲート部分50をフルシリサイド化する場合、金属層150の金属が、導通部160を介して選択トランジスタSTおよび周辺回路部のトランジスタのフローティングゲートFGの部分まで到達してしまうことがある。コントロールゲートCGは、金属シリサイドまたは金属であり、フローティングゲートFGはポリシリコンで形成されている。このため、フローティングゲートFGの部分のシリコンがシリサイド化に用いられてしまうので、フローティングゲートFG内にボイドが発生する可能性がある。このような問題が生じる場合には、第2の実施形態のように上層コントロールゲート部分50をフルシリサイド化せずに、その上部のみをシリサイド化する。これにより、選択トランジスタSTのゲートおよび周辺回路部のトランジスタのゲートにボイドが発生することを防止することができる。また、シリサイド化がゲート酸化膜まで到達してしまい、閾値電圧が変動してしまうことも防止することができる。さらに、シリサイド化にバラつきがあった場合であって、複数の導通部160のうち一部の導通部160がシリサイド化され、他の導通部160がシリサイド化されない等、導通部160部分の抵抗がばらついてしまうことも防止できる。これは、周辺部における抵抗素子の抵抗値のバラツキの抑制に貢献する。尚、上記第1および第2の実施形態は、NAND型フラッシュメモリだけでなく、NOR型フラッシュメモリ等の半導体記憶装置に適用することができる。"