負に帯電されたワード線と、ビット線と、ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続されたトランジスタ、及び前記トランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、一方の端子が前記ワード線に電気的に接続された容量素子と、前記容量素子の他方の端子の電位を制御するワード線駆動回路と、前記ビット線の電位を制御するビット線駆動回路と、を有する半導体装置。請求項1において、一方の端子が前記ワード線に電気的に接続され、他方の端子が電源回路に電気的に接続されたスイッチを有する半導体装置。請求項1又は請求項2において、前記トランジスタが酸化物半導体を具備する半導体装置。負に帯電されたワード線と、ビット線と、ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続された第1のトランジスタ、及び前記第1のトランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、一方の端子が前記ワード線を介して前記第1のトランジスタのゲート端子に電気的に接続された容量素子と、前記容量素子の他方の端子の電位を制御するワード線駆動回路と、前記ビット線の電位を制御するビット線駆動回路と、ソース端子及びドレイン端子の一方が前記ワード線に電気的に接続された第2のトランジスタと、を有する半導体装置。請求項4において、一方の端子が前記第2のトランジスタのゲート端子に電気的に接続され、他方の端子が第1の電源回路に電気的に接続された第1のスイッチと、一方の端子が前記第2のトランジスタのソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が第2の電源回路に電気的に接続された第2のスイッチと、を有する半導体装置。請求項4又は請求項5において、前記第1のトランジスタ及び前記第2のトランジスタが酸化物半導体を具備するトランジスタである半導体装置。しかしながら、シリコン系半導体材料を具備するトランジスタにおいては、しきい値電圧などの電気特性を制御する技術が確立されているのに対し、酸化物半導体材料を具備するトランジスタにおいては、当該技術は確立されていない。具体的には、シリコン系半導体材料を具備するトランジスタは、不純物ドーピングなどによって、しきい値電圧の制御が可能であるのに対し、酸化物半導体材料を具備するトランジスタは、不純物ドーピングなどによって、しきい値電圧を制御することが困難である。そこで、本発明の一態様は、半導体装置が有する記憶装置が、しきい値電圧のバラツキが大きい又はしきい値電圧が負であるトランジスタデプレッション型トランジスタを用いて構成される記憶素子を有する場合であっても、当該記憶素子における正確な情報の保持が可能な半導体装置を提供することを目的の一とする。本発明の一態様の半導体装置では、あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子を負に帯電させ、且つ当該ゲート端子に負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。すなわち、本発明の一態様は、負に帯電されたワード線と、ビット線と、ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続されたトランジスタ、及び前記トランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、一方の端子が前記ワード線に電気的に接続された容量素子と、前記容量素子の他方の端子の電位を制御するワード線駆動回路と、前記ビット線の電位を制御するビット線駆動回路と、を有する半導体装置である。本発明の一態様の半導体装置は、あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子を負に帯電させ、且つ当該ゲート端子に負電荷を保持させる。これにより、当該トランジスタがデプレッション型トランジスタである場合でも、オフ状態を維持させることができる。加えて、本発明の一態様の半導体装置は、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を有する。これにより、当該トランジスタのゲート端子の電位を長期間に渡って維持することができる。また、当該容量素子の他方の端子の電位を変化させることによって、当該トランジスタのスイッチングを制御することができる。したがって、本発明の一態様の半導体装置は、デプレッション型トランジスタを用いて構成される記憶素子を有する場合であっても、当該記憶素子において正確に情報を保持させることができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、記憶装置を有する半導体装置の一例について図1を参照して説明する。図1Aは、本実施の形態の半導体装置の構成を示す図である。図1Aに示す半導体装置は、ワード線19と、ビット線10と、電源回路11と、ワード線駆動回路12と、ビット線10の電位を制御するビット線駆動回路13と、一方の端子が電源回路11に電気的に接続され、他方の端子がワード線19に電気的に接続されたスイッチ14と、ワード線19及びビット線10に電気的に接続された記憶素子15と、一方の端子がワード線19に電気的に接続され、他方の端子がワード線駆動回路12に電気的に接続された容量素子16とを有する。なお、ワード線駆動回路12は、容量素子16の他方の端子の電位を制御することで、ワード線19の電位を制御する。すなわち、ワード線駆動回路12は、容量結合を利用してワード線19の電位を制御する。加えて、記憶素子15は、ゲート端子がワード線19に電気的に接続され、ソース端子及びドレイン端子の一方がビット線10に電気的に接続されたトランジスタ17と、トランジスタ17のソース端子及びドレイン端子の他方に電気的に接続された信号保持部18とを有する。なお、トランジスタ17は、nチャネル型トランジスタである。また、スイッチ14としては、トランジスタ、MEMSスイッチ、又は電源回路11に設けられた針とワード線19の電気的な接続を制御する方法などを適用することができる。また、スイッチ14としては、電源回路11とワード線19の電気的な接続をレーザカットによって遮断する方法を適用することもできる。本実施の形態の半導体装置は、記憶素子15において、ビット線駆動回路13から出力される信号を保持することが可能である。すなわち、記憶素子15が有するトランジスタ17は、ビット線駆動回路13の出力信号の信号保持部18への入力を制御するスイッチとしての機能を有し、信号保持部18は、入力された信号を保持する機能を有する。本実施の形態の半導体装置では、ワード線19、容量素子16の一方の端子及びトランジスタ17のゲート端子を負に帯電させる期間充電期間を有する。また、本実施の形態の半導体装置では、充電期間後に、信号保持部18への信号の入力を行う期間書き込み期間を有する。図1Bは、充電期間における本実施の形態の半導体装置を示す図である。充電期間において、スイッチ14は、オン状態となり、電源回路11は、負電位である電源電位を出力し、ワード線駆動回路12は、電源回路11の出力電位よりも高電位である電位を出力する。これにより、容量素子16の一方の端子は負に帯電し、他方の端子は正に帯電する。また、容量素子16の一方の端子と電気的に接続されるワード線19及びトランジスタ17のゲート端子は、負に帯電する。なお、この時、トランジスタ17は、オフ状態となる。図1Cは、書き込み期間における本実施の形態の半導体装置を示す図である。書き込み期間において、スイッチ14はオフ状態となり、ワード線駆動回路12は、充電期間において出力する電位よりも高電位である電位を出力する。これにより、ワード線19、容量素子16の一方の端子、及びトランジスタ17のゲート端子が電気的に接続するノードが浮遊状態となり、且つ当該ノードの電位が容量結合によって上昇する。この時、トランジスタ17は、オン状態となる。本実施の形態の半導体装置では、トランジスタ17のゲート端子が容量素子16の一方の端子と電気的に接続されることによって、当該ゲート端子の電位を長期間に渡って保持することができる。例えば、当該ゲート端子において長期間に渡って負電荷を保持することができる。また、容量素子16の他方の端子の電位を制御することによってトランジスタ17のスイッチングを制御することができる。そのため、本実施の形態の半導体装置は、トランジスタ17がデプレッション型トランジスタであったとしても、トランジスタ17のスイッチングを容易に制御することができる。その結果、記憶素子15における信号の入力及び保持を正確に行うことができる。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態2本実施の形態では、記憶装置を有する半導体装置の一例について図2を参照して説明する。図2は、本実施の形態の半導体装置の構成を示す図である。図2に示す半導体装置は、図1Aに示す半導体装置において、スイッチ14をトランジスタ21に置換し、電源回路22を付加した半導体装置である。すなわち、トランジスタ21は、ソース端子及びドレイン端子の一方が電源回路11に電気的に接続され、ソース端子及びドレイン端子の他方がワード線19に電気的に接続される。また、電源回路22は、トランジスタ21のゲート端子に電気的に接続される。なお、トランジスタ21は、nチャネル型トランジスタである。本実施の形態の半導体装置は、実施の形態1に示した半導体装置と同様に、動作期間が充電期間及び書き込み期間を有する。なお、充電期間及び書き込み期間における半導体装置の動作は実施の形態1の半導体装置と同じである。すなわち、電源回路22は、充電期間において、ハイレベルの電源電位を出力し、書き込み期間において、ロウレベルの電源電位を出力する。これにより、トランジスタ21は、充電期間においてオン状態となり、書き込み期間においてオフ状態となる。なお、半導体装置が有するその他の構成要素の動作は、実施の形態1において説明しているため、ここでは、前述の説明を援用することとする。本実施の形態の半導体装置は、実施の形態1に示した半導体装置が有する効果を有する。さらに、本実施の形態の半導体装置では、実施の形態1に示した半導体装置が有するスイッチ14としてトランジスタ21を適用している。これにより、実施の形態2に示した半導体装置は、トランジスタ17と、トランジスタ21とを同一工程によって作製することができる。そのため、半導体装置の製造コストの低減、及び製造工程の低減による歩留まりの向上が可能になる。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態3本実施の形態では、記憶装置を有する半導体装置の一例について図3~図5を参照して説明する。図3Aは、本実施の形態の半導体装置の構成を示す図である。図3Aに示す半導体装置は、図2に示す半導体装置に、電源回路11とトランジスタ21のソース端子及びドレイン端子の一方の間、及びトランジスタ21のゲート端子と電源回路22の間にスイッチ31、32を付加した半導体装置である。別言すると、図3Aに示す半導体装置は、図2に示す半導体装置に、一方の端子が電源回路11に電気的に接続され、他方の端子がトランジスタ21のソース端子及びドレイン端子の一方に電気的に接続されたスイッチ31と、一方の端子が電源回路22に電気的に接続され、他方の端子がトランジスタ21のゲート端子に電気的に接続されたスイッチ32とを付加した半導体装置である。なお、スイッチ31としては、トランジスタ、MEMSスイッチ、又は電源回路11に設けられた針と、トランジスタ21のソース端子及びドレイン端子の一方との電気的な接続を制御する方法などを適用することができる。同様に、スイッチ32としては、トランジスタ、MEMSスイッチ、又は電源回路22に設けられた針と、トランジスタ21のゲート端子との電気的な接続を制御する方法などを適用することができる。また、スイッチ31としては、電源回路11と、トランジスタ21のソース端子及びドレイン端子の一方との電気的な接続をレーザカットによって遮断する方法を適用することもできる。同様に、スイッチ32としては、電源回路22と、トランジスタ21のゲート端子との電気的な接続をレーザカットによって遮断する方法を適用することもできる。本実施の形態の半導体装置は、実施の形態1及び2に示した半導体装置と同様に、動作期間が充電期間及び書き込み期間を有する。さらに、本実施の形態の半導体装置は、充電期間と書き込み期間の間に、第1の移行期間乃至第3の移行期間を有する。図3Bは、充電期間における本実施の形態の半導体装置を示す図である。充電期間において、スイッチ31、32は、オン状態となり、電源回路11は、負電位である電源電位を出力し、ワード線駆動回路12は、電源回路11の出力電位よりも高電位である電源電位を出力し、電源回路22は、電源回路11が出力する電源電位とトランジスタ21のしきい値電圧の和よりも高電位である電源電位を出力する。例えば、電源回路11の出力する電源電位が-2Vであり、且つトランジスタ21のしきい値電圧が-1Vであれば、電源回路22が出力する電源電位は、-3Vよりも高電位となるようにする。これにより、トランジスタ21がオン状態となる。そのため、容量素子16の一方の端子は負に帯電し、他方の端子は正に帯電する。また、容量素子16の一方の端子と同一ノードであるワード線19及びトランジスタ17のゲート端子は、負に帯電する。なお、この時、トランジスタ17は、オフ状態となる。図4Aは、第1の移行期間における本実施の形態の半導体装置を示す図である。第1の移行期間において、電源回路22が出力する電源電位が低下する。具体的には、電源回路22が出力する電源電位が、電源回路11が出力する電源電位とトランジスタ21のしきい値電圧の和よりも小さい電源電位となる。例えば、電源回路11の出力する電源電位が-2Vであり、且つトランジスタ21のしきい値電圧が-1Vであれば、電源回路22が出力する電源電位は、-3Vよりも低電位となるようにする。これにより、トランジスタ21がオフ状態となる。そのため、ワード線19、容量素子16の一方の端子、及びトランジスタ17のゲート端子は、浮遊状態となる。図4Bは、第2の移行期間における本実施の形態の半導体装置を示す図である。第2の移行期間において、スイッチ31は、オフ状態となる。この時、トランジスタ21は、オフ状態を維持する。そのため、スイッチ31のスイッチングが、ワード線19、容量素子16の一方の端子、及びトランジスタ17のゲート端子の電位に与える影響を低減することができる。図5Aは、第3の移行期間における本実施の形態の半導体装置を示す図である。第3の移行期間において、スイッチ32は、オフ状態となる。これにより、トランジスタ21のゲート端子、ソース端子、及びドレイン端子が浮遊状態となる。そのため、トランジスタ21がオン状態となる可能性がある。ただし、電源回路11とトランジスタ21のソース端子及びドレイン端子の一方の電気的な接続は遮断されている。これにより、仮にトランジスタ21がオン状態となっても、ワード線19、容量素子16の一方の端子及びトランジスタ17のゲート端子の電位に与える影響を低減することができる。図5Bは、書き込み期間における本実施の形態の半導体装置を示す図である。書き込み期間において、ワード線駆動回路12は、充電期間において出力する電源電位よりも高電位である電源電位を出力する。これにより、ワード線19、容量素子16の一方の端子、及びトランジスタ17のゲート端子の電位が、容量素子16の他方の端子との容量結合によって上昇する。この時、トランジスタ17は、オン状態となる。本実施の形態の半導体装置は、実施の形態1及び2に示した半導体装置が有する効果を有する。さらに、本実施の形態の半導体装置では、実施の形態2に示した半導体装置にスイッチ31、32を付加した半導体装置である。本実施の形態の半導体装置は、スイッチ31、32を上述したように制御することで、容量素子16の一方の端子及びトランジスタ17のゲート端子の電位の変動を低減することが可能である。そのため、本実施の形態の半導体装置は、記憶素子15における信号の入力及び保持を、実施の形態1又は2に示した半導体装置よりも正確に行うことが可能である。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態4本実施の形態では、記憶装置を有する半導体装置の一例について図6を参照して説明する。具体的には、実施の形態1~3に示した半導体装置が有する記憶素子の一例について図6を参照して説明する。図6Aは、記憶素子15の構成の一例を示す図である。記憶素子15は、トランジスタ17と、信号保持部18とを有する。さらに、信号保持部18は、ゲート端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が接地されたトランジスタ61と、一方の端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が接地された容量素子62と、ゲート端子が制御端子に電気的に接続され、ソース端子及びドレイン端子の一方がトランジスタ61のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が出力端子に電気的に接続されたトランジスタ63とを有する。図6Aに示す記憶素子15では、実施の形態1~3において説明したように、書き込み期間において、トランジスタ17がオン状態となり、信号が信号保持部18に入力される。具体的には、当該信号が、トランジスタ61のゲート端子及び容量素子62の一方の端子に入力される。なお、当該信号は、2値の信号トランジスタ61のしきい値電圧よりも高い電位、及びトランジスタ61のしきい値電圧よりも低い電位によって構成される信号である。すなわち、当該信号が2値のいずれであるかによって、トランジスタ61の状態オン状態又はオフ状態が決まる。図6Aに示す記憶素子15から信号の読み出しを行う読み出し期間において、制御端子からトランジスタ63のゲート端子に高電位の信号が入力され、トランジスタ63がオン状態となる。この時、トランジスタ61を抵抗器の一つとする分圧回路を構成することによって、記憶素子15において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号は、トランジスタ61がオン状態であれば低電位となり、トランジスタ61がオフ状態であれば高電位となる。当該出力信号を判別することにより、記憶素子15に保持される信号を判別することができる。図6Bは、記憶素子15の構成の一例を示す図である。記憶素子15は、トランジスタ17と、信号保持部18とを有する。さらに、信号保持部18は、一方の端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が接地された容量素子64を有する。なお、トランジスタ17のソース端子及びドレイン端子の一方は、記憶素子15の入出力端子として機能する。図6Bに示す記憶素子15では、実施の形態1~3において説明したように、書き込み期間において、トランジスタ17がオン状態となり、信号が信号保持部18に入力される。具体的には、当該信号が、容量素子64の一方の端子に入力される。図6Bに示す記憶素子15から信号の読み出しを行う読み出し期間において、書き込み期間と同様にトランジスタ17がオン状態となる。この時、容量素子64が保持する信号がトランジスタ17のソース端子及びドレイン端子の一方の端子から出力される。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態5本実施の形態では、記憶装置を有する半導体装置の一例について図7~9を参照して説明する。具体的には、複数の記憶素子を有する半導体装置の一例について図7~9を参照して説明する。図7は、本実施の形態の半導体装置の構成を示す図である。図7に示す半導体装置は、マトリクス状に配列された複数の記憶素子15と、マトリクス状に配列した複数の記憶素子15のうち、ある行に配列された複数の記憶素子15が有するトランジスタ17のゲート端子に電気的に接続する複数のワード線71と、マトリクス状に配列された複数の記憶素子15のうち、ある列に配列した複数の記憶素子15が有するトランジスタ17のソース端子及びドレイン端子の一方に電気的に接続する複数のビット線72とを有する。なお、複数のワード線71の各々の電位は、電源回路11、ワード線駆動回路12、スイッチ14、容量素子16によって制御される。また、複数のビット線72の各々にはビット線駆動回路13から信号が入力される。本実施の形態の半導体装置は、実施の形態1で説明したように動作することで、各記憶素子15が有するトランジスタ17がデプレッション型トランジスタであったとしても、トランジスタ17のスイッチングを容易に制御することができる。その結果、記憶素子15における信号の入力及び保持を正確に行うことができる。以下では、本実施の形態の半導体装置が有する複数の記憶素子15の具体的な構成及び読み出し期間における動作について説明する。図8は、複数の記憶素子15の構成の一例を示す図である。記憶素子15は、トランジスタ17と、信号保持部18とを有する。さらに、信号保持部18は、ゲート端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続されたトランジスタ81と、一方の端子がトランジスタ17のソース端子及びドレイン端子の他方並びにトランジスタ81のゲート端子に電気的に接続された容量素子82とを有する。加えて、記憶素子15が有するトランジスタ81のソース端子及びドレイン端子の一方は、列方向に隣接する記憶素子15が有するトランジスタ81のソース端子及びドレイン端子の他方に電気的に接続する。なお、同じ列に配列された記憶素子15において、一端に位置する記憶素子15が有するトランジスタ81のソース端子及びドレイン端子の一方は、接地され、他端に位置する記憶素子15が有するトランジスタ81のソース端子及びドレイン端子の他方は、出力端子に電気的に接続される。また、複数の記憶素子15が有する容量素子82の他方の端子は、それぞれ制御端子に電気的に接続される。図8に示す複数の記憶素子15の各々では、実施の形態1において説明したように、書き込み期間において、トランジスタ17がオン状態となり、信号が信号保持部18に入力される。具体的には、当該信号が、トランジスタ81のゲート端子及び容量素子82の一方の端子に入力される。なお、当該信号は、2値の信号トランジスタ81のしきい値電圧よりも高い電位、及びトランジスタ81のしきい値電圧よりも低い電位によって構成される信号である。すなわち、当該信号が2値のいずれであるかによって、トランジスタ81の状態オン状態又はオフ状態が決まる。次いで、図8に示す複数の記憶素子15のうち選択された一つの記憶素子15から信号の読み出しを行う読み出し期間における動作について述べる。まず、選択された一つの記憶素子15が有するトランジスタ81のソース端子及びドレイン端子の一方に接地電位を与え、且つソース端子及びドレイン端子の他方を出力端子に電気的に接続させる。すなわち、列方向に配列された複数の記憶素子15のうち、選択された一つの記憶素子15以外の全ての記憶素子15が有するトランジスタ81をオン状態とする。具体的には、複数の記憶素子15が有する容量素子82の他方の端子に制御端子から高電位を入力する。これにより、容量素子82の一方の端子及びトランジスタ81のゲート端子の電位が、容量結合によって上昇する。ここで、当該電位をトランジスタ81のしきい値電圧よりも高電位とすることで、トランジスタ81をオン状態とすることができる。この時、選択された一つの記憶素子15が有するトランジスタ81を抵抗器の一つとする分圧回路を構成することによって、記憶素子15において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号が、選択された一つの記憶素子15が有するトランジスタ81がオン状態であれば低電位となり、選択された一つの記憶素子15が有するトランジスタ81がオフ状態であれば高電位となる。当該出力信号を判別することにより、選択された一つの記憶素子15に保持される信号を判別することができる。図9は、複数の記憶素子15の構成の一例を示す図である。記憶素子15は、トランジスタ17と、信号保持部18とを有する。さらに、信号保持部18は、ゲート端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続されたトランジスタ91と、一方の端子がトランジスタ17のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が読み出しワード線93に電気的に接続された容量素子92とを有する。なお、読み出しワード線93の各々は、ある行に配列された全ての記憶素子15が有する容量素子92の他方の端子に電気的に接続される。加えて、ある列に配列された全ての記憶素子15が有するトランジスタ91のソース端子及びドレイン端子の一方は、接地され、ソース端子及びドレイン端子の他方は、特定の出力端子に電気的に接続される。図9に示す複数の記憶素子15の各々では、実施の形態1において説明したように、書き込み期間において、トランジスタ17がオン状態となり、信号が信号保持部18に入力される。具体的には、当該信号が、トランジスタ91のゲート端子及び容量素子92の一方の端子に入力される。なお、当該信号は、2値の信号トランジスタ91のしきい値電圧よりも高い電位、及びトランジスタ91のしきい値電圧よりも低い電位によって構成される信号である。すなわち、当該信号が2値のいずれであるかによって、トランジスタ91の状態オン状態又はオフ状態が決まる。以下に、図9に示す複数の記憶素子15のうち選択された一つの記憶素子15から信号の読み出しを行う読み出し期間における動作について述べる。まず、出力端子が、選択された一つの記憶素子15以外の複数の記憶素子15を介して接地されないようにする。すなわち、列方向に配列された複数の記憶素子15のうち、選択された一つの記憶素子15以外の全ての記憶素子15が有するトランジスタ91をオフ状態とする。具体的には、複数の記憶素子15が有する容量素子92の他方の端子に読み出しワード線93から低電位を入力する。これにより、容量素子92の一方の端子及びトランジスタ91のゲート端子の電位が、容量結合によって低下する。ここで、当該電位をトランジスタ91のしきい値電圧よりも低電位とすることで、選択された一つの記憶素子15と同じ列に配列された全ての記憶素子15が有するトランジスタ91をオフ状態とすることができる。この時、選択された一つの記憶素子15が有するトランジスタ91を抵抗器の一つとする分圧回路を構成することによって、記憶素子15において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号が、トランジスタ91がオン状態であれば低電位となり、トランジスタ91がオフ状態であれば高電位となる。当該出力信号を判別することにより、選択された一つの記憶素子15に保持される信号を判別することができる。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態6本実施の形態では、実施の形態1~5に示した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタを有する半導体装置の一例について示す。<構成例>本実施の形態の半導体装置の断面図を図10に示す。図10に示すトランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120bこれらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域116上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極層110aと、不純物領域114aと電気的に接続するソース電極層130aと、不純物領域114bと電気的に接続するドレイン電極層130bとを有する。なお、ゲート電極層110aの側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bを有し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極層130a、ドレイン電極層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、一対の金属化合物領域124a、124bの一方と電気的に接続されている。つまり、ソース電極層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン電極層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。また、後述するトランジスタ164の下層には、ゲート絶縁層108aと同一材料からなる絶縁層108b、ゲート電極層110aと同一材料からなる電極層110b、並びにソース電極層130a及びドレイン電極層130bと同一材料からなる電極層130cが設けられている。図10に示すトランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース電極層142aと、ドレイン電極層142bとを有する。ここで、ゲート電極層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート電極層136dと同様に、トランジスタ160が有する、ソース電極層130aに接する電極層136a及びドレイン電極層130bに接する電極層136bが形成されている。また、電極層130cに接する電極層136cが形成されている。また、トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース電極層142a及びドレイン電極層142bにまで達する開口が設けられており、当該開口を通じて、ソース電極層142aに接する電極層150d、ドレイン電極層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a、電極層136bに接する電極層150b、及び電極層136cに接する電極層150cが形成されている。ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下である。なお、酸化物半導体層140の水素濃度は、5×1018atoms/cm3以下であることが望ましく、5×1017atoms/cm3以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。例えば、ドレイン電圧Vdが1Vまたは10Vの場合、リーク電流は1×10-13[A]以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと接しており、電極層154dは電極層150eと接している。本実施の形態で示すトランジスタ160が有するソース電極層130aは、上層領域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続している。そのため、トランジスタ160のソース電極層130aは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ160が有するドレイン電極層130bについても同様に、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。なお、図10には図示していないが、トランジスタ160が有するゲート電極層110aが、上層領域に設けられた電極層を介して、トランジスタ164が有する電極層のいずれかと電気的に接続する構成にすることもできる。同様に、本実施の形態で示すトランジスタ164が有するソース電極層142aは、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そのため、トランジスタ164のソース電極層142aは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ160のゲート電極層110a、ソース電極層130a、又はドレイン電極層130bと電気的に接続させることが可能である。なお、図10には図示していないが、トランジスタ164が有するゲート電極層136d又はドレイン電極層142bが、下層領域に設けられた電極層を介して、トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもできる。上述したトランジスタ160及びトランジスタ164を適宜設けることによって、実施の形態1~5に示した半導体装置が有するトランジスタを構成することができる。なお、実施の形態1~5に示した半導体装置が有するトランジスタ17図1参照、及び実施の形態2、3に示した半導体装置が有するトランジスタ21図2参照としては、酸化物半導体を具備するトランジスタ164を適用することが好ましい。トランジスタ164は、トランジスタ160よりもリーク電流が少ない。そのため、トランジスタ17、21としてトランジスタ164を適用することで、記憶素子15における信号の保持をより長期間に渡って正確に行うことが可能となる。<作製工程例>次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図11を参照しながら説明し、その後、トランジスタ164の作製方法について図12および図13を参照しながら説明する。まず、半導体材料を含む基板100を用意する図11A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図11A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより分離された半導体領域104が形成される図11B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図11B参照。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPChemicalMechanicalPolishingなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108a、ゲート電極層110aを形成する図11C参照。次に、ゲート電極層110aを覆う絶縁層112を形成する図11C参照。そして、半導体領域104に硼素B、リンP、ヒ素Asなどを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する図11C参照。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁層108a下部には、チャネル形成領域116が形成される図11C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図11D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート電極層110aの上面と、一対の不純物領域114a、114bの上面を露出させると良い。次に、ゲート電極層110a、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素B、リンP、ヒ素Asなどを添加して、一対の高濃度不純物領域120a、120bを形成する図11E参照。その後、上記絶縁層を除去し、ゲート電極層110a、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する図11E参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される図11F参照。なお、ゲート電極層110aとして多結晶シリコンなどを用いる場合には、ゲート電極層110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図11G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース電極層130a、ドレイン電極層130bを形成する図11H参照。ソース電極層130a及びドレイン電極層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。なお、ソース電極層130a及びドレイン電極層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極層130a及びドレイン電極層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、一対の金属化合物領域124a、124bと接触するソース電極層130a及びドレイン電極層130bのみを示しているが、この工程において、配線として機能する電極層例えば、図10における電極層130cなどをあわせて形成することができる。ソース電極層130a及びドレイン電極層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。次に、図12および図13を用いて、層間絶縁層128上にトランジスタ164を作製する工程について説明する。なお、図12および図13は、層間絶縁層128上の各種電極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128、ソース電極層130a、ドレイン電極層130b、電極層130c上に絶縁層132を形成する図12A参照。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、絶縁層132に対し、ソース電極層130a、ドレイン電極層130b、および電極層130cにまで達する開口を形成する。この際、後にゲート電極層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する図12B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。より具体的には、例えば、PVD法により開口を含む領域にチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層ここでは、ソース電極層130a、ドレイン電極層130b、電極層130cなどとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、電極層136c、ゲート電極層136dを形成する図12C参照。なお、上記導電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート電極層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート電極層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート電極層136dを覆うように、ゲート絶縁層138を形成する図12D参照。ゲート絶縁層138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シランSiH4、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体高純度化された酸化物半導体は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品質化が要求されることになる。例えば、μ波2.45GHzを用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。さらに、85°C、2×106V/cm、12時間のゲートバイアス熱ストレス試験BT試験においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界B:バイアスと高温T:温度により切断され、生成された不対結合手がしきい値電圧Vthのドリフトを誘発することとなる。これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジスタを得ることが可能である。次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する図12E参照。酸化物半導体層としては、In-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、In-Zn-O系、Sn-Zn-O系、Al-Zn-O系、In-O系、Sn-O系、Zn-O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてIn-Ga-Zn-O系の酸化物半導体ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を2重量以上10重量以下含むターゲットを用いて酸化物半導体層を形成しても良い。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む酸化物半導体ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比]などを用いることもできる。また、In、Ga、およびZnを含む酸化物半導体ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。酸化物半導体ターゲットの充填率は90以上100以下、好ましくは95以上例えば99.9である。充填率の高い酸化物半導体ターゲットを用いることにより、緻密な酸化物半導体層が形成される。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度望ましくは数ppb程度にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流DC電力が0.5kW、雰囲気が酸素酸素流量比率100雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定する。ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などなどがある。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いても良い。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製などのエッチング液を用いてもよい。次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450°Cにおいて1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。なお、第1の熱処理は、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90以上、または80以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体例えば、酸化物半導体層の表面に微結晶粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In-Ga-Zn-O系の酸化物半導体ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極層及びドレイン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層140に接するように、ソース電極層142a及びドレイン電極層142bを形成する図12F参照。ソース電極層142a及びドレイン電極層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。当該導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。ここで、エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。トランジスタのチャネル長Lは、ソース電極層142aの下端部と、ドレイン電極層142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、酸化物半導体層140とソース電極層142aの間、又は酸化物半導体層140とドレイン電極層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極層142a及びドレイン電極層142bを形成するための金属層とは、連続して形成すること連続成膜が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状階段状となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する図12G参照。保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300°C以下とするのが好ましく、雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または希ガス代表的にはアルゴンと酸素の混合雰囲気とするのが好適である。保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水H2Oなど水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度ppm程度望ましくは、濃度ppb程度にまで除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うのが望ましい。例えば、窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。次に、保護絶縁層144上に、層間絶縁層146を形成する図13A参照。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極層136a、電極層136b、電極層136c、ソース電極層142a、ドレイン電極層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する図13B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極ここでは、電極層136a、電極層136b、電極層136c、ソース電極層142a、ドレイン電極層142bとの接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する図13C参照。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154c、電極層154dを形成する図13D参照。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。上述のような方法でトランジスタ164を作製した場合、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下となり、また、トランジスタ164のオフ電流は1×10-13[A]以下となる。<変形例>図14乃至図17には、トランジスタ164の構成の変形例を示す。つまり、トランジスタ160の構成は上記と同様である。図14には、酸化物半導体層140の下にゲート電極層136dを有し、ソース電極層142a及びドレイン電極層142bの端面が、酸化物半導体層140と下側表面において接する構成のトランジスタ164を示す。図14に示す構成と図10に示す構成の大きな相違点として、ソース電極層142a及びドレイン電極層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図10に示す構成では、酸化物半導体層140の上側表面において、ソース電極層142a及びドレイン電極層142bと接するのに対して、図14に示す構成では、酸化物半導体層140の下側表面において、ソース電極層142a及びドレイン電極層142bと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図10と同様である。具体的には、図14に示すトランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、を有する。また、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。図15には、酸化物半導体層140の上にゲート電極層136dを有するトランジスタ164を示す。ここで、図15Aは、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図15Bは、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。図10又は図14に示す構成と図15に示す構成の大きな相違点は、酸化物半導体層140の上にゲート電極層136dを有する点である。また、図15Aに示す構成と図15Bに示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図10などと同様である。具体的には、図15Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極層136dと、を有する。また、図15Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、酸化物半導体層140、ソース電極層142a、及びドレイン電極層142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層136dと、を有する。なお、図15に示す構成では、図10に示す構成などと比較して、構成要素が省略される場合がある例えば、電極層150aや、電極層154aなど。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図10などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図16には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート電極層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層136dなどを形成することが可能である。図16Aに示す構成と図16Bに示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7などと同様である。具体的には、図16Aに示すトランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、を有する。また、図16Bに示すトランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート電極層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、を有する。なお、図16に示す構成においても、図10に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。図17には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート電極層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層136dなどを形成することが可能である。図17Aに示す構成と図17Bに示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7などと同様である。具体的には、図17Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、ソース電極層142a、ドレイン電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層136dと、を有する。また、図17Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a、ドレイン電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられたゲート電極層136dと、を有する。なお、ゲート電極層136dは、ゲート絶縁層138を介して、酸化物半導体層140と重畳する領域に設けられる。なお、図17に示す構成においても、図10に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。本実施の形態では、トランジスタ160上にトランジスタ164を積層して形成する例について説明したが、トランジスタ160及びトランジスタの構成はこれに限られるものではない。例えば、同一平面上にP型トランジスタ及びN型トランジスタを形成することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設けても良い。上述したトランジスタ164を実施の形態1~5に示した半導体装置が有するトランジスタ17図1参照、及び実施の形態2、3に示した半導体装置が有するトランジスタ21図2参照として適用することが好ましい。トランジスタ164は、トランジスタ160よりもリーク電流が少ない。そのため、トランジスタ17、21としてトランジスタ164を適用することで、記憶素子15における信号の保持をより長期間に渡って正確に行うことが可能となる。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態7本実施形態は上記実施の形態に示した記憶装置を有する半導体装置の使用例として、RFIDRadioFrequencyIdentificationタグ500を示す図18参照。RFIDタグ500は、アンテナ回路501及び信号処理回路502を有する。信号処理回路502は、整流回路503、電源回路504、復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512を有する。メモリ回路509は上記実施の形態に示した半導体装置を有する。アンテナ回路501によって受信された通信信号は復調回路505に入力される。受信される通信信号、すなわちアンテナ回路501とリーダ/ライタ間で送受信される信号の周波数は極超短波帯においては13.56MHz、915MHz、2.45GHzなどがあり、それぞれISO規格などで規定される。もちろん、アンテナ回路501とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz~3THz、ミリ波である30GHz~300GHz、マイクロ波である3GHz~30GHz、極超短波である300MHz~3GHz、超短波である30MHz~300MHzのいずれの周波数も用いることができる。また、アンテナ回路501とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。発振回路506から出力された発振信号は、クロック信号として論理回路507に供給される。また、変調された搬送波は、復調回路505で復調される。復調後の信号も論理回路507に送られ解析される。論理回路507で解析された信号は、メモリコントロール回路508に送られる。メモリコントロール回路508は、メモリ回路509を制御し、メモリ回路509に記憶されたデータを取り出し、論理回路510に送る。論理回路510に送られた信号は論理回路510でエンコード処理されたのちアンプ511で増幅され、その信号によって変調回路512は搬送波に変調をかける。この変調された搬送波によりリーダ/ライタがRFIDタグ500からの信号を認識する。整流回路503に入った搬送波は整流された後、電源回路504に入力される。このようにして得られた電源電圧を電源回路504より復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに供給する。信号処理回路502とアンテナ回路501におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路502をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路502の一面を電極にしてアンテナに貼り付ける。信号処理回路502とアンテナとの貼り付けにはACFanisotropicconductivefilm:異方性導電性フィルムを用いることができる。アンテナは、信号処理回路502と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路503は、アンテナ回路501が受信する搬送波により誘導される交流信号を直流信号に変換する。RFIDタグ500はバッテリー561を有してもよい図19参照。整流回路503から出力される電源電圧が、信号処理回路502を動作させるのに十分でないときには、バッテリー561からも信号処理回路502を構成する各回路復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに電源電圧を供給する。整流回路503から出力される電源電圧のうちの余剰分をバッテリー561に充電すれば良い。RFIDタグにアンテナ回路501及び整流回路503とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー561に蓄えるエネルギーを得ることができる。バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。実施の形態8本実施の形態では、上記の実施の形態に示した半導体装置の使用例について図20を参照して説明する。図20に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図20A参照、記録媒体DVDソフトやビデオテープ等、図20B参照、包装用容器類包装紙やボトル等、図20C参照、乗り物類自転車等、図20D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン受像機、または携帯電話等の物品、若しくは各物品に取り付ける荷札図20E、図20F参照等に設けて使用することができる。半導体装置1500は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置1500は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置1500を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置1500を取り付けることにより、盗難などに対するセキュリティを高めることができる。以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。