半導体基板の主面の第1方向に延在する第1配線と、前記第1配線上に交互に積層されたN1層N≧1の第1絶縁膜およびN層の第1半導体層からなる積層体と、前記積層体上に形成され、前記第1方向と直交する第2方向に延在する第2配線と、前記第1配線と前記第2配線の交点に設けられたポリシリコンダイオードと、前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第2絶縁膜、第1チャネル層、第2チャネル層および抵抗変化材料層と、を有し、前記第1配線および前記第2配線は、前記ポリシリコンダイオード、前記第2チャネル層および前記第1チャネル層を介して電気的に接続されており、前記接続孔の内壁に垂直な方向において、前記第1チャネル層および前記第2チャネル層の合計の膜厚は、前記第1チャネル層および前記第2チャネル層を空乏化することができる膜厚であることを特徴とする不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第2チャネル層の膜厚は前記第1チャネル層の膜厚よりも大きいことを特徴とする請求項1記載の不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第1チャネル層および前記第2チャネル層の合計の膜厚は30nm以下であることを特徴とする請求項1記載の不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第1チャネル層および前記第2チャネル層の合計の膜厚は20nm以下であることを特徴とする請求項1記載の不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第1チャネル層の膜厚は10nm以下であることを特徴とする請求項1記載の不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第1チャネル層の膜厚は5nm以下であることを特徴とする請求項1記載の不揮発性記憶装置。前記接続孔の内壁に垂直な方向において、前記第1チャネル層の膜厚は3nm以上であることを特徴とする請求項1記載の不揮発性記憶装置。前記第1チャネル層と前記ポリシリコンダイオードの上面との間には前記第2絶縁膜が介在しており、前記第2チャネル層の下面は前記ポリシリコンダイオードの上面と接していることを特徴とする請求項1記載の不揮発性記憶装置。前記抵抗変化材料層は相変化材料を含むことを特徴とする請求項1記載の不揮発性記憶装置。電気的に記憶情報を書き換えることが可能な相変化メモリの構造として、特許文献1および2に記載されているようなメモリセル構造が考えられる。しかし、特許文献1に係る発明は、トランジスタと相変化材料層との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。また、別の課題として、特許文献1に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設ける必要があり、チップ面積が大きくなる問題がある。特許文献2に係る発明は、基板の主面に沿う第1方向において選択素子を最小ピッチで配置可能だが、第1方向に直交する第2方向において選択素子は最小ピッチよりも大きくなり、セル面積が大きくなる問題がある。また、別の課題として、チャネルシリコン膜の膜厚に関する記載がなく、2層のチャネルシリコン膜の膜厚に起因して生じる課題については考慮されていない。本発明の目的は、高密度高信頼の不揮発性記憶装置を実現することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願の一発明による不揮発性記憶装置は、半導体基板の主面の第1方向に延在する第1配線と、前記第1配線上に交互に積層されたN1層N≧1の第1絶縁膜およびN層の第1半導体層からなる積層体と、前記積層体上に形成され、前記第1方向と直交する第2方向に延在する第2配線と、前記第1配線と前記第2配線の交点に設けられたポリシリコンダイオードと、前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第2絶縁膜、第1チャネル層、第2チャネル層および抵抗変化材料層と、を有し、前記第1配線および前記第2配線は、前記ポリシリコンダイオード、前記第2チャネル層および前記第1チャネル層を介して電気的に接続されており、前記接続孔の内壁に垂直な方向において、前記第1チャネル層および前記第2チャネル層の合計の膜厚は、前記第1チャネル層および前記第2チャネル層を空乏化することができる膜厚を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、不揮発性記憶装置の密度および信頼性を向上することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。本実施の形態の不揮発性記憶装置の全体像である半導体チップの平面図を図1に示す。図1に示すように本実施の形態の不揮発性記憶装置は、I/Oインタフェース51、メモリセルアレイ52、電源53~56、電圧セレクタ57、配線セレクタ58、制御部59、読取り部60を有するものである。I/Oインタフェース51は外部とのデータのやり取りを行うための入出力バッファなどを備える装置であり、メモリセルアレイ52は後述する相変化メモリを有する記憶素子である。電圧セレクタ57は、異なる複数の電圧をメモリセルアレイ52に供給するために設けられた複数の電源53~56のうちのいずれかの電圧を選ぶ役割を有し、配線セレクタ58は電圧セレクタ57からの出力の接続先をメモリセルアレイ52内のビット線またはワード線などの配線のうちから選ぶ役割を有しており、配線セレクタ58にはセンスアンプなどを有する読取り部60が接続されている。制御部59は装置全体の制御を行う役割を有している。図1に示すように、I/Oインタフェース51は制御部59に接続され、制御部59はI/Oインタフェース51、電圧セレクタ57、配線セレクタ58、読取り部60、メモリセルアレイ52および電源53~56のそれぞれに接続されている。電源53~56のそれぞれは制御部59と電圧セレクタ57とに接続され、電圧セレクタ57は制御部59、電源53~56および配線セレクタ58に接続されている。配線セレクタ58は電圧セレクタ57、制御部59、読取り部60およびメモリセルアレイ52に接続され、読取り部60は配線セレクタ58および制御部59に接続され、メモリセルアレイ52は配線セレクタ58および制御部59に接続されている。図1に示す不揮発性記憶装置の外部の装置図示しないからI/Oインタフェース51へデータの入力がある場合、制御部59は、電圧セレクタ57によりデータの書き込み用の電圧を選び、電源53~56のいずれかを用いて電圧パルスを生成し、配線セレクタ58を用いてメモリセルアレイ52の所定の配線に電圧パルスを供給する動作を行う。これにより、メモリセルアレイ52内の相変化メモリセルに前記データを書き込む。外部装置から、データの読み出しの信号がI/Oインタフェース51へ入力されると、制御部59は、電圧セレクタ57によりデータの読み出し用の電圧を選び、電源53~56のいずれかを用いて電圧を生成し、配線セレクタ58を用いてメモリセルアレイ52の所定の配線に電圧を供給する動作を行う。電圧を供給した結果、読み出された電流は読取り部60で読み取られ、この電流がメモリセルアレイ52に記憶された情報として制御部59およびI/Oインタフェース51を介して外部装置へ供給される。図2は本実施の形態の相変化メモリの俯瞰図であり、メモリセルアレイMA、配線、コンタクトプラグの一部が示されている。図2に示す相変化メモリは図1に示すメモリセルアレイ52内に設けられた記憶装置の一部を示すものである。図2に示す破線で囲まれた範囲の直下の領域には、相変化メモリの複数のメモリセル図示しないを含むメモリセルアレイMAが形成されている。メモリセルアレイMAの直下には、半導体基板図示しないと、金属配線からなり半導体基板の主面に沿う第1方向に延在する複数のワード線2とが形成され、第1方向に直交し、半導体基板の主面に沿う方向である第2方向に並んで配置された複数のワード線2のそれぞれの下部には、各ワード線2と配線セレクタ58図1参照とを接続するコンタクトプラグWLCが形成されている。ワード線2とメモリセルアレイMAとの間には、ワード線2の上面側から順に、p型不純物例えばBホウ素がドープ導入されたポリシリコン層4pと不純物が殆ど含まれないポリシリコン層5pとn型不純物例えばPリンがドープされたポリシリコン層6pとが積層された柱状の積層体からなるポリシリコンダイオードPDが、所定の間隔を空けて第1方向に並んで複数配置されている。メモリセルアレイMAは、半導体基板側から順に積層された層間絶縁膜11、ゲートポリシリコン層21p、層間絶縁膜12、ゲートポリシリコン層22p、層間絶縁膜13、ゲートポリシリコン層23p、層間絶縁膜14、ゲートポリシリコン層24pおよび層間絶縁膜15を有しており、メモリセルアレイMA上にはゲート配線GL1、GL2、GL3およびGL4が形成されている。ゲートポリシリコン層21pとゲート配線GL1とはコンタクトプラグGC1により接続され、ゲートポリシリコン層22pとゲート配線GL2とはコンタクトプラグGC2により接続され、ゲートポリシリコン層23pとゲート配線GL3とはコンタクトプラグGC3により接続され、ゲートポリシリコン層24pとゲート配線GL4とはコンタクトプラグGC4により接続されている。ゲート配線GL1~GL4には、ゲート配線GL1~GL4と図1に示す配線セレクタ58とを接続するコンタクトプラグGLC1、GLC2、GLC3およびGLC4が接続されている。メモリセルアレイMAの上部には、第2方向に延在する金属配線からなるビット線3が第1方向に並んで複数配置されており、各ビット線3の下部には、各ビット線3と図1に示す配線セレクタ58とを接続する複数のコンタクトプラグBLCが形成されている。図3は、図2に示す構造のうちのメモリセルアレイMAの部分を抜き出して示した、相変化メモリの俯瞰図である。図3に示すように、半導体基板図示しないの主面側から順に積層された層間絶縁膜11、ゲートポリシリコン層21p、層間絶縁膜12、ゲートポリシリコン層22p、層間絶縁膜13、ゲートポリシリコン層23p、層間絶縁膜14、ゲートポリシリコン層24pおよび層間絶縁膜15からなる積層膜には、層間絶縁膜15の上面から層間絶縁膜11の下面まで貫通する孔接続孔が複数形成されている。つまり、メモリアレイMA内には、N1層N≧1の層間絶縁膜およびN層の半導体層からなる積層体が設けられている。接続孔は平面視において複数のワード線2および複数のビット線3が重なる位置に形成されており、第1方向および第2方向に並んでマトリクス状に配置されている。つまり、接続孔はワード線2とビット線3とが平面視において交差する領域交点において、ワード線2とビット線3との間に形成されている。各接続孔の直下であってワード線2の直上にはポリシリコンダイオードPDが形成されており、接続孔の底部ではポリシリコンダイオードPDの上面が露出している。各接続孔内には各接続孔の内壁側から順にゲート絶縁膜9、チャネルシリコン膜8a、チャネルシリコン膜8b、相変化材料層7が形成されている。なお、チャネルシリコン膜8a、8bは不純物が導入されていないノンドープのポリシリコン膜により形成されている。接続孔の底部においてポリシリコンダイオードPDの上面にはゲート絶縁膜9およびチャネルシリコン膜8bが接している。チャネルシリコン膜8a、8bとビット線3との間にはポリシリコン層38pが形成されており、チャネルシリコン膜8a、8bとビット線3とを電気的に接続している。ポリシリコン層38pは不純物が高濃度で導入されている導電層である。また、相変化材料層7の上面はビット線3と直接接している。また、図示はされていないが、隣り合うポリシリコンダイオードPD同士の間には層間絶縁膜32図4、図5参照が埋め込まれている。相変化メモリは、電流により抵抗値を変化させることが可能な材料例えばカルコゲナイドchalcogenideを用いた記憶素子であり、本実施の形態では、ワード線およびビット線の二つの金属電極の間に記憶素子である相変化材料カルコゲナイドと選択素子ポリシリコンダイオードPDを配置した相変化メモリを用いている。相変化材料層7は選択配線であるワード線2およびビット線3の交点に形成された接続孔内に配置され、接続孔の下部にはポリシリコンダイオードPDが設けられている。ワード線2およびビット線3は、ポリシリコンダイオードPDと、接続孔内のチャネルシリコン膜8a、8bとを介して電気的に接続されている。Ge2Sb2Te5などのカルコゲナイドの抵抗値は、印加電流により生じるジュール熱により、カルコゲナイドをアモルファス非結晶状態と結晶状態とに状態変化させることで変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。相変化メモリの書換え動作では、記憶情報に応じて、印加電流が制御される。リセット消去動作、すなわち情報0の書込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されることによって、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット書込動作、すなわち情報1の書込動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読出動作では、素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。ここで、図3の第1方向および第2方向のそれぞれにおいて接続孔は2F周期Fは最小加工寸法で配列されているため、相変化メモリの平面視におけるメモリセルサイズは4F2である。ここでは、第1方向における接続孔の幅はFであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間11~15およびゲートポリシリコン層21p~24pのそれぞれの第1方向の幅はFである。同様に、第2方向における接続孔の幅はFであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間11~15およびゲートポリシリコン層21p~24pのそれぞれの第2方向の幅はFである。また、ポリシリコンダイオードPDの第1方向および第2方向における幅はいずれもFであり、第1方向および第2方向に隣り合うポリシリコンダイオードPD同士の間の距離もFである。また、第2方向におけるワード線2の幅はFであり、第1方向におけるビット線3の幅はFである。なお、最小加工寸法は半導体装置の設計で用いられる最小の寸法であり、例えばゲート配線の幅または間隔などのことをいう。また、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜8aの膜厚は10nm以下であり、より好ましくは5nm以下であるものとする。また、前記膜厚は3nm以上であるものとする。さらに、同方向におけるチャネルシリコン膜8aおよびチャネルシリコン膜8bの合計の膜厚は30nm以下であるものとするが、20nm以下であればより好ましい。このように2層構造を有するチャネル層の膜厚を設定する理由については後に説明する。なお、本願でいうチャネル層チャネルシリコン膜の膜厚とは、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向における膜厚をいうものとする。図4および図5は、図3に示すメモリセルアレイMAの要部断面図を示している。図4に示す断面は図3のメモリセルアレイMAの下部に形成されたワード線2の延在方向第1方向に沿う面であって、半導体基板図示しないの主面に対して垂直な面における断面であり、図4に示す断面図にはワード線2が含まれている。図5に示す断面は図3のメモリセルアレイMAの上部に形成されたビット線3の延在方向第2方向に沿う面であって、半導体基板図示しないの主面に対して垂直な面における断面であり、図5に示す断面図にはビット線3が含まれている。なお、図3~図5には示していないが、チャネルシリコン膜8bと相変化材料層7との間には薄い絶縁膜を形成し、チャネルシリコン膜8bと相変化材料層7とが反応することを防止することが考えられる。また、チャネルシリコン膜8aおよびチャネルシリコン膜8b間には薄い自然酸化膜が形成されていることが考えられる。ただし、上述したチャネルシリコン膜8bおよび相変化材料層7間の絶縁膜はチャネルシリコン膜8bおよび相変化材料層7間の電気的導通を大きく妨げるものではなく、チャネルシリコン膜8aおよびチャネルシリコン膜8b間の酸化膜はチャネルシリコン膜8aおよびチャネルシリコン膜8b間の電気的導通を大きく妨げるものではないため、これらの絶縁膜により相変化メモリの動作が妨げられることはない。図6は図4および図5に示す相変化メモリに対応する等価回路図である。図6に示すように、ワード線WL1とビット線BL1との間には、ワード線WL1側からポリシリコンダイオードPD、メモリセルMC1、MC2、MC3およびMC4が順に直列に接続されている。ここでは、このように複数のメモリセルが一方向に複数連なって接続されている構造をチェイン構造と呼ぶものとする。図4および図5に示すように、選択トランジスタのゲート電極であるゲートポリシリコン層21p~24pのそれぞれの層の同じ高さのチャネルシリコン膜8a、8b、相変化材料層7およびゲートポリシリコン層21p~24pは相変化メモリのメモリセルMC1~MC4を構成している。すなわち、例えばメモリセルMC1はゲートポリシリコン層21pと、ゲートポリシリコン層21pを貫通する接続孔内の両壁のゲートポリシリコン層21p間に形成されたチャネルシリコン膜8a、8bおよび相変化材料層7により構成されている。同様に、メモリセルMC2はゲートポリシリコン層22p、チャネルシリコン膜8a、8bおよび相変化材料層7を有し、メモリセルMC3はゲートポリシリコン層23p、チャネルシリコン膜8a、8bおよび相変化材料層7を有し、メモリセルMC4はゲートポリシリコン層24p、チャネルシリコン膜8a、8bおよび相変化材料層7を有している。図4および図5の破線で囲まれた領域はそれぞれメモリセルMC1~MC4を示し、メモリセルMC1~MC4は各接続孔内においてポリシリコンダイオードPD上に縦に並んで形成されている。第1方向に沿う断面である図4に示すように、第1方向におけるポリシリコンダイオードPDの幅はFであり、ポリシリコンダイオードPDに隣接して形成された層間絶縁膜32の同方向における幅もFである。同様に、第2方向に沿う断面である図5に示すように、第2方向におけるポリシリコンダイオードPDの幅はFであり、ポリシリコンダイオードPDに隣接して形成された層間絶縁膜32の同方向における幅もFである。メモリセルMC1~MC4の選択トランジスタはチャネルシリコン膜8bとチャネルシリコン膜8a、ゲート絶縁膜9、およびゲートポリシリコン層21p~24pとで構成されている。例えば、メモリセルMC1の選択トランジスタSTR1図6参照はチャネルシリコン膜8b、チャネルシリコン膜8a、ゲート絶縁膜9およびゲートポリシリコン層21pにより構成されている。また、それぞれのメモリセルはそれぞれの選択トランジスタと相変化材料層7とで構成されている。すなわち、図6に示すように、破線で示すメモリセルMC1はゲート配線GL1に接続されたゲート電極を有する選択トランジスタSTR1に並列に接続された抵抗変化素子である相変化材料層PCD1により構成されている。同様に、メモリセルMC2~MC4のそれぞれにはゲート電極GL2~GL4が接続されており、メモリセルMC2~MC4のそれぞれは選択トランジスタとそれに並列接続された相変化材料層とを有する。動作時には、ゲート電極GL2~GL4に所定の電圧が供給されることで選択動作が行われる。なお、本実施の形態では半導体基板の主面に対して垂直な方向にメモリセルを4層積層する場合について説明したが、その層数は4層に限定されない。図4および図5に示すように、接続孔の底部ではチャネルシリコン膜8aとポリシリコンダイオードPDとの間にゲート絶縁膜9が介在しているため、チャネルシリコン膜8aはポリシリコンダイオードPDの上面に直接接していない。ただし、チャネルシリコン膜8aに隣接するチャネルシリコン膜8bはポリシリコンダイオードPDの上面に直接接しているため、チャネルシリコン膜8aはチャネルシリコン膜8bを介してポリシリコンダイオードPDと電気的に接続されている。また、相変化材料層7とポリシリコンダイオードPDとの間にはチャネルシリコン膜8bが介在しており、相変化材料層7はチャネルシリコン膜8bを介してポリシリコンダイオードPDに電気的に接続されている。ゲート絶縁膜9は接続孔の内壁から接続孔の底面にかけて連続的に形成されているため、図4および図5に示す断面においてはL字型の形状を有しており、チャネルシリコン膜8bは図4および図5に示す断面においてU字型の形状を有している。また、接続孔の底部において、ゲート絶縁膜9の側壁はチャネルシリコン膜8bの側壁に接している。図4に示す断面図では層間絶縁膜15上にはポリシリコン層38pおよびビット線3は形成されていないが、図5に示す断面図では層間絶縁膜15上にはポリシリコン層38pおよびビット線3が形成されている。これは、ビット線3が第2方向に延在する金属配線であり、ポリシリコン層38pはビット線3の直下に形成された膜だからである。相変化材料層7の直上にはポリシリコン層38pを貫通する孔が形成されており、前記孔内には例えばWタングステンなどからなるビット線3の一部が埋め込まれている。したがって、相変化材料層7はビット線3と直接接することでビット線3と電気的に接続されており、チャネルシリコン膜8aはチャネルシリコン膜8a上のポリシリコン層38pを介してビット線3に電気的に接続されている。チャネルシリコン膜8bは前記孔の下部においてビット線3の側壁に直接接触することでビット線3と電気的に接続されている。次に、相変化メモリの動作について説明する。一つのチェイン構造のうちの一つのメモリセルを選択する動作は以下のように行う。例えば、図6に示すメモリセルMC1を選択する場合、ゲート配線GL1には0Vを印加し、選択トランジスタSTR1をオフ状態にする。非選択のメモリセルが接続されているゲートポリシリコン層22p~24pには5Vを印加し、選択トランジスタをオン状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作時、セット動作時、読み出し動作時にそれぞれ5、4、2Vを印加する。非選択のメモリセルでは選択トランジスタがオン状態となるためチャネル層の抵抗が低くなる。この場合、非選択のメモリセルの相変化材料層PCD1図4に示す相変化材料層7の相状態に関わらず、電流はチャネルシリコン膜を流れる。選択されたメモリセルでは選択トランジスタがオフ状態であるためチャネル層の抵抗が高くなる。この場合、選択されたメモリセルの相変化材料層PCD1の相状態に関わらず、電流は相変化材料層PCD1を流れる。リセット動作、セット動作時には、選択されたメモリセルの相変化材料層PCD1に電流を流すことで相変化材料層PCD1の抵抗値を変化させる。ここでは、相変化材料層PCD1を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作をセット動作とし、低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作をリセット動作とする。アモルファス状態の相変化材料は、結晶化温度以上に加熱保持することで結晶状態にすることができ、また、結晶状態の相変化材料は、融点以上の温度まで加熱後、急冷することでアモルファス状態にすることができる。読出し動作時には、メモリセルを選択し、相変化材料層PCD1を流れる電流値を判定することで読出し動作を行う。以上のように、メモリセルを選択するためには、相変化材料層の相状態に関わらず、選択トランジスタによって電流パスを制御する必要がある。しかし、チャネルシリコン膜の膜厚が厚すぎるとオフリーク電流が増大し、電流パスの制御が困難となる。図7は選択トランジスタの電流電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。また、チャネルシリコン膜の膜厚が20nmのときの電流-電圧特性を実線で示し、当該膜厚が30nmのときの電流-電圧特性を二点鎖線で示し、当該膜厚が100nmのときの電流-電圧特性を破線で示し、選択トランジスタをオフ状態にするゲート電圧をVoffで示し、オン状態にする電圧をVonで示している。図7に示すように、チャネルシリコン膜の膜厚が大きいほど、ゲート電圧Voffにおける電流、つまりオフリーク電流は増加する。例えば、チャネルシリコン膜の膜厚が100nmのとき、選択トランジスタのオンオフ状態に関係なく、電流パスは常に選択トランジスタとなる。言い換えれば、チャネルシリコン膜の膜厚が100nmのとき、電流は常に相変化材料層ではなく選択トランジスタを流れる。このため、少なくともチャネルシリコン膜の膜厚は、空乏化可能な膜厚である30nm以下とし、選択動作が可能なオフリーク電流値を保つ必要がある。また、チャネルシリコン膜の膜厚を20nm以下とすることが好ましい。図7に示すように、チャネル層の膜厚が20nmのときにはオフリーク電流がさらに低減できるため、不揮発性記憶装置の信頼性を向上することができる。ここで、空乏化とは、ソースおよびドレインに挟まれた領域が空乏化し、空乏層がチャネル層の上面から下面まで達している状態をいう。本実施の形態におけるチャネル層の前記上面とは、図4に示すチャネルシリコン膜8aとゲート絶縁膜9との界面であり、チャネル層の前記下面とは、図4に示すチャネルシリコン膜8bと相変化材料層7との界面である。チャネルシリコン膜8a、8bの合計の膜厚が30nm以下であればチャネル層を空乏化することができる。なお、ここでいうソースは図4に示すポリシリコン層38pであり、ドレインは図4に示すポリシリコン層6pである。つまり、オフリーク電流を低減する観点から、チャネルシリコン膜8aおよびチャネルシリコン膜8bの合計膜厚は30nm以下とする必要があり、当該膜厚は20nm以下であることがより好ましい。また、接続孔の幅は最小加工寸法で形成されており、接続孔内の対向する内壁のそれぞれに形成される2層構造のチャネル層が共に30nmより大きい膜厚を有していると、接続孔内の相変化材料層7などの他の層の膜厚を十分に確保できず、接続孔内の構造体を相変化メモリとして動作させることが困難となる。したがって、接続孔内をチャネル層が占める割合が増加することを防ぐ観点からも、チャネルシリコン膜8aおよびチャネルシリコン膜8bの合計の膜厚は30nm以下であることが望ましい。一方で、チャネルシリコン膜8a図4参照およびチャネルシリコン膜8b図4参照の合計膜厚を一定としたとき、チャネルシリコン膜8aの膜厚の増大に伴って、選択トランジスタのオン電流は減少する問題がある。図8は図7と同様に選択トランジスタの電流-電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。ここではチャネルシリコン膜8aおよびチャネルシリコン膜8bの合計膜厚を一定とし、チャネルシリコン膜8aの膜厚が小さい場合の電流-電圧特性を実線で示し、チャネルシリコン膜8aの膜厚が前記実線の場合よりも大きい場合の電流-電圧特性を一点鎖線で示し、チャネルシリコン膜8aの膜厚が前記一点鎖線の場合よりもさらに大きい場合の電流-電圧特性を破線で示している。選択トランジスタをオフ状態にするゲート電圧をVoffで、オン状態にする電圧をVonで示している。図8に示すようにチャネルシリコン膜8aの膜厚が大きくなると選択トランジスタのオン電流が減少する。これは、ポリシリコンダイオードPDの上面に接して形成されるゲート絶縁膜9の幅、すなわち突き出し量が増大することに起因する。図10は比較例として示す相変化メモリの断面図であり、図10では図4に対応する位置での相変化メモリの断面を示している。図10に示す構造は図4に示す構造とほぼ同様の構造を有しているが、チャネルシリコン膜8aの膜厚が大きく、ゲート絶縁膜9の前記突き出し量が大きくなっている点で本実施の形態の相変化メモリと異なる。ゲート絶縁膜9の突き出し量は接続孔の内壁から接続孔の底面の中心に向かう方向におけるゲート絶縁膜9の長さであり、この長さはチャネルシリコン膜8aの膜厚によって決まる。これは、相変化メモリの製造工程において接続孔の内壁および底部に絶縁膜およびシリコン膜を順次形成した後、ドライエッチング法により接続孔の内壁に自己整合的に前記絶縁膜および前記シリコン膜を残すことで、前記絶縁膜からなるゲート絶縁膜9と前記シリコン膜からなるチャネルシリコン膜8aを形成するためである。つまり、接続孔の内壁に形成されたチャネルシリコン膜8aの直下にゲート絶縁膜9が残るため、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜8aの膜厚が厚いほどゲート絶縁膜9の突き出し量は大きくなる。図10に示す相変化メモリでは、図4に示す本実施の形態の相変化メモリに比べてチャネルシリコン膜8aの膜厚が大きいため、その下部のゲート絶縁膜9の突き出し量も大きくなっている。なお、上記ドライエッチング法を用いた除去工程では、接続孔の内壁に形成されたゲート絶縁膜9の側壁をチャネルシリコン膜8aが覆っているため、ドライエッチングによるゲート絶縁膜9へのダメージを防ぐことができ不揮発性記憶装置の信頼性を向上させている。選択トランジスタをオンとしチャネル層に電流パスを形成する場合、各選択トランジスタにおいて電流は主にチャネルシリコン膜のゲート電極に近い領域、すなわちゲート絶縁膜とチャネル層との界面の近傍を流れる。言い換えれば、選択トランジスタのチャネル層内を流れる電流は接続孔の内壁に沿って流れ、接続孔の内壁の近傍を流れる。そして、チャネルシリコン膜8aとポリシリコンダイオードPDとの間を電流が流れる際はチャネルシリコン膜8bを介して電流が流れる。このとき、前述したように主にチャネルシリコン膜8a内であって接続孔の内壁に近い領域を流れる電流は、チャネルシリコン膜8a内の底部であってチャネルシリコン膜8aとゲート絶縁膜9の上面との界面の近傍を導電経路として流れ、チャネルシリコン膜8bを介してポリシリコンダイオードPDに流れる。したがって、図10に示すようにゲート絶縁膜9の突き出し量が長いと、チャネルシリコン膜8a内において電流が接続孔の内壁側からチャネルシリコン膜8b側へ流れる経路が長くなることで、選択トランジスタのオン抵抗が増加する。上述したように突き出し量の長さはチャネルシリコン膜8aの膜厚が大きくなると長くなるため、図8に示すようにチャネルシリコン膜8aの膜厚が大きいほど選択トランジスタのオン電流が低下する問題が生じる。これに対し、本実施の形態の不揮発性記憶装置では、図4に示すようにチャネルシリコン膜8aの膜厚は10nm以下としている。これにより、ゲート絶縁膜9の突き出し量を小さくすることで相変化メモリを流れる電流の電流経路を短縮し、選択トランジスタのオン抵抗を低減することができる。また、チャネルシリコン膜8bの底面とポリシリコンダイオードPDの上面との界面の面積が大きいほどチャネルシリコン膜8bとポリシリコンダイオードPDとの間において電流が流れやすくなるため、チャネルシリコン膜8bとポリシリコンダイオードPDとの接触面積を大きく確保する観点からも、チャネルシリコン膜8aの膜厚を薄くしてゲート絶縁膜9の突き出し量を小さくする必要がある。ゲート絶縁膜9の突き出し量の長さは小さいほどオン電流が増加するため、チャネルシリコン膜8aの膜厚は5nm以下であることがより好ましい。上記のように、チャネルシリコン膜8a、8bの合計の膜厚を30nm以下とし、チャネルシリコン膜8aを10nm以下にした場合、チャネルシリコン膜8bの膜厚はチャネルシリコン膜8aの膜厚よりも大きくなる。このように、本実施の形態の不揮発性記憶装置では、接続孔内の選択トランジスタを構成する2層のチャネル層のうち、前記選択トランジスタのゲート電極に近い側のチャネル層の膜厚をもう一方のチャネル層よりも薄くすることで、選択トランジスタの動作時におけるオン抵抗を低減することを可能としている。ただし、ゲート電極側に配置されるチャネルシリコン膜8aの膜厚が薄すぎると、チャネルシリコン膜8aとチャネルシリコン膜8bとの界面にわずかに形成された自然酸化膜図示しないに反転層がかかる虞があるため、チャネルシリコン膜8aの膜厚は3nm以上であることが好ましい。上述したようにオン状態の選択トランジスタのチャネル層を流れる電流は、ゲート電極側の側壁近傍のチャネルシリコン膜内に形成された反転層を流れる。形成される反転層の厚さは2~3nmと考えられるが、チャネルシリコン膜8aの膜厚が3nm未満の場合、チャネルシリコン膜8aとチャネルシリコン膜8bとの界面にわずかに形成されている自然酸化膜が反転層の厚さより内側に位置することで、キャリアが十分に誘起されずオン電流が減少する可能性がある。本実施の形態ではチャネルシリコン膜8aの膜厚を3nm以上とすることでオン電流低下を防ぎ、不揮発性記憶装置の信頼性を向上させることを可能としている。次に、マトリクス状に配置された複数の接続孔内の相変化メモリの動作について、図9を用いて説明する。図9は本実施の形態の相変化メモリの動作を説明する等価回路図である。本実施の形態のメモリセルアレイMA図3参照は、複数のビット線、複数のワード線、複数のポリシリコンダイオードおよび複数のチェイン構造により構成されている。つまり、第1方向に延在するワード線が第2方向に複数並んで配置され、第2方向に延在するビット線が第1方向に複数並んで配置され、平面視においてビット線とワード線とが重なる位置のそれぞれにチェイン構造が設けられており、各チェイン構造を介してチェイン構造の下部のワード線とチェイン構造の上部のビット線とが電気的に接続されている。各チェイン構造は、図6に示す回路図と同様にワード線との間に直列に接続されたポリシリコンダイオードPDを有している。情報データのリセット動作、セット動作、読出し動作は、例えば図9に示すように、ビット線BL1、BL2、BL3、BL4、ワード線WL1、WL2、WL3、ゲート配線GL1、GL2、GL3およびGL4の電位を制御することで行う。図6で説明した動作方法と同様に、ワード線WL1のリセット動作時、セット動作時、読出し動作時の電位はそれぞれ5/4/2Vとする。図9の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。すなわち、図9に示す符号の近傍に示す、/で区切られた三つの数字はそれぞれ左から順にデータのリセット動作時、セット動作時、読出し動作時において、その符号を付した配線に印加する電位を表わしている。つまり、図9に示す動作では、リセット動作時、セット動作時、読出し動作時においてゲート配線GL1、ビット線BL1、ワード線WL1およびWL2に0/0/0Vをそれぞれ印加する。また、リセット動作時、セット動作時、読出し動作時においてゲート配線GL2~GL4には5/5/5Vを印加し、ビット線BL2~BL4およびワード線WL1には5/4/2Vを印加する。図9では、このときに流れる電流の経路を矢印で示している。ビット線BL2、BL3、またはBL4と接続され、ワード線WL1と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時には共に5V、セット動作時には共に4V、読み出し動作時には共に2Vであり、電位差がないので電流が流れない。またビット線BL1と接続され、ワード線WL2またはWL3と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に0Vであり、電位差がないので電流が流れない。またビット線BL2、BL3、またはBL4と接続され、ワード線WL2またはWL3と接続されたチェイン構造では、リセット動作時にはワード線とビット線にそれぞれ0Vと5V、セット動作時にはワード線とビット線にそれぞれ0Vと4V、読出し動作時にはワード線とビット線にそれぞれ0Vと2Vが印加されるが、ポリシリコンダイオードは逆バイアスとなるため電流が流れない。ビット線BL1に接続され、ワード線WL1に接続されたチェイン構造のみ、ポリシリコンダイオードが順バイアスとなるため電流が流れるようにすることができる。選択されたチェインの内の特定のメモリセルの選択される原理は図6を用いて説明した動作と同様である。このようにして、マトリクス状に配置されたチェイン構造のうちの特定のチェイン構造を選択し、さらにそのチェイン構造内の特定のメモリセルを選択してリセット動作、セット動作または読み出し動作を行うことができる。また、本実施の形態の不揮発性記憶装置では、図3~図5に示すように接続孔を第1方向および第2方向のそれぞれの方向において2FFは最小加工寸法の間隔で配置し、各接続孔内に相変化メモリのメモリセルを複数形成している。したがって、平面視におけるメモリセルサイズは4F2である。すなわち、メモリセルアレイには4F2の面積毎に一つの接続孔が設けられており、ごく狭い面積に積層可能なメモリを形成することで不揮発性記憶装置の高集積化を可能としている。このように4F2の面積毎に一つの接続孔を設けることができるのは、接続孔内の相変化メモリの選択素子として接続孔の下部にポリシリコンダイオードPDを用いているためである。例えば特許文献2特開2008-160004号公報に記載されているように、各接続孔内のメモリセルの選択素子として縦型のトランジスタを接続孔の下部に設けた場合、特許文献2の図10a~cに示されているように、基板の主面に沿う第1方向において選択素子を2Fの周期で配置することは可能だが、第1方向に直交する第2方向における選択素子の周期は2Fよりも大きくなる。特許文献2の図2a、bに示されているように、内部に相変化メモリが形成される接続孔は各選択素子の直上に形成されるため、記憶装置全体の面積が大きくなる問題がある。つまり、特許文献2の図2bに示された接続孔同士の間隔に比べ、特許文献2の図2aに示された接続孔同士の間隔は、選択素子である縦型トランジスタのゲート配線であるシリコン膜7の幅と、隣り合うシリコン膜7を隔てるために形成された絶縁膜11との幅の分だけ大きくなっている。ここで、特許文献2の図2aの断面に沿う第2方向における絶縁膜11の幅はF最小加工寸法であるものとする。また、特許文献1特開2004-272975号公報に係る発明は、トランジスタと相変化材料との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献1の図5bに示されているように、各トランジスタのゲートとコンタクトプラグがチャネルを介さずに導通することを防ぐために、ゲートとコンタクトプラグの間にはスペースを確保する必要がある。特許文献1の段落[0048]には1個のメモリセルサイズを4F2にできる旨の記載があるが、実際には上記スペースによる面積を確保する必要があるため、1個のメモリセルサイズを4F2にすることが困難である。また、別の課題として、特許文献1に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設けなくてはならない。すなわち、メモリセルと周辺回路とを平面視において重なる領域に形成することができない。その結果、周辺回路による装置上の面積の占有率が増大し、チップ面積が大きくなる問題がある。特許文献1および特許文献2とは異なり、本実施の形態では柱状のポリシリコンダイオードPDを選択素子として用いているため、メモリセルサイズを4F2とし、不揮発性記憶装置を微細化することを可能としている。また、特許文献2では本実施の形態の相変化メモリと同様に、接続孔の内壁に2層の積層構造を有するチャネル層を形成することが記載されている。しかし、特許文献2では2層のチャネルシリコン膜をいずれもシリコン膜23として記載しており、チャネルシリコン膜の膜厚に関する記載はなく、チャネルシリコン膜を複数層にすることによる課題についても記載がない。2層のチャネルシリコン膜を、特に膜厚を制限せず形成した場合、前述したように選択トランジスタのオフリーク電流が大きくなり、メモリ動作上問題が生じる。また、2層のチャネルシリコン膜のうち、接続孔の内壁側に形成されたチャネルシリコン膜の膜厚を大きくすると、前述したようにゲート絶縁膜の突き出し量が大きくなることに起因してオン電流が低下する課題があるが、特許文献2に記載の技術ではこの課題については考慮されていないものと考えられる。つまり、特許文献2に記載の技術は、接続孔内の2層のチャネルシリコン膜の膜厚を比較し、規定することによる効果を奏するものではない。チャネルシリコン膜が2層形成されているというだけではメモリの動作は保証されないため、特許文献2に記載された装置では、実際の装置として機能しない可能性がある。これに対し、本実施の形態の不揮発性記憶装置では、図4に示すチャネルシリコン膜8aおよびチャネルシリコン膜8bの合計の膜厚を30nm以下とし、チャネル層を空乏化することを可能とすることで、オフリーク電流の発生を防いでいる。さらに、チャネルシリコン膜8aおよびチャネルシリコン膜8bの合計の膜厚を20nm以下とすることで、よりオフリーク電流を低減することができる。また、チャネルシリコン膜8aの膜厚を10nm以下とし、チャネルシリコン膜8bの膜厚をチャネルシリコン膜8aの膜厚よりも大きくすることで、選択トランジスタのオン電流が低下することを防ぐことを可能としている。また、チャネルシリコン膜8aの膜厚を3nm以上とすることにより、選択トランジスのオン電流が低下することを防ぐことを可能としている。以上に述べたように、本実施の形態によれば、周辺回路を含む基板上に、ゲートとなる半導体層および絶縁層を交互に積層した積層体と、積層体を貫く接続孔の内壁に形成されたゲート絶縁膜層、2層のチャネル層、抵抗変化材料層とを有し、チャネル層はノンドープシリコンからなり、積層体の基板側に選択素子ダイオードを有する構造を具備することにより、セル面積を縮小した不揮発性記憶装置を実現することができる。また、前記2層のチャネル層の膜厚を規定することにより、選択トランジスタのオフリーク電流およびオン抵抗を低減し、信頼性が高い不揮発性記憶装置を実現することができる。以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態1では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、抵抗変化型メモリReRAMまたは他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。また、前記実施の形態1では、ゲート動作を行なうゲートポリシリコン層およびソースドレイン経路になるチャネルシリコン膜等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層およびチャネルシリコン膜の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。さらに、前記実施の形態1では説明をわかりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線であるため、ワード線およびビット線の位置関係等は上下反対となってもよい。