2つのダイオード素子を並列且つ逆向きに電気的に接続した並列回路と、一端を前記並列回路の一端と直列に電気的に接続し、他端を接地したコイルと、一端を前記並列回路の他端と直列に電気的に接続し、他端を接地した容量素子と、前記並列回路と前記容量素子とが接続するノードの電圧を検知する比較回路と、を有する受信回路。前記2つのダイオード素子は正のしきい値電圧を有するトランジスタを用いてなり、前記トランジスタのチャネルを構成する半導体層は、酸化物半導体からなる、請求項1に記載の受信回路。請求項1または請求項2に記載の受信回路を有する、LSIチップ。請求項1または請求項2に記載の受信回路を有する、記憶媒体。上記に示した従来の受信回路の構成の一例では、2つのコンパレータと、2つのNAND回路素子を用い、さらにここでは示さなかったが、基準電圧VH、及び基準電圧VLを生成する2つの定電圧電源回路が必要となってくる。このように、上記に示した構成を有する従来の受信回路に限らず、他の従来の受信回路も回路規模が大きく、回路規模及び回路サイズの縮小化、高集積化が困難であった。本発明は、このような技術的背景のもとでなされたものである。したがって、本発明の一態様は、電磁誘導を利用した無線通信を行なうための、回路構成が簡易な受信回路を提供することを課題とする。また電磁誘導を利用した無線通信の機能を有し、回路規模やサイズの縮小が可能なLSIチップ及び記憶媒体を提供することを課題とする。上記目的を達成するために、本発明は、回路規模の増大を招くコンパレータ及びラッチ回路を用いずに、受信コイルの両端に生じる電圧の向きの情報を電圧信号として出力すると共に、電圧の向きが反転するまでの間、この情報を保持できる回路構成を有する受信回路とすればよい。具体的には、2つのダイオード素子を逆向き且つ並列に接続した並列回路を構成し、当該並列回路の一端を、一端が接地電位線に接続されたコイルの他端と接続し、並列回路の他端に容量素子を直列に接続する構成を有する受信回路とする。すなわち、本発明の一態様は、2つのダイオード素子を並列且つ逆向きに電気的に接続した並列回路と、一端を並列回路の一端と直列に電気的に接続し、他端を接地したコイルと、一端を並列回路の他端と直列に電気的に接続し、他端を接地した容量素子と、並列回路と容量素子とが接続するノードの電圧を検知する比較回路と、を有する受信回路である。2つのダイオード素子からなる並列回路にコイルに生じた電圧が印加され、並列回路の両端に当該ダイオード素子のしきい値電圧を越える電位差が生じると、高電圧側から低電圧側へ電流が流れ、並列回路と直列に接続される容量素子に電圧が保持される。その後、並列回路への電圧印加がなくなると、容量素子に保持された電圧によって並列回路に上記電流とは逆向きに電流が流れるが、並列回路の両端の電位差がダイオード素子のしきい値電圧より小さくなると当該電流は止まり、並列回路と容量素子との間のノードには、当該しきい値電圧に近い大きさの電圧が保持される。ここで、保持される電圧の正負は並列回路に印加される電圧の正負に依存し、コイルに正の電圧が生じた場合には当該ノードに正の電圧が保持され、負の電圧が生じた場合には負の電圧が保持される。したがって、コイルに生じる電圧の向きの情報は、上記並列回路と容量素子との間のノードに保持される電圧の正負として保持される。このノードに例えば電圧の正負を判定する比較回路などを接続し、保持された電圧を所望の電圧に増幅することにより、送信回路からの送信信号を復元した受信信号を生成することが出来る。また、本発明の一態様は、上記受信回路内の2つのダイオード素子はトランジスタを用いてなり、当該トランジスタのチャネルを構成する半導体層は、酸化物半導体からなる受信回路である。本発明の受信回路に用いるダイオード素子に、ソース又はドレインの一方とゲートを接続したトランジスタを用い、当該トランジスタのチャネルを形成する半導体層に酸化物半導体を用いる。適切な工程を経て作製された酸化物半導体を用いたトランジスタは、オフ時のリーク電流が極めて小さい特徴を有し、上記並列回路と容量素子との間のノードに保持される電荷のリークを極めて小さいものとすることが出来る。このような特徴を持つトランジスタをダイオード素子に適用することにより、受信回路に用いる容量素子のサイズを小さくし、回路サイズを縮小化が図れる。これに加えて、容量成分が小さくなるため充放電に要する時間が短縮され、高周波数の信号にも適用可能となる。さらにダイオード素子のリークが極めて小さいという特徴により、当該ノードには極めて長い時間電圧を保持することができるため、周波数の極めて低い信号に関しても適用可能な受信回路とすることが出来る。また、本発明の一態様は、電磁誘導を利用した無線通信の機能を有するLSIチップであって、上記受信回路を有する、LSIチップである。また、本発明の一態様は、電磁誘導を利用した無線通信の機能を有する記憶媒体であって、上記受信回路を有する、記憶媒体である。本発明の一態様の受信回路をLSIチップに搭載することにより、積層したチップ間で電磁誘導を利用した無線通信を行うことが出来、さらに回路規模、チップサイズが縮小されたLSIチップとすることが出来る。また、本発明の一態様の受信回路をメモリカードなどの記憶媒体に搭載することにより、回路規模やその大きさを小さくしつつ、電子機器との無線通信が可能な記憶媒体とすることができる。本発明によれば、電磁誘導を利用した無線通信を行なうための、回路構成が簡易な受信回路を提供できる。また当該受信回路を用いることにより、電磁誘導を利用した無線通信の機能を有し、回路規模やサイズの縮小が可能なLSIチップ及び記憶媒体を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを第1電極と呼び、ソース、又はドレインの他方を第2電極とも呼ぶことがある。なお、この際、ゲートについてはゲート又はゲート電極とも呼ぶ。なお、本明細書等において、ダイオード素子の2つの電極をそれぞれ第1の電極、第2の電極や、第1電極第2電極、または第1端子第2端子などと呼ぶことがある。ここで、第1電極から第2電極に向かって電流が流れる向きをダイオード素子の順方向、その逆を逆方向とする。また、これらの電極の一つを単純に端子や一端、一方などと呼ぶこともある。また、本明細書等において、コイルの2つの電極をそれぞれ第1の電極、第2の電極や、第1電極第2電極、または第1端子第2端子などと呼ぶことがある。また、これらの電極の一つを単純に端子や一端、一方などと呼ぶこともある。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子例えば、配線などのことをいう。したがって、Aが接続されたノードとは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが1個以上配置されていても、配線をAと同電位と見なせれば同じノードであるとする。実施の形態1本実施の形態では、本発明の一態様の受信回路について図1及び図2を用いて説明する。図1は、送信回路の一部と、本実施の形態で示す受信回路の構成の一例を示す回路図であり、図2は信号を送受信する際のタイミングチャートの一例である。≪回路構成例≫まず、本実施の形態で説明する送信回路110、及び受信回路120の回路構成について図1を用いて説明する。送信回路110は、コイルを用いて送信信号を送信する機能を有する回路である。本実施の形態の送信回路110はコイル111を有し、コイル111の一方の端子は接地電位線に接続され、他方の端子には送信信号TXDATAが入力される。なお、本実施の形態ではコイルの一方の端子を接地する構成としているが、これに限定されず他の機能素子や回路などと接続されていても良い。本実施の形態の受信回路120は、コイル121、並列回路123、容量素子125、及び比較回路127を有する。並列回路123は、ダイオード素子123a及びダイオード素子123bを有し、これらが並列且つ逆向きに接続されている。ダイオード素子123aとダイオード素子123bとは、少なくともそのしきい値電圧Vthが正の値をとればよく、両者の特性は必ずしも同じである必要はない。Vthは例えばシリコンダイオードであれば約0.7V、ゲルマニウムダイオードであれば約0.2Vであることが知られている。また、ダイオード素子123a及びダイオード素子123bとして、トランジスタのゲートとソース又はドレインの一方とを接続した構成を用いた場合、Vthはトランジスタの作製工程により任意の値に設定することが出来る。ここで、ダイオード素子123aのしきい値電圧をVtha、ダイオード素子123bのしきい値電圧をVthbと呼ぶこととする。コイル121は、送信回路110内のコイル111が出力する信号に応じて、電磁誘導現象によりその両端に電位差が生じる。本実施の形態ではコイル121は一方の端子が接地電位線と接続され、他方の端子が並列回路と接続されている。ここでコイル111とコイル121との相対的な位置関係を明確にするため、図1に示すそれぞれのコイルの一方の端子には黒丸を記している。具体的には、結合係数が正の場合、それぞれの黒丸を記した一方の端子に対して、コイル111の流す電流の向きと、コイル121の流す電流の向きとが一致するとする。なお、本実施の形態では、コイル間の結合係数は正であるとする。容量素子125は、並列回路123と比較回路127との間のノードの電圧を保持する機能を有する。容量素子125は一方の電極が接地電位線と接続し、他方の電極は並列回路、及び比較回路に接続される。ここで、並列回路123と、比較回路127との間のノードをnodeAと呼ぶ。比較回路127は、nodeAの電圧と基準電圧Vrefとを比較し、この結果に基づく受信信号RXDATAを出力する機能を有する。本実施の形態では比較回路127としてコンパレータを用い、コンパレータの端子がnodeAと接続し、-端子に基準電圧Vrefが入力される構成とした。ここで基準電圧Vrefは、Vthbより小さく、且つ-Vthaよりも大きい値を設定すればよく、好ましくはこれらの値の中央値とすればよい。例えばVthaとVthbが等しい場合は、Vrefとして0Vを用いればよい。比較回路127の構成としてはこの構成に限定されることはなく、少なくとも上記目的を果たす構成であればなにを用いても良い。≪回路動作例≫次に、図1に加えて図2を用いて、受信時の回路動作について説明する。図2Aは、送信回路110のコイル111に出力される送信信号TXDATA、図2Bはコイル121の両端に生じる電位差VR、図2CはnodeAの電圧、図2Dは比較回路127から出力される受信信号RXDATAの、時間に対する推移をそれぞれ示している。ここでVRは図1のコイル121において、黒丸を記した一端の向きを正として表記しており、並列回路123とコイル121との間のノードにおける電圧と等しい。まず、TXDATAがローレベル電圧からハイレベル電圧に推移した場合について説明する。TXDATAがハイレベル電圧に推移する間、電磁誘導現象によりコイル121の両端に電位差VRが生じる。上記で説明したとおり、コイル111とコイル121との間の結合係数は正であるため、図2Bに示したようにVRは正の値のパルス的な波形を示す。並列回路123のコイル121側のノードに正の電圧が印加されると、当該電圧の向きに対して順方向に接続されたダイオード素子123aを介してnodeAに電流が流れ、nodeAの電圧が上昇する。その後、VRが0Vに収束すると、電圧の高いnodeAからコイル121に向かってダイオード素子123bを介して電流が流れ、nodeAの電圧が低下する。一方、この電圧の向きに対して逆方向接続となるダイオード素子123aには電流は流れない。nodeAの電圧がダイオード素子123bのしきい値電圧Vthbを下回るとダイオード素子123bがオフ状態となり電流が遮断され、nodeAにはVthbに近い電圧が保持される。比較回路127は、nodeAの電圧と基準電圧Vrefとを比較し、これに応じてRXDATAを出力する。本実施の形態の比較回路127は、nodeAの電圧が基準電圧Vrefよりも高い場合、ハイレベル電圧を出力する。続いて、TXDATAがハイレベル電圧からローレベル電圧に推移する場合について説明する。TXDATAがハイレベル電圧からローレベル電圧に推移する間、電磁誘導現象によりコイル121には上記とは逆向きの電位差VRがパルス的に生じる。つまり、並列回路123のコイル121側のノードには負の電圧VRが印加される。並列回路123のコイル121側のノードに負の電圧が印加されると、ダイオード素子123bを介してnodeAからコイル側に向かって電流が流れ、nodeAの電圧は低下する。その後VRが収束すると、コイル121側から電圧の低いnodeAに向かってダイオード素子123aを介して電流が流れ、nodeAの電圧は上昇する。一方、ダイオード素子123bは、この電位差に対して逆方向接続となるため、電流は流れない。nodeAの電圧が-Vthaを上回ると、ダイオード素子123aがオフ状態となり電流が遮断され、nodeAには-Vthaに近い電圧が保持される。比較回路127は上記と同様、nodeAの電圧と基準電圧Vrefとを比較し、これに応じてRXDATAを出力する。本実施の形態の比較回路127は、nodeAの電圧が基準電圧Vrefよりも小さい場合、RXDATAとしてローレベル電圧を出力する。以上のような構成とすることにより、並列回路と比較回路との間のノードに、コイルに発生する電位差の向きの情報を保持することが出来、これを受信信号として出力することが出来る。ここで、コイルの両端に発生する電位差VRが小さい場合、nodeAに保持される電圧はダイオード素子のしきい値電圧まで達しない場合がある。また、受信回路が正常動作する最低限のVRの値は、比較回路の構成によって異なるが、本実施の形態の受信回路120の場合はVthaより大きく、且つVthbより高い電圧が必要となる。なお、2つのダイオード素子のしきい値電圧が異なる場合には、コイルに発生する電圧の向きによって、nodeAには絶対値の異なる電圧が保持されることにも留意する。なお、本実施の形態では、コイル間の結合係数が正であるとしたが、例えばこれが負であった場合は、コイルに発生する電圧の向きが反転し、出力される受信信号も反転する。反転した受信信号では不都合がある場合は、比較回路の入力側、または比較回路の出力側にインバータを設けるなどし、受信信号を再度反転させることができる。なお、本実施の形態では、並列回路に2つのダイオードを用いた構成としたが、ダイオードの数はこれに限られず、直列に接続した複数のダイオードを、逆向き且つ並列に接続した構成としてもよい。その場合、並列回路が電流を流し始めるしきい値電圧が、直列接続したそれぞれのダイオードのしきい値電圧の和となるため、より高い電圧を並列回路と比較回路との間のノードに保持することができる。その結果、ダイオードのリーク電流による電圧低下の影響を抑制でき、パルス電圧が入力される間の期間を長くすることが出来るため低周波数の送信信号に適用できる。以上のような構成の受信回路は、回路構成が簡易で、回路規模及び回路サイズの縮小化に適している。したがってこのような受信回路を例えばLSIチップの受信回路に適用することにより、チップサイズが縮小された、無線通信可能なLSIチップとすることができる。また、受信回路を同一チップに複数設けて、複数の信号の送受信を同時に行うような場合には、本発明の受信回路を適用することにより、より回路の縮小化に寄与することができる。本実施の形態は、本明細書で例示する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。実施の形態2本実施の形態では、実施の形態1で示した受信回路のダイオード素子に、リーク電流の極めて低減されたトランジスタを適用した構成について図3乃至図5を用いて説明する。≪回路構成例≫図3は本実施の形態で示す送信回路110、及び受信回路220の回路構成の一例を示す図である。送信回路110は、実施の形態1で示したものと同じ構成である。また、受信回路220は、実施の形態1で示した受信回路120において、並列回路123内のダイオード素子123a、及びダイオード素子123bを、トランジスタ223a、及びトランジスタ223bに置き換えた以外は同様の構成である。すなわち、コイル221、容量素子225、及び比較回路227はそれぞれ、受信回路120内のコイル121、容量素子125、及び比較回路227と同様のものを用いる。並列回路223はトランジスタ223a、及びトランジスタ223bを有する。トランジスタ223aは、ゲート及び第1電極がコイル221の一方の端子と接続し、第2電極が比較回路227、及び容量素子225の一方の電極と接続している。一方トランジスタ223bは、ゲート及び第1電極が比較回路227、及び容量素子225の一方の電極と接続し、第2電極がコイル221の一方の端子と接続している。したがって各々のトランジスタはゲートと第1電極とが接続され、ダイオード素子としての機能を有する。トランジスタ223a、及びトランジスタ223bには、オフ時のリーク電流が極めて低減されたトランジスタを用いてもよい。このようなトランジスタとしては、例えばトランジスタのチャネルを形成する半導体層に、酸化物半導体を用いたトランジスタが挙げられる。一方、それ以外の回路を構成するトランジスタなどの半導体素子には、単結晶シリコンなどの半導体を用いればよい。特に、酸化物半導体の中でも、バンドギャップが3電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を1×1012cm-3以下とすることにより、オフ時の抵抗を極めて高くできる。例えばこのようなトランジスタは、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を1×1024Ω以上とすることができる。したがってダイオード接続したトランジスタであっても、例えばシリコンを半導体層に用いたトランジスタに比べてオフ時のリーク電流を極めて小さくすることができる。このようなトランジスタを受信回路220に適用することにより、並列回路223のリーク電流が極めて低減されるため、nodeAに電圧を保持できる時間を極めて長くすることが出来る。したがって、容量素子225にサイズの小さい素子を用いることができるため、さらなる回路サイズの縮小化が実現できる。さらに容量成分が小さくなることによって、nodeAへの充放電にかかる時間が短縮されるため、高い周波数の送信信号に対して適用可能な受信回路とすることが出来る。また、nodeAに電圧を保持できる時間が極めて長いことから、周波数の極めて低い信号に関しても適用可能となる。すなわち、上述のようなトランジスタを受信回路に適用することにより、回路サイズを縮小できるのに加え、広い周波数帯に適用可能な受信回路とすることが可能となる。次に、受信回路220の具体的な構成の一例について図4を用いて説明する。図4は、単結晶半導体基板401上に、トランジスタ431a、トランジスタ431b、及びトランジスタ435、並びに容量素子433が形成された断面概略図である。トランジスタ431aは受信回路220内のトランジスタ223aに相当し、ゲートとソース又はドレインの一方が接続されている。一方トランジスタ431bはトランジスタ223bに相当し、同様にゲートとソース又はドレインの一方が接続されている。ここで、トランジスタ431bのゲートとソース又はドレインの一方に接続される配線が受信回路220のnodeAに相当する。トランジスタ435は、比較回路227の入力部にあるトランジスタを想定したものである。本実施の形態では、トランジスタ435のゲートがnodeAと接続する構成とした。なお、明瞭化のため、トランジスタ435のソース又はドレインに接続されるコンタクトプラグは省略している。また、図4及び後に説明する図5には、比較回路227に用いる他のトランジスタに接続するコンタクトプラグ及び第1配線の一部を図示している。容量素子433は、受信回路220内の容量素子225に相当し、上部電極、または下部電極が図示されない配線によって上記nodeAと接続している。また容量素子は後に説明する第1の配線、トランジスタ431a及びトランジスタ431bのゲート絶縁層、並びにゲート配線と同じ材料で構成されている。なお、容量は必ずしもこの構成でなくともよく、単結晶半導体基板401に形成された不純物領域や、第2の配線などを電極として用いた構成としてもよい。なお、図4及び図5に示す断面概略図では明瞭化のため、トランジスタ435の直上にトランジスタ431a及びトランジスタ431bが形成されるよう表記しているが、必ずしもこれに限定されず、これらを接続する配線の引き回し等によってこれらの相対的な位置関係を適宜決めればよい。また、図4及び図5に示す断面概略図では、コイル221は図示していないが、第1配線、ゲート配線、又は第2配線のいずれかに銅などの低抵抗な材料を用いることにより、同時に作製することができる。または、これらの配線の二以上をコンタクトプラグで接続したものを用いるとより低抵抗化できる。またコイルは、外付けのコイルを接続する構成としてもよい。≪作製工程例≫次に、作製工程の一例について図5を用いて順に説明する。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウムなどの単結晶半導体の基板401の一表面に、素子分離層403を形成し、さらに不純物領域407a乃至407c、及びトランジスタのゲート405を形成する。さらに、第1層間絶縁層409を形成し、第1コンタクトプラグ411a及び411bを形成する図5A参照。不純物領域407a乃至407cの表面には、シリサイド層などを設けて導電性を高めても良い。次に、第1埋め込み絶縁層413と第1配線415a乃至415eを形成する図5B参照。第1配線415a乃至415eには、導電性を高めるために銅を用いても良い。その場合は、ダマシン法を用いて作製するとよい。なお、第1配線415a乃至415cの上表面は、その後に形成する酸化物半導体と直接接するため、その目的に好ましい材料を用いると良い。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いると良い。その後、酸化物半導体層417を形成する。酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いると良い。形成時には水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気や、ターゲット中、並びにターゲット及び装置表面の水素や水を十分に低減したスパッタリング法で行うことが好ましい。また、酸化物半導体を成膜した後に水、水素が低減された雰囲気下で加熱処理を行い膜中の水、水素を脱離させてもよい。また、酸化物半導体層を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の第1の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、450°C以上850°C以下、好ましくは600°C以上700°C以下の第2の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。なおこの場合、コンタクトプラグや配線に用いる材料は、加熱処理の温度に耐えうる材料を用いる。また、酸化物半導体層を成膜する際に、酸化物半導体がc軸に配向する温度に基板を加熱しながら成膜を行うことにより、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体層を形成してもよい。このような成膜方法を用いることにより、プロセスを短縮することができる。基板を加熱する温度は、成膜装置によって他の成膜条件が異なるためこれに合わせて適宜設定すればよいが、例えば、スパッタリング装置で成膜する際の基板温度を250°C以上として成膜すればよい。さらに、ゲート絶縁層419を形成する。ゲート絶縁層419の材料としては、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなどを用いることができる。また、その厚さは6nm乃至20nm、好ましくは10nm乃至16nmとするとよい。その後、ゲート配線421a乃至421cを形成する図5C参照。ゲート配線421a乃至421cの材料としては、タングステン、ニッケル、パラジウム、オスミウム、白金などのように仕事関数が酸化物半導体の電子親和力より大きい材料を用いると良い。あるいは、ゲート絶縁層419と接する部分にのみそのような材料を用いても良い。以上の工程により、トランジスタ431a、トランジスタ431b、及びトランジスタ435、並びに容量素子433が形成される。次に、第2層間絶縁層423、第2コンタクトプラグ425a乃至425fを形成した後、第2配線427a乃至427dを形成する図5D参照。第2配線に用いる材料としては、第1配線に用いたものと同様のものを用いることができる。第2配線427aを、第1配線415a及びゲート配線421aと接続するように形成することにより、トランジスタ431aをダイオード接続することが出来る。同様に第2配線427bを、第1配線415b及びゲート配線421bと接続するように形成することにより、トランジスタ431bをダイオード接続することが出来る。また、容量素子433の下部電極である第1配線415dと、第1配線415bとを同一層上で接続しても良いし、容量素子433の上部電極であるゲート配線421cに接続された第2配線427dと、第2配線427bとを接続する構成としてもよい。また、第1配線415dと第2配線427b、又は第2配線427dと第1配線415bとをコンタクトプラグを用いて接続する構成としてもよい。その際、nodeAに相当する配線に接続されていない他方の電極は、図示しない接地電位線と接続される。以上の工程により、受信回路220におけるトランジスタ223a、トランジスタ223b、容量素子225、コイル221、及び比較回路227の一部を形成することができる。このように作製されたトランジスタ431a及びトランジスタ431bは、オフ時のリーク電流が極めて低減されたトランジスタとすることができる。したがってこのようなトランジスタを受信回路220のダイオード素子に適用することにより、回路サイズを縮小できるのに加え、広い周波数帯に適用可能な受信回路とすることが可能となる。本実施の形態は、本明細書で例示する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。実施の形態3本実施の形態では、本発明の一態様の受信回路を搭載したLSIチップの一例について図6を用いて説明する。図6は、積層した3個のLSIチップにおいて、それぞれの構成と信号のやり取りを説明するための模式図である。図6に示すLSIチップ301乃至303は、それぞれ受信回路と送信回路とを複数個具備し、図6中の矢印は、送信回路から受信回路へ送信される信号の向きを示している。LSIチップ間の信号の送受信は、それぞれのLSIチップに搭載された一対の送信回路及び受信回路の間で行われる。そのためLSIチップを積層した際、一対の送信回路と受信回路とのそれぞれの有するコイル同士をほぼ重なるようにして配置すると、コイル間の結合係数を高めることが出来るため好ましい。送信回路及び受信回路の有するコイルのサイズや形状はLSIのチップサイズや積層した際のLSIチップ間距離によって適宜設定すればよいが、例えば対角10μm~数100μmのコイルを用いればよい。それぞれのLSIチップには、電源電圧を供給する電源線が接続される。または、電源線に接続されたLSIチップから電力を供給するための正弦波などの信号を送信し、他のLSIチップがこれを受信した後、整流回路や定電圧回路等を用いて電源電圧を生成してもよい。また、それぞれのLSIチップの動作を同期させるためのクロック信号を入力する配線が接続される。または、LSIチップからこのようなクロック信号を送信し、他のLSIチップがこれを受信することにより、LSIチップ間の動作を同期させる構成としてもよい。LSIチップ301とLSIチップ302の間では、送信回路312aから受信回路312bに、また送信回路321aから受信回路321bに信号が送信される。また、LSIチップ302とLSIチップ303の間では、送信回路323aから受信回路323bに、また送信回路332aから受信回路332bに信号が送信される。さらに、LSIチップ301とLSIチップ303の間では、送信回路313aから受信回路313bに、また送信回路331aから受信回路331bに信号が送信される。また、図6に示すように、LSIチップ302の送信回路324aから送信された信号を、受信回路324bと受信回路324cとがそれぞれ受信することにより、LSIチップ301とLSIチップ303とが同じ信号を受信することも出来る。このように、複数のLSIチップを、送信回路と受信回路とが重なるように積層することにより、LSIチップ間に他のLSIチップが挟まれた状態でも配線を引き回すことなく通信が可能となる。本実施の形態ではLSIチップを3個積層した形態としたが、もちろんこれに限定されず、2個でも良いし、4個以上積層しても良い。ここでLSIチップを4個以上積層した場合、送信回路と受信回路の対と、これとはコイルの形状の異なる送信回路と受信回路の対を、複数重ねて配置することにより、チップサイズの増大を抑制することができる。例えば一方の送信回路と受信回路の対のコイルは1つのループを持つように形成し、もう一方は2つのループを持ち、且つそれぞれのループの発生する磁界を磁界強度が等しく位相が逆になるように形成する。このような2種類のコイルは重ねても、それぞれの発生する磁界に干渉されることがないため、2対以上の送信回路と受信回路の対を重ねて配置しても誤動作せずに通信することが出来る。なお、LSIチップの形態として樹脂などの薄膜上に形成した薄膜トランジスタを用いた構成としても良い。このような構成のLSIチップは、厚さを数μm~数十μm程度と薄く出来るため、これに受信回路と送信回路を設けることによりコイル間の結合係数を高めることが出来る。したがってコイルサイズを小さくできるほか、低消費電力での無線通信が可能となるため好ましい。このような薄膜のLSIチップは、例えば耐熱性の樹脂基板上に直接設ける、または、剥離層を設けたガラス基板上にLSIチップを作製し、その後これを剥離して樹脂などの薄膜に転置して形成することができる。以上のようなLSIチップに搭載する受信回路に、上記実施の形態に示した受信回路を適用することにより、チップサイズが縮小された、無線通信可能なLSIチップの積層とすることができる。さらに上記受信回路をLSIチップに複数設けることにより、効果的にLSIチップサイズを縮小することができる。本実施の形態は、本明細書で例示する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。実施の形態4本実施の形態では、本発明の一態様の受信回路を搭載した記憶媒体の一例として、メモリカードの構成例について図7を用いて説明する。図7Aは、本実施の形態で例示するメモリカード350の模式図である。メモリカード350は、2つの受信回路受信回路351a、受信回路351bと一つの送信回路送信回路352を有する。受信回路351aは、電源電圧を生成するための信号を受信する。一方、受信回路351bは、電子機器からの情報信号を受信する。送信回路352は、メモリカードに書き込まれた情報などを電子機器に送信する。メモリカード350は、図示しない制御回路を有し、受信回路351a、受信回路351b及び送信回路352と接続されている。当該制御回路は、受信回路351a、受信回路351bで受信した信号にしたがって後に説明する記憶素子への書き込み、読出し等の動作を制御し、必要に応じて送信信号を送信回路352から出力するよう送信回路352の動作を制御する。メモリカード350は記憶素子を有しており、電子機器からの書き込み信号にしたがって、情報を書き込むことが出来る。また、電子機器からの読出し信号にしたがって、メモリカード350に書き込まれた情報を読み出すことが出来る。メモリカード350が有する記憶素子には、フラッシュメモリ、強誘電体メモリ、磁気抵抗メモリ、相変化メモリ、抵抗変化型メモリなどの書き込み、消去が可能なメモリや、一度だけ書き込みが可能なOTPOneTimeProgrammableメモリなどの不揮発性のメモリが挙げられる。また、メモリカード内に電池などの電源が搭載されている場合は、SRAMやDRAMなどの揮発性メモリも搭載してもよい。図7Bは、電子機器360によってメモリカード350と送受信を行う際の断面模式図であり、図7Bに示す鎖線X-Yは、図7Aに示す鎖線X-Yに対応する。電子機器360は、受信回路361、及び送信回路362と、図示しない送信回路を有する。また、メモリカード350の受信回路351a、351b、及び送信回路352と、電子機器360の送信回路362、図示しない送信回路、及び受信回路361とが、通信可能な範囲で重畳するようにメモリカード350が設置されるよう、電子機器360には窪みが設けられている。このようなメモリカードと、電子機器を用いることにより、接触電極の露出部をなくすことで大幅な面積縮小が可能となり、メモリカードの更なる小型化が可能となる。さらに、露出する電極が不要となるため、樹脂等で覆うことによる完全防水化や、電子機器側もカードを挿入するスロットを無くせるなどの効果を奏する。なお、本実施の形態では、メモリカードに2つの受信回路と1つの送信回路とを備えた構成としたが、この数には限定されない。例えば受信回路を複数設置し、並行して信号を受信する構成とすることにより、信号の送受信の速度を速めることが出来る。また、本実施の形態では、メモリカードの備える送信回路、受信回路及び電子機器の備える送信回路、受信回路を並べて配置する構成としたが、実施の形態3で説明した場合と同様、コイル形状を異ならせることによりこれらを積層しても良い。また、本実施の形態では、メモリカードと電子機器との相対位置を合わせるために電子機器に窪みを設ける構成としたが、これらの相対位置がずれないのであれば、どのような構成としてもよい。例えば、メモリカード側に窪みを設け、これと嵌合するような形状の凸部を電子機器に設けても良い。また、本実施の形態では、メモリカードの表裏や向きを明瞭化するため一端に切り欠き部を設けているが、その表裏や向きが明瞭であれば、どのような構成としても良い。例えばメモリカード表面に凹凸を設けたり、文字や印を用いたりしても良い。以上のようなメモリカードに搭載する受信回路に、上記実施の形態に示した受信回路を適用することにより、従来のメモリカードに比べてサイズの縮小された、無線通信可能なメモリカードとすることができる。また電子機器の受信回路にも適用することにより、電子機器のサイズも小さくすることが出来る。さらに上記受信回路を複数設けることにより、効果的にメモリカードまたは電子機器のサイズを縮小することができる。本実施の形態は、本明細書で例示する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。本実施例では、実施の形態1で示した受信回路を想定し、入出力特性を計算した結果について図8及び図9を用いて説明する。図8は本実施例で入出力特性の計算に用いた回路モデルを示す回路図であり、図9は入出力電圧及び回路内部の電圧の推移についての計算結果である。≪回路構成≫まず、本実施例で計算に用いた回路について図8を用いて説明する。ここで、送信回路510、及び受信回路520内の比較回路以外の部分については、図3の送信回路110、及び受信回路220と同様の構成であるため、説明を省略し、ここでは比較回路530についてのみ説明することとする。並列回路523及び容量素子525が接続されるノードnodeAは、比較回路530に入力される。比較回路530は、8つのトランジスタトランジスタ531乃至538、及び一つの抵抗素子抵抗素子539で構成される。トランジスタ531は、ゲートがnodeAと接続し、第1電極がトランジスタ536の第2電極、並びにトランジスタ535及びトランジスタ538のそれぞれのゲートと接続され、第2電極がトランジスタ534の第1電極、及びトランジスタ532の第2電極と接続する。トランジスタ532は、ゲートが接地され、第1電極がトランジスタ536のゲート、並びにトランジスタ537のゲート及び第2電極と接続する。トランジスタ533は、ゲート及び第1電極が、抵抗素子539の第2端子、及びトランジスタ534のゲートと接続し、第2電極が低電圧電源線VSSと接続する。トランジスタ534は、第2電極が低電圧電源線VSSと接続する。トランジスタ535は、第1電極がトランジスタ538の第2電極と接続し、第2電極が接地されている。トランジスタ536、トランジスタ537、及びトランジスタ538はそれぞれ、第1電極が高電圧電源線VDDと接続する。また抵抗素子539は、第1端子が高電圧電源線VDDと接続する。ここで、トランジスタ531乃至535はnチャネル型のトランジスタであり、トランジスタ536乃至538は、pチャネル型のトランジスタである。ここでトランジスタ538の第2電極と、トランジスタ535の第1電極との間のノードから、受信信号RXDATAが出力される。したがって比較回路530は、差動増幅回路とインバータ回路を組み合わせた構成となっている。また基準電圧はトランジスタ532のゲートに入力される電圧で決まり、本実施例においては接地電位0Vが基準電圧となる。≪入出力特性結果≫次に、図8に示した回路を用いて計算した、入出力電圧及び回路内部の電圧特性について説明する。本実施例では、nチャネル型のトランジスタのしきい値電圧を0.5Vとし、pチャネル型のトランジスタのしきい値電圧を-0.5Vとして計算を行った。トランジスタの他の特性の詳細については説明を省略するが、多結晶シリコンを半導体層としたトランジスタを作製し、その実測から見積もった値を用いた。また、容量素子525の容量の大きさを0.3pF、抵抗素子539の抵抗の大きさを1.6MΩとしている。またコイル511及びコイル521のインダクタンスを10nH、抵抗成分を0.1Ωとし、これらの結合係数を0.7とした。さらに、高電圧電源線VDD、及び低電圧電源線VSSに入力される電圧をそれぞれ3V、-3Vとした。図9Aは送信回路510のコイル511に入力される送信信号TXDATA、図9Bはコイル521に発生する電位差VR、図9CはnodeAの電圧、図9Dは比較回路530から出力される受信信号RXDATAの、それぞれ時間に対する電圧値の推移を示している。送信信号TXDATAには図9Aに示すような、幅が0.25μs、周期が0.8μs、振幅5Vの矩形波を用いた。送信信号TXDATAの立ち上がり、及び立ち下がりに対応して、コイル521の両端には図9Bに示すように、およそ1.5Vの振幅を有するパルス的な電位差VRが生じた。電位差VRによってnodeAの電圧は、図9Cのように急峻に上昇した後に減少するものの、絶対値0.35V程度の電圧が保持されることが確認された。これに伴い、比較回路530からの出力である受信信号RXDATAとして、TXDATAとほぼ等しい周期と幅をもった振幅3Vの矩形波が出力されることが確認された。以上の結果から、本発明の一態様の受信回路は、極めて簡略化された回路構成にも関わらず、送信回路からの送信信号を受信信号として正常に復元することができることが確認できた。本実施例は、本明細書で例示する実施の形態と適宜組み合わせて実施することが出来る。