"各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部とを備え、前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う撮像装置。前記駆動部は、前記画素リセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングの双方が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う請求項2に記載の撮像装置。前記駆動部は、前記アンプリセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う請求項1に記載の撮像装置。前記画素リセット動作の期間と前記アンプリセット動作の期間との少なくとも一部が、互いにオーバーラップしている請求項1に記載の撮像装置。前記アンプリセット動作の期間内に、前記画素リセット動作の期間全体が含まれている請求項5に記載の撮像装置。前記画素リセット動作の期間と前記アンプリセット動作の期間とが、互いに一致している請求項5に記載の撮像装置。前記駆動部は、前記画素リセット動作の全期間または前記アンプリセット動作の全期間が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う請求項1に記載の撮像装置。前記駆動部は、前記アンプを用いて読み出された信号の一部を選択するマルチプレクサ回路と、前記マルチプレクサ回路により選択された信号に対してA/D変換を行うA/Dコンバータとを有し、前記電源電位不安定化期間は、前記マルチプレクサ回路の動作期間および前記A/Dコンバータの動作期間のうちの少なくとも一方を含む請求項1に記載の撮像装置。前記駆動部は、前記画素リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する請求項1に記載の撮像装置。前記画素リセット動作が、1水平期間を超える期間に亘って間欠的に複数回行われる請求項10に記載の撮像装置。前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている請求項1に記載の撮像装置。前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する請求項12に記載の撮像装置。前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する請求項12に記載の撮像装置。前記放射線がX線である請求項12に記載の撮像装置。撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部とを備え、前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う撮像表示システム。ところで、上記したような撮像装置では一般に、複数の画素を駆動撮像駆動することによって撮像画像が得られる。このようにして得られた撮像画像について、従来より高画質化のための様々な手法が提案されているが、更なる高画質化を実現可能な撮像装置の提案が望まれる。本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、光電変換素子により得られた電荷をアンプを用いて画素から信号として読み出す読み出し動作と、画素内の電荷をリセットするための画素リセット動作と、アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように各画素を駆動する駆動部とを備えたものである。この駆動部は、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う。本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。本開示の撮像装置および撮像表示システムでは、上記読出し動作と、上記画素リセット動作と、上記アンプリセット動作がそれぞれ行われるように、各画素が駆動される。このとき、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が所定の電源電位不安定化期間内に含まれないように、各画素の駆動が行われる。これにより、画素リセット動作やアンプリセット動作の終了タイミングが上記電源電位不安定化期間内に含まれる場合と比べ、リセット電圧の不安定化に起因した撮像信号におけるノイズ成分が低減する。本開示の撮像装置および撮像表示システムによれば、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行うようにしたので、撮像信号におけるノイズ成分を低減するS/N比を向上させることができる。よって、撮像画像の高画質化を実現することが可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態パッシブ型の画素回路の例12.変形例変形例1パッシブ型の画素回路の例2変形例2,3アクティブ型の画素回路の例変形例4線順次撮像駆動の他の例変形例5,6列選択部の他の構成例変形例7,8放射線に基づいて撮像を行う撮像部の例3.適用例撮像表示システムへの適用例4.その他の変形例<実施の形態>[撮像装置1の全体構成]図1は、本開示の一実施の形態に係る撮像装置撮像装置1の全体のブロック構成を表すものである。撮像装置1は、撮像光に基づいて被写体の情報を読み取る被写体を撮像するものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15およびシステム制御部16を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における駆動部の一具体例に対応する。撮像部11撮像部11は、入射した撮像光に応じて電気信号を発生させるもの撮像領域である。この撮像部11では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部後述する光電変換素子21を有する画素撮像画素,単位画素20が、行列状マトリクス状に2次元配置されている。なお、図1中に示したように、以下、撮像部11内における水平方向行方向をH方向とし、垂直方向列方向をV方向として説明する。図2は、この撮像部11の概略構成例を表したものである。撮像部11には、上記した複数の画素20が配置された光電変換層111が設けられている。この光電変換層111では、図中に示したように、入射した撮像光Linに基づく光電変換撮像光Linから信号電荷への変換がなされるようになっている。図3は、画素20の回路構成例いわゆるパッシブ型の回路構成例を、A/D変換部14内の後述する列選択部17の回路構成例とともに表したものである。このパッシブ型の画素20には、1つの光電変換素子21と、1つのトランジスタ22とが設けられている。この画素20にはまた、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。光電変換素子21は、例えばPINPositiveIntrinsicNegative型のフォトダイオードからなり、前述したように、入射光撮像光Linの光量に応じた電荷量の信号電荷を発生させるようになっている。なお、この光電変換素子21のカソードは、蓄積ノードNに接続されている。トランジスタ22は、読み出し制御線Lreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子21により得られた信号電荷入力電圧Vinを信号線Lsigへ出力するトランジスタ読み出し用トランジスタである。このトランジスタ22は、ここではNチャネル型N型の電界効果トランジスタFET;FieldEffectTransistorにより構成されている。ただし、トランジスタ22がPチャネル型P型のFET等により構成されていてもよい。このトランジスタ22はまた、例えば、微結晶シリコンSiまたは多結晶シリコンポリシリコン等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛InGaZnOまたは酸化亜鉛ZnO等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコンアモルファスシリコンと比べて移動度μが高いため、例えばトランジスタ22による信号電荷の高速読み出しが可能となる。この画素20では、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、光電変換素子21のカソード蓄積ノードNに接続されている。また、光電変換素子21のアノードは、ここではグランド接地に接続されている。行走査部13図1に示した行走査部13は、例えば図示しないシフトレジスタ回路やアドレスデコーダ、論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位水平ライン単位での駆動線順次走査を行う画素駆動部行走査回路である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。A/D変換部14A/D変換部14は、図1に示したように、複数ここでは4つの信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧信号電荷に基づいてA/D変換アナログ/デジタル変換を行うものである。これにより、デジタル信号からなる出力データDout撮像信号が生成され、外部へ出力されるようになっている。各列選択部17は、例えば図3および図4に示したように、チャージアンプ172、容量素子コンデンサ,フィードバック容量素子C1、スイッチSW1、サンプルホールドS/H回路173、4つのスイッチSW2を含むマルチプレクサ回路選択回路174、およびA/Dコンバータ175を有している。これらのうち、チャージアンプ172、容量素子C1、スイッチSW1、S/H回路173およびスイッチSW2はそれぞれ、図4に示したように、信号線Lsigごとに1つずつ設けられている。一方、マルチプレクサ回路174およびA/Dコンバータ175は、列選択部17全体として1つ設けられている。チャージアンプ172は、信号線Lsigから読み出された信号電荷を電圧に変換Q-V変換するためのアンプ増幅器である。このチャージアンプ172では、負側-側の入力端子に信号線Lsigの一端が接続され、正側側の入力端子には所定のリセット電圧Vrstが入力されるようになっている。また、チャージアンプ172の出力端子と負側の入力端子との間は、容量素子C1とスイッチSW1との並列接続回路を介して帰還接続フィードバック接続されている。すなわち、容量素子C1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。同様に、スイッチSW1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。なお、このスイッチSW1のオンオフ状態は、システム制御部16からアンプリセット制御線Lcarstを介して供給される制御信号アンプリセット制御信号によって制御されるようになっている。このようにして、チャージアンプ172、容量素子C1およびスイッチSW1によって、上記したQ-V変換を行うチャージアンプ回路が形成されている。S/H回路173は、チャージアンプ172とマルチプレクサ回路174スイッチSW2との間に配置されており、チャージアンプ172からの出力電圧Vcaを一時的に保持するための回路である。マルチプレクサ回路174は、列走査部15による走査駆動に従って4つのスイッチSW2のうちの1つが順次オン状態となることにより、各S/H回路173とA/Dコンバータ175との間を選択的に接続または遮断する回路である。これにより、チャージアンプ172チャージアンプ回路を用いて読み出された信号の一部を選択することが可能となっている。A/Dコンバータ175は、スイッチSW2を介して入力されたS/H回路173からの出力電圧マルチプレクサ回路174により選択された信号に対してA/D変換を行うことにより、上記した出力データDoutを生成して出力する回路である。列走査部15システム制御部16列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号上記した出力データDoutが、順番に外部へ出力されるようになっている。システム制御部16は、行走査部13、A/D変換部14および列走査部15の動作を制御するものである。具体的には、このシステム制御部16は、前述した各種のタイミング信号制御信号を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部13、A/D変換部14および列走査部15の駆動制御を行う。このようにして、システム制御部16の制御に基づいて、行走査部13、A/D変換部14および列走査部15がそれぞれ撮像部11内の複数の画素20に対する撮像駆動線順次撮像駆動を行うことにより、撮像部11から出力データDoutが取得されるようになっている。[撮像装置1の作用効果]1.基本動作この撮像装置1では、図2に示したように、後述する露光期間Texにおいて撮像光Linが撮像部11へ入射すると、光電変換層111図3に示した各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。この光電変換によって発生した信号電荷により、蓄積ノードNでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNではq/Csの分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin信号電荷に対応した電圧が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、その電荷が画素20から信号線Lsigへ読み出される読み出し期間。このようにして読み出された信号電荷は、信号線Lsigを介して複数ここでは4つの画素列ごとに、A/D変換部14内の列選択部17へ入力される。列選択部17では、まず、各信号線Lsigから入力される信号電荷ごとに、チャージアンプ172等からなるチャージアンプ回路においてQ-V変換信号電荷から信号電圧への変換を行う。次いで、変換された信号電圧チャージアンプ回路172からの出力電圧Vcaごとに、S/H回路173およびマルチプレクサ回路174を介してA/Dコンバータ175においてA/D変換を行い、デジタル信号からなる出力データDout撮像信号を生成する。このようにして、各列選択部17から出力データDoutが順番に出力され、外部へ伝送される。2.露光期間Tex読み出し期間における動作ここで、図5A,Bを参照して、上記した露光期間Texおよび読み出し期間における画素20および列選択部17内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ22のオンオフ状態を、スイッチを用いて図示している。まず、図5Aに示したように、画素20内の光電変換素子21へ撮像光Linが入射する露光期間Texでは、蓄積ノードNに蓄積された信号電荷が露光期間Tex中には信号線Lsig側へ出力されない読み出されないよう、トランジスタ22はオフ状態となっている。なお、このときチャージアンプ回路では、後述するアンプリセット動作チャージアンプ回路のリセット動作がなされた後の状態であるため、スイッチSW1がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。一方、上記した読み出し期間は、本実施の形態では、画素20内に蓄積された電荷信号電荷をリセットするためのリセット動作画素リセット動作を行う期間ともなっている。すなわち、本実施の形態の画素20はパッシブ型の画素回路となっていることに起因して、光電変換素子21により得られた電荷を画素20から信号として読み出す読み出し動作と、上記した画素リセット動作とが、実質的に同時に並行して行われる。換言すると、詳細は後述するが、この読み出し動作を線順次で行うための線順次読み出し駆動と、画素リセット動作を線順次で行うための線順次リセット駆動とが、単一の線順次駆動によって実質的に同時に行われるようになっている。なお、このときの画素リセット動作は、後述する複数回ここでは2回の画素リセット動作のうちの1回目の画素リセット動作に対応していることから、以下では、この読み出し動作と1回目の画素リセット動作とが実質的同時に行われる期間を、読み出し/第1リセット期間Tr1と称する。この読み出し/第1リセット期間Tr1では、図5Bに示したように、トランジスタ22がオン状態となることにより、画素20内の蓄積ノードNから信号線Lsig側へ信号電荷が読み出される図中の矢印P11参照。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し/第1リセット期間Tr1では、チャージアンプ回路におけるスイッチSW1は、オフ状態となっている。すなわち、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子C1に蓄積され、その蓄積電荷に応じた信号電圧出力電圧Vcaがチャージアンプ172から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換Q-V変換がなされる。なお、このようにして容量素子C1に蓄積された電荷は、後述するアンプリセット動作の際にスイッチSW1がオン状態となることにより、リセットされるアンプリセット動作がなされるようになっている。また、このような読み出し動作とともに、この読み出し/第1リセット期間Tr1では、以下のようにして1回目の画素リセット動作第1の画素リセット動作が行われる。すなわち、図中の矢印P12で示したように、チャージアンプ回路チャージアンプ172における仮想短絡イマジナリーショート現象を利用して、1回目の画素リセット動作がなされる。つまり、この仮想短絡現象によって、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなることから、トランジスタ22を介して画素20内の蓄積ノードNも、このリセット電圧Vrstとなるのである。このようにして、上記した読み出し動作に伴い、蓄積ノードNの蓄積電荷が所定のリセット電圧Vrstにリセットされる。3.複数回の画素リセット動作を利用した残留電荷の低減作用ところで、上記のような1回目の画素リセット動作を行ったにも関わらず、この1回目の画素リセット動作前に蓄積された信号電荷の一部が、画素20内に残存してしまう場合がある。このように信号電荷の一部が画素20内に残ってしまうと、次の読み出し動作時次のフレーム期間での撮像時においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまうという問題がある。そこで本実施の形態では、例えば図6および図7に示したように、複数回ここでは2回の画素リセット動作を行うことによって上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、この複数回の画素リセット動作を利用した残留電荷の低減作用について、詳細に説明する。図6において、Aは読み出し制御線Lreadの電位Vreadのタイミング波形を、Bは、チャージアンプ172からの出力電圧Vcaのタイミング波形を、Cは信号線Lsigの電位Vsigのタイミング波形を、Dは蓄積ノードNの電位Vnのタイミング波形を、それぞれ示す。また、これらの各タイミング波形は、1垂直期間1フレーム期間ΔTvを含む前後の期間についてのものである。また、図7は、本実施の形態に係る線順次撮像駆動線順次読み出し駆動および線順次リセット駆動の一例を、タイミング波形図で表わしたものである。ここで、A~Fはそれぞれ、n本の読み出し制御線Lread1~Lread3,Lreadn-2~Lreadnの電位Vread1~Vread3,Vreadn-2~Vreadnのタイミング波形を示している。また、図中に示したΔThは、1水平期間1水平走査期間を表している。更に、ΔTr1は、1回目の画素リセット動作等第1読み出し/リセット期間Tr1の動作についての線順次駆動期間を、ΔTr2は、2回目の画素リセット動作等第1読み出し/リセット期間Tr1の動作についての線順次駆動期間を、それぞれ表している。この1フレーム期間ΔTvでは、まずタイミングt11~t12の露光期間Texにおいて、図5A等を用いて前述したようにして、露光動作が行われる。すなわち、撮像光Linが撮像部11へ入射すると、各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。そして、この信号電荷が画素20内の蓄積ノードNに蓄積され、その電位Vnが徐々に変化する図6中の矢印P31参照。なお、この露光動作に伴って、電位Vnがリセット電圧Vrst側から0Vへ向けて徐々に低下していっているのは、ここでは光電変換素子21のカソード側が蓄積ノードNとなっているためである。次いで、タイミングt13~t14の読み出し/第1リセット期間Tr1では、図5B等を用いて前述したようにして、読み出し動作と1回目の画素リセット動作とが行われる。すなわち、画素20から信号電荷を読み出すことによってこの信号電荷に対応する撮像信号D11を取得する読み出し動作と、この画素20内の信号電荷をリセットするための1回目の画素リセット動作とが、実質的に同時に行われる。ただし、図13中の矢印P32で示したように、この1回目の画素リセット動作後において蓄積ノードNの電位Vnが徐々に低下していき、前述した残留電荷q1が発生してしまっている。なお、例えばその後のタイミングt15では、チャージアンプ回路におけるスイッチSW1がオン状態となることにより、このチャージアンプ回路内の容量素子C1に蓄積された電荷がリセットされる。すなわち、チャージアンプ回路のリセット動作アンプリセット動作が行われる。続いて、その後のタイミングt16~t17において、以下説明する2回目の画素リセット動作第2の画素リセット動作が行われる第2リセット期間Tr2。この第2リセット期間Tr2では、具体的には、例えば図8Aに示した第1の動作例のようにして、2回目の画素リセット動作が行われる。すなわち、この第1の動作例では、画素20内のトランジスタ22がオン状態になると共に、チャージアンプ回路におけるスイッチSW1もオン状態となり、チャージアンプ172を用いたボルテージフォロワ回路が形成される。このため、このチャージアンプ172における帰還特性フィードバック特性により、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなる。このように第1の動作例では、チャージアンプ172における帰還特性を利用して、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに設定される2回目の画素リセット動作がなされる。一方、図8Bに示した第2の動作例では、前述した1回目の画素リセット動作のときと同様に、チャージアンプ回路チャージアンプ172における仮想短絡現象を利用して、2回目の画素リセット動作がなされる図中の矢印P42参照。つまり、この仮想短絡現象によって、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに設定される。なお、このときは、読み出し/第1リセット期間Tr1のときと同様に、画素20内のトランジスタ22がオン状態であると共にチャージアンプ回路におけるスイッチSW1がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印P41で示したように、この第2の動作例では、蓄積ノードNに残存している電荷をチャージアンプ回路によって読み出すことも可能となっている。このようにして本実施の形態では、画素20内の蓄積電荷の画素リセット動作後述する線順次リセット駆動が、1フレーム期間内で間欠的に独立して複数回行われる。具体的には、ここでは1回目の画素リセット動作読み出し/第1リセット期間Tr1と2回目の画素リセット動作第2リセット期間Tr2とが、間欠的に行われるように設定されている。これにより、1回目の画素リセット動作後における画素20内の残留電荷信号電荷の残存量がより確実にリセットされ、そのような残留電荷が低減される図6中に示した矢印P33参照。なお、このような複数回の画素リセット動作線順次リセット駆動は、例えば1水平期間1水平走査期間:一例として32μs程度を超える期間に亘って間欠的に行われるようにするのが望ましい。これは、以下の理由によるものである。すなわち、例えばPIN型のフォトダイオードにおける状態遷移には、数百μs程度の時間がかかる。このことから、例えば100μs程度の時間、リセット電圧Vrstを連続的または間欠的に蓄積ノードNに与えることで、残留電荷の発生を低減することができると考えられる。ただし、実際には、このリセット電圧Vrstを与える期間が1水平期間例えば32μs程度を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。4.各リセット動作のタイミング等についてまた、本実施の形態では、例えば以下の図9~図16に示したようにして、線順次撮像駆動線順次読み出し駆動および線順次リセット駆動の際の、各リセット動作画素リセット動作およびアンプリセット動作のタイミングや期間が設定されている。すなわち、例えば図9A,図9Bまたは図9Cに示したように、画素リセット動作を行う画素リセット期間Tprstの終了タイミングと、アンプリセット動作を行うアンプリセット期間Tarstの終了タイミングとのうちの一方が、所定の電源電位不安定化期間内に含まれないように設定されている図中の矢印参照。あるいは、例えば図10A,図10Bまたは図10Cに示したように、画素リセット期間Tprstの終了タイミングとアンプリセット期間Tarstの終了タイミングとの双方が、所定の電源電位不安定化期間内に含まれないように設定されている図中の矢印参照。また、特に図9Aおよび図10Aに示したように、画素リセット期間Tprstの全期間画素リセット動作の全期間またはアンプリセット期間Tarstの全期間アンプリセット動作の全期間が、この電源電位不安定化期間内に含まれないようにするのが望ましい。ここで、画素リセット期間Tprstとは、ここでは読み出し/第1リセット期間Tr1および第2リセット期間Tr2の双方の期間を意味している。また、ここでいう電源電位不安定化期間とは、グランド電位接地電位を含む電源電位が揺れてしまっている不安定になっている期間のことである。具体的には、例えば図9中に示したように、マルチプレクサ動作期間Tmuxマルチプレクサ回路174の動作期間や、A/D変換期間TadcA/Dコンバータ175の動作期間などこれら2つの動作期間のうちの少なくとも一方を含んでいる。ここで、これらの画素リセット期間Tprstやアンプリセット期間Tarstの終了タイミングを、上記した電源電位不安定化期間から避けて外して設定しているのは、リセット電圧Vrst等の不安定化に起因した撮像信号出力データDoutにおけるノイズ成分を低減するためである。以下、このノイズ成分に関する問題について詳述する。まず、例えば図4に示したように、マルチプレクサ回路174内には多数のスイッチSW2が設けられていることから、これらのスイッチSW2のオンオフ状態を切り換える際に、電源接地電源等にノイズスイッチングノイズが乗り易い。また、一般にデジタル信号を扱う回路は、ノイズ源となり易い。これは、デジタル信号は、2つの電圧レベルハイレベルおよびローレベルを急峻に切り替えることによって得られることから、これらの電圧レベル間での切り換え時に、高周波成分のノイズが発生するためである。このような高周波成分のノイズは主にデジタル系の電源接地電源等に乗っていき、アナログ系の電源と分離するように設計されていても、多少影響してしまう。そして、一般にA/Dコンバータでは、アナログ系とデジタル系とが直近に存在するため、特に影響が大きくなる。このように、マルチプレクサ動作期間TmuxやA/D変換期間Tadcでは電源が揺れてしまう電源電位が不安定となってしまうことから、これらの期間内に画素リセット期間Tprstやアンプリセット期間Tarstの終了タイミングが含まれると、以下のようなノイズの問題が生じる。すなわち、まず、電源電位が不安定となっていることに起因してリセット電圧Vrstも揺れていると、前述したチャージアンプ回路における仮想短絡イマジナリーショート現象により、信号線Lsigの電位Vsigも揺れてしまう。このような状態で画素リセット動作画素リセット期間Tprstがなされると、揺れているリセット電圧Vrstで画素20内の電荷がリセットされる。そして、このようにリセット電圧Vrstが揺れている状態で画素リセット期間Tprstが終了となると、不安定な電圧状態で画素20内のトランジスタ22がオフ状態となるため、蓄積ノードNの電位および接地電位が画素リセット動作の度にばらついてしまう。つまり、光電変換素子21のアノード側およびカソード側の電位がそれぞればらついてしまい、それが撮像信号におけるノイズ成分として現れ、S/N比の低下につながるのである。また、アンプリセット動作アンプリセット期間Tarstの際には、前述した理由により、チャージアンプ172における正側および負側の入力端子における電圧は、互いに等しくなっている。ところが、このアンプリセット期間Tarstが終了してからリセット電圧Vrstが揺れると、正側および負側の入力端子に電位差が生じ、チャージアンプ172の出力電圧Vcaが変化する。このようにしてチャージアンプ172の出力電圧Vcaが変化すると、フィードバックがかかるため、容量素子C1と信号線Lsigの容量との容量比に応じて負側の入力端子の電圧が変化する。その結果、画素20から撮像信号を読み出していない状態でも容量素子C1に電荷が蓄積されてしまい容量素子C1の両端間に電圧が発生し、それがそのまま撮像信号におけるノイズ成分として現れてしまう。これらの理由により本実施の形態では、上記した図9および図10のように、画素リセット期間Tprstの終了タイミングおよびアンプリセット期間Tarstの終了タイミングのうちの少なくとも一方が、上記した電源電位不安定化期間内に含まれないように、各画素20の駆動が行われる。これにより、例えば図11A,Bに示した比較例のように、画素リセット期間Tprstやアンプリセット期間Tarstの終了タイミングが電源電位不安定化期間内に含まれる場合と比べ、上記したリセット電圧Vrstの不安定化に起因した撮像信号におけるノイズ成分が低減する。また、本実施の形態では、例えば図12Aに示したように、画素リセット期間Tprstとアンプリセット期間Tarstとが互いにオーバーラップ重畳していない場合よりも、例えば図12B~Dに示したように、これらの期間の少なくとも一部が互いにオーバーラップしているほうが望ましい。具体的には、図12Bに示した例では、画素リセット期間Tprstとアンプリセット期間Tarstとの一部が互いにオーバーラップしており、オーバーラップ期間ΔTolとなっている。また、図12Cに示した例では、画素リセット期間Tprstおよびアンプリセット期間Tarstの全期間が互いにオーバーラップしており、オーバーラップ期間ΔTolとなっている。つまり、これらの画素リセット期間Tprstとアンプリセット期間Tarstとが、互いに一致している。更に、図12Dに示した例では、アンプリセット期間Tarst内に画素リセット期間Tprst全体開始タイミングから終了タイミングまでの全期間が含まれるようにして、オーバーラップ期間ΔTolが設けられている。このように、画素リセット期間Tprstとアンプリセット期間Tarstとの少なくとも一部が互いにオーバーラップしているようにした場合、リセット動作時間の短縮化を図ることができ、フレームレートの低下を最低限に抑えつつあるいは低下することなく、上記したノイズ成分を低減してS/N比を向上させることが可能となる。ここで、前述した図7中の符号P5で示した期間付近のタイミング波形を拡大して示すと、各リセット動作画素リセット動作およびアンプリセット動作のタイミングや期間は、詳細には例えば図13~図16に示したようになる。なお、これらの図13~図16ではそれぞれ、前述したアンプリセット制御線Lcarstの電位Vcarstを、前述した第1の動作例の場合各図のDおよび第2の動作例の場合各図のEの各々について示している。まず、図13および図14に示した例では、符号P5または符号P5aで示した期間内において、以下のように設定されている。すなわち、Vread2第2リセット期間Tr2→Vreadn-2読み出し/第1リセット期間Tr1→Vread3第2リセット期間Tr2の順に、行走査信号に相当する電位Vreadが印加されている。また、特に図14に示した例では、アンプリセット期間Tarstの一部開始タイミングから途中までの期間が、電源電位不安定化期間マルチプレクサ動作期間TmuxやA/D変換期間Tadc等の一部とオーバーラップしている。そして、これらの例ではそれぞれ、図中の矢印で示したように、画素リセット期間Tprstの終了タイミングおよびアンプリセット期間Tarstの終了タイミングがそれぞれ、この電源電位不安定化期間内に含まれないように設定されている。一方、図15および図16に示した例では、符号P5bまたは符号P5cで示した期間内において、図13,図14中に示した符号P5,P5aの期間とは異なり、以下の順番で、行走査信号に相当する電位Vreadが印加されている。すなわち、Vreadn-2読み出し/第1リセット期間Tr1→Vread2第2リセット期間Tr2→Vread3第2リセット期間Tr2の順に、電位Vreadが印加されている。また、特に図16に示した例では、アンプリセット期間Tarstの一部途中の期間が、電源電位不安定化期間マルチプレクサ動作期間TmuxやA/D変換期間Tadc等とオーバーラップしている。そして、これらの例ではそれぞれ、図中の矢印で示したように、画素リセット期間Tprstの終了タイミングおよびアンプリセット期間Tarstの終了タイミングがそれぞれ、この電源電位不安定化期間内に含まれないように設定されている。以上のように本実施の形態では、読出し動作、画素リセット動作およびアンプリセット動作がそれぞれ行われるように各画素20を駆動すると共に、画素リセット動作画素リセット期間Tprstの終了タイミングおよびアンプリセット動作アンプリセット期間Tarstの終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素20の駆動を行う。これにより、撮像信号におけるノイズ成分を低減するS/N比を向上させることができ、撮像画像の高画質化を実現することが可能となる。特に、画素リセット期間Tprstの終了タイミングが電源電位不安定化期間内に含まれないようにした場合には、アンプリセット期間Tarstの終了タイミングが電源電位不安定化期間内に含まれないようにした場合と比べ、以下の理由により、更にS/N比を向上させて更なる撮像画像の高画質化を図ることが可能となる。すなわち、画素20から電荷を読み出す際にゲインがかかるため、画素20におけるリセット電圧Vrstの揺れが大きくなり、出力に現れてしまうノイズもゲイン倍されてしまうためである。ただし、このゲインの値が小さい場合などには、タイミングの設定等により、逆になる場合もあり得る。なお、上記したゲインは、画素容量Cpdと容量素子C1との容量比により規定されるものでありゲインG=Cpd/C1、G≧1の場合が多いが、G<1の場合もあり得る。<変形例>続いて、上記実施の形態の変形例変形例1~8について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図17は、変形例1に係る画素画素20Aの回路構成を、上記実施の形態で説明した列選択部17の回路構成例とともに表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Aには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。ただし、画素20Aでは、光電変換素子21の配置方向向きが、画素20とは逆になっている。すなわち、この画素20Aでは、光電変換素子21のアノードが蓄積ノードNに接続され、カソードがグランド接地に接続されている。ただし、この光電変換素子21のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。このような構成の画素20Aを有する撮像装置においても、上記実施の形態の撮像装置1と同様の作用により同様の効果を得ることが可能である。[変形例2,3]回路構成図18は、変形例2に係る画素画素20Bの回路構成を、以下説明する列選択部17Bの回路構成例とともに表したものである。また、図19は、変形例3に係る画素画素20Cの回路構成を、列選択部17Bの回路構成例とともに表したものである。これらの変形例2,3に係る画素20B,20Cはそれぞれ、これまで説明した画素20,20Aとは異なり、いわゆるアクティブ型の回路構成となっている。具体的には、このアクティブ型の画素20B,20Cには、1つの光電変換素子21と、3つのトランジスタ22,23,24とが設けられている。これらの画素20B,20Cにはまた、H方向に沿って延在する読み出し制御線Lreadおよびリセット制御線Lrstと、V方向に沿って延在する信号線Lsigとが接続されている。画素20B,20Cではそれぞれ、トランジスタ22のゲートが読み出し制御線Lreadに接続され、ソースが信号線Lsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ23のドレインに接続されている。トランジスタ23のソースは電源VDDに接続され、ゲートは、光電変換素子21のカソード図18に示した画素20Bまたはアノード図19に示した画素20C蓄積ノードNと、リセット用トランジスタとして機能するトランジスタ24のドレインとに接続されている。このトランジスタ24のゲートはリセット制御線Lrstに接続され、ソースにはリセット電圧Vrstが印加されるようになっている。光電変換素子21のアノード画素20Bまたはカソード画素20Cは、グランド接地に接続されている。ただし、画素20Cの場合、光電変換素子21のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。また、図18および図19に示した変形例2,3に係る列選択部17Bは、前述した列選択部17において、チャージアンプ172、容量素子C1およびスイッチSW1の代わりに、定電流源171およびアンプ176を設けたものとなっている。アンプ176では、正側の入力端子には信号線Lsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Lsigの一端側には定電流源171の一方の端子が接続され、この定電流源171の他方の端子には電源VSSが接続されている。作用効果このようなアクティブ型の回路構成からなる画素20B,20Cを有する変形例2,3の撮像装置では、以下のようにして撮像動作線順次撮像駆動がなされる。すなわち、まず、これまで説明したパッシブ型の回路構成からなる画素20,20Aを有する撮像装置では、例えば図20Aに示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と線順次リセット駆動とが、単一の線順次駆動読み出し/第1リセット期間Tr1の線順次動作を行うための駆動によって、実質的に同時に行われる。これに対して、変形例2,3のように、アクティブ型の回路構成からなる画素20B,20Cを有する撮像装置では、例えば図20Bに示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と各回ここでは1回目および2回目の線順次リセット駆動とが、互いに独立して個別に行われる。すなわち、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、1回目の画素リセット期間第1リセット期間Tr1bの線順次動作を行うための1回目の線順次リセット駆動と、2回目の画素リセット期間第2リセット期間Tr2の線順次動作を行うための2回目の線順次リセット駆動とが、互いに独立して個別に行われる。なお、このアクティブ型の回路構成の場合、各回の線順次リセット駆動の際の画素リセット動作は、リセット用トランジスタとして機能するトランジスタ24がオン状態となることによって行われる。このように、アクティブ型の回路構成からなる画素20B,20Cを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様のことが言える。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素20の駆動を行うことにより、S/N比を向上させることができ、撮像画像の高画質化を実現することが可能となる。[変形例4]図21A~Cおよび図22A~Cはそれぞれ、変形例4に係る撮像駆動例をタイミング図で表わしたものである。まず、図21A,Bに示した例では、上記した読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、画素リセット期間リセット期間Tr1bの線順次動作を行うための線順次リセット駆動とが、互いに独立して個別に行われている。具体的には、図21Aの例では、これらの線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられていない一方、図21Bの例では、線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられている。また、図21Cに示した例では、読み出し/リセット期間Tr1の線順次動作を行うための線順次駆動のみが行われている。更に、図22A~Cに示した例では、全ての水平ライン上の読み出し制御線Lreadに対して一括して同時にリセット動作を行う手法が用いられている。具体的には、図22Aの例では、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、第2リセット期間Tr2の線順次動作を行うための線順次リセット駆動との間に、一括した画素リセット期間第1リセット期間Tr1bが設けられている。一方、図22Bの例では、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動の直後に、一括した画素リセット期間第1リセット期間Tr1bが設けられている。他方、図22Cの例では、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動の直後に、一括した2つの画素リセット期間第1リセット期間Tr1bおよび第2リセット期間Tr2が、この順に設けられている。このように、他の様々な撮像駆動を行う場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素20の駆動を行うことにより、S/N比を向上させることができ、撮像画像の高画質化を実現することが可能となる。[変形例5]図23は、変形例5に係る列選択部列選択部17Cの概略構成を回路図で表わしたものである。本変形例の列選択部17Cは、上記実施の形態の列選択部17において、チャージアンプ回路の構成が以下の点で異なっている。すなわち、チャージアンプ172における正側の入力端子と負側の入力端子との間に、スイッチSW4が更に設けられている。また、チャージアンプ172の出力端子と接地グランドとの間に、スイッチSW3および電源V0アンプリセット動作の際に用いられる電源が、この順に直列接続して配置されている。このように、他の様々なチャージアンプ回路を設けた場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素20の駆動を行うことにより、S/N比を向上させることができ、撮像画像の高画質化を実現することが可能となる。[変形例6]図24は、変形例6に係る列選択部列選択部17Dのブロック構成を表したものであり、図25は、この列選択部17Dにおける詳細な回路構成例を表したものである。本変形例の列選択部17Dでは、上記実施の形態の列選択部17図4において、S/H回路173の代わりに、CDSCorrelatedDoubleSampling;相関2重サンプリング回路177が設けられている。また、マルチプレクサ回路174とA/Dコンバータ175との間に、差動増幅回路178が更に設けられている。CDS回路177は、相間のあるタイミングによって、チャージアンプ回路から撮像信号を取得してサンプリングを行う回路である。具体的には、例えば図25に示したように、互いに並設された、2つのスイッチSW5および2つの容量素子C2を有している。差動増幅回路178は、例えば図25に示したように、3つのアンプAmp11,Amp12,Amp2を有しており、所定の差動増幅動作を行う回路である。具体的には、CDS回路177における一方のスイッチSW5および容量素子C2からマルチプレクサ回路174内のスイッチSW2を介して入力された信号と、CDS回路177における他方のスイッチSW5および容量素子C2からマルチプレクサ回路174内のスイッチSW2を介して入力された信号との差動増幅動作を行うようになっている。このように、CDS回路177や差動増幅回路178等の他の回路を用いて構成された列選択部を設けた場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素20の駆動を行うことにより、S/N比を向上させることができ、撮像画像の高画質化を実現することが可能となる。[変形例7,8]図26A,Bはそれぞれ、変形例7,8に係る撮像部撮像部11A,11Bの概略構成を模式的に表したものである。まず、図26Aに示した変形例7に係る撮像部11Aは、上記実施の形態で説明した光電変換層111に加え、波長変換層112を更に有している。具体的には、光電変換層111上撮像部11Aの受光面撮像面側に、波長変換層112が設けられている。波長変換層112は、放射線Rradα線,β線,γ線,X線等を、光電変換層111の感度域に波長変換するものであり、これにより光電変換層111では、この放射線Rradに基づく情報を読み取ることが可能となっている。この波長変換層112は、例えばX線などの放射線を可視光に変換する蛍光体例えば、シンチレータからなる。このような波長変換層112は、例えば光電変換層111の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をCsI、NaI、CaF2等によって形成することにより得られる。一方、図26Bに示した変形例8に係る撮像部11Bは、上記実施の形態で説明した光電変換層111の代わりに、光電変換層111Bを有している。この光電変換層111Bは、入射した放射線Rradに応じて電気信号を直接発生させるものである。つまり、図26Aに示した変形例7の撮像部11Aは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例8の撮像部11Bは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層111Bは、例えば、アモルファスセレンa-Se半導体や、カドミニウムテルルCdTe半導体などにより構成されている。このような構成の撮像部11A,11Bを有する変形例7,8に係る撮像装置では、撮像部11A,11Bが、入射した放射線Rradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器DigitalRadiography等のX線撮像装置や、空港等で用いられる携帯物検査用X線撮影装置、工業用X線撮像装置例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置などに適用することが可能である。<適用例>続いて、上記実施の形態および各変形例変形例1~8に係る撮像装置の撮像表示システムへの適用例について説明する。図27は、適用例に係る撮像表示システム撮像表示システム5の概略構成例を模式的に表したものである。この撮像表示システム5は、上記実施の形態等に係る撮像部1111A,11B等を有する撮像装置1と、画像処理部52と、表示装置4とを備えており、この例では放射線を用いた撮像表示システム放射線撮像表示システムとして構成されている。画像処理部52は、撮像装置1から出力される出力データDout撮像信号に対して所定の画像処理を施すことにより、画像データD1を生成するものである。表示装置4は、画像処理部52において生成された画像データD1に基づく画像表示を、所定のモニタ画面40上で行うものである。このような構成からなる撮像表示システム5では、撮像装置1ここでは放射線撮像装置が、光源ここではX線源等の放射線源51から被写体50に向けて照射された照射光ここでは放射線に基づき、被写体50の画像データDoutを取得し、画像処理部52へ出力する。画像処理部52は、入力された画像データDoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ表示データD1を表示装置4へ出力する。表示装置4は、入力された画像データD1に基づいて、モニタ画面40上に画像情報撮像画像を表示する。このように、本適用例の撮像表示システム5では、撮像装置1において被写体50の画像を電気信号として取得可能であるため、取得した電気信号を表示装置4へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体50の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。なお、本適用例では、撮像装置1が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。<その他の変形例>以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの画素20,20A~20Cの回路構成には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。また、上記実施の形態等では、所定の単位期間1フレーム期間内において、1回または2回の画素リセット動作やアンプリセット動作を行う場合を例に挙げて説明したが、これには限られない。すなわち、例えば、1フレーム期間内で3回以上の画素リセット動作やアンプリセット動作を行うようにしてもよい。更に、上記実施の形態等で説明した撮像部、行走査部、A/D変換部列選択部および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化3辺フリーの額縁構造や配線接続の際の信頼性向上を実現することができる。なお、本技術は以下のような構成を取ることも可能である。1各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部とを備え、前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う撮像装置。2前記駆動部は、前記画素リセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う上記1に記載の撮像装置。3前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングの双方が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う上記2に記載の撮像装置。4前記駆動部は、前記アンプリセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う上記1に記載の撮像装置。5前記画素リセット動作の期間と前記アンプリセット動作の期間との少なくとも一部が、互いにオーバーラップしている上記1ないし4のいずれかに記載の撮像装置。6前記アンプリセット動作の期間内に、前記画素リセット動作の期間全体が含まれている上記5に記載の撮像装置。7前記画素リセット動作の期間と前記アンプリセット動作の期間とが、互いに一致している上記5に記載の撮像装置。8前記駆動部は、前記画素リセット動作の全期間または前記アンプリセット動作の全期間が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う上記1ないし7のいずれかに記載の撮像装置。9前記駆動部は、前記アンプを用いて読み出された信号の一部を選択するマルチプレクサ回路と、前記マルチプレクサ回路により選択された信号に対してA/D変換を行うA/Dコンバータとを有し、前記電源電位不安定化期間は、前記マルチプレクサ回路の動作期間および前記A/Dコンバータの動作期間のうちの少なくとも一方を含む上記1ないし8のいずれかに記載の撮像装置。10前記駆動部は、前記画素リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する上記1ないし9のいずれかに記載の撮像装置。11前記画素リセット動作が、1水平期間を超える期間に亘って間欠的に複数回行われる上記10に記載の撮像装置。12前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている上記1ないし11のいずれかに記載の撮像装置。13前記撮像部は、前記光電変換素子を構成する光電変換層と、前記放射線を前記光電変換層の感度域に波長変換する波長変換層とを有する上記12に記載の撮像装置。14前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する上記12に記載の撮像装置。15前記放射線がX線である上記12ないし14のいずれかに記載の撮像装置。16撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部とを備え、前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う撮像表示システム。"