半導体基板と、前記半導体基板の表層部を活性領域に分離する素子分離溝と、前記素子分離溝内に埋め込まれた素子分離絶縁膜と、前記半導体基板の活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備え、前記浮遊ゲート電極膜を、窒素を1×1021~5×1021cm3の濃度で含む下層シリコン層と窒素を含まない上層シリコン層と前記下層シリコン層と前記上層シリコン層との間に介在する窒素の拡散を防止する結晶遮断層とを有する多結晶シリコン層で構成し、前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成し、前記下層シリコン層の上面の高さを、前記電極間絶縁膜の最下部の高さ以下となるように構成したことを特徴とする半導体装置。半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備え、前記浮遊ゲート電極膜を、窒素を含む下層シリコン層と窒素を実質的に含まない上層シリコン層とを有する多結晶シリコン層で構成し、前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成したことを特徴とする半導体装置。前記下層シリコン層の上面の高さを、前記電極間絶縁膜の最下部の高さ以下となるように構成したことを特徴とする請求項2記載の半導体装置。前記下層シリコン層に含まれる窒素の濃度を1×1021~5×1021cm3と設定したことを特徴とする請求項2または3記載の半導体装置。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒素を含む下層シリコン層と、窒素を含まない上層シリコン層とを積層して浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板に素子分離溝を形成する工程と、前記素子分離溝内に絶縁膜を塗布した後、熱処理し、前記浮遊ゲート電極膜が露出するように加工して素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜および前記浮遊ゲート電極膜上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。そこで、素子分離絶縁膜の形成時に、浮遊ゲート電極膜の基板に対面する部分の幅寸法が細くなってしまうことを防止できる半導体装置および半導体装置の製造方法を提供する。本実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備えた。そして、前記浮遊ゲート電極膜を、窒素を含む下層シリコン層と窒素を実質的に含まない上層シリコン層とを有する多結晶シリコン層で構成し、前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成した。以下、一実施形態について、図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態まず、本実施形態のNAND型フラッシュメモリ装置の構成について説明する。図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、複数個のNANDセルユニットメモリユニットSuが行列状に配置形成されることにより構成されたものである。NANDセルユニットSuは、2個の選択ゲートトランジスタTrs1、Trs2と、これらの選択ゲートトランジスタTrs1、Trs2の間に直列接続された複数個例えば32個のメモリセルトランジスタTrmとから構成される。NANDセルユニットSu内の複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用する構成とされている。図1中X方向ワード線方向、ゲート幅方向に相当に配列された複数個のメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、選択ゲート線SGL1により共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2により共通接続されている。選択ゲートトランジスタTrs1のドレインはビット線コンタクトCBを介してビット線BLに接続されている。ビット線BLは図1中X方向と直交するY方向ビット線方向、ゲート長方向に相当に延びるように形成されている。選択ゲートトランジスタTrs2のソースは図1中X方向に延びるソース線SLに接続されている。図2はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、図2中Y方向に沿って延びる素子分離領域としてのSTI2が図2中X方向に所定間隔で複数本形成されている。これによって、図2中Y方向に沿って延びる活性領域3が図2中X方向に分離形成されている。メモリセルトランジスタのワード線WLは、活性領域3と直交する方向図2中X方向に沿って延びるように形成されると共に、図2中Y方向に所定間隔で複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線SGL1が図2中X方向に沿って延びるように形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが形成され、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。次に、本実施形態のメモリセル領域におけるゲート電極構造について、図3を参照して説明する。図3aは、図2中の3A-3A線ビット線方向、Y方向に沿う断面を模式的に示す図であり、図3bは、図2中の3B-3B線ワード線方向、X方向に沿う断面を模式的に示す図である。図3a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4が図2中のX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3をX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STI2を構成している。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜トンネル絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CGとを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成する。ゲート絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸窒化膜を用いる。浮遊ゲート電極膜FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いる。この多結晶シリコン層8は、下層シリコン層8aおよび上層シリコン層8bの積層構造を有する。下層シリコン層8aは、窒素濃度が高いシリコン層、例えば1×1021cm3程度の窒素濃度を有するシリコン層であり、膜厚が例えば10nm程度である。下層シリコン層8aのゲート幅方向図3b中の左右方向の寸法は、ゲート絶縁膜7の下のシリコン基板1のゲート幅方向の寸法と略等しい。上層シリコン層8bは、窒素を実質的に含まないシリコン層であり、膜厚が例えば70nm程度である。上層シリコン層8bのゲート幅方向図3b中の左右方向の寸法は、下層シリコン層8aのゲート幅方向の寸法に比べて細い。即ち、下層シリコン層8aのゲート幅方向の寸法を、上層シリコン層8bのゲート幅方向の寸法よりも大きく構成している。下層シリコン層8aと上層シリコン層8bとの間には、これらの間で窒素の拡散を防ぐための境界層として例えば酸素原子1個分の層モノレイヤーからなる結晶遮断層8cが介在されている。この結晶遮断層8c中の酸素濃度は、例えば5×1014cm2程度である。これら下層シリコン層8a、上層シリコン層8b、結晶遮断層8cの具体的形成方法については、後述する。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極膜FGの上部側面、および、浮遊ゲート電極膜FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造それぞれの膜厚が、例えばいずれも3nmから10nmであるの膜、即ち、いわゆるONO膜を用いる。制御ゲート電極膜CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層10aと、この多結晶シリコン層10aの直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層10bとの積層構造を有する。シリサイド層10bは、本実施形態の場合、例えばニッケルシリサイドNiSiで構成される。尚、導電層10をすべてシリサイド層10b即ち、シリサイド層単体で構成しても良い。また、図3aに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝11によって互いに電気的に分離されている。この溝11内にはメモリセル間絶縁膜12が形成されている。このメモリセル間絶縁膜12としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いる。メモリセル間絶縁膜12の上面、制御ゲート電極膜CGの上部側面および上面上には、例えばシリコン酸化膜からなる層間絶縁膜13が形成されている。次に、本実施形態によるNAND型フラッシュメモリ装置の製造方法の一例を、図4~図10に示す工程断面図を参照して説明する。尚、図4~図10は、図3bに対応する断面構造の製造段階を模式的に示す。まず、図4に示すように、p型のシリコン基板1の表面に、ゲート絶縁膜7として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極膜FGとなる例えばリンを不純物として用いた非晶質アモルファスシリコン層8をLP-CVDLowPressureChemicalVaporDeposition法にて形成する。この場合、LP-CVD装置図示しないを用いて、図11に示すシーケンスに従って成膜する。具体的には、まず、温度を例えば520°Cに設定し、圧力を例えば0.5Torrに設定した状態で、反応容器内に例えばSiH4ガスを例えば1000sccm、不活性ガスヘリウム、窒素、アルゴン等で1volに希釈したPH3ガスを例えば100sccm、NH3ガスを例えば5sccm導入する。この成膜状態を例えば10分程度続けることで、膜厚が10nm程度であって、窒素濃度が例えば1×1021cm3であり、且つ、リンを不純物とした非晶質の下層シリコン層8aが成膜される。この後、SiH4、PH3、NH3ガスの供給を停止し、反応容器内にN2Oガスを例えば1000sccm導入する。例えば5分程度N2Oガスの導入を続けることで、酸素原子1個分のモノレイヤーからなる結晶遮断層8cが形成される。続いて、N2Oガスの供給を止め、再び、反応容器内にSiH4ガスを例えば1000sccm、不活性ガスで1volに希釈したPH3ガスを例えば100sccm導入する。この成膜状態を例えば1時間程度続けることで、膜厚が70nm程度であって、窒素を含まず、且つ、リンを不純物とした非晶質の上層シリコン層8bが成膜される。最後に反応容器内の真空引きとパージを行う。これにより、浮遊ゲート電極膜FGとなる非晶質シリコン層8が形成される。ここで形成された浮遊ゲート電極膜FGとなる非晶質シリコン層8の下層シリコン層8aの窒素濃度は、約1×1021cm3である。結晶遮断層8cの酸素濃度は、例えば5×1014cm2である。上層シリコン層8bは、窒素を含まない。また、非晶質シリコン層8下層シリコン層8a、上層シリコン層8b中には、2×1020~3×1020cm3程度の濃度のリンが不純物として含まれる。尚、非晶質シリコン層8、即ち、下層シリコン層8aおよび上層シリコン層8bは、成膜直後の状態においては非晶質状態であり、後に結晶化熱工程を実施して多結晶状態、即ち、多結晶シリコン層8にする。この結晶化熱工程を実施するときに、下層シリコン層8a中の窒素は、界面表面へ移動するが、下層シリコン層8aと上層シリコン層8bとの間に結晶遮断層8cが設けられているので、窒素が上層シリコン層8b中へ移動することが防止される。これにより、下層シリコン層8a中の窒素濃度を設定濃度例えば1×1021cm3程度に保持することができる。次に、図5に示すように、非晶質シリコン層8上に化学気相成長法によってハードマスク用のシリコン窒化膜14を形成する。この後、シリコン窒化膜14上にフォトレジスト図示せずを塗布し、露光現像によりレジストをパターニングする。続いて、パターニングされたレジストをマスクとしてシリコン窒化膜14をRIEreactiveionetching法によりエッチングし、次いで、非晶質シリコン層8浮遊ゲート電極膜FG、ゲート絶縁膜7およびシリコン基板1をエッチングすることにより、素子分離のための溝4を形成する図6参照。この後、図7に示すように、例えばポリシラザン等の塗布型の素子分離用の絶縁膜5を塗布して加工後の溝4に埋め込む。続いて、例えば550°Cの高温水蒸気雰囲気にて熱処理を行い、塗布型の素子分離絶縁膜5の改質を行う。このとき、浮遊ゲート電極膜FGとなる多結晶シリコン層8の上層シリコン層8bは、窒素を含まないことから、上記熱処理時に選択的に酸化が進行し、ゲート幅方向図7中の左右方向の寸法が細くなる。これに対して、多結晶シリコン層8の下層シリコン層8aは、窒素濃度が高いので、上記熱処理時に酸化がほとんど進行せず、ゲート幅方向の寸法が細くなることが防止される。これにより、下部ボトム部分が太いほぼ凸形状の浮遊ゲート電極膜FG多結晶シリコン層8を形成することができる。次に、CMPchemicalmechanicalpolishingを用いてシリコン窒化膜14が露出するまで平坦化を行った後、RIE法を用いて素子分離絶縁膜5を選択的にエッチングすることにより、浮遊ゲート電極膜FG多結晶シリコン層8間の素子分離絶縁膜5を落とし込む。この場合、浮遊ゲート電極膜FGとなる多結晶シリコン層8の高さの上部から例えば80~90程度が露出するように素子分離絶縁膜5を落とし込む。この後、多結晶シリコン層8上に残っているシリコン窒化膜14を例えばリン酸溶液等のウエットエッチングで選択的にエッチングして除去し、図8に示すような構成を得る。次いで、図9に示すように、露出した多結晶シリコン層8および素子分離絶縁膜5の表面に、膜厚が例えば12nm程度の電極間絶縁膜9を形成する。この電極間絶縁膜9としては、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜を周知のプロセスにより形成する。この場合、多結晶シリコン層8の下層シリコン層8aの上面の高さは、電極間絶縁膜9の最下部の高さ以下となるように構成されている。この後、電極間絶縁膜9上にCVD法を用いて導電層10制御ゲート電極膜CGとなるドープト多結晶シリコン層を形成し、図10に示すような構成を得る。ここで、窒素を含む下層シリコン層8aと窒素を含まない上層シリコン層8bとの積層構造を有する断面が凸形状の浮遊ゲート電極膜FGが形成されていることから、導電層10を形成するときに素子分離絶縁膜5を落とし込んだ部分の開口幅が広く、浮遊ゲート電極膜FG間への導電層10の埋め込み性が向上している。尚、導電層10となるドープト多結晶シリコン層の不純物としては、例えばリンPを用いる。この後は、周知のプロセスにより、電極分離用の溝11図3a参照を形成し、複数のゲート構造を得る。次いで、溝11の内底部のシリコン基板1の表面に、イオン注入法を用いて不純物をドーピングし、拡散層6を形成する。次に、溝11内に、セルゲート間絶縁膜としてメモリセル間絶縁膜12を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層導電層10の上部にニッケルシリサイドNiSi層10bを形成した後、図3aに示すように、層間絶縁膜13を形成する。更に、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てNAND型フラッシュメモリ装置のチップが形成される。このような構成の本実施形態においては、浮遊ゲート電極膜FGとなる非晶質シリコン層8が、窒素を含む下層シリコン層8aと窒素を含まない上層シリコン層8bとを有する構成とした。これにより、素子分離溝4に塗布型の素子分離絶縁膜5を塗布し、続いて、高温水蒸気雰囲気にて熱処理を行い、塗布型の素子分離絶縁膜5の改質を行ったときに、下層シリコン層8aは、窒素濃度が高いので、上記熱処理時に酸化がほとんど進行せず、ゲート幅方向の寸法が細くなることを防止できる。即ち、本実施形態によれば、下層シリコン層8aのゲート幅方向の寸法を、上層シリコン層8bのゲート幅方向の寸法よりも大きく構成できる。換言すると、浮遊ゲート電極膜FGのシリコン基板1活性領域3に対面する下部ボトム部分における多結晶シリコン層8aのゲート幅方向の寸法を、活性領域3となるシリコン基板1のゲート幅方向の寸法と略同じ寸法に構成できる。このため、本実施形態によれば、ゲート絶縁膜7を介して形成されるシリコン基板1と浮遊ゲート電極膜FG間のキャパシタの容量が小さくなることがなくなるから、メモリセルトランジスタの書き込み時にゲート絶縁膜7を貫通する電荷量が少なくならず、従って、書き込み電圧が高くなることを防止できる。また、本実施形態では、下層シリコン層8aの窒素濃度を1×1021cm3程度と設定したので、ゲート電極MGのゲート幅寸法が20nm程度である場合に、塗布型の素子分離絶縁膜5の改質のための熱処理時に下層シリコン層8aの酸化を十分抑制することができた。具体的には、上層シリコン層8bの細り量が片側で2nm程度であったのに対し、下層シリコン層8aの細り量を片側で1nm以下に抑制することができた。これにより、書き込み電圧が高くなることを十分防止できる。更に、本実施形態では、上記熱処理時に下層シリコン層8aの酸化を十分抑制することができるため、熱処理によるゲート絶縁膜7の端部の厚膜化、いわゆるバーズビークを低減することができる。更にまた、本実施形態によれば、浮遊ゲート電極膜FGにおけるゲート絶縁膜7側の界面にキャリアのトラップ準位を選択的に形成するため、メモリセルトランジスタの書き込み時の電圧Vpgmと称すを低減することができる。そして、Vpgmが低減することから、ゲート絶縁膜7に加わる電界を抑制できるため、書き込み消去の信頼性を向上させることが可能である。また、本実施形態では、浮遊ゲート電極膜FGの下部ボトム部分の下層シリコン層8aのゲート幅方向の寸法の細りを抑制することができるため、制御ゲート電極膜CGワード線WLの最下部と、活性領域3となるシリコン基板1との間の距離が長くなる。このため、電子が浮遊ゲート電極膜FGに入らず制御ゲート電極膜CGに直接流れてしまうことがなくなり、書き込まれないメモリセルの発生を抑えることができる。更に、本実施形態によれば、図12中の曲線Pに示すように、書き込み電圧Vpgmのばらつきを抑えることができる。尚、図12中の曲線Pは本実施形態の書き込み電圧Vpgmの分布を示し、図12中の曲線Qは従来構成の書き込み電圧Vpgmの分布を示す。この図12から、本実施形態の書き込み電圧Vpgmの分布がシャープである、即ち、本実施形態の書き込み電圧Vpgmは、ばらつきが少ないことがわかる。その他の実施形態以上説明した実施形態に加えて以下のような構成を採用しても良い。上記実施形態では、浮遊ゲート電極膜FGとなる多結晶シリコン層8の下層シリコン層8aの窒素濃度を1×1021cm3程度としたが、これに限られるものではなく、下層シリコン層8aの窒素濃度を1×1021~5×1021cm3程度の範囲で設定しても良く、ゲート幅寸法等の各種条件に応じて良好な特性が得られるように窒素濃度を前記範囲内で適宜設定すれば良い。尚、下層シリコン層8aの窒素濃度を5×1021cm3程度を越えるように設定すると、下層シリコン層8a中に固定電荷が発生するようになるため、メモリセルトランジスタの消去特性が悪くなるおそれがある。また、下層シリコン層8aの窒素濃度を1×1021cm3程度未満に設定すると、塗布型の素子分離絶縁膜5の熱処理時に下層シリコン層8aの酸化の抑制が十分になされなくなるおそれがある。また、上記実施形態では、下層シリコン層8aと上層シリコン層8bの間に結晶遮断層8cを形成するときに、反応容器内にN2Oガスを導入するように構成したが、これに代えて、O2ガスを導入するように構成しても良く、このように構成してもほぼ同じ結晶遮断層8cを形成することができる。また、上記実施形態では、電極間絶縁膜9として、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜を用いたが、これに限られるものではなく、例えば、単体の高誘電率絶縁膜、または、シリコン酸化膜/高誘電率絶縁膜/シリコン酸化膜の積層構造の膜、または、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の積層構造の膜を用いても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。