"半導体基板内に設けられ、第1及び第2の領域を含むメモリセルアレイと、前記第1の領域内に設けられ、磁化の向きが可変な第1の記憶層と、磁化の向きが不変な第1の参照層と、前記第1の記憶層と前記第1の参照層との間の第1の非磁性層と、前記第1の参照層における前記第1の非磁性層側に対して反対側に設けられる第1のシフト調整層と、を含む第1の磁気抵抗効果素子と、前記第2の領域内に設けられ、磁化の向きが可変な第2の記憶層と、磁化の向きが不変な第2の参照層と、前記第2の記憶層と前記第2の参照層との間の第2の非磁性層と、前記第2の参照層における前記第2の非磁性層側に対して反対側に設けられる第2のシフト調整層と、を含む第2の磁気抵抗効果素子と、を具備し、前記第2のシフト調整層の膜厚は、前記第1のシフト調整層の膜厚以下である、ことを特徴とする磁気メモリ。半導体基板内に設けられ、第1及び第2の領域を含むメモリセルアレイと、前記第1の領域内に設けられ、磁化の向きが可変な第1の記憶層と、磁化の向きが不変な第1の参照層と、前記第1の記憶層と前記第1の参照層との間の第1の非磁性層と、前記第1の参照層における前記第1の非磁性層側に対して反対側に設けられる第1のシフト調整層と、を含む第1の磁気抵抗効果素子と、前記第2の領域内に設けられ、磁化の向きが可変な第2の記憶層と、磁化の向きが不変な第2の参照層と、前記第2の記憶層と前記第2の参照層との間の第2の非磁性層と、前記第2の参照層における前記第2の非磁性層側に対して反対側に設けられる第2のシフト調整層と、を含む第2の磁気抵抗効果素子と、を具備し、前記第1及び第2のシフト調整層の磁化の向きは、前記第1及び第2の参照層の磁化の向きと反対の向きに設定され、前記第1及び第2のシフト調整層の磁化の温度依存性は、前記第1及び第2の参照層の磁化の温度依存性と異なる、ことを特徴とする磁気メモリ。半導体基板内に設けられ、第1及び第2の領域を含むメモリセルアレイと、前記第1の領域内に設けられ、磁化の向きが可変な第1の記憶層と、磁化の向きが不変な第1の参照層と、前記第1の記憶層と前記第1の参照層との間の第1の非磁性層と、前記第1の参照層における前記第1の非磁性層側に対して反対側に設けられる第1のシフト調整層と、を含む第1の磁気抵抗効果素子と、前記第2の領域内に設けられ、磁化の向きが可変な第2の記憶層と、磁化の向きが不変な第2の参照層と、前記第2の記憶層と前記第2の参照層との間の第2の非磁性層と、前記第2の参照層における前記第2の非磁性層側に対して反対側に設けられる第2のシフト調整層と、前記第2の参照層と前記第2のシフト調整層との間の第3のシフト調整層と、を含む第2の磁気抵抗効果素子と、を具備することを特徴とする磁気メモリ。前記メモリセルアレイの第3の領域内に設けられ、磁化の向きが可変な第3の記憶層と、磁化の向きが不変な第3の参照層と、前記第3の記憶層と前記第3の参照層との間の第3の非磁性層と、前記第3の参照層における前記第3の非磁性層側に対して反対側に設けられる第3のシフト調整層と、を含む第3の磁気抵抗効果素子と、をさらに具備し、前記第1乃至第3のシフト調整層の磁化の向きは、前記第1乃至第3の参照層の磁化の向きと反対の向きにそれぞれ設定され、前記第3のシフト調整層の磁化の温度依存性は、前記第3の参照層の磁化の温度依存性と異なる、ことを特徴とする請求項1に記載の磁気メモリ。メモリ動作温度において、前記第1の磁気抵抗効果素子に供給された書き込み電流の向きに応じて、前記第1の記憶層の磁化の向きは反転し、実装温度において、前記第2の磁気抵抗効果素子は、前記第2の参照層及び第2のシフト調整層のうち一方に起因するシフト磁界が、前記第1の記憶層の磁化に印加される、ことを特徴とする請求項1乃至4のいずれか1項に記載の磁気メモリ。前記シフト磁界がHextで示され、前記第2の記憶層の磁化反転エネルギーバリアがΔE、前記第2の記憶層の飽和磁化がMs、前記第2の記憶層の体積がV、実装温度がTj、実装温度における前記第2の記憶層の熱安定性指標ΔE/kBTjがA、で示される場合、以下の条件式11を満たすことを特徴とする請求項5に記載の磁気メモリ。磁気メモリの動作不良を抑制する技術を提案する。本実施形態の磁気メモリは、半導体基板内に設けられ、第1及び第2の領域を含むメモリセルアレイと、前記第1の領域内に設けられ、磁化の向きが可変な第1の記憶層と、磁化の向きが不変な第1の参照層と、前記第1の記憶層と前記第1の参照層との間の第1の非磁性層と、前記第1の参照層における前記第1の非磁性層側に対して反対側に設けられる第1のシフト調整層と、を含む第1の磁気抵抗効果素子と、前記第2の領域内に設けられ、磁化の向きが可変な第2の記憶層と、磁化の向きが不変な第2の参照層と、前記第2の記憶層と前記第2の参照層との間の第2の非磁性層と、前記第2の参照層における前記第2の非磁性層側に対して反対側に設けられる第2のシフト調整層と、を含む第2の磁気抵抗効果素子と、を具備し、前記第2のシフト調整層の膜厚は、前記第1のシフト調整層の膜厚以下である。[実施形態]以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1第1の実施形態図1乃至図12を参照して、第1の実施形態の磁気メモリについて、説明する。a構成図1乃至図6を参照して、第1の実施形態の磁気メモリの構成について、説明する。<全体構成>図1乃至図3を用いて、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子の構成について説明する。図1は、磁気メモリ100を含むパッケージ装置200の構成を、模式的に示している。本実施形態の磁気メモリ100のチップは、パッケージ装置200内に搭載されている。磁気メモリ100は、絶縁体パッケージ210内に封止されている。パッケージ装置200内において、磁気メモリ100のチップは、ボンディングワイヤ、リードフレーム或いは金属バンプ例えば、銅バンプを介して、パッケージ装置200の外部接続端子290に、接続されている。外部接続端子290には、例えば、ハンダボール又はハンダバンプ290が用いられている。磁気メモリ100を含むパッケージ装置200は、実装基板400上に搭載される。パッケージ装置200は、外部接続端子としてのハンダボール290によって、実装基板400上の接続端子又は、配線490に接続される。これによって、磁気メモリ100は、実装基板400上の他のチップ又は素子図示せずに接続され、本実施形態の磁気メモリ100を含むメモリシステム例えば、メモリカードやSSDやシステムLSIが形成される。図2は、磁気メモリ100のチップのレイアウト例を模式的に示している。本実施形態において、磁気メモリ100は、例えば、MRAMMagnetoresistiveRandomAccessMemoryである。但し、本実施形態の磁気メモリは、ROMReadOnlyMemoryでもよい。図2に示されるように、磁気メモリ100において、メモリセルアレイ30は、チップ半導体基板70内に、設けられている。メモリセルアレイ30内には、複数のセル20が、設けられている。各セル20は、少なくとも1つの磁気抵抗効果素子1と少なくとも1つの選択素子2とを含んでいる。図3は、メモリセルアレイ30の内部構成の一例を示す等価回路図である。図3に示されるように、複数のセル20は、メモリセルアレイ30内にアレイ状に配置される。メモリセルアレイ30内には、複数のビット線BL,bBL及び複数のワード線WLが設けられている。ビット線BL,bBLはカラム方向に延在し、ワード線WLはロウ方向に延在する。2本のビット線BL,bBLは、1組のビット線対を形成している。セル20は、ビット線BL,bBL及びワード線WLに接続されている。カラム方向に配列されている複数のセル20は、共通のビット線対BL,bBLに接続されている。ロウ方向に配列されている複数のセル20は、共通のワード線WLに接続されている。セル20は、例えば、1つの磁気抵抗効果素子1と1つの選択素子2とを含む。磁気抵抗効果素子1は、例えば、MTJMagneticTunnelJunction素子である。MTJ素子1は、磁化の向きが可変な磁性層記憶層と、磁化の向きが固定状態の不変な磁性層参照層と、2つの磁性層間の非磁性層トンネルバリア層とを、少なくとも含んでいる。選択スイッチ2は、例えば、電界効果トランジスタFieldEffectTransistorである。以下では、選択スイッチ2としての電界効果トランジスタのことを、選択トランジスタ2とよぶ。本実施形態において、外部からのデータを記憶するセル20のことを、メモリセルとよぶ。MTJ素子1の一端は、ビット線BLに接続され、MTJ素子1の他端は、選択トランジスタ2の電流経路の一端ソース/ドレインに接続されている。選択トランジスタ2の電流経路の他端ドレイン/ソースは、ビット線bBLに接続されている。選択トランジスタ2の制御端子ゲートは、ワード線WLに接続されている。ロウ制御回路32は、メモリセルアレイ30のロウ方向に隣接するように、チップ70内に設けられている。カラム制御回路33は、メモリセルアレイ30のカラム方向に隣接するように、チップ70内に設けられている。ロウ制御回路32は、メモリセルアレイ30のロウを制御する。ロウ制御回路32は、ワード線WLの一端に接続される。ロウ制御回路32は、外部からのアドレス信号に基づいて、ワード線WLの活性化/非活性化を制御する。カラム制御回路33は、メモリセルアレイ30のカラムを制御する。カラム制御回路33は、ビット線BL,bBLの一端及び他端にそれぞれ接続される。カラム制御回路33は、外部からのアドレス信号に基づいて、ビット線の活性化/非活性化を制御する。ロウ制御回路32及びカラム制御回路33によって活性化されたメモリセルが、選択セルとして、外部メモリコントローラ又はホストからアクセスされる。以下では、アクセス対象として選択されるメモリセルのことを、選択セルとよぶ。メモリセルアレイ30の近傍において、書き込み回路35及び読み出し回路36が、チップ70内に設けられている。書き込み回路35は、カラム制御回路33を介して、ビット線の一端及び他端に接続される。書き込み回路35は、書き込み電流Iwを生成するための電流源や電圧源などのソース回路、書き込み電流Iwを吸収するためのシンク回路を、有する。読み出し回路36は、カラム制御回路33を介して、ビット線の一端に接続される。読み出し回路36は、読み出し電流Irを生成するための電流源又は電圧源、読み出し信号の検知及び増幅を行うセンスアンプ37、及び、データを一時的に保持するラッチ回路などを含んでいる。例えば、メモリセルアレイ30と同じチップ70内に、ロウ/カラム制御回路32,33、書き込み回路35及び読み出し回路36以外の回路以下、周辺回路39とよぶが、設けられている。例えば、バッファ回路、ステートマシン制御回路、又は、ECCErrorCheckingandCorrecting回路などが、周辺回路39としてチップ70内に設けられる。尚、図2において、1つのメモリセルアレイ30が、1つのチップ70内に設けられているが、複数のメモリセルアレイが、1つのチップ70内に設けられてもよい。この場合、各メモリセルアレイに対応するように、ロウ制御回路及びカラム制御回路がそれぞれ設けられてもよいし、複数のメモリセルアレイに対して、1つのロウ制御回路及び1つのカラム制御回路が、共通化されてもよい。図2に示される例において、読み出し回路36は、メモリセルアレイのカラム方向の一端に設けられているが、1つの読み出し回路が、メモリセルアレイのカラム方向の両端に設けられてもよい。<動作>書き込み動作本実施形態の磁気メモリにおけるデータの書き込み動作について、説明する。例えば、本実施形態の磁気メモリ例えば、MRAMのデータの書き込みには、スピン注入磁化反転方式SpinTorqueTransferが用いられる。スピン注入磁化反転型MRAMにおいて、書き込み回路35は、データの書き込み時、書き込み対象としての選択セルのMTJ素子1に対して、書き込み電流Iwを供給する。書き込み回路35は、選択セルに書き込まれるデータに応じて、書き込み電流IwをメモリセルMC内のMTJ素子1に双方向に流す。即ち、書き込むデータに応じて、ビット線BLからビット線bBLに向かう書き込み電流Iwが、或いは、ビット線bBLからビット線BLに向かう書き込み電流Iwが、書き込み回路35から出力される。本実施形態の磁気メモリのMTJ素子1は、例えば、スピン注入磁化反転方式によって、記憶層と参照層との相対的な磁化の向きが反転される。MTJ素子1の記憶層の磁化の向きは、MTJ素子1に流された書き込み電流Iwに起因するスピントルクによって、変化される。すなわち、記憶層の磁化の向きは、書き込み電流Iwが含むスピン偏極した電子が、記憶層の磁化スピンに作用することによって、変化する。ここで、参照層の磁化の向きが固定状態である又は参照層の磁化の向きが不変であるとは、記憶層の磁化の向きを反転させるための磁化反転しきい値以上の電流磁化反転電流が、参照層に流れた場合に、参照層の磁化の向きが変化しないことを意味する。したがって、MTJ素子1において、磁化反転しきい値の大きな磁性層が参照層として用いられ、参照層よりも磁化反転しきい値の小さい磁性層が記憶層として用いられる。これによって、磁化の向きが可変な記憶層と磁化の向きが固定された参照層とを含むMTJ素子1Aが、形成される。また、書き込み電流Iwの電流値は、記憶層の磁化反転しきい値以上の電流値を有し、且つ、参照層の磁化反転しきい値より小さい値に設定される。記憶層の磁化の向きを参照層の磁化の向きと平行P:Parallel状態に書き込む場合、つまり、記憶層の磁化の向きが参照層の磁化の向きと同じにされる場合、記憶層から参照層に向かって流れる電流Iwが、MTJ素子1に供給される。この場合において、電子は、トンネルバリア層を経由して、参照層から記憶層に向かって移動する。参照層及びトンネルバリア層を通過して記憶層に移動した電子のうち、マジョリティーな電子スピン偏極した電子は、参照層の磁化スピンの向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量スピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと同じ向きに反転する。MTJ素子1の磁化配列が平行配列平行状態であるとき、MTJ素子1の抵抗値は最も小さくなる。記憶層の磁化の向きを参照層の磁化の向きと反平行AP:Antiparallel状態に書き込む場合、つまり、記憶層の磁化の向きが参照層の磁化の向きに対して反対にされる場合、参照層から記憶層に向かって流れる電流Iwが、MTJ素子1Aに供給される。この場合、電子は、記憶層から参照層に向かって移動する。参照層の磁化の向きと反平行のスピンをもつ電子は、参照層によって反射される。反射された電子は、スピン偏極した電子として、記憶層に注入される。このスピン偏極した電子反射された電子のスピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと反対の向きに反転する。MTJ素子1の磁化配列が、反平行配列反平行状態であるとき、MTJ素子1の抵抗値は最も大きくなる。例えば、抵抗値が小さい状態磁化配列が平行状態のMTJ素子1Aは、0データ保持状態第1安定状態に対応づけられ、抵抗値が高い状態磁化配列が反平行状態のMTJ素子1Aは、1データ保持状態第2安定状態に対応付けられる。読み出し動作本実施形態の磁気メモリにおけるデータの読み出し動作について、説明する。本実施形態の磁気メモリMRAMのデータの読み出しにおいて、例えば、読み出し回路36のセンスアンプ37が、読み出し対象の選択セルからの信号電位の大きさと参照信号基準電位の大きさが係を比較されることによって、選択セル内のMTJ素子1Aが0データ保持状態磁化平行状態、低抵抗状態であるか、1データ保持状態磁化反平行状態、高抵抗状態であるかが判定される。データ読み出し時において、選択セルからの信号読み出し信号は、選択セル内のMTJ素子1内に読み出し電流Irを流すことによって、生成される。MTJ素子1Aを流れた読み出し電流Irに基づく信号の大きさは、MTJ素子1Aの抵抗値に応じて、変動する。MTJ素子1Aを流れた読み出し電流Irに基づく信号電位又は電流が、センスアンプ37に入力される。尚、読み出し電流Irの電流値は、読み出し電流によって記憶層の磁化が反転しないように、書き込み電流Iwの電流値反転しきい値より小さい値に設定される。データ読み出し時における参照信号標準信号は、参照セルやレプリカセルとよばれるセルを用いて生成される。例えば、参照セル及びレプリカセルを用いて、MTJ素子の抵抗値と比較するための合成抵抗が形成されたり、参照セルが接続されたビット線に対する印加電位が生成されたりすることによって、データの読み出しのための参照信号が生成される。このように、MRAMのデータの読み出しは、参照セル及びレプリカセルを用いて、実行される場合がある。それゆえ、図2及び図3に示されるように、メモリセルアレイ30内には、外部からのデータを記憶するメモリセルMCと参照電位を生成するための参照セル/レプリカセルXCとが設けられる。以下では、参照セル及びレプリカセルを区別しない場合、参照セル及びレプリカセルのことを、参照電位生成セルとよぶ。メモリセルアレイ30内において、メモリセルMCが設けられる領域31Aのことを、メモリセル領域31Aとよび、参照電位生成セルXCが設けられる領域31Bのことを、参照電位生成セル領域31Bとよぶ。尚、メモリセルMCと参照電位生成セルXCとを区別しない場合には、セル20とよぶ。参照セル及びレプリカセルのような参照電位生成セルXCは、外部からのデータの書き込み対象とはならない。但し、データの読み出しのための所定の抵抗値の参照電位生成セルXCを形成するために、参照電位生成セルXCは、チップの出荷前及び実装工程前に、予め0データ保持状態平行状態であるか1データ保持状態磁化反平行状態であるかが規定される。以下では、参照電位生成セルXCのMTJ素子に、磁気メモリの読み出しデータに応じた1又は0データが書き込まれる工程のことを、初期化とよぶ。以下では、初期化された参照電位生成セルXCのMTJ素子の状態のことを、初期状態とよぶ場合がある。尚、参照電位生成セルXCとメモリセルMCとが同じ工程同一チップ内に形成されていれば、参照電位生成セル領域31Bは、メモリセルアレイ30の外部に設けられてもよい。また、参照電位生成セル領域31Bは、1カラム分1組のビット線ペアの参照電位生成セルXCを含む場合もあるし、2カラム分以上の参照電位生成セルXCを含む場合もある。図2及び図3において、カラム方向に延在するように設けられた参照電位生成セル領域31Bが示され、カラム方向に配列された複数の参照電位生成セルは共通のビット線参照ビット線に接続される。参照電位生成セル領域31Bは、メモリセル領域31Aにロウ方向に隣接している。ただし、磁気メモリの仕様に応じて、メモリセルアレイ30のカラム方向の一端終端に、参照電位生成セル領域31Bが設けられてもよい。この場合、参照電位生成セル領域31Bがロウ方向に延在するようにメモリセルアレイ30内に設けられ、ロウ方向に配列された参照電位生成セルXCが共通のワード線参照ワード線に接続される。1つの参照電位生成セルXCを用いてアクセスされるメモリ領域メモリセルの個数は、例えば、数十から数百bit又はそれ以上である。それゆえ、1つの参照電位生成セルXCが動作不良になると、その不良の参照電位生成セルXCに対応するメモリ領域のデータが、正常に読み出せなくなる。このように、参照電位生成セル領域内の複数の参照電位生成セルにおいて、1bitでもMTJ素子1の意図しない磁化反転が生じると、チップ全体が不良となる可能性がある。それゆえ、メモリの製造コスト及びメモリの信頼性を考慮すると、チップの出荷後及びメモリの使用時において、参照セル及びレプリカセルは、規定されたデータ保持状態を維持していることが好ましい。例えば、参照電位生成セルXCのMTJ素子1において、記憶層の磁化が熱擾乱によって反転する可能性がある。例えば、磁気メモリを含むチップパッケージ装置の出荷後において、実装メーカーやユーザーによって実装される場合、チップの実装工程の高温プロセスに起因して、MTJ素子1の記憶層に熱擾乱が発生し、実装工程前に所定のデータに設定された参照セルやレプリカセルのMTJ素子が、磁化反転する可能性がある。このような実装工程の問題に起因して、磁気メモリを含むチップの商品競争力が低下してしまうことが、懸念される。<構造>図4乃至図7を参照して、本実施形態の磁気メモリの構造について説明する。図4を用いて、本実施形態の磁気メモリが含む磁気抵抗効果素子の基本構造について説明する。図4は、本実施形態の磁気メモリが含む磁気抵抗効果素子MTJ素子1の基本的な構成を示す断面図である。MTJ素子1は、2つの磁性層10,12と、2つの磁性層10,12間の非磁性層11とを少なくとも含む積層構造を有する。MTJ素子1の2つの磁性層のうち、一方の磁性層10は記憶層磁化自由層、自由層、記録層ともよばれるであり、他方の磁性層12は参照層磁化不変層、固定層ともよばれるである。記憶層10は、磁化の向きが反転可能である。参照層12は、記憶層10よりも大きい磁化反転しきい値を有し、磁化の向きが実質的に固定状態にされている。スピン注入磁化反転方式を用いたデータ書き込みを考慮した場合、記憶層10は、ダンピング定数が小さい材料を用いて形成されることが好ましい。非磁性層11は、例えば、酸化マグネシウムMgO膜である。MgO膜のような絶縁膜が用いられた非磁性層11は、トンネルバリア層とよばれる。例えば、酸化アルミニウム、酸化カルシウムCaO、酸化ストロンチウムSrO、酸化チタンTiO、酸化バナジウムVO、酸化ニオブNbOが、非磁性層に用いられてもよい。本実施形態において、MTJ素子1は、垂直磁化型のMTJ素子である。すなわち、記憶層10及び参照層12は、磁性層10,12の膜面に対して垂直方向に磁気異方性を有している。記憶層10及び参照層12の磁化は、膜面に対して垂直方向を向いている。磁化が膜面に対して垂直方向を向く磁性層のことを、垂直磁化膜ともよぶ。MTJ素子の磁性層記憶層及び参照層10,12の垂直磁気異方性は、磁性層の結晶磁気異方性や、積層膜の界面の歪みや界面の電子状態に起因する界面磁気異方性を利用して形成される。例えば、大きな結晶磁気異方性エネルギー密度を有する材料として、Co-Cr合金が挙げられる。Co-Cr合金材料の結晶構造は、六方晶構造であり、c軸を磁化容易軸とした一軸の結晶磁気異方性を有する。そのため、Co-Cr合金を用いた磁性層は、その結晶方位を、c軸が膜面の垂直方向と平行になるように制御すればよい。これと同様に、正方晶構造の磁性層がMTJ素子に用いられた場合、c軸を膜面に対して垂直方向に制御することにより、垂直磁化型のMTJ構成を実現できる。正方晶構造の磁性材料は、例えば、L10型の結晶構造を有する材料が用いられる。例えば、Fe-Pt規則合金、Fe-Pd規則合金、Co-Pt規則合金、Fe-Co-Pt規則合金、Fe-Ni-Pt規則合金、Fe-Ni-Pd規則合金等が挙げられる。L10型の結晶構造の材料を、垂直磁化膜にするには、その結晶配向性が001面に優先配向させることが好ましい。MTJ素子1の磁性層10,12の垂直磁気異方性は、磁性層が含む積層膜の界面の磁気異方性を利用して形成されてもよい。磁性層10,12の垂直磁気異方性が、界面磁気異方性によって形成された場合において、結晶軸の分散を抑制することができ、反転しきい値電流の増大を抑制できる。界面磁気異方性を利用した垂直磁化膜には、例えば、人工格子がある。人工格子の一例として、磁性体のCoと非磁性体のPt又はPdとが交互に積層された構造が、挙げられる。人工格子内の各磁性体は、磁気異方性エネルギー密度の向上のため、0.3~1.0nm程度の膜厚であることが好ましい。人工格子内の磁性膜の膜厚が薄くなると、スピンポンピング効果がより顕著になり、人工格子のダンピング定数が大きくなる。垂直磁化型のMTJ素子1は、磁気異方性エネルギー密度を大きくするために、面内磁化型のMTJ素子のように、磁性層の膜厚を大きくしたり、MTJ素子のアスペクト比を大きくしたりしなくともよい。それゆえ、垂直磁化型のMTJ素子1は、アスペクト比を小さくでき、微細化にも適している。記憶層10とトンネルバリア層11との間、及び、参照層12とトンネルバリア層11との間に、界面層図示せずがそれぞれ設けられてもよい。界面層は、トンネルバリア層11に接触する記憶層の領域又は参照層の領域を示す場合もある。界面層は、トンネルバリア層11と磁性層10,12との格子不整合を緩和する。その結果として、磁性層10,12の結晶性が改善し、MTJ素子1の特性例えば、MR比が向上する。本実施形態において、MTJ素子1は、シフト調整層13を含む。シフト調整層13は、参照層12におけるトンネルバリア層11が設けられた側に対して反対側に、設けられている。参照層12は、トンネルバリア層11とシフト調整層13との間に挟まれている。例えば、MTJ素子1がトップピン型の構造を有する場合、シフト調整層13は、参照層12上に積層される。シフト調整層13は、磁性層である。シフト調整層13は、記憶層10及び参照層12と同様に、垂直磁化膜である。シフト調整層13の磁化の向きは、固定状態であり、書き込み電流Iwが供給されても、反転しない不変であるように、形成される。シフト調整層13と参照層12との磁化配列は、例えば、互いに反対磁化反平行状態になっている。メモリセルMCのMTJ素子1において、メモリの動作時に、シフト調整層13は、参照層12からの漏れ磁場magnetostaticstrayfieldを実質的にゼロにする。これによって、メモリ動作時において、参照層12からの漏れ磁場に起因した記憶層10のシフト磁界を、低減する。例えば、参照層12の保磁力とシフト調整層13の保磁力との大きさの制御や、参照層12とシフト調整層13との間の反強磁性結合によって、参照層12の磁化の向きとシフト調整層13の磁化の向きとが、互いに反対の向きに設定される。記憶層10のシフト磁界がゼロにならない場合、記憶層10と参照層12との磁化配列は、平行安定な0データ保持状態に固定されてしまう可能性がある。漏れ磁場に起因したシフト磁界がMTJ素子1内に存在する場合、スピン注入によって1データに書き換えられたメモリセルの情報は、漏れ磁場によって直ちに0データに戻ってしまう可能性がある。そのため、本実施形態の磁気メモリのように、信頼性の高いメモリ動作のために、メモリセルMC内のMTJ素子1がシフト調整層13を含み、メモリ動作時におけるMTJ素子1内のシフト磁界が実質的にゼロにされる。これによって、メモリセルMC内のMTJ素子1は、メモリの動作時において、1データ保持状態高抵抗状態、磁化反平行状態及び0データ保持状態低抵抗状態、磁化平行状態の双方をとり得る。例えば、中間層スペーサー層ともよばれる19は、参照層12とシフト調整層13との間に設けられている。中間層19は、参照層12とシフト調整層13との間の原子の拡散を抑制する。これによって、拡散した原子が、参照層12及びシフト調整層13のそれぞれに対して不純物となり、参照層12及びシフト調整層13の特性が劣化するのを抑制される。中間層19には、例えば、タンタルTa、タングステンW、ニオブNb、又は、モリブデンMo、ルテニウムRuなどの金属が用いられる。例えば、参照層12とシフト調整層13とが、反強磁性接合を形成する場合、中間層の材料に依存する場合がある。下地層18が、MTJ素子1に対して設けられてもよい。下地層18は、記憶層10におけるトンネルバリア層11が設けられた側に対向した側に設けられている。記憶層10は、下地層18とトンネルバリア層11との間に挟まれている。例えば、MTJ素子がトップピン型の構造を有する場合、記憶層10は、下地層18上に積層される。記憶層10の磁化特性の向上のために、記憶層10の材料に応じて、下地層18に原子稠密面を有する材料が用いられることが好ましい。この場合、下地層18には、白金Pt、Pdパラジウム、イリジウムIr、タングステンW、タンタルTa、ハフニウムHf、金属窒化物などが用いられる。図5及び図6は、本実施形態の磁気メモリのMTJ素子1を含むセル20MC,XCの断面構造を説明するための図である。図5は、セル20内の選択トランジスタのチャネル長方向に沿う断面構造を示している。図6は、セル20内の選択トランジスタのチャネル幅方向に沿う断面構造を示している。図5のa及び図6のaは、メモリセル20MCの構造を示している。図5のb及び図6のbは、参照電位生成セル20XCの構造を示している。図5及び図6に示されるように、メモリセルMC及び参照電位生成セルXCは、半導体基板70のアクティブ領域AA内に形成される。アクティブ領域AAは、半導体基板70の素子分離領域に埋め込まれた絶縁膜71によって、区画されている。図5において、1つのアクティブ領域AA内に1つのメモリセル又は参照セル/レプリカセル20が設けられた例が示されている。しかし、2つのメモリセル又は参照セル/レプリカセルが、1つのソース/ドレイン拡散層63及びコンタクトプラグを共有するように、2つのセルが1つのアクティブ領域AA内に設けられてもよい。これによって、実効的なセル20のサイズが縮小される。メモリセルMC及び参照電位生成セルXC内において、選択トランジスタ2は、アクティブ領域AA上に設けられている。選択トランジスタ2の2つのソース/ドレイン拡散層63,64は、アクティブ領域AA半導体基板70内に、設けられている。2つのソース/ドレイン拡散層63,64間のアクティブ領域AA表面上には、ゲート絶縁膜61が設けられている。ゲート電極62は、ゲート絶縁膜61上に設けられている。ゲート電極62は、ロウ方向に延在し、ワード線WLとして用いられる。選択トランジスタ2のソース/ドレイン拡散層63は、コンタクトプラグ72Aを介して配線75に接続される。配線75は、ビット線bBL、又は、ビット線bBLに接続される中間配線層である。以下では、配線75のことを、ビット線bBLとよぶ。選択トランジスタ2のソース/ドレイン拡散層64は、コンタクトプラグ72Bを介して、MTJ素子1A,1Xに接続されている。選択トランジスタ2は、メモリセルMCと参照電位生成セルXCとで、実質的に同じ構造を有する。図5及び図6において、選択トランジスタ2は、プレーナ構造の電界効果トランジスタが示されているが、電界効果トランジスタの構造は、これに限定されない。例えば、RCATRecessChannelArrayTransistorやFinFETなどのように、3次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。MTJ素子1A,1Xは、選択トランジスタ2を覆う半導体基板70上の第1の層間絶縁膜79A上に、設けられている。MTJ素子1A,1Xは、第2の層間絶縁膜79Bに覆われている。尚、図5及び図6において、MTJ素子1A,1Xは、プラグ72B直上に設けられているが、中間配線層を用いて、コンタクトプラグ72B直上からずれた位置例えば、選択トランジスタのゲート電極上方に配置されてもよい。例えば、図5及び図6に示されているように、MTJ素子1A,1Xは、トップピン型の構造、より具体的には、参照層12がトンネルバリア層11を挟んで記憶層10上に積層された構造を有している。例えば、下部電極18は、MTJ素子1A,1Xが含む磁性層10の結晶性を改善するための下地層としての機能を有してもよい。この場合、下部電極18は、下部電極18に接触する磁性層10に対して格子不整合の小さい材料が用いられることが好ましい。また、上部電極41,42は、MTJ素子1A,1Xを所定の形状に加工するためのハードマスク層42及びキャップ層41として用いられてもよい。メモリセルMCのMTJ素子1Aの上端は、上部電極41,42を介してビット線76BLに接続される。また、MTJ素子1A,1Xの下端は、下部電極18、コンタクトプラグ72Bを介して、選択トランジスタ2のソース/ドレイン拡散層64に接続される。MTJ素子1A,1Xの上部とビット線BLとの間には、バリアメタル45が設けられている。バリアメタル45には、例えば、窒化チタンTiN等の導電性化合物が用いられる。例えば、各セル20に接続される2本のビット線BL,bBLは、異なる配線レベル基板表面を基準とした高さに設けられている。MTJ素子1A,1Xの上部に接続されるビット線BLのことを、上部ビット線BLとよぶ。選択トランジスタ2を介してMTJ素子1A,1Xの下部に接続されるビット線bBLのことを、下部ビット線bBLとよぶ。本実施形態の磁気メモリにおいて、参照セル/レプリカセル参照電位生成セル又は固定セルに用いられるMTJ素子1Xは、メモリセルMCに用いられるMTJ素子1Aと構造が異なる。図5及び図6に示されるように、参照セル/レプリカセルのような参照電位生成セルのMTJ素子1Xにおいて、シフト調整層13Xの膜厚t2が、他のセル例えば、メモリセルのMTJ素子1Aのシフト調整層13の膜厚t1と異なっている。MTJ素子1Xのシフト調整層13Xの膜厚t2は、MTJ素子1Aのシフト調整層13Aの膜厚t1より薄くされている。この場合において、MTJ素子1Xのシフト調整層13Xの磁化の大きさは、MTJ素子1Aのシフト調整層13の磁化の大きさより小さくなる。その結果として、メモリの動作時に、メモリセル内のMTJ素子1Aは、シフト調整層13によって参照層12の漏れ磁場をキャンセルできるのに対して、参照電位生成セルXCのMTJ素子1Xは、シフト調整層13Xが薄くなることによって、参照層12の漏れ磁場をキャンセルできなくなる。すなわち、シフト調整層13Xの膜厚t2が薄くされたMTJ素子1Xにおいて、シフト調整層13Xによる参照層12の漏れ磁場のキャンセルが、不足する。その結果として、そのMTJ素子1Xにおいて、参照層12からの漏れ磁界が、シフト調整層13Xからの漏れ磁場よりも、記憶層10の磁化に強く作用する。それゆえ、シフト調整層13Xの膜厚t2が薄いMTJ素子1Xは、記憶層10の磁化が参照層12の磁化と同じ向きに向いた場合、記憶層10の磁化が参照層12の磁化と反対の向きに向いた場合に比較して、エネルギー的に安定になる。シフト調整層13Xの膜厚t2が他のMTJ素子1Aのシフト調整層13の膜厚t1より薄いMTJ素子1Xは、0データ保持状態磁化平行状態又は低抵抗状態が、安定状態となる。これによって、シフト調整層13Xの膜厚t2が薄いMTJ素子1Xは、実装工程例えば、半田リフロー工程において熱が印加されたとしても、参照層12からの漏れ磁場シフト磁界が記憶層10に印加されているため、熱擾乱に起因した記憶層10の磁化の反転が、生じにくくなる。例えば、シフト調整層13Xの膜厚t2が薄くされたMTJ素子1Xを含むセルは、実装工程前又はチップの出荷前に、磁気メモリの読み出し方式に応じて0データ保持状態磁化平行状態又は低抵抗状態に設定された参照電位生成セルXCである。参照電位生成セルXC内のMTJ素子1Xにおいて、MTJ素子1Xのシフト調整層13Xが、バリアメタル45又はビット線BLとしての配線層76Xに直接接触する。参照電位生成セルXC内のMTJ素子1Xは、上部電極キャップ層及びハードマスク層を介さずに、ビット線BLに接続される。尚、MTJ素子1Xのシフト調整層13Xが除去され、MTJ素子1Xの中間層19が、バリアメタル45又はビット線76Xに接触する構造でもよい。また、MTJ素子1Xの参照層12が、バリアメタル45又はビット線76Xに接触する構造でもよい。メモリセルMC内のMTJ素子1Aにおいて、MTJ素子1Aの上部電極ハードマスク層42が、バリアメタル45又はビット線BLに接触する。例えば、MTJ素子1Aの上部電極ハードマスク層42の上面及び側面が、バリアメタル45又はビット線BLに覆われる。例えば、MTJ素子1A,1Xのシフト調整層13A,13Xの膜厚t1,t2が異なるセル20間において、MTJ素子1A,1Xの上部に接続されるビット線BLの膜厚ta,txが、セル20間で異なる。例えば、参照電位生成セルXのMTJC素子1Xに接続される上部ビット線BLとしての導電層76Xの膜厚txは、メモリセルMCのMTJ素子1Aに接続される上部ビット線BLとしての導電層76の膜厚taよりも厚い。但し、MTJ素子1Xに接続される導電層76Xの材料は、MTJ素子1Aに接続される導電層76の材料と同じ材料である。例えば、参照電位生成セル領域31B内に設けられた上部ビット線BLは、テーパー状の断面形状を有している。本実施形態の磁気メモリは、チップパッケージ装置と実装基板とを接続するための実装工程において、例えば、半田リフロー工程のような高温なプロセス温度Tjが印加される。実装工程においてチップに印加される比較的高い温度領域の温度Tjのことを、実装温度Tjとよぶ。例えば、実装温度Tjは、160°C以上320°C以下の温度領域内に設定される。実装温度Tjの条件下の磁気メモリが含む参照電位生成セル参照セル/レプリカセルにおいて、熱熱擾乱に起因する記憶層10の磁化反転が、参照層又はシフト調整層からの漏れ磁場シフト磁界を用いて抑制されるには、記憶層10の熱安定性指標ΔE/kBTが、実装温度Tjにおいて、式1を満たすように、本実施形態の磁気メモリのMTJ素子における記憶層の磁気パラメータが設定されることが好ましい。式1において、ΔE/kBTjは、実装温度Tjにおける記憶層の熱安定性指標を示している。ΔEは記憶層の磁化反転エネルギーバリアの大きさを示し、kBはボルツマン定数を示している。Hextは漏れ磁場シフト磁界、外部磁界を示し、Hkeffは、有効異方性磁界を示している。尚、本実施形態において、ΔE/kBTjのことを、実装温度Tjにおける磁化反転エネルギーバリアとよぶこともある。式1は、以下の条件を想定している。1Gbitの記憶容量の磁気メモリ例えば、MRAMにおいて、パリティビットを含めた参照電位生成セル例えば、参照セルの総数は、72kbitと仮定される。実装工程例えば、半田リフロー工程で、1チップにおいて1bitでも参照電位生成セル内のMTJ素子に意図しない磁化反転が生じたら、そのチップは不良チップとする。市場における100ppmの初期不良、すなわち、不良チップの確率は、1万個のチップにおいて1チップ以下にする。この場合、参照電位生成セルの磁化反転は、1bit/72kbit×10000chip以下に抑制され、参照電位生成セルの磁化反転確率は、1.36×10-9である。チップ内における記憶層の磁化反転エネルギーバリアΔEのばらつきが、7.2であると仮定すると、漏れ磁場が存在し、且つ、実装温度Tjの条件下において式1に示される実装温度における磁化反転エネルギーバリアΔE/kBTjの関係を満たすことが、動作の安定化のため好ましい。この記憶層の磁気パラメータの大きさは、参照セルの個数、磁化反転エネルギーバリアΔEのばらつきに依存して、変化する。例えば、記憶層の磁化反転エネルギーバリアΔEのばらつきが6まで低減でき、参照セルの数が18kbまで削減できる場合、漏れ磁場の存在下、且つ、実装温度Tjにおいて、式1の左辺の各パラメータから得られる値が49.5より大きくなることが好ましい。尚、一般的なMRAMにおいて、記憶層の磁化反転エネルギーバリア熱安定性指標ΔE/kBTの範囲は、48~56程度である。尚、本実施形態では、実装温度Tjとして、半田リフロー温度を用いる。半田リフロー温度を260°Cに設定し、本実施形態におけるMTJ素子1Aの磁性層のパラメータについて説明する。但し、実装温度Tjとしての半田リフロー温度は、160°Cから320°Cの範囲内であれば、どの値でもよい。例えば、実装温度Tjは、加熱源から発せられる温度だけでなく、チップ又はパッケージ装置の表面温度、端子の接合部の温度も含む場合もある。本実施形態において、参照層12の漏れ磁場がシフト調整層13の漏れ磁場によって相殺され、記憶層10に印加されるシフト磁界が実質的に相殺される状態のことを、シフトキャンセル状態とよぶ。尚、シフトキャンセル状態は、シフト磁界がほぼゼロの状態であって、シフトキャンセル状態時のシフト磁界の大きさは、100Oe絶対値未満になっている。本実施形態において、参照層12の漏れ磁場とシフト調整層13の漏れ磁場とが相殺されずに、シフト調整層13の漏れ磁場に起因するシフト磁界が、記憶層10に印加される記憶層内に発生する状態のことを、過剰キャンセル状態とよぶ。これとは反対に、参照層12の漏れ磁場とシフト調整層13の漏れ磁場とが相殺されずに、参照層12の漏れ磁場に起因するシフト磁界が、記憶層10に印加される状態のことを、不足キャンセル状態とよぶ。尚、過剰キャンセル状態及び不足キャンセル状態において、シフト磁界の大きさは、例えば、100Oe絶対値以上となっている。本実施形態の磁気メモリにおいて、あるデータ保持状態に設定されるセル例えば、参照セル又はレプリカセルXCが含むMTJ素子1Xのシフト調整層13の膜厚txが、外部からのデータが書き込まれるメモリセルMCが含むMTJ素子1Aのシフト調整層13の膜厚t1と異なっている。例えば、0データ保持状態に設定される参照電位生成セルXXCにおいて、そのセルXC内のMTJ素子1Xのシフト調整層13Xの膜厚t2が、メモリセルMC内のMTJ素子1Aのシフト調整層13の膜厚t1より薄い。これによって、実装工程時に、磁気メモリ100が高温例えば、160°Cから320°C下にさらされたとしても、薄いシフト調整層13Xを有するMTJ素子1Xは不足キャンセル状態であり、参照層12からの漏れ磁場が記憶層10の磁化に印加される。その結果として、0データ保持状態に設定されたMTJ素子1Xにおいて、漏れ磁場に起因するシフト磁界によって、熱実装温度Tjに起因した記憶層10の磁化の反転が、抑制される。それゆえ、本実施形態の磁気メモリは、実装工程の高温プロセス時に、実装工程前に設定されたデータ保持状態例えば、0データ保持状態を、安定に維持できる。したがって、本実施形態の磁気メモリによれば、製造工程時における熱に起因したメモリの動作不良を抑制できる。b製造方法図7乃至図12を参照して、本実施形態の磁気メモリ例えば、MRAMの製造方法について説明する。尚、図7乃至図12において、半導体基板を覆う層間絶縁膜上に形成される磁気抵抗効果素子のみを図示し、選択トランジスタなどの半導体基板上に形成される素子の図示は省略する。ここでは、図5及び図6も適宜用いる。図7乃至図12は、本実施形態の磁気メモリ例えば、MRAMの製造方法の各工程を説明するための断面工程図である。図7乃至図12において、メモリセルアレイのロウ方向に沿う断面工程図が、それぞれ示されている。例えば、図5及び図6に示されるように、半導体基板70内に、例えば、STIShallowTrenchIsolation構造の素子分離絶縁膜71が埋め込まれ、素子分離領域が形成される。メモリセル領域及び参照電位生成セルにおいて、この素子分離領域の形成によって、アクティブ領域AAが、半導体基板70内に区画される。半導体基板70のアクティブ領域AA上に、例えば、CVDChemicalVaporDeposition法及びフォトリソグラフィ及びRIEReactiveIonEtching法を用いて、メモリセルMC、参照セル及びレプリカセル内の選択トランジスタ2が形成される。また、半導体基板上に、ロウ/カラム制御回路、書き込み回路、読み出し回路及び周辺回路の各素子が、形成される。多層配線技術によって、層間絶縁膜79Aが、半導体基板70上に堆積され、層間絶縁膜内に、コンタクトプラグ72Aが形成される。配線例えば、下層のビット線又は中間配線層としての金属膜が、層間絶縁膜79A及びコンタクトプラグ72B上に形成される。そして、図7に示されるように、所定の配線レベル内において、本実施形態の磁気メモリに用いられる磁気抵抗効果素子MTJ素子の構成部材が、形成される。層間絶縁膜79A上及びプラグ72B上の導電層上に、第1の磁性層、非磁性層、第2の磁性層、中間層及び第3の磁性層が、順次堆積される。これによって、半導体基板を覆う層間絶縁膜79A上に、磁気抵抗効果素子の構成部材を含む積層体が形成される。さらに、第3の磁性層上に、キャップ層導電体41及びハードマスク導電体42が、堆積される。そして、ハードマスク上に、レジスト図示せずが塗布され、フォトリソグラフィによって、レジストが所定の形状にパターニングされる。これによって、所定の形状のレジストマスク図示せずが、ハードマスク上に形成される。そして、パターニングされたレジストマスクをマスクに用いて、ハードマスク、キャップ層、第3の磁性層、第2の磁性層、非磁性層、第1の磁性層及び導電層の順に、各部材が、RIE法又はイオンミリングによって、加工される。これによって、図7に示されるように、磁気抵抗効果素子MTJ素子1Aが、コンタクトプラグに接続されるように、半導体基板上の選択トランジスタ図示せずを覆う層間絶縁膜79A上に、形成される。例えば、MTJ素子1Aが、トップピン型の素子である場合、半導体基板側から順に、下部電極下地層18、記憶層10、非磁性層トンネルバリア層11、参照層12、中間層19及びシフト調整層13の順序に積層されている。シフト調整層13上に、キャップ層41及びハードマスク層42が設けられている。例えば、基板表面に対して水平方向におけるMTJ素子の直径が30nmから40nm程度となるように、MTJ素子1Aが形成される。メモリセル領域第1のセル領域31A及び参照電位生成セル領域31Bにおいて、MTJ素子1A及びその構成部材が同時に形成されている。それゆえ、メモリセル領域31A内及び参照電位生成セル領域31B内のMTJ素子1Aは同じ材料を含み、MTJ素子1Aが含む複数の層の膜厚は、メモリセル領域31A内及び参照電位生成セル領域31B間でそれぞれ同じである。それゆえ、メモリセル領域31A内及び参照電位生成セル領域31B内において、MTJ素子1Aのシフト調整層13の膜厚は、同じ膜厚t1である。MTJ素子1Aが形成された後、層間絶縁膜79Xが、MTJ素子1Aを覆うように、例えば、CVD法によって下層の層間絶縁膜79A上に堆積される。図8に示されるように、メモリセル領域31A及び参照電位生成セル領域31Bにおいて、MTJ素子1Aを覆う層間絶縁膜79Bの上面がエッチングされ、MTJ素子1Aの上部電極ハードマスク42の上部が露出される。例えば、MTJ素子1Aの上部電極ハードマスク42の上面及び側面が、露出する。層間絶縁膜79B及びMTJ素子1Aの上部電極42上にレジストが塗布される。レジストは、フォトリソグラフィ及びエッチングによって、パターニングされる。パターニングによって、メモリセル領域31A内のMTJ素子1Aの上部を覆うように、レジストマスク80が、メモリセル領域31A内に形成される。参照電位生成セル領域31B内において、開口部がレジストマスク80内に形成され、参照電位生成セル領域31B内のMTJ素子1Aの上部電極42は、露出する。図9に示されるように、レジストマスク80がメモリセル領域31Aを覆っている状態で、参照電位生成セル領域31B内のMTJ素子の構成部材に対して、エッチング例えば、イオンミリングが施される。イオンミリングによって、参照電位生成セル領域31B内のMTJ素子1Xの上部電極、キャップ層が選択的に除去される。さらに、MTJ素子1Xのシフト調整層13Xの膜厚t2が、イオンミリングによって、メモリセル領域31A内のMTJ素子1Aのシフト調整層13の膜厚t1より薄くされる。参照電位生成セル領域31B内において、MTJ素子1Xのシフト調整層13Xの上面が露出する。例えば、MTJ素子1A,1Xを覆う層間絶縁膜79Bも、MTJ素子1Xの構成部材と同様に、エッチングされ、半導体基板側へ後退する。それゆえ、参照電位生成セル領域31B内のMTJ素子1Xを覆う層間絶縁膜79Bの上面は、メモリセル領域31A内のMTJ素子1Aを覆う層間絶縁膜79Bの上面より、半導体基板表面に対して垂直方向において半導体基板側に位置している。このように、参照電位生成セル領域31B内の所定のセルにおいて、MTJ素子1Xのシフト調整層13Xの膜厚t2が、メモリセル領域31A内のMTJ素子1Aが含んでいるシフト調整層13の膜厚t1よりも、選択的に薄くされる。MTJ素子1Xのシフト調整層13Xの磁化の大きさが、MTJ素子1Aのシフト調整層13の磁化の大きさよりも小さくなる。その結果として、膜厚が薄くされたシフト調整層を含むMTJ素子1Xは、漏れ磁場がキャンセルされず、不足キャンセル状態となる。メモリセルMCのMTJ素子1Aは、シフトキャンセル状態となっている。尚、参照電位生成セル領域31B内のMTJ素子1Xのシフト調整層13Xが、除去され、中間層19の上面が露出されてもよい。図10に示されるように、メモリセル領域31Aを覆うレジストマスクが除去された後、バリアメタルとしての導電体45Zが、層間絶縁膜79B、メモリセル領域31A内のMTJ素子1Aの上部電極42上、参照電位生成セル領域31B内のMTJ素子1Xのシフト調整層13X上に、例えば、スパッタ法又はCVD法によって、堆積される。参照電位生成セル領域31B内において、バリアメタル45Zは、シフト調整層13Xに直接接触する。バリアメタル45Zは、シフト調整層13Xの上面を覆う。尚、参照電位生成セル領域31B内のシフト調整層13Xが、除去される場合、バリアメタル45Zは、中間層19又は参照層12の上面に接触する。メモリセル領域31A内において、バリアメタル45Zは、上部電極ハードマスク層42に接触し、上部電極42の上面及び側面を覆う。配線ビット線としての導電体76Zが、バリアメタル45Z上に、例えば、スパッタ法によって、堆積される。参照電位生成セル領域31B内のMTJ素子1Xのシフト調整層13Xの膜厚を薄くするためのエッチングに起因して、下地となる層間絶縁膜79Bに段差が生じる。そのため、層間絶縁膜79B上に堆積される導電体45Z,76Zの上面に、段差が生じる。配線を形成するための導電体76Zの膜厚は、メモリセル領域31Aと参照電位生成セル領域31Bとの境界において層間絶縁膜79Bに生じる段差を解消するために、その段差の大きさ溝の深さより、大きいことが好ましい。バリアメタルとしての導電体45Zの膜厚が、層間絶縁膜79Bの段差の大きさより大きくてもよい。尚、参照電位生成セル領域31B内のMTJ素子1Xのシフト調整層13Xが除去される場合、バリアメタル45Zが、中間層19上に堆積される。図11に示されるように、導電層の上面に対してCMPChemicalMechanicalPolishing処理が施され、導電層76Yの上面が平坦にされる。これによって、メモリセル領域31Aと参照電位生成セル領域31Bとにおいて、導電体76Yの上面の位置高さが、一致し、層間絶縁膜48の上方に、平坦な面を有する導電体76Yが形成される。メモリセル領域31Aと参照電位生成セル領域31Bとの境界に生じる段差が、解消する。図12に示されるように、フォトリソグラフィ及びエッチングによって、メモリセル領域31A及び参照電位生成セル領域31B内において、MTJ素子1A,1X上の導電層が所定の形状に加工される。これによって、MTJ素子1A,1Xの上部に接続されるビット線BLが、形成される。上述のように、層間絶縁膜79Bの段差が解消されるように、ビット線76,76Xを形成するための導電体が、メモリセル領域31A及び参照電位生成セル領域31B内に形成される。そのため、参照電位生成セル領域31B内のMTJ素子1Xに接続されるビット線76Xの膜厚txは、メモリセル領域31A内のMTJ素子1Aに接続されるビット線76の膜厚よりtaよりも厚い。例えば、参照電位生成セル領域31B内の上部ビット線76Xの断面形状は、テーパー状になっている。尚、メモリセル領域31A内の上部ビット線76の断面形状が、テーパー状になっていてもよい。この後、図5及び図6に示されるように、多層配線技術により、層間絶縁膜79C、ビアプラグ、ビット線より上層の配線が形成される。以上の製造工程によって、本実施形態の磁気メモリが、形成される。例えば、図1に示されるように、形成された磁気メモリ100のチップは、外部端子としての半田ボールまたは半田バンプ290に電気的に接続されるように、絶縁樹脂210内に封止される。これによって、本実施形態の磁気メモリ100を含むパッケージ装置200が形成される。例えば、パッケージ装置200内に封止される前又は封止された後において、参照電位生成XC内のMTJ素子のデータ保持状態磁化配列状態、抵抗状態は、磁気メモリに用いられる読み出し方式に応じて、1データ保持状態又は0データ保持状態に、設定される。図1に示されるように、本実施形態の磁気メモリを含むパッケージ装置200は、実装メーカー又はユーザーによる実装工程によって、実装基板400上に搭載される。この時、半田リフロー工程において、半田の溶融温度に対応した熱が、加熱源からパッケージ装置200の表面や半田接合部に与えられる。このように、実装工程時において、パッケージ装置200は、160°Cから320°C程度の温度範囲、例えば、260度の温度条件下にさらされる。以上の製造工程によって、参照電位生成セル内のMTJ素子1Xが含むシフト調整層13Xの膜厚t2が、メモリセル内のMTJ素子1Aが含むシフト調整層13の膜厚t1と異なる磁気メモリ100のチップが形成される。ここでは、MTJ素子1Xのシフト調整層13Xの膜厚t2が、MTJ素子1Aのシフト調整層13の膜厚t1より薄い。例えば、膜厚が薄くされたシフト調整層13Xを含むMTJ素子1Xには、0データが書き込まれる。0データ保持状態に設定されたMTJ素子1Xは、実装工程の高温プロセス例えば、半田リフロー工程において、MTJ素子1X内の漏れ磁場は、不足キャンセル状態になっている。それゆえ、そのMTJ素子1Xにおいて、参照層12の漏れ磁場が、記憶層10の磁化に作用し、参照層12の磁化の向きと同じ向きのシフト磁界が、記憶層10の磁化に印加される。その結果として、実装工程の高温プロセス時に、シフト磁界によって、記憶層10の磁化が固定され、熱に起因する記憶層10の磁化の反転が、抑制される。したがって、実装工程時の高温プロセスにおいて、膜厚が薄くされたシフト調整層13Xを含むMTJ素子1Xは、0データ保持状態を、安定に維持できる。したがって、本実施形態の磁気メモリの製造方法によれば、製造工程時における熱に起因した動作不良を抑制できる磁気メモリを、提供できる。cまとめ本実施形態の磁気メモリは、メモリセル及び参照セル/レプリカセル参照電位生成セル、固定セルを含む。そして、参照電位生成セルの所定のセルXCのMTJ素子1Xのシフト調整層13Xの膜厚t2は、メモリセルMCのMTJ素子1Aのシフト調整層13の膜厚t1とは異なる。実装工程において、本実施形態の磁気メモリ及びMTJ素子を含むチップ100が実装基板400に接続される際に用いられるプロセス温度以下、実装温度とよぶTj、例えば、半田リフロー工程に用いられる温度以下、半田リフロー温度とよぶの条件下に、本実施形態の磁気メモリが含むMTJ素子1Aがさらされる場合がある。例えば、磁気メモリの実装工程において、磁気メモリパッケージ装置と基板との半田接合部において230°Cの熱が10秒程度、印加され、パッケージ表面において260°Cの熱が、50秒程度印加されることが想定される。磁気メモリが実装される前にプログラムが書き込まれるメモリ例えば、ROMに用いられるメモリセルや、データの判別のための参照セル及びレプリカセルなどの参照電位生成セルは、実装温度Tjにおいて、記憶層及び参照層の磁化が熱擾乱によって反転しないことが好ましい。磁性層の磁化反転エネルギーバリアの大きさは、熱擾乱による磁化反転に関係する。実装温度Tjにおいて、磁化反転による不良率が、製品仕様の許容範囲内まで低減されるには、記憶層の磁化反転エネルギーバリアが、一定値以上の大きさに設定される。実装温度Tjとして半田リフロー工程の温度例えば、260°Cが仮定され、製品の仕様を満たすように、記憶層の各パラメータが設計された場合、メモリの動作保証温度例えば、85°C以下において、その記憶層の磁化反転エネルギーバリアは、非常に大きな値となる。この一方、データ書き込みにスピン注入磁化反転方式が用いられた磁気メモリにおいて、記憶層の磁化反転エネルギーバリアは、磁化反転電流としての書き込み電流の大きさと相関関係を有する。スピン注入磁化反転の低消費電力化のために、記憶層の磁化反転エネルギーバリアは小さい値であることが好ましい。そのため、一般的な磁気抵抗効果素子を用いた磁気メモリは、動作保証温度における磁化反転電流の低減と実装温度Tjにおける記憶層の磁化反転の防止とを両立するのは、困難な場合がある。参照セル及びレプリカセルは、メモリ動作中に外部からのデータを書き込む必要が無い。そのため、メモリ動作時における参照セル及びレプリカセルのMTJ素子の磁化反転電流反転しきい値を考慮せずに、参照セル及びレプリカセルのMTJ素子の記憶層のパラメータをメモリセルのMTJ素子の記憶層とは別途に設計し、参照セル及びレプリカセルにおける熱擾乱に対する耐性を確保する場合がある。しかし、この場合において、参照セル及びレプリカセルのMTJ素子の記憶層が、メモリセルのMTJ素子の記憶層とは独立に設計されるため、チップの製造コストが増大してしまう。本実施形態の磁気メモリにおいて、所定のセルXCのMTJ素子1Xのシフト調整層13Xの膜厚t2が、MTJ素子1Aのシフト調整層13の膜厚t1より薄くされている。他のMTJ素子1Aのシフト調整層13より薄い膜厚t2のシフト調整層13Xを有するMTJ素子1Xを含むセル20XCは、メモリの動作時に0データ保持状態を維持すべき参照セル又はレプリカセルである。参照電位生成セルXCのMTJ素子1Xのシフト調整層13Xの膜厚が薄くされることによって、MTJ素子1Xの参照層12の漏れ磁場は、シフト調整13の磁場によってキャンセルされずに、MTJ素子1Xの記憶層10に印加される。本実施形態の磁気メモリのメモリセル内のMTJ素子メモリMTJ素子において、メモリ動作温度下では、参照層12の漏れ磁場とシフト調整層13の漏れ磁場とは、互いに相殺される。それゆえ、メモリの動作温度条件下において、参照層12又はシフト調整層13に起因する漏れ磁場シフト磁界は、記憶層10に印加されない。それゆえ、メモリ動作時、メモリMTJ素子1Aは、シフト磁界の影響無しに、1又は0データを記憶できる。本実施形態の磁気メモリの参照電位生成セル内のシフト調整層が薄くされたMTJ素子1Xにおいて、参照層12の漏れ磁場がシフト磁界として、記憶層10に印加される。そして、実装工程時の漏れ磁場の向きと実装工程前の記憶層10の磁化の向きとが同じMTJ素子1Aにおいて、記憶層10に印加されたシフト磁界によって、記憶層10の磁化の向きは、安定に維持される。参照層12の漏れ磁場と同じ向きのシフト磁界が記憶層10の磁化に作用する場合、MTJ素子1Xの0データ保持状態が、安定に維持される。このように、実装温度Tj条件下おいて、参照層12の漏れ磁場又はシフト調整層13の漏れ磁場が記憶層10の磁化に影響を及ぼす結果として、実装温度Tjに対する記憶層10の熱耐性熱安定性が確保され、記憶層10の磁化反転が抑制される。尚、シフト磁界によって、参照電位生成セルXC内のMTJ素子に所定のデータが書きにくくなったとしても、参照電位生成セルXCにデータを書き込むのは、チップの製造工程時であるため、メモリ動作時に、薄いシフト調整層に起因したシフト磁界が磁気メモリの動作に悪影響を及ぼすことはない。以上のように、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子MTJ素子は、実装工程の高温プロセスにおいて、所定のデータの保持すべきMTJ素子の磁化が、熱の印加に起因して反転するのを、抑制できる。したがって、本実施形態の磁気メモリの動作不良を、抑制できる。また、本実施形態の磁気メモリによれば、参照電位生成セルのデータ保持状態の不良に起因した動作不良及び不良チップの発生を低減できる。本実施形態の磁気メモリは、実装工程における熱に起因したMTJ素子の意図しない磁化反転を抑制するために、記憶層の磁化反転エネルギーバリアを大きくせずともよく、それに伴って、記憶層に供給する磁化反転電流を大きくしなくともよい。それゆえ、本実施形態の磁気メモリ及びそれが含むMTJ素子によれば、消費電力が低く、且つ、記憶密度の高いメモリを形成できる。本実施形態の磁気メモリは、シフト調整層を選択的にエッチングすればよく、参照電位生成セルに用いられるMTJ素子とメモリセルに用いられるMTJ素子とを、それぞれ異なる製造工程で、作り分けなくともよい。本実施形態の磁気メモリ及び磁気メモリのMTJ素子は、メモリセルと参照電位生成セルとを、同じ材料を用いて形成できる。また、本実施形態の磁気メモリは、実装メーカーやユーザーが、参照電位生成セルのデータ保持状態をチェックする負担及びデータを訂正する負担を軽減できる。本実施形態の磁気メモリは、参照電位生成セルのデータ保持状態をチップの実装後にチェックする回路及びデータ保持状態を書き換える回路を、チップ上に形成せずともよい。それゆえ、本実施形態の磁気メモリによれば、磁気メモリの製造の効率化を図れ、プロセスコストの増大を抑制できる。2第2の実施形態図13乃至図14を参照して、第2の実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子について、説明する。尚、本実施形態において、第1の実施形態の磁気メモリ及び磁気抵抗効果素子と実質的に同じ構成要素及び機能に関しては、必要に応じて、説明する。図13は、本実施形態の磁気メモリMRAM及び磁気抵抗効果素子MTJ素子の断面構造を示している。尚、図13において、セル20内のMTJ素子1A,1Y,1Xのみを図示し、セル20内の選択トランジスタの図示は省略する。磁気メモリMRAMのデータ読み出し時の参照電位の生成方法として、以下の生成方法がある。センスアンプ37に入力される参照信号電位又は電流の生成方式として、例えば、以下の3つの方式がある。第1の方式として、高抵抗状態磁化反平行状態、1データ保持状態の参照セルと低抵抗状態磁化平行状態、0データ保持状態の参照セルとによって、合成抵抗を形成する。これによって、1データ保持状態の抵抗値と0データ保持状態の抵抗値との中間の抵抗値以下、中間抵抗とよぶが、形成される。この中間抵抗を形成する参照セルに、電流又は電圧を与えて、データ読み出しのための参照信号が生成される。この参照信号の生成方式において、数十kbitの参照セルがチップ内に設けられる。第2の方式として、磁化反平行状態から磁化平行状態にMT素子の記憶層を磁化反転させる方向に流れる読み出し電流記憶層から参照層へ流れる電流を用いて、データを読み出す場合、0データ保持状態の参照セルが、用いられる。そして、参照セルが接続されたビット線の電位が、1つの0データ保持状態のレプリカセルと1つの1データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十kbitの0データ保持状態の参照セルがチップ内に設けられる。また、数十bitの0データ保持状態及び1データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。第3の方式として、磁化平行状態から磁化反平行状態にMTJ素子の記憶層を磁化反転させる方向に流れる読み出し電流参照層から記憶層へ流れる電流を用いて、データを読み出す場合、1データ保持状態の参照セルが、用いられる。そして、参照セルが接続されたビット線の電位が、1つの0データ保持状態のレプリカセルと1つの1データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十kbitの1データ保持状態の参照セルがチップ内に設けられる。また、数十bitの0データ保持状態及び1データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。第2及び第3の方式のように、レプリカセルを用いてデータ読み出しのための参照信号が生成されるのは、読み出し電流による参照セルの読み出しディスターブ参照セルの磁化の反転を抑制するためである。このように、磁気メモリのデータ読み出し方式に応じて、0データ保持状態の参照セル又はレプリカセル及び1データ保持状態の参照セル又はレプリカの両方が、共通のチップ内に設けられる場合がある。以下では、メモリ動作時において1データ保持状態に規定されている参照電位生成セル参照セル及びレプリカセルのことを、1データ設定セルとよび、メモリ動作時において0データ保持状態に規定される参照電位生成セル参照セル及びレプリカセルのことを、0データ設定セルとよぶ。また、メモリセル内のMTJ素子を、メモリMTJ素子とよび、0データに設定された参照電位生成セル内のMTJ素子を、0データ設定MTJ素子とよび、1データに設定された参照電位生成セル内のMTJ素子を、1データ設定MTJ素子とよぶ場合もある。0データ設定セルが設けられる領域のことを、0データ設定セル領域300とよび、1データ設定セルが設けられる領域311のことを、1データ設定セル領域311とよぶ。図13に示されるように磁気メモリに用いられる参照電位の生成方式に応じて、本実施形態の磁気メモリが、メモリ動作時において0データ保持状態に規定されたMTJ素子1Xを有する参照電位生成セルと、1データ保持状態に規定されたMTJ素子1Yを有する参照電位生成セルとを、共通のチップ半導体基板内に含む場合がある。メモリセルMCのMTJ素子1Aのシフト調整層13は、膜厚t1を有する。0データ保持状態に規定されるMTJ素子1Xを有する参照電位生成セルにおいて、そのMTJ素子1Xは、膜厚t1より薄い膜厚t2のシフト調整層13Xを有する。一方、1データ設定セルにおいて、そのMTJ素子1Yは、膜厚t1のシフト調整層13を有する。本実施形態において、1データ設定セル内のMTJ素子1Yのシフト調整層13の膜厚t1は、メモリセル内のMTJ素子1Aのシフト調整層の膜厚t1と同じである。すなわち、1データ設定セルのMTJ素子1Yの構造は、メモリセルのMTJ素子1Aの構造と実質的に同じである。本実施形態の磁気メモリのMTJ素子1A,1X,1Yにおいて、参照層12の磁化の温度依存性が、シフト調整層13,13Xの磁化の温度依存性と異なっている。図14を用いて、本実施形態の磁気メモリのMTJ素子1Aにおける参照層12の磁化とシフト調整層13の磁化の温度依存性以下、磁化温度依存性とよぶ、及び、シフト磁界の大きさと温度との関係について、説明する。図14のaは、本実施形態の磁気メモリのMTJ素子1Aにおける参照層12の磁化とシフト調整層13の磁化の温度依存性以下、磁化温度依存性とよぶを模式的に示している。図14のaの横軸は、温度単位:°Cを示し、図14のaの縦軸は、参照層12及びシフト調整層13の規格化された磁化磁場Msの大きさ任意単位を示している。図14のaにおいて、特性線LM1は、参照層12の磁化温度依存性を示し、特性線LM2は、シフト調整層13の磁化温度依存性を示している。図14のbは、温度の変化と外部磁界の大きさとの関係を示している。図14のbの横軸は、温度単位:°Cを示し、図14のbの縦軸は、記憶層に印加されるシフト磁界外部磁界Hextの大きさ任意単位を示している。図14のbにおいて、正のシフト磁界は、シフト調整層に起因するシフト磁界漏れ磁場に対応し、これは、過剰キャンセル状態であることを示している。図14のbにおいて、負のシフト磁界は、参照層に起因するシフト磁界漏れ磁場に対応し、これは、不足キャンセル状態であることを示している。また、図14のbにおいて、シフト磁界が0ゼロである場合は、シフトキャンセル状態を示している。図14のaに示されるように、本実施形態の磁気メモリにおいて、参照層12及びシフト調整層13は、互いに異なる磁化温度依存性LM1,LM2を有する。例えば、MTJ素子1A,1X、1Yの参照層12及びシフト調整層13,13Xが、CoPt層を用いて形成される場合において、参照層12が含むCo及びPtの組成比とシフト調整層13が含むCo及びPtの組成比とが異なることによって、磁化温度依存性が互いに異なる参照層12とシフト調整層13とが形成される。図14のaにおける各磁性層の磁化温度依存性LM1,LM2に示されるように、温度が高くなるにしたがって、参照層12の磁化は、シフト調整層13の磁化よりも、大きく減衰する。図14のaにおいて、120°C以下の温度領域において、参照層12の磁化の大きさは、シフト調整層13の磁化の大きさと実質的に同じである。そのため、参照層12の漏れ磁場は、シフト調整層13の漏れ磁場と実質的に同じ大きさになる。そして、参照層12の磁化の向きは、シフト調整層13の磁化の向きに対して、反対方向になっている。参照層12の漏れ磁場及びシフト調整層の漏れ磁場の向きも互いに反対である。それゆえ、120°C以下において、記憶層10に印加される漏れ磁場は、相殺される。このように、100°C以下の磁気メモリの動作時の温度範囲において、参照層12及びシフト調整層13が互いに異なる磁化温度依存性を有している場合においても、記憶層10に印加されるシフト磁界は、キャンセルされる。メモリ動作温度より高い温度領域例えば、実装温度Tjにおいて、参照層12の磁化の大きさは、シフト調整層13の磁化の大きさよりも小さくなる。それに伴って、参照層12の漏れ磁場の大きさは、シフト調整層13の漏れ磁場の大きさよりも小さくなる。その結果として、230°C以上の温度条件下において、参照層12及びシフト調整層13の漏れ磁場は、キャンセルされず、MTJ素子1A,1Yは、過剰キャンセル状態になる。そのため、図14のbに示されるように、230°C以上の温度条件において、シフト調整層13の漏れ磁場が、記憶層10に影響を及ぼし、その漏れ磁場に起因して記憶層10内にシフト磁界が生じる。シフト調整層13に起因するシフト磁界が、記憶層10の磁化に印加される。この際、シフト調整層13の漏れ磁場に起因するシフト磁界によって、記憶層10の磁化は、シフト調整層13の漏れ磁場の向きと同じ方向に、すなわち、参照層12の磁化の向きと反対方向に、固定されやすくなる。例えば、実装温度Tjにおいて過剰キャンセル状態が発現するように、MTJ素子1Aの参照層12及びシフト調整層13としてのCoPt層におけるCo及びPtの組成比が、設定される。これによって、実装温度Tjにおいて、シフト調整層の磁化と同じ向きのシフト磁界が、記憶層10の磁化に印加される。実装温度Tjにおいて、記憶層10に印加されるシフト磁界の向きは、参照層12の磁化の向きと反対である。その結果として、MTJ素子1Yの磁化配列は、記憶層の磁化の向きと参照層の磁化の向きとが互いに反対の状態で、安定化する。したがって、1データ設定セル内のMTJ素子1Yは、実装工程時に実装温度Tjが印加されたとしても、シフト調整層13に起因する漏れ磁場シフト磁界が記憶層10に印加されることによって、1データ保持状態を安定に維持できる。一方、1データ設定セルと同じチップ内の0データ設定セルにおいて、0データ設定セルのMTJ素子1Xのシフト調整層13Xの膜厚t2は、1データ設定セル及びメモリセルのMTJ素子1A,1Yの膜厚より、薄くなっている。0データ設定セルのMTJ素子1Xは、実装温度Tjにおいて、不足キャンセル状態となり、記憶層10の磁化は、参照層12の漏れ磁場の影響を受ける。それゆえ、実装工程の実装温度Tjにおいて、0データ設定セルのMTJ素子1Xにおいて、記憶層10の磁化が、参照層12の磁化の向きと同じ向きのシフト磁界が印加された状態となり、そのMTJ素子1Xは、0データ保持状態を安定に維持できる。尚、本実施形態のように、0データ設定セルのMTJ素子1Xの参照層12及びシフト調整層13が異なる磁化温度依存性を有している場合において、シフト調整層13Xの膜厚t2を調整することによって、MTJ素子1Xは、実装温度Tjにおける不足キャンセル状態を形成できる。これによって、実装温度Tjにおいて、0データ設定セル内のMTJ素子1Xが、過剰キャンセル状態にならないようにされる。尚、シフト調整層の磁化温度依存性とシフト調整層の磁化温度依存性を異ならせることによって、実装温度Tjの0データ設定セルのMTJ素子を、規定されたデータ保持状態に安定に維持させることもできる。実装温度Tjにおいて、参照層12の漏れ磁場がシフト調整層13の漏れ磁場よりも大きくなるように、磁性層例えば、CoPt層のパラメータ例えば、組成比を調整し、参照層12の磁化温度依存性とシフト調整層13の磁化温度依存性とを異ならせることによって、0データ保持状態を安定に維持できるMTJ素子及びそのMTJ素子を含む参照電位生成セルを、形成できる。すなわち、実装温度Tj条件下において、不足キャンセル状態が生じるように、MTJ素子の参照層12及びシフト調整層13のパラメータが設計される。これによって、実装温度Tjにおいて、残留した参照層12の漏れ磁場が、記憶層10に作用し、記憶層の磁化の向きが、参照層の磁化の向きと同じ方向である場合に、記憶層10の磁化が熱の影響を受けずに安定する。このように、参照層及びシフト調整層の磁化温度依存性が利用されることによって、実装温度Tjにおいて、0データ設定セルのMTJ素子は、規定のデータ保持状態記憶層の磁化の向きを、安定に維持できる。第2の実施形態の磁気メモリの製造方法は、参照層及びシフト調整層が所定の磁化温度依存性を有するように、参照層及びシフト調整層の元素の組成比が適宜設定される点が第1の実施形態と異なるが、実質的な製造工程は、第1の実施形態の磁気メモリの製造方法と同じである。そのため、本実施形態の磁気メモリの製造方法に関する説明は、省略する。以上のように、本実施形態の磁気メモリにおいて、1つの磁気メモリが、メモリの読み出し方式に基づいて規定された1データ設定セルと0データ設定セルとの両方を参照電位生成セルとして含む。その磁気メモリは、第1のデータ保持状態0データ保持状態のMTJ素子1Xのシフト調整層13Xが、他のMTJ素子1A,1Yのシフト調整層13より薄い構造にされるとともに、参照層12とシフト調整層13とが互いに異なる磁化温度依存性を有する。参照層12の磁化温度依存性が、シフト調整層13の磁化温度依存性と異なることによって、実装温度Tj条件下において第2のデータ保持状態1データ保持状態を安定に維持できる状態ここでは、過剰キャンセル状態が形成される。本実施形態の磁気メモリにおいて、メモリの動作温度条件下において、参照層の磁化の大きさとシフト調整層の磁化の大きさとが、同じである。そのため、参照層及びシフト調整層が異なる磁化温度依存性を有していても、メモリ動作温度において、MTJ素子のシフト磁界は、キャンセルされる。それゆえ、本実施形態における磁化温度依存性が互いに異なる参照層12及びシフト調整層13を有するMTJ素子を含む磁気メモリは、メモリの動作温度条件下において、記憶層10に対するシフト磁界漏れ磁場の影響無しに、スピン注入磁化反転方式を用いたデータ書き込みを実行できる。したがって、メモリセルのMTJ素子1Aは、外部からのデータを記憶できる。例えば、1及び0データ設定セルのMTJ素子1Y,1Xは、実装工程の前、すなわち、チップ製造後からチップの出荷前において、1データ保持状態及び0データ保持状態に設定される。第1の実施形態と同様に、0データ設定セルのMTJ素子1Xのシフト調整層13Xの膜厚t2は、メモリセルMCのMTJ素子1Aのシフト調整層13の膜厚t1より薄くされている。それゆえ、0データ設定セルのMTJ素子1Xは、不足キャンセル状態となる。その結果として、実装温度Tj条件下において、0データ設定セルのMTJ素子1Xは、参照層12の漏れ磁場に起因するシフト磁界によって、記憶層10の磁化が固定され、0データ保持状態を安定に維持できる。実装温度Tjにおいて、参照層12及びシフト調整層13の磁化温度依存性の違いに起因して、参照層12の磁化の大きさは、シフト調整層13の磁化の大きさより小さくなっている。それゆえ、実装温度Tjにおいて、1データ設定セルのMTJ素子1Yは、過剰キャンセル状態となり、シフト調整層13の漏れ磁場に起因するシフト磁界が、記憶層12の磁化に印加される。それゆえ、実装工程時に、1データ保持状態のMTJ素子1Yの記憶層11の磁化は、参照層12の磁化の向きと反対向きのシフト磁界によって、固定される。その結果として、1データ設定セルのMTJ素子1Yは、1データ保持状態を安定に維持できる。したがって、本実施形態のように、1及び0データ設定セル311,300の両方を含む磁気メモリは、チップ出荷後の実装工程における熱プロセスによって、規定のデータを保持すべき参照電位生成セルXCのMTJ素子に磁化反転データの変化が生じるのを、抑制できる。本実施形態の磁気メモリは、メモリセル、参照電位生成セルとしての1データ設定セル及び0データ設定セルにそれぞれ用いられるMTJ素子を、それぞれ異なる材料及び複雑な工程で、作り分ける必要がない。それゆえ、本実施形態の磁気メモリによれば、プロセスコストを増大させずに、実装工程時における熱に起因した参照電位生成セルの意図しない磁化反転を抑制できる磁気メモリを、提供できる。したがって、第2の実施形態の磁気抵抗効果素子及びそれを含む磁気メモリは、第1の実施形態と同様に、熱に起因したメモリセルの動作不良を抑制できる。3第3の実施形態図15乃至図18を参照して、第3の実施形態の磁気メモリ及び磁気抵抗効果素子の構造及び製造方法について説明する。第3の実施形態において、第1及び第2の実施形態の磁気メモリが含む構成要素と同じ構成に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。a構造図15を用いて、第3の実施形態の磁気メモリ及び磁気抵抗効果素子の構造について、説明する。図15は、本実施形態の磁気メモリMRAM及び磁気抵抗効果素子MTJ素子の構造を示す断面図である。上述の第2の実施形態の磁気メモリ及びMTJ素子において、シフト調整層及び参照層の磁化温度依存性の違いを利用して、同一のチップ上に、0及び1データを安定に保持できるMTJ素子が形成される。図15に示されるように、メモリ動作時において1データ保持状態に設定される参照電位生成セル1データ設定セルのMTJ素子1Yのシフト調整層の膜厚を、メモリセルのMTJ素子のシフト調整層の膜厚より厚くしてもよい。例えば、メモリ動作時に1データ保持状態に規定されるMTJ素子1Yは、第1のシフト調整層13と第2のシフト調整層14とを含む。MTJ素子1Yの第1のシフト調整層13は、メモリセルのMTJ素子1Aのシフト調整層と同じ材料同じ膜厚を有している。第2のシフト調整層14は、第1のシフト調整層13の上方に積層されている。このように、MTJ素子1Yのシフト調整層13,14は、積層構造を有する。例えば、外部からのアクセス対象のMTJ素子1Aは、第1のシフト調整層13を有し、第2のシフト調整層を有さない。1データ設定セルのMTJ素子1Yにおいて、第2のシフト調整層14の磁化の向きは、参照層12の磁化の向きと反対であり、第1のシフト調整層13の磁化の向きと同じである。第2のシフト調整層14は、上部電極ハードマスク層42上に設けられている。第2のシフト調整層14と第1のシフト調整層13との間に、第1のハードマスク層42及びキャップ層41が、設けられている。例えば、半導体基板表面に対して水平方向において、第2のシフト調整層14の寸法直径は、第1のシフト調整層14の寸法直径より大きい。第2のシフト調整層14は、上部電極42の上部側の側面を覆ってもよい。例えば、第2のシフト調整層14上に、第2のシフト調整層14を加工するための第2のハードマスク層49が設けられている。第2のハードマスク層49は、例えば、導電体である。シフト調整層14の側面は、バリアメタル45及びビット線メタル層76Yに覆われている。1データ設定セル内のMTJ素子1Yに接続されるビット線76Yの断面形状は、下向きに凹型の断面形状を有している。例えば、0データ設定セルのMTJ素子1Xに接続されるビット線76Xは、領域311と領域300とにおける層間絶縁膜79Bの段差に起因して、アスペクト比が大きくなり、テーパー状の断面形状を有する場合がある。尚、本実施形態の磁気メモリにおいて、参照層12及びシフト調整層13,14は、互いに異なる磁化温度依存性を有していてもよいし、同じ磁化温度依存性を有していてもよい。本実施形態の磁気メモリにおいて、1データ設定セルのMTJ素子1Yは、第1のシフト調整層13に加え、第2のシフト調整層14を含んでいる。1データ設定セルのMTJ素子1Yのシフト調整層13,14の膜厚体積は、メモリセルのMTJ素子1Aのシフト調整層13の膜厚体積より大きくなる。この結果として、1データ設定セルのMTJ素子1Yにおいて、2つのシフト調整層13,14に起因する漏れ磁場が、参照層12の漏れ磁場12よりも大きくなり、2つのシフト調整層13,14の漏れ磁場が、記憶層10の磁化に作用する。これによって、1データ設定セルのMTJ素子1Yは、実装工程時の高温条件下において、磁気メモリに熱が印加された場合において、2つのシフト調整層13,14によって過剰キャンセル状態が形成される。それゆえ、1データ設定セル内のMTJ素子1Yは、第1及び第2のシフト調整層13,14の漏れ磁場に起因したシフト磁界によって、記憶層12の磁化反転を抑制できる。実装温度Tj下において、第1及び第2のシフト調整層13,14を有するMTJ素子1Yは、2つのシフト調整層13,14に起因するシフト磁界によって、1データ保持状態を安定に維持できる。したがって、第3の実施形態の磁気メモリによれば、第1及び第2の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。b製造方法図15乃至図18を用いて、第3の実施形態の磁気メモリの製造方法について、説明する。尚、第3の実施形態の磁気メモリの製造方法において、第1の実施形態の磁気メモリ及び磁気抵抗効果素子の製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。図15乃至図18のそれぞれは、本実施形態の磁気メモリの製造方法における各工程を模式的に示す断面工程図である。図16に示されるように、図8に示される工程と同様に、例えば、直径40nmの円形の平面形状を有するように、MTJ素子1A,1Y’1Xが形成された後、各MTJ素子1A,1Y’,1Xの上部が層間絶縁膜79Bの上面から露出される。そして、例えば、図9に示される工程と同様に、参照電位生成セル領域31Bにおいて、実装温度Tjにおいて0データ保持状態のMTJ素子1Xを形成するために、0データ設定セル領域300内のMTJ素子1Xのシフト調整層13の膜厚が選択的に薄くされる。第2のシフト調整層を形成するための磁性層14Zが、メモリセル領域31A、1データ設定セル領域311、0データ設定セル領域300内に、堆積される。例えば、磁性層14Zの磁化が、参照層12の磁化の向きと反対の向きになるように、磁性層14Zの各パラメータが設計されている。メモリセル領域31A及び1データ設定セル領域311内において、磁性層14Zは、ハードマスク層42上に堆積される。0データ設定セル領域300内において、磁性層14Aは、第1のシフト調整層13X上に堆積される。但し、0データ設定セル領域300内において、第1のシフト調整層13Xが除去される場合もある。この場合、磁性層14Zは、参照層12上に堆積される。フォトリソグラフィ及びエッチングによって、第2のハードマスク層49Zが、1データ設定セル領域311内の磁性層14Z上に、選択的に形成される。第2のハードマスク層49Zは、1データ設定セル領域311のMTJ素子72Bの上方に形成される。第2のハードマスク層49Zは、例えば、導電体である。例えば、第2のハードマスク層49Zの直径は、MTJ素子1Y’の直径より大きい。図17に示されるように、第2のハードマスク層49に基づいて、層間絶縁膜49上の磁性層がエッチングされる。これによって、第1のハードマスク層42上に、第2のシフト調整層14が、形成される。第2のシフト調整層磁性層14は、メモリセル領域31A内及び0データ設定セル領域300内から除去される。尚、0データ設定セル領域300内のMTJ素子の第1のシフト調整層13Zを薄くする又は除去する工程は、第2のシフト調整層14が形成された後に実行されてもよい。図18に示されるように、バリアメタル45が、各領域31A,311,300内に堆積される。バリアメタル45は、例えば、TiNである。1データ設定セル領域311内において、バリアメタル45は、第2のハードマスク層49上及び第2のシフト調整層14上に、堆積される。メモリセル領域31A内において、バリアメタル45は、第1のハードマスク層42上に、堆積される。0データ設定セル領域300内において、バリアメタル45は、シフト調整層13X上又は中間層19上に堆積される。第2のシフト調整層14Zの酸化を抑制するために、バリアメタル45は、第2シフト調整層14の側面を覆うことが好ましい。尚、第2のハードマスク層49が絶縁体である場合、バリアメタル45が堆積される前に、第2のハードマスク層49はシフト調整層14上から除去される。配線材79Zが、バリアメタル45上に、堆積される。第2のシフト調整層14及び層間絶縁膜79Bの段差を解消するために、配線材79Zの膜厚は、基板表面に対して垂直方向における層間絶縁膜79Bの上面に生じた段差の大きさ及びシフト調整層14の膜厚及び第2のハードマスク層49の膜厚の合計の寸法より大きいことが好ましい。堆積された配線材79Zの上面は、例えば、CMP法によって、平坦化される。そして、第1の実施形態と同様に、配線材79Z及びバリアメタル45が、フォトリソグラフィ及びエッチングによって加工される。これによって、図15に示されるように、ビット線76,76Y,76Zが、各領域31A,311,300内に、形成される。例えば、0データ設定セル領域300内において、ビット線76Xは、層間絶縁膜79Bの段差に起因して、テーパー状になる場合がある。尚、シフト調整層の漏れ磁場が参照層の漏れ磁場よりも大きくなる膜厚を有する磁性層を、中間層19上に堆積して、MTJ素子の加工後に、メモリセル領域31A内のシフト調整層及び0データ設定セル300内のシフト調整層が、所定の特性のMTJ素子が形成されるように、エッチングによってそれぞれ薄くされてもよい。以上の工程によって、本実施形態の磁気メモリが形成される。例えば、形成された磁気メモリのチップの出荷前又は実装工程前に、1データ設定セル内のMTJ素子1Yに1データが書き込まれ、0データ設定セル内のMTJ素子1Xに、0データが書き込まれる。以上のように、本実施形態の磁気メモリの製造方法によって、1データ設定セル領域311内に、複数のシフト調整層13,14を有するMTJ素子1Yが形成される。実装温度Tj下において、1データ設定セル領域311内のMTJ素子1Xは、参照層12及び2つのシフト調整層13,14の漏れ磁場は、過剰キャンセル状態となり、記憶層10の磁化は、シフト調整層13,14に起因するシフト磁界が印加される。これによって、実装温度Tj下の1データ設定セル領域311内のMTJ素子1Yにおいて、記憶層10の磁化は、シフト調整層13,14の磁化の向きと同じ向きに固定され、実装温度Tj例えば、半田リフロー温度に起因する記憶層10の磁化反転が抑制される。したがって、1データ設定セルのMTJ素子1Yは、2つのシフト調整層13,14のシフト磁界によって、1データを安定に維持できる過剰キャンセル状態を形成できる。また、第1及び第2の実施形態と同様に、0データ設定セル内のMTJ素子1Xのシフト調整層の膜厚は薄くされ、実装温度Tjにおいて、MTJ素子1Xは、不足キャンセル状態となる。それゆえ、実装温度Tj条件の0データ設定セル領域311内のMTJ素子1Xにおいて、記憶層10の磁化は、参照層12の磁化の向きと同じ向きに固定され、実装温度Tjに起因する記憶層10の磁化反転が抑制される。このように、本実施形態の製造方法を用いて形成された磁気メモリによれば、半田リフロー温度のようなチップ出荷後の高い温度条件下にさらされても、磁気メモリに含まれる1及び0データ設定セル311,300の両方が、実装工程前に設定されたデータ保持状態を安定に維持できる。本実施形態の磁気メモリの製造工程において、メモリセル、参照電位生成セルXCとしての1データ設定セル及び0データ設定セルにそれぞれ用いられるMTJ素子1X,1Yを、複雑な工程で作り分ける必要がない。それゆえ、本実施形態の磁気メモリの製造方法によれば、プロセスコストが過剰に増大することなしに、実装工程時における熱に起因した参照電位生成セルの磁化反転を抑制できる磁気メモリを、提供できる。以上のように、第3の実施形態の磁気メモリの製造方法によれば、第1及び第2の実施形態と同様に、熱に起因した動作不良を抑制できる磁気メモリを形成できる。4第4の実施形態図19乃至図22を参照して、第4の実施形態の磁気メモリ及び磁気抵抗効果素子の構造及び製造方法について説明する。第4の実施形態において、第1乃至第3の実施形態の磁気メモリが含む構成要素と同じ構成に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。a構造図19を用いて、第4の実施形態の磁気メモリ及び磁気抵抗効果素子の構造について、説明する。図19は、本実施形態の磁気メモリMRAMが含む磁気抵抗効果素子MTJ素子の断面構造を示している。図19に示されるように、本実施形態の磁気メモリにおいて、第3の実施形態と同様に、1データ設定セル領域300内のMTJ素子1Yは、第2のシフト調整層14を含んでいる。但し、本実施形態の磁気メモリにおいて、1データ設定セル領域300内のMTJ素子1Yは、第1のハードマスク層が除去され、第2のシフト調整層14は、キャップ層41上に、設けられている。第2のシフト調整層14は、キャップ層41の上面に、直接接触する。尚、キャップ層41の上面と第2のシフト調整層14との間に、自然酸化膜、又は、第2のシフト調整層とキャップ層との化合物が形成されてもよい。1データ設定セル領域300内のMTJ素子1Yのキャップ層41Yの膜厚は、メモリセルMCのMTJ素子1Aのキャップ層41の膜厚より薄くてもよい。1データ設定セル領域300内のMTJ素子1Yは、キャップ層41Yを含まずともよく、MTJ素子1Yは、第1のシフト調整層13と第2のシフト調整層14とが直接接触してもよい。第2シフト調整層14とキャップ層41との間に、ハードマスク層が存在しないことによって、第2のシフト調整層14と記憶層14との間隔が小さくなる。それゆえ、本実施形態の磁気メモリが含む1データ設定セル内のMTJ素子1Yは、第2のシフト調整層14とキャップ層41の間にハードマスク層が設けられている場合に比較して、第2のシフト調整層14に起因する漏れ磁場を、記憶層14に効率的に印加できる。それにともなって、第2のシフト調整層14の膜厚や直径を小さくできる。例えば、第2のシフト調整層14の膜厚を薄くできることによって、1データ設定セル領域311と他の領域31A,300との間に生じる段差を小さくでき、磁気メモリのプロセス難度を低減できる。本実施形態のように、1データ設定セル領域311内における第2のシフト調整層14とキャップ層41との間のハードマスク層が除去された場合、例えば、メモリセル領域31Aと1データ設定セル領域300とにおいて、ハードマスク層を除去するためのエッチングが原因で、MTJ素子1A,1Yを覆う層間絶縁膜79Bの上面に段差が生じる。本実施形態の磁気メモリにおいても、実装温度Tjにおいて、1データ設定セル領域311内のMTJ素子1Yは、参照層12及び2つのシフト調整層13,14の漏れ磁場が過剰キャンセル状態となり、記憶層10の磁化は、シフト調整層13,14の磁化の向きと同じ向きに固定される。それゆえ、1データ設定セルのMTJ素子1Yにおいて、実装温度Tj例えば、半田リフロー温度に起因する記憶層10の磁化反転が抑制され、1データ保持状態を安定に維持できる。以上のように、本実施形態の磁気メモリによれば、第1乃至第3の実施形態の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。b製造方法図19乃至図22を用いて、第3の実施形態の磁気メモリの製造方法について、説明する。尚、第4の実施形態の磁気メモリの製造方法において、第1及び第3の実施形態の磁気メモリ及び磁気抵抗効果素子の製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。図20乃至図22のそれぞれは、本実施形態の磁気メモリの製造方法における各工程を模式的に示す断面工程図である。図20に示されるように、図8、図9及び図16に示される工程と同様に、MTJ素子1A,1Y’1Xが形成された後、各MTJ素子1A,1Y’,1Xの上部が層間絶縁膜79Bの上面から露出される。そして、0データ設定セル領域300内のMTJ素子1Xのシフト調整層13Xの膜厚が選択的に薄くされる。尚、0データ設定セル領域300内のMTJ素子1Xのシフト調整層13が、選択的に除去されてもよい。図20に示されるように、150nm程度の膜厚のレジストが、層間絶縁膜79B上に塗布され、そのレジストに対するフォトリソグラフィ及びエッチングによって、レジストマスク81が形成される。レジストマスク81は、1データ設定セル領域311に対応する領域に開口部を有する。メモリセル領域31A及び0データ設定セル領域300内のハードマスク層42及びシフト調整層13Xは、レジストマスク81によってそれぞれ覆われ、1データセル領域内のハードマスク層は、開口部を介して露出される。そして、1データ設定セル領域311内において、キャップ層41Y上のハードマスク層が、エッチングによって除去され、キャップ層41Yの上面が露出される。尚、1データ設定セル領域311内において、第1のシフト調整層13が残存されていれば、キャップ層41Yもエッチングによって、除去されてもよいし、キャップ層41Yの膜厚が薄くなってもよい。図20において、0データ設定セル領域300内のシフト調整層13Xがエッチングされた後、1データ設定セル領域311内のハードマスク層が除去される例が示されている。但し、1データ設定セル領域311内のハードマスク層が除去された後、0データ設定セル領域300内のシフト調整層13Xがエッチングされてもよい。レジストマスクが除去された後、図21に示されるように、図16に示される工程と実質的に同様に、第2のシフト調整層を形成するための磁性層14Zが、メモリセル領域31A、1データ設定セル領域311、0データ設定セル領域300内に、堆積される。1データ設定セル領域311において、磁性層14Zは、キャップ層41Y上に堆積される。フォトリソグラフィ及びエッチングによって、第2のハードマスク層49Zが、1データ設定セル領域311内の磁性層14Z上に、選択的に形成される。尚、キャップ層41Yが、1データ設定セル領域311内から除去される場合、磁性層14Zは、シフト調整層13上に堆積される。図17に示される工程と同様に、第2のハードマスク層49Zに基づいて、磁性層14Zが加工される。これによって、図22に示されるように、1データ設定セル領域311内において、MTJ素子1Yのキャップ層41上に、第2のシフト調整層14が、形成される。第2のシフト調整層14がMTJ素子1Yのキャップ層41上に形成された後、図18に示される工程と同様に、バリアメタル例えば、TiN45が、各領域31A,311,300内に堆積される。配線材79Zが、バリアメタル45上に、堆積される。堆積された配線材79Zの上面は、例えば、CMP法によって、平坦化される。そして、図19に示されるように、第1の実施形態と同様に、配線材79Z及びバリアメタル45が、フォトリソグラフィ及びエッチングによって加工され、ビット線76,76Y,76Zが、各領域31A,311,300内に、形成される。以上の工程によって、本実施形態の磁気メモリが形成される。例えば、形成された磁気メモリのチップの出荷前に、1データ設定セル内のMTJ素子1Yに1データが書き込まれ、0データ設定セル内のMTJ素子1Xに、0データが書き込まれる。本実施形態の磁気メモリの製造方法によれば、複雑の製造工程を用いずに、1データ設定セル領域311内のMTJ素子1Yにおいて、第2のシフト調整層14と記憶層11との間隔を小さくできる。それゆえ、第2のシフト調整層14の漏れ磁場を、記憶層11に効率よく印加できる。したがって、1データ設定セル領域311内のMTJ素子1Yは、実装工程において、2つのシフト調整層13,14に起因するシフト磁界によって、1データ保持状態を安定に維持できる。以上のように、第4の実施形態の磁気メモリの製造方法によれば、製造工程時の熱に起因した動作不良を抑制できる磁気メモリを形成できる。5具体例図23乃至図27を参照して、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子の具体例について、説明する。尚、上述の各実施形態で述べた構成と実質的に同じ構成、機能及び特性は、必要に応じて説明する。具体例1図23を用いて、本実施形態の磁気メモリにおける、シフト調整層のパラメータ及び記憶層に印加される漏れ磁場シフト磁界の具体例設計例について、説明する。ここでの説明において、図4に示されるMTJ素子は、以下の構成を有する。基板表面に対して水平方向におけるMTJ素子の直径は、30nmに、設定される。記憶層10は、2nmの膜厚を有し、85°Cにおいて1000emu/ccの飽和磁化Msを有する。トンネルバリア層11は、1nmの膜厚を有する。参照層12は、7nmの膜厚を有し、85°Cにおいて600emu/ccの飽和磁化Msを有する。中間層スペーサー層19は、1nmの膜厚を有する。シフト調整層13は、18nmの膜厚を有し、85°Cにおいて950emu/ccの飽和磁化Msを有する。このような構成のMTJ素子において、参照層12及びシフト調整層13から記憶層10に印加される漏れ磁場シフト磁界の大きさについて、検証する。上述の構成のMTJ素子は、磁気メモリ例えば、MRAMのメモリ動作温度の範囲-30°Cから85°Cにおいて、シフト磁界をほぼゼロ100Oe未満に保つことができる。記憶層10の磁化反転エネルギーバリアΔEは、メモリ動作温度の範囲において、60kBT以上である。記憶層10が、この大きさの磁化反転エネルギーバリアを有していれば、MTJ素子は、10年以上の安定性信頼性を確保できるリテンション特性を有する。実装工程における温度例えば、半田リフロー工程における260°C条件において、上記の記憶層の磁化反転エネルギーバリアΔEは、24kBT程度まで低下する。そのため、ここで設定されたパラメータのMTJ素子を用いた参照電位生成セルにおいて、実装工程時に印加される熱に起因して、記憶層の磁化が反転する確率が高い。そこで、本具体例1のパラメータを有するMTJ素子に対して、上述の実施形態のように、参照電位生成セルにおける0データ保持状態に設定されるMTJ素子1Xのシフト調整層13Xの膜厚が、他のセルのMTJ素子1Aのシフト調整層13の膜厚より薄くされる構造、または、0データ保持状態に設定されるMTJ素子1Xがシフト調整層を有さない構造にされる。このような本実施形態の磁気メモリにおいて、実装温度例えば、260°C下における参照層12及びシフト調整層13から記憶層10に印加される外部磁界漏れ磁場、シフト磁界Hextが、上述の式1を満たした場合、0データ保持状態を安定に維持できるMTJ素子を、形成できる。260°Cにおいて、本具体例1のパラメータを有するMTJ素子の有効異方性磁界Hkeffは、約2500Oeである。そのため、参照層12及びシフト調整層13に起因するシフト磁界Hextは、MTJ素子に設定された上記のパラメータ及び式1に基づくと、1250Oe以上であればよい。この場合、260°Cにおいて、参照層の飽和磁化は510emu/ccに、シフト調整層の飽和磁化は808emu/ccになる。図23は、実装温度Tjここでは、260°Cにおける本具体例1のMTJ素子における参照層及びシフト調整層から記憶層に印加される外部磁界Hextを示している。図23の横軸は、シフト調整層の膜厚を示し、図23の縦軸は、外部磁界シフト磁界Hextを示している。図23において、磁界分布は計算で求められ、記憶層の厚さ方向の中央の面内で磁界を積分し、その結果を磁界の平均値とした値である。また、実験的にも、計算された磁界が、ヒステリシスループのシフト磁界になることは確認されている。図23に示されるように、シフト調整層をほぼ無い状態にすることで、実装温度Tjにおいて、記憶層の磁化の向きを安定に維持する固定するための外部磁界Hext例えば、1250Oeを、記憶層に印加できる。この場合、0データ保持状態から1データ保持状態へ磁化反転するエネルギーバリアは、54kBT以上になる。それゆえ、24kBTより大きいエネルギーバリアを確保でき、実装工程における記憶層の意図しない磁化反転を抑制できる。以上のように、参照電位生成セル参照セル/レプリカセルに所定のデータが書き込まれた後の実装工程の高温プロセス例えば、半田リフロー工程において、0データ保持状態に初期化されたMTJ素子の記憶層の磁化が、意図せずに反転するのを抑制できる。それゆえ、0データ保持状態を安定に維持できるMTJ素子を、形成できる。尚、0データ設定セルにおいて、MTJ素子のシフト調整層をほぼ無しにするエッチングは、図11に示すスペーサー層を、エッチングストッパーとして用いればよい。上記のように設計された記憶層を含むMTJ素子が、シフト調整層を有さない場合、260°Cにおいて、MTJ素子が1データ保持状態から0データ保持状態へ反転するエネルギーバリアは、式2のように示される。式2と上記のパラメータによれば、1データ保持状態から0データ保持状態へ遷移する磁化反転するエネルギーバリアは、6kBTと、非常に小さくなる。それゆえ、シフト調整層を有さないMTJ素子が、実装工程前に1データ保持状態に設定初期化されたとしても、半田リフロー工程において、0データ保持状態に切り替わる。このように、0データ設定セルとして用いられる参照電位生成セル内のMTJ素子において、磁気メモリの形成時に、MTJ素子のシフト調整層を除去しておく。これによって、実装工程前にシフト調整層が除去されたMTJ素子を、0データ保持状態に初期化せずともよくなる。それゆえ、本具体例1のMTJ素子を含む磁気メモリによれば、実装工程の前に、参照電位生成セルのMTJ素子に0データを書き込む工程初期化を省略できる。したがって、本具体例1の磁気抵抗効果素子を含む磁気メモリは、参照電位生成セル内のMTJ素子の0データ保持状態を安定化できるとともに、磁気メモリの製造コストを低減できる。具体例2図24を用いて、本実施形態の磁気メモリにおける、シフト調整層のパラメータ及び記憶層に印加される漏れ磁場シフト磁界の具体例2について、説明する。本具体例2において、MTJ素子が含む構成部材のパラメータについては、具体例1と同様とする。但し、ここでは、メモリの動作温度における記憶層10の磁化反転エネルギーバリアΔEが、100kBTに設定された場合について、述べる。この場合、半田リフロー工程の温度例えば、260°Cにおいて、記憶層10の磁化反転エネルギーバリアΔEは、45kBT程度まで低下する。そのため、ここで設定されたパラメータのMTJ素子は、実装工程時の熱擾乱に起因した意図しない磁化反転が生じる可能性がある。それゆえ、本具体例2のパラメータを有するMTJ素子に対して、0データ保持状態を安定に維持させるMTJ素子のシフト調整層の膜厚が薄くされる構造、又は、0データ保持状態を安定に維持させるMTJ素子は、シフト調整層を有さない構造にされる。そのようなシフト調整層が薄い又はシフト調整層が無い構造のMTJ素子において、実装温度Tj例えば、260°Cにおける参照層12/シフト調整層13Xから記憶層10に印加される外部磁界漏れ磁場、シフト磁界Hextが、上述の式1を満たように設計されていれば、MTJ素子は、実装温度Tjにおいて0データ保持状態を安定に維持できる。本具体例2において、260°Cにおける有効異方性磁界Hkeffは、約4686Oeである。そのため、参照層12/シフト調整層13Xに起因する外部磁界Hextは、各パラメータ及び式1に基づくと、450Oe以上であればよい。本具体例2のMTJ素子において、具体例1と同様に、260°Cにおける参照層の飽和磁化は510emu/ccに、シフト調整層の磁化は808emu/ccになる。図24は、実装温度Tjここでは、260°Cにおける具体例2のMTJ素子における参照層及びシフト調整層から記憶層に印加される外部磁界シフト磁界Hextを示している。図23の横軸は、シフト調整層の膜厚を示し、図23の縦軸は、外部磁界Hextを示している。図24において、具体例1と同様の手法で、磁界分布の値が計算され、実験的な検証も確認されている。図24に示されるように、具体例2のMTJ素子において、シフト調整層13Xの膜厚が2nm以下にされることで、実装温度Tjに対して記憶層10の磁化の向きが安定化される外部磁界Hextここでは、450Oeを、記憶層10に印加できる。この場合、0データ保持状態から1データ保持状態へ反転するエネルギーバリアは、54kBT以上になる。それゆえ、例えば、実装工程における半田リフローのような、参照電位生成セルのMTJ素子に所定のデータが書き込まれた後の高温プロセスにおいて、記憶層10の磁化が意図せずに反転するのが抑制される。したがって、本具体例2の磁気抵抗効果素子を含む磁気メモリは、実装温度Tjが磁気メモリに印加されているときに、参照電位生成セル内のMTJ素子の0データ保持状態を安定に維持できる。具体例3図25を用いて、本実施形態の磁気メモリにおける、参照層のパラメータ、シフト調整層のパラメータ及び記憶層に印加される外部磁界漏れ磁場、シフト磁界の具体例3について、説明する。第2の実施形態で述べたように、データ読み出しのための参照電位の生成方式に応じて、同じ材料のMTJ素子を用いて、実装温度Tjにおいて、0データ保持状態を安定に維持できるMTJ素子を含む参照電位生成セルと1データ保持状態を安定に維持できるMTJ素子を含む参照電位生成セルとの両方が、同一のチップ上に設けられる。このような磁気メモリにおいて、MTJ素子の参照層12及びシフト調整層13,13Xのパラメータ、記憶層10に印加される外部磁界シフト磁界は、以下のように、設計される。ここで、260°Cにおける記憶層の磁化反転エネルギーバリアΔEが45kBTになり、260°Cにおける有効異方性磁界Hkeffが4686Oeになる場合が、想定される。この場合、記憶層に印加される外部磁界Hextが、式1に基づいて、-447Oeとなると、260°CにおいてMTJ素子は1データを安定に保持できる。ここで、CoとPtを含む磁性層例えば、人工格子又は合金が、参照層12及びシフト調整層13,13Xとして用いられる場合を考える。参照層12としてのCoPt磁性層において、Coの組成比は1、Ptの組成比は2に設定され、そのCoPt磁性層の膜厚は、7nmに設定される。85°Cにおける参照層としてCoPt磁性層の飽和磁化Msは、600emu/ccである。シフト調整層13,13XとしてのCoPt磁性層の組成比は、参照層12としてのCoPt磁性層の組成比と異なる。シフト調整層13,13XとしてのCoPt磁性層において、Coの組成比が2、Ptの組成比が1に設定される。シフト調整層13,13XとしてのCoPt磁性層の膜厚は、18nmに設定され、そのCoPt磁性層の85°Cにおける飽和磁化Msは、950emu/ccである。このようなCoPt磁性層を含む参照層12及びシフト調整層13,13Xにおいて、85°Cにおける記憶層10に印加されるシフト磁界Hextは、16Oeとなる。それゆえ、85°Cにおいて、記憶層10のシフト磁界はキャンセルされ、メモリ動作温度におけるメモリセルのMTJ素子の磁化反転が可能である。図25は、CoとPtとの組成比が異なる磁性層以下では、CoPt磁性層と表記するの磁化温度依存性を示している。図25の横軸は、温度単位:°Cを示し、図25の縦軸は、85°Cで規格化された飽和磁化Msを示している。図25において、組成比が異なる3つのCoPt磁性層人工格子又は合金の磁化温度依存性が示されている。図25において、白丸のプロットは、Coの組成比が1及びPtの組成比が2のCoPt磁性層Co:Pt=1:2における磁化温度依存性を示している。四角のプロットは、Coの組成比が4及びPtの組成比が3のCoPt磁性層Co:Pt=4:3の磁化温度依存性を示している。バツ印のプロットは、Coの組成比が2及びPtの組成比が1のCoPt磁性層Co:Pt=2:1の磁化温度依存性を示している。図25において、実装温度Tjは、260°Cと想定する。図25に示されるように、CoPt磁性層におけるCoの組成比濃度がPtの組成比濃度より大きくなると、磁化の温度依存性が小さくなる。そして、CoPt磁性層におけるCoの組成比がPtの組成比より大きくなると、実装温度Tjここでは260°Cにおける磁性層の飽和磁化Msが大きくなる。図25に示されるように、磁性層のCo及びPtの組成比の違いによって、磁化の温度依存性が異なる。このようなCoPt層の磁化温度依存性とCo及びPtの組成比との関係を利用して、100°Cより高い温度条件例えば、160°Cから320°Cにおいて、参照層12の磁化がシフト調整層13の磁化よりも大きく減衰するように、参照層12及びシフト調整層13のパラメータがそれぞれ設計される。磁化の温度依存性が小さいシフト調整層13と、シフト調整層13の磁化温度依存性に比較して磁化の温度依存性が大きい参照層12とを用いることによって、実装温度Tjにおいて、1データ保持状態を安定に維持できるMTJ素子が形成される。図25に示される例のCoPt磁性層の磁化温度依存性の違いから、参照層12としてのCoPt磁性層の組成比がCo:Pt=1:2である場合、260°Cにおける参照層12の飽和磁化Msは、85°Cにおける参照層12の飽和磁化の0.47倍程度になる。シフト調整層13としてのCoPt磁性層の組成比が、Co:Pt=2:1である場合、260°Cにおけるシフト調整層13の飽和磁化は、85°Cにおけるシフト調整層13の飽和磁化の0.85倍程度になる。260°Cにおいて、参照層としてのCoPt磁性層の飽和磁化Msは、282emu/ccとなり、シフト調整層としてのCoPt磁性層の飽和磁化Msは、808emu/ccとなる。260°Cにおいて記憶層10に印加されるシフト磁界外部磁界Hextは、-550Oeとなる。本具体例3において、260°Cにおけるシフト磁界の値は、式1の条件を満たす。したがって、上記の組成比のCoPt磁性層が、参照層及びシフト調整にそれぞれ用いられることによって、実装温度ここでは、260°C下において、MTJ素子が1データ保持状態を安定に維持するためのシフト磁界が、確保される。このような参照層及びシフト調整層の設計組成比、膜厚などに基づいて、チップ上に、チップの出荷後の実装温度条件下において1データ保持状態を安定に維持できるMTJ素子が、形成される。そして、上述のように、0データ設定セルのMTJ素子のシフト調整層13Xに対して、エッチングが施され、そのMTJ素子のシフト調整層13Xの膜厚が、他のセルのMTJ素子のシフト調整層13よりも選択的に薄くされる。これによって、実装温度条件下において0データ保持状態を安定に維持できるMTJ素子が、形成される。なお、具体例1で述べたように、記憶層のエネルギーバリアの大きさに応じて、実装温度条件下において0データ保持状態を安定に維持できるMTJ素子は、エッチングによってシフト調整層を完全に除去してもよい。以上のように、本具体例3の磁気メモリは、MTJ素子の磁性層の組成比及びシフト調整層の膜厚を制御することによって、実装温度条件下において1データ保持状態が安定なMTJ素子と0データ保持状態が安定なMTJ素子とを、同一のチップ内に形成できる。具体例4図26及び図27を用いて、本実施形態の磁気メモリにおける、記憶層のパラメータの設計例について、説明する。式1を満たす外部磁界漏れ磁場、シフト磁界Hextは、MTJ素子の記憶層10の大きさ例えば、体積と記憶層10の磁気特性に依存する。260°Cにおいて記憶層の磁化反転エネルギーバリアがある値ΔEまで下がった場合、その記憶層の有効異方性磁界Hkeffは、以下の式3で示される。式3において、Vは記憶層の体積を示し、Msは記憶層の飽和磁化を示す。MTJ素子の磁化配列が平行配列状態0データ保持状態から反平行配列状態1データ保持状態へ反転する磁化反転エネルギーバリアΔEが、54kBT以上に設定されるための外部磁界Hextは、以下の式4で示される。式4において、Aは、実装温度Tj例えば、260度における記憶層1の磁化反転エネルギーバリア熱安定性指標ΔE/kBTを示している。Hkeffは、ある温度例えば、実装温度Tjにおける有効異方性磁界を示している。式3及び式4に基づいて、以下の式5が導出される。式5におけるΔEは、実装温度ここでは、260°CにおけるkBTjの値に相当する。図26は、異なる記憶層のパラメータにおいて、式5を用いて外部磁界Hextを計算したグラフである。図26の横軸は、260°Cにおける記憶層の磁化反転エネルギーバリアを示し、図26の縦軸は、外部磁場Hextを示している。図27は、図26の外部磁界を計算するために用いた記憶層の各パラメータを示している。図26において、特性線L1は、図27のサンプルSP1の記憶層における磁化反転エネルギーバリアと外部磁界Hextとの関係を示し、飽和磁化Msと体積Vとの積MsVが3.2×10-15emuである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。図26の特性線L2は、図27のサンプルSP2の記憶層における磁化反転エネルギーバリアと外部磁界Hextとの関係を示し、飽和磁化Msと体積Vとの積が、2.2×10-15emuである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。図26の特性線L3は、図27のサンプルSP3の記憶層における磁化反転エネルギーバリアと外部磁界Hextとの関係を示し、飽和磁化Msと体積Vとの積が、1.4×10-15emuである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。図26の特性線L4は、図27のサンプルSP4の記憶層における磁化反転エネルギーバリアと外部磁界Hextとの関係を示し、飽和磁化Msと体積Vとの積が、9.6×10-16emuである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。図26の特性線L5は、図27のサンプルSP5の記憶層における磁化反転エネルギーバリアと外部磁界Hextとの関係を示し、飽和磁化Msと体積Vとの積が、7.1×10-16emuである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。図26に示されるように、260°Cにおける磁化反転エネルギーバリアが54kBTより小さい記憶層は、飽和磁化Msと体積Vとの積が小さくなるにつれて、外部磁場Hextが大きくなる傾向を示している。式5及び図26に示されるように、実装温度例えば、260°C0データ保持状態から1データ保持状態へ記憶層の磁化が反転する磁化反転エネルギーバリアを54kBT以上とするのに必要な外部磁界Hextは、記憶層の体積V、260°Cにおける記憶層の磁化反転エネルギーバリアΔE/kBT及び記憶層の磁化Msとで、実質的に決まる。具体例5一般に、参照セル及びレプリカセルのような参照電位生成セルのMTJ素子は、実装工程前例えば、チップ出荷時にそれらのセルに所定のデータが書き込まれることによって、1データ保持状態又は0データ保持状態に、それぞれ設定される。上述の本実施形態の磁気メモリは、実装工程前において、参照セル及びレプリカセルのMTJ素子に対するデータ書き込み初期化を実行せずともよい。すなわち、実装工程の前に、参照セル及びレプリカセルのMTJ素子のデータ保持状態が、1データ保持状態であっても0データ保持状態であっても、半田リフロー工程のような実装工程時の高温処理例えば、160°C~320°Cの熱処理及び高温処理時に記憶層に印加される外部磁界シフト磁界によって、参照セル及びレプリカセルのMTJ素子を、所定のデータ保持状態に設定できる。上述のように、複数の参照電位生成セルにおいて、0データ保持状態に設定されるMTJ素子のシフト調整層の膜厚が他のMTJ素子のシフト調整層の膜厚より薄い構造、または、0データ保持状態に設定されるMTJ素子がシフト調整層を有さない構造が、チップ内の0データ設定セル領域内に、形成される。その結果として、実装工程例えば、半田リフロー工程中に、以下の式6及び式7が満たされるように、参照電位生成セルのMTJ素子が形成される。式6は、1データ保持状態から0データ保持状態へMTJ素子が磁化反転する場合の磁化反転エネルギーバリアの条件を示している。式7は、0データ保持状態から1データ保持状態へMTJ素子が磁化反転する場合の磁化反転エネルギーバリアの条件を示している。式6及び式7において、Bは、実装温度Tj例えば、半田リフロー温度において外部磁界シフト磁界が印加されない場合における記憶層の磁化反転エネルギーバリア熱安定性指標ΔE/kBTを示している。また、式6及び式7において、Hextは外部磁界シフト磁界、Hkeffは有効異方性磁界をそれぞれ示している。式6及び式7の値B及び式中のHext/Hkeffを、適切に設定することによって、式6と式7とを満たすことができる。式6と式7とを満たすように、値BとHext/Hkeffとが、設定された場合、次の式8に示される関係が満たされている。式中のHext/Hkeffが適切に設定され、式6及び式7が満たされた場合、実装工程中の高温処理例えば、半田リフロー工程における記憶層に印加されるシフト磁界によって、所定のセルが自然に自発的に0データ保持状態となる。それゆえ、式6乃至式8を満たすように、実装工程前に参照電位生成セルに、0データを書き込まなくとも良くなる。また、参照電位生成セルのうち1データ保持状態を安定に維持したいMTJ素子において、参照層の磁化温度依存性とシフト調整層の磁化温度依存性との違いを利用して、実装温度条件において、以下の式9及び式10を満たすように、1データ保持状態のMTJ素子が形成される。式9は、0データ保持状態から1データ保持状態へ磁化反転する場合における記憶層の磁化反転エネルギーバリアの条件を示し、式10は、1データ保持状態から0データ保持状態へ磁化反転する場合における記憶層の磁化反転エネルギーバリアの条件を示している。式9及び式10において、Cは、実装温度Tj例えば、半田リフロー温度において、外部磁場シフト磁界が印加されない場合における記憶層の磁化反転エネルギーバリア熱安定性指標ΔE/kBTを示している。また、式9及び式10において、Hextは外部磁界シフト磁界、Hkeffは有効異方性磁界をそれぞれ示している。式6及び式7と同様に、式9及び式10から上述の式8の関係が導出される。式8乃至式10の関係から、実装温度Tjにおいて、MTJ素子のシフト調整層13は、参照層12とシフト調整層13との磁化温度依存性の違いによって、記憶層10の磁化の向きを参照層12の磁化の向きと反対の向きに変化させる大きさの漏れ磁場を発生する。その漏れ磁場に起因するシフト磁界によって、MTJ素子の記憶層10の磁化は反転し、MTJ素子が0データ保持状態であっても、1データ保持状態に遷移する。尚、実装温度Tjにおいて、メモリ動作時に0データ保持状態に設定されるMTJ素子は、シフト調整層を有さない又はシフト調整層が薄いため、シフト調整層の漏れ磁場に起因する記憶層の磁化反転は、生じない。Hext/Hkeffが設定され、式9及び式10が満たされることによって、実装工程中の高温処理例えば、半田リフロー工程における記憶層に印加されるシフト磁界によって、所定のセルが自然に自発的に1データ保持状態となる。それゆえ、式8乃至式10を満たすことによって、実装工程前に参照電位生成セルに、1データを書き込まなくとも良くなる。実装温度Tjにおいて、MTJ素子のシフト調整層は、記憶層の磁化の向きを、参照層の磁化の向きと反対の向きに変化させる大きさの漏れ磁場を有する。その漏れ磁場に起因するシフト磁界によって、MTJ素子の記憶層の磁化は反転し、MTJ素子が0データ保持状態であっても、1データ保持状態に遷移する。尚、実装温度Tjにおいて、メモリ動作時に0データを保持すべきMTJ素子は、シフト調整層を有さないため、シフト調整層の漏れ磁場に起因する記憶層の磁化反転は、生じない。以上のように、熱の印加による記憶層に印加されるシフト磁界が利用されることによって、実装工程時にMTJ素子のデータ保持状態が、1データ又は0データに自発的に設定されることによって、半田リフロー工程のような実装工程の前に参照セル及びレプリカセルに、1データ又は0データを書き込む工程を削減でき、参照セル及びレプリカセルに対するテスト工程を削減できる。それゆえ、本実施形態の磁気メモリの具体例5によれば、磁気メモリの製造コストを低減できる。5変形例図28乃至図31を参照して、本実施形態の磁気メモリの変形例について説明する。変形例1図28乃至図30を用いて、本実施形態の磁気メモリの変形例1について、説明する。図28は、本実施形態の磁気メモリの変形例1の構造を示す断面図である。例えば、シフト調整層13の磁化は、シフト調整層13XXの表層に、ダメージが与えられることによって、消失する。膜の積層方向において、例えば、シフト調整層13XXの上面から1nm~2nmの深さtzに対して、ダメージが与えられることによって、シフト調整層13XXの磁化は消失する。この場合において、0データ設定セルのMTJ素子1Xのシフト調整層13XXの膜厚t1’は、1データ設定セル及びメモリセルのMTJ素子1Aの膜厚t1と実質的に同じになる。ただし、0データ設定セルのMTJ素子1Xのシフト調整層13XXの上面の粗さ、すなわち、シフト調整層13XXの表面粗さは、他のMTJ素子1Aのシフト調整層13の上面に比較して、粗くなる。また、0データ設定セルのMTJ素子1Xにおいて、シフト調整層13XXとバリアメタル45との間に、キャップ層及びハードマスク層は設けられていない。それゆえ、0データ設定セルのMTJ素子1Xにおいて、シフト調整層13XXの上面は、バリアメタル45に接触する。バリアメタル45が設けられない場合、ビット線76Xがシフト調整層13Xに接触する場合がある。図29は、本実施形態の変形例1の磁気メモリの製造方法の一工程を示す断面工程図である。図29に示されるように、0データ設定セルのMTJ素子1Xのシフト調整層13XXに対して、RIE又はイオンミリングなどのエッチングによって、ダメージを与えればよい。それゆえ、本変形例のMTJ素子を含む磁気メモリの製造方法は、シフト調整層13XXに対するエッチングの時間が異なるのみで、図8乃至図12を用いて説明した製造方法と実質的に同じである。参照セル及びレプリカセルは、メモリ動作時において、外部からのデータの書き込み対象とならない。それゆえ、0データ設定セルのMTJ素子1Xは、シフト調整層を有さない構造でもよい。この場合、図30に示されるように、MTJ素子1Xは、参照層12上の中間層19が、バリアメタル45又はビット線76Xに接触する。尚、中間層19がシフト調整層ともに除去された場合、参照層12の上面がバリアメタル45又はビット線76Xに接触してもよい。MTJ素子がシフト調整層を有さない場合、又は、シフト調整層に対するダメージによって、MTJ素子のシフト調整層13XXの磁化が消失している場合、実装温度例えば、160°Cから320°Cにおいて、MTJ素子1Xの漏れ磁場は、不足キャンセル状態になり、MTJ素子1Xの記憶層10の磁化に、参照層12の漏れ磁場に起因するシフト磁界が印加される。それゆえ、シフト調整層を含まないMTJ素子1Xは、又は、シフト調整層13XXがダメージを有するMTJ素子1Xは、実装温度条件において、0データ保持状態を安定に維持できる。それゆえ、本変形例の磁気メモリは、上述の各実施形態と同様の効果が得られる。したがって、実施形態の変形例の磁気メモリによれば、熱に起因した磁気メモリの動作不良を抑制できる。変形例2図31を用いて、本実施形態の磁気メモリの変形例2について説明する。図31は、本変形例2の磁気メモリが含む磁気抵抗効果素子MTJ素子の構造を説明するための断面図である。上述の実施形態の磁気メモリにおいて、MTJ素子1A,1X,1Yの参照層12及びシフト調整層13に、Co及びPtを含む磁性層が用いられた例が示されている。例えば、図32に示されるように、本実施形態の磁気メモリに、界面層16とフェリ磁性膜17とを含むMTJ素子1Bが用いられてもよい。フェリ磁性膜17は、希土類金属副格子と遷移金属副格子とを含む。例えば、フェリ磁性膜17は、テルビウムTb、ジスプロシウムDy及びサマリウムSmなどの希土類金属元素を含むグループから選択される少なくとも1つの元素と、コバルトCo及び鉄Feなどの遷移金属元素を含むグループから選択される少なくとも1つの元素と、を用いて形成される。本変形例2において、フェリ磁性膜17は、例えば、希土類金属副格子としてのテルビウムTbと遷移金属副格子としてのコバルトCoとを用いて、形成されている。以下では、希土類金属副格子のことを、Tb副格子とよび、遷移金属副格子のことを、Co副格子とよぶ。フェリ磁性膜17において、Tb副格子の磁化の向きは、Co副格子の磁化の向きに対して反対になっている。本変形例2におけるMTJ素子1Bにおいて、フェリ磁性膜17とトンネルバリア層11との間に、界面層16が設けられている。界面層16は、例えば、磁性層である。上述のように、記憶層10におけるトンネルバリア層の近傍の領域において、MTJ素子の素子特性例えば、MR比の向上のため、界面層が記憶層側にも設けられる場合がある。以下では、説明の明確化のため、フェリ磁性膜17とトンネルバリア層17との間の界面層16を、参照層側界面層16とよぶ。本変形例2において、フェリ磁性膜17と参照層側界面層16とを、1つの参照層12とみなす。ただし、フェリ磁性膜17と参照層側界面層16とが別々の磁性層とみなされる場合もある。この場合、フェリ磁性膜17のことを、特に参照層とよばれる。参照層側界面層16は、記憶層10に対するスピン注入源として機能する。参照層側界面層16の磁化は、フェリ磁性膜17のCo副格子の磁化と強く結合する。そのため、参照層側界面層16の磁化の向きは、フェリ磁性膜17中のCo副格子の磁化の向きと同じになり、Tb副格子の磁化の向きと反対となる。参照層側界面層16は、例えば、Co、Fe及びB層を含む磁性層以下、CoFeB層とよぶである。参照層側界面層16は、Co、Fe及びBを含むグループから選択される少なくとも2つの元素を含む磁性層であればよく、CoB層及びCoFe層などでもよい。例えば、参照層側界面層16の磁化の向きが、記憶層10の磁化の向きと同じである場合、MTJ素子1Bの磁化配列は、平行状態低抵抗状態であり、MTJ素子1Bが記憶するデータは、0データに対応する。参照層側界面層16の磁化の向きが、記憶層10の磁化の向きと反対である場合、MTJ素子1Bの磁化配列は、反平行状態高抵抗状態であり、MTJ素子1Bが記憶するデータは、1データに対応する。図31に示されるMTJ素子1Bにおいて、フェリ磁性膜17の各副格子の磁化と参照層側界面層16の磁化とによって、シフト調整層を用いずに、メモリ動作温度における賞味の漏れ磁場が0にされる。これによって、MTJ素子1Bは、メモリ動作温度において、記憶層10に印加される漏れ磁場シフト磁界がキャンセルされる。図31のMTJ素子1Bにおいて、フェリ磁性膜17の2つの副格子ここでは、Tb副格子及びCo副格子が、互いに異なる磁化温度依存性を有する。これによって、メモリ動作温度においてシフトキャンセル状態が形成され、実装温度Tjにおいて、残留した副格子の漏れ磁場が、シフト磁界として、記憶層10の磁化に印加される。それゆえ、本変形例2のMTJ素子1Bは、残留した副格子の漏れ磁場シフト磁界を利用して、実装温度Tjに起因した熱に起因して参照電位生成セルのMTJ素子1Bに磁化反転が生じるのを抑制できる。メモリ動作温度例えば、100°C以下では、フェリ磁性膜17中のTb副格子の磁化93とCo副格子の磁化94との合成の磁化は、参照層側界面層16の磁化の大きさと実質的に同じ大きさを有している。例えば、メモリ動作温度において、Tb副格子の磁化の大きさは、Co副格子の磁化の大きさと実質的に同じになっている。それゆえ、100°C以下のメモリ動作温度において、フェリ磁性膜17及び界面層16に起因するシフト磁界は、キャンセルされる。したがって、メモリ動作温度において、フェリ磁性膜17及び界面層16を含むMTJ素子1Bは、記憶層10の磁化反転が可能となり、1データ保持状態と0データ保持状態との両方をとりうる。フェリ磁性膜17中の2つの副格子のうちネール温度の低い一方の副格子ここでは、Tb副格子の磁化が、他方の副格子ここでは、Co副格子の磁化に比較して、大きく減衰する。一方、実装温度Tj以上の温度領域において、他方の副格子Co副格子の磁化は、残留する。そのため、フェリ磁性膜17中のCo副格子の磁化93の向き及び参照層側界面層16の磁化の向きと同じ向きの漏れ磁場が、記憶層10に作用し、Co副格子の漏れ磁場及び参照層側界面層16の漏れ磁場に起因するシフト磁界が、記憶層10の磁化に印加される。それゆえ、実装温度Tj下において、記憶層10の磁化の向きは、印加されたシフト磁界によって、フェリ磁性膜17中のCo副格子及び参照層側界面層16の漏れ磁場の向きと同じ向きに、固定される。それゆえ、実装温度条件において、0データ設定セルのMTJ素子1Bは、そのデータ保持状態を安定に維持できる。例えば、CoとTbとを含むフェリ磁性膜中におけるCo副格子の組成比よりもTb副格子の組成比が増大すると、フェリ磁性膜におけるTb副格子の磁化が消失する温度は、低くなる。実装温度例えば、160°Cから300°Cにおいて、Co副格子の漏れ磁場がTb副格子の漏れ磁場よりも十分に大きくなるように、MTJ素子のフェリ磁性膜の組成比や膜厚が設計することによって、実装温度条件において、0データを安定に維持できるMTJ素子1Bを形成できる。上述のように、参照電位生成セルとして、0データ設定セルと1データ設定セルとが同一チップ上に設けられる場合、例えば、第3又は第4の実施形態の磁気メモリのように、所定の形状のMTJ素子が加工された後、参照層側界面層16の磁化の向きと反対向きの磁化を有するシフト調整層が、1データ設定セルのMTJ素子のフェリ磁性膜17上に積層されればよい。実装温度におけるMTJ素子1Bの過剰キャンセル状態が形成されるように、参照層側界面層16、フェリ磁性膜17及びフェリ磁性膜17上のシフト調整層の磁化特性がそれぞれ設定される。これによって、0データ設定セルのMTJ素子1Bと同じ半導体基板上に、1データ設定セルのためのMTJ素子を、ほぼ同じ材料及び比較的難度の低い工程を用いて、形成できる。以上のように、本実施形態の磁気メモリの変形例2によれば、上述の各実施形態の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。[その他]本実施形態の磁気メモリにおいて、実装工程前に所定のデータが書き込まれる対象として、参照セル及びレプリカセルを例示したが、磁気メモリからなるROMのメモリセルでもよい。本実施形態の磁気メモリが含むセル及びMTJ素子の構造が、磁気メモリからなるROMに用いられることによって、ROMのメモリ素子としてのMTJ素子の磁化が、実装工程の熱に起因して意図せずに反転するのを抑制でき、ROMの記憶すべきデータが誤ったデータに書き換わるのを抑制できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"