互いに対向する第1主面および第2主面を有する半導体基板と、それぞれが前記第1主面側に絶縁ゲート構造を有し、かつ前記第1主面に形成された第1導電型のエミッタ領域を有し、かつ前記第1主面と前記第2主面との間で主電流を流すための第1および第2の絶縁ゲート型電界効果トランジスタ部と、前記第1および第2の絶縁ゲート型電界効果トランジスタ部に挟まれる前記第1主面の領域に形成された安定化プレート部と、前記第1主面上に設けられたエミッタ電極とを備え、前記安定化プレート部は、前記第1の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第1の安定化プレートと、前記第2の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第2の安定化プレートとを含み、前記エミッタ電極は、前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々の前記エミッタ領域と電気的に接続され、かつ前記第1および第2の安定化プレートの各々と電気的に接続され、かつ前記第1および第2の安定化プレートに挟まれる前記第1主面の全面上において絶縁層を介在して配置されている、半導体装置。前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第1主面に形成された第2導電型のボディコンタクト領域と、ゲート電極とを含み、前記第1の絶縁ゲート型電界効果トランジスタ部の前記エミッタ領域およびボディコンタクト領域の形成領域と前記第2の絶縁ゲート型電界効果トランジスタ部の前記エミッタ領域およびボディコンタクト領域の形成領域とに挟まれる領域よりも前記ゲート電極の平面視における長手方向の端部側に位置する端部領域において前記エミッタ電極は前記第1および第2の安定化プレートの各々と電気的に接続されている、請求項1に記載の半導体装置。前記第1および第2の安定化プレートを繋ぐように前記第1主面上に前記絶縁層を介在して延在する導電層をさらに備え、前記導電層は、前記端部領域に位置している、請求項2に記載の半導体装置。前記半導体基板の内部に形成された第1導電型領域と、前記第1導電型領域の前記第1主面側に形成され、かつ前記ボディコンタクト領域よりも低い第2導電型の不純物濃度を有する第2導電型のボディ領域とをさらに備え、前記第1および第2の安定化プレートの各々は、前記半導体基板の前記第1主面から前記ボディ領域を突き抜けて前記第1導電型領域に達するように形成された安定化プレート用溝の内部を埋め込むように形成されており、前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々の前記ゲート電極は、前記半導体基板の前記第1主面から前記ボディ領域を突き抜けて前記第1導電型領域に達するように形成されたゲート用溝の内部を埋め込むように形成されている、請求項2または3に記載の半導体装置。前記安定化プレート用溝の数量を、前記ゲート用溝の数量と前記安定化プレート用溝の数量との合計数量で割った値をダミートレンチ比率とした場合、前記ダミートレンチ比率は、0.5以上0.92以下である、請求項4に記載の半導体装置。前記ゲート用溝の深さ、および前記安定化プレート用溝の深さは、前記第1導電型領域と前記前記ボディ領域との接合部から前記第2主面側に1.5μm以上である、請求項4または5に記載の半導体装置。前記ゲート用溝の先端形状、および前記安定化プレート用溝の先端形状がラウンド形状である、請求項4~6のいずれかに記載の半導体装置。前記安定化プレート用溝と前記ゲート用溝とを含む複数のトレンチの各ピッチが互いに同じである、請求項4~7のいずれかに記載の半導体装置。前記第1導電型領域は、第1導電型の第1領域と、前記第1領域よりも前記第1主面側に形成されかつ前記第1領域よりも高い第1導電型の不純物濃度を有する第1導電型の第2領域とを含み、前記安定化プレート用溝および前記ゲート用溝の双方は、前記第2領域を突き抜けて前記第1領域に達するように形成されている、請求項4~8のいずれかに記載の半導体装置。前記第1の安定化プレートと前記第2の安定化プレートとの間の前記第1主面に形成され、かつ前記ボディ領域よりも高い第2導電型の不純物濃度を有する第2導電型領域をさらに備えた、請求項4~9のいずれかに記載の半導体装置。前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第1主面に形成されたゲート電極と、複数の第2導電型のボディコンタクト領域とを含み、前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々において前記ゲート電極の平面視における長手方向に沿って前記複数のボディコンタクト領域が並んでおり、前記第1の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向の最端部に配置された前記ボディコンタクト領域と、前記第2の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向の最端部に配置された前記ボディコンタクト領域との間に挟まれる領域を少なくとも含む領域において前記エミッタ電極は前記第1および第2の安定化プレートの各々と電気的に接続されている、請求項1に記載の半導体装置。前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第1主面に形成されたゲート電極と、複数の第2導電型のボディコンタクト領域とを含み、前記第1および第2の絶縁ゲート型電界効果トランジスタ部の各々において前記ゲート電極の平面視における長手方向に沿って前記複数のボディコンタクト領域が並んでおり、前記第1の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向に沿って並んだ前記複数のボディコンタクト領域のうち最端部に配置された前記ボディコンタクト領域以外の前記ボディコンタクト領域と、前記第2の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向に沿って並んだ前記複数のボディコンタクト領域のうち最端部に配置された前記ボディコンタクト領域以外の前記ボディコンタクト領域との間に挟まれる領域において前記エミッタ電極は前記第1および第2の安定化プレートの各々と電気的に接続されている、請求項1に記載の半導体装置。上記の従来例では、トレンチゲート型IGBT等の高耐圧半導体装置において、短絡時の発振抑制を目的としてダミートレンチ以下、安定化プレートまたは安定化プレート用溝ともいうの割合を増やしていくと、オン電圧Vcesatおよび定常損失が増加してしまうため、十分にダミートレンチを増やすことができないという問題がある。本発明は、上記のような課題を鑑みてなされたものであり、その目的は、短絡時の発振抑制を目的として安定化プレート用溝の割合を増やしても、オン電圧を小さくでき、かつ短絡耐量の向上が容易な半導体装置を提供することである。本発明の半導体装置は、半導体基板と、第1および第2の絶縁ゲート型電界効果トランジスタ部と、安定化プレート部と、エミッタ電極とを備えている。半導体基板は、互いに対向する第1主面および第2主面を有している。第1および第2の絶縁ゲート型電界効果トランジスタ部は、それぞれが第1主面側に絶縁ゲート構造を有し、かつ第1主面に形成された第1導電型のエミッタ領域を有し、かつ第1主面と第2主面との間で主電流を流すためのものである。安定化プレート部は、第1および第2の絶縁ゲート型電界効果トランジスタ部に挟まれる第1主面の領域に形成されている。エミッタ電極は、第1主面上に設けられている。安定化プレート部は、第1の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第1の安定化プレートと、第2の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第2の安定化プレートとを含んでいる。エミッタ電極は、第1および第2の絶縁ゲート型電界効果トランジスタ部の各々のエミッタ領域と電気的に接続され、かつ第1および第2の安定化プレートの各々と電気的に接続され、かつ第1および第2の安定化プレートに挟まれる第1主面の全面上において絶縁層を介在して配置されている。本発明によれば、エミッタ電極は、第1および第2の安定化プレートに挟まれる第1主面の全面上において絶縁層を介在して配置されている。つまりエミッタ電極は、第1および第2の安定化プレートに挟まれる第1主面にはコンタクトホールを通じて接続されてはいない。このため、オン状態において電流は安定化プレート部にはほとんど流れず、絶縁ゲート型電界効果トランジスタ部に集中して流れることとなり、オン電圧が低くなる。また、本発明の半導体装置における安定化プレートとエミッタ電極の接続構造により、トランジスタ部の微細化が可能となる。このため、トランジスタ部へ電流がさらに集中して流れオン電圧をさらに低くすることができる。半導体装置の微細化が可能となるため、安定化プレート用溝の割合を容易に増加することができる。このため、さらにオン電圧を低減することが可能となるとともに、実効的なゲート幅を低減することも容易となり飽和電流を減少させ短絡耐量を向上させることができる。また、本発明の半導体装置における安定化プレートとエミッタ電極の接続構造によれば、半導体装置を微細化しても安定化プレートをエミッタ電位とすることができるため、ゲート容量を小さくでき短絡時の発振抑制が可能となる。以上より、オン電圧を小さくでき、さらに短絡耐量の向上が容易な半導体装置を得ることが可能となる。本発明に基づいた実施の形態における半導体装置について、以下、図を参照しながら説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。実施の形態1まず本実施の形態の半導体装置の構成について図1~図6を用いて説明する。なお、図1は本実施の形態における半導体装置のチップ状態の構成を模式的に示す概略平面図、図2は図1の領域Sを拡大して示す部分平面図である。また図3、図4、図5および図6は、それぞれ図2中のIII-III線、IV-IV線、V-V線およびVI-VI線に沿う矢視断面図である。まず図1を参照して、半導体チップ100の平面視において、IGBT形成領域40は半導体チップ100の中央部に形成されており、そのIGBT形成領域40の周囲を取り囲むようにエッジターミネーション領域41が配置されている。IGBT形成領域40には、複数のエミッタ電極11が形成されている。主に図2および図3を参照して、この半導体装置は、例えば40μm~700μmの厚みを有する半導体基板1に形成されたトレンチゲート型IGBTである。半導体基板1は互いに対向する第1主面上面1Aおよび第2主面下面1Bを有している。半導体基板1であるシリコン基板は、例えば約1×1012~1×1016cm3の不純物濃度のn領域nドリフト領域1c第1領域を有している。このn領域1cの第1主面1A側の半導体基板1内には、例えば濃度が約1×1016~1×1018cm3で第1主面1Aからの深さが約3μmのp型半導体からなるp型ボディ領域2が形成されている。n領域1cとp型ボディ領域2との間には、n領域1cよりも不純物濃度が高くかつp型ボディ領域2よりも不純物濃度が低いn型不純物拡散領域14第2領域が形成されている。p型ボディ領域2内の第1主面1Aには、例えば濃度が1×1019cm3以上で、第1主面1Aからの深さが約0.5μmのn型半導体からなるn型エミッタ領域3が形成されている。主に図2および図4を参照して、n型エミッタ領域3と隣り合うように第1主面1Aには、p型ボディ領域2への低抵抗コンタクトをとるためのp不純物拡散領域pボディコンタクト領域6が、例えば1×1020cm3程度の濃度で形成されている。主に図3および図4を参照して、半導体基板1の第1主面1Aには、p型ボディ領域2とn型不純物拡散領域14とを突き抜けてn領域1cに達するゲート用溝1aが形成されている。このゲート用溝1aは、第1主面1Aから例えば3μm~10μmの深さを有している。ゲート用溝1aの内表面には、例えば30nm~200nmの厚みのシリコン酸化膜からなるゲート絶縁膜4aが形成されている。ゲート用溝1aの内部を埋め込むように低抵抗材料例えばリンが高濃度に導入された多結晶シリコンからなるゲート電極5aが形成されている。このようにゲート用溝1aとゲート絶縁膜4aとゲート電極5aとから、半導体基板1の第1主面1A側に絶縁ゲート構造が構成されている。またn領域1cとn型エミッタ領域3とゲート用溝1aとから、n領域1cをドレインとし、n型エミッタ領域3をソースとする絶縁ゲート型電界効果トランジスタ部ここでは、MOSトランジスタ部32が構成されている。このMOSトランジスタ部32は、半導体基板1の第1主面1Aと第2主面1Bとの間で主電流を流すものである。第1主面1AにはMOSトランジスタ部32が複数個配置されており、2つのMOSトランジスタ部32に挟まれる第1主面1Aの領域に、安定化プレート部33が形成されている。この安定化プレート部33は、例えば2つのダミートレンチを有している。この2つのダミートレンチの各々は、安定化プレート用溝1bと、安定化プレート用絶縁膜4bと、安定化プレート5bとを有している。なお安定化プレート部33に形成されるダミートレンチの個数は2個に限定されるものではなく、3個以上であってもよい。安定化プレート用溝1bは、第1主面1Aからp型ボディ領域2とn型不純物拡散領域14とを突き抜けてn領域1cに達するように形成されており、半導体基板1の第1主面1Aから例えば3μm~10μmの深さを有している。安定化プレート用溝1b同士の間、および隣り合うゲート用溝1aと安定化プレート用溝1bとの間のピッチWpitchは、例えば0.5μm~6.0μmである。安定化プレート用溝1b同士の間のピッチは、耐圧向上のため隣り合うゲート用溝1aと安定化プレート用溝1bとの間のピッチと同じであることが好ましい。またダミートレンチの個数が3個以上あるときには、安定化プレート用溝1b同士の間のピッチが互いに同じであることが好ましい。つまりゲート用溝1aと安定化プレート用溝1bとを含む複数の溝の各ピッチが互いに同じであることが好ましい。この安定化プレート用溝1bの内表面に沿うように、ゲート用溝1aと同様に、例えば30nm~200nmの厚みのシリコン酸化膜からなる安定化プレート用絶縁膜4bが形成されている。安定化プレート用溝1bの内部を埋め込むように、ゲート用溝1aと同様に、例えばリンが高濃度に導入された多結晶シリコンからなり、安定化プレート5bとなる導電層が形成されている。主に図2および図5を参照して、2つのダミートレンチの各々の安定化プレート5b同士は、導電層5b1により互いに電気的に接続されている。この導電層5b1は、半導体基板1の第1主面1A上に安定化プレート用絶縁膜4bと同一の層からなる絶縁層を介在して形成されており、半導体基板1とは電気的に絶縁されている。導電層5b1は、例えばリンが高濃度に導入された多結晶シリコンからなっており、安定化プレート5bと同一の層から構成されている。導電層5b1は、図2に示すようにゲート用溝1aおよび安定化プレート用溝1bの平面視における長手方向の端部に配置されており、かつ平面視にてその長手方向においてn型エミッタ領域3およびp不純物拡散領域6よりも端部側に配置されている。つまり導電層5b1は、一方例えば図2中左側のMOSトランジスタ部32のn型エミッタ領域3およびp不純物拡散領域6の形成領域と他方例えば図2中右側のMOSトランジスタ部32のn型エミッタ領域3およびp不純物拡散領域6の形成領域とに挟まれる領域Rs図2中において1点鎖線で囲まれた領域よりもゲート電極5aの長手方向の端部側に位置することが好ましい。主に図3~図5を参照して、半導体基板1の第1主面1A上には、絶縁層22A、層間絶縁膜9、および絶縁層22Bが順に形成されている。絶縁層22Aは、ゲート電極5aまたは安定化プレート5bに対して、例えば熱酸化またはCVDChemicalVaporDeposition酸化を行うことにより形成される。絶縁層22Bは層間絶縁膜9上に選択的に形成されている。層間絶縁膜9は、シリケート、すなわち例えばボロンやリンがドーピングされているシリコン酸化膜を用いCVDChemicalVaporDepositionなどにより形成されている。層間絶縁膜9にはコンタクトホール9aとコンタクトホール9bとが形成されている。コンタクトホール9aは、図5に示すように導電層5b1に達するように形成されている。コンタクトホール9aの底部に位置する導電層5b1の表面にはシリサイド層21bが形成されている。またコンタクトホール9bは、図3および図4に示すように第1主面1Aに位置するn型エミッタ領域3およびp不純物拡散領域6に達するように形成されている。コンタクトホール9aの底部に位置するn型エミッタ領域3、p不純物拡散領域6およびp型ボディ領域2の表面にはシリサイド層21aが形成されている。主に図2を参照して、コンタクトホール9aはゲート用溝1aおよび安定化プレート用溝1bの平面視における長手方向の端部側つまり上記領域Rsよりもゲート電極5aの長手方向の端部側に配置されている。コンタクトホール9bは平面視において2つの安定化プレート用溝1bに挟まれる領域R図2中において2点鎖線で囲まれた領域には配置されておらず、安定化プレート用溝1bとゲート用溝1aとに挟まれる領域に配置されている。以上により2つの安定化プレート用溝1bに挟まれる領域Rの全体は絶縁層4bにより覆われており、この領域Rには半導体基板1の第1主面1Ap型ボディ領域2に達するコンタクトホールは形成されていない。安定化プレート部33が3個以上のダミートレンチを含む場合には、3個以上の安定化プレート用溝1bのうち一方図2中例えば左側のMOSトランジスタ部32に最も近い安定化プレート用溝1bと他方図2中例えば右側のMOSトランジスタ部32に最も近い安定化プレート用溝1bとに挟まれる半導体基板1の第1主面1Aの領域が上記領域Rに対応する。主に図3~図5を参照して、層間絶縁膜9上にはコンタクトホール9a、9bの側部および底部と、層間絶縁膜9の上面と、絶縁層22Bの上面とに沿うようにバリアメタル層10が形成されている。バリアメタル層10の半導体基板1と接する部分には、コンタクト抵抗を低くするために上述のシリサイド層21aが形成されている。半導体基板1の第1主面1A上にはエミッタ電極11が形成されている。このエミッタ電極11は、バリアメタル層10上にてバリアメタル層10と接するように形成されている。これにより、エミッタ電位Eを与えるエミッタ電極11はコンタクトホール9aを通じて2つの安定化プレート5bの各々に電気的に接続されており、かつコンタクトホール9bを通じてn型エミッタ領域3およびp不純物拡散領域6の各々に電気的に接続されている。つまりエミッタ電極11は、2つの安定化プレート用溝1bに挟まれる領域Rにはコンタクトホールなどを通じて接続されてはおらず、その領域Rの全面上において少なくとも安定化プレート用絶縁膜4bを介在して配置されている。主に図6を参照して、ゲート用溝1aの平面視における長手方向の両側における半導体基板1の第1主面1Aにはp型ウエル39が形成されている。ゲート電極5aは、このp型ウエル39が形成された半導体基板1の第1主面1A上にゲート絶縁膜4aを介在して延びている。層間絶縁膜9にはコンタクトホール9cが形成されている。このコンタクトホール9cは、ゲート電極5aのp型ウエル39上に延びた部分に達している。コンタクトホール9cの底部におけるゲート電極5aの表面には、シリサイド層21bが形成されている。バリアメタル層10はコンタクトホール9cの側部および底部に沿うように形成されており、このバリアメタル層10上にはゲート電位Gを与える制御電極11gが形成されている。この制御電極11gは、エミッタ電極11と同一の層からパターニングによって分離して形成された層である。これによりゲート電極5aは、その長手方向の端部において、コンタクトホール9cを通じてゲート電位Gを与える制御電極11gに電気的に接続されている。主に図3~図6を参照して、n領域1cの第2主面1B側にはn型バッファ領域7と、p型コレクタ領域8とが順に形成されている。このp型コレクタ領域8には、コレクタ電位Cを与えるコレクタ電極12が電気的に接続されている。このコレクタ電極12の材質は、例えばアルミニウム化合物である。次に、本実施の形態の半導体装置におけるメサ幅WMOS、トレンチピッチWpitch、およびトレンチ幅Wtrenchについて図2~図5を用いて説明する。エミッタ電極11は、図2に示す平面視において上記領域Rsよりもゲート電極5aの長手方向の端部側にて導電層5b1に電気的に接続されている。安定化プレート5bは低抵抗材料で形成されているため、安定化プレート5bの全体がエミッタ電位となる。安定化プレート5bをエミッタ電位とするのは、ゲート容量を小さくしてIGBTの短絡時における発振を抑制し、デバイス破壊を防ぐためである。上記領域Rsよりもゲート電極5aの長手方向の端部側でエミッタ電極11を安定化プレート5bに電気的に接続するのは以下の理由による。つまり、メサ幅WMOSおよび/またはトレンチピッチWpitchを小さくしてオン電圧を低減するときに、導電層5b1が上記領域Rsに配置されていると、図22、図24を用いて後述するように、エミッタ電極11をn型エミッタ領域3またはp型不純物拡散領域6に接続するための領域が狭くなって、エミッタ電極11とn型エミッタ領域3またはp型不純物拡散領域6との確実な電気的に接続が困難になるおそれがあるからである。本実施の形態において、メサ幅WMOSは、ゲート用溝1aと安定化プレート用溝1bとの間、および安定化プレート用溝1b同士の間の距離を示している。ゲート用溝1aと安定化プレート用溝1bとの間のメサ幅、および安定化プレート用溝1b同士の間のメサ幅は同じ幅となるように設けられている。また、トレンチピッチWpitchは、ゲート用溝1aと安定化プレート用溝1bとの配置ピッチ、および安定化プレート用溝1b同士の配置ピッチを示している。ゲート用溝1aと安定化プレート用溝1bとのトレンチピッチ、および安定化プレート用溝1a同士のトレンチピッチは同じ距離となるように設けられている。また、トレンチ電極幅Wtrenchは、ゲート電極5aおよび安定化プレート5bの各々の幅を示している。ゲート電極5aのトレンチ電極幅および安定化プレート5bのトレンチ電極幅は同じ幅となるように設けられている。本実施の形態におけるトレンチゲート型IGBTにおいては、メサ幅WMOS、トレンチピッチWpitch、およびトレンチ幅Wtrenchの関係が、WMOS=Wpitch-Wtrench>0式1の関係を満足するように形成されている。次に、本実施の形態の半導体装置の作用効果について従来例と対比して説明する。図7および図8に、従来のトレンチゲート型IGBTの構造を示す。図7の領域X2は、従来のトレンチゲート型IGBTにおいて層間絶縁膜9に形成されたコンタクトホール9dの平面形状を示している。このコンタクトホール9dを通じて、エミッタ電極11はn型エミッタ領域3、p不純物拡散領域6、p型ボディ領域2および安定化プレート5bと電気的に接続されている。つまり安定化プレート5bに挟まれる半導体基板1の第1主面1Aにあるp型ボディ領域2およびp不純物拡散領域6にもエミッタ電極11は電気的に接続されている。また2つの安定化プレート5bに挟まれる半導体基板1の第1主面1Aにもp不純物拡散領域6が形成されている。またn型エミッタ領域3は、ゲート電極5aの長手方向に沿ってゲート電極5aとp不純物拡散領域6との間に形成されている。また、ゲート用溝1aおよび安定化プレート用溝1bは、上面から見ると、それぞれ図1または図4に示すゲート電極5aおよび安定化プレート5bと同じパターンとなっている。なお、これ以外の従来例の構成は本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。従来構造ではエミッタ電極11が安定化プレート5bに挟まれる半導体基板1の第1主面にあるp型ボディ領域2およびp不純物拡散領域6にも電気的に接続されている。このため、トレンチMOSトランジスタ部のオン状態のキャリア濃度が低下し、オン抵抗が高くなることが後述の実施例における検討により分かった。これに対して、本実施の形態における構造は、図2に示すように、エミッタ電極11は平面視において安定化プレート5bに挟まれる領域Rのp型ボディ領域2には電気的に接続されてはいない。エミッタ電極11は、安定化プレート5bとゲート電極5aとに挟まれる領域にコンタクトホール9bを介して電気的に接続され、領域Rsの外側にある導電層5b1に電気的に接続されているだけである。つまり図3~図5に示すようにエミッタ電極11は安定化プレート部33では半導体基板1の第1主面1Aには電気的に接続されておらず、MOSトランジスタ部32にて半導体基板1の第1主面1Aに電気的に接続されている。このため、オン状態において電流は安定化プレート部33にはほとんど流れず、MOSトランジスタ部32に集中して流れることとなり、従来例よりもオン電圧が低くなることが後述の実施例における検討により分かった。また上記のオン電圧の低減効果は、本実施の形態の構成では単位セルに占める安定化プレート部33の安定化プレート用溝1bの割合が増えるに従い強化されるため、さらにオン電圧を低減できることも後述の実施例における検討により分かった。本実施の形態の構成は、安定化プレート用溝5bに挟まれる領域Rに1p不純物拡散領域6を設けていないことと、導電層5b1の配置の工夫により、単位セルに占める安定化プレート用溝1bの割合を増加させやすい構造である。さらにこの安定化プレート用溝1bの割合を増加させることで実効的なゲート幅W図2におけるW1Wnを低減することも容易となる。このため、飽和電流を減少させることも容易となり、短絡耐量を向上させることが容易となる。以下、そのことを説明する。MOSトランジスタの飽和領域におけるドレイン電流ID飽和電流を表す下記の式2から分かるように、実効的なゲート幅Wが小さくなるとMOSトランジスタのドレイン電流IDが減少する。本実施の形態では、ゲート配線を行なわない安定化プレート用溝1bの本数の割合を増加させることでMOSトランジスタ部32の有効セルサイズに占める実効的なゲート幅W図2におけるW1Wnが小さくされている。これにより、IGBTの短絡電流が抑制されて短絡耐量が向上されている。さらに後述するように、安定化プレート用溝1bの本数の割合を増加させることで、オン電圧をさらに低減することもできるので、短絡耐量を向上もしくは維持しかつオン電圧を小さくすることができる。上記の式2において、IDは飽和領域におけるドレイン電流飽和電流を意味し、Wは実効的なゲート幅を意味し、μは移動度を意味し、COXは単位面積当たりのゲート絶縁膜容量を意味し、VGはゲート電圧を意味し、Vthはしきい値電圧を意味する。Lはチャネル長を意味し、本実施の形態の半導体装置においては、n型エミッタ領域3の下端からp型ボディ領域2とn型不純物拡散領域14との境界面までのゲート用溝1aに沿う距離に該当する。負荷が短絡した時にデバイスを流れる電流は、デバイスの飽和電流によって決まる。飽和電流が小さいと短絡時に流れる電流も小さくなり、デバイスにかかるエネルギー負荷も小さくなる。よって、飽和電流を抑制することにより短絡耐量を向上することが可能となる。また本実施の形態における構造では、エミッタ電極11は安定化プレート5bに挟まれた領域ではp型ボディ領域2に接続されていないため、MOSトランジスタ部32に電流を集中させることができる。また、安定化プレート用溝1bの本数を容易に増加することができるため、オン電圧を低減する効果も得られる図9に示す定常損失領域において、同一のコレクタ電流Jcに対するオン電圧Vceが減少している。つまり、本構造を用いることにより、短絡耐量を維持した上で、定常損失を低減することが可能である。またMOSトランジスタ部32の微細化が容易であるため、MOSトランジスタ部32を微細化することにより実効的なゲート幅を低減することができ、飽和電流を減少させ短絡耐量を向上させることが容易となるため、半導体装置の歩留まりを向上させることができる。さらに上述した従来例においては、p型ボディ領域2とエミッタ電極11との間のコンタクト抵抗を下げるために、隣り合う安定化プレート5bの間にp不純物拡散領域6が設けられている。しかし、このp不純物拡散領域6が設けられた箇所は、IGBTがターンオフする時にホールが抜けるパスとなり、IGBTのターンオフ遮断能力、すなわちターンオフ可能な電流密度や電圧が低下する。これに対して本実施の形態の構成では、上述したようにエミッタ電極11は安定化プレート5bに挟まれたp型ボディ領域2にコンタクトホールを通じて接続されていない。このため、オン電圧の低減に加えて、IGBTがターンオフする時に安定化プレート5bに挟まれた領域にホールが抜けるパスができることもなく、ターンオフ可能な電流密度や電圧の低下を防止することができる。また本実施の形態における構造は、図2に示したように、エミッタ電極11は平面視において安定化プレート5bに挟まれる領域Rではp型ボディ領域2には電気的に接続されていない。このため、図23、図24に示す構成のようにエミッタ電極11とn型エミッタ領域3またはp不純物拡散領域6との接続を考慮してゲート用溝1aと安定化プレート用溝1bとの間のメサ幅を大きくする必要はない。よって本実施の形態では、ゲート用溝1aと安定化プレート用溝1bとの間のメサ幅を小さくすることができるとともに、このメサ幅の設計の自由度が向上する。またメサ幅を小さくできるため、さらにオン電圧を低減することもできる。また上記のトレンチピッチが各部において異なっていると、各トレンチ1a、1b付近の電界の分布が不均一となり電界集中が生じ、耐圧が低下する。このため本実施の形態においてはゲート用溝1aと安定化プレート用溝1bとのトレンチピッチ、および安定化プレート用溝1a同士のトレンチピッチは同じとなるように設けられている。これによりトレンチ周囲の電界集中を防ぎ、耐圧を向上させることが可能となる。つまり上記においてゲート用溝1aと安定化プレート用溝1bとの間のメサ幅を小さくできるため、それに合わせてゲート用溝1aと安定化プレート用溝1bとのトレンチピッチを小さくできる。さらにゲート用溝1aと安定化プレート用溝1bとのトレンチピッチの縮小に合わせて安定化プレート用溝1a同士のトレンチピッチも小さくすることで、電界集中による耐圧低下を防ぎつつ、デバイスの小型化を図ることもできる。実施例上記構成を有するトレンチゲート型IGBTの具体的な一例について、以下に説明する。トレンチゲート型IGBTのシミュレーションパラメータは、下記の表1に示すとおりである。また、本データで使用しているダミートレンチ比率については、表2に示すとおりである。ダミートレンチ比率は、1セル単位ユニットセル部34あたりのダミートレンチ安定化プレート用溝の本数を、1セル単位ユニットセル部34あたりの全トレンチ本数ゲート用溝本数ダミートレンチ本数で割った値、すなわち、安定化プレート本数/全トレンチ本数と定義する。なお、本実施の形態においては、ゲート用溝1aの本数および安定化プレート用溝1bの本数の絶対値ではなく、これらの比率が重要である。すなわち、ゲート用溝1aと安定化プレート用溝1bの本数がいくつであっても、デバイスの特性はダミートレンチ比率に大きく依存する。iメサ幅WMOSトレンチ電極の間ゲート用溝1aと安定化プレート用溝1bとの間、安定化プレート用溝1bと安定化プレート用溝1bとの間のメサ幅WMOSを狭くすることで、オン電圧と定常損失との低減効果を得ることができる。その関係を図10に示す。図10は、横軸にメサ幅WMOS[μm]、縦軸にオン電圧Vcesat[V]を示している。図10においてトレンチ幅Wtrenchは一定としている。参考のため、図28に示す従来のプレーナーゲート構造IGBTのデータを、同じパラメータユニットセル寸法として図10中にプロットする。図28を参照して、プレーナーゲート構造では、ゲート電極5aは半導体基板1の第1主面1A上に位置しており、n型エミッタ領域3とn型不純物拡散領域14とに挟まれるp型ボディ領域2上にゲート絶縁膜4aを介在して形成されている。エミッタ電極11はn型エミッタ領域3およびp不純物拡散領域6に電気的に接続されている。なおこれ以外のプレーナーゲート構造IGBTの構成は図2に示すトレンチゲート構造のMOSトランジスタ部32の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。なお、図10に示すデータは、代表例として298K25°Cでのデータを示しているが、その他の温度でも同様の傾向を示す。また、1セルあたりのトレンチ電極のゲート電極と安定化プレートとの割合は、ゲート電極を1本、安定化プレートを7本としたダミートレンチ比率0.875にてシミュレーションを行なった結果である。本実施の形態における構造では、エミッタ電極11が安定化プレート部33のp型ボディ領域2にコンタクトホールを通じて接続されておらず、MOSトランジスタ部32のキャリア濃度を高めることができるため、図7、図8に示す従来例よりオン電圧が低減できている。本実施の形態における構造を用いると、メサ幅WMOSをより狭くすることができ、MOSトランジスタ部32のキャリア密度をさらに高めることができるため、従来例よりもさらにオン電圧が低減できていることが分かる。また、メサ幅WMOSとオン電圧低減効果との関係については、従来のトレンチ構造図7、図8を参照でも同様の傾向を示す。ただし、先述のように従来構造ではエミッタ電極11とp型ボディ領域2のコンタクトを安定化プレート5bの領域全面で取っているため、トレンチMOSトランジスタ部のオン状態のキャリア濃度が低下し、オン抵抗が高くなる。これに対して、本実施の形態における構造は、エミッタ電極11が安定化プレート部33のp型ボディ領域2にコンタクトホールを通じて接続されていない。このため、トレンチMOSトランジスタ部32におけるオン状態のキャリア濃度が増大し高いオン電圧低減効果を得ることができる。iiダミートレンチ比率本実施の形態における構造において、ゲート電極5aに対して安定化プレート5bの割合を増加していくダミートレンチ比率を増加させることで、オン電圧の低減、ひいては定常損失を低減する効果を得ることができる。この関係を図11に示す。横軸はダミートレンチ比率、縦軸はオン電圧Vcesatを示している。デバイスにおけるエネルギー損失は、デバイスを流れる電流×デバイスにかかる電圧で表されるため、オン電圧が減少するほど定常損失が小さくなる。このオン電圧が低減する原理を、図12A、図12B、図13A、図13Bおよび図14に示す。図12A、図13AはIGBTがオン状態である場合におけるデバイス内の電流密度を示し、図12B、図13Bは、IGBTがオン状態である場合における安定化プレートで挟まれた領域における電流経路を示し、図14はオン状態におけるデバイス内のキャリア濃度を示している。なお、図12A、図12Bは、本実施の形態の構造の場合を示し、図13A、図13Bは、図7および図8に示した従来のトレンチ電極構造の場合を示しており、それぞれ図3および図8に示す断面に対応する。図12Aおよび図13Aの各々において、左端X=0μmはゲート用溝1aであり、所定のピッチで安定化プレート用溝1bが並んでいるX>0。また、図12B、図13Bは図12A、図13A中のZで囲まれた領域の拡大図であり、図12B、図13B中の矢印の向きは電流の流れる向きを示し、矢印の長さは電流密度の大きさを示している。図12A、図12Bに示す本実施の形態の構造図2のオン状態では、安定化プレート部33の横にあるトレンチMOSトランジスタ部32のゲート電極に電圧バイアス本構造はnチャネルMOSトランジスタのためゲートに正バイアスが印加され、チャネル部p型ボディ領域2においてゲート用溝1aと接する部分を通じて電子がn領域1cに注入される。その際、コレクタ側は順バイアスされているため同時にコレクタ側からホールがn領域1cに注入される。ここで本実施の形態の構造では、安定化プレート部33、すなわち隣り合う安定化プレート用溝1bの間において、エミッタ電極11はp型ボディ領域2に接続されておらず、MOSトランジスタ部32、すなわちゲート用溝1aと安定化プレート用溝1bの間において、コンタクトホール9bを通じてp型ボディ領域2と接続されている。したがって、本構造においては、ホールがエミッタ側へ流れるパスはトレンチMOSトランジスタ部32のみとなるため、安定化プレート部33にはほとんど電流は流れずに、トレンチMOSトランジスタ部32に集中して電流が流れ込む。トレンチMOSトランジスタ部32に電流が集中するため、トレンチMOSトランジスタ部32のオン状態のキャリア濃度が増大しオン電圧が低くなる。その効果は図11に示すように、単位セルに占めるダミートレンチの割合が増えるに従い強化されすなわちトレンチMOSトランジスタ部32のオン状態のキャリア濃度がより増大し、オン電圧がより低くなり定常損失が低減される。これに対して、図13A、図13Bに示すように、従来のトレンチ電極構造では、エミッタ電極11は安定化プレート5bの間のp型ボディ領域2にも接続されているため、安定化プレート5bの間にも電流が流れ、トレンチMOSトランジスタ部32への電流集中は起きにくくなる。すなわち従来の構造では、安定化プレート部33にホールの抜ける接続部分があるため、ダミートレンチ間にもホールのパスが形成される。その結果、図12Bおよび図13Bに示すような電流集中の度合いの違いが発生する。その影響により図14に示すように本実施の形態と従来例とでトレンチMOSトランジスタ部32のエミッタ側キャリア濃度分布が変化し、オン電圧Vcesatの違いが生じる。図14は、図2~図6に示した本実施の形態と図7、図8に示した従来例との半導体装置において、トレンチMOSトランジスタ部32のIGBTがオン状態のときのキャリア濃度分布を比較したグラフである。図14に示すキャリア密度分布は、図3、図8のA-A’線部、および図28のB-B’線部に対応する。図14および図15に、このデバイス構造と電流集中の関係を示す。図14および図15は、横軸にエミッタ領域からコレクタ領域までの距離、縦軸にキャリア濃度を示す。図15は、図14中のエミッタ側の拡大図である。また、本データは図3、図8のA-A’線部および図28のB-B’線部に対応し、チャネルが形成される箇所を含むものである。なお図14は各半導体装置のダミートレンチ比率が同じ場合プレーナーゲート構造を除くを比較したものである。図2~図6に示した本実施の形態の構造では、電流経路がゲート用溝1aに隣接するトレンチMOSトランジスタ部32のみとなり、その結果オン状態におけるエミッタ側のキャリア濃度が図14に示すように増大する。逆に図7、図8に示した従来例の構造のように安定化プレート部のp型ボディ領域2にエミッタ電極11が接続されると、隣り合う安定化プレート用溝1bの間におけるp型ボディ領域2およびp不純物拡散領域6にも電流パスが発生する。これにより、トレンチMOSトランジスタ部以外にも電流パスが形成されるため、トレンチMOSトランジスタ部のオン状態のキャリア濃度が低下する。したがって、従来の半導体装置は本実施の形態よりオン電圧が高くなる。図14および図15を参照して、本実施の形態におけるトレンチ電極構造では、コレクタ領域側から注入されたホールがn領域nドリフト領域1c内でその密度を低下することなくエミッタ側へ到達している。さらに、安定化プレート5bを増やすことによりエミッタ側でキャリアの集中が起こり、n領域nドリフト領域1c内のエミッタ側のキャリア濃度が上昇する。これに対し、従来のトレンチ電極構造およびプレーナーゲート構造の双方では、エミッタ側へ進むにつれてキャリア濃度が低下している。つまり、本実施の形態におけるトレンチ電極構造では、nドリフト領域からエミッタ側にかけてのキャリア濃度増大効果により、ダミートレンチ比率が増加するにつれてオン電圧低減効果を得ることができる。ただし、ダミートレンチ比率が0.92を超えるとキャリア集中効果が飽和する図11参照。本実施の形態同士を比べると、ダミートレンチ比率が0.875は0.67と比べてキャリア濃度が大きい。IGBTがオン状態では、安定化プレート部33の直下をホールがトレンチMOSトランジスタ部32に向かって移動する。その移動距離が大きくなる方が、安定化プレート部33の直下のホール濃度が高くなる。その結果、唯一のホールのパスであるトレンチMOSトランジスタ部32でのキャリア濃度は、安定化プレート部33の距離が大きくなるほどダミートレンチ比率が増加するほどキャリアが集中するため高い濃度となる。キャリア濃度が高くなると、当該箇所のキャリア濃度が増大し抵抗が下がるため、オン電圧が低くなる。図14と図15に示すように、エミッタ領域を除きホールの密度と電子の密度はほぼ同じである。また、図15に示すようにエミッタ領域では、電子密度の方がホール密度より高くなる。なお、従来のトレンチゲート構造やプレーナーゲート構造で、エミッタに近づくにつれキャリア濃度が下がるのは、電子の供給能力注入能力が低下しているためである。以上より、安定化プレート5bによるオン電圧低減効果を得ることができるダミートレンチ比率は、安定化プレートの最小本数時の0.5からキャリア集中効果が飽和する0.92までの範囲つまり0.5以上0.92以下の範囲が好ましい。また、図16を参照して、ダミートレンチ比率と飽和電流との関係を示す図からも分かるように、安定化プレート5bを増加することにより、ゲート幅が小さくなり、飽和電流を抑制することができる。本実施の形態のトレンチゲート構造でのユニットセル単位は、トレンチMOSトランジスタ部32と安定化プレート部33とが一体となった領域図3、4に示す単位ユニットセル部34である。また、ダミートレンチ比率が増加すると単位ユニットセル部34に占めるトータルゲート幅Wが小さくなる。本実施の形態の構造により、飽和電流を抑制することで短絡耐量を維持しかつオン電圧を小さくすることができるIGBTを実現することができる。しかし、本実施の形態の構造では、ダミートレンチ比率を任意に設定できるため、飽和電流抑制と低オン電圧化の両立が可能になる図11、図16を参照。図17に、オン電圧Vcesatとスイッチング損失Eoffとの関係を示す。オン電圧が低いほど定常損失は小さくなるという関係がある。本実施の形態について示すデータ点はp型コレクタ領域8の不純物濃度コレクタ濃度を1×1016~5×1020と振り分けたものであり、コレクタ濃度が高いほどオン電圧は低くなる。オン電圧とスイッチング損失がトレードオフの関係にある理由を説明する。IGBTでは、オン電圧とスイッチング損失との2つのデバイス特性がデバイス構造以外に共通な制御パラメータを用いて制御される。本実施の形態では、例えば該当パラメータはコレクタ濃度である。オン電圧を低くして定常損失を小さくする場合、コレクタ側のキャリア濃度を上げるためにコレクタ濃度が高濃度化される。そうすると、IGBTがオン状態時にn領域1c中に高濃度のホールがコレクタ側から注入され、IGBTがターンオフする際に注入されたホールを吐き出すための時間が必要となり、スイッチング損失が増加する。スイッチング損失を小さくする場合は逆にコレクタ濃度を低くするが、オン電圧は高くなる。以上から、オン電圧とスイッチング損失とはトレードオフの関係にある。しかし、本実施の形態においては、コレクタ側のキャリア濃度が同じであっても、従来の構造の半導体装置と比較してオン電圧Vcesatを低減することができるため、図17に示すトレードカーブを低オン電圧側へ移動させ、トレードオフ特性の改善が可能となる。したがって、本実施の形態のトレンチ電極構造によれば、定常損失低減を可能としたことにより、トータル損失スイッチング損失定常損失も低減することができる。なお、図11~図17に示すデータは、シミュレーションにて半導体基板1の厚みtsub=470μm、メサ幅WMOS=1.2μm、トレンチ幅Wtrench=1.2μmの条件下でのものである。また、代表として298K25°Cのデータを示しているが、その他の温度でも同様の傾向を示す。また、これまで述べてきたダミートレンチ比率との関係について、n型エミッタ領域3の有無図3と図4において相違する部分に関わらず同様の効果を得ることができる。iiiトレンチ深さD図18に、トレンチ深さD:p型ボディ領域2とn型不純物拡散領域14により形成されるエミッタ側のP/Nジャンクションからの深さ;図3参照と耐圧の関係を示し、図19に様々なトレンチ深さDについて、半導体基板の第1主面からの深さと電界強度との関係を示す。図18から、本実施の形態におけるトレンチ電極構造において、トレンチ深さDをエミッタ側のP/Nジャンクション間で生じる電界集中を緩和できる長さ以上に設計することで十分な耐圧を得ることができる。図19に示すように、エミッタ側のP/Nジャンクションの電界集中を緩和できるトレンチ深さDは、P/Nジャンクションから1.5μm以上のものである。トレンチ深さを大きくすると電界集中が緩和するメカニズムを説明する。IGBTが耐圧を保持するときはゲートおよび安定化プレートのトレンチ部はソース電位と同じ0Vとなる。その結果、これらのトレンチ部はフィールドプレートのように電荷を誘起して等電位線をコレクタ側へ押しやり、エミッタ側のP/Nジャンクションにおける電界を緩和させる効果が得られる。耐圧が向上するトレンチ深さは、トレンチやメサの幅、ダミートレンチ率、不純物濃度にほとんど依存しない。一方、耐圧が向上するトレンチ深さはトレンチMOSトランジスタ部32の各不純物深さ、すなわちp型ボディ領域2とn型不純物拡散領域14により形成されるP/Nジャンクションとの位置関係に依存する。また、1.5μmよりさらにトレンチを深くすることで、図20で示すようにオン電圧低減効果を得ることができる。例えば、5.5μm以上にすれば、Vcesatを1.5V以下にすることができる。なお、図18~図20に示すデータは、ダミートレンチ比率0.875、半導体基板1の厚みtsub=470μm、メサ幅WMOS=1.2μm、トレンチ幅Wtrench=1.2μmにて評価を行なった。また、代表として298K25°Cのデータを示しているが、その他の温度でも同様の傾向を示す。ivトレンチ電極の先端形状再び、図3を参照して、ゲート用溝1aおよび安定化プレート用溝1bの各々の先端の断面形状をラウンド形状例えば半円形状にすることで、耐圧向上を図ることができる。ゲート用溝1aおよび安定化プレート用溝1bの先端形状が角型のものでは、その角部にて電界集中が発生し、耐圧が低下する。そのため、ゲート用溝1aおよび安定化プレート用溝1bの先端の断面形状は丸みを持たせた形状であることが好ましい。他の実施の形態なお図2に示すように2つの安定化プレート5b同士を繋ぐ導電層5b1の平面視における配置位置は、領域Rsよりもゲート電極5aの長手方向の端部側に位置することが好ましいが、図21および図23に示すように領域Rs内であってもよい。図21に示すように導電層5b1は、ゲート電極5aの長手方向に並んだn型エミッタ領域3およびp不純物拡散領域6のうち長手方向の最も端部に位置する最端部のp不純物拡散領域6同士に挟まれる領域内に配置され、かつ導電層5b1の一部が平面的に見て最端部のp不純物拡散領域6の一部と重なっていてもよい。この構成における導電層5b1が形成された部分の断面構成は図22に示す構成となる。図23に示すように導電層5b1は、ゲート電極5aの長手方向に並んだn型エミッタ領域3およびp不純物拡散領域6のうち最端部のp不純物拡散領域6以外のn型エミッタ領域3同士もしくはp不純物拡散領域6同士に挟まれる領域内に配置されていてもよい。図23の構成では、導電層5b1は最端部のp不純物拡散領域6以外のp不純物拡散領域6同士に挟まれる領域内に配置されている。この構成における導電層5b1が形成された部分の断面構成は図24に示す構成となる。図22および図24から分かるように、導電層5b1が上記領域Rs内にある場合には、導電層5b1によりエミッタ電極11を半導体基板1の第1主面1Aに接続するための領域の幅が小さくなる。これに対して図2~図6に示す構成では、導電層5b1が上記領域Rs外にあるため、この導電層5b1によってエミッタ電極11がp不純物拡散領域6およびn型エミッタ領域3との接触する部分の面積が小さくなることはない。また本実施の形態における半導体装置の平面視におけるn型エミッタ領域3およびp不純物拡散領域6のパターン構造は、図2に示すパターンだけでなく、図7の従来構造に示すようなパターン構造でもよい。つまり図7の従来構造におけるコンタクトホール9dに代えて図2に示すコンタクトホール9a、9bが用いられれば、図7の従来構造に示すn型エミッタ領域3およびp不純物拡散領域6のパターン構造が用いられてもよい。この図7の従来構造に示すn型エミッタ領域3およびp不純物拡散領域6のパターン構造に図2に示すコンタクトホール9a、9bを適用した構成を図25に示す。この図25の構成においても、図2~図6に示す構成と同様の効果を得ることができる。また、図2に示すパターン構造において、安定化プレート5bと安定化プレート5bとの間に、図26に示すようなp不純物拡散領域6があっても、図2~図6に示す構成と同様の効果を得ることができる。また、図27に示すように、平面視においてn型エミッタ領域3およびp不純物拡散領域6の各々がゲート電極5aの長手方向に沿って並走するように延びる短冊状のパターン構造であっても、同様の効果を得ることができる。なお上記においてはMOSトランジスタ部を例に挙げて説明したが、ゲート絶縁膜の材質はシリコン酸化膜に限定されるものではない。このため、本発明はMISトランジスタ部全般に適用することができる。なお、今回開示された上記各実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。