ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に接して設けられた第1のソース電極および第1のドレイン電極と、前記酸化物半導体層、前記第1のソース電極および前記第1のドレイン電極を覆う絶縁層と、前記絶縁層上に設けられ、前記第1のソース電極または前記第1のドレイン電極とそれぞれ電気的に接続する、第2のソース電極および第2のドレイン電極と、を有し、前記第1のソース電極および前記第1のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、前記第2のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第2のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に接して設けられた第1のソース電極および第1のドレイン電極と、前記酸化物半導体層、前記第1のソース電極および前記第1のドレイン電極を覆う第1の絶縁層と、前記第1の絶縁層上に設けられた第1の導電層と、前記第1の導電層を覆う第2の絶縁層と、前記第2の絶縁層上に設けられ、前記第1のソース電極と電気的に接続する第2のソース電極と、前記第1のドレイン電極と電気的に接続する第2のドレイン電極と、前記第1の導電層と電気的に接続する第2の導電層と、を有し、前記第1のソース電極および前記第1のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、前記第2のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第2のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に接して設けられた複数の第1のソース電極および複数の第1のドレイン電極と、前記酸化物半導体層、前記複数の第1のソース電極および前記複数の第1のドレイン電極を覆う絶縁層と、前記絶縁層上に設けられ、前記第1のソース電極のそれぞれと電気的に接続する第2のソース電極と、前記第1のドレイン電極のそれぞれと電気的に接続する第2のドレイン電極と、を有し、前記第1のソース電極および前記第1のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、前記第2のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第2のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた酸化物半導体層と、前記酸化物半導体層に接して設けられた複数の第1のソース電極および複数の第1のドレイン電極と、前記酸化物半導体層、前記複数の第1のソース電極および前記複数の第1のドレイン電極を覆う第1の絶縁層と、前記第1の絶縁層上に設けられた第1の導電層と、前記第1の導電層を覆う第2の絶縁層と、前記第2の絶縁層上に設けられ、前記複数の第1のソース電極のそれぞれと電気的に接続する第2のソース電極と、前記複数の第1のドレイン電極のそれぞれと電気的に接続する第2のドレイン電極と、前記第1の導電層と電気的に接続する第2の導電層と、を有し、前記第1のソース電極および前記第1のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、前記第2のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第2のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。前記第1の導電層は、前記第2のドレイン電極と重畳しない請求項4に記載の半導体装置。ところで、大電力用途の半導体装置に用いるトランジスタは、ドレイン電極に100V以上の高電圧が印加されるため、高い絶縁破壊耐圧が要求される。トランジスタの高耐圧化を図る可能性のある半導体材料としては、例えば、炭化シリコンを挙げることができる。炭化シリコンは、Si-C結合の原子間距離が約0.18nmと短く、結合エネルギーが高く、シリコンと比較して約3倍と大きなバンドギャップを有するため、半導体装置の耐圧向上、電力損失の低減などに有利であることが知られている。ところが、炭化シリコンは、その性質上溶融させるのが困難であり、シリコンウェハの製造に用いられるチョクラルスキー法CZ法などの生産性の高い方法を用いて製造することができないため、炭化シリコンを用いた半導体装置の実用化は遅れている。上述した問題に鑑み、開示する発明の一態様では、生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。開示する発明の一態様は、トランジスタにおいて、高電界の印加されるドレイン電極を半導体層の平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、半導体装置の耐圧を向上させるものである。また、トランジスタの半導体層として、生産性が高く、且つ、絶縁破壊しにくい酸化物半導体を用いるものとする。具体的には、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第1のソース電極および第1のドレイン電極と、酸化物半導体層、第1のソース電極および第1のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第1のソース電極または第1のドレイン電極とそれぞれ電気的に接続する、第2のソース電極および第2のドレイン電極と、を有し、第1のソース電極および第1のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第2のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第2のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第1のソース電極および第1のドレイン電極と、酸化物半導体層、第1のソース電極および第1のドレイン電極を覆う第1の絶縁層と、第1の絶縁層上に設けられた第1の導電層と、第1の導電層を覆う第2の絶縁層と、第2の絶縁層上に設けられ、第1のソース電極と電気的に接続する第2のソース電極と、第1のドレイン電極と電気的に接続する第2のドレイン電極と、第1の導電層と電気的に接続する第2の導電層と、を有し、第1のソース電極および第1のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第2のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第2のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第1のソース電極および複数の第1のドレイン電極と、酸化物半導体層、複数の第1のソース電極および複数の第1のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第1のソース電極のそれぞれと電気的に接続する第2のソース電極と、第1のドレイン電極のそれぞれと電気的に接続する第2のドレイン電極と、を有し、第1のソース電極および第1のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第2のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第2のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第1のソース電極および複数の第1のドレイン電極と、酸化物半導体層、複数の第1のソース電極および複数の第1のドレイン電極を覆う第1の絶縁層と、第1の絶縁層上に設けられた第1の導電層と、第1の導電層を覆う第2の絶縁層と、第2の絶縁層上に設けられ、複数の第1のソース電極のそれぞれと電気的に接続する第2のソース電極と、複数の第1のドレイン電極のそれぞれと電気的に接続する第2のドレイン電極と、第1の導電層と電気的に接続する第2の導電層と、を有し、第1のソース電極および第1のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第2のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第2のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。また、上記の半導体装置において、第1の導電層は、第2のドレイン電極と重畳しないのが好ましい。大電力向けの半導体装置としては、例えば、パワーデバイスがあげられる。ここでパワーデバイスとは、電力変換などに用いられる半導体装置であって、高耐圧化、大電流化、高速化されたものをいう。パワーデバイスとしては、例えば、パワーMOSFETを挙げることができる。パワーMOSFETは、他のパワーデバイスと比較して、スイッチング速度が大きく、比較的低電圧での変換効率が高いという特徴を有している。開示する発明の一態様により、耐圧性を向上させたトランジスタを提供することができる。または、該トランジスタを用いた大電力向けの半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されるものではない。また、本明細書にて用いる第1、第2、第3などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。また、本明細書において電圧とは、二点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー電気的な位置エネルギーのことをいう。ただし、一般的に、ある一点における電位と基準となる電位例えば、接地電位との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定をする場合を除き、電位を電圧と読み替えても良いし、電圧を電位と読み替えても良いこととする。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。実施の形態1本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図1乃至図4を用いて説明する。図1Aは、トランジスタ410の平面図であり、図1Bは、図1AにおけるA-Bの断面図であり、図1Cは、図1AにおけるC-Dの断面図である。図1に示すトランジスタ410は、基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403と接して設けられた第1のソース電極405aおよび第1のドレイン電極405bと、酸化物半導体層403、第1のソース電極405aおよび第1のドレイン電極405bを覆う絶縁層406と、絶縁層406上に設けられた第2のソース電極407aおよび第2のドレイン電極407bと、を有する。絶縁層406は、第1のソース電極405aおよび第1のドレイン電極405bと重畳する領域にそれぞれ開口部コンタクトホールを有し、該開口部において、第1のソース電極405aと第2のソース電極407aとは、電気的に接続し、また、第1のドレイン電極405bと第2のドレイン電極407bとは、電気的に接続している。図1に示すトランジスタ410において、酸化物半導体層403は、ゲート電極401の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第1のソース電極405aおよび第1のドレイン電極405bと、酸化物半導体層403と、が接する領域は、酸化物半導体層403とゲート電極401とが重畳する領域にある。すなわち、第1のソース電極405aおよび第1のドレイン電極405bは、酸化物半導体層403の平坦な面ゲート電極401上面と略平行な面上に形成される。したがって、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の段差を覆うことがなく、第1のソース電極405aおよび第1のドレイン電極405bのカバレッジ不良を防止することができる。また、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の段差と重畳して形成される場合、第1のソース電極405aおよび第1のドレイン電極405bは、酸化物半導体層403において局所的に膜厚の薄い領域と接することとなる。この場合、膜厚の薄い領域では絶縁破壊耐圧が低いため、該領域に電界が集中してトランジスタの破壊の原因となることがある。特に、パワーデバイスを目的としてトランジスタを用いる場合、ドレイン電極には100V以上の電圧がかかることがあるため、高電界による破壊の可能性が高い。しかしながら、本実施の形態で示すトランジスタ410は、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の平坦な面上に形成されるため、トランジスタ410の絶縁破壊耐圧を向上させることができる。また、トランジスタ410において、酸化物半導体層403のチャネル長L方向キャリアの流れる方向の長さは、ゲート電極401のチャネル長方向の長さよりも大きく、酸化物半導体層403は、チャネル長方向においてゲート絶縁層402を介してゲート電極401を覆っている。また、第2のドレイン電極407bは、ゲート電極401と重畳する領域を有しており、該領域において、第2のドレイン電極407bとゲート電極401との間には、酸化物半導体層403が設けられている。すなわち、ゲート電極401のチャネル幅W方向における第2のドレイン電極407b側の端部は、ゲート絶縁層402を介して酸化物半導体層403に覆われている。これによって、トランジスタ410において、第1のドレイン電極405bとゲート電極401との間、および、第2のドレイン電極407bとゲート電極401との間、には、酸化物半導体層403が設けられることとなる。酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第1のドレイン電極および第2のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層403を設けることで、第1のドレイン電極または第2のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ410の劣化、または破壊を抑制することができる。以下に、上記半導体装置の作製方法の一例について、図2を参照して説明する。まず、絶縁表面を有する基板400上に導電層を形成し、該導電層を選択的にエッチングしてゲート電極401を形成する。絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。また、基板400として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜を含むトランジスタを直接作製してもよい。下地膜となる絶縁膜を基板400とゲート電極401との間に設けてもよい。下地膜は、基板400からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一または複数の膜による積層構造により形成することができる。また、ゲート電極401は、プラズマCVD法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。次いで、ゲート電極401上に、ゲート絶縁層402を形成する図2A参照。ゲート絶縁層402は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層402は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を用いてもよい。ゲート絶縁層402は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない。次に、ゲート絶縁層402上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層403を形成する図2B参照。酸化物半導体層は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、In-Ga-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比を有するものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]x=1、y=1の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol比]x=1、y=0.5の組成比を有する酸化物半導体成膜用ターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol比]x=1、y=2の組成比を有する酸化物半導体成膜用ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol比]x=0、y=1の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうが軽減でき、膜厚のばらつきも小さくなるため好ましい。適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することができる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えばゲート絶縁層402の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、第1のソース電極等の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層403の上に導電層を形成し、該導電層を選択的にエッチングして、酸化物半導体層403とゲート電極401とが重畳する領域に、第1のソース電極405aおよび第1のドレイン電極405bを形成する図2C参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する第1のソース電極405a、および第1のドレイン電極405bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成される第1のソース電極405a、および第1のドレイン電極405bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。第1のソース電極405aおよび第1のドレイン電極405bの端部をテーパー形状となるようにエッチングすることにより、後に形成される絶縁層406の被覆性を向上し、段切れを防止することができる。次に、酸化物半導体層403、第1のソース電極405aおよび第1のドレイン電極405b等を覆う絶縁層406を形成し、絶縁層406において第1のソース電極405aおよび第1のドレイン電極405bと重畳する領域にそれぞれ開口部を形成する。その後、絶縁層406上に導電層を形成し、該導電層を選択的にエッチングして、絶縁層406に設けられた開口部において第1のソース電極405aと接続する第2のソース電極407aと、第1のドレイン電極405bと接続する第2のドレイン電極407bと、をそれぞれ形成する図2D参照。絶縁層406は、PVD法やCVD法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、絶縁層406への開口部の形成は、マスクなどを用いた選択的なエッチングにより行われる。絶縁層406には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層406の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、絶縁層406は、単層構造としても良いし、2層以上の積層構造としても良い。絶縁層406の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層406が酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層403に酸素を供給し、該酸化物半導体層403の酸素欠損を補填して、i型真性またはi型に限りなく近い酸化物半導体層を形成することもできる。また、第2の熱処理に加えて、または第2の熱処理に代えて、プラズマ処理によって酸素を供給してもよい。プラズマ処理としては、誘導結合プラズマICP:InductivelyCoupledPlasma方式や、μ波例えば周波数2.45GHzの高密度プラズマを用いた方式等を適宜用いることができる。なお、本実施の形態では、絶縁層406の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、第2のソース電極407aおよび第2のドレイン電極407bの形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層403を、その主成分以外の不純物が極力含まれないように高純度化することができる。酸化物半導体層403を高純度化することで、含有する水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とすることができる。また、酸化物半導体層403のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。このように高純度化され、真性化された酸化物半導体層403を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。第2のソース電極407aおよび第2のドレイン電極407bは、絶縁層406上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第2のソース電極407aおよび第2のドレイン電極407bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、第1のソース電極405aおよび第1のドレイン電極405bの場合と同様であり、これらの記載を参酌することができる。以上により、トランジスタ410が完成する。変形例次に、図1に示す半導体装置の他の構成について、図3を参照して説明する。図3Aは、トランジスタ420の平面図であり、図3Bは、図3AにおけるE-Fの断面図であり、図3Cは、図3AにおけるG-Hの断面図である。図3に示すトランジスタ420は、基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403と接して設けられた第1のソース電極405aおよび第1のドレイン電極405bと、酸化物半導体層403、第1のソース電極405aおよび第1のドレイン電極405bを覆う第1の絶縁層406aと、第1の絶縁層406a上に設けられた第1の導電層404と、第1の導電層404を覆う第2の絶縁層406bと、第2の絶縁層406b上に設けられた第2のソース電極407a、第2のドレイン電極407bおよび第2の導電層407cと、を有する。第1の絶縁層406aは、第1のソース電極405aおよび第1のドレイン電極405bと重畳する領域にそれぞれ開口部コンタクトホールを有し、第2の絶縁層406bは、第1のソース電極405a、第1のドレイン電極405bおよび第1の導電層404と重畳する領域にそれぞれ開口部を有する。第2の絶縁層に設けられた開口部において、第1の導電層404と第2の導電層407cとは、電気的に接続している。さらに、第1の絶縁層406aおよび第2の絶縁層406bに設けられた開口部において、第1のソース電極405aと第2のソース電極407aとは、電気的に接続し、また、第1のドレイン電極405bと第2のドレイン電極407bとは、電気的に接続している。図3に示すトランジスタ420において、酸化物半導体層403は、ゲート電極401の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第1のソース電極405aおよび第1のドレイン電極405bと、酸化物半導体層403と、が接する領域は、酸化物半導体層403とゲート電極401とが重畳する領域にある。すなわち、第1のソース電極405aおよび第1のドレイン電極405bは、酸化物半導体層403の平坦な面ゲート電極401上面と略平行な面上に形成される。したがって、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の段差を覆うことがないため、第1のソース電極405aおよび第1のドレイン電極405bのカバレッジ不良を防止することができる。また、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の平坦な面上に形成されるため、第1のソース電極405aおよび第1のドレイン電極405bにおいて、酸化物半導体層403において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ420の絶縁破壊耐圧を向上させることができる。また、トランジスタ420において、酸化物半導体層403のチャネル長L方向キャリアの流れる方向の長さは、ゲート電極401のチャネル長方向の長さよりも大きく、酸化物半導体層403は、ゲート絶縁層402を介してゲート電極401を覆っている。また、第2のドレイン電極407bは、ゲート電極401と重畳する領域を有しており、該領域において、第2のドレイン電極407bとゲート電極401との間には、酸化物半導体層403が設けられている。すなわち、ゲート電極401のチャネル幅W方向の第2のドレイン電極407b側の端部は、ゲート絶縁層402を介して酸化物半導体層403に覆われている。これによって、トランジスタ420において、第1のドレイン電極405bとゲート電極401との間、および、第2のドレイン電極407bとゲート電極401との間、には、酸化物半導体層403が設けられることとなる。高電界が印加される第1のドレイン電極および第2のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層403を設けることで、第1のドレイン電極または第2のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ420の劣化、または破壊を抑制することができる。トランジスタ420において、第1の導電層404および第2の導電層407cは、第2のゲート電極所謂バックゲート電極として機能させることができる。第1の導電層404は、第1のドレイン電極405bと重畳しない位置に設けるのが好ましく、第1のソース電極405aと第1のドレイン電極405bの間の領域上であって、第1の絶縁層406aの平坦な面ゲート電極401上面と略平行な面上に形成するのがより好ましい。第1の導電層404を、第1の絶縁層406aの平坦な面ゲート電極401の上面と略平行な面に形成することで、第1の導電層404のカバレッジ不良を防止することができる。また、第1の導電層404が、第1の絶縁層406aにおいて局所的に膜厚の薄い領域第1のソース電極405aおよび第1のドレイン電極405bの端部等を覆う領域と接することがないため、トランジスタ420の絶縁破壊耐圧を向上させることができる。また、第1のドレイン電極405bと、第1の導電層404とが重畳しないことで、少なくとも高電界が印加されるドレイン電極側での電界の集中を抑制することができる。さらに、第1の導電層404と、第1のソース電極405aおよび第1のドレイン電極405bと、または、第1の導電層404と、第2のソース電極407aおよび第2のドレイン電極407bと、を同じレイヤーに配置せず、第1の絶縁層406aおよび第2の絶縁層406bを設けることで、第1のドレイン電極または第2のドレイン電極とバックゲート電極との間における電流の発生を抑制することができるため、トランジスタ420の劣化、または破壊を抑制することができる。以下に、上記半導体装置の作製方法の一例について、図4を参照して説明する。まず、図2A乃至図2Cで示した工程と同様に、絶縁表面を有する基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403に接して設けられた第1のソース電極405aおよび第1のドレイン電極405bと、を形成する。その後、酸化物半導体層403、第1のソース電極405aおよび第1のドレイン電極405b等を覆う第1の絶縁層406aを形成する。次いで、第1の絶縁層406a上に導電層を形成し、該導電層を選択的にエッチングして、第1の導電層404を形成する図4A参照。第1の導電層404は、第1のドレイン電極405bと重畳しない位置に設けるのが好ましく、第1のソース電極405aと第1のドレイン電極405bの間の領域上であって、第1の絶縁層406aの平坦な面上に形成するのが好ましい。第1の絶縁層406aは、図2で示した絶縁層406と同様に、PVD法やCVD法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、第1の絶縁層406aは、単層構造としても良いし、2層以上の積層構造としても良い。また、第1の絶縁層406aの形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第1の絶縁層406aが酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層403に酸素を供給し、該酸化物半導体層403の酸素欠損を補填して、i型真性またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、第2の熱処理のタイミングはこれに限定されない。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層403を、その主成分以外の不純物が極力含まれないように高純度化することができる。このように高純度化され、真性化された酸化物半導体層403を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。第1の導電層404は、第1の絶縁層406a上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第1の導電層404となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、第1のソース電極405aおよび第1のドレイン電極405bの場合と同様であり、これらの記載を参酌することができる。次いで、第1の導電層404等を覆う第2の絶縁層406bを形成する。その後、第2の絶縁層406bに、または、第2の絶縁層406bと第1の絶縁層406aの積層に、第1の導電層404、第1のソース電極405aおよび第1のドレイン電極405bへと達する開口部をそれぞれ形成する。次いで、第2の絶縁層406b上に導電層を形成し、該導電層を選択的にエッチングして、第2のソース電極407a、第2のドレイン電極407b、および第2の導電層407cを形成する図4B参照。第2の絶縁層406bは、第1の絶縁層406aと同様の材料および同様の成膜方法を用いて作製することができる。詳細は、第1の絶縁層406aの記載を参酌することができる。なお、第2の絶縁層406bは、単層構造としても良いし、2層以上の積層構造としても良い。第2のソース電極407a、第2のドレイン電極407b、および第2の導電層407cは、第2の絶縁層406b上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第2のソース電極407a、第2のドレイン電極407b、および第2の導電層407cとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、第1のソース電極405aおよび第1のドレイン電極405bの場合と同様であり、これらの記載を参酌することができる。以上により、トランジスタ420が完成する。本実施の形態で示すトランジスタ410およびトランジスタ420は、駆動時に高電界が印加される第1のドレイン電極を、平坦な面上に形成することで第1のドレイン電極のカバレッジ不良を防止している。これによって、第1のドレイン電極において局所的に膜厚の薄い領域が形成されることがなく、該膜厚の薄い領域に電界が集中することに起因するトランジスタの破壊を防止することができる。また、本実施の形態で示すトランジスタ410およびトランジスタ420は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層403を用いることで、トランジスタのオフ電流を十分に低減することができる。なお、本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。実施の形態2本実施の形態では、上記実施の形態1とは異なる半導体装置の構成について、図5乃至図7を参照して説明する。なお、実施の形態1と同一部分または同様な機能を有する部分については、その詳細な説明は省略する。図5Aは、トランジスタ450の平面図であり、図5Bは、図5AにおけるI-Jの断面図である。図5に示すトランジスタ450は、基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403と接して設けられた複数図5においては3つの第1のソース電極405aおよび複数図5においては4つの第1のドレイン電極405bと、酸化物半導体層403、複数の第1のソース電極405aおよび複数の第1のドレイン電極405bを覆う絶縁層406と、絶縁層406上に設けられた第2のソース電極407aおよび第2のドレイン電極407bと、を有する。絶縁層406は、複数の第1のソース電極405aおよび複数の第1のドレイン電極405bと重畳する領域にそれぞれ開口部コンタクトホールを有し、該開口部において、第2のソース電極407aは、第1のソース電極405aのそれぞれと電気的に接続し、また、第2のドレイン電極407bは、第1のドレイン電極405bのそれぞれと電気的に接続している。図5に示すように、第1のソース電極405aおよび第1のドレイン電極405bを、それぞれ複数設けることで、トランジスタ450における実効的なチャネル幅を増加させることができる。なお、各々の第1のソース電極405aには、第2のソース電極407aを通じて同電位が印加され、また、各々の第1のドレイン電極405bには、第2のドレイン電極407bを通じて同電位が印加される。図5に示すトランジスタ450において、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれと、酸化物半導体層403と、が接する領域は、酸化物半導体層403とゲート電極401とが重畳する領域にある。すなわち、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれは、酸化物半導体層403の平坦な面ゲート電極401上面と略平行な面上に形成される。したがって、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の段差を覆うことがないため、第1のソース電極405aおよび第1のドレイン電極405bのカバレッジ不良を防止することができる。また、第1のソース電極405aおよび第1のドレイン電極405bは、酸化物半導体層403において電界の集中しうる局所的に膜厚の薄い領域と接することがないため、トランジスタ450の絶縁破壊耐圧を向上させることができる。また、トランジスタ450において、酸化物半導体層403のチャネル長L方向キャリアの流れる方向の長さは、ゲート電極401のチャネル長方向の長さよりも大きく、酸化物半導体層403は、チャネル長方向においてゲート絶縁層402を介してゲート電極401を覆っている。また、第2のドレイン電極407bは、ゲート電極401と重畳する領域を有しており、該領域において、第2のドレイン電極407bとゲート電極401との間には、酸化物半導体層403が設けられている。すなわち、ゲート電極401のチャネル幅W方向における第2のドレイン電極407b側の端部は、ゲート絶縁層402を介して酸化物半導体層403に覆われている。これによって、トランジスタ450において、第1のドレイン電極405bとゲート電極401との間、および、第2のドレイン電極407bとゲート電極401との間、には、酸化物半導体層403が設けられることとなる。酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第1のドレイン電極および第2のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層403を設けることで、第1のドレイン電極または第2のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ450の劣化、または破壊を抑制することができる。なお、トランジスタ450の作製方法は、トランジスタ410の作製方法を参酌することができる。変形例1次に、図5に示す半導体装置の他の構成について、図6を参照して説明する。図6Aは、トランジスタ460の平面図であり、図6Bは、図6AにおけるK-Lの断面図である。図6に示すトランジスタ460は、基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403と接して設けられた複数の第1のソース電極405aおよび複数の第1のドレイン電極405bと、酸化物半導体層403、複数の第1のソース電極405aおよび複数の第1のドレイン電極405bを覆う第1の絶縁層406aと、第1の絶縁層406a上に設けられた第1の導電層404と、第1の導電層404を覆う第2の絶縁層406bと、第2の絶縁層406b上に設けられた第2のソース電極407a、第2のドレイン電極407bおよび第2の導電層407cと、を有する。第1の絶縁層406aは、第1のソース電極405aおよび第1のドレイン電極405bと重畳する領域にそれぞれ開口部コンタクトホールを有し、第2の絶縁層406bは、第1のソース電極405a、第1のドレイン電極405bおよび第1の導電層404と重畳する領域にそれぞれ開口部を有する。第2の絶縁層406bに設けられた開口部において、第1の導電層404と第2の導電層407cとは、電気的に接続している。さらに、第1の絶縁層406aおよび第2の絶縁層406bに設けられた開口部において、第1のソース電極405aのそれぞれと第2のソース電極407aとは、電気的に接続し、また、第1のドレイン電極405bのそれぞれと第2のドレイン電極407bとは、電気的に接続している。図6に示すように、第1のソース電極405aおよび第1のドレイン電極405bを、それぞれ複数設けることで、トランジスタ460における実効的なチャネル幅を増加させることができるため、電界の集中を緩和させることが可能となる。なお、各々の第1のソース電極405aには、第2のソース電極407aを通じて同電位が印加され、また、各々の第1のドレイン電極405bには、第2のドレイン電極407bを通じて同電位が印加される。図6に示すトランジスタ460において、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれと、酸化物半導体層403と、が接する領域は、酸化物半導体層403とゲート電極401とが重畳する領域にある。すなわち、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれは、酸化物半導体層403の平坦な面ゲート電極401上面と略平行な面上に形成される。したがって、第1のソース電極405aおよび第1のドレイン電極405bが、酸化物半導体層403の段差を覆うことがないため、各第1のソース電極405aおよび各第1のドレイン電極405bにおけるカバレッジ不良を防止することができる。また、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれが、酸化物半導体層403の平坦な面上に形成されるため、第1のソース電極405aおよび第1のドレイン電極405bは、酸化物半導体層403において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ460の絶縁破壊耐圧を向上させることができる。また、トランジスタ460において、酸化物半導体層403のチャネル長L方向キャリアの流れる方向の長さは、ゲート電極401のチャネル長方向の長さよりも大きく、酸化物半導体層403は、ゲート絶縁層402を介してゲート電極401を覆っている。また、第2のドレイン電極407bは、ゲート電極401と重畳する領域を有しており、該領域において、第2のドレイン電極407bとゲート電極401との間には、酸化物半導体層403が設けられている。すなわち、ゲート電極401のチャネル幅W方向の第2のドレイン電極407b側の端部は、ゲート絶縁層402を介して酸化物半導体層403に覆われている。これによって、トランジスタ460において、第1のドレイン電極405bのそれぞれとゲート電極401との間、および、第2のドレイン電極407bとゲート電極401との間、には、酸化物半導体層403が設けられることとなる。高電界が印加される第1のドレイン電極および第2のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層403を設けることで、第1のドレイン電極または第2のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ460の劣化、または破壊を抑制することができる。トランジスタ460において、第1の導電層404および第2の導電層407cは、第2のゲート電極所謂バックゲート電極として機能させることができる。第1の導電層404は、第1の絶縁層406aの平坦な面ゲート電極401上面と略平行な面上に形成するのが好ましい。第1の導電層404を、第1の絶縁層406aの平坦な面に形成することで、第1の導電層404のカバレッジ不良を防止することができる。また、第1の導電層404は、第1の絶縁層406aにおいて局所的に膜厚の薄い領域と接することがないため、トランジスタ460の絶縁破壊耐圧を向上させることができる。また、リーク電流を抑制するために、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれを囲むように第1の導電層404を配置するのが好ましい。さらに、トランジスタ460においては、第1の導電層404と、第1のソース電極405aおよび第1のドレイン電極405bとを、同じレイヤーに配置せず、また、第1の導電層404と、第2のソース電極407aおよび第2のドレイン電極407bとを同じレイヤーに配置せずに、第1の絶縁層406aおよび第2の絶縁層406bを設けている。これによって、第1のドレイン電極または第2のドレイン電極からバックゲート電極への電界の回り込みを抑制することができるため、トランジスタ460の劣化、または破壊を抑制することができる。なお、トランジスタ460の作製方法は、トランジスタ420の作製方法を参酌することができる。変形例2次に、図5に示す半導体装置の他の構成について、図7を参照して説明する。図7Aは、トランジスタ470の平面図であり、図7Bは、図7AにおけるM-Nの断面図である。図7に示すトランジスタ470は、図6に示すトランジスタ460と同様の構成を有する。すなわち、トランジスタ470は、基板400上に、ゲート電極401と、ゲート電極401を覆うゲート絶縁層402と、ゲート絶縁層402上に設けられた酸化物半導体層403と、酸化物半導体層403と接して設けられた複数の第1のソース電極405aおよび複数の第1のドレイン電極405bと、酸化物半導体層403、複数の第1のソース電極405aおよび複数の第1のドレイン電極405bを覆う第1の絶縁層406aと、第1の絶縁層406a上に設けられた第1の導電層404と、第1の導電層404を覆う第2の絶縁層406bと、第2の絶縁層406b上に設けられた第2のソース電極407a、第2のドレイン電極407bおよび第2の導電層407cと、を有する。図7に示すトランジスタ470と、図6に示すトランジスタ460の相違は、第1の導電層404の配置である。トランジスタ460においては、第1のソース電極405aおよび第1のドレイン電極405bのそれぞれを囲むように第1の導電層404を配置する例を示したが、トランジスタ470において、第1の導電層404は、複数の第1のソース電極405aのそれぞれを囲み、且つ、第2のドレイン電極407bと重畳しない形状に配置されている。第1の導電層404を図7のように配置することで、リーク電流の抑制を図ると共に、ドレイン電極とバックゲート電極間に存在する層間膜ここでは、第1の絶縁層406aおよび第2の絶縁層406bへの電界の集中を防止することができるため、トランジスタ470の劣化、または、トランジスタ470の破壊をより防止することが可能となる。なお、開示する発明の本質は、第1のソース電極および第1のドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させることにあるため、各電極の個数または配置等は、実施の形態1または実施の形態2の例示に限られるものではないことを付記する。本実施の形態で示すトランジスタ450乃至トランジスタ470は、駆動時に高電界が印加される第1のドレイン電極を、酸化物半導体層の平坦な面上に形成することで第1のドレイン電極のカバレッジ不良を防止している。また、第1のドレイン電極が、酸化物半導体層403において局所的に膜厚の薄い領域と接することがないため、該膜厚の薄い領域への電界の集中に起因するトランジスタの破壊を防止することができる。また、本実施の形態で示すトランジスタ450乃至トランジスタ470は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層403を用いることで、トランジスタのオフ電流を十分に低減することができる。本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。実施の形態3上記実施の形態で示したトランジスタを用いて、様々な半導体装置を作製することができる。例えば、電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、または複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路直流変換回路またはDC-DCコンバータともいうを用いることができる。上記実施の形態で示したトランジスタは、絶縁破壊耐圧を向上させたトランジスタであるため、該トランジスタを適用することで、信頼性の高い直流変換回路を構成することができる。さらに、該トランジスタを適用した直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構成することができる。本実施の形態では、上記実施の形態で示したトランジスタを用いた電源回路について説明する。本実施の形態の電源回路の構成の一例について図8を用いて説明する。図8は、本実施の形態の電源回路の構成の一例を示すブロック図である。図8に示す電源回路は、蓄電装置601と、直流変換回路602と、を有する。蓄電装置601は、電力を供給する機能を有する。蓄電装置601としては、例えば光電変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、およびレドックスキャパシタのいずれか一つまたは複数などを用いることができる。例えばリチウムイオン二次電池およびリチウムイオンキャパシタを併用することにより、高速充放電が可能であり、且つ長時間電源を供給することが可能な蓄電装置にすることができる。なお、リチウムイオン二次電池に限定されず、蓄電装置601として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよい。また、リチウムイオンキャパシタに限定されず、蓄電装置601として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用いてもよい。直流変換回路602は、蓄電装置601に電気的に接続される。直流変換回路602には、例えば上記実施の形態1または実施の形態2に記載のトランジスタを用いることができる。図8に示すように、本実施の形態の電源回路の一例は、蓄電装置および直流変換回路を有し、蓄電装置により供給された電力を直流変換回路により昇圧または降圧することにより、電源を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の形態の電源回路において、直流変換回路の一部として、上記実施の形態で示したトランジスタを用いることにより、電源回路の信頼性を向上させることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。実施の形態4本実施の形態は、上記実施の形態3に示す電源回路を適用することができる電子機器の一例について図9を用いて説明する。図9Aは、ノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。なお、図9Aに示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記実施の形態3の電源回路を適用することができる。図9Bは、携帯型情報端末であり、筐体2800および筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2801には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。また、表示パネル2802はタッチパネルを備えており、図9Bには映像表示されている複数の操作キー2805を点線で示している。なお、図9Bに示す携帯型情報端末は、太陽電池セル2810と、太陽電池セル2810から出力される電圧を各回路に必要な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装し、電源回路は上記実施の形態3の電源回路を適用することができる。以上のように実施の形態3における電源回路は、様々電子機器に適用することができ、また、信頼性の高い電子機器を提供することができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。