一端が、第1の方向に配線された第1の制御線に接続された第1のアンチヒューズ素子と、一端が、前記第1の方向に配線された第2の制御線に接続され、他の一端が、前記第1のアンチヒューズ素子と共通接続された第2のアンチヒューズ素子と、前記第1及び第2のアンチヒューズ素子が共通接続された共通端子と、前記第1の方向に配線されたビット線との間に接続され、前記第1の方向と交差する第2の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、前記第1及び第2のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、を備えることを特徴とする不揮発性メモリ。外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第1及び第2の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、を備え、前記選択したメモリセルにデータを書き込む際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第1又は第2のアンチヒューズ素子のいずれかをプログラムする請求項1の不揮発性メモリ。前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加する請求項2の不揮発性メモリ。前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項2の不揮発性メモリ。前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項3又は4の不揮発性メモリ。前記センスアンプは、前記選択したメモリセルに対応した前記第1又は第2の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項3又は4の不揮発性メモリ。前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1及び第2の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項2の不揮発性メモリ。前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第1及び第2の制御線に、読出電圧とは異なる電圧を印加する請求項2の不揮発性メモリ。前記センスアンプは、前記選択したメモリセルに対応した前記第1及び第2の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力する請求項7又は8の不揮発性メモリ。前記第1及び第2のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化する請求項1乃至9のいずれか一に記載の不揮発性メモリ。前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧である請求項1乃至10のいずれか一に記載の不揮発性メモリ。前記スイッチトランジスタは、Nチャンネル型MOSトランジスタ、又は、Pチャンネル型MOSトランジスタのいずれかである請求項1乃至11のいずれか一に記載の不揮発性メモリ。一端が、第1の方向に配線された第1の制御線に接続された第1のアンチヒューズ素子と、一端が、前記第1の方向に配線された第2の制御線に接続され、他の一端が、前記第1のアンチヒューズ素子と共通接続された第2のアンチヒューズ素子と、前記第1及び第2のアンチヒューズ素子が共通接続された共通端子と、前記第1の方向に配線されたビット線との間に接続され、前記第1の方向と交差する第2の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第1の工程と、前記ビット線、第1及び第2の制御線に印加する電圧を切り替え、前記第1又は第2のアンチヒューズ素子に流れる電流を変化させる第2の工程と、前記第1又は第2のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第3の工程と、を含むことを特徴とする不揮発性メモリからのデータ読み出し方法。前記第2の工程は、前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加する請求項13の不揮発性メモリからのデータ読み出し方法。前記第2の工程は、前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項13の不揮発性メモリからのデータ読み出し方法。前記第3の工程は、前記ビット線、前記第1又は第2の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定める請求項14又は15の不揮発性メモリからのデータ読み出し方法。前記第2の工程は、前記第1及び第2の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項13の不揮発性メモリからのデータ読み出し方法。前記第2の工程は、前記ビット線に、読出電圧を印加すると共に、前記第1及び第2の制御線に、前記読出電圧とは異なる電圧を印加する請求項13の不揮発性メモリからのデータ読み出し方法。前記第3の工程は、前記第1及び第2の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定める請求項17又は18の不揮発性メモリからのデータ読み出し方法。なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、メモリセルにアンチヒューズ素子を含む不揮発性メモリであれば、画像処理による記憶データの解析を防止できる。しかし、このような不揮発性メモリであっても、ボルテージコントラスト法を用いるなどして、ゲート電極に電荷を照射し、ゲート電極に電荷が蓄積するか否かを検出することによって記憶データの解析ができてしまう。そこで、本願と同一の出願人により、メモリセルに2つのアンチヒューズ素子を備える不揮発性メモリが提案された特願2010-183667号;以下、先行出願1とする。図2は、先行出願1で開示された不揮発性メモリの構成を示す図である。図2に示す不揮発性メモリのメモリセルは、スイッチトランジスタ100と、アンチヒューズ素子200及び300から構成されている。スイッチトランジスタ100のゲートがワード線WLに接続され、ドレインはビット線BLに接続されている。さらに、ソースがアンチヒューズ素子200及び300の一端に接続されている。また、アンチヒューズ素子200及び300の他の一端は、制御線SL1及びSL2に接続されている。図2に示す不揮発性メモリのメモリセルにデータを書き込む際には、アンチヒューズ素子200又は300のいずれかの絶縁膜を破壊する。絶縁膜が破壊されたアンチヒューズ素子200又は300は、導通状態になる。図2に示す不揮発性メモリでは、アンチヒューズ素子200又は300の状態導通状態、非導通状態と、記憶データ1又は0を関連付けている。図2に示す不揮発性メモリは、記憶データアンチヒューズ素子の導通非導通に関わらず、アンチヒューズ素子200及び300のゲート電極に電荷を照射しても、ゲート電極に電荷が蓄積することはない。記憶データに関わらず、照射された電荷は基板に流れ出てしまうためである。従って、ボルテージコントラスト法を用いて、記憶データを解析することはできない。なお、図2に示す不揮発性メモリにデータを書き込む方法及び電荷を照射してもゲート電極に電荷が蓄積しない理由については後述する。このように、同一の出願人から、情報漏洩に対してより強固な耐性を備える不揮発性メモリが提供された。しかし、このようなメモリセルに2つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願1において開示されていない。これが、本発明を完成させるに至った動機である。そのため、2つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。本発明の第1の視点によれば、一端が、第1の方向に配線された第1の制御線に接続された第1のアンチヒューズ素子と、一端が、前記第1の方向に配線された第2の制御線に接続され、他の一端が、前記第1のアンチヒューズ素子と共通接続された第2のアンチヒューズ素子と、前記第1及び第2のアンチヒューズ素子が共通接続された共通端子と、前記第1の方向に配線されたビット線との間に接続され、前記第1の方向と交差する第2の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、前記第1及び第2のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、を備える不揮発性メモリが提供される。本発明の第2の視点によれば、一端が、第1の方向に配線された第1の制御線に接続された第1のアンチヒューズ素子と、一端が、前記第1の方向に配線された第2の制御線に接続され、他の一端が、前記第1のアンチヒューズ素子と共通接続された第2のアンチヒューズ素子と、前記第1及び第2のアンチヒューズ素子が共通接続された共通端子と、前記第1の方向に配線されたビット線との間に接続され、前記第1の方向と交差する第2の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第1の工程と、前記ビット線、第1及び第2の制御線に印加する電圧を切り替え、前記第1又は第2のアンチヒューズ素子に流れる電流を変化させる第2の工程と、前記第1又は第2のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第3の工程と、を含む不揮発性メモリからのデータ読み出し方法が提供される。本発明の各視点によれば、2つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、メモリセルに2つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願1において開示されていない。そのため、2つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。そこで、一例として図1に示す不揮発性メモリを提供する。図1に示す不揮発性メモリは、一端が、第1の方向に配線された第1の制御線に接続された第1のアンチヒューズ素子と、一端が、第1の方向に配線された第2の制御線に接続され、他の一端が、第1のアンチヒューズ素子と共通接続された第2のアンチヒューズ素子と、第1及び第2のアンチヒューズ素子が共通接続された共通端子と、第1の方向に配線されたビット線との間に接続され、第1の方向と交差する第2の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、第1及び第2のアンチヒューズ素子に流れる電流に基づいて、メモリセルに記憶されたデータを出力するセンスアンプと、を備えている。図1に示す不揮発性メモリは、各メモリセルを選択するために、複数の制御線ワード線、ビット線、第1及び第2の制御線を使用する。この複数の制御線に対して、読出電圧を印加する制御線と電流検出を行う制御線を適宜組み合わせることで、メモリセルに記憶されたデータの出力を可能にする。より具体的には、データがプログラムされた状態の第1又は第2のアンチヒューズ素子は、いずれかが導通し、他のアンチヒューズ素子は非導通である。導通しているアンチヒューズ素子の両端に電位差が存在すれば、電流が流れるが、非導通のアンチヒューズ素子では、両端に電位差が存在しても電流が流れない。このように、アンチヒューズ素子の状態に依存する電流値をデータの検出に利用する。即ち、アンチヒューズ素子の導通非導通をデータの1又は0に対応させ、アンチヒューズ素子の導通非導通によって異なる電流値に基づいて、メモリセルが記憶しているデータを判別する。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る不揮発性メモリのとおり。[形態2]前記不揮発性メモリは、外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第1及び第2の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、を備え、前記選択したメモリセルにデータを書き込む際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第1又は第2のアンチヒューズ素子のいずれかをプログラムすることが好ましい。[形態3]前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することが好ましい。[形態4]前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。[形態5]前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。[形態6]前記センスアンプは、前記選択したメモリセルに対応した前記第1又は第2の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。[形態7]前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第1及び第2の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。[形態8]前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第1及び第2の制御線に、読出電圧とは異なる電圧を印加することが好ましい。[形態9]前記センスアンプは、前記選択したメモリセルに対応した前記第1及び第2の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。[形態10]前記第1及び第2のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化することが好ましい。[形態11]前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧であることが好ましい。[形態12]前記スイッチトランジスタは、Nチャンネル型MOSトランジスタ、又は、Pチャンネル型MOSトランジスタのいずれかであることが好ましい。[形態13]上記第2の視点に係る不揮発性メモリからのデータ読み出し方法のとおり。[形態14]前記第2の工程は、前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加することが好ましい。[形態15]前記第2の工程は、前記第1又は第2の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。[形態16]前記第3の工程は、前記ビット線、前記第1又は第2の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定めることが好ましい。[形態17]前記第2の工程は、前記第1及び第2の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。[形態18]前記第2の工程は、前記ビット線に、読出電圧を印加すると共に、前記第1及び第2の制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。[形態19]前記第3の工程は、前記第1及び第2の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定めることが好ましい。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図3は、本発明の第1の実施形態に係る不揮発性メモリ1の全体構成の一例を示す図である。不揮発性メモリ1は、制御回路10と、アドレスバッファ20と、メモリセルアレイ30と、ロウデコーダ40と、カラムデコーダ50と、ライトアンプ60と、センスアンプ70から構成されている。不揮発性メモリ1に対するコマンドは、制御回路10が受け付ける。制御回路10は、チップイネーブル信号CSやライトイネーブル信号WE等に基づいて、データの書き込み動作及び読み出し動作を制御する。制御回路10は、アドレスバッファ20、ライトアンプ60及びセンスアンプ70に対して制御信号を出力する。不揮発性メモリ1に対して発行されたアドレス信号は、アドレスバッファ20に入力される。さらに、アドレスバッファ20から、ロウデコーダ40及びカラムデコーダ50に対してアドレス信号が出力される。ロウデコーダ40及びカラムデコーダ50は、アドレス信号をデコードし、メモリセルアレイ30に含まれるワード線WLやビット線BL等を制御することで、メモリセルにアクセスする。メモリセルアレイ30の構成については後述する。不揮発性メモリ1に入力された書き込みデータは、ライトアンプ60で増幅され、カラムデコーダ50で選択されたメモリセルに書き込まれる。メモリセルに書き込まれたデータは、カラムデコーダ50で選択され、センスアンプ70を介して不揮発性メモリ1の外部に出力される。なお、不揮発性メモリ1の内部で使用する内部電源生成回路等の周辺回路についての説明は省略する。次に、メモリセルアレイ30の構成について説明する。図4は、メモリセルアレイ30の内部の一部を拡大した際の一例を示す図である。図4には、メモリセルC1~C4が示されている。メモリセルC1~C4に対するデータの書き込み及び読み込みは、ワード線WL1、WL2、ビット線BL1、BL2、制御線SL10、SL11、SL20、SL21を適宜使用して行う。具体的には、ロウデコーダ40がワード線WL1、WL2を制御する。カラムデコーダ50が、ビット線BLBL1、BL2及び制御線SL10、SL11、SL20、SL21を制御する。なお、ビット線BL1、BL2及び制御線SL10、SL11、SL20、SL21は、ワード線WL1、WL2に直交する方向に配線されている。メモリセルC1~C4は、それぞれ、Nチャンネル型MOSトランジスタN01と、アンチヒューズ素子F01及びF02から構成されている。メモリセルC1~C4は、同一構造である。そのため、メモリセルC1についての説明を行い、メモリセルC2~C4についての説明は省略する。Nチャンネル型MOSトランジスタN01は、上述のスイッチトランジスタ100に相当する。Nチャンネル型MOSトランジスタN01のゲートはワード線WL1に接続され、ドレインはビット線BL1に接続されている。さらに、Nチャンネル型MOSトランジスタN01のソースがアンチヒューズ素子F01及びF02の一端に接続されている。本実施形態においては、アンチヒューズ素子F01及びF02は、MOSトランジスタ型の素子であり、ゲートとチャンネル間に存在する絶縁膜により構成するものとする。なお、アンチヒューズ素子F01及びF02は、初期状態において非導通であって、電圧を加えることで、導通する素子であれば、MOSトランジスタのゲート絶縁膜に限定されない。例えば、DRAMDynamicRandomAccessMemoryのメモリセルに使用されるセル容量等であっても良い。さらに、MOSトランジスタのゲート電極の組み合わせとしては、ポリシリ対ポリシリ、ポリシリ対金属、金属対金属等が考えられる。アンチヒューズ素子F01及びF02の一端は、Nチャンネル型MOSトランジスタN01のソースに接続されており、アンチヒューズ素子F01及びF02の他の一端は、それぞれ、制御線SL10及びSL11に接続されている。書き込み方法1次に、メモリセルC1に対してデータを書き込む際の方法について説明する。図5は、メモリセルC1にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが1である場合は、アンチヒューズ素子F01が導通状態を意味し、メモリセルに書き込むデータが0である場合は、アンチヒューズ素子F02が導通状態を意味するものとする。本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。メモリセルC1にデータを書き込む際には、メモリセルC1に含まれるNチャンネル型MOSトランジスタN01のゲートと接続されているワード線WL1に電源電圧VDDを印加する。ゲートに電源電圧VDDが印加されたNチャンネル型MOSトランジスタN01はオン状態になり、Nチャンネル型MOSトランジスタN01がオンしている状態で、ビット線BL1に接地電圧VSSを印加する。メモリセルC1に書き込むデータが1である場合には、制御線SL10に、電源電圧VDDよりも高電圧である書込電圧VPを印加すると共に、制御線SL11に書込電圧VPよりも低電圧である電圧VNを印加する。その結果、アンチヒューズ素子F01の両端には、書込電圧VPが印加される。アンチヒューズ素子F02の両端には、電圧VNが印加される。なお、制御線SL11に書込電圧VPよりも低電圧である電圧VNを印加する理由は、アンチヒューズ素子F01へのデータ書き込み後、アンチヒューズ素子F02の端子間に高電圧が加わることによる誤書込みを防止するためである。この際、書込電圧VPがアンチヒューズ素子F01の破壊電圧よりも高電圧であれば、アンチヒューズ素子F01の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子F02の両端には、電圧VNが印加されるが、電圧VNは書込電圧VPよりも低電圧であるため、アンチヒューズ素子F02の状態は変化しない。以上が、メモリセルC1に書き込みデータとして1を書き込む際の方法である。メモリセルC1に書き込みデータが0である場合には、制御線SL10、SL11に印加する電圧を逆にするSL10には電圧VN、SL11には書込電圧VPを印加する。その結果、アンチヒューズ素子F01は非導通状態のままであり、アンチヒューズ素子F02は導通状態となる。なお、メモリセルC1にデータを書き込む際に、メモリセルC2~C4に含まれるアンチヒューズ素子F01及びF02の状態が変化することはない。メモリセルC2及びC4については、ワード線WL2に電源電圧VDDを印加しないので、メモリセルC2及びC4のNチャンネル型MOSトランジスタN01がオンしないためである。メモリセルC3については、制御線SL20及びSL21に書込電圧VPを印加しないためである。従って、メモリセルC2~C4に含まれるアンチヒューズ素子F01又はF02が、破壊されることはない。次に、メモリセルに2つのアンチヒューズ素子を備える不揮発性メモリが、情報漏洩に対して強固な耐性を備える理由を説明する。メモリセルC1に1が書き込まれている場合、アンチヒューズ素子F01は絶縁破壊され、導通状態である。一方、アンチヒューズ素子F02は非導通状態である。このような状態で、不揮発性メモリ1の表面を研磨して、アンチヒューズ素子F01及びF02のゲート電極を露出させ、電荷を照射するボルテージコントラスト法を試みたとする。この場合、照射された電荷は、導通状態にあるアンチヒューズ素子F01を介して基板に流れ込む。一方、メモリセルC1に0が書き込まれている場合、アンチヒューズ素子F01は絶縁破壊されておらず、非導通状態であるが、アンチヒューズ素子F02が導通状態である。このような状態で、アンチヒューズ素子F01及びF02のゲート電極に電荷を照射しても、照射された電荷はアンチヒューズ素子F02を介して基板に流れ込む。このように、メモリセルに2つのアンチヒューズ素子を備える不揮発性メモリに対して、ボルテージコントラスト法を用いた記憶データの解析を試みても、照射された電荷がゲート電極に蓄積することはないので、記憶データの解析はできない。以上のように、2つのアンチヒューズ素子を備える不揮発性メモリにあっては、1つのアンチヒューズ素子の状態導通状態又は非導通状態で、記憶データを表現し、他のアンチヒューズ素子をダミー素子として用いている。読み出し方法1次に、メモリセルC1からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。先行出願1には、電位によって記憶データの読み出しを行う方法が開示されているが、本実施形態では、各制御線に流れる電流によって記憶データの読み出しを可能にする検出回路及び読み出し方法を説明する。図6は、メモリセルC1からデータを読み出す際の各制御線の状態の一例を示す図である。メモリセルC1からデータを読み出す際には、メモリセルC1に含まれるNチャンネル型MOSトランジスタN01のゲートと接続されているワード線WL1に電源電圧VDDを印加する。ゲートに電源電圧VDDが印加されたNチャンネル型MOSトランジスタN01はオン状態になり、Nチャンネル型MOSトランジスタN01がオンしている状態で、ビット線BL1に接地電圧VSSを印加する。さらに、制御線SL10に、電源電圧VDDよりも低電圧である読出電圧VMを印加すると共に、制御線SL11に接地電圧VSSを印加する。その結果、アンチヒューズ素子F01の両端に印加される電圧は読出電圧VMとなる。アンチヒューズ素子F02の両端に印加される電圧は0Vである。従って、アンチヒューズ素子F01の状態導通又は非導通により、ビット線BL1に流れ込む電流値が異なる。より具体的には、メモリセルC1に書き込まれたデータが1である場合には、アンチヒューズ素子F01が導通状態、アンチヒューズ素子F02が非導通状態である。この場合には、制御線SL10に読出電圧VMを印加しているため、導通状態のアンチヒューズ素子F01を経由して、ビット線BL1に電流が流れ込む。一方、メモリセルC1に書き込まれたデータが0である場合には、アンチヒューズ素子F01が非導通状態、アンチヒューズ素子F02が導通状態である。この場合には、制御線SL10に読出電圧VMを印加したとしても、アンチヒューズ素子F01が非導通状態であるため、アンチヒューズ素子F01を経由して、ビット線BL1に電流は流れない。また、アンチヒューズ素子F02の両端に電位差は生じていないので、アンチヒューズ素子F02を経由して、ビット線BL1に電流が流れ込むことはない。従って、ビット線BL1に流れ込む電流値を測定し、測定した電流値と予め定めた閾値と比較することでメモリセルC1に書き込まれたデータを読み出すことができる。より具体的には、測定した電流値が閾値よりも大きい場合には、メモリセルC1に書き込まれたデータは1と判断し、閾値よりも小さい場合には0と判断する。図7は、メモリセルC1から記憶データを読み出す際に用いるセンスアンプ70の接続の一例を示す図である。センスアンプ70は、電流比較型の差動アンプである。図7に示すように、ビット線BL1に流れ込む電流を、センスアンプ70の非反転入力に入力し、閾値となるリファレンス電流を反転入力に入力する。ビット線BL1に流れ込む電流が、リファレンス電流閾値よりも大きければ、センスアンプ70の出力はハイレベルとなる。上述のように、メモリセルC1に記憶したデータが1の場合にビット線BL1に流れ込む電流は閾値よりも大きくなるため、センスアンプ70の出力を不揮発性メモリ1のデータ出力とする。ビット線BL1に流れ込む電流が、リファレンス電流閾値よりも小さければ、センスアンプ70の出力はロウレベルとなる。メモリセルC1に記憶したデータが0の場合にビット線BL1に流れ込む電流は閾値よりも小さくなるため、センスアンプ70の出力を不揮発性メモリ1のデータ出力とする。以上が、メモリセルC1からデータを読み出す際に必要となる検出回路センスアンプ70とデータの読み出し方法についての説明である。なお、メモリセルC1からデータを読み出す際に使用する制御線と電流の測定箇所については、様々な組み合わせが考えられる。以下、その説明をする。読み出し方法2メモリセルC1からデータを読み出す際に、ビット線BL1に流れ込む電流を測定する方法に代えて、ビット線BL1から流れ出る電流を測定することで、書き込まれたデータの判別をすることも可能である。図8は、メモリセルC1からデータを読み出す際の各制御線の状態の一例を示す図である。この場合には、メモリセルC1に含まれるNチャンネル型MOSトランジスタN01をオン状態とした後に、ビット線BL1に読出電圧VMを印加すると共に、制御線SL10に接地電圧VSSを、制御線SL11に読出電圧VMを、それぞれ印加する。その結果、アンチヒューズ素子F01の両端に印加される電圧は読出電圧VMとなる。アンチヒューズ素子F02の両端に印加される電圧は0Vである。従って、アンチヒューズ素子F01の状態導通又は非導通によって、ビット線BL1から流れ出る電流が異なり、メモリセルC1に書き込まれたデータの読み出しができる。読み出し方法3上記の読み出し方法1及び2では、ビット線BL1に流れる電流によって、メモリセルC1に書き込まれたデータを判別する方法について説明した。しかし、制御線SL10に流れる電流によってメモリセルC1に書き込まれたデータを判別することも可能である。図6に示すように、制御線SL10に読出電圧VMを印加し、ビット線BL1に接地電圧VSSを印加した状態を考える。ここで、アンチヒューズ素子F01が導通状態であれば、制御線SL10から流れる電流は増加し、アンチヒューズ素子F01が非導通状態であれば、制御線SL10から電流は流れない。なお、制御線SL11に読出電圧VMを印加して、アンチヒューズ素子F01の状態を検出することも考えられるが、その場合には、制御線SL11に流れる電流に基づいて、メモリセルC1に書き込まれたデータの判別を行う。さらに、図8に示すように、ビット線BL1に読出電圧VMを印加すると共に、制御線SL10に接地電圧VSSを、制御線SL11に読出電圧VMを、それぞれ印加した状態を考える。ここで、アンチヒューズ素子F01が導通状態であれば、制御線SL10に流れ込む電流は増加し、アンチヒューズ素子F01が非道通状態であれば、制御線SL10に電流は流れ込まない。なお、制御線SL10に読出電圧VMを印加して、アンチヒューズ素子F01の状態を検出することも考えられるが、その場合には、制御線SL11に流れる電流に基づいて、メモリセルC1に書き込まれたデータの判別を行う。以上のように、制御線SL10又は、制御線SL11に流れる電流によってメモリセルC1に書き込まれたデータを判別することも可能である。なお、読み出し方法3の場合には、制御線SL10又はSL11をセンスアンプ70に接続することになる。以上のように、メモリセルに2つのアンチヒューズ素子を備える不揮発性メモリ1からのデータ読み出しを、ビット線又は制御線に流れる電流に基づいて行うことができる。データの読み出しを電圧の変化に基づいて行う場合には、プリチャージが必要になるが、ビット線又は制御線に流れる電流に基づいてデータの読み出しを行う場合には、プリチャージが不要であるという利点がある。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。本実施形態では、第1の実施形態とは異なる方法でメモリセルC1に書き込まれたデータを読み出す方法を説明する。なお、本実施形態に係る不揮発性メモリ2の構成、及び、メモリセルにデータを書き込む方法については、不揮発性メモリ1と同一である。そのため、図3乃至図5に相当する説明は省略する。第1の実施形態では、1本の制御線ビット線BL1、制御線SL10又はSL11に流れる電流に基づいてメモリセルC1に書き込まれたデータを判別する方法について説明した。本実施形態では、複数の制御線に流れる電流に基づいて、メモリセルC1に書き込まれたデータを判別する方法について説明する。読み出し方法4図9は、メモリセルC1からデータを読み出す際の各制御線の状態の一例を示す図である。この場合には、メモリセルC1に含まれるNチャンネル型MOSトランジスタN01をオン状態とした後に、ビット線BL1に接地電圧VSSを、制御線SL10及びSL11に読出電圧VMを、それぞれ印加する。その後、制御線SL10及びSL11から流れ出る電流の大小によって、メモリセルC1に書き込まれたデータの判別をする。メモリセルC1に書き込まれたデータが1である場合には、アンチヒューズ素子F01が導通状態、アンチヒューズ素子F02が非導通状態である。従って、制御線SL10から流れ出る電流の方が、制御線SL11から流れ出る電流よりも大きい。一方、メモリセルC1に書き込まれたデータが0である場合には、アンチヒューズ素子F01が非導通状態、アンチヒューズ素子F02が導通状態である。従って、制御線SL10から流れる電流の電流値と、制御線SL11から流れる電流の電流値と、の大小は逆転する。このように、メモリセルC1に記憶されたデータに応じて、制御線SL10及びSL11に流れる電流値の大小が異なる。そこで、制御線SL10及びSL11に流れる電流を相補信号とみなし、メモリセルC1に記憶されたデータの判別を行う。より具体的には、センスアンプ70に制御線SL10及びSL11から流れる電流を入力し、センスアンプ70において、制御線SL10及びSL11から流れる電流の大小を比較する。図10は、メモリセルC1から記憶データを読み出す際に用いるセンスアンプ70の接続の一例を示す図である。図10に示すように、制御線SL10及びSL11をセンスアンプ70に接続し、制御線SL10及びSL11に流れる電流の大小から、記憶データの判別を行う。読み出し方法5図11は、メモリセルC1からデータを読み出す際の各制御線の状態の一例を示す図である。図11に示すように、メモリセルC1に含まれるNチャンネル型MOSトランジスタN01をオン状態とした後に、ビット線BL1に読出電圧VMを、制御線SL10及びSL11に接地電圧VSSを、それぞれ印加する。この場合には、制御線SL10及びSL11に流れ込む電流の大小によって、メモリセルC1に記憶されたデータの判別が可能である。その際、図10に示すように、制御線SL10及びSL11をセンスアンプ70に接続し、センスアンプ70に入力する相補信号に基づき、データの判別を行う。以上のように、制御線SL10及びSL11に流れる電流の大小により、メモリセルC1に書き込まれたデータの判別が可能になる。データの判別に相補信号を使用すると、読出電圧VM等が変動し、アンチヒューズ素子F01及びF02に流れる電流の絶対値が変化したとしても、アンチヒューズ素子F01及びF02に流れる電流が、相対的に大きい、又は、相対的に小さい、といった判断は可能なため読み出し動作マージンが大きくなる。また、メモリセルC1からデータを読み出す際に、ビット線BL1や制御線SL10及びSL11に流れる電流値と予め定めた閾値と、を比較してデータの判別を行っていないため、周辺温度の変化や経時変化等を考慮して閾値を設定する必要はない。そのため、不揮発性メモリ2の設計が容易になり、設計コストが低減できる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態に係る不揮発性メモリ3は、不揮発性メモリ1及び2とは異なり、スイッチトランジスタ100としてPチャンネル型MOSトランジスタP01を用いている。なお、本実施形態に係る不揮発性メモリ3の構成については、不揮発性メモリ1及び2と同一である。そのため、図3に相当する説明は省略する。図12は、本実施形態に係るメモリセルアレイ30の内部の一部を拡大した際の一例を示す図である。図12は、第1の実施形態で説明した図4に相当する。図12において、図4と同一の構成要素には同一の符号を付し、その説明を省略する。図4に示すメモリセルC1~C4と、図12に示すメモリセルC5~C8の相違点は、Nチャンネル型MOSトランジスタN01に代えてPチャンネル型MOSトランジスタP01をスイッチトランジスタ100として用いる点である。従って、メモリセルC1~C4と、メモリセルC5~C8では、動作電圧のレベルが逆転する。以下、メモリセルC5に対してデータを書き込む方法とデータを読み出す方法について説明する。書き込み方法2図13は、メモリセルC5にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが1である場合は、アンチヒューズ素子F01が導通状態を意味し、メモリセルに書き込むデータが0である場合は、アンチヒューズ素子F02が導通状態を意味するものとする。なお、本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。メモリセルC5にデータを書き込む際には、メモリセルC5に含まれるPチャンネル型MOSトランジスタP01のゲートと接続されているワード線WL1に接地電圧VSSを印加する。ゲートに接地電圧VSSが印加されたPチャンネル型MOSトランジスタP01はオン状態になり、Pチャンネル型MOSトランジスタP01がオンしている状態で、ビット線BL1に書込電圧VPを印加する。メモリセルC5に書き込むデータが1である場合には、制御線SL10に接地電圧VSSを、制御線SL11に書込電圧VPよりも低電圧である電圧VNを、それぞれ印加する。その結果、アンチヒューズ素子F01の両端には、書込電圧VPが印加される。アンチヒューズ素子F02の両端には、電圧VP-VNが印加される。なお、制御線SL11に書込電圧VPよりも低電圧である電圧VNを印加する理由は、アンチヒューズ素子F01へのデータ書き込み後、アンチヒューズ素子F02の端子間に高電圧が加わることによる誤書込みを防止するためである。この際、書込電圧VPがアンチヒューズ素子F01の破壊電圧よりも高電圧であれば、アンチヒューズ素子F01の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子F02には書込電圧VPよりも低電圧である電圧VP-VNが印加されるため、アンチヒューズ素子F02の状態は変化しない。以上が、メモリセルC5に書き込みデータとして1を書き込む際の方法である。メモリセルC5に書き込むデータが0である場合には、制御線SL10、SL11に印加する電圧を逆にするSL10には電圧VN、SL11には接地電圧VSSを印加する。なお、メモリセルC5にデータを書き込む際に、メモリセルC6~C8の状態に変化が起きることはない。また、ワード線WL2に書込電圧VPを印加する理由は、メモリセルC6のPチャンネル型トランジスタP01が導通することを防止するためである。即ち、メモリセルC6のアンチヒューズ素子F01及びF02に電圧が印加されることによる劣化を防止する。同様に、ビット線BL2に接地電圧VSSを印加する理由は、メモリセルC7のPチャンネル型トランジスタP01が導通することを防止するためである。この場合も、メモリセルC7のアンチヒューズ素子F01及びF02に電圧が印加されることによる劣化を防止する。読み出し方法6次に、メモリセルC5からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。図14は、メモリセルC5からデータを読み出す際の各制御線の状態の一例を示す図である。メモリセルC5からデータを読み出す際には、メモリセルC5に含まれるPチャンネル型MOSトランジスタP01のゲートと接続されているワード線WL1に接地電圧VSSを印加する。ゲートに接地電圧VSSが印加されたPチャンネル型MOSトランジスタP01はオン状態になり、Pチャンネル型MOSトランジスタP01がオンしている状態で、ビット線BL1に読出電圧VMを印加する。さらに、制御線SL10に接地電圧VSSを、制御線SL11に読出電圧VMを、それぞれ印加する。その結果、アンチヒューズ素子F01の両端に印加される電圧は読出電圧VMとなる。アンチヒューズ素子F02の両端に電位差はない。従って、アンチヒューズ素子F01の状態導通又は非導通により、ビット線BL1に流れ込む電流値が異なる。このビット線BL1に流れる電流に基づいて、書き込みデータの判別を行う。ビット線BL1に流れる電流に基づいて、書き込みデータを判別するためのセンスアンプ70については、第1の実施形態における説明と相違する点はないので、以降の説明は省略する。なお、本実施形態においては、第1の実施形態で説明した読み出し方法1に相当する読み出し方法6に限り説明した。しかし、読み出し方法はこれに限定されるものではなく、読み出し方法2~5に相当する方法も用いることができるのは勿論である。このように、スイッチトランジスタ100にPチャンネル型MOSトランジスタを使用する場合であっても、電流検出によって、書き込みデータの読み出しができる。なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。