第1導電型を有して第1電圧が印加される第1ウェル及び第2導電型を有して第2電圧が印加される第2ウェルを有する基板と、前記第1または第2ウェルと絶縁されるように前記第1または第2ウェルの上部に配されたゲート電極と、を含むキャパシタ装置であって、前記キャパシタ装置のキャパシタンスは、前記第1ウェルと前記第2ウェルとの間の第1キャパシタンス、及び前記第1または第2ウェルと前記ゲート電極との間の第2キャパシタンスを含むことを特徴とするキャパシタ装置。前記ゲート電極は、前記第1ウェルの上部に配され、前記第2電圧が印加される第1ゲート電極と、前記第2ウェルの上部に配され、前記第1電圧が印加される第2ゲート電極と、を含み、前記キャパシタ装置のキャパシタンスは、前記第1ゲート電極と前記第2ゲート電極との間の第3キャパシタンスをさらに含むことを特徴とする請求項1に記載のキャパシタ装置。前記第1ゲート電極は、少なくとも2つの第1ゲート電極を含み、前記第2ゲート電極は、少なくとも2つの第2ゲート電極を含み、相互に隣接した前記第1ゲート電極と前記第2ゲート電極との間隔は、隣接した前記第1ゲート電極間の間隔及び隣接した前記第2ゲート電極間の間隔より狭いことを特徴とする、請求項2に記載のキャパシタ装置。前記第1ゲート電極に電気的に連結される第1配線、及び前記第2ゲート電極に電気的に連結される第2配線を含む第1導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1配線と前記第2配線との間の第4キャパシタンスをさらに含むことを特徴とする、請求項2または3に記載のキャパシタ装置。前記第1ウェル内に配され、前記第2導電型を有する第1不純物領域と、前記第2ウェル内に配され、前記第1導電型を有する第2不純物領域と、をさらに含むことを特徴とする請求項1~4のいずれか一項に記載のキャパシタ装置。前記第1不純物領域には前記第2電圧が印加され、前記第2不純物領域には前記第1電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ウェルと前記第1不純物領域との間のキャパシタンスと、前記第2ウェルと前記第2不純物領域との間のキャパシタンスとの和である第5キャパシタンスをさらに含むことを特徴とする、請求項5に記載のキャパシタ装置。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、相互に隣接した前記第1配線と前記第2配線との間隔は、相互に隣接した前記第1または第2配線と前記第3配線との間隔より狭いことを特徴とする、請求項5または6に記載のキャパシタ装置。前記第1不純物領域には前記第1電圧が印加され、前記第2不純物領域には前記第2電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含むことを特徴とする請求項5に記載のキャパシタ装置。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1または第2配線と前記第3配線間のキャパシタンスとの和であることを特徴とする、請求項8に記載のキャパシタ装置。相互に隣接した前記第1配線と前記第2配線との間隔は、相互に隣接した前記第1または第2配線と前記第3配線との間隔と同一であることを特徴とする、請求項9に記載のキャパシタ装置。本発明が解決しようとする課題は、単位面積当たりのキャパシタンスを向上できるキャパシタ装置及びその製造方法を提供することである。前記課題を解決するための本発明の一実施例によるキャパシタ装置は、第1導電型を有して第1電圧が印加される第1ウェル、及び第2導電型を有して第2電圧が印加される第2ウェルを有する基板と、前記第1または第2ウェルと絶縁されるように、前記第1または第2ウェルの上部に配されたゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記第1ウェルと前記第2ウェルとの間の第1キャパシタンス、及び前記第1または第2ウェルと前記ゲート電極との間の第2キャパシタンスを含む。一部の実施例において、前記ゲート電極は、前記第1ウェルの上部に配され、前記第2電圧が印加される第1ゲート電極と、前記第2ウェルの上部に配され、前記第1電圧が印加される第2ゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記第1キャパシタンス及び第2キャパシタンス、及び前記第1ゲート電極と前記第2ゲート電極との間の第3キャパシタンスを含みうる。一部の実施例において、前記少なくとも1つの第1ゲート電極は、少なくとも2つの第1ゲート電極を含み、前記少なくとも1つの第2ゲート電極は、少なくとも2つの第2ゲート電極を含み、前記第1ゲート電極と隣接した前記第2ゲート電極間の間隔は、隣接した前記第1ゲート電極間の間隔、及び隣接した前記第2ゲート電極間の間隔より狭い。一部の実施例において、前記キャパシタ装置は、前記第1ゲート電極に電気的に連結される第1配線、及び前記第2ゲート電極に電気的に連結される第2配線を含む第1導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1配線と前記第2配線との第4キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記第1ウェル内に配され、前記第2導電型を有する第1不純物領域と、前記第2ウェル内に配され、前記第1導電型を有する第2不純物領域と、をさらに含みうる。一部の実施例において、前記第1不純物領域には、前記第2電圧が印加され、前記第2不純物領域には、前記第1電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第1ウェルと前記第1不純物領域間のキャパシタンスと、前記第2ウェルと前記第2不純物領域間のキャパシタンスとの和である第5キャパシタンスを含みうる。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、相互に隣接した前記第1配線と前記第2配線との間隔は、相互に隣接した前記第1または第2配線と前記第3配線との間隔より狭い。一部の実施例において、前記第1不純物領域には前記第1電圧が印加され、前記第2不純物領域には前記第2電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含みうる。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1または第2配線と前記第3配線間のキャパシタンスとの和であり得る。前記第1配線と隣接した前記第2配線との間隔は、前記第1または第2配線と隣接した前記第3配線との間隔と同一でもよい。一部の実施例において、前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線と、前記第1及び第2ゲート電極と絶縁されるように前記第1及び第2ゲート電極の上部に配された第4配線と、をさらに含みうる。一部の実施例において、前記第1不純物領域には、前記第2電圧が印加され、前記第2不純物領域には、前記第1電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び第5キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1ないし第3配線のいずれか1つと前記第4配線間のキャパシタンスとの和であり、前記第5キャパシタンスは、前記第1ウェルと前記第1不純物領域間のキャパシタンスと前記第2ウェルと前記第2不純物領域間のキャパシタンスとの和であり得る。一部の実施例において、前記第1不純物領域には、前記第1電圧が印加され、前記第2不純物領域には、前記第2電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1または第2配線と前記第3配線間のキャパシタンスとの和であり得る。一部の実施例において、前記第1ないし第4配線のうち、隣接した二配線間の間隔はいずれも同一でもよい。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配された少なくとも1つのMIMmetal-insulator-metalキャパシタをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記MIMキャパシタの第6キャパシタンスを含みうる。前記少なくとも1つのMIMキャパシタは、前記第1導電層に電気的に連結される下部金属ラインと、前記下部金属ライン上に配された絶縁層と、前記絶縁層上に配された上部金属ラインを含みうる。前記少なくとも1つのMIMキャパシタは、2つのMIMキャパシタを含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、前記第6キャパシタンス、及び前記2つのMIMキャパシタそれぞれに含まれた下部金属ライン間のキャパシタンスと上部金属ライン間のキャパシタンスとの和である第7キャパシタンスを含みうる。前記キャパシタ装置は、前記2つのMIMキャパシタの上部に配され、前記下部金属ライン及び前記上部金属ラインそれぞれに電気的に連結される第3配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、前記第6及び第7キャパシタンス、及び前記第3配線間の第8キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配され、前記第1及び第2配線各々に電気的に連結される第3配線を含む第2導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間の第9キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配され、前記第1及び第2配線各々に絶縁される第3配線を含む第2導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間のキャパシタンスと、前記第1または第2配線と上下に隣接した前記第3配線間のキャパシタンスとの和である第10キャパシタンスを含みうる。一部の実施例において、前記ゲート電極は、前記第1ゲート電極の上部に配され、前記第1電圧が印加される第1上部ゲート電極と、前記第2ゲート電極の上部に配され、前記第2電圧が印加される第2上部ゲート電極とをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1ゲート電極と前記第1上部ゲート電極とのキャパシタンスと、前記第2ゲート電極と前記第2上部ゲート電極とのキャパシタンスとの和である第11キャパシタンスを含みうる。一部の実施例において、前記基板は、前記第2導電型を有し、前記第2ウェルは前記第1ウェル内に配され、前記キャパシタ装置のキャパシタンスは、前記第1キャパシタンス及び第2キャパシタンス、及び前記基板と前記第1ウェルとの第12キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、電源安定化用キャパシタ装置またはEMI特性改善用キャパシタ装置である。また、前記課題を解決するための本発明の他の実施例によるキャパシタ装置は、第1導電型を有して第1電圧が印加される基板と、前記基板内に配され、第2導電型を有して第2電圧が印加される第1ウェルと、前記基板または前記第1ウェルと絶縁されるように、前記基板、または前記第1ウェルの上部に配されたゲート電極を含み、前記キャパシタ装置のキャパシタンスは、前記基板と前記第1ウェルとの第1キャパシタンス、及び前記基板または前記第1ウェルと前記ゲート電極との間の第2キャパシタンスを含む。一部の実施例において、前記ゲート電極は、前記基板の上部に配され、前記第2電圧が印加される少なくとも1つの第1ゲート電極と、前記第1ウェルの上部に配され、前記第1電圧が印加される少なくとも1つの第2ゲート電極とを含み、前記キャパシタ装置のキャパシタンスは、前記第1キャパシタンス及び第2キャパシタンス、及び前記第1ゲート電極と前記第2ゲート電極との間の第3キャパシタンスを含みうる。一部の実施例において、前記少なくとも1つの第1ゲート電極は、少なくとも2つの第1ゲート電極を含み、前記少なくとも1つの第2ゲート電極は、少なくとも2つの第2ゲート電極を含み、前記第1ゲート電極と隣接した前記第2ゲート電極間の間隔は、隣接した前記第1ゲート電極間の間隔、及び隣接した前記第2ゲート電極間の間隔より狭い。一部の実施例において、前記キャパシタ装置は、前記少なくとも1つの第1ゲート電極に電気的に連結される少なくとも1本の第1配線、及び前記少なくとも1つの第2ゲート電極に電気的に連結される少なくとも1本の第2配線を含む第1導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1配線と前記第2配線間の第4キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記基板内に配され、前記第2導電型を有する第1不純物領域と、前記第1ウェル内に配され、前記第1導電型を有する第2不純物領域とをさらに含みうる。一部の実施例において、前記第1不純物領域には、前記第2電圧が印加され、前記第2不純物領域には、前記第1電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記基板と前記第1不純物領域間のキャパシタンスと、前記第1ウェルと前記第2不純物領域間のキャパシタンスとの和である第5キャパシタンスを含みうる。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、前記第1配線と隣接した前記第2配線との間隔は、前記第1または第2配線と隣接した前記第3配線との間隔より狭い。一部の実施例において、前記第1不純物領域には、前記第1電圧が印加され、前記第2不純物領域には、前記第2電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含みうる。前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1または第2配線と前記第3配線間のキャパシタンスとの和であり得る。相互に隣接した前記第1配線と前記第2配線との間隔は、相互に隣接した前記第1または第2配線と前記第3配線との間隔と同一でもよい。一部の実施例において、前記第1導電層は、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線と、前記第1及び第2ゲート電極と絶縁されるように、前記第1及び第2ゲート電極の上部に配された第4配線とをさらに含みうる。一部の実施例において、前記第1不純物領域には、前記第2電圧が印加され、前記第2不純物領域には、前記第1電圧が印加され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び第5キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1ないし第3配線のうちいずれか1本と前記第4配線間のキャパシタンスとの和であり、前記第5キャパシタンスは、前記基板と前記第1不純物領域間のキャパシタンスと、前記第1ウェルと前記第2不純物領域間のキャパシタンスとの和である。一部の実施例において、前記第1不純物領域には前記第1電圧が印加され、前記第2不純物領域には前記第2電圧が印加され、前記キャパシタ装置のキャパシタンスは、第1ないし第4キャパシタンスを含み、前記第4キャパシタンスは、前記第1配線と前記第2配線間のキャパシタンスと、前記第1または第2配線と前記第3配線間のキャパシタンスとの和である。一部の実施例において、前記第1ないし第4配線のうち、隣接した二配線間の間隔はいずれも同一でもよい。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配された少なくとも1つのMIMキャパシタをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記MIMキャパシタの第6キャパシタンスを含みうる。前記少なくとも1つのMIMキャパシタは、前記第1導電層に電気的に連結される下部金属ラインと、前記下部金属ライン上に配された絶縁層と、前記絶縁層上に配された上部金属ラインとを含みうる。前記少なくとも1つのMIMキャパシタは、2つのMIMキャパシタを含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、前記第6キャパシタンス、及び前記2つのMIMキャパシタそれぞれに含まれた下部金属ライン間のキャパシタンスと、上部金属ライン間のキャパシタンスとの和である第7キャパシタンスを含みうる。前記2つのMIMキャパシタの上部に配され、前記下部金属ライン及び前記上部金属ラインそれぞれに電気的に連結される第3配線をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、前記第6及び第7キャパシタンス、及び前記第3配線間の第8キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配され、前記第1及び第2配線各々に電気的に連結される第3配線を含む第2導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間の第9キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、前記第1導電層の上部に配され、前記第1及び第2配線各々に絶縁される第3配線を含む第2導電層をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間のキャパシタンスと、前記第1または第2配線と上下に隣接した前記第3配線間のキャパシタンスとの和である第10キャパシタンスを含みうる。一部の実施例において、前記ゲート電極は、前記少なくとも1つの第1ゲート電極の上部に配され、前記第1電圧が印加される第1上部ゲート電極と、前記第2ゲート電極の上部に配され、前記第2電圧が印加される第2上部ゲート電極とをさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1ゲート電極と前記第1上部ゲート電極とのキャパシタンスと、前記第2ゲート電極と前記第2上部ゲート電極とのキャパシタンスとの和である第11キャパシタンスを含みうる。一部の実施例において、前記キャパシタ装置は、電源安定化用キャパシタ装置またはEMI特性改善用キャパシタ装置である。また、前記課題を解決するための本発明の他の実施例によるキャパシタ装置の製造方法は、基板に第1導電型を有する第1ウェル及び第2導電型を有する第2ウェルを形成する段階と、前記第1及び第2ウェルの上部に前記第1及び第2ウェルと絶縁される第1及び第2ゲート電極を各々形成する段階と、前記第1ウェル及び前記第2ゲート電極に第1電圧を印加して、前記第2ウェル及び前記第1ゲート電極に第2電圧を印加する段階を含み、前記キャパシタ装置のキャパシタンスは、前記第1ウェルと前記第2ウェルとの間の第1キャパシタンス、前記第1ウェルと前記第1ゲート電極とのキャパシタンスと前記第2ウェルと前記第2ゲート電極とのキャパシタンスとの和である第2キャパシタンス、及び前記第1ゲート電極と前記第2ゲート電極との間の第3キャパシタンスを含む。一部の実施例において、前記方法は、前記第1ゲート電極に電気的に連結される第1配線及び前記第2ゲート電極電気的に連結される第2配線を含む第1導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1配線と前記第2配線間の第4キャパシタンスとを含みうる。一部の実施例において、前記方法は、前記第1ウェル内に前記第2導電型を有する第1不純物領域を形成する段階と、前記第2ウェル内に前記第1導電型を有する第2不純物領域を形成する段階とをさらに含みうる。一部の実施例において、前記方法は、前記第1不純物領域に前記第2電圧を印加して、前記第2不純物領域に前記第1電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第1ウェルと前記第1不純物領域間のキャパシタンスと、前記第2ウェルと前記第2不純物領域間のキャパシタンスとの和である第5キャパシタンスを含みうる。一部の実施例において、前記方法は、前記第1不純物領域に前記第1電圧を印加し、前記第2不純物領域に前記第2電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンスを含みうる。一部の実施例において、前記第1導電層を形成する段階は、前記第1及び第2配線、前記第1及び第2不純物領域それぞれに電気的に連結される第3配線、及び前記第1及び第2ゲート電極の上部に前記第1及び第2ゲート電極と絶縁される第4配線を形成しうる。一部の実施例において、前記方法は、前記第1導電層の上部に少なくとも1つのMIMキャパシタを形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記MIMキャパシタの第6キャパシタンスを含みうる。一部の実施例において、前記方法は、前記第1導電層の上部に前記第1及び第2配線各々に電気的に連結される第3配線を含む第2導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間の第7キャパシタンスを含みうる。一部の実施例において、前記方法は、前記第1導電層の上部に前記第1及び第2配線各々に絶縁される第3配線を含む第2導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第4キャパシタンス、及び前記第3配線間のキャパシタンスと前記第1または第2配線と上下に隣接した前記第3配線間のキャパシタンスとの和である第8キャパシタンスを含みうる。一部の実施例において、前記方法は、前記第1ゲート電極の上部に第1上部ゲート電極を形成する段階と、前記第2ゲート電極の上部に第2上部ゲート電極を形成する段階と、前記第1上部ゲート電極に前記第1電圧を印加し、前記第2上部ゲート電極に前記第2電圧を印加する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1ゲート電極と前記第1上部ゲート電極とのキャパシタンスと、前記第2ゲート電極と前記第2上部ゲート電極間のキャパシタンスとの和である第9キャパシタンスを含みうる。一部の実施例において、前記基板は、前記第2導電型を有し、前記第2ウェルは前記第1ウェル内に配され、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記基板と前記第1ウェルとの間の第10キャパシタンスを含みうる。前記課題を解決するための本発明の他の実施例によるキャパシタ装置の製造方法は、第1導電型を有する基板を提供する段階と、前記基板内に第2導電型を有する第1ウェルを形成する段階と、前記基板及び前記第1ウェルの上部に前記基板及び前記第1ウェルと絶縁される第1及び第2ゲート電極を各々形成する段階と、前記基板及び前記第2ゲート電極に第1電圧を印加し、前記第1ウェル及び前記第1ゲート電極に第2電圧を印加する段階とを含み、前記キャパシタ装置のキャパシタンスは、前記基板と前記第1ウェルとの間の第1キャパシタンス、前記基板と前記第1ゲート電極とのキャパシタンスと前記第1ウェルと前記第2ゲート電極とのキャパシタンスとの和である第2キャパシタンス、及び前記第1ゲート電極と前記第2ゲート電極との間の第3キャパシタンスを含む。一部の実施例において、前記方法は、前記第1ゲート電極に電気的に連結される第1配線及び前記第2ゲート電極に電気的に連結される第2配線を含む第1導電層を形成する段階をさらに含み、前記キャパシタ装置のキャパシタンスは、前記第1ないし第3キャパシタンス、及び前記第1配線と前記第2配線間の第4キャパシタンスを含みうる。一部の実施例において、前記方法は、前記第1ウェル内に前記第2導電型を有する第1不純物領域を形成する段階と、前記第2ウェル内に前記第1導電型を有する第2不純物領域を形成する段階をさらに含みうる。本発明の一実施例によれば、基板上に互いに異なる導電型を有し、互いに異なる電圧が印加される第1及び第2ウェルを形成し、第1または第2ウェルの上部にゲート電極を形成することによって、第1及び第2ウェル間の接合キャパシタンス及び第1または第2ウェルとゲート電極との間のMOSキャパシタンスを獲得しうる。また、本発明の一実施例によれば、第1及び第2ウェルは互いに異なる導電型を有し、互いに異なる電圧が印加される第1及び第2不純物領域を各々形成することによって、第1不純物領域と第1ウェルとの接合キャパシタンスと、及び第2不純物領域と第2ウェルとの接合キャパシタンスとをさらに獲得しうる。また、本発明の一実施例によれば、第1及び第2ウェルの上部に互いに異なる電圧が印加されるゲート電極を各々形成することによって、ゲート電極間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、ゲート電極それぞれに連結される配線を形成することによって、配線間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、互いに異なる電圧が印加されるゲート電極を積層することによって、積層されたゲート電極間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、上部にMIMキャパシタをさらに形成することによって、単位面積当たりのキャパシタンスをさらに向上させうる。また、本発明の一実施例によれば、ゲート電極に連結された配線の上部に上部配線をさらに形成することによって、上部配線間のキャパシタンスをさらに獲得しうる。また、本発明の一実施例によれば、ゲート電極に連結された配線の上部に上部配線をさらに形成し、上下に隣接した配線間を絶縁させることによって、上下に隣接した配線間のキャパシタンスをさらに獲得しうる。このように本発明によれば、ゲート絶縁膜として高価で高誘電率を有した物質を利用せずとも、同じ面積で高いキャパシタンスを獲得できるので、効率及び集積度を大きく向上させうる。このようなキャパシタ装置は、電源安定化用キャパシタ装置またはEMI特性改善用キャパシタ装置として用いられる。以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。本発明の実施例は、当該技術分野で通常の知識を有する者に本発明を十分に説明するために提供されるものであり、下記実施例は多様な他の形で変形でき、本発明の範囲は下記実施例に限定されるものではない。むしろ、これら実施例は、当業者に本発明の思想を完全に伝達するために提供されるものである。以下の説明で、ある層が他の層の上に存在すると記述される時、これは、他の層の真上に存在しても、その間に第3の層が介在されても良い。また、図面で、各層の厚さや大きさは、説明の便宜及び明確のために誇張されており、図面において同じ要素には同一符号が付されている。本明細書で使われたように、用語及び/またはは、列挙された項目のうち、いずれか1つ及び1つ以上のあらゆる組合わせを含む。本明細書で使われた用語は、特定の実施例を説明するために使われ、本発明を制限するためのものではない。本明細書で使われたように、単数形態は、文脈上他の場合を明確に指していないならば、複数の形態を含みうる。また、本明細書において、包含するcomprise及び/または包含するcomprisingは、言及した形状、数字、段階、動作、部材、要素及び/またはこれらグループの存在を特定するものであり、1つ以上の他の形状、数字、動作、部材、要素及び/またはグループの存在または付加を排除するものではない。本明細書で、第1、第2などの用語が多様な部材、部品、領域、層及び/または部分を説明するために使われるが、これら部材、部品、領域、層及び/または部分は、これら用語により限定されてはならないということは自明である。これら用語は、1つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するときにのみ使われる。したがって、後述する第1部材、部品、領域、層または部分は、本発明の思想から外れずとも、第2部材、部品、領域、層または部分を指すことができる。以下、本発明の実施例は、本発明の理想的な実施例を概略的に示す図面を参照して説明する。図面において、例えば、製造技術及び/または公差toleranceによって、図示された形状の変形が予想される。したがって、本発明の実施例は、本明細書に示された領域の特定形状に制限されたと解釈されてはならず、例えば、製造上生じる形状の変化を含まねばならない。図1は、本発明の一実施例によるキャパシタ装置の一部を概略的に示すレイアウトである。図1を参照すれば、キャパシタ装置10は、蓄積モードaccumulationmodeを用いてMOSキャパシタを具現する装置であって、第1ウェル105及び第2ウェル110を有する基板に形成されうる。第1及び第2ウェル105、110には、素子分離膜により活性領域ACT1、ACT2、ACT3、ACT4が限定されうる。具体的に、第1ウェル105には、第1及び第2活性領域ACT1、ACT2が限定され、第2ウェル110には、第3及び第4活性領域ACT3、ACT4が限定されうる。第1活性領域ACT1の上部には、ゲート電極G1が配され、これにより、第1活性領域ACT1には、MOSキャパシタが形成されうる。第3活性領域ACT3の上部には、ゲート電極G2が配され、これにより、第3活性領域ACT3には、MOSキャパシタが形成されうる。本実施例において、第1活性領域ACT1の上部には、2つのゲート電極G1が配され、第3活性領域ACT3の上部には、2つのゲート電極G2が配されているが、本発明はこれに限定されない。他の実施例において、各活性領域の上部には、1つのゲート電極が配され、さらに他の実施例において、各活性領域の上部には、3つ以上のゲート電極が配されうる。第2活性領域ACT2の上部には、横方向に延びる第1導電ラインM1が配され、第2活性領域ACT2には、コンタクトプラグCP1を通じて第1導電ラインM1と連結されることによって、第1導電ラインM1の電圧が印加されうる。また、第4活性領域ACT4の上部には、横方向に延びる第2導電ラインM2が配され、第4活性領域ACT4には、コンタクトプラグCP2を通じて第2導電ラインM2と連結されることによって、第2導電ラインM2の電圧が印加されうる。第1活性領域ACT1の上部には、第2導電ラインM2に共通連結される複数の配線が互いに平行に配されうる。具体的に、第1活性領域ACT1でゲート電極G1の上部には、第1配線150aが配され、ゲート電極G1間の領域の上部には、第3配線150cが配されうる。また、第3活性領域ACT3の上部には、第1導電ラインM1に共通連結される複数の配線が互いに平行に配されうる。具体的に、第3活性領域ACT3でゲート電極G2の上部には、第2配線150bが配され、ゲート電極G2間の領域の上部には、第3配線150cが配されうる。本実施例において、キャパシタ装置10は、蓄積モードを用いてMOSキャパシタを具現するので、MOSキャパシタをなすゲートとソース間の電圧は0以下にならねばならない。したがって、第1活性領域ACT1における2つのゲート電極G1間の領域には、2つのゲート電極G1に印加される電圧と同じ電圧が印加されねばならない。このため、第1活性領域ACT1で第1及び第3配線150a、150cは、第2導電ラインM2に共通連結される。同様に、第3活性領域ACT3における2つのゲート電極G2間の領域には、2つのゲート電極G2に印加される電圧と同じ電圧が印加されねばならない。このため、第3活性領域ACT3で第2及び第3配線150b、150cは、第1導電ラインM1に共通連結される。図2は、図1のA-A’線によるキャパシタ装置を示す断面図であり、図3は、図2のキャパシタ装置を示す斜視図である。図2及び図3を参照すれば、基板100には、第1ウェル105及び第2ウェル110が形成される。具体的に、基板100に第1ウェル105が形成され、第1ウェル105内に第2ウェル110が形成されうる。これにより、基板100、第1ウェル105及び第2ウェル110は、トリプルウェル構造triplewellstructureを有することができる。第1ウェル105と第2ウェル110との境界領域には、素子分離膜115が配され、素子分離膜115により活性領域が限定されうる。第1ウェル105は、第1導電型を有し、第2ウェル110及び基板110は、第2導電型を有することができる。本実施例において、第1導電型はN型であり、第2導電型はP型であって、この際、基板100はP型基板P-SUBであり、第1ウェル105はNウェルN-WELLであり、第2ウェル110は、PウェルP-WELLである。しかし、本発明は、これに限定されず、他の実施例において、第1導電型がP型であり、第2導電型がN型である場合もあり、この際、基板100はN型基板であり、第1ウェル105はPウェルであり、第2ウェル110はNウェルでもよい。第1及び第2ウェル105、110上には、ゲート構造物120が配される。ゲート構造物120は、順次に形成されたゲート絶縁膜123及びゲート電極126を含む。この際、第1ウェル105上に配されたゲート電極126は、図1のゲート電極G1に対応し、第2ウェル110上に配されたゲート電極126は、図1のゲート電極G2に対応しうる。本実施例において、第1ウェル105上に配されたゲート電極126と第2ウェル110上に配されたゲート電極126との間隔D1は、第1ウェル105上に配された隣接したゲート電極126間の間隔D2より狭い。また、第1ウェル105上に配されたゲート電極126と第2ウェル110上に配されたゲート電極126との間隔D1は、第2ウェル110上に配された隣接したゲート電極126間の間隔D3より狭い。また、第1ウェル105上に配された隣接したゲート電極126間の間隔D2は、第2ウェル110上に配された隣接したゲート電極126間の間隔D3と実質的に同一でもよい。第1ウェル105上に配された隣接した2つのゲート構造物120間には、第1不純物領域130が配され、第1不純物領域130は、第2導電型を有した不純物を含みうる。第2ウェル110上に配された隣接した2つのゲート構造物120間には、第2不純物領域135が配され、第2不純物領域135は、第1導電型を有した不純物を含みうる。本実施例において、第1導電型はN型であり、第2導電型はP型である。第1不純物領域130はP型不純物領域であり、第2不純物領域135はN型不純物領域である。また、本実施例において、第1ウェル105内に1つの第1不純物領域130が配され、第2ウェル110内に1つの第2不純物領域135が配される形態について示したが、本発明はこれに限定されない。他の実施例において、各ウェル内には、2つ以上の不純物領域が配されうる。ゲート電極126、第1及び第2不純物領域130、135の上部には、第1配線150a、第2配線150b及び第3配線150cを含む第1導電層150が配されうる。具体的に、第1ウェル105上に配されたゲート電極126の上部には、第1配線150aが各々配され、第2ウェル110上に配されたゲート電極126の上部には、第2配線150bが各々配され、第1及び第2不純物領域130、135の上部には、第3配線150cが各々配されうる。第1ないし第3配線150a、150b、150cは、コンタクトプラグ140を通じて各々ゲート電極126、第1及び第2不純物領域130、135に連結されうる。本実施例において、第1配線150aと隣接した第2配線150bとの間隔D4は、第1配線150aと隣接した第3配線150cとの間隔D5より狭い。また、第1配線150aと隣接した第2配線150bとの間隔D4は、第2配線150bと隣接した第3配線150cとの間隔D6より狭い。また、第1配線150aと隣接した第3配線150cとの間隔D5は、第2配線150bと隣接した第3配線150c間の間隔D6と実質的に同一でもよい。第1ウェル105の上部に配された第1配線150a及び第3配線150cは、図1の第2導電ラインM2に連結され、第2電圧が印加されうる。また、第2ウェル110の上部に配された第2配線150b及び第3配線150cは、図1の第1導電ラインM1に連結され、第1電圧が印加されうる。本実施例において、第1電圧は負の電圧-であり、第2電圧は正の電圧であり、以下では、第1電圧を負の電圧-とし、第2電圧を正の電圧とする。しかし、本発明は、これに限定されず、他の実施例において、第1電圧が正の電圧であり、第2電圧が負の電圧である場合もある。このように、第1ウェル105には負の電圧-が印加され、第2ウェル110には正の電圧が印加される。また、第1不純物領域130には、正の電圧が印加され、第2不純物領域135には負の電圧-が印加される。また、第1ウェル105上に配されたゲート電極126には正の電圧が印加され、第2ウェル110上に配されたゲート電極126には負の電圧-が印加される。したがって、相互に隣接する第1ウェル105と第2ウェル110とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能し、相互に隣接する基板100と第1ウェル105とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域130と第1ウェル105とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域135と第2ウェル110とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル105とその上部に配されたゲート電極126とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜123が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル110とその上部に配されたゲート電極126とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜123が存在するので、第2MOSキャパシタとして機能しうる。また、相互に隣接する第1ウェル105及び第2ウェル110の上部に配されたゲート電極126は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1配線150aと第2配線150bとは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。したがって、キャパシタ装置10の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1及び第2MIMキャパシタのキャパシタンスの和に相等する。従来のキャパシタ装置は、基板上にゲート電極を配することによって、複数のMOSキャパシタを形成し、複数のMOSキャパシタを並列に連結して所定のキャパシタンスが得られた。したがって、大容量のキャパシタンスが要求される場合には、さらに多数のMOSキャパシタを並列に連結せねばならないので、さらに多くの面積が要求され、これによって費用が増加した。また、従来のキャパシタ装置は、単位面積当たりのMOSキャパシタのキャパシタンスを向上させるために、ゲート絶縁膜として高誘電率high-k物質を利用した。高電圧に耐えるようにゲート絶縁膜の厚さを厚く設定する場合、高誘電率物質をゲート絶縁膜として利用することによって、費用が多くなる問題点があった。本実施例によるキャパシタ装置10は、基板100に互いに異なる導電型を有し、互いに異なる電圧が印加される第1及び第2ウェル105、110を形成し、第1及び第2ウェル105、110上にゲート電極126を形成することによって、同じ面積で第1及び第2ウェル105、110とゲート電極126間のMOSキャパシタンスだけではなく、第1ウェル105と第2ウェル110との接合キャパシタンスも得られる。また、本実施例によるキャパシタ装置10は、第1及び第2ウェル105、110内に互いに異なる導電型を有し、互いに異なる電圧が印加される第1及び第2不純物領域130、135を各々形成することによって、同じ面積で第1ウェル105と第1不純物領域130との、そして、第2ウェル110と第2不純物領域135との接合キャパシタンスがさらに得られる。また、本実施例によるキャパシタ装置10は、第1及び第2ウェル105、110上に互いに異なる電圧が印加されるゲート電極126を各々形成することによって、同じ面積で隣接したゲート電極126間のMIMキャパシタンスがさらに得られる。また、キャパシタ装置10は、第1及び第2配線150a、150b間に互いに異なる電圧を印加することによって、同じ面積で隣接した第1及び第2配線150a、150b間のMIMキャパシタンスがさらに得られる。このように、本実施例によるキャパシタ装置10は、従来のキャパシタ装置のようにゲート絶縁膜として高誘電率物質などを利用せずとも、同じ面積かつ少ない費用ではるかに大きなキャパシタンスが得られるので、蓄電効率及び集積度を向上させうる。図4Aないし図4Fは、図2のキャパシタ装置の製造方法を示す断面図である。図4Aを参照すれば、まず基板100を準備する。この際、基板100は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン-オン-絶縁体silicon-on-insulator、シリコン-オン-サファイアsilicon-on-sapphire、ゲルマニウム、シリコン-ゲルマニウム及びガリウム-砒素ガリウム-arsenideのうち、いずれか1つを含みうる。本実施例において、基板100はP型半導体基板である。基板100の全面に第1導電型を有した不純物を注入して第1ウェル105を形成する。次いで、フォトレジスト工程を用いて第1ウェル105の一部領域に第2導電型を有した不純物を注入して、第2ウェル110を形成する。本実施例において、第1導電型はN型であり、第2導電型はP型でありうる。したがって、第1導電型を有した不純物はN型不純物として、例えば、燐P、砒素AsまたはアンチモンSbであり、第2導電型を有した不純物は、P型不純物として、例えば、ボロンB、ガリウムGaまたはインジウムInである。第1及び第2ウェル105、110が形成された基板100に活性領域を限定する素子分離膜115を形成する。この際、素子分離膜105は、例えば、STIshallowtrenchisolation工程などによって形成されうる。図4Bを参照すれば、第1及び第2ウェル105、110上にゲート絶縁膜123及びゲート電極126を順次に積層し、積層されたゲート絶縁膜123及びゲート電極126をパターニングしてゲート構造物120を形成する。ここで、ゲート絶縁膜123は、シリコン酸化物SiO2、シリコン窒化物Si3N4、シリコン窒化物SiON、ハフニウム酸化物HfO2、ハフニウムシリコン酸化物HfSixOy、アルミニウム酸化物Al2O3、及びジルコニウム酸化物ZrO2のうち、いずれか1つまたはそれ以上を含む単一層または複合層である。また、ゲート電極126は、ポリシリコン、アルミニウムAl、金Au、ベリリウムBe、ビスマスBi、コバルトCo、ハフニウムHf、インジウムIn、マンガンMn、モリブデンMo、ニッケルNi、鉛Pb、パラジウムPd、白金Pt、ロジウムRh、レニウムRe、ルテニウムRu、タンタルTa、テルルTe、チタンTi、タングステンW、亜鉛Zn、ジルコニウムZr、これらの窒化物、及びこれらのシリサイドのうち、いずれか1つまたはそれ以上を含む単一層または複合層である。図4Cを参照すれば、ゲート構造物120が形成された基板100の全面に第1絶縁層129を形成し、その上部に第2ウェル110内において隣接した2つのゲート構造物120間の領域を露出させる第1フォトレジストPR1パターンを形成する。次いで、第1フォトレジストPR1パターンにより露出された第1絶縁層129をエッチングし、高濃度のN型不純物を注入することによって、第2不純物領域135を形成する。次いで、第1フォトレジストPR1パターンを除去する。この際、N型不純物は、例えば、燐P、砒素AsまたはアンチモンSbである。図4Dを参照すれば、ゲート構造物120が形成された基板100の全面に第1絶縁層129を形成し、その上部に第1ウェル105内において隣接した2つのゲート構造物120間の領域を露出させる第2フォトレジストPR2パターンを形成する。次いで、第2フォトレジストPR2パターンにより露出された第1絶縁層129をエッチングし、高濃度のP型不純物を注入することによって、第1不純物領域130を形成する。次いで、第2フォトレジストPR2パターンを除去する。この際、P型不純物は、例えば、ボロンB、ガリウムGaまたはインジウムInである。このように、本実施例では、第2不純物領域135をまず形成し、次いで第1不純物領域130を形成する。しかし、本発明はこれに限定されず、他の実施例において、第1不純物領域130をまず形成し、次いで第2不純物領域135を形成しても良い。図4Eを参照すれば、第1及び第2不純物領域130、135が形成された基板110の全面に第2絶縁層145を形成する。次いで、ゲート電極126、第1及び第2不純物領域130、135それぞれの一部を露出させるコンタクトホール図示せずを形成し、コンタクトホールを金属物質で埋込むことによって、コンタクトプラグ140を形成する。ここで、金属物質は、例えば、タングステンWでもよい。図4Fを参照すれば、コンタクトプラグ140それぞれに連結される第1ないし第3配線150a、150b、150cを含む第1導電層150を形成する。この際、第1ウェル105の上部に配された第1配線150a及び第3配線150cには、図1の第2導電ラインM2に連結されて第2電圧、すなわち、正の電圧が印加される。また、第2ウェル110の上部に配された第2配線150b及び第3配線150cには、図1の第1導電ラインM1に連結されて第1電圧、すなわち、負の電圧-が印加される。ここで、第1ないし第3配線150a、150b、150cは、例えば、アルミニウムまたは銅を含む。図5は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。図5を参照すれば、キャパシタ装置10’は、反転inversionモードを用いてMOSキャパシタを具現する装置であって、図1に図示されたキャパシタ装置10と類似した構成を有する。したがって、本実施例によるキャパシタ装置10’に含まれた各構成要素は、図1のキャパシタ装置10に対応する構成要素と同じ参照符号で表示する。以下、本実施例によるキャパシタ装置10’と図1のキャパシタ装置10とにおいて、同じ構成要素についての説明は省略し、差異点を中心に説明する。第1活性領域ACT1の上部には、第2導電ラインM2に共通連結される複数の配線が互いに平行に配されうる。具体的に、第1活性領域ACT1でゲート電極G1の上部には、第1配線155aが配され、ゲート電極G1間の領域の上部には、第3配線155cが配されうる。また、第3活性領域ACT3の上部には、第1導電ラインM1に共通連結される複数の配線が互いに平行に配されうる。具体的に、第3活性領域ACT3でゲート電極G2の上部には、第2配線155bが配され、ゲート電極G2間の領域の上部には、第3配線155cが配されうる。本実施例において、キャパシタ装置10’は、反転モードを用いてMOSキャパシタを具現するので、MOSキャパシタをなすゲートとソース間の電圧は、MOSキャパシタの臨界電圧Vth以上にならねばならない。したがって、第1活性領域ACT1における2つのゲート電極G1間の領域には、2つのゲート電極G1に印加される電圧と異なる電圧が印加されねばならない。このため、第1活性領域ACT1における第1配線155aは、第2導電ラインM2に共通連結され、第3配線155cは、第1導電ラインM1に連結される。同様に、第3活性領域ACT3における2つのゲート電極G2間の領域には、2つのゲート電極G2に印加される電圧と異なる電圧が印加されねばならない。このため、第3活性領域ACT3において第2配線155bは、第1導電ラインM1に共通連結され、第3配線155cは、第2導電ラインM2に連結される。図6は、図5のB-B’線によるキャパシタ装置を示す断面図である。図6を参照すれば、本実施例によるキャパシタ装置10’に含まれた各構成要素は、図2のキャパシタ装置10に対応する構成要素と同じ参照符号により表示する。以下、本実施例によるキャパシタ装置10’と図2のキャパシタ装置10で、同じ構成要素についての説明は省略し、差異点を中心に説明する。ゲート電極126、第1及び第2不純物領域130、135の上部には、第1配線155a、第2配線155b及び第3配線155cを含む第1導電層155が配される。具体的に、第1ウェル105上に配されたゲート電極126の上部には、第1配線155aが各々配され、第2ウェル110上に配されたゲート電極126の上部には、第2配線155bが各々配され、第1及び第2不純物領域130、135の上部には、第3配線155cが各々配される。第1ないし第3配線155a、155b、155cは、コンタクトプラグ140を通じて各々ゲート電極126、第1及び第2不純物領域130、135に連結される。本実施例において、第1配線155aと隣接した第2配線155b間の間隔D4は、第1配線155aと隣接した第3配線155c間の間隔D5、及び第2配線155bと隣接した第3配線150c間の間隔D6と実質的にいずれも同一でもよい。第1配線155a及び第2不純物領域135に連結された第3配線155cは、図5の第2導電ラインM2に連結され、第2電圧が印加されうる。また、第2配線155b及び第1不純物領域130に連結された第3配線155cは、図5の第1導電ラインM1に連結され、第1電圧が印加されうる。本実施例において、第1電圧は負の電圧-であり、第2電圧は正の電圧であり、以下、第1電圧を負の電圧-とし、第2電圧を正の電圧とする。しかし、本発明は、これに限定されず、他の実施例において、第1電圧が正の電圧であり、第2電圧が負の電圧である場合もある。このように、第1ウェル105には、負の電圧-が印加され、第2ウェル110には、正の電圧が印加される。また、第1不純物領域130には、負の電圧-が印加され、第2不純物領域135には、正の電圧が印加される。また、第1ウェル105上に配されたゲート電極126には、正の電圧が印加され、第2ウェル110上に配されたゲート電極126には負の電圧-が印加される。したがって、相互に隣接する第1ウェル105と第2ウェル110とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能する。また、相互に隣接する基板100と第1ウェル105とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。一方、相互に隣接する第1不純物領域130と第1ウェル105とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。また、第2不純物領域135と第2ウェル110とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。また、第1ウェル105とその上部に配されたゲート電極126とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜123が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル110とその上部に配されたゲート電極126とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜123が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル105及び第2ウェル110の上部に配された、相互に隣接するゲート電極126は、互いに異なる電圧が印加され、その間には、絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1ないし第3配線155a、155b、155cのうち、隣接した二配線は、互いに異なる電圧が各々印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。したがって、キャパシタ装置10’の全体キャパシタンスは、第1及び第2接合キャパシタ、第1及び第2MOSキャパシタ、及び第1及び第2MIMキャパシタのキャパシタンスの和に相等する。図7は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。図7を参照すれば、キャパシタ装置20は、蓄積モードを用いてMOSキャパシタを具現する装置であって、第1ウェル205及び第2ウェル210を有する基板に形成されうる。第1及び第2ウェル205、210には、素子分離膜により活性領域ACT1、ACT2、ACT3、ACT4が限定されうる。具体的に、第1ウェル205には、第1及び第2活性領域ACT1、ACT2が限定され、第2ウェル210には、第3及び第4活性領域ACT3、ACT4が限定されうる。第1活性領域ACT1の上部には、ゲート電極G1が配され、これにより、第1活性領域ACT1には、MOSキャパシタが形成されうる。第3活性領域ACT3の上部には、ゲート電極G2が配され、これにより、第3活性領域ACT3には、MOSキャパシタが形成されうる。本実施例において、第1活性領域ACT1の上部には、2つのゲート電極G1が配され、第3活性領域ACT3の上部には、2つのゲート電極G2が配されたが、本発明は、これに限定されない。他の実施例において、各活性領域の上部には、1つのゲート電極が配され、さらに他の実施例において、各活性領域の上部には、3つ以上のゲート電極が配されうる。第2活性領域ACT2の上部には、横方向に延びる第1導電ラインM1が配され、第2活性領域ACT2には、コンタクトプラグCP1を通じて第1導電ラインM1と連結されることによって、第1導電ラインM1の電圧が印加されうる。また、第4活性領域ACT4の上部には、横方向に延びる第2導電ラインM2が配され、第4活性領域ACT4には、コンタクトプラグCP2を通じて第2導電ラインM2と連結されることによって、第2導電ラインM2の電圧が印加されうる。第1活性領域ACT1の上部には、複数の配線が互いに平行に配されうる。具体的に、第1活性領域ACT1において、ゲート電極G1の上部には、第2導電ラインM2に共通連結される第1配線250a及び第1導電ラインM1に共通連結される第4配線250dが配され、ゲート電極G1間の領域の上部には、第2導電ラインM2に連結される第3配線250cが配されうる。この際、第1及び第3配線250a、250cは、コンタクトプラグ240を通じてゲート電極G1及びゲート電極G1間の領域に各々連結され、第4配線250dはゲート電極G1と絶縁されうる。また、第3活性領域ACT3の上部には、複数の配線が互いに平行に配されうる。具体的に、第3活性領域ACT3において、ゲート電極G2の上部には、第1導電ラインM1に共通連結される第2配線250b及び第2導電ラインM2に共通連結される第4配線250dが配され、ゲート電極G2間の領域の上部には、第1導電ラインM1に連結される第3配線250cが配されうる。この際、第2及び第3配線250b、250cは、コンタクトプラグ240を通じてゲート電極G2及びゲート電極G2間の領域に各々連結され、第4配線250dはゲート電極G2と絶縁されうる。本実施例において、キャパシタ装置20は、蓄積モードを用いてMOSキャパシタを具現するので、MOSキャパシタをなすゲートとソース間の電圧は0以下にならねばならない。したがって、第1活性領域ACT1において、2つのゲート電極G1間の領域には、2つのゲート電極G1に印加される電圧と同じ電圧が印加されねばならない。このため、第1活性領域ACT1における第1及び第3配線250a、250cは、第2導電ラインM2に共通連結される。同様に、第3活性領域ACT3において、2つのゲート電極G2間の領域には、2つのゲート電極G2に印加される電圧と同じ電圧が印加されねばならない。このため、第3活性領域ACT3において第2及び第3配線250b、250cは、第1導電ラインM1に共通連結される。図8は、図7のC-C’線によるキャパシタ装置を示す断面図であり、図9は、図8のキャパシタ装置を示す斜視図である。図8及び図9を参照すれば、基板200には、第1ウェル205及び第2ウェル210が形成される。具体的に、基板200に第1ウェル205が形成され、第1ウェル205内に第2ウェル210が形成されうる。これにより、基板200、第1ウェル205及び第2ウェル210は、トリプルウェル構造を有することができる。第1ウェル205と第2ウェル210との境界領域には、素子分離膜215が配され、素子分離膜215により活性領域が限定されうる。第1ウェル205は、第1導電型を有し、第2ウェル210及び基板210は、第2導電型を有することができる。本実施例において、第1導電型はN型で、第2導電型はP型であり、この際、基板200は、P型基板P-SUBであり、第1ウェル205はNウェルN-WELLであり、第2ウェル210はPウェルP-WELLでありる。しかし、本発明はこれに限定されず、他の実施例において、第1導電型がP型であり、第2導電型がN型である場合もあり、この際、基板200はN型基板であり、第1ウェル205はPウェルであり、第2ウェル210はNウェルでもよい。第1及び第2ウェル205、210上には、ゲート構造物220が配されうるが、ゲート構造物220は順次に形成されたゲート絶縁膜223及びゲート電極226を含みうる。この際、第1ウェル205上に配されたゲート電極226は、図7のゲート電極G1に対応し、第2ウェル210上に配されたゲート電極226は、図7のゲート電極G2に対応する。本実施例において、第1ウェル205上に配されたゲート電極226と第2ウェル210上に配されたゲート電極226間の間隔D1は、第1ウェル205上に配された隣接したゲート電極226間の間隔D2より狭い。また、第1ウェル205上に配されたゲート電極226と第2ウェル210上に配されたゲート電極226間の間隔D1は、第2ウェル210上に配された隣接したゲート電極226間の間隔D3より狭い。さらに、第1ウェル205上に配された隣接したゲート電極226間の間隔D2は、第2ウェル210上に配された隣接したゲート電極226間の間隔D3と実質的に同一でもよい。第1ウェル205上に配された隣接した2つのゲート構造物220間には、第1不純物領域230が配される。第1不純物領域230は、第2導電型を有した不純物を含みうる。第2ウェル210上に配された隣接した2つのゲート構造物220間には、第2不純物領域235が配される。第2不純物領域235は、第1導電型を有した不純物を含みうる。本実施例において、第1導電型はN型であり、第2導電型はP型である。第1不純物領域230はP型不純物領域であり、第2不純物領域235はN型不純物領域でもよい。また、本実施例において、第1ウェル205内に1つの第1不純物領域230が配され、第2ウェル210内に1つの第2不純物領域235が配されると示されたが、本発明はこれに限定されない。他の実施例において、各ウェル内には2つ以上の不純物領域が配されうる。ゲート電極226、第1及び第2不純物領域230、235の上部には、第1配線250a、第2配線250b、第3配線250c及び第4配線250dを含む第1導電層250が配されうる。具体的に、第1配線250aは、第1ウェル205上に配されたゲート電極226の上部に各々配され、第2配線250bは、第2ウェル210上に配されたゲート電極226の上部に各々配される。また、第3配線250cは、第1及び第2不純物領域230、235の上部に各々配される。この際、第1ないし第3配線250a、250b、250cは、第1コンタクトプラグ240を通じて各々ゲート電極226、第1及び第2不純物領域230、235に連結されうる。また、第4配線250dは、第1ウェル205の上部で第1配線250aと第3配線250cとの間、そして、第2ウェル210の上部で第2配線250bと第3配線250cとの間に配される。この際、第4配線250dは、ゲート電極226に電気的に連結されない。本実施例において、第1ないし第4配線250a、250b、250c、250d間の間隔は、実質的にいずれも同一でもよい。第1ウェル205の上部に配された第1配線250a及び第3配線250c及び第2ウェル210の上部に配された第4配線250dは、図7の第2導電ラインM2に連結され、第2電圧が印加されうる。また、第2ウェル210の上部に配された第2配線250b及び第3配線250c及び第1ウェル205の上部に配された第4配線250dは、図7の第1導電ラインM1に連結され、第1電圧が印加されうる。本実施例において、第1電圧は負の電圧-であり、第2電圧は正の電圧である。しかし、本発明は、これに限定されず、他の実施例において、第1電圧が正の電圧であり、第2電圧が負の電圧である場合もある。このように、第1ウェル205には負の電圧-が印加され、第2ウェル210には正の電圧が印加されうる。また、第1不純物領域230には正の電圧が印加され、第2不純物領域235には負の電圧-が印加されうる。また、第1ウェル205上に配されたゲート電極226には正の電圧が印加され、第2ウェル210上に配されたゲート電極226には負の電圧-が印加されうる。したがって、相互に隣接する第1ウェル205と第2ウェル210とは、互いに異なる電圧が印加されるので、第1接合キャパシタをとして機能する。また、相互に隣接する基板200と第1ウェル205とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域230と第1ウェル205とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域235と第2ウェル210とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル205とその上部に配されたゲート電極226とは、互いに異なる電圧が印加され、その間には、ゲート絶縁膜223が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル210とその上部に配されたゲート電極226とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜223が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル205及び第2ウェルの上部に配された、相互に隣接するゲート電極226は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。さらに、第1ないし第4配線250a、250b、250c、250dのうち、隣接した2つの配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。したがって、キャパシタ装置20の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1及び第2MIMキャパシタのキャパシタンスの和に相等する。図2に図示されたキャパシタ装置10とは異なって、本実施例によるキャパシタ装置20では、第1不純物領域230に連結される250cと、ゲート電極226に各々連結される第1配線250aとの間に異なる電圧が印加される第4配線250dを形成し、第2不純物領域235に連結される250cと、ゲート電極226に各々連結される第2配線250bとの間に異なる電圧が印加される第4配線250dを形成することによって、第1導電層250に含まれた配線間の第2MIMキャパシタンスをさらに増加させうる。図10Aないし図10Fは、図8のキャパシタ装置の製造方法を示す断面図である。図10Aを参照すれば、まず基板200を準備する。この際、基板200は、半導体基板であるが、例えば、半導体基板は、シリコン、シリコン-オン-絶縁体、シリコン-オン-サファイア、ゲルマニウム、シリコン-ゲルマニウム及びガリウム-砒素のうち、いずれか1つを含みうる。本実施例において、基板200はP型半導体基板でもよい。基板200の全面に第1導電型を有した不純物を注入して、第1ウェル205を形成する。次いで、フォトレジスト工程を用いて第1ウェル205の一部領域に第2導電型を有した不純物を注入して、第2ウェル210を形成する。本実施例において、第1導電型はN型であり、第2導電型はP型である。したがって、第1導電型を有した不純物は、N型不純物として、例えば、燐P、砒素AsまたはアンチモンSbであり、第2導電型を有した不純物は、P型不純物として、例えば、ボロンB、ガリウムGaまたはインジウムInである。第1及び第2ウェル205、210が形成された基板200に活性領域を限定する素子分離膜215を形成する。この際、素子分離膜205は、例えば、STI工程により形成されうる。図10Bを参照すれば、第1及び第2ウェル205、210上にゲート絶縁膜223及びゲート電極226を順次に積層し、積層されたゲート絶縁膜223及びゲート電極226をパターニングしてゲート構造物220を形成する。ここで、ゲート絶縁膜223は、シリコン酸化物SiO2、シリコン窒化物Si3N4、シリコン酸窒化物SiON、ハフニウム酸化物HfO2、ハフニウムシリコン酸化物HfSixOy、アルミニウム酸化物Al2O3、及びジルコニウム酸化物ZrO2のうち、いずれか1つまたはそれ以上を含む単一層または複合層である。また、ゲート電極226は、ポリシリコン、アルミニウムAl、金Au、ベリリウムBe、ビスマスBi、コバルトCo、ハフニウムHf、インジウムIn、マンガンMn、モリブデンMo、ニッケルNi、鉛Pb、パラジウムPd、白金Pt、ロジウムRh、レニウムRe、ルテニウムRu、タンタルTa、テルルTe、チタンTi、タングステンW、亜鉛Zn、ジルコニウムZr、これらの窒化物、及びこれらのシリサイドのうち、いずれか1つまたはそれ以上を含む単一層または複合層である。図10Cを参照すれば、ゲート構造物220が形成された基板200の全面に第1絶縁層229を形成し、その上部に第2ウェル210内で隣接した2つのゲート構造物220間の領域を露出させる、第1フォトレジストPR1パターンを形成する。次いで、第1フォトレジストPR1パターンにより露出された第1絶縁層229をエッチングし、高濃度のN型不純物を注入することによって、第2不純物領域235を形成する。次いで、第1フォトレジストPR1パターンを除去する。この際、N型不純物は、例えば、燐P、砒素AsまたはアンチモンSbである。図10Dを参照すれば、ゲート構造物220が形成された基板200の全面に第1絶縁層229を形成し、その上部に第1ウェル205内で隣接した2つのゲート構造物220間の領域を露出させ、第2フォトレジストPR2パターンを形成する。次いで、第2フォトレジストPR2パターンにより露出された第1絶縁層229をエッチングし、高濃度のP型不純物を注入することによって、第1不純物領域230を形成する。次いで、第2フォトレジストPR2パターンを除去する。この際、P型不純物は、例えば、ボロンB、ガリウムGaまたはインジウムInである。このように、本実施例では、第2不純物領域235を先に形成し、次いで第1不純物領域230を形成した。しかし、本発明は、これに限定されず、他の実施例として、第1不純物領域230をまず形成し、次いで第2不純物領域235を形成しても良い。図10Eを参照すれば、第1及び第2不純物領域230、235が形成された基板210の全面に第2絶縁層245を形成する。次いで、ゲート電極226、第1及び第2不純物領域230、235それぞれの一部を露出させるコンタクトホール図示せずを形成し、コンタクトホールを金属物質で埋込むことによって、コンタクトプラグ240を形成する。ここで、金属物質は、例えば、タングステンWである。図10Fを参照すれば、コンタクトプラグ240それぞれに連結される第1ないし第3配線250a、250b、250c及びゲート電極226と絶縁される第4配線250dを含む第1導電層250を形成する。この際、第1ウェル205の上部に配された第1配線250a及び第3配線250c、及び第2ウェル210の上部に配された第4配線250dには、図7の第2導電ラインM2に連結されて第2電圧、すなわち、正の電圧が印加される。また、第2ウェル210の上部に配された第2配線250b及び第3配線250c、及び第1ウェル205の上部に配された第4配線250dには、図7の第1導電ラインM1に連結されて第1電圧、すなわち、負の電圧-が印加される。ここで、第1ないし第4配線250a、250b、250c、250dは、例えば、アルミニウムまたは銅から形成されうる。図11は、本発明の他の実施例によるキャパシタ装置の一部を示すレイアウトである。図11を参照すれば、キャパシタ装置20’は、反転モードを用いてMOSキャパシタを具現する装置であって、図7に図示されたキャパシタ装置20と類似した構成を有する。したがって、本実施例によるキャパシタ装置20’に含まれた各構成要素は、図7のキャパシタ装置20に対応する構成要素と同じ参照符号で表示する。以下、本実施例によるキャパシタ装置20’と図7のキャパシタ装置20とに関し、同じ構成要素についての説明は省略し、差異点を中心に説明する。第1活性領域ACT1の上部には、複数の配線が互いに平行に配されうる。具体的に、第1活性領域ACT1で、ゲート電極G1の上部には、第2導電ラインM2に共通連結される第1配線255a及び第1導電ラインM1に共通連結される第4配線255dが配される。また、ゲート電極G1間の領域の上部には、第1導電ラインM1に連結される第3配線255cが配される。この際、第1及び第3配線255a、255cは、コンタクトプラグ240を通じてゲート電極G1及びゲート電極G1間の領域に各々連結され、第4配線255dは、ゲート電極G1と絶縁されうる。また、第3活性領域ACT3の上部には、複数の配線が互いに平行に配される。具体的に、第3活性領域ACT3において、ゲート電極G2の上部には、第1導電ラインM1に共通連結される第2配線255b及び第2導電ラインM2に共通連結される第4配線255dが配される。ゲート電極G2間の領域の上部には、第2導電ラインM2に連結される第3配線255cが配される。この際、第2及び第3配線255b、255cは、コンタクトプラグ240を通じてゲート電極G2及びゲート電極G2間の領域に各々連結され、第4配線255dは、ゲート電極G2と絶縁されうる。本実施例において、キャパシタ装置20’は、反転モードを用いてMOSキャパシタを具現するので、MOSキャパシタをなすゲートとソース間の電圧は、MOSキャパシタの臨界電圧Vth以上にならねばならない。したがって、第1活性領域ACT1において、2つのゲート電極G1間の領域には、2つのゲート電極G1に印加される電圧と異なる電圧が印加されねばならない。このため、第1活性領域ACT1における第1配線255aは、第2導電ラインM2に共通連結され、第3配線255cは、第1導電ラインM1に連結される。同様に、第3活性領域ACT3において、2つのゲート電極G2間の領域には、2つのゲート電極G2に印加される電圧と異なる電圧が印加されねばならない。このため、第3活性領域ACT3における第2配線255bは、第1導電ラインM1に共通連結され、第3配線255cは、第2導電ラインM2に連結される。図12は、図11のD-D’線によるキャパシタ装置を示す断面図である。図12を参照すれば、本実施例によるキャパシタ装置20’に含まれた各構成要素は、図8のキャパシタ装置20に対応する構成要素と同じ参照符号により表示する。以下、本実施例によるキャパシタ装置20’と図8のキャパシタ装置20とに関し、同じ構成要素についての説明は省略し、差異点を中心に説明する。ゲート電極226、第1及び第2不純物領域230、235の上部には、第1配線255a、第2配線255b、第3配線255c及び第4配線255dを含む第1導電層255が配される。具体的に、第1配線255aは、第1ウェル205上に配されたゲート電極226の上部に各々配され、第2配線255bは、第2ウェル210上に配されたゲート電極226の上部に各々配される。また、第3配線255cは、第1及び第2不純物領域230、235の上部に配される。この際、第1ないし第3配線255a、255b、255cは、第1コンタクトプラグ240を通じて各々ゲート電極226、第1及び第2不純物領域230、235に連結される。また、第4配線255dは、第1ウェル205の上部で第1配線255aと第3配線255cとの間に、そして、第2ウェル210の上部で第2配線255bと第3配線255cとの間に配される。この際、第4配線255dは、ゲート電極226に電気的に連結されない。本実施例において、第1ないし第4配線255a、255b、255c、255d間の間隔は、実質的にいずれも同一でもよい。第1ウェル205の上部に配された第1配線255a及び第2ウェル210の上部に配された第3配線255c及び第4配線255dは、図11の第2導電ラインM2に連結され、第2電圧が印加されうる。また、第2ウェル210の上部に配された第2配線255bと、第1ウェル205の上部に配された第3配線255cと第4配線255dとは、図11の第1導電ラインM1に連結され、第1電圧が印加されうる。本実施例において、第1電圧は負の電圧-であり、第2電圧は正の電圧であり、以下、第1電圧を負の電圧-とし、第2電圧を正の電圧とする。しかし、本発明はこれに限定されず、他の実施例において、第1電圧が正の電圧であり、第2電圧が負の電圧である場合もある。このように、第1ウェル205には、負の電圧-が印加され、第2ウェル210には、正の電圧が印加されうる。また、第1不純物領域230には、負の電圧-が印加され、第2不純物領域235には、正の電圧が印加されうる。また、第1ウェル205上に配されたゲート電極226には、正の電圧が印加され、第2ウェル210上に配されたゲート電極226には、負の電圧-が印加されうる。したがって、相互に隣接する第1ウェル205と第2ウェル210とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能する。また、相互に隣接する基板200と第1ウェル205とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。一方、相互に隣接する第1不純物領域230と第1ウェル205とは、同じ電圧が印加されるので、接合キャパシタとしては機能せず、相互に隣接する第2不純物領域235と第2ウェル210とは、同じ電圧が印加されるので、接合キャパシタとしては機能しない。また、第1ウェル205とその上部に配されたゲート電極226とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜223が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル210とその上部に配されたゲート電極226とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜223が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル205及び第2ウェル210の上部に配された、相互に隣接するゲート電極226は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。さらに、第1配線255aと第2配線255b、第1配線255aと第4配線255d、そして、第2配線255bと第4配線255dは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。したがって、キャパシタ装置20’の全体キャパシタンスは、第1及び第2接合キャパシタ、第1及び第2MOSキャパシタ、及び第1及び第2MIMキャパシタのキャパシタンスの和に相等する。図13は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図14は、図13のキャパシタ装置を示す斜視図である。図13及び図14を参照すれば、キャパシタ装置30は、図2に図示されたキャパシタ装置10の変形実施例であって、以下ではキャパシタ装置10に対応する構成要素についての詳細な説明は省略する。具体的に、図2に示されたキャパシタ装置10は、ゲート電極126を含む単一ゲート構造を有する一方、本実施例によるキャパシタ装置30は、積層された下部ゲート電極325及び上部ゲート電極335を含む二重ゲート構造を有する。しかし、本発明はこれに限定されず、他の実施例において、キャパシタ装置30は、積層された3つ以上のゲート電極を含む多重ゲート構造を有しうる。本実施例において、第1ウェル305には負の電圧-が印加され、第2ウェル310には正の電圧が印加されうる。また、第1不純物領域340には正の電圧が印加され、第2不純物領域345には負の電圧-が印加されうる。また、第1ウェル405上に配された下部ゲート電極325には正の電圧が印加され、上部ゲート電極335には負の電圧-が印加されうる。また、第2ウェル210上に配された下部ゲート電極325には負の電圧-が印加され、上部ゲート電極335には正の電圧が印加されうる。これにより、相互に隣接する第1ウェル305と第2ウェル310とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能し、相互に隣接する基板300と第1ウェル305とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域340と第1ウェル305とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域345と第2ウェル310とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル305とその上部に配された下部ゲート電極325とは、互いに異なる電圧が印加され、その間には、第1ゲート絶縁膜320が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル310とその上部に配された下部ゲート電極325とは、互いに異なる電圧が印加され、その間には、第1ゲート絶縁膜320が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル305及び第2ウェル310のの上部に配された、相互に隣接する下部ゲート電極325は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1ウェル305及び第2ウェル310の上部に配された、相互に隣接する上部ゲート電極335は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。そして、上部ゲート電極335と下部ゲート電極325とは、互いに異なる電圧が印加され、その間には、第2ゲート絶縁膜330が存在するので、第3MIMキャパシタとして機能しうる。そして、第1ないし第3配線350a、350b、350cのうち、隣接した二配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第4MIMキャパシタとして機能しうる。したがって、キャパシタ装置30の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1ないし第4MIMキャパシタのキャパシタンスの和に相等する。図2に図示されたキャパシタ装置10と比較すると、本実施例によるキャパシタ装置30の全体キャパシタンスは、二重ゲート構造を利用することによって、上部ゲート電極335と下部ゲート電極325との間のキャパシタンス、及び横方向に隣接した下部ゲート電極325同士及び上部ゲート電極335同士間のキャパシタンスをさらに獲得しうる。図示されていないが、キャパシタ装置30は、図6に示されたキャパシタ装置10’、図8に図示されたキャパシタ装置20、または図12に図示されたキャパシタ装置20’の変形実施例として具現されうる。図15は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図16は、図15のキャパシタ装置を示す斜視図である。図15及び図16を参照すれば、キャパシタ装置40は、図8に図示されたキャパシタ装置20の変形実施例であって、以下では対応する同一の構成要素についての詳細な説明は省略する。具体的に、本実施例によるキャパシタ装置40は、図8に図示されたキャパシタ装置20と比較すると、上部にMIMキャパシタをさらに含む。第1ないし第4配線450a、450b、450c、450dを含む第1導電層の上部には、下部金属ライン470、絶縁層475及び上部金属ライン480が順次に積層されたMIMキャパシタが配される。下部金属ライン470は、第2コンタクトプラグ460により、第1及び第2配線450a、450bに各々連結される。MIMキャパシタの上部には、第5配線495が配される。具体的に、第5配線495は、下部金属ライン470及び上部金属ライン480の上部に配され、第3コンタクトプラグ490を通じて下部金属ライン470及び上部金属ライン480に各々連結される。本実施例において、第1ウェル405には負の電圧-が印加され、第2ウェル410には正の電圧が印加されうる。また、第1不純物領域430には正の電圧が印加され、第2不純物領域435には負の電圧-が印加されうる。また、第1ウェル405上に配されたゲート電極426には正の電圧が印加され、第2ウェル410上に配されたゲート電極426には負の電圧-が印加されうる。また、第1ウェル405の上部に配された下部電極ライン470には正の電圧が印加され、上部電極ライン480には負の電圧-が印加されうる。また、第2ウェル410の上部に配された下部電極ライン470には負の電圧-が印加され、上部電極ライン480には正の電圧が印加される。また、第1ウェル405の上部に配された下部金属ライン470及び第2ウェル410の上部に配された上部金属ライン480に連結される第5配線495には、正の電圧が印加され、第2ウェル410上に配された下部金属ライン470及び第1ウェル405上に配された上部金属ライン480に連結される第5配線495には、負の電圧-が印加されうる。これにより、相互に隣接する第1ウェル405と第2ウェル410とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能し、相互に隣接する基板400と第1ウェル405とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域430と第1ウェル405とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域435と第2ウェル410とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル405とその上部に配されたゲート電極426とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜423が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル410とその上部に配されたゲート電極426とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜423が存在するので、第2MOSキャパシタして機能しうる。また、第1ウェル405の上部に配されたゲート電極426と隣接した第2ウェル410の上部に配されたゲート電極426とは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1ないし第4配線450a、450b、450c、450dのうち、隣接した二配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。そして、下部金属ライン470と上部金属ライン480とは、それらの間に絶縁層475が存在するので、第3MIMキャパシタとして機能しうる。そして、隣接した下部金属ライン470は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第4MIMキャパシタとして機能しうる。そして、隣接した上部金属ライン480は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第5MIMキャパシタとして機能しうる。そして、隣接した第5配線495は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第6MIMキャパシタとして機能しうる。したがって、キャパシタ装置40の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1ないし第6MIMキャパシタのキャパシタンスの和に相等する。図8に図示されたキャパシタ装置20と比較すると、本実施例によるキャパシタ装置40は、上部にMIMキャパシタをさらに含むので、MIMキャパシタに対応するキャパシタンスがさらに得られる。図示されていないが、キャパシタ装置40は、図2に示されたキャパシタ装置10、図6に示されたキャパシタ装置10’、図12に示されたキャパシタ装置20’または、図13に示されたキャパシタ装置30の変形実施例として具現されうる。図17Aないし図17Fは、図15のキャパシタ装置の製造方法を示す断面図である。図17Aを参照すれば、基板400に互いに異なる導電型を有する第1及び第2ウェル405、410を形成し、活性領域を限定する素子分離膜415を形成する。次いで、第1及び第2ウェル405、410上に順次に積層されたゲート絶縁膜423及びゲート電極426を含むゲート構造物420を形成する。次いで、第1ウェル405において、2つのゲート構造物420間に第1不純物領域430を形成し、第2ウェル410において、2つのゲート構造物420間に第2不純物領域435を形成する。次いで、ゲート電極426及び第1及び第2不純物領域430、435上に第1絶縁層445を形成し、第1絶縁層445内に第1コンタクトプラグ440を形成する。次いで、第1絶縁層445及び第1コンタクトプラグ440の上部に第1ないし第4配線450a、450b、450c、450dを含む第1導電層を形成する。図17Bを参照すれば、第1ないし第4配線450a、450b、450c、450dが形成された結果物の全面に、第2絶縁層465を形成する。次いで、第2絶縁層465いおいて、第1及び第2配線450a、450bの一部領域を各々露出させる第1コンタクトホール図示せずを形成し、第1コンタクトホールを金属物質で埋め込んで第2コンタクトプラグ460を形成する。ここで、金属物質は、例えば、タングステンWである。図17Cを参照すれば、第2絶縁層465及び第2コンタクトプラグ460の上部に、第2コンタクトプラグ460各々に電気的に連結される下部金属ライン470を形成する。図17Dを参照すれば、下部金属ライン470上に絶縁層475及び上部金属ライン480を順次に積層する。これにより、下部金属ライン470、絶縁層475及び上部金属ライン480はMIMキャパシタを形成する。ここで、下部金属ライン470及び上部金属ライン480は、例えば、ポリシリコン、アルミニウムAl、金Au、ベリリウムBe、ビスマスBi、コバルトCo、ハフニウムHf、インジウムIn、マンガンMn、モリブデンMo、ニッケルNi、鉛Pb、パラジウムPd、白金Pt、ロジウムRh、レニウムRe、ルテニウムRu、タンタルTa、テルルTe、チタンTi、タングステンW、亜鉛Zn、ジルコニウムZr、これらの窒化物、及びこれらのシリサイドのうち、いずれか1つまたはそれ以上を含む単一層または複合層である。図17Eを参照すれば、上部金属ライン480が形成された結果物の全面に、第3絶縁層492を形成する。次いで、第3絶縁層492において、下部金属ライン470及び上部金属ライン480の一部領域を各々露出させる第2コンタクトホール図示せずを形成し、第2コンタクトホールを金属物質で埋め込んで第3コンタクトプラグ490を形成する。ここで、第2及び第3絶縁層465、492は、シリコン酸化物SiO2、シリコン窒化物Si3N4、シリコン酸窒化物SiON、ハフニウム酸化物HfO2、ハフニウムシリコン酸化物HfSixOy、アルミニウム酸化物Al2O3、及びジルコニウム酸化物ZrO2のうち、いずれか1つまたはそれ以上を含む単一層または複合層である。図17Fを参照すれば、第3絶縁層492及び第3コンタクトプラグ490の上部に、第3コンタクトプラグ490各々に電気的に連結される第5配線495を形成する。この際、第1ウェル405の上部に配された下部金属ライン470及び第2ウェル410の上部に配された上部金属ライン480に連結される第5配線495には正の電圧が印加される。また、第2ウェル410の上部に配された下部金属ライン470及び第1ウェル405の上部に配された上部金属ライン480に連結される第5配線495には、負の電圧-が印加される。図18は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図19は、図18のキャパシタ装置を示す斜視図である。図18及び図19を参照すれば、キャパシタ装置50は、図8に図示されたキャパシタ装置20の変形実施例であって、以下では、対応する同一の構成要素についての詳細な説明は省略する。具体的に、本実施例の他のキャパシタ装置50は、図8に図示されたキャパシタ装置20と比較すると、上部に第2及び第3導電層をさらに含み、上下に隣接した第1ないし第3導電層各々は電気的に連結される。第1及び第2ウェル505、510の上部には、第1及び第2配線550a、550bを含む第1導電層が配され、第1及び第2配線550a、550bは交互に配される。第1及び第2配線550a、550bを含む第1導電層の上部には、第3及び第4配線570a、570bを含む第2導電層が配されうる。第3及び第4配線570a、570bは交互に配され、第2コンタクトプラグ560を通じて第1及び第2配線550a、550bに各々連結されうる。第3及び第4配線570a、570bの上部には、第5及び第6配線590a、590bを含む第3導電層が配される。第5及び第6配線590a、590bは交互に配され、第3コンタクトプラグ580を通じて第3及び第4配線570a、570bに各々連結されうる。本実施例において、第5配線590aには負の電圧-が印加され、第6配線590bには正の電圧が印加され、これにより、第1及び第3配線550a、570aには負の電圧-が印加され、第2及び第4配線550b、570bには正の電圧が印加されうる。また、第1ウェル505には負の電圧-が印加され、第2ウェル510には正の電圧が印加されうる。また、第1不純物領域530には正の電圧が印加され、第2不純物領域535には負の電圧-が印加されうる。また、第1ウェル505上に配されたゲート電極526には正の電圧が印加され、第2ウェル510上に配されたゲート電極526には負の電圧-が印加されうる。これにより、相互に隣接する第1ウェル505と第2ウェル510とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能し、相互に隣接する基板500と第1ウェル505とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域530と第1ウェル505とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域535と第2ウェル510とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル505とその上部に配されたゲート電極526とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜523が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル510とその上部に配されたゲート電極526とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜523が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル505及び第2ウェルの上部に配されたゲート電極526は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1及び第2配線550a、550bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。そして、第3及び第4配線570a、570bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第3MIMキャパシタとして機能しうる。そして、第5及び第6配線590a、590bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第4MIMキャパシタとして機能しうる。したがって、キャパシタ装置50の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1ないし第4MIMキャパシタのキャパシタンスの和に相等する。図8に図示されたキャパシタ装置20と比較すると、本実施例によるキャパシタ装置50は、上部に第2及び第3導電層をさらに含むので、第2及び第3導電層に含まれた配線間のMIMキャパシタがさらに得られる。図示されていないが、キャパシタ装置50は、図2に図示されたキャパシタ装置10、図6に図示されたキャパシタ装置10’、図12に図示されたキャパシタ装置20’または、図13に図示されたキャパシタ装置30の変形実施例として具現されうる。図20Aないし図20Eは、図18のキャパシタ装置の製造方法を示す断面図である。図20Aを参照すれば、基板500に互いに異なる導電型を有する第1及び第2ウェル505、510を形成し、活性領域を限定する素子分離膜515を形成する。次いで、第1及び第2ウェル505、510上に順次に積層されたゲート絶縁膜523及びゲート電極526を含むゲート構造物520を形成する。次いで、第1ウェル505において、2つのゲート構造物520間に第1不純物領域530を形成し、第2ウェル510において、2つのゲート構造物520間に第2不純物領域535を形成する。次いで、ゲート電極526及び第1及び第2不純物領域530、535上に第1絶縁層545を形成し、第1絶縁層545内に第1コンタクトプラグ540を形成する。次いで、第1絶縁層545及び第1コンタクトプラグ540の上部に第1及び第2配線550a、550bを含む第1導電層を形成する。図20Bを参照すれば、第1及び第2配線550a、550bが形成された結果物の全面に、第2絶縁層565を形成する。次いで、第2絶縁層565において、第1及び第2配線550a、550bの一部領域を各々露出させる第1コンタクトホール図示せずを形成し、第1コンタクトホールを金属物質で埋め込んで第2コンタクトプラグ560を形成する。ここで、金属物質は、例えば、タングステンWである。図20Cを参照すれば、第2絶縁層565及び第2コンタクトプラグ560の上部に、第2コンタクトプラグ560各々に電気的に連結される第3及び第4配線570a、570bを含む第2導電層を形成する。図20Dを参照すれば、第3及び第4配線570a、570bが形成された結果物の全面に、第3絶縁層585を形成する。次いで、第3絶縁層585において、第3及び第4配線570a、570bの一部領域を各々露出させる第2コンタクトホール図示せずを形成し、第2コンタクトホールを金属物質で埋め込んで第3コンタクトプラグ580を形成する。ここで、金属物質は、例えば、タングステンWである。図20Eを参照すれば、第3絶縁層585及び第3コンタクトプラグ580の上部に、第3コンタクトプラグ580各々に電気的に連結される第5及び第6配線590a、590bを含む第3導電層を形成する。この際、第5配線590aには負の電圧-が印加され、第6配線590bには正の電圧が印加される。図21は、本発明のさらに他の実施例によるキャパシタ装置を示す断面図であり、図22は、図21のキャパシタ装置を示す斜視図である。図21及び図22を参照すれば、キャパシタ装置60は、図8に図示されたキャパシタ装置20の変形実施例であって、以下では対応する構成要素についての詳細な説明は省略する。具体的に、本実施例によるキャパシタ装置60は、図8に図示されたキャパシタ装置20と比較すると、上部に第2及び第3導電層をさらに含み、第1ないし第3導電層各々は電気的に絶縁される。第1及び第2ウェル605、610の上部には、第1及び第2配線650a、650bを含む第1導電層が配され、第1及び第2配線650a、650bは交互に配されうる。第1及び第2配線650a、650bを含む第1導電層の上部には、第3及び第4配線660a、660bを含む第2導電層が配されうる。第3及び第4配線660a、660bは交互に配され、第1及び第2配線650a、650b各々に対して電気的に絶縁されうる。第3及び第4配線660a、660bの上部には、第5及び第6配線670a、670bを含む第3導電層が配されうる。第5及び第6配線670a、670bは交互に配され、第3及び第4配線660a、660b各々に対し電気的に絶縁されうる。本実施例において、第5配線670aには負の電圧-が印加され、第6配線670bには正の電圧が印加され、第3配線660aには正の電圧が印加され、第4配線660bには負の電圧-が印加され、第1配線650aには負の電圧-が印加され、第2配線650bには正の電圧が印加されうる。また、第1ウェル605には負の電圧-が印加され、第2ウェル610には正の電圧が印加される。また、第1不純物領域630には正の電圧が印加され、第2不純物領域635には負の電圧-が印加される。また、第1ウェル605上に配されたゲート電極626には正の電圧が印加され、第2ウェル610上に配されたゲート電極626には負の電圧-が印加されうる。これにより、相互に隣接する第1ウェル605と第2ウェル610とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能し、相互に隣接する基板600と第1ウェル605とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域630と第1ウェル605とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能し、相互に隣接する第2不純物領域635と第2ウェル610とは、互いに異なる電圧が印加されるので、第4接合キャパシタとして機能しうる。また、第1ウェル605とその上部に配されたゲート電極626とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜623が存在するので、第1MOSキャパシタとして機能しうる。さらに、第2ウェル610とその上部に配されたゲート電極626とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜623が存在するので、第2MOSキャパシタとして機能しうる。また、第1ウェル605および第2ウェルの上部に配されたゲート電極626は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。そして、第1及び第2配線650a、650bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。そして、第3及び第4配線660a、660bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第3MIMキャパシタとして機能しうる。そして、第5及び第6配線670a、670bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第4MIMキャパシタとして機能しうる。そして、第1及び第2配線650a、650bと上下に隣接した第3及び第4配線660a、660bは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第5MIMキャパシタとして機能しうる。そして、第3及び第4配線650a、660aと上下に隣接した第5及び第6配線670a、670bとは、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第6MIMキャパシタとして機能しうる。したがって、キャパシタ装置60の全体キャパシタンスは、第1ないし第4接合キャパシタ、第1及び第2MOSキャパシタ、及び第1ないし第6MIMキャパシタのキャパシタンスの和に相等する。図8に図示されたキャパシタ装置20と比較すると、本実施例によるキャパシタ装置60は上部に第2及び第3導電層をさらに含むので、第2及び第3導電層に含まれた配線間のMIMキャパシタがさらに得られ、第1ないし第3導電層各々は互いに絶縁されるので、上下に隣接した第1ないし第3導電層間のMIMキャパシタがさらに得られる。図示されていないが、キャパシタ装置60は、図2に図示されたキャパシタ装置10、図6に図示されたキャパシタ装置10’、図12に図示されたキャパシタ装置20’または、図13に図示されたキャパシタ装置30の変形実施例として具現されうる。図23Aないし図23Eは、図21のキャパシタ装置の製造方法を示す断面図である。図23Aを参照すれば、基板600に互いに異なる導電型を有する第1及び第2ウェル605、610を形成し、活性領域を限定する素子分離膜615を形成する。次いで、第1及び第2ウェル605、610上に順次に積層されたゲート絶縁膜623及びゲート電極626を含むゲート構造物620を形成する。次いで、第1ウェル605において、2つのゲート構造物620間に第1不純物領域630を形成し、第2ウェル610において、2つのゲート構造物620間に第2不純物領域635を形成する。次いで、ゲート電極626及び第1及び第2不純物領域630、635上に第1絶縁層645を形成し、第1絶縁層645内に第1コンタクトプラグ640を形成する。次いで、第1絶縁層645及び第1コンタクトプラグ640の上部に、第1及び第2配線650a、650bを含む第1導電層を形成する。図23Bを参照すれば、第1及び第2配線650a、650bが形成された結果物の全面に、第2絶縁層655を形成する。図23Cを参照すれば、第2絶縁層655の上部に、第1及び第2配線650a、650bに対応する位置に第3及び第4配線660a、660bを含む第2導電層を形成する。この際、第3及び第4配線660a、660bは、第1及び第2配線650a、650bと電気的に絶縁される。図23Dを参照すれば、第3及び第4配線660a、660bが形成された結果物の全面に第3絶縁層665を形成する。図23Eを参照すれば、第3絶縁層665の上部で第3及び第4配線660a、660bに対応する位置に第5及び第6配線670a、670bを含む第3導電層を形成する。この際、第5及び第6配線670a、670bは、第3及び第4配線660a、660bと電気的に絶縁される。第5配線670aには負の電圧-が印加され、第6配線670bには正の電圧が印加される。図24は、本発明の他の実施例によるキャパシタ装置を示す断面図であり、図25は、図24のキャパシタ装置を示す斜視図である。図24及び図25を参照すれば、基板700には、第1ウェル710が形成される。また、基板700には素子分離膜715が配され、素子分離膜715により活性領域が限定されうる。基板700は、第1導電型を有して、第1ウェル710は、第2導電型を有することができる。本実施例において、第1導電型はP型であり、第2導電型はN型であって、この際、基板700はP型基板P-SUBであり、第1ウェル710はNウェルN-WELLでもよい。しかし、本発明はこれに限定されず、他の実施例において、第1導電型がN型であり、第2導電型がP型である場合もあり、この際、基板700はN型基板であり、第1ウェル710はPウェルでもよい。基板700及び第1ウェル710上にはゲート構造物720が配されうるが、ゲート構造物720は順次に形成されたゲート絶縁膜723及びゲート電極726を含む。本実施例において、基板700上に配されたゲート電極726と第1ウェル710上に配されたゲート電極726間の間隔D1は、基板700上に配された隣接したゲート電極726間の間隔D2より狭い。また、基板700上に配されたゲート電極726と第1ウェル710上に配されたゲート電極726間の間隔D1は、第1ウェル710上に配された隣接したゲート電極726間の間隔D3より狭い。さらに、基板700上に配された隣接したゲート電極726間の間隔D2は、第1ウェル710上に配された隣接したゲート電極726間の間隔D3と実質的に同一でもよい。基板700上に配された隣接した2つのゲート構造物720間には、第1不純物領域730が配されうるが、第1不純物領域730は、第2導電型を有した不純物を含みうる。第1ウェル710上に配された隣接した2つのゲート構造物720間には、第2不純物領域735が配されうるが、第2不純物領域735は、第1導電型を有した不純物を含みうる。本実施例において、第1導電型はP型で、第2導電型はN型であるために、第1不純物領域730はN型不純物領域であり、第2不純物領域735はP型不純物領域である。また、本実施例において、基板700内に1つの第1不純物領域730が配され、第1ウェル710内に1つの第2不純物領域735が配されると示されたが、本発明はこれに限定されない。他の実施例において、基板700または第1ウェル710内には、2つ以上の不純物領域が配されうる。ゲート電極726、第1及び第2不純物領域730、735の上部には、第1配線750a、第2配線750b、第3配線750c及び第4配線750dを含む第1導電層750が配される。具体的に、第1配線750aは、基板700上に配されたゲート電極726の上部に各々配され、第2配線750bは、第1ウェル710上に配されたゲート電極726の上部に各々配され、第3配線750cは、第1及び第2不純物領域730、735の上部に各々配される。この際、第1ないし第3配線750a、750b、750cは、第1コンタクトプラグ740を通じて各々ゲート電極726、第1及び第2不純物領域730、735に連結されうる。また、第3配線750cは、基板700の上部において第1配線750aと第3配線750cの間に配され、そして、第1ウェル710の上部において第2配線750bと第3配線750cとの間に配されうる。この際、第4配線750dは、ゲート電極726に電気的に連結されない。本実施例において、第1ないし第4配線750a、750b、750c、750d間の間隔は実質的にいずれも同一でもよい。本実施例において、基板700の上部に配された第1配線750a及び第3配線750c及び第1ウェル710の上部に配された第4配線750dは、第1電圧が印加されうる。また、第1ウェル710の上部に配された第2配線750b及び第3配線750c及び基板700の上部に配された第4配線750dは、第2電圧が印加されうる。本実施例において、第1電圧は正の電圧であり、第2電圧は負の電圧-であり、以下では、第1電圧を正の電圧とし、第2電圧を負の電圧-とする。しかし、本発明はこれに限定されず、他の実施例において、第1電圧が負の電圧であり、第2電圧が正の電圧である場合もある。これにより、基板700には負の電圧-が印加され、第1ウェル710には正の電圧が印加されうる。また、第1不純物領域730には正の電圧が印加され、第2不純物領域735には負の電圧-が印加されうる。また、基板700上に配されたゲート電極726には正の電圧が印加され、第1ウェル710上に配されたゲート電極726には負の電圧-が印加されうる。したがって、基板700と第1ウェル710とは、互いに異なる電圧が印加されるので、第1接合キャパシタとして機能しうる。さらに、相互に隣接する第1不純物領域730と基板700とは、互いに異なる電圧が印加されるので、第2接合キャパシタとして機能する。相互に隣接する第2不純物領域735と第1ウェル710とは、互いに異なる電圧が印加されるので、第3接合キャパシタとして機能しうる。また、基板700とその上部に配されたゲート電極726とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜723が存在するので、第1MOSキャパシタとして機能しうる。さらに、第1ウェル710とその上部に配されたゲート電極726とは、互いに異なる電圧が印加され、その間にはゲート絶縁膜723が存在するので、第2MOSキャパシタとして機能しうる。また、基板700および第1ウェル710の上部に配されたゲート電極726は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第1MIMキャパシタとして機能しうる。さらに、第1ないし第4配線250a、250b、250c、250dのうち、隣接した2つの配線は、互いに異なる電圧が印加され、その間には絶縁物質が存在するので、第2MIMキャパシタとして機能しうる。したがって、キャパシタ装置70の全体キャパシタンスは、第1ないし第3接合キャパシタ、第1及び第2MOSキャパシタ、及び第1及び第2MIMキャパシタのキャパシタンスの和に相等する。図8に図示されたキャパシタ装置20とは異なって、本実施例によるキャパシタ装置70は、基板700に第1ウェル710のみを形成し、基板700と第1ウェル710とに互いに異なる電圧を印加することによって、2つのウェルを形成する工程を1つのウェルを形成する工程に減らすことができる。他の実施例において、キャパシタ装置70の第1導電層750は、第4配線750dを含めない。この際、キャパシタ装置70は、蓄積モードまたは反転モードを用いてMOSキャパシタを具現し、利用するモードによって第3配線750cに印加される電圧を調節しうる。さらに他の実施例において、キャパシタ装置70のゲート構造物720は、積層された少なくとも2つのゲート電極を含みうる。この際、少なくとも2つのゲート電極は、上部ゲート電極及び下部ゲート電極を含みうる。これにより、キャパシタ装置70は、同じ面積で上部ゲート電極と下部ゲート電極とのキャパシタンス及び隣接した上部ゲート電極とのキャパシタンスをさらに獲得しうる。さらに他の実施例において、キャパシタ装置70の第1導電層750の上部には、少なくとも1つのMIMキャパシタが配されうる。これにより、キャパシタ装置70は、同じ面積でMIMキャパシタのキャパシタンスをさらに獲得しうる。さらに他の実施例において、キャパシタ装置70の第1導電層750の上部には、第1導電層750と電気的に連結される少なくとも1つの上部導電層がさらに配されうる。これにより、キャパシタ装置70は、同じ面積で上部導電層に含まれた配線間のキャパシタンスをさらに獲得しうる。さらに他の実施例において、キャパシタ装置70の第1導電層750の上部には、第1導電層750と電気的に絶縁される少なくとも1つの上部導電層がさらに配されうる。これにより、キャパシタ装置70は、同じ面積で上部導電層に含まれた配線間のキャパシタンス及び第1導電層750に含まれた配線と、上下に隣接した上部導電層に含まれた配線間のキャパシタンスをさらに獲得しうる。前述したように、本発明の実施例によるキャパシタ装置は、少ない費用で同一面積当り獲得可能なキャパシタンスを大幅に向上させうる。このようなキャパシタ装置は、周辺回路領域に含まれて、電源安定化用キャパシタまたはEMI特性改善用キャパシタとして用いられる。これにより、キャパシタ装置は、EMI問題または電源ノイズ問題などを減らす効果があり、これにより、製品の信頼性を向上させうる。以上、前述した実施例及び添付図面に限定されず、本発明の技術的思想を外れない範囲内で色々な置き換え、変形及び変更が可能であるということは、本発明が属する技術分野で当業者に明白である。