プログラムを読み出して実行するプロセッサと、前記プログラムを記憶する第1記憶装置から前記プログラムを読み出して第2記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第2記憶装置から前記プログラムを読み出して第3記憶装置に書き込むプログラム転送装置と、を具備し、前記プロセッサは、前記第3記憶装置から前記プログラムを読み出して実行することを特徴とする情報処理装置。プロセッサを具備する情報処理装置のプログラム転送方法であって、第1記憶装置から前記プロセッサが実行するためのプログラムを読み出して第2記憶装置に書き込む第1転送ステップと、前記プロセッサの初期化が完了すると、前記第2記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第3記憶装置に書き込む第2転送ステップと、を具備することを特徴とするプログラム転送方法。一般的な情報処理装置では、上述したプログラムを揮発性のRAMに展開する処理に時間を要し、このために情報処理装置の起動に時間を要する。特に、不揮発性メモリは一般に揮発性メモリよりもデータ転送速度が遅く、この不揮発性メモリからプログラムを読み出す際に時間を要する。特許文献1に記載のデータ転送装置も、不揮発性メモリからファームウェアを読み出す際に、同様に時間を要する。本発明は、上述の課題を解決することのできる情報処理装置およびプログラム転送方法を提供することを目的としている。この発明は上述した課題を解決するためになされたもので、本発明の一態様による情報処理装置は、プログラムを読み出して実行するプロセッサと、前記プログラムを記憶する第1記憶装置から前記プログラムを読み出して第2記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第2記憶装置から前記プログラムを読み出して第3記憶装置に書き込むプログラム転送装置と、を具備し、前記プロセッサは、前記第3記憶装置から前記プログラムを読み出して実行することを特徴とする。また、本発明の一態様によるプログラム転送方法は、プロセッサを具備する情報処理装置のプログラム転送方法であって、第1記憶装置から前記プロセッサが実行するためのプログラムを読み出して第2記憶装置に書き込む第1転送ステップと、前記プロセッサの初期化が完了すると、前記第2記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第3記憶装置に書き込む第2転送ステップと、を具備することを特徴とする。本発明によれば、情報処理装置の起動に要する時間をより短縮できる。以下、図面を参照して、本発明の実施の形態について説明する。図1は、本発明の一実施形態における情報処理装置の概略構成を示す構成図である。同図において、情報処理装置1は、プログラム転送装置12と、プロセッサ14と、ROMReadOnlyMemory16と、記憶デバイス第1記憶装置17と、RAMRandomAccessMemory。第3記憶装置18とを具備する。プログラム転送装置12は、RAM第2記憶装置122を具備する。また、プログラム転送装置12と記憶デバイス17と、プロセッサ14とROM16と、プロセッサ14とRAM18とは、それぞれデータパス例えばバスで接続されている。情報処理装置1は、例えばパーソナルコンピュータPersonalComputer;PC、タブレットPCあるいはメインフレームMainframeなど、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。記憶デバイス17は、不揮発性メモリで構成され、プロセッサ14が実行するためのプログラム例えばファームウェアを予め情報処理装置1の電源投入ON前に記憶する。RAM122は、プロセッサ14が実行するためのプログラムを記憶する。具体的には、RAM122は、記憶デバイス17の記憶する、プロセッサ14が実行するためのプログラムをプログラム転送装置12によって書き込まれて予めプロセッサ14の初期化完了前に記憶している。RAM122は、揮発性メモリで構成され、記憶デバイス17よりも高速にアクセス可能である。RAM18は、プロセッサ14が実行するためのプログラムを記憶し、プロセッサ14からの読み出しに応じてプロセッサ14に出力する。具体的には、RAM18は、RAM122プロセッサ14が実行するためのプログラムをプログラム転送装置12によって書き込まれて記憶している。RAM18は、揮発性メモリで構成され、記憶デバイス17よりも高速にアクセス可能である。さらに、RAM122がプログラム転送装置12を介してプロセッサ14に接続されるのに対し、RAM18はプロセッサ14に直接接続されている。これにより、プロセッサ14はRAM18に高速にアクセスできる。プログラム転送装置12は、記憶デバイス17の記憶する、プロセッサ14が実行するためのプログラムをRAM122に書き込み、さらにRAM18に転送する書き込む。プロセッサ14は、プログラム転送装置12によってRAM18に書き込まれるプログラムを読み出して実行する。ROM16は、不揮発性メモリで構成され、プロセッサ14が初期化を行うための初期化コードを予め記憶している。上記の構成において、情報処理装置1の電源が投入されると、プロセッサ14は、RAM18を利用可能な状態に初期化するための初期化コードをROM16から読み出して実行する。そして、プロセッサ14は、初期化を完了すると、初期化完了の通知をプログラム転送装置12に発行出力する。プログラム転送装置12は、プロセッサ14から出力される初期化完了の通知をトリガとして、RAM122の記憶するプログラム予め記憶デバイス17から読み出してRAM122に書き込んでおいたプログラムをRAM18に転送する。そして、プログラム転送装置12は、プログラムの転送を完了すると、転送完了の通知をプロセッサ14に出力する。プロセッサ14は、プログラム転送装置12から出力される転送完了の通知をトリガとして、RAM18に展開されたプログラムの実行を開始する。このように、情報処理装置1では、プロセッサ14自身プロセッサコアが記憶デバイス17からプログラムをロードRAM18に転送するのではなく、プログラム転送装置12が、当該プログラムをRAM122からRAM18に転送するので、プログラムの転送に伴うプロセッサ14の負荷上昇を抑えることができる。また、プログラム転送装置12が、記憶デバイス17からプログラムを読み出して、より高速にアクセス可能なRAM122に予め書き込んでおくことで、プログラム転送装置12は、当該プログラムを高速にRAM18に転送することができる。次に、図2を参照して情報処理装置1のより具体的な構成例について説明する。図2は、情報処理装置1図1のプログラム転送装置12をFPGAFieldProgrammableGateArray、プログラム可能な集積回路で構成した例を示す構成図である。同図において、情報処理装置1は、FPGA12と、プロセッサ14と、フラッシュROMFlashROM16と、フラッシュROMFlashROM17と、DDRRAMDoubleDataRateRAM、2倍のデータ転送速度を備えたRAM18とを具備する。FPGA12は、RAM122と、DMADirectMemoryAccess処理部123と、入出力処理部124と、割込制御部125と、コンフィグレーションConfigulation制御部126とを具備する。プロセッサ14は、プロセッサコアProcessorCore141と、PCIeコントローラPCIExpressController142と、フラッシュコントローラFlashController143と、メモリコントローラMemoryController144と、割込生成部ProgrammableInterruptController;PIC145とを具備する。また、FPGA12コンフィグレーション制御部126とフラッシュROM17と、プロセッサ14フラッシュコントローラ143とフラッシュROM16と、プロセッサ14メモリコントローラ144とDDRRAM18とは、それぞれ専用バスで接続されている。また、プロセッサ14のPCIeコントローラ142と、FPGA12の入出力処理部124とは、PCIeバスPCIExpressBUS21で接続されている。また、プロセッサ14において、プロセッサコア141と、PCIeコントローラ142と、フラッシュコントローラ143と、メモリコントローラ144と、割込生成部145とは、内部バス140で接続されている。同図において、図1の各部に対応して同様の機能を有する部分には同一の符号1、12、122、14、16、17、18を付している。情報処理装置1は、図1で説明したように、プロセッサが記憶装置からプログラムを読み出して実行する。フラッシュROM17は、不揮発性メモリであるフラッシュROMで構成される記憶デバイスであり、コンフィグレーションデータを予め情報処理装置1の電源投入前に記憶している。このコンフィグレーションデータは、情報処理装置1の電源投入後にFPGA12によって読み出される。また、フラッシュROM17の記憶するコンフィグレーションデータには、プロセッサ14が実行するためのプログラムが含まれる。フラッシュROM17とFPGA12とは、専用バスで接続されており、この点で、FPGA12はフラッシュROM17に高速にアクセス可能である。DDRRAM18は、揮発性だがデータ転送速度の速いDDRRAMで構成される記憶デバイスであり、フラッシュROM17よりも高速にアクセス可能である。そして、DDRRAM18は、FPGA12によってフラッシュROM17から転送されるプログラムを記憶し、プロセッサ14からの読み出しを受けて当該プログラムを出力する。FPGA12は、図1で説明したのと同様に、フラッシュROM17の記憶する、プロセッサ14が実行するためのプログラムをRAM122に書き込み、さらにDDRRAM18に転送転送する。RAM122は、図1で説明したのと同様に、揮発性メモリで構成されてフラッシュROM17よりも高速にアクセス可能であり、フラッシュROM17の記憶する、プロセッサ14が実行するためのプログラムをFPGA12によって書き込まれて予めプロセッサ14の初期化完了前に記憶している。DMA処理部123は、プロセッサ14が実行するためのプログラムの、RAM122からDDRRAM18への転送処理を制御する。具体的には、DMA処理部123は、転送元アドレスや、転送先アドレスや、転送サイズなどの転送パラメータを予めプロセッサ14の初期化完了前に設定されており、当該転送パラメータに従って、RAM122からDDRRAM18へプログラムをDMA転送する。なお、ここでいうDMA転送は、プロセッサコア141を介さずに行うデータ転送であり、DMA処理部123は、入出力処理部124と、PCIeコントローラ142と、メモリコントローラ144とを介してDDRRAM18にアクセスしてプログラムを書き込む。入出力処理部124は、PCIeバス21を介して行われるプロセッサ14PCIeコントローラ142との間のデータ入出力を処理する。割込制御部125は、FPGA12によるDDRRAM18へのプログラムの書込が終了すると、PCIeバス21を介して割込生成部145にアクセスすることで、プロセッサコア141に割込みを発生させる。この割込みは、プログラムの転送を完了したことをプロセッサコア141に通知するための割込みであり、当該割り込みを受けたプロセッサコア141は、DDRRAM18の記憶するプログラムの実行を開始する。コンフィグレーション制御部126は、情報処理装置1の電源が投入されると、FPGA12内部を初期化し、フラッシュROM17からコンフィグレーションデータを読み出す専用回路である。コンフィグレーション制御部126は、フラッシュROM17に専用バスで接続されており、この点で、フラッシュROM17から高速にデータを読み出すことができる。プロセッサ14は、図1で説明したのと同様に、FPGA12によってDDRRAM18に書き込まれるプログラムを読み出して実行する。プロセッサコア141は、DDRRAM18の記憶するプログラムを実行して演算情報処理を行う演算処理部である。PCIeコントローラ142は、プロセッサ14の外部の装置との間で行われる、PCIeバス21を介した通信を制御する。また、PCIeコントローラ142は、プロセッサ14の内部バス140のマスターとして動作して、メモリコントローラ144を介してDDRRAM18への読み書きを制御する。これにより、FPGA12は、PCIeバス21を介してPCIeコントローラ142と通信することで、DDRRAM18にアクセスできる。また、PCIeコントローラ142は、内部バス140を通じて割込生成部145にアクセス可能であり、これにより、FPGA12は、PCIeコントローラ142を介して割込生成部145にアクセスし、プロセッサ14に対する割込みを発生させることができる。フラッシュコントローラ143は、フラッシュROM16に接続されて当該フラッシュROM16へのアクセスを制御する。ここで、フラッシュROM16は、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ14の電源が切断OFFされてもデータを保持記憶する。また、プロセッサ14の電源投入後、フラッシュコントローラ143は、特に設定を必要とせずにフラッシュROM16の領域の一部にアクセスを行える。この領域に、電源投入直後にプロセッサ14に実行させたいプログラムのコードプロセッサ14が初期化を行うための初期化コードを配置することでプロセッサ14を起動させることができる。メモリコントローラ144は、DDRRAM18と専用バスで接続され、当該DDRRAM18へのアクセスを制御する。ここで、DDRRAM18は、データ転送速度が速く、高速にリード及びライト可能である。一方、DDRRAM18は、揮発性メモリであり、情報処理装置1の電源が切断されると、DDRRAM18の保存するデータが失われる消去される。このため情報処理装置1の電源が投入され、メモリコントローラ144が初期設定された後に、DDRRAM18にプログラムを書き込む必要がある。割込生成部145は、プロセッサコア141に対する割込みを発生させる。この割込みが発生すると、プロセッサコア141は、実行中の処理を中断して、発生した割込みに応じた処理を行う。この割込みを利用して、FPGA12は、プログラムの転送が完了したことをプロセッサコア141に通知し、プロセッサコア141は、DDRRAM18の記憶するプログラムの実行を開始する。フラッシュROM16は、上記のように、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ14の電源が切断OFFされてもデータを保持記憶する。そして、フラッシュROM16は、上記のように、プロセッサ14を起動させるためのコードを予め記憶している。なお、コンフィグレーションデータを記憶するフラッシュROM17の配置は、図2に示すFPGA12の外部に限らない。FPGA12が、その内部に不揮発性の記憶装置を有してコンフィグレーションデータを記憶するようにしてもよい。次に、図3を参照して情報処理装置1の動作について説明する。図3は、情報処理装置1が行う起動処理の手順を示すフローチャートである。情報処理装置1は、電源を投入されると同図の処理を開始する。情報処理装置1の電源を投入されると、FPGA12内のコンフィグレーション制御部126は、フラッシュROM16からコンフィグレーションデータを読み出し、RAM122に転送する書き込む。ステップS101。このコンフィグデータには、プロセッサ14の実行するプログラムが含まれる。この処理を行うコンフィグレーション制御部126は、専用回路にてハードウェア的に実現されている。このため、コンフィグレーション制御部126は、プロセッサ14の負荷を上昇させることなく、高速にコンフィグデータの転送を行うことができる。コンフィグレーションデータの転送を終了すると、FPGA12は、プロセッサ14からの初期設定完了通知を待つ。また、情報処理装置1の電源を投入されると、プロセッサ14は、フラッシュROM16の所定の領域から、プロセッサコア141とPCIeコントローラ142とメモリコントローラ144との初期設定を行うためのプログラムを読み出して実行するステップS102。この初期設定により、FPGA12は、PCIeバス21を介してRAM18にアクセス可能となる。プロセッサコア141の初期設定が完了すると、プロセッサコア141は、割込生成部145を初期設定してFPGA12からの割込みを受け付けるようにする。割込生成部145の初期設定を完了すると、プロセッサコア141は、FPGA12に初期設定完了通知を出力して待機する。FPGA12は、プロセッサ14から出力される初期設定完了通知をトリガとして、プログラムの転送を開始するステップS103。具体的には、FPGA12のDMA処理部123が、予め設定されている転送パラメータ転送元アドレス、転送先アドレス、転送サイズに基づいてDMA転送を開始し、RAM122からDDRRAM18へと高速にプログラムを転送する。転送を完了すると、FPGA12割込制御部125はPCIeバス21を介して割込生成部145にアクセスすることで、プロセッサコア141に割込みを発生させる。そして、割込みを受けたプロセッサコア141は、DDRRAM18の記憶するプログラムに処理を移す。すなわち、プロセッサコア141は、FPGA12によってDDRRAM18に書き込まれたプログラムを読み出して実行するステップS104。その後、情報処理装置1は、同図の処理による初期設定を終了し、プロセッサ14によるプログラム実行通常の情報処理を行う。なお、プロセッサが実行するためのプログラムを記憶する不揮発性メモリの配置は、図1および図2に示した情報処理装置の内部に限らない。図4は、外部記憶装置からプログラムを読み出す情報処理装置の概略構成を示す構成図である。同図において、情報処理装置2は、プログラム転送装置12と、プロセッサ14と、ROM16と、RAM18とを具備する。プログラム転送装置12は、RAM122を具備する。また、プログラム転送装置12と外部記憶装置37とが、例えば信号ケーブルで接続されている。また、プロセッサ14とROM16と、プロセッサ14とRAM18とは、それぞれデータパス例えばバスで接続されている。同図において、図1の各部に対応して同様の機能を有する部分には、同一の符号12、122、14、16、18を付し、説明を省略する。情報処理装置2は、情報処理装置1図1と同様、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。情報処理装置2は、情報処理装置1と異なり、記憶デバイス17を具備せず、外部記憶装置37からプログラムを取得する。外部記憶装置37は、不揮発性メモリを有し、記憶デバイス17図1と同様に、情報処理装置2のプロセッサ14が実行するためのプログラムを予め記憶している。以上の構成において、情報処理装置2のプログラム転送装置12は、情報処理装置2の電源が投入されると、外部記憶装置37の記憶するプログラムを読み出して、RAM122に書き込んでおく。これにより、情報処理装置2は、プログラム転送装置12の具備する高速なRAM122にプログラムを保持するので、RAM18にプログラムを転送する際に、比較的低速な外部記憶装置37から当該プログラムを読み出す必要が無い。このように、情報処理装置2は、情報処理装置1図1、図2の場合と同様に、プログラムを高速にDDRRAM18に転送することができ、情報処理装置2の起動時間を短縮できる。なお、情報処理装置2の各部は、図2で説明したのと同様に構成することができる。なお、情報処理装置1図2。図4に示す情報処理装置1も同様が、フラッシュROM16を具備しない構成としてもよい。この場合、情報処理装置1の電源投入後にプロセッサ14が最初に実行するプログラムの保存先を、PCIeバス21で接続されたメモリ領域例えばRAM122の一部に設定する。ここで、プロセッサ14が、情報処理装置の電源投入後に、PCIeコントローラ142の設定を必要とせずにRAM122の一部にアクセス可能な構成としておく。具体的には、FPGA12は、PCIeバス21を介するプロセッサ14からのアクセスを受け付けると、該当するアドレス番地に相当するデータをRAM122から読み出して、プロセッサ14に出力する。これにより、プロセッサ14は、RAM122に対して、プロセッサ14に直接接続されているメモリの領域と同様にアクセスすることができる。以上のように、情報処理装置1の電源投入後にプロセッサ14が最初に実行するプログラムの保存先を、RAM122等とすることで、フラッシュROM16を省略することができる。これにより、情報処理装置1の構成を簡略化することができる。なお、上述したように、情報処理装置1または2は、コンピュータ等として実現される。すなわち、情報処理装置1または2の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいうコンピュータシステムとは、OSや周辺機器等のハードウェアを含むものとする。また、コンピュータシステムは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。