支持基板と、前記支持基板の上に積層される複数の半導体基板とを備え、前記複数の半導体基板のうち少なくともひとつの前記半導体基板は、前記半導体基板の外縁が直下の前記半導体基板の外縁よりも内側に位置するように積層されており、積層された複数の前記半導体基板の数は、3以上であり、複数の前記半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする半導体装置。支持基板と、前記支持基板の上に積層される複数の半導体基板とを備え、前記複数の半導体基板のうち少なくともひとつの前記半導体基板は、前記半導体基板の外縁が直下の前記半導体基板の外縁よりも内側に位置するように積層されていることを特徴とする半導体装置。積層された複数の前記半導体基板の数は、3以上であることを特徴とする請求項2記載の半導体装置。複数の前記半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする請求項2又は3記載の半導体装置。第1の半導体基板の表面に凸状部分が形成されるよう外周部分を段差状に加工する工程と、前記第1の半導体基板の前記表面が支持基板と接するように、前記第1の半導体基板を前記支持基板上に積層する工程と、前記第1の半導体基板の裏面側から前記第1の半導体基板を薄く加工する薄化処理を行う工程と、第2の半導体基板の表面に凸状部分が形成されるよう外周部分を段差状に加工する工程と、前記第2の半導体基板の前記表面が前記第1の半導体基板と接するように、前記第2の半導体基板を前記第1の半導体基板上に積層する工程と、前記第2の半導体基板の裏面側から前記第2の半導体基板を薄く加工する薄化処理を行う工程とを備え、前記第2の半導体基板は、前記第2の半導体基板の外縁が前記第1の半導体基板の外縁よりも内側に位置するように積層されることを特徴とする半導体装置の製造方法。前記第2の半導体基板の外周部分を段差状に加工する工程、前記第2の半導体基板を前記第1の半導体基板上に積層する工程、及び前記第2の半導体基板を薄く加工する薄化処理を行う工程を複数回繰り返すことを特徴とする請求項5記載の半導体装置の製造方法。前記第1及び第2の半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする請求項5又は6記載の半導体装置の製造方法。本発明が解決しようとする課題は、ウェーハトゥウェーハ積層法を用いて積層型の半導体装置を製造する場合において、ウェーハの破断や加工不良を抑制することができる半導体装置及びその製造方法を提供することである。実施形態に係る半導体装置は、支持基板と、支持基板の上に積層される複数の半導体基板とを備える。複数の半導体基板のうち少なくともひとつの半導体基板は、半導体基板の外縁が直下の半導体基板の外縁よりも内側に位置するように積層されている。次に、本発明の実施形態に係る半導体装置及びその製造方法を、図面を参照して詳細に説明する。[全体構成]まず、半導体装置の構成を、図1を参照して説明する。図1に示すように、本実施形態の半導体装置は、配線基板100と、配線基板100上に積層された第1~第5半導体チップ10、20、30、40、50を備えている。第1~第5半導体チップ10、20、30、40、50は、それぞれ動作に必要なメモリセルや接続配線等が形成された素子形成層を含み、互いに接着剤により接合されている。第1~第5半導体チップ10、20、30、40、50には貫通電極TSVが形成されており、この貫通電極TSVにより、上下に設けられた別の半導体チップと電気的に接続される。第1~第5半導体チップ10、20、30、40、50は、貫通電極TSV及び接続バンプCBを介して第1~第5半導体チップ10、20、30、40、50の上部に設けられたメモリコントローラ110に電気的に接続される。また、半導体装置には、第1~第5半導体チップ10、20、30、40、50と配線基板100とを接続するワイヤボンディングWBが設けられている。第1~第5半導体チップ10、20、30、40、50及びメモリコントローラ110は、ワイヤボンディングWB、配線基板100及び半田ボールSBを介して、その他の装置と電気的に接続される。[製造方法]半導体装置の第1~第5半導体チップ10、20、30、40、50は、ウェーハトゥウェーハ積層法を用いて形成される。すなわち、半導体チップが複数形成されたウェーハを複数枚積層させた後、半導体チップ毎にダイシングを行って半導体チップが複数積層された積層チップが形成される。以下の実施形態では、ウェーハトゥウェーハ積層法による第1~第5半導体チップ10、20、30、40、50の積層構造の製造方法について説明する。図2及び図3は、本実施形態に係る半導体装置の製造工程を示す工程図である。図2及び図3は、半導体基板の端部周辺の断面図である。以下に説明する各半導体基板上の素子形成層には、周知の手法により、半導体記憶装置が形成される。半導体記憶装置は、例えばNAND型フラッシュメモリ、ダイナミックランダムアクセスメモリDRAM、スタティックランダムアクセスメモリSRAM、磁気抵抗メモリ、抵抗変化メモリ等であり、その種類は不問である。1枚の半導体基板上には、複数のメモリチップ例えば500個程度が形成され得る。図2aに示す第1半導体基板11は、その表面に素子形成層12を有する。素子形成層12は、第1半導体基板11の表面に形成された素子、その上面に形成された絶縁層、絶縁層内に形成された配線等を有する。以下に説明する他の半導体基板及び素子形成層も、第1半導体基板11及び素子形成層12と同様の構成を有する。図2aに示されるように、第1半導体基板11は、素子形成層12が第1半導体基板11の表面に略円形の凸状部分を形成するように、その外周部分が段差状に加工されている。第1半導体基板11は、外周部分にブレードを当てて第1半導体基板11を回転させることにより、所定の幅W1だけ第1半導体基板11の外周を研削加工することができる。半導体基板11の凸状部分は、略円形の形状に限られるものではなく、正方形であっても良いし、その他の矩形形状であっても良い。この素子形成層12の上面に接着剤を塗布した後、この接着剤により支持基板120と素子形成層12とを接着させる。支持基板120は、半導体基板11と同材質の基板や、ガラス基板等の種々の基板を用いることができる。支持基板120は、第1半導体基板11より大きい径でも良いし、小さい径でも良い。また、支持基板120と、第1半導体基板11とは、同じ径でも良い。次に、図2bに示すように、接合面と反対側の面に対して研削や研磨を行うことにより、第1半導体基板11の膜厚を薄くする薄化処理を行う。薄化処理として、例えばグラインダ等を用いることができる。これにより支持基板120上には、素子形成層12を含む、薄化された第1半導体基板11が残る。次に、第1半導体基板11の上面に第2半導体基板21を重ねる。図2cに示されるように、第2半導体基板21は、素子形成層22が第2半導体基板21の表面に略円形の凸状部分を形成するように、その外周部分が段差状に加工されている。半導体基板21の凸状部分も、略円形の形状に限られるものではなく、正方形であっても良いし、その他の矩形形状であっても良い。ここで、第2半導体基板21の凸状部分の面積は、薄化された第1半導体基板11の面積よりも小さくなるように形成されている。例えば、第1半導体基板11及び第2半導体基板21の凸状部分が略円形の形状の場合、第2半導体基板21の凸状部分の直径を第1半導体基板11の直径よりも小さくする。この場合、第2半導体基板21を接着する際の位置ずれを考慮しても、第2半導体基板21の段差部が薄化された第1半導体基板11からはみ出さないように、第2半導体基板21に施す段差加工の幅W2を、第1半導体基板11に施した段差加工の幅W1よりも大きくする。第2半導体基板21の素子形成層22の上面に接着剤を塗布した後、この接着剤により第2半導体基板21と薄化された第1半導体基板11とを接着させる。ここで、第2半導体基板21は、素子形成層22の外縁が薄化された第1半導体基板11の外縁よりも内側に位置するように積層する。次に、図3aに示すように、接合面と反対側の面に対して研削や研磨を行うことにより、第2半導体基板21の膜厚を薄くする薄化処理を行う。これにより薄化された第1半導体基板11上には、素子形成層22を含む薄化された第2半導体基板21が残される。その後、図3bに示すように、第3~第5半導体基板31、41、51を支持基板120上に順次積層する。このとき、第2半導体基板21と同様に、各半導体基板の凸状部分は、その面積が下部の薄化された半導体基板の面積よりも小さくなるように形成されている。そして、半導体基板の積層と、薄化処理とを繰り返すことにより、各半導体基板の外縁がそれぞれ下部の半導体基板の外縁よりも内側に位置する構造となる。各半導体基板11、21、31、41、51が支持基板120上に積層された後、各半導体基板11、21、31、41、51を貫通するように、各メモリチップに貫通電極を形成する図示略。続いて、支持基板120を剥離し、メモリチップ間に形成されたダイシングラインDに沿ってダイシングを行って、積層された半導体基板11、21、31、41、51を、メモリチップ単位に切断する。その後、周知の製造工程を経て、図1に示すような半導体装置を形成することができる。[効果]以下、比較例の半導体装置の製造方法と対比して、実施形態に係る半導体装置の製造方法の効果について説明する。比較例の説明において、実施形態と対応する構成を有する箇所には、同一の符号を付している。図4は、比較例に係る半導体装置の製造工程を示す工程図である。図4は、半導体基板の端部周辺の断面図である。図4a及び図4bに示されるように、比較例の半導体装置の製造方法において、第1半導体基板11の加工、第1半導体基板11と支持基板120との接着、第1半導体基板11の薄化処理は上述の実施形態と同様に実施される。次に、薄化された第1半導体基板11の上面に第2半導体基板21を重ねる。ここで、図4cに示されるように、第2半導体基板21の凸状部分の面積が、薄化された第1半導体基板11の面積よりも大きい場合や、第2半導体基板21を薄化された第1半導体基板11上に接合する際の位置合わせずれが発生した場合、第2半導体基板21の端部が薄化された第1半導体基板11の上面からはみ出す可能性がある。この状態で接合面と反対側の面に対して研削や研磨を行って、第2半導体基板21の膜厚を薄くする薄化処理を行うと、第2半導体基板21の端部が薄化された第1半導体基板11から突出する状態が発生する図4d参照。この突出した部分は、後の加工工程において破断するおそれがある。また、突出した部分があると、例えば後に樹脂を塗布する際の塗布不良や樹脂を剥離する際の剥離不良、絶縁膜や金属膜の成膜やエッチング、めっき等の不良の原因になる。これに対し本実施形態の半導体装置の製造方法では、図3aに示すように、第2半導体基板21を薄化しても第2半導体基板21の外縁は、薄化された第1半導体基板11から突出することが無く、薄化された第2半導体基板21が端部で破断することを防止することが可能となる。さらに、薄化された第2半導体基板21の端部に突出した部分が無いため、その後の製造工程での不良の発生を防止できる。ここで、実施の形態における積層された半導体基板の外縁は、必ずしも全て直下の半導体基板の外縁の内側にある必要はなく、一部例えば、加工工程で不要になる箇所等が直下の半導体基板の外縁の外側にあっても良い。本実施形態において説明したウェーハトゥウェーハ積層法によれば、複数のシリコンウェーハのそれぞれに形成された多数の半導体チップを、ダイシング前にウェーハ単位で積層させた後、貫通電極により電気的に接続させることができる。このため、ダイシングを行った後に半導体チップ毎に積層をするチップトゥチップ積層法に比べ、製造工程を簡略化することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、実施の形態において半導体チップの積層数は5個であるものとして説明を行ったが、半導体チップの積層数は5個に限られるものでないことは言うまでもない。また、実施の形態において半導体ウェーハの積層方法は接着剤による接合であるとして説明を行ったが、接着剤を介さない直接接合法や水酸基結合を利用した常温接合法など、接合の方法は接着剤に限られるものではない。