第1スイッチ手段をオフするための電圧を供給するオフ電源と、前記第1スイッチ手段と、を電気的に接続する第1伝送路と、前記第1伝送路上に設けられた第2スイッチ手段と、前記オフ電源と前記第2スイッチ手段との間の前記第1伝送路と、前記第1スイッチ手段と、を電気的に接続し、かつ前記第1伝送路よりも抵抗値が高い第2伝送路と、前記第2伝送路上に設けられた第3スイッチ手段と、前記第1伝送路に接続され、前記第2スイッチ手段と前記第1スイッチ手段との間の前記第1伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第2スイッチ手段をオフにすると共に、前記第3スイッチ手段をオンにする電圧検知手段と、前記電圧検知手段と前記第1伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、を備えた半導体回路。前記第1スイッチ手段と、前記第2スイッチ手段との間の前記第1伝送路上に設けられ、前記第1伝送路に流れる電流の電流値を検知する電流検知手段を備えた、請求項1に記載の半導体回路。前記第2スイッチ手段及び前記調整手段は、MOSトランジスタである、請求項1または請求項2に記載の半導体回路。前記第2伝送路は、前記オフ電源と前記第2スイッチ手段との間の前記第1伝送路と、前記第2スイッチ手段と前記第1スイッチ手段との間の前記第1伝送路と、を電気的に接続する、請求項1から請求項3のいずれか1項に記載の半導体回路。前記第1スイッチ手段をオンするための電圧を供給するオン電源と、前記第1スイッチ手段と、を電気的に接続する第3伝送路と、前記第3伝送路上に設けられた第4スイッチ手段と、を備えた、請求項1から請求項4のいずれか1項に記載の半導体回路。第1スイッチ手段と、前記第1スイッチ手段をオフするための電圧を供給するオフ電源と前記第1スイッチ手段とを電気的に接続するための請求項1から請求項5のいずれか1項に記載の半導体回路と、を備えた半導体装置。電池と、前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第1スイッチ手段と、前記第1スイッチ手段をオフするための電圧を供給するオフ電源と前記第1スイッチ手段とを電気的に接続するための請求項1から請求項5のいずれか1項に記載の半導体回路と、を備えた電池監視システム。図5に示したFET駆動回路120の場合、外部FET0をON、つまりNMOSトランジスタMN0がONとなっている状態で、何からの外的要因により、FETゲート電圧出力端子FET_PADが電源電圧VDD、或いはGNDに短絡して短絡電流が発生する場合でも、クランプ電圧源124の電流能力により、その短絡電流の大きさが制限されるため、電池監視IC114の破壊には至らない。しかしながら、外部FET0をOFF、つまりPMOSトランジスタMP0がONとなっている状態で、FETゲート電圧出力端子FET_PADが、GNDに短絡すると、PMOSトランジスタMP0を介して電源電圧VDDからGNDへ大きな短絡電流が流れ、電池監視IC114の破壊を引き起こしてしまう場合がある、という問題が生じる。また、同様に図6に示した電池監視システム150のFET駆動回路160電池監視IC154の場合、外部FET1をON、つまりPMOSトランジスタMP0がONとなっている状態で、何からの外的要因により、FETゲート電圧出力端子FET_PADが電源電圧VDDに短絡して短絡電流が発生する場合でも、クランプ電圧源164の電流能力により、その短絡電流の大きさが制限されるため、電池監視IC154の破壊には至らない。しかしながら、外部FET1をOFF、つまりPMOSトランジスタMP0がOFFとなっている状態で、FETゲート電圧出力端子FET_PADが、電源電圧VDDに短絡すると、NMOSトランジスタMN0を介して電源電圧VDDからGNDへ大きな短絡電流が流れ、電池監視ICの破壊を引き起こしてしまう場合がある、という問題が生じる。本発明は、上述した問題を解決するために提案されたものであり、過大電流による素子の破壊を防止することができる、半導体回路、半導体装置、及び電池監視システムを提供することを目的とする。請求項1に記載の半導体回路は、第1スイッチ手段をオフするための電圧を供給するオフ電源と、前記第1スイッチ手段と、を電気的に接続する第1伝送路と、前記第1伝送路上に設けられた第2スイッチ手段と、前記オフ電源と前記第2スイッチ手段との間の前記第1伝送路と、前記第1スイッチ手段と、を電気的に接続し、かつ前記第1伝送路よりも抵抗値が高い第2伝送路と、前記第2伝送路上に設けられた第3スイッチ手段と、前記第1伝送路に接続され、前記第2スイッチ手段と前記第1スイッチ手段との間の前記第1伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第2スイッチ手段をオフにすると共に、前記第3スイッチ手段をオンにする電圧検知手段と、前記電圧検知手段と前記第1伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、を備える。請求項6に記載の半導体装置は、第1スイッチ手段と、前記第1スイッチ手段をオフするための電圧を供給するオフ電源と前記第1スイッチ手段とを電気的に接続するための請求項1から請求項5のいずれか1項に記載の半導体回路と、を備える。請求項7に記載の電池監視システムは、電池と、前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第1スイッチ手段と、前記第1スイッチ手段をオフするための電圧を供給するオフ電源と前記第1スイッチ手段とを電気的に接続するための請求項1から請求項5のいずれか1項に記載の半導体回路と、を備える。本発明によれば、過大電流による素子の破壊を防止することができる、という効果を奏する。[第1の実施の形態]まず、以下、図面を参照して本発明の基本構成となる、第1の実施の形態の電池監視システムについて詳細に説明する。本実施の形態の電池監視システムの概略構成の一例の概略構成図を図1に示す。また、本実施の形態のFET駆動回路の概略構成の一例の回路図を図2に示す。図1に示した本実施の形態の電池監視システム10は、電池12と、電池12の充電放電を制御する外部FET0と、外部FET0を駆動するためのFET駆動回路20を含む電池監視IC14と、を備えて構成されている。本実施の形態では、外部FET0は、PMOSトランジスタであり、ソース端子が電池12の高電位側に接続されており、ドレイン端子が端子PACKに接続されており、かつゲート端子が抵抗素子Rgを介して、電池監視IC14のFET駆動回路20のFETゲート電圧出力端子FET_PADに接続されている。また、電池12は、複数の電池セルを含んで成り、低電位側が端子PACK-本実施の形態ではGNDに接続されている。FET駆動回路20は、電池監視IC14内部に設けられており、外部FET0のON/OFFを制御する機能を有している。本実施の形態のFET駆動回路20は、デッドタイム回路22、クランプ電圧源24、短絡保護回路30、外部FET0駆動用のPMOSトランジスタMP0、NMOSトランジスタMN0、及び短絡電流検出用抵抗素子R0を備えて構成されている。本実施の形態のFET駆動回路20は、PMOSトランジスタMP0及びNMOSトランジスタMN0のON/OFFにより、FETゲート電圧出力端子FET_PADの電圧を電源電圧VDDとした場合PMOSトランジスタMP0=ON、NMOSトランジスタMN0=OFFに、外部FET0がOFF、FETゲート電圧出力端子FET_PADの電圧をクランプ電圧源24から出力されたクランプ電圧VCLAMP-とした場合PMOSトランジスタMP0=OFF、NMOSトランジスタMN0=ONに、外部FET0がONするように外部FET0を制御駆動する機能を有している。このように外部FET0を制御することにより、電池12を使用可/不可を切り替える。デッドタイム回路22は、外部FET0を駆動するPMOSトランジスタMP0とNMOSトランジスタMN0とが同時にONしないよう両者のON期間が重ならないように制御する機能を有するものである。クランプ電圧源24は、外部FET0をONさせるための電圧VCLAMP-を生成して出力する機能を有するものである。短絡電流検出用抵抗素子R0は、FETゲート電圧出力端子FET_PADが短絡したか否かを検出するための機能を有するものであり、PMOSトランジスタMP0のドレイン端子とFETゲート電圧出力端子FET_PADとの間に設けられている。本実施の形態の電池監視システム10では、短絡電流検出用抵抗素子R0を別途、電池監視IC14内部の回路図示省略でモニタし、短絡電流検出用抵抗素子R0を流れる電流短絡電流の大きさにより、短絡状態を検出している。また本実施の形態では、短絡電流検出用抵抗素子R0のモニタにより短絡状態であることを検出した場合は、短絡要因を除去するために所定の措置を、所定の回路や人的手段により行うものとしている。なお、短絡電流検出用抵抗素子R0を設ける場所は、本実施の形態の位置に限るものではないが、PMOSトランジスタMP0がONの場合のFETゲート電圧出力端子FET_PADの短絡を検出し、本実施の形態では、短絡状態の場合は、PMOSトランジスタMP0がオフ状態になり、電流が流れなくなることから、本実施の形態のように、PMOSトランジスタMP0のドレイン端子とFETゲート電圧出力端子FET_PADとの間に設けることが好ましい。図2に示すように、短絡保護回路30は、FETゲート電圧出力端子FET_PADがGND電位に短絡した場合に、電池監視IC14を破壊から保護するための機能を有するものである。短絡保護回路30は、PMOSトランジスタMP1、MP2、MP3、電流源ibiass、抵抗素子Rpu、インバータ回路inv1、inv2、inv3、inv4、inv5、NOR回路nor0、及びnand回路nand0を備えて構成されている。PMOSトランジスタMP1のソース端子、MP2のソース端子は、共に、電源電圧VDDに接続される。PMOSトランジスタMP1のゲート端子はNAND回路nand0の出力端子と接続され、ドレイン端子は、抵抗素子Rpuを介してFETゲート電圧出力端子FET_PADに接続される。PMOSトランジスタMP2のゲート端子は、出力信号poffが入力されるようにデッドタイム回路22に接続され、ドレイン端子は、PMOSトランジスタMP3のソース端子に接続される。PMOSトランジスタMP3のゲート端子は、FETゲート電圧出力端子FET_PADに接続され、ドレイン端子ノードV0は、電流源ibiassを介してGNDに接続される。PMOSトランジスタMP3のドレイン端子は、インバータ回路inv4、inv5を介してNAND回路nand0及びNOR回路nor0の入力端子へ接続される。デッドタイム回路22は、インバータ回路inv2に出力信号nonが入力されるように接続されると共に、インバータ回路inv2、inv3を介してNMOSトランジスタMN0のゲート端子に接続される。デッドタイム回路22の出力信号poffは、NOR回路nor0の入力端子に接続され、NOR回路nor0、インバータ回路inv1を介して、PMOSトランジスタMP0のゲート端子、及びNAND回路nand0の入力端子に接続される。本実施の形態のFET駆動回路20では、外部FET0のON/OFFを制御するFETON信号を受け付けると、デッドタイム回路22は、出力信号poff及び出力信号nonを生成して出力する。外部FET0をONする場合は、出力信号poffをHレベル、出力信号nonをHレベルとする。Hレベルの出力信号poffにより、PMOSトランジスタMP2はOFFになる。また、NOR回路nor0では、出力信号poffがHレベルであるため、ノードV1のレベル電圧値にかかわらず、Lレベルの信号をインバータ回路inv1に出力する。従って、制御信号pgはHレベルになり、PMOSトランジスタMP0はOFFになる。一方、Hレベルの出力信号nonにより、制御信号ngはHレベルになり、NMOSトランジスタMN0はONになる。これにより、FETゲート電圧出力端子FET_PADにクランプ電圧VCLAMP-が出力され、外部FET0のゲート端子に、クランプ電圧VCLAMP-が印加され、外部FET0がONする。一方、外部FET0をOFFする場合は、出力信号poffをLレベル、出力信号nonをLレベルとする。外部FET0がOFFの場合は、PMOSトランジスタMP0がON、NMOSトランジスタMN0がOFFとなり、FETゲート電圧出力端子FET_PADの電圧は電源電圧VDDとなり、外部FET0のゲート端子に、電源圧VDDが印加される。この状態では、制御信号pgは、Lレベルであるため、NAND回路nand0の出力は、ノードV1のレベル電圧値にかかわらず、Hレベルとなり、PMOSトランジスタMP1は、OFFしている。一方、PMOSトランジスタMP2では、Lレベルの出力信号poffがゲート端子に印加されるため、ONしているが、PMOSトランジスタMP3では、FETゲート電圧出力端子FET_PADが電源電圧VDDであるため、ゲート端子に電源電圧VDDが印加され、OFFになっている。従って、ノードV0、V1はLレベルとなり、NOR回路nor0の入力端子には、Lレベルの出力信号poffと、LレベルのノードV1の電圧とが入力されるため、出力がHレベルになり、制御信号pgがLレベルになり、PMOSトランジスタMP0のON状態が保持される。また、Lレベルの出力信号nonにより、制御信号ngはLレベルになり、NMOSトランジスタMN0のOFF状態が保持される。この状態において、FETゲート電圧出力端子FET_PADの電圧が、何らかの要因によりGNDに短絡した場合等、PMOSトランジスタMP3の閾値電圧、PMOSトランジスタMP0、MP2のON抵抗、短絡電流検出用抵抗素子R0により決まる短絡検出電圧以下となると、PMOSトランジスタMP3がONする。具体的には、PMOSトランジスタMP3の閾値電圧をVTH_MP3、PMOSトランジスタMP0のON抵抗をRON_MP0、PMOSトランジスタMP2のON抵抗をRON_MP2、短絡電流をIshort、短絡電流検出用抵抗素子R0の抵抗値をR0、電流源ibiassの電流値をIbiassとすると、以下の1式を満たすと、PMOSトランジスタMP3がONする。VTH_MP3<R0RON_MP0Ishort-RON_MP2×Ibiass1PMOSトランジスタMP3がONすることにより、ノードV0、V1がHレベルになり、NOR回路nor0の出力がLレベルになり、制御信号pgはHレベルとなるため、PMOSトランジスタMP0がOFFとなる。一方、ノードV1及び制御信号pgがHレベルとなるため、NAND回路nand0の出力がLレベルになり、PMOSトランジスタMP1がONされる。PMOSトランジスタMP1がONされることにより、FETゲート電圧出力端子FET_PADは、抵抗素子Rpuを介して、電源電圧VDDにプルアップされた状態となり、短絡電流Ishortは、PMOSトランジスタMP1のON抵抗を無視すると、次の2式により制限される抵抗素子Rpuの抵抗値をRpuとする。Ishort=電源電圧VDD-FET_PAD電圧値/Rpu2従って、FETゲート電圧出力端子FET_PADがGNDに短絡した場合の最大短絡電流Ishort_maxは、Ishort_max=VDD/Rpuに制限される。この後、FETゲート電圧出力端子FET_PADをGNDに短絡した要因が上述のようにして除去され、FETゲート電圧出力端子FET_PADが開放されると、FETゲート電圧出力端子FET_PADはプルアップ状態であるため、電圧値が上昇する。電圧値が短絡検出電圧以上となると、PMOSトランジスタMP3はOFFする。これにより、ノードV0、V1はLレベルとなり、NOR回路nor0の出力がHレベルになり、制御信号pgはLレベルとなるため、PMOSトランジスタMP0がONする。一方、ノードV1及び制御信号pgがLレベルとなるため、NAND回路nand0の出力がHレベルになり、PMOSトランジスタMP1がOFFされる。PMOSトランジスタMP1がOFFすることにより、FETゲート電圧出力端子FET_PADのプルアップ状態が解除され、短絡検出前の状態通常状態に復帰する。本実施の形態の短絡保護回路30において、PMOSトランジスタMP2は、短絡検出電圧を電源電圧VDDにより調整する機能を有している。電源電圧VDDが低くなるにつれ、PMOSトランジスタMP0のON抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、PMOSトランジスタMP0をONする際に外部FET0のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以下となり、短絡保護回路30による短絡保護機能上述の動作が動作してしまう可能性がある。もし、PMOSトランジスタMP2を設けない場合、外部FET0をOFFする際に、外部FET0のゲート端子の電荷を放電するためOFFするための電流が瞬間的に流れる。電源電圧VDDが低い状態で、外部FET0をOFFすると、PMOSトランジスタMP0のON抵抗は、電源電圧VDDが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。PMOSトランジスタMP2を設けない場合は、上述の式1において、RON_MP2×Ibiass=0となり、R0RON_MP0は電源電圧VDDが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部FET0をONからOFFにする場合の動作速度が遅くなるという、問題が生じてしまう。本実施の形態のFET駆動回路20の短絡保護回路30では、PMOSトランジスタMP2を設けることにより、PMOSトランジスタMP2のON抵抗も電源電圧VDDが低くなるにつれ大きくなるため、短絡検出電圧が低くなり、上述のように短絡検出電圧が大きくなることを抑制することができる。従って、FETゲート電圧出力端子FET_PADの電圧値が短絡検出電圧を下回るのを防止することができる。すなわち、PMOSトランジスタMP2のトランジスタサイズON抵抗値を適切に選定することにより、上述の問題を回避することができる。以上説明したように、本実施の形態の電池監視システム10では、電池12の充電放電を制御する外部FET0と、短絡保護回路30を有するFET駆動回路20を内蔵する電池監視IC14と、を備える。外部FET0がOFF状態の場合において、FETゲート電圧出力端子FET_PADの電圧が、何らかの要因により短絡し、短絡検出電圧以下となり、VTH_MP3<R0RON_MP0Ishort-RON_MP2×Ibiassを満たすと、PMOSトランジスタMP3がONする。すなわち、短絡電流Ishortが生じることにより、PMOSトランジスタMP3がONする。また、PMOSトランジスタMP0がOFFとなり、さらにPMOSトランジスタMP1がONされる。PMOSトランジスタMP1がONされることにより、FETゲート電圧出力端子FET_PADは、抵抗素子Rpuを介して、プルアップされた状態となり、GNDに短絡した場合の最大短絡電流Ishort_maxは、Ishort_max=VDD/Rpuに制限される。すなわち、短絡状態の場合は、短絡保護回路30のPMOSトランジスタMP3により、電源電圧VDDからFETゲート電圧出力端子FET_PAD外部FET0に電流が流れる経路をPMOSトランジスタMP0及び短絡電流検出用抵抗素子R0を経由する経路から、PMOSトランジスタMP1及び抵抗素子Rpuを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視IC14が破壊されるのを防止することができる。また、本実施の形態では、短絡発生後にその要因が除去された場合、FETゲート電圧出力端子FET_PADがプルアップ状態であるため、電圧値が短絡検出電圧以上となると、PMOSトランジスタMP3がOFFし、PMOSトランジスタMP0がONする。また、PMOSトランジスタMP1がOFFする。これにより、FETゲート電圧出力端子FET_PADのプルアップ状態が解除され、短絡検出前の状態通常状態に復帰する。従って、電池監視IC14をそのまま継続して使用することができる。[第2の実施の形態]以下、図面を参照して本発明の第2の実施の形態の電池監視システムについて詳細に説明する。第1の実施の形態では外部FET0としてPMOSトランジスタを用いた場合について説明したが、本実施の形態の電池監視システムでは、は外部FETとしてNMOSトランジスタ外部FET1、図3参照を用いた場合について説明する。本実施の形態の電池監視システムの概略構成の一例の概略構成図を図3に示す。また、本実施の形態のFET駆動回路の概略構成の一例の回路図を図4に示す。なお、本実施の形態において、第1の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。図3に示した本実施の形態の電池監視システム50は、電池12と、電池12の充電放電を制御する外部FET1と、外部FET1を駆動するためのFET駆動回路60を含む電池監視IC54と、を備えて構成されている。本実施の形態では、外部FET1は、NMOSトランジスタであり、ソース端子が電池12の低電位側に接続されており、ドレイン端子が端子PACK-本実施の形態ではGND電位に接続されており、かつゲート端子が抵抗素子Rgを介して、電池監視IC54のFET駆動回路60のFETゲート電圧出力端子FET_PADに接続されている。また、電池12は、複数の電池セルを含んで成り、低電位側が端子PACKに接続されている。FET駆動回路60は、電池監視IC54内部に形成されており、外部FET1のON/OFFを制御する機能を有している。本実施の形態のFET駆動回路60は、デッドタイム回路62、クランプ電圧源64、短絡保護回路70、外部FET1駆動用のPMOSトランジスタMP0、NMOSトランジスタMN0、及び短絡電流検出用抵抗素子R1を備えて構成されている。本実施の形態のFET駆動回路60は、PMOSトランジスタMP0及びNMOSトランジスタMN0のON/OFFにより、FETゲート電圧出力端子FET_PADの電圧をGNDとした場合PMOSトランジスタMP0=OFF、NMOSトランジスタMN0=ONに、外部FET1がOFF、FETゲート電圧出力端子FET_PADの電圧をクランプ電圧源64から出力されたクランプ電圧VCLAMPとした場合PMOSトランジスタMP0=ON、NMOSトランジスタMN0=OFFに、外部FET1がONするように外部FET1を制御駆動する機能を有している。このように外部FET1を制御することにより、電池12を使用可/不可を切り替える。デッドタイム回路62は、外部FET1を駆動するPMOSトランジスタMP0とNMOSトランジスタMN0とが同時にONしないよう両者のON期間が重ならないように制御する機能を有するものである。クランプ電圧源64は、外部FET1をONさせるための電圧VCLAMPを生成して出力する機能を有するものである。短絡電流検出用抵抗素子R1は、FETゲート電圧出力端子FET_PADが短絡したか否かを検出するための機能第1の実施の形態の短絡電流検出用抵抗素子R0と略同様の機能を有するものであり、NMOSトランジスタMN0のドレイン端子とFETゲート電圧出力端子FET_PADとの間に設けられている。なお、短絡電流検出用抵抗素子R0を設ける場所は、第1の実施の形態と同様に本実施の形態の位置に限るものではないが、NMOSトランジスタMN0がONの場合のFETゲート電圧出力端子FET_PADの短絡を検出し、本実施の形態では、短絡状態の場合は、NMOSトランジスタMM0がオフ状態になり、電流が流れなくなることから、本実施の形態のように、NMOSトランジスタMN0のドレイン端子とFETゲート電圧出力端子FET_PADとの間に設けることが好ましい。短絡保護回路70は、FETゲート電圧出力端子FET_PADが短絡した場合に、電池監視IC54を破壊から保護するための機能を有するものである。短絡保護回路60は、NMOSトランジスタMN1、MN2、MN3、電流源ibiass、抵抗素子Rpd、インバータ回路inv0、inv1、inv3、inv6、inv7、NOR回路nor1、及びnand回路nand1を備えて構成されている。NMOSトランジスタMN1のソース端子、MN2のソース端子は、共に、GND端子に接続される。NMOSトランジスタMN1のゲート端子はNOR回路nor1の出力端子と接続され、ドレイン端子は、抵抗素子Rpdを介してFETゲート電圧出力端子FET_PADに接続される。NMOSトランジスタMN2のゲート端子は、出力信号poffが入力されるようにデッドタイム回路62に接続され、ドレイン端子は、NMOSトランジスタMN3のソース端子に接続される。NMOSトランジスタMN3のゲート端子は、FETゲート電圧出力端子FET_PADに接続され、ドレイン端子ノードV2は、電流源ibiassを介してクランプ電圧源64出力のクランプ電圧VCLAMPに接続される。NMOSトランジスタMN3のドレイン端子は、インバータ回路inv6、inv7を介してNAND回路nand1及びNOR回路nor1の入力端子へ接続される。デッドタイム回路62は、インバータ回路inv0に出力信号poffが入力されるように接続されると共に、インバータ回路inv0、inv1を介してPMOSトランジスタMP0のゲート端子に接続される。デッドタイム回路62の出力信号nonは、NAND回路nand1の入力端子に接続され、NAND回路nand1、インバータ回路inv3を介して、NMOSトランジスタMN0のゲート端子、及びNOR回路nor1の入力端子に接続される。本実施の形態のFET駆動回路60では、外部FET0のON/OFFを制御するFETON信号を受け付けると、デッドタイム回路62は、出力信号poff及び出力信号nonを生成して出力する。外部FET1をONする場合は、出力信号poffをLレベル、出力信号nonをLレベルとする。Lレベルの出力信号nonにより、NMOSトランジスタMN2はOFFになる。また、NAND回路nand1では、出力信号nonがLレベルであるため、ノードV3のレベル電圧値にかかわらず、Hレベルの信号をインバータ回路inv3に出力する。従って、制御信号ngはLレベルになり、NMOSトランジスタMN0はOFFになる。一方、Lレベルの出力信号poffにより、制御信号pgはLレベルになり、PMOSトランジスタMP0はONになる。これにより、FETゲート電圧出力端子FET_PADにクランプ電圧VCLAMPが出力され、外部FET1のゲート端子に、クランプ電圧VCLAMPが印加され、外部FET1がONする。一方、外部FET01OFFする場合は、出力信号poffをHレベル、出力信号nonをHレベルとする。外部FET1がOFFの場合は、NMOSトランジスタMN0がON、PMOSトランジスタMP0がOFFとなり、FETゲート電圧出力端子FET_PADの電圧はGNDとなり、外部FET1のゲート端子に、GNDが印加される。この状態では、制御信号ngは、Hレベルであるため、NOR回路nor1の出力は、ノードV3のレベル電圧値にかかわらず、Lレベルとなり、NMOSトランジスタMN1は、OFFしている。一方、NMOSトランジスタMN2では、Hレベルの出力信号nonがゲート端子に印加されるため、ONしているが、NMOSトランジスタMN3では、FETゲート電圧出力端子FET_PADがGNDであるため、ゲート端子にGNDが印加され、OFFになっている。従って、ノードV2、V3はHレベルとなり、NAND回路nand1の入力端子には、Hレベルの出力信号nonと、HレベルのノードV3の電圧とが入力されるため、出力がLレベルになり、制御信号ngがHレベルになり、NMOSトランジスタMN0のON状態が保持される。また、Hレベルの出力信号poffより、制御信号pgはHレベルになり、PMOSトランジスタMP0のOFF状態が保持される。この状態において、FETゲート電圧出力端子FET_PADの電圧が、何らかの要因により電源電圧VDDに短絡した場合等、NMOSトランジスタMN3の閾値電圧、NMOSトランジスタMN0、MN2のON抵抗、短絡電流検出用抵抗素子R1により決まる短絡検出電圧以上となると、NMOSトランジスタMN3がONする。具体的には、NMOSトランジスタMN3の閾値電圧をVTH_MN3、NMOSトランジスタMN0のON抵抗をRON_MN0、NMOSトランジスタMN2のON抵抗をRON_MN2、短絡電流をIshort、短絡電流検出用抵抗素子R1の抵抗値をR1、電流源ibiassの電流値をIbiassとすると、以下の3式を満たすと、NMOSトランジスタMN3がONする。VTH_MN3>RON_MN2×Ibiass-R1RON_MN0Ishort3NMOSトランジスタMN3がONすることにより、ノードV2、V3がLレベルになり、NAND回路nand1の出力がHレベルになり、制御信号ngはLレベルとなるため、NMOSトランジスタMN0がOFFとなる。一方、ノードV3及び制御信号ngがLレベルとなるため、NOR回路nor1の出力がHレベルになり、NMOSトランジスタMN1がONされる。NMOSトランジスタMN1がONされることにより、FETゲート電圧出力端子FET_PADは、抵抗素子Rpdを介して、GNDにプルダウンされた状態となり、短絡電流Ishortは、NMOSトランジスタMN1のON抵抗を無視すると、次の4式により制限される抵抗素子Rpdの抵抗値をRpdとする。Ishort=FET_PAD電圧値/Rpd4従って、FETゲート電圧出力端子FET_PADが電源電圧VDDに短絡した場合の最大短絡電流Ishort_maxは、Ishort_max=VDD/Rpdに制限される。この後、FETゲート電圧出力端子FET_PADを電源電圧VDDに短絡した要因が上述のようにして除去され、FETゲート電圧出力端子FET_PADが開放されると、FETゲート電圧出力端子FET_PADはプルダウン状態であるため、電圧値が下降する。電圧値が短絡検出電圧以下となると、NMOSトランジスタMN3はOFFする。これにより、ノードV2、V3はHレベルとなり、NAND回路nand1の出力がLレベルになり、制御信号ngはHレベルとなるため、NMOSトランジスタMN0がONする。一方、ノードV3及び制御信号ngがHレベルとなるため、NOR回路nor1の出力がLレベルになり、NMOSトランジスタMN1がOFFされる。NMOSトランジスタMN1がOFFすることにより、FETゲート電圧出力端子FET_PADのプルダウン状態が解除され、短絡検出前の状態通常状態に復帰する。本実施の形態の短絡保護回路70において、NMOSトランジスタMN2は、短絡検出電圧を電源電圧VDDにより調整する機能を有している。電源電圧VDDが低くなるにつれ、NMOSトランジスタMN0のON抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、NMOSトランジスタMN0をONする際に外部FET1のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以上となり、短絡保護回路70による短絡保護機能上述の動作が動作してしまう可能性がある。もし、NMOSトランジスタMN2を設けない場合、外部FET1をOFFする際に、外部FET1のゲート端子の電荷を放電するためOFFするための電流が瞬間的に流れる。電源電圧VDDが低い状態で、外部FET1をOFFすると、NMOSトランジスタMN0のON抵抗は、電源電圧VDDが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。NMOSトランジスタMN2を設けない場合は、上述の式3において、RON_MN2×Ibiass=0となり、R1RON_MN0は電源で圧VDDが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。従って、第1の実施の形態と同様に、短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部FET1をONからOFFにする場合の動作速度が遅くなるという、問題が生じてしまう。本実施の形態のFET駆動回路60の短絡保護回路70では、NMOSトランジスタMN2を設けることにより、NMOSトランジスタMN2のON抵抗も電源電圧VDDが低くなるにつれ大きくなるため、短絡検出電圧が高くなり、従って、FETゲート電圧出力端子FET_PADの電圧値が短絡検出電圧を上回るのを防止することができる。すなわち、NMOSトランジスタMN2のトランジスタサイズON抵抗値を適切に選定することにより、上述の問題を回避することができる。以上説明したように、本実施の形態の電池監視システム50では、電池12の充電放電を制御するNMOSトランジスタである外部FET1と、短絡保護回路70を有するFET駆動回路60を内蔵する電池監視IC54と、を備える。外部FET1がOFF状態の場合において、FETゲート電圧出力端子FET_PADの電圧が、何らかの要因により短絡し、短絡検出電圧以上となり、VTH_MN3>RON_MN2×Ibiass-R1RON_MN0Ishortを満たすと、NMOSトランジスタMN3がONする。すなわち、短絡電流Ishortが生じることにより、NMOSトランジスタMN3がONする。また、NMOSトランジスタMN0がOFFとなり、さらにNMOSトランジスタMN1がONされる。NMOSトランジスタMN1がONされることにより、FETゲート電圧出力端子FET_PADは、抵抗素子Rpdを介して、プルダウンされた状態となり、電源電圧VDDに短絡した場合の最大短絡電流Ishort_maxは、Ishort_max=VDD/Rpdに制限される。すなわち、短絡状態の場合は、短絡保護回路70のNMOSトランジスタMN3により、GND端子とFETゲート電圧出力端子FET_PAD外部FET1との間で電流が流れる経路をNMOSトランジスタMN0及び短絡電流検出用抵抗素子R1を経由する経路から、NMOSトランジスタMN1及び抵抗素子Rpdを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視IC54が破壊されるのを防止することができる。また、本実施の形態では、短絡発生後にその要因が除去された場合、FETゲート電圧出力端子FET_PADがプルダウン状態であるため、電圧値が短絡検出電圧以下となると、NMOSトランジスタMN3がOFFし、NMOSトランジスタMN0がONする。また、NMOSトランジスタMN1がOFFする。これにより、FETゲート電圧出力端子FET_PADのプルダウン状態が解除され、短絡検出前の状態通常状態に復帰する。従って、電池監視IC54をそのまま継続して使用することができる。なお、上述の第1の実施の形態及び第2の実施の形態では、多セル接続された電池12の電池監視IC電池監視IC14、54に内蔵されるFET駆動回路FET駆動回路20、60を想定し、外部FET外部FET0、1をONする際の出力電圧としてクランプ電圧源クランプ電圧源24、64から出力されたクランプ電圧VCLAMP-、VCLAMPを用いる構成について説明したがこれに限らず、例えば、クランプ電圧源を仕様せず電源電圧VDD-GNDを駆動電源とするFET駆動回路を用いるように構成してもよい。なお、この場合において、FETゲート電圧出力端子に電源電圧VDD短絡、GND短絡の両方の保護を設ける必要がある場合には、第1の実施の形態及び第2の実施の形態を併用して適用するようにすればよい。また、上述の第1の実施の形態及び第2の実施の形態では、FETゲート電圧出力端子FET_PADが短絡したか否かを検出する場合について詳細に説明したがFETゲート電圧出力端子FET_PADに限らず、第1の実施の形態では、MOSトランジスタMP0と外部FET0とを接続する配線、また、第2の実施の形態では、MOSトランジスタMN0と外部FET1とを接続する配線が短絡したか否かについても、それぞれ第1の実施の形態及び第2の実施の形態と同様に検出することができる。また、上述の第1の実施の形態及び第2の実施の形態では、外部FET外部FET0、1に対する短絡保護回路短絡保護回路30、70を有するFET駆動回路FET駆動回路20、60について詳細に説明したが外部FET駆動用の回路に限らない。例えば、FET以外の部品駆動用回路に同様な駆動回路を用いる場合には、当該駆動回路に上述の保護回路を適用して、短絡から保護するように構成してもよい。また、上述の第1の実施の形態及び第2の実施の形態では、FETゲート電圧出力端子FET_PADが短絡した場合の短絡保護回路短絡保護回路30、70を有するFET駆動回路FET駆動回路20、60について詳細に説明したがこれに限らない。例えば、過電流保護機能過電流保護回路つき負荷駆動回路として用いるものであってもよい。当該過電流保護回路の場合、例えば、第1の実施の形態のように構成される場合は、検出電圧をPMOSトランジスタMP0、MP2、MP3、短絡電流検出用抵抗素子R0により特定の検出電圧に設定できる上述の1式参照ため、万一、想定よりも過大な電流を駆動するような負荷が負荷駆動回路当該負荷駆動回路を内蔵するICに接続された場合に上述と同様な動作により過大電流を制限することによりICを保護することができる。また、上述の第1の実施の形態及び第2の実施の形態では、電池12を制御するスイッチング素子として、PMOSトランジスタ外部FET0、NMOSトランジスタ外部FET1を外部に設けるように構成しているが、これに限らず、電池監視IC電池監視IC14、54に内蔵するようにしてもよい。なお、本実施の形態のように電池保護ICの場合では、電池12の充電電流/負荷電流を制御するには大電流を流してON/OFFすることとなるため、この大電流を制御するスイッチング素子FETを電池監視ICに内蔵しようとすると電池監視ICのサイズが非常に大きくなるため、実装的な観点からあまり好ましくない。また、また発熱の観点からも他回路と同一のパッケージに収めるのは好ましくない。従って、上述の第1の実施の形態及び第2の実施の形態のように、外部FETとすることが好ましい。なお、このように外部に設けることにより内蔵する場合に比べて、FETゲート電圧出力端子FET_PADと外部FETとの間の伝送路FETゲート電圧出力端子FET_PADが短絡しやすくなるため、上述の第1の実施の形態及び第2の実施の形態のように短絡保護回路短絡保護回路30、70を設けることにより、短絡から保護する効果がより高くなる。また、上述の第1の実施の形態及び第2の実施の形態では、短絡検出電圧を調整する機能を有する手段として、PMOSトランジスタMP2、NMOSトランジスタMN2を設けるように構成しているが、短絡検出電圧を調整する機能を有する手段の構成はこれに限らない。本実施の形態では、抵抗値により短絡検出電圧を調整するため、その他の抵抗素子であってもよい。なお、例えば、第1の実施の形態の場合、短絡検出電圧が短絡電流検出用抵抗素子R0の抵抗値とPMOSトランジスタMP0のON抵抗で決まり、PMOSトランジスタMP0のON抵抗は、温度と電源電圧VDDによりその値が変化するため、PMOSトランジスタMP0と温度、電源電圧VDDに対するON抵抗の変化が同様であるPMOSトランジスタを使用したほうが、温度、電源電圧VDDの変化による短絡検出電圧値の影響を抑制することができる。一方、抵抗素子を用いた場合、当該抵抗素子の抵抗値自体は電源電圧VDDの変化の影響を受けず、またPMOSトランジスタMP0と異なる温度特性を持っているため、温度条件や電源電圧VDDの変化に対し、短絡検出電圧値が影響を受けやすくなるため、上述の第1の実施の形態及び第2の実施の形態のようにMOSトランジスタPMOSトランジスタMP2、NMOSトランジスタMN2とすることが好ましい。