制御端と電流路の一端及び他端を有する半導体素子と、定電圧素子1、定電圧素子2、容量素子と、を備え、前記電流路が導通する電位を超える電位1を、前記電流路の一端を基準電位として、前記制御端に前記容量素子を介して断続的に印加されるべく構成され、前記電位1が印加されたとき、該電位1が前記定電圧素子1に対して、前記電流路が導通に要す該定電圧素子1の有する降伏電圧1を発生すべく、かつ該電位1が前記定電圧素子2に対して順方向に、該定電圧素子1と該定電圧素子2の直列接続回路を、前記制御端と前記電流路の一端との間に介在させたことを特徴とする電界効果トランジスタのゲート電位制御回路。前記電位1が印加された後、該電位1が低下されたとき、前記電位1により前記容量素子に充電された電位2が前記電流路の一端を基準電位とし前記定電圧素子2に対して、前記電位1と逆極性の、該定電圧素子2の有する降伏電圧2を発生すべく、かつ該電位2が前記定電圧素子1に対して順方向に、該定電圧素子1と該定電圧素子2の直列接続回路を前記制御端と前記電流路の一端との間に介在させたことを特徴とする請求項1に記載の電界効果トランジスタのゲート電位制御回路。前記直列接続回路に直列に又は該直列接続回路の接続部間に抵抗素子1を接続することを特徴とする請求項1又は2に記載の電界効果トランジスタのゲート電位制御回路。前記直列接続回路に並列に又は前記制御端と前記電流路の一端に抵抗素子2を接続することを特徴とする請求項1~3のいずれかに記載の電界効果トランジスタのゲート電位制御回路。以上の現状に鑑み本発明は、ツェナーダイオードとコンデンサを基本的動作に使用し、回路が簡素であるとともに応答速度の遅延が無い。さらに、本発明では、各部の電位極性を反転させることで、Nチャネル型、Pチャネル型エンハンス型が同一回路構成で共用できる。上記の目的を実現するべく本発明は以下の構成とする。1請求項1に係る電界効果トランジスタのゲート電位制御回路は、制御端と電流路の一端及び他端を有する半導体素子と、定電圧素子1、定電圧素子2、容量素子と、を備え、前記電流路が導通する電位を超える電位1を、前記電流路の一端を基準電位として、前記制御端に前記容量素子を介して断続的に印加されるべく構成され、前記電位1が印加されたとき、該電位1が前記定電圧素子1に対して、前記電流路が導通に要す該定電圧素子1の有する降伏電圧1を発生すべく、かつ該電位1が前記定電圧素子2に対して順方向に、該定電圧素子1と該定電圧素子2の直列接続回路を、前記制御端と前記電流路の一端との間に介在させたことを特徴とする。2請求項2に係る電界効果トランジスタのゲート電位制御回路は、請求項1において、前記電位1が印加された後、該電位1が低下されたとき、前記電位1により前記容量素子に充電された電位2が前記電流路の一端を基準電位とし前記定電圧素子2に対して、前記電位1と逆極性の、該定電圧素子2の有する降伏電圧2を発生すべく、かつ該電位2が前記定電圧素子1に対して順方向に、該定電圧素子1と該定電圧素子2の直列接続回路を前記制御端と前記電流路の一端との間に介在させたことを特徴とする。3請求項3に係る電界効果トランジスタのゲート電位制御回路は、請求項1又は2において、前記直列接続回路に直列に又は該直列接続回路の接続部間に抵抗素子1を接続することを特徴とする。4請求項4に係る電界効果トランジスタのゲート電位制御回路は、請求項1~3のいずれかにおいて、前記直列接続回路に並列に又は前記制御端と前記電流路の一端に抵抗素子2を接続することを特徴とする。本発明では、FETのゲートドライブ回路に正負の電源を必要とせず、簡単な受動素子のみの回路で、FETのゲート電位に正極電位、負極電位を印加しFETの高速スイッチングドライブを可能とした。1電界効果トランジスタのゲート電位制御回路の実施の形態1-1回路構成図1は、本発明による実施の形態である電界効果トランジスタのゲート電位制御回路の回路構成図である。以下、図1を参照して、電界効果トランジスタのゲート電位制御回路の実施の形態である回路構成を説明する。本発明の回路は、以下の素子から構成される。符号Q1の半導体素子であるNチャネルエンハンス型FETQ1、半導体素子であるFETQ1は符号Gの制御端であるゲートG、符号Sの電流路の一端であるソースS、符号Dの電流路の他端であるドレインDを有する。符号Ze1の定電圧素子1であるツェナーダイオードZe1、符号Ze2の定電圧素子2であるツェナーダイオードZe2、符号Cの容量素子であるコンデンサC、符号R1の抵抗素子1、符号R2の抵抗素子2から構成される。符号T1~T4、Tgは、発明の要素ではないが、発明の説明に寄与する端子T1~端子T4、端子Tgである。以下、電界効果トランジスタのゲート電位制御回路の接続関係を説明をする。端子T1には、端子T3が接続され、端子T1には直流の一方の極性正極の電位が印加される。端子T2には、半導体素子FETQ1のソースS、定電圧素子2ツェナーダイオードZe2のカソード、抵抗素子2の一端が接続され、端子T2には直流の他方の極性負極:これを基準電位とすると0電位の電位が印加される。端子T4には、半導体素子のドレインDが接続され、端子Tgには、容量素子Cの一端が接続され、容量素子Cの他端は半導体素子のゲートGに及び抵抗素子1の一端に接続されている。抵抗素子1の他端には、抵抗素子2の他端及び定電圧素子1のカソードが接続され、定電圧素子1のアノードは、定電圧素子2のアノードに接続されている。抵抗素子1は、定電圧素子1と定電圧素子2の直列接続回路のどの部分に位置してもよい。すなわち、定電圧素子2のカソードと端子T2間、定電圧素子1と定電圧素子2のアノード間。抵抗素子2の他端は、半導体素子FETQ1の制御端ゲートGに接続されていてもよい。端子T3と端子T4は、外部の負荷が接続される端子であり、半導体素子のゲート電位を制御することにより、端子T3と端子T4間に断続した電圧を発生させ、端子T3と端子T4間に外部の負荷をドライブする断続電流が流れる。1電界効果トランジスタのゲート電位制御回路の実施の形態1-2回路動作図1を参照し、本発明による実施の形態である電界効果トランジスタのゲート電位制御回路の動作を説明する。端子T1に正極電位を印加し、端子T2に負極電位基準電位である0電位を印加する。端子Tgに0電位又は半導体素子Q1が導通状態とならない正極低電位を印加しているとき、図1の回路は動作せず、端子T3、端子T4間に電位差が発生しない。基準電位に対し、端子Tgに正極電位半導体素子Q1が良好に導通するに必要な制御端ゲートG電位を超える電位を印加すると、端子T3端子T1と同電位、端子T4との間に、端子T1と端子T2間の電位差が発生する。半導体素子FETQ1が良好に導通するに必要な制御端ゲートG電位を超える電位をVtgとし、以下の素子の電圧を定義する。なお、電位をVtgは電位1である。定電圧素子1ツェナーダイオードZe1の降伏電圧1ツェナー電圧1をVze1、定電圧素子2ツェナーダイオードZe2の順方向電圧をVf2、抵抗素子R1の電圧降下をVr1、FETQ1が良好に導通するに必要なゲートG電位をVgとすると以下の式が成り立つ。Vtg=VgVze1Vf2Vr1。電位と電圧が混在しているが、電位を電圧にして加算し、最終的に電位としている。抵抗素子R2の電圧降下は、本発明の本質ではないので無視する。端子Tgに電位Vtgが印加された直後は、容量素子Cに電圧降下は発生しないものとする。電位Vtgは、基準電位端子T2の電位を基準としている。端子Tgに正極電位Vtgが印加されることで、図1に以下の電流路が形成される。端子Tg→コンデンサC→抵抗素子R1→ツェナーダイオードZe1→ツェナーダイオードZe2→端子T2。ツェナーダイオードZe1とツェナーダイオードZe2の直列接続回路に並列接続されている抵抗素子R2にも微少電流が流れるが発明の本質ではないので無視する。ここで、さらに、抵抗素子R1とツェナーダイオードZe2の順方向電圧降下を無視すると、FETQ1のゲートGには、Vtg-Vze1=Vgの電位が印加され、FETQ1は導通する。FETQ1が導通するので、同時に、端子T1→端子T3→外部の負荷→端子T4→FETQ1のドレインD→FETQ1のソースS→端子T2電流路が形成される。このとき、外部の負荷に電力が供給される。端子Tgと端子T2間に接続される外部の電源の出力インピーダンスを極めて小さいものとし、端子Tgに外部の電源の電位1を印加せず端子Tgに印加する電位を基準電位である0電位とすると、コンデンサCの一端は基準電位となり、コンデンサCの他端の電位負極がFETQ1のゲートG及び抵抗素子R1に印加される。このときのコンデンサCの充電電位の印加経路は、コンデンサCの一端→端子Tg→外部の電源の出力インピーダンス→端子T2→ツェナーダイオードZe2→ツェナーダイオードZe1→抵抗素子1→コンデンサCの他端であり、コンデンサCの他端の負極電位がFETQ1のゲートGに印加される。コンデンサCの充電電位は、コンデンサCの一端の電位であり電位2である。このとき、FETQ1のゲート容量に蓄積された正極電荷は、コンデンサCの他端の負極電位に吸引され急速に放電し、FETQ1は急速に非導通となる。すなわち、FETQ1の電流路の電流の立ち下がりが急峻となる。なお、上記外部の電源とは、一例として端子Tgに正極パルス電位を印加するパルス電位発生器である。上記、端子Tgに外部の電源の電位を印加せず端子Tgに印加する電位を基準電位である0電位とするととあるが、外部の電源の電位は、必ずしも0電位とする必要もなく、FETQ1のゲートGに必要十分な負極電位を印加できる電位に低下することで足りる。FETQ1の電流路の電流の立ち下がりが急峻でない場合、FETQ1の電流路の緩慢に低下する導通抵抗により発熱する。かつ、端子Tgに高周波パルスを印加した場合、FETQ1の電流のゲート電位に対する周波数応答が悪くなる。すなわち、FETQ1の電流路の電流の立ち下がりが急峻でない場合、発熱の電力損失、発熱の冷却電力損失、高調波スイッチング不適用のため、スイッチング電源などでは、電圧変換効率の悪化を招来しトランスの磁気回路が大きくなるという損失も発生する。このような、損失を回避するため、端子Tgに正極、負極を有するパルス波形を印加するには、FETQ1のゲート電位ドライブ回路に正負の両極電源を必要とする。本発明では、FETQ1のゲート電位ドライブ回路に正負の電源を必要とせず、FETQ1のゲートGに単一極性電位を印加し、図1に示す簡単な受動素子のみの回路で、FETQ1のゲート電位に正極電位、負極電位を印加することができ、FETQ1の高速スイッチングドライブを可能とした。ツェナーダイオードZe2は、端子Tgに印加する電位が0又は低下し、FETQ1のゲート容量の電荷が放電し切って、尚かつコンデンサCの電荷が放電し切れず、FETQ1のゲートGの電位が過度に負極電位となることを防止するため、FETQ1のゲートGの電位を定電圧素子2の降伏電圧2、すなわち、ツェナーダイオードZe2のツェナー電圧Vze2FETQ1のゲートGに対して負極より電位が低下しないように維持する。FETQ1のゲートGの電位を過度に負電位にならないようにし、次の正極パルス電位が端子Tgに印加されたとき、FETQ1のゲートGの電位を適正なVgとする。コンデンサCに充電される電圧は、ほぼ、端子Tgに印加される電位から、定電圧素子1の降伏電圧1ツェナーダイオードZe1のツェナー電圧1を差し引いたものとなる。FETQ1のゲートGに印加される電位は、ほぼ、定電圧素子1の降伏電圧1となる。以上の説明は、抵抗素子R1の電圧降下、定電圧素子1の順方向電圧降下、定電圧素子2の順方向電圧降下を無視したものである。抵抗素子R1は、ツェナーダイオードZe1、Ze2への突入電流防止、抵抗素子R2は、FETQ1のゲート接地抵抗であり、図1の回路に電位が印加されていないとき、FETQ1のゲートGの帯電防止である。FETQ1は、エンハンス型を使用しているが、Nチャネル型でもPチャネル型のいずれでも、回路を変更せず、N型、P型に応じて各部の電位の極性を逆にすることで足りる。なお、定電圧素子1と定電圧素子2の向きは同一で、降伏電圧を入れ替える選択も有り得る。すなわち、各部の電位極性を入れ替えることで、定電圧素子1と定電圧素子2の役割が交換されるためである。これは、上記NチャネルFETQ1における説明から理解可能である。