評価パルスのアサーション中に1つ又は複数の入力を評価し、そしてその1つ又は複数の入力に基づきダイナミックノードを選択的にディスチャージするように結合された評価ネットワークであって、評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い時間中アサートされるものである評価ネットワークと、前記ダイナミックノードに結合された出力記憶素子であって、動作中に前記ダイナミックノードに基づいて出力を発生する出力記憶素子と、スキャン動作モード中に1つ又は複数のスキャン入力信号のアサーションに応答してスキャンデータを前記出力記憶素子へ入力するように結合された1つ又は複数の装置と、を備えた装置。前記1つ又は複数の装置は、マルチプレクスデータMUX-Dスキャンゲートを実施するように結合され、そしてそのMUX-Dスキャンゲートの通常の機能的モード動作及びスキャンモード動作の両方をコントロールするように前記評価パルスの1つ又は複数のバージョンが結合される、請求項1に記載の装置。前記1つ又は複数の装置は、レベル感知スキャン設計LSSDスキャンゲートを実施するように結合され、そしてそのLSSDスキャンゲートのスキャンモード動作をコントロールするように前記評価パルスとは個別のスキャンモードクロックが結合される、請求項1に記載の装置。前記評価ネットワークは、前記1つ又は複数の入力の論理的機能を実施するように構成された1つ又は複数の装置を備え、前記1つ又は複数の入力が前記評価パルスのアサーション中に前記論理的機能を満足するのに応答して、前記1つ又は複数の装置間に前記評価ネットワークを通る1つ又は複数のディスチャージ経路が発生される、請求項1に記載の装置。前記1つ又は複数の装置は、1つ又は複数のN型電界効果トランジスタNFETを含む、請求項4に記載の装置。前記1つ又は複数の入力は、1オブNフォーマットでエンコードされる、請求項1に記載の装置。前記評価パルスは、スキャンモード動作中にはアサートされない、請求項1に記載の装置。前記評価パルスは、クロック信号の立ち上り縁の後に評価パルスの立ち上り縁が生じそしてクロック信号の立ち下り縁の前に評価パルスの立ち下り縁が生じるように、クロック信号から導出される、請求項1に記載の装置。動作中に、クロック信号をクロック信号の遅延バージョンと合成して前記評価パルスを発生するパルスジェネレータを更に備えた、請求項1に記載の装置。クロック信号によりコントロールされる1つ又は複数のフィードバック装置を更に備え、前記ダイナミックノードのディスチャージ及び評価装置のデアサーションに続き、前記1つ又は複数のフィードバック装置は、前記出力をアサート状態に維持するように構成される、請求項1に記載の装置。前記クロック信号のデアサーションに応答して、前記1つ又は複数のフィードバック装置は、前記出力をデアサート状態にリセットするよう構成される、請求項10に記載の装置。ダイナミックロジックゲートのスキャンモード動作を検出する段階であって、そのダイナミックロジックゲートは、ダイナミックノードを含み、ダイナミックロジックゲートの通常機能モード動作中に、ダイナミックノードは、評価パルスの適格化バージョンのアサーション中の1つ又は複数の入力に基づいて選択的にディスチャージされ、評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い期間中アサートされ、そして評価パルスの適格化バージョンは、スキャンモード動作中にアサートされないような段階と、スキャンモード動作を検出するのに応答して、前記ダイナミックロジックゲートに与えられる1つ又は複数の入力とは独立したプリチャージ状態に前記ダイナミックノードを維持する段階と、前記スキャンモード動作中に、評価パルスのアサーションに応答して前記ダイナミックロジックゲートの記憶素子にスキャンデータを記憶する段階であって、その評価パルスは、前記ダイナミックロジックゲートの通常機能モード動作及びスキャンモード動作の両方をコントロールするように結合される段階と、を備えた方法。前記1つ又は複数の入力は、1オブNフォーマットでエンコードされる、請求項12に記載の方法。前記評価パルスは、クロック信号の立ち上り縁の後に評価パルスの立ち上り縁が生じそしてクロック信号の立ち下り縁の前に評価パルスの立ち下り縁が生じるように、クロック信号から導出される、請求項12に記載の方法。請求項1に記載の装置のインスタンスを各々含む複数のスキャン可能なパルスダイナミックロジックゲートと、前記スキャン可能なパルスダイナミックロジックゲートを相互接続するスキャンチェーンと、を備えた集積回路。メモリと、前記メモリに結合された請求項15に記載の集積回路と、を備えたシステム。本発明は、種々の変更を受けそして別の形態でも実施できるが、その特定の実施形態を一例として添付図面に示して以下に詳細に説明する。しかしながら、添付図面及び詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲に規定される本発明の精神及び範囲内に入る全ての変更、等効物及び代替え物を網羅することを理解されたい。ここに使用する見出しは、編成上の目的に過ぎず、説明の範囲を限定するためのものではない。又、本出願全体にわたって使用される~してもよいという語は、許すという意味即ち、~の潜在性があるという意味で使用されるもので、強制の意味即ち、~しなければならないという意味ではない。同様に、含む、含んでいる及び含むという語は、含むことを意味するが、それに限定されない。種々のユニット、回路又は他のコンポーネントは、1つ又は複数のタスクを遂行するように構成されるものとして述べる。この点について、構成されるとは、動作中に1つ又は複数のタスクを遂行する回路を有することを一般的に意味する構造を広く表現するものである。従って、ユニット/回路/コンポーネントは、そのユニット/回路/コンポーネントが現在オンでなくても、タスクを遂行するように構成することができる。一般的に、構成されるに対応する構造を形成する回路は、ハードウェア回路を含む。同様に、種々のユニット/回路/コンポーネントは、説明の便宜上、1つ又は複数のタスクを遂行するものとして説明されてもよい。そのような説明は、構成されるという句を含むものと解釈されねばならない。1つ又は複数のタスクを遂行するように構成されたユニット/回路/コンポーネントを表現する場合に、そのユニット/回路/コンポーネントの解釈に関して35USC§112、第6節の解釈を引用しないことが明確に意図される。より一般的には、いずれの要素を表現する場合も、~するための手段又は~するためのステップという語が特に表現されない限り、その要素に対して35USC§112、第6節の解釈を引用しないことが明確に意図される。図1は、ダイナミックロジックドミノロジックのようなを使用するロジック経路の一部分の一例を示す。ここに示す実施形態では、スキャン可能なフリップフロック110は、ロジックゲート120に結合され、これは、次いで、ロジックゲート130に結合される。ロジックゲート130は、パルスドミノラット140に結合される。一般的に述べると、スキャン可能なフリップフロック110は、スタティックフリップフロックのような適当なスキャン可能な状態素子に対応する。スキャン可能なフリップフロック110は、クロック信号に応答して入力データを取り込み、そして記憶するように動作する。例えば、スキャン可能なフリップフロック110は、レベルトリガー型又は縁トリガー型状態素子である。ロジックゲート120及び130は、適当な形式の組み合わせロジック機能例えば、AND、OR、NAND、NOR、XOR、XNOR、又は適当なブール表現を実施するように構成される。パルスドミノラッチ140は、組み合わせロジック及び状態素子の結合を実施する。例えば、クロック信号に応答して、パルスドミノラッチ140は、その入力を評価すると共に、結果を取り込み、記憶するように動作する。対照的に、典型的なスタティック組み合わせロジックゲートは、その状態を保持せず、むしろ、その入力を非同期で評価し、そして入力が変化するときにその出力を変化させる。パルスドミノゲート140は、個別の状態素子に結合された個別のスタティックロジックゲートを使用することに対してロジック経路の全体的遅延を短縮し、従って、ロジック経路の性能を潜在的に高める。図1に示すロジックゲートの数及び接続は、単なる例示に過ぎず、他の実施形態では、他の数及び構成のゲート及び状態素子が使用されてもよいことに注意されたい。ここに示す実施形態では、パルスドミノラッチ140は、スキャン不能である。従って、パルスドミノラッチ140に代わってスキャン可能な状態素子が結合された場合のように、ロジックゲート120及び130の結果を直接決定することはできない。むしろ、ロジックゲート120及び130を観察するためには、ロジックゲート120及び130の出力が他のロジックと合成された後に、ロジック経路を更に下る結果を取り込む必要がある。これは、テストをより困難なものにする。図2は、図1に示すスキャン不能なパルスドミノラッチ140に代わってスキャン可能なパルスダイナミックゲート240を使用するロジック経路の一部分を示す。通常の動作モード中の機能的特性に関しては、スキャン可能なパルスドミノゲート240は、スキャン不能なパルスドミノラッチ140に類似している。例えば、両形式のゲートは、同等のスタティックロジックよりも短い評価待ち時間を示すクロック型ダイナミックロジックを実施する。しかしながら、スキャンモード中に、スキャン可能なパルスドミノゲート240の状態を読み取り及び/又は書き込むことができ、これは、スキャン可能なパルスドミノゲート240の上流及び/又は下流のロジックのテストを容易にする。図3は、スキャン可能なパルスダイナミックゲート240の一実施形態を示す。ここに示す実施形態では、入力データ330は、評価ネットワーク302に結合され、これは、次いで、プリチャージ装置301及び評価装置303に結合される。プリチャージ装置301は、PULSE信号319によりコントロールされ、そして評価装置303は、pulse_no_scan信号321によりコントロールされる。ダイナミックノード325は、評価ネットワーク302及びプリチャージ装置301に結合され、更に、キーパーインバータ304及び305に結合される。ダイナミックノード325は、更に、装置306及び307により形成されたインバータに結合されると共に、PULSE319装置308を経て及び適格化スキャン信号SEIX装置309を経てにより更にコントロールされる。装置306及び307により形成されたインバータの出力は、ラッチノード326に結合され、これは、インバータ312を経て出力324を駆動する。ラッチノード326は、更に、記憶素子332ラッチ段とも称されるに結合され、そしてSEIX323プルアップ装置310を経て及びPULSE320プルアップ装置311を経てによりコントロールされる。ラッチ段332は、一対のクロス結合されたインバータ313及び314を含み、そのうちのインバータ313は、PULSE319及びPULSE320によって選択的にコントロールされる。ここに図示して説明するようなスタティックCMOSインバータは、ここに述べる回路に使用される反転増幅器の特定の実施形態であることに注意されたい。しかしながら、他の実施形態では、CMOS以外の技術を使用して構築される反転増幅器を含めて、信号の論理的方向を反転することのできる反転増幅器の適当な構成を使用することができる。更に、プリチャージ装置、プルアップ装置、プルダウン装置及び/又は評価装置は、個々のトランジスタとして示されているが、他の実施形態では、これらの装置は、いずれも、複数のトランジスタ又は他の適当な回路を使用して実施されることに注意されたい。即ち、種々の実施形態において、装置は、適当な形式の個々のトランジスタ又は他のスイッチング素子例えば、FET、トランジスタ又はスイッチの集合、ロジックゲート又は回路、等に対応する。ある実施形態では、評価ネットワーク302は、ロジック機能を実施するように結合されるNタイプの装置例えば、NFETのような装置のツリーを含む。例えば、入力の特定の組み合わせに応答して、評価ネットワーク302内のある対応装置がアクチベートされて、接地への1つ又は複数の経路を生成する。次いで、評価ネットワーク302は、そのような経路1つ又は複数を経てダイナミックノード325をディスチャージする。即ち、評価ネットワーク302により実施されるロジック機能を満足する1つ又は複数の入力に応答して、評価パルスのアサート中に、評価ネットワーク302を通る1つ又は複数のディスチャージ経路が装置間に発生される。ある実施形態では、評価ネットワーク302は、1オブNフォーマットでエンコードされた入力を受け取るように結合される。一般的に述べると、1オブNフォーマットでは、入力信号がN個の個々のコンポーネントを有し、所与の時間にアサートされ又は論理的に真であるのは、そのうちのせいぜい1つである。1オブN信号の個々のコンポーネントは、評価ネットワーク302内の1つ又は複数の対応装置に結合された対応ワイヤ又は金属トレースにより実施される。例えば、1オブ4入力信号は、スキャン可能なパルスダイナミックゲート240へ引き回される4本のワイヤの束として実施され、そのうちのせいぜい1本のワイヤが所与の時間に高電圧アサーションに対応するへ駆動される。特定のワイヤがこのようにアサートされると、評価ネットワーク302内の1つ又は複数の対応装置がアクチベートされる。評価ネットワーク302により実施されるロジック機能に基づき、そのようなアクチベーションは、スキャン可能なパルスダイナミックゲート240の出力状態に影響してもしなくてもよい。ここに示す実施形態では、クロックジェネレータ317は、入力クロック360及びスキャンイネーブル信号318からパルス信号の多数の変形形態を発生するように構成される。ある実施形態では、パルスは、クロック信号から発生される信号であるが、パルスが発生されたところのクロック信号より短い期間中アサートされる信号に対応する。即ち、パルスは、クロック信号のような同期信号であるが、クロック信号とは異なるタイミング特性及びクロック信号に依存するタイミング特性の両方を有するものと理解される。種々の実施形態において、クロック信号に対するパルスの立ち上り縁及び/又は立ち下り縁の発生は、特定のゲート又は経路のタイミング要求に基づいて同調される。クロック信号に対するパルスの幅及びその縁の位置は、変化してもよい。例えば、パルスは、その立ち上り縁がクロック信号の立ち上り縁の後に生じそしてその立ち下り縁がクロックサイクルの立ち下り縁の前に生じるように発生される。クロックではなくパルスを使用することは、回路性能を改善する上で助けとなる。ダイナミックロジックに関して、同期信号は、通常、入力を評価する期間を決定する。例えば、クロック信号によりコントロールされるダイナミックロジック回路は、クロック信号が高であるとき回路の評価段階とも称されるその入力を評価する。クロック信号が低であるときには回路のプリチャージ段階とも称される、ダイナミックロジック回路は、入力の変化に不感である。一般的に述べると、正しい回路動作を保証するために回路の評価段階中の及び/又はその後の少なくともある時間長さホールドタイムとも称されるについてダイナミックロジック回路への入力信号が安定であることを保証することがしばしば必要である。例えば、ホールドタイム要求が特定ゲートへの入力によって満足されない場合には即ち、入力が早目に移行を開始する場合には、入力がゲートにより取り込まれないことがあり、おそらく、ゲートが正しく評価しないようにさせる。或いは又、早目の移行は、ゲートに誤った評価をさせることがある例えば、そうでないときにダイナミックノード325をディスチャージさせる経路を評価ネットワーク302内に生成することにより。そのような振舞いは、誤った回路動作を招くことがある。ホールドタイム違反による欠陥を軽減するために、設計者は、種々の信号に対してホールドタイムを指定する回路設計ルールを採用する。しかしながら、そのようなホールドタイム要求は、回路動作の速度を制限する。というのは、所与の入力信号を別のゲートに発生するゲートに対して、所与の入力信号のホールドタイムが長いと、通常、発生側ゲートが有用な仕事を行うために残された時間が短くなるからである。ダイナミックゲートにおいて、ホールドタイム要求は、多くの場合、評価段階の長さに依存する。即ち、一般的に、評価段階の終了を越えて入力信号を保持する必要はない。というのは、正しく動作するダイナミックゲートは、評価段階以外で生じる入力変化に不感でなければならないからである。ダイナミックゲートの評価をコントロールするためにクロック信号に代わってパルスを使用することにより、ゲートの評価段階の長さを短縮することができるというのは、上述したように、パルスは、それに対応するクロックよりも短いアサート幅を有するからである。評価段階を短縮することにより、クロック信号が使用される場合より早期に入力信号を移行させることができる。即ち、パルスを使用すると、入力信号のホールドタイム要求を緩和することができる。これは、ひいては、回路を動作できる頻度を高めることができる。図3に示すように、パルスジェネレータ317は、PULSE出力319と、このPULSE319とは逆の論理的方向を有するPULSE320とを発生する。即ち、PULSE319が高であるときには、PULSE320は、低であり、その逆のこともある。又、パルスジェネレータ317は、スキャンイネーブル318で適格化されるpulse_no_scan出力321も発生し、スキャンイネーブル318がアサートされたとき例えば、高又は論理的真であって、スキャン動作モードがアクティブであることを指示するとき、pulse_no_scan321はデアサートされ例えば、低又は論理的偽、ダイナミックノード325のディスチャージを防止する。従って、ここに示す実施形態では、パルスジェネレータ317は、クロック360が動作しているときにアサートされる自走PULSE319と、回路がスキャンモードで動作するかどうかに基づきアサートされるpulse_no_scan321を発生する。他の実施形態では、パルスジェネレータ317は、異なる数又は構成のパルスを発生するように構成できることに注意されたい。発生されるパルスのタイミング特性は、回路の特定の実施制約に基づいて変化する。ここに示す実施形態では、NANDゲート315は、スキャンイネーブルSE318をスキャンデータSI322と合成して信号SEIX323を生成するように構成される。機能的な表現では、SEIX323は、スキャンイネーブル信号で適格化された反転スキャンデータを表わす。即ち、SE318がデアサートされた例えば、低にされた場合には、SEIX323は、スキャンデータSI322の値に関わらず高となる。スキャン動作モードを指示するためにSE318がアサートされた例えば、高にされた場合には、SEIX323は、SI322の補数を出力する。ある実施形態では、ここに示すスキャン可能なパルスダイナミックゲートは、次のように動作する。図3、及び図4のフローチャートを全体的に参照すれば、動作は、ゲートがスキャンモードで動作するかどうかに依存するブロック400。先ず、通常の非スキャン動作モードについて考えると、動作は、更に、クロック360の状態に依存するブロック402。クロック360がインアクティブ低であるときには、Pulse319も低であり、装置301を経てダイナミックノード325を高へプリチャージさせるブロック404。通常の動作モード中には、スキャンイネーブルSE318が低であり、SEIX323を上述したように高にさせる。これは、次いで、装置309をアクチベートする。クロック360がアクティブ高でありそしてスキャンイネーブルSE318が低のままであるときには、パルスジェネレータ317は、pulse319、pulse320、及びpulse_no_scan321を発生するブロック406。これらパルスの幅については、装置301は、インアクティブであり、そして装置303、308及び311。評価ネットワーク302への入力330の状態が評価されブロック408、その間に、ダイナミックノード325は、評価ネットワーク302及び装置303を通してディスチャージしてもよいし、しなくてもよい。ダイナミックノード325がこのようにディスチャージしない場合には、キーパーネットワークキーパーインバータ304及び305として示されたが、パルス幅の間、ダイナミックノード325のプリチャージ状態を維持する。次いで、ダイナミックノード325の値がラッチノードに与えられるブロック410。ダイナミックノード325がディスチャージする場合に、ダイナミックノード325の低い電圧は、装置306を経てラッチノード326へ高い電圧を転送させる。ダイナミックノード325がディスチャージしない場合には、pulse319がアクティブであるときに、ダイナミックノード325の高い電圧は、装置307、308及び309を経てラッチノード326へ低い電圧を転送させる。上述したように、SEIX323は、通常の動作モード中は高であり、装置309をアクチベートさせる。次いで、ラッチノード326の値が反転されて、出力324として与えられるが、他の実施形態では、それに加えて又はそれとは別に、非反転出力が与えられる。pulse319及びpulse320がアクティブな状態例えば、各々、高及び低にあるときには、3状態インバータ313が、ラッチノード326における競争を防止する高インピーダンス状態に入れられる。pulse319及びpulse320がインアクティブな状態例えば、各々、低及び高に戻ると、3状態インバータ313がラッチノード326をアクチベート及び駆動し、ラッチノード326の値を、3状態インバータ313及びインバータ314のフィードバックループを経て取り込み及び記憶させるブロック412。スキャン動作モード中に、上述したように、pulse_no_scan321は、インアクティブのままであり、評価ネットワーク302に与えられる入力30に関わらず、ダイナミックノード325をプリチャージに維持するブロック414。スキャンモード中に、ラッチノード326の値は、SEIX323の状態に依存するブロック416。スキャン入力データSI322が低である場合には、SEIX323が高となる。ダイナミックノード325の高状態と合成されて、この構成は、pulse319がアクティブであるときに低い電圧をラッチノード326へ転送させる。この入力合成の場合に、SEIX323の高状態が装置310をインアクティブにさせる。スキャンモード中にスキャン入力データSI322が高である場合には、SEIX323が低となって、装置309をターンオフさせ、そして装置310をターンオンさせる。pulse320がアクティブ低のときには、装置311もアクティブとなる。この構成は、ラッチノード326に高電圧を転送させる。ラッチノード326に入れられたスキャンデータ値をラッチするための3状態インバータ313及びインバータ314の動作は、通常の動作モードについて上述したものと同様であるブロック418。図5は、図3のスキャン可能なパルスダイナミックゲート240の記憶機能を実施するのに使用される回路の1つの特定例を示す。図3のスキャン可能なパルスダイナミックゲート240の記憶機能を実施するのに使用される回路の1つの特定例を示す。ここに示す実施形態では、NAND315を実施するトランジスタが回路の左上部分に示されている。D入力は、ダイナミックノード325に結合され、一方、P入力は、パルス319に結合される。図5において、補数のpulse信号は、pulse319の反転によりローカルで発生されるものとして示されるが、この信号は、外部ソースにより発生されてもよい。図5に示すように、装置306、307、308及び309の順序は、実施上の選択例えば、タイミングが重要な入力をゲートの出力に接近して入れるに基づいて変化する。上述したように、出力インバータは、ある実施形態では、省略されてもよい。図5は、レベル感知ラッチを一般的に示すが、他の実施形態では、縁トリガー回路、ダイナミック回路、不揮発性記憶装置、等より成る記憶素子を含むここに述べるいずれかの実施形態内に値を記憶するために他の適当な形式の記憶素子が使用されてもよいことに注意されたい。図6は、パルスジェネレータ317を実施するのに使用される回路の一例を示す。ここに示す実施形態では、入力クロックCKは、多数の異なる形式の装置、即ち冗長な装置を伴うインバータ、信号経路に結合された容量性負荷、及び/又はワイヤ遅延、を含む遅延チェーンに通される。この遅延チェーンの特定の構成は、パルスジェネレータ317の所与のインスタンスごとに、駆動されるべきゲートのタイミング特性に基づいて変化する。例えば、長い遅延チェーンは、長いパルスを生成し、そしてその逆のことも言える。更に、両クロック経路からの遅延を加え又は除去することで、入力クロックの立ち上り縁と、得られるパルスの立ち上り縁との間の相対的遅延が変化する。CKの遅延形態がNANDゲートを経て入力クロックCKに結合されて、PBで示した反転パルスを発生する。このパルスは、次いで、インバータに通されて、正方向のパルスPを発生する。又、PBは、NORゲートを経てスキャンイネーブル信号と合成されて、スキャン適格化パルスPSを発生する。図6の実施形態において、信号P、PB及びPSは、図3の信号pulse19、pulse20及びpulse_no_scan21に各々対応する。図7は、スキャン可能なパルスダイナミックゲートを使用して、特定のロジック機能を実施する一例を示す。ここに示す実施形態では、1オブ8マルチプレクサ即ち、8つの入力値のいずれか1つを選択的に出力する回路を実施するようにゲートの組み合わせが構成される。ここに示す実施形態では、パルスジェネレータ回路PG720は、クロック入力CK及びスキャンイネーブル信号SEを受信しそしてパルス信号P、PB及びPSを発生するように結合されて示されている。例えば、図6に示すパルスジェネレータ回路317又は適当な代替え物が図7に示されている。図7の回路において、図3に示す一般的な評価ネットワークが、2トランジスタスタックの8つのインスタンスに置き換えられており、最も上のトランジスタは、S0ないしS7と示す8つの考えられる選択信号のうちの1つによりコントロールされ、そして最も下のトランジスタは、D0ないしD7と示す8つの考えられるデータ値のうちの1つによりコントロールされる。簡単化のため、この例の評価ツリーの16個の全ての装置が個々に示されていない。2トランジスタスタックの最上部は、パルスPでコントロールされる1つ又は複数のプリチャージ装置701において接合され、そしてそのスタックの最下部は、これもパルスPでコントロールされる1つ又は複数の評価装置702において接合される。図7に示すキーパー構造体705は、図3に示すインバータ304及び305と若干異なるが、評価ネットワークを通してディスチャージしないときにはダイナミックノード710に値を保存するという同様の機能を果たす。ダイナミックノードは、図5に示すラッチ回路又は別の適当な形式のラッチ回路に対応するラッチ715に結合される。通常の非スキャン動作中に、信号PSがアクティブであるときに、図7の回路は、入力S0ないしS7及びD0ないしD7を評価する。ここに示す実施形態では、選択入力S0ないしS7のうちのせいぜい1つがアサートされる。アサートされた選択入力の対応データ入力もアサートされた場合には、ダイナミックノードがディスチャージし、ラッチ回路715に低い電圧を与えるようにさせる。アサートされた選択入力の対応データ入力がアサートされない場合には、ダイナミックノードがプリチャージに維持され、ラッチ回路715に高い電圧を与えるようにさせる。図3から5を参照して上述したように、ダイナミックノードの値は、真の形態又は補数形態でラッチ内に記憶されそしてラッチから駆動される。スキャン動作中に、パルスジェネレータ回路PG720は、パルス信号PSをインアクティブのままとし、ダイナミックノードが評価ネットワークをとしてディスチャージするのを防止する。むしろ、ラッチ回路715に書き込まれた値は、図3及び4を参照して上述したのと同様に、スキャンデータ入力SIにより決定される。図3は、一般的な評価ネットワークを示し、そして図7は、マルチプレクサを実施する評価ネットワークを示すが、スキャン可能なパルスダイナミックゲートの評価ネットワークによりいずれの形式のブール関数も実施できることが意図される。更に、シングルエンドのダイナミック入力例えば、ゼロ復帰即ちRTZエンコーディングを使用する、デュアルレールダイナミック入力、又はNを任意の数とすれば、1オブNダイナミック入力を含めて、多数の入力エンコーディングのいずれを使用してもよいことが意図される。図3に示したパルスダイナミックゲートは、MUX-Dとも称されるマルチプレクス型データスタイルのスキャンを実施することが理解される。一般的に述べると、MUX-Dスキャンでは、通常機能モード即ち、非スキャン動作中に使用される同じクロックのコントロールのもとで、機能的に発生されたデータと同じ経路においてスキャンデータがマルチプレクスされる。別のスタイルのスキャン実施は、レベル感知スキャン設計LSSD;levelsensitivescandesignであり、これは、機能モードクロックとは個別のスキャンクロックを使用する。個別のスキャンクロックを使用することで、例えば、スキャンに関連したホールドタイムの問題を減少することによりより健全なスキャンタイミング性能が可能となるが、LSSDゲートは、同等のMUX-Dゲートより大きなエリアを必要とする。図8は、LSSDスタイルのスキャン機能を実施するパルスダイナミックゲートの一例を示す。ここに示す実施形態では、LSSDパルスダイナミックゲート800は、評価ネットワーク810に結合される1つ又は複数のデータ入力信号802、及び種々のクロック信号を受信する。パルス入力803は、図3ないし5を参照して上述したのと同様の形態で発生されるパルス信号に対応する。信号clk801は、パルスが発生されるところのクロック、又は同等のクロックに対応する例えば、パルス803がclk801から直接発生されるのではなく、clk801の上流又は下流のクロック信号から発生される場合。信号sclk_m804及びsclk_s808は、各々、マスター及びスレーブスキャンクロックを表わし、そしてxclk_m805及びxclk_s809は、これらスキャンクロックの反転を表わす。図示されたLSSDパルスダイナミックゲートの一次データ出力は、850で表され、そしてスキャンデータ入力及びスキャンデータ出力は、各々、sdi806及びsdo810で表される。ある実施形態において、LSSDパルスダイナミックゲート800は、次のように動作する。図8、及び図9に示すフローチャートを全般的に参照すれば、動作は、ゲートがスキャンモードで動作するかどうかに依存するブロック900。先ず、通常の非スキャン動作モードについて考えると、sclk_m804及びsclk_s808は、低状態にセットされ、そしてその反転xclk_m805及びxclk_s809は、高状態にセットされるブロック902。動作は、更に、clk801及びpulse803の状態に依存する。最初に、clk801及びpulse803は、低状態例えば、PFET装置をターンオンし且つNFET装置をターンオフするに充分な低い電圧で表された論理0にセットされ、ゲート800をプリチャージ状態に入れるブロック904。ここに示す実施形態では、トランジスタ819がオフにされ、そして820がオンにされ、ダイナミックノード815を高状態例えば、PFET装置をターンオフしそしてNFET装置をターンオンするに充分な高い電圧で表された論理1へプリチャージさせ、次いで、トランジスタ821をオフに且つトランジスタ822をオンにする。更に、この状態において、トランジスタ826及び831がオンにされるsclk_m804及びclk801が各々低及び高であることにより。これは、ノードRTZ816を高にし、トランジスタ825をイネーブルすると共に、トランジスタ824をディスエイブルする。ノードRTZ816は、より一般的には、フィードバックノードとも称される。トランジスタ822及び825がオンであることにより、出力850から接地部への経路が生じ、出力850を低にさせる。プリチャージから評価モードへの移行を開始するために、clk801が高状態へ移行するブロック906。ここに示す実施形態では、clk801の移行は、トランジスタ831をターンオフさせそしてトランジスタ829をターンオンさせる。ノードRTZ816の状態は、このときには変化しない。というのは、出力850が低のプリチャージモード状態に留まる限り、トランジスタ827がオンのままで且つトランジスタ828がオフのままとなり、RTZ816を高に保つからである。clk801が高へ移行した後に、パルス803は、高へ移行し、そしてゲート800は、評価モードに入るブロック908。ここに示す実施形態では、パルス803のこの移行は、トランジスタ819及び823をターンオンし、そしてトランジスタ820をターンオフする。入力802の状態に基づいて、評価ツリー810は、ダイナミックノード815をディスチャージしても、しなくてもよいブロック910。例えば、入力信号の状態は、ダイナミックノード815から評価ツリー810及びトランジスタ819を経て接地部へ至る経路を形成しても、しなくてもよい。ダイナミックノード815がディスチャージしないと仮定すれば、ノードRTZ816及び出力850は、評価モードの間にそれらのプリチャージ状態に留まるブロック912。結局、pulse803及びclk801は、低状態へ移行して戻り、そしてゲート800は、それに応答して、上述したプリチャージ状態へ戻る。ダイナミックノード815がディスチャージすると仮定すれば、出力850は、高状態へ移行するブロック914。ここに示す実施形態では、ダイナミックノード815がディスチャージすると、トランジスタ822をターンオフし、そしてトランジスタ821をターンオンし、後者の装置は、出力850をプルアップする。出力850の高状態は、トランジスタ827をターンオフさせ、そしてトランジスタ828をターンオンさせる。トランジスタ829及び830は、既にオンであるからclk801及びxclk_m805が両方とも高であるために、ノードRTZ816は、出力850の立ち上り移行に応答して接地部へとディスチャージする。これは、次いで、トランジスタ824をターンオンし、そしてトランジスタ825をターンオフし、ダイナミックノード815の状態に関わらず、トランジスタ824を経て出力850を高へと引っ張り続けさせるフィードバックループを形成する。装置826ないし831は、個々に又は集合的に、フィードバック装置と称される。他の実施形態では、ゲート800のフィードバック装置は、トランジスタ、ゲート、回路、等の異なる構成を含んでもよい。ダイナミックノード815のディスチャージに続いて、パルス803は、低状態に戻るブロック916。ここに示す実施形態では、トランジスタ819及び823は、それに応答してターンオフし、一方、トランジスタ820は、それに応答してターンオンし、ダイナミックノード815がプリチャージを開始するようにさせる。しかしながら、上述したフィードバックループは、パルス803の立ち下り縁とclk801の立ち下り縁との間の期間中に出力850を高に保つ。より詳細には、個々に示す実施形態では、出力850は、それがclk801の立ち下り縁まで保持され、次いで、それが非ゼロ状態にある場合はゼロにリセットされるというゼロ復帰フォーマットで実施される。例えば、上述したように、出力850が低であるときには、ノードRTZ816がclk801の状態に関わらず高となり、ダイナミックノード815がプリチャージのままである場合にclk801の時間幅全体にわたり出力850を低に保持するようにさせる。出力850は、評価ツリー810がダイナミックノード815をディスチャージする場合には評価段階中に例えば、パルス803が高であるときに高となる。この事象において、出力及びclkの両方が高に留まる限り、RTZノードは低となり、RTZノードによりコントロールされるプルアップ装置を通して出力を高に留まらせる。最終的に、clk801は、低状態に戻るブロック918。そのとき、RTZノード例えば、トランジスタ827、828、829及び831を駆動するNAND構造体は、ノードRTZ816を上昇させ、ひいては、トランジスタ825及び822を経て出力850を低へ移行させる。即ち、clk801の立ち下り縁は、出力850を、それが高状態にあった場合には低状態へリセットさせ、又は既に低であった場合には低状態に留まるようにする。RTZ出力は、ダイナミックゲートを他の形式のロジック例えば、スタティックロジックへインターフェイスするのに有用であるが、この形式の出力は任意であり、そして他の実施形態では、LSSDパルスダイナミックゲートは、適当な形式の出力で実施されることに注意されたい。1つのclk801が低状態に戻り、サイクルが完了し、そして別のプリチャージ評価サイクルが行われる。ゲート800のスキャンモード動作中に、外部スキャンデータが出力850にロードされるか、又は出力850の現在状態が取り込まれ、sdo810を経てスキャンチェーンへ出力される。これらは、図9では個別の動作として示されるが、マスター及びスレーブスキャンクロックsclk_m804及びsclk_s808のシーケンスに基づいて、ある実施形態では、出力850の現在状態を取り込み外部スキャンデータを出力850にロードするか、又は外部スキャンデータを出力850にロードしてその外部データをスキャンチェーンにも出力させることができる。外部データは、sdi806入力を経て図示されたゲートの出力ノードにロードされるブロック920。ここに示す実施形態では、sclk_m804は、最初、高にセットされ、これは、トランジスタ826をデアクチベートすることによりRTZNAND構造体をディスエイブルし、そしてsdi806に結合されたクロック適格化インバータ811をイネーブルする。インバータ811に含まれた装置は、個々に又は集合的に、スキャン有力装置と称され、そして他の実施形態では、スキャン入力装置の異なる構成が使用されてもよい。これは、次いで、sdi806を反転したものをノードRTZ816に結合させる。即ち、sdi806が低である場合には、RTZ816が高となり、トランジスタ825及び822を経て出力850を低に駆動させる。逆に、sdi806が高である場合には、RTZ816が低となり、トランジスタ824を経て出力850を高に駆動させる。出力850に存在する現在データが、次いで、ラッチされるブロック922。上述したように、現在データは、sdi806を経てちょうどロードされたデータであるか、或いは評価ツリー810の評価の結果としての出力850の現在状態である。ここに示す実施形態では、スレーブラッチ812への出力850の取り込みは、sclk_m804を低状態へ戻しもしアサートされていればそしてsclk_s808及びxsclk_s809を各々高及び低状態にセットすることにより開始される。これは、パルスダイナミックゲート800の出力850に保持されたデータを、パストランジスタ808-809を通してスキャンデータ出力ポートsdo810へ転送させる。出力850の状態がラッチ812により取り込まれると、clk_s808が低となりそしてxclk_s809が高となる。この点において、パストランジスタ808-809が閉じ、そして出力850の状態が、図示されたラッチ812内の一対のキーパーインバータに保持される。clk_s808が低となりそしてデータがスレーブラッチにラッチされた後に、パルスダイナミックゲート800は、プリチャージ状態に復帰する。ある実施形態において、1つのパルスダイナミックゲートのsdo810は、別のパルスダイナミックゲートのsdi806に結合されて、スキャンチェーンを形成する。sclk_m804及びsclk_s808が交互の形態で順次パルス付勢される場合には、スキャンデータのシーケンスがスキャンチェーンに沿って伝播されて、スキャンチェーンに沿ってゲートにデータをロードし、及び/又はそれらゲートからデータを読み取ることに注意されたい。種々の特定の回路構成及び装置形式について上述したが、他の実施形態では、他の形式の回路、設計スタイル、及び/又は装置形式を使用してもよいことに注意されたい。例えば、N型及びP型電界効果トランジスタ各々NFET及びPFETを使用するCMOS回路を図示して上述したが、他の実施形態では、他の形式の装置例えば、バイポーラジャンクショントランジスタ、又は他の適当な形式のスイッチング装置が使用されてもよい。プロセッサの概略図10は、プロセッサ10の一実施形態のブロック図である。プロセッサ10は、上述した特徴の幾つか又は全部を合体した1つ又は複数のスキャン可能なパルスダイナミックゲートを備えている。ここに示す実施形態では、プロセッサ10は、フェッチコントロールユニット12、インストラクションキャッシュ14、デコードユニット16、マッパー18、スケジューラ20、レジスタファイル22、実行コア24、及びインターフェイスユニット34を備えている。フェッチコントロールユニット12は、インストラクションキャッシュ14からフェッチするためのプログラムカウンタアドレスPCを与えるように結合される。インストラクションキャッシュ14は、PCと共にインストラクションをデコードユニット16に与えるように結合され、このユニットは、デコードされたインストラクション動作これもPCを伴うopをマッパー18に与えるように結合される。インストラクションキャッシュ14は、更に、ヒット指示及びICachePCをフェッチコントロールユニット12に与えるように構成される。マッパー18は、op、スケジューラ番号SCH、ソースオペランド番号SO、1つ又は複数の依存性ベクトル及びPCをスケジューラ20に与えるように結合される。スケジューラ20は、実行コア24から再生、予想ミス及び例外指示を受け取るように結合され、フェッチコントロールユニット12及びマッパー18に再指令指示及び再指令PCを与えるように結合され、レジスタファイル22に結合され、そして実行のためのopを実行コア24に与えるように結合される。レジスタファイルは、実行コア24にオペランドを与えるように結合され、そして実行コア24からレジスタファイル22に書き込まれるべき結果を受け取るように結合される。実行コア24は、インターフェイスユニット34に結合され、これは、更に、プロセッサ10の外部インターフェイスに結合される。フェッチコントロールユニット12は、インストラクションキャッシュ14のためのフェッチPCを発生するように構成される。ある実施形態では、フェッチコントロールユニット12は、1つ又は複数の形式の分岐予想器を含む。例えば、フェッチコントロールユニット12は、間接的分岐インストラクションのためのターゲットアドレスを予想するように構成された間接的分岐ターゲット予想器、条件付き分岐の成果を予想するように構成された条件付き分岐予想器、及び/又は他の適当な形式の分岐予想器を含む。動作中に、フェッチコントロールユニット12は、選択された分岐予想器の出力に基づいてフェッチPCを発生する。予想が後で誤ったものであると分かった場合は、フェッチコントロールユニット12は、異なるアドレスからフェッチするように再指令される。フェッチPCを発生するときに、非シーケンシャルな分岐ターゲット即ち、推論的であるか非推論的であるかに関わらず、非シーケンシャルアドレスへの分岐又は他の再指令が存在しない場合には、フェッチコントロールユニット12は、現在PC値のシーケンシャルな関数としてフェッチPCを発生する。例えば、所与の時間にインストラクションキャッシュ14からどれほど多くのバイトがフェッチされるかに基づいて、フェッチコントロールユニット12は、現在PC値に既知のオフセットを追加することによりシーケンシャルなフェッチPCを発生する。インストラクションキャッシュ14は、プロセッサ10により実行されるべきインストラクションを記憶するためのキャッシュメモリである。インストラクションキャッシュ14は、任意の容量及び構造を有する例えば、直接マップ、セット連想、全連想、等。インストラクションキャッシュ14は、任意のキャッシュラインサイズを有する。一実施形態において、例えば、64バイトキャッシュラインが実施される。他の実施形態では、それより大きな又は小さなキャッシュラインサイズが使用される。フェッチコントロールユニット12からの所与のPCに応答して、インストラクションキャッシュ14は、最大数までのインストラクションを出力する。プロセッサ10は、適当なインストラクションセットアーキテクチャーISA、例えば、ARMTM、PowerPCTM、又はx86ISA、或いはその組み合わせ、を実施することが意図される。ある実施形態では、プロセッサ10は、1つ又は複数のバーチャルアドレススペースが実行中のソフトウェアに見えるようにされるアドレス変換スキームを実施する。バーチャルアドレススペース内でのメモリアクセスは、例えば、ページテーブル、セグメント、又は他のバーチャルメモリ変換スキームのセットを使用して、システムに使用可能な実際の物理的メモリに対応する物理的アドレススペースへと変換される。アドレス変換を使用する実施形態では、インストラクションキャッシュ14は、バーチャルアドレスビットではなく物理的アドレスビットを使用して部分的に又は完全にアドレスされる。例えば、インストラクションキャッシュ14は、キャッシュインデックスのためのバーチャルアドレスビット、及びキャッシュタグのための物理的アドレスビットを使用する。キャッシュアクセスを遂行するときに完全なメモリ変換を遂行するコストを回避するために、プロセッサ10は、最近及び/又は頻繁に使用されるバーチャル/物理的アドレス変換のセットを、変換ルックアサイドバッファTLB、例えば、インストラクションTLBITLB30に記憶する。動作中に、ITLB30これは、キャッシュとして、コンテンツアドレス可能なメモリCAMとして、又は他の適当な回路構造を使用して実施されるは、バーチャルアドレス情報を受け取り、そして有効な変換が存在するかどうか決定する。もしそうであれば、ITLB30は、それに対応する物理的アドレスビットをインストラクションキャッシュ14に与える。もしそうでなければ、ITLB30は、例えば、バーチャルアドレス例外を掲げることにより、変換を決定するようにさせる。デコードユニット16は、一般的に、インストラクションをインストラクションオペレーションopへデコードするように構成される。一般的に、インストラクションオペレーションは、実行コア24に含まれたハードウェアが実行できるオペレーションである。各インストラクションは、実行時に、プロセッサ10により実施されるインストラクションセットアーキテクチャーに基づいて遂行されるインストラクションについて定義されたオペレーション1つ又は複数を生じる1つ又は複数のインストラクションオペレーションへ変換される。ある実施形態では、各インストラクションは、単一のインストラクションオペレーションへデコードされる。デコードユニット16は、インストラクションの形式、ソースオペランド、等を識別するように構成され、そしてデコードされたインストラクションオペレーションは、あるデコード情報を伴うインストラクションを含む。各インストラクションが単一のopへと変換される他の実施形態では、各opは、単に、それに対応するインストラクション又はその一部分例えば、インストラクションのopcodeフィールド1つ又は複数である。インストラクションとopとの間に1対1の対応性がある実施形態では、デコードユニット16及びマッパー18が結合され、及び/又はデコード及びマッピングオペレーションが1つのクロックサイクルに行われる。他の実施形態では、あるインストラクションは、複数のインストラクションオペレーションにデコードされる。ある実施形態では、デコードユニット16は、インストラクションに対するopを発生するために回路及び/又はマイクロコードの組み合わせを含む。例えば、比較的簡単なop発生例えば、インストラクション当たり1つ又は2つのopがハードウェアで取り扱われる一方、より広範囲なop発生は、マイクロコードで取り扱われる。デコードユニット16により発生されるopは、マッパー18に与えられる。マッパー18は、ソースレジスタアドレスを、opから、再命名されたソースレジスタを識別するソースオペランド番号SOへとマップするために、レジスタ再命名を実施する。更に、マッパー18は、SCHで識別された各opを記憶するためにスケジューラエントリを指定するように構成される。一実施形態において、SCHは、opの行先に指定された再命名レジスタを識別するようにも構成される。他の実施形態では、マッパー18は、個別の行先レジスタ番号を指定するように構成される。更に、マッパー18は、opの依存性ベクトルを発生するように構成される。依存性ベクトルは、所与のopが依存するところのopを識別する。一実施形態において、依存性は、対応するopのSCHによって指示され、そして依存性ベクトルビット位置は、SCHに対応する。他の実施形態では、依存性は、レジスタ番号に基づいて記録され、そして依存性ベクトルビット位置は、レジスタ番号に対応する。マッパー18は、opを、SCH、SO、PC、及び各opの依存性ベクトルと共に、スケジューラ20に与える。スケジューラ20は、各SCHによって識別されたスケジューラエントリに、opを、SO及びPCと共に記憶するように構成される。スケジューラは、どのopがスケジューリングにとって望ましいか評価する依存性アレイに依存性ベクトルを記憶するように構成される。スケジューラ20は、実行コア24で実行するためにopをスケジュールするように構成される。opがスケジュールされると、スケジューラ20は、レジスタファイル22からそのソースオペランドを読み取るように構成され、そしてソースオペランドは、実行コア24に与えられる。実行コア24は、レジスタを更新するopの結果をレジスタファイル22に戻すように構成される。あるケースでは、実行コア24は、レジスタファイル22から読み取られた値に代わってレジスタファイル22へ書き込まれるべき結果を転送する例えば、依存性opの背中合わせスケジューリングのケース。又、実行コア24は、スケジューラへ報告される種々の事象をopの実行中に検出するようにも構成される。分岐opは、誤って予想されることがあり、又、あるロード/記憶opは、再生されることがある例えば、書き込み/読み取りされるデータのアドレスベースの競争に対して。種々の例外が検出される例えば、メモリアクセスに対する又は非特権モードで実行される特権インストラクションに対する保護例外、アドレス変換なしに対する例外、等。これらの例外は、それに対応する例外取り扱いルーチンを実行させる。実行コア24は、予想分岐opを実行するように構成され、そして最初にフェッチコントロールユニット12に与えられた予想ターゲットアドレスを受け取る。実行コア24は、分岐opのオペランドからターゲットアドレスを計算し、そしてその計算されたターゲットアドレスを予想ターゲットアドレスと比較して、正しい予想又は誤った予想を検出するように構成される。又、予想コア24は、分岐opの方向の予想のように、分岐opに対してなされる他の予想の評価も行う。誤った予想が検出された場合には、実行コア24は、フェッチコントロールユニット12を正しいフェッチターゲットに向け直さねばならないことを信号する。スケジューラ20、マッパー18及びデコードユニット16のような他のユニットは、誤って予想された分岐に続く又はそれに依存する保留中のop/インストラクションを推論的インストラクションストリームからフラッシュさせる。実行コアは、プロセッサ10により処理されるべきデータを記憶するためのキャッシュメモリであるデータキャッシュ26を含む。インストラクションキャッシュ14と同様に、データキャッシュ26は、適当な容量、構造又はラインサイズを有する例えば、直接マップ、セット連想、全連想、等。更に、データキャッシュ26は、これら細部のいずれかにおいてインストラクションキャッシュ14とは異なる。インストラクションキャッシュ14と同様に、ある実施形態では、データキャッシュ26は、物理的アドレスビットを使用して部分的に又は完全にアドレスされる。対応的に、データTLBDTLB32は、ITLB30に関して上述したのと同様に、データキャッシュ26にアクセスするのに使用するためのバーチャル/物理的アドレス変換をキャッシュするために設けられる。ITLB30及びDTLB32は、同様の機能を果たすが、種々の実施形態では、異なる仕方で実施される。例えば、それらは、異なる数の変換及び/又は異なる変換情報を記憶してもよい。レジスタファイル22は、一般的に、プロセッサ10で実行されるopのオペランド及び結果を記憶するのに使用できるレジスタのセットを含む。ある実施形態では、レジスタファイル22は、物理的レジスタのセットを含み、そしてマッパー18は、論理的レジスタを物理的レジスタにマップするように構成される。論理的レジスタは、プロセッサ10で実施されるインストラクションセットアーキテクチャーにより指定されるアーキテクトレジスタと、一時的な結果に対するopの行先として及びその後のopのソースとしても使用される一時的レジスタの両方を含む。他の実施形態では、レジスタファイル22は、論理的レジスタのコミット状態を含むアーキテクトレジスタセットと、推論的レジスタ状態を含む推論的レジスタセットとを含む。インターフェイスユニット24は、一般的に、プロセッサ10を外部インターフェイス上の他の装置にインターフェイスするための回路を含む。外部インターフェイスは、任意の形式の相互接続部例えば、バス、パケット、等を含む。又、外部インターフェイスは、プロセッサ10が1つ又は複数の他のコンポーネントと一体化される例えば、システムオンチップ構成の場合にはオンチップ相互接続部である。外部インターフェイスは、プロセッサ10が他のコンポーネントと一体化されない場合には、外部回路に対してオフチップ相互接続部である。種々の実施形態において、プロセッサ10は、インストラクションセットアーキテクチャーを実施する。システム及びコンピュータアクセス可能な記憶媒体図11は、システム150の一実施形態のブロック図である。ここに示す実施形態において、システム150は、集積回路152の少なくとも1つのインスタンスを含む。集積回路152は、プロセッサ10図9の少なくとも1つのインスタンスを含む。集積回路152は、一実施形態では、プロセッサ10の1つ又は複数のインスタンス、及び種々の他の回路、例えば、メモリコントローラ、ビデオ及び/又はオーディオ処理回路、オフチップ周辺装置に結合するためのオンチップ周辺装置及び/又は周辺インターフェイス、等を含むシステムオンチップである。集積回路152は、1つ又は複数の周辺装置154及び外部メモリ158に結合される。電源156も設けられ、これは、集積回路152に供給電圧を供給すると共に、メモリ158及び/又は周辺装置154に1つ又は複数の供給電圧を供給する。ある実施形態では、集積回路152の2つ以上のインスタンスが含まれる2つ以上の外部メモリ158も含まれる。周辺装置154は、システム150の形式に基づいて望ましい回路を含む。例えば、一実施形態では、システム150は、移動装置例えば、パーソナルデジタルアシスタントPDA、スマートホン、等であり、そして周辺装置154は、wifi、Bluetooth登録商標、セルラー、グローバルポジショニングシステム、等、の種々の形式のワイヤレス通信のための装置を含む。又、周辺装置154は、RAM記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含む付加的な記憶装置も備えている。周辺装置154は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力装置、マイクロホン、スピーカ、等のユーザインターフェイス装置を含む。他の実施形態では、システム150は、任意の形式のコンピューティングシステム例えば、デスクトップパーソナルコンピュータ、ラップトップ、ワークステーション、ネットトップ、等である。外部メモリ158は、任意の形式のメモリを含む。例えば、外部メモリ158は、SRAM、不揮発性RAMNVRAM、例えば、フラッシュメモリ、及び/又はダイナミックRAMDRAM例えば、同期DRAMSDRAM、倍データレートDDR、DDR2、DDR3、等SDRAM、RAMBUSDRAM、等を含む。外部メモリ158は、メモリ装置がマウントされる1つ又は複数のメモリモジュール、例えば、シングルインラインメモリモジュールSIMM、デュアルインラインメモリモジュールDIMM、等を含む。ある実施形態によれば、ロジックゲートのような装置は、評価パルスのデアサーションに応答してダイナミックノードをアサート状態にプリチャージするように結合されたプリチャージ装置を備え、評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い時間中アサートされる。又、この装置は、評価パルスがアサートされる間に1つ又は複数の入力を評価し、そしてその1つ又は複数の入力に基づき評価装置を通してダイナミックノードを選択的にディスチャージするように結合された評価ネットワークも備えている。この装置は、更に、ダイナミックノードの値を受け取るように結合されると共に、ラッチノードを駆動するように結合された反転増幅器も備え、この反転増幅器は、評価パルスのアサーション及び適格化スキャンイネーブル信号のアサーションの両方に基づいてイネーブルされ、そして適格化スキャンイネーブル信号は、スキャンイネーブル入力信号及びスキャンデータ入力信号の論理NAND合成に基づいてアサートされる。この装置は、更に、ラッチノードに結合された記憶素子も備え、この記憶素子は、評価パルスのアサーションに応答してラッチノードの値を選択的に記憶する。又、この装置は、ラッチノードに結合された1つ又は複数のプルアップ装置も備え、この1つ又は複数のプルアップ装置は、適格化スキャンイネーブル信号及び評価パルスの両方のデアサーションに応答してラッチノードをアサート状態に駆動するように結合される。ある実施形態によれば、ロジックゲートのような装置は、評価パルスのデアサーションに応答してダイナミックノードをアサート状態へプリチャージするように結合されたプリチャージ装置を備え、評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い期間中アサートされる。又、この装置は、評価パルスがアサートされる間に1つ又は複数の入力を評価し、そしてその1つ又は複数の入力に基づき評価装置を通してダイナミックノードを選択的にディスチャージするように結合された評価ネットワークも備えている。この装置は、更に、ダイナミックノードの値を受け取るように結合されると共に、ラッチノードを駆動するように結合された反転増幅器も備え、この反転増幅器は、評価パルスのアサーションに基づいてイネーブルされる。更に、この装置は、フィードバックノードのデアサーションに応答して出力ノードをアサート状態へ駆動するように結合された1つ又は複数のプルアップ装置と、フィードバックノードのアサーションに応答して出力ノードをデアサート状態へ駆動するように結合された1つ又は複数のプルダウン装置とを備えている。又、この装置は、マスタースキャンクロックのアサーションに応答してフィードバックノードを経て出力ノードへスキャン入力データをロードするように結合された1つ又は複数のスキャン入力装置と、スレーブスキャンクロックのアサーションに応答して出力ノードの値を受け取って記憶するように結合されたラッチとを備え、このラッチは、更に、スキャンデータ出力ノードを駆動するように結合される。又、この装置は、クロック信号によりコントロールされ、出力ノードの値を受け取るように結合され、且つフィードバックノードを駆動するように結合された1つ又は複数のフィードバック装置も備えている。ある実施形態によれば、ロジックゲートのような装置は、評価パルスのアサーション中に1つ又は複数の入力を評価しそしてその1つ又は複数の入力に基づきダイナミックノードを選択的にディスチャージするように結合された評価ネットワークを備え、その評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い期間中アサートされる。又、この装置は、ダイナミックノードに結合された1つ又は複数の出力装置も備え、動作中に、1つ又は複数の出力装置は、ダイナミックノードに基づいて出力ノードを駆動する。更に、この装置は、スキャン動作モード中にマスタースキャンクロックのアサーションに応答して出力ノードにスキャン入力データをロードするように結合された1つ又は複数のスキャン入力装置を備えている。又、この装置は、スキャン動作モード中にスレーブスキャンクロックのアサーションに応答して出力ノードの値を受け取って記憶するように結合された記憶素子も備え、その記憶素子は、更に、スキャンデータ出力を駆動するように結合される。ある実施形態によれば、方法は、ダイナミックロジックゲートのマスタースキャンクロック又はスレーブスキャンクロックのアサーションを検出することを含み、ダイナミックロジックゲートは、出力ノードを駆動するように結合されたダイナミックノードを含み、ダイナミックロジックゲートの通常の機能的動作モード中に、ダイナミックノードは、評価パルスのアサーション中の1つ又は複数の入力に基づいて選択的にディスチャージされ、その評価パルスは、クロック信号から導出され、そしてクロック信号がアサートされるより短い期間中アサートされる。又、この方法は、マスタースキャンクロックのアサーションを検出するのに応答して、スキャン入力データを出力ノードにロードすることも含む。更に、この方法は、スレーブスキャンクロックのアサーションを検出するのに応答して、出力ノードの値を記憶素子に記憶することを含み、記憶素子は、更に、スキャンデータ出力を駆動するように結合される。当業者であれば、前記開示を完全に理解すれば、多数の修正や変更が明らかとなろう。そのような修正や変更は、全て、特許請求の範囲内に包含されるものとする。