"ワード線と、ビット線と、メモリセルと、容量素子と、増幅回路と、を有し、前記メモリセルは、ゲート電極が前記ワード線と電気的に接続され、ソース電極及びドレイン電極の一方が前記ビット線と電気的に接続された、酸化物半導体を含んで構成されるトランジスタと、前記トランジスタの前記ソース電極及びドレイン電極の他方と一方の電極が電気的に接続された保持容量素子と、を有し、前記保持容量素子の他方の電極と前記容量素子が電気的に接続されてノードを構成し、前記ノードと前記増幅回路が電気的に接続されていることを特徴とする記憶装置。ワード線と、第1乃至第nのビット線と、第1乃至第nのメモリセルと、容量素子と、増幅回路と、を有し、前記第1乃至第nのメモリセルは、ゲート電極が前記ワード線と電気的に接続され、ソース電極及びドレイン電極の一方が前記第1乃至第nのビット線と、それぞれ電気的に接続された、酸化物半導体を含んで構成される第1乃至第nのトランジスタと、前記第1乃至第nのトランジスタの前記ソース電極及びドレイン電極の他方と一方の電極が、それぞれ電気的に接続された第1乃至第nの保持容量素子と、を有し、前記第1乃至第nの保持容量素子の他方の電極と前記容量素子が電気的に接続されてノードを構成し、前記ノードと前記増幅回路が電気的に接続されていることを特徴とする記憶装置。請求項2において、前記第1乃至第nの保持容量素子における容量値がそれぞれ異なることを特徴とする記憶装置。請求項1乃至請求項3のいずれか一において、前記ノードの電位を、前記メモリセルのデータ状態へ変換するための参照回路は、前記メモリセルと同じ回路構成からなることを特徴とする記憶装置。請求項1乃至請求項4のいずれか一において、1つのブロックにおけるメモリセル数を設定し、該ブロックを複数並べる構成とすることを特徴とする記憶装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の記憶装置を提供することを課題の一とする。開示する発明の一態様では、新たな構造により、記憶素子を構成するトランジスタをオンすることなく、記憶したデータを高速で読み出すことができ、また、記憶装置の簡略化を図り、単位面積あたりの記憶容量を増加させることを課題の一とする。本発明の一態様は、メモリセルに用いるトランジスタに、オフ電流を十分に小さくすることができる半導体材料、例えば、ワイドギャップ半導体材料酸化物半導体材料などをチャネル領域として有するトランジスタを用いることを特徴とし、該トランジスタ及び保持容量素子を有するメモリセルと、容量素子と、を電気的に接続させてノードを構成し、該ノードは保持容量素子を介した容量結合により保持データに応じて昇圧され、この電位を増幅回路によって読み出すことで、データの識別を行うことを要旨とする。また、該ノードは電気的にフローティング状態である。本発明の一態様は、メモリセルに用いるトランジスタに、オフ電流を十分に小さくすることができる半導体材料、例えば、ワイドギャップ半導体材料酸化物半導体材料などをチャネル領域として有するトランジスタを用いることを特徴とし、複数のメモリセルをワード線に並列に接続し、それぞれのメモリセルにおける保持容量素子と、容量素子を接続してノードを構成し、また、複数の保持容量素子における容量値がそれぞれ異なることにより、該ノードの電位を読み出すことで、一括して複数のメモリセルのデータを読み出すことができることを特徴とする。本発明の一態様は、該ノードの電位を、メモリセルのデータ状態へ変換するための参照回路が、該メモリセルと同じ回路構成からなることを特徴とする。本発明の一態様は、1つのブロックにおけるメモリセル数を適宜設定し、そのブロックを多数並べる構成とすることで、少ない素子数で一括してデータが読み出せることを特徴とする。本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。本発明の一態様に係る記憶装置は、ワイドギャップ半導体材料特に酸化物半導体を用いたトランジスタのオフ電流が十分に小さいため、保持容量素子に与えた電荷を長期にわたって保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましい。であっても、長期にわたって記憶内容を保持することが可能である。また、トランジスタのオンオフの切り替えではなく、ノードの電位を測ることにより情報の読み出しができるため、高速な動作ができる。このように、本発明の一態様は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無く、新たな構造の記憶装置を提供することができる。さらに、記憶素子を構成するトランジスタをオンすることなく、記憶したデータを高速で読み出すことができ、また、記憶装置の簡略化を図り、単位面積あたりの記憶容量を増加させることもできる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る記憶装置の回路構成および動作について、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。はじめに、基本的な回路構成およびその動作について、図1Aを参照して説明する。図1Aに示す記憶装置において、ワード線WordLine:WLとトランジスタ001のゲート電極とは、電気的に接続され、ビット線BitLine:BLとトランジスタ001のソース電極またはドレイン電極とは電気的に接続され、保持容量素子002の一方の端子とトランジスタ001のドレイン電極またはソース電極とは電気的に接続されている。さらに、該保持容量素子002の他方の端子と容量素子003の一方の端子とは、電気的に接続されてノード004を構成している。該ノード004と増幅回路005とは、電気的に接続されている。ここで、トランジスタ001には、例えば、ワイドギャップ半導体材料である酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ001をオフ状態とすることで、トランジスタ001のドレイン電極の電位を極めて長時間にわたって保持することが可能である。さらに、保持容量素子002を有することにより、トランジスタ001のドレイン電極に与えられた電荷の保持が容易になる。図1Aに示す回路構成において、データの書込み及び保持は、トランジスタ001及び保持容量素子002によって行われる。この部分をメモリセル100と呼ぶことにする。データの読出しは、保持容量素子002と、容量素子003とで接続されたノード004における電位VNを測定することにより行われる。なお、ノード004は電気的にフローティング状態である。電位を測定する増幅回路005として、例えば図1Bに示すようなソースフォロアSF回路を用いることができる。ソースフォロア回路は、第1のトランジスタ及び第2のトランジスタが並列に接続される回路である。第1のトランジスタのゲートには、入力端子INが接続され、第1の電極はVDDと接続され、第2の電極は、第2のトランジスタの第1の電極と接続される。また、第2のトランジスタのゲートには、VSFが接続され、第2の電極はGNDと接続される。第1のトランジスタの第2の電極及び第2のトランジスタの第1の電極の接続部に、出力端子OUTが接続される。ソースフォロア回路の入力端子INに入力された電位と同じ電位が、出力端子OUTから出力される。なお、ソースフォロア回路に限らず、他の増幅回路を用いても良い。本実施の形態における、情報の書き込みおよび保持について説明する。まずワード線の電位を、トランジスタ001がオン状態となる電位にして、トランジスタ001をオン状態とする。これによりビット線の電位V1が、トランジスタ001のドレイン電極、および保持容量素子002に与えられる。すなわち、保持容量素子002には、所定の電荷が与えられる書き込み。その後、ワード線の電位を、トランジスタ001がオフ状態となる電位にして、トランジスタ001をオフ状態とすることにより、保持容量素子002に与えられた電荷が保持される保持。メモリセル100に電位V1が書込まれているとき、保持容量素子002の容量をC1とし、容量素子003の容量をC0とすると、ノード004の電位VNは数式1で表すことができる。数式1に示すように、ノード004の電位VNは、書き込み電位、つまりビット線に与えられる電位V1に比例しているため、VNはメモリセルのデータ状態と一対一で対応する。したがって、VNを測定することにより、保持されたデータを識別できる読み出し。例えば、V1=Vまたは0V>0の2値の場合を考えると、VNによるデータ判定しきい値をC1×V/C1C0と0の中間にすることにより、VNが前者の値の場合はメモリセルのデータ状態は1V1=V、後者の値の場合は0V1=0と識別できる。V1が2値以上をとる場合にも拡張することは容易である。本実施の形態により、メモリセル100のデータ状態の識別を、トランジスタ001のオン動作をすることなく行えるようになる。それによって、トランジスタ001のオフ電流が非常に小さいという性質を最大限に活かすことができ、半永久的なデータ保持つまり不揮発性が実現できる。さらに、データの読み出しにおいて、トランジスタ001の駆動を行う必要が無いため、非常に速いデータ読み出しが可能となる。次に、データの書き換えについて説明する。データの書き換えは、データの書き込みおよび保持と同様に行われる。つまり、ワード線の電位を、トランジスタ001がオン状態となる電位にして、トランジスタ001をオン状態とする。これにより、ビット線の電位新たなデータに係る電位が、トランジスタ001のドレイン電極および保持容量素子002に与えられる。その後、ワード線の電位を、トランジスタ001がオフ状態となる電位にして、トランジスタ001をオフ状態とすることにより、保持容量素子002は新たなデータに係る電荷が与えられた状態となる。このように、開示する発明に係る記憶装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁層ともいうの劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。また、酸化物半導体以外の材料を用いたトランジスタによって、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。実施の形態2本実施の形態では、開示する発明の一態様に係る記憶装置において、図2に示すように、データの書込みおよび保持を行う酸化物半導体を用いたトランジスタ201と、保持容量素子Cii=1,2,...,mで構成されるメモリセル200が、m個mは自然数並列して構成されている回路構成及び書込読出し動作について説明する。ノード204は、保持容量素子Cii=1,2,...,m及び容量素子Cnが接続された部分であり、m個のメモリセルに対して共通である。また、ノード204及び増幅回路205は、電気的に接続されている。本実施の形態における、m個のメモリセルに保持されたデータの読出しは、該ノードの電位VNを測定することにより行うことができる。例えばm個のメモリセルに対し、それぞれ電位Vii=1,2,...,mが書込まれている場合、VNは、数式2により計算される。なお、Ctotal=C1C2...Cmである。このようにして求めたVNの値と、m個のメモリセルのデータ状態を一対一で対応させることで、VNを測定することによりm個のメモリセルのデータ状態が一度に読み出せることになる。この一対一の対応は以下のように行うことができる。ここでは、簡単のため、Vi=V又は0V>0の2値の場合について説明する。メモリセルに電位Vが書込まれている状態を1状態とし、メモリセルに電位0が書き込まれている状態を0状態と呼ぶことにする。m個のメモリセル全ての書き込み状態の組み合わせを0...000、0...001、0...010、0...011、...、1...111とすると、そのときのノードの電位VNが、数式3の不等式が成り立つように、保持容量素子Cii=1,2,...,mの容量の大きさを設定すれば良い。具体的にmが3の場合について、以下に説明する。まず、3個のメモリセルの書き込み状態の組み合わせは、000、001、010、011、100、101、110、111と表すことができる。また、ノード電位VNもそれぞれVN000は0、VN001はC1に比例、VN010はC2に比例、VN011はC2C1に比例、VN100はC3に比例、VN101はC3C1に比例、VN110はC3C2に比例、VN111はC3C2C1に比例する。ただし、比例係数は共通で、1/CtotalCnである。これらの値が、数式3に示した不等式を満たすように、容量値C1、C2及びC3の大きさを設定することにより、3つのメモリセルのデータ状態とVNの値を一対一で対応させることができる。例えば、C1=20C、C2=21C、C3=22Cのように容量の比が2進数になるようにすれば良い。ただし、Cは比例係数である。このように、本発明の一態様は、複数のメモリセルにおいて、それぞれの保持容量素子の容量値が異なるため、一括して複数のメモリセルのデータを読み出すことができ、さらに、1つのブロックにおけるメモリセル数を適宜設定し、そのブロックを多数並べる構成とすることで、少ない素子数で一括してデータを読み出すことができる。そのため、回路構成を簡略化することができ、単位面積あたりの記憶容量を増加させることができる。また、Viが2値以上をとる場合にも拡張することは容易である。次に、測定したVNの値からm個のメモリセルのデータ状態へ変換する方法を説明する。その方法として、VNのとり得る全ての値とデータ状態の対応表をあらかじめ用意し、記憶させておくことがある。ただし、この方法では、Viが2x値をとる場合、2xm個の対応関係をラッチしておく必要がある。また、他の方法として、記憶装置に、図2と同様の回路を参照回路として設け、VNからデータ状態への変換に当該参照回路を用いることでも可能となる図5参照。。図5は、記憶装置300及び参照回路400が、差動増幅回路210を挟んで接続されている回路を示している。VNの値と参照回路からの出力VN_REFの値の大小関係を、差動増幅回路210を用いて比較し、そのたびに参照回路におけるデータ状態を二分法により更新する。その結果、x×m回の比較後に、参照回路に保持されているデータ状態がm個のメモリセルにおける所望のデータ状態に一致する。すなわち参照回路はセンスラッチの役目も果たす。次に、参照回路のワード線WL_REFに適切な電圧を印加してトランジスタを全てオン状態とすれば、データを外部に出力できる。このように、本発明の一態様は、ノードの電位のとり得る全ての値とデータ状態の対応表を、あらかじめ用意しておく必要が無く、またそのための回路も不要となる。実施の形態3本実施の形態では、開示する発明の一態様に係る記憶装置において、図2に示した回路を一つのブロックとする回路構成および動作について説明する図6参照。。図6に示す回路は、ワード線WL及びWL_REF、書き込み選択ゲートSG_Wjj=1,2,...,k:kは自然数、読み出し選択ゲートSG_Rjj=1,2,...,k:kは自然数、ビット線BLii=1,2,...,m:mは自然数及びBL_REFii=1,2,...,m:mは自然数、差動増幅回路510、m個のメモリセルをまとめたブロックBjj=1,2,...,k:kは自然数、各ブロックに接続された書き込み読み出し用選択トランジスタ及び参照回路500により構成されている。ブロックBjが並列にワード線に接続されており、さらに、差動増幅回路510を挟んで参照回路500と接続されている。1ブロックに含まれるメモリセル数mが増大すると、その分様々な容量をもつキャパシタを作製する必要があり、プロセスが煩雑になる。そこで1ブロック当たりのメモリセル数を適切な数に抑え例えば、m=8程度、このブロックBjを多数並べる構成をとる。書込み読出しは選択したブロックBj毎に行う。上記構成により、メモリセルの数が増大しても、書き込み時のワード線に接続されるメモリセルの数を小さく抑えることができる。よって、ワード線の有する寄生容量と寄生抵抗を小さくすることができるため、ワード線に入力された信号のパルスが遅延する、或いは、ワード線の電位降下が大きくなるのを防ぎ、延いては記憶装置のエラー発生率を低く抑えることができる。さらに、電位VNのデータ状態への変換に用いる参照回路は一つで済む。実施の形態4次に、図1に示したメモリセル100の作製方法の一例について、図3を参照して説明する。まず、絶縁膜640の上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸化物半導体膜644を形成する図3A参照。。絶縁膜640は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁膜640は、上述の材料を用いて単層構造または積層構造で形成することができる。ここでは、絶縁膜640として、酸化シリコンを用いる場合について説明する。なお、酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znとを含むことが好ましい。特にInとZnを含むことが好ましい。また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGa、スズSn、ハフニウムHf、アルミニウムAl、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。ランタノイドとして、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuがある。例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。また、例えば、二元系金属の酸化物半導体として、In-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物等を用いることができる。また、例えば、三元系金属の酸化物半導体として、In-Ga-Zn系酸化物IGZOとも表記する、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物等を用いることができる。また、例えば、四元系金属の酸化物半導体として、In-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物等を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含有させても良い。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いても良い。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体膜は、例えば、スパッタリング法などを用いて作製することができる。ここでは、酸化物半導体膜を、In-Ga-Zn系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体膜は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°C以上500°C以下、好ましくは300°C以上500°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体膜の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体膜に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体膜の成膜を行うことにより、酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体膜の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。また、酸化物半導体膜を加工することによって、酸化物半導体膜644を形成する。酸化物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体膜644に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜644中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜644の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体膜644は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムNaのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してナトリウムイオンNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019/cm3以下、特に5×1018/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。また、酸化物半導体膜644を用いて形成されるトランジスタがノーマリオンゲート電極に電圧を印加しない状態でもドレイン電流が流れてしまう状態となってしまうことを防ぐために、酸化物半導体膜644を挟んでゲート電極と対向する側に、第2のゲート電極を設け、これによってしきい値電圧を制御するようにしても良い。なお、酸化物半導体膜644は非晶質であっても良いが、トランジスタのチャネル形成領域として結晶性を有する酸化物半導体膜を用いることが好ましい。結晶性を有する酸化物半導体膜を用いることで、トランジスタの信頼性ゲートバイアスストレス耐性を高めることができるからである。結晶性を有する酸化物半導体膜としては、理想的には単結晶であることが望ましいが、c軸配向を有した結晶CAxisAlignedCrystal:CAACとも呼ぶを含む酸化物であるものが好ましい。CAACを含む酸化物半導体膜は、スパッタリング法などによって作製することができる。スパッタリング法によってCAACを含む酸化物半導体膜を作製するには、酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり例えば、150mm~200mm程度、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにする。また、これに加えて、堆積時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。次に、酸化物半導体膜644などの上に、ソース電極及びドレイン電極これと同じ層で形成される配線を含む。を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極642a、642bを形成する図3B参照。。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極642a、642bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、酸化インジウム酸化亜鉛In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極642a、642bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極642a、642bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層646の被覆性を向上し、段切れを防止することができる。トランジスタのチャネル長Lは、ソース電極及びドレイン電極の下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶装置の消費電力を低減することも可能である。次に、ソース電極またはドレイン電極642a、642bを覆い、かつ、酸化物半導体膜644の一部と接するように、ゲート絶縁層646を形成する図3C参照。。ゲート絶縁層646は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層646は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層646は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層646に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層646に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体膜644に接する絶縁層は、第13族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁層に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体膜に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体膜と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。また、酸化物半導体膜644に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体膜644に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体膜644に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体膜644に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体膜が接することにより、絶縁層中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、または酸化物半導体膜と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体膜をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論比より酸素が多い領域を有する絶縁層は、ゲート絶縁層646に代えて、酸化物半導体膜644の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層646及び下地絶縁層の双方に適用しても良い。ゲート絶縁層646の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層646が酸素を含む場合、酸化物半導体膜644に酸素を供給し、該酸化物半導体膜644の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体膜を形成することもできる。なお、ここでは、ゲート絶縁層646の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体膜644を、水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含む。を形成するための導電層を形成し、当該導電層を加工して、ゲート電極648a及び導電膜648bを形成する図3D参照。。ゲート電極648a及び導電膜648bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極648a及び導電膜648bは、単層構造としても良いし、積層構造としても良い。以上により、高純度化された酸化物半導体膜644を用いたトランジスタ662、及び容量素子664が完成する図3D参照。。このように高純度化され、真性化された酸化物半導体膜644を用いることで、当該トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。実施の形態5結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っているCAACCAxisAlignedCrystalを含む酸化物半導体について説明する。CAACを含む酸化物半導体は新規な酸化物半導体である。CAACは、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。そして、CAACを含む酸化物半導体は、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。さらに、CAACは、ab面においてa軸またはb軸の向きが異なるc軸を中心に回転している。CAACとは、広義には、非単結晶である。そして、CAACは、ab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。さらに、CAACを含む酸化物半導体は、c軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACを含む酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。若しくは、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACを含む膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。例えば、膜状に形成されたCAACを含む酸化物半導体を、膜表面または支持する基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる。図7乃至図9を用いて、CAACに含まれる結晶構造の一例について説明する。なお、図7乃至図9において、上方向がc軸方向であり、c軸方向と直交する面がab面である。本実施の形態において、上半分、下半分とは、ab面を境にした場合の上半分、下半分をいう。図7Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造Aを示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。構造Aは、八面体構造をとるが、簡単のため平面構造で示している。なお、構造Aは上半分および下半分にはそれぞれ3個ずつ4配位のOがある。構造Aに示す小グループは電荷が0である。図7Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造Bを示す。3配位のOは、いずれもab面に存在する。構造Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、構造Bをとりうる。構造Bの小グループは電荷が0である。図7Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造Cを示す。構造Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。構造Cの小グループは電荷が0である。図7Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造Dを示す。構造Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。構造Dの小グループは電荷が1となる。図7Eに、2個のZnを含む構造Eを示す。構造Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。構造Eの小グループは電荷が-1となる。本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図7Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図7Bに示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図7Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInの上半分の4配位のO、5配位の金属原子GaまたはInの下半分の4配位のOまたは4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図8Aに、In-Sn-Zn-O系の層構造を構成する中グループAのモデル図を示す。図8Bに、3つの中グループで構成される大グループBを示す。なお、図8Cは、図8Bの層構造をc軸方向から観察した場合の原子配列を示す。中グループAでは、3配位のOは省略し、4配位のOは個数のみである。例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、中グループAにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、中グループAにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。中グループAにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合する。そのInが、上半分に3個の4配位のOがあるZnと結合する。そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合する。そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合する。この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、構造Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、大グループBが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。In-Sn-Zn-O系以外の酸化物半導体を用いた場合も同様である。例えば、図9Aに、In-Ga-Zn-O系の層構造を構成する中グループLのモデル図を示す。中グループLにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合する。そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合する。そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合する。この中グループが複数結合して大グループを構成する。図9Bに3つの中グループで構成される大グループMを示す。なお、図9Cは、図9Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、中グループLに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。本実施の形態の内容の一部又は全部は、他の全ての実施の形態と組み合わせて実施することができる。実施の形態6酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、図10Aの式Aで表される。Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、図10Bの式Bで表される。eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、図10Cの式Cで表される。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。式Cの両辺をVgで割り、更に両辺の対数を取ると、図10Dの式Dで表される。式Dの右辺はVgの関数である。上式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとにμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、図10Eの式Eで表される。Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式Eの第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2の計算結果Eを図11に示す。なお、計算にはシノプシス社製のソフトであるSentaurusDeviceを使用した。計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。計算結果Eで示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。なお、計算に用いたトランジスタは酸化物半導体膜において一対のn型半導体領域にチャネル形成領域が挟まれたものを用いた。一対のn型半導体領域の抵抗率は2×10-3Ωcmとして計算した。また、チャネル長を33nm、チャネル幅を40nmとして計算した。また、ゲート電極の側面にサイドウォールを有する。サイドウォールと重なる半導体領域をオフセット領域として計算した。計算にはシノプシス社製のソフト、SentaurusDeviceを使用した。図12は、トランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性の計算結果である。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図12Aはゲート絶縁層の厚さを15nmとして計算したものである。図12Bはゲート絶縁層の厚さを10nmと計算したものである。図12Cはゲート絶縁層の厚さを5nmと計算したものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。図13は、オフセット長サイドウォール長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図13Aはゲート絶縁層の厚さを15nmとして計算したものである。図13Bはゲート絶縁層の厚さを10nmと計算したものである。図13Cはゲート絶縁層の厚さを5nmと計算したものである。図14は、オフセット長サイドウォール長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図14Aはゲート絶縁層の厚さを15nmとして計算したものである。図14Bはゲート絶縁層の厚さを10nmと計算したものである。図14Cはゲート絶縁層の厚さを5nmと計算したものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図12では80cm2/Vs程度であるが、図13では60cm2/Vs程度、図14では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。本実施の形態の内容の一部又は全部は、他の全ての実施の形態と組み合わせて実施することができる。実施の形態7In、Sn、Znを含有する酸化物半導体In―Sn―Zn―Oを用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、In、Sn、Znは組成比でそれぞれ5atomic以上含まれていると好ましい。In、Sn、Znを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。nチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、nチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。さらに、nチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。以下In、Sn、Znを含有する酸化物半導体を用いたトランジスタの特性を示す。サンプルA~C共通条件組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの厚さとなるように基板上に酸化物半導体膜を成膜した。次に、酸化物半導体膜を島状になるようにエッチング加工した。そして、酸化物半導体膜上に50nmの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。次に、プラズマCVD法を用いて、シランガスSiH4と一酸化二窒素N2Oを用いて100nmの厚さとなるように酸化窒化珪素膜SiONを形成してゲート絶縁層とした。次に、15nmの厚さとなるように窒化タンタルを形成し、135nmの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。さらに、プラズマCVD法を用いて、300nmの厚さとなるように酸化窒化珪素膜SiONを形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。次に、層間絶縁膜にコンタクトホールを形成し、50nmの厚さとなるように第1のチタン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚さとなるように第2のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。以上のようにしてトランジスタを有する半導体装置を形成した。サンプルAサンプルAは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。また、サンプルAは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。サンプルBサンプルBは基板を200°Cになるように加熱した状態で酸化物半導体膜の成膜を行った。また、サンプルBは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。基板を加熱した状態で成膜を行った理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。サンプルCサンプルCは基板を200°Cになるように加熱した状態で酸化物半導体膜の成膜を行った。さらに、サンプルCは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に窒素雰囲気で650°C1時間の加熱処理を施した後、酸素雰囲気で650°C1時間の加熱処理を施した。窒素雰囲気で650°C1時間の加熱処理を施した理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。ここで、酸化物半導体膜中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。そこで、酸素雰囲気で650°C1時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。サンプルA~Cのトランジスタの特性図15AにサンプルAのトランジスタの初期特性を示す。図15BにサンプルBのトランジスタの初期特性を示す。図15CにサンプルCのトランジスタの初期特性を示す。サンプルAのトランジスタの電界効果移動度は18.8cm2/Vsecであった。サンプルBのトランジスタの電界効果移動度は32.2cm2/Vsecであった。サンプルCのトランジスタの電界効果移動度は34.5cm2/Vsecであった。ここで、サンプルA~Cと同様の成膜方法で形成した酸化物半導体膜の断面を透過型電子顕微鏡TEMで観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルCと同様の成膜方法で形成したサンプルには結晶性が確認された。そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは従来なかった新しい結晶構造であるといえる。また、図15A~Cを比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、nチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。即ち、成膜時に基板加熱を行ったサンプルBのしきい値電圧は、成膜時に基板加熱を行っていないサンプルAのしきい値電圧よりもプラスシフトしている。また、成膜時に基板加熱を行ったサンプルB及びサンプルCを比較した場合、成膜後に加熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりもプラスシフトしていることがわかる。また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。サンプルBとサンプルCのゲートBTストレス試験結果サンプルB成膜後加熱処理なし及びサンプルC成膜後加熱処理ありとに対してゲートBTストレス試験を行った。まず、基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、Vgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスBT試験と呼ぶ。一方、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、Vgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスBT試験と呼ぶ。図16AはサンプルBのプラスBT試験結果であり、図16BはサンプルBのマイナスBT試験結果である。図17AはサンプルCのプラスBT試験結果であり、図17BはサンプルCのマイナスBT試験結果である。プラスBT試験及びマイナスBT試験はトランジスタの劣化具合を判別する試験であるが、図16A及び図17Aを参照すると少なくともプラスBT試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。特に、図16AではプラスBT試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。よって、トランジスタの作製時の加熱処理に加えて、プラスBT試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。図18はサンプルAのトランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。なお、図18ではチャネル幅1μmの場合における電流量を図示している。基板温度が125°C1000/Tが約2.51のとき1×10-19A以下となっていた。基板温度が85°C1000/Tが約2.79のとき1×10-20A以下となっていた。つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。本実施の形態の内容の一部又は全部は、他の全ての実施の形態と組み合わせて実施することができる。実施の形態8本実施の形態では、本発明の一態様を用いた記憶装置の利用例について、図4を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の記憶装置を適用する場合について説明する。図4Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図4Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図4Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図4Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図4Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図4Eは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"