外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、前記複数の容量素子同士を接続する中間接点と前記第2の電源線の間に接続するダイオードと、を備えることを特徴とする半導体装置。前記ダイオードは、前記中間接点にカソード、前記第2の電源線にアノードが接続する請求項1の半導体装置。さらに、第1導電型の半導体基板を備え、前記カソードは、前記半導体基板に形成された第2導電型の第1の拡散層であり、前記アノードは、前記半導体基板に形成された第1導電型の第2の拡散層である請求項2の半導体装置。さらに、第1導電型のその他の拡散層を備え、前記第1及び第2の拡散層は、前記半導体基板の平面の視点で、前記第1の拡散層及び前記その他の拡散層の距離よりも近い第1の距離で近傍して配置される請求項3の半導体装置。さらに、前記半導体基板に形成された第1導電型の第3の拡散層を備え、前記第1及び第2の拡散層は、前記第3の拡散層に形成されており、前記アノードは前記第2及び第3の拡散層である請求項3の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第3の拡散層に挟まれるように形成される第2導電型の第4の拡散層を備える請求項5の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第1乃至第3の拡散層を取り囲むように形成される第2導電型の第5の拡散層を備える請求項5の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第3の拡散層に挟まれるように形成される第2導電型の第4の拡散層を備え、前記第2の拡散層は、前記半導体基板の平面の視点で、前記第1の拡散層を取り囲むように形成される請求項7の半導体装置。前記第5の拡散層は、前記半導体基板の平面の視点で、さらに、前記第4の拡散層を取り囲むように形成される請求項8の半導体装置。前記ダイオードは、ゲート電極、ソース電極、ドレイン電極及びバックバイアス電極を備えるFETトランジスタであり、前記中間接点は前記ドレイン電極に接続し、前記第2の電源線は前記ゲート電極、前記ソース電極及び前記バックバイアス電極のそれぞれに接続する請求項1の半導体装置。さらに、第1導電型の半導体基板と、前記半導体基板に形成された第1導電型の第1の拡散層と、前記第1の拡散層に形成された第2導電型の第2及び3の拡散層と、前記第1の拡散層に形成された第1導電型の第4の拡散層と、前記半導体基板の表面に形成された絶縁層を介して形成されるゲート層と、を備え、前記ドレイン電極は前記第2の拡散層であり、前記ソース電極は前記第3の拡散層であり、前記バックバイアス電極は前記第1の拡散層であり、前記ゲート電極は前記ゲート層であり、前記第1の拡散層は前記第4の拡散層を介して前記第2の電源線に接続する請求項10の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第1の拡散層に挟まれるように形成される第2導電型の第5の拡散層を備える請求項11の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第1乃至第4の拡散層を取り囲むように形成される第2導電型の第6の拡散層を備える請求項11の半導体装置。さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第1の拡散層に挟まれるように形成される第2導電型の第5の拡散層を備え、前記第4の拡散層は、前記半導体基板の平面の視点で、前記第2の拡散層を取り囲むように形成される請求項13の半導体装置。前記第6の拡散層は、前記半導体基板の平面の視点で、さらに、前記第5の拡散層を取り囲むように形成される請求項14の半導体装置。外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、第1導電型の半導体基板と、を備え、前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第2導電型の第1の領域に接続され、前記第2の電源線は、前記半導体基板に形成された第1導電型の第2の領域に接続されていることを特徴とする半導体装置。前記複数の容量素子は、多層配線間に形成され、筒状の下部電極内に柱上の上部電極が収まる構造を持つ縦構造容量素子である請求項1乃至16のいずれか一に記載の半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。ここで、第1文献及び第2文献が開示する技術を組み合わせると、外部電源端子であるVDD電源線及びVSS電源線の間に配置される直列な複数の容量素子が破壊される恐れがある。このような容量素子は、電源パッドの近傍であって、電源パッドが配置される周辺領域以下、単に周辺領域と記載に配置される。電源パッドの近傍に配置しなければ、電源電圧の変動を十分に抑制できないためである。一方、半導体装置には、外部から侵入するESDElectrostaticDischarge;静電気放電に対する対策が必要である。このESD放電に対する対策として、電源間保護回路が電源配線及び接地配線間に配置される。ESD放電は、外部から侵入する高電圧であるため、電源間保護回路も周辺領域に配置される。従って、電源電圧の変動を抑制するための容量素子と、ESD放電から内部回路の破壊を防止する電源間保護回路は、共に周辺領域に配置される。そのため、ESD放電が発生した際に、電源間保護回路で放電しきれなかった電流が、近接する容量素子に流れ込むことが想定される。容量素子に電流が流れ込むと、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ESD放電が重ねて発生すると、容量素子の耐圧を超える可能性がある。即ち、ESD放電によって容量素子の絶縁膜が破壊される可能性がある。なお、容量素子がESD放電によって破壊される恐れがあることについてのより詳細は、後述する。以上のことから、電源電圧の変動を抑制する安定化容量素子がESD放電によって破壊されることを防止する半導体装置が、望まれる。本発明の第1の視点によれば、外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、前記複数の容量素子同士を接続する中間接点と前記第2の電源線の間に接続するダイオードと、を備える半導体装置が提供される。本発明の第2の視点によれば、外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、第1導電型の半導体基板と、を備え、前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第2導電型の第1の領域に接続され、前記第2の電源線は、前記半導体基板に形成された第1導電型の第2の領域に接続されている半導体装置が提供される。本発明の各視点によれば、電源電圧の変動を抑制する安定化容量素子がESD放電によって破壊されることを防止する半導体装置が、提供される。実施形態の1つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、ESD放電から内部回路の破壊を防止する電源間保護回路は、共に周辺領域に配置される。そのため、ESD放電が発生した際に、電源間保護回路で放電しきれなかった電流が、近接する容量素子に流れ込むことが想定される。容量素子に電流が流れ込むと、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ESD放電が重ねて発生すると、容量素子の耐圧を超える可能性がある。その結果、ESD放電によって容量素子の絶縁膜が破壊される可能性がある。そのため、電源電圧の変動を抑制する安定化容量素子がESD放電によって破壊されることを防止する半導体装置が、望まれる。そこで、一例として図1に示す半導体装置200を提供する。半導体装置200は、外部から第1の電圧が供給される第1の外部端子201と、第1の電圧よりも低い第2の電圧が供給される第2の外部端子202と、第1の外部端子201及び第2の外部端子202にそれぞれ接続する第1の電源線及び第2の電源線と、第1及び第2の電源線の間に直列に接続する複数の容量素子203と、複数の容量素子203同士を接続する中間接点と第2の電源線の間に接続するダイオード204と、を備える。なお、第1の電圧には電源電圧が、第2の電圧には接地電圧が、それぞれ想定される。図1に示す半導体装置200のように、複数の容量素子203それぞれを接続する中間接点にダイオード204を接続することで、容量素子203にチャージされた電荷の放電経路を設ける。その結果、それぞれの容量素子203の耐圧を超えて電荷がチャージされず、容量素子203の破壊を防止することができる。なお、本書及び特許請求の範囲の記載において、半導体基板の断面の視点とは、半導体基板の積層方向の断面を観察することを意味する。添付図面では、図15や図21等の断面図を意味する。さらに、半導体基板の平面の視点とは、半導体基板の積層方向に垂直な面を観察することを意味する。添付図面では、図14や図20等の平面図を意味する。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記ダイオードは、前記中間接点にカソード、前記第2の電源線にアノードが接続することが好ましい。[形態3]さらに、第1導電型の半導体基板を備え、前記カソードは、前記半導体基板に形成された第2導電型の第1の拡散層であり、前記アノードは、前記半導体基板に形成された第1導電型の第2の拡散層であることが好ましい。[形態4]さらに、第1導電型のその他の拡散層を備え、前記第1及び第2の拡散層は、前記半導体基板の平面の視点で、前記第1の拡散層及び前記その他の拡散層の距離よりも近い第1の距離で近傍して配置されることが好ましい。[形態5]さらに、前記半導体基板に形成された第1導電型の第3の拡散層を備え、前記第1及び第2の拡散層は、前記第3の拡散層に形成されており、前記アノードは前記第2及び第3の拡散層であることが好ましい。[形態6]さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第3の拡散層に挟まれるように形成される第2導電型の第4の拡散層を備えることが好ましい。[形態7]さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第1乃至第3の拡散層を取り囲むように形成される第2導電型の第5の拡散層を備えることが好ましい。[形態8]さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第3の拡散層に挟まれるように形成される第2導電型の第4の拡散層を備え、前記第2の拡散層は、前記半導体基板の平面の視点で、前記第1の拡散層を取り囲むように形成されることが好ましい。[形態9]前記第5の拡散層は、前記半導体基板の平面の視点で、さらに、前記第4の拡散層を取り囲むように形成されることが好ましい。[形態10]前記ダイオードは、ゲート電極、ソース電極、ドレイン電極及びバックバイアス電極を備えるFETトランジスタであり、前記中間接点は前記ドレイン電極に接続し、前記第2の電源線は前記ゲート電極、前記ソース電極及び前記バックバイアス電極のそれぞれに接続することが好ましい。[形態11]さらに、第1導電型の半導体基板と、前記半導体基板に形成された第1導電型の第1の拡散層と、前記第1の拡散層に形成された第2導電型の第2及び3の拡散層と、前記第1の拡散層に形成された第1導電型の第4の拡散層と、前記半導体基板の表面に形成された絶縁層を介して形成されるゲート層と、を備え、前記ドレイン電極は前記第2の拡散層であり、前記ソース電極は前記第3の拡散層であり、前記バックバイアス電極は前記第1の拡散層であり、前記ゲート電極は前記ゲート層であり、前記第1の拡散層は前記第4の拡散層を介して前記第2の電源線に接続することが好ましい。[形態12]さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第1の拡散層に挟まれるように形成される第2導電型の第5の拡散層を備えることが好ましい。[形態13]さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第1乃至第4の拡散層を取り囲むように形成される第2導電型の第6の拡散層を備えることが好ましい。[形態14]さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第1の拡散層に挟まれるように形成される第2導電型の第5の拡散層を備え、前記第4の拡散層は、前記半導体基板の平面の視点で、前記第2の拡散層を取り囲むように形成されることが好ましい。[形態15]前記第6の拡散層は、前記半導体基板の平面の視点で、さらに、前記第5の拡散層を取り囲むように形成されることが好ましい。[形態16]上記第2の視点に係る半導体装置のとおりである。[形態17]前記複数の容量素子は、多層配線間に形成され、筒状の下部電極内に柱上の上部電極が収まる構造を持つ縦構造容量素子であることが好ましい。[形態18]外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、前記複数の容量素子同士を接続する中間接点と前記第2の電源線の間に接続するダイオードと、を備える半導体メモリ。[形態19]外部から第1の電圧が供給される第1の外部端子と、前記第1の電圧よりも低い第2の電圧が供給される第2の外部端子と、前記第1及び第2の外部端子にそれぞれ接続する第1及び第2の電源線と、前記第1及び第2の電源線の間に直列に接続する複数の容量素子と、第1導電型の半導体基板と、を備え、前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第2導電型の第1の領域に接続され、前記第2の電源線は、前記半導体基板に形成された第1導電型の第2の領域に接続されている半導体メモリ。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図4は、半導体装置1の内部構成の一例を示すブロック図である。半導体装置1の内部回路10は、外部に出力する信号の生成、又は、外部から受け取った信号に基づいた処理を行う。その際、外部装置との通信は、I/O端子入出力端子及び入出力バッファ11を介して行われる。図5は、半導体装置1のレイアウトの一例を示す図である。第1の周辺領域12には、電源パッド及びクロックパッドがレイアウトされている。第2の周辺領域13には、電源パッド及びI/Oパッドがレイアウトされている。半導体装置1の内部回路領域14には、外部から受け取った信号等の処理をする回路内部回路10の一部がレイアウトされている。さらに、第1の周辺領域12、第2の周辺領域13及び内部回路領域14には容量素子が含まれている。第1の周辺領域12及び第2の周辺領域13に配置された容量素子は、電源電圧の変動を抑制するため、電源配線及び接地配線間に接続される。図6は、半導体装置1の第2の周辺領域13近辺の回路構成の一例を示す図である。図6に示すように、半導体装置1は、内部回路10が生成した信号を、出力バッファ15及びI/Oパッドを介して、外部に出力する。また、各パッドと出力バッファ15の間には、出力保護回路16が配置されている。さらに、第2の周辺領域13には、電源電圧の変動の抑制を目的とした容量素子17と、電源間保護回路18と、が配置されている。ここで、半導体装置1には、外部から侵入するESD放電に対する対策が必要である。このESD放電に対する対策のために設けられた回路が、電源間保護回路18である。次に、電源間保護回路18について概説する。図7は、電源間保護回路18が形成されている領域を半導体基板に対して垂直に切断した際の断面図の一例である。図8は、電源間保護回路18についてのドレイン電流Id-ドレイン電圧Vd特性の一例を示す図である。N拡散層からなるドレイン領域100に接続されている電源VDDに電圧が印加されると、ドレイン電圧が上昇する。このドレイン電圧が、図8に示す電圧Vd0に達すると、Pウェル101を介してP拡散層からなる第1サブコン領域102に電流が流れる。図7においては、この電流経路を経路Pa1として図示している。その後、経路Pa1を流れる電流とPウェル101内の寄生抵抗Rs1により、N拡散層からなるソース領域103近傍の電圧が上昇する。その際、Pウェル101とソース領域103間の電圧が一定値より大きくなると、Pウェル101とソース領域103のPN接合が順バイアスされ、ドレイン領域100からソース領域103までの低抵抗な電流経路が形成される。図7においては、この低抵抗な電流経路を経路Pa2として図示している。このような現象はスナップバックと呼ばれ、スナップバックが開始するトリガ電圧は、図8に示す電圧Vd1である。電源間保護回路18にスナップバックが起きると、電源VDDから流れる電流はソース領域103を介して接地電位GNDに放電し、内部回路10に過剰な電流が流れることを抑制する。このように、電源間保護回路18は、ESD放電によって内部回路10が破壊されることを防止している。ここで、ESD放電は半導体装置1の外部から侵入してくる高電圧であるため、半導体装置1のパッド近傍にレイアウトされている回路に対してESD放電に対する対策を行えば十分であった。しかし、容量素子を、電源電圧の変動を抑制するために使用すると、ESD放電によって容量素子が破壊される恐れがある。図9は、2個の容量素子を直列に接続した場合の耐圧を説明するための図である。容量素子には、耐圧の限界が存在する。例えば、図9に示す容量素子1つあたりの耐圧が0.55vであれば、容量素子全体としては1.1vの耐圧が確保できる。しかし、1.1vよりも大きな耐圧を確保する場合には、図10に示すように3個の容量素子を直列に接続する必要がある。このように、複数の容量素子を直列に接続し、容量素子全体としての耐圧を高めたとしても、ESD放電による外部電圧の変動によって、耐圧以上の電圧が加わると容量素子の破壊が起きる。つまり、ESD放電が発生すると、電源間保護回路18が動作することになるが、印加された電圧がトリガ電圧図8の電圧Vd1に達するまでは低抵抗な電流経路が形成されない。トリガ電圧に到達するまでの間に、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ESD放電が重ねて発生することで、容量素子の絶縁膜が破壊される可能性がある。図11は、3個の容量素子を直列に接続した場合の電荷の状態を説明するための図である。図11において、ESD放電が重ねて発生することで、電源間保護回路18では放電しきれなかった電流が容量素子C01~C03に流れ込み、それぞれの容量素子に電荷がチャージされる。この際、接点Aに対して接点Bが電荷を放電させる接点であるが、容量素子C03の接点B側に蓄積した正電荷が減少放電するための経路がないため、ESD放電のたびにそれぞれの容量素子には電荷が蓄積される。蓄積された電荷が、耐圧を超えると、その絶縁膜を破壊する。上述のように、電源電圧の変動を抑制することを目的とする容量素子は、第1の周辺領域12及び第2の周辺領域13における電源パッド近傍にレイアウトされている。そのため、電源間保護回路18で放電しきれなかった電流は、より一層、容量素子に流れ込み易くなっており、容量素子に電荷が蓄積され、耐圧を超えることで絶縁膜が破壊されることが懸念される。図12は、半導体装置1の第2の周辺領域13近辺の回路構成の別の一例を示す図である。図12において図6と同一構成要素には、同一の符号を付し、その説明を省略する。図12では、図6とは異なり、外部から信号を受け付け、内部回路10でその処理をする回路構成について示している。図12に示す回路構成では、出力保護回路16及び出力バッファ15に代えて、入力保護回路19及び入力バッファ20が、設けられている。さらに、図12においても、容量素子17と電源間保護回路18が電源VDDと接地電位GNDの間に配置されている。このような入力バッファ20を含む構成であっても、ESD放電によって電源間保護回路18で放電しきれなかった電流が容量素子17に流れ込むことで、容量素子17が破壊される恐れがある。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。なお、本実施形態に係る半導体装置2は、半導体装置1のレイアウトと異なる点は存在しないため、図5に相当する説明は省略する。図13は、本実施形態に係る半導体装置2の第2の周辺領域13近辺の回路構成の一例を示す図である。図13において図6と同一構成要素には、同一の符号を付し、その説明を省略する。半導体装置1及び2の相違点は、容量素子17における中間接点S1に保護素子21の一端を接続し、保護素子21の他の一端を接地している点である。保護素子21を容量素子17の中間接点S1に接続することで、中間接点S1に蓄積した電荷を放電させる経路を生成する。その結果、ESD放電による破壊を防止できる。図14は、保護素子21近辺のレイアウトの一例を示す平面図である。図15は、図14におけるA-A方向の断面図である。図15において図7及び図14と同一構成要素には、同一の符号を付し、その説明を省略する。図15に示す保護素子21のドレイン領域100は、容量素子17の中間接点S1に接続されている。そのため、中間接点S1に蓄えられた電荷は、Pウェル101、P拡散層からなる第1サブコン領域102から接地電位GNDに放電される。以上のように、ESD放電が重ねて発生することで容量素子17に蓄えられてしまうはずの電荷を、保護素子21を追加することによって、接地電位GNDに放電することが可能になる。その結果、容量素子17の破壊を防止することができる。さらに、保護素子21を追加することによって、ESD放電による内部回路10の破壊も防止することができる。保護素子21が存在しなければ、容量素子17にチャージされた電荷により、電源間保護回路18の両端に高電圧が印加されることになる。電源間保護回路18の両端に高電圧が印加されることにより、電源間保護回路18のダイオード特性がシフトする。図16は、ダイオード特性の一例を示す図である。図16により、ダイオード特性がシフトすれば、ダイオードに印加する電圧が同じであっても、電流を流す能力が低下することが分かる。このことは、電源間保護回路18における放電能力の低下を意味し、電源間保護回路18を介して接地電位GNDに放出される電流が減少することと等価である。従って、電源間保護回路18で放電することができなかった電流が内部回路10に流れ込み、内部回路10の破壊に繋がる。図17は、半導体装置1の第2の周辺領域13近辺の回路構成の一例を示す図である。図18は、半導体装置1の第2の周辺領域13近辺の回路構成の別の一例を示す図である。なお、図17及び図18では、ESD放電による電流の経路を点線の矢印で示す。図17では、電源間保護回路18で放電することができなかった電流が出力バッファ15に流れ込み、出力バッファ15を破壊する可能性がある。図18では、電源間保護回路18で放電することができなかった電流が入力バッファ20に流れ込み、入力バッファ20を破壊する可能性がある。なお、出力バッファ15や入力バッファ20に含まれるトランジスタにESD放電に対する対策を施すことで、これらのバッファをESD放電から保護することができる。ESD放電に対する対策には、ゲート電極と拡散層に接続するコンタクトとの間隔を広げることが考えられる。しかし、ESD放電に対する対策を施したトランジスタは、ゲートとコンタクト間が広いため、素子面積が増加する。そのため、素子面積縮小の観点では、このようなESD放電に対する対策よりも、電源間保護回路18のダイオード特性をシフトさせないESD放電に対する対策が好ましい。以上のとおり、容量素子の中間接点から接地電位GNDに放電経路を設けることで、容量素子にチャージされた電荷を接地電位に放電することができる。その結果、ESD放電による容量素子の破壊を防止することができる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。本実施形態では、容量素子17に放電経路を設ける際に、様々な方策が考えられることを説明する。第1の実施形態においては、容量素子17の中間接点S1に保護素子21を接続することで、放電経路を確保することを説明した。しかし、容量素子17の中間接点S1に接続する素子は、基板に放電経路を形成するものであればどのような素子でもよい。図19は、本実施形態に係る半導体装置3の第2の周辺領域13近辺の回路構成の一例を示す図である。図19において図13と同一構成要素には、同一の符号を付し、その説明を省略する。図13と図19の相違点は、保護素子21に代えて、ダイオード素子22を容量素子17に接続する点である。図20は、ダイオード素子22近辺のレイアウトの一例を示す平面図である。図21は、図20におけるB-B方向の断面図である。図21において、図20と同一構成要素には、同一の符号を付し、その説明を省略する。ダイオード素子22は、P型基板106にディープNウェル107を積層し、接地電位GNDに接続されるPウェル101と、Pウェル101内に形成されたN拡散層113及びP拡散層112により構成されている。N拡散層113は、容量素子17の中間接点S1に接続され、P拡散層112は接地電位GNDに接続される。このように、ダイオード素子22を容量素子17の中間接点S1に接続することでも、容量素子17の中間接点にチャージされた電荷を放電することができる。さらに、容量素子17の中間接点S1に接続する素子は1つに限らない。図22は、本実施形態に係る半導体装置3の第2の周辺領域13近辺の回路構成の一例を示す図である。図22において図19と同一構成要素には、同一の符号を付し、その説明を省略する。図22に示すように、ダイオード素子22及び23を、容量素子17の中間接点S1及びS2に接続してもよい。図22に示す接続であれば、より放電効果を高めることができる。また、容量素子17に含まれる容量の個数も3個に限定されるものではない。容量素子17は、複数の容量を直列に接続することで形成されていればよく、その数に制限はない。さらにまた、容量素子17から基板までの放電経路を確保するためには、半導体素子を使用しなくてもよい。図23は、半導体装置3の断面の一例を示す図である。図23のように、容量素子17の中間接点S1をP型基板106上に設けられたN拡散層114に接続し、N拡散層114と接地電位GNDに接続されたP拡散層115との間で放電経路を確保することもできる。この場合、中間接点S1に接続されたN拡散層114と接地電位GNDに接続されたP拡散層115との離間距離第1の距離は、短いほど放電能力が高い。N拡散層114の周囲には、接地電位GNDに接続されたP拡散層115のほかに、他の素子を形成するためのウェルやそのウェルに給電するためのウェルコンとしての拡散層が配置され得る図示しない。上記第1の距離は、N拡散層114とこれら他の拡散層との距離よりも小さい方が、より好ましい。以上のように、容量素子17に放電経路を設ける様々な方策が考えられる。いずれの方法であっても、第1の実施形態で説明した効果と同様の効果を得ることができる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態においては、半導体メモリに使用される容量素子の中間接点から接地電位GNDに放電経路を設けることで、容量素子にチャージされた電荷を接地電位に放電することができる点を説明する。図24は、本実施形態に係る半導体メモリ4の全体構成の一例を示す図である。半導体メモリ4は、コマンド端子/RAS、/CAS、/WEと、リセット端子/RSTと、アドレス端子ADDと、電源端子VDD、GNDと、クロック端子CK、/CKと、データ端子DQ等の端子を備えている。半導体メモリ4は、内部電源生成回路30と、クロック入力回路31と、DLL回路32と、コマンド入力回路33と、コマンドデコード回路34と、モードレジスタ35と、リフレッシュ制御回路36と、アドレス入力回路37と、アドレスラッチ回路38と、FIFO回路39と、入出力バッファ40と、メモリセルアレイ41と、カラムデコーダ42と、ロウデコーダ43から構成されている。内部電源生成回路30は、半導体メモリ4の周辺回路で使用する電圧を生成する。半導体メモリ4は、外部から電源供給を受け、内部で数種の電圧を生成している。クロック入力回路31は、内部から入力される差動クロックCK、/CKを受け付け、単相クロックCLKINを出力する。DLL回路32は、単相クロックCLKINを遅延させることで、内部クロックLCLKを生成する。半導体メモリ4に対するコマンドは、コマンド端子を介して、コマンド入力回路33により受け付けられる。具体的には、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WE等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路34によってデコードされ、デコード結果は、モードレジスタ35、カラムデコーダ42及びロウデコーダ43に出力される。モードレジスタ35は、外部から発行されるモードレジスタセットMRSコマンドで定まる半導体メモリ4の動作モードを保持する。リフレッシュ制御回路36は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。外部から発行されたアドレス信号は、アドレス入力回路37により受け付けられ、アドレスラッチ回路38においてラッチされる。アドレス信号は、モードレジスタ35、カラムデコーダ42及びロウデコーダ43に供給される。メモリセルアレイ41はデータの保持を行う。カラムデコーダ42及びロウデコーダ43は、アドレス信号をデコードし、メモリセルアレイ41に対するアクセスを制御する。データの読み出し動作時には、選択されたメモリセルから読み出されたリードデータはFIFO回路39及び入出力バッファ40を介して、データ端子DQから出力される。データの書き込み動作時においては、データ端子DQに入力されたライトデータは入出力バッファ40及びFIFO回路39を介して、選択されたメモリセルに書き込まれる。ここで、半導体メモリ4のメモリセルアレイ41は複数のメモリセルを含んで構成されている。このメモリセルによって、半導体メモリ4はデータの保持情報の記憶を行う。メモリセルは、ワード線、ビット線及びこれらの交点に配置される容量素子から構成されている。ワード線及びビット線の交点に配置された容量素子の状態放電/充電とデータの保持0/1を対応させている。また、半導体メモリ4においても、入出力バッファ40といった内部回路に供給する電源の変動を抑制する必要がある。そのため、このような内部回路が配置される周辺領域にも、メモリセルとは別に、電源の変動を抑制する目的の容量素子が配置されることになる。その際、半導体メモリのチップサイズ縮小に対する要求に応えるため、半導体メモリでは、縦構造容量素子が使用されることも多い。縦構造容量素子は、円筒形の電極を3次元的に配置するため集積率が高く、半導体メモリのチップサイズ縮小に対する1つの解となり得るからである。即ち、メモリセルに使用する容量素子と縦構造容量素子の層間絶縁膜が同じであれば、単位面積あたりの容量は縦構造容量素子の方が高く、半導体メモリにおける縦構造容量素子の使用が進むと考えられる。以上のように、半導体メモリ4の周辺領域に配置される容量素子は、縦構造容量素子である場合も多いと推定できるが、その際、縦構造容量素子の耐圧が低いESD放電により破壊され易いことが問題となる。半導体メモリ4においても、ESD放電による内部回路の破壊を防止することが必要であることは当然であるが、縦構造容量素子を周辺領域に配置すると、その耐圧の低さのために、縦構造容量素子自身の破壊を防止する必要がある。特に、縦構造容量素子は多層配線間に形成される容量であるため、多層配線の上層部に形成された縦構造容量素子において、ESD放電に対する対策が必要になる。そこで、第1及び第2の実施形態において説明した半導体装置2及び3と同様に、半導体メモリ4に含まれる縦構造容量素子の中間接点から接地電位GNDに放電経路を設ける。その結果、ESD放電から縦構造容量素子の破壊を防止することができる。即ち、縦構造容量素子の中間接点に放電経路を設けるというESD放電に対する対策は、縦構造容量素子を周辺領域に配置する半導体メモリ4において更に有用である。なお、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、容量素子を有するすべての半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャンネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャンネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、追加する保護素子の電位次第では、N拡散層ではなくP拡散層を用いたPMOSにすることや、P拡散層で構成されたダイオードを用いることもできる。