"メモリアレイであって、複数のワード線と複数のビット線との間に位置するメモリセルのアレイと、回路であって、複数のビット線のうちの第1のビット線に結合された第1の端子を有するブリーダダイオードと、ビット線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第2の端子に結合された出力リード線を有するビット線ブリーダダイオードコントローラと、前記ビット線デコーダ制御リード線に結合されたゲート、ビット線バイアスジェネレータ回路に結合されたソースまたはドレインのうちの少なくとも1つ、および第1のビット線に結合されたソースまたはドレインのうちの他方の1つを有する第1の導電率タイプの少なくとも1つの第1のトランジスタと、を備える回路と、を備えるメモリアレイ。請求項1記載のメモリアレイにおいて、ビット線ブリーダダイオードから非選択バイアス電圧源への経路は、選択バイアス電圧源と前記第1のビット線との間の経路を制御する同じビット線デコーダ出力により制御されるメモリアレイ。請求項1記載のメモリアレイにおいて、前記少なくとも1つの第1のトランジスタは、前記ビット線デコーダおよび前記ビット線バイアスジェネレータ回路からの信号に応答して前記第1のビット線を選択するように構成されたシングルデバイスドライバを含むメモリアレイ。請求項1記載のメモリアレイにおいて、前記ビット線ブリーダダイオードコントローラは第1の導電率タイプとは異なる第2の導電率タイプの第2のトランジスタを含み、前記第2のトランジスタはゲート、ドレイン、およびソースを有し、前記第2のトランジスタのドレインまたはソースのうちの1つは前記ブリーダダイオードの第2の端子に結合されたビット線ブリーダダイオードコントローラ出力リード線であり、前記第2のトランジスタのドレインまたはソースのうちの他方の1つは前記バイアス電圧源に結合されたビット線ブリーダダイオードコントローラソースリード線であり、前記第2のトランジスタのゲートは前記ビット線デコーダ制御リード線に結合されたビット線ブリーダダイオードコントローラ制御入力リード線であるメモリアレイ。請求項4記載のメモリアレイにおいて、前記第2のトランジスタはNMOSトランジスタであり、前記少なくとも1つの第1のトランジスタはPMOSトランジスタであるメモリアレイ。請求項5記載のメモリアレイにおいて、前記少なくとも1つの第1のトランジスタは複数の第1のPMOSトランジスタを含み、各第1のPMOSトランジスタは、前記ビット線デコーダ制御リード線に結合されたゲートと、異なるビット線バイアスジェネレータ回路出力に結合されたソースまたはドレインのうちの少なくとも1つと、複数のビット線のうちの異なる1つに結合されたソースまたはドレインのうちの他方の1つとを有するメモリアレイ。請求項1記載のメモリアレイにおいて、前記ブリーダダイオードは、複数のビット線のうちの1つに結合された第1の端子を各々有する複数のブリーダダイオードを含み、前記ビット線ブリーダダイオードコントローラは複数のビット線ブリーダダイオードコントローラを含み、複数のビット線ブリーダダイオードコントローラの各々は制御入力リード線、ソースリード線、および出力リード線を有し、複数のビット線ブリーダダイオードコントローラの各々の出力リード線は複数のブリーダダイオードの各々の第2の端子に結合され、複数のビット線ブリーダダイオードコントローラの各々のソースリード線はバイアス電圧源に結合され、複数のビット線ブリーダダイオードコントローラの各々の制御入力リード線は前記ビット線デコーダ制御リード線に結合されるメモリアレイ。請求項1記載のメモリアレイにおいて、前記アレイは、メモリセルレベルのモノリシックな3次元アレイを含み、前記ビット線バイアスジェネレータ回路および前記ビット線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな3次元アレイより下に位置し、前記ビット線デコーダは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルに位置し、前記ブリーダダイオードは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルにまたはメモリセルレベルのモノリシックな3次元アレイのうちの2つのレベルの間に位置し、前記ビット線ブリーダダイオードコントローラは、ziaおよび特別ワード線によって前記ブリーダダイオードに結合されるメモリアレイ。請求項1記載のメモリアレイにおいて、前記ブリーダダイオードは、ダイオードステアリング素子を含むメモリアレイ。請求項9記載のメモリアレイにおいて、前記ブリーダダイオードは、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含むメモリアレイ。メモリアレイであって、複数のワード線と複数のビット線との間に位置するメモリセルのアレイと、回路であって、複数のワード線のうちの第1のワード線に結合された第1の端子を有するブリーダダイオードと、ワード線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第2の端子に結合された出力リード線を有するワード線ブリーダダイオードコントローラと、前記ワード線デコーダ制御リード線に結合されたゲート、ワード線バイアスジェネレータ回路に結合されたソースまたはドレインのうちの少なくとも1つ、および第1のワード線に結合されたソースまたはドレインのうちの他方の1つを有する第1の導電率タイプの少なくとも1つの第1のトランジスタと、を備える回路と、を備えるメモリアレイ。請求項11記載のメモリアレイにおいて、ワード線ブリーダダイオードから非選択バイアス電圧源への経路は、選択バイアス電圧源と前記第1のワード線との間の経路を制御する同じワード線デコーダ出力により制御されるメモリアレイ。請求項11記載のメモリアレイにおいて、前記少なくとも1つの第1のトランジスタは、前記ワード線デコーダおよび前記ワード線バイアスジェネレータ回路からの信号に応答して前記第1のワード線を選択するように構成されたシングルデバイスドライバを含むメモリアレイ。請求項11記載のメモリアレイにおいて、前記ワード線ブリーダダイオードコントローラは第1の導電率タイプとは異なる第2の導電率タイプの第2のトランジスタを含み、前記第2のトランジスタはゲート、ドレイン、およびソースを有し、前記第2のトランジスタのドレインまたはソースのうちの1つは前記ブリーダダイオードの第2の端子に結合されたワード線ブリーダダイオードコントローラ出力リード線であり、前記第2のトランジスタのドレインまたはソースのうちの他方の1つはバイアス電圧源に結合されたワード線ブリーダダイオードコントローラソースリード線であり、前記第2のトランジスタのゲートは前記ワード線デコーダ制御リード線に結合されたワード線ブリーダダイオードコントローラ制御入力リード線であるメモリアレイ。請求項14記載のメモリアレイにおいて、前記第2のトランジスタはPMOSトランジスタであり、前記少なくとも1つの第1のトランジスタはNMOSトランジスタであるメモリアレイ。請求項15記載のメモリアレイにおいて、前記少なくとも1つの第1のトランジスタは複数の第1のNMOSトランジスタを含み、各第1のNMOSトランジスタは、前記ワード線デコーダ制御リード線に結合されたゲートと、異なるワード線バイアスジェネレータ回路出力に結合されたソースまたはドレインのうちの少なくとも1つと、複数のワード線のうちの異なる1つに結合されたソースまたはドレインのうちの他方の1つとを有するメモリアレイ。請求項11記載のメモリアレイにおいて、前記ブリーダダイオードは、複数のワード線のうちの1つに結合された第1の端子を各々有する複数のブリーダダイオードを含み、前記ワード線ブリーダダイオードコントローラは複数のワード線ブリーダダイオードコントローラを含み、複数のワード線ブリーダダイオードコントローラの各々は制御入力リード線、ソースリード線、および出力リード線を有し、複数のワード線ブリーダダイオードコントローラの各々の出力リード線は複数のブリーダダイオードの各々の第2の端子に結合され、複数のワード線ブリーダダイオードコントローラの各々のソースリード線はバイアス電圧源に結合され、複数のワード線ブリーダダイオードコントローラの各々の制御入力リード線は前記ワード線デコーダ制御リード線に結合されるメモリアレイ。請求項11記載のメモリアレイにおいて、前記アレイは、メモリセルレベルのモノリシックな3次元アレイを含み、前記ワード線バイアスジェネレータ回路および前記ワード線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな3次元アレイより下に位置し、前記ワード線デコーダは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルに位置し、前記ブリーダダイオードは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルにまたはメモリセルレベルのモノリシックな3次元アレイのうちの2つのレベルの間に位置し、前記ワード線ブリーダダイオードコントローラは、ziaおよび特別ビット線によって前記ブリーダダイオードに結合されるメモリアレイ。請求項11記載のメモリアレイにおいて、前記ブリーダダイオードは、ダイオードステアリング素子を含むメモリアレイ。請求項19記載のメモリアレイにおいて、前記ブリーダダイオードは、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含むメモリアレイ。メモリデバイスであって、ビット線デコーダと、複数の出力を有するビット線バイアスジェネレータ回路と、ワード線デコーダと、複数の出力を有するワード線バイアスジェネレータ回路と、複数のビット線と、複数のワード線と、抵抗率スイッチング蓄積素子と直列のダイオードステアリング素子を各々含み、複数のビット線のうちの1つと複数のワード線のうちの1つとの間に各々結合された複数のメモリセルと、同じビット線デコーダ制御リード線に結合されたゲート、複数のビット線バイアスジェネレータ回路出力804、Selb1~Selb16のうちの異なる1つに結合されたソースまたはドレインのうちの1つ、および複数のビット線のうちの異なる1つに結合されたソースまたはドレインのうちの他方の1つを各々有する複数のPMOSシングルデバイスビット線側ドライバと、同じワード線デコーダ制御リード線に結合されたゲート、複数のワード線バイアスジェネレータ回路出力のうちの異なる1つに結合されたソースまたはドレインのうちの1つ、および複数のワード線のうちの異なる1つに結合されたソースまたはドレインのうちの他方の1つを各々有する複数のNMOSシングルデバイスワード線側ドライバと、複数のビット線のうちの第1のビット線に結合された第1の端子を有するビット線ブリーダダイオードと、複数のワード線のうちの第1のワード線に結合された第1の端子を有するワード線ブリーダダイオードと、ビット線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第2の端子に結合された出力リード線を有するビット線ブリーダダイオードコントローラと、ワード線デコーダ制御リード線に結合された制御入力リード線、バイアス電圧源に結合されたソースリード線、およびブリーダダイオードの第2の端子に結合された出力リード線を有するワード線ブリーダダイオードコントローラと、を備えるメモリデバイス。請求項21記載のメモリデバイスにおいて、前記ビット線ブリーダダイオードコントローラは第1の導電率タイプとは異なる第2の導電率タイプの第2のトランジスタを含み、前記第2のトランジスタはゲート、ドレイン、およびソースを有し、前記第2のトランジスタのドレインまたはソースのうちの1つは前記ブリーダダイオードの第2の端子に結合されたビット線ブリーダダイオードコントローラ出力リード線であり、前記第2のトランジスタのドレインまたはソースのうちの他方の1つは前記バイアス電圧源に結合されたビット線ブリーダダイオードコントローラソースリード線であり、前記第2のトランジスタのゲートは前記ビット線デコーダ制御リード線に結合されたビット線ブリーダダイオードコントローラ制御入力リード線であるメモリデバイス。請求項21記載のメモリデバイスにおいて、前記ワード線ブリーダダイオードコントローラは第1の導電率タイプとは異なる第2の導電率タイプの第2のトランジスタを含み、前記第2のトランジスタはゲート、ドレイン、およびソースを有し、前記第2のトランジスタのドレインまたはソースのうちの1つは前記ブリーダダイオードの第2の端子に結合されたワード線ブリーダダイオードコントローラ出力リード線であり、前記第2のトランジスタのドレインまたはソースのうちの他方の1つは前記バイアス電圧源に結合されたワード線ブリーダダイオードコントローラソースリード線であり、前記第2のトランジスタのゲートは前記ワード線デコーダ制御リード線に結合されたワード線ブリーダダイオードコントローラ制御入力リード線であるメモリデバイス。請求項21記載のメモリデバイスにおいて、複数のビット線のうちの第1のビット線と前記ビット線ブリーダダイオードコントローラの出力リード線との間に前記ビット線ブリーダダイオードと直列に位置する低抵抗率状態にセットされた抵抗率スイッチング材料をさらに含むメモリデバイス。請求項21記載のメモリデバイスにおいて、複数のワード線のうちの第1のワード線と前記ワード線ブリーダダイオードコントローラの出力リード線との間に前記ワード線ブリーダダイオードと直列に位置する低抵抗率状態にセットされた抵抗率スイッチング材料をさらに含むメモリデバイス。請求項21記載のメモリデバイスにおいて、複数のメモリセルは、メモリセルレベルのモノリシックな3次元アレイを含み、前記ビット線バイアスジェネレータ回路、前記ビット線ブリーダダイオードコントローラ、前記ワード線バイアスジェネレータ604、および前記ワード線ブリーダダイオードコントローラは、メモリセルレベルのモノリシックな3次元アレイより下に位置し、前記ビット線デコーダは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルに位置し、前記ビット線ブリーダダイオードは、メモリセルレベルのモノリシックな3次元アレイの少なくとも1つのレベルにまたはメモリセルレベルのモノリシックな3次元アレイの2つのレベルの間に位置し、前記ビット線ブリーダダイオードコントローラは、第1のziaおよび特別ワード線によって前記ビット線ブリーダダイオードに結合され、前記ワード線ブリーダダイオードコントローラは、第2のziaおよび特別ビット線を介して前記ワード線ブリーダダイオードに結合されるメモリデバイス。メモリデバイスを製造する方法であって、抵抗率スイッチング蓄積素子と直列のダイオードステアリング素子を各々含む複数のメモリセルを形成するステップと、ダイオードステアリング素子を各々含む複数のブリーダダイオードを形成するステップと、を含み、複数のブリーダダイオードは、複数のブリーダダイオードのうちの第1のサブセットが複数のNMOSトランジスタのうちの1つのソースまたはドレインのうちの1つに各々電気的に結合され、複数のNMOSトランジスタの各1つがビット線デコーダに結合されたゲートを有し、前記ソースまたはドレインのうちの他方の1つが第1の電圧源に結合され、複数のブリーダダイオードのうちの第2のサブセットが複数のPMOSトランジスタのソースまたはドレインのうちの1つに各々電気的に結合され、ワード線デコーダに結合されたゲートを各々有し、前記ソースまたはドレインのうちの他方の1つが第2の電圧源に結合されるように形成される方法。請求項27記載の方法において、前記複数のブリーダダイオードを形成するステップは、複数のメモリセルのダイオードステアリング素子を形成するために使用されるのと同じ形成ステップで複数のブリーダダイオードを形成するために複数のダイオードステアリング素子を形成することと、複数のメモリセルの抵抗率スイッチング蓄積素子を形成することと、複数のブリーダダイオードの複数のダイオードステアリング素子上に形成された抵抗率スイッチング素子を選択的に除去するためにカットマスクを適用することと、を含む方法。請求項27記載の方法において、前記複数のブリーダダイオードを形成するステップは、複数のメモリセルのダイオードステアリング素子を形成するために使用されるのと同じ形成ステップで複数のブリーダダイオードを形成するために複数のダイオードステアリング素子を形成することと、リフトオフカットマスクを複数のブリーダダイオードの位置の上に形成するが複数のメモリセルの上には形成しないことと、複数のメモリセルの抵抗率スイッチング蓄積素子を形成することと、前記リフトオフカットマスクを除去することと、を含む方法。請求項27記載の方法において、複数のブリーダダイオードの各々は、前記ダイオードステアリング素子と直列に接続されたダミー蓄積素子を含み、前記方法は、複数のブリーダダイオードのうちの第1のサブセットを予備成形するステップであって、複数のワード線のうちの1つ以上を第1の電圧にプリチャージすることと、複数のビット線のうちの1つ以上を選択することと、前記第1のサブセットのブリーダダイオードの各々と直列のダミー蓄積素子を低抵抗率状態にセットするために複数のビット線のうちの非選択ビット線に第2の電圧のパルスを印加することと、を含む操作を実行することによって、複数のブリーダダイオードのうちの第1のサブセットを予備成形するステップと、複数のブリーダダイオードのうちの第2のサブセットを予備成形するステップであって、複数のビット線のうちの1つ以上を第3の電圧にプリチャージすることと、複数のワード線のうちの1つ以上を選択することと、前記第2のサブセットのブリーダダイオードの各々と直列のダミー蓄積素子を低抵抗率状態にセットするために複数のワード線のうちの非選択ワード線に第4の電圧のパルスを印加することと、を含む操作を実行することによって、複数のブリーダダイオードのうちの第2のサブセットを予備成形するステップと、をさらに含む方法。請求項30記載の方法において、前記メモリセルおよび前記ブリーダダイオードは、同じ堆積ステップおよびパターニングステップの間に形成される方法。メモリデバイスであって、1つ以上のビット線を選択するために使用されるビット線デコーダからの信号によって制御されるビット線をバイアスするための手段と、1つ以上のワード線を選択するために使用されるワード線デコーダからの信号によって制御されるワード線をバイアスするための手段と、を備えるメモリデバイス。種々の実施形態が、添付の図面を参照して詳しく記述される。可能な場合には、同じかまたは似ている部分に言及するために図面全体にわたって同じ参照番号が使用される。特定の例および実施例への言及は、例示を目的としているのであって、本発明または特許請求の範囲を限定するように意図されてはいない。図面は一定縮尺の図ではなく、周知の構造およびデバイスは、種々の実施形態の説明を容易にするために簡易化された形で示されている。代表的なという語は、ここでは例、事例、または例証として役立つことを意味するために使用される。ここで代表的なとして記述される実施例は、必ずしも他の実施例より好ましいあるいは有利であると解されるべきではない。ワード線およびX線、ならびにビット線およびY線という用語は、ここではメモリセルアレイの中での電気的接続に言及するために交換可能に使われる。例えば、平面メモリセルアレイ内でワード線は行またはX線を指すことができ、ビット線は列またはY線を指す。ziaという用語が、3次元メモリデバイスの異なるレベルにある平面アレイ同士の間の、従って3次元メモリアレイデバイス内で平面メモリセルアレイに関してZ方向に延びた、電気的接続を指すために本願明細書では使用される。メモリアレイを組み込んでいる集積回路は、アレイを数個のより小さなアレイに分割することが多く、それらは全て、時としてサブアレイとしても知られている。本願明細書で使われる場合には、アレイは、デコーダ、ドライバ、センスアンプおよび入出力回路によって一般的に途切れさせられることのない連続的なワード線およびビット線を有するメモリセルの連続的なグループを指す。メモリアレイを含む集積回路は、1つのアレイ、2つ以上のアレイ、あるいは多数のアレイをも有することができる。本願明細書で使われる場合には、3次元3D回路メモリアレイは、一緒に例えば、ダイ接着されてまたは接近してパッケージされた2つ以上の集積回路デバイスではなくて、1つのモノリシックな集積回路構造を一般的に指す。種々の実施形態が、PMOSトランジスタおよびNMOSトランジスタのアレイにおいて実装された回路素子を示す図面と関連して記述される。当業者には当然のことであろうが、NMOSトランジスタを実装した回路は、接続、セレクト電圧およびアンセレクト電圧などを逆にするなどにより、PMOSトランジスタを実装した回路に取って代えられることができ、さらにその逆も可能である。種々の実施形態は、ワード線およびビット線を制御するために使用される回路の物理的サイズおよび複雑さを減少させると共にメモリセルの抵抗率スイッチング蓄積素子の不揮発性メモリアレイにおけるリーク電流を減少させるシングルデバイスアレイ線ドライバおよびデコーダ制御ブリーダダイオードアレイを提供する。これは、ビット線またはワード線選択デバイスを制御するために使用されるのと同じ制御信号を用いてブリーダダイオードの接続を制御することにより、メモリ回路を通る非選択バイアス電圧経路および選択バイアス電圧経路に対して同期制御を提供することにより成し遂げられる。ソリッドステートメモリ技術の発達は、メモリセルの密度の著しい改善という結果をもたらした。インターフェイス回路における近年の改良によりアレイ線ドライバの複雑さが減少し、その例が、その全体が本願明細書において参照により援用されている、2009年4月24日に出願されたReducedComplexityArrayLineDriversFor3DMatrixArraysという米国特許出願第12/385,964号特許文献3に記載されている。図1は、デコーダ120により制御されるシングルデバイスビット線ドライバと、種々の実施形態に用いるのに適するビット線、ワード線およびメモリセルのアレイに結合されたデコーダ110により制御されるデュアルデバイスワード線ドライバとを特徴とする特許文献3に記載されている代表的なメモリセルアレイ100の一部分を示す。このような代表的なメモリセルアレイ100は、ワード線すなわち、行デコーダ110と、頂部ビット線すなわち、列デコーダ120と、底部ビット線デコーダ130と、ワード線112、114、116、118と、頂部ビット線すなわち、頂部ビット線デコーダ120に接続されているビット線122、124、126と、底部ビット線すなわち、底部ビット線デコーダ130に接続されているビット線133、135と、ビット線およびワード線の間に結合されているメモリセル140とを含み得る。図1は頂部および底部ビット線デコーダを示しているけれども、メモリアレイを単一の例えば、頂部ビット線デコーダ120で構成することもできる。メモリセル140の各々は、1つのビット線と1つのワード線との間に接続されている。メモリセル140の各々は、抵抗率スイッチング蓄積素子142に直列に結合されている電流ステアリング素子またはダイオード141を含む。ダイオード141は、p-n半導体ダイオード、p-i-n半導体ダイオード、金属絶縁物金属MIMダイオード、または金属絶縁物-絶縁物金属MIIMダイオードなど、幾つかの既知のタイプのダイオードのうちのいずれでもあり得る。抵抗率スイッチング蓄積素子142は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。抵抗率スイッチング蓄積素子142は、2つの端子を特徴とする単一状態または多状態のワンタイムプログラマブルセル、または再書き込み可能セルであり得る。図1に示されているようなメモリセルアレイが動作するとき、ワード線デコーダ110は、ワード線112、114、116、118のうちの1つを各々駆動するデュアルデバイスドライバ113、115、117、119を制御する。デュアルデバイスドライバ113、115、117、119の各々は、ワード線デコーダ110とワード線112、114、116、118のうちの1つとの間に並列に接続されたPMOSトランジスタ162およびNMOSトランジスタ161を含み得る。図に示されている例では、NMOSトランジスタ161はグローバルワード線セレクト電圧源170VWLSELに接続され例えば、NMOSトランジスタのソース領域が接続され、ドレインはワード線112、114、116、118に接続されている。メモリセルアレイ100は主供給電圧VPPを持つことができる。ワード線セレクト電圧源170はおおよそ接地電圧GND、すなわち接地電圧に等しいワード線セレクト電圧を提供するけれども、メモリセルを通るリークの量を制御するために種々の相対的電圧が選択され得る。一般的に、バイアス電圧は、メモリセルのターンオン電圧の原因となるように調整され得る。ワード線アンセレクト電圧源160VWLUSELはおおよそ1V~おおよそVPPである。従って、ワード線デコーダ110がデュアルデバイスドライバ113、115、117、119にセレクト制御電圧を印加すると、各NMOSトランジスタ161は活性化されてワード線セレクト電圧を例えば、NMOSドレインを介してワード線112、114、116、118の各々に印加し、PMOSトランジスタ162は不活性化される。逆に、ワード線デコーダ110がデュアルデバイスドライバ113、115、117、119にアンセレクト制御電圧を印加すると、PMOSトランジスタ162が活性化され例えば、ワード線アンセレクト電圧源160がPMOSソースに印加され、PMOSトランジスタはワード線アンセレクト電圧をワード線112、114、116、118に印加し、NMOSトランジスタ161は不活性化される。頂部ビット線デコーダ120は、頂部シングルデバイスドライバ123、125、127を制御する。頂部シングルデバイスドライバ123、125、127の各々は、ビット線デコーダ120に結合されているゲートと、頂部バイアスジェネレータ回路183またはビット線ドライバに結合されているドレインまたはソースと、ゲートに印加された信号に応答して頂部ビット線122、124、126のうちの1つをそれぞれ駆動するソースまたはドレインとを有するPMOSトランジスタを含む。底部ビット線デコーダ130は同様に底部シングルデバイスドライバ132、134を制御し、これらのシングルデバイスドライバの各々は、底部ビット線133、135のうちの1つをそれぞれ駆動する底部バイアス生成回路への同様の接続を有する単一のPMOSトランジスタである。シングルデバイスドライバ123、125、127、132、134の各々はPMOSトランジスタ163を含む。PMOSトランジスタ163の各々のボディ189はVPPVPMOSBiasに接続され得る。頂部シングルデバイスドライバ123、125、127の各々は、頂部セレクトバス181TOP_SELBによって頂部バイアスジェネレータ回路183に接続され得る。頂部バイアスジェネレータ回路183は、ビット線セレクト電圧源195VBLSELおよびビット線アンセレクト電圧源190VBLUNSELに接続され得る。ビット線セレクト電圧源195はおおよそVPPに等しくあり得る。ビット線セレクト電圧源195は、約1V~約12Vのビット線セレクト電圧を提供する。ビット線アンセレクト電圧源190は、約-1V~約1Vのビット線アンセレクト電圧を提供することができる。ビット線アンセレクト電圧源190の電圧はおおよそワード線セレクト電圧源170の電圧に等しい。従って、頂部バイアスジェネレータ回路183は、ビット線セレクト電圧源195またはビット線アンセレクト電圧源190を頂部セレクトバス181に接続することができる。底部シングルデバイスドライバ132、134の各々は、同様に、ビット線セレクト電圧源195またはビット線アンセレクト電圧源190を底部セレクトバス182に接続することができる。あるいは、頂部および底部のデバイスドライバのためのビット線セレクト電圧源は別々に設けられ得る。一実施形態では、頂部ビット線122、124、126は底部ビット線133、135と交互配置され得る。この配置は、選択されたビット線からの結合キャパシタンスが、メモリセルアレイの反対側から駆動されるビット線と交互配置されることを可能にする。さらなる代案では、メモリセルアレイに1セットのシングルデバイスドライバ例えば、頂部シングルデバイスドライバだけが設けられるようにビット線デコーダ120だけが設けられ得る。種々の実施形態についての説明を簡易化するために、爾後の図は、単一のビット線デコーダだけを含むメモリセルアレイの部分を示す。説明を簡易化するために唯一のワード線デコーダが図1および爾後の図に示されているけれども、他の実施形態は、図に示されているワード線デコーダとは反対のメモリセルアレイの側にある第2のワード線デコーダと、図に示されているワード線ドライバとは反対のメモリセルの側にあるワード線ドライバ回路により駆動されるさらなるワード線とを含み得る。他の配置も使用され得る。さらなる代案では、メモリセル140の方向は、メモリセルのアノードとカソードが入れ代わるように、逆にされ得る。PMOSトランジスタはNMOSトランジスタに替えられ、さらにその逆も可能である。従って、セレクト電圧およびアンセレクト電圧の極性は逆にされ得る。さらなる代案では、頂部および底部のシングルデバイスドライバ、およびデュアルデバイスドライバは、任意選択によりプルアップ抵抗器またはプルダウン抵抗器で構成され得る。図1に示されているダイオード141と抵抗率スイッチング蓄積素子142とを含むメモリセルアレイでは、メモリアレイの効率を改善するためにビット線から電荷を排出する必要があり得る。これを成し遂げるために以前に開発された回路が図2に示され、この図2は、本願明細書において参照により援用されている特許文献3の図14と実質的に同じである。このメモリセルアレイは、ワード線デコーダ110と、頂部ビット線デコーダ120と、底部ビット線デコーダ130と、ワード線112、114、116と、頂部ビット線222a~222fに結合されている頂部シングルデバイスドライバ220a~220f全体として220と、底部ビット線232a~232fに結合されている底部シングルデバイスドライバ231a~231fと、ビット線およびワード線の間に結合されているメモリセル140とを含み、これらの各々は前に図1に関連して記述している。図2に示されている実施形態では、メモリセルアレイは、ビット線から電荷を排出するように構成された排出コントローラ210および排出線205をも含む。図2に示されているメモリセルアレイでは、排出線214、218に結合されている排出コントローラ210は、排出セル250、260、270によってビット線222a~222f、232a~232fに電気的に結合され得る。排出コントローラ210は、排出線211、214、218のうちのどれが何時活性化するかを排出コントローラが決定できるように、ワード線デコーダ110およびビット線デコーダ120、130と通信し得る。排出セルまたはセルのブロック250、260、270は、物理的にメモリセル140と同一であり得る。あるいは、排出セルまたはセルのブロック250、260、270は、ビット線から電圧を持ち出す目的のために特別に構成されて使用され得る。例えば、排出セルは抵抗率蓄積素子を伴わない単なるダイオードであり得る。図2に示されているメモリセルアレイでは、排出線211、214、218の各々は1グループのビット線に結合されている。例えば、グループ中のビット線は複数のメモリレベル上でおよび/または複数のメモリレベルにおいて連続することができる。しかし、グループ中のビット線を展開することもできる。一例では、ビット線は8グループに分けられ得るけれども、任意の数のグループが使用され得る。図2に示されている例では、8メモリセルアレイの3つのグループが示されている。例えば、図2は、排出セルの1つのグループまたはブロック250によって1つの排出線211に電気的に結合された1グループのビット線222a~222dを示す。図2に示されているように、どの排出線も、排出セルを介して全てのビット線にではなくて幾つかのビット線に電気的に結合されている。好ましくは、排出グループは相互に排他的である。しかし、グループはオーバーラップするかあるいは組み合わされることができる。図2に示されているメモリセルアレイでは、排出コントローラは、ワード線アンセレクト電圧などのブロッキング電圧またはビット線アンセレクト電圧を排出線に印加することができる。排出線211、214、218のうちのいずれかがビット線アンセレクトバイアス電圧に保たれていると、ビット線アンセレクトバイアス電圧と、それぞれのビット線上に存在するしきい値電圧より大きい電位とで電荷は排出セルを通って排出線へリークする。図2に示されているメモリセルアレイの設計に含まれる排出コントローラ210は非選択ビット線およびワード線上の適切なバイアス電圧を維持するように機能し得るけれども、排出コントローラ210、排出セル250、および関連する電気的接続と関連する追加の回路200はメモリアレイのサイズを大きくし、望ましくない追加の複雑さを付け加える。さらに、図2に示されているメモリアレイの設計は、複雑さが加わると共に、実装するために追加の面積を必要とする2トランジスタのワード線ドライバを使用する。さらに、リセット操作および読み出し操作の間、順方向バイアスモードで、非選択セルのリークは、グループ中のビット線の半分を、それらが選択されているワード線へリークするように、プルアップし得る。選択されているワード線へ沈むこのようなリーク電流は、電流経路のIRに起因して大きな電圧降下を引き起こし得る。さらに、浮いているビット線を制御すると共に選択されたワード線によるリーク電流を減らすためにブロック単位で使用されるビット線上の排出セル250は複雑さを付け加える。追加の排出柱デバイスは、特別ワード線とブロック内の関連するビット線とがセルを横切る場合にだけ実装される。結果として、8本の特別ワード線があれば、柱デバイスの追加のグループが8個あり、各グループは1本の特別ワード線と関連するだけである。以下に記述する種々の実施形態の回路は、図2に示されているメモリセルアレイの設計の排出コントローラ210に取って代わり、非選択ビット線およびワード線から電圧を排出するためのより簡単で、より実装しやすく、より小さな回路を提供する。以下でさらに詳しく記述するように、ワード線ドライバ中のPMOSデバイス162は削除され、単一のNMOSデバイス161がワード線ドライバ113として使用され得る。爾後の図に示されているように、ビット線ブリーダダイオードコントローラ314例えば、NMOSトランジスタ314が各ビット線デコーダ選択回路に付加されて、ビット線ブリーダダイオードコントローラ314は、ziaによって、特別ワード線セグメントがブリーダダイオード300に結合するワード線レベルに接続する。各ビット線デコーダ出力は、2~64本のビット線など、多数のビット線に結合され得るけれども、単一のビット線デコーダ選択出力と関連する2~64本のビット線の各ブロックのために唯一のビット線側ブリーダダイオードコントローラ314例えば、NMOSトランジスタが必要とされる。同様に、ワード線ブリーダダイオードコントローラ614例えば、PMOSトランジスタ614が各ワード線デコーダ選択回路に付加され、ワード線ブリーダダイオードコントローラ614は、特別ビット線セグメントがブリーダダイオード600に結合するビット線レベルに接続する。例えば、16本のビット線およびビット線シングルデバイスドライバPMOSトランジスタが各シングルビット線デコーダ出力に結合されて以下の図に示されている実施形態において示され、それらの各々は単一のビット線ブリーダダイオードコントローラ例えば、単一のNMOSトランジスタと関連付けられる。ビット線デコーダからの出力と同数のビット線ブリーダダイオードコントローラ例えば、NMOSトランジスタがあり、前述した排出コントローラと比べてNMOSトランジスタの小さなブロックを表す。同様に、ワード線デコーダからの出力と同数のワード線ブリーダダイオードコントローラ例えば、PMOSトランジスタがあり得る。ビット線ブリーダダイオードコントローラ例えば、NMOSトランジスタは、メモリアレイの下の基板の中のビット線コントローラの制御線に沿って互いに接して局所的に配置され得る。ビット線ブリーダダイオードコントローラおよびワード線ブリーダダイオードコントローラは、制御入力リード線、ソースリード線および出力リード線を有し得る。ビット線ブリーダダイオードコントローラがNMOSトランジスタであり、かつ/またはワード線ブリーダダイオードコントローラがPMOSトランジスタである実施形態では、制御入力リード線はトランジスタのゲートへの結線であり、ソースリード線はトランジスタのドレインまたはソースであり、出力リード線はトランジスタのソースまたはドレインのうちの他方であり得る。ビット線ブリーダダイオードコントローラは、各ビット線ブリーダダイオードが特別ワード線およびziaを介してビット線ビット線1BL1などをビット線ブリーダダイオードコントローラの出力リード線例えば、NMOSトランジスタのドレインまたはソースに接続させるようにメモリアレイの中に実装され得る。ビット線ブリーダダイオードコントローラのソースリード線例えば、NMOSトランジスタのソースまたはドレインは低電圧バイアスVubl電圧源に結合され、これによりブリーダダイオードを低バイアス電圧に結合させる。ビット線ブリーダダイオードコントローラ例えば、NMOSトランジスタは、ビット線デコーダ出力リード線によりPMOSトランジスタのゲートに結合されている制御入力リード線例えば、ゲートを有する。PMOSトランジスタは、ビット線ドライバ出力リード線のグループを用いてビット線をビット線バイアスジェネレータ回路に接続させる。ワード線ブリーダダイオードコントローラ例えば、PMOSトランジスタがコントローラ出力リード線に接続されているブリーダダイオードをコントローラのソースリード線に接続されている非選択ワード線バイアス電圧源に結合させ、ワード線ブリーダダイオードコントローラへの制御入力例えば、PMOSトランジスタのゲートがワード線デコーダリード線によりワード線シングルデバイスドライバNMOSトランジスタのゲートに結合されている相補的回路がワード線側で採用され得る。この回路は、図2の排出コントローラおよび排出デバイスより遥かに少ない面積を必要とする。さらに、ブリーダダイオードは、ビット線を選択するビット線デコーダからの同じ出力により制御される。ビット線の特定のグループを選択するために特定のビット線デコーダ選択回路のためにビット線デコーダによってPMOSトランジスタが選択されると、関連するビット線ブリーダダイオードコントローラ例えば、NMOSトランジスタは16個のブリーダダイオードへのメモリアレイ内の接続が浮くことを許すので、ビット線ブリーダダイオードコントローラはバイアス電圧を供給しようと試みない。しかし、非選択ビット線の全てと関連するビット線ブリーダダイオードコントローラ例えば、NMOSトランジスタは、非選択ビット線をアンセレクト電圧バイアスに結合させる。他の特別の非選択バイアスデバイスは不要である。従って、排出コントローラのような、別のコントローラ回路の必要性はメモリアレイの設計から除かれる。ビット線ブリーダダイオードコントローラおよびワード線ブリーダダイオードコントローラは、読み出し/書き込みのために特定のビット線またはワード線を選択するためにビット線デコーダまたはワード線デコーダにより発せられた同じ選択信号に応答してそれぞれのブリーダダイオードを適切なバイアス電圧に接続させることのできる任意の回路であり得る。図および爾後の記述において本発明を具体的に説明するために使用される第1の実施形態では、ビット線ブリーダダイオードコントローラはNMOSトランジスタ図ではトランジスタ314と称されるであり、ワード線ブリーダダイオードコントローラはPMOSトランジスタ図ではトランジスタ614と称されるである。これは好ましい実施形態であるが、それは種々の実施形態で使用され得るコントローラ回路の唯一のタイプではない。開示を簡易化するために、NMOSトランジスタ314およびPMOSトランジスタ614への言及は、それぞれビット線ブリーダダイオードおよびワード線ブリーダダイオードを適切なバイアス電圧源に結合させるための他の全ての適切なタイプのコントローラ回路を含むように意図される。例えば、ビット線ブリーダコントローラおよびワード線ブリーダコントローラのために使用されるトランジスタのタイプは交換され得る。他の1つの例として、他のタイプのトランジスタがコントローラとして使用され得る。さらに、例えばスイッチ、ダイオード、ジョセフソン接合、バイポーラトランジスタなどを含む他のタイプの制御回路がビット線ブリーダコントローラおよびワード線ブリーダコントローラのために使用され得る。従って、図面および以下の記述におけるNMOSトランジスタ314およびPMOSトランジスタ614への言及は、特許請求の範囲において特に述べられている場合を除いて、特許請求の範囲を特定のタイプのビット線またはワード線ブリーダダイオードコントローラ回路に限定するように意図されてはいない。種々の実施形態は、ビット線および/またはワード線のどのセット例えば、16本のセットのうちの1つにもデコーダ制御ブリーダダイオードを設けることによって、浮いている列を残さない。さらに、列デコーダはビット線上のブリーダダイオードを制御し、別の排出コントローラ回路の必要性をなくす。その結果として、ブリーダ回路は、排出制御のための複数のワード線より少ない面積を必要とする。さらに、実施形態は、ワード線デコーダがブリーダダイオードを制御するすなわち、行デコーダがワード線上のブリーダダイオードを制御するシングルデバイスワード線ドライバを可能にする。従って、アレイおよびドライバzia領域に近い1セットのブリーダダイオードが、列または行デコーダにより制御される共有されるデバイスによりバイアス線に接続される。ブリーダダイオードは、デコーダ出力が非選択状態にあるとき、すなわちシングルデバイスドライバデバイスがオフであるとき、アレイ内の非選択線上のバイアスを決定する。ビット線およびワード線非選択バイアスの一方または両方が、そのようなダイオード構成により決定される。バイアスは、図10および11に関して後述するメモリセルの読み出し、リセットおよびセットの動作モードで使用される。図1および2に示されている実施形態では、セット中の各シングルデバイストランジスタ163のゲートは異なるビット線デコーダ120の出力に接続され、各トランジスタ163のソースはバイアスジェネレータ回路183の同じ出力181に接続されている。多くの実施形態では、各々異なるビット線に接続されたシングルデバイスドライバの複数のセットがあり、シングルデバイスのセットに属する各々のソースは頂部バイアスジェネレータ回路183からの別の出力に接続される。密なピッチのアレイ、特に密なピッチの多層アレイでは、しばしば事実はこのとおりである。従って、図1および2では、各デバイス163は1セットのシングルデバイスを代表し得る。図3A~9Cに示されている実施形態では、シングルデバイスドライバ163は、デバイス163a、163bなどのそのようなセットとして具体化される。これらの実施形態では、16個のトランジスタのセットの中の各シングルデバイストランジスタ163、663のゲートは同じビット線またはワード線デコーダ120、110出力例えば、リード線322、622に接続されている。しかし、全てのシングルデバイストランジスタ163、663のソースは、ビット線またはワード線バイアスジェネレータ回路304、604の異なる出力804、selb1~16、selx1~2に接続されている。図3Aは、ビット線側ブリーダダイオード接続回路の詳細を示す実施形態を示している。各ビット線側ブリーダダイオード300は、1つのビット線122、124に接続されている第1の端子を有し、レベルX3の1つの特別ワード線360、およびレベルX7の1つの特別ワード線362に接続されている第2の端子を有する。特別ワード線360、362は、どのワード線ドライバにも接続されていないので実際のメモリワード線ではなくて、代わりにビット線ブリーダダイオード300に接続するようにメモリセルワード線に平行にワード線レベルに設けられた線である。特別ワード線360、362は、同じワード線レベルX3、X7にある通常のワード線366より短くあり得る。ビット線側ブリーダダイオード300を特別ワード線360、362および線312を通して低バイアス電圧Vubl源305に結合させるためにNMOSトランジスタ314が使用される。NMOSトランジスタ314のゲートは、ビット線デコーダ120出力リード線322に結合されている。ダイオードを通るバイアス電流は温度依存であるので、Vublは温度補償され得る。特別ワード線360、362およびビット線側ブリーダダイオード300は、メモリセルアレイのエッジに沿って配置され得る。しかし、特別ワード線およびビット線側ブリーダダイオードの構造およびメモリデバイスを通る経路はワード線の構造および経路と同じである。図3Aに示されている好ましい実施形態では、ブリーダダイオード300はメモリセル140と同じ構造、すなわちダミー蓄積素子302に結合されたダイオードなどの電流ステアリング素子301を含む。任意の適切な2端子受動素子がステアリング素子301として使用され得る。電流ステアリング素子301は、p-n半導体ダイオード、p-i-n半導体ダイオード、パンチスルーダイオード、金属絶縁物金属MIMダイオードもしくは金属絶縁物-絶縁物金属MIIMダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。ダミー蓄積素子302は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む、自分の低抵抗状態に永久的にスイッチングされている幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。ビット線ブリーダダイオード300のためにメモリセル140と同じ構造材料を用いれば、ブリーダダイオードをメモリセルアレイの残りの部分と同じ製造ステップで製造することができる。図12~14に関連して以下に記述するように、ビット線ブリーダダイオード300は、製造ステップ後に、ダミー蓄積素子302の抵抗率スイッチング材料を不可逆低抵抗状態へ変換する予備成形ステップで予備成形され得る。前述したように、特別ワード線360、362の各々はzia318、320を通して低電圧源305に結合され、低電圧源はNMOSトランジスタ314により制御される。低電圧源305例えば、接地により提供される低バイアス電圧Vbulは、線312を介してNMOSトランジスタ314のドレインに結合される。NMOSトランジスタ314のゲートは、1グループ例えば、16本のグループのビット線シングルデバイスドライバPMOSトランジスタ163a、163bのゲートを制御するビット線デコーダ120からの同じ出力線またはリード線322を介してビット線デコーダ120に結合される。ビット線デコーダ120が1グループのビット線を選択していないとき、消勢されたすなわち、オフにされたシングルデバイスドライバPMOSトランジスタ163a、163bの各々は、それぞれ自分に関連するビット線をビット線バイアスジェネレータ304からの選択電圧SELB1、SELB2から絶縁させ、同時に、NMOSトランジスタ314を付勢するすなわち、オンにすることによって特別ワード線360、362を低バイアス電圧305に結合させる。従って、非選択ビット線は、特別ワード線360、362に結合されているブリーダダイオード300を通して低バイアス電圧を受ける。ビット線デコーダ120が1グループのビット線を選択すると、付勢されたすなわち、オンにされたシングルデバイスドライバPMOSトランジスタ163a、163bは自分に関連するビット線をビット線バイアスジェネレータ304により提供されるビット線選択電圧SELB1、SELB2に結合させ、デコーダ120は同時にNMOSトランジスタ314をオフにすることによって特別ワード線360、362を低バイアス電圧305から切り離す。従って、選択されたビット線はバイアス電圧Vublを受けない。図3Bに示されている代替の実施形態では、抵抗率スイッチング材料/ダミー蓄積素子302を省略することができ、その場合にはブリーダダイオードは単にダイオードまたは類似の電流ステアリング素子301である。図3Aに示されている実施形態と同じく、図3Bに示されている実施形態の中の電流ステアリング素子301は、任意の適切な2端子受動素子であり得て、ステアリング素子301として使用され得る。素子301は、p-n半導体ダイオード、p-i-n半導体ダイオード、パンチスルーダイオード、金属絶縁物金属MIMダイオードもしくは金属絶縁物-絶縁物金属MIIMダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。図3Bに示されている他の回路素子は、図3Aに関連して前に記述したものと同じであるかあるいは類似し得る。図3Cに示されているさらなる実施形態では、複数のNMOSトランジスタ314a、314b、314cは、それぞれの特別ワード線360、362を介してビット線側ブリーダダイオード300を低バイアス電圧Vubl源305に結合させることができる。この実施形態において、複数のNMOSトランジスタ314a、314b、314cは、図3Aに示されている単一のNMOSトランジスタ314に取って代わる。この実施形態では、複数のNMOSトランジスタ314a、314b、314cの各々のゲートは、ビット線デコーダ120出力リード線322に結合され得る。図3Cに示されているさらなる実施形態においても、特別ワード線360a、360bが複数のNMOSトランジスタ314b、314cの各々に結合され得る。例えば、1つのNMOSトランジスタ314bは特別ワード線360bの第1の部分に沿う4つのブリーダダイオード300に低バイアス電圧Vublを提供するように構成され、第2のNMOSトランジスタ314cは特別ワード線360aの第2の部分に沿う他の4つのブリーダダイオード300に低バイアス電圧Vublを提供するように構成され得る。数個のNMOSトランジスタ314を通して特別ワード線およびブリーダダイオード300に低バイアス電圧Vublを接続するために様々な構成が使用され得る。3次元メモリアレイデバイスでは、ブリーダダイオード300、特別ワード線360、362、ビット線、およびNMOSトランジスタ314は、図4Aおよび4Bに示されているような配置で構成され得る。図4Aおよび4Bは、2つの実施形態に従う3次元メモリアレイデバイスの一部分の概念的断面態様図である。図4Aに示されている実施形態では、図3Aに関連して前に記述したように、ブリーダダイオード300はダミー蓄積素子302に結合されている電流ステアリング素子301として構成され、図4Bに示されている実施形態では、図3Bに関連して前に記述したように、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子301の形を取っている。このような3次元の設計では、メモリセルの平面アレイまたはレベルは、ワード線レベルX1、X3、X5、X7、X9にある数本のワード線366のうちの1つと、数本のビット線122~128のうちの1つとの間に結合され得る。アレイのエッジおよびビット線ドライバの近くで、同様の構造の特別のセルが、ビット線レベルY2~Y8にあるビット線の各々と、ワード線レベルX3、X7に位置する特別ワード線360、362との間に結合されたブリーダダイオード300として使用され得る。図4Aおよび4Bが示すように、ブリーダダイオードを制御するNMOSトランジスタ314は、メモリセルの下の基板の中などの、3次元メモリアレイの中または下の低レベルでビット線デコーダ120およびVubl源305に結合され、特別ワード線およびブリーダダイオード300への接続はzia318、320により提供される。図4Aに示されている任意的な実施形態では、ブリーダダイオードの数を倍にするためにレベルX1、X5および/またはX9に特別ワード線が付け加えられ得る。任意的なブリーダダイオードは図4Aに三角形300aにより示されている。この場合も、特別ワード線X1、X5、X9はNMOSトランジスタ314別に示されていないに接続され得る。3次元メモリアレイの中のインターコネクティビティをより良く示すために、図4Aの囲まれている部分の上透視図が図5Aに示され、図4Bの囲まれている部分の上透視図が図5Bに示されている。図5Aを参照すると、メモリセルアレイデバイスレベル940は、上から見られると平面アレイに見える。ビット線レベルY6にあるアレイに広がるビット線126とビット線レベルY8にあるアレイに広がるビット線128とは、図9Aに示されているziaを通してビット線バイアスジェネレータ304に結合され得る。前に言及したように、ビット線バイアスジェネレータ304は底部レベル例えば、シリコン基板内に存在し、メモリアレイ層935図9Aおよび9Bに示されているワード線レベル980とビット線レベル940との間に位置するおよび945図9Aおよび9Bに示されているビット線レベル940とワード線レベル990との間に位置するはメモリデバイスの頂部層に存在し得る。さらに、図5Aおよび5Bに示されているように、ブリーダダイオード300は、ビット線126、128が特別ワード線360、362を横切るメモリセル935、945のレベルのエッジの近くに対を成して形成され得る。この構成は、特別ワード線360、362を図5Aおよび5Bに示されているようにループの形状に形成する側壁ピッチ倍加プロセスによってアレイ線が形成される場合に有利である。特別ワード線ループは、特別ワード線360、362を低バイアス電圧源305に結合させるためのzia318、320を横切るけれどもziaを完全にはカバーしない。より低いダイオード電圧降下でより多くの電流を供給するために希望される場合には、ビット線に沿ってもっと多くのダイオードが形成され得る。ビット線レベル930、940Y8およびY6とも称されるは図5Aおよび5Bの平面図では一致し、複数のビット線層910、920、930、940Y8、Y6、Y4、Y2とも称されるのためのブリーダダイオード300の複数の層のための追加の領域は必要とされない。3次元メモリアレイにおける回路素子のインターコネクティビティについてのさらなる解説を、図9A~9Cと関連して以下にさらに詳しく記述し、具体的に説明する。図3Bと関連して前に論じたように、抵抗率スイッチング材料/ダミー蓄積素子302は省略されてもよく、その場合にはブリーダダイオードは図4Bに示されているように単なるダイオードまたは同様の電流ステアリング素子301である。図4Bは、ブリーダダイオード301がワード線360、362の1つのワード線レベルと、そのワード線レベルの下のビット線レベルビット線レベル126および上のビット線レベルビット線レベル128との間に位置するだけの実施形態をも示す。図6Aおよび6Bに示されているように、類似しているが逆極性の回路がワード線側に設けられ得る。図6Aに示されている第1の実施形態では、ブリーダダイオード600はダミー蓄積素子602に結合された電流ステアリング素子601として構成され、図6Bに示されている実施形態では、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子601の形を取っている。1つのワード線ブリーダダイオード600は、ワード線112に接続された第1の端子と、Y2ビット線レベルの特別ビット線632に接続された第2の端子とを有する。ビット線側について前に記述したようにブリーダダイオード300を低バイアス電圧305に結合させるNMOSトランジスタ314の代わりに、特別ビット線632および線612を通してワード線ブリーダダイオード600を高バイアス電圧Vux源605に結合させるためにPMOSトランジスタ614が使用される。高バイアス電圧Vuxは、ダイオード電圧降下が、予想される非選択セルのリークのために調整されるように、温度補償され得る。特別ビット線632は、どのメモリセルにも接続しないので実際のメモリビット線ではなく、代わりにワード線側ブリーダダイオード600を高バイアス電圧源605に接続するために設けられている。ビット線側ブリーダダイオード300と同じく、図6Aに示されている実施形態では、ワード線側ダイオード600はメモリセル140と同じ構造、すなわちダミー蓄積素子602に直列に結合された電流ステアリング素子601を含み得る。任意の適切な2端子受動素子がステアリング素子601として使用され得る。素子601は、p-n半導体ダイオード、p-i-n半導体ダイオード、パンチスルーダイオード、金属絶縁物金属MIMダイオードもしくは金属絶縁物-絶縁物金属MIIMダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器などであり得る。ダミー蓄積素子602は、アンチヒューズ誘電体、ヒューズ、直列に配置されたダイオードおよびアンチヒューズ誘電体、ポリシリコンメモリ効果材料、金属酸化物またはスイッチング可能複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチング可能抵抗材料、相変化材料、導電性ブリッジ素子、電解質スイッチング材料、スイッチング可能ポリマー材料、およびカーボン抵抗率スイッチング材料を含む、自身の低抵抗状態に不可逆的にスイッチングされている幾つかの既知の抵抗率スイッチング材料のうちのいずれでもあり得る。ワード線ブリーダダイオード600のためにメモリセル140と同じ構造材料を用いれば、ワード線ブリーダダイオードをメモリセルアレイの残りの部分と同じ製造ステップで製造することができる。図12~14に関連して以下に記述するように、ワード線ブリーダダイオード600は、製造ステップ後に、ダミー蓄積材料602を不可逆低抵抗状態へ変換する予備成形ステップで予備成形され得る。図6Aを参照すると、Y2ビット線レベルの特別ビット線632およびY4、Y6、Y8ビット線レベルの任意的な特別ビット線633、634、636の各々は、zia618、620を通して高電圧源605に結合され、高電圧源は少なくとも1つのPMOSトランジスタ614により制御される。高電圧源605により提供される高バイアス電圧Vux例えば、約2~7Vは、線612によってPMOSトランジスタ614のドレインに結合される。PMOSトランジスタ614のゲートは、1グループ例えば、16のグループのワード線シングルデバイスドライバNMOSトランジスタ663a、663bのゲートを制御するワード線デコーダ110からの同じ出力制御線またはリード線622を介してワード線デコーダ110に結合される。従って、同じデコーダ出力が、選択された線およびブリーダダイオードを制御する。ワード線デコーダ110が1グループのワード線を選択していないとき、それぞれ自分に関連するワード線をワード線バイアスジェネレータ回路604からのワード選択電圧SELX1から切り離す消勢されたすなわち、オフにされたシングルデバイスドライバNMOSトランジスタ663a、663b、およびデコーダの各々は、同時に、PMOSトランジスタ614を付勢するすなわち、オンにすることによって特別線Y2を高バイアス電圧605に結合させる。従って、非選択ワード線は、特別ビット線632に結合されているブリーダダイオード600を通して高バイアス電圧Vuxを受ける。ワード線デコーダ110が1グループのワード線を選択すると、付勢されたすなわち、オンにされたシングルデバイスドライバNMOSトランジスタ663a、663bは、自分に関連するワード線を、ワード線バイアスジェネレータ回路604により提供されるワード選択電圧SELB1に結合させ、デコーダ110は、同時に、PMOSトランジスタ614を消勢するすなわち、オフにすることによって特別ビット線を高バイアス電圧605から切り離す。従って、選択されたワード線は、源605からのバイアス電圧Vuxを受けない。好ましい実施形態はY2ビット線レベルの単一の特別ビット線632およびグローバルワード線デコーダ110を含むだけであるけれども、任意選択により追加の特別ビット線633、634、636がY4、Y6、Y8ビット線レベルに設けられて、より多くのワード線ブリーダダイオード600に接続するように使用され、これにより、希望するならば、メモリアレイデバイスに実装されるブリーダダイオードの数を4倍にすることができる。図6Bに示されている代替の実施形態では、抵抗率スイッチング材料/ダミー蓄積素子602は省略され、その場合にはブリーダダイオードは単にダイオードまたは類似の電流ステアリング素子601である。図6Aに示されている実施形態と同じく、図6Bに示されている実施形態の電流ステアリング素子601は、任意の適切な2端子受動素子であり得て、ステアリング素子601として使用され得る。素子601は、p-n半導体ダイオード、p-i-n半導体ダイオード、パンチスルーダイオード、金属絶縁物金属MIMダイオードもしくは金属絶縁物-絶縁物金属MIIMダイオードなどのトンネル障壁ダイオードなどの幾つかの既知のタイプのダイオードのいずれか、抵抗器、非線形抵抗器など、および将来開発されるかもしれない任意の電流ステアリング素子であり得る。図6Bに示されている他の回路素子は、図6Aに関連して前に記述したものと同じであるかあるいは類似し得る。図6Cに示されているさらなる実施形態では、複数のPMOSトランジスタ614a、614b、614cがワード線側ブリーダダイオード600をそれぞれの特別ビット線632を介して低高バイアス電圧Vux源605に結合させ得る。この実施形態の複数のPMOSトランジスタ614a、614b、614cは、図6Aに示されている単一のPMOSトランジスタ614に取って代わる。この実施形態では、複数のPMOSトランジスタ614a、614b、614cの各々のゲートは、ワード線デコーダ110の出力リード線622に結合され得る。同じく図6Cに示されているさらなる実施形態では、特別ビット線632a、632bは2つ以上のPMOSトランジスタ614b、614cに結合され得る。例えば、1つのPMOSトランジスタ614bは高バイアス電圧Vuxを特別ワード線632aの第1の部分に沿う4つのブリーダダイオード600に提供するように構成され、第2のPMOSトランジスタ614aは高バイアス電圧Vuxを特別ビット線632aの第2の部分に沿う他の4つのブリーダダイオード600に提供するように構成され得る。多様な構成が、幾つかのPMOSトランジスタ614を通して低バイアス電圧Vublを特別ワード線およびブリーダダイオード600に接続するために使用される。3次元メモリセルアレイデバイスでは、ワード線シングルデバイスドライバ663a、663bを、図7に示されているようにメモリセルアレイのレベルの下例えば、基板内に位置することができ、図7はワード線zia領域608内に構成されたメモリアレイの一部分およびワード線zia606の平面図を示す。この図に示されているように、3次元メモリセルアレイの下に位置するワード線シングルデバイスドライバは、メモリセルの複数のレベルから各々成るアレイ940、960を形成するメモリセルの2つのブロックの間に位置するzia606を通して平面メモリアレイ740、760内のワード線に結合され得る。図7は、ワード線ブリーダダイオード600図7ではドットとして示されているの対がどのようにワード線および特別ビット線630図7では太線として示されているに結合され得るか、さらにzia618を通してワード線バイアスジェネレータ図7には示されていないに結合され得るかも示している。図3A~5Bに関して前に言及したように、そのドレインまたはソースがビット線側ブリーダダイオード300に結合されているNMOSトランジスタ314NMOSトランジスタ314は、ここではビット線ブリーダダイオード制御NMOSトランジスタ314と称され得るは、ビット線デコーダ120からのビット線グループ選択出力線またはリード線322に結合されたゲートを有し得る。これは図8Aおよび8Bに示されている。同じ線またはリード線322が1グループのビット線シングルデバイスドライバPMOSトランジスタ163図8Aおよび8BではトランジスタP1、P2、P3P16と称されているのゲートにも結合されている。グループは2~32個またはそれ以上のPMOSトランジスタ、例えば16個のトランジスタなどを含み得る。PMOSトランジスタ163は、PMOSトランジスタのうちの1つに各々接続されている複数の線から成るバス幾つかの図ではSELBと称されているの形の線804を通してビット線バイアスジェネレータ304に接続され得る。図8Aおよび8Bは、ブリーダダイオード300がNMOSトランジスタ314のソースまたはドレインと、単一のビット線デコーダ出力322に接続されているシングルデバイスドライバ163に結合されているビット線122、124、126、128の各々との間にどのように結合され得るかも示している。前に論じられかつ図8Aおよび8Bに示されているように、ビット線ブリーダダイオード300へのNMOSトランジスタ314のこの接続は、zia318、320を通して行われ得る。従って、図に示されている実施例では、16個のブリーダダイオード300が、単一のNMOSトランジスタ314と、単一のビット線デコーダ出力322により制御される16本のビット線のセットとに結合されている。図8Aおよび8Bは、シングルデバイスコントローラPMOSトランジスタ163トランジスタP1、P2、P3P16の各々のドレインが16線または他の数のワイヤバス804を介してビット線バイアスジェネレータ304にどのように結合され得るかをも示している。従って、各PMOSトランジスタ163は、別々のドライバ出力によって制御される。同じデコーダ120の出力322に結合されているゲートを有する図8Aおよび8BのPMOSトランジスタの構成は、マルチヘッドドライバデバイスと称され得る。トランジスタの総数は従来技術における2Nから図8Aおよび8BにおけるN1まで減らされ、ここでNはデコーダのヘッド数すなわち、図8Aおよび8BにおけるPMOSトランジスタ163の数である。デバイスドライバにおけるトランジスタの数のこの減少は、特にブロックサイズが4,000セル掛ける500セルより小さいとき、3次元アレイのチップ面積の25以上を省くことができる。ドライバデバイスに接続される線のオーバーヘッドも減らされる。図8Aに示されている実施形態では、図3Aに関連して前に記述したように、ブリーダダイオード300はダミー蓄積素子302に結合された電流ステアリング素子301として構成され、図8Bに示されている実施形態では、図3Bに関連して前に記述したように、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子301の形を取っている。メモリデバイス900の中の回路素子の3次元配置の実施例が図9Aに示されている。この実施例は、メモリセルアレイにおいてビット線レベル910、920、930、940の間でワード線レベルX3およびX7に位置するビット線ブリーダダイオード300を特徴とする。メモリセル140におけるワード線側についての詳細例えば、ワード線ブリーダダイオード、ワード線デコーダ、ワード線ドライバ、およびワード線は、図を簡易化するために図9Aには含まれていないけれども、ビット線レベル、zia、およびビット線ドライバ回路に関連する詳細を強調しない図9Bに示されている。他の図と関連して記述すると共に図9Bに示されているように、ワード線側に類似の回路素子が存在し、ワード線は、ブリーダダイオードがメモリセルにより取って代わられている図4に示されている断面に類似するメモリセルの8つの層を形成するためにビット線レベル940より上およびビット線レベル910より下でビット線レベル910、920、930、940の各々の間にビット線に垂直に通っている。2つのワード線レベルおよび介在するビット線レベルの詳細が図9Cに示されている。図9A~9Cは、解説を目的として回路素子の唯一の可能性のある配置を示し、特許請求の範囲を回路素子の特定の構成あるいは方向に限定するようには意図されていない。図9Aに示されているように、ビット線バイアスジェネレータ304および低バイアス電圧源Vubl305は3次元メモリデバイス900の底部レベル例えば、シリコン基板内に位置し、それぞれのリード線は、ziaを通してビット線BL1~BL16、BL1’~BL16’へ垂直に通り、zia318、320、318’を通してビット線ブリーダダイオード300へ垂直に通っている。この図には示されていないけれども、ワード線バイアスジェネレータ604およびワード線ドライバ663は同様にデバイスの底部レベルに配置され得て、図7に示されているようにzia606を通してリード線をワード線へ垂直に通し、zia618、620を通してブリーダダイオードバイアス電圧を特別ビット線630へ通す。ビット線ブリーダダイオード制御NMOSトランジスタ314a、314’は同様にメモリデバイス900の下側の層に配置され、その場所でトランジスタはソースまたはドレインでリード線312を通して低電圧バイアス源305に結合され、そのゲートで制御リード線322を通してビット線デコーダ120に結合され得る。ビット線ブリーダダイオード制御NMOSトランジスタ314a、314’のドレインまたはソースは、zia318、320、318’を通して特別ワード線X3、X7の各々に接続する。ビット線デコーダ120は、シリコン基板内などの低レベルあるいはメモリアレイの側に製造され得る。図9Aに示されているように、各NMOSトランジスタ314a、314’は16個のブリーダダイオード300のセットなどのブリーダダイオード300のセットを制御する。もちろん、各NMOSトランジスタ314は16個より多いかあるいは少ないブリーダダイオードを制御することができる。例えば、NMOSトランジスタ314aは、特別ワード線X7を介して8個のブリーダダイオード300を制御し、特別ワード線X3を介して8個のブリーダダイオード300を制御する。特別ワード線X3およびX7は、zia318を通して互いに接続されると共にNMOSトランジスタ314のソースまたはドレインに接続される。線X7に接続されている8個のブリーダダイオードのうち、4個は線X7の上に位置し、4個は線X7の下に位置する。線X7の上に位置する4個のダイオード300は図4Aおよび4BのレベルY8に対応するビット線レベル940のビット線bl1~bl4に結合される。線X7の下に位置する4個のダイオード300は図4のレベルY6に対応するビット線レベル930のビット線bl5~bl8に結合される。線X3の上に位置する4個のダイオード300は図4Aおよび4BのレベルY4に対応するビット線レベル920のビット線bl9~bl12に結合される。線X3の下に位置する4個のダイオード300は図4Aおよび4BのレベルY2に対応するビット線レベル910に結合される。特別ワード線X3、X7は、隣接するビット線レベルの間でビット線bl1~bl16に対して垂直に延びる。NMOSトランジスタ314bは、特別ワード線X7’を介してビット線bl1’~bl8’と関連する他の8個の同様のブリーダダイオード300を制御すると共に、特別ワード線X3’を介してビット線bl9’~bl16’と関連する他の8個のブリーダダイオード300を制御する。図9Aは、底部レベルあるいは基板内に位置するビット線シングルデバイスドライバPMOSトランジスタ163を通してビット線バイアスジェネレータ304が種々のビット線BL1~BL16、BL1’~BL16’の各々にどのように結合し得るかも示している。詳しく示され、さらに前に記述したように、ビット線シングルデバイスドライバPMOSトランジスタ163の各々は、トランジスタのソースまたはドレインでビット線122、BL1~BL16、BL1’~BL16’に結合され、制御リード線322を通してビット線デコーダ120に結合され、バス804例えば、図に示されているように16路バスを通してビット線バイアスジェネレータ304に結合され得る。図9Bに示されているように、ブリーダダイオード300に結合されている特別ワード線360、362は、中間のワード線レベル950X1、970X5、および990X9を跳び越して交互の例えば、1つ置きのワード線レベル960、980図示されている実施形態ではレベルX3およびX7の中に位置し得る。この実施形態は、単一の垂直スタック内の8層のメモリセルをサポートする。ワード線レベルおよびビット線レベルの間のメモリセルの構成に関するさらなる詳細が図9Cに示され、この図は2つのワード線レベル950、960の間に挟まれた単一のビット線レベル910を示す。各ワード線レベル950、960は、図7に関連して前に記述したようにワード線zia領域608内のzia606を介してアセンブリ内の最低レベルより下すなわち、ワード線レベル950の下に位置するワード線ドライバ回路に結合された複数のワード線112、114、116図5Aおよび5Bでは符号366が付されているを含む。同様に、各ビット線レベル910は、ビット線デコーダ120およびシングルエレメントドライバ回路163に結合された複数のビット線122~128を含む。メモリセル140は、ワード線レベルおよびビット線レベルの間のボリューム内で各ワード線およびビット線の交差箇所に形成されている。或る実施形態では、ワード線ドライバおよびビット線ドライバの一方または両方が、破線のワード線ドライバ回路モジュール120、163および破線のビット線ドライバ回路モジュール604により示されているように、対応するワード線レベルおよびビット線レベルと同じ面内に製造され得る。図9Cは分解図でワード線レベルとビット線レベルとを分離して示しているけれども、メモリデバイスの種々の層は既知のメモリデバイス製造技術を用いて互いの上に製造され得る。従って、複数のワード線112、114、116がレールの形で敷設された後、既知のシリコン処理方法を用いて記憶素子140が上に形成され、その後にビット線122~128の垂直または他の角度のアレイが、下にある記憶素子140に電気的に接続するレールとして形成される。この構成はメモリセル140の濃密な3次元アレイをもたらし、図面の明瞭性を高めるためにそのうちの幾つかが図に示されている。前述したように、ブリーダダイオード600a、600bに結合されているワード線レベル960内の特別ワード線360a、360bは、メモリアセンブリ内の低いレベルに位置してzia320を通して接続されたNMOSトランジスタ314に結合され得る。同様に、ブリーダダイオード300a、300bに結合されている特別ビット線630は、zia618を通してワード線ブリーダダイオード制御PMOSトランジスタ614に結合され得る図7も参照。レベルY2およびX3の構成はレベルX3およびY4の構成の鏡像であるという点において、図9A~9Cに示されている実施形態は完全に鏡映的である。従って、メモリセル140は、ワード線レベルX3から下方にビット線レベルY2へ、および上方に鏡方向にビット線Y4へ延びる。この構成は垂直メモリセル密度を高め得るけれども、メモリ回路は非鏡映構成に構成され得る。この代替の実施形態では、ワード線レベルおよびビット線レベルの各対の間に絶縁層を置くことができ、その場合には、ブリーダダイオードは絶縁層間に挟まれているワード線層およびビット線層の間にだけ延びる。従って、この実施形態では、ブリーダダイオードが1つ置きのワード線レベルから上および下へ延びる代わりにブリーダダイオードは各ワード線レベルからそれに対応するビット線レベルへ延びる。前に言及したように、ブリーダダイオード300、600およびそれらのそれぞれの制御トランジスタすなわち、ビット線ブリーダダイオード制御NMOSトランジスタ314、およびワード線ブリーダダイオード制御PMOSトランジスタ614は、適切なバイアス電圧が非選択ビット線およびワード線上に存在するけれども選択ビット線およびワード線上には存在しないことを保証する。図10Aおよび10Bは、選択されたメモリセルSに0を書き込むすなわち、セルSの蓄積素子142を高抵抗状態にするリセット操作の間のブリーダダイオード300b、600bを通る電圧経路および印加された電圧を示す。図10Aおよび10Bに示されているように、ワード線をリセット操作のために選択するために、対応するワード線シングルデバイスドライバNMOSトランジスタ663aのドレインまたはソースはワード線バイアスジェネレータ604aからのパルス信号例えば、4Vから接地へ遷移して50ナノ秒以内に4Vに戻る電圧遷移で低電圧SELX例えば、接地にセットされ、同時にゲートはグローバルワード線デコーダ110からの信号により高電圧GWL例えば、約5Vにセットされる。NMOSトランジスタ663aのゲートに印加される電圧は、ワード線ブリーダダイオード制御PMOSトランジスタ614aのゲートにも印加される。その結果として、対応するワード線ブリーダダイオード600aは、高バイアスサプライ605により生成される非選択ワード線バイアスVux例えば、約5Vから絶縁される。同様に、ビット線をリセット操作のために選択するために、高電圧例えば、約5Vがビット線バイアスジェネレータ304により、対応する選択ビット線シングルデバイスドライバPMOSトランジスタ163aのドレインまたはソースに印加され、同時に低電圧例えば、接地がビット線デコーダ120により、選択ビット線シングルデバイスドライバPMOSトランジスタ163aのゲートに印加されると共にビット線ブリーダダイオード制御NMOSトランジスタ314aのゲートにも印加される。その結果として、対応するビット線ブリーダダイオード300aは、選択されたビット線から絶縁され、シングルデバイスドライバPMOSトランジスタ163aが選択ビット線122を高電圧例えば、約5Vへ駆ることを可能にする。その他の場所では、ビット線デコーダ120は高電圧例えば、約5Vを非選択ビット線シングルデバイスドライバPMOSトランジスタ163’のゲートおよびビット線ブリーダダイオード制御NMOSトランジスタ314’に供給する。非選択バイアスジェネレータ305は、ビット線ブリーダダイオード制御NMOSトランジスタ314’のソースに低電圧例えば、接地を供給する。その結果として、対応するビット線ブリーダダイオード300bは、非選択ビット線124から電流を吸い込み破線矢印により示されている、そのビット線の電圧を接地より1ダイオード電圧降下高く例えば、約0.8Vに保つ。非選択ワード線では、グローバルワード線デコーダ110は、低電圧例えば、接地を非選択ワード線シングルデバイスドライバNMOSトランジスタ663bのゲートに印加し、グローバルワード線デコーダ110は同じ電圧を対応するワード線ブリーダダイオード制御PMOSトランジスタ614bのゲートに印加する。同時に、高電圧Vuxが非選択ワード線ブリーダダイオード制御PMOSトランジスタ614bのソースまたはドレインに印加される。非選択ワード線ブリーダダイオード600bは、電流破線矢印により示されているをワード線ブリーダダイオード制御PMOSトランジスタ614bのドレインから非選択ワード線へ供給する。これは、非選択ワード線を代表的な5Vより約1ダイオード電圧降下低く例えば、約4.2Vに保ち、同時にリーク電流が非選択セルUを通って流れる破線矢印により示されている。一例として、図10Aおよび10Bは、ブリーダダイオードが約0.8Vの電圧降下を生じさせる抵抗を有し、高電圧源605がワード線ブリーダダイオード制御PMOSトランジスタ614bのドレインまたはソースに5Vを提供し、結果として非選択ワード線に掛かるバイアス電圧が約4.2Vとなる実施形態を示す。同様に、低電圧バイアス源305が接地に結合されるならば、非選択ビット線は約0.8Vの低電圧バイアスを有し得る。その結果として、リセット電圧例えば、約5Vが選択されたSメモリセル140に印加され、同時に、半選択されたメモリセルH、Fは約0.8Vの差動電圧を受け取り、非選択セルUはブリーダダイオード300b、600bのダイオード電圧降下に起因する非選択ワード線から非選択ビット線への差動電圧例えば、約3.4Vを受け取る。図10Aに示されている実施形態では、図3Aおよび6Aに関連して前に記述しれたように、ブリーダダイオード300、600はダミー蓄積素子に結合された電流ステアリング素子として構成され、図10Bに示されている実施形態では、図3Bおよび6Bに関連して前に記述したように、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子301の形を取っている。図11Aおよび11Bは、抵抗率スイッチング蓄積素子142を低抵抗状態に置くことによって1つのメモリセルに1を蓄積するためのセット操作のための電圧設定とブリーダダイオードを通る電圧経路とを示す。セット操作は、図11Aおよび11Bに示されているようにビット線デコーダ、ビット線バイアスジェネレータ、ワード線デコーダおよびワード線バイアスジェネレータから電圧を印加することによって成し遂げられる。低負電圧例えば、-0.8VがVub源305からトランジスタ314a、314’のソースまたはドレインに提供され、中間負電圧例えば、-4Vがトランジスタ163a、163’のソースまたはドレインに印加され、高負電圧例えば、-6Vがデコーダ120により選択ビット線上のトランジスタ314a、163aのゲートに印加され、接地がデコーダ120により非選択ビット線上のトランジスタ314’、163’のゲートに印加される。低正電圧例えば、0.8VがVux源605からトランジスタ614a、614bのソースまたはドレインに提供され、中間正電圧例えば、4Vが選択ワード線ドライバトランジスタ663aのソースまたはドレインに印加され、接地が非選択ワード線ドライバトランジスタ663bのソースまたはドレインに印加され、高正電圧例えば、6Vがデコーダ120により選択ワード線上のトランジスタ614a、663aのゲートに印加され、接地がデコーダ120により非選択ワード線上のトランジスタ614b、663bのゲートに印加される。その結果として、ビット線シングルデバイスドライバPMOS163aは中間負電圧を選択ビット線122へ通し、ワード線シングルデバイスドライバNMOS663aは中間正電圧を選択ワード線へ通し、これにより、メモリセルSを低抵抗状態にセットするのに充分な組み合わせられた逆バイアスを選択されたセルSに印加する。代表的な組み合わせられた逆バイアス約8Vは、メモリセル140内のダイオードの降伏電圧より大きくて、選択されたメモリセルをセットするすなわち、抵抗率スイッチング蓄積素子142を素子の低抵抗状態に変換するために充分な電流例えば、約1マイクロアンペアを生じさせる。ブリーダダイオード300aおよび600aは、特定のビット線およびワード線の組み合わせを選択する同じ印加された電圧によってブリーダダイオード制御デバイス314aおよび614aがオフにされるので、選択線バイアスを妨げない。バイアス前ステップにおいて全てのビット線およびワード線は接地電圧へバイアスされる。オンにされたブリーダダイオード制御NMOSトランジスタ314’は低負電圧をブリーダダイオード300bに供給し、同様にワード線ブリーダダイオード制御PMOS614bは低正電圧をブリーダデバイス600bに供給する。この状態で、非選択ビット線シングルデバイスドライバ163’および非選択ワード線シングルデバイスドライバ663bはオフであって、非選択線バイアスを妨げない。非選択線ブリーダダイオード314’、614bは非選択線を接地の付近に保つ。従って、半選択されたセルFおよびHに掛かる逆バイアスは、それぞれ中間負電圧および中間正電圧のレベル例えば、約4Vに保たれる。逆バイアスは、好ましくは、半選択セルFおよびHに流れるリーク電流破線矢印により示されているがブリーダダイオード600bおよび300bにそれぞれ流れる電流実線矢印により示されているより少ないかまたは等しいように、メモリセル140内のダイオードの降伏電圧より小さい。略図に示されているブリーダダイオードを実装し、これにより低ダイオード電圧降下例えば、約0.8Vでリーク電流を供給するためにメモリデバイスに複数のブリーダダイオードが含まれ得る。さらに、非選択セルUの順方向バイアスは電圧ドリフトを限定する。図11Aに示されている実施形態では、図3Aおよび6Aに関連して前に記述したように、ブリーダダイオード300、600はダミー蓄積素子に結合された電流ステアリング素子として構成され、図11Bに示されている実施形態では、図3Bおよび6Bに関連して前に記述したように、ブリーダダイオードはダミー蓄積素子を伴わない電流ステアリング素子301の形を取っている。図2、3Aおよび6Aに関して前に記述したように、1つの好ましい実施形態では、ブリーダダイオード300、600は、ダイオードの上または下のダミー蓄積材料を含む柱などの、ダミー蓄積材料302、602と直列に形成されたダイオード301、601から構成される。好ましくは、各ブリーダダイオード301、601はメモリセル140のダイオード141と同じかまたは類似の構造を有し、ダミー蓄積素子302、602は各メモリセル140の抵抗率スイッチング材料142と同じかまたは類似の構造および材料を有する。このことは、ブリーダダイオード300、600がメモリセル140と同じ製造ステップで製造されることを可能にする。メモリデバイスの製造後にダミー抵抗率蓄積素子302、602を活性化するために、ダミー抵抗率蓄積素子は素子の初期高抵抗率状態から不可逆的セット操作で低抵抗率状態に変換され得る。この順方向形成セット操作のための方法例1400が図12~14に示されている。図12は、2つのブリーダダイオードを含むメモリセルの1つのプレーンまたはレベルの一部分を示し、ビット線ブリーダダイオードのダミー抵抗率蓄積材料を変換するために印加される電圧を示す。同様に、図13は、ワード線ブリーダダイオードのダミー抵抗率蓄積素子を変換するときに印加される電圧を示すメモリセルアレイの同じ部分を示している。図14は、この形成操作でブリーダダイオードを設定するためのプロセス例1400を示している。図12および14を一緒に参照すると、ビット線に結合されているブリーダダイオード300のダミー蓄積素子302は、次のように素子の低抵抗状態に不可逆的にセットされ得る。ワード線は、ステップ1402で、図12に示されている電圧を種々のワード線リード線に印加することによって約2.5Vにプリチャージされ得る。全てのワード線は、ワード線ブリーダデバイス614a、614bおよびブリーダダイオード600a、600bを通って流れることのできる電流によってプルアップされる。シングルデバイスドライバNMOSデバイス663a、663bのボディへのジャンクションリークはワード線上で僅かにプルダウンする。全てのビット線は、ビット線ドライバ回路の部分に印加される正電圧例えば、約3Vより高くは上昇しないので、アレイ内のメモリセルS、H、F、Uは活性化されない。選択された列に存在する1つ以上のブリーダダイオードは、ブリーダダイオード制御NMOS314aとシングルデバイスドライバPMOS163aとの両方を、次のステップでより詳しく説明するようにブリーダダイオード1つまたは複数内の抵抗率素子302をセットするのに充分な時間にわたってオンにすることにより、永久的に低抵抗状態にセットされる。ステップ1404で、図12に示されているようにビット線バイアスジェネレータ304からトランジスタ163a、163’のソースまたはドレインに正ビット線選択電圧例えば、3Vを印加すると共にビット線デコーダ120からドライバデバイス163aおよび制御デバイス314aのゲートに接地電圧を提供することによって1つのビット線または1グループのビット線が選択され得る。ビット線バイアスジェネレータ304の出力SELBは、シングルデバイスドライバPMOSトランジスタ163aの複数のインスタンシエーションに接続された1つの複数線バスであり、アレイ内にインスタンス化された複数のブリーダダイオードは全て1つのシングルブリーダデバイス制御NMOSトランジスタ314aに接続され得る。ステップ1404で2つ以上のブリーダダイオード300をセットするために単一のステップ1404で2つ以上の出力SELBがビット線選択電圧をドライバデバイス163aに提供することができる。ブリーダダイオード制御デバイス314aを通って流れる総電流が過剰にならないようにビット線選択電圧のSELB出力の数を限定すると共に、それぞれのブリーダダイオードのためのセット電流を抑制するために幾つかのSELB出力に接地のバイアスを提供するように考慮を払うことができる。ビット線デコーダ120は、非選択列内のブリーダデバイス制御NMOSデバイス163’を選択解除すると共に制御デバイス314’をオフにするために約-3Vの負電圧をドライバデバイス163’および制御デバイス314’に提供する。非選択列内のブリーダダイオード300bは、これにより浮き、セットされない。ステップ1406で、図12に示されているように、トランジスタ314aのソースまたはドレインに-3Vの負電圧パルスを印加することによってブリーダダイオード300aのダミー蓄積素子302は素子の低抵抗状態に変換され得る。判定ステップ1408で、ビット線バイアスジェネレータ304に含まれている検出回路は他の1つのビット線または1グループのビット線上のダミー蓄積材料が変換されるべく残っているか否かを判定することができ、残っていれば、ステップ1404に戻ることによって次のビット線またはビット線のグループが選択される。ステップ1404および1406のビット線またはビット線のグループを選択してセット電圧パルスを印加するプロセスは、全てのビット線が選択されてブリーダダイオードのダミー蓄積素子が不可逆セット操作で変換されるまで続くすなわち、判定ステップ1408=No。図13および14を一緒に参照すると、方法1400が続いて、ワード線がビット線となって相補的回路が使用されるステップ1402に類似して種々のビット線リード線に図13に示されている電圧を印加することによってステップ1410でビット線を負電圧例えば、約-2.5Vにプリチャージすることによりワード線側ブリーダダイオード600のダミー蓄積素子602を素子の低抵抗状態に変換することができる。ステップ1412で、図13に示されているように、接地電位をワード線デコーダ110からワード線シングルデバイスドライバトランジスタ663aのゲートおよび対応するワード線ブリーダダイオード制御トランジスタ614aに印加して両方をオンにし、ワード線バイアスジェネレータ614aの出力SELXから負ワード線選択電圧例えば、-3Vをトランジスタ663a、663bのソースまたはドレインに印加することによって1つのワード線または1グループのワード線が選択され得る。非選択ワード線でワード線デコーダはトランジスタ614bのゲートに約3Vを供給するので、ブリーダダイオード制御トランジスタ614bはオフになる。ステップ1414で、図13に示されているように、約3Vの正電圧パルスをトランジスタ614aのソースまたはドレインにそれぞれ印加することによって、選択されたワード線上のブリーダダイオードのダミー蓄積素子602は素子の低抵抗状態に変換され得る。ワード線バイアスジェネレータ604aからの複数の出力SELXは、複数のドライバデバイス614aに接続された1つの複数線バスの形を取ることができる。1つまたは2つ以上のワード線バイアスジェネレータ回路の出力SELXはそれぞれのブリーダダイオード1つまたは複数をセットするために-3Vにバイアスされ、他の出力SELXは他のブリーダダイオードのためのセット電流を抑制するために接地電圧にバイアスされる。判定ステップ1416で、制御デバイスは、他の1つのワード線またはワード線のグループ上のダミー蓄積素子が変換されるべく残っているかを判定することができ、残っていれば、ステップ1412に戻ることによって次のワード線またはワード線のグループが選択される。ステップ1412および1414のワード線またはワード線のグループを選択してセット電圧パルスを印加するプロセスは、全てのワード線が選択されてダミー蓄積素子ブリーダダイオードが不可逆セット操作で変換されるまで続くすなわち、判定ステップ1416=No。全てのワード線ダミー蓄積素子が変換されると、順方向形成プロセスはステップ1418で終了することができる。製造の終わりに別々のセット操作で抵抗率スイッチング材料141を低抵抗状態に可逆的にセットすることによりメモリセル140は別々に1またはON状態に置かれる。図3B、4B、5B、6B、8B、10Bおよび11Bに関連して前に記述した代替の実施形態では、ブリーダダイオード300、600の変換される抵抗率スイッチング材料/ダミー蓄積素子302および/または602は省略され得る。前述したメモリデバイスの製造中、抵抗率スイッチング材料/ダミー蓄積素子302および/または602の形成を選択的に除去するかあるいは妨げるために、次のようにカットマスクが使用され得る。1つの処理の実施形態では、ダミー蓄積素子302、602は、メモリセルの抵抗率スイッチング材料142と同じステップの間に形成される。そのとき、ダミー蓄積素子302、602を露出させると同時にメモリセル140内の材料142を覆うためにカットマスク例えば、フォトレジストパターンがメモリセル140の上に形成される。その後、マスクで覆われないダミー蓄積素子302、602はエッチング除去され、カットマスクは除去され、処理が続く。他の1つの処理の実施形態では、リフトオフカットマスク例えば、フォトレジストパターンがブリーダダイオード300、600の位置の上に形成されるが、メモリセル140の位置を露出させる。その後、抵抗率スイッチング蓄積素子142が、メモリセル140領域内とブリーダダイオード領域内のリフトオフカットマスクの上とに形成される。リフトオフカットマスクは、その後、抵抗率スイッチング材料をメモリセル領域からはリフトオフせずにブリーダダイオード領域からリフトオフするために除去される。前に言及したように、種々の実施形態は、ビット線またはワード線選択デバイスを制御するために使用されるのと同じ制御信号を用いてブリーダダイオードの接続を制御することにより、メモリ回路を通る非選択バイアス電圧経路および選択バイアス電圧経路に対する同期制御を可能にする。これは、ブリーダダイオードから非選択バイアス電圧源への経路が、選択バイアス電圧源およびビット線の間の経路を制御する同じデコーダ出力により制御されることを可能にすると共に、ブリーダダイオードから非選択バイアス電圧源への経路が、選択バイアス電圧源およびワード線の間の経路を制御する同じデコーダ出力により制御されることを可能にする。種々の実施形態についての以上の記述は当業者が本発明を実施し得るようにするのに充分であるけれども、ライトワンスアンチヒューズ受動素子メモリセルの3次元メモリアレイに特に適するバイアス条件、バイアス回路、およびデコーダ回路に関するさらなる詳細が、その全体が本願明細書において参照により援用されている、2001年6月29日に出願されたMethodAndApparatusForBiasingSelectedAndUnselectedArrayLinesWhenWritingAMemoryArrayという米国特許第6,618,295号特許文献4と、2001年6月29日に出願されたThreeDimensionalMemoryArrayIncorporatingSerialChainDiodeStackという米国特許出願第09/897,705号特許文献5とに記載されている。前の記述では、アレイ線はメモリアレイの2レベルすなわち、メモリプレーンにより共有され得る。前に言及したように、これは鏡映構成と称される。代わりに、メモリアレイは、各プレーンのために他のプレーンと共有されない2つの導体を用いて製造され得る。そのような非鏡映構成において各々のそのようなメモリレベルを分離するために誘電体層が使用され得る。本願明細書におけるワード線およびビット線への言及は、そのようなメモリアレイに格納されているデータにアクセスする特定の方法に本発明の範囲を限定するように意図されてはいない。換言すれば、ビット線およびワード線は両方とも二者択一的に駆動されるかあるいは駆られるかまたは感知され得る。さらに、ビットワードに関しての好ましいメモリ組織を意図あるいは示唆してはいなくて、メモリアレイのワード線およびビット線組織は容易に逆にされ得る。以上の記述において、説明のうちの最善のものの図に示されているワード線X-線およびビット線Y-線の方向性は、単にメモリアレイに存在する2グループの交差する線についての説明を容易にするためのものである。特定の方向は意図あるいは示唆されていない。さらに、ワード線およびビット線は普通は図に示されているように直交するけれども、ワード線およびビット線のそのような方向は必要ではなくて、非直交ジオメトリーが実装され得る。本願明細書に記載した実施形態は、読み出しモードで選択されたワード線が或る電圧へ駆られ選択されたビット線が感知され、メモリセルのアノード端子がワード線に接続されカソード端子がビット線に接続されると言及しているかもしれないが、他の実施形態が明確に考えられる。例えば、3次元すなわち、マルチレベルメモリアレイにおいて、アノード端子がビット線に接続されカソード端子がワード線に接続されるように隣接するメモリプレーンが同様に接続され得る。あるいは、隣接するプレーンにおいてメモリセルの極性が逆になるように隣接するメモリプレーンが接続され得る。例えば、ワード線は、1つの関連するメモリプレーンにおいてはメモリセルのアノード端子に結合され、隣接するメモリプレーンにおいてはメモリセルのカソード端子に結合され得る。図14に示されているプロセスの流れ図および前述した方法の解説は、単に実例として提供されているのであり、種々の実施形態のステップが提示された順序で実施されなければならないと要求あるいは示唆するように意図されているのではない。当業者には当然のことであろうが、前述した実施形態におけるステップの順序は、如何なる順序でも実施され得る。その後、そのとき、次になどの語はステップの順序を限定するように意図されてはいない。これらの語はこれら方法の解説を通して読み手を案内するために用いられているにすぎない。さらに、例えば、冠詞a、anまたはtheを用いる、特許請求の範囲の要素への単数形での言及は、要素を単数形に限定するものと解釈されるべきではない。開示された態様についての前述した解説は、如何なる当業者も本発明を作製あるいは使用できるように提供されている。これらの態様に対する種々の改変は当業者にとって明白であり、本願明細書で定義された包括的な原理は、本発明の範囲から逸脱せずに他の態様に応用され得る。従って、本発明は、本願明細書で示された態様に限定するように意図されておらず、本願明細書で開示された原理および新規な特徴と矛盾しない最も広い範囲を認められるものである。"