"複数ビットのデジタルデータの電圧レベルをシフトして複数の階調信号線に供給するレベルシフト部と、前記複数の階調信号線に供給された前記デジタルデータに応じた階調電圧をアナログデータとして出力するD/A変換回路と、前記レベルシフト部と前記D/A変換回路との間の前記複数の階調信号線上にそれぞれ設けられた複数の第1スイッチ回路と、前記複数の第1スイッチ回路のうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する制御信号を出力するタイミング制御回路と、を備えた駆動回路。前記タイミング制御回路は、前記複数の第1スイッチ回路のオフからオンの切り替えをそれぞれ異なるタイミングで制御する前記制御信号を出力することを特徴とする請求項1に記載の駆動回路。前記タイミング制御回路は、前記複数の第1スイッチ回路を複数のグループに分け、前記複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御する前記制御信号を出力することを特徴とする請求項1に記載の駆動回路。前記タイミング制御回路は、前記複数の第1スイッチ回路のうち最上位ビットのデジタルデータが伝搬される前記階調信号線上のスイッチ回路から順にオフからオンの切り替えを行うように前記制御信号を出力することを特徴とする請求項1~3のいずれか一項に記載の駆動回路。前記階調電圧を出力する階調電圧出力回路と前記D/A変換回路との間の複数の階調電圧線上にそれぞれ設けられた複数の第2スイッチ回路と、対となる階調信号線間にそれぞれ設けられた複数の第3スイッチ回路と、をさらに備えた請求項1~4のいずれか一項に記載のタイミング制御回路。前記複数の第3スイッチ回路がオンに制御される場合には、前記複数の第1スイッチ回路及び前記複数の第2スイッチ回路は何れもオフに制御されることを特徴とする請求項5に記載のタイミング制御回路。表示パネルと、前記表示パネルのゲートラインを駆動する複数のゲートドライバと、前記表示パネルのデータラインを駆動する請求項1~6のいずれか一項に記載された駆動回路と、を備えた表示装置。特許文献1には、レベルシフタ信号スイッチ106を構成する複数のスイッチのオフからオンへの切り替えタイミングについて何ら言及されていない。したがって、当該複数のスイッチのオフからオンへの切り替えは一斉に行われると考えられる。そのため、特許文献1に示す駆動回路では、レベルシフタ群101を構成する複数のレベルシフタから階調信号線103およびデジタル-アナログ変換回路105を構成するトランジスタのゲートに一斉に充放電電流が流れ、レベルシフタ回路群101の電源線のピーク電流が増大するという問題があった。特許文献2に示す電位変換回路200は、タイミング発生回路209からのカット信号CUTにより入力データの電位変化時にインバータ回路204の直流パスをカットしている。したがって、複数の電位変換回路200の出力はタイミング発生回路209からのカット信号CUTがオン直流パスカット用トランジスタ208がオンになる時に一斉に変化するものと考えられる。そのため、特許文献2に示す電位変換回路200を複数備えた駆動回路では、複数のレベルシフタ回路203からLCD制御回路205に一斉に充放電電流が流れ、複数のレベルシフタ回路203に共通の電源線のピーク電流が増大するという問題があった。このように、従来技術の駆動回路では、ピーク電流が増大するという問題があった。本発明にかかる駆動回路は、複数ビットのデジタルデータの信号電圧レベルをシフトして複数の階調信号線に供給するレベルシフト部と、前記複数の階調信号線に供給された前記デジタルデータに応じた階調電圧をアナログデータとして出力するD/A変換回路と、前記レベルシフト部と前記D/A変換回路との間の前記複数の階調信号線上にそれぞれ設けられた複数の第1スイッチ回路と、前記複数の第1スイッチ回路のうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する制御信号を出力するタイミング制御回路と、を備える。上述のような回路構成により、ピーク電流の増大を抑制することができる。本発明により、ピーク電流の増大を抑制することが可能な駆動回路及びそれを備えた表示装置を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる駆動回路を示すブロック図である。本実施の形態にかかる駆動回路1は、複数ビットのパラレルデータデジタルデータの電圧レベルをシフトしてD/A変換回路に出力するレベルシフト部と当該D/A変換回路との間に複数のスイッチ回路第1スイッチ回路SWC1~SWCnを備える。そして、本実施の形態にかかる駆動回路1は、これら複数のスイッチ回路SWC1~SWCnのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタLS1~LSnからD/A変換回路15に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。以下、具体的に説明する。まず、駆動回路1の回路構成について説明する。図1に示すように、駆動回路1は、シリアル-パラレル変換回路11と、ラッチ部12と、レベルシフト部13と、階調電圧出力回路14と、D/A変換回路15、出力回路16と、スイッチ部20と、タイミング制御回路21と、を備える。図1において、クロック信号/ビットデータ部17は、ビットデータを出力している。シリアル-パラレル変換回路11は、ビットデータを入力し、nビットのパラレルデータデジタルデータを出力する。シリアル-パラレル変換回路11及びラッチ部12は、論理設定入力信号部18から出力されるストローブ信号STBに同期して動作する。それにより、シリアル-パラレル変換回路11から出力されたパラレルデータがラッチ部12に書き込まれる。ラッチ部12は、書き込まれたパラレルデータをレベルシフト部13に対して出力する。レベルシフト部13は、複数ビットのパラレルデータの電圧レベルをシフトし、それぞれ複数の階調信号線を介してD/A変換回路15に対して出力する。なお、レベルシフト部13とD/A変換回路15との間の複数の階調信号線上には、スイッチ部20が設けられている。タイミング制御回路21は、ストローブ信号STBに基づいて複数のスイッチ制御信号を生成しスイッチ部20に対して出力する。スイッチ部20のオンオフは、当該複数のスイッチ制御信号によって制御される。階調電圧出力回路14は、γ補正電源19の電源に基づいて電圧レベルの異なる複数の階調電圧を生成し、それぞれ複数の階調電圧線を介してDA変換回路15に対して出力する。例えば、階調電圧出力回路14は、2n個nは2以上の整数の階調電圧を生成し、出力する。DA変換回路15は、電圧レベルシフト後のパラレルデータに基づいて、2n個の階調電圧うちいずれかの階調電圧を選択し、アナログデータとして出力する。出力回路16は、アナログデータを駆動回路1の出力として出力する。次に、駆動回路1の詳細について図2を用いて説明する。以下、特に断りがない限り駆動回路1の1つのアナログ出力あたりのパラレルデータのビット幅がnビットである場合を例に説明する。ラッチ部12は、1アナログ出力あたりn個のラッチ回路L1~Lnを有する。ラッチ部12は、nビットのパラレルデータに対応するn組の相補信号をストローブ信号STBの立ち上がりに同期して出力する。より具体的には、ラッチ回路L1は、1組目の相補信号を出力端子Q,QBから出力する。ラッチ回路L2は2組目の相補信号を出力端子Q,QBから出力する。同様にして、ラッチ回路L3~Lnはそれぞれ3~n組目の相補信号を出力端子Q,QBから出力する。レベルシフト部13は、1アナログ出力あたりn個のレベルシフタLS1~LSnを有する。レベルシフト部13は、ラッチ部12から出力されたn組の相補信号の電圧レベルを低電圧系から高電圧系にシフトし、n組の階調信号線に供給する。より具体的には、レベルシフタLS1は、ラッチ回路L1から出力された1組目の相補信号信号A1及びその反転信号A1Bの電圧レベルを低電圧系から高電圧系にシフトして1組目の相補信号信号S1及びその反転信号S1Bを出力する。同様にして、レベルシフタLS2~LSnは、それぞれラッチ回路L2~Lnから出力された2~n組目の相補信号信号A2~An及びその反転信号A2B~AnBの電圧レベルを低電圧系から高電圧系にシフトして2~n組目の相補信号信号S2~Sn及びその反転信号S2B~SnBを出力する。例えば、信号A1がロウレベルの場合、その反転信号A1Bはハイレベル、信号S1はロウレベル、その反転信号S1Bはハイレベルを示す。また、信号A1がハイレベルの場合、その反転信号A1Bはロウレベル、信号S1はハイレベル、その反転信号S1Bはロウレベルを示す。同様にして、信号A2~Anがロウレベルの場合、その反転信号A2B~AnBはハイレベル、信号S2~Snはロウレベル、その反転信号S2B~SnBはハイレベルを示す。D/A変換回路15は、レベルシフト部13から出力された1アナログ出力あたりn組の相補信号電圧レベルシフト後のパラレルデータS1,S1B~Sn,SnBに基づいて、2n個の階調電圧のうちいずれかの階調電圧を選択し、アナログデータとして出力する。なお、2n個の階調電圧は、対応する2n本の階調電圧線を介して階調電圧出力回路14からD/A変換回路15に供給される。また、n組の相補信号S1,S1B~Sn,SnBは、二線一組となったn組の階調信号線を介してレベルシフト部13からD/A変換回路15に供給される。D/A変換回路15は、複数のトランジスタを備える。より具体的には、D/A変換回路15は、それぞれ相補信号S1,S1B~Sn,SnBに対して2n~21個のトランジスタを備える。例えば、n=4の場合、D/A変換回路15は、24232221=30個のトランジスタを備える。以下、n=4の場合におけるD/A変換回路15の動作について、図3を用いて説明する。なお、ここでは複数のトランジスタは全てNチャンネルMOSトランジスタであり、ハイレベルは階調電圧出力回路の最大電圧以上の電圧、ロウレベルは階調電圧出力回路の最小電圧以下の電圧であるとして説明する。もちろん、複数のトランジスタを全てPチャンネルMOSトランジスタで構成した場合は、ハイレベルは階調電圧出力回路の最低電圧以下の電圧、ロウレベルは階調電圧出力回路の最大電圧以上の電圧であるとして考える。相補信号S1,S1Bに対して設けられた24=16個のトランジスタT1~T16のうち、トランジスタT1~T8は、それぞれ24=16本の階調電圧線のうち8本の階調電圧線とノードN11~N18との間に設けられる。トランジスタT9~T16は、それぞれ残りの8本の階調電圧線とノードN11~N18との間に設けられる。レベルシフタLS1から出力された信号S1はトランジスタT1~T8の各ゲートに印加され、信号S1BはトランジスタT9~T16の各ゲートに印加される。例えば、信号S1がハイレベル、信号S1Bがロウレベルの場合、トランジスタT1~T8はオンし、トランジスタT9~T16はオフする。一方、信号S1がロウレベル、信号S1Bがハイレベルの場合、トランジスタT1~T8はオフし、トランジスタT9~T16はオンする。相補信号S2,S2Bに対して設けられた23=8個のトランジスタT21~T28のうち、トランジスタT21~T24は、それぞれノードN12,N14,N16,N18とノードN21~N24との間に設けられる。トランジスタT25~T28は、それぞれノードN11,N13,N15,N17とノードN21~N24との間に設けられる。レベルシフタLS2から出力された信号S2はトランジスタT21~T24の各ゲートに印加され、信号S2BはトランジスタT25~T28の各ゲートに印加される。例えば、信号S2がハイレベル、信号S2Bがロウレベルの場合、トランジスタT21~T24はオンし、トランジスタT25~T28はオフする。一方、信号S2がロウレベル、信号S2Bがハイレベルの場合、トランジスタT21~T24はオフし、トランジスタT25~T28はオンする。相補信号S3,S3Bに対して設けられた22=4個のトランジスタT31~T34のうち、トランジスタT31,T32は、それぞれノードN22,N24とノードN31,N32との間に設けられる。トランジスタT33,T34は、それぞれノードN21,N23とノードN31,32との間に設けられる。レベルシフタLS3から出力された信号S3はトランジスタT31,T32の各ゲートに印加され、信号S3BはトランジスタT33,T34の各ゲートに印加される。例えば、信号S3がハイレベル、信号S3Bがロウレベルの場合、トランジスタT31,T32はオンし、トランジスタT33,T34はオフする。一方、信号S3がロウレベル、信号S3Bがハイレベルの場合、トランジスタT31,T32はオフし、トランジスタT33,T34はオンする。相補信号S4,S4Bに対して設けられた21=2個のトランジスタT41,T42のうち、トランジスタT41は、ノードN32とD/A変換回路15の出力端子との間に設けられる。トランジスタT42は、ノードN31とD/A変換回路15の出力端子との間に設けられる。レベルシフタLS4から出力された信号S4はトランジスタT41のゲートに印加され、信号S4BはトランジスタT42のゲートに印加される。例えば、信号S4がハイレベル、信号S4Bがロウレベルの場合、トランジスタT41はオンし、トランジスタT42はオフする。一方、信号S4がロウレベル、信号S4Bがハイレベルの場合、トランジスタT41はオフし、トランジスタT42はオンする。D/A変換回路15は、上記した回路構成により、レベルシフト部13から出力されたn組の相補信号S1,S1B~Sn,SnBに基づいて、2n個の階調電圧線のうち何れか1個の階調電圧線とD/A変換回路15の出力端子とを導通させる。このようにして、D/A変換回路15は、2n個の階調電圧のうちいずれか1個の階調電圧を選択し、アナログデータとして出力する。図2に示すように、スイッチ部20は、スイッチ回路SWC1~SWCnを有する。スイッチ回路SWC1~SWCnは、それぞれレベルシフト部13とD/A変換回路15との間のn組の階調信号線上に設けられる。なお、各スイッチ回路SWC1~SWCnは2つのスイッチSW1,SW1B~SWn,SWnBを有する。スイッチ部20は、レベルシフト部13から出力されたn組の相補信号電圧レベルシフト後のパラレルデータS1,S1B~Sn,SnBをD/A変換回路15に対して伝達するか否かを制御する。例えば、スイッチ部20を構成するスイッチ回路SWC1~SWCnがオンの場合、レベルシフト部13とD/A変換回路15とが電気的に接続される。それにより、レベルシフト部13から出力されたn組の相補信号S1,S1B~Sn,SnBは、D/A変換回路15に伝達される。そして、D/A変換回路15は、n組の相補信号S1,S1B~Sn,SnBに基づいて2n個の階調電圧から1個の階調電圧を選択して出力する。一方、スイッチ回路SWC1~SWCnがオフの場合、レベルシフト部13とD/A変換回路15との電気的接続が遮断される。タイミング制御回路21は、ストローブ信号STBに基づいてスイッチ制御信号C1~Cnを生成し、それぞれスイッチ回路SWC1~SWCnに対して出力する。図4は、本実施の形態にかかる駆動回路の動作を示すタイミングチャートである。図4に示すように、タイミング制御回路21は、ストローブ信号STBの立ち上がりに同期して、スイッチ制御信号C1~Cnを一斉に立ち下げる。それにより、スイッチ回路SWC1~SWCnが一斉にオフし、レベルシフト部13とD/A変換回路15との電気的接続が遮断される。なお、D/A変換回路15側の階調信号線の入力はHiZハイインピーダンス状態となるが、階調信号線の寄生容量と階調信号線に接続するトランジスタのゲート容量に蓄えられた電荷により、数10ns程度の短時間であれば当該階調信号線の電位は保持される。また、後述するが、ストローブ信号STBがハイレベルを示す期間は100ns程度であるため、スイッチ回路SWC1~SWCnが数10ns程度オフしたとしてもD/A変換回路15内のトランジスタ群の動作に影響はない。したがって、階調電圧線同士のショートによるD/A変換回路15の誤動作は発生しない。その後、タイミング制御回路21は、スイッチ制御信号C1~Cnをそれぞれ異なるタイミングで順に立ち上げる。それにより、スイッチ回路SWC1~SWCnはそれぞれ異なるタイミングで順にオンし、それに応じて、レベルシフト部13に設けられたレベルシフタLS1~LSnと、D/A変換回路15に設けられた対応するトランジスタと、がそれぞれ異なるタイミングで順に電気的に接続される。つまり、レベルシフタLS1~LSnから出力されたn組の相補信号S1,S1B~Sn,SnBは、それぞれ異なるタイミングで順にD/A変換回路15に伝達される。それにより、レベルシフタLS1~LSnの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大は抑制される。なお、ストローブ信号STBがハイレベルを示す期間中、パラレルデータがD/A変換回路15に書き込まれる。つまり、ストローブ信号STBがハイレベルを示す期間中、D/A変換回路15に設けられた複数のトランジスタのオンオフの状態が順に確定するとともにその時の値がD/A変換回路15から出力されるが、D/A変換回路15の出力を受ける出力回路16の出力をHiZにしているため、駆動回路1の出力は変化しない。その後、ストローブ信号STBが立ち下がってロウレベルを示す期間中、パラレルデータに基づいて選択され、D/A変換回路15から出力された階調電圧が出力回路16から出力され、駆動回路1の出力電圧が決定する。もちろん、タイミング制御回路21は、スイッチ制御信号C1~Cnのうち少なくとも一つのスイッチ制御信号を他のスイッチ制御信号と異なるタイミングで立ち上げた後、当該他のスイッチ制御信号を立ち上げる構成であればよい。それにより、スイッチ制御信号C1~Cnを一斉に立ち上げる場合よりもレベルシフタLS1~LSnの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。ここで、スイッチ制御信号C1~Cnの信号変化のタイミングは、各レベルシフタの充放電電流のピーク値を考慮して決定されることが好ましい。例えば、オンオフを制御しているトランジスタの数が少ないレベルシフタの場合、充放電電流のピークは比較的小さい。このような充放電電流のピークの小さいレベルシフタに接続される複数のスイッチ回路を同一タイミングでオフからオンに制御しても充放電電流のピークはほとんど増大しない。つまり、スイッチ制御信号Cn、Cn-1、Cn-2といった、接続するトランジスタのゲート数が小さいスイッチを制御する信号は、1つのグループとして同一のタイミングで動作させても問題が無いということである。また、各スイッチ回路SWC1~SWCnを構成する2つのスイッチSW1,SW1B~SWn,SWnBのオンオフの切り替えは同時に行われる。階調電圧線同士のショートによる階調電圧の変動、無駄な電力消費や素子寿命の短縮を引き起さないようにするためである。このように、本実施の形態にかかる駆動回路1は、複数ビットのパラレルデータデジタルデータの電圧レベルをシフトしてD/A変換回路に供給するレベルシフト部と当該D/A変換回路との間に複数のスイッチ回路SWC1~SWCnを備える。そして、本実施の形態にかかる駆動回路1は、これら複数のスイッチ回路SWC1~SWCnのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタLS1~LSnからD/A変換回路15に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。従来技術との比較図5は、スイッチ回路SWC1~SWCn及びタイミング制御回路21を有しない従来技術の駆動回路の動作を示すタイミングチャートである。図5に示すように、従来技術の駆動回路では、ストローブ信号STBの立ち上がりに同期して、レベルシフタLS1~LSnからD/A変換回路15にn組の相補信号S1,S1B~Sn,SnB電圧レベルシフト後のパラレルデータが一斉に伝達される。例えば、ストローブ信号STBがハイレベルを示す期間中、パラレルデータがD/A変換回路15に一斉に書き込まれる。つまり、ストローブ信号STBがハイレベルを示す期間中、D/A変換回路15に設けられた複数のトランジスタのオンオフの状態が確定して1つの階調電圧が選択され、D/A変換回路15から出力するが、その時出力回路16はHiZになっているため、駆動回路1の出力は変化しない。その後、ストローブ信号STBが立ち下がってロウレベルを示す期間中、パラレルデータに基づいて選択された階調電圧が出力回路16から出力され、駆動回路1の出力電圧が決定する。なお、スイッチ回路SWC1~SWCnが一斉にオフからオンに切り替わる構成を有する従来技術の駆動回路の場合も、スイッチ回路SWC1~SWCnが一斉にオフからオンに切り替わることにより、レベルシフタLS1~LSnが一斉に動作する。図6は、レベルシフタLS1に流れる電流の変化を示すタイミングチャートである。図6に示すように、スイッチ回路SWC1がオフからオンに切り替わると、その切り替わり直後をピークにして、レベルシフタLS1からD/A変換回路15に充放電電流が流れる。スイッチ回路SWC1~SWCnが一斉にオフからオンに切り替わる構成を有する従来技術の場合、その切り替わり直後をピークにして、レベルシフタLS1~LSnからD/A変換回路15に一斉に充放電電流が流れる。そのため、図7に示すように、レベルシフタLS1~LSnの充放電電流が重畳され、駆動回路全体としてピーク電流が増大する。一方、本発明のようにスイッチ回路SWC1~SWCnが異なるタイミングで順にオフからオンに切り替わる場合、レベルシフタLS1~LSnからD/A変換回路15に流れる充放電電流のピークが分散されるため、図8に示すように、全体としてピーク電流の増大が抑制される。なお、スイッチ回路SWC1~SWCnの少なくとも一つのスイッチ回路が他のスイッチ回路と異なるタイミングでオンからオフに切り替わる構成であれば、従来技術と比較して、全体としてピーク電流の増大が抑制される。タイミング制御回路21の構成例図9は、タイミング制御回路21の具体的な構成例を示す図である。図9に示すタイミング制御回路21は、フリップフロップ以下、単にFFと称す211と、遅延生成部212と、インバータ213-1~213-nと、NAND回路214-1~214-nと、OR回路215-1~215-nと、レベルシフタ216-1~216-nと、を備える。FF211では、データ入力端子Dにハイレベルの固定信号が入力され、クロック入力端子Cにストローブ信号STBが入力され、リセット入力端子RSTにリセット信号RSTが入力され、データ出力端子Qから遅延生成部212に向けて信号が出力される。遅延生成部212は、FF211の後段に設けられ、カスケード接続された複数のバッファを備える。カスケード接続された複数のバッファのうちいずれかn個のバッファの出力信号をそれぞれ遅延信号DLY1~DLYnとして出力する。つまり、遅延生成部212は、FF211の出力信号にそれぞれ異なる遅延量を付加した遅延信号DLY1~DLYnを出力する。インバータ213-1~213-nは、それぞれ遅延信号DLY1~DLYnの反転信号である遅延信号DLY1B~DLYnBを出力する。NAND回路214-1~214-nは、それぞれ遅延信号DLY1B~DLYnBとストローブ信号STBとの否定論理積を出力する。OR回路215-1~215-nは、それぞれNAND回路214-1~214-nから出力された信号と遅延信号DLY1~DLYnとの論理和を出力する。レベルシフタ216-1~216-nは、それぞれOR回路215-1~215-nから出力された信号の電圧レベルをシフトしてスイッチ制御信号C1~Cnを出力する。図10は、図9に示すタイミング制御回路21の動作を示すタイミングチャートである。なお、初期状態では、リセット信号RST及びストローブ信号STBはロウレベルを示し、FF211の出力信号、遅延信号DLY1~DLYn及びスイッチ制御信号C1~Cnは不定を示す。まず、FF211は、リセット信号RSTの立ち上がりに同期して出力信号をロウレベルにする時刻t0。それにより、遅延信号DLY1~DLYnはロウレベルとなる。ここで、反転信号である遅延信号DLY1B~DLYnBがハイレベル、ストローブ信号STBがロウレベルであるため、スイッチ制御信号C1~Cnはハイレベルとなる。次に、FF211は、リセット解除後、ストローブ信号STBの立ち上がりに同期して出力信号をハイレベルにする時刻t1。なお、時刻t1の時点では、遅延信号DLY1~DLYnは何れもロウレベルを示している。ここで、反転信号である遅延信号DLY1B~DLYnBが何れもハイレベル、ストローブ信号STBがハイレベルであるため、スイッチ制御信号C1~Cnはロウレベルとなる時刻t1。その後、遅延信号DLY1~DLYnは、それぞれ異なるタイミングで順にロウレベルからハイレベルに変化する時刻t2,t3,t4。ここで、反転信号である遅延信号DLY1B~DLYnBがそれぞれ異なるタイミングで順にハイレベルからロウレベルに変化し、ストローブ信号STBがハイレベルであるため、スイッチ制御信号C1~Cnはそれぞれ異なるタイミングで順にロウレベルからハイレベルに変化する時刻t2,t3,t4。時刻t5以降も同様の動作が行われる。このように、図9に示すタイミング制御回路21は、スイッチ制御信号C1~Cnをそれぞれ異なるタイミングで順に出力することができる。それにより、図9に示すタイミング制御回路21は、スイッチ回路SWC1~SWCnをそれぞれ異なるタイミングで順にオフからオンに切り替えることができる。なお、スイッチ回路SWC1~SWCnのうちのいくつかのスイッチ回路を同一タイミングでオフからオンに切り替えたい場合、タイミング制御回路21は、タイミング制御回路21内の遅延生成部によって生成される一つの遅延信号を後段の対応する複数のインバータに供給することにより、当該いくつかのスイッチ回路に対するスイッチ制御信号を同一タイミングで変化させる。あるいは、タイミング制御回路21は、一つのスイッチ制御信号を当該いくつかのスイッチ回路に対して供給する。このように、タイミング制御回路21は、スイッチ回路SWC1~SWCnを複数のグループに分け、当該複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御することが可能である。タイミング制御回路21の他の構成例図11は、タイミング制御回路21の他の構成例を示す図である。また、図12は、図11に示すタイミング制御回路21の動作を示すタイミングチャートである。図11に示すタイミング制御回路21は、図9に示すタイミング制御回路21と比較して、遅延生成部212に代えて遅延生成部212aを備える。図11に示すタイミング制御回路21のその他の回路構成及び動作は、図9に示すタイミング制御回路21と同様であるため、説明を省略する。遅延生成部212aは、FF211の後段に設けられ、縦続接続されたn個のFFを備える。これらn個のFFでは、データ入力端子Dに前段のFFFF211含むの出力信号が入力され、リセット入力端子RSTにリセット信号RSTが入力され、クロック入力端子CにシステムクロックCLKが入力され、データ出力端子Qから対応するインバータ213-1~213-nに向けて信号が出力される。遅延生成部212aは、図12に示すように、FF211の出力信号にシステムクロックCLKの周期に応じた遅延量を付加して、それぞれ異なるタイミングで順に遅延信号DLY1~DLYnを出力する。このように、図12に示すタイミング制御回路21は、スイッチ制御信号C1~Cnをそれぞれ異なるタイミングで順に出力することができる。それにより、図12に示すタイミング制御回路21は、スイッチ回路SWC1~SWCnをそれぞれ異なるタイミングで順にオフからオンに切り替えることができる。なお、スイッチ回路SWC1~SWCnのうちのいくつかのスイッチ回路を同一タイミングでオフからオンに切り替えたい場合、タイミング制御回路21は、タイミング制御回路21内の遅延生成部によって生成される一つの遅延信号を後段の対応する複数のインバータに供給することにより、当該いくつかのスイッチ回路に対するスイッチ制御信号を同一タイミングで変化させる。あるいは、タイミング制御回路21は、一つのスイッチ制御信号を当該いくつかのスイッチ回路に対して供給する。このように、タイミング制御回路21は、スイッチ回路SWC1~SWCnを複数のグループに分け、当該複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御することが可能である。実施の形態2図13は、本発明の実施の形態2にかかる駆動回路1aを示すブロック図である。図13に示す駆動回路1aは、図2に示す駆動回路1と比較して、D/A変換回路15の構成が異なるとともに、電荷回収スイッチ部22と、階調電圧入力スイッチ部23と、論理反転識別回路24と、をさらに備える。D/A変換回路15は、レベルシフト部13から出力された1アナログ出力あたりn組の相補信号電圧レベルシフト後のパラレルデータS1,S1B~Sn,SnBに基づいて、2n個の階調電圧のうちいずれかの階調電圧を選択し、アナログデータとして出力する。なお、2n個の階調電圧は、対応する2n本の階調電圧線を介して階調電圧出力回路図13において不図示14からD/A変換回路15に供給される。また、n組の相補信号S1,S1B~Sn,SnBは、二線一組となったn組の階調信号線を介してレベルシフト部13からD/A変換回路15に供給される。D/A変換回路15は、複数のトランジスタを備える。より具体的には、D/A変換回路15は、各レベルシフタLS1~LSnに対し2n個ずつのトランジスタを備える。つまり、D/A変換回路15は、合計n2n個のトランジスタを備える。レベルシフタLS1の出力信号S1がハイレベルのとき、トランジスタ151がオンとなり、階調電圧線152の階調電圧が選択される。このとき、レベルシフタLS1の反転出力信号S1Bがロウレベルとなるので、トランジスタ153はオフとなり、階調電圧線154の階調電圧は選択されない。一方、レベルシフタLS1の出力信号S1がロウレベルのとき、トランジスタ151はオフとなり、階調電圧線152の階調電圧は選択されない。このとき、レベルシフタLS1の反転出力信号S1Bがハイレベルとなるので、トランジスタ153がオンとなり、階調電圧線154の階調電圧が選択される。このようにして、レベルシフタLS1に接続された一組の階調信号線を流れる相補信号S1,S1Bにより、2n本の階調電圧線のうち2n-1本の階調電圧線が選択される。さらに、レベルシフタLS2に接続された一組の階調信号線を流れる相補信号S2,S2Bにより、相補信号S1,S1Bによって選択された2n-1本の階調電圧線のうち2n-2本の階調電圧線が選択される。同様に、相補信号S3,S3Bにより、相補信号S1,S1B及び相補信号S2,S2Bによって選択された2n-2本の階調電圧線のうち2n-3本の階調電圧線が選択される。結局、n個のレベルシフタに接続されたn組の階調信号線を流れる相補信号S1,S1B~Sn,SnBにより、一本の階調電圧線が選択される。この階調電圧線の階調電圧は、アナログデータとして、出力回路16に出力される。スイッチ部20は、レベルシフト部13から出力されたn組の相補信号S1,S1B~Sn,SnBをD/A変換回路15に対して伝達するか否かを制御する。例えば、スイッチ部20を構成するスイッチ回路SWC1~SWCnがオンの場合、レベルシフト部13とD/A変換回路15とが電気的に接続される。それにより、レベルシフト部13から出力されるn組の相補信号S1,S1B~Sn,SnBは、D/A変換回路15に伝達される。一方、スイッチ回路SWC1~SWCnがオフの場合、レベルシフト部13とD/A変換回路15との電気的接続が遮断される。電荷回収スイッチ部22は、スイッチ部20の後段に設けられている。電荷回収スイッチ部22は、n個のトランジスタ第3スイッチ回路により構成されている。n個のトランジスタは、それぞれ二線一組となったn組の階調信号線間に設けられ、論理反転識別回路24によってオンオフが制御される。トランジスタ155は、レベルシフタLS1に接続された一組の階調信号線間に設けられ、オンに制御されると、信号S1を受ける階調信号線と信号S1Bを受ける階調信号線とをショートさせて、信号S1を受ける階調信号線の電位と信号S1Bを受ける階調信号線の電位とが同一レベルになるように動作する。このように、電荷回収スイッチ部22に備えられた各トランジスタは、対応するレベルシフタに接続された一組の階調信号線間に設けられ、オンに制御されると、当該階調信号線間をショートさせて電位が同一レベルになるように動作する。階調電圧入力スイッチ部23は、階調電圧出力回路図13において不図示14とD/A変換回路15との間の2n本の階調電圧線上に設けられる。階調電圧入力スイッチ部23は2n個のスイッチ第2スイッチ回路により構成されており、2n個のスイッチはそれぞれ2n本の階調電圧線上に設けられる。階調電圧入力スイッチ部23がオンの場合、階調電圧出力回路14とD/A変換回路15とが2n本の階調電圧線を介して電気的に接続される。それにより、階調電圧出力回路14から出力される2n個の階調電圧は、D/A変換回路15に伝達される。一方、階調電圧入力スイッチ部23がオフの場合、階調電圧出力回路14とD/A変換回路15との電気的接続が遮断される。論理反転識別回路24は、連続してD/A変換回路15に供給されるパラレルデータデジタルデータの変化状況を検出し、その検出結果に基づいて電荷回収スイッチ部22を制御する。例えば、論理反転識別回路24は、n組の階調信号線のうち、n/21組以上の階調信号線の論理が反転すると検出した場合、電荷回収スイッチ部22をオンに制御する。それにより、電荷回収が行われる。一方、論理反転識別回路24は、n/2組以下の階調信号線が反転すると検出した場合、電荷回収スイッチ部22をオフに制御する。それにより、電荷回収は行われない。D/A変換回路15がパラレルデータをアナログデータに変換する動作を行う期間以下、駆動期間と称すでは、スイッチ部20はオンに、階調電圧入力スイッチ部23はオンに、電荷回収スイッチ部22はオフに制御される。これにより、D/A変換回路15は、レベルシフト部13から出力されたパラレルデータに応じた階調電圧を、階調電圧出力回路14から出力された2n個の階調電圧の中から選択し、アナログデータとして出力することができる。駆動期間においてあるパラレルデータに対するD/A変換が完了すると、電荷回収期間に移行する。電荷回収期間では、論理反転識別回路24により電荷回収スイッチ部22が制御される。以下、電荷回収期間において電荷回収を行う場合と行わない場合のそれぞれの動作について説明する。電荷回収期間において電荷回収を行う場合、つまり、論理反転識別回路24がn/21組以上の階調信号線の論理が反転すると検出した場合、電荷回収スイッチ部22はオフからオンに切り替えられる。これにより、各組の階調信号線間がショートするため、当該階調信号線間の電位は、ほぼ中間の、ほぼ等しい値となる。なお、この電荷回収期間では、スイッチ部20はオフに、階調電圧入力スイッチ部23はオフに制御される。スイッチ部20がオフに制御されることにより、レベルシフト部13とD/A変換回路15との電気的接続が遮断される。それにより、各組の階調信号線間をショートさせることによる電荷回収を図ることができる。また、階調電圧入力スイッチ部23がオフに制御されることにより、階調電圧出力回路14とD/A変換回路15との電気的接続が遮断される。それにより、異なる階調電圧線間に異常電流が発生することが抑制される。そして、電荷回収期間において電荷回収が完了すると、次の駆動期間に移行し、次のパラレルデータに対するD/A変換が行われる。このとき、スイッチ部20はオンに、階調電圧入力スイッチ部23はオンに、電荷回収スイッチ部22はオフに制御される。電荷回収期間にて電荷回収を行ったので、各階調信号線は中間レベルとなっている。したがって、この駆動期間において、各階調信号線は中間レベルからロウレベル又はハイレベルに変化することとなり、ハイレベルからロウレベル又はロウレベルからハイレベルに変化する場合よりも消費電力が低減される。一方、電荷回収期間において電荷回収を行わない場合、つまり、論理反転識別回路24がn/2組以下の階調信号線が反転すると検出した場合、電荷回収スイッチ部22はオフに保持される。この電荷回収期間では、スイッチ部20及び階調電圧入力スイッチ部23はオフでもオンでも良い。電荷回収期間では常にスイッチ部20及び階調電圧入力スイッチ部23をオフにする構成とした場合、回路構成が簡単になる。一方、電荷回収期間において電荷回収を行わないときはスイッチ部20及び階調電圧入力スイッチ部23をオンに保持する構成とした場合、電荷回収を行わないときに無駄なスイッチ動作が無くなり消費電力の増大がさらに抑制される。そして、電荷回収期間の後に、次の駆動期間に移行し、次のパラレルデータに対するD/A変換が行われる。このとき、スイッチ部20はオンに、階調電圧入力スイッチ部23はオンに、電荷回収スイッチ部22はオフに制御される。電荷回収期間にて電荷回収を行わなかったので、各階調信号線は前のパラレルデータに応じた電圧レベルを保持している。ここで、次のパラレルデータがD/A変換回路15に供給されることによりn/2組以下の階調信号線のみが反転するため、消費電力の増大は比較的小さくて済む。このように、図13に示す駆動回路1aは、各組の階調信号線の電荷回収を行うことにより、消費電力の増大を抑制している。ここで、スイッチ部20がオフからオンに切り替わる場合の具体的な動作について、図14を用いて説明する。図14は、図13に示す駆動回路1aの動作を示すタイミングチャートである。以下では、電荷回収期間において電荷回収が行われた後に駆動期間へ移行する場合を例に説明する。まず、駆動期間においてあるパラレルデータに対するD/A変換が完了すると、電荷回収期間に移行する。具体的には、階調電圧入力スイッチ部23はオフに、電荷回収スイッチ部22はオンに制御される。また、タイミング制御回路21は、ストローブ信号STBの立ち上がりに同期して、スイッチ制御信号C1~Cnを一斉に立ち下げる時刻t1。それにより、スイッチ回路SWC1~SWCnが一斉にオフし、レベルシフト部13とD/A変換回路15との間で電荷の移動は遮断される。そして、電荷回収期間において電荷回収が行われる時刻t1~t2。電荷回収期間において電荷回収が完了すると、次の駆動期間に移行し、次のパラレルデータに対するD/A変換が行われる。このとき、階調電圧入力スイッチ部23はオンに、電荷回収スイッチ部22はオフに制御される。また、タイミング制御回路21は、階調電圧入力スイッチ部23及び電荷回収スイッチ部22が共にオフした後に、スイッチ制御信号C1~Cnをそれぞれ異なるタイミングで順に立ち上げる時刻t3,t4,t5。それにより、スイッチ部20に設けられたスイッチ回路SWC1~SWCnは異なるタイミングで順にオンし、それに応じて、レベルシフト部13に設けられたレベルシフタLS1~LSnと、D/A変換回路15に設けられた対応するトランジスタと、が異なるタイミングで順に電気的に接続される。つまり、レベルシフタLS1~LSnから出力されるn組の相補信号S1,S1B~Sn,SnBは、それぞれ異なるタイミングで順にD/A変換回路15に伝達される。それにより、レベルシフタLS1~LSnの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。なお、ストローブ信号STBがハイレベルを示す期間中、パラレルデータがD/A変換回路15に書き込まれる時刻t3~t6。その後、ストローブ信号STBが立ち下がってからロウレベルを示す期間中、パラレルデータに基づいて選択された階調電圧がD/A変換回路15から出力される時刻t6~t7。なお、タイミング制御回路21は、スイッチ制御信号C1~Cnのうち少なくとも一つのスイッチ制御信号を他のスイッチ制御信号と異なるタイミングで立ち上げた後、当該他のスイッチ制御信号を立ち上げる構成であればよい。それにより、スイッチ制御信号C1~Cnを一斉に立ち上げる場合よりもレベルシフタLS1~LSnの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。ここで、スイッチ制御信号C1~Cnの信号変化のタイミングは、各レベルシフタの充放電電流のピーク値を考慮して決定されることが好ましい。例えば、オンオフを制御しているトランジスタの数が少ないレベルシフタの場合、充放電電流のピークは比較的小さい。このような充放電電流のピークの小さいレベルシフタに接続される複数のスイッチ回路を同一タイミングでオフからオンに制御しても充放電電流のピークはほとんど増大しない。また、各スイッチ回路SWC1~SWCnを構成する2つのスイッチSW1,SW1B~SWn,SWnBのオンオフの切り替えは同時に行われる。階調電圧線同士のショートによるD/A変換回路15の誤動作等を引き起さないようにするためである。このように、本実施の形態にかかる駆動回路1aは、複数ビットのパラレルデータデジタルデータの電圧レベルをシフトしてD/A変換回路に供給するレベルシフト部と当該D/A変換回路との間に複数のスイッチ回路SWC1~SWCnを備える。そして、本実施の形態にかかる駆動回路1aは、これら複数のスイッチ回路SWC1~SWCnのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタLS1~LSnからD/A変換回路15に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。さらに、本実施の形態にかかる駆動回路1aは、電荷回収スイッチ部22及び階調電圧入力スイッチ部23をさらに備えることにより、各組の階調信号線の電荷回収を行うことができるため、消費電力の増大が抑制される。実施の形態3図15は、本発明の実施の形態3にかかる駆動回路1bを示すブロック図である。図2に示す実施の形態1にかかる駆動回路1では、タイミング制御回路21から出力されたスイッチ制御信号C1~Cnが、それぞれスイッチ回路SWC1~SWCnに入力されていた。一方、本実施の形態にかかる駆動回路1bでは、タイミング制御回路21から出力されたスイッチ制御信号C1~Cnが、それぞれスイッチ回路SWCn~SWC1に入力される。図15に示す駆動回路1bのその他の回路構成及び動作は、図2に示す駆動回路1と同様であるため、説明を省略する。図15に示す駆動回路1bでは、スイッチ回路SWC1~SWCnのオフからオンの切り替えが、スイッチ回路SWCnから順にスイッチ回路SWC1までそれぞれ異なるタイミングで行われる。なお、スイッチ回路SWCnは最上位ビットのデジタルデータの伝達を制御し、スイッチ回路SWC1は最下位ビットのデジタルデータの伝達を制御している。このように、スイッチ回路SWC1~SWCnのオフからオンの切り替えを、スイッチ回路SWCnから順にスイッチ回路SWC1までそれぞれ異なるタイミングで行うことにより、D/A変換回路15の出力端子側に近いトランジスタ群から順にオンオフの状態が確定する。つまり、最上位ビットのデジタルデータが伝搬されるトランジスタ群から順にオンオフの状態が確定する。それにより、D/A変換回路15から出力されるアナログデータの電圧レベルは、大きく変化することなく、徐々に収束するように変化することとなる。結果として、後段の出力回路16は、変動の少ない安定したアナログデータを駆動して出力することができる。さらに具体的には、本実施の形態にかかる駆動回路1bでは、出力回路16の入力電圧を早く最終値に持っていくことにより出力回路16の遅延を最小限にすることができる。まず、スイッチ回路SWCnがオンした場合におけるD/A変換回路15の出力電圧の変化量は、一番大きく変化し、階調電圧出力回路14の最大電圧と最小電圧との約半分である。次に、スイッチ回路SWCn-1がオンした場合におけるD/A変換回路15の出力電圧の変化量は、スイッチ回路SWCnがオンした場合における階調電圧出力回路14の最大電圧の約1/2である。以下同様にスイッチ回路SWCn-2~SWC1が順にオンするに従って、出力回路16の入力電圧の変化が1/2になっていく。これにより、ストローブ信号STBがロウレベルになって出力回路16が出力をする時までの出力回路16の入力電圧の変化が順次小さくなるため、出力回路16の入力電圧が最終値に収束するのが早くなり、出力回路16の遅延を最小にすることができるようになり、より好ましい。なお、図2に示す駆動回路1において、タイミング制御回路21から出力されるスイッチ制御信号C1~Cnの出力タイミングを調整することにより同様の効果を奏することができる。以上のように、上記実施の形態1~3にかかる駆動回路は、複数ビットのパラレルデータデジタルデータの電圧レベルをシフトしてD/A変換回路に出力するレベルシフト部と当該D/A変換回路との間に複数のスイッチ回路SWC1~SWCnを備える。そして、上記実施の形態1~3にかかる駆動回路は、これら複数のスイッチ回路SWC1~SWCnのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタLS1~LSnからD/A変換回路15に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。このような駆動回路は、表示パネル及び当該表示パネルのゲートラインを駆動する複数のゲートドライバとともに、当該表示パネルのデータラインを駆動するとして表示装置に実装される。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1及び実施の形態3にかかるD/A変換回路15の構成と、実施の形態2にかかるD/A変換回路15の構成と、は互いに異なるが、実施の形態1及び実施の形態3にかかる駆動回路は、実施の形態2にかかるD/A変換回路15の構成を採用することができるし、実施の形態2にかかる駆動回路は、実施の形態1及び実施の形態3にかかるD/A変換回路15の構成を採用することができる。また、上記実施の形態にかかる駆動回路は、サイクリック型のD/A変換回路の構成を採用することも可能である。"