"少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、前記共通端子とグランドとの間には、ESD保護回路が設けられ、前記ESD保護回路は、前記共通端子側から順に、ESD保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のESD保護素子としてのダイオードが直列接続されてなり、前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなることを特徴とする半導体スイッチ回路。とろこで、図3に示された従来回路においては、ESD保護素子203の静電容量を極力小さくし、ひずみの発生を抑制するため、先に説明したように最小単位のダイオードを10段直列接続したものとしているが、このように直列段数を極力抑えても、なおもESD保護素子203に起因するひずみは若干発生する。このように多数のESD保護素子を用いた場合にはESDクランプ電圧が高くなってしまい、ESD保護が却って難しくなるという問題も生ずる。例えば、1段のESD保護素子のクランプ電圧が10Vの場合には、10段直列では100Vのクランプ電圧となり、保護対象としているスイッチ素子を保護するにはやや高すぎるものとなってしまう。さらに、ESD保護素子を多数用いると、集積回路内の占有面積も当然に増大する。ESD保護素子のサイズは、ESD保護素子がチャネルをESD放電経路として用いるものとすると、スイッチ素子1つとさほど差はない大きさが必要となる。すなわち、スイッチ素子と同程度以上の大きさのESD保護素子を設けることとなってしまう。一方、図4に示された従来回路の場合、先に述べたようにESD保護素子から発生するひずみが問題となることはないが、シャントスイッチは全ての半導体スイッチ回路に必要とされる訳ではないため、図4に示された構成が適用できる半導体スイッチ回路が限られてしまうだけでなく、回路の簡素化によるコストダウンの要請という観点からは、十分に満足できるものではない。ところが、シャントスイッチがない場合には、ESD保護素子は、高周波信号経路に直列に設けることになり、結局、ESD保護素子から発生するひずみが問題となる。ESD保護素子は、素子固有のクランプ電圧以上の電圧が印加されると、ON状態となり、そのクランプ電圧以下の場合にはOFF状態となり、主に小さな容量性リアクタンスを示す。高周波信号に対するひずみ発生は、容量性リアクタンス、すなわちOFF時の静電容量の非線形性に起因する。そのため、ひずみ低減のためには、OFF容量を減らすことが最も効果的な方法であり、単純にESD保護素子のサイズを小さくするか、あるいは、直列接続により、静電容量を小さくするのが最も簡単で一般的な方法である。しかし、ESD保護素子のサイズを小さくすることは、クランプ時のESD保護素子自体の耐電流が減少し、ESD保護耐圧が低下することになる。一方、ESD保護素子を直列接続すると、クランプ電圧がそれに比例して高くなり、保護対象のクランプ電圧との大小関係が逆転すると、保護できなくなるという事態も起こり得る。したがって、ESD保護素子のサイズや、直列接続により容量の低減は、完全にトレードオフ関係にあり、双方を満足させられる場合もあるが、両立不可能ということも起こり得る。特に、大電力に対して低ひずみを要求する場合は、ESD保護素子のサイズを小さくすることと、直列接続により容量の低減は、両立不能なレベルとなることが想定できる。本発明は、上記実状に鑑みてなされたもので、高いESD保護耐圧を確保しつつ、ESD保護素子の静電容量を極力小さくでき、しかも、集積化の際における占有サイズを小さくすることのできるESD保護回路を有する半導体スイッチ回路を提供するものである。上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、前記共通端子とグランドとの間には、ESD保護回路が設けられ、前記ESD保護回路は、前記共通端子側から順に、ESD保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のESD保護素子としてのダイオードが直列接続されてなり、前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなるものである。本発明によれば、従来に比して、ESD保護ダイオードによる静電容量を低減しつつ、高いESD保護耐圧を確保することができ、しかも、ESD保護ダイオードによるひずみの発生を抑圧できるという効果を奏するものである。以下、本発明の実施の形態について、図1及び図2を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における半導体スイッチ回路の回路構成について図1を参照しつつ説明する。本発明の実施の形態における半導体スイッチ回路は、2つの単位スイッチ101,102によりSPDTスイッチが構成されると共に、ESD保護回路103が設けられてなるものである。以下、具体的にその構成を説明すれば、まず、第1及び第2の単位スイッチ101,102は、いずれも基本的に同一の構成を有してなるもので、本発明の実施の形態においては、それぞれ4つのシングルゲート電界効果トランジスタ以下FETと称するが直列接続されて構成されたものとなっている。すなわち、第1の単位スイッチ101はFET11~14が直列接続されて構成されており、第2の単位スイッチ102はFET15~19が直列接続されて構成されたものとなっている。なお、電界効果トランジスタは、高周波特性に優れ、ON抵抗の小さい、ガリウムヒ素電界効果トランジスタGaAsFET、又は、ガリウムヒ素ヘテロ接合型電界効果トランジスタを用いるのが好適である。また、単位スイッチにおけるFETの段数、すなわち、直列接続するFETの数は、上述の例に限定される必要はなく、任意に設定し得るものである。第1の単位スイッチ101においては、FET11のソース又はドレインとFET12のドレイン又はソースが相互接続され、FET12のソース又はドレインとFET13のドレイン又はソースが相互に接続され、FET13のソース又はドレインとFET14のドレイン又はソースが相互に接続されたものとなっている。そして、FET11のドレイン又はソースは、後述する第2の単位スイッチ102のFET15のソース又はドレインと接続されると共に、共通端子図1においてはPCと表記41と接続されたものとなっている。一方、FET14のソース又はドレインは、第1の個別端子図1においてはP1と表記42に接続されている。また、FET11~FET14の各ゲートは、それぞれゲート抵抗器21-1~21-4を介して相互に接続されて、外部から第1のゲート制御電圧VCTL1が印加可能とされている。一方、第2の単位スイッチ102においては、FET15のソース又はドレインとFET16のドレイン又はソースが相互接続され、FET16のソース又はドレインとFET17のドレイン又はソースが相互に接続され、FET17のソース又はドレインとFET18のドレイン又はソースが相互に接続されたものとなっている。そして、FET15のドレイン又はソースは、先に述べたようにFET11のドレイン又はソースと接続されると共に、共通端子図1においてはPCと表記41と接続されたものとなっている。一方、FET18のソース又はドレインは、第2の個別端子図1においてはP2と表記43に接続されている。また、FET15~FET18の各ゲートは、それぞれゲート抵抗器22-1~22-4を介して相互に接続されて、外部から第2のゲート制御電圧VCTL2が印加可能とされている。本発明の実施の形態におけるESD保護回路103は、共通端子41とグランドとの間に設けられたものとなっている。かかるESD保護回路103は、ESD保護スイッチ素子としての4つのESD用FET31-1~31-4と、互いに逆方向に接続されて一組をなすESD保護素子としてのESD保護ダイオード32-1,32-2とを主たる構成要素として構成されたものとなっている。すなわち、ESD用FET31-1のソース又はドレインはESD用FET31-2のドレイン又はソースと相互に接続され、ESD用FET31-2のソース又はドレインはESD用FET31-3のドレイン又はソースと相互に接続され、ESD用FET31-3のソース又はドレインはESD用FET31-4のドレイン又はソースと相互に接続されている。そして、ESD用FET31-1のドレイン又はソースは共通端子41に接続される一方、ESD用FET31-4のソース又はドレインはESD保護ダイオード32-1のアノードに接続されている。ESD保護ダイオード32-1とESD保護ダイオード32-2は、カソードが相互に接続され、ESD保護ダイオード32-2のアノードはグランドに接続されたものとなっている。また、ESD用FET31-1~31-4のゲートは、それぞれゲート抵抗器33-1~33-4を介してグランドに接続されている。次に、かかる構成における回路動作について説明する。まず、SPDTスイッチとしての動作は従来同様であるので、概略的に説明することとする。すなわち、正常な動作電圧が外部より供給され、所望する信号通過経路に応じて、第1及び第2の制御電圧VCTL1,VCTL2を設定することにより、共通端子41と第1及び第2の個別端子42,43のいずれかとが導通状態とされる。かかる通常動作状態においては、ESD保護回路103において、ESD用FET31-1~31-4のゲート制御電圧は接地電位であり、これに対して、共通端子41、第1及び第2の個別端子42,43は、正電圧にバイアスされるので、ESD保護回路103はOFFオフ状態となる。ESD保護回路103のグランド側には、ESD保護ダイオード32-1,32-2が接続されているが、通常の動作電圧においてはOFF容量を示すだけである。このESD保護ダイオード32-1,32-2には、OFF状態のESD用FET31-1~31-4のために高周波信号は到達しないので、ひずみ特性に影響を与えることはない。したがって、共通端子41には、OFF状態のESD保護回路103が並列に接続されていると等価的に見ることができる。そのため、ESD用FET31-1,~31-4は、第1及び第2の個別スイッチ101,102を構成するスイッチ素子であるFETと同等のFETで構成するのであれば、ひずみ特性も特別に問題となることはない。ESD保護機能が作用するのは、電源が供給されていない状態である。その状態にあっては、共通端子41、第1及び第2の個別端子42,43の初期電位は接地電位である。ここで、例えば、共通端子41からESDが印加されるとした場合についてESD保護機能について説明すれば、次述する如くとなる。まず、正のESD電圧が印加される場合について説明する。ESD電圧印加開始後、共通端子41の電位は次第に正の電圧領域で上昇する。一方、ESD保護ダイオード32-1,32-2の電位も同時に正の電圧領域で上昇するが、ESD保護ダイオード32-1,32-2のクランプ電圧Vclampを越えると低抵抗状態に移行し、ESD保護ダイオード32-1,32-2の両端の電位は上昇しなくなる。それによってESD用FET31-1~31-4の両端の電位が次第に上昇してゆく。この際、ESD用FET31-1~31-4のゲート制御電圧は接地電位であるため、ESD用FET31-1~31-4はOFF状態を維持する。ESD電圧がさらに上昇し、その電圧が、ESD用31-1~31-4のゲートソース間、及び、ゲートドレイン間がブレークダウンする電圧に達すると、ブレークダウン効果により、ESD用FET31-1~31-4はONオン状態になる。すなわち、この動作状態では、2段階のブレークダイン状態を経て、ESDに対する放電が行われることとなる。次に、負のESD電圧が印加される場合について説明する。ESD電圧の印加開始後、共通端子41の電位は、次第に負の電圧領域で低下してゆく。一方、ESDダイオード32-1,32-2の電位も同時に負の電圧領域で低下するが、その絶対値がESDダイオード32-1,32-2のクランプ電圧Vclampを越えると低抵抗状態に移行し、ESDダイオード32-1,32-2の両端の電位は上昇しなくなる。すると、ESD用FET31-1~31-4の両端の電位差が増加してゆく。この際、ESD用FET31-1~31-4のゲート制御電圧は接地電位であるため、ESD用FET31-1~31-4のゲート電位は、ソース端、ドレイン端よりも高くなり、そのため、ESD用FET31-1~31-4はON状態となる。したがって、ESD用FET31-1~31-4、ESD保護ダイオード32-1,32-2の双方がON状態となるため、共通端子41に対するESD保護素子として放電が行われることとなる。次に、本発明の実施の形態におけるESDに対するクランプ電圧VCLYを求める。まず、ESD用FET31-1~31-4のゲートソース間、又は、ゲートドレイン間の2端子ブレーク電圧をVBR、ESD用FETの段数をNSW、ESD保護ダイオード32-1,32-2の段数をMDX1、ESD保護ダイオード32-1,32-2のクランプ電圧をVclampとすると、本発明の実施の形態におけるESD保護回路103によるクランプ電圧VCLYは、下記する式の如くとなる。VCLY=NSW×VBRMDX1×Vclamp一方、ESD保護ダイオード32-1,32-2のみでESD保護を行う場合のESDに対するクランプ電圧VCLYを求めると次述する如くとなる。まず、ESD保護ダイオードの段数をMDX2とすると、ESD保護ダイオードのみによるESD保護を行う場合の従来のクランプ電圧VCLYは、下記する式の如くとなる。VCLY=MDX2×Vclamp大小関係は、それぞれの値によるところが大であるが、例えば、NSW=4、VBR=15V、MDX1=1、MDX2=10、Vclamp=10Vとした場合、本発明の実施の形態におけるESD保護回路103のクランプ電圧VCLYは、VCLY=4×151×10=70Vとなる一方、ESD保護ダイオードのみの従来のクランプ電圧VCLYは、VCLY=10×10=100Vとなり、本発明の実施の形態におけるESD保護回路103においては従来に比してクランプ電圧を低くできることとなる。一方、OFF容量という観点では次述するような事が言える。まず、スイッチ素子としてのFETの一般的なOFF容量値CSWoffは0.1pF/単位程度であり、例えば、4段スタック回路で、ON抵抗一定となるように設計すると、4単位分のサイズが必要となり、結局、OFF容量はそのままで0.1pFとなる。ESD保護ダイオードについては、ESD放電電流密度に配慮する必要がある。HBMHumanBodyModelに対する耐圧で4kVは一般的には半導体素子として十分なESD耐量の指標であり、この際のESD電流IHBM4kは、下記する式の如くとなる。IHBM4k=VHBM4k/RHBM=4000/1.5kΩ=2.66Aこれを1単位とする場合のESD保護ダイオードの一般的な静電容量CESDは、CESD=1pF/単位となる、一方、スイッチ素子としてのFETのESD放電電流は、経験値として0.5単位程度で2.66Aである。したがって、ESD用FETに必要なサイズは0.5単位、4段スタックとすると、結局、本発明の実施の形態のESD保護回路103におけるOFF容量COFFXは、ESD用FETのサイズをUSWとすると、下記する式の如くとなる。COFFX=1/{1/USW×Cswoff/NSW}1/CESD/2}=1/{1/0.5×0.1/41/1/2}=1/{1/0.1251/0.5}=1/802=0.0122pF一方、ESD保護ダイオードだけの場合のOFF静電容量COFFは、下記する式の如くとなる。COFF=CESD/10=1/10=0.1pFすなわち、ESD保護ダイオードだけによるESD保護と比較して、本発明の実施の形態のESD保護回路103におけるOFF静電容量は大幅に低減されたものとなる。このように、OFF容量の絶対値を小さくすることで、ひずみの低減を図ることができる。本発明の実施の形態におけるESD保護回路103においては、上述のようにOFF容量が低減されるため、OFF容量に伴う不整合が軽減でき、従来に比して損失特性が改善される。図2には、本発明の実施の形態における半導体スイッチ回路の損失特性の変化例が従来回路の同様な変化例と共に示されており、以下、同図について説明すれば、まず、横軸は入力高周波信号の周波数を、縦軸は挿入損失を、それぞれ示している。また、同図において実線の特性線は、本発明の実施の形態における半導体スイッチ回路の挿入損失の変化を、点線の特性線は、従来回路の挿入損失の変化を、それぞれ表したものとなっている。同図によれば、本発明の実施の形態における半導体スイッチ回路では、従来に比して、周波数が高くなるほど挿入損失が改善されることが確認できる。なお、ここで、図4に示されたシャントスイッチを有する半導体スイッチ回路との対比における本発明の実施の形態における半導体スイッチ回路の特徴について説明する。本発明の実施の形態における半導体スイッチ回路においては、ESD用FET31-1~31-4のゲートを接地し、ESD用FET31-1~31-4を常時OFF状態としたものとなっている。また、ESD保護回路103が共通端子41とグランドとの間に設けられているため、例えば、第1の個別端子42や第2の個別端子43に設けた場合に比して、確実にESD保護機能を確保できるものとなっている。すなわち、ESD保護回路103を、第1の個別端子42や第2の個別端子43に設けた場合には、共通端子41から見込んだクランプ電圧が高くなってしまい、保護機能が低下してしまうが、ESD保護回路103を共通端子41に接続することにより、そのような不都合が確実に回避され、安定性、信頼性の高いESD保護機能が実現できる。さらに、ESD保護ダイオード32-1,32-2には、図4の従来回路におけるシャントキャパシタ53が不要のため回路の簡素化ができるものとなっている。なお、上述した本発明の実施の形態においては、1つの共通端子41と2つの個別端子42,43が設けられた半導体スイッチ回路について説明したが、共通端子は1つに限定される必要はなく複数であっても良く、また、個別端子は2つに限定される必要はなく、任意の個数設定し得るものである。"