"第1及び第2の電源電圧をそれぞれ有する第1及び第2の電源端子間に直列に接続され、接続点をバッファの出力ノードとする第1及び第2の出力トランジスタと、前記第1の出力トランジスタのゲート端子に結合する第1のノードと、前記第2の出力トランジスタのゲート端子に結合する第2のノードと、第1及び第2の信号を入力として受け、前記第1のノードに供給する第3の信号を生成する第1の信号生成回路と、前記第1及び第2の信号を入力として受け、前記第2のノードに供給する第4の信号を生成する第2の信号生成回路と、を備え、前記第1及び第2の出力トランジスタは、前記第2の信号が所定の論理値のときに、前記第1の信号の論理値に応じて、一方が導通し、他方が非導通となり、前記バッファの出力を高電位又は低電位とし、前記第2の信号が前記所定の論理値と異なる論理値のときに、ともに非導通状態となり、前記バッファの出力をハイインピーダンス状態とし、前記第1の信号生成回路は、前記第1のノードに出力ノードが接続し、少なくとも2つの入力ノードを備え、前記第3の信号を生成する第1の論理ゲートを含み、前記第2の信号生成回路は、前記第2のノードに出力ノードが接続し、少なくとも2つの入力ノードを備え、前記第4の信号を生成する第2の論理ゲートを含み、前記第1の論理ゲートに含まれるトランジスタの個数を、前記第2の論理ゲートに含まれるトランジスタの個数と同一としてなるバッファを備えた、半導体装置。前記第1及び第2の論理ゲートは、同一の論理ゲートである、請求項1記載の半導体装置。前記第1の信号生成回路は、前記第1の論理ゲートに信号を供給する第3の論理ゲートを含み、前記第2の信号生成回路は、前記第2の論理ゲートに信号を供給する第4の論理ゲートを含む、請求項2記載の半導体装置。前記第3及び第4の論理ゲートは、同一の論理ゲートである、請求項3記載の半導体装置。前記第1乃至第4の論理ゲートは、同一の論理ゲートである、請求項4記載の半導体装置。前記第1乃至第4の論理ゲートは、NANDゲートである請求項5記載の半導体装置。前記第1の信号が、入力端子に入力される信号をインバータで反転した信号であり、前記第2の信号が、制御端子に入力され、第1の論理値のときに出力を許可し、前記第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号であり、前記第1の論理ゲートの第1の入力ノードには、前記第3の論理ゲートの出力ノードが接続し、前記第1の論理ゲートの第2の入力ノードには、前記第2の信号が供給され、前記第2の論理ゲートの第1の入力ノードには、前記第4の論理ゲートの出力ノードが接続し、前記第2の論理ゲートの第2の入力ノードには、高電位の信号が供給され、前記第3の論理ゲートの第1の入力ノードには、前記第1の信号が供給され、前記第3の論理ゲートの第2の入力ノードには、高電位の信号が供給され、前記第4の論理ゲートの第1の入力ノードには、前記第1の信号が供給され、前記第4の論理ゲートの第2の入力ノードには、前記第2の信号が供給される、請求項6記載の半導体装置。前記第1乃至第4の論理ゲートは、NORゲートである、請求項5記載の半導体装置。前記第1の信号が、入力端子の信号に入力される信号を第1のインバータで反転した信号であり、前記第2の信号が、制御端子に入力され、第1の論理値のときに出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号を第2のインバータで反転した信号であり、前記第1の論理ゲートの第1の入力ノードには、低電位の信号が供給され、前記第1の論理ゲートの第2の入力ノードには、前記第3の論理ゲートの出力ノードが接続し、前記第2の論理ゲートの第1の入力ノードには、前記第2の信号が供給され、前記第2の論理ゲートの第2の入力ノードには、前記第4の論理ゲートの出力ノードが接続し、前記第3の論理ゲートの第1の入力ノードには、前記第2の信号が供給され、第3の論理ゲートの第2入力ノードには、前記第1の信号が供給され、前記第4の論理ゲートの第1の入力ノードには、低電位の信号が供給され、前記第4の論理ゲートの第2の入力ノードには、前記第1の信号が供給される、請求項8記載の半導体装置。前記第1及び第2の論理ゲートは、トランジスタの個数が同一とされる、互いに異なる論理ゲートである、請求項1記載の半導体装置。前記第1の論理ゲートは、入力端子からの入力信号を前記第1の信号として前記第1の入力ノードに入力し、制御端子に入力され、第1の論理値のとき出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号を前記第2の信号として前記第2の入力ノードに入力し、前記第1の論理ゲートは、前記第1の電源端子と前記第1のノードとの間に直列に接続され、ゲート端子が第2の電源端子と前記第1の入力ノードにそれぞれ接続された第1導電型の第1及び第2のトランジスタと、前記第1の電源端子と前記第1のノードとの間に直列に接続され、ゲート端子が第2の電源端子と、前記第2の入力ノードにそれぞれ接続された第1導電型の第3及び第4のトランジスタと、前記第1のノードと、低電位側の前記第2の電源端子との間に直列に接続され、ゲート端子が前記第1の入力ノードと前記第2の入力ノードにそれぞれ接続された第2導電型の第5及び第6のトランジスタと、前記第1のノードと前記第2の電源端子との間に接続され、ゲート端子が前記第2の電源端子に接続された第2導電型の第7のトランジスタと、を含み、前記第2の論理ゲートは、前記入力端子からの入力信号を前記第1の信号として前記第1の入力ノードに入力し、前記制御端子に入力され、活性化時に出力を許可し、非活性化時に出力をハイインピーダンス状態に制御する制御信号をインバータで反転した信号を前記第2の信号として前記第2の入力ノードに入力し、前記第2の論理ゲートは、前記第1の電源端子と前記第2のノードとの間に直列に接続され、ゲート端子が前記第2の入力ノードと前記第1の入力ノードにそれぞれ接続された第1導電型の第8及び第9のトランジスタと、前記第1の電源端子と前記第2のノードとの間に接続され、ゲート端子が前記第1の電源端子に接続された第1導電型の第10のトランジスタと、前記第2のノードと前記第2の電源端子との間に直列に接続され、ゲート端子が前記第1の入力ノードと前記第1の電源端子に接続された第2導電型の第11及び第12のトランジスタと、前記第2のノードと前記第2の電源端子との間に直列に接続され、ゲート端子が前記第2の入力ノードと前記第1の電源端子にそれぞれ接続された第2導電型の第13及び第14のトランジスタを含む、請求項1記載の半導体装置。前記第1の論理ゲートはNANDゲートを構成し、前記第2の論理ゲートはNORゲートを構成する、請求項11記載の半導体装置。前記第1の論理ゲートは、前記第1のノードと前記第2の電源端子との間に、前記第7のトランジスタと直列に接続され、ゲート端子が前記第2の電源端子に接続された第2導電型の第15のトランジスタをさらに含み、前記第2の論理ゲートは、前記第1の電源端子と前記第2のノードの間に、前記第10のトランジスタと直列に接続され、ゲート端子が前記第1の電源端子に接続された第1導電型の第16のトランジスタをさらに含む、請求項11又は12記載の半導体装置。前記第1の論理ゲートは、前記第1のノードと前記第2の電源端子との間に、前記第7のトランジスタと直列に接続され、ゲートが前記第1の電源端子に接続された第2導電型の第15のトランジスタをさらに含み、前記第2の論理ゲートは、前記第1の電源端子と前記第2のノードの間に、前記第10のトランジスタと直列に接続され、ゲートが前記第2の電源端子に接続された第1導電型の第16のトランジスタをさらに含む、請求項11又は12記載の半導体装置。前記第1のノードと前記第1のトランジスタのゲートの間に、前記第1の個数の論理ゲートが配置され、前記第2のノードと前記第2のトランジスタのゲートとの間に、前記第1の個数の論理ゲートが配置される、請求項1乃至14のいずれか1項に記載の半導体装置。高電位側の第1の電源端子と、バッファの出力端子との間に接続されたP型の第1の出力トランジスタと、前記出力端子と、低電位側の第2の電源端子との間に接続されたN型の第2の出力トランジスタと、出力が前記第1の出力トランジスタのゲート端子に接続された第1のNANDゲートと、出力が前記第2の出力トランジスタのゲート端子に接続された第2のNANDゲートと、入力端子に入力される信号を反転し第1の信号として出力するインバータと、前記第1の信号とHigh固定電位を入力する第3のNANDゲートと、制御端子に入力され、High電位、Low電位のときそれぞれ出力イネーブル、出力ディスエーブルとする第2の信号と、前記第1の信号とを入力する第4のNANDゲートと、を備え、前記第1のNANDゲートは、前記第3のNANDゲートの出力と前記第2の信号を入力し、前記第2のNANDゲートは、前記第4のNANDゲートの出力とHigh固定電位を入力するバッファを含む半導体装置。高電位側の第1の電源端子と、バッファの出力端子との間に接続されたP型の第1の出力トランジスタと、前記出力端子と、低電位側の第2の電源端子との間に接続されたN型の第2の出力トランジスタと、出力が前記第1の出力トランジスタのゲートに接続された第1のNORゲートと、出力が前記第2の出力トランジスタのゲートに接続された第2のNORゲートと、入力端子に入力される信号を反転し第1の信号として出力する第1のインバータと、制御端子に入力され、High電位、Low電位のときそれぞれ出力イネーブル、出力ディスエーブルとする制御信号を入力して反転し第2の信号として出力する第2のインバータと、前記第1の信号と前記第2の信号とを入力する第3のNORゲートと、前記第1の信号とLow固定電位を入力する第4のNORゲートと、を備え、前記第1のNORゲートは、前記第3のNORゲートの出力とLow固定電位を入力し、前記第2のNORゲートは、前記第4のNORゲートの出力と前記第2の信号を入力するバッファを含む半導体装置。高電位側の第1の電源端子と、バッファの出力端子との間に接続されたP型の第1の出力トランジスタと、前記出力端子と、低電位側の第2の電源端子との間に接続されたN型の第2の出力トランジスタと、前記第1の電源端子と、前記第1の出力トランジスタのゲート端子に接続する第1のノードの間に直列に接続され、ゲート端子が第2の電源端子と前記入力端子にそれぞれ接続された、P型の第1及び第2のトランジスタと、前記第1の電源端子と前記第1のノードとの間に直列に接続され、ゲート端子が前記第2の電源端子と、制御信号を入力する制御端子にそれぞれ接続された、P型の第3及び第4のトランジスタと、前記第1のノードと前記第2の電源端子との間に直列に接続され、ゲート端子が前記入力端子と前記制御端子にそれぞれ接続されたN型の第5及び第6のトランジスタと、前記第1のノードと前記第2の電源端子との間に接続され、ゲート端子が前記第2の電源端子に接続されたN型の第7のトランジスタと、前記第1の電源端子と、前記第2の出力トランジスタのゲート端子に接続する第2のノードの間に直列に接続され、ゲート端子が、前記制御端子に入力が接続するインバータの出力と、前記入力端子にそれぞれ接続されたP型の第8及び第9のトランジスタと、前記第1の電源端子と前記第2のノードの間に接続され、ゲート端子が前記第1の電源端子に接続されたP型の第10のトランジスタと、前記第2のノードと前記第2の電源端子との間に直列に接続され、ゲート端子が前記入力端子と前記第1の電源端子とにそれぞれ接続されたN型の第11及び第12のトランジスタと、前記第2のノードと前記第2の電源端子との間に直列に接続され、ゲート端子が前記インバータの出力と前記第1の電源端子にそれぞれ接続されたN型の第13及び第14のトランジスタを備えたバッファを含む半導体装置。前記第1の論理ゲートは、前記第1のノードと前記第2の電源端子との間に、前記第7のトランジスタと直列に接続され、ゲート端子が前記第2の電源端子に接続されたN型の第15のトランジスタをさらに含み、前記第2の論理ゲートは、前記第1の電源端子と前記第2のノードの間に、前記第10のトランジスタと直列に接続され、ゲート端子が前記第1の電源端子に接続されたP型の第16のトランジスタをさらに含む、請求項18記載の半導体装置。前記第1の論理ゲートは、前記第1のノードと前記第2の電源端子との間に、前記第7のトランジスタと直列に接続され、ゲート端子が前記第1の電源端子に接続されたN型の第15のトランジスタをさらに含み、前記第2の論理ゲートは、前記第1の電源端子と前記第2のノードとの間に、前記第10のトランジスタと直列に接続され、ゲート端子が前記第2の電源端子に接続されたP型の第16のトランジスタをさらに含む、請求項18記載の半導体装置。以下に関連技術の分析を与える。上記特許文献等に開示されたスリーステートバッファトライステートバッファにおいては、PMOSトランジスタとNMOSトランジスタの各ゲートに接続する回路構成や接続構成が互いに異なる。このため、PMOSトランジスタのゲートに接続する信号経路とNMOSトランジスタのゲートに接続する信号経路の例えば伝搬特性等に違いが生じ、スキュー差が生じたり、あるいは、電源電圧、周囲温度、製造プロセスばらつき等によりジッタ差が生じたりする、という問題がある。上記問題点の少なくとも1つを解消するため、本発明によれば、概略以下の構成とされるただし、以下に制限されない。本発明によれば、第1及び第2の電源電圧をそれぞれ有する第1及び第2の電源端子間に直列に接続され、接続点をバッファの出力ノードとする第1及び第2の出力トランジスタと、前記第1の出力トランジスタのゲート端子に結合する第1のノードと、前記第2の出力トランジスタのゲート端子に結合する第2のノードと、第1及び第2の信号を入力として受け、前記第1のノードに供給する第3の信号を生成する第1の信号生成回路と、前記第1及び第2の信号を入力として受け、前記第2のノードに供給する第4の信号を生成する第2の信号生成回路と、を備え、前記第1及び第2の出力トランジスタは、前記第2の信号が所定の論理値のときに、前記第1の信号の論理値に応じて、一方が導通し、他方が非導通となり、前記バッファの出力を高電位又は低電位とし、前記第2の信号が前記所定の論理値と異なる論理値のときに、ともに非導通状態となり、前記バッファの出力をハイインピーダンス状態とし、前記第1の信号生成回路は、前記第1のノードに出力ノードが接続し、少なくとも2つの入力ノードを備え、前記第3の信号を生成する第1の論理ゲートを含み、前記第2の信号生成回路は、前記第2のノードに出力ノードが接続し、少なくとも2つの入力ノードを備え、前記第4の信号を生成する第2の論理ゲートを含み、前記第1の論理ゲートに含まれるトランジスタの個数を、前記第2の論理ゲートに含まれるトランジスタの個数と同一としてなるバッファを備えた、半導体装置が提供される。本発明によれば、スリーステートバッファの出力段の第1、第2の出力トランジスタのゲート端子の経路上の相違を解消し、アクセス特性を向上することができる。実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。図1は、好ましい形態の1つを説明する図である。好ましい形態の1つによれば、半導体装置は、第1及び第2の電源電圧をそれぞれ有する第1及び第2の電源端子VDD、VSS間に直列に接続され、接続点をバッファの出力ノードとする第1及び第2の出力トランジスタPMOSトランジスタ101、NMOSトランジスタ102と、前記第1の出力トランジスタ101のゲート端子に結合カップリングする第1のノードと、前記第2の出力トランジスタ102のゲート端子に結合カップリングする第2のノードと、第1及び第2の信号INB、OEが供給され、前記第1のノードに供給する第3の信号PBを生成する第1の信号生成回路21と、前記第1及び第2の信号INB、OEが供給され、前記第2のノードに供給する第4の信号NBを生成する第2の信号生成回路22と、を備え、前記第1及び第2のトランジスタ101、102は、前記第2の信号OEが第1の論理値のときに、ともにオフ状態となり、出力はハイインピーダンス状態となり、前記第2の信号OEが第2の論理値のときに、第1の信号INBの論理値に応じて、一方が導通し、他方が非導通となり、出力は、第1の電源電圧VDDに対応するHigh電位、又は第2の電源電圧VSSに対応するLow電位となる、スリーステートバッファを備えている。第1の信号生成回路21は、前記第1のノードに出力ノードが接続し、少なくとも2つの入力ノードA、Bを備え、前記第3の信号PBを生成する第1の論理ゲート第1ゲート201を含む。第2の信号生成回路22は、前記第2のノードに出力ノードが接続し、少なくとも2つの入力ノードC、Dを備え、前記第4の信号NBを生成する第2の論理ゲート第2ゲート202を含む。第1の論理ゲート201を構成する複数のトランジスタの数は、第2の論理ゲート202を構成する複数のトランジスタの数と同一である。好ましい形態の1つによれば、前記第1及び第2の論理ゲート図1の201、202、図2の111、112、又は図4の115、116は、同一の論理ゲートである。好ましい形態の1つによれば、前記第1及び第2の信号生成回路21、22のそれぞれは、更に、対応する前記第1及び第2の論理ゲート図2の111、112、又は図4の115、116に信号を供給する第3及び第4の論理ゲート図2の113、114、又は図4の117、118を含む。好ましい形態の1つによれば、前記第1乃至第4の論理ゲートは、ともにNANDゲートである。好ましい形態の1つによれば、前記第1及び第2の信号は、入力端子に入力される信号をインバータ図2の104で反転した信号INBと、制御端子に入力され、第1の論理値のときに出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号OEである。前記第1の論理ゲート図2の111の第1の入力ノードAには、前記第3の論理ゲート図2の113の出力ノードが接続し、前記第1の論理ゲート111の第2の入力ノードBには、前記第2の信号OEが供給され、前記第2の論理ゲート112の第1の入力ノードCには、前記第4の論理ゲート114の出力ノードが接続し、第2の論理ゲート112の第2の入力ノードDには、高電位Highの信号が供給され、前記第3の論理ゲート113の第1の入力ノードEには、前記第1の信号INBが供給され、第3の論理ゲート113の第2の入力ノードFには、高電位の信号が供給され、前記第4の論理ゲート114の第1の入力ノードGには、前記第1の信号INBが供給され、前記第4の論理ゲート114の第2の入力ノードHには、前記第2の信号OEが供給される。あるいは、前記第1乃至第4の論理ゲートは、NOR回路である。入力端子に入力される信号を第1のインバータ図4の104で反転した信号INBを第1の信号として入力し、制御端子に入力され、第1の論理値のときに出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号を第2のインバータ105で反転した信号OEBを第2の信号として入力する。前記第1の論理ゲート図4の115の第1の入力ノードAには、低電位の信号が供給され、前記第1の論理ゲート115の第2の入力ノードBには前記第3の論理ゲート図4の117の出力ノードが接続し、前記第2の論理ゲート図4の116の第1の入力ノードCには、前記第2の信号OEBが供給され、前記第2の論理ゲート図4の116の第2の入力ノードDには、前記第4の論理ゲート図4の118の出力ノードが接続し、前記第3の論理ゲート図4の117の第1の入力ノードEには、前記第2の信号OEBが供給され、第3の論理ゲート117の第2入力ノードFには、前記第1の信号INBが供給され、前記第4の論理ゲート図4の118の第1の入力ノードGには、低電位の信号が供給され、前記第4の論理ゲート118の第2の入力ノードHには、前記第1の信号INBが供給される。あるいは、好ましい形態の一つによれば、前記第1の論理ゲート図1の201と第2の論理ゲート図1の202は異なる論理ゲートであってもよい。例えば、前記第1の論理ゲート図6の121Bは、前記第1の入力ノードが入力端子INに接続され、入力信号を前記第1の信号として入力し、前記第2の入力ノードが制御端子OEに接続され、第1の論理値のときに出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号を前記第2の信号として入力する。前記第1の論理ゲート図6の121Bは、前記第1の電源端子VDDと前記第1のノードPBの間に直列に接続され、ゲート端子が第2の電源端子VSSと前記第1の入力ノードINにそれぞれ接続された、第1導電型の第1及び第2のMOSトランジスタ1:MP0、2:MP2と、前記第1の電源端子VDDと前記第1のノードPBの間に直列に接続され、ゲート端子が第2の電源端子VSSと、前記第2の入力ノードOEにそれぞれ接続された、第1導電型の第3及び第4のトランジスタ3:MP1、4:MP3と、前記第1のノードPBと前記第2の電源端子VSSの間に直列に接続され、ゲート端子が前記第1の入力ノードINと前記第2の入力ノードOEにそれぞれ接続された第2導電型の第5及び第6のMOSトランジスタ5:MN0、6:MN2と、前記第1のノードPBと前記第2の電源端子VSSとの間に接続され、ゲート端子が第2の電源端子VSSに接続された第2導電型の第7のMOSトランジスタ7:MN1とを含む。前記第2の論理ゲート図6の122Bは、前記第1の入力ノードが、前記入力端子INに接続され、入力信号を前記第1の信号として入力し、前記第2の入力ノードが、前記制御端子にインバータ105を介して接続され、第1の論理値のときに出力を許可し、第2の論理値のときに出力をハイインピーダンス状態に制御する制御信号をインバータで反転した信号OEBを前記第2の信号として入力する。前記第2の論理ゲート図6の122Bは、前記第1の電源端子VDDと前記第2のノードNBとの間に直列に接続され、ゲート端子が前記第2の入力ノードOEBと前記第1の入力ノードINにそれぞれ接続された第1導電型の第8及び第9のMOSトランジスタ8:MP4、9:MP6と、前記第1の電源端子VDDと前記第2のノードNBの間に接続され、ゲート端子が第1の電源端子VDDに接続された第1導電型の第10のMOSトランジスタ10:MP7と、前記第2のノードNBと第2の電源端子VSSとの間に直列に接続され、ゲート端子が前記第1の入力ノードINと前記第1の電源端子VDDに接続された第2導電型の第11及び第12のMOSトランジスタ11:MN4、12:MN6と、前記第2のノードNBと前記第2の電源端子VSSとの間に直列に接続され、ゲート端子が前記第2の入力ノードOEBと前記第1の電源端子VDDにそれぞれ接続された第2導電型の第13及び第14のMOSトランジスタ13:MN5、14:MN6を含む。あるいは、好ましい形態の一つによれば、前記第1の論理ゲート図5の121Aは、前記第1のノードPBと前記第2の電源端子VSSとの間に、前記第7のMOSトランジスタ7:MN1と直列に接続され、ゲート端子が前記第2の電源端子VSSに接続された第2導電型の第15のMOSトランジスタ15:MN3を含み、前記第2の論理ゲート図5の122Aは、前記第1の電源端子VDDと前記第2のノードNBの間に、前記第10のMOSトランジスタ10:MP7と直列に接続され、ゲート端子が前記第1の電源端子VSSに接続された第1導電型の第16のMOSトランジスタ16:MP5を含む構成としてもよい。あるいは、前記第1の論理ゲート図7の121Cは、前前記第1のノードPBと前記第2の電源端子VSSとの間に、前記第7のMOSトランジスタMN1:7と直列に接続され、ゲート端子が前記第1の電源端子VDDに接続された第2導電型の第15のMOSトランジスタ15:MN3を含み、前記第1の論理ゲート図7の122Cは、前記第1の電源端子VDDと前記第2のノードNBの間に、前記第10のMOSトランジスタ10:MP7と直列に接続され、ゲート端子が前記第2の電源端子VSSに接続された第1導電型の第16のMOSトランジスタ16:MP5を含む構成としてもよい。以下、いくつかの例示的な実施形態に即して説明する。<実施形態1>図2は、本発明の第1の実施形態のスリーステートバッファの構成を示す図である。図2を参照すると、本実施形態において、電源VDDと出力端子OUT間に接続されたPMOSトランジスタ101のゲートと、出力端子OUTと電源VSS間に接続されたNMOSトランジスタ102のゲートの信号経路は、ともに2段のNAND否定論理積回路111、113、112、114で構成されている。より詳細には、入力信号INをインバータ104で反転した信号INBと、高電位側の第1の電源電圧VDDHigh固定電位を、第1、第2の入力端子E、Fにそれぞれ入力する第3のNAND回路113と、第3のNAND回路113の出力と、出力イネーブル信号OEを第1、第2の入力端子A、Bにそれぞれ入力する第1のNAND回路111と、入力信号INをインバータ104で反転した信号INBと出力イネーブル信号OEを第1、第2の入力端子G、Hにそれぞれ入力する第4のNAND回路114と、第4のNAND回路114の出力と第1の電源電圧VDDHigh固定電位を、第1、第2の入力端子C、Dにそれぞれ入力する第2のNAND回路112と、を備え、第1、第2のNAND回路111と112の出力がPMOSトランジスタ101、NMOSトランジスタ102のゲートにそれぞれ接続されている。一方の入力にHigh電位を入力する2入力のNAND回路は、他方の入力を反転出力するインバータとして機能する。図2を参照して、本実施形態の動作を説明する。出力イネーブル信号OEがHighの場合、入力信号INがHighのときINBはLow、NAND回路113の出力はHighとなり、NAND回路111の出力はLowとなり、PMOSトランジスタ101が導通オンする。またNAND回路114の出力がHighとなり、このため、NAND回路112の出力はLowとなり、NMOSトランジスタ102は非導通オフとなり、この結果、出力端子OUTはHigh電位電源電圧VDDとなる。同じく、出力イネーブル信号OEがHighの場合、入力信号INがLowのときINBはHigh、NAND回路113の出力はLowとなり、NAND回路111の出力はHighとなり、PMOSトランジスタ101は非導通オフとなる。また、NAND回路114の出力がLowとなり、NAND回路112の出力がHighとなり、NMOSトランジスタ102が導通しオン、出力OUTはLow電位VSSとなる。出力イネーブル信号OEがLowの場合、NAND回路111の出力はHighとなり、PMOSトランジスタ101は非導通オフとなる。また、NAND回路114の出力はHighとなり、このため、NAND回路112の出力はLowとなり、PMOSトランジスタ101、NMOSトランジスタ102はともに非導通オフとなる。このため、出力は、ハイインピーダンス状態となる。入力信号INをインバータ104で反転した信号INBと出力イネーブル信号OEに関して回路構成の違いは無い。図3は、図2の回路ブロック100の構成を示す図である。NAND回路113は、よく知られた標準のNANDセルで構成され、電源VDDにソースが共通に接続され、入力信号INBと電源VDDをゲート端子にそれぞれ入力し、ドレインが出力に共通に接続されたPMOSトランジスタMP0、MP1と、PMOSトランジスタMP0、MP1の共通ドレインとVSS間に直列に接続され、ゲート端子に2つの入力信号をそれぞれ入力するNMOSトランジスタMN0、MN1を備えている。他のNAND回路111、112、114も同様のトランジスタ構成とされる。図3の回路動作を説明する。出力イネーブル信号OEをHighとし、入力信号INの反転信号INBがHighの時は、NAND回路113のNMOSトランジスタMN0が導通オンし、ノードAをLow電位とし、NAND回路112のPMOSトランジスタMP2が導通オンし、PBにHighが出力され、PMOSトランジスタ101図2を非導通オフとする。またNAND回路114のNMOSトランジスタMN4が導通オンし、ノードCをLowとし、NAND回路112のPMOSトランジスタMP6が導通オンし、NBにHighを出力し、NMOSトランジスタ102図2が導通オンし、出力端子OUTをLowとする。INBがLowの時は、NAND回路113のPMOSトランジスタMP0が導通オンし、ノードN1をHigh電位とし、NAND回路111のNMOSトランジスタMN2をオンし、PBをLow電位とし、PMOSトランジスタ101図2を導通オンとし、また、NAND回路114のPMOSトランジスタMP4が導通オンし、ノードN2をHighとし、NAND回路112のNMOSトランジスタMN6を導通オンとし、NBにLowを出力し、NMOSトランジスタ102図2が非導通オフとなり、出力OUTをHigh電位とする。出力イネーブル信号OEがLowのときは、NAND回路111のPMOSトランジスタMP3が導通オンし、PBをHighとする。NAND回路114のPMOSトランジスタMP5が導通オンし、ノードCをHigh電位として、NMOSトランジスタMN6を導通オンし、NBをLowとする。これにより、図2のPMOSトランジスタ101を非導通オフとなり、図2のNMOSトランジスタ102も非導通オフとなる。ドレインから見える接合容量は、PMOSトランジスタ101のゲート端子側の経路、NMOSトランジスタ102のゲート端子側の経路とも、1段目のNAND回路113、114、2段目のNAND回路111、112とも、PMOSトランジスタ2並列NMOSトランジスタ1並列と等しい。このように、PMOSトランジスタ101のゲート端子側の経路、NMOSトランジスタ102のゲート端子側の経路とも同じ構成のMOSトランジスタを経由しており、スキュー差やジッタ差のない精度の高いアクセス特性を得ることができる。<実施形態2>図4は、本発明の第2の実施形態の構成を示す図である。PMOSトランジスタ101のゲートとNMOSトランジスタ102のゲートの経路とも、NOR否定論理和回路2段で構成されている。図4を参照すると、入力信号INをインバータ104で反転した信号INBと、出力イネーブル信号OEをインバータ105で反転した信号OEBを第1、第2の入力端子E、Fにそれぞれ入力する第3のNOR回路117と、第2の電源電圧VSSLow固定電位とNOR回路117の出力信号を第1、第2の入力端子A、Bにそれぞれ入力する第1のNOR回路115と、第2の電源電圧VSSLow固定電位と、入力信号INをインバータ104で反転した信号INBを第1、第2の入力端子G、Hにそれぞれ入力する第4のNOR回路118と、出力イネーブル信号OEをインバータ105で反転した信号OEBと第4のNOR回路118の出力を第1、第2の入力端子C、Dにそれぞれ入力する第2のNOR回路116とを備え、第1、第2のNOR回路115、116の出力は、PMOSトランジスタ101のゲートとNMOSトランジスタ102のゲートにそれぞれ接続されている。なお、一方の入力にLow電位を入力する2入力のNOR回路115、118は、他方の入力を反転出力するインバータとして機能する。本実施形態において、信号INBとOEBに関して回路構成の違いは無い。図4を参照して、本実施形態の動作を説明する。出力イネーブル信号OEがHighの場合、入力信号INがHighのときINBはLow、NOR回路117の出力はHighとなり、NOR回路115の出力はLowとなり、PMOSトランジスタ101が導通する。またNOR回路118の出力はHighとなり、NOR回路116の出力はLowとなり、NMOSトランジスタ102が非導通となり、出力OUTはHigh電位電源電圧VDDとなる。出力イネーブル信号OEがHighの場合、入力信号INがLowのときINBはHigh、NOR回路117の出力はLowとなり、NOR回路115の出力はHighとなり、PMOSトランジスタ101が非導通となり、NOR回路118の出力がLowとなり、NOR回路116の出力がHighとなり、NMOSトランジスタ102が導通し、出力OUTはLow電位VSSとなる。出力イネーブル信号OEがLowの場合、OEBはHighとなり、NOR回路116の出力はLow、NOR回路117の出力はLow、NOR回路115の出力はHighとなり、PMOSトランジスタ101、NMOSトランジスタ102はともに非導通となり、出力OUTはハイインピーダンス状態となる。また、実施形態1、2では、PMOSトランジスタ101、NMOSトランジスタ102のゲート端子の経路に設けられた回路としてNANDゲート、NORゲート2段の構成を示したが、複合ゲート等、任意の論理ゲートであっても、PMOSトランジスタ101のゲート端子の経路、及びNMOSトランジスタ102のゲート端子の経路とも、同種の論理ゲート2段で構成すれば同様な効果を得ることができる。上記実施形態1、2では、PMOSトランジスタ101のゲート端子の経路、及びNMOSトランジスタ102のゲート端子の経路とも、同一の論理ゲート2段の構成としたが、以下の実施形態3等に説明するように、かかる構成に限定されるものでないことは勿論である。<実施形態3>図5は、本発明の第3の実施形態の構成を示す図である。本実施形態においては、NANDゲートとNORゲートを同一形状とすることで、PMOSトランジスタ101とNMOSトランジスタ102のゲート入力の構成の違いを解消している。図5を参照すると、NANDゲート121Aは、第1の電源VDDと第1のノードPBの間に直列に接続され、ゲート端子が第2の電源VSSとINにそれぞれ接続されたP型の第1及び第2のMOSトランジスタ1:MP0、2:MP2と、第1の電源VDDと第1のノードPBの間に直列に接続され、ゲート端子がVSSとOEにそれぞれ接続されたP型の第3及び第4のトランジスタ3:MP1,4:MP3と、第1のノードPBと第2の電源VSSの間に直列に接続され、ゲート端子がINとOEにそれぞれ接続されたN型の第5及び第6のMOSトランジスタ5:MN0,6:MN2と、前記第1のノードPBと第2の電源VSSとの間に直列に接続され、ゲート端子が第2の電源VSSにともに接続されたN型の第7及び第15のMOSトランジスタ7:MN1、15:MN3と、を含む。NORゲート122Aは、第1の電源VDDと第2のノードNBの間に直列に接続され、ゲート端子がOEBとINにそれぞれ接続されたP型の第8及び第9のMOSトランジスタ8:MP4、9:MP6と、第1の電源VDDと前記第2のノードNBの間に直列に接続され、ゲート端子が第1の電源VDDに接続されたP型の第16及び第10のMOSトランジスタ16:MP5、10:MP7と、前記第2のノードNBと第2の電源VSSの間に直列に接続され、ゲート端子がINと第1の電源VDDに接続されたN型の第11及び第12のMOSトランジスタ11:MN4、12:MN6と、第2のノードNBと第2の電源VSS間に直列に接続され、ゲート端子がOEBと第1の電源VDDにそれぞれ接続されたN型の第13及び第14のMOSトランジスタ13:MN5、14:MN7を含む。なお、図5において、P型の第1及び第2のMOSトランジスタ1:MP0、2:MP2において、1:MP0は、トランジスタの通番が1、P型MOSトランジスタMP0に対応することを表し、2:MP2は、トランジスタの通番が2、P型MOSトランジスタMP2に対応することを表している。出力イネーブル信号OEがHighの場合、入力信号INがHighのとき、NANDゲート121Aにおいて、NMOSトランジスタMN0が導通し、PMOSトランジスタMP2、MP3は非導通となり、PBはLowとなり、PMOSトランジスタ102が導通オンし、NORゲート122Aにおいて、PMOSトランジスタMP4が導通オンし、PMOSトランジスタMP6は非導通オフとなり、MN4が導通オンし、NBはLowとなり、NMOSトランジスタ102は非導通オフとなり、OUTはHighとなる。出力イネーブル信号OEがHighの場合、入力信号INがLowのとき、NANDゲート121Aにおいて、PMOSトランジスタMP2が導通オンし、NMOSトランジスタMN0は非導通オフとなり、PBはHighとなり、PMOSトランジスタ102が非導通オフとなる。NORゲート122Aにおいて、PMOSトランジスタMP4が導通オンし、PMOSトランジスタMP6が導通オンし、NMOSトランジスタMN4が非導通オフとなり、NBはHighとなり、NMOSトランジスタ102は導通オンし、OUTはLowとなる。出力イネーブル信号OEがLowの場合、NANDゲート121Aにおいて、PMOSトランジスタMP3が導通オンし、PBはHighとなりPMOSトランジスタ102が非導通オフとなる。NORゲート122Aにおいて、NMOSトランジスタMN5が導通オンし、NBはLowhとなり、NMOSトランジスタ102は非導通オフとなり、OUTはハイインピーダンス状態となる。ドレインから見える接合容量は、PMOSトランジスタ101のゲート端子の経路、NMOSトランジスタ102のゲート端子の経路とも、PMOSトランジスタ2並列NMOSトランジスタ2並列であり、レイアウトも同一形状とすることができることから、寄生負荷の違いは生じない。<実施形態3の変形例1>図6は、図5の第3の実施形態の第1の変形例を示す図である。図6に示すように、この変形例では、図5において、NMOSトランジスタMN3第5のトランジスタ、及びPMOSトランジスタMP5第16のトランジスタを不要とした構成としている。図6のNMOSトランジスタMN3、PMOSトランジスタMP5を削除し、NANDゲート121Bにおいて、NMOSトランジスタMN1第7のMOSトランジスタのドレインとソースをPBと第2の電源VSSに接続し、NORゲート122Bにおいて、PMOSトランジスタMP7第10のMOSトランジスタのソースとドレインを第1の電源VDDとNBに接続している。<実施形態3の変形例2>図7は、図4の第3の実施形態のさらに別の変形例を示す図である。図4のNMOSトランジスタMN3のゲート端子を第1の電源VDDに接続し、PMOSトランジスタMP5のゲート端子を第2の電源VSSに接続したものである。出力イネーブル信号OEがHighの時、PMOSトランジスタ101のゲート端子に接続するNANDゲート121Cにおいて、PMOSトランジスタMP1、MP3はオン、オフの縦積みであるのに対し、NMOSトランジスタ102のゲート端子に接続するNORゲート122Cにおいて、PMOSトランジスタMP5、MP7もオン、オフの縦積みとなり、互いに等しい。またNMOSトランジスタ102のゲート端子に接続するNORゲート122Cにおいて、NMOSトランジスタMN5、MN7はオフ、オンの縦積みであるのに対して、PMOSトランジスタ101のゲート端子に接続するNANDゲート121Cにおいて、NMOSトランジスタMN1、MN3もオフ、オンの縦積みとなり、互いに等しい。このように、本変形例によれば、第1のノードPBから見える寄生負荷の種類と第2のノードNBから見える寄生負荷の種類は等しくなる。<実施形態4>図8は、本発明の第4の実施形態を説明する図である。本実施形態は、図1の構成の第1、第2の信号生成回路21、22を用いて、外部端子のスルーレートを制御する回路を構成している。図8に示した構成は、抵抗を可変させ、スルーレートを調整する回路である。スルーレート回路130をii≧2個備え、半導体装置の外部へ外部端子データ端子を駆動する駆動電流を制御する。第3の信号PB、第4の信号NBは、スルーレート回路130に入力され、第3の信号PBは、NAND回路131、132、インバータ133、第2電源端子VSS側に可変抵抗135を備えたインバータ134を介してPMOSトランジスタ101に接続され、第4の信号NBは、NAND回路141、142、インバータ143、電源端子VDD側に可変抵抗145を備えたインバータ144を介してNMOSトランジスタ102に接続され、PMOSトランジスタ101とNMOSトランジスタ102のドレインが外部端子に接続されている。選択信号がHighのとき、NAND回路132、141はインバータとして機能し、PMOSトランジスタ101のゲート端子側の経路のNAND回路131、132、インバータ133、134、NMOSトランジスタ102のゲート端子側の経路のNAND回路141、142、インバータ143、144は、それぞれ4段のインバータとして機能する。選択信号1をLowとすると、PMOSトランジスタ101のゲート端子はHighとなり、NMOSトランジスタ102のゲート端子はLowとなり、PMOSトランジスタ101、NMOSトランジスタ102はともに非導通状態オフ状態となる。選択信号1から選択信号iのうちいずれか1つ又は全てをHighとすることで、スルーレート回路130~130iのうち1つ乃至i個全てが選択される。図8の構成は、DDRDoubleDataRateSDRAMSynchronousDynamicRandomAccessMemory等のZQキャリブレーションによるインピーダンス調整に用いられるZQキャリブレーションはJEDECJointElectronDeviceEnginneringCouncil仕様のJESD79-3DDR3SDRAMセクション5.5等が参照される。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"