基板上のメモリセル領域内に設けられた第1活性領域と、前記第1活性領域と素子分離により分離され、前記第1活性領域内よりも前記メモリセル領域の中心に近い位置に設けられた第2活性領域と、前記第1活性領域を横断する第1ゲート電極と、前記第1ゲート電極と離間し、前記第1活性領域および前記第2活性領域を横断する第2ゲート電極と、前記第1活性領域で、前記第1ゲート電極と前記第2ゲート電極との間の第1ドレイン部と、前記第2活性領域で、前記第2ゲート電極の前記第1ドレイン部側の第2ドレイン部と、前記第1ドレイン部と前記第2ドレイン部とを接続する第1配線と、前記第1ゲート電極および前記第2ゲート電極と離間し、端部が前記第1ゲート電極の前記第2活性領域側の端部と対向する第3ゲート電極と、前記第2ドレイン部と前記第3ゲート電極とを接続する第2配線とを備え、前記第3ゲート電極の上面と前記第2配線の上面はほぼ同じ高さに形成されていることを特徴とする半導体装置。前記第3ゲート電極の前記第1ゲート電極に対向する端部が、前記第2活性領域の前記第1ゲート電極に対向する端部よりも前記第1ゲート電極から後退していることを特徴とする請求項1に記載の半導体装置。前記第1配線および前記第2配線は、同一の層で形成されていることを特徴とする請求項1又は2に記載の半導体装置。上述した半導体装置において、ゲート2aとゲート2bとの間には、コンタクト4cが配置されている。このため、ゲート2aとゲート2bとの間隔t1を縮小することが困難であった。本発明は上記課題を解決するためになされたもので、メモリセル領域内の2本のゲートに挟まれた部分に配線が設けられた半導体装置において、メモリセル領域の面積を減少させることを目的とする。本発明に係る半導体装置は、基板上のメモリセル領域内に設けられた第1活性領域と、前記第1活性領域と素子分離により分離され、前記第1活性領域内よりも前記メモリセル領域の中心に近い位置に設けられた第2活性領域と、前記第1活性領域を横断する第1ゲート電極と、前記第1ゲート電極と離間し、前記第1活性領域および前記第2活性領域を横断する第2ゲート電極と、前記第1活性領域で、前記第1ゲート電極と前記第2ゲート電極との間の第1ドレイン部と、前記第2活性領域で、前記第2ゲート電極の前記第1ドレイン部側の第2ドレイン部と、前記第1ドレイン部と前記第2ドレイン部とを接続する第1配線と、前記第1ゲート電極および前記第2ゲート電極と離間し、端部が前記第1ゲート電極の前記第2活性領域側の端部と対向する第3ゲート電極と、前記第2ドレイン部と前記第3ゲート電極とを接続する第2配線とを備え、前記第3ゲート電極の上面と前記第2配線の上面はほぼ同じ高さに形成されていることを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。本発明によれば、メモリセル領域内の2本のゲートに挟まれた部分に配線が設けられた半導体装置において、上記配線をそれよりも上層の配線と接続するためのコンタクトを設けない構造とすることにより、メモリセルの面積を減少させることができる。以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。実施の形態1.本実施の形態に係る半導体装置の平面図を図1aに示す。この半導体装置は、1ビットが6個のトランジスタで構成された、CMOSのスタティックランダムアクセスメモリStaticRandomAccessMemory;以下、SRAMというである。このSRAMの1ビットのメモリセルは、メモリセル領域Cの内側に配置されている。この領域の中心点Eを点対称の中心として、各素子が配置されている。以下、点対称である部分については、説明を簡略化ないし省略する。メモリセル領域Cは、N型トランジスタが配置されたN型チャネル領域以下、Nch領域というと、P型トランジスタが配置されたP型チャネル領域以下、Pch領域というとを有している。メモリセル領域Cの中央部には、Pch領域が設けられている。その両側には、Nch領域が設けられている。Nch領域に活性領域1a、1dが設けられ、Pch領域に活性領域1b、1cが設けられている。活性領域1aと分離され、活性領域1aよりもメモリセル領域Cの中心に近い位置に、活性領域1bが設けられている。活性領域1aを横断するように、ゲート2aが設けられている。活性領域1aとゲート2aとにより、アクセストランジスタ6が構成されている。ゲート2aと離間して、活性領域1a、活性領域1bを横断するように、ゲート2bが設けられている。活性領域1aとゲート2bとにより、ドライブトランジスタ7が構成されている。活性領域1bとゲート2bにより、ロードトランジスタ8が構成されている。活性領域1c、活性領域1dを横断するように、ゲート2cが設けられている。ゲート2cの左端部は、ゲート2aの右端部と対向し、活性領域1bの左端部よりも、ゲート2aから後退するように設けられている。活性領域1aと活性領域1bとを接続するように、ローカル配線3aが設けられている。活性領域1bとゲート2cとを接続するように、ローカル配線3dが設けられている。ローカル配線3dは、ローカル配線3aの長手方向と所定角度45°程度をなしている。活性領域1aで、ゲート2aとゲート2bとの間に、ドレインD1が設けられている。活性領域1bで、ゲート2bのドレインD1側の側面に接する位置に、ドレインD2が設けられている。活性領域1dで、ゲート2cとゲート2dの間に、ドレインD4が設けられている。活性領域1cで、ゲート2cのドレインD4側に、ドレインD3が設けられている。活性領域1aで、ゲート2aを挟んでローカル配線3aと反対側の位置に、コンタクト4bが設けられている。コンタクト4bを覆うように、配線5bが設けられている。活性領域1aで、ゲート2bを挟んでローカル配線3aと反対側の位置に、コンタクト4dが設けられている。コンタクト4dを覆うように、配線5dが設けられている。活性領域1bで、ゲート2bを挟んでローカル配線3aと反対側の位置に、コンタクト4eが設けられている。コンタクト4eを覆うように、配線5eが設けられている。図1aに示したA-A’方向の断面図を、図1bに示す。シリコン基板11の表面に、活性領域1a~1dが設けられている。それぞれの活性領域は、素子分離12により分離されている。シリコン基板11の上に、シリコン窒化膜からなるライナー膜13が設けられている。その上に、シリコン酸化膜からなる第1層間絶縁膜14が設けられている。ライナー膜13、第1層間絶縁膜14の中に、ローカル配線3a、3dが設けられている。ローカル配線3aは、ドレインD1活性領域1aとドレインD2活性領域1bを接続している。ローカル配線3dは、ドレインD3活性領域1cとドレインD4活性領域1dとを接続している。第1層間絶縁膜14、ローカル配線3a、3dの上に、シリコン酸化膜からなる第2層間絶縁膜15が設けられている。図1aに示したB-B’方向の断面図を、図1cに示す。素子分離12の上にゲート2cが設けられ、活性領域1bの上にゲート2bが設けられている。第1層間絶縁膜14は、ゲート2b、2cとほぼ同じ高さに形成されている。ライナー膜13、第1層間絶縁膜14の中にローカル配線3dが設けられている。ローカル配線3dの側面は、ゲート2cの側面と接触している。ローカル配線3dの底面は、ドレインD2活性領域1bと接触している。つまり、ローカル配線3dは、ゲート2cとドレインD2とを接続している。第2層間絶縁膜15、第1層間絶縁膜14、ライナー膜13を貫通するように、コンタクト4eが設けられている。コンタクト4eの底面は、活性領域1bに接続されている。コンタクト4eの上には、配線5eが設けられている。本実施の形態では、図1bに示したように、ドレインD1活性領域1a、とドレインD2活性領域1bとが、ローカル配線3aにより接続された構造とした。つまり、ゲート2aとゲート2bとの間には、ローカル配線3aよりも上層の配線と接続するためのコンタクトが設けられていない。これにより、ゲート2aとゲート2bとの間隔t1を、従来技術と比較して小さくすることができる。従って、メモリセルの短辺方向の寸法を小さくすることができる。本実施の形態では、短辺方向の寸法を、約13縮小することができる。また、前述したように、ゲート2cの左端部が、活性領域1bの左端部よりも、ゲート2aから後退した構造とした。そして、ローカル配線3dをローカル配線3aの長手方向に対して斜め方向に配置し、ドレインD2活性領域1bとゲート2cとを接続した構造とした。このような構造とすることにより、ゲート2aとゲート2cとの間隔t2を一定としたまま、ゲート2aを右側にシフトさせることができる。すなわち、ゲート2aをメモリセル領域Cの中心に向かってシフトさせることができる。従って、メモリセル領域Cの長辺方向の寸法を小さくすることができる。本実施の形態では、長辺方向の寸法を約8縮小することができる。上述したように、図1に示した構造とするにより、メモリセルの短辺方向の寸法を約13縮小することができる。また、メモリセルの長辺方向の寸法を約8縮小することができる。従って、メモリセルの短辺方向、長辺方向の寸法を共に縮小させることにより、セル面積を約20低減させることができる。次に、図1に示した半導体装置の製造方法について、図2~図4を参照しながら説明する。これらの図のaは、図1aに対応する部分の平面図である。また、これらの図のb、cは、それぞれ図1b、cに対応する部分の断面図である。まず、シリコン基板の表面を選択的にエッチングして、トレンチを形成する。次に、トレンチの内部をシリコン酸化膜で埋め込み、素子分離を形成する。次に、シリコン基板の主面に、不純物を選択的に打ち込む。その結果、図2aに示すように、Nch領域に活性領域1a、1dが形成される。また、Pch領域に活性領域1b、1cが形成される。活性領域1bは、活性領域1aと素子分離により分離され、活性領域1aよりもメモリセル領域Cの中心点Eに近い位置に形成されている。このとき、図2bに示すように、活性領域1a~1dは、素子分離12により分離されている。また、図2cに示すように、シリコン基板11の主面に活性領域1b、および素子分離12が形成されている。次に、図2aに示した活性領域1a~1dを横断するようにゲートを形成する。次に、ゲートの表面、活性領域1a~1dの表面に、ニッケルシリサイドNiSiを形成する。この結果、図3に示すように、ゲート2a~2dが形成される。活性領域1aを横断するように、ゲート2aが形成されている。ゲート2aと離間し、活性領域1a、活性領域1bを横断するように、ゲート2bが形成されている。ゲート2cの左端部はゲート2aの右端部と対向し、活性領域1bの左端部よりもゲート2aから後退するように形成されている。次に、不純物のイオン注入および熱処理を行う。この結果、図3aに示すように、活性領域1aで、ゲート2aとゲート2bの間に、ドレインD1が形成される。また、活性領域1bで、ゲート2bのドレインD1側の側面に接する位置に、ドレインD2が形成される。次に、図3b、cに示したシリコン基板11の上に、シリコン窒化膜からなるライナー膜を30nm程度の膜厚で形成する。次に、ライナー膜の上に、シリコン酸化膜からなる第1層間絶縁膜をゲート2a~2dの高さあるいはそれ以上の膜厚で形成する。次に、第1層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタンTiN膜を形成し、その内部をタングステンWにて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタルTaNを用い、その内部を銅Cuにて埋め込んで導電膜を形成しても良い。次に、この導電膜を全面エッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、化学機械研磨ChemicalMechanicalPolishing;以下、CMPというにて溝の外部の導電膜を除去しても良い。この結果、図4に示すように、ライナー膜13、第1層間絶縁膜14の中に、ローカル配線3a~3dが形成される。このとき、図4bに示すように、ローカル配線3aは、ドレインD1活性領域1aとドレインD2活性領域1bとを接続している。このため、ゲート2aとゲート2bとの間には、ローカル配線3aよりも上層の配線と接続するためのコンタクトを形成する必要がない。これにより、ゲート2aとゲート2bとの間隔t1を、従来技術と比較して小さくすることができる。従って、メモリセルの短辺方向の寸法を小さくすることができる。また、図4cに示すように、ローカル配線3dは、ドレインD2活性領域1bとゲート2cとを接続している。このとき、ローカル配線3dは、ローカル配線3aの長手方向に対して斜め方向に配置されている。このような構造とすることにより、ゲート2aとゲート2cとの間隔t2を一定としたまま、ゲート2aを右側にシフトさせることができる。すなわち、ゲート2aをメモリセル領域Cの中心に向かってシフトさせることができる。従って、メモリセル領域Cの長辺方向の寸法を小さくすることができる。次に、図4b、cに示した第1層間絶縁膜14、ローカル配線3a、3dの上に、シリコン酸化膜からなる第2層間絶縁膜を300~400nm程度の膜厚で形成する。次に、この膜の表面をCMPにて平坦化する。次に、第2層間絶縁膜、第1層間絶縁膜14、ライナー膜13を選択的にエッチングして、コンタクトホールを開口する。その内面に、TiNなどのバリアメタル膜を形成し、W膜などの導電膜を埋め込む。次に、コンタクトの外部に形成したバリアメタル膜、導電膜をCMPなどにより除去する。この結果、図5に示すように、コンタクト4a、4b、4d、4e、4f、4g、4i、4jが形成される。次に、図5b、cに示した第2層間絶縁膜15の上に、全面にアルミニウムなどの導電膜を形成する。次に、この導電膜を選択的にエッチングする。この結果、図1aに示すように、コンタクト4a、4b、4d、4e、4f、4g、4i、4jの上に、それぞれ配線5a、5b、5d、5e、5f、5g、5i、5jが形成される。本実施の形態の製造方法によれば、メモリセルの短辺方向の寸法を、約13縮小することができる。また、メモリセルの長辺方向の寸法を、約8縮小することができる。従って、メモリセルの短辺方向、長辺方向の寸法を共に縮小させることにより、セル面積を約20低減させることができる。次に、本実施の形態に示した半導体装置の変形例について説明する。図1aに示した半導体装置の平面図では、ローカル配線3dは、ローカル配線3aの長手方向と所定角度45°程度をなすように配置されていた。しかし、ローカル配線3dは、図6に示すように、L字型の形状などであっても良い。この場合であっても、ローカル配線3dは、ローカル配線3aとゲート2cとを接続することができる。従って、本実施の形態と同一の効果を得ることができる。実施の形態2.本実施の形態に係る半導体装置の平面図を図7aに示す。図7aのA-A’の断面図を図7bに示す。図7aのB-B’の断面図を図7cに示す。ここでは、実施の形態1と異なる点を中心に説明する。図7bに示すように、ライナー膜13の上に、シリコン酸化膜からなる第3層間絶縁膜16が形成されている。ライナー膜13、第3層間絶縁膜16の中に、ローカル配線3a、3dが設けられている。第3層間絶縁膜16の上面と、ローカル配線3a、3dの上面とは、ほぼ同一の高さとなっている。図7cに示すように、ライナー膜13、第3層間絶縁膜16の中に、シェアードコンタクト3bが形成されている。これは、実施の形態1図1cで示したローカル配線3dに相当するものである。第3層間絶縁膜16の上面、シェアードコンタクト3bの上面、コンタクト4eの上面は、ほぼ同一の高さとなっている。図7b、cより、ローカル配線3a、3d、シェアードコンタクト3b、コンタクト4eは、ほぼ同じ高さで形成されている。つまり、これらは同一の層で形成されている。その他の構成については、実施の形態1と同様であるので、説明を省略する。上記構造とすることにより、ローカル配線3a、シェアードコンタクト3b、コンタクト4eを形成するためのリソグラフィを、一回で行うことができる。これにより、全体のマスク層数を減少させることができる。また、工程数を減少させることができる。次に、図7に示した半導体装置の製造方法について、図8を参照しながら説明する。図8aは、図7aに対応する部分の平面図である。また、図8b、cは、それぞれ図7b、cに対応する部分の断面図である。まず、トレンチを形成する工程図2参照から、ゲート2a~2dを形成するまでの工程図3参照を、実施の形態1に示した方法と同様の方法により行う。次に、図3b、cに示したシリコン基板11の上に、実施の形態1と同様に、ライナー膜を形成する。その上に、シリコン酸化膜からなる第3層間絶縁膜を300~400nm程度の膜厚で形成する。次に、第3層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタンTiN膜を形成し、その内部をタングステンWにて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタルTaNを用い、その内部を銅Cuにて埋め込んで導電膜を形成しても良い。次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、CMPにて溝の外部の導電膜を除去しても良い。この結果、図8に示すように、ライナー膜13、第3層間絶縁膜16の中に、ローカル配線3a、3d、シェアードコンタクト3b、コンタクト4eが形成される。本実施の形態の製造方法では、ローカル配線、シェアードコンタクト実施の形態1のローカル配線3dに相当する、コンタクトを同時に形成するようにした。従って、実施の形態1で得られる効果に加えて、実施の形態1よりも工程数を減少させることができる。この後、実施の形態1と同様にして、メタル配線を形成する。この結果、図7に示す構造が得られる。実施の形態3.本実施の形態に係る半導体装置の平面図を図9aに示す。図9aのA-A’の断面図を図9bに示す。図9aのB-B’の断面図を図9cに示す。ここでは、実施の形態1、2と異なる点を中心に説明する。図9aに示すように、ドレインD1活性領域1aとドレインD2活性領域1bとの間に、ローカル配線9aが設けられている。図9bに示すように、ローカル配線9aの一方の側面は活性領域1aと接続され、他方の側面は活性領域1bと接続されている。このようにして、活性領域1aと活性領域1bが、ローカル配線9aにより接続されている。その他の構成については、実施の形態1と同様であるので、説明を省略する。本実施の形態では、ドレインD1とドレインD2の間の素子分離の表面に溝を形成し、その溝にローカル配線を設けた構造とした。これにより、ローカル配線を形成するための層間絶縁膜を設ける必要がない。従って、実施の形態1と比較して、工程数を減少させることができる。次に、図9に示した半導体装置の製造方法について、図10~図12を参照しながら説明する。これらの図のaは、図9aに対応する部分の平面図である。また、これらの図のb、cは、それぞれ図9b、cに対応する部分の断面図である。まず、トレンチを形成する工程、活性領域1a~1dを形成する工程図2参照を、実施の形態1に示した方法と同様の方法により行う。次に、図2bに示した活性領域1aと活性領域1bとの間の素子分離12の表面を、上面から30nm程度の深さで選択的にエッチングして、溝を形成する。次に、溝の内部を埋め込むように、全面にシリコン膜を形成する。次に、シリコン膜に不純物をイオン注入する。次に、シリコン膜をエッチングバックして、溝の外部のシリコン膜を除去する。その結果、図10bに示すように、活性領域1aおよび活性領域1bを接続する配線9aが、素子分離12の表面の溝に形成される。次に、図10b、cに示したシリコン基板11の上に、ゲートを形成する。その結果、図11に示す構造が得られる。配線9aと離間し、活性領域1aを横断するゲート2aが形成されている。ゲート2aおよび配線9aと離間し、配線9aを挟んでゲート2aと反対側に、ゲート2bが形成されている。ゲート2bは、活性領域1aおよび活性領域1bを横断している。ゲート2a、ゲート2b、配線9aと離間して、ゲート2cが形成されている。その左端部は、ゲート2aの右端部と対向し、活性領域1bの左端部よりもゲート2aから後退している。次に、不純物のイオン注入および熱処理を行う。この結果、図12aに示すように、活性領域1aで、ゲート2aとゲート2bとの間に、ドレインD1が形成される。また、活性領域1bで、ゲート2bのドレインD1側に、ドレインD2が形成される。次に、図11b、cに示したシリコン基板11の上に、シリコン窒化膜からなるライナー膜を30nm程度の膜厚で形成する。次に、ライナー膜の上に、シリコン酸化膜からなる第3層間絶縁膜を300~400nm程度の膜厚で形成する。次に、第3層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタンTiN膜を形成し、その内部をタングステンWにて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタルTaNを用い、その内部を銅Cuにて埋め込んで導電膜を形成しても良い。次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、CMPにて溝の外部の導電膜を除去しても良い。この結果、図12cに示すように、ライナー膜13、第3層間絶縁膜16の中に、シェアードコンタクト3b、コンタクト4eが形成される。次に、実施の形態1と同様にして、コンタクト4eの上に、メタル配線を形成する。その結果、図9に示す構造が得られる。本実施の形態の製造方法によれば、ローカル配線を形成するための層間絶縁膜を設ける必要がない。従って、実施の形態1と比較して、工程数を減少させることができる。実施の形態4.本実施の形態に係る半導体装置の平面図を図13aに示す。図13aのA-A’の断面図を図13bに示す。図13aのB-B’の断面図を図13cに示す。ここでは、実施の形態1~3と異なる点を中心に説明する。図13bに示すように、ライナー膜13の上に、シリコン酸化膜からなる第1層間絶縁膜14が形成されている。その上に、シリコン酸化膜からなる第4層間絶縁膜17、第5層間絶縁膜18が積層されている。ライナー膜13、第1層間絶縁膜14の中に、ローカル配線3a、3dが設けられている。第1層間絶縁膜14の上面と、ローカル配線3a、3dの上面とは、ほぼ同一の高さとなっている。図13cに示すように、ライナー膜13、第1層間絶縁膜14、第4層間絶縁膜17の中に、シェアードコンタクト3bが設けられている。シェアードコンタクト3bの上面と、第4層間絶縁膜17の上面とは、ほぼ同一の高さとなっている。ライナー膜13、第1層間絶縁膜14、第4層間絶縁膜17、第5層間絶縁膜18の中に、コンタクト4eが設けられている。コンタクト4eの上面と、第5層間絶縁膜18の上面とは、ほぼ同一の高さとなっている。図13b、cより、ローカル配線3a、シェアードコンタクト3b、コンタクト4eは、いずれも高さが異なっている。つまり、これらは、異なる層で形成されたものである。その他の構成については、実施の形態2と同様であるので、説明を省略する。上記構造のシェアードコンタクト3b、コンタクト4eは、シリコン基板11からの高さが異なる。つまり、これらのコンタクトは、別々のエッチング工程により形成されたものである。これにより、それぞれのエッチング工程において、オーバーエッチング時間を最適化することができる。従って、それぞれのコンタクトを形成する工程を容易に行うことができる。次に、図13に示した半導体装置の製造方法について、図14~図16を参照しながら説明する。これらの図のaは、図13aに対応する部分の平面図である。また、これらの図のb、cは、それぞれ図13b、cに対応する部分の断面図である。まず、トレンチを形成する工程図2参照から、ゲート2a~2dを形成するまでの工程図3参照を、実施の形態1に示した方法と同様の方法により行う。次に、図3b、cに示したシリコン基板11の上に、ライナー膜を形成する。次に、ライナー膜の上に、シリコン酸化膜からなる第1層間絶縁膜をゲート2a~2dの高さあるいはそれ以上の膜厚で形成する。次に、第1層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタンTiN膜を形成し、その内部をタングステンWにて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタルTaNを用い、その内部を銅Cuにて埋め込んで導電膜を形成しても良い。次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、CMPにて溝の外部の導電膜を除去しても良い。この結果、図14bに示すように、ライナー膜13、第1層間絶縁膜14の中に、ローカル配線3a、3dが形成される。次に、図14bに示した第1層間絶縁膜14、ローカル配線3a、3dの上に、シリコン酸化膜からなる第4層間絶縁膜を100~200nm程度の膜厚で形成する。次に、第4層間絶縁膜、第1層間絶縁膜14、ライナー膜13を選択的にエッチングして、溝を形成する。その内面に、W膜などの金属膜を埋め込む。次に、溝の外部に形成した金属膜をCMPなどにより除去する。この結果、図15bに示すように、ライナー膜13、第1層間絶縁膜14、第4層間絶縁膜17の中に、シェアードコンタクト3bが形成される。次に、図15b、cに示した第4層間絶縁膜17の上に、シリコン酸化膜からなる第5層間絶縁膜を200~300nm程度の膜厚で形成する。次に、この膜の表面をCMPで平坦化する。次に、第5層間絶縁膜、第4層間絶縁膜17、第1層間絶縁膜14、ライナー膜13を選択的にエッチングして、コンタクトホールを開口する。その内面に、TiN膜などのバリアメタル膜を形成し、さらに、W膜などの導電膜を埋め込む。次に、コンタクトホールの外部のバリアメタル膜、導電膜をCMPなどにより除去する。この結果、図16に示すように、コンタクト4a、4b、4d、4e、4f、4g、4i、4jが形成される。本実施の形態では、ローカル配線3a、シェアードコンタクト3b、コンタクト4eを形成する際に、それぞれの溝またはホールパターンを形成するエッチング工程を別々に行うことができる。これにより、それぞれのエッチング工程において、オーバーエッチング時間を最適化することができる。この後、実施の形態1と同様にして、メタル配線を形成する。この結果、図13に示す構造が得られる。以上説明した製造方法により、ローカル配線、シェアードコンタクト、コンタクトを形成する際に、それぞれの溝またはホールパターンを形成するエッチング工程において、それぞれの工程でオーバーエッチング時間を最適化することができる。