"保護素子と、前記保護素子に接続するバラスト抵抗と、を備え、前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、前記保護素子内で電流が流れる方向である第1の方向に延伸している複数の第1抵抗素子と、前記第1抵抗素子に並列に接続され、前記第1の方向に延伸している第2抵抗素子と、を有する半導体装置。請求項1に記載の半導体装置において、前記第2抵抗素子は、前記第1抵抗素子と同一直線上を延伸している半導体装置。請求項1又は2に記載の半導体装置において、前記バラスト抵抗を構成する前記複数の抵抗は、それぞれ前記第1抵抗及び前記第2抵抗を有している半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記保護素子はバイポーラトランジスタを有しており、前記第1の方向は、コレクタ、ベース、及びエミッタが並んでいる方向である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記保護素子はMOSトランジスタを有しており、前記第1の方向は、前記MOSトランジスタのチャネル長方向である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記保護素子はサイリスタを有しており、前記第1の方向は、前記サイリスタを構成する複数の拡散層が並んでいる方向である半導体装置。請求項3に記載の半導体装置において、前記複数の第1抵抗素子は、平面形状が互いに同一であり、前記複数の第2抵抗素子は、平面形状が互いに同一である半導体装置。請求項7に記載の半導体装置において、前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、平面形状が互いに同一である半導体装置。請求項3、7、または8のいずれか一項に記載の半導体装置において、前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、同一層に位置している半導体装置。請求項3、7~9のいずれか一項に記載の半導体装置において、前記第1の方向に直角な方向で見た場合、前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、前記保護素子内で電流が流れる部分の内側に位置している半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記第1抵抗素子と前記第2抵抗素子によって一つの抵抗体が形成されており、前記抵抗体の端部以外に接続する入力側コンタクトと、前記抵抗体の第1の端部に接続している第1出力側コンタクトと、前記抵抗体の第2の端部に接続している第2出力側コンタクトと、を備え、前記抵抗体のうち前記入力側コンタクトと前記第1の端部の間の部分が前記第1抵抗素子であり、前記抵抗体のうち前記入力側コンタクトと前記第2の端部の間の部分が前記第2抵抗素子である半導体装置。ESDによる過電流が保護素子に流れた場合、ある一定以上の電流が流れると保護素子が破壊する。この限界の電流を許容電流量と呼ぶことにする。許容電流量は、保護素子及びバラスト抵抗の各々に対して決まる。バラスト抵抗の許容電流量が保護素子の許容電流量よりも小さい場合、保護素子よりも先にバラスト抵抗が壊れることがある。このため、バラスト抵抗の許容電流量を保護素子の許容電流量よりも大きくすることが好ましい。本発明者は、バラスト抵抗の幅を広げることにより許容電流量を大きくすることを検討した。しかしこの場合、バラスト抵抗が大面積化してしまう。こうような背景から、本発明者は、バラスト抵抗の幅を広げることなく、許容電流量を大きくする必要がある、と考えた。本発明によれば、保護素子と、前記保護素子に接続するバラスト抵抗と、を備え、前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、前記保護素子内で電流が流れる方向である第1の方向に延伸している複数の第1抵抗素子と、前記第1抵抗素子に並列に接続され、前記第1の方向に延伸している第2抵抗素子と、を有し、前記第2抵抗素子は、前記第1抵抗素子と同一直線上を延伸している半導体装置が提供される。本発明では、バラスト抵抗を構成する抵抗の少なくとも一つは、第1抵抗素子及び第2抵抗素子を有している。第1抵抗素子及び第2抵抗素子は互いに並列に接続されている。このため、バラスト抵抗の許容電流量を増大させることができる、また第1抵抗素子及び第2抵抗素子は、保護素子内で電流が流れる方向である第1の方向に延伸している。そして第2抵抗素子は、第1抵抗素子と同一直線上に位置しているため、バラスト抵抗の幅は広がらない。従って、本発明によれば、バラスト抵抗の幅を広げることなく、許容電流量を大きくすることができる。本発明によれば、バラスト抵抗の幅を広げることなく、許容電流量を大きくすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図2は、図1のA-A ́断面図である。図3は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子100及びバラスト抵抗200を有している。バラスト抵抗200を構成する抵抗210の少なくとも一つは、第1抵抗212及び第2抵抗214を有している。第1抵抗212は、保護素子100内で電流が流れる方向である第1の方向図1ではX方向に延伸している。第2抵抗214は、第1抵抗212に並列に接続され、第1の方向に延伸している。そして第2抵抗214は、第1抵抗212と同一直線上に位置している。以下、詳細に説明する。図3の回路図に示すように、保護素子100は、入力側が第1配線14を介して配線12に接続されており、出力側が第2配線24を介して配線22に接続している。配線12は、第1端子10を内部回路400に接続する配線であり、配線22は、第2端子20を内部回路400に接続する配線である。すなわち保護素子100は、内部回路400を過電流、過電圧から保護する素子である。そして保護素子100と配線12の間に、バラスト抵抗200が設けられている。図1及び図2に示すように、保護素子100はバイポーラトランジスタであり、コレクタ領域102、ベース領域104、及びエミッタ領域106を備えている。これらの各領域は、基板1、例えばシリコン基板に形成されている。基板1には、図3に示した内部回路400を構成する素子例えばMOSトランジスタも形成されている。コレクタ領域102は第1導電型例えばn型であり、第1導電型の第1ウェル112内に形成されている。ベース領域104は第2導電型例えばp型であり、第2導電型の第2ウェル114内に形成されている。第2ウェル114は、第1ウェル112内に形成されている。エミッタ領域106は第1導電型であり、第2ウェル114内に形成されている。第1の方向X方向は、コレクタ領域102、ベース領域104、及びエミッタ領域106が並んでいる方向であり、保護素子100内において平面視で電流が流れる方向である。平面視で、コレクタ領域102、ベース領域104、及びエミッタ領域106の幅図1におけるY方向の幅は、互いに等しい。保護素子100のコレクタ領域102は、バラスト抵抗200を介して第1端子10に接続しており、エミッタ領域106は第2端子20に接続している。第1端子10は、例えば電源電位が入力される電源パッドであり、第2端子20は、例えば接地電位が入力される接地パッドである。ただし、第1端子10及び第2端子20は、これらに限定されない。バラスト抵抗200は、複数の抵抗210を有している。そして複数の抵抗210それぞれが、互いに異なる配線30を介して、コレクタ領域102に個別に接続している。本実施形態では、複数の抵抗210は、いずれも第1抵抗212及び第2抵抗214を有している。そして同一の抵抗210を構成する第1抵抗212及び第2抵抗214は、第1の方向に沿って並んでおり、かつ同一直線上に位置している。複数の第1抵抗212は互いに平行に配置されており、かつ両端が揃っている。また複数の第2抵抗214は、互いに平行に配置されており、かつ両端が揃っている。図2に示すように、第1抵抗212及び第2抵抗214は、同一層上、詳細には絶縁層からなる素子分離領域2上に位置しており、ポリシリコン膜により形成されている。そして図1及び図2に示すように、複数の第1抵抗212は、互いに平面形状及び厚さが同一であり、また複数の第2抵抗214も、互いに平面形状及び厚さが同一である。本実施形態では、第1抵抗212及び第2抵抗214も、互いに平面形状及び厚さが同一である。なお、本実施形態では、第1抵抗212及び第2抵抗214の平面形状は矩形である。また図1に示すように、図1のY方向第1の方向に直角な方向で見た場合、複数の第1抵抗212及び複数の第2抵抗214は、いずれもコレクタ領域102保護素子100内で電流が流れる部分の内側に位置している。そして同一の抵抗210を構成する第1抵抗212及び第2抵抗214は、同一の配線30を介してコレクタ領域102に接続している。そして互い異なる抵抗210に接続する配線30は、いずれも第1の方向に沿って互いに平行に延伸している。配線30は、平面視で、第1抵抗212及び第2抵抗214と同一直線上を延伸している。また、第1抵抗212及び第2抵抗214は、第1配線14を介して第1端子10に接続している。本実施形態において、第1配線14は、平面視で、コンタクト44を介して第1抵抗212及び第2抵抗214と接続する前に2つに分岐している。そして分岐後の一方の配線は、第1抵抗212上を第1抵抗212と直交する方向図1におけるY方向に延伸しており、分岐後の他方の配線は、第2抵抗214上を第2抵抗214と直交する方向に延伸している。図2に示すように、第1配線14は、第1抵抗212及び第2抵抗214の一つ上の配線層に位置しており、第2配線24及び配線30は第1配線14のさらに一つ上の配線層に位置している。そして第1配線14は、コンタクト44を介して第1抵抗212及び第2抵抗214の一端に接続している。配線30は、ビア52、第1配線14と同一層に形成された島状の導体パターン、及びコンタクト42を介して第1抵抗212及び第2抵抗214の他端に接続している。本実施形態では、第1抵抗212及び第2抵抗214のうち第1配線14に接続している側の端部は、全ての第1抵抗212及び第2抵抗214において同一側図1,2において右側となっている。そして第1抵抗212及び第2抵抗214のうち配線30に接続している側の端部は、全ての第1抵抗212及び第2抵抗214において同一側図1,2において左側となっている。また配線30は、ビア56、第1配線14と同一層に形成された島状の導体、及びコンタクト46を介してコレクタ領域102に接続している。そして第2配線24は、ビア、第1配線14と同一層の配線26、及びコンタクトを介して、ベース領域104及びエミッタ領域106に接続している。なお図1に示すように、配線26は複数、例えば配線30と同数設けられている。図1に示す例では、配線26は、平面視で配線30と同一直線上を延伸している。ただし配線26のレイアウトはこの例に限定されない。また第2配線24の幅図1におけるY方向の幅は広く、平面視で全ての配線26と重なっている。ただし第2配線24は、配線26と重なる部分では櫛歯状になっている。次に、本実施形態の作用及び効果について説明する。保護素子100の許容電流量を決める要素の一つに、保護素子100のうち電流が流れる部分の幅図1に示す例ではコレクタ領域102、ベース領域104、及びエミッタ領域106の幅がある。すなわち保護素子100の許容電流量を大きくするためには、保護素子100のうち電流が流れる部分の幅を広くするのが好ましい。一方、半導体装置には小型化が要求される。従って、その半導体装置に要求されるESD耐量によって、保護素子100のうち電流が流れる部分の幅が定まる。このため、保護素子100及びバラスト抵抗200を含めた保護回路が大型化しないようにするためには、バラスト抵抗200のうち、保護素子100内で電流が流れる方向に直交する方向の幅図1のY方向を小さくすることが好ましい。一方、バラスト抵抗200の許容電流量を増大させるためには、バラスト抵抗200を構成する抵抗の数を増やすことが好ましい。本実施形態では、抵抗210の少なくとも一つは、第1抵抗212及び第2抵抗214を有している。第1抵抗212及び第2抵抗214は互いに並列に接続されている。このため、バラスト抵抗200の許容電流量を増大させることができる。また、第1抵抗212及び第2抵抗214は、保護素子100内で電流が流れる方向である第1の方向図1ではX方向に延伸している。そして第2抵抗214は、第1抵抗212と同一直線上に位置しているため、バラスト抵抗200の幅は、保護素子100内で電流が流れる方向に直交する方向の幅図1のY方向を超えて広がることはない。従って、本実施形態によれば、相反する上記2つの要求を、同時に満たすことができる。特に本実施形態では、全ての抵抗210を第1抵抗212及び第2抵抗214で構成している。従って、保護回路の幅が広くなることを十分に抑制できる。このため、バラスト抵抗200のうち図1のY方向の幅を、保護素子100よりも小さくすることができる。また本実施形態では、複数の第1抵抗212の平面形状を互いに同一にしており、かつ第2抵抗214の平面形状を互いに同一にしている。従って、複数の抵抗210の抵抗値がばらつくことを抑制できる。また本実施形態では、第1抵抗212及び第2抵抗214の平面形状を互いに同一にしている。このため、第1抵抗212及び第2抵抗214のいずれか一方に電流が偏ることを抑制できる。また本実施形態では、第1抵抗212及び第2抵抗214を同一の層に形成している。このため、第1抵抗212及び第2抵抗214の厚さにばらつきが生じることを抑制できる。従って、第1抵抗212及び第2抵抗214の抵抗がばらつくことを抑制できる。また本実施形態では、第1端子10からバラスト抵抗200に至る電流経路は、第1配線14までは一つである。そして第1配線14内で、第1抵抗212用の配線と、第2抵抗214用の配線の2つに分岐している。このようにすると、第1配線14より手前で配線経路を2つに分岐する場合と比較して、第1端子10から第1抵抗212に至るまでの配線抵抗と、第1端子10から第2抵抗214に至るまでの配線抵抗に差が生じることを抑制できる。第2の実施形態図4は、第2の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。本実施形態に係るバラスト抵抗200は、第1抵抗212及び第2抵抗214の平面形状及びこれらのレイアウトを除いて、第1の実施形態にかかるバラスト抵抗200と同様である。本実施形態において、第1抵抗212は、コンタクト42及びコンタクト44が接続する部分すなわち両端が、他の部分よりも太くなっている。そして複数の第1抵抗212は、端部が互い違いとなるように配置されている。ただし図中X方向において、第1抵抗212は、一方の端部が、その第1抵抗212の隣に位置している第1抵抗212のうち端部以外の部分すなわち細くなっている部分に位置している。そして図中Y方向において、隣り合う第1抵抗212は、端部の一部が互いに重なっている。複数の第2抵抗214も、複数の第1抵抗212と同様のレイアウトを有している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、図中Y方向において、隣り合う第1抵抗212を、端部の一部が重なり合うように配置し、また隣り合う第2抵抗214を、端部の一部が重なり合うように配置している。このため、第1抵抗212及び第2抵抗214を配置するために必要な図中Y方向の幅を小さくすることができる。従って、バラスト抵抗200の面積を小さくすることができる。第3の実施形態図5は、第3の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図6は、図5のA-A ́断面図である。本実施形態に係るバラスト抵抗200は、抵抗210がそれぞれ第3抵抗216を有している点を除いて、第1または第2の実施形態に係るバラスト抵抗200と同様である。なお、図5では第1の実施形態と同様の場合を図示している。第3抵抗216は、第1抵抗212及び第2抵抗214と並列に接続されている。第3抵抗216は、第1抵抗212及び第2抵抗214と同一層に形成されており、また第1抵抗212及び第2抵抗214に対して並列に接続されている。第3抵抗216の平面形状及び厚さは、第1抵抗212及び第2抵抗214と同じである。すなわち本実施形態では、一つの抵抗210が第1抵抗212、第2抵抗214、及び第3抵抗216を互いに並列に接続することにより、形成されている。なお、第3抵抗216を設けることにより抵抗210の抵抗値は下がるが、必要に応じて第1抵抗212、第2抵抗214、及び第3抵抗216を長くすることにより、抵抗210の抵抗値の低下を補うことができる。また、一つの抵抗210を構成する抵抗の数を、必要に応じてさらに増やしても良い。本実施形態によっても、第1または第2の実施形態と同様の効果を得ることができる。また、抵抗210を構成する抵抗の数を増やしたため、バラスト抵抗200の許容電流値を大きくすることができる。第4の実施形態図7は、第4の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図8は、図7のA-A ́断面図である。本実施形態に係るバラスト抵抗200は、第1抵抗212及び第2抵抗214と第1配線14の接続構造、並びに第1抵抗212及び第2抵抗214と配線30の接続構造を除いて、第1~第3の実施形態のいずれかに係るバラスト抵抗200と同様である。本図は、第1の実施形態と同様の場合を示している。本実施形態において、第1抵抗212及び第2抵抗214のうち第1配線14に接続している側の端部は、互いに対向している。そして第1抵抗212及び第2抵抗214のうち配線30に接続している側の端部は、互いに逆側を向いている。また、第1配線14が第1抵抗212に接続するコンタクト44と、第1配線14が第2抵抗214に接続するコンタクト44との間には、他のコンタクトが位置していない。このため、第1配線14は2つに分岐する必要がなく、コンタクト44に接続する部分においても一つのままである。そして、第1配線14の幅を広くすることができる。なお本図に示す例では、一つの第1抵抗212または第2抵抗214に対してコンタクト44を一つのみ図示しているが、コンタクト44を複数設けても良い。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また第1配線14の幅を広くすることができるため、第1配線14の配線抵抗を小さくすることができる。これにより、複数の抵抗210の間で電流量に偏りが生じることを抑制できる。第5の実施形態図9は、第5の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図10は、図9のA-A ́断面図である。本実施形態に係るバラスト抵抗200は、以下の点を除いて、第4の実施形態に係るバラスト抵抗200と同様の構成である。本実施形態において、抵抗210は一つの抵抗体によって構成されている。第1配線14と抵抗210を接続するコンタクト44入力側コンタクトは、第1の方向図中X方向で見た場合に抵抗210の中心に接続している。そして抵抗210の両端部それぞれに、抵抗210と配線30とを接続するコンタクト42第1出力側コンタクト及び第2出力側コンタクトが接続している。そして抵抗210のうちコンタクト44と一方のコンタクト42の間に位置する部分が第1抵抗212であり、コンタクト44と他方のコンタクト42の間に位置する部分が第2抵抗214である。すなわち本実施形態に係る抵抗210は、第4の実施形態に示した抵抗210において、第1抵抗212及び第2抵抗214を、コンタクト44側の端部で互いにつなげた構造と見ることができる。本実施形態によっても、第4の実施形態と同様の効果を得ることができる。また、第1抵抗212及び第2抵抗214を一つの抵抗体で構成しているため、第4の実施形態に示した構造と比較して、抵抗210の長さ図中X方向を短くすることができる。これにより、保護回路の面積を小さくすることができる。第6の実施形態図11は、第6の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図12は、図11のA-A ́断面図である。図13は、図11のB-B ́断面図である。本実施形態に係る半導体装置は、第1配線14からバラスト抵抗200に接続するまでの配線構造を除いて、第5の実施形態に係る半導体装置と同様の構成である。本実施形態では、第1配線14は、配線30より上の配線層例えば抵抗210から3層上の配線層に位置している。そして図11及び図13に示すように、第1配線14は、配線30と同一層に位置する島状の導体パターン38、導体パターン38の上下それぞれに位置するビア、配線30と抵抗210の間の配線層に位置する配線60、及び複数のコンタクト44を介して、複数の抵抗210に接続している。詳細には、第1配線14と配線60を接続するビア及び導体パターン38は、平面視で抵抗210及び配線30とは重ならない部分に設けられている。本実施形態では、第1配線14と配線60を接続するビア及び導体パターン38は、複数の抵抗210の相互間に位置する部分それぞれに設けられている。また配線60は、配線30と直交する方向図11のY方向に延伸しており、互いに異なるコンタクト44を介して複数の抵抗210に接続している。本実施形態によっても、第5の実施形態と同様の効果を得ることができる。また、第1配線14を配線30よりも上の配線層に形成しているため、第1配線14の幅を十分に広くすることができる。従って、第1配線14の配線抵抗をさらに小さくすることができる。これにより、複数の抵抗210の間で電流量に偏りが生じることをさらに抑制できる。第7の実施形態図14は、第7の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。本実施形態に係る半導体装置は、配線30の平面形状を除いて、第6の実施形態に係る半導体装置と同様の構成である。本実施形態に係る配線30は、配線30が延伸する方向と直交する方向図中Y方向で導体パターン38と対向する部分の幅が他の部分よりも細くなっている。そして、配線30が延伸する方向と直交する方向図中Y方向で見た場合、配線30のうち細くなっていない部分は、導体パターン38と一部が重なっている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、配線30が導体パターン38と図中Y方向で対向する部分のみの幅を他の部分よりも細くし、導体パターン38の他の部分の幅は細くしていないため、配線30の抵抗が大きくなりすぎることを抑制できる。第8の実施形態図15は、第8の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図16は、図15のA-A ́断面図である。図17は、図15のB-B ́断面図である。本実施形態に係る半導体装置は、第1配線14からバラスト抵抗200に接続するまでの配線構造を除いて、第6の実施形態に係る半導体装置と同様の構成である。本実施形態において、配線30及び導体パターン38は、抵抗210より一つ上の配線層に形成されている。また第1配線14は、配線30より一つ上の配線層に形成されている。第1配線14は、ビア、導体パターン38、及びコンタクト44を介して抵抗210に接続している。すなわち本実施形態では、第6の実施形態に示した配線60がない。そして平面視で、第1配線14に接続しているビア、導体パターン38、及びコンタクト44は、いずれも抵抗210と重なっている。また配線30は、導体パターン38と干渉しないように、いずれも、2つのコンタクト42の間に位置する部分が、抵抗210とは異なる直線上を延伸している。ただし配線30のうち、平面視で保護素子100図1参照と抵抗210の間に位置する部分図15における左端の部分は、抵抗210と同一の直線上を延伸している。本実施形態によれば、第1配線14を配線30よりも上の配線層に形成しているため、第1配線14の幅を十分に広くすることができる。従って、第1配線14の配線抵抗をさらに小さくすることができる。これにより、複数の抵抗210の間で電流量に偏りが生じることをさらに抑制できる。また第6の実施形態よりも一つ少ない配線層数で、第1配線14と抵抗210とを接続することができる。第9の実施形態図18は、第9の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図19は、図18のA-A ́断面図である。図20は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子100と第2配線24の間にもバラスト抵抗200を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。なお、バラスト抵抗200は、第2~第8の実施形態に示した構造を有していてもよい。また2つのバラスト抵抗200が互いに異なる構造を有していても良い。本実施形態において、第2配線24に接続するバラスト抵抗200は、配線26を介して保護素子100のベース領域104及びエミッタ領域106に接続している。配線26は、複数の抵抗210別に設けられている。本実施形態において、2つのバラスト抵抗200それぞれの抵抗210、配線30、及び配線26は、互いに同一の方向に延伸している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、保護素子100の内部を流れる電流が、保護素子100の出力側に起因して偏ることを抑制できる。第10の実施形態図21は、第10の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図22は、図21のA-A ́断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子120を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2~第8の実施形態に示した構造を有していてもよい。保護素子120はサイリスタであり、第2導電型層122、第1導電型層124、第2導電型層126、及び第1導電型層128を、第1の方向図21中X方向とは逆方向に沿って、この順に並べた構成を有している。第2導電型層122及び第1導電型層124は、第1導電型例えばn型の第1ウェル112内に形成されており、第2導電型層126及び第1導電型層128は、第2導電型例えばp型の第2ウェル114内に形成されている。本実施形態において、第1ウェル112と第2ウェル114は互いに隣接する位置に形成されている。そして、第2導電型層122及び第1導電型層124は、配線30、バラスト抵抗200、及び第1配線14を介して第1端子10に接続しており、第2導電型層126及び第1導電型層128は、配線26及び第2配線24を介して第2端子20に接続している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。またサイリスタである保護素子120を適用しているため、保護素子120の許容電流量を大きくすることができる。第11の実施形態図23は、第11の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図24は、図23のA-A ́断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子130を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2~第8の実施形態に示した構造を有していてもよい。保護素子130はMOSトランジスタと同様の構造を有しており、第1導電型例えばn型のドレイン層132及びソース層134、並びにゲート電極136を有している。ドレイン層132及びソース層134は、第2導電型例えばp型の第2ウェル114内に形成されている。ドレイン層132、ゲート電極136、及びソース層134は、この順に、第1の方向図21中X方向とは逆方法に沿って並んでいる。すなわち保護素子130のチャネル長方向は、第1の方向を向いている。ドレイン層132は、配線30、バラスト抵抗200、及び第1配線14を介して第1端子10に接続しており、ソース層134は、第2配線24を介して第2端子20に接続している。なお図示していないが、ゲート電極136と基板1の間には、ゲート絶縁膜が形成されている。保護素子130は、例えば内部回路400図3参照を構成するトランジスタと同一工程で形成されている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。保護素子130はMOSトランジスタであるので、内部回路と同じ工程で作成することができるため、追加の工程を必要としない。第12の実施形態図25は、第12の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図26は、図25のA-A ́断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子140を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2~第8の実施形態に示した構造を有していてもよい。保護素子140はダイオードであり、第1導電型層142及び第2導電型層144を有している。第1導電型層142及び第2導電型層144は、第2導電型例えばp型の第2ウェル114に形成されている。第1導電型層142及び第2導電型層144は、第1の方向図25におけるX方向に沿って配置されている。そして第1導電型層142は、配線30、バラスト抵抗200、及び第1配線14を介して第1端子10に接続しており、第2導電型層144は、第2配線24を介して第2端子20に接続している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また保護素子140としてダイオードを使用することができる。第13の実施形態図27は、第13の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図28は、図27のC-C ́断面図である。本実施形態に係る保護回路は、保護素子130及び保護素子100を有している。そして保護素子130と第1配線14の間、及び保護素子100と第1配線14の間それぞれに、バラスト抵抗200が設けられている。本図では、バラスト抵抗200は、図9及び図10に示した構造を有している。ただしバラスト抵抗200は、上記したいずれの構造を有していても良い。本図に示す例では、保護素子130の周囲を、第2ウェル114内に設けられた第2導電層152、及び第1ウェル112内に設けられた第1導電層154が囲んでいる。第2導電層152は第1導電層154の内側に位置している。詳細には、基板1には、第1導電型の第1ウェル112及び第2導電型の第2ウェル114が形成されている。第1ウェル112は、第2ウェル114を囲むように形成されている。第2ウェル114には、保護素子130及び第2導電層152が形成されており、第1ウェル112には第1導電層154が形成されている。そして第2導電層152に囲まれた領域のうち、保護素子130と第2導電層152の間に位置する部分に、第1導電層156が形成されている。第1導電層156は、保護素子130のゲート電極136と直交する方向に延在している。すなわち本実施形態に係る保護回路は、保護素子130及びガードリング第2導電層152及び第1導電層154を有する保護回路に、第1導電層156を追加することにより、第1導電層156をコレクタとし、第2導電層152をベースとし、第1導電層154をエミッタとするバイポーラトランジスタからなる保護素子100を追加した構造、と見なすこともできる。保護素子100とバラスト抵抗200を接続する配線30と、保護素子130とバラスト抵抗200を接続する配線30は、互いに直交する方向に延伸している。そして、保護素子100に接続する抵抗210及び配線30は、保護素子100内において電流が流れる方向に沿って延伸している。また保護素子130に接続する抵抗210及び配線30も、保護素子130内において電流が流れる方向に沿って延伸している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、保護素子130のガードリングを利用して、他の保護素子100を形成することが出来る。また、第1端子10がオープンドレイン信号端子である場合を考慮してみる。オープンドレイン信号端子は、電源電圧以上の電圧が印加されることが想定される出力端子、入力端子、または入出力端子に用いられる。例えば、信号端子と電源電圧端子との間にダイオード等のESD保護素子を設けることが回路動作上困難な場合には、NMOSトランジスタを用いたオープンドレインを用いることがある。これに対して本実施形態の構造を有する保護回路において、保護素子130がNMOSトランジスタの場合、保護素子130に接続している第2配線24を接地電圧側に接続し、保護素子100に接続している第2配線24を電源電圧側に接続することにより、正方向の過電圧、及び負方向の過電圧のいずれが第1端子10に印加されても、この過電圧を保護素子100及び保護素子130のいずれかによって放電することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"