"高周波信号をパルス波形に成形したRFパルス信号を生成するために前記高周波信号を増幅するパワーFETの出力を制御するRFパルス信号生成用スイッチング回路であって、パルスの立ち上がりタイミングおよび立ち下がりタイミングを与える制御パルスがゲートに入力されるn型からなる第1のFETと、前記第1のFETのドレインにゲートが接続したn型からなる第2のFETおよび第3のFETと、を備え、前記第1のFETのソースおよび前記第3のFETのソースは接地され、前記第1のFETのドレインには、抵抗を介して第1の駆動電圧が印加され、前記第2のFETのドレインには第2の駆動電圧が印加され、前記第2のFETのソースと前記第3のFETのドレインとが接続されており、当該接続点が前記パワーFETに接続され、前記接続点と前記抵抗の前記第1の駆動電圧印加側との間にコンデンサが接続されている、RFパルス信号生成用スイッチング回路。請求項1に記載のRFパルス信号生成用スイッチング回路であって、前記コンデンサの前記第1の駆動電圧印加側にドレインが接続され、前記第2のFETのゲートにソースが接続され、前記第1のFETのドレインにゲートが接続された第4のFETと、該第4のFETのゲートドレイン間に、該ゲートにカソードが接続するように配置された整流素子と、前記第1のFETのゲートおよび前記第3のFETのゲートにドレインが接続されるとともに、該ドレインに第3の駆動電圧が印加され、ソースが接地され、ゲートに前記制御パルスが入力される第5のFETと、を備えた、RFパルス信号生成用スイッチング回路。請求項1または請求項2に記載のRFパルス信号生成用スイッチング回路と、前記第2のFETのソースと前記第3のFETのドレインとの接続点が、ドレインに接続されたパワーFETと、を備え、該パワーFETのゲートに前記高周波信号が入力されている、RFパルス信号生成回路。請求項3に記載のRFパルス信号生成回路であって、前記パワーFETのゲートには、前記制御パルスによって、前記パワーFETのゲート電圧を制御するゲート制御回路が接続されている、RFパルス信号生成回路。請求項4に記載のRFパルス信号生成回路であって、前記RFパルス信号生成用スイッチング回路によって前記パワーFETのドレインに駆動電圧が供給されるタイミングよりも後のタイミングで、前記パワーFETのゲートをオン制御するゲート電圧を印加するゲート電圧印加制御手段を備える、RFパルス信号生成回路。請求項3乃至請求項5のいずれかに記載のRFパルス信号生成回路を備えた送信部と、前記送信部から出力される前記RFパルス信号をアンテナへ出力し、前記RFパルス信号が物標に反射して前記アンテナで受信された受信信号を受信部へ出力する送受切替部と、前記受信信号に基づいて前記物標の探知データを生成する受信部と、を備えた物標探知装置。しかしながら、パワーFETのゲート電圧を制御する方法では、一般にオペアンプを用いているが、一般的なオペアンプは立ち下がり時間が遅い。また、ftの高いオペアンプでは立ち下がりが速くなるものの、出力波形のリンギング等の問題があり、動作の安定性が低い。また、図7Aに示したドレインスイッチング回路21Pでは、一般的に各FETにMOSFETを用いるが、ハイサイドFETに用いているFET212Pはp型FETであって入力容量が高く、立ち下がりの応答速度が遅い。このため、図7Bの212Pレスポンスに示すように、制御パルス信号によって指定される送信期間の終了タイミングで高速にオフ状態にならない。これにより、送信期間の終了後すなわち受信期間の開始後も、駆動電圧がパワーFETのドレインに供給されてしまう。したがって、送信信号の一部が受信部へ流れ込んで、送信器間から受診期間に切り替わった直後の近距離領域に対する受信感度が低下してしまう。このような問題を鑑みて、本発明の目的は、安定動作させながら、RFパルス信号の波形を高速に立ち下げることができるRFパルス信号生成用スイッチング回路およびこれを用いたRFパルス信号生成回路を提供することにある。この発明は、高周波信号をパルス波形に成形したRFパルス信号を生成するために高周波信号を増幅するパワーFETの出力を制御するRFパルス信号生成用スイッチング回路に関し、次の特徴的回路構成を有する。RFパルス信号生成用スイッチング回路は、それぞれn型からなる第1、第2、第3のFETを備える。第1のFETは、パルスの立ち上がりタイミングおよび立ち下がりタイミングを与える制御パルスがゲートに入力されている。第2、第3のFETのゲートは、第1のFETのドレインに接続されている。さらに、第1のFETのソースおよび第3のFETのソースは接地されている。第1のFETのドレインには、抵抗を介して第1の駆動電圧が印加されている。第2のFETのドレインには第2の駆動電圧が印加されている。第2のFETのソースと第3のFETのドレインとが接続されており、当該接続点がパワーFETに接続されている。接続点と抵抗の第1の駆動電圧印加側との間にコンデンサが接続されている。この構成では、RFパルス信号生成回路の出力を最終的に制御するローサイドFETがn型のFETであるだけでなく、ハイサイドFETがn型のFETであるため、パルスの立ち下がりが急峻になる。また、ハイサイドFETのオフに充電されていたコンデンサから、ハイサイドFETのゲートに電流が供給されるので、ハイサイドFETがオフからオンに遷移する過程でのゲートソース間電圧が補償され、ハイサイドFETを確実にオン制御することができる。また、この発明のRFパルス信号生成用スイッチング回路は、さらに、第4、第5のFETおよび整流素子を備えてもよい。第4のFETは、コンデンサの第1の駆動電圧印加側にドレインが接続され、第2のFETのゲートにソースが接続され、第1のFETのドレインにゲートが接続されている。整流素子は、第4のFETのゲートドレイン間に、該ゲートにカソードが接続するように配置されている。第5のFETは、第1のFETのゲートおよび第3のFETのゲートにドレインが接続されるとともに、該ドレインに第3の駆動電圧が印加され、ソースが接地され、ゲートに制御パルスが入力されている。この構成では、ハイサイドFETである第2のFETがオフからオンに遷移する過程で、抵抗を介することなくゲート電流が供給されるので、ハイサイドFETに対してより高いゲート電流を供給することができる。これにより、より確実なハイサイドFETのオン制御が可能になる。また、この発明のRFパルス信号生成回路は、上述のRFパルス信号生成用スイッチング回路と、第2のFETのソースと第3のFETのドレインとの接続点が、ドレインに接続されたパワーFETと、を備える。このパワーFETのゲートに高周波信号が入力される。この構成では、上述のRFパルス信号生成用スイッチング回路を用いることで、パワーアンプのドレイン制御用パルスの立ち下がりが急峻になる。このような波形のドレイン制御用パルスを用いることで、パワーFETのドレインに対する駆動電圧の供給のオンからオフへの遷移を、急峻にすることができる。これにより、パルスの立ち下がりが急峻なRFパルス信号を出力することができる。また、この発明のRFパルス信号生成回路では、パワーFETのゲートには、制御パルスによってパワーFETのゲート電圧を制御するゲート制御回路が接続されている。この構成では、パワーFETのドレイン電圧制御とともに、ゲート電圧をドレイン電圧とは別に個別に制御することができる。また、この発明のRFパルス信号生成回路では、RFパルス信号生成用スイッチング回路によってパワーFETのドレインに駆動電圧が供給されるタイミングよりも後のタイミングで、パワーFETのゲートをオン制御するゲート電圧を印加するゲート電圧印加制御手段を備える。この構成では、パワーFETのドレイン電圧が立ち上がった後に、パワーFETのゲートがオンされて、RF信号がパワーFETのゲートに入力されるので、パワーFETの増幅動作が安定する。これにより、安定したRFパルス信号の生成が可能になる。また、この発明の物標探知装置は、送信部、送受切替部、受信部を備える。送信部は、上述のRFパルス信号生成回路を備えている。送受切替部は、送信部から出力されるRFパルス信号をアンテナへ出力し、RFパルス信号が物標に反射してアンテナで受信された受信信号を受信部へ出力する。受信部は、受信信号に基づいて物標の探知データを生成する。この構成では、上述のRFパルス信号生成回路を送信部に備えることで、安定し且つ立ち下がりの急峻なRFパルス信号を用いて、物標探知を行うことができる。これにより、送信期間から受信期間への切り替わり直後の送信ノイズを低減し、受信感度を向上させることができる。したがって、近距離の物標探知性能を向上させることができる。この発明によれば、RFパルス信号の生成動作を安定させながら、RFパルス信号の波形を高速に立ち下げることができる。本発明の実施形態に係るRFパルス信号生成用スイッチング回路、RFパルス信号生成回路および物標探知装置について、図を参照して説明する。なお、以下の実施形態では、物標探知装置としてレーダ装置を例に説明するが、RF信号をパルス波形に成形した信号を送信信号として用いる他の装置例えば、ソナー装置や魚群探知装置等にも、本願発明の構成を適用することができる。図1は本発明の実施形態に係るレーダ装置1の主要構成を示すブロック図である。レーダ装置1は、制御部2、送信部10本発明のRF信号生成回路に相当する。、受信部20、リミッター40、サーキュレータCir、およびアンテナANTを備える。制御部2は、レーダ装置1の電源制御等の全体制御を行うとともに、送信制御を行う。具体的には、制御部2は、高周波信号RF信号の生成タイミングを与えるRF制御信号を生成し、送信部10のRF信号生成部11へ出力する。また、制御部2は、RF信号を時間軸でパルス波形に成形するための制御パルスPconを生成する。制御パルスPconは、Hi、Lowの二値からなる信号である。制御部2は、制御パルスPconを、送信部10のスイッチング制御12へ出力する。送信部10は、RF信号生成部11、スイッチング制御部12、増幅部13を備える。RF信号生成部11は、所定周波数例えばGHz帯の周波数の高周波信号RF信号を生成する。RF信号生成部11は、RF信号を増幅部13へ出力する。スイッチング制御部12および増幅部13の具体的な回路構成および動作は後述する。概略的には、スイッチング制御部12のドレインスイッチング回路21本発明のRFパルス信号生成用スイッチング回路に相当する。によって、増幅部13のパワーFET31のドレイン電圧が制御される。また、スイッチング制御部12のゲートスイッチング回路22によって、パワーFET31のゲート電圧を制御される。このようなゲート電圧およびドレイン電圧の制御によって、パワーFET31で増幅されるRF信号がパルス波形となって出力される。なお、この際、パワーFET31は、A級増幅、もしくはAB級増幅されるように、後述する各電圧が制御されている。このように増幅部13から出力されたRFパルス信号は、サーキュレータCirへ出力される。サーキュレータCirは、RFパルス信号からなる送信信号を、アンテナANTへ伝送する。アンテナANTは、送信信号を電波として放射する。アンテナANTは、送信信号が物標に反射して得られる反射信号を受信し、受信信号をサーキュレータCirへ出力する。サーキュレータCirは、受信信号をリミッター40へ出力する。リミッター40は、サーキュレータCir側から入力される信号を所定レベル以下に制限する。リミッター40から出力された受信信号は受信部20へ伝送される。受信部40は、LNA41および探知データ生成部42を備える。LNA41は、受信信号を増幅して、探知データ生成部42へ出力する。探知データ生成部42は、増幅された受信信号を所定タイミング間隔でサンプリングすることで、探知データを生成する。この際、探知データ生成部42は、上述のRF信号にFMチャープ信号を用いている場合には、RF信号との乗算処理によりパルス圧縮を行ってもよい。また、探知データ生成部42は、探知データのレベルに基づいて自装置周辺の物標の検出を行ったり、探知データに基づいて自装置周辺の物標探知画像を行ってもよい。このような物標検出や物標探知画像の生成は、既知の方法を用いればよく、ここでは具体的な説明を省略する。次に、スイッチング制御部12および増幅部13の具体的な回路構成および動作について説明する。図2はスイッチング制御部12および増幅部13の回路図である。図3はドレインスイッチング回路21の動作を説明するための図である。図2に示すように、スイッチング制御部12のドレインスイッチング回路21は、第1のFET211、第2のFET212、第3のFET213を備える。これら、第1、第2、第3のFET211,212,213は、n型のMOSFETによって実現される。第1のFET211のゲートは、抵抗217Aを介して制御パルス入力端子214Cに接続されている。第1のFET211のソースは接地されている。第1のFET211のドレインは、第2のFET212のゲート接続されている。また、第1のFET211のドレインは、抵抗217Cおよびダイオード216を介して、第1の駆動電圧入力端子214Sに接続されている。この際、ダイオード216は、アノードが第1の駆動電圧入力端子214S側となり、カソードが抵抗217C側となるように接続されている。ハイサイドFETとなる第2のFET212のゲートは、第1のFET211のドレインと抵抗217Cとに接続されている。第2のFET212のドレインは、第2の駆動電圧入力端子214Dに接続されている。第2のFET212のソースは、第3のFET213のドレインに接続されている。ダイオード216と抵抗217Cとの接続点と、第2のFET212のソースとの間には、コンデンサ215が接続されている。ローサイドFETとなる第3のFET213のゲートは、抵抗217Bを介して制御パルス入力端子214Cに接続されている。第3のFET213のソースは接地されている。第3のFET213のドレインは、第2のFET212のソースに接続されている。この第2のFET212のソースと第3のFET213のドレインとの接続点が、インダクタ234を介して、増幅部13のパワーFET31のドレインに接続されている。なお、この接続点はコンデンサ235を介して接地されている。第1の駆動電圧入力端子214Sには、駆動電圧Vsが印加されている。第2の駆動電圧入力端子214Dには、駆動電圧Vdsが印加されている。このような回路構成において、制御パルス入力端子214Cに上述の制御パルスPconを反転した制御パルスPconiが入力されると、ドレインスイッチング回路21は、次に示すように動作する。なお、制御パルスPconiは、制御パルス入力端子214Cの前段に反転回路を設けたり、制御部2において制御パルスPconと同時に生成することで実現できる。図4はドレインスイッチング回路21の各部タイミングチャートである。制御パルスPconiがHi状態では、第1のFET211のゲート電圧が高くなり、第1のFET211はオン状態となる。したがって、第1のFET211のドレイン、すなわち図3のA点は、第1のFET211のドレインソース間を介して接地され、Low状態となる。これにより、第2のFET212のゲート電圧が低くなり、第2のFET212はオフ状態となり、ドレインソース間は導通されない。また、制御パルスPconiがHi状態では、第3のFET213のゲート電圧が高くなり、第3のFET213はオン状態となる。したがって、第3のFET213のドレイン、すなわち第2のFET212のソースとの接続点は、第2のFET212のドレインソース間を介して接地され、Low状態となる。これにより、第2のFET212のソースと第3のFET213のドレインとの接続点に接続されるパワーFET31のドレイン電圧は、Low状態略0[V]となる。また、第2のFET212がオフ状態であり、第3のFET213がオン状態であるので、第1の駆動電圧Vsによる電流が、図3の破線250Cに示すように、ダイオード216、コンデンサ215、第3のFET213のドレインソースを介して流れ、コンデンサ215が充電される。次に、制御パルスPconiがHi状態からLow状態に遷移すると、第1のFET211および第3のFET213のゲート電圧が低下し、第1のFET211と第3のFET213がオフ状態になる。これにより、第1のFET211のドレインの電圧、すなわち図3のA点の電圧が上昇する。この際、第3のFET213のドレイン電圧、すなわち第2のFET212のソース電圧も上昇する。したがって、このままでは、第2のFET212のゲートソース間電圧が低く、第2のFET212をオンできない。しかしながら、本実施形態の構成では、第1のFET211と第3のFET213がオフ状態になると、コンデンサ215に充電されていた電荷が、図3の破線250Dに示すように、抵抗217Cを介して、第2のFET212のゲートに供給される。そして、このコンデンサ215の電荷供給により、第2のFET212のゲートソース電圧がゲートソース電圧閾値を超えると、ゲート電流が流れて、第2のFET212がオン状態に遷移する。第2のFET212がオン状態に遷移すると、第2のFET212のドレインソース間が導通し、第2のFET212のソースと第3のFET213のドレインとの接続点は第2の駆動電圧Vdsまで上昇する。これにより、パワーFET31のドレイン電圧はHi状態略Vds[V]となる。このように、本実施形態の構成を用いれば、ハイサイドFETにn型FETを用いても、制御パルスに基づいて、確実且つ安定して、パワーFET31のドレイン電圧を、Low状態略0[V]からHi状態略Vds[V]に遷移させる制御を、行うことができる。次に、制御パルスPconiがLow状態からHi状態に再び遷移すると、第1のFET211および第3のFET213のゲート電圧が高くなり、第1のFET211と第3のFET213がオン状態になる。これら第1のFET211および第3のFET213は、ソースが接地されているので、制御パルスPconiがLow状態からHi状態に遷移すると高速にオン状態に遷移する。そして、第1のFET211のドレイン電圧が低くなることにより、第2のFET212がオフ状態となる。この際、第2のFET212が、p型のFETと比較して電子の移動度が高い、すなわち入力容量が小さいn型FETであり、当該第2のFET212のゲートが第1のFET211のドレインに接続していることにより、第2のFET212のオン状態時に入力容量に充電された電荷は、第1のFET211のドレインソースを介してグランドへ高速で放電される。また、第2のFET212のソースが、オン状態である第3のFET213を介して接地される。このため、第2のFET212に残留する電荷も、第3のFET213のドレインソースを介してグランドへ高速で放電される。これにより、第2のFET212は、オン状態からオフ状態へ高速に遷移する。なお、このように第2のFET212がオフ状態に遷移すると、上述のように再びコンデンサ250が充電される。このような構成とすることで、制御パルスPconiがLow状態からHi状態に遷移するタイミングでは、パワーFET31のドレイン電圧を、急速にLow状態略0[V]に制御することができる。そして、上述の動作を繰り返すことにより、制御パルスPconiに応じて、パワーFET31のドレイン電圧のHi状態とLow状態とを安定して制御することができ、且つ、ドレイン電圧をHi状態からLow状態へ遷移させる速度を高速化することができる。ゲートスイッチング回路22は、オペアンプ221を備える。オペアンプ211には、正電圧印加端子224Aを介して正の駆動電圧Vが印加され、負電圧印加端子224Bを介して負の駆動電圧V-が印加されている。オペアンプ221の非反転入力端子は、制御パルス入力端子223に接続されている。オペアンプ221の反転入力端子は、正電圧印加端子224Aに接続されている。オペアンプ221の出力端子は、抵抗222を介して反転入力端子に接続されている。オペアンプ211の出力端子は、抵抗231、インダクタ232を介して、パワーFET31のゲートに接続されている。抵抗231とインダクタ232の接続点は、コンデンサ233を介して接地されている。このような構成のゲートスイッチング回路22を用いることで、次に示すようなパワーFET31のゲート電圧制御を行うことができる。図5はスイッチング制御部12および増幅部13の各部タイミングチャートである。上述の構成により、ゲートスイッチング回路22は、制御パルス入力端子223に制御パルスPconが入力されると、制御パルスPconのHi-Low遷移に応じて電圧値が変化するゲート制御信号を出力する。このゲート制御信号の電圧により、パワーFET31のゲート電圧が制御される。より具体的には、図5に示すように、制御パルスPconがHi状態に遷移したタイミングから所定時間遅延したタイミングで、パワーFET31のゲート電圧がHi状態例えば、所定の正電圧に制御される。この際、図5に示すように、ゲート電圧がHi状態に立ち上がるタイミングは、上述のドレインスイッチング回路21によってパワーFET21のドレイン電圧がHi状態に制御されるタイミングよりも遅くなるように、設定されている。なお、このタイミング制御は、ゲートスイッチング回路22の各素子特性等で実現することもできるが、別途遅延回路を備えてもよい。さらには、制御部2において、制御パルスPconの立ち上がりタイミングLow状態からHi状態に遷移するタイミングを、当該制御パルスPconの反転パルスである制御パルスPconiの立ち下がりタイミングHi状態からLow状態に遷移するタイミングから所定時間遅延して、制御パルスPcon,Pconiを出力するようにしてもよい。また、図5に示すように、制御パルスPconがLow状態に遷移したタイミングから所定時間遅延したタイミングで、パワーFET31のゲート電圧がLow状態例えば、所定の負電圧に制御される。増幅部13は、上述するパワーFET31を備える。パワーFET31は、例えばGaAs半導体等による高出力系のFETによって実現される。パワーFET31のゲートは、入力整合回路341、入力コンデンサ331を介して、RF入力端子321に接続されている。パワーFET31のソースは接地されている。パワーFET31のドレインは、出力整合回路342、出力コンデンサ332を介して、RF出力端子322に接続されている。RF入力端子321には、RF信号生成部11から出力されたRF信号が入力される。パワーFET31は、ドレイン電圧とゲート電圧がともにHi状態に制御される期間にRF信号を増幅して、RF出力端子322へ出力する。より具体的には、図5に示すように、まず、制御パルスPconiに基づいて、パワーFET31のドレイン電圧がHi状態に制御され、パワーFET31のドレインに駆動電圧Vdsが供給される。次に、制御パルスPconに基づいて、パワーFET31のゲート電圧がHi状態に制御される。このように、ドレイン電圧およびゲート電圧がHi状態に制御されると、パワーFET31がRF信号を増幅する。したがって、RF出力端子の電位は、Low状態からHi状態に遷移する。これにより、RFパルス信号の立ち上がり波形が実現される。次に、制御パルスPconiに基づいて、パワーFET31のドレイン電圧がLow状態に制御されると、パワーFET31のドレインに駆動電圧Vdsが供給されなくなる。これにより、パワーFET31の増幅が停止して、RF信号の出力が遮断される。この増幅停止にしたがって、RF出力端子の電位はHi状態からLow状態に遷移して、RFパルス信号の立ち下がり波形が実現される。この際、上述のように、本実施形態のドレインスイッチング回路31を用いれば、パワーFET31のドレイン電圧を急激にLow状態にすることができるので、RFパルス信号の立ち下がり波形を急峻にすることができる。これにより、RFパルス信号の立ち下がり直後、すなわち送信期間から受信期間に切り替わった直後であっても、RFパルス信号は送信部10から出力されない。また、パワーFET31のドレイン電圧の制御によって、RFパルス信号の波形成形を行っているため、一般的なA級、AB級増幅におけるアイドリング電流RF信号の無印加時によって生じる送信ノイズがRF出力端子322すなわち送信部10から出力されることを防止できる。これにより、RFパルス信号の立ち下がり直後の期間における受信部20の受信感度の低下を防止できる。したがって、自装置から近距離に存在する物標を検出する性能を向上させることができる。また、パワーFET31のゲート電圧は、ドレイン電圧の低下後も所定時間に亘りHi状態であるが、ドレイン電圧が低下していることにより、RF信号は、RF出力端子322へ出力されることはない。これにより、ゲートスイッチング回路22に、立ち下がりの遅いが正負の電圧を出力できるオペアンプを用いることが可能になる。したがって、正負のゲート電圧を必要とするパワーFET31のゲート電圧を制御する回路を、比較的簡素な構造で実現することができる。次に、ドレインスイッチング回路の別の回路構成について、図を参照して説明する。図6は本発明の実施形態に係る別の回路構成からなるドレインスイッチング回路21Aの回路図である。図6に示すドレインスイッチング回路21Aは、図2、図3に示したドレインスイッチング回路21に対して、第4のFET251、第5のFET252、整流素子253を追加したものである。また、図6に示すドレインスイッチング回路21Aは、図2、図3に示したドレインスイッチング回路21に対して、第1のFET211、第3のFET213のゲート側の回路構成、および第1のFET211のドレインと第2のFET212ゲートに接続する回路構成を変更したものである。第4のFET251と第5のFET252は、n型のMOSFETによって実現される。第1のFET211と第3のFET213のゲートは、第5のFET252のドレインに接続されている。当該接続点は、抵抗217を介して、第3の駆動電圧印加端子214SSSに接続されている。第3の駆動電圧印加端子214SSには、第3の駆動電圧Vssが印加される。第5のFET252のゲートは、抵抗217Dを介して制御パルス入力端子214Cに接続されている。第5のFET252のソースは接地されている。第1のFET211のソースは接地されている。第1のFET211のドレインは、第4のFET251のゲート接続されている。第4のFET251のソースは、第2のFET212のゲートに接続されている。また、第1のFET211のドレインは、ダイオード253を介して、第2のFET212のゲートに接続されている。言い換えれば、第4のFET251のソースとゲートは、ダイオード253を介して接続されている。この際、ダイオード253のアノードは第2のFET212のゲート第4のFET251のソースに接続され、カソードは第1のFET211のドレイン第4のFET251のゲートに接続されている。また、第1のFET211のドレインは、抵抗217Cおよびダイオード216を介して、第1の駆動電圧入力端子214Sに接続されている。この際、ダイオード216のアノードは第1の駆動電圧入力端子214Sに接続され、カソードは抵抗217Cに接続されている。第2のFET212のドレインは、第2の駆動電圧入力端子214Dに接続されている。第2のFET212のソースは、第3のFET213のドレインに接続されている。ダイオード216と抵抗217Cとの接続点と、第2のFET212のソースとの間には、コンデンサ215が接続されている。そして、コンデンサ215におけるダイオード216と抵抗217Cとの接続点側の端部が、第4のFET251のドレインに接続されている。第3のFET213のソースは接地されている。第3のFET213のドレインは、第2のFET212のソースに接続されている。この第2のFET212のソースと第3のFET213のドレインとの接続点は、図2と同様に、増幅部13のパワーFET31のドレインに接続されている。このような構成からなる図6のドレインスイッチング回路21Aでは、第1のFET211のオンオフ状態が、第5のFET252のオンオフ状態に対して逆転するため、制御パルス入力端子214Cに制御パルスPconが入力されれば、図2、図3に示した制御パルスPconiが第1のFET211のゲートに入力される状態と同等の制御が可能になる。また、第1のFET211がオン状態の時には、第4のFET251はオフ状態となる。さらに、第2のFET212もオフ状態となる。したがって、コンデンサ215は、図3の場合と同様に、第1の駆動電圧Vsによって充電される。一方、第1のFET211がオフ状態の時には、第4のFET251はオン状態となる。したがって、第4のFET251のドレインソース間を介して、コンデンサ215に充電された電荷が第2のFET212のゲートに供給される。これにより、図3の場合と同様に、安定したスイッチング動作を実現することができる。さらに、図6の構成では、抵抗217Cを介することなく、第4のFET251のドレインソース間を介して、電荷が給電されるので、給電電荷量を、図2、図3に示す回路よりも高くすることができ、より確実に、第2のFET212のオン制御を行うことができる。また、上述の図2、図3に示したドレインスイッチング回路21と同じ動作をする。したがって、制御パルスPconの一種類だけ生成すればよく、制御パルスの生成構成及び処理を簡素化することができる。"