アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、上記所定数のグランド端子は、1または複数のグランド端子から成る第1グランド端子群と、該第1グランド端子群に含まれるグランド端子を除くグランド端子から成る第2グランド端子群とで構成されており、上記アナログ回路は、上記第1グランド端子群に含まれるグランド端子と接続されており、上記デジタル回路は、上記第2グランド端子群に含まれるグランド端子と接続されており、上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されていることを特徴とする半導体集積回路パッケージ。水晶振動子と、該水晶振動子を駆動させるための駆動回路とを備えた水晶発振回路をさらに備え、上記駆動回路は、上記デジタル回路に内蔵されており、上記水晶振動子は、上記半導体集積回路の外部に設けられるとともに、上記駆動回路に接続されていることを特徴とする請求項1に記載の半導体集積回路パッケージ。上記水晶発振回路は、上記半導体集積回路パッケージの主電源電圧よりも低いレベルの電圧を生成する内部電圧源により動作することを特徴とする請求項2に記載の半導体集積回路パッケージ。上記半導体集積回路は、上記半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧を上記アナログ回路に対して入力する入力端子を備え、上記アナログ回路は、上記入力端子に入力された電圧を分圧する分圧用抵抗と、上記分圧用抵抗により分圧された電圧におけるノイズを低減させる第1安定化容量とを備えるとともに、一端が上記入力端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えることを特徴とする請求項1~3のいずれか1項に記載の半導体集積回路パッケージ。上記入力端子から上記分圧用抵抗に対して5μA以下の電流を流した場合における、該電流の値に対する該分圧用抵抗の出力電圧の値の関係は、略比例であることを特徴とする請求項4に記載の半導体集積回路パッケージ。上記半導体集積回路は、負電圧を上記アナログ回路に対して印加する端子である負電圧印加端子を備え、上記アナログ回路は、一端が上記負電圧印加端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えることを特徴とする請求項1~5のいずれか1項に記載の半導体集積回路パッケージ。上記半導体集積回路は、上記アナログ回路および上記デジタル回路を備え、かつ、一部がメタルにより形成されている入出力パッドと、配線と、上記配線における製造ばらつきを低減するためのダミーフィルメタルとを備え、上記ダミーフィルメタルは、上記入出力パッドに形成されたメタルの真下に形成されていないことを特徴とする請求項1~6のいずれか1項に記載の半導体集積回路パッケージ。上記半導体集積回路は、上記アナログ回路が接続される電源ラインと、上記アナログ回路が接続されるグランドとの間に、該アナログ回路の電源電圧におけるノイズを低減させるための第2安定化容量を備えることを特徴とする請求項1~7のいずれか1項に記載の半導体集積回路パッケージ。上記半導体集積回路は、上記デジタル回路が接続される電源ラインと、上記デジタル回路が接続されるグランドとの間に、該デジタル回路の電源電圧におけるノイズを低減させるための第3安定化容量を備えることを特徴とする請求項1~8のいずれか1項に記載の半導体集積回路パッケージ。上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、分離した状態で設けられていることを特徴とする請求項1~9のいずれか1項に記載の半導体集積回路パッケージ。上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、同一であり、上記アナログ回路の電源と、上記デジタル回路の電源とは、同一であることを特徴とする請求項1~9のいずれか1項に記載の半導体集積回路パッケージ。請求項1~11のいずれか1項に記載の半導体集積回路パッケージを備えたことを特徴とする受信装置。アナログデジタル混載回路においては、上述したとおり、電源および/またはグランドを介したスプリアスノイズ対策と、端子数の削減との両立が求められている。図12に示す一般的なI/OPAD120は、電源ライン121およびESD対策用グランド配線122がそれぞれ、アナログ回路とデジタル回路との間で直接接続されているため、これらの間でノイズのリークパスが存在する。特許文献2に開示されているアンチパラレルダイオード技術図13参照は、ダイオード131および132自身の寄生容量等を介して、ノイズのリークパスが少なからず存在する。つまり、アンチパラレルダイオード技術は、完全なアイソレーション対策とはなっておらず、上記のスプリアスノイズ対策が不十分であるという問題が発生する。特許文献3に係るOFDM復調ICは、アナログ回路とデジタル回路との間のアイソレーション、ひいては上記のスプリアスノイズ対策が十分であるが、該アイソレーションに起因して、電源分離に伴い追加されたグランド端子の分、パッケージの端子数が既存の端子数に対して増加しているため、端子数の削減が不十分であるという問題が発生する。本発明は、上記の問題に鑑みて為されたものであり、その目的は、電源および/またはグランドを介したスプリアスノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を提供することにある。本発明の半導体集積回路パッケージは、上記の問題を解決するために、アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、上記所定数のグランド端子は、1または複数のグランド端子から成る第1グランド端子群と、該第1グランド端子群に含まれるグランド端子を除くグランド端子から成る第2グランド端子群とで構成されており、上記アナログ回路は、上記第1グランド端子群に含まれるグランド端子と接続されており、上記デジタル回路は、上記第2グランド端子群に含まれるグランド端子と接続されており、上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されていることを特徴としている。上記の構成によれば、半導体集積回路における所定数のグランド端子を、アナログ回路に接続されるもの第1グランド端子群と、デジタル回路に接続されるもの第2グランド端子群とに分割することで、アナログ回路用のグランドとデジタル回路用のグランドとの分離を図っている。これにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアスノイズ対策を十分とすることが可能である。また、上記の構成によれば、アナログ回路用のグランドとデジタル回路用のグランドとを分離するために、所定数のグランド端子の数を追加する必要が無いので、該分離に起因した、半導体集積回路パッケージの端子数の増加を回避することが可能となる。結果、グランドを介したスプリアスノイズ対策が十分であることと、端子数の削減との両立が可能となる。但し、単に上記所定数のグランド端子の分割により、アナログ回路用のグランドとデジタル回路用のグランドとを分離した場合、アナログ回路およびデジタル回路は、接地が不十分となり、この結果、ESD耐性の劣化を引き起こす虞がある。そこで、上記の構成によれば、所定数のグランド端子はいずれも、ダウンボンドにより、リードフレームの接地面に接続されている。リードフレームの接地面は一般的に、面積を非常に大きくして、寄生インダクタンスを極めて小さくすることができるため、理想により近い接地状態のグランドを半導体集積回路の真下に実現することが可能である。このようなリードフレームの接地面に、所定数のグランド端子の全てが接続されているため、ESD対策において十分な接地を確保し、ESD耐性の劣化を抑制することが可能である。また、本発明の半導体集積回路パッケージは、水晶振動子と、該水晶振動子を駆動させるための駆動回路とを備えた水晶発振回路をさらに備え、上記駆動回路は、上記デジタル回路に内蔵されており、上記水晶振動子は、上記半導体集積回路の外部に設けられるとともに、上記駆動回路に接続されているのが好ましい。上記の構成によれば、フィードバック抵抗、ダンピング抵抗、および負荷容量といった、水晶発振回路の駆動回路については、半導体集積回路に内蔵されている。これにより、半導体集積回路に対して外付けされる部品の点数を削減することができ、半導体集積回路パッケージの低コスト化が可能となる。また、本発明の半導体集積回路パッケージの、上記水晶発振回路は、上記半導体集積回路パッケージの主電源電圧よりも低いレベルの電圧を生成する内部電圧源により動作するのが好ましい。上記の構成によれば、水晶発振回路が出力する信号の振幅を低く抑えることができる。これにより、該信号によるスプリアスノイズのレベルを低下させることが可能となる。また、上記の構成によれば、水晶発振回路は、半導体集積回路パッケージの主電源により動作しない構成とすることが可能となり、このように構成することにより、水晶発振回路にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧を上記アナログ回路に対して入力する入力端子を備え、上記アナログ回路は、上記入力端子に入力された電圧を分圧する分圧用抵抗と、上記分圧用抵抗により分圧された電圧におけるノイズを低減させる第1安定化容量とを備えるとともに、一端が上記入力端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えるのが好ましい。上記の構成によれば、半導体集積回路パッケージの主電源電圧よりも高いレベルの電圧が入力される入力端子に発生するESDへの対策を施すことが可能となる。つまり、一端が入力端子に接続されており、他端がアナログ回路が接続されるグランドに接続された複数段のダイオードは、ESDに起因して、入力端子において過度な電位の上昇が発生した場合に導通し、電流が該グランドに流れるように動作する。また、一端が入力端子に接続されており、他端がアナログ回路が接続されるグランドに接続された複数段のダイオードは、ESDに起因して、入力端子において負電圧が発生した場合に導通し、電流が入力端子に流れるように動作する。そして、以上の動作を行う複数段のダイオードを設けることにより、ESDに起因して発生した電流を、アナログ回路が接続されるグランドまたは入力端子に逃がし、ESDに起因して、分圧用抵抗が破壊される虞を低減することができる。また、本発明の半導体集積回路パッケージの、上記入力端子から上記分圧用抵抗に対して5μA以下の電流を流した場合における、該電流の値に対する該分圧用抵抗の出力電圧の値の関係は、略比例であるのが好ましい。上記の構成によれば、分圧用抵抗の出力電圧の値を、該分圧用抵抗に対して流した電流の値で除算することにより、分圧用抵抗の抵抗値を容易に算出することが可能となる。これにより、特に、半導体集積回路におけるコンタクトテスト時に、半導体集積回路が形成されるウエハ面内における、分圧用抵抗の抵抗値のばらつき分布を把握することが容易となる。また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、負電圧を上記アナログ回路に対して印加する端子である負電圧印加端子を備え、上記アナログ回路は、一端が上記負電圧印加端子に接続されており、他端が上記アナログ回路が接続されるグランドに接続された、複数段のダイオードを備えるのが好ましい。上記の構成によれば、負電圧印加端子に発生するESDへの対策を施すことが可能となる。つまり、負電圧印加端子と、アナログ回路が接続されるグランドとの間に接続された複数段のダイオードは、ESDに起因して、負電圧印加端子において大幅な電位の降下が発生した場合に導通し、ESD電流がESD対策用グランド配線から負電圧印加端子に流れるように動作する。なお、該複数段のダイオードに対しては、ダイオードの段数に応じて、自身が導通する電圧負電圧印加端子に印加される電圧値を制御することが可能である。また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記アナログ回路および上記デジタル回路を備え、かつ、一部がメタルにより形成されている入出力パッドと、配線と、上記配線における製造ばらつきを低減するためのダミーフィルメタルとを備え、上記ダミーフィルメタルは、上記入出力パッドに形成されたメタルの真下に形成されていないのが好ましい。上記の構成によれば、入出力パッドに形成されたメタルの真下において、ダミーフィルメタルが形成されていない。これにより、入出力パッドに形成されたメタルとダミーフィルメタルとの間に寄生容量が発生する要因を少なくすることができる。従って、半導体集積回路パッケージにおける、高周波に対する特性を改善することが可能となる。また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記アナログ回路が接続される電源ラインと、上記アナログ回路が接続されるグランドとの間に、該アナログ回路の電源電圧におけるノイズを低減させるための第2安定化容量を備えるのが好ましい。上記の構成によれば、第2安定化容量を備えることにより、アナログ回路の電源電圧に発生するノイズを低減することができる。また、本発明の半導体集積回路パッケージの、上記半導体集積回路は、上記デジタル回路が接続される電源ラインと、上記デジタル回路が接続されるグランドとの間に、該デジタル回路の電源電圧におけるノイズを低減させるための第3安定化容量を備えるのが好ましい。上記の構成によれば、第3安定化容量を備えることにより、デジタル回路の電源電圧に発生するノイズを低減することができる。また、本発明の半導体集積回路パッケージの、上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、分離した状態で設けられているのが好ましい。上記の構成によれば、アナログ回路が接続される電源ラインと、デジタル回路が接続される電源ラインとが、分離されているため、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアスノイズ対策を、さらに十分に実施することができる。また、本発明の半導体集積回路パッケージの、上記アナログ回路が接続される電源ラインと、上記デジタル回路が接続される電源ラインとは、同一であり、上記アナログ回路の電源と、上記デジタル回路の電源とは、同一であるのが好ましい。上記の構成によれば、アナログ回路の電源およびデジタル回路の電源として、同じ電源が共用されている。これにより、半導体集積回路に入力すべき電源電圧の種類を削減することが可能となるため、電源電圧の入力端子についても同様に削減することが可能となり、端子数をさらに削減することが可能となる。また、本発明の受信装置は、本発明の半導体集積回路パッケージを備えたことを特徴としている。上記の構成によれば、受信装置において、本発明の半導体集積回路パッケージと同様の効果を奏する。以上のとおり、本発明の半導体集積回路パッケージは、アナログ回路およびデジタル回路を備えるとともに、所定数のグランド端子を備えた半導体集積回路と、表面に上記半導体集積回路が設けられており、少なくとも裏面の一部が接地面となっているリードフレームとを備えた半導体集積回路パッケージであって、上記所定数のグランド端子は、1または複数のグランド端子から成る第1グランド端子群と、該第1グランド端子群に含まれるグランド端子を除くグランド端子から成る第2グランド端子群とで構成されており、上記アナログ回路は、上記第1グランド端子群に含まれるグランド端子と接続されており、上記デジタル回路は、上記第2グランド端子群に含まれるグランド端子と接続されており、上記所定数のグランド端子はいずれも、ダウンボンドにより、上記リードフレームの接地面に接続されている構成である。従って、本発明は、電源および/またはグランドを介したスプリアスノイズ対策と、端子数の削減との両立が可能であるという効果を奏する。本発明では、ESD用の、I/O電源および/またはグランド配線の電源分離によるスプリアスノイズ対策、端子数削減、外付け抵抗および容量素子の削減、主電源より大きい制御電圧端子および負電圧バイアス端子のESD対策を実現した。第1の実施の形態に係る半導体集積回路パッケージの構成図1a~cは、第1の実施の形態に係るQFN半導体集積回路パッケージ1の構成を示す平面図である。なお、図1aはQFNQuadFlatNonLeadPackage1のI/OPAD2における回路接続例を示している。図1bは、QFN1の表面を示している。図1cは、QFN1の裏面を示している。QFN1は、周辺に端子パッドが付属した、リードが無い半導体集積回路パッケージである。QFN1は、MOP-IC半導体集積回路3と、リードフレーム4とを備えている。MOP-IC3は例えば、衛星放送受信用のLNBモジュール受信装置:図11参照の主要部であり、リードフレーム4に搭載されたすなわち、QFN1の形態で、該LNBモジュールに設けられるものである。MOP-IC3は、I/OPAD入出力パッド2、アナログ回路、およびデジタル回路が、例えばシリコン半導体である半導体上に形成されて成る。I/OPAD2は、上記アナログ回路および上記デジタル回路を備えている。なお、図1a~cにおいては、これらのアナログ回路およびデジタル回路を直接的に図示していないが、該アナログ回路が搭載されている領域をAnalogdomainとして、また、該デジタル回路が搭載されている領域をDigitaldomainとして、それぞれ示している。また、I/OPAD2は、後述するダイオードD1およびD2図5a参照をはじめ、電源ラインの電圧降下を防止するためのクランプ回路等、各種の回路を含む。ICメーカによっては、水晶発振回路をI/OPAD2に内蔵する場合もある。MOP-IC3のアナログ回路は、例えば、図10に示した、RFアンプ101、ミキサ102、IFアンプ104、およびHEMT制御回路107を備えている。一方、MOP-IC3のデジタル回路は、例えば、図10に示した、VCO103およびPLL回路部105を備えている。また、MOP-IC3のデジタル回路は、該デジタル回路に対して外付けされる水晶振動子21図2参照を駆動するための、フィードバック抵抗RFB、ダンピング抵抗Rdump、および負荷容量Cloadを備えているこの点、詳細については後述する。さらに、デジタル回路は、PLL回路部105を構成する、チャージポンプ回路図示しないをはじめとした各種回路用の電源を備えている。該チャージポンプ回路の電源は、スプリアスノイズのリークによる影響を強く受ける。このため、該チャージポンプ回路は、アナログ回路から遠い位置に配置するのが好ましい。一方、リードフレーム4は、表面にMOP-IC3が設けられている。また、リードフレーム4は、裏面に裏面共通グランド接地面5が形成されている。リードフレーム4に裏面共通グランド5を設ける構成は、一般的なQFNパッケージにおいても広く適用されているものである。すなわち、QFNパッケージの裏面共通グランドは、その面積を十分に大きくすることが可能であるため、寄生インダクタンスを極めて小さくすることができ、理想的なグランドノードであると言える。一般的なQFNパッケージでは、ボンディングワイヤが、その性能に大きく影響するが、裏面共通グランドは、基板との接触面積を大きくすることが容易であるため、理想的なグランドにより近い接地面を、半導体集積回路の真下に、容易に実現することが可能である。MOP-IC3は、I/OPAD2に、アナログ回路に対する入力または出力端子であるアナログ回路用の入出力端子6a以下、入出力端子6aと称するを複数備えている。また、MOP-IC3は、I/OPAD2に、該アナログ回路を接地するためのアナログ回路用のグランド端子6b以下、グランド端子6bと称するを複数備えている。同様に、MOP-IC3は、I/OPAD2に、デジタル回路に対する入力または出力端子であるデジタル回路用の入出力端子7a以下、入出力端子7aと称するを複数備えている。また、MOP-IC3は、I/OPAD2に、該デジタル回路を接地するためのデジタル回路用のグランド端子7b以下、グランド端子7bと称するを複数備えている。なお、本実施の形態では、グランド端子第1グランド端子群6bが6個であり、グランド端子第2グランド端子群7bが2個である場合を例示しているが、グランド端子6bおよび7bの個数は、これらに限定されない所定数のグランド端子。複数の入出力端子6a、および複数のグランド端子6bは、電源ライン8aによって、互いに接続されている。電源ライン8aには、QFN1の主電源図示しないによって、複数の入出力端子6aにおけるある1つ以上の端子である、アナログ回路用の電源入力端子6cから、アナログ回路の電源電圧例えば、3.3Vが印加されている。また、複数の入出力端子6a、および複数のグランド端子6bは、グランド配線8bによって、互いに接続されている。グランド配線8bは、接地されており、理想的には0Vとされている。複数の入出力端子7a、および複数のグランド端子7bは、電源ライン9aによって、互いに接続されている。電源ライン9aには、QFN1の主電源図示しないによって、複数の入出力端子7aにおけるある1つ以上の端子である、デジタル回路用の電源入力端子7cから、デジタル回路の電源電圧例えば、3.3Vが印加されている。また、複数の入出力端子7a、および複数のグランド端子7bは、グランド配線9bによって、互いに接続されている。グランド配線9bは、接地されており、理想的には0Vとされている。ここで、アナログ回路のグランドであるグランド配線8bと、デジタル回路のグランドであるグランド配線9bとは、互いに分離した状態で設けられている。より具体的に、図12に示すI/OPAD120においては、アナログ回路とデジタル回路とで同じ、ESD対策用グランド配線122が共用されていた。すなわち、半導体集積回路パッケージにおいて、端子ピンの数が不足する傾向がある場合、ESD対策用の電源およびESD対策用のグランド用のPADを用意しない場合がある。この場合、例えば、ESD対策用の電源、および集積回路の主要部の電源を共通化する。多くの半導体集積回路では、半導体ファウンドリにおけるデザインルール上の制約もあり、I/OPADの、ESD対策用のグランド配線に関しては、アナログ回路とデジタル回路とで共通であるのが一般的である。つまり、ESD対策用のグランドと、集積回路の主要部を構成する各回路のグランド端子とは、全て共通となる。なお、特定回路のグランドのみ、独立ピンとして分離することは可能であるが、I/OPAD内のグランドリングを分離することは稀であり、またこの場合、ピン端子数の増加が懸念される。一方、図1aに示すとおり、MOP-IC3は、ESD対策用グランド配線122を、アナログ回路のグランドであるグランド配線8bと、デジタル回路のグランドであるグランド配線9bとに分割したI/OPAD2を備えた構成となっている。つまり、I/OPAD2を備えたMOP-IC3は、アナログ回路およびデジタル回路において共用されていたグランドを、該アナログ回路のグランドと該デジタル回路のグランドとに分割した状態で設けられたものであると解釈することができる。ESD対策用グランド配線122を、グランド配線8bとグランド配線9bとに分割することにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアスノイズ対策が十分である。また、MOP-IC3は、アナログ回路のグランドとデジタル回路のグランドとを分離するために、グランド端子を追加で設ける必要が無いので、該分離に起因して、QFN1の端子数の増加を回避することが可能となる。結果、QFN1では、グランドを介したスプリアスノイズ対策が十分であることと、端子数の削減との両立が可能となる。上記の構成によれば、ESD対策用の電源ラインまたはグランド配線を介した、スプリアスノイズの混入経路を完全に断つことができる。但し、ESD対策用グランド配線122を、グランド配線8bとグランド配線9bとに分割した場合、ESD対策用グランド配線122を介して一体的に設けられていた各グランド端子についても同様に、グランド端子6bとグランド端子7bとに分割される。これにより、アナログ回路およびデジタル回路は、接地が不十分となり、この結果、ESD耐性の劣化を引き起こす虞がある。特に、図1aに示す例では、該分割を行ったのみでは、グランド端子7bの数の少ないデジタル回路において、ESD耐性が劣化することが懸念される。そこで、QFN1では、図1bおよびcに示すとおり、アナログ回路のグランド端子6bのそれぞれが、ダウンボンド10により、リードフレーム4の裏面共通グランド5に接続されている。また、QFN1では、図1bおよびcに示すとおり、デジタル回路のグランド端子7bのそれぞれが、ダウンボンド11により、リードフレーム4の裏面共通グランド5に接続されている。このように、QFN1では、裏面共通グランド5に、グランド端子6bおよび7bが接続されているため、ESD対策において十分な接地を確保し、ESD耐性の劣化を抑制することが可能である。これにより、パッケージ化後の製品としてのQFN1は、ESD対策用グランド配線122を、グランド配線8bとグランド配線9bとに分割したことによる、ESD耐性の劣化がほとんど生じない。また、QFN1のMOP-IC3は、I/OPAD2において、アナログ回路の電源ライン8aとデジタル回路の電源ライン9aとが、分離した状態で設けられている。これにより、アナログ回路とデジタル回路との間のアイソレーション、ひいてはグランドを介したスプリアスノイズ対策を、さらに十分に実施することができる。図2は、QFN1のI/OPAD2および周辺部品における回路接続例を示す図である。図2に示すとおり、水晶振動子21は、図12に示すI/OPAD120の水晶振動子106と同様に、I/OPAD2に対して、ひいてはMOP-IC3に対して外付けされている。一方、図2には示していないが、水晶振動子21を所望の特性により駆動するための駆動回路を構成する部材、換言すれば、フィードバック抵抗RFB、ダンピング抵抗Rdump、および負荷容量Cloadについては、I/OPAD2のデジタル回路に内蔵されているのが好ましい。また、図2には示していないが、上述したプリアンプ用の電源制御機能を実現するために、HEMT制御回路107に接続される端子CNT_INに関しては、分圧抵抗R1およびR2、ならびに安定化容量C1が、I/OPAD2のアナログ回路に内蔵されているのが好ましい。これにより、MOP-IC3に対して外付けされる部品の点数を削減することができ、QFN1の低コスト化が可能となる。図2に示すとおり、複数の入出力端子6aはそれぞれ、端子CNT_INである端子22a、例えば12.7GHzのRF信号が入力される端子22b、例えば-1Vの電圧が印加される端子GHである端子22c、および例えば3.3Vの電源電圧を、電源ライン8aを通じてI/OPAD2のアナログ回路に印加するための電源入力端子AVDD33である端子22d等である。また、図2に示すとおり、複数の入出力端子7aはそれぞれ、水晶振動子21の両端が接続されている端子XIおよびXOである端子23aおよび23b、ならびに例えば3.3Vの電源電圧を、電源ライン9aを通じてI/OPAD2のデジタル回路に印加するための電源入力端子DVDD33である端子23c等である。さらに、電源ライン8aとグランド配線8bとの間には、コンデンサ第2安定化容量24が設けられている。コンデンサ24を設けることにより、アナログ回路の電源電圧に発生するノイズを低減することができる。同様に、電源ライン9aとグランド配線9bとの間には、コンデンサ第3安定化容量25が設けられている。コンデンサ25を設けることにより、デジタル回路の電源電圧に発生するノイズを低減することができる。図2に示すコンデンサ24および25はいずれも、数百pFのオーダーであるのが好ましい。これにより、レイアウトスペースを有効利用しつつ電源ノイズ耐性を向上することができる。コンデンサ24および25を設けることにより、I/OPAD2内部においては、191pFのオンチップ容量を内蔵した。第2の実施の形態に係る半導体集積回路パッケージの構成図3は、第2の実施の形態に係るQFN31のI/OPAD32および周辺部品における回路接続例を示す図である。I/OPAD32は、アナログ回路の電源ライン8aと、デジタル回路の電源ライン9aとが分離されていない点で、図1aに示したI/OPAD2と異なる。すなわち、I/OPAD32は、同じ電源ラインが、電源ライン8aおよび9aで共用されている。さらに、この場合、アナログ回路の電源およびデジタル回路の電源は、同じ電源図示しないが共用されているのが好ましい。これにより、MOP-IC33に入力すべき電源電圧の種類を削減することが可能となるため、電源電圧の入力端子についても同様に削減することが可能となり、端子数をさらに削減することが可能となる。I/OPAD32では、端子23cを電源電圧の入力端子の用途として使用する必要がなく、端子23cは、他の用途がない場合に、削減することが可能となる。また、I/OPAD32は、コンデンサ25を備えていない点で、図1aに示したI/OPAD2と異なる。デジタル回路における水晶発振回路の構成例図4aは、上記デジタル回路における水晶発振回路の構成例を示す回路図であり、図4bは、従来技術に係るデジタル回路における水晶発振回路の構成例を示す回路図である。なお、ここで水晶発振回路とは、水晶振動子21、および水晶振動子21を所望の特性により駆動するための駆動回路としての、フィードバック抵抗RFB、ダンピング抵抗Rdump、および負荷容量Cloadを少なくとも備えた回路である。また、図4bに示す水晶発振回路40 ́は、一般的な水晶発振回路であり、図4aに示す水晶発振回路40は、その応用例であると言える。水晶振動子21の電気的等価回路は一般的に、等価直列インダクタンス、等価直列容量、および等価直列抵抗の直列回路、ならびに該直列回路に対して並列に接続された並列容量から成るLC共振器であると言える。ここで、等価直列インダクタンス、等価直列容量、および等価直列抵抗のそれぞれの発振は、等価直列抵抗の抵抗値が原因で、発振振幅が減衰する。この等価直列抵抗の抵抗値を、CICrystalImpedanceと呼ぶ。一方、図4aおよびbに示す水晶発振回路40および40 ́では、インバータ43のトランジスタgm図示しないおよび負荷容量Cloadによる回路的な工夫により、負性抵抗Rnegを実現できる。上記CIより、負性抵抗の絶対値が十分に大きいとき、CIによる抵抗ロスをキャンセルして、発振が持続する。なお、|Rneg|>CI×5.5が、ばらつきを加味した一般的な目安である。フィードバック抵抗RFBは、信号の増幅機能を有するインバータ43の周波数帯域制限、および端子XI-端子XO間でのコモン電位の共通化に使用される。例えば、インバータ43の利得が大き過ぎることに起因して、インバータ43が発振周波数の3倍までの周波数帯域を有すると、不要な3倍高調波いわゆる、3次オーバートーン発振が発生する虞がある例:25MHz×3=75MHzの不要発振。このような、不要な発振を避けるべく、フィードバック抵抗RFBを用いている。ダンピング抵抗Rdumpは、水晶発振回路40または40 ́における励振レベルスペックを満たすために必要である。インバータ43により増幅した、端子XOに流れる電流の振幅が過度に大きくなると、温度に対する周波数特性が不均一になる等といった、周波数確度の乱れが発生する虞がある。このような、周波数確度の乱れを避け、水晶発振回路40または40 ́における励振レベルスペックを満たすために、ダンピング抵抗Rdumpを用いている。なお、水晶発振回路40または40 ́における励振レベルP単位:μWと、水晶振動子21に流れる電流IPPの関係は、以下のように表される。P=I2RMS×RSIRMS=P/RS1/2IPP=2√2×IRMSなお、上記の各数式において、IRMSは水晶振動子21に流れる電流の実効値じっこうち、effectivevalue、rootmeansquarevalue、RMSであり、RSは水晶振動子21の直列抵抗成分Crystalimpedance:CIである。実効値IRMSは、水晶振動子21に流れる電流のピーク値Ipの1/√2IpIRMS/√2になる。また、Ipのピークトゥピーク値を求めるので、Ipを2倍する。よって上記の各数式が導かれる。ここで、図4aおよびbに示したOnchipなるブロック内に配された部材は、MOP-IC3または100に内蔵されたものであるとする。図4aおよびbに示す水晶発振回路40および40 ́はそれぞれ、以下の構成を有している。端子XIは、ダイオード41のアノード、ダイオード42のカソード、およびインバータ43の入力端に接続されている。ダイオード41のカソードは、端子DVDD33端子23cを通じて、デジタル回路用の電源に接続されており、ダイオード42のアノードは、端子DGNDグランド端子7bを通じて、デジタル回路用のグランドに接続されている。端子XOは、ダイオード44のアノード、およびダイオード45のカソードに接続されている。ダイオード44のカソードはデジタル回路の電源に接続されており、ダイオード45のアノードはデジタル回路のグランドに接続されている。インバータ43は、デジタル回路のグランドに接続されている。そして、水晶振動子21または106は、対応するMOP-IC3または100に対して外付けされている。具体的に、水晶振動子21または106は、一端が端子XIに接続されており、他端がノードXO ́に接続されている。なお、図4aに示す回路においては、図4bのノードXO ́が端子XOに等しい。ここで、図4aに示す水晶発振回路40は、フィードバック抵抗RFB、2つの負荷容量Cload、およびダンピング抵抗Rdumpが、MOP-IC3に内蔵されている。図4aに示すフィードバック抵抗RFBは、一端がインバータ43の入力端に接続されており、他端がインバータ43の出力端に接続されている。図4aに示す負荷容量Cloadの一方は、一端が端子XIに接続されており、他端がデジタル回路のグランドに接続されている。図4aに示す負荷容量Cloadの他方は、一端が端子XOノードXO ́に接続されており、他端がデジタル回路のグランドに接続されている。図4aに示すダンピング抵抗Rdumpは、一端がインバータ43の出力端に接続されており、他端がノードXO ́端子XOに接続されている。一方、図4bに示す水晶発振回路40 ́は、フィードバック抵抗RFB、2つの負荷容量Cload、およびダンピング抵抗Rdumpの接続関係については、図4aに示す回路と概ね同様であるが、これらの各部材が、MOP-IC100に対して外付けされている。端子XI-端子XOノードXO ́間には、水晶振動子21の励振レベルスペック例えば、50μWを満たすべく、ダンピング抵抗Rdumpが必要となる。励振レベルスペック50μWを満たすべく、ダンピング抵抗Rdumpの抵抗値は、1kΩとした。さらに、フィードバック抵抗RFBの抵抗値は500kΩとし、各負荷容量Cloadの静電容量は12pFとした。また、図4aに示す水晶発振回路40の電源は、レギュレータ図示しないにより、デジタル回路の主電源3.3Vではなく、デジタル回路の内部で生成した電圧例えば、1.2Vを使用しており、これにより、水晶発振回路40が出力する信号の振幅を、1.2Vppピークトゥピーク値未満に抑えている。これにより、水晶発振回路40では、水晶発振回路40が出力する信号によるスプリアスノイズのレベルを下げている。同時にレギュレータ挿入により、水晶発振回路40にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。負荷容量Cloadの予備の追加容量であるダミー容量Cdummyは、一端が1.2Vの電源に接続されており、他端がデジタル回路のグランドに接続されており、該電源の安定化容量として使用されている。また、端子XIおよびノードXO ́をI/OPAD2または32に出すことで、外付け追加容量による調整が可能となる。すなわち、水晶振動子21の駆動回路をオンチップ化したICである水晶発振回路40においては、0Hz~-90kHzの良好な周波数確度Highbandローカル周波数=10.6GHz、温度範囲-40~80°Cが得られている。各負荷容量Cloadの静電容量の値は、実測によるローカル周波数の確度に応じた最適化が必要である。さらに、水晶発振回路40は、追加用のダミー容量Cdummyが内蔵されており、ダミー容量Cdummyは、負荷容量として使用しない場合、電源端子の安定化容量として使用される。水晶発振回路40の最終設計時に、発振余裕度負性抵抗が十分であることを確認し、メタル修正により内蔵容量の最終調整を実施した。水晶発振回路40の電源およびグランド端子は、デジタル回路の範疇に属するべきである。水晶発振回路40は、水晶振動子21を所望の特性により駆動するための駆動回路を構成する部材、換言すれば、フィードバック抵抗RFB、ダンピング抵抗Rdump、および負荷容量Cloadを、デジタル回路に内蔵した例である。これにより、MOP-IC3に対して外付けされる部品の点数を削減することができ、QFN1の低コスト化が可能となる。以上のとおり、水晶発振回路40は、QFN1図1bおよびc参照のデジタル回路の主電源の電圧レベルよりも低いレベルの電圧を生成する内部電圧源1.2Vの電源が生成した電圧を電源電圧として動作するのが好ましい。これにより、水晶発振回路40が出力する信号の振幅を低く抑えることができる。また、該信号によるスプリアスノイズのレベルを低下させることが可能となる。また、水晶発振回路40は、QFN1の主電源により動作しない構成とすることが可能となり、このように構成することにより、水晶発振回路40にて発生したノイズが、該主電源へとリークする虞を低減することが可能となる。アナログ回路における端子CNT_IN、およびその周辺回路の構成例図5aは、上記アナログ回路における、QFN1の主電源電圧よりも高いレベルの電圧が入力される入力端子である端子CNT_IN、およびその周辺回路の構成例を示す回路図であり、図5bは、従来技術に係るアナログ回路における、同構成例を示す回路図である。なお、図5aに示す回路50は、端子CNT_IN、および回路50の後段に接続されるHEMT制御回路107に発生するESDへの対策用の回路であり、同様のESD対策用の回路である図5bに示す回路50 ́の応用例であると言える。ここで、図5aおよびbに示したOnchipなるブロック内に配された部材は、図4aおよびbと同じく、MOP-IC3または100に内蔵されたものであるとする。図5aおよびbに示す回路50および50 ́はそれぞれ、以下の構成を有している。ダイオードD1のアノードおよびダイオードD2のカソードは、電圧検出回路51に接続されている。ダイオードD1のカソードは、端子AVDD33端子22dを通じて、アナログ回路用の電源に接続されており、ダイオードD2のアノードは、端子AGNDグランド端子6bを通じて、アナログ回路用のグランドに接続されている。便宜上、図示を省略したが、HEMT制御回路107は、アナログ回路用の電源およびグランドに接続されている。ここで、図5aに示す回路50は、端子CNT_INに入力された電圧を分圧するために設けられた2つの分圧抵抗分圧用抵抗R1およびR2、ならびに、分圧抵抗R1およびR2により分圧された電圧におけるノイズを低減させるための安定化容量第1安定化容量C1が、MOP-IC3に内蔵されている。図5aに示す分圧抵抗R1は、一端が端子CNT_INに接続されており、他端がダイオードD1のアノードとダイオードD2のカソードとの間に接続されている。図5aに示す分圧抵抗R2は、一端がダイオードD1のアノードとダイオードD2のカソードとの間に接続されており、他端がアナログ回路のグランドに接続されている。図5aに示す安定化容量C1は、一端が電圧検出回路51に接続されており、他端がアナログ回路のグランドに接続されている。一方、図5bに示す回路50 ́は、2つの分圧抵抗R1およびR2、ならびに安定化容量C1の接続関係については、図5aに示す回路と概ね同様であるが、これらの各部材が、MOP-IC100に対して外付けされている。さらに、図5aに示す回路50は、ダイオードD3およびD4から成る2段複数段のダイオードを備えている。ダイオードD3のアノードは、ダイオードD4のカソードに接続されている。ダイオードD3のカソードは端子CNT_INに接続されており、ダイオードD4のアノードはアナログ回路のグランドに接続されている。図5aに示す回路50は、端子CNT_INに分圧抵抗R1およびR2が接続されており、これらがMOP-IC3に内蔵されている。このため、MOP-IC3に対して外付けされる部品を用いることなく、QFN1の主電源より大きい電圧、例えば約20Vの制御入力が可能である。各分圧抵抗R1およびR2の抵抗値は、R1=420kΩ、R2=80kΩであり、内蔵された分圧抵抗全体の抵抗値は500kΩである。そして、ノードCNT_IN_intの電圧は、20Vの制御入力電圧が約1/6倍された、2.88V程度となる18×80/42080=20×1/6.25=2.88。ノードCNT_IN_intの電圧は、QFN1の主電源の電圧レベルである3.3Vよりも小さくなる。このため、ダイオードD1およびD2、ならびに後段の電圧検出回路51等は、3.3V用デバイスで実現できる。端子CNT_INと、アナログ回路のグランドとの間に、ダイオードD3およびD4が接続されているため、最大で電圧レベルが21Vまでの制御信号を与えても、異常動作は無い。すなわち、ESDに起因して、端子CNT_INからMOP-IC3に入力された電圧において、過度な電位上昇が発生した場合、ダイオードD3およびD4は、逆方向バイアスが与えられることによって、ブレークダウンを起こす。これにより、アナログ回路のグランドへと電流I1が流れ、分圧抵抗R1およびR2には過度の電流が流れないので、分圧用抵抗R1およびR2の破壊を防ぐことが可能である。ダイオードD3およびD4が無い回路50 ́は、端子CNT_INに発生するESDに対して十分な耐性が得られず、ESDに起因して分圧抵抗R1およびR2が破壊される虞がある。回路50において、端子CNT_INから回路50に対して20Vの電圧を印加した場合、分圧抵抗R1およびR2にて消費される電流は、40μAである。しかし、デザインマニュアルのオンチップPoly抵抗素子の電流制約として300μA/μmなる記載が存在する。さらに、600μA/μmを超える電流が分圧抵抗R1およびR2に流れると、分圧抵抗R1およびR2の破壊が起こり、絶対精度が大きく劣化してしまう虞がある。つまり、仮に抵抗値500kΩの抵抗を、チップ面積への影響を考慮し、幅W=1μmで設計する場合、この抵抗には、300μAを超える電流が流れてはいけない。一方、HBMHumanBodyModel:2kVおよびMMMachineModel:200Vに代表されるESDの発生時は、チップ内の各素子の破壊を防ぐため、ESD対策用のダイオードD3およびD4を介して、端子CNT_INに発生した過電流最大1~2A程度を、アナログ回路のグランドまたは端子CNT_INに接続された電源図示しないに逃がす必要がある。なお、ダイオードD1およびD2は、一般的なI/OPADに使用するダイオードであり、従来技術に係る図5aの場合と、図5bの場合とで違いはない。一方、例えば、ESDに起因して、端子CNT_INからMOP-IC3に入力された電圧が、負電圧へと電位降下する場合、ダイオードD3およびD4は、順方向バイアスが与えられる。これにより、アナログ回路のグランドから、ダイオードD3およびD4を介して、端子CNT_INへと電流を流すことができる。これにより、分圧抵抗R1およびR2には過度の電流が流れないので、分圧抵抗R1およびR2の破壊を防ぐことが可能である。図6は、図5aに示す端子CNT_INの端子電圧横軸に対する、同端子から流れる電流縦軸の関係を示すグラフである。図6の実測結果より、端子CNT_INの端子電圧が、正側最大入力である21V付近までは、ダイオードD3およびD4に流れる電流の変化が無い。端子CNT_INの端子電圧が、23V付近より大きくなると、徐々に逆方向バイアスされたダイオードD3およびD4が応答し、これによって、ダイオードD3およびD4に流れる電流の値が大きくなっている。図5aに示す回路50において、内蔵分圧抵抗である分圧抵抗R1およびR2、および後段の検波回路51の電源およびグランド端子は、アナログ系に属すべきである。以上のとおり、上記アナログ回路は、QFN1の主電源電圧3.3Vよりも高いレベルの電圧例えば、20Vが入力される端子CNT_INを備え、端子CNT_INとアナログ回路のグランドとの間に、端子CNT_INに入力された電圧を分圧するための分圧抵抗R1およびR2と、分圧抵抗R1およびR2により分圧された電圧におけるノイズを低減させるための安定化容量C1と、一端が端子CNT_INに接続されており、他端がアナログ回路のグランドに接続された、複数段のダイオードD3およびD4とを備えるのが好ましい。これにより、QFN1の主電源電圧よりも高いレベルの電圧が入力される端子CNT_INに発生するESDへの対策を施すことが可能となる。つまり、ダイオードD3およびD4は、ESDに起因して、端子CNT_INにおいて過度な電位の上昇が発生した場合に導通し、電流がアナログ回路のグランドに流れるように動作する。また、ダイオードD3およびD4は、ESDに起因して、端子CNT_INにおいて負電圧が発生した場合に導通し、電流が端子CNT_INに流れるように動作する。そして、以上の動作を行うダイオードD3およびD4を設けることにより、ESDに起因して発生した電流を、アナログ回路のグランドまたは端子CNT_INに逃がし、ESDに起因して、分圧抵抗R1およびR2が破壊される虞を低減することができる。一方、従来の集積回路で基準信号として必須とされる水晶発振回路用の端子XIおよびXO端子、および電源制御に必要な上記端子CNT_INの外付け抵抗および容量の部品点数削減に対する要望は強い。水晶発振回路の外付け抵抗素子、および外付け容量素子を内蔵する場合、素子定数を正しく設定しなければ負発振となり水晶発振回路PLLが動作できなくなる。また、端子CNT_INの分圧抵抗を内蔵化する場合、主電源電圧3.3Vより大きい21Vが入力されてもオンチップ内臓抵抗が破壊しない抵抗設計とESD対策技術が必要となる。アナログ回路におけるコンタクトテストの実施図7aは、図5aに示す回路50に対してコンタクトテストを実施したときに、電流が流れる方向を示した図である。図7bは、同コンタクトテストを実施したときの、分圧抵抗R1およびR2に流した電流縦軸に対する分圧抵抗R1およびR2の出力電圧横軸の関係を示すグラフである。図7aおよびbには、コンタクトテスト時の微小電流0~5μAを流した際の電圧応答が、略正比例の関係となることを示している。上記微小電流を回路50に流した時、ダイオードD3およびD4は一切応答せず、純粋に分圧抵抗R1およびR2に、上記微小電流が流れ込む。例えば、端子CNT_INから、5μAの上記微小電流を、回路50に流し込んだ際の、回路50の端子CNT_INから出力される電圧が2.5Vである場合、分圧抵抗R1およびR2全体の抵抗値が500kΩ程度であることが分かる。これにより、MOP-IC3を構成する半導体チップ図示しないのウエハ面内における、分圧抵抗R1およびR2の抵抗値のばらつき分布を知ることができる。アナログ回路が備える分圧抵抗R1およびR2からの出力電圧の値を、分圧抵抗R1およびR2への入力電流の値で除算した値が、分圧抵抗R1およびR2全体の抵抗値を意味している。これにより、上記ウエハ面内における、分圧抵抗R1およびR2の抵抗値のばらつき分布を、コンタクトテストにより把握することが容易となるという大きなメリットがある。以上のとおり、端子CNT_INからアナログ回路の分圧抵抗R1およびR2に微弱な電流を流した場合における、該電流の値に対する分圧抵抗R1およびR2の出力電圧の値の関係は、略比例であるのが好ましい。アナログ回路における端子GH、およびその周辺回路の構成例図8aは、上記アナログ回路における負電圧印加端子である端子GHGateterminalathorizontalmodeと、アナログ回路のグランドとの間に、複数段のダイオードを接続した構成すなわち、回路80を示す回路図である。図8bは、同複数段のダイオードの全体としての電流縦軸-電圧横軸特性を示すグラフである。ここで、端子GHに例えば-1Vの負電圧が印加されることは上述したが、端子GHに負電圧を印加する目的は、以下にある。すなわち、Horizontalpath水平偏波の経路上においてプリアンプを構成するHEMTは、ドレイン端子に、MOP-IC3の端子DHが接続される。また、該HEMTのゲート端子には、MOP-IC3の端子GHが接続される。該HEMTは通常、ゲート端子に負電圧を供給し、ドレイン端子に正電圧を供給することで動作する。そして、該HEMTのゲート端子に供給すべき負電圧は、HEMT制御回路107が備えている負電圧発生回路81から出力され、端子GHを通じて、HEMTのゲート端子に供給される特許文献1、ならびに本願図11参照。従って、端子GHには、負電圧を印加されることとなる。図8aに示す回路80は、以下の構成を有している。端子GHは、ダイオードD5のアノード、ダイオードD6のカソード、および負電圧発生回路81に接続されている。ダイオードD5のカソードはアナログ回路の電源に接続されており、ダイオードD6のアノードはダイオードD7のカソードに接続されている。ダイオードD7のアノードはダイオードD8のカソードに接続されており、ダイオードD8のアノードはアナログ回路のグランドに接続されている。これにより、端子GHに発生するESDへの対策を施すことが可能となる。つまり、端子GHと、アナログ回路のグランドとの間に接続された3段のダイオードD6~D8は、ESDに起因して、端子GHにおいて大幅な電位の降下が発生した場合に導通し、電流がESD対策用グランドから端子GHに流れるように動作する。また、図8bに示した、ダイオードD6~D8の全体に印加された電圧の範囲82、およびそれに対する電流の特性から明らかであるとおり、端子GHが-1V程度になっても、ESD対策用のダイオードD6~D8は誤動作しない。以上のとおり、上記アナログ回路は、負電圧が印加される端子である端子GHと、端子GHと、上記アナログ回路のグランドとの間に接続された、複数段のダイオードD6~D8とを備えるのが好ましい。なお、本発明を実施するための形態では、回路50図5a参照における複数段のダイオードが、ダイオードD3およびD4の2段の構成である例を示した。同様に、本発明を実施するための形態では、回路80図8a参照における複数段のダイオードが、ダイオードD6~D8の3段の構成である例を示した。しかしながら、本発明に係る複数段のダイオードにおけるダイオードの段数は、上記の各例に限定されるものではない。すなわち、回路50における複数段のダイオードが、3段以上のダイオードの構成であってもよいし、回路80における複数段のダイオードが、2段もしくは4段以上のダイオードの構成であってもよい。なお、回路80における複数段のダイオードに対しては、ダイオードの段数に応じて、自身が導通する電圧負電圧印加端子に印加される電圧値を制御することが可能である。入出力パッドに対するダミーフィルの配置関係図9aは、MOP-IC3のI/OPAD2に対する、ダミーフィルの配置関係を示す図であり、図9bは、従来技術に係る、同様の配置関係を示す図である。図9aは、I/OPAD2の直下のダミーフィル91を取り去った状態である。メタル配線の製造品質を保つためメタル密度に関するルールが存在する。図9bは、Topmetalと1階層下のメタルとの間の寄生容量を、容量92として図示したものである。高周波入力PADに関しては、メタル密度ルールを満たす範囲で、PADI/OPAD2直下のダミーフィル91を全て取り去るのが好ましい。これにより、寄生容量を最小化し、高周波性能の劣化を防ぐことが可能である。すなわち、MOP-IC3は、一部がメタルにより形成されているI/OPAD2と、配線図示しないと、配線における製造ばらつきを低減するためのダミーフィルダミーフィルメタル91とを備える。そして、ダミーフィル91は、I/OPAD2に形成されたメタルの真下に形成されていないか、または低減されているのが好ましい。上記の構成によれば、I/OPAD2の真下において、ダミーフィル91の個数が低減されているか、またはダミーフィル91が形成されていない。これにより、I/OPAD2とリードフレーム4との間に寄生容量が発生する要因を少なくすることができる。従って、QFN1における、高周波に対する特性を改善することが可能となる。I/OPAD2は、ダウンボンド10および11を接続するメタルを、最上位層に備えている。ダミーフィル禁止領域を指定しない限り、ダミーフィルは、I/OPAD2の真下にも、自動的に敷き詰められてしまう。I/OPAD2は、面積が非常に大きいため、下位層のダミーフィルとの間に形成される寄生容量、すなわち容量92は、I/OPAD2における高周波特性劣化の要因となり得る。よって、図9aのように、高周波入出力PAD最上位メタルの下位層メタルダミーフィルである、ダミーフィル91を削除するのが好ましい。例として、I/OPAD2が第6層メタルで形成される場合、下位層である第1層~第5層のダミーメタル91を全て削除するのが好ましい。付記事項また、図4a、図5aおよび図7a、図8a、ならびに図9aに示した各構成は、具体例として、MOP-IC3の構成として説明したが、これらの各構成は、MOP-IC33の構成として実現されてもよい。さらに、本発明に係る受信装置は、図11に示したMOP-IC100のかわりに、図1に示すQFN1または図3に示すQFN31を用いることで、当業者であれば容易に実現することが可能である。上記の構成によれば、受信装置において、QFN1または31と同様の効果を奏する。図14は、図11において、MOP-IC100のかわりに、図1に示すQFN1を用いて構成した、受信装置140の構成を示す図である。受信装置140は、図1cに示すQFN1MOP-IC3を内蔵、プリアンプHEMT141、142、および143、ならびに水晶振動子21を中心とした、回路の接続を簡略的に示した図である。ユニバーサルLNBの仕様によれば、端子CNT_INの電圧が11.5~14Vであるとき、QFN1は、HEMT制御回路107により、Verticalpath上のプリアンプ141を構成するHEMTにバイアスを供給する端子DVおよびGV。なおこのとき、HEMT制御回路107は、端子DVから正の電圧を出力し、この正の電圧を該HEMTのドレインに供給する。またこのとき、HEMT制御回路107は、端子GVから負の電圧を出力し、この負の電圧を該HEMTのゲートに供給する。一方、ユニバーサルLNBの仕様によれば、端子CNT_INの電圧が16~19Vであるとき、QFN1は、HEMT制御回路107により、Horizontalpath上のプリアンプを構成するHEMTにバイアスを供給する端子DHおよびGH。なおこのとき、HEMT制御回路107は、端子DHから正の電圧を出力し、この正の電圧を該HEMTのドレインに供給する。またこのとき、HEMT制御回路107は、端子GHから負の電圧を出力し、この負の電圧を該HEMTのゲートに供給する。なお、2ndプリアンプであるプリアンプ143を構成するHEMT用のバイアスは、常に供給されている。すなわち、HEMT制御回路107は、端子D2から正の電圧を出力し、この正の電圧を該HEMTのドレインに供給する。また、HEMT制御回路107は、端子G2から負の電圧を出力し、この負の電圧を該HEMTのゲートに供給する。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。