III/V族材料から作られる半導体層3を含む半導体オンインシュレータ構造10を形成するための方法において、a緩和ゲルマニウム層2をドナー基板1上に成長させるステップと、b前記III/V族材料から作られる少なくとも1つの層3を前記ゲルマニウム層2上に成長させるステップと、c劈開面6を前記緩和ゲルマニウム層2内に形成するステップと、d前記ドナー基板1の劈開された部分を支持基板4に転写するステップであって、前記劈開された部分が、前記劈開面6において劈開された前記ドナー基板1の一部分でありかつ前記III/V族材料から作られる少なくとも1つの層3を備える、ステップと、を備えることを特徴とする、方法。前記III/V族材料が、InGaAsである、請求項1に記載の方法。前記ドナー基板1が、シリコンから作製されている、請求項1または2に記載の方法。前記緩和ゲルマニウム層2を成長させるステップaが、格子適合のシリコンゲルマニド緩衝層7を前記ドナー基板1上に成長させる先行サブステップa1を備え、前記緩和ゲルマニウム層2が、前記シリコンゲルマニド緩衝層7上に成長させられる、請求項3に記載の方法。前記劈開面6を前記緩和ゲルマニウム層2内に形成するステップcが、絶縁層5を前記III/V族材料から作られる少なくとも1つの層3上および/または前記支持基板4上に形成する先行サブステップc1を備える、請求項1~4のいずれか一項に記載の方法。前記絶縁層5を形成するステップc1が、前記支持基板4を熱酸化することを備える、請求項5に記載の方法。前記絶縁層5を形成するステップc1が、酸化物層を前記III/V族材料から作られる少なくとも1つの層3上に堆積させることを備える、請求項5または6に記載の方法。前記III/V族材料から作られる少なくとも1つの層3を前記ゲルマニウム層2上に成長させるステップbが、薄いシリコン層8を前記III/V族材料から作られる少なくとも1つの層3上に形成する後続サブステップb1を備える、請求項5~7のいずれか一項に記載の方法。前記支持基板4が、前記絶縁層5を備えるシリコンオンインシュレータ構造である、請求項1~4のいずれか一項に記載の方法。支持基板4、絶縁層5、前記絶縁層5上に存在するIII/V族材料から作られる少なくとも1つの層3、および、前記III/V族材料から作られる少なくとも1つの層3上に存在するゲルマニウム層2を備える、GeオンIII/V族オンインシュレータ構造10。請求項10に記載のGeオンIII/V族オンインシュレータ構造10に形成されるNFETトランジスタ20aであって、前記ゲルマニウム層2における前記III/V族材料層3に至る空洞21内のゲート23であり、前記ゲート23が、高K誘電体材料22によって前記ゲルマニウム層2および前記III/V族材料層3から絶縁されている、ゲート23と、前記空洞21の第1の側において前記ゲルマニウム層2内に存在するソース領域24と、前記空洞21の他方の側において前記ゲルマニウム層2内に存在するドレイン領域25と、を備える、NFETトランジスタ20a。請求項11に記載のNFETトランジスタ20aを製造するための方法であって、請求項10に記載のGeオンIII/V族オンインシュレータ構造10を形成するステップと、前記ゲルマニウム層2に前記III/V族材料層3に至る前記空洞21を形成するステップと、前記高K誘電体材料22および前記ゲート23を前記空洞21内に堆積させるステップであって、前記ゲートが、前記高K誘電体材料22によって前記ゲルマニウム層2および前記III/V族層3から絶縁されている、ステップと、前記空洞21の両側に存在する前記ゲルマニウム層2内の前記ソース領域24および前記ドレイン領域25にイオン注入するステップと、を備える、方法。請求項10に記載のGeオンIII/V族オンインシュレータ構造10に形成されるPFETトランジスタ20bであって、高K誘電体材料22によって前記ゲルマニウム層2から絶縁されるゲート23を備える、前記ゲルマニウム層2上に存在するアイランド26と、前記アイランド26の第1の側において前記ゲルマニウム層2内に存在するソース領域24と、前記アイランド26の他方の側において前記ゲルマニウム層2内に存在するドレイン領域25と、を備える、PFETトランジスタ20b。請求項13に記載のPFETトランジスタ20aを製造するための方法であって、請求項10に記載のGeオンIII/V族オンインシュレータ構造10を形成するステップと、前記高K誘電体材料22および前記ゲート23を堆積することによって前記アイランド26を前記ゲルマニウム層2上に形成するステップであって、前記ゲート23が、前記高K誘電体材料22によって前記ゲルマニウム層2から絶縁されている、ステップと、前記アイランド26の両側に存在する前記ゲルマニウム層2内の前記ソース領域24および前記ドレイン領域25にイオン注入するステップと、を備える、方法。前記GeオンIII/V族オンインシュレータ構造10が、請求項4に記載の方法によって形成され、前記アイランド26を形成するステップの前に、前記緩衝層7に前記ゲルマニウム層2に至る空洞を形成するステップを備え、前記ゲート23が、前記高K誘電体材料22によって前記緩衝層7から絶縁されている、請求項14に記載の方法。前記アイランド26を形成するステップの前に、前記ゲルマニウム層2が、部分的にくぼみを形成される、請求項14または15に記載の方法。本発明の上述したおよびその他の目的、特徴、および、利点が、添付の図面を参照して読むことによって、本発明の例として役に立つ実施形態の以下に記述される詳細な説明から明らかとなる。Si/Geドナー上におけるIII/V族層ここで、図面を参照して、本発明の考えられる実施形態による方法を説明する。本発明は、有利にはシリコンから作られるドナー基板1とIII/V族材料から作られる少なくとも1つの層3との間に緩和ゲルマニウムの層2を挿入することを提案するものであり、そのIII/V族材料は、例えば、InP、AsGa、InAsであり、有利には、InAsGaの高い電荷担体移動度のために、InAsGaである。実際に、GeおよびIII/V族材料の格子は、格子調整問題を伴うことなく、緩和Ge層の上面においてIII/V族材料層の成長を可能にするほど十分に近接している。さらにまた、露出したシリコンドナー基板の上面において緩和Ge層を成長させるための方法は、当業者には公知のことである。層の結晶性材料が、その層の公称格子定数とほぼ同じ格子定数を有している場合、その層は、緩和しており、ここで、この材料の格子定数は、材料に加えられた応力のないその材料の平衡形equilibriumformの状態にある。それとは逆に、層の結晶性材料が、引っ張られた状態あるいは圧縮された状態で弾性的に応力を加えられている場合、その層は、歪んでいる。例えば、歪み層は、一方の材料上において他方の材料がエピタキシャル成長することによって得ることができ、ここで、これらの2つの材料は、異なる格子定数を有する。ゲルマニウムとシリコンとは、異なる格子定数を有するので、シリコン基板の上面において緩和Ge層を成長させるための第1の方法は、層の基部においては歪んでおりこの薄いGe層は、シリコンと同じ面内格子定数を有し、したがって、格子定数間における4の不整合mismatchのために大きく歪んでいる、層が厚くなるにつれて徐々に緩和されるゲルマニウムから作られる格子適合の層を成長させることである。十分な厚さから、ゲルマニウムの成長は、完全に緩和される。この技術は、通常、少なくとも2μmの厚いGe層を必要とする。あるいは、格子適合のシリコンゲルマニド緩衝層7が、使用される。この緩衝層7は、緩和ゲルマニウム層を成長させる前に、シリコンドナー基板1上において成長させられ、また、この緩衝層7は、緩和SiGeから作られ、緩衝層7が厚くなるにつれて、ゲルマニウムの割合が増加する。したがって、シリコンドナー基板1と緩衝層7との界面においては、緩衝層7は、基本的には、シリコンから作られ、緩和ゲルマニウム層2と緩衝層7との界面においては、緩衝層7は、格子適合問題のない純粋な緩和ゲルマニウムの成長を可能にするほど十分なゲルマニウムの割合を備える。この技術は、通常、2~5ミクロンの厚さを有する緩衝層7を必要とする。あるいは、ドナー基板全体が、SiGeから作製され、格子適合層の役割をなしてもよい。緩和ゲルマニウムは、このSiGe基板上において直接に成長させられてもよい。SeOI構造の形成本発明によるIII/V族材料の半導体層3を含む半導体オンインシュレータ構造10を形成する方法の実施形態に含まれるステップが、図1に示される。緩和ゲルマニウム層2は、これまでに説明されたように、ドナー基板1上において成長させられる。その後、III/V族材料から作られる少なくとも1つの層3、有利には、InAsGaから作られる層3が、ゲルマニウム層2上において成長させられる。さらに、支持基板4が、製作され、この支持基板4は、有利には、シリコンから作製され、あるいは、基板として典型的に使用されるその他の何らかの材料から作製される。支持基板4は、標準的なシリコンオンインシュレータ基板であってもよく、薄いシリコン層8の下に絶縁層5を備える。支持基板4が、シリコンオンインシュレータ構造でない場合、言い換えれば、支持基板4が、絶縁層5を備えない場合、絶縁層5は、有利には、III/V族材料から作られる少なくとも層3上に、および/または、支持基板4上に、形成される。図1に示される実施形態においては、絶縁層は、支持基板4の熱酸化によって形成される。例えば、支持基板4が、シリコンから作製されている場合、二酸化ケイ素絶縁層が、形成される。あるいは、絶縁層5は、とりわけ、III/V族材料層3上に堆積させられてもよい。同様に、酸化物は、好ましいものである。有利には、酸化物層が、両方の表面上に形成されまたは堆積させられる。実際に、酸化物/酸化物結合は、良好な品質であることが知られている。あるいは、少なくとも1つの絶縁層5を形成する前に薄いシリコン層8をIII/V族材料層3上に形成することも可能であり、その結果、ドナー基板1と支持基板4とが結合されるとき、シリコンオンインシュレータ下部構造が、再構成される。この実施形態は、図2に示される。その後、劈開面6が、緩和ゲルマニウム層2内に形成される。このステップは、絶縁層5を形成するステップの前に、実行されてもよく、それどころか、絶縁層5が支持基板4上だけに形成される場合には、絶縁層5を形成するステップと同時に実行されてもよいことがわかるはずである。このために、緩和ゲルマニウム層2は、例えば、Smart-Cut商標技術に基づいて、水素のようなイオン種を注入される。この注入は、埋め込まれかつ弱体化された領域である劈開面6を生成することになる。さらに、ドナー基板1は、支持基板4と結合され、その後、注入された種の侵入深さに対応する深さ劈開面6において、すなわち、ゲルマニウム層2内においてソース基板1を劈開することによって、ソース基板1は分離される。有利には、ゲルマニウム層が、シリコンゲルマニド緩衝層7上に成長させられている場合、劈開面は、このサブ層7内に形成されてもよい。このようにして、SeOI構造10より正確には、GeオンIII/V族オンインシュレータ構造が、得られ、このSeOI構造10は、支持基板4と、ドナー基板1の劈開した部分とを含み、ドナー基板1の劈開した部分は、III/V族材料から作られる少なくとも1つの層3と、ゲルマニウム層2の残りの部分とを備えるあるいは、それが適切であるならば、ゲルマニウム層2とゲルマニド緩衝層7の残りの部分とを備える。さらに、恐らくゲルマニウム層2の残りの部分によって上面を覆われているあるいは、それが適切であるならば、ゲルマニド緩衝層7の残りの部分によって上面を覆われている、上述したソース基板1の一部分である残りの剥離した基板1’が、生成される。結合することに関しては、これは、活性化を伴いあるいは活性化を伴わずに可能であるがとりわけ、酸化物/酸化物コンタクトの場合においては、好ましい選択肢は、CMP化学機械研磨活性化結合である。GeオンIII/V族オンインシュレータ構造本発明の第2の態様によれば、GeオンIII/V族オンインシュレータ構造が、提供され、この構造は、上述したようなSeOI構造10を形成する方法のおかげによって、形成することができる。GeオンIII/V族オンインシュレータ構造10は、支持基板4、絶縁層5、絶縁層5上に存在するIII/V族材料から作られる少なくとも1つの層3、III/V族材料から作られる少なくとも1つの層3上に存在するゲルマニウム層2を備える。とりわけ有利な方法においては、構造10は、最終的に、底部から上部へ次のものを備える。シリコン基板4、酸化ケイ素絶縁層5、ことよると薄いシリコン層8、InAsGa層3、緩和Ge層2、残りの部分のゲルマニド緩衝層7。NFETトランジスタ本発明の第3の態様および第4の態様によれば、これまでに説明されたGeオンIII/V族オンインシュレータ構造10から製造されたNFETトランジスタ20a、および、そのようなNFETトランジスタ20aを製造するための方法が、それぞれ、提供される。そのような高性能NFETトランジスタ20aが、図3に示される。上述したように、電界効果型トランジスタは、半導体材料において1つの型を有する電荷担体によるチャンネル形状すなわちチャンネル導電率を制御するのは、電界に依存している。N型負においては、電荷担体は、電子である。そのために、半導体は、P型にドーピングされあるいは、完全空乏型状態で動作させられる場合、ドーピングされない、また、活性化されると、N型チャンネルが生成され、電流が循環することができる。そのようなNFETトランジスタ20aを製造するために、GeオンIII/V族オンインシュレータ構造10が、第1のステップにおいて形成される。その後、空洞21が、ゲルマニウム層2からIII/V族材料層3に至るまで形成される。この空洞21によって、ゲルマニウム層2は、典型的には完全空乏型動作モードのためにドーピングされていないInAsGa層3によってだけ結合された2つの部分に分割される。その後、高K誘電体材料22から作られる層が、最初に、堆積させられる。高K誘電体という用語は、二酸化ケイ素と比較して高い誘電率kを備える材料を意味し、トンネル現象による漏れ電流が、回避されなければならず、そのために、特定の絶縁材料を使用することになる。その後、ゲート23が堆積させられ、高K誘電体材料22によって被膜される。有利には、ゲート23は、金属から作製され、高K誘電体材料22によってその他の層から絶縁される。最後に、ソース領域24およびドレイン領域25が、空洞21によって分割されたゲルマニウム層2の2つの部分にイオン注入することによって、形成される。実際に、これまでに説明したように、Ge-III/V族ヘテロ接合は、非ショットキー型であることが知られているので、Ge層は、低抵抗コンタクトを形成するのに使用される。NFETトランジスタは、現在、使用可能である。十分に大きな正のゲート-ソース電圧FETのしきい値電圧と呼ばれるを印加することによって、伝導チャンネルが、現れる。層3に添加されたドーパントイオンを打ち消すためには、十分な量の電子が、ゲートの近くに引き寄せられなければならず、これは、最初に、空乏領域と呼ばれる移動キャリアの存在しない領域を形成する。ゲート-ソース電圧のさらなる増加が、さらなる電子をゲートへ引き寄せ、これは、過剰な負電荷を出現させることができ、このプロセスは、反転と呼ばれる。PFETトランジスタ本発明の第5および第6の態様によれば、上述したGeオンIII/V族オンインシュレータ構造10から製造されたPFETトランジスタ20b、および、そのようなPFETトランジスタ20bを製造するための方法が、それぞれ、提供される。そのような高性能PFETトランジスタ20bが、図4に示される。P型正においては、電荷担体は、正孔である。そのために、半導体は、N型にドーピングされあるいは、完全空乏型状態で動作させられる場合、ドーピングされない、活性化されると、P型チャンネルが生成され、電流が循環することができる。これは、NFETトランジスタに対して逆の機能である。そのようなPFETトランジスタ20bを製造するために、GeオンIII/V族オンインシュレータ構造が、第1のステップにおいて形成される。その後、アイランド26が、ゲルマニウム層2上に形成される。高K誘電体材料22から作られる層が、最初に、堆積させられる。その後、ゲート23が、堆積させられる。これは、好ましくは、金属ゲートである。実際に、正孔の場合、高移動度層は、ゲルマニウム層2であり、そのために、ゲルマニウム層2は、2つの部分に分割されない。そうは言っても、有利には、ゲルマニウム層2には、アイランドが形成される前に、くぼみが部分的に形成される。したがって、より薄いゲルマニウムチャンネルをより簡単に開通することができる。ゲルマニド層7が、存在する場合、アイランドをゲルマニウム層2上に直接に形成させるために、空洞が、この層からゲルマニウム層2まで形成される。ゲート23は、有利には、金属から作製され、高K誘電体材料22によってその他の層から絶縁される。最後に、ソース領域24およびドレイン領域25が、アイランド26の両側におけるゲルマニウム層2の2つの部分にイオン注入することによって、形成される。PFETトランジスタは、現在、使用可能である。NFETと同様に、十分に大きな正のゲート-ソース電圧を印加することによって、伝導チャンネルが、現れる。添加されたドーパントイオンを打ち消すためには、十分な量の正孔が、InAsGa層3からゲルマニウム層2へ引き寄せられなければならない。