"半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層の表面に垂直な第1の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第2の方向に延び、互いに絶縁される第1乃至第nの半導体層nは2以上の自然数と、前記第2の方向の一端において前記第1乃至第nの半導体層に接続される共通電極と、前記第1乃至第nの半導体層をチャネルとし、前記第1乃至第nの半導体層のうちの1つを選択するレイヤー選択トランジスタとを具備し、前記レイヤー選択トランジスタは、前記第2の方向に、前記第2の方向の一端から順番に配置され、前記第1乃至第nの半導体層の前記第1及び第2の方向に垂直な第3の方向にある側面に沿って前記第1の方向に延びる第1乃至第mのゲート電極m=nk、kは偶数と、前記第iの半導体層iは1~nのうちの1つ内において前記第i乃至第ikのゲート電極に隣接するチャネルを、前記第i乃至第ikのゲート電極の電位に依存しないノーマリーオンチャネルにする第iのノーマリーオン領域とを備える半導体装置。半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層の表面に垂直な第1の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第2の方向に延び、前記第2の方向の一端が階段形状を有し、互いに絶縁される第1乃至第nの半導体層nは2以上の自然数と、前記第1乃至第nの半導体層の前記第2の方向の一端をそれぞれ覆う第1乃至第nの拡散防止層と、前記第1乃至第nの拡散防止層を介して前記第1乃至第nの半導体層に接続される共通半導体層と、前記共通半導体層に接続される共通電極と、前記第1乃至第nの半導体層及び前記共通半導体層をチャネルとし、前記第1乃至第nの半導体層のうちの1つを選択するレイヤー選択トランジスタとを具備し、前記レイヤー選択トランジスタは、前記第2の方向に、前記第2の方向の一端から順番に配置され、前記第1乃至第nの半導体層及び前記共通半導体層の前記第1及び第2の方向に垂直な第3の方向にある側面に沿って前記第1の方向に延びる第1乃至第mのゲート電極m=nk、kは自然数と、前記第iの半導体層iは1~nのうちの1つ内において前記第i乃至第ikのゲート電極に隣接するチャネルを、前記第i乃至第ikのゲート電極の電位に依存しないノーマリーオンチャネルにする第iのノーマリーオン領域とを備え、前記第gのゲート電極gは1~n-1のうちの1つは、前記第gの拡散防止層と前記第g1の拡散防止層の間に配置され、前記第n乃至第mのゲート電極は、前記第nの拡散防止層よりも前記第1乃至第nの半導体層側に配置される半導体装置。前記第iの半導体層を選択するとき、前記第i乃至第ikのゲート電極に、それらに隣接するチャネルをオフチャネルにし得るオフ電位を印加し、それ以外のゲート電極に、それらに隣接するチャネルをオンチャネルにし得るオン電位を印加する請求項1又は2に記載の半導体装置。前記第1乃至第mのゲート電極のピッチをPとしたとき、前記レイヤー選択トランジスタの前記第2の方向の大きさは、P×nk-1であり、前記nは、4以上である請求項1に記載の半導体装置。前記第1乃至第mのゲート電極のピッチをPとしたとき、前記レイヤー選択トランジスタの前記第2の方向の大きさは、P×nk-1であり、前記nは、3以上である請求項2に記載の半導体装置。前記第1乃至第nの半導体層は、多結晶シリコン層であり、前記第iのノーマリーオン領域は、砒素を含み、前記第1乃至第mのゲート電極のピッチは、160nm以下である請求項1又は2に記載の半導体装置。前記第1乃至第nの半導体層の前記第3の方向にある側面のうち、前記第1乃至第mのゲート電極に覆われていない領域に、前記第1乃至第nの半導体層の抵抗値よりも低い抵抗値を持つ低抵抗領域が設けられる請求項1又は2に記載の半導体装置。前記第1乃至第nの半導体層は、絶縁層又は空洞により互いに絶縁される請求項1又は2に記載の半導体装置。前記第2の方向の他端において前記第1乃至第nの半導体層に接続される複数のメモリセルをさらに具備し、前記複数のメモリセルの各々は、電荷蓄積層内の電荷量により閾値が変化するセルトランジスタであり、前記第1乃至第nの半導体層は、前記複数のメモリセルのチャネルとして用いられる請求項1又は2に記載の半導体装置。前記第2の方向の他端において前記第1乃至第nの半導体層に接続される複数のメモリセルをさらに具備し、前記複数のメモリセルの各々は、電圧又は電流により抵抗値が変化する抵抗変化素子であり、前記第1乃至第nの半導体層は、前記複数のメモリセルの各々に前記電圧又は前記電流を供給する導電線として用いられる請求項1又は2に記載の半導体装置。前記拡散防止層は、前記第2の方向の厚さが1nm以下の絶縁層である請求項2に記載の半導体装置。前記拡散防止層は、金属層である請求項2に記載の半導体装置。請求項1に記載の半導体装置の製造方法において、前記第iのノーマリーオン領域を、不純物の注入により前記第iの半導体層内の前記第ik/2のゲート電極に隣接するチャネルに形成する工程と、前記第iのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第iのノーマリーオン領域を、前記第2の方向の両側に、前記第1乃至第mのゲート電極のピッチPのj倍jは自然数以上、j1倍未満伸張させる工程と、但し、k=j×2であるを具備する半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記第iのノーマリーオン領域を、不純物の注入により前記第iの半導体層内の前記第iのゲート電極に隣接するチャネルに形成する工程と、前記第iのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第iのノーマリーオン領域を、前記第2の方向の片側に、前記第1乃至第mのゲート電極のピッチPのj倍jは自然数以上、j1倍未満伸張させる工程と、但し、k=jであるを具備する半導体装置の製造方法。実施形態は、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択するための技術を提案する。実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層の表面に垂直な第1の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第2の方向に延び、互いに絶縁される第1乃至第nの半導体層nは2以上の自然数と、前記第2の方向の一端において前記第1乃至第nの半導体層に接続される共通電極と、前記第1乃至第nの半導体層をチャネルとし、前記第1乃至第nの半導体層のうちの1つを選択するレイヤー選択トランジスタとを備え、前記レイヤー選択トランジスタは、前記第2の方向に、前記第2の方向の一端から順番に配置され、前記第1乃至第nの半導体層の前記第1及び第2の方向に垂直な第3の方向にある側面に沿って前記第1の方向に延びる第1乃至第mのゲート電極m=nk、kは偶数と、前記第iの半導体層iは1~nのうちの1つ内において前記第i乃至第ikのゲート電極に隣接するチャネルを、前記第i乃至第ikのゲート電極の電位に依存しないノーマリーオンチャネルにする第iのノーマリーオン領域とを備える。実施形態によれば、前記半導体装置の製造方法は、前記第iのノーマリーオン領域を、不純物の注入により前記第iの半導体層内の前記第ik/2のゲート電極に隣接するチャネルのみに形成する工程と、前記第iのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第iのノーマリーオン領域が、前記第2の方向に前記第1乃至第mのゲート電極のピッチのj倍jは自然数以上、j1倍未満伸張するとき、k=j×2に設定する工程とを備える。以下、図面を参照しながら実施形態を説明する。尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。実施形態に係わる半導体装置は、ウェハープロセス中に発生する熱処理により、レイヤー選択トランジスタのノーマリーオン領域がチャネル長方向に伸張することを想定し、半導体基板上に積み重ねられる半導体層の数よりも多い数のゲート電極を有するレイヤー選択トランジスタを用いて、半導体層の選択を行うことに特徴を有する。また、単にレイヤー選択トランジスタのゲート電極の数を増やすのではなく、ノーマリーオン領域の伸張量不純物の拡散長とレイヤー選択トランジスタのゲート電極の数との関係を規定することにより、ゲート電極の増加数を必要最小限に抑え、レイヤー選択トランジスタの面積の増大を防止する。例えば、第1乃至第nの半導体層nは2以上の自然数内の第1乃至第nのノーマリーオン領域が両側に伸張するとき、レイヤー選択トランジスタは、第1乃至第mのゲート電極m=nk、kは偶数を備える。この時、第iの半導体層iは1~nのうちの1つ内の第iのノーマリーオン領域は、第i乃至第ikのゲート電極に隣接するチャネルをノーマリーオンチャネルにする第1及び第2の実施例に相当。ここで、kは、ノーマリーオン領域の片側の伸張量不純物の拡散長により決定される値である。即ち、熱処理などにより、第iの半導体層内の第ik/2のゲート電極に隣接するチャネルに形成された第iのノーマリーオン領域が、第1乃至第mのゲート電極のピッチのj倍jは自然数以上、j1倍未満伸張するとき、kはj×2に設定される。但し、ノーマリーオン領域のチャネル長方向の初期サイズ不純物の拡散前のノーマリーオン領域の端の位置は、ゲート電極のチャネル長ゲート電極のチャネル長方向の端の位置に一致すると仮定する。また、第1乃至第nの半導体層nは2以上の自然数内の第1乃至第nのノーマリーオン領域が片側のみに伸張するとき、レイヤー選択トランジスタは、第1乃至第mのゲート電極m=nk、kは自然数を備える。この時、第iの半導体層iは1~nのうちの1つ内の第iのノーマリーオン領域は、第i乃至第ikのゲート電極に隣接するチャネルをノーマリーオンチャネルにする第3及び第4の実施例に相当。そして、熱処理などにより、第iの半導体層内の第iのゲート電極に隣接するチャネルに形成された第iのノーマリーオン領域が、第1乃至第mのゲート電極のピッチのj倍jは自然数以上、j1倍未満伸張するとき、kはjに設定される。但し、ノーマリーオン領域のチャネル長方向の初期サイズ不純物の拡散前のノーマリーオン領域の端の位置は、ゲート電極のチャネル長ゲート電極のチャネル長方向の端の位置に一致すると仮定する。以上のように、半導体基板上に積み重ねられる半導体層の数よりも多い数のゲート電極を有するレイヤー選択トランジスタを用いて半導体層の選択を行うことにより、レイヤー選択トランジスタのノーマリーオン領域がチャネル長方向に伸張したとしても、半導体層の選択を正確に行うことができる。[第1の実施例]図1は、第1の実施例に係わる半導体装置を示している。図2は、図1のII-II線に沿う断面図である。第1の実施例は、半導体層の積層数nが3、ノーマリーオン領域の片側の伸張量jが1k=j×2=2、ゲート電極の数m=nkが5の例である。半導体基板10は、例えば、シリコン基板である。絶縁層11は、半導体基板10上に配置される。第1、第2及び第3の半導体層12-1,12-2,12-3は、絶縁層11の表面に垂直な第1の方向に、絶縁層11の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層11の表面に平行な第2の方向に延びる。本例では、第1、第2及び第3の半導体層12-1,12-2,12-3は、絶縁層13により互いに絶縁される。絶縁層14は、最上層としての第3の半導体層12-3上に配置される。絶縁層13,14は、例えば、酸化シリコン層である。絶縁層14は、酸化シリコン層以外に、窒化シリコン層や、酸化シリコン層と窒化シリコン層の積層などとすることも可能である。第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14は、フィン型積層構造Finを構成する。第1、第2及び第3の半導体層12-1,12-2,12-3は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。フィン型積層構造Finの第2の方向の一端において、共通電極18は、第1、第2及び第3の半導体層12-1,12-2,12-3に共通に接続される。共通電極18は、例えば、タングステン、アルミニウムなどの金属層を備える。レイヤー選択トランジスタ15LSTは、例えば、FETであり、第1、第2及び第3の半導体層12-1,12-2,12-3をチャネルとし、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択する。レイヤー選択トランジスタ15LSTは、第2の方向に、共通電極18側から順番に一定ピッチPで配置される第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5を有する。第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5は、少なくとも、第1、第2及び第3の半導体層12-1,12-2,12-3の第1及び第2の方向に垂直な第3の方向にある側面に沿って第1の方向に延びる。本例では、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5は、フィン型積層構造Finの第1の方向にある上面及び第2の方向にある2つの側面を覆う。即ち、レイヤー選択トランジスタ15LSTは、ダブルゲート構造を有するフィン型FETである。また、レイヤー選択トランジスタ15LSTは、第1、第2及び第3の半導体層12-1,12-2,12-3内に、それぞれ、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を有する。第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、n型不純物砒素、リンなどの5価元素、p型不純物硼素、インジウムなどの3価元素、又は、それらの両方を含む不純物領域である。第1の半導体層12-1内に存在する第1のノーマリーオン領域17-1は、第1、第2及び第3のゲート電極16-1,16-2,16-3に隣接するチャネルを、それぞれ、第1、第2及び第3のゲート電極16-1,16-2,16-3の電位に依存しないノーマリーオンチャネルにする。第2の半導体層12-2内に存在する第2のノーマリーオン領域17-2は、第2、第3及び第4のゲート電極16-2,16-3,16-4に隣接するチャネルを、それぞれ、第2、第3及び第4のゲート電極16-2,16-3,16-4の電位に依存しないノーマリーオンチャネルにする。第3の半導体層12-3内に存在する第3のノーマリーオン領域17-3は、第3、第4及び第5のゲート電極16-3,16-4,16-5に隣接するチャネルを、それぞれ、第3、第4及び第5のゲート電極16-3,16-4,16-5の電位に依存しないノーマリーオンチャネルにする。尚、本例では、レイヤー選択トランジスタ15LSTをFETとする場合について説明したが、これ以外のスイッチ素子をレイヤー選択トランジスタとして用いることもできる。即ち、レイヤー選択トランジスタ15LSTは、スイッチ機能を有していればよい。また、本例では、第1、第2及び第3の半導体層12-1,12-2,12-3内に第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3のみが形成される例を示しているが、それに加えて、第1、第2及び第3の半導体層12-1,12-2,12-3内には、レイヤー選択トランジスタ15LSTの閾値を制御するための不純物領域を設けてもよい。表1は、図1の半導体装置における半導体層の選択動作を示している。図1の半導体装置によれば、第1のゲート電極16-1に係わるレイヤー選択トランジスタ15LSTは、最下層としての第1の半導体層12-1において常にオン状態ノーマリーオン状態であり、それ以外の第2及び第3の半導体層12-2,12-3においてスイッチ素子として機能する。第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、最下層としての第1の半導体層12-1及び中間層としての第2の半導体層12-2において常にオン状態ノーマリーオン状態であり、それ以外の第3の半導体層12-3においてスイッチ素子として機能する。第3のゲート電極16-3に係わるレイヤー選択トランジスタ15LSTは、第1、第2及び第3の半導体層12-1,12-2,12-3の全てにおいて常にオン状態ノーマリーオン状態である。第4のゲート電極16-4に係わるレイヤー選択トランジスタ15LSTは、中間層としての第2の半導体層12-2及び最上層としての第3の半導体層12-3において常にオン状態ノーマリーオン状態であり、それ以外の第1の半導体層12-1においてスイッチ素子として機能する。第5のゲート電極16-5に係わるレイヤー選択トランジスタ15LSTは、最上層としての第3の半導体層12-3において常にオン状態ノーマリーオン状態であり、それ以外の第1及び第2の半導体層12-1,12-2においてスイッチ素子として機能する。従って、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5の電位を、表1に示す関係に設定することにより、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択することができる。尚、表1において、Hは、レイヤー選択トランジスタ15LSTのチャネルをオンチャネルオン状態にし得るオン電位のことであり、Lは、レイヤー選択トランジスタ15LSTのチャネルをオフチャネルオフ状態にし得るオフ電位のことである。例えば、レイヤー選択トランジスタ15LSTがnチャネルFETのときは、Hは正電位であり、Lは接地電位である。また、レイヤー選択トランジスタ15LSTがpチャネルFETのときは、Hは負電位であり、Lは接地電位である。第1の半導体層12-1を選択するときは、第1、第2及び第3のゲート電極16-1,16-2,16-3の電位をLに設定し、第4及び第5のゲート電極16-4,16-5の電位をHに設定する。この時、第1のゲート電極16-1に係わるレイヤー選択トランジスタ15LSTは、第2及び第3の半導体層12-2,12-3においてオフ状態であり、第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、第3の半導体層12-3においてオフ状態であるため、第2及び第3の半導体層12-2,12-3は選択されない。これに対し、第1の半導体層12-1では、第1のノーマリーオン領域17-1が存在するため、第1乃至第5のゲート電極16-1~16-5に隣接する全てのチャネルがオン状態になる。従って、第1の半導体層12-1が選択される。第2の半導体層12-2を選択するときは、第2、第3及び第4のゲート電極16-2,16-3,16-4の電位をLに設定し、第1及び第5のゲート電極16-1,16-5の電位をHに設定する。この時、第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、第3の半導体層12-3においてオフ状態であり、第4のゲート電極16-4に係わるレイヤー選択トランジスタ15LSTは、第1の半導体層12-1においてオフ状態であるため、第1及び第3の半導体層12-1,12-3は選択されない。これに対し、第2の半導体層12-2では、第2のノーマリーオン領域17-2が存在するため、第1乃至第5のゲート電極16-1~16-5に隣接する全てのチャネルがオン状態になる。従って、第2の半導体層12-2が選択される。第3の半導体層12-3を選択するときは、第3、第4及び第5のゲート電極16-3,16-4,16-5の電位をLに設定し、第1及び第2のゲート電極16-1,16-2の電位をHに設定する。この時、第4のゲート電極16-4に係わるレイヤー選択トランジスタ15LSTは、第1の半導体層12-1においてオフ状態であり、第5のゲート電極16-5に係わるレイヤー選択トランジスタ15LSTは、第1及び第2の半導体層12-1,12-2においてオフ状態であるため、第1及び第2の半導体層12-1,12-2は選択されない。これに対し、第3の半導体層12-3では、第3のノーマリーオン領域17-3が存在するため、第1乃至第5のゲート電極16-1~16-5に隣接する全てのチャネルがオン状態になる。従って、第3の半導体層12-3が選択される。尚、上述の選択動作から明らかなように、第3のゲート電極16-3に係わるレイヤー選択トランジスタ15LSTは、第1、第2及び第3の半導体層12-1,12-2,12-3の全てにおいてノーマリーオン状態である。そこで、表2に示すように、上述の選択動作において、第3のゲート電極16-3は、常に固定電位H又はLに設定しておいてもよいし、フローティング状態に設定しておいてもよい。また、上述の選択動作により、第1、第2及び第3の半導体層12-1,12-2,12-3に対しては、それらに共通に接続される共通電極18を設ければよい。即ち、第1、第2及び第3の半導体層12-1,12-2,12-3の各々に対して、個別に電極を設ける必要がないため、コンタクト領域のサイズを縮小可能である。図3及び図4は、比較例を示している。この比較例は、積層される半導体層の数とレイヤー選択トランジスタのゲート電極の数とが等しい場合の例である。図3は、理想的状態である。しかし、ウェハープロセスにおいて、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理が必要となった場合、その高温熱処理に起因して、ノーマリーオン領域を形成する不純物の拡散が発生する。例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素の添加により形成した場合、1000°C、10秒の熱処理で、砒素は多結晶シリコン層内を約70nm拡散する。また、1000°C、20秒の熱処理で、砒素は多結晶シリコン層内を160nm程度拡する。従って、例えば、レイヤー選択トランジスタのゲート電極のピッチが160nm以下になると、1000°C、20秒の熱処理で、ノーマリーオン領域17-1~17-3は、図3の状態から図4の状態に変化する。図4の状態になると、半導体層12-2において、ノーマリーオン領域17-2は、全てのゲート電極16-1~16-3に跨るため、半導体層12-2は、常に選択された状態になる。即ち、半導体層12-2を非選択にすることが不可能であるため、レイヤー選択トランジスタ15LSTによる選択機能が失われる。これに対し、第1の実施例では、比較例と同じ条件によりノーマリーオン領域が伸張したとしても、図2の状態となるため、レイヤー選択トランジスタ15LSTによる選択機能が失われることはない。図5は、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を示している。本例では、半導体層の積層数nは、3である。同図aは、図1に示す第1の実施例に相当する。第1の実施例の場合、レイヤー選択トランジスタ15LSTの第2の方向の大きさは、P×4である。但し、Pは、ゲート電極16-1~16-5のピッチである。尚、レイヤー選択トランジスタ15LSTの第2の方向の大きさとは、レイヤー選択トランジスタの複数のゲート電極の第2の方向の一端にあるゲート電極の中心から第2の方向の他端にあるゲート電極の中心までのサイズのことである。同図bは、図4の比較例に対応する。但し、同図bは、図4の半導体装置において半導体層の選択機能を有効にするため、図4のゲート電極16-1~16-3のピッチを2倍P×2に広げている。比較例の場合も、第1の実施例と同様に、レイヤー選択トランジスタ15LSTの第2の方向の大きさは、P×4である。このように、半導体層の積層数nが3の場合、第1の実施例に係わるレイヤー選択トランジスタ15LSTの第2方向の大きさは、比較例に係わるレイヤー選択トランジスタ15LSTの第2方向の大きさと等しくなる。また、第1の実施例では、半導体層の積層数nが4以上になると、レイヤー選択トランジスタの第2方向の大きさが、比較例に係わるレイヤー選択トランジスタの第2方向の大きさよりも小さくなる、という効果を発揮する。この効果は、半導体層の積層数nが増加するほど大きくなるため、第1の実施例は、積層数をできるだけ多くしたい、という要望があるときに非常に有効な技術となる。半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化すると、以下のようになる。第1の実施例図5aでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×nk-1となる。また、第1の実施例では、k=2であるから、レイヤー選択トランジスタの第2方向の大きさは、P×n1となる。これに対し、比較例図5bでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×n-1×2となる。例えば、積層数nが2のとき、第1の実施例での大きさは、P×3、比較例での大きさは、P×2であり、第1の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも大きい。しかし、積層数nが4のとき、第1の実施例での大きさは、P×5、比較例での大きさは、P×6であり、積層数nが5のとき、第1の実施例での大きさは、P×6、比較例での大きさは、P×8であり、積層数nが6のとき、第1の実施例での大きさは、P×7、比較例での大きさは、P×10である。尚、図6は、半導体層の積層数nが6の場合において、第1の実施例同図aでのレイヤー選択トランジスタ15LSTの大きさP×7と、比較例同図bでのレイヤー選択トランジスタ15LSTの大きさP×10とを、比較して示している。以上のように、積層数nが4以上になると、第1の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数nが大きくなるほど、その差も大きくなる。図7乃至図11は、図1の半導体装置の製造方法を示している。まず、図7に示すように、半導体基板10として、例えば、面方位100、比抵抗10~20Ωcmのp型シリコン基板を用意する。この半導体基板10上に、絶縁層11,13,14としての酸化シリコン層と、第1、第2及び第3の半導体層12-1,12-2,12-3としての多結晶シリコン層とを、交互に形成する。次に、図8に示すように、例えば、PEPPhotoEngravingProcessとイオン注入を用いて、第1、第2及び第3の半導体層12-1,12-2,12-3内に、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成する。各ノーマリーオン領域17-1,17-2,17-3は、別々に形成される。また、イオン注入は、所定の加速電圧で、例えば、砒素イオンを第1、第2及び第3の半導体層12-1,12-2,12-3内に注入することにより実行される。尚、本例では、第1、第2及び第3の半導体層12-1,12-2,12-3の全てを形成した後に、第1、第2及び第3の半導体層12-1,12-2,12-3内に、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成する。但し、これに代えて、第1の半導体層12-1を形成した直後に第1のノーマリーオン領域17-1を形成し、この後、第2の半導体層12-2を形成した直後に第2のノーマリーオン領域17-2を形成し、さらに、この後、第3の半導体層12-3を形成した直後に第3のノーマリーオン領域17-3を形成してもよい。次に、図9に示すように、PEPとRIEReactiveionetchingを用いて、絶縁層13,14及び第1、第2及び第3の半導体層12-1,12-2,12-3をパターニングすることにより、フィン型積層構造Finを形成する。次に、図10に示すように、絶縁層11上に、フィン型積層構造Finを覆うゲート絶縁層例えば、酸化シリコン層と、ゲート絶縁層上の導電層とを形成する。そして、PEPとRIEとを用いて、この導電層をパターニングにすることにより、第2の方向に一定ピッチPで並んで配置される第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5を形成する。また、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5は、フィン型積層構造Finの第1の方向にある上面及び第2の方向にある2つの側面をそれぞれ覆うように形成される。この時点において、第1のノーマリーオン領域17-1は、第2のゲート電極16-2に隣接するチャネルのみに形成され、第2のノーマリーオン領域17-2は、第3のゲート電極16-3に隣接するチャネルのみに形成され、第3のノーマリーオン領域17-3は、第4のゲート電極16-4に隣接するチャネルのみに形成される。尚、ゲート絶縁層及び導電層を形成した後、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5を形成する前に、CMPChemicalMechanicalPolishingにより、導電層の上面を平坦化してもよい。また、フィン型積層構造Fin以外の領域を絶縁層で満たした状態でCMPを行ってもよい。この場合、CMP後に、フィン型積層構造Fin以外の領域を満たした絶縁層を除去し、さらに、その後、PEPとRIEとを用いて、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5を形成する。次に、図11に示すように、フィン型積層構造Finの第2の方向の一端に、第1、第2及び第3の半導体層12-1,12-2,12-3に共通に接続される共通電極18を形成する。また、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、それらを形成した後に発生する、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理により、第2の方向に伸張する。本例では、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5のピッチPの1倍以上、2倍未満伸張する。但し、不純物の拡散前の第1のノーマリーオン領域17-1の第2の方向の端は、第2のゲート電極16-2の第2の方向の端に一致し、不純物の拡散前の第2のノーマリーオン領域17-2の第2の方向の端は、第3のゲート電極16-3の第2の方向の端に一致し、不純物の拡散前の第3のノーマリーオン領域17-3の第2の方向の端は、第4のゲート電極16-4の第2の方向の端に一致する、と仮定する。以上の工程により、図1の半導体装置が完成する。図12は、第1の実施例の第1の変形例を示している。図13は、図12のXIII-XIII線に沿う断面図である。第1の変形例の特徴は、第1の実施例と比べると、第1、第2及び第3の半導体層12-1,12-2,12-3の第3の方向にある側面のうち、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5に覆われていない領域に、第1、第2及び第3の半導体層12-1,12-2,12-3の抵抗値よりも低い抵抗値を持つ低抵抗領域19が設けられる点にある。その他の構成については、第1の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。低抵抗領域19は、例えば、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3とは異なる不純物領域である。この場合、低抵抗領域19内の不純物は、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3内の不純物と同じであっても、異なっていてもよい。また、低抵抗領域19は、例えば、ニッケルシリサイド層などの金属シリサイド層である。この場合、低抵抗領域19は、フィン型積層構造Finを覆う金属層を形成した後、金属層と第1、第2及び第3の半導体層12-1,12-2,12-3とをシリサイド反応させ、さらに、この後、未反応の金属層を除去することにより形成される。この変形例によれば、低抵抗領域19により、寄生抵抗が下がり、動作速度の向上などのメモリ特性を向上させることができる。図14は、第1の実施例の第2の変形例を示している。図15は、図14のXV-XV線に沿う断面図である。第2の変形例の特徴は、第1の実施例と比べると、第1、第2及び第3の半導体層12-1,12-2,12-3間が空洞CAVITYであり、かつ、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5とフィン型積層構造Finとの間が空洞である点にある。その他の構成については、第1の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。空洞は、例えば、第1の実施例図1及び図2に示す構造を形成した後、図1及び図2に示す絶縁層13,14を選択的に除去することにより形成される。この場合、第1、第2及び第3の半導体層12-1,12-2,12-3は、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5により支えられる。この変形例によれば、絶縁領域の空洞化により、複数の半導体層間の絶縁性を向上させることができるため、メモリ素子の信頼性が向上する。以上、説明したように、第1の実施例及びその変形例によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択することができる。[第2の実施例]図16は、第2の実施例に係わる半導体装置を示している。図17は、図16のXVII-XVII線に沿う断面図である。第2の実施例は、半導体層の積層数nが3、ノーマリーオン領域の片側の伸張量jが2k=j×2=4、ゲート電極の数m=nkが7の例である。第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3の第2の方向の伸張量は、それらを形成した後に発生する高温熱処理ベーク処理、キュア処理、デンシファイ処理などの温度や時間合計値などに依存する。既に説明したように、例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素の添加により形成した場合、1000°C、10秒の熱処理で、砒素は多結晶シリコン層内を約70nm拡散する。また、1000°C、20秒の熱処理で、砒素は多結晶シリコン層内を160nm程度拡する。そこで、第2の実施例では、第1の実施例よりも、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3の伸張量が多い場合、具体的には、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3が、ゲート電極のピッチPの2倍伸張する場合について説明する。この場合、第1、第2、第3、第4、第5、第6及び第7のゲート電極16-1,16-2,16-3,16-4,16-5,16-6,16-7は、第2の方向に、一定ピッチPで並んで配置される。また、第1のノーマリーオン領域17-1は、第1の半導体層12-1内において、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5に隣接するチャネルをノーマリーオン状態にする。第2のノーマリーオン領域17-2は、第2の半導体層12-2内において、第2、第3、第4、第5及び第6のゲート電極16-2,16-3,16-4,16-5,16-6に隣接するチャネルをノーマリーオン状態にする。第3のノーマリーオン領域17-3は、第3の半導体層12-3内において、第3、第4、第5、第6及び第7のゲート電極16-3,16-4,16-5,16-6,16-7に隣接するチャネルをノーマリーオン状態にする。ここで、第1の実施例と同様に、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化する。第2の実施例でも、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×nk-1となる。また、第2の実施例では、k=4であるから、レイヤー選択トランジスタの第2方向の大きさは、P×n3となる。これに対し、比較例図5bと同じ構造を想定するでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×n-1×3となる。例えば、積層数nが2のとき、第2の実施例での大きさは、P×5、比較例での大きさは、P×3であり、第2の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも大きい。また、積層数nが3のとき、第2の実施例での大きさは、P×6、比較例での大きさは、P×6であり、第2の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きいと同じである。さらに、積層数nが4のとき、第2の実施例での大きさは、P×7、比較例での大きさは、P×9であり、積層数nが5のとき、第2の実施例での大きさは、P×8、比較例での大きさは、P×12であり、積層数nが6のとき、第2の実施例での大きさは、P×9、比較例での大きさは、P×15である。以上のように、積層数nが4以上になると、第2の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数nが大きくなるほど、その差も大きくなる。尚、その他の構成及び製造方法については、第1の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。また、第2の実施例においても、第1の実施例における第1の変形例図12及び図13及び第2の変形例図14及び図15と同様の変形が可能である。以上、説明したように、第2の実施例によれば、第1の実施例と同様に、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択することができる。[第3の実施例]図18は、第3の実施例に係わる半導体装置を示している。図19は、図18のXIX-XIX線に沿う断面図である。第3の実施例は、半導体層の積層数nが3、ノーマリーオン領域の片側の伸張量jが1k=j=1、ゲート電極の数m=nkが4の例である。半導体基板10は、例えば、シリコン基板である。絶縁層11は、半導体基板10上に配置される。第1、第2及び第3の半導体層12-1,12-2,12-3は、絶縁層11の表面に垂直な第1の方向に、絶縁層11の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層11の表面に平行な第2の方向に延びる。本例では、第1、第2及び第3の半導体層12-1,12-2,12-3は、絶縁層13により互いに絶縁される。絶縁層14は、最上層としての第3の半導体層12-3上に配置される。絶縁層13,14は、例えば、酸化シリコン層である。絶縁層14は、酸化シリコン層以外に、窒化シリコン層や、酸化シリコン層と窒化シリコン層の積層などとすることも可能である。第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14の第2の方向の一端は、階段形状を有する。また、第1、第2及び第3の半導体層12-1,12-2,12-3の第2の方向の一端階段形状の部分は、第1、第2及び第3の拡散防止層20-1,20-1,20-3により覆われる。第1、第2及び第3の拡散防止層20-1,20-1,20-3は、FNトンネル電流又はダイレクトトンネル電流が流れる程度の厚さ、例えば、1nm以下の厚さを有する絶縁層を備える。この場合、第1、第2及び第3の拡散防止層20-1,20-1,20-3は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層などから形成されるのが望ましい。また、第1、第2及び第3の拡散防止層20-1,20-1,20-3は、金属層や金属シリサイド層を備えていてもよい。この場合、第1、第2及び第3の拡散防止層20-1,20-1,20-3は、低抵抗であるため、共通電極18と、第1、第2及び第3の半導体層12-1,12-2,12-3との間の配線抵抗を下げることができる。共通半導体層21は、第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14の第2の方向の一端に配置され、第1、第2及び第3の拡散防止層20-1,20-1,20-3を介して、第1、第2及び第3の半導体層12-1,12-2,12-3に共通に接続される。第1、第2及び第3の半導体層12-1,12-2,12-3、絶縁層13,14及び共通半導体層21は、フィン型積層構造Finを構成する。第1、第2及び第3の半導体層12-1,12-2,12-3は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。フィン型積層構造Finの第2の方向の一端において、共通電極18は、共通半導体層21に接続される。共通電極18は、例えば、タングステン、アルミニウムなどの金属層を備える。レイヤー選択トランジスタ15LSTは、例えば、FETであり、第1、第2及び第3の半導体層12-1,12-2,12-3又は共通半導体層21をチャネルとし、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択する。レイヤー選択トランジスタ15LSTは、第2の方向に、共通電極18側から順番に一定ピッチPで配置される第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4を有する。第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4は、少なくとも、第1、第2及び第3の半導体層12-1,12-2,12-3及び共通半導体層21の第1及び第2の方向に垂直な第3の方向にある側面に沿って第1の方向に延びる。本例では、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4は、フィン型積層構造Finの第1の方向にある上面及び第2の方向にある2つの側面を覆う。即ち、レイヤー選択トランジスタ15LSTは、ダブルゲート構造を有するフィン型FETである。また、第1のゲート電極16-1は、第1の拡散防止層20-1と第2の拡散防止層20-2との間に配置され、第2のゲート電極16-2は、第2の拡散防止層20-2と第3の拡散防止層20-3との間に配置される。第3及び第4のゲート電極16-3,16-4は、第3の拡散防止層20-3よりも、第1、第2及び第3の半導体層12-1,12-2,12-3側に配置される。レイヤー選択トランジスタ15LSTは、第1、第2及び第3の半導体層12-1,12-2,12-3内に、それぞれ、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を有する。第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、n型不純物砒素、リンなどの5価元素、p型不純物硼素、インジウムなどの3価元素、又は、それらの両方を含む不純物領域である。第1の半導体層12-1内に存在する第1のノーマリーオン領域17-1は、第1及び第2のゲート電極16-1,16-2に隣接するチャネルを、それぞれ、第1及び第2のゲート電極16-1,16-2の電位に依存しないノーマリーオンチャネルにする。第2の半導体層12-2内に存在する第2のノーマリーオン領域17-2は、第2及び第3のゲート電極16-2,16-3に隣接するチャネルを、それぞれ、第2及び第3のゲート電極16-2,16-3の電位に依存しないノーマリーオンチャネルにする。第3の半導体層12-3内に存在する第3のノーマリーオン領域17-3は、第3及び第4のゲート電極16-3,16-4に隣接するチャネルを、それぞれ、第3及び第4のゲート電極16-3,16-4の電位に依存しないノーマリーオンチャネルにする。尚、本例では、レイヤー選択トランジスタ15LSTをFETとする場合について説明したが、これ以外のスイッチ素子をレイヤー選択トランジスタとして用いることもできる。即ち、レイヤー選択トランジスタ15LSTは、スイッチ機能を有していればよい。また、本例では、第1、第2及び第3の半導体層12-1,12-2,12-3内に第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3のみが形成される例を示しているが、それに加えて、第1、第2及び第3の半導体層12-1,12-2,12-3内には、レイヤー選択トランジスタ15LSTの閾値を制御するための不純物領域を設けてもよい。表3は、図18の半導体装置における半導体層の選択動作を示している。図18の半導体装置によれば、第1のゲート電極16-1に係わるレイヤー選択トランジスタ15LSTは、最下層としての第1の半導体層12-1において常にオン状態ノーマリーオン状態であり、それ以外の第2及び第3の半導体層12-2,12-3においてスイッチ素子として機能する。第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、最下層としての第1の半導体層12-1及び中間層としての第2の半導体層12-2において常にオン状態ノーマリーオン状態であり、それ以外の第3の半導体層12-3においてスイッチ素子として機能する。第3のゲート電極16-3に係わるレイヤー選択トランジスタ15LSTは、中間層としての第2の半導体層12-2及び最上層としての第3の半導体層12-3において常にオン状態ノーマリーオン状態であり、それ以外の第1の半導体層12-1においてスイッチ素子として機能する。第4のゲート電極16-4に係わるレイヤー選択トランジスタ15LSTは、最上層としての第3の半導体層12-3において常にオン状態ノーマリーオン状態であり、それ以外の第1及び第2の半導体層12-1,12-2においてスイッチ素子として機能する。従って、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4の電位を、表3に示す関係に設定することにより、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択することができる。尚、表3において、Hは、レイヤー選択トランジスタ15LSTのチャネルをオンチャネルオン状態にし得るオン電位のことであり、Lは、レイヤー選択トランジスタ15LSTのチャネルをオフチャネルオフ状態にし得るオフ電位のことである。例えば、レイヤー選択トランジスタ15LSTがnチャネルFETのときは、Hは正電位であり、Lは接地電位である。また、レイヤー選択トランジスタ15LSTがpチャネルFETのときは、Hは負電位であり、Lは接地電位である。第1の半導体層12-1を選択するときは、第1及び第2のゲート電極16-1,16-2の電位をLに設定し、第3及び第4のゲート電極16-3,16-4の電位をHに設定する。この時、第1のゲート電極16-1に係わるレイヤー選択トランジスタ15LSTは、第2及び第3の半導体層12-2,12-3においてオフ状態であり、第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、第3の半導体層12-3においてオフ状態であるため、第2及び第3の半導体層12-2,12-3は選択されない。これに対し、第1の半導体層12-1では、第1のノーマリーオン領域17-1が存在するため、第1乃至第4のゲート電極16-1~16-4に隣接する全てのチャネルがオン状態になる。従って、第1の半導体層12-1が選択される。第2の半導体層12-2を選択するときは、第2及び第3のゲート電極16-2,16-3の電位をLに設定し、第1及び第4のゲート電極16-1,16-4の電位をHに設定する。この時、第2のゲート電極16-2に係わるレイヤー選択トランジスタ15LSTは、第3の半導体層12-3においてオフ状態であり、第3のゲート電極16-3に係わるレイヤー選択トランジスタ15LSTは、第1の半導体層12-1においてオフ状態であるため、第1及び第3の半導体層12-1,12-3は選択されない。これに対し、第2の半導体層12-2では、第2のノーマリーオン領域17-2が存在するため、第1乃至第4のゲート電極16-1~16-4に隣接する全てのチャネルがオン状態になる。従って、第2の半導体層12-2が選択される。第3の半導体層12-3を選択するときは、第3及び第4のゲート電極16-3,16-4の電位をLに設定し、第1及び第2のゲート電極16-1,16-2の電位をHに設定する。この時、第3のゲート電極16-3に係わるレイヤー選択トランジスタ15LSTは、第1の半導体層12-1においてオフ状態であり、第4のゲート電極16-4に係わるレイヤー選択トランジスタ15LSTは、第1及び第2の半導体層12-1,12-2においてオフ状態であるため、第1及び第2の半導体層12-1,12-2は選択されない。これに対し、第3の半導体層12-3では、第3のノーマリーオン領域17-3が存在するため、第1乃至第4のゲート電極16-1~16-4に隣接する全てのチャネルがオン状態になる。従って、第3の半導体層12-3が選択される。上述の選択動作により、第1、第2及び第3の半導体層12-1,12-2,12-3に対しては、それらに共通に接続される共通電極18を設ければよい。即ち、第1、第2及び第3の半導体層12-1,12-2,12-3の各々に対して、個別に電極を設ける必要がないため、コンタクト領域のサイズを縮小可能である。図20は、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を示している。本例では、半導体層の積層数nは、3である。同図aは、図18に示す第3の実施例に相当する。第3の実施例の場合、レイヤー選択トランジスタ15LSTの第2の方向の大きさは、P×3である。但し、Pは、ゲート電極16-1~16-4のピッチである。同図bは、比較例である。比較例では、半導体層12-1~12-3の積層数とゲート電極16-1~16-3の数を等しくし、かつ、半導体層の選択機能を有効にするため、ゲート電極のピッチを2Pに設定している。比較例の場合、レイヤー選択トランジスタ15LSTの第2の方向の大きさは、P×4である。このように、半導体層の積層数nが3の場合、第3の実施例に係わるレイヤー選択トランジスタ15LSTは、比較例に係わるレイヤー選択トランジスタ15LSTよりも小さくなる。第3の実施例では、半導体層の積層数nが2のとき、第3の実施例に係わるレイヤー選択トランジスタ15LSTの大きさは、比較例に係わるレイヤー選択トランジスタ15LSTの大きさに等しくなる。また、半導体層の積層数nが3以上になると、レイヤー選択トランジスタの大きさが、比較例に係わるレイヤー選択トランジスタの大きさよりも小さくなる、という効果を発揮する。この効果は、半導体層の積層数nが増加するほど大きくなるため、第3の実施例は、積層数をできるだけ多くしたい、という要望があるときに非常に有効な技術となる。半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化すると、以下のようになる。第3の実施例図20aでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×nk-1となる。また、第3の実施例では、k=1であるから、レイヤー選択トランジスタの第2方向の大きさは、P×nとなる。これに対し、比較例図20bでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×n-1×2となる。例えば、積層数nが2のとき、第3の実施例での大きさは、P×2、比較例での大きさは、P×2であり、第3の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きさに等しい。しかし、積層数nが3のとき、第3の実施例での大きさは、P×3、比較例での大きさは、P×4であり、積層数nが4のとき、第3の実施例での大きさは、P×4、比較例での大きさは、P×6であり、積層数nが5のとき、第3の実施例での大きさは、P×5、比較例での大きさは、P×8であり、積層数nが6のとき、第3の実施例での大きさは、P×6、比較例での大きさは、P×10である。以上のように、積層数nが3以上になると、第3の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数nが大きくなるほど、その差も大きくなる。図21乃至図28は、図18の半導体装置の製造方法を示している。まず、図21に示すように、半導体基板10として、例えば、面方位100、比抵抗10~20Ωcmのp型シリコン基板を用意する。この半導体基板10上に、絶縁層11,13,14としての酸化シリコン層と、第1、第2及び第3の半導体層12-1,12-2,12-3としての多結晶シリコン層とを、交互に形成する。次に、図22に示すように、例えば、PEPとRIEを用いて、第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14の第2の方向の端部に、階段形状を形成する。次に、図23に示すように、例えば、PEPを用いて、絶縁層14上にマスク層フォトレジスト層22を形成する。そして、マスク層22をマスクにして、イオン注入により、第1、第2及び第3の半導体層12-1,12-2,12-3内に、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成する。この場合、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、同時に形成される。また、イオン注入は、所定の加速電圧で、例えば、砒素イオンを第1、第2及び第3の半導体層12-1,12-2,12-3内に注入することにより実行される。尚、本例では、階段形状を形成した後に、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成する。但し、これに代えて、第1、第2及び第3の半導体層12-1,12-2,12-3を形成した後、階段形状を形成する前に、PEPとイオン注入により、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成してもよい。また、第1の半導体層12-1を形成した直後に第1のノーマリーオン領域17-1を形成し、この後、第2の半導体層12-2を形成した直後に第2のノーマリーオン領域17-2を形成し、さらに、この後、第3の半導体層12-3を形成した直後に第3のノーマリーオン領域17-3を形成してもよい。次に、図24に示すように、第1、第2及び第3の半導体層12-1,12-2,12-3の第2の方向にある側面階段形状の部分上に、第1、第2及び第3の拡散防止層20-1,20-2,20-3を形成する。第1、第2及び第3の拡散防止層20-1,20-2,20-3が絶縁層のとき、第1、第2及び第3の拡散防止層20-1,20-2,20-3は、熱酸化などにより積極的に形成してもよいし、例えば、ウェハープロセス中に酸素に触れることにより形成される自然酸化膜を利用してもよい。また、第1、第2及び第3の拡散防止層20-1,20-2,20-3が金属シリサイド層のとき、第1、第2及び第3の拡散防止層20-1,20-2,20-3は、金属層と、第1、第2及び第3の半導体層12-1,12-2,12-3とのシリサイド反応を利用する。本例では、第1、第2及び第3の拡散防止層20-1,20-2,20-3は、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成した後に形成する。但し、これに代えて、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3を形成する前に、第1、第2及び第3の拡散防止層20-1,20-2,20-3を形成してもよい。次に、図25に示すように、絶縁層11上に、第1、第2及び第3の拡散防止層20-1,20-2,20-3を介して、第1、第2及び第3の半導体層12-1,12-2,12-3に接続される共通半導体層21を形成する。共通半導体層21は、第1、第2及び第3の半導体層12-1,12-2,12-3と同じ材料及び同じ結晶構造を有しているのが望ましい。また、共通半導体層21の上面は、CMPにより平坦化するのが望ましい。次に、図26に示すように、PEPとRIEを用いて、絶縁層13,14、第1、第2及び第3の半導体層12-1,12-2,12-3、及び、共通半導体層21を、それぞれ、パターニングすることにより、フィン型積層構造Finを形成する。次に、図27に示すように、絶縁層11上に、フィン型積層構造Finを覆うゲート絶縁層例えば、酸化シリコン層と、ゲート絶縁層上の導電層とを形成する。そして、PEPとRIEとを用いて、この導電層をパターニングにすることにより、第2の方向に一定ピッチPで並んで配置される第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4を形成する。また、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4は、フィン型積層構造Finの第1の方向にある上面及び第2の方向にある2つの側面をそれぞれ覆うように形成される。この時点において、第1のノーマリーオン領域17-1は、第1のゲート電極16-1に隣接するチャネルのみに形成され、第2のノーマリーオン領域17-2は、第2のゲート電極16-2に隣接するチャネルのみに形成され、第3のノーマリーオン領域17-3は、第3のゲート電極16-3に隣接するチャネルのみに形成される。尚、ゲート絶縁層及び導電層を形成した後、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4を形成する前に、CMPにより、導電層の上面を平坦化してもよい。また、フィン型積層構造Fin以外の領域を絶縁層で満たした状態でCMPを行ってもよい。この場合、CMP後に、フィン型積層構造Fin以外の領域を満たした絶縁層を除去し、さらに、その後、PEPとRIEとを用いて、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4を形成する。次に、図28に示すように、フィン型積層構造Finの第2の方向の一端に、第1、第2及び第3の半導体層12-1,12-2,12-3に共通に接続される共通電極18を形成する。また、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、それらを形成した後に発生する、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理により、第2の方向に伸張する。本例では、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3は、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4のピッチPの1倍以上、2倍未満伸張する。但し、不純物の拡散前の第1のノーマリーオン領域17-1の第2の方向の端は、第1のゲート電極16-1の第2の方向の端に一致し、不純物の拡散前の第2のノーマリーオン領域17-2の第2の方向の端は、第2のゲート電極16-2の第2の方向の端に一致し、不純物の拡散前の第3のノーマリーオン領域17-3の第2の方向の端は、第3のゲート電極16-3の第2の方向の端に一致する、と仮定する。以上の工程により、図18の半導体装置が完成する。図29は、第3の実施例の第1の変形例を示している。図30は、図29のXXX-XXX線に沿う断面図である。第1の変形例の特徴は、第3の実施例と比べると、第1、第2及び第3の半導体層12-1,12-2,12-3の第3の方向にある側面のうち、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4に覆われていない領域に、第1、第2及び第3の半導体層12-1,12-2,12-3の抵抗値よりも低い抵抗値を持つ低抵抗領域19が設けられる点にある。その他の構成については、第3の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。低抵抗領域19は、例えば、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3とは異なる不純物領域である。この場合、低抵抗領域19内の不純物は、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3内の不純物と同じであっても、異なっていてもよい。また、低抵抗領域19は、例えば、ニッケルシリサイド層などの金属シリサイド層である。この場合、低抵抗領域19は、フィン型積層構造Finを覆う金属層を形成した後、金属層と第1、第2及び第3の半導体層12-1,12-2,12-3とをシリサイド反応させ、さらに、この後、未反応の金属層を除去することにより形成される。この変形例によれば、低抵抗領域19により、寄生抵抗が下がり、動作速度の向上などのメモリ特性を向上させることができる。図31は、第3の実施例の第2の変形例を示している。図32は、図31のXXXII-XXXII線に沿う断面図である。第2の変形例の特徴は、第3の実施例と比べると、第1、第2及び第3の半導体層12-1,12-2,12-3間が空洞CAVITYであり、かつ、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4とフィン型積層構造Finとの間が空洞である点にある。その他の構成については、第3の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。空洞は、例えば、第3の実施例図18及び図19に示す構造を形成した後、図18及び図19に示す絶縁層13,14を選択的に除去することにより形成される。この場合、第1、第2及び第3の半導体層12-1,12-2,12-3は、第1、第2、第3及び第4のゲート電極16-1,16-2,16-3,16-4により支えられる。この変形例によれば、絶縁領域の空洞化により、複数の半導体層間の絶縁性を向上させることができるため、メモリ素子の信頼性が向上する。以上、説明したように、第3の実施例及びその変形例によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択することができる。[第4の実施例]図33は、第4の実施例に係わる半導体装置を示している。図34は、図33のXXXIV-XXXIV線に沿う断面図である。第4の実施例は、半導体層の積層数nが3、ノーマリーオン領域の片側の伸張量jが2k=j=2、ゲート電極の数m=nkが5の例である。第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3の第2の方向の伸張量は、それらを形成した後に発生する高温熱処理ベーク処理、キュア処理、デンシファイ処理などの温度や時間合計値などに依存する。既に説明したように、例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素の添加により形成した場合、1000°C、10秒の熱処理で、砒素は多結晶シリコン層内を約70nm拡散する。また、1000°C、20秒の熱処理で、砒素は多結晶シリコン層内を160nm程度拡する。そこで、第4の実施例では、第3の実施例よりも、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3の伸張量が多い場合、具体的には、第1、第2及び第3のノーマリーオン領域17-1,17-2,17-3が、ゲート電極のピッチPの2倍伸張する場合について説明する。この場合、第1、第2、第3、第4及び第5のゲート電極16-1,16-2,16-3,16-4,16-5は、第2の方向に、一定ピッチPで並んで配置される。また、第1のノーマリーオン領域17-1は、第1の半導体層12-1内において、第1、第2及び第3のゲート電極16-1,16-2,16-3に隣接するチャネルをノーマリーオン状態にする。第2のノーマリーオン領域17-2は、第2の半導体層12-2内において、第2、第3及び第4のゲート電極16-2,16-3,16-4に隣接するチャネルをノーマリーオン状態にする。第3のノーマリーオン領域17-3は、第3の半導体層12-3内において、第3、第4及び第5のゲート電極16-3,16-4,16-5に隣接するチャネルをノーマリーオン状態にする。ここで、第3の実施例と同様に、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化する。第4の実施例でも、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×nk-1となる。また、第4の実施例では、k=2であるから、レイヤー選択トランジスタの第2方向の大きさは、P×n1となる。これに対し、比較例図20bのゲート電極16-1,16-2,16-3のピッチを、P×2からP×3に変更したものでは、積層数がnのとき、レイヤー選択トランジスタの第2方向の大きさは、P×n-1×3となる。例えば、積層数nが2のとき、第4の実施例での大きさは、P×3、比較例での大きさは、P×3であり、第4の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きさに等しい。また、積層数nが3のとき、第4の実施例での大きさは、P×4、比較例での大きさは、P×6であり、積層数nが4のとき、第4の実施例での大きさは、P×5、比較例での大きさは、P×9であり、積層数nが5のとき、第4の実施例での大きさは、P×6、比較例での大きさは、P×12であり、積層数nが6のとき、第4の実施例での大きさは、P×7、比較例での大きさは、P×15である。以上のように、積層数nが3以上になると、第4の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数nが大きくなるほど、その差も大きくなる。尚、その他の構成及び製造方法については、第3の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。また、第4の実施例においても、第3の実施例における第1の変形例図29及び図30及び第2の変形例図31及び図32と同様の変形が可能である。以上、説明したように、第4の実施例によれば、第3の実施例と同様に、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択することができる。第3及び第4の実施例では、階段形状の部分に設けられた拡散防止層により、ノーマリーオン領域の伸張不純物の拡散が片側のみに発生する。このため、レイヤー選択トランジスタの大きさに関する説明で明らかなように、第3及び第4の実施例は、第1及び第2の実施例よりも、レイヤー選択トランジスタのサイズの縮小に関する効果が優れる。また、比較例との比較でも明らかなように、第1及び第2の実施例では、積層数nが4以上のときに、比較例よりも、レイヤー選択トランジスタのサイズが縮小されるのに対して、第3及び第4の実施例では、積層数nが3以上のときに、比較例よりも、レイヤー選択トランジスタのサイズが縮小される。[適用例]実施形態に係わる半導体装置の適用例を説明する。以下に説明する適用例は、第1乃至第nの半導体層nは2以上の自然数に接続される複数のメモリセルを有する三次元不揮発性半導体メモリに関する。実施形態の技術により、第1乃至第nの半導体層のうちの1つを選択することにより、大容量メモリを実現することができる。図35は、適用例としてのVLBを示している。図36は、図35のXXXVI-XXXVI線に沿う断面図を示し、図37は、図36のメモリセルMCを示している。半導体基板10上の絶縁層11上には、第1の方向に積み重ねられ、第3の方向に延びる第1、第2及び第3のメモリストリングNa、Nb,Ncが配置される。本例では、メモリストリングの数は、3つであるが、これに限られない。即ち、第1の方向に積み重ねられるメモリストリングの数は、2つ以上であればよい。第1、第2及び第3のメモリストリングNa、Nb,Ncは、第1の方向に積み重ねられる第1、第2及び第3の半導体層12-1,12-2,12-3と、第3の方向に直列接続される複数のメモリセルMCとを備える。本例では、直列接続されるメモリセルMCの数は、6つであるが、これに限られない。即ち、第3の方向に直列接続されるメモリセルの数は、2つ以上であればよい。第1、第2及び第3の半導体層12-1,12-2,12-3は、絶縁層13により互いに絶縁される。また、最上層としての第3の半導体層12-3上には、絶縁層14が配置される。各メモリセルMCは、例えば、図37に示すように、第1、第2及び第3の半導体層12-1,12-2,12-3の第2の方向にある側面上に配置される絶縁層ゲート絶縁層25-1、記録層25-2及びブロック絶縁層25-325と、絶縁層25の第1、第2及び第3の半導体層12-1,12-2,12-3側とは反対側に配置されるゲート電極例えば、ワード線WL26とを備える。ゲート電極26は、第1、第2及び第3の半導体層12-1,12-2,12-3の第2の方向にある側面に沿って第1の方向に延びる。また、ゲート電極26WLをその上面から見たとき、ゲート電極26WLは、第1、第2及び第3のメモリストリングNa、Nb,Ncを跨いで、第2の方向に延びる。第1、第2及び第3のメモリストリングNa、Nb,Ncの第3の方向の両端には、第2の方向に延びる梁27a,27bが接続される。第1、第2及び第3のメモリストリングNa、Nb,Ncが、第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14を備えるフィン型積層構造を有するとき、梁27a,27bも、第1、第2及び第3の半導体層12-1,12-2,12-3及び絶縁層13,14を備えるフィン型積層構造を有する。梁27a,27bは、第1、第2及び第3のメモリストリングNa、Nb,Ncのチャネルに電圧又は電流を供給する導電パスとなる。また、梁27a,27bは、第1、第2及び第3のメモリストリングNa、Nb,Ncを固定し、これらの倒壊を防止する機能を有する。梁27a,27bの第3の方向の幅は、第1、第2及び第3のメモリストリングNa、Nb,Ncの第2の方向の幅よりも広いのが望ましい。梁27a,27bの第2の方向の一端には、実施形態に係わる半導体装置、即ち、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択する機能が設けられる。本例の場合、この機能は、第3の実施例図18及び図19参照に相当する。例えば、梁27a,27bの第2の方向の一端には、共通半導体層21に接続される共通電極18と、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択するレイヤー選択トランジスタ15LSTが設けられる。共通電極18は、第1、第2及び第3のメモリストリングNa、Nb,Ncのソース電極ソース線側電極又はドレイン電極ビット線側電極として機能する。また、レイヤー選択トランジスタ15LSTについては、第1乃至第4の実施例で詳細に説明したので、ここでの説明を省略する。第1、第2及び第3のメモリストリングNa、Nb,Ncと梁27a,27bとの間には、例えば、メモリセルアレイを構成する複数本例では4つのフィン型積層構造第1、第2及び第3のメモリストリングNa、Nb,Ncを備える1グループのうちの1つを選択するためのアシストゲートトランジスタ24AGTが設けられる。尚、アシストゲートトランジスタ24AGTは、スイッチとして機能すればよい。このため、アシストゲートトランジスタ24AGTは、メモリセルMCと同じ構造を有していてもよいし、異なる構造を有していてもよい。例えば、アシストゲートトランジスタ24AGTがメモリセルMCと同じ構造を有するとき、アシストゲートトランジスタ24AGTは、絶縁層ゲート絶縁層25-1、記録層25-2及びブロック絶縁層25-325と、絶縁層25の第1、第2及び第3の半導体層12-1,12-2,12-3側とは反対側に配置されるゲート電極26とを備える。また、アシストゲートトランジスタ24AGTがメモリセルMCと異なる構造を有するとき、アシストゲートトランジスタ24AGTは、ゲート絶縁層と、ゲート電極とを備えるMIS型トランジスタである。アシストゲートトランジスタ24AGTは、例えば、メモリセルアレイを構成する複数本例では4つのフィン型積層構造の各々に独立に設けられる。上述のVLBの各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。半導体基板10は、例えば、単結晶シリコン基板である。また、絶縁層11,13は、例えば、酸化シリコン層である。第1、第2及び第3の半導体層12-1,12-2,12-3及び共通半導体層21は、それぞれ、例えば、シリコンSi層である。第1、第2及び第3の半導体層12-1,12-2,12-3及び共通半導体層21は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造を構成する最上層の絶縁層14は、例えば、酸化シリコンSiO2、窒化シリコンSiN、又は、それらが積み重ねられた構造を有する。メモリセルMCを構成するゲート絶縁層25-1は、例えば、酸化シリコン層である。ゲート絶縁層25-1は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層25-1は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。記録層25-2は、例えば、電荷蓄積層Si3N4など、可変抵抗層電圧、電流、熱、磁場などにより抵抗値が変化する材料層などである。記録層25-2が電荷蓄積層のとき、記録層25-2は、絶縁層ではなく、導電層としてのフローティングゲート層であっても構わない。記録層25-2が電荷蓄積層のとき、電荷蓄積層は、例えば、シリコンリッチSiN、シリコンと窒素の組成比x、yが任意であるSixNy、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3及びランタンアルミネートLaAlO3のグループから選択される少なくとも1つであってもよい。また、電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。ブロック絶縁層25-3は、例えば、書き込み/消去時のリーク電流を防止する機能を有する。ブロック絶縁層25-3は、例えば、酸化シリコンSiO2、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3、ランタンアルミネートLaAlO3及びランタンアルミシリケートLaAlSiOのグループから選択される少なくとも1つであるのが望ましい。メモリセルMCを構成するゲート電極26は、例えば、珪化ニッケルNiSiなどの金属シリサイド層を備える。ゲート電極26は、例えば、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er、及び、これらのシリサイドであってもよい。共通電極18及びレイヤー選択トランジスタ15のゲート電極16-1~16-5は、例えば、W、Al、Cuなどの金属材料である。図38は、クロスポイント型メモリセルアレイを実現する不揮発性半導体メモリを示している。図39は、図38のメモリセルアレイを示している。図40は、図39のA-A’線及びB-B’線に沿う断面図を示している。2つのフィン型積層構造第1乃至第nの半導体層を互いに交差させ、これら2つのフィン型積層構造間に2端子型のメモリセルMCを配置すれば、クロスポイント型メモリセルアレイを実現できる。この場合、メモリセルMCは、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに用いられるメモリセルをそのまま採用することが可能である。半導体基板10上の絶縁層11上には、互いに交差するワード線WL/ビット線BLとしての複数の導電線が設けられる。これら複数の導電線は、半導体基板10上の絶縁層11上に積み重ねられる第1、第2及び第3の半導体層12-1,12-2,12-3を備える。本例では、絶縁層11上に積み重ねられる導電線としての半導体層の数は、3つであるが、これに限られない。即ち、これら導電線としての半導体層の数は、2つ以上であればよい。また、互いに交差するワード線WL/ビット線BL間には、2端子型のメモリセルMCが配置される。メモリセルMCは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに用いられるメモリセルをそのまま採用することが可能である。互いに交差するワード線WL/ビット線BLの両端には、梁27a,27bがそれぞれ接続される。梁27a,27bは、ワード線WL/ビット線BLとしての複数の導電線と同じ構造を有する。梁27a,27bは、ワード線WL/ビット線BLを固定し、これらの倒壊を防止するために付加される。梁27a,27bの幅は、ワード線WL/ビット線BLの幅よりも広いのが望ましい。梁27a,27bの一端には、実施形態に係わる半導体装置、即ち、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択する機能が設けられる。本例の場合、この機能は、第3の実施例図18及び図19参照に相当する。例えば、梁27a,27bの一端には、共通半導体層21に接続される共通電極18と、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択するレイヤー選択トランジスタ15LSTが設けられる。共通電極18は、第1、第2及び第3の半導体層12-1,12-2,12-3を介して、複数のメモリセルMCに、電圧又は電流を供給するための電極として機能する。また、レイヤー選択トランジスタ15LSTについては、第1乃至第4の実施例で詳細に説明したので、ここでの説明を省略する。ワード線WL/ビット線BLと梁27a,27bとの間には、アシストゲートトランジスタ24AGTが配置される。アシストゲートトランジスタ24AGTは、例えば、ゲート絶縁層と、ゲート電極とを備えるMIS型トランジスタである。但し、アシストゲートトランジスタ24AGTは、これに限られることはなく、スイッチとして機能すればよい。アシストゲートトランジスタ24AGTは、例えば、ワード線WL/ビット線BLを構成する複数本例では4つのフィン型積層構造の各々に独立に設けられる。本例では、第1、第2及び第3の半導体層12-1,12-2,12-3のうちの1つを選択する機能は、互いに交差するワード線WL/ビット線BLの両方に設けられるが、互いに交差するワード線WL/ビット線BLの一方のみに設けてもよい。この場合も、クロスポイント型メモリセルアレイを正常に動作させることができる。[むすび]実施形態によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの1つを正確に選択することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"