"半導体集積回路は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵して、前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第1出力信号と第2出力信号とを出力して、前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第1出力信号と前記第2出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第1出力信号のパルス幅の長い第1パルスと前記第2出力信号のパルス幅の短い第2パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第1出力信号と前記第2出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第1出力信号の前記第1パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とする半導体集積回路。請求項1において、前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始することを特徴とする半導体集積回路。請求項2において、前記ループアッテネータは、ワンショットパルス生成器を更に含む。前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力することを特徴と半導体集積回路。請求項3において、前記ワンショットパルス生成器は、第1フリップフロップと、第2フリップフロップと、インバータと、排他的論理和回路と、AND回路とによって構成され、前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第1フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、前記インバータの出力端子から出力される反転サンプリングパルスが前記第2フリップフロップのクロック入力端子に供給され、前記第1フリップフロップの出力データと前記第2フリップフロップの出力データQ2とは前記排他的論理和回路の第1入力端子と第2入力端子とにそれぞれ供給され、前記AND回路の第1入力端子と第2入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記AND回路の出力端子から前記ワンショットパルス出力信号が出力されることを特徴とする半導体集積回路。請求項3において、スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御されることを特徴とする半導体集積回路。請求項3において、前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力することを特徴とする半導体集積回路。請求項3において、前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルPLLの動作モードで前記フェーズロックドループ回路が動作することを特徴とする半導体集積回路。請求項7において、前記フラクショナルPLLの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルATAインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成することを特徴とする半導体集積回路。請求項8において、前記シリアルATAインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給することを特徴とする半導体集積回路。位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法であって、前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第1出力信号と第2出力信号とを出力して、前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第1出力信号と前記第2出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第1出力信号のパルス幅の長い第1パルスと前記第2出力信号のパルス幅の短い第2パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第1出力信号と前記第2出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第1出力信号の前記第1パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とする半導体集積回路の動作方法。請求項10において、前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始することを特徴とする半導体集積回路の動作方法。請求項11において、前記ループアッテネータは、ワンショットパルス生成器を更に含む。前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力することを特徴と半導体集積回路の動作方法。請求項12において、前記ワンショットパルス生成器は、第1フリップフロップと、第2フリップフロップと、インバータと、排他的論理和回路と、AND回路とによって構成され、前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第1フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、前記インバータの出力端子から出力される反転サンプリングパルスが前記第2フリップフロップのクロック入力端子に供給され、前記第1フリップフロップの出力データと前記第2フリップフロップの出力データQ2とは前記排他的論理和回路の第1入力端子と第2入力端子とにそれぞれ供給され、前記AND回路の第1入力端子と第2入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記AND回路の出力端子から前記ワンショットパルス出力信号が出力されることを特徴とする半導体集積回路の動作方法。請求項12において、スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御されることを特徴とする半導体集積回路の動作方法。請求項12において、前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力することを特徴とする半導体集積回路の動作方法。請求項12において、前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルPLLの動作モードで前記フェーズロックドループ回路が動作することを特徴とする半導体集積回路の動作方法。請求項16において、前記フラクショナルPLLの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルATAインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成することを特徴とする半導体集積回路の動作方法。請求項17において、前記シリアルATAインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給することを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、CDやBD等の光ディスクの書き込み動作と読み出し動作とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。この光ディスク記録再生用半導体集積回路ではCDの4倍速再生用の16MHzの周波数の再生クロックとBDの16倍速再生用の1,056MHzの周波数の再生クロックとが必要であるので、PLL回路の動作周波数範囲が広いものである。一方、PLL回路にはアナログPLLとデジタルPLLとがあるが、一般的なアナログPLLはループフィルタが半導体集積回路へのオンチップ化が困難である一方、デジタルPLLはデジタルループフィルタが半導体集積回路へのオンチップ化が容易であるがD/A変換器が必要で半導体集積回路の回路規模と消費電力とが増大すると言う問題がある。PLL回路のループフィルタをオンチップ化するために、本発明に先立って本発明者等は上記特許文献2に記載された方式と上記特許文献3に記載された方式と上記特許文献4に記載された方式とを、詳細に検討したものである。上記特許文献2に記載された方式では、主チャージポンプ回路の主チャージポンプ充放電電流は100μAに設定され、補助チャージポンプ回路の補助チャージポンプ充放電電流は80μAに設定される。この差の20μAの差電流によって、ループフィルタのフィルタ容量が充放電される。しかし、主チャージポンプ充放電電流の電流値と補助チャージポンプ充放電電流の電流値とは、主チャージポンプ回路のMOSトランジスタの素子サイズと補助チャージポンプ回路のMOSトランジスタの素子サイズとに依存してバラツキを有する。特に、微細化半導体製造プロセスによってMOSトランジスタの素子サイズの相対的なバラツキが増大してループフィルタのフィルタ容量を充放電する差電流がバラツキを示す。さらにこの差電流を微小にすればするほど、電流バラツキの割合は大きく見えるので、PLL回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。上記特許文献3に記載された方式では、PLL回路に電流ミラー回路が使用されるので、電流ミラー回路を構成するMOSトランジスタの素子サイズがバラツキを示すので、PLL回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。上記特許文献4に記載された方式では、PLL回路にD/A変換回路が使用されるので、半導体集積回路の回路規模と消費電力とが増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、PLL回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する。前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第1出力信号と第2出力信号とを出力する。前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第1出力信号と前記第2出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力する。前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力する。前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第1出力信号のパルス幅の長い第1パルスと前記第2出力信号のパルス幅の短い第2パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応する。前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含む。前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第1出力信号と前記第2出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第1出力信号の前記第1パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、PLL回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する。前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第1出力信号と第2出力信号とを出力する。前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第1出力信号と前記第2出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力する。前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力する。前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第1出力信号のパルス幅の長い第1パルスと前記第2出力信号のパルス幅の短い第2パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応する。前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含む。前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第1出力信号と前記第2出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第1出力信号の前記第1パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである。前記実施の形態によれば、PLL回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。好適な実施の形態では、前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始することを特徴とするものである。他の好適な実施の形態では、前記ループアッテネータは、ワンショットパルス生成器を更に含む。前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力することを特徴とするものである。別の好適な実施の形態では、前記ワンショットパルス生成器は、第1フリップフロップと、第2フリップフロップと、インバータと、排他的論理和回路と、AND回路とによって構成される。前記第1フリップフロップのデータ入力端子と前記第2フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第1フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給される。前記インバータの出力端子から出力される反転サンプリングパルスが前記第2フリップフロップのクロック入力端子に供給され、前記第1フリップフロップの出力データと前記第2フリップフロップの出力データQ2とは前記排他的論理和回路の第1入力端子と第2入力端子とにそれぞれ供給される。前記AND回路の第1入力端子と第2入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記AND回路の出力端子から前記ワンショットパルス出力信号が出力されることを特徴とするものである。更に他の好適な実施の形態では、スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御されることを特徴とするものである。より好適な実施の形態による半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備する。前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力することを特徴とするものである。他のより好適な実施の形態では、前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含む。前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルPLLの動作モードで前記フェーズロックドループ回路が動作することを特徴とするものである。更に他のより好適な実施の形態では、前記フラクショナルPLLの前記動作モードで動作する前記フェーズロックドループ回路はオンチップ化されたシリアルATAインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成することを特徴とするものである。具体的な実施の形態では、前記シリアルATAインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置とホスト装置との間に接続可能とされている。前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給することを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法である。前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第1出力信号と第2出力信号とを出力する。前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第1出力信号と前記第2出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力する。前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力する。前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第1出力信号のパルス幅の長い第1パルスと前記第2出力信号のパルス幅の短い第2パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応する。前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含む。前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第1出力信号と前記第2出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第1出力信号の前記第1パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである。前記実施の形態によれば、PLL回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《PLL回路の構成》図1は、本発明の1つの実施の形態による半導体集積回路にオンチップ集積化されたPLL回路の構成を説明するための図である。図1に示した本発明の1つの実施の形態のオンチップ集積化PLL回路は、位相周波数比較器1、ループアッテネータ2、チャージポンプ3、ループフィルタ4、電圧制御発振器5、分周器6、コントローラ7によって構成されている。ループアッテネータ2は、サンプリング回路21と、カウンタ22と、ワンショットパルス生成器23とを、含んでいる。位相周波数比較器1は、基準信号8と帰還信号9とを入力信号として、位相比較出力信号として第1出力信号11と第2出力信号12を出力する。基準信号8の位相よりも帰還信号9の位相が遅延している場合には、電圧制御発振器5の発振周波数を増加するために、第1出力信号11のハイレベル期間と第2出力信号12のハイレベル期間の差は、基準信号8の位相に対する帰還信号9の位相の遅延に対応するものとなる。第1出力信号11のハイレベル期間が第2出力信号12のハイレベル期間よりも長いので、電圧制御発振器5の発振周波数が増加して、基準信号8の位相に対する帰還信号9の位相の遅延が減少して、基準信号8の位相と帰還信号9の位相とが一致するPLLのロック状態となる。このPLLのロック状態では、第1出力信号11と第2出力信号12は狭い同一幅のハイレベル期間となる。《ループアッテネータ》図1に示した本発明の1つの実施の形態による半導体集積回路では、PLL回路のループフィルタ4のオンチップ化実現のためにサンプリング回路21とカウンタ22とワンショットパルス生成器23とを含んだループアッテネータ2が、位相周波数比較器1の出力とチャージポンプ3の入力との間に配置されている。サンプリング回路21は、サンプリングパルスSPL_CLKに応答して、位相周波数比較器1の第1出力信号11と第2出力信号12とのうち長い方のハイレベル期間中に含まれるサンプリングパルスSPL_CLKのパルス信号を出力する。従って、基準信号8の位相よりも帰還信号9の位相が遅延している場合には、サンプリング回路21は長い方の第1出力信号11のハイレベル期間にサンプリングパルスSPL_CLKのパルス信号を出力する。従って、サンプリング回路21は、基準信号8の位相に対する帰還信号9の位相の遅延量を、サンプリングパルスSPL_CLKのパルス信号の出力個数に変換するものである。反対に、基準信号8の位相よりも帰還信号9の位相が進んでいる場合には、サンプリング回路21は長い方の第2出力信号12のハイレベル期間にサンプリングパルスSPL_CLKのパルス信号を出力する。従って、サンプリング回路21は、基準信号8の位相に対する帰還信号9の位相の進相量を、サンプリングパルスSPL_CLKのパルス信号の出力個数に変換するものである。カウンタ22は、サンプリング回路21から出力されるサンプリングパルスSPL_CLKのパルス信号をカウントアップする。カウンタ22のカウントアップによって所定の個数のサンプリングパルスSPL_CLKのパルス信号のカウントアップが完了すると、カウンタ22はカウントアップ完了出力信号を生成する。またカウンタ22は所定の個数のサンプリングパルスSPL_CLKのパルス信号のカウントアップが完了してカウントアップ完了出力信号を生成すると、ハイレベルのリセット信号RESETによってリセットされる。従って、リセットされたカウンタ22は、サンプリング回路21から出力されるサンプリングパルスSPL_CLKのパルス信号のカウントアップを再度開始する。ワンショットパルス生成器23は、カウンタ22から生成されるカウントアップ完了出力信号に応答して、サンプリングパルスSPL_CLKのパルス幅と略等しいパルス幅を持つワンショットパルス出力信号を生成する。《チャージポンプ》ワンショットパルス生成器23から生成されるワンショットパルス出力信号に応答して、チャージポンプ3はループフィルタ4に充放電電流を供給する。例えば、基準信号8の位相より帰還信号9の位相が遅延している場合には、チャージポンプ3はループフィルタ4に充電電流を供給するので、ループフィルタ4の制御電圧Vcが増加して、電圧制御発振器5の発振周波数が増加して、基準信号8の位相に対する帰還信号9の位相の遅延が減少して、基準信号8の位相と帰還信号9の位相とが一致するPLLのロック状態となる。反対に、基準信号8の位相よりも帰還信号9の位相が進んでいる場合には、チャージポンプ3はループフィルタ4に放電電流を供給するので、ループフィルタ4の制御電圧Vcが減少して、電圧制御発振器5の発振周波数が減少して、基準信号8の位相に対する帰還信号9の位相の進相量が減少して基準信号8の位相と帰還信号9の位相とが一致するPLLのロック状態となる。《ループフィルタ》図1に示した本発明の1つの実施の形態による半導体集積回路では、ループフィルタ4として3次のラグリードフィルタが使用されている。このループフィルタ4では、第1の抵抗41と第1の容量42とが直列に接続され、第1の容量42の他端は接地電位に接続されている。第2の容量43は、第1の抵抗41と第1の容量42との直列接続と並列に接続され、第2の容量43の他端は接地電位に接続されている。第2の抵抗44の一端は第1の抵抗41と第2の容量43との接続ノードに接続され、他端は第3の容量45に接続され、第3の容量45の他端は接地電位に接続されている。第2の抵抗44と第3の容量45とが接続された出力ノード15には、電圧制御発振器5へ供給される制御電圧Vcが生成される。チャージポンプ3の充放電出力信号は、第1の抵抗41と第2の容量43と第2の抵抗44とが接続された入力ノード13に供給される。ループフィルタ4の第1の容量42はチャージポンプ3からの充放電電流を充放電電圧に変換して、第1の抵抗41はクロスオーバー周波数での位相シフトが180°以下として位相余裕を改善するために挿入されたものである。第2の容量43は、チャージポンプ3の充電電流と放電電流とのミスマッチ、チャージポンプ3の充放電スイッチからのクロックフィードスルーによるリップル成分を低減する。第2の抵抗44と第3の容量45とからなるローパスフィルタは、ループフィルタ4の出力ノード15に生成される制御電圧Vcのリップル成分を更に低減する。《分周器による電圧制御発振器の出力フィードバック》ループフィルタ4の出力ノード15に生成される制御電圧Vcが供給される電圧制御発振器5は、制御電圧Vcによって制御された周波数を持つ出力信号16を生成する。出力信号16はPLL回路の出力信号となると同時に、分周器6に供給される。事前に設定された分周比Nに従って分周器6は、電圧制御発振器5の出力信号16を分周する分周動作を実行する。分周器からの分周出力信号は帰還信号9として位相周波数比較器1の他方の入力端子に入力され、位相周波数比較器1の一方の入力端子に入力される基準信号8の位相と比較される。分周器6の出力からの帰還信号9の位相が基準信号8の位相よりも遅延していると、位相周波数比較器1は帰還信号9の位相を進めるためのアップ信号としての第1出力信号11を生成する。アップ信号としての第1出力信号11に応答してチャージポンプ3はループフィルタ4の充電動作を実行するので、ループフィルタ4の制御電圧Vcが上昇する。その結果、制御電圧Vcの上昇に応答して電圧制御発振器5の発振周波数が増加して、分周器6の出力からの帰還信号9の位相が進んで基準信号8の位相と一致するようになる。反対に、分周器6の出力からの帰還信号9の位相が基準信号8の位相よりも進相していると、位相周波数比較器1は帰還信号9の位相を遅延させるためのダウン信号としての第2出力信号12を生成する。ダウン信号としての第2出力信号12に応答して、チャージポンプ3はループフィルタ4の放電動作を実行するので、ループフィルタ4の制御電圧Vcが低下する。その結果、制御電圧Vcの低下に応答して電圧制御発振器5の発振周波数が減少して、分周器6の出力からの帰還信号9の位相が遅延して基準信号8の位相と一致するようになる。《定常ロック動作》図2は、図1に示した本発明の1つの実施の形態によるPLL回路が定常ロック動作を実行する期間でのPLL回路の各部の波形を示す図である。図2の上部には、サンプリングパルスSPL_CLKの波形が示され、基準信号8の位相よりも帰還信号9の位相が遅延している場合の位相周波数比較器1から生成されるアップ信号の第1出力信号UPとダウン信号の第2出力信号DNとが示されている。この場合には、第1出力信号UPのハイレベル期間は、第2出力信号DN12のハイレベル期間よりも長くなる。図2には、サンプリング回路21から生成されるアップ信号の第1サンプリング出力信号Samp_UPとダウン信号の第2サンプリング出力信号Samp_DNが示されている。この場合には、ハイレベル期間が長い方の第1出力信号UPのハイレベル期間には、第1サンプリング出力信号Samp_UPとしてサンプリングパルスSPL_CLKのパルス信号がサンプリング回路21から生成される。一方、この場合には、ハイレベル期間が短い方の第2出力信号DNのハイレベル期間に、第2サンプリング出力信号Samp_DNとしてサンプリングパルスSPL_CLKのパルス信号がサンプリング回路21から生成されずに、第2サンプリング出力信号Samp_DNはローレベル0に維持される。図2には、カウンタ22から生成されるアップ信号としての第1カウントアップ完了出力信号Cunt_UPとダウン信号の第2カウントアップ完了出力信号Cunt_DNが示されている。この場合には、カウンタ22によるカウントアップが完了するためのサンプリングパルスSPL_CLKのパルス信号の所定の個数は4個に設定した例が、図2に示されている。従って、サンプリング回路21から第1サンプリング出力信号Samp_UPとして生成されるサンプリングパルスSPL_CLKの4個のパルス信号に応答して、1個の第1カウントアップ完了出力信号Cunt_UPがカウンタ22から生成される。一方、この場合には、サンプリング回路21から生成される第2サンプリング出力信号Samp_DNはローレベル0に維持されているので、カウンタ22から生成される第2カウントアップ完了出力信号Cunt_DNはローレベル0に維持される。図2には、ワンショットパルス生成器23から生成されるアップ信号の第1ワンショットパルス出力信号OSP_UPとダウン信号の第2ワンショットパルス出力信号OSP_DNが示されている。この場合には、カウンタ22から生成される第1カウントアップ完了出力信号Cunt_UPに応答してワンショットパルス生成器23からサンプリングパルスSPL_CLKのパルス幅と略等しいパルス幅を持った第1ワンショットパルス出力信号OSP_UPが生成される。一方、この場合には、カウンタ22から生成される第2カウントアップ完了出力信号Cunt_DNはローレベル0に維持されているので、ワンショットパルス生成器23から生成される第2ワンショットパルス出力信号OSP_DNはローレベル0に維持される。従って、図1に示した本発明の1つの実施の形態によるPLL回路では、チャージポンプ3はワンショットパルス生成器23から生成されるアップ信号の第1ワンショットパルス出力信号OSP_UPのハイレベル1の期間に所定電流値に設定された充電電流をループフィルタ4の入力ノード13に供給するものである。それに対して、ワンショットパルス生成器23から生成されるダウン信号の第2ワンショットパルス出力信号OSP_DNはローレベル0に維持されているので、チャージポンプ3は所定電流値に設定された放電電流をループフィルタ4の入力ノード13に供給することはない。その結果、ループフィルタ4の制御電圧Vcが上昇するので、電圧制御発振器5の発振周波数が増加して、分周器6の出力からの帰還信号9の位相が進んで基準信号8の位相と一致するようになる。このように、図1に示した本発明の1つの実施の形態によるPLL回路が定常ロック動作を実行する期間では、チャージポンプ3は所定電流値に設定された充電電流もしくは放電電流をループフィルタ4の入力ノード13に供給する供給期間は、位相周波数比較器1の第1出力信号11もしくは第2出力信号12のハイレベル期間よりも減少される。この期間減少率は、カウンタ22によるカウントアップが完了するためのサンプリングパルスSPL_CLKのパルス信号の所定の個数により任意に設定されることが可能となる。また、この期間減少率によって、ループフィルタ4の実効的な時定数は、ループフィルタ4に含まれた実際の抵抗素子の抵抗値と実際の容量素子の容量値とで決定される時定数よりも大きなものとなる。従って、図1に示した本発明の1つの実施の形態によるPLL回路によれば、ループフィルタ4のオンチップ化が可能となるものである。また、ループフィルタ4の実効的な時定数の増倍率は、上述した期間減少率によって任意に設定されることが可能となる。また期間減少率は、ループアッテネータ2中でデジタル動作を実行するサンプリング回路21とカウンタ22とワンショットパルス生成器23の動作で決定されるものである。その結果、図1に示した本発明の1つの実施の形態によるPLL回路によれば、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することが可能となる。《ロック動作が停止された低消費電力のスタンバイ状態》CDやBD等の光ディスクの書き込み動作と読み出し動作とが実行されないスタンバイ状態では、図1に示した本発明の1つの実施の形態によるPLL回路はロック動作の実行の必要がなく、低消費電力化のためPLL回路はロック動作を停止した状態とされる。PLL回路をロック動作停止状態とするために、ハイレベルのスタンバイ制御信号10が位相周波数比較器1と、ループアッテネータ2のサンプリング回路21とカウンタ22とワンショットパルス生成器23と、チャージポンプ3と、電圧制御発振器5と、分周器6と、コントローラ7とに供給される。それによって、図1のPLL回路は全体としてロック動作を停止するので、図1のPLL回路の全体の消費電力が削減されて、電池寿命の延長が可能となる。本発明の好適な実施の形態によれば、スタンバイ状態では、ハイレベルのスタンバイ制御信号10に応答して位相周波数比較器1、ループアッテネータ2、チャージポンプ3、分周器6は遮断状態に制御され、消費電力が削減される。それに対して、電圧制御発振器5は通常よりも低レベルの動作電流に制御され、電圧制御発振器5はスタンバイ状態で低消費電力状態の自走発振を持続している。その結果、スタンバイ状態から高速ロック応答動作へ状態遷移した場合の図1のPLL回路の応答性を向上することが可能となる。《高速ロック応答動作》CDやBD等の光ディスクの書き込み動作と読み出し動作とが実行されないスタンバイ状態からCDやBD等の光ディスクの書き込み動作もしくは読み出し動作に移行するためには、図1に示した本発明の1つの実施の形態によるPLL回路はスタンバイ状態からロック動作を高速で開始するための高速ロック応答動作が必要となる。従って、図1に示した本発明の1つの実施の形態によるPLL回路では、この高速ロック応答動作の間にスタンバイ制御信号10がハイレベルからローレベルに変化されることによって、位相周波数比較器1、ループアッテネータ2、チャージポンプ3、電圧制御発振器5、分周器6、コントローラ7がその回路動作を実行する状態となる。特に、図1に示した本発明の1つの実施の形態によるPLL回路では、この高速ロック応答動作の間と電源投入直後の所定期間とにコントローラ7はカウンタ制御信号17をカウンタ22に供給する。従って、カウンタ22は、カウンタ制御信号17に応答して、上述の定常ロック動作の場合の所定の個数よりも少ない個数のサンプリングパルスSPL_CLKのパルス信号をカウントすることでカウントアップ動作を完了するものとなる。その結果、高速ロック応答動作の間と電源投入直後の所定期間では、ワンショットパルス生成器23から生成されるアップ信号の第1ワンショットパルス出力信号OSP_UPの個数が定常ロック動作の場合よりも増大する。従って、ループフィルタ4の出力ノード15の制御電圧が急激に上昇するので、電圧制御発振器5が高速で制御され、PLL回路の高速ロックが実行されることができる。その後に、カウンタ22へのコントローラ7からのカウンタ制御信号17の供給が終了されて、カウンタ22がサンプリングパルスSPL_CLKのパルス信号の所定の個数をカウントするとカウントアップ動作を完了するようになる。《サンプリング回路の構成》図3は、図1に示した本発明の1つの実施の形態によるPLL回路のループアッテネータ2のサンプリング回路21の構成を示す図である。図3に示すように、サンプリング回路21は、位相周波数比較器1から生成される第1出力信号UPが供給されることによってカウンタ22に供給される第1サンプリング出力信号Samp_UPを生成する第1サンプリング回路21_UPと、位相周波数比較器1から生成される第2出力信号DNが供給されることによってカウンタ22に供給される第2サンプリング出力信号Samp_DNを生成する第2サンプリング回路21_DNとによって構成される。第1サンプリング回路21_UPと第2サンプリング回路21_DNの各回路は、第1フリップフロップFF1と、第2フリップフロップFF2と、第3フリップフロップFF3と、第1インバータInv1と、第2インバータInv2と、第3インバータInv3と、第1AND回路AND1と、第2AND回路AND2と、遅延回路DLYとによって構成されている。まず、第1サンプリング回路21_UPでは、第1フリップフロップFF1のデータ入力端子D1と第2フリップフロップFF2のデータ入力端子D2とには位相周波数比較器1から生成される第1出力信号UPが供給され、第1フリップフロップFF1のクロック入力端子CLK1と第1インバータInv1の入力端子とにサンプリングパルスSPL_CLKが供給され、第2AND回路AND2の出力端子からはカウンタ22に供給される第1サンプリング出力信号Samp_UPが生成される。次に、第2サンプリング回路21_DNでは、第1フリップフロップFF1のデータ入力端子D1と第2フリップフロップFF2のデータ入力端子D2とには位相周波数比較器1から生成される第2出力信号DNが供給され、第1フリップフロップFF1のクロック入力端子CLK1と第1インバータInv1の入力端子とにサンプリングパルスSPL_CLKが供給され、第2AND回路AND2の出力端子からはカウンタ22に供給される第2サンプリング出力信号Samp_DNが生成される。第1サンプリング回路21_UPと第2サンプリング回路21_DNの各回路では、第1インバータInv1の出力端子から生成される反転サンプリングパルス/SPL_CLKが第2フリップフロップFF2のクロック入力端子CLK2と第2インバータInv2の入力端子に供給され、第1フリップフロップFF1の出力データQ1と第2フリップフロップFF2の出力データQ2とは第1AND回路AND1の第1入力端子と第2入力端子とにそれぞれ供給される。第1AND回路AND1の出力信号は第3フリップフロップFF3のデータ入力端子D3に供給され、第2インバータInv2の出力信号は遅延回路DLYを介して第3フリップフロップFF3のクロック入力端子CLK3と第3インバータInv3の入力端子に供給される。第3フリップフロップFF3の出力データQ3と第3インバータInv3の出力信号とは、第2AND回路AND2の第1入力端子と第2入力端子とにそれぞれ供給される。《サンプリング回路の動作》図4は、図3に示す本発明の1つの実施の形態によるサンプリング回路21の動作を説明するための図である。尚、図4は、位相周波数比較器1から生成される第1出力信号UPと第2出力信号DNに関して、第1出力信号UPのハイレベル期間が第2出力信号DNのハイレベル期間より長い場合の第1サンプリング回路21_UPの動作を示すものである。まず、第1サンプリング回路21_UPの第1フリップフロップFF1は、サンプリングパルスSPL_CLKの立ち上がりエッジのタイミングで位相周波数比較器1の第1出力信号UPの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器1の第1出力信号UPのハイレベル期間に対応した出力データQ1を生成する。次に第1サンプリング回路21_UPの第2フリップフロップFF2は、反転サンプリングパルス/SPL_CLKの立ち上がりエッジのタイミングで位相周波数比較器1の第1出力信号UPの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器1の第1出力信号UPのハイレベル期間に対応した出力データQ2を生成する。第1サンプリング回路21_UPの第1フリップフロップFF1の出力データQ1と第2フリップフロップFF2の出力データQ2とは第1AND回路AND1によりAND処理されることによって、第1AND回路AND1の出力信号が生成され第3フリップフロップFF3のデータ入力端子D3に供給される。第1サンプリング回路21_UPの第3フリップフロップFF3は、第2インバータInv2と遅延回路DLYを介して供給される遅延反転サンプリングパルス/SPL_CLKの立ち上がりエッジのタイミングで第1AND回路AND1の出力信号の振幅レベルをサンプリングしてホールドすることによって出力データQ3を生成する。第3フリップフロップFF3の出力データQ3のハイレベル期間において、第1インバータInv1と第2インバータInv2と遅延回路DLYと第3インバータInv3を介して供給されるサンプリングパルスSPL_CLKを第2AND回路AND2は第1サンプリング出力信号Samp_UPとして出力する。このようにして、サンプリング回路21は、サンプリングパルスSPL_CLKに応答して、位相周波数比較器1の第1出力信号11と第2出力信号12のうち長い方のハイレベル期間中に含まれるサンプリングパルスSPL_CLKのパルス信号を出力する。従って、基準信号8の位相よりも帰還信号9の位相が遅延している場合には、サンプリング回路21は長い方の第1出力信号11のハイレベル期間にサンプリングパルスSPL_CLKのパルス信号を出力するものである。《カウンタの構成》図5は、図1に示した本発明の1つの実施の形態によるPLL回路のループアッテネータ2のカウンタ22の構成を示す図である。図5に示すように、カウンタ22は、サンプリング回路21から生成される第1サンプリング出力信号Samp_UPが供給されることによってワンショットパルス生成器23に供給される第1カウントアップ完了出力信号Cunt_UPを生成する第1カウンタ回路22_UPと、サンプリング回路21から生成される第2サンプリング出力信号Samp_DNが供給されることによってワンショットパルス生成器23に供給される第2カウントアップ完了出力信号Cunt_DNを生成する第2カウンタ回路22_DNとによって構成される。第1カウンタ回路22_UPと第2カウンタ回路22_DNの各回路は、第1フリップフロップFF0と、第2フリップフロップFF1と、第3フリップフロップFF2と、第4フリップフロップFF3と、第5フリップフロップFF4と、第1インバータInv0と、第2インバータInv1と、第3インバータInv2と、第4インバータInv3と、第5インバータInv4と、第1AND回路AND1と、第2AND回路AND2と、第3AND回路AND3と、第1OR回路OR1とによって構成されている。まず、第1カウンタ回路22_UPでは、第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から生成される第1サンプリング出力信号Samp_UPが供給され、第1OR回路OR1の出力端子からはワンショットパルス生成器23に供給される第1カウントアップ完了出力信号Cunt_UPが生成される。次に、第2カウンタ回路22_DNでは、第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から生成される第2サンプリング出力信号Samp_DNが供給され、第1OR回路OR1の出力端子からはワンショットパルス生成器23に供給される第2カウントアップ完了出力信号Cunt_DNが生成される。第1カウンタ回路22_UPと第2カウンタ回路22_DNの各回路では、第1フリップフロップFF0から第5フリップフロップFF4までの5個のフリップフロップのリセット端子にはリセット信号RESETが共通に供給可能とされて、第1フリップフロップFF0から第5フリップフロップFF4の各フリップフロップのデータ出力端子Qはインバータを介してデータ入力端子Dに接続されている。すなわち、第1フリップフロップFF0のデータ出力端子Q0は第1インバータInv0を介してデータ入力端子D0に接続され、以下同様とされ、第5フリップフロップFF4のデータ出力端子Q4は第5インバータInv4を介してデータ入力端子D4に接続される。更に第1フリップフロップFF0のデータ出力端子Q0は第2フリップフロップFF1の反転クロック入力端子に接続されて、以下同様に、第4フリップフロップFF3のデータ出力端子Q3は第5フリップフロップFF4の反転クロック入力端子に接続される。また更に、第1AND回路AND1の第1入力端子に4進カウンタオーバーフロー選択信号COUNT4が供給され、第2AND回路AND2の第1入力端子に8進カウンタオーバーフロー選択信号COUNT8が供給され、第3AND回路AND3の第1入力端子には16進カウンタオーバーフロー選択信号COUNT16が供給される。第1AND回路AND1の第2入力端子に第3フリップフロップFF2のデータ出力端子Q2が接続され、第2AND回路AND2の第2入力端子に第4フリップフロップFF3のデータ出力端子Q3が接続され、第3AND回路AND3の第2入力端子に第5フリップフロップFF4のデータ出力端子Q4が接続される。最初に第1カウンタ回路22_UPと第2カウンタ回路22_DNの各回路では、第1フリップフロップFF0から第5フリップフロップFF4までの5個のフリップフロップのリセット端子にハイレベルのリセット信号RESETが共通に供給されることによって、第1フリップフロップFF0から第5フリップフロップFF4の各フリップフロップのデータ出力端子Qはハイレベルにリセットされる。その結果、第1インバータInv0から第5インバータInv4の動作により、第1フリップフロップFF0から第5フリップフロップFF4の各フリップフロップのデータ入力端子Dはローレベルに維持されている。第1カウンタ回路22_UPと第2カウンタ回路22_DNの各回路の第1フリップフロップFF0から第5フリップフロップFF4の各フリップフロップの反転クロック入力端子に供給される入力信号の立ち下がりエッジのタイミングで、各データ入力端子Dの振幅レベルをサンプリングしてホールドすることにより各出力データQを生成する。《カウンタの動作》図6は、図5に示す本発明の1つの実施の形態によるカウンタ22の動作を説明するための図である。尚、図6は、位相周波数比較器1から生成される第1出力信号UPと第2出力信号DNに関して、第1出力信号UPのハイレベル期間が第2出力信号DNのハイレベル期間より長い場合の第1カウンタ回路22_UPの動作を示すものである。まず、第1カウンタ回路22_UPの第1フリップフロップFF0から第5フリップフロップFF4までの5個のフリップフロップは、ハイレベルのリセット信号RESETによって、データ出力端子Q0からデータ出力端子Q4はハイレベルにリセットされている。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第1回目の変化のタイミングで、ローレベルのデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。次に第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D1に応答してデータ出力端子Q1がハイレベル1からローレベル0へ変化する。また第3フリップフロップFF2の反転クロック入力端子に第2フリップフロップFF1から供給されるデータ出力端子Q1の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D2に応答してデータ出力端子Q2がハイレベル1からローレベル0へ変化する。次に第4フリップフロップFF3の反転クロック入力端子に第3フリップフロップFF2から供給されるデータ出力端子Q2の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D3に応答してデータ出力端子Q3がハイレベル1からローレベル0へ変化する。また第5フリップフロップFF4の反転クロック入力端子に第4フリップフロップFF3から供給されるデータ出力端子Q3の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D4に応答してデータ出力端子Q4がハイレベル1からローレベル0へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第1回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00000となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第2回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このように、第1フリップフロップFF0のデータ出力端子Q0には、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への変化に応答して第1サンプリング出力信号Samp_UPの1/2分周出力信号が生成される。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第2回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00001となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第3回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D1に応答してデータ出力端子Q1が、ローレベル0からハイレベル1へ変化する。このように第2フリップフロップFF1のデータ出力端子Q1には、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への変化に応答して第1フリップフロップFF0のデータ出力端子Q0の信号の1/2分周出力信号が生成される。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第3回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00010となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第4回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第4回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00011となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第5回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベル0のデータ入力端子D1に応答してデータ出力端子Q1がハイレベル1からローレベル0へ変化する。すると、第3フリップフロップFF2の反転クロック入力端子に第2フリップフロップFF1から供給されるデータ出力端子Q1の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D2に応答してデータ出力端子Q2が、ローレベル0からハイレベル1へ変化する。このように、第3フリップフロップFF2のデータ出力端子Q2からは、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の変化に応答して第2フリップフロップFF1のデータ出力端子Q1の信号の1/2分周出力信号が生成される。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第5回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00100となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第6回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第6回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00101となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第7回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D1に応答してデータ出力端子Q1が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第7回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00110となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第8回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第8回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、00111となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第9回目の変化のタイミングで、ローレベルのデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。次に第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D1に応答してデータ出力端子Q1が、ハイレベル1からローレベル0へ変化する。また第3フリップフロップFF2の反転クロック入力端子に第2フリップフロップFF1から供給されるデータ出力端子Q1の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D2に応答してデータ出力端子Q2がハイレベル1からローレベル0へ変化する。次に第4フリップフロップFF3の反転クロック入力端子に第3フリップフロップFF2から供給されるデータ出力端子Q2の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D3に応答してデータ出力端子Q3が、ローレベル0からハイレベル1へ変化する。このように、第4フリップフロップFF3のデータ出力端子Q3からは、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の変化に応答して第3フリップフロップFF2のデータ出力端子Q2の信号の1/2分周出力信号が生成される。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第9回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01000となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第10回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第10回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01001となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第11回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D1に応答してデータ出力端子Q1が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第11回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01010となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第12回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第12回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01011となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第13回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベル0のデータ入力端子D1に応答してデータ出力端子Q1が、ハイレベル1からローレベル0へ変化する。すると第3フリップフロップFF2の反転クロック入力端子に第2フリップフロップFF1から供給されるデータ出力端子Q1の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D2に応答してデータ出力端子Q2が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第13回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01100となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第14回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第14回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01101となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第15回目の変化のタイミングで、ローレベル0のデータ入力端子D0に応答してデータ出力端子Q0が、ハイレベル1からローレベル0へ変化する。その結果、第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D1に応答してデータ出力端子Q1が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第15回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01110となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第16回目の変化のタイミングで、ハイレベル1のデータ入力端子D0に応答してデータ出力端子Q0が、ローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第16回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、01111となる。第1フリップフロップFF0の反転クロック入力端子にサンプリング回路21から供給される第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0への第17回目の変化のタイミングで、ローレベルのデータ入力端子D0に応答してデータ出力端子Q0がハイレベル1からローレベル0へ変化する。次に第2フリップフロップFF1の反転クロック入力端子に第1フリップフロップFF0から供給されるデータ出力端子Q0の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D1に応答してデータ出力端子Q1がハイレベル1からローレベル0へ変化する。また第3フリップフロップFF2の反転クロック入力端子に第2フリップフロップFF1から供給されるデータ出力端子Q1の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D2に応答してデータ出力端子Q2がハイレベル1からローレベル0へ変化する。次に第4フリップフロップFF3の反転クロック入力端子に第3フリップフロップFF2から供給されるデータ出力端子Q2の信号のハイレベル1からローレベル0への変化のタイミングで、ローレベルのデータ入力端子D3に応答してデータ出力端子Q3がハイレベル1からローレベル0へ変化する。また第5フリップフロップFF4の反転クロック入力端子に第4フリップフロップFF3から供給されるデータ出力端子Q3の信号のハイレベル1からローレベル0への変化のタイミングで、ハイレベル1のデータ入力端子D4に応答して、データ出力端子Q4がローレベル0からハイレベル1へ変化する。このようにして、第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第17回目の変化によって、第1カウンタ回路22_UPの第5フリップフロップFF4から第1フリップフロップFF0の状態は、10000となる。このように第1サンプリング出力信号Samp_UPのハイレベル1からローレベル0の第17回目の変化に応答した第1カウンタ回路22_UPの状態10000は、16進カウンタのオーバーフロー出力信号となる。カウンタ22のカウントアップによって所定の個数のサンプリングパルスSPL_CLKのパルス信号のカウントアップが完了すると、カウンタ22はカウントアップ完了出力信号を生成する。すなわち、カウンタ22はサンプリングパルスSPL_CLKの所定の個数である17個のパルス信号のカウントアップが完了すると、ハイレベル1の信号が第5フリップフロップFF4のデータ出力端子Q4に生成される。第5フリップフロップFF4のデータ出力端子Q4に生成されたハイレベル1の信号は、16進カウンタオーバーフロー選択信号COUNT16が供給される第3AND回路AND3を介して、第1カウントアップ完了出力信号Cunt_UPとして出力される。更にこのハイレベル1の第1カウントアップ完了出力信号Cunt_UPがリセット信号RESETとして第1カウンタ回路22_UPの第1フリップフロップFF0から第5フリップフロップFF4までの5個のフリップフロップのリセット端子に共通に供給されることによって、第1フリップフロップFF0~第5フリップフロップFF4のデータ出力端子Q0~Q4はハイレベル1にリセットされる。このように、カウンタ22によるサンプリングパルスSPL_CLKの所定の個数のパルス信号のカウントアップの完了によって生成される第1カウントアップ完了出力信号Cunt_UPによる第1カウンタ回路22_UPのフリップフロップFF0~FF4によるリセットにより、カウンタ22はサンプリングパルスSPL_CLKのパルス信号のカウントアップを再度開始することが可能となる。更に、カウンタ22は16進カウンタのオーバーフロー出力信号を生成するだけではなく、4進カウンタのオーバーフロー出力信号と8進カウンタのオーバーフロー出力信号とを生成することも可能である。すなわち、16進カウンタオーバーフロー選択信号COUNT16が供給される第3AND回路AND3の出力からは16進カウンタのオーバーフロー出力信号が生成され、8進カウンタオーバーフロー選択信号COUNT8が供給される第2AND回路AND2の出力からは8進カウンタのオーバーフロー出力信号が生成され、4進カウンタオーバーフロー選択信号COUNT4が供給される第1AND回路AND1の出力からは4進カウンタのオーバーフロー出力信号が生成される。《ワンショットパルス生成器の構成》図7は、図1に示した本発明の1つの実施の形態によるPLL回路のループアッテネータ2のワンショットパルス生成器23の構成を示す図である。図7に示すように、ワンショットパルス生成器23はカウンタ22から生成される第1カウントアップ完了出力信号Cunt_UPが供給されることによりチャージポンプ3に供給される第1ワンショットパルス出力信号OSP_UPを生成する第1ワンショットパルス生成回路23_UPと、カウンタ22から生成される第2カウントアップ完了出力信号Cunt_DNが供給されることによりチャージポンプ3に供給される第2ワンショットパルス出力信号OSP_DNを生成する第2ワンショットパルス生成回路23_DNとによって構成される。第1ワンショットパルス生成回路23_UPと第2ワンショットパルス生成回路23_DNの各回路は、第1フリップフロップFF1と、第2フリップフロップFF2と、インバータInv1と、排他的論理和回路EX-ORと、AND回路ANDとによって構成されている。まず、第1ワンショットパルス生成回路23_UPでは、第1フリップフロップFF1のデータ入力端子D1と第2フリップフロップFF2のデータ入力端子D2とには、カウンタ22から生成される第1カウントアップ完了出力信号Cunt_UPが供給され、第1フリップフロップFF1のクロック入力端子CLK1とインバータInvの入力端子にサンプリングパルスSPL_CLKが供給され、インバータInvの出力端子に生成される反転サンプリングパルス/SPL_CLKが第2フリップフロップFF2のクロック入力端子CLK2に供給され、AND回路ANDの第1入力端子と第2入力端子とに第1カウントアップ完了出力信号Cunt_UPと排他的論理和回路EX-ORの出力信号とがそれぞれ供給されて、AND回路ANDの出力端子からチャージポンプ3に供給される第1ワンショットパルス出力信号OSP_UPが生成される。次に、第2ワンショットパルス生成回路23_DNでは、第1フリップフロップFF1のデータ入力端子D1と第2フリップフロップFF2のデータ入力端子D2とには、カウンタ22から生成される第2カウントアップ完了出力信号Cunt_DNが供給され、第1フリップフロップFF1のクロック入力端子CLK1とインバータInvの入力端子にサンプリングパルスSPL_CLKが供給され、インバータInvの出力端子に生成される反転サンプリングパルス/SPL_CLKが第2フリップフロップFF2のクロック入力端子CLK2に供給され、AND回路ANDの第1入力端子と第2入力端子とに第2カウントアップ完了出力信号Cunt_DNと排他的論理和回路EX-ORの出力信号とがそれぞれ供給されて、AND回路ANDの出力端子からチャージポンプ3に供給される第2カワンショットパルス出力信号OSP_DNが生成される。第1ワンショットパルス生成回路23_UPと第2ワンショットパルス生成回路23_DNの各回路では、インバータInvの出力端子から生成される反転サンプリングパルス/SPL_CLKが第2フリップフロップFF2のクロック入力端子CLK2の入力端子に供給され、第1フリップフロップFF1の出力データQ1と第2フリップフロップFF2の出力データQ2とは排他的論理和回路EX-ORの第1入力端子と第2入力端子とにそれぞれ供給される。《ワンショットパルス生成器の動作》図8は、図7に示す本発明の1つの実施の形態によるワンショットパルス生成器23の動作を説明するための図である。尚、図8は、位相周波数比較器1から生成される第1出力信号UPと第2出力信号DNに関して、第1出力信号UPのハイレベル期間が第2出力信号DNのハイレベル期間より長い場合の第1ワンショットパルス生成回路23_UPの動作を示すものである。まず、図8に示すように、カウンタ22から生成される第1カウントアップ完了出力信号Cunt_UPがローレベル0からハイレベル1へ変化する。まず、第1ワンショットパルス生成回路23_UPの第1フリップフロップFF1は、サンプリングパルスSPL_CLKの立ち上がりエッジのタイミングにてカウンタ22の第1カウントアップ完了出力信号Cunt_UPのハイレベル1をサンプリングしてホールドすることで、ハイレベル1の出力データQ1を生成する。次に、第1ワンショットパルス生成回路23_UPの第2フリップフロップFF2は、反転サンプリングパルス/SPL_CLKの立ち上がりエッジのタイミングでカウンタ22の第1カウントアップ完了出力信号Cunt_UPのハイレベル1をサンプリングしてホールドすることで、ハイレベル1の出力データQ2を生成する。排他的論理和回路EX-ORは、第1フリップフロップFF1の出力データQ1と第2フリップフロップFF2の出力データQ2に応答して、排他的論理和出力信号を生成する。排他的論理和回路EX-ORから生成される排他的論理和出力信号は、第1カウントアップ完了出力信号Cunt_UPのローレベル0からハイレベル1の変化に応答したハイレベル1の第1ワンショットパルス信号と、第1カウントアップ完了出力信号Cunt_UPのハイレベル1からローレベル0の変化に応答したハイレベル1の第2ワンショットパルス信号とを含んでいる。第1ワンショットパルス生成回路23_UPのAND回路ANDによる第1カウントアップ完了出力信号Cunt_UPと排他的論理和回路EX-ORの出力信号のAND処理によって排他的論理和回路EX-ORの出力信号のハイレベル1の第2ワンショットパルス信号がマスクされ、排他的論理和回路EX-ORの出力信号のハイレベル1の第1ワンショットパルス信号が第1ワンショットパルス出力信号OSP_UPとして出力される。《チャージポンプの構成》図9は、図1に示した本発明の1つの実施の形態によるPLL回路のチャージポンプ3の構成を示す図である。図9に示すチャージポンプ3は、インバータ31、充電側電流源34、充電側スイッチ32、放電側スイッチ33、放電側電流源35によって構成されている。充電側電流源34の充電電流と放電側電流源35の放電電流とは同じ電流値であり、充電側スイッチ32はワンショットパルス生成器23から供給される第1ワンショットパルス出力信号OSP_UPによって制御されて、放電側スイッチ33はワンショットパルス生成器23から供給される第2ワンショットパルス出力信号OSP_DNによって制御される。スタンバイ状態では、ハイレベルのスタンバイ信号10によって充電側電流源34と放電側電流源35の充電電流と放電電流とはゼロに制御される。高速ロック応答動作と定常ロック動作との動作中では、充電動作の時には、アップ信号としての第1ワンショットパルス出力信号OSP_UPにより充電側スイッチ32がオン状態に制御されるので、充電側電流源34の充電電流がループフィルタ4の入力ノード13に出力されてフィルタ容量42に電荷が充電される。一方、放電動作の時にダウン信号としての第2ワンショットパルス出力信号OSP_DNによって放電側スイッチ33がオン状態に制御されるので、放電側電流源35の放電電流によって入力ノード13を介してフィルタ容量42の電荷が放電される。[実施の形態2]《フラクショナルPLL回路の構成》図10は、本発明の実施の形態2による半導体集積回路にオンチップ集積化されたPLL回路の構成を説明するための図である。図10に示した本発明の実施の形態2によるPLL回路は、シリアルATAインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器を構成するフラクショナルPLL回路として構成されたものである。図10に示す本発明の実施の形態2によるPLL回路が、図1に示した本発明の1つの実施の形態によるPLL回路と相違するのは、図1のPLL回路に信号波形生成部19と変調器18とが追加されたものである。信号波形生成部19は変調信号を生成して、変調器18に出力する。変調器18は、変調信号を瞬時分周数として離散値に変換する。変調器18としては、例えば、ΣΔ変調器等が好適であるがこれに限定されるものではない。変調器18の出力信号が供給される分周器6の分周比は、周期的に整数Nから整数N1に変更され、結果的に平均分周比は整数部と小数部との和となる。図11は、図10に示したスプレッドスペトクラムクロック発生器を構成するフラクショナルPLL回路から生成されるPLL出力信号の周波数fPLLOUTが時間とともにどのように変化するかを示す図である。同図に示すように、変調器18により周波数変調されたPLL出力信号の周波数fPLLOUTは、最大値fPLLOUTと最小値fPLLOUTとの間で直線的に変化する。最大値fPLLOUTと最小値fPLLOUTとの間の変化量は、例えば最大値fPLLOUTの略0.5~5となっている。図12は、図10に示したスプレッドスペトクラムクロック発生器を構成するフラクショナルPLL回路から生成されるPLL出力信号の周波数スペクトラムを示す図である。図12の特性SSCGは、図10に示したスプレッドスペトクラムクロック発生器を構成するフラクショナルPLL回路からシステムクロック信号として生成されるPLL出力信号の広い周波数帯域にわたって拡散され、ピークエネルギーを低減できることを示している。尚、図12の特性Non-SSCGは、極めて高いピークエネルギーを持つ一般的なクロック発生器の周波数特性を示している。また、図10に示した本発明の実施の形態2によるスプレッドスペトクラムクロック発生器は、コントローラ7によってチャージポンプ3の動作を制御するものである。それによって、出力ジッタやEMI抑圧量等のスペクトラム拡散クロック発生器としての重要な性能を維持しながら、セットリング時間を大幅に短縮でき、かつ、ループフィルタ4をオンチップ化することができる。[他の実施の形態]《記録再生ユニット》図13は、周辺装置としてホストコンピュータに接続される本発明の更に他の実施の形態による記録再生ユニット34の構成を示す図である。図13の記録再生ユニット34では、書き込みストラテジPLL回路46と、基準クロックCLKを生成する基準クロック生成PLL回路50とに、図1に示した本発明の実施の形態1によるオンチップ集積化PLL回路が採用されている。図13において、光ディスク装置は、光ディスク29、光ピックアップ30、半導体集積回路31、基準信号を与える水晶発振子33によって構成され、ホストコンピュータ32とシリアルATAPI方式で接続されている。尚、ATAPIは、AdvancedTechnologyAttachmentPeripheralInterfaceの略である。光ピックアップ30は、光ディスク29に光ビームを照射して、データの読み出し、書き込みを行なう。半導体集積回路31は、光ピックアップ30のデータ書き込みとデータ読み出しの処理を実行する記録再生ユニット34と、記録再生ユニット34のデータをホストコンピュータ32へ入出力するためのインターフェースユニット36とを含んでいる。尚、図13のシリアルATA型インターフェースユニット36は、以下に説明する図14に示したインターフェースユニット36と全く同様に構成されることができる。また図14の半導体集積回路31の記録再生ユニット34は、光ピックアップ30で検出されたノイズの多い信号を波形整形するアナログフロントエンド45と、記録動作を行う書き込みストラテジPLL回路46と、書き込みストラテジ回路47とを含んでいる。読み込み動作は、PRMLタイミング回路49と読み出し論理回路50によって実行される。すなわち、PRMLタイミング回路49と読み出し論理回路50とは、読み出しに使用されるPRMLデコーダを構成している。尚、PRMLは、PartialResponseMostlyLikelihoodと呼ばれる復号技術の略である。更に、記録再生ユニット34は、ディスク29を指定の回転速度で回転させるサーボ回路47と、半導体集積回路31の全ての内部回路を動作させる基準クロックCLKを生成する基準クロック生成PLL回路50とを含んでいる。光ピックアップ30で検出された信号はディスク29に付着したゴミ等の影響を受けノイズが多い信号であるので、この信号はアナログフロントエンド45で波形整形される。次にディスク29の回転に同期した信号が書き込みストラテジPLL回路46に供給され、書き込みストラテジPLL回路46は周波数位相同期した多位相のクロック信号を生成する。この多位相のクロック信号は実際にクロック信号の本数が多数あり、多位相のクロック信号のうち近接した2個のクロック信号の位相差は、1周期を本数で除算した値となる。すなわち、クロック信号の本数が16本であれば1周期/16となり、32本であれば1周期/16となる。書き込みストラテジPLL回路46から生成される多位相のクロック信号は書き込みストラテジ回路47に供給され、書き込みストラテジ回路47は多位相のクロック信号を使用して光ピックアップ30を介して書き込まれるディスク29への書き込み信号のデータの長さを変化させる。以上の一連の動作は、ディスク29の回転速度の変化によって、書き込みストラテジPLL回路46に供給されるディスク29からの回転同期信号の周波数が変化する。すなわち、書き込みストラテジPLL回路46は、大きな動作周波数幅を持つ必要がある。従って、図13に示す本発明の更に他の実施の形態による記録再生ユニット34では、大きな動作周波数幅を持つ必要がある書き込みストラテジPLL回路46として、図1に示した本発明の実施の形態1によるオンチップ集積化PLL回路が採用される。通常のデジタルアナログ変換器を持つPLL回路では、大きな周波数範囲をカバーするためには、デジタルアナログ変換器の回路規模が大きくなる。それに対して、図1に示す本発明の実施の形態1によるオンチップ集積化PLL回路を採用した図13に示す書き込みストラテジPLL回路46はデジタルアナログ変換器を有していないので、回路規模が大きくならないと言う利点がある。更に、図13に示す本発明の更に他の実施の形態による記録再生ユニット34では、基準クロックCLKを生成する基準クロック生成PLL回路50として、図1に示した本発明の実施の形態1によるオンチップ集積化PLL回路が採用される。従って、PLL回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるPLL回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。《インターフェースユニット》図14は、周辺装置としてホストコンピュータに接続される本発明の他の実施の形態によるインターフェースユニット36の構成を示す図である。図14のシリアルATA型インターフェースユニット36では、第1のPLL回路として図1に示した本発明の実施の形態1によるオンチップ集積化PLL回路が採用され、更に第2のPLL回路として図10に示した本発明の実施の形態2によるフラクショナルPLL回路が採用されている。周辺装置としての光ディスクからのデータ読み出しの処理では、パラレルシリアル変換器としてのシリアライザ39は、記録再生ユニットからのパラレル送信データを第2のPLL回路から供給されるクロックに同期したシリアル送信信号に変換してホストコンピュータに出力する。周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータ再生ユニットは、ホストコンピュータから受信信号を受信して第1のPLL回路から供給されるクロックに応答してシリアル再生データと再生クロックを生成してデシリアライザ37に出力する。シリアルパラレル変換器としてのデシリアライザ37は、シリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスク29へのデータ書き込みの処理が実行される。以下に、図14に示すシリアルATA型インターフェースユニットを、詳細に説明する。一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルATA型インターフェースユニットがある。シリアルATAを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図13に示したインターフェースユニットでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルATAPIで接続される。図14において、光ディスク装置は、光ディスク29、光ピックアップ30、半導体集積回路31、基準信号を与える水晶発振子33によって構成され、ホストコンピュータ32とシリアルATAPI方式で接続されている。光ピックアップ30は、光ディスク29に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路31は、光ピックアップ30のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット34と、記録再生ユニット34のデータをホストコンピュータ32へ入出力するためのインターフェースユニット36とを含んでいる。インターフェースユニット36は、シリアライザ39、第1のPLL回路41、第2のPLL回路40、デシリアライザ37、クロックデータ再生ユニット38から構成される。光ディスク29からのデータ読み出しの処理では、インターフェースユニット36のシリアライザ39は、記録再生ユニット34からパラレル送信データを第2のPLL回路から供給されるクロックに同期したシリアル送信信号に変換してホストコンピュータ32に出力する。光ディスク29へのデータ書き込みの処理では、インターフェースユニット36のクロックデータ再生ユニット38は、ホストコンピュータ32から受信信号を受信して第1のPLL回路41から供給されるクロックに応答してシリアル再生データと再生クロックを生成してデシリアライザ37に出力する。デシリアライザ37はシリアル再生データと再生クロックとからパラレル受信データを生成して記録再生ユニット34に出力して、光ディスク29へのデータ書き込みの処理が実行される。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、本発明によるPLL回路は論理回路を動作させるクロック信号を生成することのみに限定されるのではなく、それ以外に携帯電話や無線LAN等の無線通信端末の送受信機において送信動作のための送信キャリア信号と受信動作のための受信キャリア信号とを生成するためのPLL回路にも適用することが可能である。"