"第1領域と、前記第1領域と異なる第2領域とを有する下地層と、前記下地層の前記第1領域上に設けられた磁化の向きが膜面に垂直でかつ不変な第1強磁性層と、前記第1強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に垂直でかつ可変な第2強磁性層と、前記第2強磁性層上に設けられた第1トンネルバリアと、前記第1トンネルバリア上に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性層の磁化の向きと反平行な第1強磁性膜を有する第3強磁性層と、前記半導体層の側面に設けられたゲート絶縁膜と、前記下地層の前記第2領域上に、前記ゲート絶縁膜に対して前記半導体層と反対側に位置するように設けられたゲート電極と、を備えていることを特徴とするスピンMOSFET。前記第3磁性層は、前記第1強磁性膜上に設けられた非磁性膜と、前記非磁性膜上に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性膜と反強磁性結合する第2強磁性膜とを更に備えていることを特徴とする請求項1記載のスピンMOSFET。第1領域と、前記第1領域と異なる第2領域とを有する下地層と、前記下地層の前記第1領域上に設けられた磁化の向きが膜面に垂直でかつ不変な第1強磁性膜を含む第1強磁性層と、前記第1強磁性層上に設けられた第1トンネルバリアと、前記第1トンネルバリア上に設けられた、磁化の向きが膜面に垂直でかつ可変な第2強磁性層と、前記第2強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性膜の磁化の向きと反平行な第3強磁性層と、前記半導体層の側面に設けられたゲート絶縁膜と、前記下地層の前記第2領域上に、前記ゲート絶縁膜に対して前記半導体層と反対側に位置するように設けられたゲート電極と、を備えていることを特徴とするスピンMOSFET。前記第1強磁性層は、前記第1強磁性膜と前記下地層との間に設けられた非磁性膜と、前記非磁性膜と前記下地層との間に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性膜と反強磁性結合する第2強磁性膜と、を更に備えていることを特徴とする請求項3記載のスピンMOSFET。前記下地層と前記半導体層とは格子定数が異なる材料から形成されることを特徴とする請求項1乃至4のいずれかに記載のスピンMOSFET。前記半導体層と前記第1強磁性層との間に第2トンネルバリアが設けられていることを特徴とする請求項1または2記載のスピンMOSFET。前記半導体層と前記第3強磁性層との間に第2トンネルバリアが設けられていることを特徴とする請求項3または4記載のスピンMOSFET。前記半導体層と前記第2強磁性層との間に第3トンネルバリアが設けられていることを特徴とする請求項1乃至7のいずれかに記載のスピンMOSFET。前記第1トンネルバリアは、酸化マグネシウム、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ゲルマニウム、窒化ゲルマニウム、希土類酸化物、および希土類窒化物のいずれか、またはこれらの積層膜を含むことを特徴とする請求項1乃至8のいずれかに記載のスピンMOSFET。前記第1乃至第3強磁性層はそれぞれ、Fe-Pd層、Fe-Pt層、Fe-Pd-Pt層、Co/Ni積層膜、Fe/Pd積層膜、Fe/Pt積層膜のいずれかを含むことを特徴とする請求項1乃至9のいずれかに記載のスピンMOSFET。2つの電界効果トランジスタを備え、前記2つの電界効果トランジスタのうちの少なくとも一方が請求項1乃至10のいずれかに記載のスピンMOSFETであり、前記2つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とするリコンフィギャラブルロジック回路。また、スピンMOSFETにおけるソース/ドレイン領域のMTJとして垂直磁化膜を用いることが本発明者等によって提案され、本出願人によって出願されている特願2008-191146号。このスピンMOSFETは、半導体基板に離間してソース/ドレイン領域が設けられ、ソース領域とドレイン領域との間のチャネル領域となる半導体領域上にゲート電極が設けられ、ソース/ドレイン領域上にそれぞれ垂直磁化膜を用いた強磁性積層膜が設けられ、ソース/ドレイン領域上の強磁性積層膜の少なくとも一方がMTJである構造以下、横型構造ともいうを備えている。このような構造とすることにより、スピンMOSFETにおいても、スピン注入書込み電流密度が低下する、ソース/ドレイン部の面積を小さくできる、熱安定性を確保できるなどのメリットが存在する。しかし、後述するように、ソース/ドレイン領域のMTJに垂直磁化膜を用いた場合、MTJの磁化固定層からの漏れ磁界が磁気記録層に影響を及ぼしてシフト調整が可能でなくなるとともに、隣接するスピンMOSFETに影響を与えるという問題が生じる。また、このような垂直磁化膜を用いた横型構造のスピンMOSFETにおいては、漏れ磁界によって、チャネル領域となる半導体領域中のスピン緩和が速くなってしまうという問題もある。なお、この問題は、これまでには認識されておらず、本発明者によって初めて認識されたものである。以上説明したように、ソース/ドレイン領域におけるMTJの強磁性体に垂直磁化膜を用いたスピンMOSFET構造においては、スピン注入書込み電流密度が低下する、熱安定性に優れるなどの良好な特徴を有する。しかし、横型構造のスピンMOSFETにおいては、磁界に対するシフト調整が困難、隣接トランジスタへの漏れ磁界による影響、および漏れ磁界によって、チャネル領域となる半導体領域中のスピン緩和が速くなってしまうという課題があった。本発明は、上記事情を考慮してなされたものであって、スピンMOSFETのソース/ドレイン領域におけるMTJの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能とし、かつチャネル領域中のスピン緩和を抑制することのできるスピンMOSFETおよびリコンフィギャラブルロジック回路を提供することを目的とする。本発明の第1の態様によるスピンMOSFETは、第1領域と、前記第1領域と異なる第2領域とを有する下地層と、前記下地層の前記第1領域上に設けられた磁化の向きが膜面に垂直でかつ不変な第1強磁性層と、前記第1強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に垂直でかつ可変な第2強磁性層と、前記第2強磁性層上に設けられた第1トンネルバリアと、前記第1トンネルバリア上に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性層の磁化の向きと反平行な第1強磁性膜を有する第3強磁性層と、前記半導体層の側面に設けられたゲート絶縁膜と、前記下地層の前記第2領域上に、前記ゲート絶縁膜に対して前記半導体層と反対側に位置するように設けられたゲート電極と、を備えていることを特徴とする。本発明の第2の態様によるスピンMOSFETは、第1領域と、前記第1領域と異なる第2領域とを有する下地層と、前記下地層の前記第1領域上に設けられた磁化の向きが膜面に垂直でかつ不変な第1強磁性膜を含む第1強磁性層と、前記第1強磁性層上に設けられた第1トンネルバリアと、前記第1トンネルバリア上に設けられた、磁化の向きが膜面に垂直でかつ可変な第2強磁性層と、前記第2強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化の向きが膜面に垂直かつ不変で前記第1強磁性膜の磁化の向きと反平行な第3強磁性層と、前記半導体層の側面に設けられたゲート絶縁膜と、前記下地層の前記第2領域上に、前記ゲート絶縁膜に対して前記半導体層と反対側に位置するように設けられたゲート電極と、を備えていることを特徴とする。本発明によれば、スピンMOSFETのソース/ドレイン領域におけるMTJの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能とし、かつチャネル領域中のスピン緩和を抑制することができる。本発明の実施形態を以下に図面を参照して説明する。ただし、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。第1実施形態本発明の第1実施形態によるスピンMOSFETを図1に示す。本実施形態のスピンMOSFETは、縦型のスピンMOSFETであって、Siからなる支持基板61、埋め込み酸化膜62、SOI層63を有するSOI基板60上に形成される。なお、SOI基板ではなく、Siのバルク基板上に形成してもよい。SOI層63上には下地層65が形成され、この下地層65上に、膜面に略垂直な磁化を有しかつ磁化の向きが不変の強磁性層72が形成され、この強磁性層72上にp型半導体結晶からなるチャネル層74が形成される。このチャネル層74上に磁化の向きが可変の強磁性層からなるフリー層78が形成され、このフリー層78上にトンネルバリア80が形成され、このトンネルバリア80上に、垂直磁化を有する強磁性層82が形成される。この強磁性層82は、例えば、非磁性膜を介して垂直磁化を有する強磁性膜が積層されたシンセティック構造、すなわち、第1強磁性膜/非磁性膜/第2強磁性膜からなる積層構造を有し、第1および第2強磁性膜は、それぞれ磁化の向きが膜面に略垂直方向に固定され不変であり、非磁性膜を介して反強磁性結合している。すなわち、強磁性層82は磁化固定層となっている。本実施形態においては、フリー層78、トンネルバリア80、および強磁性層82からなる強磁性積層膜のMTJを有している。この強磁性層82上に非磁性金属層84が形成されている。なお、非磁性金属層84の代わりに反強磁性層を用いてもよい。この場合、強磁性層82の磁化が安定化する。また、強磁性層72は、非磁性膜を介して垂直磁化を有する強磁性膜が積層されたシンセティック構造を有していてもよい。なお、本実施形態においては、強磁性層72および強磁性層82のチャネル層74に最も近い強磁性膜の磁化の向きは略反平行となっている。なお、フリー層78は、非磁性膜を介して強磁性膜が積層されたシンセティック構造を有していてもよい。このように、本実施形態においては、下地層65上に、強磁性層72、半導体結晶からなるチャネル層74、フリー層78、トンネルバリア80、強磁性層82、および非磁性金属層84からなる積層構造が形成されている。なお、この積層構造は、非磁性金属層84を除いて、逆に積層してもよい。すなわち、下地層65上に、強磁性層82、トンネルバリア80、フリー層78、半導体結晶からなるチャネル層74、強磁性層72、および非磁性金属層84からなる積層構造であってもよい。そして、この積層構造のチャネル層74を取り囲むように、ゲート絶縁膜90aを挟むようにゲート電極76が形成されている。なお、このゲート電極76と下地層65との間にも絶縁膜90が設けられている。このように構成された本実施形態においては、磁化固定層82としてシンセティック構造が用いられ、この磁化固定層82がチャネル層74によって下部の強磁性層72と隔てられているとともに、側面にゲート電極76が設けられているので、トンネルバリアを介して磁化固定層82の直下にあるフリー層78のシフトを調整可能となる。また、隣接セルを密に並べた場合においてもその漏れ磁界の影響が無くすることができる。そして、本実施形態のスピンMOSFETは縦型構造であって強磁性層82と、強磁性層72の磁化の向きが反平行であるので、強磁性層82から出ている磁力線図1では実線で表示と、強磁性層72から出ている磁力線図1では表示せずの向きも逆となって、漏れ磁界がほぼ打ち消されること、および例え打ち消されなくともチャネル層74中でのスピン偏極された電子の流れる方向と強磁性層72および強磁性層82から出ている磁力線の方向とが略平行または略反平行となるのでスピン偏極された電子は漏れ磁界からの影響をほとんど受けないことにより、チャネル層74では、漏れ磁界の影響はほとんどなく、スピン緩和を抑制することができる。また、本実施形態において、強磁性層72およびフリー層78とのそれぞれの界面のチャネル層74側に、n型不純物が高濃度にドープされたソース/ドレイン領域が形成されていることが好ましい。ゲート絶縁膜90aとしては、従来のMOSFETに用いられているSiO2膜の他に、Hfシリケート、ZrシリケートなどのSiO2中にZr、Hf、Laなどの金属が固溶した高誘電体材料を用いても良い。ゲート電極76としては、p型またはn型にドーピングされたポリSiまたはポリSiGeを用いるが、これも高誘電体絶縁膜と組み合わせる場合はTiN、TaN、TaC、希土類金属または、希土類遷移金属合金など金属系材料を用いても良い。本実施形態においては、フリー層78、トンネルバリア80、強磁性層82からなるMTJが設けられているので、スピン注入書き込み方法が利用可能である。スピン注入書込みの場合、電流を図1に示す構造の上方に流すか下方へ流すかによってフリー層78の磁化の方向を変化させることができる。以上説明したように、本実施形態によれば、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。第2実施形態本発明の第2実施形態によるスピンMOSFETを図2に示す。本実施形態のスピンMOSFETは、縦型のスピンMOSFETであって、図1に示す第1実施形態のスピンMOSFETにおいて、半導体結晶からなるチャネル層74と強磁性層72との間にトンネルバリア73を設けるとともに、チャネル層74とフリー層78との間にトンネルバリア77を設けた構成となっている。このトンネルバリア73、77として、MgO等のように、チャネル層74がGe、またはGaAsであっても、エピタキシャル成長することが可能なトンネルバリアを用いれば、拡散バリアになると同時に素子耐圧も向上し好ましい。なお、本実施形態においては、下地層65上に、強磁性層72、トンネルバリア73、半導体結晶からなるチャネル層74、トンネルバリア77、フリー層78、トンネルバリア80、強磁性層82、および非磁性金属層84からなる積層構造が形成されている。しかし、この積層構造は、第1実施形態と同様に、非磁性金属層84を除いて、逆に積層してもよい。すなわち、下地層65上に、強磁性層82、トンネルバリア80、フリー層78、トンネルバリア77、半導体結晶からなるチャネル層74、トンネルバリア73、強磁性層72、および非磁性金属層84からなる積層構造であってもよい。本実施形態によれば、第1実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるので、スピン緩和を抑制することが可能となるとともに、シフト調整を可能とすることができる。なお、第1および第2実施形態において、最下層のSOI層は、Si結晶あるいはSiGe結晶層であってもよい。半導体チャネル層の材料はGe以外のSi、SiGe、GaAs、InGaAsなども選ぶことも可能である。ここで、最下層であるSOI層63の結晶格子が磁性層72およびチャネル層74の格子間隔に与える影響を考慮することが重要である。特に、チャネル層74の格子とひずみはチャネル層74中のキャリアの移動度に大きな影響を与える。磁性層72の格子の間隔は下地層65の格子に整合させることが望ましいが、チャネル層74の半導体結晶の格子は、下地層65の結晶格子とわずかに異なるものを選択し、積極的にひずみを導入することにより、チャネル移動度を向上させることが可能となる。例えば、下地層65としてGe組成80のSiGe結晶を配置し、この結晶に格子整合する磁性層72を積層した上で、チャネル層74としてGe結晶層を積層する。すると、チャネル層74のGeの結晶格子は下地層65であるSiGe結晶層の格子よりわずかに大きくなるため、下地層65に整合する形で横方向に圧縮ひずみを受け縮み、縦方向には引っ張り応力が加えられ伸びる。すなわち、スピンMOSFETの電流方向に引っ張り応力を受けるため、電子の移動度を増大することに効果がある。第3実施形態本発明の第3実施形態によるスピンMOSFETの断面図を図3に示す。本実施形態のスピンMOSFETは、横型のn型スピンMOSFETであって、p型半導体基板2の素子領域3に形成されている。この素子領域3は、素子分離絶縁膜4によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、SOI基板のSOI層であってもよい。なお、本明細書では、素子領域3は、p型半導体基板の一部の半導体領域であっても良いし、n型基板に形成されたpウェル領域であってもよい。また、SOI基板のp型のSOI層であってもよい。この素子領域3には、離間して形成されたn型不純物拡散領域6aおよび6bが設けられている。これらのn型不純物拡散領域6aおよびn型不純物拡散領域6bの表面には、これらのn型不純物拡散領域6aおよびn型不純物拡散領域6bよりも高濃度のn不純物拡散領域7aおよびn型不純物拡散領域7bがそれぞれ設けられている。n型不純物拡散領域6aおよびn不純物拡散領域7aがソース領域5aを構成し、不純物拡散領域6bおよびn不純物拡散領域7bがドレイン領域5bを構成する。ソース領域5aとドレイン領域5bとの間のチャネル領域8となる半導体基板2上にゲート絶縁膜9が設けられ、このゲート絶縁膜9上に例えば非磁性金属のゲート10が設けられている。ソース領域5a上にトンネルバリア14aを挟んでソース部15aが形成され、ドレイン領域5b上にトンネルバリア14bを挟んでドレイン部15bが形成されている。ソース部15aは、強磁性層18aからなっている。また、ドレイン部15bは、強磁性層16b/非磁性層17b/強磁性層18bがこの順序で積層された強磁性積層構造強磁性積層膜を有している。非磁性層17bがトンネルバリアの場合は、ドレイン部15bは、強磁性トンネル接合MTJとなる。このとき、本明細書中では、強磁性積層膜をMTJ積層膜ともいう。なお、本実施形態においては、ドレイン部15bはMTJ構造を有し、ソース部15aは、強磁性層からなっていたが、ソース部15aがMTJ構造を有し、ドレイン部15bが強磁性層からなるように構成してもよい。本実施形態においては、ソース部15aの強磁性層18aが磁化の向きが固定された不変の磁化固定層となる。また、ドレイン部15bの半導体基板2に近い側の強磁性層16bが、磁化の向きが可変のフリー層磁気記録層となり、もう一方の半導体基板2から遠い強磁性層18bが、磁化固定層となる。なお、本実施形態においては、強磁性層16b、18a、18bの磁化の向き磁化容易軸方向は膜面に略垂直である。なお、本明細書では、膜面とは、積層膜の上面を意味する。また、ソース部15aおよびドレイン部15b上には、それぞれ非磁性金属層20aおよび非磁性金属層20bが設けられている。そして、ソース部15aおよび非磁性金属層20aと、ゲート10とは絶縁体からなるゲート側壁12によって絶縁され、ドレイン部15bおよび非磁性金属層20bと、ゲート10とは絶縁体からなるゲート側壁12によって絶縁されている。非磁性金属層20aは、プラグ40aを介して配線42aに接続され、非磁性金属層20bは、プラグ40bを介して配線42bに接続される。このように構成されたスピンMOSFETにおいては、スピン注入書込み電流密度が低下する、ソース/ドレイン部の面積を小さくできる、熱安定性を確保できるなどのメリットが存在する。しかし、ソース部15aの磁化固定層18aは漏れ磁界を生じるので、チャネル8を流れるスピン偏極した電子に影響を及ぼすとともに、図3では左側に隣接するスピンMOSFET図示せずに影響を及ぼす。また、ドレイン部15bのMTJに垂直磁化膜を用い場合、MTJの磁化固定層18bからの漏れ磁界がフリー層16bに影響を及ぼしてシフト調整が可能でなくなるとともに、隣接するスピンMOSFETに悪影響を与えるという問題が生じる。MTJに、磁化が膜面に略平行な磁性膜を用いた場合には、磁化固定層からの漏れ磁界による影響を無くするために、MTJの磁化固定層28として、図4に示すように、非磁性膜28bと、この非磁性膜28bを挟んで反強磁性結合しかつ磁化の向きが固定された強磁性膜28a、28cと、を有するシンセティック反強磁性積層構造が用いられる。このシンセティック構造の磁化固定層28と、フリー層26と、これらの層に挟まれたトンネルバリア層27とがMTJを構成する。このシンセティック反強磁性積層構造を用いると、図4に示したように、磁化が固定された強磁性膜28a、28bからの漏れ磁界29は、強磁性膜28a、28cのエッジ部分でキャンセルされる。このため、磁化が膜面に略平行な磁性膜を有するMTJには、漏れ磁界の問題は生じない。しかし、MTJを構成する磁化固定層として、垂直磁化膜を有するシンセティック反強磁性積層構造を用いた場合は、図5に示すように、シンセティック反強磁性積層構造の磁化固定層18の上部強磁性体膜18cの膜厚を、下部強磁性膜18aの膜厚よりも厚くすることにより、MTJのフリー層16への漏れ磁界を低減しようとしている。図5において、符号17はトンネルバリア層であり、符号18b’は非磁性膜である。しかし、上部強磁性体膜18cの膜厚を、下部強磁性膜18aの膜厚よりも、単に厚くしても、漏れ磁界を打ち消すことができず、シフト調整が可能でなくなり、また隣接トランジスタへの影響が生じる。そこで、本実施形態では、図3に示すように、ソース部15a側の素子分離絶縁膜4上に、ハードバイアス膜30aを設け、ドレイン部15b側の素子分離絶縁膜4上に、ハードバイアス膜30bを設け、ゲート電極10上に、ハードバイアス膜30cが設けた構成にしている。このように、ハードバイアス膜30a、30b、30cを設けると、図3に示すように、ハードバイアス膜30a、30b、30cから出力される磁力線破線で表示と、磁化固定層からの漏れ磁界による磁力線実線で表示が打ち消しあって、トンネルバリア層17bを介して磁化固定層18bの直下にあるフリー層16bのシフトを調整可能とするばかりか、ゲート10に対して反対側に配置されたソース部15aの磁化固定層18aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加される。ハードバイアス膜30a、30cが、隣接するスピンMOSFETとの境界となる素子分離絶縁膜4上に設けられているため、隣接するスピンMOSFETへの、MTJからの漏れ磁界の影響を抑制することができる。また、本実施形態においては、スピンMOSFETはnMOSFETであった。つまり半導体基板にn-p-n接合が形成されている。また、ソース領域5aおよびドレイン領域5bの基板表面には高濃度のn不純物拡散層7a、7bが形成されている。これは通常のMOSトランジスタの形成時と同様にイオン注入法により不純物のドープ後、RTAにてアニールすることにより形成可能である。nMOSFETの代わりにpMOSFETを形成する場合は、導電型が反対の不純物を用いてp-n-p接合を形成すれば良く、ソース領域およびドレイン領域の基板表面には高濃度不純物拡散領域p不純物拡散領域を形成すればよい。n不純物拡散領域、p不純物拡散領域を形成することにより、界面抵抗が下がり、スピン注入書き込みがより高速なスピンMOSFETが実現可能となる。nMOSFETをpMOSFETにすることは、以下に説明する実施形態においても同様に行うことができる。本実施形態において、ドレイン部15bのフリー層16bの磁化の向きをドレイン部15の磁化固定層18bの磁化と同じ向き平行にするには、ドレイン部15bからチャネル8を通してソース部15aにスピン偏極した電子を流す。また、ドレイン部15bのフリー層16bの磁化の向きをドレイン部15の磁化固定層18bの磁化と反対の向き反平行にするには、ソース部15aからドレイン部15bにスピン偏極した電子を流す。そして、読み出しの場合には、ドレイン部15bの強磁性積層膜のフリー層の磁化の向きを変化させない電流をスピンMOSFETに流す。これにより、ゲート10に所定の第1の電圧を印加するとともにチャネル8を介してソース部15aとドレイン部15bとの間に電流を流し、ソース部15aとドレイン部15bとの間の電気抵抗を測定することにより読み出しを行うことができる。また、書き込みは、ゲート10に読み出しの場合と異なる所定の第2の電圧を印加しかつチャネル8を介してソース部15aとドレイン部15bとの間に電流を流すことにより行うことができる。なお、本実施形態においては、ソース部15aと、ソース領域5aとの間にトンネルバリア層14aが設けられ、ドレイン部15bと、ドレイン領域5bとの間にトンネルバリア層14bが設けられていたが、削除した構成としてもよい。この場合、ソース部15aと、ソース領域5aとの界面、およびドレイン部15bと、ドレイン領域5bとの間の界面にそれぞれ自然にショットキー障壁が形成される。この場合も、本実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。このように構成された横型のスピンMOSFETにおいては、チャネル領域におけるスピン拡散長の、チャネル長依存性が、面内磁化膜を用いたスピンMOSFETに比べて大きいことが分かった。膜面内にスピンの磁化容易軸が存在する磁性体を有するスピンMOSFETと、膜面に垂直方向に磁化容易軸が存在する磁性体を有するスピンMOSFETとを準備し、チャネル領域におけるスピン拡散長の、チャネル長依存性を測定する。すると、図6に示したように、チャネル長が短くなるとスピン拡散長が短くなることがわかる。なお、図6の縦軸はスピン拡散長を示す信号ΔVnonlocalを表している。なお、図6は、垂直磁化膜を有するスピンMOSFET構造に関しては図3に示す第3実施形態の構造、面内磁化膜を有するスピンMOSFET構造に関しては、ハードバイアス磁界を用いずに磁化固定層を図4に示したようなシンセティックピン構造とした場合の測定結果を示す。材料、作製方法は、後述する実施例1で説明する方法と同様に行う。スピン拡散長が短くなる原因は、ハードバイアス膜による漏れ磁界がチャネル領域にも印加されることによりHanle効果のためおよび漏れ磁界による磁力線の方向がチャネル領域を流れる電流電子流の方向と略垂直となることのためにスピン緩和が生じたものと考えられる。スピン拡散長は、100μm隔離した非磁性のオーミック電極を別途設け、このオーミック電極の電位を基準電位とし、ソース/ドレイン部の磁性体の向きが互いに平行か反平行かに変化させたときの準スピン流を測定することによって評価を行う。図6からわかるように、第3実施形態のような横型構造のスピンMOSFETは、チャネル長ソース領域とドレイン領域との間の最短距離が0.25μm以下であれば、面内磁化膜を有するスピンMOSFET構造と同じスピン拡散長となり、漏れ磁界による、チャネル領域中のスピン緩和を抑制することができる。第4実施形態次に、本発明の第4実施形態によるスピンMOSFETの断面図を図7に示す。この第4実施形態のスピンMOSFETは、図3に示す第3実施形態のスピンMOSFETにおいて、トンネルバリア層14a、14bを削除するとともに、ソース部15aを、ソース領域5a上に、フリー層16a、トンネルバリア層17a、および磁化固定層18aがこの順序で積層された積層構造を有するMTJとする。本実施形態のスピンMOSFETも、第3実施形態のスピンMOSFETと同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第3実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、本実施形態のスピンMOSFETにおいては、ソース部15aの強磁性積層膜の膜面面積がドレイン部15bの強磁性積層膜の膜面面積よりも大きくなるように形成されている。これにより、ソース部15aにおける強磁性層16aの磁化の向きは書き込み電流によって不変となるが、ドレイン部15bにおける強磁性層16bの磁化の向きは書き込み電流によって可変となる。なお、本実施形態とは異なり、ソース部15aの強磁性積層膜の膜面面積がドレイン部15bの強磁性積層膜の膜面面積よりも小さくなるように構成してもよい。このような構成とすることにより、スピン注入書き込み時に、小さい面積の強磁性層のフリー層のみを反転することが可能となる。スピン注入書き込みにおける書き込み電流Icは次式で与えられる。Ic=2eαMAt[Hk-Hd]/hg1ここで、eは電気素量、αはGilbertdampingparameter、Mは磁化、Aは磁気記録層面積が小さい方のフリー層の膜面の面積、tは磁気記録層フリー層の膜厚、Hdは反磁場、Hkは異方性定数、hはプランク定数である。また、gは、磁化固定層と非磁性層との界面でのスピン依存効率gθで、次式で与えられる。gθ=[-41p33cosθ/4p3/2]-12ここで、pはスピン偏極率、θは2つの磁性層の磁化のなす角である。つまり、フリー層がスピン反転する電流は強磁性積層膜の膜面の面積に比例することとなる。本実施形態では、ソース部およびドレイン部の一方の強磁性積層膜のフリー層のスピンを反転させたいので、ソース部およびドレイン部の強磁性積層膜の膜面の面積を異ならせた構成とし、これにより面積が小さい方の強磁性積層膜のフリー層を必ず先に磁化反転させる。ソース部15aおよびドレイン部15bの膜面の面積の比は、後述の実施例において示すように、1.1倍以上であることが好ましく、1.2倍以上であることが更に好ましい。更に、図8a、8bに示すように、ソース部15aおよびドレイン部15bに積層した強磁性積層膜を片方が線対称な形状、片方が線非対称な形状にすると、さらにスピン注入書き込み時のマージンが広がることが明らかになった。図8aに線対称な形状例を示し、図8bに線非対称な形状例を示したが、図8a、8bに示す例に限らず線対称な形状、線非対称な形状ならば問題がない。この場合、強磁性積層膜の長さの比は1.1以上ならば問題がないことが明らかになった。なお、線対称な形状は、膜面の面積が小さい強磁性積層膜に用い、膜面の面積の大きな強磁性積層膜に用いる。また、面積が大きな強磁性積層膜のフリー層、磁化固定層の非磁性層トンネルバリア層に接した強磁性層のスピンの向きは互いに平行であることが好ましい。これは、1式、2式からわかるように、平行である場合cosθ=1のほうが反平行である場合cosθ=-1に比べて書き込み電流Icが大きく、このため、磁化の向きが反平行な場合に比べて反転しにくいからである。面積が大きな強磁性積層膜は、面積が小さい強磁性積層膜のフリー層のスピンの方向を書き換える際に、書き込みが行われないようにするために、常に同一の方向を向くようにする。その際、スピンの向きが互いに平行とすることにより、本実施形態のスピンMOSFETの抵抗を下げることが可能となり、スピン注入書き込みをより高速に行うことができる。このように、書き込みの場合には、ソース部15aおよびドレイン部15bのうちの面積を大きくした強磁性積層膜のフリー層の磁化の向きを変化させないが、面積が小さい強磁性積層膜のフリー層の磁化の向きを反転させる電流をスピンMOSFETに流す。また、読み出しの場合には、ソース部15aおよびドレイン部15bの強磁性積層膜のフリー層の磁化の向きを変化させない電流をスピンMOSFETに流す。これにより、ゲート10に所定の第1の電圧を印加するとともにチャネル8を介してソース部15aとドレイン部15bとの間に電流を流し、ソース部15aとドレイン部15bとの間の電気抵抗を測定することにより読み出しを行うことができる。また、書き込みは、ゲート10に読み出しの場合と異なる所定の第2の電圧を印加しかつチャネル8を介してソース部15aとドレイン部15bとの間に電流を流すことにより行うことができる。このように、本実施形態においては、ソース部15aと、ドレイン部15とは膜面の面積が異なっているが、積層構造は同じとなっているので、製造上のコストが増大するのを可及的に抑制することができる。なお、本実施形態においては、ソース部15aと、ソース領域5aとの界面、およびドレイン部15bと、ドレイン領域5bとの間の界面にそれぞれ自然にショットキー障壁が形成されていたが、ソース部15aと、ソース領域5aとの間にトンネルバリア層14aを設け、ドレイン部15bと、ドレイン領域5bとの間にトンネルバリア層14bを設けた構成としてもよい。トンネルバリア層14a、14bを有すると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層との間の元素の拡散バリアとしても機能する。トンネルバリア層を設けないで、半導体と強磁性層とを直接接続した場合、400°C以上に温度を上げると、半導体と強磁性層との間の元素拡散が生じてしまい、半導体を介したスピン信号が著しく低下してしまう可能性がある。第5実施形態次に、本発明の第5実施形態によるスピンMOSFETの断面図を図9に示す。この第5実施形態のスピンMOSFETは、図3に示す第3実施形態のスピンMOSFETにおいて、ハードバイアス膜30bから付与される磁力線の大きさを大きくするために、ドレイン部15bのフリー層16bにハードバイアス膜30bを、より近づけた配置となっている。このため、ハードバイアス膜30a、30cもソース部15a、ゲート電極10に、それぞれ近づいた配置となる。特に、ゲートは、第3実施形態に示すゲート電極10の半分が磁性体からなるハードバイアス膜30cとなっている。このため、ゲートは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられたゲート電極10と、このゲート電極10上に設けられたハードバイアス膜30cとの積層構造を有することになる。このような配置とすることにより、トンネルバリア層17bを介して磁化固定層の直下にあるフリー層16bのシフトを調整可能なばかりか、ゲートに対してドレイン部15bと反対側に配置された磁化固定層15aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。本実施形態も、第3実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第3実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。第6実施形態次に、本発明の第6実施形態によるスピンMOSFETの断面図を図10に示す。この第6実施形態のスピンMOSFETは、図7に示す第4実施形態のスピンMOSFETにおいて、ハードバイアス膜30bから付与される磁力線の大きさを大きくするために、ドレイン部15bのフリー層16bにハードバイアス膜30bを、より近づけた配置となっている。このため、ハードバイアス膜30a、30cもソース部15a、ゲート電極10に、それぞれ近づいた配置となる。特に、ゲートは、第2実施形態に示すゲート電極10の半分が磁性体からなるハードバイアス膜30cとなっている。このため、ゲートは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられたゲート電極10と、このゲート電極10上に設けられたハードバイアス膜30cとの積層構造を有することになる。このような配置とすることにより、トンネルバリア層17bを介して磁化固定層の直下にあるフリー層16bのシフトを調整可能なばかりか、ゲートに対してドレイン部15bと反対側に配置された磁化固定層18aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。本実施形態も、第4実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第4実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。第7実施形態次に、本発明の第7実施形態によるスピンMOSFETの断面図を図11に示す。この第7実施形態のスピンMOSFETは、図9に示す第5実施形態のスピンMOSFETにおいて、ソース部15aおよびドレイン部15b上に設けられた非磁性金属層20a、20b上にそれぞれ、磁化の向きが膜面に略垂直なハードバイアス膜31a、31bを設けた構成となっている。すなわち、ソース部15aおよびドレイン部15bのコンタクト位置にハードバイアス膜31a、31bを設けた構成となっている。なお、このハードバイアス膜31a、31bの磁化の向きは、ハードバイアス膜30a、30b、30cとは、逆反平行となっている。本実施形態も、第5実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第5実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、ゲートに対してドレイン部15bと反対側に配置された磁化固定層18aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。更に、第3乃至第6実施形態においては、ハードバイアス膜の材料としては、Co-Pt,Co-Fe-Pt、CoPd、Co-Fe-Pdなどを用いなければいけないが、第7実施形態の配置を用いると、ハードバイアス膜の材料に制限が無くなるという利点もある。これは、本実施形態では、ハードバイアス膜30a、30b、30c、31a、31bが近接配置されているため、お互いにハードバイアス膜をハードでなくしていくと自然に図11に示したような磁力線をキャンセルする構造になるからである。第8実施形態次に、本発明の第8実施形態によるスピンMOSFETの断面図を図12に示す。この第8実施形態のスピンMOSFETは、図10に示す第6実施形態のスピンMOSFETにおいて、ソース部15aおよびドレイン部15b上に設けられた非磁性金属層20a、20b上にそれぞれ、磁化の向きが膜面に略垂直なハードバイアス膜31a、31bを設けた構成となっている。すなわち、ソース部15aおよびドレイン部15bのコンタクト位置にハードバイアス膜31a、31bを設けた構成となっている。なお、このハードバイアス膜31a、31bの磁化の向きは、ハードバイアス膜30a、30b、30cとは、逆反平行となっている。本実施形態も、第6実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第6実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、ゲートに対してドレイン部15bと反対側に配置された磁化固定層18aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。更に、第3乃至第6実施形態においては、ハードバイアス膜の材料としては、Co-Pt,Co-Fe-Pt、CoPd、Co-Fe-Pdなどを用いなければいけないが、本実施形態の配置を用いると、ハードバイアス膜の材料に制限が無くなるという利点もある。これは、本実施形態では、ハードバイアス膜30a、30b、30c、31a、31bが近接配置されているため、お互いにハードバイアス膜をハードでなくしていくと自然に図12に示したような磁力線をキャンセルする構造になるからである。第9実施形態次に、本発明の第9実施形態によるスピンMOSFETの断面図を図13に示す。この第9実施形態のスピンMOSFETは、図9に示す第5実施形態のスピンMOSFETにおいて、ハードバイアス膜30bから付与される磁力線の、フリー層16bへの影響を大きくするために、ドレイン部15bのフリー層16bにハードバイアス膜30bを、より近づけるとともに、ハードバイアス膜30cから付与される磁力線のチャネル領域8への影響を軽減するために、ハードバイアス膜30cをチャネル領域8から遠ざけた構成となっている。すなわち、ハードバイアス膜30a、30bは、非磁性金属膜20a、20b上に形成され、ハードバイアス膜30cは、第3実施形態のような高さを有するゲート電極10上に形成される。このとき、ハードバイアス膜30a、30b、30cは、磁化の向きが互いに略平行で、かつ強磁性層18bの磁化の向きと略反平行となっている。このような磁化配置とすることにより、ソース部15aにおいては強磁性層15aの磁化は安定することが可能であり、ドレイン部15bにおいては、強磁性層18bからフリー層16bへの漏れ磁界を低減することが可能となる。また、チャネル8においては、ハードバイアス膜30a、30b、30cからの漏れ磁界の影響を抑制することができる。したがって、トンネルバリア層17bを介して磁化固定層18bの直下にあるフリー層16bのシフトを調整可能なばかりか、ゲートに対してドレイン部15bと反対側に配置された磁化固定層18aの磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため、好ましい構造となっている。また、チャネル領域8へのバイアス膜30cの磁力線の影響を軽減しているので、チャネル領域8を通過するスピン偏極された電子への悪影響を低減することができる。なお、ハードバイアス膜30a、30b、30cは、それらの上面が同一平面上に位置するように、CMP等で加工される。本実施形態も、第3実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第5実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。なお、本実施形態の構成を、図11乃至図12に示す第7乃至第8実施形態にも適用してもよい。第10実施形態次に、本発明の第10実施形態によるスピンMOSFETの断面図を図14に示す。この第10実施形態のスピンMOSFETは、図3に示す第3実施形態のスピンMOSFETにおいて、ソース部15aの磁化固定層18aを、磁化固定膜18a1、非磁性膜18a2、磁化固定膜18a3がこの順序で積層された積層構造の磁化固定層に換えた構成となっている。磁化固定膜18a1および磁化固定膜18a3は磁化の向きが膜面に略垂直で、非磁性膜18a2を介して反強磁性結合を行っている。また、本実施形態においては、ソース部15aの磁化固定層18aと非磁性金属層20aとの間に反強磁性層19aが設けられるとともに、ドレイン部15bの磁化固定層18bと非磁性金属層20bとの間に反強磁性層19bが設けられた構成となっている。反強磁性層19aによってソース部15aの磁化固定層18aは、磁化の方向がより安定化され、反強磁性層19bによってドレイン部15bの磁化固定層18bは、磁化の方向がより安定化される。なお、非磁性膜18a2としては、Ru、Rh、Irまたはこれら合金が用いられる。このように、磁化固定層18aを積層構造にするとともに、磁化固定層18a、18b上に反強磁性層を積層することによって、磁化固定層18a、18bの磁化がより安定化される。反強磁性層としては、PtMn、Ir-Mn、FeMn、Pt-Cr-Mn、Ni-Mn等を用いることが好ましい。本実施形態も第3実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第3実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。なお、本実施形態において、ドレイン部15bの磁化固定層18bを、磁化固定膜、非磁性膜、磁化固定膜からなる積層構造の磁化固定層に換えた構成としてもよい。第11実施形態次に、本発明の第11実施形態によるスピンMOSFETの断面図を図15に示す。この第11実施形態のスピンMOSFETは、図7に示す第4実施形態のスピンMOSFETにおいて、ソース部15aの磁化固定層18aを、磁化固定膜18a1、非磁性膜18a2、磁化固定膜18a3がこの順序で積層された積層構造の磁化固定層に換えるとともにドレイン部15bの磁化固定層18bを、磁化固定膜18b1、非磁性膜18b2、磁化固定膜18b3がこの順序で積層された積層構造の磁化固定層に換えた構成となっている。磁化固定膜18a1および磁化固定膜18a3は磁化の向きが膜面に略垂直で、非磁性膜18a2を介して反強磁性結合を行っている。磁化固定膜18b1および磁化固定膜18b3は磁化の向きが膜面に略垂直で、非磁性膜18b2を介して反強磁性結合を行っている。また、本実施形態においては、ソース部15aの磁化固定層18aと非磁性金属層20aとの間に反強磁性層19aが設けられるとともに、ドレイン部15bの磁化固定層18bと非磁性金属層20bとの間に反強磁性層19bが設けられた構成となっている。反強磁性層19aによってソース部15aの磁化固定層18aは、磁化の方向がより安定化され、反強磁性層19bによってドレイン部15bの磁化固定層18bは、磁化の方向がより安定化される。なお、非磁性膜18a2、18b2としては、Ru、Rh、Irまたはこれら合金が用いられる。このように、磁化固定層18a、18bを積層構造にするとともに、磁化固定層18a、18b上に反強磁性層を積層することによって、磁化固定層18a、18bの磁化がより安定化される。反強磁性層としては、PtMn、Ir-Mn、FeMn、Pt-Cr-Mn、Ni-Mn等を用いることが好ましい。本実施形態も第4実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第4実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。第12実施形態次に、本発明の第12実施形態によるスピンMOSFETの断面図を図16に示す。この第12実施形態のスピンMOSFETは、図3に示す第3実施形態のスピンMOSFETにおいて、トンネルバリア14aとソース部15aの磁化固定層18aとの間にホイスラー合金層51aを挿入し、トンネルバリア14bとフリー層16bとの間にホイスラー合金層51b1を挿入し、フリー層16bと非磁性層17bとの間にホイスラー合金層51b2を挿入し、非磁性層17bと磁化固定層18bとの間にホイスラー合金層51b3を挿入した構成となっている。ホイスラー合金層としては、強磁性転移温度が高いCo2FeAlxSi1-x、Co2MnSixAl1-xなどCo系フルホイスラー合金を用いることが好ましい。このように、トンネルバリアと垂直磁化層との間に、および垂直MTJの層構造の中の垂直磁化層とトンネルバリア非磁性層との間にホイスラー合金層を挿入することにより、チャネル領域を介したMR値、垂直MTJのMR値を向上させることができる。ホイスラー合金層と垂直磁化層の相対膜厚比を変えることで、全体として磁化容易軸方向を垂直方向へ向けることが可能である。また、本実施形態において、トンネルバリア14a、14bを削除した構成としてもよい。なお、ホイスラー合金層は、CoFeB層に置き換えても同様の効果を得ることができる。本実施形態も第3実施形態と同様に、隣接トランジスタへの漏れ磁界による影響を無くすることができるとともに、シフト調整を可能とすることができる。また、チャネル長を0.25μm以下とすることにより、第3実施形態と同様に、チャネル領域におけるスピン緩和を抑制することができる。また、ホイスラー合金層またはCoFeB層の挿入は、第4乃至第11実施形態にも適用することができる。以上示したように、第3乃至第12実施形態で説明した構造を用いると、トンネルバリアを介して磁化固定層の直下にあるフリー層のシフトを調整可能なばかりか、ゲートと反対側に配置された磁化固定層の磁化の方向をより熱的に安定する方向へバイアス磁界が印加されるため好ましい構造となっている。また、第1乃至第12実施形態において、スピンの容易軸方向が基板面内に対して垂直である強磁性層の材料としては、Fe-Pd、Fe-Pt、Fe-Pd-Pt、Co/Ni積層膜、Fe/Pd積層膜、Fe/Pt積層膜を更に含むことが好ましい。また、第1乃至第9実施形態、または第12実施形態のスピンMOSFETにおいて、ソース部およぶドレイン部の少なくとも一方の強磁性体の上部に、非磁性層/垂直磁化を有する強磁性体積層膜または反強磁性層からなる積層膜を積層し、上記非磁性層がRu、Rh、Irまたはこれら合金からなるように構成することにより、磁化固定層のスピンがより安定に固定化するとともに、熱に対する磁化固定層の安定性が上昇する。このためスケーリングを行い微細化した場合でも、より小さなスピンMOSFETの作製が可能となる。また、フリー層磁気記録層の構造も、強磁性層/非磁性層/強磁性層の積層構造を用いることができる。この場合、非磁性層としてRu、Rh、Irまたはこれら合金を用いれば、フリー層の熱安定性が増すとともに、書き込みを行った場合の磁化容易軸の書き込み時の安定性が増す。このため、スケーリングを行い微細化した場合でもより小さなスピンMOSFETの作製が可能となる。また、第1乃至第12実施形態のスピンMOSFETにおいて、半導体基板としてSi基板、Ge基板、SiGe基板、GaAs基板、InGaAs基板を用いることができる。そして、これらの基板に、p-n-p接合、またはn-p-n接合が形成され、強磁性と半導体との界面もしくは、トンネルバリアと半導体と界面に、高濃度のp領域または、n領域が形成されていることが好ましい。この構造を用いると、半導体とトンネルバリアとの界面抵抗またはショットキーバリアを低減することが可能となるので、より高速なスピンMOSFETの実現が可能となる。その場合、半導体基板Geを用いた場合、n、nドーピンを界面に行った場合は、トンネルバリアの下部にGeOx、GeNxなどの酸化物、または、窒化物を挿入したほうが界面抵抗を低減することが可能となる。半導体基板GaAsを用いた場合は、トンネルバリアの下部にInGaAsなどを挿入したほうが界面抵抗を低減することが可能となるので好ましい。第1乃至第12実施形態において、トンネルバリアとして、MgO、SiO2、SiNx、AlOx、AlNx、GeOx、GeNx、GaOx、希土類酸化物、希土類窒化物またはこれら積層膜を用いることができる。第1乃至第12実施形態によるスピンMOSFETを、図面を参照して詳細に説明したが、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。また、第1乃至第12実施形態において、磁性体と半導体の電気伝導度が大きく異なる場合、コンダクタンスミスマッチの問題が生じ、スピン偏極度が飽和し、スピンが半導体中に注入できなくなる問題がある。その問題を解決するため、Si、Ge、GaAsなど半導体へイオン注入を行い、通常のMOSFETと同様に、p/n接合を作成することが好ましい。その際、半導体の磁性体界面,または、トンネルバリア界面には特に高濃度のイオンを注入し、nまたはpイオンを偏析することが好ましい。具体的には、Si、Ge半導体基板を用いたn型または、p型MOSFETにおいては、p型不純物としては、Bボロン元素のイオン注入、n型不純物としてはPリン、As砒素元素のイオン注入が好ましい。GaAs基板の場合、通常nMOSFETの方が、移動度が大きいため好ましく、この場合、Siをドープするのが一般的である。n不純物領域,p不純物領域にはイオン注入する元素の加速電圧を20KeV以下の低い加速電圧にし、高濃度にイオン注入を行なうことが好ましい。Si基板の場合は、n型不純物領域とn不純物領域とは同じ元素を用いることが可能なので問題はない。しかし、Ge基板の場合は、n型不純物領域はPリン、またはAs砒素が用いられ、n不純物領域はS硫黄を用いると、抵抗が低下し高速デバイスとなるため、より好ましい。イオン注入後には、N2中でRTAを行う。RTAの温度は、Si基板の場合は1000°C~1100°C、Ge基板の場合は400°C~500°C、GaAs基板の場合はAs中で300°C~600°Cの温度で行うか、または、成膜時にSiをドープして成長を行う方法を用いる。いずれにおいても良好なスピンMOSFETが実現できるとともに、スピン依存伝導も観測されるようになる。以下に、本発明の実施例を説明する。実施例1実施例1として、図3に示す第3実施形態のスピンMOSFETを作製する。この実施例1のスピンMOSFETは、ソース部15aと、ドレイン部15bの強磁性積層膜の面積を変えた構成を有している。半導体基板はインプラしたSiを用いている。ソース部15a、ドレイン部15bの強磁性積層膜の面積が異なるスピンMOSFETは、以下のように形成される。まず図17に示すように、半導体基板2に離間してソース領域5aおよびドレイン領域5bを形成し、ソース領域5aとドレイン領域5bとの間の半導体基板2上にゲート絶縁膜9を形成し、このゲート絶縁膜9上にゲート電極10を形成する。なお、ゲート絶縁膜9およびゲート電極10を形成した後に、ソース領域5aおよびドレイン領域5bを形成してもよい。その後、ゲート電極10を覆うように、SiO2からなる層間絶縁膜130を堆積する。続いて、この層間絶縁膜130に異なる面積の穴132a、132bを開ける。その後、高圧RFスパッタを用いて、強磁性積層膜を堆積し、穴132a、132bを埋め込む。続いて、CMPを用いて、層間絶縁膜130の上面に付着した強磁性積層膜を除去する。この際、本実施例では、層間絶縁膜130の穴は片方ずつ空け、異なる積層膜を成膜した。今回は、非局所的nonlocal測定も行うために、片側の素子分離のLOCOS法で形成された素子分離絶縁膜は、素子と100μm離した位置に作製し、n領域7a、7b/n領域6a、6aは100μm離した位置に設けたオーミック電極まで伸ばした構造となるように作製した。その他の、ゲート電極の形成、イオン注入、およびRTA処理は、通常のMOSFETの形成プロセスと同様に行う。その後、図17に示すように、層間絶縁膜130の形成後、エッチバックを行い、ある程度層間絶縁膜130の平坦処理を行った後、ソース部15a、ドレイン部15bの強磁性積層膜のアスペクト比は変えずに、面積のみ変えた構造を作製し、穴埋め成膜を行った。穴埋め成膜後に、CMP処理を行う。その後、SiO2膜図示せずを成膜し、ビアを開け、このビアを埋め込むように配線を形成する。配線を形成する前に、形状SEMでソース部15a、ドレイン部15bの面積を測定する。ソース部15a、ドレイン部15bの穴132a、132bのサイズは、ソース部15aおよびドレイン部15bの設計サイズをそれぞれ0.8μm×0.8μm、0.3μm×0.8μmとする。実際の穴の形状は楕円形状を有している。なお、本実施例において、ソース部15a、ドレイン部15bの穴132a、132bのサイズを同じにしてもよい。本実施例における強磁性積層膜15a、15bの積層構造は、それぞれ以下のようになっている。ソース部15aは、Si基板2上に、膜厚が0.8nmのMgOからなるトンネルバリア14a/膜厚が2.5nmのCoFeB層および膜厚が20nmFePd層からなる強磁性層18a/膜厚が50nmのTaからなる非磁性金属層20aがこの順序で積層された構成を有している。また、ドレイン部15bは、Si基板2上に、膜厚が0.8nmのMgOからなるトンネルバリア14b/膜厚が2.5nmのCoFeB層および膜厚が10nmのFePd層ならびに膜厚が2.5nmのCoFeB層からなるフリー層16b/MgOからなるトンネルバリア17b/膜厚が2.5nmのCoFeB層および膜厚が20nmのFePd層からなる強磁性層18b/膜厚が50nmのTaからなる非磁性金属層20bがこの順序で積層された構成を有している。その後、配線層を設けるとともに、図3に示す位置にハードバイアス膜30a、30b、30cを作製する。ハードバイアス膜30a、30b、30cとしては、CoPtを用いる。また、比較例1として本実施例においてハードバイアス膜30a、30b、30cが無いスピンMOSFETの試料を作製する。本実施例、および比較例1の試料を作製後、磁場中でのアニールを300°Cで1時間を行う。その後、ゲート電極をオン状態として、磁場書き込みを行いソース/ドレインの磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。得られた結果を図18a、18bに示す。図18bに示すように、比較例1は、シフト調整を行うことができないのに対して、図18aに示すように、本実施例は、ハードバイアス膜によりシフト調整が可能なことがわかる。また、図6で説明したように、チャネル長が異なる試料を作成し、スピン拡散長を評価する。ソース/ドレイン部も受けた磁性体の向きが互いに平行か反平行かとしたときの準スピン流を測定することによって評価を行った。これより、本実施例は、チャネル長が0.25μm以下で有効な構造となることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、フリー層が存在する側の隣接スピンMOSFETの磁性層は磁化固定層となり、上述したように、磁化固定層は、よりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。実施例2実施例2として、図11に示す第7実施形態において、Si基板の代わりにGe基板を用いた構造を有するスピンMOSFETの試料を作製する。作製方法は実施例1と同様である。本実施例の強磁性積層膜の積層構造15a、15bの積層構造は、それぞれ以下のようになっている。ソース部15aは、Ge基板上に、膜厚が0.5nmのGeOx層/膜厚が0.5nmのMgOからなるトンネルバリア14a/膜厚が2.5nmのCoFeB層および膜厚が20nmのFePd層からなる強磁性層18a/膜厚が50nmのTa層からなる非磁性金属層20aがこの順序で積層された構成を有している。また、ドレイン部15bは、Ge基板上に、膜厚が0.5nmのGeOx層/膜厚が0.5nmのMgOからなるトンネルバリア14b/膜厚が2.5nmのCoFeB層および膜厚が10nmのFePd層ならびに膜厚が2.5nmのCoFeB層からなるフリー層16b/MgOからなるトンネルバリア17a/膜厚が2.5nmのCoFeB層および膜厚が20nmのFePd層からなる磁化固定層18b/膜厚が50nmのTa層からなる非磁性金属層がこの順序で積層された構成を有している。その後、配線層を設けるとともに、図11に示した位置にハードバイアス膜30a、30b、30c、31a、31bを作製する。ハードバイアス膜としては、CoPtを用いる。また、比較例1として、本実施例においてハードバイアス膜が無い試料を作製する。本実施例および比較例1の試料の作製後、磁場中でのアニールを270°Cで1時間を行う。その後、ゲートをオン状態として、磁場書き込みを行いソース/ドレイン部の磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。得られた実験結果を図19a、19bに示す。図19bに示すように、比較例1は、シフト調整を行うことができないのに対して、図19aに示すように、本実施例では、ハードバイアス膜によりシフト調整が可能なことがわかる。これより、半導体の種類が異なっても同様の効果があることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行った。本実施例の場合、フリー層が存在する側の隣接スピンMOSFETの磁性層は磁化固定層となり、上述したように磁化固定層はよりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。実施例3実施例3として、図9に示す第5実施形態において、Si基板の代わりにGaAs基板を用いた構造を有するスピンMOSFETの試料を作製する。作製方法は実施例1と同様である。本実施例における強磁性積層膜15a、15bの積層構造は、それぞれ以下のようになっている。ソース部15aは、GaAs基板上に、膜厚が1.5nmのInGaAs層/膜厚が0.7nmのGaOx層/膜厚が2.5nmのCoFeB層および膜厚が20nmのFePd層からなる強磁性層18a/膜厚が50nmのTa層からなる非磁性金属層20aがこの順序で積層された構成を有している。また、ドレイン部15bは、GaAs基板上に、膜厚が1.5nmのInGaAs層/膜厚が0.7nmのGaOx層/膜厚が2.5nmのCoFeB層および膜厚が10nmのFePd層ならびに膜厚が2.5nmのCoFeB層からなるフリー層16b/膜厚が0.8nmのMgOからなるトンネルバリア17b/膜厚が2.5nmのCoFeB層および膜厚が20nmのFePd層からなる磁化固定層18b/膜厚が50nmのTa層からなる非磁性金属層20bがこの順序で積層された構成を有している。その後、配線層を設けるとともに、図9に示した位置にハードバイアス膜30a、30b、30cを作製する。ハードバイアス膜としては、CoPtを用いる。また、比較例1として、本実施例においてハードバイアス膜が無い試料も作製する。本実施例および比較例の試料を作製後、磁場中でのアニールを300°Cで1時間を行う。その後、ゲートをオン状態として、は磁場書き込みを行い、ソース/ドレイン部の磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率の読み出しおよびフリー層のシフト量を観測する実験を行う。得られる実験結果は、実施例1および実施例2と同様の結果が得られる。これより、ハードバイアス膜によりシフト調整が可能なことがわかる。これより、半導体の種類が異なっても同様の効果があることが分かる。また、隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、フリー層が存在する側の隣接スピンMOSFETの磁性層は磁化固定層となり、上述したように磁化固定層は、よりスピンを安定する方向にバイアス磁界が印加されるため問題が無いことがわかる。実施例4実施例4として、図2に示す第2実施形態によるスピンMOSFETをSi基板上に作製する。本実施例では、001Si基板61上に、埋め込み酸化膜BOX62/GOIGermaniumOnInsulator層63/膜厚が0.6nmのMgO層および膜厚が3nmのCoFeB層ならびに膜厚が10nmのTiN層からなる下地層65/FePd層およびCo2FeAl0.5Si0.5からなるホイスラー合金層の積層膜72/膜厚が0.8nmのMgOからなるトンネルバリア73/Geチャネル層74/膜厚が0.8nmのMgOからなるトンネルバリア77/Co2FeAl0.5Si0.5からなるホイスラー合金層およびFePd層ならびにCoFeB層からなるフリー層78/膜厚が0.8nmのMgOからなるトンネルバリア80/CoFeB層およびFePt層からなる磁性積層膜82がこの順序で積層されており、チャネル層74の側部にゲート絶縁膜90aおよびゲート電極76が形成された構成を有している。次に、本実施例の製造方法を説明する。まず、SOI層の厚さが20nmのSOI基板上に、UHV-CVD法またはMBE法またはLP-CVD法を用いて、Si0.9Ge0.1結晶層を150nm、Siキャップ層を5nm成長する。この時、各膜厚は成長温度における臨界膜厚を下回っているため、転位は生じない。次に、このウェハーを酸化炉に投入し、窒素で50に希釈した酸素ガスを用いて1000°Cの温度下で、SiGe結晶層が25nmになるまで酸化を行う。この酸化により、埋め込み酸化膜下層と熱酸化膜上層に挟まれた結晶層でGe原子は十分に拡散する。しかし、酸化膜を追加形成しないため、熱酸化の進行に伴い、結晶層の厚さが薄くなるとともにGe濃度は70まで濃縮される。ここで、酸化温度はGe濃度が濃縮されたSiGeの融点を超えないように注意しなければならない。本実施例のように、Ge濃度70のSiGe層を得るためには、最終的な酸化温度は1025°C以下でなければならない。酸化時間を短縮するためには、SiGe層中のGe濃度に応じた融点を超えない範囲で、始めは温度を高く設定し、徐々に、あるいは段階的に温度を下げていくのが有効である。次に、表面洗浄の後、膜厚が0.6nmのMgO層を形成し、その上に膜厚3nmのCoFeB層を形成する。そして、アニールを行って結晶化し、その後、膜厚が20nmのTiN層を形成する。これらのMgO層、CoFeB層、およびTiN層が下地層65を構成する。次に、表面洗浄の後、スパッタ法を用いて、膜厚が20nmのFePd層および膜厚が4nmのCo2FeAl0.5Si0.5からなるホイスラー合金層の積層膜72、MgOからなるトンネルバリア73、Geチャネル層74、MgOからなるトンネルバリア77、膜厚が3nmのCo2FeAl0.5Si0.5からなるホイスラー合金層および膜厚が10nmのFePd層ならびに膜厚が2.5nmのCoFeB層からなるフリー層78、膜厚が1.0nmのMgOからなるトンネルバリア80、膜厚が2.5nmのCoFeB層/膜厚が20nmのFePt層からなる磁性層/膜厚が0.9nmのRu層/膜厚が30nmのFePt層からなる磁性積層膜82、膜厚が100nmのTa層84を、この順序で積層する。チャネルとなる半導体層74の結晶材料としてはGe以外にGaAsなどのIII-V族化合物半導体も選択できる。下地結晶をGeと仮定した場合、GaAsなどのIII-V族化合物半導体は、格子定数がGeの格子定数に比較的近い結晶であるため、転位などの発生を伴わずに積層できる結晶材料である。また、積極的に格子定数の異なる半導体結晶を選択し、チャネル部にひずみを導入することによりチャネルの移動度を向上することも可能である。当然ながらチャネルとなる半導体層74の結晶材料としてSiGe、Siを選択することも可能である。続いて、表面に堆積酸化膜などの保護層を挿入した上で、フォトレジストパターンを形成し、膜厚が100nmのTa層84をRIEで削り、このTa層84をハードマスクとして、上部の磁性積層膜およびGe結晶層74を、RIE法を用いて島状にエッチング加工する。ここでエッチングはGe結晶層74がエッチオフされ、下地の磁性層72のエッチングが終了し下地層65にわずかにエッチングが始まったところで停止すればよい。次に、全面に厚さ2nmの薄い絶縁層をCVD法により堆積する。ここではSiO2を用いる。この絶縁層の一部はゲート絶縁膜となる。ゲート絶縁膜として、Si酸化膜SiO2はもちろん、Si窒化膜Si3N4、Si酸窒化膜SiOxNy、Al2O3、Ta2O5、TiO2、Ya2O3等の高誘電体のゲート絶縁膜も用いることが出来る。またゲート絶縁膜として、上記で述べた材料のほか、Ge窒化膜を用いることも出来る。このGe窒化膜は、CVDによる堆積の他、Ge表面を直接アンモニアガスや、窒素ガスを用いて窒化することでも得られる。その後、ゲート電極用に、厚さ20nm~25nmの多結晶Si層を全面に堆積した後、リンを5x1015cm-2のドーズ量でイオン注入し、さらにアニールをして、多結晶Si層を高濃度のn型層にする。ここで、多結晶Siを堆積する際にドーパントを同時に添加し、CVDにより低抵抗のゲート電極を作成する方法もある。さらには金属系のゲート電極を用いることもできる。このゲート電極は縦型トランジスタのチャネル部分を取り囲む形状となる。最上部のソース/ドレイン部の上に積層された多結晶Si層は平坦化処理により除去する。その後に多結晶Si層を、ゲートを取り囲む部分を残しフォトリソグラフィーにより除去する。最後に、下部及び上部の磁性層と、多結晶Siの電極のための開口部を設け、電極を形成して素子が出来上がる。試料を作製後、磁場中でのアニールを270°Cで1時間を行う。その後、ゲートをオン状態として、磁場書き込みを行いソース/ドレインの磁性体の保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率を読み出しおよびフリー層のシフト量を観測する実験を行う。得られる実験結果は、第1乃至第3実施例と同様に、シフト調整が可能なる。隣接セルの影響に関しては、磁界シミュレーションを用いて検討を行う。本実施例の場合、チャネル長が20nmの場合においても、第1および第2実施形態に示す縦型FET構造の磁化固定層にシンセティック構造を用いれば隣接セルへの影響が無いことが分かる。また、縦型FET構造Vertical構造において、チャネル長を20nm~500nmとの間で換えた試料を作製し、これらの試料における磁性体間のスピンが平行の時と反平行の時の出力電圧差ΔVlocalのチャネル長依存性を図20に示す。チャネルがGe層のときの横型FETLateral構造でかつ磁性体に面内磁化膜を用いた場合および垂直磁化膜を用いた場合も合わせて図20にプロットしてある。磁性体材料およびその構造は、図6で説明した条件と同様である。図20からわかるように、縦型FET構造にすることで、漏れ磁界の方向が電流進捗方向と平行になったため、Hanle効果によるスピン緩和が抑えられ、好ましい結果を示している。次に、上記実施形態および実施例のスピンMOSFETを用いて、リコンフィギャラブルロジック回路を構成した実施形態を以下に説明する。第13実施形態次に、本発明の第13実施形態によるリコンフィギャラブルロジック回路を説明する。本実施形態のリコンフィギャラブルロジック回路は、上述の第1乃至第12実施形態および実施例1乃至4のいずれかに記載のスピンMOSFETを用いて構成したロジック回路である。まず、実際にリコンフィギャブルなロジック回路に用いる場合の簡単な回路構成について説明する。実際にスピンMOSFETを用いてリコンフィギャラブルなロジック回路を構成する場合、2つのMOSFETMOSFET1およびMOSFET2に共通のフローティングゲートを有していることが好ましい。AND,OR回路が作製できれば、NOR回路、排他的OR回路などの全ての回路を作製できるのでAND回路、OR回路についてのみ図21に示す。図示したように、本実施形態のリコンフィギャラブルなロジック回路は、基本的には、上記第1乃至第12実施形態および実施例1乃至4のいずれかのスピンMOSFETのゲート絶縁膜9と、ゲート電極10との間に、フローティングゲート図示せずと、電極間絶縁膜を設けた、2つのスピンMOSFET150、152を用いる。スピンMOSFET150はp型のMOSFET、すなわちp型半導体基板のn型ウェル領域図示せずに設けられたMOSFETであり、スピンMOSFET152はn型のMOSFET、すなわちp型半導体基板2のp型半導体領域に設けられたMOSFETである。MOSFET150、152のフローティングゲートを共通に接続し、MOSFET150のソースを電源Vinpに接続し、MOSFET152のソースを接地する。そして、MOSFET150のドレインとMOSFET152のドレインを接続する。この共通接続したノードからの出力V1をインバータ160に入力し、このインバータ160の出力を本実施形態のロジック回路の出力Voutとする。これにより、AND回路、OR回路を形成できる。図22に示すようにフローティングゲート電圧Vfgが、MOSFET150のゲート入力AとMOSFET152のゲート入力Bの和の1/2の場合に、ドレイン、ソースの半導体基板2に近い強磁性層のスピンモーメントが平行Pまたは反平行APの時の出力電圧Yが1または0と変化する。なお、本実施形態においては、MOSFET150のスピンモーメントは、常に平行となっている。本実施形態のロジック回路において、MOSFET152のソース、ドレインの半導体基板2に近い強磁性層のスピンモーメントをAP反平行状態とした場合にMOSFET150、152のゲート電極の入力A、Bの値に対応する、フローティングゲートの電位Vfg、MOSFET150、152の共通接続ノードの電位V1、ロジック回路の出力Voutの値を図23に示す。また、MOSFET152のソース、ドレインの半導体基板2に近い強磁性層のスピンモーメントをP平行状態とした場合にMOSFET150、152のゲート電極の入力A、Bの値に対応する、フローティングゲートの電位Vfg、MOSFET150、152の共通接続ノードの電位V1、ロジック回路の出力Voutの値を図24に示す。図23、図24に示したように、MOSFET152のドレイン、ソースの半導体基板2に近い強磁性層のスピンモーメントが反平行の時にAND回路、平行の時にOR回路となる。このため、ドレイン部の強磁性層のスピンモーメントを変えてプログラムしなおすことにより、ロジック回路を造り直すことなく構成することができ、すなわちリコンフィギャラブルなロジック回路を得ることができる。AND回路、OR回路の場合、全てのトランジスタをスピンMOSFETにしても良いが、一部に通常のMOSFETを用いてもかまわない。図25に示すように2つのトランジスタの内一つ例えばMOSFET152を第1乃至第12実施形態および実施例1乃至実施例4のいずれかのスピンMOSFETを用い、もう一つを通常の磁性体を用いないpMOSFET154を用いた場合も、一つのスピンMOSFTE152のソース、ドレインの半導体基板2に近い強磁性層のスピンモーメントを平行、反平行と制御することによって、同様の結果を得ることができる。また、図26に示すように、インバータ160を用いなくともn型MOSFET152、p型MOSFET150の接続を入れ替えることにより、p型MOSFET150のソース、ドレインの半導体基板2に近い強磁性層のスピンモーメントを平行、反平行と制御することによっても、同様の効果が得られる。上記ロジック回路として使用する場合は、スピンMOSFETの情報を読み出すためのゲート電圧制御回路、センス電流を制御するセンス電流制御素子回路、書き込み電流制御回路、ドライバ-およびシンカーをさらに具備することとなる。本実施形態に示したリコンフィギャブルなロジック回路は一具体例であって、第1乃至第12実施形態および実施例1乃至4のいずれかのスピンMOSFETを用いて形成することのできるリコンフィギャブルなロジック回路は、本実施形態のリコンフィギャブルなロジック回路に限られるものではない。上記記載のスピンMOSFETを用いた場合、高いMRを有し抵抗が低いデバイスが実現可能となり、リコンフィギャラブルロジック回路が実現可能となる。"