"第1のデバイスが第2のデバイスと電気的に接続するインターフェイス回路であって、前記第1および第2のデバイスの間で転送される電気信号は第1の電圧レンジのものであり、前記第1のデバイスのコア動作電圧は異なる第2のレンジのものであり、前記第1および第2のデバイスの間の信号の転送用のパッドを各々有し、かつ第1および第2の電圧レンジの間で信号を変換する1つ以上のレベルシフト回路を各々有する複数の入出力セルを備え、前記複数の入出力セルは、第1の入出力セルであって、それにより前記第1のデバイスは、前記第2のデバイスへのデータ転送のためにその第2のデバイスに動作可能に接続されると、それぞれのパッドを介して前記第2のデバイスから第1の電圧レンジのクロック信号を受信し、クロック信号を第2の電圧レンジにレベルシフトし、レベルシフトされたクロック信号を前記第1のデバイスのコア処理回路網に供給するものである第1の入出力セルと、前記第1のデバイスのコア処理回路網から第2の電圧レンジの対応する第1および第2のデータ信号対を受信し、そのデータ信号対を第1の電圧レンジにレベルシフトし、前記第2のデバイスに動作可能に接続されると、レベルシフトされたデータ信号をその第2のデバイスに供給するために各々接続された1つ以上の第2の入出力セルと、を含み、各第2の入出力セルは、対応するレベルシフトされたデータ信号対を受信するように接続され、かつ前記第1の入出力セルからレベルシフトされていないクロック信号を受信するように前記第1の入出力セルに接続される多重化回路であって、前記クロック信号を選択信号として用いて、結合された対応するレベルシフトされたデータ信号対から形成されるダブルデータレート信号を生成し、またダブルデータレート信号を前記第2の入出力セルの出力パッドに供給するようにさらに接続される多重化回路を含むインターフェイス回路。請求項1記載のインターフェイス回路において、前記インターフェイス回路は、前記第1のデバイスからクロックイネーブル信号を受信するように接続され、前記クロックイネーブル信号がアサートされると、前記多重化回路は、ダブルデータレート信号を生成するインターフェイス回路。請求項1記載のインターフェイス回路において、前記インターフェイス回路は、複数の第2の入出力セルを有するインターフェイス回路。請求項1記載のインターフェイス回路において、前記第2の入出力セルの各々はドライバをさらに含み、それにより前記多重化回路は、ダブルデータレート信号を前記第2の入出力セルの出力パッドに供給するように接続されるインターフェイス回路。請求項1記載のインターフェイス回路において、前記第1のデバイスはその上に前記インターフェイス回路が形成されるメモリコントローラ回路であり、前記第2のデバイスはホストであるインターフェイス回路。請求項5記載のインターフェイス回路において、前記メモリコントローラ回路は、複数の外部電気接点を有するハウジング内に封入されたメモリデバイスのためのコントローラであり、前記パッドは、前記ホストとの電気通信のために前記ホストに取り外し可能に接続されると、複数の外部電気接点に接続されるインターフェイス回路。請求項1記載のインターフェイス回路において、前記第1のデバイスから受信された通りのデータ信号対のうちの1つの第1および第2のデータ信号は、半サイクルだけずれた同じデータ内容を有し、それにより結合されたデータ信号はシングルデータレート信号の同等物を形成するインターフェイス回路。第1のデバイスが電気的に接続される第2のデバイスに前記第1のデバイスからデータを転送する方法であって、前記第1および第2のデバイスの間で転送される電気信号は第1の電圧レンジのものであり、前記第1のデバイス上のコア動作電圧は異なる第2の電圧レンジのものである方法において、前記第1のデバイスのためのインターフェイス回路の第1の入出力パッドにおいて前記第2のデバイスから第1の電圧レンジのクロック信号を受信するステップと、クロック信号を前記インターフェイス回路上の多重化回路に提供するステップと、クロック信号を前記インターフェイス回路上で第2の電圧レンジに変換するステップと、変換されたクロック信号を前記第1のデバイスの論理回路網に提供するステップと、変換されたクロック信号によってクロック制御される論理回路網から送信される、第2の電圧レンジの第1および第2のデータ信号を前記インターフェイス回路において受信するステップと、第1および第2のデータ信号を前記インターフェイス回路上で第1の電圧レンジに変換するステップと、変換された第1および第2のデータを、第1の電圧レンジにおけるクロック信号を選択信号として用いる前記多重化回路によってダブルデータレート信号に結合するステップと、前記第2のデバイスに前記インターフェイス回路上の第2の入出力パッドからダブルデータレート信号を提供するステップと、を含む方法。請求項8記載の方法において、前記第1のデバイスからクロックイネーブル信号を受信するステップをさらに含み、前記多重化回路は、前記クロックイネーブル信号がアサートされるのに応答してダブルデータレート信号を生成する方法。請求項8記載の方法において、前記第1のデバイスはその上に前記インターフェイス回路が形成されるメモリコントローラ回路であり、前記第2のデバイスはホストである方法。請求項10記載の方法において、前記メモリコントローラ回路は、複数の外部電気接点を有するハウジング内に封入されたメモリデバイスのためのコントローラであり、前記パッドは、前記ホストとの電気通信のために前記ホストに取り外し可能に接続されると、複数の外部電気接点に接続される方法。請求項8記載の方法において、受信された通りの第1および第2のデータ信号は、半サイクルだけずれた同じデータ内容を有し、それにより結合されたデータ信号はシングルデータレート信号の同等物を形成する方法。以下は、デバイスであって、そのコア回路網は1つの電圧領域内で動作するが、異なる電圧領域に従う別のデバイスまたはホストと信号を交換するデバイスの使用のためのインターフェイス、および対応する技法、ならびにダブルデータレートDDR転送を用いてデータを供給するためのこうしたインターフェイスの利用法を提示する。この状況の具体例はメモリカードである。メモリカードでは、内部回路網はそのコア動作電圧のために1つの電圧レンジを用いるが、異なる入出力電圧レンジを用いるホストと信号を交換する。以下に提示される一般的な態様群によれば、インターフェイスはデバイスからデバイスのコア動作電圧領域においてデータ信号を受信し、これらを入出力電圧領域に個々にレベルシフトし、次いで、それらをホストデバイスへの転送のためのDDR信号に結合する。ここで、ホストデバイスからのレベルシフトされていないクロック信号は、DDRデータ信号を形成するための選択信号として用いられる。背景技術の欄で説明したように、より高い転送速度を得る1つの方法は、インターフェイスプロトコルを、DRAMデバイス内に見られるDDR構成等のクロック信号およびデータ信号がどちらも同じデバイスから提供されるソースシンクロナス方式に移行させることである。これは、SDまたはMMCカード等の既存の着脱型または組み込み型のフォームファクタのデバイスに対して、信号ピンの追加等のインターフェイスに対する大幅な改変を要し得る。インターフェイスデータ転送速度を以前のバージョンのプロトコルから高めるためには他の技法が用いられなければならなくなってきた。以下はデバイス側ASICの設計についてこれらの課題に対処する。以下の説明は主として、カードのコントローラ上にインターフェイス回路が形成される不揮発性メモリカード型の適用物の文脈に関して与えられているが、提示されている技法および回路網はこれらの実施形態だけに限定されるものではない。より一般的には、取り外し可能なメモリカードに加えて、ここで提示されているインターフェイスは、組み込み型メモリデバイスまたはSSD等の他のメモリデバイス上で用いられることもできるし、あるいはデータ転送用のインターフェイスを必要とするさらにより一般的な状況で用いられることもできる。一般的な状況とは、第1の電圧領域内で動作するが、第2の電圧領域の信号を用いる第2のデバイスと信号を交換する第1のデバイスについてのものである。第2のデバイスはホストと呼ばれることになる。というのも、それが例示的な実施形態において対応することになるものであるからである。インターフェイスは信号のレベルを2つの領域の間でシフトさせ、特に、ホストからのクロック信号を、ホストにデータを転送する際の第1のデバイスによる利用のために受信する。さらに、インターフェイスは通例、第1のデバイスの一部例えば、メモリコントローラの一部等として形成されることになるが、インターフェイスまたはIOセルのみを独立部分として作ることが可能である。前述したように、説明をより具体的にするために、ここでの説明はSDメモリカードの文脈に関して示すことができる。図1は、外部接点11~19を有するSDカード20を示す。次に、このカードはホストまたはアダプタに、対応する接点群1~9を有するスロット10内で結合する。接点群1~9はさらにピン21~29によってホストの内部構造上に接続されている。SD規格による接点の割り当ても示されている。これらは接点25におけるホストクロック信号ならびにデータ入出力接点1および7~9を含む。同様な構成が、ピン構造および割り当ての適当な変更により、MMC、microSD、コンパクトフラッシュ登録商標、USBフラッシュドライブ、メモリスティック等の他の規格にも当てはまる。ホスト10とカード20との間で交換される信号は、IO電圧領域と呼ばれることになる電圧レンジを用いる。カード20の内部回路網は通例、ここではコア電圧領域と呼ばれる別の電圧レンジ内で動作することになり、カードのホストインターフェイス回路網がこれらの電圧領域の間を変換することになる。図2は、SDカードまたは他のフラッシュメモリデバイス内に通例見られる内部要素の一部のブロック図である。1つ以上のフラッシュメモリデバイス39は、バス構造44に沿ってメモリインターフェイス51を通じてコントローラ回路37に接続されている。コントローラはプロセッサ49、データバッファ55、RAM57およびROM59も含む。これらの要素はコア電圧領域内で動作する。ホストインターフェイスは47で示され、図3~6に関して以下に説明されるIOセルを含むことになる。カード接点45は図1の接点11~19に対応し、インターフェイス47のIOセル上のパッドに接続される。メモリシステムに関するさらなる詳細が、例えば、米国特許第5,070,032号特許文献1、第5,095,344号特許文献2、第5,315,541号特許文献3、第5,343,063号特許文献4、および第5,661,053号特許文献5、第5,313,421号特許文献6、第5,570,315号特許文献7、第5,903,495号特許文献8、第6,046,935号特許文献9、および第6,222,762号特許文献10、ならびに2009年12月18日に出願された米国特許出願第12/642,649号特許文献11、その他にもこれらの特許文献でさらに援用されている種々の先行技術文献に記載されている。メモリカードに関するさらなる詳細が、例えば、米国特許第5,887,145号特許文献12、第6,820,148号特許文献13、第7,305,535号特許文献14、第7,360,003号特許文献15、および第7,364,090号特許文献16、ならびに米国特許出願第12/676,339号特許文献17に記載されている。ホストインターフェイス47内では、レベルシフタの使用が通例必要とされる。というのも、SDUHSにおけるように、同じインターフェイスプロトコルに対してIO電圧が変化する場合があるからである例えば1.8Vおよび3.3V。さらに、最新のプロセス0.13μm以下のコアロジックは、インターフェイスよりも低い電圧例えば、1.2Vまたは1.0Vにおいて動作することになる。1クロックサイクル当たりデータピン毎に1ビットのデータが通例転送される例えば、SDカードについては4ビット、MMCについては8ビット等SDRシングルデータレートインターフェイスでは、図3のトポロジーが典型的である。インターフェイスは、デバイスの入出力ピンまたは接点に対応する多数の入出力セルであって、対応する接点に接続されることになるパッドを各々有する入出力セルを含むことになる。図3は、これらのIOセルのうちの2つであって、データピンおよびホストのクロック信号用のピンのうちの一方にそれぞれ対応する101および121を示す。各IOセルは通常、それぞれのドライブ105、107、125、127によってパッドに接続された、それぞれの入出力機能のためのレベルシフト回路109、111、129、131を有することになる。説明を簡略化するために、他のIOセルは示されておらず、ドライバを除いて、セルの他の要素も示されていない。クロック信号を受信するIOセル121、およびデータIOセル101のうちの1つのみが明示されている。デバイス上のコア回路網もフリップフロップ145ならびにドライバ141および143の関連要素に単純化され、他の要素は雲147によって表されている。デバイスからホストへのSDRデータ転送において、クロック信号はホストからパッド123において受信され、ドライバ127を通じてレベルシフタ129に転送され、そこで、IO電圧レンジからコア電圧領域にシフトされる。次に、レベルシフトされたクロックはドライバ141および143によってフリップフロップ145に転送される。クリティカルパスは、ホストデバイスに出力されるべきデータを包含するフリップフロップ145を含み、このデータは他の回路要素147によって表されるを越えた後、セル101に供給される。次に、データは、レベルシフタ111によってIO電圧領域にレベルシフトされ、ドライバ105によってパッド103に送られ、そこでホストにデータを出力することができる。図4に、DDRインターフェイスを実装するための典型的な回路が示されている。この図は、図3に関して説明したのと同様に単純化されている。IOセル201および221は図3における対応する要素とほとんど同じであり、それらの構成要素はそれに対応して符号が付けられている。コア回路網は、ダブルデータレート信号を形成し、その信号をIOセル201に供給するように改変されている。レベルシフトされたクロック信号はなおもドライバ241および243を通じてフリップフロップ245に供給されるが、フリップフロップ245は、今度はフリップフロップ261および263に信号を送る。ここでは、任意の介在回路網が257および255において概略的に表されている。フリップフロップ261および263は、レベルシフトされたクロック信号および反転されたクロック信号をドライバ251およびドライバ/インバータ253を通じてそれぞれ受信し、半サイクル位相がずれたシングルデータレートデータストリームをマルチプレクサ265に提供する。次に、レベルシフトされたクロック信号は、任意の介在回路網を通じてデータ出力IOセル201に供給される結合ダブルデータレート信号を形成するために、マルチプレクサ265によって選択信号として用いられる。図4の回路のクリティカルパスはクロック受信IOセル221を通る。次に、IO電圧からコア電圧にレベルシフトされる。クロック信号はマルチプレクサ265への選択入力として用いられ、その出力はデータ送信IOセル201に送られる。次に、データ出力はそこでレベルシフトされてIO電圧に戻され、ホストデバイスに送られる。その結果、図4の構成および同様に図3のものは、ASICデバイスの内部で著しい遅延を蒙る場合があり、それがシステムの全タイミングバジェットに影響を及ぼす。これに対処するために、出力IOセルのためのドライブ強度を高めることが可能である場合があるが、これは、ホストデバイスによって見られるオーバーシュートおよびアンダーシュートの量を増大させることになり、機能不全を生じさせる可能性がある。ここで提示される例示的な実施形態はマルチプレクサロジックをコアロジックから出してIOセル自身の中に入れる。図4と比較して、この方式は、入力IOクロックおよび出力IOデータ内の両レベルシフタに関連付けられる遅延を除去する。この論理パスは非常に高速にもなる。これは、IOセルは互いに極近接して配置されてよいので、信号ルーティングに関連する遅延をより容易に最小化することができるのと、信号が接合点によって接続可能となるためである。図5を参照すると、例示的な実施形態のブロック図を示している。前に説明したのと同様に、説明に特に関連する要素のみが示され、提示を簡略化するために、他のものは表示されていない。この新しい回路は、変更されたDATAIOセル301から成る。この場合も前と同様に、実際のデバイスはこのようなセルをいくつか含んでよいが、単一のセルのみが明示されている。このセルは2つのデータ入力、I0CLOCKが論理0のときに出力されるべきデータを表すおよびI1CLOCKが論理1のときに出力されるべきデータを表すを包含する。これは、単一のデータ入力のみを含む、前の図4の従来のセル201と対照的である。I0およびI1は、CLK_HV、IO電圧領域内のCLOCK信号により直接、DATAパッド303に接続されるCLOCKの変化より前にコアロジックによって提供される。従って、この回路のためのクリティカルパスはIO電圧領域内に完全に包含され、コアロジックまたはレベルシフタに関連付けられる遅延はいずれも除去される。この実施形態では、テストモードまたは他の非DDRIO機能を可能にするべくI0とI1との間の切り替えを無効にするために別の信号CLK_ENも提供される。図5についてより詳細に考えると、インターフェイスはIOセル321のパッド323においてホストからクロック信号を受信する。次に、クロック信号はドライバ325を通じてレベルシフタ331に送られ、さらにデバイスのコアロジックに送られる。IOセル321は、出力機能を可能にするためにレベルシフタ329およびドライバ327も含む。IOセル321は、IO電圧レンジ内のレベルシフトされていないクロック信号であって、それをコア電圧領域のレベルシフトされたクロックと区別するためにここではCLK_HVと標識されているクロック信号がセル301のようなデータIOセルに供給されるという点で、図4の対応するセル221と異なる。この場合もまた、図3および図4におけるのと同様にコアロジックは概略的に表されている。レベルシフトされたクロック信号はドライバ341および343を通過してフリップフロップ345に至り、次いでそれは367および365の雲によって表される種々の要素であって、それらのそれぞれのデータストリームをフリップフロップ373および371に供給する要素をクロック制御する。フリップフロップ373および371はそれぞれ、ドライバ回路363と、反転された形で、ドライバ/インバータ361とからレベルシフトされたクロック信号を供給され、次いで、それらは任意の介在回路網雲377、375によって表示を通じてIOセル301にデータ信号I0およびI1を提供する。この場合も前と同様に、データストリームI0およびI1の対はなおもコア電圧領域内でセル301に達することを除いては、コアロジックの細部はここでは特に重要ではない。他のデータ出力セルがある場合には、それらを同様に構成することができる。IOセル301は、今度はI0およびI1の両方を受信し、レベルシフタ315および317内でそれらを個々にレベルシフトする。I0およびI1は、今度はIO電圧領域内で、今度はマルチプレクサ309に供給される。このとき、クロック信号CLK_HVはマルチプレクサ309によって、次いでドライバ307を通じてパッド303に供給されるDDRデータ信号を形成するための選択信号として用いられる。コアロジックはクロックイネーブル信号CLK_ENを供給することもできる。この信号を、レベルシフタ319内でレベルシフトした後、テストモードまたは他の非DDRIO機能を可能にするべくI0とI1との間の切り替えを無効にするために用いることができる。この実施形態では、これは、ゲート311内で、レベルシフトされたCLK_ENとCLK_HVとの論理積を、それをマルチプレクサ309に供給する前にとることによってなされる。この信号をCLOCK受信セル321に供給し、ANDゲート311または代替の要素をIOセル321に移動させること等、CLK_EN信号および関連するロジックのための他の構成を用いることもできる。IOセル301はデータ入力用のドライバ305およびレベルシフタ313を有するようにも示されているが、他の図に示されていない回路要素とともに、ここでは説明しない。この構成の下では、この回路のためのクリティカルパスはパッド323からドライバ325およびゲート311を通じてMUX309に至り、次いで、ドライバ307を通じてパッド303に至る。その結果、クリティカルパスはIO電圧領域内に完全に包含される。図4の構成の下でコアロジックまたはレベルシフタに関連付けられる遅延は除去される。同様に、論理パスは非常に高速になる傾向をもつことになる。これは、IOセルは通例、互いに極近接して配置され、信号ルーティングに関連する遅延を最小化するのと、レベルシフトされていないクロック信号が接合点によって接続されることを可能にするためである。図6は、2つのシングルデータレート信号の、単一のダブルデータレート信号への結合を示す。一番上には、クロック信号が示され、その下にデータ信号I0データA0、B0、C0...を有するおよびデータ信号I1データA1、B1、C1...を有するが示されている。図に示されているように、これらの信号は半サイクル位相がずれている。CLOCKを選択として用いて、DDR信号DATA[n]は立ち上がりエッジのI1データおよび立ち下がりエッジ上のI0データで形成される。図5において、これは、MUX309が入力CLOCKのレベルシフトされていないバージョンCLK_HVを用いることによって達成される。例示的な実施形態はDDRインターフェイスにおける使用のためのものであるが、この方式を、シングルデータレートSDRインターフェイスの速度を同様に上げるために用いることもできる。この疑似DDR方式では、回路図はDDRのためのものと同じである。ただし、制御ロジックは、出力データが半クロックサイクル早く用意され、全クロックサイクルの間、出力フリップフロップI0およびI1のIO入力にそれぞれ接続する373および371の各々の中に保持されるように変更されている。こうすることによって、クリティカルパスは普通のDDR方式におけるのと同じ単一のゲートおよびマルチプレクサすべて同じ電圧領域内に縮減され、それによりSDRプロトコルのタイミングを向上させる。ここで、マルチプレクサへのCLK_ENはこの疑似DDR動作のために論理1に設定される。それにもかかわらず、ホスト側からはSDRプロトコルとして見られる。CLK_EN信号の使用は非DDRホストとの完全な適合性を可能にすることもできることに留意するべきである。図6に戻ると、この図の波形を、図5の回路を用いる疑似DDRモードの例を示すために用いることもできる。この場合には、データはI0およびI1の両方のIO入力上の全クロックサイクルに提供され、この入力は今度は同等のデータ内容を有するが、I1データは半サイクル進んでいるため、添え字は無視することができるすなわち、A0=A1、B0=B1等。IOはサイクルの途中でI0とI1との間で切り替わることになるが、同じデータが所与のクロックサイクルの高部および低部の両方の上で用いられるため、ホストデバイスには規格SDRの信号発信のように見える。その結果、内部クロックツリーおよびグルーロジックレイテンシーがクリティカルタイミングパスから効果的に除去されるので、先に提示された回路網および対応する技法は非ソースシンクロナスインターフェイスプロトコルにおける読み出しサイクルのためのクリティカルタイミングパスを縮減することができる。非ソースシンクロナスホストモードでは、この追加的なタイミングバジェットをIO伝播遅延送受信ソースインピーダンスの増大に割り当てることができ、それがチャンネル信号品位の性能を向上させる働きをすることができる。本発明の前述した詳細な説明は例証および説明の目的のために提示されているが、それは、網羅的であるように意図されているのではないし、または本発明を開示されているものと寸分たがわない形態に限定するように意図されているのでもない。前述した教示を踏まえると、多くの変更および変形が可能である。前述した実施形態は、本発明の原理およびその実際的な適用を最もうまく説明し、それにより他の当業者が、本発明を種々の実施形態で、かつ計画している特定の使用に適した種々の変更を施して、最もうまく利用することを可能とするために選ばれている。本発明の範囲は、本願明細書に添付されている特許請求の範囲によって定義することが意図されている。"