複数の画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第1グループおよび少なくとも一つのアナログデジタル変換部を含む第2グループを有する変換部と、クロック信号を伝搬するように直列に接続された第1のクロックバッファおよび第2のクロックバッファを有するクロック供給部と、を含み、前記第1グループのアナログデジタル変換部および前記第2グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、前記第1のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して、前記第1グループのカウンタ部のそれぞれと前記第2のクロックバッファに出力し、前記第2のクロックバッファは、前記第1のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して前記第2グループのカウンタ部のそれぞれに出力する、ことを特徴とする固体撮像装置。前記差動回路は、電源電位と基準電位の間に第1ノード、第2ノード、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、および第4のトランジスタを含み、前記第1のトランジスタは、PMOSトランジスタであって前記電源電位と前記第1ノードの間に配置され、前記第1のトランジスタのゲートは前記第2ノードと電気的に接続され、前記第2のトランジスタは、PMOSトランジスタであって前記電源電位と前記第2ノードの間に配置され、前記第2のトランジスタのゲートは前記第1ノードと電気的に接続され、前記第3のトランジスタは、NMOSトランジスタであって前記第1ノードと前記基準電位の間に配置され、前記第4のトランジスタは、NMOSトランジスタであって前記第2ノードと前記基準電位の間に配置される、ことを特徴とする請求項1に記載の固体撮像装置。前記差動回路は、電源電位と基準電位の間に第1ノード、第2ノード、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、第5のトランジスタ、および第6のトランジスタを含み、前記第1のトランジスタは、PMOSトランジスタであって前記電源電位と前記第1ノードの間に配置され、前記第1のトランジスタのゲートは前記第2ノードと電気的に接続され、前記第2のトランジスタは、PMOSトランジスタであって前記電源電位と前記第2ノードの間に配置され、前記第2のトランジスタのゲートは前記第1ノードと電気的に接続され、前記第3のトランジスタは、NMOSトランジスタであって前記第1ノードと前記基準電位の間に配置され、前記第4のトランジスタは、NMOSトランジスタであって前記第2ノードと前記基準電位の間に配置され、前記第5のトランジスタは、NMOSトランジスタであって前記第1ノードと前記基準電位の間に配置され、前記第5のトランジスタのゲートは前記第2ノードと電気的に接続され、前記第6のトランジスタは、NMOSトランジスタであって前記第2ノードと前記基準電位の間に配置され、前記第6のトランジスタのゲートは前記第1ノードと電気的に接続される、ことを特徴とする請求項1に記載の固体撮像装置。前記第1のクロックバッファは、クロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して、前記第1グループのカウンタ部のそれぞれと前記第2のクロックバッファに出力し、前記第2のクロックバッファは、前記第1のクロックバッファから供給されたクロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して前記第2グループのカウンタ部のそれぞれに出力する、ことを特徴とする請求項1に記載の固体撮像装置。画素数の増大に伴うバッファの数の増大、微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れが問題となりうる。また特許文献1に開示される技術により、カウント動作のデューティ比の崩れが抑制されると記載されているが、クロック信号自体のデューティ比の崩れを抑制する技術については開示されていない。本発明の目的は、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することである。本発明の一つの側面は固体撮像装置にかかり、前記固体撮像装置は、複数の画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第1グループおよび少なくとも一つのアナログデジタル変換部を含む第2グループを有する変換部と、クロック信号を伝搬するように直列に接続された第1のクロックバッファおよび第2のクロックバッファを有するクロック供給部と、を含み、前記第1グループのアナログデジタル変換部および前記第2グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、前記第1のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して、前記第1グループのカウンタ部のそれぞれと前記第2のクロックバッファに出力し、前記第2のクロックバッファは、前記第1のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のCMOSインバータ回路を介して前記第2グループのカウンタ部のそれぞれに出力する、ことを特徴とする。本発明によれば、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することができる。最初に、従来のクロック信号の伝送方式の課題を詳細に述べる。図1は、従来のクロック信号の伝送方式を採用した固体撮像装置1000である。固体撮像装置1000は、例えば、複数の画素10がアレイ状に配置された画素部20と、複数のアナログデジタル変換部31を有する変換部30と、クロック信号を伝搬するように直列に接続された複数のバッファ200を有するクロック供給部40とを含む。また、周辺回路として水平走査回路50、参照電位例えば、ランプ信号を発生させる参照電位発生器60、クロック信号を発生させるクロックジェネレータ70が配置されうる。アナログデジタル変換部31は、比較部32およびカウンタ部33を有し、画素部20から出力されたアナログ信号をデジタル信号へ変換する。比較部32は、アナログ信号と時間的に変化する参照電位とを比較してその結果を出力する。カウンタ部33は、比較部32において行われる比較を開始してから比較の結果が変化するまで時間を、クロック供給部40から供給されるクロック信号をカウントすることにより計測する。バッファ200は、伝搬されるクロック信号をバッファリングし、カウンタ部33のそれぞれや後段のバッファ200に出力する。図1に示すように、従来のクロック信号の伝送方式においては、カウンタ部33のそれぞれに波形の崩れていないクロック信号を供給するため、バッファ200が用いられる。画素数の増大に伴うカウンタ部33の数の増大に伴う容量成分の増大、およびクロック信号が伝搬するクロック配線の長距離化に伴う寄生容量成分寄生抵抗成分の増大により、ますます多くのバッファ200を要する。しかし、バッファ200の数の増大は、特に微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れをもたらしうる。より具体的に、例えば、PMOSの駆動電流IDPとNMOSの駆動電流IDNの関係が、プロセスばらつきによりIDP>IDNとなっている場合を考えると、バッファ200の閾値電圧Vtは高くなる。これにより、バッファリング後のクロック信号は、バッファリング前のクロック信号よりHi状態の期間が短くなる。バッファリング後のクロック信号は、長距離のクロック配線による寄生容量や寄生抵抗、および多数のカウンタ部の入力容量によって波形が崩れ、再びバッファリングを要する。しかし、バッファ200のVtが高くなっているため、次段のバッファリングにより、さらにHi状態の期間が短くなる。この繰り返しにより、クロック信号がバッファ200を介するたびに信号のデューティ比が崩れていく。その結果、クロック供給部40の末端におけるクロック信号は、初期のクロック信号から大きくデューティ比が崩れたものとなり、ひいてはHi状態の期間がなくなりLow状態のみとなるクロック信号の矩形形状そのものが消えてしまうこともありうる。本発明は、このクロック信号のデューティ比の崩れを防ぐべく、差動回路を使用することによって、デューティ比を一定に保つものである。以下、添付図面を参照しながら本発明の実施形態を説明する。<第1実施形態>本発明の第1実施形態にかかる固体撮像装置1を、図2aを参照しながら説明する。固体撮像装置1は、複数の画素10がアレイ状に配置された画素部20と、画素部20から出力されたアナログ信号をデジタル信号へ変換する変換部30と、クロック信号を後述のカウンタ部33のそれぞれに供給するクロック供給部40と、を含む。変換部30は、少なくとも一つのアナログデジタル変換部31を含む第1グループ91および少なくとも一つのアナログデジタル変換部31を含む第2グループ92を有する。本実施形態においては第1グループ91および第2グループ92の2つのグループを例示するが、変換部30は、アナログデジタル変換部31を含む他のグループをさらに有してもよい。クロック供給部40は、クロック信号を伝搬するように直列に接続された第1のクロックバッファ100および第2のクロックバッファ100を有する。第1グループ91のアナログデジタル変換部31および第2グループ92のアナログデジタル変換部31のそれぞれは、比較部32およびカウンタ部33を有する。比較部32は、アナログ信号と時間的に変化する参照電位例えば、ランプ信号とを比較してその結果を出力する。カウンタ部33は、比較部32において比較を開始してから比較結果が変化するまで時間を、クロック信号をカウントすることにより計測する。クロックバッファ100は、例えば、図3に示すような、差動回路3を含む。第1のクロックバッファ100は、差動回路3によってクロック信号のデューティ比を補正し、補正されたクロック信号を、偶数段のCMOSインバータ回路を介して、第1グループ91のカウンタ部33のそれぞれと第2のクロックバッファ100に出力する。第2のクロックバッファ100は、差動回路3によってクロック信号のデューティ比を補正し、補正されたクロック信号を偶数段のCMOSインバータ回路を介して第2グループ92のカウンタ部33のそれぞれに出力する。これにより、バッファリングによるクロック信号のデューティ比の崩れや、ひいてはクロック信号の矩形形状そのものが消えてしまうことを防止する固体撮像装置1を提供することができる。特に、固体撮像装置1のカウンタ部33には、例えば、図8aに示すようなリップルカウンタ33aを用いる場合がある。このカウンタ33aは、クロック信号の波形の立ち上がりエッジによってカウント動作するので、クロック信号の周期が一定であればよく、クロック信号のデューティの崩れは問題にはならない。しかし、前述の通り、バッファリングを繰り返すことによりクロック信号のデューティ比の崩れが進行し、結果としてクロック信号の矩形形状そのものが消えてしまうこともありうる。そこで本発明を適用することにより、バッファリングのたびにクロック信号のデューティ比を一定に補正することが可能であり、クロック信号が、クロック供給部40の末端に到達する前にクロック信号の矩形形状が消えてしまうことを防ぐことができる。以上のように、本実施形態によれば、バッファリングのたびにクロック信号のデューティ比を補正することができ、クロック供給部40の末端までクロック信号のデューティ比を一定に保つことが可能である。差動回路3は、電源電位と基準電位の間に、PMOSトランジスタM1第1のトランジスタおよびM2第2のトランジスタと、NMOSトランジスタM3第3のトランジスタおよびM4第4のトランジスタと、を含む。そして、差動回路3の二つの出力は、偶数段のCMOSインバータから構成されるバッファBAおよびBBと、それぞれ接続されうる。トランジスタM1とトランジスタM3は直列に接続され、トランジスタM2とトランジスタM4は直列に接続されている。また、トランジスタM1とトランジスタM3の接続点n1第1ノードはトランジスタM2のゲートに電気的に接続され、トランジスタM2とトランジスタM4の接続点n2第2ノードはトランジスタM1のゲートに電気的に接続されている。また、トランジスタM3のゲートは差動回路3の第1の入力端子となっており、クロック信号CKa_INが入力される。トランジスタM4のゲートは差動回路3の第2の入力端子となっており、CKa_INとは逆位相のクロック信号CKb_INが入力される。また、n2はバッファBAの入力と、n1はバッファBBの入力とに接続され、バッファBAの出力はCKa_OUT、バッファBBの出力はCkb_OUTとなっている。ここで、トランジスタM3およびトランジスタM4は、トランジスタM1およびトランジスタM2より十分に大きいサイズである。これにより、プロセスばらつきがあった場合や、動作電圧条件、動作温度条件のいずれの条件においても、トランジスタM3およびトランジスタM4は、トランジスタM1およびトランジスタM2より大きい駆動力を有するものとする。まず、第1のケース、即ち、閾値電圧Vtが中心になるように設計されたバッファが、プロセスばらつきの影響でPMOS駆動力がNMOS駆動力より大きくなり、Vtは設計値より高くなるケースを考える。即ち、第1のケースでは、バッファリングによってHi状態の期間が短くなったクロック信号が、差動回路3に入力される。図4は、入力CKa_INのデューティ比がX/XY但し、X<Yであった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。期間T1においては、CKa_INはHi状態、CKb_INはLow状態であるので、トランジスタM3はON状態となり、n1はLow状態となる。従って、トランジスタM2はON状態となり、トランジスタM4はOFF状態であるのでn2はHi状態となり、トランジスタM1はOFF状態となる。続いて、期間T2においては、CKa_INがLow状態、CKb_INはLow状態であるので、トランジスタM3はOFF状態となり、トランジスタM1はOFF状態のまま変化しないため、n1はLow状態が維持される。これにより、トランジスタM2はON状態が維持され、トランジスタM4はOFF状態であるのでn2はHi状態となる。次に、期間T3においては、CKa_INがLow状態、CKb_INはHi状態であるので、M4はON状態となり、n2はLow状態となる。従って、トランジスタM1はON状態となり、トランジスタM3はOFF状態であるのでn1はHi状態となり、トランジスタM2はOFF状態となる。そして、期間T4においては、CKa_INがLow状態、CKb_INはLow状態であるので、トランジスタM4はOFF状態となり、トランジスタM2はOFF状態のまま変化しないため、n2はLow状態が維持される。これにより、トランジスタM1はON状態が維持され、トランジスタM3はOFF状態であるのでn1はHi状態となる。上記T1からT4が繰り返しなされ、従って、第1のケースにおいては、バッファリングによりデューティ比がX/XY但し、X<Yまで崩れていたクロック信号は、差動回路3のn1とn2において、デューティ比が50まで復元され、補正される。次に、第2のケース、即ち、閾値電圧Vtが中心になるように設計されたバッファが、プロセスばらつきの影響でNMOS駆動力がPMOS駆動力より大きくなり、Vtは設計値より低くなるケースを考える。即ち、第2のケースでは、バッファリングによってHi状態の期間が長くなったクロック信号が、差動回路3に入力される。図5は、入力CKa_INのデューティ比がY/XY但し、X<Yであった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。期間T1においては、CKa_INはHi状態、CKb_INはLow状態であるので、トランジスタM3はON状態であり、n1はLow状態となる。従って、トランジスタM2はON状態となり、トランジスタM4はOFF状態であるのでn2はHi状態となり、トランジスタM1はOFF状態となる。続いて、期間T2においては、CKa_INがHi状態、CKb_INはHi状態であるので、トランジスタM4はON状態となる。このとき、トランジスタM2もON状態のまま変化しないが、トランジスタM4はトランジスタM2より大きい駆動力を有するため、n2はLow状態となる。これにより、トランジスタM1はON状態となり、トランジスタM3もON状態であるが、同様の理由でn1はHi状態となる。次に、期間T3においては、CKa_INがLow状態、CKb_INはHi状態であるので、トランジスタM4はON状態であり、n2はLow状態となる。従って、トランジスタM1はON状態となり、トランジスタM3はOFF状態であるのでn1はHi状態となり、トランジスタM2はOFF状態となる。そして、期間T4においては、CKa_INがHi状態、CKb_INはHi状態であるので、トランジスタM3はON状態となる。このとき、トランジスタM1もON状態のまま変化しないが、トランジスタM3はトランジスタM1より大きい駆動力を有するため、n1はLow状態となる。これにより、トランジスタM2はON状態となり、トランジスタM4もON状態であるが、同様の理由でn2はHi状態となる。上記T1からT4が繰り返しなされる。第2のケースにおいては、バッファリングによりデューティ比がY/XY但し、X<Yまで崩れていたクロック信号が、差動回路3に入力された場合は、このn1とn2においてデューティ比がX/XYと反転する。その後、このデューティ比が反転したクロック信号は、このバッファBAまたはバッファBBによりバッファリングされることによりHi状態の期間が長くなり、デューティ比は修復され、補正される。つまり、差動回路3は、デューティ比の崩れを補正し、クロック信号の矩形形状が消えてしまうことを防止する。まとめると、第1のケースでは、デューティ比が崩れていたクロック信号は、差動回路3によって、デューティ比が50まで修復され、補正される。一方で、第2のケースでは、差動回路3によって、デューティ比が反転され、後続のバッファBAもしくはバッファBBにより補正される。従って、本発明により前述のような効果が得られる。<第2実施形態>本発明の第2実施形態を説明する。第2実施形態は、クロックバッファ100に、図6に示すような差動回路4を使用する点で、第1実施形態と異なる。差動回路4は、差動回路3の回路構成に加え、NMOSトランジスタM5第5のトランジスタとNMOSトランジスタM6第6のトランジスタを、さらに含む。トランジスタM5は、トランジスタM3と並列に配置され、トランジスタM5のゲートはn2に接続されている。トランジスタM6は、トランジスタM4と並列に配置され、トランジスタM6のゲートはn1に接続されている。図3に示す差動回路3を使用した場合は、前述の第1のケース図4において、n1およびn2がフローティング状態となる期間T2およびT4があるという問題がある。この差動回路4をクロックバッファ100として使用することにより、この問題を解決し、さらに信頼性の高い固体撮像装置1を提供することができる。図7は、前述の第1のケースにおける差動回路4、即ち、入力CKa_INのデューティ比がX/XY但し、X<Yであった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。即ち、図7は、図4に、各期間におけるトランジスタM5およびトランジスタM6の状態が追加されたタイムチャートである。トランジスタM5の状態は、トランジスタM1とは逆の状態となり、トランジスタM6は、トランジスタM2とは逆の状態となる。従って、差動回路4を使用することにより、トランジスタM5およびトランジスタM6による相補的作用が、n1およびn2がフローティング状態となることを回避させ、より信頼性の高い固体撮像装置1を提供することができる。<第3実施形態>本発明の第3実施形態にかかる固体撮像装置2を、図2bを参照しながら説明する。第3実施形態は、クロックバッファ100における差動クロック信号の両方を使用する点で、第1実施形態と異なる。例えば、カウンタ部に、図8bに示すようなリップルカウンタ33a’を用いて、カウンタ部33’とすることが可能である。このカウンタ33a’は、タイムチャート図4、図5等に示すCKa_OUTの波形の立ち上がりエッジ、およびCKb_OUTの波形の立ち上がりエッジによってカウント動作する。即ち、CKa_OUTの立ち上がりと立ち下がりの両方のエッジによって動作する。従って、バッファリングによるクロック信号のデューティ比が崩れることは回避されたい。そこで本発明を適用することにより、クロック供給部40の末端までクロック信号のデューティ比を一定に保つことが可能である。以上において、3つの実施形態を述べたが、本発明を他の仕様要求に応じて適宜変更可能であることは、言うまでもない。以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置例えば、パーソナルコンピュータ、携帯端末も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、A/D変換器、および、該A/D変換器から出力されるデジタルデータを処理するプロセッサを含みうる。