出力ノードが第1のパッドに接続された第1の出力バッファを有する第1の半導体チップと、出力ノードが第2のパッドに接続された第2の出力バッファを有する第2の半導体チップと、を備え、前記第1及び前記第2のパッドが共通の外部接続端子に接続され、前記第1及び第2の出力バッファのいずれか一方が活性状態、いずれか他方が非活性状態に制御される半導体装置のIBISシミュレーションモデルを生成する方法であって、前記第1及び第2の出力バッファの出力トランジスタを含めたネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記IBISシミュレーションモデルにおける前記第1の出力バッファのAC特性モデルを抽出するステップと、前記ネットリストにおける前記第1の出力バッファの出力容量に、前記第2の出力バッファの出力容量を加算して、前記IBISシミュレーションモデルにおける前記第1の出力バッファの出力容量モデルを算出するステップと、前記第1の出力バッファのAC特性モデルと、前記第1の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第1の出力バッファのIBISシミュレーションモデルを合成するステップと、を備える、ことを特徴とするIBISシミュレーションモデルの抽出方法。前記ネットリストを用いたトランジスタレベルの回路シミュレーションにより、前記IBISシミュレーションモデルにおける前記第1の出力バッファのIV特性モデルを抽出するステップを更に備え、前記IBISシミュレーションモデルを合成するステップは、更に前記第1の出力バッファのIV特性モデルを用いて、前記第1の出力バッファの前記IBISシミュレーションモデルを合成する、ことを特徴とする請求項1記載のIBISシミュレーションモデルの抽出方法。前記外部接続端子から見た前記第1の出力バッファと前記第2の出力バッファが実質的に同等の電気的特性を有する出力バッファであり、前記第1の出力バッファの出力容量モデルを算出するステップにおいて、前記ネットリストにおける前記第1の出力バッファの出力容量を2倍することにより、前記IBISシミュレーションモデルにおける前記第1の出力バッファの出力容量モデルを算出する、ことを特徴とする請求項1又は2記載のIBISシミュレーションモデルの抽出方法。前記ネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記IBISシミュレーションモデルにおける前記第2の出力バッファのAC特性モデルを抽出するステップと、前記ネットリストにおける前記第2の出力バッファの出力容量に、前記第1の出力バッファの出力容量を加算して、前記IBISシミュレーションモデルにおける前記第2の出力バッファの出力容量モデルを算出するステップと、前記第2の出力バッファのAC特性モデルと、前記第2の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第2の出力バッファのIBISシミュレーションモデルを合成するステップと、を更に備える、ことを特徴とする請求項1又は2記載のIBISシミュレーションモデルの抽出方法。前記ネットリストを用いたトランジスタレベルの回路シミュレーションにより、前記IBISシミュレーションモデルにおける前記第2の出力バッファのIV特性モデルを抽出するステップを更に備え、前記IBISシミュレーションモデルを合成するステップは、更に前記第2の出力バッファのIV特性モデルを用いて、前記第2の出力バッファの前記IBISシミュレーションモデルを合成する、ことを特徴とする請求項4記載のIBISシミュレーションモデルの抽出方法。前記外部接続端子から前記第1及び第2の出力バッファまでの配線が、前記外部接続端子から前記第1及び第2の出力バッファに対して共通に配線された共通配線と、前記共通配線から前記第1の出力バッファに対して配線された第1分岐配線と、前記共通配線から前記第2の出力バッファに対して配線された第2分岐配線と、を含み、前記第1分岐配線と前記第2分岐配線とが実質的に等配線長である、ことを特徴とする請求項3記載のIBISシミュレーションモデルの抽出方法。前記半導体装置は、さらに、パッケージ基板を備え、前記パッケージ基板の上に前記第1及び第2の半導体チップが積層して搭載され、前記パッケージ基板には、前記共通配線が配線され、前記第1及び第2の出力バッファは、前記パッケージ基板に設けられた共通配線を介して前記外部接続端子に接続されている、ことを特徴とする請求項6記載のIBISシミュレーションモデルの抽出方法。前記第1及び第2の半導体チップが共にメモリチップであり、前記外部接続端子がデータ入出力端子である、ことを特徴とする請求項1乃至7いずれか1項記載のIBISシミュレーションモデルの抽出方法。前記第1及び第2の出力バッファをそれぞれ含む前記第1及び第2の半導体チップのトランジスタレベルの回路シミュレーションモデルを記憶する、トランジスタレベルの回路シミュレーションモデル記憶部と、トランジスタレベルの回路シミュレーション実行部と、AC特性モデル中間データ記憶部と、出力容量モデル中間データ記憶部と、合成部と、を備えるIBISシミュレーションモデル抽出装置を、更に備え、前記第1の出力バッファのAC特性モデルを抽出するステップは、前記トランジスタレベルの回路シミュレーションモデル記憶部に記憶されたネットリストを用いて、前記トラジスタレベルの回路シミュレーション実行部がトランジスタレベル回路シミュレーションを実行して得られた前記第1の出力バッファのAC特性モデルを、前記AC特性モデル中間データ記憶部に記憶し、前記第1の出力バッファの出力容量モデルを算出するステップは、前記トランジスタレベルの回路シミュレーションモデル記憶部が記憶する前記第1及び第2の出力バッファの出力容量を加算して得られた前記IBISシミュレーションモデルにおける前記第1の出力バッファの出力容量モデルを、前記出力容量モデル中間データ記憶部に記憶し、前記第1の出力バッファのIBISシミュレーションモデルを合成するステップは、前記合成部が、前記AC特性モデル中間データ記憶部が記憶する前記第1の出力バッファのAC特性モデルと、前記出力容量モデル中間データ記憶部が記憶する第1の出力バッファの出力容量モデルと、を用いて、前記第1の出力バッファのIBISシミュレーションモデルを合成する、ことを特徴とする請求項1乃至8いずれか1項記載のIBISシミュレーションモデルの抽出方法。前記IBISシミュレーションモデル抽出装置は、更に、トランジスタモデル自体を記憶するトランジスタモデル記憶部と、前記第1及び第2の出力バッファの接続情報が合成された合成接続情報を、記憶する合成接続情報記憶部と、を含み、前記トランジスタレベルの回路シミュレーション実行部は、前記第1の出力バッファのAC特性モデルを抽出するのに先立って、前記トランジスタレベルの回路シミュレーションモデル記憶部が記憶する前記第1及び第2の出力バッファの接続情報に基づいて、前記第1及び第2の出力バッファの接続情報を合成して前記合成接続情報とする、接続情報合成部を、更に含み、前記AC特性モデルを抽出するステップは、前記合成接続情報記憶部が保持する合成接続情報と、前記トランジスタモデル記憶部が記憶するトランジスタモデルと、を用いて実行される、ことを特徴とする請求項9記載のIBISシミュレーションモデルの抽出方法。コンピュータが有するプログラム記憶部に、前記IBISシミュレーションモデルの抽出プログラムを格納し、前記コンピュータに、前記IBISシミュレーションモデルの抽出プログラムを実行させることによって、前記コンピュータに前記各ステップを実行させ、よって、前記コンピュータを前記IBISシミュレーションモデルの抽出装置として機能させる、ことを特徴とする請求項9又は10記載のIBISシミュレーションモデルの抽出方法。外部接続端子と、それぞれの出力ノードが前記外部接続端子に接続された出力バッファを有するn個nは2以上の整数の半導体チップと、を備え、前記外部接続端子に接続されたn個の出力バッファのうち、一の出力バッファが活性状態に制御されるときは、残りのn-1個の出力バッファが非活性状態を維持するように制御される半導体装置について、IBISシミュレーションモデルを生成する方法であって、前記外部接続端子に前記活性状態と非活性状態に制御される前記n個の出力バッファが接続されたネットリストを用いて、トランジスタレベルの回路シミュレーションを行い、前記IBISシミュレーションモデルにおける前記一の出力バッファのAC特性モデルを抽出するステップと、前記ネットリストにおけるn個の出力バッファのそれぞれの出力容量を加算して、前記IBISシミュレーションモデルにおける前記一の出力バッファの出力容量モデルとして算出するステップと、前記AC特性モデル及び前記出力容量モデルを用いて、前記外部接続端子から見た前記一の出力バッファのIBISシミュレーションモデルを合成するステップと、を備える、ことを特徴とするIBISシミュレーションモデルの抽出方法。前記ネットリストは、前記n個の出力バッファにそれぞれ含まれる複数の出力トランジスタのプロパティ及びそれらの接続情報を含む、ことを特徴とする請求項12記載のIBISシミュレーションモデルの抽出方法。前記n個の出力バッファは、互いに同じ電気的特性を有する出力バッファであり、前記一の出力バッファの出力容量を算出するステップにおいて、前記一の出力バッファのトランジスタレベルの回路シミュレーションモデルにおける出力容量を、n倍することにより、前記IBISシミュレーションモデルにおける前記一の出力バッファの出力容量モデルを算出する、ことを特徴とする請求項12又は13記載のIBISシミュレーションモデルの抽出方法。前記外部接続端子から前記n個の出力バッファまでの配線が、前記外部接続端子から前記n個の出力バッファに対して共通に配線された共通配線と、前記共通配線から前記n個の出力バッファに対してそれぞれ配線されたn本の分岐配線とを含み、前記n本の分岐配線が実質的に等配線長であることを特徴とする請求項12乃至14いずれか1項記載のIBISシミュレーションモデルの抽出方法。前記半導体装置は、更に、パッケージ基板を備え、前記パッケージ基板の上に前記n個の半導体チップがそれぞれ絶縁体を介して積層して搭載され、前記パッケージ基板には、前記共通配線が配線され、前記n個の半導体チップにそれぞれ設けられた前記n個の出力バッファは前記パッケージ基板に設けられた共通配線を介して前記外部接続端子に接続されている、ことを特徴とする請求項15記載のIBISシミュレーションモデルの抽出方法。前記n個の半導体チップがそれぞれメモリチップであり、前記外部接続端子が、前記メモリチップに格納されたデータを出力するデータ出力端子であることを特徴とする請求項12乃至16いずれか1項記載のIBISシミュレーションモデルの抽出方法。前記一の出力バッファのAC特性モデルを抽出するステップを、前記n個の出力バッファそれぞれについてn回繰り返して、前記IBISシミュレーションモデルにおける前記n個の出力バッファの複数のAC特性モデルをそれぞれ抽出し、前記IBISシミュレーションモデルにおける前記一の出力バッファの出力容量モデルを、前記n個の出力バッファのそれぞれの出力容量モデルとして扱い、前記複数のAC特性モデル及び前記出力容量モデルをそれぞれ用いて、それぞれ対応する前記外部接続端子から見た前記n個の出力バッファの複数のIBISシミュレーションモデルを合成するステップと、を更に含む、ことを特徴とする請求項12乃至17いずれか1項記載のIBISシミュレーションモデルの抽出方法。以下の分析は、本発明によって与えられたものである。特許文献1にも記載されているように、一つの半導体装置が複数の半導体チップを内蔵し、複数の半導体チップがそれぞれ有する複数の出力バッファが共通の外部接続端子半導体装置が有する一つの外部端子に接続されるような構造を有する半導体装置では、1つのパッケージに1つの半導体チップしか内蔵されていない一般的な半導体装置のIBISモデルを抽出するときには、生じない問題がある。複数の半導体チップを内蔵する半導体装置についても、簡便な方法で高精度なIBISシミュレーションモデルを抽出することが求められている。本発明の第1の視点によれば、出力ノードが第1のパッドに接続された第1の出力バッファを有する第1の半導体チップと、出力ノードが第2のパッドに接続された第2の出力バッファを有する第2の半導体チップと、を備え、前記第1及び前記第2のパッドが共通の外部接続端子に接続され、前記第1及び第2の出力バッファのいずれか一方が活性状態、いずれか他方が非活性状態に制御される半導体装置のIBISシミュレーションモデルを生成する方法であって、前記第1及び第2の出力バッファの出力トランジスタを含めたネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記IBISシミュレーションモデルにおける前記第1の出力バッファのAC特性モデルを抽出するステップと、前記ネットリストにおける前記第1の出力バッファの出力容量に前記第2の出力バッファの出力容量を加算して、前記IBISシミュレーションモデルにおける前記第1の出力バッファの出力容量モデルを算出するステップと、前記第1の出力バッファのAC特性モデルと、前記第1の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第1の出力バッファのIBISシミュレーションモデルを合成するステップと、を備えるIBISシミュレーションモデルの抽出方法が提供される。本発明の第2の視点によれば、外部接続端子と、それぞれの出力ノードが前記外部接続端子に接続された出力バッファを有するn個nは2以上の整数の半導体チップと、を備え、前記外部接続端子に接続されたn個の出力バッファのうち、一の出力バッファが活性状態に制御されるときは、残りのn-1個の出力バッファが非活性状態を維持するように制御される半導体装置について、IBISシミュレーションモデルを生成する方法であって、前記外部接続端子に前記活性状態と非活性状態に制御される前記n個の出力バッファが接続されたネットリストを用いて、トランジスタレベルの回路シミュレーションを行い、前記IBISシミュレーションモデルにおける前記一の出力バッファのAC特性モデルを抽出するステップと、前記ネットリストにおけるn個の出力バッファのそれぞれの出力容量を加算して、前記IBISシミュレーションモデルにおける前記一の出力バッファの出力容量モデルとして算出するステップと、前記AC特性モデル及び前記出力容量モデルを用いて、前記外部接続端子から見た前記一の出力バッファのIBISシミュレーションモデルを合成するステップと、を備えるIBISシミュレーションモデルの抽出方法が提供される。本発明の各視点によれば、半導体装置が有する一つの外部接続端子に共通に接続される各半導体チップの出力バッファについても、トランジスタレベルの回路シミュレーションモデルの特性と同じように、高精度にIBISシミュレーションモデルが抽出できる。本発明の課題を解決する技術思想コンセプトの代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。更に、以下の概要の説明には、専ら理解を助けるための例示として、図面及び図面参照符号を付記するが、図示の態様に限定することを意図するものではない。本発明の対象とする半導体装置1は、図2に一例を示すように複数の半導体チップ10-1、10-2の複数の出力バッファ24-1、24-2が共通の外部接続端子2に接続されている。これらの複数の出力バッファのうち、一つの出力バッファが活性状態に制御されるときは、残りの他の出力バッファは非活性状態を維持するように制御される。外部接続端子2は、システムモジュール基板やマザーボード等のノードと接続する。この半導体装置1のIBISシミュレーションモデル抽出にあたって、外部接続端子にこれらの出力バッファが接続された状態でトランジスタレベルの回路シミュレーションを行い、活性状態に制御される一の出力バッファのAC特性IBISシミュレーションモデルを抽出する図1の103、113、105、117。また、IBISシミュレーションモデルの出力容量を抽出するにあたっては、各半導体チップのトランジスタレベル回路シミュレーションモデルにおける各出力容量を加算し、IBISシミュレーションモデルにおける活性状態に制御される一の出力バッファの出力容量を求める図24の102、114、104A、115。なお、半導体装置1に内蔵するn個の半導体チップのn個の出力バッファがすべて同等の特性を有する出力バッファであれば、1つのバッファの出力容量をn倍するだけでよい図1の102、114、104、115。さらに、上記トランジスタレベル回路シミュレーションによって得たAC特性モデル117図1と出力容量モデル115図1を用いてIBISシミュレーションモデルを合成し106;図1、上記半導体装置1のIBISシミュレーションモデル118図1を抽出する。上記手順により、簡便な手順により、高精度なIBISモデルを抽出することができる。特に、AC特性モデルの抽出にあたっては、残りの他の出力バッファである非活性状態を維持する出力バッファであっても外部接続端子に接続された状態でトランジスタレベル回路シミュレーションを行うので、高精度なモデルが抽出できる。また、出力容量は、不活性状態を維持する出力バッファも含めて各出力バッファの出力容量を加算してIBISシミュレーションモデルの出力容量を求めるので、簡便な方法で高精度な出力モデルが抽出できる。以上で概要の説明を終了し、以下、具体的な実施の形態について、図面を参照してより詳細に説明する。[IBISモデル抽出の対象となる半導体装置について]図2は、IBISモデル抽出の対象となる半導体装置の断面構造を示す模式図である。図2では、半導体装置1全体の構成のうち、一端部の断面構造を示し、図2では、前記一端部に対向し、前記一端部とは対称な断面構造を有する他端部の断面構造は図示を省略している。半導体装置1は、少なくとも、パッケージ基板3、絶縁体6、半導体チップ10-1、10-2、ボンディングワイヤ5-1、5-2、及び外部接続端子2を有する。パッケージ基板3の上に絶縁体6を介して半導体チップ210-2と半導体チップ110-1が積層されて搭載されている。このうち、半導体チップ10-2がパッケージ基板3の上に絶縁体6を介して下層に積載され、その上にさらに絶縁体6を介して半導体チップ10-1が上層に2段に積載されている。パッケージ基板3の裏面には、外部接続端子2としてボールが設けられ、外部接続端子2は、パッケージ基板3に設けられた基板配線である共通配線4によりパッケージ基板の反対面の表面まで配線されている。さらに共通配線4からボンディングワイヤである分岐配線5-1と分岐配線5-2がそれぞれ半導体チップ10-1の出力バッファ24-1の出力ノードと、半導体チップ10-2の出力バッファ24-2の出力ノードとに図示を省略しているパッドを介して接続されている。なお、半導体装置1は、樹脂やセラミック等のパッケージにより全体が覆われているが、図2では、半導体装置1全体を覆うパッケージについては記載を省略している。図3は、半導体装置1に搭載する半導体チップ10の一例を示すブロック図である。図3に一例として示す半導体チップ10は、8バンク構成のDDRDoubleDataRateSDRAMチップである。図3において、ロウデコーダ14は、ロウアドレスをデコードし選択されたワード線不図示を駆動する。センスアンプ12は、メモリセルアレイ11のビット線不図示に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ13は、カラムアドレスをデコードし、選択されたYスイッチ不図示をオンとしてビット線を選択し、IO線不図示に接続する。コマンドデコーダ19は、所定のアドレス信号と、制御信号として、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを入力し、コマンドをデコードするなお、信号名の/はロウレベルになるとアクティブになる信号であることを示す。カラムアドレスバッファ及びバーストカウンタ17は、コマンドデコーダ19からの制御信号を受けるコントロールロジック20クロック生成回路の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ13に供給する。モードレジスタ15は、アドレス信号とバンク選択用8バンクの中の1つを選択の信号BA0、BA1、BA2を入力し、コントロールロジック20に制御信号を出力する。コントロールロジック20は、更に、出力バッファ24の活性及び非活性の制御を行う。半導体チップ110-1が有する出力バッファ24が有効なときには、半導体チップ110-1のアウトプットイネーブル信号OEを有効にする。この時、半導体チップ210-2のアウトプットイネーブル信号OEを無効にする。このようにして、複数の出力バッファ24-1、24-2のいずれか一方が、活性状態に制御される。ロウアドレスバッファ及びリフレッシュカウンタ16のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ14に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ不図示に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスが選択され、ロウデコーダ14に供給される。クロックジェネレータ22は、DRAMデバイスに供給される相補の外部クロックCK、/CKを受け、クロックイネーブル信号CKEがハイレベルのとき、内部クロックを出力し、クロックイネーブル信号CKEがロウレベルとなると、以降、クロックの供給を停止する。データコントロール回路18は、書き込みデータと読み出しデータの入出力を行う。データ入出力回路21は、読み出しデータの出力時には、DLL回路から供給されるクロック信号に同期してデータコントロール回路18から並列に読み出したデータを直列データに変換して外部に出力する。書き込み時には、外部から直列に入力したデータを並列データに変換してデータコントロール回路18へ送る。出力バッファ24は、コントロールロジック20が出力するアウトプットイネーブル信号OEとデータ入出力回路21の出力信号とを入力し、出力が、DQ信号入出力パッド26に接続されている。出力バッファ24は、アウトプットイネーブル信号OEとデータ入出力回路21の出力信号とを入力信号とするNANDゲート243と、アウトプットイネーブル信号OEの反転信号とデータ入出力回路21の出力信号とを入力信号とするNORゲート244を備えている。NANDゲート243の出力は、ソースが電源VDD、ドレインがDQ信号入出力パッド26に接続されたPチャンネル出力トランジスタ241のゲートに接続されている。また、NORゲート244の出力は、ソースが電源VSS、ドレインがDQ信号入出力パッド26に接続されたNチャンネル出力トランジスタ242のゲートに接続されている。出力バッファ24は、アウトプットイネーブル信号OEがハイレベルのときは、データ入出力回路21が出力する読み出しデータに基づいて、Pチャンネル出力トランジスタ241またはNチャンネル出力トランジスタ242のどちらか一方が導通し、DQ信号入出力パッド26から読み出しデータをクロック信号に同期して出力する。一方、アウトプットイネーブル信号OEがロウレベルのときは、データ入出力回路21が出力するデータにかかわらず、Pチャンネル出力トランジスタ241及びNチャンネル出力トランジスタ242はどちらも非導通状態を維持し、出力ノードはハイインピーダンス状態になる。また、DQ信号入出力パッド26とデータ入出力回路21との間には、入力バッファ25が設けられ、書き込み時には、DQ信号入出力パッド26から入力したデータをデータ入出力回路21に伝える。なお、DQ信号入出力パッド26は、複数設けられ、複数ビットのデータを並列に入出力できるように構成されている。出力バッファ24と入力バッファ25は、各ビットのDQ信号入出力パッド26に対応してDQ信号入出力パッド26の数と同一の数の出力バッファ24と入力バッファ25が設けられる。図4は、IBISモデル抽出の対象となる半導体装置を基板に実装した状態を示す模式図である。図4では、マザーボード35にメモリコントローラ37と、複数のメモリモジュール31が搭載されている。また、各メモリモジュール31は、複数の半導体装置1を搭載している。図4では、メモリモジュール基板の表裏にそれぞれ1つずつの半導体装置1を搭載したメモリモジュール31を示している。半導体装置1には、図2を用いて説明したとおり、パッケージ基板3に複数の半導体チップ10が積層され、各半導体チップの出力バッファからボンディングワイヤ5とボールを介してメモリモジュール配線DQ信号配線32に配線され、さらにマザーボード35に設けられたマザーボード配線DQ信号配線36を介してメモリコントローラ37に接続されている。これらのメモリモジュール基板31単体、または、マザーボードを含めたシステム全体で半導体装置1からDQ信号配線に出力したデータが、どのようにしてメモリコントローラまで伝わるかのシミュレーションが必要になる。このため、半導体装置1のIBISシミュレーションモデルを簡便な方法で高精度なモデルを抽出することが必要になる。[IBISシミュレーションモデルについて]図5は、外部接続端子半導体装置1のDQ端子から半導体装置1の内部を見たときのモデルである。aは、SPICE等のトランジスタレベル回路シミュレーションにおけるモデルであり、bは、IBISシミュレーションにおけるモデルである。図5aに示すように、トランジスタレベル回路シミュレーションモデルでは、半導体チップ10-1、10-2の内部の各出力バッファ24-1、24-2を構成するPチャンネル出力トランジスタ241-1、241-2、Nチャンネル出力トランジスタ242-1、242-2まで半導体デバイスの回路構造に忠実にモデル化することができる。一方、IBISシミュレーションモデルでは、出力バッファ24-1が活性化されデータを出力し、出力バッファ24-2が非活性状態ハイインピータダンス状態を維持するときは、一つの出力バッファ24-1が存在するものとしてモデル化され、出力バッファ24-1と出力バッファ24-2との相互作用等は無視される。すなわち、非活性状態を維持する出力バッファ24-2は存在しないものとして扱われる。また、出力バッファ24-1から外部接続端子DQ端子2までの配線もパッケージとして共通の抵抗R、インダクタンスL、容量Cがあるものとして扱われる図5の例では、R=293.12mΩ、L=2.99nH、C=0.98pF。次に、トランジスタ回路シミュレーションモデルからIBISシミュレーションモデルを抽出する際に必要となるIBISシミュレーションモデルについて説明する。図6は、IBISシミュレーションモデルにおける出力バッファのVtimetableAC特性の4条件を説明する測定回路図である。aは立ち上がりプルアップ条件、bは立ち下がりプルアップ条件、cは立ち上がりプルダウン条件、dは立ち下がりプルアップ条件の測定回路図である。図6aの立ち上がりプルアップ条件では、外部接続端子2を半導体装置1の外部で固定抵抗50Ωにより固定電圧VDDQにプルアップすると共に、出力バッファをロウレベルからハイレベルに立ち上げて外部接続端子2の電圧がロウレベルからハイレベルに立ち上がる波形を時間tと電圧Vでモデル化する。同様に、図6bの立ち下がりプルアップ条件では、外部接続端子2を半導体装置1の外部で固定抵抗50Ωにより固定電圧VDDQにプルアップすると共に、出力バッファをハイレベルからロウレベルに立ち下げて外部接続端子2の電圧がハイレベルからロウレベルに立ち下がる波形を時間tと電圧Vでモデル化する。図6cの立ち上がりプルダウン条件は、図6aの立ち上がりプルアップ条件では、固定抵抗50Ωにより固定電圧VDDQにプルアップされていたのが、固定電圧VSSQにプルダウンされることが異なるだけで、他は、図6aと同じである。また、図6dの立ち下がりプルダウン条件は、図6bのプルアップ抵抗がプルダウン抵抗に変わるだけで他は、図6bと同一である。図7は、IBISシミュレーションモデルにおけるaIV特性と、bAC特性V-timetableと、c出力容量特性と、を示すイメージ図である。図7aのIV特性は、出力バッファが導通しているときの出力電圧と出力電流のDC特性を示す。図7bのAC特性V-timetableは、すでに図6を用いて説明したとおりである。また、AC特性を示すV-timetableモデルの一例を図20に示す。図7cの出力容量は、出力バッファ自身の出力容量を示す。すなわち、IBISシミュレーションモデルとしては、上記IV特性モデル、AC特性V-timetableモデル、出力容量モデルを抽出することが必要になる。[比較例]上記半導体装置1について、IBISモデルを抽出するにあたって、発明者らは、まず、次のように考えた。前提として、積層する半導体チップの数は2である。また、2つの半導体チップ10-1、10-2は同一の製品であり、同一の出力バッファ24-1、24-2を共通に外部接続端子2に接続する。また、外部接続端子2に接続する出力バッファ24-1、24-2のうち、活性化されるアウトプットイネーブル信号OEがハイレベルになるのは、このうち、一つの出力バッファ24-1のみであり、残りの出力バッファ24-2は、不活性状態を維持するアウトプットイネーブル信号OEがロウレベルを維持する。また、半導体チップ10-1、10-2から外部接続端子2までの配線は、分岐配線5-1、5-2図4参照が短配線であり、かつ、分岐配線5-1、5-2の長さが互いにほぼ等しい場合を想定した。以上の前提の下に、半導体チップ10のトランジスタレベル回路シミュレーションモデルからIBISシミュレーションモテルを抽出するにあたり、図15のような手順を考えた。IV特性の抽出は、2つの出力バッファのうち、一つの出力バッファのIV特性をトランジスタレベル回路シミュレーションにより抽出すればそれがそのまま適用できるであろうと考えた図15の101、116。また、出力容量は、二つの出力バッファ24-1、24-2が共通に一つの外部接続端子2に接続されるのであるから、1つの出力バッファ24-1について、出力容量を求め、その値を2倍すればよいと考えた図15の102、114、104、115。さらに、AC特性についても、一つの出力バッファ24-1について、AC特性V-timetableを抽出し、それをそのままAC特性のIBISシミュレーションモデルに適用できると考えた図15の905、917。最後に上記の手順により求めたIV特性、出力容量、AC特性モデルを合成することにより、IBISシミュレーションモデルが抽出できると考えた図15の106、118。このような図15に示す手順により抽出した半導体装置1のIBISシュミレーションモデルを用いて、図9bに示す回路についてIBISシミュレーションを行った。図9bの回路は、半導体装置1の外部接続端子2と接地との間にCref=7.5pFの容量を設けただけの回路である。図9aには、比較のためにトランジスタレベル回路シミュレーションモデルを用いて同じ回路についてもトランジスタレベル回路シミュレーションを行ってみた回路を示す。その結果を図16に示す。図16aは、図9の回路について、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果を示す図である。図16bは、図15に示す手順によって抽出したIBISモデルによるシミュレーション結果を示す図である。なお、図16aでは、SPICEトランジスタモデルを使用し、SPICEシミュレーションツールによってシミュレーションを行った。また、図16bでは、IBISシミュレーションツールツールAを用いてIBISシミュレーションを行った。なお、上記SPICEツールとツールAは同一のツールである。図16a、b共に図の横軸の目盛は時間nsであり、縦軸は、電圧Vである。また、図16aのトランジスタレベル回路シミュレーションでは、電源電圧がTYP値のみでシミュレーションを行っているが、図16bのIBISモデルによるシミュレーションでは、電圧値がMAX、TYP、MINの3条件でシミュレーションを行っている。最も立ち上がり、立ち下がりの早いのがMAXであり、最も立ち上がり、立ち下がりの遅いのがMINであり、その中間がTYPである。図16aの基準となるトランジスタレベル回路シミュレーションによれば、比較的滑らかな立ち上がり、立ち下がり波形が得られているが、図16bの図15の手順によって抽出したIBISモデルによるIBISシミュレーションでは立ち上がり、立ち下がり共に波形が波打っている。また、図17は、図16aと図16bとを重ね合わせた図である。図18は、図16bで示した図15の手順により抽出したIBISモデルを用い、IBISシミュレーションツールをツールAから別のツールBに代えてシミュレーションを行った結果を示す。ツールAもツールBも共にアナログシミュレータである。図18のシミュレーションは、TYP値のみ行い、図16aに示すSPICEトランジスタモデルを用い、SPICEシミュレーションツールを使ってシミュレーションを行った結果と、重ねて表示している。IBISシミュレーションの結果と基準となるシミュレーションの結果がずれている箇所のみ矢印でIBISシミュレーション結果を示す。図18では、図16、図17ほど、違いは顕著になっていないが、IBISシミュレーションの結果は基準となるSPICEトランジスタモデルを用いたシミュレーション結果とずれている。図19は、図16bと同じ図15の手順により抽出したIBISモデルを用い、IBISシミュレーションツールをさらにツールCに代えてシミュレーションを行った結果を示す。ツールCもツールAやツールBと同様のアナログシミュレータである。図19のシミュレーションは、TYP値のみ行い、図16aに示すSPICEトランジスタモデルを用い、SPICEシミュレーションツールを使ってシミュレーションを行った結果と、重ねて表示している。IBISシミュレーションの結果と基準となるシミュレーションの結果がずれている箇所のIBISシミュレーション結果を矢印で示す。図19に示す通り、図15の手順により抽出したIBISモデルを用いた場合は、波形が波打っており、トランジスタレベル回路シミュレーションの結果からずれている。以上の実験結果に基づいて得られた複数の比較例と本発明の好ましい実施形態について以下のとおり説明する。[第1の実施形態]図1は、第1の実施形態によるIBISシミュレーションモデル抽出方法のデータと処理の流れを示すフローチャートである。図1の処理フローを適用する前提として、半導体装置1は、n個nは2以上の整数の半導体チップ10を内蔵しており、n個の半導体チップ10には、それぞれ出力バッファ24が設けられ、各半導体チップ10に設けられたn個の出力バッファ24のうち、一の出力バッファが活性状態に制御されるときは、残りのn-1個の出力バッファは、非活性状態を維持するように制御される。そのような制御は、各半導体チップに異なる制御信号を外部から与えれば、そのように制御することが可能である。また、n個の半導体チップのトランジスタのモデルは同一のモデルを用いることができ、n個の出力バッファ24は外部接続端子2から見た電気的特性が同等の出力バッファであるとする。以上の前提にたって図1の処理フローを説明する。図1の処理フローでは、半導体チップ10のトランジスタモデル112と出力バッファ24を含むトランジスタの接続情報111ネットリスト111を入力する。接続情報111には、トランジスタのサイズ等のレイアウト情報が含まれているとする。また、n個の半導体チップ10でトランジスタモデル112、接続情報111は、共通であるとする。IV特性抽出処理101では、出力バッファ24の接続情報111とトランジスタモデル112に基づいて、出力バッファ24のPチャンネルMOSトランジスタ241図3参照、NチャンネルMOSトランジスタ242がそれぞれ導通状態に制御されたときのIV特性をトランジスタモデル回路シミュレーションにより抽出し、その結果を出力バッファのIBIS-IV特性モデル116として出力する。出力容量抽出処理102は、出力バッファ24の接続情報111とトランジスタモデル112に基づいて、トラジスタレベル回路シミュレーションにより出力バッファ24の出力容量を、回路シミュレーション出力容量モデル114として求める。この出力容量抽出処理102によって求めた出力容量は、外部接続端子2に接続されるn個の半導体チップのn個の出力バッファ24のうち、一つの半導体チップ10の一つの出力バッファ24の容量のみである。次に、出力容量変換処理104は、出力容量抽出処理102で求めた一つの半導体チップ10の一つの出力バッファ24の容量をn倍して外部接続端子2に接続されるn個の出力バッファの容量を求め、IBIS出力容量モデル115を求める。接続情報合成処理103ネットリスト合成処理103は、図5aに示すように、n個の半導体チップ10-1、10-2の出力バッファ24-1、24-2の出力は、半導体チップ10-1、10-2の外で共通に接続されている。したがって、1チップの接続情報111から、n個の半導体チップのn個の出力バッファの出力が共通に接続された合成接続情報113合成ネットリスト113を生成する。AC特性V-timetable抽出処理105では、接続情報合成処理103で合成した合成接続情報113とトランジスタモデル112に基づいて、n個の出力バッファが合成された状態でトランジスタレベル回路シミュレーションを行い、n個の出力バッファ24のうち、一つの出力バッファのV-timetableIBIS-AC特性モデル117を抽出する。このAC特性V-timetable抽出処理105では活性化される出力バッファは、一つの出力バッファ24のみであり、残りのn-1個の出力バッファ24は、ハイインピーダンス状態を維持した状態でトランジスタレベル回路シミュレーションを行う。図8に2つの半導体チップの2つの出力バッファ24-1、24-2が合成された状態で行うVtimetableAC特性をAC特性V-timetable抽出処理105により抽出するときのシミュレーション対象とする回路の回路図を示す。aは立ち上がりプルアップ条件、bは立ち下がりプルアップ条件、cは立ち上がりプルダウン条件、dは立ち下がりプルダウン条件の抽出用回路図である。上記4条件は、図6を用いて説明した4条件と同一であるが、それぞれ、複数の出力バッファが接続された状態でトランジスタレベル回路シミュレーションを行い、VtimetableIBIS-AC特性モデル117を抽出する点が特徴である。なお、n個の出力バッファの出力が共通に外部接続端子に接続されていても、同時に活性状態に制御される出力バッファはその中の一つの出力バッファであり、n-1個の出力バッファは不活性状態を維持し、ハイインピーダンス状態である。なお、ハイインピーダンス状態を維持する出力バッファ24の出力トランジスタ241、242も、負荷容量として効いてくるので第1の実施形態では、この負荷容量として効いてくるハイインピーダンス状態を維持する動作しない出力バッファの出力トランジスタ241、242の負荷容量を正確に取り込んでVtimetableIBIS-AC特性モデル117を抽出することができる。図1のIBISシミュレーションモデル合成処理106は、IV特性抽出処理101によって抽出したIBIS-IV特性モデル116と、出力容量変換処理104によって求めたIBIS出力容量モデル115と、AC特性V-timetable抽出処理105によって抽出したIBIS-AC特性モデル117を合成してIBISシミュレーションモデル118を生成する。このIBISシミュレーションモデル118が第1の実施形態で得られるIBISシミュレーションモデルである。次に、第1の実施形態により得られたIBISシミュレーションモデルを用いて比較例と同じ図9の回路について、シミュレーションを行った結果を実施例1として示す。図10は、すでに比較例の説明で説明した基準となるSPICEのトランジスタモデルを用いてSPICEシミュレーションツールを用いてシュミレーションした結果と、図1に示す第1の実施形態により得られたIBISシミュレーションモデルを用いて比較例のIBISシミュレーションでも用いたツールAによりシミュレーションした結果を重ねて表示した図である。すでに説明したように、SPICEツールとツールAは同一のツールである。図10において、太線がSPICEトランジスタモデルを用いてシミュレーションした結果であり、細線が第1の実施形態の方法で抽出したIBISシミュレーションモデルを用いてシミュレーションした結果実施例1を示す。両者のシミュレーション結果はほぼ一致している。図11は、第1の実施形態の方法で抽出した同じIBISシミュレーションモデルを用い、IBISシミュレーションツールをツールAから比較例のIBISシミュレーションで用いたツールBに代えて行ったシミュレーション結果である。図12は、さらに、図11のツールBによるシミュレーション結果と、基準となるSPICEのトランジスタモデルを用いSPICEシミュレーションツールを使用してシュミレーションした結果とを重ね合わせて表示した図である。両者のシミュレーション結果が一致していない箇所を矢印でSPICEトランジスタレベル回路シミュレーション結果とIBIS第1の実施形態の方法により抽出したIBISモデルによる実施例1のシミュレーション結果を区別して示すが、大きな差異はなく、第1の実施形態によれば、高精度のIBISシミュレーション結果が得られることが確認できる。図13は、同じ第1の実施形態のIBISシミュレーションモデルを用い、IBISシミュレーションツールをさらに比較例のIBISシミュレーションでも用いたツールCに代えて行ったシミュレーション結果である。図14は、図13のツールCによるシミュレーション結果と、基準となるSPICEのトランジスタモデルを用いてSPICEシミュレーションツールを用いてシュミレーションした結果とを重ね合わせて表示した図である。両者のシミュレーション結果が一致していない箇所を矢印でSPICEトランジスタレベル回路シミュレーション結果とIBIS第1の実施形態の方法により抽出したIBISモデルによる実施例1のシミュレーション結果とを区別して示すが、大きな差異はなく、第1の実施形態によれば、高精度のIBISシミュレーション結果が得られることが確認できる。図21は、基準となるSPICEのトランジスタモデルを用いてSPICEシミュレーションツールを用いてシュミレーションした結果矢印SPICEと、図1に示す第1の実施形態の方法により得られたIBISシミュレーションモデルを用いてツールAによりシミュレーションした結果矢印実施例1と、図15に示す比較例1の方法により得られたIBISシミュレーションモデルを用いてツールAによりシミュレーションした結果矢印比較例と、の3つのシミュレーション結果を比較した図である。シミュレーション結果に差異が生じている箇所を矢印で示す。基準となるSPICEトランジスタモデルによるシミュレーション結果に対して比較例のIBISモデルによるシミュレーション結果は差異が大きいが、実施例1のIBISモデルによるシミュレーション結果はかなりの精度で一致していることが確認できる。図20は、a実施例1により抽出したV-timetableAC特性と、b比較例により抽出したV-timetableAC特性である。図20では、立ち上がりプルアップ条件図6a参照での時間timeとそのときの出力の電圧値Vが電源電圧TYP=1.8V、min=1.7V、MAX=1.95Vの3条件についてテーブル形式で示されている。図15に示す比較例の方法と図1に示す第1の実施形態実施例1の方法では、AC特性の抽出方法が異なるが、図20のaとbとを見比べると確認できるように、比較例より実施例1の方が立ち上がる時間が遅くなっている。すなわち、比較例では、無視した不活性状態を維持する出力バッファの負荷容量が結果の違いとして表れていると考えられる。[第1の実施形態の拡張例]第1の実施形態では、主に半導体チップに内蔵される半導体チップの数が2であり、外部接続端子2に接続される出力バッファの数が2である場合について説明したが、図22に示すように外部接続端子2に接続される出力バッファの数は2に限られるものではなく、n個nは2以上の整数の半導体チップのn個の出力バッファが共通に一つの外部接続端子に接続される場合に適用できる。この場合、同時に活性化される出力バッファは一つであり、残りのn-1個の出力バッファは非活性状態を維持する。また、各出力バッファ24-1~24-nの出力バッファから外部接続端子2までの配線は、出力バッファ毎に設けられる分岐配線5-1~5-nと共通配線4とに区別できるが、第1の実施形態の方法によれば、分岐配線5-1~5-nの長さが相対的に短く、かつ、長さが揃っている場合に精度よく、IBISシミュレーションモデルを抽出できる。IBISシミュレーションモデルにおける分岐配線の存在を無視することができるからである。さらに、図1のIV特性抽出処理101では、IBISモデル抽出の対象とする半導体チップの出力バッファの出力トランジスタがエンハンスメント型のPMOS出力トランジスタとNMOS出力トランジスタからなるCMOS出力バッファである場合、出力電圧範囲が電源電圧範囲内であれば、n個の出力バッファのうち、不活性状態にあるn-1個の出力バッファの存在を無視してIV特性を抽出することができる。しかし、出力電圧が電源電圧範囲を超えて電源電圧の範囲外の電圧にクランプされた場合のIV特性については、不活性状態を維持する出力バッファの存在を無視してIV特性の抽出を行うことはできない。例えば、図5aにおいて、PMOS出力トランジスタ241のソースに接続される電源電圧がVDD=1.5V、NMOS出力トランジスタ242のソースに接続される電源電圧がVSS=0Vである場合、外部接続端子2の電圧が0V未満、または、1.5Vを超える電圧にクランプされる場合は、n個の出力バッファが並列に接続されているものとしてトランジスタレベルの回路シミュレーションを行い、不活性状態を維持する出力バッファの存在も考慮に入れてIV特性抽出処理101を行う必要がある。このように取り扱うことにより、外部接続端子2が電源電圧範囲外の電圧にクランプされる場合についても正確なIBISシミュレーションモデルを抽出することができる。[第2の実施形態]図1を用いて説明した第1の実施形態のIBISシミュレーションモデルの抽出方法は、図1に示すように、IV特性抽出処理を行うIV特性抽出部101と、出力容量抽出処理を行う出力容量抽出部102と、接続情報合成処理を行う接続情報合成部103と、出力容量変換処理を行う出力容量変換部104と、AC特性抽出処理を行うAC特性抽出部105と、IBISシミュレーションモデル合成処理を行うIBISシミュレーションモデル合成部106と、を備えるIBISシミュレーションモデル抽出装置100によって実行することもできる。IBISシミュレーションモデル抽出装置100は、データを記憶する記憶部として、トランジスタレベル回路シミュレーション用接続情報トランジスタレベルの回路シミュレーションモデルを記憶するトランジスタレベルの回路シミュレーションモデル記憶部111ネットリスト記憶部111と、回路シミュレーション用トランジスタモデルを記憶するトランジスタモデル記憶部112と、合成接続情報を記憶する合成接続情報記憶部113合成ネットリスト記憶部113と、トランジスタレベル回路シミュレーション出力容量モデルを記憶する回路シミュレーション出力容量記憶部114と、IBIS出力容量モデルを記憶するIBIS出力容量記憶部115出力容量モデル中間データ記憶部と、IBIS-IV特性モデルを記憶するIBIS-IV特性モデル記憶部116と、IBIS-AC特性モデルを記憶するIBIS-IV特性モデル記憶部117AC特性モデル中間データ記憶部と、IBISシミュレーションモデルを記憶するIBISシミュレーションモデル記憶部118を備えることが望ましい。なお、第2の実施形態の説明に係わらず、第1の実施形態で説明した図1の手順によるIBISシミュレーションモデルの抽出方法は、第2の実施形態で説明したIBISシミュレーションモデル抽出装置100を用いることなく実施できることは言うまでもない。例えば、接続情報合成処理103やIBISシミュレーションモデル合成処理106は、テキストエディタ等を使用して合成してもよい。第2の実施形態では、更にこれらの処理を自動化することができる。[第3の実施形態]また、図23に示すように、コンピュータ200は、CPU201、IO装置203及び記憶部202が、バス204を介して接続されている。記憶部202にIBISシミュレーションモデル抽出プログラム300をインストールすることにより、コンピュータ200を第2の実施形態のIBISシミュレーションモデル抽出装置100として機能させ、コンピュータ200に第1の実施形態のIBISシミュレーションモデルの抽出方法を実行させることができる。記憶部202は、IBISシミュレーションモデル抽出プログラム300及びデータ記憶部400を含む。IBISシミュレーションモデル抽出プログラム300は、CPU201をIV特性抽出部101として機能させCPU201にIV特性抽出処理101を実行させるIV特性抽出処理プログラム301と、CPU201を出力容量抽出部102として機能させCPU201に出力容量抽出処理102を実行させる出力容量抽出処理プログラム302と、CPU201を接続情報合成部103として機能させCPU201に接続情報合成処理103を実行させる接続情報合成処理プログラム303と、を備える。さらに、IBISシミュレーションモデル抽出プログラム300は、CPU201を出力容量変換部104として機能させCPU201に出力容量変換処理104を実行させる出力容量変換処理プログラム304と、CPU201をAC特性抽出部105として機能させCPU201にAC特性抽出処理105を実行させるAC特性抽出処理プログラム305と、CPU201をIBISシミュレーションモデル合成部106として機能させCPU201にIBISシミュレーションモデル合成処理106を実行させるIBISシミュレーションモデル合成処理プログラム306と、を備える。データ記憶部400は、図1を用いて説明したSPICE接続情報111、SPICEトランジスタモデル112、SPICE合成接続情報113、SPICE出力容量114、IBIS出力容量115、IBIS_IV特性116、IBIS_AC特性117、合成されたIBISモデル118を記憶する。なお、記憶部202は、RAM、キャッシュメモリ、ハードディスク、CDやDVD等の光ディスクなど、どの様な記憶媒体であってもCPUからアクセス可能なメモリとして機能するものであればよい。また、データ記憶部202の一部が遠隔地や分散した箇所にあるものであってもCPU201からインターネット等を介してアクセス可能であればそれでもよい。さらに、CPU201は複数在ってもよいことは言うまでもない。なお、第3の実施形態の説明に係わらず、第2の実施形態のIBISシミュレーションモデル抽出装置100の全部又は一部は、コンピュータ制御によらない装置であってもよいことは言うまでもない。[第4の実施形態]第1の実施形態では、外部接続端子2がトランジスタモデル及び内部の内部回路が同一である複数の半導体チップの複数の出力バッファに接続されている例について説明した。しかし、外部接続端子2に接続されるn個nは2以上の整数の半導体チップの出力バッファは、異なる種類の半導体チップの異なる種類の出力バッファに接続されていてもよい。例えば、半導体装置が半導体記憶装置であっても、DRAMチップと不揮発性メモリチップを同一のパッケージに組み込んだ半導体装置等であってもよい。そのような半導体装置について、IBISシミュレーションモデル抽出する方法を図24に示す。半導体チップのトランジスタモデルが異なる場合は、トランジスタモデルとして異なる種類のトランジスタモデル112を用意する。また、各半導体チップの出力バッファの構造、回路構成が異なる場合は、接続情報トランジスタサイズ等のレイアウト情報を含むも異なる種類だけ接続情報111を用意する。IV特性抽出101は、トランジスタモデル112または、接続情報111のいずれかが異なれば、異なるIV特性が得られるので、異なる種類毎にIV特性116を抽出し出力する。出力容量抽出処理102についても、トランジスタモデル112、接続情報111のいずれかが異なれば、出力容量114は異なった値になるので、トランジスタモデル112、接続情報111のいずれかが異なる毎に出力容量114を抽出する。出力容量変換処理104Aは、n個の出力バッファの出力容量をすべて加算し、IBIS出力容量115として出力する。接続情報合成処理103は、n個の出力バッファが合成した合成接続情報113を生成する。AC特性V-timetable抽出は、合成接続情報113と合成接続情報113に含まれる複数のトランジスタモデル112を同時に用いてトランジスタレベル回路シミュレーションを行い、AC特性117を求める。なお、AC特性は、n個の出力バッファが同一の構成ではなく、異なった回路構成であり、異なったトランジスタモデルを用いている場合には、活性化される出力バッファの種類毎にAC特性117を求める。最後にIBISシミュレーションモデル合成処理106Aにより、IV特性116と出力容量115とAC特性117を合成してIBISモデル118を抽出する。なお、抽出したIBISモデル118は、n個の出力バッファのうち、活性化させる1個の出力バッファによって異なったモデルになるので、異なった種類だけIBISモデル118を出力する。なお、IV特性116、AC特性117は、活性化させる出力バッファの種類毎に異なるモデルとなるが、出力容量モデルは、活性化させる出力バッファの種類に係わらず共通にすることができる。なお、実施形態4においても、分岐配線5の長さは、互いに均等でかつ、短配線であることが好ましい。そのような場合であれば、分岐配線5の存在を無視してもIBISモデルの精度に大きな影響を与えないからである。また、実施形態2のIBISシミュレーションモデル抽出装置100、実施形態3のIBISシミュレーションモデル抽出プログラム300は、実施形態4のIBISシミュレーションモデル抽出方法にも適用することができる。さらに、第1の実施形態の拡張例の所で説明したように外部接続端子2図5a参照が電源電圧範囲外にクランプされることを想定してIBISシミュレーションを行う場合は、IV特性の抽出は、AC特性の抽出と同様にn個の出力バッファが並列に外部接続端子2に接続された状態でトランジスタレベルの回路シミュレーションを行い、IV特性を求める必要がある。以上説明した本発明の技術思想は、実施例が開示する回路形式及び生成方法に限られない。例えば、図2において、半導体チップ1及び半導体チップ2は、それぞれパッケージ基板3に積層されていても良い。本発明の技術思想は、様々な半導体装置のIBISモデルの生成方法に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般のIBISモデルの生成に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置のIBISモデルの生成に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタNチャネル型MOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタPチャネル型MOSトランジスタは、第2導電型のトランジスタの代表例である。