m行n列に配設された複数の画素と、前記複数の画素のうち1行目に配設されたn個の画素に電気的に接続された第1の走査線、乃至、前記複数の画素のうちm行目に配設されたn個の画素に電気的に接続された第mの走査線と、前記第1の走査線に電気的に接続された第1のパルス出力回路、乃至、前記第mの走査線に電気的に接続された第mのパルス出力回路と、を有し、前記第kのパルス出力回路kは、2以上m未満の自然数は、ソース及びドレインの一方がクロック信号を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第k1のパルス出力回路に電気的に接続された第1のトランジスタと、ソース及びドレインの一方が前記クロック信号又は固定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第kの走査線に電気的に接続された第2のトランジスタと、前記第k-1のパルス出力回路から入力される信号に応じて、前記第1のトランジスタのゲートの電位及び前記第2のトランジスタのゲートの電位を制御する制御回路と、を有する表示装置。請求項1において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、ゲートが高電源電位を供給する配線に電気的に接続された第3のトランジスタを有する表示装置。請求項1において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、前記クロック信号又は固定電位を供給する配線が前記クロック信号を供給する期間においてオン状態となる第3のトランジスタを有する表示装置。請求項1において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、ゲートが前記クロック信号又は固定電位を供給する配線に電気的に接続された第3のトランジスタを有する表示装置。m行n列に配設された複数の画素と、前記複数の画素のうち1行目に配設されたn個の画素に電気的に接続された第1の走査線、乃至、前記複数の画素のうちm行目に配設されたn個の画素に電気的に接続された第mの走査線と、前記第1の走査線に電気的に接続された第1のパルス出力回路、乃至、前記第mの走査線に電気的に接続された第mのパルス出力回路と、を有し、前記第kのパルス出力回路kは、2以上m未満の自然数は、ソース及びドレインの一方がクロック信号を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第k1のパルス出力回路に電気的に接続された第1のトランジスタと、ソース及びドレインの一方が前記クロック信号又は固定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第kの走査線に電気的に接続された第2のトランジスタと、ソース及びドレインの一方が低電源電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第1のトランジスタのソース及びドレインの他方並びに前記第k1のパルス出力回路に電気的に接続された第3のトランジスタと、ソース及びドレインの一方が前記低電源電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのソース及びドレインの他方並びに前記第kの走査線に電気的に接続された第4のトランジスタと、前記第k-1のパルス出力回路から入力される信号に応じて、前記第1のトランジスタのゲートの電位乃至前記第4のトランジスタのゲートの電位を制御する制御回路と、を有する表示装置。請求項5において、前記制御回路が、ソース及びドレインの一方が高電源電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第3のトランジスタのゲート及び前記第4のトランジスタのゲートに電気的に接続された、垂直帰線期間においてオン状態となるリセット用トランジスタを有する表示装置。請求項5において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、ゲートが高電源電位を供給する配線に電気的に接続された第5のトランジスタを有する表示装置。請求項6において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、ゲートが前記高電源電位を供給する配線に電気的に接続された第5のトランジスタを有する表示装置。請求項5又は請求項6において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、前記クロック信号又は固定電位を供給する配線が前記クロック信号を供給する期間においてオン状態となる第5のトランジスタを有する表示装置。請求項5又は請求項6において、前記制御回路が、ソース及びドレインの一方が前記第1のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのゲートに電気的に接続され、ゲートが前記クロック信号又は固定電位を供給する配線に電気的に接続された第5のトランジスタを有する表示装置。しかしながら、特許文献1で開示される表示装置では、どの領域に対して画像の書き換えを行うかは、あらかじめ分割される群毎に選択することしかできない。すなわち、任意の走査線例えば、走査線毎に対して画像の書き換えを選択することはできない。また、特許文献1で開示される表示装置では、走査線駆動回路の駆動に必要な信号数が、当該走査線駆動回路が分割される群の数に応じて増加する。すなわち、当該走査線駆動回路を構成する配線数が、当該群の数に応じて増加することになる。また、走査線駆動回路が画素部と同じ基板に形成される場合、当該群の数に応じて画素部が形成される基板と外部回路との接続点数が増加することになる。上述した課題に鑑み、本発明の一形態は、任意の領域のみに対して画像の書き換えが可能な表示装置を提供することを課題の一とする。また、本発明の一態様は、部分駆動が可能な表示装置において、配線を含めた回路の構成を簡略化することを課題の一とする。なお、本発明の一態様は、上記課題の少なくとも一を課題とする。上述した課題は、走査線駆動回路が複数の走査線のそれぞれに対して選択的に選択信号を供給することで解決することできる。例えば、走査線駆動回路が複数のパルス出力回路によって構成されるシフトレジスタを有する場合、当該パルス出力回路がクロック信号を用いて後段のパルス出力回路に対して選択信号をシフトすると共に、当該クロック信号及び固定電位を選択的に用いて走査線に対して信号を供給する構成とすることで複数の走査線に対して選択的に選択信号を供給することが可能である。すなわち、走査線に対する信号が、クロック信号を用いる場合は選択信号となり、固定電位である場合は非選択信号となるように設計することで、走査線に対する選択信号の供給を制御することが可能である。具体的には、本発明の一態様は、m行n列に配設された複数の画素と、前記複数の画素のうち1行目に配設されたn個の画素に電気的に接続された第1の走査線、乃至、前記複数の画素のうちm行目に配設されたn個の画素に電気的に接続された第mの走査線と、前記第1の走査線に電気的に接続された第1のパルス出力回路、乃至、前記第mの走査線に電気的に接続された第mのパルス出力回路と、を有し、前記第kのパルス出力回路kは、2以上m未満の自然数は、ソース及びドレインの一方がクロック信号を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第k1のパルス出力回路に電気的に接続された第1のトランジスタと、ソース及びドレインの一方が前記クロック信号又は固定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第kの走査線に電気的に接続された第2のトランジスタと、前記第k-1のパルス出力回路から入力される信号に応じて、前記第1のトランジスタのゲートの電位及び前記第2のトランジスタのゲートの電位を制御する制御回路と、を有する表示装置である。なお、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。本明細書等において、第1、第2、第3などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第1、第2、第3などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、第1のを第2の又は第3のなどと置き換えることが可能である。本発明の一形態の表示装置は、走査線駆動回路が有するシフトレジスタにおける選択信号のシフトと、走査線に対する選択信号の供給とを独立に制御することが可能である。そのため、複数の走査線のそれぞれに対して選択的に選択信号を供給することが可能である。すなわち、本発明の一態様の表示装置は、任意の領域のみに対して画像の書き換えを行うことが可能である。また、本発明の一態様の表示装置は、上記の動作を、クロック信号又は固定電位を示す信号を供給する配線を設けることによって実現することが可能である。そのため、本発明の一態様の表示装置は、部分駆動が可能な表示装置でありながら、配線を含めた回路の構成を簡略化することが可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。表示装置の一例について以下では、本発明の一態様の表示装置について図1~図16を参照して説明する。図1Aは、表示装置の構成例を示す図である。図1Aに示す表示装置は、画素部10と、走査線駆動回路11と、信号線駆動回路12と、コントローラ13と、各々が平行又は略平行に配列され、且つ走査線駆動回路11によって電位が制御されるm本mは、2以上の自然数の走査線14と、各々が平行又は略平行に配設され、且つ信号線駆動回路12によって電位が制御されるn本nは、2以上の自然数の信号線15と、を有する。さらに、画素部10は、マトリクス状m行n列に配設された複数の画素16を有する。なお、各走査線14は、マトリクス状に配設された複数の画素16のうち、いずれかの行に配設された複数の画素16に電気的に接続され、各信号線15は、マトリクス状に配設された複数の画素16のうち、いずれかの列に配設された複数の画素16に電気的に接続される。また、走査線駆動回路11には、コントローラ13から走査線駆動回路用スタート信号GSP、走査線駆動回路用クロック信号GCK、走査線駆動回路用部分クロック信号PGCKなどの信号、及び高電源電位Vdd、低電源電位Vssなどの駆動用電源が入力される。また、信号線駆動回路12には、コントローラ13から信号線駆動回路用スタート信号SP、信号線駆動回路用クロック信号SCK、データ信号DATAなどの信号、及び高電源電位Vdd、低電源電位Vssなどの駆動用電源が入力される。図1Bは、図1Aに示す表示装置が有する画素16の回路図の一例を示す図である。図1Bに示す画素16は、ゲートが走査線14に電気的に接続され、ソース及びドレインの一方が信号線15に電気的に接続されたトランジスタ17と、一方の電極がトランジスタ17のソース及びドレインの他方に電気的に接続され、他方の電極が容量電位を供給する配線容量線ともいうに電気的に接続された容量素子18と、一方の電極画素電極ともいうがトランジスタ17のソース及びドレインの他方及び容量素子18の一方の電極に電気的に接続され、他方の電極対向電極ともいうが対向電位を供給する配線に電気的に接続された液晶素子19と、を有する。なお、トランジスタ17は、nチャネル型のトランジスタである。また、容量電位と対向電位を同一の電位とすることが可能である。走査線駆動回路11の構成例図2Aは、図1Aに示す表示装置が有する走査線駆動回路11の構成例を示す図である。図2Aに示す走査線駆動回路11は、第1の走査線駆動回路用クロック信号GCK1を供給する配線乃至第4の走査線駆動回路用クロック信号GCK4を供給する配線と、第1の走査線駆動回路用部分クロック信号PGCK1を供給する配線乃至第4の走査線駆動回路用部分クロック信号PGCK4を供給する配線と、1行目に配設された走査線14に電気的に接続された第1のパルス出力回路20_1、乃至、m行目に配設された走査線14に電気的に接続された第mのパルス出力回路20_mと、を有する。図2Bは、上記信号の具体的な波形の一例を示す図である。図2Bに示す第1の走査線駆動回路用クロック信号GCK1は、周期的にハイレベルの電位図2Bでは、高電源電位Vddと等電位とロウレベルの電位図2Bでは、低電源電位Vssと等電位を繰り返す、デューティー比が1/2の信号である。また、第2の走査線駆動回路用クロック信号GCK2は、第1の走査線駆動回路用クロック信号GCK1から1/4周期分位相がずれた信号である。また、第3の走査線駆動回路用クロック信号GCK3は、第1の走査線駆動回路用クロック信号GCK1から1/2周期位相がずれた信号であるすなわち、第1の走査線駆動回路用クロック信号GCK1の反転信号である。また、第4の走査線駆動回路用クロック信号GCK4は、第1の走査線駆動回路用クロック信号GCK1から3/4周期位相がずれた信号であるすなわち、第2の走査線駆動回路用クロック信号GCK2の反転信号である。第1の走査線駆動回路用部分クロック信号PGCK1は、第1の走査線駆動回路用クロック信号GCK1及び固定電位図2Bでは、低電源電位Vssと等電位のいずれかを選択的に示す信号である。なお、第1の走査線駆動回路用部分クロック信号PGCK1がいずれの信号GCK1又は固定電位を示すかは、コントローラ13によって制御される。同様に、第2の走査線駆動回路用部分クロック信号PGCK2は、第2の走査線駆動回路用クロック信号GCK2及び固定電位のいずれかを選択的に示す信号であり、第3の走査線駆動回路用部分クロック信号PGCK3は、第3の走査線駆動回路用クロック信号GCK3及び固定電位のいずれかを選択的に示す信号であり、第4の走査線駆動回路用部分クロック信号PGCK4は、第4の走査線駆動回路用クロック信号GCK4及び固定電位のいずれかを選択的に示す信号である。上述した表示装置においては、第1のパルス出力回路20_1乃至第mのパルス出力回路20_mは、同一の構成を有する回路を適用することができる。ただし、パルス出力回路が有する複数の端子の電気的な接続関係は、パルス出力回路毎に異なる。具体的な接続関係について図2A、Cを参照して説明する。第1のパルス出力回路20_1乃至第mのパルス出力回路20_mのそれぞれは、端子21~端子28を有する。なお、端子21~端子25及び端子27は入力端子であり、端子26及び端子28は出力端子である。まず、端子21について述べる。第1のパルス出力回路20_1の端子21は、走査線駆動回路用スタート信号GSPを供給する配線に電気的に接続され、第2のパルス出力回路20_2~第mのパルス出力回路20_mの端子21は、前段のパルス出力回路の端子28に電気的に接続される。次いで、端子22について述べる。第4a1のパルス出力回路a=0、1、2m-4/4の端子22は、第1の走査線駆動回路用クロック信号GCK1を供給する配線に電気的に接続され、第4a2のパルス出力回路の端子22は、第2の走査線駆動回路用クロック信号GCK2を供給する配線に電気的に接続され、第4a3のパルス出力回路の端子22は、第3の走査線駆動回路用クロック信号GCK3を供給する配線に電気的に接続され、第4a4のパルス出力回路の端子22は、第4の走査線駆動回路用クロック信号GCK4を供給する配線に電気的に接続される。次いで、端子23について述べる。第4a1のパルス出力回路の端子23は、第2の走査線駆動回路用クロック信号GCK2を供給する配線に電気的に接続され、第4a2のパルス出力回路の端子23は、第3の走査線駆動回路用クロック信号GCK3を供給する配線に電気的に接続され、第4a3のパルス出力回路の端子23は、第4の走査線駆動回路用クロック信号GCK4を供給する配線に電気的に接続され、第4a4のパルス出力回路の端子23は、第1の走査線駆動回路用クロック信号GCK1を供給する配線に電気的に接続される。次いで、端子24について述べる。第4a1のパルス出力回路の端子24は、第3の走査線駆動回路用クロック信号GCK3を供給する配線に電気的に接続され、第4a2のパルス出力回路の端子24は、第4の走査線駆動回路用クロック信号GCK4を供給する配線に電気的に接続され、第4a3のパルス出力回路の端子24は、第1の走査線駆動回路用クロック信号GCK1を供給する配線に電気的に接続され、第4a4のパルス出力回路の端子24は、第2の走査線駆動回路用クロック信号GCK2を供給する配線に電気的に接続される。次いで、端子25について述べる。第4a1のパルス出力回路の端子25は、第1の走査線駆動回路用部分クロック信号PGCK1を供給する配線に電気的に接続され、第4a2のパルス出力回路の端子25は、第2の走査線駆動回路用部分クロック信号PGCK2を供給する配線に電気的に接続され、第4a3のパルス出力回路の端子25は、第3の走査線駆動回路用部分クロック信号PGCK3を供給する配線に電気的に接続され、第4a4のパルス出力回路の端子25は、第4の走査線駆動回路用部分クロック信号PGCK4を供給する配線に電気的に接続される。次いで、端子26について述べる。第xのパルス出力回路xは、1以上m以下の自然数の端子26は、x行目に配設された走査線14に電気的に接続される。次いで、端子27について述べる。第bのパルス出力回路bは、1以上m-2以下の自然数の端子27は、第b2のパルス出力回路の端子28に電気的に接続され、第m-1のパルス出力回路の端子27は、第1の走査線駆動回路用ストップ信号GSTP1を供給する配線に電気的に接続され、第mのパルス出力回路の端子27は、第2の走査線駆動回路用ストップ信号GSTP2を供給する配線に電気的に接続される。なお、第1の走査線駆動回路用ストップ信号GSTP1は、仮に第m1のパルス出力回路が設けられていれば、当該第m1のパルス出力回路の端子28から出力される信号に相当する信号である。同様に、第2の走査線駆動回路用ストップ信号GSTP2は、仮に第m2のパルス出力回路が設けられていれば、当該第m2のパルス出力回路の端子28から出力される信号に相当する信号である。具体的には、これらの信号は、実際にダミー回路として第m1のパルス出力回路及び第m2のパルス出力回路を設けること、又はコントローラ13が当該信号を直接出力することなどによって走査線駆動回路11に供給することができる。各パルス出力回路の端子28の接続関係は既出である。そのため、ここでは前述の説明を援用することとする。パルス出力回路の構成例図3Aは、図2A、Cに示すパルス出力回路の構成例を示す図である。図3Aに示すパルス出力回路は、トランジスタ31乃至トランジスタ41を有する。トランジスタ31は、ソース及びドレインの一方が高電源電位Vddを供給する配線以下、高電源電位線ともいうに電気的に接続され、ゲートが端子21に電気的に接続される。トランジスタ32は、ソース及びドレインの一方が低電源電位Vssを供給する配線以下、低電源電位線ともいうに電気的に接続され、ソース及びドレインの他方がトランジスタ31のソース及びドレインの他方に電気的に接続される。トランジスタ33は、ソース及びドレインの一方が端子22に電気的に接続され、ソース及びドレインの他方が端子28に電気的に接続される。トランジスタ34は、ソース及びドレインの一方が低電源電位線に電気的に接続され、ソース及びドレインの他方が端子28に電気的に接続され、ゲートがトランジスタ32のゲートに電気的に接続される。トランジスタ35は、ソース及びドレインの一方が低電源電位線に電気的に接続され、ソース及びドレインの他方がトランジスタ32のゲート及びトランジスタ34のゲートに電気的に接続され、ゲートが端子21に電気的に接続される。トランジスタ36は、ソース及びドレインの一方が高電源電位線に電気的に接続され、ソース及びドレインの他方がトランジスタ32のゲート、トランジスタ34のゲート、並びにトランジスタ35のソース及びドレインの他方に電気的に接続され、ゲートが端子27に電気的に接続される。なお、トランジスタ36のソース及びドレインの一方が、低電源電位Vssよりも高電位であり且つ高電源電位Vddよりも低電位である電源電位Vccを供給する配線に電気的に接続される構成とすることもできる。トランジスタ37は、ソース及びドレインの一方が高電源電位線に電気的に接続され、ゲートが端子24に電気的に接続される。なお、トランジスタ37のソース及びドレインの一方が、電源電位Vccを供給する配線に電気的に接続される構成とすることもできる。トランジスタ38は、ソース及びドレインの一方がトランジスタ32のゲート、トランジスタ34のゲート、トランジスタ35のソース及びドレインの他方、並びにトランジスタ36のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がトランジスタ37のソース及びドレインの他方に電気的に接続され、ゲートが端子23に電気的に接続される。トランジスタ39は、ソース及びドレインの一方がトランジスタ31のソース及びドレインの他方並びにトランジスタ32のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がトランジスタ33のゲートに電気的に接続され、ゲートが高電源電位線に電気的に接続される。トランジスタ40は、ソース及びドレインの一方が端子25に電気的に接続され、ソース及びドレインの他方が端子26に電気的に接続され、ゲートがトランジスタ33のゲート並びにトランジスタ39のソース及びドレインの他方に電気的に接続される。トランジスタ41は、ソース及びドレインの一方が低電源電位線に電気的に接続され、ソース及びドレインの他方が端子26に電気的に接続され、ゲートがトランジスタ32のゲート、トランジスタ34のゲート、トランジスタ35のソース及びドレインの他方、トランジスタ36のソース及びドレインの他方、並びにトランジスタ38のソース及びドレインの一方に電気的に接続される。なお、以下においては、トランジスタ33のゲート、トランジスタ39のソース及びドレインの他方、並びにトランジスタ40のゲートが電気的に接続するノードをノードAとし、トランジスタ32のゲート、トランジスタ34のゲート、トランジスタ35のソース及びドレインの他方、トランジスタ36のソース及びドレインの他方、トランジスタ38のソース及びドレインの一方、並びにトランジスタ41のゲートが電気的に接続するノードをノードBとして説明する。パルス出力回路の動作例上述したパルス出力回路の動作例について図3B、Cを参照して説明する。なお、図3Bは、当該パルス出力回路の端子25に入力される、第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4のいずれか一が、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4のいずれか一となる場合におけるパルス出力回路の各端子に入力される信号の電位、並びにノードA及びノードBの電位を示しており、図3Cは、当該パルス出力回路の端子25に入力される、第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4のいずれか一が、固定電位低電源電位Vssとなる場合におけるパルス出力回路の各端子に入力される信号の電位、並びにノードA及びノードBの電位を示している。加えて、図3B、Cでは、それぞれの条件下において第1のパルス出力回路20_1の各端子に入力される信号並びに第1のパルス出力回路20_1の端子26から出力される信号Gout1及び端子28から出力される信号SRout1を括弧書きで付記している。また、第2のパルス出力回路20_2の端子26の出力信号Gout2及び端子28の出力信号SRout2、並びに第3のパルス出力回路20_3の端子26の出力信号Gout3及び端子28の出力信号SRout3=第1のパルス出力回路20_1の端子27の入力信号も付記している。なお、図中において、Goutは、パルス出力回路の走査線に対する出力信号を表し、SRoutは、当該パルス出力回路の、後段のパルス出力回路に対する出力信号を表している。まず、図3Bを参照して、当該パルス出力回路の端子25に入力される、第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4のいずれか一が、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4のいずれか一となる場合について説明する。期間t1において、パルス出力回路の端子21に高電源電位Vddが入力される。これにより、トランジスタ31、35がオン状態となる。そのため、ノードAの電位がハイレベルの電位高電源電位Vddからトランジスタ31又はトランジスタ39のしきい値電圧分下降した電位に上昇し、且つノードBの電位が低電源電位Vssに下降する。これに付随して、トランジスタ33、40がオン状態となり、トランジスタ32、34、41がオフ状態となる。以上により、期間t1において、当該パルス出力回路の端子28から出力される信号は、端子22に入力される信号となり、端子26から出力される信号は、端子25に入力される信号となる。ここで、期間t1において、当該パルス出力回路の端子22及び端子25に入力される信号は、共に低電源電位Vssである。そのため、期間t1において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。なお、期間t1における当該パルス出力回路の出力信号には直接関与しないが、端子23に低電源電位Vssが入力されるためトランジスタ38はオフ状態となり、端子24に高電源電位Vddが入力されるためトランジスタ37はオン状態となり、端子27に低電源電位Vssが入力されるためトランジスタ36はオフ状態となる。期間t2において、パルス出力回路の端子22及び端子25に高電源電位Vddが入力される。なお、ノードAの電位トランジスタ39のソースの電位は、期間t1においてハイレベルの電位まで上昇している。そのため、トランジスタ39はオフ状態となっている。この時、端子22及び端子25に高電源電位Vddが入力されることで、トランジスタ33のソースとゲート及びトランジスタ40のソースとゲートの容量結合によって、ノードAの電位トランジスタ33のゲート及びトランジスタ40のゲートの電位がさらに上昇するブートストラップ動作。また、当該ブートストラップ動作を行うことによって、端子28及び端子26から出力される電位を低下させることなく、高電源電位Vddとすることができる。そのため、期間t2において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に高電源電位Vddを出力する。なお、期間t2における当該パルス出力回路の出力信号には直接関与しないが、端子24に低電源電位Vssが入力されるためトランジスタ37はオフ状態となる。期間t3において、パルス出力回路の端子21に低電源電位Vssが入力される。これにより、トランジスタ31、35がオフ状態となる。この時、ノードAは浮遊状態を維持する。そのため、トランジスタ33及びトランジスタ40がオン状態を維持する。以上により、期間t3において、当該パルス出力回路の端子28から出力される信号は、端子22に入力される信号となり、端子26から出力される信号は、端子25に入力される信号となる。ここで、期間t3において、当該パルス出力回路の端子22及び端子25には、共に高電源電位Vddが入力される。そのため、期間t3において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に高電源電位Vddを出力する。なお、期間t3における当該パルス出力回路の出力信号には直接関与しないが、端子23に高電源電位Vddが入力されるためトランジスタ38はオン状態となる。期間t4において、パルス出力回路の端子24及び端子27に高電源電位Vddが入力される。これにより、トランジスタ36、37がオン状態となる。そのため、ノードBの電位がハイレベルの電位高電源電位Vddからトランジスタ36、トランジスタ37、又はトランジスタ38のしきい値電圧分下降した電位に上昇する。これに付随して、トランジスタ32、34、41がオン状態となる。さらに、トランジスタ32がオン状態になることにより、トランジスタ39のソースソース及びドレインの一方の電位が低電源電位Vssとなる。これにより、トランジスタ39がオン状態となる。そのため、ノードAの電位が低電源電位Vssに下降する。これに付随して、トランジスタ33、40がオフ状態となる。以上により、期間t4において、当該パルス出力回路の端子28から出力される信号及び端子26から出力される信号は、低電源電位Vssとなる。そのため、期間t4において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。期間t5以降において、当該パルス出力回路の端子21に高電源電位Vddが入力されるまで、ノードAが低電源電位Vssを維持し、ノードBがハイレベルの電位を維持する。そのため、当該期間において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。次いで、図3Cを参照して、当該パルス出力回路の端子25に入力される、第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4のいずれか一が、固定電位低電源電位Vssとなる場合について説明する。期間t1において、パルス出力回路の端子21に高電源電位Vddが入力される。上述したように、期間t1において、当該パルス出力回路の端子28から出力される信号は、端子22に入力される信号となり、端子26から出力される信号は、端子25に入力される信号となる。ここで、期間t1において、当該パルス出力回路の端子22及び端子25に入力される信号は、共に低電源電位Vssである。そのため、期間t1において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。期間t2において、パルス出力回路の端子22に高電源電位Vddが入力される。上述したように、ブートストラップ動作を行うことによって、端子28から出力される電位を低下させることなく、高電源電位Vddとすることができる。ただし、上述した説明とは異なり、端子25に入力される信号は低電源電位Vssから変化しない。そのため、当該パルス出力回路の端子26から出力される信号は低電源電位Vssのままである。期間t3において、パルス出力回路の端子21に低電源電位Vssが入力される。上述したように、期間t3において、当該パルス出力回路の端子28から出力される信号は、端子22に入力される信号となり、端子26から出力される信号は、端子25に入力される信号となる。ここで、期間t3において、当該パルス出力回路の端子22には高電源電位Vddが入力され、端子25には低電源電位Vssが入力される。そのため、期間t3において、当該パルス出力回路は、後段のパルス出力回路の端子21に高電源電位Vddを出力し、端子26に電気的に接続された走査線に低電源電位Vssを出力する。期間t4において、パルス出力回路の端子24及び端子27に高電源電位Vddが入力される。上述したように、期間t4において、当該パルス出力回路の端子28から出力される信号及び端子26から出力される信号は、低電源電位Vssとなる。そのため、期間t4において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。期間t5以降において、当該パルス出力回路の端子21に高電源電位Vddが入力されるまで、ノードAが低電源電位Vssを維持し、ノードBがハイレベルの電位を維持する。そのため、当該期間において、当該パルス出力回路は、後段のパルス出力回路の端子21、及び端子26に電気的に接続された走査線に低電源電位Vssを出力する。パルス出力回路及び該パルス出力回路を有する走査線駆動回路について上述したパルス出力回路では、端子25に入力される信号に応じて、期間t2及び期間t3において走査線に選択信号高電源電位Vddを出力するか否かが選択される。具体的には、当該パルス出力回路は、端子25に入力される信号が第1の走査線駆動回路用クロック信号である場合は、選択信号を出力し、固定電位低電源電位Vssである場合は、非選択信号を出力する回路である。また、当該パルス出力回路は、上記の動作とは無関係に選択信号を後段のパルス出力回路へとシフトする機能をも有する。すなわち、当該パルス出力回路を複数用いることでシフトレジスタを構成することが可能である。本明細書で開示される表示装置は、走査線駆動回路が当該シフトレジスタを有する。そのため、当該表示装置は、選択信号の供給を走査線毎に制御することが可能である。すなわち、本明細書で開示される表示装置は、任意の領域のみに対して画像の書き換えを行うことが可能な表示装置である。また、本明細書で開示される表示装置は、上記の動作を、第1の走査線駆動回路用クロック信号GCK1又は固定電位低電源電位Vssを示す信号を供給する配線~第4の走査線駆動回路用クロック信号GCK4又は固定電位低電源電位Vssを示す信号を供給する配線を設けることによって実現することが可能である。そのため、本明細書で開示される表示装置は、部分駆動が可能な表示装置でありながら、配線を含めた回路の構成を簡略化することが可能な表示装置である。なお、当該配線にクロック信号及び固定電位のいずれを供給するかは、コントローラ13によって制御される。以下に、コントローラ13の具体的な構成及び当該配線に対して出力する信号の選択方法の一例について示す。コントローラ13の構成例図4は、通常モード、部分駆動モード、及び待機モードの3つのモードを有するコントローラ13の構成例を示す図である。なお、通常モードとは、上述した第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4が期間によらず、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4と同一の信号となるモードである。また、部分駆動モードとは、上述した第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4が、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4と同一の信号又は固定電位となるモードである。また、待機モードとは、走査線駆動回路11及び信号線駆動回路12に対してクロック信号などが供給されないモードである。図4に示すコントローラ13は、信号生成回路131と、記憶回路132と、比較回路133と、選択回路134と、表示制御回路135とを有する。信号生成回路131は、走査線駆動回路11及び信号線駆動回路12を動作させ、画素部10に画像を形成するための信号を生成する回路である。具体的には、画素部10にマトリクス状に配列された複数の画素に対して入力される画像信号Data、走査線駆動回路11又は信号線駆動回路12の動作を制御する信号例えば、スタート信号SP、クロック信号CKなど、並びに電源電圧である高電源電位Vdd及び低電源電位Vssなどを生成し、出力する回路である。なお、図4に示すコントローラ13においては、信号生成回路131は、記憶回路132に対して画像信号Dataを出力し、表示制御回路135に対して走査線駆動回路11又は信号線駆動回路12の動作を制御する信号を出力する。また、信号生成回路131から記憶回路132に対して出力される画像信号Dataがアナログ信号である場合には、A/Dコンバータなどを介して、当該画像信号Dataをデジタル信号に変換することもできる。記憶回路132は、画素部10において、第1の画像を形成するための画像信号乃至第nの画像nは、自然数を形成するための画像信号を記憶するための複数のメモリ136を有する。なお、メモリ136は、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemoryなどの記憶素子を用いて構成すればよい。また、メモリ136は、画素部10において形成される画像毎に画像信号を記憶する構成であればよく、メモリ136の数は、特定の数に限定されない。加えて、複数のメモリ136が記憶する画像信号は、比較回路133及び選択回路134により選択的に読み出される。比較回路133は、記憶回路132に記憶された第kの画像kは、1以上n未満の自然数を形成するための画像信号及び第k1の画像を形成するための画像信号を選択的に読み出して、当該画像信号の比較を行い、差分を検出する回路である。なお、第kの画像及び第k1の画像は、画素部10において連続して表示される画像である。比較回路133での画像信号の比較により、差分を検出する。当該差分に応じて、コントローラ13のモードが通常モード、部分駆動モード、及び待機モードのいずれとなるかが判断される。選択回路134は、比較回路133で検出された差分を基に、画素部10への画像信号の出力を選択する回路である。具体的には、選択回路134は、比較回路133で、通常モードと判断された場合は1フレーム分の画像信号を出力し、部分駆動モードと判断された場合は選択的に画像信号を出力し、待機モードと判断された場合は画像信号を出力しない回路である。表示制御回路135は、スタート信号SP、クロック信号CK、高電源電位Vdd、及び低電源電位Vssなどの制御信号の走査線駆動回路11及び信号線駆動回路12への供給を制御する回路である。具体的には、比較回路133により通常モードと判断された場合には、選択回路134から供給された画像信号Dataを信号線駆動回路12に出力するとともに、走査線駆動回路11及び信号線駆動回路12に対して、制御信号スタート信号SP、クロック信号CK、高電源電位Vdd、及び低電源電位Vssなどを供給する。なお、この時に、走査線駆動回路11に供給される第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4は、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動用クロック信号GCK4と同一の信号となる。また、比較回路133により部分駆動モードと判断された場合には、選択回路134から供給された画像信号Dataを信号線駆動回路12に選択的に出力するとともに、走査線駆動回路11及び信号線駆動回路12に対して、制御信号スタート信号SP、クロック信号CK、高電源電位Vdd、及び低電源電位Vssなどを供給する。なお、この時に、走査線駆動回路11に供給される第1の走査線駆動回路用部分クロック信号PGCK1~第4の走査線駆動回路用部分クロック信号PGCK4は、選択的に出力される画像信号Dataに応じて、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4と同一の信号又は固定電位を選択的に示す信号となる。また、比較回路133により待機モードと判断された場合には、選択回路134から画像信号Dataが供給されないとともに、走査線駆動回路11及び信号線駆動回路12に対して、制御信号スタートパルス信号SP、クロック信号CK、高電源電位Vdd、及び低電源電位Vssなどを供給しない。すなわち、比較回路133により待機モードと判断された場合には、走査線駆動回路11及び信号線駆動回路12の動作を完全に停止させる。ただし、待機モードと判断される期間が短い場合には、高電源電位Vdd及び低電源電位Vssを供給し続ける構成とすることもできる。なお、高電源電位Vdd及び低電源電位Vssが供給されるとは、ある配線の電位が高電源電位Vdd又は低電源電位Vssに固定されることである。そのため、ある電位状態にある当該配線が、高電源電位Vdd又は低電源電位Vssに変化することになる。当該電位の変化には電力消費が伴うため、頻繁に高電源電位Vdd及び低電源電位Vssの供給の停止及び再供給を行うことで、結果的に、消費電力が増大する可能性がある。そのような場合には、高電源電位Vdd及び低電源電位Vssを供給し続ける構成とすることが好ましい。なお、上述した説明において、信号を供給しないとは、当該信号を供給する配線において所定の電位とは異なる電位が供給される、又は当該配線に電気的に接続されるノードが浮遊状態になることを指すこととする。また、待機モードが長期化する、又は部分駆動モードにおいて特定の領域に含まれる走査線が長期間に渡って非選択状態となる場合は、液晶素子19に対して長期間に渡って直流の電圧が印加され続けることになる。これは、焼き付けの原因となりかねない。そのため、モードによらず所定のフレーム毎又は所定の期間毎に液晶素子に印加される電圧の極性を反転することが好ましい。コントローラ13において、上述したように走査線駆動回路11及び信号線駆動回路12の動作を制御することで表示装置の消費電力を低減することが可能である。画素16に設けられるトランジスタ17の一例上述した表示装置の画素16に設けられるトランジスタ17は、長期間に渡ってオフ状態を維持する可能性がある。そのため、トランジスタ17として、オフ特性に優れるオフ電流が少ないトランジスタが好ましい。以下では、トランジスタ17として好ましいトランジスタの一例について図5を参照して説明する。具体的には、酸化物半導体層を具備するトランジスタについて説明する。当該トランジスタは、当該酸化物半導体層を高純度化することで、オフ電流を極めて少なくすることが可能である以下に詳述する。そのため、特定の画素に対して長期間画像信号が入力されない可能性がある本明細書で開示される表示装置の画素16に設けられるトランジスタ17として好ましいトランジスタである。また、当該トランジスタを用いて上述のパルス出力回路を構成することもできる。すなわち、トランジスタ31~41として当該トランジスタを適用することもできる。その場合、製造プロセス数の低減によるコストの低減及び歩留まりの向上が図れる。図5に示すトランジスタ211は、絶縁表面を有する基板220上に設けられたゲート層221と、ゲート層221上に設けられたゲート絶縁層222と、ゲート絶縁層222上に設けられた酸化物半導体層223と、酸化物半導体層223上に設けられたソース層224a及びドレイン層224bとを有する。また、図5においては、トランジスタ211を覆い、酸化物半導体層223に接する絶縁層225と、絶縁層225上に設けられた保護絶縁層226とが図示されている。図5に示すトランジスタ211は、上記の通り、半導体層として酸化物半導体層223を具備する。酸化物半導体層223に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、または単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層223は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどを選択することができる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物水素化合物ともいうなどの不純物を意図的に排除することで高純度化し、電気的にI型真性化された酸化物半導体である。よって酸化物半導体中の水素は少なければ少ないほどよい。また、高純度化された酸化物半導体層中には水素や酸素欠損等に由来するキャリアが極めて少なくゼロに近い、キャリア密度は1×1012/cm3未満、好ましくは1×1011/cm3未満である。即ち、酸化物半導体層の水素や酸素欠損等に由来するキャリア密度を限りなくゼロに近くする。酸化物半導体層中に水素や酸素欠損等に由来するキャリアが極めて少ないため、トランジスタがオフ状態のときのリーク電流オフ電流を少なくすることができる。また、水素や酸素欠損等に由来する不純物準位が少ないことにより、光照射、温度変化、バイアス印加等による電気特性の変動及び劣化を少なくすることができる。なお、オフ電流は少なければ少ないほど好ましい。上記酸化物半導体を半導体層として用いたトランジスタは、チャネル幅w1μmあたりの電流値が100zAゼプトアンペア以下、好ましくは10zA以下、更に好ましくは1zA以下である。さらに、pn接合がなく、ホットキャリア劣化がないため、トランジスタの電気的特性がこれら要因の影響を受けない。このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流を極めて小さくすることができる。つまり、トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。絶縁表面を有する基板220として、例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。トランジスタ211において、下地膜となる絶縁膜を基板220とゲート層221の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート層221の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁層222は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層することができる。ソース層224a、ドレイン層224bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、ソース層224a、ドレイン層224bこれらと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層225は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。保護絶縁層226は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、保護絶縁層226上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。<トランジスタのオフ電流について>次いで、高純度化された酸化物半導体層を具備するトランジスタのオフ電流を求めた結果について説明する。まず、高純度化された酸化物半導体層を具備するトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図6に示す。図6において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、検出限界である1×10-12A以下であることがわかった。また、トランジスタのオフ電流ここでは、チャネル幅1μmあたりの値は1aA/μm1×10-18A/μm以下となることがわかった。次に、高純度化された酸化物半導体層を具備するトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体層を具備するトランジスタのオフ電流は、測定器の検出限界である1×10-12A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図7を参照して説明する。図7に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ808には、高純度化された酸化物半導体層を具備するトランジスタを適用した。測定系800において、トランジスタ804のソース及びドレインの一方と、容量素子802の一方の端子と、トランジスタ805のソース及びドレインの一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース及びドレインの他方と、トランジスタ808のソース及びドレインの一方と、容量素子802の他方の端子と、トランジスタ805のゲートとは、電気的に接続されている。また、トランジスタ808のソース及びドレインの他方と、トランジスタ806のソース及びドレインの一方と、トランジスタ806のゲートとは、電源V1を与える電源に電気的に接続されている。また、トランジスタ805のソース及びドレインの他方と、トランジスタ806のソース及びドレインの他方とは、出力端子に電気的に接続されている。なお、トランジスタ804のゲートには、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲートには、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の特性評価用素子を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ808のゲートに、トランジスタ808をオン状態とする電位Vext_b1を入力して、トランジスタ804のソース及びドレインの他方と電気的に接続されるノードつまり、トランジスタ808のソース及びドレインの一方、容量素子802の他方の端子、及びトランジスタ805のゲートに電気的に接続されるノードであるノードAに電位V1を与える。ここで、電位V1は、例えば高電位とする。また、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲートに、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードAとトランジスタ804のソース及びドレインの一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース及びドレインの他方との間に電位差が生じることになるため、トランジスタ804及びトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース及びドレインの一方の電位V2、並びにトランジスタ808のソース及びドレインの他方の電位V1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804、トランジスタ808に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図8に示す。初期期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。なお、ノードAに低電位VSSを与えるのは必須ではない。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期期間が終了する。その後の測定期間においては、電位V1及び電位V2を、ノードAに電荷が流れ込む、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1及び電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲートの電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出す電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。ここでは、チャネル長L=10μm、チャネル幅W=50μmの、高純度化された酸化物半導体層を具備するトランジスタ804、高純度化された酸化物半導体層を具備するトランジスタ808を作製した。また、並列された各測定系800において、容量素子802の各容量値を、100fF、1pF、3pFとした。なお、上述した測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。図9に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。図9より、時間の経過にしたがって、電位が変化している様子が確認できる。図10には、上記電流測定によって算出された室温25°Cにおけるオフ電流を示す。なお、図10は、トランジスタ804又はトランジスタ808のソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図10から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。さらに、上記電流測定によって算出された85°Cの温度環境下におけるオフ電流について図11に示す。図11は、85°Cの温度環境下におけるトランジスタ804又はトランジスタ808のソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図11から、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は100zA/μm以下であることが分かった。以上により、高純度化された酸化物半導体層を具備するトランジスタでは、オフ電流が十分に小さくなることが確認された。表示装置の変形例上述した構成を有する表示装置は、本発明の一態様であり、当該表示装置と異なる点を有する表示装置も本発明には含まれる。<パルス出力回路の変形例>例えば、パルス出力回路として、図3Aに示したパルス出力回路に、ソース及びドレインの一方が高電源電位線に電気的に接続され、ソース及びドレインの他方がトランジスタ32のゲート、トランジスタ34のゲート、トランジスタ35のソース及びドレインの他方、トランジスタ36のソース及びドレインの他方、トランジスタ38のソース及びドレインの一方、並びにトランジスタ41のゲートに電気的に接続され、ゲートがリセット端子Resetに電気的に接続されたトランジスタ50を付加した構成図12A参照を適用することが可能である。なお、当該リセット端子には、垂直帰線期間においてハイレベルの電位が入力され、その他の期間においてはロウレベルの電位が入力される。すなわち、トランジスタ50は、垂直帰線期間においてオン状態となるトランジスタである。これにより、垂直帰線期間において、各ノードの電位を初期化することができるので、誤動作を防止することが可能となる。また、パルス出力回路として、図3Aに示したパルス出力回路から、トランジスタ36を削除した構成図12B参照を適用することも可能である。これにより、パルス出力回路を構成するトランジスタ数を低減することができる。そのため、当該パルス出力回路のレイアウト面積の縮小、歩留まりの向上などを図ることができる。また、パルス出力回路として、図3Aに示したパルス出力回路から、トランジスタ39を削除した構成図13A参照を適用することも可能である。これにより、パルス出力回路を構成するトランジスタ数を低減することができる。そのため、当該パルス出力回路のレイアウト面積の縮小、歩留まりの向上などを図ることができる。また、パルス出力回路として、図3Aに示したパルス出力回路に、ソース及びドレインの一方がトランジスタ33のゲート並びにトランジスタ39のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がトランジスタ40のゲートに電気的に接続され、ゲートが高電源電位線に電気的に接続されたトランジスタ51を付加した構成図13B参照を適用することが可能である。なお、トランジスタ51は、図3B、Cに示した期間t2、t3においてオフ状態となる。そのため、トランジスタ51を付加した構成とすることで、期間t2、t3において、トランジスタ33のゲートとトランジスタ40のゲートの電気的な接続を遮断することが可能となる。以下に、当該パルス出力回路にトランジスタ51が設けられる構成図13B参照と設けられない構成図3A参照を比較し、前者の構成の利点を詳述する。まず、トランジスタ51が設けられない場合について説明する。端子25に入力される信号が高電源電位Vddと低電源電位Vssを繰り返す場合は、期間t2、t3において、端子28の出力信号及び端子26の出力信号は、共に高電源電位Vddとなる。この際、トランジスタ33、40のゲートの電位ノードAの電位は、トランジスタ33のソースとゲートの容量結合及びトランジスタ40のソースとゲートの容量結合によって、高電源電位Vddよりも高電位となる。一方、端子25に入力される信号が低電源電位Vssに固定される場合は、期間t2、t3において、端子28の出力信号は、高電源電位Vddとなり、端子26の出力信号は、低電源電位Vssとなる。この際、トランジスタ33、40のゲートの電位ノードAの電位は、トランジスタ33のソースとゲートの容量結合のみによって、高電源電位Vddよりも高電位となる必要がある。加えて、トランジスタ40は、走査線を駆動するため、トランジスタ36と比較してチャネル幅が大きくなるように設計されることが多い。すなわち、トランジスタ40のゲートは、当該容量結合によって電位を上昇させる際に大きな負荷となる。そのため、パルス出力回路を動作させるためには、トランジスタ33のチャネル長に対するチャネル幅W/Lを大きくする必要がある。これに対し、トランジスタ51が設けられる場合、期間t2、t3においてトランジスタ33のゲートとトランジスタ40のゲートの電気的な接続が遮断される。そのため、トランジスタ33のゲートの電位のみを容量結合によって上昇させることができる。すなわち、当該容量結合における負荷を低減することができる。そのため、パルス出力回路を良好に動作させることが可能になる。また、トランジスタ36のチャネル長に対するチャネル幅W/Lを大きくする必要がないので、レイアウト面積の縮小を図ることができる。なお、図13Bでは、トランジスタ51のゲートが高電源電位線に電気的に接続される構成について示したが、当該ゲートがブロック端子Blockに電気的に接続される構成図14A参照又は端子25に電気的に接続される構成図14B参照とすることが可能である。なお、ブロック端子Blockには、端子25に、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4のいずれかと同一の信号が入力される際に、ハイレベルの電位が入力され、固定電位低電源電位Vssが入力される際に、ロウレベルの電位が入力されるとよい。すなわち、トランジスタ51は、端子25に、第1の走査線駆動回路用クロック信号GCK1~第4の走査線駆動回路用クロック信号GCK4のいずれかと同一の信号が入力される際にオン状態となり、固定電位低電源電位Vssが入力される際にオフ状態となるように制御すればよい。これにより、トランジスタ33ゲートとトランジスタ40のゲートの電気的な接続が遮断されるタイミングを早くすることができる。また、トランジスタ51のゲートが端子25に電気的に接続される構成図14B参照は、信号を新たに追加する必要がない点が好ましい。<トランジスタの変形例>また、上述した表示装置においては、画素16に設けられるトランジスタ17として、チャネルエッチ型と呼ばれるボトムゲート構造のトランジスタ211を適用する構成図5参照について示したが、トランジスタ17は当該構成に限定されない。例えば、図15A~Cに示すトランジスタを適用することが可能である。図15Aに示すトランジスタ510は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つである。トランジスタ510は、絶縁表面を有する基板220上に、ゲート層221、ゲート絶縁層222、酸化物半導体層223、酸化物半導体層223のチャネル形成領域を覆うチャネル保護層として機能する絶縁層511、ソース層224a、及びドレイン層224bを含む。また、ソース層224a、ドレイン層224b、及び絶縁層511を覆い、保護絶縁層226が形成されている。図15Bに示すトランジスタ520はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板220上に、ゲート層221、ゲート絶縁層222、ソース層224a、ドレイン層224b、及び酸化物半導体層223を含む。また、ソース層224a及びドレイン層224bを覆い、酸化物半導体層223に接する絶縁層225が設けられている。絶縁層225上にはさらに保護絶縁層226が形成されている。トランジスタ520においては、ゲート絶縁層222は基板220及びゲート層221上に接して設けられ、ゲート絶縁層222上にソース層224a、ドレイン層224bが接して設けられている。そして、ゲート絶縁層222、及びソース層224a、ドレイン層224b上に酸化物半導体層223が設けられている。図15Cに示すトランジスタ530は、トップゲート構造のトランジスタの一つである。トランジスタ530は、絶縁表面を有する基板220上に、絶縁層531、酸化物半導体層223、ソース層224a、及びドレイン層224b、ゲート絶縁層222、ゲート層221を含み、ソース層224a、ドレイン層224bにそれぞれ配線層532a、配線層532bが接して設けられ電気的に接続している。なお、絶縁層511、531は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、配線層532a、配線層532bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。表示装置を搭載した各種電子機器について以下では、本明細書で開示される表示装置を搭載した電子機器の例について図16を参照して説明する。図16Aは、ノート型のパーソナルコンピュータを示す図であり、本体2201、筐体2202、表示部2203、キーボード2204などによって構成されている。図16Bは、携帯情報端末PDAを示す図であり、本体2211には表示部2213と、外部インターフェイス2215と、操作ボタン2214等が設けられている。また、操作用の付属品としてスタイラス2212がある。図16Cは、電子ペーパーの一例として、電子書籍2220を示す図である。電子書籍2220は、筐体2221および筐体2223の2つの筐体で構成されている。筐体2221および筐体2223は、軸部2237により一体とされており、該軸部2237を軸として開閉動作を行うことができる。このような構成により、電子書籍2220は、紙の書籍のように用いることが可能である。筐体2221には表示部2225が組み込まれ、筐体2223には表示部2227が組み込まれている。表示部2225および表示部2227は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図16Cでは表示部2225に文章を表示し、左側の表示部図16Cでは表示部2227に画像を表示することができる。また、図16Cでは、筐体2221に操作部などを備えた例を示している。例えば、筐体2221は、電源2231、操作キー2233、スピーカー2235などを備えている。操作キー2233により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2220は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍2220は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。図16Dは、携帯電話機を示す図である。当該携帯電話機は、筐体2240および筐体2241の二つの筐体で構成されている。筐体2241は、表示パネル2242、スピーカー2243、マイクロフォン2244、ポインティングデバイス2246、カメラ用レンズ2247、外部接続端子2248などを備えている。また、筐体2240は、当該携帯電話機の充電を行う太陽電池セル2249、外部メモリスロット2250などを備えている。また、アンテナは筐体2241内部に内蔵されている。表示パネル2242はタッチパネル機能を備えており、図16Dには映像表示されている複数の操作キー2245を点線で示している。なお、当該携帯電話は、太陽電池セル2249から出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ICチップ、小型記録装置などを内蔵した構成とすることもできる。表示パネル2242は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2242と同一面上にカメラ用レンズ2247を備えているため、テレビ電話が可能である。スピーカー2243およびマイクロフォン2244は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2240と筐体2241はスライドし、図16Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。外部接続端子2248はACアダプタやUSBケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット2250に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図16Eは、デジタルカメラを示す図である。当該デジタルカメラは、本体2261、表示部A2267、接眼部2263、操作スイッチ2264、表示部B2265、バッテリー2266などによって構成されている。図16Fは、テレビジョン装置を示す図である。テレビジョン装置2270では、筐体2271に表示部2273が組み込まれている。表示部2273により、映像を表示することが可能である。なお、ここでは、スタンド2275により筐体2271を支持した構成を示している。テレビジョン装置2270の操作は、筐体2271が備える操作スイッチや、別体のリモコン操作機2280により行うことができる。リモコン操作機2280が備える操作キー2279により、チャンネルや音量の操作を行うことができ、表示部2273に表示される映像を操作することができる。また、リモコン操作機2280に、当該リモコン操作機2280から出力する情報を表示する表示部2277を設ける構成としてもよい。なお、テレビジョン装置2270は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことが可能である。