"直列に接続された2つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、第1導電型の半導体基板の表面層に形成された第2導電型の高電位領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第2導電型の耐圧領域と、前記半導体基板の表面層に、前記耐圧領域と接し、かつ前記耐圧領域の外周に沿って形成された、接地電位が印加される第1導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第2導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第1導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第2導電型の第1コンタクト領域と、前記グランド電位領域の表面層に前記第1コンタクト領域に対向して形成された第1導電型の第2コンタクト領域と、前記第1コンタクト領域に接する第1ピックアップ電極と、前記第2コンタクト領域に接する第2ピックアップ電極と、を備え、前記中間電位領域は、直列に接続された2つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域であり、前記低電位領域は前記グランド電位を基準とする第1低電圧電源の高電位側電位が印加される領域であり、前記高電位領域は、前記中間電位を基準とする第2低電圧電源の高電位側電位が印加される領域であり、前記耐圧領域、前記グランド電位領域、前記第1コンタクト領域および前記第2コンタクト領域から構成される高耐圧接合終端領域が形成されており、前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第1ピックアップ電極と前記第2ピックアップ電極との間の電流通路の抵抗は他の箇所より高いことを特徴とする高耐圧集積回路装置。直列に接続された2つのパワートランジスタの高電位側パワートランジスタを駆動するための高耐圧半導体集積回路装置であって、第1導電型の半導体基板の表面層に形成された第2導電型の高電位領域と、前記高電位領域の外周の一部を分離する第1導電型の分離領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第2導電型の耐圧領域と、前記半導体基板の表面層に、前記分離領域と接し、かつ前記耐圧領域の外周に形成された、接地電位が印加される第1導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第2導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第1導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第1コンタクト領域と、前記グランド電位領域の表面層に形成された第2コンタクト領域と、前記第1コンタクト領域に接する第1ピックアップ電極と、前記第2コンタクト領域に接する第2ピックアップ電極と、を備え、前記中間電位領域は、直列に接続された2つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域であり、前記低電位領域は前記グランド電位を基準とする第1低電圧電源の高電位側電位が印加される領域であり、前記高電位領域は、前記中間電位を基準とする第2低電圧電源の高電位側電位が印加される領域であり、前記耐圧領域、前記グランド電位領域、前記第1コンタクト領域および前記第2コンタクト領域から構成される高耐圧接合終端領域が形成されており、前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第1ピックアップ電極と前記第2ピックアップ電極との間の電流通路の抵抗は他の箇所より高いことを特徴とする高耐圧集積回路装置。前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて前記第1ピックアップ電極を形成することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項1または2に記載の高耐圧集積回路装置。前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて前記第2ピックアップ電極を形成することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項1または2に記載の高耐圧集積回路装置。前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、少なくとも前記第1コンタクト領域と前記第1ピックアップ電極または第2コンタクト領域と第2ピックアップ電極いずれかを電気的に絶縁することで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項1または2に記載の高耐圧集積回路装置。前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記高耐圧接合終端領域の表面層に前記高電位領域と前記グランド電位領域とのそれぞれから離して前記グランド電位領域と同一の導電型の半導体領域を形成しダブルリサーフ構造とすることで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項1または2に記載の高耐圧集積回路装置。前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記耐圧領域を前記低電位領域側に伸ばすことで、前記抵抗が他の箇所より高くなっていることを特徴とする請求項1または2に記載の高耐圧集積回路装置。しかしながら、上述した従来の高耐圧集積回路装置には、次のような問題がある。図9に示すスイッチングパワーデバイスとHVICとの接続において、Vssが1200V程度であり、H-VDDがVsに対して15V程度高い電位である場合について説明する。上アームのIGBT115が動作し、下アームのIGBT114がオフ動作をしている際は、上アームIGBT115からL負荷118に対して電流が流れる。この状態から上アームのIGBT115がオフ動作するとL負荷118が電流を維持しようとするため、下アームのFWD116を介してGNDより電流が流れ、Vs端子の電位がGND電位よりも低くなり、-30V程度にもなる。Vs端子の電位が-30V程度となった場合、H-VDD端子の電位は-15V程度になる。図13に示す高耐圧集積回路装置の構造では、p半導体基板1およびp領域61がGND電位にある。nウェル領域3、nウェル領域4がともにGND電位より低くなるまでVs端子の電位が低下した場合について説明する。p半導体基板1およびnウェル領域3からなる寄生ダイオード45と、p領域61およびnウェル領域4からなる寄生ダイオード46とが順方向バイアスになり大きな電流が流れる。この電流はIGBT115のゲートソース間の容量を介して流れる。このパスには電流を制限する抵抗成分がないので極めて大きなパルス電流となる。このパルス電流によってHVICが破壊されたり、誤動作を起こしたりする。また、図13および図14において、Vsパッド端子またはH-VDDパッド端子に負電圧サージが印加されると、寄生ダイオード46を構成するp領域61からnウェル領域4へ正孔が注入される。特に、中間電位領域に対して対向距離Wが短い対向箇所Eの高耐圧接合終端領域では他の箇所に比べて、中間電位領域とp領域61との間のnウェル領域4の抵抗寄生ダイオード46のカソード抵抗が小さくなるため、他の箇所よりp領域61からnウェル領域4への正孔量は多くなる。このnウェル領域4に入った正孔は、nコンタクト領域62下を通って、マイナス電位のVs電位領域であるpオフセット領域31およびpドレイン領域36ゲート電極39にオン信号が入っているときに流れて行く。pオフセット領域31に流入した正孔はpコンタクト領域38からVs端子へ引き抜かれる。しかし、この正孔の一部は、nソース領域37下にも侵入し、nソース領域37、pオフセット領域31およびnウェル領域3で構成される寄生npnトランジスタのゲート電流となり、この寄生npnトランジスタがオンしてハイサイド回路のロジック部を誤動作させる場合がある。さらに、nソース領域37下にも侵入した正孔がnソース領域37、pオフセット領域31、nウェル領域3およびp半導体基板1で構成される寄生サイリスタをオンラッチアップさせてハイサイド回路を破壊させる場合がある。また、この正孔の一部がnウェル領域3を通ってpドレイン領域34に流れて行くと、やはりハイサイド回路のロジック部を誤動作させる場合がある。また、上述した特許文献1に記載の技術では、電流を制限する抵抗器はGND接地端子と基板との間に接続されており、それ以外の箇所での接続に関しては触れられていない。この抵抗器はポリシリコン層で形成されているため、負電圧の大きなパルス電流数A~数十Aが過渡的にVs端子とGND端子間の寄生ダイオードに流れた際に、ポリシリコン層が過電流により熱溶解し破壊に至る虞がある。また、上述した特許文献2に記載の技術では、逆バイアスの影響を減殺するためにダイオードを接続しており、L負荷によりH-VDDが負電位になった場合、ボディーダイオードや寄生ダイオードの電流を制限する抵抗やレイアウト方法に関しては触れられていない。また、上述した特許文献3に記載の技術では、レベルシフト回路のVs基準の低電圧電源の高電位側H-VDDと低電位側グランドとの間の経路に電流制限抵抗を接続することで、nチャネルMOSFETのボディーダイオードや寄生ダイオード自体が過電流破壊することや、レベルシフト回路の電流容量の小さい箇所が過電流破壊するのを防止することができることについては述べられている。しかしながら、Vs基準のハイサイド回路の寄生誤動作誤反転の防止については触れられていない。また、上述した特許文献4に記載の技術では、高耐圧ダイオードD3をVs端子とGND電位にある高電圧制御回路HVICの基板との間に設けることについて記載されているが、ブートストラップ電源ノードであるVB端子とGND電位にある高電圧制御回路HVICの基板との間に設けることについては記載されていない。この発明は、上述した従来技術による問題点を解消するため、H-VDD端子またはVs端子に負電圧サージが印加された場合にハイサイド回路の誤動作や破壊を防止できる高耐圧集積回路装置を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、直列に接続された2つのパワートランジスタの高電位側パワートランジスタを駆動する高耐圧半導体集積回路装置であって、次の特徴を有する。第1導電型の半導体基板の表面層に形成された第2導電型の高電位領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第2導電型の耐圧領域と、前記半導体基板の表面層に、前記耐圧領域と接し、かつ前記耐圧領域の外周に沿って形成された、接地電位が印加される第1導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第2導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第1導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第2導電型の第1コンタクト領域と、前記グランド電位領域の表面層に前記第1コンタクト領域に対向して形成された第1導電型の第2コンタクト領域と、前記第1コンタクト領域に接する第1ピックアップ電極と、前記第2コンタクト領域に接する第2ピックアップ電極と、を備える。そして、前記中間電位領域は、直列に接続された2つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域である。前記低電位領域は前記グランド電位を基準とする第1低電圧電源の高電位側電位が印加される領域である。前記高電位領域は、前記中間電位を基準とする第2低電圧電源の高電位側電位が印加される領域である。前記耐圧領域、前記グランド電位領域、前記第1コンタクト領域および前記第2コンタクト領域から構成される高耐圧接合終端領域が形成されている。前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第1ピックアップ電極と前記第2ピックアップ電極との間の電流通路の抵抗は他の箇所より高い。この発明によれば、次の効果を奏する。図15は、負電圧サージとコンタクト領域から中間電位領域までの距離との関係を示す図である。図15には、図13,14に示す高耐圧集積回路装置の構成における、負電圧サージ印加時の保証電圧に対するコンタクト領域62と中間電位領域であるpオフセット領域31との距離を示す。図15に示すように誤動作を抑制する保証電圧が-30Vパルス幅500nsとした場合、コンタクト領域62とpオフセット領域31との距離は100μm以上必要となる。しかしながら、レイアウトの都合上、コンタクト領域と中間電位領域との距離を全ての領域において100μm以上空けることは、無効領域が多くなり、面積効率において好ましくない。したがって、コンタクト領域と中間電位領域との距離を100μmより短くし、当該距離を短くした代わりに、第1ピックアップ電極と第2ピックアップ電極との間の電流通路の抵抗を高くする。これにより中間電位領域に流れ込む正孔を少なくすることができ、誤動作を抑制することができる。また、高耐圧接合終端領域と対向する中間電位領域以外の領域においては、図10で示したレベルシフト抵抗71やダイオード75など負電圧により誤動作が起きない領域が形成される。このため、正孔は抵抗値が低い高耐圧接合終端領域他の箇所を通って中間電位領域以外の領域に支配的に流れる。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、直列に接続された2つのパワートランジスタの高電位側パワートランジスタを駆動するための高耐圧半導体集積回路装置であって、次の特徴を有する。第1導電型の半導体基板の表面層に形成された第2導電型の高電位領域と、前記高電位領域の外周の一部を分離する第1導電型の分離領域と、前記半導体基板の表面層に、前記高電位領域と接し、かつ前記高電位領域の外周に沿って形成された、前記高電位領域よりも不純物濃度の低い第2導電型の耐圧領域と、前記半導体基板の表面層に、前記分離領域と接し、かつ前記耐圧領域の外周に形成された、接地電位が印加される第1導電型のグランド電位領域と、前記半導体基板の表面層の、前記グランド電位領域の外側に形成された第2導電型の低電位領域と、前記高電位領域内に形成され前記高電位領域と接合分離された第1導電型の中間電位領域と、前記耐圧領域の前記高電位領域側端部に沿って形成された第1コンタクト領域と、前記グランド電位領域の表面層に形成された第2コンタクト領域と、前記第1コンタクト領域に接する第1ピックアップ電極と、前記第2コンタクト領域に接する第2ピックアップ電極と、を備える。そして、前記中間電位領域は、直列に接続された2つの前記パワートランジスタの主回路電源である高電圧電源の高電位側電位からグランド電位までの間の中間電位が印加される領域である。前記低電位領域は前記グランド電位を基準とする第1低電圧電源の高電位側電位が印加される領域である。前記高電位領域は、前記中間電位を基準とする第2低電圧電源の高電位側電位が印加される領域である。前記耐圧領域、前記グランド電位領域、前記第1コンタクト領域および前記第2コンタクト領域から構成される高耐圧接合終端領域が形成されている。前記中間電位領域との対向距離が他の箇所より短い高耐圧接合終端領域の箇所における、前記第1ピックアップ電極と前記第2ピックアップ電極との間の電流通路の抵抗は他の箇所より高い。また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて、前記第1ピックアップ電極を形成することで前記抵抗が他の箇所より高くなっていることを特徴とする。また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所を除いて、前記第2ピックアップ電極を形成することで前記抵抗が他の箇所より高くなっていることを特徴とする。また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、少なくとも前記第1コンタクト領域と前記第1ピックアップ電極または第2コンタクト領域と第2ピックアップ電極のいずれかを電気的に絶縁することで前記抵抗が他の箇所より高くなっていることを特徴とする。また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記高耐圧接合終端領域の表面層に前記高電位領域と前記グランド電位領域とのそれぞれから離して前記グランド電位領域と同一の導電型の半導体領域を形成しダブルリサーフ構造とすることで前記抵抗が他の箇所より高くなっていることを特徴とする。また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記中間電位領域との対向距離が他の箇所より短い前記高耐圧接合終端領域の箇所において、前記耐圧領域を前記低電位領域側に伸ばすことで前記抵抗が他の箇所より高くなっていることを特徴とする。上述した発明によれば、中間電位領域に対し、対向距離が短い箇所の高耐圧接合終端領域を他の箇所より高い抵抗にすることで、負電圧サージ入力時に正孔の注入を局部的に少なくすることができる。本発明にかかる高耐圧集積回路装置によれば、ハイサイド回路のロジック部の誤動作や破壊を防止することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる高耐圧集積回路装置の好適な実施の形態を詳細に説明する。従来構造と同一部位には同一の符号を付した。また、文中においてpはp型、nはn型を示す。以下の実施の形態では、レベルシフタとしてレベルアップNMOSのみを記載しているが、レベルダウンPMOSを形成しても同様に効果を奏することができる。図9~図12の回路は、以下の実施の形態において対応する。実施の形態1図1は、この発明の実施の形態1にかかる高耐圧集積回路装置100の要部を示す平面図である。また、図2は、図1の切断線A-Aに平行な方向で切断した場合の全体の要部を示す断面図である。図1,2において、図9~図13に示した構成に対応する構成には同一の符号を付した。図3は、図1のF部の拡大図で正孔と電子の流れを示した要部平面図である。尚、斜めの点線で示した領域は、中間電位領域の一部がnコンタクト領域62に近接した配置となる箇所対向箇所Eであり、中間電位領域との対向距離Wが他の箇所より短い高耐圧接合終端領域の箇所である。図4は、図1の高耐圧接合終端領域とその周辺の要部断面図である。図4aは、図1の切断線A-Aの断面構造について示す要部断面図である。図4bは、図1のB-Bの断面構造について示す要部断面図である。尚、図2の断面図は、図13の断面図と同じである。図2に示すハイサイドとは、Vs電位を基準電位としてL-VDD電位が重畳された電位H-VDD電位が印加される高電位領域と、Vs電位が印加される中間電位領域とを含む領域である。また、ローサイドとは、GNDを基準電位としてL-VDD電位が印加される低電位領域と、GND電位が印加されるグランド電位領域とを含む領域である。図1~図4において、nウェル領域3はハイサイドであり、このnウェル領域3上にH-VDDパッド、H-OUTパッド、Vsパッドおよび中間電位領域を形成する。これらのパッドは図2の各端子となる。中間電位領域は、pオフセット領域31およびpドレイン領域34である。pドレイン領域34は、図2に示すnソース領域37とnドレイン領域36とで構成されるnMOSFET85がオンしたときにVs電位となるので、pドレイン領域34は中間電位領域になる。一方、nMOSFET85がオフのときは、pソース領域33およびpドレイン領域34で構成されるpMOSFET86がオンするので高電位領域となる。すなわち、pドレイン領域34は、中間電位領域または高電位領域のどちらかになる。尚、本実施の形態の場合は、中間電位領域はpオフセット領域31とpドレイン領域34とであるがこれらの領域に限るものではない。低電位領域は、p領域61、レベルシフタ図2に示すNchMOSFET41を構成するp領域51および図2に示すp半導体基板1である。NchMOSFET41のnソース領域53は、p領域51の表面層に形成される。NchMOSFET41のnドレイン領域はnウェル領域4である。高耐圧接合終端領域は、高濃度のnコンタクト領域62と高濃度のpコンタクト領域56とを含むこれらの間にあるnウェル領域4とp領域61である。また、nウェル領域4は、p領域61とのpn接合に逆バイアスが印加された際に、空乏層を主として広げる領域であり、耐圧領域とする。nウェル領域2は低電位領域である。nウェル領域2には、L-VDD端子、L-OUT端子が形成される。グランド電位領域はp領域61であり、p領域61には、GND端子が形成される。図1において、nウェル領域3を取り囲みnウェル領域4とnウェル領域3とに跨るようにそれらの表面層に帯状のnコンタクト領域62が形成される。この帯状のnコンタクト領域62上に帯状の第1ピックアップ電極81が形成される。この第1ピックアップ電極81とnコンタクト領域62との接触部81aはオーミック接触して点在する。接触部81aは帯状であってもよい。nウェル領域3を取り囲みnウェル領域3に繋がるnウェル領域4が形成され、このnウェル領域4を取り囲んでp領域61が形成される。p領域61は帯状に形成され、このp領域61の表面層に帯状にpコンタクト領域56が形成される。この帯状のpコンタクト領域56上に帯状の第2ピックアップ電極82が形成される。この第2ピックアップ電極82とpコンタクト領域56との接触部82aはオーミック接触して点在する。接触部82aは帯状であってもよい。p領域61と接して低電位領域であるnウェル領域2が形成され、このnウェル領域2にローサイド回路図2に示すローサイドが形成される。また、p領域51は、レベルシフタが形成される領域である。p領域51は、nウェル領域4に接しp領域61に張り出して、p半導体基板1の表面層に形成される。但し、図1では便宜的に張り出す箇所を接するように示した。nコンタクト領域62上およびpコンタクト領域56上には、それぞれH-VDD端子に接続する第1ピックアップ電極81およびGND端子に接続する第2ピックアップ電極82が形成される。これらの第1,2ピックアップ電極81,82とコンタクト領域62,56とのそれぞれの接触部81a,82aは、前記したように共に点在して形成される。この接触部81a,82aは帯状に形成されても良い。本実施の形態1において、中間電位領域ここではpオフセット領域31との対向距離Wが他の箇所より短い高耐圧接合終端領域の対向箇所Eでは、nコンタクト領域62上およびpコンタクト領域56上に、それぞれ第1ピックアップ電極81および第2ピックアップ電極82は配置されない。または、第1,2ピックアップ電極81,82を配置しない代わりに、第1,2ピックアップ電極81,82は配置して接触部81a,82aを設けなくてもよい。例えば、コンタクト領域56,62と第1,2ピックアップ電極81,82との間に絶縁膜を挟んで接触部81a,82aをなくするなどである。尚、図1および図2では、対向箇所Eでは、中間電位領域の端部pオフセット領域31の端部とnコンタクト領域62の端部とは互いに平行である。前記のようにすることで、中間電位領域との対向距離Wが他の箇所より短い高耐圧接合終端領域の対向箇所Eで、第1ピックアップ電極81と第2ピックアップ電極82との間の抵抗を他の箇所より高くすることができる。また、中間電位領域との対向距離Wが誤動作を抑制する保証電圧を確保する十分な距離を備えている場合、中間電位領域と高耐圧接合終端領域との間の領域には、図10で示したレベルシフト抵抗71やダイオード75など負電圧により誤動作が起きない領域が形成される。このため、負電圧サージ入力時にnウェル領域4に入った正孔は抵抗値が低い高耐圧接合終端領域他の箇所を通ってE領域以外の領域に支配的に流れる。その理由を図3および図4を用いて説明する。図3において、第1ピックアップ電極81接触部81aが形成されていないnコンタクト領域62の対向する接触部82a間の中点をZ1とし、第2ピックアップ電極82接触部82aが形成されていないpコンタクト領域56の対向する接触部82a間の中点をZ2とする。また、第1ピックアップ電極81が途切れる端部途切れる箇所の接続部81aの端をZ3左右に2箇所あり、第2ピックアップ電極82が途切れる端部途切れる箇所の接続部82aの端をZ4左右に2箇所ありとする。負電圧サージ入力時に、このZ1からZ2に向かって流れる電子84と、Z2からZ1に向かって流れる正孔83について説明する。電子84は図3の第1ピックアップ電極81接触部81aが途切れる端部Z3からnコンタクト領域62に入り、この帯状のnコンタクト領域62をZ1まで流れた後、nコンタクト領域62からnウェル領域4に入る。図では片方の経路実線のみ示す。その後、電子84はnウェル領域4をZ2に向かって流れて行く。このように点Z1からnウェル領域4に入る電子84は、帯状のnコンタクト領域62に沿って長い経路を流れるため、抵抗が大きくなり電子84量は大幅に減少する。このことは、第1ピックアップ電極81が接触する対向箇所E以外の箇所のnコンタクト領域62からnウェル領域4に入る電子84量に比べると、対向箇所Eの第2ピックアップ電極81が接触していないnコンタクト領域62からnウェル領域4に入る電子84量は少なくなる。一方、正孔83は図3の第2ピックアップ電極82接触部82aが途切れる端部Z4からpコンタクト領域56に入り、この帯状のpコンタクト領域61をZ2まで流れた後、pコンタクト領域56からnウェル領域4に入る。図では片方の経路点線のみ示す。その後、nウェル領域4をZ1に向かって流れて行く。このように点Z2からnウェル領域4に入る正孔83は、帯状のpコンタクト領域56に沿って長い経路を流れるため、抵抗が大きくなり正孔83量は少なくなる。このことは、第2ピックアップ電極82が接触するpコンタクト領域56からnウェル領域4に入る正孔83量に比べると、第2ピックアップ電極82が接触していないpコンタクト領域56からnウェル領域4に入る正孔83量は少ない。このように、第1,第2ピックアップ電極81,82がコンタクト領域56,62に接触していない対向箇所Eでは、電子84量および正孔83量が共に減少する。すなわち、この対向箇所Eでは、正孔83および電子84が帯状のコンタクト領域56,62に沿って流れる分、第1ピックアップ電極81と第2ピックアップ電極82間の電流通路の抵抗電気抵抗が高くなる。このことは、中間電位領域との対向距離Wが短い高耐圧接合終端領域の対向箇所Eにおいて、第1ピックアップ電極81と第2ピックアップ電極82との間の電流通路の抵抗が他の箇所より高くなるということを意味する。また、第1ピックアップ電極81もしくは第2ピックアップ電極82の少なくとも一方を配置しないまたは電極とコンタクト領域の間に絶縁膜を形成して絶縁することで、負電圧サージの印加電圧が他の箇所に比べて対向箇所Eでは帯状のnコンタクト領域62もしくは帯状のpコンタクト領域56に空乏層が広がるため、nウェル領域4での印加電圧が低くなり、注入される正孔83量および電子84量が減少する。前記したように、第1ピックアップ電極81もしくは第2ピックアップ電極82を配置しないことで、対向箇所Eではp領域61へ向かって流れる電子84量もしくはnコンタクト領域62へ向かって流れる正孔83量が減少する。このことは、電荷の中性原理に基づいてこの電子84もしくは正孔83を中性化しようとする正孔83量もしくは電子84量も減少する。すなわち、第1ピックアップ電極81もしくは第2ピックアップ電極82を配置しないことで、nウェル領域4を経由してnウェル領域3に流れ込む正孔83量もしくはp領域61に流れ込む電子84量が減少する。その結果、Vs端子またはH-VDD端子に負電圧サージが入力したとき、高電位領域であるnウェル領域3への過渡的に流れる正孔83量を抑制することで、ハイサイド回路の誤動作や破壊が防止できる高耐圧集積回路装置HVICを提供することができる。一方、低電位領域であるnウェル領域2へ過渡的に流れる電子84がローサイド回路を誤動作させることはない。つぎに、各部位の形成方法について説明する。p半導体基板1上に形成された高電位領域であるnウェル領域3とnウェル領域4は、例えばリンPをそれぞれ、ドーズ量が1×1013/cm2~2×1013/cm2、1×1012/cm2~2×1012/cm2の不純物濃度でイオン注入して、その後高温1100°C~1200°C程度の拡散工程により、それぞれ所定の拡散深さまで拡散させる。これにより、nウェル領域3とnウェル領域4が形成される。同様にp領域61においては、ボロンBをイオン注入した後、高温1100~1200°C程度の拡散工程で所定の拡散深さまで拡散される。つぎに、H-VDD端子とオーミック接触をとるための高濃度のnコンタクト領域62を、例えば、砒素を表面濃度1×1020/cm3程度になるようにイオン注入した後、750°C~900°C程度のアニール工程により、所定の深さでp領域61が形成される。また、GND端子とオーミック接触をとるための高濃度のpコンタクト領域56を例えばフッ化ホウ素BF2を表面濃度1×1020/cm3程度になるようにイオン注入する。その後の750°C~900°C程度のアニール工程により、所定の深さでpコンタクト領域56が形成される。その後、層間絶縁膜を被覆し層間絶縁膜にコンタクトをとるための開口部を形成し、第1,2ピックアップ電極81,82および各領域上に各電極や各端子を形成する。その後、図示しない保護膜で電極や端子が形成されたp半導体基板1の表面を被覆する。図1,2に示したように、高電位領域であるnウェル領域3の表面層に、pソース領域33とpドレイン領域34とで構成されるpMOSFET86、中間電位領域およびnコンタクト領域62が配置される。この中間電位領域はpオフセット領域31およびpドレイン領域34である。pオフセット領域31の表面層には、nソース領域37とnドレイン領域36とで構成されるnMOSFET85が配置される。このnMOSFET85がオンするとpドレイン領域34は中間電位領域になる。nウェル領域3にはpMOSFET86とnMOSFET85とで構成されるC-MOS回路が形成され、ハイサイドロジック部となる。ここで、前記したように、中間電位領域であるpオフセット領域31に対して、対向距離Wが短い対向箇所Eの高耐圧接合終端領域のnコンタクト領域62上およびpコンタクト領域56上にそれぞれ第1ピックアップ電極81および第2ピックアップ電極82を配置しない互いを電気的に絶縁することで、対向箇所Eを他の箇所より高い抵抗にすることができる。尚、前記したように、負電圧サージが入力されると大きなパルス電流が寄生ダイオード46を通して流れることになり、コンタクト領域62,56を含む高耐圧接合終端領域の対向箇所Eで抵抗が大きくなると対向箇所Eでパルス電流を抑制することができる。また、第1ピックアップ電極81と第2ピックアップ電極82とを配置しないまたは絶縁膜を形成して接触部81a,82aを設けない箇所でも、p領域61とnウェル領域4とは連続的に繋がっている。このため、耐圧特性に及ぼす影響は小さく、第1ピックアップ電極81と第2ピックアップ電極82とを配置している箇所と同程度の耐圧特性を得ることができる。また、少なくとも第1ピックアップ電極81もしくは第2ピックアップ電極82のいずれかを除去しても同様の効果が得られる。特に、第2ピックアップ電極82の除去が効果的である。また、第1,2ピックアップ電極81,82を除去せずに、少なくともコンタクト領域62,56のいずれかとの間に層間絶縁膜などの絶縁膜を挟んで、第1,2ピックアップ電極81,82とコンタクト領域62,56とを電気的に絶縁しても同様の効果が得られる。尚、図2に示すように、寄生ダイオード46のカソード側をH-VDD端子に接続することで、上述した特許文献4に示す技術よりもVs端子に流れる正孔量を減少させることができる。その結果、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置HVICを提供することができる。実施の形態2図5は、この発明の実施の形態2にかかる高耐圧集積回路装置200の要部を示す平面図である。また、図6は、この発明の実施の形態2にかかる高耐圧集積回路装置200の要部を示す断面図である。図6aは、図5の切断線A-Aの断面構造について示す要部断面図である。図6bは、図5の切断線B-Bの断面構造について示す要部断面図である。図5の高耐圧集積回路装置200と図1の高耐圧集積回路装置100との違いは、第1ピックアップ電極81および第2ピックアップ電極82または接触部81a,82aを除去しないで、中間電位領域との対向距離Wが短い対向箇所Eの高耐圧接合終端領域にダブルリサーフ構造87を形成した点である。図6bに示すように、中間電位領域に対して、対向距離が短い対向箇所Eの高耐圧接合終端領域であるnウェル領域4の表面層に、p領域61およびnコンタクト領域62から離してptop層63を形成しダブルリサーフ構造とする。こうすることで、対向箇所Eで、nウェル領域4が上下方向p半導体基板1の深さ方向で狭められるため、第1ピックアップ電極81と第2ピックアップ電極82との間の電流通路の抵抗を高くすることができる。尚、この対向箇所E以外はシングルリサーフ構造であり、nウェル領域4が上下方向で狭められることはない。この対向箇所Eの抵抗を高くすることで、p領域61とnウェル領域4とからなる寄生ダイオード46のカソード抵抗88が増大する。その結果、負電圧サージ入力時にこの対向箇所Eの正孔の注入を局部的に少なくすることができる。ダブルリサーフ構造87は、高耐圧接合終端領域を構成するnウェル領域4の表面に、電界緩和領域であるptop層63を設けた構造である。nウェル領域4が、p半導体基板1とptop層63とで挟まれることでnウェル領域4の空乏化が促進され、この対向箇所Eの電界が緩和される。この場合は、ダブルリサーフ構造87の領域は、nウェル領域4の表面層にptop層63が形成されて、nウェル領域4の表面層のn型不純物濃度が低濃度化する。そのため、GND電位にあるp領域61とH-VDD電位領域にあるnウェル領域3との間に、例えば600V程度の高い逆電圧が印加された場合、ダブルリサーフ領域87の等電位線の分布がその他の箇所のシングルリサーフ領域とズレが生じる。しかし、ダブルリサーフ構造87が形成される対向箇所Eはシングルリサーフ構造が形成される箇所よりも表面電界が緩和された箇所となるように、ptop層63およびnウェル領域4の不純物濃度を調整し、基板表面のn型不純物濃度を最適化することで、耐圧特性においても問題なく実現することができる。このように、Vs電位領域との対向距離Wが短い対向箇所Eの高耐圧接合終端領域nウェル領域4の表面層にptop層63を形成したダブルリサーフ構造87とすることで、負電圧サージ入力時には正孔の注入が抑制される高抵抗領域カソード抵抗88を形成することができる。その結果、Vs端子またはH-VDD端子に負電圧サージが入力されたとき、高電位領域であるnウェル領域3への過渡的に流れる正孔量を抑制することができる。正孔量が抑制されることで、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置HVICを提供することができる。本構成に実施の形態1で説明した構成を追加するとさらに効果を高めることができる。実施の形態3図7は、この発明の実施の形態3にかかる高耐圧集積回路装置300の要部を示す平面図である。また、図8は、この発明の実施の形態3にかかる高耐圧集積回路装置300の要部を示す断面図である。図8aは、図7の切断線A-Aの断面構造について示す要部断面図である。図8bは、図7の切断線C-Cの断面構造について示す要部断面図である。図7の高耐圧集積回路装置300は、図5の高耐圧集積回路装置200との違いは、Vs電位領域との対向距離Wが短い対向箇所Eに、ptop層63を形成する代わりに高耐圧接合終端領域であるnウェル領域4の幅を他の箇所より広げた点である。こうすることで、高耐圧接合終端領域の対向箇所Eにおいて、第1ピックアップ電極81と第2ピックアップ電極82との間の電流通路の抵抗を他の箇所より高くすることができる。nウェル領域4のうち、他の箇所よりも幅を拡張したnウェル領域89の拡張分90は、HVICに求められる負電圧サージ耐量を満足する程度の距離でよい。具体的には、nウェル領域4のn型不純物濃度はnウェル領域3に比べて一桁薄いため、数μm程度でよい。そのため、チップ面積の増大はない。この対向箇所Eが高抵抗領域となるため、p領域61とnウェル領域4とからなる寄生ダイオード46のカソード抵抗91を増大させることができる。その結果、負電圧サージ入力時に正孔の注入が局部的に少ない領域を耐圧領域内に形成することができる。その結果、Vs端子またはH-VDD端子に負電圧サージが入力したとき、nウェル領域3への過渡的に流れる正孔量を抑制することができる。正孔量が抑制されることで、ハイサイド回路の誤動作や破壊を防止することができる高耐圧集積回路装置HVICを提供することができる。本構成に実施の形態1で説明した構成を追加するとさらに効果を高めることができる。尚、前記の実施の形態1~3では、中間電位領域を構成するpオフセット領域31が高耐圧接合終端領域に隣接する場合について説明したが、中間電位領域を構成するnドレイン領域34が高耐圧接合終端領域に隣接する場合も同様のことが言える。また、実施の形態1~3に示した構成を組み合せることができる。実施の形態4図16は、この発明の実施の形態4にかかる高耐圧集積回路装置400の要部を示す平面図である。また、図17は、この発明の実施の形態4にかかる高耐圧集積回路装置400の要部を示す断面図である。図17aは、図16の切断線G-Gの断面構造について示す要部断面図である。図17bは、図16の切断線G-Gの断面構造の別の一例について示す要部断面図であり、図17aの変形例である。図16の高耐圧集積回路装置400は、図1の高耐圧集積回路装置100の変形例である。図16の高耐圧集積回路装置400が図1の高耐圧集積回路装置100と異なる点は、nウェル領域3がp型分離領域611によりnウェル領域301とnウェル領域302とに分離されている点と、nウェル領域4がp型分離領域611によりnウェル領域401とnウェル領域402とに分離されている点である。p型分離領域611は、図17aにおいては、nウェル領域301とnウェル領域302との間においてLOCOS酸化膜に接するp半導体基板1により構成され、図17bにおいては、nウェル領域3の表面からp半導体基板1に達するp型拡散領域により構成されている。このような構成においても、実施の形態1と同様の効果を奏することができる。また、実施の形態2の高耐圧集積回路装置200および実施の形態3の高耐圧集積回路装置300の構成においても、高耐圧集積回路装置400と同様にp型分離領域611を形成することができ、本発明の効果を奏することができる。"