単一の配線基板と、前記配線基板上に搭載された第1の半導体チップと、前記配線基板上に前記第1の半導体チップに並列して搭載された第2の半導体チップと、前記第1および前記第2の半導体チップを覆う封止体とを有し、前記第2の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置。前記第1の半導体チップおよび前記第2の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とは、前記接着部材の厚さをも含め、前記前記配線基板の表面からの高さが互いに等しい請求項1に記載の半導体装置。前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片に積層されたスペーサをさらに有し、前記上側の前記半導体チップ片は、前記スペーサを介して下側の前記半導体チップ片上に積層される請求項1または2に記載の半導体装置。前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを備え、上側の前記半導体チップ片は、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続される請求項1乃至3のいずれか一項に記載の半導体装置。単一の配線基板上に第1の半導体チップおよび第2の半導体チップを並列して搭載する工程と、前記配線基板上に搭載された前記第1および前記第2の半導体チップを封止体によって覆う工程とを有し、前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程は、複数の半導体チップ片を高さ方向に積層してチップ積層体を前記第2の半導体チップとして形成する工程を含み、前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程において、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記第1の半導体チップおよび前記第2の半導体チップを搭載することを特徴とする半導体装置の製造方法。図1に示された例をも含め、本発明の関連技術によるチップ積層体を有するMCPタイプの半導体装置は、第1の半導体チップの上面から封止体の表面までの厚さと、チップ積層体第2の半導体チップの上面から封止体の表面までの厚さとが異なっている。このため、配線基板上の封止体のバランスが悪くなり、封止体の熱硬化時の硬化収縮に起因して、半導体装置に不均一なねじれや歪みを発生する。このようなねじれや歪みにより、マザーボードへの実装が困難になってしまう。それ故、本発明の課題は、ねじれや歪の発生を抑制し、マザーボードへの実装が阻害されることがない半導体装置を提供することである。本発明によれば、単一の配線基板と、前記配線基板上に搭載された第1の半導体チップと、前記配線基板上に前記第1の半導体チップに並列して搭載された第2の半導体チップと、前記第1および前記第2の半導体チップを覆う封止体とを有し、前記第2の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置が得られる。本発明による半導体装置は、ねじれや歪の発生を抑制し、マザーボードへの実装が阻害されることがない。本発明による半導体装置は、単一の配線基板と、配線基板上に搭載された第1の半導体チップと、配線基板上に第1の半導体チップに並列して搭載された第2の半導体チップと、第1および第2の半導体チップを覆う封止体とを有している。第2の半導体チップは、複数の半導体チップ片が高さ方向厚さ方向に積層されて成るチップ積層体である。特に、本発明において、第1の半導体チップの上面と、第2の半導体チップの上面とは、配線基板の表面からの高さが互いに等しい。即ち、本発明による半導体装置は、第1の半導体チップの上面から封止体の表面までの厚さと、第2の半導体チップチップ積層体の上面から封止体の表面までの厚さとが等しい。このため、配線基板上の封止体のバランスが良好であり、封止体の熱硬化時等において、半導体装置に不均一なねじれや歪みを発生し難い。したがって、マザーボードへの実装が阻害されることがない。以下、図面を参照して、本発明による半導体装置の具体的な実施例を説明する。図2を参照すると、本発明の実施例1の半導体装置100は、単一の配線基板10と、配線基板10上に搭載された第1の半導体チップ211と、配線基板10上に第1の半導体チップ211に並列して搭載された第2の半導体チップ220と、第1の半導体チップ211および第2の半導体チップ220を覆う封止体60とを有している。第1の半導体チップ211および第2の半導体チップ220は、例えばメモリ回路が形成された半導体チップであり、その上面の端部寄りに電極パッド22が形成されている。配線基板10は、例えば0.2mm厚のガラスエポキシ基材に所定の配線パターンを形成して成る。配線基板10の一方の板面には、複数の接続パッド12が配置されている。また、配線基板10の他方の板面には、複数のランド13が形成されている。互いに対応する接続パッド12とランド13とは、配線14を介して電気的に接続されている。第1の半導体チップ211および第2の半導体チップ220はそれぞれ、接着部材23を介して配線基板10に搭載されている。接着部材23は、例えば、DAFDieAttachedFilmである。第2の半導体チップ220は、複数の半導体チップ片221、222が高さ方向に積層されて成るチップ積層体である。半導体チップ片221は、例えばDAF等の接着部材23を介して配線基板10上に搭載されている。半導体チップ片222は、接着部材、例えばFOWFilmOnWireである接着部材24を介して半導体チップ片221上に積層されている。第1の半導体チップ211ならびに第2の半導体チップ220の複数の半導体チップ片221、222はそれぞれ、各電極パッド22が、ワイヤ41を介して配線基板10の表面に形成された接続パッド12に接続される。特に、半導体装置100においては、第1の半導体チップ211の上面と、第2の半導体チップ220の上面とは、配線基板10の表面からの高さが互いに等しい。第1の半導体チップ211の上面と、第2の半導体チップ220の上面とは、接着部材23の厚さをも含め、配線基板10の表面からの高さが互いに等しい。より具体的には、例えば、第1の半導体チップ211は、接着部材23の厚さを含め、厚さ160μmである。一方、チップ積層体である第2の半導体チップ220においては、例えば、半導体チップ片221が厚さ50μm、半導体チップ片222が厚さ50μm、DAF等の接着部材23およびFOW等の接着部材24の合計が厚さ60μmであり、総厚160μmである。封止体60の第1の半導体チップ211に重なる領域の上面と、封止体60の第2の半導体チップ220に重なる領域の上面とは、配線基板10の表面からの高さが互いに等しい。即ち、半導体チップ211に重なる領域をも含め、封止体60の上面は平坦である。即ち、半導体装置100は、第1の半導体チップ211の上面から封止体60の表面までの厚さと、第2の半導体チップチップ積層体220の上面から封止体60の表面までの厚さとが等しい。このため、配線基板10上の封止体60のバランスが良好であり、半導体装置100全体として、封止体60の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置100のマザーボードへの実装が阻害されることがない。また、第1の半導体チップ211を第2の半導体チップチップ積層体220と同等の厚さとすることで、封止体60のレジン量を少なくできるため、より一層の反り量低減を期待できる。さらに、3つのチップを積層する場合と比べ、薄型化できる。また、2チップと1チップの並置することで、3チップ積層の場合と比べ、配線の引き回しの配線長を短く構成できるため、メモリチップの特性を向上できる。半導体装置100においてはまた、第1の半導体チップ211および第2の半導体チップ220はそれぞれ、配線基板10上に接触する底面を持っている。第1の半導体チップ211の底面と、第2の半導体チップ220の底面とは、互いに等しい面積である。半導体装置100においてはさらに、第1の半導体チップ211と、第2の半導体チップ220とは、配線基板10の表面上において、互いに対称的な位置に搭載される。次に、半導体装置100の製造方法として、半導体チップの製造工程および半導体装置の組立工程を説明する。[半導体チップの製造工程]半導体装置100は、第1の半導体チップ211、半導体チップ片221および半導体チップ片222の3個の半導体チップを有している。これら半導体チップは、その厚さと、接着部材が異なるのみであり、同様の工程で製造可能である。このため、以下では、主に第1の半導体チップ211の製造工程を説明し、半導体チップ片221および半導体チップ片222の製造工程については詳述しない。まず、図3aに示されるように、一方の板面おもて面に所定の回路と電極パッド22が形成された半導体ウエハSWが準備される。次いで、図3bに示されるように、半導体ウエハSWのおもて面側をバックグラインドテープBTに貼着固定する。次に、図3cに示されるように、ウエハバックグラインド工程として、半導体ウエハSWの他方の板面裏面を、バックグラインド用砥石GSによって所定の厚さまで研削し、半導体ウエハSWを薄型化する。尚、この説明では第1の半導体チップ211を製造するため、厚さ150~170μmになるまで研削される。一方、半導体チップ片221、222の場合には、厚さ50μmまで研削される。次いで、所望の厚さまで薄型化した半導体ウエハSWの裏面を、接着部材層を介してダイシングテープDTに貼着固定し、一面側のバックグラインドテープBTを除去する。尚、この説明では第1の半導体チップ211を製造するため、半導体ウエハSWの裏面にDAF等の接着部材23が形成される。一方、半導体チップ片221の場合も、半導体ウエハSWの裏面にDAF等の接着部材23が形成される。他方、半導体チップ片222の場合は、半導体ウエハSWの裏面にFOW等の接着部材が形成される。次に、図3dに示されるように、ダイシング工程として、半導体ウエハSWの複数の間のダイシングラインDLに沿って、高速回転のダイシングブレードDBによって半導体ウエハSWおよび接着部材23を切断する。図3eに示されるように、裏面に接着部材23が配置された第1の半導体チップ211が得られる。尚、第1の半導体チップ211と異なる厚さを持つ半導体チップ片221、222については、半導体ウエハSW裏面の研削量を調整することにより、第1の半導体チップ211と同様の工程で製造可能である。[半導体装置の組立工程]まず、図4aに示される配線母基板WBを製造および準備する。配線母基板WBは、複数個の半導体装置100の配線基板10に相当するものであり、その一方の板面おもて面には接続パッド12が形成され、他方の板面裏面にはランド13が形成され、さらに、その内部には互いに対応するランド13と接続パッド12との間を接続する配線14が形成されている。次に、図4bに示されるように、第1の半導体チップ211と、半導体チップ片221とを、それぞれDAF等の接着部材23を介して配線母基板WBのおもて面上の所定の箇所に並列するように接着固定する。さらに、配線母基板WB上に固定された第1の半導体チップ211および半導体チップ片221の各電極パッド22と、対応する接続パッド12との間をワイヤ41によって接続する。ワイヤ41は例えばAuからなり、ワイヤ41を用いた結線には、図示しないワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ41の先端を電極パッド22上に超音波熱圧着し、ワイヤ41が所定のループ形状を描くように、ワイヤ41の後端を対応する接続パッド12上に超音波熱圧着する。次いで、図4cに示されるように、半導体チップ片222を、FOW等の接着部材24を介して半導体チップ片221上に接着固定する。この時点で、半導体チップ片221および222から成る第2の半導体チップチップ積層体220が構成される。さらに、半導体チップ片221上に固定された半導体チップ片222の電極パッド22と、対応する接続パッド12との間をワイヤ41によって接続する。尚、第1の半導体チップ211用のワイヤ41のボンディングについては、本例のごとく半導体チップ片221のボンディングと同工程ではなく、最上層に積層された半導体チップ片222のボンディングと同工程で実施してもよい。その場合、第1の半導体チップ211および半導体チップ片222の各電極パッド22が互いに同じ高さ位置にあるため、電極パッドの高さ位置に応じてワイヤボンディング装置のマニュピレータの高さ位置を変化させる必要がなく、効率良くボンディング作業を実行することができる。次に、図4dに示されるように、配線母基板WBのおもて面側に、モールドによって一括封止体PRを形成する。次いで、図4eに示されるように、配線母基板WBの裏面側のランド13それぞれに、半田ボール16を搭載する。これらの半田ボール16が、半導体装置100の外部端子として利用される。半田ボール16の搭載は、例えば、複数のランド13に対応して配列形成された複数の吸着孔を備える図示しない吸着機構を用いて行うことができる。この場合、吸着機構に複数の半田ボールを吸着保持させ、保持された半田ボールにフラックスを転写形成して、配線母基板WBのランド13に一括搭載する。その後、リフロー処理により、半田ボールとランド13との間を接続固定する。次に、図4fに示されるように、一括封止体PRを図示しないダイシングテープに接着し、一括封止体PRおよび配線母基板WBをダイシングテープに支持させる。この後、図示しないダイシングブレードを用いて、配線母基板WB及び一括封止体PRをダイシングラインDLに沿って切断する。これにより、配線母基板WBは、半導体装置100毎に個片化される。その後、個片化された半導体装置100をダイシングテープからピックアップすることで、図2に示されるような半導体装置100が得られる。[実施例1の変形例]本発明の実施例1の変形例の半導体装置は、半導体チップ自体の厚さならびに接着部材の厚さが実施例1と異なっている。このため、実施例1と同一または同様の構成や動作については、実施例1の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。図5を参照すると、本発明の実施例1の変形例としての半導体装置100’は、単一の配線基板10と、配線基板10上に搭載された第1の半導体チップ211’と、配線基板10上に第1の半導体チップ211’に並列して搭載された第2の半導体チップ220と、第1の半導体チップ211および第2の半導体チップ220を覆う封止体60とを有している。配線基板10は、例えば0.2mm厚のガラスエポキシ基材に所定の配線パターンを形成して成る。第1の半導体チップ211’および第2の半導体チップ220はそれぞれ、接着部材23’および接着部材23を介して配線基板10に搭載されている。接着部材23および接着部材23’は共に、例えば、DAFDieAttachedFilmである。第2の半導体チップ220は、複数の半導体チップ片221、222が高さ方向に積層されて成るチップ積層体である。半導体チップ片222は、接着部材、例えばFOWFilmOnWireである接着部材24を介して半導体チップ片221上に積層されている。第1の半導体チップ211’ならびに第2の半導体チップ220の複数の半導体チップ片221、222はそれぞれ、各電極パッド22が、ワイヤ41を介して配線基板10の表面に形成された接続パッド12に接続される。封止体60の第1の半導体チップ211’に重なる領域の上面と、封止体60の第2の半導体チップ220に重なる領域の上面とは、配線基板10の表面からの高さが互いに等しい。即ち、半導体チップ211に重なる領域をも含め、封止体60の上面は平坦である。半導体装置100’においても、半導体装置100’と同様に、第1の半導体チップ211’の上面と、第2の半導体チップ220の上面とは、配線基板10の表面からの高さが互いに等しい。第1の半導体チップ211’の上面と、第2の半導体チップ220の上面とは、DAF等の接着部材23’の厚さをも含め、配線基板10の表面からの高さが互いに等しい。より具体的には、例えば、第1の半導体チップ211’は、接着部材23’の厚さを含め、厚さ160μmである。一方、チップ積層体である第2の半導体チップ220においては、例えば、半導体チップ片221が厚さ50μm、半導体チップ片222が厚さ50μm、DAF等の接着部材23およびFOW等の接着部材24の合計が厚さ60μmであり、総厚160μmである。図5に示された本変形例においては特に、図2に示された実施例1に比べ、第1の半導体チップ211’の厚さが薄い一方、接着部材23’の厚さが厚い。しかしながら、本変形例においても、実施例1と同様に、半導体装置100’は、第1の半導体チップ211’の上面から封止体60の表面までの厚さと、第2の半導体チップチップ積層体220の上面から封止体60の表面までの厚さとが等しい。このため、配線基板10上の封止体60のバランスが良好であり、半導体装置100’全体として、封止体60の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置100’のマザーボードへの実装が阻害されることがない。また、第1の半導体チップ211’を第2の半導体チップチップ積層体220と同等の厚さとすることで、封止体60のレジン量を少なくできるため、より一層の反り量低減を期待できる。半導体装置100’においてはまた、第1の半導体チップ211’および第2の半導体チップ220はそれぞれ、配線基板10上に接触する底面を持っている。第1の半導体チップ211’の底面と、第2の半導体チップ220の底面とは、互いに等しい面積である。半導体装置100’においてはさらに、第1の半導体チップ211と、第2の半導体チップ220とは、配線基板10の表面上において、互いに対称的な位置に搭載される。本発明の実施例2の半導体装置は、半導体チップチップ積層体の構造が実施例1と異なっている。このため、実施例1と同一または同様の構成や動作については、実施例1の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。図6を参照すると、本発明の実施例2の半導体装置300は、単一の配線基板10と、配線基板10上に搭載された第1の半導体チップ311と、配線基板10上に第1の半導体チップ311に並列して搭載された第2の半導体チップ320と、第1の半導体チップ311および第2の半導体チップ320を覆う封止体60とを有している。配線基板10は、例えば0.2mm厚のガラスエポキシ基材に所定の配線パターンを形成して成る。第1の半導体チップ311および第2の半導体チップ320はそれぞれ、接着部材23を介して配線基板10に搭載されている。接着部材23は、例えば、DAFDieAttachedFilmである。第2の半導体チップ320は、複数の半導体チップ片321、322および後述するスペーサ323が高さ方向に積層されて成るチップ積層体である。上側の半導体チップ片322は、スペーサ323ならびにDAF等の接着部材23を介して下側の半導体チップ片321上に積層されている。実施例2においては特に、スペーサ323は、半導体チップ片321のワイヤ41の導出部である電極パッド22が露出するように下側の半導体チップ片321に積層されている。上側の半導体チップ片322は、スペーサ323を介して下側の半導体チップ片321に積層されている。第1の半導体チップ311ならびに第2の半導体チップ320の複数の半導体チップ片321、322はそれぞれ、各電極パッド22が、ワイヤ41を介して配線基板10の表面に形成された接続パッド12に接続される。封止体60の第1の半導体チップ311に重なる領域の上面と、封止体60の第2の半導体チップ320に重なる領域の上面とは、配線基板10の表面からの高さが互いに等しい。即ち、半導体チップ311に重なる領域をも含め、封止体60の上面は平坦である。半導体装置300においても、実施例1の半導体装置100と同様に、第1の半導体チップ311の上面と、第2の半導体チップ320の上面とは、配線基板10の表面からの高さが互いに等しい。第1の半導体チップ311の上面と、第2の半導体チップ320の上面とは、DAF等の接着部材23の厚さをも含め、配線基板10の表面からの高さが互いに等しい。より具体的には、例えば、第1の半導体チップ311は、接着部材23の厚さを含め、厚さ160μmである。一方、チップ積層体である第2の半導体チップ320においては、例えば、半導体チップ片321、スペーサ323および半導体チップ片322の厚さがそれぞれ40μm、DAF等の3層の接着部材23の厚さ40μmであり、総厚160μmである。実施例2においても、実施例1と同様に、半導体装置300は、第1の半導体チップ311の上面から封止体60の表面までの厚さと、第2の半導体チップチップ積層体320の上面から封止体60の表面までの厚さとが等しい。このため、配線基板10上の封止体60のバランスが良好であり、半導体装置300全体として、封止体60の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置300のマザーボードへの実装が阻害されることがない。また、第1の半導体チップ311を第2の半導体チップチップ積層体320と同等の厚さとすることで、封止体60のレジン量を少なくできるため、より一層の反り量低減を期待できる。さらに、半導体チップ片321と半導体チップ片322との間にスペーサ323を配置することで、FOWでワイヤ41を埋め込むように構成した実施例1に比べ、半導体チップ片321を接続するワイヤ41と半導体チップ片322の裏面とのショートのリスクを低減できる。半導体装置300においてはまた、第1の半導体チップ311および第2の半導体チップ320はそれぞれ、配線基板10上に接触する底面を持っている。第1の半導体チップ311の底面と、第2の半導体チップ320の底面とは、互いに等しい面積である。半導体装置300においてはさらに、第1の半導体チップ311と、第2の半導体チップ320とは、配線基板10の表面上において、互いに対称的な位置に搭載される。本発明の実施例3の半導体装置は、半導体チップチップ積層体の構造が実施例1と異なっている。このため、実施例1と同一または同様の構成や動作については、実施例1の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。図7を参照すると、本発明の実施例3の半導体装置400は、単一の配線基板10と、配線基板10上に搭載された第1の半導体チップ211と、配線基板10上に第1の半導体チップ211に並列して搭載された第2の半導体チップ420と、第1の半導体チップ211および第2の半導体チップ420を覆う封止体60とを有している。配線基板10は、例えば0.2mm厚のガラスエポキシ基材に所定の配線パターンを形成して成る。第1の半導体チップ211および第2の半導体チップ420はそれぞれ、接着部材23を介して配線基板10に搭載されている。接着部材23は、例えば、DAFDieAttachedFilmである。第2の半導体チップ420は、複数の半導体チップ片421、422が高さ方向に積層されて成るチップ積層体である。上側の半導体チップ片422は、DAF等の接着部材23を介して下側の半導体チップ片421上に積層されている。実施例3においては特に、上側の半導体チップ片422は、下側の半導体チップ片421のワイヤ41の導出部である電極パッド22が露出するように下側の半導体チップ片421に積層されている。上側の半導体チップ片422は、下側の半導体チップ片421に積層されている。第1の半導体チップ211ならびに第2の半導体チップ420の複数の半導体チップ片421、422はそれぞれ、各電極パッド22が、ワイヤ41を介して配線基板10の表面に形成された接続パッド12に接続される。封止体60の第1の半導体チップ211に重なる領域の上面と、封止体60の第2の半導体チップ420に重なる領域の上面とは、配線基板10の表面からの高さが互いに等しい。即ち、半導体チップ211に重なる領域をも含め、封止体60の上面は平坦である。半導体装置400においても、実施例1の半導体装置100と同様に、第1の半導体チップ211の上面と、第2の半導体チップ420の上面とは、配線基板10の表面からの高さが互いに等しい。第1の半導体チップ211の上面と、第2の半導体チップ420の上面とは、DAF等の接着部材23の厚さをも含め、配線基板10の表面からの高さが互いに等しい。より具体的には、例えば、第1の半導体チップ211は、接着部材23の厚さを含め、厚さ160μmである。一方、チップ積層体である第2の半導体チップ420においては、例えば、半導体チップ片421が厚さ50μm、半導体チップ片422が厚さ50μm、2層のDAF等の接着部材23の合計が厚さ60μmであり、総厚160μmである。実施例3においても、実施例1と同様に、半導体装置400は、第1の半導体チップ211の上面から封止体60の表面までの厚さと、第2の半導体チップチップ積層体420の上面から封止体60の表面までの厚さとが等しい。このため、配線基板10上の封止体60のバランスが良好であり、半導体装置400全体として、封止体60の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置400のマザーボードへの実装が阻害されることがない。また、第1の半導体チップ211を第2の半導体チップチップ積層体420と同等の厚さとすることで、封止体60のレジン量を少なくできるため、より一層の反り量低減を期待できる。さらに、上側の半導体チップ片422が、下側の半導体チップ片421のワイヤ41の導出部である電極パッド22が露出するように積層されるため、FOWでワイヤ41を埋め込むように構成した実施例1に比べ、半導体チップ片421を接続するワイヤ41と半導体チップ片422の裏面とのショートのリスクを低減できる。半導体装置400においてはまた、第1の半導体チップ211および第2の半導体チップ420はそれぞれ、配線基板10上に接触する底面を持っている。第1の半導体チップ211の底面と、第2の半導体チップ420の底面とは、互いに等しい面積である。半導体装置400においてはさらに、第1の半導体チップ211と、第2の半導体チップ420とは、配線基板10の表面上において、互いに対称的な位置に搭載される。本発明の実施例4の半導体装置は、半導体チップチップ積層体の構造が実施例1と異なっている。このため、実施例1と同一または同様の構成や動作については、実施例1の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。図8を参照すると、本発明の実施例4の半導体装置500は、単一の配線基板10と、配線基板10上に搭載された第1の半導体チップ311と、配線基板10上に第1の半導体チップ311に並列して搭載された第2の半導体チップ520と、第1の半導体チップ311および第2の半導体チップ520を覆う封止体60とを有している。配線基板10は、例えば0.2mm厚のガラスエポキシ基材に所定の配線パターンを形成して成る。第1の半導体チップ311は、接着部材23を介して配線基板10に搭載されている。接着部材23は、例えば、DAFDieAttachedFilmである。第2の半導体チップ520は、複数の半導体チップ片521、522、523が高さ方向に積層されて成るチップ積層体である。実施例4においては特に、第2の半導体チップチップ積層体520の半導体チップ片521、522、523がそれぞれ、図示しない内部回路に接続されると共に厚さ方向に貫通して形成された貫通電極25と、半導体チップ片の一方および他方の板面にそれぞれ貫通電極25に電気的に接続するように形成された端子としてのバンプ26とを備えている。そして、上側の半導体チップ片522は、その貫通電極25と、その下側のバンプ26と、下側の半導体チップ片521の上側のバンプ26と、半導体チップ片521の貫通電極25と、半導体チップ片521の下側のバンプ26とを介して配線基板10の表面に形成された接続パッド12に接続される。同様に、上側の半導体チップ片523は、その貫通電極25と、その下側のバンプ26と、下側の半導体チップ片522の上側のバンプ26と、半導体チップ片522の貫通電極25と、半導体チップ片522の下側のバンプ26と、さらに下側の半導体チップ片521の上側のバンプ26と、半導体チップ片521の貫通電極25と、半導体チップ片521の下側のバンプ26とを介して配線基板10の表面に形成された接続パッド12に接続される。上下のバンプ26間は、例えば、フリップチップボンディングによって接合される。より具体的には、高温、例えば300°C程度で荷重を印加することにより、上下のバンプ26間は接合される。尚、フリップチップボンディング時に、荷重だけではなく、超音波を印加するようにしても良い。さらに、積層された半導体チップ片521、522、523は、アンダーフィル27によって接着固定されている。封止体60の第1の半導体チップ311に重なる領域の上面と、封止体60の第2の半導体チップ520に重なる領域の上面とは、配線基板10の表面からの高さが互いに等しい。即ち、半導体チップ311に重なる領域をも含め、封止体60の上面は平坦である。半導体装置500においても、実施例1の半導体装置100と同様に、第1の半導体チップ311の上面と、第2の半導体チップ520の上面とは、配線基板10の表面からの高さが互いに等しい。第1の半導体チップ311の上面と、第2の半導体チップ520の上面とは、DAF等の接着部材23の厚さをも含め、配線基板10の表面からの高さが互いに等しい。より具体的には、例えば、第1の半導体チップ311は、接着部材23の厚さを含め、厚さ160μmである。一方、チップ積層体である第2の半導体チップ520も、総厚160μmである。実施例4においても、実施例1と同様に、半導体装置500は、第1の半導体チップ311の上面から封止体60の表面までの厚さと、第2の半導体チップチップ積層体520の上面から封止体60の表面までの厚さとが等しい。このため、配線基板10上の封止体60のバランスが良好であり、半導体装置500全体として、封止体60の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置500のマザーボードへの実装が阻害されることがない。また、第1の半導体チップ311を第2の半導体チップチップ積層体520と同等の厚さとすることで、封止体60のレジン量を少なくできるため、より一層の反り量低減を期待できる。さらに、実施例4においては、ワイヤを用いずに、チップ積層体における半導体チップ片に形成された貫通電極およびバンプを用いて半導体チップ片を配線基板に接続するため、FOWでワイヤを埋め込むように構成した実施例1に比べ、ワイヤと半導体チップ片のとのショートのリスクを低減できる。さらにまた、チップ積層体における半導体チップ片を貫通電極を介して電気的に接続することで、大容量化と信号の高速化を図ることができる。半導体装置500においてはまた、第1の半導体チップ311および第2の半導体チップ520はそれぞれ、配線基板10上に接触する底面を持っている。第1の半導体チップ311の底面と、第2の半導体チップ520の底面とは、互いに等しい面積である。半導体装置500においてはさらに、第1の半導体チップ311と、第2の半導体チップ520とは、配線基板10の表面上において、互いに対称的な位置に搭載される。以上説明した幾つかの実施例に限定されることなく、本発明は、その要旨を逸脱しない技術範囲内であれば、種々の変形が可能であることは云うまでもない。例えば、本実施例では、配線基板の上に並列して搭載された第1の半導体チップと、第2の半導体チップチップ積層体との上面がほぼ同一になるように、主に第1の半導体チップの厚さを調整する場合について説明したが、本発明は、単一チップまたはチップ積層体に関わらず3個以上の半導体チップを搭載した半導体装置であってもよい。また、半導体チップ同士の高さを調整するために、単一チップに応じてチップ積層体の高さを調整するようにしてもよい。また、本実施例では、チップ積層体を構成する複数の半導体チップ片の厚さを同じ厚さで構成した場合について説明したが、本発明は、チップ積層体の上面と下面と第1の半導体チップが同一平面を構成するように配置されていれば、複数の半導体チップ片の厚さは異なっていてもよい。さらに、本実施例では、チップ積層体の厚さと、ほぼ同じ厚さになるように第1の半導体チップの厚さを調整する場合について説明したが、2チップの積層体と3チップの積層体等、2つの搭載領域において、半導体チップの積層数の異なる半導体装置にも同様に適用可能である。以上説明した実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。付記1単一の配線基板と、前記配線基板上に搭載された第1の半導体チップと、前記配線基板上に前記第1の半導体チップに並列して搭載された第2の半導体チップと、前記第1および前記第2の半導体チップを覆う封止体とを有し、前記第2の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置。付記2前記第1の半導体チップおよび前記第2の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とは、前記接着部材の厚さをも含め、前記前記配線基板の表面からの高さが互いに等しい付記1の半導体装置。付記3前記封止体の前記第1の半導体チップに重なる領域の上面と、前記封止体の前記第2の半導体チップに重なる領域の上面とは、前記配線基板の表面からの高さが互いに等しい付記1または2の半導体装置。付記4前記第1の半導体チップおよび前記第2の半導体チップはそれぞれ、前記配線基板上に接触する底面を持ち、前記第1の半導体チップの前記底面と、前記第2の半導体チップの前記底面とは、互いに等しい面積である付記1~3のいずれかの半導体装置。付記5前記第1の半導体チップと、前記第2の半導体チップとは、前記配線基板上の互いに対称的な位置に搭載される付記1~4のいずれかの半導体装置。付記6前記第2の半導体チップの前記複数の半導体チップ片同士は、接着部材を介して積層される付記1~5のいずれかの半導体装置。付記7前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、上側の前記半導体チップ片は、フィルムオンワイヤを介して下側の前記半導体チップ片上に積層される付記1~6のいずれかの半導体装置。付記8前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片に積層されたスペーサをさらに有し、前記上側の前記半導体チップ片は、前記スペーサを介して下側の前記半導体チップ片上に積層される付記1~6のいずれかの半導体装置。付記9前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、上側の前記半導体チップ片は、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片上に積層される付記1~6のいずれかの半導体装置。付記10前記第2の半導体チップの前記複数の半導体チップ片はそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを備え、上側の前記半導体チップ片は、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続される付記1~6のいずれかの半導体装置。付記11単一の配線基板上に第1の半導体チップおよび第2の半導体チップを並列して搭載する工程と、前記配線基板上に搭載された前記第1および前記第2の半導体チップを封止体によって覆う工程とを有し、前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程は、複数の半導体チップ片を高さ方向に積層してチップ積層体を前記第2の半導体チップとして形成する工程を含み、前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程において、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記第1の半導体チップおよび前記第2の半導体チップを搭載することを特徴とする半導体装置の製造方法。付記12前記第1の半導体チップおよび前記第2の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程において、前記第1の半導体チップの上面と、前記第2の半導体チップの上面とを、前記接着部材の厚さをも含め、前記配線基板の表面からの高さが互いに等しくなるように前記第1の半導体チップおよび前記第2の半導体チップを搭載する付記11の半導体装置の製造方法。付記13前記第1の半導体チップおよび前記第2の半導体チップを封止体によって覆う前記工程において、前記封止体の前記第1の半導体チップに重なる領域の上面と、前記封止体の前記第2の半導体チップに重なる領域の上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記封止体を形成する付記11または12の半導体装置の製造方法。付記14前記第1の半導体チップおよび前記第2の半導体チップはそれぞれ、前記配線基板上に接触する底面を持ち、前記第1の半導体チップの前記底面と、前記第2の半導体チップの前記底面とは、互いに等しい面積である付記11~13のいずれかの半導体装置の製造方法。付記15前記第1の半導体チップおよび前記第2の半導体チップを搭載する前記工程において、前記第1の半導体チップと、前記第2の半導体チップとを、前記配線基板上の互いに対称的な位置に搭載する付記11~14のいずれかの半導体装置の製造方法。付記16チップ積層体を前記第2の半導体チップとして形成する工程において、前記第2の半導体チップの前記複数の半導体チップ片同士を、接着部材を介して積層する付記11~15のいずれかの半導体装置の製造方法。付記17前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、チップ積層体を前記第2の半導体チップとして形成する工程において、上側の前記半導体チップ片を、フィルムオンワイヤを介して下側の前記半導体チップ片上に積層する付記11~16のいずれかの半導体装置の製造方法。付記18前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、チップ積層体を前記第2の半導体チップとして形成する工程において、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように、下側の前記半導体チップ片にスペーサを積層し、さらに、前記上側の前記半導体チップ片を、前記スペーサを介して下側の前記半導体チップ片上に積層する付記11~16のいずれかの半導体装置の製造方法。付記19前記第1の半導体チップならびに前記第2の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、チップ積層体を前記第2の半導体チップとして形成する工程において、上側の前記半導体チップ片を、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片上に積層する付記11~16のいずれかの半導体装置の製造方法。付記20前記第2の半導体チップの前記複数の半導体チップ片にそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを予め形成する工程と、上側の前記半導体チップ片を、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続する工程とをさらに有する付記11~16のいずれかの半導体装置の製造方法。