"入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、最上位ビットを演算するときはアナログ入力信号を前記第1アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第2アナログ信号を前記第1アナログ信号として出力するマルチプレクサと、前記βの値を推定するβ推定部と、前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とするアナログデジタル変換器。入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第2アナログ信号を後段のデジタル近似部に前記第1アナログ信号として提供する複数のデジタル近似部と、前記複数のデジタル近似部の前記βの値を推定するβ推定部と、前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とするアナログデジタル変換器。前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項1又は2に記載のアナログデジタル変換器。前記デジタル信号のビット数は、前記推定されたβの値での分解能が、前記所定の分解能に実質的に等しくなるように決定される請求項1~3のいずれか一項記載のアナログデジタル回路。前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を2進デジタル信号として出力する請求項1~4のいずれか一項に記載のアナログデジタル変換器。前記β推定部は、2つのデジタル信号に変換可能な推定用入力DC信号を、最上位ビットの値が1である第1推定β進デジタル信号及び最上位ビットの値が0である第2推定β進デジタル信号の2つのデジタル信号に変換し、前記第1推定β進デジタル信号と前記第2推定β進デジタル信号との差異を最小化することにより前記βの値を推定する請求項1~5のいずれか一項に記載のアナログデジタル変換器。前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定する請求項1~5のいずれか一項に記載のアナログデジタル変換器。前記ルックアップテーブルに規定されるβ値の指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項7に記載のアナログデジタル変換器。前記所定の演算は、前記第1アナログ信号の大きさがしきい値より小さい場合、βの値から1を減算した値を第1基準信号に乗算した値を、β倍した前記第1アナログ信号の値に加算し、前記第1アナログ信号の大きさがしきい値より大きい場合、βの値から1を減算した値を第2基準信号に乗算した値を、β倍した前記第1アナログ信号の値に加算する請求項1~8のいずれか一項に記載のアナログデジタル変換器。前記乗算型デジタルアナログ変換部は、容量値が異なる2つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有する請求項9に記載のアナログデジタル変換器。前記βの値の設計上のワーストケースの値は、2未満であり、かつ前記βのワーストケースの値は、2に近い値である請求項1~10のいずれか一項に記載のアナログデジタル変換器。前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項2に記載のアナログデジタル変換器。前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しない請求項2又は12に記載のアナログデジタル変換器。増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、同一の推定用入力DC信号を前記アナログデジタル変換器に入力し、前記入力信号を2つのβ進デジタル信号に変換し、前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定する、ことを含み、前記βの値は、1よりも大きく2よりも小さい値であり、前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする方法。前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項14に記載の方法。前記アナログデジタル変換器は、複数のデジタル近似部が入力端子に直列に接続されるパイプライン型であり、前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項14に記載の方法。しかしながら、従来のAD変換器では、電源電圧及び使用可能な温度範囲などのAD変換器の仕様並びにAD変換器1が搭載される半導体装置の製造条件のばらつきにより増幅度、しきい値電圧Vthのずれ、又はオフセット若しくは増幅度、しきい値電圧Vthのずれ及びオフセットがともにばらつくことによって、ミスコードなどの誤動作が生じるおそれがあるという問題があった。1.5ビット構成のデジタル近似部を使用する場合では、比較器を2つ使用するため回路規模が大きくなるという問題がある。さらに、1.5ビット構成のデジタル近似部は、しきい値Vthのずれによる影響及びオフセットの影響を軽減することは可能であるが、ゲインエラーに起因するミスコードを発生を防止することは難しい。このため、設計された増幅度を有するAD変換器を製造するために、増幅度の大きさにかかわらず、高い増幅度を持つ増幅部と相対精度の高いキャパシタが必要となる。しかしながら、半導体プロセスの微細化にともなって製造条件のばらつきが大きくなり、高い増幅度を持つ増幅部及び相対精度の高いキャパシタを製造することが困難になるおそれがある。すなわち、半導体プロセスが微細化して、製造条件のばらつきが大きくなるとともに、トランジスタ性能が劣化することにより、高い増幅度を持つ増幅回路の実現が難しくなるために設計された増幅度を有する増幅回路を製造することが困難になるという問題があった。さらに高い相対精度を有するキャパシタを実現するためにキャパシタの面積を大きくせざるを得ないために微細化の恩恵を受けられないという問題があった。本発明は、上記の問題を解決して、製造条件のばらつきなどによる変換誤差が少ないAD変換器を提供することを目的とする。上記目的を実現するために、本発明に係るアナログデジタル変換器は、MDAC部における増幅度βの値を推定する推定部を有することを特徴とする。本発明に係るアナログデジタル変換器は、βの値を推定する推定部を有するので、製造条件のばらつきなどによりβの値が変動しても、ミスコードなどの誤差が生じない。このため、本発明に係るアナログデジタル変換器では、設計された増幅度と同一の増幅度を有する増幅回路を製造する必要はなく、またキャパシタの相対精度を高くする必要がないために、面積が大きなキャパシタを有する必要はない。このため、本発明により、製造技術に依存しない高精度のAD変換器が提供可能になる。さらに、本発明に係るアナログデジタル変換器は、設計上のワーストケースでの分解能を考慮して、βの値を推定するときに使用するデジタル信号のビット数を決定することが好ましい。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。βの値を推定するときに使用するデジタル信号のビット数を、設計上のワーストケースを使用して決定することにより、設計上のワーストケースにおいても十分な分解能を得るとともに、冗長性のない推定処理が可能になる。上記目的を実現するために、本発明に係る1つの実施形態に従うアナログデジタル変換器は、入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、最上位ビットを演算するときはアナログ入力信号を前記第1アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第2アナログ信号を前記第1アナログ信号として出力するマルチプレクサと、前記βの値を推定するβ推定部と、前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とする。また、上記目的を実現するために、本発明に係る他の実施形態に従うアナログデジタル変換器は、入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第2アナログ信号を後段のデジタル近似部に前記第1アナログ信号として提供する複数のデジタル近似部と、前記複数のデジタル近似部の少なくとも1つの前記βの値を推定するβ推定部と、前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とする。さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号のビット数は、前記推定されたβの値の分解能が、前記所定の分解能に実質的に等しくなるように決定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を2進デジタル信号として出力することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β進デジタル信号ではなく2進デジタル信号を他の機器に送信することが可能になる。さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、2つのデジタル信号に変換可能な推定用入力DC信号を、最上位ビットの値が1である第1推定β進デジタル信号及び最上位ビットの値が0である第2推定β進デジタル信号の2つのデジタル信号に変換し、前記第1推定β進デジタル信号と前記第2推定β進デジタル信号との差異を最小化することにより前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値の誤差が最小になるように推定することが可能になる。さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β推定部の回路規模を小さくすることが可能になる。さらに、本発明に係るアナログデジタル変換器では、前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。さらに、本発明に係るアナログデジタル変換器では、前記所定の演算は、前記第1アナログ信号の大きさがしきい値より小さい場合、βの値から1を減算した値を第1基準信号Vrefに乗算した値を、β倍した前記第1アナログ信号の値に加算し、前記第1アナログ信号の大きさがしきい値より大きい場合、βの値から1を減算した値を第2基準信号Vrefに乗算した値を、β倍した前記第1アナログ信号の値に加算することが好ましい。さらに、本発明に係るアナログデジタル変換器では、前記乗算型デジタルアナログ変換部は、容量値が異なる2つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有することが好ましい。このような構成を有することにより、アナログデジタル変換器は、簡単な回路構成によりβ倍の増幅度を演算することが可能になる。さらに、本発明に係るアナログデジタル変換器では、前記βの値の設計上のワーストケースの値は、2未満であり、かつ前記βのワーストケースの値は、2に近い値であることが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値を推定するために必要なビット数を低減することが可能になるとともに、2進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数を低減することが可能になる。さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しないことが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値に高い精度が必要な上位ビットのみβの値を推定するため、推定処理量を削減できる。さらにまた、本発明に係る他の実施形態に従う方法では、増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、同一の入力信号を前記アナログデジタル変換器に入力し、前記入力信号を2つのβ進デジタル信号に変換し、前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定することを含み、前記βの値は、1よりも大きく2よりも小さい値であり、前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする。さらに、本発明に係る方法では、前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。さらに、本発明に係る方法では、アナログデジタル変換器は、複数の前記デジタル近似部が入力端子に直列に接続されるパイプライン型であり、前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。本発明によれば、βの値を推定するβ推定部を有するので、製造条件のばらつきなどによる誤動作が少ないAD変換器を提供することが可能となった。以下、本発明に係る実施形態に従うAD変換器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一又は類似する機能を有する構成要素には、同一又は類似する符号が付される。したがって、先に説明した構成要素と同一又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。以下、本発明に係るいくつかの実施形態に従うAD変換器について図1~15を参照して詳細に説明する。まず、図1~10を参照しながら、本発明に係る第1の実施形態に従うAD変換器を説明する。図1は、本発明に係る第1の実施形態に従うサイクリック型AD変換器1のブロックを概略的に示す図である。図1に示すように、サイクリック型AD変換器1は、デジタル近似部10と、マルチプレクサ20及び22と、β推定部30と、β進-2進変換部40とを有する。マルチプレクサ20は、β推定部30からの第1入力選択信号S1に基づいてアナログ入力信号Vanaとβ推定部30から入力される推定用入力DC信号VDCとを選択するように構成される。またマルチプレクサ22は、論理回路などで動作シーケンスに基づいて生成された第2入力選択信号S2に基づいて、デジタル近似部10がMSBのデジタルコードを得るためのAD変換時にのみアナログ入力信号Vana又は推定用入力DC信号VDCを選択し、MSB以外のデジタルコードを得るためのAD変換時には、デジタル近似部10の出力信号を選択してフィードバック回路を形成するように構成される。言い換えると、サイクリック型AD変換器1は、図17aに示した従来のサイクリック型AD変換器110に、マルチプレクサ20とβ推定部30とを付加して、デジタル近似部10においてβ値を推定できるように変更したものである。デジタル近似部10は、入力されるアナログ信号をサンプルホールドしてサンプリング信号Vsを生成するサンプルホールド機能を有する部分12と、サンプリング信号Vsとしきい値Vthとを比較して比較結果を示すデジタル値Qoutを出力する比較部13と、サンプリング信号Vsをβ倍に増幅するとともに比較部103の比較結果に応じて演算を実行して残差信号Vresを生成するMDAC部14とを備える。ここでMDAC部14における増幅度βの値は、1よりも大きく2よりも小さい値である。比較部13は、サンプリング信号Vsがしきい値Vthよりも大きい場合、デジタル値Qoutとして1を出力し、サンプリング信号Vsがしきい値Vthよりも小さい場合、Qoutとして0を出力するように構成される。MDAC部14における演算処理は、図2~5を参照して詳細に説明する。図2は、MDAC部14の詳細な回路の一例を示す図である。MDAC部14は、入力信号を受信する入力端子Tinと、比較部13の出力信号を受信する入力端子Tcmpと、β推定部30からのデジタル値を受信する入力端子Tdegと、β推定部30から入力される選択信号SELを受信する入力端子Tselと、演算結果をマルチプレクサ22に出力する出力端子Tresとを有する。また、MDAC部14は、オペアンプ41と、キャパシタ42a及び42bと、スイッチ43a~43fと、マルチプレクサ44及び45とを有する。MDAC部14は、スイッチ43a~43fを所望の動作シーケンスに従って切替えることにより、サンプリング信号Vsをβ倍に増幅するとともに比較部103の比較結果に応じて演算を実行する。スイッチ43a~43fの切換えは、所望の動作シーケンスに従って動作するように構成された論理回路などによって実行される。例えば、スイッチ43a~43fがNMOS又はCMOSなど電界効果トランジスタで構成される場合、ゲート信号を制御することによりソース‐ドレイン間のオンオフ動作を制御することで実現できる。キャパシタ42a及び42bの容量を適宜選択することによって、サンプリング信号Vsの増幅度βの値が決定される。ここでは、キャパシタ42a及び42bはそれぞれ、半導体装置の2つの配線層などで構成され、Ca及びCbで示される容量値を有する。また、マルチプレクサ44は、比較部13から受信する信号に基づいて、基準信号±Vrefのいずれかを入力するかを選択する。基準信号Vrefは、ユニポーラコードでAD変換する場合は、フルスケール信号VFSに相当し、基準信号-Vrefは、0入力に相当する。また、バイポーラコードでAD変換する場合は、±Vrefそれぞれは、フルスケール値の半分の大きさを有する。また、マルチプレクサ45は、β推定部30から受信する選択信号SELに基づいて、入力端子Tdegの入力信号Qdeg又は入力端子Tcmpの入力信号Qoutのいずれかを入力するかを選択する。以下、図3~5を順次参照しながら、MDAC部14の演算処理フローを説明する。図3は、MDAC部14の動作フローを示す図であり、図4a~fは、MDAC部14の動作シーケンスを示す図である。また、図5は、デジタル近似部10の入出力特性の一例を示す図である。まず、図3のフローに示すステップS101において、MDAC部14は、入力端子Tinに印加される入力信号Vinでキャパシタ42a及び42bをそれぞれ充電する。図4aに、ステップS101におけるスイッチの状態を示す。図4aに示されるように、スイッチ43a、43c、43d及び43eはオンし、スイッチ43b及び43fはオフする。スイッチそれぞれをこのよう状態にすることにより、入力端子Tinに印加されるサンプリング信号Vsによって、スイッチ43d及び43eをそれぞれ介してキャパシタ42a及び42bが充電される。図4bは、図4aに示すスイッチング状態の等価回路を示す図である。図4bに示すように、ステップS101の状態で、キャパシタ42a及び42bに充電される電荷量QSは、QS=VinCaCb3となる。次いで、図3のフローに示すステップS102において、MDAC部14は、キャパシタ42bに電荷を転送する。図4cに、ステップS102におけるスイッチの状態を示す。図4cに示されるように、スイッチ43b、43c及び43fはオンし、スイッチ43a、43d、及び43eはオフする。スイッチそれぞれをこのよう状態にすることにより、基準信号±Vrefのいずれかが、スイッチ43bを介してキャパシタ42aに印加される。図4dは、図4cに示すスイッチング状態の等価回路を示す図である。図4dに示すように、ステップS102の状態で、キャパシタ42a及び42bに充電される電荷量QTは、QT=Ca±VrefCbVres4となる。次いで、図3のフローに示すステップS103において、MDAC部14は、出力端子Tresに発生する残差信号Vresでキャパシタ42a及び42bをそれぞれ再充電する。図4eに、ステップS103におけるスイッチの状態を示す。図4eに示されるように、スイッチ43a、43d及び43fはオンし、スイッチ43b、43c、及び43eはオフする。スイッチそれぞれをこのよう状態にすることにより、マルチプレクサ22を介して入力端子Tinに印加される残差信号Vresによって、スイッチ43d及び43fを介してキャパシタ42a及び42bを再充電する。図4fは、図4eに示すスイッチング状態の等価回路を示す図である。図4fに示すように、ステップS103の状態で、キャパシタ42a及び42bに充電される電荷量QSREは、QSRe=VresCaCb5となる。そして、図3のフローに示すステップS104において、MDAC部14は、処理ビットが最下位ビット以下、LSBとも称するであるか否かを判定する。処理ビットがLSBでない場合には、MDAC部14は、ステップS102に戻り、再びステップS102及びS103の処理を実行する。処理ビットがLSBである場合には、MDAC部14は、処理を終了する。図3に示すフローを実行することにより、MDAC部14は、入力端子Tinに印加された信号をβ倍に増幅できる。すなわち、電荷保存則により、式3及び4の間では、QT=QS6の関係が成り立つ。このため、式3及び4それぞれの右辺は等しくなる。VinCaCb=Ca±VrefCbVres7式7を展開することにより、を得る。ここで、とすると、を得る。したがって、Ca<Cb11の関係を満たすようにキャパシタ42a及び42bの容量値Ca及びCbを選択することにより、βの値を1よりも大きく2よりも小さい値に選択することができる。このように、図3に示すフローを実行することにより、MDAC部14は、入力端子Tinに印加された信号をβ倍に増幅できる。なお、2ビット目以降においても、式4及び5の関係から同様に電荷量保存の法則に基づいて、残差信号のβ倍の値を求めることができる。図5に、デジタル近似部10の入出力特性の一例を示す。上述のようにAD変換器1において、増幅度βの値は、1よりも大きく2よりも小さい値であるので、しきい値Vthを含む特定の領域Vl~Vhでは、1つの入力信号Vinについて2つのデジタル値Doutを有することになる。すなわち、領域Vl~Vhでは、入力信号Vinは、MSBが1であるデジタル出力信号及びMSBが0であるデジタル出力信号の2つのデジタル出力信号を有することになる。再び図1を参照して、本発明に係る第1の実施形態に従うAD変換器1の他の構成素子であるβ推定部30について説明する。β推定部30は、MDAC部14における増幅度βの値を推定する機能を有する。βの値は、キャパシタ42a及び42b並びにオペアンプ41の増幅度などが、製造条件のばらつきによりばらつくために、半導体装置ごとに異なることとなる。β推定部30は、βの値を推定する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β推定部30は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β推定部30は、半導体装置に搭載されるMPU図示せずに組み込まれてもよい。図6を参照して、β推定部30によるβの値の推定方法を説明する。図6は、β推定部30がβの値を推定するフローを示す図である。β推定部30は、推定用入力DC信号VDCをMSBが0及び1である2つのβ進デジタル信号に変換することによって、βの値を推定する。以下、図6に示すフローに従って、β推定部30がβの値を推定するフローを詳細に説明する。まず、ステップS201において、β推定部30は、第1推定デジタル信号を取得するために、マルチプレクサ20及び22にそれぞれ入力される第1及び第2入力選択信号S1及びS2を適宜選択することにより、デジタル近似部10に推定用入力DC信号VDCを入力する。入力される推定用入力DC信号VDCは、図5に示す範囲Vl~Vhに含まれる値であり、1つの入力信号Vinについて2つのデジタル出力信号Doutを有する値である。バイポーラコードでAD変換される場合は、しきい値Vthと同一のレベルであるフルスケール入力レベルの中間電圧VCMを推定用入力DC信号として使用することが好適である。バイポーラコードでAD変換する場合は、中間電圧VCMは、直流差動電圧0Vに等しくなる。なお、AD変換器1では、推定用入力DC信号VDCは、β推定部30から入力されるが、β推定部30からではなく、AD変換器1の外部回路から推定用入力DC信号VDCを入力するように構成してもよい。次に、再び図6を参照すると、ステップS202において、β推定部30は、MSBの判定を0に固定して、推定用入力DC信号をβ進デジタル信号に変換して、第1推定デジタル信号b0nとしてβ推定部30に記憶する。すなわち、第1推定デジタル信号は、推定用入力DC信号VDCを、MSBが0であるデジタル信号に変換したものである。MSBの判定の0への固定は、図2に示すMDAC部14のマルチプレクサ45をβ推定部30から受信する選択信号SELに基づいて入力端子Tdegの入力信号Qdegを出力するように選択し、かつ入力端子Tdegの入力レベルを0にしてMSBの演算を実施することにより実行できる。2ビット目以降の演算では、通常の動作と同様に、マルチプレクサ45は、入力端子Tcmpの入力信号Qoutを出力するように選択される。次に、再び図6を参照すると、ステップS203において、β推定部30は、第2推定デジタル信号を取得するために、マルチプレクサ20及び22を介してデジタル近似部10にDC信号VDCを入力する。このときに入力される推定用入力DC信号VDCは、ステップS201における推定用入力DC信号VDCと同一の信号である。次に、ステップS204において、β推定部30は、MSBの判定を1に固定して、推定用入力DC信号VDCをβ進デジタル信号に変換して、第2推定デジタル信号b1nとしてβ推定部30に記憶する。MSBの判定の1への固定は、図2に示すMDAC部14のマルチプレクサ45をβ推定部30から受信する選択信号SELに基づいて入力端子Tdegの入力信号Qdegを出力するように選択し、かつ入力端子Tdegの入力レベルを1にしてMSBの演算を実施することにより実行できる。2ビット目以降の演算では、通常の動作と同様に、マルチプレクサ45は、入力端子Tcmpの入力信号Qoutを出力するように選択される。そして、再び図6を参照すると、ステップS205において、β推定部30は、β推定部30に記憶される第1推定デジタル信号b0nと第2推定デジタル信号b1nとの間の差の値eβが最小となるβの値を演算する。具体的には、β推定部30は、に複数のβの値を順次代入することにより、第1及び第2推定デジタル信号b0nとb1nとの間の差の値eβの絶対値が最小となるβの値を見出す。推定用入力DC信号VDCは、MSBが1であるデジタル出力信号及びMSBが0であるデジタル出力信号の2つのデジタル出力信号を有する領域の値であり、ステップS202で変換される第1推定デジタル信号b0nとステップS204で変換される第2推定デジタル信号b1nとは、同一の推定用入力DC信号VDCを変換したものであるので、eβの絶対値が最小となるβの値が所望のβの値であると推定される。図7にβ推定部30によるβの値の推定の一例を示す。図7の例では、推定用入力DC信号VDCは、中間電圧VCMであり、βの値は、1.8である。この場合、第1推定デジタル信号b0n及び第2推定デジタル信号b1nはそれぞれ、b0n=β2β3β4β6β8β9β11β12β13β1613β17β18b1n=β1β4β5β7β8β10β12β13β14β1614β18β19となる。図8は、図1に示すAD変換器1を使用して、βの値の推定方法を検証した結果を示す図である。図8に示す検証において、キャパシタ42a及び42bの容量値Ca及びCbの比は、0.9:1.0であるので、コンデンサ比によるβの値の設定値は、1.9になる。また、オペアンプ41の開ループ利得Aを100としたので、開ループ利得Aを考慮した場合、実効的なβの値β ́は、となる。一方、図8に示すように、サーチステップ幅0.0001でβの値を1から2までスイープして検証した結果、βの値は、1.8646であることが確かめされた。図8に示すように、検証によって、本推定方法が精度が高い推定方法であることが確認された。なお、図8に示す検証では、βの値を1から2までスイープしているが、好適にはβの設計値と製造ばらつきとを考慮した計算又はシミュレーションから求められるβの変動範囲内でβの値をスイープしてβの値を推定する。図9は、図1に示すAD変換器1を使用して、本発明に係る推定方法をしてβの値を推定した結果を示す図である。図9に示すように、βの値が1.8である場合、20ビットのビット数で推定すると、第1及び第2推定デジタル信号b0nとb1nとの差は106程度まで小さくなる。しかしながら、βの値が1.2の場合は、第1及び第2推定デジタル信号b0nとb1nとの差は102程度であり、βの値が1.5の場合は、第1及び第2推定デジタル信号b0nとb1nとの差は104程度である。このことから、βの値が2に近い程、より少ないビット数を使用してβの値を推定することができることが理解できる。好適には、βの値は、電源電圧及び使用可能な温度範囲などのAD変換器1の仕様並びにAD変換器1が搭載される半導体装置の製造条件のばらつきによる最大値又は最小値である設計上のワーストケースにおいても、2を超えない範囲で2に近いことが有利である。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。βの値の設計上のワーストケースの値は、2未満であり、かつβの値は、2に近い値であることが好ましい。例えば、βの値の設計上のワーストケースの値が設計上の中央値から±10のばらつきの範囲に入る場合、βの値は、設計上の中央値が1.8であることが好ましい。βの値の設計上のワーストケースの値は、1.62及び1.98となり最大値においても2より小さい値になるためである。また、第1及び第2推定デジタル信号b1n及びb0nのビット数は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するように規定されてもよい。AD変換器1では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Doutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Doutのビット数では、必要な分解能が得られなくなる可能性がある。一方、分解能を上げるために、デジタル出力信号Doutのビット数を増加させると、βの値を推定するための演算処理が増加する。β推定部30が一定のビット数を有する第1及び第2推定デジタル信号b1n及びb0nを使用してβの値を推定すると、製造条件のばらつきなどによりβの値が小さくなると、分解能が低下する。また、分解能を上げるために、β推定部30が第1及び第2推定デジタル信号b1n及びb0nのビット数を必要以上に増加させると、βの値を推定するための演算処理量が増加する。したがって、β推定部30は、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することが好ましい。好適には、β推定部30は、βの値が設計上のワーストケースの値である場合の分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することができる。例えば、βの値の設計上の中央値が1.8であり、βの値の設計上のワーストケースの値が1.62及び1.98であるときは、βの値が1.62のときの分解能が、βの値が1.8のときに規定される分解能に実質的に等しくなるように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することが好ましい。β推定部30が、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することにより、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。再び図1を参照して、本発明に係る第1の実施形態に従うAD変換器1の他の構成素子であるβ進-2進変換部40について説明する。β進-2進変換部40は、比較部が出力するβ進デジタル信号を順次取り込んで2進デジタル出力信号として出力する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β進-2進変換部40は、β進デジタル信号を記憶するレジスタ部、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β進-2進変換部40は、半導体装置に搭載されるMPU図示せずにβ推定部30とともに組み込まれてもよい。以上、図1~9を参照して本発明に係る第1の実施形態に従うAD変換器1の構成及びその機能について説明してきた。本発明に係る第1の実施形態に従うAD変換器1では、MDAC部14の増幅度βの値を1よりも大きく2よりも小さい値にするとともに、増幅度βを推定する機能を有することにより、従来のAD変換器よりも変換誤差を少なくすることができる。図10を参照して、本発明に係る第1の実施形態に従うAD変換器1の特徴をより詳細に説明する。図10は、従来のAD変換器と、本発明に係る第1の実施形態に従うAD変換器1との比較を示す図である。図10aに示すように、従来のAD変換器では、しきい値Vthが所定の値からずれること、増幅度が2からずれること及びオペアンプにオフセットが生じることなどにより、ミスコードが発生する可能性があった。一方、図10b~dに示すように、本発明に係る第1の実施形態に従うAD変換器1は、MDAC部14における信号の増幅度βを1よりも大きく2よりも小さいβの値とし、かつβ推定部30においてβの値を推定することが可能であるため、しきい値Vthがずれることなどによりミスコードが発生することはない。このため、本発明に係る第1の実施形態に従うAD変換器1では、素子精度に依存しない回路設計が可能となり、回路設計が容易になる。また、MDAC部14の増幅度βの値は、設計上のワーストケースにおいても、2を超えない範囲で最大限2に近付けることが有利である。上述のようにβの値を推定するときに、より少ないビット数を使用してβの値を推定することに加えて、2進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなるためである。Nビットの2進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数Mとは、式16に示す関係を有する必要がある。このため、βの値が2に近いほど、2進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなることになり、必要な分解能を得るために必要な処理量を少なくできる。次に、図11を参照して、本発明に係る第2の実施形態に従うAD変換器2について説明する。図11は、本発明に係る第2の実施形態に従うAD変換器2を示す図である。本発明に係る第2の実施形態に従うAD変換器2は、β推定部30がビット数決定部31を有することが第1の実施形態に従うAD変換器1と相違する。ビット数決定部31は、推定されたβの値において、AD変換器2が、所定の分解能を得るために必要なデジタル出力信号Doutのビット数を決定する。上述のように、β進デジタル信号を使用する本発明に係るAD変換器では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Doutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Doutのビット数では、必要な分解能が得られなくなる可能性がある。一方、製造条件のばらつきなどによりβの値が大きくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Doutのビット数では、必要以上の分解能が得られるので演算処理が冗長になる。これから、AD変換器2は、変換されるデジタル出力信号Doutが適当なビット数を有していない場合、必要な分解能が得られないか又は冗長な演算を実行することになる。このため、ビット数決定部31は、β推定部30が推定したβの値において所定の分解能を有するように、デジタル出力信号Doutのビット数を決定するように構成される。好適には、ビット数決定部31は、β推定部30が推定したβの値での分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、デジタル出力信号Doutのビット数を決定することができる。例えば、ビット数決定部31は、以下の式17に示される関係を使用して、デジタル出力信号Doutのビット数を決定することができる。ここで、βeは、β推定部30で推定されたβの値であり、βtは、βの値の中央値であり、Pは、ビット数決定部31において決定されるビット数であり、Qは、βの値が中央値であるときに所定の分解能を得るために必要なビット数である。また、ビット数決定部31は、推定されたβの値と、そのβの値において所定の分解能を得るために必要なデジタル出力信号Doutのビット数とを関連付けるデータを記憶して、そのデータに基づいてデジタル出力信号Doutのビット数を決定することができる。このように本発明に係る第2の実施形態に従うAD変換器2では、ビット数決定部31が、β推定部30が推定したβの値において所定の分解能を有するように、デジタル出力信号Doutのビット数を決定することにより、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。次に、図12及び13を参照して、本発明に係る第3の実施形態に従うAD変換器3について説明する。図12は、本発明に係る第3の実施形態に従うAD変換器3を示す図である。本発明に係る第3の実施形態に従うAD変換器3は、β推定部30及びβ進-2進変換部40が共通のルックアップテーブル以下、LUTとも称する32を有することが第1の実施形態に従うAD変換器1と相違する。図13に示すLUT32を参照して、β進デジタル信号を2進デジタル信号に変換する処理を説明する。図13は、LUT32の一例を示す図である。LUT32において、複数のβの値と、βの値の複数の指数とに対応したβの累乗値がβの値ごとに示される。例えばβの値が1.1である列の指数が0である行に記憶される値は、1.11である。一般にLUT32は、ROM又はフラッシュメモリなどの不揮発性メモリに記憶されるため、記憶される値は、2進デジタル信号である。図13において、LUT32には、指数が-1から-16までのβの累乗値が記載されるが、上述のようにAD変換器3のLUT32は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分なβの累乗値を有する必要がある。また、前記LUTに規定される指数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。このように規定することで、β推定部30は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。さらに、LUT32にβの累乗値にβの値から1を減算した値を乗算した値などβの累乗値に関する値を記憶してもよい。βの累乗値にβの値から1を減算した値を乗算した値を記憶することにより、乗算処理を省略できるのでβ進-2進変換部40での変換処理がさらに容易になる。図13を参照しながら、6ビットのβ進デジタル信号011011を2進デジタル信号に変換する例を使用して、β進デジタル信号を2進デジタル信号に変換する処理を具体的に説明する。AD変換器3は、LUT32に記憶される複数のβの値それぞれを、β進デジタル信号011011に基づいて2進デジタル信号に変換する。図13に示すLUT32では、β=1.1、1.2、1.3などについてそれぞれ変換処理を実行する。例えば、β=1.1については、b11=β-11.121.131.151.1618という変換処理を実行する。なお、表1にLUT32を構成するために、必要とするメモリの総ビット数の一例を示す。表1の例では、βの値のワーストケースの値は、理想値から±10の誤差があると仮定した場合、16ビットのβ進AD変換器を実現のために、24ステップのAD変換後のデータを使用し、βの値を216の精度でスイープし、β値を推定する時のLUT32である。すなわち、デジタル信号Doutのビット数は16ビットであり、LUT32の指数βのべき乗値は24ビットのデジタルデータで、βの値のワーストケースの値は、中央値から±10の範囲内で、βの値を216の分解能スイープし、各指数の値を格納するLUT32である。表1から、一般的なAD変換器に要求されるレベルの処理を実現するためにLUT32は、数メガビットのROMテーブルで実現可能であることが理解される。このように、本発明に係る第3の実施形態に従うAD変換器3は、LUT32を有することにより、β推定部30及びβ進-2進変換部40の演算回路を簡略化できる。すなわち、本発明に係る第1の実施形態に従うAD変換器1では、β推定部30及びβ進-2進変換部40は、乗算処理を実行する必要があるので、回路規模が大きい加算器を多く含む必要があるのに対し、AD変換器3は、回路規模を小さくできる。次に、図14及び15を参照して、本発明に係る第4の実施形態に従うAD変換器4について説明する。図14は、本発明に係る第4の実施形態に従うAD変換器4を示す図である。AD変換器4は、AD変換器がサイクリック型AD変換器ではなく、複数のデジタル近似部60を縦続接続したパイプライン型で構成されることが第1~3の実施形態に従うAD変換器1~3と相違する。すなわち、AD変換器4は、入力端子に直列に接続される複数のデジタル近似部60と、β推定部30と、β進-2進変換部40とを有する。第1入力選択信号S1に基づいてマルチプレクサ62により選択されるアナログ入力信号Vana又は推定用入力DC信号VDCのいずれかが入力される1段目のデジタル近似部60は、残差信号Vresを2段目のデジタル近似部60の入力信号Vinとして供給する。2段目のデジタル近似部60は、マルチプレクサ62を介して残差信号Vresを3段目のデジタル近似部60の入力信号Vinとして供給する。同様に、N段目の複数のデジタル近似部60は、残差信号VresをN1段目のデジタル近似部60の入力信号Vinとして供給するように構成される。また、複数のデジタル近似部60それぞれから出力されるデジタル値Qoutは、β推定部30及びβ進-2進変換部40に出力される。さらに、β推定時のデジタル近似回路の入力電圧は、β推定部30から出力し、複数のデジタル近似部60それぞれに入力される。AD変換器4は、複数のデジタル近似部60を有するため、デジタル近似部60それぞれについてβの値を推定するように構成される。図15に、デジタル近似部60の回路の一例を示す。図15に示すように、デジタル近似部60は、入力信号Vinと残差信号Vresとを第2入力選択信号S2に基づいて選択的に出力するマルチプレクサ15を有する。マルチプレクサ15は、βの値を推定するときは、残差信号Vresを選択し、通常の変換処理を実行するときは、入力信号Vinを選択するように構成される。デジタル近似部60それぞれについて推定されたβの値は、デジタル近似部60ごとにβ推定部30に記憶される。AD変換器4が、本発明に係る第3の実施形態に従うAD変換器3と同様にLUT32を有する場合、β推定部30は、LUT32を使用してデジタル近似部60それぞれについて、第1の実施形態に従うAD変換器1と同様な方法でβの値を推定する。この場合、β推定部30は、AD変換器4に含まれる複数のデジタル近似部60それぞれについてLUT32を参照して、デジタル近似部60ごとにβの値を推定する。そして、β推定部30は、デジタル近似部60それぞれに対応する指数について、使用するβの値を記憶する。すなわち、β推定部30は、製造条件のばらつきなどによってデジタル近似部60ごとにβの値が異なる場合、指数ごとに異なるβの値を記憶することになる。複数のデジタル近似部60の段数は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分な段数を有する必要がある。また、複数のデジタル近似部60の段数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。複数のデジタル近似部60の段数をこのように規定することで、β推定部30は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。なお、AD変換器4を構成する複数のデジタル近似部60はそれぞれ、選択的に電源電圧の供給を停止できるように構成してもよい。なお、β推定部30は、AD変換器4に含まれる全てのデジタル近似部60についてβの値を推定する必要はない。MSBなどデジタル信号の上位ビットでは、βの値の精度は、高い精度が必要であるのに対し、LSBなどの下位ビットは、高い精度は必要ないためである。例えば、AD変換器4は、上位3ビットを演算するデジタル近似部10についてのみβの値を推定するように構成されてもよい。また、AD変換器4は、第1~3の実施形態に従うAD変換器1~3において説明された種々の構成の中で、パイプライン型AD変換器においても適用可能な構成を含むことができる。例えば、AD変換器4は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するようにβの値を推定することができる。また、第2の実施形態に従うAD変換器2と同様にビット数決定部31を有してもよい。以上、図1~15を参照して、本発明に係るAD変換器を説明してきたが、本発明に係るAD変換器は、これらの具体的な記載に限定されるものではなく、各種の変形があり得るのはいうまでもない。例えば、本明細書で説明されたAD変換器では、β進-2進変換部40は、β進デジタル信号を2進デジタル信号に変換して2進デジタル出力信号として出力するが、本発明に係るAD変換器は、β進デジタル信号をデジタル出力信号として出力してもよい。この場合、β進デジタル信号は、本発明に係るAD変換器が搭載される半導体装置内部又は外部に配置される演算装置により2進デジタル信号に変換される。また、MDAC部の具体的な回路構成には、種々の変形が考えられる。例えば、AndrewNKaranicolasMemberらによるA15blMsamplesDigitallySelfCalibratedPipelineADCIEEEJOURNALOFSOLIDSTATECIRCUITSVOL28NO2DECEMBER1993に記載されるように、3つの容量C1,C2,C3を切り替えることにより、β倍の増幅度を実現することができる。本発明に係るAD変換器は、内閣府日本学術振興会の最先端研究開発支援プログラムでの共同研究の中で提案されたβ展開を、AD変換器に応用し、具体的な回路構成を発明したものである。"