金属層を形成する工程と、複数のFETそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第1マスク層を形成する工程と、前記第1マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成されるものであることを特徴とする請求項1記載の半導体装置の製造方法。前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭いことを特徴とする請求項1または2記載の半導体装置の製造方法。前記一部分の領域を被覆するマスク層は、前記第1マスク層と異なる第2マスク層によって構成されてなることを特徴とする請求項2記載の半導体装置の製造方法。前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなることを特徴とする請求項1から4のいずれか一項記載の半導体装置の製造方法。前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなることを特徴とする請求項5記載の半導体装置の製造方法。前記めっき層を1μm~2μmの厚さに形成することを特徴とする請求項1から6のいずれか一項記載の半導体装置の製造方法。前記金属層としてNi層とPd層とAu層とを順次積層することを特徴とする請求項1から7のいずれか一項記載の半導体装置の製造方法。前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングすることを特徴とする請求項1から8のいずれか一項記載の半導体装置の製造方法。奇モードのループ発振を抑えるために、隣接するゲートパッドの間にチップ抵抗を電気的に接続させる場合、構成部品が増え、且つチップ抵抗を設けるスペースを確保しなければならない。また、隣接するゲートパッドの間にエピ抵抗を電気的に接続させる場合、エピ抵抗の面積を大きくしなければ奇モードのループ発振を抑えることができない。これは、エピ抵抗のシート抵抗値は、例えば100Ω/□と高いのに対し、奇モードのループ発振を抑えるための抵抗は、例えば2~3Ωのような10Ω以下の場合が望ましいためである。このように、エピ抵抗を用いる場合では、エピ抵抗の面積が大きくなることから、エピ抵抗となる抵抗活性領域とFETの活性領域との間のアイソレーションが取れずに、ゲートリーク電流が発生してしまう場合がある。本発明は、上記課題に鑑みなされたものであり、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置の製造方法を提供することを目的とする。本発明は、金属層を形成する工程と、複数のFETそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることができる。上記構成において、前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第1マスク層を形成する工程と、前記第1マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成される構成とすることができる。上記構成において、前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭い構成とすることができる。この構成によれば、奇モードのループ発振をより確実に抑えることができる。上記構成において、前記一部分の領域を被覆するマスク層は、前記第1マスク層と異なる第2マスク層によって構成されてなる構成とすることができる。上記構成において、前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなる構成とすることができる。この構成によれば、特性への影響を抑えつつ、奇モードのループ発振を抑えることができる。上記構成において、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなる構成とすることができる。この構成によれば、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができる。上記構成において、前記めっき層を1μm~2μmの厚さに形成する構成とすることができる。上記構成において、前記金属層としてNi層とPd層とAu層とを順次積層する構成とすることができる。上記構成において、前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングする構成とすることができる。本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置を得ることができる。まず、比較例1に係る半導体装置について説明する。比較例1に係る半導体装置は、奇モードのループ発振を抑えるために、隣接するゲートパッドの間にエピ抵抗を電気的に接続させた場合の例である。図1は、比較例1に係る半導体装置の上面模式図の例である。図1を参照して、半導体基板上に形成された半導体層の活性領域70上に、複数のソースフィンガー72、複数のドレインフィンガー74及び複数のゲートフィンガー76が設けられている。なお、活性領域とは、ソースフィンガー、ドレインフィンガー及びゲートフィンガーが交差する領域であって、半導体層が電気的に活性化した領域をいう。複数のソースフィンガー72は、ソースバスライン78により互いに接続している。複数のドレインフィンガー74は、ドレインバスライン80により互いに接続している。ソースバスライン78には複数のソースパッド82が接続され、ドレインバスライン80には複数のドレインパッド84が接続されている。複数のゲートフィンガー76は、ゲートバスライン86により互いに接続されている。ゲートバスライン86には、複数のゲートパッド88が接続されている。複数のゲートパッド88のうち隣接するゲートパッド88の間に、エピ抵抗90が電気的に接続されている。ここで、複数のゲートパッド88の周期に合わせたFET群を単位FET92とする。図2は、比較例1に係る半導体装置の等価回路図の例である。図2を参照して、隣接する単位FET92のゲート間に抵抗が付加されている。これは、図1で説明したように、隣接するゲートパッド88の間にエピ抵抗90を電気的に接続させたためである。これにより、比較例1によれば、奇モードのループ発振を抑えることが可能となる。しかしながら、発明が解決しようとする課題で述べたように、奇モードのループ発振を抑えるため、エピ抵抗90が10Ω以下となるようにすると、エピ抵抗90の抵抗活性領域の面積が大きくなってしまう。このため、抵抗活性領域とFETの活性領域70との間のアイソレーションが取れずに、ゲートリーク電流が発生する場合がある。そこで、このような課題を解決するために、エピ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置について説明する。図3は、実施例1に係る半導体装置の上面模式図の例である。図3を参照して、半導体基板上に形成された半導体層上に、複数のソースフィンガー10、複数のドレインフィンガー12及び複数のゲートフィンガー14が設けられている。複数のソースフィンガー10は、活性領域16上に互いに並列に設けられている。複数のドレインフィンガー12は、ソースフィンガー10と交互に配置されるように、活性領域16上に互いに並列に設けられている。複数のゲートフィンガー14は、ソースフィンガー10とドレインフィンガー12との間にそれぞれ配置されるように、活性領域16上に互いに並列に設けられている。これにより、ゲートフィンガー14とその両側に設けられたソースフィンガー10及びドレインフィンガー12とからなる複数のFETが並列に接続されている。複数のソースフィンガー10は、活性領域16の外側でソースバスライン18により共通に束ねられて互いに接続している。ソースバスライン18には、複数のソースパッド20が等間隔で接続されている。同様に、複数のドレインフィンガー12は、活性領域16の外側でドレインバスライン22により共通に束ねられて互いに接続している。ドレインバスライン22には、複数のドレインパッド24が等間隔で接続されている。ソースバスライン18及びソースパッド20とドレインバスライン22及びドレインパッド24とは、活性領域16を挟んで反対側に設けられている。複数のゲートフィンガー14は、活性領域16の外側でゲートバスライン26により共通に束ねられて互いに接続している。ゲートバスライン26には、複数のゲートパッド28が等間隔で接続されている。ゲートバスライン26は、隣接するゲートパッド28の間からゲートバスライン26側に延伸させた領域内で、幅が狭くなった狭幅部分30を有する。ここで、複数のゲートパッド28の周期に合わせたFET群を単位FET32とする。ゲートバスライン26及びゲートパッド28は、活性領域16に対してソースバスライン18及びソースパッド20と同じ側に設けられている。このため、ソースフィンガー10とゲートバスライン26とが交差する領域は、ソースフィンガー10とゲートバスライン26とが電気的に接続されないよう、その間に絶縁膜を挟んだ構造、又は空気を挟んだエアブリッジ構造となっている。また、ゲートバスライン26からゲートパッド28へと引き出す配線34とソースバスライン18とが交差する領域も、絶縁膜を間に挟んだ構造、又は空気を間に挟んだエアブリッジ構造となっている。ここで、ゲートバスライン26についてより詳細に説明する。図4aは、図3の領域36におけるゲートバスライン26の上面模式図の例である。図4bは、図4aのA-A間の断面模式図の例であり、図4cは、図4aのB-B間の断面模式図の例である。また、比較のために、図4dに、比較例1のゲートバスライン86の上面模式図の例を示す。図4dを参照して、比較例1では、ゲートバスライン86は、一定の幅及び一定の厚さで延伸しており、幅は例えば10μmで、厚さは例えば1μmである。一方、図4aから図4cを参照して、実施例1では、ゲートバスライン26は、幅が狭くなった狭幅部分30を有する。狭幅部分30の長さLは例えば15μmであり、幅W1は例えば1μmであり、厚さT1は例えば0.2μmである。狭幅部分30以外の部分以下、幅広部分38と称す場合があるでの幅W2は例えば10μmであり、厚さT2は例えば1μmである。図5は、実施例1に係る半導体装置の等価回路図の例である。図5を参照して、隣接する単位FET32の間に抵抗が付加されている。これは、ゲートバスライン26の一部に狭幅部分30を設けたことにより、狭幅部分30で抵抗が高くなったことによるものである。例えばゲートバスライン26がAuからなる場合に、狭幅部分30の長さLを15μm、幅W1を1μm、厚さT1を0.2μmとすることで、狭幅部分30の抵抗を2Ω程度にすることができる。これにより、奇モードのループ発振を抑えることができる。次に、図6aから図8iを用いて、実施例1に係る半導体装置の製造方法について説明する。図6aから図8iでは、図4aのA-A間に相当する断面、図4aのB-B間に相当する断面及びゲートフィンガーが形成される領域の断面を用いて製造方法を説明する。図6aから図6cを参照して、GaN基板からなる半導体基板40上に、例えばMOCVD有機金属気相成長法を用いて、i型GaN層41、n-AlGaN層44及びn型GaN層46を順次堆積する。これにより、半導体基板40上に、i型GaN層41、n-AlGaN層44及びn型GaN層46を含む半導体層48が形成される。なお、以下の図6dから図8fにおいては、図の簡略化のために、半導体基板40の図示は省略する。図6dから図6fを参照して、活性領域16となるべき領域を、例えばレジストからなるマスク層50で覆い、マスク層50をマスクにしてArアルゴンを注入する。これにより、活性領域16となるべき領域以外の領域の半導体層48を不活性化させる。図6gから図6iを参照して、マスク層50を除去した後、半導体層48上に、例えばCVD化学気相成長法を用いて、窒化シリコン膜52を堆積する。続いて、窒化シリコン膜52上にレジスト54を形成し、ゲートフィンガー14やゲートバスライン26などを形成すべき領域の窒化シリコン膜52が露出するように、レジスト54をパターンニングする。パターニング後、レジスト54をマスクとして、例えばドライエッチング法を用いて、窒化シリコン膜52をエッチングして除去する。図7aから図7cを参照して、レジスト54を除去した後、半導体層48上及び窒化シリコン膜52上に、例えば真空蒸着法を用いて、厚さ50nmのNiニッケル層と厚さ20nmのPdパラジウム層を堆積する。Ni層とPd層とを合わせて層56とする。図7dから図7fを参照して、層56のPd層上に、例えば真空蒸着法を用いて、厚さ0.2μmのAu層58を堆積する。これらにより、半導体層48上に、Ni層とPd層とを合わせた層56及びAu層58を含む金属層60が形成される。図7gから図7iを参照して、Au層58上にレジストを形成し、ゲートバスライン26の幅広部分38が形成されるべき領域とゲートフィンガー14が形成されるべき領域とに開口を有するよう、レジストをパターニングして第1マスク層62を形成する。つまり、第1マスク層62は、ゲートバスライン26が形成されるべき領域のうち狭幅部分30が形成されるべき領域を覆い、幅広部分38が形成されるべき領域を開口するように形成される。その後、第1マスク層62をマスクとして、例えば電解めっき法を用いて、厚さ2μmのAuからなるめっき層64を形成する。図8aから図8cを参照して、第1マスク層62を除去した後、再度、Au層58上及びめっき層64上にレジストを形成する。そして、ゲートバスライン26の狭幅部分30が形成されるべき領域を覆うように、レジストをパターニングして第2マスク層66を形成する。第2マスク層66の幅W3は、ゲートバスライン26の幅広部分38に形成されためっき層64の幅W4よりも狭くなるように形成する。図8dから図8fを参照して、めっき層64と第2マスク層66とをマスクとして、例えばドライエッチング法を用いて、金属層60をエッチングして除去する。これにより、金属層60の側面とめっき層64の側面とは同一面を形成することになる。図8gから図8iを参照して、第2マスク層66を除去する。これにより、狭幅部分30と幅広部分38とを有するゲートバスライン26が形成される。また、ゲートバスライン26と同時にゲートフィンガー14が形成される。実施例1によれば、図7aから図7fのように、半導体層48上に金属層60を形成する。図8a及び図8bのように、ゲートバスライン26のパターンのうち一部分を除いたパターンを有するめっき層64と、一部分の領域を被覆すると共に、めっき層64が形成された領域におけるゲートバスライン26の幅よりも狭い幅の第2マスク層66を形成する。図8d及び図8eのように、めっき層64と第2マスク層66をマスクに金属層60をパターニングして、狭幅部分30を有するゲートバスライン26を形成する。これにより、図5で説明したように、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置を得ることができる。したがって、チップ抵抗の場合に生じていた構成部品数の増加やエピ抵抗の場合に生じていたゲートリーク電流の発生などは起こらない。また、図5のように、抵抗はゲートに直列に接続されるわけではなく、利得特性の劣化を招くことを抑制できる。さらに、ゲートバスライン26の一部分の幅を狭くすることから、ゲートの対地容量を減らすことができる。さらに、隣接する単位FET32間を最短距離で接続することができるため、単位FET32間の位相バランスが崩れ難く、単位FET32同士の出力は同相となり、単位FET32の出力を足し合わせたときの合成効率が上がる。奇モードのループ発振を抑制するには、ゲートバスライン26の狭幅部分30における抵抗を、例えば10Ω以下のような低抵抗に精度良く合わせ込むことが求められる。例えば、狭幅部分30にもめっき層を形成し、めっき層をマスクに金属層60を除去する場合、最後に狭幅部分30のめっき層を除去しなければならず、狭幅部分30の抵抗がばらついてしまう。これに対し、図8b及び図8eのように、狭幅部分30にめっき層を形成せずに第2マスク層66を形成し、第2マスク層66をマスクに金属層60を除去することで、狭幅部分30の抵抗を低抵抗に精度良く合わせ込むことができる。これにより、奇モードのループ発振をより確実に抑制することができる。また、図8a及び図8dのように、ゲートバスライン26の幅広部分38では、めっき層64上に第2マスク層66を形成せずに、めっき層64をマスクに金属層60を除去している。例えば、めっき層64を覆って金属層60上にレジストを形成し、めっき層64上と金属層60上とにレジストを残存させる場合、めっき層64の厚さが厚いことから、めっき層64上と金属層60上とで露光での焦点が合わずパターニングが困難となる。つまり、レジストを精度良くパターニングすることが難しくなる。このため、図8a及び図8bのように、めっき層64上にはレジストを残存させずに、金属層60上にのみレジストが残存するようにパターニングをして第2マスク層66を形成している。これにより、第2マスク層66を精度良くパターニングすることができ、狭幅部分30の抵抗を低抵抗に精度良く合わせ込むことができる。よって、奇モードのループ発振をより確実に抑制することができる。図7g及び図7hのように、めっき層64は、ゲートバスライン26のパターンのうち一部分を除いたパターンの開口を有する第1マスク層62を形成し、第1マスク層62をマスクにして金属層60上に形成することが好ましい。図3のように、ゲートバスライン26の一部分の領域である狭幅部分30が、ゲートパッド28の間に位置するように設けられることが好ましい。隣接するゲートパッド28の間のゲートバスライン26には電流があまり流れないため、狭幅部分30を形成しても特性にはあまり影響を与えないためである。つまり、特性への影響を抑えつつ、奇モードのループ発振を抑えることができるためである。このことから、狭幅部分30は、複数のゲートパッド28までの電気長が実質的に等しい位置に設けられることがより好ましい。つまり、隣接するゲートパッド28それぞれから狭幅部分30までの電気長が等しくなることがより好ましい。ゲートパッド28からの電気長が等しい位置でのゲートバスライン26には電流がほとんど流れないため、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができるためである。図8a及び図8dのように、めっき層64をマスクとしたエッチングにより金属層60を除去することから、エッチング後のめっき層64の厚さは、エッチング前に比べて薄くなる。このように、めっき層64の厚さが薄くなることによるゲートバスライン26の抵抗増を考慮すると、めっき層64を1μm~2μmの厚さに形成することが好ましく、1.2μm~1.8μmの厚さに形成することがより好ましい。また、エッチング後のめっき層64は、0.5μm~1μmの厚さにすることが好ましく、0.7μm~0.8μmの厚さにすることがより好ましい。図7aから図7fのように、金属層60として半導体層48側からNi層とPd層層56とAu層58とを順次積層させる場合が好ましい。また、図8dから図8fのように、めっき層64と第2マスク層66とをマスクにして、ドライエッチング法により金属層60を除去する場合が好ましい。ドライエッチング法により金属層60を除去することで、ゲートバスライン26の幅を精度良く制御することができる。つまり、狭幅部分30の幅を精度良く制御でき、狭幅部分30の抵抗を低抵抗に精度良く合わせ込むことができる。また、図7gから図7iでは、めっき層64は電解めっき法により形成する場合を例に示したが、無電解めっき法により形成する場合でもよい。図7fのように、金属層60はゲートフィンガー14を形成する領域にも形成され、図7iのように、めっき層64はゲートフィンガー14のパターンをもって形成される。そして、図8fのように、ゲートバスライン26の形成と同時に、めっき層64をマスクにゲートフィンガー14における金属層60をパターニングすることが好ましい。つまり、ゲートバスライン26とゲートフィンガー14とを同じ工程で同時に形成する場合が好ましい。これにより、ゲートバスライン26とゲートフィンガー14とを、少ない工程数で製造することができ、コストの低減を実現できる。なお、ゲートバスライン26とゲートフィンガー14とを別々の工程で製造する場合でもよい。また、実施例1では、図3のように、隣接する単位FET32の間で、ゲートバスライン26に狭幅部分30を1箇所設けた場合を例に示したが、この場合に限られず、2箇所、3箇所など複数箇所設ける場合でもよい。実施例1では、ゲートバスライン26は、隣接する単位FET32の間に狭幅部分30を有する場合を例に説明したが、この場合に限られる訳ではない。ゲートバスライン26の一部分の厚さを薄くすることで、隣接する単位FET32の間に抵抗が付加されるようにしてもよい。このようなゲートバスラインは、半導体層上に金属層を形成した後、ゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、一部分の領域を被覆するマスク層と、をマスクにして金属層をパターニングすることで形成できる。実施例1では、半導体基板40はGaN基板である場合を例に示したが、この場合に限られず、例えばSiC基板、Si基板、GaAs基板の場合でもよい。また、半導体層48は、i型GaN層41、n-AlGaN層44及びn型GaN層46からなる場合を例に示したが、この場合に限られる訳ではない。半導体層48は、窒素を含むIII-V族化合物半導体層または砒素を含むIII-V族化合物半導体層の場合でもよい。ここで、窒素を含むIII-V族化合物半導体の例として、例えばGaN、InN、AlN、AlGaN、InGaN、InAlN、AlInGaNなどが挙げられる。また、砒素を含むIII-V族化合物半導体の例として、例えばGaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAsなどが挙げられる。実施例1では、半導体装置がGaN系FETである場合を例に示したが、これに限られる訳ではない。窒素を含むIII-V族化合物半導体を用いたFET、HEMTの場合でもよい。また、GaAs系FETのような、砒素を含むIII-V族化合物半導体を用いたFET、HEMTの場合でもよい。GaAs系FETの場合では、半導体層上に設ける金属層は以下の方法により形成することができる。半導体層上に、例えばスパッタ法を用いて、厚さ0.15μmのWSiタングステンシリサイド層を堆積する。WSi層上に、例えばスパッタ法を用いて、厚さ0.2μmのAu層を堆積する。これにより、半導体層上に、WSi層及びAu層を含む金属層を形成することができる。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。