"トランスポートストリームインターフェースと、RSデコーダと、内蔵SRAMと、DRAMインターフェースと、中央処理ユニットとを具備する半導体集積回路であって、前記トランスポートストリームインターフェースはDVB-HシステムのMPE-FECフレームを含んだTSパケットを受信することによって、前記TSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションと前記IPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出可能とされ、前記DRAMインターフェースには、DRAMが接続可能とされ、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記IPデータグラムを含んだ前記MPEセクションと前記IPデータグラムの前記パリティーデータを含んだ前記MPE-FECセクションとからなる第1テーブルを前記DRAMに生成可能とされ、前記トランスポートストリームインターフェースは前記IPデータグラムの巡回冗長チェックを検査することによって前記IPデータグラムのエラーの有無をチェックして、エラーが存在する場合には1バイトの前記IPデータグラムを1ビットの消去ビットにより消去としてマーク可能とされ、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、1ビットによって前記1バイトの前記IPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを前記DRAMに生成可能とされ、前記内蔵SRAMには、前記DRAMのバースト転送によって、前記DRAMの前記第1テーブルの前記MPEセクションと前記MPE-FECセクションとの一部の格納データと、前記DRAMの前記第2テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納可能とされ、前記RSデコーダが前記内蔵SRAMをアクセスすることによって、前記内蔵SRAMに格納された前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとを使用して前記RSデコーダがリードソロモンデコーディングを実行可能とされたことを特徴とする半導体集積回路。請求項1において、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第1格納領域と第2格納領域とを有して、前記内蔵SRAMの前記第1格納領域と前記第2格納領域との各メモリサイズは、前記DRAMの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであることを特徴とする半導体集積回路。請求項2において、前記内蔵SRAMの前記第1格納領域と前記第2格納領域との前記各メモリサイズは、16バイトまたは32バイトの整数倍に決定されたものであることを特徴とする半導体集積回路。請求項3において、前記RSデコーダが前記リードソロモンデコーディングを実行することによって、前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのエラー訂正が実行可能とされ、前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのIPデータグラムのうち前記エラー訂正の実行によってエラー訂正されたIPデータグラムが、前記DRAMインターフェースを介して、前記DRAMの前記第1テーブルの該当するアドレスに上書き可能とされることを特徴とする半導体集積回路。請求項4において、前記RSデコーダは、前記DRAMインターフェースを介して前記DRAMをアクセス可能なダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラが前記DRAMをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ前記内蔵SRAMの前記第1格納領域と前記第2格納領域とに転送して格納可能とされることを特徴とする半導体集積回路。請求項5において、前記ダイレクトメモリアクセスコントローラは、前記DRAMインターフェースを介して、前記内蔵SRAMの前記第1格納領域に格納された前記エラー訂正されたIPデータグラムを前記DRAMの前記第1テーブルの該当するアドレスに上書き可能とされたことを特徴とする半導体集積回路。請求項6において、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第3格納領域と第4格納領域とを更に有して、前記内蔵SRAMの前記第3格納領域と前記第4格納領域との各メモリサイズは、前記DRAMの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであり、前記内蔵SRAMは、前記第1格納領域と前記第2格納領域とからなる第1バッファと前記第3格納領域と前記第4格納領域とからなる第2バッファとのダブルバッファによって構成され、前記ダブルバッファによって構成された前記内蔵SRAMの前記第1バッファと前記第2バッファの一方で前記RSデコーダによる前記リードソロモンデコーディングが実行される間に、前記内蔵SRAMの前記第1バッファと前記第2バッファの他方でリード処理またはライト処理が実行可能とされたことを特徴とする半導体集積回路。請求項6において、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記MPEセクションのセクションヘッダ情報からデルタテーの情報を抽出して、前記デルタテーの情報を前記DRAMに格納可能とされ、前記デルタテーの情報は、前記DVB-Hシステムにおいて次に転送されるバーストの開始時間を示すものであり、前記DRAMに格納された前記デルタテーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュールの電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断可能とされたことを特徴とする半導体集積回路。請求項8において、前記ダイレクトメモリアクセスコントローラは、前記デルタテーの情報に基づいて前記DRAMの前記バースト転送の間隔を決定する間隔制御部を含むことを特徴とする半導体集積回路請求項4乃至請求項9のいずれかにおいて、前記半導体集積回路は、ビデオデコーダと、オーディオデコーダとを更に具備して、前記エラー訂正の後に前記DRAMに格納されたIPデータグラムのヘッダ情報が当該IPデータグラムの情報がビデオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記ビデオ情報としての前記IPデータグラムの情報を前記DRAMから前記ビデオデコーダに転送して、前記ビデオデコーダは前記ビデオ情報としての前記IPデータグラムのビデオデコーディングを実行してビデオ信号を生成可能とされ、前記エラー訂正の後に前記DRAMに格納されたIPデータグラムのヘッダ情報が当該IPデータグラムの情報がオーディオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記オーディオ情報としての前記IPデータグラムの情報を前記DRAMから前記オーディオデコーダに転送して、前記オーディオデコーダは前記オーディオ情報としての前記IPデータグラムのオーディオデコーディングを実行してオーディオ信号を生成可能とされたことを特徴とする半導体集積回路。請求項1において、前記RSテコーダは、前記DRAMの前記バースト転送によって前記内蔵SRAMに格納されるデータに基づいて複数のシンドロームの中間値を生成して前記内蔵SRAMに格納可能とされ、前記RSテコーダは、前記DRAMから前記内蔵SRAMへの次のバースト転送に応答して、前記複数のシンドロームの前記中間値の値を更新可能とされたことを特徴とする半導体集積回路。請求項1乃至請求項9のいずれかにおいて、前記半導体集積回路の半導体チップと前記DRAMの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とする半導体集積回路。トランスポートストリームインターフェースと、RSデコーダと、内蔵SRAMと、DRAMインターフェースと、中央処理ユニットとを具備する半導体集積回路の動作方法であって、前記トランスポートストリームインターフェースはDVB-HシステムのMPE-FECフレームを含んだTSパケットを受信することによって、前記TSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションと前記IPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出して、前記DRAMインターフェースには、DRAMが接続可能とされ、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記IPデータグラムを含んだ前記MPEセクションと前記IPデータグラムの前記パリティーデータを含んだ前記MPE-FECセクションとからなる第1テーブルを前記DRAMに生成して、前記トランスポートストリームインターフェースは前記IPデータグラムの巡回冗長チェックを検査することによって前記IPデータグラムのエラーの有無をチェックして、エラーが存在する場合には1バイトの前記IPデータグラムを1ビットの消去ビットにより消去としてマークして、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、1ビットによって前記1バイトの前記IPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを前記DRAMに生成して、前記内蔵SRAMには、前記DRAMのバースト転送によって、前記DRAMの前記第1テーブルの前記MPEセクションと前記MPE-FECセクションとの一部の格納データと、前記DRAMの前記第2テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納して、前記RSデコーダが前記内蔵SRAMをアクセスすることによって、前記内蔵SRAMに格納された前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとを使用して前記RSデコーダがリードソロモンデコーディングを実行することを特徴とする半導体集積回路の動作方法。請求項13において、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第1格納領域と第2格納領域とを有して、前記内蔵SRAMの前記第1格納領域と前記第2格納領域との各メモリサイズは、前記DRAMの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであることを特徴とする半導体集積回路の動作方法。請求項14において、前記内蔵SRAMの前記第1格納領域と前記第2格納領域との前記各メモリサイズは、16バイトまたは32バイトの整数倍に決定されたものであることを特徴とする半導体集積回路の動作方法。請求項15において、前記RSデコーダが前記リードソロモンデコーディングを実行することによって、前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのエラー訂正が実行され、前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのIPデータグラムのうち前記エラー訂正の実行によってエラー訂正されたIPデータグラムが、前記DRAMインターフェースを介して、前記DRAMの前記第1テーブルの該当するアドレスに上書きされることを特徴とする半導体集積回路の動作方法。請求項16において、前記RSデコーダは、前記DRAMインターフェースを介して前記DRAMをアクセス可能なダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラが前記DRAMをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ前記内蔵SRAMの前記第1格納領域と前記第2格納領域とに転送して格納することを特徴とする半導体集積回路の動作方法。請求項17において、前記ダイレクトメモリアクセスコントローラは、前記DRAMインターフェースを介して、前記内蔵SRAMの前記第1格納領域に格納された前記エラー訂正されたIPデータグラムを前記DRAMの前記第1テーブルの該当するアドレスに上書きすることを特徴とする半導体集積回路の動作方法。請求項18において、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第3格納領域と第4格納領域とを更に有して、前記内蔵SRAMの前記第3格納領域と前記第4格納領域との各メモリサイズは、前記DRAMの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであり、前記内蔵SRAMは、前記第1格納領域と前記第2格納領域とからなる第1バッファと前記第3格納領域と前記第4格納領域とからなる第2バッファとのダブルバッファによって構成され、前記ダブルバッファによって構成された前記内蔵SRAMの前記第1バッファと前記第2バッファの一方で前記RSデコーダによる前記リードソロモンデコーディングが実行される間に、前記内蔵SRAMの前記第1バッファと前記第2バッファの他方でリード処理またはライト処理が実行されることを特徴とする半導体集積回路の動作方法。請求項18において、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記MPEセクションのセクションヘッダ情報からデルタテーの情報を抽出して、前記デルタテーの情報を前記DRAMに格納して、前記デルタテーの情報は、前記DVB-Hシステムにおいて次に転送されるバーストの開始時間を示すものであり、前記DRAMに格納された前記デルタテーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュールの電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断することを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、上述したDVB-Hシステムの受信機能を搭載した半導体集積回路の開発に従事した。この開発では、半導体集積回路のコスト低減が必要とされ、そのためには半導体集積回路の半導体チップの低減、特にMPE-FECフレームのデコーディングのための内蔵メモリのサイズの低減が要求された。上記特許文献4に記載されたDVB-Hシステムは、内蔵メモリのサイズを従来の2Mビットメモリの略1/4のサイズである64Kバイトに低減するものである。一方、システムLSI等の半導体集積回路の揮発性の内蔵メモリには、内蔵DRAMと内蔵SRAMとがある。内蔵DRAMはメモリセルサイズが比較的小さいが、ロジックとDRAMとをシングルチップに搭載するための半導体製造プロセスが複雑で半導体集積回路のコストが高くなる。それに対して、内蔵SRAMはロジックとSRAMとをシングルチップに搭載するための半導体製造プロセスが比較的単純であるが、1個のSRAMセルは6素子を必要とするのでメモリセルサイズが大きいので、64Kバイトのような大きなメモリサイズの内蔵SRAMを半導体集積回路に集積化すると、半導体集積回路のコストが高くなると言う問題が本発明に先立った本発明者等による検討により明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、DVB-Hシステムの受信機能を搭載した半導体集積回路において、MPE-FECフレームのデコーディングのための内蔵SRAMのサイズを小さくすることにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、トランスポートストリームインターフェースと、RSデコーダと、内蔵SRAMと、DRAMインターフェースと、中央処理ユニットとを具備する半導体集積回路である。前記トランスポートストリームインターフェースはDVB-HシステムのMPE-FECフレームを含んだTSパケットを受信することによって、前記TSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションと前記IPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出する。前記DRAMインターフェースには、DRAMが接続可能とされる。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記MPEセクションと前記MPE-FECセクションとからなる第1テーブルを前記DRAMに生成する。前記トランスポートストリームインターフェースは前記IPデータグラムの巡回冗長チェックを検査することによって前記IPデータグラムのエラーの有無をチェックして、エラーが存在する場合には1バイトの前記IPデータグラムを1ビットの消去ビットにより消去としてマークする。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、1ビットによって前記1バイトの前記IPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを前記DRAMに生成する。前記内蔵SRAMには、前記DRAMのバースト転送によって、前記DRAMの前記第1テーブルの前記MPEセクションと前記MPE-FECセクションとの一部の格納データと、前記DRAMの前記第2テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納される。前記RSデコーダが前記内蔵SRAMをアクセスすることによって、前記内蔵SRAMに格納された前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとを使用して前記RSデコーダがリードソロモンデコーディングを実行可能とされたことを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、DVB-Hシステムの受信機能を搭載した半導体集積回路において、MPE-FECフレームのデコーディングのための内蔵SRAMのサイズを小さくすることができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、トランスポートストリームインターフェースと、RSデコーダと、内蔵SRAMと、DRAMインターフェースと、中央処理ユニットとを具備する半導体集積回路である。前記トランスポートストリームインターフェースはDVB-HシステムのMPE-FECフレームを含んだTSパケットを受信することによって、前記TSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションと前記IPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出可能とされる。前記DRAMインターフェースには、DRAMが接続可能とされる。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記IPデータグラムを含んだ前記MPEセクションと前記IPデータグラムの前記パリティーデータを含んだ前記MPE-FECセクションとからなる第1テーブルを前記DRAMに生成可能とされる。前記トランスポートストリームインターフェースは前記IPデータグラムの巡回冗長チェックを検査することによって前記IPデータグラムのエラーの有無をチェックして、エラーが存在する場合には1バイトの前記IPデータグラムを1ビットの消去ビットにより消去としてマーク可能とされる。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、1ビットによって前記1バイトの前記IPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを前記DRAMに生成可能とされる。前記内蔵SRAMには、前記DRAMのバースト転送によって、前記DRAMの前記第1テーブルの前記MPEセクションと前記MPE-FECセクションとの一部の格納データと、前記DRAMの前記第2テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納可能とされる。前記RSデコーダが前記内蔵SRAMをアクセスすることによって、前記内蔵SRAMに格納された前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとを使用して前記RSデコーダがリードソロモンデコーディングを実行可能とされたことを特徴とするものである。前記実施の形態によれば、DVB-Hシステムの受信機能を搭載した半導体集積回路において、MPE-FECフレームのデコーディングのための内蔵SRAMのサイズを小さくすることができる。好適な実施の形態では、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第1格納領域と第2格納領域とを有する。前記内蔵SRAMの前記第1格納領域と前記第2格納領域との各メモリサイズは、前記DRAMの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであることを特徴とするものである。他の好適な実施の形態では、前記内蔵SRAMの前記第1格納領域と前記第2格納領域との前記各メモリサイズは、16バイトまたは32バイトの整数倍に決定されたものであることを特徴とするものである。更に他の好適な実施の形態では、前記RSデコーダが前記リードソロモンデコーディングを実行することによって、前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのエラー訂正が実行可能とされる。前記内蔵SRAMの前記第1格納領域に格納された前記第1テーブルの前記一部の格納データのIPデータグラムのうち前記エラー訂正の実行によってエラー訂正されたIPデータグラムが、前記DRAMインターフェースを介して、前記DRAMの前記第1テーブルの該当するアドレスに上書き可能とされることを特徴とするものである。より好適な実施の形態では、前記RSデコーダは、前記DRAMインターフェースを介して前記DRAMをアクセス可能なダイレクトメモリアクセスコントローラを含む。前記ダイレクトメモリアクセスコントローラが前記DRAMをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ前記内蔵SRAMの前記第1格納領域と前記第2格納領域とに転送して格納可能とされることを特徴とするものである。他のより好適な実施の形態では、前記ダイレクトメモリアクセスコントローラは、前記DRAMインターフェースを介して、前記内蔵SRAMの前記第1格納領域に格納された前記エラー訂正されたIPデータグラムを前記DRAMの前記第1テーブルの該当するアドレスに上書き可能とされたことを特徴とするものである。更に他のより好適な実施の形態では、前記内蔵SRAMは、前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとをそれぞれ格納可能な第3格納領域と第4格納領域とを更に有する。前記内蔵SRAMの前記第3格納領域と前記第4格納領域との各メモリサイズは、16バイトまたは32バイトの整数倍に決定されたものである。前記内蔵SRAMは、前記第1格納領域と前記第2格納領域とからなる第1バッファと前記第3格納領域と前記第4格納領域とからなる第2バッファとのダブルバッファによって構成される。前記ダブルバッファによって構成された前記内蔵SRAMの前記第1バッファと前記第2バッファの一方で前記RSデコーダによる前記リードソロモンデコーディングが実行される間に、前記内蔵SRAMの前記第1バッファと前記第2バッファの他方でリード処理またはライト処理が実行可能とされたことを特徴とするものである。別のより好適な実施の形態では、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記MPEセクションのセクションヘッダ情報からデルタテーの情報を抽出して、前記デルタテーの情報を前記DRAMに格納可能とされる。前記デルタテーの情報は、前記DVB-Hシステムにおいて次に転送されるバーストの開始時間を示すものである。前記DRAMに格納された前記デルタテーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュールの電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断可能とされたことを特徴とするものである。更に別のより好適な実施の形態では、前記ダイレクトメモリアクセスコントローラは、前記デルタテーの情報に基づいて前記DRAMの前記バースト転送の間隔を決定する間隔制御部を含むことを特徴とするものである。具体的な実施の形態による半導体集積回路は、ビデオデコーダと、オーディオデコーダとを更に具備する。前記エラー訂正の後に前記DRAMに格納されたIPデータグラムのヘッダ情報が当該IPデータグラムの情報がビデオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記ビデオ情報としての前記IPデータグラムの情報を前記DRAMから前記ビデオデコーダに転送して、前記ビデオデコーダは前記ビデオ情報としての前記IPデータグラムのビデオデコーディングを実行してビデオ信号を生成可能とされる。前記エラー訂正の後に前記DRAMに格納されたIPデータグラムのヘッダ情報が当該IPデータグラムの情報がオーディオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記オーディオ情報としての前記IPデータグラムの情報を前記DRAMから前記オーディオデコーダに転送して、前記オーディオデコーダは前記オーディオ情報としての前記IPデータグラムのオーディオデコーディングを実行してオーディオ信号を生成可能とされたことを特徴とするものである。他の具体的な実施の形態では、前記RSテコーダは、前記DRAMの前記バースト転送によって前記内蔵SRAMに格納されるデータに基づいて複数のシンドロームの中間値を生成して前記内蔵SRAMに格納可能とされる。前記RSテコーダは、前記DRAMから前記内蔵SRAMへの次のバースト転送に応答して、前記複数のシンドロームの前記中間値の値を更新可能とされたことを特徴とするものである。最も具体的な実施の形態では、前記半導体集積回路の半導体チップと前記DRAMの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、トランスポートストリームインターフェースと、RSデコーダと、内蔵SRAMと、DRAMインターフェースと、中央処理ユニットとを具備する半導体集積回路の動作方法である。前記トランスポートストリームインターフェースはDVB-HシステムのMPE-FECフレームを含んだTSパケットを受信することによって、前記TSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションと前記IPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出する。前記DRAMインターフェースには、DRAMが接続可能とされる。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記IPデータグラムを含んだ前記MPEセクションと前記IPデータグラムの前記パリティーデータを含んだ前記MPE-FECセクションとからなる第1テーブルを前記DRAMに生成する。前記トランスポートストリームインターフェースは前記IPデータグラムの巡回冗長チェックを検査することによって前記IPデータグラムのエラーの有無をチェックして、エラーが存在する場合には1バイトの前記IPデータグラムを1ビットの消去ビットにより消去としてマークする。前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、1ビットによって前記1バイトの前記IPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを前記DRAMに生成する。前記内蔵SRAMには、前記DRAMのバースト転送によって、前記DRAMの前記第1テーブルの前記MPEセクションと前記MPE-FECセクションとの一部の格納データと、前記DRAMの前記第2テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納される。前記RSデコーダが前記内蔵SRAMをアクセスすることによって、前記内蔵SRAMに格納された前記DRAMの前記第1テーブルの前記一部の格納データと前記DRAMの前記第2テーブルの前記一部の格納データとを使用して前記RSデコーダがリードソロモンデコーディングを実行することを特徴とするものである。前記実施の形態によれば、DVB-Hシステムの受信機能を搭載した半導体集積回路において、MPE-FECフレームのデコーディングのための内蔵SRAMのサイズを小さくすることができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《DVB-Hシステムの受信機の構成》図1は、本発明の実施の形態1によるDVB-Hシステムの受信機の構成を示す図である。図1に示すように、DVB-Hシステムの受信機は、受信アンテナ1と、フロントエンドモジュール2と、バックエンドSoCとして構成された半導体集積回路3と、DRAM4と、LCD等の表示装置5と、スピーカー6によって構成される。DVB-Hシステムの送信機から送信される放送プログラムを含んだRF周波数信号は、アンテナ1によって受信される。フロントエンドモジュール2は、上記特許文献1に記載のように、RF復調器とFFTとシンボルデマッピング器とビットデインターリーバーとタイムスライシング処理部とによって構成される。従って、フロントエンドモジュール2の出力から、所定のバースト期間毎にMPE-FECフレームを含んだTSパケットが生成され、半導体集積回路3に供給される。≪半導体集積回路の構成≫図1に示したように、DVB-Hシステムの受信機のためのバックエンドSoCとして構成された半導体集積回路3は、トランスポートストリームインターフェース31と、リードソロモンデコーディングを実行するRSデコーダ32と、メモリサイズが8Kバイトの内蔵SRAM33と、DRAMインターフェース34と、中央処理ユニット35と、ビデオデコーダ36と、オーディオデコーダ37によって構成されている。トランスポートストリームインターフェース31は、フロントエンドモジュール2の出力から供給されるTSパケットを受信して、受信したTSパケットのセクションヘッダ情報からIPデータグラムを含んだMPEセクションとIPデータグラムのパリティーデータを含んだMPE-FECセクションとを抽出する。中央処理ユニット35またはトランスポートストリームインターフェース31は、セクションヘッダ情報に従って、IPデータグラムを含んだMPEセクションとIPデータグラムのパリティーデータを含んだMPE-FECセクションとからなる第1テーブルを外部のDRAM4に生成する。更に、トランスポートストリームインターフェース31は、受信されたIPデータグラムの巡回冗長チェックを計算して、各データグラムの最後のCRCバイトと比較することによって、エラーの有無をチェックする。エラーが存在する場合には、1ビットによって1バイトのIPデータグラムが消去としてマークされる。この場合には、セクションに含まれる全てのデータが消去としてマークされる。この消去の情報を使用して、消去の場所を使用できない訂正モードと比較して、エラー訂正能力を2倍にできる。すなわち、消去の場所を使用できない場合には、MPE-FECセクションの64バイトのパリティーによって32バイトまでのエラー訂正しか可能でないのに対して、消去の場所を使用できる場合には、MPE-FECセクションの64バイトのパリティーにより64バイトまでのエラー訂正が可能となる。すなわち、中央処理ユニット35またはトランスポートストリームインターフェース31は、1ビットによって1バイトのIPデータグラムの消去の有無を示す消去ビットマップテーブルとしての第2テーブルを外部のDRAM4に生成する。また、MPE-FECセクションが全て伝送されない場合には、中央処理ユニット35またはトランスポートストリームインターフェース31によって、伝送されないMPE-FECフレームのRSデータは無効化される。また更に、中央処理ユニット35またはトランスポートストリームインターフェース31は、受信したMPEセクションのセクションヘッダ情報からデルタテーの情報を抽出して外部のDRAM4に格納する。このデルタテーの情報はDVB-Hシステムにおいて次に転送されるバーストの開始時間を示すものであり、バースト又はクラスタと呼ばれる短い時間スロットの期間内に放送データのIPデータグラムが送信機から受信機に転送される。すなわち、現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間にフロントエンドモジュール2の電源を遮断することによって、小型携帯端末の電力消費を低減することが可能となる。《DRAMのバースト転送による内蔵SRAMへのデータ格納》図示しないダイレクトメモリアクセスコントローラ又は中央処理ユニット35を使用して、DRAM4に生成されたIPデータグラムを含んだMPEセクションとIPデータグラムのパリティーデータを含んだMPE-FECセクションのペイロードとからなる第1テーブルのデータと1ビットによって1バイトのIPデータグラムの消去の有無を示した消去ビットマップテーブルとしての第2テーブルのデータとが8Kバイトの内蔵SRAM33に転送される。その際に、第2テーブルのデータに関してDRAM4の128ロウ分×255カラムとの分の128×255ビット=32,640ビットの消去ビットのデータがDRAM4の最初の一連のバースト転送によって内蔵SRAM33の2番目の4Kバイトの格納領域に格納され、DRAM4の次の一連のバースト転送によって第1テーブルのデータに関してDRAM4の16ロウ×255カラムとの分の16×255バイトの格納データが内蔵SRAM33の最初の4Kバイトの格納領域に格納される。第1テーブルのデータと第2テーブルのデータはDRAM4では列方向に連続アドレスで格納されているので、DRAMへのアクセスは16バイト毎のバースト転送が可能である。従って、DRAM4の1バイト単位のランダムアクセスに比較して、DRAM4への16バイト毎のバースト転送は格段に効率的となる。また、DRAM4へのバースト転送のデータサイズを16バイトから32バイトに増加することによって、バースト転送を更に効率的とすることが可能となる。ただし、このように32バイト単位のバースト転送を実行するためには、内蔵SRAM33は8Kバイトの2倍の16Kバイト必要となることは、当業者は容易に理解できるものである。《RSデコーディングのための内蔵SRAMの高速ランダムアクセス》リードソロモンデコーディングを実行するRSデコーダ32は、内蔵SRAM33の最初の4Kバイトの格納データと内蔵SRAM33の2番目の4Kバイトの格納データとを使用する。すなわち、RSデコーダ32は、内蔵SRAM33の高速ランダムアクセスによる読み出し動作を実行することによって、内蔵SRAM33の最初の4Kバイトの格納領域に格納されたIPデータグラムのMPEセクションと内蔵SRAM33の2番目の4Kバイトの格納領域に格納された消去ビットのMPE-FECセクションを読み出してRSデコーディングを実行する。《RSデコーディングによるエラー訂正とDRAMの上書き》RSデコーダ32によるRSデコーディングによりエラー訂正された内蔵SRAM33のアドレスのIPデータグラムは、図示されないダイレクトメモリアクセスコントローラとDRAMインターフェース34を介して、DRAM4の第1テーブルの該当する位置に上書きされる。一方、RSデコーダ32によるRSデコーディングによりエラー訂正されなかった内蔵SRAM33のアドレスのIPデータグラムのDRAM4への上書きが省略されて、半導体集積回路3の消費電力とDRAM4の消費電力とが削減される。このようにして、DRAM4の次の一連のバースト転送と最初の一連のバースト転送によって内蔵SRAM33の最初の4Kバイトの格納領域と内蔵SRAM33の2番目の4Kバイトの格納領域にそれぞれ格納されたIPデータグラムのMPEセクションと消去ビットのMPE-FECセクションとを使用したRSデコーディングの実行が完了すると、DRAM4の更に次の一連のバースト転送が開始される。DRAM4の更に次の一連のバースト転送によって、第1テーブルのデータに関してDRAM4の次の16ロウと255カラムの分の4,080バイトの格納データが、内蔵SRAM33の最初の4Kバイトの格納領域に格納される。また第2テーブルのデータは最初に128ロウ分転送されているので、第1テーブルのデータを8回転送する毎に1回転送すれば良い。DRAM4のこのバースト転送によって内蔵SRAM33に格納されたデータに関しても、RSデコーダ32は、内蔵SRAM33の高速ランダムアクセスによる読み出し動作を実行することによって、内蔵SRAM33の最初の4Kバイトの格納領域に格納された次のIPデータグラムのMPEセクションと内蔵SRAM33の2番目の4Kバイトの格納領域に格納された次の消去ビットのMPE-FECセクションを読み出してRSデコーディングを実行する。上記のような動作を図1に示した本発明の実施の形態1によるDVB-Hシステムの受信機のための半導体集積回路3が反復して、DRAM4に生成された第1テーブルのIPデータグラムを含んだ最初のMPEセクションとIPデータグラムのパリティーデータを含んだ最初のMPE-FECセクションとDRAM4に生成された第2テーブルの消去ビットとを使用したRSデコーディングが完了する。その結果、DRAM4には、エラー訂正されたMPEセクションのIPデータグラムが格納される。IPデータグラムのヘッダ情報がこのIPデータグラムの情報がビデオ情報であることを示した場合には、ダイレクトメモリアクセスコントローラ又は中央処理ユニット35を使用してビデオ情報であるIPデータグラムの情報はDRAM4からビデオデコーダ36に転送される。ビデオデコーダ36ではIPデータグラムのビデオデコーディングが実行されて、ビデオデコーダ36から生成されるビデオ信号は表示装置5に供給される。IPデータグラムのヘッダ情報がこのIPデータグラムの情報がオーディオ情報であることを示した場合には、ダイレクトメモリアクセスコントローラ又は中央処理ユニット35を使用してオーディオ情報であるIPデータグラムの情報はDRAM4からオーディオデコーダ37に転送される。オーディオデコーダ37ではIPデータグラムのオーディオデコーディングが実行されて、オーディオデコーダ37から生成されるオーディオ信号はスピーカー6に供給される。≪DVB-Hシステムの受信機の動作≫図2は、図1に示した本発明の実施の形態1によるDVB-Hシステムの受信機の動作を説明するための図である。図2には、図1に示した本発明の実施の形態1によるDVB-Hシステムの受信機のフロントエンドモジュール2の出力から供給されるTSパケットTS-Packetが示され、更にTSパケットTS-Packetからトランスポートストリームインターフェース31によって抽出されるセクションSectionが示されている。図2に示すようにセクションSectionは、IPデータグラムIPDatagramを含んだMPEセクションとIPデータグラムのパリティーデータRSParityを含んだMPE-FECセクションを含み、各セクションは先頭のセクションヘッダ情報SecHと最終のCRCバイトCRC32とを含んでいる。図2には、図1に示した本発明の実施の形態1によるDVB-Hシステムの受信機のDRAM4の内部に生成される第1テーブルTable1と第2テーブルTable2とが示されている。DRAM4の第1テーブルTable1は255カラムと最大で1024ロウのエントリーのマトリックスによって構成され、各エントリーは1バイトである。すなわち、第1テーブルTable1はMPE-FECフレームの1024ロウと255カラムとの分の1024×255バイト=261,129バイトの全てデータを格納するために、2Mビットの記憶容量に設定されている。DRAM4の第1テーブルTable1の左側の191個のカラムにMPEセクションに含まれたIPデータグラムが列方向に格納され、DRAM4の第1テーブルTable1の右側の64個のカラムにMPE-FECセクションに含まれたIPデータグラムのパリティーデータが列方向に格納される。DRAM4の第1テーブルTable1は255カラムと最大で1024ロウのエントリーのマトリックスによって構成され、各エントリーは1バイトである。すなわち、第1テーブルTable1はMPE-FECフレームの1024ロウと255カラムとの分の1024×255バイト=261,129バイトの全てデータを格納するために、2Mビットの記憶容量に設定されている。DRAM4の第1テーブルTable1の左側の191個のカラムにMPEセクションに含まれたIPデータグラムが列方向に順番に格納され、DRAM4の第1テーブルTable1の右側の64個のカラムにMPE-FECセクションに含まれたIPデータグラムのパリティーデータが列方向に順番に格納される。DRAM4の第2テーブルTable2は255カラムと最大で1024ロウのエントリーのマトリックスによって構成されて、各エントリーは1ビットであり、列方向に順番に格納される。すなわち、第2テーブルTable2はDRAM4の第1テーブルTable1のマトリックスの各1バイトのエントリーの消去の有無を1ビットで示す消去ビットマップテーブルを格納するために、1024×255ビット=256Kビットの記憶容量に設定されている。≪RSデコーダと内蔵SRAM≫図3は、図1に示した本発明の実施の形態1による受信機のための半導体集積回路3に含まれるRSデコーダ32と内蔵SRAM33の構成を示す図である。図3に示すように、RSデコーダ32は、モジュールコントロールユニット320と、ダイレクトメモリアクセスコントローラ321と、シンドローム生成部322と、シンドロームバッファ323と、誤り位置訂正値計算部324と、エラー訂正部325と、SRAMインターフェース部326とによって構成されている。RSデコーダ32のモジュールコントロールユニット320は、RSデコーダ32を構成するダイレクトメモリアクセスコントローラ321とシンドローム生成部322とシンドロームバッファ323と誤り位置訂正値計算部324とエラー訂正部325とSRAMインターフェース部326との各動作を制御する。RSデコーダ32のダイレクトメモリアクセスコントローラ321はバス38とDRAMインターフェース34とを介してDRAM4内部に生成された第1テーブルTable1と第2テーブルTable2をアクセスして、RSデコーダ32のシンドローム生成部322はSRAMインターフェース部326を介して内蔵SRAM33をアクセスする。それにより、内蔵SRAM33の最初の4Kバイトの格納領域331にDRAM4の第1テーブルTable1の16ロウ×255カラムと分の16×255バイトの格納データが格納され、内蔵SRAM33の2番目の4Kバイトの格納領域332にDRAM4の第2テーブルTable2のDRAM4の128ロウ分×255カラムとの分の128×255ビット=32,640ビットの消去ビットが格納される。また内蔵SRAM33の最初の4Kバイトの格納領域331は、DRAM4の第1テーブルTable1の左側の191個のカラムに格納されたMPEセクションに含まれたIPデータグラムを格納する第1バッファ領域3311と、DRAM4の第1テーブルTable1の右側の64個のカラムに格納されたMPE-FECセクションに含まれたIPデータグラムのパリティーデータを格納する第2バッファ領域3312とを含んでいる。シンドローム生成部322は、SRAMインターフェース部326を介して内蔵SRAM33をアクセスする。それによって、内蔵SRAM33の最初の4Kバイトの格納領域331の第1バッファ領域3311と第2バッファ領域3312にそれぞれ格納されたMPEセクションのIPデータグラムとMPE-FECセクションのパリティーデータと内蔵SRAM33の2番目の4Kバイトの格納領域332中に格納された消去ビットが、シンドローム生成部322に供給される。従って、シンドローム生成部322はDRAM4の第1テーブルTable1の第1番目のロウから第16番目のロウまで1個のロウずつ、255バイトの格納データに関してシンドロームを形成して、形成されたシンドロームはシンドロームバッファ323中に格納される。誤り位置訂正値計算部324はシンドロームバッファ323に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置訂正値を計算してエラー訂正部325に供給する。エラー訂正部325は誤り位置訂正値計算部324から供給される誤り位置訂正値に応答して、内蔵SRAM33においてエラー検出されたIPデータグラムのエラー訂正を実行する。このようにエラー訂正が実行された内蔵SRAM33のアドレスのIPデータグラムは、ダイレクトメモリアクセスコントローラ321とDRAMインターフェース34を介して、DRAM4の第1テーブルTable1の該当する位置に上書きされる。≪DRAMの格納データの内蔵SRAMへの格納≫図4は、図2に示したDRAM4の内部に生成される第1テーブルTable1の格納データと第2テーブルTable2の格納データとが内蔵SRAM33に格納される様子を示す図である。図4に示したように、DRAM4の第1テーブルTable1の16ロウと255カラムと分の16×255バイトの格納データが内蔵SRAM33の最初の4Kバイトの格納領域331に格納されて、DRAM4の第2テーブルTable2の128ロウ分と255カラムとの分の128×255ビット=32,640ビットの消去ビットが内蔵SRAM33の2番目の4Kバイトの格納領域332に格納される。例えば、DRAM4の1回のバースト転送のデータサイズが16バイトとすれば、DRAM4の255回のバースト転送によってDRAM4の第1テーブルTable1の16ロウ×255カラム分の16×255バイトの格納データが内蔵SRAM33の最初の4Kバイトの格納領域331に格納されることが可能であり、DRAM4の255回のバースト転送によってDRAM4の第2テーブルTable2の128ロウ分と255カラムの分の128×255ビット=32,640ビットの消去ビットが内蔵SRAM33の2番目の4Kバイトの格納領域332に格納されることが可能である。また内蔵SRAM33を16Kバイトとした場合には、バースト転送のデータサイズを32バイトにすることができ、DRAM4の255回のバースト転送によってDRAM4の第1テーブルTable1の32ロウ×255カラム分の32×255バイトの格納データが内蔵SRAM33の最初の8Kバイトの格納領域331に格納されることが可能であり、DRAM4の255回のバースト転送によってDRAM4の第2テーブルTable2の256ロウ分×255カラム分の256×255ビット=65,280ビットの消去ビットが内蔵SRAM33の2番目の8Kバイトの格納領域332に格納されることが可能である。≪RSデコーディング≫図5は、図2に示したDRAM4の内部に生成される第1テーブルTable1の格納データと第2テーブルTable2の格納データが内蔵SRAM33に転送され、内蔵SRAM33の格納データがRSデコーダ32によってRSデコーディングが実行される様子を示す図である。図5に示すように、RSデコーダ32によるRSデコーディングが開始されると、ステップ50ではRSデコーダ32のモジュールコントロールユニット320はダイレクトメモリアクセスコントローラ321を起動する。従って、ダイレクトメモリアクセスコントローラ321は、図4に示したように、DRAM4の第2テーブルTable2のDRAM4の128ロウ分と255カラムとの分の128×255ビット=32,640ビットの消去ビットマップを内蔵SRAM33の2番目の4Kバイトの格納領域332に転送する。ステップ51では、RSデコーダ32のモジュールコントロールユニット320は更にダイレクトメモリアクセスコントローラ321を起動する。従って、ダイレクトメモリアクセスコントローラ321は、図4に示したようにDRAM4の第1テーブルTable1の16ロウと255カラムとの分の16×255バイトの格納データを内蔵SRAM33の最初の4Kバイトの格納領域331に転送する。ステップ52では、RSデコーダ32のシンドローム生成部322は、SRAMインターフェース部326を介して内蔵SRAM33をアクセスすることによって、DRAM4の第1テーブルTable1の第1番目のロウから第16番目のロウまでの1つのロウ分の255バイトの格納データに関してシンドロームを形成して、形成されたシンドロームをシンドロームバッファ323中に格納する。ステップ53では、RSデコーダ32の誤り位置訂正値計算部324はシンドロームバッファ323に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置訂正値を計算する。ステップ54では、RSデコーダ32のエラー訂正部325は、誤り位置訂正値計算部324によって計算された誤り位置訂正値を使用して、内蔵SRAM33においてエラー検出されたIPデータグラムのエラー訂正を実行する。ステップ55では、DRAM4の第1テーブルTable1の第1番目から第16番目のロウまでの16個分のロウの格納データのエラー訂正処理が完了したか否かがモジュールコントロールユニット320によって判定される。判定結果がNoの場合にはステップ52で更にもう1個のロウの255バイトの格納データに関してシンドロームが形成され、判定結果がYesの場合にはステップ56に移行される。ステップ56では、RSデコーダ32のモジュールコントロールユニット320は更にダイレクトメモリアクセスコントローラ321を起動する。その結果、ダイレクトメモリアクセスコントローラ321は内蔵SRAM33に格納された16個分のロウの格納データに関して、エラー訂正されたアドレスのIPデータグラムをDRAM4の第1テーブルの該当する位置に上書きする。ステップ56の後のステップ57では、DRAM4の第1テーブルTable1の第1番目から第1024番目のロウまでの格納データのエラー訂正処理が完了したか否かがモジュールコントロールユニット320によって判定される。判定結果がYesの場合にはRSデコーダ32によるRSデコーディングの処理は終了して、判定結果がNoの場合にはステップ58に移行される。ステップ58では、内蔵SRAM33の2番目の4Kバイトの格納領域332に格納されたDRAM4の第2テーブルTable2のDRAM4の128ロウ分の消去ビットを使用したエラー訂正処理が完了したか否かがモジュールコントロールユニット320によって判定される。ステップ58の判定結果がNoの場合にはステップ51に戻り、DRAM4の第1テーブルTable1のその次の分の16ロウと255カラムとの16×255バイトの格納データが内蔵SRAM33の最初の4Kバイトの格納領域331に転送される。一方、ステップ58の判定結果がYesの場合にはステップ50に戻り、DRAM4の第2テーブルTable2のDRAM4のその次の分の128ロウと255カラムの128×255ビット=32,640ビットの消去ビットマップが内蔵SRAM33の2番目の4Kバイトの格納領域332に転送される。[実施の形態2]図6は、本発明の実施の形態2によるDVB-Hシステムの受信機のための半導体集積回路3に含まれる内蔵SRAM33の構成を示す図である。図6に示す本発明の実施の形態2による内蔵SRAM33が図3の本発明の実施の形態1による内蔵SRAM33と相違するのは、下記の点である。すなわち、図6に示す本発明の実施の形態2による内蔵SRAM33は、図3の本発明の実施の形態1による内蔵SRAM33が含んでいる内蔵SRAM33の最初の4Kバイトの格納領域331と2番目の4Kバイトの格納領域332を含むとともに、図3の内蔵SRAM33が含んでいなかった3番目の4Kバイトの格納領域333と4番目の4Kバイトの格納領域334とを含んでいる。図6の3番目の4Kバイトの格納領域333は、DRAM4の第1テーブルTable1の左側の191個のカラムに格納されたMPEセクションに含まれたIPデータグラムを格納する第3バッファ領域3331とDRAM4の第1テーブルTable1の右側の64個のカラムに格納されたMPE-FECセクションに含まれたIPデータグラムのパリティーデータを格納する第4バッファ領域3332とを含んでいる。内蔵SRAM33の4番目の4Kバイトの格納領域334には、DRAM4の第2テーブルTable2のDRAM4の128ロウ分と255カラムとの分の128×255ビット=32,640ビットの消去ビットが格納される。従って、DRAM4の1回のバースト転送のデータサイズが16バイトとすれば、DRAM4の255回のバースト転送によってDRAM4の第1テーブルTable1の16ロウと255カラムと分の16×255バイトの格納データが内蔵SRAM33の3番目の4Kバイトの格納領域333に格納されることが可能であり、DRAM4の255回のバースト転送によってDRAM4の第2テーブルTable2の128ロウ分と255カラムの分の128×255ビット=32,640ビットの消去ビットが内蔵SRAM33の4番目の4Kバイトの格納領域334に格納されることが可能である。このように図6に示した本発明の実施の形態2による内蔵SRAM33は、最初の4Kバイトの格納領域331と2番目の4Kバイトの格納領域332とからなる第1バッファと、3番目の4Kバイトの格納領域333と4番目の4Kバイトの格納領域334とからなる第2バッファとを含んでいる。すなわち、図6の内蔵SRAM33がダブルバッファによって構成されているので、内蔵SRAM33の第1バッファと第2バッファの一方でRSデコーディング処理を実行している間に内蔵SRAM33の第1バッファと第2バッファの他方でリード処理もしくはライト処理を実行することが可能である。従って、図6に示した本発明の実施の形態2によるDVB-Hシステムの受信機のための半導体集積回路3に含まれる内蔵SRAM33を使用することによって、RSデコーダ32によるRSデコーディングでのエラー訂正処理に動作マージンができ、内蔵SRAM33のリード処理とライト処理とにも動作マージンができると言う利点が得られるものである。また、動作マージンの分RSデコーダ32の回路規模を削減して、RSデコーディング処理速度を低減することも可能となる。図7は、DVB-Hシステムの受信機のために図6に示す本発明の実施の形態2による内蔵SRAM33を含んだ半導体集積回路3の動作を説明する図である。上述したように、中央処理ユニット35またはトランスポートストリームインターフェース31が、受信したMPEセクションのセクションヘッダ情報からデルタテーの情報を抽出して外部のDRAM4に格納する。デルタテーの情報はDVB-Hシステムにおいて次に転送されるバーストの開始時間を示すものであり、バーストと呼ばれる短い時間スロットの期間に放送データのIPデータグラムが送信機から受信機に転送される。また現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に他の放送プログラムの受信が可能である一方、このインターバル期間に中央処理ユニット35はフロントエンドモジュール2の電源を遮断することによって、小型携帯端末の電力消費を低減することが可能となる。一方、このデルタテーよりも短い所定の時間T2で、図5のステップ51におけるDRAM4の第1テーブルTable1の16ロウと255カラムとの分の4Kバイトの格納データの内蔵SRAM33の最初の4Kバイトの格納領域331への転送処理と、図5のステップ54におけるIPデータグラムのエラー訂正処理と、図5のステップ56におけるエラー訂正後のIPデータグラムの内蔵SRAM33からDRAM4への上書き処理を完了する必要がある。図3の内蔵SRAM33がシングルバッファにより構成されているので、内蔵SRAM33のリード処理とエラー訂正処理とライト処理は所定の時間T2でシーケンシャルに実行される必要がある。それに対して、図6の内蔵SRAM33がダブルバッファによって構成されているので、所定の時間T2で、内蔵SRAM33のリード処理もしくはライト処理とエラー訂正処理とは並列に実行することが可能となる。このように、図6に示した本発明の実施の形態2によるDVB-Hシステムの受信機のための半導体集積回路3に含まれるダブルバッファによって構成された内蔵SRAM33を使用することによって、RSデコーダ32によるRSデコーディングでのエラー訂正処理に動作マージンができ、内蔵SRAM33のリード処理とライト処理とにも動作マージンができるものである。[実施の形態3]図8は、本発明の実施の形態3によるDVB-Hシステムの受信機のための半導体集積回路3に含まれるダイレクトメモリアクセスコントローラ321のリクエスト間隔制御部3211の構成を示す図である。図8に示す本発明の実施の形態3によるリクエスト間隔制御部3211は、カウンタ32111とリクエストしきい値レジスタ32112と加算器32113とリクエスト間隔レジスタ32114と比較器32115とAND回路32116とによって構成されている。カウンタ32111とリクエストしきい値レジスタ32112にはDRAM4の第1テーブルTable1の1024ロウの分の処理終了を示す処理終了信号が供給されて、リクエストしきい値レジスタ32112にはダイレクトメモリアクセスコントローラ321による1回のバースト転送のデータ転送終了を示す転送終了信号が供給される。加算器32113の一方の入力端子と他方の入力端子とはそれぞれリクエスト間隔レジスタ32114の出力端子とリクエストしきい値レジスタ32112の出力端子に接続され、加算器32113の出力端子はリクエストしきい値レジスタ32112の更新入力端子に接続されている。1回のバースト転送が終了する毎に、リクエストしきい値レジスタ32112の値にリクエスト間隔レジスタ32114の値を加算して、リクエストしきい値レジスタ32112の値を更新するように制御される。カウンタ32111の出力端子とリクエストしきい値レジスタ32112の出力端子とは、それぞれ比較器32115の一方の入力端子と他方の入力端子とに接続されている。比較器32115は、カウンタ32111の値とリクエストしきい値レジスタ32112を比較して、カウンタ32111の値の方が大きければ‘1’を出力して、そうでない場合には‘0’を出力する。AND回路32116の一方の入力端子に比較器32115の出力端子に接続され、AND回路32116の他方の入力端子にはDRAM4をアクセスするためのダイレクトメモリアクセスコントローラ321の内部リクエスト信号が供給される。このようにリクエスト間隔制御部3211を構成することによって、カウンタ32111の値がリクエストしきい値レジスタ32112の値よりも小さい時には、比較器32115は‘0’を出力してAND回路32116の一方の入力が‘0’となるため、ダイレクトメモリアクセスコントローラ321の内部リクエスト信号がマスクされ、DRAM4への実際の転送要求が発生しない。それにより、DRAM4に対するリクエストが連続して発行されることを抑止することが可能となる。従って、バースト伝送されるMPEセクションもしくはMPE-FECセクションの受信直後にDRAM4へのアクセス集中を抑止することができ、他のビデオデコーダ36やオーディオデコーダ37の動作への影響を最小限にして、DVB-Hシステムの受信機のシステムの破綻を引きこす可能性を小さくすることが可能となる。中央処理ユニット35またはトランスポートストリームインターフェース31は、受信したMPEセクションのセクションヘッダ情報からデルタテーの情報に基づいてDRAM4をアクセスするリクエストの間隔を計算して計算されたリクエストの間隔情報を、リクエスト間隔レジスタ32114に格納する。リクエスト間隔レジスタ32114に格納される間隔情報は、バーストアクセスの間隔であり例えば次のように決定することができる。内蔵SRAM33が図6に示すようにダブルバッファで構成される場合には、DRAM4へのリード処理とライト処理とで1024ロウ分の処理に使用できる時間Ttransは、図7から明らかなように下記のようになる。Ttransまた、1024ロウ分を処理するのに必要なリード処理のバースト転送回数Nreadは、下記のようになる。Nread=255×255×=255×64255×8=18360一方、1ロウ当たり最大で64バイトの訂正が可能であるので、1バイト単位でDRAM4に上書きする場合は、ライト処理のバースト転送回数NwriteBは、下記のようになる。NwriteB=64×1024=65536しかし、DRAM4へのアクセスは1バイト単位の転送は効率が悪いので、16バイト単位でのバースト転送とすると、ライト処理のバースト転送回数Nwriteは、下記のようになる。Nwrite=×191=64×191=12224これは、エラー訂正後の1024×191バイトのMPEセッションのIPデータグラムをDRAM4に上書きをする動作である。従って、リクエスト間隔レジスタ344に格納される間隔情報は、次のようになる。間隔情報=-/=-/30584このようにこの間隔情報の値より小さい値をリクエスト間隔レジスタ32114に格納することによって、DRAM4へのアクセス集中を抑止することが可能となる。[実施の形態4]《RSデコーダの構成》図9は、DVB-Hシステムの受信機のための本発明の実施の形態4による半導体集積回路3のRSデコーダ32の構成を示す図である。図9に示した本発明の実施の形態4による半導体集積回路3のRSデコーダ32が図3に示した本発明の実施の形態4による半導体集積回路3のRSデコーダ32と相違するのは、下記の点である。図9に示すように、RSデコーダ32は、16個のシンドロームバッファ323_01~323_16と、内蔵SRAM327によって構成されている。更に図3に示した本発明の実施の形態1による半導体集積回路3では内蔵SRAM33のメモリサイズが8Kバイトであったのに対して、図9に示した本発明の実施の形態4による半導体集積回路3では内蔵SRAM327は18バイトと大幅に小さなメモリサイズとされている。18バイトのうちの16バイトの格納領域にDRAM4の第1テーブルTable1の16ロウ×1カラム分の16バイトの格納データが格納されて、18バイトのうちの2バイトの格納領域にはDRAM4の第2テーブルTable2の16ロウ×1カラムとの分の16ビットの消去ビットが格納される。例えば、DRAM4の1回のバースト転送のデータサイズが16バイトとすれば、DRAM4の1回目のバースト転送によってDRAM4の第1テーブルTable1の16ロウ×1カラム分の16バイトの格納データを内蔵SRAM327に格納可能でありDRAM4の2回目のバースト転送によってDRAM4の第2テーブルTable2の16ロウ×1カラム分の16ビットの消去ビットを内蔵SRAM327に格納可能である。シンドローム生成部322が内蔵SRAM327の16バイトの格納領域をアクセスすることによって、この16バイトの格納領域に格納されたMPEセクションのIPデータグラムもしくはMPE-FECセクションのパリティーデータがシンドローム生成部322に供給される。シンドローム生成部322が内蔵SRAM327の2バイトの格納領域をアクセスすることによって、この2バイトの格納領域332中に格納された消去ビットがシンドローム生成部322に供給される。従って、シンドローム生成部322は第1番目のカラムと第1番目の1ロウの1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第1番目の1ビットの消去ビットに関して第1番目のカラムと第1番目のロウのシンドロームを形成して、形成されたシンドロームの中間値は第1シンドロームバッファ323_01に格納される。次に、シンドローム生成部322は第1番目のカラムと第2番目の1ロウ分の1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第2番目の1ビットの消去ビットに関して第1番目のカラムと第2番目のロウのシンドロームを形成して、形成されたシンドロームの中間値は第2シンドロームバッファ323_02に格納される。以下同様にして、シンドローム生成部322は第1番目のカラムと第16番目の1ロウ分の1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第16番目の1ビットの消去ビットに関して第1番目のカラムと第16番目のロウのシンドロームを形成して、形成されたシンドロームの中間値は第16シンドロームバッファ323_01に格納される。次に、DRAM4からバースト転送によりDRAM4の第1テーブルTable1の第2番目のカラムの16ロウ分の16バイトの格納データを内蔵SRAM327に格納して、更にDRAM4からのバースト転送によりDRAM4の第2テーブルTable2の第2番目のカラムの16ロウ分の16ビットの消去ビットを内蔵SRAM327に格納する。更に、シンドローム生成部322は第2番目のカラムと第1番目の1ロウ分の第2番目の1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第1番目の1ビットの消去ビットと既に第1シンドロームバッファ323_01格納された値とを使用して第1番目のロウのシンドロームを更新して、第1シンドロームバッファ323_01に格納する。次に、シンドローム生成部322は第2番目のカラムと第2番目の1ロウ分の第2番目の1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第2番目の1ビットの消去ビットと既に第2シンドロームバッファ323_02格納された値とを使用して第2番目のロウのシンドロームを更新して、第2シンドロームバッファ323_02に格納される。以下、同様にして、シンドローム生成部322は第2番目のカラムと第16番目の1ロウ分の第2番目の1バイトのIPデータグラムもしくはMPE-FECセクションのパリティーデータと第16番目の1ビットの消去ビットと既に第16シンドロームバッファ323_16格納された値とを使用して第16番目のロウのシンドロームを更新して、第16シンドロームバッファ323_16に格納される。以下同様にして、シンドローム生成部322は255カラム分のIPデータグラムとMPE-FECセクションのデータを処理を実行して、16ロウ分のシンドロームを生成して16個のシンドロームバッファ323_01~323_16に格納する。誤り位置訂正値計算部324は16個のシンドロームバッファ323_01~323_16に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置訂正値を計算してエラー訂正部325に供給する。エラー訂正部325は誤り位置訂正値計算部324から供給される誤り位置訂正値に応答して、誤り位置より誤りデータが格納されたDRAM4のアドレスを計算してモジュールコントロール320に通知する。従って、モジュールコントロール320はダイレクトメモリアクセスコントローラ321を起動するので、DRAM4から誤りデータが含まれたデータを内蔵SRAM327に読み出され、誤り訂正値が内蔵SRAM327に上書きされる。次に再びダイレクトメモリアクセスコントローラ321をモジュールコントロール320が起動するので、DRAMインターフェース34を介してDRAM4の第1テーブルTable1の該当する位置に誤り訂正値が上書きされる。このDRAM4の第1テーブルTable1での上書き処理は、エラーの個数分反復される。また、その際にはDRAM4に対してバースト転送を実行して、バースト転送されるデータに含まれる複数のエラー訂正データを選択してDRAM4に上書きすることも可能である。《RSデコーダの動作》図10は、図9に示した下DVB-Hシステムの受信機のための本発明の実施の形態4による半導体集積回路3のRSデコーダ32の動作を示す図である。図10に示すように、RSデコーダ32によるRSデコーディングが開始されると、ステップ100~102では初期条件としてそれぞれ、i=0、j=0、k=0が設定される。ここで、iはRSデコーダ32によってアクセスされるDRAM4の第1テーブルTable1のロウと第2テーブルTable2のロウを示しており、jはRSデコーダ32によってアクセスされるDRAM4の第1テーブルTable1のカラムと第2テーブルTable2のカラムを示しており、kはDRAM4の第1テーブルTable1と第2テーブルTable2とで16ロウを1つの単位で処理する場合での単位内部のロウの位置を示している。ステップ103では、RSデコーダ32のモジュールコントロールユニット320は、ダイレクトメモリアクセスコントローラ321を起動する。従って、ダイレクトメモリアクセスコントローラ321は、DRAM4の第1テーブルTable1の16バイトの格納データと第2テーブルTable2の2バイトの消去ビットとを内蔵SRAM327に転送する。ステップ104では、RSデコーダ32のシンドローム生成部322は、内蔵SRAM327をアクセスする。それによって、内蔵SRAM327の格納データと消去ビットに関してシンドロームが形成され、シンドロームはシンドロームバッファ323_01~323_16に格納される。ステップ105では、i=i1とk=k1とのパラメータ更新が実行される。ステップ106では、k=15か否かが判定される。ステップ106での判定結果がNoの場合にはステップ104に処理は戻され、ステップ106での判定結果がYesの場合にはステップ107に処理が移行する。ステップ106での判定結果がYesの場合には、ステップ103でリードした16バイト分の格納データのシンドロームの処理が終了したことを意味する。ステップ107では、j=j1のパラメータ更新が実行される。ステップ108では、jが254か否かが判断される。ステップ108での判定結果がNoの場合にはステップ102に処理は戻されて、ステップ108での判定結果がYesの場合にはステップ109に処理が移行する。Yesの場合は、16ロウ分のシンドロームの生成が終了したことを意味する。ステップ109では、i=0、k=0として、iの値とkの値とをクリアする。ステップ110では、RSデコーダ32の誤り位置訂正値計算部324はシンドロームバッファ323_01~323_16に格納されたiロウ目のシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置訂正値を計算する。ステップ111では、エラー訂正部325は誤り位置訂正値計算部324から供給される誤り位置訂正値に応答して、誤り位置より誤りデータが格納されたDRAM4のアドレスを計算してモジュールコントロール320に通知する。従って、モジュールコントロール320はダイレクトメモリアクセスコントローラ321を起動して、DRAM4から誤りデータが含まれたデータを内蔵SRAM327に読み出して、誤り訂正値を内蔵SRAM327に上書きする。モジュールコントロール320は再びダイレクトメモリアクセスコントローラ321を起動して、DRAMインターフェース34を介して、誤り訂正値をDRAM4の第1テーブルTable1の該当する位置に上書きする。ステップ112では、i=i1、k=k1のパラメータ更新が実行される。ステップ113では、k=15か否かが判断される。ステップ113での判定結果がNoの場合にはステップ109に処理は戻され、ステップ113での判定結果がYesの場合にはステップ114に処理が移行する。ステップ113での判定結果がYesの場合には、16ロウ分の誤り訂正処理が終了したことを意味する。ステップ114では、i=1023か否かが判定される。ステップ114での判定結果がNoの場合にはステップ101に処理は戻されて、ステップ114での判定結果がYesの場合には処理は終了される。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、バックエンドSoCとして構成された半導体集積回路3の半導体チップと、DRAM4の半導体チップとは、SIPまたはMCMと呼ばれる混成集積回路の1個の樹脂封止パッケージに形成されることが可能である。"