"メモリセル領域および周辺回路領域を有する半導体基板と、前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第1電極膜、電極間絶縁膜、制御ゲート電極となる第2電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第1電極膜、上部電極となる第2電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第1電極膜、上部電極となる第2電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする不揮発性半導体記憶装置。請求項1に記載の不揮発性半導体記憶装置において、前記下部電極は下層多結晶シリコン膜、薄い酸化膜を用いた分断層、上層多結晶シリコン膜が積層され、前記下部電極内のシリサイド膜は前記上層多結晶シリコン膜内に形成されていることを特徴とする不揮発性半導体記憶装置。請求項1に記載の不揮発性半導体記憶装置において、前記下部電極は、多結晶シリコン膜が用いられ、前記シリサイド膜は、前記下部電極内で前記ゲート絶縁膜に達する位置まで形成されていることを特徴とする不揮発性半導体記憶装置。請求項1ないし3のいずれかに記載の不揮発性半導体記憶装置において、前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、前記シリサイド膜が形成される側がその上部の前記電極間絶縁膜および前記上部電極よりも幅寸法が大きく段差を有する形状に形成されていることを特徴とする不揮発性半導体記憶装置。半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第1電極膜、電極間絶縁膜、前記シリコン膜を用いた第2電極膜を形成し、前記第1電極膜、前記電極間絶縁膜、前記第2電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第1電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第1電極膜を上層の第2電極膜よりも突出した段差部を有する形状に形成し、前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第2電極膜の上部を露出させると共に前記第1電極膜の前記段差部の一部を露出させた状態に形成し、前記第1電極膜および前記第2電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする不揮発性半導体記憶装置の製造方法。そこで、メモリセルトランジスタのゲート電極間にエアギャップを形成しても、周辺回路部のトランジスタや選択ゲートトランジスタのゲート電極の抵抗値を低下させることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。本実施形態の不揮発性半導体記憶装置は、メモリセル領域および周辺回路領域を有する半導体基板と、前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第1電極膜、電極間絶縁膜、制御ゲート電極となる第2電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第1電極膜、上部電極となる第2電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第1電極膜、上部電極となる第2電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする。本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第1電極膜、電極間絶縁膜、前記シリコン膜を用いた第2電極膜を形成し、前記第1電極膜、前記電極間絶縁膜、前記第2電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第1電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第1電極膜を上層の第2電極膜よりも突出した段差部を有する形状に形成し、前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第2電極膜の上部を露出させると共に前記第1電極膜の前記段差部の一部を露出させた状態に形成し、前記第1電極膜および前記第2電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする。第1実施形態以下、第1実施形態について、NAND型のフラッシュメモリ装置に適用したものを図1ないし図16を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。まず、本実施形態のNAND型フラッシュメモリ装置の構造について説明する。図1は、NAND型のフラッシュメモリ装置1のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。NAND型フラッシュメモリ装置1は、そのメモリセルアレイ内に、2個の選択ゲートトランジスタTrs1、Trs2と、これら選択ゲートトランジスタTrs1、Trs2間に直列接続された複数個例えば64個のメモリセルトランジスタTrmとを有するNANDセルユニットSUが行列状に形成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用している。図1中のX方向ワード線方向に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中のX方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCB図2aのCBa、CBbに対応が接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ビット線方向に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2aは、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図2aに示すように、半導体基板としてのp型のシリコン基板2のメモリセル領域には、トレンチ内に絶縁膜を埋め込むSTIshallowtrenchisolation構造の素子分離領域Sbが図2a中Y方向に沿って延伸して形成される。この素子分離領域Sbは、図2a中、X方向に所定間隔で複数形成される。これにより、素子領域Saが図2a中のY方向に沿って延伸形成されることになり、シリコン基板2の表層部に複数の素子領域SaがX方向に分離して形成される。ワード線WLは、素子領域Saと直交して交差する方向図2a中X方向に沿って延伸形成される。ワード線WLは、図2a中Y方向に所定間隔で複数本形成されている。ワード線WLと交差する素子領域Sa上方には、メモリセルトランジスタTrmのゲート電極MG図3a参照が形成されている。Y方向に隣接した複数のメモリセルトランジスタTrmはNAND列メモリセルストリングの一部となる。選択ゲートトランジスタTrs1、Trs2は、NAND列の両端部メモリセルトランジスタTrmのY方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタTrs1はX方向に複数設けられており、複数の選択ゲートトランジスタTrs1のゲート電極SGDは選択ゲート線SGL1により電気的に接続されている。なお選択ゲート線SGL1と交差する素子領域Sa上に、選択ゲートトランジスタTrs1のゲート電極SGDが構成されている。同様に、選択ゲートトランジスタTrs2は、図示はしていないがX方向に複数設けられており、複数の選択ゲートトランジスタTrs2のゲート電極は選択ゲート線SGL2によって電気的に接続されている。なお選択ゲート線SGL2と交差する素子領域Sa上にもゲート電極が構成されている。ビット線コンタクトCBa、CBbは、それぞれ隣接するゲート電極SGD-SGD間の第1素子領域Sa1、第2素子領域Sa2上に形成されている。また、ビット線コンタクトCBaは一方のゲート電極SGDに近接し、ビット線コンタクトCBbは他方のゲート電極SGDに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトCBa、CBb間の距離が大きくなるように、ビット線コンタクトCBa、CBbを配置することができ、ビット線コンタクトCBa、CBb間のショート不良を低減することができる。図2bは、周辺回路部のトランジスタTrpの平面図を示している。この図2bに示すように、シリコン基板2の周辺回路領域には、矩形状をなす素子領域Scが形成され、その素子領域Scを包囲するようにSTI構造の素子分離領域Sdが形成される。素子領域Scの上部にはこれを横切って素子分離領域Sdに掛け渡されるようにゲート電極PGが形成される。ゲート電極PGの一方側はL字型のパターンに形成され、コンタクトを形成する領域が設けられる。図3aは、図2aのA-A線に沿う断面構造、図3bは、図2bのB-B線に沿う断面構造をそれぞれ模式的に示している。図3aには、メモリセル領域内の一対の選択ゲートトランジスタTrs1,Trs1、およびそれら選択ゲートトランジスタTrs1-Trs1間のビット線コンタクトCBbのY方向周辺断面構造を模式的に示している。なお、ビット線コンタクトCBaのY方向周辺断面構造もほぼ同様の構造となっている。図3bには、周辺回路領域における種々のトランジスタを代表させてトランジスタTrpのゲート電極PGを横切る位置での模式的な断面構造を示している。まず、図3aにおいて、シリコン基板2上にはゲート絶縁膜3が形成されている。ゲート絶縁膜3は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタTrm、選択ゲートトランジスタTrs1の形成領域における半導体基板2の上面上に形成されている。メモリセルトランジスタTrmは、ゲート絶縁膜3上に形成されたゲート電極MGとソース/ドレイン領域2aとを含む構成である。メモリセルトランジスタTrmのゲート電極MGは、ゲート絶縁膜3上に、浮遊ゲート電極および第1電極膜としての多結晶シリコン膜4、電極間絶縁膜5、制御ゲート電極および第2電極膜としての多結晶シリコン膜6およびシリサイド膜7を有する。多結晶シリコン膜4は、中間層として酸素が多く導入された分断層4aが設けられていて、下層多結晶シリコン膜4b、分断層4a、上層多結晶シリコン膜4cを有する。電極間絶縁膜5は、ONOoxidenitrideoxide膜やNONONnitrideoxidenitrideoxidenitride膜あるいは高誘電率を有する絶縁膜などが用いられる。ゲート電極MG-MG間、ゲート電極SGD-MG間に位置するシリコン基板2の表層にはソース/ドレイン領域2aが設けられ、ゲート電極SGD-SGD間に位置するシリコン基板2の表層にはドレイン領域に対応するLDDlightlydopeddrain領域2aaが設けられる。なお、図示はしないが、同様にゲート電極SGS-SGS間に位置するシリコン基板2の表層にはソース領域に対応するLDD領域が設けられる。ソース/ドレイン領域2aおよびLDD領域2aaは、シリコン基板2の表層に不純物を導入して形成することができる。また、ゲート電極SGD-SGD間に位置するシリコン基板2の表層にはコンタクト形成用に高濃度で不純物を導入したドレイン領域2bが形成され、これにより、LDD構造が形成されている。シリサイド膜7は、シリサイド膜7を直接成膜して形成する他、多結晶シリコン膜6を成膜した後にシリサイド用のメタルを成膜し、これを熱処理して多結晶シリコン膜6の上部をシリサイド化して形成することができる。ここでは、例えばシリサイド用のメタルとしてニッケルNiを用いているが、これに限らず、この他にコバルトCo、チタンTi、白金Pt、パラジウムPd、タンタルTa、モリブデンMoなども用いることができる。図3aに示すように、上記したメモリセルトランジスタTrmはY方向に複数隣接して形成されている。これらメモリセルトランジスタTrmの端部のものに隣接して選択ゲートトランジスタTrs1が形成されている。選択ゲートトランジスタTrs1のゲート電極SGDは、メモリセルトランジスタTrmのゲート電極MGとほぼ同様の構造であり、多結晶シリコン膜4、電極間絶縁膜5、多結晶シリコン膜6、シリサイド膜7が積層されている。ゲート電極SGDにおいては、電極間絶縁膜5の中央部は開口されていて、多結晶シリコン膜4と6とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタTrs2のゲート電極もゲート電極SGDと同様の構造となっている。また、多結晶シリコン膜4は、前述のように中間層として酸素が多く導入された分断層4aが設けられていて、下層多結晶シリコン膜4b、上層多結晶シリコン膜4cに分けられている。そして、隣接するゲート電極SGDと対向する側の多結晶シリコン膜4は、上層の多結晶シリコン膜6よりも突出して段差を有する形状に形成され、側面が傾斜した傾斜部4dを有する。この上層多結晶シリコン膜4cにおいては、突出する傾斜部4dの部分から内側にシリサイド膜7aが形成されている。これにより、シリサイド膜7aは、ゲート電極SGDのゲート長方向の一端部側において上層多結晶シリコン膜4cがシリサイド化され、且つその下部は分断層4aに達する部分までシリサイド化され、つまり分断層4a部分でシリサイド化が停止されている。メモリセルトランジスタTrmのゲート電極MGと選択ゲートトランジスタTrs1のゲート電極SGDとはY方向に並設されている。ゲート電極MG-MG間およびゲート電極MG-SGD間には、ゲート電極MG、SGDの側壁に沿ってシリコン酸化膜8が形成されている。このシリコン酸化膜8は、ゲート電極SGD、ゲート電極MGの側壁を保護する保護膜として形成されるものである。シリコン酸化膜8は、その上端が例えばシリサイド膜7の縦方向中央付近に位置し、当該部分から下方向に多結晶シリコン膜6、電極間絶縁膜5、多結晶シリコン膜4の側壁に沿って形成されると共に、MG-SGD間のゲート絶縁膜3の上面上に沿って形成されている。ゲート電極SGD-SGD間すなわちビット線コンタクトCBa、CBbが形成された領域においては、シリコン酸化膜8は、ゲート電極SGDの側壁に沿って形成されている。なお、多結晶シリコン膜4の上層多結晶シリコン膜4cのうちのシリサイド膜7aが形成された部分の傾斜部4dでは、シリコン酸化膜8が一部形成されずにシリサイド膜7aが露出した状態とされている。ゲート電極SGD-SGD間の領域には、ゲート電極SGDの側壁から所定距離だけ離間した内側の領域のシリコン基板2の上面にシリコン酸化膜9及びシリコン窒化膜10を介して層間絶縁膜としてのNSG膜11が埋め込み形成されている。NSG膜11は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜7の中間部位程度となっている。シリコン酸化膜9およびシリコン窒化膜10は、NSG膜11の下面および側面の一部を覆うように形成されている。シリコン窒化膜10はコンタクトストッパとして設けられるものである。また、NSG膜11の上端部側面とゲート電極SGDの側面とが対向する部分の間隔寸法は、対向するゲート電極MG-MGの側壁間の間隔よりも広く設定されている。ゲート電極MGの上面およびゲート電極MG-MG間の空隙部を閉塞するようにシリコン酸化膜12が形成されている。これにより、ゲート電極MG-MG間の空隙部には膜が埋め込み形成されておらず、この空隙部が絶縁のためのエアギャップAGとして機能する。シリコン酸化膜12は、ゲート電極MG-SGD間においては、対向する側壁およびシリコン基板2上のシリコン酸化膜8を覆うように形成されている。また、シリコン酸化膜12は、ゲート電極SGD-SGD間においては、ゲート電極SGDの側壁に形成されるとともにNSG膜11の上面及び側面に沿うように形成されている。また、ゲート電極SGDとNSG膜11との狭い領域内の下部にはシリコン酸化膜12が充填された状態に形成される。上記構成の上面にメモリセルアレイ領域の全面に渡ってシリコン酸化膜13が形成されている。これにより、ゲート電極MG-SGD間の空隙部およびゲート電極SGD-SGD間の空隙部にシリコン酸化膜13が埋め込み形成され、上面がほぼ平坦な状態に形成されている。シリコン酸化膜13の上面には、シリコン窒化膜14がメモリセルアレイ領域の全面に渡って形成され、さらにその上面に例えばTEOSTetraEthylOrthoSilicateを用いたシリコン酸化膜15が形成されている。この場合、シリコン窒化膜14は、ビット線コンタクトCBCBa、CBbを形成する際に行われる異方性エッチングRIEreactiveionetching法のストッパ膜として機能する。シリコン酸化膜13およびシリコン窒化膜14を用いたこの構造は、ゲート電極SGD-SGD間の空隙部についても同様である。ビット線コンタクトCBbCBaは図示せずは、ドレイン領域2bに接触するように、シリコン酸化膜15、シリコン窒化膜14、シリコン酸化膜13、12、NSG膜11、シリコン窒化膜10、シリコン酸化膜9を貫通して形成されている。これらのビット線コンタクトCBa、CBbは、例えばタングステンWをバリアメタルによって被覆したコンタクトとして形成される。図示のビット線コンタクトCBbは、図3aの左側のゲート電極SGD側に近接して形成されており、図示していないビット線コンタクトCBaは、右側のゲート電極SGD側に近接して形成されている。次に、図3bにおいて、シリコン基板2の周辺回路領域の素子領域Sc上には同様にシリコン酸化膜を用いたゲート絶縁膜3が形成されている。この場合、周辺回路部のトランジスタTrpによっては高耐圧のものがあり、その高耐圧のトランジスタでは別途形成する膜厚の厚いゲート絶縁膜を用いている。周辺回路部のトランジスタTrpは、ゲート絶縁膜3上に形成されたゲート電極PGとLDD領域2cを有する。LDD領域2cには、それぞれソースコンタクトCps、ドレインコンタクトCpdが形成されている図2では図示を省略。周辺回路部のトランジスタTrpのゲート電極PGは、ゲート絶縁膜3上に、下部電極および第1電極膜としての多結晶シリコン膜4、電極間絶縁膜5、上部電極および第2電極膜としての多結晶シリコン膜6およびシリサイド膜7を有する。多結晶シリコン膜4は、前述同様に、中間層に酸素が多く導入された分断層4aが設けられていて、下層多結晶シリコン膜4bおよび上層多結晶シリコン膜4cに分けられている。電極間絶縁膜5には、中央部に開口が形成されていて、多結晶シリコン膜4と6とが接触して電気的に導通した状態とされている。上層多結晶シリコン膜4cには、形成後にシリサイド化処理を行うことで形成されたシリサイド膜7aが両側に形成されている。また、多結晶シリコン膜4上層多結晶シリコン膜4c及び下層多結晶シリコン膜4bは、上部の電極間絶縁膜5よりも幅が広く形成されていて、側面は傾斜面4dを形成している。この傾斜面4dは、上部において緩い短い傾斜面を有し、下部において急峻で長い傾斜面を有している。トランジスタTrpのゲート電極PGには、側壁に沿ってシリコン酸化膜8が形成されている。シリコン酸化膜8は、上端が例えばシリサイド膜7の縦方向中央付近に位置し、下方向に多結晶シリコン膜6、電極間絶縁膜5、多結晶シリコン膜4の側壁に沿って形成されている。この場合、シリコン酸化膜8は、上層多結晶シリコン膜4cのうちのシリサイド膜7aが形成された部分の傾斜部4dでは、シリコン酸化膜8が一部形成されずにシリサイド膜7aが露出した状態とされている。ゲート電極PGの両側には、ゲート電極PGの側壁から所定距離だけ離間した領域のシリコン基板2の上面にシリコン酸化膜9及びシリコン窒化膜10を介してNSG膜11が形成されている。NSG膜11は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜7の中間部位程度となっている。シリコン酸化膜9およびシリコン窒化膜10は、NSG膜11の下面および側面の一部を覆うように形成されている。シリコン酸化膜12は、ゲート電極PGの両側においては、ゲート電極PGの側壁に形成されるとともにNSG膜11の上面及び側面に沿うように形成されている。また、ゲート電極PGとNSG膜11との狭い領域内の下部にはシリコン酸化膜12が充填された状態に形成される。素子領域Scの上面に全面に渡ってシリコン酸化膜13が形成され、平坦化されている。さらに、シリコン酸化膜13の上面には、シリコン窒化膜14、シリコン酸化膜15が素子領域Scの全面に渡って形成されている。シリコン基板2の低不純物濃度のLDD領域2cの内部領域でゲート電極PGよりも後退した領域には高不純物濃度のソース/ドレイン領域2dが形成されLDD構造とされている。ソースコンタクトCps、ドレインコンタクトCpdは、ソース/ドレイン領域2dに接触するように、シリコン酸化膜15、シリコン窒化膜14、シリコン酸化膜13、12、NSG膜11、シリコン窒化膜10、シリコン酸化膜9を貫通して形成されている。これらのコンタクトCps、Cpdは、例えばタングステンWをバリアメタルによって被覆したコンタクトとして形成される。次に、上記構成の製造方法の一例について図4~図16の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。まず、図4a、bに示すゲート加工後の状態となるまでの工程を簡単に説明する。p型のシリコン基板2上にシリコン酸化膜を用いたゲート絶縁膜3を形成する。ゲート絶縁膜3は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる第1電極膜である多結晶シリコン膜4を減圧CVD化学気相成長法により成膜する。このとき不純物としてはn型の不純物であるリンPまたはp型の不純物であるホウ素Bが用いられる。さらに、シリコンに対して1/100~1/10の密度の窒素または炭素を多結晶シリコン膜4に含有させる。また、この多結晶シリコン膜4の成膜においては、途中で酸素を多くした薄い分断層4cを形成することで、下層多結晶シリコン膜4b、上層多結晶シリコン膜4cに分ける。この後、図示はしないが、多結晶シリコン膜4およびシリコン基板2の上部をフォトリソグラフィ技術およびエッチング技術により図4a、bと直交する方向X方向に分断する溝を形成し、溝内部に素子分離絶縁膜図示せずを埋込むことで素子領域Sa、Scを複数に分断し素子分離領域Sb、Sdを形成する。次に、多結晶シリコン膜4上にLP-CVDlowpressurechemicalvapordeposition法によりONO膜などを形成することで電極間絶縁膜5を形成する。なお、ONO膜の成膜前後にラジカル窒化処理することでNONON膜としても良いし、酸化アルミニウムアルミナや酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。次に、電極間絶縁膜5上にCVD法により制御ゲート電極の材料となる第2電極膜としての多結晶シリコン膜6aを形成する。このときの多結晶シリコン膜6aは、図3の構成において説明した場合の多結晶シリコン膜6よりも厚い膜厚であってシリサイド膜7の分を含めた厚さに形成されている。続いて、多結晶シリコン膜6a上にCVD法によりシリコン窒化膜16をキャップ膜として形成する。次に、このシリコン窒化膜16上にドライエッチング加工のハードマスクとなるシリコン酸化膜図示せずを成膜した後、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜16を異方性エッチング例えばRIE法によるする。次いで、多結晶シリコン膜6a、電極間絶縁膜5、多結晶シリコン膜4を異方性エッチングにより加工することで、ゲート電極MG、SGDおよびPGを分離形成する。なお、この工程では、ゲート絶縁膜3の途中またはシリコン基板2に至るまでエッチングによりゲート絶縁膜3を除去しても良い。このエッチング処理では、アスペクト比の小さいゲート電極SGD-SGD間の開口部やゲート電極PGの周辺部において、電極間絶縁膜5の下部つまり多結晶シリコン膜4との境界部分に段差ができるようにエッチング条件を調整している。この結果、ゲート電極SGD同士が対抗する側の側面およびゲート電極PGの両側面に、多結晶シリコン膜4の上層多結晶シリコン膜4cから下層多結晶シリコン膜4bにかけて傾斜部4dが形成された状態となる。これにより、図4a、bに示す構成が得られる。次に、図5a、bに示すように、例えばALDatomiclayerdeposition法により薄いシリコン酸化膜8を形成する。このシリコン酸化膜8は、ゲート絶縁膜3または半導体基板2の上面、多結晶シリコン膜4の側面、電極間絶縁膜5の側面、多結晶シリコン膜6の側面、シリコン窒化膜16の上面および側面のそれぞれの面に沿って薄く形成される。続いて、各ゲート電極MG、SGDおよびPGの基層部分をマスクとしてシリコン基板2の表層に一般的なイオン注入法によりn型の不純物例えばリンを導入し、熱処理を行うことでソース/ドレイン領域2a、LDD領域2aaソース領域も同様およびLDD領域2cを形成する。次に、図6a、bに示すように、ゲート電極MG-SGD間、ゲート電極MG-MG間およびゲート電極PGを覆うように、シリコン窒化膜17を形成する。このシリコン窒化膜17は、エアギャップAPを形成する際の犠牲膜として機能させるもので、例えばALD法により形成する。なお、前述のシリコン酸化膜8およびシリコン窒化膜17はALD法により形成することが好適であるが、LP-CVD法により形成しても良い。次に、図7a、bに示すように、シリコン酸化膜8の上面もしくはシリコン窒化膜16の上面が露出するまでシリコン窒化膜17をRIE法によりエッチバック処理を行い、ゲート電極SGD-SGD間のシリコン基板2上面のシリコン窒化膜17をエッチング除去し、さらにシリコン基板2の表面を露出させる。このとき、ゲート電極MG-MG間、ゲート電極MG-SGD間にはシリコン窒化膜17が埋め込まれた状態で残存し、ゲート電極SGD-SGD間の対向する側壁およびゲート電極PGの両側壁のシリコン窒化膜17aは、ゲート電極SGD、PGの上端部で狭く、下方のシリコン基板2の表面に向かって幅が広くなる形状でいわゆるスペーサ形状に加工された状態で残存する。次に、スペーサとしてのシリコン窒化膜17aをマスクとして利用し、ゲート電極SGD-SGD間およびゲート電極PGの両側のシリコン基板2表層に高濃度の不純物n型の場合、例えばリンまたはヒ素をイオン注入により導入する。続いて、不純物の活性化に必要な熱処理を施すことによりそれぞれコンタクト用のドレイン領域ソース領域2b、ソース/ドレイン領域2dを形成し、LDD構造を形成する。次に、図8a、bに示すように、上記構成の上面にライナー膜としてシリコン酸化膜9をCVD法により形成する。すなわち、シリコン酸化膜9は、ゲート電極MG-MG間、ゲート電極MG-SGD間のシリコン窒化膜17の上面、シリコン酸化膜8の上面前記工程でシリコン窒化膜16の上面が露出する場合はシリコン窒化膜16の上面、シリコン窒化膜17aの側面、シリコン基板2の上面に形成される。続いて、シリコン酸化膜9の上面にCVD法によりコンタクトストッパ膜としてのシリコン窒化膜10を形成する。さらに、シリコン窒化膜10の上にNSG膜11を層間絶縁膜として成膜する。これにより、ゲート電極SGD-SGD間の領域やゲート電極PGの両側の領域の凹部となっている部分にNSG膜11が埋め込まれる。なお、埋め込みに用いた絶縁膜は、犠牲膜となるシリコン窒化膜17シリコン窒化膜10に対するウェットエッチングにおける選択比の高い材質膜で形成することが望ましく、ここではシリコン酸化膜の一種であるNSG膜11を採用している。次に、CMPchemicalmechanicalpolishing処理を行いゲート電極SGD-SGD間の領域やゲート電極PGの両側の領域の凹部となっている部分のNSG膜11を残すように、他の部分のNSG膜11を除去することで平坦化する。このとき、シリコン窒化膜10がCMP処理のストッパとしての役割を果たすことになる。次に、図9a、bに示すように、RIE法によりシリコン窒化膜16をエッチバックして除去し、多結晶シリコン膜6aの上面を露出させる。このとき同時にシリコン窒化膜17、10、シリコン酸化膜9の上部も除去される。また、このエッチバック処理では、NSG膜11の上面位置を多結晶シリコン膜6aの中間部位程度まで低下させ、多結晶シリコン膜6aの上面および側面の一部を露出させる。次に、図10a、bに示すように、酸化膜に対する選択比の高いエッチング液として例えばホット燐酸H3PO4を用いてシリコン窒化膜17、17a、10を選択的にエッチングする。これにより、犠牲膜として形成していたシリコン窒化膜17、17aはすべて除去され、NSG膜11の側面に形成されていたシリコン窒化膜10も上部側が一部除去される。この後、図11a、bに示すように、シリサイド用のメタルを成膜する前のドライ前処理を行う。具体的には、多結晶シリコン膜6の表面に残存している自然酸化膜を除去できる程度の弱い酸化膜エッチングのRIE処理を行う。このとき、シリコン酸化膜8は、シリコン基板2の表面に対して角度が直角に近い部分はエッチングされにくいが、角度が小さい部分はエッチングされ易い。これにより、シリコン基板2の表面に形成されているシリコン酸化膜8およびゲート電極SGDの多結晶シリコン膜4の傾斜部4d特に傾斜の緩い上部側においてシリコン酸化膜8が除去される傾向にある。次に、図12a、bに示すように、前記したシリサイド用のメタルとして例えばニッケルNiをスパッタにより全面に成膜し、続いて熱処理を行うことで、ニッケル膜が多結晶シリコン膜6a、4cと接触している部分でシリサイド化させる。このとき、ニッケル膜は多結晶シリコン膜6aと上層多結晶シリコン膜4cの傾斜部4dとにおいて接触しており、接触部分を起点としてシリサイド化が進行する。この結果、多結晶シリコン膜6aの上部がシリサイド膜7として形成されるとともに、多結晶シリコン膜4の上層多結晶シリコン膜4c内においてシリサイド膜7aが形成される。なお、このシリサイド膜7aは、傾斜部4dからシリサイド化が進行するが、分断層4a部分でシリサイド反応が停止するので、上層多結晶シリコン膜4c内の範囲で形成され、下層多結晶シリコン膜4b側には進行していない。この後、未反応のまま残留したシリサイド用のメタルを硫酸過水硫酸過酸化水素水処理によって除去する。その後、更にRTArapidthermalanneal技術を用いて熱処理を行うことでシリサイド層7および7aの安定化を行う。次に、図13a、bに示すように、プラズマCVD法により比較的埋込性の悪い条件を用いてシリコン酸化膜12を形成する。この場合、成膜条件としては、ゲート電極MG-MG間の凹部内の狭い領域には内部にほとんど成膜することなく、ゲート電極MG-MG間の上面を連結するように成膜させると共に、それ以上の広い領域では露出している面に沿って成膜するように設定している。これにより、ゲート電極MG-MG間の凹部領域は内部にほとんど何も埋め込まれない状態で上部を閉塞するシリコン酸化膜12が形成され、ゲート電極MG-MG間は空隙部を絶縁材としたエアギャップAGが形成された状態とされる。次に、図14a、bに示すように、シリコン酸化膜12の上に補充膜としてシリコン酸化膜13を再度形成する。このシリコン酸化膜13はALD法もしくは室温から数百度程度の範囲の温度条件を用いたLP-CVD法によって形成する。これにより、シリコン酸化膜13の成膜条件は前述のシリコン酸化膜12の成膜条件より埋込性が良い条件となり、ゲート電極SGD-MG間の凹部内にシリコン酸化膜13が埋込み形成される。また、ゲート電極SGD-SGD間やゲート電極PGの両側の領域においては、シリコン酸化膜13がゲート電極SGD、PGとNSG膜11の側面上側壁部との間にも埋め込まれた状態となる。次に、図15a、bに示すように、シリコン酸化膜13の上にCMPストッパ膜としてLP-CVD法によりシリコン窒化膜14を形成する。続いて、シリコン窒化膜14の上にLP-CVD法により層間絶縁膜としてのシリコン酸化膜15を形成する。この後、シリコン窒化膜14の上面をストッパとしてCMP法によりシリコン酸化膜15を研削し、シリコン窒化膜14の上面に形成されている凹部内にシリコン酸化膜15aを埋め込んだ状態とし、さらにシリコン酸化膜15を所定膜厚だけ成膜することで層間絶縁膜を形成する。なお、上記の工程では、シリコン酸化膜15を二回に分けて形成した場合について説明したが、シリコン酸化膜15のCMP法による処理を行う際に、シリコン窒化膜14をストッパとして用いないで、シリコン酸化膜15を残した状態で途中で止めることでも図示の構成を得ることができる。次に、図16a、bに示すように、フォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトCBa、CBbおよび周辺回路部のソースコンタクトCps、ドレインコンタクトCpdを形成するためのコンタクトホール15a図示の状態ではビット線コンタクトCBbに対応したコンタクトホールを示している、15b、15cを形成する。この場合、コンタクトホール15a~15cの形成においては、RIE法によりシリコン酸化膜15、シリコン窒化膜14、シリコン酸化膜13、12、NSG膜11を順次エッチングし、コンタクトストッパ膜であるシリコン窒化膜10で一旦エッチングを止めることでエッチングの過不足を調整する。この後、シリコン窒化膜10、シリコン酸化膜9を続けてエッチングして除去することでコンタクトホール15a~15cを形成する。次に、図3a、bに示したように、コンタクトホール15a~15cの内壁面にチタンなどのバリアメタル図示せずを薄く形成した上で、コンタクトホール15a~15c内にビット線コンタクトCBa、CBb、ソースコンタクトCps、ドレインコンタクトCpdのコンタクト材としてタングステンを埋め込み形成する。これにより、図示のような構成となるが、実際には、この後さらに上層に多層配線構造を形成する。ここでは、この後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、NAND型フラッシュメモリ装置1を得る。このような第1の実施形態によれば、メモリセルトランジスタTrmのゲート電極MG-MG間に絶縁部としてのエアギャップAGを設けながら、選択ゲートトランジスタTrs1、Trs2のゲート電極SGDや周辺回路部のトランジスタTrpのゲート電極PGの下部電極4にシリサイド膜7aを形成するので、ゲート電極SGD、PGの抵抗値を低減させることができる。選択ゲートトランジスタTrs1、Trs2のゲート電極SGDや周辺回路部のトランジスタTrpのゲート電極PGの下部電極4にシリサイド膜7aを形成するために、ゲート電極SGD、PGの加工時に段差形状としての傾斜部4dを形成したので、この部分のシリコン酸化膜8をシリサイド化の際に他の部分に比べて薄い状態あるいは剥離した状態とすることができ、これによってシリサイド用のメタルであるニッケルが多結晶シリコン膜4の上層多結晶シリコン膜4cと反応しやすい状態とすることができ、多結晶シリコン膜6aにシリサイド膜7を形成するときに、同時に上層多結晶シリコン膜4c内にシリサイド層7aを形成することができる。第1電極膜としての多結晶シリコン膜4として、中間層に分断層4aを設けて下層多結晶シリコン膜4bおよび上層多結晶シリコン膜4cに分ける構成としたので、シリサイド化の進行を分断層4aで停止させることで上層多結晶シリコン膜4c内の範囲で形成でき、ゲート絶縁膜3に達するのを抑制することができる。これにより、シリサイド膜7aがゲート絶縁膜3に接する状態とならないように制御することができ、選択ゲートトランジスタTrsや周辺回路部のトランジスタTrpのしきい値電圧を変動させることなく抵抗値の低減を図ることができる。そして、前述のように、メモリセルトランジスタTrmのゲート電極MG-MG間にエアギャップAGを設ける構成としているので、メモリセルトランジスタTrm間の浮遊容量の低減を図って素子間の容量結合などを抑制して良好な分離状態に保持することができる。第2実施形態図17は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。第2実施形態においては、第1電極膜として多結晶シリコン膜4の形成の際に、分断層4aを設けないで、ひと続きの単体の膜として形成している。第1実施形態と同様にして加工を進めると、ゲート加工図4の工程に対応の際に多結晶シリコン膜4に段差形状として傾斜部4dが形成され、シリサイド加工図11の工程に対応の直前では傾斜部4dの上部側のシリコン酸化膜8が薄い状態あるいは剥離された状態となり、ここを起点としたシリサイド反応が進行する。この結果、シリサイド加工図12の工程に対応では、シリサイド反応が多結晶シリコン膜4内で制限する要因が存在しないので、ゲート絶縁膜3と接する部分まで進行することになる。これにより、図17a、bに示しているように、シリサイド膜7bは多結晶シリコン膜4の内部でゲート絶縁膜3に接する範囲まで広がった形状に形成される。ここで、ニッケルシリサイドは、多結晶シリコンに比べて仕事関数の値が0.3V程度大きい値である。したがって、このニッケルシリサイドを用いたシリサイド膜7bがゲート絶縁膜3と接する状態に形成されていることから、ゲート絶縁膜3を挟んだシリコン基板2との間のMOS構造においては、バンドの曲がりが少し緩和されることとなる。これにより、周辺回路部のトランジスタTrpにおいては、しきい値電圧が0.3V程度高められることとなり、端部でのホットキャリアの発生を抑制する効果が生ずる。また、同様にして選択ゲートトランジスタTrsにおいては、シリサイド膜7bが形成されることで、ゲート電極SGDのコンタクト形成側の端部でしきい値電圧が高められるようになり、これによって、従来行ってきたチャンネル領域へのイオン注入のドーズ量を低減させることができ、この結果、ビット線コンタクトCBa、CBbを形成する領域のシリコン基板2の高抵抗化を抑制でき、電気的特性の向上を図ることができる。他の実施形態上記実施形態で説明したもの以外に次のような変形をすることができる。上記各実施形態では、第1電極膜、第2電極膜として、多結晶シリコン膜4、6を形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。ビット線コンタクトCBa、CBbが何れかの選択ゲート電極SGD,SGDに近接配置されると共に、ビット線コンタクトの形成領域内で千鳥配置された形態を示したが、選択ゲート電極SGD-SGD間の中央に位置して各素子領域Saに一箇所ずつ構成された態様に適用しても良い。コンタクトはビット線コンタクトCBa、CBbに限られずソース線コンタクトに適用しても良い。また、NSG膜11に代えてBPSG膜、PSG膜などを適用しても良い。選択ゲートトランジスタTrs1とメモリセルトランジスタTrmとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置、EEPROM等の不揮発性半導体記憶装置にも適用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"