可変長フレームを並列ビット処理するフレーム処理装置であって、データフレームを含むビット幅Wのワード信号に対して、フレームのワード部分を、Wポート幅のソーティング網によって、順番列へソートする複数のソート部を備えるフレーム処理装置。可変長フレームを並列ビット処理するフレーム処理装置であって、K個のフレームを含むビット幅Wのワード信号を、K個のフレーム毎に振り分ける振分部と、前記振分部が振り分けた一のフレームのワード部分を、Wポート幅のソーティング網によってフレーム先頭側を各ワードの前詰に位置するようにソートするK個のソート部とを備えるフレーム処理装置。前記各ソート部がフレーム先頭側を各ワードの前詰に位置するようにソートしたフレーム信号を格納する格納部を更に備える請求項2に記載のフレーム処理装置。上述したように、通信装置は、フレームの数と同じ数のW×Wスイッチ回路を備える。そして、W×Wスイッチ回路は、W:1セレクタ×W個によって構成され、コピーアンドセレクト処理を行っている。この構成における通信装置は、一つのW×Wスイッチを構成するW個のW:1セレクタ回路に対してコピー回路からの信号をコピーする必要がある。そのため、一つのW×Wスイッチ回路に対するファンアウトはW、K個のW×Wスイッチ回路全体に対するファンアウトがW×フレーム数分となり、コピー回路110の出力ではこれだけのファンアウト数が要求される。例えば、400Gbpsデータフレーム列を処理するデータ通信装置では、W=128バイト1024bitの場合、1ワードに最大K=2個のフレームが格納される場合があるため、K個のW×Wスイッチ回路に対するコピー回路110の出力ではW×K=256のファンアウトが必要である。更に今後、1Tbpsのデータフレーム列を扱うデータ通信装置では、W=512バイト4096bitで1ワードに最大K=7個のフレームが格納される場合が想定され、K個のW×Wスイッチ回路に対するコピー回路110の出力ではW×K=3584のファンアウト数が必要である。現在の一般的なデバイスにおいて、FPGAField-ProgrammableGateArrayでは、一つのゲートロジックのファンアウト数は数百以下が一般的であり、ゲートアレイでも1000程度が現実的である。すなわち数千のファンアウト数を要する回路構成では、その設計において回路構成が困難であるか、もしくは所望の動作速度が得られない設計となるという課題がある。または、ファンアウト数を削減するために、回路クロック周波数を増加してパラレル展開数Wを削減する必要があるが、それはデバイス動作クロック速度の上限によって定まり、所望のパラレル展開数が実現できず、回路が構成できない可能性もある。上記課題を解決するために、本発明の第1の形態によると、可変長フレームを並列ビット処理するフレーム処理装置であって、データフレームを含むビット幅Wのワード信号に対して、フレームのワード部分を、Wポート幅のソーティング網によって、順番列へソートする複数のソート部を備える。本発明の第2の形態によると、可変長フレームを並列ビット処理するフレーム処理装置であって、K個のフレームを含むビット幅Wのワード信号を、K個のフレーム毎に振り分ける振分部と、振分部が振り分けた一のフレームのワード部分を、Wポート幅のソーティング網によってフレーム先頭側を各ワードの前詰に位置するようにソートするK個のソート部とを備える。なおまた、上記のように発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となり得る。以上の説明から明らかなように、この発明は、ある一定のファンアウト数の基での設計において、パラレル展開幅Wを大きくすることができ、可変長パケットを取り扱うフレーム処理装置を広帯域化することができる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は、特許請求の範囲にかかる発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。以下では、Wビットと表記した部分と、Wバイトと表記した部分があるが、それぞれバイト表記とビット表記の違いのみであり、機能の差異を示すものではない。図1は、一実施形態に係るフレーム処理装置100の一例を示す。フレーム処理装置100は、可変長フレームを並列ビット処理する。フレーム処理装置100は、コピー回路110、複数のバニヤン網120、及びパケットメモリ130を備える。なおまた、コピー回路110は、この発明における振分部の一例であってよい。また、バニヤン網120は、この発明におけるソート部の一例であってよい。また、パケットメモリ130は、この発明における格納部の一例であってよい。コピー回路110は、Wビット幅の一ワード信号のうち、フレーム別にバニヤン網120にワード信号の該当部分を振り分ける。入力信号バイト幅はWバイトWは2のべき乗の正の整数である。フレームは可変長でも固定長であってもよい。なおまた、フレーム別の識別方法は、イーサネットフレームの場合は、データ中に含まれて送付されるフレーム先頭を示す符号語とフレーム最後尾を示す符号語から判別することが可能であるが、本発明の主眼ではないため説明は省略する。K個のバニヤン網120は、それぞれ該当のフレームのワード部分フレーム1:D1-1~D1-N1、フレーム2:D2-1~D2-N2等が入力される。次に、本発明の実施の形態の動作を、図1を参照して説明する。Wビット幅の入力に複数フレームデータが混在して到着する。コピー回路110は、Wビット幅の一ワード信号のうち、フレーム別にバニヤン網120にワード信号の該当部分を振り分ける回路である。バニヤン網120では、W×Wスイッチングを行う。これは、バニヤン網120が持つ、単調な入力列を順番列へとノンブロッキングでソートするという特徴を利用する。図2は、バニヤン網120の構成の一例を示す。図2は、8バイト入力のバニヤン網120の構成例であり、パケットメモリ130に何も蓄積されていない状態である。バニヤン網120は、12個の2×2スイッチ121で構成される。2×2スイッチ121は多段構成であり、1段目、2段目、3段目にわかれて表記しているが、その段数は一般的にバニヤン網の入力ポート数によって定まる。そして、最終段図2の3段目2×2スイッチの出力がパケットメモリ130の各々のポートに接続されている。図3は、バニヤン網120による単調入力列を順序列へソートする動作を示す。入力ポート0、3、4、5、6に当該フレームが入力され、それ以外はパッドバイト等の無効データとする。到着した有効バイトはパケットメモリ130のポート0よりポート7へと順番に積め込むよう、ルーティングされているものとする。つまり、入力ポート0の有効バイトはパケットメモリ130のポート0に、入力ポート3の有効バイトはパケットメモリ130のポート1に、入力ポート4の有効バイトはパケットメモリ130のポート2に、入力ポート5の有効バイトはパケットメモリ130のポート3に、入力ポート6の有効バイトはパケットメモリ130のポート4にルーティングされている。1段目の2×2スイッチ121は、ルーティング先のパケットメモリ130のポート番号を2進表示した値の最下位ビットに応じて切り替えを行う。例えば、入力ポート0の信号はパケットメモリ130のポート0、すなわち000にルーティングされるので、その最下位ビット0を選択する。同様に、入力ポート1の信号はパケットメモリ130のポート1、すなわち001にルーティングされるので、その最下位ビット1を選択する。2段目の2×2スイッチ121は、ルーティング先のパケットメモリ130のポート番号を2進表示した値の2ビット目に応じて切り替えを行う。例えば、入力ポート0の信号はパケットメモリ130のポート0、すなわち000にルーティングされるので、その2ビット目の0を選択する。同様に、入力ポート1の信号はパケットメモリ130のポート1、すなわち001にルーティングされるので、その2ビット目0を選択する。3段目の2×2スイッチ121は、ルーティング先のパケットメモリ130のポート番号を2進表示した値の3ビット目に応じて切り替えを行う。例えば、入力ポート0の信号はパケットメモリ130のポート0、すなわち000にルーティングされるので、その3ビット目の0を選択する。同様に、入力ポート1の信号はパケットメモリ130のポート1、すなわち001にルーティングされるので、その2ビット目0を選択する。その結果、パケットメモリ130のポート0~4にそれぞれソートされることになるが、バニヤン網内でブロッキングを起こすことなく転送されている。図4は、図3に示す動作後にバニヤン網120による単調入力列を順序列へソートする動作を示す。具体的には、図4は図3の次の時刻に入力ポート0、2、6、7に当該データフレームが入力される場合である。パケットメモリ130のポート4までデータが蓄積されているので、ポート5よりルーティングされる。入力ポート0の有効バイトはパケットメモリ130のポート5に、入力ポート2の有効バイトはパケットメモリ130のポート6に、入力ポート6の有効バイトはパケットメモリ130のポート7に、入力ポート7の有効バイトはパケットメモリ130のポート0に、それぞれルーティングされている。スイッチング動作原理は図3と同様であり、やはり、ノンブロッキングで単調な入力列を順番列にソートしている。このように、バニヤン網120は単調な入力列を順番列へとノンブロッキングでソートできる。上記のように構成された本発明では、W×Wスイッチの代わりに配備するバニヤン網は、W個の2×2スイッチを入力とした、一面で構成される多段スイッチ構成であり、1個のバニヤン網の1ポート1バイトあたりファンアウトは1でよい。すなわち、図1のフレーム処理装置の構成におけるK個のバニヤン網を配備する場合のコピー回路110のファンアウトはKのみでよく、背景技術において説明したようなW×Wスイッチの場合に必要なファンアウト数W×Kと比較して、必要なファンアウト数を1/Wに低減できる。すなわち、400Gbpsデータフレーム列を処理するデータ通信装置では、W=128バイト1024bitの場合、1ワードに最大K=2個のフレームが格納される場合があるため、K個のバニヤン網に対するコピー回路110の出力ではK=2のファンアウトでよい。1Tbpsのデータフレーム列を扱うデータ通信装置では、W=512バイト4096bitで1ワードに最大K=7個のフレームが格納される場合が想定されるが、コピー回路110の出力ではK=7でよい。したがって、コピー回路110が構成し易くなり装置複雑度が低減する。または、ある一定のファンアウト数の基での設計では、フレーム処理回路全体のパラレル展開幅Wを大きくすることができ、可変長フレームを取り扱うフレーム処理装置において高帯域化の実現が可能となる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は、上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。