初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドpadと、前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、ビットラインbitlineと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、を含むことを特徴とする抵抗性メモリ装置。前記抵抗性メモリ装置は、前記第1プレートに接続され、第1制御信号に応答してイネーブルenableまたはディセーブルdisableされることができる第1ドライバーと、前記第2プレートに接続され、第2制御信号に応答してイネーブルまたはディセーブルされることができる第2ドライバーと、をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。前記初期化動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、ディセーブルされ、正常動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、同じ電圧を前記第1プレートと前記第2プレートのそれぞれに供給することを特徴とする請求項2に記載の抵抗性メモリ装置。前記抵抗性メモリ装置は、第3電圧を発生させるためのドライバーと、選択信号に応答して、前記ドライバーから出力された前記第3電圧を前記第1プレートまたは前記第2プレートに供給するためのスイッチswitch回路と、をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。前記初期化動作時に、前記ドライバーは、ディセーブルされ、正常動作時に、前記ドライバーは、イネーブルされることを特徴とする請求項4に記載の抵抗性メモリ装置。前記抵抗性メモリ装置は、前記ビットラインと前記第1プレートとの間に接続された第3トランジスタと、前記ビットラインと前記第2プレートとの間に接続された第4トランジスタと、をさらに含むことを特徴とする請求項1に記載の抵抗性メモリ装置。前記初期化動作時に、前記第4トランジスタがターンオンturn-onされた間に、前記第1トランジスタがターンオンされるか、または前記第3トランジスタがターンオンされた間に、前記第2トランジスタがターンオンされることを特徴とする請求項6に記載の抵抗性メモリ装置。前記初期化動作時に、前記第1トランジスタと前記第2トランジスタは、前記第1メモリ抵抗、前記ビットライン、及び前記第2メモリ抵抗を通じて直列に接続されることを特徴とする請求項1に記載の抵抗性メモリ装置。前記ビットライン、前記第1プレート、及び前記第2プレートは、互いに平行であることを特徴とする請求項1に記載の抵抗性メモリ装置。抵抗性メモリ装置と、前記抵抗性メモリ装置の動作を制御することができる制御装置と、を含み、前記抵抗性メモリ装置は、初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、を含むことを特徴とする電子装置。前記第1メモリ抵抗と前記第2メモリ抵抗は、高抵抗状態または低抵抗状態で相補的なデータを出力することを特徴とする請求項10に記載の電子装置。それぞれが互いに電気的に接続され、互いに積層された多数個の抵抗性メモリ装置を含む3次元メモリ装置において、前記多数個の抵抗性メモリ装置のうちの少なくとも一つは、初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、を含むことを特徴とする3次元メモリ装置。第1プレートに接続された第1抵抗性メモリセルと第2プレートに接続された第2抵抗性メモリセルとをビットラインを用いて直列に接続する段階と、前記第1プレートに供給される第1電圧と前記第2プレートに供給される第2電圧とを用いて、前記第1抵抗性メモリセルと前記第2抵抗性メモリセルとを直列に初期化する段階と、を含むことを特徴とする抵抗性メモリ装置の抵抗性メモリセルの初期化方法。前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、感知増幅器及び入出力回路と前記ビットラインとを分離する段階をさらに含むことを特徴とする請求項13に記載の抵抗性メモリ装置の抵抗性メモリセルの初期化方法。前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、前記第1プレートに接続された第1ドライバーと前記第2プレートに接続された第2ドライバーとをディセーブルさせる段階をさらに含むことを特徴とする請求項13に記載の抵抗性メモリ装置の抵抗性メモリセルの初期化方法。第1プレートに接続された第1パッドに外部から入力された第1電圧を供給すると同時に、第2プレートに接続された第2パッドに前記外部から入力された第2電圧を供給する段階と、ビットラインと前記第2プレートとの間に接続された第2トランジスタを用いて、前記ビットラインと前記第1プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、前記ビットラインと前記第1プレートとの間に接続された第1トランジスタを用いて、前記ビットラインと前記第2プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、を含むことを特徴とする抵抗性メモリ装置の抵抗性メモリセルの初期化方法。本発明が解決しようとする技術的な課題は、正常経路に影響を与えずに外部から供給された電圧によって生成された少なくとも一つの初期化経路を用いて、少なくとも一つの抵抗性メモリセルを初期化することができる方法と、該方法を行うことができる抵抗性メモリ装置、及び該抵抗性メモリ装置を含む電子装置を提供するところにある。本発明の実施形態による抵抗性メモリ装置は、初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、を含む。実施形態によって、前記抵抗性メモリ装置は、前記第1プレートに接続され、第1制御信号に応答してイネーブルまたはディセーブルされることができる第1ドライバーと、前記第2プレートに接続され、第2制御信号に応答してイネーブルまたはディセーブルされることができる第2ドライバーと、をさらに含む。前記初期化動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、ディセーブルされ、正常動作時に、前記第1ドライバーと前記第2ドライバーのそれぞれは、同じ電圧を前記第1プレートと前記第2プレートのそれぞれに供給する。他の実施形態によって、前記抵抗性メモリ装置は、第3電圧を発生させるためのドライバーと、選択信号に応答して、前記ドライバーから出力された前記第3電圧を前記第1プレートまたは前記第2プレートに供給するためのスイッチ回路と、をさらに含む。前記初期化動作時に、前記ドライバーは、ディセーブルされ、正常動作時に、前記ドライバーは、イネーブルされる。前記抵抗性メモリ装置は、前記ビットラインと前記第1プレートとの間に接続された第3トランジスタと、前記ビットラインと前記第2プレートとの間に接続された第4トランジスタと、をさらに含む。前記初期化動作時に、前記第4トランジスタがターンオンされた間に、前記第1トランジスタがターンオンされるか、または前記第3トランジスタがターンオンされた間に、前記第2トランジスタがターンオンされる。前記初期化動作時に、前記第1トランジスタと前記第2トランジスタは、前記第1メモリ抵抗、前記ビットライン、及び前記第2メモリ抵抗を通じて直列に接続される。実施形態によって、前記ビットライン、前記第1プレート、及び前記第2プレートは、互いに平行である。本発明の実施形態による電子装置は、抵抗性メモリ装置と、前記抵抗性メモリ装置の動作を制御することができる制御装置と、を含む。抵抗性メモリ装置は、初期化動作時に、外部から供給された第1電圧を第1プレートに供給するための第1パッドと、前記初期化動作時に、前記外部から供給された第2電圧を第2プレートに供給するための第2パッドと、ゲート、ドレイン、及び前記第1プレートに接続されたソースを含む第1トランジスタと、ビットラインと前記第1トランジスタの前記ドレインとの間に接続された第1メモリ抵抗と、ゲート、ドレイン、及び前記第2プレートに接続されたソースを含む第2トランジスタと、前記ビットラインと前記第2トランジスタの前記ドレインとの間に接続された第2メモリ抵抗と、を含む。前記第1メモリ抵抗と前記第2メモリ抵抗は、高抵抗状態または低抵抗状態で相補的なデータを出力する。本発明の実施形態による抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、第1プレートに接続された第1抵抗性メモリセルと第2プレートに接続された第2抵抗性メモリセルとをビットラインを用いて直列に接続する段階と、前記第1プレートに供給される第1電圧と前記第2プレートに供給される第2電圧とを用いて、前記第1抵抗性メモリセルと前記第2抵抗性メモリセルとを直列に初期化する段階と、を含む。前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、感知増幅器及び入出力回路と前記ビットラインとを分離する段階をさらに含む。前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、前記第1プレートに接続された第1ドライバーと前記第2プレートに接続された第2ドライバーとをディセーブルさせる段階をさらに含む。前記第1電圧と前記第2電圧のそれぞれは、前記抵抗性メモリ装置の外部から供給される。本発明の他の実施形態による抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、第1プレートに接続された第1パッドに外部から入力された第1電圧を供給すると同時に、第2プレートに接続された第2パッドに前記外部から入力された第2電圧を供給する段階と、ビットラインと前記第2プレートとの間に接続された第2トランジスタを用いて、前記ビットラインと前記第1プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、前記ビットラインと前記第1プレートとの間に接続された第1トランジスタを用いて、前記ビットラインと前記第2プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、を含む。本発明の実施形態による抵抗性メモリ装置は、初期化動作時に正常経路に影響を与えずに、前記抵抗性メモリ装置の外部から供給された電圧によって形成された少なくとも一つの初期化経路を用いて、少なくとも一つの抵抗性メモリセルを迅速に初期化することができる。本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。図1は、本発明の実施形態による抵抗性メモリ装置1と初期化装置100とを含むシステムのブロック図を示し、図2は、図1に示されたメモリセルアレイ構造memorycellarrayarchitectureの一実施形態を示す。図1を参照すると、前記システムは、抵抗性メモリ装置1と、抵抗性メモリ装置1のメモリセルアレイ10に具現された多数個の抵抗性メモリセルMCを初期化または、テストすることができる初期化装置または、テスター100とを含む。初期化動作時に、初期化装置100は、複数の電圧V1、V2のそれぞれを抵抗性メモリ装置1に具現された複数のパッドPAD1、PAD2のそれぞれに供給し、複数の制御信号を抵抗性メモリ装置1に具現されたコントロールロジックcontrollogic22に供給する。複数の電圧V1、V2と前記複数の制御信号とによって、コントロールロジック22は、メモリセルアレイ10に具現された少なくとも一つの抵抗性メモリセルに対する初期化を行うために、各構成要素24、26、28、42、及び44の動作を制御することができる。抵抗性メモリ装置1は、メモリセルアレイmemorycellarray10、コントロールロジック22、ローデコーダrowdecoder24、カラムデコーダcolumndecoder26、感知増幅器及び入出力回路senseamplifierinput/outputcircuit28、入力ドライバーDin、及び出力ドライバーDoutを含む。メモリセルアレイ10は、多数個のビットラインBL1~BLm、多数個のワードラインWL1~WL2n、及び多数個の抵抗性メモリセルMCを含む。多数個の抵抗性メモリセルMCのそれぞれは、一つのトランジスタtransistorと一つのメモリ抵抗とを含む。ここで、前記メモリ抵抗は、前記メモリ抵抗に供給された電気的信号、例えば、電圧または電流によって抵抗値を変化させて情報を保存することができる素子を意味する。多数個の抵抗性メモリセルMCのうちから第1グループの抵抗性メモリセルのそれぞれのトランジスタのソースsourceは、第1プレートplate;または、メッシュmesh20に接続され、前記それぞれのトランジスタのゲートgateは、第1グループのワードラインWL1~WLnのそれぞれに接続される。前記第1グループの抵抗性メモリセルのそれぞれのメモリ抵抗は、多数個のビットラインBL1~BLmのそれぞれと前記それぞれのトランジスタのドレインdrainとの間に接続される。第1パッドPAD1は、第1プレート20に接続され、第1ドライバーdriver42は、第1プレート20に接続される。初期化動作時に、初期化装置100は、第1電圧V1を第1パッドPAD1を通じて第1プレート20に供給することができる。実施形態によって、第1プレート20は、多数個のビットラインBL1~BLmと平行に配置される。また他の実施形態によって、第1プレート20は、多数個のビットラインBL1~BLmと垂直に配置されることもある。多数個の抵抗性メモリセルMCのうちから第2グループの抵抗性メモリセルのそれぞれのトランジスタのソースは、第2プレートまたは、メッシュ30に接続され、前記それぞれのトランジスタのゲートは、第2グループのワードラインWLn1~WL2nのそれぞれに接続される。前記第2グループの抵抗性メモリセルのそれぞれのメモリ抵抗は、多数個のビットラインBL1~BLmのそれぞれと前記それぞれのトランジスタのドレインとの間に接続される。第2パッドPAD2は、第2プレート30に接続され、第2ドライバー44は、第2プレート30に接続される。初期化動作時に、初期化装置100は、第2電圧V2を第2パッドPAD2を通じて第2プレート30に供給することができる。第1プレート20と第2プレート30は、導電体の一例である。実施形態によって、第1プレート20は、多数個のビットラインBL1~BLmと平行に配置される。また他の実施形態によって、第1プレート20は、多数個のビットラインBL1~BLmと垂直に配置される。初期化動作時に、コントロールロジック22は、初期化装置100の制御下でメモリセルアレイ10に具現された多数個の抵抗性メモリセルMCのそれぞれを初期化するために、ローデコーダ24の動作、カラムデコーダ26の動作、及び複数のドライバー42、44の動作を制御することができる。初期化動作時に、ローデコーダ24は、コントロールロジック22から出力されたローアドレスをデコーディングdecodingし、該デコーディング結果によって多数個のワードラインWL1~WLnのうちから一つまたはそれ以上のワードラインにワードライン駆動電圧wordlinedrivingvoltageを供給することができる。初期化動作時に、カラムデコーダ26は、コントロールロジック22から出力されたカラムアドレスをデコーディングし、該デコーディング結果によって多数個のビットラインBL1~BLmのうちから少なくとも一つのビットラインを選択するための少なくとも一つの選択信号を発生させうる。感知増幅器及び入出力回路28は、カラムデコーダ26から出力された前記少なくとも一つの選択信号に応答して、前記少なくとも一つのビットラインを通じて出力された信号を感知し、増幅して、該増幅された信号を出力ドライバーDoutに伝送しうる。また、感知増幅器及び入出力回路28は、カラムデコーダ26から出力された前記少なくとも一つの選択信号に応答して、入力ドライバーDinを通じて入力された信号を前記少なくとも一つのビットラインに伝送しうる。入力ドライバーDinは、データバスを通じて入力された入力データを感知増幅器及び入出力回路28に伝送しうる。出力ドライバーDoutは、感知増幅器及び入出力回路28から出力された出力データを前記データバスに伝送しうる。図3は、図1に示されたメモリセルアレイ構造の他の実施形態を示す。正常動作時に、イネーブルされたドライバー42は、所定の電圧を発生させ、スイッチング回路43は、選択信号SELによってドライバー42によって生成された電圧を第1プレート20または第2プレート30に供給することができる。初期化動作時に、ドライバー42は、初期化装置100によって制御されるコントロールロジック22の制御下で、例えば、コントロールロジック22から出力された制御信号によってディセーブルまたはオフされる。初期化装置100から出力された第1電圧V1は、第1パッドPAD1を通じて第1プレート20に供給され、初期化装置100から出力された第2電圧V2は、第2パッドPAD2を通じて第2プレート30に供給される。図4は、抵抗性メモリセルを初期化する方法を説明するための図である。図4に示されたプロットplotは、抵抗値Rによる抵抗性メモリセルの個数または散布cellを表わす。図2または図3に示された抵抗性メモリセルMCのメモリ抵抗は、高抵抗状態の抵抗値RRESETと低抵抗状態の抵抗値RSETとによって相異なる情報または、データを表わす。例えば、高抵抗状態RRESETは、リセット状態を表わし、低抵抗状態RSETは、セット状態を表わす。正常動作、例えば、ライト動作またはプログラム動作時に、各プレート20、30に供給される電圧とビットラインに供給される電圧とによってメモリ抵抗の状態は、高抵抗状態RRESETから低抵抗状態RSETに変わるか、または低抵抗状態RSETから高抵抗状態RRESETに変わる。抵抗性メモリセルMCのメモリ抵抗が製造された時、前記メモリ抵抗の初期状態の抵抗値RFormingは、高抵抗状態の抵抗値RRESETより高い。したがって、抵抗性メモリ装置1が、製品として出荷される以前に、前記初期状態の抵抗値RFormingを高抵抗状態の抵抗値RRESETまたは低抵抗状態の抵抗値RSETに変更または調節する過程が必要である。これを初期化動作initializationoperationまたはフォーミング動作formingoperationと言う。前記初期化動作または前記フォーミング動作を行うためには、電気的信号、例えば、高電圧または高電流が、前記メモリ抵抗に供給されなければならない。また、前記初期化動作は、抵抗値による抵抗性メモリセル、例えば、相変化メモリPRAM登録商標の散布distributionを改善するためにも必要である。これをファイアリング動作firingoperationと言う。抵抗性メモリ装置1に対する前記初期化動作は、一度だけ行われれば良いので、前記初期化動作は、正常経路、すなわち、抵抗性メモリセルにデータをライトするためのライト動作またはプログラムするためのプログラム動作を行うための経路に影響を与えずに行われなければならない。したがって、図1に示された抵抗性メモリ装置1は、正常経路に影響を与えずに初期化動作を行うために、第1プレート20に接続された第1パッドPAD1と第2プレート30に接続された第2パッドPAD2とを含む。図5は、本発明の一実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。図2と図5とを参照して、抵抗性メモリセルを初期化する方法を説明すれば、次の通りである。初期化動作を行うために、各ドライバー42、44は、コントロールロジック22の制御下で、例えば、コントロールロジック22から出力された各制御信号によってディセーブルまたはオフされる。また、正常経路に影響を与えないために、感知増幅器及び入出力回路28と第1ビットラインBL1との間に接続された選択スイッチ40は、ローレベルLを有する選択信号に応答してオフされる。選択スイッチ40は、感知増幅器及び入出力回路28に具現可能である。初期化装置100から出力された第1電圧V1は、第1パッドPAD1を通じて第1プレート20に供給され、初期化装置100から出力された第2電圧は、第2パッドPAD2を通じて第2プレート30に供給される。第1ワードラインWL1と第n1ワードラインWLn1のそれぞれにハイレベルを有するワードライン駆動電圧が供給され、第1電圧V1が、第2電圧V2より高ければ、第1パッドPAD1と第2パッドPAD2との間には、第1プレート20、第1抵抗性メモリセルMC1、第1ビットラインBL1、第n1抵抗性メモリセルMCn1、及び第2プレート30を通じて第1初期化経路、例えば、電圧パスvoltagepathまたは電流パスcurrentpathが形成される。したがって、第1ビットラインBL1を通じて直列に接続された第1抵抗性メモリセルMC1と第n1抵抗性メモリセルMCn1は、第1電圧V1と第2電圧V2との差によって直列に初期化されうる。また、第1ワードラインWL1と第n1ワードラインWLn1のそれぞれにハイレベルを有するワードライン駆動電圧が供給され、第2電圧V2が、第1電圧V1より高ければ、第2パッドPAD2と第1パッドPAD1との間には、第2プレート30、第n1抵抗性メモリセルMCn1、第1ビットラインBL1、第1抵抗性メモリセルMC1、及び第1プレート20を通じて第2初期化経路、例えば、電圧パスまたは電流パスが形成される。したがって、第1ビットラインBL1を通じて直列に接続された第n1抵抗性メモリセルMCn1と第1抵抗性メモリセルMC1は、第2電圧V2と第1電圧V1との差によって直列に初期化されうる。図5に示したように、各ドライバー42、44と選択スイッチ40とがオフされることによって、少なくとも一つの初期化経路は、正常経路と無関係に形成される。前述した方法と同様に、第1プレート20に接続された第1グループの抵抗性メモリセルのうちから何れか一つと第2プレート30に接続された第2グループの抵抗性メモリセルのうちから何れか一つは、直列に初期化されうる。例えば、第2抵抗性メモリセルMC2と第n2抵抗性メモリセルMCn2は、直列に初期化され、第n抵抗性メモリセルMCnと第2n抵抗性メモリセルMC2nは、直列に初期化されうる。図2または図3に示したように、第1ビットラインBL1と第1プレート20とに接続された複数の抵抗性メモリセルのうちから何れか一つと第1ビットラインBL1と第2プレート30とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化される間に、第2ビットラインBL2と第1プレート20とに接続された複数の抵抗性メモリセルのうちから何れか一つと第2ビットラインBL2と第2プレート30とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。それと同時に、第mビットラインBLmと第1プレート20とに接続された複数の抵抗性メモリセルのうちから何れか一つと第mビットラインBLmと第2プレート30とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。図6は、本発明の他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。各プレート20、30と第1ビットラインBL1との間に各トランジスタTR1、TR2が接続されたものを除けば、図5に示された構造と図6に示された構造は、互いに同一である。初期化動作時に、各トランジスタTR1、TR2がオフ状態であり、第1電圧V1が第1パッドPAD1に供給され、第2電圧V2が第2パッドPAD2に供給される時、第1ビットラインBL1と第1プレート20とに接続された複数の抵抗性メモリセルのうちから何れか一つと第1ビットラインBL1と第2プレート30とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。また、各トランジスタTR1、TR2が相補的に動作する時、トランジスタTR1は、第1プレート20に供給される電圧例えば、初期化動作時には、第1電圧V1、または正常動作時には、第1ドライバー42の出力電圧で第1ビットラインBL1をプリチャージし、トランジスタTR2は、第2プレート30に供給される電圧例えば、初期化動作時には、第2電圧V2、または正常動作時には、第2ドライバー44の出力電圧で第1ビットラインBL1をプリチャージすることができる。まず、初期化動作時に、初期化装置100から出力された第1電圧V1は、第1パッドPAD1を通じて第1プレート20に供給され、初期化装置100から出力された第2電圧V2は、第2パッドPAD2を通じて第2プレート30に供給され、第1電圧V1は、第2電圧V2より高いと仮定する。ハイレベルを有する第2プリチャージ電圧PRETが、NMOSトランジスタTR2に供給され、ローレベルを有する第1プリチャージ電圧PRECが、NMOSトランジスタTR1に供給されている間に、各ワードラインWL1~WLnにハイレベルを有するワードライン駆動電圧が順次に供給されれば、第1パッドPAD1から第2パッドPAD2側に初期化経路が生成され、各抵抗性メモリセルMC1~MCnのメモリ抵抗は、順次に初期化されうる。また、ローレベルを有する第2プリチャージ電圧PRETが、NMOSトランジスタTR2に供給され、ハイレベルを有する第1プリチャージ電圧PRECが、NMOSトランジスタTR1に供給されている間に、各ワードラインWLn1~WL2nにハイレベルを有するワードライン駆動電圧が順次に供給されれば、第1パッドPAD1から第2パッドPAD2側に初期化経路が生成され、各抵抗性メモリセルMCn1~MC2nのメモリ抵抗は、順次に初期化されうる。第2電圧V2が、第1電圧V1より高い時、第2パッドPAD2から第1パッドPAD1側に初期化経路が生成される。図7は、本発明のまた他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。図7を参照すると、初期化動作時に、各ドライバー42、44と選択スイッチ40は、オフされ、初期化装置100から出力された第1電圧V1と第2電圧V2のそれぞれは、第1パッドPAD1と第2パッドPAD2のそれぞれに供給される。図7に示したように、第1抵抗性メモリセルMC1のメモリ抵抗を初期化FORMINGするための電圧または、電流を供給する方向と第n1抵抗性メモリセルMCn1のメモリ抵抗を初期化FORMINGするための電圧または、電流を供給する方向は、非対称的asymmetrical、例えば、逆方向である。また、第1抵抗性メモリセルMC1のメモリ抵抗をリセット状態RESETに作るための電圧または、電流を供給する方向と第n1抵抗性メモリセルMCn1のメモリ抵抗をリセット状態RESETに作るための電圧または電流を供給する方向は、非対称的であり、第1抵抗性メモリセルMC1のメモリ抵抗をセット状態SETに作るための電圧または、電流を供給する方向と第n1抵抗性メモリセルMCn1のメモリ抵抗をセット状態SETに作るための電圧または、電流を供給する方向は、非対称的である。この場合、第1抵抗性メモリセルMC1のメモリ抵抗が表わすデータと第n1抵抗性メモリセルMCn1のメモリ抵抗が表わすデータは、互いに相補的である。例えば、同一の二進プログラムbinaryprogramデータ‘0’に対して第n1抵抗性メモリセルMCn1が、リセット動作を行う時、第1抵抗性メモリセルMC1は、セット動作を行うことができる。一方、同一の二進プログラムデータ‘1’に対して第n1抵抗性メモリセルMCn1が、セット動作を行う時、第1抵抗性メモリセルMC1は、リセット動作を行うことができる。したがって、データリード動作時に、リセット状態がリードまたは、判断されれば、第n1抵抗性メモリセルMCn1には、データ‘0’が保存されたと判断され、第1抵抗性メモリセルMC1には、データ‘1’が保存されたと判断されうる。一方、セット状態がリードまたは、判断されれば、第n1抵抗性メモリセルMCn1には、データ‘1’が保存されたと判断され、第1抵抗性メモリセルMC1には、データ‘0’が保存されたと判断されうる。図7に示したように、第1ビットラインBL1と第1プレート20との間に接続された第1グループの抵抗性メモリセルのそれぞれが、トルーセルtruecellと相補セルcomplementarycellのうちから何れか一つで動作する時、第1ビットラインBL1と第2プレート30との間に接続された第2グループの抵抗性メモリセルのそれぞれは、前記トルーセルと前記相補セルのうちから他の一つで動作することができる。図7に示したように、第1パッドPAD1に供給される第1電圧V1が、第2パッドPAD2に供給される第2電圧V2より高いか、または低いか否かによって第1ビットラインBL1と第1プレート20との間に接続された第1グループの抵抗性メモリセルのそれぞれの初期化方向と第1ビットラインBL1と第2プレート30との間に接続された第2グループの抵抗性メモリセルのそれぞれの初期化方向とが決定されうる。図8は、本発明の実施形態によって正常経路を用いて初期化動作を行うことができる抵抗性メモリ装置のブロック図を示す。図8に示された抵抗性メモリ装置1に含まれたメモリセルアレイ10が、一つのプレート21、または一つの共通ソースラインに接続されたものを除けば、図1に示された抵抗性メモリ装置1と図8に示された抵抗性メモリ装置1との構造と動作は、実質的に同一である。図9は、図8に示された抵抗性メモリ装置1の正常経路を用いて行われるライト動作を説明するための回路図であり、図10は、図8に示された抵抗性メモリ装置1の正常経路を用いて行われる初期化する方法を説明するための回路図であり、図11は、図9と図10とに示されたソースラインS/LとビットラインBLのそれぞれに供給される電圧の波形図を示す。図8から図11を参照すると、正常動作時に、選択スイッチ40は、ハイレベルHを有する選択信号に応答してターンオンされる。したがって、ライト動作時に、感知増幅器及び入出力回路28は、ライトデータをビットラインBLを通じて第1抵抗性メモリセルMC1にライトし、リード動作時に、感知増幅器及び入出力回路28は、第1抵抗性メモリセルMC1から出力された信号をビットラインBLを通じて受信し、該受信された信号を感知増幅することができる。正常ライトNormalWrite動作時に、ビットラインBLに供給される電圧VBL=GNDが、共通ソースラインS/Lに供給される電圧VS/L=VPREより低く、第1ワードラインWL1にのみハイレベルHを有するワードライン駆動電圧が供給される時、第1抵抗性メモリセルMC1のメモリ抵抗は、リセット状態RESETになる。しかし、正常ライト動作時に、ビットラインBLに供給される電圧VBL=Vccが、共通ソースラインS/Lに供給される電圧VS/L=VPREより高く、第1ワードラインWL1にのみハイレベルHを有するワードライン駆動電圧が供給される時、第1抵抗性メモリセルMC1のメモリ抵抗は、セット状態SETになる。ここで、GNDは、接地電圧であり、Vccは、抵抗性メモリ装置1に供給される電源電圧であり、VPREは、接地電圧GNDより高く、電源電圧Vccより低い。VPREは、1/2Vccであり得る。ビットラインBLに電源電圧Vccより高い電圧が供給され、共通ソースラインS/Lに接地電圧GNDが供給され、第1ワードラインWL1にのみハイレベルHを有するワードライン駆動電圧が供給される時、第1抵抗性メモリセルMC1のメモリ抵抗は、初期化FORMINGされる。図8から図11を参照して説明したように、抵抗性メモリ装置1は、共通ソースラインS/Lに接地電圧GNDを供給することによって、正常経路を用いて初期化しようとする抵抗性メモリセルのメモリ抵抗を初期化することができる。図12は、図1に示された抵抗性メモリ装置を含む電子装置の一実施形態を示す。図12を参照すると、携帯電話機cellularphone、スマートフォンsmartphone、またはインターネット装置のような無線通信装置として具現可能な電子装置150は、メモリ装置以下、図1の1と図8の1とを通称して1と称すると、メモリ装置1の動作、例えば、ライト動作、リード動作、または図8に示された抵抗性メモリ装置1の初期化動作を制御することができるプロセッサ160を含む。図12には、プロセッサ160が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ160とメモリ装置1との間には、プロセッサ160の制御下でメモリ装置1の前記動作を制御することができる前記メモリコントローラが具現することが可能である。したがって、プロセッサ160と前記メモリコントローラは、メモリ装置1の動作を制御することができる制御装置としての機能を行うことができる。メモリ装置1に保存されたデータは、プロセッサ160または前記メモリコントローラの制御下でディスプレイ190を通じてディスプレイされる。無線送受信器170は、アンテナANTを通じて無線信号を受信するか、伝送しうる。例えば、無線送受信器170は、アンテナANTを通じて受信された無線信号をプロセッサ160が処理することができる信号に変更することができる。したがって、プロセッサ160は、無線送受信器170から出力された信号を処理し、該処理された信号をメモリ装置1に保存するか、またはディスプレイ190を通じてディスプレイする。また、無線送受信器170は、プロセッサ160から出力された信号を無線信号に変換し、該変換された無線信号をアンテナANTを通じて外部に出力することができる。入力装置180は、プロセッサ160の動作を制御するための制御信号、またはプロセッサ160によって処理されることができるデータを入力することができる装置であって、タッチパッドtouchpadとコンピュータマウスcomputermouseのようなポインティング装置pointingdevice、キーパッドkeypad、またはキーボードとして具現可能である。プロセッサ160は、メモリ装置1から出力されたデータ、無線送受信器170から出力された無線信号、または入力装置180から出力されたデータが、ディスプレイ190を通じてディスプレイされるようにディスプレイ190の動作を制御することができる。図13は、図1に示された抵抗性メモリ装置を含む電子装置の他の実施形態を示す。図13を参照すると、PCPersonalComputer、タブレットコンピュータtabletcomputer、ネットブックnet-book、eリーダーe-reader、PDAPersonalDigitalAssistant、PMPPortableMultimediaPlayer、MP3プレーヤー、またはMP4プレーヤーのようなデータ処理装置として具現可能な電子装置200は、メモリ装置1とメモリ装置1の動作を制御することができるプロセッサ210とを含む。図13には、プロセッサ210が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ210とメモリ装置1との間には、プロセッサ210の制御下でメモリ装置1の前記動作を制御することができる前記メモリコントローラが具現することが可能である。プロセッサ210は、入力装置220によって発生した入力信号によってメモリ装置1に保存されたデータをディスプレイ230を通じてディスプレイする。例えば、入力装置220は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。図14は、図1に示された抵抗性メモリ装置を含む電子装置のまた他の実施形態を示す。図14を参照すると、メモリカードmemorycardまたはスマートカードsmartcardとして具現可能な電子装置300は、メモリ装置1、メモリコントローラ310、及びカードインターフェース320を含む。メモリコントローラ310は、メモリ装置11とカードインターフェース320との間でデータの交換を制御することができる。実施形態によって、カードインターフェース320は、SDsecuredigitalカードインターフェース、MMCmulti-mediacardインターフェース、USBUniversalSerialBusインターフェース、またはIC-USBInterChipUSBインターフェースであり得るが、これに限定されるものではない。カードインターフェース320は、電子装置300と通信することができるホストHOSTの通信プロトコルによってホストHOSTとメモリコントローラ310との間でデータ交換をインターフェースすることができる。前記インターフェースは、ハードウェアを意味することもあり、ソフトウェアを意味することもある。電子装置300が、コンピュータ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話機、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストに接続される時、前記ホストは、カードインターフェース320とメモリコントローラ310とを通じてメモリ装置1に保存されたデータを送受信することができる。図15は、図1に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。図15を参照すると、電子装置400は、メモリ装置1とメモリ装置1のデータ処理動作を制御することができるプロセッサ410とを含む。図15には、プロセッサ410が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ410とメモリ装置1との間には、プロセッサ410の制御下でメモリ装置1の前記動作を制御することができる前記メモリコントローラが具現することが可能である。電子装置400のイメージセンサー420は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ410の制御下でメモリ装置1に保存されるか、またはディスプレイ430を通じてディスプレイされる。また、メモリ装置1に保存された前記デジタル信号は、プロセッサ410の制御下でディスプレイ430を通じてディスプレイされる。図16は、図1に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。図16を参照すると、電子装置500は、メモリ装置1とメモリ装置1の動作を制御することができるCPU510とを含む。電子装置500は、CPU510の動作メモリoperationmemoryとして使われるメモリ装置550を含む。メモリ装置550は、ROMのような不揮発性メモリとして具現可能である。電子装置500に接続されたホストHOSTは、メモリインターフェース520とホストインターフェース540とを通じてメモリ装置1とデータを送受信することができる。CPU510の制御によって動作するECCerrorcorrectioncodeブロック530は、メモリインターフェース520を通じてメモリ装置1からリードされたデータに含まれたエラーを検出して訂正することができる。CPU510は、バス501を通じてメモリインターフェース520、ECCブロック530、ホストインターフェース540、及びメモリ装置550の間でデータの交換を制御することができる。電子装置500は、USBUniversalSerialBusメモリドライブまたはメモリスティックmemorystickとして具現可能である。図17は、図1に示された抵抗性メモリ装置を含む3次元メモリ装置の一実施形態による概略的なブロック図を示す。図17を参照すると、3次元メモリ装置600は、相異なるレイヤに形成された多数個の抵抗性メモリ装置1-1~1-kを含む。多数個の抵抗性メモリ装置1-1~1-kkは、自然数は、ウェーハ積層、チップ積層、またはセル積層として具現可能である。各レイヤの間の電気的連結は、TSVthroughsiliconvia、ワイヤボンディングwirebonding、またはバンプbumpを利用できる。多数個の抵抗性メモリ装置1-1~1-kのそれぞれの構造は、図1に示された抵抗性メモリ装置1の構造と実質的に同一である。すなわち、ウェーハ積層またはチップ積層時に、各抵抗性メモリ装置1-1~1-kに具現された各メモリセルアレイ10-1~10-kは、二つのプレート20、30と二つのプレート20、30のそれぞれに設けられた第1パッドPAD1と第2パッドPAD2とを含む。図8に示された抵抗性メモリ装置1が、多数個積層されて3次元メモリ装置が具現可能である。図18は、図1に示された抵抗性メモリ装置を含む3次元メモリ装置の他の実施形態による概略的なブロック図を示す。図18を参照すると、3次元メモリ装置700は、相異なるレイヤに形成された多数個の抵抗性メモリ装置1-1~1-kを含む。多数個の抵抗性メモリ装置1-1~1-kkは、自然数は、セル積層として具現される。それぞれの抵抗性メモリ装置1-1~1-kは、それぞれのメモリセルアレイ10-1~10-kを含む。多数個の抵抗性メモリ装置1-1~1-kのうちから何れか一つ、例えば、抵抗性メモリ装置1-1の構造は、図1に示された抵抗性メモリ装置1の構造と実質的に同一である。したがって、抵抗性メモリ装置1-1に具現されたメモリセルアレイ10-1は、二つのプレート20、30と二つのプレート20、30のそれぞれに接続された第1パッドPAD1と第2パッドPAD2とを含む。抵抗性メモリ装置1-1を除いた残りの各抵抗性メモリ装置1-2~1-kの構造は、各パッドPAD1、PAD2を除けば、図2に示されたメモリセルアレイ構造と実質的に同一である。