クロックの立ち上りエッジ又は立下りエッジに同期して動作するスキャンフリップフロップであって、データ又はスキャンテストデータが選択的に入力されるマスタラッチと、前記マスタラッチから出力されたデータが入力されるスレーブラッチとを有し、前記マスタラッチ及びスレーブラッチのうちいずれか一方がハイレベルラッチであり、他方がローレベルラッチであって、スキャンシフト時には、前記マスタラッチは、スキャンシフトデータを第1のクロックで取り込んで出力し、前記スレーブラッチは、前記マスタラッチから出力される前記スキャンシフトデータを前記第1のクロックとはエッジ位置が異なる第2のクロックで取り込んで出力しスキャンシフト時以外は、前記マスタラッチは、データを通常クロックで取り込んで出力し、前記スレーブラッチは、前記マスタラッチから出力される前記データを前記通常クロックで取り込んで出力するする、スキャンフリップフロップ。クロックの立上りエッジに同期して動作するPosタイプF/Fのスキャンフリップフロップの場合、スキャンシフト時は、スキャンシフトデータを前記第1のクロックで取り込み第2のクロックで出力し、クロックの立下りエッジに同期して動作するNegタイプF/Fのスキャンフリップフロップの場合、スキャンシフト時は、スキャンシフトデータを前記第2のクロックで取り込み前記第1のクロックで出力する請求項1記載のスキャンフリップフロップ。前記第1のクロックは、前記通常クロックであり、前記第2のクロックはスキャンクロックである請求項1又は2記載のスキャンフリップフロップ。前記第1及び第2のクロックは、前記通常クロックとは異なる第1及び第2のスキャンクロックである請求項1又は2記載のスキャンフリップフロップ。前記第1のクロックがロウレベルのとき前記第2のクロックはロウレベルであり、前記第2のクロックがハイレベルであるとき前記第1のクロックはハイレベルである請求項1又は2記載のスキャンフリップフロップ。前記第1のクロックの立上りエッジは、前記第2のクロックの立上りエッジより前に位置し、前記第1のクロックの立下りエッジは前記第2のクロックの立下りエッジより後に位置する請求項5記載のスキャンフリップフロップ。前記第2のクロックの立下りエッジは、前記第1のクロックの立下りエッジより前に位置し、前記第2のクロックの立上りエッジは前記第1のクロックの立上りエッジより後に位置する請求項5記載のスキャンフリップフロップ。通常データとスキャンシフトデータとをスキャンモード信号により前記マスタラッチに選択出力する第1の選択器と、前記第1のクロック及び前記通常クロックを、前記スキャンモード信号により前記マスタラッチに選択出力する第2の選択器とを有する前記第2のクロック及び前記通常クロックを、前記スキャンモード信号により前記スレーブラッチに選択出力する第3の選択器とを有する請求項1又は2記載のスキャンフリップフロップ。通常データとスキャンシフトデータとをスキャンモード信号により前記マスタラッチに選択出力する第1の選択器と、前記通常クロック及び前記スキャンクロックを、前記スキャンモード信号により前記スレーブラッチに選択出力する第4の選択器とを有する請求項1又は2記載のスキャンフリップフロップ。通常データとスキャンシフトデータとをスキャンモード信号により前記マスタラッチに選択出力する第1の選択器と、前記通常クロック及び前記スキャンクロックを、前記スキャンモード信号により前記マスターラッチに選択出力する第5の選択器とを有する請求項1又は2項記載のスキャンフリップフロップ。それぞれ、いずれか一方がハイレベルラッチであり、他方がローレベルラッチであるマスタラッチ及びスレーブラッチを有し、クロックの立上りエッジに同期して動作するPosタイプスキャンフリップフロップPosタイプF/Fとクロックの立下りエッジに同期して動作するNegタイプスキャンフリップフロップNegタイプF/Fとを有し、前記PosタイプF/Fと前記NegタイプF/Fとが混在してスキャンチェーンを構成するものであって、前記PosタイプF/Fは、スキャンシフト時は、スキャンシフトデータを第1のクロックで取り込み前記第1のクロックとはエッジ位置が異なる第2のクロックで出力し、前記NegタイプF/Fは、スキャンシフト時は、スキャンシフトデータを前記第2のクロックで取り込み前記第1のクロックで出力する、スキャンテスト回路。前記PosタイプF/F同士を接続する際、及び前記NegタイプF/Fを接続する際にはホールド保障のための遅延回路を介すことなく接続する請求項11記載のスキャンテスト回路。スキャンシフト時以外は入力データを通常クロックで取り込み出力する請求項11又は12記載のスキャンテスト回路。前記第1のクロックは、前記通常クロックであり、前記第2のクロックはスキャンクロックである請求項11乃至13のいずれか1項記載のスキャンテスト回路。前記第1及び第2のクロックは、前記通常クロックとは異なる第1及び第2のスキャンクロックである請求項11乃至13のいずれか1項記載のスキャンテスト回路。それぞれ、いずれか一方がハイレベルラッチであり、他方がローレベルラッチであるマスタラッチ及びスレーブラッチを有し、クロックの立上りエッジに同期して動作するPosタイプスキャンフリップフロップPosタイプF/Fとクロックの立下りに同期して動作するNegタイプスキャンフリップフロップNegタイプF/Fとが混在してスキャンチェーンを構成するスキャンテスト回路の制御方法であって、スキャンシフト時には、前記PosタイプF/Fの前記マスタラッチ及び前記スレーブラッチに、それぞれ第1のクロック及び当該第1のクロックとはエッジ位置が異なる第2のクロックを入力し前記NegタイプF/Fの前記マスタラッチ及び前記スレーブラッチに、それぞれ前記第2のクロック及び前記第1のクロックを入力する、スキャンテスト回路の制御方法。スキャンシフト時以外は入力データを通常クロックで取り込み出力する請求項16記載のスキャンテスト回路の制御方法。前記第1のクロックは、前記通常クロックであり、前記第2のクロックはスキャンクロックである請求項16又は17記載のスキャンテスト回路の制御方法。前記第1及び第2のクロックは、前記通常クロックとは異なる第1及び第2のスキャンクロックである請求項16又は17記載のスキャンテスト回路の制御方法。図31は、MUXSCANタイプPOSタイプのF/F同士が接続された回路構成を示す図である。前段のスキャンフリップフロップ回路1010からのデータが紙面左側のMUXSCAN500aのスキャンシフトデータ入力端子SINに接続され、そのデータ出力Qが次段のMUXSCAN500bのスキャンシフトデータ入力端子SINに接続される。組合せ回路1000からの出力は、データ入力端子に接続される。図32は、図31に示すMUXSCANタイプPOSタイプのF/Fの動作を示すタイミングチャートである。MUXSCAN500aとMUXSCAN500bは同一クロックが入力される。MUXSCAN500aのデータ出力端子Qは、MUXSCAN500bのスキャンシフトデータ入力端子SINに直結するため、遅延はほぼ0である。MUXSCAN500a内のスレーブラッチ511におけるデータの取り込みタイミングと、MUXSCAN500b内のマスタラッチ510におけるデータの保持タイミングが同一エッジであるため、ホールド違反が発生しデータの筒抜けが発生する。よって、ホールド時間確保のための遅延素子を、MUXSCANタイプPOSタイプのF/FとMUXSCANタイプPOSタイプのF/Fとの間のスキャンシフトデータラインに挿入する必要が生じる。図33は、MUSCANタイプのF/Fでスキャンチェーンを構築した一例を示す図である。PosタイプF/FとNegタイプF/Fとが混在する場合には、通常PosタイプF/F500同士、NegタイプF/F600同士が接続される。そのため、図33に示すように、PosタイプF/F500間、NegタイプF/F間には、遅延素子1が必要となる。以上説明したように、近時、半導体集積回路のスキャンテストの技術としては、実動作周波数での遅延故障テストを実施するため、MUXSCANタイプのフリップフロップが広く用いられる。しかしながら、スキャンのシフトラインはシフトレジスタ構成にて接続されており、このシフトレジスタ構成では前段のフリップフロップの入力クロックと後段のフリップフロップの入力クロックが同一のためホールド時間不足が十分確保されておらず、設計時のクロックスキューや製造上のばらつきによりホールド時間が不足してしまう。したがって、図33に示すように、ホールド時間確保のために遅延素子の挿入が必要となる。すなわち、MUXSCANではホールド時間確保のための遅延素子バッファが同一エッジ動作のフリップフロップ間全てで必要となるため、後工程でホールド補償のためのバッファを入れ込む工程が必要となる。さらに、後からバッファを入れるため、空きスペースがない場合には目標とする位置にバッファを入れることができず、配線性が悪化する。したがって、MUXSCANタイプのF/Fを使用すると、レイアウト工程でのTATTurnAroundTime増加や配線性悪化、及びゲート規模増大につながるという問題点がある。特に、近年LSIは大規模化しており、ゲート規模の増加や配線性の悪化が顕著となってきている。このため、ホールドフリーの小規模なテスト回路であり、且つ実動作周波数でのテスト可能なスキャンテスト技術の実現が望まれている。本発明に係るスキャンフリップフロップは、クロックの立ち上りエッジ又は立下りエッジに同期して動作するスキャンフリップフロップであって、データ又はスキャンテストデータが選択的に入力されるマスタラッチと、前記マスタラッチから出力されたデータが入力されるスレーブラッチとを有し、前記マスタラッチ及びスレーブラッチのうちいずれか一方がハイレベルラッチであり、他方がローレベルラッチであって、スキャンシフト時には、前記マスタラッチは、スキャンシフトデータを第1のクロックで取り込み、前記第1のクロックとはエッジ位置が異なる第2のクロックで出力し、前記スレーブラッチは、前記スキャンシフトデータを前記第2のクロックで取り込み、前記第1のクロックで出力する、ものである。本発明に係るスキャンテスト回路は、それぞれ、いずれか一方がハイレベルラッチであり、他方がローレベルラッチであるマスタラッチ及びスレーブラッチを有し、クロックの立上りエッジに同期して動作するPosタイプスキャンフリップフロップPosタイプF/Fとクロックの立下りエッジに同期して動作するNegタイプスキャンフリップフロップNegタイプF/Fとを有し、前記PosタイプF/Fと前記NegタイプF/Fとが混在してスキャンチェーンを構成するものであって、前記PosタイプF/Fは、スキャンシフト時は、スキャンシフトデータを第1のクロックで取り込み前記第1のクロックとはエッジ位置が異なる第2のクロックで出力し、前記NegタイプF/Fは、スキャンシフト時は、スキャンシフトデータを前記第2のクロックで取り込み前記第1のクロックで出力するものである。本発明に係るスキャンテスト回路の制御方法は、それぞれ、いずれか一方がハイレベルラッチであり、他方がローレベルラッチであるマスタラッチ及びスレーブラッチを有し、クロックの立上りエッジに同期して動作するPosタイプスキャンフリップフロップPosタイプF/Fとクロックの立下りエッジに同期して動作するNegタイプスキャンフリップフロップNegタイプF/Fとを有し、前記PosタイプF/Fと前記NegタイプF/Fとが混在してスキャンチェーンを構成するものであって、前記PosタイプF/Fは、スキャンシフト時は、スキャンシフトデータを第1のクロックで取り込み前記第1のクロックとはエッジ位置が異なる第2のクロックで出力し、前記NegタイプF/Fは、スキャンシフト時は、スキャンシフトデータを前記第2のクロックで取り込み前記第1のクロックで出力するものである。本発明においては、ラッチ2個で構成されるスキャンフリップフロップに、当該ラッチのシフト動作時の動作を制御するスキャンシフトクロックを2種類入力することで、ロックの立ち上りエッジに同期して動作するスキャンフリップフロップと立下りエッジに同期して動作するスキャンフリップフロップとを接続しても、正しくシフト動作を行うことができ、かつ両スキャンフリップフロップは同一のスキャンシフトクロックを使用して制御可能でるため、実動作周波数での遅延テストが可能となる。本発明によれば、ホールドフリーの小規模なテスト回路であり、且つ実動作周波数でのテスト可能なスキャンフリップフロップ、それを利用したスキャンテスト回路、及びスキャンテスト回路の制御方法を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、マスタラッチ及びスレーブラッチのラッチ2個構成のF/Fであって、ホールド時間を確保することができるスキャンF/F及びこれを使用したスキャンテスト回路に適用したものである。本実施の形態においては、スキャンF/Fに対し、2種類のスキャンシフトクロックを入力することで、同一エッジ動作のF/F間では、スレーブラッチとマスタラッチとの動作クロックエッジを異ならせる。これにより、ホールド補償が不要ホールドフリーのスキャンF/Fを提供することができる。本発明の実施の形態1.図1は、本発明の実施の形態1にかかるPosタイプF/F100を示す回路図である。図1に示すように、PosタイプF/F100は、Lowレベルラッチからなるマスタラッチ110、Hiレベルラッチからなるスレーブラッチ111、及びセレクタ120、130、140を有する。セレクタ120には、データ信号とスキャンシフトデータとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルのときにスキャンシフトデータ入力SINを選択し、Lowレベルのときは通常動作時のデータ入力Dを選択する。セレクタ140は、スキャンシフトクロックSCLK1と通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロックSCLK1を選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Mとして出力する。セレクタ130には、スキャンシフトクロックSCLK2と通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロック信号SCLK2を選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Sとして出力する。マスタラッチ110のデータ入力端子にはセレクタ120の出力が入力され、マスタラッチ110のラッチ信号端子にはセレクタ130の出力クロックCLK_Mが入力される。スレーブラッチ111のデータ入力端子にはマスタラッチ110のデータ出力が入力され、スレーブラッチ111のラッチ信号端子にはセレクタ130の出力クロックCLK_Sが入力される。図2は、本発明の実施の形態1にかかるNegタイプF/F200を示す回路図である。図2に示すように、NegタイプF/F200は、Hiレベルラッチからなるマスタラッチ210、Lowレベルラッチからなるスレーブラッチ211、及びセレクタ220、230、240を有する。セレクタ220には、データ信号とスキャンシフトデータとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルのときにスキャンシフトデータ入力SINを選択し、Lowレベルのときは通常動作時のデータ入力Dを選択する。セレクタ240は、スキャンシフトクロックSCLK1Bと通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロック信号SCLK1Bを選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Mとして出力する。セレクタ230には、スキャンシフトクロックSCLK2Bと通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロック信号SCLK2Bを選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Sとして出力する。マスタラッチ210のデータ入力端子にはセレクタ220の出力が入力され、マスタラッチ210のラッチ信号端子にはセレクタ230の出力クロックCLK_Mが入力される。スレーブラッチ211のデータ入力端子にはマスタラッチ210のデータ出力が入力され、スレーブラッチ211のラッチ信号端子にはセレクタ230の出力クロックCLK_Sが入力される。図3及び図4は、PosタイプF/F100の動作を示すフローチャートである。図3及び図4においては、スキャンクロックSCLK1、SCLK2の波形パターンが異なっている。ここでは便宜上、図3の波形を波形タイプ1、図4の波形を波形タイプ2ということとする。また、図5及び図6は、NegタイプF/F200の動作を示すフローチャートである。図5及び図6は、それぞれ波形タイプ2、波形タイプ1を入力した場合の動作を示している。波形タイプ1及び2は、図3乃至図6に示すように、第1のクロックとしてのスキャンシフトクロックSCLK1SCLK1Bがロウレベルのとき、第2のクロックとしてのスキャンシフトクロックSCLK2SCLK2Bはロウレベルであり、スキャンシフトクロックSCLK2SCLK2BがハイレベルであるときスキャンシフトクロックSCLK1SCLK1Bはハイレベルであるような波形パターンを有する。そして、波形タイプ1は、図3及び図6に示すように、スキャンシフトクロックSCLK1SCLK1Bの立上りエッジは、スキャンシフトクロックSCLK2SCLK2Bの立上りエッジより前に位置し、スキャンシフトクロックSCLK1SCLK1Bの立下りエッジはスキャンシフトクロックSCLK2SCLK2Bの立下りエッジより後に位置する。また、波形タイプ2は、図4及び図5に示すように、スキャンシフトクロックSCLK2SCLK2Bの立下りエッジは、スキャンシフトクロックSCLK1SCLK1Bの立下りエッジより前に位置し、スキャンシフトクロックSCLK2SCLK2Bの立上りエッジはスキャンシフトクロックSCLK1SCLK1Bの立上りエッジより後に位置する。図3及び図4には、PosタイプF/F100における通常クロックCLK、スキャンクロックSCLK1、SCLK2、スキャンモードコントロール信号SMC、ユーザ回路1001からの出力信号D、前段のスキャンフリップフロップからのスキャンシフトデータ入力SIN、マスタラッチの入力M、スレーブラッチの入力S、及びデータ出力Qを示す。また、図5及び図6には、NegタイプF/F200における通常クロックCLKB、スキャンクロックSCLK1B、SCLK2B、スキャンモードコントロール信号SMC、ユーザ回路1000からの出力信号データ入力D、前段のスキャンフリップフロップからのスキャンシフトデータ入力SIN、マスタラッチの入力M、スレーブラッチの入力S、及びデータ出力Qを示す。更に、図3乃至図6では、これらの信号の、スキャンシフトサイクルSSとスキャンキャプチャーサイクルSCの期間における、信号レベルの変化を示している。ここでは、スキャンシフトサイクルSSはクロックサイクルC1、C2、C3を有し、スキャンキャプチャーサイクルSCはC4、C5を有するものとする。このとき、スキャンシフトサイクルSSはスキャンシフト動作の最後の3サイクル期間で、スキャンキャプチャーサイクルSCはスキャンキャプチャ動作期間を示す。まず、スキャンシフト動作の説明をクロックサイクルC1とC2を使用して説明する。スキャンモードコントロール信号SMCは、スキャンシフトサイクルSS期間内はHiレベルとなり、時刻T30においてLowレベルとなりスキャンキャプチャーサイクルSC期間内はLowレベルを維持する。図3及び図4において、時刻T12T42において、PosタイプF/Fのマスタラッチ110は、スキャンクロックSCLK1が立下るため、NegタイプF/Fから検査データデータ入力D2を取り込む。時刻T14T44において、PosタイプF/Fのスレーブラッチ111は、シフトクロック信号SCLK2が立上るため、PosタイプF/Fのスレーブラッチ110からの検査データD2を取り込み、出力端子Qへ出力する。時刻T15T45において、PosタイプF/Fのスレーブラッチ111はスキャンクロックSCLK2が立下るため、PosタイプF/Fのスレーブラッチ110からの検査データD1を保持する。図5及び図6において、時刻T40T10において、NegタイプF/Fのマスタラッチ210は、スキャンクロックSCLK2Bが立上るため、スキャンシフトデータ入力端子SINからの検査データD1を取り込む。時刻T41T11において、NegタイプF/Fのマスタラッチ210は、スキャンクロックSCLK2Bが立下るため、スキャンシフトデータ入力端子SINからの検査データD1を保持する。時刻T42T12において、NegタイプF/Fのスレーブラッチ211は、スキャンクロックSCLK1Bが立下るため、NegタイプF/Fのマスタラッチ210からの検査データD1を取り込みデータ出力端子Qへ出力する。時刻T43T13において、NegタイプF/Fのスレーブラッチ211はスキャンクロックSCLK1Bが立上るため、NegタイプF/Fのマスタラッチ210からの検査データD1を保持する。次に、キャプチャ動作の説明をクロックサイクルC4、C5を用いて説明する。時刻T30以降は、スキャンモードコントロール信号SMCがLowレベルであるので、いずれのスキャンF/Fにおいても、マスタ及びスレーブラッチには、通常クロックが供給されている。図3乃至図6においては、時刻T20において、NegタイプF/Fのマスタラッチ210は、通常クロックCLKBが立上るため、ユーザ回路1000からのキャプチャーデータcap1を取り込む。また時刻T20において、PosタイプF/Fのマスタラッチ110は、通常クロックCLKが立上るため、ユーザ回路1001からのキャプチャーデータcapAを保持する。時刻T21において、NegタイプF/Fのスレーブラッチ211は、通常クロックCLKBが立下るため、NegタイプF/Fのマスタラッチ210からの出力データcap1を取り込む。また、時刻T21において、NegタイプF/Fのマスタラッチ210は、通常クロックCLKBが立下るため、ユーザ回路1001からのキャプチャーデータcap1を保持する。また、時刻T21において、通常クロックCLKが立下るため、PosタイプF/Fのマスタラッチ110はユーザ回路からのキャプチャーデータcap1を取り込む。また、時刻T21において、PosタイプF/Fのスレーブラッチ111は、通常クロックCLKが立下るため、PosタイプF/Fのマスタラッチからのキャプチャーデータcap1を保持する。次に、時刻T22において、NegタイプF/Fのマスタラッチ210は、通常クロックCLKBが立上るため、ユーザ回路からのキャプチャーデータcap2を取り込む。また時刻T22において、PosタイプF/Fのマスタラッチ110は、通常クロックCLKが立上るため、ユーザ回路からのキャプチャーデータcap2を保持する。また時刻T22において、PosタイプF/Fのスレーブラッチ111は、通常クロックCLKが立上るため、PosタイプF/Fのマスタラッチ110からのキャプチャーデータcap2を取り込む。時刻T23において、NegタイプF/Fのスレーブラッチ211は、通常クロックCLKBが立下るため、NegタイプF/Fのマスタラッチ210からの出力データcap2を取り込む。また、時刻T23において、NegタイプF/Fのマスタラッチ210は通常クロックCLKが立下るため、ユーザ回路からのキャプチャーデータcap2を保持する。また、時刻T23において、PosタイプF/Fのスレーブラッチ111は、通常クロックCLKが立下るため、PosタイプF/Fのマスタラッチからのキャプチャーデータcap2を保持する。次に、本実施の形態にかかるPosタイプF/F100及びNegタイプF/F200を使用したスキャンテスト回路について説明する。図7は、PosタイプF/F100及びNegタイプF/F200を使用したスキャンチェーンを示す図である。LSIにおいては、その機能や動作を実現するために、PosタイプF/F100及びNegタイプF/F200が混在して使用される。したがって、これらのPosタイプF/F100及びNegタイプF/F200を使用したスキャンチェーンは、PosタイプF/F100及びNegタイプF/F200が混在したものとなる。この場合、通常、PosタイプF/F100同士、NegタイプF/F200同士が接続されてスキャンチェーンが構成される。PosタイプF/F100とNegタイプF/F200とを接続すると通常のクロックの倍速で動作してしまうためである。ただし、PosタイプF/F100同士、NegタイプF/F200同士を接続しても、少なくとも1カ所は、PosタイプF/F100とNegタイプF/F200とを接続するパス10が生じる。本実施の形態にかかるスキャンテスト回路においては、PosタイプF/F100とNegタイプF/F200とを接続するパス10には、ホールド補償のためのバッファ遅延素子を配置する必要がある。ただし、図33に示したように、従来のスキャンテスト回路のように大量のホールド補償バッファは不要である。図8は、NegタイプF/F200のデータ出力QとPosタイプF/F100のスキャンシフトデータ入力SINとを接続する場合のスキャンテスト回路、図9は、PosタイプF/F100のデータ出力QとNegタイプF/F200のスキャンシフトデータ入力SINとを接続する場合のスキャンテスト回路を示している。図8及び図9に示すように、両者の間のパス10には、ホールド補償のための遅延素子を配置する。ここで、ホールド補償しない場合は、図32に示すように、前段のF/Fがデータを出力するタイミングで後段のF/Fもデータを出力してしまう。そこで、ホールド補償するために、スキャンシフトデータ入力SINを所定期間送らせるバッファを挿入する。図10及び図11は、それぞれ波形タイプ1及び2における、図8に示す、ホールド補償済みのスキャンテスト回路の動作を示すタイミングチャートである。図12及び図13は、それぞれ波形タイプ1及び2における、図9に示す、ホールド補償済みのスキャンテスト回路の動作を示すタイミングチャートである。図10乃至図13に示すように、上図におけるスキャンシフトデータ入力SINより下図におけるスキャンシフトデータ入力SINが所定期間遅れている。例えば、図10においては、上図のNegタイプF/F200には時刻T50でデータD1が出力されるのに対し、下図のPosタイプF/F100では、時刻T52でデータ出力D2が出力されている。動作としては、上述の図3乃至図6と同様であり、NegタイプF/F200のマスタラッチ210は、スキャンシフトクロックSCLK2Bの立ち上りでデータをラッチし時刻T52、スレーブラッチ211は、スキャンシフトクロックSCLK1Bの立下りでデータをラッチする時刻T54。PosタイプF/F100のマスタラッチマスタラッチ110は、スキャンシフトクロックSCLK1の立下りでデータをラッチし時刻T54、スレーブラッチ111は、スキャンシフトクロックSCLK2の立ち上りでデータをラッチする時刻T52。図11に示す波形タイプ2も図10と同様であり、NegタイプF/F200のデータ出力Qが時刻T60であるのに対し、PosタイプF/F100のデータ出力Qは、時刻T63となっている。動作としては、上述と同様、NegタイプF/F200のマスタラッチ210は、スキャンシフトクロックSCLK2Bの立ち上りでデータをラッチし時刻T60、スレーブラッチ211は、スキャンシフトクロックSCLK1Bの立下りでデータをラッチする時刻T62。PosタイプF/F100のマスタラッチマスタラッチ110は、スキャンシフトクロックSCLK1の立下りでデータをラッチし時刻T62、T65、スレーブラッチ111は、スキャンシフトクロックSCLK2の立ち上りでデータをラッチする時刻T60、T63。図12及び図13は、PosタイプF/F100からNegタイプF/F200に繋がる場合であって、基本的な動作は、それぞれ図10及び図11と同様である。本実施の形態においては、スキャンシフトクロックを2種類入力することで、スキャン動作時スキャンモードコントロール信号SMCがHighレベルに、PosタイプF/F100はマスタラッチ110にスキャンシフトクロックSCLK1を、スレーブラッチ111にスキャンクロックSCLK2を与え、NegタイプF/F200はマスタラッチ210にスキャンクロックSCLK2Bを、スレーブラッチ211にスキャンシフトクロックSCLK1Bを与える。なお、通常動作時スキャンモードコントロール信号SMCがLowレベルには、PosタイプF/F100のマスタラッチ110及びスレーブラッチ111、NegタイプF/F200のマスタラッチ210及びスレーブラッチ211にはいずれも通常クロックCLKCLKBを与える。そして、スキャンテスト時において入力するクロックは、スキャンシフトクロックSCLK1SCLK1B立上りエッジはスキャンシフトクロックSCLK2SCLK2Bの立上りエッジより前に位置し、立下りエッジはスキャンシフトクロックSCLK2SCLK2Bの立下りエッジより後に位置する波形タイプ1か、又はスキャンシフトクロックSCLK1SCLK1B立下がりエッジはスキャンシフトクロックSCLK2SCLK2Bの立下りエッジより前に位置し、立ち上りエッジはスキャンシフトクロックSCLK2SCLK2Bの立ち上りエッジより後に位置する波形タイプ1ようにする。すなわち、スキャンシフトクロックSCLKSCLK1BがLowレベルのときスキャンシフトクロックSCLK2SCLK2BはLowレベルであり、スキャンシフトクロックSCLK2SCLK2BがHiレベルであるときスキャンシフトクロックSCLKSCLK1BはHiレベルであるようなスキャンシフトクロックを使用することにより、NegタイプF/FとPosタイプF/Fとが接続された回路間の遷移遅延故障テストを実施する場合、1クロックサイクル期間C1内において、NegタイプF/F200のスキャンシフトデータ入力SINに入力される検査データD1が、PosタイプF/F100の出力端子Qから出力されることなく次のクロックサイクル期間C2内にて出力される。すなわち、正しいシフト動作が可能となり、遷移遅延故障テストを実施することができる。さらに、PosタイプF/F100及びNegタイプF/F200は、同一のスキャンシフトクロックSCLK1、2=SCLK1B、SCLK2Bで動作する、すなわち、LSSDタイプのフリップフロップのように、クロックを反転させる必要がないため、実動作周波数での遅延故障テストの実施が可能である。さらにまた、LSSDタイプのフリップフロップのラッチ回路が、図19に示すように、ラッチ回路301、ラッチ回路302、及びラッチ回路303の3つが必要であったのに対して、本実施の形態においては、マスタラッチ回路110及びスレーブラッチ回路111の2つの構成とすることができるため、ゲート規模を小さすることができる。本発明の実施の形態2次に、本発明の実施の形態2について説明する。上述の実施の形態1においては、スキャンF/Fに対し、2種類のスキャンシフトクロックを入力していた。これに対し、本実施の形態においては、この2種類のスキャンシフトクロックを1種類とし、もう1種類を通常クロックで代用する。これにより、入力するスキャンシフトクロックが1種類のみで済むため、これを選択するセレクタも1つとすることができる。図14は、本実施の形態2にかかるPosタイプF/F100を示す回路図である。図14に示すように、実施の形態1と同様に、PosタイプF/F100は、Lowレベルラッチからなるマスタラッチ110、Hiレベルラッチからなるスレーブラッチ111、及びセレクタ120、130を有する。すなわち、図1に示すセレクタ140が不要となる。セレクタ120には、データ信号とスキャンシフトデータとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルのときにスキャンシフトデータ入力SINを選択し、Lowレベルのときは通常動作時のデータ入力Dを選択する。セレクタ130は、スキャンシフトクロックSCLKと通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロック信号SCLKを選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Sとして出力する。マスタラッチ110のデータ入力端子にはセレクタ120の出力が入力され、マスタラッチ110のラッチ信号端子には通常クロックCLKが入力される。スレーブラッチ111のデータ入力端子にはマスタラッチ110のデータ出力が入力され、スレーブラッチ111のラッチ信号端子にはセレクタ130の出力クロックCLK_Sが入力される。図15は、本実施の形態2にかかるNegタイプF/F200を示す回路図である。図15に示すように、実施の形態1と同様に、NegタイプF/F200は、Hiレベルラッチからなるマスタラッチ210、Lowレベルラッチからなるスレーブラッチ211、及びセレクタ220、230を有する。すなわち、図2に示すセレクタ240が不要となる。セレクタ220には、データ信号とスキャンシフトデータとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルのときにスキャンシフトデータ入力SINを選択し、Lowレベルのときは通常動作時のデータ入力Dを選択する。セレクタ230には、スキャンシフトクロックSCLKと通常クロックCLKとが入力される。そして、スキャンモードコントロール信号SMCがHiレベルの時にスキャンシフトクロック信号SCLKを選択し、Lowレベルの時は通常クロックCLKを選択し、クロックCLK_Sとして出力する。マスタラッチ210のデータ入力端子にはセレクタ220の出力が入力され、マスタラッチ210のラッチ信号端子には通常クロックCLKが入力される。スレーブラッチ211のデータ入力端子にはマスタラッチ210のデータ出力が入力され、スレーブラッチ211のラッチ信号端子にはセレクタ230の出力クロックCLK_Sが入力される。図16は、図14及び図15のそれぞれPosタイプF/F及びNegタイプF/Fをスキャンチェーンで接続した場合のスキャンテスト回路を示す図である。図16に示すように、このスキャンテスト回路では、前段にNegタイプF/F200、後段にPosタイプF/F100が配置されている。NegタイプF/F200のデータ入力端子Dにはユーザ回路1000から入力データが入力され、NegタイプF/F200のスキャンシフトデータ入力端子SINには前段のスキャンF/F1010のQ出力からの出力が入力され、NegタイプF/F200のスキャンモードコントロール入力端子SMCにはスキャンモードコントロール信号SMCが入力され、NegタイプF/F200のクロック端子CLKBには通常動作時のクロック信号CLKが入力され、NegタイプF/F200のスキャンクロック端子SCLKBにはスキャンクロックSCLKが入力され、NegタイプF/F200の出力Qはユーザ回路1001に入力されると共にPosタイプF/F100のスキャンシフトデータ入力SINに入力される。PosタイプF/F100のデータ入力端子Dにはユーザ回路1001から入力データが入力され、PosタイプF/F100のスキャンシフトデータ入力端子SINにはNegタイプF/F200の出力Qから入力され、PosタイプF/F100のスキャンモードコントロール入力端子SMCにはNegタイプF/F200のスキャンモードコントロール入力端子SMCと同じくスキャンモードコントロール信号SMCが入力され、PosタイプF/F100のクロック端子CLKにはNegタイプF/F200のクロック端子CLKBと同じく通常動作時のクロック信号CLKが入力され、PosタイプF/F100のスキャンクロック端子SCLKにはNegタイプF/F200のスキャンクロック端子SCLKBと同じくスキャンクロックSCLKが入力され、PosタイプF/F100の出力Qはユーザ回路と次段のスキャンF/Fのスキャンシフトデータ入力端子SINへ入力される。図17は、図16に示すスキャンテスト回路の動作を示すタイミングチャートである。なお、図17に示すスキャンテスト回路の動作は、使用するクロックが異なるのみで、上述の実施の形態1における図12乃至図13に示すスキャンテスト回路の動作と同様である。また、本実施の形態においても、PosタイプF/F100とNegタイプF/F200とを接続する場合には、スキャンシフトデータ入力SINのデータラインに遅延回路を配置し、ホールド補償している。図17には、NegタイプF/F200における通常クロックCLKB、スキャンクロックSCLKB、スキャンモードコントロール信号SMC、ユーザ回路1000からの出力信号D、前段のスキャンフリップフロップからのスキャンシフトデータ入力SIN、マスタラッチの入力M、スレーブラッチの入力S、及びデータ出力Qを示す。さらに、図17には、PosタイプF/F100における通常クロックCLK、スキャンクロックSCLK、スキャンモードコントロール信号SMC、ユーザ回路1001からの出力信号D、前段のスキャンフリップフロップからのスキャンシフトデータ入力SIN、マスタラッチの入力M、スレーブラッチの入力S、及びデータ出力Qを示す。図17では、これらの信号の、スキャンシフトサイクルSSとスキャンキャプチャーサイクルSCの期間における、信号レベルの変化を示している。ここでは、スキャンシフトサイクルSSはクロックサイクルC1、C2、C3を有し、スキャンキャプチャーサイクルSCはC4、C5を有するものとする。このとき、スキャンシフトサイクルSSはスキャンシフト動作の最後の3サイクル期間で、スキャンキャプチャーサイクルSCはスキャンキャプチャ動作期間を示す。まず、スキャンシフト動作の説明をクロックサイクルC1とC2を使用して説明する。スキャンモードコントロール信号SMCは、スキャンシフトサイクルSS期間内はHiレベルとなり、時刻T30においてLowレベルとなりスキャンキャプチャーサイクルSC期間内はLowレベルを維持する。時刻T10において、NegタイプF/Fのマスタラッチ210は、スキャンクロックSCLKBが立上るため、スキャンシフトデータ入力端子SINからの検査データD1を取り込む。時刻T11において、NegタイプF/Fのマスタラッチ210は、スキャンクロックSCLKBが立下るため、スキャンシフトデータ入力端子SINからの検査データD1を保持する。時刻T12において、NegタイプF/Fのスレーブラッチ211は、通常クロックCLKBが立下るため、NegタイプF/Fのマスタラッチ210からの検査データD1を取り込みデータ出力端子Qへ出力する。また時刻T12において、PosタイプF/Fのマスタラッチ110は通常クロックCLKが立下るため、NegタイプF/Fから検査データD1を取り込む。時刻T13において、NegタイプF/Fのスレーブラッチ211は通常クロックCLKBが立上るため、NegタイプF/Fのマスタラッチ210からの検査データD1を保持する。時刻T14において、PosタイプF/Fのスレーブラッチ111は、シフトクロック信号SCLKが立上るため、PosタイプF/Fのスレーブラッチ110からの検査データD1を取り込み、出力端子Qへ出力する。時刻T15において、PosタイプF/Fのスレーブラッチ111はスキャンクロックSCLKが立下るため、PosタイプF/Fのスレーブラッチ110からの検査データD1を保持する。次に、キャプチャ動作の説明をクロックサイクルC4、C5を用いて説明する。時刻T30以降は、スキャンモードコントロール信号SMCがLowレベルであるので、いずれのスキャンF/Fにおいても、マスタ及びスレーブラッチには、通常クロックが供給されている。時刻T20において、NegタイプF/Fのマスタラッチ210は、通常クロックCLKBが立上るため、ユーザ回路1000からのキャプチャーデータcap1を取り込む。また時刻T20において、PosタイプF/Fのマスタラッチ110は、通常クロックCLKBが立上るため、ユーザ回路1001からのキャプチャーデータcapAを保持する。時刻T21において、NegタイプF/Fのスレーブラッチ211は、通常クロックCLKBが立下るため、NegタイプF/Fのマスタラッチ210からの出力データcap1を取り込む。また、時刻T21において、NegタイプF/Fのマスタラッチ210は通常クロックCLKBが立下るため、ユーザ回路1001からのキャプチャーデータcap1を保持する。また、時刻T21において、PosタイプF/Fのマスタラッチ110はユーザ回路1001からのキャプチャーデータcapBを取り込む。また、時刻T21において、PosタイプF/Fのスレーブラッチ111はPosタイプF/FのマスタラッチからのキャプチャーデータcapAを保持する。次に、時刻T22において、NegタイプF/Fのマスタラッチ210は、通常クロックCLKBが立上るため、ユーザ回路1000からのキャプチャーデータcap2を取り込む。また時刻T22において、PosタイプF/Fのマスタラッチ110は、通常クロックCLKが立上るため、ユーザ回路1001からのキャプチャーデータcapBを保持する。また時刻T22において、PosタイプF/Fのスレーブラッチ111は、通常クロックCLKが立上るため、PosタイプF/Fのマスタラッチ110からのキャプチャーデータcapBを取り込む。時刻T23において、NegタイプF/Fのスレーブラッチ211は、通常クロックCLKBが立下るため、NegタイプF/Fのマスタラッチ210からの出力データcap2を取り込む。また、時刻T23において、NegタイプF/Fのマスタラッチ210は通常クロックCLKBが立下るため、ユーザ回路1001からのキャプチャーデータcap2を保持する。また、時刻T23において、PosタイプF/Fのスレーブラッチ111はPosタイプF/FのマスタラッチからのキャプチャーデータcapBを保持する。本実施の形態においては、実施の形態1と同様の効果を奏する。すなわち、正しいシフト動作が可能となり、遷移遅延故障テストを実施することができ、従来のようにクロックを反転させる必要がないため、実動作周波数での遅延故障テストの実施が可能であり、かつ、マスタラッチ回路110及びスレーブラッチ回路111のラッチ2つの構成とすることができるため、ゲート規模を削減することができる。そして、さらに、本実施の形態においては、クロック数が3から2に減ることにより、レイアウト面積をさらに縮小することができる。なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。