荷電粒子線によって基板に描画を行う荷電粒子線描画装置であって、前記基板への描画を制御するための描画データを前記基板の第1領域への描画を制御するための第1描画データと前記基板の第2領域への描画を制御するための第2描画データとに分割する分割部と、前記第1領域に目標とするパターンが描画されるように前記第1描画データに第1補正を施して第1補正描画データを生成する第1補正部と、前記第2領域に目標とするパターンが描画されるように前記第2描画データに前記第1補正とは異なる第2補正を施して第2補正描画データを生成する第2補正部と、前記第1補正描画データおよび前記第2補正描画データを合成して合成描画データを生成する合成部と、を備え、前記合成描画データに従って基板に描画を行うことを特徴とする荷電粒子線描画装置。前記第1補正は、オーバーレイ誤差を低減するための補正を含み、前記第2補正は、近接効果補正、および、オーバーレイ誤差を低減するための補正を含む、ことを特徴とする請求項1に記載の荷電粒子線描画装置。前記分割部は、前記描画データに対応付けて予め準備された前記第1領域および前記第2領域を示す情報に基づいて前記描画データを前記第1描画データおよび前記第2描画データに分割する、ことを特徴とする請求項1又は2に記載の荷電粒子線描画装置。請求項1乃至3のいずれか1項に記載の荷電粒子線描画装置を用いて基板に描画を行う工程と、前記工程で描画を行われた該基板を現像する工程と、を含むことを特徴とする物品の製造方法。特許文献2に記載されているように複数の描画データ処理回路で並列に処理を行う構成において、総回路規模は並列化する単位となる描画データ処理回路の規模に比例する。そして、描画データ処理回路の規模は補正処理演算内容の複雑さによる。昨今の微細化の進展に伴い、例えば22nmノードにおいてはオーバーレイ精度5nm以下、線幅均一性2.2nm以下の精度が求められるようになってきている。そのため、より複雑な補正処理が必要となる場合が生じ、それを実現するための回路規模の増大を如何にして抑えるかが課題となりつつある。例えば、近接効果補正については、従来は補正処理前の設計パターンデータの段階で描画面積密度等に応じて補正パターンを追加する等の手法での補正で対応していた。しかし、複雑なパターンが高密度に配置されている様な領域では、オーバーレイ誤差を低減するための描画データに対する補正処理の影響等により近接効果補正の精度が低下しうるので、前記補正処理の後の描画データに対して近接効果補正を行う必要がある。近接効果補正は一般的に複雑な補正処理となるので、補正を実現する回路規模も大きくなり、それらを並列に処理する構成では回路規模が現実的な規模に収まらなくなる事が懸念される。本発明は、描画データを補正するための回路の規模の削減に有利な技術を提供することを目的とする。本発明の1つの側面は、荷電粒子線によって基板に描画を行う荷電粒子線描画装置に係り、前記荷電粒子線描画装置は、前記基板への描画を制御するための描画データを前記基板の第1領域への描画を制御するための第1描画データと前記基板の第2領域への描画を制御するための第2描画データとに分割する分割部と、前記第1領域に目標とするパターンが描画されるように前記第1描画データに第1補正を施して第1補正描画データを生成する第1補正部と、前記第2領域に目標とするパターンが描画されるように前記第2描画データに前記第1補正とは異なる第2補正を施して第2補正描画データを生成する第2補正部と、前記第1補正描画データおよび前記第2補正描画データを合成して合成描画データを生成する合成部と、を備え、前記合成描画データに従って基板に描画を行う。本発明によれば、描画データを補正するための回路の規模の削減に有利な技術が提供される。図1には、本発明の1つの実施形態の荷電粒子線描画装置EBの構成が示されている。この実施形態の荷電粒子線描画装置EBは、複数の荷電粒子線で基板にパターンを描画するように構成されているが、本発明は、1つの荷電粒子線で基板にパターンを描画する荷電粒子線描画装置にも適用されうる。ここでは、荷電粒子線が電子線である例を説明するが、荷電粒子線は、例えばイオン線などの他の荷電粒子線であってもよい。荷電粒子線描画装置EBは、基板ステージ123によって保持された基板122に複数の電子線を照射する照射系COSを備えている。照射系COSは、電子源荷電粒子源111、コリメータレンズ113、アパーチャアレイ116、静電レンズアレイ117、ブランキング偏向器アレイ118、ストッピングアパーチャアレイ119、偏向器アレイ120、静電レンズアレイ121を含みうる。荷電粒子線描画装置EBは、コントローラー100、レンズ制御回路101、描画データ記憶部102、描画データ処理部103、ブランキング指令生成回路104、ブランキング制御回路105、偏向信号生成回路106、偏向アンプ107を備えうる。荷電粒子線描画装置EBはまた、レンズ制御回路108、ステージ制御信号生成回路109、ステージ制御回路110を備えうる。電子源荷電粒子源111は、クロスオーバ112を形成する。図1において、114、115は、クロスオーバ112から発散した電子荷電粒子の軌跡を例示している。クロスオーバ112から発散した電子は、電界および磁界の少なくとも一方を生成するコリメータレンズ113の作用により平行な電子線となり、アパーチャアレイ116に入射する。アパーチャアレイ116に入射した電子線は、アパーチャアレイ116によって複数の電子線に分割され、これにより複数の電子線が形成される。アパーチャアレイ116には、例えば、2次元状に規則的に配列された複数の開口例えば円形状開口が形成されている。アパーチャアレイ116によって形成される複数の電子線の配列は、アパーチャアレイ116に形成された開口の配列に従う。アパーチャアレイ116の複数の開口からなるアレイは、例えば、複数のサブアレイで構成され、サブアレイごとに偏向器アレイ120の偏向器が設けられうる。アパーチャアレイ116の各サブアレイは、所定数の開口で構成されうる。アパーチャアレイ116により形成された複数の電子線は、静電レンズアレイ117に入射する。静電レンズアレイ117は、例えば、複数の開口例えば円形状開口を有する3枚の電極板不図示で構成されうる。各開口は、電子線が通過する位置に配置される。静電レンズアレイ117は、クロスオーバ112の複数の中間像を形成する。ブランキング偏向器アレイ118は、ブランキング制御回路105により個別に制御される複数のブランキング偏向器を有し、これらにより複数の電子線を個別に偏向させることができる。ブランキング偏向器アレイ118により偏向された電子線124は、ストッピングアパーチャアレイ119により遮蔽される。ストッピングアパーチャアレイ119には、アパーチャアレイ116の複数の開口と同様に配列された複数の開口を有する。ブランキング偏向器によって偏向された電子線は、ストッピングアパーチャアレイ119によって遮断され、基板122には照射されない。一方、ブランキング偏向器によって偏向されなかった電子線は、ストッピングアパーチャアレイ119によって遮断されず、基板122に照射される。ブランキング偏向器によるこのような制御は、ブランキング制御と呼ばれる。ブランキング制御回路105は、ブランキング指令生成回路104によって生成されるブランキング信号に基づいてブランキング制御を行う。基板へのパターンの描画を制御するための描画データは、描画データ記憶部102に保持されうる。描画データ処理部103は、描画データに対して補正を施して、補正された描画データをブランキング指令生成回路104に供給する。ここで、描画データは、典型的には、ビットマップデータを含みうる。ブランキング指令生成回路104は、描画データ処理部103から供給される描画データに基づいてブランキング信号を生成する。描画データ処理部103は、電子線の状態例えば、電子線の配列状態、基板への電子線の照射位置、電子線の形状、電子線の強度等。、および、基板122上に既に形成されている下地パターンの配置、描画データのパターン密度等に基づいて描画データに対して補正を施す。コントローラー100は、電子線計測部不図示を使って電子線の状態を定期的に計測し、その結果を描画データ処理部103に供給するように構成されうる。コントローラー100はまた、アライメントスコープ不図示を使って、個々の基板について又は一定ロットごとに、基板上の下地パターンの配置を計測し、その結果を描画データ処理部103に供給するように構成されうる。ブランキング偏向器アレイ118により偏向されずにストッピングアパーチャアレイ119を通過した電子線は、静電レンズアレイ121により基板122上にクロスオーバ112の像を形成する。偏向器アレイ120は、複数の偏向器を含み、各偏向器は、電子線のサブアレイこれはアパーチャアレイ116のサブアレイに対応するごとに設けられうる。各偏向器は、電子線のサブアレイを偏向させることにより、基板122上におけるサブアレイ内の電子線の位置125をX-Y面内において移動させる。なお、偏向器アレイ120は、サブアレイごとに設けられることに限られず、例えば、複数のサブアレイサブアレイセットを単位として設けられてもよく、また、各電子線を単位として設けられてもよい。偏向信号生成回路106は、描画データ処理部103によって生成された描画データに基づいて描画処理を制御するコントローラー100の制御の下で、偏向器アレイ120の各偏向器を制御するための偏向信号を生成する。偏向アンプ107は、偏向信号生成回路106によって生成された偏向信号を増幅し、偏向器アレイ120の各偏向器を駆動する駆動信号を生成する。基板122は、基板ステージ123によって保持され、基板ステージ123は、駆動部130によって駆動される。駆動部130は、ステージ制御回路110により制御される。ステージ制御回路110は、ステージ制御信号生成回路109が生成するステージ制御信号に従って基板ステージ123を位置決めするための制御を行う。ステージ制御信号生成回路109は、描画データ処理部103によって生成された描画データに基づいて描画処理を制御するコントローラー100の制御の下で、ステージ制御信号を生成する。基板ステージ123の位置は、レーザ測長器等の計測器不図示により計測され、その計測の結果は、ステージ制御信号生成回路109による基板ステージ123の位置決めの制御に用いられる。パターンの描画処理において、基板122を保持している基板ステージ123は駆動部130によって副走査方向に駆動され、電子線は偏向器アレイ120の変更によって主走査方向に偏向される。この際にブランキング偏向器アレイ118によるブランキング制御がなされ、これによって基板122にパターンが描画される。コリメータレンズ113、静電レンズアレイ117は、レンズ制御回路101により制御され、静電レンズアレイ121は、レンズ制御回路108により制御される。また、上記の回路101ないし110による描画動作は、コントローラー100の制御の下でなされる。以下、図2を参照しながら描画データ処理部103による描画データの補正処理について説明する。ここで、補正処理は、基板に既に形成されているパターンに対するオーバーレイ誤差を低減するための補正以下、オーバーレ誤差補正と、近接効果補正とを含むものとして説明する。オーバーレイ誤差補正は、照射系COSの製作誤差やそれに伴う荷電粒子線の照射位置の誤差や下地の回路パターンの歪を一次式アフィン変換又は多項式で近似しておき、描画すべきパターンの描画位置をこの近似式に基づいて変換する処理でありうる。近接効果補正は、前方散乱、後方散乱による蓄積エネルギーの分布を演算し、その結果に基づいてパターン毎の電子線の照射時間を調整する処理でありうる。蓄積エネルギー分布は、描画すべきパターンの面積密度等に基づいて、前方散乱、後方散乱のそれぞれをガウス分布で近似して積分演算する方法によって求めることができる。近接効果はパターン間の相互作用であるため、前述の処理を複数回繰り返して収束解を求める演算が必要となる。図2には、描画データ処理部103の構成例が示されている。描画データ処理部103は、分割部200と、第1補正部310と、第2補正部320と、合成部210とを含む。分割部200は、基板122へのパターンの描画を制御するための描画データを基板122の第1領域へのパターンの描画を制御するための第1描画データと基板122の第2領域へのパターンの描画を制御するための第2描画データとに分割する。第1補正部310は、第1領域に目標とするパターンが描画されるように第1描画データに第1補正を施して第1補正描画データを生成する。第2補正部320は、第2領域に目標とするパターンが描画されるように第2描画データに第1補正とは異なる第2補正を施して第2補正描画データを生成する。合成部210は、第1補正部310によって生成された第1補正描画データおよび第2補正部320によって生成された第2補正描画データを合成して合成描画データを生成し、ブランキング指令生成回路104に供給する。ここで、第1描画データ、第2描画データ、第1補正描画データ、第2補正描画データ、合成描画データは、相互に区別するための便宜上の名称であり、いずれも、基板へのパターンの描画を制御するための描画データである。分割部200による描画データの分割は、例えば、描画データに対応付けて予め準備された第1領域および第2領域を示す情報以下、分割情報に基づいてなされうる。分割情報は、例えば、パターン設計のハードマクロIPコアIntellectualPropertycore単位の設定情報や、パターンの設計者が指定した情報であってもよい。前者においては、分割情報においてハードマクロIPコア単位に第1領域であるか第2領域であるかが特定されうる。後者においては、分割情報において第1領域および第2領域を示す座標が特定されうる。あるいは、分割部200による描画データの分割は、描画データが示すパターンの密度を分割部200が解析し、例えば、該密度が所定値より小さい領域を第1領域、該所定値をより大きい領域を第2領域とすることができる。この例では、第1補正は、オーバーレイ誤差補正であり、第2補正は、近接効果補正およびオーバーレイ誤差補正であるものとする。一般的に、近接効果補正のための演算は、線形補正のための演算と比較して複雑な演算であり、それを実行するための回路規模が大きくなりうる。ここで、近接効果補正は、複雑なパターンが配置された領域やパターンの密度が高い領域についてはその補正効果は高いが、単純なラインアンドスペースパターンが配置された領域やパターンの密度が低い領域についてはその補正効果が低い。そこで、複雑なパターンが配置された領域やパターンの密度が高い領域の描画データに対してのみ近接効果補正を施すことが費用対効果の観点から好ましい。この例では、第1補正部310は、第1読み出し部201と、第1処理部203と、第1バッファ部205とを含み、第2補正部320は、第2読み出し部202と、第2処理部204と、第2バッファ部206とを含む。分割部200は、描画データ記憶部102に保持された描画データのうち第1描画データを第1読み出し部201に読み出させ、描画データ記憶部102に保持された描画データのうち第2描画データを第2読み出し部202に読み出させる。これにより、描画データ記憶部102に保持された描画データが第1描画データと第2描画データとに分割される。第1処理部203は、第1読み出し部201によって描画データ記憶部102から読み出された第1描画データに第1補正即ち、オーバーレイ誤差を低減するための線形補正。を施して第1補正描画データを生成し、これを第1バッファ部205に格納する。第1処理部203は、第1補正を並列して実行する複数の単位回路で構成されうる。第2処理部204は、第2読み出し部202によって描画データ記憶部102から読み出された第2描画データに第2補正オーバーレイ誤差補正、近接効果補正を施して第2補正描画データを生成し、これを第2バッファ部206に格納する。第2処理部204は、第2補正を並列して実行する複数の単位回路で構成されうる。単純な処理を実行する第1処理部203は、FPGAやASICといった並列演算回路を基本としたハード回路によるパイプライン処理で実現するのが、処理速度と回路規模の観点から好ましい。一方、複雑な処理を実行する第2処理部204は、CPUやDSPといった逐次演算回路を基本としたソフトウエア処理で実現することが設計自由度と回路規模の観点から好ましい。合成部210は、第1バッファ部205に格納された第1補正描画データおよび第2バッファ部206に格納された第2補正描画データを合成して合成描画データを生成し、これをブランキング指令生成回路104に供給する。ここで、第1領域と第2領域との境界において、補正方法の相違によって不連続部分が発生する可能性がある。そこで、第1領域と第2領域との境界部分に第1領域と第2領域とが重複する重複領域を設けて、境界部分において第1補正描画データが示す描画位置と第2補正描画データが示す描画位置との加重平均により描画位置を決定するなどして、不連続性を低減してもよい。以上のように、この実施形態では、描画データを単純な補正を施すべき第1描画データと複雑な補正を施すべき第2描画データとに分割し、第1描画データを第1補正部310で補正し第2描画データを第2補正部320で補正する。このような構成は、補正のために要する回路規模を小さくするために有利である。これとは異なり、描画データの全てを複雑な補正が可能な補正部によって補正する場合、近接効果補正の効果が低い領域の描画データにまで近接効果補正を実行することになり効率的ではないし、そのような非効率な補正のために補正部の回路規模が大きくなりうる。1つの実施例において、第1補正をオーバーレイ誤差補正とし、第2補正を近接効果補正およびオーバーレイ誤差補正とした。また、第1処理部203を、第1補正を並列して実行する複数の単位回路で構成し、第2処理部204を、第2補正を並列して実行する複数の単位回路で構成した。また、第2領域が描画領域ショット領域の全体の6割を占めるデバイスを製造することを想定した。この実施例において、第2補正部320を構成する各単位回路の面積は、第1補正部310を構成する各単位回路の面積の8倍であった。また、この実施例における描画データ処理部103が占有する面積は、従来のように描画領域ショット領域の描画データのすべてを第2補正部320に相当する補正部で処理する場合の約65パーセントであった。なお、基板の全域の描画データが第2補正部320で補正をすべきものである場合もありうる。このような場合には、例外的に、基板の全域の描画データを第2補正部320で補正し、補正された描画データを描画データ記憶部102に格納し、基板へのパターンの描画時には、その描画データをブランキング指令生成回路104に供給すればよい。上記の例は、第1補正がオーバーレイ誤差補正であり、第2補正が近接効果補正およびオーバーレイ誤差補正であるが、これは本発明の1つの実施形態に過ぎない。本発明は、第1補正が第2補正よりも相対的に処理負担が小さい処理であればよい。本発明の実施形態に係る物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。該製造方法は、感光剤が塗布された基板基材またはsubstrateの該感光剤に上記の描画装置を用いて潜像パターンを形成する工程基板に描画を行う工程と、当該工程で潜像パターンが形成された基板を現像する工程とを含みうる。さらに、該製造方法は、他の周知の工程酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等を含みうる。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能品質生産性生産コストの少なくとも1つにおいて有利である。