"集積回路基板と、前記集積回路基板上に、隆起した形状を有し、絶縁材料によって複数の平面位置のうち異なる平面位置に分離された少なくとも2つの半導体材料帯片を含む複数の半導体材料帯片スタックと、界面領域の3次元アレイが、前記複数のスタックの表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記複数のスタックに共形の表面を有する複数のワード線と、前記複数の半導体材料帯片及び前記複数ワード線を介してアクセス可能であり、ビット線構造とソース線との間のストリングに配列されるメモリセルの3次元アレイを確立する前記界面領域の記憶素子と、前記メモリセルのストリングと、前記ビット線構造及び前記ソース線のうちの一方との間の前記ストリングに結合されるダイオードと、を備えるメモリデバイス。前記ストリングは、NANDストリングであることを特徴とする請求項1に記載のデバイス。前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することで、前記メモリセルの3次元アレイのうちの特定のメモリセルを特定することを特徴とする請求項1に記載のメモリデバイス。前記ダイオードは、前記メモリセルのストリングと前記ビット線構造との間又は、前記メモリセルのストリングと前記ソース線との間の前記ストリングに結合されることを特徴とする請求項1に記載のメモリデバイス。前記ストリングデバイスが、前記複数のスタックの表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するストリング選択線と、前記グランド選択デバイスが、前記複数のスタックの表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するグランド選択線と、を含むことを特徴とする請求項1に記載のメモリデバイス。前記ダイオードは、前記ストリング選択デバイスと前記ビット線構造又は、前記グランド選択デバイスと前記ソース線との間に結合されることを特徴とする請求項5に記載のメモリデバイス。前記界面領域における前記記憶素子はそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを含むことを特徴とする請求項1に記載のメモリデバイス。前記半導体帯片は、n型シリコンを含み、前記ダイオードは、前記帯片にp型領域又は前記帯片に接触するp型プラグを含むことを特徴とする請求項1に記載のメモリデバイス。前記メモリセルのプログラミング中にメモリセルの非選択ストリングの前記ダイオードを逆バイアスするための論理を含むことを特徴とする請求項1に記載のメモリデバイス。集積回路基板と、前記集積回路基板上に、メモリセルのNANDストリングのスタックを含む、メモリセルの3次元アレイと、前記メモリセルのストリングと、ビット線構造及びソース線のうちの一方との間のストリングに結合されるダイオードと、を備えるメモリデバイス。書込みバイアス配列シーケンスを、ダイオードがメモリセルのストリングとビット線構造及びソース線構造のうちの一方との間となるように、前記ストリングに結合されたダイオードを有する前記3次元NAND型フラッシュメモリに適用する工程が含まれる、3次元NAND型フラッシュメモリの動作方法。前記書込みバイアス配列シーケンスには、前記書込みバイアス配列によって書き込まれるべきメモリセルを含まない1本以上の前記非選択ストリングを1本以上の前記ソース線又は前記ビット線構造から1つ以上の前記ダイオードを介して又は介さず充電し、前記ソース線構造と前記ビット線構造を、前記非選択ストリング及び前記書込みバイアス配列によって書き込まれるべき1つ以上のメモリセルを含む選択ストリングから滅結合し、前記書込みバイアス配列によって書き込まれるべき1つ以上のメモリセルの1つ以上のワード線を介して、前記非選択ストリング及び前記選択ストリングに対して書込み電圧を印加することを特徴とする請求項11に記載の3次元NAND型フラッシュメモリの動作方法。そのため、信頼できる非常に小型の記憶素子を含む、3次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。本発明の一態様は、集積回路基板と、複数の半導体材料帯片スタックと、複数のワード線と、複数の記憶素子と、複数のダイオードと、を備えるメモリデバイスである。前記複数の半導体材料帯片スタックは、前記集積回路基板から延出する。前記複数のスタックは、隆起した形状であり、絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも2つの半導体材料帯片を含む。前記複数のワード線は、前記複数のスタックの上に直交して配列され、前記複数のスタックに共形な表面を有するので、界面領域の3次元アレイが、前記複数のスタックの表面と前記複数のワード線との交点に確立される。前記界面領域における前記記憶素子は、前記複数の半導体材料帯片及び前記複数のワード線を介してアクセス可能なメモリセルの3次元アレイを確立する。前記メモリセルは、ビット線構造とソース線との間のストリングに配置される。前記ダイオードは、前記メモリセルのストリングと、前記ビット線構造及びソース線のうちの一方との間の前記ストリングに結合される。実施形態によっては、前記ストリングは、NANDストリングである。実施形態によっては、前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することにより、前記メモリセルの3次元アレイのうちの特定のメモリセルを特定する。実施形態によっては、ダイオードが、前記メモリセルのストリングと前記ビット線構造との間の前記ストリングに結合される。実施形態によっては、ダイオードが、前記メモリセルのストリングと前記ソース線との間の前記ストリングに結合される。ある実施形態には、ストリング選択線及びグランド選択線が含まれる。前記ストリング選択線は、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するので、前記ストリング選択デバイスが、前記複数のスタックの表面と前記ストリング選択線との交点に確立される。前記グランド選択線は、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するので、前記グランド選択デバイスが、前記複数のスタックの表面と、前記グランド選択線との交点に確立される。実施形態によっては、前記ダイオードが、前記ストリング選択デバイスと前記ビット線構造との間に結合される。実施形態によっては、前記ダイオードは、前記グランド選択デバイスと前記ソース線との間に結合される。実施形態によっては、界面領域における複数の電荷トラップ構造がそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを備える。実施形態によっては、半導体帯片は、n型シリコンを含み、前記ダイオードは、前記帯片にp型領域を含む。実施形態によっては、前記半導体帯片は、n型シリコンを含み、前記ダイオードは、前記帯片に接触するp型プラグを含む。ある実施形態には、前記メモリセルをプログラミングする間にメモリセルの非選択ストリングのダイオードを逆バイアスする論理が含まれる。本発明の一態様は、集積回路基板と、前記集積回路基板上のメモリセルの3次元アレイを含むメモリデバイスである。前記3次元アレイは、メモリセルのNANDストリングのスタックと、前記ストリングに結合されたダイオードを、前記メモリセルのストリングと、前記ビット線構造及び前記ソース線のうちの一方との間に含む。実施形態によっては、前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することにより、メモリセルの3次元アレイのうちの特定のメモリセルを特定する。実施形態によっては、前記ダイオードが、前記メモリセルのストリングと前記ビット線構造との間の前記ストリングに結合される。実施形態によっては、前記ダイオードは、前記メモリセルのストリングと前記ソース線との間の前記ストリングに結合される。ある実施形態は、前記ビット線構造と前記メモリセルのストリングとの間にストリング選択デバイスを含み、前記ソース線と前記メモリセルのストリングとの間にグランド選択デバイスを含む。実施形態によっては、前記ダイオードが、前記ストリング選択デバイスと前記ビット線構造との間に結合される。実施形態によっては、前記ダイオードは、前記グランド選択デバイスと前記ソース線との間に結合される。実施形態によっては、前記界面領域における前記電荷トラップ構造はそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを含む。本発明の一態様は、3次元NAND型フラッシュメモリの動作方法である。工程には、書込みバイアス配列シーケンスを、ダイオードがメモリセルのストリングと、ビット線構造及びソース線構造のうちの一方との間にあるように、ストリングに結合されたダイオードを有する前記3次元NAND型フラッシュメモリに適用する工程が含まれる。1本以上の非選択ストリングを充電する。ここで、前記非選択ストリングには、前記書込みバイアス配列によって書き込まれるべきメモリセルは含まれない。様々な実施形態において、前記ソース線構造又は前記ビット線構造から充電が行われる。様々な実施形態において、前記ダイオードを通して又は前記ダイオードを通さず充電が行われる。前記ソース線構造及び前記ビット線構造は、前記非選択ストリング及び前記書込みバイアス配列によって書き込まれるべき1つ以上のメモリセルを含む選択ストリングから滅結合される。書込み電圧は、書込みバイアス配列によって書き込まれるべき前記1つ以上のメモリセルの1つ以上のワード線を介して、前記非選択ストリング及び前記選択ストリングに対して印加される。前記記憶素子は、対応するビット線構造と共通のソース線との間のストリングに配置され、前記メモリセルのストリングと、前記ビット線構造及び共通のソース線のうちの一方との間のそれぞれのストリングに結合されたダイオードを含む。第1の選択ゲート例えば、SSLは、前記対応するビット線構造とメモリセルのストリングとの間に結合することができ、第2の選択ゲート例えば、CSLは、対応する共通のソース線とメモリセルのストリングとの間に結合することができる。前記ダイオードは、前記第1の選択ゲートと前記対応するビット線構造との間に結合することができる。前記ダイオードは、前記第2の選択ゲートと前記対応する共通のソース線との間に結合することができる。3次元メモリデバイスには、絶縁材料によって分離された複数の半導体材料帯片の形状を有し、復号化回路を通してセンスアンプに結合可能なストリングとして本明細書で説明される実施例において配列された複数の隆起したスタックが含まれる。半導体材料の帯片は、前記隆起したスタックのサイドに側面を有する。実施例において配列された、本明細書では行デコーダに結合可能なワード線として説明する複数の導電線は、前記複数の隆起したスタックの上を直交して延びる。前記導電線は、前記スタックの表面に共形である表面例えば、底面を有する。この共形構造により、前記スタック上の前記半導体材料帯片の側面と導電線との交点の界面領域が多層アレイとなる。記憶素子は、前記帯片の側面と前記導電線との界面領域に位置する。前記記憶素子は、以下に説明する実施形態におけるプログラム可能な抵抗構造又は電荷トラップ構造のようにプログラム可能である。特定の界面領域のスタック内における前記共形の導電線、前記記憶素子及び、前記半導体材料帯片の組み合わせにより、メモリセルのスタックが形成される。前記アレイ構造の結果として、メモリセルの3次元アレイが提供される。前記複数の隆起したスタック及び前記複数の導電線は、前記メモリセルが自己整合するように作成することができる。例えば、前記隆起したスタックにおける前記複数の半導体材料帯片は、比較的深くすることができるトレンチが結果として交互に形成される単一のエッチマスク及び前記半導体材料帯片の側面が垂直に位置合わせされる又は、前記エッチングに起因する前記隆起部の先細りの側面に位置合わせされるスタックを用いて画定することができる。前記記憶素子は、前記複数のスタックに対するブランケット蒸着プロセスによって作った材料の単一層又は多層を用いて形成することができ、最小線幅の位置合わせ工程を用いない他のプロセスを用いることで形成することができる。また、前記複数の導電線は、前記記憶素子を提供するために用いた前記材料の単一層又は多層の上に共形蒸着を用い、その後、単一のエッチマスクを用いて前記線を画定するためのエッチプロセスによって形成することができる。結果として、前記複数のスタックにおける前記複数の半導体材料帯片に対して1つの位置合わせ工程及び、前記複数の導電線に対して1つの位置合わせ工程を用いることで自己整合したメモリセルの3次元アレイが確立される。また、本明細書に説明するものは、BE-SONOS技術に基づいた3次元埋込みチャネル型無接合NANDフラッシュ構造である。本発明は、3次元VG-NAND型フラッシュ設計に対する非常に効率的なアレイ復号化方法を提供するものである。ダイサイズは、現行のFG-NAND型フラッシュ設計に適する一方、密度を1Tビットまで拡張することができる。本発明は、超高密度3次元NAND型フラッシュ用の実践的回路設計アーキテクチャを提供する。本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかとなる。図を参照して、本発明の実施形態を詳細に説明する。図1は、3次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた3次元のプログラム可能な抵抗メモリアレイの2x2部分の斜視図である。この図では、2平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図1に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造図示せずを覆う絶縁層10を有する。メモリアレイは、絶縁材料21,22,23,24によって分離された半導体材料帯片11,12,13,14の複数のスタックを含む。スタックは、図に示したようにY軸方向に延びて隆起しているので、半導体材料帯片11~14は、ストリングとして構成される。半導体材料帯片11及び13は、第1のメモリ平面においてストリングとして機能することができる。半導体材料帯片12及び14は、第2のメモリ平面においてストリングとして機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層15は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線16,17は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線16,17は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ例えば、20を充填するとともにスタック上の半導体材料帯片11~14の側面と導電線16,17との間の交点における界面領域に多層アレイを画定する。シリサイド例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイドの層18,19を導電線16,17の上面を覆って形成することができる。メモリ材料の層15は、例えば、1~5ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片11~14は、第1の導電型例えば、p型を有する半導体材料であってもよい。導電線16,17は、第2の導電型例えば、n型を有する半導体材料であってもよい。例えば、半導体材料帯片11~14は、p型ポリシリコンを用いて作ることができる。一方、導電線16,17は、比較的高濃度にドープされたn型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間にプログラム可能なアンチヒューズ層を有するpn接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の3次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜の電導性帯片上の酸化タングステンのような遷移金属酸化物を含む、別のプログラム可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、プログラム可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。図2は、導電線16と半導体材料帯片14の交差点に形成されたメモリセルをX-Z平面で切り取った断面図を示す。活性領域25,26は、導電線16と半導体材料帯片14との間の帯片14の両面に形成される。自然のままの状態では、アンチヒューズ材料の層15は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域25,26の一方又は両方が低抵抗状態であると仮定させる。ここに説明する実施形態では、各メモリセルが半導体材料帯片14のそれぞれの面に1つずつ、2つの活性領域25,26を有する。図3は、導電線16,17と半導体材料帯片14との交差点に形成されたメモリセルのX-Y平面における断面図を示す。導電線16によって画定されたワード線からアンチヒューズ材料の層15を通る半導体材料帯片14までの電流路を図示する。電子電流は、図3において破線矢印で示したようにn導電線16からp型半導体材料帯片へと向かい、半導体材料帯片に沿って破線矢印、選択メモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約1ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約1マイクロ秒のパルス幅を有する5~7ボルトのパルスを含んでもよく、以下に図28を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する1~2ボルトのパルスを含んでもよく、以下に図17を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。図4は、メモリセルの2平面を示す概略図であり、それぞれの平面は6つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの2平面は、第1のワード線WLn及び第2のワード線WLn1として機能する導電線60,61の、アレイの第1の層及び第2の層においてストリングBLn,BLn1及びBLn2として機能する、半導体材料帯片51,52の第1のスタックと、半導体材料帯片53,54の第2のスタックと、半導体材料帯片55,56の第3のスタックとの交点に画定される。メモリセルの第1の平面は、半導体材料帯片52上のメモリセル30,31と、半導体材料帯片54上のメモリセル32,33と、半導体材料帯片56上のメモリセル34,35と、を含む。メモリセルの第2の平面は、半導体材料帯片51上のメモリセル40,41と、半導体材料帯片53上のメモリセル42,43と、半導体材料帯片55上のメモリセル44,45と、を含む。図に示したように、ワード線WLnとして機能する導電線60は、図1に示したスタック間のトレンチ20の材料に対応する垂直方向の拡張部60-1,60-2,60-3を含み、導電線60を各平面において例示した3つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。図5は、3次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた3次元電荷トラップメモリアレイの2x2部分の斜視図である。この図では、2層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図5に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造図示せずを覆う絶縁層110を有する。メモリアレイは、絶縁材料121,122,123,124によって分離された半導体材料帯片111,112,113,114の複数のスタックそのうち2つのみを図に示すを含む。スタックは、図に示したようにY軸方向に延びて隆起しているので、半導体材料帯片111~114は、ストリングとして構成される。半導体材料帯片111及び113は、第1のメモリ平面においてストリングとして機能することができる。半導体材料帯片112及び114は、第2のメモリ平面においてストリングとして機能することができる。第1のスタックにおける半導体材料帯片111と112の間の絶縁材料121及び第2のスタックにおける半導体材料帯片113と114の間の絶縁材料123の有効な酸化層の厚さは、約40nm以上である。ここで、実効酸化層厚EOTは、二酸化シリコンの比誘電率と選択絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、約40nmという用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、10程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のEOTは、30nmの薄さでもよい。この例では、誘電電荷トラップ構造等のメモリ材料の層115は、複数の半導体材料帯片スタックを被覆する。複数の導電線116,117は、複数の半導体材料帯片スタックの上に直交して配置される。導電線116,117は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ例えば、120を充填するとともに、スタック上の半導体材料帯片111~114の側面と導電線116,117との交点における界面領域に多層アレイを画定する。シリサイド例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイドの層118,119を導電線116,117の上面を覆って形成することができる。このようにして導電線111~114上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤMOSFET型セルも構成することができる。このことは、ポールPaul等、ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響ImpactofaProcessVariationonNanowireandNanotubeDevicePerformance、米国電気電子学会電子デバイスに関するトランザクションIEEETransactionsonElectronDevices,第54巻,第9号,2007年9月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。結果として、NAND型フラッシュアレイに構成されたSONOS型メモリセルの3次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコンS半導体材料帯片111~114に形成され、メモリ材料の層115は、酸化シリコンOから形成することができるトンネル誘電体層97と、窒化シリコンNから形成することができる電荷蓄積層98と、酸化シリコンOから形成することができる阻止誘電体層99とを含み、ゲートは、導電線116,117のポリシリコンSを含む。半導体材料帯片111~114は、p型半導体材料であってもよい。導電線116,117は、同一又は異なる導電型例えば、p型を有する半導体材料であってもよい。例えば、半導体材料帯片111~1114は、p型ポリシリコン又はp型エピタキシャル単結晶シリコンを用いて作ることができ、導電線116,117は、比較的高濃度にドープされたp型ポリシリコンを用いて作ることができる。あるいは、半導体材料帯片111~114は、n型半導体材料であってもよい。導電線116,117は、同一又は異なる導電型例えば、p型を有する半導体材料であってもよい。このn型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片111~1114は、n型ポリシリコン又はn型エピタキシャル単結晶シリコンを用いて作ることができ、導電線116,117は、比較的高濃度にドープされたp型ポリシリコンを用いて作ることができる。n型半導体材料帯片に対する典型的なドーピング濃度は、約1018/cm3とすることができ、利用可能な実施形態では、1017/cm3~1019/cm3の範囲内があり得る。n型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、NANDストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の3次元アレイに形成される。25ナノメータ程度の隆起したスタック間の間隙を有する、25ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層例えば、30層を有するデバイスは、単一チップにおいてテラビットの記憶容量1012に到達することができる。メモリ材料の層115は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆U字型価電子帯を形成する材料の複合体を含む誘電体トンネル層97を含む、バンドギャップ操作SONOSBE-SONOS電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第1の層と、バンドオフセット層と呼ばれる第2の層と、分離層と呼ばれる第3の層を含む。本実施形態の層115の正孔トンネル層は、例えば、堆積後NOアニール又は堆積時にNOを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ISSG法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第1の層の厚さは、20Å未満であり、15Å以下であることが好ましい。代表的な実施形態での厚さは、10Å又は12Åである。本実施形態におけるバンドオフセット層は、例えば、ジクロロシランDCS及びNH3前駆体を680°Cで使用する低圧化学蒸着法LPCVを用いて形成される、正孔トンネル層に位置する窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、N2O前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、30Å未満、好ましくは、25Å未満である。本実施形態における分離層は、例えば、LPCVD高温酸化HTO蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に位置する二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、35Å未満であり、25Å以下であることが好ましい。この三層トンネル層は、逆U字型価電子帯エネルギーレベルとなる。第1の位置での価電子帯エネルギーレベルは、半導体本体との界面と第1の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第1の位置の後の価電子帯エネルギーレベルを、第1の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆U字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルをプログラムしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。代表的なデバイスにおいて、メモリ材料の層には、2nm未満の二酸化シリコン層、3nm未満の窒化シリコン層及び、4nm未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層O1例えば、15Å以下、極薄窒化シリコン層N1例えば、30Å以下及び、極薄酸化シリコン層O2例えば、35Å以下で構成されるため、半導体本体との界面から15Å以下のオフセットで、価電子帯エネルギーレベルが約2.6eV増加する。O2層は、第2のオフセット例えば、界面から約30Å~45Åにおいて、低価電子帯エネルギーレベルより高い正孔トンネル障壁及びより高い伝導帯エネルギーレベルによって、N1層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第2の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第2の位置の界面からの距離がより離れているためである。従って、O2層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。本実施形態のメモリ材料の層115における電荷トラップ層は、例えば、LPCVDを用いて形成した、50Åよりも厚い、例えば、本実施形態では約70Åを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコンSixOyNz、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。本実施形態のメモリ材料の層115における阻止誘電体層は、50Åよりも厚く、例えば、本実施形態では約90Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化HTO又はLPCVD-SiO2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高k材料を含むことができる。代表的な実施形態では、正孔トンネル層は、13Åの厚さの二酸化シリコン、バンドオフセット層は、20Åの厚さの窒化シリコン、分離層は、25Åの厚さの二酸化シリコン、電荷トラップ層は、70Åの厚さの窒化シリコン、そして、阻止誘電体は、90Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線116,117に用いたpポリシリコン仕事関数は、約5.1eVであってもよい。図6は、導電線116と半導体材料帯片114の交差点に形成された電荷トラップメモリセルをX-Z平面で切り取った断面図を示す。活性電荷トラップ領域125,126は、導電線116と帯片114との間の帯片114の両面に形成される。ここで説明する実施形態においては、図6に示したように、各メモリセルは、活性電荷蓄積領域125、126を半導体材料帯片114の各面にひとつずつ有するダブルゲート電界効果トランジスタである。図7は、導電線116,117と半導体材料帯片114との交差点に形成された電荷トラップメモリセルをX-Y平面で切り取った断面図を示す。半導体材料帯片114を下る電流路を図示する。図の中に破線矢印で示した電子電流は、p型半導体材料帯片に沿って、選択メモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線116,117の間のソース/ドレイン領域128,129,130は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに無接合とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、p型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。別の実施形態において半導体材料帯片111~114は、無接合配列における低濃度にドープされたn型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。図8は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、NAND構成において配置された9つの電荷トラップセルを有するメモリセルの2平面を示す概略図である。メモリセルの2平面は、ワード線WLn1、ワード線WLn及びワード線WLn1として機能する導電線160,161,162の、半導体材料帯片の第1のスタック、半導体材料帯片の第2のスタック及び半導体材料帯片の第3のスタックとの交点に画定される。メモリセルの第1の平面は、半導体材料帯片のNANDストリングにメモリセル70,71,72と、半導体材料帯片のNANDストリングにメモリセル73,74,75と、半導体材料帯片のNANDストリングにメモリセル76,77,78とを含む。メモリセルの第2の平面は、この例では立方体の底平面に対応し、第1の平面と同様にNANDストリングに配置されたメモリセル例えば、80,82,84を含む。図に示したように、ワード線WLnとして機能する導電線161は、図5に示すスタック間のトレンチ120の材料に対応する垂直方向の拡張部を含んで、導電線161を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル第1の平面のセル71,74,77に結合する。ビット線とソース線はメモリストリングの両端にあり、ビット線106,107,108は、メモリストリングの異なるスタックに接続され、ビット線信号BLn-1,BLn,BLn1によって制御される。信号SSLnによって制御されるソース線86は、本配列の上部平面のNANDストリングを終端させる。同様に、信号SSLn1によって制御されるソース線87は、本配列の下部平面のNANDストリングを終端させる。ストリング選択トランジスタ85,88,89は、本配列においてそれぞれのNANDストリングとビット線BLnとの間に接続される。さらに、立方体の底平面の類似のストリング選択トランジスタは、本配列においてNANDストリングとビット線BLn1,BLn,BLn1のそれぞれとの間に接続される。ストリング選択線83は、ワード線に対して平行である。ブロック選択トランジスタ90~95は、NANDストリングをソースのうちのひとつに結合する。この例におけるグランド選択信号GSLは、ブロック選択トランジスタ90~95のゲートに結合され、導電線160,161,162と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、ゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。図9は、図5のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図9は、ワード線を形成するエッチング工程の結果として、絶縁層110の表面110A及び半導体材料帯片113,114の側面113A,114Aが、ワード線として機能する導電線116同士の間で露出している点において図5とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層115をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層115を完全にエッチングする必要はない。図10は、図6の構造のようなX-Z平面におけるメモリセルの断面図である。図10は、図6と同一のものであり、図9のような構造が、この断面図では、図5の構造で実現されたものと同じメモリセルになることを説明するものである。図11は、図7のようなX-Y平面におけるメモリセルの断面図である。図11は、半導体材料帯片114の側面例えば、114Aに沿った領域128a,129a,130aのメモリ材料が除去可能である点において図7とは異なる。図12~16は、アレイ形成のための微細加工による位置合わせ工程である2つのパターンマスキング工程だけを用いて、上述したような3次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図12は、絶縁層210,212,214及び導体層211、213を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、導体層211,213は、n型又はp型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層210,212,214は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧力化学蒸着法LPCVD法等を含む様々な方法で形成することができる。図13は、半導体材料帯片の複数の隆起したスタック250を画定するために用いた第1のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、導体層211,213の材料を用いて実現され、絶縁層212,214によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。図14A及び図14Bはそれぞれ、アンチヒューズセル構造等のプログラム可能な抵抗メモリ構造を含む実施形態及びSONOS型メモリセル構造等のプログラム可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。図14Aは、メモリ材料が図1に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層215のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。図14Bは、図4に関連して上述したトンネル層397、電荷トラップ層398及び、阻止層399を含む多層電荷トラップ構造を含む層315のブランケット堆積の結果を示す。図14A及び図14Bに示したように、メモリ層215,315を、半導体材料帯片の隆起したスタック図13の250に対して共形して堆積させる。図15は、ワード線として機能する導電線に用いられる、n型又はp型のドーピングを有するポリシリコン等の導電材料を堆積させて層225を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド226の層を層225の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ220を完全に充填するが、高アスペクト比10ナノメータ程度の狭いトレンチさえも完全に充填する。図16は、3次元メモリアレイ用のワード線として機能する複数の導電線260を画定するために用いた第2のリソグラフィによるパターニング工程の結果を示す。第2のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層210で停止する交互のエッチングプロセスを用いる。任意の製造工程には、複数の導電線の上にハードマスクを形成するとともに、ワード線、グランド選択線及びストリング選択線を形成する工程が含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、半導体材料帯片におけるドーピング濃度を増加させ、それによって、半導体材料帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体材料帯片及びスタックの上に重なった各半導体材料帯片まで透過させることができる。ハードマスクを取り除き、導電線の上面に沿ってシリサイド層が露出する。アレイの上部一面に層間誘電体を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグが形成されるバイアをあける。上に重なる金属線をパターニングしてBL線としてデコーダ回路に接続する。図示したように、1本のワード線、1本のビット線及び、1本のソース線を用いて選択セルにアクセスする3平面の復号化ネットワークが確立される。3次元メモリの平面復号化方法及びデバイスPlaneDecodingMethodandDeviceforThreeDimensionalMemoriesと題する米国特許第6,906,940号を参照されたい。選択アンチヒューズ型セルをプログラムするために本実施形態では、選択ワード線を-7ボルトでバイアスすることができ、非選択ワード線は0ボルトに設定でき、選択ビット線は0ボルトに設定でき、非選択ビット線は0ボルトに設定でき、選択SL線は-3.3ボルトに設定でき、非選択SL線は0ボルトに設定できる。選択セルを読み出すために本実施形態では、選択ワード線は-1.5ボルトでバイアスすることができ、非選択ワード線は0ボルトに設定でき、選択ビット線は0ボルトに設定でき、非選択ビット線は0ボルトに設定でき、選択SL線は-3.3ボルトに設定でき、非選択SL線は0ボルトに設定できる。図17は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線875は、本明細書に説明した通りに実現した3次元のプログラム可能な抵抗メモリアレイ860RRAMを半導体基板上に含む。行デコーダ861は、複数のワード線に結合され、メモリアレイ860の行に沿って配列される。列デコーダ863は、メモリアレイ860のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ860における列に沿って配列される複数のビット線864又は上述したようなSSL線に結合される。平面デコーダ858は、SSL線859又は、上述したようなビット線上のメモリアレイ860における複数の平面に結合される。バス865を介してアドレスを列デコーダ863、行デコーダ861及び平面デコーダ858に供給する。ブロック866内のセンスアンプ及びデータ入力構造体は、この例では、データバス867を介して列デコーダ863に結合される。データは、集積回路875の入力/出力ポート又は集積回路875の内部又は外部の他のデータソースからデータ入力線871を介してブロック866内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、プログラム可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路874が集積回路に含まれる。データは、ブロック866内のセンスアンプから、集積回路875の入力/出力ポート又は集積回路875の内部又は外部の他のデータの送り先へデータ出力線872を介して供給される。バイアス配置ステートマシン869を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック868において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。図18は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線975は、本明細書に説明したように実現され、メモリストリングのローカルビット線路にダイオードを含む3次元のNAND型フラッシュメモリアレイ960を半導体基板上に含む。行デコーダ961は、複数のワード線926に結合され、メモリアレイ960における行に沿って配列される。列デコーダ963は、アレイ960のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ960の列に沿って配列される複数のビット線964又は上述したようなSSL線に結合される。平面デコーダ958は、SSL線959又は、上述しようなビット線を介してメモリアレイ960における複数の平面に結合される。バス965を介してアドレスをページバッファを含む列デコーダ963、行デコーダ961及び平面デコーダ958に供給する。ブロック966内のセンスアンプ及びデータ入力構造体は、この例では、データバス967を介して列デコーダ963に結合される。データは、集積回路975の入力/出力ポート又は集積回路975の内部又は外部の他のデータソースからデータ入力線971を介してブロック966内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、NAND型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路974が集積回路に含まれる。データは、ブロック966内のセンスアンプから、集積回路975の入力/出力ポート又は集積回路975の内部又は外部の他のデータの送り先へデータ出力線972を介して供給される。バイアス配置ステートマシン969を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック986において、読出し電圧、消去電圧、書込み電圧、消去確認電圧及び、書込み確認電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。図19は、製造されてテストされた8層の垂直ゲート、薄膜トランジスタ、BE-SONOS電荷トラップNAND型デバイスの一部分のTEM断面図であり、図8及び図23に示したように復号化のために配列されている。デバイスは、75nmハーフピッチで作成された。チャネルは、厚さ約18nmのn型ポリシリコンであった。追加の接合インプラントは用いなかったので、無接合の構造となった。Z方向にチャネルを絶縁するための帯片間の絶縁材料は、厚さ約40nmの二酸化シリコンであった。ゲートは、p型ポリシリコン線によって提供された。SSL及びGSLデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、32本のワード線の無接合NANDストリングを実現した。図19における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片間の絶縁材料が、ポリシリコンよりもエッチングされるためである。図20は、NANDストリングの半導体本体にダイオード例えば、ダイオード1492を含む実施形態の斜視図である。この構造には、半導体材料帯片1414,1413,1412を基板1410上の複数の隆起したスタックのそれぞれの平面に含む、複数の隆起したスタックが含まれる。複数の導電線1425-1~1425-n図では、分かりやすくするために2つだけを示すは、上述したように、スタックを通って直交して延びるワード線として機能するとともに記憶層の上で共形である。導電線1427は、ストリング選択線SSLとして機能し、導電線1428は、共通ソース選択線GSLとして機能するので、これらの線は、ワード線として機能する複数の導電線に対して平行に配置される。これらの導電線は、ワード線として機能する導電線に用いられるn型又はp型をドーピングされたポリシリコン等の導電材料1491によって形成される。シリサイド層1426は、ワード線、ストリング選択線及び、共通ソース選択線として機能する導電線の最上部を覆うことができる。領域1415において、半導体材料帯片1414,1413,1412は、共通ソース選択線の相互接続によって同じ平面の他の半導体材料帯片及び平面デコーダ図示せずに接続される。上述したように、半導体材料帯片は、階段状コンタクトエリアを用いる共通ソース選択線の相互接続部において拡張されている。ダイオード例えば、1492を、ワード線1425-1~1425-nに結合されたメモリセルと半導体材料帯片1414,1413,1412をビット線BLn,BLn1に結合するプラグ1450,1451との間に配置する。説明した例では、ダイオードは、半導体材料帯片におけるP注入領域例えば、1449によって形成される。プラグ1450,1451は、ドープされたポリシリコン、タングステン又は、他の垂直相互接続技術を含む。上に重なるビット線BLn,BLn1は、プラグ1450,1451と列復号化回路図示せずとの間に接続される。各層のソース線SLは、別々に復号される。ストリング選択線SLL/グランド選択線GSL、ワード線WL及びビット線BLは、多層スタックの垂直方向に共通である。図20に示した構造において、ストリング選択ゲート及び共通ソース選択ゲートとなるようにコンタクトをアレイに形成する必要がない。図21は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、NAND構成に配置された6つの電荷トラップセルを有するメモリセルの2平面を示す概略図である。メモリセルの2平面は、ワード線WLn1、ワード線WLn及びワード線WLn1として機能する導電線1160,1161,1162の交点に、半導体材料帯片の第1のスタック、半導体材料帯片の第2のスタック及び半導体材料帯片の第3のスタックを有して画定される。メモリセルの第1の平面には、半導体材料帯片上のNANDストリングにメモリセル1170,1171,1172と、半導体材料帯片上のNANDストリングにメモリセル1173,1174,1175が含まれる。メモリセルの第2の平面は、この例では立方体の底平面に対応し、第1の平面と同様の方法でNANDストリングに配置されたメモリセル例えば、1182,1184を含む。図に示したように、ワード線WLnとして機能する導電線1161は、図5に示すスタック間のトレンチ120の材料に対応する垂直方向の拡張部を含んで、導電線1161を、全ての平面における半導体材料帯片間のトレンチ内の界面領域にあるメモリセル第1の平面のセル1171,1174に結合する。ストリング選択トランジスタ1196,1197は本配列において、それぞれのNANDストリングと、対応するビット線BL1,BL2との間に接続される。同様に、立方体の底平面上の類似のストリング選択トランジスタは、本配列においてそれぞれのNANDストリングと、対応するビット線BL1,BL2との間に接続されるので、列の復号化をビット線に適用する。ストリング選択線1106は、図20に示したように、ストリング選択トランジスタ96,97に接続され、ワード線に対して平行に配置される。この例においては、ダイオード1110,1111,1112,1113は、ストリングと、対応するビット線との間に接続される。グランド選択トランジスタ1190,1191は、NANDストリングの両端に配置され、選択層のNANDストリングを共通のソース基準線に結合するために用いられる。この構造において共通ソース基準線は、平面デコーダによって復号される。グランド選択信号GSLは、導電線1160,1161,1162と同じ方法で実現することができる。ストリング選択トランジスタ及びグランド選択トランジスタは、実施形態によっては、ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。他の実施形態においては、メモリ材料を用いない典型的なゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。書込み動作の説明をする。ここで、対象セルは、図21のセルAであり、書込みディスターブ条件は、セルBに関しては、同一平面/ソース線及び同一行/ワード線上にあり、かつ、異なる列/ビット線上のセルを対象セルとし、セルCに関しては、同一行/ワード線及び同一列/ビット線上にあり、かつ、異なる平面/ソース線上のセルを対象セルとし、セルDに関しては、同一行/ワード線上のセルを対象セルとするが、当該対象セルとは異なる列/ビット線及び異なる平面/ソース線上のセルであり、セルEに関しては、同一平面/ソース線及び同一列/ビット線上にあり、かつ、異なる行/ワード線にあるセルを対象セルとする。この配列によると、ストリング選択線及び共通ソース選択線は、立方体単位で復号される。ワード線は、行単位で復号される。共通ソース線は、平面単位で復号される。ビット線は、列単位で復号される。図22は、図20のようなアレイにおける書込み動作のためのタイミング図である。書込みインターバルは、T1,T2,T3と分類された3つの主要なセグメントに分割される。T1の第1部では、立方体に対してグランド選択線GSL及び非選択共通ソース線CSL図ではソース線SLとして示すを約3.3VとすることができるVCCとする一方、選択共通ソース線CSL図ではソース線SLとして示すは、0Vを維持する。立方体に対するストリング選択線は、約0Vを維持する。これには、選択平面を0Vに結合する効果があり、非選択共通ソース線と共通ソース選択線との間の差が、共通ソース選択ゲートをターンオンさせるには不十分なため非選択平面が浮遊したままとなる。短い移行インターバルの後、回路の非選択ワード線及び他の任意のパスゲート例えば、ダミーワード線及び選択ゲートを約10Vとすることができるパス電圧レベルに結合する。同様に、選択ワード線を、同じ電圧に結合する又は同じ電圧に近づける一方で、グランド選択線GSL及び非選択共通ソース線CSL図では、ソース線SLとして示すは、VCCのままとする。これは、立方体の非選択平面に対して本体領域をセルフブーストする効果がある。図21を参照すると、セルC及びセルDは、セグメントT1におけるこの動作の結果としてブーストチャネル領域を有する。セグメントT2において、グランド選択線GSL及び非選択共通ソース線CSLは移行して0Vに戻り、ワード線及びパスゲートは、パス電圧を維持する。グランド選択線及び非選択共通ソース線が0Vに戻った少し後で、立方体のストリング選択線が、上述したように約3.3VとすることができるVCCに移行する。同様に、非選択ビット線がVCCに移行する。セグメントT2においてバイアスをかけた結果として、選択平面、選択行及び、選択列例えば、セルB及び非選択平面、選択行及び非選択列例えば、セルDにおけるメモリセルのチャネルは、セルフブースティングによってブーストする。セルCのブーストチャネル電圧は、BLによるダイオードによりリークしない。セグメントT2の後、ストリング選択線及び非選択ビット線は移行して0Vに戻る。セグメントT3において、ストリング選択線及び非選択のビット線が落ち着いて0Vに戻ってから、選択ワード線の電圧が、約20Vの書込み電位までブーストするが、ストリング選択線、グランド選択線、選択ビット線、非選択ビット線、選択共通ソース線及び、非選択共通ソース線は、0Vを維持する。セグメントT2及びT3において、反転チャネルが選択セルに形成されるので、ストリング選択ゲート及び共通ソース選択ゲートがともにオフの場合であっても、プログラミングが完了する。なお、対象セルとして同一平面及び同一列にあるが異なる行にあるセルEは、非選択ワード線に印加されているパス電圧の結果としてのみディスターブを受けることに留意されたい。印加されたパス電圧は結果として、これらのセルに記憶されたデータをディスターブしない程度に十分に低くなければならない。書込みインターバルの最後には、全ての電圧は、約0Vに戻る。図20の構造の様々な実施形態では、ドレイン側ビット線前方センシングを採用している。様々な実施形態においてダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。図23には、図20の構造に好適な読出しバイアスの条件を示す。図23に示した基板410上の構造のバイアス条件によると、パス電圧を非選択ワード線及び読出し基準電圧を選択ワード線に印加して読み出すために、立方体におけるセルの平面をバイアスする。選択共通ソース線は、約0Vに結合され、非選択共通ソース線は、約VCCに結合されるが、立方体のグランド選択線GSL及びストリング選択線SSLは共に約3.3Vに結合される。立方体のビット線BLn及びBLn1は、プレチャージレベルの約1.5Vに結合される。この例におけるページ復号化は、共通ソース線及び平面復号化を用いて達成することができる。そのため、任意の読出しバイアス条件に対して、ビット線と同じ数のビット数を有するページは、立方体の選択共通ソース線又は平面毎に読み出すことができる。選択共通ソース線は、接地される又は基準電圧に設定されるが、他の共通ソース線は、約3.3Vに設定される。このように、非選択共通ソース線が浮遊する。非選択平面のビット線パスにおけるダイオードは、漂遊電流を防止する。ページ読み出し動作において、各ワード線は、立方体の平面毎に1度読み出される。同様に、ページ毎に行われる書き込み動作の間、書込み禁止条件は、ページに対する書き込み動作の所要回数、すなわち、平面毎に1度、に耐えられるだけ十分なものでなければならない。そのため、メモリセルの8つの平面を含む立方体に対する書込み禁止条件は、非選択セルに対する8サイクルの書き込みに耐えるものでなければならない。なお、ビット線ストリングのダイオードは、典型的に約0.7Vとなるダイオード接合部の電圧低下を補償するために、ビット線のバイアスを若干昇圧させる必要がある。図24は、立方体消去動作のバイアス条件を説明する図である。図に示した配列において、ワード線は、約-5V等の負の電圧に結合され、共通ソース線及びビット線は、約8Vの正の電圧に結合され、グランド選択線GSLは、約8V等適度に高いパス電圧に結合される。これにより、ソース線バイアスの穴抜け現象の基準が抑制される。他のブロックのSSL/SGLは、ターンオフされる。BLの高電圧要件は、BLドライバ設計によって満たされている。あるいは、ワード線及びストリング選択線を接地し、共通ソース線及びグランド選択線を13V等高電圧に結合する。図25は、他の実施形態を示す図であり、ダイオード1492が、プラグを形成する間にその場所でpをドーピングすることにより形成されるポリシリコンプラグ1550,1551を用いて実現される。このように、ダイオードは自己整合型であり、製造工程を減らすことができる。その他の点では、構造は図20に示したものと同様である。ねじれレイアウトコンタクト構造を40nmよりも小さいものに用いる図27参照。セルフブースティング中に、PNダイオードは、数十マイクロ秒内でブーストチャネル電圧~8Vを維持しなければならない。8Vでの逆方向バイアスの予想されるリーク電流は、ブースト電位を維持するために10pAよりも小さくなければならない。もちろん、降伏電圧は、8Vよりもかなり大きくなければならない。低ターンオン電圧例えば、<0.7Vにより、感知することが難しくなることを防止する。図26は、ダイオードがメモリセルのストリングの共通ソース線端部に位置づけされる他の実施アレイの図である。従って、p線又は注入により各平面のソース線が領域1515において共に結合されて、共通ソース線デコーダとグランド選択線GSLとの間の線の各ストリングにPNダイオードを形成する。その他の点では、この構造は、図20のものと同様である。図26の構造の様々な実施形態は、ソース側ソース線後方センシングを採用している。様々な実施形態において、ダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。図27は、立方体の概略図であり、共通ソース線CSL0及び共通ソース線CSL1に対応するセルの2平面と、ビット線BL0及びビット線BL1に対応するセルの2列と、図に示したワード線に対応するセルの4行を示す。ストリング選択線SSLは、立方体のストリング選択ゲートに結合され、グランド選択線GSLは、立方体の選択ゲートの共通ソースに結合される。以下に詳述する選択ワード線に印加された2段階の書込み電圧で、上述したものと同様のセルフブースティング書き込み動作を用いて書き込みを行う。ダイオードは、共通ソース線CSL0と共通ソース線CSL1と、対応するセルのストリングとの間に結合される。以下の議論において、ローカルビット線という語をストリングの他の用語として用いる。この構造において、全てのCSLは、書き込みを禁止するために高電圧を印加することが可能である。選択CSLが低くなっても、ローカルビット線の高電圧は低くならない。ページバッファは、どのセルに書き込むべきかを決定することができる。BL電圧がVDDの場合、書き込みは起こらない。BL電圧がGNDの場合、書き込みが起こる。NAND型フラッシュセルでは、ファウラーノルドハイムトンネル効果を用いて、選択セルに書き込む。選択解除されたセルの書き込みを禁止するために、高電圧をローカルビット線又はセルのチャネルに印加しなければならない。禁止しながら書き込みを実現するために、図28及び図29に示したような書込みシークエンスを適用することができる。書き込み動作には、高電圧を非選択共通ソース線に印加し、VCC約3.3Vを非選択ビット線に印加することが含まれる。非選択ビット線のローカルビット線は、ワード線がVCC又は高電圧のパス電圧になると、高電圧までブーストする。選択ビット線のローカルビット線は、共通ソース選択線によって強制的に高電圧になるか、又は、ビット線によってグランドまでプルダウンされる。選択セルのワード線が書込み電位になると、ローカルビット線の全てが浮遊する。選択解除されたビット線のローカルビット線の電圧レベルによって起こった如何なるファイティング電流fightingcurrentVCC/高電圧からグランドまでも書き込みに影響を与えたり書込みディスターブ条件を起こしたりしないように、書き込み動作中に印加される電力は、十分なものでなければならない。図28は、書き込みを達成するための5つのステップのシーケンスを示す図である。ステップ1において、グランド選択線は、グランド選択ゲートをターンオンし、ストリング選択線は、ストリング選択ゲートをターンオフする。非選択共通ソース線の高電圧は、立方体の非選択平面のローカルビット線を高電圧まで充電する。全てのワード線に対するワード線電圧は、第1のワード線レベルまで上がる。ステップ2では、ストリング選択ゲートをターンオンし、グランド選択ゲートをターンオフし、かつ、供給電位を非選択ビット線に加え、グランドを選択ビット線に加えることで、非選択列のローカルビット線がVCCまで充電される。ステップ3では、ワード線は、次のパス電圧レベルまでバイアスされるが、ストリング選択ゲートは、オンのままであり、グランド選択ゲートは、オフのままである。これにより、非選択ローカルビット線上のローカルビット線が高電圧に結合される。ステップ4では、選択ビット線及び選択解除された共通ソース線を共有するローカルビット線が高電圧まで充電される。この段階では、ストリング選択線はオフであり、グランド選択線はオンである。ステップ5では、ワード線電圧が書込み電圧までバイアスされるが、ストリング選択線及びグランド選択線はオフのままである。図29は、他の5ステップのシーケンスを示す図である。ステップ1では、全てのローカルビット線が、立方体の共通ソース線を高電圧までバイアスし、立方体のグランド選択ゲートGSLをターンオンし、ストリング選択ゲートSSLをターンオフすることで、共通ソース線を通して高電圧まで充電される。次に、立方体のグランド選択線がターンオフされストリング選択ゲートがターンオンされるので、選択ローカルビット線上のローカルビット線がグランド電圧となる。ステップ3では、ワード線は、パス電圧レベルまで駆動されるが、ストリング選択ゲート及びグランド選択ゲートは、オフのままである。選択ビット線のローカルビット線は、接地されたままであり、非選択ビット線上のローカルビット線は浮遊し、ワード線からブーストする。ステップ4では、グランド選択ゲートをターンオンし、ストリング選択ゲートをターンオフすることで非選択共通ソース線にバイアスを加え、選択ビット線上のローカルビット線及び非選択共通ソース線を高電圧まで充電する。ステップ5では、選択ワード線は、書込み電圧を受け、ストリング選択ゲート及びグランド選択ゲートはオフである。図28のものと比較した図29のアルゴリズムは、より良好なブースト禁止特性を有するが、より多くの電力を消費する。改善型ブースト禁止は、LBL電圧がより高くなるように高電圧からLBL3をブーストすることによって禁止を改善する。電力消費が増加するのは、高電圧になり、グランドまで放電するCSLに起因する。従って、このオペレーティング技術では、書込み禁止のために高電圧がソース線から印加される。書き込まれたビット線は、非選択ソース線をグランドまで引いた状態で書込み電圧が選択ビット線に印加されると浮遊する。また、バイアス電圧のシーケンスは、書込み禁止のために適切なブーストを維持する方法で適用される。電流パスのダイオードは、書き込み中に電流が共通ソースに戻って流れることを防止する。CSLはグローバルなので、CSLは、アレイ全体に対して一度復号することができる。反対に復号化SSLは、追加のSSLドライバ及びコンタクトエリアを要求することができる。様々な実施形態において、ダイオード復号化メモリアレイは、ストリング選択線SSLゲートの数をブロック毎に1つのストリング選択線SSL構造又はNANDストリング毎に1つのストリング選択線SSLゲートまで減少させる。この構造は、処理の難しさを大きく緩和し、非常に対称的でスケーラブルである。このアーキテクチャでは、3次元メモリアレイにおいてメモリセルレイヤの数を増やす場合、SSLストリング選択線の数を大きくする必要はない。同様に、1つのブロックにおいては1本のGSLグランド選択線で十分である。薄膜トランジスタTFTBE-SONOSデバイスでは、3次元垂直ゲートVGデバイスが最もよく用いられている。一方、アンチヒューズ又は他のメモリ技術他の高k誘電体を有する電荷トラップデバイス等を用いる技術を用いて他の同様のデバイスを開発することも可能である。図30は、図21のようなアレイにおける書き込み動作のさらなる例のためのタイミング図である。時間位相T1において、ソース線は、グランド選択線GSL及び非選択ソース線SLのVCCによってセルフブーストされる。時間位相T2において、非選択BLビット線は、ストリング選択線SSL及び非選択ビット線BL上の高電圧HVによって、高電圧HVまで昇圧される。チャネル電圧VchはセルBに対して昇圧される。セルCのブーストチャネル電圧Vchは、ビット線BLのダイオードによってリークしない。時間位相T3において、セルAに書き込む。反転チャネルは、時間位相T1の間に既に形成されている。図31は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、図27の3次元NAND型フラッシュメモリ構造の立体概略図である。このダイオードの位置は、書込み禁止をサポートする。対象セルは、セルAである。書込みディスターブ条件は、以下の通り考えられる。セルBに関しては、同一平面/ソース線及び同一行/ワード線上にあり、かつ、異なる列/ビット線上のセルを対象セルとし、セルCに関しては、同一行/ワード線及び同一列/ビット線上にあり、かつ、異なる平面/ソース線上のセルを対象セルとし、セルDに関しては、同一行/ワード線上のセルを対象セルとするが、当該対象セルとは異なる列/ビット線及び異なる平面/ソース線上のセルであり、セルEに関しては、同一平面/ソース線及び同一列/ビット線上にあり、かつ、異なる行/ワード線にあるセルを対象セルとする。セルEは、多くの実施形態において無視できるものである。図32は、図31のようなアレイにおける書き込み動作例のタイミング図である。時間位相T1において、非選択BLビット線は、SSLストリング選択線及び非選択BLビット線のVCC電圧によってセルフブーストするセルB及びセルD。時間位相T2において、非選択ソース線SLは、グランド選択線SGL及び非選択ソース線SLの高電圧HVによって、高電圧HVまで昇圧される。チャネル電圧Vchは、セルC等の非選択ソース線SLに対して直接昇圧される。セルBのブースト済みチャネル電圧Vchは、ソース線SL=0Vでグランド選択線GSLがターンオンする場合、低漏出の逆バイアスされたソース線SLのダイオードによってリークしない。時間位相T3において、ストリング選択線SSLはターンオフされているが、セルAは書き込まれる。反転チャネルは、時間位相T1の間に既に形成されている。図33A及び33Bは、3次元NAND型フラッシュメモリアレイの一部分の透過型電子顕微鏡TEM画像である。75nmハーフピッチ4F2VCデバイスのTEM画像を示す。チャネルの幅と長さはそれぞれ、30nmと40nmであり、チャネルの高さは30nmである。各デバイスは、ダブルゲート垂直ゲート水平チャネルデバイスであり、チャネルドーピングは、読出し電流を増やすために、軽くドーピングされたn型埋め込みチャネルデバイスである。ビット線BLプロファイルは、平坦なONOトポロジーを作るために最適化される。処理を最適化することで小さい側壁の凹部が得られる。ビット線BLの側壁に、極めて平坦なONOを配置する。図33Aは、アレイのX方向における断面図である。電荷トラップBE-SONOSデバイスが各チャネルの2側面で成長する。各デバイスは、ダブルゲートデバイスである。チャネル電流は水平に流れ、ゲートは縦方向に共通である。側壁のONO凹部は、最小化される。図33Bは、アレイのY方向における断面図である。ピッチが狭くビット線BL幅が小さいため、集束イオンビームFIB透過型電子顕微鏡TEM画像では、BL線水平半導体帯片及びスペースにランディングするポリゲートを含む二重の画像を示す。チャネルの長さは、示したデバイスにおいては、40nm程度である。図34は、実験的に測定したポリシリコンダイオードのI-V特性のグラフである。ポリシリコンPNダイオードの順方向及び逆方向のI-V特性は、垂直ゲートVG3次元NANDアレイにおいて接続されたPNダイオードで直接測定される。ポリシリコンの高さ/幅のサイズは、30nm/30nmである。逆方向のリークは、-8Vで10pAよりも随分低いが、これは、既にセルフブースティングの要件には十分であり、書込みディスターブを取り除く一助となる。ソースバイアスVsを印加し、7Vのパス電圧Vpassを全てのワード線WLに印加する。PNダイオード幅30nm及び高さ30nmは、6桁よりも大きいオン/オフ比をうまい具合に示す。順方向電流は、NANDストリングの直列抵抗によってクランプされる。図35は、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの読出し電流のグラフである。3次元NAND型メモリは、32本のワード線WLを有する。ワード線WLのVpass及びVread電圧は共に、7Vである。ソース線電圧VSLは、2.5V,2.0V,1.0V,0.5V,0.1Vの電圧で変化する。グラフでは、1.0Vよりも大きいソース線電圧が、十分な感応電流となる。読出しバイアス、この場合、正の電圧を、ソース側に印加するソース側センシング技術。1.5Vよりも大きいソースバイアスによって十分な読出し電流となるように、十分なターンオン電圧を必要とするPNダイオードによって所要バイアスが増加する。図36は、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの書込み禁止特性のグラフである。セルA,B,C,Dの典型的な書込み禁止特性を示す。この場合、VCC=3.3V,HV=8V,Vpass=9Vである。ISPP階段状のバイアスを有する法をセルAに適用する。グラフは、5Vよりも大きいディスターブのないウィンドウを示す。これは、ダイオードの絶縁特性の産物である。図37は、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの書込みディスターブに対するソースバイアス効果のグラフである。ソース線禁止バイアスHVは、書込みディスターブウィンドウに対して効果を有する。セルCのディスターブは、HV>7Vによって最小化される。図38は、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの書込みディスターブに対するパスゲート電圧効果のグラフである。パスゲート電圧は、書込みディスターブに対して効果を有する。セルCのディスターブは、Vpass>6Vによって減少する。図39は、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリのブロック消去過渡電流のグラフである。ソース線SLの様々なバイアスによってブロック消去の過渡的状態が変化する。消去は、全てのワード線WLを接地しながら正のソース線バイアスを印加することで行う。これは、3次元NANDアレイの浮遊体を鑑みて行うものである。SSL/GSLには、適当な正の電圧がディスターブを回避するために印加される。消去の過渡的状態を図39に示す。実施形態によっては、アレイが電場増強効果平坦なONOによるを利用しないものがあり、消去は、BE-SONOSの正孔トンネル注入によって主にサポートされる。図40は、様々な書き込み/消去サイクル数を有する、実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの書込み状態及び消去状態のI―V特性のグラフである。I-V曲線は、10000回未満のサイクルストレス、特に1000サイクルと1サイクルで僅かな劣化を示す。耐久性の劣化は、界面状態Ditの生成に関連することが多く、サブシュレショルド傾斜が低下するが、メモリウィンドウは低下しない。デバイスは、BE-SONOSスタックを最適化することで10000回のサイクル後に適度に小さい劣化を示すが、バルク型デバイスに匹敵する。図41は、書き込み/消去したメモリセルのチェッカー盤分布を有する実験的に測定したポリシリコンダイオードを接続した3次元NAND型メモリの閾値電圧のグラフである。SLCSingleLevelCell型チェッカー盤CKB分布は、ダイオード復号3次元NAND型メモリアレイに用いられる。3次元的に最も近隣するセルを、最悪のケースのディスターブに対して反対の状態にプログラムする。従来のページ書き込み及び書込み禁止セルBの条件方法は、各層で行われてから他の禁止された非選択ソース線セルC及びセルDにおいて行われる。次に、ページ書き込みが他の層において実施される。非選択セルでは、多くのソースの3次元アレイにおける行ストレス及び列ストレスを受ける。様々な実施形態において、他の実施形態では、ストリング選択線SSL/グランド選択線GSL及びビット線BL/ソース線SLの役割が切り替わった状態で、ダイオードがドレイン側BLビット線又はソース側SLソース線に接続される。これらの代替的な動作は、デバイスレベルで確かめられる。しかしながら、回路設計においては、ソース線はより低キャパシタンス負荷を有するので、速度と電力消費の観点から、高電圧HVをソース線SLに印加することがより有益である。本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。"