第1の面と、第2の面と、該第1の面と該第2の面との間に延在する第1の開口部及び第2の開口部であって、該第1の開口部と該第2の開口部との間に該第1の面の中央領域を画定する、第1の開口部及び第2の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、前記中央領域において露出する中央端子を含む、導電性素子を更に有する、誘電体素子と、裏面と、前記誘電体素子の前記第2の面に面する表面とを有する第1の超小型電子素子であって、該第1の超小型電子素子は前記表面において露出する複数のコンタクトを有する、第1の超小型電子素子と、前記第1の超小型電子素子の前記裏面に面する表面を有する第2の超小型電子素子であって、該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第2の超小型電子素子と、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記コンタクトから前記端子まで延在するリードであって、その少なくとも第1のリード及び第2のリードは、前記中央端子のうちの第1の中央端子を前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれと電気的に相互接続し、前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれとの間で信号又は基準電位のうちの少なくとも一方を搬送するために使用可能である、リードと、を備える、超小型電子アセンブリ。前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子との間で共用タイミング信号を搬送するために使用可能である、請求項1に記載の超小型電子アセンブリ。前記第1のリード及び前記第2のリードは、少なくともクロック信号を搬送するために使用可能である、請求項2に記載の超小型電子アセンブリ。請求項3に記載の超小型電子アセンブリであって、前記中央端子のうちの第2の中央端子を前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれと電気的に相互接続する第3のリード及び第4のリードを更に備え、前記第1のリード及び前記第2のリードは、第1の差動クロック信号を搬送するために使用可能であり、前記第3のリード及び前記第4のリードは、前記第2の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子との間で第2の差動クロック信号を搬送するために使用可能であり、前記第1の差動クロック信号及び前記第2の差動クロック信号は合わせて1つの差動クロックを送信する、超小型電子アセンブリ。前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれとの間でデータ信号を搬送するために使用可能である、請求項1に記載の超小型電子アセンブリ。前記第1の超小型電子素子及び前記第2の超小型電子素子はそれぞれ、前記第1のリード及び前記第2のリードを含む1組のリードを通して、前記複数の中央端子のうちの1組の共用端子に前記第1の超小型電子素子及び前記第2の超小型電子素子によって共用される複数のデータ信号を入力又は出力するために使用可能なコンタクトを有し、前記共用端子は前記第1の中央端子を含む、請求項5に記載の超小型電子アセンブリ。前記第1の超小型電子素子及び前記第2の超小型電子素子はそれぞれメモリ記憶素子を含み、前記第1のリード及び前記第2のリードは、前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれの前記メモリをアドレス指定するために使用可能なアドレス信号を搬送するために使用可能である、請求項1に記載の超小型電子アセンブリ。請求項1に記載の超小型電子アセンブリであって、前記誘電体素子の前記第1の面は、第1の周縁部と、前記第1の開口部と前記第1の周縁部との間の第1の周辺領域とを有し、前記超小型電子アセンブリは、前記第1の周辺領域において露出する第1の端子から前記第1の超小型電子素子の前記コンタクトのうちの少なくとも1つまで延在する第3のリードを更に備え、前記第3のリードは前記少なくとも1つの第1の端子と前記第1の超小型電子素子との間で第1のデータ信号を搬送するために使用可能である、超小型電子アセンブリ。請求項8に記載の超小型電子アセンブリであって、前記誘電体素子の前記第1の面は、第2の周縁部と、前記第2の開口部と前記第2の周縁部との間の第2の周辺領域とを有し、該超小型電子アセンブリは、前記第2の周辺領域において露出する第2の端子から前記第1の超小型電子素子の前記コンタクトのうちの少なくとも1つまで延在する第4のリードを更に備え、前記第3のリードは前記第2の端子と前記第2の超小型電子素子との間で第2のデータ信号を搬送するために使用可能である、超小型電子アセンブリ。前記第1の超小型電子素子は、前記第1のデータ信号の入力又は出力のために使用可能であるが、前記第2のデータ信号の入力又は出力のために使用可能でないコンタクトを有し、前記第2の超小型電子素子は、前記第2のデータ信号の入力又は出力のために使用可能であるが、前記第1のデータ信号の入力又は出力のために使用可能でないコンタクトを有する、請求項9に記載の超小型電子アセンブリ。反対に面する第1の面及び第2の面と、該第1の面と該第2の面との間に延在する少なくとも1つの第1の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、前記第1の面において露出する複数の端子を含む、導電性素子を更に有する、誘電体素子と、裏面と、前記誘電体素子に面する表面とを有する第1の超小型電子素子であって、該第1の超小型電子素子は該表面において露出する複数のコンタクトを有する、第1の超小型電子素子と、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを備える第2の超小型電子素子であって、該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第2の超小型電子素子と、前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第1の超小型電子素子の第1のコンタクトと前記誘電体素子の第1の端子との間に電気的に接続される第1の信号リードと、前記誘電体素子上の少なくとも1つの導電性素子に接続される第1の基準リードであって、該第1の基準リードの一部は、前記第1の信号リードのための所望のインピーダンスが達成されるように、前記第1の信号リードのかなりの部分に対して実質的に平行に、かつ該部分から実質的に一定の距離をおいて配置され、該第1の基準リードは基準電位に接続するために用いられ、前記第1の超小型電子素子の少なくとも1つのコンタクトに電気的に接続される、第1の基準リードと、を備える、超小型電子アセンブリ。前記第1の基準リードは前記誘電体素子の前記第1の開口部を越えて延在する、請求項11に記載の超小型電子アセンブリ。前記誘電体素子を貫通して延在する第2の開口部と、前記第2の開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第2の超小型電子素子のコンタクトと前記誘電体素子上の端子との間に電気的に接続される第2の信号リードと、を更に備える、請求項12に記載の超小型電子アセンブリ。請求項13に記載の超小型電子アセンブリであって、前記誘電体素子上の導電性素子に電気的に接続される第2の基準リードを更に備え、該第2の基準リードの少なくとも一部は、前記第2の信号リードのための所望のインピーダンスが達成されるように、前記第2の信号リードから実質的に一定の距離をおいて配置される、超小型電子アセンブリ。前記第1の基準リードは前記誘電体素子の前記第1の開口部及び前記第2の開口部を越えて延在する、請求項13に記載の超小型電子アセンブリ。前記第1の基準リードの第1の部分は前記第1の信号リードから実質的に一定の距離をおいて延在し、前記第1の基準リードの第2の部分は前記第2の信号リードから実質的に一定の距離をおいて延在する、請求項15に記載の超小型電子アセンブリ。反対に面する第1の面及び第2の面と、該第1の面と該第2の面との間に延在する少なくとも1つの第1の開口部とを有する誘電体素子であって、該誘電体素子は、その上に、複数のコンタクト及び複数の端子を含む、導電性素子を更に有し、該コンタクト及び該端子は該誘電体素子の該第1の面において露出する、誘電体素子と、裏面と、前記誘電体素子に面する表面とを有する第1の超小型電子素子であって、該第1の超小型電子素子は前記表面において露出する複数のコンタクトを有する、第1の超小型電子素子と、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを有する第2の超小型電子素子であって、該第2の超小型電子素子は、前記表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する、第2の超小型電子素子と、前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在する第1のボンドワイヤ及び第2のボンドワイヤであって、該第1のボンドワイヤ及び該第2のボンドワイヤは、前記第1の超小型電子素子の第1のコンタクトに電気的に接続される第1の端部と、前記誘電体素子の第1の端子に電気的に接続される第2の端部とを有し、電気的に並列の導電性経路を与える、第1のボンドワイヤ及び第2のボンドワイヤと、を備える、超小型電子アセンブリ。前記第1のボンドワイヤは、前記導電性素子のうちの第1の導電性素子に接合され、該第1のボンドワイヤが前記第1のコンタクト又は前記第1の導電性素子のうちの少なくとも一方と接触しないように前記第2のボンドワイヤの端部に接合される、請求項17に記載の超小型電子アセンブリ。前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在する第3の導電性ボンドワイヤ及び第4の導電性ボンドワイヤを更に備え、該第3のボンドワイヤ及び該第4のボンドワイヤは、前記第2の超小型電子素子の第1のコンタクトと前記誘電体素子の第2の端子との間に電気的に接続され、電気的に並列の導電性経路を与える、請求項17に記載の超小型電子アセンブリ。前記誘電体素子上に取り付けられる少なくとも1つの受動構成要素を更に備える、請求項17に記載の超小型電子アセンブリ。反対に面する第1の面及び第2の面と、該面間に延在する開口部とを有する誘電体素子であって、該誘電体素子は、その上に導電性素子を更に有する、誘電体素子と、裏面と、前記誘電体素子に面する表面とを有する第1の超小型電子素子であって、該第1の超小型電子素子は第1の縁と、該表面において露出し、該第1の縁から離れた複数のコンタクトとを有する、第1の超小型電子素子と、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを有する第2の超小型電子素子であって、該第2の超小型電子素子は、前記第1の面において露出し、前記第1の超小型電子素子の前記第1の縁を越えて突出する複数のコンタクトを有し、前記誘電体素子内の前記開口部は前記第1の超小型電子素子の前記コンタクト及び該第2の超小型電子素子の該コンタクトを包囲する、第2の超小型電子素子と、前記第1の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在する第1のリードと、前記第2の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在する第2のリードと、を備える、超小型電子アセンブリ。反対に面する第1の面及び第2の面と、該面間に延在する開口部とを有する誘電体素子と、裏面と、前記誘電体素子に面する表面と、第1の縁とを有する第1の超小型電子素子であって、該第1の超小型電子素子は、該表面において露出し、該第1の縁から離れた複数のコンタクトと、該コンタクトから、該表面において露出し、第1の縁に隣接する再配線パッドまで該表面に沿って延在する再配線導体と、を有する、第1の超小型電子素子と、裏面と表面とを有する第2の超小型電子素子であって、該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の前記第1の縁を越えて突出する複数のコンタクトを有する、第2の超小型電子素子と、を備え、前記第1の超小型電子素子の前記再配線パッド及び前記第2の超小型電子素子の前記コンタクトは前記誘電体素子内の前記開口部と位置合わせされる、超小型電子アセンブリ。前記誘電体素子は、その上に、前記誘電体素子の前記第1の面において露出する端子を含む、導電性素子を有し、該アセンブリは、前記第1の超小型電子素子の前記再配線パッドから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第1のリードと、前記第2の超小型電子素子の前記コンタクトから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第2のリードとを更に備える、請求項22に記載の超小型電子アセンブリ。請求項1、11、17、21又は22のいずれか一項に記載の構造と、該構造に電気的に接続される1つ又は複数の他の電子コンポーネントとを備えるシステム。ハウジングを更に備え、前記構造及び前記他の電子コンポーネントは該ハウジングに取り付けられる、請求項24に記載のシステム。請求項1、11、17、21又は22のいずれか一項に記載の複数の超小型電子アセンブリを含むモジュールであって、該モジュールは前記超小型電子アセンブリのそれぞれとの間で信号を伝達するための共通の電気的インタフェースを有する、モジュール。請求項1、11、17、21又は22のいずれか一項に記載の少なくとも1つの超小型電子アセンブリと、該少なくとも1つの超小型電子アセンブリと垂直に積み重ねられ、かつ電気的に相互接続される少なくとも1つの第3の超小型電子素子とを含む配置であって、前記第3の超小型電子素子は、前記少なくとも1つの超小型電子アセンブリの機能とは異なる機能を有する、配置。本技術分野におけるこれらの努力にも関らず、コンタクトが実質的にチップの中心領域に位置するチップ用のマルチチップパッケージの場合、更なる改良が望ましい。幾つかのメモリチップ等の或る特定の半導体チップは、一般に、1列又は2列のコンタクトがチップの中心軸に実質的に沿って位置するように作製される。本発明の一態様によれば、超小型電子アセンブリが、誘電体素子と、第1の超小型電子素子と、第2の超小型電子素子と、前記第1の超小型電子素子及び前記第2の超小型電子素子のコンタクトから前記誘電体素子の端子まで延在するリードとを備えることができる。前記誘電体素子は、第1の面と、第2の面と、該第1の面と該第2の面との間に延在する第1の開口部及び第2の開口部であって、該第1の開口部と該第2の開口部との間に該第1の面の中央領域を画定する、第1の開口部及び第2の開口部とを有することができる。該誘電体素子は、その上に、該中央領域において露出する中央端子を含む、導電性素子を更に有する。前記第1の超小型電子素子は、裏面と、前記誘電体素子の前記第2の面に面する表面とを有することができ、該第1の超小型電子素子は該表面において露出する複数のコンタクトを有する。前記第2の超小型電子素子は、前記第1の超小型電子素子の前記裏面に面する表面を有することができ、該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。前記リードは、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記コンタクトから前記端子まで延在することができ、その少なくとも第1のリード及び第2のリードは、前記中央端子のうちの第1の中央端子を前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれと電気的に相互接続する。前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれとの間で信号又は基準電位のうちの少なくとも一方を搬送するために使用可能とすることができる。例示的な実施の形態では、前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子との間で共用タイミング信号を搬送するために使用可能とすることができる。一実施の形態では、前記第1のリード及び前記第2のリードは、少なくともクロック信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記超小型電子アセンブリは、前記中央端子のうちの第2の中央端子を前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれと電気的に相互接続する第3のリード及び第4のリードを更に備えることができる。前記第1のリード及び前記第2のリードは、第1の差動クロック信号を搬送するために使用可能とすることができる。前記第3のリード及び前記第4のリードは、前記第2の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子との間で第2の差動クロック信号を搬送するために使用可能である。前記第1の差動クロック信号及び前記第2の差動クロック信号は合わせて1つの差動クロックを送信することができる。特定の実施の形態では、前記第1のリード及び前記第2のリードは、前記第1の中央端子と前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれとの間でデータ信号を搬送するために使用可能とすることができる。一実施の形態では、前記第1の超小型電子素子及び前記第2の超小型電子素子はそれぞれ、前記第1のリード及び前記第2のリードを含む1組のリードを通して、前記複数の中央端子のうちの1組の共用端子に前記第1の超小型電子素子及び前記第2の超小型電子素子によって共用される複数のデータ信号を入力又は出力するために使用可能なコンタクトを有することができ、前記共用端子は前記第1の中央端子を含む。例示的な実施の形態では、前記第1の超小型電子素子及び前記第2の超小型電子素子はそれぞれメモリ記憶素子を含むことができ、前記第1のリード及び前記第2のリードは、前記第1の超小型電子素子及び前記第2の超小型電子素子のそれぞれの前記メモリをアドレス指定するために使用可能なアドレス信号を搬送するために使用可能とすることができる。一実施の形態では、前記誘電体素子の前記第1の面は、第1の周縁部と、前記第1の開口部と前記第1の周縁部との間の第1の周辺領域とを有することができる。前記超小型電子アセンブリは、前記第1の周辺領域において露出する第1の端子から前記第1の超小型電子素子の前記コンタクトのうちの少なくとも1つまで延在する第3のリードを更に備えることができる。前記第3のリードは前記少なくとも1つの第1の端子と前記第1の超小型電子素子との間で第1のデータ信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記誘電体素子の前記第1の面は、第2の周縁部と、前記第2の開口部と前記第2の周縁部との間の第2の周辺領域とを有することができる。前記超小型電子アセンブリは、前記第2の周辺領域において露出する第2の端子から前記第1の超小型電子素子の前記コンタクトのうちの少なくとも1つまで延在する第4のリードを更に備えることができる。前記第3のリードは前記第2の端子と前記第2の超小型電子素子との間で第2のデータ信号を搬送するために使用可能とすることができる。特定の実施の形態では、前記第1の超小型電子素子は、前記第1のデータ信号の入力又は出力のために使用可能であるが、前記第2のデータ信号の入力又は出力のために使用可能でないコンタクトを有することができる。前記第2の超小型電子素子は、前記第2のデータ信号の入力又は出力のために使用可能であるが、前記第1のデータ信号の入力又は出力のために使用可能でないコンタクトを有することができる。本発明の別の態様によれば、超小型電子アセンブリが、誘電体素子と、第1の超小型電子素子と、第2の超小型電子素子と、第1の信号リードと、第1の基準リードとを備えることができる。前記誘電体素子は、反対に面する第1の面及び第2の面と、該第1の面と該第2の面との間に延在する少なくとも1つの第1の開口部とを有することができる。該誘電体素子は、その上に、前記第1の面において露出する複数の端子を含む、導電性素子を更に有する。前記第1の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができ、該第1の超小型電子素子は該表面において露出する複数のコンタクトを有する。第2の超小型電子素子は、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを備えることができ、該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。前記第1の信号リードは、前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在することができ、前記第1の超小型電子素子の第1のコンタクトと前記誘電体素子の第1の端子との間に電気的に接続することができる。第1の基準リードは、前記誘電体素子上の少なくとも1つの導電性素子に接続することができ、該第1の基準リードの一部は、前記第1の信号リードのための所望のインピーダンスを達成することができるように、前記第1の信号リードのかなりの部分に対して実質的に平行に、かつ該部分から実質的に一定の距離をおいて配置される。該第1の基準リードは、基準電位に接続するために用いることができ、前記第1の超小型電子素子の少なくとも1つのコンタクトに電気的に接続することができる。特定の実施の形態では、前記第1の基準リードは前記誘電体素子の前記第1の開口部を越えて延在することができる。例示的な実施の形態では、前記超小型電子アセンブリは、前記誘電体素子を貫通して延在する第2の開口部と、前記第2の開口部を通って前記誘電体素子上の導電性素子まで延在し、前記第2の超小型電子素子のコンタクトと前記誘電体素子上の端子との間に電気的に接続される第2の信号リードとを更に備えることができる。一実施の形態では、前記超小型電子アセンブリは、前記誘電体素子上の導電性素子に電気的に接続される第2の基準リードを更に備えることができ、前記第2の基準リードの少なくとも一部は、前記第2の信号リードのための所望のインピーダンスを達成することができるように、前記第2の信号リードから実質的に一定の距離をおいて配置される。特定の実施の形態では、前記第1の基準リードは前記誘電体素子の前記第1の開口部及び前記第2の開口部を越えて延在することができる。例示的な実施の形態では、前記第1の基準リードの第1の部分は前記第1の信号リードから実質的に一定の距離をおいて延在することができ、前記第1の基準リードの第2の部分は前記第2の信号リードから実質的に一定の距離をおいて延在することができる。本発明の更に別の態様によれば、超小型電子アセンブリが、誘電体素子と、第1の超小型電子素子と、第2の超小型電子素子と、第1のボンドワイヤ及び第2のボンドワイヤとを備えることができる。前記誘電体素子は、反対に面する第1の面及び第2の面と、該第1の面と該第2の面との間に延在する少なくとも1つの第1の開口部とを有することができる。該誘電体素子は、その上に、複数のコンタクト及び複数の端子を含む、導電性素子を更に有し、該コンタクト及び該端子は該誘電体素子の該第1の面において露出する。前記第1の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができ、該第1の超小型電子素子は前記表面において露出する複数のコンタクトを有する。前記第2の超小型電子素子は、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを有することができ、該第2の超小型電子素子は、前記表面において露出し、前記第1の超小型電子素子の縁を越えて突出する複数のコンタクトを有する。第1のボンドワイヤ及び第2のボンドワイヤは、前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在することができる。該第1のボンドワイヤ及び該第2のボンドワイヤは、前記第1の超小型電子素子の第1のコンタクトに電気的に接続される第1の端部と、前記誘電体素子の第1の端子に電気的に接続される第2の端部とを有し、電気的に並列の導電性経路を与える。例示的な実施の形態では、前記第1のボンドワイヤは、前記導電性素子のうちの第1の導電性素子に接合することができ、該第1のボンドワイヤが前記第1のコンタクト又は前記第1の導電性素子のうちの少なくとも一方と接触しないように前記第2のボンドワイヤの端部に接合することができる。一実施の形態では、前記超小型電子アセンブリは、前記少なくとも1つの開口部を通って前記誘電体素子上の導電性素子まで延在する第3の導電性ボンドワイヤ及び第4の導電性ボンドワイヤを更に備えることができる。該第3のボンドワイヤ及び該第4のボンドワイヤは、前記第2の超小型電子素子の第1のコンタクトと前記誘電体素子の第2の端子との間に電気的に接続することができ、電気的に並列の導電性経路を与えることができる。特定の実施の形態では、前記超小型電子アセンブリは、前記誘電体素子上に取り付けられる少なくとも1つの受動構成要素を更に備えることができる。本発明のまた別の態様によれば、超小型電子アセンブリが、誘電体素子と、第1の超小型電子素子と、第2の超小型電子素子と、第1のリードと、第2のリードとを備えることができる。前記誘電体素子は、反対に面する第1の面及び第2の面と、該面間に延在する開口部とを有することができ、該誘電体素子は、その上に導電性素子を更に有する。前記第1の超小型電子素子は、裏面と、前記誘電体素子に面する表面とを有することができる。該第1の超小型電子素子は第1の縁と、該表面において露出し、該第1の縁から離れた複数のコンタクトとを有する。前記第2の超小型電子素子は、裏面と、前記第1の超小型電子素子の前記裏面に面する表面とを有することができる。該第2の超小型電子素子は、前記第1の面において露出し、前記第1の超小型電子素子の前記第1の縁を越えて突出する複数のコンタクトを有し、前記誘電体素子内の前記開口部は前記第1の超小型電子素子の前記コンタクト及び該第2の超小型電子素子の該コンタクトを包囲する。前記第1のリードは、前記第1の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在することができる。前記第2のリードは、前記第2の超小型電子素子のコンタクトから前記開口部を通って前記導電性素子のうちの少なくとも幾つかまで延在することができる。本発明の別の態様によれば、超小型電子アセンブリが、誘電体素子と、第1の超小型電子素子と、第2の超小型電子素子とを備えることができる。前記誘電体素子は、反対に面する第1の面及び第2の面と、該面間に延在する1つの開口部とを有することができる。前記第1の超小型電子素子は、裏面と、前記誘電体素子に面する表面と、第1の縁とを有することができる。該第1の超小型電子素子は、該表面において露出し、該第1の縁から離れた複数のコンタクトと、該コンタクトから、該表面において露出し、第1の縁に隣接する再配線パッドまで該表面に沿って延在する再配線導体とを有する。前記第2の超小型電子素子は、裏面と表面とを有することができる。該第2の超小型電子素子は、該表面において露出し、前記第1の超小型電子素子の前記第1の縁を越えて突出する複数のコンタクトを有する。前記第1の超小型電子素子の前記再配線パッド及び前記第2の超小型電子素子の前記コンタクトは前記誘電体素子内の前記開口部と位置合わせすることができる。一実施の形態では、前記誘電体素子は、その上に、前記誘電体素子の前記第1の面において露出する端子を含む、導電性素子を有することができる。前記超小型電子アセンブリは、前記第1の超小型電子素子の前記再配線パッドから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第1のリードと、前記第2の超小型電子素子の前記コンタクトから前記開口部を通って前記誘電体素子上の導電性素子のうちの幾つかまで延在する第2のリードとを更に備えることができる。本発明の更なる態様は、他の電子デバイスとともに、本発明の上記の態様による超小型電子構造、本発明の上記の態様による複合チップ、又はその両方を組み込むシステムを提供する。例えば、そのシステムは、単一のハウジング内に配置することができ、そのハウジングはポータブルハウジングとすることができる。本発明のこの態様における好ましい実施形態によるシステムは、同等の従来のシステムよりもコンパクトにすることができる。本発明の更なる態様は、本発明の上記の態様による複数の超小型電子アセンブリを含むことができるモジュールを提供する。各モジュールは、上記超小型電子アセンブリのそれぞれとの間で信号を伝達するための共通の電気的インタフェースを有することができる。本発明の更なる態様は、本発明の上述した態様による少なくとも1つの超小型電子アセンブリと、前記少なくとも1つの超小型電子アセンブリと垂直に積み重ねられ、かつ電気的に相互接続される少なくとも1つの第3の超小型電子素子とを組み込んだ配置を提供することができる。前記第3の超小型電子素子は、前記少なくとも1つの超小型電子アセンブリの機能とは異なる機能を有することができる。図1を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ10は、第1の超小型電子素子12及び第2の超小型電子素子14を備えている。幾つかの実施形態では、第1の超小型電子素子12及び第2の超小型電子素子14を、半導体チップ、ウェハ等とすることができる。例えば、第1の超小型電子素子12及び第2の超小型電子素子14のうちの一方又は両方が、メモリ記憶素子を含むことができる。本明細書において用いられるときに、メモリ記憶素子は、例えば、電気的インタフェースを介してデータを伝達するために、データを記憶し、検索するために使用可能な回路部とともにアレイとして配置される複数のメモリセルを指している。第1の超小型電子素子12は、表面16と、表面から離れている裏面18と、表面と裏面との間に延在している第1の縁27及び第2の縁29と、を有している。第1の超小型電子素子12の表面16は、第1の端部領域15及び第2の端部領域17と、第1の端部領域15と第2の端部領域17との間に位置する中心領域13と、を備えている。第1の端部領域15は、中心領域13と第1の縁27との間に延在し、第2の端部領域17は、中心領域13と第2の縁29との間に延在している。第1の超小型電子素子12の表面16において電気的コンタクト20が露出している。本開示で用いるとき、導電性素子が構造体の表面において露出しているという記述は、導電性素子が、表面に対して垂直である方向において、構造体の外側から表面に向かって移動している理論的な点に接触することができることを示す。したがって、構造体の表面において露出している端子又は他の導電性素子は、こうした表面から突出することができるか、こうした表面と同一平面とすることができるか、又はこうした表面に対して凹状であり、構造体の孔若しくは窪みを通して露出することができる。第1の超小型電子素子12のコンタクト20は、中心領域13内の表面16において露出している。例えば、コンタクト20を、第1の面16の中心に隣接して1つ又は2つの平行な列で配置することができる。第2の超小型電子素子14は、表面22と、表面から離れている裏面24と、表面と裏面との間に延在している第1の縁35及び第2の縁37と、を有している。第2の超小型電子素子14の表面22は、第1の端部領域21及び第2の端部領域23と、第1の端部領域21と第2の端部領域23との間に位置する中心領域19とを備えている。第1の端部領域21は、中心領域19と第1の縁35との間に延在し、第2の端部領域23は、中心領域19と第2の縁37との間に延在している。第2の超小型電子素子14の表面22において電気的コンタクト26が露出している。第2の超小型電子素子14のコンタクト26は、中心領域19内の表面22において露出している。例えば、コンタクト26を、第1の面22に隣接して1つ又は2つの平行な列で配置することができる。図1に示すように、第1の超小型電子素子12及び第2の超小型電子素子14は、互いに対して積層されている。幾つかの実施形態では、第2の超小型電子素子14の表面22及び第1の超小型電子素子12の裏面18は互いに面している。第2の超小型電子素子14の第2の端部領域23の少なくとも一部が、第1の超小型電子素子12の第2の端部領域17の少なくとも一部の上に重なっている。第2の超小型電子素子14の中心領域19の少なくとも一部が、第1の超小型電子素子12の第2の縁29を越えて突出している。したがって、第2の超小型電子素子14のコンタクト26は、第1の超小型電子素子12の第2の縁29を越えた位置に配置されている。超小型電子アセンブリ10は、反対側に面している第1の面32及び第2の面34を有する誘電体素子30を更に備えている。図1は、1つの誘電体素子30しか示していないが、超小型電子アセンブリ10は、2つ以上の誘電体素子を備えることができる。誘電体素子30の第1の面32において、1つ又は複数の導電性素子又は端子36が露出している。少なくとも幾つかの端子36を、第1の超小型電子素子12及び/又は第2の超小型電子素子14に対して移動可能とすることができる。誘電体素子30は、1つ又は複数の開口部を更に備えることができる。図1に示す実施形態では、誘電体素子30は、第1の超小型電子素子12の中心領域13と実質的に位置合せされる第1の開口部33と、第2の超小型電子素子14の中心領域19と実質的に位置合せされる第2の開口部39とを備えており、それにより、コンタクト20及び26に対するアクセスを可能にする。図1に示すように、誘電体素子30は、第1の超小型電子素子12の第1の縁27及び第2の超小型電子素子14の第2の縁35を越えて延在することができる。誘電体素子30の第2の面34を、第1の超小型電子素子12の表面16と並置することができる。誘電体素子30を、任意の適切な誘電体材料から部分的に又は全体的に作製することができる。例えば、誘電体素子30は、ポリイミド、BT樹脂、又はテープ自動化結合tapeautomatedbondingTABテープを作製するために一般に使用される他の誘電体材料の層等、可撓性材料の層を含むことができる。代替的に、誘電体素子30は、Fr-4基板又はFr-5基板等、繊維補強エポキシの厚い層等の比較的剛性の板状材料を含むことができる。採用する材料に関らず、誘電体素子30は、誘電体材料の単層又は複数の層を含むことができる。誘電体素子30はまた、第1の面32において露出している導電性素子40と導電性トレース42とを備えることができる。導電性トレース42は、導電性素子40を端子36に電気的に結合する。接着剤層等、スペーサ層31を、第2の超小型電子素子14の第1の端部領域21と誘電体素子30の一部との間に配置することができる。スペーサ層31が接着剤を含む場合、接着剤は、第2の超小型電子素子14を誘電体素子30に接続することができる。第2の超小型電子素子14の第2の端部領域23と第1の超小型電子素子12の第2の端部領域17との間に、別のスペーサ層60を配置することができる。このスペーサ層60は、第1の超小型電子素子12及び第2の超小型電子素子14を合わせて結合する接着剤を含むことができる。こうした場合、スペーサ層60を、ダイアタッチ接着剤から部分的に又は全体的に作製することができ、シリコーンエラストマ等の低弾性率材料から構成することができる。しかしながら、2つの超小型電子素子12及び14が同じ材料から形成された従来の半導体チップである場合、超小型電子素子が、温度変化に応じて一斉に膨張し収縮する傾向があるため、スペーサ層60を、高弾性率接着剤又ははんだの薄層から全体的に又は部分的に作製することができる。採用する材料に関らず、スペーサ層31及び60のそれぞれは、単層又は複数の層を含むことができる。図1及び図2に見られるように、電気的接続又はリード70が、第1の超小型電子素子12のコンタクト20を幾つかの導電性素子40に電気的に接続する。電気的接続70は、複数のワイヤボンド72、74を含むことができる。ワイヤボンド72、74は、第1の開口部33を通って延在し、互いに対して実質的に平行に向けられている。ワイヤボンド72及び74のそれぞれは、コンタクト20を、誘電体素子の対応する導電性素子40に電気的に結合する。本実施形態による多重ワイヤボンド構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。そのような多重ワイヤボンド構造は、コンタクト20と、誘電体素子の対応する素子40との間の電気的に並列の導電性経路を与えることができる。本明細書において用いられるときに、リードは、第1の超小型電子素子12のコンタクト20のうちの1つから、導電性素子40のうちの1つを通って、端子36のうちの1つまで延在する、ワイヤボンド72、74及びトレース42を含むリード等の、2つの導電性素子間に延在する電気的接続の一部又は全体である。他の電気的接続又はリード50が、第2の超小型電子素子14のコンタクト26を幾つかの導電性素子40に電気的に結合する。電気的接続50は複数のワイヤボンド52、54を含むことができる。ワイヤボンド52、54は、第2の開口部39を通って延在し、互いに対して実質的に平行に向けられている。ワイヤボンド52及び54のそれぞれが、コンタクト26を誘電体素子30の対応する素子40に電気的に結合する。本実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。図3に示されるように、電気的接続70において、第1のボンドワイヤ52はチップコンタクト20と冶金学的に接合される端部52Aと、導電性素子40と冶金学的に接合される別の端部図示せずとを有することができる。例えば、ボンドワイヤは、超音波エネルギー、熱又はその両方を用いてコンタクトに溶接し、コンタクトとの冶金学的接合又は結合を形成することができる、金のような金属を含むことができる。対照的に、第2のボンドワイヤ54は、第1のボンドワイヤ52の端部52Aに冶金学的に結合される一方の端部54Aと、第1のボンドワイヤの端部に冶金学的に結合される反対側の端部図示せずとを有することができる。第2のボンドワイヤ54は、第1のボンドワイヤ52が冶金学的に結合される導電性素子140に接触する必要はない。代わりに、特定の実施形態では、第2のボンドワイヤ54の端部54Aは、第2のボンドワイヤが第2のボンドワイヤの少なくとも1つの端部においてコンタクトと接触しないようにして、第1のボンドワイヤ52の端部52Aに冶金学的に結合することができ、いずれの端部においてもコンタクトと接触しないこともできる。各ボンドワイヤ52、56の端部52A、54Aはワイヤボンディングプロセス中に形成されたボールを含むことができる。ワイヤボンディングツールは通常、ツールのスプールから先端まで、金ワイヤの先端を進めることによって動作する。処理の一例において、ツールが第1のコンタクト、例えば、チップコンタクト20において第1のワイヤボンドを形成するための所定の位置にあるとき、そのツールは、ワイヤの先端が溶融してボールを形成するまで、ワイヤに超音波エネルギー、熱又はその両方を加えることができる。その後、加熱されたボールはコンタクトの表面と冶金学的に結合する。その後、ワイヤボンディングツールの先端が第1のコンタクトから離れるように動くとき、ボールはコンタクトに結合されたままになり、その間、そのようなコンタクトと第2のコンタクトとの間のボンドワイヤの長さが繰り出される。その後、ワイヤボンディングツールは、ワイヤの第2の端部を第2のコンタクトに取り付けることができ、その端部において第2のコンタクトとの冶金学的な接合を形成する。その後、上記のプロセスを、幾分異なるように繰り返して、第2のボンドワイヤを形成することができる。この場合、ワイヤボンディングツールを所定の位置に動かすことができ、その後、ワイヤボンディングツールを用いてワイヤの先端を加熱してボールを形成することができ、その際、ボールは、第2のボンドワイヤの端部54Aを第1のボンドワイヤの端部52Aに冶金学的に接合する。その後、ワイヤボンディングツールは、第2のボンドワイヤの他端を第1のボンドワイヤの第2の端部に取り付けることができ、その端部において少なくとも第1のボンドワイヤとの冶金学的接合部を形成する。導電性素子40のうちの幾つかは信号、すなわち、経時的に変化し、通常、情報を伝達する電圧又は電流を搬送することができる。例えば、限定はしないが、経時的に変化し、状態、変化、測定値、クロック若しくはタイミング入力、又は制御若しくはフィードバック入力を表す電圧又は電流が、信号の幾つかの例である。導電性素子40のうちの他の導電性素子は、グラウンド又は電源電圧への接続を与えることができる。グラウンド又は電源電圧への接続は通常、回路の動作対象の周波数にわたって経時的に少なくとも極めて安定している電圧を与える。それぞれのコンタクト対間の二重ワイヤボンド接続又は多重ワイヤボンド接続は、それらの接続がグラウンド又は電源電圧への接続であるときに特に有益な場合がある。一例では、二重ワイヤ接続72、74及び52、54は、それぞれの超小型電子素子12、14を誘電体素子30上のグラウンド端子に接続することができる。同様に、二重ワイヤ接続72A、74A及び52A、54Aは、それぞれの超小型電子素子を誘電体素子上の電源端子に接続することができる図示されない回路パネルを通して電源に更に相互接続される。グラウンド端子又は電源端子へのこれらの接続においてワイヤボンドの数を増やすと、グラウンド及び電源回路内のインダクタンスを低減することができ、それにより、システム内の雑音を低減するのを助けることができる。この実施形態による、多重ボンドワイヤ構造及び方法の別の考えられる利点は、ボンドワイヤを、チップ又は基板上のボンドパッドのようなコンタクトに取り付けるための面積が制限されるときに、インダクタンスを下げることである。チップの中には、特に高いコンタクト密度及びファインピッチを有するものもある。そのようなチップ上のボンドパッドは、極めて限られた面積を有する。第2のボンドワイヤが、第1のボンドワイヤの端部に取り付けられるが、それ自体がコンタクトと接触しない端部を有する構造は、ボンドパッドのサイズの拡大を必要とすることなく、二重ボンドワイヤ構造又は多重ボンドワイヤ構造を達成することができる。したがって、図3に関して説明されたような多重ボンドワイヤ構造は、ファインピッチにおいて配列されるコンタクト、又は小さな面積を有するコンタクトへのワイヤボンド接続を形成する場合であっても達成することができる。さらに、高い密度を有する幾つかの超小型電子素子は、高い入力速度及び出力速度、すなわち、信号がチップ上に、又はチップから送信される高い周波数も有する。十分に高い周波数では、接続のインダクタンスは著しく増加する可能性がある。この実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間に電流が流れるための付加的な経路を与えることによって、グラウンド、電源又は信号送信に用いられるワイヤボンド接続のインダクタンスを著しく小さくすることができる。図4は、その端部における第1のボンドワイヤ51と第2のボンドワイヤ53との間の接続を示す。図4に見られるように、ボンドワイヤの第1の端部において、ボール51A及び53Aが互いに冶金学的に接合することができるが、第2のワイヤ53のボールはコンタクト20と接触しないようになる。第2のコンタクト40におけるボンドワイヤの第2の端部51B、53Bでは、第2の端部51B、53Bにおいて形成されたボールを有することなくワイヤ間に電気的接続を形成することができる。この場合、コンタクト20、40のうちの一方は、チップの表面において露出するチップコンタクトとすることができ、コンタクト20、40のうちの別の一方は基板の表面において露出する基板コンタクトとすることができる。図4において更に示されるように、第2のワイヤボンドの第2の端部53Bは、51Bにおいて第1のボンドワイヤに接合され、第2のボンドワイヤはコンタクト40と接触しない。図5は、そのような実施形態図4の変形形態を示しており、この実施形態において、第1のボンドワイヤ55が、該第1のコンタクト20に接合されるボール端部55Aを有する。第2のボンドワイヤ57のワイヤ端部57Bは、第1のコンタクト20の上方で第1のボンドワイヤのボール端部55Aに冶金学的に接合される。さらに、第2のコンタクト40では、第2のボンドワイヤ57のボール端部57Aが、第1のボンドワイヤ55のワイヤ端部55Bに冶金学的に接合される。上記の実施形態の別の変形形態では、複数のボンドワイヤを形成し、その端部において既にコンタクトに接合されている既存のボンドワイヤと接合して、コンタクト間に3つ以上の並列の経路を形成することができる。この実施形態では、第3のボンドワイヤと第1のボンドワイヤ又は第2のボンドワイヤ例えば、ワイヤ51、53図4又はワイヤ55、57図5との間の接合部が、第1のボンドワイヤの端部が接合されるコンタクトと接触しないように、第3のボンドワイヤを配置することができる。所望により、コンタクト対間に電流が流れるための並列の電気経路を与えるように、このようにして他のボンドワイヤに冶金学的に接合される更に多くの数のボンドワイヤを用いることができる。図6は、ボンドワイヤの代わりにボンドリボン41が用いられる電気的接続を示しており、ボンドリボン41は、コンタクト例えば、コンタクト20のうちの1つに冶金学的に接合される第1の端部43を有する。ボンドワイヤ41は、別のコンタクト40に冶金学的に接合される中央部分45を有し、ボンドリボンの第1の端部43に接合される第2の端部47を有する。ボンドリボンの第1の端部43と第2の端部47との間の接合部は、第1の端部が接合されるコンタクト20に第2の端部47が接触しないようにすることができる。代替的には、1つの変形形態図示せずでは、第2の端部47は、第1の端部43が接合される同じコンタクト20と接触するか、又は直接接合することができる。コンタクトのうちの1つ、例えば、コンタクト20、40のうちの1つは基板コンタクトとすることができ、コンタクト20、40のうちの別のコンタクトはチップコンタクトとすることができる。代替的には、コンタクト20、40の両方を、基板の表面上に露出する基板コンタクトとすることができるか、又は両方のコンタクト20、40をチップの表面上に露出するチップコンタクトとすることができる。超小型電子アセンブリ10図1は、第1の封入体80及び第2の封入体82も含むことができる。第1の封入体80は、電気的接続70と、誘電体素子30の第1の開口部33とを覆う。第2の封入体82は、電気的接続70と、誘電体素子30の第2の開口部39とを覆う。超小型電子アセンブリ10は、はんだボール81のような複数の接合ユニットを更に含むことができる。はんだボール81は端子36に取り付けられ、それゆえ、素子40、リード50及び70、並びにコンタクト20及び26のうちの少なくとも幾つかに電気的に相互接続される。図7は、上記の実施形態の変形形態を示す。この変形形態では、電気コネクタ170は、第1の超小型電子素子112のコンタクト120を対応する導電性素子140に電気的に接続する第1のワイヤボンド172と、誘電体素子130の2つの導電性素子140を電気的に相互接続する第2のワイヤボンド174とを含む。第2のワイヤボンド174は、誘電体素子130の第1の開口部133に越えて延在する。第2のワイヤボンド174は、第1のワイヤボンド172の長さのかなりの部分から一定の距離に配置することができる。ワイヤボンド172、174のうちの一方は、チップに信号を搬送するか、チップから信号を搬送するか、又はその両方のために用いられる、超小型電子素子及び基板のコンタクトに接続することができる。ワイヤボンド172、174のうちの他方は、グラウンド又は電源若しくは他の基準電位等の基準電位に接続するために用いられる、超小型電子素子及び基板のコンタクトに接続することができる。一実施形態では、その長さのかなりの部分は、少なくとも1ミリメートル長とすることができるか、又はそのようなワイヤボンド172の全長の25とすることができる。同様に、電気的接続150は、第2の超小型電子素子114のコンタクト126を対応する導電性素子140に電気的に接続する第1のワイヤボンド152と、誘電体素子130の2つの導電性素子140を相互接続する第2のワイヤボンド154とを含むことができる。第2のワイヤボンド154は、誘電体素子130の第2の開口部139を越えて延在することができる。第2のワイヤボンド154は、第1のワイヤボンド152の一部、すなわち、少なくとも1ミリメートル長以上、又は個々のワイヤボンド152の全長の25から一定の距離に配置することができる。この実施形態による多重ボンドワイヤ構造は、ワイヤボンド172、152によって搬送される信号のための望ましい制御されたインピーダンスを達成するのを助長することができる。したがって、例えば、一例では、ワイヤボンド172、174は、25ミクロンのような標準的な直径のワイヤを用いて形成することができ、ワイヤボンド172のかなりの部分が、ワイヤボンド174から30ミクロン~70ミクロンだけ離隔し、かつワイヤボンド174と平行に配置され、約50オームの特性インピーダンスを達成することができる。特定の実施形態では、ワイヤボンド172、174は、基板に対して少なくとも垂直な構成要素を含む方向において離間することができる。すなわち、ワイヤボンド172、174のこれらの実質的に平行な部分間の分離は、少なくとも部分的には、超小型電子素子112の表面に対して垂直な方向158にあり、その結果、ワイヤボンド172、174のいずれか一方がワイヤボンド172、174のうちの他方よりも、超小型電子112の表面から高い場所にある。超小型電子素子114に隣接する開口部139において設けられるワイヤボンド152、154も、ワイヤボンド172、174と同じように配置することができる。図8は図7に示される実施形態の変形形態を示す。この変形形態では、誘電体素子230は、第1の超小型電子素子212のコンタクト220及び第2の超小型電子素子214のコンタクト226の両方と実質的に位置合わせされる単一の開口部233を含み、コンタクト220、226又は両方の超小型電子素子212、214に接続されるワイヤボンド252、254が同じ開口部233を通って延在するようになる。例えば、この変形形態は、開口部233の第1の縁235を越えて、第1の超小型電子素子212のコンタクト220を誘電体素子230の導電性素子240に接続する第1のワイヤボンド252を含む。第2のワイヤボンド254も、開口部233の第1の縁235を越えて、第2の超小型電子素子214のコンタクト226を導電性素子240に接続することができる。図示されないが、他のワイヤボンドが、第1の超小型電子素子及び第2の超小型電子素子のそれぞれのコンタクト220及び226を、開口部の第2の縁237を越えて配置される誘電体素子のコンタクト260と電気的に接続することができる。封入体280が電気的接続250及び開口部233全体を覆い、保護する。図9は、図8に示される実施形態の変形形態を示す。この変形形態では、誘電体素子330は、第1の超小型電子素子312のコンタクト320と実質的に位置合わせされる第1の開口部333と、第2の超小型電子素子314のコンタクト326と実質的に位置合わせされる第2の開口部339とを有する。封入体380が、誘電体素子330の第1の開口部333及び第2の開口部339の両方を覆う。基準ワイヤボンド352が、第1の開口部333に隣接する導電性素子340を第2の開口部339に隣接する別の導電性素子340と電気的に接続することができる。導電性素子340のうちの1つ又は複数は、アセンブリ310の1つ又は複数の端子336を通して、グラウンド又は電源入力等の基準電位と相互接続するように更に構成することができる。基準ワイヤボンド352は、第1の開口部333及び第2の開口部339の両方を越えて延在することができる。図9に示される例では、電気的接続350は、第1の信号ワイヤボンド354及び第2の信号ワイヤボンド356を更に含むことができる。第1の信号ワイヤボンド354は第1の開口部333を通って延在し、第1の超小型電子素子312のコンタクト320を第1の開口部333に隣接する別の導電性素子340に電気的に接続する。第2の信号ワイヤボンド356は第2の開口部339を通って延在し、第2の超小型電子素子314のコンタクト326を第2の開口部339に隣接する誘電体素子330の別の導電性素子340に電気的に接続する。基準ワイヤボンドは、所望の特性インピーダンスを達成できるようにするために、上記のように、それぞれのワイヤボンド354、356の少なくともかなりの部分から離間することができる。封入体380が、基準ワイヤボンド352、第1の信号ワイヤボンド354、第2のワイヤボンド256、第1の開口部333及び第2の開口部339を覆い、保護する。1つ又は複数の基準ワイヤボンド352が、誘電体素子の第1の端部362と第2の端部364との間で安定したグラウンド又は電源電圧を保持するのを助けることができる。その変形形態では、1つ又は複数の基準ワイヤボンド368が、誘電体素子330の中央部366及び第2の端部364上のそれぞれのコンタクトを電気的に接続することができる。図10は、図1に示される実施形態の変形形態である。この変形形態では、誘電体素子430は、第2の超小型電子素子414のコンタクト426及び第1の超小型電子素子412の縁429と実質的に位置合わせされる単一の開口部433を含む。第1の超小型電子素子412は、中央領域内のそれぞれのコンタクト420を縁429に隣接して配置される導電性素子448例えば、再配線パッドと接続する再配線層443を含む。例えば、表面416上にめっきすることによって、表面416上に結合又は若しくは積層された金属層をエッチングすることによって、又はめっきステップ及びエッチングステップの組み合わせ等によって、第1の超小型電子素子412の表面416上に複数の導電性トレース又は再配線導体442を形成することができる。そのような再配線導体442は、表面416に沿って、コンタクト420から、縁429に隣接して表面において露出するそれぞれの再配線パッド又は導電性素子448まで延在することができる。そのような再配線パッド又は導電性素子448は開口部433と位置合わせすることができる。図10に示されるように、第1のワイヤボンド452が、第1の超小型電子素子412の縁429に隣接する素子448を誘電体素子430の導電性素子440と接続する。第1のワイヤボンド452は開口部433を通って延在する。第2のワイヤボンド454が、第2の超小型電子素子414のコンタクト426を導電性素子440と接続する。第2のワイヤボンド454は、誘電体素子430の開口部433を通って延在する。第2の超小型電子素子414の1つ又は複数のコンタクト426は、誘電体素子430内の開口部433と位置合わせすることができる。図11は、少なくとも2つの積層されかつ電気的に相互接続された超小型電子アセンブリ900を備える配置1000を示す。超小型電子アセンブリ900を、上述したアセンブリのうちの任意のものとすることができる。接合ユニット981、例えば、はんだボールが、例えば、その配置を回路パネルに電気的に接続するために、超小型電子アセンブリのうちの少なくとも1つの超小型電子アセンブリの表面において露出することができる。2つの超小型電子アセンブリ900は、任意の適切な導電性コネクタを介して互いに電気的に接続される。例えば、アセンブリを、それぞれの超小型電子素子のうちの誘電体素子930A、930B上のパッド図示せずに接合されたはんだカラム990を介して電気的に相互接続することができる。同様に図11に示す特定の実施形態では、導電性ポスト992及びはんだ994を使用して、2つの超小型電子アセンブリ900A及び900Bを電気的に相互接続することができる。ポスト992は、第1のアセンブリから若しくは第2のアセンブリから他方のアセンブリまで延在することができるか、又は両アセンブリに設けられたポストが互いに向かって延在することができ、場合によっては、2つのアセンブリを接続する同じ垂直カラムの一部をなすことができる。図12は、第1の超小型電子素子912及び第2の超小型電子素子914を有する少なくとも1つの超小型電子アセンブリ900Bと垂直に積み重ねられ、かつ電気的に相互接続される第3の超小型電子素子940を含む配置1010を示す。超小型電子アセンブリ900Bは、上記のアセンブリのうちの任意のものとすることができる。配置1010は、超小型電子アセンブリ900Bが超小型電子素子940と積み重ねられることを除いて、図11に示される配置1000と同様である。接合ユニット941、例えば、はんだボールが、第3の超小型電子素子を、例えば誘電体素子930Aに電気的に接続するために、第3の超小型電子素子940の表面において露出することができる。第3の超小型電子素子940は、はんだカラム990及び/又は導電性ポスト992及びはんだ994等の任意の適切な電気コネクタを通して、超小型電子アセンブリ900Bと電気的に接続することができる。第3の超小型電子素子940は、少なくとも1つの超小型電子アセンブリ900Bの機能とは異なる機能を有することができる。例えば、第1の超小型電子素子912及び第2の超小型電子素子914のうちの一方又は両方がそれぞれメモリ記憶素子を含むことができ、第3の超小型電子素子940は論理機能を有することができる。例えば、第3の超小型電子素子は、その中に主要な又は実質的な機能素子として論理機能ユニットを含むことができる。特定の例では、論理機能素子はプロセッサとすることができ、プロセッサは汎用プロセッサ又は専用プロセッサとすることができる。例えば、そのプロセッサは、中でも、マイクロプロセッサ、中央処理ユニット、コプロセッサ、又はグラフィックスプロセッサのような専用プロセッサと様々に呼ばれる場合があるプロセッサを含むことができる。一例では、第3の超小型電子素子940がプロセッサを含むとき、第3の超小型電子素子は、超小型電子アセンブリ900B内の超小型電子素子のうちの1つ又は複数の中にある少なくとも1つのメモリ記憶素子とともに動作するように構成することができる。このようにして、プロセッサは、プロセッサと超小型電子アセンブリ900B内のメモリ記憶素子との間で伝達される信号を通して、メモリ記憶素子にデータを記憶することができる。例えば、はんだバンプ941と、誘電体素子930Aに沿って延在するリード図示せず等の導電性素子と、リードに接続されるはんだカラム990又はポスト992とを含む、上記の電気的接続を介して、超小型電子素子940内のプロセッサからアセンブリ900B内のメモリ記憶素子まで信号を伝達することができる。はんだカラム990又はポスト992から、超小型電子アセンブリ900Bのリードに沿って、第1の超小型電子素子912及び第2の超小型電子素子914の少なくとも一方まで信号を伝達することができる。ここで図13を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ500が、第1の半ワード幅超小型電子素子501と、第2の半ワード幅超小型電子素子502とを含む。第1の超小型電子素子501及び第2の超小型電子素子502は、上記のような図1、図7又は図11のいずれかにおいて示される超小型電子素子に類似の積層構成において配置することができ、それにより、第2の超小型電子素子の少なくとも一部が第1の超小型電子素子の上に重なり、両方の超小型電子素子が誘電体素子503の上に重なる。誘電体素子503は、第1の超小型電子素子501の表面のコンタクト支持領域と実質的に位置合わせされ、それにより、そこに露出する電気的コンタクト521に到達できるようにする第1の開口部511を含む。誘電体素子503は、第2の超小型電子素子502の表面のコンタクト支持領域と実質的に位置合わせされ、それにより、そこに露出する電気的コンタクト522に到達できるようにする第2の開口部512を更に含む。コンタクト支持領域は、上記のように図1、各超小型電子素子の中央領域に配置することができる。図1~図7を参照しながら上記で説明されたように、開口部511及び512には、封入体を充填することができる。誘電体素子503は、その面504において露出する導電性素子531及び533aを有することができ、それらの導電性素子は、例えば、ワイヤボンド505、リードボンド、又は他の手段等のリード部分によって、第1の超小型電子素子501の電気的コンタクト521に電気的に結合することができる。誘電体素子503は、その面504において露出する導電性素子532及び533bを有する更に含むことができ、それらの導電性素子は、例えば、ワイヤボンド505、リードボンド、又は他の手段のようなリード部分によって、第2の超小型電子素子502の電気的コンタクト522に電気的に結合することができる。リード部分505は、図1~図11に示される実施形態に関して上記で説明された構成のいずれかにおいて、電気的コンタクト521を導電性素子531及び533aに結合することができ、電気的コンタクト522を導電性素子532及び533bに結合することができる。誘電体素子503は、その面504において露出し、第1の超小型電子素子501の上に重なる導電性端子541、561及び571を更に有することができる。これらの端子は、第1の超小型電子素子501の電気的コンタクト521に電気的に結合することができる。端子541、561、571は、それぞれの端子グループ546、566及び576内に配置することができる。例えば、グループ546内の端子541を通して、第1の超小型電子素子501と回路パネル702又は他の構成要素図17との間でデータ入力/出力信号を送信することができる。1つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ566内の端子561を通して行うことができる。特定の例では、第1の基準電位端子561は、例えば、回路パネル702又は他の構成要素図17上の第1の基準電位信号に電気的に接続することができ、第2の基準電位端子561は、回路パネル又は他の構成要素上の第2の別の基準電位信号に電気的に接続することができる。グループ576内の端子571を通して、第1の超小型電子素子501と外部デバイスとの間でアドレス信号を送信することができる。各グループ546、566又は576内の端子541、561及び571は、第1の超小型電子素子501にのみ電気的に結合することができ、第2の超小型電子素子502には結合されないが、代替的には、そのような端子のうちの1つ又は複数を両方の超小型電子素子に接続することができる。誘電体素子503は、その面504において露出し、第2の超小型電子素子502の上に重なる導電性端子542、562及び572を更に有することができる。これらの端子は、第2の超小型電子素子502の電気的コンタクト522に電気的に結合することができる。端子542、562、572は、それぞれの端子グループ547、567及び577内に配置することができる。例えば、グループ547内の端子542を通して、第2の超小型電子素子502と回路パネル702又は他の構成要素図17との間でデータ入力/出力信号を送信することができる。1つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ567内の端子562を通して行うことができる。グループ577内の端子572を通して、第2の超小型電子素子502と外部デバイスとの間でアドレス信号を送信することができる。各グループ547、567又は577内の端子542、562及び572は、第2の超小型電子素子502にのみ電気的に結合することができ、第1の超小型電子素子501には結合されないが、代替的には、そのような端子のうちの1つ又は複数を両方の超小型電子素子に接続することができる。誘電体素子503は、その面504において露出し、第1の超小型電子素子及び第2の超小型電子素子の少なくとも一部の上に重なる導電性素子又は端子553、563及び573を有することができる。ただし、第1の超小型電子素子は、誘電体素子と第2の超小型電子素子との間に配置することができる。各端子553、563及び573は、第1の超小型電子素子501の電気的コンタクト521、及び第2の超小型電子素子502の電気的コンタクト522の両方に電気的に結合することができる。端子553、563及び573は、それぞれの端子グループ558、568及び578内に配置することができる。例えば、グループ558内の特定の端子553を通して、外部デバイスと超小型電子素子501及び502との間で共用クロック信号、共用データストローブ信号、又は他の共用信号を送信することができる。1つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの共用電気的接続は、グループ568内の端子563を通して行うことができる。グループ578内の端子573を通して、第1の超小型電子素子及び第2の超小型電子素子と外部デバイスとの間で共用アドレス信号を送信することができる。各グループ558、568又は578内の端子553、563及び573は、第1の超小型電子素子501及び第2の超小型電子素子502のいずれか一方又は両方に電気的に接続することができる。端子グループ546、547、558、566、567、568、576、577及び578はそれぞれ、図13において4つの隣接するそれぞれの端子541、542、553、561、562、563、571、572及び573を含むように示されるが、他の実施形態では、各端子グループは、任意の幾何学的構成において配置される任意の数の端子を含むことができ、任意の特定のグループを構成する端子は互いに隣接する必要はない。さらに、2つ以上のグループ内の端子が互いに重なり合うか、又は互いの中に散在することができる。例えば、グループ546内の端子541は、グループ566内の端子561の間に散在することができる。好ましい実施形態では、第1の開口部511と第2の開口部512との間に位置する端子553、563及び573は、超小型電子素子501及び502の両方に電気的に結合される共用端子である。しかしながら、端子553、563及び573のうちの1つ又は複数は、積層型超小型電子アセンブリ500の所望の特徴に応じて、超小型電子素子501又は502のうちの一方の超小型電子素子にのみ電気的に結合することができる。同様に、好ましい実施形態では、第1の開口部511の左側に位置する端子541、561及び571は、第1の超小型電子素子501にのみ電気的に結合され、第2の開口部512の右側に位置する端子542、562及び572は、第2の超小型電子素子502にのみ電気的に結合される。しかしながら、図17において更に示されるようなアセンブリ又はシステムの場合のように、回路パネル又は他の構成要素に更に接続されるとき、端子561、562、571及び572のうちの1つ又は複数を、例えば、回路パネル702又は他の構成要素図17内の電気的接続を介して、超小型電子素子501及び502の両方に電気的に結合することができる。誘電体素子503は、その面504の下方にあるか、第2の面34図1上に配置されるか、又は第2の面において露出するグラウンドプレーン又は電源プレーン509を更に有することができる。そのようなプレーン509は、アドレス信号端子571、572及び573のうちの1つ又は複数の下層を成すことができる。そのようなプレーン509は、端子571、572及び573を通り抜ける信号内の雑音を低減することができ、及び/又は積層型超小型電子アセンブリ500が1つ又は複数の適用可能な標準規格、例えば、JEDEC標準規格を満たすことができるようにする。図13において、プレーン509は、誘電体素子503全体にわたって延在する単一の素子として示されるが、他の実施形態では、プレーン509は、別個のグラウンドプレーンセグメント又は電源プレーンセグメントとすることができる。例えば、プレーン509は、端子グループ576、577及び578のそれぞれの下層を成す別個のプレーンセグメントを含むことができ、開口部511及び512の場所においてプレーンセグメント間に間隙を有する。積層型超小型電子アセンブリ500は、グラウンドプレーン又は電源プレーン509を有するように示されるが、そのようなグラウンドプレーン又は電源プレーンはオプションであり、特定の実施形態では、積層型超小型電子アセンブリからなくすことができる。第1の超小型電子素子501又は第2の超小型電子素子502が第1の超小型電子素子又は第2の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ500の考えられる利点は、誘電体素子503の面504における特定の端子例えば、端子541を特定の超小型電子素子例えば、第1の超小型電子素子501の表面において露出する特定の電気的コンタクト例えば、電気的コンタクト521に電気的に接続する相対的に短いトレース506を提供することである。高いコンタクト密度及びファインピッチを有する超小型電子アセンブリでは特に、トレース506及び507のような隣接するトレース間の寄生容量が著しく大きい可能性がある。トレースが相対的に短い積層型超小型電子アセンブリ500等の超小型電子アセンブリでは、トレース506及び507のような隣接するトレース間で特に寄生容量を低減することができる。第1の超小型電子素子501又は第2の超小型電子素子502が第1の超小型電子素子又は第2の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ500の別の考えられる利点は、同様の長さのトレース506及び508を提供することであり、例えば、それらのトレースは誘電体素子503の面504にあるデータ入力/出力端子例えば、それぞれの端子541及び542を電気的コンタクト531、532と電気的に接続し、それらのコンタクトは更に、それぞれの第1の超小型電子素子及び第2の超小型電子素子の表面におけるそれぞれの電気的コンタクト521及び522と電気的に接続される。相対的に同様の長さのトレース506及び508を有する半ワード幅超小型電子素子501及び502を含むことができる積層型超小型電子アセンブリ500等の超小型電子アセンブリでは、各超小型電子素子とそれぞれの端子541及び542との間のデータ入力/出力信号に関する伝搬遅延を相対的に厳密に一致させることができるようになる。さらに、同様の長さのトレース516及び517を提供することができ、例えば、それらのトレースは隣接するデータ入力/出力信号端子542をそれぞれの電気的コンタクト532と電気的に接続し、それらのコンタクトは更に、それぞれの電気的コンタクト522と電気的に接続される。第1の超小型電子素子501又は第2の超小型電子素子502が第1の超小型電子素子又は第2の超小型電子素子の他方の少なくとも一部の上に重なる積層型超小型電子アセンブリ500の更なる別の考えられる利点は、同様の長さのトレース518及び519を提供することであり、それらのトレースは共用クロック信号端子533及び/又は共用データストローブ信号端子533をコンタクト533a、533bに電気的に接続し、それらのコンタクトは更に、それぞれの超小型電子素子と電気的に接続される。データストローブ信号端子533若しくはクロック信号端子533、又はその両方は、それぞれの超小型電子素子501及び502に対して実質的に同じ負荷及び電気経路長を有することができ、各超小型電子素子への経路長を相対的に短くすることができる。ここで図14を参照すると、本発明の一実施形態による積層型超小型電子アセンブリ600が、第1の全ワード幅超小型電子素子601と、第2の全ワード幅超小型電子素子602とを含む。超小型電子アセンブリ600は、別々のデータ入力/出力信号端子にそれぞれ電気的に接続される半ワード幅超小型電子素子を有するのではなく、超小型電子アセンブリ600が、それぞれ同じ共用データ入力/出力信号端子に接続することができる全ワード幅超小型電子素子を有することができることを除いて、図13に示される積層型超小型電子アセンブリ500に類似である。第2の超小型電子素子602の少なくとも一部が、第1の超小型電子素子601の上に重なり、両方の超小型電子素子が誘電体素子603の上に重なる。誘電体素子603は、その面604において露出し、第1の超小型電子素子601の上に重なる導電性端子651、661及び671を有することができる。これらの端子は、第1の超小型電子素子601の電気的コンタクト621に電気的に結合することができる。端子651、661及び671は、それぞれの端子グループ656、666及び676内に配置することができる。例えば、グループ656内の特定の端子651を通して、外部デバイスと第1の超小型電子素子601との間でクロック信号、データストローブ信号又は他の信号を送信することができる。1つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ666内の端子661を通して行うことができる。グループ676内の端子671を通して、第1の超小型電子素子601と外部デバイスとの間でアドレス信号を送信することができる。誘電体素子603は、その面604において露出し、第2の超小型電子素子602の上に重なる導電性素子又は端子652、662及び672を更に有することができる。これらの端子は、第2の超小型電子素子602の電気的コンタクト622に電気的に結合することができる。端子652、662及び672は、それぞれの端子グループ657、667及び677内に配置することができる。例えば、グループ657内の特定の端子652を通して、外部デバイスと第2の超小型電子素子602との間でクロック信号、データストローブ信号又は他の信号を送信することができる。1つ又は複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの電気的接続は、グループ667内の端子662を通して行うことができる。グループ677内の端子672を通して、第2の超小型電子素子602と外部デバイスとの間でアドレス信号を送信することができる。誘電体素子603は、その面604において露出し、第1の超小型電子素子及び第2の超小型電子素子の少なくとも一部の上に重なる導電性素子又は端子643、653、663及び673を有することができ、第1の超小型電子素子は、誘電体素子と第2の超小型電子素子との間に配置することができる。端子643、653、663及び673のうちの幾つか又は全てが、第1の超小型電子素子601の電気的コンタクト621、及び第2の超小型電子素子602の電気的コンタクト622に電気的に結合することができる。端子643、653、663及び673は、それぞれの端子グループ648、658、668及び678内に配置することができる。例えば、グループ648内の端子643を通して、超小型電子素子601及び202と回路パネル702又は他の構成要素図17の間で共用データ入力/出力信号を送信することができる。グループ658内の特定の端子653を通して、外部デバイスと超小型電子素子601及び602との間で共用クロック信号、共用データストローブ信号、又は他の共用信号を送信することができる。1つ若しくは複数の電源電圧、基準電圧、又は他の基準電位、例えば、グラウンドへの共用電気的接続は、グループ668内の端子663を通して行うことができる。グループ678内の端子673を通して、第1の超小型電子素子及び第2の超小型電子素子と外部デバイスとの間で共用アドレス信号を送信することができる。ここで図15を参照すると、積層型超小型電子アセンブリ500’は、第1の超小型電子素子501の電気的コンタクト521を端子グループ546内に配置される導電性端子541a及び541bに電気的に結合する代替のトレース配線配置が示されることを除いて、図13に示される積層型超小型電子アセンブリ500に類似である。図15は、図13に示される参照番号14によって示される場所における、図13の一部の拡大図である。図13には、誘電体素子503の面504にある端子541をそれぞれの電気的コンタクト521に電気的に結合するトレース506及び507が異なる長さを有するように示される。図15は、端子541a及び541bをそれぞれの電気的コンタクト521に電気的に結合する、等しい長さを有する代替のリードを示す。誘電体層503’は2金属層基板とすることができ、それにより、その面504に沿って、かつ図1に示される第2の面34のような第2の層に沿って、2つの実質的に平行な平面においてトレースを配線することができる。そのような第2の層又は表面は、端子541aに直接接触することなく、トレース506’及び507’が端子541aの下に延在することができるように、端子541a及び541bの下層を成すことができる。トレース506’及び507’は、異なるリード配線代替形態を通して、それぞれの電気的コンタクト521に電気的に結合することができる。特定の実施形態では、それぞれのワイヤボンド505に結合される導電性素子531を、導電性素子531の下に存在することができる導電性ビアを通して、第2の面上のトレース506’及び607’に電気的に接続することができる。一例では、トレース506’及び507’は、面504と第2の層図示せずとの間に延在する別々の導電性ビアを通して、導電性素子531に電気的に結合することができる。別の実施形態では、導電性素子531は、第2の層例えば、第2の面34において露出することができ、ワイヤボンド505が、導電性素子531とそれぞれの電気的コンタクト521との間に直接延在することができる。図15に示されるように、トレース506’は、面504と第2の層との間に延在する導電性ビア536を通って、その後、導電性ビア536と端子541aとの間に延在するトレース506’’を通って、端子541aに電気的に結合することができる。トレース507’は、面504と第2の層との間に延在する導電性ビア537を通って、その後、導電性ビア537と端子541bとの間に延在するトレース507’’を通って、端子541bに電気的に結合することができる。トレース506’及び507’が等しい長さからなることができ、かつトレース506’’及び507’’が等しい長さからなることができるように、端子541aと541bとの間の中間に導電性ビア536及び537を形成することによって、端子541a及び541bとそれぞれの電気的コンタクト521との間の全リード長を同じにすることができる。図16は、各超小型電子アセンブリ710との間で信号を伝達するための電気的インタフェース720を有する1つのユニット内に共に配置される少なくとも2つの超小型電子アセンブリ710を含むモジュール700を示す。電気的インタフェースは、その中にある各超小型電子素子に共通である信号又は基準電位、例えば、電源及びグラウンドを伝達するために使用可能な1つ又は複数のコンタクトを含むことができる。超小型電子アセンブリ710は、上記のアセンブリのうちのいずれかとすることができる。特定の例では、モジュール700は、マザーボード上に設けることができるような、システムの他のコネクタの対応するスロット内に挿入されるサイズの1つ又は複数の部分を有する、デュアルインラインメモリモジュールDIMM又はシングルインラインメモリモジュールSIMMとすることができる。そのようなDIMM又はSIMMでは、電気的インタフェースは、そのようなスロットコネクタ内の複数の対応するスプリングコンタクトと係合するのに適しているコンタクト730を有することができる。そのようなスプリングコンタクトを各スロットの一方の側又は複数の側に配置して、対応するモジュールコンタクトと係合することができる。種々の他のモジュール及び相互接続配置も可能であり、その配置では、モジュールは非積層又は積層例えば、図11、図12超小型電子アセンブリを有することができるか、又はその配置は、モジュールとの間で電気信号を伝達するためにパラレル電気的インタフェース若しくはシリアル電気的インタフェース、若しくはパラレル電気的インタフェース及びシリアル電気的インタフェースの組み合わせを有することができる。本発明によれば、モジュール700と更なるシステムインタフェースとの間の任意の種類の電気的相互接続配置が考えられる。上記の超小型電子アセンブリのうちのいずれか又は全てにおいて、第1の超小型電子素子又は第2の超小型電子素子のうちの1つ又は複数の裏面は、製造完了後に超小型電子アセンブリの外面において少なくとも部分的に露出することができる。したがって、図1に関して上記で説明されたアセンブリでは、第1の超小型電子素子12又は第2の超小型電子素子14の裏面18、24のうちの一方又は両方が、完成したアセンブリにおいて部分的に又は完全に露出することができる。裏面は部分的に又は完全に露出することができるが、オーバーモールド又は他の封入若しくはパッケージング構造を超小型電子素子と接触させることができるか、又は超小型電子素子に隣接して配置することができる。上記の実施形態のいずれかにおいて、超小型電子アセンブリは、金属、グラファイト、又は任意の他の適切な熱伝導性材料から形成されるヒートスプレッダを含むことができる。一実施形態では、ヒートスプレッダは、第1の超小型電子素子に隣接して配置される金属層を含む。その金属層は、第1の超小型電子素子の裏面に露出することができる。代替的には、ヒートスプレッダは、第1の超小型電子素子の少なくとも裏面を覆うオーバーモールド又は封入体を含む。上述した超小型電子アセンブリを、図17に示すように、さまざまな電子システムの構築に利用することができる。例えば、本発明の更なる実施形態によるシステム800は、他の電子コンポーネント808及び810ともに上述したような超小型電子アセンブリ806を備えている。図示する例では、コンポーネント808は半導体チップであり、コンポーネント810はディスプレイスクリーンであるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図17には2つの追加のコンポーネントしか示していないが、本システムは、任意の数のこうしたコンポーネントを備えることができる。超小型電子アセンブリ806を、上述したアセンブリのうちの任意のものとすることができる。更なる変形では、任意の数のこうした超小型電子アセンブリを使用することができる。超小型電子アセンブリ806並びにコンポーネント808及び810は、破線で概略的に示す共通ハウジング801に実装され、所望の回路を形成するように必要に応じて互いに電気的に相互接続される。図示する例示的なシステムでは、システムは、フレキシブルプリント回路基板等の回路パネル802を備え、回路パネルは、コンポーネントを互いに相互接続する多数の導体804を備え、それらのうちの1つのみが図17に示されている。しかしながら、これは単に例示的なものであり、電気的接続を行うために任意の適切な構造を使用することができる。ハウジング801は、例えば携帯電話又は携帯情報端末において使用可能なタイプの携帯型ハウジングとして示されており、スクリーン810は、ハウジングの表面において露出している。構造体806が、撮像チップ等の感光素子を備えている場合、構造体に光を向けるためにレンズ811又は他の光学素子もまた設けることができる。この場合もまた、図17に示す簡略化したシステムは単に例示的なものであり、デスクトップコンピュータ、ルータ等、固定構造体として一般にみなされるシステムを含む他のシステムを、上述した構造体を使用して作製することができる。本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。種々の従属請求項及びそれらの従属請求項に記載の他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。