"それぞれ異なるアドレスが割り当てられた複数の選択線を含む複数の回路ブロックと、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のアドレス範囲に関する情報と、供給されたアドレス信号とを比較することによって、前記複数の回路ブロックのいずれかを選択する第1の選択回路と、前記アドレス信号に基づいて、前記第1の選択回路によって選択された前記回路ブロックに含まれる前記複数の選択線のいずれかを選択する第2の選択回路と、を備えることを特徴とする半導体装置。前記第1の選択回路は、前記アドレス信号を構成する複数のビットのうち、複数の第1のビットに基づいて前記複数の回路ブロックのいずれかを選択し、前記第2の選択回路は、前記アドレス信号を構成する複数のビットのうち、複数の第2のビットに基づいて前記複数の選択線のいずれかを選択し、前記複数の第1のビットと前記複数の第2のビットは、少なくとも一部が重複していることを特徴とする請求項1に記載の半導体装置。前記アドレス範囲に関する情報は、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のうち、割り当てられたアドレスが最大値である選択線のアドレス及び割り当てられたアドレスが最小値である選択線のアドレスの少なくとも一方を含むことを特徴とする請求項1又は2に記載の半導体装置。前記アドレス範囲に関する情報は、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のうち、割り当てられたアドレスが最大値である選択線のアドレス及び割り当てられたアドレスが最小値である選択線のアドレスのいずれか一方を含み、他方を含まないことを特徴とする請求項3に記載の半導体装置。前記アドレス範囲に関する情報は、固定的に与えられる不揮発情報であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記アドレス信号はロウアドレスであり、前記回路ブロックは複数のメモリセルを含むメモリマットであり、前記選択線は前記複数のメモリセルのいずれかを選択するワード線であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。しかしながら、メモリマットの構成によっては、ロウアドレスの上位ビットのみをプリデコードするだけではメモリマットの選択を行うことができず、場合によってはロウアドレスを構成する大部分のビットを用いてプリデコードを行わなければならないケースが存在する。このような場合、プリデコーダに必要な素子数が非常に多くなるとともに、デコード速度も遅くなるという問題があった。このような問題は、ワード線を選択するための回路に限らず、他の選択線、例えばカラム選択線を選択するための回路においても生じる問題である。また、DRAMなどの半導体メモリデバイスに限らず、複数の選択線を含む半導体装置全般においても生じる問題である。本発明による半導体装置は、それぞれ異なるアドレスが割り当てられた複数の選択線を含む複数の回路ブロックと、前記複数の回路ブロックにそれぞれ含まれる前記複数の選択線のアドレス範囲に関する情報と供給されたアドレス信号とを比較することによって、前記複数の回路ブロックのいずれかを選択する第1の選択回路と、前記アドレス信号に基づいて、前記第1の選択回路によって選択された前記回路ブロックに含まれる前記複数の選択線のいずれかを選択する第2の選択回路とを備えることを特徴とする。本発明によれば、アドレス範囲に関する情報を参照することによって回路ブロックの選択を行っていることから、回路ブロックを選択するための第1の選択回路に必要な素子数を削減することができるとともに、デコード速度を高速化することも可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、メモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。メモリセルアレイ11は複数のメモリマットに分割されているが、これについては後述する。図1に示すように、半導体装置10には外部端子としてアドレス端子21、コマンド端子22、クロック端子23、データ端子24及び電源端子25が設けられている。アドレス端子21は、外部からアドレス信号ADDが入力される端子である。アドレス端子21に入力されたアドレス信号ADDは、アドレス入力回路31を介してアドレスラッチ回路32に供給され、アドレスラッチ回路32にラッチされる。アドレスラッチ回路32にラッチされたアドレス信号ADDは、ロウデコーダ12、カラムデコーダ13又はモードレジスタ14に供給される。モードレジスタ14は、半導体装置10の動作モードを示すパラメータが設定される回路である。コマンド端子22は、外部からコマンド信号CMDが入力される端子である。コマンド信号CMDは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、リセット信号/RESETなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ/が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子22に入力されたコマンド信号CMDは、コマンド入力回路33を介してコマンドデコード回路34に供給される。コマンドデコード回路34は、コマンド信号CMDをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号IACT、カラム信号ICOL、リフレッシュ信号IREF、モードレジスタセット信号MRSなどがある。アクティブ信号IACTは、コマンド信号CMDがロウアクセスアクティブコマンドを示している場合に活性化される信号である。アクティブ信号IACTが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがロウデコーダ12に供給される。これにより、当該アドレス信号ADDにより指定されるワード線WLが選択される。ロウデコーダ12はマットセレクタ12aとワードセレクタ12bを含んでいるが、これについては後述する。本発明においてはマットセレクタ12aを第1の選択回路、ワードセレクタ12bを第2の選択回路と呼ぶことがある。カラム信号ICOLは、コマンド信号CMDがカラムアクセスリードコマンド又はライトコマンドを示している場合に活性化される信号である。内部カラム信号ICOLが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがカラムデコーダ13に供給される。これにより、当該アドレス信号ADDにより指定されるビット線BLが選択される。したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルMCからリードデータが読み出される。リードデータDQは、FIFO回路15及び入出力回路16を介して、データ端子24から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子24にライトデータDQを入力すれば、ライトデータDQは入出力回路16及びFIFO回路15を介してメモリセルアレイ11に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルMCに書き込まれる。FIFO回路15及び入出力回路16の動作は、内部クロック信号LCLKに同期して行われる。内部クロック信号LCLKは、DLL回路39によって生成される。特に、入出力回路16にはリードデータDQを出力する出力回路16aが含まれており、リードデータDQの出力は内部クロック信号LCLKに同期して行われる。リフレッシュ信号IREFは、コマンド信号CMDがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号IREFが活性化するとリフレッシュ制御回路35によってロウアクセスが行われ、所定のワード線WLが選択される。これにより、選択されたワード線WLに接続された複数のメモリセルMCがリフレッシュされる。ワード線WLの選択は、リフレッシュ制御回路35に含まれる図示しないリフレッシュカウンタによって行われる。モードレジスタセット信号MRSは、コマンド信号CMDがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子21からモード信号を入力すれば、モードレジスタ14の設定値を書き換えることができる。クロック端子23は、外部クロック信号CK,/CKが入力される端子である。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路36に供給される。クロック入力回路36は、外部クロック信号CK,/CKに基づいて内部クロック信号ICLKを生成する。内部クロック信号ICLKは、半導体装置10の内部における基本クロック信号である。内部クロック信号ICLKは、タイミングジェネレータ37に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ37によって生成される各種内部クロック信号は、アドレスラッチ回路32やコマンドデコード回路34などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。内部クロック信号ICLKは、DLL回路39にも供給される。DLL回路39は、内部クロック信号ICLKに基づいて位相制御された内部クロック信号LCLKを生成する回路である。上述の通り、内部クロック信号LCLKはFIFO回路15及び入出力回路16に供給される。これにより、リードデータDQは内部クロック信号LCLKに同期して出力されることになる。電源端子25は、電源電位VDD,VSSが供給される端子である。電源端子25に供給される電源電位VDD,VSSは内部電源発生回路38に供給される。内部電源発生回路38は、電源電位VDD,VSSに基づいて各種の内部電位VPP,VARY,VPERIなどを発生させる。内部電位VPPは主にロウデコーダ12において使用される電位であり、選択されたワード線WLの電位に相当する。内部電位VARYはセンスアンプによって駆動される一方のビット線BLの電位に相当する。他方のビット線BLは電源電位VSSに駆動される。内部電位VPERIは他の多くの回路ブロックにおいて使用される電位である。図2は、メモリセルアレイ11の構成を説明するための模式図である。図2に示すように、メモリセルアレイ11は複数のメモリマットMATに分割されている。隣接する2つのメモリマットMAT間には、センスアンプ領域SAAが配置されている。各メモリマットMATは、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。これら複数のメモリマットMATは、ロウデコーダ12に含まれるマットセレクタ12aによっていずれか一つが選択される。また、選択されたメモリマットMATに含まれる複数のワード線WLは、ロウデコーダ12に含まれるワードセレクタ12bによっていずれか一つが選択される。図3は、メモリマットMATの一部を拡大して示す回路図である。図3に示すように、各メモリマットMATは、Y方向に延在する複数のワード線WLと、X方向に延在する複数のビット線BLと、ワード線WLとビット線BLの交点に配置されたメモリセルMCとを有している。本実施形態においては、メモリセルMCはDRAMセルであり、セルトランジスタとセルキャパシタの直列回路によって構成される。セルトランジスタのゲート電極は対応するワード線WLに接続され、セルトランジスタのソース又はドレインは、対応するビット線BLに接続される。ワード線WLは、X方向に延在するワードセレクタ12bに接続されており、ロウアドレスに基づいていずれかのワード線WLが活性化される。また、ビット線BLは、センスアンプ領域SAA内においてY方向に配列されたセンスアンプSAに接続されている。センスアンプSAもロウアドレスに基づいて活性化される。図示しないが、センスアンプSAはカラムスイッチを介してデータ配線に接続される。カラムスイッチの選択はカラムアドレスに基づいて行われる。このように、本実施形態においてはメモリセルアレイ11がオープンビット線方式である。したがって、各センスアンプSAは、互いに異なるメモリマットMATに設けられた一対のビット線BLに接続され、これらの電位差を増幅する。1つのセンスアンプSAに接続されるビット線BLの長さは、1つのメモリマットMATに割り当てられるワード線WLの数によって決まる。図4は、メモリセルアレイ11を16個のメモリマットMAT0~MAT15に分割した例を示す模式図である。一例として、メモリセルアレイ11に含まれるワード線WLの数が、通常のワード線2048本と、冗長ワード線16本の合計2064本であるとすると、図4に示す例では一つのメモリマットMATに割り当てられるワード線WLの数が129本となる。この場合、一つのメモリマットMATに割り当てられるワード線WLの数が比較的少ないため、1つのセンスアンプSAに接続されるビット線BLの長さが短くなる。これにより、センスアンプSAの負荷が小さくなるため、センス速度が向上する。その反面、センスアンプ領域SAAの数が多くなるため、チップ面積が増大するという問題が生じる。また、メモリマットMATの数が2のべき乗で表現できる数であるため16=24、ロウアドレスの上位4ビットであるX7~X10を用いてメモリマットMATの選択を行うことができる。したがって、ロウデコーダ12に含まれるマットセレクタ12aとしては、4ビットのデコーダを用いればよい。4ビットのデコーダは、互いに入力信号の組み合わせが異なる16個のNANDゲート回路によって構成することができる。図5は、メモリセルアレイ11を8個のメモリマットMAT0~MAT7に分割した例を示す模式図である。本例においてもメモリセルアレイ11に含まれるワード線WLの数が合計で2064本であるとすると、図5に示す例では一つのメモリマットMATに割り当てられるワード線WLの数が258本となる。この場合、一つのメモリマットMATに割り当てられるワード線WLの数が比較的多いため、1つのセンスアンプSAに接続されるビット線BLの長さが長くなる。これにより、センスアンプSAの負荷が大きくなるため、センス速度が低下するという問題が生じる。その反面、センスアンプ領域SAAの数が少なくなるため、チップ面積を縮小することが可能となる。本例においても、メモリマットMATの数が2のべき乗で表現できる数であるため8=23、ロウアドレスの上位3ビットであるX8~X10を用いてメモリマットMATの選択を行うことができる。したがって、ロウデコーダ12に含まれるマットセレクタ12aとしては、3ビットのデコーダを用いればよい。3ビットのデコーダは、互いに入力信号の組み合わせが異なる8個のNANDゲート回路によって構成することができる。このように、センスアンプ領域SAAの占有面積とセンスアンプの動作速度はトレードオフの関係にある。このため、メモリマットMATの数を2のべき乗で表現できる数に制限すると、センスアンプ領域SAAの占有面積とセンスアンプの動作速度を最適化することが困難となる。センスアンプ領域SAAの占有面積とセンスアンプの動作速度を最適化するためには、メモリマットMATの数を2のべき乗で表現できない数とする必要が生じることがある。図6は、メモリセルアレイ11を12個のメモリマットMAT0~MAT11に分割した例を示す模式図である。本例においてもメモリセルアレイ11に含まれるワード線WLの数が合計で2064本であるとすると、図6に示す例では一つのメモリマットMATに割り当てられるワード線WLの数が172本となる。この場合、一つのメモリマットMATに割り当てられるワード線WLの数が図4に示した例と図5に示した例のほぼ中間となり、且つ、センスアンプ領域SAAの数が図4に示した例と図5に示した例のほぼ中間となる。これによって、センスアンプ領域SAAの占有面積とセンスアンプの動作速度を最適化している。しかしながら、本例においてはメモリマットMATの数が2のべき乗で表現できない数であるため、ロウアドレスの上位ビットのみを用いてメモリマットMATの選択を行うことができない。このため、ロウデコーダ12に含まれるマットセレクタ12aの構成が複雑化する。具体的には、ロウアドレスのビットX2~X10からなる9ビットをデコードする必要があり、これを一度にデコードすると必要となる素子数が非常に多くなるとともに、デコード速度も低下する。しかも、メモリマットMATの境界となるアドレスが2のべき乗で表現できないアドレスであることから、これらのビットX2~X10を分割してプリデコードすることもできない。以下、このような問題を解決可能なマットセレクタ12aの回路構成について詳細に説明する。図7は、マットセレクタ12aの構成を示すブロック図である。図7に示すように、マットセレクタ12aは、メモリマットMAT0~MAT11にそれぞれ割り当てられたデコーダ100~111と、デコーダ100~111からそれぞれ出力される選択信号SEL0~SEL11を受け、これらに基づいてマット選択信号PD0~PD11を生成するセレクタ90とを備える。デコーダ100~111には、ロウアドレスのビットX2~X10からなる9ビットが共通に供給されるとともに、それぞれ対応する最小アドレス値MINADD0~MINADD11が供給される。最小アドレス値MINADD0~MINADD11は、それぞれ対応するメモリマットMAT0~MAT11に割り当てられた最小アドレスを示しており、Xmin2~Xmin10からなる9ビットで構成される。したがって、各デコーダ100~111に供給される最小アドレス値MINADD0~MINADD11は全て異なる値である。最小アドレス値MINADD0~MINADD11は、各メモリマットMAT0~MAT11に割り当てられたアドレス範囲に関する情報を構成する。最小アドレス値MINADD0~MINADD11は、固定的な値であることから、ローレベルとすべきビットについては接地電位VSSが供給される配線に接続し、ハイレベルとすべきビットについては電源電位VDDが供給される配線に接続すればよい。或いは、最小アドレス値MINADD0~MINADD11に対応するヒューズ又は不揮発性の記憶素子を設け、これに所定の値をプログラムすることによって最小アドレス値MINADD0~MINADD11を得ることも可能である。図8は、デコーダ100の構成を示すブロック図である。他のデコーダ101~111についても、それぞれ対応する最小アドレス値MINADD1~MINADD11が供給される他は、図8に示すデコーダ100と同じ構成を有しているため、重複する説明は省略する。図8に示すように、デコーダ100は、3つのプリデコーダ200,300,400と、これらの出力信号に基づいて選択信号SEL0を生成する論理ゲート回路G1~G4とを備える。プリデコーダ200は、ロウアドレスのビットX2~X4からなる3ビットと、最小アドレス値MINADD0のビットXmin2~Xmin4からなる3ビットを受け、これらに基づいて信号EQU0を生成する。また、プリデコーダ300は、ロウアドレスのビットX5~X7からなる3ビットと、最小アドレス値MINADD0のビットXmin5~Xmin7からなる3ビットを受け、これらに基づいて信号EQU1,BIG1を生成する。さらに、プリデコーダ400は、ロウアドレスのビットX8~X10からなる3ビットと、最小アドレス値MINADD0のビットXmin8~Xmin10からなる3ビットを受け、これらに基づいて信号EQU2,BIG2を生成する。プリデコーダ200から出力される信号EQU0は、ロウアドレスのビットX2~X4の値が、最小アドレス値MINADD0のビットXmin2~Xmin4の値と同じか、それ以上である場合にハイレベルとなる。プリデコーダ300から出力される信号EQU1は、ロウアドレスのビットX5~X7の値が、最小アドレス値MINADD0のビットXmin5~Xmin7の値と同じであればハイレベルとなり、信号BIG1は、ロウアドレスのビットX5~X7の値が、最小アドレス値MINADD0のビットXmin5~Xmin7の値よりも大きければハイレベルとなる。同様に、プリデコーダ400から出力される信号EQU2は、ロウアドレスのビットX8~X10の値が、最小アドレス値MINADD0のビットXmin8~Xmin10の値と同じであればハイレベルとなり、信号BIG2は、ロウアドレスのビットX8~X10の値が、最小アドレス値MINADD0のビットXmin8~Xmin10の値よりも大きければハイレベルとなる。図9は、プリデコーダ200の回路図である。図9に示すように、プリデコーダ200は、ロウアドレスのビットX2~X4をデコードするデコーダ210と、最小アドレス値MINADD0のビットXmin2~Xmin4をデコードするデコーダ220と、デコーダ210,220からの出力信号を論理和演算する論理回路230とを備える。デコーダ210は、ロウアドレスのビットX2~X4に基づいて出力信号A0~A7のいずれか1ビットを活性化させる通常のデコーダである。デコーダ210の真理値表を図10に示す。デコーダ220は、最小アドレス値MINADD0のビットXmin2~Xmin4に基づいて、出力信号B0~B7の1ビット~8ビットを活性化させるデコーダである。デコーダ220の真理値表を図11に示す。このようにして生成される出力信号A0~A7及びB0~B7が論理回路230によって論理和演算される。論理回路230は、出力信号A0~A7の1ビットとこれに対応する出力信号B0~B7の1ビットを受ける8つのNANDゲート回路と、これら8つのNANDゲート回路の出力を受ける8入力のNANDゲート回路によって構成されている。これにより、上述の通り、ロウアドレスのビットX2~X4の値が、最小アドレス値MINADD0のビットXmin2~Xmin4の値と同じかそれ以上であれば、プリデコーダ200から出力される信号EQU0はハイレベルとなる。その他の場合は、信号EQU0はローレベルとなる。図12は、プリデコーダ300の回路図である。図12に示すように、プリデコーダ300は、ロウアドレスのビットX5~X7をデコードするデコーダ310と、最小アドレス値MINADD0のビットXmin5~Xmin7をデコードするデコーダ320,330と、デコーダ310,320からの出力信号を論理和演算する論理回路340と、デコーダ310,330からの出力信号を論理和演算する論理回路350とを備える。デコーダ310は、ロウアドレスのビットX5~X7に基づいて出力信号C0~C7のいずれか1ビットを活性化させる通常のデコーダである。すなわちその機能はデコーダ210と同じであり、真理値表は図10と同様である。デコーダ320は、最小アドレス値MINADD0のビットXmin5~Xmin7に基づいて、出力信号D0~D7の1ビットを活性化させる通常のデコーダである。すなわちその機能はデコーダ210と同じであり、真理値表は図10と同様である。一方、デコーダ330は、最小アドレス値MINADD0のビットXmin5~Xmin7に基づいて、出力信号E0~E7の0ビット~7ビットを活性化させるデコーダである。デコーダ330の真理値表を図13に示す。このようにして生成される出力信号C0~C7及びD0~D7は、論理回路340によって論理和演算される。論理回路340の回路構成は、図9に示した論理回路230と同様である。これにより、上述の通り、ロウアドレスのビットX5~X7の値が、最小アドレス値MINADD0のビットXmin5~Xmin7の値と同じであれば、プリデコーダ300から出力される信号EQU1はハイレベルとなる。その他の場合は、信号EQU1はローレベルとなる。また、出力信号C0~C7及びE0~E7は、論理回路350によって論理和演算される。論理回路350の回路構成も、図9に示した論理回路230と同様である。これにより、上述の通り、ロウアドレスのビットX5~X7の値が、最小アドレス値MINADD0のビットXmin5~Xmin7の値よりも大きければ、プリデコーダ300から出力される信号BIG1はハイレベルとなる。その他の場合は、信号BIG1はローレベルとなる。プリデコーダ400の回路構成は、ロウアドレスのビットX5~X7及び最小アドレス値MINADD0のビットXmin5~Xmin7の代わりに、ロウアドレスのビットX8~X10及び最小アドレス値MINADD0のビットXmin8~Xmin10が用いられる他は、プリデコーダ300と同じ回路構成を有している。したがって、ロウアドレスのビットX8~X10の値が、最小アドレス値MINADD0のビットXmin8~Xmin10の値と同じであれば、プリデコーダ400から出力される信号EQU2はハイレベルとなる。その他の場合は、信号EQU2はローレベルとなる。また、ロウアドレスのビットX8~X10の値が、最小アドレス値MINADD0のビットXmin8~Xmin10の値よりも大きければ、プリデコーダ400から出力される信号BIG2はハイレベルとなる。その他の場合は、信号BIG2はローレベルとなる。このようにして生成される信号EQU0~EQU2,BIG1,BIG2は、図8に示す論理ゲート回路G1~G4に供給される。その結果、ロウアドレスのビットX2~X10の値が、最小アドレス値MINADD0のビットXmin2~Xmin10の値と同じかそれ以上であれば、選択信号SEL0がハイレベルとなる。上述の通り、他のデコーダ101~111についても、それぞれ対応する最小アドレス値MINADD1~MINADD11が供給される他は、図8に示すデコーダ100と同じ構成を有している。このため、アクセスが要求されたアドレスが、各メモリマットMAT0~MAT11にそれぞれ割り当てられた最小アドレス値MINADD0~MINADD11よりも大きい場合、対応する選択信号SEL0~SEL11はハイレベルとなる。図14は、セレクタ90の回路図である。図14に示すように、セレクタ90は、選択信号SELnと選択信号SELn1とを受ける複数の論理ゲート回路によって構成される。但し、n=0~10である。選択信号SEL11を受ける論理ゲート回路については、選択信号SELn1に対応する信号はローレベルに固定される。かかる構成により、選択信号SELnがハイレベルであり、選択信号SELn1がローレベルである場合にのみ、対応するマット選択信号PD0~PD11がハイレベルに活性化する。したがって、マット選択信号PD0~PD11のうち、1ビットのみがハイレベルに活性化することになる。以上がマットセレクタ12aの構成である。かかる構成により、アクセスが要求されると、アドレス信号のビットX2~X10の値に応じてマット選択信号PD0~PD11のいずれか1ビットが活性化し、これにより対応するメモリマットMAT0~MAT11のいずれかが選択される。本発明においては、アドレス信号のうちマットセレクタ12aに供給されるビットを第1のビットと呼ぶことがある。したがって、本実施形態においてはビットX2~X10が第1のビットである。そして、選択されたメモリマットMATに含まれる172本のワード線WLは、ワードセレクタ12bによって、アドレスの下位ビットX0~X7に基づきいずれか1本が選択される。本発明においては、アドレス信号のうちワードセレクタ12bに供給されるビットを第2のビットと呼ぶことがある。したがって、本実施形態においてはビットX0~X7が第2のビットである。このように、本実施形態においては第1のビットと第2のビットが一部重複している。図15は、マットセレクタ12aの動作の一例を示すタイミング図である。図15に示す例では、アクセスが要求されたアドレス信号のビットX2~X10の値が16進数で09B、2進数で010011011である場合を示している。また、メモリマットMAT3に割り当てられたアドレスの最小値MINADD3は、16進数で081、2進数で010000001である。この場合、当該アドレスが入力されると、デコーダ103に含まれるプリデコーダ200,300,400からの出力EQU0~EQU2,BIG1,BIG2は、図15に示すとおりとなる。その結果、選択信号SEL0~SEL3がハイレベル、選択信号SEL4~SEL11がローレベルとなるため、マット選択信号PD3がハイレベルに活性化する。これにより、メモリマットMAT3が選択されることになる。このように、本実施形態においては、各メモリマットMAT0~MAT11に割り当てられたアドレスの最小値MINADD0~MINADD11と、供給されたアドレス信号とを比較することによって、メモリマットMAT0~MAT11のいずれかを選択していることから、メモリマットMAT0~MAT11の数が2のべき乗で表現できない数である場合であっても、比較的簡単な回路構成で選択動作を行うことが可能となる。これにより、素子数の削減によるチップ面積の削減とデコード速度の高速化を実現することが可能となる。しかも、各メモリマットMAT0~MAT11に割り当てられたアドレスの最小値MINADD0~MINADD11を用いていることから、設計変更によってアドレスの最小値MINADD0~MINADD11が変更となった場合であっても、最小値MINADD0~MINADD11を生成する回路を設計変更するだけで済む。これに対し、通常のデコード方式を用いた場合には、多数の論理ゲートからなるデコード回路の全体を設計変更する必要が生じ、設計変更に要する期間が長くなってしまう。このような問題は、本実施形態においては生じない。図16は、変形例によるメモリセルアレイ11の構成を示す模式図である。図16に示す例では、メモリマットMAT3とメモリマットMAT4との間、並びに、メモリマットMAT7とメモリマットMAT8との間にセンスアンプ領域SAAが配置されている。また、ビット線が階層構造を有しており、各メモリマットMAT0~MAT11に割り当てられたローカルビット線LBLは、スイッチSWを介してグローバルビット線GBLに接続されている。そして、一対のグローバルビット線GBLがセンスアンプSAに接続されている。このような構造を有するメモリセルアレイ11においても、メモリマットMAT0~MAT11の選択が必要であり、上述したマットセレクタ12aを用いることによって、チップ面積の削減及びデコード速度の高速化を実現することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、各メモリマットMAT0~MAT11に割り当てられたアドレスの最小値を参照することによってメモリマットMAT0~MAT11のいずれかを選択しているが、本発明がこれに限定されるものではなく、各メモリマットMAT0~MAT11に割り当てられたアドレスの最大値を参照することによってメモリマットMAT0~MAT11のいずれかを選択しても構わない。さらには、各メモリマットMAT0~MAT11に割り当てられたアドレスの最小値と最大値の両方を参照することによってメモリマットMAT0~MAT11のいずれかを選択しても構わない。また、上記実施形態では、本発明をワード線WLの選択に適用した例を説明したが、本発明の適用範囲がこれに限定されるものではなく、他の選択線、例えばカラム選択線を選択するための回路に適用することも可能である。"