半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に選択的に設けられた一対の第1の半導体層と、前記第1の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第2の半導体層とからなる一導電型の半導体層と、前記第2の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第1の半導体層に概略設けられた反対導電型のソースドレイン領域と、前記第2の半導体層に概略設けられたチャネル領域と、により構成された反対導電型のMIS電界効果トランジスタと、前記第2の絶縁膜上に選択的に設けられた一対の第3の半導体層と、前記第3の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第4の半導体層とからなる反対導電型の半導体層と、前記第4の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第3の半導体層に概略設けられた一導電型のソースドレイン領域と、前記第4の半導体層に概略設けられたチャネル領域と、により構成された一導電型のMIS電界効果トランジスタとを備え、少なくとも前記第2の半導体層と前記第4の半導体層が異なる半導体からなることを特徴とする半導体装置。前記第2及び第4の半導体層のうち、少なくとも一方は歪み構造の半導体層を有していることを特徴とする請求項1に記載の半導体装置。前記第2の半導体層は単結晶シリコンであり、前記第4の半導体層は単結晶ゲルマニウムであることを特徴とする請求項1あるいは請求項2に記載の半導体装置。半導体基板上に第1、第2及び第3の絶縁膜を順次積層する工程と、選択的に前記第3、第2及び第1の絶縁膜を開孔し、前記半導体基板の一部を露出する工程と、露出した前記半導体基板上に第1の縦垂直方向のエピタキシャル半導体層を形成し、平坦化する工程と、前記第1の縦垂直方向のエピタキシャル半導体層上に選択化学気相成長導電膜を形成する工程と、選択的に前記第3の絶縁膜に第1の開孔部を形成する工程と、露出した前記第1の縦垂直方向のエピタキシャル半導体層の側面に第1の横水平方向のエピタキシャル半導体層を形成し、第1の開孔部を埋め込む工程と、前記第1の横水平方向のエピタキシャル半導体層上に第1の酸化膜を形成する工程と、前記第3の絶縁膜及び前記第1の酸化膜をマスク層として、前記選択化学気相成長導電膜及び前記第1の縦垂直方向のエピタキシャル半導体層をエッチング除去し、第2の開孔部を形成する工程と、前記第2の開孔部に第4の絶縁膜を埋め込み、同時に前記第1の酸化膜を除去し、平坦化する工程と、選択的に前記第1の横水平方向のエピタキシャル半導体層上に第2の縦垂直方向のエピタキシャル半導体層を形成する工程と、前記第2の縦垂直方向のエピタキシャル半導体層を酸化し、形成した第2の酸化膜を除去し、前記第1の横水平方向のエピタキシャル半導体層から、異なる濃度の、平坦な第2及び第3の横水平方向のエピタキシャル半導体層を形成する工程と、第5の絶縁膜を形成する工程と、前記第2の横水平方向のエピタキシャル半導体層が存在している箇所において、選択的に前記第5の絶縁膜、前記第3の絶縁膜、前記第2の横水平方向のエピタキシャル半導体層及び前記第2の絶縁膜をエッチング除去し、第3の開孔部を形成する工程と、露出した前記第2の横水平方向のエピタキシャル半導体層の側面間に第4の横水平方向のエピタキシャル半導体層を形成する工程と、前記第4の横水平方向のエピタキシャル半導体層の周囲に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を包囲して、第3の開孔部に第1のゲート電極を平坦に埋め込む工程と、前記第3の横水平方向のエピタキシャル半導体層が存在している箇所において、選択的に前記第5の絶縁膜、前記第3の絶縁膜、前記第3の横水平方向のエピタキシャル半導体層及び前記第2の絶縁膜をエッチング除去し、第4の開孔部を形成する工程と、露出した前記第3の横水平方向のエピタキシャル半導体層の側面間に第5の横水平方向のエピタキシャル半導体層を形成する工程と、前記第5の横水平方向のエピタキシャル半導体層の周囲に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜を包囲して、前記第4の開孔部に第2のゲート電極を平坦に埋め込む工程とをおこない、包囲型ゲート電極を有する異なる半導体層を形成したことを特徴とする半導体装置の製造方法。本発明が解決しょうとする課題は、従来例に示されるように、1SIMOX法によりSOI構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。2大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。3SOI構造に形成したMIS電界効果トランジスタのSOI基板下に導電体が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合特にオン電圧が印加された場合、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。4オン/オフ状態が反対であるNチャネル及びPチャネルのMIS電界効果トランジスタを共存させるCMOSにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのMIS電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのNIS電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、高信頼なCMOS型半導体集積回路を製造することが難しかったこと。5歪みSi層においては電子と正孔の移動度を増す面方位が異なり、PチャネルのMIS電界効果トランジスタの正孔の移動度を増す面方位ではNチャネルのMIS電界効果トランジスタの電子の移動度が低下してしまうこと。等の問題が顕著になりつつあり、現状技術により微細な歪みSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に選択的に設けられた一対の第1の半導体層と、前記第1の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第2の半導体層とからなる一導電型の半導体層と、前記第2の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第1の半導体層に概略設けられた反対導電型のソースドレイン領域と、前記第2の半導体層に概略設けられたチャネル領域と、により構成された反対導電型のMIS電界効果トランジスタと、前記第2の絶縁膜上に選択的に設けられた一対の第3の半導体層と、前記第3の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第4の半導体層とからなる反対導電型の半導体層と、前記第4の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第3の半導体層に概略設けられた一導電型のソースドレイン領域と、前記第4の半導体層に概略設けられたチャネル領域と、により構成された一導電型のMIS電界効果トランジスタとを備え、少なくとも前記第2の半導体層と前記第4の半導体層が異なる半導体からなる本発明の半導体装置によって解決される。以上説明のように本発明によれば、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して、歪みSi層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層及び歪みGe層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層及び歪みGe層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略SiGe層にソースドレイン領域を設け、概略歪みSi層及び歪みGe層にチャネル領域を設けたSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、歪みSi層、歪みGe層及びSiGe層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な歪みSi層及び歪みGe層にのみチャネル領域を形成できるため、安定した特性を持つDICSOI構造名称は後に詳述するのNチャネル及びPチャネルのMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により歪みSi層及び歪みGe層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できる4面の界面だけでなく、完全空乏型の半導体層の内部もすべてため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を大幅に増加させることが可能である。またSOI構造のCMOSを形成する場合の最大の短所となる、NチャネルあるいはPチャネルのMIS電界効果トランジスタのいずれか一方には必ず生じてしまう半導体層下面のバックチャネルリークを、包囲型ゲート電極を形成することにより完全に防止することが可能である。また正孔の移動度を大幅に向上できる歪みGe層Ge層の場合はSi層の場合の5倍程度、ただしSiGe層の圧縮応力により、純粋なGe層よりは若干格子定数が狭められ、移動度も若干低下するにPチャネルのMIS電界効果トランジスタを形成でき、電子の移動度を高められる歪みSi層を挟んだSiGe層SiGe層の引っ張り応力により、格子定数が広げられ、移動度も向上するにNチャネルのMIS電界効果トランジスタを形成できるため、他方のMIS電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なCMOSを得ることが可能である。また微細な歪みSi層及び歪みGe層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極を微細に形成することも可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。またゲート電極に多結晶シリコン層半導体を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つCMOS型の半導体集積回路を得ることができる。本発明者は当該技術を絶縁膜上の異種変換された半導体層DifferentConvertedSemiconductorOnInsulator構造と命名し、以後この技術をDICSOIディクソイと略称する。本願発明は、1Si基板上に選択的に低濃度のGeを含むSiGe層を縦垂直方向にエピタキシャル成長させる。2縦垂直方向エピタキシャルSiGe層の側面の一部から絶縁膜上に横水平方向エピタキシャルSiGe層を成長させる。3SiGe層を熱酸化させGe濃度を向上させる。4チャネル部に相当する箇所のSiGe層及びその周囲の絶縁膜を除去する開孔部を形成する。5露出したSiGe層の側面間に歪みSi層あるいは歪みGe層を成長する。チャネル領域に相当する箇所のSiGe層をそれぞれ変換する6歪みSi層あるいは歪みGe層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。7包囲型ゲート電極に自己整合してソースドレイン領域を形成する。等の技術を使用して、Si基板上にシリコン窒化膜及びシリコン酸化膜を介して、歪みSi層を挟み、左右にSiGe層Ge濃度30程度を有する構造からなるエピタキシャル半導体層及び歪みGe層を挟み、左右にSiGe層Ge濃度80程度を有する構造からなるエピタキシャル半導体層が島状に絶縁分離されて設けられ、歪みSi層には概略チャネル領域が形成され、SiGe層には概n型及びn型ソースドレイン領域が形成された包囲型ゲート電極構造のNチャネルのMISFETと、歪みGe層には概略チャネル領域が形成され、SiGe層には概略p型ソースドレイン領域が形成された包囲型ゲート電極構造のPチャネルのMISFETとからなるCMOSを構成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図16は本発明の半導体装置における第1の実施例で、図1は模式側断面図チャネル長方向、図2は模式側断面図チャネル幅方向、図3~図16は製造方法の工程断面図である。図1及び図2はシリコンSi基板を使用し、DICSOI構造に形成したショートチャネルのNチャネル及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン窒化膜Si3N4、3は100nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は1017cm-3程度のp型の横水平方向エピタキシャルSiGe層Ge濃度30程度、6は1017cm-3程度のp型の横水平方向エピタキシャル歪みSi層、7は1017cm-3程度のn型の横水平方向エピタキシャルSiGe層Ge濃度80程度、8は1017cm-3程度のn型の横水平方向エピタキシャル歪みGe層、9は埋め込みシリコン窒化膜Si3N4、10は1020cm-3程度のn型ソース領域、11は5×1017cm-3程度のn型ソース領域、12は5×1017cm-3程度のn型ドレイン領域、13は1020cm-3程度のn型ドレイン領域、14は1020cm-3程度のp型ドレイン領域、15は1020cm-3程度のp型ソース領域、16は5nm程度のゲート酸化膜HfO2、17は長さ35nm程度、厚さ100nm程度の包囲型ゲート電極WSi/polySi、18は25nm程度のサイドウォールSiO2、19は400nm程度の燐珪酸ガラスPSG膜、20は20nm程度のシリコン窒化膜Si3N4、21は10nm程度のバリアメタルTiN、22は導電プラグW、23は500nm程度の層間絶縁膜SiOC、24は10nm程度のバリアメタルTaN、25は500nm程度のCu配線Cuシード層含む、26は20nm程度のバリア絶縁膜Si3N4を示している。同図においては、p型のシリコン基板1上の左半分には、シリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上に設けられたp型のSiGe層5間に、シリコン酸化膜SiO23が設けられていない部分上に設けられたp型の歪みSi層6が挟まれている構造からなる半導体層が素子分離のシリコン窒化膜Si3N4、4、9により島状に絶縁分離されて設けられている。p型の歪みSi層6の周囲上面、下面及び側面にはゲート酸化膜HfO216を介して包囲型ゲート電極WSi/polySi17が設けられ、包囲型ゲート電極17の上面部の側壁にはサイドウォール18が設けられ、p型のSiGe層5には、概略n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13が設けられ、p型の歪みSi層6には、概略チャネル領域が設けられており実際にはn型ソースドレイン領域11、12が若干横方向拡散されている、n型ソースドレイン領域10、13及び包囲型ゲート電極17には、それぞれバリアメタルTiN21を有する導電プラグW22を介してバリアメタルTaN24を有するCu配線25が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1上の右半分には、シリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上に設けられたn型のSiGe層7間に、シリコン酸化膜SiO23が設けられていない部分上に設けられたn型の歪みGe層8が挟まれている構造からなる半導体層が素子分離のシリコン窒化膜Si3N4、4、9により島状に絶縁分離されて設けられている。n型の歪みGe層8の周囲上面、下面及び側面にはゲート酸化膜HfO216を介して包囲型ゲート電極WSi/polySi17が設けられ、包囲型ゲート電極17の上面部の側壁にはサイドウォール18が設けられ、n型のSiGe層7には、概略p型ソースドレイン領域14、15が設けられ、n型の歪みGe層8には、概略チャネル領域が設けられており実際にはp型ソースドレイン領域14、15が若干横方向拡散されている、p型ソースドレイン領域14、15及び包囲型ゲート電極17には、それぞれバリアメタルTiN21を有する導電プラグW22を介してバリアメタルTaN24を有するCu配線25が接続されているPチャネルのMIS電界効果トランジスタが形成されている。したがって、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して、歪みSi層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層及び歪みGe層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層及び歪みGe層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略SiGe層にソースドレイン領域を設け、概略歪みSi層及び歪みGe層にチャネル領域を設けたSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、歪みSi層、歪みGe層及びSiGe層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な歪みSi層及び歪みGe層にのみチャネル領域を形成できるため、安定した特性を持つDICSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により歪みSi層及び歪みGe層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できる4面の界面だけでなく、完全空乏型の半導体層の内部もすべてため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を大幅に増加させることが可能である。またSOI構造のCMOSを形成する場合の最大の短所となる、NチャネルあるいはPチャネルのMIS電界効果トランジスタのいずれか一方には必ず生じてしまう半導体層下面のバックチャネルリークを、包囲型ゲート電極を形成することにより完全に防止することが可能である。また正孔の移動度を大幅に向上できる歪みGe層Ge層の場合はSi層の場合の5倍程度、ただしSiGe層の圧縮応力により、純粋なGe層よりは若干格子定数が狭められ、移動度も若干低下するにPチャネルのMIS電界効果トランジスタを形成でき、電子の移動度を高められる歪みSi層を挟んだSiGe層SiGe層の引っ張り応力により、格子定数が広げられ、移動度も向上するにNチャネルのMIS電界効果トランジスタを形成できるため、他方のMIS電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なCMOSを得ることが可能である。また微細な歪みSi層及び歪みGe層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極を微細に形成することも可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つCMOS型の半導体集積回路を得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について、図3~図16及び図1、図2を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図3化学気相成長により、p型のシリコン基板1上にシリコン窒化膜Si3N42を100nm程度成長する。次いで化学気相成長により、100nm程度のシリコン酸化膜SiO23を成長する。次いで化学気相成長により、シリコン窒化膜Si3N44を50nm程度成長する。図4次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSiGe層27Ge濃度10程度を成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N44の平坦面より突出したp型の縦垂直方向エピタキシャルSiGe層27を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜28を成長する。図5次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず及びタングステン膜28をマスク層として、シリコン窒化膜Si3N44を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型の縦垂直方向エピタキシャルSiGe層27の側面にp型の横水平方向エピタキシャルSiGe層29Ge濃度10程度を成長し、シリコン窒化膜Si3N44の開孔部を埋め込む。ここで残されたシリコン窒化膜Si3N44は素子分離領域となる。図6次いでp型の横水平方向エピタキシャルSiGe層29の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N44をマスク層として、タングステン膜28及びp型の縦垂直方向エピタキシャルSiGe層27を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン窒化膜Si3N49を成長する。次いでシリコン窒化膜Si3N44及びp型の横水平方向エピタキシャルSiGe層29の平坦面上のシリコン窒化膜Si3N49及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン窒化膜Si3N49を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図7次いで露出したp型の横水平方向エピタキシャルSiGe層29上にp型の縦垂直方向エピタキシャルSiGe層30Ge濃度10程度を100nm程度成長する。図8次いでSiGe層30の表面を1000°C程度で酸化し、200nm程度のシリコン酸化膜SiO2図示せずを成長する。この際、Geはシリコン酸化膜中には拡散しないため、残されたSiGe層はGe濃度30程度のSiGe層5となる。次いでシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし平坦化する。図9次いで化学気相成長により、10nm程度のシリコン酸化膜SiO231を成長する。次いで化学気相成長により、10nm程度のシリコン窒化膜Si3N432を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N432及びシリコン酸化膜SiO231を順次異方性ドライエッチングする。次いでレジスト図示せずを除去する。次いで露出したSiGe層5上にp型の縦垂直方向エピタキシャルSiGe層33Ge濃度30程度を85nm程度成長する。図10次いでSiGe層33の表面を1000°C程度で酸化し、170nm程度のシリコン酸化膜SiO2図示せずを成長する。この際、Geはシリコン酸化膜中には拡散しないため、残されたSiGe層はGe濃度80程度のSiGe層34となる。次いでシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし平坦化する。この際、シリコン窒化膜Si3N432及びシリコン酸化膜SiO231も同時に除去される。図11チャネル長方向図12チャネル幅方向次いで化学気相成長により、5nm程度のシリコン酸化膜SiO235を成長する。次いで化学気相成長により、100nm程度のシリコン窒化膜Si3N436を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、NチャネルのMIS電界効果トランジスタを形成する箇所のシリコン窒化膜Si3N436、シリコン酸化膜SiO235、SiGe層5、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したSiGe層5の側面間にp型の横水平方向エピタキシャル歪みSi層6を成長し、下部に空孔を有する歪みSi層6を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。こうしてチャネル領域に相当するSiGe層5は歪みSi層6に変換される。図13チャネル長方向図14チャネル幅方向次いで化学気相成長により、露出している歪みSi層6の全周囲に、5nm程度のゲート酸化膜HfO216を成長する。次いで化学気相成長により、ゲート酸化膜HfO216の全周囲を含む全面に25nm程度の多結晶シリコン膜polySiを成長する。次いで少なくとも残された開孔部を完全に埋め込むように75nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N436上に成長したゲート酸化膜HfO2、多結晶シリコン膜polySi及びタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれたNチャネルのMIS電界効果トランジスタの包囲型ゲート電極WSi/polySi17が形成される。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、PチャネルのMIS電界効果トランジスタを形成する箇所のシリコン窒化膜Si3N436、シリコン酸化膜SiO235、SiGe層34、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したSiGe層34の側面間にp型の横水平方向エピタキシャル歪みGe層37を成長し、下部に空孔を有する歪みGe層37を形成する。この際、空孔直上は下地の影響が全くない単結晶ゲルマニウム層となる。こうしてチャネル領域に相当するSiGe層34は歪みGe層37に変換される。次いで化学気相成長により、露出している歪みGe層37の全周囲に、5nm程度のゲート酸化膜HfO216を成長する。次いで化学気相成長により、ゲート酸化膜HfO216の全周囲を含む全面に25nm程度の多結晶シリコン膜polySiを成長する。次いで少なくとも残された開孔部を完全に埋め込むように75nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N436上に成長したゲート酸化膜HfO2、多結晶シリコン膜polySi及びタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれたPチャネルのMIS電界効果トランジスタの包囲型ゲート電極WSi/polySi17が形成される。図15次いでシリコン窒化膜Si3N436及びシリコン酸化膜SiO235を順次異方性ドライエッチングする。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、歪みGe層37に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで950°C程度で活性化させ、Nチャネル及びPチャネルのMIS電界効果トランジスタの閾値電圧を制御する。この際、歪みGe層37及びSiGe層34はn型に反転し、歪みGe層8及びSiGe層7となる。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず及び包囲型ゲート電極17をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi/polySi17の上面部の側壁にのみサイドウォールSiO218を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及び包囲型ゲート電極WSi/polySi17をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及び包囲型ゲート電極WSi/polySi17をマスク層として、p型ソースドレイン領域14、15形成用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域11、12、n型ソースドレイン領域10、13及びp型ソースドレイン領域14、15を形成する。図16次いで化学気相成長により、400nm程度のPSG膜19を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420及びPSG膜19を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN21を成長する。次いで化学気相成長により、タングステンW22を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN21を有する導電プラグW22を形成する。図1チャネル長方向及び図2チャネル幅方向次いで化学気相成長により、500nm程度の層間絶縁膜SiOC23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC23を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N420がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN24を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN24を有するCu配線25を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N426を成長し、本願発明のDICSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。図17~図19は本発明の半導体装置における第2の実施例で、図17は模式側断面図、図18、図19は製造方法の工程断面図である。図17は本発明の半導体装置における第2の実施例の模式側断面図で、シリコンSi基板を使用し、DICSOI構造に形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~6、9~26は図1と同じ物を、38はn型の横水平方向エピタキシャルGe層、39はn型の横水平方向エピタキシャルGe層を示している。同図においては、PチャネルMIS電界効果トランジスタを形成する半導体層がすべてGe層により形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、PチャネルMIS電界効果トランジスタを形成する第2の半導体層をGe層のみで形成できるため、正孔の移動度をさらに増すことができ、より高速化が可能である。次いで本発明に係る半導体装置における第2の実施例の製造方法について、図18、図19及び図17を参照して説明する。第1の実施例に示される図13の工程をおこなった後、次の図18の工程をおこなう。図18次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず及び包囲型ゲート電極17をマスク層として、PチャネルのMIS電界効果トランジスタを形成する箇所のシリコン窒化膜Si3N436、シリコン酸化膜SiO235及びSiGe層5を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図19次いで露出した歪みGe層37の側面にn型の横水平方向エピタキシャルGe層38を成長する。次いで1000°C程度でアニールをおこないGe層の歪み状態を緩和する。以後第1の実施例に示される図15、図16の工程をおこなう。図17次いで化学気相成長により、500nm程度の層間絶縁膜SiOC23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC23を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N420がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN24を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN24を有するCu配線25を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N426を成長し、本願発明のDICSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。図20は本発明の半導体装置における第3の実施例の模式側断面図で、シリコンSi基板を使用し、DICSOI構造に形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~7、9~26は図1と同じ物を、40はn型の横水平方向エピタキシャルSiGe層Ge濃度80程度を示している。同図においては、PチャネルMIS電界効果トランジスタを形成する半導体層がすべてSiGe層により形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、PチャネルMIS電界効果トランジスタを形成する半導体層をSiGe層Ge濃度80程度のみで形成できるため、Ge層に比較し正孔の移動度はやや低下するが、製造方法はやや簡単になる。図21は本発明の半導体装置における第4の実施例の模式側断面図で、シリコンSi基板を使用し、DICSOI構造に形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~16、18~26は図1と同じ物を、41はポリサイドゲート電極CoSi2/polySi、42はpolySiゲート電極、43はサリサイド層CoSi2を示している。同図においては、半導体層の上部にポリサイドゲート電極CoSi2/polySiが、半導体層の下部及び側面にpolySiゲート電極が形成されていること及びメタルソースドレインとなるサリサイド層CoSi2が形成されていること以外は図1とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。図22~図30は本発明の半導体装置における第5の実施例で、図22は模式側断面図、図23~図30は製造方法の工程断面図である。図22は本発明の半導体装置における第5の実施例で、シリコンSi基板を使用し、DICSOI構造に形成したショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1~16、18~26は図1と同じ物を、44はバリアメタルTiN、45は燐珪酸ガラスPSG膜、46はAlゲート電極を示している。同図においては、燐珪酸ガラスPSG膜が2層に形成されていること及びゲート電極が低抵抗のAlにより形成されていることいわゆるダマシンプロセスにより形成以外は図1とほぼ同じ構造のNチャネル及びPチャネルのMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。次いで本発明に係る半導体装置における第5の実施例の製造方法について、図23~図30及び図22を参照して説明する。第1の実施例に示される図11の工程をおこなった後、次の図23の工程をおこなう。図23次いで化学気相成長により、露出している歪みSi層6の全周囲に、5nm程度のゲート酸化膜HfO216を成長する。次いで化学気相成長により、ゲート酸化膜HfO216の全周囲を含む全面に5nm程度のバリアメタルとなるTiN44を成長する。次いで少なくとも残された開孔部を完全に埋め込むように90nm程度の多結晶シリコン膜polySiを成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N436上に成長したゲート酸化膜HfO2、TiN及び多結晶シリコン膜polySiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれたNチャネルのMIS電界効果トランジスタのダミーの包囲型ゲート電極polySi42が形成される。図24次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、PチャネルのMIS電界効果トランジスタを形成する箇所のシリコン窒化膜Si3N436、シリコン酸化膜SiO235、SiGe層34、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したSiGe層34の側面間にp型の横水平方向エピタキシャル歪みGe層37を成長し、下部に空孔を有する歪みGe層37を形成する。この際、空孔直上は下地の影響が全くない単結晶ゲルマニウム層となる。次いで化学気相成長により、露出している歪みGe層37の全周囲に、5nm程度のゲート酸化膜HfO216を成長する。次いで化学気相成長により、ゲート酸化膜HfO216の全周囲を含む全面に5nm程度のバリアメタルとなるTiN44を成長する。次いで少なくとも残された開孔部を完全に埋め込むように90nm程度の多結晶シリコン膜polySiを成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N436上に成長したゲート酸化膜HfO2、TiN及び多結晶シリコン膜polySiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれたPチャネルのMIS電界効果トランジスタのダミーの包囲型ゲート電極polySi42が形成される。図25次いでシリコン窒化膜Si3N436及びシリコン酸化膜SiO235を順次異方性ドライエッチングする。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、歪みGe層37に閾値電圧制御用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで950°C程度で活性化させ、Nチャネル及びPチャネルのMIS電界効果トランジスタの閾値電圧を制御する。この際、歪みGe層37及びSiGe層34はn型に反転し、歪みGe層8及びSiGe層7となる。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず及びダミーの包囲型ゲート電極42をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、ダミーの包囲型ゲート電極42の上面部の側壁にのみサイドウォールSiO218を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及びダミーの包囲型ゲート電極42をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず、サイドウォールSiO218及びダミーの包囲型ゲート電極42をマスク層として、p型ソースドレイン領域14、15形成用の硼素のイオン注入をおこなう。次いでレジスト図示せずを除去する。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域11、12、n型ソースドレイン領域10、13及びp型ソースドレイン領域14、15を形成する。図26チャネル長方向及び図27チャネル幅方向次いで化学気相成長により、100nm程度のPSG膜45を成長する。次いで化学的機械研磨CMPし、平坦化する。次いでダミーの包囲型ゲート電極42を等方性ドライエッチングし、開孔部を形成する。図28チャネル長方向及び図29チャネル幅方向次いで少なくとも開孔部を完全に埋め込むように90nm程度のアルミニウム膜Alを成長する。次いで化学的機械研磨CMPし、PSG膜45上に成長したアルミニウム膜Alを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極Al46が形成される。図30次いで化学気相成長により、300nm程度のPSG膜19を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420及びPSG膜19を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN21を成長する。次いで化学気相成長により、タングステンW22を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN21を有する導電プラグW22を形成する。図22次いで化学気相成長により、500nm程度の層間絶縁膜SiOC23を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC23を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N420がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN24を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN24を有するCu配線25を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N426を成長し、本願発明のDICSOI構造のNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。図31は本発明の半導体装置における第6の実施例の模式側断面図チャネル幅方向で、実施例1の構成に対して包囲型ゲート電極の構造を変化させたもので、上部のゲート電極を配線体として、左側のNチャネルのMIS電界効果トランジスタの包囲型ゲート電極と右側のPチャネルのMIS電界効果トランジスタの包囲型ゲート電極を直接接続させたものであり、Cu配線の自由度を増すことが可能である。ただし、マスク工程が1層増えることになる。図32は本発明の半導体装置における第7の実施例の模式側断面図チャネル幅方向で、実施例1の構成に対して包囲型ゲート電極の構造を変化させたもので、左側のNチャネルのMIS電界効果トランジスタ及び右側のPチャネルのMIS電界効果トランジスタに共通の包囲型ゲート電極を形成したもので、極めて高集積化が可能である。また上記実施例においては、電子の移動度が高いSiと正孔の移動度が高いGeとを組み合わせたSiGe半導体層を仲介とし、それらの濃度を変えることにより、Si半導体層にNチャネルのMIS電界効果トランジスタを形成し、Ge半導体層にPチャネルのMIS電界効果トランジスタを形成する場合のSOI構造について説明しているが、これに限定されず、上記のような特性を有する化合物半導体層を仲介させても本願発明は成立する。また半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ECRプラズマCVD法によっても、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。また半導体基板としてSi基板を使用しているが、これに限定されず、Ge基板を使用しても、SiGe基板を使用してもよい。また実施例に記載されたGe濃度は1つの目安であり、これに限定されるものではなく、初めに成長するエピタキシャルSiGe層のGe濃度を10程度の低濃度にしているが、初めから30程度で成長し、NチャネルのMIS電界効果トランジスタにおけるGe濃度を向上させる製造工程を省略させてもよい。その場合は選択的にPチャネルのMIS電界効果トランジスタのGe濃度を向上させる酸化工程だけをおこなえばよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。