半導体基板の主面に形成されたMISFETと、前記MISFETの上部に第1絶縁膜を介して形成された第1導電膜と、前記第1導電膜の上部に形成され、かつ前記第1導電膜を介して前記MISFETに電気的に接続される縦型MISFETと、前記縦型MISFETの上部に第2絶縁膜を介して形成され、かつ前記縦型MISFETに電気的に接続される第2導電膜と、を有し、前記縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電膜と同層の導電膜によって、周辺回路用MISFET間を電気的に接続する配線が形成される半導体装置。請求項1記載の半導体装置において、前記第1導電膜は金属膜を含み、前記第1導電膜は、バリア膜を介して前記縦型MISFETに電気的に接続される半導体装置。請求項2記載の半導体装置において、前記第2導電膜と同層の導電膜によって、前記周辺回路用MISFET間を電気的に接続する配線が形成される半導体装置。請求項1記載の半導体装置において、前記第2導電膜と同層の導電膜によって、前記周辺回路用MISFET間を電気的に接続する配線が形成される半導体装置。本発明者は、この種の縦型トランジスタを検討した結果、この縦型トランジスタでは、ソース、ドレインおよびゲートを金属配線層に接続するために基板の主面と平行な平面に配置するので、その延在方向にそれぞれの領域が必要となり、また縦型トランジスタに接続する金属配線層の配置などの領域が必要となり、トランジスタサイズが増大する恐れがあることを見出した。本発明の目的は、SRAMのメモリセルサイズを縮小することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である半導体装置は、半導体基板の主面に形成されたMISFETと、前記MISFETの上部に第1絶縁膜を介して形成された第1導電膜と、前記第1導電膜の上部に形成され、かつ前記第1導電膜を介して前記MISFETに電気的に接続される縦型MISFETと、前記縦型MISFETの上部に第2絶縁膜を介して形成され、かつ前記縦型MISFETに電気的に接続される第2導電膜とを有し、前記縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1導電膜と同層の導電膜によって、周辺回路用MISFET間を電気的に接続する配線が形成されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。SRAMのメモリセルを4個のMISFETとそれらの上部に形成した2個の縦型MISFETとで構成することにより、メモリセルサイズを大幅に縮小することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。実施の形態1図1は、本発明の一実施の形態であるSRAMのメモリセルの等価回路図である。図1に示すように、このSRAMのメモリセルMCは、一対の相補性データ線BLT、BLBとワード線WLとの交差部に配置された2個の転送MISFETTR1、TR2、2個の駆動MISFETDR1、DR2および2個の縦型MISFETSV1、SV2によって構成されている。メモリセルMCを構成する上記6個のMISFETのうち、2個の転送MISFETTR1、TR2および2個の駆動MISFETDR1、DR2は、nチャネル型MISFETで構成されている。また、2個の縦型MISFETSV1、SV2は、pチャネル型MISFETで構成されている。この縦型MISFETSV1、SV2は、周知の完全CMOS型SRAMにおける負荷MISFETに相当するものであるが、通常の負荷MISFETとは異なり、後述するような縦型構造で構成されており、かつ駆動MISFETDR1、DR2および転送MISFETTR1、TR2形成領域の上部に配置されている。メモリセルMCの駆動用MISFETDR1および縦型MISFETSV1は第1のインバータINV1を構成し、駆動用MISFETDR2および縦型MISFETSV2は第2のインバータINV2を構成している。これら一対のインバータINV1、INV2はメモリセルMC内で交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。すなわち、駆動用MISFETDR1のドレインと、縦型MISFETSV1のドレインと、駆動用MISFETDR2のゲートと、縦型MISFETSV2のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノードAを構成する。駆動用MISFETDR2のドレインと、縦型MISFETSV2のドレインと、駆動用MISFETDR1のゲートと、縦型MISFETSV1のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノードBを構成する。上記フリップフロップ回路の一方の入出力端子は、転送MISFETTR1のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送MISFETTR2のソース、ドレインの一方に電気的に接続されている。転送MISFETTR1のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線BLTに電気的に接続され、転送MISFETTR2のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線BLBに電気的に接続されている。また、フリップフロップ回路の一端、すなわち2個の縦型MISFETSV1、SV2のソースは、基準電圧Vssよりも電位の高い例えば3Vの電源電圧Vddを供給する電源電圧線Vddに電気的に接続され、他端、すなわち2個の駆動MISFETDR1、DR2のソースは、例えば0Vの基準電圧Vssを供給する基準電圧線Vssに電気的に接続されている。転送MISFETTR1、TR2、のゲート電極は、ワード線WLに電気的に接続されている。上記メモリセルMCは、一対の蓄積ノードA、Bの一方をHigh、他方をLowにすることにより情報を記憶する。上記メモリセルMCにおける情報の保持、読み出しおよび書き込み動作は、周知の完全CMOS型SRAMのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線WLに例えば電源電圧Vddを印加し、転送MISFETTR1、TR2をONにして一対の蓄積ノードA、Bの電位差を相補性データ線BLT、BLBで読み取る。また、書き込み時には、選択されたワード線WLに例えば電源電圧Vddを印加して、転送MISFETTR1、TR2をONにすると共に、相補性データ線BLT、BLBの一方を電源電圧Vddに接続し、他方を基準電圧Vssに接続することによって、駆動MISFETDR1、DR2のON、OFFを反転させる。図2は、上記メモリセルMCの具体的な構造を示す平面図、図3の左側部分は、図2のA-A’線に沿った断面図、中央部分は、図2のB-B’線に沿った断面図、右側部分は、図2のC-C’線に沿った断面図である。なお、図2に示す4個の印で囲んだ矩形の領域は、メモリセル1個の占有領域メモリセル形成領域を示しているが、この印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図2は、図を解り易くするためにメモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。例えばp型の単結晶シリコンからなる半導体基板以下、基板という1の主面には、p型ウエル4が形成されている。このp型ウエル4の素子分離溝2によって周囲を規定された活性領域Lには、メモリセルMCの一部を構成する2個の転送MISFETTR1、TR2および2個の駆動MISFETDR1、DR2が形成されている。素子分離溝2には、例えばシリコン酸化膜などからなる絶縁膜3が埋め込まれ、素子分離部を構成している。なお、図示しないが、周辺回路領域の基板1のn型ウエル5とp型ウエルに、周辺回路を構成するnチャネルおよびpチャネルMISFETが構成される。周辺回路用MISFETによってXデコーダ回路、Yデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、CPUなどの論理回路を構成してもよい。図2に示すように、活性領域Lは、図の縦方向Y方向に延在する略長方形の平面パターンを有しており、メモリセル1個の占有領域には、2個の活性領域L、Lが互いに平行に配置されている。2個の転送MISFETTR1、TR2および2個の駆動MISFETDR1、DR2のうち、一方の転送MISFETTR1および駆動MISFETDR1は、一方の活性領域Lに形成され、それらのソース、ドレインの一方を互いに共有している。また、他方の転送MISFETTR2および駆動MISFETDR2は、他方の活性領域Lに形成され、それらのソース、ドレインの一方を互いに共有している。一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2とは、素子分離部を介して図の横方向X方向に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動MISFETDR2および駆動MISFETDR1のゲート電極7Bは、図の横方向X方向に延在するように配置され、X方向において、一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型MISFETSV1、SV2が形成される。これにより、メモリセルサイズを縮小できる。また、縦型MISFETSV1、SV2は図の縦方向Y方向に隣接して配置され、縦型MISFETSV1、SV2の上部に、縦型MISFETSV1、SV2のソースに電気的に接続される電源電圧線Vdd90が図の縦方向Y方向に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線Vdd90と相補性データ線BLT、BLBとを同じ配線層に形成し、図の縦方向Y方向に延在する相補性データ線BLT、BLBの間に電源電圧線Vdd90を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向X方向において、一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2との間の縦型MISFETSV1、SV2を配置するとともに、図の横方向X方向において、相補性データ線BLT、BLBの間に電源電圧線Vdd90を配置することによりメモリセルサイズを縮小できる。転送MISFETTR1、TR2は、主としてp型ウエル4の表面に形成されたゲート絶縁膜6と、ゲート絶縁膜6の上部に形成されたゲート電極7Aと、ゲート電極7Aの両側のp型ウエル4に形成されたn型半導体領域14ソース、ドレインとによって構成されている。また、駆動MISFETDR1、DR2は、主としてp型ウエル4の表面に形成されたゲート絶縁膜6と、ゲート絶縁膜6の上部に形成されたゲート電極7Bと、ゲート電極7Bの両側のp型ウエル4に形成されたn型半導体領域14ソース、ドレインとによって構成されている。転送MISFETTR1のソース、ドレインの一方と、駆動MISFETDR1のドレインとはn型半導体領域14により一体に形成され、このn型半導体領域14の上部には、プラグ28が埋め込まれたコンタクトホール23が形成されている。また駆動MISFETDR2のゲート電極7Bの上部には、プラグ28が埋め込まれたコンタクトホール22が形成され、コンタクトホール22、23の上部には、コンタクトホール22内のプラグ28とコンタクトホール23内のプラグ28とを接続する中間導電層42が形成されている。そして、転送MISFETTR1のソース、ドレインの一方および駆動MISFETDR1ドレインであるn型半導体領域14と駆動MISFETDR2のゲート電極7Bとは、これらのプラグ28、28と中間導電層42とを介して互いに電気的に接続されている。転送MISFETTR2のソース、ドレインの一方と、駆動MISFETDR2のドレインとはn型半導体領域14により一体に形成され、このn型半導体領域14の上部には、プラグ28が埋め込まれたコンタクトホール23が形成されている。駆動MISFETDR1のゲート電極7Bの上部には、プラグ28が埋め込まれたコンタクトホール22が形成されて、コンタクトホール22、23の上部には、コンタクトホール22内のプラグ28とコンタクトホール23内のプラグ28とを接続する中間導電層43が形成されている。そして、転送MISFETTR2のソース、ドレインの一方および駆動MISFETDR2のドレインであるn型半導体領域14と駆動MISFETDR1のゲート電極7Bとは、これらのプラグ28、28と中間導電層43とを介して互いに電気的に接続されている。プラグ28は、例えばタングステンW等の金属メタル膜で構成され、中間導電層42、43は、例えばタングステンW等の金属メタル膜で構成される。このように、中間導電層42、43を金属膜で構成することにより、抵抗を低減でき、メモリセルの特性を向上できる。また、後述するようにプラグ28および中間導電層42、43と同層のプラグ28および中間導電層46、47により、周辺回路を構成するnチャネルおよびpチャネルMISFETのソースドレインおよびゲート間が電気的に接続される。これにより、周辺回路を構成するMISFET間の電気的接続の自由度を向上でき、高集積化が可能となる。また、中間導電層46、47を金属膜で構成することにより、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。すなわち、後述するように、上層に形成される金属メタル配線層89は、縦型MISFETSV1、SV2よりも上部に形成されるので、その上層の金属配線層89のみで、MISFET間の電気的接続を行う場合よりも、配線の自由度を向上できるとともに、高集積化できる。駆動MISFETDR2のゲート電極7Bの一端部上には、縦型MISFETSV1が形成され、駆動MISFETDR1のゲート電極7Bの一端部上には、縦型MISFETSV2が形成されている。縦型MISFETSV1は、下部半導体層ドレイン57、中間半導体層58、上部半導体層ソース59を積層した四角柱状の積層体P1と、この積層体P1の側壁にゲート絶縁膜63を介して形成されたゲート電極66とによって構成されている。縦型MISFETSV1の下部半導体層ドレイン57は、その下部に形成されたプラグ55およびバリア層48を介して前記中間導電層42に接続されており、さらにこの中間導電層42およびその下部の前記プラグ28、28を介して前記転送MISFETTR1のソース、ドレインの一方および駆動MISFETDR1のドレインであるn型半導体領域14と、駆動MISFETDR2のゲート電極7Bとに電気的に接続されている。縦型MISFETSV2は、下部半導体層ドレイン57、中間半導体層58、上部半導体層ソース59を積層した四角柱状の積層体P2と、この積層体P2の側壁にゲート絶縁膜63を介して形成されたゲート電極66とによって構成されている。縦型MISFETSV2の下部半導体層ドレイン57は、その下部に形成されたプラグ55およびバリア層48を介して前記中間導電層43に接続されており、さらにこの中間導電層43およびその下部の前記プラグ28、28を介して前記転送MISFETTR2のソース、ドレインの一方および駆動MISFETDR2のソースであるn型半導体領域14、と駆動MISFETDR1のゲート電極7Bとに電気的に接続されている。縦型MISFETSV1、SV2は、下部半導体層57がドレインを構成し、中間半導体層58が基板チャネル領域を構成し、上部半導体層59がソースを構成している。下部半導体層57、中間半導体層58、上部半導体層59の夫々は、シリコン膜で構成され、下部半導体層57および上部半導体層59はp型にドープされ、p型シリコン膜で構成される。すなわち、縦型MISFETSV1、SV2は、シリコン膜で形成されたpチャネル型MISFETで構成される。また、プラグ55を構成するシリコン膜は、縦型MISFETSV1、SV2の下部半導体層57を構成する多結晶シリコン膜と同一の導電型p型とするために、成膜時または成膜後にホウ素をドープして、p型シリコン膜で構成される。ソースである下部半導体層57はシリコン膜で形成されているので、シリコン膜プラグ55とタングステンからなる中間導電層42、43との界面で所望しないシリサイド反応が生じるのを防ぐために、それらの間にバリア層48を設けている。これにより、タングステンからなる中間導電層42、43の上部に、シリコン膜で形成される下部半導体層57、中間半導体層58、上部半導体層59を形成でき、縦型MISFETSV1、SV2を中間導電層42、43の上部に形成できる。すなわち、中間導電層42、43は、タングステンW等の金属膜で構成し、バリア層48を介して中間導電層42、43の上部にシリコン膜で形成された縦型MISFETを形成することにより、MISFET間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、バリア層48は、例えばWN膜、Ti膜、TiN膜の単層膜、またはWN膜とW膜との積層膜、TiN膜とW膜との積層膜など、それらの膜を2種類以上積層した積層膜で構成される。縦型MISFETSV1、SV2のそれぞれのゲート電極66は、四角柱状の積層体P1、P2のそれぞれの側壁を囲むように形成される。なお、後述するように、ゲート電極66は、サイドウォール状に、四角柱状の積層体P1、P2に対して自己整合的に形成される。このように、縦型MISFETSV1、SV2は、ソース、基板チャネル領域、ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルMISFETを構成する。すなわち、縦型MISFETSV1、SV2のチャネル長方向は基板の主面に対して垂直な方向であり、チャネル長は基板の主面に対して垂直な方向における下部半導体層57と上部半導体層59との間の長さで規定される。縦型MISFETSV1、SV2のチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型MISFETSV1、SV2のチャネル幅を大きくすることができる。縦型MISFETSV1のゲート電極66は、その下端部に形成されたゲート引き出し電極5151bに電気的に接続されている。後述するように縦型MISFETSV1のゲート電極66を四角柱状の積層体P1に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型MISFETSV1のゲート電極66は、ゲート電極66の下部において、例えばゲート電極66の底面がゲート引き出し電極5151bに対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。このゲート引き出し電極5151bの上部にはプラグ80が埋め込まれたスルーホール75が形成されている。また、このプラグ80は、その一部が前記中間導電層43に接続されており、縦型MISFETSSV1のゲート電極66は、ゲート引き出し電極5151b、プラグ80、中間導電層43およびその下部の前記プラグ28、28を介して前記転送MISFETTR2のソース、ドレインの一方および駆動MISFETDR2のドレインであるn型半導体領域14と、駆動MISFETDR1のゲート電極7Bとに電気的に接続されている。後述するようにプラグ80は、プラグ80より上層の配線とは電気的に接続されず、相補性データ線BLTが平面的にみてプラグ80と重なるように、プラグ80の上部を図の縦方向Y方向に延在して配置される。このように、プラグ80の底部を用いて、ゲート引き出し電極5151bと中間導電層43とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ80の上部に相補性データ線BLTを配置することができ、メモリセルサイズを縮小できる。縦型MISFETSV2のゲート電極66は、その下端部に形成されたゲート引き出し電極5151aに電気的に接続されている。後述するように縦型MISFETSV2のゲート電極66を四角柱状の積層体P2に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型MISFETSV2のゲート電極66は、ゲート電極66の下部において、例えばゲート電極66の底面がゲート引き出し電極5151aに対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。上記ゲート引き出し電極5151aの上部にはプラグ80が埋め込まれたスルーホール74が形成されている。また、このプラグ80は、その一部が前記中間導電層42に接続されており、縦型MISFETSV2のゲート電極66は、ゲート引き出し電極5151a、プラグ80、中間導電層42およびその下部の前記プラグ28、28を介して前記転送MISFETTR1のソース、ドレインの一方および駆動MISFETDR2のドレインであるn型半導体領域14と、駆動MISFETDR2のゲート電極7Bとに電気的に接続されている。後述するようにプラグ80は、プラグ80より上層の配線金属配線層とは電気的に接続されず、相補性データ線BLBが平面的にみてプラグ80と重なるように、プラグ80の上部を延在して配置される。このように、プラグ80の底部を用いて、ゲート引き出し電極5151aと中間導電層42とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ80の上部に相補性データ線BLBを配置することができ、メモリセルサイズを縮小できる。プラグ80は、例えばタングステンW等の金属メタル膜で構成される。このように、縦型MISFETSV1、SV2のゲート電極66は、ゲート電極66の下部において、例えばゲート電極66の底面が導電膜であるゲート引き出し電極5151a、51bに接触するように、ゲート引き出し電極5151a、51bに対して自己整合的にサイドウォール状に接続される。これにより、メモリセルサイズを縮小できる。前記駆動MISFETの上部に絶縁膜を介して形成された前記縦型MISFETSV1、SV2のゲート66は、ゲート66の下部で下層の導電膜あるゲート引き出し電極5151a、51bに電気的に接続される。また、前記縦型MISFETSV1、SV2のゲート66と、前記駆動MISFETSV1、SV2のゲート7Bまたはドレイン14との間の電流パスは、導電膜であるゲート引き出し電極5151a、51bを介して前記縦型MISFETSV1、SV2のゲート66の下部を経由して形成される。すなわち、前記縦型MISFETSV1、SV2のゲート66は、ゲート引き出し電極5151a、51bに対して自己整合的に接続され、かつそのゲート66の下部において、電流パスが基板の主面に対して垂直方向に流れるように、ゲート引き出し電極5151a、51b、導電膜である中間導電層42、43、プラグ28を経由し、その下部に形成される前記駆動MISFETSV1、SV2のゲート7Bまたはドレイン14に電気的に接続される。すなわち、前記縦型MISFETSV1、SV2のゲート66は、プラグ28の上部に、プラグ28および前記縦型MISFETSV1、SV2のゲート66とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。また、プラグ80はプラグ28の上部に、プラグ28とプラグ80とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。縦型MISFETSV1の一部を構成する積層体P1および縦型MISFETSV2の一部を構成する積層体P2のそれぞれの上部には、層間絶縁膜を介して電源電圧線Vdd90が形成されている。電源電圧線Vdd90は、積層体P1の上部のスルーホール82内に埋め込まれたプラグ85を介して縦型MISFETSV1の上部半導体層ソース59と電気的に接続され、かつ積層体P2の上部のスルーホール82内に埋め込まれたプラグ85を介して縦型MISFETSV2の上部半導体層ソース59と電気的に接続されている。上記電源電圧線Vdd90と同じ配線層には、相補性データ線BLT、BLBが形成されている。電源電圧線Vdd90および相補性データ線BLT、BLBは、図2のY方向に沿って平行に延在している。すなわち、相補性データ線BLTは、平面的に見て一方の転送MISFETTR1および駆動MISFETDR1と重なるように転送MISFETTR1および駆動MISFETDR1の上部を図2のY方向に沿って延在するように配置される。相補性データ線BLBは、平面的に見て他方の転送MISFETTR2および駆動MISFETDR2と重なるように転送MISFETTR2および駆動MISFETDR2の上部を図2のY方向に沿って延在するように配置される。これにより、メモリセルサイズを縮小できる。相補性データ線BLTは、前記プラグ85と同層のプラグ85、前記プラグ80と同層のプラグ80、前記中間導電層42、43と同層の中間導電層44、および前記プラグ28と同層のプラグ28を介して転送MISFETTR1のソース、ドレインn型半導体領域14の他方と電気的に接続されている。また、相補性データ線BLBは、前記プラグ85と同層のプラグ85、前記プラグ80と同層のプラグ80、前記中間導電層42、43と同層の中間導電層44、および前記プラグ28と同層のプラグ28を介して転送MISFETTR2のソース、ドレインn型半導体領域14の他方と電気的に接続されている。電源電圧線Vdd90および相補性データ線BLT、BLBは、例えば銅Cuを主体とする金属膜で構成されている。このように、縦型MISFETSV1、SV2は図の縦方向Y方向に隣接して配置され、縦型MISFETSV1、SV2の上部に、縦型MISFETSV1、SV2のソースに電気的に接続される電源電圧線Vdd90が図の縦方向Y方向に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線Vdd90と相補性データ線BLT、BLBとを同じ配線層に形成し、図の縦方向Y方向に延在する相補性データ線BLT、BLBの間に電源電圧線Vdd90を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向X方向において、一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2との間の縦型MISFETSV1、SV2を配置し、縦型MISFETSV1、SV2の上部に図の縦方向Y方向に延在する電源電圧線Vdd90を配置し、転送MISFETTR1、TR2および駆動MISFETDR1、DR2の上部に図の縦方向Y方向に延在する相補性データ線BLT、BLBを配置することにより、メモリセルサイズを縮小できる。上記電源電圧線Vdd90および相補性データ線BLT、BLBの上層には、絶縁膜93を介して、図2のX方向に沿って平行に延在するワード線WLおよび基準電圧線Vss91が形成されている。ワード線WLは、図2のY方向において、基準電圧線Vss91の間に配置される。ワード線WLは、前記プラグや中間導電層と同層のプラグおよび中間導電層を介して転送MISFETTR1、TR2のゲート電極7Aと電気的に接続され、基準電圧線Vss91は、同じく前記プラグや中間導電層と同層のプラグおよび中間導電層を介して駆動MISFETDR1、DR2のn型半導体領域ソース14に電気的に接続されている。ワード線WLおよび基準電圧線Vss91は、例えば銅Cuを主体とする金属膜で構成されている。プラグ80、85、電源電圧線Vdd90および相補性データ線BLT、BLBと同層のプラグ80、83、85および第1金属配線層89により、周辺回路を構成するnチャネルおよびpチャネルMISFETのソースドレインおよびゲート間が電気的に接続される。図示しないプラグ、基準電圧線91Vss、ワード線WLと同層のプラグおよび第2金属配線層により、周辺回路を構成するnチャネルおよびpチャネルMISFETのソースドレインおよびゲート間が電気的に接続される。第1金属配線層89と第2金属配線層とは図示しないプラグにより電気的に接続される。このように、周辺回路を構成するMISFET間の電気的接続を、縦型MISFETSV1、SV2よりも下部に形成されるプラグ28および中間導電層46、47で行うとともに、縦型MISFETSV1、SV2よりも上部に形成されるプラグ、第1および第2金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、MISFET間の接続抵抗を低減でき、回路の動作スピード向上できる。このように、本実施の形態のSRAMは、2個の転送MISFETTR1、TR2および2個の駆動MISFETDR1、DR2を基板1のp型ウエル4に形成し、これら4個のMISFETTR1、TR2、DR1、DR2の上部に2個の縦型MISFETSV1、SV2を形成している。この構成により、メモリセルの占有面積は、実質的に4個のMISFETTR1、TR2、DR1、DR2の占有面積に相当するので、6個のMISFETで構成された同一デザインルールの完全CMOS型メモリセルに比べて1個のメモリセルの占有面積を縮小することができる。また、本実施の形態のSRAMは、pチャネル型の縦型MISFETSV1、SV2を4個のMISFETTR1、TR2、DR1、DR2の上方に形成するので、pチャネル型の縦型MISFETを基板のn型ウエルに形成する完全CMOS型メモリセルと異なり、メモリセル1個の占有領域内にp型ウエルとn型ウエルとを分離する領域が不要である。従って、メモリセルの占有面積をさらに縮小することができるので、高速、大容量のSRAMを実現することができる。次に、図4~図61を用いて本実施の形態のSRAMのさらに詳細な構造をその製造方法と共に説明する。SRAMの製造方法を説明する各断面図において、符号A、A’を付した部分は、前記図2のA-A’線に沿ったメモリセルの断面、符号B、B’を付した部分は、前記図2のB-B’線に沿ったメモリセルの断面、符号C、C’を付した部分は、前記図2のC-C’線に沿ったメモリセルの断面、その他の部分は、周辺回路領域の一部の断面を示している。SRAMの周辺回路は、nチャネル型MISFETとpチャネル型MISFETで構成されるが、これら2種類のMISFETは、導電型が互いに逆になっていることを除けば、ほぼ同一の構造を有しているので、図にはその一方pチャネル型MISFETのみを示す。SRAMの製造方法を説明する各平面図メモリアレイの平面図には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。また、各平面図中、4個の印で囲んだ矩形の領域は、メモリセル1個の占有領域を示している。なお、周辺回路を構成するnチャネルおよびpチャネルMISFETによってXデコーダ回路、Yデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、CPUなどの論理回路を構成してもよい。まず、図4および図5に示すように、例えばp型の単結晶シリコンからなる基板1の主面の素子分離領域に素子分離溝2を形成する。素子分離溝2を形成するには、例えば基板1の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板1上にCVD法で酸化シリコン膜3などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜3を化学的機械研磨法で研磨、除去することによって、溝の内部に酸化シリコン膜3を残す。この素子分離溝2を形成することにより、メモリアレイの基板1の主面には、素子分離溝2によって周囲を規定された島状の活性領域Lが形成される。次に、図6に示すように、例えば基板1の一部にリンPをイオン注入し、他の一部にホウ素Bをイオン注入した後、基板1を熱処理してこれらの不純物を基板1中に拡散させることにより、基板1の主面にp型ウエル4およびn型ウエル5を形成する。同図に示すように、メモリアレイの基板1には、p型ウエル4のみが形成され、n型ウエル5は形成されない。一方、周辺回路領域の基板1には、n型ウエル5と図示しないp型ウエルとが形成される。次に、図7に示すように、基板1を熱酸化してp型ウエル4およびn型ウエル5のそれぞれの表面に、例えば酸化シリコンからなる膜厚3nm~4nm程度のゲート絶縁膜6を形成する。続いて、図8に示すように、例えばp型ウエル4のゲート絶縁膜6上に導電膜としてn型多結晶シリコン膜7nを形成し、n型ウエル5のゲート絶縁膜6上に導電膜としてp型多結晶シリコン膜7pを形成した後、n型多結晶シリコン膜7nおよびp型多結晶シリコン膜7pのそれぞれの上部にキャップ絶縁膜として例えばCVD法で酸化シリコン膜8を堆積する。n型多結晶シリコン膜7nおよびp型多結晶シリコン膜7pを形成するには、例えばゲート絶縁膜6上にCVD法でノンドープの多結晶シリコン膜またはアモルファスシリコン膜を堆積した後、p型ウエル4上のノンドープ多結晶シリコン膜またはアモルファスシリコン膜にリンまたはヒ素をイオン注入し、n型ウエル5上のノンドープ多結晶シリコン膜またはアモルファスシリコン膜にホウ素をイオン注入する。次に、図9および図10に示すように、n型多結晶シリコン膜7nおよびp型多結晶シリコン膜7pを例えばドライエッチングすることにより、メモリアレイのp型ウエル4上にn型多結晶シリコン膜7nからなるゲート電極7A、7Bを形成し、周辺回路領域のn型ウエル5上にp型多結晶シリコン膜7pからなるゲート電極7Cを形成する。図示はしないが、周辺回路領域のp型ウエル4上には、n型多結晶シリコン膜7nからなるゲート電極が形成される。ゲート電極7Aは、転送MISFETTR1、TR2のゲート電極を構成し、ゲート電極7Bは、駆動MISFETDR1、DR2のゲート電極を構成する。また、ゲート電極7Cは、周辺回路のpチャネル型MISFETのゲート電極を構成する。図9に示すように、メモリアレイに形成されたゲート電極7A、7Bは、同図のX方向に延在する長方形の平面パターンを有しており、Y方向の幅、すなわちゲート長は、例えば0.13~0.14μmである。ゲート電極7A、7B、7Cを形成するには、例えばフォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜8をゲート電極7A、7B、7Cと同じ平面形状となるようにパターニングし、続いて、パターニングした酸化シリコン膜8をマスクにしてn型多結晶シリコン膜7nおよびp型多結晶シリコン膜7pをドライエッチングする。酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにして酸化シリコン膜8と多結晶シリコン膜7n、7pを連続してエッチングする場合に比べて、微細なゲート長を有するゲート電極7A、7B、7Cを精度よくパターニングすることができる。次に、図11に示すように、例えばp型ウエル4にn型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のn-型半導体領域9を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって、比較的低濃度のp-型半導体領域10を形成する。n-型半導体領域9は、転送MISFETTR1、TR2、駆動MISFETDR1、DR2および周辺回路のnチャネル型MISFETのそれぞれのソース、ドレインをLDD構造にするために形成し、p-型半導体領域10は、周辺回路のpチャネル型MISFETのソース、ドレインをLDD構造にするために形成する。次に、図12に示すように、ゲート電極7A、7B、7Cのそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ13を形成する。サイドウォールスペーサ13を形成するには、例えば基板1上にCVD法で酸化シリコン膜および窒化シリコン膜を堆積した後、この窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。このとき、ゲート電極7A、7B、7Cのそれぞれの上面を覆う酸化シリコン膜8および基板1の表面の酸化シリコン膜ゲート絶縁膜6をエッチングすることにより、ゲート電極7A、7B、7Cのそれぞれの表面、およびn-型半導体領域9、p-型半導体領域10のそれぞれの表面を露出させる。次に、図13に示すように、p型ウエル4にn型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のn型半導体領域14を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって比較的高濃度のp型半導体領域15を形成する。メモリアレイのp型ウエル4に形成されたn型半導体領域14は、転送MISFETTR1、TR2および駆動MISFETDR1、DR2のそれぞれのソース、ドレインを構成し、周辺回路領域のn型ウエル5に形成されたp型半導体領域15は、pチャネル型MISFETのソース、ドレインを構成する。また、周辺回路領域の図示しないp型ウエルには、n型の不純物としてリンまたはヒ素をイオン注入し、nチャネル型MISFETのソース、ドレインを構成する比較的高濃度のn型半導体領域を形成する。次に、図14に示すように、例えば基板1上にスパッタリング法でコバルトCo膜17を堆積する。続いて、図15に示すように、基板1を熱処理してCo膜17とゲート電極7A、7B、7Cとの界面、およびCo膜17と基板1との界面にシリサイド反応を生じさせた後、未反応のCo膜17をエッチングで除去する。これにより、ゲート電極7A、7B、7Cの表面とソース、ドレインn型半導体領域14、p型半導体領域15の表面とにシリサイド層であるCoシリサイド層18が形成される。図15および図16に示すように、ここまでの工程により、メモリアレイにnチャネル型の転送MISFETTR1、TR2および駆動MISFETDR1、DR2が形成され、周辺回路領域にpチャネル型MISFETQpおよびnチャネル型MISFET図示せずが形成される。図16に示すように、一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2とは、素子分離部を介して図の横方向X方向に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動MISFETDR2および駆動MISFETDR1のゲート電極7Bは、図の横方向X方向に延在するように配置され、X方向において、一方の転送MISFETTR1および駆動MISFETDR1と、他方の転送MISFETTR2および駆動MISFETDR2との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型MISFETSV1、SV2が形成される。次に、図17に示すように、MISFETTR1、TR2、DR1、DR2、Qpを覆う絶縁膜として、例えばCVD法で窒化シリコン膜19および酸化シリコン膜20を堆積し、続いて化学的機械研磨法で酸化シリコン膜20の表面を平坦化する。次に、図18および図19に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜20および窒化シリコン膜19をドライエッチングすることにより、転送MISFETTR1、TR2のゲート電極7Aの上部にコンタクトホール21を形成し、駆動MISFETDR1、DR2のゲート電極7Bの上部にコンタクトホール22を形成する。また、転送MISFETTR1、TR2および駆動MISFETDR1、DR2のそれぞれのソース、ドレインn型半導体領域14の上部にコンタクトホール23、24、25を形成し、周辺回路領域のpチャネル型MISFETQpのゲート電極7Cおよびソース、ドレインp型半導体領域15のそれぞれの上部にコンタクトホール26、27を形成する。次に、図20に示すように、上記コンタクトホール21~27の内部にプラグ28を形成する。プラグ28を形成するには、例えばコンタクトホール21~27の内部を含む酸化シリコン膜20上にスパッタリング法でチタンTi膜および窒化チタンTiN膜を堆積し、続いてCVD法でTiN膜および金属膜としてタングステンW膜を堆積した後、コンタクトホール21~27の外部のW膜、TiN膜およびTi膜を化学的機械研磨法によって除去する。次に、図21に示すように、絶縁膜として、例えば基板1上にCVD法で窒化シリコン膜29および酸化シリコン膜30を堆積した後、図22および図23に示すように、フォトレジスト膜をマスクにして酸化シリコン膜29および窒化シリコン膜30をドライエッチングすることにより、上記コンタクトホール21~27のそれぞれの上部に溝31~37を形成する。これらの溝31~37のうち、メモリアレイに形成される溝32、33は、図22に示すように、コンタクトホール22の上部とコンタクトホール23の上部とに跨るように形成される。酸化シリコン膜30の下層の窒化シリコン膜29は、酸化シリコン膜30をエッチングする際のストッパ膜として使用される。すなわち、溝31~37を形成する際は、まず酸化シリコン膜30をエッチングして下層の窒化シリコン膜29の表面でエッチングを停止し、その後、窒化シリコン膜29をエッチングする。これにより、フォトマスクの合わせずれによって溝31~37とその下層のコンタクトホール21~27の相対的な位置がずれた場合でも、溝31~37の下層の酸化シリコン膜20が過剰にエッチングされることはない。次に、図24および図25に示すように、メモリアレイに形成された溝31~35のそれぞれの内部に中間導電層41~45を形成し、周辺回路領域に形成された溝36、37のそれぞれの内部に第1層配線46、47を形成する。中間導電層41~45および第1層配線46、47を形成するには、例えば溝31~37の内部を含む酸化シリコン膜30上にスパッタリング法でTiN膜を堆積し、続いて金属膜としてCVD法でW膜を堆積した後、溝31~37の外部のW膜およびTiN膜を化学的機械研磨法によって除去する。メモリアレイに形成された中間導電層41~45のうち、中間導電層41は、転送MISFETTR1、TR2のゲート電極7Aと、後の工程で形成されるワード線WLとを電気的に接続するために使用される。また、中間導電層44は、転送MISFETTR1、TR2のn型半導体領域14ソース、ドレインの一方と相補性データ線BLT、BLBとを電気的に接続するために使用される。さらに、中間導電層45は、駆動MISFETDR1、DR2のn型半導体領域14ソースと後の工程で形成される基準電圧線91Vssとを電気的に接続するために使用される。各メモリセル領域のほぼ中央部に形成された一対の中間導電層42、43の一方中間導電層42は、転送MISFETTR1のソース、ドレインの一方および駆動MISFETDR1のドレインを構成するn型半導体領域14と、駆動MISFETDR2のゲート電極7Bと、後の工程で形成される縦型MISFETSV1の下部半導体層57ドレインとを電気的に接続する局所配線として使用される。また、他方中間導電層43は、転送MISFETTR2のソース、ドレインの一方および駆動MISFETDR2のドレインを構成するn型半導体領域14と、駆動MISFETDR1のゲート電極7Bと、後の工程で形成される縦型MISFETSV2の下部半導体層57ドレインとを電気的に接続する局所配線として使用される。上記中間導電層41~45は、W膜などのメタル膜で構成する。これにより、中間導電層41~45を形成する工程で周辺回路のメタル配線第1層配線46、47を同時に形成することができるので、SRAMの製造工程数およびマスク数を減らすことができる。タングステンなどの金属膜からなるプラグ28および中間導電層42、43と同層のプラグ28および中間導電層46、47により、周辺回路を構成するnチャネルおよびpチャネルMISFETのソースドレインおよびゲート間が電気的に接続される。これにより、周辺回路を構成するMISFET間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。次に、図26および図27に示すように、中間導電層42、43のそれぞれの表面にバリア層48を形成する。バリア層48は、中間導電層42、43の表面領域のうち、主として縦型MISFETSV1、SV2が形成される領域の下方に位置する領域に形成される。バリア層48を形成するには、基板1上にスパッタリング法でWN膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでWN膜をパターニングする。このように、シリコン膜と中間導電層42、43との界面で所望しないシリサイド反応が生じるのを防ぐことができるバリア層48を、シリコン膜と、中間導電層42、43を構成するW膜との間に介在させる。バリア層48は、WN膜の他、Ti膜、TiN膜、WN膜とW膜との積層膜、TiN膜とW膜との積層膜、Ti膜とTiN膜との積層膜、Coシリサイド膜、Wシリサイド膜などで構成してもよい。Ti系薄膜はWN膜に比べて酸化シリコン膜との密着性や耐熱性がよいという特徴を有する。一方、WN膜は酸化により容易に不動態化するため、装置汚染の可能性が低く簡便に扱える。密着性、耐熱性、簡便性のいずれを重視するかにより選択が可能である。従って、MISFETを形成した後の配線形成工程のように、Ti系薄膜が基板1に再付着してもMISFETの特性を変動させる虞れが少ない工程でバリア膜を必要とする場合などは、WN膜よりもTi系薄膜を使用した方がよい。このように、中間導電層42、43は、タングステンW等の金属膜で構成し、バリア層48を介して中間導電層42、43の上部にシリコン膜で形成された縦型MISFETを形成することにより、MISFET間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、バリア層48を形成する手段に代えてタングステンからなる中間導電層42、43の表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層48を形成するためのマスクが不要となる。次に、図28に示すように、基板1上にCVD法で窒化シリコン膜49を堆積し、続いて窒化シリコン膜49の上部にCVD法で多結晶シリコン膜またはアモルファスシリコン膜50を堆積する。窒化シリコン膜49は、後の工程で窒化シリコン膜49の上部に堆積する酸化シリコン膜52をエッチングする際に、下層の酸化シリコン膜20がエッチングされるのを防ぐエッチングストッパ膜として使用される。多結晶シリコン膜50は、縦型MISFETSV1、SV2のゲート電極66を構成する多結晶シリコン層64、65と同一の導電型例えばp型とするために、成膜時または成膜後にホウ素をドープする。次に、図29および図30に示すように、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜50をパターニングすることにより、窒化シリコン膜49の上部に一対のゲート引き出し電極5151a、51bを形成する。ゲート引き出し電極5151a、51bは、後の工程で形成される縦型MISFETSV1、SV2に隣接する領域に配置され、縦型MISFETSV1、SV2のゲート電極66と下層の転送MISFETTR1、TR2および駆動MISFETDR1、DR2との接続に使用される。次に、図31に示すように、窒化シリコン膜48の上部に絶縁膜としてCVD法で酸化シリコン膜52を堆積することによって、ゲート引き出し電極51の上部を被覆した後、フォトレジスト膜をマスクにして酸化シリコン膜52をドライエッチングすることにより、バリア層48の上部領域、すなわち縦型MISFETSV1、SV2が形成される領域の酸化シリコン膜52にスルーホール53を形成する。次に、図32に示すように、スルーホール53の側壁に絶縁膜からなるサイドウォールスペーサ54を形成する。サイドウォールスペーサ54を形成するには、スルーホール53の内部を含む酸化シリコン膜52上にCVD法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール53の側壁に残す。このとき、上記酸化シリコン膜のエッチングに続いてスルーホール53の底部の窒化シリコン膜49をエッチングすることにより、スルーホール53の底部にバリア層48を露出させる。このように、側壁に絶縁膜からなるサイドウォールスペーサ54を形成してスルーホール53の径を小さくすることにより、図33に示すように、バリア層48の上部にその面積よりも小さい径を有するスルーホール53が形成される。これにより、フォトマスクの合わせずれによってスルーホール53の位置がバリア層48に対してずれた場合でも、スルーホール53の底部にバリア層48のみを露出させることができるので、次の工程でスルーホール53の内部に形成されるプラグ55とバリア層48の接触面積を確保することができる。次に、図34に示すように、スルーホール53の内部にプラグ55を形成する。プラグ55を形成するには、スルーホール53の内部を含む酸化シリコン膜52上にCVD法で多結晶シリコン膜またはアモルファスシリコン膜を堆積した後、スルーホール53の外部の多結晶シリコン膜またはアモルファスシリコン膜を化学的機械研磨法またはエッチバック法によって除去する。プラグ55を構成する多結晶シリコン膜またはアモルファスシリコン膜は、縦型MISFETSV1、SV2の下部半導体層57を構成する多結晶シリコン膜と同一の導電型p型とするために、成膜時または成膜後にホウ素をドープする。スルーホール53の内部に形成されたプラグ55は、バリア層48を介して下層の中間導電層42、43と電気的に接続される。プラグ55を構成する多結晶シリコン膜またはアモルファスシリコン膜と中間導電層42、43を構成するW膜との間にWN膜からなるバリア層48を介在させることにより、プラグ55と中間導電層42、43との界面で所望しないシリサイド反応が生じるのを防ぐことができる。なお、プラグ55は多結晶シリコン膜またはアモルファスシリコン膜に代えてタングステンで構成し、その表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層48を形成するためのマスクが不要となる。次に、図35に示すように、酸化シリコン膜52の上部にp型シリコン膜57p、シリコン膜58iおよびp型シリコン膜59pを形成する。これら3層のシリコン膜57p、58i、59pを形成するには、例えばホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をCVD法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化することにより、p型シリコン膜57pおよびシリコン膜58iを形成する。次に、シリコン膜58iにチャネル形成用のn型またはp型不純物をイオン注入した後、シリコン膜58iの上部にホウ素をドープしたアモルファスシリコン膜をCVD法で堆積し、続いて熱処理によってこのアモルファスシリコン膜を結晶化することにより、p型シリコン膜59pを形成する。このように、アモルファスシリコン膜を結晶化してシリコン膜57p、58i、59pを形成することにより、多結晶シリコン膜に比べて膜中の結晶粒を大きくできるので、縦型MISFETSV1、SV2の特性が向上する。なお、シリコン膜58iにチャネル形成用の不純物をイオン注入する際は、シリコン膜58iの表面に酸化シリコン膜からなるスルー絶縁膜を形成し、このスルー絶縁膜を通して不純物をイオン注入してもよい。また、アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜を形成するための熱酸化工程などを利用して行ってもよい。次に、図36に示すように、p型シリコン膜59pの上部にCVD法で酸化シリコン膜61および窒化シリコン膜62を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜62をドライエッチングすることにより、縦型MISFETSV1、SV2を形成する領域の上部に窒化シリコン膜62を残す。この窒化シリコン膜62は、3層のシリコン膜57p、58i、59pをエッチングする際のマスクとして使用される。窒化シリコンは、シリコンに対するエッチング選択比がフォトレジストに比べて大きいので、フォトレジスト膜をマスクにしたエッチングに比べて、シリコン膜57p、58i、59pを精度よくパターニングすることができる。次に、図37および図38に示すように、窒化シリコン膜62をマスクにして3層のシリコン膜57p、58i、59pをドライエッチングする。これにより、p型シリコン膜57pからなる下部半導体層57、シリコン膜58iからなる中間半導体層58、p型シリコン膜59pからなる上部半導体層59によって構成される四角柱状の積層体P1、P2が形成される。上記積層体P1の下部半導体層57は、縦型MISFETSV1のドレインを構成し、上部半導体層59は、ソースを構成する。下部半導体層57と上部半導体層59との間に位置する中間半導体層58は、実質的に縦型MISFETSV1の基板を構成し、その側壁はチャネル領域を構成する。また、積層体P2の下部半導体層57は、縦型MISFETSV2のドレインを構成し、上部半導体層59は、ソースを構成する。中間半導体層58は、実質的に縦型MISFETSV2の基板を構成し、その側壁はチャネル領域を構成する。また、平面的に見た場合、積層体P1は、その下層のスルーホール53、バリア層48、中間導電層42の一端部、コンタクトホール22および駆動MISFETDR2のゲート電極7Bの一端部と重なるように配置される。また、積層体P2は、その下層のスルーホール53、バリア層48、中間導電層43の一端部、コンタクトホール22および駆動MISFETDR1のゲート電極7Bの一端部と重なるように配置される。上記シリコン膜57p、58i、59pをドライエッチングする際には、例えば図38に示すように、積層体P1、P2の側壁底部にテーパを形成し、積層体P1、P2の下部下部半導体層57の面積を上部中間半導体層58および上部半導体層59の面積より大きくしてもよい。このようにすると、フォトマスクの合わせずれによって積層体P1、P2の位置がスルーホール53に対してずれた場合でも、スルーホール53内のプラグ55と下部半導体層57との接触面積の減少が防止されるので、下部半導体層57とプラグ55のコンタクト抵抗の増加を抑制することができる。また、積層体P1、P2を形成する際、上部半導体層59と中間半導体層58との界面近傍、下部半導体層57と中間半導体層58との界面近傍、中間半導体層58の一部などに窒化シリコン膜などで構成される1層または複数層のトンネル絶縁膜を設けてもよい。このようにすると、下部半導体層57や上部半導体層59を構成するp型シリコン膜57p、59p中の不純物が中間半導体層58の内部に拡散するのを防ぐことができるので、縦型MISFETSV1、SV2の性能を向上させることができる。この場合、トンネル絶縁膜は、縦型MISFETSV1、SV2のドレイン電流Idsの低下を抑制できる程度の薄い膜厚数nm以下で形成する。次に、図39に示すように、基板1を熱酸化することによって、積層体P1、P2を構成する下部半導体層57、中間半導体層58および上部半導体層59のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜63を形成する。このとき、積層体P1、P2の下層に形成されている多結晶シリコン膜からなるゲート引き出し電極51やスルーホール53の内部のプラグ55は、酸化シリコン系の絶縁膜酸化シリコン膜52、サイドウォールスペーサ54で被覆されているので、ゲート引き出し電極51やプラグ55の表面が酸化されて抵抗が大きくなる虞れはない。また、積層体P1、P2とその上部の窒化シリコン膜62との間には酸化シリコン膜61が形成されているので、上部半導体層59の表面に形成されるゲート絶縁膜63と窒化シリコン膜62との接触が防止され、積層体P1、P2の上端部近傍におけるゲート絶縁膜63の耐圧低下を防ぐことができる。積層体P1、P2の側壁のゲート絶縁膜63は、例えば800°C以下の低温熱酸化例えばウェット酸化によって形成されるが、これに限定されず、例えばCVD法で堆積した酸化シリコン膜や、CVD法で堆積した酸化ハフニウムHfO2、酸化タンタルTa2O5などの高誘電体膜で構成してもよい。この場合は、ゲート絶縁膜63をさらに低温で形成することができるので、不純物の拡散などに起因する縦型MISFETSV1、SV2のしきい値電圧の変動を抑制することができる。次に、図40に示すように、四角柱状の積層体P1、P2およびその上部の窒化シリコン膜62の側壁に縦型MISFETSV1、SV2のゲート電極66の一部を構成する導電膜として、例えば第1多結晶シリコン層64を形成する。第1多結晶シリコン層64を形成するには、酸化シリコン膜52の上部にCVD法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、四角柱状の積層体P1、P2および窒化シリコン膜62の側壁を囲むようにサイドウォールスペーサ状に残す。このように、ゲート電極66の一部を構成する第1多結晶シリコン層64は、四角柱状の積層体P1、P2およびゲート絶縁膜63に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。第1多結晶シリコン層64を構成する多結晶シリコン膜は、その導電型をp型とするためにホウ素をドープする。上記多結晶シリコン膜をエッチングして第1多結晶シリコン層64を形成する際は、多結晶シリコン膜のエッチングに引き続いて下層の酸化シリコン膜52をエッチングする。これにより、四角柱状の積層体P1、P2の直下を除いた領域の酸化シリコン膜52が除去され、ゲート引き出し電極51および窒化シリコン膜49が露出する。なお、第1多結晶シリコン層64の下端部とゲート引き出し電極51との間には酸化シリコン膜52が残っているので、第1多結晶シリコン層64とゲート引き出し電極51とは電気的に接続されない。次に、図41に示すように、第1多結晶シリコン層64の表面に導電膜として、例えば第2多結晶シリコン層65を形成する。第2多結晶シリコン層65を形成するには、基板1の表面を洗浄液でウェット洗浄した後、酸化シリコン膜52の上部にCVD法で多結晶シリコン膜を堆積し、続いて、この多結晶シリコン膜を異方的にエッチングすることによって、第1多結晶シリコン層64の表面を囲むようにサイドウォールスペーサ状に残す。第2多結晶シリコン層65を構成する多結晶シリコン膜は、その導電型をp型とするためにホウ素をドープする。第2多結晶シリコン層65を構成する上記多結晶シリコン膜は、四角柱状の積層体P1、P2の直下に残った酸化シリコン膜52の側壁やゲート引き出し電極51の表面にも堆積されるので、この多結晶シリコン膜を異方的にエッチングすると、その下端部がゲート引き出し電極51の表面と接触する。このように、下端部がゲート引き出し電極51に電気的に接続する第2多結晶シリコン層65を第1多結晶シリコン層64に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。ここまでの工程により、四角柱状の積層体P1、P2および窒化シリコン膜62の側壁に、第1多結晶シリコン層64と第2多結晶シリコン膜65の積層膜からなる縦型MISFETSV1、SV2のゲート電極66が形成される。このゲート電極66は、その一部を構成する第2多結晶シリコン膜65を介してゲート引き出し電極51と電気的に接続される。すなわち、縦型MISFETSV1のゲート電極66を構成する第1多結晶シリコン層64と第2多結晶シリコン膜65は、下端部がゲート引き出し電極51bに電気的に接続され、縦型MISFETSV2のゲート電極66を構成する第1多結晶シリコン層64と第2多結晶シリコン膜65は、下端部がゲート引き出し電極51aに電気的に接続される。このように、ゲート電極66の一部を構成する第1多結晶シリコン層64を、四角柱状の積層体P1、P2およびゲート絶縁膜63に対してサイドウォールスペーサ状に自己整合的に形成する。下端部がゲート引き出し電極51a、51bに電気的に接続する第2多結晶シリコン層65を第1多結晶シリコン層64に対してサイドウォールスペーサ状に自己整合的に形成する。これにより、メモリセルサイズを縮小できる。すなわち、ゲート電極66を、四角柱状の積層体P1、P2およびゲート絶縁膜63に対して自己整合的に形成する。また、ゲート電極66をゲート引き出し電極51a、51bに対して自己整合的に接続する。これにより、メモリセルサイズを縮小できる。上記のように、ゲート電極66を2層の導電膜第1多結晶シリコン層64および第2多結晶シリコン膜65で構成する場合は、第2多結晶シリコン膜65に代えてWシリサイド膜やW膜を用いることにより、ゲート電極66を低抵抗のシリサイド構造あるいはポリメタル構造にすることもできる。次に、図42に示すように、基板1上に絶縁膜として例えばCVD法で酸化シリコン膜70を堆積した後、化学的機械研磨法でその表面を平坦化する。酸化シリコン膜70は、平坦化後の表面の高さが窒化シリコン膜62の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜62の表面が削れないようにする。次に、図43に示すように、酸化シリコン膜70をエッチングしてその表面を積層体P1、P2の中途部まで後退させた後、図44に示すように、積層体P1、P2および窒化シリコン膜62の側壁に形成されたゲート電極66をエッチングしてその上端部を下方に後退させる。上記ゲート電極66のエッチングは、後の工程で積層体P1、P2の上部に形成される電源電圧線90とゲート電極66との短絡を防ぐために行う。従って、ゲート電極66は、その上端部が上部半導体層59の上端部よりも下方に位置するまで後退させる。但し、ゲート電極66と上部半導体層ソース59とのオフセットを防ぐため、ゲート電極66の上端部が中間半導体層58の上端部より上方に位置するようにエッチング量を制御する。図44および図45に示すように、ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層ドレイン57、中間半導体層基板58および上部半導体層ソースからなる積層体P1、P2と、積層体P1、P2の側壁に形成されたゲート絶縁膜63およびゲート電極66とを有するpチャネル型の縦型MISFETSV1、SV2が形成される。次に、図46に示すように、酸化シリコン膜70の上部に露出した縦型MISFETSV1、SV2のゲート電極66および上部半導体層59とその上部の窒化シリコン膜62の側壁に酸化シリコン膜からなるサイドウォールスペーサ71を形成した後、酸化シリコン膜70の上部にCVD法で窒化シリコン膜72を堆積する。サイドウォールスペーサ71は、CVD法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。次に、図47に示すように、窒化シリコン膜72の上部にCVD法で酸化シリコン膜73を堆積した後、酸化シリコン膜73の表面を化学的機械研磨法で平坦化する。次に、図48および図49に示すように、フォトレジスト膜をマスクにして酸化シリコン膜73、窒化シリコン膜72および酸化シリコン膜70をドライエッチングすることにより、ゲート引き出し電極51および中間導電層42の表面が露出するスルーホール74と、ゲート引き出し電極51および中間導電層43の表面が露出するスルーホール75を形成する。またこのとき、図48に示すように、中間導電層41、44、45のそれぞれの表面が露出するスルーホール76、77、78を形成し、周辺回路の第1層配線46、47の表面が露出するスルーホール79を形成する。次に、図50に示すように、上記スルーホール74~79の内部にプラグ80を形成する。プラグ80を形成するには、例えばスルーホール74~79の内部を含む酸化シリコン膜73上にスパッタリング法でTi膜およびTiN膜を堆積し、続いてCVD法でTiN膜およびW膜を堆積した後、スルーホール74~79の外部のW膜、TiN膜およびTi膜を化学的機械研磨法によって除去する。ここまでの工程により、ゲート引き出し電極51aと、プラグ80と、中間導電層42と、プラグ28とを介して、縦型MISFETSV2のゲート電極66と、転送MISFETTR1のソース、ドレインの一方および駆動MISFETDR1のソースを構成するn型半導体領域14と、駆動MISFETDR2のゲート電極7Bとが互いに電気的に接続される。また、ゲート引き出し電極51bと、プラグ80と、中間導電層43と、プラグ28とを介して、縦型MISFETSV1のゲート電極66と、転送MISFETTR2のソース、ドレインの一方および駆動MISFETDR2のソースを構成するn型半導体領域14と、駆動MISFETDR1のゲート電極7Bとが互いに電気的に接続される。また、ここまでの工程により、2個の転送MISFETTR1、TR2、2個の駆動MISFETDR1、DR2および2個の縦型MISFETSV1、SV2によって構成されるメモリセルが略完成する。次に、図51に示すように、酸化シリコン膜73の上部に絶縁膜としてCVD法で酸化シリコン膜81を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで積層体P1、P2の上部の酸化シリコン膜81、73および窒化シリコン膜72、62を除去することにより、縦型MISFETSV1、SV2の上部半導体層ソース59が露出するスルーホール82を形成する。上記ドライエッチングを行う際は、まず積層体P1、P2の上部の酸化シリコン膜81、73が除去された段階でエッチングを一旦停止し、次に窒化シリコン膜72、62をエッチングする。このとき、図52に示すように、フォトマスクの合わせずれによって、スルーホール82と上部半導体層59の相対的な位置が例えばB-B’線方向にずれた場合でも、窒化シリコン膜62および上部半導体層59の側壁には酸化シリコン膜からなるサイドウォールスペーサ71が形成されているので、窒化シリコン膜72、62をエッチングしたときに、ゲート電極66の上部がサイドウォールスペーサ71によって保護され、ゲート電極66の露出が防止される。次に、図53に示すように、周辺回路のスルーホール79の上部を覆っている酸化シリコン膜81をエッチングしてスルーホール83を形成することにより、スルーホール79に埋め込まれたプラグ80の表面を露出させる。また、メモリアレイに形成されたスルーホール76~78の上部を覆っている酸化シリコン膜81をエッチングしてスルーホール84図54を形成することにより、スルーホール76~78に埋め込まれたプラグ80の表面を露出させる。次に、図55に示すように、スルーホール82、83、84の内部にプラグ85を形成する。プラグ85を形成するには、例えばスルーホール82、83、84の内部を含む酸化シリコン膜81上にスパッタリング法でTiN膜を堆積し、続いてCVD法でTiN膜およびW膜を堆積した後、スルーホール82、83、84の外部のTiN膜およびW膜を化学的機械研磨法によって除去する。次に、図56および図57に示すように、酸化シリコン膜81の上部にCVD法で炭化シリコン膜86と酸化シリコン膜87とを堆積した後、フォトレジスト膜をマスクにしてスルーホール82、83、84の上部の酸化シリコン膜87と炭化シリコン膜86とをドライエッチングすることにより、配線溝88を形成する。図57に示すように、縦型MISFETSV1、SV2の上方に位置するスルーホール82の上部に形成された配線溝88と、この配線溝88の両側に隣接して形成された2つの配線溝88は、Y方向に延在する帯状の平面パターンを有している。また、メモリセルの端部に形成された4つの配線溝88は、Y方向に長辺を有する矩形の平面パターンを有している。次に、図58および図59に示すように、縦型MISFETSV1、SV2の上方を通る配線溝88の内部に電源電圧線90Vddを形成し、周辺回路領域の配線溝88の内部に第2層配線89を形成する。また、転送MISFETTR1および駆動MISFETDR1のn型半導体領域14ソース、ドレインおよびプラグ80の上方を通る配線溝88の内部に相補性データ線BLT、BLBの一方データ線BLTを形成し、転送MISFETTR2および駆動MISFETDR2のn型半導体領域14ソース、ドレインおよびプラグ80の上方を通る配線溝88の内部に相補性データ線BLT、BLBの他方データ線BLBを形成する。さらに、メモリセルの端部に形成された4つの配線溝88の内部に引き出し配線92を形成する。電源電圧線90Vdd、相補性データ線BLT、BLB、第2層配線89および引き出し配線92を形成するには、配線溝88の内部を含む酸化シリコン膜87上に導電性バリア膜として例えばスパッタリング法で窒化タンタルTaN膜またはTa膜を堆積し、さらにスパッタリング法またはメッキ法で金属膜であるCu膜を堆積した後、配線溝88の外部の不要なCu膜およびTaN膜を化学的機械研磨法で除去する。電源電圧線90Vddは、プラグ85を介して縦型MISFETSV1、SV2の上部半導体層ソース59と電気的に接続される。また、相補性データ線BLT、BLBの一方データ線BLTは、プラグ84、80、中間導電層44およびプラグ28を介して転送MISFETTR1のn型半導体領域14ソース、ドレインの他方と電気的に接続され、他方データ線BLBは、プラグ84、80、中間導電層44およびプラグ28を介して転送MISFETTR2のn型半導体領域14ソース、ドレインの他方と電気的に接続される。次に、図60および図61に示すように、上記電源電圧線90Vdd、相補性データ線BLT、BLB、第2層配線89および引き出し配線92が形成された配線層の上部に基準電圧線91Vssおよびワード線WLを形成する。基準電圧線91Vssおよびワード線WLは、図61のX方向に延在する帯状の平面パターンを有している。基準電圧線91Vssおよびワード線WLを形成するには、まず酸化シリコン膜87の上部に絶縁膜93を堆積した後、この絶縁膜93に配線溝94を形成し、続いてこの配線溝94の内部を含む絶縁膜93上に前述した方法でCu膜およびTaN膜を堆積した後、配線溝94の外部の不要なCu膜およびTaN膜を化学的機械研磨法で除去する。絶縁膜93は、例えばCVD法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。また、絶縁膜93に配線溝94を形成する際には、メモリセルの端部に形成された4つの引き出し配線92のそれぞれの上部の配線溝94に開口94aを形成し、これらの開口94aを通じて4つの引き出し配線92のそれぞれの一部を配線溝94の底部に露出させる。基準電圧線91Vssは、引き出し配線92、プラグ84、80、中間導電層45およびプラグ28を介して駆動MISFETDR1、DR2のそれぞれのn型半導体領域14ソースと電気的に接続される。また、ワード線WLは、引き出し配線92、プラグ84、80、中間導電層41およびプラグ28を介して転送MISFETTR1、TR2のそれぞれn型半導体領域14ソース、ドレインの他方と電気的に接続される。ここまでの工程により、前記図2、図3に示す本実施の形態のSRAMが完成する。このように、周辺回路を構成するMISFET間の電気的接続を、縦型MISFETSV1、SV2よりも下部に形成されるプラグ28および中間導電層46、47で行うとともに、縦型MISFETSV1、SV2よりも上部に形成されるプラグ、第1および第2金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。実施の形態2縦型MISFETSV1、SV2の下部のプラグ55およびバリア層48は、次のような方法で形成することもできる。まず、図62に示すように、前記実施の形態1と同様の方法で転送MISFETTR1、TR2および駆動MISFETDR1、DR2を形成し、それらの上部に中間導電層42を形成する。次に、本実施の形態では、中間導電層42の上部にバリア層48を構成するWN膜48aをスパッタリング法で堆積し、さらにその上部にプラグ55を構成する多結晶シリコン膜またはアモルファスシリコン膜55aをCVD法でを堆積し、さらにその上部にCVD法で酸化シリコン膜101を堆積する。多結晶シリコン膜50は、縦型MISFETSV1、SV2のゲート電極66を構成する多結晶シリコン膜64、65と同一の導電型例えばp型とするためにホウ素をドープする。次に、図63に示すように、フォトレジスト膜をマスクにして酸化シリコン膜101をドライエッチングすることにより、プラグ55を形成する領域に酸化シリコン膜101を残し、続いてこの酸化シリコン膜101をマスクにして多結晶シリコン膜50およびWN膜48aをドライエッチングすることにより、プラグ55およびバリア層48を形成する。次に、図64に示すように、CVD法で堆積した酸化シリコン膜102を化学的機械研磨法で平坦化する。このとき、プラグ55の上部に残ったエッチングマスク用の酸化シリコン膜101をプラグ55の表面が露出するまで研磨する。上記の方法によれば、プラグ55およびバリア層48を1回のエッチングで同時に形成するので、バリア層48を形成するためのフォトマスクが不要となり、工程を簡略化できる。実施の形態3縦型MISFETSV1、SV2のゲート電極と下層の転送MISFETTR1、TR2および駆動MISFETDR1、DR2との接続に使用されるゲート引き出し電極は、次のような方法で形成することもできる。まず、図65に示すように、前記実施の形態1と同様の方法で転送MISFETTR1、TR2および駆動MISFETDR1、DR2の上部に積層体P1、P2を形成した後、例えば基板1を熱酸化することによって、中間半導体層58および上部半導体層59のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜63を形成する。次に、積層体P1、P2の上部にゲート引き出し電極用の多結晶シリコン膜またはアモルファスシリコン膜103をCVD法で堆積し、続いて、CVD法で酸化シリコン膜104を堆積した後、化学的機械研磨法でその表面を平坦化する。酸化シリコン膜104は、平坦化後の表面の高さが窒化シリコン膜62の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜62の表面が削れないようにする。次に、図66に示すように、フォトレジスト膜をマスクにしたドライエッチングでゲート引き出し電極形成領域の酸化シリコン膜104を積層体P1、P2の中途部まで除去することによって、ゲート引き出し電極形成領域の酸化シリコン膜104に溝105を形成する。次に、例えばフォトレジスト膜106または反射防止膜のように、酸化シリコン膜104とはエッチングの選択比が異なる材料を溝105の内部に埋め込む。フォトレジスト膜106を埋め込む場合は、溝105の内部を含む酸化シリコン膜104上にフォトレジスト膜106を塗布した後、露光、現像を行い、溝105の内部に未露光のフォトレジスト膜106を残す。次に、図67に示すように、溝105の内部に埋め込んだフォトレジスト膜106をマスクにして酸化シリコン膜104をドライエッチングすることにより、ゲート引き出し電極形成領域のみに酸化シリコン膜104を残す。次に、酸化シリコン膜104上のフォトレジスト膜106を除去した後、図68に示すように、酸化シリコン膜104をマスクにして多結晶シリコン膜103を異方性エッチングし、積層体P1、P2の側壁および酸化シリコン膜104の下部に、多結晶シリコン膜103からなる縦型MISFETSV1、SV2のゲート電極107を形成する。このとき、酸化シリコン膜104の下部に残ったゲート電極107の一部がゲート引き出し電極となる。ここまでの工程により、縦型MISFETSV1、SV2が完成する。次に、酸化シリコン膜104を除去した後、図69に示すように、縦型MISFETSV1、SV2の上部にCVD法で酸化シリコン膜98および窒化シリコン膜99を堆積し、続いて前記実施の形態1と同様の方法でスルーホール74、75およびプラグ80を形成することによって、ゲート電極107の一部ゲート引き出し電極および中間導電層42、43のそれぞれとプラグ80を電気的に接続する。その後、図70に示すように、縦型MISFETSV1、SV2の上部にプラグ85、電源電圧線90Vddおよび相補性データ線BLT、BLBを形成する。上記の方法によれば、縦型MISFETSV1、SV2のゲート電極107とゲート引き出し電極とを同時に形成することができると共に、ゲート電極107を一層の多結晶シリコン膜103で構成できるので、縦型MISFETSV1、SV2の形成工程を簡略化できる。実施の形態4縦型MISFETSV1、SV2の上部半導体層59と相補性データ線BLT、BLBを接続するスルーホールは、次のような方法で形成することもできる。まず、図71に示すように、前記実施の形態1と同様の方法で積層体P1、P2の側壁にゲート電極66を形成した後、基板1上に堆積した酸化シリコン膜70をエッチングしてその表面を積層体P1、P2の中途部まで後退させた後、積層体P1、P2および窒化シリコン膜62の側壁に形成されたゲート電極66をエッチングしてその上端部を下方に後退させる。ここまでの工程は、前記実施の形態1と同じ図44参照である。次に、図72に示すように、酸化シリコン膜70上にCVD法で堆積した窒化シリコン膜108を異方性エッチングすることにより、酸化シリコン膜70の上部に露出した積層体P1、P2およびゲート電極66の側壁に窒化シリコン膜108からなるサイドウォールスペーサ108aを形成する。このとき、積層体P1、P2の上部に形成された窒化シリコン膜62もエッチングされ、その膜厚が薄くなる。次に、図73に示すように、酸化シリコン膜70上にCVD法で酸化シリコン膜109を堆積した後、前記実施の形態1と同様の方法でゲート引き出し電極51の上部にスルーホール75を形成し、スルーホール75の内部にプラグ80を形成する。次に、図74に示すように、酸化シリコン膜109上にCVD法で酸化シリコン膜110を堆積した後、フォトレジスト膜をマスクにして、積層体P1、P2の上部の酸化シリコン膜110、109および窒化シリコン膜62を順次ドライエッチングすることにより、積層体P1、P2の上部に上部半導体層59が露出するスルーホール82を形成する。このとき、フォトマスクの合わせずれによって、スルーホール82と上部半導体層59の相対的な位置がずれた場合でも、上部半導体層59の上部の窒化シリコン膜62は、ゲート電極66の上部の窒化シリコン膜108からなるサイドウォールスペーサ108aに比べて膜厚が薄いため、サイドウォールスペーサ108aで覆われた領域のゲート電極66が露出する前に上部半導体層59を露出させることができる。図示は省略するが、その後、前記実施の形態1と同様の方法でスルーホール82の内部にプラグ85を形成し、さらにプラグ85の上部に相補性データ線BLT、BLBを形成する。上記スルーホール82は、次のような方法で形成することもできる。この方法は、図75に示すように、縦型MISFETSV1、SV2の上部半導体層59を構成するp型シリコン膜59pとその上部の窒化シリコン膜62との間に介在する酸化シリコン膜61の膜厚を前記実施の形態1よりも厚く形成しておき、その後、前記実施の形態1と同様の方法で積層体P1、P2を形成する。次に、図76に示すように、前記実施の形態1と同様の方法で積層体P1、P2の側壁にゲート電極66を形成した後、基板1上に堆積した酸化シリコン膜70をエッチングしてその表面を積層体P1、P2の中途部まで後退させ、さらに積層体P1、P2および窒化シリコン膜62の側壁に形成されたゲート電極66をエッチングしてその上端部を下方に後退させる。次に、図77に示すように、酸化シリコン膜70上にCVD法で堆積した窒化シリコン膜108を異方性エッチングすることにより、酸化シリコン膜70の上部に露出した積層体P1、P2およびゲート電極66の側壁に窒化シリコン膜108からなるサイドウォールスペーサ108aを形成する。このとき、積層体P1、P2の上部に形成された窒化シリコン膜62を同時にエッチングし、その下層の酸化シリコン膜61を露出させる。次に、図78に示すように、酸化シリコン膜70上にCVD法で酸化シリコン膜109を堆積した後、前記実施の形態1と同様の方法でゲート引き出し電極51の上部にスルーホール75を形成し、スルーホール75の内部にプラグ80を形成する。次に、図79に示すように、酸化シリコン膜109上にCVD法で酸化シリコン膜110を堆積した後、フォトレジスト膜をマスクにして、積層体P1、P2の上部の酸化シリコン膜109および酸化シリコン膜61をドライエッチングすることにより、積層体P1、P2の上部に上部半導体層59が露出するスルーホール82を形成する。このとき、フォトマスクの合わせずれによって、スルーホール82と上部半導体層59の相対的な位置がずれた場合でも、ゲート電極66の上部は、窒化シリコン膜108からなるサイドウォールスペーサ108aで覆われているので、ゲート電極66を露出させることなく、上部半導体層59を露出させることができる。図示は省略するが、その後、前記実施の形態1と同様の方法でスルーホール82の内部にプラグ85を形成し、さらにプラグ85の上部に相補性データ線BLT、BLBを形成する。実施の形態5縦型MISFETSV1、SV2のゲート電極と下層の転送MISFETTR1、TR2および駆動MISFETDR1、DR2との接続は、次のような方法で行うこともできる。まず、図80に示すように、p型ウエル4の主面に転送MISFETTR1、TR2および駆動MISFETDR1、DR2を形成し、続いて転送MISFETTR1、TR2および駆動MISFETDR1、DR2の上部を覆う酸化シリコン膜にコンタクトホール22~24を形成した後、コンタクトホール22~24の内部にW膜を主成分とするプラグ28を埋め込む。そして、酸化シリコン膜20の上部に窒化シリコン膜29と酸化シリコン膜30とを堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜29および窒化シリコン膜30をドライエッチングすることにより、コンタクトホール22~24のそれぞれの上部に溝31~34を形成する。ここまでの工程は、前記実施の形態1の図4~図23に示す工程と同じである。次に、図81に示すように、溝31~34の内部に中間導電層42~44を形成する。中間導電層42~44は、例えばWシリサイドWSi2膜のような耐酸化性の導電膜で構成する。中間導電層42~44をWシリサイド膜で構成する場合は、例えば溝31~34の内部を含む酸化シリコン膜30上にスパッタリング法でTiN膜などの接着層を堆積し、次にスパッタリング法でその上部にWシリサイド膜を堆積した後、溝31~34の外部のWシリサイド膜およびTiN膜を化学的機械研磨法によって除去する。中間導電層42~44をWシリサイド膜のような耐酸化性の導電膜で構成した場合は、中間導電層42~44の表面にバリア層48を形成したり、バリア層48の上部に多結晶シリコン膜からなるプラグ55を形成したりする工程が不要となる。次に、図82に示すように、前記実施の形態1の図35~図38に示す工程に従って、酸化シリコン膜20の上部に3層のシリコン膜57p、58i、59pと酸化シリコン膜61および窒化シリコン膜62を堆積し、続いて窒化シリコン膜62をマスクにして3層のシリコン膜57p、58i、59pをドライエッチングすることにより、p型シリコン膜57pからなる下部半導体層57、シリコン膜58iからなる中間半導体層58、p型シリコン膜59pからなる上部半導体層59によって構成される積層体P1、P2を形成する。次に、図83に示すように、基板1を熱酸化することによって、積層体P1、P2を構成する下部半導体層57、中間半導体層58および上部半導体層59のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜63を形成する。このとき、積層体P1、P2で覆われていない領域の中間導電層42~44も酸化雰囲気に晒されるが、中間導電層42~44は、耐酸化性の導電膜で構成されているので、表面が酸化されても、内部まで酸化されることはない。次に、図84に示すように、前記実施の形態1の図40~図42に示す工程に従って、積層体P1、P2およびその上部の窒化シリコン膜62の側壁に縦型MISFETSV1、SV2のゲート電極66を形成し、続いて、基板1上にCVD法で酸化シリコン膜70を堆積した後、化学的機械研磨法でその表面を平坦化する。ゲート電極66は、例えばp型の多結晶シリコン膜で構成するが、図に示すように、1層の多結晶シリコン膜で構成することもできる。次に、図85に示すように、フォトレジスト膜をマスクにして酸化シリコン膜70をドライエッチングすることにより、積層体P1、P2の周囲を開口する溝95を形成する。次に、図86に示すように、溝95の内部を含む酸化シリコン膜70上にCVD法でp型多結晶シリコン膜を堆積した後、溝95の外部の多結晶シリコン膜を化学的機械研磨またはエッチバックによって除去する。続いて、溝95の内部の多結晶シリコン膜およびゲート電極63をエッチバックすることによって、多結晶シリコン膜およびゲート電極63のそれぞれの上面を酸化シリコン膜70の上面よりも下方に後退させ、溝95の内部に多結晶シリコン膜からなるゲート引き出し電極96を形成する。その後、ゲート引き出し電極96の表面に例えばCoシリサイドなどのシリサイド層を形成することによって、次の工程でゲート引き出し電極96の上部に形成するプラグ80とゲート引き出し電極96のコンタクト抵抗を低減してもよい。次に、図87に示すように、溝95の内部に酸化シリコン膜97を埋め込んでその表面を平坦化した後、前記実施の形態1の図48~図50に示す工程に従って、酸化シリコン膜70をドライエッチングすることにより、ゲート引き出し電極96および中間導電層42の表面が露出するスルーホール74を形成し、続いてスルーホール74の内部にプラグ80を形成する。プラグ80を形成するには、例えばスルーホール74~79の内部を含む酸化シリコン膜73上にスパッタリング法でTi膜およびTiN膜を堆積し、続いてCVD法でTiN膜およびW膜を堆積した後、スルーホール74~79の外部のW膜、TiN膜およびTi膜を化学的機械研磨法によって除去する。これにより、ゲート引き出し電極96と、プラグ80と、中間導電層42と、プラグ28とを介して、縦型MISFETSV2のゲート電極66と、転送MISFETTR1および駆動MISFETDR1に共通のn型半導体領域14ソースまたはドレインと、駆動MISFETDR2のゲート電極7Bとが互いに電気的に接続される。本実施の形態によれば、縦型MISFETSV1、SV2のゲート電極66とゲート引き出し電極96との接触面積を広くすることができるので、ゲート電極66とゲート引き出し電極96のコンタクト抵抗を低減することができる。実施の形態6図88は、本実施の形態のメモリセルの平面図、図89は、図88のA-A’線に沿った断面図である。前記図29に示すように、実施の形態1のメモリセルは、縦型MISFETSV1、SV2のゲート電極66に接続されるゲート引き出し電極51を図のX方向に長辺を有する矩形の平面パターンで構成している。これに対し、図88に示すように、本実施の形態のメモリセルは、ゲート引き出し電極51を図のY方向に長辺を有する矩形の平面パターンで構成している。ゲート引き出し電極51をこのような平面パターンで構成した場合は、ゲート引き出し電極51のX方向の寸法が小さくなった分、積層体P1、P2のX方向の寸法を大きくすることができる。これにより、縦型MISFETSV1、SV2の面積を大きくできるので、縦型MISFETSV1、SV2のドレイン電流Idsを増大することができる。また、ゲート引き出し電極51をこのような平面パターンで構成した場合は、図89に示すように、ゲート引き出し電極51とスルーホール74と中間導電層42、43の平面パターンが重なりあうので、フォトマスクの合わせずれによってゲート引き出し電極51とスルーホール74との相対的な位置がずれた場合でも、両者の接触面積の減少を抑制することができる。この場合、スルーホール74は、ゲート引き出し電極51を貫通して下層の中間導電層42、43の表面に達することになるので、スルーホール74内のプラグ80は、スルーホール74の内壁に露出したゲート引き出し電極51の側面に接触する。実施の形態7図90は本実施の形態のメモリセルの平面図、図91は図90の要部断面図である。図90に示すように、本実施の形態と、実施の形態1とは、中間導電膜42、43およびゲート引き出し電極51a、51bの平面パターンが異なる以外は、同じである。なお、図90は実施の形態1の図48に対応し、図91は実施の形態1の図3に対応する。図90および図91に示すように、ゲート引き出し電極51a、51bは、縦型MISFETSV1、SV2のゲート電極66第2多結晶シリコン層65の下端部を覆うような平面パターンで構成される。これにより、ゲート電極66第2多結晶シリコン層65は、サイドウォールスペーサ状に形成されたゲート電極66第2多結晶シリコン層65の下端部のほぼ全周ゲートに渡って引き出し電極51a、51bと接触するので、引き出し電極51a、51bと、縦型MISFETSV1、SV2のゲート電極66第2多結晶シリコン層65との接触面積を増大することができ、接続抵抗を低減でき、メモリセルの特性を向上できる。なお、ゲート引き出し電極51a、51bと、プラグ55とは絶縁膜からなるサイドウォールスペーサ54および絶縁膜52により電気的に分離されている。なお、本実施の形態の製造工程は実質的に実施の形態1と同様である。図92~図94に、本実施の形態の製造工程を示す要部断面図を示す。図92は実施の形態1の図30に対応し、図93は実施の形態1の図31に対応し、図94は実施の形態1の図32に対応する。図92、図93に示すように、ゲート引き出し電極51a、51bにスルーホール53が形成され、図94に示すように、スルーホール53の側壁に絶縁膜からなるサイドウォールスペーサ54が、スルーホール53に対して自己整合的に形成される。このように、ゲート引き出し電極51a、51bと、プラグ55とは絶縁膜からなるサイドウォールスペーサ54および絶縁膜52により電気的に分離されている。また、図90および図91に示すように、中間導電膜42はゲート引き出し電極51bと合わせ余裕が許される範囲内で平面的に見て重なるように構成され、中間導電膜43はゲート引き出し電極51aと合わせ余裕が許される範囲内で平面的に見て重なるように構成される。これにより、中間導電膜42を一方の電極とし、ゲート引き出し電極51bを他方の電極とし、その間に形成された窒化シリコン膜49を容量絶縁膜とした第1容量素子が形成される。また、中間導電膜43を一方の電極とし、ゲート引き出し電極51aを他方の電極とし、その間に形成された窒化シリコン膜49を容量絶縁膜とした第2容量素子が形成される。第1容量素子および第2容量素子の夫々は、一方の電極が蓄積ノードAに電気的に接続され、他方の電極が蓄積ノードBに電気的に接続される。すなわち、第1容量素子および第2容量素子は、一対の蓄積ノードA、B間に付加され、メモリセルのソフトエラー耐性を向上することができる。また、容量絶縁膜を、シリコン酸化膜よりも誘電率の高い窒化シリコン膜49で構成しているので、容量値を増大することができる。実施の形態8前記実施の形態1のメモリセルは、縦型MISFETSV1、SV2のゲート電極66と蓄積ノードを接続するゲート引き出し電極5151a、51bをp型の多結晶シリコン膜50で構成している。上記ゲート引き出し電極51a、51bは、積層体P1、P2の側壁に縦型MISFETSV1、SV2のゲート電極66の一部を構成する第1多結晶シリコン層64を形成する工程図40参照、ゲート電極66の他部を構成する第2多結晶シリコン層65を形成する工程図41参照およびゲート引き出し電極51a、51bの上部にスルーホール74、75を形成する工程図49参照でその表面がエッチングされる。そのため、ゲート引き出し電極51a、51bを多結晶シリコン膜50で構成した場合は、上記した3回のエッチング工程を経た後にゲート引き出し電極51a、51bの膜厚が薄くなり、最悪の場合は、スルーホール74、75の内部に形成されるプラグ80とゲート引き出し電極51a、51bの接触抵抗が大幅に増加する虞れがある。その対策として、ゲート引き出し電極51a、51bをWN膜やTiN膜のような窒化金属膜で構成することが有効である。窒化金属膜は、絶縁膜に対するエッチング選択が多結晶シリコン膜に比べて大きいので、上記した3回のエッチングによる膜の削れが少ない。そのため、ゲート引き出し電極51a、51bの膜厚を当初から薄くすることができるので、ゲート引き出し電極51a、51bを覆う酸化シリコン膜52の膜厚も薄くできる。これにより、酸化シリコン膜52に形成されるスルーホール53図31参照のアスペクト比を小さくできるので、プロセスマージンが向上する。また、窒化金属膜はバリア性が高いので、多結晶シリコン膜で構成された縦型MISFETSV1、SV2のゲート電極66との接触界面に不所望の反応生成物が生じる虞れがない。また、ゲート引き出し電極51a、51bの上部にスルーホール74、75を形成する工程図49参照では、TiN膜とW膜の積層膜からなる中間導電層42、43の表面もエッチングされるが、ゲート引き出し電極51a、51bと中間導電層42、43を共に金属系材料で構成した場合は、両者のエッチング選択比の差が少なくなるので、スルーホール74、75の加工が容易になる。ゲート引き出し電極51a、51bは、Wシリサイド膜、Tiシリサイド膜のような金属シリサイド膜で構成することもできる。また、ゲート引き出し電極51a、51bを上記のような金属系材料で構成した場合は、縦型MISFETSV1、SV2のゲート電極66を構成する2層の多結晶シリコン層64、65のうち、ゲート引き出し電極51a、51bと接する第2多結晶シリコン層65をWなどの金属膜に置き換えてもよい。このようにすると、ゲート引き出し電極51a、51bとゲート電極66とが接触する部分は、面積が小さくても金属系材料同士の接触となるので、両者の接触抵抗を小さくすることができる。また、ゲート電極66を構成する第1多結晶シリコン層64と上記金属膜とが接触する部分は、金属系材料同士の接触に比べて単位面積当たりの接触抵抗は大きくなるが、両者の接触面積が大きいので、全体の接触抵抗は小さくなる。実施の形態9前記実施の形態1のメモリセルは、縦型MISFETSV1、SV2と下層のMISFETDR1、DR2、TR1、TR2とを接続する中間導電層42、43の表面にWN膜などからなるバリア層48を形成することによって、W膜からなる中間導電層42、43と、その上部のスルーホール53内に形成された多結晶シリコン膜からなるプラグ55との界面で所望しないシリサイド反応が生じるのを防いでいる。しかし、バリア層48をWN膜で構成した場合は、多結晶シリコン膜からなるプラグ55とバリア層48との界面の接触抵抗が比較的高いことが問題となる。特に、プラグ55が埋め込まれるスルーホール53は、その径が非常に小さいことから、メモリセルの微細化に伴って上記接触抵抗が大きくなり、縦型MISFETSV1、SV2のドレイン電流の低減を引き起こす。プラグ55とバリア層48の界面の接触抵抗が大きくなる原因は、バリア層48を構成するWN膜が熱的に不安定であるために、製造工程中の熱処理でWNの一部がWとNとに分解し、このNがプラグ55を構成する多結晶シリコン膜と反応することによって、プラグ55とバリア層48との界面に高抵抗の窒化シリコン層が生成するからであると考えられる。その対策として、本実施の形態では、図95に示すように、プラグ55とバリア層48との間に、両者の反応を防ぐための反応層56を設ける。バリア層48は、前述したように、例えばWN膜、Ti膜、TiN膜などの単層膜や、WN膜とW膜、TiN膜とW膜などの積層膜で構成される。一方、反応層56は、例えばCo膜、Ti膜、W膜などのように、プラグ55を構成する多結晶シリコン膜と反応してシリサイドを形成する金属膜で構成する。また、Coシリサイド膜、Tiシリサイド膜、Wシリサイド膜などのような、あらかじめシリサイド化された金属膜を用いてもよい。上記反応層56を形成するには、前記実施の形態1の図27に示す工程で、基板1上にスパッタリング法でバリア層材料例えばWN膜と反応層材料例えばCo膜とを連続して堆積した後、フォトレジスト膜をマスクにしたドライエッチングでバリア層材料と反応層材料とをパターニングすればよい。また、図96に示すように、反応層56の表面に微小な凹凸を形成し、反応層56とプラグ55との接触面積を増やすことにより、両者の接触抵抗をさらに低減することができる。この凹凸は、例えば反応層56を構成する材料Co膜などを成膜する際、膜中の結晶粒の成長速度を制御することによって形成することができる。このように、中間導電層42、43とプラグ55との界面にバリア層48および反応層56を介在させる本実施の形態によれば、プラグ55から中間導電層42、43へのシリコンの拡散をバリアすることができると共に、上記界面の接触抵抗の増大を抑制することができるので、縦型MISFETSV1、SV2のドレイン電流の低減を抑制することが可能となる。なお、一般にLSI製造工程の熱処理温度は、半導体素子の微細化に伴って低下する傾向にある。従って、SRAMの場合も、製造工程の熱処理温度が低くなれば、例えばWシリサイド膜のような金属シリサイド膜の単層膜でバリア層48と反応層56を兼用させたり、バリア層48や反応層56を省略し、中間導電層42、43の表面に直接プラグ55を接触させたりすることも可能である。中間導電層42、43の表面にプラグ55を直接接触させる場合は、例えば図97に示すように、プラグ55と同じ導電型の多結晶シリコン膜60を中間導電層42、43の表面全体に形成してもよい。あるいは、中間導電層42、43をW膜と多結晶シリコン膜60の積層膜で構成してもよい。このようにした場合は、中間導電層42、43を構成するW膜と多結晶シリコン膜60とが広い面積で接触するので、中間導電層42、43の表面に面積が小さいプラグ55を直接接触させる場合に比べて、中間導電層42、43とプラグ55の接触抵抗を低くすることができる。実施の形態10前記実施の形態1のメモリセルは、縦型MISFETSV1、SV2のゲート電極66を2層の多結晶シリコン膜第1多結晶シリコン層64および第2多結晶シリコン層65で構成しているが、メモリセルサイズを微細化しようとすると、これら2層の多結晶シリコン膜を薄い膜厚で形成する必要がある。しかし、上記2層の多結晶シリコン膜を薄くしようとすると、積層体P1、P2の側壁に第1多結晶シリコン層64を形成した後、その表面に第2多結晶シリコン層65を形成する工程に先立って、基板1の表面を洗浄液でウェット洗浄する際、洗浄液の一部が薄い第1多結晶シリコン層64の結晶粒界を伝ってゲート絶縁膜63の表面に達し、ゲート絶縁膜63の一部を溶解、消失させる虞れがある。その対策として、本実施の形態では、第1多結晶シリコン層64に代えてアモルファスシリコン膜を使用する。すなわち、本実施の形態のゲート電極形成方法は、積層体P1、P2の側壁表面に酸化シリコン膜からなるゲート絶縁膜63を形成図39参照した後、まず図98に示すように、基板1上にCVD法でアモルファスシリコン膜を堆積し、続いてこのアモルファスシリコン膜を異方的にエッチングすることによって、積層体P1、P2の側壁にサイドウォールスペーサ状のアモルファスシリコン層67を形成する。次に、アモルファスシリコン層67の表面の異物を除去するために、基板1の表面を洗浄液でウェット洗浄する。アモルファスシリコン層67は、膜中に結晶粒が実質的に存在しないので、膜の表面は極めて平坦である。従って、その膜厚を薄くしても洗浄液がゲート絶縁膜63の表面に達することはないので、ゲート絶縁膜63の局所的な溶解、消失を防ぐことができる。次に、図99に示すように、アモルファスシリコン層67の表面に前記実施の形態1と同じ方法で第2多結晶シリコン層65を形成することにより、積層体P1、P2の側壁にアモルファスシリコン層67と第2多結晶シリコン膜65の積層膜からなるゲート電極66を形成する。次に、基板1を熱処理して上記アモルファスシリコン層67を多結晶化する。なお、アモルファスシリコン層67は、その後の工程で行われる熱処理によって多結晶化されるので、アモルファスシリコン層67を多結晶化するための特別の熱処理工程は省略することもできる。このように、ゲート電極66を構成する2層の導電膜のうち、1層目の導電膜をアモルファスシリコン膜で構成することにより、これら2層の導電膜の膜厚を薄くすることができるので、縦型MISFETSV1、SV2の横方向の面積を縮小してメモリセルサイズの微細化を推進することができる。なお、転送MISFETTR1、TR2および駆動MISFETDR1、DR2の上部に縦型MISFETSV1、SV2を配置するSRAMにおいては、縦型MISFETSV1、SV2を形成するプロセスをできるだけ低温化することによって、下層のMISFETTR1、TR2、DR1、DR2の特性劣化を抑える必要がある。従って、本実施の形態のように、縦型MISFETSV1、SV2のゲート電極66の一部をアモルファスシリコン層67で構成する場合は、アモルファスシリコン層67を多結晶化するための熱処理をできるだけ低温で行う必要がある。本実施の形態では、アモルファスシリコン層67の表面に2層目の導電膜として第2多結晶シリコン層65を形成するので、アモルファスシリコン層67を熱処理する時に第2多結晶シリコン層65が種結晶として機能する。そのため、アモルファスシリコン層67を多結晶化する際の熱処理温度を低くしても、アモルファスシリコン層67が速やかに多結晶化される。すなわち、本実施の形態によれば、縦型MISFETSV1、SV2を形成する工程でアモルファスシリコン膜を使用しても、その多結晶化を低い温度で行うことができるので、下層のMISFETTR1、TR2、DR1、DR2の特性の劣化を回避することができる。実施の形態11SRAMのメモリセルサイズを微細化していくと、転送MISFETTR1、TR2のゲート電極7Aおよび駆動MISFETDR1、DR2のゲート電極7Bは、それらの幅ゲート長が露光光の波長に極めて近くなる。この場合、前記実施の形態1のように、ゲート電極7A、7Bを1回のエッチングでパターニングすると、図100に示すように、ゲート電極7A、7Bのそれぞれの四隅が露光光の干渉によって円くなり、ゲート電極7A、7Bの端部が活性領域Lの内側へ後退する結果、活性領域Lの周縁部でゲート長が狭くなり、MISFETTR1、TR2、DR1、DR2の特性が劣化するという問題が生じる。そこで、あらかじめゲート電極7A、7Bの端部を活性領域Lから遠く離しておけば、それらの四隅が丸くなっても活性領域Lの周縁部でゲート長が狭くなることはないので、上記の問題を回避することができる。しかし、この場合は、図100のX方向に沿って隣接する2つのゲート電極7A、7Bの距離が接近するのを防ぐために、2つの活性領域Lのスペースを広くしなければならないので、メモリセルサイズを微細化することができなくなる。その対策として、本実施の形態では、次のような方法でゲート電極7A、7Bを形成する。まず、図101に示すように、ゲート電極材料n型多結晶シリコン膜7nを覆うキャップ絶縁膜酸化シリコン膜8の上部に第1のフォトレジスト膜16aを形成し、このフォトレジスト膜16aをマスクにしたドライエッチングで酸化シリコン膜8をパターニングする。このとき、酸化シリコン膜8は、図102に示すように、その平面パターンがX方向に沿って帯状に延在するようにパターニングされる。次に、フォトレジスト膜16aを除去した後、図103に示すように、第2のフォトレジスト膜16bをマスクにしたドライエッチングで酸化シリコン膜8をパターニングする。このとき、酸化シリコン膜8は、図104に示すように、その平面パターンがゲート電極7A、7Bと同一になるようにパターニングされる。その後、図105に示すように、酸化シリコン膜8をマスクにしてn型多結晶シリコン膜7nをドライエッチングすることにより、ゲート電極7A、7Bを形成する。上記したゲート電極7A、7Bの形成方法は、ゲート電極7A、7Bと同一の平面形状を有する酸化シリコン膜8を、2枚のフォトマスクを使った2回のエッチングで形成するので、露光光の干渉の影響が無くなる結果、酸化シリコン膜8の四隅の丸みが少なくなる。従って、この酸化シリコン膜8をマスクにしたドライエッチングで得られるゲート電極7A、7Bの四隅の丸みも少なくなるので、それらの端部を活性領域Lから遠く離さなくとも、活性領域Lの周縁部でゲート長が狭くなることはない。また、酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにして多結晶シリコン膜7n、7pをエッチングしたり、酸化シリコン膜8と多結晶シリコン膜7n、7pとを連続してエッチングしたりする場合に比べて、ゲート電極7A、7Bを精度よくパターニングすることができる。これに対し、1回のエッチングでゲート電極7A、7Bを形成した場合は、図100に示したように、ゲート電極7A、7Bの四隅の丸みが大きくなる。従って、この場合は、ゲート電極7A、7Bの端部を活性領域Lから遠く離してしておかないと、それらの端部の丸みが活性領域Lの内側にまで達し、MISFETTR1、TR2、DR1、DR2の特性を劣化させる。このように、上記したゲート電極7A、7Bの形成方法によれば、フォトマスクの枚数とエッチングの回数は増えるが、ゲート電極7A、7Bの端部が活性領域Lの内側へ後退する量を減らすことができる。これにより、ゲート電極7A、7Bの端部を活性領域Lの近傍に配置することが可能となるので、その分、2つの活性領域Lのスペースを狭くすることができ、メモリセルサイズを微細化することができる。なお、SRAMの周辺回路の一部には、例えば電源回路のように、ゲート長が比較的長いMISFETを比較的低密度に配置する回路がある。このような回路のMISFETは、ゲート電極7Cの端部を活性領域Lから遠く離しても支障がないので、1回のエッチングでゲート電極7Cを形成してもよい。すなわち、前述した2枚のマスクを使った2回のエッチング工程のうち、いずれか一方の工程でゲート電極7Cを形成すればよい。他方、SRAMの周辺回路のうち、ゲート長の短いMISFETを含む回路やMISFETが高密度に配置される回路においては、これらの回路を構成するMISFETのゲート電極7Cを形成する際、2枚の異なるマスクを使った2回のエッチングでゲート電極材料多結晶シリコン膜をパターニングすることが望ましい。また、2枚のフォトマスクを使った2回のエッチングでゲート電極7A、7Bと同一の平面形状を有する酸化シリコン膜8を形成する場合は、第1のフォトレジスト膜16aにパターンを転写する際の露光光源にArFフッ化アルゴンを用い、第2のフォトレジスト膜16Bにパターンを転写する際の露光光源にKrFフッ化クリプトンを用いることもできる。すなわち、第1のフォトレジスト膜16aをマスクにして酸化シリコン膜8をドライエッチングする時は、酸化シリコン膜8をゲート電極7A、7Bのゲート長と同じ幅に加工するので、第2のフォトレジスト膜16bをマスクにして酸化シリコン膜8をドライエッチングする時に比べて高い加工精度が要求される。従って、第1のフォトレジスト膜16aにフォトマスクのパターンを転写する時には、KrFよりも波長が短いArFを露光光源として用いることにより、酸化シリコン膜8を高精度にドライエッチングすることができる。他方、ArF用のフォトレジストは、KrF用のフォトレジストよりも高価であることから、第2のフォトレジスト膜16Bにフォトマスクのパターンを転写する時の露光光源としてKrFを用いれば、安価なKrF用フォトレジストを使ってフォトレジスト膜16Bを構成することができる。なお、図106に示すように、第2のフォトレジスト膜16Bにパターンを転写するフォトマスクMに形成される遮光パターン斜線を付した部分と光透過パターンとの境界部が活性領域Lの一部丸印を付した部分と重なると、エッチング工程で上記活性領域Lの一部の基板1が削られる恐れがある。従って、例えば図107に示すように、遮光パターンと光透過パターンとの境界部は、活性領域Lと重ならないようにレイアウトすることが望ましい。実施の形態12前記実施の形態1では、縦型MISFETSV1、SV2と下層のMISFETDR1、DR2、TR1、TR2とを接続するスルーホール53の内部に多結晶シリコン膜からなるプラグ55を形成する図34参照。この場合、プラグ55を構成する多結晶シリコン膜の成膜温度が高いと、スルーホール53の底部に露出したバリア層48の表面が酸化され易くなり、バリア層48とプラグ55の接触抵抗が上昇する虞れがある。例えば、シランSiH4とボランBH3をソースガスに用いたCVD法でp型多結晶シリコン膜を形成する場合は、スルーホール53の底部に露出したバリア層48の表面が540°C程度の高温に曝される。その対策として、本実施の形態12では、プラグ55を構成する導電膜を低温で堆積する。具体的には、ジシランSi2H6とジボランB2H6をソースガスに用いたCVD法でp型アモルファスシリコン膜を形成する。これらのソースガスを用いた場合は、390°C程度の低温でスルーホール53内部にp型アモルファスシリコン膜を埋め込むことができるので、スルーホール53の底部に露出したバリア層48の酸化を抑制することができる。また、上記p型アモルファスシリコン膜の成膜に用いるCVD装置のチャンバ内を非酸化性雰囲気にすることによって、バリア層48の酸化をさらに抑制することができる。実施の形態13前記実施の形態1で説明したように、縦型MISFETSV1、SV2のチャネル領域を構成する中間半導体層58は、CVD法で堆積したノンドープのアモルファスシリコン膜を熱処理によって結晶化したシリコン膜58iからなる図35参照。上記中間半導体層58を構成するシリコン膜58i中の結晶粒サイズと縦型MISFETSV1、SV2のドレイン電流との間には相関関係があり、一般にシリコン膜58i中の結晶粒サイズが大きくなるとドレイン電流も増大する。また、ノンドープのアモルファスシリコン膜を成膜する際、ソースガスとしてシランSiH4を用いた場合とジシランSi2H6を用いた場合とでは、後者を用いた方がシリコン膜58i中の結晶粒サイズが大きくなる。従って、中間半導体層58を形成する際にジシランSi2H6を用いることにより、シリコン膜58i中の結晶粒サイズを大きくすることができるので、縦型MISFETSV1、SV2のドレイン電流を増やすことができる。実施の形態14前記実施の形態1では、縦型MISFETSV1、SV2の上部半導体層59の上部にスルーホール82を形成する際、スルーホール82と上部半導体層59の相対的な位置が生じた場合でも、スルーホール82内のプラグ85とゲート電極66が短絡しないようにするために、ゲート電極66の上部を酸化シリコン膜からなるサイドウォールスペーサ71で保護している図52参照。本実施の形態では、スルーホール82内のプラグ85とゲート電極66の短絡をより確実に防ぐため、上部半導体層59の上部にスルーホール82を形成する工程図51の後、図108に示すように、スルーホール82の側壁に第2のサイドウォールスペーサ111を形成する。このサイドウォールスペーサ111を形成するには、上部半導体層59の上部にスルーホール82を形成した後、例えばスルーホール82の内部を含む基板1上にCVD法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方性エッチングしてスルーホール82の側壁に残せばよい。スルーホール82の側壁に上記のようなサイドウォールスペーサ111を形成した場合は、図109に示すように、スルーホール82内に埋め込んだプラグ85とゲート電極66との間がサイドウォールスペーサ111によって確実に分離されるので、メモリセルサイズを微細化した場合でも、プラグ85とゲート電極66の短絡を確実に防ぐことができる。また、スルーホール82内にプラグ85を埋め込む工程に先立ち、例えば図110に示すように、スルーホール82の底部に露出した上部半導体層59の表面にCoシリサイドなどの金属シリサイド層112を形成してもよい。このようにうすると、スルーホール82の側壁にサイドウォールスペーサ111を形成したことよって上部半導体層59とプラグ85の接触面積が小さくなった場合でも、両者の接触抵抗の低減を抑制することができる。以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。前記実施の形態9では、バリア層48の上部に形成した反応層56の表面に微小な凹凸を形成し、反応層56とその上部のプラグ55との接触面積を増やすことによって、両者の接触抵抗を低減している図96参照が、例えば図111や図112に示すように、WやAlなどのメタル配線113の表面に微小な突起や段差を形成することによって、その上部のプラグ114との接触面積を増やすようにすることも可能である。また、例えば図113に示すように、表面にCoシリサイド層116が形成された半導体領域ソース、ドレイン115とプラグ117を接続する際、活性領域Lと素子分離溝2の境界部にコンタクトホール118を配置し、コンタクトホール118を形成する際の基板1と素子分離溝2のエッチング選択比を利用してコンタクトホール118の底部の面積を広くし、これによって半導体領域115とプラグ117との接触抵抗を低減することも可能である。また、コンタクトホール内のプラグとゲート電極、あるいはコンタクトホール内のプラグとソース、ドレインとを接続する際、ゲート電極やソース、ドレインの表面に凹凸を設けることによって、接触抵抗を低減することも可能である。本発明は、例えば下層のMISFETと上層の縦型MISFETを有する半導体装置、縦型MISFETを有する半導体装置に適用できることは言うまでもない。また、前記実施の形態において説明した形成方法は、縦型MISFETを有する半導体装置の形成方法として適用できることは言うまでもない。このように、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。以上、本実施の形態において開示される発明のうち、代表的なものについて簡単に説明すれば、以下のとおりである。1.MISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30を介して金属膜42、43が形成され、前記金属膜42、43の上部に前記縦型MISFETSV1、SV2が形成される。第1MISFETDR1および第1縦型MISFETSV1と、第2MISFETDR2および第2縦型MISFETSV2とが交差結合してメモリセルを構成し、前記金属膜42、43により第1および第2MISFETのゲートおよびドレインが交差結合される。前記金属膜はタングステン膜を有し、前記縦型MISFETと前記タングステン膜とはバリア膜48を介して電気的に接続される。金属膜42、43上に、縦型MISFETSV1、SV2を形成することにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。また、バリア層48を介して金属膜42、43の上部にシリコン膜で形成された縦型MISFETSV1、SV2を形成することにより、MISFET間の接続抵抗を低減でき、メモリセルの特性を向上できる。2.aMISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52を介して形成された縦型MISFETSV1、SV2のゲート64、65、66は、そのゲート64、65、66の下部で下層の導電膜51、51a、51bに電気的に接続されることで、前記MISFETDR1、DR2のゲート7Bまたはドレイン14に電気的に接続される。bMISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52を介して前記縦型MISFETSV1、SV2が形成され、前記MISFETDR1、DR2のゲート7Bまたはドレイン14と、前記縦型MISFETSV1、SV2のゲート64、65、66との間の電流パスは、導電膜51、51a、51bを介して前記縦型MISFETSV1、SV2のゲート64、65、66の下部を経由して形成される。cMISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52、54を介して、前記MISFETDR1、DR2のゲート7Bまたはドレイン14に電気的に接続される導電膜51、51a、51bが形成され、前記導電膜51、51a、51bの上部に前記縦型MISFETSV1、SV2が形成され、前記縦型MISFETSV1、SV2のゲート64、65、66は、サイドウオールスペーサ状に形成され、かつ前記導電膜51、51a、51bに電気的に接続される。dMISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52を介して、前記MISFETDR1、DR2のゲート7Bまたはドレイン14に電気的に接続される導電膜51、51a、51bが形成され、前記導電膜51、51a、51bの上部に前記縦型MISFETSV1、SV2が形成され、前記縦型MISFETSV1、SV2のゲート64、65、66は、自己整合的に前記導電膜51、51a、51bに電気的に接続される。a-dにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。a-dにおいて、前記導電膜51、51a、51bの上部に絶縁膜49、52を介して前記縦型MISFETSV1、SV2が形成され、前記縦型MISFETSV1、SV2のゲート64、65、66は、サイドウォールスペーサ状に自己整合的に形成された第1膜64と第2膜65を含み、前記第1膜64に自己整合的に前記導電膜51、51a、51bが開口され、前記第2膜65は、その下端部で前記導電膜51、51a、51bに電気的に接続される。これにより、メモリセルサイズを縮小できる。前記縦型MISFETSV1、SV2のゲート66は、プラグ28の上部に、プラグ28および前記縦型MISFETSV1、SV2のゲート66とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。3.MISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2の上部に絶縁膜20、30を介して、前記MISFETDR1、DR2のゲート7Bまたはドレイン14に電気的に接続される第1導電膜42、43が形成され、前記第1導電膜42、43の上部に、第2導電膜51、51a、51bが形成され、前記第2導電膜51、51a、51bの上部に、前記縦型MISFETSV1、SV2が形成され、前記縦型MISFETSV1、SV2のゲート64、65、66は、前記第2導電膜51、51a、51bに電気的に接続され、前記前記縦型MISFETSV1、SV2のドレイン57は前記第2導電膜51、51a、51bを介さずに前記第1導電膜42、43に電気的に接続される。また、前記第2導電膜51、51a、51bの上部に絶縁膜20、30、49、52、54を介して前記縦型MISFETSV1、SV2が形成され、前記縦型MISFETSV1、SV2のゲート66は、サイドウォールスペーサ状に自己整合的に形成された第1膜64と第2膜65を含み、前記第1膜64に自己整合的に前記第2導電膜51、51a、51bが開口され、前記第2膜65は、その下端部で前記第2導電膜51、51a、51bに電気的に接続される。これにより、メモリセルの特性を向上できる。前記第1導電膜42、43はタングステン等の金属膜で構成され、前記第2導電膜51、51a、51bはシリコン膜で構成され、前記第1導電膜42、43は、バリア膜48を介して前記縦型MISFETSV1、SV2のドレイン57に電気的に接続される。これにより、メモリセルの特性を向上できる。前記第1導電膜42、43と同層の導電膜で、周辺回路用MISFETQpのゲート7Cおよびドレイン15間を電気的に接続する導電膜46、47が形成される。これにより、周辺回路を構成するMISFET間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。4.MISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2のゲート7Bおよびドレイン14間を電気的に接続する導電膜42、43が、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52、54を介して形成され、前記導電膜42、43の上部に、前記縦型MISFETSV1、SV2が形成され、前記導電膜42、43と同層の導電膜46、47で、前記周辺回路用MISFETQpのゲート7Cおよびドレイン15間を電気的に接続する導電膜が形成される。これにより、周辺回路を構成するMISFET間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。前記導電膜42、43はタングステン等の金属膜で構成され、前記導電膜42、43は、バリア膜48を介して前記縦型MISFETSV1、SV2のドレイン57に電気的に接続される。これにより、メモリセルの特性を向上できる。前記縦型MISFETSV1、SV2を覆う絶縁膜70、72、73、81を介して金属配線層89が形成され、前記金属配線層89により、前記周辺回路用MISFETQpのゲート7Cおよびドレイン15間を電気的に接続する配線89が形成される。このように、周辺回路を構成するMISFET間の電気的接続を、縦型MISFETSV1、SV2よりも下部に形成されるプラグ28および導電膜である中間導電層46、47で行うとともに、縦型MISFETSV1、SV2よりも上部に形成されるプラグ、第1および第2金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、MISFET間の接続抵抗を低減でき、回路の動作スピード向上できる。5.MISFETDR1、DR2と、縦型MISFETSV1、SV2とを有し、前記MISFETDR1、DR2は、半導体基板の主面に形成され、前記MISFETDR1、DR2のゲート7Bまたはドレイン14に電気的に接続する導電膜42、43が、前記駆動MISFETの上部に絶縁膜を介して形成され、前記導電膜42、43の上部に、前記縦型MISFETSV1、SV2が形成され、前記導電膜42、43と、前記縦型MISFETSV1、SV2のゲート電極51、51a、51b、66とは、前記縦型MISFETSV1、SV2を覆う絶縁膜70、72、73、81に形成された接続孔74において、前記接続孔74に埋め込まれたプラグ80により電気的に接続される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。プラグ80はプラグ28の上部に、プラグ28とプラグ80とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。前記導電膜42、43と同層の導電膜46、47で、周辺回路用MISFETQpのゲート7Cおよびドレイン15間を電気的に接続する導電膜46、47が形成される。これにより、周辺回路を構成するMISFET間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、MISFET間の接続抵抗を低減でき、回路の動作スピードを向上できる。前記縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する積層体P1、P2に形成されたソース59、チャネル領域58、基板およびドレイン57と、前記積層体P1、P2の側壁部にゲート絶縁膜63を介して形成されたゲート電極66とを有し、前記積層体P1、P2はシリコン膜で構成される。6.半導体装置の製造方法であって、半導体基板の主面にMISFETDR1、DR2を形成する工程と、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、52、54を介して、前記MISFETのゲート7Bまたはドレイン14に電気的に接続する導電膜42、43を形成する工程と、前記導電膜の上部42、43に、縦型MISFETSV1、SV2を形成する工程と、前記縦型MISFETSV1、SV2を覆う絶縁膜70、72、73、81に接続孔74を形成する工程と、前記接続孔74にプラグ80を埋め込むことにより、前記接続孔内で、前記導電膜42、43と、前記縦型MISFETのゲート電極51、51a、51b、66とを電気的に接続する工程と、を含む。前記導電膜42、43と同層の導電膜46、47で、周辺回路用MISFETQpのゲート7Cおよびドレイン15間を電気的に接続する導電膜46、47が形成される。これにより、メモリセルサイズを縮小できる。プラグ80はプラグ28の上部に、プラグ28とプラグ80とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。7.半導体装置の製造方法であって、半導体基板の主面にMISFETDR1、DR2を形成する工程と、前記MISFETDR1、DR2の上部に絶縁膜20、30、49、50、52を介して、ドレインチャネルソースとなる半導体膜57、58、59びキャップ絶縁膜61を形成する工程と、前記半導体膜、およびキャップ絶縁膜を柱状形状にパターニングする工程と、柱状のキャップ絶縁膜の側壁にエッチングストッパ膜108aをサイドスペーサ状に形成する工程と、前記キャップ絶縁膜およびエッチングストッパ膜上に層間絶縁膜109を形成する工程と、前記エッチングストッパ膜をストッパに用いて、前記層間絶縁膜およびキャップ絶縁膜をエッチングした後、前記エッチングストッパ膜をエッチングして、半導体膜59を開口する接続孔82を形成する工程と、を含む。これにより、メモリセルの特性を向上できる。8.一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有する半導体記憶装置であって、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETは、半導体基板の主面に形成され、前記第1および第2縦型MISFETは、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETのそれぞれよりも上部に形成され、前記第1縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1および第2縦型MISFETのそれぞれのソースは、前記第1および第2積層体よりも上部に形成された電源電圧線に電気的に接続されている。前記第1転送MISFETのソース、ドレインの一方に電気的に接続される前記相補性データ線の一方と、前記第2転送MISFETのソース、ドレインの一方に電気的に接続される前記相補性データ線の他方は、前記電源電圧線と同一の配線層に形成されている。前記第1および第2転送MISFETのそれぞれのゲート電極に電気的に接続される前記ワード線は、前記電源電圧線および前記相補性データ線よりも上層の配線層に形成されている。前記第1および第2駆動MISFETのそれぞれのソースに電気的に接続される基準電圧線は、前記ワード線と同一の配線層に形成されている。前記基準電圧線は、前記第1駆動MISFETのソース電気的に接続される第1基準電圧線と、前記第2駆動MISFETのソースに電気的に接続される第2基準電圧線とからなり、第1基準電圧線と前記第2基準電圧線は、前記ワード線をそれらの間に挟んで第1方向に延在している。前記相補性データ線の一方と、前記相補性データ線の他方は、前記電源電圧線をそれらの間に挟んで、前記第1方向と交差する第2方向に延在している。前記相補性データ線、前記電源電圧線、前記基準電圧線および前記ワード線は、銅を主成分とするメタル膜で構成されている。9.一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有する半導体記憶装置であって、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETは、半導体基板の主面に形成され、前記第1縦型MISFETは、前記第2駆動MISFETのゲート電極の一端部上に配置され、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記第1駆動MISFETのゲート電極の一端部上に配置され、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体記憶装置。10.前記半導体基板の主面に平行な平面において、平面的に見て、前記第1および第2縦型MISFETは、前記第1転送MISFETおよび前記第1駆動MISFET形成領域と、前記第2転送MISFETおよび前記第2駆動MISFET形成領域との間に配置されている。11.一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有する半導体記憶装置であって、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETは、半導体基板の主面に形成され、前記第1および第2縦型MISFETは、前記第1および第2転送MISFETと、前記第1および第2駆動MISFETのそれぞれよりも上部に形成され、前記第1縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成された第1ゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成された第2ゲート電極とを有し、前記第1縦型MISFETのドレインと、前記第2駆動MISFETのゲート電極と、前記第1駆動MISFETのドレインとは、第1中間導電層を介して互いに電気的に接続され、前記第2縦型MISFETのドレインと、前記第1駆動MISFETのゲート電極と、前記第2駆動MISFETのドレインとは、第2中間導電層を介して互いに電気的に接続され、前記第1縦型MISFETの第1ゲート電極は、前記第1ゲート電極と接するように形成された第1ゲート引き出し電極と、前記第1ゲート引き出し電極および前記第2中間導電層とに接するように形成された第1接続孔内の第1導電層とを介して前記第2中間導電層と電気的に接続され、前記第2縦型MISFETの第2ゲート電極は、前記第2ゲート電極と接するように形成された第2ゲート引き出し電極と、前記第2ゲート引き出し電極および前記第1中間導電層とに接するように形成された第2接続孔内の第2導電層とを介して前記第1中間導電層と電気的に接続されている。前記半導体基板の主面に周辺回路の複数のMISFETがさらに形成され、前記周辺回路のMISFET間を接続する配線と、前記第1および第2中間導電層とは、同一の配線層に形成されている。前記第1および第2中間導電層はメタル膜からなり、前記第1縦型MISFETのドレインと前記第1中間導電層との間に第1バリア層が形成され、前記第2縦型MISFETのドレインと前記第2中間導電層との間に第2バリア層が形成されている。前記第1および第2中間導電層はタングステン膜からなり、前記第1および第2バリア層は、窒化タングステン膜からなる。前記第1および第2中間導電層は、耐酸化性導電膜からなる。前記第1縦型MISFETの第1ゲート電極は、その下端部で前記第1ゲート引き出し電極と電気的に接続され、前記第2縦型MISFETの第2ゲート電極は、その下端部で前記第2ゲート引き出し電極と電気的に接続されている。前記第1縦型MISFETの第1ゲート電極および前記第2縦型MISFETの第2ゲート電極のそれぞれは、2層の導電膜で構成されている。前記第2中間導電層と、前記第1ゲート引き出し電極と、前記第1接続孔とは、互いに平面的に重なる部分を有するように配置され、前記第1中間導電層と、前記第2ゲート引き出し電極と、前記第2接続孔とは、互いに平面的に重なる部分を有するように配置されている。前記第1接続孔は、前記第1ゲート引き出し電極を貫通して前記第2中間導電層に接続され、前記第2接続孔は、前記第2ゲート引き出し電極を貫通して前記第1中間導電層に接続されている。前記第1ゲート引き出し電極は、前記第1積層体の側壁部で前記第1縦型MISFETの第1ゲート電極と接しており、前記第2ゲート引き出し電極は、前記第2積層体の側壁部で前記第2縦型MISFETの第2ゲート電極と接している。前記第1ゲート引き出し電極は、前記第1縦型MISFETの第1ゲート電極と一体に構成されており、前記第2ゲート引き出し電極は、前記第2縦型MISFETの第2ゲート電極と一体に構成されている。前記第1縦型MISFETのゲート電極は、前記第1積層体の側壁部の周囲を囲むように形成され、前記第2縦型MISFETのゲート電極は、前記第2積層体の側壁部の周囲を囲むように形成されている。前記第1および第2ゲート引き出し電極は、シリコン系の導電膜とその表面に形成されたシリサイド膜とで構成されている。前記第1および第2転送MISFETと、前記第1および第2駆動MISFETは、nチャネル型MISFETで構成され、前記第1および第2縦型MISFETは、pチャネル型MISFETで構成されている。12.一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有し、前記第1縦型MISFETは、半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、a半導体基板の主面の第1領域に第1および第2転送MISFETと、第1および第2駆動MISFETを形成する工程、b前記第1および第2転送MISFETと前記第1および第2駆動MISFETの上部に、前記第2駆動MISFETのゲート電極と、前記第1駆動MISFETのドレインとを電気的に接続する第1中間導電層を形成し、前記第1駆動MISFETのゲート電極と、前記第2駆動MISFETのドレインとを電気的に接続する第2中間導電層を形成する工程、c前記第1および第2中間導電層の上部に第1絶縁膜を介して第1および第2ゲート引き出し電極を形成する工程、d前記c工程の後、前記第1および第2ゲート引き出し電極の上部に第1および第2積層体を形成することによって、前記第1積層体に形成された第1縦型MISFETのドレインと前記第1中間導電層とを電気的に接続し、前記第2積層体に形成された第2縦型MISFETのドレインと前記第2中間導電層とを電気的に接続する工程、e前記第1積層体の側壁部にゲート絶縁膜を介して形成された前記第1縦型MISFETのゲート電極と前記第1ゲート引き出し電極とを電気的に接続し、前記第2積層体の側壁部にゲート絶縁膜を介して形成された前記第2縦型MISFETのゲート電極と前記第2ゲート引き出し電極とを電気的に接続する工程、f前記第1ゲート引き出し電極の上部に、前記第1ゲート引き出し電極と前記第2中間導電層とに接するように第1接続孔を形成してその内部に第1導電層を埋め込み、前記第2ゲート引き出し電極の上部に、前記第2ゲート引き出し電極と前記第1中間導電層とに接するように第2接続孔を形成してその内部に第2導電層を埋め込む工程を含む。前記c工程は、前記第1および第2中間導電層の表面にバリア層を形成する工程と、前記バリア層が形成された前記第1および第2中間導電層の上部に前記第1絶縁膜を介して前記第1および第2ゲート引き出し電極を形成する工程を含み、前記d工程は、前記第1絶縁膜と、前記第1および第2ゲート引き出し電極とを覆う第2絶縁膜を形成する工程と、前記第2絶縁膜と前記第1絶縁膜とをエッチングして、前記第1中間導電層の表面の前記バリア層を露出する第1開口および、前記第2中間導電層の表面の前記バリア層を露出する第2開口を形成する工程と、前記第1および第2開口の内部に導電層を埋め込む工程と、前記第2絶縁膜の上部に前記第1および第2積層体を形成することによって、前記第1積層体に形成された前記第1縦型MISFETのドレインと前記第1中間導電層とを前記バリア層と前記第1開口の内部の導電層とを介して電気的に接続し、前記第2積層体に形成された前記第2縦型MISFETのドレインと前記第2中間導電層とを前記バリア層と前記第2開口の内部の導電層とを介して電気的に接続する工程を含み、前記e工程は、前記第1および第2ゲート引き出し電極と、前記第1および第2開口内の導電膜が前記第2絶縁膜によって覆われた状態で前記半導体基板を熱処理することによって、前記第1および第2積層体のそれぞれの側壁部に前記ゲート絶縁膜を形成する工程と、前記半導体基板上に堆積した第1ゲート電極材料をエッチングして前記第1および第2積層体のそれぞれの側壁部に第1ゲート電極層を形成する工程と、前記第2絶縁膜をエッチングして前記第1および第2ゲート引き出し電極を露出する工程と、前記半導体基板上に堆積した第2ゲート電極材料をエッチングして前記第1ゲート電極層が形成された前記第1および第2積層体のそれぞれの側壁部に第2ゲート電極層を形成し、前記第1積層体の側壁に形成された前記第2ゲート電極層と前記第1ゲート引き出し電極とを電気的に接続し、前記第1積層体の側壁に形成された前記第2ゲート電極層と前記第1ゲート引き出し電極とを電気的に接続する工程を含む。13.一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有し、前記第1縦型MISFETは、半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、a半導体基板の主面の第1領域に第1および第2転送MISFETと、第1および第2駆動MISFETを形成する工程、b前記第1および第2転送MISFETと前記第1および第2駆動MISFETの上部に、前記第2駆動MISFETのゲート電極と、前記第1駆動MISFETのドレインとを電気的に接続する第1中間導電層を形成し、前記第1駆動MISFETのゲート電極と、前記第2駆動MISFETのドレインとを電気的に接続する第2中間導電層を形成する工程、c前記b工程の後、前記第1および第2中間導電層の上部に第1および第2積層体を形成することによって、前記第1積層体に形成された第1縦型MISFETのドレインと前記第1中間導電層とを電気的に接続し、前記第2積層体に形成された第2縦型MISFETのドレインと前記第2中間導電層とを電気的に接続する工程、d前記c工程後、前記第1積層体の側壁部にゲート絶縁膜を介して形成された前記第1縦型MISFETのゲート電極と接するように第1ゲート引き出し電極を形成し、前記第2積層体の側壁部にゲート絶縁膜を介して形成された前記第2縦型MISFETのゲート電極と接するように第2ゲート引き出し電極を形成する工程、e前記第1ゲート引き出し電極の上部に、前記第1ゲート引き出し電極と前記第2中間導電層とに接するように第1接続孔を形成してその内部に第1導電層を埋め込み、前記第2ゲート引き出し電極の上部に、前記第2ゲート引き出し電極と前記第1中間導電層とに接するように第2接続孔を形成してその内部に第2導電層を埋め込む工程を含む。前記e工程の後、前記第1および第2積層体の上部に、前記第1および第2縦型MISFETのそれぞれのソースと電気的に接続される電源電圧線を形成する工程をさらに含む。前記電源電圧線を形成する工程で、前記第1転送MISFETのソース、ドレインの一方に電気的に接続される前記相補性データ線の一方と、前記第2転送MISFETのソース、ドレインの一方に電気的に接続される前記相補性データ線の他方を形成する工程をさらに含む。前記電源電圧線の上層に前記第1および第2転送MISFETのそれぞれのゲート電極に電気的に接続される前記ワード線と、前記第1および第2駆動MISFETのそれぞれのソースに電気的に接続される基準電圧線とを形成する工程をさらに含む。14.前記11~13において、第1および第2ゲート引き出し電極は、窒化金属膜からなる。前記第1および第2ゲート引き出し電極は、窒化金属膜からなり、前記第1縦型MISFETの第1ゲート電極を構成する前記2層の導電膜のうち、前記第1ゲート引き出し電極と接する導電膜、および前記第2縦型MISFETの第2ゲート電極を構成する前記2層の導電膜のうち、前記第2ゲート引き出し電極と接する導電膜は、それぞれ金属膜からなる。前記第1縦型MISFETのドレインは、シリコン膜からなる第1プラグを介して前記第1バリア層に電気的に接続され、前記第2縦型MISFETのドレインは、シリコン膜からなる第2プラグを介して前記第2バリア層に電気的に接続され、前記第1プラグと前記第1バリア層との間には、両者の反応を防ぐための第1反応層が形成され、前記第2プラグと前記第2バリア層との間には、両者の反応を防ぐための第2反応層が形成されている。前記第1および第2反応層のそれぞれの表面に凹凸を設けられている。前記第1および第2プラグを構成する前記シリコン膜は、ジシランを含むソースガスを用いたCVD法で堆積したアモルファスシリコン膜を熱処理して形成したものである。15.半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極を有する縦型MISFETの製造方法であって、前記ゲート電極を形成する工程は、a半導体基板上にアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜を異方的にエッチングすることによって、前記積層体の側壁にサイドウォールスペーサ状のアモルファスシリコン層を形成する工程、b前記a工程の後、前記半導体基板上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を異方的にエッチングすることによって、前記積層体の側壁に形成された前記アモルファスシリコン層の表面にサイドウォールスペーサ状の多結晶シリコンン層を形成する工程、c前記アモルファスシリコン層を多結晶化するための熱処理工程、とを含む縦型MISFETの製造方法。一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有し、前記第1縦型MISFETは、半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成された第1ゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成された第2ゲート電極とを有する半導体記憶装置の製造方法であって、前記第1縦型MISFETの第1ゲート電極および前記第2縦型MISFETの第2ゲート電極を形成する工程は、a前記半導体基板上にアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜を異方的にエッチングすることによって、前記第1および第2積層体のそれぞれの側壁にサイドウォールスペーサ状のアモルファスシリコン層を形成する工程、b前記a工程の後、前記半導体基板上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を異方的にエッチングすることによって、前記第1および第2積層体のそれぞれの側壁に形成された前記アモルファスシリコン層の表面にサイドウォールスペーサ状の多結晶シリコンン層を形成する工程、c前記アモルファスシリコン層を多結晶化するための熱処理工程、を含む半導体記憶装置の製造方法。16.半導体装置の製造方法であって、a第1MISFETのゲート電極と、第2駆動MISFETのゲート電極とを構成する第1導電膜の上部にマスク層を形成する工程、b前記マスク層を前記半導体基板の主面の第1方向に沿ってパターニングする第1工程、c前記マスク層を前記第1方向と交差する第2方向に沿ってパターニングする第2工程、d前記c工程の後、前記マスク層をマスクにして前記第1導電膜をパターニングする工程、とを含む半導体装置の製造方法。一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有し、前記第1縦型MISFETは、半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、前記第1および第2転送MISFETのゲート電極と、前記第1および第2駆動MISFETのゲート電極とを形成する工程は、a前記第1および第2転送MISFETのゲート電極と、前記第1および第2駆動MISFETのゲート電極とを構成する第1導電膜の上部にマスク層を形成する工程、b前記マスク層を前記半導体基板の主面の第1方向に沿ってパターニングする第1工程、c前記マスク層を前記第1方向と交差する第2方向に沿ってパターニングする第2工程、d前記c工程の後、前記マスク層をマスクにして前記第1導電膜をパターニングする工程、を含む半導体記憶装置の製造方法。17.半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極を有する縦型MISFETの製造方法であって、前記第1および第2縦型MISFETのそれぞれのチャネル領域を形成する工程は、a前記第1および第2縦型MISFETのそれぞれのソースを構成する導電層の上部に、ジシランをソースガスに用いたCVD法でアモルファスシリコン膜を堆積する工程、b前記アモルファスシリコン層を多結晶化するための熱処理工程、を含む縦型MISFETの製造方法。一対の相補性データ線とワード線との交差部に配置された第1および第2転送MISFETと、第1および第2駆動MISFETと、第1および第2縦型MISFETとを備え、前記第1駆動MISFETおよび前記第1縦型MISFETと、前記第2駆動MISFETおよび前記第2縦型MISFETとが交差結合したメモリセルを有し、前記第1縦型MISFETは、半導体基板の主面に垂直な方向に延在する第1積層体に形成されたソース、チャネル領域およびドレインと、前記第1積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第2縦型MISFETは、前記半導体基板の主面に垂直な方向に延在する第2積層体に形成されたソース、チャネル領域およびドレインと、前記第2積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、前記第1および第2縦型MISFETのそれぞれのチャネル領域を形成する工程は、a前記第1および第2縦型MISFETのそれぞれのソースを構成する導電層の上部に、ジシランをソースガスに用いたCVD法でアモルファスシリコン膜を堆積する工程、b前記アモルファスシリコン層を多結晶化するための熱処理工程、を含む半導体記憶装置の製造方法。