"互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第1導電型の第1半導体層と、前記第1半導体層の前記一方面上に形成された導電膜と、前記第1半導体層の前記一方面上において前記導電膜の両側にて前記導電膜と接するように形成され、かつ前記導電膜の表面より高い位置にまで設けられた第1導電型の1対のチャネル領域と、それぞれが前記1対のチャネル領域の各々の上に配置された第1導電型の1対のソース領域と、それぞれが前記第1半導体層の前記一方面上にて前記1対のチャネル領域の各々の前記導電膜側とは反対側に配置され、かつ前記チャネル領域の第1導電型不純物の濃度の値よりも高い値の第2導電型不純物の濃度を有する第2導電型の1対の第2半導体層と、それぞれが前記1対の第2半導体層の各々の上に配置された1対のゲート電極と、前記第1半導体層の前記他方面に設けられた第1導電型のドレイン領域とを備え、前記第1半導体層がSiC基板であり、前記1対のチャネル領域の各々が第1導電型SiC膜であり、前記1対の第2半導体層の各々が第2導電型SiC膜であり、前記導電膜は、オン状態において電流が前記チャネル領域と前記導電膜とに分けて流れるように構成されており、かつ前記チャネル領域よりも低い抵抗を有している、接合型電界効果トランジスタ。前記第1半導体層の前記一方面には溝が設けられ、前記導電膜は前記溝を埋めて堆積している、請求項1に記載の接合型電界効果トランジスタ。前記第2半導体層から前記導電膜に向かう方向の前記チャネル領域の長さである断面長さが、前記第2半導体層と前記チャネル領域との接合部における拡散電位による前記チャネル領域内での空乏層幅より小さい、請求項1または2に記載の接合型電界効果トランジスタ。前記導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである、請求項1~3のいずれかに記載の接合型電界効果トランジスタ。トランジスタの特性は、上記チャネル領域の高い電気抵抗の影響を強く受ける。また、チャネル領域の電気抵抗は、不純物濃度やチャネル領域の厚さ等によって増減するので、トランジスタ特性は、これら不純物濃度や厚さ等のばらつきに応じて大きく変動する。このような素子間のばらつきを避けるために、チャネル領域の電気抵抗減少を目的に高濃度の不純物元素を注入すると、耐圧性能が劣化する。このため、高濃度の不純物を用いることなく、チャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいJFETが望まれていた。そこで、本発明は、耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいJFETを提供することを目的とする。本発明の一の局面におけるJFETは、互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第1導電型の第1半導体層と、第1半導体層の一方面上に形成された導電膜と、第1半導体層の一方面上において導電膜の両側にて導電膜と接するように形成され、かつ導電膜の表面より高い位置にまで設けられた第1導電型の1対のチャネル領域と、それぞれが1対のチャネル領域の各々の上に配置された第1導電型の1対のソース領域と、それぞれが第1半導体層の一方面上にて1対のチャネル領域の各々の導電膜側とは反対側に配置され、かつチャネル領域の第1導電型不純物の濃度の値よりも高い値の第2導電型不純物の濃度を有する第2導電型の1対の第2半導体層と、それぞれが1対の第2半導体層の各々の上に配置された1対のゲート電極と、第1半導体層の他方面に設けられた第1導電型のドレイン領域とを備え、第1半導体層がSiC基板であり、1対のチャネル領域の各々が第1導電型SiC膜であり、1対の第2半導体層の各々が第2導電型SiC膜であり、導電膜は、オン状態において電流がチャネル領域と導電膜とに分けて流れるように構成されており、かつチャネル領域よりも低い抵抗を有している。本発明の一の局面におけるJFETでは、第1半導体層の一方面には溝が設けられており、導電膜は溝を埋めて堆積している。本発明の一の局面におけるJFETでは、第2半導体層から導電膜に向かう方向のチャネル領域の長さである断面長さが、第2半導体層とチャネル領域との接合部における拡散電位によるチャネル領域内での空乏層幅より小さい。本発明の一の局面におけるJFETでは、導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである。本発明の他の局面におけるJFETは、半導体基板の上に形成された第2導電型半導体膜と、第2導電型半導体膜の上に形成された、チャネル領域を含む第1導電型半導体膜と、第1導電型半導体膜の上に形成された第1導電型半導体からなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第2導電型半導体膜に接して設けられたゲート電極と、チャネル領域の表面に接して配置された導電膜を有する。上記の構成により、チャネル領域と導電膜とは、チャネルを流れる電流に対して並列に配置される。このため、例えば、導電膜の電気抵抗がチャネル領域に比べて1オーダー低い場合、オン状態において導電膜を流れる電流は、チャネル領域のそれに比べて約10倍高くなる。このため、不純物濃度のばらつきやチャネル領域の厚さのばらつきがあっても、トランジスタ特性に及ぼす影響は軽微となり、これら因子のばらつきの影響は実質的に問題にならなくなる。一方、オフ状態では、ゲート電極に印加する負電位逆バイアス電圧によって、チャネル領域が含まれる第1導電型半導体層と、その下層の第2導電型半導体層との接合部において、第1導電型半導体層の側に空乏層が延びてゆく。この空乏層は、上記逆バイアス電圧に比例し、第1導電層と第2導電層との不純物濃度に逆比例して、濃度の低い側により幅広く拡大する。この空乏層がチャネル領域を遮断すると、キャリアがチャネル領域を通る経路は遮断される。上記の導電膜は、例えば、チャネル領域をはさむ両側の第1導電型半導体層にはその側部を接しないように配置される場合、上記の遮断により、チャネル領域だけでなく導電膜も遮断される。この結果、オフ状態を容易に実現することができる。また、上記の導電膜が上記第1導電型半導体層の片側のみで接し、他方で接していない場合にも、上記オフ状態を容易に実現することができ、かつ抵抗を低くすることができる。この抵抗の減少は、不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響を小さくする。上記の導電膜の両側の側部が、ともにそれぞれ上記第1導電型半導体層と接している場合、抵抗がさらに低くなり、上記不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響をさらに受けにくくなる。なお、第1導電型はn型でもp型でもよく、また第2導電型はp型でもn型でもよい。また、半導体基板は、n型Si基板でもp型Si基板でもよく、n型SiC基板でもp型SiC基板でもよい。上記他の局面のJFETでは、導電膜のチャネル長さ方向に沿う長さが、チャネル長さよりも短くされている。この構成により、導電膜の両端が側壁に接している場合のオフ動作達成の困難性を解消することができる。すなわち、上記導電膜少なくとも一端は側壁から絶縁されているので、空乏層がその絶縁されている側でチャネル領域を遮断すればオフすることができる。上記他の局面のJFETでは、チャネル領域の厚みが、第2導電型半導体膜と、当該第2導電型半導体膜の上に形成された第1導電型半導体膜との接合部における拡散電位による当該第1導電型半導体膜内での空乏層幅より小さくされている。上記の構成により、ゲート電位ゼロのとき、該第2導電型半導体膜と第1導電型半導体膜との接合部において拡散電位によって生じる空乏層が、チャネル領域の入口および出口を遮断する。このため、ノーマリーオフのJFETを得ることができ、ゲート回路の故障対策等を施すことなく回転機等の制御に用いることができる。また、オン状態での消費電力の低減を得ることができ、さらにチャネル領域の不純物濃度のばらつき等の影響を避けることができる。本発明のさらに他の局面におけるJFETは、表おもて面において、当該表面上に成膜された素子耐圧により決定される不純物濃度を有する第1の第1導電型半導体層および当該第1の第1導電型半導体層の表面より高い位置にまで堆積された導電膜、を有する基板を備える。そのJFETは、また、その基板の上であって、導電膜の両側に当該導電膜の表面より高い位置にまで設けられた第2の第1導電型半導体層の領域と、第2の第1導電型半導体層の2つの領域のそれぞれの上に配置された第1導電型半導体層のソース領域と、基板の上であって、第2の第1導電型半導体層のそれぞれの外側に成膜された、当該第2の第1導電型不純物層の第1導電型不純物の濃度の値よりも高い値の第2導電型不純物濃度を有する、ゲート電極が設けられた第2導電型半導体層と、基板の裏面に設けられた第1導電型半導体層のドレイン領域とを備える。上記の構成により、半導体基板の表おもて面側に設けた2つのソース領域から裏面のドレイン領域に向けて、基板を厚さ方向に横断するドリフトチャネル経路の電気抵抗が小さくなる。すなわち、上記経路に対して上記導電膜が堆積されている部分は、上記経路に対して部分的に並列の回路を形成する。上記のように基板の厚さ方向にキャリアが流れるJFETの場合にも、同方向に沿うチャネル領域の電気抵抗を実質的に低減することが可能となる。このため、上記縦型JFETに特有の高い耐圧特性とともに、チャネル領域で消費される電力を低減し、発熱問題を解消することが可能となる。第2の第1導電型半導体層と第2導電型半導体層との接合部に逆バイアス電圧を印加して空乏層を第2の第1導電型半導体層に延ばしてオフ状態を実現するためには、この両層の濃度について、上記関係が満たされる必要がある。しかし、上記の第2の第1導電型半導体層の不純物濃度は、第1の第1導電型半導体層の不純物濃度より高くても低くてもよい。なお、上記素子耐圧により決定される不純物濃度を有する第1の第1導電型半導体層は、基板の表面上に形成されていてもよいし、基板自身がこの第1の第1導電型半導体層であってもよい。上記さらに他の局面におけるJFETでは、半導体基板の表おもて面には溝が設けられ、導電膜は当該溝を埋めて堆積している。上記の構成により、縦型JFETにおいて、より深いドリフトチャネル経路にまで導電膜が装入されるので、ドリフトチャネルを流れる電流はより低くなり、電流は導電膜のほうにより多く流れることになる。このため、ドリフトチャネル経路の不純物濃度等による素子間のばらつきは、より小さくなる。上記さらに他の局面におけるJFETでは、低濃度の第1導電型半導体層の、第2導電型半導体膜から導電膜にいたる長さである断面長さが、前記第2導電型半導体膜と、当該第2導電型半導体膜の内側の前記低濃度の第1導電型半導体膜との接合部における拡散電位による当該低濃度の第1導電型半導体膜内での空乏層幅より小さい。上記の構成により、ゲート電圧がゼロの場合、上記拡散電位により上記低濃度第1導電型半導体膜は、その外側に位置する第2導電型半導体膜との接合部で生じる空乏層に遮断される。上記導電膜は、上記低濃度の第1導電型半導体膜の上に接するソース領域とは、接していないので、上記の遮断により導電膜への経路も遮断される。この結果、耐圧性が高く、オン状態での消費電力の小さい縦型JFETでも、ノーマリーオフとすることができる。上記他の局面およびさらに他の局面におけるJFETでは、導電膜が、金属膜および高濃度の不純物を含む半導体膜のうちのいずれかである。上記の構成により、低抵抗の金属膜を用いてチャネル領域に低抵抗の並列バイパスを簡便に設けることができる。金属膜としては、電極材料となるものであれば、何でもよいが、エッチングのしやすさおよび高い導電率を考慮するとアルミニウムAl、またはアルミニウム合金であることが望ましい。上記他の局面およびさらに他の局面におけるJFETでは、半導体基板がSiC基板であり、第1導電型半導体膜が第1導電型SiC膜であり、第2導電型半導体膜が第2導電型SiC膜である。SiCは優れた耐圧性を有し、キャリアの移動度はSiなみに高く、かつキャリアの高い飽和ドリフト速度を得ることができる。このため、上記のJFETを大電力用高速スイッチング素子に用いることが可能となる。次に、図面を用いて本発明の実施の形態について説明する。実施の形態1図1は、実施の形態1におけるJFETを示す断面図である。同図において、SiC基板1の上にp型SiC膜2が成膜され、その上に減厚されたチャネル領域4の部分を有するn型SiC膜3が形成されている。チャネル領域4の両側の当該n型SiC膜3の上には、ソース、ドレイン領域となるn型SiC膜5,6が形成され、さらにそれぞれの領域上にソース、ドレイン電極11,12が形成されている。また、p型SiC膜の上であって、平面的に見てソース、ドレイン領域をはさんで2つのゲート電極13が形成されている。本実施の形態における最大の特徴は、チャネル領域の上にアルミニウム膜7が形成されている点にある。このアルミニウム膜の断面長さは、チャネル長さLより小さく、平面的に見て、アルミニウム膜はチャネル領域のなかに含まれる。すなわち、アルミニウム膜7はチャネル領域4の両側の壁には接していない。次に、このJFETの動作について説明する。まず、オン状態においては、チャネル領域4を基板面に沿ってキャリアが流れる。このとき、アルミニウム層7がチャネル領域の上に配置されていると、電流は、チャネル領域4とアルミニウム膜7とで構成される並列回路を流れる。アルミニウム膜の電気抵抗がチャネル領域の電気抵抗に比較して、例えば1オーダー低い場合には、アルミニウム膜7を流れる電流は、チャネル領域を流れる電流よりも、ほぼ1オーダー高くなる。この結果、半導体中を流れる電流は、ほとんど無視してもよく、トランジスタ特性はチャネル領域の不純物濃度やチャネル領域の厚さaにほとんど依らなくなる。この結果、チャネル領域の電気抵抗を低下させるために、高濃度の不純物をドープする必要がなくなり、高い耐圧性能を保ったまま、ばらつきのないその他のトランジスタ特性を確保することができる。一方、オフ状態においては、図2に示すゲート電極13に負の電位が印加される。このため、p型SiC膜2とn型SiC膜3との接合部には、空乏層8が形成され、負電位の絶対値が大きくなるほど不純物濃度の低い側に不純物濃度にほぼ逆比例して空乏層幅が広がって行く。空乏層幅の先端部8aがチャネル領域4の厚さaを超えると、チャネル領域は空乏層に遮断され、キャリアの通過が妨げられる。上記したように、アルミニウム膜7はチャネル領域4の両側の壁には接していないので、上記空乏層幅の先端部8aがチャネル領域厚さaを越えた時点でオフ状態が実現する。実施の形態2図1および図2に示した上記実施の形態1におけるJFETは、ゲート電圧ゼロの状態では、チャネル領域4に電流が流れるノーマリーオンの状態が実現されている。ノーマリーオンのJFETは、回転機器等の制御に用いられた場合、ゲート回路に故障が生じると回転が制止されないおそれがあるため、ゲート回路の故障に対処した機構を備える必要がある。このような機構を備えることは面倒なので、ノーマリーオフのJFETが望ましい。実施の形態2では、そのノーマリーオフのJFETを説明する。図3に示すように、本実施の形態における最大の特徴は、次の点にある。pn2接合部の拡散電位によって生じる空乏層、すなわちゲート電位ゼロの状態で生じる空乏層の幅が、チャネル領域の厚さaよりも大きくなるようにする。例えば、a濃度n2を1×1016cm3とし、bチャネル領域の厚さaを500nm以下程度とすることにより、拡散電位による空乏層幅がチャネル領域の厚さaを越えて、ノーマリーオフとすることができる。上記の構造の採用により、耐圧性能を低下させず、チャネル濃度等の変動によって特性をばらつかせることのないJFETであって、なおかつ、ノーマリーオフのJFETを実現することができる。この結果、大型回転機器等の制御装置にゲート回路の故障対策機構を設けることなく用いることが可能となる。実施の形態3図4は、実施の形態3におけるJFETを示す断面図である。同図において、n型SiC基板のn型不純物濃度は、素子耐圧により決定される不純物濃度を有しており、第1の第1導電型n型半導体層をも兼ねている。このn型SiC基板9の表おもて面にアルミニウム膜7が溝を埋めて所定高さまで成膜されている。このアルミニウム膜7の両側に、チャネル領域4a,4bを形成するn型SiC膜が成膜されている。このチャネル領域4a,4bの高さは、上記アルミニウム膜7の高さより少し高く設定する。この2つのチャネル領域4a,4bに接して、外側にp型SiC膜2a,2bを形成し、この上にゲート電極13を配置する。2つのチャネル領域4a,4bの上にそれぞれソース領域5a,5bを形成し、その上にソース電極11a,11bを配置する。また、n型SiC基板9の裏面にはn型SiC膜を成膜し、その上にドレイン電極12を配置する。各電極と半導体層との間にはオーミック接触が形成されていることは言うまでもない。オン状態では、キャリアはソース領域5a,5bから基板を厚さ方向に横切ってドレイン領域6に流れる。すなわち、ノーマリーオンのJFETが実現している。このとき、電流はアルミニウム膜7と、チャネル領域およびn型SiC基板と、の経路に分流されるが、アルミニウム膜の電気抵抗が非常に低いので、電流は主にアルミニウム膜側を流れる。このため、チャネル領域における不純物濃度や寸法変動の影響を受けることがなく、素子間のばらつきを大きく減らすことができる。オフ状態では、ゲートには絶対値の大きな負電圧-15~-25Vが印加され、このため、チャネル領域4a,4bとその外側のp型領域との接合部に逆バイアス電圧が印加される。このため、主として不純物濃度の薄い側に空乏層幅が広がってゆく。この空乏層がチャネル領域全域に行き渡ると、ソース領域から基板9を経てドレイン領域6にいたる経路は遮断される。アルミニウム膜7はチャネル領域4a,4bよりも低い高さとされているので、アルミニウム膜を経由する経路も遮断され、オフ状態が実現する。図4に示す縦型JFETは、高耐圧性を有するので、本実施の形態のJFETを用いることにより、素子間の特性変動の小さい高圧電力用の素子を提供することが可能となる。なお、図4において、チャネル領域の断面長さlを、上記pn接合部の拡散電位による空乏層幅よりも短くすることにより、ゲート電圧ゼロにおいてチャネル領域は遮断されオフ状態が実現する。すなわち、ノーマリーオフのJFETを得ることができる。図1の実施の形態1おいて示したJFETを試作して、1V印加時のチャネル抵抗を測定した。本JFETは、100V耐圧素子とした。チャネル領域を含むn型SiC膜3,4の不純物濃度は4.0×1017cm3とし、チャネル長さLは1000nm10μm、チャネル領域厚さaは230nmと設定した。表1に示す結果によれば、従来例のチャネル領域に金属膜を有しないJFET図1のJFETからアルミニウム膜を除いたJFETのチャネル抵抗は7.8mΩcm2であった。これに対して、アルミニウム膜を備えた実施の形態1のJFET本発明例のチャネル抵抗は1.6mΩcm2と大幅に抵抗値が低下した。したがって、本発明例によりチャネル抵抗が大きく低下することが分かった。このため、チャネル領域の不純物濃度やチャネル領域の厚さの変動の影響を受けず、素子間のばらつきの小さいJFETを得ることができた。上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。"