半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、第1の方向に延び、交互に配置されたそれぞれ複数本の第1及び第2のワード線と、前記第1及び第2のワード線上に設けられ、前記第1の方向に対して交差した第2の方向に延びる第1及び第2のビット線と、上方から見て、前記第1のワード線と前記第1のビット線との交差点毎に、前記半導体基板における前記第1のワード線の直下域を挟む領域に形成された複数対の第1のソースドレイン領域と、上方から見て、前記第2のワード線と前記第2のビット線との交差点毎に、前記半導体基板における前記第2のワード線の直下域を挟む領域に形成された複数対の第2のソースドレイン領域と、下端が各対の前記第1のソースドレイン領域の一方に接続されたスピン注入型の第1の磁気抵抗効果素子と、下端が各対の前記第2のソースドレイン領域の一方に接続されたスピン注入型の第2の磁気抵抗効果素子と、下端が各対の前記第1のソースドレイン領域の他方に接続された第1のコンタクトと、下端が各対の前記第2のソースドレイン領域の他方に接続された第2のコンタクトと、前記第1の磁気抵抗効果素子の上端、前記第2のコンタクトの上端、及び前記第2のビット線に接続された第1の上部電極と、前記第2の磁気抵抗効果素子の上端、前記第1のコンタクトの上端、及び前記第1のビット線に接続された第2の上部電極と、を備え、前記第2の磁気抵抗効果素子は、前記第1の磁気抵抗効果素子よりも上方に配置されていることを特徴とする磁気記憶装置。前記半導体基板上に設けられ、内部に前記第1の磁気抵抗効果素子が配置された第1の層間絶縁膜と、前記第1の層間絶縁膜上に設けられ、内部に前記第2の磁気抵抗効果素子が配置された第2の層間絶縁膜と、前記第1の層間絶縁膜内に設けられ、各対の前記第2のソースドレイン領域の一方と前記第2の磁気抵抗効果素子の下端との間に接続された下部プラグと、前記第2の層間絶縁膜内に設けられ、前記第1の磁気抵抗効果素子の上端と前記第1の上部電極との間に接続された上部プラグと、をさらに備えたことを特徴とする請求項1記載の磁気記憶装置。各対の前記第1のソースドレイン領域の一方から他方に向かう方向は、各対の前記第2のソースドレイン領域の一方から他方に向かう方向と等しいことを特徴とする請求項1または2に記載の磁気記憶装置。前記第1及び第2の上部電極は、前記第1の方向に延びていることを特徴とする請求項3記載の磁気記憶装置。上方から見て、前記第1及び第2の磁気抵抗効果素子はマトリクス状に配列されており、前記第1及び第2の磁気抵抗効果素子は、前記第1及び第2の磁気抵抗効果素子の配列方向のうち、配列周期が最も短い第1方向、及び配列周期が2番目に短い第2方向の双方に沿って、交互に配置されていることを特徴とする請求項1~4のいずれか1つに記載の磁気記憶装置。前記第1及び第2の磁気抵抗効果素子は、それぞれ、磁性体からなり、磁化方向が前記基板に向かう方向又は前記基板から遠ざかる方向に固定された参照層と、磁性体からなり、磁化方向が回転可能な記憶層と、前記参照層と前記記憶層との間に設けられた絶縁層と、を有したことを特徴とする請求項1~5のいずれか1つに記載の磁気記憶装置。基板と前記基板上に設けられた複数個の磁気抵抗効果素子と、を備え、前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある2個の磁気抵抗効果素子は、前記基板からの距離が相互に異なることを特徴とする磁気記憶装置。前記基板上に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜上に設けられた第2の層間絶縁膜と、をさらに備え、上方から見て、前記複数個の磁気抵抗効果素子はマトリクス状に配列されており、前記複数個の磁気抵抗効果素子は、前記磁気抵抗効果素子の配列方向のうち、配列周期が最も短い第1方向、及び配列周期が2番目に短い第2方向の双方に沿って、前記第1の層間絶縁膜内及び前記第2の層間絶縁膜内に交互に配置されていることを特徴とする請求項7記載の磁気記憶装置。前記磁気抵抗効果素子は、磁性体からなり、磁化方向が前記基板に向かう方向又は前記基板から遠ざかる方向に固定された参照層と、磁性体からなり、磁化方向が回転可能な記憶層と、前記参照層と前記記憶層との間に設けられた絶縁層と、を有し、スピン注入型の素子であることを特徴とする請求項7または8に記載の磁気記憶装置。本発明の目的は、集積度が高い磁気記憶装置を提供することである。実施形態に係る磁気記憶装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、第1の方向に延び、交互に配置されたそれぞれ複数本の第1及び第2のワード線と、前記第1及び第2のワード線上に設けられ、前記第1の方向に対して交差した第2の方向に延びる第1及び第2のビット線と、上方から見て、前記第1のワード線と前記第1のビット線との交差点毎に、前記半導体基板における前記第1のワード線の直下域を挟む領域に形成された複数対の第1のソースドレイン領域と、上方から見て、前記第2のワード線と前記第2のビット線との交差点毎に、前記半導体基板における前記第2のワード線の直下域を挟む領域に形成された複数対の第2のソースドレイン領域と、下端が各対の前記第1のソースドレイン領域の一方に接続されたスピン注入型の第1の磁気抵抗効果素子と、下端が各対の前記第2のソースドレイン領域の一方に接続されたスピン注入型の第2の磁気抵抗効果素子と、下端が各対の前記第1のソースドレイン領域の他方に接続された第1のコンタクトと、下端が各対の前記第2のソースドレイン領域の他方に接続された第2のコンタクトと、前記第1の磁気抵抗効果素子の上端、前記第2のコンタクトの上端、及び前記第2のビット線に接続された第1の上部電極と、前記第2の磁気抵抗効果素子の上端、前記第1のコンタクトの上端、及び前記第1のビット線に接続された第2の上部電極と、を備える。そして、前記第2の磁気抵抗効果素子は、前記第1の磁気抵抗効果素子よりも上方に配置されている。以下、図面を参照しつつ、本発明の実施形態について説明する。図1は、本実施形態に係る磁気記憶装置を例示する斜視図であり、図2は、本実施形態に係る磁気記憶装置を例示する平面図であり、図3aは、本実施形態に係る磁気記憶装置を例示する部分平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。なお、図1及び図2においては、図を見やすくするために、原則として導電部分のみを示している。また、図2においては、本来、磁気抵抗効果素子はビット線及び上部電極等の影に隠れて見えないはずであるが、図示の便宜上、磁気抵抗効果素子の外縁を実線で示し、内部にハッチングを付している。ハッチングの種類は、磁気抵抗効果素子の上下方向の位置に応じて異ならせている。更に、図3b及びcにおいては、磁気記憶装置の上面も示している。図1、図2、図3a~cに示すように、本実施形態に係る磁気記憶装置1においては、シリコン基板10が設けられている。シリコン基板10上には、下層側から順に、層間絶縁膜11、12、13、14が積層されている。以後、層間絶縁膜11~14の積層方向、すなわち、シリコン基板10の上面に対して垂直な方向を、上下方向という。最下層の層間絶縁膜11内には、シリコン基板10に接するようにゲート絶縁膜16が設けられており、ゲート絶縁膜16上には、それぞれ複数本のワード線WL1及びWL2以下、総称してワード線WLともいうが設けられている。ワード線WL1及びワード線WL2は、一方向以下、ワード線方向というに延び、相互に同一の高さにおいて、交互に周期的に配置されている。層間絶縁膜14上には、それぞれ複数本のビット線BL1及びBL2以下、総称してビット線BLともいうが設けられている。ビット線BL1及びビット線BL2は、ワード線方向に対して交差、例えば直交した一方向以下、ビット線方向というに延び、相互に同一の高さにおいて、交互に周期的に配置されている。シリコン基板10の上層部分における各ビット線BL1の直下域であって、各ワード線WL1の直下域を挟む領域には、一対のソースドレイン領域SD1a及びSD1bが形成されている。ソースドレイン領域SD1a及びSD1bは、上方から見てビット線BL1とワード線WL1との交差点毎に形成されているため、シリコン基板10には複数対のソースドレイン領域SD1a及びSD1bが形成されている。シリコン基板10の上層部分におけるソースドレイン領域SD1aとソースドレイン領域SD1bとの間の部分はチャネル領域CH1となっている。一対のソースドレイン領域SD1a及びSD1b、並びにその間のチャネル領域CH1により、ボディ領域BD1が構成されている。各ボディ領域BD1において、ソースドレイン領域SD1a、チャネル領域CH1及びソースドレイン領域SD1bは、ビット線方向に沿って配列されている。また、ソースドレイン領域SD1aからソースドレイン領域SD1bに向かう方向は、ボディ領域BD1間において相互に同一である。ボディ領域BD1、その直上に設けられたゲート絶縁膜16及びワード線WL1により、MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタが構成されている。ワード線WL1はこのMOSFETのゲート電極として機能する。同様に、シリコン基板10の上層部分における各ビット線BL2の直下域であって、各ワード線WL2の直下域を挟む領域には、一対のソースドレイン領域SD2a及びSD2bが形成されている。ソースドレイン領域SD2a及びSD2bは、上方から見てビット線BL2とワード線WL2との交差点毎に形成されているため、シリコン基板10には複数対のソースドレイン領域SD2a及びSD2bが形成されている。シリコン基板10の上層部分におけるソースドレイン領域SD2aとソースドレイン領域SD2bとの間の部分はチャネル領域CH2となっている。一対のソースドレイン領域SD2a及びSD2b、並びにその間のチャネル領域CH2により、ボディ領域BD2が構成されている。各ボディ領域BD2において、ソースドレイン領域SD2a、チャネル領域CH2及びソースドレイン領域SD2bは、ビット線方向に沿って配列されている。また、ソースドレイン領域SD2aからソースドレイン領域SD2bに向かう方向は、ボディ領域BD2間において相互に同一であり、ボディ領域BD1におけるソースドレイン領域SD1aからソースドレイン領域SD1bに向かう方向と一致している。ボディ領域BD2、その直上に設けられたゲート絶縁膜16及びワード線WL2により、MOSFETが構成されている。ワード線WL2はこのMOSFETのゲート電極となる。また、シリコン基板10の上層部分には、素子分離絶縁層STI:shallowtrenchisolation17が選択的に設けられており、各ボディ領域BD1及びBD2を、相互に区画している。層間絶縁膜11内における全てのソースドレイン領域の直上域には、それぞれコンタクト21が設けられている。コンタクト21は上下方向に延びる柱状であり、層間絶縁膜11を貫通している。上方から見て、コンタクト21は、ワード線方向及びビット線方向に沿ってマトリクス状に配列されている。ワード線方向におけるコンタクト21の配列周期はワード線WLの配列周期に等しく、コンタクト21はワード線WL1とワード線WL2との間に配置されている。また、ビット線方向におけるコンタクト21の配列周期はビット線BLの配列周期に等しく、コンタクト21はビット線BL1及びBL2の直下域に配置されている。層間絶縁膜12内には、磁気抵抗効果素子MR1及び下部プラグ22が設けられている。磁気抵抗効果素子MR1及び下部プラグ22は上下方向に延びる柱状であり、層間絶縁膜12を貫通している。磁気抵抗効果素子MR1はソースドレイン領域SD1aの直上域に配置されており、磁気抵抗効果素子MR1の下端は、コンタクト21を介して、ソースドレイン領域SD1aに接続されている。磁気抵抗効果素子MR1の下端に接続されたコンタクト21は、磁気抵抗効果素子MR1の下部電極として機能する。一方、下部プラグ22は、ソースドレイン領域SD1b、SD2a、SD2bの直上域に配置されており、コンタクト21を介して、それぞれソースドレイン領域SD1b、SD2a、SD2bに接続されている。すなわち、層間絶縁膜12内におけるコンタクト21の直上域には、磁気抵抗効果素子MR1又は下部プラグ22が配置されている。また、ビット線BL1の直下域においては、磁気抵抗効果素子MR1及び下部プラグ22が交互に配置されており、ビット線BL2の直下域においては、下部プラグ22のみが配置されている。層間絶縁膜13内には、磁気抵抗効果素子MR2及び上部プラグ23が設けられている。磁気抵抗効果素子MR2及び上部プラグ23は上下方向に延びる柱状であり、層間絶縁膜13を貫通している。磁気抵抗効果素子MR2はソースドレイン領域SD2aの直上域に配置されており、磁気抵抗効果素子MR2の下端は、下部プラグ22及びコンタクト21を介して、ソースドレイン領域SD2aに接続されている。磁気抵抗効果素子MR2の下端に接続された下部プラグ22は、磁気抵抗効果素子MR2の下部電極として機能する。一方、上部プラグ23は、ソースドレイン領域SD1a、SD1b、SD2bの直上域に配置されている。ソースドレイン領域SD1aの直上域に配置された上部プラグ23は、磁気抵抗効果素子MR1及びコンタクト21を介して、ソースドレイン領域SD1aに接続されている。また、ソースドレイン領域SD1b及びSD2bの直上域に配置された上部プラグ23は、下部プラグ22及びコンタクト21を介して、それぞれソースドレイン領域SD1b及びSD2bに接続されている。すなわち、層間絶縁膜13内におけるコンタクト21の直上域には、磁気抵抗効果素子MR2又は上部プラグ23が配置されている。ビット線BL1の直下域においては、上部プラグ23のみが配置されており、ビット線BL2の直下域においては、磁気抵抗効果素子MR2及び上部プラグ23が交互に配置されている。ソースドレイン領域SD1bの直上域に配置されたコンタクト21、下部プラグ22及び上部プラグ23により、スルーコンタクトTC1が形成されている。また、ソースドレイン領域SD2bの直上域に配置されたコンタクト21、下部プラグ22及び上部プラグ23により、スルーコンタクトTC2が形成されている。スルーコンタクトTC1及びTC2には、磁気抵抗効果素子MR1及びMR2は含まれていない。層間絶縁膜14の下部には、上部電極UE1及びUE2が設けられている。上方から見て、上部電極UE1及びUE2の形状はワード線方向に延びる短冊状である。上部電極UE1は、ソースドレイン領域SD1aの直上域と、ソースドレイン領域SD2bの直上域とを繋ぐように配置されており、磁気抵抗効果素子MR1の上端とスルーコンタクトTC2の上端との間に接続されている。上部電極UE2は、ソースドレイン領域SD2aの直上域と、ソースドレイン領域SD1bの直上域とを繋ぐように配置されており、磁気抵抗効果素子MR2の上端とスルーコンタクトTC1の上端との間に接続されている。層間絶縁膜14の上部には、最上段プラグ24が設けられている。最上段プラグ24は、ソースドレイン領域SD1b及びSD2bの直上域、すなわち、スルーコンタクトTC1及びTC2の直上域に配置されている。ソースドレイン領域SD1bの直上域に配置された最上段プラグ24の下端は上部電極UE2に接続され、上端はビット線BL1に接続されている。ソースドレイン領域SD2bの直上域に配置された最上段プラグ24の下端は上部電極UE1に接続され、上端はビット線BL2に接続されている。これにより、ビット線BL2-最上段プラグ24-上部電極UE1-上部プラグ23-磁気抵抗効果素子MR1-コンタクト21-ソースドレイン領域SD1a-チャネル領域CH1-ソースドレイン領域SD1b-スルーコンタクトTC1-上部電極UE2-最上段プラグ24-ビット線BL1、の電流経路が形成される。また、ビット線BL1-最上段プラグ24-上部電極UE2-磁気抵抗効果素子MR2-下部プラグ22-コンタクト21-ソースドレイン領域SD2a-チャネル領域CH2-ソースドレイン領域SD2b-スルーコンタクトTC2-上部電極UE1-最上段プラグ24-ビット線BL2、の電流経路が形成される。このように、ビット線BL1とビット線BL2との間には、複数の電流経路が相互に並列に接続されている。そして、各電流経路においては、1つの磁気抵抗効果素子と1つのMOSFETが直列に接続されている。また、磁気抵抗効果素子MR1及びMR2を区別せずに1種類の磁気抵抗効果素子MRとした場合、上方から見て、磁気抵抗効果素子MRはマトリクス状に配列されている。磁気抵抗効果素子MRの配列方向のうち、配列周期が最も短い方向を方向W1とし、配列周期が2番目に短い方向を方向W2とするとき、方向W1及び方向W2の双方に沿って、磁気抵抗効果素子MR1と磁気抵抗効果素子MR2が交互に配置されている。なお、方向W1及び方向W2はいずれも、ワード線方向及びビット線方向の双方に対して傾斜している。また、ワード線方向とビット線方向とが互いに直交する場合は、方向W1における磁気抵抗効果素子MRの配列周期と、方向W2における磁気抵抗効果素子MRの配列周期は、相互に等しい。そして、磁気抵抗効果素子MR1は層間絶縁膜12内に設けられており、磁気抵抗効果素子MR2は層間絶縁膜13内に設けられている。従って、磁気抵抗効果素子MR2は磁気抵抗効果素子MR1よりも上方に配置されている。すなわち、磁気抵抗効果素子MR2とシリコン基板10との距離は、磁気抵抗効果素子MR1とシリコン基板10との距離よりも長い。磁気抵抗効果素子MRのうち、上方から見て互いに最も近い位置にある2個の磁気抵抗効果素子は、方向W1又は方向W2において隣り合う磁気抵抗効果素子MR1と磁気抵抗効果素子MR2である。そして、これらの磁気抵抗効果素子MR1及びMR2は、上下方向における位置が相互に異なっており、従って、シリコン基板10からの距離が相互に異なっている。磁気抵抗効果素子MR1及びMR2は、スピン方向が一定方向に揃えられた電子が注入されることによって、記憶層の磁化方向が制御されるスピン注入型の素子である。各磁気抵抗効果素子MR1及びMR2においては、例えば下方から順に、参照層31、絶縁層32、記憶層33、キャップ層34がこの順に積層されている。参照層31は磁性体からなり、その磁化方向はシリコン基板10に向かう方向下方向又はシリコン基板10から遠ざかる方向上方向に固定されている。記憶層33も磁性体からなり、その磁化方向は回転可能であり、上方向又は下方向となる。絶縁層32は参照層31と記憶層33との間に設けられており、参照層31と記憶層33とを磁気的に分断しつつ、トンネル電流を流す層である。キャップ層34は導電材料からなる。このように、参照層31の磁化方向及び記憶層33の磁化方向はシリコン基板10の上面に対して垂直である。すなわち、磁気抵抗効果素子MR1及びMR2は、垂直磁化方式の記憶素子である。次に、本実施形態に係る磁気記憶装置の製造方法について説明する。図4~図9は、本実施形態に係る磁気記憶装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。なお、各図のb及びcにおいては、製造途中の構造体の上面も示している。先ず、図4a~cに示すように、シリコン基板10の上層部分に素子分離絶縁層17を形成することにより、シリコン基板10の上層部分を複数の矩形領域41及び42に区画する。上方から見て、各矩形領域の形状は一方向ビット線方向に延びる短冊状とし、ビット線方向に延びる複数本の列に沿って配列させる。各列においては、上述の矩形領域41又は42を1列に周期的に配列させる。また、隣り合う列間においては、矩形領域41及び42の配列の位相を半周期分ずらす。すなわち、シリコン基板10の上面においては、矩形領域41が1列に配列された列と、矩形領域42が1列に配列された列とが交互に配置されており、ビット線方向における矩形領域41の配列周期と矩形領域42の配列周期とは、半周期分ずれている。次に、シリコン基板10の上層部分に不純物を注入して、例えば、p形のウェル図示せずを形成する。次に、シリコン基板10における矩形領域41及び42の上面に、ゲート絶縁膜16を形成する。次に、シリコン基板10上に、ビット線方向に対して交差、例えば直交する一方向ワード線方向に延びるように、ワード線WL1及びWL2を形成する。ワード線WL1及びワード線WL2は交互に配列させ、ワード線WL1には、矩形領域41における長手方向中央部の直上域を通過させ、ワード線WL2には、矩形領域42における長手方向中央部の直上域を通過させる。次に、ワード線WL1及びWL2をマスクとして、シリコン基板10に対して不純物を注入し、矩形領域におけるワード線WLの直下域を挟む領域に、例えばn形のソースドレイン領域を形成する。このとき、各矩形領域におけるソースドレイン領域に挟まれた領域、すなわち、ワード線WLの直下域が、チャネル領域となる。以後、矩形領域41の一方の側に形成されたソースドレイン領域をソースドレイン領域SD1aとし、他方の側に形成されたソースドレイン領域をソースドレイン領域SD1bとする。また、矩形領域42の一方の側に形成されたソースドレイン領域をソースドレイン領域SD2aとし、他方の側に形成されたソースドレイン領域をソースドレイン領域SD2bとする。矩形領域41に形成されたチャネル領域をチャネル領域CH1とし、矩形領域42に形成されたチャネル領域をチャネル領域CH2とする。ソースドレイン領域SD1a及びSD1b並びにチャネル領域CH1を総称してボディ領域BD1といい、ソースドレイン領域SD2a及びSD2b並びにチャネル領域CH2を総称してボディ領域BD2という。ボディ領域BD1、ゲート絶縁膜16及びワード線WL1によりnチャネル形のMOSFETが構成され、ボディ領域BD2、ゲート絶縁膜16及びワード線WL2によりnチャネル形のMOSFETが構成される。次に、シリコン基板10上に、ゲート絶縁膜16、ワード線WL1及びWL2を覆うように、層間絶縁膜11を形成する。次に、層間絶縁膜11における各ソースドレイン領域の直上域に、コンタクトホールを形成する。次に、このコンタクトホール内に導電材料を埋め込んで、コンタクト21を形成する。各コンタクト21の下端は各ソースドレイン領域に接続され、各コンタクト21の上端は層間絶縁膜11の上面において露出する。次に、図5a~cに示すように、層間絶縁膜11上に、磁性体からなる参照層31、絶縁層32、磁性体からなる記憶層33、キャップ層34をこの順に形成する。次に、キャップ層34を加工し、ソースドレイン領域SD1aの直上域に残留させ、それ以外の領域からは除去する。次に、加工されたキャップ層34をマスクとしてエッチングを施し、記憶層33、絶縁層32及び参照層31を選択的に除去する。これにより、ソースドレイン領域SD1aの直上域に設けられたコンタクト21上に、参照層31、絶縁層32、記憶層33及びキャップ層34がこの順に積層された磁気抵抗効果素子MR1が形成される。このとき、磁気抵抗効果素子MR1の下端はコンタクト21の上端に接続される。次に、層間絶縁膜11上に、磁気抵抗効果素子MR1を覆うように、層間絶縁膜12を形成し、上面を平坦化して、キャップ層34を露出させる。次に、図6a~cに示すように、層間絶縁膜12におけるソースドレイン領域SD1b、SD2a、SD2bの直上域に、ビアホールを形成する。次に、このビアホール内に導電材料を埋め込んで、下部プラグ22を形成する。下部プラグ22の下端は、コンタクト21の上端に接続される。次に、図7a~cに示すように、層間絶縁膜12上に、磁性体からなる参照層31、絶縁層32、磁性体からなる記憶層33、キャップ層34をこの順に形成する。そして、上述の方法と同様な方法により、ソースドレイン領域SD2aの直上域に磁気抵抗効果素子MR2を形成する。次に、層間絶縁膜12上に、磁気抵抗効果素子MR2を覆うように、層間絶縁膜13を形成し、上面を平坦化して、磁気抵抗効果素子MR2のキャップ層34を露出させる。次に、層間絶縁膜13におけるソースドレイン領域SD1b及びSD2bの直上域に、ビアホールを形成する。次に、このビアホール内に導電材料を埋め込んで、上部プラグ23を形成する。上部プラグ23の下端は、磁気抵抗効果素子MR1の上端又は下部プラグ22の上端に接続される。このとき、ソースドレイン領域SD1bの直上域に配置されたコンタクト21、下部プラグ22及び上部プラグ23により、スルーコンタクトTC1が形成される。また、ソースドレイン領域SD2bの直上域に配置されたコンタクト21、下部プラグ22及び上部プラグ23により、スルーコンタクトTC2が形成される。次に、図8a~cに示すように、層間絶縁膜13上に導電膜を形成し、選択的に除去することにより、上部電極UE1及びUE2を形成する。上部電極UE1は、ソースドレイン領域SD1aの直上域と、ソースドレイン領域SD2bの直上域とを繋ぐように、ワード線方向に延びる短冊状に形成し、磁気抵抗効果素子MR1とスルーコンタクトTC2との間に接続する。上部電極UE2は、ソースドレイン領域SD2aの直上域と、ソースドレイン領域SD1bの直上域とを繋ぐように、ワード線方向に延びる短冊状に形成し、磁気抵抗効果素子MR2とスルーコンタクトTC1との間に接続する。これにより、上方から見て、上部電極UE1及びUE2はマトリクス状に配列され、ワード線方向においては、上部電極UE1のみ又は上部電極UE2のみが連続して配列され、ビット線方向においては、上部電極UE1及び上部電極UE2が交互に配列される。次に、図9a~cに示すように、層間絶縁膜13上に、上部電極UE1及びUE2を覆うように、層間絶縁膜14を形成する。次に、層間絶縁膜14におけるソースドレイン領域SD1b及びSD2bの直上域、すなわち、スルーコンタクトTC1及びTC2の直上域にビアホールを形成し、このビアホール内に導電材料を埋め込むことにより、最上段プラグ24を形成する。このとき、磁気抵抗効果素子MR1及びMR2の直上域には、最上段プラグ24を形成しない。次に、図3a~cに示すように、層間絶縁膜14上に導電膜を形成し、選択的に除去することにより、ビット線方向に延びるビット線BL1及びBL2を形成する。このとき、ビット線BL1はボディ領域BD1の直上域を繋ぐように配置し、ビット線BL2はボディ領域BD2の直上域を繋ぐように配置する。これにより、ビット線BL1とビット線BL2とを交互に配列させる。ビット線BL1は最上段プラグ24を介して上部電極UE2に接続され、ビット線BL2は最上段プラグ24を介して上部電極UE1に接続される。このようにして、本実施形態に係る磁気記憶装置1が製造される。次に、本実施形態の作用効果について説明する。図10a及びbは、本実施形態の作用効果を示す図であり、aは本実施形態を示し、bは比較例を示す。図10aに示すように、本実施形態に係る磁気記憶装置1においては、磁気抵抗効果素子MR1は層間絶縁膜12内に設けられており、磁気抵抗効果素子MR2は層間絶縁膜13内に設けられている。これにより、磁気抵抗効果素子MRのうち、上方から見て互いに最も近い位置にある2個の磁気抵抗効果素子、すなわち、配列周期が最も短い方向W1において隣り合う2個の磁気抵抗効果素子MR1及びMR2の上下方向における位置が、相互に異なっている。このため、この2個の磁気抵抗効果素子MR1及びMR2の距離L1は、方向W1における距離LW1と上下方向における距離LVとを合成した距離になるため、方向W1における距離LW1よりも長くなる。これにより、一方の磁気抵抗効果素子MRの漏れ磁場が、他方の磁気抵抗効果素子MRの記憶層の磁化方向に及ぼす影響が小さくなり、磁気抵抗効果素子MR間の距離を短くしても、磁気抵抗効果素子間の干渉によって磁気抵抗効果素子の動作が不安定になることを抑制できる。この結果、磁気記憶装置1において、磁気抵抗効果素子MRの集積度を向上させることができる。一方、図10bに示すように、比較例に係る磁気記憶装置101においては、全ての磁気抵抗効果素子MRを同一の層間絶縁膜112内に形成している。このため、上方から見て互いに最も近い位置にある2個の磁気抵抗効果素子MR1及びMR2の上下方向における位置は、相互に同一である。従って、2個の磁気抵抗効果素子MR間の距離L101は、方向W1における距離LW1と等しく、本実施形態における距離L1よりも短い。このため、一方の磁気抵抗効果素子MRの漏れ磁場が、他方の磁気抵抗効果素子MRの記憶層の磁化方向に及ぼす影響が大きい。これにより、磁気抵抗効果素子MR間の距離を短くすると、磁気抵抗効果素子の動作が不安定になる。例えば、ある磁気抵抗効果素子MR1の漏れ磁場が、隣の磁気抵抗効果素子MR2の記憶層の磁化方向を下方に向かわせるように作用していると、磁気抵抗効果素子MR2の記憶層の磁化方向を上方にセットしようとしたときに、所定のスピン注入を行っても、うまくセットされない場合がある。また、磁気抵抗効果素子MR2の記憶層の磁化方向をセットしようとしていないときに、磁気抵抗効果素子MR1からの漏れ磁場によって、下方にセットされてしまう場合もある。このように、データの書込動作及び消去動作において、誤動作が生じやすくなる。誤動作を確実に防止するためには、磁気抵抗効果素子間の距離を長くするか、動作マージンを大きくとる必要があり、磁気記憶装置の高集積化が阻害されてしまう。また、本実施形態によれば、ワード線方向及びビット線方向の双方において、磁気抵抗効果素子とスルーコンタクトを交互に配置することにより、磁気抵抗効果素子の配列方向のうち、配列周期が最も短い方向W1及び2番目に短い距離W2を、ワード線方向及びビット線方向の双方に対して傾斜させることができる。この結果、磁気抵抗効果素子の配列周期を、ワード線WLの配列周期及びビット線BLの配列周期よりも長くすることができる。これによっても、磁気抵抗効果素子間の干渉を抑制し、高集積化を容易にすることができる。上述の効果は、スピン注入型の磁気記憶装置において、特に有効である。スピン注入型の磁気記憶装置においては、ワード線及びビット線の周囲に磁界を形成するための空間が不要であるため、ワード線及びビット線の配列周期を短くすることができる。しかしながら、ワード線及びビット線の配列周期を短くすると、それに伴って磁気抵抗効果素子の配列周期も短くなり、磁気抵抗効果素子間の干渉が大きくなる。このため、磁気抵抗効果素子間の干渉により、磁気記憶装置の高集積化が阻害されてしまう。これに対して、本実施形態によれば、上述の如く、磁気抵抗効果素子間の干渉を抑制することができるため、干渉による阻害要因を回避し、磁気記憶装置のより一層の高集積化を図ることができる。なお、本実施形態においては、磁気抵抗効果素子の下部磁性体が参照層であり、上部磁性体が記憶層である例を示したが、この積層順序は逆でもよい。すなわち、上部磁性体を参照層とし、下部磁性体を記憶層としても、本実施形態と同様な効果を得ることができる。また、磁気抵抗効果素子において、漏れ磁場をキャンセルするために磁場をシフトさせる調整層を設けてもよい。更に、本実施形態においては、最上段プラグ24がスルーコンタクトTC1及びTC2の直上域に設けられている例を示したが、これには限定されない。最上段プラグ24は上部電極とビット線との間に接続されていればよく、例えば、磁気抵抗効果素子MR1及びMR2の直上域に設けられていてもよい。更にまた、ビット線BL1及びBL2はボディ領域BD1及びBD2の直上域に配置されていなくてもよい。以上説明した実施形態によれば、集積度が高い磁気記憶装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。