第1の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第1の導電型と逆の第2の導電型をもつ半導体層が形成された構造において、前記第2の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第2の導電型をもつ半導体層の表面に前記第1の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、前記半導体基板上における前記溝が形成されるべき領域において底部絶縁層を形成する底部絶縁層形成工程と、前記底部絶縁層が形成されていない前記半導体基板上に、前記第1の導電型をもつ第2の半導体層を、前記底部絶縁層よりも厚くエピタキシャル成長させる第1成長工程と、前記第2の半導体層上に、前記第2の導電型をもつ第3の半導体層を形成する第2成長工程と、前記第3の半導体層の表面において、少なくとも前記溝が形成されるべき領域の一部を含む領域に、前記第1の導電型をもつソース領域を形成するソース形成工程と、前記底部絶縁層が形成された領域において、前記第3の半導体層及び前記第2の半導体層が前記溝の内面において露出するように、前記第3の半導体等及び前記第2の半導体層を下方に異方性エッチングすることにより、前記溝を形成する溝形成工程と、前記溝の内部にゲート酸化膜、ゲート電極を順次形成するゲート形成工程と、を具備することを特徴とする半導体装置の製造方法。前記底部絶縁層の厚さを100nm以上とすることを特徴とする請求項1に記載の半導体装置の製造方法。前記第2成長工程において、前記第3の半導体層は前記第2の半導体層上にエピタキシャル成長によって形成されることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記半導体基板は、前記第1の導電型をもつ高ドープ基板上に、当該高ドープ基板よりも前記第1の導電型の不純物濃度が低い低ドープ層がエピタキシャル成長した構成を具備することを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置の製造方法。請求項1から請求項4までのいずれか1項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。しかしながら、実際には選択的なエピタキシャル成長を用いた上記の製造方法によって図2に示される理想的な構造を得ることは困難である。図6の製造方法第1の方法においては、p層93のエッチングは等方的に行われるために、第2n-層922の側面のp層93は容易に除去される。一方で、エッチングが等方的であるために、図6bに示されるように、溝の上端部がエッチングされ、その断面が丸みを帯びた形状となる。この箇所にはソース領域94が形成されるが、このために、この領域を所望の形状とすることが困難である。図7の製造方法第2の方法においては、p層93を選択エピタキシャル成長させる場合図7dにおいても、p層93はやはり横方向にも成長する。このため、やはりこの領域を所望の形状とすることは困難である。図8の製造方法第3の方法においては、第2n-層922を成長させる際に、第1n-層921上では良質の単結晶となる第2n-層922を得ると共に、底部酸化膜層951の上では多結晶シリコン層102を成長させる単結晶シリコンを成長させないという成長条件を得ることが特に困難である。こうした構成は特に限定された成長条件でのみ実現される。このため、高い歩留まりでこの製造方法を実際に行うことは困難である。このように、ミラー容量が小さく高性能のトレンチゲート型のMOSFETを高い歩留まりで製造することは困難であった。本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。本発明は、上記課題を解決すべく、以下に掲げる構成とした。本発明の半導体装置の製造方法は、第1の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第1の導電型と逆の第2の導電型をもつ半導体層が形成された構造において、前記第2の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第2の導電型をもつ半導体層の表面に前記第1の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、前記半導体基板上における前記溝が形成されるべき領域において底部絶縁層を形成する底部絶縁層形成工程と、前記底部絶縁層が形成されていない前記半導体基板上に、前記第1の導電型をもつ第2の半導体層を、前記底部絶縁層よりも厚くエピタキシャル成長させる第1成長工程と、前記第2の半導体層上に、前記第2の導電型をもつ第3の半導体層を形成する第2成長工程と、前記第3の半導体層の表面において、少なくとも前記溝が形成されるべき領域の一部を含む領域に、前記第1の導電型をもつソース領域を形成するソース形成工程と、前記底部絶縁層が形成された領域において、前記第3の半導体層及び前記第2の半導体層が前記溝の内面において露出するように、前記第3の半導体等及び前記第2の半導体層を下方に異方性エッチングすることにより、前記溝を形成する溝形成工程と、前記溝の内部にゲート酸化膜、ゲート電極を順次形成するゲート形成工程と、を具備することを特徴とする。本発明の半導体装置の製造方法は、前記底部絶縁層の厚さを100nm以上とすることを特徴とする。本発明の半導体装置の製造方法は、前記第2成長工程において、前記第3の半導体層は前記第2の半導体層上にエピタキシャル成長によって形成されることを特徴とする。本発明の半導体装置の製造方法において、前記半導体基板は、前記第1の導電型をもつ高ドープ基板上に、当該高ドープ基板よりも前記第1の導電型の不純物濃度が低い低ドープ層がエピタキシャル成長した構成を具備することを特徴とする。本発明の半導体装置は、前記半導体装置の製造方法によって製造されたことを特徴とする。本発明は以上のように構成されているので、ミラー容量が小さく高性能のトレンチゲート型のMOSFETを高い歩留まりで製造することができる。以下、本発明の実施の形態となる半導体装置の製造方法につき説明する。ここで製造される半導体装置は、トレンチゲート型のMOSFETである。このMOSFETは、エピタキシャル成長された半導体層に形成され、その基本的構造は図2に示されたものと同様である。図1a~iは、この半導体装置の製造方法を示す工程断面図である。図1は、このトレンチゲート型MOSFETにおけるゲートが延伸する方向の溝に垂直な方向の断面図である。まず、n基板111上に第1n-層112をエピタキシャル成長させた構成の半導体基板11上において、その上のゲート電極が形成されるべき領域上に底部酸化膜層底部絶縁層12を形成する図1a:底部絶縁層形成工程。n基板111は、高濃度にドープされたn型のシリコン単結晶ウェハ高ドープ基板であり、nチャンネルMOSFETのドレインとして機能する。第1n-層112は、これよりも不純物濃度が低いn型シリコン層低ドープ層であり、通常のエピタキシャル成長によってこの上に形成される。底部酸化膜層底部絶縁層12はSiO2で構成され、例えばCVD法等によって形成される。底部酸化膜層12を得るためには、まずSiO2を第1n-層12上の表面全面に形成する。その後でフォトリソグラフィによってフォトレジストパターンをこの上に形成し、これをマスクにしてSiO2のエッチングを行う。その後、フォトレジストパターンを除去することにより、図1aの形態とされる。底部酸化膜層12の膜厚は、例えば100nm以上と厚くする。その後、この上に、シリコン単結晶である第2n-層第2の半導体層13を選択エピタキシャル成長させる図1b:第1成長工程。この選択エピタキシャル成長においては、第1n-層12上に良質の単結晶からなるn型シリコンからなる第2n-層13が成長し、底部酸化膜層13上には何も成長しない成長条件が使用される。第2n-層13の不純物濃度は第1n-層112低ドープ層と同程度とする。以上の工程については、従来の製造方法である図4abと同様である。次に、この状態で、p層第3の半導体層14をエピタキシャル成長させる図1c:第2成長工程。p層14は低濃度のp型半導体基板11と逆の導電型にドープされた単結晶シリコンである。その成長条件としては、第2n-層13の上で良質なものが得られる条件を用いることができ、その他の条件は特に要求されない。このため、例えば横方向への成長が少ない条件とすることや、底部酸化膜層12上に成長しにくい条件を採用する必要はない。このため、その成長形状は、例えば図1cに示されるように、横方向に成長するために上部で繋がったブリッジ状となってもよく、あるいは、底部酸化膜層12上に多結晶のp型シリコンが形成される条件でもよい。次に、イオン注入等を用いて、p層14の表面の溝となるべく領域を含む領域にソース領域15を形成する図1d:ソース形成工程。この工程は、例えばフォトレジストをマスクとしてイオン注入を行うことによって行われる。このソース領域15は、MOSFETのソースとして機能する。なお、ソース領域15の平面視における形状は、半導体基板11をドレインとした場合にソース領域15をドレイン側として使用できる形状であればよい。このため、ソース領域15の平面視における形状は、少なくとも溝が形成されるべき領域の一部が含まれるような形状であればよい。次に、ゲートが形成されるべき領域溝となる部分が開口されたフォトレジストパターン201をフォトリソグラフィによって形成する図1e:溝形成工程。次に、このフォトレジストパターン201をマスクとして、シリコンに対する異方性エッチングを行う図1f:溝形成工程。このエッチングとして、例えば反応性ガスとしてSF6、CF4等を用いたプラズマエッチングを用いることができる。この異方性エッチングにおいては、図中の上下方向にのみエッチングが行われ、横方向にはエッチングは進まない。具体的には、シリコンに対する各種のドライエッチングプラズマエッチングを用いることができる。この際、シリコン/SiO2の選択比が高い条件を設定することにより、フォトレジストパターン201の開口部内でのシリコンp層14が完全に除去された状態においても充分な厚さの底部酸化膜層12が残った状態とすることができる図1f。この際、異方性エッチングを行うため、エッチング後の断面形状の制御テーパー角度等は容易であり、形成された溝の上部の角が丸みを帯びた形状となることもない。すなわち、この溝の断面形状を制御性よく設定することができる。この際に、成膜時図1aにおける底部酸化膜層12を充分に厚くしておけば、この異方性エッチング後における底部酸化膜層12が充分に厚くすることができる。また、ここで異方性エッチングされるのはシリコンであり、p層14、第2n-層13の両者を同様にエッチングすることが可能である。なお、溝の形態は、内部に後述するMOSFETのゲート構造が形成できる限りにおいて任意であり、その平面視における形状は、線状、矩形形状、ドット状等、任意である。エッチング前の状態図1eにおいて底部酸化膜層12の上では、p層14の横方向への成長により、第2n-層13は露出していなかった。これに対して、この異方性エッチングによって、底部酸化膜層12の上で、p層14の下側において第2n-層13が溝の内面において露出する。次に、フォトレジストパターン201を、アッシング処理等によって除去する図1g:溝形成工程。これにより、積層された第2n-層13とp層14中に溝が形成され、溝の底部に厚い底部酸化膜層12が形成された構造が形成される。次に、熱酸化等を行って溝内部にゲート酸化膜層16を形成した後で溝を埋め込んだ形態でゲート電極17を形成する図1h:ゲート形成工程。ここでは、特にp層14の側壁におけるその膜厚がゲート酸化膜として適正となるような厚さ例えば50nm以下となるように設定される。溝の底部においては形成されなくともよい。ゲート電極17は、CVD法等によって溝を埋め込んだ形態で多結晶シリコンを全面に形成した後に、不要部分図1hにおいてゲート電極17が存在する以外の部分をフォトレジストをマスクとしたエッチングを行うことによって除去し、形成する。最後に、層間絶縁層18、ソース電極19、ドレイン電極20を図2と同様に形成する図1i。層間絶縁層18は、底部酸化膜層12と同様のSiO2で構成することができ、ソース電極19、ドレイン電極20は、n型シリコンに対してオーミック接触をする金属材料で構成することができる。層間絶縁層18、ソース電極19のパターニングは、前記と同様にフォトレジストをマスクとしたドライエッチング等を行うことによって行われる。ドレイン電極20は、n基板111半導体基板11の裏面全面に形成することができる。以上の工程により、図2と同様の構造が得られる。なお、p層14の異方性エッチングによってp層14側面の最表面には結晶欠陥が多く発生する。これを除去するためには、異方性エッチング後に、例えばこの構造全体を熱酸化犠牲酸化し、溝内部に形成された熱酸化膜をウェットエッチングで除去すればよい。これにより、MOSFETのチャンネルにおける結晶欠陥をより減少させることができ、電流特性やスイッチング特性が向上したMOSFETを得ることができる。この際に除去すべき層は、例えば図6で除去する横方向に成長したp層14よりも薄い。このため、この工程によって溝の形状が所望の形状から大きくずれることはない。なお、この場合においては、このウェットエッチング後における底部酸化膜層12の厚さを、ゲートドレイン間の容量Crssが十分に低減されている程度の厚さとする。この製造方法においては、第2n-層13上にエピタキシャル成長した良質のp層14のみが残され、溝中のp層14の側壁には薄いゲート酸化膜層16が形成され、MOSFETの動作に寄与する。また、溝の底部には厚い底部酸化膜層12が存在するため、ゲートとドレイン間の容量ミラー容量Crssが小さくなる。この際、溝は最終的には異方性エッチングによって形成されるため、その断面形状の制御が容易である。このため、この構造を用いて、電流特性、スイッチング特性の優れたトレンチゲート型のMOSFETを得ることができる。この際、上記の各工程を制御性よく、容易に行うことができる。すなわち、高性能のトレンチゲート型のMOSFETを高い歩留まりで製造することができる。この際、上記の製造方法は、底部酸化膜層12をゲート酸化膜層16よりも充分厚くした場合、特に底部酸化膜層12の厚さを100nm以上としてミラー容量Crssを特に小さくする場合に有効である。前記の例では、第1成長工程において、第2n-層第2の半導体層13を成長させる際に、第1n-層112基板11上にのみ良質の単結晶が形成し、底部酸化膜層12上にはシリコンが全く成長しない条件を採用するとしたが、これに限定されない。例えば、第1n-層112上に良質の単結晶シリコン第2n-層13が成長し、底部酸化膜層12上に少量の多結晶シリコンが形成される条件を採用することもできる。この場合においても、底部酸化膜層12上の多結晶シリコンは、溝形成工程における異方性エッチングで除去されるため、最終的には図1iと同様の構造を得ることができる。また、上記の例においては、n基板111高ドープ基板上に第1n-層112低ドープ層がエピタキシャル成長した構成の半導体基板11が用いられる構成としたが、ドレインとして使用でき、かつ第2n-層13をこの上に選択エピタキシャル成長させることのできる構成であれば、半導体基板11の構成は任意である。例えば、低ドープ層をエピタキシャル成長ではなくイオン注入等によって得た構成としてもよい。また、ドレインとして使用できる限りにおいて、不純物濃度を一様としたn型の基板を用いてもよい。同様に、p層第3の半導体層14を第2n-層第2の半導体層13上にエピタキシャル成長する構成としたが、第2n-層13にイオン注入を行うことによってその最表面にp層14を形成することもできる。この場合においても、第2n-層13の横方向への成長の悪影響を排除することに関して、上記の製造方法が有効であることは明らかである。第2n-層13が横方向に成長した場合、第2n-層13の断面形状が図1cにおけるp層14と同様のブリッジ状の形状となる場合がある。この場合、溝中における両側の第2n-層13の間隔は、下側で広く、上側で狭くなるため、その後のゲート形成工程におけるゲート電極17の形成等が特に困難となる。こうした場合においても、上記の製造方法によれば、溝の形状を適正にすることができ、ゲート形成工程を容易に行うことができる。なお、上記の例では、底部絶縁層とゲート酸化膜層をどちらもSiO2で構成するとしたが、特に底部絶縁層については、これ以外の材料を用いることができる。特に、ゲートとドレイン間の容量を低減できる絶縁性の材料であり、上記の製造方法に耐えうるものであれば、他の材料も用いることができる。また、上記の例では、ドレインとなる半導体基板11、第2の半導体層第2n-層13、ソース領域15をn型第1の導電型とし、第3の半導体層p層14をこれとは逆のp型第2の導電型とした構成のnチャンネルのMOSFETを製造する場合について記載した。しかしながら、第1の導電型と第2の導電型をこれらにおいて逆転させた構成のpチャンネルのMOSFETを製造する場合においても同様の効果を奏することは明らかである。