ビット線およびソース線間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、前記第1および第2の選択用スイッチがONである状態において、前記ビット線から前記ソース線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が第1の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に変化し、前記反転ビット線から前記ソース線に向かう電流が前記第2の抵抗変化型素子に流れ、かつ、前記ソース線から前記ビット線に向かう電流が前記第1の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に変化することを特徴とする不揮発性メモリセル。前記第1および第2の選択用スイッチは電界効果トランジスタであり、前記第1および第2の選択用スイッチを前記ソース線側に設け、前記第1の抵抗変化型素子を前記ビット線側に、前記第2の抵抗変化型素子を前記反転ビット線側に各々設けたことを特徴とする請求項1に記載の不揮発性メモリセル。データ書き込み時には、書込データに対応した高低関係を持ったビット電圧および反転ビット電圧が前記ビット線および前記反転ビット線に各々与えられ、前記ビット電圧および反転ビット電圧の中間の電圧値を有するソース電圧が前記ソース線に与えられ、前記ビット電圧および反転ビット電圧の最大電圧値より大きな電圧値の選択電圧が前記第1および第2の選択用スイッチである各電界効果トランジスタのゲートに与えられて、前記第1および第2の選択用スイッチがONとなり、前記第1および第2の抵抗変化型素子の各抵抗値に前記ビット電圧および前記反転ビット電圧の高低関係と逆の高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記ソース電圧よりも所定電圧以上高い選択電圧が前記第1および第2の選択用スイッチである各電界効果トランジスタのゲートに与えられ、前記第1および第2の選択用スイッチがONとなり、前記第1および第2の抵抗変化型素子が前記第1および第2の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項2に記載の不揮発性メモリセル。前記第1および第2の選択用スイッチは電界効果トランジスタであり、前記第1および第2の抵抗変化型素子を前記ソース線側に設け、前記第1の選択用スイッチを前記ビット線側に、前記第2の選択用スイッチを前記反転ビット線側に各々設けたことを特徴とする請求項1に記載の不揮発性メモリセル。データ書き込み時には、書込データに対応した高低関係を持ったビット電圧および反転ビット電圧が前記ビット線および前記反転ビット線に各々与えられ、前記ビット電圧および反転ビット電圧の中間の電圧値を有するソース電圧が前記ソース線に与えられ、前記ビット電圧および反転ビット電圧の最大電圧値より大きな電圧値の選択電圧が前記第1および第2の選択用スイッチである各電界効果トランジスタのゲートに与えられて、前記第1および第2の選択用スイッチがONとなり、前記第1および第2の抵抗変化型素子の各抵抗値に前記ビット電圧および前記反転ビット電圧の高低関係と同じ高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記ソース電圧よりも所定電圧以上高い選択電圧が前記第1および第2の選択用スイッチである各電界効果トランジスタのゲートに与えられ、前記第1および第2の選択用スイッチがONとなり、前記第1および第2の抵抗変化型素子が前記第1および第2の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項4に記載の不揮発性メモリセル。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の選択用スイッチのON/OFFを制御する選択電圧を伝送する複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧を出力する行デコーダと、前記列毎に設けられたビット線、反転ビット線およびソース線の組の中から一組のビット線、反転ビット線およびソース線を選択し、データ線、反転データ線およびグローバルソース線に各々接続する列選択部と、列アドレスに対応した列のビット線、反転ビット線およびソース線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第1および第2の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、を具備することを特徴とする不揮発性メモリ。前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、データ書き込み時に、前記降圧回路の出力電圧をソース電圧として前記グローバルソース線に出力するソースドライバとを具備することを特徴とする請求項6に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路を有し、前記行デコーダは、前記データ読み出し時に、行アドレスに対応した行選択線に供給する選択電圧として前記降圧回路により降圧された電圧を供給することを特徴とする請求項6に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路を具備し、前記行デコーダは、前記データ書き込み時に、行アドレスに対応した行選択線に供給する選択電圧として前記昇圧回路により昇圧された電圧を供給することを特徴とする請求項6に記載の不揮発性メモリ。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線とを具備することを特徴とする不揮発性メモリ。前記不揮発性メモリセルにおいて、前記第1および第2の電界効果トランジスタの各ソースは前記ソース線に接続されており、前記第1の抵抗変化型素子は、前記第1の電界効果トランジスタのドレインと前記ビット線との間に介挿され、前記第2の抵抗変化型素子は、前記第2の電界効果トランジスタのドレインと前記反転ビット線との間に介挿されていることを特徴とする請求項10に記載の不揮発性メモリ。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の選択用スイッチのON/OFFを制御する選択電圧を伝送する複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧を出力するとともに、行アドレスが示す行に対応したソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、前記列毎に設けられたビット線および反転ビット線の組の中から一組のビット線および反転ビット線を選択し、データ線および反転データ線に各々接続する列選択部と、列アドレスに対応した列のビット線および反転ビット線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第1および第2の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、を具備することを特徴とする不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、前記電源電圧を降圧して出力する降圧回路とを具備し、データ書き込み時、前記行デコーダは、行アドレスが示す行に対応した行選択線に対し、当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧として前記昇圧回路により昇圧された電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧として0Vを出力するとともに、行アドレスが示す行に対応したソース線に対し、前記データ書き込みのためのソース電圧として、前記降圧回路により降圧された電圧を出力し、データ読み出し時、前記デコーダは、行アドレスが示す行に対応した行選択線に対し、当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧として前記電源電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧として0Vを出力するとともに、行アドレスが示す行に対応したソース線に対し、前記データ読み出しのためのソース電圧として0Vを出力することを特徴とする請求項12に記載の不揮発性メモリ。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線とを具備することを特徴とする不揮発性メモリ。前記不揮発性メモリセルにおいて、前記第1および第2の電界効果トランジスタの各ソースは前記ソース線に接続されており、前記第1の抵抗変化型素子は、前記第1の電界効果トランジスタのドレインと前記ビット線との間に介挿され、前記第2の抵抗変化型素子は、前記第2の電界効果トランジスタのドレインと前記反転ビット線との間に介挿されていることを特徴とする請求項14に記載の不揮発性メモリ。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の選択用スイッチのON/OFFを制御する選択電圧を伝送する複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの連続した2行毎に各々設けられ、行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該連続した2行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧を出力するとともに、行アドレスが示す行を含む連続した2行に共通のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、前記列毎に設けられたビット線および反転ビット線の組の中から一組のビット線および反転ビット線を選択し、データ線および反転データ線に各々接続する列選択部と、列アドレスに対応した列のビット線および反転ビット線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第1および第2の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、を具備することを特徴とする不揮発性メモリ。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの連続した2行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該連続した2行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線とを具備することを特徴とする不揮発性メモリ。データ書き込み時に、前記列アドレスに対応しない各列のビット線および反転ビット線に前記データ書き込みのためのソース電圧を供給するソース電圧供給手段を具備することを特徴とする請求項12、13、14、15、17のいずれか1の請求項に記載の不揮発性メモリ。ビット線およびソース線間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、前記第1の選択用スイッチおよび前記第2の抵抗変化型素子が前記ソース線側に、前記第1の抵抗変化型素子が前記ビット線側に、前記第2の選択用スイッチが前記反転ビット線側に各々設けられ、前記第1および第2の選択用スイッチがONである状態において、前記ビット線から前記ソース線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記反転ビット線から前記ソース線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が第1の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に変化し、前記ソース線から前記ビット線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に変化することを特徴とする不揮発性メモリセル。データ書き込み時には、前記第1および第2の選択用スイッチをONさせた状態において、書込データに対応した極性の電圧が前記ビット線および反転ビット線の組と前記ソース線にとの間に各々与えられ、前記第1および第2の抵抗変化型素子の各抵抗値に前記書込データに応じた高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記第1および第2の選択用スイッチがONとされ、前記第1および第2の抵抗変化型素子が前記第1および第2の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項19に記載の不揮発性メモリセル。各々、ビット線接続端およびソース線接続端間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルであって、前記第1の選択用スイッチおよび前記第2の抵抗変化型素子が前記ソース線側に、前記第1の抵抗変化型素子が前記ビット線側に、前記第2の選択用スイッチが前記反転ビット線側に各々設けられた複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の選択用スイッチのON/OFFを制御する選択電圧を伝送する複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをONさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第1および第2の選択用スイッチをOFFさせる選択電圧を出力する行デコーダと、前記列毎に設けられたビット線、反転ビット線およびソース線の組の中から一組のビット線、反転ビット線およびソース線を選択し、データ線、反転データ線およびグローバルソース線に各々接続する列選択部と、列アドレスに対応した列のビット線、反転ビット線およびソース線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線および前記反転データ線の組と前記グローバルソース線の間に書込データに応じた極性の電圧を印加し、データ読み出し時に前記データ線および前記反転データ線を開放して前記グローバルソース線にデータ読み出しのためのソース電圧を出力する書込ドライバと、データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第1および第2の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、を具備することを特徴とする不揮発性メモリ。各々、互いに直列接続された第1の抵抗変化型素子および第1の電界効果トランジスタと、互いに直列接続された第2の抵抗変化型素子および第2の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第1および第2の電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第1の電界効果トランジスタのドレインとの間に当該列の各不揮発性メモリセルの前記第1の抵抗変化型素子を各々挟む複数のビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第2の電界効果トランジスタのドレインに接続された複数の反転ビット線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第2の電界効果トランジスタのソースとの間に当該列の各不揮発性メモリセルの第2の抵抗変化型素子を挟んだ各配線層に接続された複数のソース線とを具備することを特徴とする不揮発性メモリ。ところで、上述した従来の不揮発性メモリセルは、1状態高抵抗と0状態低抵抗との差が2倍~数倍程度とあまり大きくないため、配線抵抗あるいは寄生容量等により微妙に不揮発性メモリセルを流れる電流値や放電時間に場所依存性が生じる。このため、抵抗変化型素子に流れる電流を判定するためのセンスアンプの比較用基準電圧をバランス良く正確に設定することが困難であり、抵抗変化型素子に流れる電流の判定、すなわち、抵抗変化型素子の記憶内容の1/0判定を高速に行うのが困難であるという問題があった。この発明は、以上説明した事情に鑑みてなされたものであり、高速読み出しが可能な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。さらにこの発明は、面積を縮小することができ、書き込みが容易な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。この発明は、ビット線およびソース線間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、前記第1および第2の選択用スイッチがONである状態において、前記ビット線から前記ソース線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が第1の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に変化し、前記反転ビット線から前記ソース線に向かう電流が前記第2の抵抗変化型素子に流れ、かつ、前記ソース線から前記ビット線に向かう電流が前記第1の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に変化することを特徴とする不揮発性メモリセルおよびこの不揮発性メモリセルにより構成された不揮発性メモリを提供する。かかる発明によれば、ビット線および反転ビット線に相補対称なビット電圧および反転ビット電圧を与え、ソース線にビット電圧および反転ビット電圧の中間のソース電圧を与えて、第1および第2の選択用スイッチをONにすることにより、第1の抵抗変化型素子の抵抗値および第2の抵抗変化型素子の抵抗値を互いに逆方向に変化させることができる。このようにデータ書き込み時に、第1の抵抗変化型素子の抵抗値および第2の抵抗変化型素子の抵抗値の間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができる。また、この発明によれば、面積を縮小することができ、書き込みが容易な不揮発性メモリセルおよび不揮発性メモリを実現することができる。他の好ましい態様において、この発明は、ビット線およびソース線間に直列接続された第1の抵抗変化型素子および第1の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第2の抵抗変化型素子および第2の選択用スイッチとを具備し、前記第1の選択用スイッチおよび前記第2の抵抗変化型素子が前記ソース線側に、前記第1の抵抗変化型素子が前記ビット線側に、前記第2の選択用スイッチが前記反転ビット線側に各々設けられ、前記第1および第2の選択用スイッチがONである状態において、前記ビット線から前記ソース線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記反転ビット線から前記ソース線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が第1の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に変化し、前記ソース線から前記ビット線に向かう電流が前記第1の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第2の抵抗変化型素子に流れた場合、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に変化し、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に変化することを特徴とする不揮発性メモリセルおよびこの不揮発性メモリセルにより構成された不揮発性メモリを提供する。この態様によれば、ビット線および反転ビット線の組とソース線との間に所望の書込データに応じた極性の電圧を印加し、第1および第2の選択用スイッチをONにすることにより、第1の抵抗変化型素子の抵抗値および第2の抵抗変化型素子の抵抗値を互いに逆方向に変化させることができる。このようにデータ書き込み時に、第1の抵抗変化型素子の抵抗値および第2の抵抗変化型素子の抵抗値の間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性メモリセルの構成を示す回路図である。図1に示すように、本実施形態による不揮発性メモリセルは、ビット線BLおよびソース線SL間に直列接続された抵抗変化型素子R1およびNチャネルトランジスタT1と、反転ビット線BLBおよびソース線SL間に直列接続された抵抗変化型素子R2およびNチャネルトランジスタT2により構成されている。抵抗変化型素子R1およびR2は、例えばMTJ素子であり、抵抗変化型素子R1およびR2の各フリー層はビット線BLおよび反転ビット線BLBに接続され、抵抗変化型素子R1およびR2の各ピン層は、NチャネルトランジスタT1およびT2の各ドレインに各々接続されている。本実施形態では、この抵抗変化型素子R1およびR2の各抵抗値の大小関係が不揮発性メモリセルの記憶データを表す。NチャネルトランジスタT1およびT2の各ゲートには選択電圧WLが各々与えられる。NチャネルトランジスタT1およびT2は、この抵抗変化型素子R1およびR2をアクセス対象として選択するための第1および第2の選択用スイッチとしての役割を担っている。本実施形態では、図示のように、NチャネルトランジスタT1およびT2はソース線SL側に設けられ、抵抗変化型素子R1はビット線BL側に、抵抗変化型素子R2は反転ビット線BLB側に各々設けられている。図2は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに0を書き込む場合、ビット線BLに対するビット電圧を1.2V、反転ビット線BLBに対する反転ビット電圧を0Vとし、ソース線SLに対するソース電圧をビット電圧この例では1.2Vと反転ビット電圧この例では0Vの中間の0.6Vとする。また、選択電圧WLを1.5Vとする。選択電圧WLを1.5Vにするのは、NチャネルトランジスタT1およびT2のON抵抗を小さくして、抵抗変化型素子R1およびR2に十分な大きさの電圧が加わるようにするためである。このように各電圧を与えると、NチャネルトランジスタT1およびT2がONとなって、抵抗変化型素子R1にはフリー層からピン層ビット線BLからソース線SLに向かう順方向の書き込み電流が流れ、抵抗変化型素子R2にはピン層からフリー層ソース線SLから反転ビット線BLBに向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となり、データ0を記憶した状態となる。不揮発性メモリセルに1を書き込む場合は、ビット線BLに対するビット電圧を0V、反転ビット線BLBに対する反転ビット電圧を1.2Vとする。他の電圧はデータ0の書き込み時と同様である。この場合、抵抗変化型素子R1にはピン層からフリー層ソース線SLからビット線BLに向かう逆方向の書き込み電流が流れ、抵抗変化型素子R2にはフリー層からピン層反転ビット線BLBからソース線SLに向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となり、データ1を記憶した状態となる。次にデータ読み出しを行う場合は、ソース線SLに所定のソース電圧を与え、NチャネルトランジスタT1およびT2の各ゲートにソース電圧よりも所定値だけ高い選択電圧WLを与える。図2では、ソース線SLのソース電圧を0V、選択電圧WLを0.5Vとする読み出しAの動作条件と、ソース線SLのソース電圧を0.6V、選択電圧WLを1.2Vとする読み出しBの動作条件が示されている。データ読み出しの動作では、以上のような各電圧を与えた状態において、例えばビット線BLおよび反転ビット線BLBを図示しないセンスアンプによりプリチャージし、このプリチャージ後のビット線BLおよび反転ビット線BLBの各電圧を差動増幅することにより不揮発性メモリセルに記憶されたデータを判定する。不揮発性メモリセルがデータ0を記憶している場合、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となる。この場合、差動増幅の過程においてビット線BLがLowレベル、ビット線BLBがHighレベルとなり、データ0を示す信号がセンスアンプから得られる。また、不揮発性メモリセルがデータ1を記憶している場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となる。この場合、差動増幅の過程においてビット線BLがHighレベル、ビット線BLBがLowレベルとなり、データ1を示す信号がセンスアンプから得られる。データ読み出しの動作において、選択電圧WLとソース電圧との電圧差をデータ書き込み時よりも小さくするのは、抵抗変化型素子R1およびR2の記憶内容を破壊するような過度な電流を抵抗変化型素子R1およびR2に流さないようにするためである。以上説明したように、本実施形態によれば、書込データに応じて、抵抗変化型素子R1およびR2に互いに逆方向の電流を流し、抵抗変化型素子R1およびR2の抵抗値を互いに逆方向に変化させるので、不揮発性メモリセルに対するビット線や反転ビット線の抵抗にばらつきがある状況でもデータの書き込みおよび読み出しを正確に行うことができる。<第2実施形態>図3は、この発明の第2実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態では、上記第1実施形態に対して、NチャネルトランジスタT1およびT2と、抵抗変化型素子R1およびR2の位置関係が入れ替わっている。本実施形態では、図示のように、抵抗変化型素子R1およびR2がソース線SL側に設けられ、NチャネルトランジスタT1がビット線BL側に、NチャネルトランジスタT2が反転ビット線BLB側に各々設けられている。さらに詳述すると、抵抗変化型素子R1およびR2のフリー層がソース線SLに接続され、抵抗変化型素子R1のピン層とビット線BLとの間にNチャネルトランジスタT1が、抵抗変化型素子R2のピン層と反転ビット線BLBとの間にNチャネルトランジスタT2が各々介挿されている。図4は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに0を書き込む場合、ビット線BLに対するビット電圧を0V、反転ビット線BLBに対する反転ビット電圧を1.2Vとし、ソース線SLに対するソース電圧をビット電圧この例では0Vと反転ビット電圧この例では1.2Vの中間の0.6Vとする。また、選択電圧WLを1.5Vとする。このように各電圧を与えると、NチャネルトランジスタT1およびT2がONとなって、抵抗変化型素子R1にはフリー層からピン層ソース線SLからビット線BLに向かう順方向の書き込み電流が流れ、抵抗変化型素子R2にはピン層からフリー層反転ビット線BLBからソース線SLに向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となり、データ0を記憶した状態となる。不揮発性メモリセルに1を書き込む場合は、ビット線BLに対するビット電圧を1.2V、反転ビット線BLBに対する反転ビット電圧を0Vとする。他の電圧はデータ0の書き込み時と同様である。この場合、抵抗変化型素子R1にはピン層からフリー層ビット線BLからソース線SLに向かう逆方向の書き込み電流が流れ、抵抗変化型素子R2にはフリー層からピン層ソース線SLから反転ビット線BLBに向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となり、データ1を記憶した状態となる。データ書き込みの動作において選択電圧WLを1.5Vにするのは、次の理由による。仮に選択電圧WLをビット線電圧および反転ビット線電圧の最大値である1.2Vにすると、この1.2VからNチャネルトランジスタT1およびT2の閾値を差し引いた電圧がNチャネルトランジスタT1と抵抗変化型素子R1との接続ノードおよびNチャネルトランジスタT2と抵抗変化型素子R2との接続ノードに印加可能な電圧の最大値となる。これでは抵抗変化型素子R1およびR2に印加する電圧が不足するので、この印加電圧の不足を防止する必要がある。また、NチャネルトランジスタT1およびT2のON抵抗を小さくして、抵抗変化型素子R1およびR2に十分な大きさの電圧が加わるようにする必要がある。そこで、選択電圧WLをビット線電圧および反転ビット線電圧の最大値である1.2VよりもNチャネルトランジスタT1およびT2の閾値相当だけ高い1.5Vにしているのである。データ読み出しの動作は上記第1実施形態と同様である。本実施形態においても上記第1実施形態と同様な効果が得られる。<第3実施形態>図5はこの発明の第3実施形態である不揮発性メモリの構成を示す回路図である。この不揮発性メモリは、1ワード16ビットのデータをm1×n1ワード記憶可能な不揮発性メモリであり、1ワードの第0ビット~第15ビットに各々対応したメモリセルアレイ100-0~100-15を有している。各メモリセルアレイ100-ii=0~15は、メモリセルMkjをm1行n1列の行列状に配列してなるものである。図示の例では、メモリセルMkjは、上記第1実施形態の不揮発性メモリセル図1であるが、上記第2実施形態の不揮発性メモリセル図3を用いてもよい。本実施形態による不揮発性メモリでは、このメモリセルアレイ100-ii=0~15をm1本の行選択線WL0~WLmが行方向に横切っている。各行選択線WLkk=0~mは、メモリセルアレイ100-ii=0~15の各行に対応している。行kに対応した行選択線WLkは、メモリセルアレイ100-ii=0~15の第k行のメモリセルMkjj=0~nに対して選択電圧WLを供給する信号線である。また、本実施形態による不揮発性メモリでは、第0ビットに対応したメモリセルアレイ100-0をn1本のビット線BLj0j=0~n、n1本の反転ビット線BLBj0j=0~n、n1本のソース線SLj0j=0~nが列方向に横切っている。ここで、第j列に対応したビット線BLj0、反転ビット線BLBj0およびソース線SLj0は、メモリセルアレイ100-0における第j列のメモリセルMkjk=0~mのためにビット電圧、反転ビット電圧およびソース電圧を伝送する信号線である。他のメモリセルアレイ100-1~100-15も同様であり、第iビットに対応したメモリセルアレイ100-iをn1本のビット線BLjij=0~n、n1本の反転ビット線BLBjij=0~n、n1本のソース線SLjij=0~nが列方向に横切っている。行デコーダ200は、m1本の行選択線WL0~WLmの中の1本を行アドレスに従って選択し、選択した行選択線にデータ書き込みまたはデータ読み出しのための選択電圧WLを出力し、他の行選択線に0Vの選択電圧WLを出力する回路である。データ線DLii=0~15および反転データ線DLiBi=0~15は、メモリセルアレイ100-ii=0~15に対する16ビットの書込データおよびメモリセルアレイ100-ii=0~15からの16ビットの読出データを伝達するための配線群である。また、グローバルソース線SLGは、メモリセルアレイ100-ii=0~15の中のアクセス対象のメモリセルMkjに供給するためのソース電圧を伝達する配線である。メモリセルアレイ100-0を列方向に横切るn1本のビット線BLj0j=0~nとデータ線DL0との間には、カラムスイッチCGj0j=0~nが各々介挿されている。また、メモリセルアレイ100-0を列方向に横切るn1本の反転ビット線BLBj0j=0~nとデータ線DL0Bとの間には、カラムスイッチCGBj0j=0~nが各々介挿されている。さらにメモリセルアレイ100-0を列方向に横切るn1本のソース線SLj0j=0~nとグローバルソース線SLGとの間には、カラムスイッチCGSj0j=0~nが各々介挿されている。他のメモリセルアレイ100-2~100-15に関しても同様であり、メモリセルアレイ100-iを列方向に横切るn1本のビット線BLjij=0~nとデータ線DLiとの間には、カラムスイッチCGjij=0~nが各々介挿されている。また、メモリセルアレイ100-iを列方向に横切るn1本の反転ビット線BLBjij=0~nとデータ線DLiBとの間には、カラムスイッチCGBjij=0~nが各々介挿されている。さらにメモリセルアレイ100-iを列方向に横切るn1本のソース線SLjij=0~nとグローバルソース線SLGとの間には、カラムスイッチCGSjij=0~nが各々介挿されている。以上説明したカラムスイッチCGjij=0~n、i=0~15、CGBjij=0~n、i=0~15およびCGSjij=0~n、i=0~15は、列選択部400を構成している。本実施形態において、列選択部400を構成する各カラムスイッチはNチャネルトランジスタにより構成されている。そして、本実施形態では、各メモリセルアレイ100-iのメモリセルの各列に対応したn1本の列選択線COLjj=0~nが列選択部400を横切っている。ここで、列jに対応した列選択線COLjは、各々NチャネルトランジスタであるカラムスイッチCGjii=0~15、CGBjii=0~15およびCGSjii=0~15の各ゲートに接続されている。列デコーダ300は、列アドレスが示す列jに対応した列選択線COLjにカラムスイッチCGjii=0~15、CGBjii=0~15およびCGSjii=0~15をONさせる選択電圧を出力し、他の列に対応した列選択線に0Vの選択電圧を出力する回路である。この列デコーダ300および列選択部400により、メモリセルアレイ100-ii=0~15の各々において、列アドレスが示す列jに対応したビット線BLjii=0~15がデータ線DLii=0~15に各々接続され、列アドレスが示す列jに対応した反転ビット線BLBjii=0~15が反転データ線DLBii=0~15に各々接続され、列アドレスが示す列jに対応したソース線SLjii=0~15がグローバルソース線SLGに各々接続される。書込制御回路900は、外部から与えられる書込許可信号WEおよび16ビットの書込データDin0~Din15に基づいて、16個の書込ドライバ500-ii=0~15、ソースドライバ600および電源回路1000を制御する回路である。電源回路1000は、書込制御回路900による制御の下、選択電圧WLの基となる電圧VWLを行デコーダ200に供給し、ビット電圧および反転ビット電圧の基となる電圧VWDを書込ドライバ500-ii=0~15に供給し、ソース電圧の基となる電圧VSLをソースドライバ600に供給する回路である。書込ドライバ500-ii=0~15は、各々3ステートバッファであり、書込制御回路900による制御の下、データ書き込み時は出力イネーブル状態となり、書込データDin0~Din15に各々対応したビット電圧をデータ線DL0~DL15に、書込データDin0~Din15に各々対応した反転ビット電圧をデータ線DL0B~DL15Bに出力する回路である。また、書込ドライバ500-ii=0~15は、書込制御回路900による制御の下、データ書き込みを行わない期間書込許可信号WEが0の期間は出力ディセーブル状態ハイインピーダンス状態となり、データ線DLii=0~15および反転データ線DLiBi=0~15をフローティング状態とする。ソースドライバ600は、書込制御回路900による制御の下、データ書き込みまたはデータ読み出しのためのソース電圧をグローバルソース線SLGに出力する。図6は1個の書込ドライバ500-iとソースドライバ600の構成例を示す回路図である。ソースドライバ600は、書込許可信号WEを反転して出力するインバータ601と、このインバータ601の出力信号を反転して出力するレベルシフタ602により構成されている。レベルシフタ602の高電位側電源端子には電源回路1000が出力する電圧VSLが与えられる。また、レベルシフタ602の低電位側電源端子は接地されている。従って、レベルシフタ602は、書込許可信号WEが0である場合は0Vのソース電圧SLをグローバルソース線SLGに出力し、書込許可信号WEが1である場合は電圧VSLをソース電圧としてグローバルソース線SLGに出力する。書込ドライバ500-iにおいて、NANDゲート502、NORゲート503、Pチャネルトランジスタ506およびNチャネルトランジスタ507は、データ線DLiを駆動する3ステートバッファを構成している。NANDゲート502には、書込許可信号WEと、第iビットの書込データDiniをインバータ501によって反転した信号が入力される。また、NORゲート503には、書込許可信号WEをインバータ601によって反転した信号と、第iビットの書込データDiniをインバータ501によって反転した信号が入力される。そして、NANDゲート502の出力信号はPチャネルトランジスタ506のゲートへ、NORゲート503の出力信号はNチャネルトランジスタ507のゲートへ各々出力される。Pチャネルトランジスタ506およびNチャネルトランジスタ507は、第iビットのデータ線DLiを駆動する出力段を構成している。ここで、Pチャネルトランジスタ506のソースには電源回路1000が出力する電源電圧VWDが与えられる。また、Nチャネルトランジスタ507のソースは接地されている。そして、Pチャネルトランジスタ506およびNチャネルトランジスタ507の各ドレインはデータ線DLiに共通接続されている。書込許可信号WEが1である場合、NANDゲート502は、インバータ501の出力信号を反転した信号、すなわち、第iビットの書込データDiniをPチャネルトランジスタ506のゲートに出力する。また、NORゲート503は、インバータ501の出力信号を反転した信号、すなわち、第iビットの書込データDiniをNチャネルトランジスタ507のゲートに出力する。従って、Pチャネルトランジスタ506およびNチャネルトランジスタ507からなる出力段は、書込データDiniを反転したデータをデータ線Diniに出力する。具体的には、書込データDiniが1である場合は0Vをデータ線Diniに出力し、0である場合は電圧VWDをデータ線Diniに出力する。一方、書込許可信号WEが0である場合、NANDゲート502は、Highレベルの信号をPチャネルトランジスタ506のゲートに出力し、Pチャネルトランジスタ506をOFFさせる。また、NORゲート503は、Lowレベルの信号をNチャネルトランジスタ507のゲートに出力し、Nチャネルトランジスタ507をOFFさせる。これによりデータ線DLiはオープン状態フローティング状態となる。書込ドライバ500-iにおいて、NANDゲート504、NORゲート505、Pチャネルトランジスタ508およびNチャネルトランジスタ509は、反転データ線DLiBを駆動する3ステートバッファを構成している。この3ステートバッファは、書込データDiniがインバータ501を介さずに直接入力される点を除けば、上述したデータ線DLiを駆動する3ステートバッファと同様の構成を有している。そして、この3ステートバッファは、書込許可信号WEが1である場合は、書込データDiniを反転データ線DiniBに出力する。具体的には、書込データDiniが1である場合は電圧VWDを反転データ線DiniBに出力し、0である場合は0Vを反転データ線DiniBに出力する。図7は電源回路1000の構成例を示すブロック図である。この電源回路1000は、制御回路1001と、昇圧回路1002および1003と、降圧回路1004と、出力調整回路1005~1007とにより構成されている。昇圧回路1002および1003は、制御回路1001による制御の下、この不揮発性メモリの電源電圧を昇圧して出力する回路である。また、降圧回路1004は、制御回路1001による制御の下、この不揮発性メモリの電源電圧を降圧して出力する回路である。出力調整回路1005、1006および1007は、電圧VWL、VWDまたはVSLを出力する回路である。出力調整回路1005および1006は、電圧VWLまたはVWDとして不揮発性メモリの電源電圧VDDよりも高い電圧を出力する必要がある場合、前段の昇圧回路1002または1003を利用してその電圧を生成する。また、出力調整回路1007は、電圧VSLとして不揮発性メモリの電源電圧VDDよりも低い電圧を出力する必要がある場合、前段の降圧回路1004を利用してその電圧を生成する。データ書き込み時WE=1、制御回路1001は、出力調整回路1005から行デコーダ200に1.5Vの電圧VWLを出力させる。これにより行デコーダ200は、選択した行kの行選択線WLkに選択電圧WLとして電圧VWL=1.5Vを出力し、他の行選択線に0Vを出力する。また、制御回路1001は、出力調整回路1006から書込ドライバ500-ii=0~15に1.2Vの電圧VWDを出力させる。これにより書込ドライバ500-ii=0~15は、書込データDiniが0の場合には電圧VWD=1.2Vをデータ線DLiに、0Vを反転データ線DLiBに出力し、書込データDiniが1の場合には0Vをデータ線DLiに、電圧VWD=1.2Vを反転データ線DLiBに出力する。また、制御回路1001は、出力調整回路1007からソースドライバ600に0.6Vの電圧VSLを出力させる。これによりソースドライバ600は、電圧VSL=0.6Vをソース電圧としてグローバルソース線SLGに出力する。データ読み出し時WE=0、例えば前掲図2の読み出しAの条件に従ってデータ読み出しを行うものとすると、制御回路1001は、出力調整回路1005から行デコーダ200に0.5Vの電圧VWLを出力させる。これにより行デコーダ200は、選択した行kの行選択線WLkに選択電圧WLとして電圧VWL=0.5Vを出力し、他の行選択線に0Vを出力する。また、制御回路1001は、出力調整回路1007からソースドライバ600に0Vの電圧VSLを出力させる。これによりソースドライバ600は、電圧VSL=0Vをソース電圧としてグローバルソース線SLGに出力する。図5において、16ビット分のセンスアンプ700-ii=0~15の各々は、データ読み出し時、第iビットに対応したデータ線DLiおよび反転データ線DLiBの各出力電圧を差動増幅する回路である。出力回路800-ii=0~15は、センスアンプ700-ii=0~15の各出力信号を各々増幅し、データ出力端子Doutii=0~15に出力する。図8は本実施形態による不揮発性メモリの動作を示す図である。まず、データ書き込みの動作について説明する。データ書き込み時は、書込許可信号WEが1.2Vとなる。第iビットの書込データDiniが0である場合、第iビットの書込ドライバ500-iは、データ線DLiを1.2Vとし、反転データ線DLiBを0Vとする。また、ソースドライバ600は、グローバルソース線SLGに0.6Vのソース電圧SLを出力する。この状態において、例えば図5の行選択線WL0、列選択線COL0が選択されているとすると、メモリセルアレイ100-iのメモリセルM00では、データ線DLiの電圧1.2Vがビット線BL0iを介して抵抗変化型素子R1に与えられ、反転データ線DLiBの電圧0Vが反転ビット線BLB0iを介して抵抗変化型素子R2に与えられ、グローバルソース線SLGの0.6Vのソース電圧SLがソース線SL0iを介してNチャネルトランジスタT1およびT2のソースに与えられる。また、行選択線WL0に1.5Vの選択電圧が出力され、NチャネルトランジスタT1およびT2がONとなる。この結果、ビット線BL0iからソース線SL0iに向かう電流が抵抗変化型素子R1に流れるとともに、ソース線SL0iから反転ビット線BLB0iに向かう電流が抵抗変化型素子R2に流れ、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となる。一方、第iビットの書込データDiniが1である場合、第iビットの書込ドライバ500-iは、データ線DLiを0Vとし、反転データ線DLiBを1.2Vとする。なお、ソースドライバ600が出力するソース電圧SLは、Dini=0の場合と同様である。この状態において、例えば図5の行選択線WL0、列選択線COL0が選択されているとすると、メモリセルアレイ100-iのメモリセルM00では、データ線DLiの電圧0Vがビット線BL0iを介して抵抗変化型素子R1に与えられ、反転データ線DLiBの電圧1.2が反転ビット線BLB0iを介して抵抗変化型素子R2に与えられ、グローバルソース線SLGの0.6Vのソース電圧SLがソース線SL0iを介してNチャネルトランジスタT1およびT2のソースに与えられる。また、行選択線WL0に1.5Vの選択電圧が出力され、NチャネルトランジスタT1およびT2がONとなる。この結果、反転ビット線BLB0iからソース線SL0iに向かう電流が抵抗変化型素子R2に流れるとともに、ソース線SL0iからビット線BL0iに向かう電流が抵抗変化型素子R1に流れ、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となる。次に、データ読み出しの動作を説明する。データ読み出し時は、書込許可信号WEが0となる。この結果、図6のPチャネルトランジスタ506および508、Nチャネルトランジスタ507および509は全てOFFとなり、データ線DLii=0~15、反転データ線DLiBi=0~15は、オープン状態となる。また、ソースドライバ600は、ソース電圧VSLを0Vとする。このとき、図5において、図示しないスイッチにより、センスアンプ700-ii=0~15がデータ線DLii=0~15および反転データ線DLiBi=0~15の各対に接続され、各センスアンプに設けられたプリチャージ回路によりデータ線i=0~15および反転データ線DLiBi=0~15にバイアス電圧が供給され、その後、各センスアンプ700-iによりデータ線DLiおよび反転データ線DLiBの各電圧の差動増幅が行われる。ここで、アクセス対象のメモリセルMkjが0を記憶している場合、データ線DLiにビット線BLkiを介して接続された抵抗変化型素子R1が低抵抗、反転データ線DLiBにビット線BLBkiを介して接続された抵抗変化型素子R2が高抵抗となっている。このため、差動増幅の過程においてデータ線DLiの電圧が低くなり易く、データ線DLiBの電圧が高くなり易い。この結果、センスアンプ700-iは0を読出データとして出力する。一方、アクセス対象のメモリセルMkjが1を記憶している場合、データ線DLiにビット線BLkiを介して接続された抵抗変化型素子R1が高抵抗、反転データ線DLiBにビット線BLBkiを介して接続された抵抗変化型素子R2が低抵抗となっている。このため、差動増幅の過程においてデータ線DLiの電圧が高くなり易く、データ線DLiBの電圧が低くなり易い。この結果、センスアンプ700-iは1を読出データとして出力する。このように本実施形態によれば、データ書き込み時に、抵抗変化型素子R1およびR2の各抵抗値間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルMkjから読み出すことができる。図9は、図5におけるメモリセルアレイ100-0のレイアウト例を示す図である。図9に示すように、メモリセルアレイ100-0には、複数の矩形状のソースドレイン拡散領域N型不純物領域100SDが行列状に配列されている。このレイアウト例では、行方向に並んだ1行分の複数のソースドレイン拡散領域100SDに2行分のメモリセルMkjj=0~nおよびMk1jj=0~nが形成されている。また、このレイアウト例では、連続した2列分の複数のソースドレイン拡散領域100SDに1列分のメモリセルMkjk=0~mが形成されている。さらに詳述すると、メモリセルアレイ100-0では、ソースドレイン拡散領域100SDの各行を、ポリシリコン層による2本の行選択線WLkおよびWLk1が横切っている。そして、行方向に互いに隣接し、2本の行選択線WLkおよびWLk1が横切る2個のソースドレイン拡散領域100SDに2個のメモリセルMkjおよびMk1jが形成されている。図9において破線で囲まれた領域には、それらの不揮発性メモリセルの中の2個のメモリセルM21およびM31がある。図10は、このメモリセルM21およびM31について、各々を構成する各素子と素子間の配線の大まかなレイアウトを示すものである。図9において破線で囲まれた領域では、右側のソースドレイン拡散領域100SDとこれを横切る行選択線WL2およびWL3がメモリセルM21のNチャネルトランジスタT1とメモリセルM31のNチャネルトランジスタT1を構成しており、左側のソースドレイン拡散領域100SDとこれを横切る行選択線WL2およびWL3がメモリセルM21のNチャネルトランジスタT2とメモリセルM31のNチャネルトランジスタT2を構成している。メモリセルアレイ100-0の各列では、各列のメモリセルの2個のNチャネルトランジスタT1およびT2の間を通り抜けるように、各列jに対応した第1メタル層M1によるソース線SLjが配線されている。そして、第j列の第1メタル層M1によるソース線SLjは、第j列の各メモリセルのNチャネルトランジスタT1のソースにコンタクトCN1により接続され、NチャネルトランジスタT2のソースにコンタクトCN2により接続されている。このレイアウト例では、行方向に並んだ2個のメモリセル間で2個のNチャネルトランジスタT1のソース同士を共有し、2個のNチャネルトランジスタT2のソース同士を共有している。従って、図示のように、コンタクトCN1は、2個のNチャネルトランジスタT1の共通ソースに設けられ、コンタクトCN2は、2個のNチャネルトランジスタT2の共通ソースに設けられる。また、メモリセルアレイ100-0の第j列では、右側のソースドレイン拡散領域100SDの列の上に第2メタル層M2によるビット線BLjが配線されており、左側のソースドレイン拡散領域100SDの列の上に第2メタル層M2による反転ビット線BLBjが配線されている。そして、各メモリセルMkjでは、右側のNチャネルトランジスタT1のドレインと第2メタル層M2によるビット線BLjとの間に抵抗変化型素子R1が介挿され、左側のNチャネルトランジスタT2のドレインと第2メタル層M2によるビット線BLBjとの間に抵抗変化型素子R2が介挿されている。このレイアウト例では、1つのメモリセルを構成する2個のNチャネルトランジスタT1およびT2間で1本のソース線SLjを共有するので、トランジスタと抵抗変化型素子を各1個使用したメモリセル2個分よりも、1個のメモリセルの所要面積を小さくすることができる。例えば図26に示す従来例では、メモリセル1個当たりの横方向のサイズは4FFは最小素子寸法であるが、図9に示すメモリセルでは、横方向のサイズは6Fとなる。従って、メモリセルのサイズを1.5倍にすることにより高速メモリを実現することができる。<第4実施形態>図11はこの発明の第4実施形態である不揮発性メモリの構成を示す回路図である。上記第3実施形態図5と同様、この不揮発性メモリは、1ワード16ビットのデータをm1×n1ワード記憶可能な不揮発性メモリであり、1ワードの第0ビット~第15ビットに各々対応したメモリセルアレイ110-0~110-15を有している。各メモリセルアレイ110-ii=0~15は、メモリセルMkjをm1行n1列の行列状に配列してなるものである。図示の例では、メモリセルMkjは、上記第1実施形態の不揮発性メモリセル図1であるが、上記第2実施形態の不揮発性メモリセル図2を用いてもよい。上記第3実施形態では、メモリセルアレイ100-ii=0~15の各々をn1本のソース線SLjj=0~nが列方向に横切った。これに対し、本実施形態では、メモリセルアレイ110-ii=0~15の各行に対応したm1本のソース線SLkk=0~mが配線されており、これらm1本のソース線SLkk=0~mがメモリセルアレイ110-ii=0~15を行方向に横切っている。ここで、第k行に対応したソース線SLkは、メモリセルアレイ100-ii=0~15の各々における第k行のメモリセルMkjのソース線接続端、すなわち、図示の例ではNチャネルトランジスタT1およびT2の各ソースに接続されている。列選択部410は、上記第3実施形態の列選択部400と異なり、カラムスイッチCGjij=0~n、i=0~15およびCGBjij=0~n、i=0~15のみを有しており、カラムスイッチCGSjij=0~n、i=0~15を有していない。本実施形態による不揮発性メモリは、上記第3実施形態におけるソースドライバ600を有していない。その代わりに本実施形態では、行デコーダ210が行選択線WLkk=0~mを選択する機能に加えて、ソース線SLkk=0~mを駆動する機能を備えている。すなわち、本実施形態において行デコーダ210は、行アドレスが示す行の行選択線WLkに対してデータ書き込みまたはデータ読み出しのための選択電圧を出力するとともに、その行のソース線SLkにデータ書き込みまたはデータ読み出しのためのソース電圧を出力する。本実施形態における行デコーダ210は、図12に示す行選択回路210-kを各行kに対応付けて設けたものである。図12において、アドレス一致検出回路211は、行アドレスADDXが当該行kを示す場合に0を、そうでない場合に1を出力する回路である。インバータ212は、アドレス一致検出回路211の出力信号を反転して出力する。レベルシフタ213には、電源回路1000の出力電圧VWLが高電位側電源電圧として与えられる。この電圧VWLは、電源回路1000内の昇圧回路が不揮発性メモリに対する電源電圧VDDを昇圧することにより生成する電圧である。レベルシフタ213は、インバータ212の出力信号が0である場合すなわち、ADDX≠kの場合には0Vを、1である場合すなわち、ADDX=kの場合には電圧VWLを選択電圧WLとして行選択線WLkに出力する。NANDゲート214は、書込許可信号WEが1の場合には、インバータ212の出力信号を反転した信号を出力し、書込許可信号WEが0の場合は1を出力する。レベルシフタ215には、電源回路1000の出力電圧VSLが高電位側電源電圧として与えられる。この電圧VSLは、電源回路1000内の降圧回路が不揮発性メモリに対する電源電圧VDDを降圧することにより生成する電圧である。レベルシフタ215は、NANDゲート214の出力信号を反転し、その反転結果が0の場合は0Vを、1の場合は電圧VSLをソース電圧SLとしてソース線SLkに出力する。図13は本実施形態の動作例を示す図である。この例において、不揮発性メモリの電源電圧VDDは1.2Vであり、電源回路1000は電源電圧VDDを昇圧した電圧VWL=1.5Vを行選択回路210-kk=0~mのレベルシフタ213に、電源電圧VDDを降圧した電圧VSL=0.6Vを行選択回路210-kk=0~mのレベルシフタ215に供給している。データ書き込み時において、行アドレスADDXと行番号kとが一致する行選択回路210-k選択された行の行選択回路では、インバータ212の出力信号が1となることから、選択電圧WL=VWL=1.5Vが行選択線WLkに出力される。また、書き込み許可信号WEが1となることから、ソース電圧SL=VSL=0.6Vがソース線SLkに出力される。一方、行アドレスADDXと行番号kとが一致しない行選択回路210-k選択されていない行の行選択回路では、インバータ212の出力信号が0となることから、選択電圧WL=0Vが行選択線WLkに出力され、ソース電圧SL=0Vがソース線SLkに出力される。データ読み出し時は、電源電圧VDD=1.2Vが電圧VWLとして電源回路1000から行選択回路210-kk=0~mのレベルシフタ213に供給される。この場合、行アドレスADDXと行番号kとが一致する行選択回路210-k選択された行の行選択回路では、インバータ212の出力信号が1となることから、選択電圧WL=VWL=1.2Vが行選択線WLkに出力される。また、書き込み許可信号WEが0となるため、ソース電圧SL=VSL=0Vがソース線SLkに出力される。一方、行アドレスADDXと行番号kとが一致しない行選択回路210-k選択されていない行の行選択回路では、インバータ212の出力信号が0となることから、選択電圧WL=0Vが行選択線WLkに出力され、ソース電圧SL=0Vがソース線SLkに出力される。メモリセルアレイ110-ii=0~15における列選択の動作、各メモリセルMkjにおけるデータ書き込み、データ読み出しの動作は上記第3実施形態と同様である。図14は、図11におけるメモリセルアレイ110-0のレイアウト例を示す図である。図14に示すように、メモリセルアレイ110-0には、複数の矩形状のソースドレイン拡散領域N型不純物領域110SDが行列状に配列されている。そして、このソースドレイン拡散領域110SDの各行を、同一行に対応したポリシリコン層による2本の行選択線Wkが横切っている。そして、行方向に互いに隣接し、2本の行選択線Wkが横切る2個のソースドレイン拡散領域100SDに1個のメモリセルMkjが形成されている。図14において破線で囲まれた領域には、それらの不揮発性メモリセルの中の1個のメモリセルM11がある。図14に示すように、メモリセルM11では、左側のソースドレイン拡散領域110SDとこれを横切る2本の行選択線WL1により2個のNチャネルトランジスタT2が構成されており、右側のソースドレイン拡散領域100SDとこれを横切る2本の行選択線WL1により2個のNチャネルトランジスタT1が構成されている。メモリセルアレイ100-0の各行では、2本の行選択線WLkの間を通り抜けるように、各行kに対応した第1メタル層M1によるソース線SLkが配線されている。そして、第k行の第1メタル層M1によるソース線SLkは、第k行の各メモリセルの2個のNチャネルトランジスタT1の共通のソースにコンタクトCN1により接続され、2個のNチャネルトランジスタT2の共通のソースにコンタクトCN2により接続されている。また、メモリセルアレイ100-0の第j列では、左側のソースドレイン拡散領域110SDの列の上に第2メタル層M2による反転ビット線BLBjが配線されており、右側のソースドレイン拡散領域110SDの列の上に第2メタル層M2によるビット線BLjが配線されている。そして、各メモリセルMkjでは、右側の2個のNチャネルトランジスタT1の各ドレインと第2メタル層M2によるビット線BLjとの間に抵抗変化型素子R1が各々介挿され、左側の2個のNチャネルトランジスタT2のドレインと第2メタル層M2によるビット線BLBjとの間に抵抗変化型素子R2が各々介挿されている。このレイアウト例では、各メモリセルにおいてNチャネルトランジスタT1およびT2間をソース線が通過しないので、各メモリセルの横方向の素子間寸法を最小加工寸法にすることができ、各メモリセルの横方向のサイズを4FFは最小寸法にすることができる。従って、高速で低コストの不揮発性メモリを実現することができる。<第5実施形態>図15はこの発明の第5実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、上記第4実施形態図11を変形したものである。上記第4実施形態では、メモリセルアレイ110-ii=0~15の各行に対応したm1本のソース線SLkk=0~mを配線した。これに対し、本実施形態では、メモリセルアレイ120-ii=0~15における連続した2行毎に1本のソース線SLkk1が配線されており、この1本のソース線SLkk1がメモリセルアレイ120-ii=0~15の各々における第k行のメモリセルMkjのソース線接続端図示の例ではNチャネルトランジスタT1およびT2の各ソースに接続され、かつ、第k1行のメモリセルMk1jのソース線接続端に接続されている。本実施形態における行デコーダ220では、図16に示す行選択回路220-kk1がメモリセルアレイ120-ii=0~15における連続した2行毎に設けられている。図16において、アドレス一致検出回路221は、行アドレスADDXが行kを示す場合に0を、そうでない場合に1を出力する回路である。インバータ222は、アドレス一致検出回路221の出力信号を反転して出力する。レベルシフタ223には、電源回路1000の出力電圧VWLが高電位側電源電圧として与えられる。レベルシフタ223は、インバータ222の出力信号が0である場合すなわち、ADDX≠kの場合には0Vを、1である場合すなわち、ADDX=kの場合には電圧VWLを選択電圧WLとして行選択線WLkに出力する。また、アドレス一致検出回路231は、行アドレスADDXが行k1を示す場合に0を、そうでない場合に1を出力する回路である。インバータ232は、アドレス一致検出回路231の出力信号を反転して出力する。レベルシフタ233には、電源回路1000の出力電圧VWLが高電位側電源電圧として与えられる。レベルシフタ233は、インバータ232の出力信号が0である場合すなわち、ADDX≠k1の場合には0Vを、1である場合すなわち、ADDX=k1の場合には電圧VWLを選択電圧WLとして行選択線WLk1に出力する。OR-NANDゲート224は、書込許可信号WEが1の場合に、インバータ222および232の各出力信号の論理和を反転した信号を出力し、書込許可信号WEが0の場合は1を出力する。レベルシフタ225には、電源回路1000の出力電圧VSLが高電位側電源電圧として与えられる。レベルシフタ225は、OR-NANDゲート224の出力信号を反転し、その反転結果が0の場合は0Vを、1の場合は電圧VSLをソース電圧SLとして、第k行および第k1行に共通のソース線SLkk1に出力する。本実施形態では、データ書き込み時WE=1において、行アドレスADDXが行kを示す場合、選択電圧WL=VWLが行選択線WLkに出力され、行kを示さない場合、選択電圧WL=0Vが行選択線WLkに出力される。また、行アドレスADDXが行k1を示す場合、選択電圧WL=VWLが行選択線WLk1に出力され、行k1を示さない場合、選択電圧WL=0Vが行選択線WLk1に出力される。そして、行アドレスADDXがkまたはk1を示す場合に、ソース電圧SL=VSLが第k行および第k1行に共通のソース線SLkk1に出力され、行アドレスADDXがkまたはk1のいずれをも示さない場合に、ソース電圧SL=0Vがソース線SLkk1に出力される。また、本実施形態では、データ読み出し時WE=0において、行アドレスADDXが行kを示す場合、選択電圧WL=VWLが行選択線WLkに出力され、行kを示さない場合、選択電圧WL=0Vが行選択線WLkに出力される。また、行アドレスADDXが行k1を示す場合、選択電圧WL=VWLが行選択線WLk1に出力され、行k1を示さない場合、選択電圧WL=0Vが行選択線WLk1に出力される。そして、行アドレスADDXとは無関係に、ソース電圧SL=0Vが第k行および第k1行に共通のソース線SLkk1に出力される。図17は、図15におけるメモリセルアレイ120-0のレイアウト例を示す図である。図17に示すように、メモリセルアレイ120-0には、複数の矩形状のソースドレイン拡散領域N型不純物領域120SDが行列状に配列されている。このレイアウト例では、行方向に並んだ1行分の複数のソースドレイン拡散領域120SDに2行分のメモリセルMkjj=0~nおよびMk1jj=0~nが形成されている。また、このレイアウト例では、連続した2列分の複数のソースドレイン拡散領域120SDに1列分のメモリセルMkjk=0~mが形成されている。さらに詳述すると、ソースドレイン拡散領域120SDの各行を、ポリシリコン層による2本の行選択線WLkおよびWLk1が横切っている。そして、行方向に隣接し、2本の行選択線WLkおよびWLk1が横切る2個のソースドレイン拡散領域120SDに2個のメモリセルMkjおよびMk1jが形成されている。図17において破線で囲まれた領域には、2個のメモリセルM21およびM31がある。図17において、破線で囲まれた領域の左側のソースドレイン拡散領域120SDとこれを横切る2本の行選択線WL2およびWL3は、メモリセルM21およびM31の各々のNチャネルトランジスタT2を構成しており、右側のソースドレイン拡散領域120SDとこれを横切る2本の行選択線WL2およびWL3はメモリセルM21およびM31の各々のNチャネルトランジスタT1を構成している。他のメモリセルについても同様である。メモリセルアレイ120-0におけるソースドレイン拡散領域120SDの各行では、2本の行選択線WLkおよびWLk1の間を通り抜けるように、メモリセルアレイ120-0の第k行および第k1行に共通の第1メタル層M1によるソース線SLkk1が配線されている。そして、ソース線SLkk1は、第k行のメモリセルMkjおよび第k1行のメモリセルMk1jの各々のNチャネルトランジスタT1の共通のソースにコンタクトCN1により接続され、第k行のメモリセルMkjおよび第k1行のメモリセルMk1jの各々のNチャネルトランジスタT2の共通のソースにコンタクトCN2により接続されている。また、メモリセルアレイ120-0の第j列では、右側のソースドレイン拡散領域120SDの列の上に第2メタル層M2によるビット線BLjが配線されており、左側のソースドレイン拡散領域120SDの列の上に第2メタル層M2による反転ビット線BLBjが配線されている。そして、第j列の右側のソースドレイン拡散領域120SDでは、上半分の領域にあるメモリセルMkjのNチャネルトランジスタT1のドレインと第2メタル層M2によるビット線BLjとの間に抵抗変化型素子R1が介挿され、下半分の領域にあるメモリセルMk1jのNチャネルトランジスタT1のドレインと第2メタル層M2によるビット線BLjとの間に抵抗変化型素子R1が介挿されている。また、第j列の左側のソースドレイン拡散領域120SDでは、上半分の領域にあるメモリセルMkjのNチャネルトランジスタT2のドレインと第2メタル層M2による反転ビット線BLBjとの間に抵抗変化型素子R2が介挿され、下半分の領域にあるメモリセルMk1jのNチャネルトランジスタT2のドレインと第2メタル層M2による反転ビット線BLBjとの間に抵抗変化型素子R2が介挿されている。このレイアウト例では、メモリセルアレイの連続した2行間でソース線を共有するので、上記第4実施形態よりも各メモリセルの縦方向の素子間寸法を短くすることができる。従って、高速で低コストの不揮発性メモリを実現することができる。<第6実施形態>図18は、この発明の第6実施形態である不揮発性メモリセルの構成を示す回路図である。図18に示すように、本実施形態による不揮発性メモリセルは、上記第1実施形態と同様、ビット線Bおよびソース線SL間に直列接続された抵抗変化型素子R1およびNチャネルトランジスタT1と、反転ビット線BLBおよびソース線SL間に直列接続された抵抗変化型素子R2およびNチャネルトランジスタT1により構成されている。しかしながら、本実施形態では、ビット線BLおよびソース線SL間と反転ビット線BLBおよびソース線SL間とで抵抗変化型素子とNチャネルトランジスタの位置関係が逆になっている。さらに詳述すると、本実施形態では、ビット線BLにMTJ素子である抵抗変化型素子R1のフリー層が接続され、この抵抗変化型素子R1のピン層とソース線SLとの間にNチャネルトランジスタT1が介挿されている。また、本実施形態では、ソース線SLにMTJ素子である抵抗変化型素子R2のフリー層が接続され、この抵抗変化型素子R2のピン層と反転ビット線BLBとの間にNチャネルトランジスタT2が介挿されている。図19は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに0を書き込む場合、ビット線BLおよび反転ビット線BLBの両方に0.6Vを、ソース線SLに0Vを印加する。また、NチャネルトランジスタT1およびT2の各ゲートに与える選択電圧WLを1.2Vとする。このように各電圧を与えると、NチャネルトランジスタT1およびT2がONとなって、抵抗変化型素子R1ではフリー層からピン層に向かう順方向の書き込み電流が流れ、抵抗変化型素子R2にはピン層からフリー層に向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となり、データ0を記憶した状態となる。不揮発性メモリセルに1を書き込む場合は、ビット線BLおよび反転ビット線BLBの両方に0Vを、ソース線SLに0.6Vを印加する。また、NチャネルトランジスタT1およびT2の各ゲートに与える選択電圧WLを1.2Vとする。このように各電圧を与えると、NチャネルトランジスタT1およびT2がONとなって、抵抗変化型素子R1ではピン層からフリー層に向かう逆方向の書き込み電流が流れ、抵抗変化型素子R2にはフリー層からピン層に向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となり、データ1を記憶した状態となる。データ読み出しの動作は上記第1実施形態と同様である。上記第1実施形態では、2個の抵抗変化型素子に対し、フリー層からピン層に向かう方向を基準として電圧の極性が逆極性である電圧を印加するために、ソース線SLの電圧を中心として相補対称な2相の電圧をビット線BLおよび反転ビット線BLBに与えた。従って、各抵抗変化型素子に十分な電圧を与えるために、ビット電圧および反転ビット電圧の振幅を大きくし、さらに選択電圧をそれよりも大きくする必要があった。これに対し、本実施形態では、ビット線BLおよび反転ビット線BLBの組とソース線SLとの間に書き込みデータに応じた極性の電圧を印加すれば、2個の抵抗変化型素子に対し、フリー層からピン層に向かう方向を基準として電圧の極性が逆極性である電圧を印加することができるので、データ書き込みのための電圧を低くすることができる。従って、本実施形態によれば、上記第1実施形態に比べて、データ書き込みのための消費電力を低減することができる。<第7実施形態>図20は、この発明の第7実施形態である不揮発性メモリの構成を示す回路図である。図20において、メモリセルアレイ130-ii=0~15の各々は、上記第6実施形態による不揮発性メモリセル図18を行列状に配列してなるものである。行デコーダ200、列デコーダ300および列選択部400の構成は上記第3実施形態と同様である。書込ドライバ520-ii=0~15の各々は、データ書き込み時WE=1、書き込みデータに応じた極性の電圧をデータ線DLiおよび反転データ線DLiBの組とソース線SLiとの間に印加する。また、書込ドライバ520-ii=0~15は、データ読み出し時WE=0、ソース線SLii=0~15に0Vを各々出力し、データ線DLii=0~15および反転データ線DLiBi=0~15をフローティング状態にする。書込制御回路900、センスアンプ700-ii=0~15および出力回路部800-ii=0~15の構成は上記第3実施形態と同様である。図21は本実施形態におけるメモリセルアレイ130-0のレイアウト例を示す図である。図21において、破線で囲まれた3つの領域には、図20におけるメモリセルM00、M10およびM30が各々設けられている。また、図22aは図21のIa-Ia’線断面図、図22bは図21のIb-Ib’線断面図である。このレイアウト例では、メモリセルアレイ130-0の第0列を構成する領域を第3メタル層M3による反転ビット線BLB0、第1メタル層M1によるソース線SL0および第2メタル層M2によるビット線BL0が各々列方向に横切っている。列方向に配線された反転ビット線BLB0の下方には、メモリセルMk0k=0~mのNチャネルトランジスタT2を構成するための複数の矩形状のソースドレイン拡散領域N型不純物領域が形成されている。図21に示す例では、最も上のソースドレイン拡散領域を行選択線WL0およびWL1が行方向に横切り、その次のソースドレイン拡散領域を行選択線WL2およびWL3が行方向に横切っている。ここで、最も上のソースドレイン拡散領域とこれを横切る行選択線WL0およびWL1がメモリセルM00のNチャネルトランジスタT2とメモリセルM10のNチャネルトランジスタT2を構成している。また、その次のソースドレイン拡散領域とこれを横切る行選択線WL2およびWL3がメモリセルM20のNチャネルトランジスタT2とメモリセルM30のNチャネルトランジスタT2を構成している。また、列方向に配線されたビット線BL0の下方には、メモリセルMk0k=0~mのNチャネルトランジスタT1を構成するための複数の矩形状のソースドレイン拡散領域が形成されている。図21に示す例において、NチャネルトランジスタT1を構成するためのソースドレイン拡散領域は、その左隣のNチャネルトランジスタT2を構成するためのソースドレイン拡散領域に対して、いわば段違いに形成されている。そして、最も上のソースドレイン拡散領域を行選択線WL0が行方向に横切り、その次のソースドレイン拡散領域を行選択線WL1およびWL2が行方向に横切っている。ここで、最も上のソースドレイン拡散領域とこれを横切る行選択線WL0がメモリセルM00のNチャネルトランジスタT1を構成している。また、その次のソースドレイン拡散領域とこれを横切る行選択線WL1およびWL2がメモリセルM10のNチャネルトランジスタT1とメモリセルM20のNチャネルトランジスタT1を構成している。図22aに示すように、第3メタル層M3による反転ビット線BLB0の下方では、メモリセルM00のNチャネルトランジスタT2とメモリセルM10のNチャネルトランジスタT2の共通のソースがコンタクトを介して第1メタル層M1に接続され、さらにスルーホールを介して第3メタル層M3による反転ビット線BLB0に接続されている。一方、メモリセルM00のNチャネルトランジスタT2のドレインはコンタクトを介して第1メタル層M1に接続され、この第1メタル層M1とその上の第2メタル層M2との間に抵抗変化型素子R2が介挿されている。この抵抗変化型素子R2のピン層は第1メタル層M1を介してNチャネルトランジスタT2のドレインに接続され、フリー層は第2メタル層M2に接続され、この第2メタル層M2はスルーホール図示略を介して図21に示す第1メタル層M1によるソース線SL0に接続されている。メモリセルM10のNチャネルトランジスタT2のドレイン、メモリセルM20のNチャネルトランジスタT2のドレインも同様であり、各々、抵抗変化型素子R2を介してソース線SL0に接続されている。図22bに示すように、第2メタル層M2によるビット線BL0の下方では、メモリセルM10のNチャネルトランジスタT1のソースがコンタクトを介して第1メタル層M1に接続され、さらに第1メタル層M1によるソース線SL0に接続されている。メモリセルM20、M30の各々のNチャネルトランジスタT1のソースも同様である。また、メモリセルM00のNチャネルトランジスタT1のドレインはコンタクトを介して第1メタル層M1に接続され、この第1メタル層M1とその上の第2メタル層M2によるビット線BL0との間に抵抗変化型素子R1が介挿されている。この抵抗変化型素子R1のピン層は第1メタル層M1を介してNチャネルトランジスタT1のドレインに接続され、フリー層は第2メタル層M2によるビット線BL0に接続されている。メモリセルM10のNチャネルトランジスタT1のドレイン、メモリセルM20のNチャネルトランジスタT1のドレインも同様である。以上、第0列を例に説明したが、第1列以降の各列も同様な構成となっている。本実施形態においても上記第3実施形態と同様な効果が得られる。また、本実施形態によれば、データ書き込みのための電圧を低くすることができるので、データ書き込みのための消費電力を低減することができるという効果が得られる。<他の実施形態>以上、この発明の第1~第7実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1上記第3~第5実施形態では、上記第1実施形態図1の抵抗変化型不揮発性メモリセルをメモリセルMkjとして用いたが、上記第2実施形態図3の抵抗変化型不揮発性メモリセルをメモリセルMkjとして用いてもよい。2上記第5実施形態図15による不揮発性メモリにおいては、データ書き込み時に、選択された行選択線WLkに接続された1行分の不揮発性メモリセルのNチャネルトランジスタT1およびT2がONとなる。それらの1行分の不揮発性メモリセルのうち列デコーダ300により選択されなかった各列の不揮発性メモリセルでは、各列のフローティング状態のビット線および反転ビット線が各列の不揮発性メモリセルのNチャネルトランジスタT1およびT2を各々介して、行デコーダ220により選択されたソース線SLに接続される。このため、行デコーダ220により選択されたソース線SLの電圧が立ち上がろうとするとき、この選択されたソース線SLから選択されなかった各列の不揮発性メモリセルのNチャネルトランジスタT1およびT2を介して各列のビット線および反転ビット線に充電電流が流れ、選択されたソース線の立ち上がり時間が少し遅くなる欠点がある。上記第4実施形態図11に関しても同様である。そこで、これらの各実施形態による不揮発性メモリをさらに高速にするために、データ書き込み時に、列アドレスに対応しない各列にある非選択セル列デコータ300により選択されない各列の不揮発性メモリセルのビット線および反転ビット線に対して、データ書き込みのためのソース電圧VSLを供給するソース電圧供給手段を設けてもよい。このソース電圧供給手段としては例えば次のような構成のものが考えられる。例えば図15に示す構成において、メモリセルアレイ120-0~120-15における不揮発性メモリセルの各列のビット線および反転ビット線の各々とソース電圧VSLを出力する電圧源との間にソース電圧供給用カラムスイッチを各々介挿する。そして、データ書き込み時に、例えば列アドレスが第j’列を示している場合に、第j’列に対応したカラムスイッチCGj’ii=0~15およびCGBj’ii=0~15をONさせる機能に加えて、第j’列に対応したソース電圧供給用カラムスイッチをOFFさせ、かつ、第j’列以外の各列のソース電圧供給用カラムスイッチをONさせる機能を列デコーダ300に設けるのである。この態様によれば、データ書き込み時に、非選択セルのビット線および反転ビット線にソース電圧VSLが充電されるため、選択されたソース線SLから非選択セルのビット線および反転ビット線への充電電流の流れ込みを回避し、選択されたソース線SLの電圧の立ち上がり時間を短くし、データ書き込みの動作を高速化することができる。3抵抗変化型素子R1として、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。