一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える単結晶半導体基板上に、前記単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介して前記ソース領域と電気的に接続するソース電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、前記酸化ガリウムを含むゲート絶縁膜の比誘電率が10以上である半導体素子。酸化膜により電気的に分離された複数の領域に、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える単結晶半導体基板上に、前記単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介して前記ソース領域と電気的に接続するソース電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、前記酸化ガリウムを含むゲート絶縁膜の比誘電率が10以上である半導体素子。基板上の表面に設けられ、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域と、前記ソース領域とドレイン領域の間のチャネル形成領域を備える半導体層と、前記半導体層に接して酸化ガリウムを含むゲート絶縁膜と、前記酸化ガリウムを含むゲート絶縁膜に接して、前記チャネル形成領域と重畳するゲート電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介して前記ソース領域と電気的に接続するソース電極と、前記酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、前記酸化ガリウムを含むゲート絶縁膜の比誘電率が10以上である半導体素子。前記基板が単結晶半導体基板である請求項3記載の半導体素子。前記基板が絶縁基板である請求項3記載の半導体素子。請求項3乃至請求項5のいずれか一に記載の半導体素子を有する半導体装置。しかし、特許文献1の技術を用いて半導体素子を微細化して高集積化していくと、各々の半導体素子に加わる電圧が下がるため、チャネル形成領域にかかる電界が弱くなる。これにより、チャネル部にキャリアが流れにくくなるため、半導体素子が動作しなくなることが懸念される。このため、半導体素子には、半導体素子が動作するのに必要なキャリアがチャネル部に流れるだけの容量を確保する必要がある。したがって、半導体素子が動作するために必要な容量を確保したまま、ゲート電極サイズを微細化するためには、ゲート電極とチャネル形成領域間に形成されたゲート絶縁膜を薄膜化する必要がある。一般的にゲート絶縁材料として使用されている酸化珪素系の絶縁膜例えばSiO2は、比誘電率の値が3.9程度と小さいため、半導体素子が動作するために必要な容量を保ったままゲート電極サイズを縮小するには、ゲート絶縁膜の膜厚を薄くする必要がある。しかし、酸化珪素系の絶縁膜は、数nm程度まで薄膜化すると、ゲート電極とチャネル形成領域間に、トランジスタの動作に対して無視できない量のリーク電流が流れ、トランジスタの動作に悪影響を及ぼすという問題があった。本発明は、このような技術的背景のもとでなされたものである。したがって、その目的は、ゲート電極とチャネル形成領域間のリーク電流を低減し、小型化された半導体素子を提供することを課題の一とする。また、そのような半導体素子を使用した、小型化された半導体装置を提供することを課題の一とする。上記目的を達成するために、本発明は、酸化珪素系の絶縁材料と比較して比誘電率の高い酸化ガリウムに着眼した。酸化ガリウムを含み、誘電率が10以上の絶縁膜をゲート絶縁膜に用いることにより、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化することができる。すなわち、本発明の一様態は、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間にチャネル形成領域を備える単結晶半導体基板と、単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が10以上である半導体素子である。なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を100atomとしたときにおいて、ガリウム濃度が35atomから50atom、かつ、酸素の濃度が50atomから65atomである膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜例えば、酸化シリコン膜との積層膜であっても良い。また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が100atomとなる。上記本発明の一様態によれば、ゲート電極サイズの微細化を行った場合においても、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。また、本発明の一様態は、酸化膜により電気的に分離された複数の領域に、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間にチャネル形成領域を備える単結晶半導体基板と、単結晶半導体基板に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介して前記ドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が10以上である半導体素子である。なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を100atomとしたときにおいて、ガリウム濃度が35atomから50atom、かつ、酸素の濃度が50atomから65atomである膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜例えば、酸化シリコン膜との積層膜であっても良い。また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が100atomとなる。上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、半導体素子を小型化できる。加えて、同一基板上に酸化膜により分離した複数の領域に、小型化した半導体素子を複数備える半導体装置を提供できる。また、本発明の一様態は、絶縁膜を介して基板上に設けた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、ゲート絶縁膜の比誘電率が10以上である半導体素子である。なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を100atomとしたときにおいて、ガリウム濃度が35atomから50atom、かつ、酸素の濃度が50atomから65atomである膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜例えば、酸化シリコン膜との積層膜であっても良い。また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が100atomとなる。上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細な加工が可能となる。その結果、更に小型化された半導体素子を提供できる。さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。また、本発明の一様態は、絶縁膜を介して単結晶半導体基板上に設けられた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、各々が物理的に分離された複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、酸化ガリウムを含むゲート絶縁膜の比誘電率が10以上である半導体素子である。なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を100atomとしたときにおいて、ガリウム濃度が35atomから50atom、かつ、酸素の濃度が50atomから65atomである膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜例えば、酸化シリコン膜との積層膜であっても良い。また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が100atomとなる。上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細な加工が可能となる。その結果、更に小型化された半導体素子を提供できる。さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。加えて、上記本発明の一様態によれば、分離された単結晶半導体層が単結晶半導体基板上に形成されているため、高精度な形状加工が可能であり、更に小型化された半導体素子を提供できる。また、本発明の一様態は、絶縁膜を介して絶縁基板上に設けられた、一導電型を付与する不純物元素が添加されたソース領域、及びドレイン領域、ならびにソース領域とドレイン領域の間のチャネル形成領域を備える、各々が物理的に分離された複数の単結晶半導体層と、複数の単結晶半導体層に接して酸化ガリウムを含むゲート絶縁膜と、酸化ガリウムを含むゲート絶縁膜に接してチャネル形成領域と重畳するゲート電極と、酸化ガリウムを含むゲート絶縁膜に設けた第1の開口部を介してソース領域と電気的に接続するソース電極と、酸化ガリウムを含むゲート絶縁膜に設けた第2の開口部を介してドレイン領域と電気的に接続するドレイン電極を有し、酸化ガリウムを含むゲート絶縁膜の比誘電率が10以上である半導体素子である。なお、酸化ガリウムを含むゲート絶縁膜とは、ガリウムと酸素の濃度の合計を100atomとしたときにおいて、ガリウム濃度が35atomから50atom、かつ、酸素の濃度が50atomから65atomである膜を指すものである。ゲート絶縁膜はこのような酸化ガリウムの単層膜であっても良いし、酸化ガリウムの膜と他の絶縁膜例えば、酸化シリコン膜との積層膜であっても良い。また、酸化ガリウムを含むゲート絶縁膜に、ガリウム、酸素、および酸素以外の元素が含まれる場合においては、ガリウムと酸素と不純物元素の各濃度合計が100atomとなる。上記本発明の一様態によれば、ゲート電極とチャネル形成領域間のリーク電流を抑制できるため、小型化された半導体素子を提供できる。また、上記本発明の一様態によれば、絶縁膜上に極薄膜化された単結晶半導体層を有するため、微細加工が可能となる。その結果、更に小型化された半導体素子を提供できる。さらに、上記本発明の一様態によれば、各々の半導体素子が分離されているため、半導体素子間の隙間が縮小された、高い集積度の半導体装置を提供できる。加えて、上記発明の一様態によれば、液晶表示装置などに使用される大型の基板に対して半導体素子を形成できるため、半導体素子を安価に提供することができる。また、本発明の一様態は、上記各構成の半導体素子を有する半導体装置である。上記本発明の一様態によれば、小型化された半導体素子を有する、小型化された半導体装置を提供できる。なお、本明細書において、酸化ガリウムの用語は、特に言及しない限り、構成元素としての酸素とガリウムを意味するものであって、酸化ガリウムの様態に限る趣旨で用いない。例えば、酸化ガリウムを含む絶縁膜という場合には、酸素とガリウムを含む絶縁膜のように読み替えることが可能である。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。本発明によれば、小型化された半導体素子を提供できる。また、小型化された半導体素子を集積した小型化された半導体装置を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図1、図2および図3を用いて説明する。具体的には、酸化ガリウムを含み、10以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタFET:FieldEffectTransistorを本発明の一様態の半導体素子として例示する。特に、当該半導体素子を同一基板上に複数設けた半導体装置について説明する。<半導体装置の構成例>図1に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板を用いて作製した、Nチャネル型FETおよびPチャネル型FETからなる、トップゲート型のCMOSComplementaryMetalOxideSemiconductorについての断面図を示す。図1に示すCMOSは、酸化膜106により、隣接するFETが分離されており、Nチャネル型FET158及びPチャネル型FET160が形成されている。それぞれのFETは、単結晶半導体基板中にソース領域、ドレイン領域およびチャネル形成領域を備える。図1におけるNチャネル型FET158は、酸化膜106により分離された領域に、ソース領域138a、ドレイン領域138bおよび、チャネル形成領域139が形成された単結晶半導体基板100上に、酸化ガリウムを含むゲート絶縁膜124が形成され、酸化ガリウムを含むゲート絶縁膜124を介してチャネル形成領域139と重畳する範囲にゲート電極126が形成され、ゲート電極126および酸化ガリウムを含むゲート絶縁膜124上に第1の層間絶縁膜146および第2の層間絶縁膜148が形成され、酸化ガリウムを含むゲート絶縁膜124、第1の層間絶縁膜146、および第2の層間絶縁膜148に設けた開口部を介してソース領域138a、ドレイン領域138bに電気的に接続されたソース電極150およびドレイン電極152が形成されている。図1におけるPチャネル型FET160は、酸化膜106により分離された領域に、ソース領域144a、ドレイン領域144bおよび、チャネル形成領域145が形成された単結晶半導体基板100上に、酸化ガリウムを含むゲート絶縁膜124が形成され、酸化ガリウムを含むゲート絶縁膜124を介してチャネル形成領域145と重畳する範囲にゲート電極128が形成され、ゲート電極128および酸化ガリウムを含むゲート絶縁膜124上に第1の層間絶縁膜146および第2の層間絶縁膜148が形成され、酸化ガリウムを含むゲート絶縁膜124、第1の層間絶縁膜146、および第2の層間絶縁膜148に設けた開口部を介してソース領域144a、ドレイン領域144bに電気的に接続されたソース電極154およびドレイン電極156が形成されている。図1におけるゲート絶縁膜124は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図1におけるゲート電極126、128は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図1においてゲート電極上の層間膜として、第1の層間絶縁膜および第2の層間絶縁膜の積層構造にて記載されているが、単層構造であってもよい。本実施の形態で例示するNチャネル型FET、及びPチャネル型FETは、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたFETを提供することができる。また、小型化されたNチャネル型FETとPチャネル型FETを同一基板上に集積して設けることにより、CMOSの小型化を行うことができる。<半導体装置の作製方法>次に、上記半導体装置の作製方法の一例について、図2および図3を用いて説明する。まず、単結晶半導体基板100を用意し、公知の技術であるLOCOSLocalOxidationofSilicon法またはシャロートレンチ分離法STI法:ShallowTrenchIsolationを用いて、単結晶半導体基板に酸化膜により分離された複数の素子形成領域を形成する。本実施の形態では、LOCOS法を用いて、第1の素子形成領域108と第2の素子形成領域110を形成する具体的な方法を示す。まず、単結晶半導体基板100上に、後のプロセスにおいて、単結晶半導体基板100に加わる熱的な歪みを緩和する保護膜102、および、後のプロセスにて形成する、Nチャネル型FETとPチャネル型を分離する酸化膜を選択的に形成するためのマスク膜104を形成する図2A参照。。単結晶半導体基板100としては、例えば、シリコンSi基板、ガリウム砒素GaAs基板、インジウム燐InP基板などを用いることができる。また、保護膜102としては、例えば、酸化珪素膜などを用いることができ、マスク膜104としては、例えば窒化珪素膜などを用いることができる。本実施の形態では、単結晶半導体基板100として単結晶p型シリコン基板を用いた説明を行う。次に、マスク膜104をマスクにして、Nチャネル型FETとPチャネル型FETを分離する酸化膜106を形成し、マスク膜104を熱リン酸などの薬液にて除去し、保護膜102をフッ酸などの薬液にて除去することにより、酸化膜106で分離された第1の素子形成領域108および第2の素子形成領域110を形成する図2B参照。。なお、酸化膜106としては、例えば、熱酸化法により形成された酸化珪素膜などを用いることができる。このように、酸化膜106でFETを分離することにより、FET間のリーク電流を抑制することができるため、同一基板上に複数のFETを集積して設けることができる。次に、第1の素子形成領域108をレジスト116で覆い、後にPチャネル型FETが形成される部分である第2の素子形成領域110に、n型を付与する不純物元素118を添加し、n型ウェル122を形成する図2C参照。。本実施の形態では、n型を付与する不純物元素としてリンPを用い、不純物元素を含むドーピングガスとしてホスフィンPH3を用いる。同様に、後にNチャネル型FETが形成される部分である第1の素子形成領域108にp型ウェル120を形成する図2D参照。。なお、本実施の形態では、不純物元素の添加によりp型ウェルを形成したが、不純物元素を添加しなくても、後の工程にて形成するNチャネル型FETが動作するのであれば、不純物元素を添加しなくてもよい。次に、p型ウェル120およびn型ウェル122を覆うように、比誘電率が10以上である酸化ガリウムを含むゲート絶縁膜124を形成する図2E参照。。なお、酸化ガリウムを含むゲート絶縁膜124は、膜厚が薄すぎると、半導体素子の動作に悪影響を及ぼすリーク電流が発生し、逆に膜厚が厚すぎると、半導体素子が動作するだけのキャリアが流れない。ゲート絶縁膜124の膜厚は、1nm以上50nm以下、より好ましくは1nm以上20nm以下にすることが望ましい。ここで用いる酸化ガリウムを含むゲート絶縁膜124は、例えば、スパッタリング法、CVD法化学的気相成長法、などにより形成できる。比誘電率が10以上である酸化ガリウムを含むゲート絶縁膜124を得るための条件の一例として、スパッタリング装置にて、絶縁物ターゲットであるGa2O3と酸化ガリウムを成膜する基板の間隔を110mmとして装置内に設置し、基板温度が室温の状態で、10.5sccmのアルゴンガスおよび4.5sccmの酸素ガスを流しながら装置内部の圧力を0.4Paに保ち、Ga2O3ターゲットおよび基板に対して200Wの高周波電圧を印加して高周波スパッタ法により成膜処理を行った後に、350°Cで1時間の熱処理を行った。上述の条件により得られた酸化ガリウムを含むゲート絶縁膜124の比誘電率の一例は13.8であり、本明細書のゲート絶縁膜として必要とされる比誘電率を十分に満たしている。なお、本実施の形態では、ゲート絶縁膜として酸化ガリウム膜の作製方法を説明したが、ガリウムおよび酸素以外の物質が含まれていてもよい。例えば、シリコンSi、ゲルマニウムGe、スズSn、アルミニウムAl、インジウムInなどの元素を含んだ酸化ガリウム膜でもよいし、酸化ガリウムを成膜する際に使用するArなどのガス成分を含んだ酸化ガリウム膜でもよい。また、本実施の形態では、単層のゲート絶縁膜を用いて説明したが、チャネル形成領域とゲート絶縁膜の界面、ゲート絶縁膜とゲート電極の界面の一方、または両方に、酸化珪素膜などの絶縁膜を薄く形成した積層構造であってもよい。次に、ゲート電極となるポリシリコン層を基板全面に形成し、リソグラフィ技術およびドライエッチング技術を用いて所定の形状に整形する。この処理によって、酸化ガリウムを含むゲート絶縁膜124上に、ゲート電極126、ゲート電極128を形成する図2F参照。なお、ゲート電極126、ゲート電極128は、低抵抗化のために、予めリンPなどのn型不純物をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのn型不純物を添加してもよい。本実施の形態では、ゲート電極として、ポリシリコン層の単層構造を使用する例を示したが、これに限定されることはなく、シリサイド層の単層構造であってもよいし、ポリシリコン層とシリサイド層の積層構造からなるポリサイド構造でもよい。また、金属、または金属を主成分とした材料を用いた単層構造または積層構造であってもよい。なお、シリコンを含む層と酸化ガリウム含む層を直接接して設けることができる。次に、ソース領域およびドレイン領域を形成するために、単結晶半導体基板にイオン注入を行う。本実施の形態はCMOSを形成する場合であるため、まず、Pチャネル型FETを形成するn型ウェル122が形成された領域をレジスト134で覆い、p型ウェル120が形成された領域に、n型を付与する不純物元素136を添加し、ソース領域138aおよびドレイン領域138bを形成する図3A参照。。本実施の形態では、n型を付与する不純物元素としてリンPを用い、不純物元素を含むドーピングガスとしてPH3を用いる。なお、ソース領域138aおよびドレイン領域138bに挟まれたp型ウェルは、チャネル形成領域139として機能する図3A参照。。次に、レジスト134を除去し、Nチャネル型FETを形成するp型ウェル120が形成された領域をレジスト140で覆い、n型ウェル122が形成された領域に、p型を付与する不純物元素142を添加し、ソース領域144aおよびドレイン領域144bを形成する図3B参照。本実施の形態では、p型を付与する不純物元素としてボロンBを用い、不純物元素を含むドーピングガスとしてはジボランB2H6を用いる。なお、ソース領域144aおよびドレイン領域144bに挟まれたn型ウェルは、チャネル形成領域145として機能する図3B参照。。次に、レジスト140を除去し、イオン注入された不純物の活性化および、イオン注入によって発生した単結晶シリコン基板の結晶欠陥を回復するため、活性化処理を行う。活性化処理は、例えば、RTARapidThermalAnnealing法、レーザアニール法などの方法を用いることができる。次に、第1の層間絶縁膜146および第2の層間絶縁膜148を形成する図3C参照。。第1の層間絶縁膜146は、例えば、プラズマCVD法や減圧CVD法を用いて、酸化シリコン膜や酸化窒化シリコン膜などを形成する。第2の層間絶縁膜148は、表面平坦性向上を目的として、例えば、スピンコート法や常圧CVD法などを用いて、リンガラスPSG、ボロンガラスBSG、またはリンボロンガラスPBSG、アクリル、ポリイミドなどを形成する。なお、本実施の形態では、表面平坦性向上を目的として第2の層間絶縁膜を形成したが、これに限定されることはなく、ゲート電極形成後に形成する層間絶縁膜は、第1の層間絶縁膜のみであってもよいし、第2の層間絶縁膜のみであってもよい。次に、第1の層間絶縁膜146および第2の層間絶縁膜148に、それぞれトランジスタのソース領域およびドレイン領域に達するコンタクトホール開口部を形成し、ソース領域と電気的に接続されたソース電極150及びソース電極154、ならびにドレイン領域と電気的に接続されたドレイン電極152及びドレイン電極156を形成する図3D参照。。ソース電極150及びソース電極154、ならびにドレイン電極152及びドレイン電極156は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電膜を形成することができる。更にはリフロー法、ダマシン法を用いても良い。導電膜の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。また、ここでは図示していないが、第1の層間絶縁膜146にゲート電極126及びゲート電極128まで達するコンタクトホールを設け、第1の層間絶縁膜146上に設けられている配線と電気的に接続する電極が設けられる。なお、図3Dにおいて、左側の破線で囲まれた領域がNチャネル型FET158であり、右側の破線で囲まれた領域がPチャネル型FET160となる。また、本実施の形態では、CMOSを単層で形成したが、本実施の形態にて示した工程を、層間膜を介して複数回行い、CMOSを複数層に積層させることもできる。以上の工程により、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたCMOSを、単結晶半導体基板を用いて作製することができる。比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いる事により、CMOSの微細化を行うためにゲート電極サイズを微細化した場合においても、酸化珪素系のゲート絶縁膜よりも厚い膜厚で、CMOSが動作するために必要な容量を確保できるため、ゲート電極とチャネル形成領域間におけるリーク電流が抑制されたCMOSを作製することができる。言い換えれば、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、CMOSの微細化を行うことができる。したがって、本実施の形態に提示した、単結晶半導体基板を使用し、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いて半導体装置を作製することにより、半導体装置のサイズ小型化、リーク電流の低減が可能であるため、小型、かつ高性能な半導体装置を提供できる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図4、図5、図6および図7を用いて説明する。具体的には、酸化ガリウムを含み、10以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタを本発明の一態様の半導体素子として例示する。特に、当該半導体素子を同一基板上に複数設けた半導体装置について説明する。<半導体装置の構成例>図4に、開示する発明の一様態に係る半導体装置の構成の一例として、単結晶半導体基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Nチャネル型FETおよびPチャネル型FETからなる、トップゲート型のCMOSについての断面図を示す。図4に示すCMOSは、エッチングなどの加工により、隣接するFETが分離されており、Nチャネル型FET458及びPチャネル型FET460が形成されている。それぞれのFETは、ソース領域、ドレイン領域およびチャネル形成領域を備える単結晶半導体層が、絶縁膜を介してベース基板である単結晶半導体基板に形成されている。図4におけるNチャネル型FET458は、絶縁膜302を介してソース領域426a、ドレイン領域426bおよびチャネル形成領域427を備える単結晶半導体層を備えたベース基板308上に、酸化ガリウムを含むゲート絶縁膜416が形成され、酸化ガリウムを含むゲート絶縁膜416を介してチャネル形成領域427と重畳する範囲にゲート電極418が形成され、ゲート電極418および酸化ガリウムを含むゲート絶縁膜416上に第1の層間絶縁膜434および第2の層間絶縁膜436が形成され、酸化ガリウムを含むゲート絶縁膜416、第1の層間絶縁膜434、および第2の層間絶縁膜436に設けた開口部を介してソース領域426a、ドレイン領域426bに電気的に接続されたソース電極450およびドレイン電極452が形成されている。図4におけるPチャネル型FET460は、絶縁膜302を介してソース領域432a、ドレイン領域432bおよびチャネル形成領域433を備える単結晶半導体層を備えたベース基板308上に、酸化ガリウムを含むゲート絶縁膜416が形成され、酸化ガリウムを含むゲート絶縁膜416を介してチャネル形成領域433と重畳する範囲にゲート電極420が形成され、ゲート電極420および酸化ガリウムを含むゲート絶縁膜416上に第1の層間絶縁膜434および第2の層間絶縁膜436が形成され、酸化ガリウムを含むゲート絶縁膜416、第1の層間絶縁膜434、および第2の層間絶縁膜436に設けた開口部を介してソース領域432a、ドレイン領域432bに電気的に接続されたソース電極454およびドレイン電極456が形成されている。図4におけるゲート絶縁膜416は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図4におけるゲート電極418及びゲート電極420は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図4においてゲート電極上の層間膜として、第1の層間絶縁膜および第2の層間絶縁膜の積層構造にて記載されているが、単層構造であってもよい。本実施の形態で例示するNチャネル型FET、及びPチャネル型FETは、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたFETを提供することができる。また、極薄膜化された単結晶半導体層を半導体素子に使用できるため、半導体素子の微細加工が可能となり、小型化されたFETを提供できる。さらに、各々の半導体素子を微細な間隔で分離できるため、高い集積度のFETを提供できる。このように、小型化、高集積化されたFETを同一基板に設けることにより、小型化されたCMOSを提供できる。<半導体装置の作製方法>まず、単結晶半導体基板からなる基板を用意し、公知の技術であるスマートカット法登録商標、またはSIMOXSeparationbyIMplantedOXygen法登録商標、またはELTRANEpitaxialLayerTRANsfer法登録商標を用いて、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板を作製する。本実施の形態では、前記公知技術のうちスマートカット法登録商標を用いて、半導体基板を作製する具体的な方法を示す。まず、単結晶半導体基板300の表面に絶縁膜302を形成する図5A参照。。なお、汚染物除去の観点から、絶縁膜302の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板300を洗浄しておくことが望ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。絶縁膜302は、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記絶縁膜302の形成方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて絶縁膜302を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54などの有機シランを用いて酸化シリコン膜を形成することが望ましい。本実施の形態では、単結晶半導体基板300として単結晶シリコン基板を用い、熱酸化処理を行うことにより単結晶半導体基板300の表面に絶縁膜302として酸化珪素膜を形成する方法を用いた説明を記述する。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板300に熱酸化処理を行うことにより、塩素酸化された絶縁膜302を形成することができる。この場合、絶縁膜302は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板300の汚染を低減させることができる。また、単結晶半導体基板300をベース基板と貼り合わせた後に、ベース基板からの不純物例えば、ナトリウムなどを固定して、単結晶半導体基板300の汚染を防止できる。なお、絶縁膜302に含有させるハロゲン原子は塩素原子に限られない。絶縁膜302にはフッ素原子を含有させてもよい。単結晶半導体基板300の表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、単結晶半導体基板300の一面に対し、イオン照射304を行う。イオンを電界で加速して単結晶半導体基板300に照射することで、単結晶半導体基板300の所定の深さに、加熱処理により劈開面が形成される脆化領域306を形成する図5B参照。。単結晶半導体基板の一面に照射するイオン種としては、水素イオン、希ガスイオンを使用することが望ましい。脆化領域306が形成される深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域306は、イオンの平均侵入深さとほぼ同じ深さに形成される。このため、イオンを照射する深さで、単結晶半導体基板300から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。上記イオン照射処理は、例えば、イオンドーピング装置を用いて行うことができる。イオンドーピング装置は、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置であり、大面積の対象物に対してイオン照射処理を行うことができる。本実施の形態では、イオンドーピング装置を用いて、水素イオンを単結晶半導体基板300に照射する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上、より好ましくは80以上、となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。水素を原料ガスにする場合、加速電圧の範囲を10kV~100kV、ドーズ量の範囲を1×1015ions/cm2~5×1016ions/cm2として照射することで、脆化領域を形成することができる。なお、イオンドーピング装置を用いてイオン照射を行うと、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する絶縁膜302を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板300への汚染を防ぐことができる。また、水素イオン照射の後に結晶欠陥を回復させるための熱処理を行っても良い。この熱処理の温度は、脆化領域306において水素集中による劈開現象が生じない温度例えば、200°C以上400°C未満とする。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一様態がこれに限定して解釈されるものではない。また、水素イオン照射の後に結晶欠陥を回復させるための熱処理方法として、単結晶半導体基板の一面からレーザー光を照射し、単結晶半導体基板の深さ方向も含む照射領域を選択的に溶融させて再単結晶化させることにより、単結晶半導体基板中の結晶欠陥を回復させてもよい。次に、後の工程にて脆化領域306に形成される劈開面310よりも単結晶半導体基板の一面側に存在する、単結晶半導体層および絶縁膜302を転載するためのベース基板308を準備する。ベース基板308としては、シリコンSi基板、ガリウム砒素GaAs基板、インジウム燐InP基板などの単結晶半導体基板を用いることができる。ベース基板として単結晶半導体基板を用いることにより、後の工程にて高温の加熱処理を行うことができる。また、ベース基板として単結晶半導体基板を用いることにより、後の工程にてステッパ装置を使用した微細形状の露光処理など、高精度の処理を行うことができる。なお、本実施の形態では、ベース基板308として、単結晶シリコン基板を用いた図面を記載する。ベース基板308の表面に関しては、表面を洗浄しておくことが望ましい。具体的には、ベース基板308に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板308表面の平坦性向上や、ベース基板308表面に残存する研磨粒子の除去などが実現される。次に、単結晶半導体基板300の一面とベース基板308を貼り合わせる図5C参照。。なお、単結晶半導体基板300の一面とベース基板308を貼り合わせる前には、単結晶半導体基板300の一面およびベース基板308の貼り合わせ面について、表面処理を行うことが望ましい。表面処理を行うことで、単結晶半導体基板300の一面とベース基板308の貼り合わせ面における接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせを用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。次に、貼り合わされた単結晶半導体基板300およびベース基板308に対して熱処理を行うことで、単結晶半導体基板300中の脆化領域306にて水素集中による体積膨張が起こり、劈開面310が形成される図5D参照。。なお、劈開面310が形成される熱処理は、ベース基板308の歪み点を越えない温度とする。当該熱処理としては、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一様態がこれに限定して解釈されるものではない。次に、単結晶半導体基板300を、ベース基板308から分離する。これにより、劈開面310を境界として、単結晶半導体層312が絶縁膜302を介してベース基板308に転載された半導体基板314を作製することができる図5E参照。。上記方法にて作製される単結晶半導体層312は、イオン注入深さにより厚さをコントロールでき、非常に薄い単結晶半導体層を形成することができる。単結晶半導体層が薄いと、エッチングなどの加工方法により単結晶半導体層を複数個に分離する際に、極めて短時間の加工で分離することができる。したがって、単結晶半導体層312は微細な加工が可能であり、小型化されたFETを提供できる。なお、本実施の形態では、ベース基板308として単結晶シリコン基板を用いた場合の説明であるため、図5Eのベース基板308と単結晶半導体層312の配色は同様となっているが、ベース基板308と単結晶半導体層312が同じ材料である必要はない。次に、半導体基板314の単結晶半導体層312上にフォトマスクを用いてレジストマスクを形成し、単結晶半導体層312をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層400、402を形成する図6A参照。。ベース基板308上に絶縁膜302を介して単結晶半導体層312が形成された半導体基板314を用いることにより、エッチングなどの加工方法により、Nチャネル型MOSFETの半導体層を形成する単結晶半導体層400と、Pチャネル型MOSFETの半導体層を形成する単結晶半導体層402を完全に分離することができる。このため、Nチャネル型FETとPチャネル型FETの隙間を小さくすることが可能であり、高い集積度のFETを形成できる。次に、後にPチャネル型FETを形成する単結晶半導体層402をレジスト404で覆い、後にNチャネル型FETが形成される部分である単結晶半導体層400に、p型を付与する不純物元素406を添加し、第1の不純物領域412を形成する図6B参照。。本実施の形態では、p型を付与する不純物元素としてボロンBを用い、不純物元素を含むドーピングガスとしてジボランB2H6を用いる。次に、レジスト404を除去し、第1の不純物領域412をレジスト408で覆い、後にPチャネル型FETが形成される部分である単結晶半導体層402に、n型を付与する不純物元素410を添加し、第2の不純物領域414を形成する図6C参照。。本実施の形態では、n型を付与する不純物元素としてリンPを用い、不純物元素を含むドーピングガスとしてはホスフィンPH3を用いる。次に、レジスト408を除去し、第1の不純物領域412および第2の不純物領域414を覆うように、実施の形態1と同様に比誘電率が10以上である酸化ガリウムを含むゲート絶縁膜416を形成する図6D参照。なお、酸化ガリウムを含むゲート絶縁膜416は、膜厚が薄すぎると、半導体素子の動作に悪影響を及ぼすリーク電流が発生し、逆に膜厚が厚すぎると、半導体素子が動作するだけのキャリアが流れない。ゲート絶縁膜416の膜厚は、1nm以上50nm以下、より好ましくは1nm以上20nm以下にすることが望ましい。なお、本実施の形態では、ゲート絶縁膜として酸化ガリウム膜の作製方法を説明したが、ガリウムおよび酸素以外の物質が含まれていてもよい。例えば、シリコンSi、ゲルマニウムGe、スズSn、アルミニウムAl、インジウムInなどの元素を含んだ酸化ガリウム膜でもよいし、酸化ガリウムを成膜する際に使用するArなどのガス成分を含んだ酸化ガリウム膜でもよい。また、本実施の形態では、単層のゲート絶縁膜を用いて説明したが、チャネル形成領域とゲート絶縁膜の界面、ゲート絶縁膜とゲート電極の界面の一方、または両方に、酸化珪素膜などの絶縁膜を薄く形成した積層構造であってもよい。次に、ポリシリコン層を基板全面に形成し、リソグラフィ技術およびドライエッチング技術を用いて所定の形状に整形する。この処理によって、酸化ガリウムを含むゲート絶縁膜416上に、ゲート電極418、420を形成する図6E参照。なお、ゲート電極418、420は、低抵抗化のために、予めリンPなどのn型不純物をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのn型不純物を添加してもよい。本実施の形態では、ゲート電極として、ポリシリコン層の単層構造からなるゲート電極を使用する例を示したが、これに限定されることはなく、シリサイド層の単層構造であってもよいし、ポリシリコン層とシリサイド層の積層構造からなるポリサイド構造でもよい。また、金属、または金属を主成分とした材料を用いた単層構造または積層構造であってもよい。次に、Pチャネル型FETを形成する第2の不純物領域414が形成された領域をレジスト422で覆い、第1の不純物領域412に、n型を付与する不純物元素424を添加し、ソース領域426aおよびドレイン領域426bを形成する図7A参照。。本実施の形態では、n型を付与する不純物元素としてリンPを用い、不純物元素を含むドーピングガスとしてPH3を用いる。なお、ソース領域426aおよびドレイン領域426bに挟まれた第1の不純物領域412は、チャネル形成領域427として機能する図7A参照。。次に、レジスト422を除去し、Nチャネル型FETを形成するソース領域426a、ドレイン領域426bおよびチャネル形成領域427が形成された領域をレジスト428で覆い、第2の不純物領域414が形成された領域に、p型を付与する不純物元素430を添加し、ソース領域432aおよびドレイン領域432bを形成する図7B参照。。本実施の形態では、p型を付与する不純物元素としてボロンBを用い、不純物元素を含むドーピングガスとしてはジボランB2H6を用いる。なお、ソース領域432aおよびドレイン領域432bに挟まれた第2の不純物領域414は、チャネル形成領域433として機能する図7B参照。。次に、レジスト428を除去し、イオン注入された不純物の活性化および、イオン注入によって発生した単結晶シリコン基板の結晶欠陥を回復するため、活性化処理を行う。活性化処理は、例えば、RTARapidThermalAnnealing法、レーザアニール法などの方法を用いることができる。次に、第1の層間絶縁膜434および第2の層間絶縁膜436を形成する図7C参照。。第1の層間絶縁膜434は、例えば、プラズマCVD法や減圧CVD法を用いて、酸化シリコン膜や酸化窒化シリコン膜などを形成する。第2の層間絶縁膜436は、表面平坦性向上を目的として、例えば、スピンコート法や常圧CVD法などを用いて、リンガラスPSG、ボロンガラスBSG、またはリンボロンガラスPBSG、アクリル、ポリイミドなどを形成する。なお、本実施の形態では、表面平坦性向上を目的として第2の層間絶縁膜を形成したが、これに限定されることはなく、ゲート電極形成後に形成する層間絶縁膜は、第1の層間絶縁膜のみであってもよいし、または第2の層間絶縁膜のみであってもよい。次に、第1の層間絶縁膜434および第2の層間絶縁膜436に、それぞれトランジスタのソース領域およびドレイン領域に達するコンタクトホールを形成し、ソース電極450、454およびドレイン電極452、456を形成する図7D参照。。ソース電極450及びソース電極454、ならびにドレイン電極452及びドレイン電極456は、例えば、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電膜を形成することができる。更にはリフロー法、ダマシン法を用いても良い。導電膜の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。また、ここでは図示していないが、第1の層間絶縁膜434にゲート電極418及びゲート電極420まで達するコンタクトホールを設け、第1の層間絶縁膜434上に設けられている配線と電気的に接続する電極が設けられる。なお、図7Dにおいて、左側の破線で囲まれた領域がNチャネル型FET458となり、右側の破線で囲まれた領域がPチャネル型FET460となる。以上の工程により、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたCMOSを、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板上に作製することができる。なお、本実施の形態では、CMOSを単層で形成したが、本実施の形態にて示した工程を、層間膜を介して複数回行い、CMOSを複数層に積層させることもできる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体素子を備える半導体装置の構成およびその作製方法について、図8および図9を用いて説明する。具体的には、酸化ガリウムを含み、10以上の比誘電率を有する絶縁膜をゲート絶縁膜に適用した電界効果型トランジスタを本発明の一態様の半導体素子として例示する。特に、当該半導体素子を大型化が容易なガラス基板上に複数設ける半導体装置について説明する。<半導体装置の構成例>図8に、開示する発明の一様態に係る半導体装置の構成の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いて作製した、Nチャネル型FETおよびPチャネル型FETからなる、トップゲート型のCMOSについての断面図を示す。なお、以下に説明する発明の構成において、実施の形態2と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。図8に示すCMOSは、エッチングなどの加工手段により、隣接するFETが分離されており、Nチャネル型FET952及びPチャネル型FET954が形成されている。それぞれのFETは、ソース領域、ドレイン領域およびチャネル形成領域を備える単結晶半導体層が、絶縁膜を介してベース基板である絶縁基板に形成されている。図8におけるNチャネル型FET952は、絶縁膜302を介してソース領域932a、ドレイン領域932bおよびチャネル形成領域933を備える単結晶半導体層を備えたベース基板900上に、酸化ガリウムを含むゲート絶縁膜922が形成され、酸化ガリウムを含むゲート絶縁膜922を介してチャネル形成領域933と重畳する範囲にゲート電極924が形成され、ゲート電極924および酸化ガリウムを含むゲート絶縁膜922上に第1の層間絶縁膜940および第2の層間絶縁膜942が形成され、酸化ガリウムを含むゲート絶縁膜922、第1の層間絶縁膜940、および第2の層間絶縁膜942に設けた開口部を介してソース領域932a、ドレイン領域932bに電気的に接続されたソース電極944およびドレイン電極946が形成されている。図8におけるPチャネル型FET954は、絶縁膜302を介してソース領域938a、ドレイン領域938bおよびチャネル形成領域939を備える単結晶半導体層を備えたベース基板900上に、酸化ガリウムを含むゲート絶縁膜922が形成され、酸化ガリウムを含むゲート絶縁膜922を介してチャネル形成領域939と重畳する範囲にゲート電極926が形成され、ゲート電極926および酸化ガリウムを含むゲート絶縁膜922上に第1の層間絶縁膜940および第2の層間絶縁膜942が形成され、酸化ガリウムを含むゲート絶縁膜922、第1の層間絶縁膜940、および第2の層間絶縁膜942に設けた開口部を介してソース領域938a、ドレイン領域938bに電気的に接続されたソース電極948およびドレイン電極950が形成されている。図8におけるゲート絶縁膜922は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図8におけるゲート電極924及びゲート電極926は単層構造にて記載されているが、複数の層から成る積層構造であってもよい。図8においてゲート電極上の層間膜として、第1の層間絶縁膜940および第2の層間絶縁膜942の積層構造にて記載されているが、単層構造であってもよい。本実施の形態で例示するNチャネル型FET、及びPチャネル型FETは、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として有するため、ゲート絶縁膜を厚くしても、半導体素子が動作するために必要な容量を確保できる。その結果、ゲート電極とチャネル形成領域間のリーク電流を抑制しながら、ゲート電極サイズを微細化し、小型化されたFETを提供することができる。また、極薄膜化された単結晶半導体層を半導体素子に使用できるため、半導体素子の微細加工が可能となり、小型化されたFETを提供できる。さらに、各々の半導体素子を微細な間隔で分離できるため、高い集積度のFETを提供できる。加えて、大型化が容易なガラス基板上に半導体素子を形成できるため、半導体素子を安価に提供することができる。したがって、小型化、高集積化されたFETを同一基板に設けることにより、小型化されたCMOSを安価に提供できる。<半導体装置の作製方法>本実施の形態では、開示する発明の一様態を適用した半導体装置の一例として、絶縁基板上に絶縁層を介して単結晶半導体層が形成された半導体基板を用いたCMOSの作製方法についてを、図9を用いて説明する。本実施の形態では、実施の形態2において使用した、単結晶半導体基板からなるベース基板の代わりに、絶縁体からなるベース基板を使用する方法について説明する。従って、実施の形態2と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。まず、実施の形態2と同様に、単結晶半導体基板300を準備し、単結晶半導体基板300の表面に絶縁膜302を形成し、単結晶半導体基板にイオン注入処理を行い脆化領域306を形成し、絶縁膜および脆化領域が形成された単結晶半導体基板の一面を、ベース基板900に貼り合わせる図9A参照。。ベース基板900としては、絶縁体からなる基板を用いることができる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラスのような電子工業用に使われる各種無アルカリガラス基板、石英基板、サファイヤ基板などを用いればよい。なお、図9Aでは、ベース基板900に対して、絶縁膜302および脆化領域306が形成された単結晶半導体基板300が隙間無く貼り合わされているが、単結晶半導体基板間に隙間が形成されるように貼り合わせてもよい。また、ベース基板に900に対して、絶縁膜302および脆化領域306が形成された単結晶半導体基板300を部分的に貼り合わせてもよい。どのような形状に貼り合わせるかについては、最終的に作製される半導体装置の形状により適宜変更することが望ましい。次に、絶縁膜302および脆化領域306が形成された単結晶半導体基板300およびベース基板900に対して熱処理を行い、単結晶半導体基板中に劈開面を形成し、単結晶半導体基板をベース基板900から分離し、ベース基板900上に絶縁膜302を介して単結晶半導体層312が複数形成された、半導体基板902を形成する図9B参照。。上記方法にて作製される単結晶半導体層312は、イオン注入深さにより厚さをコントロールでき、非常に薄い単結晶半導体層を形成することができる。単結晶半導体層が薄いと、エッチングなどの加工方法により単結晶半導体層を複数個に分離する際に、極めて短時間の加工で分離することができる。したがって、単結晶半導体層312は微細な加工が可能であり、小型化されたFETを提供できる。なお、ベース基板として絶縁体からなる基板を用いるため、液晶ディスプレイの製造工程などに使用されている大型の基板をベース基板として使用できる。これにより、ベース基板として単結晶半導体基板を用いる場合と比較して、一枚の半導体基板により多くの半導体素子を形成できるため、半導体装置のコストを抑えることができる。なお、図9Bにおいて、半導体基板902は、破線部904の構造が複数個並んだ構造といえる。破線部904の構造は、実施の形態2の図5Eで記載した半導体基板314のベース基板308が、上述の絶縁体からなるベース基板900に変わった構造である。本実施の形態における以降の作製工程は、基本的に実施の形態2と同じであるため、以降の工程については図6Aから図7Dの図面及び、実施の形態2に記載された各図面の説明内容を参照して、図8に開示する半導体装置の構成を作製すればよい。したがって、ここでは以降の工程についての詳細な説明は省略する。以上の工程により、比誘電率が10以上の酸化ガリウムを含む絶縁膜をゲート絶縁膜として用いたCMOSを、ベース基板上に絶縁膜を介して単結晶半導体層が形成された半導体基板上に作製することができる。実施の形態4本実施の形態では、実施の形態1、実施の形態2および実施の形態3で例示した半導体装置を用いた様々な電子機器ついて、図10を用いて説明する。実施の形態1、実施の形態2および実施の形態3で例示した、ゲート絶縁膜として酸化ガリウムを含む絶縁膜を用いて作製された半導体装置は、様々な電子機器に実施できる。その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイゴーグル型ディスプレイ、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図10に示す。また、マイクロプロセッサ、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも呼ばれる非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置などにも本発明を適用することができる。図10Aに示す携帯情報端末機器は、本体1000、表示部1002等を含んでいる。実施の形態1、実施の形態2および実施の形態3の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯情報端末機器を提供することができる。図10Bに示すデジタルビデオカメラは、表示部1100、表示部1102等を含んでいる。実施の形態1、実施の形態2および実施の形態3の半導体装置を適用することによって、高性能でかつ信頼性の高いデジタルビデオカメラを提供することができる。図10Cに示す携帯電話機は、本体1200、表示部1202等を含んでいる。実施の形態1、実施の形態2および実施の形態3の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯電話機を提供することができる。図10Dに示す携帯型のテレビジョン装置は、本体1300、表示部1302等を含んでいる。実施の形態1、実施の形態2および実施の形態3の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの例えば40インチ以上まで、幅広いものに、本発明の半導体装置を適用することができる。図10Eに示す携帯型のコンピュータは、本体1400、表示部1402等を含んでいる。実施の形態1、実施の形態2および実施の形態3の半導体装置を適用することによって、高性能でかつ信頼性の高い携帯型のコンピュータを提供することができる。このように、実施の形態1、実施の形態2および実施の形態3で例示した、ゲート絶縁膜として酸化ガリウムを含む絶縁膜を用いて作製された半導体装置を適用した電子機器は、小型化、かつ高性能化が可能である。さらに、実施の形態3で例示した半導体装置を適用した電子機器は、製造コストが安価であるため、小型化、高性能化に加えて、安価に提供することができる。