第1導電型の半導体基板に設けられた第1の溝と、前記第1の溝を覆うように積層形成された前記半導体基板よりも不純物濃度の低い第1導電型の第1の半導体層、第2導電型の第2の半導体層、及び前記第1の半導体層よりも不純物濃度の高い第1導電型の第3の半導体層と、前記第3の半導体層に設けられ、前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第3の半導体層を貫通して前記第2の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第3の半導体層を貫通して前記第2の半導体層が露呈するように設けられた第2の溝と、前記第2の溝を覆うように形成された前記第2の半導体層よりも不純物濃度の高い第2導電型の第4の半導体層と、前記半導体基板の面方位に対して垂直方向では、前記第3の半導体層を貫通して前記第2の半導体層が露呈、或いは前記第3及び第2の半導体層を貫通して前記第1の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、前記第2の半導体層を貫通して一端が前記第1の半導体層を露呈、或いは前記第2及び第1の半導体層を貫通して一端が前記半導体基板を露呈、他端が前記第3の半導体層を露呈するように設けられ、前記第4の半導体層の間及び側面と離間して配置形成される第3の溝と、前記第3の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、を具備することを特徴とする半導体装置。前記第3及び第4の半導体層はソース電極に接続され、前記半導体基板はドレイン電極に接続され、前記半導体装置がオンしたとき、前記半導体基板の垂直方向での前記トレンチゲートの側面にチャネル層が形成され、前記チャネル層でソースからドレイン方向にキャリアが流れることを特徴とする請求項1に記載の半導体装置。前記半導体装置がブレークダウンしたとき、前記第1及び第2の半導体層界面近傍の前記第1の半導体層に発生するキャリアは、前記第2及び第4の半導体層を介してソース電極に引き抜かれることを特徴とする請求項1又は2に記載の半導体装置。前記トレンチゲートとは絶縁膜を介して前記第3の溝に対向配置され、前記第1の半導体層側の前記第3の溝を覆うように形成されたフィールドプレートを更に具備することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記フィールドプレートは、ソース電極に接続されることを特徴とする請求項4に記載の半導体装置。第1導電型の半導体基板に設けられた第1の溝と、前記第1の溝を覆うように積層形成された第2導電型の第1の半導体層、前記第1の半導体層よりも不純物濃度の低い第2導電型の第2の半導体層、前記半導体基板よりも不純物濃度の低い第1導電型の第3の半導体層、及び前記第2の半導体層よりも不純物濃度の高い第2導電型の第4の半導体層と、前記第4の半導体層に設けられ、前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第4の半導体層を貫通して前記第3の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第4の半導体層を貫通して前記第3の半導体層が露呈するように設けられた第2の溝と、前記第2の溝を覆うように形成された前記第3の半導体層よりも不純物濃度の高い第1導電型の第5の半導体層と、前記半導体基板の面方位に対して垂直方向では、前記第4の半導体層を貫通して前記第3の半導体層が露呈、或いは前記第4及び第3の半導体層を貫通して前記第2の半導体層が露呈するように設けられ、前記半導体基板の面方位に対して水平方向では、前記第3の半導体層を貫通して一端が前記第2の半導体層を露呈、或いは前記第3及び第2の半導体層を貫通して一端が前記第1の半導体層を露呈、他端が前記第4の半導体層を露呈するように設けられ、前記第5の半導体層の間及び側面と離間して配置形成される第3の溝と、前記第3の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、を具備することを特徴とする半導体装置。第1導電型の半導体基板に、前記半導体基板の面方位に対して水平方向に細長い四角柱形状を有する第1の溝を形成する工程と、前記第1の溝を覆うように、前記半導体基板よりも不純物濃度の低い第1導電型の第1の半導体層、第2導電型の第2の半導体層、及び前記第1の半導体層よりも不純物濃度の高い第1導電型の第3の半導体層を積層形成する工程と、前記第3の半導体層、前記第2の半導体層、及び前記第1の半導体層を、前記半導体基板が露呈するように平坦研磨する工程と、前記半導体基板の面方位に対して垂直方向では、少なくとも一部が前記第3の半導体層を貫通して前記第2の半導体層が露呈するように、前記半導体基板の面方位に対して水平方向では、少なくとも一部が前記第3の半導体層を貫通して前記第2の半導体層が露呈するように、前記第3の半導体層に第2の溝を形成する工程と、前記第2の溝を覆うように、前記第2の半導体層よりも不純物濃度の高い第2導電型の第4の半導体層を形成する工程と、前記第4の半導体層を、前記半導体基板が露呈するように平坦研磨する工程と、前記半導体基板の面方位に対して垂直方向では、積層形成された前記第3及び第2の半導体層を貫通して前記第1の半導体層が露呈するように、前記半導体基板の面方位に対して水平方向では、前記第2の半導体層を貫通し、一端が前記第1の半導体層或いは前記半導体基板を露呈するように、他端が前記第3の半導体層を露呈するように、前記第4の半導体層と離間するように第3の溝を形成する工程と、前記第3の溝を覆うように、ゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートを形成する工程と、を具備することを特徴とする半導体装置の製造方法。本発明は、破壊耐量を向上できる半導体装置及びその製造方法を提供することにある。一つの実施形態によれば、半導体装置は、第1の溝、第1の半導体層、第2の半導体層、第3の半導体層、第2の溝、第4の半導体層、第3の溝、及びトレンチゲートが設けられる。第1の溝は、第1導電型の半導体基板に設けられる。第1の半導体層は、第1導電型で、半導体基板よりも不純物濃度が低い。第2の半導体層は、第2導電型である。第3の半導体層は、第1導電型で、第1の半導体層よりも不純物濃度が高い。第1の半導体層、第2の半導体層、及び第3の半導体層は、第1の溝を覆うように積層形成される。第2の溝は、第3の半導体層に設けられ、半導体基板の面方位に対して垂直方向では、少なくとも一部が第3の半導体層を貫通して第2の半導体層が露呈するように設けられ、半導体基板の面方位に対して水平方向では、少なくとも一部が第3の半導体層を貫通して第2の半導体層が露呈するように設けられる。第4の半導体層は、第2導電型で、第2の半導体層よりも不純物濃度が高く、第2の溝を覆うように形成される。第3の溝は、半導体基板の面方位に対して垂直方向では、第3の半導体層を貫通して第2の半導体層が露呈、或いは第3及び第2の半導体層を貫通して第1の半導体層が露呈するように設けられ、半導体基板の面方位に対して水平方向では、第2の半導体層を貫通して一端が第1の半導体層を露呈、或いは第2及び第1の半導体層を貫通して一端が半導体基板を露呈、他端が第3の半導体層を露呈するように設けられ、第4の半導体層の間及び側面と離間して配置形成される。トレンチゲートは、第3の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される。以下本発明の実施形態について図面を参照しながら説明する。第1の実施形態まず、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図1はトレンチパワーMOSトランジスタ示す平面図である。図2は図1の領域1の斜視断面図である。図3は図1のA-A線に沿う断面図である。本実施形態では、ラテラル方向に動作する3次元NchトレンチパワーMOSトランジスタの破壊耐量を向上するためにPキャリア引き抜き層をトレンチゲートの周囲に設けている。図1に示すように、トレンチパワーMOSトランジスタ80には、ドレイン層であるN基板1にストライプ状の溝21第1の溝が設けられる。Nドレイン層であるN層2、N-ドリフト層であるN-層3、トレンチパワーMOSトランジスタ80のチャネル部となるP層4、及びソース層であるN層5が、溝21を覆うように積層形成される。N層5には、一部がN層5を貫通してP層4に達するように溝22第2の溝が設けられる。溝22は、トレンチゲート11の終端部図1の左端及び右端側では、P層4に達するように他の部分よりも幅広く形成される。溝22には、P層6が溝22を覆うように設けられる。P層4には、矩形形状を有し、P層4を貫通して一端がN-層3に達し、他端がN層5に達するように溝23第3の溝が設けられる。溝23第3の溝は、ドレイン層であるN基板1に対して、水平方向に2列に複数並列配置される。溝23の間及び側面には、N層5を介して溝23と離間してP層6が配置される。溝23には、ゲート絶縁膜7及びゲート電極8から構成されるトレンチゲート11が溝23を覆うように設けられる。N層5は、トレンチゲート11とP層6の間に設けられる。P層6は、トレンチゲート11の周囲に設けられるN層5とN層5の間、トレンチゲート11の終端部図1の左端及び右端のN層5の外側面に設けられる。トレンチパワーMOSトランジスタ80は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。ここで、P層6は、キャリアホールを引き抜くPキャリア引き抜き層として機能する。Pキャリア引き抜き層としてのP層6については、詳細は後述する。図2に示すように、N基板1には、N基板1に対して水平方向に細長い四角柱形状を有する溝21が設けられる。ドレイン層であるN基板1の溝21とは反対側には、図示しないドレイン電極が設けられる。ドレイン電極はN基板1に接続される。溝21第1の溝には、N層2、N-層3、P層4、及びN層5が溝21を覆うように積層形成される。Nドレイン層であるN層2は、例えば、N基板1側で不純物濃度が高く、N-ドリフト層であるN-層3側で不純物濃度が低く設定される。N-ドリフト層であるN-層3は、例えば、N層2よりも幅が広く設定される。N層5には、N基板1に対して垂直方向では、一部がN層5を貫通してP層4表面を露呈するように、N基板1に対して水平方向では、一部がN層5を貫通してP層4側面を露呈するように形成される突起部24を有する溝22第2の溝が設けられる。溝22には、P層6が溝22を覆うように設けられる。P層6は、P層4よりも不純物濃度が高い。P層4には、N基板1に対して水平方向では、P層4を貫通して一端がN-層3側面を露呈し、他端がN層5側面を露呈するように形成される四角柱形状を有する溝23第3の溝が設けられる。溝23は、図3に示すように、N基板1に対して垂直方向では、N層5を貫通してP層4表面を露呈するように設けられる。溝23は、P層6の間及び側面に、P層6と離間して配置される。ここでは、N基板1に対して垂直方向では、P層4表面を露呈するように溝23を設けているが、N層5及びP層4を貫通してN-層3表面を露呈するように溝23を設けてもよい。また、N基板1に対して水平方向では、P層4を貫通して一端がN-層3側面を露呈するように溝23を設けているが、P層4及びN-層3を貫通して一端がN層2側面を露呈するように溝23を設けてもよい。溝23には、ゲート絶縁膜7及びゲート電極8から構成されるトレンチゲート11が溝23を覆うように設けられる。ここで、N層5及びP層6上は、図示しないソース電極が設けられる。ソース電極は、N層5及びP層6に接続される。次に、トレンチパワーMOSトランジスタの動作について、図4及び図5を参照して説明する。図4はトレンチパワーMOSトランジスタの動作時のキャリアの流れを示す図である。図4に示すように、トレンチパワーMOSトランジスタ80は、ドレイン電極に高電位側電源電圧Vddが印加され、トレンチゲート11にHighレベルの信号が印加されたときにオンする。このとき、半導体基板1に対して垂直方向で、トレンチゲート11のP層4と接する側面部に反転層が形成され、ソース電極側からドレイン電極にキャリアが流れる。この側面部は、エレクトロンの移動度が他の面方位よりも大きくなる、例えば{100}面に設定するのが好ましい。ここでは、トレンチゲート11直下にP層4が設けられているので、図示していないがトレンチゲート11直下にも反転層が形成される。トレンチゲート11は、N基板1に対して、水平方向の幅よりも垂直方向の深さが大きいので、トレンチゲート11直下の反転層の影響ドレイン電流への寄与は少ない。図5はトレンチパワーMOSトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。図5に示すように、トレンチパワーMOSトランジスタ80のドレイン側に高電圧が印加されると、N-ドリフト層であるN-層3とP層4の接合がブレークダウンする。このとき、N基板1に対して垂直方向で、トレンチゲート11の側面部接合近傍のN-層3にキャリアが発生する。ブレークダウン時に発生したキャリアであるホールは、P層4⇒突起部24のPキャリア引き抜き層であるP層6⇒ソース電極11へと、N基板1に対して水平方向に流れてソース電極から排出される。このように、ブレークダウン時に発生するキャリアは、P層6を経由して迅速にソース電極から排出される。このため、寄生npnバイポーラトランジスタN-層3側がコレクタ、P層4がベース、N層5側がエミッタの動作を大幅に抑制することができる。したがって、出力耐圧アバランシェ耐量の低下が抑制され、高い出力耐圧アバランシェ耐量を確保することできる。この結果、トレンチパワーMOSトランジスタ80の破壊耐量の低下を防止することができる。また、トレンチパワーMOSトランジスタ80のASOAreaofSafeOperation素子の2次破壊耐量の低下を防止することができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、閾値電圧Vthの制御が容易となる。次に、トレンチパワーMOSトランジスタの製造法について、図6乃至12を参照して説明する。図6乃至11はトレンチパワーMOSトランジスタの製造工程を示す断面図である。図12はトレンチパワーMOSトランジスタの製造工程を示す斜視断面図である。図6に示すように、まず、N型不純物が高濃度にドープされたシリコン基板であるN基板1に、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、RIEReactiveIonEtching法を用いて、N基板1に溝21を形成する。このレジスト膜を剥離後、RIE後処理を実施してダメージ層などを除去する。次に、図7に示すように、溝21及びN基板1上に、N層2、N-層3、P層4、及びN層5を連続的に、例えばシリコンエピタキシャル成長法を用いて積層形成する。ここで、N層2のエピタキシャル成長には、N基板1中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。オートドーピングが発生するとN基板1側のN層2の不純物濃度が高まる。また、N層5エピタキシャル成長には、膜中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。オートドーピングが発生するとN基板1側のP層4の不純物濃度が低下する。続いて、図8に示すように、N層5、P層4、N-層3、及びN層2を、例えばCMPChemicalMechanicalPolishing法を用いてN基板1表面が露呈するまで平坦研磨する。CMP処理後、CMP後処理を実施して残渣物やダメージ層などを除去する。そして、図9に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、RIE法を用いて、N層5に溝22を形成する。このレジスト膜を除去後、再度図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、RIE法を用いて、N層5を貫通してP層4表面が露呈する突起部24を形成する。このレジスト膜を剥離後、RIE後処理を実施してダメージ層などを除去する。次に、図10に示すように、溝22、N層5、P層4、N-層3、N層2、及びN基板1上にP層6を、例えばシリコンエピタキシャル成長法を用いて溝22を覆うように形成する。続いて、図11に示すように、例えばCMP法を用いてN基板1表面が露呈するまで平坦研磨する。CMP処理後、CMP後処理を実施して残渣物やダメージ層などを除去する。そして、図12に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、例えば、RIE法を用いて、P層4に、N基板1に対して水平方向では、P層4を貫通して一端がN-層3側面を露呈し、他端がN層5側面を露呈し、N基板1に対して垂直方向では、端部がN層5を貫通してP層4表面を露呈するように溝23を形成する。このレジスト膜を剥離後、RIE後処理を実施してダメージ層などを除去する。これ以降のトレンチゲート、絶縁膜、コンタクト、金属配線などの工程は、周知の技術を用いて行われ、トレンチパワーMOSトランジスタ80が完成する。上述したように、本実施形態の半導体装置及びその製造方法では、N基板1に溝21が設けられる。溝21には、積層形成されるN層2、N-層3、P層4、及びN層5が溝21を覆うように設けられる。N層5に、N基板1に対して垂直方向では一部がN層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では一部がN層5を貫通してP層4側面が露呈するように溝22が設けられる。溝22には、P層6が溝22を覆うように設けられる。N基板1に対して垂直方向では、N層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では、P層4を貫通して一端でN-層3側面が露呈し、他端でN層5側面が露呈し、P層6の間及び側面と離間して配置形成される溝23が設けられる。溝23には、トレンチゲート11が溝23を覆うように設けられる。P層6は、トレンチパワーMOSトランジスタ80がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。このため、トレンチパワーMOSトランジスタ80の破壊耐量を向上させることができる。また、トレンチパワーMOSトランジスタ80のASOを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーMOSトランジスタ80の閾値電圧Vthの制御が容易となる。なお、本実施形態では、3次元NchトレンチゲートパワーMOSトランジスタで発生するホールをソース側に引き抜くPキャリア引き抜き層であるP層6をトレンチゲートの周囲に設けている。3次元PchトレンチゲートパワーMOSトランジスタの場合、発生するエレクトロンをソース側に引き抜くNキャリア引き抜き層であるN層をトレンチゲートの周囲に設けるのが好ましい。また、N基板上にN層2とN-層3を積層形成しているが、例えば低耐圧系の3次元NchトレンチゲートパワーMOSトランジスタの場合、N層のみ設けてもよい。また、トレンチゲート11とP層6の間にN層5を設けているが図1に示す平面図、終端側のN層5を図13に示すように一部を削除してP層6aaがトレンチゲート11と接するように溝22aaの形状を変更し、終端側にN層5aaを設けたトレンチパワーMOSトランジスタ80aにしてもよい。第2の実施形態次に、本発明の第2の実施形態に係る半導体装置について、図面を参照して説明する。図14はトレンチパワーMOSトランジスタを示す斜視断面図である。本実施形態では、ラテラル方向に動作する3次元NchトレンチパワーMOSトランジスタのトレンチゲートをNソース層とNドレイン層の間に設けている。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図14に示すように、トレンチパワーMOSトランジスタ81は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。P層4、N-層3、及びN層2には、N基板1に対して水平方向では、P層4、N-層3、及びN層2を貫通して一端がN基板1側面を露呈し、他端がN層5側面を露呈するように形成される四角柱形状を有する溝23a第3の溝が設けられる。溝23aは、N基板1に対して垂直方向では、端部がN層5を貫通してP層4表面を露呈するように設けられる。溝23は、P層6の間及び側面に、P層6と離間して配置される。Pキャリア引き抜き層であるP層6は、第1の実施形態と同様な働きをする。ここでは、N基板1に対して垂直方向に、P層4表面を露呈するように溝23aを設けているが、N層5及びP層4を貫通してN-層3表面を露呈するように溝23aを設けてもよい。溝23aには、ゲート絶縁膜7a及びゲート電極8bから構成されるトレンチゲート11aが溝23aを覆うように設けられる。トレンチゲート11aは、Nソース層であるN層5とNドレイン層であるN基板1の間に設けられる。なお、トレンチパワーMOSトランジスタ81は、第1の実施形態と同様な製造方法を用いて製造される。上述したように、本実施形態の半導体装置では、N基板1に溝21が設けられる。溝21には、積層形成されるN層2、N-層3、P層4、及びN層5が溝21を覆うように設けられる。N層5に、N基板1に対して垂直方向では一部がN層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では一部がN層5を貫通してP層4側面が露呈するように溝22が設けられる。溝22には、P層6が溝22を覆うように設けられる。N基板1に対して垂直方向では、N層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では、P層4、N-層3、及びN層2を貫通して一端でN基板1側面が露呈し、他端でN層5側面が露呈し、P層6の間及び側面と離間して配置形成される溝23aが設けられる。溝23aには、トレンチゲート11aが溝23aを覆うように設けられる。P層6は、トレンチパワーMOSトランジスタ81がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。このため、トレンチパワーMOSトランジスタ81の破壊耐量を向上させることができる。また、トレンチパワーMOSトランジスタ81のASOを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーMOSトランジスタ81の閾値電圧Vthの制御が容易となる。第3の実施形態次に、本発明の第3の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図15はトレンチパワーMOSトランジスタを示す斜視断面図である。本実施形態では、Pキャリア引き抜き層の形状を変更している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図15に示すように、トレンチパワーMOSトランジスタ82は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。N層5には、N基板1に対して垂直方向では、N層5を貫通してP層4表面を露呈するように、N基板1に対して水平方向では、一部がN層5を貫通してP層4側面を露呈するように形成される溝22a第2の溝が設けられる。溝22aには、Pキャリア引き抜き層であるP層6aが溝22aを覆うように設けられる。P層6aは、P層4よりも不純物濃度が高い。Pキャリア引き抜き層であるP層6aは、第1の実施形態と同様な働きをする。次に、トレンチパワーMOSトランジスタの製造法について、図16を参照して説明する。図16はトレンチパワーMOSトランジスタの製造工程を示す断面図である。図16に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜を形成する。このレジスト膜をマスクにして、N層5に、例えば、RIE法を用いて、N層5を貫通してP層4表面が露呈する溝22a第2の溝を形成する。このレジスト膜を剥離後、RIE後処理を実施してダメージ層などを除去する。これ以降は、第1の実施形態と同様に製造されるので、説明を省略する。上述したように、本実施形態の半導体装置及びその製造方法では、N基板1に溝21が設けられる。溝21には、積層形成されるN層2、N-層3、P層4、及びN層5が溝21を覆うように設けられる。N層5に、N基板1に対して垂直方向ではN層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では一部がN層5を貫通してP層4側面が露呈するように溝22aが設けられる。溝22aには、P層6aが溝22aを覆うように設けられる。N基板1に対して垂直方向では、N層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では、P層4を貫通して一端でN-層3側面が露呈し、他端でN層5側面が露呈し、P層6の間及び側面と離間して配置形成される溝23が設けられる。溝23には、トレンチゲート11が溝23を覆うように設けられる。P層6aは、トレンチパワーMOSトランジスタ82がブレークダウンしたときに発生するキャリアをソース電極側に迅速に引き抜く。このため、トレンチパワーMOSトランジスタ82の破壊耐量を向上させることができる。また、トレンチパワーMOSトランジスタ82のASOを向上させることができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、トレンチパワーMOSトランジスタ82の閾値電圧Vthの制御が容易となる。第4の実施形態次に、本発明の第4の実施形態に係る半導体装置について、図面を参照して説明する。図17はIGBTを示す斜視断面図である。本実施形態では、ラテラル方向に動作する3次元IGBTの破壊耐量を向上するためにPキャリア引き抜き層をトレンチゲートの周囲に設けている。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図17に示すように、IGBTInsulatedGateBipolarTransistor90は、3次元トレンチゲートIGBTである。Pコレクタ層であるP基板31には、P基板31に対して水平方向に細長い四角柱形状を有する溝21aが設けられる。P基板31の溝21aとは反対側には、図示しないコレクタ電極が設けられる。コレクタ電極はP基板31に接続される。溝21a第1の溝には、NコレクタであるN層32、Nバッファ層であるN層2、N-ベース層であるN-層3、第1のPベース層であるP層4、及びエミッタ層であるN層5が溝21aを覆うように積層形成される。N層5には、P基板31に対して垂直方向では、一部がN層5を貫通してP層4表面を露呈するように、P基板31に対して水平方向では、一部がN層5を貫通してP層4側面を露呈するように形成される突起部24を有する溝22第2の溝が設けられる。溝22には、第2のPベース層であるP層6が溝22を覆うように設けられる。P層6は、P層4よりも不純物濃度が高い。Pキャリア引き抜き層であるP層6は、第1の実施形態と同様な働きをする。P層4には、P基板31に対して水平方向では、P層4を貫通して一端がN-層3側面を露呈し、他端がN層5側面を露呈するように形成される四角柱形状を有する溝23第3の溝が設けられる。溝23は、P基板31に対して垂直方向では、端部がN層5を貫通してP層4表面を露呈するように設けられる。溝23は、P層6の間及び側面に、P層6と離間して配置される。なお、溝23は、P基板31に対して垂直方向では、N層5及びP層4を貫通してN-層3表面を露呈し、P基板31に対して水平方向では、P層4及びN-層3を貫通して一端がN層2側面を露呈、或いはP層4、N-層3、及びN層2を貫通して一端がN層32側面を露呈、他端がN層5側面を露呈するように設けてもよい。溝23には、ゲート絶縁膜7及びゲート電極8から構成されるトレンチゲート11が溝23を覆うように設けられる。ここで、N層5及びP層6上は、図示しないエミッタ電極が設けられる。エミッタ電極は、N層5及びP層6に接続される。上述したように、本実施形態の半導体装置では、P基板1に溝21aが設けられる。溝21aには、積層形成されるN層32、N層2、N-層3、P層4、及びN層5が溝21aを覆うように設けられる。N層5に、N基板1に対して垂直方向では一部がN層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では一部がN層5を貫通してP層4側面が露呈するように溝22が設けられる。溝22には、P層6が溝22を覆うように設けられる。N基板1に対して垂直方向では、N層5を貫通してP層4表面が露呈され、N基板1に対して水平方向では、P層4を貫通して一端でN-層3側面が露呈し、他端でN層5側面が露呈し、P層6の間及び側面と離間して配置形成される溝23が設けられる。溝23には、トレンチゲート11が溝23を覆うように設けられる。P層6は、IGBT90がブレークダウンしたときに発生するキャリアをエミッタ電極側に迅速に引き抜く。このため、3次元トレンチゲートIBGTであるIGBT90の破壊耐量を向上させることができる。また、IGBT90のASOを向上させることができる。第5の実施形態次に、本発明の第5の実施形態に係る半導体装置について、図面を参照して説明する。図18はトレンチパワーMOSトランジスタを示す斜視断面図である。図19aは図18の領域2の拡大平面図、図19bはフィールドプレートの接続を示す図である。図20はCgdとRonの関係を示す図である。本実施形態では、トレンチゲートに相対向するように第3の溝にフィールドプレートを設けてCgdとRonを低減している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図18に示すように、トレンチパワーMOSトランジスタ83は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。P層4には、矩形形状を有し、P層4を貫通して一端がN-層3に達し、他端がN層5に達するように溝23b第3の溝が設けられる。溝23b第3の溝は、ドレイン層であるN基板1に対して、水平方向に2列に複数並列配置される。溝23bの間及び側面には、N層5を介して溝23bと離間してP層6が配置される。溝23bには、トレンチゲート11b図中Gと表示とフィールドプレート42図中FPと表示が埋設される。トレンチゲート11bは矩形形状を有し、P層4を跨ぐように一端がN-層3に達し、他端がN層5に達するように設けられる。トレンチゲート11bは、ゲート絶縁膜7b及びゲート電極8bから構成される。フィールドプレート42は、トレンチゲート11bとは絶縁膜41を介して溝23b第3の溝に対抗配置される。フィールドプレート42は、ゲート絶縁膜7bを介してN-層3側の溝23bに設けられる。フィールドプレート42は矩形形状を有しているが、必ずしもこれに限定されるものではない。例えばフィールドプレート42を台形形状等に変更してもよい。また、フィールドプレート42をトレンチゲート11bと対抗するように一直線上に複数配置してもよい。フィールドプレート42には、N多結晶シリコン膜を用いているが金属膜や金属シリサイド膜などを用いてもよい。図19aに示すように、ゲート電極8bは一端が間隔L1だけN-層3側に延在し、他端が間隔L1だけN層5に延在している。フィールドプレート42は間隔L2だけゲート電極8bと離間配置される。フィールドプレート42は間隔L3の長さを有する図中横方向。図19bに示すように、フィールドプレート42はソース電極に接続される。トレンチパワーMOSトランジスタ83の動作時、ドレインに高電位側電源Vdd、ゲートにゲート電圧Vg、ソース及びフィールドプレート42に低電位側電源接地電位Vssが印加される。高電位側電源Vdd、ゲート電圧Vg、低電位側電源接地電位Vssは、Vdd>Vg>>Vss≧0式1に設定される。フィールドプレート42の電位VFPは0V、ドレイン層であるN-層3の電位Vn3はVddに設定される。このため、ゲート絶縁膜7bを介してフィールドプレート42の周囲に配置されるN-層3の表面部分の濃度が上昇する。このため、図20に示すように、フィールドプレート42を設けたトレンチパワーMOSトランジスタ83は、ゲートドレイン間容量Cgdを低減することができ、オン抵抗Ronを低減することができる。したがって、フィールドプレート42を設けるとゲートドレイン間容量Cgdとオン抵抗Ronのトレードオフ関係を改善することができる。上述したように、本実施形態の半導体装置では、溝23bには、トレンチゲート11bとフィールドプレート42が設けられる。トレンチゲート11bは、P層4を跨ぐように一端がN-層3に達し、他端がN層5に達するように設けられる。フィールドプレート42は、トレンチゲート11bとは絶縁膜41を介して溝23b第3の溝に対抗配置される。トレンチパワーMOSトランジスタ83の動作時、フィールドプレート42の電位VFPは0V、ドレイン層であるN-層3の電位Vn3はVddに設定される。ゲート絶縁膜7bを介してフィールドプレート42の周囲に配置されるN-層3の表面部分の濃度が上昇する。このため、第1の実施形態の効果の他に、ゲートドレイン間容量Cgdとオン抵抗Ronを低減することができる。したがって、トレンチパワーMOSトランジスタ83のゲートドレイン間容量Cgdとオン抵抗Ronのトレードオフ関係を改善することができる。なお、本実施形態ではフィールドプレート42をソース電極に接続しているが必ずこれに限定されるものではない。例えばフィールドプレート42の負電圧を印加してもよい。フィールドプレート42に負電圧を印加すると電流コラプスなどを抑制することができる。また、本実施形態ではフィールドプレート42を溝21に対して垂直方向に配置し、トレンチゲート11bを一端がN-層3まで延在し、他端がP層6まで延在するように配置しているが必ずしもこれに限定されるものではない。例えば、図21乃至23に示す第1及び第2の変形例のトレンチパワーMOSトランジスタであってもよい。具体的には、図21、図22a、及び図22bに示す第1の変形例のトレンチパワーMOSトランジスタ84では、図21に示すように溝23cを第5の実施形態の溝23bよりも延在する。ゲート絶縁膜7c及びゲート電極8cから構成されるトレンチゲート11cを図21に示すように、一方のN-層3から他方のN-層3まで延在するように配置する。フィールドプレート42は、トレンチゲート11cと相対向するように、溝21に対して垂直方向及び底部の水平方向に配置する。図23a及び図23bに示す第2の変形例のトレンチパワーMOSトランジスタでは、溝23dを図23bに示すように第5の実施形態の溝23bよりも深く形成する。P層6を図23bに示すように第5の実施形態の場合よりも深く形成する。フィールドプレート42をトレンチゲート11bと図23bに示すように横方向及び縦方向に相対向するように配置する。第6の実施形態次に、本発明の第6の実施形態に係る半導体装置について、図面を参照して説明する。図24はIGBTを示す斜視断面図である。本実施形態では、ラテラル方向に動作する3次元IGBTにおいて、トレンチゲートに相対向するように第3の溝にフィールドプレートを設けてCgdとRonを低減している。以下、第5の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図24に示すように、IGBTInsulatedGateBipolarTransistor91は、3次元トレンチゲートIGBTである。P層4には、矩形形状を有し、P層4を貫通して一端がN-層3に達し、他端がN層5に達するように溝23b第3の溝が設けられる。溝23b第3の溝は、NコレクタであるN層32に対して、水平方向に2列に複数並列配置される。溝23bの間及び側面には、N層5を介して溝23bと離間してP層6が配置される。溝23bには、トレンチゲート11bとフィールドプレート42が埋設される。トレンチゲート11bは矩形形状を有し、P層4を跨ぐように一端がN-層3に達し、他端がN層5に達するように設けられる。トレンチゲート11bは、ゲート絶縁膜7b及びゲート電極8bから構成される。フィールドプレート42は、トレンチゲート11bとは絶縁膜41を介して溝23b第3の溝に対抗配置される。フィールドプレート42は、ゲート絶縁膜7bを介してN-層3側の溝23bに設けられる。上述したように、本実施形態の半導体装置では、溝23bには、トレンチゲート11bとフィールドプレート42が設けられる。トレンチゲート11bは、P層4を跨ぐように一端がN-層3に達し、他端がN層5に達するように設けられる。フィールドプレート42は、トレンチゲート11bとは絶縁膜41を介して溝23b第3の溝に対抗配置される。IGBT91の動作時、フィールドプレート42の電位VFPは0V、N-層3の電位Vn3はP基板31を介してVdd側に接続される。ゲート絶縁膜7bを介してフィールドプレート42の周囲に配置されるN-層3の表面部分の濃度が上昇する。このため、3次元トレンチゲートIBGTであるIGBT91の破壊耐量を向上させることができる。IGBT91のASOを向上させることができる。また、IGBT91のゲートドレイン間容量Cgdとオン抵抗Ronを低減することができる。したがって、IGBT91のゲートドレイン間容量Cgdとオン抵抗Ronのトレードオフ関係を改善することができる。本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。第1乃至3の実施形態では、第1の溝21上にソース電極を設け、N基板1側にドレイン電極を設けているが、代わりに第1の溝21上にドレイン電極を設け、N基板1側にソース電極を設けてもよい。この場合、Pキャリア引き抜き層であるP層6は、N基板1側に設けるのが好ましい。N層2、N-層3はドレイン電極側に設けるのが好ましい。また、第1乃至4の実施形態では、第2の溝にP層を埋設しているが、P層の代わりに埋め込み金属層や埋め込み金属シリサイド層などを形成してもよい。以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた半導体装置の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。本発明は、以下の付記に記載されているような構成が考えられる。付記1第1導電型の半導体基板に設けられた第1の溝と、前記第1の溝を覆うように形成され、積層形成された前記半導体基板よりも不純物濃度の低い第1導電型のドレイン層、前記ドレイン層よりも不純物濃度の低い第1導電型のドリフト層、第2導電型の第1の半導体層、及び前記第1の半導体層よりも不純物濃度の高い第1導電型のソース層と、前記ソース層に設けられ、前記半導体基板に対して垂直方向では、少なくとも一部が前記ソース層を貫通して前記第1の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、少なくとも一部が前記ソース層を貫通して前記第1の半導体層側面が露呈するように設けられた第2の溝と、前記第2の溝を覆うように形成された前記第1の半導体層よりも不純物濃度の高い第2導電型の第2の半導体層と、前記半導体基板に対して垂直方向では、積層形成された前記第ソース層及び第1の半導体層を貫通して前記ドリフト層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第1の半導体層を貫通し、一端が前記ドリフト層側面、前記ドレイン層側面、或いは前記半導体基板側面が露呈するように設けられ、他端が前記ソース層側面が露呈するように設けられ、前記第2の半導体層と離間するように設けられた第3の溝と、前記第3の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。付記2第1導電型の半導体基板に設けられた第1の溝と、前記第1の溝を覆うように埋設され、積層形成された第2導電型の第1の半導体層、前記第1の半導体層よりも不純物濃度の低い第2導電型の第2の半導体層、前記第2の半導体層よりも不純物濃度の低い第2導電型の第3の半導体層、前記半導体基板よりも不純物濃度の低い第1導電型の第1のベース層、及び前記第2の半導体層よりも不純物濃度の高い第2導電型のエミッタ層と、前記エミッタ層に設けられ、前記半導体基板に対して垂直方向に、少なくとも一部が前記エミッタ層を貫通して前記第1のベース層表面が露呈するように設けられ、前記半導体基板に対して水平方向に、少なくとも一部が前記エミッタ層を貫通して前記第1のベース側面が露呈するように設けられた第2の溝と、前記第2の溝を覆うように埋設された前記第1のベース層よりも不純物濃度の高い第1導電型の第2のベース層と、前記半導体基板に対して垂直方向では、積層形成された前記エミッタ層及び第1のベース層を貫通して前記第3の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第1のベース層を貫通し、一端が前記第1の半導体側面、前記第2の半導体側面、或いは前記第3の半導体側面が露呈するように設けられ、他端が前記エミッタ層側面が露呈するように設けられ、前記第2のベース層の間及び側面と離間するように設けられた第3の溝と、前記第3の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。付記3前記半導体装置がブレークダウンしたとき、前記第3の半導体層及び第1のベース層界面近傍の前記第3の半導体層に発生するホットキャリアは、前記第1のベース層及び第2のベース層を介してエミッタ電極に引き抜かれる付記2に記載の半導体装置。付記4第1導電型の半導体基板に、前記半導体基板に対して水平方向に細長い四角柱形状を有する第1の溝を形成する工程と、前記第1の溝を覆うように、第2の導電型の第1の半導体層、前記第1の半導体層よりも不純物濃度の低い第1導電型の第2の半導体層、前記第2の半導体層よりも不純物濃度の低い第1導電型の第3の半導体層、前記半導体基板よりも不純物濃度の低い第1導電型の第1のベース層、及び前記第2の半導体層よりも不純物濃度の高い第2導電型のエミッタ層を積層形成する工程と、前記エミッタ層、前記第1のベース層、前記第3の半導体層、前記第2の半導体層、及び前記第1の半導体層を、前記半導体基板表面が露呈するように平坦研磨する工程と、前記半導体基板に対して垂直方向では、少なくとも一部が前記エミッタ層を貫通して前記第1のベース層表面が露呈するように、前記半導体基板に対して水平方向では、少なくとも一部が前記エミッタ層を貫通して前記第1のベース層側面が露呈するように、前記エミッタ層に第2の溝を形成する工程と、前記第2の溝を覆うように、前記第1のベース層よりも不純物濃度の高い第2導電型の第2のベース層を形成する工程と、前記第2のベース層を、前記半導体基板表面が露呈するように平坦研磨する工程と、前記半導体基板に対して垂直方向に、積層形成された前記エミッタ層及び前記第1のベース層を貫通して前記第3の半導体層表面が露呈するように、前記半導体基板に対して水平方向に、前記第1のベース層を貫通し、一端が前記第1の半導体側面、前記第2の半導体側面、或いは前記第3の半導体側面が露呈するように、他端が前記エミッタ層側面が露呈するように、前記第2のベース層の間及び側面と離間するように第3の溝を形成する工程と、前記第3の溝を覆うように、ゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートを形成する工程とを具備する半導体装置の製造方法。付記5前記第1の半導体層、前記第2の半導体層、前記第3の半導体層、前記第1のベース層、前記エミッタ層、及び前記第2のベース層は、エピタキシャル法を用いて形成される付記4に記載の半導体装置の製造方法。付記6前記平坦研磨はCMP法を用いて行われる付記4或いは5に記載の半導体装置の製造方法。付記7第1導電型の半導体基板に設けられた第1の溝と、前記第1の溝を覆うように形成され、積層形成された前記半導体基板よりも不純物濃度の低い第1導電型のドレイン層、前記ドレイン層よりも不純物濃度の低い第1導電型のドリフト層、第2導電型の第1の半導体層、及び前記第1の半導体層よりも不純物濃度の高い第1導電型のソース層と、前記ソース層に設けられ、前記半導体基板に対して垂直方向では、少なくとも一部が前記ソース層を貫通して前記第1の半導体層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、少なくとも一部が前記ソース層を貫通して前記第1の半導体層側面が露呈するように設けられた第2の溝と、前記第2の溝を覆うように形成された埋め込み金属層或いは埋め込み金属シリサイド層と、前記半導体基板に対して垂直方向では、積層形成された前記第ソース層及び第1の半導体層を貫通して前記ドリフト層表面が露呈するように設けられ、前記半導体基板に対して水平方向では、前記第1の半導体層を貫通し、一端が前記ドリフト層側面、前記ドレイン層側面、或いは前記半導体基板側面が露呈するように設けられ、他端が前記ソース層側面が露呈するように設けられ、前記第2の半導体層と離間するように設けられた第3の溝と、前記第3の溝を覆うように埋設され、積層形成されたゲート絶縁膜及びゲート絶縁膜から構成されるトレンチゲートとを具備する半導体装置。