半導体素子用のエピタキシャル基板を製造する方法であって、下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層形成工程における加熱温度よりも100°C以上250°C以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。請求項1に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、ことを特徴とする半導体素子用エピタキシャル基板の製造方法。請求項1または請求項2に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、ことを特徴とする半導体素子用エピタキシャル基板の製造方法。請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程における加熱時間が30分以上である、ことを特徴とする半導体素子用エピタキシャル基板の製造方法。請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記チャネル層の上に、AlNからなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成する、ことを特徴とする半導体素子用エピタキシャル基板の製造方法。請求項1ないし請求項5のいずれかに記載の製造方法を用いて作製された半導体素子用エピタキシャル基板。半導体素子用のエピタキシャル基板であって、下地基板と、前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層と、を備え、前記障壁層の表面の二乗平均粗さが0.3nm以下である、ことを特徴とする半導体素子用エピタキシャル基板。請求項7に記載の半導体素子用エピタキシャル基板であって、前記チャネル層と前記障壁層との間に、AlNからなるスペーサ層、をさらに備えることを特徴とする半導体素子用エピタキシャル基板。請求項7または請求項8に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。半導体素子であって、下地基板と、前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層と、前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、を備え、前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが0.3nm以下である、ことを特徴とする半導体素子。このようなHEMT素子あるいはその作製に用いる多層構造体であるHEMT素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。そうした課題の1つとして、ゲート電極と障壁層とのショットキーコンタクト特性の向上がある。例えば、チャネル層をAlGaNにて形成し、障壁層をInAlGaNにて形成したInAlGaN/AlGaNヘテロ構造を有する、半導体素子用のエピタキシャル基板を用いて、ショットキーダイオードを作製した場合、逆方向リーク電流が大きいという問題がある。本発明の発明者は、この問題を解決するべく鋭意検討する過程で、逆方向リーク電流の大きいデバイスほど障壁層表面の二乗平均粗さRMSが大きく、また該表面に突起が多数存在することを見出している。一方で、Inを含むIII族窒化物層のエピタキシャル形成は、In原子の脱離を避けるべく比較的低温で行う必要があるため、障壁層の形成時にその表面平坦性を確保することは難しいという問題がある。本発明は上記課題に鑑みてなされたものであり、簡便な手法によって半導体素子用エピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れた半導体素子用のエピタキシャル基板を実現する方法を提供することを目的とする。上記課題を解決するため、請求項1の発明は、半導体素子用のエピタキシャル基板を製造する方法であって、下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層形成工程における加熱温度よりも100°C以上250°C以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、を備えることを特徴とする。請求項2の発明は、請求項1に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、ことを特徴とする。請求項3の発明は、請求項1または請求項2に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、ことを特徴とする。請求項4の発明は、請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程における加熱時間が30分以上である、ことを特徴とする。請求項5の発明は、請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記チャネル層の上に、AlNからなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成する、ことを特徴とする。請求項6の発明は、半導体素子用エピタキシャル基板であって、請求項1ないし請求項5のいずれかに記載の製造方法を用いて作製されてなる。請求項7の発明は、半導体素子用のエピタキシャル基板であって、下地基板と、前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層と、を備え、前記障壁層の表面の二乗平均粗さが0.3nm以下である、ことを特徴とする。請求項8の発明は、請求項7に記載の半導体素子用エピタキシャル基板であって、前記チャネル層と前記障壁層との間に、AlNからなるスペーサ層、をさらに備えることを特徴とする。請求項9の発明は、半導体素子であって、請求項7または請求項8に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる。請求項10の発明は、半導体素子であって、下地基板と、前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1Nx1y1z1=1なる組成の第1のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2Nx2y2z2=1なる組成の第2のIII族窒化物からなる障壁層と、前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、を備え、前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが0.3nm以下である、ことを特徴とする。請求項1ないし請求項6の発明によれば、Inを含むIII族窒化物からなるにも関わらず、表面の二乗平均粗さが0.3nm以下にまで低減されてなる、表面平坦性の優れた障壁層を備えたエピタキシャル基板が実現される。これにより、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。請求項7ないし請求項10の発明によれば、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。<エピタキシャル基板の構成>図1は、本発明の実施の形態に係るエピタキシャル基板10Aと、これを用いて作製されたHEMT素子10の構成を概略的に示す断面模式図である。エピタキシャル基板10Aは、基板1と、バッファ層2と、チャネル層3と、スペーサ層4と、障壁層5とが積層形成された構成を有する。バッファ層2と、チャネル層3と、スペーサ層4と、障壁層5とはいずれも、MOCVD法有機金属化学気相成長法を用いてエピタキシャル形成される詳細は後述のが好適な一例である。なお、図1における各層の厚みの比率は、実際のものを反映したものではない。以降においては、各層の形成にMOCVD法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、MBE、HVPE、LPEなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。基板下地基板1は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶サファイア基板を用いるのが好適な一例であるが、6H-SiC、4H-SiC、Si、GaAs、スピネル、MgO、ZnO、フェライトなどからなる基板を用いる態様であってもよい。また、バッファ層2は、その上に形成されるチャネル層3、スペーサ層4、および障壁層5の結晶品質を良好なものとするべく、GaNにて数十nm程度の厚みに形成される層である。20nmの厚みに形成するのが好適な一例である。チャネル層3は、Inx1Aly1Gaz1Nx1y1z1=1なる組成のIII族窒化物第1のIII族窒化物にて、数μm程度の厚みに形成される層である。2μmの厚みに形成するのが好適な一例である。本実施の形態においては、チャネル層3は、x1=0、0≦y1≦0.3なる組成範囲をみたすように形成される。0.3<y1≦1とした場合には、チャネル層3自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板10Aを得ることが困難となる。一方、障壁層5は、Inx2Aly2Gaz2Nただし、x2y2z2=1なる組成式で表されるIII族窒化物第2のIII族窒化物にて、数nm~数十nm程度の厚みに形成される層である。本実施の形態に係るエピタキシャル基板10Aは、後述する製法にて作製されることで、障壁層5が、ほぼ原子レベルで平坦な、極めて優れた表面平坦性を有する点において特徴的である。具体的には、障壁層5は、その表面5aの二乗平均粗さRMSの値が0.3nm以下にまで低減されたものとなっている。なお、本実施の形態において、RMSの値はAFM原子間力顕微鏡の測定データ測定範囲3μm角に基づいて求めるものとする。障壁層5がこのような表面形態を有することの作用効果については後述する。スペーサ層4は、チャネル層3と障壁層5との間に設けられる層である。ただし、エピタキシャル基板10Aにおいて、スペーサ層4は必須の構成要素ではない。スペーサ層4は、Inx3Aly3Gaz3Nx3y3z3=1なる組成を有し、少なくともAlを含み、かつ、障壁層5のバンドギャップ以上のバンドギャップを有するIII族窒化物第3のIII族窒化物にて、0.5nm以上3nm以下の範囲の厚みで形成される層である。この範囲内であれば、シート抵抗やコンタクト抵抗といったエピタキシャル基板の特性に影響を及ぼさないことが確認されている。1nmの厚みに形成するのが好適な一例である。好ましくは、スペーサ層4はx3=0かつ0≦z3≦0.05であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層4はAlNx3=0、y3=1、z3=0にて形成される。係る場合、スペーサ層4がAlとNの二元系化合物となるので、Gaを含む3元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。また、図1に示すように、障壁層5の上にさらに、ソース電極6と、ドレイン電極7と、ゲート電極8とを設けることで、HEMT素子10が構成される。係る場合、ソース電極6とドレイン電極7とは、それぞれに十数nm~数百nm程度の厚みを有するTi/Al/Ni/Auからなる多層金属電極として形成するのが好適である。係るソース電極6およびドレイン電極7は、障壁層5との間にオーミック性接触を有する態様にて形成される。一方、ゲート電極8は、それぞれに十数nm~数百nm程度の厚みを有するPd/Auからなる多層金属電極として生成するのが好適である。ゲート電極8は、障壁層5との間にショットキー性接触を有する態様にて形成される。なお、ソース電極6およびドレイン電極7に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ti/Al/Ni/Auからなる多層金属に限定されるものでなく、例えばTi/Al/Pt/Auあるいは、Ti/Alなどを用いることができる。また、ゲート電極8に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Pd/Auに限定されるものでなく、例えばPd/Ti/AuやPt/Au、Ni/Auなども用いることができる。以上のような層構成を有するエピタキシャル基板10Aにおいては、チャネル層3と障壁層5との界面スペーサ層4を備える場合は、スペーサ層4を含む領域がヘテロ接合界面となる。当該界面には、主に自発分極効果により、二次元電子ガスが高濃度に存在する二次元電子ガス領域3eが形成される。なお、二次元電子ガスを好適に生成させるために、当該界面は、平均粗さが0.1nm~3nmの範囲にあり、二乗平均粗さが0.1nm~3nmの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、当該界面は、平均粗さが0.1nm~1nmの範囲にあり、二乗平均粗さが0.1nm~1nmの範囲にあるように形成される。<エピタキシャル基板の作製方法>次に、上述のような表面形態を有する障壁層5を備えたエピタキシャル基板10Aを作製する方法を説明する。エピタキシャル基板10Aの作製は、公知のMOCVD装置を用いて行うことができる。具体的には、In、Al、Gaについての有機金属MO原料ガスTMIトリメチルインジウム、TMAトリメチルアルミニウム、TMGトリメチルガリウムと、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるMOCVD装置を用いる。まず、例えば2インチ径のC面サファイア基板などを基板1として用意し、該基板1を、MOCVD装置のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ圧力を5kPa~50kPaの間の所定の値例えば30kPaに保ちつつ、水素/窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。なお、本発明においては、基板1に対する加熱温度であるサセプタ温度によって各層の形成温度や熱処理温度を表現するものとする。サセプタ温度がバッファ層形成温度である400°C~600°Cの間の所定温度例えば500°Cに達すると、Ga原料ガスとアンモニアガスをリアクタ内に導入し、バッファ層2としてのGaN層を形成する。あるいは、係るバッファ層2の形成に先立ち、サセプタ温度をいったん1100°C~1200°C程度の高温例えば1150°Cに保持して基板1のサーマルクリーニングを行う態様であってもよい。バッファ層2が形成されると、サセプタ温度を所定のチャネル層形成温度T1°Cに保ち、有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層3としてのInx1Aly1Gaz1N層を形成する。ここで、チャネル層形成温度T1は、1000°C≦T1≦1200°Cなる温度範囲から定められる値例えば1100°Cである。チャネル層3が形成されると、引き続き、スペーサ層4としてInx3Aly3Gaz3N層を形成する。スペーサ層4の形成は、サセプタ温度をチャネル層形成温度T1°Cに保ったまま、リアクタ内を水素/窒素混合フロー状態の雰囲気に保ち、リアクタ圧力を目標組成に応じた値とした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入することにより行う。スペーサ層4が形成されると、次いで、サセプタ温度を所定の障壁層形成温度T2°Cに保ち、リアクタ内に窒素ガス雰囲気を形成する。障壁層形成温度T2は、600°C≦T2≦950°Cなる温度範囲から、形成しようとする障壁層5におけるIn組成に応じて定められる値例えば750°Cである。その際、リアクタ内圧力は1kPa~30kPaの間の所定の値例えば10kPaに保たれるようにする。続いて、アンモニアガスと、障壁層5の組成に応じた流量比の有機金属原料ガスとを、いわゆるV/III比が3000以上20000以下の間の所定の値となるようにリアクタ内に導入し、障壁層5としてのInx2Aly2Gaz2N層を所定の厚みに形成する。なお、障壁層5の好ましい成長レートの範囲は0.01~0.1μm/hである。本実施の形態においては、障壁層5の作製に際して、有機金属原料のバブリング用ガスおよびキャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、リアクタ内の窒素分圧が大きくなるため、アンモニア分子の分解速度が比較的低い温度域であっても、Inと窒素との反応を高活性状態で進行させることができる。結果として、Inを含有する窒化物にて障壁層5を構成する場合であっても、これを安定的に形成することができる。また、障壁層5の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域3eにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層5の作製に際し、雰囲気に水素ガスを意図的に混入させることは、障壁層5の表面平坦性を劣化させ、なおかつ二次元電子ガス濃度の低下を生じさせるおそれがあるために好ましくない。障壁層5が形成されると、層構成上は、エピタキシャル基板10Aが得られたことになる。しかしながら、ここまでの手順が完了したのみでは、障壁層5は上述のような原子レベルでの平坦性を有するものとはなっていない。図2は、障壁層5の表面5aのAFM原子間力顕微鏡像である。図2からは、表面5aには多数の突起が存在することが確認される。そこで、本実施の形態においては、障壁層5の形成に連続して、該障壁層5の表面平坦性を向上させる処理平坦化処理を行う。具体的には、障壁層5の形成後もエピタキシャル基板10Aを降温させることなく、サセプタ温度を障壁層形成温度T2から平坦化処理温度T3°Cに上昇させ、係る平坦化処理温度T3でエピタキシャル基板10Aを保持する熱処理を行う。平坦化処理温度T3は障壁層形成温度T2よりも100°C以上250°C以下の範囲で高い温度に設定される。その際、障壁層5の形成が終了した時点で有機金属原料ガスの供給は停止され、その後の熱処理は、アンモニアガスまたはキャリアガスである窒素ガスのみの雰囲気、またはアンモニアガスと窒素ガスの混合雰囲気で行われる。すなわち、熱処理は、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気で行われる。また、熱処理時間は、30分以上であればよく、60分以内とすれば十分である。それ以上の長時間、加熱を行ってもよいが、障壁層5の表面5aのRMSの値は低減されない。図3は、熱処理を行ったエピタキシャル基板10Aについての、障壁層5の表面5aのAFM像である。図3を図2と対比すると、熱処理を行うことで、障壁層5の表面5aは熱処理を行わない場合よりも平坦化されていることがわかる。具体的には、熱処理を行うことで、障壁層5の表面5aのRMS値は、0.2nm以上0.3nm以下の範囲にまで低減される。これは、図2において確認された、エネルギー的に不安定である上述の突起部分を構成していた原子が、熱処理によって蒸発したまたは再配置された結果であると考えられる。なお、T3とT2の温度差が100°Cよりも小さい条件で熱処理を行うのは、障壁層5の表面5aに平坦性が向上したといえるだけの十分な変化が生じないか、あるいは原子レベルで平坦な状態に達するまで極めて長時間を要するために好ましくない。また、T3とT2の温度差が250°Cよりも大きい条件で熱処理を行うのは、熱処理時間が短かければ多少の表面平坦性の向上はみられるものの、上述のように100°C以上250°C以下の温度差を設ける場合に比してその効果は充分ではなく、また、熱処理時間が大きくなると急激に表面平坦性が劣化するため好ましくない。以上のような熱処理までを行うことで、本実施の形態に係るエピタキシャル基板10Aが得られる。なお、得られたエピタキシャル基板10Aの表面障壁層5の表面5aに、公知の薄膜形成手法やフォトリソグラフィプロセスを用いてソース電極6、ドレイン電極7、およびゲート電極8を形成すれば、HEMT素子10が得られる。以上、説明したように、本実施の形態によれば、障壁層を形成する工程の後、これに連続して、障壁層形成温度よりも100°C以上250°C以下の範囲で高い温度である平坦化処理温度にてエピタキシャル基板を加熱するという、簡便かつ容易に行える処理を追加的に行うことで、原子レベルの表面平坦性を有する障壁層を備えたエピタキシャル基板が実現される。<障壁層の表面形態とショットキーコンタクト特性との関係>次に、上述のような態様にて得られるエピタキシャル基板10Aにおける障壁層5の表面形態とショットキーコンタクト特性との関係について説明する。図4は、種々の平坦化処理条件で作製したエピタキシャル基板10Aについて、障壁層5の表面5aのRMSの値と、当該表面5aにショットキー接合電極を形成して測定した20V印加時の逆方向リーク電流の値との関係をプロットしたグラフである。なお、図4中の0°Cなどの凡例は、上述の平坦化処理の際の平坦化処理温度T3と障壁層形成温度T2の温度差を示している。また、T2=750°Cである。図4からは、すべてのデータ点がおおよそ1つの曲線に沿ってプロットされており、障壁層5の表面5aについてのRMSの値と逆方向リーク電流の値との間に、ほぼ1対1の関係があることがわかる。このことは、障壁層5の表面5aのRMS値をできるだけ小さくすることで、逆方向リーク電流の値を抑制することができることを示している。なお、障壁層形成温度T2を違えても同様の傾向があることが、本発明の発明者によって確認されている。特に、上述の熱処理平坦化処理を施すことで障壁層5の表面5aのRMSの値を0.3nm以下にまで低減したエピタキシャル基板10Aは、20V印加時の逆方向リーク電流が1×106A/cm2以下にまで抑制されてなる。これは、障壁層5の表面平坦性が向上することで、ショットキー接合界面における接合性が向上することによる効果であると考えられる。以上の結果は、エピタキシャル基板10Aが優れた表面平坦性を有する障壁層5を備えるようにすることで、優れたショットキーコンタクト特性を有するエピタキシャル基板10Aさらにはこれを用いたHEMT素子10が実現されることを示している。すなわち、障壁層5とゲート電極との接合界面の二乗平均粗さが0.3nm以下であり、これによって20V印加時の逆方向リーク電流が1×104A/cm2以下にまで抑制されたHEMT素子10が、実現される。すなわち、本実施の形態によれば、障壁層形成後、連続して平坦化処理を施すことで、ショットキーコンタクト特性の優れたエピタキシャル基板、さらにはこれを用いたHEMT素子が実現される。実施例1実施例1として、各層の組成は同じで、障壁層5の形成後に行う熱処理の温度条件および時間を種々に違えた多数のエピタキシャル基板10Aを作製し、その特性評価を行った。具体的には、チャネル層3はGaNにて形成し、スペーサ層4はAlNにて形成し、障壁層5はIn018Al082Nを目標組成として形成した。また、熱処理については、平坦化処理温度T3と障壁層形成温度T2との差分値を4水準に違えるとともに、それぞれの熱処理における熱処理時間を最大90分までの間で種々に設定した。図5は、その際の熱処理条件と評価結果とを、一覧にして示す図である。なお、図5には、比較のため、熱処理を行わないエピタキシャル基板10Aについての評価結果も併せて示している。まず、基板として直径2インチのC面サファイア基板を用意し、MOCVD装置のリアクタ内のサセプタ上に配置した。次いで、リアクタ内圧力を30kPaとし、水素/窒素混合フロー状態の雰囲気を形成した後、サセプタ加熱によって基板を昇温した。サセプタ温度を1150°Cとして10分保持することで、基板表面のクリーニングを行った。次いで、サセプタ温度を500°Cまで下げ、水素/窒素混合フロー状態の雰囲気を維持しながら、原料としてTMGバブリングガスとアンモニアガスとをリアクタ内に導入して、バッファ層2としてのGaN層を20nmの厚さに成長させた。その後、サセプタ温度をチャネル層形成温度T1である1100°Cまで上昇させ、TMGバブリングガスとアンモニアガスとをリアクタ内に導入して、GaNからなるチャネル層3を2μmの厚さに成長させた。チャネル層3が得られると、リアクタ圧力を10kPaとした後、TMAバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層4として厚さ1nmのAlN層を形成した。スペーサ層4を形成した後は、窒素/アンモニア混合フロー状態の雰囲気に切り替え、障壁層形成温度T2サセプタ温度を750°C、リアクタ圧力を10kPaというIn018Al082Nという障壁層5の目標組成に応じた値に設定し、さらに、当該目標組成に応じたガス流量比でTMAバブリングガスおよびTMIバブリングガスとアンモニアガスをリアクタ内に導入して、障壁層5を15nmの厚みを有するように形成した。障壁層5の形成が終了すると、TMAバブリングガスおよびTMIバブリングガスの供給を停止し、窒素/アンモニア混合フロー状態の雰囲気を維持しながら、サセプタ温度を平坦化処理温度T3にまで昇温した。当該温度に到達後、最短で1分、最長で90分、同温度でエピタキシャル基板10Aを保持することで、熱処理平坦化処理を行った。平坦化処理温度T3は、750°C差分値=0°C、850°C100°C、1000°C250°C、および1050°C300°Cの4水準とした。平坦化処理終了後、サセプタ温度を室温まで降下させた。室温到達後、エピタキシャル基板10Aをリアクタ外に取り出した。これにより、エピタキシャル基板10Aが得られた。任意のエピタキシャル基板10Aを対象にC-V測定を行ったところ、障壁層5の表面5aから深さ15nm付近に2次元電子ガスの存在が確認された。また、エピタキシャル基板10Aの表面である障壁層5の表面5aをXPSX線光電子分光法にて測定をしたところ、In、Al、Nが含まれ、In018Al082Nが形成されていることが確認された。さらに、得られた全てのエピタキシャル基板10Aの表面を原子間力顕微鏡AFMにて3μm×3μmの領域で観察し、それぞれの表面粗さRMSの値を求めた。図5にその結果を示している。次に、ショットキーコンタクト特性を評価するために、全てのエピタキシャル基板10Aを対象に、これを用いた同心円型ショットキーダイオードを作製した。同心円電極パターンの外側パターンとなるカソードオーミック電極としては、Ti/Al/Ni/Auそれぞれの膜厚は25/75/15/100nmからなる金属層を形成した。なお、係る金属層の形成後には、800°Cの窒素ガス雰囲気中で30秒の熱処理を行った。さらに同心円パターンの内側パターンとなるアノードショットキー電極としては、Pd/Auそれぞれの膜厚は20/200nmからなる金属層を障壁層の上に形成した。尚、アノードショットキー電極の直径は200μmとし、アノードショットキー電極とカソードオーミック電極との間隔は20μmとした。係る同心円型ショットキーダイオード素子を対象に、室温においてアノードショットキー電極と障壁層5とからなるショットキー接合部に20Vの電圧を印加し、逆方向リーク電流を測定した。図5にその結果を示している。図6は、図5に示した結果に基づいて、RMSの値を加熱時間に対してプロットしたグラフである。また、図7は、図5に示した結果に基づいて、単位面積あたりの逆方向リーク電流逆方向リーク電流密度の値を加熱時間に対してプロットしたグラフである。なお、図5に示した結果に基づいて、逆方向リーク電流の値をRMSの値に対してプロットしたグラフが図4である。図6に示す結果からは、平坦化処理温度T3を障壁層形成温度T2と同じにしても、RMSは低減されないのに対して、平坦化処理温度T3と障壁層形成温度T2との差分値が100°Cおよび250°Cである場合には、少なくとも加熱時間を30分とすることで、熱処理なしの場合に0.56nmであったRMSの値が、そのおよそ1/2の0.2nm以上0.3nm以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、RMSの値は変化しないことがわかる。その一方で、当該差分値をさらに大きな300°Cとした場合には、加熱時間が10分の場合にRMSの値が約0.4nmという極小値をとるに過ぎないこともわかる。また、図7に示す結果についても、図6に示した結果と類似する傾向があり、平坦化処理温度T3を障壁層形成温度T2と同じにしたエピタキシャル基板10Aの逆方向リーク電流は熱処理を行わない場合とほぼ同程度であるのに対して、平坦化処理温度T3と障壁層形成温度T2との差分値が100°Cおよび250°Cである場合には、少なくとも加熱時間を30分とすることで、熱処理なしの場合に1×102A/cm2強であった逆方向リーク電流の値が、そのおよそ1/100以下の1×104A/cm2以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流の値は変化しないことがわかる。その一方で、当該差分値をさらに大きな300°Cとした場合には、加熱時間が10分の場合に逆方向リーク電流の値が約1×103A/cm2強という極小値をとるに過ぎないこともわかる。実施例2および実施例3実施例2および実施例3として、障壁層形成温度T2をそれぞれ650°C、850°Cとしたほかは、実施例1と同様にエピタキシャル基板10Aを作製し、その特性評価を行った。図8は、T2=650°Cである実施例2のエピタキシャル基板10Aについて、RMSの値を加熱時間に対してプロットしたグラフである。また、図9は、実施例2のエピタキシャル基板10Aについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。図10は、T2=850°Cである実施例3のエピタキシャル基板10Aについて、RMSの値を加熱時間に対してプロットしたグラフである。また、図11は、実施例3のエピタキシャル基板10Aについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。図8および図10に示す結果からは、実施例2および実施例3の場合も、実施例1と同様に、平坦化処理温度T3と障壁層形成温度T2との差分値が100°Cおよび250°Cである場合には、少なくとも加熱時間を30分とすることで、RMSの値は、熱処理なしの場合のおよそ1/2程度にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、RMSは低減されない点も実施例1と同様である。加えて、平坦化処理温度T3が障壁層形成温度T2と同じである場合、および、当該差分値をさらに大きな300°Cとした場合のいずれもRMSの値は低減されないことも、実施例1と同様である。そして、図9および図11に示す逆方向リーク電流についての結果も実施例1と同様であり、平坦化処理温度T3と障壁層形成温度T2との差分値が100°Cおよび250°Cである場合には、少なくとも加熱時間を30分とすることで、熱処理なしの場合のおよそ1/100以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流は低減されない点も実施例1と同様である。加えて、平坦化処理温度T3が障壁層形成温度T2と同じである場合、および、当該差分値をさらに大きな300°Cとした場合のいずれも逆方向リーク電流の値は低減されないことも、実施例1と同様である。実施例4および実施例5実施例4および実施例5として、スペーサ層4としてのAlN層の膜厚をそれぞれ0.5nm、3nmとしたほかは、実施例1と同様にエピタキシャル基板10Aを作製し、その特性評価を行った。図12は、AlN層の膜厚が0.5nmの場合の熱処理条件と評価結果とを、一覧にして示す図である。図13は、AlN層の膜厚が3nmの場合の熱処理条件と評価結果とを、一覧にして示す図である。なお、図12および図13には、比較のため、熱処理を行わないエピタキシャル基板10Aについての評価結果も併せて示している。図12および図13からは、実施例4および実施例5のいずれにおいても、少なくとも加熱時間を30分とすることで、RMSの値は、0.3nm未満にまで低減され、さらに加熱時間を長くしても、RMSは略一定に保たれることがわかる。さらに、図12および図13からは、少なくとも加熱時間を30分とすることで、逆方向リーク電流の値が、熱処理なしの場合のおよそ1/30以下から1/200以下にまで低減されることがわかる。以上の実施例の結果は、障壁層形成温度T2が障壁層5の形成に好適な温度として設定されていさえすれば、上述の実施の形態のように、平坦化処理温度T3と障壁層形成温度T2との差分値を100°C以上250°C以下とする熱処理を少なくとも30分行うことで、原子レベルでの平坦性が確保される程度にまで障壁層5の表面平坦性が向上され、その結果として、逆方向リーク電流が好適に抑制されることを示している。