"絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第1出力端子から出力すると共に前記第2トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第2出力端子から出力する負荷回路と、を備える差動入力回路であって、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備える差動入力回路。請求項1記載の差動入力回路であって、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える差動入力回路。請求項1または2記載の差動入力回路であって、前記負荷回路は、第1インバータと、前記第1インバータの出力が入力されると共に出力が前記第1インバータの入力に入力される第2インバータと、前記第1インバータの出力に接続された第1出力端子と、前記第2インバータの出力に接続された第2出力端子と、を有するラッチ回路である差動入力回路。請求項1または2記載の差動入力回路であって、前記負荷回路は、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第1出力端子に接続された第3トランジスタと、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第2出力端子に接続されゲートが前記第3トランジスタのゲートに接続された第4トランジスタと、を有するカレントミラー回路である差動入力回路。請求項1または2記載の差動入力回路であって、前記負荷回路は、前記電源電圧印加点と前記第1出力端子との間に接続された第1抵抗素子と、前記電源電圧印加点と前記第2出力端子との間に接続された第2抵抗素子と、を備える回路である差動入力回路。絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流と前記第2トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、を備える差動入力回路であって、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備える差動入力回路。請求項6記載の差動入力回路であって、前記第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える差動入力回路。請求項6または7記載の差動入力回路であって、前記負荷回路は、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記出力端子に接続された第3トランジスタと、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインがゲートと前記第3トランジスタのゲートに接続された第4トランジスタと、を有するカレントミラー回路である差動入力回路。請求項1記載の差動入力回路の電圧特性を調整する電圧特性調整方法であって、前記第1の電圧の第1制御信号を前記第1電流源に入力すると共に前記第2電圧と異なる電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧と異なる第4制御信号を前記第2電流源に入力した状態で、前記差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を前記第1入力端子に印加すると共に前記第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を前記第2入力端子に印加したときの前記第1出力端子から電圧および前記第2出力端子からの電圧を検出する第1ステップと、前記第2出力端子の電圧が前記第1出力端子の電圧以上であるときには前記第1入力端子に前記第1入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧の第4制御信号を前記第2電流源に入力し、前記第2出力端子の電圧が前記第1出力端子の電圧未満であるときには前記出力電圧が前記所定電圧未満であるときには前記第2入力端子に前記第2入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧と異なる第2制御信号と前記第3電圧の第3制御信号とを前記高電圧印加回路に入力する第2ステップと、を備える差動入力回路の電圧特性調整方法。請求項6記載の差動入力回路の電圧特性を調整する電圧特性調整方法であって、前記第1の電圧の第1制御信号を前記第1電流源に入力すると共に前記第2電圧と異なる電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧と異なる第4制御信号を前記第2電流源に入力した状態で、前記差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を前記第1入力端子に印加すると共に前記第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を前記第2入力端子に印加したときの前記出力端子からの出力電圧を検出する第1ステップと、前記出力電圧の電圧が所定電圧以上であるときには前記第1入力端子に前記第1入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧の第4制御信号を前記第2電流源に入力し、前記出力電圧が前記所定電圧未満であるときには前記第2入力端子に前記第2入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧と異なる第2制御信号と前記第3電圧の第3制御信号とを前記高電圧印加回路に入力する第2ステップと、を備える差動入力回路の電圧特性調整方法。請求項9または10記載の差動入力回路の電圧特性調整方法であって、前記差動入力回路は、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える回路であり、前記第1ステップは、前記接続解除回路に前記第5電圧と異なる電圧の第5制御信号を入力し、前記第2ステップは、前記第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除する差動入力回路の電圧特性調整方法。ところで、ソースが共通接続されそれぞれのゲートが二つの入力端子に接続された二つのトランジスタを有する差動対と、差動対と接地電圧が印加されるノードとに接続された電流源と、差動対と電源電圧が印加されるノードとに接続されて差動対の二つのトランジスタに流れる電流の差に対応する電圧を出力端子から出力する負荷回路とを備える差動入力回路では、差動対の二つのトランジスタのしきい値電圧のばらつき以下、入力オフセットというが大きいと、差動入力回路を適正に動作させることができなくなる場合がある。したがって、こうした入力オフセットをより小さくすることが望まれている。本発明の差動入力回路および差動入力回路の電圧特性調整方法は、ソースが共通接続されそれぞれのゲートが二つの入力端子に接続された二つのトランジスタを有する差動対を備える差動入力回路において、入力オフセットをより小さくすることを主目的とする。本発明の差動入力回路および差動入力回路の電圧特性調整方法は、上述の主目的を達成するために以下の手段を採った。本発明の第1の差動入力回路は、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第1出力端子から出力すると共に前記第2トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第2出力端子から出力する負荷回路と、を備える差動入力回路であって、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備えることを要旨とする。この本発明の第1の差動入力回路では、第1電圧の第1制御信号を第1電流源に入力すると共に第2電圧と異なる電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧と異なる第4制御信号を第2電流源に入力した状態で、差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を第1入力端子に印加すると共に第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を第2入力端子に印加したときの第1出力端子の電圧と第2出力端子の電圧とに応じて、第1トランジスタのドレインまたは第2トランジスタのドレインに第2電源電圧を印加して第1トランジスタまたは第2トランジスタに電流を流すことにより、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、第2出力端子の電圧が第1出力端子の電圧以上であるときには第1入力端子に第1入力電圧以上第2電源電圧以下の電圧を印加して第2電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第1トランジスタのドレインに第2電源電圧を印加して、第1トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、第2出力端子の電圧が第1出力端子の電圧未満であるときには第2入力端子に第2入力電圧以上第2電源電圧以下の電圧を印加して第2電圧と異なる第2制御信号と第3電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより第2トランジスタのドレインに第2電源電圧を印加して第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第1トランジスタまたは第2トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇させることができ、入力オフセットをより小さくすることができる。また、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入させる際に第2電流源に電流を流すことにより、第1電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第1電圧,第2電圧,第3電圧,第4電圧,第1電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第1入力電圧および第2入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。こうした本発明の第1の差動入力回路において、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備えるものとすることもできる。差動対と負荷回路との接続を解除した状態で差動対の第1トランジスタのドレインまたは第2トランジスタのドレインへ第2電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。また、本発明の第1の差動入力回路において、前記負荷回路は、第1インバータと、前記第1インバータの出力が入力されると共に出力が前記第1インバータの入力に入力される第2インバータと、前記第1インバータの出力に接続された第1出力端子と、前記第2インバータの出力に接続された第2出力端子と、を有するラッチ回路であるものとしたり、前記負荷回路は、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第1出力端子に接続された第3トランジスタと、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第2出力端子に接続されゲートが前記第3トランジスタのゲートに接続された第4トランジスタと、を有するカレントミラー回路であるものとしたり、前記負荷回路は、前記電源電圧印加点と前記第1出力端子との間に接続された第1抵抗素子と、前記電源電圧印加点と前記第2出力端子との間に接続された第2抵抗素子と、を備える回路であるものとすることもできる。本発明の第2の差動入力回路は、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流と前記第2トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、を備える差動入力回路であって、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備えることを要旨とする。この本発明の第2の差動入力回路では、第1電圧の第1制御信号を第1電流源に入力すると共に第2電圧と異なる電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧と異なる第4制御信号を第2電流源に入力した状態で、差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を第1入力端子に印加すると共に第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を第2入力端子に印加したときの出力端子の電圧に応じて、第1トランジスタのドレインまたは第2トランジスタのドレインに第2電源電圧を印加すると共に第2電流源によって第1トランジスタまたは第2トランジスタと接地電圧印加点との間への電流を流すことにより、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、出力端子の電圧の電圧が所定電圧以上であるときには第1入力端子に第1入力電圧以上第2電源電圧以下の電圧を印加して第2電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第1トランジスタのドレインに第2電源電圧を印加して、第1トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、出力端子の電圧が所定電圧未満であるときには第2入力端子に第2入力電圧以上第2電源電圧以下の電圧を印加して第2電圧と異なる第2制御信号と第3電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第2トランジスタのドレインに第2電源電圧を印加して第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第1トランジスタまたは第2トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇さることができ、入力オフセットをより小さくすることができる。また、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入させる際に第2電流源に電流を流すことにより、第1電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第1電圧,第2電圧,第3電圧,第4電圧,第1電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第1入力電圧および第2入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。こうした本発明の第2の差動入力回路において、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備えるものとすることもできる。差動対と負荷回路との接続を解除した状態で差動対の第1トランジスタのドレインまたは第2トランジスタのドレインへ第2電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。また、本発明の第2の差動入力回路において、前記負荷回路は、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記出力端子に接続された第3トランジスタと、pチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインがゲートと前記第3トランジスタのゲートに接続された第4トランジスタと、を有するカレントミラー回路であるものとすることもできる。本発明の第1の差動入力回路の電圧特性調整方法は、上述したいずれかの態様の本発明の第1の差動入力回路、すなわち、基本的には、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第1出力端子から出力すると共に前記第2トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第2出力端子から出力する負荷回路と、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備える差動入力回路の電圧調整方法であって、前記第1の電圧の第1制御信号を前記第1電流源に入力すると共に前記第2電圧と異なる電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧と異なる第4制御信号を前記第2電流源に入力した状態で、前記差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を前記第1入力端子に印加すると共に前記第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を前記第2入力端子に印加したときの前記第1出力端子から電圧および前記第2出力端子からの電圧を検出する第1ステップと、前記第2出力端子の電圧が前記第1出力端子の電圧以上であるときには前記第1入力端子に前記第1入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧の第4制御信号を前記第2電流源に入力し、前記第2出力端子の電圧が前記第1出力端子の電圧未満であるときには前記出力電圧が前記所定電圧未満であるときには前記第2入力端子に前記第2入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧と異なる第2制御信号と前記第3電圧の第3制御信号とを前記高電圧印加回路に入力する第2ステップと、を備えることを要旨とする。この本発明の第1の差動入力回路の電圧特性調整方法では、第1電圧の第1制御信号を第1電流源に入力すると共に第2電圧と異なる電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧と異なる第4制御信号を第2電流源に入力した状態で、差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を第1入力端子に印加すると共に第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を第2入力端子に印加したときの第1出力端子の電圧と第2出力端子の電圧とに応じて、第1トランジスタのドレインまたは第2トランジスタのドレインに第2電源電圧を印加して第1トランジスタまたは第2トランジスタに電流を流すことにより、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、第2出力端子の電圧が第1出力端子の電圧以上であるときには第1入力端子に第1入力電圧以上第2電源電圧以下の電圧を印加して第2電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第1トランジスタのドレインに第2電源電圧を印加して、第1トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、第2出力端子の電圧が第1出力端子の電圧未満であるときには第2入力端子に第2入力電圧以上第2電源電圧以下の電圧を印加して第2電圧と異なる第2制御信号と第3電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより第2トランジスタのドレインに第2電源電圧を印加して第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第1トランジスタまたは第2トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇させることができ、入力オフセットをより小さくすることができる。また、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入させる際に第2電流源に電流を流すことにより、第1電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第1電圧,第2電圧,第3電圧,第4電圧,第1電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第1入力電圧および第2入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。本発明の第2の差動入力回路の電圧特性調整方法は、上述したいずれかの態様の本発明の第2の差動入力回路、すなわち、基本的には、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第1入力端子に接続された第1トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第2入力端子に接続されソースが前記第1トランジスタのソースに接続された第2トランジスタとを有する差動対と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと接地電圧印加点または第1電源電圧が印加される電源電圧印加点とに接続され第1電圧の第1制御信号が入力されたときに電流を供給する第1電流源と、前記差動対と前記電源電圧印加点とに接続され前記第1トランジスタのソースとドレインとの間の電流と前記第2トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、前記第1トランジスタのドレインと前記第2トランジスタのドレインとに接続され、第2電圧の第2制御信号が入力されたときには前記第1電源電圧より電圧が高い第2電源電圧を前記第1トランジスタのドレインに印加すると共に前記第2電圧と異なる電圧の第2制御信号が入力されたときには前記第2トランジスタのドレインへの前記第2電源電圧の印加を停止し、第3電圧の第3制御信号が入力されたときには前記第2電源電圧を前記第2トランジスタのドレインに印加すると共に前記第3電圧と異なる電圧の第3制御信号が入力されたときには前記第1トランジスタのドレインへの前記第2電源電圧の印加を停止する高電圧印加回路と、前記第1トランジスタのソースおよび前記第2トランジスタのソースと前記接地電圧印加点との間に接続され、第4電圧の第4制御信号が入力されたときには電流を供給し、前記第4電圧と異なる電圧の第4制御信号が入力されたときには電流を供給を停止する第2電流源と、を備える差動入力回路の電圧調整方法であって、前記第1の電圧の第1制御信号を前記第1電流源に入力すると共に前記第2電圧と異なる電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧と異なる第4制御信号を前記第2電流源に入力した状態で、前記差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を前記第1入力端子に印加すると共に前記第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を前記第2入力端子に印加したときの前記出力端子からの出力電圧を検出する第1ステップと、前記出力電圧の電圧が所定電圧以上であるときには前記第1入力端子に前記第1入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧の第2制御信号と前記第3電圧と異なる電圧の第3制御信号とを前記高電圧印加回路に入力して前記第4電圧の第4制御信号を前記第2電流源に入力し、前記出力電圧が前記所定電圧未満であるときには前記第2入力端子に前記第2入力電圧以上前記第2電源電圧以下の電圧を印加して前記第2電圧と異なる第2制御信号と前記第3電圧の第3制御信号とを前記高電圧印加回路に入力する第2ステップと、を備えることを要旨とする。この本発明の第2の差動入力回路の電圧特性調整方法では、第1電圧の第1制御信号を第1電流源に入力すると共に第2電圧と異なる電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧と異なる第4制御信号を第2電流源に入力した状態で、差動対の第1入力端子に入力する電圧として予め定められた範囲内の第1入力電圧を第1入力端子に印加すると共に第2入力端子に入力する電圧として予め定められた範囲内の第2入力電圧を第2入力端子に印加したときの出力端子の電圧に応じて、第1トランジスタのドレインまたは第2トランジスタのドレインに第2電源電圧を印加すると共に第2電流源によって第1トランジスタまたは第2トランジスタと接地電圧印加点との間への電流を流すことにより、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、出力端子の電圧の電圧が所定電圧以上であるときには第1入力端子に第1入力電圧以上第2電源電圧以下の電圧を印加して第2電圧の第2制御信号と第3電圧と異なる電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第1トランジスタのドレインに第2電源電圧を印加して、第1トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、出力端子の電圧が所定電圧未満であるときには第2入力端子に第2入力電圧以上第2電源電圧以下の電圧を印加して第2電圧と異なる第2制御信号と第3電圧の第3制御信号とを高電圧印加回路に入力して第4電圧の第4制御信号を第2電流源に入力することにより、第2トランジスタのドレインに第2電源電圧を印加して第2トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第1トランジスタまたは第2トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇さることができ、入力オフセットをより小さくすることができる。また、第1トランジスタまたは第2トランジスタの絶縁層に電子を注入させる際に第2電流源に電流を流すことにより、第1電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第1電圧,第2電圧,第3電圧,第4電圧,第1電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第1入力電圧および第2入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。こうした本発明の第1、第2の電圧特性調整方法において、前記差動入力回路は、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し前記第5電圧と異なる電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える回路であり、前記第1ステップは、前記接続解除回路に前記第5電圧と異なる電圧の第5制御信号を入力し、前記第2ステップは、第5電圧の第5制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除するものとすることもできる。こうすれば、差動対と負荷回路との接続を解除した状態で差動対の第1トランジスタのドレインまたは第2トランジスタのドレインへ第2電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。次に、本発明を実施するための形態を実施例を用いて説明する。図1は、本発明の一実施例としての差動入力回路10の構成の概略を示す構成図である。差動入力回路10は、nチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorとして形成されゲートが入力端子IN1に接続されたトランジスタTin1とnチャネルMOSFETとして形成されゲートが入力端子IN2に接続されソースがトランジスタTin1のソースに接続されたトランジスタTin2とを有する差動対40と、nチャネルMOSFETとして形成されドレインがトランジスタTin1のソースおよびトランジスタTin2のソースに接続される共にソースが接地電圧Gnd例えば、0Vなどが印加される接地電圧印加点GNDとに接続されゲートに制御信号SCが入力されるトランジスタTccと、差動対40と電源電圧Vddl例えば、1.0Vなどが印加される電源電圧印加点VDDLとに接続されたラッチ回路50と、pチャネルMOSFETとして形成されソースがトランジスタTin1のドレインに接続されると共にドレインが電源電圧Vddlより高い電源電圧Vddh例えば、2.5Vなどが印加される電源電圧印加点VDDHに接続されたトランジスタTp1とpチャネルMOSFETとして形成されソースがトランジスタTin2のドレインに接続されると共にドレインが電源電圧印加点VDDHに接続されたTp2とを有する高電圧印加回路60と、ラッチ回路50と差動対40との接続および接続を解除するスイッチング回路70と、nチャネルMOSFETとして形成されドレインがトランジスタTin1のソースおよびトランジスタTin2のソースに接続される共にソースが接地電圧Gndが印加される接地電圧印加点GNDに接続されゲートに制御信号SENが入力されるトランジスタTsenと、を備える。ここで、トランジスタTin1,Tin2,Tp1,Tp2,Tsenの構造について説明する。トランジスタTin1,Tin2,Tsenは、図2に示すように、周知のnチャネルMOSトランジスタとして構成されており、導電型がp型となるよう調整されたシリコンSiなどの半導体材料により形成された半導体基板20上に二酸化シリコンSiO2などの絶縁性能が高い材料により形成された絶縁層22と、絶縁層22上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極24と、半導体基板20の絶縁層22の下方の領域を挟むように半導体基板20に形成されソースまたはドレインとして機能する導電型がn型の二つの拡散層26,28とを備える。また、トランジスタTp1,Tp2は、図3に示すように、周知のpチャネルMOSトランジスタとして構成されており、半導体基板20に形成された導電型がn型となるよう調整されたウェル30上に二酸化シリコンSiO2などの絶縁性能が高い材料により形成された絶縁層32と、絶縁層32上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極34と、ウェル30の絶縁層32の下方の領域を挟むようにウェル30に形成されソースまたはドレインとして機能する導電型がp型の拡散層36,38とを備える。トランジスタTin1,Tin2,Tp1,Tp2,Tsenは、同一の半導体基板20上に形成されており、トランジスタTin1,Tin2,Tp1,Tp2,Tsenとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。ラッチ回路50の構成の概略を図4に示す。ラッチ回路50は、ゲートが共通接続されたpチャネルMOSFETとnチャネルMOSFETとを有するCMOSComplementaryMetalOxideSemiconductor回路として構成されたインバータINV1と、インバータINV1の出力が入力されると共に出力がインバータINV1の入力に入力されるインバータINV2と、インバータINV2の出力に接続された出力端子OUTと、インバータINV1の出力に接続された出力端子OUTBとを備える。なお、ラッチ回路50は、pチャネルMOSFETとして形成され所定の制御信号がゲートに入力され必要に応じて出力端子OUT,OUTB,インバータINV1,INV2のnチャネルMOSFETのソースに電源電圧Vddlを印加する4個のトランジスタTp3~Tp6を備えている。高電圧印加回路60のトランジスタTp1には、制御信号SENと制御信号Ssen1との否定論理積を演算するNANDゲートNg1からの出力信号がゲートに入力されており、トランジスタP2には、制御信号SENと制御信号Ssen2との否定論理積を演算するNANDゲートNg2からの出力信号がゲートに入力されている。スイッチング回路70は、ラッチ回路のインバータINV1,INV2のnチャネルMOSFETのソースとトランジスタTin1,Tin2のドレインとに接続されており、ラッチ回路50と差動対40との接続および接続を解除する。スイッチング回路70は、制御信号SENに制御されており、制御信号SENが論理ローレベル例えば、0Vのときにはラッチ回路50と差動対40とを接続し、制御信号SENが論理ハイレベル例えば、2.5Vのときにはラッチ回路50と差動対40との接続を解除する。こうして構成された差動入力回路10では、通常の動作の際には、制御信号SENが論理ローレベルの電圧例えば、0Vなどの制御信号SENをスイッチング回路70に入力すると共に制御信号SCとしてクロック信号を入力して入力端子IN1,IN2に電圧が印加して、ラッチ回路50と差動対40とが接続されると共にクロック信号が論理ハイレベルの電圧例えば、2.5Vにすると、入力端子IN1に印加された電圧と入力端子IN2に印加された電圧との差に対応してトランジスタTin1に流れる電流とトランジスタTin2に流れる電流とに差が生じて、この電流差に対応してラッチ回路50の出力端子OUTと出力端子OUTBとに電圧差が生じる。このとき、トランジスタTsenが定電流源として機能するから、より安定してラッチ回路50の出力端子OUTと出力端子OUTBとに電圧差が生じる。こうして、出力端子OUT,OUTBの電圧差を検出することにより、入力端子IN1に印加された電圧と入力端子IN2に印加された電圧とを比較することができる。このとき、トランジスタTsenが定電流源として機能するから、より適正に続いて、こうして構成された差動入力回路10の電圧特性を調整する電圧特性調整方法について説明する。図5は、差動入力回路10の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。最初に、通常の動作と同様に、論理ローレベルの電圧例えば、0Vなどの制御信号SENをスイッチング回路70に入力すると共に制御信号SCとしてクロック信号を入力して入力端子IN1に電圧V1例えば、0.5Vなどを印加すると共に入力端子IN2に電圧V1と同じ電圧V2を印加し、出力端子OUT,OUTBの電圧を検出しステップS100、出力端子OUTの電圧と出力端子OUTBの電圧とを比較するステップS110。今、入力端子IN1,IN2に同じ電圧を印加したから、トランジスタTin1のしきい値電圧がトランジスタTin2のしきい値電圧以下であるときにはトランジスタTin1により多くの電流が流れるため出力端子OUTの電圧が出力端子OUTBの電圧以上となり、トランジスタTin1のしきい値電圧がトランジスタTin2のしきい値電圧より大きいときにはトランジスタTin2により多くの電流が流れるため出力端子OUTの電圧が出力端子OUTBの電圧未満になると考えられる。出力端子OUTの電圧が出力端子OUTBの電圧以上であるときにはステップS110、トランジスタTin1のしきい値電圧がトランジスタTin2のしきい値電圧以下であると判断して、ある一定時間例えば、1秒など論理ハイレベルの電圧例えば、1.0Vなどの制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ssen1と論理ローレベルの電圧の制御信号Ssen2と論理ハイレベルの制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin1のドレインに電源電圧Vddhを印加するステップS120。こうした処理により、図1の破線で示すように、電源電圧印加点VDDHからトランジスタTin1に電流が流れてトランジスタTin1の絶縁層22に電子を注入して、トランジスタTin1のしきい値電圧を上昇させることができる。このとき、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin1のドレインに電源電圧Vddhを印加するから、ラッチ回路50の電源電圧Vddhが印加されず、ラッチ回路50の保護を図ることができる。こうしてトランジスタTin1のドレインに電源電圧Vddhを印加すると、次に、ステップS100,ステップS110と同様の処理で、出力端子OUT,OUTBの電圧を検出して出力端子OUT,OUTBの電圧を比較してステップS130,S140、出力端子OUTの電圧が出力端子OUTBの電圧未満となるまでステップS120,S130の処理を繰り返し、出力端子OUTの電圧が出力端子OUTBの電圧未満となったときには本ルーチンを終了する。こうした処理により、トランジスタTin1のしきい値電圧がトランジスタTin2のしきい値電圧より大きくなるまでトランジスタTin1のドレインに電源電圧Vddhを印加してトランジスタTin1の絶縁層22に電子を注入してトランジスタTin1のしきい値電圧をトランジスタTin2のしきい値電圧に近づけることができる。これにより、入力オフセットをより小さくすることができる。出力端子OUTの電圧が出力端子OUTBの電圧未満であるときにはステップS110、トランジスタTin1のしきい値電圧がトランジスタTin2のしきい値電圧より大きいと判断して、上述した一定時間論理ハイレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号Ssen1と論理ハイレベルの電圧の制御信号Ssen2と論理ハイレベルの電圧の制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin2のドレインに電源電圧Vddhを印加してトランジスタTin2の絶縁層22に電子を注入するステップS150。こうした処理により、トランジスタTin2のしきい値電圧を上昇させることができる。このとき、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin2のドレインに電源電圧Vddhを印加するから、ラッチ回路50の電源電圧Vddhが印加されず、ラッチ回路50の保護を図ることができる。こうしてトランジスタTin2のドレインに電源電圧Vddhを印加すると、次に、ステップS100,ステップS110と同様の処理で、出力端子OUT,OUTBの電圧を検出して出力端子OUT,OUTBの電圧を比較してステップS160,S170、出力端子OUTの電圧が出力端子OUTBの電圧以上となるまでステップS160,S170の処理を繰り返し、出力端子OUTの電圧が出力端子OUTBの電圧以上となったときには本ルーチンを終了する。こうした処理により、トランジスタTin2のしきい値電圧がトランジスタTin1のしきい値電圧より大きくなるまでトランジスタTin2のドレインに電源電圧Vddhを印加してトランジスタTin2の絶縁層22に電子を注入してトランジスタTin2のしきい値電圧をトランジスタTin1のしきい値電圧に近づけることができる。これにより、入力オフセットをより小さくすることができる。以上説明した実施例の差動入力回路10によれば、トランジスタTin1のドレインとトランジスタTin2のドレインとに高電圧印加回路60を接続し、トランジスタTsenのドレインをトランジスタTin1のソースおよびトランジスタTin2のソースに接続すると共にソースを接地電圧印加点GNDに接続してゲートに制御信号SENを入力し、論理ローレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcとしてクロック信号を入力して入力端子IN1に電圧V1を印加すると共に入力端子IN2に電圧V2を印加し、出力端子OUT,OUTBの電圧を検出し、出力端子OUTの電圧の出力端子OUTBの電圧以上であるときには、ある一定時間論理ハイレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ssen1と論理ローの電圧の制御信号Ssen2と論理ハイレベルの制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin1のドレインに電源電圧Vddhを印加し、出力端子OUTの電圧が出力端子OUTBの電圧未満であるときには、一定時間に論理ハイレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号Ssen1と論理ハイレベルの電圧の制御信号SENと論理ハイレベルの電圧の制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin2のドレインに電源電圧Vddhを印加することにより、トランジスタTin1のしきい値電圧とトランジスタTin2のしきい値電圧とを近づけることができ、入力オフセットをより小さくすることができる。実施例の差動入力回路10では、制御信号SEN,Ssen1,Ssen2を同じ振幅の信号であるものとしたが、異なる振幅の信号としても構わない。実施例の差動入力回路10では、図5に例示したステップS100,S130,S160の処理を実行する際に、入力端子IN2に電圧V1と同じ電圧V2を印加するものとしたが、入力端子IN2には電圧V1近傍の電圧を印加すればよく、若干低い電圧や若干高い電圧を印加するものとしてもよい。実施例の差動入力回路10では、ドレインがトランジスタTin1のソースおよびトランジスタTin2のソースに接続される共にソースが接地電圧Gndが印加される接地電圧印加点GNDに接続されゲートに制御信号SCが入力されるトランジスタTccを備えているものとしたが、トランジスタTin1,Tin2のソースと接地電圧Gndとの間に電流を流す回路要素であるなら如何なるものとしても構わない。実施例の差動入力回路10は、図4に例示したラッチ回路50を備えているものとしたが、差動対40と電源電圧印加点VDDLとに接続されトランジスタTin2のソースとドレインとの間の電流に対応して降下する電圧を出力端子OUTから出力すると共にトランジスタTin1のソースとドレインとの間の電流に対応して降下する電圧を出力端子OUTBから出力する負荷回路を備えるものであれば如何なるものとしてもよく、例えば、図6に例示するよう変形例の差動入力回路100のように、pチャネルトランジスタとして構成されソースが電源電圧印加点VDDLに接続されドレインが出力端子OUTBに接続されたトランジスタTp1と、pチャネルトランジスタとして構成されソースが電源電圧印加点VDDLに接続されドレインが出力端子OUTに接続されゲートがトランジスタTp1のゲートに接続されたトランジスタTp2と、を有するカレントミラー回路150を備えるものとしたり、図7の変形例の差動入力回路200のように、電源電圧印加点VDDLと出力端子OUTBとの間に接続された抵抗素子R1と、電源電圧印加点VDDLと出力端子OUTとの間に接続された抵抗素子R2と、を有する抵抗回路250を備えるものとしてもよい。実施例の差動入力回路10は、図3,4に例示したように、出力端子OUT,OUTBから電圧を出力し、出力端子OUT,OUTBからの電圧に応じて、トランジスタTin1のドレインまたはトランジスタTin2のドレインに電源電圧Vddhを印加するものとしたが、図6の差動入力回路100の変形例として図8に例示する差動入力回路300のように、pチャネルトランジスタとして構成されソースが電源電圧印加点VDDLに接続されドレインがゲートに接続されたトランジスタTp1と、pチャネルトランジスタとして構成されソースが電源電圧印加点VDDLに接続されゲートがトランジスタTp1のゲートに接続されドレインが出力端子OUTに接続されたトランジスタTp1と、を有するカレントミラー回路350を備えるものとしてもよい。この場合、出力端子OUTの電圧は、トランジスタTin1のソースとドレインとの間の電流とトランジスタTin2のソースとドレインとの間の電流との差に対応する電圧となるから、出力端子OUTの電圧が所定電圧以上であるときにはある一定時間論理ハイレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ssen1と論理ローレベルの電圧の制御信号Ssen2と論理ハイレベルの制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin1のドレインに電源電圧Vddhを印加し、出力端子OUTの電圧が所定電圧未満であるときには一定時間に論理ハイレベルの電圧の制御信号SENをスイッチング回路70に入力すると共に制御信号Tcを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号SSen1と論理ハイレベルの電圧の制御信号Ssen2と論理ハイレベルの電圧の制御信号SENを高電圧印加回路60に入力して、ラッチ回路50と差動対40との接続を解除した状態でトランジスタTin2のドレインに電源電圧Vddhを印加するものすればよい。実施例の差動入力回路10は、図3に例示したように、ラッチ回路50と差動対40との接続および接続を解除するスイッチング回路70を備えているものとしたが、図7の差動入力回路200の変形例として図9に例示する差動入力回路400のように、スイッチング回路70を備えずに、抵抗回路250と差動対40とが常に接続されているものとしてもよい。また、図3,4に例示した差動入力回路10に適用するものに限定されものではなく、他の形態の差動入力回路に適用するものとしても構わない。例えば、図10に例示する差動入力回路500のように、pチャネルMOSFETとして形成されゲートが入力端子IN1に接続されたトランジスタTin1とpチャネルMOSFETとして形成されゲートが入力端子IN2に接続されソースがトランジスタTin1のソースに接続されたトランジスタTin2とを有する差動対540と、pチャネルMOSFETとして形成されドレインがトランジスタTin1のソースおよびトランジスタTin2のソースに接続される共にソースが電源電圧印加点VDDLに接続されゲートに制御信号Tcが入力されるトランジスタTcpと、差動対540と電源電圧印加点VDDLとに接続されたラッチ回路550と、pチャネルMOSFETとして形成されドレインがトランジスタTin1のソースに接続されると共にソースが電源電圧印加点VDDHに接続されたトランジスタTp1を有する高電圧印加回路560と、ラッチ回路550と差動対540との接続および接続を解除するスイッチング回路570と、nチャネルMOSFETとして形成されドレインがトランジスタTin1のドレインに接続されると共にソースが接地電圧印加点GNDに接続されゲートに制御信号Ssen1が印加されるトランジスタTsen1とnチャネルMOSFETとして形成されドレインがトランジスタTin2のドレインに接続されると共にソースが接地電圧印加点GNDに接続されゲートに制御信号Ssen2が印加されるトランジスタTsen2とを備えるものとしてもよい。なお、ラッチ回路550は、制御信号Tcがゲートに入力されインバータINV1,INV2のnチャネルMOSFETのソースを接地電圧GNDに引き下げるための3個のnチャネルMOSFETを有するプリチャージ回路580を備えている。ここで、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、差動対40が差動対に相当し、トランジスタTccが第1電流源に相当し、ラッチ回路50やカレントミラー回路350が負荷回路に相当し、高電圧印加回路60が高電圧印加回路に相当し、トランジスタTsenが第2電流源に相当する。また、スイッチング回路70が接続解除回路に相当する。以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。"