絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むTFTと、前記絶縁表面上に複数の凸部と、前記TFT及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、前記層間絶縁膜上に、前記TFTと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置。反射型の液晶表示装置において、従来では、画素電極を形成した後、サンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させていた。本発明では、工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹を形成する。本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部の形成をTFTの形成と同じフォトマスクで行うことを特徴とする。なお、この凸部は配線及びTFT部以外の画素部領域の基板上に適宜設ける。そして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。本明細書で開示する発明の構成は、絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むTFTと、前記絶縁表面上に複数の凸部と、前記TFT及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、前記層間絶縁膜上に、前記TFTと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。また、少なくともTFTのゲート電極を覆う絶縁膜を形成し、該絶縁膜と覆われていない凸部と接して画素電極を形成してもよく、他の発明の構成は、絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むTFTと、前記絶縁表面上に複数の凸部と、前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記TFTと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。上記各構成において、前記凸部は、前記TFTの半導体層と同じ材料で形成された材料層と、前記TFTの絶縁膜と同じ材料で形成された材料層と、前記TFTのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。また、上記各構成において、前記凸部は、前記TFTの絶縁膜と同じ材料で形成された材料層と、前記TFTのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。また、半導体層上の絶縁膜上に凸部を形成し、該凸部を覆う層間絶縁膜を形成して、該層間絶縁膜の表面の凹凸に沿った凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むTFTと、前記絶縁膜上に複数の凸部と、前記TFT及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、前記層間絶縁膜上に、前記TFTと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。また、半導体層上の絶縁膜上に凸部を形成し、該凸部に接して凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むTFTと、前記絶縁膜上に複数の凸部と、前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記TFTと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。また、上記各構成において、前記凸部は、前記TFTのゲート電極と同じ材料で形成された材料層であることを特徴としている。また、上記各構成において、前記複数の凸部のうち、少なくとも高さが異なる凸部を有することを特徴としている。また、上記各構成において、前記複数の凸部のうち、少なくとも構造が異なる凸部を有することを特徴としている。また、上記各構成において、前記半導体装置は、前記画素電極がAlまたはAgを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。また、上記各構成において、第1の着色層と第2の着色層の積層からなる第1の遮光部と、前記第1の着色層と第3の着色層の積層からなる第2の遮光部とを有し、前記第1の遮光部及び前記第2の遮光部は、任意の画素電極と、該画素電極と隣り合う画素電極との間に重なって形成されていることを特徴としている。また、上記構成において、前記第1の遮光部の反射光量と前記第2の遮光部の反射光量は、それぞれ異なることを特徴としている。また、前記第1の着色層は赤色であることを特徴としている。また、前記第2の着色層は青色であることを特徴としている。また、前記第3の着色層は緑色であることを特徴としている。また、前記第1の遮光部および前記第2の遮光部は、対向基板に設けられていることを特徴としている。また、上記構造を実現するための発明の構成は、絶縁表面上に半導体層を形成する工程と、前記半導体層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に前記半導体層と重なる導電層を形成して、前記半導体層と前記第1の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、前記凸部を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に画素電極を形成する工程とを有し、前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図20中の凸部900である。また、上記構造を実現するための他の発明の構成は、絶縁表面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電層を形成して、前記第1の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、前記凸部を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に画素電極を形成する工程とを有し、前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図20中の凸部901であり、凸部を形成する第1の絶縁膜は導電層と同じ上面形状を有している。また、上記構造を実現するための他の発明の構成は、絶縁表面上に導電層を形成して、前記導電層からなる凸部を形成する工程と、前記凸部を覆う絶縁膜を形成する工程と、前記絶縁膜上に画素電極を形成する工程とを有し、前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。また、上記本発明の作製方法において、前記半導体装置は、前記画素電極がAlまたはAgを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。また、上記本発明の作製方法において、前記凸部と同じ工程でTFTを形成することを特徴としている。また、上記本発明の作製方法において、前記画素電極は、凸部と同じ工程で形成されたTFTと接続していることを特徴としている。本発明により、工程数を増加することなく表面に凸凹を有する画素電極を形成することができる。本願発明の実施形態について、以下に説明する。図4に本発明の構成を示す。ここでは反射型の液晶表示装置を例にとり、以下に説明する。本発明は、画素部407において、画素TFTと同時に凸部701、702を形成し、その上に形成される絶縁膜の表面を凹凸化させて、その上に形成する画素電極169の表面に凹凸部を持たせることを特徴としている。この凸部701、702は、図1~図3に示すように、半導体層の形成時のマスクパターンまたはゲート配線の形成時のマスクパターンを用いて形成する。凸部701、702は、フォトマスクを用いて作製すると再現性の高いものが得られる。また、ここでは、凸部701、702として、画素TFTの作製時に成膜された半導体膜、絶縁膜、導電膜とを積層した例を示したが、特に限定されることなく、これらの膜の単層または組み合わせた積層を用いることができる。例えば、半導体膜と絶縁膜との積層膜からなる凸部や導電膜からなる凸部を形成することができる。即ち、工程数を増加させることなく複数種類の高さを有する凸部を形成することができる。また、相互に近接する凸部は、それぞれ0.1μm以上、好ましくは1μm以上隔離されている。なお、ここでは大きさの異なる凸部を形成した例を示したが、特に限定されない。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。例えば、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図6A~Gで示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。なお、凸部の配置は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されず、凸部の大きさ上面から見た面積も特に限定されないが1μm2~400μm2の範囲内、好ましくは25~100μm2であればよい。こうして形成された凸部701、702を覆う絶縁膜は、表面に凸凹が形成され、その上に形成される画素電極169の表面も凸凹化される。この画素電極169の凸部の高さは0.3~3μm、好ましくは0.5~1.5μmである。この画素電極169の表面に形成された凸凹によって、図4に示すように入射光を反射する際に光を散乱させることができた。なお、絶縁膜としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜の材料によって画素電極の凸凹の曲率を調節することも可能である。なお、この画素電極の凸部における曲率半径は、0.1~4μm、好ましくは0.2~2μmである。また、絶縁膜として有機樹脂膜を用いる場合は、粘度が10~1000cp、好ましくは40~200cpのものを用い、十分に凸部701、702の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。このようにして、本発明は、作製工程数を増やすことなく、表面に凸凹を有する画素電極169を形成することができる。また、ここで示した例はトップゲート型のTFTであるが、ボトムゲート型のTFTにも適用することは可能である。以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のTFTnチャネル型TFT及びpチャネル型TFTを同時に作製する方法について詳細に説明する。ここでは、主に図9~11を用いて説明しながら、同時に図1~図3で凸凹を有する反射電極の作製方法を説明する。なお、図1~図3は画素部画素TFT、凸部、保持容量についての作製工程図であり、図9~図11は、画素部画素TFT、保持容量と駆動回路のTFTについての作製工程図である。まず、本実施例ではコーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板100を用いる。なお、基板100としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。次いで、基板100上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜101を形成する。本実施例では下地膜101として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地膜101の一層目としては、プラズマCVD法を用い、SiH4、NH3、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜102aを10~200nm好ましくは50~100nm形成する。本実施例では、膜厚50nmの酸化窒化シリコン膜101a組成比Si=32、O=27、N=24、H=17を形成した。次いで、下地膜101のニ層目としては、プラズマCVD法を用い、SiH4、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101bを50~200nm好ましくは100~150nmの厚さに積層形成する。本実施例では、膜厚100nmの酸化窒化シリコン膜101b組成比Si=32、O=59、N=7、H=2を形成した。次いで、下地膜上に半導体層102~106を形成する。半導体層102~106は、非晶質構造を有する半導体膜を公知の手段スパッタ法、LPCVD法、またはプラズマCVD法等により成膜した後、公知の結晶化処理レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層102~106の厚さは25~80nm好ましくは30~60nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSiGe合金などで形成すると良い。本実施例では、プラズマCVD法を用い、55nmの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化500°C、1時間を行った後、熱結晶化550°C、4時間を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層102~106を形成した。また、半導体層102~106を形成した後、TFTのしきい値を制御するために微量な不純物元素ボロンまたはリンのドーピングを行ってもよい。また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率オーバーラップ率を80~98として行えばよい。次いで、半導体層102~106を覆うゲート絶縁膜107を形成する。ゲート絶縁膜107はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜組成比Si=32、O=59、N=7、H=2で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz電力密度0.5~0.8Wcm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることができる。次いで、図9Aに示すように、ゲート絶縁膜107上に膜厚20~100nmの第1の導電膜108と、膜厚100~400nmの第2の導電膜109とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜108と、膜厚370nmのW膜からなる第2の導電膜109を積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW純度99.9999または純度99.99のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することができた。なお、本実施例では、第1の導電膜108をTaN、第2の導電膜109をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第1の導電膜をタンタルTa膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタルTaN膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタルTaN膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。なお、図9Aと図1Aは対応しており、同じ符号を用いている。図1Aに示すように、画素部407では、半導体層105と同時に半導体層301a~301dを形成する。次に、フォトリソグラフィ法を用いてレジストからなるマスク110~115を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10sccmとし、1Paの圧力でコイル型の電極に500WのRF1356MHz電力を投入してプラズマを生成してエッチングを行った。基板側試料ステージにも150WのRF1356MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。この後、レジストからなるマスク110~115を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30sccmとし、1Paの圧力でコイル型の電極に500WのRF1356MHz電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側試料ステージにも20WのRF1356MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15~45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層117~122第1の導電層117a~122aと第2の導電層117b~122bを形成する。116はゲート絶縁膜であり、第1の形状の導電層117~122で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する。図9Bドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1015atomscm2とし、加速電圧を60~100keVとして行う。本実施例ではドーズ量を1.5×1015atomscm2とし、加速電圧を80keVとして行った。n型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、ここではリンPを用いた。この場合、導電層117~121がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域123~127が形成される。第1の不純物領域123~127には1×1020~1×1021atomscm3の濃度範囲でn型を付与する不純物元素を添加する。なお、図9Bと図1Bは対応しており、同じ符号を用いている。図1Bに示すように、画素部407では、第1の形状の導電層120と同時に、レジストからなるマスク302a~dを用いて第1の形状の導電層303~306を形成する。次に、レジストからなるマスクを除去せずに図9Cに示すように第2のエッチング処理を行う。第2のエッチング処理では第3及び第4のエッチング条件で行う。第3のエッチング条件として、同様にICPエッチング法を用い、エッチングガスにCF4とCl2とを用い、それぞれのガス流量比を30/30sccmとし、1Paの圧力でコイル型の電極に500WのRF電力を供給し、プラズマを生成して約60秒程度のエッチングを行った。基板側試料ステージには20WのRF1356MHz電力を投入し、第1のエッチング処理に比べて低い自己バイアス電圧を印加する。CF4とCl2を混合した第3のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。この後、レジストからなるマスクを除去せずに第4のエッチング条件に変え、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10sccmとし、1Paの圧力でコイル型の電極に500WのRF1356MHz電力を投入してプラズマを生成して約20秒程度のエッチングを行った。基板側試料ステージには20WのRF1356MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。この第4のエッチング条件によりW膜をエッチングする。こうして、上記第3及び第4のエッチング条件によりW膜を異方性エッチングし、かつ、W膜より遅いエッチング速度でTaN膜を異方性エッチングして第2の形状の導電層129~134第1の導電層129a~134aと第2の導電層129b~134bを形成する。128はゲート絶縁膜であり、第2の形状の導電層129~134で覆われない領域は、エッチングされて、約10~20nm程度の膜厚にまで薄くなった。W膜やTaN膜に対するCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaNのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTaN膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaNはFが増大しても相対的にエッチング速度の増加は少ない。また、TaNはWに比較して酸化されやすいので、O2を添加することでTaNの表面が多少酸化される。TaNの酸化物はフッ素や塩素と反応しないため、さらにTaN膜のエッチング速度は低下する。従って、W膜とTaN膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTaN膜よりも大きくすることが可能となる。なお、図9Cと図1Cは対応しており、同じ符号を用いている。図1Cに示すように、画素部407では、第2の形状の導電層132と同時に、第2の形状の導電層307~310を形成する。次いで、レジストからなるマスクを除去した後、図10Aに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keV、本実施例では90keVの加速電圧とし、3.5×1012atomscm2のドーズ量で行い、図9Bで形成された第1の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層129b~133bを不純物元素に対するマスクとして用い、第2の導電層129a~133aのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。なお、第2のドーピング処理の前に、レジストからなるマスクを除去してもよい。こうして、第2の導電層129a~133aと重なる第3の不純物領域140~144と、第1の不純物領域145~149と第3の不純物領域との間の第2の不純物領域135~139とを形成する。n型を付与する不純物元素は、第2の不純物領域で1×1017~1×1019atomscm3の濃度となるようにし、第3の不純物領域で1×1016~1×1018atomscm3の濃度となるようにする。なお、この第3の不純物領域140~144において、少なくとも第2の形状の導電層129a~133aと重なった部分に含まれるn型を付与する不純物元素の濃度変化を有している。即ち、第3の不純物領域140~144へ添加されるリンPの濃度は、第2の形状の導電層と重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリンPの濃度が変化するためである。なお、図10Aと図2Aは対応しており、同じ符号を用いている。図2Aに示すように、画素部407では、第3の不純物領域311を形成する。そして、新たにレジストからなるマスク150~152を形成して図10Bに示すように、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域153~158を形成する。第2の形状の導電層130、133を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に第4の不純物領域を形成する。本実施例では、不純物領域153~158はジボランB2H6を用いたイオンドープ法で形成する。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク150~152で覆われている。第1のドーピング処理及び第2のドーピング処理によって、不純物領域153~158にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を2×1020~2×1021atomscm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。なお、図10Bと図2Bは対応しており、同じ符号を用いている。図2Bに示すように、画素部407では、半導体層301a~dの領域もレジストからなるマスク152で覆われているが、特に限定されず、少なくとも画素TFTnチャネル型TFTの半導体層を覆えばよい。以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第2の形状の導電層129~132がゲート電極として機能する。また、134はソース配線、133は保持容量を形成するための第2の電極として機能する。次いで、レジストからなるマスク150~152を除去し、全面を覆う第1の層間絶縁膜159を形成する。この第1の層間絶縁膜159としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論、第1の層間絶縁膜159は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。次いで、図10Cに示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~550°Cで行えばよく、本実施例では550°C、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域145~149、153、156にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。また、第1の層間絶縁膜159を形成する前に活性化処理を行っても良い。ただし、129~134に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜シリコンを主成分とする絶縁膜、例えば窒化珪素膜を形成した後で活性化処理を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約3の含む窒素雰囲気中で410°C、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で410°C、1時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。次いで、第1の層間絶縁膜159上に有機絶縁物材料から成る第2の層間絶縁膜160を形成する。本実施例では膜厚1.6μmのアクリル樹脂膜を形成した。次いで、ソース配線134に達するコンタクトホールと各不純物領域145、147、148、153、156に達するコンタクトホールを形成するためのパターニングを行う。そして、駆動回路406において、第1の不純物領域または第4の不純物領域とそれぞれ電気的に接続する配線161~166を形成する。なお、これらの配線は、膜厚50nmのTi膜と、膜厚500nmの合金膜AlとTiとの合金膜との積層膜をパターニングして形成する。また、画素部407においては、画素電極169、ゲート配線168、接続電極167を形成する。図11この接続電極167によりソース配線134は、画素TFT404と電気的な接続が形成される。また、ゲート配線168は、第1の電極第2の形状の導電層133と電気的な接続が形成される。また、画素電極169は、画素TFTのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極169としては、AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。なお、図11と図3は対応しており、同じ符号を用いている。図3に示すように、画素部407では、凸部701、凸部702により表面に凸凹を有する画素電極169を形成することができた。画素電極169の表面に形成された凸凹の凸部における曲率半径は、0.1~4μm、好ましくは0.2~2μmとする。以上の様にして、nチャネル型TFT401、pチャネル型TFT402、nチャネル型TFT403を有する駆動回路406と、画素TFT404、保持容量405とを有する画素部407を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。駆動回路406のnチャネル型TFT401はチャネル形成領域170、ゲート電極を形成する第2の形状の導電層129と重なる第3の不純物領域140GOLD領域、ゲート電極の外側に形成される第2の不純物領域135LDD領域とソース領域またはドレイン領域として機能する第1の不純物領域145を有している。pチャネル型TFT402にはチャネル形成領域171、ゲート電極を形成する第2の形状の導電層130と重なる第4の不純物領域155、ゲート電極の外側に形成される第4の不純物領域154、ソース領域またはドレイン領域として機能する第4の不純物領域153を有している。nチャネル型TFT403にはチャネル形成領域172、ゲート電極を形成する第2の形状の導電層131と重なる第3の不純物領域142GOLD領域、ゲート電極の外側に形成される第2の不純物領域137LDD領域とソース領域またはドレイン領域として機能する第1の不純物領域147を有している。画素部の画素TFT404にはチャネル形成領域173、ゲート電極を形成する第2の形状の導電層132と重なる第3の不純物領域143GOLD領域、ゲート電極の外側に形成される第2の不純物領域138LDD領域とソース領域またはドレイン領域として機能する第1の不純物領域148を有している。また、保持容量405の一方の電極として機能する半導体層156~158には第4の不純物領域と同じ濃度で、それぞれp型を付与する不純物元素が添加されている。保持容量405は、絶縁膜ゲート絶縁膜と同一膜を誘電体として、第2の電極133と、半導体層156~158とで形成している。また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。本実施例で作製するアクティブマトリクス基板の画素部の上面図を図5に示す。なお、図9~図11に対応する部分には同じ符号を用いている。図11中の鎖線A-A’は図5中の鎖線A―A’で切断した断面図に対応している。また、図11中の鎖線B-B’は図5中の鎖線B―B’で切断した断面図に対応している。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚半導体層パターンマスク、第1配線パターンマスク第1の電極132、第2の電極133、ソース配線134を含む、p型TFTのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第2配線パターンマスク画素電極169、接続電極167、ゲート配線168を含むとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。本実施例では、実施例1で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図4を用いる。まず、実施例1に従い、図3の状態のアクティブマトリクス基板を得た後、図4のアクティブマトリクス基板上に配向膜408を形成しラビング処理を行う。なお、本実施例では配向膜408を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。次いで、対向基板410を用意する。実施例1に従い、対向基板410上に着色層411、412、平坦化膜413を形成する。赤色の着色層411と青色の着色層412とを一部重ねて、第2遮光部を形成する。なお、図4では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第1遮光部を形成する。次いで、対向電極414を画素部に形成し、対向基板の全面に配向膜415を形成し、ラビング処理を施した。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料409を注入し、封止剤図示せずによって完全に封止する。液晶材料409には公知の液晶材料を用いれば良い。このようにして図4に示すアクティブマトリクス型液晶表示装置が完成する。本実施例では、実施例1に示す基板を用いている。従って、実施例1の画素部の上面図を示す図5では、少なくともゲート配線168と画素電極169、177の間隙と、ゲート配線168と接続電極167の間隙と、接続電極167と画素電極169の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第1遮光部と第2遮光部が重なるように対向基板を貼り合わせた。なお、図12に完成した液晶表示装置の画素部の一部を示す簡略図を示す。図12では、鎖線で示した画素電極169上に着色層B12が重なるように形成されている。また、画素電極169と隣り合う画素電極177との間は、第2遮光部16で遮光されている。この第2遮光部16は着色層Bと着色層Rとを重ねて形成されている。また、この第2遮光部16は隣りの画素Rの画素TFTも遮光している。また、点線で示したソース配線134上には着色層B12の端部と着色層G11の端部とが形成されている。また、第1遮光部15は着色層Gと着色層Rとを重ねて形成されている。また、図12では、ソース配線と重なる着色層Bの端部と着色層Gの端部とが接するようにパターニングを行った。また、同様にソース配線と重なる着色層Rの端部と着色層Gの端部とが接するようにパターニングを行った。このように、ブラックマスクを形成することなく、各画素間の隙間を第1遮光部15もしくは第2遮光部16で遮光することによって工程数の低減を可能とした。実施例2を用いて得られたアクティブマトリクス型液晶表示装置図4の構成を図7の上面図を用いて説明する。なお、図4と対応する部分には同じ符号を用いた。図7で示す上面図は、画素部、駆動回路、FPCフレキシブルプリント配線板:FlexiblePrintedCircuitを貼り付ける外部入力端子203、外部入力端子と各回路の入力部までを接続する配線204などが形成されたアクティブマトリクス基板201と、着色層などが形成された対向基板202とがシール材200を介して貼り合わされている。ゲート配線側駆動回路205とソース配線側駆動回路206の上面には対向基板側に赤色の着色層と青色の着色層を積層させた遮光部207が形成されている。また、画素部407上の対向基板側に形成された着色層208は赤色R、緑色G、青色Bの各色の着色層が各画素に対応して設けられている。実際の表示に際しては、赤色Rの着色層、緑色Gの着色層、青色Bの着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。また、図8Aは、図7で示す外部入力端子203のE-E線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線209によって層間絶縁膜210を介してゲート配線と同じ層で形成される配線211と接続する。また、外部入力端子にはベースフィルム212と配線213から成るFPCが異方性導電性樹脂214で貼り合わされている。さらに補強板215で機械的強度を高めている。図8Bは、その詳細図を示し、図8Aで示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子が第1の電極及びソース配線と同じ層で形成される配線211と、画素電極と同じ層で形成される配線209とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、第1の電極及びソース配線と同じ層で形成される配線211で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線209は、Ti膜209a、合金膜AlとTiとの合金膜209bの2層構造で形成されている。FPCはベースフィルム212と配線213から形成され、この配線213と画素電極と同じ層で形成される配線209とは、熱硬化型の接着剤214とその中に分散している導電性粒子216とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。本実施例では、実施例2に示した例、即ち対向基板に設けられた着色層の配置図12を詳細に示す。図13Aは、適宜、3色の着色層11~13を形成して、第1の遮光部15、第2の遮光部16、及び画素開口部17~19を構成した一例を示している。一般に、着色層は顔料を分散した有機感光材料からなるカラーレジストを用いて形成される。第1の遮光部15及び第2の遮光部16は、各画素の間隙を遮光するように形成する。従って、入射光は第1の遮光部15及び第2の遮光部16により吸収され観察者には、ほぼ黒色として認識される。また、第1の遮光部15及び第2の遮光部16は、素子基板の画素TFTここでは図示しないと重なるよう形成され、画素TFTを外部の光から保護する役目を果たしている。第1の遮光部15は、緑色の着色層11と赤色の着色層13とを積層して形成する。赤色の着色層13は、格子状にパターニングする。なお、緑色の着色層11は、従来と同じ形状ストライプ状にパターニングする。また、第2の遮光部16は、青色の着色層12と赤色の着色層13とを積層して形成する。なお、青色の着色層12は、隣り合う赤色の着色層13と一部重なるような形状にパターニングしている。なお、図13Bは、図13A中における第1の遮光部及び第2の遮光部を鎖線A1-A1’で切断した断面構造を示している。図13Bに示すように、対向基板10上の着色層11、12を覆って着色層13が積層されており、さらに、平坦化膜14で着色層13を覆っている。また、緑色の着色層11と赤色の着色層13との積層膜第1の遮光部15、青色の着色層12と赤色の着色層13とを積層膜第2の遮光部16、緑色の着色層と青色の着色層との積層膜について、それぞれの反射率を図29に示した。図29に示すようにRBAl第2の遮光部16に相当は400~450nmの波長域で約35の反射率となり、十分に遮光マスクとして機能する。また、RGAl第1の遮光部15に相当は570nm付近で約50の反射率を有しているものの十分に遮光マスクとして機能する。また、TFTの活性層を形成する非単結晶珪素膜は、500nmの波長域の光を吸収しやすい傾向が見られる。この500nmの波長域において、上記第1の遮光部15及び第2の遮光部16は、反射率を10以下に抑えることができるため、光によるTFTの劣化を抑えることができる。このように本実施例では2層の着色層からなる積層膜RBあるいはRGで遮光マスクを形成することを特徴としている。結果として、ブラックマトリクスを形成する工程を省略することができ、工程数が低減した。なお、画素開口部においては、図30に示した従来例単層での反射率と同様に、青色の着色層は450nm付近で90を越える反射率を示している。また、緑色の着色層は530nm付近で90を越える反射率を示している。また、赤色の着色層は600~800nmで90を越える反射率を示している。ただし、図13Bに示した断面図は一例であって、特に限定されず、例えば、最初に着色層Rを形成した後、着色層Bと着色層Gを積層しても良いし、最初に着色層Gを形成した後、着色層Rを形成し、次いで着色層Bを積層しても良いし、最初に着色層Bを形成した後、着色層Rを形成し、次いで着色層Gを積層しても良い。また、画素電極間における配線と画素電極と着色層との位置関係を図14に示す。図14Aは、画素電極51と画素電極52との間を遮光するように、ソース配線50上方で着色層B58と着色層R59との端面が接しており、その接面がソース配線上に存在している例を示した。なお、図14A中において53、55は配向膜、54は液晶、56は対向電極、57は平坦化膜である。なお、図14Aに示した例に限定されることなく、着色層のパターニング時のずれを考慮して図14Bや図14Cに示すような構造としてもよい。図14Bは、画素電極61と画素電極62との間を遮光するように、ソース配線60上方で着色層B68の端部と一部が重なるように着色層R69を形成している例である。また、図14Cは、画素電極71と画素電極72との間を遮光するように、ソース配線70上方で着色層B78と着色層R79とが互いに接しないよう形成している例である。本実施例では実施例1とは異なるアクティブマトリクス基板の作製方法について図15~17を用いて説明する。実施例1では自己整合的にn型を付与する不純物元素を添加して不純物領域を形成したが、本実施例ではマスク数を1枚増やしてnチャネル型TFTのソース領域またはドレイン領域を形成することを特徴としている。なお、その他の構成については実施例1において既に述べているので、詳しい構成については実施例1を参照し、ここでは説明を省略する。まず、実施例1に従って図9Aと同じ状態を得る。図9Aに対応する図面が図15Aであり、同一の符号を用いた。なお、図15Aと図18Aは対応しており、同じ符号を用いている。図18Aに示すように、画素部803では、半導体層105と同時に半導体層600a、600bを形成する。次いで、フォトリソグラフィ法を用いてレジストからなるマスク601~607を形成し、電極及び配線を形成するための第1のエッチング処理を行う。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。本実施例ではICPエッチング法を用い、エッチング用ガスにCF4とCl2とを用い、1Paの圧力でコイル型の電極に500WのRF1356MHz電力を投入してプラズマを生成してエッチングを行った。基板側試料ステージにも20WのRF1356MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合したエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。上記第1のエッチング処理により、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15~45°となる。こうしてW膜及びTaN膜をエッチングして、第1の形状の導電層608~613第1の導電層608a~613aと第2の導電層608b~613bを形成する。614はゲート絶縁膜であり、第1の形状の導電層608~613で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。図15Bなお、図15Bと図18Bは対応しており、同じ符号を用いている。図18Bに示すように、画素部803では、第1の形状の導電層611と同時に、レジストからなるマスク902a~dを用いて第1の形状の導電層903~906を形成する。次いで、レジストからなるマスク601~607を除去せずに第2のエッチング処理を行う。エッチング用ガスにCF4とCl2とO2とを用い、1Paの圧力でコイル型の電極に500WのRF1356MHz電力を投入してプラズマを生成してエッチングを行った。基板側試料ステージには20WのRF1356MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件によりW膜をエッチングする。上記第2のエッチング処理によりW膜を異方性エッチングし、かつ、第1の導電層であるTaN膜がW膜より遅いエッチング速度でわずかにエッチングされ、第2の形状の導電層615~620第1の導電層615a~620aと第2の導電層615b~620bを形成する。621はゲート絶縁膜であり、第2の形状の導電層615~620で覆われない領域は、エッチングされて薄くなった。次いで、第1のドーピング処理を行う。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。この場合、高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。n型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、ここではリンPを用いた。例えば、加速電圧を70~120keVとし、不純物領域A622~626を形成する。図15Cドーピングは、第2の形状の導電層615~619を不純物元素に対するマスクとして用い、第2の導電層615a~619aのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。こうして、自己整合的に形成された不純物領域A622~626のうち、導電層615~619と重なる不純物領域が622b、623b、624b、625b、626bであり、導電層615~619と重ならない不純物領域が622a、623a、624a、625a、626aである。なお、図15Cと図18Cは対応しており、同じ符号を用いている。図18Cに示すように、画素部803では、第2の形状の導電層618と同時に、第2の形状の導電層907~910を形成する。また、図18Cに示すように、画素部803では、不純物領域A911が形成される。次いで、レジストからなるマスクを除去した後、導電層615~619をマスクとして用い、ゲート絶縁膜621を選択的に除去して絶縁層627a、627b、627cを形成する。また、絶縁層627a、627b、627cを形成すると同時に第2の形状の導電層615~619の形成に使用したレジストマスクを除去してもよい。図15Dなお、図15Dと図18Dは対応しており、同じ符号を用いている。次いで、フォトリソグラフィ法を用いてレジストからなるマスク628、629を形成した後、第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてn型を付与する不純物元素を半導体層にドーピングする。不純物領域B630~634には1×1020~1×1021atomscm3の濃度範囲でn型を付与する不純物元素を添加する。図16Aなお、図16Aと図19Aは対応しており、同じ符号を用いている。こうして、nチャネル型TFTのソース領域またはドレイン領域となる不純物領域B630、632、633を形成することができた。また、画素部において、導電層618と重なる不純物領域A625bと不純物領域633との間には、導電層618と重ならない領域636が形成される。この領域636はnチャネル型TFTのLDD領域として機能する。また、不純物領域B631、634に添加された不純物元素は、後のゲッタリング工程で主にチャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。そして、実施例1と同様にレジストからなるマスク628、629を除去した後、新たにレジストからなるマスク637~639を形成して、第3のドーピング処理を行う。図16Bなお、図16Bと図19Bは対応しており、同じ符号を用いている。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域C640~644を形成する。第2の導電層616、619を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域Cを形成する。本実施例では、不純物領域C640~644はジボランB2H6を用いたイオンドープ法で形成する。また、実施例1と同様に、不純物領域C640~644にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を2×1020~2×1021atomscm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。次いで、実施例1と同様にレジストからなるマスク637~639を除去し、全面を覆う第1の層間絶縁膜645を形成する。この第1の層間絶縁膜645としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとしてシリコンを含む絶縁膜で形成する。次いで、図16Cに示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、窒素雰囲気中で400~700°C、代表的には500~550°Cで行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域B630~634にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。なお、図16Cと図19Cは対応しており、同じ符号を用いている。また、第1の層間絶縁膜645を形成する前に活性化処理を行っても良い。ただし、第2の形状の導電層615~619に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜シリコンを主成分とする絶縁膜、例えば窒化珪素膜を形成した後で活性化処理を行うことが好ましい。以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第2の形状の導電層615~618がゲート電極として機能する。また、620はソース配線、619は保持容量を形成するための第2の電極として機能する。さらに、3の水素を含む窒素雰囲気中で、300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行う。また、3~100の水素を含む雰囲気中で熱処理を行ってもよい。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で410°C、1時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。次いで、第1の層間絶縁膜645上に有機樹脂材料から成る第2の層間絶縁膜646を形成する。本実施例では有機樹脂材料を用いたが、特に限定されず、シリコンを含む絶縁膜酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等を単層または積層構造として用いてもよい。次いで、ソース配線134に達するコンタクトホールと各不純物領域B及びC630、632、633、640、643に達するコンタクトホールを形成するためのパターニングを行う。そして、駆動回路において、不純物領域Bまたは不純物領域Cとそれぞれ電気的に接続する配線647~652を形成する。なお、これらの配線は、膜厚50nmのTi膜と、膜厚500nmの合金膜AlとTiとの合金膜との積層膜をパターニングして形成する。また、画素部においては、画素電極656、ゲート配線654、接続電極653を形成する。図17この接続電極653によりソース配線620は、画素TFTと電気的な接続が形成される。また、ゲート配線654は、第1の電極第2の形状の導電層618と電気的な接続が形成される。また、画素電極656は、画素TFTのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層643と電気的な接続が形成される。以上の様にして、nチャネル型TFT、pチャネル型TFT、nチャネル型TFTを有する駆動回路と、画素TFT、保持容量とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上、アクティブマトリクス基板と呼ぶ。駆動回路のnチャネル型TFTの半導体層はチャネル形成領域、ゲート電極を形成する第2の形状の導電層615と重なる不純物領域A622bGOLD領域とソース領域またはドレイン領域として機能する不純物領域B630を有している。また、pチャネル型TFTの半導体層はチャネル形成領域、ゲート電極を形成する第2の形状の導電層616と重なる不純物領域C642、ソース領域またはドレイン領域として機能する不純物領域C640を有している。また、nチャネル型TFTの半導体層はチャネル形成領域、ゲート電極を形成する第2の形状の導電層617と重なる不純物領域A624bGOLD領域、ソース領域またはドレイン領域として機能する不純物領域B632を有している。画素部の画素TFTの半導体層はチャネル形成領域、ゲート電極を形成する第2の形状の導電層618と重なる不純物領域A625bGOLD領域、ゲート電極の外側に形成される不純物領域636LDD領域とソース領域またはドレイン領域として機能する不純物領域B633を有している。また、保持容量の一方の電極として機能する半導体層643、644には不純物領域Cと同じ濃度で、それぞれp型を付与する不純物元素が添加されている。保持容量は、絶縁層627cゲート絶縁膜と同一膜を誘電体として、第2の電極619と、半導体層643、644とで形成している。また、本実施例で作製したアクティブマトリクス基板を用いて実施例2の工程に従えば、図20に示す液晶表示装置が得られる。図20に示すように、画素部803に高さの異なる凸部900、901が形成された。凸部900、901は、マスク数を増やすことなく形成することができる。図20では、半導体層のパターニングの際、凸部901において半導体層を形成しないマスクを用いたため、凸部901の高さは凸部900よりも半導体層の膜厚分、低くなっている。こうすることにより、作製工程数を増やすことなく、画素電極の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。なお、本実施例は実施例1乃至4のいずれとも組み合わせることが可能である。本実施例では実施例1とは異なるアクティブマトリクス基板の作製方法について図21、図22を用いて説明する。実施例1とは、ゲート電極の作製方法とドーピング順序等が異なっているが、活性化処理以降の工程は同一である。まず、実施例1に従って、第1のエッチング処理を行った後、第1のドーピング処理を行って、図9Bの状態を得る。図21Aは、図9Bと同一であり、同じ符号を用いている。次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の導電層701b~706bを形成する。一方、第1の導電層117a~122aは、ほとんどエッチングされず、第1の導電層701a~706aを形成する。次いで、第2のドーピング処理を行って図21Bの状態を得る。ドーピングは第1の導電層701a~706aを不純物元素に対するマスクとして用い、第2の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、第2の導電層と重なる不純物領域707~711を形成する。この不純物領域へ添加されたリンPの濃度は、第2の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第2の導電層のテーパー部と重なる半導体層において、第2の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、第1の不純物領域123~127にも不純物元素が添加され、不純物領域712~716を形成する。次いで、レジストからなるマスクを除去せずに第3のエッチング処理を行う。この第3のエッチング処理では第2の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第3のエッチングは、エッチングガスにCHF3を用い、反応性イオンエッチング法RIE法を用いて行う。第3のエッチングにより、第2の導電層717~722が形成される。この時、同時に絶縁膜116もエッチングされて、絶縁膜723が形成される。上記第3のエッチングによって、第2の導電層717~722と重ならない不純物領域LDD領域707a~711aが形成される。なお、不純物領域GOLD領域707b~711bは、第2の導電層717~721と重なったままである。このようにすることで、本実施例は、実施例1と比較して、第2の導電層717~721と重なる不純物領域GOLD領域707b~711bにおける不純物濃度と、第2の導電層717~721と重ならない不純物領域LDD領域707a~711aにおける不純物濃度との差を小さくすることができ、信頼性を向上させることができる。次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク724~726を形成して第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域727~732を形成する。第1の導電層701b~705bを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域727~732はジボランB2H6を用いたイオンドープ法で形成する。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク724~726で覆われている。第1のドーピング処理及び第2のドーピング処理によって、不純物領域727~732にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を2×1020~2×1021atomscm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、pチャネル型TFTの活性層となる半導体層の一部が露呈しているため、実施例1とよりも不純物元素ボロンを添加しやすい利点を有している。以上までの工程でそれぞれの半導体層に不純物領域が形成される。次いで、レジストからなるマスク724~726を除去して第1の層間絶縁膜733を形成する。この第1の層間絶縁膜733としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論、第1の層間絶縁膜733は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。次いで、図22Bに示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~550°Cで行えばよく、本実施例では550°C、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域712~716、727、730にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜シリコンを主成分とする絶縁膜、例えば窒化珪素膜を形成した後で活性化処理を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~550°Cで1~12時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約3の含む窒素雰囲気中で410°C、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。以降の工程は実施例1とほぼ同一であり、実施例1に従って、第2の層間絶縁膜、各半導体層に接続される配線等を形成し、図22Cの状態を得ることができる。また、本実施例で作製したアクティブマトリクス基板を用いて実施例2の工程に従えば、液晶表示装置が得られる。なお、図21、図22では駆動回路と画素部のTFT及び保持容量の形成についての作製工程であるが、マスクを適宜変更すれば、実施例1に示したように画素部に凸部を形成し、画素電極の表面に凸凹を形成することができる。なお、本実施例は実施例1乃至4のいずれとも組み合わせることが可能である。実施例1、実施例5、実施例6ではトップゲート型のTFT作製と同時に形成される凸部を用いた画素電極の作製例を示したが、本実施例では図23、図24を用いて、逆スタガ型のTFT作製と同時に形成される凸部を用いた画素電極の作製例について示す。まず、第1のマスクフォトマスク1枚目でゲート配線1000を形成する。この時、表示領域となる領域にゲート配線と同じ材料で金属層1001を形成する。次いで、ゲート配線1000及び金属層1001を覆って、絶縁膜ゲート絶縁膜1002、第1の非晶質半導体膜、n型を付与する不純物元素を含む第2の非晶質半導体膜、及び第1の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、n型を付与する不純物元素を含む非晶質半導体膜に代えてn型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマCVD法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。次いで、第2のマスクフォトマスク2枚目で上記第1の導電膜をパターニングして第1の導電膜からなる配線後にソース配線及び電極ドレイン電極となるを形成し、上記第2の非晶質半導体膜をパターニングしてn型を付与する不純物元素を含む第2の非晶質半導体膜を形成し、上記第1の非晶質半導体膜をパターニングして第1の非晶質半導体膜を形成する。また、金属層1001上にも同様にして、第1の非晶質半導体膜とn型を付与する不純物元素を含む第2の非晶質半導体膜と上記第1の導電膜とを残すようにパターニングする。このパターニングでは、後に形成される第2の導電膜のカバレッジを良好なものとするため、図23に示すように端部が階段状になるようなエッチングとした。また、金属層1001及びその上に形成される積層物凸部の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図6A~Gで示された形状のうち、いずれのものでもよい。また、金属層1001及びその上に形成される積層物凸部を規則的に配置しても不規則に配置してもよい。また、金属層1001及びその上に形成される積層物凸部の高さは0.3~3μm、好ましくは0.5~1.5μmである。次いで、端子部において、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜1002を選択的に除去した後、レジストマスクを除去する。また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。その後、全面に第2の導電膜を成膜する。なお、第2の導電膜としては、反射性を有する導電膜、例えばAlまたはAgからなる材料膜を用いる。次いで、第3のマスクフォトマスク3枚目で上記第2の導電膜をパターニングして第2の導電膜からなる画素電極1004を形成し、上記配線をパターニングしてソース配線1003及び電極ドレイン電極1009を形成し、n型を付与する不純物元素を含む第2の非晶質半導体膜をパターニングしてn型を付与する不純物元素を含む第2の非晶質半導体膜からなるソース領域1008及びドレイン領域1009を形成し、上記第1の非晶質半導体膜を一部除去して第1の非晶質半導体膜1006を形成する。次いで、配向膜1005を形成し、ラビング処理を行った。このような構成とすることで、画素TFT部を作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を3枚とすることができる。加えて、このような構成とすることで、金属層1001上に形成された絶縁膜、第1の非晶質半導体膜、n型を付与する不純物元素を含む第2の非晶質半導体膜、及び第1の導電膜からなる積層物凸部により凸凹を有し、この凸凹を覆って画素電極1004が形成されるので、作製工程数を増やすことなく、画素電極1004の表面に凹凸を持たせて光散乱性を図ることができる。次いで、実施例2に示した対向基板を用意する。図23において、1010は対向基板であり、実施例2に従い、対向基板1010上に着色層1011、1012、平坦化膜1013を形成する。赤色の着色層1011と青色の着色層1012とを一部重ねて、第2遮光部を形成する。なお、図23では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第1遮光部を形成する。次いで、対向電極1014を画素部に形成し、対向基板の全面に配向膜1015を形成し、ラビング処理を施した。また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料1016を注入し、封止剤図示せずによって完全に封止する。液晶材料1016には公知の液晶材料を用いれば良い。このようにして図23に示すアクティブマトリクス型液晶表示装置が完成する。図24はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板1110上には画素部1111が設けられ、画素部にはゲート配線1108とソース配線1107が交差して形成され、これに接続するnチャネル型TFT1101が各画素に対応して設けられている。nチャネル型TFT1101のドレイン側には画素電極1004及び保持容量1102が接続し、保持容量1102のもう一方の端子は容量配線1109に接続している。nチャネル型TFT1101と保持容量1102の構造は図23で示すnチャネル型TFTまたは保持容量と同じものとする。基板の一方の端部には、走査信号を入力する入力端子部1105が形成され、接続配線1106によってゲート配線1108に接続している。また、他の端部には画像信号を入力する入力端子部1103が形成され、接続配線204によってソース配線1107に接続している。ゲート配線1108、ソース配線1107、容量配線1109は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部1112と接続配線1113を設け、入力端子部1103と交互にソース配線と接続させても良い。入力端子部1103、1105、1112はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。なお、本実施例は実施例2または実施例4と組み合わせることができる。本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例7と異なる点についてのみ以下に説明する。なお、図23に対応する部分には同じ符号を用いた。本実施例は、図25に示すように、高さの異なる凸部1201、1202を形成した例である。凸部1201、1202は、マスク数を増やすことなく実施例7のマスクを変更することにより形成することができる。本実施例では、図25に示すように、ゲート電極のパターニングの際、凸部1202において金属層を形成しないマスクを用いたため、凸部1202の高さは凸部1201よりも金属層の膜厚分、低くなっている。本実施例では実施例7で使用した金属層のパターニングで使用するマスクを変更し、高さの異なる2種類の凸部1201、1202を表示領域となる箇所にランダムに形成した。こうすることにより、作製工程数を増やすことなく、画素電極1200の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。なお、本実施例は、実施例2または実施例4と組み合わせることができる。本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例7と異なる点についてのみ以下に説明する。本実施例は、図26に示すように、金属層1301a、1301bを形成し、絶縁膜1302を形成した後、絶縁膜1302上に金属層1301a、1301bとは異なるピッチで第1の非晶質半導体膜、n型を付与する不純物元素を含む第2の非晶質半導体膜、及び第1の導電膜からなる積層物1303を形成した例である。金属層1301a、1301bは、マスク数を増やすことなく実施例7のマスクを変更することにより形成することができる。実施例7のゲート電極1300形成時の第1のマスクを変更して金属層1301a、1301bを形成する。さらに実施例7の第2のマスクを変更して、積層物1303を形成する。こうすることにより、作製工程数を増やすことなく、画素電極1304の表面に形成される凹凸の大きさを異ならせるとともに、配置をランダムにすることができ、さらに反射光を散乱させることができる。なお、本実施例は、実施例2、実施例4、実施例7、または実施例8と組み合わせることができる。上記各実施例1乃至9のいずれか一を実施して形成されたTFT及びアクティブマトリクス基板は様々な電気光学装置アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ECディスプレイに用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクターリア型またはフロント型、ヘッドマウントディスプレイゴーグル型ディスプレイ、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図27及び図28に示す。図27Aはパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を表示部2003に適用することができる。図27Bはビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示部2102に適用することができる。図27Cはモバイルコンピュータモービルコンピュータであり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205に適用できる。図27Dはゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。本発明は表示部2302に適用することができる。図27Eはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402に適用することができる。図27Fはデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部図示しない等を含む。本発明を表示部2502に適用することができる。図28Aは携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本発明を表示部2904に適用することができる。図28Bは携帯書籍電子書籍であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003に適用することができる。図28Cはディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上特に30インチ以上のディスプレイには有利である。また、このようなサイズの表示部を形成するためには、基板の一辺が1mのものを用い、多面取りを行って量産することが好ましい。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1~9のどのような組み合わせからなる構成を用いても実現することができる。