"基板上に順に形成されたn型クラッド層、活性層、およびp型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが5nm~45nmのp型半導体層を形成する工程と、前記p型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記p型半導体層の厚みと前記p型半導体層のp型ドーパントの濃度との積は、2.5×1019nm/cm3以下であることを特徴とする光半導体装置の製造方法。前記平面部において、前記p型半導体層のp型ドーパント濃度は、1.0×1017/cm3~1.5×1018cm3であることを特徴とする請求項1記載の光半導体装置の製造方法。前記p型半導体層のp型ドーパントはZn又はMg又はBeであることを特徴とする請求項1または2記載の光半導体装置の製造方法。前記基板は、InPであり、前記p型半導体層は、InP又はInPに格子整合したInGaAs、InGaAsP、InAlAs、InAlAsP、InAlGaAs、InAlGaAsPのいずれかであることを特徴とする請求項1~3のいずれかに記載の光半導体装置の製造方法。前記基板の主面は、100面±1°であり、前記メサ構造は、前記主面上に設けられることを特徴とする請求項1~4のいずれかに記載の光半導体装置の製造方法。前記メサ構造は、[011]方向に延在することを特徴とする請求項5記載の光半導体装置の製造方法。前記基板の前記メサ構造以外の平面部は、n型であり、5.0×1017/cm3~4.0×1019/cm3の濃度のn型不純物を含むことを特徴とする請求項1~6のいずれかに記載の光半導体装置の製造方法。前記メサ構造の側面は、前記基板の主面に対して75°~105°の角度をなすことを特徴とする請求項5記載の光半導体装置の製造方法。前記p型半導体層を形成する際に、前記p型半導体層にFeをドープすることを特徴とする請求項1~8のいずれかに記載の光半導体装置の製造方法。前記光半導体装置は、直接変調型の半導体レーザであることを特徴とする請求項1~9のいずれかに記載の光半導体装置の製造方法。しかしながら、特許文献1の半導体レーザでは、高抵抗半導体層のフェルミレベルがバンドギャップの中位にあるため、高抵抗半導体層で活性層の周りを埋める場合に活性層から埋込層に電子が漏れやすくなる。この場合、高電流注入時、高温動作時等においては、活性層をバイパスするリーク電流が増加する。その結果、光出力が伸びなくなる。本発明は、素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供することを目的とする。本発明に係る光半導体装置の製造方法は、基板上に順に形成されたn型クラッド層、活性層、およびp型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが5nm~45nmのp型半導体層を形成する工程と、前記p型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記p型半導体層の厚みと前記p型半導体層のp型ドーパントの濃度との積は、2.5×1019nm/cm3以下であることを特徴とするものである。本発明に係る光半導体装置の製造方法においては、素子容量を抑制しつつリーク電流を抑制することができる。前記平面部において、前記p型半導体層のp型ドーパント濃度は、1.0×1017/cm3~1.5×1018cm3としてもよい。前記p型半導体層のp型ドーパントは、Zn又はMg又はBeとしてもよい。前記基板は、InPであり、前記p型半導体層は、InP又はInPに格子整合したInGaAs、InGaAsP、InAlAs、InAlAsP、InAlGaAs、InAlGaAsPのいずれかとしてもよい。前記基板の主面は、100面±1°であり、前記メサ構造は、前記主面上に設けられていてもよい。前記メサ構造は、[011]方向に延在していてもよい。前記基板の前記メサ構造以外の平面部は、n型であり、5.0×1017/cm3~4.0×1019/cm3の濃度のn型不純物を含んでいてもよい。前記メサ構造の側面は、前記基板の主面に対して75°~105°の角度をなしていてもよい。前記p型半導体層を形成する際に、前記p型半導体層にFeをドープしてもよい。前記光半導体装置は、直接変調型の半導体レーザとしてもよい。本発明によれば、素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供することができる。以下、本発明を実施するための最良の形態を説明する。最初に、比較例に係る半導体レーザについて説明する。比較例図1は、比較例に係る半導体レーザの模式的な断面図である。図1においては、ハッチングを省略する。図1に示すように、比較例に係る半導体レーザは、n型InP基板10上に形成されたメサストライプが、Fe鉄がドープされたInPからなる高抵抗半導体層61と、n型InPブロック層62と、p型クラッド層70と、によって埋め込まれた構造を有する。メサストライプは、n型InP基板10上においてストライプ状に形成されたn型InPクラッド層の上に、活性層30およびp型クラッド層40が順に形成された構造を有する。高抵抗半導体層61およびn型InPブロック層62は、メサストライプの両側を埋め込むように形成されている。p型クラッド層70は、メサストライプおよびn型InPブロック層62上に形成されることによって、メサストライプを埋め込む。p型クラッド層70上には、コンタクト層80が形成されている。このような構成においては、高抵抗半導体層61のフェルミレベルがバンドギャップの中位にあるため、活性層30に注入される電子が高抵抗半導体層61に漏れ出しやすくなる。高抵抗半導体層61に漏れ出た電子は、p型クラッド層70から高抵抗半導体層61へ流れ出た正孔と再結合して、レーザ発光に寄与しないリーク電流成分となる。特に、高電流注入時、高温動作時においては、活性層30から漏れ出た電子に起因するリーク電流が増加する。その結果、半導体レーザの光出力が伸びなくなる。続いて、実施例1に係る半導体レーザの製造方法について説明する。図2および図3は、実施例1に係る半導体レーザの製造方法を説明するためのフロー図である。まず、図2aに示すように、n型InP基板10の主面上に、n型クラッド層20、活性層30、およびp型クラッド層40を成長させる。n型InP基板10の主面とは、n型InPの100面±1°の面である。次に、p型クラッド層40において、[011]方向に延びるメサストライプが形成される領域に、マスク50をストライプ状に形成する。n型InP基板10は、5.0×1017/cm3~4.0×1019/cm3の濃度のn型不純物を含むn型InPからなり、一例として、1.0×1018/cm3のSnスズがドープされたn型InPからなる。n型クラッド層20は、一例として、1.0×1018/cm3のSiシリコンがドープされた0.5μmの厚さのn型InPからなる。活性層30は、一例として、GaAlInAsからなる層を含む多重量子井戸MQW:MultiQuantumWell構造を有する。MQW構造のウェルとバリアとの組合せは特に限定されないが、例えば、Ga0.1Al0.2In0.7Asウェル/Ga0.15Al0.32In0.53Asバリアのような組成を有する。p型クラッド層40は、一例として、1.0×1018/cm3のZn亜鉛がドープされた0.2μmの厚さのp型InPからなる。マスク50は、一例として、0.5μmの厚さのSiO2からなる。次に、図2bに示すように、マスク50をエッチングマスクとして用いて、p型クラッド層40、活性層30、n型クラッド層20、およびn型InP基板10の一部に対してドライエッチング処理を施す。それにより、n型InP基板10上に、メサストライプが形成される。ドライエッチング処理として、例えば、SiCl4を用いたRIEReactiveIonEtching法を用いることができる。マスク50を除いたメサストライプの高さは、一例として、1.5μm~2.0μmである。次に、図2cに示すように、メサストライプの両側の側面から、n型InP基板10のメサストライプ以外の領域上にかけて、薄膜のp型半導体層63を成長させる。この場合、n型InP基板10のメサストライプ以外の領域上におけるp型半導体層63の厚さが5nm~45nmになるように、p型半導体層63を成長させる。p型半導体層63は、n型InP基板10と格子整合するp型半導体からなり、一例として、4.0×1017/cm3のZn亜鉛がドープされたp型InPからなる。また、p型半導体層63として、InPに格子整合したp型InGaAs、p型InGaAsP、p型InAlAs、p型InAlAsP、p型InAlGaAs、p型InAlGaAsPのいずれかを用いることができる。なお、p型のドーパントとして、Mg,Beも用いることができる。次に、p型半導体層63上に、メサストライプの両側が埋め込まれるように、高抵抗半導体層61およびn型InPブロック層62を順に成長させる。高抵抗半導体層61は、Fe、Ti、Co等の深いアクセプタ準位を形成する不純物がドープされた高抵抗半導体層である。例えば、高抵抗半導体層61は、一例として、7.0×1016/cm3のFe鉄がドープされた1.2μmの厚さのInPからなる。また、n型InPブロック層62は、一例として、1.0×1019/cm3のS硫黄がドープされた0.4μmの厚さのn型InPからなる。次に、図2dに示すように、マスク50をHFフッ酸等を用いて除去する。次に、p型クラッド層40およびn型InPブロック層62の上面が覆われるように、p型クラッド層70を成長させる。p型クラッド層70は、p型半導体からなり、一例として、p型クラッド層40と同じ成分からなる。p型クラッド層70は、一例として、1.2×1018/cm3のZnがドープされた2.0μmの厚さのp型InPからなる。さらに、p型クラッド層70上に、コンタクト層80を成長させる。コンタクト層80は、p型クラッド層70よりもバンドギャップの小さい材料からなり、一例として、1.2×1019/cm3のZn亜鉛がドープされた0.5μmの厚さのp型InGaAsからなる。なお、p型クラッド層40は、p型クラッド層70の一部として機能する。次に、図3に示すように、メサストライプ上方の領域を除くコンタクト層80上に保護膜91を形成するとともに、コンタクト層80の露出領域および保護膜91を覆うように、p型電極92を形成する。また、n型InP基板10の下面にn型電極93を形成する。保護膜91は、SiO2等の絶縁体からなる。p型電極92は、一例として、TiとPtとAuとの積層体からなる。n型電極93は、一例としてAuとGeとNiとの積層体からなる。以上の工程により、実施例1に係る半導体レーザ100が完成する。なお、上記の各半導体層の成長の際には、MOVPE有機金属気相成長法を用いることができる。成長温度は、600°C程度である。また、InPは、トリメチルインジウムおよびホスフィンを原料とする。Zn亜鉛をドープする際には、ジメチル亜鉛を用いることができる。Fe鉄をドープする際には、フェロセンを用いることができる。S硫黄をドープする際には、硫化水素を用いることができる。Siシリコンをドープする際には、ジシランを用いることができる。本実施例に係る半導体レーザ100においては、活性層30の側面を含むメサストライプ側面に薄膜のp型半導体層63が形成されていることから、活性層30に供給される電子の高抵抗半導体層61へのリークが抑制される。すなわち、リーク電流を抑制することができる。ここで、メサストライプ側面にp型半導体層63を成長させる際に、n型InP基板10上にもp型半導体層63が形成される。この場合、p型半導体層63とn型InP基板10との間にpn接合容量が生じる。このpn接合は、半導体レーザ100の素子容量を構成する。素子容量は半導体レーザ100に直接変調させる場合の変調特性に影響を及ぼす。したがって、半導体レーザ100の素子容量は小さい方が好ましい。本実施例においては、薄膜のp型半導体層63は、十分に小さい厚さ5nm~45nmを有している。この厚さは、n型InP基板10とp型半導体層63との界面から埋込層側に延びるpn接合の空乏層幅よりも小さくなる。したがって、上記pn接合から延びる空乏層は、p型半導体層63を超えて高抵抗半導体層61まで延びる大きな幅をもつことになる。高抵抗半導体層61は、内部のキャリアが欠乏した状態を有している。すなわち、高抵抗半導体層61は、空乏層と同等の状態を有している。したがって、高抵抗半導体層61まで上記の空乏層が延びた場合、p型半導体層63および高抵抗半導体層61の全体にわたって、連続して実質的な空乏層が形成されることになる。それにより、半導体レーザ100の素子容量を抑制することができる。なお、n型InP基板10上のp型半導体層63において、p型ドーパントがZn亜鉛の場合、ドーパント濃度とp型半導体層63の厚みとの積を2.5×1019nm/cm3以下とすることで、pn接合容量を抑制しつつ、空乏層を高抵抗半導体層61にまで十分に延ばすことができる。また、p型半導体層63のp型ドーパントがZn亜鉛の場合、n型InP基板10上のp型半導体層63のドーパント濃度を1.0×1017/cm3~1.5×1018/cm3とすることによって、pn接合容量を抑制しつつ、空乏層を高抵抗半導体層61にまで十分に延ばすことができる。pn接合においてp層側へ延びる空乏層幅Wは、次式で示される。ただし、εr:InPの比誘電率ε0:真空の誘電率Na:アクセプタ密度Nd:ドナー密度Vd:拡散電位V:pn接合に印加する電圧ここで、Na=1.0×1018/cm3、Nd=2.0×1018/cm3、Vd-V=0.6vと仮定するとW=24nmが得られ、p型半導体層63の厚みを24nm未満にすればp型半導体層63全体が空乏層になると見積もることができる。実際に基板10とp型半導体層63に掛かる電圧は、活性層近傍の埋め込み構造に依存するため一意に決まらないが、本発明者は、実験により、p型半導体層63の厚みとp濃度との積<2.5×1019nm/cm3であればp型半導体層63全体が空乏層になるとの結果を得た。以上のことから、本実施例によれば、p型半導体層63を設けることによってリーク電流を抑制することができるとともに、p型半導体層63の厚さを十分に小さくすることによって、p型半導体層63を形成する際に不可避的に生じる素子容量を低減することができる。なお、p型半導体層63は、5nm~45nmの範囲の厚さを有していることが好ましく、5nm~30nmの範囲の厚さを有していることがより好ましい。ところで、p型半導体層63の厚みを小さくすることは、リーク電流抑制のための阻止層の厚みが小さくなることを意味している。しかしながら、阻止層の厚みが小さくてもリーク電流を十分に抑制できることが好ましい。そこで、半導体結晶へのp型不純物の取り込み効率の面方位依存性を利用してもよい。例えば、n型InP基板10の主面を100面±1°とした場合、図4aに示すように当該主面に対するメサストライプ側面の角度を75°~105°とすることによって、メサストライプ側面に形成するp型半導体層へのp型不純物の取り込み効率が、当該主面に形成するp型半導体層へのp型不純物の取り込み効率の2倍~8倍程度となる。図4bは、n型InP基板10に対するメサストライプ側面の角度が85°程度の場合の半導体レーザ100を示す図である。この構成によれば、図4cに示すように、n型InP基板10上のp型半導体層63を低濃度のp型半導体とし、メサストライプ側面のp型半導体層63を高濃度のp型半導体層とすることができる。この場合、活性層30の側面には高濃度のp型半導体層が配置されることから、リーク電流が抑制される。さらに、pn接合を生じるn型InP基板10の主面には低濃度のp型半導体層が配置されることから、素子容量を低減することができる。以上のことから、n型InP基板10の主面に対するメサストライプ側面の角度を75°~105°とすることが好ましい。図4cの例においても、n型InP基板10上のp型半導体層63において、p型ドーパントがZn亜鉛の場合、ドーパント濃度とp型半導体層63の厚みとの積を2.5×1019nm/cm3以下とすることで、pn接合容量を抑制しつつ、空乏層を高抵抗半導体層61にまで十分に延ばすことができる。また、p型ドーパントがZn亜鉛の場合、n型InP基板10上のp型半導体層63のドーパント濃度を1.0×1017/cm3~1.5×1018/cm3とすることによって、pn接合容量を抑制しつつ、空乏層を高抵抗半導体層61にまで十分に延ばすことができる。続いて、実施例2に係る半導体レーザの製造方法について説明する。図5は、実施例2に係る半導体レーザの製造方法を説明するためのフロー図である。まず、図5aに示すように、n型InP基板10の主面100面±1°上に、n型クラッド層20、活性層30、p型クラッド層40、およびコンタクト層80を成長させる。次に、コンタクト層80において、メサストライプが形成される領域に、マスク50をストライプ状に形成する。n型InP基板10は、一例として、1.0×1018/cm3のSnスズがドープされたn型InPからなる。n型クラッド層20は、一例として、1.0×1018/cm3のSiシリコンがドープされた0.5μmの厚さのn型InPからなる。活性層30は、一例として、GaAlInAsからなる層を含む多重量子井戸MQW:MultiQuantumWell構造を有する。MQW構造のウェルとバリアとの組合せは特に限定されないが、例えば、Ga0.1Al0.2In0.7Asウェル/Ga0.15Al0.32In0.53Asバリアのような組成を有する。p型クラッド層40は、一例として、1.5×1018/cm3のZn亜鉛がドープされた1.5μmの厚さのp型InPからなる。コンタクト層80は、p型クラッド層70よりもバンドギャップの小さい材料からなり、一例として、1.2×1019/cm3のZn亜鉛がドープされた0.3μmの厚さのp型InGaAsからなる。マスク50は、一例として、0.5μmの厚さのSiO2からなる。次に、図5bに示すように、マスク50をエッチングマスクとして用いて、コンタクト層80、p型クラッド層40、活性層30、n型クラッド層20、およびn型InP基板10の一部に対してドライエッチング処理を施す。それにより、n型InP基板10上に、メサストライプが形成される。ドライエッチング処理として、例えば、SiCl4を用いたRIEReactiveIonEtching法を用いることができる。マスク50を除いたメサストライプの高さは、一例として、3.0μmである。次に、図5cに示すように、メサストライプの両側の側面から、n型InP基板10のメサストライプ以外の領域上にかけて、薄膜のp型半導体層63を成長させる。p型半導体層63は、一例として、4.0×1017/cm3のZn亜鉛がドープされたp型InPからなる。また、p型半導体層63として、InPに格子整合したp型InGaAs、p型InGaAsP、p型InAlAs、p型InAlAsP、p型InAlGaAs、p型InAlGaAsPのいずれかを用いることができる。なお、p型のドーパントとして、Mg,Beなども用いることができる。p型半導体層63は、5nm~45nmの厚さを有する。次に、p型半導体層63上に、メサストライプの両側が埋め込まれるように、高抵抗半導体層61を成長させる。高抵抗半導体層61は、Fe、Ti、Co等の深いアクセプタ準位を形成する不純物がドープされた高抵抗半導体層である。例えば、高抵抗半導体層61は、一例として、7.0×1016/cm3のFe鉄がドープされた2.4μmの厚さのInPからなる。次に、図5dに示すように、マスク50をHFフッ酸等を用いて除去する。次に、高抵抗半導体層61の上面に保護膜91を形成するとともに、コンタクト層80、高抵抗半導体層61の露出領域、および保護膜91を覆うように、p型電極92を形成する。また、n型InP基板10の下面にn型電極93を形成する。保護膜91は、一例として、0.3μmのSiO2からなる。p型電極92は、一例として、TiとPtとAuとの積層体からなる。n型電極93は、一例としてAuとGeとNiとの積層体からなる。以上の工程により、実施例2に係る半導体レーザ100aが完成する。なお、上記の各半導体層の成長の際には、MOVPE有機金属気相成長法を用いることができる。成長温度は、600°C程度である。また、InPは、トリメチルインジウムおよびホスフィンを原料とする。Zn亜鉛をドープする際には、ジメチル亜鉛を用いることができる。Fe鉄をドープする際には、フェロセンを用いることができる。S硫黄をドープする際には、硫化水素を用いることができる。Siシリコンをドープする際には、ジシランを用いることができる。本実施例においても、p型半導体層63を設けることによってリーク電流を抑制することができるとともに、p型半導体層63の厚さを十分に小さくすることによって、p型半導体層63を形成する際に不可避的に生じる素子容量を低減することができる。本実施例においても、n型InP基板10の主面に対するメサストライプ側面の角度を75°~105°とすることによって、メサストライプ側面に形成するp型半導体層へのp型不純物の取り込み効率を高くすることができる。なお、上記各実施例において、薄膜のp型半導体層63にp型不純物と同時に、Fe、Ti、Co等の深いアクセプタ準位を形成する不純物をドープしてもよい。この場合、上記Fe等の不純物をドープすることによって、p型半導体層63から他の領域へのp型不純物の拡散を抑制することができる。なお、p型半導体層63における上記Fe等の不純物濃度は、高抵抗半導体層61における濃度と同程度とすることができる。また、図2~図5において、活性層30、マスク50およびp型半導体層63以外の要素に対しては、ハッチングを省略している。また、上記各実施例では、本発明に係る光半導体装置の一例として半導体レーザについて説明しているが、それに限られない。例えば、本発明を、半導体光増幅器SOA等の他の光半導体装置に適用してもよい。実験例以下、比較例および実施例1に係る半導体レーザの電流特性について調べた。サンプル1サンプル1として、実施例1に係る半導体レーザの電流特性について調べた。半導体レーザの測定温度を85°Cとし、素子長Lを200μmとし、p型半導体層63の厚みを25nmとし、n型InP基板10上のp型半導体層63の厚みとp型半導体層63のp型ドーパントの濃度との積を1.25×1019nm/cm3とした。サンプル2サンプル2として、比較例に係る半導体レーザの電流特性について調べた。サンプル2は、p型半導体層63が形成されていないことを除きサンプル1と同様に作製した半導体レーザである。半導体レーザの測定温度を85°Cとし、素子長Lを200μmとした。図6は、サンプル1,2の電流特性を示す図である。図6において、横軸は半導体レーザに供給される電流を示し、縦軸は半導体レーザの光出力を示す。サンプル2と比較して、サンプル1では、供給電流130mA程度で光出力が7mW程度増大した。これは、活性層30に供給された電子の高抵抗半導体層61への漏れ出しが抑制された効果によると考えられる。また、サンプル1の半導体レーザの変調動作の周波数応答帯域3dB-down帯域は、15GHzであり、10GHzを超える十分大きな値を示した。これは、サンプル1の半導体レーザの素子容量が十分小さいことによると考えられる。なお、本発明は係る特定の実施形態および実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"