"P型半導体基板上のNウェル内に形成したハイサイド回路中において、前記Nウェルをコレクタとし、前記Nウェル中に形成したP領域をベースとし、前記ベースの上層に形成したN領域をエミッタとし、前記ハイサイド回路を構成する基板を、前記コレクタとしての前記Nウェルとで共通化したNPNトランジスタを用いて構成したことを特徴とする基準電圧回路。N型半導体基板上のPウェル内に形成したローサイド回路中において、前記Pウェルをコレクタとし、前記Pウェル中に形成したN領域をベースとし、前記ベースの上層に形成したP領域をエミッタとし、前記ローサイド回路を構成する基板を、前記コレクタとしての前記Pウェルとで共通化したPNPトランジスタを用いて構成したことを特徴とする基準電圧回路。P型の半導体基板上に形成されたコレクタとしてのNウェル層と、該Nウェル層内に形成されたベースとしてのP領域層と、該P領域層の上層に形成されたエミッタとしてのN領域層と、を備え、ハイサイド回路を構成する基板を前記コレクタとしての前記Nウェル層で共通化したNPNトランジスタを備えていることを特徴とする半導体基板。N型の半導体基板上に形成されたコレクタとしてのPウェル層と、該Pウェル層内に形成されたベースとしてのN領域層と、該N領域層の上層に形成されたエミッタとしてのP領域層と、を備え、ローサイド回路を構成する基板を前記コレクタとしての前記Pウェル層で共通化したPNPトランジスタを備えていることを特徴とする半導体基板。しかしながら、このような回路構成では、基準電流Irefの出力端子と接地電位との間の寄生容量Cpの影響により、VS1,VS2が過渡的に変化してしまうと基準電圧Vrefも変動してしまうため、ハイサイド回路の誤動作を招くという問題が生じていた。本発明は、上述のかかる事情に鑑みてなされたものであり、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供することを目的とする。上記課題を解決するため、本発明の基準電圧回路は、P型半導体基板上のNウェル内に形成したハイサイド回路中において、前記Nウェルをコレクタとし、前記Nウェル中に形成したP領域をベースとし、前記ベースの上層に形成したN領域をエミッタとし、前記ハイサイド回路を構成する基板を、前記コレクタとしての前記Nウェルとで共通化したNPNトランジスタを用いて構成したことを特徴とする。このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するP型半導体基板の基準電圧回路とすることができる。また、本発明の基準電圧回路は、N型半導体基板上のPウェル内に形成したローサイド回路中において、前記Pウェルをコレクタとし、前記Pウェル中に形成したN領域をベースとし、前記ベースの上層に形成したP領域をエミッタとし、前記ローサイド回路を構成する基板を、前記コレクタとしての前記Pウェルとで共通化したPNPトランジスタを用いて構成したことを特徴とする。このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するN型半導体基板の基準電圧回路とすることができるさらに、本発明の半導体基板は、P型の半導体基板上に形成されたコレクタとしてのNウェル層と、該Nウェル層内に形成されたベースとしてのP領域層と、該P領域層の上層に形成されたエミッタとしてのN領域層と、を備え、ハイサイド回路を構成する基板を前記コレクタとしての前記Nウェル層で共通化したNPNトランジスタを備えていることを特徴とする。このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するP型の半導体基板とすることができる。さらに、本発明の半導体基板は、N型の半導体基板上に形成されたコレクタとしてのPウェル層と、該Pウェル層内に形成されたベースとしてのN領域層と、該N領域層の上層に形成されたエミッタとしてのP領域層と、を備え、ローサイド回路を構成する基板を前記コレクタとしての前記Pウェル層で共通化したPNPトランジスタを備えていることを特徴とする。このような構成によれば、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力するN型の半導体基板とすることができる。本発明の基準電圧回路及び半導体基板は、電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる。次に、本発明の一実施形態に係る基準電圧回路及び半導体基板について、図面を参照して説明する。尚、以下に示す実施例は本発明の基準電圧回路及び半導体基板における好適な具体例であり、技術的に好ましい種々の限定を付している場合もあるが、本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。図1は本発明の一実施形態に係る基準電圧回路の説明図、図2は本発明の一実施形態に係る半導体基板の要部の断面図である。図1は、基準電圧Vrefを低電圧検出回路に使用する場合を例として示している。具体的には、基準電圧回路11、低電圧検出回路12、レベルシフト回路13、ロジック回路14、ゲート駆動回路15が高電位側電源電圧VS1及び低電位側電源電圧VS2との間に並列に配置されている。基準電圧回路11は、高電位側電源電圧VS1にベース及びコレクタが接続されたNPNトランジスタQ1,Q2,Q3が並列に接続されている。また、NPNトランジスタQ1のエミッタは電流源回路I1に接続され、NPNトランジスタQ2のエミッタは抵抗R1及び電流源回路I2に直列接続され、NPNトランジスタQ3のエミッタは抵抗R2及び電流源回路I3に直列接続されている。さらに、オペアンプOP1の2つの入力端は、NPNトランジスタQ1と電流源回路I1との間と、抵抗R1と電流源回路I2との間にそれぞれ接続されている。低電圧検出回路12は、高電位側電源電圧VS1と低電位側電源電圧VS2との間に直列に接続された抵抗R3,R4と、抵抗R3,R4の間及び抵抗R2と電流源回路I3との間にそれぞれ接続される二つの入力端子を有するコンパレータ比較器COMP1を備えている。また、このコンパレータCOMP1の出力はロジック回路14に出力される。ロジック回路14には、レベルシフト回路13からの出力が入力され、コンパレータCOMP1からの出力とで論理制御された出力によりゲート駆動回路15がNMOSトランジスタM1のゲート電圧を制御する。図2は、P型半導体基板20にNウェル層21を形成し、そのNウェル層21内にハイサイド回路素子22を形成する場合を示している。本発明では、バンドギャップ基準電圧回路を構成するバイポーラトランジスタにNPNトランジスタQ1、Q2、Q3を使用し、このトランジスタのコレクタ図2中の端子Cをハイサイド回路素子22の基板であるNウェル層21とする。さらに、Nウェル層21中に、Pベース図2中の端子B23を形成し、そのPベース23の上層にNエミッタ図2中の端子E24を形成する。ここで、ベースとコレクタとは図1に示すように短絡して高電位側電源電圧VS1に接続している。図2中のハイサイド回路素子22のNPNトランジスタは、図1中のQ1、Q2、Q3に対応する。NPNトランジスタQ1、Q2、Q3により、図1に示すように高電位側電源電圧VS1を基準として動作するバンドギャップ基準電圧回路を構成できる。NPNトランジスタQ1、Q2、Q3のコレクタとハイサイド回路素子22のNウェル層21とが共通となるが、Nウェル層21を最も高電位で低インピーダンスの高電位側電源電圧VS1に接続するため、NPNトランジスタQ1、Q2、Q3に電流が流れてもNウェル層21を介して生じる他の素子への影響を回避することができる。また、図2中のハイサイド回路素子22のPチャネルMOSFET25及びNチャネルMOSFET26は、図1中の基準電圧回路11内の電流源回路I1,I2,I3やオペアンプOP1、低電圧検出回路12、レベルシフト回路13、ロジック回路14、ゲート駆動回路15の構成に使用する。また、図2中のローサイド回路素子27のPチャネルMOSFET28及びNチャネルMOSFET29は、図4中のローサイドのゲート駆動回路15aの構成に使用する。さらに、図2中のローサイド回路素子27のPチャネルMOSFET28及びNチャネルMOSFET29で、レベルシフト回路やローサイド用ゲート駆動回路に信号を入力するための前段回路を構成しても良い。このように、ハイサイド回路の基板でありかつ、NPNトランジスタQ1、Q2、Q3のコレクタであるNウェル層21は、最も高電位である高電位側電源電圧VS1に接続されるので、スイッチ素子のスイッチ動作に伴って高電位側電源電圧VS1が変動しても、NPNトランジスタQ1、Q2、Q3のバイアス電位も高電位側電源電圧VS1と共に変動するため、接地電位に対する影響を回避することができる。図1のハイサイド回路を有する半導体基板の断面構造の例を図3に示す。P型半導体基板にNウェル層を形成し、そのNウェル層内に、基準電圧回路11、低電圧検出回路12、レベルシフト回路13、ロジック回路14、ゲート駆動回路15をすべて形成することができる。したがって、図6に示す従来の半導体基板に比べて電源電位の変動の影響を回避し、安定した基準電圧を出力することが可能となる。なお、上記実施の形態では、P型半導体基板にNウェルを形成し、そのNウェル内にハイサイド回路を形成する場合について説明したが、N型半導体基板にPウェルを形成し、そのPウェル内にローサイド回路を形成する場合においても、上述した説明のPMOSをNMOSに、NMOSをPMOSに、PNPをNPNに、P基板をN基板に、PウェルをNウェルに、それぞれ入れ替えることで同様の効果を奏することができる。以上説明したように、本発明によれば、電源電位が接地電位に対して変動するハイサイド回路またはローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することが可能となる。"