第1の端子、第2の端子、およびゲート端子を有するメインNチャネルトランジスタと、第1の端子、第2の端子、およびゲート端子を有する第1のターンオフNチャネルトランジスタであって、前記第1のターンオフNチャネルトランジスタの前記第2の端子が前記メインNチャネルトランジスタの前記ゲート端子に結合される第1のターンオフNチャネルトランジスタと、第1の端子、第2の端子、およびゲート端子を有する第2のターンオフNチャネルトランジスタであって、前記第2のターンオフNチャネルトランジスタの前記第2の端子が前記第1のターンオフNチャネルトランジスタの前記第1の端子に結合され、前記第2のターンオフNチャネルトランジスタの前記第1の端子が前記メインNチャネルトランジスタの前記第1の端子に結合される第2のターンオフNチャネルトランジスタと、第1の制御導体であって、前記第1の制御導体における第1のデジタル制御信号が第1のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第1の制御導体における前記第1のデジタル制御信号が、前記第1のデジタル論理値とは反対の第2のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第1の制御導体とを備える装置。前記メインNチャネルトランジスタの前記ゲートに結合された第1のリードを有し、前記第1の制御導体に結合された第2のリードを有する第1の抵抗器をさらに備える、請求項1に記載の装置。第2の制御導体であって、第2のデジタル制御信号が前記第2の制御導体の上に存在し、前記第2のデジタル制御信号が、前記第1の制御導体における前記第1のデジタル制御信号の前記デジタル論理値に対して前記反対のデジタル論理値をもち、前記第2の制御導体が、前記第1および第2のターンオフNチャネルトランジスタの前記ゲート端子に結合される第2の制御導体をさらに備える、請求項1に記載の装置。前記第1の制御導体に結合された第1のリードを有し、前記第1のターンオフNチャネルトランジスタの前記第1の端子に結合された第2のリードを有する第2の抵抗器をさらに備える、請求項3に記載の装置。前記第2の制御導体に結合された第1のリードを有し、前記メインNチャネルトランジスタの前記第2のリードに結合された第2のリードを有する第3の抵抗器をさらに備える、請求項4に記載の装置。前記メインNチャネルトランジスタの前記第1の端子の上に無線周波数RF信号を供給する変圧器巻線と、前記メインNチャネルトランジスタの前記第2の端子から前記RF信号を受信するドライバ増幅器とをさらに備える、請求項1に記載の装置。前記メインNチャネルトランジスタの前記第1の端子の上に無線周波数RF信号を供給するドライバ増幅器と、前記メインNチャネルトランジスタの前記第2の端子から前記RF信号を受信するように結合された集積回路端子とをさらに備える、請求項1に記載の装置。第1の端子、第2の端子、および制御端子を有する第1のRF分離スイッチ回路であって、前記第1のRF分離スイッチ回路の前記第2の端子が、前記メインNチャネルトランジスタの前記第1の端子に結合される第1のRF分離スイッチ回路と、第1の端子、第2の端子、および制御端子を有する第2のRF分離スイッチ回路であって、前記第2のRF分離スイッチ回路の前記第2の端子が、前記メインNチャネルトランジスタの前記第2の端子に結合され、前記第2のRF分離スイッチ回路の前記制御端子が、前記第1のRF分離スイッチ回路の前記制御端子に結合される第2のRF分離スイッチ回路と、第1の端子、第2の端子、および制御端子を有するNチャネルトランジスタであって、前記Nチャネルトランジスタの前記第1の端子が、接地導体に結合され、前記Nチャネルトランジスタの前記第2の端子が、前記第1のRF分離スイッチ回路の前記第1の端子および前記第2のRF分離スイッチ回路の前記第1の端子に結合されるNチャネルトランジスタとをさらに備える、請求項1に記載の装置。RF分離スイッチ回路のメイントランジスタを、ゲートソース間短絡回路を通して前記メイントランジスタのゲートを前記メイントランジスタのソースに結合することによって、および前記メイントランジスタの前記ゲートの上にデジタル論理ロー電圧を供給することによって、オフにするように制御することであって、前記ゲートソース間短絡回路が、前記メイントランジスタの前記ゲートに結合された第2の端子を有するとともに中間ノードに結合された第1の端子を有する第1のターンオフトランジスタを含み、前記ゲートソース間短絡回路が、前記中間ノードに結合された第2の端子と、前記メイントランジスタの前記ソースに結合された第1の端子とを有する第2のターンオフトランジスタをさらに含み、前記メイントランジスタおよび前記ゲートソース間短絡回路が、前記RF分離スイッチ回路の一部であること、ならびに前記メイントランジスタを、前記ゲートソース間短絡回路の前記第1および第2のターンオフトランジスタをオフにし、前記メイントランジスタの前記ゲートの上にデジタル論理ハイ電圧を供給することによって、オンにするように制御することを備える方法。前記デジタル論理ロー電圧が、抵抗器の第1のリードの上に前記デジタル論理ロー電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給され、前記抵抗器の第2のリードが、前記メイントランジスタの前記ゲートに結合され、前記デジタル論理ハイ電圧が、前記抵抗器の前記第1のリードの上に前記デジタル論理ハイ電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給される、請求項9に記載の方法。第1の制御入力導体の上に第1のデジタル論理レベル信号を供給することであって、前記第1のデジタル論理レベル信号が前記デジタル論理ハイ電圧である場合、前記メイントランジスタがオフにされ、前記デジタル論理ハイ電圧が、前記第1の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合され、前記第1のデジタル論理レベル信号が前記デジタル論理ロー電圧である場合、前記メイントランジスタがオンにされ、前記デジタル論理ロー電圧が、前記第1の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合されることをさらに備える、請求項9に記載の方法。前記第1の制御入力導体を前記中間ノードに抵抗結合することをさらに備える、請求項11に記載の方法。第2のデジタル論理レベル信号を第2の制御入力導体の上に供給することであって、前記第2のデジタル論理レベル信号が、前記第1のデジタル論理レベル信号とは反対のデジタル論理値をもち、前記第2の制御入力導体が、前記第1のターンオフトランジスタのゲートおよび前記第2のターンオフトランジスタのゲートに結合されることをさらに備える、請求項11に記載の方法。前記第2の制御入力導体を前記メイントランジスタのドレインに抵抗結合することをさらに備える、請求項13に記載の方法。変圧器巻線から前記メイントランジスタの前記ソース上へのRF信号を受信することであって、前記RF信号が、少なくとも500MHzの周波数をもつことをさらに備える、請求項9に記載の方法。ドライバ増幅器から前記メイントランジスタの前記ソース上へのRF信号を受信することであって、前記RF信号が、少なくとも500MHzの周波数をもつことをさらに備える、請求項9に記載の方法。ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインNチャネルトランジスタと、前記メインNチャネルトランジスタの前記バルク端子に結合された第1の端子、前記メイントランジスタの前記ソース端子に結合された第2の端子、およびゲート端子を有する第1のスイッチトランジスタと、前記メインNチャネルトランジスタの前記バルク端子に結合された第1の端子、第2の端子、およびゲート端子を有する第2のスイッチトランジスタと、接地導体と、前記第2のスイッチトランジスタの前記第2の端子に結合された第1のリードを有し、前記接地導体に結合された第2のリードを有する抵抗器とを備える装置。第1のデジタル論理信号が、前記メインNチャネルトランジスタの前記ゲート端子上および前記第1のスイッチトランジスタの前記ゲート端子上に存在し、前記第1のデジタル論理信号とは反極性の第2のデジタル論理信号が、前記第2のスイッチトランジスタの前記ゲート端子上に存在する、請求項17に記載の装置。入力リードおよび出力リードを有するインバータであって、前記入力リードが、前記メインNチャネルトランジスタの前記ゲート端子および前記第1のスイッチトランジスタの前記ゲート端子に結合され、前記インバータの前記出力リードが、前記第2のスイッチトランジスタの前記ゲート端子に結合されるインバータをさらに備える、請求項17に記載の装置。前記メインNチャネルトランジスタの前記ソース端子の上にRF信号を供給するドライバ増幅器であって、前記RF信号が、少なくとも500MHzの周波数をもつドライバ増幅器をさらに備える、請求項17に記載の装置。前記メインNチャネルトランジスタの前記ドレイン端子が、前記RF信号を集積回路端子に供給するように結合される、請求項20に記載の装置。aRF分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびにb前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。前記メイントランジスタの前記ソース端子上への、少なくとも500MHzのRF信号を受信することをさらに備える、請求項22に記載の方法。前記RF分離スイッチ回路の第1のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第1の端子を有し、前記メイントランジスタのソース端子に結合された第2の端子を有し、前記メイントランジスタの前記バルク端子が、前記第1のスイッチトランジスタをオフにすることによって、aにおいて前記メイントランジスタのソース端子から分断され、前記メイントランジスタの前記バルク端子が、前記第1のスイッチトランジスタをオンにすることによって、bにおいて前記メイントランジスタのソース端子に結合される、請求項22に記載の方法。前記RF分離スイッチ回路の第2のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第1の端子を有し、前記抵抗器を通して前記接地導体に抵抗結合される第2の端子を有し、前記バルク端子が、前記第2のスイッチトランジスタをオンにすることによって、aにおいて前記抵抗器を通して前記接地導体に結合され、前記バルク端子が、前記第2のスイッチトランジスタをオフにすることによって、bにおいて前記接地導体から分断される、請求項24に記載の方法。ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインNチャネルトランジスタと、第1の端子、第2の端子、およびゲート端子を有する第1のターンオフNチャネルトランジスタであって、前記第1のターンオフNチャネルトランジスタの前記第2の端子が前記メインNチャネルトランジスタの前記ゲート端子に結合される第1のターンオフNチャネルトランジスタと、第1の端子、第2の端子、およびゲート端子を有する第2のターンオフNチャネルトランジスタであって、前記第2のターンオフNチャネルトランジスタの前記第2の端子が前記第1のターンオフNチャネルトランジスタの前記第1の端子に結合され、前記第2のターンオフNチャネルトランジスタの前記第1の端子が前記メインNチャネルトランジスタの前記ソース端子に結合される第2のターンオフNチャネルトランジスタと、前記メインNチャネルトランジスタの前記バルク端子に結合された第1の端子、前記メイントランジスタの前記ソース端子に結合された第2の端子、およびゲート端子を有する第1のスイッチトランジスタと、前記メインNチャネルトランジスタの前記バルク端子に結合された第1の端子、第2の端子、およびゲート端子を有する第2のスイッチトランジスタと、接地導体と、前記第2のスイッチトランジスタの前記第2の端子に結合された第1のリードを有し、前記接地導体に結合された第2のリードを有する抵抗器と、第1の制御導体であって、前記第1の制御導体における第1のデジタル制御信号が第1のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第1の制御導体における前記第1のデジタル制御信号が、前記第1のデジタル論理値とは反対の第2のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第1の制御導体とを備える装置。前記第1の制御導体が、抵抗器を介して前記メインNチャネルトランジスタの前記ゲート端子に結合される、請求項26に記載の装置。第2の制御導体であって、前記第1のデジタル制御信号とは反対の第2のデジタル制御信号が前記第2の制御導体上に存在し、前記第2の制御導体が、前記第1のターンオフNチャネルトランジスタの前記ゲート端子、前記第2のターンオフNチャネルトランジスタの前記ゲート端子、および前記第2のスイッチトランジスタの前記ゲート端子に結合される第2の制御導体をさらに備える、請求項26に記載の装置。前記第1のスイッチトランジスタの前記ゲートが前記第1の制御導体に結合される、請求項28に記載の装置。aRF分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、前記メイントランジスタの前記ゲート端末を前記メイントランジスタの前記ソース端末に結合することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびにb前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、前記メイントランジスタの前記ゲートを前記メイントランジスタの前記ソースから分断することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。前記メイントランジスタの前記ゲートが、ゲートソース間短絡回路の2つのトランジスタをオンになるように制御することによって、aにおいて前記メイントランジスタの前記ソースに結合され、前記2つのトランジスタのうち第1のものが、前記メイントランジスタの前記ゲート端子に結合された第2の端子を有し、前記2つのトランジスタのうち第2のものが、前記2つのトランジスタのうち前記第1のものの第1の端子に結合された第2の端子を有し、前記2つのトランジスタのうち前記第2のものが、前記メイントランジスタの前記ソース端子に結合された第1の端子を有し、前記メイントランジスタの前記ゲートが、前記ゲートソース間短絡回路の前記2つのトランジスタをオフにするように制御することによって、bにおいて前記メイントランジスタの前記ソースから分断される、請求項30に記載の方法。入力信号導体と、第1の電極、第2の電極、および制御電極を有する、スイッチするための手段であって、少なくとも500MHzの周波数を有するRF入力信号が、前記第1の電極上に存在する手段と、前記入力信号導体上の制御信号が第1のデジタル論理レベルを有するとき、前記第1の電極を前記制御電極に短絡させるため、および前記制御信号が前記第1のデジタル論理レベルをもつとき、前記スイッチするための手段がオフになるように前記スイッチするための手段を制御するための手段であって、前記短絡させるための手段が、前記制御信号が前記第1のデジタル論理レベルとは反対の第2のデジタル論理レベルをもつとき、前記第1の電極を前記制御電極から分断するため、および前記制御信号が前記第2のデジタル論理レベルをもつとき、前記スイッチするための手段をオフにするように制御するためでもある手段とを備える装置。前記短絡させるための手段が、前記制御信号が前記第1のデジタル論理レベルをもつとき、前記スイッチするための手段のバルク電極を、抵抗を通してグランドに結合するためでもあり、前記短絡させるための手段が、前記制御信号が前記第2のデジタル論理レベルをもつとき、前記バルク電極を前記第1の電極に結合するためでもある、請求項32に記載の装置。前記スイッチするための手段がトランジスタであり、前記第1の電極がソース端子であり、前記第2の電極がドレイン端子であり、前記制御電極がゲート端子である、請求項32に記載の装置。第1の端子、第2の端子、およびゲート端子を有するメインNチャネルトランジスタを製作するステップと、第1の端子、第2の端子、およびゲート端子を有する第1のターンオフNチャネルトランジスタを製作するステップであって、前記第1のターンオフNチャネルトランジスタの前記第2の端子が前記メインNチャネルトランジスタの前記ゲート端子に結合される、ステップと、第1の端子、第2の端子、およびゲート端子を有する第2のターンオフNチャネルトランジスタを製作するステップであって、前記第2のターンオフNチャネルトランジスタの前記第2の端子が前記第1のターンオフNチャネルトランジスタの前記第1の端子に結合され、前記第2のターンオフNチャネルトランジスタの前記第1の端子が前記メインNチャネルトランジスタの前記第1の端子に結合される、ステップと、前記制御導体上のデジタル制御信号が第1のデジタル論理値をもつとき、前記メイントランジスタがオフにされるように、および前記第1の制御導体における前記第1のデジタル制御信号が、前記第1のデジタル論理値とは反対の第2のデジタル論理値をもつとき、前記メイントランジスタがオンにされるように、前記メイントランジスタに結合される制御導体を製作するステップであって、前記メインNチャネルトランジスタ、前記第1のターンオフNチャネルトランジスタ、前記第2のターンオフNチャネルトランジスタ、および前記第1の制御導体がRFスイッチの一部である、ステップと備える製造方法。複数の二次巻線の1つが前記RFスイッチに結合されるように、一次巻線および前記複数の二次巻線を有するバランを製作することをさらに備える、請求項35に記載の製造方法。ドライバ増幅器の入力リードが前記RFスイッチに結合されるように、前記ドライバ増幅器を製作することをさらに備える、請求項36に記載の製造方法。図1は、第1の態様によるRF分離スイッチ回路を含むモバイル通信デバイス1を示す図である。この例では、モバイル通信デバイス1はマルチバンドセルラー電話ハンドセットである。デバイス1は、図に示していない他の部分の中でもセルラー電話通信を受信および送信するために使用可能なアンテナ2と、RF無線周波数トランシーバ集積回路3と、デジタルベースバンドプロセッサ集積回路4とを含む。いくつかの例では、トランシーバ回路要素およびデジタルベースバンド回路要素は、同じ集積回路上に実装されるが、本明細書では、例示目的のために2つの集積回路による実装形態について説明する。デジタルベースバンド集積回路4は、プロセッサ実行可能命令からなるプログラム6を実行するプロセッサ5を含む。プログラム6は、この場合は半導体メモリであるプロセッサ可読媒体7に記憶される。プロセッサ5は、ローカルバス8を介してメモリ7にアクセスする。プロセッサ5は、シリアルバスインターフェース9、シリアルバス10、シリアルバスインターフェース11、および制御導体12、13のグループを介して集積回路3に制御情報を送ることによって、RFトランシーバ集積回路3と対話し、制御する。送信されるべき情報は、デジタルアナログコンバータDAC14によってデジタルベースバンドプロセッサ集積回路4上でデジタルの形に変換され、導体15を超えてトランシーバ集積回路3の送信機部分に伝達される。トランシーバ集積回路3の受信機部分によって受信されたデータは、反対方向で、導体16を超えてRFトランシーバ集積回路3からデジタルベースバンドプロセッサ集積回路4に伝達され、アナログデジタルコンバータADC17によってデジタルの形に変換される。図2は、図1のセルラー電話のトランシーバ部およびアンテナ部のより詳細な図である。セルラー電話の動作の、非常に簡略化されたある説明では、図1のセルラー電話が、セルラー電話通話の一部としての情報を受信するのに使われている場合、着信送信18がアンテナ2上で受信される。着信信号は、アンテナスイッチ19を通過し、次いで、RFトランシーバ集積回路3の広帯域受信機部分31の2つの受信パスの一方を通過する。一方のパスでは、着信信号は、送受切換器20と、整合ネットワーク21と、端子22と、低雑音増幅器LNA23と、ミキサ24と、ベースバンドフィルタ25と、導体16とを通過して、デジタルベースバンドプロセッサ集積回路4内のADC17に進む。別のパスでは、着信信号は、アンテナスイッチ19と、送受切換器26と、整合ネットワーク27と、端子28と、LNA29と、ミキサ30と、ベースバンドフィルタ25と、導体16とを通過して、デジタルベースバンドプロセッサ集積回路4のADC17に進む。局部発振器32周波数シンセサイザとも呼ばれるは、ミキサ24、30に受信局部発振器信号RXLOを供給する。受信機がどのようにダウンコンバートを行うかは、局部発振器信号RXLOの周波数を変え、適切な受信パスを選択することによって制御される。受信パスの一方は、第1の周波数帯での信号を受信するのに使われ、受信パスのもう一方は、第2の周波数帯での信号を受信するのに使われる。一方、セルラー電話1が、セルラー電話通話の一部としての情報を送信するのに使われている場合、送信されるべき情報は、デジタルベースバンドプロセッサ集積回路4内のDAC14によってアナログの形に変換される。アナログ情報は、RFトランシーバ集積回路3の送信機部分35の送信チェーン34部分のベースバンドフィルタ33に供給される。ベースバンドフィルタによるフィルタリングの後、信号は、ミキサブロック36によって周波数がアップコンバートされる。アップコンバートされた信号は、2つのパスの一方を通過してアンテナ2に進む。第1のパスでは、信号は、ドライバ増幅器37と、端子38と、電力増幅器39と、整合ネットワーク40と、送受切換器20と、アンテナスイッチ19とを通過して、送信88として送信されるためにアンテナ2に進む。第2のパスでは、信号は、ドライバ増幅器41と、端子42と、電力増幅器43と、整合ネットワーク44と、送受切換器26と、アンテナスイッチ19とを通過して、送信88として送信されるためにアンテナ2に進む。2つのパスのどちらが使われるかは、信号が第1の周波数帯で送信されるべきか、それとも第2の周波数帯で送信されるべきかに依存する。ミキサブロック36がどのようにアップコンバートを行うかは、局部発振器95周波数シンセサイザとも呼ばれるによって生成された局部発振器信号TXLOの周波数を変え、適切な送信パスを選択することによって制御される。図3は、図2のRFトランシーバ集積回路3のいくつかの部分を示すより詳細な図である。ミキサブロック36は、アクティブミキサ46とバラン47とを含むミキサ/バラン回路である。バランは、ただ1つの一次巻線48を含むが、第1の二次巻線49と第2の二次巻線50とを含むので、ここではシングル一次デュアル二次バランと呼ばれる。バランは、ミキサ46の差動信号出力を、ドライバ増幅器37、41を駆動するシングルエンド信号に変換する。一次巻線48は、2つの二次巻線49、50に電磁結合され、そうすることによって3つの巻線が、併せて変圧器をなす。第1のプログラム可能可変コンデンサ51が、図に示すように一次巻線48と並列に結合される。一次巻線48上の中央タップが、電源電圧導体52に結合される。第2のプログラム可能可変コンデンサ53が、第1の二次巻線49と並列に結合される。RF分離スイッチ回路54は、以下でさらに詳細に説明するように、開または閉となり得る。RF分離スイッチ回路54が閉である場合、コンデンサ53が第1の二次巻線49と並列に結合されるように、コンデンサ53の1つのリード55が、第1の二次巻線49の端子56に結合される。RF分離スイッチ回路54が開である場合、コンデンサ53のリード55は端子56に結合されず、コンデンサ53は、第1の二次巻線49と並列に結合されない。導体57は、第1の二次巻線49から、第1のドライバ増幅器37の入力リード58に信号を伝達する。第3のプログラム可能可変コンデンサ59が、図示のように、第2の二次巻線50と並列に結合される。導体60は、第2の二次巻線50から、第2のドライバ増幅器41の入力リード61に信号を伝達する。3つの巻線48、49、50の間の複雑な相互インダクタンス作用により、一次巻線は、大型可変コンデンサを一次巻線と並列に設ける必要なく、適切な同調範囲にわたって共振するように低帯域周波数または中帯域周波数で共振するように同調される。RF分離スイッチ回路54が開であり、回路が中帯域周波数で動作しているとき、第1の二次巻線49には実質的に電流フローがなく、一次巻線共振および全体的バラン共振に対する第1の二次巻線49の影響が削減される。一次巻線共振および全体的バラン共振に対する相互インダクタンス効果は大きくは、第2の二次巻線50の比較的小さいインダクタンスに起因する。RF分離スイッチ回路54が閉であり、回路が低帯域周波数で動作しているとき、比較的大きいインダクタンスの一次巻線48および第1の二次巻線49は強く相互作用し、比較的小さいインダクタンスの第2の二次巻線50は、一次共振および全体的バラン共振に対して弱い影響のみを与える。824MHzから1980MHzまでの広帯域周波数範囲内の任意の周波数についての同調バランのQファクタは、6.0以上である。図2の簡略図には示していないが、ディバイダ62およびバッファ63が、ミキサ46へのTXLO信号の信号パスに配設される。こうした回路62、63は、ミキサ46の近くに配設される。バッファ63からの出力としてのTXLO信号は実際には、互いに直交関係にある2つの差動信号TXLO_IとTXLO_Qとを伴う。同相局部発振器信号TXLO_Iは、2つの導体64、65を介してミキサ46に伝達される。直角位相局部発振器信号TXLO_Qは、2つの導体66、67を介してミキサ46に伝達される。参照番号68は、2つの差動信号I_およびQ_が受信される際に通る集積回路3の4つの端子を表す。I_PおよびI_Nは、差動信号Iをなす。Q_PおよびQ_Nは、差動信号Qをなす。送信ベースバンドフィルタ33は、導体69~72を介して、アクティブミキサ46に2つの差動フィルタリング信号を供給する。IPおよびINは、第1の差動信号をなす。QPおよびQNは、第2の差動信号をなす。シリアルバスインターフェース11からのデジタル制御ビットが、制御導体12の一部を介してミキサブロック36に伝達される。こうした制御導体97は、図4にさらに詳しく示す。図4は、ミキサ/バラン回路をさらに詳しく示す回路図である。参照番号73、74は、一次巻線48の端子を同定する。参照番号75は、一次巻線48の中央タップを同定する。ミキサ46からの差動ミキサ出力信号MOPおよびMONは、対応する導体ペア76、77を介して一次巻線48に供給される。信号MOPは、ミキサ出力リード92から、一次巻線の端子73に供給される。信号MONは、ミキサ出力リード93から、一次巻線の端子74に供給される。第1のプログラム可能可変コンデンサ51の静電容量は、5ビットのデジタル値P[4:0]によって制御される。参照番号56、78は、第1の二次巻線49の端子を同定する。第2のプログラム可能可変コンデンサ53の静電容量は、6ビットのデジタル値SLB[5:0]によって制御される。信号SW_ON/OFFは、RF分離スイッチ回路54を制御する、導体91上の単一デジタル制御ビット信号である。参照番号79、80は、第2の二次巻線50の端子を同定する。第3のプログラム可能可変コンデンサ59の静電容量は、7ビットのデジタル値SMB[6:0]によって制御される。参照番号97は、制御値P[4:0]と、SW_ON/OFFと、SLB[5:0]と、SMB[6:0]と、EN_LB_DAと、EN_MB_DAとを伝達する制御導体を同定する。動作時、デジタルベースバンドプロセッサ集積回路4は、デジタル情報96図3参照を、シリアルバス10を超えてRFトランシーバ集積回路3に送る。このデジタル情報96は、シリアルバス10からRFトランシーバ集積回路3上で受信される。デジタル情報96は、ミキサ/バラン回路とドライバ増幅器とを制御するデジタル制御信号P[4:0]、SW_ON/OFF、SLB[5:0]、SMB[6:0]、EN_LB_DA、およびEN_MB_DAを含むか、またはそうした信号を生成するのに使われるかのいずれかであり、そうすることによって、こうした回路は、所望の送信周波数で動作するように適切に構成される。図5は、図4のRF分離スイッチ回路54のより詳細な図である。コンデンサシンボル98、99は、それぞれ、二次巻線49、50上のDC電圧を、DA入力リード58、61に届かないように分離するデカップリング容量を表す。送信機が、MBDA41を使って、比較的高い中間周波帯周波数範囲内で送信するように構成されると、低帯域ドライバ増幅器LBDA37はディセーブルにされる。逆に、送信機が、LBDA37を使って、比較的低い周波数帯LBで送信するように構成されると、MBDA41がディセーブルにされる。全体的バラン回路の自然発振周波数は、バランに結合された総静電容量の関数である。第2の二次巻線50を超えて結合されたMBパスの全体的寄生容量は、回路がLB周波数モードで動作しているときは全体的バラン回路の自然発振周波数に影響を与えるが、比較的低い周波数LB範囲内でのバラン発振に対するMBパスの寄生容量の影響は、隣点周波数が比較的低いので許容可能である。低帯域での全体的バランの発振周波数は、LBセカンダリにおける結合容量ならびにMBセカンダリにおける結合容量の関数である。ただし、回路が、比較的高い周波数のMB周波数範囲で動作しているとき、第1の二次巻線49にわたるLB回路要素の寄生容量は、全体的バラン回路の自然発振周波数を大きく低下させることを認められるべきでない。RF分離スイッチ回路54がなかった場合、LBパスの全体的静電容量は、バランを介したMBDA動作に影響し、バラン回路の発振周波数を削減することになる。RF分離スイッチ回路54は、MB動作中にバランからLB信号パス容量を分離し、LB動作中に第1の二次巻線49と並列にコンデンサ53を結合するように設けられる。図6は、薄膜ゲート誘電Nチャネルトランジスタ101として実装されるRF分離スイッチ回路54の図である。RF分離スイッチ回路を単一厚膜ゲート誘電トランジスタとして実装するのとは対照的に、薄膜ゲート誘電トランジスタ101が使われている。こうすることにより、デバイスチャネル長がより短くなり、全体的デバイスサイズがより小さくなる。これにより、スイッチがオフのときの第1の二次巻線49における全体的寄生容量がより低くなる。スイッチがオフであり、回路がMBモードで動作しているとき、バランを介して中帯域パスに装荷するRFスイッチの寄生容量は小さくなるはずである。この寄生容量の削減は、RFスイッチ回路を薄膜ゲート誘電トランジスタにすることによって達成される。薄膜ゲート誘電トランジスタは、厚膜ゲート誘電デバイスと比較して、より低い閾値電圧をもつ。図6のRFスイッチ回路54の閾値電圧は、たとえば、摂氏110度FF10で動作するとき、超高速fastfastプロセスの条件下で、0.38ボルトであり得る。第1の二次巻線49による、スイッチ回路54のソースへの出力としてのRF信号100は、1.3ボルトもの大きさであり得る大きいピークツーピーク信号電圧振幅をもち、ゼロボルトのDC電圧成分をもつ。図6のスイッチ回路54をオフにするために、トランジスタ101のゲートは、大きい抵抗122を介してゲートを接地導体102に結合することによって接地される。RFスイッチ54のバルクノードバルクという用語は、トランジスタ101のN型ソースおよびドレインがその中に形成されるPウェルを指すも通常、スイッチがオフのとき、RFスイッチのバルクノードを保護するために、抵抗を使ってグランドに接続される。寄生容量Cgsにより、ゲートにおける電圧は、正弦波形状も有し、ソースにおけるAC信号に従うが、ゲート電圧信号121のピークツーピーク規模は、約0.8ボルトのピークツーピークより小さい。ゲート電圧信号は、ゼロボルトのDC成分も有する。トランジスタ101のソースにおけるRF信号100の電圧は、図に示す正弦波の底で、マイナス0.65ボルトという電圧最小値にあるとき、スイッチ回路54のゲートにおけるゲート電圧は、ほぼマイナス0.4ボルトでよく、図6のスイッチ回路54のVgsは正であり、トランジスタ101を漏電させるように、薄膜ゲート誘電トランジスタ101の0.38ボルトの閾値電圧Vtに適度に近くなり得る。RF信号という用語中のラベルRFは、ここで用語として使われている限り、信号が少なくとも500MHzの周波数をもつことを示す。図7は、メイントランジスタ103と、第1のターンオフパストランジスタ104と、第2のターンオフパストランジスタ105と、3つの抵抗器106、107、108とを伴うRF分離スイッチ回路54の実施形態の回路図である。ターンオフトランジスタ104、105および抵抗器107は、ゲートソース間短絡回路120を形成する。制御信号SW_ON/OFFは、入力リード109上で受信され、そのデジタル論理補数は、インバータ110によって生成され、入力リード111上で受信される。インバータは、ただ1つの制御入力リードが存在するように、いくつかの実施形態ではRF分離スイッチ回路内に配置され得る。制御信号SW_ON/OFFは、制御入力導体112および抵抗器106を介して、メイントランジスタ103のゲートおよび中間ノード113上に供給される。この場合の導体112は、図4の導体91と同じ導体である。補信号は、制御入力導体114を介して、ターンオフトランジスタ104、105のゲート上に供給される。信号SW_ON/OFFは、接地電位のデジタル論理ローレベル電圧または電源電圧VDDの電圧のいずれかをもつデジタル制御信号である。この場合の接地電位はゼロボルトであり、VDD電源電圧は1.3ボルトである。導体115は、信号入力導体である。導体116は、信号出力導体である。一例では、メイントランジスタ103は、ほぼ0.4pFのゲートソース間寄生容量を有する、720ミクロン×60W/Lナノメートルの薄膜ゲート誘電Nチャネルトランジスタである。トランジスタ103の閾値電圧Vtは、プロセスコーナーFF110でのほぼ0.38ボルトから、典型的な0.5ボルトの値まで、プロセスコーナーSS-30でのほぼ0.6ボルトの最高値までわたる。ターンオフトランジスタ104、105は、24ミクロン×60ナノメートルW/LのNチャネルトランジスタである。Nチャネルトランジスタのソースおよびドレインは、Pウェルバルクまで下方拡張し、PウェルはディープNウェルまで下方拡張し、Nウェルは、P型基板の方を向く。抵抗器107は、20kオームの抵抗をもつ。抵抗器106は、140kオームの抵抗をもつ。抵抗器108は、10kオームの抵抗をもつ。信号SW_ON/OFFがデジタル論理ローレベルをもつとき、RF分離スイッチ回路54はオフになるべきである。導体114におけるデジタル論理レベルハイ信号は、ターンオフトランジスタ104、105をオンにさせる。ターンオフトランジスタ104と105との間の中間ノード113は、抵抗器107を介して接地電位に結合され、プルダウンされる。メイントランジスタ103のゲートにおける信号は、DC成分およびAC成分を有すると思われ得る。DC成分はゼロボルトであり、抵抗器106を通ってメイントランジスタ103のゲート上に供給される。メイントランジスタ103のゲートのソースのDC電圧成分も、入力導体115をAC信号のために接地ノード117に結合する第1の二次巻線49によりゼロボルトである。参照番号118は、RF分離スイッチ回路のRF信号入力リードを同定する。第1の二次巻線49を介して受信されたDC接地電位も、ゲートソース間短絡回路120によってメイントランジスタ103のゲートに結合される。この説明のための例において、導体115における信号のAC成分は、1.3ボルトのピークツーピーク正弦波AC信号である。この1.3ボルトピークツーピーク正弦波AC信号は、ターンオフトランジスタ105、104を通って、メイントランジスタ103のゲートにも結合され、その結果、メイントランジスタ103のゲートにおけるAC信号スイングは、メイントランジスタ103のソースにおける信号のAC信号スイングに従い、同じピークツーピーク規模である。したがって、導体115における電圧がプラス0.65ボルトのとき、メイントランジスタ103のゲートにおける電圧もプラス0.65ボルトである。導体115における電圧がマイナス0.65ボルトのとき、メイントランジスタ103のゲートにおける電圧もマイナス0.65ボルトである。メイントランジスタ103はしたがって、正のVgsを経ることはなく、メイントランジスタ103は、AC信号の期間全体を通してオフのままである。同様に、SW_ON/OFFがデジタル論理レベルローであるとき、電源電圧VDDは、抵抗器108を介して出力導体116およびRF信号出力リード119に結合される。メイントランジスタ103のゲートが抵抗器106を介して接地電位に結合されることにより、またメイントランジスタ103のドレインが抵抗器108を介して電源電圧VDDに結合されることにより、メイントランジスタ103のゲートドレイン間接合にわたって正のDC電圧は存在し得ない。これにより、ゲートドレイン間接合は順方向バイアスされることは確実になくなる。信号SW_ON/OFFがデジタル論理レベルハイ電圧であるとき、RF分離スイッチ回路54はオンになるべきである。SW_ON/OFFがデジタル論理レベルハイであるとき、ターンオフトランジスタ105、104はオフにされ、2つのトランジスタの間の中間ノード113は、抵抗器107を介して電源電圧VDDに結合される。SW_ON/OFFがデジタル論理レベルハイであるとき、メイントランジスタ103のゲートには、抵抗器106を介して1.3ボルトのDCデジタル論理ハイ電圧レベルが供給される。メイントランジスタ103のゲートには、小さいAC信号成分のみが存在する。1.3のVDD電源電圧に関しては、したがって、メイントランジスタ103のソースに存在する1.3ボルトのピークツーピーク信号にかかわらず、メイントランジスタ103のゲートソース間接合にわたって少なくとも0.4ボルトの正のVgsが存在する。メイントランジスタ103は、導体115における信号の1.3ボルトのピークツーピーク周期全体を通してオンのままである。同様に、SW_ON/OFFがデジタル論理レベルハイであるとき、接地電位は、抵抗器108を介して出力導体116上に結合される。メイントランジスタ103のゲートがVDDに駆動されることにより、また、メイントランジスタ103のドレインに接地電位が存在することにより、正のVgdが、ゲートドレイン間接合をオンにされたままにするために、メイントランジスタ103にわたって留まる。2つのターンオフトランジスタ105、104は、ただ1つのターンオフスイッチがメイントランジスタ103のゲートとソースとの間のパスを切断するように設けられた場合、その1つのターンオフトランジスタが、図6と関連して上述したのと同じ現象によりオフにされるべきときに漏電し得るので、一方に対向して設けられる。たとえば、SW_ON/OFFが高く、ターンオフトランジスタ104のゲートが接地電位にある正常動作中、このターンオフトランジスタ104のソースは、導体115において十分大きい信号スイングを経ることになり、ターンオフトランジスタ105が設けられていない場合、導体115におけるAC信号の電圧スイングの底で弱くオンにされることになる。導体115とターンオフトランジスタ104のソースとの間の信号パスにターンオフトランジスタ105を設けることにより、ターンオフトランジスタ104のソースにおける電圧スイングの規模が削減され、ターンオフトランジスタ104は完全にオフにされたままになる。ターンオフトランジスタ105は漏電し得るが、ターンオフトランジスタ104は完全にオフであり、これにより、導体115におけるAC信号がメイントランジスタ103のゲートから実質的に分離され分断される。図8は、第1の二次巻線49による出力としての2GHz信号のピークツーピーク電圧スイングがほぼ500mVピークツーピークからほぼ1.5ボルトのピークツーピークまで増大するとき、図7のRF分離スイッチ回路54のRF信号入力リード118を検証する入力インピーダンスZinがどのように変化するかを示す図である。この図は、同じ回路中の、図6の簡易RFスイッチの入力インピーダンスZinが、同じピークツーピーク入力信号電圧スイングにわたってどのように変化することになるかも示す。図7のRF分離スイッチ回路の入力インピーダンスは、1.5ボルトという高入力信号ピークツーピーク電圧スイングにおいても実質的に一定のままであり、図6の簡易単一トランジスタRFスイッチは、高入力信号ピークツーピーク電圧スイングでの大幅な漏電を呈することに留意されたい。図9は、図7のRF分離スイッチ回路54の性能を、図6の簡易単一トランジスタRFスイッチの性能と比較するテーブルである。CORNERと標示された列に現れるTT70は、典型的なプロセスと摂氏70度の典型的な動作温度とを示す。CORNERと標示された列に現れるFF110は、高速プロセスと摂氏110度の高い動作温度とを示す。ACLR測定値は、ベースバンドフィルタの前の地点からドライバ増幅器の出力までのTX信号パス全体のものである。P1dB値は、線形性の測度である。TX信号パスの出力電力が増大すると、TX信号パスの利得は、ある程度のより高い出力電力で減少するのが分かる。P1dB値は、TX信号パス全体の利得が1dB利得損失を呈するのが見られるときの出力電力である。高速プロセスを用い、薄膜誘電トランジスタの閾値電圧が最も低くなる高温において、図6の簡易RF回路のP1dB値は9.01dBまで低下し、図7の回路のP1dBは、11.89dBと高いままである。図10は、2つの簡易RFスイッチを伴う回路の図である。ブロック200は、図1~5のドライバ増幅器37または41の一方などのドライバ増幅器を表す。ドライバ増幅器200は、その出力信号を、2つの50オーム負荷201または202の選択された一方に、対応する端子ペア203、204を介して供給するためのものである。2つのRFスイッチ205、206のただ1つが、一度にオンにされるべきである。他方のスイッチは、オフになるはずであり、漏電するはずがない。たとえば、比較的高い2.0ボルトのピークツーピーク電圧信号312がドライバ増幅器200から導体207上に出力される場合、およびスイッチブロック205、206に従来のRFスイッチが使われた場合、オフになるスイッチは、図6に関連して上述した現象により漏電することになる。その結果、ドライバ増幅器による出力としての電力の一部は、誤った出力端子上に供給されることになる。ドライバ増幅器に対して最大出力電力制約が存在してよく、ドライバ増幅器の出力電力が、最大許容出力電力量を下回って維持され得るように、ドライバ増幅器による所望の端子への出力としての電力の実質的にすべてを供給することが所望され得る。図10の回路では、スイッチ205はオンになるように制御され、スイッチ206はオフになるように制御され、ドライバ増幅器200は10dBMで出力するが、スイッチ206を通る漏電により9.5dBMのみが端子203上に供給される。図10の問題を解決するための従来の一手法は、RFスイッチ205、206それぞれに対して単一厚膜ゲート誘電Nチャネルトランジスタを使うものである。RFスイッチの入力リード上の信号スイングが高過ぎない場合、この手法を使って、RFスイッチを通る適度に低いRonを達成することができるが、RFスイッチの厚膜ゲート誘電トランジスタのサイズは概して、RFスイッチを実現するのに薄膜ゲート誘電トランジスタが使われていた場合よりも約3倍大きくされなければならない。こうすることにより、約10倍の集積回路面積が消費され、ドライバ増幅器出力上に装荷する寄生容量が5倍増し、概して、ドライバ増幅器の線形性が低下する。図11は、図10の問題を解決する従来の手法を示す図である。1つの1Xサイズ厚膜ゲート誘電Nチャネルトランジスタを使ってRFスイッチ205、206を実現するのではなく、スイッチを通る同じ低利得損失が、図11に示すTスイッチ構成208内で、2つのより大きい2X薄膜ゲート誘電Nチャネルトランジスタを使うことによって達成される。ただし、Tスイッチトポロジ208は、ドライバ増幅器出力に対する寄生容量負荷の量を増し、ドライバ増幅器の線形性を減少させ、望ましくないほど大量の集積回路面積を消費する。図12は、ドライバ増幅器304の出力リード303を、2つの端子307、308を介して2つの50オーム負荷305、306の選択された一方に結合するように、2つのプログラム可能RFスイッチ/減衰器回路301、302が設けられた回路300の図である。ドライバ増幅器304は、簡略化した形で示してある。抵抗器309が、減衰器の入力リード310、311を接地電位にDCバイアスするように設けられる。ドライバ増幅器304の大きい出力電力により、減衰器の入力リード310、311上に大きいRF信号312たとえば、2.0ボルトのピークツーピークが存在する。ドライバ増幅器304は、図1、2のRFトランシーバ集積回路3内のドライバ増幅器でよく、このようなドライバ増幅器は、複数の出力端子の選択された1つを駆動させられる。図12の破線317は、RFトランシーバ集積回路の境界を表す。2つのプログラム可能RFスイッチ/減衰器回路301、302は同一の構造なので、RFスイッチ/減衰器301の構成要素のみをここで説明する。2つのスイッチシンボル313、314はそれぞれ、図7のRF分離スイッチ回路の事例を表す。トランジスタシンボル315は、1組の並列接続Nチャネルトランジスタを表し、こうしたトランジスタのうち選択された個数をオンにして、ノード318を接地導体319に結合することができる。スイッチシンボル316は、並列に連結された図7のRF分離スイッチ回路の複数の事例を表し、こうしたRF分離スイッチ回路のうち選択された個数がオンにされ得る。プログラム可能RFスイッチ/減衰器回路301がオンであるかどうか、およびプログラム可能RFスイッチ/減衰器回路301によって与えられる減衰量は、22個の導体320のうち11個を介して受信される11ビットのデジタル減衰器制御値によってデジタルにプログラム可能である。プログラム可能RFスイッチ/減衰器回路301、302を使用することにより、ドライバ増幅器304は、出力端子307、308の選択された1つにおいて、位相雑音パフォーマンスの向上より高いSNRを達成することができる。ドライバ増幅器をより強く駆動し、ドライバ増幅器内ではより多くの供給電流を消費するが、ドライバ増幅器を比較的弱く駆動し、選択された出力端子にドライバ増幅器出力電力をより多く供給するのと比較して、選択された端子にドライバ増幅器出力電力をより少なく供給することは、位相雑音パフォーマンスに関して、概して、より優れている。ドライバ増幅器出力リード303と端子307、308との間の簡易単一トランジスタスイッチとは反対に、減衰器301、302を使用することにより、ドライバ増幅器は、より強く駆動され、このように負荷は減る。異なる負荷をRFトランシーバ集積回路に結合することができ、こうした異なる負荷は異なる電力量で駆動される必要があり得るので、複数の減衰器が設けられる。図12の回路内の減衰器301、302は、シリアルバス10、バスインターフェース11、および導体320を介してデジタルベースバンドプロセッサ集積回路4内のプロセッサ5の制御下で、個々にディセーブルにされ、イネーブルにされ、そうすることによって、ディセーブルにされた減衰器は完全にオフになり、その負荷には電力を漏電しない。図13は、RFスイッチ/減衰器301のより詳細な図である。参照番号310は、RF信号入力リードを同定する。参照番号321は、RF信号出力リードを同定する。RFスイッチ/減衰器301まで伸びる11個のデジタル制御入力導体がある。22個のデジタル制御入力導体320のうち11個は、RFスイッチ/減衰器301に11ビットのデジタル制御値を供給する。こうしたビットのうち5ビットは、シンボル316で表される5つの並列接続RFスイッチを制御する。こうしたビットのうち1ビットがデジタル論理ローレベルゼロボルトである場合、それに対応するRF分離スイッチ回路はオフにされ、そのビットがデジタルローハイレベル2.1ボルトである場合、それに対応するRF分離スイッチ回路はオンにされる。電源電圧VDDは、図12、13の例では2.1ボルトであり、これに対して、図7の例ではVDDは1.3ボルトであり、図12、13の例におけるRF分離スイッチ回路のメイントランジスタは厚膜ゲート誘電Nチャネルトランジスタであり、これに対して、図7の例では薄膜ゲート誘電Nチャネルトランジスタが使われる。同様に、11制御ビットのうちそれ以外の5ビットは、シンボル315で表される並列接続Nチャネルトランジスタに供給される。こうしたビットのうち1ビットがデジタル論理ローレベルゼロボルトである場合、それに対応するNチャネルトランジスタはオフにされ、そのビットがデジタルローハイレベル1.3ボルトである場合、それに対応するNチャネルトランジスタはオンにされる。RF分離スイッチ回路313、314のSW_ON/OFF制御入力リード上に、1ビットが供給される。このビットがデジタル論理ローレベルゼロボルトである場合、RF分離スイッチ回路313、314はオフにされ、このビットがデジタルローハイレベル2.1ボルトである場合、RF分離スイッチ回路313、314はオンにされる。RFスイッチ/減衰器301をオフにするためには、全11ビットが、デジタル論理ローレベル接地電位にセットされる。RFスイッチ/減衰器301をオンにし、減衰器として使うためには、2つのRF分離スイッチ回路313、314がオンにされるが、並列接続RF分離スイッチ回路316のうち選択された個数がオンにされ、並列接続Nチャネルトランジスタ315のうち選択された個数がオンにされる。より多くの減衰のためには、プルダウンNチャネルトランジスタ315のうちより多くの個数がオンにされ、並列接続RF分離スイッチ回路316のうちより少ない個数がオンにされる。より小さい減衰のためには、プルダウンNチャネルトランジスタ315のうちより少ない個数がオンにされ、並列接続RF分離スイッチ回路316のうちより多くの個数がオンにされる。RFスイッチ/減衰器301を制御する11減衰器制御ビットおよびRFスイッチ/減衰器302を制御する11減衰器制御ビットは、デジタルベースバンドプロセッサ集積回路4内のプロセッサ5によって判定され、シリアルバス10、バスインターフェースブロック11、および制御導体320を介してRFトランシーバ集積回路2内の減衰器301、302に伝達される。図14は、図7のRF分離スイッチ回路54による方法400のフローチャートである。RFスイッチをオフにするためにステップ401、メイントランジスタ103のゲートおよびソースは、ゲートソース間短絡回路120を使って一体的に接続される。制御入力導体112上のデジタル論理ロー信号は、抵抗器106を介してメイントランジスタ103のゲートの上に供給される。RFスイッチをオンにするためにステップ402、ゲートソース間短絡回路120がオフにされて、メイントランジスタのゲートからメイントランジスタのソースを分断する。制御入力導体112上のデジタル論理ハイ信号は、抵抗器106を介してメイントランジスタ103のゲートの上に供給される。一例では、ゲートツー短絡回路120は、図7に示したように相互接続される、第1および第2のターンオフトランジスタ104、105と、抵抗器107とを含む。上記の回路の動作説明は簡略である。回路動作のより正確および詳細な理解のために、回路は、製作およびテストされるべきであり、かつ/または回路は、正確なトランジスタモデルを有するSPICEなどの回路シミュレーションプログラムを使ってシミュレートされるべきである。ある製造方法では、RF分離スイッチ54を含むRFトランシーバ集積回路3は、TSMC台湾セミコンダクターマニュファクチャリングカンパニーの65ナノメートルCMOS半導体製作プロセスを使って製作される。図15は、第2の態様によるRF分離スイッチ回路501、502を伴う回路500の図である。2つのプログラム可能RF分離スイッチ回路501、502は同一の構造なので、RF分離スイッチ回路501の構成要素のみをここで説明する。RF分離スイッチ回路401は、メインNチャネルトランジスタ503と、2つのトランジスタスイッチ504、505と、大きい抵抗を有する抵抗器506とを含む。2つのスイッチトランジスタ504、505がスイッチとして示されているが、こうしたスイッチは実際には、Nチャネルトランジスタである。こうしたNチャネルトランジスタは、トランジスタのゲートの上に供給されるデジタル制御信号によって制御される。RF分離スイッチ回路501が、オンになるように制御される場合、メイントランジスタ503のソースおよびバルク電極は一緒に短絡される。第1のスイッチ504は閉であり、第2のスイッチ505は開である。メイントランジスタ503の閾値電圧は、トランジスタのバルクがトランジスタのソースに短絡される場合は削減される。したがって、第1のスイッチ504を介してバルクをソースに短絡させることにより、メイントランジスタの閾値電圧が削減される。したがって、有効ゲート電圧はより高くなり、メイントランジスタ503はより強くオンになり、メイントランジスタを通るドレインソース間抵抗Rdsはより低くなる。RF分離スイッチ回路501が、オフになるように制御される場合、第1のスイッチ504は開であり、第2のスイッチ505は閉であり、その結果、メイントランジスタ503のバルク電極は、抵抗器506を通って接地導体に結合される。オフになるように制御され、そのソースに存在する比較的大きい電圧振幅RF信号をもつRF分離スイッチ回路において、ソースがバルクに短絡されたままである場合、バルクとドレインとの間の固有ダイオード接合は、弱く順方向バイアスされ得る。固有バルクドレイン間ダイオードのこのような順方向バイアスの結果、バルクからドレインまで、メイントランジスタを通る望ましくない漏電が生じることになる。したがって、第1のスイッチ504は、バルクからソースを分断するように開かれ、バルクは、第2のスイッチ505をオンにすることによって、接地導体上の接地電位に抵抗結合される。これにより、固有バルクドレイン間ダイオードが順方向バイアスされるのが防止される。図15の回路500では、RF分離スイッチ回路501、502のうち選択された1つのみが、オンになるように制御され、そうすることによってドライバ増幅器304は、2つの負荷305、306のうち選択された1つを駆動することができる。他方のRF分離スイッチ回路は、オフになるように制御され、ごくわずかな電力を非選択負荷に漏らす。図15の回路500は、異なるRF分離スイッチ回路が利用され、こうした回路を制御するためのデジタル制御信号が異なることを除いて、図12の回路300と同一である。いくつかの実施形態では、メイントランジスタのバルクを、ソースRF分離スイッチ回路がオンになるときまたはグランドRF分離スイッチ回路がオフになるときのいずれかに選択的に結合することを伴う第2の態様は、いくつかの実施形態では、ゲートソース間短絡回路を伴う第1の態様と組み合わされる。図16は、図15のRF分離スイッチ回路501のより詳細な図である。第1および第2のスイッチ504、505は、Nチャネルトランジスタとして実現される。制御入力リード507上で受信されたSW_ON/OFFデジタル制御信号は、メイントランジスタ503のゲート端子の上、第1のスイッチトランジスタ504のゲート端子の上、およびインバータ508の入力リードの上に供給される。インバータ508は、SW_ON/OFFとは反極性のデジタル制御信号を、第2のスイッチトランジスタ505のゲート端子の上に供給する。参照番号509は、RF分離スイッチ回路のRF信号入力リードを同定する。参照番号510は、RF信号出力リードを同定する。抵抗器506は、36kオームの抵抗をもつ。参照番号511は、メイントランジスタ503のバルク電極端子を同定する。参照番号512は、接地導体を同定する。いくつかの例では、34オーム抵抗器が、第1のスイッチトランジスタ504と直列に配設され、そうすることによって、メイントランジスタのバルクおよびソース端子は、一体的に短絡されるとき、その間の抵抗がほぼ34オームで一体的に短絡される。図17は、第2の態様のRF分離スイッチ回路501による方法600のフローチャートである。RF分離スイッチ回路をオフにするためにステップ601、メイントランジスタ503のゲート端子には、デジタル論理ロー信号が供給される。第1のスイッチトランジスタ504がオフにされ、第2のスイッチトランジスタ505がオンにされて、メイントランジスタのバルク電極ここでは、バルク端子とも呼ばれるを、抵抗器506を介して接地導体512に結合する。メイントランジスタ503がオフだったとき、および比較的大きいピークツーピーク電圧信号がソース端子上に存在したときにバルク端子がソース端子に結合された場合、メイントランジスタのバルクとドレインとの間の固有ダイオードは、順方向バイアスされ得る。これは、抵抗器506を介してバルク端子を接地導体512に接地することにより防止される。RF分離スイッチ回路をオンにするためにステップ602、メイントランジスタ503のゲート端子には、デジタル論理ハイ信号が供給される。第1のスイッチトランジスタ505がオフにされ、第2のスイッチトランジスタ504がオンにされ、そうすることによってメイントランジスタ503のバルクおよびソース端子が一緒に短絡される。このようにしてソースおよびバルク端子を一体的に短絡させることにより、メイントランジスタの閾値電圧が削減される。着信RF入力信号の高ピーク周期部分中にメイントランジスタを弱くオフにする低Vgsをもたないメイントランジスタのソース端子上に、比較的大きいピークツーピーク振幅信号が存在し得る。メイントランジスタにおける比較的大きい有効Vgsは、RF分離スイッチ回路がオンになると、メイントランジスタのソースドレイン間オン抵抗を削減する。図18は、第1および第2の態様を組み合わせたRF分離スイッチ回路700の図である。トランジスタ701は、メイントランジスタであり、ソース端子と、ドレイン端子と、ゲート端子と、バルク端子とを有するNチャネル電界効果トランジスタである。第1のターンオフトランジスタ702、抵抗器703、および第2のターンオフトランジスタ704は、ゲートソース間短絡回路705を形成する。入力リード706は、デジタルスイッチオン/オフ制御信号SW_ON/OFF719を運ぶ、RF分離スイッチ回路700の入力リードである。インバータ707は、デジタル制御信号SW_ON/OFF719を反転させ、反転結果信号720を導体708の上に供給する。SW_ON/OFFは、導体709上に存在する。SW_ON/OFF信号は、抵抗器703を通ってゲートソース間短絡回路705の中間ノード710の上に抵抗結合され、抵抗器711を通ってメイントランジスタ701のゲート端子の上に抵抗結合され、制御信号の反転バージョンは、抵抗器712を通ってメイントランジスタ701のドレイン端子の上に抵抗結合される。図18の回路のこの部分は、上述した図7の回路要素に対応する。さらに、図18のRF分離スイッチ回路は、RF分離スイッチ回路700が、オンになるように制御されると、メイントランジスタのバルク端子723をメイントランジスタのソース端子に短絡させる第1のスイッチトランジスタ713を含む。図18のRF分離スイッチ回路は、RF分離スイッチ回路700が、オフになるように制御されると、抵抗器716を通ってメイントランジスタのバルク端子723を接地導体715に結合する第2のスイッチトランジスタ714も含む。スイッチトランジスタ713、714および抵抗器716は、上述した図16の回路要素に対応する。入力リード717は、RF分離スイッチ回路700のRF信号入力リードである。RF入力信号721が、この入力リード717の上で、たとえば、無線送信機内のミキサ/バランやドライバ増幅器などのソースから受信される。一例では、RF入力信号721は、図3のミキサ/バランから供給され、1.3ボルトのピークツーピーク振幅をもつ。別の例では、RF入力信号721は、図12のドライバ増幅器から供給され、2.0ボルトのピークツーピーク振幅をもつ。出力リード718は、RF分離スイッチ回路700のRF信号出力リードである。メイントランジスタ701がオンの場合、RF入力信号721は、入力リード717からRF分離スイッチ回路を通って伝導され、出力リード718上でRF出力信号722として現れる。1つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装できる。ソフトウェアで実装する場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、あるいは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、もしくは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスクdiskおよびディスクdiscは、コンパクトディスクdiscCD、レーザディスクdisc、光ディスクdisc、デジタル多用途ディスクdiscDVD、フロッピー登録商標ディスクdiskおよびブルーレイ登録商標ディスクdiscを含み、ディスクdiskは、通常、データを磁気的に再生し、ディスクdiscは、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。具体的な一例では、第1および/または第2の態様によるRF分離スイッチ回路は、デジタルベースバンドプロセッサ集積回路4内で実行するソフトウェアおよび/またはファームウェアによって制御される。ソフトウェアおよび/またはファームウェアは、たとえば、プロセッサ可読媒体7に記憶される、プロセッサ実行可能命令からなるプログラム6でよい。プロセッサ5は、命令からなるこのプログラム6を実行し、その結果、シリアルバス10を超えて適切なデジタル制御情報を送ることによって、RFトランシーバ集積回路3内のRF分離スイッチ回路1つまたは複数を制御する。いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。RF分離スイッチ回路のスイッチは、上述したようなNチャネルトランジスタでもよく、Pチャネルトランジスタもしくは送信ゲートまたは別のタイプのトランジスタもしくはスイッチ回路を含む別のタイプのスイッチでもよい。RF分離スイッチの様々なスイッチを制御するデジタル論理制御信号は、集積回路上の他のデジタル論理のデジタル論理レベルと比較して、シフトされたレベルであるデジタル論理レベルを有し得る。抵抗器106~108、506の1つまたは複数は、省いても、抵抗結合機能を遂行する別の回路構成要素と置き換えてもよい。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。