シリコン基板と、前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するMIS型電界効果トランジスタを備えた半導体装置。前記窒素含有部は、少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜である、請求項1記載の半導体装置。前記ゲート絶縁膜の側面は、前記ゲート電極側面の平面に対して窪みを形成し、前記窒化シリコン膜は、この窪み内で少なくとも前記高誘電率金属酸化膜の側面を被覆している、請求項2記載の半導体装置。前記窒素含有部は、前記高誘電率金属酸化膜の側面側部分を窒化処理してなるものである、請求項1記載の半導体装置。前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールを有する、請求項1から4のいずれか1項に記載の半導体装置。前記高誘電率金属酸化膜と前記ゲート電極との間に窒化シリコン膜が介在する、請求項1から5のいずれか1項に記載の半導体装置。前記高誘電率金属酸化膜がハフニウムHfを含有する、請求項1から6のいずれか1項に記載の半導体装置。前記高誘電率金属酸化膜の比誘電率が10以上である、請求項1から7のいずれか1項に記載の半導体装置。前記高誘電率金属酸化膜が前記サイドウォール下に存在しない、請求項5に記載の半導体装置。前記ゲート電極のゲート長が1μm以下である、請求項1から9のいずれか1項に記載の半導体装置。シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、等方性エッチングにより少なくとも前記高誘電率金属酸化膜パターンの側面部を除去して窪みを形成する工程と、前記窪みを埋め込むように全面に窒化シリコン膜を形成する工程と、前記窪み内において少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜が残るように前記窒化シリコン膜をエッチングする工程と、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、前記高誘電率金属酸化膜パターンの側面部を窒化処理する工程と、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、酸化シリコン膜を600°C以下で全面に形成する工程と、前記酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。さらに前記シリコン含有絶縁膜をパターニングして前記ゲート電極下にシリコン含有絶縁膜パターンを形成する、請求項11から13のいずれか1項に記載の半導体装置の製造方法。前記高誘電率金属酸化膜がハフニウムHfを含有する、請求項11から14のいずれか1項に記載の半導体装置の製造方法。前記高誘電率金属酸化膜の比誘電率が10以上である、請求項11から15のいずれか1項に記載の半導体装置の製造方法。前記ゲート電極のゲート長が1μm以下である、請求項11から16のいずれか1項に記載の半導体装置の製造方法。前記高誘電率金属酸化膜は、前記の窒化処理してなる窒素含有部として、該高誘電率金属酸化膜の側面側に窒化領域を有する、請求項4に記載の半導体装置。前記の窒化処理してなる窒素含有部である窒化領域が、その側面からゲート内側に1~20nm入った範囲にあり、窒素含有率が5以上である、請求項4に記載の半導体装置。前記の窒化処理してなる窒素含有部である窒化領域が、その側面からゲート内側に1~20nm入った範囲にあり、窒素含有率が10以上である、請求項4に記載の半導体装置。しかしながら、上記従来技術のようにHigh-K材料の反応性を考慮した構成であっても、素子の微細化に伴いゲート長が短くなるに従って、動作電流が、ゲート絶縁膜に酸化シリコン膜を用いたMOSFETに比べて十分に向上しないという問題がある。図1に、ゲート長と単位チャネル幅あたりのオン電流Ionとの関係を示す。ここで、HfSiOA中のSiモル比率Si/SiHfは30、HfSiOB中のSiモル比率は13である。この図から明らかなように、ゲート絶縁膜にHfSiO膜を用いた場合は、ゲート長が短くなるに従って、SiO2膜を用いた場合に比べてオン電流が低くなることがわかる。また、HfSiO膜中のSi含有比率が低いとオン電流の低下が著しいことがわかる。このようにSi含有比率が低いほどオン電流が低下することは、Si含有比率が低いほど大きくなる比誘電率とトレードオフの関係にあるため、高速動作の実現の点で大きな障害となる。本発明の目的は、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なMISFETを有する半導体装置およびその製造方法を提供することにある。本発明は、以下の1項~24項にそれぞれ記載された態様が含まれる。1.シリコン基板と、前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極と、前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、前記サイドウォールと少なくとも前記ゲート電極の側面との間に窒化シリコン膜が介在するMIS型電界効果トランジスタを備えた半導体装置。2.前記窒化シリコン膜は、前記高誘電率金属酸化膜の側面を被覆している、1項に記載のMIS型電界効果トランジスタを備えた半導体装置。3.前記窒化シリコン膜は、酸化シリコン膜を介して設けられている、1項又は2項に記載の半導体装置。4.シリコン基板と、前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するMIS型電界効果トランジスタを備えた半導体装置。5.前記窒素含有部は、少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜である、4項に記載の半導体装置。6.前記ゲート絶縁膜の側面は、前記ゲート電極側面の平面に対して窪みを形成し、前記窒化シリコン膜は、この窪み内で少なくとも前記高誘電率金属酸化膜の側面を被覆している、5項に記載の半導体装置。7.前記窒素含有部は、前記高誘電率金属酸化膜の側面側部分を窒化処理してなるものである、4項に記載の半導体装置。8.前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールを有する、4項~7項のいずれか1項に記載の半導体装置。9.前記高誘電率金属酸化膜と前記ゲート電極との間に窒化シリコン膜が介在する、1項~8項のいずれか1項に記載の半導体装置。10.前記高誘電率金属酸化膜がハフニウムHfを含有する、1項~9項のいずれか1項に記載の半導体装置。11.前記高誘電率金属酸化膜の比誘電率が10以上である、1項~10項のいずれか1項に記載の半導体装置。12.前記高誘電率金属酸化膜が前記サイドウォール下に存在しない、1項~3項及び8項のいずれか1項に記載の半導体装置。13.前記ゲート電極のゲート長が1μm以下である、1項~12項のいずれか1項に記載の半導体装置。14.シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、窒化シリコン膜を全面に形成する工程と、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、前記酸化シリコン膜および窒化シリコン膜をエッチバックして前記ゲート電極側面に窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。15.前記窒化シリコン膜を形成した後、当該窒化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜を除去する工程を有し、その後に、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、14項に記載の半導体装置の製造方法。16.シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜およびシリコン含有絶縁膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜およびシリコン含有絶縁膜のパターンを形成する工程と、第1の酸化シリコン膜を600°C以下で全面に形成する工程と、前記第1の酸化シリコン膜上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、前記第2の酸化シリコン膜、窒化シリコン膜および第1の酸化シリコン膜をエッチバックして前記ゲート電極側面に第1の酸化シリコン膜および窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。17.前記窒化シリコン膜を形成した後、当該窒化シリコン膜および第1の酸化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜および酸化シリコン膜を除去する工程を有し、その後に、前記第2の酸化シリコン膜を全面に形成し、この第2の酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、16項に記載の半導体装置の製造方法。18.シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、等方性エッチングにより少なくとも前記高誘電率金属酸化膜パターンの側面部を除去して窪みを形成する工程と、前記窪みを埋め込むように全面に窒化シリコン膜を形成する工程と、前記窪み内において少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜が残るように前記窒化シリコン膜をエッチングする工程と、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。19.シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、前記高誘電率金属酸化膜パターンの側面部を窒化処理する工程と、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。20.シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、酸化シリコン膜を600°C以下で全面に形成する工程と、前記酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。21.さらに前記シリコン含有絶縁膜をパターニングして前記ゲート電極下にシリコン含有絶縁膜パターンを形成する、14項、15項、18項~20項のいずれか1項に記載の半導体装置の製造方法。22.前記高誘電率金属酸化膜がハフニウムHfを含有する、14項~21項のいずれか1項に記載の半導体装置の製造方法。23.前記高誘電率金属酸化膜の比誘電率が10以上である、14項~22項のいずれか1項に記載の半導体装置の製造方法。24.前記ゲート電極のゲート長が1μm以下である、14項~23項のいずれか1項に記載の半導体装置の製造方法。なお、本発明において高誘電率金属酸化膜とは、SiO2の比誘電率より高い比誘電率を持つものを意味し、この比誘電率が7以上、さらに10以上である金属酸化物からなる膜を用いることが好ましい。本発明によれば、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なMISFETを有する半導体装置を提供することができる。本発明者らは、低消費電力でかつ高速動作が可能なMISFETを有する半導体装置を開発するに際して、前述したように、ゲート絶縁膜にHigh-K材料を用いたFETは酸化シリコン膜を用いた場合に比べて、ゲート長が短くなるに従って動作電流Ionが向上しないという問題を見出した。特に、この問題は、特定の素子構造、すなわちゲート長が短く特に1μm以下、且つゲート電極の側面に酸化シリコンからなるサイドウォールが設けられている場合に顕著であった。この原因について詳細に検討を行ったところ、ゲート絶縁膜を構成する高誘電率金属酸化膜の上面及び下面側に数nm程度の絶縁膜が形成あるいは増膜されていることを見出した。この絶縁膜は酸化シリコン膜と考えられ、この増膜分ほど電気的なゲート絶縁膜厚が増大し反転容量の増大、動作電流Ionが低下したものと考えられる。また、この酸化シリコン膜の形成は、サイドウォール形成工程後に顕著であったことから、この工程における酸化性雰囲気の成膜過程に主な原因があると考えられる。すなわち、サイドウォールを形成する際の酸化性雰囲気の成膜過程において、高誘電率金属酸化膜の露出部から、酸素等の酸化性物質が膜中へ浸入拡散し、この酸化性物質が、高誘電率金属酸化膜上のゲート電極および下地層あるいはシリコン基板のシリコン成分と反応して、酸化シリコン膜が形成あるいは増膜したものと考えられる。また、ゲート長が短いほど動作電流Ionが低下する理由としては、ゲート長が短いと、ゲート電極下に形成される高誘電率金属酸化膜のゲート長方向の長さも短くなり、酸化性物質が膜中央部まで容易に拡散でき、高誘電率金属酸化膜のゲート長方向の全域にわたって酸化シリコン膜が形成あるいは増膜しやすくなるためと考えられる。本発明は、上記の観点から鋭意検討した結果、完成したものであり、その主な特徴は、酸素等の酸化性物質を含む酸化性雰囲気での加熱下の処理において、ゲート絶縁膜を構成する高誘電率金属酸化膜中への酸化性物質の浸入透過を抑制できる構成にある。前述のとおり、動作電流Ionの低下はゲート長が短いほど顕著になるため、本発明は、特に、ゲート長が1μm以下のMISFETを備えた半導体装置に対して効果的であり、200nm以下がより効果的であり、100nm以下がさらに効果的である。また本発明は、短チャネル効果の抑制の観点から、ゲート絶縁膜を構成する高誘電率金属酸化膜がサイドウォール下に存在しない構造、あるいは高誘電率金属酸化膜がゲート電極下の領域のみに存在する構造を採用したときに特に効果的なものである。本発明の一実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極と、このゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、このサイドウォールと少なくとも前記ゲート絶縁膜の側面との間に窒化シリコン膜が介在することにある。また、他の実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有することにある。さらに、本発明の上記特徴的構成を達成し得るプロセス的な主な特徴は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理を600°C以下で行うことにある。以下、本発明の好適な実施の形態を説明する。なお、以下の説明に用いる図面においては、ソースドレイン領域を構成する深い不純物拡散領域、及びサイドウォール下に存在するLDD領域を構成する浅い不純物拡散領域を省略している。第1の実施形態本実施形態は、図2に示すように、シリコン基板1上に、シリコン含有絶縁膜2と高誘電率金属酸化膜3がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極4と、このゲート絶縁膜側面を含むゲート電極側面基板に対して垂直方向の面に窒化シリコン膜5を介してサイドウォール6が設けられている。この実施形態では、高誘電率金属酸化膜3の側面基板に対して垂直方向の面を窒化シリコン膜5が被覆している。なお、図2に示す構成では、窒化シリコン膜5がサイドウォール6下にも存在するが、図3に示すように、サイドウォール下サイドウォールとシリコン基板との間に窒化シリコン膜が存在しない構造にすることもできる。また、図2及び図3では、窒化シリコン膜5がシリコン基板1に接しているが、界面準位の抑制の観点から、これらの間に酸化シリコン膜を介在させることが好ましい。本発明の構成において、高誘電率金属酸化膜3としては、ハフニウムオキサイドHfO2やジルコニウムオキサイドZrO2等の金属酸化物、これらの金属酸化物にさらにシリコンSiやアルミニウムAl、窒素Nを含有する金属酸化物組成式:HfSiO、ZrSiO、HfAlO、ZrAlO、HfSiON等を用いることができる。なかでも、耐熱性や比誘電率の観点からHfSiOやHfSiONが好ましい。耐熱性の点からは、窒素を含有するHfSiONが好ましい。HfSiON等の窒素を含有する金属酸化物中の窒素含有率全構成原子に対する窒素原子の原子数比百分率は、素子信頼性の点から50以下が好ましく、40以下がより好ましい。また、高誘電率金属酸化膜の厚みは、消費電力や動作速度等の所望の素子特性の観点から、0.5nm~10nmの範囲で適宜設定することができる。また、2種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。高誘電率金属酸化膜下に設けられるシリコン含有絶縁膜2としては、酸化シリコン膜SiO2膜やシリコン酸化窒化膜SiON膜、窒化シリコン膜Si3N4を用いることができる。信頼性等の素子特性の点から酸化シリコン膜が好ましい。この絶縁膜の厚みは、0.4nm~10nmの範囲で適宜設定することができる。この絶縁膜が薄すぎると、高誘電率金属酸化膜とシリコン基板との反応を十分に抑制できなくなる。厚すぎると、電気的なゲート絶縁膜厚が大きくなり所望の動作速度が得られなくなる。高誘電率金属酸化膜の側面を被覆する窒化シリコン膜5の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば1nm~10nmの範囲に設定することができる。薄すぎると、所望のバリア機能が得られなくなり、均一な成膜も困難となり、逆に厚すぎると、応力増大による信頼性低下等の問題が生じる虞がある。ゲート電極4は、ポリシリコンで形成することができ、所望のサイズに適宜設定できるが、前述のとおり、本発明はゲート長が1μm以下において効果的であり、200nm以下においてより効果的であり、100nm以下においてさらに効果的である。一方、所望の素子特性や微細加工精度等の観点から、ゲート長は、好ましくは20nm以上、より好ましくは40nm以上の範囲で適宜設定することができる。ゲート電極の高さ基板に対して垂直方向の長さは、例えば50nm~200nmの範囲に設定することができる。サイドウォール6は、NSG等の酸化シリコンで形成することができ、そのサイズはゲート電極のサイズに応じて適宜設定することができる。以下、本実施形態のMISFETの製造方法を説明する。まず、素子分離領域不図示を有するシリコン基板1を用意し、この基板を希HF水溶液等の酸性溶液で洗浄して基板表面の自然酸化膜を除去し、純水でリンス、乾燥を行う。その後、RTA法等により基板表面に熱酸化膜12を形成する図4a。この熱酸化膜12は、図2及び図3におけるシリコン含有絶縁膜2を構成する。また、この熱酸化膜を常法により窒化処理を施して、シリコン酸化窒化膜SiONとすることも可能である。また、この熱酸化膜に代えて、常法により窒化シリコン膜を形成することもできる。次に、この熱酸化膜12上に高誘電率金属酸化膜としてHfSiO膜13又はHfSiON膜を形成する図4b。2種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。成膜方法は、固層拡散法や、原子層成長法、MOCVD法等の常法により行うことができる。次に、このHfSiO膜13又はHfSiON膜の上に、CVD法によりゲート電極形成用のポリシリコン膜14を形成する図4c。このポリシリコン膜には導電性付与を目的として、成長時に不純物を導入する。この不純物の導入は成膜終了後に行うこともできる。次に、このポリシリコン膜14上にレジストパターン21を形成し図4d、このレジストパターン21をマスクとしてドライエッチング行い、ポリシリコン膜14をパターニングしてゲート電極4を形成する図4e。その際、HfSiO膜13又はHfSiON膜がストッパ膜として機能し得るエッチング条件を採用することにより、HfSiO膜13又はHfSiON膜上で精度良くエッチングを停止することができる。なお、このドライエッチングにより、ゲート電極下以外のHfSiO膜又はHfSiON膜を除去することも可能である。次に、レジスト剥離液を用いてレジストパターン21を除去した後、絶縁膜除去液を用いてゲート電極下以外のHfSiO膜13又はHfSiON膜及び熱酸化膜12を除去し、シリコン含有絶縁膜2熱酸化膜と高誘電率金属酸化膜3HfSiO膜又はHfSiON膜の積層体からなるゲート絶縁膜を形成する図4f。この絶縁膜の除去工程は、例えば以下の条件で行うことができる。絶縁膜除去条件:フッ酸水溶液HF:H2O=1:600質量比中に28°Cで3分浸漬。なお、この除去工程において、HfSiO膜13又はHfSiON膜に対する熱酸化膜12のエッチング速度が著しく小さい条件例えば、フッ酸水溶液HF:H2O=1:2000質量比中に80°Cで3分浸漬を採用することにより、基板上に熱酸化膜12を残すことが可能である。この場合、サイドウォール6下の窒化シリコン膜5とシリコン基板1との間に熱酸化膜が介在した構造を形成することができる。また、この除去工程後に行われる薬液を用いた洗浄工程において基板上に形成される自然酸化膜を残してもよい。これらの場合、サイドウォール6下の窒化シリコン膜5とシリコン基板1との間に酸化シリコン膜が介在した構造を形成することができる。次に、不純物のイオン注入を行って、このゲート電極形状に自己整合的に比較的低濃度の浅い拡散層を形成する。次に、酸化性物質のバリア用に窒化シリコン膜15、サイドウォール用にNSG等の酸化シリコン膜16をこの順でCVD法により積層した後図4g、異方性エッチングによりエッチバックを行って、窒化シリコン膜5を介したサイドウォール6を形成する図2。なお、窒化シリコン膜15を形成し、エッチバックを行った後に、酸化シリコン膜16を形成し、この膜をエッチバックすることにより、図3に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。CVD法による酸化シリコン膜の成膜は、例えば600を超え1000°C以下、好ましくは600を超え800°C以下で行うことができる。次に、不純物のイオン注入を行って、ゲート電極およびサイドウォール形状に自己整合的に比較的高濃度の深い拡散層を形成する。以上の工程およびそれ以降の工程において、常法により所望の構造に応じた処理を実施してMISFET構造を完成することができる。本実施形態によれば、酸化性物質バリア用の窒化シリコン膜15を形成した後に、サイドウォール用の酸化シリコン膜16を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から600°Cを超える比較的高温環境下で実施しても、窒化シリコン膜15によって、酸素等の酸化性物質の高誘電率金属酸化膜3中への浸入が防止される。結果、高誘電率金属酸化膜3上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。第2の実施形態本実施形態は、図5に示すように、シリコン基板1上に、シリコン含有絶縁膜2と高誘電率金属酸化膜3がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極4と、このゲート電極側面基板に対して垂直方向の面に酸化シリコン膜7及び窒化シリコン膜5をこの順に介して酸化シリコンからなるサイドウォール6が設けられている。本実施形態は、酸化シリコン膜7を設けた以外は、第1の実施形態と同様な構成をとることができる。なお、図5に示す構造では、窒化シリコン膜5がサイドウォール6下にも存在するが、図6に示すように、サイドウォール下サイドウォールとシリコン基板との間に窒化シリコン膜が存在しない構造にすることもできる。本実施形態の構造は、窒化シリコン膜5とシリコン基板1との間に酸化シリコン膜7が介在するため、窒化シリコン膜がシリコン基板に直接接する構造に比べて、界面準位の抑制の観点から好ましい形態である。本実施形態の構造を有するMISFETは次のようにして形成することができる。第1の実施形態の製造方法と同様にして図4fに示す基板を作製する。次に、NSG等の酸化シリコン膜17を形成した後に、酸化性物質のバリア用に窒化シリコン膜15、サイドウォール用にNSG等の酸化シリコン膜16をこの順で積層する図7。その際、酸化シリコン膜17は、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制する観点から600°C以下で成膜することが好ましい。この比較的低温下での酸化シリコン膜の形成は、AL-CVDAtomicLayerCVD法により良好に行うことができる。成膜速度や膜質の点から200°C以上で行うことが好ましく、400°C以上がより好ましい。次に、異方性エッチングによりエッチバックを行って、酸化シリコン膜7及び窒化シリコン膜5をこの順に介したサイドウォール6を形成する図5。以上の工程およびそれ以降の工程において、第1の実施形態と同様に、常法により所望の工程に応じた処理を実施してMISFET構造を形成することができる。本実施形態の酸化シリコン膜17は、その上に設けられた窒化シリコン膜15のエッチング除去の際にバッファ膜として機能し、シリコン基板自体のエッチングダメージの防止に役立つものである。窒化シリコン膜15をドライエッチングにより完全に除去するために過剰にエッチングを行う際、酸化シリコン膜17にてエッチングを停止させることで、シリコン基板自体へのダメージを防止できる。シリコン基板表面の酸化シリコン膜17はウエットエッチングにより容易に選択的に除去できる。このような観点から、この酸化シリコン膜17の厚みは1nm以上が好ましく、5nm以上がより好ましい。一方、スループットの点からは、酸化シリコン膜17の成膜時間は短いことが好ましく、この観点から、酸化シリコン膜17の厚みは20nm以下が好ましく、10nm以下がより好ましい。なお、酸化シリコン膜17及び窒化シリコン膜15を形成し、異方性エッチングによりエッチバックを行った後に、サイドウォール用の酸化シリコン膜16を形成し、この膜をエッチバックすることにより、図6に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。第3の実施の形態本実施形態は、図8に示すように、シリコン基板1上に、シリコン含有絶縁膜2と高誘電率金属酸化膜3がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極4と、このゲート絶縁膜の側面に選択的に且つ直接に接して設けられた窒化シリコン膜51窒素含有部と、この窒化シリコン膜51表面を含むゲート電極側面基板に対して垂直方向の面に酸化シリコンからなるサイドウォール6が設けられている。この窒化シリコン膜51は、ゲート電極側面の平面に対する窪みを埋め込むようにその内面を被覆している。この窒化シリコン膜51の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば0.5nm~10nmの範囲に設定することができる。この厚みが薄すぎると十分なバリア機能が得られなくなる。また、この窒化シリコン膜51の厚みは、製法上、窪みの深さに相応するため、高誘電率金属酸化膜のゲート長方向サイズの制約の点から、必要十分な厚みとすることが好ましい。本実施形態の構造を有するMISFETは次のようにして形成することができる。第1の実施形態の製造方法と同様にして図4eに示す基板を作製する。次に、レジスト剥離液によりレジストパターン21を除去した後、絶縁膜除去液を用いてゲート電極下以外のHfSiO膜13又はHfSiON膜及び熱酸化膜12を除去し、シリコン含有絶縁膜2熱酸化膜と高誘電率金属酸化膜3HfSiO膜又はHfSiON膜の積層体からなるゲート絶縁膜を形成する。その際、除去液の組成や処理時間等を調整して、ゲート電極下のゲート絶縁膜少なくともHfSiO膜3又はHfSiON膜をサイドエッチして、ゲート電極側面の平面に対する窪み101を形成する図9a。このサイドエッチ量は、後に形成する窒化シリコン膜51の厚みに応じて調製する。このサイドエッチを伴う除去工程は、例えば次の条件で行うことができる。絶縁膜除去条件:フッ酸水溶液HF:H2O=1:600質量比中に28°Cで3分浸漬。次に、酸化性物質のバリア用の窒化シリコン膜15を、窪み101を埋め込むように積層する図9b。次いで、ドライエッチングによりゲート電極上およびシリコン基板上の窒化シリコン膜を除去し、その後、窪み101内に窒化シリコン膜15が残るようにウエットエッチングを行う図9c。このときのウエットエッチングは、例えば次の条件で行うことができる。ウエットエチング条件:リン酸中、160°Cで1分浸漬。以上のようにして、ゲート絶縁膜少なくとも高誘電率金属酸化膜の側面に選択的に且つ直接に接するように窒化シリコン膜51を設けた後、第1の実施形態と同様にして所望のMISFET構造を形成することができる。本実施形態によれば、酸化性物質バリア用の窒化シリコン膜51を形成した後に、サイドウォール用の酸化シリコン膜16を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から600°Cを超える比較的高温環境下で実施しても、窒化シリコン膜51によって、酸素等の酸化性物質の高誘電率金属酸化膜3中への浸入が防止される。結果、高誘電率金属酸化膜3上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。第4の実施の形態本実施形態は、図10に示すように、シリコン基板1上に、シリコン含有絶縁膜2と高誘電率金属酸化膜3がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極4と、このゲート絶縁膜側面を含むゲート電極側面基板に対して垂直方向の面に酸化シリコンからなるサイドウォール6が設けられている。そして、高誘電率金属酸化膜2は、その側面側に窒化領域52窒素含有部を有している。高誘電率金属酸化膜2として、HfSiON等の窒素含有金属酸化膜を用いた場合は、基板に平行方向の膜中央部に比べて窒素含有率の高い窒化領域が側面側に形成される。この窒化領域52の厚み側面からゲート長方向の長さは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば窒素含有率全構成原子に対する窒素原子の原子数比百分率が5以上の領域を1nm~20nmの範囲に設定することができる。窒化領域の厚みが薄すぎると十分なバリア機能が得られなくなる。逆に厚すぎると、信頼性の低下や窒化処理の効率低下を招くため、必要十分な厚みとすることが好ましい。また、この窒化領域中の窒素含有率は、バリア機能の点から5以上が好ましく、10以上がより好ましい。信頼性や窒化処理の効率性の点から50以下が好ましく、40以下がより好ましい。本実施形態の構造を有するMISFETは次のようにして形成することができる。第1の実施形態の製造方法と同様にして図4fに示す基板を作製し、前述の窒化領域52が形成されるように窒化処理を行う。この窒化処理としては、アンモニア雰囲気中での熱処理や、N2やNO等の窒素含有ガスを用いたプラズマ窒化処理により行うことができる。例えば、HfSiO膜Siモル比率:30に対して、下記の窒化処理条件により窒化処理を行うことにより、最大窒素含有率15、窒素含有率5以上の厚み3.5nm程度の窒化領域を形成することができる。窒化処理条件:アンモニア雰囲気中、760Torr、800°C、30分。以上のようにして、高誘電率金属酸化膜HfSiO膜の両側面側に窒化領域52を設けた後、第1の実施形態と同様にして所望のMISFET構造を形成することができる。なお、この窒化処理により、ゲート電極4およびシリコン含有絶縁膜2の露出面も窒化される。HfSiO等の高誘電率金属酸化膜は、その気体透過性が高いため、ゲート電極やシリコン含有絶縁膜よりも厚い窒化領域が形成される。本実施形態によれば、高誘電率金属酸化膜の両側面露出面側に窒化領域52を形成した後に、サイドウォール用の酸化シリコン膜16を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から600°Cを超える比較的高温環境下で実施しても、窒化領域52によって、酸素等の酸化性物質の高誘電率金属酸化膜3中への浸入が防止される。結果、高誘電率金属酸化膜3上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。第5の実施の形態本実施形態は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理、すなわちサイドウォール用の酸化シリコン膜の成膜を600°C以下で行うことを主な特徴とするものである。第1の実施形態の製造方法と同様にして図4fに示す基板を作製する。次に、サイドウォール形成用にNSG等の酸化シリコン膜16を全面に600°C以下で成膜する。600°C以下で成膜することにより、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制することができる。その際、AL-CVDAtomicLayerCVD法を採用することにより良好な成膜を行うことができる。成膜速度や膜質の点から200°C以上で行うことが好ましく、400°C以上がより好ましい。その後に、この酸化シリコン膜16をエッチバックしてサイドウォールを形成する。以上のようにして、サイドウォールを設けた後、第1の実施形態と同様にして所望のMISFET構造を形成することができる。上述の第1~第5の実施形態の各製造方法においては、HfSiO膜13又はHfSiON膜上に窒化シリコン膜を形成した後に、ポリシリコン膜14を形成することにより、高誘電率金属酸化膜HfSiO膜又はHfSiON膜3とゲート電極4との間に窒化シリコン膜が介在した構造を形成することができる。