"出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部が複数段接続されたレベルシフト回路において、前段のレベルシフト部の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部の出力電圧の立ち下がりの遅延時間で補償し、前記前段のレベルシフト部の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部の出力電圧の立ち上がりの遅延時間で補償することを特徴とするレベルシフト回路。差動入力電圧に基づいてレベルシフト動作を行う第1のレベルシフト部と、前記第1のレベルシフト部の入力電圧と前記第1のレベルシフト部の出力電圧とを差動入力電圧としてレベルシフト動作を行う第2のレベルシフト部とを備えることを特徴とする請求項1に記載のレベルシフト回路。第1の電源電位と第2の電源電位との間でレベルシフト動作を行う第1のレベルシフト部と、前記第1のレベルシフト部の後段に接続され、前記第1の電源電位と前記第2の電源電位との間でレベルシフト動作を行う第2のレベルシフト部とを備えることを特徴とする請求項1に記載のレベルシフト回路。前記レベルシフト部の出力側に接続された容量素子をさらに備えることを特徴とする請求項1から3のいずれか1項に記載のレベルシフト回路。前記レベルシフト部は、前記出力電圧を第1の電源電位にプルダウンするプルダウン素子と、前記プルダウン素子に直列に接続され、前記出力電圧を第2の電源電位にプルアップする第1のプルアップ素子と、前記第1のプルアップ素子に並列に接続され、前記第2の電源電位に基づいてプルアップ動作する第2のプルアップ素子を備えることを特徴とする請求項1から4のいずれか1項に記載のレベルシフト回路。本発明の一つの実施形態の目的は、出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間との差異を低減することが可能なレベルシフト回路を提供することである。実施形態のレベルシフト回路によれば、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部が複数段接続されている。そして、前段のレベルシフト部の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部の出力電圧の立ち下がりの遅延時間で補償し、前記前段のレベルシフト部の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部の出力電圧の立ち上がりの遅延時間で補償する。以下、実施形態に係るレベルシフト回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係るレベルシフト回路の概略構成を示すブロック図である。図1において、このレベルシフト回路にはレベルシフト部F1、F2が設けられ、レベルシフト部F1の後段にはレベルシフト部F2が接続されている。レベルシフト部F2の後段にはインバータM1が接続されている。ここで、レベルシフト部F1は、第1の電源電位VSSと第2の電源電位VCCQ1との間で出力電圧をレベルシフトさせることができる。レベルシフト部F2は、第1の電源電位VSSと第3の電源電位VCCQ2との間で出力電圧をレベルシフトさせることができる。インバータM1は、第1の電源電位VSSと第3の電源電位VCCQ2との間で出力電圧を反転させることができる。なお、第1の電源電位VSS、第2の電源電位VCCQ1および第3の電源電位VCCQ2は、VSS<VCCQ1≦VCCQ2という関係を満たすことができ、第2の電源電位VCCQ1と第3の電源電位VCCQ2とは等しくてもよい。また、第1の電源電位VSSはグランド電位であってもよい。また、各レベルシフト部F1、F2は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。なお、出力電圧の立ち上がりの遅延時間とは、入力電圧が立ち上がってから出力電圧の立ち上がるまでの遅延時間、出力電圧の立ち下がりの遅延時間とは、入力電圧が立ち下がってから出力電圧の立ち下がるまでの遅延時間を言う。また、出力電圧の立ち上がりの遅延時間は、入力電圧のレベルがボトムからトップまで100だけ立ち上がった時から、出力電圧のレベルがボトムからトップまで100だけ立ち上がるまでということに限定されることなく、例えば、入力電圧のレベルがボトムから50だけ立ち上がった時から、出力電圧のレベルがボトムから50だけ立ち上がるまでというように任意に定義することができる。また、出力電圧の立ち下がりの遅延時間は、入力電圧のレベルがトップからボトムまで100だけ立ち下がった時から、出力電圧のレベルがトップからボトムまで100だけ立ち下がるまでということに限定されることなく、例えば、入力電圧のレベルがトップから50だけ立ち下がった時から、出力電圧のレベルがトップから50だけ立ち下がるまでというように任意に定義することができる。そして、このレベルシフト回路は、前段のレベルシフト部F1の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部F2の出力電圧の立ち下がりの遅延時間で補償し、前段のレベルシフト部F1の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部F2の出力電圧の立ち上がりの遅延時間で補償することができる。そして、振幅がVDDの入力電圧V1がレベルシフト部F1に入力されると、振幅がVCCQ1の出力電圧V2にレベルシフトされ、レベルシフト部F2に入力される。なお、VDDはVCCQ1よりも小さな電圧とすることができる。そして、レベルシフト部F2において、振幅がVCCQ1の出力電圧V2が、振幅がVCCQ2の出力電圧V3にレベルシフトされ、インバータM1に入力される。そして、インバータM1において、レベルシフト部F2からの出力電圧V3が反転されることで、インバータM1から出力電圧V4が出力される。ここで、レベルシフト部F1は、出力電圧V2の立ち下がりED2の遅延時間よりも立ち上がりEU2の遅延時間の方が大きく、レベルシフト部F2は、出力電圧V3の立ち下がりED3の遅延時間よりも立ち上がりEU3の遅延時間の方が大きいものとする。この時、レベルシフト部F1では、入力電圧V1の立ち上がりEU1に従って出力電圧V2の立ち下がりED2が発生し、入力電圧V1の立ち下がりED1に従って出力電圧V2の立ち上がりEU2が発生するものとすると、立ち上がりEU1に対する立ち下がりED2の遅れよりも立ち下がりED1に対する立ち上がりEU2の遅れの方が大きくなる。また、レベルシフト部F2では、入力電圧V2の立ち下がりED2に従って出力電圧V3の立ち上がりEU3が発生し、入力電圧V2の立ち上がりEU2に従って出力電圧V3の立ち下がりED3が発生するものとすると、立ち上がりEU2に対する立ち下がりED3の遅れよりも立ち下がりED2に対する立ち上がりEU3の遅れの方が小さくなる。この結果、立ち上がりEU1に対する立ち下がりED2の遅れよりも立ち下がりED1に対する立ち上がりEU2の遅れの大きい分を、立ち上がりEU2に対する立ち下がりED3の遅れよりも立ち下がりED2に対する立ち上がりEU3の遅れの小さい方で相殺させることができる。このため、インバータM1では、出力電圧V3の立ち上がりEU3に従って出力電圧V4の立ち下がりED4が発生し、出力電圧V3の立ち下がりED3に従って出力電圧V4の立ち上がりEU4が発生するものとすると、立ち上がりEU1に対する立ち下がりED4の遅れと、立ち下がりED1に対する立ち上がりEU4の遅れとを近づけることができる。なお、上述した実施形態では、レベルシフト部を2段接続する方法を例にとって説明したが、レベルシフト部を偶数段接続するようにしてもよい。第2実施形態図2は、第2実施形態に係るレベルシフト回路の概略構成を示す回路図である。図2において、このレベルシフト回路にはレベルシフト部F11、F12が設けられ、レベルシフト部F11の後段にはレベルシフト部F12が接続されている。レベルシフト部F11、F12の前段にはインバータM12が接続され、インバータM12の前段にはインバータM11が接続され、レベルシフト部F12の後段にはインバータM13が接続されている。ここで、レベルシフト部F11は、第1の電源電位VSSと第2の電源電位VCCQ1との間で出力電圧をレベルシフトさせることができる。レベルシフト部F12は、第1の電源電位VSSと第3の電源電位VCCQ2との間で出力電圧をレベルシフトさせることができる。インバータM11、M12は、第1の電源電位VSSと第4の電源電位VDDとの間で出力電圧を反転させることができる。インバータM13は、第1の電源電位VSSと第3の電源電位VCCQ2との間で出力電圧を反転させることができる。また、各レベルシフト部F11、F12は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部F11は、入力電圧IN、INnに基づいてレベルシフト動作を行うことができる。なお、入力電圧INは、入力電圧INnの反転電圧である。これらの入力電圧IN、INnは差動入力電圧として用いることができる。レベルシフト部F12は、レベルシフト部F11の入力電圧INとレベルシフト部F11の出力電圧I2を差動入力電圧としてレベルシフト動作を行うことができる。インバータM11には、Pチャンネル電界効果トランジスタP1およびNチャンネル電界効果トランジスタN1が設けられている。インバータM12には、Pチャンネル電界効果トランジスタP2およびNチャンネル電界効果トランジスタN2が設けられている。インバータM13には、Pチャンネル電界効果トランジスタP3およびNチャンネル電界効果トランジスタN3が設けられている。レベルシフト部F11には、Pチャンネル電界効果トランジスタP11~P14およびNチャンネル電界効果トランジスタN11、N12が設けられている。レベルシフト部F12には、Pチャンネル電界効果トランジスタP15~P18およびNチャンネル電界効果トランジスタN15、N16が設けられている。Pチャンネル電界効果トランジスタP1のソースは第4の電源電位VDDに接続され、Pチャンネル電界効果トランジスタP1のドレインはNチャンネル電界効果トランジスタN1のドレインに接続され、Nチャンネル電界効果トランジスタN1のソースは第1の電源電位VSSに接続されている。Pチャンネル電界効果トランジスタP1のゲートはNチャンネル電界効果トランジスタN1のゲートに接続されている。Pチャンネル電界効果トランジスタP2のソースは第4の電源電位VDDに接続され、Pチャンネル電界効果トランジスタP2のドレインはNチャンネル電界効果トランジスタN2のドレインに接続され、Nチャンネル電界効果トランジスタN2のソースは第1の電源電位VSSに接続されている。Pチャンネル電界効果トランジスタP2のゲートとNチャンネル電界効果トランジスタN2のゲートは、Pチャンネル電界効果トランジスタP1のドレインに接続されている。Pチャンネル電界効果トランジスタP11、P12のソースは第2の電源電位VCCQ1に接続され、Pチャンネル電界効果トランジスタP11のドレインはPチャンネル電界効果トランジスタP13のソースに接続され、Pチャンネル電界効果トランジスタP13のドレインはNチャンネル電界効果トランジスタN11のドレインに接続されている。Pチャンネル電界効果トランジスタP12のドレインはPチャンネル電界効果トランジスタP14のソースに接続され、Pチャンネル電界効果トランジスタP14のドレインはNチャンネル電界効果トランジスタN12のドレインに接続され、Nチャンネル電界効果トランジスタN11、N12のソースは第1の電源電位VSSに接続されている。Pチャンネル電界効果トランジスタP11のゲートとNチャンネル電界効果トランジスタN11のゲートは、Pチャンネル電界効果トランジスタP2のドレインに接続され、Pチャンネル電界効果トランジスタP12のゲートとNチャンネル電界効果トランジスタN12のゲートは、Pチャンネル電界効果トランジスタP1のドレインに接続されている。Pチャンネル電界効果トランジスタP13のゲートはPチャンネル電界効果トランジスタP14のドレインに接続され、Pチャンネル電界効果トランジスタP14のゲートはPチャンネル電界効果トランジスタP13のドレインに接続されている。Pチャンネル電界効果トランジスタP15、P16のソースは第3の電源電位VCCQ2に接続され、Pチャンネル電界効果トランジスタP15のドレインはPチャンネル電界効果トランジスタP17のソースに接続され、Pチャンネル電界効果トランジスタP17のドレインはNチャンネル電界効果トランジスタN15のドレインに接続されている。Pチャンネル電界効果トランジスタP16のドレインはPチャンネル電界効果トランジスタP18のソースに接続され、Pチャンネル電界効果トランジスタP18のドレインはNチャンネル電界効果トランジスタN16のドレインに接続され、Nチャンネル電界効果トランジスタN15、N16のソースは第1の電源電位VSSに接続されている。Pチャンネル電界効果トランジスタP15のゲートとNチャンネル電界効果トランジスタN15のゲートは、Pチャンネル電界効果トランジスタP13のドレインに接続され、Pチャンネル電界効果トランジスタP16のゲートとNチャンネル電界効果トランジスタN16のゲートは、Pチャンネル電界効果トランジスタP2のドレインに接続されている。Pチャンネル電界効果トランジスタP17のゲートはPチャンネル電界効果トランジスタP18のドレインに接続され、Pチャンネル電界効果トランジスタP18のゲートはPチャンネル電界効果トランジスタP17のドレインに接続されている。Pチャンネル電界効果トランジスタP3のソースは第3の電源電位VCCQ2に接続され、Pチャンネル電界効果トランジスタP3のドレインはNチャンネル電界効果トランジスタN3のドレインに接続され、Nチャンネル電界効果トランジスタN3のソースは第1の電源電位VSSに接続されている。Pチャンネル電界効果トランジスタP3のゲートとNチャンネル電界効果トランジスタP3のゲートは、Pチャンネル電界効果トランジスタP17のドレインに接続されている。図3は、図2のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。図3において、インバータM11に入力電圧INPUTが入力されると、インバータM11にて入力電圧INPUTが反転されることで入力電圧INnが生成され、インバータM12およびレベルシフト部F11に出力される。そして、インバータM12に入力電圧INnが入力されると、インバータM12にて入力電圧INnが反転されることで入力電圧INが生成され、レベルシフト部F11に出力される。ここで、入力電圧INPUT、INn、INの振幅はVDDに維持される。そして、レベルシフト部F11において、入力電圧INn、INを差動入力電圧としてレベルシフト動作が行われることで、振幅がVCCQ1の出力電圧I2が生成され、レベルシフト部F12に入力される。そして、レベルシフト部F12において、レベルシフト部F11の入力電圧INとレベルシフト部F11の出力電圧I2を差動入力電圧としてレベルシフト動作が行われることで、振幅がVCCQ2の出力電圧b2が生成され、インバータM13に入力される。そして、インバータM13において、レベルシフト部F12からの出力電圧b2が反転されることで、インバータM13から出力電圧OUTnが出力される。ここで、レベルシフト部F11において、入力電圧INnがL、入力電圧INがHの場合、Pチャンネル電界効果トランジスタP12、P14およびNチャンネル電界効果トランジスタN11がオン、Pチャンネル電界効果トランジスタP11、P13およびNチャンネル電界効果トランジスタN12がオフする。このため、レベルシフト部F11の出力電圧I2がNチャンネル電界効果トランジスタN11を介して第1の電源電位VSSに引き下げられることでLになる。一方、レベルシフト部F11において、入力電圧INnがH、入力電圧INがLの場合、Pチャンネル電界効果トランジスタP12、P14およびNチャンネル電界効果トランジスタN11がオフ、Pチャンネル電界効果トランジスタP11、P13およびNチャンネル電界効果トランジスタN12がオンする。このため、レベルシフト部F11の出力電圧I2がPチャンネル電界効果トランジスタP11、P13を介して第2の電源電位VCCQ1に引き上げられることでHになる。また、出力電圧I2の立ち上がりEU11の遅延時間は立ち下がりED11の遅延時間よりも大きくなる。また、レベルシフト部F12において、入力電圧INがL、出力電圧I2がHの場合、Pチャンネル電界効果トランジスタP16、P18およびNチャンネル電界効果トランジスタN15がオン、Pチャンネル電界効果トランジスタP15、P17およびNチャンネル電界効果トランジスタN16がオフする。このため、レベルシフト部F12の出力電圧b2がNチャンネル電界効果トランジスタN15を介して第1の電源電位VSSに引き下げられることでLになる。一方、レベルシフト部F12において、入力電圧INがH、出力電圧I2がLの場合、Pチャンネル電界効果トランジスタP16、P18およびNチャンネル電界効果トランジスタN15がオフ、Pチャンネル電界効果トランジスタP15、P17およびNチャンネル電界効果トランジスタN16がオンする。このため、レベルシフト部F12の出力電圧b2がPチャンネル電界効果トランジスタP15、P17を介して第3の電源電位VCCQ2に引き上げられることでHになる。また、出力電圧b2の立ち上がりEU12の遅延時間は立ち下がりED12の遅延時間よりも大きくなる。このため、前段のレベルシフト部F11の出力電圧I2の立ち下がりED11の遅延時間を後段のレベルシフト部F12の出力電圧b2の立ち上がりEU12の遅延時間で補償し、前段のレベルシフト部F11の出力電圧I2の立ち上がりEU11の遅延時間を後段のレベルシフト部F12の出力電圧b2の立ち下がりED12の遅延時間で補償することができる。この結果、入力電圧INPUTに対する出力電圧I2のデューティ比のずれに比べて、入力電圧INPUTに対する出力電圧OUTnのデューティ比のずれを小さくすることができ、動作マージンの減少を抑制することができる。図4は、図2のレベルシフト回路においてインバータM11の入力電圧INPUTが立ち下がった時の各ノードの遅延を示す回路図である。なお、図4の例では、トランジスタ1段分の遅延時間を1として各ノードの遅延時間をレベルとともに示した。図4において、入力電圧INPUTがLで遅延時間が1の場合、インバータM11のトランジスタ1段分だけ遅れて入力電圧INnが立ち上がるため、入力電圧INnはHで遅延時間が2になる。入力電圧INnがHになると、レベルシフト部F11のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP14のドレイン電位が立ち下がるため、Pチャンネル電界効果トランジスタP14のドレイン電位はLで遅延時間が3になり、Pチャンネル電界効果トランジスタP13がオンする。また、入力電圧INnがHになると、インバータM12のトランジスタ1段分だけ遅れて入力電圧INが立ち下がるため、入力電圧INはLで遅延時間が3になる。入力電圧INがLになると、レベルシフト部F11のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP11のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP11のドレイン電位はHで遅延時間が4になる。Pチャンネル電界効果トランジスタP13がオンしている時に、Pチャンネル電界効果トランジスタP11のドレイン電位がHになると、レベルシフト部F11のトランジスタ1段分だけ遅れて出力電圧I2が立ち上がるため、出力電圧I2はHで遅延時間が5になる。出力電圧I2がHになると、レベルシフト部F12のトランジスタ1段分だけ遅れて出力電圧b2が立ち下がるため、出力電圧b2はLで遅延時間が6になる。出力電圧b2がLになると、インバータM13のトランジスタ1段分だけ遅れて出力電圧OUTnが立ち上がるため、出力電圧OUTnはHで遅延時間が7になる。図5は、図2のレベルシフト回路においてインバータM11の入力電圧INPUTが立ち上がった時の各ノードの遅延を示す回路図である。なお、図5の例では、トランジスタ1段分の遅延時間を1として各ノードの遅延時間をレベルとともに示した。図5において、入力電圧INPUTがHで遅延時間が1の場合、インバータM11のトランジスタ1段分だけ遅れて入力電圧INnが立ち下がるため、入力電圧INnはLで遅延時間が2になる。入力電圧INnがLになると、レベルシフト部F11のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP12のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP12のドレイン電位はHで遅延時間が3になる。また、入力電圧INnがLになると、インバータM12のトランジスタ1段分だけ遅れて入力電圧INが立ち上がるため、入力電圧INはHで遅延時間が3になる。入力電圧INがHになると、レベルシフト部F11のトランジスタ1段分だけ遅れて出力電圧I2が立ち下がるため、出力電圧I2はLで遅延時間が4になる。Pチャンネル電界効果トランジスタP12のドレイン電位がHの時に、出力電圧I2がLになると、レベルシフト部F11のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP14のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP14のドレイン電位はHで遅延時間が5になる。また、入力電圧INがHになると、レベルシフト部F12のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP18のドレイン電位が立ち下がるため、Pチャンネル電界効果トランジスタP18のドレイン電位はLで遅延時間が4になり、Pチャンネル電界効果トランジスタP17がオンする。また、出力電圧I2がLになると、レベルシフト部F12のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP15のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP15のドレイン電位はHで遅延時間が5になる。Pチャンネル電界効果トランジスタP17がオンしている時に、Pチャンネル電界効果トランジスタP15のドレイン電位がHになると、レベルシフト部F12のトランジスタ1段分だけ遅れて出力電圧b2が立ち上がるため、出力電圧b2はHで遅延時間が6になる。出力電圧b2がHになると、インバータM13のトランジスタ1段分だけ遅れて出力電圧OUTnが立ち下がるため、出力電圧OUTnはLで遅延時間が7になる。ここで、入力電圧INをNチャンネル電界効果トランジスタN16のゲートに入力することにより、Pチャンネル電界効果トランジスタP17のソース電位が立ち上がる前にPチャンネル電界効果トランジスタP17のゲート電圧を立ち下げることができる。このため、Pチャンネル電界効果トランジスタP17のソース電位が立ち上がる前にPチャンネル電界効果トランジスタP17をオンしておくことができ、入力電圧INPUTが立ち上がってから出力電圧b2が立ち上がるまでのトランジスタの遅延の段数と、入力電圧INPUTが立ち下がってから出力電圧b2が立ち下がるまでのトランジスタの遅延の段数とを等しくすることができる。第3実施形態図6は、第3実施形態に係るレベルシフト回路の概略構成を示す回路図である。図6において、このレベルシフト回路には、図2のレベルシフト回路に容量素子C1、C2が追加されている。この容量素子C1、C2はレベルシフト部F1の出力側に接続されている。ここで、容量素子C1には、Pチャンネル電界効果トランジスタP21が設けられ、容量素子C2には、Nチャンネル電界効果トランジスタN21が設けられている。Pチャンネル電界効果トランジスタP21のソースとドレインは第2の電源電位VCCQ1に接続され、Pチャンネル電界効果トランジスタP21のゲートはPチャンネル電界効果トランジスタP13のドレインに接続されている。Nチャンネル電界効果トランジスタN21のソースとドレインは第1の電源電位VSSに接続され、Nチャンネル電界効果トランジスタN21のゲートはPチャンネル電界効果トランジスタP13のドレインに接続されている。なお、この容量素子C1、C2では、Pチャンネル電界効果トランジスタP21およびNチャンネル電界効果トランジスタN21のチャネルを用いて容量を形成することができる。この時、容量素子C1では、出力電圧I2の立ち上がりの始めにPチャンネル電界効果トランジスタP21にチャネルが形成され、容量として作用することができる。また、容量素子C2では、出力電圧I2の立ち上がりの終わりにNチャンネル電界効果トランジスタN21にチャネルが形成され、容量として作用することができる。図7は、図6のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。図7において、出力電圧I2の立ち上がりEU11は、出力電圧I2の立ち下がりED11に比べて容量素子C1、C2による遅延が大きくなる。このため、容量素子C1、C2をレベルシフト部F11の出力側に接続することで、出力電圧I2の立ちがEU11からEU11 ́になる。そして、出力電圧I2の立ち上がりがEU11からEU11 ́になると、出力電圧b2の立ち下がりがED12からED12 ́になり、出力電圧OUTnの立ち上がりがEU13からEU13 ́になる。一方、出力電圧I2の立ち下がりED11に対して容量素子C1、C2による遅延が小さい。このため、出力電圧b2の立ち上がりEU12のタイミングはほとんど変化せず、出力電圧OUTnの立ち下がりED13のタイミングもほとんど変化しない。このため、レベルシフト部F11の出力側に容量素子C1、C2を接続することにより、出力電圧OUTnのデューティ比を変化させることができ、レベルシフト回路によるデューティ比のずれを減少させることができる。なお、上述した実施形態では、レベルシフト部F11の出力側に容量素子C1、C2を接続する方法について説明したが、容量素子C1、C2のいずれか一方のみを接続するようにしてもよい。また、上述した実施形態では、Pチャンネル電界効果トランジスタP21のソースとドレインは第2の電源電位VCCQ1に固定する方法について説明したが、Pチャンネル電界効果トランジスタP21のソースとドレインは第1の電源電位VSSと第2の電源電位VCCQ1とで切り替えられるようにしてもよい。この時、Pチャンネル電界効果トランジスタP21のソースとドレインが第1の電源電位VSSに切り替えられると、Pチャンネル電界効果トランジスタP21にチャネルが形成されないようになり、Pチャンネル電界効果トランジスタP21が容量として作用しないようにすることができる。このため、レベルシフト部F11の出力側の容量を変化させることができ、容量素子C1による遅延量を調整することができる。また、上述した実施形態では、Nチャンネル電界効果トランジスタN21のソースとドレインは第1の電源電位VSSに固定する方法について説明したが、Nチャンネル電界効果トランジスタN21のソースとドレインは第1の電源電位VSSと第2の電源電位VCCQ1とで切り替えられるようにしてもよい。この時、Nチャンネル電界効果トランジスタN21のソースとドレインが第2の電源電位VCCQ1に切り替えられると、Nチャンネル電界効果トランジスタN21にチャネルが形成されないようになり、Nチャンネル電界効果トランジスタN21が容量として作用しないようにすることができる。このため、レベルシフト部F11の出力側の容量を変化させることができ、容量素子C2による遅延量を調整することができる。なお、レベルシフト部F11の出力側の容量をより精密に変化させることができるようにするため、容量素子C1、C2をそれぞれ複数並列接続するようにし、それらの容量素子C1、C2の電源が切り替えられるようにしてもよい。また、上述した実施形態では、容量素子C1、C2としてPチャンネル電界効果トランジスタP21およびNチャンネル電界効果トランジスタN21を用いる方法について説明したが、金属電極間に誘電体が挟まれたコンデンサを用いるようにしてもよい。第4実施形態図8は、第4実施形態に係るレベルシフト回路の概略構成を示す回路図である。図8において、このレベルシフト回路には、図2のレベルシフト回路に容量素子C3、C4が追加されている。この容量素子C3、C4はレベルシフト部F12の出力側に接続されている。ここで、容量素子C3には、Pチャンネル電界効果トランジスタP22が設けられ、容量素子C4には、Nチャンネル電界効果トランジスタN22が設けられている。Pチャンネル電界効果トランジスタP22のソースとドレインは第3の電源電位VCCQ2に接続され、Pチャンネル電界効果トランジスタP22のゲートはPチャンネル電界効果トランジスタP17のドレインに接続されている。Nチャンネル電界効果トランジスタN22のソースとドレインは第1の電源電位VSSに接続され、Nチャンネル電界効果トランジスタN22のゲートはPチャンネル電界効果トランジスタP17のドレインに接続されている。なお、この容量素子C3、C4では、Pチャンネル電界効果トランジスタP22およびNチャンネル電界効果トランジスタN22のチャネルを用いて容量を形成することができる。この時、容量素子C3では、出力電圧b2の立ち上がりの始めにPチャンネル電界効果トランジスタP22にチャネルが形成され、容量として作用することができる。また、容量素子C4では、出力電圧b2の立ち上がりの終わりにNチャンネル電界効果トランジスタN22にチャネルが形成され、容量として作用することができる。図9は、図8のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。図9において、出力電圧b2の立ち上がりEU12は、出力電圧b2の立ち下がりED12に比べて容量素子C3、C4による遅延が大きくなる。このため、容量素子C3、C4をレベルシフト部F12の出力側に接続することで、出力電圧b2の立ち下がりがED12からED12 ́になる。そして、出力電圧b2の立ち上がりがEU12からEU12 ́になると、出力電圧OUTnの立ち下がりがED13からED13 ́になる。一方、出力電圧b2の立ち下がりED12に対して容量素子C3、C4による遅延が小さい。このため、出力電圧b2の立ち下がりED12のタイミングはほとんど変化せず、出力電圧OUTnの立ち上がりEU13もほとんど変化しない。このため、レベルシフト部F12の出力側に容量素子C3、C4を接続することにより、出力電圧OUTnのデューティ比を変化させることができ、レベルシフト回路によるデューティ比のずれを減少させることができる。なお、上述した実施形態では、レベルシフト部F12の出力側に容量素子C3、C4を接続する方法について説明したが、容量素子C3、C4のいずれか一方のみを接続するようにしてもよい。また、上述した実施形態では、Pチャンネル電界効果トランジスタP22のソースとドレインは第3の電源電位VCCQ2に固定する方法について説明したが、Pチャンネル電界効果トランジスタP22のソースとドレインは第1の電源電位VSSと第3の電源電位VCCQ2とで切り替えられるようにしてもよい。この時、Pチャンネル電界効果トランジスタP22のソースとドレインが第1の電源電位VSSに切り替えられると、Pチャンネル電界効果トランジスタP22にチャネルが形成されないようになり、Pチャンネル電界効果トランジスタP22が容量として作用しないようにすることができる。このため、レベルシフト部F12の出力側の容量を変化させることができ、容量素子C3による遅延量を調整することができる。また、上述した実施形態では、Nチャンネル電界効果トランジスタN22のソースとドレインは第1の電源電位VSSに固定する方法について説明したが、Nチャンネル電界効果トランジスタN22のソースとドレインは第1の電源電位VSSと第3の電源電位VCCQ2とで切り替えられるようにしてもよい。この時、Nチャンネル電界効果トランジスタN22のソースとドレインが第3の電源電位VCCQ2に切り替えられると、Nチャンネル電界効果トランジスタN22にチャネルが形成されないようになり、Nチャンネル電界効果トランジスタN22が容量として作用しないようにすることができる。このため、レベルシフト部F12の出力側の容量を変化させることができ、容量素子C4による遅延量を調整することができる。なお、レベルシフト部F12の出力側の容量をより精密に変化させることができるようにするため、容量素子C3、C4をそれぞれ複数並列接続するようにし、それらの容量素子C3、C4の電源が切り替えられるようにしてもよい。また、上述した実施形態では、容量素子C3、C4としてPチャンネル電界効果トランジスタP22およびNチャンネル電界効果トランジスタN22を用いる方法について説明したが、金属電極間に誘電体が挟まれたコンデンサを用いるようにしてもよい。第5実施形態図10は、第5実施形態に係るレベルシフト回路の概略構成を示す回路図である。図10において、このレベルシフト回路にはレベルシフト部F21、F22が設けられ、レベルシフト部F21の後段にはレベルシフト部F22が接続されている。レベルシフト部F21、F22の前段にはインバータM12が接続され、インバータM12の前段にはインバータM11が接続され、レベルシフト部F22の後段にはインバータM13が接続されている。ここで、レベルシフト部F21には、図2のレベルシフト部F11にPチャンネル電界効果トランジスタP31~P34が追加されている。レベルシフト部F22には、図2のレベルシフト部F12にPチャンネル電界効果トランジスタP35~P38が追加されている。Pチャンネル電界効果トランジスタP31、P33のソースは第2の電源電位VCCQ1に接続され、Pチャンネル電界効果トランジスタP31のドレインはPチャンネル電界効果トランジスタP32のソースに接続され、Pチャンネル電界効果トランジスタP32のドレインはNチャンネル電界効果トランジスタN11のドレインに接続されている。Pチャンネル電界効果トランジスタP33のドレインはPチャンネル電界効果トランジスタP34のソースに接続され、Pチャンネル電界効果トランジスタP34のドレインはNチャンネル電界効果トランジスタN12のドレインに接続されている。Pチャンネル電界効果トランジスタP32のゲートはPチャンネル電界効果トランジスタP13のゲートに接続され、Pチャンネル電界効果トランジスタP34のゲートはPチャンネル電界効果トランジスタP14のゲートに接続されている。Pチャンネル電界効果トランジスタP35、P37のソースは第3の電源電位VCCQ2に接続され、Pチャンネル電界効果トランジスタP35のドレインはPチャンネル電界効果トランジスタP36のソースに接続され、Pチャンネル電界効果トランジスタP36のドレインはNチャンネル電界効果トランジスタN15のドレインに接続されている。Pチャンネル電界効果トランジスタP37のドレインはPチャンネル電界効果トランジスタP38のソースに接続され、Pチャンネル電界効果トランジスタP38のドレインはNチャンネル電界効果トランジスタN16のドレインに接続されている。Pチャンネル電界効果トランジスタP36のゲートはPチャンネル電界効果トランジスタP17のゲートに接続され、Pチャンネル電界効果トランジスタP38のゲートはPチャンネル電界効果トランジスタP18のゲートに接続されている。ここで、Pチャンネル電界効果トランジスタP11、P13にてプルアップ素子PU1が構成され、Pチャンネル電界効果トランジスタP12、P14にてプルアップ素子PU2が構成され、Pチャンネル電界効果トランジスタP31、P32にてプルアップ素子PU3が構成され、Pチャンネル電界効果トランジスタP33、P34にてプルアップ素子PU4が構成されている。また、Nチャンネル電界効果トランジスタN11にてプルダウン素子PD1が構成され、Nチャンネル電界効果トランジスタN12にてプルダウン素子PD2が構成されている。そして、プルアップ素子PU1とプルダウン素子PD1は互いに直列に接続され、プルアップ素子PU2とプルダウン素子PD2は互いに直列に接続されている。プルアップ素子PU1、PU3は互いに並列に接続され、プルアップ素子PU2、PU4は互いに並列に接続されている。なお、プルアップ素子PU1~PU4は、出力電圧I2を第2の電源電位VCCQ1にプルアップすることができる。プルダウン素子PD1、PD2は、出力電圧I2を第1の電源電位VSSにプルダウンすることができる。また、Pチャンネル電界効果トランジスタP15、P17にてプルアップ素子PU5が構成され、Pチャンネル電界効果トランジスタP16、P18にてプルアップ素子PU6が構成され、Pチャンネル電界効果トランジスタP35、P36にてプルアップ素子PU7が構成され、Pチャンネル電界効果トランジスタP37、P38にてプルアップ素子PU8が構成されている。また、Nチャンネル電界効果トランジスタN15にてプルダウン素子PD5が構成され、Nチャンネル電界効果トランジスタN16にてプルダウン素子PD6が構成されている。そして、プルアップ素子PU5とプルダウン素子PD5は互いに直列に接続され、プルアップ素子PU6とプルダウン素子PD6は互いに直列に接続されている。プルアップ素子PU5、PU7は互いに並列に接続され、プルアップ素子PU6、PU8は互いに並列に接続されている。なお、プルアップ素子PU5~PU8は、出力電圧b2を第3の電源電位VCCQ2にプルアップすることができる。プルダウン素子PD5、PD6は、出力電圧b2を第1の電源電位VSSにプルダウンすることができる。そして、Pチャンネル電界効果トランジスタP31、P33、P35、P37のゲートには切替信号HVCCQが入力される。ここで、第2の電源電位VCCQ1および第3の電源電位VCCQ2が低い時に切替信号HVCCQをL、第2の電源電位VCCQ1および第3の電源電位VCCQ2が高い時に切替信号HVCCQをHにすることができる。そして、切替信号HVCCQがLの場合、Pチャンネル電界効果トランジスタP31、P33、P35、P37がオンすることで、プルアップ素子PU3、PU4、PU7、PU8が駆動され、レベルシフト部F21、F22のプルアップ能力が増大される。一方、切替信号HVCCQがHの場合、Pチャンネル電界効果トランジスタP31、P33、P35、P37がオフすることで、プルアップ素子PU3、PU4、PU7、PU8の駆動が停止され、レベルシフト部F21、F22のプルアップ能力が減少される。これにより、第2の電源電位VCCQ1および第3の電源電位VCCQ2が変化した場合においても、出力電圧I2、b2の立ち上がりの遅延時間の変動を抑制することができ、出力電圧OUTnのデューティ比のずれを低減することができる。なお、出力電圧OUTnのデューティ比のずれを低減するために、レベルシフト部F21の出力側に図6の容量素子C1、C2を接続するようにしてもよいし、レベルシフト部F22の出力側に図8の容量素子C3、C4を接続するようにしてもよい。第6実施形態図11は、第6実施形態に係るレベルシフト回路の概略構成を示す回路図である。図11において、このレベルシフト回路には、図10のレベルシフト回路に電源遮断素子W1が追加されている。この電源遮断素子W1には、Pチャンネル電界効果トランジスタP41が設けられている。ここで、Pチャンネル電界効果トランジスタP11、P12、P15、P16、P31、P33、P35、P37のソースは共通端子COMに接続されている。Pチャンネル電界効果トランジスタP41のドレインは共通端子COMに接続され、Pチャンネル電界効果トランジスタP41のソースは第5の電源電位VCCQに接続されている。Pチャンネル電界効果トランジスタP41のゲートにはパワーダウン信号PWNが入力される。そして、外部電源のパワーダウンが検知されると、パワーダウン信号PWNが立ち上がり、Pチャンネル電界効果トランジスタP41がオフする。なお、第4の電源電位VDDは外部電源から生成し、第5の電源電位VCCQは内部電源から生成することができる。このため、レベルシフト部F21、F22を第5の電源電位VCCQから切り離すことができ、外部電源のパワーダウン時にレベルシフト回路に貫通電流が流れるのを防止することができる。第7実施形態図12は、第7実施形態に係るレベルシフト回路の概略構成を示す回路図である。図12において、このレベルシフト回路にはレベルシフト部F31、F32が設けられ、レベルシフト部F31の後段にはレベルシフト部F32が接続されている。レベルシフト部F31、F32の前段にはインバータM12が接続され、インバータM12の前段にはインバータM11が接続され、レベルシフト部F32の後段にはインバータM13が接続されている。ここで、レベルシフト部F31は、第1の電源電位VSSと第2の電源電位VCCQ1との間で出力電圧をレベルシフトさせることができる。レベルシフト部F32は、第1の電源電位VSSと第3の電源電位VCCQ2との間で出力電圧をレベルシフトさせることができる。また、各レベルシフト部F31、F32は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部F31は、入力電圧IN、INnに基づいてレベルシフト動作を行うことができる。レベルシフト部F32は、レベルシフト部F31の入力電圧INとレベルシフト部F31の出力電圧I2を差動入力電圧としてレベルシフト動作を行うことができる。レベルシフト部F31には、Pチャンネル電界効果トランジスタP51、P52およびNチャンネル電界効果トランジスタN51、N52が設けられている。レベルシフト部F32には、Pチャンネル電界効果トランジスタP53、P54およびNチャンネル電界効果トランジスタN53、N54が設けられている。Pチャンネル電界効果トランジスタP51、P52のソースは第2の電源電位VCCQ1に接続され、Pチャンネル電界効果トランジスタP51のドレインはNチャンネル電界効果トランジスタN51のドレインに接続されている。Pチャンネル電界効果トランジスタP52のドレインはNチャンネル電界効果トランジスタN52のドレインに接続され、Nチャンネル電界効果トランジスタN51、N52のソースは第1の電源電位VSSに接続されている。Nチャンネル電界効果トランジスタN51のゲートは、Pチャンネル電界効果トランジスタP2のドレインに接続され、Nチャンネル電界効果トランジスタN52のゲートは、Pチャンネル電界効果トランジスタP1のドレインに接続されている。Pチャンネル電界効果トランジスタP51のゲートはPチャンネル電界効果トランジスタP52のドレインに接続され、Pチャンネル電界効果トランジスタP52のゲートはPチャンネル電界効果トランジスタP51のドレインに接続されている。Pチャンネル電界効果トランジスタP53、P54のソースは第3の電源電位VCCQ2に接続され、Pチャンネル電界効果トランジスタP53のドレインはNチャンネル電界効果トランジスタN53のドレインに接続されている。Pチャンネル電界効果トランジスタP54のドレインはNチャンネル電界効果トランジスタN54のドレインに接続され、Nチャンネル電界効果トランジスタN53、N54のソースは第1の電源電位VSSに接続されている。Nチャンネル電界効果トランジスタN53のゲートは、Pチャンネル電界効果トランジスタP51のドレインに接続され、Nチャンネル電界効果トランジスタN54のゲートは、Pチャンネル電界効果トランジスタP2のドレインに接続されている。Pチャンネル電界効果トランジスタP53のゲートはPチャンネル電界効果トランジスタP54のドレインに接続され、Pチャンネル電界効果トランジスタP54のゲートはPチャンネル電界効果トランジスタP53のドレインに接続されている。そして、インバータM11に入力電圧INPUTが入力されると、インバータM11にて入力電圧INPUTが反転されることで入力電圧INnが生成され、インバータM12およびレベルシフト部F31に出力される。そして、インバータM12に入力電圧INnが入力されると、インバータM12にて入力電圧INnが反転されることで入力電圧INが生成され、レベルシフト部F31に出力される。そして、レベルシフト部F31において、入力電圧INn、INを差動入力電圧としてレベルシフト動作が行われることで、振幅がVCCQ1の出力電圧I2が生成され、レベルシフト部F32に入力される。そして、レベルシフト部F32において、レベルシフト部F31の入力電圧INとレベルシフト部F31の出力電圧I2を差動入力電圧としてレベルシフト動作が行われることで、振幅がVCCQ2の出力電圧b2が生成され、インバータM13に入力される。そして、インバータM13において、レベルシフト部F32からの出力電圧b2が反転されることで、インバータM13から出力電圧OUTnが出力される。これにより、前段のレベルシフト部F31の出力電圧I2の立ち下がりの遅延時間を後段のレベルシフト部F32の出力電圧b2の立ち上がりの遅延時間で補償し、前段のレベルシフト部F31の出力電圧I2の立ち上がりの遅延時間を後段のレベルシフト部F32の出力電圧b2の立ち下がりの遅延時間で補償することができる。この結果、入力電圧INPUTに対する出力電圧I2のデューティ比のずれに比べて、入力電圧INPUTに対する出力電圧OUTnのデューティ比のずれを小さくすることができ、動作マージンの減少を抑制することができる。第8実施形態図13は、第8実施形態に係るレベルシフト回路においてインバータM11の入力電圧INPUTが立ち下がった時の各ノードの遅延を示す回路図である。なお、図13の例では、トランジスタ1段分の遅延時間を1として各ノードの遅延時間をレベルとともに示した。図13において、このレベルシフト回路では、図2のレベルシフト部F11、F12の代わりにレベルシフト部F11 ́、F12 ́が設けられている。ここで、レベルシフト部F11 ́、F12 ́は、第1の電源電位VSSと第5の電源電位VCCQとの間で出力電圧をレベルシフトさせることができる。また、各レベルシフト部F11 ́、F12 ́は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部F11 ́は、入力電圧IN、INnに基づいてレベルシフト動作を行うことができる。レベルシフト部F12 ́は、レベルシフト部F11の出力電圧I2、I2nを差動入力電圧としてレベルシフト動作を行うことができる。ここで、図2のレベルシフト部F11のPチャンネル電界効果トランジスタP11、P12のソースが第2の電源電位VCCQ1に接続されているのに対し、図13のレベルシフト部F11 ́のPチャンネル電界効果トランジスタP11、P12のソースが第5の電源電位VCCQに接続されている。それ以外の図13のレベルシフト部F11 ́の構成は、図2のレベルシフト部F11と同様である。また、図2のレベルシフト部F12のPチャンネル電界効果トランジスタP15、P16のソースが第3の電源電位VCCQ2に接続されているのに対し、図13のレベルシフト部F12 ́のPチャンネル電界効果トランジスタP15、P16のソースが第5の電源電位VCCQに接続されている。また、図2のレベルシフト部F12のPチャンネル電界効果トランジスタP16のゲートおよびNチャンネル電界効果トランジスタN16のゲートがPチャンネル電界効果トランジスタP2のドレインに接続されているのに対し、図13のレベルシフト部F12 ́のPチャンネル電界効果トランジスタP16のゲートおよびNチャンネル電界効果トランジスタN16のゲートがPチャンネル電界効果トランジスタP14のドレインに接続されている。それ以外の図13のレベルシフト部F12 ́の構成は、図2のレベルシフト部F12と同様である。そして、入力電圧INPUTがLで遅延時間が1の場合、インバータM11のトランジスタ1段分だけ遅れて入力電圧INnが立ち上がるため、入力電圧INnはHで遅延時間が2になる。入力電圧INnがHになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP14のドレイン電位が立ち下がるため、Pチャンネル電界効果トランジスタP14のドレイン電位はLで遅延時間が3になり、Pチャンネル電界効果トランジスタP13がオンする。また、入力電圧INnがHになると、インバータM12のトランジスタ1段分だけ遅れて入力電圧INが立ち下がるため、入力電圧INはLで遅延時間が3になる。入力電圧INがLになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP11のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP11のドレイン電位はHで遅延時間が4になる。Pチャンネル電界効果トランジスタP13がオンしている時に、Pチャンネル電界効果トランジスタP11のドレイン電位がHになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れて出力電圧I2が立ち上がるため、出力電圧I2はHで遅延時間が5になる。出力電圧I2がHになると、レベルシフト部F12 ́のトランジスタ1段分だけ遅れて出力電圧b2が立ち下がるため、出力電圧b2はLで遅延時間が6になる。出力電圧b2がLになると、インバータM13のトランジスタ1段分だけ遅れて出力電圧OUTnが立ち上がるため、出力電圧OUTnはHで遅延時間が7になる。すなわち、この場合は、レベルシフト部F12 ́のPチャンネル電界効果トランジスタP15がオフ、Nチャンネル電界効果トランジスタN15がオンすることで出力電圧b2のレベルが決まる。このため、レベルシフト部F12 ́のPチャンネル電界効果トランジスタP16およびNチャンネル電界効果トランジスタN16の状態は関係なくなり、図13のレベルシフト回路では、図2のレベルシフト回路と比べてPチャンネル電界効果トランジスタP16のゲートおよびNチャンネル電界効果トランジスタN16のゲートの接続先が異なる場合においても、図2のレベルシフト回路と同様に動作する。図14は、図13のレベルシフト回路においてインバータM11の入力電圧INPUTが立ち上がった時の各ノードの遅延を示す回路図である。なお、図14の例では、トランジスタ1段分の遅延時間を1として各ノードの遅延時間をレベルとともに示した。図14において、入力電圧INPUTがHで遅延時間が1の場合、インバータM11のトランジスタ1段分だけ遅れて入力電圧INnが立ち下がるため、入力電圧INnはLで遅延時間が2になる。入力電圧INnがLになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP12のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP12のドレイン電位はHで遅延時間が3になる。また、入力電圧INnがLになると、インバータM12のトランジスタ1段分だけ遅れて入力電圧INが立ち上がるため、入力電圧INはHで遅延時間が3になる。入力電圧INがHになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れて出力電圧I2が立ち下がるため、出力電圧I2はLで遅延時間が4になる。Pチャンネル電界効果トランジスタP12のドレイン電位がHの時に、出力電圧I2がLになると、レベルシフト部F11 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP14のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP14のドレイン電位はHで遅延時間が5になる。また、出力電圧I2がLになると、レベルシフト部F12 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP15のドレイン電位が立ち上がるため、Pチャンネル電界効果トランジスタP15のドレイン電位はHで遅延時間が5になる。そして、Pチャンネル電界効果トランジスタP14のドレイン電位がHになると、レベルシフト部F12 ́のトランジスタ1段分だけ遅れてPチャンネル電界効果トランジスタP18のドレイン電位が立ち下がるため、Pチャンネル電界効果トランジスタP18のドレイン電位はLで遅延時間が6になり、Pチャンネル電界効果トランジスタP17がオンする。そして、Pチャンネル電界効果トランジスタP15のドレイン電位がHの時に、Pチャンネル電界効果トランジスタP17がオンすると、レベルシフト部F12 ́のトランジスタ1段分だけ遅れて出力電圧b2が立ち上がるため、出力電圧b2はHで遅延時間が7になる。出力電圧b2がHになると、インバータM13のトランジスタ1段分だけ遅れて出力電圧OUTnが立ち下がるため、出力電圧OUTnはLで遅延時間が8になる。このため、このレベルシフト回路では、入力電圧INPUTが立ち上がってから出力電圧OUTnが立ち下がるまでのタイミングは、入力電圧INPUTが立ち下がってから出力電圧OUTnが立ち上がるまでのタイミングに比べてトランジスタ1段分の遅延時間だけ遅れる。ここで、レベルシフト量が互いに等しいレベルシフト部F11 ́、F12 ́を直列に接続することにより、前段のレベルシフト部F11 ́の出力電圧I2の立ち下がりの遅延時間を後段のレベルシフト部F12 ́の出力電圧b2の立ち上がりの遅延時間で補償し、前段のレベルシフト部F11 ́の出力電圧I2の立ち上がりの遅延時間を後段のレベルシフト部F12 ́の出力電圧b2の立ち下がりの遅延時間で補償することができる。このため、各レベルシフト部F11 ́、F12 ́の出力電圧I2、b2の立ち上がりの遅延時間と出力電圧I2、b2の立ち下がりの遅延時間とが互いに異なる場合においても、入力電圧INPUTに対する出力電圧OUTnのデューティ比のずれを低減することができ、動作マージンの減少を抑制することができる。第9実施形態図15は、第9実施形態に係るレベルシフト回路が適用される半導体装置の概略構成を示すブロック図である。図15において、半導体チップ21には、入力バッファ22、内部回路23および出力バッファ24が形成されている。なお、内部回路23は、論理回路でもよいし、メモリでもよいし、プロセッサでもよいし、ASICでもよい。そして、内部回路23の前段には入力バッファ22が接続され、内部回路23の後段には出力バッファ24が接続されている。入力バッファ22には、インバータM21、M22およびレベルシフト回路FS1が設けられ、出力バッファ24には、インバータM23、M24およびレベルシフト回路FS2が設けられている。なお、これらのレベルシフト回路FS1、FS2は、図1、図2、図6、図8および図10~図13の構成のうちのいずれの構成であってもよい。レベルシフト回路FS1の前段にはインバータM21が接続され、レベルシフト回路FS1の後段にはインバータM22が接続され、インバータM21の入力にはパッド電極PDIが接続され、インバータM22の出力には内部回路23が接続されている。レベルシフト回路FS2の前段にはインバータM23が接続され、レベルシフト回路FS2の後段にはインバータM24が接続され、インバータM23の入力には内部回路23が接続され、インバータM24の出力にはパッド電極PDOが接続されている。そして、振幅がVCCQの入力電圧がパッド電極PDIに入力されると、その入力電圧がインバータM21にて反転された後、レベルシフト回路FS1に入力される。そして、レベルシフト回路FS1において、振幅がVCCQの入力電圧が振幅がVDDの出力電圧にレベルシフトされ、その出力電圧がインバータM22にて反転された後、内部回路23に入力される。そして、内部回路23から振幅がVDDの出力電圧が出力されると、その出力電圧がインバータM23にて反転された後、レベルシフト回路FS2に入力される。そして、レベルシフト回路FS2において、振幅がVDDの出力電圧が振幅がVCCQの出力電圧にレベルシフトされ、その出力電圧がインバータM24にて反転された後、パッド電極PDOを介して出力される。ここで、VCCQ>VDDとすると、内部回路23は外部電源電圧よりも低い内部電圧で動作することができ、消費電力を低減することができる。一方、VCCQ<VDDとすると、内部回路23は外部電源電圧よりも高い内部電圧で動作することができ、高速化を図ることができる。また、レベルシフト回路FS1、FS2は、図1、図2、図6、図8および図10~図13の構成のうちのいずれかを選択することにより、出力電圧のデューティ比のずれを低減することができ、内部回路23の動作マージン減少を抑制することができる。第10実施形態図16aは、第10実施形態に係るレベルシフト回路が適用される半導体記憶装置の概略構成を示すブロック図、図16bは、16aのNANDメモリ3-1の概略構成を示す斜視図、図16cは、16bのNANDメモリ3-1の半導体チップCP1の概略構成を示す斜視図である。図16a~図16cにおいて、半導体記憶装置には、nnは2以上の整数個のNANDメモリ3-1~3-nが設けられるとともに、NANDメモリ3-1~3-nのドライブ制御を行うコントローラ1が設けられている。なお、NANDメモリ3-1~3-nのドライブ制御としては、例えば、NANDメモリ3-1~3-nの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。NANDメモリ3-1~3-nはチャネル2を介して互いに並列にコントローラ1に接続されている。ここで、例えば、NANDメモリ3-1には、mmは2以上の整数個の半導体チップCP1~CPmが設けられ、各半導体チップCP1~CPmには、NANDフラッシュメモリ13が搭載されるとともに、NANDフラッシュメモリ13にそれぞれ接続されたパッド電極PD1~PDmがそれぞれ形成されている。なお、NANDフラッシュメモリ13には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。各半導体チップCP1~CPmには、入力バッファ11、出力バッファ12およびプログラマブルROM14が設けられている。入力バッファ11は、コントローラ1から送られた書き込みデータやアドレスなどの制御信号をNANDフラッシュメモリ13などに受け渡すことができる。出力バッファ12は、NANDフラッシュメモリ13などから読み出された読み出しデータをコントローラ1に受け渡すことができる。なお、入力バッファ11は、図15の入力バッファ22を用いることができる。出力バッファ12は、図15の入力バッファ24を用いることができる。この場合、NANDフラッシュメモリ13の電源電圧はVDD、コントローラ1の電源電圧はVCCQに設定することができる。プログラマブルROM14は、入力バッファ11、出力バッファ12およびNANDフラッシュメモリ13の動作に関係する各種のパラメータを記憶することができる。例えば、入力バッファ11および出力バッファ12のレベルシフト回路として図6の構成を用いた場合、Pチャンネル電界効果トランジスタP21のソースとドレインを第1の電源電位VSSと第2の電源電位VCCQ1とで切り替えるパラメータを記憶するようにしてもよいし、Nチャンネル電界効果トランジスタN21のソースとドレインを第1の電源電位VSSと第2の電源電位VCCQ1とで切り替えるパラメータを記憶するようにしてもよい。そして、m個の半導体チップCP1~CPmは、1個の半導体パッケージPK1上に実装され、この半導体パッケージPK1の外部端子TMは、m個の半導体チップCP1~CPmのパッド電極PD1~PDmにて共有されている。なお、半導体チップCP1~CPmを半導体パッケージPK1上に実装する方法としては、半導体チップCP1~CPmを積層させる方法でもよいし、半導体チップCP1~CPmを同一平面上に配列する方法でもよい。また、半導体チップCP1~CPmは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、m個のパッド電極PD1~PDmにて1個の外部端子TMを共有させる方法としては、m個のパッド電極PD1~PDmと1個の外部端子TMとをボンディングワイヤBWにて接続することができる。あるいは、半導体チップCP1~CPmをフリップ実装し、パッド電極PD1~PDmに形成されたバンプ電極を介してパッド電極PD1~PDmと外部端子TMとを互いに接続するようにしてもよい。あるいは、半導体チップCP1~CPmに貫通電極を形成し、この貫通電極を介してパッド電極PD1~PDmと外部端子TMとを互いに接続するようにしてもよい。なお、NANDメモリ3-1以外のNANDメモリ3-2~3-nについても同様である。また、この半導体記憶装置は、メモリカードやSSDなどのストレージデバイスとして用いることができる。図17は、図16aのNANDメモリ3-1の概略構成の一例を示す斜視図である。なお、図17の例では、m=4の場合を例にとった。図17において、半導体チップCP1~CP4には、パッド電極PD1~PD4がそれぞれ形成されている。なお、パッド電極PD1~PD4は、例えば、アドレス端子、リード/ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージPK1には、外部端子TM1~TM17が形成されている。そして、4個分の半導体チップCP1~CP4を積層させて半導体パッケージPK1上に実装する場合、パッド電極PD1~PD4が露出するように半導体チップCP1~CP4をずらして積層させることができる。そして、ボンディングワイヤBWを介して、例えば、パッド電極PD1~PD4を外部端子TM1に共通に接続することで、4個分の半導体チップCP1~CP4のパッド電極PD1~PD4にて1個の外部端子TM1を共有させることができる。第11実施形態図18は、第11実施形態に係るレベルシフト回路が適用される半導体記憶装置のトグルモードの動作を示すタイミングチャートである。図18において、図16のコントローラ1からは、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、クロック信号CLK、リード/ライト信号W/Rn、データストローブ信号DQSおよびデータDQ[7:0]が出力される。なお、データストローブ信号DQSはデータDQ[7:0]を取り込むタイミングを指示することができ、データストローブ信号DQSおよびデータDQ[7:0]のタイミングはクロック信号CLKを基準として設定される。また、図16のコントローラでは、コマンドおよびアドレスはデータDQ[7:0]として出力され、コマンドラッチイネーブル信号CLEがアクティブの時にデータDQ[7:0]がコマンドと見なされ、アドレスラッチイネーブル信号ALEがアクティブの時にデータDQ[7:0]がアドレスと見なされる。そして、トグルモードでは、コマンドラッチイネーブル信号CLEおよびアドレスラッチイネーブル信号ALEが非アクティブの時に、データストローブ信号DQSの立ち上がりおよび立ち下がりの両方でデータDQ[7:0]が取り込まれる。なお、tCHはCE_nholdtime、tWHRはCommand,address,ordatainputcycletodataoutputcycle、tCALSはW/R_n,CLEandALEsetuptime、tHPはHalf-clockperiod、tDQSDはW/R_nlowtoDQS/DQdrivenbydevice、tDQSCKはAccesswindowofDQSfromCLK、tDQSHZはW/R_nhightoDQS/DQtri-statebydevice、tACはAccesswindowofDQ[7:0]fromCLK、tDVWはOutputdatavalidwindow、tDQSQはDQS-DQskew,DQStolastDQvalid,peraccess、tQHはDQ-DQShold,DQStofirstDQtogonon-valid,peraccessである。ここで、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、クロック信号CLK、リード/ライト信号W/Rn、データストローブ信号DQSおよびデータDQ[7:0]は、図16のコントローラ1では振幅がVCCQに設定される。そして、コントローラ1からの信号は、入力バッファ11のレベルシフト回路にて振幅がVDDにレベルシフトされ、NANDフラッシュメモリ13に入力される。この時、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、クロック信号CLK、リード/ライト信号W/Rn、データストローブ信号DQSおよびデータDQ[7:0]は、図16のNANDフラッシュメモリ13では振幅がVDDに設定される。そして、NANDフラッシュメモリ13からの信号は、出力バッファ12のレベルシフト回路にて振幅がVCCQにレベルシフトされ、コントローラ1に入力される。ここで、入力バッファ11および出力バッファ12のレベルシフト回路は、図1、図2、図6、図8および図10~図13の構成のうちのいずれかを選択することにより、出力電圧のデューティ比のずれを低減することができる。このため、レベルシフト動作時にtDVWのずれを低減することができ、動作マージン減少を抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"