"送信機において回路素子の利得を調節する方法であって、前記回路素子の利得設定値を含む利得制御信号を受信することと、前記利得制御信号の前記利得設定値の変化に対応するオーバードライブパルスを生成することと、前記オーバードライブパルスと前記利得設定値とを加算して、調節された制御信号を生成することと、前記調節された制御信号をフィルタし、フィルタされた制御信号を生成することと、前記フィルタされた制御信号にしたがって前記回路素子の前記利得を調節することとを含む方法。前記調節された制御信号をパルス変調器で変調して、変調器信号を生成し、前記変調器信号をフィルタして、前記フィルタされた制御信号を生成することをさらに含む請求項1記載の方法。前記パルス変調器がシグマ-デルタ変調器である請求項1記載の方法。前記オーバードライブパルスが、前記利得設定値の変化の大きさに関係する振幅をもつ請求項1記載の方法。前記オーバードライブパルスが、プログラム可能な継続期間をもつ請求項1記載の方法。前記フィルタリングが、1よりも大きい次数をもつローパスフィルタによって行われる請求項1記載の方法。前記回路素子が可変利得増幅器である請求項1記載の方法。第1の利得素子および第2の利得素子をもつ送信機において信号利得を調節する方法であって、前記第1の利得素子は第1の更新クロックに応答し、前記第2の利得素子は第2の更新クロックに応答し、前記第1および第2の更新クロックは非同期であって、前記第1の利得素子の第1の利得伝達特性を判断することと、前記第2の利得素子の第2の利得伝達特性を判断することと、前記第1の利得素子の第1の利得設定値と前記第2の利得素子の第2の利得設定値とを受信することと、前記第1の利得設定値に基づく特定の利得オフセット値で前記第2の利得設定値を調節することと、前記調節された第2の利得設定値に対応する線形化された利得設定値を判断することと、前記第1の利得設定素子の利得を前記第1の利得設定値で調節することと、前記第2の利得設定値の利得を前記線形化された利得設定値で調節することとを含む方法。第1の更新時間において前記第1の利得素子の前記利得を調節することと、前記第1の利得設定値の変化を検出することと、変化が検出されたときは、前記第1の更新時間において前記第2の利得素子の前記利得を調節することとをさらに含む請求項8記載の方法。前記第1および第2の利得伝達特性に基づいて利得補償表を生成することをさらに含み、前記調節された第2の利得設定値に対応する前記線形化された利得設定値を前記利得補償表から検索することによって、前記線形化された利得設定値を前記判断する請求項8記載の方法。第1の利得素子と第2の利得素子とをもつ送信機において信号利得を調節する方法であって、前記第1の利得素子が第1の更新クロックに応答し、前記第2の利得素子が第2の更新クロックに応答し、前記第2の更新クロックが前記第1の更新クロックよりも高速で、前記第1および第2の更新クロックは同期していて、前記第1の利得素子の第1の利得設定値と、前記第2の利得素子の第2の利得設定値とを受信することと、前記第1の利得設定値を表わす第1の利得制御信号を生成することと、前記第2の利得設定値を表わす第2の利得制御信号を生成することと、前記第1の利得制御値を前記第1の更新クロックと合わせることと、前記第1の利得素子の利得設定値の変化を検出することと、利得設定値の変化が検出されたときは、前記第2の制御信号を前記第1の更新クロックと合わせることと、利得設定値の変化が検出されないときは、前記第2の制御信号を前記第2の更新クロックと合わせることと、前記第1の利得素子の利得を前記合わした第1の利得制御信号で調節することと、前記第2の利得素子の利得を前記合わした第2の利得制御信号で調節することとを含む方法。前記第2の利得設定値を、前記第1の利得設定値に基づく特定の利得オフセット値で調節することをさらに含み、前記第2の利得制御信号が、前記調節された第2の利得設定値を表わしている請求項11記載の方法。送信機からの出力電力レベルの線形調節を行う方法であって、前記送信機は、複数の個別の利得設定をもつ素子と可変利得設定をもつ素子とを含み、前記複数の個別の利得設定の各々について、前記送信機の利得伝達関数を判断することと、前記複数の個別の利得設定の各々について、前記判断された利得伝達関数に基づいて利得補償表を生成することと、前記複数の個別の利得設定をもつ素子の第1の利得設定値を受信し、前記第1の利得設定値が前記複数の個別の利得設定の1つを識別することと、前記可変利得設定をもつ素子の第2の利得設定値を受信することと、前記第1の利得設定値によって識別されている個別の利得設定に対応する補償された利得設定値を前記利得補償表から検索することと、前記複数の個別の利得設定をもつ前記素子の利得を前記第1の利得設定値で調節することと、前記可変利得設定をもつ前記素子の利得を前記補償された利得設定値で調節することとを含む方法。前記利得伝達関数を判断することが、前記複数の個別の利得設定をもつ前記素子を特定の利得設定に設定することと、前記可変利得設定をもつ前記素子の利得範囲でステップすることと、前記送信機から出力電力レベルを検出することと、前記設定を繰返し、前記複数の個別の利得設定の各々をステップし、検出することとを含む請求項13記載の方法。前記利得補償表が、ルックアップ表内に記憶されている請求項13記載の方法。前記第2の利得設定値が、前記送信機から前記出力電力レベルを特定量だけ増加または減少するコマンドを含む請求項13記載の方法。前記複数の個別の利得設定の各々が、前記送信機からの特定の範囲の出力電力レベルと関係している請求項13記載の方法。前記複数の個別の利得設定に関係する前記特定の範囲の出力電力レベルがオーバーラップして、ヒステリシスを生成する請求項17記載の方法。各個別の利得設定に関係する各特定の範囲の出力電力レベルが、要求されている出力電力の全ダイナミックレンジをカバーするように拡張される請求項17記載の方法。信号送信中の送信機の出力電力における過渡電流を制御する方法であって、前記送信機が、第1の時間応答をもつ第1の素子および第2の時間応答をもつ第2の素子を含み、前記第1の時間応答は前記第2の時間応答よりも高速であり、前記第1の素子の利得を調節する第1のコマンドを受信することと、前記第2の素子の利得を調節する第2のコマンドを受信することと、前記第1のコマンドを特定の時間期間だけ遅延させることと、前記第2のコマンドにしたがって前記第2の利得素子の前記利得を調節することと、前記遅延した第1のコマンドにしたがって前記第1の利得素子の前記利得を調節することとを含む方法。前記第1のコマンドが、前記第1の素子の前記利得の増加を命令し、前記第2のコマンドが、前記第2の素子の前記利得の低減を命令する請求項20記載の方法。前記第1の素子が、前記送信機内の電力増幅器または電力増幅器ドライバである請求項20記載の方法。前記第2の素子が、前記送信機内の可変利得素子である請求項20記載の方法。前記第1および第2の素子の利得の調節によって前記送信機の出力電力レベルの増加を低減するように、前記特定の時間期間を選択する請求項20記載の方法。前記第1のコマンドが、前記第1の素子の前記利得の増加を命令するとき、前記遅延が行われる請求項20記載の方法。前記特定の時間期間が、入力制御値によってプログラム可能である請求項20記載の方法。信号送信中の送信機内の電力増幅器を制御する方法であって、要求されている出力伝送電力レベルを判断することと、前記要求されている出力伝送電力レベルが特定の閾値よりも低いときは、前記電力増幅器をバイパスすることと、前記要求されている出力伝送電力レベルが前記特定の閾値を越えるときは、少なくとも特定のウオームアップ期間の間、前記電力増幅器の電源を投入し、かつ、前記電力増幅器を選択することとを含む方法。前記要求されている出力伝送電力レベルが特定の閾値よりも低いときは、前記電力増幅器の電源を切断することをさらに含む請求項27記載の方法。送られたコード符号の範囲に対応するときに、前記電力増幅器の前記選択が行われる請求項27記載の方法。送られたコード符号の範囲に対応するときに、前記電力増幅器の前記バイパスが行われる請求項27記載の方法。信号送信中の送信機の電力増幅器を制御する方法であって、要求されている出力伝送電力レベルを判断することと、前記要求されている出力伝送電力レベルに部分的に基づいて要求されている前記電力増幅器を判断することと、前記要求されている電力増幅器の利得が特定の閾値よりも低いときは、前記電力増幅器をバイパスするか、または電源を切断することと、前記要求されている電力増幅器の利得が特定の閾値を越えるときは、少なくとも特定のウオームアップ期間の間、前記電力増幅器の電源を投入し、かつ、前記電力増幅器を選択することとを含む方法。送られたコード符号の範囲に対応するときに、前記電力増幅器の前記選択が行われる請求項31記載の方法。データが送られない期間を分散させているデータ伝送期間が含まれている信号送信中に、伝送信号路内の回路素子を非活動にする方法であって、前記伝送信号路からデータ伝送が存在するか、または存在しないかを判断することと、データ伝送が存在しないときは、前記伝送信号路内の前記素子の電源を切断することと、データ伝送が存在するときは、データ伝送前の、少なくとも特定のウオームアップ期間の間、前記伝送信号路内の前記素子の電源を投入することを含む方法。伝送信号路内の前記素子が、前記伝送信号路内の可変利得素子およびミクサーを含む請求項31記載の方法。特定の時間間隔の間に、データ伝送が存在するか、または存在しないかが定められる請求項31記載の方法。通信システム内の送信機であって、入力信号を受信するように構成されていて、かつ特定の利得範囲をカバーする可変利得をもつ可変利得素子と、前記可変利得素子に接続された電力増幅器部であって、複数の個別の利得設定をもち、前記複数の個別の利得設定の1つがバイパス設定である前記電力増幅器部とを含み、前記可変利得素子の前記特定の利得範囲が、前記送信機によって用意されている全ダイナミックレンジよりも小さい送信機。前記電力増幅器部が、電力増幅器と、第1の組のスイッチを介して、前記電力増幅器と並列接続されているバイパス経路とを含む請求項36記載の送信機。前記電力増幅器部がさらに、第2の組のスイッチを介して前記電力増幅器と並列接続されている減衰器を含む請求項37記載の送信機。前記電力増幅器部がさらに、前記電力増幅器と直列接続されているドライバを含む請求項37記載の送信機。前記可変利得素子が可変利得増幅器である請求項36記載の送信機。前記送信機からの要求されている出力電力レベルが特定の閾値よりも低いときは、前記電力増幅器部が前記バイパス設定にされる請求項36記載の送信機。前記電力増幅器が、前記バイパス設定にされているときは、電源を切断される請求項41記載の送信機。前記送信機が送信をしていないときは、前記可変利得素子および電力増幅器部の電源が切られる請求項36記載の送信機。前記電力増幅器部が、第1の更新レートをもつ第1の組の少なくとも1つの制御信号によって制御され、前記可変利得素子が、第2の更新レートをもつ第2の制御信号によって制御される請求項36記載の送信機。前記第2の制御信号が、範囲制御回路によって供給される制御信号に部分的に基づく特定の利得のオフセットに対して調節される請求項44記載の送信機。前記第2の更新レートが、前記第1の更新レートよりも高速である請求項44記載の送信機。前記第1の更新レートが第1の更新クロックによって判断され、前記第2の更新レートが第2の更新クロックによって判断され、前記第1の組の制御信号が前記第1の更新クロックと合わせ、前記第2の制御信号が前記第2の更新クロックと合わせる請求項44記載の送信機。前記第2の制御信号が、前記電力増幅器部において利得設定の変化が検出されないときは、前記第2の更新クロックと合わせ、前記電力増幅器部において利得設定の変化が検出されたときは、前記第1の更新クロックと合わせる請求項47記載の送信機。前記電力増幅器部において利得設定の増加が検出されるときは、前記電力増幅器部への前記第1の組の制御信号が遅延される請求項47記載の送信機。前記可変利得素子および前記利得増幅器部分に接続され、制御信号を供給する制御装置をさらに含む請求項36記載の送信機。前記制御装置が、前記複数の利得補償表を実行する利得補償回路を含み、各利得補償表は、複数の個別の利得設定の各々に関する請求項50記載の送信機。前記制御装置が、前記利得補償回路に接続されたインターフェイス回路をさらに含む請求項50記載の送信機。前記インターフェイス回路が、入力信号を受信し、調節された信号を生成する時間応答調節回路であって、前記調節された信号が前記入力信号の検出された変化に対応するオーバードライブパルスを含んでいる時間応答調節回路を含む請求項52記載の送信機。前記インターフェイス回路が、前記時間応答調節回路に接続された変調器であって、前記調節された信号を受信し、変調器信号を生成する変調器をさらに含む請求項53記載の送信機。送信機のアーキテクチャ図1は、通信システムの送信機100の実施形態のブロック図を示している。図1に示した送信機は、セルラ電話、高精細度テレビジョンhighdefinitiontelevisionHDTV、ケーブルテレビジョン、およびその他を含む種々の応用に使用することができる。伝送路内では、中間周波数intermediatefrequencyIF信号は、可変利得増幅器variablegainamplifierVGA120によって増幅され、ローカルオシレータlocaloscillatorLO124からの正弦波でミクサー122によって無線周波数radiofrequencyRFへアップコンバートされ、ドライバ126によって増幅され、アンテナ130をドライブする電力増幅器poweramplifierPA128によって緩衝される。ドライバ126および電力増幅器128は、要求される線形性に依存して、制御信号PAR1によって制御されるスイッチ132を介して、高電源VDDhighまたは低電源VDDlowの何れかに接続される。送信機100の送信連鎖transmitchainには、伝送信号路内の素子すなわち、ミクサー122からアンテナ130を含むが、ローカルオシレータ124のような支援回路は含まない。送信連鎖には、ミクサー122、ドライバ124、およびPA128を含む。図1に示した実施形態では、PA128は、制御信号PAONによってイネーブルされるときに固定利得例えば、29デシベルを供給し、ドライバ126は、制御信号PAR0の状態に依存して、第1の利得および第2の利得例えば、それぞれ、26デシベルまたは-2デシベルを供給する。VGA120は、システムの仕様によって要求されているダイナミックレンジ例えば、85デシベルをカバーしている適切な利得制御を供給する。制御装置140は、PA128を活動状態にし、ドライバ126の利得を設定し、PA128およびドライバ126のバイアシングを制御して、VGA120の利得を設定する。送信機100は、種々のシステムの仕様を満たすことが要求されている。CDMAの応用では、送信機は特定量までの非線形性で動作し、かつ特定のダイナミックレンジを与えることが要求されている。高伝送電力レベルのドライバ126およびPA128へ高電源VDDhighを与え、かつドライバ126に対して適切な利得例えば、高利得を選択することによって、非線形性は部分的に低減される。ドライバ126は2つの利得設定の一方で動作できるが、要求されているダイナミックレンジはVGA120によって与えられ、その理由については別途記載する。図1に示した送信機のアーキテクチャにおいて、ドライバ126およびPA128は、1つの更新レートをもつ機構によって制御され、VGA120は第2の更新レートをもつ別の機構によって制御される。通常は、ドライバ126の低利得状態は、高電力ドライバの段stageをバイパスするか、または電力を切ることによって実現される。ドライバ126が利得状態を変更すると、利得のグリッチおよび望ましくなく予測できない位相ずれがしばしば発生する。これらの悪影響はシステムの性能を劣化する。その結果、ドライバ126の利得は低速でスイッチされ、劣化影響を軽減する。対照的に、VGA120の利得制御機構は、通常はドライバ126よりも高速の更新速度をもつ。動作状態の迅速な変化に応答して伝送信号路の利得を素早く調節するために、より高速の更新レートが使用される。CDMA通信システムでは、ドライバ-PA制御機構の更新クロックとVGA制御機構の更新クロックとは、周波数はロックされるが、位相はロックできないまたは通常はロックされない。これらの更新クロックは、本質的に、非同期とみることができる。別途記載するシステム設計の問題のために、ドライバ-PA制御機構の更新クロックは、送信機例えば、加入者ユニットが位置するユニットの変調器から求められ、VGA制御機構の更新クロックは復調器から求められる。ドライバ126およびPA128を制御する機構は、通常は、VGA120を制御する機構の応答時間よりも高速の応答時間をもつ。図1に示したように、ドライバ126およびPA128の制御信号PAR0およびPAR1は、ディジタル形式であって、比較的に迅速な遷移時間をもつ。対照的に、VGA120の制御信号VGAGAINは、特定の時間応答τ1をもつローパスフィルタ142によってフィルタされる。フィルタ142のバンド幅は、システムの仕様によって要求されているように、利得制御信号TXAGCに対するリップルの振幅を特定の値まで低減するために狭く設計されている。バンド幅が狭いために、制御信号VGAGAINにおけるステップ変更の応答時間は比較的に長く例えば、τ1≒330μ秒になる。上述の理由すなわち、異なる更新レート、非同期更新クロック、および異なる応答時間の少なくとも幾つかのために、ドライバ-PA制御機構およびVGA制御機構は、概して、互いに独立して動作するように設計されている。しかしながら、ドライバ126の利得が低利得設定から高利得設定へ、およびその逆へスイッチされるときに、ほぼ一定の出力伝送電力を維持するために、2つの制御機構は接続されている。ドライバ126の利得が利得設定間でスイッチされるとき、送信連鎖に突然の利得ステップが取り入れられ、その結果出力伝送電力レベルが変化する。この利得ステップを補償するために、VGA120の利得は、オフセット利得で調節され、ドライバ126がスイッチされる前および後に、ほぼ同様の全伝送信号路の利得を供給する。例えば、ドライバ126が-2デシベルから26デシベルの利得へスイッチされるとき、VGAの利得は、ほぼ同時に28デシベルだけ低減され、ドライバの利得の変化を補償する。VGA120の応答時間は、ドライバ126の応答時間にぴったりと整合する。ドライバ126の利得がスイッチされ、VGA120の利得が緩慢な応答時間のために適切に調節されないときは、利得の過渡電流が発生し、このために出力伝送電力において対応する過渡電流が発生する。電力の過渡電流は、送信機の性能を劣化する。図1は、ドライバがスイッチされるときに、2つの制御機構を同期して、利得の過渡電流を低減する構成を示している。ローパスフィルタ142は制御装置140に接続され、種々の利得信号VGAGAINを受信してフィルタして、アナログ電圧を生成し、アナログ電圧は加算増幅器148へ供給される。ドライバ126への制御信号PAR0は、ローパスフィルタ146と加算増幅器148との間に接続されているスイッチ144を接続して制御する。フィルタ146は制御装置140に接続され、一定の制御信号OSGAINを受信してフィルタして、一定のアナログ電圧を生成し、このアナログ電圧は加算増幅器148へ供給される。次に増幅器148は受信した電圧を加算して、VGA制御信号TXAGCを生成する。したがって、ドライバ126の利得がスイッチされるとき、対応する固定利得のオフセット電圧すなわち、フィルタされたOSGAINがVGA120へ供給される。この利得オフセット電圧は、反対方向でVGA120の利得を調節し、ほぼ一定の全体的な伝送信号路の利得を維持する。増幅器148の応答時間は非常に短く、ドライバ126の応答時間を制御信号PAR0の変化に近付ける。フィルタ142の応答時間約330μ秒は、ドライバ126の高速の通常は非常に短い応答時間に比べて緩慢過ぎるので、利得のオフセット電圧はフィルタ142の前にすなわち、制御装置140内でディジタル形式で加算されない。図1に示した送信機のアーキテクチャは幾つかの理由のために最適状態におよばない。その理由は、第1に、ドライバ126およびVGA120の利得制御機構の動作が独立しているために、全体的なダイナミックレンジの要件例えば、85デシベルがVGA120に対して課される。この幅広いダイナミックレンジ要件のために、VGA設計は困難で、かつ電力消費量の多いものになるからである。第2に、ドライバ126がスイッチされるときに、ほぼ一定の出力伝送電力レベルを維持するために、追加の構成要素例えば、外部には-スイッチ144、フィルタ146、および加算増幅器148、内部には-信号のOSGAINのD/A変換のための追加のPDMが必要であり、送信機のハードウエアの複雑性およびコストを増加するからである。図1に示した送信機のアーキテクチャは、さらに加えて一定のシステムの要件を満たしていない。例えば、TIA/EIA/IS-98-Aでは、送信機からの平均出力電力レベルが、有効電力制御ビットを受信してから500μ秒未満内に最終値の0.3デシベル以下であることを要求している。高速の処理時間をもつ幅広いバンド幅の電力制御機構は、この仕様を満たすことを要求されている。電力制御ビットを受信して、その有効性を判断するのに必要な処理時間は、長くても400μ秒であり、送信機が検出された有効電力制御ビットに応答するのに100μ秒だけ残している。フィルタ142の応答時間が100μ秒よりも長い一般的な設計では約330μ秒であるときは、この仕様を満たすのは不可能でないときは困難である。種々の設計上の問題およびシステムの要件は、送信連鎖のための利得制御機構に対する速度および精度の要件を加えていることが分かるであろう。図2は、図1の送信機に長所を与えた送信機200の実施形態のブロック図である。伝送路内では、IF信号がVGA220によって増幅され、ローカルオシレータ224からの正弦波と共にミクサー222によってRFへアップコンバートされ、ドライバ226によって増幅され、アンテナ230をドライブするPA228によって緩衝される。ドライバ226およびPA228はPA制御回路232に接続され、PA制御回路232は制御装置240から制御信号PAR0およびPAR1を受信する。送信機200の送信連鎖にはVGA220、ミクサー222、ドライバ226、およびPA228を含む。PA制御回路232は制御装置240内に構成されていてもよい。図2に示した特定の実施形態では、PA228は3つの利得設定をもち、ドライバ226は2つの利得設定をもつ。PAの利得設定には低利得、高利得、およびバイパスを含み、ドライバの利得設定には低利得および高利得を含む。制御装置240は制御信号を生成し、制御信号はPA228を活動状態にし、ドライバ226およびPA228の利得を設定し、ドライバ226およびPA228のバイアシングを制御し、VGA220の利得を設定する。VGAの利得制御信号VGAGAINはフィルタ242へ供給され、フィルタ242は信号をフィルタして、利得制御信号TXACGを生成し、利得制御信号TXACGはVGA220へ供給される。送信機200は次の特徴および長所を含む。第1に、利得素子VGA220、ドライバ226、およびPA228の利得制御機構は、別途記載するように、性能を向上するために統合されている。制御機構は、VGA利得制御信号の応答時間をより高速化する回路によって、部分的に統合することができる。第2に、ダイナミックレンジ要件は、送信連鎖内の利得素子間で分散されている。統合された利得制御機構では、PA228に対しては潜在的に3つの利得利得設定、ドライバ226に対しては2つの利得設定を使用して、要求されるダイナミックレンジの一部を与え、VGA220に対するダイナミックレンジ要件を低減することができる。例えば、図1のVGA120によって与えられている85デシベルのダイナミックレンジ要件を分散して、ドライバ226およびPA228には55デシベルのダイナミックレンジを与え、VGA220は残りの30デシベルのダイナミックレンジを与えるようにすることができる。より小さいダイナミックレンジ要件では、VGA220は電力効率がより高く、したがって電力消費量がより少なくなるように設計することができ、RFでも実行することができるこれは、送信機のアーキテクチャを直接的なアップコンバートするのに必要である。図2の送信機のアーキテクチャの向上に基づく追加の効果および長所は、別途記載する。図3は、送信機200の制御信号を生成する制御装置240の実施形態のブロック図を示している。制御装置240内では、自動利得制御automaticgaincontrolAGC信号がループフィルタ310に供給され、ループフィルタ310は制御信号をフィルタする。アップ/ダウンコマンドは閉ループ電力制御回路312へ供給され、閉ループ電力制御回路312は、受信したアップ/ダウンコマンドに応答してステップ利得値を生成する。ループフィルタ310からの出力および電力制御回路312からの出力は、加算器314へ供給され、合成される。加算器314からの合成された信号は電力リミッター316へ供給され、電力リミッター316は信号を制限して、送信機200から信号を出力し過ぎるのを防ぐ。リミッターからの制限された信号は加算器318へ供給され、加算器318は利得オフセット回路320からの利得オフセット信号を受信する。加算器318は2つの入力信号を加算して、利得信号を生成し、利得信号は利得線形化回路330へ供給される。利得線形化回路330は補償線形化制御信号を生成し、送信連鎖内の利得素子の非線形性を相殺する。補償制御信号はインターフェイス回路350へ供給され、インターフェイス回路350は制御信号VGAGAINを生成する。PARANGE制御回路360は、送信機の動作モード、所望の動作特性、およびTXAGC値を示す制御入力を受信する。次に、制御回路360は、応答して、利得線形化回路330の動作を管理して、制御信号PAR0、PAR1、およびPAONを生成する。タイミング同期回路340はVGA制御信号をドライバ-PA制御信号と同期させる。制御装置240内の各々の素子の動作については、別途詳しく記載する。高速応答時間をもつ利得制御機構高速応答時間をもつ利得制御機構は、幾つかの長所を備えている。第1に、高速応答時間で、VGAのための制御信号およびVGAのための利得オフセット信号の両者は、すなわち、ドライバ-PAの利得のスイッチングによってディジタル形式で生成され、合成され、単一の合成されたVGA利得制御信号を生成する。図1に示した送信機のアーキテクチャでは追加のパルス密度変調pulsedensitymodulatedPDM、追加の組のスイッチ144、およびフィルタ146、並びに演算増幅器加算回路148はドライバ-PAの利得における各可能な変化に対して特定の利得のオフセット信号を生成して、合成することが要求される。したがって、ドライバ-PAが4つの可能な利得設定をもつとき、3つの組のPDM、スイッチ、およびフィルタは、演算増幅器加算回路と同様に、公称のドライバ-PAの利得からのドライバ-PAの利得における3つの可能な変化に対応する3つのオフセット信号を生成することが必要である。追加のスイッチ、フィルタ、および演算増幅器加算回路は送信機のハードウエアの複雑性を増す。さらに加えて、現在使用可能な制御装置140は、4つの可能な利得設定に対して追加の要求されるPDMを与えることができない。本発明の1つの態様にしたがって、ドライバ-PAの利得の変化によるVGAへの利得オフセット信号は、ディジタル形式で生成され、VGAの利得制御信号とディジタル形式で加算されて、VGAへの単一の全利得制御信号を生成する。その結果、VGAの利得制御信号を生成するには、1つのみのPDMおよび1つの外部のローパスフィルタが必要とされる。しかしながら、別途記載するように、制御信号の変化に対するドライバ226およびPA228の時間応答は比較的に高速である。VGAへの利得オフセット信号は、伝送信号路における利得の過渡電流を最少にするのとほぼ同じ時間応答をもつ。これは、ローパスフィルタ242を幅広いバンド幅で設計して、ドライバ226およびPA228の応答時間にほぼ整合する応答時間を供給することによって実現する。特定の実施形態では、フィルタ242はほぼ10μ秒の70の処理時間をもち、これにより送信機はIS-98Aの要件にしたがうことができる。フィルタ242の時間定数を増加すると、制御信号TXAGCに対するリップル振幅が増加する。一般的な構成では、制御信号VGAGAINは、一連の高い値と低い値とを含むパルス密度変調pulsedensitymodulatedPDM信号である。高い値および低い値をフィルタ242によってフィルタして、平均値を求める。平均値に対応するアナログ制御信号は、VGAを駆動する。高い値および低い値はアナログ制御信号内にリップルを生成し、送信機の性能を劣化する。リップル振幅を低減するために、フィルタバンド幅を低減することによって追加のフィルタリングを行うことができる。追加のフィルタリングは、リップル振幅を低減するが、一方でそれに対応して応答時間を緩慢にする。図4は、インターフェイス回路350の実施形態を含む利得制御機構の一部分の図を示している。インターフェイス回路は、応答時間を向上するが、一方でリップルの振幅を維持または低減する。利得線形化回路330からの補償された制御信号は、インターフェイス回路350内の時間応答調節回路412へ供給される。回路412は、別途記載するように、調節された時間応答をもつ調節された制御信号を生成する。調節された信号はシグマ-デルタ変調器414へ供給され、シグマ-デルタ変調器414は変調器信号を生成する。変調器信号は、調節された制御信号において値に対応する一連の波形を含む。フィルタ242は変調器信号を受信してフィルタし、VGA制御信号TXACGを供給する。図5は、インターフェイス回路350の特定の実施形態の図を示している。インターフェイス回路350は、時間応答調節回路412および一次シグマ-デルタ変調器firstordersigmadeltamodulator414を含んでいる。補償された制御信号xnは時間応答調節回路412へ供給され、時間応答調節回路412は調節された制御信号ynを生成する。実施形態では、調節された制御信号は、より高速か、または変調された応答時間を与える補償された制御信号への変調を含んでいる。時間応答調節回路412内では、信号xnは利得素子520および遅延素子522へ供給される。利得素子520は、一定か、またはプログラム可能な換算係数scalingfactorAvによって信号xnを基準化scaleする。特定の実施形態では、換算係数は2である。遅延素子522は、同じく一定か、またはプログラム可能な時間期間によって信号xnを遅延する。換算係数および遅延量は、インターフェイス回路350が使用されている特定の応用の要件に依存する。利得素子520からの基準化された信号および遅延素子522からの遅延された信号は加算器524へ供給され、加算器524は基準化された信号から遅延された信号を減算する。実施形態では、加算器524は飽和加算器であり、飽和加算器は出力を、次のシグマ-デルタ変調器414の入力範囲内に収まるNビット値に制限する。加算器524からの信号ynはシグマ-デルタ変調器414へ供給される。シグマ-デルタ変調器414内では、信号ynは加算器530へ供給され、加算器530は、レジスタ532からのNの最下位のビットleastsignificantbitLSBと信号を加算する。加算器530から出力されたN1ビットはレジスタ532へ供給されて記憶される。レジスタ532からの最上位のビットmostsignificantbitMSBは量子化された変調器信号knを含み、量子化された変調器信号knはフィルタ242へ供給される。図5の特定の実施形態に示したように、遅延素子522およびレジスタ532の両者は同じクロック信号sameclockSYSCLKによってクロックされるが、これは必要条件ではない。フィルタ242は、変調器414から変調器信号をフィルタし、アナログ制御信号TXAGCを生成する。図5に示した特定の実施形態では、フィルタ242は、2つの抵抗および2つのコンデンサを含む二次ローパスフィルタである。制御信号TXAGCの応答時間を向上するために、時間応答調節回路412は、フィルタ242の応答を補助するオーバードライブパルスを生成するようにプログラムされている。例えば、利得素子520の利得が2Av=2に設定されるとき、回路412は、信号xnの変化に等しい振幅をもつオーバードライブパルスを生成する。オーバードライブパルスの振幅は、幾つかの例では、xnの値およびxnにおける変化の大きさに依存してより小さくてもよい。各オーバードライブパルスは、遅延素子によって判断されるMTsの遅延をもつ。シグマ-デルタ変調器414は、入力における調節された制御信号ynに対応する一連の高い値と低い値すなわち、一連の出力波形を含む変調器信号knを供給する。シグマ-デルタ変調器414は、出力波形における高い値間の間隔を均一に分配し、従来のパルス幅変調器pulsewidthmodulatorsPWMと従来のPDMとの性能よりも向上した定常状態のリップルの性能を与える。したがってこの特徴により、フィルタ242内のコンデンサcapacitorは、高い値および低い値の各組を充電および放電するのにほぼ同じ時間量がかかるので、リップルの振幅はより小さくなる。解析では、シグマ-デルタ変調器414は、9ビットの分解能N=9をもち、3以上の係数によって劣悪な場合の最高最低リップル振幅を低減することができる。リップル振幅におけるこの向上により、応答時間をより高速化することができる。とくに、ローパスフィルタのバンド幅を3の係数だけ増加することによって、同じリップル振幅について、応答時間は3倍に向上する。第1のローパスフィルタは、通常は、変調器から変調器信号knをフィルタするのに使用される。一次フィルタは単一の抵抗および単一のコンデンサで構成することができる。一次フィルタは構成要素数が少なくなるが、応答時間およびリップルの性能は一部の応用には不十分である。2つの極をもつ二次フィルタでは、フィルタの周波数応答は、第1と第2の極の周波数の間では1/fに低下し、第2の極の周波数の後では1/f2に低下する。リップル成分すなわち、fp1およびfp2<frippleよりも低い2つの極の周波数を選択することによって、リップルは40デシベル/10進のスロープによって減衰され、なお40デシベル/10進のスロープは、一次フィルタで到達する20デシベル/10進のスロープよりも高速である。したがってリップルにおける向上は、フィルタの応答時間における向上となる。上述とは異なるが、特定のリップルの要件を満たすために、二次フィルタの極を一次フィルタの極よりも高くして、リップルの性能を犠牲にすることなく、応答時間を高速化することができる。リップルの性能は、変調器のタイプ例えば、従来のPDM、シグマ-デルタ変調器、など、ローパスフィルタのバンド幅、および変調器クロックの速度の関数である。シグマ-デルタ変調器のクロック周波数を高速化すると、対応してリップル量が低減することが分かっている。リップルの性能が向上すると、アナログフィルタのバンド幅を増加することによって、応答時間を高速化することができる。回路412、シグマ-デルタ変調器414、およびフィルタ242の構成および動作は、関連する特許出願第196222号にさらに詳しく記載されている。送信連鎖のための統合された利得制御機構回路が高速応答時間でVGAの利得を制御するとき、ドライバ226およびPA228のための利得制御機構は、VGA220の利得制御機構と統合することができる。構成において、ドライバ226およびPA228の利得は、制御信号PAR0およびPAR1によって名目的に制御することができる。ドライバ226またはPA228の何れか、あるいはこの両者の利得が変化すると、ドライバ-PAの利得の変化に対応する利得オフセット値はディジタル形式でVGAの制御信号から減算される。全VGA制御信号はフィルタされ、VGA220へ供給される。図2に示した実施形態では、ドライバ226は2つの利得設定を含み、PA228は3つの利得設定を含む。これらの利得設定を結合して、3ないし6のドライバ-PA利得設定を生成することができる。特定の実施形態では、これらの素子を結合して、表1によって規定される4つの利得設定を生成する。ドライバ-PAの利得が変化するとき、VGA220の利得はドライバ-PAの利得の変化に対応してオフセットであり、ドライバ-PAの利得が変化する前および後とほぼ同じ伝送電力レベルを維持する。例えば、ドライバ-PAの利得が利得状態1から利得状態2へ変化するとき、ドライバ-PAの利得は約18デシベルだけ増加する。したがって、VGAの利得を18デシベルだけ低減した利得オフセット値が、VGAの制御信号へ加えられる。ドライバ-PAの利得が変化するのとほぼ同時に、VGAの利得は調節され、出力伝送電力における過渡電流は最小化される。図6は、利得オフセット回路の実施形態のブロック図を示している。4つの利得オフセット値はマルチプレクサmultiplexerMUX612へ供給され、1つの利得オフセット信号はドライバ-PAの利得状態の各々に対応している。これらの利得オフセット値は、メモリ例えば、RAM、ROM、フラッシュメモリ、または他のメモリ技術、1組のレジスタ、制御装置、または他の回路内に記憶することができる。MUX612はさらに制御信号PARANGESTATE1:0を受信し、制御信号PARANGESTATE1:0は利得オフセット値の1つを選択して、加算器318へ供給する。次に加算器318は選択された利得オフセット値をVGAの利得値から減算して、全VGA利得値を供給する。ドライバおよびPAの利得状態が4つであるとき、公称利得値からの利得オフセット値は3つだけ必要である。したがってMUX612の複雑性を低減することができる。しかしながら、4つの利得オフセット値をもつ構成では、各ドライバ-PA利得状態の各利得オフセット値により、送信機の設計の融通性を増し、さらに加えてデータ経路の飽和を避けることができる。既に記載したように、CDMAの通信システムにおいて、ドライバ226およびPA228の制御信号は、通常は、1つの更新クロックを使用して生成され、VGA220の制御信号は別の更新クロックを使用して生成される。これらの2つのクロックは通常は周波数においてロックされているが、普通は位相はロックされていない。ドライバ-PAおよびVGAの制御信号を合わせて、出力伝送電力における過渡電流を低減する必要があるので、2つのクロックの位相の差は、伝送利得制御機構に対してとくに問題である。IS-95-AにしたがうCDMA通信システムでは、加入者ユニットから基地局へのデータ伝送は、ウオルシュ符号Walshsymbolを送ることによって行われる。加入者ユニット内では、データビットが生成され、6つのコード化されたデータビットのグループへまとめられる。各グループは、ウオルシュ符号の表を示すのに使用される。各ウオルシュ符号は64ビットのシーケンスであり、208μ秒の継続期間をもち、4.8キロヘルツのウオルシュ符号レートを生成する。ウオルシュ符号は変調され、基地局へ送られる。基地局では、送信信号が受信され、復調される。通常は、各ウオルシュ符号の期間でコヒーレントに復調が行われ、多重ウオルシュ符号では非コヒーレントに復調が行われる。コヒーレントな復調では、受信した信号の位相情報が、復調の性能に大きな影響を与える。特定の実施形態では、ドライバまたはPAにおいて利得をスイッチングすると、出力伝送信号における過渡電流の位相を変動して不連続にする傾向があるので、ドライバおよびPAのスイッチングはウオルシュ符号の範囲に制限されて、性能の劣化を最小化する。ドライバおよびPAの利得のスイッチングをウオルシュ符号の範囲に合わせることによって、出力伝送電力における過渡電流は、符号の範囲において発生し、システムの性能における劣化は低減する。この設計の選択の結果、ドライバおよびPAは4.8キロヘルツのウオルシュ符号レートでスイッチされることになる。4.8キロヘルツの更新レートは、一般的に利得状態間でスイッチングするのには適しているが、通常はVGAの利得制御には不適切である。VGAが動作状態の迅速な変化に応答して出力伝送電力レベルを素早く調節するのには、通常は、より高速の更新レートが必要である。特定の構成では、VGAの更新レートは38.4キロヘルツである。特定の構成では、ドライバ-PAの利得設定回路の更新クロックは4.8キロヘルツのクロックであり、これは加入者ユニットの送信部内の変調器から求められ、VGAの利得設定回路の更新クロックは38.4キロヘルツのクロックであり、これは加入者ユニットの受信部内の復調器から求められる。IS-95-Aにしたがう通信システムでは、1.0μ秒の要件では、受信フレームの範囲と送信フレームの範囲との間にタイミング遅延が加えられる。この遅延は、通常は、加入者ユニットの処理遅延よりも短い。したがって、送信機の処理の一部は、受信フレームを受信する前に、前もって行われる。送信機のタイミングは受信機のタイミングに対して動的であり、送信機と受信機との間のタイミングは非同期になる。したがって、送信機のタイミングから求められたドライバ-PAの制御信号と受信機のタイミングから求められたVGAの制御信号との間のタイミングは非同期になる。統合された利得制御機構を用意するために、別途記載するように、必要なときすなわち、ドライバ-PAが利得状態を変更するとき、ドライバ-PAおよびVGAの制御信号のタイミングは同期する。図7aは、ドライバ-PAおよびVGAの制御信号を示すタイミング図である。ドライバ-PAの4.8キロヘルツの更新クロックは、VGAの38.4キロヘルツの更新クロックと合わせないことに注意すべきである。時間t1では、現在の利得状態と前の利得状態とは同じ例えば、両者は利得状態00であり、インターフェイス回路350の入力は、名目的に38.4キロヘルツのクロックでの制御値で更新される。時間t2では、現在の利得状態と前の利得状態とは異なり例えば、利得状態00から利得状態01へ変化し、インターフェイス回路350の入力は、4.8キロヘルツのクロックを使用する制御値で更新される。VGAの制御値を適切な更新クロックと合わせるのを助けるのに、中間の制御信号SAMEおよびALIGNを生成する。実施形態では、SAMEの制御信号がローlowであり、ドライバ-PAの状態の変化を示すとき、ALIGNの制御信号は4.8キロヘルツのクロックの立ち上がりleadingedgeの前後の38.4キロヘルツのクロックの1期間の間インターフェイス回路350の更新を防ぐ。したがって、インターフェイス回路350は利得状態の変化に応答してVGAに対して大きいアンダードライブまたはオーバードライブの信号を生成しないことと、PDAフィルタは大きい利得ステップをフィルタする適切な時間をもつことが保証される。SAMEの制御信号がハイhighであり、ドライバ-PAの状態の変化がないことを示すときは、インターフェイス回路350の入力は通常のやり方で更新される。制御信号SAMEおよびALIGNは、図7の上の方に示した初期の4.8キロヘルツのクロック4.8kHzEと示されているに基づいて生成される。図7aの下の方に示した制御信号LOADEN1は、インターフェイス回路350の入力の更新時間を示している。図7bは、ドライバ-PAおよびVGAの制御信号を生成する実施形態のブロック図を示している。利得状態は、PARANGE制御回路360によってすなわち、制御入力およびTXAGC値に基づいて判断され、タイミング同期回路340内の比較器722へ供給される。比較器はクロック信号SYSCLKおよび4.8kHzEクロックも受信し、現在の利得状態を前のドライバ-PAの利得状態と比較し、SAMEおよびALIGN制御信号を生成し、ドライバ-PAの利得状態が変化したかどうかを示す。SAMEおよびALIGN制御信号は論理回路724へ供給され、論理回路724は利得線形化回路330およびインターフェイス回路350のためのロードイネーブル信号を生成する。ロードイネーブル信号LOADEN0を使用して利得線形化回路330の出力をラッチし、ロードイネーブル信号LOADEN1を使用してインターフェイス回路350内の遅延素子522をイネーブルする。信号LOADEN0およびLOADEN1は、インターフェイス回路350への入力およびインターフェイス回路350内の遅延素子522が同時に更新/イネーブルされることを保証する。図7aに示したように、ロードイネーブル信号LOADEN1はイネーブルパルスを含んでおり、イネーブルパルスは、通常の動作中は38.4キロヘルツのクロックと合わせ、ドライバ-PAの利得状態が変化したときは、4.8キロヘルツのクロックと合わせる。インターフェイス回路350からのVGAGAIN出力と、制御回路360からのPAR0、PAR1、およびPAONとは、システムクロックSYSCLKまたは、同様の位相をもつクロックによってラッチされ、これらの制御信号を合わせる。図7cは、比較器722の実施形態のダイヤグラムを示している。比較器722内では、PARANGESTATE信号は、レジスタ732のデータ入力および比較器734および736のA入力へ供給される。レジスタ732はクロック信号SYSCLKでクロックされるが、4.8kHzEのクロックでイネーブルされ、レジスタ732からの出力は比較器734および736のB入力へ供給される。レジスタ732は、前のドライバ-PAの利得状態値を保持する。比較器734および736の各々は、Aの値すなわち、現在のドライバ-PAの利得状態とBの値すなわち、前のドライバ-PAの利得状態の入力の値を比較する。次に比較器734および736はSAMEおよびBIGGERの制御信号をそれぞれ生成する。4.8kHzのクロックと4.8kHzEのクロックとは遅延素子742および744へそれぞれ供給される。遅延素子742は38.4kHzのクロックの1周期の遅延を与え、遅延素子744はVGAの制御値を計算するときの処理遅延に相当するすなわち、利得線形化回路330の処理遅延を含む遅延tPROCを与える。4.8kHzのクロックと4.8kHzEのクロックとの間の遅延が、2つの38.4キロヘルツのクロック期間であり、この期間は、VGAの利得線形化ブロックが、適切なドライバ-PAのオフセットでTXAGCブロックの最大処理遅延で更新されるのに十分な時間であり、したがってVGAおよびドライバ-PAの利得は特定の時間例えば、ウオルシュ符号の範囲において準備ができる。4.8キロヘルツのクロックと38.4キロヘルツのクロックが、異なる機構を使用して求められるように位相はロックされていないが、共通のシステムクロックから求められるように周波数をロックされているので、4.8kHzのクロックと4.8kHzEのクロックとの間にこの遅延が生じる。遅延素子742および744からの遅延クロックは、ラッチ746のR入力およびS入力へそれぞれ供給される。ラッチ746の出力は、ORゲート748の1つの入力へ供給され、遅延素子742からの遅延の4.8キロヘルツのクロックはORゲート748の他の入力へ供給される。ORゲート748の出力はALIGN信号を含んでいる。図7dは、論理回路724の1つの実施形態の図を示している。論理回路724内では、4.8キロヘルツのクロックとALIGNおよびSAME信号とがORゲート752の入力へ供給される。ORゲート752の出力はロードイネーブル信号LOADEN0を含む。4.8キロヘルツのクロックとSAME信号とは、ANDゲート754の非反転入力と反転入力とへそれぞれ供給される。ALIGNおよびSAME信号は、ORゲート754の入力へそれぞれ供給される。初期の38.4キロヘルツのクロックと、ORゲート756の出力とは、ANDゲート758の入力へ供給される。ANDゲート754および756の出力は、ORゲート760の入力へ供給される。ORゲート760の出力は、ロードイネーブル信号LOADEN1を含む。送信連鎖における分散したダイナミックレンジ統合された利得制御機構を使用して、送信機のダイナミックレンジの要件は、送信連鎖内の種々の利得素子において分散することができる。図2の送信機200の特定の実施形態では、ドライバ226およびPA228は要求されているダイナミックレンジの約55デシベルを供給し、VGA220は要求されているダイナミックレンジの残りの30デシベルを供給する。要求されているダイナミックレンジの種々の分散が可能であり、これは本発明の技術的範囲内である。図8aは、多数の利得設定およびバイパス設定をもつ高効率の電力増幅器highefficiencypoweramplifierHEPA800の実施形態の図を示している。HEPA800は、図2のドライバ226およびPA228の組合せに代わる。HEPA800内では、RF信号がスイッチ812の入力へ供給される。スイッチ812の一方の出力は増幅器814の入力に接続され、スイッチ812の他方の出力はスイッチ816の入力へ接続される。スイッチ816の一方の出力はバイパス経路818の一方の端部に接続され、スイッチ816の他方の出力は減衰器820の一方の端部へ接続される。減衰器820およびバイパス経路818の他方の端部は、スイッチ822の2つの入力に接続される。スイッチ822の出力および増幅器814の出力はスイッチ824の2つの入力に接続される。スイッチ824の出力はHEPA800のRF出力を構成している。図8aに示した特定の実施形態では、増幅器814は低利得状態および高利得状態を含む。スイッチ816および822は制御信号SW0によって制御され、スイッチ812および824は別の制御信号SW1によって制御される。増幅器814の利得は制御信号PAGAINによって制御される。増幅器814は制御信号PAONによって電源を投入または切断することもできる。制御信号SW0、SW1、およびPAGAINは、2つの制御信号PAR0およびPAR1からPA制御回路232図2参照によって生成することができる。HEPA800には幾つかの長所がある。第1に、HEPA800は要求されているダイナミックレンジの一部を伝送路へ供給し、VGAのダイナミックレンジの要件を低減する。ダイナミックレンジの要件がより低いときは、VGAはより少ない電力を消費し、かつより小さいダイ領域dieareaを占めるように設計することができる。通常は、大量の電流で増幅器にバイアスをかけるか、または多数の利得段を用意するか、あるいはこの両者を行うことによって、高ダイナミックレンジが実現される。ダイナミックレンジの要件を低減することによって、バイアス電流を低減するか、または増幅器段を削除することができる。VGAのダイナミックレンジ要件を低減すると、送信機のアーキテクチャをさらに向上することもできる。図2を参照すると、VGA220へのIF信号は、図2には示されていない前のアップコンバージョン段によってベースバンドからIF周波数へアップコンバートされる。次にこのIF信号は、ミクサー222で実行される第2のアップコンバージョン段によってRFへアップコンバートされる。いくつかの送信機の設計では、単一の直接アップコンバージョン段でベースバンド信号をRF周波数へ直接にアップコンバートすることが好都合である。直接アップコンバージョンのアーキテクチャでは、送信機回路の複雑性を緩和して、回路のサイズおよびコストを低減する。直接アップコンバージョンのアーキテクチャは、向上した性能も与える。直接アップコンバージョンアーキテクチャでは、VGAはRF周波数で実行される。RF周波数で動作するVGAを設計し、これが全ダイナミックレンジ要件例えば、85デシベルを備えることは、非常に難しい。したがって、直接アップコンバージョンアーキテクチャは、VGAのダイナミックレンジ要件の低減を前提にしている。図8bは、多数の利得設定と1つのバイパス設定とをもつ電力増幅器回路840の実施形態の図である。PA回路840は、図2のPA228に代わる。PA回路840内では、ドライバ226からのRF信号はスイッチ842の入力へ供給される。スイッチ842の一方の出力はPA844の入力へ接続され、スイッチ842の他方の出力はバイパス経路846の一方の端部へ接続される。バイパス経路846の他方の端部はスイッチ848の一方の入力へ接続され、PA844の出力はスイッチ848の他方の入力へ接続される。スイッチ848の出力はPA回路840のRF出力を含む。PA回路840およびドライバ226は接続され、最高で4つの利得設定を与える。スイッチ842および848は制御信号SW1によって制御され、PA844のバイアスはスイッチ850を介して別の制御信号SW0によって制御される。制御信号SW0およびSW1は、2つの制御信号PAR0およびPAR1からPA制御回路232図2参照によって生成することができる。図8cは、多数の利得設定をもつが、バイパス設定をもたないPA860の実施形態の図を示している。PA860は、図2のPA228に代わる。PA860およびドライバ246は接続され、最高で4つの利得設定を与えることができる。図8cの構成は、図8aおよび8bの構成よりも複雑さが緩和されており、幾つかの応用において好ましい。制御信号PAR0およびPAR1は、図2の制御装置240によって生成することができる。伝送電力の線形化CDMAの通信システムでは、加入者ユニット例えば、セルラ電話の伝送電力レベルは基地局との通信中に調節される。逆方向リンク上では、各送信側の加入者ユニットは、ネットワーク内の他の加入者ユニットへの干渉として働く。逆方向リンクの容量は、加入者ユニットが経験するセル内の他の送信側の加入者ユニットからの全干渉によって制限される。干渉を最小化し、逆方向リンク容量を最大化するために、各加入者ユニットの伝送電力は、2つの電力制御ループによって制御される。第1の電力制御ループは、加入者ユニットの伝送電力を調節して、基地局で受信した信号についての1ビット当りのエネルギ-対-ノイズと干渉との和の比energyperbittonoiseplusinterferenceEbによって測定されるように、信号品質は一定のレベルに維持される。このレベルは、Eb/NoIoの設定点と呼ばれる。第2の電力制御ループは設定点を調節し、フレームエラーレートframeerrorrateFERによって測定されるように、所望のレベルの性能が維持される。第1の電力制御ループは、しばしば逆方向リンク閉電力制御ループと呼ばれ、第2の電力制御ループは、しばしば逆方向リンク外側電力制御ループと呼ばれる。逆方向リンクの電力制御機構は、米国特許第5056109号MethodandApparatusforControllingTransmissionPowerinaCDMACellularMobileTelephoneSystemに詳しく記載されており、これは本発明の譲受人に譲渡されており、ここでは参考文献として取り上げている。逆方向リンク閉電力制御ループでは、基地局は各加入者ユニットから受信したEb/NoIoを測定し、測定値と閾値を比較する。測定されたEb/NoIoが閾値より低いときは、基地局は1ビットのコマンド電力制御ビットとも呼ばれるを加入者ユニットへ送り、伝送電力を特定量例えば、IS-95-AにしたがうCDMA通信システムでは1デシベルだけ増加する。その代わりに、測定されたEb/NoIoが閾値よりも高いときは、基地局は1ビットのコマンドを加入者ユニットへ送り、伝送電力を特定量ここでも、IS-95-AにしたがうCDMA通信システムでは1デシベルだけ低減するように加入者ユニットに命令する。この1ビットのコマンドを受信すると、対応して、加入者ユニットの閉ループ電力制御機構はその出力電力レベルを増減して調節する。TIA/EIA/IS-95-Bでは、加入者ユニットからの平均出力伝送電力が有効電力制御ビットの受信後に、1電力制御グループ内で1デシベルのステップに対して最終値が±0.5デシベル以内になることを要求している。この仕様を満足させるには、正確な利得設定機構が必要である。さらに加えて、各送信側の加入者ユニットは他の加入者ユニットへの干渉を生成するので、出力伝送電力レベルを正確に制御することは、システム性能の向上およびシステム容量の増加に好都合である。図9aは、代表的な回路素子例えば、VGA、ドライバ、またはPAの利得伝達関数または曲線910のグラフを示している。領域912の低出力電力レベルでは、回路素子は線形利得をもつ傾向がある。回路素子が、領域910の中点の電力レベルにおいてクラスABであるときは、回路素子は、比較的により高い利得を与える傾向がある。領域914の高出力電力レベルでは、回路素子の利得は低減する。回路素子の利得は、中間の出力電力レベルで拡張しexpand、より高い出力電力レベルで圧縮する。利得線形化機構を使用して、出力伝送電力の線形制御すなわち、IS-95-Aの仕様によって要求されているように1デシベルのインクリメントにおける線形制御が可能である。利得線形化機構は、例えば、利得校正表を使用して実行される。特定の回路素子を線形化するために、最初に、利得伝達曲線は、その回路素子について測定される。次に、測定された利得伝達曲線に基づいて、利得校正表が生成される。利得校正表には、測定された利得伝達曲線の逆関数である校正曲線が含まれている。校正曲線と利得伝達曲線とを組合せると、ほぼ線形になる。利得校正表には、出力された利得制御値が与えられていて、この利得制御値によって利得素子は設定され、利得は校正表への入力で線形に変化する。出力伝送電力は、伝送信号路内の全ての素子の関数である。出力伝送電力の線形制御を可能にするために、通常は利得校正表が、伝送信号路内の全てについて生成され、その素子の非線形性を検討する。図9bは、2つの利得状態をもつ回路素子例えば、図2に示したドライバ226の電力ヒステリシスを示すグラフである。電力ヒステリシスは、一般的に利得設定間の迅速なトグリングを妨げるために与えられる。例えば、出力伝送電力レベルが上閾値risethreshold例えば、-4ミリワットデシベルを越えるとき、ドライバは低利得設定から高利得設定へスイッチされるが、出力伝送電力が下閾値fallthreshold例えば、-8ミリワットデシベルより低くならない限り、低利得設定へ再びスイッチされない。出力伝送電力レベルが上閾値と下閾値との間例えば、-4ミリワットデシベルと-8ミリワットデシベルとの間であるとき、ドライバの利得は変化しない。上閾値と下閾値との間の範囲には電力ヒステリシスが含まれていて、出力伝送電力レベルの通常の変化によるドライバ利得のトグリングを防いでいる。図1および2に示した送信では、ドライバ-PAは、低出力伝送電力レベルの低利得設定と、高出力伝送電力レベルの高利得設定とで動作する。簡単にするために、1つの利得校正表は、通常は、信号経路についての測定された利得伝達曲線に基づいて全伝送信号路に対して生成される。例えば、図1の伝達信号経路の利得伝達曲線を測定するために、ドライバ-PAは1つの利得設定例えば、低利得に設定され、VGA制御信号例えば、VGAGAINは低利得から高利得へ進み、VGA制御信号が進むときに、出力伝送電力が測定される。測定された出力伝送電力を使用して、伝送信号路の利得伝達曲線を判断する。出力伝送電力レベルが上閾値と下閾値との間の中点例えば、-6ミリワットデシベルを交差するとき、ドライバ-PAは他方の利得設定例えば、高利得へ設定され、全伝送出力電力レベルが最終値に戻るまで、OSGAIN図1参照は調節され、処理は続く。次に利得校正表は測定された利得伝達曲線から生成される。校正表は伝送信号路を線形化し、制御値をVGAに与え、その結果出力伝送電力レベルは、校正表への入力値で線形に変化する。OSGAINの最終値は固定利得ステップとして記録される。ドライバ-PAの利得状態の両者をカバーする1つの利得校正表では、利得ステップOSGAINの校正は、通常は、上閾値と下閾値との間の中点例えば、-6ミリワットデシベルで実行される。図9bに示したように、上閾値と下閾値との間のヒステリシス区間では、同じ出力伝送電力レベルは、2つの設定、すなわち1低利得設定および高VGA利得のドライバ-PA、または2高利得設定およびVGAの低利得のドライバ-PAの一方によって得ることができる。下閾値フォール1FALL1近くの点922では、低利得設定および高VGA利得のドライバ-PAで校正が行われる。しかしながら、実際の送信中は、送信機はドライバ-PAの高利得設定およびVGAの低利得でヒステリシス区間内の点924において動作することができる。この動作状態は校正されず、点924におけるVGAの利得は、通常は、校正表内の使用可能なデータから補外される。しかしながら、図9aに示したように伝送信号路内の回路素子の利得の拡張および圧縮による非線形性のために、線形応答からずれdeviationが生じることがある。その結果、例えば、点924における補外されたVGA利得は、普通は、線形応答からずれている。このずれは、通常は、上閾値点および下閾値点とへ向かってより大きくなりすなわち、利得ステップOSGAINが測定されるところから離れ、要求されている線形性例えば、IS-98-Bによって要求されているように±0.5デシベルを越えることができる。例えば、ずれは、線形化された出力伝送電力レベルから1デシベル上回り、したがってIS-98-Bの仕様を越えた出力伝送電力レベルになる。さらに、仮のヒステリシスを使用した設計では、特定の出力電力伝送レベルは、上閾値と下閾値との間の電力ヒステリシス区間を越えていても多数の利得状態において実現することができる。これは、線形応答からのずれをより大きくし、1つのみの校正表を使用して要求される線形性へ線形化することを実現不可能または不可能にすることができる。この現象をよりよく理解するために、タイミングヒステリシスの背後にある発想を簡単に再検討する。幾つかのCDMAの構成では、ドライバ-PAの利得状態は、システム性能を検討するために、低速のクロックを使用してスイッチされる。さらに、ドライバ-PAの利得状態は、特定の時間遅延の後でのみスイッチされる。例えば、1つのシステム構成では、新しいドライバ-PAの利得状態の変更要求が検出されたとき、タイマが作動する。タイマが切れたときに、引き続き新しい利得状態への変更が要求されるときまたは、受信した新しい要求が、前の要求と同じ利得方向の別の利得状態への変更を要求しているとき、利得状態が変更する。この遅延期間は仮のヒステリシスをエミュレートし、仮のヒステリシスは、動作状態の迅速な変動による利得状態の迅速な変更すなわち、利得状態間のトグリングを防ぐ。図9cは、2つのドライバ-PAの利得状態をもつ回路素子の電力ヒステリシスと、下降への移動のみに対して実行される追加のタイミングヒステリシスしたがって、ドライバ-PAの利得状態が高い方から低い方へ移るときのみ、タイマが存在するとのグラフである。タイマの継続期間および受信した電力レベルの変化に依存して、図9cに示したように、下閾値は効率的にシフトして、元の下閾値よりも低い値を潜在的にとることができる。この情況では、同じ出力電力は、既に記載した2つの設定、すなわちドライバ-PAの低利得設定および高VGA利得をもつ設定およびドライバ-PAの高利得設定およびVGAの低利得とをもつ設定の一方によって得ることができる。ドライバ-PAの高利得設定およびVGAの低利得とは、元の上閾値と下閾値との間のヒステリシス区間内、かつ元の下閾値よりも低い要求されている伝送電力に対して使用できる。例えば、図9cの点930ないし933では、送信連鎖の校正は、低利得設定のドライバ-PAで実現される。しかしながら、実際の伝送中は、送信機は、タイミングヒステリシスによって、点940、941、942、または943において、ドライバ-PAの高利得設定で、校正されていない状態で動作することができる。実際の応答は、所望の線形応答からずれることが多く、したがってIS-98の標準規格によって求められている線形性を保証することができない。図9dは、4つの利得状態をもつ送信機に対するヒステリシスを示すグラフである。各利得状態は、上閾値および下閾値と関係して、2つの利得状態のグラフについて既に記載したものに類似した電力ヒステリシスを与える。図9eは、下降の過渡電流のみに対して実行される追加のタイミングヒステリシスの効果を示している。利得状態数が増加するとき、線形応答からのずれが累積し、相当により大きくなる。特定の出力伝送電力が多数の利得状態で実現されるとき、ずれはとくに大きくなる。例えば、特定の出力伝送電力レベルは、図9dに示した例に記載されているように、電力ヒステリシス領域内のような2つの利得状態、および図9eの点950、952、954、および956に示されているような、タイミングヒステリシス領域内のような全ての許容可能な利得状態によって実現できる。本発明の態様にしたがって、信号伝送路について多数の校正表を生成し、各表は送信機内の各利得状態を示している。各利得状態の校正表は、その利得状態について測定された利得伝達曲線から判断される。利得伝達曲線は、ドライバ-PAを特定の利得状態に設定し、全ての可能なVGA利得調節範囲例えば、図2のVGA220の利得範囲を進み、調節可能な利得素子すなわち、VGAの利得が変化するときに、出力伝送電力レベルを測定し、各ドライバ-PAの利得状態のプロセスを繰返すことによって判断される。例えば、4つの利得状態をもつ図2に示した送信機について、第1の利得伝達曲線は、ドライバ-PAを利得状態00へ設定し、VGAの全利得範囲において変化し、VGAが変動するときに出力伝送電力を測定することによって測定される。第2の利得伝達曲線は、ドライバ-PAを利得状態01へ設定し、VGAの利得範囲を動き、出力伝送電力を測定することによって測定される。第3および第4の曲線は、ドライバ-PAを利得状態10および11へそれぞれ設定し、同じ測定プロセスを繰返すことによって測定される。次に、これらの4つの利得伝達曲線を使用して、4つの個別の校正表を求める。各利得状態の校正表の使用には、幾つかの長所がある。第1に、出力伝送電力レベルが電力ヒステリシス区間内にあるときでも、出力伝送電力レベルは送信機の全ての利得状態に対して正確に、かつ線形に制御することができる。VGAの全利得調節範囲は全ての利得状態に対して測定され記憶されるので、線形の電力制御ができる。例えば、送信機の設計が4つの利得状態をもち、VGAが85デシベルのダイナミックレンジをもつと仮定する。4つのドライバ-PAの利得状態の何れか1つにおいて出力伝送電力レベルを特定のレベル-20デシベルに設定するために、適切な校正表にアクセスして、その特定のドライバ-PAの利得状態に対して望ましい出力伝送電力レベルを与えるVGA利得制御値を検索する。さらに加えて、多数の校正表を使用することによって、タイミングヒステリシスが存在していても、出力伝送電力レベルを正確に線形に制御することができる。多数の校正表例えば、各ドライバ-PAの範囲の利得状態ごとに1つの校正表を使用すると、全出力伝送電力範囲上の可能なドライバ-PAの利得状態の各々に対する送信連鎖応答を校正することによって、タイミングヒステリシスが存在していていも、送信機は上述のIS-98-Bの仕様を満足させることができる。既に記載したように、ドライバ-PAは、VGA例えば、38.4キロヘルツの更新レートに対して緩慢な更新レート例えば、4.8キロヘルツでスイッチされる。時間遅延期間中に、出力伝送電力は、VGAの利得を調節することによって適切な電力レベルに調節される。時間遅延期間が切れると、要求される新しい利得状態は、現在の利得状態から離れて幾つかの状態にある。各ドライバ-PAの利得状態ごとに1つの校正表を使用し、各利得状態を別々に校正できるようにすることによって、多数のドライバ-PAの利得範囲例えば、図9eの点950、952、954、および956において遷移が可能であっても、幾つかの利得状態間の遷移に対して、出力伝送電力レベルを正確に設定することができる。適切な線形化された値は、選択されたドライバ-PAの利得状態に依存して、4つの表の1つから検索される。例えば、ドライバ-PAの利得状態が0であるとき、出力電力は表1例えば、点950で線形化され、ドライバ-PAの利得状態が1であるときは、出力電力は表2例えば、点952で線形化され、ドライバ-PAの利得状態が2であるとき、出力電力は表3例えば、点954で線形化され、ドライバ-PAの利得状態が3であるときは、出力電力は表4例えば、点956で線形化される。実施形態では、利得線形化機構は、ルックアップ表で実行される。各ルックアップ表は、入力利得制御値を対応するVGA利得制御値へマップし、線形の出力伝送電力レベルを与える。例えば、10ビットの入力分解能および9ビットの出力分解能をもつ校正表では、1024×512エントリの表が使用される。校正表は、ROM、RAM、フラッシュメモリ、または他のメモリ技術として実行することができる。出力伝送電力の過渡電流ドライバ-PAの利得と、VGAのオフセット利得とは、同時に変化して、出力伝送電力における過渡電流またはグリッチを最小にする。VGAへの利得制御信号TXAGCは、VGAへ供給される前にローパスフィルタによってフィルタされる。異なる制御機構は、制御信号PAR0およびPAR1に応答して、ドライバ-PAの利得を調節する。ローパスフィルタの応答時間は、ドライバ-PAの制御機構の応答時間に近付くように設計されている。しかしながら、これは保証されておらず、ドライバ-PAの利得がスイッチされるとき、2つの応答時間の差によって、出力伝送電力において過渡電流またはグリッチが生じる。グリッチが大きくなり例えば、20デシベル以上のグリッチ、ドライバ-PAの利得の変化の大きさに近付くことがある。図10aおよび10bは、それぞれ下降および上昇の利得の段状stepの変化に対するドライバ-PAおよびVGAの応答時間の不整合による出力伝送電力における過渡電流のグラフを示している。図10aに示したように、ドライバ-PAの応答時間は、VGAの応答時間よりも高速である。したがって、ドライバ-PAの利得が低減し、かつVGAの利得が最終値に到達してから少し経って正規の値に戻るとき、出力伝送電力は低減する。図10bでは、ドライバ-PAが低利得から高利得へスイッチするときは、応答時間における同じ不整合によって、出力伝送電力に上昇のグリッチが発生する。出力伝送電力における過渡電流は、システムの性能を劣化することがある。CDMA通信システムの容量により干渉は制限されるので、加入者ユニットの出力伝送電力における上昇のグリッチは他の加入者ユニットへの干渉を追加し、セルの容量を低減する。さらに加えて、加入者ユニットが送信しているとき、上昇のグリッチにより、CDMAの波形はスプリアス放射のIS-98-Aの仕様に適合しなくなる。本発明の態様にしたがって、ドライバ-PAの利得およびVGAが制御され、出力伝送電力における過渡電流は、上昇図10b参照ではなく、下降図10a参照であり、干渉を低減し、CDMAの波形はIS-98-Aの仕様にしたがうことができる。過渡電流の継続期間は、十分に短い継続期間において維持される。過渡電流が下降することを保証するために、より高い利得状態に変化するとき、ドライバ-PAの利得のスイッチングを遅延させる回路が用意される。図10cおよび10dは、2つの異なる時間遅延におけるドライバ-PAおよびVGAへの制御信号の時間的整合の意図的に取り入れられた不整合によって生じた出力伝送電力における過渡電流のグラフを示している。図10cでは、ドライバ-PAに対する制御信号は時間遅延td1だけ遅延し、時間遅延td1はVGAの制御信号の応答時間よりも短い。したがって、ドライバ-PAの利得がスイッチされるまで、出力伝送電力は下降に遷移する。次に出力伝送電力レベルのグリッチは上昇し、恐らくは正規の出力電力レベルを超え、その後で下降へ遷移する。図10dでは、ドライバ-PAの制御信号は時間遅延td2だけ遅延し、時間遅延td2はVGAの制御信号の応答時間にほぼ等しい。したがって、ドライバ-PAの利得がスイッチされ、そのときに出力伝送電力が正規の値に戻るまで、出力伝送電力は下降に遷移する。図10cおよび10dによって示されているように、異なる過渡電流の応答は、ドライバ-PAの制御信号における異なる遅延量ごとに得られる。1つの実施形態では、ドライバ-PAおよびVGAの制御信号のタイミングは、下降のドライバ-PAの利得ステップに対して調整されないすなわち、信号は正規のやり方で合わせない。図10eは、ドライバ-PAの利得がスイッチされたときに、ドライバ-PAへの制御信号を遅延して、出力伝送電力における過渡電流の制御を可能にする回路の実施形態の図である。既に記載したように、ドライバ-PAの制御信号は4.8キロヘルツのクロックを使用して更新される。PARANGEの制御回路360内では、4.8キロヘルツのクロックは、遅延素子1012の入力およびMUX1014の1つの入力に供給される。遅延素子1012の出力は、MUX1014の他の入力に供給される。制御信号BIGGERは、MUX1014の制御入力へ供給される。制御信号BIGGERは図7bおよび7cに示した回路によって生成され、ドライバ-PAがより高い利得状態に変わるときにアサートされる。MUX1014の出力はラッチ770のためのイネーブル信号である。ラッチ770は、制御信号PAR0およびPAR1をドライバ-PAへ供給する。制御信号BIGGERが高く、より高いドライバ-PAの利得設定への変更を示しているとき、遅延された4.8キロヘルツのクロックはラッチ770のイネーブル入力へ供給され、ドライバ-PAの制御信号内の過渡電流を遅延する。遅延素子1012によって与えられる時間遅延は、遅延制御信号によって制御できる。特定の実施形態では、遅延素子1012は、26μ秒、13μ秒、および6.5μ秒のプログラム可能な遅延を与える。遅延素子1012を使用すると、図4に示した時間応答調節回路412によるVGAの制御信号の応答時間を変えることができる。送信機の特定の構成およびシステム要件に依存して、他の遅延値を使用することもできる。電力の節約干渉を最小化し、電力を節約するために、各加入者ユニットは、ユーザの会話中の発話行為speechactivityのレベルに依存して異なるビットレートで送信する。加入者ユニット内では、可変レートの音声ボコーダは、ユーザが能動的に発話しているときはフルレートで、黙音例えば、ポーズの期間中は低速で音声データを供給する。可変レートのボコーダは、米国特許第5414796号VariableRateVocoderに詳しく記載されており、これは本発明の譲受人に譲渡され、ここでは参考文献として取り上げている。CDMA通信システムは、ユーザが発話行為を減らすか、または発話を止めるとき、送信ビット数を減らし、使用電力を低減し、干渉を低減することによって、逆方向リンクの容量を増加する。逆方向リンク上では、発話行為が少ないとき、時間期間中に一時的に送信機をオフにすることによって、干渉を低減する。IS-95-Aの標準規格にしたがって、電力制御グループと呼ばれる特定の時間増分例えば、1.25ミリ秒の間、送信機はオンまたはオフにされる。この時間増分中にデータが送られるときは、電力制御グループは有効であると考えられる。本発明の1つの態様にしたがって、送信が行われていないとき、電力制御グループの間にPAをオフにすることに加えて、制御機構は、1有効な電力制御グループ中でも、要求されている出力電力レベルを与える必要がないとき、PAの電源を切るか、または2電話が通話中でないときは、送信連鎖の全信号路および関係するバイアス回路の電源を切るか、あるいは1および2の両者を行う。一定の情況例えば、低出力伝送電力レベルの間は、送信中の要求されている出力伝送電力レベルはドライバのみによって与えられることが分かった。これらの情況では、PAはバイパスされ、電源を切られて、電力を節約できる。一定の他の情況では、例えば、送信が行われていない電力制御グループ中では、全伝送信号路は電源を切られて、より多くの電力を節約することも分かった。電力の節約は、移動加入者ユニットにおいてとくに好都合であり、スタインドバイおよび通話時間を効果的に増加する。PAは、通常は、オンにされて、特定のウオームアップ期間の間ウオームアップされ、使用前にすなわち、RF信号を供給される前に、適切なバイアスで安定化される。PAを適切にウオームアップするのに失敗すると、出力伝送電力において過渡電流が発生し、システムの性能を劣化することがある。ウオームアップ時間は、特定のPAの設計に依存して、150μ秒ないし500μ秒である。図11aおよび11bは、本発明の実施形態にしたがってPAおよび送信連鎖を制御するのに使用される信号のタイミング図を示している。制御信号TXOUTは、有効な電力制御グループ、または加入者ユニットによってデータが送られるときの時間を示す。既に記載したように、各電力制御グループは特定の期間例えば、IS-95-Aに準拠するシステムにおいて1.25ミリ秒を含む。制御信号TXOUTは、例えばユーザの発話行為に依存する。音声信号PAINTERNALSTATE1は、PAの電力利得が要求される時を示している。ドライバのみが要求されている電力レベルを供給できるので、一定の出力伝送電力レベルより低いときは、PAはバイパスされるか、または電源を切られることが分かった。制御信号PAINTERNALSTATE1は、例えば加入者ユニットの動作状態に依存する。また、制御信号PAINTERNALSTATE1は、制御信号PAPOWERUPおよびPAR1を求めるのにも使用される。制御信号PAPOWERUPは、ウオームアップ時間を含む送信中にPAをオンにする必要があるときを示し、制御信号PAR1は、ウオームアップされたPAが使用されるときを示している。図8aおよび8bを参照すると、これらのPAアーキテクチャは、入力RF信号をバイパス経路を介して出力へスイッチすることによってPAのバイパスを可能にする。PAをバイパスするスイッチの制御信号SW0およびSW1は、PAの利得を制御し、ドライバ-PAの利得状態を識別する制御信号PAR0およびPAR1から求めることができる。例えば、図8aおよび8bに示した両方のアーキテクチャでは、制御信号PAR1はスイッチ信号SW1に関係するまた、図8aに示したアーキテクチャでは、制御信号PAR0はスイッチ制御信号SW0に関係する。PAをオンおよびオフにするのを制御する信号PAONを生成するには、PAWARMUPを使用する。ドライバ-PAの利得は、通常は、高出力伝送電力レベルが要求されるときに高利得に設定される。図9dを参照すると、出力伝送電力レベルが増加するとき、より多くの利得がドライバ-PAによって供給される。表1に示した特定の実施形態では、2つの最も高いドライバ-PAの利得設定に対応する利得状態10および11の間、PAはオンにされ、使用中である。図11cに示されていて、かつ図11aおよび11bのタイミング図に記載されている実施形態では、PAをオンおよびオフにする制御信号PAONは、PAONoldおよびPAPOWERUPの制御信号から求められる。制御信号PAONoldは無効の電力制御信号グループ中のPAのオン/オフを制御し、制御信号PAPOWERUPは有効の電力制御信号グループ中のPAのオン/オフを制御する。実施形態では、有効な電力制御グループ中すなわち、送信機がデータを送っているときおよび要求されている電力レベルを与えるのにPAが必要とされているとき、PAはオンにされる。したがって制御信号PAONoldおよびPAPOWERUPの両者がアサートされるとき、制御信号PAONはアサートされる。しかしながら、制御信号PAONは、PA入力例えば、時間tAおよびtCにRF信号が到達する前に、特定量の時間tPAWARMUPにアサートされる。PAのウオームアップ時間tPAWARMUPは特定のPA設計の要件に基づいてプログラム可能である。PAは、通常は、システムの性能を劣化しない場合は、必要ないときは例えば、時間tBおよびtDでは、直ちに電源を切ってもよい。1つの実施形態では、伝送信号路およびバイアス回路は、有効の電力制御グループ中はオンにされ、データが送られないときはオフにされる。したがって制御信号TXOUTがアサートされるときは、制御信号TXONはアサートされる。しかしながら、制御信号TXONは、伝送信号路の入力に信号が到達する前例えば、時間tAおよびtCの特定量の時間tTXWARMUPにアサートされる。伝送信号路のウオームアップ時間tTXWARMUPも、特定の伝送信号路設計の要件に基づいてプログラム可能である。さらに加えて、連鎖のウオームアップ時間tTXWARMUPは、PAのウオームアップ時間tPAWARMUPと同じであっても、または異なっていてもよい。図2に示した送信機のアーキテクチャを参照すると、制御信号TXONを使用して、VGA220、ミクサー222、およびドライバ226の電源を切ることができる。図11cは、制御信号PAONを生成して、PAをオンおよびオフにする回路の実施形態の図を示している。制御信号PAR1およびPAINTERNALSTATE1は、ANDゲート1112の反転入力および非反転入力にそれぞれ供給される。制御信号の前の値PAPOWERUPn-1は、ANDゲート1112の別の反転入力へ供給される。ANDゲート1112の出力は、PAをウオームアップする必要があることを示す信号であり、遅延素子1114の入力へ供給される。遅延素子1114は、制御入力PAWARMUPによって示されているように、特定の遅延によって信号を遅延する。遅延素子1114からの出力は、PAの要求されているウオームアップ時間に対応するパルスであり、ORゲート1118の入力へ供給される。制御信号PAINTERNALSTATE1は、PAが要求されるときにアサートされ、ORゲート1118の他の入力へ供給される。ORゲートの出力は、ラッチ1122のデータ入力へ供給され、ラッチ1122はこの制御信号を、伝送路の他の制御信号と同期させる。ラッチ1122からの出力は制御信号PAPOWERUPを含む。次に制御信号PAPOWERUPおよびPAONoldは論理積をとられ、制御信号PAONを供給する。制御信号TXONは、制御信号PAONoldと同様のやり方で生成することができる。図11dは、制御信号PAR1:0を生成する回路の実施形態の図を示している。制御信号PAR1:3RISEおよびPAR1:3FALL、前の制御信号PARANGESTATE1:0、およびTXAGCVALUEは、ヒステリシスをもつ優先エンコーダ1140に供給され、優先エンコーダ1140は1組の制御信号を供給する。これらの信号は、フリップフロップ1142によって、4.8kHzEのクロックでラッチされ、制御信号PARANGESTATE1:0を供給する。制御信号PAINTERNALSTATE1:0およびPAR1:0はMUX1144へ供給され、MUX1144は、制御信号WARMINGに基づいて制御信号の組の1つを選択する。MUX1144からの出力は、フリップ-フロップ1146によって4.8キロヘルツのクロックでラッチされ、制御信号PAR1:0を供給する。要約して、要求されている伝送電力がPAのレンジ状態をバイパスする例えば、00,01からバイパスしない例えば、10,11ヘ変更する必要を示すとき、すなわちPAINTERNALSTATE1が0から1へ遷移し、PAPOWERUPが0であるとき、PAPOWERUPは次の4.8キロヘルツのクロックでハイhighでアサートされる。PAPOWERUPは、少なくともソフトウエアによってプログラム可能なPAWARMUP期間の間、ハイのままでありすなわち、図11cの信号WARMINGがハイである間、したがってPAは使用前にウオームアップされる。PAINTERNAL1がハイである限り、またはPAが使用中である限り、PAPOWERUPはハイのままである。これは、図11cに示した。図11dは、WARMINGがハイであるすなわち、PAがウオーミングアップしている限り、PAINTERNALSTATE1:0がバイパスしない状態10,11への変更を示しても、真の内部状態PARANGESTATE1:0およびピンPAR1:0は前のバイパスPA状態00,01を保持する。これは、PAがウオームアップされる前は使用されないことを保証している。ソフトウエアでプログラム可能なPAWARMUP時間が切れた後で、信号WARMINGはローlowに遷移し、PAがウオームアップされ、使用する準備ができていることを示す。図11dのMUX1144は、新しいバイパスしない状態10,11をPAの内部状態PAINTERNALSTATE1:0およびピンPAR1:0へ伝搬し、PAが現在使用できることを示す。PAの周りの図8aおよび8b内のスイッチSW1を閉じることができすなわち、PAR1はハイである、ウオームアップPAが現在使用中であり、VGA利得から適切な利得ステップが差し引かれる。PARANGESTATE1:0は、図6に示したように、VGAからの適切な利得ステップGAINOFFSET0-3の減算を制御する。動作状態がバイパスしないPA状態10,11を示す限り、すなわちPAINTERNAL1がハイである限り、PAは使用中のままである。図11aに示した実施形態では、送信機がゲートオフされるときすなわち、データが送られない期間および送信中にPAが必要ないときすなわち、低出力伝送電力レベルが要求されているとき、PAは電源を切られる。上述の実施形態は、当業者が本発明を生成または使用できるようにするために与えられている。これらの実施形態に対する種々の変形は当業者には容易に明らかとなり、本明細書に記載した一般的な原理は発明的な能力を使用せずに他の実施形態へ応用できるであろう。したがって、本発明は、本明細書に記載した実施形態に制限されることを意図されず、本明細書に記載した原理および斬新な特徴に一致する最も幅広い技術的範囲にしたがうことを意図されている。"