一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備え、前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっていることを特徴とする半導体記憶装置。前記凸部は、絶縁材料によって形成されていることを特徴とする請求項1記載の半導体記憶装置。前記ゲート電極膜と前記電荷蓄積膜との間に設けられ、前記凸部を覆うブロック絶縁膜をさらに備えたことを特徴とする請求項1または2に記載の半導体記憶装置。前記ゲート電極膜と前記電荷蓄積膜との間に設けられたブロック絶縁膜と、誘電率が前記ブロック絶縁膜の誘電率よりも低く、前記凸部を覆う低誘電率膜と、をさらに備えたことを特徴とする請求項1または2に記載の半導体記憶装置。前記ゲート電極膜と前記電荷蓄積膜との間に設けられたブロック絶縁膜と、誘電率が前記ブロック絶縁膜の誘電率よりも低誘電率膜と、をさらに備え、前記凸部は前記ブロック絶縁膜及び前記低誘電率膜の双方に接していることを特徴とする請求項1または2に記載の半導体記憶装置。本発明の実施形態の目的は、動作速度が高い半導体記憶装置を提供することである。実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体記憶装置を例示する斜視図であり、図2は、本実施形態に係る半導体記憶装置を例示する断面図であり、図3は、図2に示す領域Rを例示する一部拡大断面図であり、図4は、本実施形態に係る半導体記憶装置を例示する一部拡大断面図である。なお、図1においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。また、図1においては、ゲート電極膜21を4層のみ示し、図2においては、ゲート電極膜21を11層示しているが、ゲート電極膜21の積層数は任意である。図1及び図2に示すように、本実施形態に係る半導体記憶装置1以下、単に装置1ともいうにおいては、シリコン基板11が設けられている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板11の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち上下方向をZ方向とする。シリコン基板11の上層部分には、STIshallowtrenchisolation12が選択的に形成されている。また、シリコン基板11上にはシリコン酸化膜13が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコンリンドープドシリコンからなるバックゲート電極膜14が設けられている。バックゲート電極膜14の上層部分には、Y方向に延びる略直方体形状の凹部15が複数形成されており、凹部15の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜16が設けられている。凹部15の形状は、上面よりも底面が小さい逆四角錐台形であってもよい。また、バックゲート電極膜14上には、シリコン酸化膜17が設けられている。シリコン酸化膜17上には、中空構造体20が設けられている。中空構造体20においては、複数本のゲート電極膜21が設けられている。ゲート電極膜21は、ボロンが導入されたシリコンボロンドープドシリコンからなり、その形状はX方向に延びる帯状であって、Y方向及びZ方向に沿ってマトリクス状に配列されている。また、中空構造体20の端部は階段状に加工されており、Z方向に配列されたゲート電極膜21のそれぞれが各段を構成している。ゲート電極膜21は、装置1のワード線である。Z方向において、ゲート電極膜21同士は相互に離隔しており、ゲート電極膜21間の空間の一部は気体層22となっている。気体層22は、例えば、大気、乾燥窒素又は不活性ガス等の気体によって構成されている。気体層22は、周囲から完全に離隔されて気密状態にあってもよく、周囲と連通していてもよい。気密状態にある場合は、気体層22の圧力は大気圧よりも低くてもよく、高くてもよい。Y方向において隣り合うゲート電極膜21間には、例えばシリコン酸化物からなる絶縁板材23が設けられている。絶縁板材23の形状は、X方向及びZ方向に拡がる板状であり、中空構造体20を貫通している。また、中空構造体20上にはシリコン酸化膜26が設けられており、その上には、ボロンドープドシリコンからなり、X方向に延びる制御電極27が複数本設けられている。そして、中空構造体20、シリコン酸化膜26及び制御電極27には、Z方向に延びる複数本の貫通ホール30が形成されている。貫通ホール30はX方向及びY方向に沿ってマトリクス状に配列されており、制御電極27、シリコン酸化膜26及び中空構造体20を貫いて、凹部15のY方向両端部に到達している。これにより、Y方向において隣り合う一対の貫通ホール30が、凹部15によって連通されて、1本のU字ホール31を構成している。各貫通ホール30の形状は例えば円柱形であり、各U字ホール31の形状はほぼU字形である。また、各ゲート電極膜21は、X方向に沿って配列された2列の貫通ホール30によって貫かれている。Y方向における凹部15の配列とゲート電極膜21の配列とは、配列周期が同じで位相が半周期分ずれているため、各ゲート電極膜21を貫く2列の貫通ホール30の各列は、相互に異なるU字ホール31に属している。図3及び図4に示すように、ゲート電極膜21における貫通ホール30に対向した端部には、Z方向に沿って突出した凸部24が設けられている。凸部24の形状は、貫通ホール30を囲む環状である。凸部24は、例えば、シリコン酸化物によって形成されている。また、U字ホール31の内面上には、ブロック絶縁膜35が設けられている。ブロック絶縁膜35は、装置1の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜36を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。なお、ブロック絶縁膜35の膜構造は、1種類の膜のみによって構成された単層構造には限定されず、複数種類の膜が積層された積層構造であってもよい。ブロック絶縁膜35は、貫通ホール30の内面上からゲート電極膜21の上下面上に回り込んでおり、ゲート電極膜21の上下面を覆っており、凸部24も覆っている。ブロック絶縁膜35におけるゲート電極膜21の上面を覆う部分のうち、凸部24を覆う部分は、それ以外の部分よりも上方に突出している。また、ブロック絶縁膜35におけるゲート電極膜21の下面を覆う部分のうち、凸部24を覆う部分は、それ以外の部分よりも下方に突出している。このため、ブロック絶縁膜35において、Z方向において隣り合う2枚のゲート電極膜21のうち、上側のゲート電極膜21の下面における凸部24以外の領域を覆う部分と、下側のゲート電極膜21の上面における凸部24以外の領域を覆う部分とは、相互に離隔しており、これらの間が上述の気体層22となっている。一方、ブロック絶縁膜35において、上側のゲート電極膜21の下面上に設けられた凸部24を覆う部分と、下側のゲート電極膜21の上面上に設けられた凸部24を覆う部分とは、相互に接しており、貫通ホール30と気体層22とを区画する円筒状の壁となっている。また、ブロック絶縁膜35における貫通ホール30の中心線に向いた面のうち、Z方向における位置が気体層22の中央部に相当する領域には、ブロック絶縁膜35がゲート電極膜21間の空間内に進入していることを反映して、凹みが形成されている。ブロック絶縁膜35上には、電荷蓄積膜36が設けられている。電荷蓄積膜36は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。本実施形態においては、電荷蓄積膜36はU字ホール31内のみに配置されており、Z方向において隣り合うゲート電極21間の空間には侵入していない。電荷蓄積膜36上には、トンネル絶縁膜37が設けられている。トンネル絶縁膜37は、通常は絶縁性であるが、装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁膜37もU字ホール31内のみに配置されており、Z方向において隣り合うゲート電極21間の空間には侵入していない。なお、トンネル絶縁膜37の膜構造は、1種類の膜のみによって構成された単層構造には限定されず、複数種類の膜が積層された積層構造であってもよい。ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37が積層されることにより、メモリ膜33が形成されている。U字ホール31内には、不純物、例えばボロンBが導入されたポリシリコンが埋め込まれており、U字ピラー38が形成されている。U字ピラー38の形状は、U字ホール31の形状を反映したU字形である。U字ピラー38はトンネル絶縁膜37に接している。U字ピラー38のうち、貫通ホール30内に配置された部分が半導体部材としてのシリコンピラー39となっており、凹部15内に配置された部分が接続部材40となっている。シリコンピラー39の形状は、貫通ホール30の形状を反映した円柱形であり、接続部材40の形状は、凹部15の形状を反映した略直方体状であり、例えば逆四角錐台形である。なお、ポリシリコンはU字ホール31内に完全に充填されていて柱状のU字ピラー38を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のU字ピラー38を形成していてもよい。また、この空洞の一部又は全部には、シリコン窒化物等の絶縁材料が埋め込まれていてもよい。階段状に加工された中空構造体20の側面上、シリコン酸化膜26の側面上、及び制御電極27の側面上には、シリコン窒化膜図示せずが設けられている。シリコン窒化膜は中空構造体20の端部の形状を反映して階段状に形成されている。また、図2に示すように、制御電極27上及びシリコン窒化膜上には、例えばシリコン酸化物からなる層間絶縁膜42が設けられており、中空構造体20を埋め込んでいる。層間絶縁膜42内には、プラグ43が埋め込まれている。プラグ43はシリコンピラー39の直上域に配置されており、シリコンピラー39に接続されている。また、層間絶縁膜42内におけるプラグ43よりも上方の部分には、ソース線47及びプラグ48が埋め込まれている。ソース線47は、X方向に延びており、U字ピラー38に属する一対のシリコンピラー39のうちの一方にプラグ43を介して接続されている。プラグ48はU字ピラー38に属する一対のシリコンピラー39のうちの他方にプラグ43を介して接続されている。層間絶縁膜42上には、Y方向に延びるビット線51が設けられており、プラグ48に接続されている。装置1においては、ゲート電極膜21とシリコンピラー39との交差部分にメモリセルトランジスタが形成され、制御電極27とシリコンピラー39との交差部分に選択トランジスタが形成される。これにより、ビット線51とソース線47との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図5~図14は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、各図のaは工程平面図であり、各図のbはaに示すA-A’線による工程断面図であり、図15~図19は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。先ず、図5a及びbに示すように、シリコン基板11を用意する。そして、シリコン基板11の上層部分にSTI12図2参照を選択的に形成する。次に、周辺回路領域図示せずにトランジスタを形成する。また、シリコン基板11の上面上にシリコン酸化膜13を形成する。次に、リンがドープされたポリシリコンからなる膜を成膜し、選択的に除去することにより、バックゲート電極膜14を形成する。次に、フォトリソグラフィ法により、バックゲート電極膜14の上面にY方向を長手方向とする略直方体形状、例えば逆四角錐台形状の凹部15を形成する。凹部15は、X方向及びY方向に沿ってマトリクス状に配列するように、複数の領域に形成する。次に、図6a及びbに示すように、凹部15の内面上にシリコン酸化膜16を形成する。次に、全面に不純物が導入されていないシリコンノンドープドシリコンを堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極膜14の上面上から除去すると共に、凹部15内に残留させる。この結果、バックゲート電極膜14の上面における凹部15間の領域が露出すると共に、凹部15内にノンドープドシリコン材71が埋め込まれる。次に、図7a及びbに示すように、バックゲート電極膜14上の全面にシリコン酸化膜17を成膜する。シリコン酸化膜17の膜厚は、バックゲート電極膜14と、後の工程においてシリコン酸化膜17上に形成されるゲート電極膜21のうち、最下段のゲート電極膜21との間で耐圧を確保でき、且つ、後述するスリット74図8a及びb参照を形成する際にストッパとして機能できる程度の膜厚とする。次に、ボロンが導入されたポリシリコンからなるボロンドープドポリシリコン膜72と、犠牲膜73とを交互に成膜し、積層体70を形成する。このとき、図15に示すように、各犠牲膜73は、シリコン窒化物からなるシリコン窒化層61、不純物が導入されていないポリシリコンからなるノンドープドポリシリコン層62及びシリコン窒化層63を、この順に堆積させることによって成膜する。次に、図8a及びbに示すように、フォトリソグラフィ及びエッチングを行い、積層体70に、その上面側から、X方向に延びる複数本のスリット74を形成する。各スリット74は、積層体70をZ方向に貫通し、凹部15におけるY方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン膜72を複数本のゲート電極膜21に分断する。次に、図9a及びbに示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット74内にも埋め込まれる。その後、全面エッチングを施して、積層体70の上面上から絶縁材料を除去すると共に、スリット74内に残留させる。これにより、スリット74内にX方向及びZ方向に拡がる板状の絶縁板材23が形成される。また、積層体70の上面においては、最上段のゲート電極膜21が露出する。次に、図10a及びbに示すように、積層体70上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。このとき、シリコン酸化膜26の膜厚は、最上段のゲート電極21とボロンドープドポリシリコン膜75との間の耐圧を十分に確保できる膜厚とする。次に、図11a及びb並びに図16に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜75、シリコン酸化膜26及び積層体70を貫通するように、Z方向に延びる複数本の貫通ホール30を形成する。貫通ホール30は、Z方向から見て円形に形成する。また、貫通ホール30はX方向及びY方向に沿ってマトリクス状に配列させ、Y方向において隣り合う一対の貫通ホール30を、凹部15のY方向両端部に到達させる。これにより、1つの凹部15の両端に一対の貫通ホール30が連通されて、U字ホール31が形成される。次に、図12a及びbに示すように、凹部15内に埋め込まれたノンドープドシリコン材71を除去する。また、犠牲膜73を除去すると共に、凸部24を形成する。具体的には、図17~図19に示す工程を実施する。すなわち、図17に示すように、貫通ホール30を介してエッチングを行い、貫通ホール30の内面からシリコン窒化層61及び63を後退させる。このエッチングは、等方的であり、且つ、ボロンドープドポリシリコンからなるゲート電極膜21及びノンドープドポリシリコン層62のエッチング速度に対して、シリコン窒化層61及び63のエッチング速度が十分に高くなるような条件で行う。例えば、リン酸によるウェットエッチングを行う。これにより、貫通ホール30の内面に窪み64が形成される。次に、図18に示すように、貫通ホール30の内面上に、絶縁材料、例えば、シリコン酸化物65を堆積させる。この絶縁材料は、シリコン窒化層61及び63を形成するシリコン窒化物とは異なる絶縁材料とする。また、堆積方法は、等方的であって、埋込性が良好な方法、例えば、LPCVDlowpressurechemicalvapordeposition:低圧化学気相成長法とする。更に、シリコン酸化物65の堆積量は、窪み64内に十分に埋め込まれるような量とする。次に、例えば、フッ酸を用いたウェットエッチング又はCDEchemicaldryetching等の等方性エッチングを施して、シリコン酸化物65をエッチバックする。これにより、シリコン酸化物65のうち、貫通ホール30の内面における窪み64以外の領域上に堆積された部分が除去され、窪み64内に堆積された部分のみが残留する。次に、図19に示すように、貫通ホール30を介してウェットエッチングを行い、ノンドープドシリコン材71図11b参照及びノンドープドポリシリコン層62図18参照を除去する。このとき、エッチング液には、例えば、アルカリ性のエッチング液、例えば、コリンを主成分とするTMYを使用する。次に、例えば、リン酸を用いたウェットエッチングを行い、シリコン窒化層61及び63図18参照を除去する。このとき、シリコン酸化物65における窪み64図18参照内に残留した部分は除去されず、凸部24となる。このようにして、犠牲膜73が除去されると共に、ゲート電極膜21における貫通ホール30に対向する端部に、Z方向に沿って突出した凸部24が形成される。また、Z方向におけるゲート電極膜21間に隙間76が形成される。この結果、隙間76における貫通ホール30側の端部は、Z方向において対向する一対の凸部24によって、くびれた形状となる。また、図12a及びbに示すように、ゲート電極膜21は板状の絶縁板材23によって支持される。次に、図13a及びb並びに図3及び図4に示すように、例えば、ALDatomiclayerdeposition:原子層堆積法により、シリコン酸化物を堆積させる。このときのシリコン酸化物の堆積量は、Z方向において対向する凸部24間の距離の半分以上とする。このシリコン酸化物はU字ホール31内に侵入し、U字ホール31の内面上に堆積し、ブロック絶縁膜35を形成する。また、このシリコン酸化物は貫通ホール30を介して隙間76内にも侵入し、隙間76の内面上、すなわち、ゲート電極膜21の上下面上及び絶縁板材23における隙間76内に露出した面上にも堆積し、ブロック絶縁膜35を形成する。このとき、ブロック絶縁膜35は凸部24を覆うため、ブロック絶縁膜35が隙間76の内部を完全に埋め込む前に、ブロック絶縁膜35における対向する一対の凸部24を覆う部分が相互に接触する。これにより、隙間76における凸部24によって挟まれた部分がブロック絶縁膜35によって閉塞される。そして、この時点でブロック絶縁膜35によって埋め込まれずに残っている隙間76の内部は、その後も埋め込まれることなくそのまま残り、気体層22となる。このようにして、積層体70が中空構造体20となる。次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜35上に電荷蓄積膜36が形成される。このとき、貫通ホール30から見て、隙間76の入口はブロック絶縁膜35によって閉塞されているため、電荷蓄積膜36は隙間76内には進入せず、U字ホール31内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜36上にトンネル絶縁膜37が形成される。トンネル絶縁膜37も隙間76内には進入せず、U字ホール31内のみに形成される。ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37により、メモリ膜33が形成される。なお、メモリ膜33の形成に際して、中空構造体20は不可避的に加熱される。次に、U字ホール31内に、不純物、例えばボロンを含有させたポリシリコンを埋め込む。これにより、U字ホール31内に、形状がU字形のU字ピラー38が形成される。U字ピラー38のうち、貫通ホール30内に配置された部分がZ方向に延びるシリコンピラー39となり、凹部15内に配置された部分がY方向に延びる接続部材40となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜75上に堆積されたポリシリコン、トンネル絶縁膜37、電荷蓄積膜36及びブロック絶縁膜35を除去し、ボロンドープドポリシリコン膜75を露出させる。次に、図14a及びbに示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜75に対して、その上面側からX方向に延びるスリット77を複数本形成する。このとき、スリット77は、X方向に配列された複数の貫通ホール30からなる列間に形成し、また、各スリット77にはボロンドープドポリシリコン膜75を貫通させてシリコン酸化膜26まで到達させる。これにより、ボロンドープドポリシリコン膜75が、X方向に配列された複数の貫通ホール30からなる列毎に分断され、X方向に延びる複数本の制御電極27となる。その後、スリット77内にシリコン酸化物を埋め込む。次に、図1及び図2に示すように、中空構造体20上にレジストマスク図示せずを形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、中空構造体20及び制御電極27の端部を階段状に加工する。次に、中空構造体20及び制御電極27の側面上にシリコン窒化膜図示せずを形成し、全体を層間絶縁膜42によって埋め込む。次に、層間絶縁膜42内にプラグ43を形成する。その後、層間絶縁膜42上にソース線47を形成し、更に層間絶縁膜42を堆積させて、プラグ48を形成する。次に、層間絶縁膜42上に、ビット線51を形成する。このようにして、本実施形態に係る半導体記憶装置1が製造される。次に、本実施形態の効果について説明する。本実施形態においては、図17~図19に示す工程において、ゲート電極膜21における貫通ホール30側の端部に、Z方向に沿って突出した凸部24を形成している。これにより、図3及び図4に示す工程において、ブロック絶縁膜35を堆積させたときに、隙間76における貫通ホール30側の端部をブロック絶縁膜35によって閉塞させて、隙間76内を気体層22とすることができる。気体層22の比誘電率はほぼ1であり、固体の絶縁材料の比誘電率よりも低いため、ゲート電極膜21間の寄生容量を低減することができる。これにより、ゲート電極膜21に電位を印加してメモリセルを駆動する際に、CR遅延の発生を抑えることができる。より具体的には、ゲート電極膜21を所定の電位に調整するために要する時間は、ゲート電極膜21の長さに比例し、ゲート電極膜21の単位長さ当たりの抵抗及びゲート電極膜21間の単位長さ当たりの電気容量にそれぞれ比例する。従って、電位の調整に要する時間を短縮するためには、これらの3つの要素のうち少なくとも1つを低減する必要がある。本実施形態においては、ゲート電極膜21間の電気容量を低減することにより、ゲート電極膜21の電位の調整に要する時間を短縮している。この結果、メモリセルに対するデータの書込及び読出に要する時間を短縮することができ、半導体記憶装置1の動作を高速化することができる。また、一般に、隣り合うシリコンピラー39間に生じる静電容量により、これらのシリコンピラー39間に所定の電位差を生じさせようとしても、実際に生じる電位差はそれよりも小さくなってしまう場合がある。これに対して、本実施形態においては、図4に示すように、シリコンピラー39間に気体層22が配置されている。これにより、隣り合うシリコンピラー39間の静電容量を低減することができる。この結果、隣り合うシリコンピラー39間における電位差の減少を抑えることができる。この効果は、シリコンピラー39間の距離がより短いX方向において顕著である。このため、本実施形態によれば、シリコンピラー39の電位を精度よく制御することができる。更に、本実施形態においては、図12及び図17~図19に示す工程において、犠牲膜73を除去した後、図13に示す工程において、メモリ膜33を形成している。このため、メモリ膜33を成膜する際の加熱によって、ボロンドープドポリシリコン膜72に含まれるボロンが、犠牲膜73のノンドープドポリシリコン層62内に拡散することがない。このため、図19に示す工程において、ノンドープドポリシリコン層62のみを選択的に除去することができる。更にまた、本実施形態においては、凸部24を絶縁材料によって形成している。これにより、ゲート電極膜21とシリコンピラー39との間に電圧を印加したときに、凸部24に電界が集中することを防止できる。このため、本実施形態に係る半導体記憶装置1は、信頼性が高い。更にまた、本実施形態においては、ブロック絶縁膜35によって隙間76の入口を閉塞している。このため、ブロック絶縁膜35の形成と隙間76の閉塞とを同時に行うことができる。この結果、気体層22を設けるために工程数を増加させる必要がなく、半導体記憶装置1の製造コストを抑えることができる。更にまた、本実施形態においては、接続部材40におけるY方向中央部の直上域に、絶縁板材23を設けている。これにより、Y方向に沿って配列されたゲート電極膜21同士を確実に絶縁すると共に、ゲート電極膜21を確実に支持することができる。次に、第2の実施形態について説明する。図20は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。図20に示すように、本実施形態に係る半導体記憶装置2は、前述の第1の実施形態に係る半導体記憶装置1図3参照と比較して、ゲート電極膜21とブロック絶縁膜35の間に低誘電率膜81が設けられており、凸部24はブロック絶縁膜35ではなく、低誘電率膜81によって覆われている点が異なっている。低誘電率膜81を形成する材料の誘電率は、ブロック絶縁膜35を形成する材料、例えばシリコン酸化物の誘電率よりも低い。また、ゲート電極膜21の上下面は低誘電率膜81によって覆われており、隙間76は低誘電率膜81における凸部24を覆う部分によって閉塞されている。このため、ブロック絶縁膜35は隙間76内には進入していない。このような半導体記憶装置2は、貫通ホール30の内面上に、ブロック絶縁膜35を成膜する前に低誘電率材料を堆積させて、低誘電率膜81を成膜することによって製造することができる。この場合、ブロック絶縁膜35は低誘電率膜81上に形成されるため、隙間76内には進入しない。本実施形態によれば、ゲート電極膜21間にブロック絶縁膜35ではなく低誘電率膜81を配置することにより、ゲート電極膜21間の寄生容量をより低減し、半導体記憶装置の動作をより一層高速化させることができる。また、シリコンピラー39間の静電容量をより低減し、シリコンピラー39の電位をより高精度に制御することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図21は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。図21に示すように、本実施形態に係る半導体記憶装置3は、前述の第2の実施形態に係る半導体記憶装置2図20参照と比較して、低誘電率膜81がゲート電極膜21間のみに配置されており、貫通ホール30内には配置されていない点が異なっている。これにより、凸部24間は低誘電率膜81によって閉塞されているが、凸部24における貫通ホール30内に露出した面は、ブロック絶縁膜35に接している。すなわち、凸部24は低誘電率膜81及びブロック絶縁膜35の双方に接している。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図22~図24は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。先ず、図5~図12、図15~図19に示す方法により、ゲート電極膜21間に隙間76を形成し、ゲート電極膜21の上下面における貫通ホール30に面した部分に、凸部24を形成する。次に、図22に示すように、低誘電率膜81を堆積させて、隙間76を凸部24間において閉塞させる。このとき、低誘電率膜81は凸部24を覆い、貫通ホール30の側面上にも堆積する。次に、図23に示すように、凸部24に対して低誘電率膜81を選択的にエッチングするような条件で等方エッチングを施し、低誘電率膜81における貫通ホール30の側面上に堆積された部分を除去する。このとき、凸部24は残留する。次に、図24に示すように、貫通ホール30の側面上に、ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37をこの順に成膜し、メモリ膜33を形成する。以後の工程は、前述の第1の実施形態と同様である。なお、例えば、ブロック絶縁膜35にシリコン窒化物が含まれている場合には、低誘電率膜81としてシリコン酸化膜を使用することができる。この場合には、図15に示す工程において、シリコン窒化層61及び63の代わりにシリコン酸化層を形成し、図17に示す工程において、このシリコン酸化層をフッ酸を用いて等方エッチングして窪み64を形成する。また、図18に示す工程において、シリコン酸化物65の代わりにシリコン窒化物を堆積させ、燐酸を使用して等方エッチングを施す。更に、図22に示す工程において、シリコン酸化物を堆積させることにより低誘電率膜81を形成し、図23に示す工程において、フッ酸を使用して、低誘電率膜81に対して等方エッチングを施す。このようにして、図23に示す工程において、シリコン酸化物からなる低誘電率膜81とシリコン窒化物からなる凸部24との間で、エッチング選択比を確保することができる。次に、第4の実施形態について説明する。図25は、本実施形態に係る半導体記憶装置におけるメモリセル周辺を例示する断面図である。図25に示すように、本実施形態に係る半導体記憶装置4は、前述の第1の実施形態に係る半導体記憶装置1図3参照と比較して、凸部24がゲート電極膜21と一体的に形成されている点が異なっている。すなわち、凸部24は、ゲート電極膜21と同じ導電性材料によって形成されている。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図26~図28は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、メモリセル周辺を示す。先ず、図5a及びb並びに図6a及びbに示すように、前述の第1の実施形態と同じ方法により、シリコン基板11上にシリコン酸化膜13及びバックゲート電極膜14を成膜し、バックゲート電極膜14の上面に凹部15を形成し、その内部にノンドープドシリコン材71を埋め込む。次に、図7a及びbに示すように、バックゲート電極膜14上にボロンドープドポリシリコン膜72と、犠牲膜73とを交互に成膜し、積層体70を形成する。但し、このとき、図26に示すように、犠牲膜73を、単層のノンドープドポリシリコン層62によって形成する。すなわち、シリコン窒化層61及び63図15参照は形成せずに、ボロンドープドポリシリコン膜72とノンドープドポリシリコン層62とを交互に堆積させる。次に、第1の実施形態と同様な方法により、絶縁板材23及びU字ホール31等を形成する。すなわち、図8a及びbに示すように、積層体70にスリット74を形成し、ボロンドープドポリシリコン膜72を複数本のゲート電極膜21に分断する。次に、図9a及びbに示すように、スリット74内に絶縁板材23を埋め込む。次に、図10a及びbに示すように、積層体70上にシリコン酸化膜26及びボロンドープドポリシリコン膜75を形成する。そして、図11a及びbに示すように、積層体70に貫通ホール30を形成し、凹部15に連通させて、U字ピラー31を形成する。次に、図27に示すように、例えばフッ酸によるウェットエッチングを行う。これにより、貫通ホール30を介して、ゲート電極膜21間からノンドープドポリシリコン層62犠牲膜73を除去すると共に、凹部15内からノンドープドシリコン材71を除去する。次に、図28に示すように、貫通ホール30の内面に対して、不純物をイオン注入する。これにより、ゲート電極膜21における貫通ホール30側の端部に、不純物が高濃度、例えば、1×1015cm-3程度の濃度で導入される。この結果、この端部が膨張し、凸部24が形成される。以後の製造方法は、前述の第1の実施形態と同様である。本実施形態によれば、ボロンドープドポリシリコン膜72及びノンドープドポリシリコン層62のみを堆積させることによって積層体70を形成し、ノンドープドポリシリコン層62を除去した後、貫通ホール30を介して不純物をイオン注入するだけで、ゲート電極膜21の端部に凸部24を形成することができる。これにより、前述の第1の実施形態よりも簡略な工程で、気体層22を備えた半導体記憶装置4を製造することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。なお、前述の各実施形態においては、一対のシリコンピラー39が接続部材40によって相互に接続されて、U字ピラー38を形成している例を示したが、シリコンピラー39は単独で用いられてもよい。この場合は、ソース線をシリコンピラー39の下端に接続する。また、前述の第1及び第4の実施形態においては、凸部24間をブロック絶縁膜35によって閉塞させる例を示し、第2及び第3の実施形態においては、凸部24間を低誘電率膜81によって閉塞させる例を示したが、これには限定されない。例えば、凸部24間はブロック絶縁膜35の膜厚方向の一部分によって閉塞させてもよい。すなわち、ブロック絶縁膜35の成膜の途中で、凸部24間を閉塞させてもよい。又は、凸部24間には、ブロック絶縁膜35の他に、電荷蓄積膜36の膜厚方向の一部分又は全体、トンネル絶縁膜37の膜厚方向の一部分又は全体を配置させてもよい。この場合、仮に電荷蓄積膜36の誘電率がシリコン酸化膜の誘電率よりも高いとしても、ゲート電極膜21間には気体層22が配置されているため、ゲート電極膜21間の寄生容量は全体として低下する。また、シリコンピラー39間の寄生容量も全体として低下する。なお、前述の第2及び第3の実施形態において、凸部24間に電荷蓄積膜36が配置される場合には、低誘電率膜81の誘電率は、凸部24間に配置される膜全体の誘電率よりも低ければよい。更に、前述の各実施形態においては、図11及び図16に示す工程において、貫通ホール30を一括で形成する例を示したが、これには限定されない。例えば、積層体70を貫通するホールと制御電極27を貫通するホールとは、別の工程で形成してもよい。なお、この場合には、図10a及びbに示す工程において、シリコン酸化膜26の膜厚を、積層体70を貫通するホールと制御電極27を貫通するホールとがZ方向において重なるように、マージンを確保できるような膜厚とする。また、積層体70を貫通するホールを複数回に分けて形成してもよい。更にまた、前述の各実施形態においては、絶縁板材23を接続部材40のY方向中央部の直上域を通過するように設ける例を示したが、絶縁板材23は、接続部材40の中央部の直上域の他に、Y方向における接続部材40間の領域の直上域を通過するように設けてもよい。すなわち、Y方向における絶縁板材23の配列周期を、第1の実施形態に示す配列周期の半分としてもよい。この場合は、図8a及びbに示す工程において、スリット74の配列周期を半分にすればよい。更にまた、前述の各実施形態は、相互に組み合わせて実施することもできる。以上説明した実施形態によれば、動作速度が高い半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。