"周波数シンセサイザであって、基準信号用電圧制御発振器と、出力信号用電圧制御発振器と、外部基準入力信号と前記基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第1のPLL-ICと、電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、前記第1のPLL-ICの出力と前記可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、前記スイッチで選択された出力を平滑化して前記基準信号用電圧制御発振器の制御電圧として出力する第1のループフィルタと、前記基準信号用電圧制御発振器からの出力信号と前記出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第2のPLL-ICと、前記第2のPLL-ICからの出力を平滑化して前記出力信号用電圧制御発振器の制御電圧として出力する第2のループフィルタと、前記出力信号用電圧制御発振器の出力を増幅する増幅器と、前記外部基準入力信号を入力して検波する検波回路と、前記検波回路からの検波出力を入力し、前記外部基準入力信号が入力されている入の場合には、前記スイッチに前記第1のPLL-ICの出力を前記第1のループフィルタに出力させる切替信号を出力し、前記外部基準入力信号が入力されていない断の場合には、前記スイッチに前記可変抵抗の出力を前記第1のループフィルタに出力させる切替信号を出力し、前記第1のPLL-ICと前記第2のPLL-ICに所望の周波数を出力させるためのデータを設定する制御回路と、前記外部基準入力信号の断を検出して前記制御回路より高速に前記スイッチに前記可変抵抗の出力を前記第1のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする周波数シンセサイザ。スイッチ高速切替回路は、前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、制御回路からの切替信号を一方の入力端子に入力し、前記ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする請求項1記載の周波数シンセサイザ。スイッチ高速切替回路は、前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、前記ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるPNP型の第1のトランジスタと、前記コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるNPN型の第2のトランジスタと、前記制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるNPN型の第3のトランジスタと、前記第2のトランジスタのコレクタと前記第3のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする請求項1記載の周波数シンセサイザ。スイッチ高速切替回路は、外部基準入力信号を入力して分周する第1のカウンタと、前記第1のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、前記複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、前記排他的論理和回路の出力でリセット動作を行い、前記内部の基準信号を分周する第2のカウンタと、前記第2のカウンタ出力をクロックとして入力し、可変抵抗の出力を第1のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、前記排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする請求項1記載の周波数シンセサイザ。スイッチ高速切替回路は、第1のカウンタと第2のカウンタが、パワーオンリセット信号でリセットし、クリア付フリップフロップが、前記パワーオンリセット信号の反転出力でリセットすることを特徴とする請求項4記載の周波数シンセサイザ。しかしながら、従来の周波数シンセサイザでは、何らかの要因で外部REF入力信号が有り入りの状態から無し断の状態になった場合に、SW3はPLLループ側から可変抵抗2で決まる一定電圧側に切り替わるようになっているが、外部REF入力信号が無くなった瞬間に、PLL-IC11は位相比較できなくなり、SW3で可変抵抗2に切り替わるまでの時間が長いと、PLL-IC11のチャージポンプ出力が不安定になってしまい、出力周波数が所望の周波数からずれてしまうという問題点があった。[外部REF入力信号が断となった場合の状況:図8]外部REF入力信号が断となった場合の状況について図8を参照しながら説明する。図8は、外部REF入力信号が断となった場合の従来の状況を示す図である。横軸を時間として、図8の一段目には外部REF入力信号、二段目にはSW切替信号、三段目にはチャージポンプ出力となるOCXO制御電圧、四段目にはAMP9からの出力周波数が示されている。図8に示すように、Aの時点まで外部REF入力信号が有り存在の場合、次の瞬間から外部REF入力信号が無し不存在となるが、制御回路11で外部REF入力信号の断を判定してSW3にSW切替信号を出力することになる。但し、SW切替信号が出力されるのは、Aの時点より遅れてBの時点となる。A時点からB時点までの時間経過で、チャージポンプ出力に電位変化ΔV1が発生し、その電位変化によってOCXO制御電圧が不安定となり、結果的には出力周波数が変動するものであった。[外部REF入力信号が断となった場合の詳細状況:図9]外部REF入力信号が断となった場合の詳細状況について図9を参照しながら説明する。図9は、外部REF入力信号が断となった場合の従来の詳細状況を示す図である。出力周波数の変動の詳細は、図9に示すように、例えば、OCXO周波数が40MHzで、OCXO制御電圧範囲が制御電圧0~5V、VF感度2ppm/V80Hz/V、VCO出力周波数が804,292,857Hzである場合に、出力周波数の変動は0.2ppmとなっている。尚、特許文献1~3では、基準信号の断無しを検出して固定電圧を電圧制御発振器に制御電圧として出力し、基準信号の入力有りを検出すると、PLLループを形成するものであるが、基準信号の入力の有無を単一の回路で検出するものであるから、外部基準信号の断により高速にスイッチを切り替えて、出力周波数の変動量を最小限にするものとはなっていないものである。本発明は上記実情に鑑みて為されたもので、外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供することを目的とする。上記従来例の問題点を解決するための本発明は、周波数シンセサイザであって、恒温槽付水晶発振器基準信号用電圧制御発振器と、電圧制御発振器出力信号用電圧制御発振器と、外部基準入力信号と基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第1のPLL-ICと、電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、第1のPLL-ICの出力と可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、スイッチで選択された出力を平滑化して基準信号用電圧制御発振器の制御電圧として出力する第1のループフィルタと、基準信号用電圧制御発振器からの出力信号と出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第2のPLL-ICと、第2のPLL-ICからの出力を平滑化して出力信号用電圧制御発振器の制御電圧として出力する第2のループフィルタと、出力信号用電圧制御発振器の出力を増幅する増幅器と、外部基準入力信号を入力して検波する検波回路と、検波回路からの検波出力を入力し、外部基準入力信号が入力されている入の場合には、スイッチに第1のPLL-ICの出力を第1のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない断の場合には、スイッチに可変抵抗の出力を第1のループフィルタに出力させる切替信号を出力し、第1のPLL-ICと第2のPLL-ICに所望の周波数を出力させるためのデータを設定する制御回路と、外部基準入力信号の断を検出して制御回路より高速にスイッチに可変抵抗の出力を第1のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする。本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、制御回路からの切替信号を一方の入力端子に入力し、ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする。本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるPNP型の第1のトランジスタと、該コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるNPN型の第2のトランジスタと、制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるNPN型の第3のトランジスタと、第2のトランジスタのコレクタと第3のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする。本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号を入力して分周する第1のカウンタと、第1のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、排他的論理和回路の出力でリセット動作を行い、内部の基準信号を分周する第2のカウンタと、第2のカウンタ出力をクロックとして入力し、可変抵抗の出力を第1のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする。本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路では、第1のカウンタと第2のカウンタが、パワーオンリセット信号でリセットし、クリア付フリップフロップが、パワーオンリセット信号の反転出力でリセットすることを特徴とする。本発明によれば、制御回路が、検波回路からの検波出力を入力し、外部基準入力信号が入力されている入の場合には、スイッチに第1のPLL-ICの出力を第1のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない断の場合には、スイッチに可変抵抗の出力を第1のループフィルタに出力させる切替信号を出力し、第1のPLL-ICと第2のPLL-ICに所望の周波数を出力させるためのデータを設定し、スイッチ高速切替回路が、外部基準入力信号の断を検出して制御回路より高速にスイッチに可変抵抗の出力を第1のループフィルタに出力させる切替信号を出力する周波数シンセサイザとしているので、外部基準信号の入力断で高速にスイッチを切り替えて可変抵抗からの一定の電圧を用いて発振器の制御電圧として出力でき、出力周波数の変動を抑えることができる効果がある。本発明の実施の形態について図面を参照しながら説明する。[実施の形態の概要]本発明の実施の形態に係る周波数シンセサイザは、外部基準入力信号が断となった場合に、スイッチ高速切替回路が、制御回路より高速にスイッチを第1のPLL-ICから可変抵抗に切り替えるスイッチ切替信号を出力するようにしているので、外部基準入力信号の断から自走までの期間が短くなり、出力周波数の変動を抑えることができるものである。[本PLL回路:図1]本発明の実施の形態に係る周波数シンセサイザについて図1を参照しながら説明する。図1は、本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。本発明の実施の形態に係る周波数シンセサイザ本シンセサイザは、図1に示すように、PLL-IC11と、可変抵抗2と、スイッチSW3と、ループフィルタ14と、OCXO5と、PLL-IC26と、ループフィルタ27と、VCO8と、AMP9と、検波回路10と、制御回路マイコン11と、SW高速切替回路12とを基本的に有している。図7の従来の周波数シンセサイザと比較して、SW高速切替回路12が設けられ、SW3が制御回路11の制御に加えて、SW高速切替回路12からの制御によってSW3を高速に切替動作する点で相違している。[本シンセサイザの各部]本シンセサイザの各部について具体的に説明する。PLL-IC11は、外部基準REF入力信号、例えばルビジウム信号等の10MHzの信号を入力すると共に、OCXO5からの出力信号を入力し、OCXO5からの信号を分周し、外部REF入力信号との位相比較を行い、位相差をパルス幅の電圧でSW3の一方の入力端子に出力する。従って、PLL-ICは、分周器、位相比較器、チャージポンプ等の回路構成をワンチップに収納したものである。尚、PLL-IC11には、所望の周波数を得るための、制御回路11からPLL-IC1用の設定データが入力され、設定される。可変抵抗2は、一端が電源電圧に接続し、他端が接地され、抵抗値を可変にすることで、SW3の他方の入力端子に特定の固定電圧を出力する。スイッチSW3は、SW高速切替回路12又は制御回路11からのSW切替信号に基づいて、2つの入力端子のいずれかを選択し、ループフィルタ14にPLL-IC11からの出力信号又は可変抵抗2からの固定電圧を出力する。ループフィルタ14は、SW3からの出力を平滑化し、制御電圧としてOCXO5に出力する。OCXO恒温槽付水晶発振器5は、ループフィルタ14からの出力を制御電圧として入力し、例えば、40MHzの発振周波数をPLL-IC26及びPLL-IC11に出力する。尚、OCXO5は、請求項における基準信号用電圧制御発振器に相当する。PLL-IC26は、OCXO5からの出力信号とVCO8からの出力信号を入力し、VCO8からの信号を分周し、OCXO5からの信号との位相比較を行い、位相差をパルス幅の電圧でループフィルタ27に出力する。尚、PLL-IC26には、所望の周波数を得るための、制御回路11からPLL-IC2用の設定データが入力され、設定される。ループフィルタ27は、ループフィルタ14と同様に、PLL-IC26からの出力を平滑化し、制御電圧としてVCO8に出力する。VCO電圧制御発振器8は、ループフィルタ27からの出力を制御電圧として発振動作を行い、AMP9及びPLL-IC26に発振信号を出力する。尚、VCO8は、請求項における出力信号用電圧制御発振器に相当する。AMP増幅器9は、VCO8からの発振信号を増幅して出力する。検波回路10は、外部REF入力信号を分岐して入力し、入力信号の検波を行い、検波出力検波結果を制御回路11に出力する。そして、検波回路10は、外部REF入力信号が断となったことを検出し、また、外部REF入力信号が断から入となったことも検出して、制御回路11に出力する。制御回路11は、マイコンで構成されており、最適なPLL-IC1用の設定データをPLL-IC11に、PLL-IC2用の設定データをPLL-IC26に出力する。また、制御回路11は、検波回路10から外部REF入力信号の断検出が入力されると、SW3に可変抵抗2を選択するようSW切替信号を出力する。更に、制御回路11は、検波回路10から外部REF入力信号の入検出が入力されると、SW3にPLL-IC11を選択するようSW切替信号を出力する。SW高速切替回路12は、本実施の形態における特徴的な構成であり、外部REF入力信号の断が発生すると、制御回路11よりも早くSW3に可変抵抗2の固定電圧を選択するSW切替信号を出力するものである。SW高速切替回路12が、制御回路11より高速にSW3の切替動作を実現することにより、外部REF入力信号が断となってからSW3が可変抵抗2に切り替わるまでの時間を短くすることができ、それにより、出力周波数の変動を抑えることができる。SW高速切替回路12は、具体的には、後述する図2,3,4に示したような回路で実現される。[SW高速切替回路の構成例1:図2]SW高速切替回路の構成例1について図2を参照しながら説明する。図2は、SW高速切替回路の構成例1を示す回路図である。SW高速切替回路の構成例1は、図2に示すように、外部REF入力信号を入力することで、再トリガ信号により出力パルス幅を拡張可能なワンショットマルチバイブレータ12aと、上記パルスによりON/OFFする2つのPNP型トランジスタTr1,NPN型トランジスタTr2と、マイコン制御回路11からの出力によってON/OFFするNPN型トランジスタTr3とを備え、トランジスタTr3のコレクタに接続するプルアップ抵抗Rpを介して電源電圧に印加され、トランジスタTr3のコレクタとトランジスタTr2のコレクタがワイヤードOR接続されて、SW3の切替制御端子に入力されている。外部REF入力信号をワンショットマルチバイブレータ12aに入力させる。入力する外部REF入力信号の周波数に応じて、ワンショットマルチバイブレータ12aに設けられた抵抗R、コンデンサCの値を設定することで、連続的に再トリガが掛かり、ワンショットマルチバイブレータ12aの出力をHigh固定にする。すると、PNP型トランジスタTr1のコレクタはオフになり、NPN型トランジスタTr2のコレクタもオフになり、プルアップ抵抗Rpに印加される電源電圧によりSW3に入力されるSW切替信号はHigh状態PLL-IC11とループフィルタ14を接続する状態となる。また、外部REF入力信号が断になると、再トリガ信号入力が無くなることにより抵抗R、コンデンサCで設定された時定数時間経過後にワンショットマルチバイブレータ12aの出力がLow状態となり、PNP型トランジスタTr1のコレクタはオンになり、NPN型トランジスタTr2のコレクタもオンになり、プルアップ抵抗Rpを介してNPN型トランジスタTr2に電流が流れ、SW3に入力されるSW切替信号はLow状態可変抵抗2とループフィルタ14を接続する状態となる。図2におけるマイコン11は、出力端子の前段に反転回路が設けられた構成となっており、SW3をPLL-IC11に接続するためのSW切替信号は反転回路によりLow状態で出力され、SW3を可変抵抗2側に接続するためのSW切替信号は反転回路によりHigh状態で出力される。マイコン11からのSW切替信号はLow状態であれば、トランジスタTr3はオフであり、プルアップ抵抗Rpに印加される電源電圧によりSW3に入力されるSW切替信号はHigh状態となる。また、マイコン11からのSW切替信号がHigh状態であれば、トランジスタTr3はオンであり、プルアップ抵抗Rpを介してトランジスタTr3に電流が流れ、SW3に入力されるSW切替信号はLow状態となる。以上のように、外部REF入力信号が断の時は、SW切替信号がLowとなり、マイコン11からの制御信号を待たずして強制的にSW3を可変抵抗2側に切り替える。外部REF入力信号の停止をハード的に検出し、外部REF入力信号がなくなった際に、高速に可変抵抗2側にSW3を切り替えることで、出力周波数の変動を抑えることができる。[SW高速切替回路の構成例2:図3]次に、SW高速切替回路の構成例2について図3を参照しながら説明する。図3は、SW高速切替回路の構成例2を示す回路図である。SW高速切替回路の構成例2は、図3に示すように、外部REF入力信号を入力することで再トリガ信号によりパルス幅を拡張出力しHigh状態、外部REF入力信号が断の検出によりパルスを停止するLow状態ワンショットマルチバイブレータ12aと、ワンショットマルチバイブレータ12aからの出力信号とマイコン11からの出力信号を入力し、論理積を演算するAND回路12bとを備え、AND回路12bからの論理積の出力信号SW切替信号がSW3の切替制御端子に入力されている。具体的には、外部REF入力信号が入の時、ワンショットマルチバイブレータ12aから連続したパルスが出力され、High状態であり、外部REF入力信号が断の時、ワンショットマルチバイブレータ12aからパルスが出力されず、Low状態となる。また、マイコン11は、SW3にPLL-IC11を選択させる場合には、SW切替信号としてHigh状態の信号を出力しているので、AND回路12bの出力は、ワンショットマルチバイブレータ12aの出力がHighの時にHigh状態となり、それ以外はLow状態となってSW3に出力され、可変抵抗2側に切り替えられる。特に、ワンショットマルチバイブレータ12aが外部REF入力信号の断に対してマイコン11より高速にLowとなるため、マイコン11からの出力がまだHigh状態のままであっても、AND回路12bの出力はLow状態となる。[SW高速切替回路の構成例3:図4]次に、SW高速切替回路の構成例3について図4を参照しながら説明する。図4は、SW高速切替回路の構成例3を示す回路図である。SW高速切替回路の構成例3は、図4に示すように、カウンタAと、3段のDフリップフロップと、カウンタBとを有している。カウンタAのCLR端子には、パワーオンリセット信号負論理をインバータ回路により反転した信号が入力される。パワーオンリセット信号は負論理の信号であり、パワーオンリセットでない場合はHighレベルの信号がインバータ回路に入力され、反転されてLowレベルの信号が出力される。また、PLL基準クロック外部基準信号がカウンタAの反転CLK端子に入力され、カウンタAのQC端子からの出力が1段目のDフリップフロップのD端子に入力され、そのQ端子の出力が2段目のDフリップフロップのD端子に入力され、そのQ端子の出力が3段目のDフリップフロップのD端子に入力され、そのQ端子の出力が排他的論理和排他的OR回路の一方の入力端子に入力され、排他的OR回路の他方の入力端子には、2段目のDフリップフロップのQ端子からの出力が入力される。内部基準信号源の信号が、3段のDフリップフロップのCLK端子に入力されると共に、カウンタBの反転CLK端子に入力される。内部基準信号源の信号は、外部基準信号とは非同期である。パワーオンリセット信号負論理をインバータ回路により反転した信号が、論理和OR回路の一方の入力端子に入力され、OR回路の他方の入力端子には排他的OR回路からの出力が入力され、OR回路からの出力は、カウンタBのCLR端子に入力される。そして、カウンタBのQC端子からの出力が、クリア付DフリップフロップのCLK端子に入力され、そのD端子にはHHighレベル固定の電圧が印加され、OR回路の出力がインバータ回路で反転されてCLR端子に入力され、Q端子からの出力が自走切替制御信号となる。[SW高速切替回路のタイミングチャート:図5]図4に示したSW高速切替回路の動作タイミングについて図5を参照しながら説明する。図5は、SW高速切替回路のタイミングチャートである。図5における1~13は、図4の図中に示した1~13部分の信号状態を示している。具体的には、1は、例えば10MHzのPLL基準クロック信号外部基準信号を示し、途中で外部基準信号の接続断、若しくは停止が発生し下矢印部分、その後に外部基準信号の再接続、若しくは動作再開した状況を示している。2は、カウンタAのQA端子出力を示し、1の2分周信号で5MHzとなる。3は、カウンタAのQB端子出力を示し、2の2分周信号で2.5MHzとなる。4は、カウンタAのQC端子出力を示し、3の2分周信号で1.25MHzとなる。5は、内部基準信号源からの別のクロックで、5MHzより高い、例えば8MHzの周波数の停止しない信号で4とは非同期の信号である。6は、4の信号を5の信号でラッチした信号であり、7は、6の信号を5の信号でラッチした信号であり、8は、7の信号を5の信号でラッチした信号である。4信号と5信号は非同期のため、メタステーブル対策として5信号の立ち上がりエッジ3発で同期化し、2段目と3段目の出力から9信号を生成する。9は、7と8の排他的OR信号で、カウンタBのCLR信号となる。10は、カウンタBのQA端子出力を示し、5の2分周信号である。11は、カウンタBのQB端子出力を示し、10の2分周信号である。12は、カウンタBのQC端子出力を示し、11の2分周信号である。13は、自走切替制御信号を示し、12信号の立ち上がりでH固定の電圧に変化し、9の信号の立ち上がりでクリアされる。1信号の下矢印部分から13信号の立ち上がりまでが、外部基準信号停止から自走切替完了までの時間となる。ここで、自走切替制御信号のクリアは、再入力再開された外部基準信号を内部基準信号源のクロックでラッチしてリセットとなる9信号の立ち上がりで為されるようになっているので、外部基準信号の再開から高速にSW3にPLL-IC11を選択するSW切替信号を出力できる。[具体的な動作タイミング]具体的には、1信号が正常入力中のH期間及びL期間の各々の時間と、5信号の周期との関係から、カウンタAとカウンタBの分周出力をどのように選択するかは以下の条件に基づいて決定する。[第1の条件]第1の条件は、カウンタAの分周出力4信号のA期間又はB期間の短い方の時間が5信号周期Cの2周期より長く5信号の立ち上がりエッジが確実に2回入る、かつ3.5周期よりも短い場合は、カウンタBのQB出力を用いることで切り替えは最短となる。尚、カウンタBのQC出力、QD出力でも使用可能である。[第2の条件]第2の条件は、カウンタAの分周出力が5信号の2周期より長く5信号の立ち上がりエッジが確実に2回入る、かつ3.5周期以上5.5周期未満の場合は、カウンタBのQC出力を用いることで切り替えは最短となる。尚、カウンタBのQD出力でも使用可能である。[第3の条件]第3の条件は、カウンタAの分周出力が5信号の2周期より長く5信号の立ち上がりエッジが確実に2回入る、かつ5.5周期以上9.5周期未満の場合は、カウンタBのQD出力を用いることで切り替えは最短となる。[第4の条件]第4の条件は、第1の条件と第2の条件におけるカウンタAの分周出力の差は、2周期、第2の条件と第3の条件におけるカウンタAの分周出力の差は、4周期であり、以下、8周期、16周期、と2のべき乗の周期分増える毎に、13信号を生成するためのDフリップフロップのクロックCLK端子へ入力するカウンタBの出力の分周段を1段ずつ増やすようにし、その分周出力を用いることで切り替えは最短となる。上記第1~4の条件において、カウンタ及びフリップフロップのセットアップ、ホールドの時間条件を満たすように設計する必要がある。結果として、SW切替信号は、Lowとなり、マイコン11からの制御信号を待たずして強制的にSW3を可変抵抗2側に切り替える。本シンセサイザは、PLL-IC1への外部REF入力信号停止をハード的に検出し、外部REF入力信号がなくなった際に、高速に可変抵抗2側に切り替え、出力周波数の変動を抑えるものであり、これにより、外部基準信号がなくなった場合の周波数変動量を最小限に抑えることができる効果がある。尚、本シンセサイザが、純デジタル回路にて構成され、LSIに内蔵されるような場合は図4のような構成例が適している。[外部REF入力信号が断の時の状況:図6]外部REF入力信号が断となった場合の詳細状況について図6を参照しながら説明する。図6は、本シンセサイザにおける外部REF入力信号が断となった場合の詳細状況を示す図である。出力周波数の変動の詳細は、図6に示すように、時間Aから時間Bまでの期間が短い場合の周波数変化を示しており、例えば、OCXO周波数が40MHzで、OCXO制御電圧範囲が制御電圧0~5V、VF感度2ppm/V80Hz/V、VCO出力周波数が804,292,857Hzである場合に、出力周波数の変動に0.03ppm抑えることができる。[実施の形態の効果]本シンセサイザによれば、外部REF入力信号断の場合に、SW高速切替回路12が内部基準信号のクロックを用いて制御回路11より高速にSW3をPLL-IC11から可変抵抗2に切り替えるSW切替信号を出力するようにしているので、外部REF入力信号断から自走までの期間が短くなり、出力周波数の変動を抑えることができる効果がある。"