"被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路とを1つの半導体チップ内に形成し、当該半導体チップが回路基板に搭載された半導体デバイスの検査装置であって、前記半導体チップの前記検査信号供給回路の出力端子と接続され、前記検査信号供給回路からの検査信号を伝送するための前記回路基板の信号伝送路に、抵抗素子を介して容量素子を接続したことを特徴とする半導体デバイスの検査装置。請求項1記載の半導体デバイスの検査装置であって、前記回路基板の前記信号伝送路には、インピーダンスを調整するためのインピーダンス調整用抵抗素子が介挿され、前記抵抗素子及び容量素子は、インピーダンス調整用抵抗素子より前記半導体チップ側に接続されていることを特徴とする半導体デバイスの検査装置。請求項1又は2記載の半導体デバイスの検査装置であって、前記検査信号供給回路の出力端子と前記回路基板の前記信号伝送路とは、ボンディングワイヤによって接続されていることを特徴とする半導体デバイスの検査装置。請求項1~3いずれか1項記載の半導体デバイスの検査装置であって、前記半導体チップの検査信号供給回路と前記被測定半導体デバイスとを接続する伝送路の負荷容量が100pF以下であることを特徴とする半導体デバイスの検査装置。半導体デバイスの検査装置では、検査する半導体デバイスの種類によって、夫々異なる検査用の電子回路を必要とする。従来このような検査用の電子回路は、プリント配線基板等の上に形成された大型のものであった。しかしながら、このような大型の検査用の電子回路は、検査する半導体デバイスの近傍に設置することが難しく、ある程度離れた位置に設置することになる。このため、検査用の電子回路と検査する半導体デバイスとの間の伝送線路が長くなり、高速な検査を行うことが困難になるという問題がある。そこで、このような検査用の電子回路をワンチップ化して小型化しようとすると、検査信号供給回路等を狭い領域内に形成してその占有面積を減少させる必要がある。ところが、このように検査信号供給回路を小さくすると、その製造工程の状態や使用環境等の各種の要因によって電気的な特性が変動し易くなり、検査信号の波形が所定形状とならず、精度の良い検査が行えなくなったり、検査対象の半導体デバイスにダメージを与える場合があるという問題が発生する。本発明は、上記従来の事情に対処してなされたものであり、検査用の電子回路をワンチップ化して小型化することができるとともに、検査対象の半導体デバイスにダメージを与えることなく精度良く検査することのできる半導体デバイスの検査装置を提供することを目的とする。本発明の半導体デバイスの検査装置の一態様は、被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路とを1つの半導体チップ内に形成し、当該半導体チップが回路基板に搭載された半導体デバイスの検査装置であって、前記半導体チップの前記検査信号供給回路の出力端子と接続され、前記検査信号供給回路からの検査信号を伝送するための前記回路基板の信号伝送路に、抵抗素子を介して容量素子を接続したことを特徴とする。本発明によれば、検査用の電子回路をワンチップ化して小型化することができるとともに、検査対象の半導体デバイスにダメージを与えることなく精度良く検査することのできる半導体デバイスの検査装置を提供することができる。以下、本発明の実施形態を、図面を参照して説明する。図1は、本発明の一実施形態に係る半導体検査装置の概略構成を模式的に示すものである。半導体検査装置100は、回路基板110に、半導体チップ120を搭載して構成されており、伝送線路150を介して被検査半導体デバイスDUTDeviceUnderTest200と接続され、その検査を行うよう構成されている。半導体チップ120には、タイミングジェネレータ121、デジタルアナログ変換器DAC122、複数のピンドライバ回路123、コンパレータ回路比較回路124、DC回路125、VS回路126、ドライババッファ回路127が配設されている。また、半導体チップ120が搭載された回路基板110には、各ピンドライバ回路123に対応してインピーダンス調整用抵抗素子111が配設されている。また、図1において130,131はフォースラインであり、140、141はセンスラインである。複数のピンドライバ回路123からは、タイミングジェネレータ121のテストタイミングに基づき、インピーダンス調整用抵抗素子111及び伝送線150を介して被検査半導体デバイス200に所定の検査信号が印加される。すなわち、ピンドライバ回路123は、検査信号供給回路として作用する。そして、ピンドライバ回路123から供給される検査信号に基づいて被検査半導体デバイス200から出力される出力信号をコンパレータ回路124で基準値と比較することによって、被検査半導体デバイス200から正常な信号が出力されているかを検査する。なお、半導体チップ120に形成されたDC回路125は、被検査半導体デバイス200にDC電圧又は電流を印加するためのものであり、VS回路126は被検査半導体デバイス200に電源を供給するものである。図2に示すように、複数図2には1つのみ図示してある。のピンドライバ回路123からは、インピーダンス調整用抵抗素子111及び伝送線150を介して被検査半導体デバイス200に所定の検査信号が印加される。この際、例えば、伝送線150のインピーダンスが50Ωの場合、ピンドライバ回路123の出力インピーダンスを14Ω、インピーダンス調整用抵抗素子111のインピーダンスを36Ω等とし、合計のインピーダンスが50Ωとなるようにしてインピーダンス整合を行っている。しかしながら、被検査半導体デバイス200の出力端であるN2端子はハイインピーダンスとなっているので、ピンドライバ回路123からの検査信号は、反射してピンドライバ回路123側へ戻ってくる。この時、N1端子からピンドライバ回路123側を見ると、ポンディングワイヤ115等に起因する寄生インダクタンス成分Lsが存在するため2πfLs分だけインピーダンス整合がとれなくなる。このため出力波形に変動が生じる。そこで、本実施形態では、インピーダンス調整用抵抗素子111と半導体チップ120との間の回路基板110の伝送路に、補償回路114が接続されている。この補償回路114は、インピーダンス調整用抵抗素子111と半導体チップ120間の回路基板110の伝送路に、抵抗素子112を介して容量素子113を接続することによって構成されている。これによって、ポンディングワイヤ115等に起因する寄生インダクタンス成分Lsを打ち消して、インピーダンス整合をとるようになっている。これは、以下のような理由による。すなわち、例えば図4に示すように、図2の構成と同様であって、かつ、補償回路114を備えていない構成の場合、縦軸を電圧、横軸を時間として図5のグラフに示すように、出力波形の立ち上がり時にオーバーシュートしてピーク状の歪みが発生し、出力波形の立ち下がり時にオーバーシュートして谷状の歪みが発生する。なお、図5における各曲線は、図4に示す負荷容量CLが10pFの場合、20pFの場合、30pFの場合、40pFの場合、50pFの場合を示している。そして、このように被検査半導体デバイス200に、所定波形ではない検査信号、例えば、所定の電圧レベルより高い電圧の検査信号が印加されると、被検査半導体デバイス200の検査を精度良く行えないばかりか、場合によっては被検査半導体デバイス200が損傷を受けたり、破壊されたりする場合がある。そこで、本実施形態では、補償回路114を設けることによって、ポンディングワイヤ115等に起因するインダクタンス成分Lsを打ち消して、インピーダンス整合をとる構成となっている。縦軸を電圧、横軸を時間として図3のグラフは、補償回路114を有する本実施形態の場合の出力波形を示しており、各曲線は、図2に示す負荷容量CLが10pFの場合、20pFの場合、30pFの場合、40pFの場合、50pFの場合を示している。この図3のグラフに示されるとおり、本実施形態によれば、出力波形の立ち上がり時及び立ち下がり時に、オーバーシュートによるピーク状の歪み及び谷状の歪みが発生することなく、出力波形は所定形状となっている。ここで、縦軸をインピーダンス、横軸を周波数とした図6は、インダクタンス成分によるインピーダンス値図6中三角形でプロット、容量成分によるインピーダンス値図6中四角形でプロット、合成インピーダンス値図6中アスタリスクでプロットの周波数による変化をプロットしたものである。この図6に示すように、インダクタンス成分によるインピーダンスを、容量素子を配設することによって、相殺することができ、周波数によらずインピーダンス値を一定にすることができる。なお、抵抗素子112の抵抗値及び容量素子113の容量値は、ボンディングワイヤ115等に起因する寄生インダクタンス成分Lsの大きさ等により、適宜選択する必要がある。その一例として、本実施形態では、寄生インダクタンス成分Lsの大きさを、5nHと想定し、抵抗素子112の抵抗値を22Ω、容量素子113の容量値を22pFとしている。なお、上述した出力波形の歪みは、特に負荷容量CLが小さい場合に大きくなり、負荷容量CLが30pFを超えるとほとんど目立たなくなり、図示は省略するが、負荷容量CLが100pFを超えるとほとんど発生しなくなる。したがって、本実施形態における補償回路114は、負荷容量CLが100pF以下の場合に重要であり、負荷容量CLが30pF以下の場合に特に重要となる。以上のように、補償回路114を有する本実施形態では、図5に示した出力波形の立ち上がり時のピーク状の歪み、及び、出力波形の立ち下がり時の谷状の歪みの発生を抑制することができ、所定の出力波形の検査信号を供給することができる。これによって、検査対象の半導体デバイスにダメージを与えることなく精度良く検査を行うことができる。このように、本実施形態の半導体検査装置100では、タイミングジェネレータ121、デジタルアナログ変換器DAC122、複数のピンドライバ回路123、コンパレータ回路124、DC回路125、VS回路126、ドライババッファ回路127等を1つの半導体チップ120内に形成した構成となっており、従来に比べて検査回路を小型化することができる。これによって、半導体検査装置100をより被検査半導体デバイスDUTDeviceUnderTest200の近くに配置することが可能となり、伝送線路150を短くすることができ、高速な検査を行うことが可能となる。また、上記のようにタイミングジェネレータ121、デジタルアナログ変換器DAC122、複数のピンドライバ回路123、コンパレータ回路124、DC回路125、VS回路126、ドライババッファ回路127等を1つの半導体チップ120内に形成し、検査回路を小型化すると、各種の要因によって電気的な状態が不安定となり易くなり、検査信号の波形が所定形状と異なる形状となってしまう可能性が高くなる。具体的には、例えばワンチップ化した半導体チップとこの半導体チップを搭載する回路基板との電気的な接続を行うためのポンディングワイヤ等に基づく寄生インダクタンスが作用し、検査対象の半導体デバイスからの反射波がこのような寄生インダクタンスの影響を受け、検査信号の立ち上がり時及び立ち下がり時にオーバーシュートが発生し、波形が歪んで所定形状と異なる形状となる。本実施形態では、補償回路114を設けることによって、出力波形の立ち上がり時及び立ち下がり時の出力波形の歪みの発生を抑制する。これによって、検査回路のワンチップ化による小型化を図ることができるとともに、検査対象の半導体デバイスにダメージを与えることなく精度良く検査を行うことができる。なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能であることは勿論である。"