"半導体アセンブリを製造する方法であって、表面と、該表面から離れている裏面と、複数の導電性パッドとを有する半導体素子を準備するステップであって、各パッドは、前記表面において露出している上面を有するとともに、該上面から離れている底面を有する、準備するステップと、前記表面の上方から前記それぞれの導電性パッドに施される処理により、少なくとも前記導電性パッドのそれぞれを通って延在する少なくとも1つの孔を形成するステップと、前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在する開口部を形成するステップであって、それにより前記少なくとも1つの孔及び前記開口部が前記表面と前記裏面との間の位置において交わるようにする、形成するステップと、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性素子を形成するステップであって、前記少なくとも1つの導電性素子は前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在し、前記導電性素子は前記それぞれの導電性パッドと電気的に接続される、形成するステップとを含んでなる、半導体アセンブリを製造する方法。少なくとも前記それぞれの導電性パッドの上の位置において前記それぞれの導電性パッドの上に部分的に重なり、前記孔の内部の前記半導体素子の内面の上に重なる連続した誘電体層を形成するステップを更に含む、請求項1に記載の方法。前記少なくとも1つの導電性素子を形成する前記ステップは、前記それぞれの導電性パッドに直接的に又は間接的に結合された少なくとも1つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも1つの導電性コンタクトとを形成し、該少なくとも1つの導電性コンタクトは前記裏面に露出している、請求項1に記載の方法。前記少なくとも1つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なる、請求項3に記載の方法。前記開口部は前記裏面に沿った横方向に第1の幅を有し、前記導電性コンタクトのうちの少なくとも1つは前記横方向に第2の幅を有し、前記第1の幅は前記第2の幅よりも大きいものである、請求項3に記載の方法。前記少なくとも1つのコンタクトは、前記開口部の内部で前記半導体素子の一部分と垂直方向に位置決めされ、前記垂直方向は、前記半導体素子の前記厚さの方向である、請求項3に記載の方法。前記少なくとも1つの孔を形成する前記ステップは、該少なくとも1つの孔が前記半導体素子の前記厚さを部分的に通って延在するように行われる、請求項1に記載の方法。前記少なくとも1つの孔を形成する前記ステップは、該少なくとも1つの孔が、前記半導体素子の前記厚さを通して前記表面と前記裏面の間の距離の最大1/3まで延在するように行われ、前記開口部は、前記少なくとも1つの孔によって占有されていない前記半導体素子の前記厚さの残りの部分を通って延在する、請求項7に記載の方法。前記半導体素子は複数の能動半導体デバイスを含み、前記複数の導電性パッドのうちの少なくとも1つは、前記複数の能動半導体デバイスのうちの少なくとも1つと電気的に接続される、請求項1に記載の方法。前記孔及び前記開口部のうちの1つ以上の任意は、前記半導体素子に向かって微細研磨粒子の噴流を向けることによって形成される、請求項1に記載の方法。前記少なくとも1つの孔を形成する前記ステップは2つ以上の孔を形成し、前記開口部を形成する前記ステップは、該開口部が前記半導体素子の前記裏面から前記孔のうちの2つ以上まで延在するように行われる、請求項1に記載の方法。前記開口部を形成する前記ステップは、該開口部が、前記半導体素子の表面に沿った第1の方向に延在する長さと、前記第1の方向を横切る第2の横方向に延在する幅とを有する溝形状を有し、前記長さが前記幅よりも大きいように形成される、請求項11に記載の方法。前記表面の上方から前記それぞれの導電性パッドに施される前記処理は、化学エッチング、レーザドリル加工又はプラズマエッチングである、請求項1に記載の方法。少なくとも第1の半導体アセンブリ及び第2の半導体アセンブリを備える積層アセンブリを製造する方法であって、各半導体アセンブリは、請求項1に記載の方法によって製造され、前記第1の半導体アセンブリを前記第2の半導体アセンブリに電気的に接続するステップを更に含む、積層アセンブリを製造する方法。少なくとも1つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアであって、各ビアは、それぞれの孔の内部に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合される、少なくとも1つの導電性ビアとを形成する、請求項1に記載の方法。少なくとも1つの導電性素子を形成する前記ステップは、2つ以上の導電性相互接続を形成し、複数の前記孔は前記開口部と交わり、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在する、請求項15に記載の方法。各導電性相互接続は、少なくとも前記開口部の内面の上に重なる金属層をめっきすることによって形成され、前記導電性相互接続は前記開口部の輪郭に沿う、請求項15に記載の方法。前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在する、請求項17に記載の方法。少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記開口部の内部に2つ以上の導電性相互接続を形成するように行われ、該2つ以上の導電性相互接続の各々は前記導電性ビアのうちの1つまで延在する、請求項15に記載の方法。各導電性相互接続は内部空間を画定する、請求項17に記載の方法。各内部空間を誘電材料で充填するステップを更に含む、請求項20に記載の方法。少なくとも前記開口部の前記内面の上に重なる誘電体層を形成するステップを更に含み、各導電性相互接続は前記誘電体層の面の間の体積を充填する、請求項17に記載の方法。前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップであって、前記穴は一定の直径を有するか又は前記表面に向かう方向に先細りになり、前記開口部の輪郭に沿わない輪郭を有する、形成するステップを更に含み、前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性相互接続を形成する、請求項15に記載の方法。それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有する、請求項23に記載の方法。それぞれの前記導電性相互接続は、前記穴の内面に金属層をめっきすることによって形成される、請求項23に記載の方法。それぞれの前記導電性相互接続は内部空間を画定する、請求項25に記載の方法。前記内部空間を誘電材料で充填するステップを更に含む、請求項26に記載の方法。それぞれの前記導電性相互接続は、前記穴内の体積を充填する、請求項25に記載の方法。前記導電性ビアのうちの少なくとも1つは、少なくとも前記孔のそれぞれの内面の上に重なる金属層をめっきすることによって形成され、前記導電性ビアは前記孔の輪郭に沿う、請求項15に記載の方法。前記導電性ビアのうちの前記少なくとも1つの各々は内部空間を画定する、請求項29に記載の方法。各内部空間を誘電材料で充填するステップを更に含む、請求項30に記載の方法。少なくとも前記孔のそれぞれの前記内面上に重なる誘電体層を形成するステップを更に含み、前記導電性ビアのうちの前記少なくとも1つの各々は前記誘電体層の面の間の体積を充填する、請求項29に記載の方法。前記開口部を形成するステップの前に、各孔内に誘電体領域を形成するとともに、各誘電体領域内を延在する穴を形成するステップであって、前記穴は一定の直径を有するか又は前記裏面に向かう方向に先細りであり、前記孔の輪郭に沿わない輪郭を有する、形成するステップを更に含み、前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性ビアを形成する、請求項15に記載の方法。それぞれの前記導電性ビアは円柱形状又は円錐台形状を有する、請求項33に記載の方法。それぞれの前記導電性ビアは、前記穴の内面の上に重なる金属層をめっきすることによって形成される、請求項33に記載の方法。前記導電性ビアのうちの少なくとも1つは内部空間を画定する、請求項35に記載の方法。各内部空間を誘電材料で充填するステップを更に含む、請求項36に記載の方法。前記導電性ビアのうちの少なくとも1つは、前記穴内の体積を充填する、請求項35に記載の方法。各導電性ビアはその上端において第1の幅を有し、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底部において第2の幅を有し、前記第2の幅は前記第1の幅と異なる、請求項33に記載の方法。少なくとも1つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続を形成するように行われ、該少なくとも1つの導電性相互接続は、前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在し、各導電性相互接続はそれぞれのパッドまで延在する、請求項1に記載の方法。少なくとも1つの導電性素子を形成する前記ステップは2つ以上の導電性相互接続を形成し、複数の前記孔は前記開口部と交わり、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在する、請求項40に記載の方法。前記孔及び前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップであって、前記穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有する、形成するステップを更に含み、前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴内にそれぞれの前記導電性相互接続を形成する、請求項40に記載の方法。それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有する、請求項42に記載の方法。それぞれの前記導電性相互接続は、前記穴の内面の上に重なる金属層をめっきすることによって形成される、請求項42に記載の方法。半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有し、前記表面に複数の導電性パッドを更に備える、半導体素子と、前記導電性パッドを通りかつ前記半導体素子の前記厚さを部分的に通って延在する少なくとも1つの孔であって、前記表面と前記裏面との間の位置において前記開口部と交わり、前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化があるように、前記裏面に対して種々の角度で延在する、少なくとも1つの孔と、少なくとも前記導電性パッドの上方の位置において前記導電性パッドの上に部分的に重なり、前記孔の内部で前記半導体素子の内面の上に重なる連続した誘電体層と、前記それぞれの導電性パッドに電気的に接触する少なくとも1つの導電性素子であって、外部デバイスと電気的に接続するために前記裏面において露出している第1の部分を有し、少なくとも前記導電性パッドの上方の位置において前記連続した誘電体層の上に重なる第2の部分を有する、少なくとも1つの導電性素子とを備えてなる、半導体アセンブリ。半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有し、前記表面に複数の導電性パッドを更に備える、半導体素子と、前記導電性パッドを通りかつ部分的に前記半導体素子の前記厚さを部分的に通って延在する少なくとも1つの孔であって、前記表面と前記裏面との間の位置において前記開口部と交わり、前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化があるように、前記裏面に対して種々の角度で延在する、少なくとも1つの孔と、前記孔の内部の前記導電性パッドの内面の上に重なり、前記孔の内部の前記半導体材料の内面の上に重なる連続した誘電体層と、前記それぞれの導電性パッドに電気的に接触する少なくとも1つの導電性素子であって、外部デバイスと電気的に接続するために前記裏面において露出している第1の部分を有し、前記連続した誘電体層の上に重なる第2の部分を有する少なくとも1つの導電性素子とを備えてなる、表面半導体アセンブリ。前記少なくとも1つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有し、前記誘電体層の少なくとも一部分は前記外側に面する面に接触する、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの導電性素子は、前記それぞれの導電性パッドに直接的に又は間接的に結合された少なくとも1つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも1つの導電性コンタクトとを備え、該少なくとも1つの導電性コンタクトは前記裏面において露出している、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なる、請求項48に記載の半導体アセンブリ。前記開口部は前記裏面に沿った横方向に第1の幅を有し、前記導電性コンタクトのうちの少なくとも1つは前記横方向に第2の幅を有し、前記第1の幅は前記第2の幅よりも大きいものである、請求項48に記載の半導体アセンブリ。前記少なくとも1つのコンタクトは、前記開口部の内部の前記半導体素子の一部分と垂直方向に位置合せされ、前記垂直方向は、前記半導体素子の厚さの方向である、請求項48に記載の半導体アセンブリ。前記半導体素子は複数の能動半導体デバイスを備えており、前記複数の導電性パッドのうちの少なくとも1つは前記複数の能動半導体デバイスのうちの少なくとも1つと電気的に接続されている、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの孔は2つ以上の孔であり、前記開口部は、前記半導体素子の前記裏面から前記孔のうちの2つ以上まで延在している、請求項45又は46に記載の半導体アセンブリ。前記開口部は、前記半導体素子の表面に沿った第1の方向に延在する長さと、前記第1の方向に対して横切る第2の横方向に延在する幅とを有する溝形状を有し、前記長さは前記幅よりも大きいものである、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有し、前記少なくとも1つの導電性素子の少なくとも一部分は、前記外側に面する面の上に重なり、かつ該外側に面する面に電気的に接続されている、請求項45又は46に記載の半導体アセンブリ。少なくとも第1の半導体アセンブリ及び第2の半導体アセンブリを備える積層アセンブリであって、各半導体アセンブリは請求項45又は46に記載の半導体アセンブリであり、前記第1の半導体アセンブリは前記第2の半導体アセンブリに電気的に接続されている、積層アセンブリ。前記少なくとも1つの導電性素子は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアであって、各ビアは、それぞれの孔内に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合されている、少なくとも1つの導電性ビアとを備える、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの導電性素子は2つ以上の導電性相互接続を含み、複数の前記孔は前記開口部と交わり、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在している、請求項57に記載の半導体アセンブリ。各導電性相互接続は少なくとも前記開口部の内面の上に重なり、前記導電性相互接続は前記開口部の輪郭に沿っている、請求項57に記載の半導体アセンブリ。前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在している、請求項59に記載の半導体アセンブリ。前記少なくとも1つの導電性素子は、少なくとも前記開口部の内部に延在する2つ以上の導電性相互接続を備え、該2つ以上の導電性相互接続の各々は前記導電性ビアのうちの1つまで延在している、請求項60に記載の半導体アセンブリ。各導電性相互接続は内部空間を画定する、請求項59に記載の半導体アセンブリ。各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項60に記載の半導体アセンブリ。少なくとも前記開口部の前記内面の上に重なる誘電体層を更に具備しており、各導電性相互接続は前記誘電体層の面の間の体積を充填する、請求項59に記載の半導体アセンブリ。前記開口部の内部に配置された誘電体領域と該誘電体領域を通って延在する穴とを更に具備し、該穴は、一定の直径を有するか又は前記表面に向かう方向に先細りになり、前記開口部の輪郭に沿わない輪郭を有しており、それぞれの前記導電性相互接続は、少なくとも前記穴の内部に延在している、請求項57に記載の半導体アセンブリ。それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有している、請求項65に記載の半導体アセンブリ。それぞれの前記導電性相互接続は内部空間を画定する、請求項65に記載の半導体アセンブリ。前記内部空間は、少なくとも部分的に誘電材料で充填されている、請求項67に記載の半導体アセンブリ。それぞれの前記導電性相互接続は、前記穴の内部の体積を充填している、請求項65に記載の半導体アセンブリ。前記導電性ビアのうちの少なくとも1つは少なくとも前記孔のそれぞれの内面の上に重なり、前記導電性ビアは前記孔の輪郭に沿っている、請求項57に記載の半導体アセンブリ。前記導電性相互接続のうちの前記少なくとも1つの各々は内部空間を画定する、請求項70に記載の半導体アセンブリ。各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項71に記載の半導体アセンブリ。少なくとも前記孔のそれぞれの前記内面の上に重なる誘電体層を更に具備し、前記導電性ビアのうちの前記少なくとも1つの各々は前記誘電体層の面の間の体積を充填している、請求項70に記載の半導体アセンブリ。各孔内に配置された誘電体領域と、各誘電体領域内を延在している穴とを更に具備し、該穴は、一定の直径を有するか又は前記裏面に向かう方向に先細りになり、前記孔の輪郭に沿わない輪郭を有しており、それぞれの前記導電性ビアは少なくとも前記穴の内部に延在している、請求項57に記載の半導体アセンブリ。それぞれの前記導電性ビアは、円柱形状又は円錐台形状を有している、請求項74に記載の半導体アセンブリ。前記導電性ビアのうちの少なくとも1つは、内部空間を画定する、請求項74に記載の半導体アセンブリ。各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項76に記載の半導体アセンブリ。前記導電性ビアのうちの少なくとも1つは、前記穴の内部の体積を充填している、請求74に記載の半導体アセンブリ。各導電性ビアはその上端において第1の幅を有し、各導電性相互接続は、それぞれの前記導電性ビアの前記上端と接する該導電性相互接続の底端において第2の幅を有し、該第2の幅は前記第1の幅と異なる、請求項74に記載の半導体アセンブリ。前記少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続を備え、該少なくとも1つの導電性相互接続は、前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在しており、各導電性相互接続はそれぞれのパッドまで延在している、請求項45又は46に記載の半導体アセンブリ。前記少なくとも1つの導電性素子は2つ以上の導電性相互接続を備え、複数の前記孔は前記開口部と交わり、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在している、請求項80に記載の半導体アセンブリ。前記孔及び前記開口部の内部に配置された誘電体領域と、該誘電体領域を通って延在する穴とを更に具備し、該穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有しており、それぞれの前記導電性相互接続は少なくとも前記穴の内部に延在している、請求項80に記載の半導体アセンブリ。それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有している、請求項82に記載の半導体アセンブリ。半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に前記半導体素子の厚さを通って延在している開口部と、前記表面から少なくとも部分的に前記半導体素子の前記厚さを通って延在している孔とを有し、該孔及び前記開口部は前記表面と前記裏面との間の位置で交わっており、該半導体素子は前記表面において複数の導電性パッドを更に備え、少なくとも1つの導電性パッドが前記孔から横方向にずれている、半導体素子と、外部デバイスと電気的に接続するために前記裏面において露出している部分を有する少なくとも1つの導電性素子であって、前記孔の内部にかつ少なくとも前記開口部内に延在し、前記それぞれの導電性パッドの面の上に部分的にのみ重なる少なくとも1つの導電性素子とを備えてなる、半導体アセンブリ。前記少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアであって、各ビアは、それぞれの孔の内部に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合されている、少なくとも1つの導電性ビアとを備える、請求項84に記載の半導体アセンブリ。前記導電性ビアのうちの少なくとも1つは、少なくとも前記孔のそれぞれの内面の上に重なり、前記導電性ビアは前記孔の輪郭に沿っている、請求項85に記載の半導体アセンブリ。前記導電性ビアのうちの前記少なくとも1つの各々は内部空間を画定する、請求項86に記載の半導体アセンブリ。各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項87に記載の半導体アセンブリ。請求項45、46又は84のいずれか一項に記載の半導体アセンブリと、該半導体アセンブリに電気的に接続された1つ以上の他の電子コンポーネントとを備えるシステム。ハウジングを更に具備しており、前記半導体アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項89に記載のシステム。半導体ビア形成及び相互接続においてもたらされた進歩にもかかわらず、更なる改善を行うことができる。本発明の一態様によれば、半導体アセンブリを製造する方法は、表面と、該表面から離れている裏面と、複数の導電性パッドとを有する半導体素子を準備するステップを含みうる。各パッドは、前記表面において露出している上面を有することができ、該上面から離れている底面を有することができる。該方法は、前記表面の上方から前記それぞれの導電性パッドに施される処理により、少なくとも前記導電性パッドのそれぞれを通って延在する少なくとも1つの孔を形成するステップも含みうる。該方法は、前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在する開口部を形成するステップであって、それにより前記少なくとも1つの孔及び前記開口部が前記表面と前記裏面との間の位置において交わるようにする、形成するステップも含みうる。該方法は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性素子を形成するステップも含みうる。前記少なくとも1つの導電性素子は前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在することができる。前記導電性素子は前記それぞれの導電性パッドと電気的に接続することができる。特定の実施の形態において、前記方法は、少なくとも前記それぞれの導電性パッドの上の位置において前記それぞれの導電性パッドの上に部分的に重なり、前記孔の内部の前記半導体素子の内面の上に重なる連続した誘電体層を形成するステップも含みうる。例示的な実施の形態において、前記少なくとも1つの導電性素子を形成する前記ステップは、前記それぞれの導電性パッドに直接又は間接的に結合された少なくとも1つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも1つの導電性コンタクトとを形成することができる。該少なくとも1つの導電性コンタクトは前記裏面において露出することができる。特定の実施の形態において、少なくとも1つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なることができる。1つの実施の形態において、前記開口部は、前記裏面に沿った横方向に第1の幅を有することができ、前記導電性コンタクトのうちの少なくとも1つは、前記横方向に第2の幅を有することができ、前記第1の幅は前記第2の幅よりも大きい。特定の実施の形態において、前記少なくとも1つのコンタクトは、開口部の内部で半導体素子の一部分と垂直方向に位置決めすることができ、前記垂直方向は、前記半導体素子の厚さの方向である。例示的な実施の形態において、前記少なくとも1つの孔を形成する前記ステップは、該少なくとも1つの孔が前記半導体素子の前記厚さを部分的に通って延在するように行うことができ。1つの実施の形態において、前記少なくとも1つの孔を形成する前記ステップは、該少なくとも1つの孔が、前記半導体素子の前記厚さを通して表面と裏面の間の距離の最大1/3まで延在するように行うことができる。開口部は、前記少なくとも1つの孔によって占有されていない前記半導体素子の前記厚さの残りの部分を通って延在することができる。特定の実施の形態において、前記半導体素子は複数の能動半導体デバイスを含みうる。前記複数の導電性パッドのうちの少なくとも1つは、前記複数の能動半導体デバイスのうちの少なくとも1つと電気的に接続することができる。例示的な実施の形態において、前記孔及び前記開口部のうちの任意のもののうちの1つ以上のものは、前記半導体素子に向かって微細研磨粒子の噴流を向けることによって形成することができる。1つの実施の形態において、前記少なくとも1つの孔を形成する前記ステップは2つ以上の孔を形成することができる。前記開口部を形成する前記ステップは、該開口部が前記半導体素子の前記裏面から前記孔のうちの2つ以上まで延在するように行うことができる。特定の実施の形態において、前記開口部を形成する前記ステップは、該開口部が、前記半導体素子の表面に沿った第1の方向に延在する長さと、前記第1の方向を横切る第2の方向に延在する幅とを有する溝形状を有し、前記長さが前記幅よりも大きいように形成される。例示的な実施の形態において、前記表面の上方から前記それぞれの導電性パッドに施すことができる前記処理は、化学エッチング、レーザドリル加工又はプラズマエッチングとすることができる。1つの実施の形態において、積層アセンブリを製造する方法が、少なくとも第1の半導体アセンブリ及び第2の半導体アセンブリを提供することを含む。該方法は、前記第1の半導体アセンブリを前記第2の半導体アセンブリに電気的に接続するステップも含みうる。特定の実施の形態において、少なくとも1つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアとを形成することができる。少なくとも1つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔の内部に延在することができ、それぞれの導電性相互接続及びそれぞれのパッドに結合することができる。1つの実施の形態において、少なくとも1つの導電性素子を形成する前記ステップは、2つ以上の導電性相互接続を形成することができる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在することができる。例示的な実施の形態において、各導電性相互接続は、少なくとも前記開口部の内面の上に重なる金属層をめっきすることによって形成することができる。前記導電性相互接続は前記開口部の輪郭に沿うことができる。特定の実施の形態において、前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在することができる。1つの実施の形態において、少なくとも1つの導電性素子を形成するステップは、少なくとも前記開口部の内部に2つ以上の導電性相互接続を形成するように行うことができる。該2つ以上の導電性相互接続の各々は導電性ビアのうちの1つまで延在することができる。例示的な実施の形態において、各導電性相互接続は内部空間を画定することができる。特定の実施の形態において、前記方法は、各内部空間を誘電材料で充填するステップも含みうる。1つの実施の形態において、前記方法は、少なくとも前記開口部の前記内面の上に重なる誘電体層を形成するステップも含みうる。各導電性相互接続は前記誘電体層の面の間の体積を充填することができる。例示的な実施の形態において、前記方法は、前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップも含みうる。前記穴は一定の直径を有することができるか又は前記表面に向かう方向に先細りにすることができ、前記開口部の輪郭に沿わない輪郭を有することができる。前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性相互接続を形成することができる。特定の実施の形態において、それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有することができる。1つの実施の形態において、前記導電性相互接続のそれぞれは、前記穴の内面に金属層をめっきすることによって形成することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は内部空間を画定することができる。特定の実施の形態において、前記方法は、前記内部空間を誘電材料で充填するステップも含みうる。1つの実施の形態において、前記導電性相互接続のそれぞれは、前記穴内の体積を充填することができる。例示的な実施の形態において、前記導電性ビアのうちの少なくとも1つは、少なくとも前記孔のそれぞれの内面の上に重なる金属層をめっきすることによって形成することができる。前記導電性ビアは前記孔の輪郭に沿うことができる。特定の実施の形態において、前記導電性ビアのうちの前記少なくとも1つの各々は内部空間を画定することができる。1つの実施の形態において、前記方法は、各内部空間を誘電材料で充填する前記ステップも含みうる。例示的な実施の形態において、前記方法は、少なくとも前記孔のそれぞれの前記内面上に重なる誘電体層を形成する前記ステップも含みうる。前記導電性ビアのうちの前記少なくとも1つの各々は前記誘電体層の面の間の体積を充填することができる。1つの実施の形態において、前記方法は、前記開口部を形成するステップの前に、各孔内に誘電体領域を形成し、各誘電体領域内を延在する穴を形成するステップも含みうる。前記穴は一定の直径を有するか又は前記裏面に向かう方向に先細りとすることができ、前記孔の輪郭に沿わない輪郭を有することができる。前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部に前記導電性ビアのそれぞれを形成することができる。例示的な実施の形態において、前記導電性ビアのそれぞれは円柱形状又は円錐台形状を有することができる。特定の実施の形態において、前記導電性ビアのそれぞれは、前記穴の上に重なる金属層をめっきすることによって形成することができる。1つの実施の形態において、前記導電性ビアのうちの少なくとも1つの各々は内部空間を画定することができる。例示的な実施の形態において、前記方法は、各内部空間を誘電材料で充填するステップも含みうる。特定の実施の形態において、前記導電性ビアのうちの少なくとも1つの各々は、前記穴内の体積を充填することができる。1つの実施の形態において、各導電性ビアはその上端において第1の幅を有することができ、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底部において第2の幅を有することができ、前記第2の幅は前記第1の幅と異なる。例示的な実施の形態において、少なくとも1つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続を形成するように行うことができる。該少なくとも1つの導電性相互接続は、前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在することができる。各導電性相互接続はそれぞれのパッドまで延在することができる。特定の実施の形態において、少なくとも1つの導電性素子を形成する前記ステップは2つ以上の導電性相互接続を形成することができる。複数の前記孔は前記開口部と交わることができる。前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在することができる。1つの実施の形態において、前記方法は、前記孔及び前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップも含みうる。前記穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有することができる。前記少なくとも1つの導電性素子を形成する前記ステップは、少なくとも前記穴内に前記導電性相互接続のそれぞれを形成することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有することができる。特定の実施の形態において、それぞれの前記導電性相互接続は、前記穴の内面の上に重なる金属層をめっきすることによって形成することができる。本発明の一態様によれば、半導体アセンブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有する。前記半導体素子は、前記表面に複数の導電性パッドを更に備えることができる。前記半導体アセンブリは、前記導電性パッドを通りかつ前記半導体素子の厚さを部分的に通って延在する少なくとも1つの孔も具備することができる。該少なくとも1つの孔は、前記表面と前記裏面との間の位置において前記開口部と交わることができる。前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化が存在することができるように、前記裏面に対して種々の角度で延在することができる。前記半導体アセンブリは、少なくとも前記導電性パッドの上方の位置において前記導電性パッドの上に部分的に重なり、前記孔の内部で前記半導体素子の内面の上に重なる連続した誘電体層も具備することができる。前記半導体アセンブリは、前記それぞれの導電性パッドに電気的に接触する少なくとも1つの導電性素子も具備することができる。該少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している第1の部分を有することができる。前記少なくとも1つの導電性素子は、少なくとも前記導電性パッドの上方の位置において前記連続した誘電体層の上に重なる第2の部分を有することができる。本発明の一態様によれば、半導体アセンブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有する。前記半導体素子は、前記表面に複数の導電性パッドを更に備えることができる。前記半導体アセンブリは、前記導電性パッドを通りかつ前記半導体素子の厚さを部分的に通って延在する少なくとも1つの孔も具備することができる。該少なくとも1つの孔は、前記表面と前記裏面との間の位置において前記開口部と交わることができる。前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化が存在することができるように、前記裏面に対して種々の角度で延在することができる。前記半導体アセンブリは、前記孔の内部の前記導電性パッドの内面の上に重なり、前記孔の内部の前記半導体材料の内面の上に重なる連続した誘電体層も具備することができる。前記半導体アセンブリは、前記それぞれの導電性パッドに電気的に接触する少なくとも1つの導電性素子も具備することができる。該少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している第1の部分を有することができる。前記少なくとも1つの導電性素子は、前記連続した誘電体層の上に重なる第2の部分を有することができる。特定の実施の形態において、前記少なくとも1つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有することができる。前記誘電体層の少なくとも一部分は前記外側に面する面に接触することができる。1つの実施の形態において、前記少なくとも1つの導電性素子は、前記それぞれの導電性パッドに直接又は間接的に結合された少なくとも1つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも1つの導電性コンタクトとを備えうる。該少なくとも1つの導電性コンタクトは前記裏面において露出することができる。例示的な実施の形態において、前記少なくとも1つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なっていてもよい。特定の実施の形態において、前記開口部は、前記裏面に沿った横方向に第1の幅を有することができ、前記導電性コンタクトのうちの少なくとも1つは、前記横方向に第2の幅を有することができ、前記第1の幅は前記第2の幅よりも大きい。1つの実施の形態において、前記少なくとも1つのコンタクトは、開口部の内部の半導体素子の一部分と垂直方向に位置合せすることができ、前記垂直方向は、前記半導体素子の厚さの方向である。例示的な実施の形態において、前記半導体素子は、複数の能動半導体デバイスを備えることができ、前記複数の導電性パッドのうちの少なくとも1つは、前記複数の能動半導体デバイスのうちの少なくとも1つと電気的に接続することができる。特定の実施の形態において、前記少なくとも1つの孔は2つ以上の孔とすることができ、前記開口部は、前記半導体素子の前記裏面から前記孔のうちの2つ以上まで延在することができる。1つの実施の形態において、前記開口部は、前記半導体素子の表面に沿った第1の方向に延在する長さと、前記第1の方向に対して横切る第2の横方向に延在する幅とを有する溝形状を有することができ、前記長さは前記幅よりも大きい。例示的な実施の形態において、前記少なくとも1つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有することができる。前記少なくとも1つの導電性素子の少なくとも一部分は、前記外側に面する面の上に重なることができ、かつ該外側に面する面に電気的に接続することができる。特定の実施の形態において、積層アセンブリが、少なくとも第1の半導体アセンブリ及び第2の半導体アセンブリを備えることができる。前記第1の半導体アセンブリは前記第2の半導体アセンブリに電気的に接続することができる。1つの実施の形態において、前記少なくとも1つの導電性素子は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアとを備えることができる。前記少なくとも1つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔内に延在することができ、それぞれの導電性相互接続及びそれぞれのパッドに結合することができる。例示的な実施の形態において、前記少なくとも1つの導電性素子は2つ以上の導電性相互接続を含みうる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在することができる。特定の実施の形態において、各導電性相互接続は少なくとも前記開口部の内面の上に重なることができる。前記導電性相互接続は前記開口部の輪郭に沿うことができる。1つの実施の形態において、前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在することができる。例示的な実施の形態において、少なくとも1つの導電性素子は、少なくとも前記開口部の内部に延在する2つ以上の導電性相互接続を備えることができる。該2つ以上の導電性相互接続の各々は導電性ビアのうちの1つまで延在することができる。特定の実施の形態において、各導電性相互接続は内部空間を画定することができる。1つの実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填されている。例示的な実施の形態において、前記半導体アセンブリは、少なくとも前記開口部の前記内面の上に重なる誘電体層も具備することができる。各導電性相互接続は前記誘電体層の面の間の体積を充填することができる。1つの実施の形態において、前記半導体アセンブリは、前記開口部の内部に配置された誘電体領域と該誘電体領域を通って延在する穴とを具備することもできる。該穴は、一定の直径を有することができるか又は前記表面に向かう方向に先細りにすることができ、前記開口部の輪郭に沿わない輪郭を有することができる。それぞれの前記導電性相互接続は、少なくとも前記穴の内部に延在することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有することができる。特定の実施の形態において、それぞれの前記導電性相互接続は内部空間を画定することができる。1つの実施の形態において、前記内部空間は、少なくとも部分的に誘電材料で充填することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は、前記穴の内部の体積を充填することができる。特定の実施の形態において、前記導電性ビアのうちの少なくとも1つは、少なくとも前記孔のそれぞれの内面の上に重なることができる。前記導電性ビアは前記孔の輪郭に沿うことができる。例示的な実施の形態において、前記導電性相互接続のうちの少なくとも1つの各々は内部空間を画定することができる。1つの実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。特定の実施の形態において、前記半導体アセンブリは、少なくとも前記孔のそれぞれの前記内面の上に重なる誘電体層も具備することができる。前記導電性ビアのうちの前記少なくとも1つの各々は前記誘電体層の面の間の体積を充填することができる。例示的な実施の形態において、前記半導体アセンブリはまた、各孔内に配置された誘電体領域と、各誘電体領域内を延在している穴とを具備することができる。該穴は、一定の直径を有することができるか又は前記裏面に向かう方向に先細りにすることができ、前記孔の輪郭に沿わない輪郭を有することができる。前記導電性ビアのそれぞれは少なくとも前記穴の内部に延在することができる。特定の実施の形態において、それぞれの前記導電性ビアは、円柱形状又は円錐台形状を有することができる。1つの実施の形態において、前記導電性ビアのうちの少なくとも1つの各々は、内部空間を画定することができる。特定の実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。例示的な実施の形態において、前記導電性ビアのうちの少なくとも1つの各々は、前記穴の内部の体積を充填することができる。1つの実施の形態において、各導電性ビアはその上端において第1の幅を有することができ、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底端において第2の幅を有することができ、該第2の幅は前記第1の幅と異なる。特定の実施の形態において、前記少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続を備えることができる。該少なくとも1つの導電性相互接続は、前記少なくとも1つの孔の内部にかつ少なくとも前記開口部内に延在することができる。各導電性相互接続はそれぞれのパッドまで延在することができる。例示的な実施の形態において、前記少なくとも1つの導電性素子は2つ以上の導電性相互接続を備えることができる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在することができる。1つの実施の形態において、前記半導体アセンブリは、前記孔及び前記開口部の内部に配置された誘電体領域と、該誘電体領域を通って延在する穴とを具備することもできる。該穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有することができる。それぞれの前記導電性相互接続は少なくとも前記穴の内部に延在することができる。特定の実施の形態において、それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有することができる。本発明の一態様において、半導体センブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在している開口部と、前記表面から少なくとも部分的に前記半導体素子の前記厚さを通って延在している孔とを有する。該孔及び前記開口部は前記表面と前記裏面との間の位置で交わることができる。前記半導体素子は、前記表面において複数の導電性パッドを更に備えうる。少なくとも1つの導電性パッドを前記孔から横方向にずらすことができる。前記半導体アセンブリは、外部デバイスと電気的に接続するために前記裏面において露出している部分を有する少なくとも1つの導電性素子も具備することができる。該少なくとも1つの導電性素子は、前記孔の内部にかつ少なくとも前記開口部内に延在することができる。前記少なくとも1つの導電性素子は、前記それぞれの導電性パッドの面の上に部分的にのみ重なることができる。特定の実施の形態において、前記少なくとも1つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも1つの導電性相互接続と、少なくとも1つの導電性ビアとを備えうる。前記少なくとも1つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔の内部に延在することができ、導電性相互接続及びそれぞれのパッドに結合することができる。1つの実施の形態において、前記導電性ビアのうちの少なくとも1つは、少なくとも前記孔のそれぞれの内面の上に重なることができる。前記導電性ビアは前記孔の輪郭に沿うことができる。例示的な実施の形態において、前記導電性ビアのうちの前記少なくとも1つの各々は内部空間を画定することができる。特定の実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。本発明の更なる態様は、他の電子デバイスとともに、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを提供する。例えば、本システムを、携帯型ハウジングとすることができる単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムよりも小型にすることができる。図1は、本発明の実施形態によるビア構造体を示す断面図である。図1に示すように、超小型電子ユニット10は半導体素子20を備え、半導体素子20は、裏面22から部分的に半導体素子20を通って裏面から離れている表面21に向かって延在する開口部30を有している。半導体素子20は、正面において露出している導電性パッド50を通って延在する孔40も有しており、孔及び開口部30は、表面21と裏面22との間の位置で交わっている。導電性ビア60が孔40の内部に延在し、導電性相互接続80が、開口部30の内部に延在し、外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる、裏面において露出した面90を有している。図1において、表面に対して平行な方向を、本明細書では水平方向又は横方向と呼ぶのに対し、表面に対して垂直な方向を、本明細書では上方向又は下方向と呼び、本明細書ではまた垂直方向とも呼ぶ。本明細書で言及する方向は、言及される構造体の基準系にある。したがって、これらの方向は、標準の基準系又は重力基準系に対する任意の向きに位置することができる。1つの特徴が面の上方に別の特徴より高い高さに配置されていると言う場合、それは、その1つの特徴が、その面から離れる同じ直交方向において他方の特徴より遠い距離にあることを意味する。逆に、1つの特徴が面の上方に別の特徴より低い高さに配置されていると言う場合、それは、その1つの特徴が、その面から離れる同じ直交方向において他方の特徴より近い距離にあることを意味する。半導体素子20は、例えばシリコンから作製することができる半導体基板を備えることができる。複数の能動半導体デバイス例えば、トランジスタ、ダイオード等を、表面21に及び/又はその下方に位置する半導体基板の能動半導体領域23に配置することができる。複数の能動半導体デバイスを、他の内部コンポーネント及び/又は外部コンポーネントと相互接続するために導電性パッド50に電気的に接続することができる。図1に示すように、導電性パッド50の縁が、能動半導体領域23の上に重なることができ、又は導電性パッドを、能動半導体領域から横方向にずらすことができる。表面21と底面22との間の半導体素子20の厚さは、通常200μm未満であり、大幅に小さく、例えば130μm、70μm又は更に小さくすることができる。半導体素子20は、表面21と導電性パッド50との間に位置する誘電体層24を更に含みうる。誘電体層24は、導電性パッド50を半導体素子20から電気的に絶縁する。この誘電体層24を、超小型電子ユニット10のパッシベーション層と呼ぶことがある。誘電体層24は、無機誘電材料若しくは有機誘電材料又はそれらの両方を含みうる。誘電体層24は、電着コンフォーマルコーティング又は他の誘電材料、例えば光画像形成可能photoimageableポリマー材料、例えばはんだマスク材料を含みうる。誘電体層24は、酸化物材料又は他の誘電材料の1つ以上の層を含みうる。開口部30は、裏面22から部分的に半導体素子20を通って表面21に向かって延在している。開口部30は内面31を有し、内面31は、裏面22から半導体素子20を通って裏面22によって画定される水平面に対して0度と90度との間の角度で延在している。内面31は、例えば図1に示すように一定の勾配又は例えば図11に示すように変動する勾配を有することができる。例えば、裏面22によって画定される水平面に対する内面31の角度又は勾配の大きさを、内面31が表面21に向かって深く貫入するに従い低減するすなわち、正又は負の方向の大きさを低減することができる。図1に示すように、開口部30は、裏面22における幅W1と、下面32における、幅W1よりも小さい幅W2とを有しており、それにより開口部が、裏面から下面に向かう方向に先細りになっている。他の例では、開口部は一定の幅を有することができ、又は、開口部を下面から裏面に向かう方向に先細りにすることができる。開口部30は、裏面22から表面21に向かって半分を越えて延在することができ、それにより、裏面22に対して垂直な方向における開口部30の高さが孔40の高さより大きくなる。開口部30は、図20Cに示すように、例えば矩形の溝でそこから複数の孔が延在しているものを含む、任意の上面図形状を有することができる。図20Aに示す実施形態等の一実施形態では、開口部は円形上面図形状を有することができる図20Aでは、開口部は円錐台状3次元形状を有している。図20Cに示す実施形態では、開口部は、裏面に沿った第1の横方向において幅を有しており、開口部は、第1の横方向に対して横切る裏面に沿った第2の横方向において長さを有しており、長さは幅よりも大きい。幾つかの例では、開口部は、例えば、特に円柱、立方体又は角柱を含む、任意の3次元形状を有することがある。孔40は、導電性パッド50の上面51すなわち、半導体素子20から離れる方向に面している外側に面する面から、導電性パッドを通って開口部30まで延在することができる。図1に示すように、孔40は、開口部30の下面32における幅W3と、導電性パッド50の上面51における、幅W3よりも大きい幅W4とを有し、それにより、孔は、導電性パッドの上面から開口部に向かう方向に先細りになっている。他の例では、孔は一定の幅を有することができるか、又は開口部から導電性パッド50の上面51に向かう方向に先細りにすることができる。内面41は、一定の勾配又は変動する勾配を有することができる。例えば、表面21によって画定される水平面に対する内面41の角度又は勾配の大きさを、内面41が導電性パッド50の上面51から裏面22に向かって深く貫入するに従い低減するすなわち、正又は負の方向の大きさを低減することができる。孔40は、導電性パッド50の上面51から表面21に向かって半分未満の距離を延在することができ、それにより、表面21に対して垂直な方向における孔40の高さが開口部30の高さより小さくなる。孔40は、図20A~図20Cに示すように、例えば円形形状を含む任意の上面図形状を有することができる図20Cでは、孔は円錐台状3次元形状を有している。幾つかの実施形態では、孔40は、正方形、矩形、楕円形、又は他の任意の上面図形状を有することができる。幾つかの例では、凹部40は、特に、例えば円柱、立方体又は角柱を含む、任意の3次元形状を有することができる。任意の数の孔40が単一の開口部30から延在することができ、孔40を、単一の開口部30内で任意の幾何学的形態に配置することができる。図20Aに示す実施形態におけるような一実施形態では、4つの孔を1つのかたまりで配置することができる。図20Cに示す実施形態におけるような別の実施形態では、複数の孔を、複数の軸に沿って延在している単一の溝状開口部から延在させることができる。様々な開口部及び孔形態及びこれらの形態を形成する方法の特定の例は、本明細書の一部をなすものとする本願と同一の譲受人が所有する米国特許出願公開第2008/0246136号及び2010年7月23日に出願された米国特許出願第12/842,717号に記載されている。半導体素子20は、半導体素子20の表面21において露出しているか又は表面21に位置している1つ以上の導電性パッド50を備えている。図1には特に示さないが、能動半導体領域23における能動半導体デバイスは、通常、導電性パッド50に導電的に接続されている。したがって、能動半導体デバイスは、半導体素子20の1つ以上の誘電体層内又はその上方に延在している組み込まれた配線を介して導電的にアクセス可能である。幾つかの実施形態では、導電性パッドを、半導体素子の表面において直接露出させなくてもよい。代りに、導電性パッドを、半導体素子の表面において露出している端子まで延在するトレース又は他の導電性素子に、電気的に接続することができる。導電性パッド50を、例えば銅又は金を含む任意の導電性金属から作製することができる。導電性パッド50及び本明細書に開示する導電性パッドのうちの任意のものは、正方形、円形、楕円形、三角形、矩形又は他の任意の形状を含む任意の上面図形状を有することがある。本明細書において用いられるとき、導電性素子が誘電体素子の表面において露出しているという記述は、導電性素子が、誘電体素子の表面に対して垂直な方向において、誘電体素子の外側から誘電体素子の表面に向かって移動している理論的な点に接触することができることを示す。したがって、誘電体素子の表面において露出している端子又は他の導電性素子は、このような表面から突出することができるか、このような表面と同一平面とすることができるか、又はこのような表面に対して凹状であり、誘電体における孔又は窪みを通して露出させることがある。導電性素子を形成するために使用可能な本質的に任意の技法を使用して、本明細書に記載する導電性素子を形成することができるが、2010年7月23日に出願された米国特許出願第12/842,669号においてより詳細に説明されているような非リソグラフィ技術を採用することができる。このような非リソグラフィ技法は、例えば、表面をレーザにより、又はフライス加工若しくはサンドブラスト加工等の機械的プロセスにより、導電性素子が表面の他の部分とは異なるように形成されるべきである経路に沿って表面のそれらの部分を処理するように、選択的に処理することを含みうる。例えば、レーザ又は機械的プロセスを使用して、特定の経路のみに沿って表面から犠牲層等の材料を焼灼又は除去し、それによりその経路に沿って延在する溝を形成することがある。そして、溝内に触媒等の材料を堆積させることができ、溝内に1つ以上の金属層を堆積させることがある。導電性ビア60は、孔40の内部に延在し、導電性パッド50及び導電性相互接続80に電気的に接続されている。図示するように、導電性ビア60は、導電性パッド50を通って延在し、導電性パッド50の上面51の上に部分的に重なりかつその上面51と接触している。図1に示すように、導電性ビア60は、半導体素子20を導電性ビアから電気的に絶縁する誘電体層25の内側の孔40内の体積の全てを充填することができる。言い換えれば、孔40内の誘電体層25の内部に延在する第2の穴aperture74は、孔の輪郭に沿い、導電性ビア60は孔の輪郭に沿っている。図1に示すように、誘電体層25は、孔40内に露出している導電性パッド50の内面53と接触し、誘電体層は、孔から延出し、導電性パッドの上面51と接触している。図1に示すように、導電性ビア60は中実である。例えば図2に示すような他の実施形態では、導電性ビアは内部空間を有することができ、この内部空間は、開放されたままとするか、誘電材料で充填するか、又は第2の導電性材料で充填することができることがある。図17に示すような他の実施形態では、孔内に位置する導電性相互接続の導電性ビア部分は、円柱形状又は円錐台形状を有することができる。導電性ビア60を、例えば銅又は金を含む、金属又は金属の導電性化合物から作製することができる。導電性相互接続80は、開口部30の内部に延在し、導電性ビア60と電気的に接続されている。図1に示すように、導電性相互接続80は、導電性相互接続から半導体素子20を電気的に絶縁する誘電体層70の内側の開口部30内の体積の全てを充填することができる。言い換えれば、開口部30の内部の誘電体層70の内部に延在している第1の穴71が開口部の輪郭に沿い、導電性相互接続80は開口部の輪郭に沿う。特定の実施形態ではかつ本明細書に記載する他の実施形態の全てにおいて、下面32における導電性相互接続80の幅W2は、導電性相互接続及び導電性ビアが交わる導電性ビア60のその上端における幅W3とは異なる。図1に示すように、導電性相互接続80は中実である。他の実施形態例えば図5に示すようなでは、導電性相互接続は内部空間を有することができ、この内部空間は、開放されたままとするか、誘電材料で充填するか、又は第2の導電性材料で充填することができることがある。図17に示すような他の実施形態では、開口部内に位置する導電性相互接続の単一の単体導電性相互接続部分は、円柱形状又は円錐台形状を有することがある。例えば銅又は金を含む任意の導電性金属から導電性相互接続80を作製することがある。導電性相互接続80の面90は、外部素子と相互接続するために誘電体層70の外面72において露出している。一実施形態では、露出面90を、相互接続80の上面、すなわちパッドのビアから最も遠い広がりにおける面とすることができるか、又は露出面は相互接続80の上面でなくてもよい。図示するように、面90は、誘電体層70の外面72によって画定される平面に、かつ半導体素子20の裏面22によって画定される平面の上方に位置している。他の実施形態では、導電性相互接続80の面90を、誘電体層70の外面72によって画定される平面の上方又は下方に配置することができ、かつ/又は面90を、裏面22によって画定される平面に又はその下方に配置することができる。導電性相互接続80の面90を、誘電体層70の外面72又は裏面22に対して、例えば研削プロセス、ラップ仕上げプロセス又は研磨プロセスによって平坦化することができる。幾つかの実施形態例えば図10に示す積層実施形態では、導電性ボンド材を、面90において、又は外部デバイスと相互接続するために半導体素子の裏面において露出している別の導電性コンタクトの面において露出させることができる。図2は、代替的な導電性ビア形態を有する図1のビア構造体の変形形態を示す断面図である。超小型電子ユニット10aは、上述した超小型電子ユニット10に類似しているが、導電性ビアが、誘電体層25によって占有されない孔40の内側の空間を完全に充填するのではなく、導電性ビア60aは、誘電体層の上に金属層として堆積し、それにより、導電性ビア60aの内側に内部空間27が生成される。ここで、図3A~図3Fを参照して、超小型電子ユニット10又は10a図1及び図2を製造する方法について説明する。図3Aに示すように、超小型電子ユニット10又は10aは、1つ以上の能動半導体領域23と1つ以上の導電性パッド50とを有している。半導体素子20の裏面22から表面21に向かって下方に延在する開口部30を形成することができる。裏面22の残りの部分を保存することが望まれる場所にマスク層を形成した後、例えば、半導体素子20を選択的にエッチングすることにより、開口部30を形成することができる。例えば、光画像形成可能photoimageable層、例えばフォトレジスト層を堆積させ、裏面22の一部分のみを覆うようにパターニングすることができ、その後、開口部30を形成するように時限エッチングプロセスを行うことができる。支持ウェハ12が、接着剤層13によって半導体素子20の表面21に一時的に取り付けられることにより、裏面22の処理中に半導体素子に追加の構造的支持が提供される。各開口部30は、平坦でありかつ概して表面21から等距離である、下面32を有している。裏面22から下面32に向かって下方に延在している開口部30の内面31は、図3Aに示すように、傾斜させることができ、すなわち裏面22に対して垂直角直角以外の角度で延在することができる。ウェットエッチングプロセス、例えば特に等方性エッチングプロセス及びテーパ刃を使用するのこ引きを使用して、傾斜した内面31を有する開口部30を形成することができる。特に、レーザダイシング、機械的フライス加工、化学エッチング、レーザドリル加工、プラズマエッチング、半導体素子20に向かって微細研磨粒子の噴射を向けることを使用して、傾斜した内面31を有する開口部30又は本明細書に記載する他の任意の孔若しくは開口部を形成することもできる。代替的に、開口部30の内面は、傾斜している代りに、裏面22から下方に、裏面22に対して実質的に直角に、垂直方向に又は実質的に垂直方向に延在することができる。特に、異方性エッチングプロセス、レーザダイシング、レーザドリル加工、機械的除去プロセス、例えばのこ引き、フライス加工、超音波加工、半導体素子20に向かって微細研磨粒子の噴流を向けることを使用して、本質的に垂直な内面を有する開口部30を形成することができる。特定の実施形態図示せずでは、開口部30を、2つ以上の超小型電子ユニット10に位置する複数の導電性パッド50の上に配置することができ、それにより、超小型電子ユニット10が互いから切り離される時に、開口部30の一部分が各超小型電子ユニット10の上に位置することになる。本明細書においてかつ特許請求の範囲において用いられるとき、開口部という用語は、単一の超小型電子ユニット例えば図20A及び図20Bに示すようなの内部に完全に位置する開口部、形成される場合は複数の超小型電子ユニット10図示せずを横切って延在する開口部、又は他の超小型電子ユニット10から切り離された後の特定の超小型電子ユニット10に位置する開口部の一部分を指すことがある。半導体素子20に開口部30を形成した後、フォトレジスト層等の光画像形成可能層又は誘電体層70を、半導体素子の裏面22に堆積させることができる。様々な方法を使用して、誘電体層70を形成することができる。一例では、流動性誘電材料を、半導体素子20の裏面22に施すことができ、その後、流動性材料は、スピンコーディング操作中に、裏面にわたってより均一に分散され、次いで、加熱を含みうる乾燥サイクルが続く。別の例では、誘電材料の熱可塑性フィルムを、半導体素子20の裏面22に施すことができ、その後、半導体素子は加熱されるか、又は真空環境で、すなわち周囲圧力未満の環境に配置されて加熱される。そして、これにより、フィルムは、凹部30の内面31及び下面32上まで下方に流れる。別の例では、蒸着を用いて、誘電体層70を形成することができる。更に別の例では、半導体素子20を誘電体堆積浴に浸漬して、コンフォーマル誘電体コーティング又は誘電体層70を形成することができる。本明細書において用いられるとき、コンフォーマルコーティングは、誘電体層70が半導体素子20の開口部30の輪郭に沿う場合等、コーティングされている表面の輪郭に沿う特定の材料のコーティングである。例えば電気泳動堆積法又は電解堆積法を含む電気化学堆積法を使用して、コンフォーマル誘電体層70を形成することができる。一例では、電気泳動堆積法を用いてコンフォーマル誘電体コーティングを形成することができ、それにより、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面のみに堆積する。堆積中、半導体デバイスウェハは所望の電位で保持され、浴を異なる望ましい電位で保持するために、浴内に電極が浸漬される。そして、限定されないが開口部30の表面22、内面31、及び下面32に沿って、導電性又は半導性であるデバイスウェハの露出面に、電着したコンフォーマル誘電体層70を形成するために十分な時間、アセンブリは、適切な条件下で浴内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と浴との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。電気泳動堆積は、アセンブリの導電性及び/又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電非導電特性に起因して、既存の誘電体層上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積は、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約10マイクロメートルを超え数10マイクロメートルまでの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層70を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表1に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積した層の厚さが、それが形成される導電性又は半導性面に近接していることによって制限されない。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。その後、図3Bに示すように、導電性相互接続80は、開口部30内に堆積して、開口部の内部に位置する誘電体層70の部分の上に重なり、それにより、導電性相互接続80の形状は内面31及び下面32の輪郭に沿う。導電性相互接続80を形成するために、例示的な方法は、誘電体層70の外面72上への主金属層のスパッタリング、めっき又は機械的堆積のうちの1つ以上のものにより、金属層を堆積させることを含む。機械的堆積は、コーティングされる表面上に加熱された金属粒子の流れを高速で向けることを含みうる。このステップを、ブランケット堆積により、開口部30の裏面22、内面31、及び下面32に対して行うことができる。一実施形態では、主金属層は、アルミニウムを含むか又は本質的にアルミニウムからなる。別の特定の実施形態では、主金属層は、銅を含むか又は本質的に銅からなる。更に別の実施形態では、主金属層は、チタンを含むか又は本質的にチタンからなる。導電性相互接続80を形成するプロセスにおいて、1つ以上の他の例示的な金属を用いることができる。特定の例では、複数の金属層を含む積層体を上述した面のうちの1つ以上のものの上に形成することができる。例えば、このような積層金属層としては、例えば、チタンの層及びそれに続くチタンの上に重なる銅の層Ti-Cu、ニッケルの層及びそれに続くニッケル層の上に重なる銅の層Ni-Cu、同様に設けられるニッケル-チタン-銅の積層体Ni-Ti-Cu、又はニッケル-バナジウムの積層体Ni-Vを挙げることができる。導電性相互接続80は、誘電体層70によって半導体素子20から絶縁されている。図3Bに示すように、導電性相互接続80は中実である。他の実施形態例えば図4及び図5では、導電性相互接続80は、第2の導電性材料又は誘電材料で充填される内部空間を有することがある。そして、図3Cに示すように、半導体素子20の表面21から支持ウェハ12が除去され、半導体素子20の裏面22に支持ウェハ14が接着剤層15により一時的に取り付けられることにより、表面の処理中に半導体素子に追加の構造的支持が提供される。そして、図3Dに示すように、マスク層図示せずを、表面21及び導電性パッド50の、表面及び導電性パッドの残りの部分を保存することが望まれる場所に堆積させることができる。例えば、光画像形成可能層、例えばフォトレジスト層を堆積させて、表面21及び導電性パッド50の一部分のみを覆うようにパターニングすることができる。その後、マスク開口部の下にある導電性パッドの金属を除去するように、マスク開口部の内部に露出している導電性パッド50の一部分にエッチングプロセスを施すことができる。その結果、導電性パッド50を通ってその上面51から底面52まで延在する孔40が形成される。そして、図3Eに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔40が表面21から開口部30まで半導体素子内に延在する。孔40の形成中に、パッシベーション層24の一部分も除去され、このような部分を、導電性パッド50のエッチング中に、半導体素子20のエッチング中に、又は別個のエッチングステップとしてエッチングすることができる。エッチング、レーザドリル加工、機械的フライス加工、又は他の適切な技法を使用して、パッシベーション層24の一部分を除去することができる。特定の実施形態では、図3D及び図3Eに示すプロセスステップを組み合わせて、単一のプロセスステップにすることができる。例えば、孔40を形成する時、レーザを使用して、導電性パッド50、パッシベーション層24の一部分、及び半導体素子20の一部分を単一プロセスステップでドリル加工することができる。孔40を生成するプロセスステップのこの組合せを、本明細書に記載する実施形態のうちの任意のものにおいて使用することができる。他のあり得る誘電体層の除去技法としては、本質的に等方性又は異方性とすることができる様々な選択的エッチング技法が挙げられる。異方性エッチングプロセスとしては、イオンの流れがエッチング対象である面に向けられる反応性イオンエッチングプロセスが挙げられる。反応性イオンエッチングプロセスは、概して、等方性イオンエッチングプロセスより選択的ではなく、そのため、イオンが高入射角で突き当たる面が、イオンの流れと一致して方向付けられる面より大きくエッチングされる。反応性イオンエッチングプロセスが使用される場合、望ましくは、マスク層は、望ましくはパッシベーション層24の上に重なるように堆積し、そこに、孔40と位置合せされる開口部が形成される。このように、エッチングプロセスにより、孔40の内部に位置する部分以外のパッシベーション層24の部分を除去することが回避される。そして、図3Fに示すように、フォトレジスト等の光画像形成可能層又は誘電体層25を、半導体素子20の表面21の、表面及び孔40の内面41の一部分を後続するステップで堆積する導電性ビアから電気的に絶縁することが望まれる場所に堆積させることができる。そして、再び図1及び図2を参照すると、孔と位置合せされる導電性相互接続80の部分を露出させるように、孔40の内部に露出している誘電体層70の部分に対して、エッチングプロセスを施すことができる。そして、導電性ビア60又は60aが、例えばブランケット堆積により、孔の内部に位置する誘電体層25の部分の上に重なって孔40内に堆積し、それにより、導電性ビア60の形状が、孔の内面41、導電性パッド50の露出面、及び誘電体層の外面26のそれぞれの輪郭に沿う。導電性ビア60又は60aは、導電性相互接続80の露出部分から、導電性パッド50の上面51及び横面54図3Fに示すの露出部分まで延在する。図1に示すように、導電性ビア60を、中実になるまで金属堆積プロセスを継続することにより形成することができ、それにより、導電性ビアの内側に開放空間がない。図2に示すように、導電性ビアが中実になる前に金属堆積プロセスを停止することにより、導電性ビア60aを形成することができ、それにより、導電性ビアの内側に内部空間27が生成される。導電性ビア60又は60aの形成後、半導体素子20の裏面22から支持ウェハ14が除去される。最後に、単一ウェハ図示せずの上に複数の超小型電子ユニット10又は10aが合わせて形成される場合、のこ引き又は他のダイシング法によりダイシングレーンに沿って超小型電子ユニットを互いにから切り離すことによって、個別の超小型電子ユニットを形成することができる。デバイスウェハを個々のユニットに切断する種々の例示的なプロセスは、引用することにより本明細書の一部をなすものとする本願と同一の譲受人が所有する米国仮特許出願第60/761,171号及び同第60/775,086号に記載されており、それらのうちのいずれかを用いて、個々の超小型電子ユニットを形成するようにデバイスウェハを切断することができる。図4は、代替的な導電性相互接続構成を有する図1のビア構造体の変形形態を示す断面図である。超小型電子ユニット10bは、上述した超小型電子ユニット10に類似しているが、導電性相互接続が、誘電体層によって占有されない開口部の内側の空間を充填するのではなく、導電性相互接続80bは、開口部30内に誘電体層70の上の金属層として堆積する。導電性相互接続80bは、内面31及び開口部30の下面32の輪郭に対してコンフォーマルであるが、導電性相互接続は、誘電体層70によって内面31及び下面32から分離されている。導電性相互接続80bの内側に内部空間28が生成され、内部空間28は、外部デバイスに相互接続するために裏面22において露出している、はんだ等の導体塊29で充填される。導電性相互接続80bは、開口部30から裏面22上に延出しているコンタクト面90bを含むことができ、コンタクト面は、外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる。特定の実施形態では、導電性相互接続80bは、開口部30の内部に位置する誘電体層70の外面72全体をコーティングすることができる。代替的に、導電性相互接続80bは、開口部30の内部に位置する誘電体層70の外面72の一部分例えば半分をコーティングすることができる。導体塊29は、比較的に溶融温度が低い可溶金属、例えば、はんだ、錫、又は複数の金属を含む共融混合物を含みうる。代替的に、導体塊29は、湿潤性金属、例えば銅、又ははんだ若しくは別の可溶金属よりも溶融温度の高い他の貴金属若しくは非貴金属を含みうる。このような湿潤性金属を、対応する特徴、例えば回路パネル等の相互接続素子の可溶金属の特徴と接合して、超小型電子ユニット10bをこのような相互接続素子に外部で相互接続することができる。特定の実施形態では、導体塊29は、媒体内に散在する導電性材料、例えば導電性ペースト、例えば金属充填ペースト、はんだ充填ペースト、又は等方性導電性接着剤若しくは異方性導電性接着剤を含みうる。図5は、代替的な導電性相互接続構成を有する図4のビア構造体の変形形態を示す断面図である。超小型電子ユニット10cは、上述した超小型電子ユニット10bに類似しているが、導電性相互接続の内側にある内部空間が導体塊で充填されるのではなく、内部空間28は誘電体領域75で充填されている。また、導電性ビアが、誘電体層25によって占有されていない孔40の内側の空間を完全に充填するのではなく、超小型電子ユニット10cは、図2に示す内部空間27を有する導電性ビア60aを有している。誘電体領域75は、導電性相互接続80bに対して優れた誘電体絶縁を提供することができる。誘電体領域75を、コンプライアントcompliant:適合的とし、その弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシcompliancy:適合性を提供するように十分低くかつ厚くすることができる。図5に示すように、誘電体領域75は、導電性相互接続80b又は誘電体層70によって占有されていない開口部30の残りの部分を充填することができ、それにより、外面76が、半導体素子20の裏面22によって画定される平面の上方に延在するが、その平面に対して平行である。外面76はまた、誘電体層70の外面72によって画定される平面の上方にも位置し、外面76は、導電性相互接続80bのコンタクト面90bによって画定される平面の下方に位置する。特定の実施形態では、誘電体領域75の外面76を、裏面22及び外面72によって画定される平面に又はその下方に配置することができ、外面を、コンタクト面90bによって画定される平面に又はその上方に配置することができる。別の実施形態では、複数の導電性相互接続80bを導電性ビア60から内面31に沿って裏面22まで延在させることができる。例えば、4つの導電性相互接続80bがあり、各導電性相互接続を、円錐台状内面31の周囲に90度の間隔を空けて配置し、各導電性相互接続が、裏面22において露出し外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる、コンタクト面90bを有することがある。各導電性相互接続80bを、誘電体領域75によって他の導電性相互接続の各々から絶縁することがある。開口部が溝形状を有する例えば図20Cに示すような実施形態例では、間隔を空けて配置された導電性相互接続80bが、溝形状開口部の第1の側面を画定する第1の内面31aと、開口部の第2の側面を画定する第2の内面31bとに沿って交互に延在することができ、各導電性相互接続80bは、それぞれの導電性ビア60aから延在する。図6は、代替的な導電性相互接続形態を有する図1のビア構造体の変形形態を示す断面図である。超小型電子ユニット10dは、上述した超小型電子ユニット10に類似しているが、導電性相互接続が、誘電体層によって占有されていない開口部の内側の空間を充填するのではなく、導電性相互接続80dは、開口部30の内部に位置する誘電体領域75dに形成された第1の穴71内に堆積する。導電性相互接続80dは、開口部30の内面31の輪郭又は下面32の輪郭のいずれにもコンフォーマルではない。超小型電子ユニット10dは、導電性相互接続80dに電気的に接続された導電性コンタクト90dを更に備えている。導電性コンタクト90dは、開口部30の内面31の上に重なることができ、内面31若しくは下面32又は両方の上に完全に重なることができる。誘電体領域75dは、導電性相互接続80dに対して優れた誘電体絶縁を提供することができる。誘電体領域75dを、コンプライアントとし、その弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシを提供するように十分低くかつ厚くすることができる。特に、このようなコンプライアントな誘電体領域75dにより、それに取り付けられている導電性相互接続80d及び導電性コンタクト90dが、導電性コンタクトに外部荷重が加えられたときに、半導体素子20に対して幾分か撓曲又は移動することができる。そのように、超小型電子ユニット10dの導電性コンタクト90dと回路パネル図示せずの端子との間の結合は、超小型電子ユニットと回路パネルとの間の熱膨張係数CTEの不整合による熱歪みに対してより優れた耐性を有することができる。図6に示すように、誘電体領域75dは、導電性相互接続80d又は誘電体領域70によって占有されていない開口部30の残りの部分を充填することができ、それにより、外面76dは、半導体素子20の裏面22によって画定される平面まで延在する。特定の実施形態では、誘電体領域75dの外面76dを、裏面22によって画定される平面の上方又は下方に配置することができる。第1の穴71は、誘電体領域75dに設けられている。第1の穴71は、円錐台形状を有しており、誘電体領域75dを通って導電性コンタクト90dの底面91から導電性ビア60まで延在している。特定の実施形態では、第1の穴は、例えば円柱形状例えば図8か又は裏面から異なる距離の円柱形状及び円錐台形状の組合せを含む、他の形状を有することができる。図示する実施形態では、第1の穴71の輪郭すなわち、第1の穴71の外面の形状は、開口部30の輪郭すなわち、開口部30の内面31の形状に沿っていない。特定の実施形態では、導電性相互接続80d及び導電性ビア60は、それらが互いに接合される箇所において種々の幅を有することができ、それにより、導電性相互接続80dの外面81は、導電性ビア60の外面61への遷移箇所において勾配の不連続性を有することができる。導電性相互接続80dを、プロセス条件に応じて中実又は中空で形成することができる。適切なプロセス条件の下では、内部空間を含む導電性相互接続を生成することができ、その後、その内部空間を、誘電材料又は第2の導電性材料で充填することができ、それにより、誘電体層又は第2の導電性材料は第1の穴内で導電性相互接続の上に重なる。導電性コンタクト90dを、開口部30に位置合せすることができ、開口部によって画定される半導体素子20の領域の内部に全体的に又は部分的に配置することができる。図6に示すように、導電性コンタクト90dは、開口部30によって画定される領域の内部に全体的に配置される。導電性コンタクト90dの上方に面する面92によって画定される平面通常、コンタクトの上面であるは、半導体素子20の裏面22によって画定される平面に対して実質的に平行である。図示するように、導電性コンタクト90dは、導電性ボンドパッド、例えば薄い平坦部材の形状を有している。他の実施形態では、導電性コンタクトを、例えば導電性ポストを含む、他の任意のタイプの導電性コンタクトとすることができる。図示するように、開口部30は、裏面22に沿った横方向に第1の幅を有し、導電性コンタクト90dは横方向に第2の幅を有し、第1の幅は第2の幅よりも大きい。ここで、図7A~図7Jを参照して、超小型電子ユニット10dを製造する方法について説明する。超小型電子ユニット10dは、図7A~図7Jでは、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。超小型電子ユニット10d及び本明細書に開示する他のビア構造体のうちの任意のものを、最初に孔を形成することにより例えば図7A~図7Jに示すように、又は最初に開口部を形成することにより例えば図3A~図3Fに示すように形成することができる。図7Aに示すように、超小型電子ユニット10dは、1つ以上の能動半導体領域23と、半導体素子20の表面21に位置する1つ以上の導電性パッド50とを有している。半導体素子20の裏面22に支持ウェハ図3C~図3Fに示すもの等を一時的に取り付けることにより、表面21の処理中に半導体素子に追加の構造的支持を提供することができる。図7Bに示すように、導電性パッドの金属の一部分を除去するように、導電性パッド50の一部分にエッチングプロセスを施すことができる。結果として、導電性パッド50を通してその上面51から底面52まで延在する孔40が形成される。図3Dを参照して上述したように、孔40を、導電性パッド50を通して形成することができる。その後、図7Cに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔40が、表面21から裏面22に向かって半導体素子20内に延在する。図3Eを参照して上述したように、孔40を半導体素子20内に延在させることができる。その後、図7Dに示すように、図3Fを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層25を、半導体素子20の表面21上にかつ孔40内に堆積させることができる。その後、図7Eに示すように、導電性ビア60が孔40内に堆積して、孔の内部に位置する誘電体層25の部分に重なり、それにより、導電性ビア60の形状が、図1を参照して上述したように、孔の内面41、導電性パッド50の露出面、及び誘電体層の外面26のそれぞれの輪郭に沿う。特定の実施形態では、導電性ビアを、図2に示す導電性ビア60aのように、内部に内部空間があるように形成することができる。導電性ビア60の形成後、支持ウェハ図7A~図7Eには示さずを、半導体素子20の裏面22から除去することができる。その後、図7Fに示すように、支持ウェハ12が、半導体素子20の表面21に接着剤層13によって一時的に取り付けられ、裏面22の処理中に半導体素子に追加の構造的支持が提供される。その後、図7Gに示すように、表面21と裏面22との間の半導体素子20の厚さを低減することができる。厚さを低減するために、裏面の研削、ラップ仕上げ若しくは研磨、又はそれらの組合せを使用することができる。このステップ中、例として、半導体素子20の初期厚さT1図7Fに示すを、約700μmから約130μm以下の厚さT2図7Gに示すまで低減することができる。その後、図7Hに示すように、図3Aを参照して上述したように、裏面22から孔40まで下方に延在する開口部30を形成することができる。孔に位置合せされる導電性ビア60の部分を露出させるために、開口部30の内部に露出している誘電体層25の部分に、エッチングプロセスを施すことができる。その後、図7Iに示すように、開口部30の内側に誘電体領域75dを形成することができる。任意選択的に、誘電体領域75dを、その領域の露出した外面76dが半導体素子の裏面22又は裏面をコーティングする誘電体層の露出面と同一平面状又は実質的に同一平面状であるように、形成することができる。例えば、開口部30に、例えば分配プロセス又はステンシル印刷プロセスによって自己平坦化誘電材料を堆積させることができる。別の例では、誘電体領域75dを形成した後に、半導体素子20の裏面22に、研削プロセス、ラップ仕上げプロセス又は研磨プロセスを施すことにより、誘電体領域の外面76dを裏面22に対して平坦化することができる。その後、図7Jに示すように、誘電体領域75dを通って誘電体領域の外面76dと導電性ビア60との間に延在する、第1の穴71が形成される。第1の穴71を、例えばレーザアブレーション又は他の任意の適切な方法を介して形成することができる。導電性相互接続80dを、第1の穴71の内部に形成することができる。導電性相互接続80dを、導電性ビア60に電気的に接続し、誘電体領域75dによって半導体素子20から絶縁することができる。そして、導電性コンタクト90dを形成することができる。導電性コンタクト90dは、外部デバイスと相互接続するために誘電体領域75dの外面76dにおいて露出している。導電性コンタクト90dは、その底面91において導電性相互接続80dに電気的に接続されている。幾つかの実施形態では、導電性相互接続80d及び導電性コンタクト90dを、単一の無電解堆積ステップ中に形成することができる。他の実施形態では、導電性相互接続80d及び導電性コンタクト90dを、別個の無電解堆積ステップによって形成することができる。導電性相互接続80d及び導電性コンタクト90dの形成後、半導体素子20の表面21から支持ウェハを除去することができる。最後に、単一ウェハ図示せずの上に複数の超小型電子ユニット10dが合わせて形成される場合、超小型電子ユニットを、のこ引き又は他のダイシング方法によってダイシングレーンに沿って互いから切り離すことにより、個別の超小型ユニットを形成することができる。図8は、代替的な導電性相互接続構成を有する図6のビア構造体の変形形態を示す断面図である。超小型電子ユニット10eは、上述した超小型電子ユニット10dに類似しているが、導電性相互接続が円錐台形状を有するのではなく、導電性相互接続80eは円柱形状を有している。図9は、代替的な導電性ビア構成を有する図8のビア構造体の変形形態を示す断面図である。超小型電子ユニット10fは、上述した超小型電子ユニット10eに類似しているが、導電性ビアが、誘電体層によって占有されていない孔の内側の空間を完全に充填するのではなく、導電性ビア60fは、誘電体層25の上に金属層として堆積し、それにより、導電性ビア60fの内側に内部空間27が形成される。図9に示すように、導電性コンタクト90f又は本明細書に開示する導電性コンタクトのうちの任意のものの縁98は、半導体素子20の裏面22の上に重なることができ、又は導電性コンタクト又は本明細書に開示する導電性コンタクトのうちの任意のものの縁99は、開口部30の上に重なることができる。一実施形態例えば図8に示すようなでは、導電性コンタクト全体が開口部30の上に重なることができる。図10は、図8に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ100は、互いに電気的に接続された複数の超小型電子ユニット10eを有している。図10は、図8に示すような複数の超小型電子ユニット10eを含むが、本明細書に開示する超小型電子ユニットのうちの任意のものを積層して積層アセンブリを形成することができる。図10は積層された複数の超小型電子ユニット10eを示すが、特定の実施形態では、積層アセンブリ100又は本明細書に開示する積層アセンブリのうちの任意ものを、積層された複数の半導体ウェハの一部分とすることができ、各ウェハは、複数の横方向に隣接する超小型電子ユニット10eを含む。このような積層ウェハアセンブリは、複数の積層アセンブリ100を含むことができ、積層アセンブリ100を、互いから、それらの間に延在するダイシングレーンによって分離することができる。積層アセンブリ100を、例えばレーザによってダイシングレーンに沿って切断することにより、互いから分離することができる。各超小型電子ユニット10eに表面導電性パッド50及び裏面導電性コンタクト90eを設けることにより、幾つかの超小型電子ユニットを上下に積層して、超小型電子ユニットの積層アセンブリ100を形成することができる。このような構成では、表面導電性パッド50は、裏面導電性コンタクト90eと位置合せされる。積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊102を介している。表面21の誘電体層25と、誘電体層と裏面22との間に延在する誘電体領域104とは、相互接続が設けられる場所を除き、積層アセンブリ100における隣接する超小型電子ユニット10eの間に電気的絶縁を提供する。図11は、代替的な導電性相互接続構成を有する図5のビア構造体の変形形態を示す断面図である。超小型電子ユニット10gは、上述した超小型電子ユニット10cに類似しているが、導電性相互接続が露出した外面を有する誘電体領域で充填されるのではなく、超小型電子ユニット10gは、導電性相互接続によって包囲される誘電体領域75gで充填される導電性相互接続80gと、外部デバイスと接続するために裏面22gにおいて露出している導電性コンタクト90gとを有している。また、超小型電子ユニット10gは、内部空間を有する導電性ビアを有するのではなく、図1に示すように孔40の内側の空間を完全に充填する導電性ビア60を有している。加えて、開口部30gは、裏面22から下面32まで超小型電子ユニット20g内に貫入するに従い変化する勾配を有する、内面31を有している。図12は、代替的な導電性ビア構成を有する図11のビア構造体の変形形態を示す断面図である。超小型電子ユニット10hは、上述した超小型電子ユニット10gに類似しているが、導電性ビアが、誘電体層25によって占有されていない孔40の内側の空間を完全に充填するのではなく、超小型電子ユニット10hは、図2に示すように、内部空間27を含む導電性ビア60aを有している。ここで、図13A~図13Cを参照して、超小型電子ユニット10gを製造する方法について説明する。超小型電子ユニット10gは、図13A~図13Cでは、図7A~図7Jに示す方法と同様に、まず半導体素子の表面から孔を形成し、その後、半導体素子の裏面から開口部を形成するものとして示されている。図13Aに示す製造の段階の前に、超小型電子ユニット10gに、図7A~図7Gに示すものと同じ製造の段階を施すことができる。その後、図13Aに示すように、図7Hを参照して上述したように、裏面22gから孔40まで下方に延在する開口部30gを形成することができる。孔と位置合せされる導電性ビア60の部分を露出させるように、開口部30gの内部に露出している誘電体層25の部分に対してエッチングプロセスを施すことができる。その後、図13Bに示すように、フォトレジスト等の光画像形成可能層又は誘電体層70gを、図3Aを参照して上述したように、半導体素子20gの裏面22gの上にかつ開口部30g内に堆積させることができる。その後、図13Cに示すように、導電性相互接続80gは、開口部30gの内部の誘電体層70gの上に金属層として堆積し、それにより、導電性相互接続の内側に内部空間85が生成される。図3Bを参照して説明したように、例示的な方法は、誘電体層70gの外面72gの上への主金属のスパッタリング、めっき又は機械的体積のうちの1つ以上のものにより、金属層を堆積させることを含む。そして、図7Iを参照して説明したように、内部空間85を、誘電体領域75gによって充填することができる。任意選択的に、誘電体領域75gを、その領域の露出した外面が、半導体素子の裏面22g又は誘電体層70gの露出面72gと同一平面状又は実質的に同一平面状であるように形成することができる。そして、導電性コンタクト90gを形成することができる。導電性コンタクト90gは、外部デバイスと相互接続するために誘電体領域75gの外面において露出している。導電性コンタクト90gは、その底面91gにおいて導電性相互接続80gの上縁に電気的に接続されている。導電性相互接続80g及び導電性コンタクト90gの形成の後、支持ウェハ12を、半導体素子20gの表面21gから除去することができる。図14は、代替的な導電性相互接続形態を有する図5のビア構造体の変形形態を示す断面図である。超小型電子ユニット10iは、上述した超小型電子ユニット10cに類似しているが、導電性相互接続が、開口部内に位置する誘電体層の外面全体をコーティングするのではなく、超小型電子ユニット10iは、開口部30の内部に位置している誘電体層70の外面72の一部分のみをコーティングするトレースの形状を有する導電性相互接続80iを有している。また、導電性コンタクト90iは、開口部30の上に重ならない半導体素子20の裏面22をコーティングする誘電体層70の外面72の部分に沿って延在するトレースの形状を有している。また、内部空間を有する導電性ビアを有するのではなく、超小型電子ユニット10iは、図1に示すように孔40の内側の空間を完全に充填する導電性ビア60を有している。ここで、図15A~図15Iを参照して、超小型電子ユニット10iを製造する方法について説明する。超小型電子ユニット10iは、図15A~図15Iでは、図7A~図7Jに示す方法と同様に、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。図15A~図15Gに示すように、超小型電子ユニット10iに対して、図7A~図7Gに示すものと同じ製造の段階を施すことができるが、図15A及び図15Bに示す段階中に形成される孔40は、半導体素子20の裏面22に、開口部30の上に重ならないすなわち、開口部30から横方向にずれているトレース状の導電性コンタクト90iの形成を可能にするために十分な空間を残すように形成される。その後、図15Hに示すように、図7Hを参照して上述したように、裏面22から孔40まで下方に延在する開口部30を形成することができる。そして、図13Bを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層70を、半導体素子20の裏面22の上にかつ開口部30内に堆積させることができる。その後、図15Iに示すように、孔に位置合せされる導電性ビア60の部分を露出させるように、孔40の上に重なる誘電体層70の部分と開口部30の内部に露出している誘電体層25の部分とに、エッチングプロセスを施すことができる。そして、トレース状導電性相互接続80i及びトレース状導電性コンタクト90iを、それぞれ、開口部30の内部の誘電体層70の上の金属層として導電性相互接続、かつ裏面22に沿って延在するものとして導電性コンタクト堆積させることができる。導電性相互接続80i及び導電性コンタクト90iを形成する例示的な方法を、レーザによって表面を選択的に処理する等の非リソグラフィ技法とすることができる。導電性コンタクト90iは、外部デバイスと相互接続するために誘電体層70の外面72において露出している。導電性コンタクト90iは、導電性パッド50から横方向にずれているすなわち、上に垂直に重ならない。その後、再び図14を参照すると、図7Iを参照して説明したように、導電性相互接続80iによって占有されない開口部30内の残りの空間を、誘電体領域75iによって充填することができる。任意選択的に、誘電体領域75iを、その領域の露出した外面76iが誘電体層70iの露出面72iと同一平面状又は実質的に同一平面状であるように形成することができる。誘電体領域75iの形成後、支持ウェハ12を、半導体素子20の表面21から除去することができる。図16は、図14に示すようにビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ110は、互いに電気的に接続された複数の超小型電子ユニット10iを有している。図10と同様に、幾つかの超小型電子ユニット10iを上下に積層させて、超小型電子ユニットの積層アセンブリ110を形成することができる。特定の超小型電子ユニット10iでは、導電性コンタクト90iは導電性パッド50の上に垂直に重ならないため、超小型電子ユニットの各隣接する対は、それぞれの開口部30及び孔40が、上方の超小型電子ユニットの導電性パッド50が下方の超小型電子ユニットの導電性コンタクト90iの上に重なるようにずれて、配置される。このような構成では、図10と同様に、積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊112を介している。表面21の誘電体層25と、誘電体層と裏面22との間に延在する誘電体領域114とは、相互接続が設けられる場所を除いて、積層アセンブリ110において隣接する超小型電子ユニット10iの間に電気的絶縁を提供する。図17は、代替的な導電性ビア形態を有する図8のビア構造体の変形形態を示す断面図である。超小型電子ユニット10jは、上述した超小型電子ユニット10eに類似しているが、導電性ビアが、孔の内部に位置する誘電体に対してコンフォーマルであるのではなく、超小型電子ユニット10jは、孔40の内部に位置する誘電体領域65内に延在しかつそれに対して非コンフォーマルな導電性相互接続78の導電性ビア部60jを有している。超小型電子ユニット10jは、導電性パッド50jと導電性コンタクト90jとの間に延在する単一の単体導電性相互接続78を備えている。導電性相互接続78は、導電性コンタクト90jから開口部30を通って延在する導電性相互接続部80jと、導電性相互接続部から孔40を通って導電性パッド50jまで延在する導電性ビア部60jとを有している。導電性相互接続78は、誘電体領域75j及び65を通って延在する穴71jを通って延在している。穴71j及び導電性相互接続78は、開口部30又は孔40のいずれの輪郭にも沿っていない。図17に示すように、誘電体領域75jは、導電性相互接続部80jによって占有されない開口部30の残りの部分を充填することができ、それにより、外面76jは、半導体素子20の裏面22によって画定される平面の上方に延在するが、その平面に対して平行である。誘電体領域65は、導電性ビア部60jによって占有されない開口部40の残りの部分を充填することができる。特定の実施形態図示せずでは、超小型電子ユニット10jは、開口部30の残りの部分を充填する単一の単体誘電体領域と、導電性相互接続78によって占有されない孔40とを有することができる。代替的に、このような単一の誘電体領域は、材料の2つ以上の層を含みうる。図17に示す実施形態では、誘電体領域75jの厚さ及びその弾性係数の積によって提供されるコンプライアンシの程度を、超小型電子ユニット10jと超小型電子ユニットが導電性コンタクトを介して取り付けられる基板との間の熱膨張の不整合による、導電性コンタクト90jに加えられる応力を補償するのに十分とすることができる。誘電体領域の露出した外面76jとこのような回路パネルとの間にアンダーフィル図示せずを設けて、CTE不整合による熱応力に対する耐性を向上させることができる。ここで、図18A~図18Gを参照して、超小型電子ユニット10jを製造する方法について説明する。図18Aに示すように、図3Aに関して上述したものに類似する方法で、半導体素子20の裏面22から表面21に向かって下方に延在する開口部30を形成することができる。支持ウェハ12が半導体素子20の表面21に接着剤層13によって一時的に取り付けられることにより、裏面22の処理中に半導体素子に追加の構造的支持が提供される。その後、図18Bに示すように、図7Iを参照して上したものと同様の方法で、開口部30の内側に誘電体領域75jを形成することができる。任意選択的に、誘電体領域75jを、その領域の露出した外面76jが半導体素子20の裏面22と同一平面状又は実質的に同一平面状であるように形成することができる。その後、図18C~図18Eに示すように、超小型電子ユニット10jに対して、図3C~図3Eに示すものと同じ製造の段階を施すことにより、導電性パッド50を通り半導体素子20内に延在する孔40を形成することができる。図3D及び図3Eを参照して上述したように、図18D及び図18Eに示すプロセスステップを結合して単一プロセスステップにすることができ、それにより、レーザによりこのような単一ステップで孔40を形成することができる。その後、図18Fに示すように、図7Iを参照して上述したものと同様の方法で、孔40の内側に誘電体領域65を形成することができる。誘電体領域65は、半導体素子20内を延在して、孔40の内部に露出している誘電体領域75jの一部分と接することができる。任意選択的に、誘電体領域65を、その領域の露出した外面66が、導電性パッド50の上面51と同一平面状又は実質的に同一平面状であるように形成することができる。特定の実施形態図示せずでは、誘電体領域65を、図1に示す誘電体層25が孔から導電性パッドの上面上に延出する方法と同様に、孔40から導電性パッド50の上面51上に延出することができる。その後、図18Gに示すように、例えばレーザアブレーション又は機械的ドリル加工を介して、外面76jから誘電体領域75j及び65を通って外面66まで延在する単一の穴71jが生成される。特定の実施形態では、孔40及び穴71jを、レーザを用いて単一プロセスステップで形成することができ、それにより図18D、図18E及び図18Gに示すプロセスステップが結合される。このような実施形態では、誘電体領域65等の孔40の露出した内面41をコーティングする誘電体層又は領域を、孔40及び穴71jの形成の後に形成することができる例えば図18Fに示すように。その後、再び図17を参照すると、銅又は金等の導電性金属で穴71の内面をめっきすることにより、導電性相互接続78が生成される。図6に示す導電性相互接続80dと同様に、導電性相互接続78は、中実とすることができ、又は開放したままであるか若しくは誘電材料で充填される内部空間を有することができる。好ましくは、導電性相互接続78は、穴71の内面とともに、導電性パッド50の上面51の上にめっきされ、その結果、金属の少なくとも2つの層を有するより厚い導電性パッド50jがもたらされる。そして、導電性コンタクト90jを形成することができる。導電性コンタクト90jは、外部デバイスと相互接続するために誘電体領域75jの外面76jにおいて露出している。幾つかの実施形態では、導電性相互接続78及び導電性コンタクト90jを、単一の無電解堆積ステップ中に形成することができる。他の実施形態では、導電性相互接続78及び導電性コンタクト90jを、別個の無電解堆積ステップによって形成することができる。導電性相互接続78及び導電性コンタクト90jの形成後、支持ウェハを、半導体素子20の表面21から除去することができる。図19は、単一の開口部まで延在している複数の孔を有する別の実施形態によるビア構造体を示す断面図である。図19に示すように、超小型電子ユニット210は半導体素子220を備え、半導体素子220は、裏面222から部分的に半導体素子220を通って裏面から離れている表面221に向かって延在する開口部230を有している。半導体素子220はまた、表面221において露出しているそれぞれの導電性パッド250を通って延在する複数の孔240も有しており、孔240の各々は、表面と裏面222との間の位置において単一の開口部230と交わっている。それぞれの導電性ビア260は、各孔240の内部に延在しており、それぞれの導電性相互接続280は、開口部230の内部の各導電性ビアから、外部デバイスと電気的に接続するために裏面222において露出しているそれぞれの導電性コンタクト290まで延在している。図19に示すように、各導電性ビア260は、半導体素子220を導電性ビアから電気的に絶縁する誘電体層267の内側のそれぞれの孔240内部の体積の全てを充填することができる。導電性相互接続280は、内面231に対してコンフォーマルである誘電体層270の外面272と開口部230の下面232とに沿って延在し、それにより、導電性相互接続は開口部の輪郭に対してコンフォーマルである。半導体素子220は、表面221と導電性パッド250との間に位置する誘電体層224例えばパッシベーション層を更に含みうる。誘電体領域275が、導電性相互接続280又は誘電体層270によって占有されていない開口部230の残りの部分を充填することができ、それにより、外面276が、半導体素子220の裏面222によって画定される平面の上方に延在するがその平面に対して平行である。超小型電子素子210は、単一の開口部30まで延在する孔40の様々な組合せを有することができる。例えば、図20Aは、図19に示す超小型電子ユニット210の1つのあり得る上から見た平面図とすることができる超小型電子ユニット210aを示す。図20Aに示すように、超小型電子素子210aは、実質的に円形の上面図形状を有する単一の開口部230まで延在する4つの孔240を有している。各孔240は、対応する正方形状の導電性パッド250の角を通って開口部230まで延在している。図20Bは、図19に示す超小型電子ユニット210の別のあり得る上から見た平面図とすることができる超小型電子ユニット210bを示す。図20Bに示すように、超小型電子素子210bは、実質的に楕円形の上面図形状を有する単一の開口部230まで延在する2つの孔240を有している。各孔240は、対応する正方形状の導電性パッド250の側面を通って開口部230まで延在している。図20Cは、図19に示す超小型電子ユニット210に含まれる半導体素子220のあり得る斜視図とすることができる半導体素子220cを示す。半導体素子220cは、半導体素子の厚さに対して垂直な複数の横方向に延在している溝形状を有する単一の開口部230まで延在する複数の孔240を有している。孔240の列が、溝状開口部230によって画定される各横方向に沿って延在している。特定の実施形態では、開口部230は、半導体素子220の表面に沿った第1の方向に延在する長さと、上記第1の方向に対して横切る第2の横方向に延在する幅とを有することができ、長さは幅よりも大きい。ここで、図21A~図21Dを参照して、図19に示す超小型電子ユニット210を製造する方法について説明する。超小型電子ユニット210は、図21A~図21Dでは、図3A~図3Fに示す方法と同様に、まず半導体素子の表面から開口部を形成し、その後、半導体素子の裏面から孔を形成するものとして示されている。図21Aに示す製造の段階の前に、超小型電子ユニット210に対して、図13A~図13Cに示すものと同様の製造の段階を施すことができ、そこでは、i半導体素子の表面から延在する開口部が形成され、ii開口部の内面がコンフォーマル誘電体層でコーティングされ、iii誘電体層の外面上にコンフォーマル導電性相互接続がめっきされ、iv誘電体領域が、誘電体層又は導電性相互接続によって占有されていない開口部の残りの部分内に充填され、v導電性コンタクトが、誘電体領域の外面上にめっきされ、vi半導体素子の表面がコンフォーマル誘電体層によってコーティングされる。図21Aに示すように、超小型電子ユニット210は2つの導電性相互接続280を有しており、各導電性相互接続は、それぞれの導電性コンタクト290から開口部230の下面232まで延在しており、それにより、各導電性相互接続280の下端283がそれぞれの導電性パッド250の一部分の上に重なる。半導体素子220の表面221の上と各導電性パッド250の上面251の上とに、誘電体層225が堆積している。その後、図21Bに示すように、誘電体層225の一部分にエッチングプロセスを施すことができ、表面221上の、後に堆積する表面導電性ビア260の部分を電気的に絶縁したい場所において誘電体層の残りの部分が残される。図示するように、各導電性パッド250の上面251の一部分は、誘電体層225によってコーティングされたままである。特定の実施形態では、各導電性パッド250の上面251全体を、誘電体層225において生成された開口部の内部に露出させることができる。その後、図21Cに示すように、導電性パッドの金属の一部分を除去するように、各導電性パッド250の一部分にエッチングプロセスを施すことができる。結果として、各導電性パッド250を通してその上面251から底面252まで延在する孔240が形成される。図3Dを参照して上述したように、それぞれの導電性パッド250を通して各孔240を形成することができる。その後、図21Dに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔240が表面221から裏面222に向かって半導体素子220内に延在し、それにより、それぞれの導電性相互接続280の下端283が露出する。図3Eを参照して上述したように、孔240を半導体素子220内に延在させることができる。そして、図3Fを参照して上述したように、各それぞれの孔240の内面241の上に誘電体層267を堆積させることができる。図21Dに示すように、誘電体層267は、各孔240において露出している誘電体層270と、パッシベーション層224との間に延在している。特定の実施形態では、誘電体層267は、導電性パッド250を通って完全に延在することができ、孔240の内部に露出している導電性パッドの内面253と接触し、誘電体層267は、孔から延出して、導電性パッドの上面251と接触することができる。その後、再び図19を参照すると、誘電体層267及び225の上に重なるそれぞれの孔240内に、例えばブランケット堆積によって導電性ビア260を堆積させることができ、それにより、各導電性ビア260の形状は、孔の内面241、導電性パッド250の露出面、及び誘電体層225の外面226のそれぞれの輪郭に沿う。各導電性ビア260は、それぞれの導電性相互接続280の露出した下端283から、上面251及び導電性パッド250の内面253図21Dに示すの露出面まで延在している。図22は、代替的な導電性パッド及び導電性ビア構造を有する図14のビア構造体の変形形態を示す断面図である。超小型電子ユニット10kは、図14を参照して上述した超小型電子ユニット10iに類似しているが、孔が、少なくとも部分的に開口部の上に重なる導電性パッドを通して貫通するのではなく、孔40k及び開口部30kは、導電性パッド50kから横方向にずれている位置において生成される。導電性トレース68が、導電性素子20kの表面21に沿って延在し、導電性ビア60kを導電性パッド50kに電気的に接続する。また、中実の導電性ビアを有するのではなく、超小型電子ユニット10kは、図2に示すもののような内部空間を有する導電性ビア60kを有している。ここで、図23A~図23Jを参照して、超小型電子ユニット10kを製造する方法について説明する。超小型電子ユニット10kは、図23A~図23Jでは、図15A~図15Iに示す方法と同様に、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。図23Aに示すように、超小型電子ユニット10kは、半導体素子20kの表面21に位置する1つ以上の導電性パッド50kを有している。支持ウェハ図3C~図3Fに示すもの等を、半導体素子20kの裏面22に一時的に取り付けて、表面21の処理中に半導体素子に追加の構造的支持を提供することができる。その後、図23Bに示すように、パッシベーション層24の一部分を、孔40kを形成することが望まれる位置において除去することができ、その位置は、導電性パッド50kから横方向にずれている。その後、図23Cに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、表面21から裏面22に向かって半導体素子20k内に孔40kが形成される。孔40kは、導電性パッド50kから横方向にずれている位置に形成される。図3Eを参照して上述したように、孔40kを半導体素子20内にエッチングすることができる。その後、図23Dに示すように、図3Fを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層25kを、半導体素子20の表面21上にかつ孔40k内に堆積させることができる。その後、図23Eに示すように、導電性ビア60kが孔40k内に堆積して、孔の内部に位置する誘電体層25kの部分の上に重なり、それにより、導電性ビア60kの形状が、孔の内面41kのそれぞれの輪郭に沿う。導電性ビア60kを、図2に示す導電性ビア60aと同様に、内部に内部空間を有するように形成することができる。導電性コンタクト68を、表面21に沿って導電性ビア60kと導電性パッド50kとの間に延在するように形成することができる。特定の実施形態では、導電性ビア60k及び導電性トレース68を、単一の無電解堆積ステップ中に形成することができる。その後、図23Fに示すように、フォトレジスト等の光画像形成可能層又は誘電体層124を、半導体素子20kの表面21上に、かつ導電性ビア60k、導電性トレース68及び/又は導電性パッド50kの一部分の上に堆積させ、例えば、図24に示すもののような積層アセンブリにおいて、隣接する超小型電子ユニット10kの間に電気的絶縁を提供することができる。誘電体層124の形成の後、支持ウェハ使用する場合を半導体素子20の表面21から除去することができる。その後、図23Gに示すように、支持ウェハ12が半導体素子20kの表面21に、接着剤層13によって一時的に取り付けられて、裏面22の処理中に半導体素子に対して追加の構造的支持が提供される。その後、図23Hに示すように、表面21と裏面22との間の半導体素子20kの厚さを、図7E及び図7Gを参照して説明したように低減することができる。このステップ中、例として、半導体素子20kの初期厚さT3図23Gに示すを、厚さT4図23Hに示すまで低減することができる。その後、図23Iに示すように、図7Hを参照して上述したように、裏面22から孔40kまで下方に延在する開口部30kを形成することができる。そして、図13Bを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層70kを、半導体素子20kの裏面22上にかつ開口部30k内に堆積させることができる。その後、図23Jに示すように、孔と位置合せされる導電性ビア60kの部分を露出させるように、孔40kの上に重なる誘電体層70kの部分と開口部30kの内部に露出している誘電体層25kの部分とに、エッチングプロセスを施すことができる。そして、図15Iを参照して上述したように、トレース状導電性相互接続80k及びトレース状導電性コンタクト90kを、それぞれ、開口部30kの内部の誘電体層70k上に金属層として導電性相互接続、かつ裏面22に沿って延在するものとして導電性コンタクト、堆積させることができる。導電性コンタクト90kは、外部デバイスと、又は積層アセンブリの別の超小型電子ユニット10kと相互接続するために、誘電体層70kの外面72において露出している。導電性コンタクト90kは、開口部30k及び孔40kから横方向にずれているが、導電性コンタクトは、導電性パッド50kと垂直に位置合せされているすなわち上に重なっている。その後、再び図22を参照すると、図7Iを参照して説明したように、導電性相互接続80k又は誘電体層70kによって占有されていない開口部30kの内部の残りの空間を、誘電体領域75kによって充填することができる。誘電体領域75kの形成後、支持ウェハ12を、半導体素子20kの表面21から除去することができる。図24は、図22に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ120は、互いに電気的に接続されている複数の超小型電子ユニット10kを有している。図16と同様に、幾つかの超小型電子ユニット10kを上下に積層して、超小型電子ユニットの積層アセンブリ120を形成することができる。特定の超小型電子ユニット10kでは、導電性コンタクト90kが導電性パッド50kの上に垂直に重なっているため、超小型電子ユニットの各隣接する対を、上方の超小型電子ユニットの導電性パッド50kが下方の超小型電子ユニットの導電性コンタクト90kの上に重なるようにそれぞれの開口部30k及び孔40kが垂直に位置合せされて、位置決めすることができる。このような構成では、図16と同様に、積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊122を介している。表面21における誘電体層124及び裏面22における誘電体領域75kは、相互接続が提供される場所を除き、積層アセンブリ120における隣接する超小型電子ユニット10kの間に電気的絶縁を提供する。上方の超小型電子ユニット10kの表面21と下方の超小型電子ユニットの下面22との間に位置する接着剤層126が、隣接する超小型電子ユニット10kを合わせて結合することができる。半導体素子においてビア構造体を形成する本明細書に開示した方法を、単一半導体チップ等の超小型電子基板に適用することができるか、又は、同時に処理するために固定具に若しくはキャリアに規定された間隔で保持することができる複数の個々の半導体チップに、同時に適用することができる。代替的に、本明細書に開示した方法を、ウェハレベル、パネルレベル又はストリップレベルのスケールで、複数の半導体チップに関して同時に上述したような処理を行うように、超小型電子基板、又はウェハ若しくはウェハの一部分の形態で合わせて取り付けられる複数の半導体チップを含む素子に適用することができる。上述した構造体は、並外れた3次元の相互接続機能を提供する。これらの機能を任意のタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることがある。すなわち、iプロセッサ及びプロセッサと使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の多様なタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造体を、多様な電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム300は、他の電子コンポーネント308及び310とともに上述したような構造体306を含む。説明した例では、コンポーネント308は半導体チップであり、コンポーネント310が表示画面であるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図25には2つの追加のコンポーネントのみを示すが、本システムは、任意の数のこのようなコンポーネントを含みうる。上述した構造体306を、例えば、図1に関連して上述したような超小型電子ユニット、又は図10を参照して説明したような複数の超小型電子ユニットを組み込んだ構造体とすることができる。更なる変形形態では、両方を提供することができ、任意の数のこのような構造体を使用することができる。構造体306並びにコンポーネント308及び310は、破線で概略的に示す共通ハウジング301内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル302を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体304を含み、それらのうちの1つのみを図25に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらす任意の適切な構造を使用することができる。ハウジング301は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面310は、ハウジングの表面において露出している。構造体306が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ311又は他の光学デバイスも提供することができる。この場合もまた、図25に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。本明細書に開示されているビア及びビア導電体は、2010年7月23日に出願された、同時係属の本願と同一の譲受人に譲渡された米国特許出願第12/842,717号、同第12/842,651号、同第12/842,612号、同第12/842,669号、同第12/842,692号及び同第12/842,587号に、かつ米国特許出願公開第2008/0246136号により詳細に開示されているもの等のプロセスによって形成することができ、それらの開示内容は、引用することにより本明細書の一部をなすものとする。本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。"