"入力信号を受信することと、該入力信号を処理することと、低漏出であるスリープ状態でデータを保持することをする第1の回路と、前記第1の回路に電源供給するための第1の端子及び第2の端子であるとともに、電圧レベルの範囲を限定するためのものである第1の端子及び第2の端子と、前記第1の回路へ結合されているスリープトランジスタ回路であって、前記電圧レベルの範囲の外にある負の電圧を有するスリープ信号を受信することと、前記第1の回路でデータが保持されているときに前記スリープ信号に基づいて前記スリープ状態にある前記第1の回路の電力消費を低減すること、とをするスリープトランジスタ回路と、プロセスまたは温度変動を補償するように、前記スリープ信号の前記負の電圧を決定するための適応漏出制御部とを有する集積回路。前記第1の回路は、マスターラッチ回路と、スレーブラッチ回路とを有し、該スレーブラッチ回路は、前記スリープ状態で前記データを保持することができる、請求項1記載の集積回路。前記スレーブラッチ回路は、該スレーブラッチ回路内のソースにバイアスをかけることができる中間インピーダンストランジスタを有する、請求項2記載の集積回路。前記スレーブラッチ回路は、漏出を最低限とすることができる積層トランジスタを有する、請求項2記載の集積回路。前記スレーブラッチ回路は、漏出を最低限とすることができる多重閾値トランジスタを有する、請求項2記載の集積回路。前記第1の回路は、前記スリープ状態を停止する制御信号を受信することができる、請求項1記載の集積回路。前記第1の回路は、複数のインバータを有するとともに、前記複数のインバータのそれぞれが、前記スリープトランジスタ回路と直列に結合されたトランジスタに結合されるように動作可能である、請求項1記載の集積回路。集積回路を動作させる方法であって、第1の回路への入力信号を受信するステップと、前記第1の回路において前記入力信号を処理するステップと、前記第1の回路において低漏出であるスリープ状態でデータを保持するステップと、プロセスまたは温度変動を補償するように、適応漏出制御部においてスリープ信号の負の電圧を決定するステップであって、前記負の電圧は第1の端子及び第2の端子によって限定された電圧レベルの範囲の外にあり、前記第1の端子及び第2の端子は前記第1の回路に電源供給するためのであるステップと、前記第1の回路へ結合されるスリープトランジスタ回路の中で、前記スリープ信号を受信するステップと、前記スリープトランジスタ回路において、前記第1の回路でデータが保持されているときに前記スリープ信号に基づいて前記スリープ状態にある前記第1の回路の電力消費を低減するステップとを有する方法。前記第1の回路は、パワーアイランド内に配置される、請求項8記載の方法。前記第1の回路で前記スリープ状態を停止する制御信号を受信するステップを更に有する、請求項8記載の方法。前記第1の回路内でソースにバイアスをかけるために中間インピーダンストランジスタを使用して漏出を最低限とするステップを更に有する、請求項8記載の方法。前記第1の回路内で積層トランジスタを使用して漏出を最低限とするステップを更に有する、請求項8記載の方法。前記第1の回路内で多重閾値トランジスタを使用して漏出を最低限とするステップを更に有する、請求項8記載の方法。パワーアイランド管理部から前記スリープ信号を生成し、伝送するステップを更に有するステップを更に有する、請求項8記載の方法。前記スリープトランジスタ回路は、NMOSトランジスタを有する、請求項8記載の方法。前記第1の回路は、複数のインバータを有するとともに、前記複数のインバータのそれぞれが、前記スリープトランジスタ回路と直列に結合されたトランジスタに結合されるように動作可能である、請求項8記載の方法。合わせて論理レベルの範囲を定める第1の端子及び第2の端子を有する、当該集積回路の電源供給のための2つの電源供給端子と、複数のトランジスタを有する複数のセルであって、該複数のセルの夫々が、論理ゲート及び記憶セルのうちの選択された1つであって、該複数のセルの夫々が、前記電源供給端子の1つへの夫々の電気的接続に直列に配置されたスリープトランジスタを有する複数のセルと、プロセスまたは温度変動を補償するように、前記論理レベルの範囲の外にある電圧を決定するための適応漏出制御部と、前記論理レベルの範囲の外にある前記電圧を発生させる発生器回路と、パワーダウンモードにおいて前記セルの前記スリープトランジスタへ前記発生した電圧を印加する付加的な回路とを有する集積回路。複数のセルを有する集積回路を動作させるステップを有し、前記複数のセルは、夫々、論理ゲート及び記憶セルのうちの選択された1つであって、該複数のセルの夫々が、第1の端子または第2の端子のいずれかへ夫々の電気的接続に直列に配置されたスリープトランジスタを有し、前記第1の端子及び第2の端子は、合わせて論理レベルの範囲を定めるためのものであり、前記集積回路を動作させるステップは、適応漏出制御部において、プロセスまたは温度変動を補償するように、前記論理レベルの範囲の外にある電圧を決定するステップと、前記論理レベルの範囲の外にある前記電圧を発生させるステップと、パワーダウンモードにおいて、前記セルの前記スリープトランジスタへ前記発生した電圧を印加するステップとを有する、電源管理方法。1つの回路レベル技術は、自己反転バイアスとも呼ばれる積層トランジスタである。直列接続されたトランジスタの積層内の1より多くのトランジスタがオフとされる場合に、閾値下漏れ電流は低減される。トランジスタ積層に伴う1つの問題は、漏れ電流の1/3の低減threetimesreductionしか達成されない点である。他の回路レベル技術は、多重閾値電圧設計である。高低両方の閾値トランジスタは、漏れ問題を扱うために同じチップ状にある。高閾値トランジスタは、閾値下漏れ電流を抑制する。低閾値トランジスタは、より高い性能を実現するために使用される。複数の閾値設計に伴う1つの問題は、プロセスの複雑性及び費用が増大する点である。他の回路レベル技術は、ボディ電圧が閾値電圧を変更するよう変えられるところの多重ボディバイアスである。別々のボディバイアスが異なるNMOSトランジスタへ印加される場合に、トランジスタは、同じウェルwellを共有することができない。これは、トリプルウェル技術を必要とする。1つの問題は、ウェルバイアスが、多数のチップ領域を費やし、夫々のセルに対して余分な電力供給を必要とする点である。この技術は、また、プロセスの複雑性を増大させ、漏れの低減は最適ではない。漏れを低減するための他の技術は、スリープトランジスタである。図1は、スリープトランジスタを含む先行技術による回路を表す。NMOSスリープトランジスタに関して、1又はそれ以上のNMOSトランジスタは、セルトランジスタに直列にVSSへ論理ゲートを加えられる。NMOSスリープトランジスタは、論理ゲートをオン及びオフとするスイッチとして動作する。図1において、スリープトランジスタ130は、通常のセル動作の間はオンとされているゲートがVDDへ結合される。セルが遊休状態である場合には、スリープトランジスタ130は、セルの漏れ電流を低減するようオフとされるゲートがVSSへ結合される。スリープトランジスタは、また、PMOSトランジスタであっても良い。スリープトランジスタに伴う1つの問題は、全ての論理がスリープトランジスタを有する場合に、論理はそれらの状態情報を失いうる点である。本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供することによって上記問題を扱う。集積回路は、第1の回路と、スリープトランジスタ回路とを有する。第1の回路は、入力信号を受信し、この入力信号を処理する。第1の回路は、また、低漏出であるスリープ状態でデータを保持する。スリープトランジスタ回路は、第1の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第1の回路でデータを保持している間に、スリープ信号に基づいて低漏出となるようスリープ状態にある第1の回路の電力消費を低減する。幾つかの実施例では、スリープ信号は、電源投入状態を示し、スリープトランジスタは、スリープ信号に基づいて第1の回路の電源を投入する。幾つかの実施例では、第1の回路は、保留信号を受信し、その保留信号に基づいてデータを保持する。幾つかの実施例では、第1の回路は、マスターラッチ回路と、電源停止状態でデータを保持するスレーブラッチ回路とを有する。例となる図面に示されるように、本発明に従うシステム及び方法の実施例について、以下で詳細に説明する。なお、同じ参照番号は、図面の間で同じ又は対応する要素を表す。しかし、本発明が様々な形で具現化されうることは明らかである。従って、ここで開示される特定の詳細は、限定としてではなく、むしろ、特許請求の範囲の根拠として、及び、実質的に如何なる適度に詳細なシステム、構造、方法、プロセス又は作法においても本発明を用いるよう当業者に教示するための代表的基礎として解釈されるべきである。[パワーアイランド管理部図2~4]幾つかの実施例において、集積回路は、パワーアイランドに区切られる。その場合、電力消費は、パワーアイランド内で制御可能である。パワーアイランド管理部は、パワーアイランドの電力消費を制御するよう制御信号をパワーアイランドへ供給する。幾つかの実施例では、低漏出のデータ保持回路がパワーアイランド内に配置されている。図2は、本発明の実施例において、電源280を有する集積回路200の実例を表す。集積回路200は、中央演算処理装置CPU210と、クロック管理部212と、パワーアイランド管理部220、222、及び224と、電源管理部240と、レベルシフター/絶縁ゲートLS/ISO250、252、及び254と、論理パワーアイランド2260と、メモリパワーアイランド0262と、サードパーティーIPIntellectualPropertyパワーアイランド1264と、適応漏出制御部ALC270と、バス280とを有する。パワーアイランドは、電力消費がセクションsection、記述delineation、パーティションpartition、又はディビジョンdivision内で制御される場合に、集積回路のいずれかのセクション、パーティション又はディビジョンである。幾つかの実施例では、パワーアイランドは、集積回路の地理的要因に基づいて区切られる。幾つかの実施例では、パワーアイランドは、集積回路200の機能IPに基づいて区切られる。図2に表される本実施例では、パワーアイランドは、メモリ262と、論理260と、サードパーティーIP264とによって区切られている。パワーアイランドについては、本願に援用される2004年5月7日出願のパワーアイランドによる集積回路での電力管理ManagingPoweronIntegratedCircuitsUsingPowerIslandsと題された係属中の米国特許出願整理番号10/840,893に更に詳細に記述されている。パワーアイランド管理部220、222、及び224は、パワーアイランド内で電力を制御するよう制御信号をパワーアイランドへ供給するように構成された如何なる回路、装置、又はシステムでもある。パワーアイランド管理部220、222、及び224は、集積回路200の必要性及び動作に基づいてパワーアイランドの電力消費を動的に変化させることができる。パワーアイランド管理部220、222、及び224は、パワーアイランドの電力消費を制御するよう、パワーアイランド内で、クロックを選択し、クロック周波数を変更し、又は電圧を変更しても良い。ALC270は、スリープトランジスタへ印加されるべき最適な電圧を供給して、パワーアイランドにおいてプロセス及び温度の変動を補償するよう制御信号を供給する。ALC270は、2004年11月17日出願の集積回路の静的漏出を最低限とするシステム及び方法SystemsandMethodsforMinimizingStaticLeakageofanIntegratedCircuitsと題された米国特許出願整理番号10/996,739に更に詳細に記述されている。図3は、本発明の実施例において、絶縁ゲート350及びDフリップフロップ360を有するパワーアイランド管理部220の実例を表す。パワーアイランド管理部220は、相互に結合されたデータ保持状態機械330及びスリープ発生器340を有する。パワーアイランド管理部220は、ISO信号によって絶縁ゲート350へ結合されている。ISO信号は、また、他の絶縁ゲートへ結合されている。データ保持状態機械330は、DRB信号を介してDフリップフロップ360のDRB入力へ結合されている。データ保持状態機械330は、また、ENC信号を介してANDゲート362へ結合されている。クロックアイランドCKI信号は、データ保持状態機械330及びANDゲート362へ結合されている。スリープ発生器340は、SLPB信号を介してDフリップフロップ360及びANDゲート362へ結合されている。ANDゲート362の出力は、CKA信号を介してDフリップフロップ360のC入力へ結合されている。システムリセット信号は、パワーアイランド管理部220のRESETB入力及びDフリップフロップ360のRB入力へ結合されている。SLPB信号、DRB信号、及びシステムリセット信号は、他のデータ保持フリップフロップへ結合されている。図4は、本発明の実施例でのパワーアイランド管理部220の実例を表す。パワーアイランド管理部220は、ANDゲート402と、マルチプレクサMUX404と、Dフリップフロップ410と、インバータ412と、ANDゲート414と、Dフリップフロップ420と、Dフリップフロップ430と、データ保持状態機械330と、MUX432と、MUX442と、スリープ発生器340と、バッファ452とを有する。DI0ピンは、Dフリップフロップ410のD入力へ結合されている。SI0ピンは、Dフリップフロップ410のSI入力へ結合されている。CSB及びWEBピンは、ANDゲート402の入力へ結合されている。ANDゲート402の出力及びSCK1ピンは、MUX404の入力へ結合されている。MUX404の出力は、Dフリップフロップ410、Dフリップフロップ420、及びDフリップフロップ430のC入力へ結合されている。Dフリップフロップ410のQ出力は、DO0ピンへ結合されている。DO0ピンは、インバータ412の出力及びDフリップフロップ420のSI入力へ結合されている。DI1ピンは、Dフリップフロップ420のD入力へ結合されている。Dフリップフロップ420のQ出力は、DO1ピンへ結合されている。DO1ピンは、ANDゲート414の入力及びDフリップフロップ430のSI入力へ結合されている。ANDゲート414の出力は、RSTBピンへ結合されている。DI2ピンは、Dフリップフロップ430のD入力へ結合されている。Dフリップフロップ430のQ出力は、DO2ピンへ結合されている。DO2ピンは、DLY1/ISOピンへ結合されている。DLY1/ISOピンは、SO1、MUX432の入力、及びデータ保持状態機械330へ結合されている。RESETBピンは、Dフリップフロップ430、Dフリップフロップ420、及びDフリップフロップ410のR入力へ結合されている。SEピン、RESETBピン、CKIピン、及びSI2ピンは、データ保持状態機械330へ結合されている。データ保持状態機械330は、MUX432の入力、SO2ピン、DRBピン、ENCピン、及びMUX442の入力へ結合されている。MUX442の出力、VDDIピン、及びVL[0:2]は、スリープ発生器340へ結合されている。スリープ発生器340は、SLPBピンへ結合されている。スリープ発生器340は、AWピンを介するデータ保持状態機械330、及びバッファ452の入力へ結合されている。バッファ452の出力は、DO3ピンへ結合されている。DRMODEピンは、MUX442へ結合されている。動作において、パワーアイランド管理部220は、幾つかの実施例に係るパワーアイランドを制御するために3ビットレジスタを有する。D[0]は、入力DI0及び出力DO0により、パワーアイランドを再初期化するためのアイランドリセットである。このビットは、RSTBを形成して、RESETB又はD[0]が作動すると即座にパワーアイランドを再初期化するようRESETBと結合される。D[1]は、入力DI1及び出力DO1により、スリープビットである。D[1]ビットが1に設定される場合、パワーアイランドは、低漏出状態へと至る。D[2]は、入力DI2及び出力DO2により、DLY1/絶縁ビットである。DRMODEが低lowへ結合される場合、D[2]ビットは、1に設定されると、作動状態となるDRBと作動状態となるSLPBとの間に1つのクロック周期遅延を加えうる。DRMODEが高highへ結合される場合、D[2]ビットは、1に設定されると、パワーアイランドの絶縁を作動させる。例えばDO3のようなD[3]は起動ビットである。このD[3]ビットは、SLPBが高である場合に高状態となる。これは、パワーアイランドがスリープ状態でなくなる時を決定するようソフトウェアによって使用される。パワーアイランド管理部220は、2つの動作モードを有する。1つは、データ保持フリップフロップによりパワーアイランドを支持し、他は支持しない。DEMODEピンが高へ結合される場合、パワーアイランドは、1をD[1]へ書き込むことによってスリープ状態とされる。データ保持状態機械330は、計時を実行する。絶縁ISO信号は、スリープビットが1へと書き込まれる場合に作動状態となり、イネーブルクロックENC及びデータ保持DRBは、パワーアイランドクロックCKIに対する同期化後に低状態となりうる。1又は2のクロック周期の後に、スリープSLBPが低状態となる。スリープモードでなくなるよう、0がD[1]へ書き込まれる。幾つかの実施例では、パワーアイランド内の全てのクロックバッファは、更に漏出を最低限とするようスリープ状態とされうる。ソフトウェアは、DO3が高である時を読み込むことによってパワーアイランドがスリープ状態でなくなる時を決定することができる。一般に、システムリセットは、最初のシステム起動の直後に印加される。幾つかの実施例では、システムリセットは、全てのデータ保持フリップフロップへ送られる。システムリセット信号及びDI0バーは、非データ保持フリップフロップへ初期化を提供するよう論理積で結合されるRSTB出力。パワーアイランドリセットを生成するよう、D[0]は、ソフトウェアによって、1に設定され、次に0へとクリアされる。DRMODEが低へ結合される場合、パワーアイランド管理部220は、また、データ保持フリップフロップを用いずにパワーアイランドに制御信号を供給することができる。パワーアイランド管理部220は、データ保持フリップフロップを用いずにパワーアイランドへインターフェース接続するためにハードウェア駆動メソッド及びソフトウェア駆動メソッドを有しても良い。ソフトウェアシーケンスは、以下のシーケンスを有する:04書き込み/ISOをオンとする、06書き込み/スリープをオンとする、ISOは作動中、/スリープ状態解除、05書き込み/スリープをオフとする、アイランドをリセット、ISOは作動中、/スリープが高状態となるまで待機読み込み/DO3=1の検査、スリープは高となる、書き込み00/ISOをオフとする、通常動作。ハードウェア駆動メソッドは、状態機械を順序づけるようクロックを使用する。ソフトウェアが取る行動のみが、スリープ状態になるよう1をスリープビットDI1に書き込み、スリープ状態でなくなるようスリープビットへ0を書き込むべきである。ソフトウェアは、DO3が高である時を読み込むことによってアイランドがスリープでなくなる時を決定することができる。幾つかの実施例では、パワーアイランド管理部220は、フリップフロップの幾つかが正でクロックパルスを入力されclocked、幾つかが負でクロックパルスを入力されるので、2つの走査回路を有する。走査回路イネーブルピンは、走査回路1SI1が入力であり、SO1が出力である。でのクロック、即ち、レジスタをCKS1へ切り替える。走査回路2SI2が入力であり、SO2が出力である。は、CKIの立ち下がりでクロックパルスを入力されるデータ保持状態機械330フリップフロップへ接続されている。別個の走査出力が、夫々のクロック領域に設けられる。幾つかの実施例では、SLPB回路は、P型アンテナダイオードを使用する。SLPB回路は負の電圧へと至ることがあるので、N型アンテナダイオードは、過剰な漏出を接地させることができる。漏出は、SLPBを負に至らせないことがあり、適切に動作しなくても良い。CSBピンは、チップセレクトピンである。WEBピンは、書き込みイネーブルピンである。VL[2:0]は、ALC270図2によって設定される漏出制御電圧値である。VDDIは、パワーアイランドからのVDDである。[低漏出のデータ保持回路図5,6,7A~C,8A~8B及び9~12]図5、6、7A~C、及び8A~8Bは、低漏出のデータ保持回路の一実施例を開示する。本実施例において、スリープモードで、データ保持を要しないフリップフロップの回路部分は、スリープトランジスタを介して接地へ結合される。スリープトランジスタのゲートは、例えば-0.3Vといった負の電圧へと駆動され得るスリープ信号へ結合される。従って、フリップフロップのこのような回路部分における漏出は、排除低減される。スリープ状態でない場合、スリープトランジスタは、VDD電源よりも大きい又は等しいゲート値を有する。これは効果的に回路を接地する。データ保持を要する回路部分は、2つのトランジスタを介して接地へ結合される。1つのトランジスタは、上述したスリープトランジスタのように、前出のスリープモードでない場合に、回路を接地するよう効果的に作動する。他のトランジスタは、そのゲートが接地へ結合されているPMOSデバイスである。これは、接地に対して中間インピーダンスを設ける。このトランジスタでの電圧降下は、NMOSトランジスタのソースバイアスを増大させることによって漏出を低減するよう作動し、同時に、回路の両端の電圧を低減する。本実施例において、データは、スリープ状態で保持され、漏出を22倍だけ低減させる。図5は、本発明の実施例において、フリップフロップ回路のD/Q部500の実例を表す。フリップフロップ回路のD/Q部500は、インバータ502と、M3PMOSトランジスタ504と、M4NMOSトランジスタ506と、マスターラッチ回路510と、M11PMOSトランジスタ522と、M12NMOSトランジスタ524と、M13NMOSトランジスタ526と、スレーブラッチ回路530と、インバータ540とを有する。D信号入力は、インバータ502の入力である。インバータ502は、トランジスタM1及びM2を有する。インバータ502のソースは、ノードOFFへ結合されている。これについては、以下、図7Aで説明する。インバータ502の出力は、M3PMOSトランジスタ504及びM4NMOSトランジスタ506へ結合されている。M3PMOSトランジスタ504のゲートは、CLK信号入力へ結合されている。M4NMOSトランジスタ506のゲートは、CLKB信号入力へ結合されている。マスターラッチ回路510は、インバータ512及びインバータ514を有する。インバータ514は、インバータ512の出力がインバータ514の入力へ結合され、インバータ514の出力がインバータ512の入力へ結合されるように、インバータ512と共にフィードバックループを形成する。インバータ512は、トランジスタM5及びM6に対応する。インバータ514は、トランジスタM7~M10に対応する。インバータ512の入力は、ノードAへ結合されている。これについては、以下、図8Aで説明する。インバータ512のソースは、ノードOFFへ結合されている。これについては、以下、図7Aで説明する。インバータ512の出力は、ノードBへ結合されている。これについては、以下、図8Aで説明する。インバータ514のソースは、ノードOFFへ結合されている。これについては、以下、図7Aで説明する。インバータ514のPMOSゲートは、CLKB信号入力へ結合されている。インバータ514のNMOSゲートは、CLK信号入力へ結合されている。M11PMOSトランジスタ522は、直列接続されたM12NMOSトランジスタ524及びM13NMOSトランジスタ526に対して並列である。M11PMOSトランジスタ522のゲートは、CLKB信号入力へ結合されている。M12NMOSトランジスタ524のゲートは、HOLDB信号入力へ結合されている。M13NMOSトランジスタ526のゲートは、CLK信号入力へ結合されている。スレーブラッチ回路530は、インバータ532及びインバータ534を有する。インバータ534は、インバータ532の出力がインバータ534の入力へ結合され、インバータ534の出力がインバータ532の入力へ結合されるように、インバータ532と共にフィードバックループを形成する。インバータ532は、トランジスタM14及びM15に対応する。インバータ534は、トランジスタM18~M21及びM31に対応する。インバータ532の入力は、ノードCへ結合されている。これについては、以下、図8Bで説明する。インバータ532のソースは、ノードSBへ結合されている。これについては、以下、図7B~Cで説明する。インバータ532の出力は、ノードDへ結合されている。これについては、以下、図8Bで説明する。インバータ534のソースは、ノードSBへ結合されている。これについては、以下、図7B~Cで説明する。インバータ534のPMOSゲートは、HOLDB及びCLK信号入力へ結合されている。インバータ534のNMOSゲートは、CLKB信号入力へ結合されている。インバータ532の出力は、インバータ540の入力へ結合されている。インバータ540は、トランジスタM16及びM17に対応する。インバータ540のソースは、また、ノードOFFへ結合されている。これについては、以下、図7Aを参照して説明する。インバータ540の出力は、Q信号出力である。図6は、本発明実施例において、フリップフロップ回路のCK部分600を表す。フリップフロップ回路のCK部分600は、インバータ602と、M24PMOSトランジスタ604と、M25PMOSトランジスタ606と、M26NMOSトランジスタ608と、M32NMOSトランジスタ610と、M27PMOSトランジスタ612とを有する。CK信号入力は、インバータ602の入力である。インバータ602は、トランジスタM22及びM23を有する。インバータ602のソースは、ノードOFFへ結合されている。これについては、以下、図7Aで説明する。インバータ602の出力は、M24PMOSトランジスタ604のドレイン及びノードCLKBへ結合されている。M24PMOSトランジスタ604のゲートは、HOLDB信号入力へ結合されている。インバータ602の出力は、また、M25PMOSトランジスタ606及びM26NMOSトランジスタ608のゲートへ結合されている。M25PMOSトランジスタ606、M26NMOSトランジスタ608、及びM32NMOSトランジスタ610は、直列に結合されている。M32NMOSトランジスタ610のゲートは、HOLDB信号入力へ結合されている。CLK信号出力は、M25PMOSトランジスタ606のドレイン、M26NMOSトランジスタ608のドレイン、及びM27PMOSトランジスタ612のドレインへ結合されている。M27PMOSトランジスタ612のゲートは、HOLDB信号入力へ結合されている。図7Aは、本発明の実施例において、OFFノードのスリープトランジスタ702を表す。スリープトランジスタ702は、トランジスタM28に対応するNMOSトランジスタである。スリープトランジスタ702のドレインは、OFFノードへ結合されている。スリープトランジスタ702のゲートは、SLEEPB信号入力へ結合されている。スリープトランジスタ702のソースは、接地へ結合されている。幾つかの実施例では、OFFノードは、それ自体のNMOSスリープトランジスタを夫々有する2またはそれ以上のノードに分けられても良い。図7Bは、本発明に実施例において、SBノードのスリープトランジスタ704を表す。スリープトランジスタ704は、トランジスタM29に対応するNMOSトランジスタである。スリープトランジスタ704のドレインは、SBノードへ結合されている。スリープトランジスタ704のゲートは、SLEEPB信号入力へ結合されている。スリープトランジスタ704のソースは、接地へ結合されている。図7Cは、本発明に実施例において、SBノードのスリープトランジスタ706を表す。スリープトランジスタ706は、トランジスタM30に対応するPMOSトランジスタである。スリープトランジスタ706のソースは、SBノードへ結合されている。スリープトランジスタ706のゲート及びドレインは、接地へ結合されている。図8Aは、本発明の実施例において、マスターラッチにおけるトライステートインバータ回路800を表す。マスターラッチの回路800は、PMOSトランジスタ802と、PMOSトランジスタ804と、NMOSトランジスタ806と、NMOSトランジスタ808とを有する。これらのトランジスタは、共に直列に結合されている。PMOSトランジスタ802及びNMOSトランジスタ808のゲートは、ノードBへ結合されている。PMOSトランジスタ804のゲートは、CLKB信号入力へ結合されている。NMOSトランジスタ806のゲートは、CLK信号入力へ結合されている。PMOSトランジスタ804及びNMOSトランジスタ806のドレインは、ノードAへ結合されている。NMOSトランジスタ808のソースは、ノードOFFへ結合されている。図8Bは、本発明の実施例において、スレーブラッチにおけるトライステートインバータ回路810を表す。スレーブラッチの回路810は、PMOSトランジスタ812と、PMOSトランジスタ814と、PMOSトランジスタ816と、NMOSトランジスタ818と、NMOSトランジスタ820とを有する。PMOSトランジスタ812は、互いに対して並列であるPMOSトランジスタ814及びPMOSトランジスタ816へ結合されている。PMOSトランジスタ814及びPMOSトランジスタ816は、NMOSトランジスタ818へ結合されている。NMOSトランジスタ818は、また、NMOSトランジスタ820へ結合されている。PMOSトランジスタ812及びNMOSトランジスタ820のゲートは、ノードDへ結合されている。PMOSトランジスタ814のゲートは、HOLDB信号入力へ結合されている。PMOSトランジスタ816のゲートは、CLK信号入力へ結合されている。NMOSトランジスタ818のゲートは、CLKB信号入力へ結合されている。PMOSトランジスタ814、PMOSトランジスタ816、及びNMOSトランジスタ818のドレインは、ノードCへ結合されている。NMOSトランジスタ820のソースは、ノードSBへ結合されている。図9は、本発明の実施例において、HOLDB及びSLEEPB信号の実例を表す。動作は、CKが0となることにより始まる。これは、CLKBをVDDに、CLKを0に等しくする。これは、マスターラッチ回路510からスレーブラッチ回路530を分離する。HOLDB信号は、スレーブラッチの状態を保持するよう0となる。その場合に、SLEEPB信号は、-0.3Vとなる。これは、図7AのトランジスタM28を遮断する。トランジスタM28は、スレーブラッチ回路530以外の全ての回路からの漏出を中断させる。スリープ状態でない場合、トランジスタM28は、接地に対して低インピーダンス経路を設ける。スレーブラッチ回路530は、図7B及び7Cで夫々表されたトランジスタM29及びM30を介して接地へ結合される。トランジスタM29の1つの目的は、スリープ状態でない場合に、接地に対して低インピーダンス経路を設けることである。トランジスタM30の1つの目的は、トランジスタM29がオフである場合又はスリープ状態である場合に、接地に対してデフォルトの中間インピーダンス経路を設けることである。スレーブラッチ回路530における漏出は、トランジスタM30を通る際に、ノードSBを立ち上げる。これは、ソースバイアスをスレーブNMOSトランジスタへ供給して、それらトランジスタを介して漏出を低減し、また、スレーブ側両端の電圧をVDD-SBへと低減させて、更に漏出を低減させる。平衡は、漏出が増大し得ない場合に達成される。基本的には、漏出は、それ自体を制限するために使用される。本実施例は、回路両端の電圧がVDD-SBへと低減されるので、ゲートVDD解決法を使用する。本実施例は、NMOSトランジスタの用途にだけであるが、ソースバイアスSBのために、このゲートVDDを変調バックゲートバイアス法と結合する。これは、より低いVDDを切り替えて、ウェルを駆動することなく実現される。従って、簡単なプロセスが使用可能である。また、本実施例は、平衡に到達することによって漏出にそれ自体を制限させるように、有利に中間インピーダンストランジスタを使用する。図10及び11は、低漏出のデータ保持回路に係る他の実施例を開示する。本実施例において、スリープモードで、データ保持を要しない回路は、スリープトランジスタを介して接地へ結合される。SLEEPB信号によってゲート制御されるトランジスタへ結合された論理は、遮断され、最低限の漏出を引き出す。このプロセスは、0.3~0.4VだけVSSより下でSLEEPB信号を駆動することによって実現される。HOLDB信号は、他のフリップフロップがスリープ状態でなくなる間、スレーブラッチ回路が状態を変化させないようにする。依然として電源供給されているフリップフロップの部分のみがスレーブラッチ回路である。スレーブラッチ回路は、漏出を最低限とするための幾つの技術を組み合わせる。図10は、本発明の実施例において、低漏出且つデータ保持のための回路1000を表す。回路1000は、インバータ1002と、マスターラッチ回路1010と、スレーブラッチ回路1020と、インバータ1032と、インバータ1034と、スリープトランジスタ1042、1044、1046、及び1048と、インバータ1052と、インバータ1054とを有する。D入力は、インバータ1002の入力である。マスターラッチ回路1010は、トランスミッションゲート1012と、インバータ1014と、トランスミッションゲート1016と、インバータ1018とを有する。インバータ1002の出力は、トランスミッションゲート1012の左接点へ結合されている。トランスミッションゲート1012の右接点は、インバータ1014の入力及びトランスミッションゲート1016の左接点へ結合されている。インバータ1014の出力は、スレーブラッチ回路1020のD入力及びインバータ1018の入力へ結合されている。インバータ1018の出力は、スレーブラッチ回路1020のDB入力及びトランスミッションゲート1016の右接点へ結合されている。SLEEPB信号入力は、SL1スリープトランジスタ1042、SL2スリープトランジスタ1044、SL3スリープトランジスタ1046、SL4スリープトランジスタ1048、及びスレーブラッチ回路1020のSLEEPB入力のゲートへ結合されている。SL1スリープトランジスタ1042は、インバータ1002及び接地へ結合されている。SL2スリープトランジスタ1044は、インバータ1052、インバータ1054、及び接地へ結合されている。SL3スリープトランジスタ1046は、インバータ1014、インバータ1018、及び接地へ結合されている。SL4スリープトランジスタ1048は、インバータ1032、インバータ1034、及び接地へ結合されている。幾つかの実施例では、SL1スリープトランジスタ1042、SL2スリープトランジスタ1044、SL3スリープトランジスタ1046、及びSL4スリープトランジスタ1048は、それ自体のNMOSスリープトランジスタを夫々有する2又はそれ以上のノードに夫々分割可能である。CK信号は、インバータ1052の入力である。インバータ1052の出力は、トランスミッションゲート1012、トランスミッションゲート1016、及びインバータ1054の入力へ結合されている。インバータ1054の出力は、トランスミッションゲート1012、トランスミッションゲート1016、及びスレーブラッチ回路1020のCLK入力へ結合されている。HOLDB信号入力は、スレーブラッチ回路1020のHOLDB入力へ結合されている。スレーブラッチ回路1020の出力は、インバータ1032の入力へ結合されている。インバータ1032の出力は、インバータ1034の入力へ結合されている。インバータ1034の出力は、Q信号である。図11は、本発明の実施例におけるスレーブラッチ回路1020を表す。スレーブラッチ回路1020は、D1トランジスタ1102と、D2トランジスタ1104と、DHトランジスタ1106と、DSLスリープトランジスタ1108と、積層トランジスタ1110と、積層トランジスタ1120と、D1Bトランジスタ1132と、D2Bトランジスタ1134と、DHBトランジスタ1136と、スリープトランジスタ1138とを有する。D1トランジスタ1102、D2トランジスタ1104、DHトランジスタ1106、及びDSLスリープトランジスタ1108は、直列に互いへ結合されており、スリープトランジスタ1108は、接地へ結合されている。D1トランジスタ1102のゲートは、CLK信号入力へ結合されている。D2トランジスタ1104のゲートは、D信号入力へ結合されている。DHトランジスタ1106のゲートは、HOLDB信号入力へ結合されている。スリープトランジスタ1108のゲートは、SLEEPB信号入力へ結合されている。積層トランジスタ1110は、P1トランジスタ1112と、P0トランジスタ1114と、N1トランジスタ1116と、N0トランジスタ1118とを有する。P1トランジスタ1112、P0トランジスタ1114、N1トランジスタ1116、及びN0トランジスタ1118は、直列に互いへ結合されており、N0トランジスタ1118は、接地へ結合されている。P1トランジスタ1112、P0トランジスタ1114、N1トランジスタ1116、及びN0トランジスタ1118のゲートは、LAT信号入力へ結合されている。P0Bトランジスタ1124及びN1Bトランジスタ1126のドレインは、LAT信号入力へ結合されている。積層トランジスタ1120は、P1Bトランジスタ1122と、P0Bトランジスタ1124と、N1Bトランジスタ1126と、N0Bトランジスタ1128とを有する。P1Bトランジスタ1122、P0Bトランジスタ1124、N1Bトランジスタ1126、及びN0Bトランジスタ1128は、直列に互いへ結合されており、N0Bトランジスタ1128は、接地へ結合されている。P1Bトランジスタ1122、P0Bトランジスタ1124、N1Bトランジスタ1126、及びN0Bトランジスタ1128のゲートは、LATB信号入力へ結合されている。P0トランジスタ1114及びN1トランジスタ1116のドレインは、LATB信号入力へ結合されている。動作において、SLEEPB信号によってゲート制御されるトランジスタへ結合された論理は、遮断され、最低限の漏出を引き出す。このプロセスは、0.3~0.4VだけVSSより下でSLEEPB信号を駆動することによって実現される。HOLDB信号は、他のフリップフロップがスリープ状態でなくなる間、スレーブラッチ回路1020が状態を変化させないようにする。依然として電源供給されているフリップフロップの部分のみがスレーブラッチ回路1020である。スレーブラッチ回路1020は、漏出を最低限とするための幾つの技術を組み合わせる。状態維持CLKによるスタックの必要がないトランジスタは、漏出を遮断するためのSLEEPB信号によってゲート制御されるスリープトランジスタを有する。積層トランジスタ1110及び1120内の8個のトランジスタは、漏出を低減するための2つの技術を使用する。使用される第1の技術は、トランジスタ積層stackingである。これは、また、自己反転バイアスとも呼ばれる。N0トランジスタ1118及びN1トランジスタ1116は、ゲートが0Vである場合ですら幾らかの僅かな漏出を有しうる。結果として、VNN1は、正の電圧にあることとなる。これは、VGSN1及びVBSN1を負とし、VDSN1を減少させる。結果として、漏れ電流は、N0トランジスタ1118及びN1トランジスタ1116において減少する。同じ効果が、N0Bトランジスタ1128、N1Bトランジスタ1126、P0トランジスタ1114、P1トランジスタ1112、P0Bトランジスタ1124、及びP1Bトランジスタ1122において生ずる。第2の技術は、多重閾値multiplethresholdトランジスタと呼ばれる。MOSトランジスタのチャネル長を増大させることは、プロセスの複雑性の如何なる変化も伴わずに、デバイスの閾値を増大させる。N0トランジスタ1118、N1トランジスタ1116、N0Bトランジスタ1128、及びN1Bトランジスタ1126は、増大されたチャネル長を有する。これは、VTHを上昇させ、漏れ電流を減少させる。本実施例は、原稿標準のセルDフリップフロップ全体にわたって、25倍だけ漏出を低減する。[I/Oパッド図12]幾つかの実施例において、プログラム可能な汎用の入出力I/Oパッドセルは、チップコア論理と整合するinterface絶縁及び内蔵レベルシフターを有する。これらの実施例では、レベルシフターはデータを保持するよう制御され得る。図12は、本発明の実施例においてI/Oパッド用レベルシフター回路1200を表す。回路1200は、MP2トランジスタ1202と、MP3トランジスタ1204と、M3トランジスタ1206と、M4トランジスタ1208と、M1トランジスタ1210と、M0トランジスタ1212と、M5トランジスタ1214と、M2トランジスタ1216と、インバータ1218とを有する。回路1200は、ラッチングレベルシフター用である。M3トランジスタ1206及びM4トランジスタ1208は、負のカスコードデバイスである。M3トランジスタ1206及びM4トランジスタ1208は、また、空乏モードトランジスタとして知られる。M3トランジスタ1206及びM4トランジスタ1208は、薄ゲートデバイスが入力段で使用されることを可能にするために使用される。これは、VDDとV3IOとの間の大きな電圧比を許容する。M0トランジスタ1212及びM1トランジスタ1210は、IN及びINBの両方が0である場合にレベルシフターが状態を維持することを可能にする出力ラッチングデバイスである。このようにして、IN及びINBは、データ保持を制御する。幾つかの実施例において、M3トランジスタ1206及びM4トランジスタ1208のゲートは、カスコード電圧へ接続された他のトランジスタへ結合される。以下の真理値表は回路1200用である。SLPBと比較して如何なる信号に対してもセットアップ時間要件が存在しうる。レベルシフターが出力段に組み込まれたSRAMセルと共に使用される場合、2つの入力は、出力ラッチが新しい状態へと転換した後はいつでも取り除かれ得る。レベルシフターへの1.2Vの両入力は、VDDへと至ることができない。これは、インバータを有することによって妨げられ得る。インバータ及びレベルシフターの両方がSLPBトランジスタを有すると、VDDが高である状態でSLPBがVSSへと至る場合に潜在的なタイミングレースpotentialtimingraceが存在する。この場合に、レベルシフターは、インバータの出力がVDDへドリフトする前にオフであるべきである。幾つかの実施例において、M5トランジスタ1214及びM2トランジスタ1216は、より大きな電圧に耐えるよう構成され得る。幾つかの実施例において、M5トランジスタ1214及びM2トランジスタ1216は、漏出を更に低減するよう共通のSLEEPBトランジスタへ結合されても良い。1つの実施例では、SLEEPBトランジスタの幅は4マイクロメータであり、その長さは0.13マイクロメータである。以下の真理値表は、この共通のSLEEPBトランジスタを有する回路1200用である。幾つかの実施例において、SLEEPB=0入力状態は、0Vを下回るSLEEPB電圧例えば、漏出最適化回路によって発生する-0.35Vを有するよう理解されるべきである。図12及び前出の真理値表へのこのような拡張において、2つのデータ保持状態は、独立して、順次に又は同時に動作しても良い。これは、IN/INB=00状態がデータ保持のために使用される間SLEEPB入力が漏れ電力を制御/制限するために使用される場合に有益である。これは、SLEEPB電圧が充電ポンプから発生し、Vdd=1からデータ保持モードへ移り変わるために幾らかの時間を要するためである。上記記述は、実例であって、限定ではない。本発明の多数の変形は、本開示を閲覧すると当業者には明らかとなるであろう。従って、本発明の適用範囲は、上記記述を参照せずに決定され、代わりに、均等に係るそれらの適用範囲全体に沿って添付の特許請求の範囲を参照して決定されるべきである。本願は、本願に援用される2004年2月19日出願の集積回路における電源管理及び省力PowerManagementandPowerSavinginIntegratedCircuitsと題された米国仮出願整理番号60/546,574の利益を請求する。本願は、また、本願に援用される2004年7月9日出願の集積回路におけるI/Oパワーアイランド管理及び漏れ制御のためのシステム及び方法SystemsandMethodsforI/OPowerIslandManagementandLeakageControlonIntegratedCircuitsと題された米国仮出願整理番号60/586,565の利益を請求する。"