それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、隣接配置された少なくとも2つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。前記行方向または前記列方向に隣接配置された全ての前記サブアレイが前記プリチャージ信号に応じて同一論理で制御されることを特徴とする請求項1に記載の半導体装置。前記同一論理で制御される前記サブアレイが、前記プリチャージ信号線に共通に接続されていることを特徴とする請求項1または2に記載の半導体装置。前記プリチャージ信号を制御する制御部を更に備え、前記複数のサブアレイは、前記プリチャージ信号を前記サブアレイ内に伝達する内部配線をそれぞれ有し、前記複数のサブアレイは、前記プリチャージ信号線を介して前記制御部に結合された第1のサブアレイと、前記プリチャージ信号線と前記第1のサブアレイの前記内部配線とを介して前記制御部に結合された第2のサブアレイと、を含み、前記制御部は前記プリチャージ線を介して前記第1のサブアレイに前記プリチャージ信号を供給することを特徴とする請求項1または2に記載の半導体装置。前記プリチャージ信号線が、前記制御部から前記第1のサブアレイまでの範囲内に配置されていることを特徴とする請求項4に記載の半導体装置。前記プリチャージ信号線が、前記サブアレイの行または列の1つに対し、2本ずつ設けられており、当該2本のプリチャージ信号線に同一論理のプリチャージ信号が入力されることを特徴とする請求項3に記載の半導体装置。前記サブアレイは、前記行方向に延設され、前記メモリセルが接続されたサブワード線と、入力が前記列選択信号線と前記メインワード線とに接続され、出力が前記サブワード線接続された論理ゲートと、を備えることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。1つの前記メモリセルに2本の前記ビット線が接続されていることを特徴とする請求項7に記載の半導体装置。前記プリチャージ回路がNMOSトランジスタを含むことを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記プリチャージ信号線が単一の配線層から形成されていることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記プリチャージ信号線が前記列選択信号線を兼ねていることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記複数の接続配線は、隣接する前記サブアレイの前記内部配線同士を略最短距離で接続するように設けられていることを特徴とする請求項4に記載の半導体装置。前記半導体装置がDRAMであることを特徴とする請求項1~12のいずれか一項に記載の半導体装置。請求項1~13のいずれか一項に記載の半導体装置を備える通信装置。発明者は以下の課題を見出した。上述のように、階層型DRAMでは、各種制御信号を生成するための論理回路が必要であるため、回路規模が大きくなるという問題があった。本発明に係る半導体装置では、プリチャージ信号線が、複数のサブアレイのうち、行方向に隣接配置された少なくとも2つのサブアレイに共通に接続され、当該2つのサブアレイのプリチャージ回路に対し同一論理のプリチャージ信号が入力される。そのため、メインプリチャージ信号線及びメインプリチャージ信号からプリチャージ信号を生成するための論理回路が不要となり、回路規模を小さくすることができる。本発明によれば、回路規模が小さい半導体装置を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。実施の形態1図1を参照して本発明の第1の実施の形態に係る半導体装置、より詳細には、階層型DRAMである半導体記憶装置について説明する。図1は、実施の形態1に係る階層型DRAMの模式的平面図である。図1に示すように、この階層型DRAMは、行デコーダRowDecoder101、列デコーダColumnDecoder102、セルアレイ103を備えている。ここで、セルアレイ103は、サブアレイSA11~SA1i、サブアレイSA21~SA2i、サブアレイSA31~SA3i、、サブアレイSAn1~SAniの合計n×i個のサブアレイを備えている。換言すると、図1において座標を用いて示すように、i行n列のマトリクス状にサブアレイが配置されている。図1におけるサブアレイSA11に代表して示すように、各サブアレイは、列方向の両側図1におけるサブアレイSA11の上下にセンスアンプ部SAMPを、行方向の両側図1におけるサブアレイSA11の左右にサブワードドライバSWDを備えている。なお、図示されていないが、各サブアレイ例えば、SA11の内部には、メモリセルがマトリクス状に配置されるとともに、行方向にサブワード線が、列方向にビット線が延設されている。さらに、各サブアレイ行一般に、バンクなどとも呼ばれるには、行デコーダ101からセルアレイ103の終端まで行方向図1における左右方向に延設された信号線群が設けられている。図1では、この信号線群は、サブアレイSA12、SA22、SA32、、SAn2からなるサブアレイ行についてのみ描かれており、その他のサブアレイ行については省略されている。ここで、図1に示すように、この信号線群は、サブアレイSA12、SA22、SA32、、SAn2の上下に設けられたセンスアンプ部SAMPに入力される1対のメイン信号線MS1、MS2及びプリチャージ信号線PDL1、PDL2を含んでいる。また、この信号線群は、サブアレイSA12、SA22、SA32、、SAn2の左右に設けられたサブワードドライバSWDに入力されるメインワード線MWLを含んでいる。なお、本実施の形態において、メイン信号線及びプリチャージ信号線は1対ずつ設けられているが、必須ではなく、それぞれ片方だけ設けられていてもよい。他方、各サブアレイ列には、列デコーダ102からセルアレイ103の終端まで列方向図1における上下方向に延設された1対の列選択信号線CL1、CL2が設けられている。図1では、この列選択信号線は、サブアレイSA21、SA22、、SA2iからなるサブアレイ列についてのみ描かれており、その他のサブアレイ列については省略されている。このように、行方向に延設された信号線群と、列方向に延設された列選択信号線とにより、各サブアレイを個別に制御することができる。例えば、図1のサブアレイSA22は、行方向に延設されたメインワード線MWL、メイン信号線MS1、MS2、プリチャージ信号線PDL1、PDL2と列方向に延設された列選択信号線CL1、CL2により、制御される。詳細な回路構成については図2を用いて後述する。行デコーダ101は、与えられたアドレス信号に基づいて、選択するサブアレイ行のメインワード線MWLに対し、メインワード線信号を出力する。また、選択するサブアレイ行のメイン信号線例えばMS1やMS2に対し、センスイネーブル信号、Yスイッチ信号を出力する。また、選択するサブアレイ行のプリチャージ信号線例えばPDL1やPDL2に対し、プリチャージ信号を出力する。一方、列デコーダ102は、いずれかのサブアレイ列を選択するための列選択信号を選択するサブアレイ列に設けられた列選択信号線例えばCL1やCL2に対して出力する。次に、図2を用いて、サブアレイSA22を一例として1つのサブアレイの詳細な回路構成について説明する。図2は、実施の形態1に係る階層型DRAMの1つのサブアレイSA22の回路図である。サブアレイSA22は、m本のサブワード線WL1~WLm、m個のANDゲートAND1~ANDm、m本のメインワード線MWL1~MWLmを含む。メインワード線MWL1~MWLmは、それぞれANDゲートAND1~ANDmの一方の入力に接続さている。図2では、ANDゲートAND1の他方の入力は、列選択信号線CL2に、ANDゲートANDmの他方の入力は、列選択信号線CL1に、接続されている。そして、ANDゲートAND1~ANDmの出力は、それぞれサブワード線WL1~WLmに接続されている。図1を用いて説明したとおり、サブアレイSA22の上下にはセンスアンプ部SAMPが設けられている。図2に示すように、サブアレイSA22の上側と下側とは同様の構成である。従って、サブアレイSA22の下側の構成について説明する。このサブアレイSA22の下側において、メインワード線MWL1~MLmと平行に行方向に延設されたプリチャージ信号線PDL1及びメイン信号線MS1と、列方向に延設された1対の列選択信号線CL1、CL2とが略直交している。ここで、メイン信号線MS1は、メインYスイッチ信号線MYSW1、1対のメインセンスイネーブル信号線MSEN1、M1の3つの制御信号を含む。メイン信号線MS1に含まれるこれらの信号線は、それぞれ論理回路を介してセンスアンプ部SAMPに接続されている。図2の下側から順により詳細に説明する。まず、メインYスイッチ信号線MYSW1はANDゲートAND13の一方の入力に接続さている。ANDゲートAND13の他方の入力は、列選択信号線CL2に接続されている。そして、ANDゲートAND13の出力はサブYスイッチ信号線YSW1に接続されている。ここで、サブとは、サブアレイ内であることを意味している。他の構成要素についても同様である。なお、列選択信号線CL2とCL1とは同一論理であるため、ANDゲートAND13の他方の入力は、論理的には列選択信号線CL1に接続されていてもよい。その他の論理ゲートについても同様のことが言える。サブYスイッチ信号線YSW1は、ビット線対BLN1、BLT1のYスイッチを構成するNMOSトランジスタN1、N2のゲートに共通に接続されている。従って、メインYスイッチ信号線MYSW1と列選択信号線CL2とがともにHHighになった場合、サブYスイッチ信号線YSW1はHとなり、NMOSトランジスタN1、N2はともにオンとなる。それ以外の場合、サブYスイッチ信号線YSW1はLLowとなり、NMOSトランジスタN1、N2はともにオフとなる。ビット線対BLN1、BLT1は、それぞれNMOSトランジスタN1、N2を介して、ローカルデータ線LION1、LIOT1に接続されている。ローカルデータ線LION1、LIOT1は、図示しない読出用データアンプと書込用ライトアンプに接続されている。次に、メインセンスイネーブル信号線MSEN1はANDゲートAND12の一方の入力に接続さている。ANDゲートAND12の他方の入力は、列選択信号線CL1に接続されている。そして、ANDゲートAND12の出力はサブセンスイネーブル信号線SEN1に接続されている。サブセンスイネーブル信号線SEN1は、ビット線対BLN1、BLT1のセンスアンプのスイッチであるNMOSトランジスタN3のゲートに接続されている。従って、メインセンスイネーブル信号線MSEN1と列選択信号線CL1とがともにHになった場合、サブセンスイネーブル信号線SEN1はHとなり、NMOSトランジスタN3はオンとなる。それ以外の場合、サブセンスイネーブル信号線SEN1はLとなり、NMOSトランジスタN3はオフとなる。次に、メインセンスイネーブル信号線M1はNANDゲートNAND12の一方の入力に接続さている。NANDゲートNAND12の他方の入力は、列選択信号線CL2に接続されている。そして、NANDゲートNAND12の出力はサブセンスイネーブル信号線1に接続されている。サブセンスイネーブル信号線1は、ビット線対BLN1、BLT1のセンスアンプのスイッチであるPMOSトランジスタP1のゲートに接続されている。従って、メインセンスイネーブル信号線M1と列選択信号線CL2とがともにHになった場合、サブセンスイネーブル信号線1はLとなり、PMOSトランジスタP1はオンとなる。それ以外の場合、サブセンスイネーブル信号線1はHとなり、PMOSトランジスタP1はオフとなる。ここで、ビット線対BLN1、BLT1のセンスアンプについて説明する。このセンスアンプは上述の2つのスイッチトランジスタNMOSトランジスタN3、PMOSトランジスタP1に加え、ラッチ回路を構成する4つのトランジスタNMOSトランジスタN4、N5、PMOSトランジスタP2、P3を備えている。NMOSトランジスタN4とPMOSトランジスタP2とがインバータを構成している。つまり、NMOSトランジスタN4とPMOSトランジスタP2のドレイン同士及びゲート同士が互いに接続されている。また、NMOSトランジスタN5とPMOSトランジスタP3とがインバータを構成している。つまり、NMOSトランジスタN5とPMOSトランジスタP3のドレイン同士及びゲート同士が互いに接続されている。そして、NMOSトランジスタN4とPMOSトランジスタP2のドレイン同士が接続されたノードは、NMOSトランジスタN5とPMOSトランジスタP3のゲート同士が接続されたノード及びビット線BLN1に接続されている。同様に、NMOSトランジスタN5とPMOSトランジスタP3のドレイン同士が接続されたノードは、NMOSトランジスタN4とPMOSトランジスタP2のゲート同士が接続されたノード及びビット線BLT1に接続されている。また、NMOSトランジスタN4、N5のソースはともに、NMOSトランジスタN3のドレインに接続されている。NMOSトランジスタN3のソースはグランドグランド電圧GNDに接続されている。一方、PMOSトランジスタP2、P3ソースはともに、PMOSトランジスタP1のドレインに接続されている。PMOSトランジスタP1のソースは電源電源電圧VCCに接続されている。PMOSトランジスタP1とNMOSトランジスタN3とが、ともにオンとなった場合、センスアンプが駆動する。次に、プリチャージ信号線PDL1について説明する。プリチャージ信号線PDL1は論理ゲートを介さず、直接プリチャージ回路に接続されている。ここで、プリチャージ回路は、3つのNMOSトランジスタN6~N8から構成されている。NMOSトランジスタN6~N8のゲートは、プリチャージ信号線PDL1に共通に接続されている。NMOSトランジスタN6のソースドレインの一方はビット線BLN1に、他方はビット線BLT1に接続されている。NMOSトランジスタN7のソースドレインの一方はビット線BLN1に接続され、他方にはプリチャージ電圧HVCC電源電圧VCCの半分の電圧が印加されている。NMOSトランジスタN8のソースドレインの一方はビット線BLT1に接続され、他方にはプリチャージ電圧HVCCが印加されている。従って、プリチャージ信号線PDL1がHになった場合、この3つのNMOSトランジスタN6~N8はいずれもオンとなり、ビット線対BLN1、BLT1にプリチャージ電圧HVCCが印加される。プリチャージ信号線PDL1がLになった場合、この3つのNMOSトランジスタN6~N8はオフとなり、ビット線対BLN1、BLT1にプリチャージ電圧HVCCが印加されない。なお、プリチャージ電圧は特にHVCC電源電圧VCCの半分の電圧に限定されるものではない。ここで、プリチャージ信号線PDL1は、サブアレイSA22の上側のセンスアンプ部SAMPにおける全てのビット線対のプリチャージ回路に共通に接続されている。つまり、論理ゲートを介さずに、直接接続されている。詳細には後述するが、これまではメインプリチャージ信号線とサブプリチャージ信号線とを異なる2つの配線層から形成する必要があった。これに対し、本実施の形態では、プリチャージ信号線PDL1は単一の配線層から形成することができる。さらに、プリチャージ信号線PDL1は、図1においてサブアレイSA22と同じサブアレイ列に属するサブアレイSA12、SA32、、SAn2の上側のセンスアンプ部SAMPにおける全てのビット線対のプリチャージ回路に共通に接続されている。従って、メインワード線MWL1と列選択信号線CL2とがともにHになった場合、サブワード線WL1はHとなり、サブワード線WL1に接続されたサブアレイSA22内のメモリセル行が選択される。それ以外の場合、サブワード線WL1はLとなり、サブワード線WL1に接続されたサブアレイSA22内のメモリセル行は選択されない。次に、サブアレイSA22の上側の構成について説明する。このサブアレイSA22の上側において、メインワード線MWL1~MLmと平行に行方向に延設されたプリチャージ信号線PDL2及びメイン信号線MS2と、列方向に延設された1対の列選択信号線CL1、CL2とが略直交している。ここで、メイン信号線MS2は、メインYスイッチ信号線MYSW2、1対のメインセンスイネーブル信号線MSEN2、M2の3つの制御信号を含む。メイン信号線MS2に含まれるこれらの信号線は、それぞれ論理回路を介してセンスアンプ部SAMPに接続されている。図2の上側から順により詳細に説明する。上述の通り、全体としてサブアレイSA22の下側の構成は上側の構成と同様である。まず、メインYスイッチ信号線MYSW2はANDゲートAND23の一方の入力に接続さている。ANDゲートAND23の他方の入力は、列選択信号線CL2に接続されている。そして、ANDゲートAND23の出力はサブYスイッチ信号線YSW2に接続されている。サブYスイッチ信号線YSW2は、ビット線対BLN2、BLT2のYスイッチを構成する2つのNMOSトランジスタのゲートに共通に接続されている。従って、メインYスイッチ信号線MYSW2と列選択信号線CL2とがともにHになった場合、サブYスイッチ信号線YSW2はHとなり、2つのNMOSトランジスタはともにオンとなる。それ以外の場合、サブYスイッチ信号線YSW2はLとなり、2つのNMOSトランジスタはともにオフとなる。ビット線対BLN2、BLT2は、それぞれNMOSトランジスタを介して、ローカルデータ線LION2、LIOT2に接続されている。ローカルデータ線LION2、LIOT2は、図示しない読出用データアンプと書込用ライトアンプに接続されている。次に、メインセンスイネーブル信号線M2はNANDゲートNAND22の一方の入力に接続さている。NANDゲートNAND22の他方の入力は、列選択信号線CL2に接続されている。そして、NANDゲートNAND22の出力はサブセンスイネーブル信号線2に接続されている。サブセンスイネーブル信号線2は、ビット線対BLN2、BLT2のセンスアンプのスイッチであるPMOSトランジスタのゲートに接続されている。従って、メインセンスイネーブル信号線M2と列選択信号線CL2とがともにHになった場合、サブセンスイネーブル信号線2はLとなり、このPMOSトランジスタはオンとなる。それ以外の場合、サブセンスイネーブル信号線2はHとなり、このPMOSトランジスタはオフとなる。次に、メインセンスイネーブル信号線MSEN2はANDゲートAND22の一方の入力に接続さている。ANDゲートAND22の他方の入力は、列選択信号線CL1に接続されている。そして、ANDゲートAND22の出力はサブセンスイネーブル信号線SEN2に接続されている。サブセンスイネーブル信号線SEN2は、ビット線対BLN2、BLT2のセンスアンプのスイッチであるNMOSトランジスタのゲートに接続されている。従って、メインセンスイネーブル信号線MSEN2と列選択信号線CL1とがともにHになった場合、サブセンスイネーブル信号線SEN2はHとなり、このNMOSトランジスタはオンとなる。それ以外の場合、サブセンスイネーブル信号線SEN2はLとなり、このNMOSトランジスタはオフとなる。ここで、ビット線対BLN2、BLT2のセンスアンプはビット線対BLN1、BLT1のセンスアンプと同一構成である。次に、プリチャージ信号線PDL2について説明する。プリチャージ信号線PDL2は論理ゲートを介さず、直接プリチャージ回路に接続されている。ここで、プリチャージ回路は、下側のセンスアンプ部SAMPと同様に、3つのNMOSトランジスタから構成されている。従って、プリチャージ信号線PDL2がHになった場合、この3つのNMOSトランジスタはいずれもオンとなり、ビット線対BLN2、BLT2にプリチャージ電圧HVCCが印加される。プリチャージ信号線PDL2がLになった場合、この3つのNMOSトランジスタはオフとなり、ビット線対BLN2、BLT2にプリチャージ電圧HVCCが印加されない。従って、メインワード線MWLmと列選択信号線CL1とがともにHになった場合、サブワード線WL2はHとなり、サブワード線WL2に接続されたサブアレイSA22内のメモリセル行が選択される。それ以外の場合、サブワード線WL2はLとなり、サブワード線WL2に接続されたサブアレイSA22内のメモリセル行は選択されない。図2では、サブアレイSA22の上下にそれぞれ1対のビット線対BLN1、BLT1、BLN2、BLT2のみが描かれているが、当然のことながら、複数対ずつビット線対が設けられている。ここで、サブセンスイネーブル信号線用のANDゲート図2におけるAND12、AND22及びNANDゲート図2におけるNAND12、NAND22はメイン信号線毎に必要となる。同様に、サブYスイッチ信号線用のANDゲート図2におけるAND13、AND23もメイン信号線毎に必要となる。通常、複数のビット線対はいくつかのブロックに分割され、ブロック毎にメイン信号線及びサブYスイッチ信号線用のANDゲートが設けられる。次に、図3を用いて、実施の形態1の比較例に係る1つのサブアレイの詳細な回路構成について説明する。図3は、実施の形態1の比較例に係る階層型DRAMの1つのサブアレイSA22の回路図である。図2との相違点は、メイン信号線MS10にメインプリチャージ信号線MPDL1が、メイン信号線MS20にメインプリチャージ信号線MPDL2が、含まれることである。ここで、メインプリチャージ信号線MPDL1は、NANDゲートNAND11を介してビット線対BLN1、BLT1のプリチャージ回路に接続されている。同様に、メインプリチャージ信号線MPDL2は、NANDゲートNAND21を介してビット線対BLN2、BLT2のプリチャージ回路に接続されている。より詳細に説明する。メインプリチャージ信号線MPDL1はNANDゲートNAND11の一方の入力に接続さている。NANDゲートNAND11の他方の入力は、列選択信号線CL1に接続されている。そして、NANDゲートNAND11の出力はサブプリチャージ信号線SPDL1に接続されている。サブプリチャージ信号線SPDL1は、ビット線対BLN1、BLT1のプリチャージ回路に接続されている。ここで、プリチャージ回路は、図2と同様に、3つのNMOSトランジスタから構成されている。従って、サブプリチャージ信号線SPDL1がHになった場合、この3つのNMOSトランジスタはいずれもオンとなり、ビット線対BLN1、BLT1にプリチャージ電圧HVCCが印加される。サブプリチャージ信号線SPDL1がLになった場合、この3つのNMOSトランジスタはオフとなり、ビット線対BLN1、BLT1にプリチャージ電圧HVCCが印加されない。同様に、メインプリチャージ信号線MPDL2はNANDゲートNAND21の一方の入力に接続さている。NANDゲートNAND21の他方の入力は、列選択信号線CL1に接続されている。そして、NANDゲートNAND21の出力はサブプリチャージ信号線SPDL2に接続されている。サブプリチャージ信号線SPDL2は、ビット線対BLN2、BLT2のプリチャージ回路に接続されている。ここで、プリチャージ回路は、図2と同様に、3つのNMOSトランジスタから構成されている。従って、サブプリチャージ信号線SPDL2がHになった場合、この3つのNMOSトランジスタはいずれもオンとなり、ビット線対BLN2、BLT2にプリチャージ電圧HVCCが印加される。サブプリチャージ信号線SPDL2がLになった場合、この3つのNMOSトランジスタはオフとなり、ビット線対BLN2、BLT2にプリチャージ電圧HVCCが印加されない。その他の構成は図2と同様であるため、説明を省略する。図2の実施の形態では、図3の比較例に比べ、メインプリチャージ信号線MPDL1、MPDL2及びサブプリチャージ信号線用のNANDゲートNAND11、NAND21が不要となる。その一方で、図3における各サブアレイのサブプリチャージ信号線SPDL1、SPDL2がサブアレイ間で互いに接続され、図2におけるプリチャージ信号線PDL1、PDL2を構成している。つまり、差し引きサブプリチャージ信号線SPDL1、SPDL2及びサブプリチャージ信号線用のNANDゲートNAND11、NAND21の分だけ、回路規模を小さくすることができる。ここで、図3のサブアレイSA22におけるサブプリチャージ信号線SPDL1、SPDL2及びサブプリチャージ信号線用のNANDゲートNAND11、NAND21はサブアレイ毎に必要であるため、図2に示す本実施の形態に係る回路規模削減効果は大きい。次に、図11、12を用いて、図2、3の断面構成について説明する。図11は、図2のプリチャージ信号線PDL2の長手方向の断面図である。サブアレイSA12、SA22の内部配線が示されている。図12は、図3のメインプリチャージ信号線MPDL2及びサブプリチャージ信号線SPDL2の長手方向の断面図である。サブアレイSA12、SA22の内部配線が示されている。図11に示すように、図2のプリチャージ信号線PDL2は、各サブアレイ内で複数のコンタクトCTを介して、プリチャージ回路を構成するNMOSトランジスタのゲート配線NMOSGATEPOLYに接続されている。つまり、上述の通り、本実施の形態に係るプリチャージ信号線は単一の配線層から形成することができる。一方、図12に示すように、図3のメインプリチャージ信号線MPDL2は、各サブアレイ内でコンタクトCT、配線層LL図面奥行き方向に延設された配線を介して、NANDゲートNAND21に接続されている。NANDゲートNAND21からメインプリチャージ信号線MPDL2と平行して延設されたサブプリチャージ信号線SPDL2は、複数のコンタクトCTを介して、プリチャージ回路を構成するNMOSトランジスタのゲート配線NMOSGATEPOLYに接続されている。このように、比較例に係るプリチャージ信号線は、メインプリチャージ信号線とサブプリチャージ信号線とから構成されている。そして、両者は別々の配線層から形成する必要があり、単一の配線層から形成することができなかった。次に、図4を用いて、実施の形態1に係る階層型DRAMの動作を説明する。図4は、実施の形態1に係る階層型DRAMの動作を説明するためのタイミングチャートである。図4はサブアレイSA22のメモリセルに対する読出動作を示している。図4には、上から順にサブアレイSA12、SA22、SA32、SAn2の動作を示している。つまり、読出対象であるサブアレイSA22のみならず、プリチャージ信号線が共通な同一のサブアレイ行に属するサブアレイSA12、SA32、SAn2の動作についても併せて示してある。まず、図4の上から2番目に示されているサブアレイSA22の動作について説明する。読出書込動作又はリフレッシュ動作以外の待機状態では、ビット線対BLT、BLNはプリチャージされている。つまり、プリチャージ信号線PDLがHであり、ビット線対BLT、BLNにプリチャージ電圧HVCCが与えられている。ここで、プリチャージ信号線PDLのH信号の電圧は電源電圧VCCを昇圧した昇圧電圧Vboostである。読出動作時には、プリチャージ信号線PDLがLへ切り換わり、ビット線対BLT、BLNへのプリチャージ電圧HVCCの供給は遮断される。同時に、サブワード線WLがLからHへ切り換わり、読出対象のメモリセルが選択される。ここで、サブワード線WLのH信号の電圧も電源電圧VCCを昇圧した昇圧電圧Vboostである。これにより、メモリセルのデータにより、ビット線対BLT、BLNに電位差が生じる。このタイミングで、サブセンスイネーブル信号線がH電源電圧VCCからLグランド電圧GNDへ、サブセンスイネーブル信号線SENがLグランド電圧GNDからH電源電圧VCCへ、切り換わる。つまり、ビット線対BLT、BLNのセンスアンプが駆動する。センスアンプは、ビット線対BLT、BLNの電位差を増幅する。ビット線対BLT、BLNの電位差が十分大きくなるタイミングで、サブYスイッチ信号線YSWがLグランド電圧GNDからH電源電圧VCCへ切り換わり、Yスイッチがオンとなり、データが読み出される。その後、サブYスイッチ信号線YSWがLからHへ切り換わり、Yスイッチがオフとなる。その後、サブワード線WLがHからLへ切り換わり、読出対象のメモリセルが非選択状態に切り換わる。その後、サブセンスイネーブル信号線がLからHへ、サブセンスイネーブル信号線SENがHからLへ、切り換わる。さらに、プリチャージ信号線PDLがLからHへ切り換わり、再びビット線対BLT、BLNへプリチャージ電圧HVCCが与えられる。これにより、読出動作が完了する。なお、書込動作では、上記読出動作においてYスイッチがオンとなった後、データを書き込むことになる。それ以外の動作は、書込動作も読出動作と同様である。次に、図4の上から1、3、4番目に示されているサブアレイSA12、SA32、SAn2の動作について説明する。図2に示すように、本実施の形態では、プリチャージ信号線PDLは、サブアレイSA22と同じサブアレイ列に属するサブアレイSA12、SA32、、SAn2において共通に接続されている。従って、サブアレイSA12、SA32、、SAn2もサブアレイSA22と同じタイミングでプリチャージ信号線PDLが切り換わる。つまり、一時的にビット線対へのプリチャージ電圧HVCCの供給が遮断される。しかしながら、いずれのサブワード線も選択されておらず、センスアンプも非活性であり、わずかな時間でもあるため、ビット線対の電圧はプリチャージ電圧HVCCに保持される。従って、メモリセル内のデータの破壊も起こらず、特に問題はない。次に、図5を用いて、実施の形態1の比較例に係る階層型DRAMの動作を説明する。図5は、実施の形態1の比較例に係る階層型DRAMの動作を説明するためのタイミングチャートである。図5におけるサブアレイSA22の動作は、図4におけるサブアレイSA22の動作と同じである。図4では、サブアレイSA12、SA32、、SAn2もサブアレイSA22と同じタイミングでプリチャージ信号線PDLが切り換わる。これに対し、図5では、サブアレイSA22のサブプリチャージ信号線SPDLが切り換わっても、他のサブアレイSA12、SA32、、SAn2のサブプリチャージ信号線SPDLは切り換わらない。図3を用いて説明したように、比較例に係る階層型DRAMでは、サブプリチャージ信号線SPDLが、論理回路を介してメインプリチャージ信号線MPDLと列選択信号線CLに接続されているからである。読出書込動作時は、図4に示すように、サブアレイSA12、SA32、、SAn2もサブアレイSA22と同じタイミングでプリチャージ信号線PDLが切り換わるため、消費電流は増加すると考えられる。他方、リフレッシュ動作では、複数のサブアレイ例えばSA12、SA22、SA32に対して同時にリフレッシュするため、回路規模削減分、消費電流も少なくすることができる。つまり、トータルの消費電流量は削減し得る。実施の形態2次に、図6を用いて、実施の形態2に係る階層型DRAMについて説明する。図6は、実施の形態2に係る階層型DRAMの模式的平面図である。図6は図1においてn=4であって、行方向にサブアレイが4つ並んでいる。ここで、図1では、プリチャージ信号線PDL1、PDL2がそれぞれ同じサブアレイ行に属する全てのサブアレイに共通に接続されていた。これに対し、図6では、プリチャージ信号線PDL11、PDL21がそれぞれサブアレイSA12、SA22のみに共通に接続されている。他方、プリチャージ信号線PDL12、PDL22がそれぞれサブアレイSA32、SA42のみに共通に接続されており、サブアレイSA12、SA22には接続されていない。その他の構成は、図1と同様である。このように、プリチャージ信号線は、必ずしも同じサブアレイ行に属する全てのサブアレイに共通に接続されている必要はなく、行方向において少なくとも隣接する2つのサブアレイに共通に接続されていればよい。なお、図7では、プリチャージ信号線PDL11、PDL12、PDL21、PDL22以外の信号線は省略されている。次に、図7を用いて、実施の形態2に係る階層型DRAMの動作を説明する。図7は、実施の形態2に係る階層型DRAMの動作を説明するためのタイミングチャートである。図7におけるサブアレイSA22の動作は、図4におけるサブアレイSA22の動作と同じである。図4では、サブアレイSA12、SA32、、SAn2もサブアレイSA22と同じタイミングでプリチャージ信号線PDLが切り換わる。これに対し、図7では、サブアレイSA12については、サブアレイSA22と同じタイミングでサブプリチャージ信号線SPDLが切り換わる。一方、サブアレイSA32、SA42のサブプリチャージ信号線SPDLは切り換わらない。図6の階層型DRAMでは、上述の通り、プリチャージ信号線PDL11、PDL21がそれぞれサブアレイSA12、SA22のみに共通に接続されている。他方、プリチャージ信号線PDL12、PDL22がそれぞれサブアレイSA32、SA42のみに共通に接続されており、サブアレイSA12、SA22には接続されていないからである。実施の形態3次に、図8を用いて、実施の形態3に係る階層型DRAMについて説明する。図8は、実施の形態3に係る階層型DRAMの模式的平面図である。図8は図1においてn=4であって、行方向にサブアレイが4つ並んでいる。ここで、図1では、プリチャージ信号線PDL1、PDL2がそれぞれ同じサブアレイ行に属する全てのサブアレイに共通に接続されていた。これに対し、図8では、プリチャージ信号線PDL11、PDL21がそれぞれサブアレイSA12のみに接続されている。実施の形態3は、従来例のサブアレイにおいても、その内部にプリチャージ信号を伝達する内部配線が必要であることに着目し、隣接する2つのサブアレイの内部配線を結合する複数の接続配線W11~W13、W21~W23を新たに有している。図8の例では、6本の接続配線W11~W13、W21~W23が、隣接するサブアレイ間に2本ずつ設けられている。この接続配線W11~W13、W21~W23によって、隣接する2つのサブアレイの内、プリチャージ信号線に応じて同一論理で制御される内部配線同士を結合することにより、プリチャージ信号線PDL11、PDL21は、行レコーダ101の直近に配置されているサブアレイSA12にのみ供給すれば良い。さらに、各接続配線W11~W13、W21~W23は、隣接するサブアレイの内部配線同士を略最短距離で接続するように設けられている。この構成により、従来のサブアレイの構造をそのまま流用した場合であっても、プリチャージ信号線を配置するための実装面積を大幅に削減することができる。実施の形態4以上、実施の形態1~3では、行方向に並べられた複数のサブアレイを共通のプリチャージ信号で制御する場合を例示したが、図9に示すように、列方向に並べられた複数のサブアレイSA21、SA22、、SA2iを列選択信号線CL1、CL2と平行に延設されたプリチャージ信号PDL11、PDL21で共通に制御するように構成してもよい。この場合、さらに図10に示すように、プリチャージ信号PDL11、PDL21と列選択信号線CL1、CL2を共通化することにより、列選択信号線CL1、CL2の分、配線を減らすこともできる。但し、通常、列選択信号線CL1、CL2はH選択、プリチャージ信号PDLはL選択なので、両者を共通化するには、H選択またはL選択のいずれかに統一する必要がある。実施の形態5図13は、本発明の実施の形態に係る記憶装置を適用した電子機器として好適な携帯通信端末の一例を示す。この携帯通信端末は、アンテナ部1、通信部2、制御部3、表示部4、入力部5、および記憶部6を備えている。本実施の形態による記憶装置は、この記憶部6に適用することができる。通信部2は、アンテナ部1を介して無線通信を行なう。制御部3は、通信部2、表示部4、入力部5、記憶部6を制御する。表示部4は、液晶表示素子や有機EL表示素子などによって情報を視覚的に伝達するための装置である。入力部5は、例えば、文字や数字を入力するための入力ボタンなどである。記憶部6は、制御部3によって用いられる記憶手段である。携帯通信端末では、記憶部6へのアクセスが発生しないアイドル期間の割合が比較的高いと考えられる一方、そのアイドル期間も着信への応答に備える必要がある。本発明に係る記憶装置は、上述の通り、リフレッシュ時の消費電力を削減する効果が期待できるので、リフレッシュ動作を繰り返すアイドル期間における携帯通信端末の消費電力を低減する効果が期待できる。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。