基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、前記半導体層の上方で前記ソース領域に接続されるソース電極と、前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、前記半導体層は、前記ドレイン電極と重なる部分において、前記ドレイン電極から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部を有し、前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する、半導体装置。基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、前記半導体層の上方で前記ソース領域に接続されるソース電極と、前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側へ突出した凸部を有し、前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する、半導体装置。前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側に突出した凸部をさらに有する、請求項1に記載の半導体装置。前記ソース電極から引き出されたソース配線または前記ゲート電極から引き出されたゲート配線が他の配線と交差する部分において、前記他の配線と前記ソース配線または前記ゲート配線との間に半導体層がさらに設けられ、当該半導体層は、前記ソース配線または前記ゲート配線の延びる方向に沿って突出した凸部を有する、請求項1~3のいずれか1項に記載の半導体装置。前記ソース電極または前記ドレイン電極は、前記半導体層の前記凸部と重なる部分において、前記ソース配線または前記ドレイン配線よりも幅広くなっている、請求項1~4のいずれか1項に記載の半導体装置。前記ゲート電極は、前記ソース電極および前記ドレイン電極に挟まれる領域の外側に延びて、かつ、前記半導体層よりも外側に突出する部分を有する、請求項1~5のいずれか1項に記載の半導体装置。前記半導体層において、前記凸部と前記調整部は連続している、請求項1~6のいずれか1項に記載の半導体装置。前記ソース電極および前記ドレイン電極のいずれか一方が線状部分を有し、他方が前記線状部分を線の両側から囲むように対向して配置される、請求項1~7のいずれか1項に記載の半導体装置。前記ゲート電極の上方に、前記半導体層を介して前記ドレイン電極またはソース電極のいずれか一方が複数設けられ、複数の前記ドレイン電極またはソース電極からそれぞれドレイン配線またはソース配線が引き出される、請求項1~8のいずれか1項に記載の半導体装置。請求項1~9のいずれか1項に記載の半導体装置を備えたアクティブマトリクス基板。請求項1~9のいずれか1項に記載の半導体装置を備えた表示装置。しかしながら、半導体装置の電極形成工程におけるアライメント誤差により、電極の形成位置にずれが発生し、半導体装置の特性を変化させてしまう場合もある。上記従来技術では、電極形成工程におけるアライメントずれ等による半導体装置の特性劣化を十分に抑えることが困難である。ゆえに、本発明は、アライメントずれによる半導体装置の特性劣化を十分に抑えることを目的とする。本願開示の半導体装置は、基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、前記半導体層の上方で前記ソース領域に接続されるソース電極と、前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、前記半導体層は、前記ドレイン電極と重なる部分において、前記ドレイン電極から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部を有し、前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する。また、本願開示の他の半導体装置は、基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層と、前記半導体層の上方で前記ソース領域に接続されるソース電極と、前記半導体層の上方で前記ドレイン領域に接続されるドレイン電極とを備え、前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側へ突出した凸部を有し、前記半導体層は、前記ドレイン電極と前記ソース電極とに挟まれた前記チャネル領域の外側において、前記半導体層の周縁が前記ゲート電極の周縁より内側へ位置する調整部を有する。上記構成では、半導体層に凸部及び調整部が設けられるので、ドレイン電極またはソース電極の形成工程でアライメントのずれが発生しても、半導体装置の特性が変化しにくくなる。そのため、アライメントずれによる半導体装置の特性劣化を十分に抑えることができる。前記半導体層は、前記ソース電極と重なる部分において、前記ソース電極から引き出されたソース配線の延びる方向に沿って外側に突出した凸部をさらに有してもよい。これにより、ソース電極およびドレイン電極いずれにおいてアライメントずれが発生しても、アライメントずれによる半導体装置の特性劣化を抑制することができる。前記ソース電極から引き出されたソース配線または前記ゲート電極から引き出されたゲート配線が他の配線と交差する部分において、前記他のゲート配線と前記ソース配線または前記ゲート配線との間に半導体層がさらに設けられ、当該半導体層は、前記ソース配線または前記ゲート配線の延びる方向に沿って突出した凸部を有するよう形成されてもよい。これにより、ソース配線またはゲート配線と他の配線との交差部分においても、アライメントずれやエッチング液侵入による半導体装置の特性劣化を抑制することができる。前記ソース配線または前記ドレイン配線は、前記半導体層の前記凸部と重なる部分において、線幅が他の部分より広くなるよう形成されてもよい。これにより、アライメントずれによる特性劣化をより確実に抑制することができる。前記ゲート電極は、前記ソース電極および前記ドレイン電極に挟まれる領域の外側に延びて、かつ、前記半導体層よりも外側に突出する部分を有する形態であってもよい。これにより、ソース電極とドレイン電極に挟まれるチャネル領域の外側にもチャネル領域を確保することが可能になる。その結果、アライメントずれによる半導体装置の特性劣化をさらに抑制することができる。前記半導体層において、前記凸部と前記調整部は連続している態様とすることができる。このように、凸部と調整部を一体として半導体層を形成することにより、アライメントずれによる特性劣化をより確実に抑制することができる。前記ソース電極および前記ドレイン電極のいずれか一方が線状部分を有し、他方が前記線状部分を線の両側から囲むように対向して配置することができる。これにより、ソース電極およびドレイン電極は、効率よく空間を利用することができ、かつ、アライメントずれによる特性劣化も抑制されるよう形成される。前記ゲート電極の上方に、前記半導体層を介して前記ドレイン電極またはソース電極のいずれか一方が複数設けられ、複数の前記ドレイン電極またはソース電極からそれぞれドレイン配線またはソース配線が引き出されてもよい。これにより、アライメントずれに対する特性劣化をさらに抑制することができる。上記半導体装置を備えたアクティブマトリクス基板、および、上記半導体装置を備えた表示装置も本発明の実施形態に含まれる。上記半導体装置は、例えば、アクティブマトリクス基板におけるスイッチング素子として用いることができる。本願開示の半導体装置によれば、本発明は、アライメントずれによる半導体装置の特性劣化を十分に抑えることができる。以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものである。また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。第1の実施形態以下、本発明の半導体装置、アクティブマトリクス基板、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。液晶表示装置の構成例図1は、本発明の一実施形態にかかる液晶表示装置を説明する図である。図1において、本実施形態の液晶表示装置1は、図1の上側が視認側表示面側として設置される液晶パネル2と、液晶パネル2の非表示面側図1の下側に配置されて、当該液晶パネル2を照明する照明光を発生するバックライト装置3とが設けられている。液晶パネル2は、一対の基板を構成するカラーフィルタ基板4及び本発明のアクティブマトリクス基板5を備える。カラーフィルタ基板4及びアクティブマトリクス基板5の各外側表面には、それぞれ偏光板6、7が設けられる。カラーフィルタ基板4とアクティブマトリクス基板5との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板4及びアクティブマトリクス基板5には、平板状の透明なガラス材、またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板6、7には、TACトリアセチルセルロースまたはPVAポリビニルアルコールなどの樹脂フィルムを用いることができる。偏光板6、7は、液晶パネル2に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板4またはアクティブマトリクス基板5に貼り合わせられている。アクティブマトリクス基板5は、上記一対の基板の一方の基板を構成するものである。アクティブマトリクス基板5では、液晶パネル2の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタTFT:ThinFilmTransistorなどが上記液晶層との間に形成されている詳細は後述。。一方、カラーフィルタ基板4は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板4には、カラーフィルタや対向電極などが上記液晶層との間に形成されている図示せず。また、液晶パネル2では、当該液晶パネル2の駆動制御を行う制御装置図示せずに接続されたFPCFlexiblePrintedCircuit8が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。尚、液晶パネル2の液晶モードや画素構造は任意である。また、液晶パネル2の駆動モードも任意である。すなわち、液晶パネル2としては、情報を表示できる任意の液晶パネルを用いることができる。バックライト装置3は、光源としての発光ダイオード9と、発光ダイオード9に対向して配置された導光板10とを備えている。また、断面L字状のベゼル14により、導光板10の上方に液晶パネル2が設置された状態で、発光ダイオード9及び導光板10が支持されている。また、カラーフィルタ基板4には、ケース11が載置されている。これにより、バックライト装置3は、液晶パネル2に組み付けられて、当該バックライト装置3からの照明光が液晶パネル2に入射される透過型の液晶表示装置1として一体化されている。導光板10には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード9からの光が入光される。導光板10の液晶パネル2と反対側対向面側には、反射シート12が設置されている。また、導光板10の液晶パネル2側発光面側には、レンズシートや拡散シートなどの光学シート13が設けられており、導光板10の内部を所定の導光方向図1の左側から右側への方向に導かれた発光ダイオード9からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル2に与えられる。尚、上記の説明では、導光板10を有するエッジライト型のバックライト装置3を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。液晶パネルの構成例次に、図2も参照して、本実施形態の液晶パネル2について具体的に説明する。図2は、図1に示した液晶パネルの構成を説明する図である。図2において、液晶表示装置1図1には、文字や画像等の情報を表示する上記表示部としての液晶パネル2図1の駆動制御を行うパネル制御部15と、このパネル制御部15からの指示信号を基に動作するソースドライバ16及びゲートドライバ17が設けられている。パネル制御部15は、上記制御装置内に設けられたものであり、液晶表示装置1の外部からの映像信号が入力されるようになっている。また、パネル制御部15は、入力された映像信号に対して所定の画像処理を行ってソースドライバ16及びゲートドライバ17への各指示信号を生成する画像処理部15aと、入力された映像信号に含まれた1フレーム分の表示データを記憶可能なフレームバッファ15bとを備えている。そして、パネル制御部15が、入力された映像信号に応じて、ソースドライバ16及びゲートドライバ17の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル2に表示される。ソースドライバ16及びゲートドライバ17は、アクティブマトリクス基板5上に設置されている。具体的には、ソースドライバ16は、アクティブマトリクス基板5の表面上において、表示パネルとしての液晶パネル2の有効表示領域Aの外側領域で当該液晶パネル2の横方向に沿うように設置されている。また、ゲートドライバ17は、アクティブマトリクス基板5の表面上において、上記有効表示領域Aの外側領域で当該液晶パネル2の縦方向に沿うように設置されている。また、ソースドライバ16及びゲートドライバ17は、液晶パネル2側に設けられた複数の画素Pを画素単位に駆動する駆動回路であり、ソースドライバ16及びゲートドライバ17には、複数のソース配線S1~SMMは、2以上の整数、以下、Sにて総称する。及び複数のゲート配線G1~GNNは、2以上の整数、以下、Gにて総称する。がそれぞれ接続されている。これらのソース配線S及びゲート配線Gは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板5に含まれた透明なガラス材または透明な合成樹脂製の基材図示せず上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Sは、マトリクス状の列方向液晶パネル2の縦方向に平行となるように上記基材上に設けられ、ゲート配線Gは、マトリクス状の行方向液晶パネル2の横方向に平行となるように上記基材上に設けられている。また、ソースドライバ16には、後に詳述するように、補助容量を発生させるための補助容量用配線が接続されるようになっており、当該ソースドライバ16は、補助容量を発生させるための駆動部としても機能するように構成されている。また、これらのソース配線Sと、ゲート配線Gとの交差部の近傍には、スイッチング素子としての薄膜トランジスタ18と、薄膜トランジスタ18に接続された画素電極19を有する上記画素Pが設けられている。また、各画素Pでは、共通電極20が液晶パネル2に設けられた上記液晶層を間に挟んだ状態で画素電極19に対向するよう構成されている。すなわち、アクティブマトリクス基板5では、薄膜トランジスタ18、画素電極19、及び共通電極20が画素単位に設けられている。また、アクティブマトリクス基板5では、ソース配線Sと、ゲート配線Gとによってマトリクス状に区画された各領域に、複数の各画素Pの領域が形成されている。これら複数の画素Pには、赤色R、緑色G、及び青色Bの画素が含まれている。また、これらのRGBの画素は、例えばこの順番で、各ゲート配線G1~GNに平行に順次配設されている。さらに、これらのRGBの画素は、カラーフィルタ基板4側に設けられたカラーフィルタ層図示せずにより、対応する色の表示を行えるようになっている。また、アクティブマトリクス基板5では、ゲートドライバ17は、画像処理部15aからの指示信号に基づいて、ゲート配線G1~GNに対して、対応する薄膜トランジスタ18のゲート電極をオン状態にする走査信号ゲート信号を順次出力する。また、ソースドライバ16は、画像処理部15aからの指示信号に基づいて、表示画像の輝度階調に応じたデータ信号電圧信号階調電圧を対応するソース配線S1~SMに出力する。このため、ソース配線は、信号配線と称することもできる。薄膜トランジスタの構成例次に、図3及び図4A~図4Cも参照して、本実施形態のアクティブマトリクス基板5の部分構成について具体的に説明する。図3は、薄膜トランジスタ18の構成例を示す平面図である。図4Aは、図3のA-A線断面図である。図4Bは、図3のB-B線断面図である。図4CのC-C線断面図である。図3に示すように、薄膜トランジスタ18は、アクティブマトリクス基板5の基材101基板上に設けられたゲート電極102と、ゲート電極102の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層104と、半導体層104の上方で前記ソース領域に接続されるソース電極106と、半導体層104の上方で前記ドレイン領域に接続されるドレイン電極107とを備える。ゲート電極102は、ゲート配線Gに一体的に構成され、ソース電極106は、ソース配線Sと一体的に構成され、ドレイン電極107はドレイン配線と一体的に構成される。ドレイン電極107は、ドレイン配線を介して画素電極19に接続される。半導体層104では、チャネル領域がソース領域とドレイン領域との間に形成されている。このチャネル領域の上方は、ソース電極106もドレイン電極107も形成されないギャップ領域となっている。すなわち、対向するソース電極106とドレイン電極107とに挟まれる領域の下方の半導体層104がチャネル領域となる。半導体層104は、ドレイン電極107と基板に垂直な方向において重なる部分において、ドレイン電極107から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部T1を有する。また、半導体層104は、ソース電極106と重なる部分において、ソース電極106から引き出されたソース配線の延びる方向に沿って外側へ突出した凸部T2、T3を有する。図3に示す例では、凸部T1は、ドレイン電極107から引き出されたドレイン配線の延伸方向に沿ってゲート電極102の外側に、すなわち、チャネル領域の外側に向かって伸在している。凸部T2、T3は、ソース電極106から引き出されたソース配線の延伸方向に沿ってゲート電極102の外側に向かって伸在している。なお、凸部T1、T2、T3の終端部は矩形になっているが、凸部T1、T2、T3の周縁は曲線であってもよい。例えば、凸部の先端の形状は、突出する部分と凹む部分が連続して設けられるS字状形状であってもよい。さらに、半導体層104は、ドレイン電極107とソース電極106とに挟まれた前記チャネル領域の外側において、半導体層104の周縁がゲート電極102の周縁より内側へ位置する調整部C1、C2を有する。図3に示す例では、チャネル領域の外側の近接する領域において、半導体層104がゲート電極102に対して相対的に凹んでいる部分が、調整部C1、C2となっている。この場合、調整部C1、C2は、切り欠き部と言うこともできる。半導体層104において、凸部T1と調整部C1、C2は連続している。このように、ゲート電極102上の半導体層104に調整部C1、C2を設けることによって、off電流の低減と共に、チャネル面積を確保することができる。図3に示す例では、半導体層104においてドレイン電極107が接続される部分の両側に切り欠き部が、調整部C1および調整部C2として設けられる。そのため、半導体層104は、ドレイン配線の延びる方向に沿ってゲート電極102の内側から外側へ突出した形状になる。半導体層104の凸部T1は、ゲート電極102の外側に突出した部分の先端に形成される。これにより、ドレイン電極107が半導体層104の周縁エッジを乗り越える位置は、ゲート電極102の外側になっている。また、ゲート電極102から外側へ突出した半導体層104の凸部T1の手前における線幅W2は、ドレイン電極W1の線幅よりも広い。ソース配線がソース電極106から引き出されて外側へ延びて形成される部分でも、半導体層104が、ゲート102の外側に突出して形成される。半導体層104の凸部T2は、ゲート電極102の外側に突出した部分の先端に形成される。ソース電極106から引き出されるソース配線の線幅W6は、ゲート電極の外側に突出した半導体層の凸部T2の線幅W5より広い。ソース電極106から他のソース配線が引き出される部分では、ソース電極106の突出部分の線幅W4は、半導体層の凸部T3の線幅W3より広い。また、ソース電極106は、半導体層104の凸部T3と重なる部分において、線幅がソース配線より広くなっている。これにより、アライメントのずれによる特性変化をさらに抑えることができる。なお、ソース電極106と凸部T2が重なる部分においても、ソース電極の線幅をソース配線より広くすることもできるし、ドレイン電極107から引き出されたドレイン配線が、半導体層104の凸部T1と重なる部分においても、ドレイン配線の線幅を他の部分より広くすることができる。図3において、ドレイン電極107は、線状に形成され、ソース電極106は、線状のドレイン電極107の両側と先端を囲むように配置される。ドレイン電極107とソース電極106が対向する部分の下方には、半導体層104が設けられる。半導体層104において、ドレイン電極107とそれを囲むソース電極106とに挟まれた領域の下方部分がチャネル領域になる。ゲート電極102は、ソース電極106およびドレイン電極107に挟まれる領域の外側に延びて、かつ、半導体層104よりも外側に突出する部分を有する。すなわち、ゲート電極102は、ドレイン電極107の延びる方向において半導体層104より外側に端部が位置する部分を有するように形成される。これにより、ソース電極106およびドレイン電極107に挟まれるチャネル領域の外側に擬似チャネルが発生するのを抑制することができる。なお、薄膜トランジスタの構成は、図3に示した構成例に限定されない。例えば、図3に示す例では、半導体層104の凸部が、ドレイン電極107との重なり部分およびソース電極106との重なり部分のいずれにも設けられているが、ドレイン電極107およびソース電極106のうちいずれかに凸部が設けられる形状であってもよい。また、ソース電極106と半導体層104の重なり方は、凸部T3付近のように、半導体層104の両側の端部がソース電極106に覆われていても良いし、凸部T2のように、半導体層104の端部の一部がソース電極106の外側に延びていてもよい。また、その組み合わせに特に制限はない。ドレイン電極107と半導体層104の重なり方についても同様である。断面形状図4Aに示すように、アクティブマトリクス基板5の基材101上に、例えば、チタンTi膜である下層ゲート電極102aと銅Cu膜である上層ゲート電極102bによりゲート電極102が形成される。ゲート電極102を覆うように基材101上に、ゲート絶縁膜103が設けられる。ゲート絶縁膜103は、例えば窒化シリコンSiNxによって構成されている。ゲート絶縁膜103上には、半導体層104としてのアモルファスシリコン層及び電極コンタクト層105a、105bが形成されている。半導体層104および電極コンタクト層105からなる島が形成される。電極コンタクト層105a、105bは、例えばnアモルファスシリコンにより構成されている。このようにして、電極コンタクト層105a上には、例えばチタン膜である下層ソース電極106b及び銅Cu膜である上層ソース電極106aからなるソース電極106が形成される。ソース電極106は、電極コンタクト層105aを介して半導体層104のソース領域に接続されている。一方、電極コンタクト層105b上には、例えばチタン膜である下層ドレイン電極107b、アルミニウム膜である上層ドレイン電極107aからなるドレイン電極107が形成されている。このドレイン電極107は、電極コンタクト層105bを介して半導体層104のドレイン領域に接続されている。また、半導体層104では、チャネル領域がソース領域とドレイン領域との間に形成されている。このチャネル領域の上方には、電極コンタクト層105a、105bが形成されずに、所定のギャップが設けられている。また、薄膜トランジスタ18では、保護層108及び層間絶縁膜109がソース電極106及びドレイン電極107を覆うように、順次形成されている。保護層108は、例えば窒化シリコンSiNxによって構成されている。また、層間絶縁膜109は、例えばノボラック樹脂等の絶縁材料に感光材を混ぜた感光性層間絶縁膜材料によって構成されている。図示はしてあるが、層間絶縁膜109は無い別の構成でも構わない。図4Aに示す例では、ドレイン電極107が半導体層104の端部の段差を乗り越える部分が、ゲート電極102の外側図4Aでは右側に位置している。また、ソース電極106が半導体層104の端部の段差を乗り越える部分もゲート電極102の外側図4Aでは左側に位置している。図4Bでは、ゲート電極102の上に、ゲート絶縁膜103を介して線幅W2の半導体層104が形成される。半導体層104の上には電極コンタクト層105が形成され、さらにW2より狭い線幅W1のドレイン電極107が形成される。図4Bに示す断面では、ソース電極106は、ゲート電極102および半導体層104と重なっておらず、ゲート絶縁膜103上に形成されている。なお、図4Bに示すソース電極106は、ソース配線ということもできる。ソース電極106及びドレイン電極107を覆うように、保護層108及び層間絶縁膜109が順次形成されている。図4Cでは、ゲート電極102の上方に、ゲート絶縁膜103を介して、ゲート電極102を覆うように半導体層104が形成される。すなわち、半導体層104の両端は、それぞれ、ゲート電極102の両端より外側に位置している。図4Bでは、半導体層104の両端から内側へ所定長の部分がソース領域、中央部分がドレイン領域、ドレイン領域とソース領域に挟まれた部分がチャネル領域となっている。ドレイン領域およびソース領域には、電極コンタクト層105が設けられ、ドレイン電極107及びソース電極106がそれぞれ接続される。ソース電極106は、半導体層104の一方の端図4Cでは左側の端から外側へ延びて形成される。外側へ延びて形成されるソース電極106はソース配線に接続される。半導体層104の中央部分にはドレイン電極107が形成される。中央部分のドレイン電極107と、両端から内側へ延びるソース電極106との間には、電極コンタクト層105が形成されずに、ギャップとなっている。ギャップの下方がチャネル領域となる。[製造工程]ここで、図3及び図4A~図4Cに示す薄膜トランジスタ18を有するアクティブマトリクス基板の製造工程の一例を説明する。まず、基材101上に走査配線となるゲート電極102を形成する。本実施形態ではスパッタ法により下層ゲート電極102bであるTi膜を20nm~150nm、上層ゲート電極102aであるCu膜を200~500nm堆積した後、これをフォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によりパターニングすることでCu/Ti膜から成るゲート電極102を形成する。次に、絶縁層であるゲート絶縁膜103及び半導体層104チャネル層を形成する。例えば、CVD法により、ゲート絶縁膜103として厚さ200~500nmのSiNx層、半導体層104として厚さ30~300nmのアモルファスSi層、n型不純物が高濃度にドープされた電極コンタクト層105として厚さ20~150nmのnアモルファスSiを形成した後、フォトリソグラフィ、ドライエッチング及びレジスト剥離洗浄により電極コンタクト層105及び半導体層104をパターニングする。次に、ドレイン電極107及び信号配線となるソース電極106を形成する。本実施形態ではスパッタ法により下層ドレイン電極107b及び下層ソース電極106bのTi膜を20~150nm、上層ドレイン電極107a及び上層ソース電極106aのCu膜を100~400nm堆積した後、これをフォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によりパターニングすることでCu/Ti膜から成る信号配線及びドレイン電極を形成する。また、ドライエッチングによりチャネル領域におけるnアモルファスSiを除去する。次に、保護層108及び層間絶縁膜109を形成する。本実施形態ではCVD法によりSiNx膜を100~700nm堆積する。次いで感光性層間絶縁膜材料をフォトリソグラフィによりパターニングした後、ドライエッチングにより保護層108と層間絶縁膜109をパターニングする。次に、画素電極を形成する。本実施形態では、スパッタ法によりITO膜を50~200nm堆積した後、これをフォトリソグラフィ、ウェットエッチング、レジスト剥離洗浄によりパターニングすることでITO膜から成る画素電極を形成する。以上が、アクティブマトリクス基板5の製造工程の一例である。以下に、カラーフィルタ基板4の製造工程の一例を説明する。まず、基材の上にブラックマトリクス及びカラーフィルタを形成する。例えば、感光性材料を用いフォトリソグラフィによりブラックマトリクス及び赤、緑、青のカラーフィルタ層を形成する。次に、対向電極を形成する。例えば、スパッタ法によりITO膜を50~200nm堆積した後、これをフォトリソグラフィ及びウェットエッチングによりパターニングすることで対向電極を形成することができる。さらに、フォトスペーサを形成する。例えば、感光性材料を用いフォトリソグラフィによりフォトスペーサを形成することができる。上記のアクティブマトリクス基板5およびカラーフィルタ基板4は、互いに貼り合わせられる。まず、上記の各工程により作製したアクティブマトリクス基板5及びカラーフィルタ基板4対向基板に、配向膜として例えばポリイミドを印刷法により形成する。アクティブマトリクス基板5及びカラーフィルタ基板4を、シール剤印刷及び液晶滴下した後、貼り合せる。その後、上記貼り合せた基板は、ダイシングにより分断される。[変形例1]図5は、薄膜トランジスタ18の構成の変形例を示す平面図である。図5に示す例では、ゲート電極102から引き出されるゲート配線の延びる方向に平行にドレイン電極107が延びて形成される。線状に延びるドレイン電極107の両側および先端部を囲むように、ソース電極106が配置される。ドレイン電極107とそれを囲むソース電極106に挟まれた領域の下方に半導体層104のチャネル領域が形成される。ソース電極106には、ゲート配線の延びる方向に対して垂直な方向に延びる2本のソース配線が接続されている。また、半導体層104は、ドレイン電極107の延びる方向に突出した部分を有している。この突出した部分の先端において、ドレイン電極107と重なる部分にドレイン配線電極の延伸方向へ突出した凸部T1が設けられる。この突出した部分の凸部T1手前部分のドレイン電極107の延伸方向に垂直な方向における幅W8は、ドレイン配線の幅W7より広くなっている。さらに、半導体層104は、ドレイン電極107とソース電極106とに挟まれたチャネル領域の外側において、半導体層104の周縁がゲート電極102の周縁より内側へ位置する調整部C1、C2を有する。また、半導体層104は、ソース電極106からソース配線が引き出される部分において、ソース電極106と重なる部分でソース配線の延伸方向に突出した凸部T2、T3を有する。また、凸部T2とソース電極106が重なる部分におけるソース電極106の線幅W9は、ソース配線の線幅W10より広くなっている。同様に、凸部T3とソース電極106が重なる部分におけるソース電極106の線幅W11は、ソース配線の線幅W12より広くなっている。効果の説明上記実施形態のように、半導体層104が、凸部T1、T2、T3及び調整部C1、C2を有するため、ゲート電極パターン、ソース及びドレイン電極パターン、並びに半導体層パターンの間で、X方向またはY方向にアライメントずれが生じたとしても、ソース電極またはドレイン電極の断線および擬似チャネル領域の発生を抑制することができる。その結果、アライメントずれによる薄膜トランジスタ18の特性変化を抑えることができる。例えば、半導体層104に、調整部C1、C2を設けることによって、OFF電流の低減と共に、チャネル面積を確保することができる。そのため、アライメントずれが発生してもTFT特性として良好なoff特性を得ることができる。図6は、図3に示す調整部C1近傍の拡大図である。図6に示すように、ドレイン電極107およびソース電極106が延伸方向に垂直な方向において対向する部分L1に加えて、斜め方向に対向する部分L2、L3にもチャネル領域が確保される。この場合、半導体層104の切り欠き部、すなわち調整部C1、C2がない場合、半導体層104にはゲート信号が到達しないため、結果としてTFT特性として良好なoff特性が得られない。また、半導体層104の凸部T1により、ドレイン電極107と半導体層104が重なる部分において、ドレイン電極107が半導体層104による段差を跨ぐ部分の距離が長くなるとともに、その部分の段差の向きの多様性も増す。そのため、アライメントずれが生じても、ドレイン電極107と半導体層104のエッジとの間のエッチング不良が一部に留まる可能性が高くなり、ソース電極106またはソース配線の断線を抑制することができる。図7は、図3に示すドレイン電極107が規定の位置からずれた場合の例を示す平面図である。図7において左図はドレイン電極107の規定位置、中央図はドレイン電極107がx軸のマイナス方向図面左方向へシフトした場合の例、右図はドレイン電極107がx軸のプラス方向図面右方向へシフトした場合の例を示す。このように、x軸方向図面横方向にドレイン電極107のパターンが半導体層104に対してずれたときに、半導体層104のエッジ段差部とドレイン電極107との重なり部分が十分に確保され、断線防止効果が得られる。この場合、ドレイン電極107の線路長もほぼ変化しない。配線抵抗の増加を招く恐れも少ない。なお、y方向のずれに対しても同様の効果が得られる。同様に、半導体層104の凸部T2、T3により、ソース電極106と半導体層104が重なる部分において、ソース電極106が半導体層104による段差を跨ぐ部分の距離が長くなるとともに、その部分の段差の向きの多様性も増す。そのため、ソース電極106と半導体層104のエッジとの間のエッチング不良が一部に留まる可能性が高くなり、ソース電極106またはソース配線の断線を抑制することができる。図8は、図3に示すソース電極106が規定の位置からずれた場合の例を示す平面図である。図8において左図はソース電極106の規定位置、中央図はソース電極106がy軸のマイナス方向図面下方向へシフトした場合の例、右図はソース電極106がy軸のプラス方向図面上方向へシフトした場合の例を示す。このように、y軸方向図面縦方向にソース電極106のパターンが半導体層104に対してずれたときに、半導体層104のエッジ段差部とソース電極106との重なり部分が十分に確保され、断線防止効果が得られる。なお、x方向のずれに対しても同様の効果が得られる。また、上記効果をさらに高めるには、凸部T1、T2、T3それぞれの形状および大きさを、例えば、設計上のアライメントマージンを考慮して決定することが好ましい。凸部の構成例図9A~図9Gは、半導体層104の凸部の構成例を示す図である。図9A~図9Gに示すように、凸部は様々な形状にすることができる。なお、凸部の形状は、下記図9A~図9Gに示す例に限定されない。また、図9A~図9Gにおいては、ドレイン電極107と半導体層104との重なり部分の例を示しているが、ソース電極106と半導体層104との重なり部分について同様に構成することができる。図9Aに示す例では、ドレイン電極107の延伸方向に突出する矩形により凸部T1が形成される。凸部T1の一部は、ドレイン電極107の外側にはみ出している。図9Bに示す例では、凸部T1全体がドレイン電極107と重なるよう形成されている。図9Cに示す例では、凸部T1は、周縁がドレイン電極107の延伸方向に凸の円弧で形成されている。図9Dに示す例では、2箇所で突出する矩形の凸部T1a、T1bが設けられている。それぞれの凸部T1a、T1bは、一部がドレイン電極107の外側へはみ出している。図9Eに示す例では、2箇所で突出する凸部T1a、T1bにおいて周縁が曲線で形成されている。図9Fに示す例では、凸部T1の両端の根元の位置が、ドレイン電極の延伸方向においてずれている。図9Gに示す例では、半導体層104の周縁を、ドレイン電極107の延伸方向に対して傾きをもった直線で形成することにより凸部T1を構成している。調整部の構成例図10A~図10Hは、半導体層104の調整部の構成例を示す図である。図10A~図10Hに示すように、ソース電極106およびドレイン電極107の形状に応じて、調整部は様々な形状にすることができる。なお、凸部の形状は、下記図10A~図10Hに示す例に限定されない。図10Aに示す例では、直線状のソース電極106と、同じく直線状のドレイン電極107とが対向して配置される。チャネル形状が直線型である構成の一例である。ソース配線および、ドレイン配線は、対向するソース電極106およびドレイン電極107の延びる方向に垂直な方向に、それぞれ、引き出されて延びている。すなわち、ソース電極106およびドレイン電極107は、いずれもT字形状である。半導体層104は、ソース電極106およびドレイン電極107が対向して配置されている領域の下に設けられる。また、半導体層104は、ソース配線の延びる方向に沿って突出した凸部T1と、ドレイン配線が延びる方向に沿って突出した凸部T2を有する。対向するソース電極106およびドレイン電極107の延びる方向において、半導体層104の両端は、ゲート電極102の両端よりも、それぞれ内側に位置している。このゲート電極102の周縁より内側に位置する半導体層104の周縁部分が調整部C1、C2となっている。図10Bに示す例では、線状部分を含むソース電極106と、ソース電極106の線状部分と平行に延びる線状部分を含むドレイン電極107が設けられる。ソース電極106の前記線状部分の一方端側図10Bでは左側端から、ソース配線が、前記線状部分に対して垂直な方向で互いに逆の2方向図10Bでは上下方向に延びている。ドレイン配線は、ドレイン電極107の線状部分の他方端側図10Bでは右側から、線状部分に対して垂直な1方向図10Bでは上方向に延びている。すなわち、ソース電極106はT字形状であり、ドレイン電極107はL字形状になっている。なお、ドレイン電極107は、ソース配線に達する前で終端となっている。これにより、ドレイン電極107の前記終端とソース電極106との間の領域と、ソース電極106の線状部分とドレイン電極107の線状部分で挟まれる線状の領域とを含むL字型の領域がチャネル領域となる。すなわち、チャネル形状がL字状となる。チャネル領域の開口部、すなわち、ソース電極106もドレイン電極107も設けられていない端部の外側近傍においては、半導体層104の周縁がゲート電極102の周縁より内側に位置する調整部C1、C2が設けられる。調整部C1では、ゲート電極102が半導体層104の外側へ突出している。調整部C2では、半導体層104の端部より外側に、ゲート電極102の端部が位置している。図10Cに示す例では、ドレイン電極107の線状部分の終端部とソース電極106とに挟まれた領域チャネル領域の外側における調整部C1の構成が図10Bと異なっている。すなわち、図10Cに示す調整部C1では、半導体層104が、ゲート電極102のエッジを越えて内側へ凹んでいる。このように、ゲート電極102の周縁より内側へ凹む凹部により調整部C1を形成することができる。図10Dに示す例では、ドレイン電極107はドレイン配線と同じ方向に延びる線状部分を有し、ソース電極106は、ドレイン電極107の線状部分の両側と先端を囲むように配置されている。この場合、チャネル形状はU字状コの字状となる。具体的には、ソース電極106は、ドレイン電極107と平行な2つの平行線状部分と、この2つの線状部分を結び、ドレイン電極107に垂直な方向に延びる垂直線状部分と有する。垂直線状部分に沿ってソース配線が引き出されている。ドレイン電極107の延びる方向において、ゲート電極102の外側のエッジより内側に半導体層104のエッジが位置する部分が調整部C1、C2となる。すなわち、半導体層104は、ドレイン電極107と重なる部分がドレイン電極107に沿って突出しており、この突出している部分の両側に切り欠き部が設けられる。切り欠き部では、半導体層104のエッジがゲート電極102のエッジよりも内側に位置しており、これらが調整部C1、C2となる。なお、図10Dに示す例では、ゲート電極102のドレイン電極107が引き出される側の端部エッジは、ドレイン電極107の両側に配置される線状のソース電極106の端部よりも外側ドレイン電極が引き出される側に位置している。なお、ドレイン電極またはソース電極のいずれか一方を、他方が囲むよう配置される構成は、図10Dに示す以外に、例えば、囲む方の電極がU字型、馬蹄形、または円弧型である構成とすることもできる。図10Eは、線状に形成されるドレイン電極107の先端部を囲む円弧形状のソース電極106が形成される。円弧形状のソース電極106、ドレイン電極107の先端部及びこれらに挟まれた領域を全て含む領域の下方に半導体層104が形成される。チャネル形状は円弧になる。半導体層104の周縁は、ドレイン電極107と重なる部分においては、ゲート電極102の外側に位置しているが、ドレイン電極107の両側でゲート電極102の内側へ入っている。これにより、ドレイン電極107の両側に調整部C1、C2が形成されている。両側でさらに、半導体層104の周縁は、ソース電極106と重なる部分においても、ゲート電極102の外側に位置しているが、ソース電極106の両側でゲート電極102の内側へ入っている。なお、図10Eに示す例では、ソース電極106の重なる部分では半導体層104がソース配線に沿って突出する凸部T1を有しているが、ドレイン電極107と重なる部分では凸部を有していない。このように、ソース電極106側にのみ半導体層104の凸部を設ける構成であってもよい。図10Fに示す例では、ソース電極106の線状部分と、それと平行なドレイン電極107の線状部分が交互に配置されている。すなわち、3本のソース電極106の線状部分と、それらの間に設けられる2本のドレイン電極107が配置される。これらのソース電極106の線状部分とドレイン電極の線状部分に挟まれた領域ソース電極106とドレイン電極107が交差する領域がチャネル領域となる。チャネル形状はくし型になる。3本のソース電極106の線状部分は1本のソース配線に接続される。2本のドレイン電極107の線状部分の1本のドレイン配線へ接続される。ソース電極106の線状部分、ドレイン電極107及びチャネル領域を含む領域全体が、ゲート電極102及び半導体層104の上に載っている。すなわち、半導体層104及びゲート電極102の周縁は、前記領域の外側に位置している。また、ゲート電極102は、ソース電極106またはドレイン電極107の線状部分に垂直な方向において半導体層104より外側に延びて形成される。これにより、半導体層104の周縁がゲート電極102の周縁より内側に位置する調整部C1、C2がチャネル領域の外側に形成される。図10Gに示す例では、ソース電極106の線状部分に垂直な方向のみならず、ソース電極106の線状部分の延びる方向においても、ゲート電極102が、半導体層104の外側に延びて形成されている。ソース電極106の線状部分の先端付近における調整部C3、C4、C5及び、ゲート電極102の線状部分の先端付近における調整部C7、C8が構成される。図10Hは、半導体層104は、ソース電極106の線状部分とドレイン電極107の線状部分との交差部分のみならず、ソース電極106の線状部分どうしを繋ぐソース電極106の部分及びドレイン電極107の線状部分どうしを繋ぐドレイン電極107も含む領域が半導体層104およびゲート電極102の上に載っている。ゲート電極102は、ソース電極106またはドレイン電極107の線状部分に垂直な方向において半導体層104より外側に延びて形成される。上記の図10A~図10Hに示す例では、いずれも、ソース電極106のある一点から半導体層104を通ってドレイン電極107のある点へ到達する経路は、必ず、少なくとも一部でゲート電極102の上方を通るように、ゲート電極102、半導体層104、ソース電極106及びドレイン電極107が形成されている。このように、調整部を形成することは、ソース電極106と半導体層104が重なっている領域の任意の点と、ドレイン電極107と半導体層104が重なっている領域の任意の点を結び、かつ半導体層104上を通る線は、常に、ゲート電極102上を通るように、半導体層104を形成することと同義であると言える。すなわち、ソース電極106と半導体層104が重なる領域の点からドレイン電極107と半導体層104の重なる領域の点まで、ゲート電極102上を通らず半導体層104の上のみを通って達する経路リークパスが存在しないように、半導体層104を形成することで、チャネル領域を確保することができ、薄膜トランジスタ18特性の向上または安定が可能になる。例えば、図11Aに示すように、ソース電極106と半導体層104が重なる領域における点P1から、半導体層104上を通ってドレイン電極107と半導体層104が重なる領域における点P2までの繋ぐ経路L1は、ゲート電極102の上を通っていない。このような経路L1が存在しないように、例えば、図10Bまたは図10Cに示すように調整部C1または調整部C2を形成することができる。調整部C1または調整部C2により、off電流を低減させ、薄膜トランジスタ18の特性を向上させることができる。図11Bに示す構成でも、ソース電極106における点P1から半導体層104を通ってドレイン電極107の点P2に至るまで、ゲート電極102の上を通らずに到達する経路L2が存在する。このような線が存在しえないような構成例えば、図10Dに示す構成にすることによって、off電流を低減することができる。図11Cに示す構成でも、ソース電極106における点P5から半導体層104を通ってドレイン電極107の点P6に至るまで、ゲート電極102の上を通らずに到達する経路L3が存在する。このような線が存在しえないような構成例えば、図10Eに示す構成にすることによって、off電流を低減することができる。図11Dに示す構成でも、ソース電極106における点P7から半導体層104を通ってドレイン電極107の点P8に至るまで、ゲート電極102の上を通らずに到達する経路L4が存在する。さらに、ソース電極106の点P9からドレイン電極107の点P10まで半導体層104を通り、ゲート電極102の上を通らずに達する経路L5も存在する。このような線が存在しえないような構成例えば、図10F、図10Gまたは図10Hに示す構成にすることによって、off電流を低減することができる。第2の実施形態図12は、第2の実施形態にかかる薄膜トランジスタの構成例を示す平面図である。図12は、アクティブマトリクス基板5上で隣接する2つの薄膜トランジスタ18及びその周辺の配線の構成例を示している。それぞれの薄膜トランジスタ18は、ゲート電極102、並びにゲート電極102の上に設けられた、半導体層104、くし型に形成されたソース電極106及び、ソース電極106とチャネル領域を挟んで対向する2つのドレイン電極107c、107dを備えている。ドレイン電極107c、107dからそれぞれドレイン配線が引き出されて画素電極図示せずに接続される。このように、ゲート電極102および半導体層104の上に、ソース電極106とこれに対応する複数のドレイン電極107c、107dが設けられ、それぞれのドレイン電極107c、107dからドレイン配線が引き出された構成にすることにより、さらに、アライメントずれに対する特性劣化を抑制することができる。本実施形態では、ゲート電極102に接続されるゲート配線は、表示画面の水平方向に延びて形成され、ソース電極106に接続されるソース配線は、表示画面の垂直方向に延びて形成される。2つのドレイン電極107c、107dは、ゲート配線の延伸方向を軸として線対称に配置される。ゲート配線は、薄膜トランジスタ18のゲート電極102のオン状態及びオフ状態を切り替える走査信号ゲート信号を伝達する。ソース配線は、ソースドライバ16から出力される表示画像の輝度階調に応じたデータ信号電圧信号階調電圧を伝達する。ドレイン配線は、ドレイン電極107c、107dと画素電極とを接続する。また、ゲート配線106に並行する補助容量配線110a、110bが設けられる。補助容量用配線110a、110bは、画素毎に、所定の補助容量を発生させるための配線であり、ゲート配線と平行となるように同じ層に設けられている。また、補助容量用配線110a、110bは、例えばゲート配線と同じ2層構造の金属膜によって構成されており、その端部は、補助容量の駆動部例えば、上記ソースドライバ16に接続される。ドレイン配線は、補助容量配線110a、110bの上方に設けられる補助容量電極111にも接続される。また、補助容量電極111の上方に画素電極に接続するためのコンタクトホールが設けられてもよい。補助容量電極111と補助容量配線110aとの間には、ゲート絶縁膜103図4A~図4C参照が設けられる。なお、補助容量電極111と補助容量配線110aとが重なる部分では、補助容量配線110aが補助容量電極111の内側に位置するように配置されることが好ましい。すなわち、補助容量配線110aは、補助容量電極111より小さくすることが好ましい。補助容量配線110aは、ソース配線とも交差している。補助容量配線110aとソース配線が交差する部分において、補助容量配線110aとソース配線との間に半導体層113がさらに設けられる。半導体層113は、ソース配線の延びる方向に沿って突出した凸部Tを有する。これにより、アライメントずれによるソース配線または補助容量配線110a、110bの断線を抑制することができる。なお、図12に示す例では、ソース配線と補助容量配線110a、110bとの交差部分に半導体層113が設けられる場合について説明したが、ソース配線とその他の配線との交差部に同様に半導体層を設けることもできる。また、ソース配線だけでなくドレイン配線と他の配線との交差部にも同様に半導体層を設けることができる。これにより、アライメントのずれによる断線を抑制することができる。以上、実施形態を説明したが、本発明は、上記第1及び第2の実施形態に限定されない。例えば、ゲート電極、ソース電極及びドレイン電極は、上記2層の金属膜に限られない。例えば、Al、Mo、Ti、Taなどの金属の単層膜もしくは積層膜もしくは合金もしくは合金の積層膜で、電極を構成することも可能である。また、半導体層は、アモルファスSiに限られず、例えば、μc-SiやZnO、IGZOなどの酸化物半導体で形成されてもよい。また、本発明の半導体装置は、液晶表示装置の他、画素を制御するための配線を有する基板を備えた各種表示装置に適用可能である。例えば、PDP、FED電解放出ディスプレイ、有機EL、無機EL、並びにエレクトロウェッティング方式、電気浸透方式、電気泳動方式または誘電泳動方式などの電界誘導型表示装置に、本発明を適用することができる。