シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、前記下地層に、ホウ素を含むホウ素添加領域と、前記ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程と、前記下地層上に、複数層の電極層を含む積層体を形成する工程と、前記積層体に、前記被エッチング領域に達する一対のホールを形成する工程と、エッチング液を用いて前記被エッチング領域を前記ホールを通じて除去し、前記下地層に、前記一対のホールのそれぞれの下端とつながった凹部を形成する工程と、前記ホールの側壁及び前記凹部の内壁に、電荷蓄積膜を含む絶縁膜を形成する工程と、前記ホール内及び前記凹部内における前記絶縁膜の内側に、チャネルボディを形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記下地層は、ノンドープシリコン層を有し、前記マスクを用いて前記ノンドープシリコン層に選択的にホウ素を注入し、前記ホウ素が注入された領域に前記ホウ素添加領域が、前記マスクで覆われ前記ホウ素が注入されなかった領域に前記被エッチング領域が形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記下地層は、前記ノンドープシリコン層の下に設けられたホウ素添加シリコン層をさらに有し、前記被エッチング領域の下に、前記被エッチング領域よりもホウ素濃度が高い前記ホウ素添加シリコン層が存在することを特徴とする請求項2記載の半導体装置の製造方法。前記下地層は、ホウ素添加シリコン層を有し、前記マスクを用いて前記ホウ素添加シリコン層に選択的にリンを注入して、前記リンが注入された領域に前記被エッチング領域が、前記マスクで覆われ前記リンが注入されなかった領域に前記ホウ素添加領域が形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記被エッチング領域の下に、前記被エッチング領域よりもホウ素濃度が高い前記ホウ素添加シリコン層が存在することを特徴とする請求項4記載の半導体装置の製造方法。前記下地層は、絶縁層と、前記絶縁層上に設けられたシリコン層とを有し、前記シリコン層に、前記ホウ素添加領域及び前記被エッチング領域が形成され、前記被エッチング領域の底部は、前記絶縁層に達することを特徴とする請求項1、2または4に記載の半導体装置の製造方法。実施形態によれば、メモリストリングの下端を連結する構造を少ない工程数で形成することができる半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、前記下地層に、ホウ素を含むホウ素添加領域と、前記ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程を有する。また、半導体装置の製造方法は、前記下地層上に、複数層の電極層を含む積層体を形成する工程を有する。また、半導体装置の製造方法は、前記積層体に、前記被エッチング領域に達する一対のホールを形成する工程を有する。また、半導体装置の製造方法は、エッチング液を用いて前記被エッチング領域を前記ホールを通じて除去し、前記下地層に、前記一対のホールのそれぞれの下端とつながった凹部を形成する工程を有する。また、半導体装置の製造方法は、前記ホールの側壁及び前記凹部の内壁に、電荷蓄積膜を含む絶縁膜を形成する工程を有する。また、半導体装置の製造方法は、前記ホール内及び前記凹部内における前記絶縁膜の内側に、チャネルボディを形成する工程を有する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体装置1におけるメモリセルアレイの模式斜視図である。なお、図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。図6bは、同メモリセルアレイの模式断面図である。図2は、図1及び図6bにおけるメモリセルが設けられた部分の拡大断面図である。また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。図1において、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層である。なお、図6bにおいては、ホウ素添加シリコン層11が、バックゲートBGに対応する。バックゲートBG上には、複数の絶縁層25図2及び図6bに示すと、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図6bに示す絶縁物45が設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層25は、例えばシリコン酸化物を含むTEOStetraethoxysilane層である。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGD及びソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部を介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20と、メモリホールMHの内壁との間には絶縁膜30が設けられている。チャネルボディ20とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜35が設けられている。チャネルボディ20とソース側選択ゲートSGSとの間には、ゲート絶縁膜36が設けられている。なお、メモリホールMH内のすべてをチャネルボディ20で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。絶縁膜30は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだONOOxideNitrideOxide構造を有する。図2に示すように、各電極層WLとチャネルボディ20との間には、電極層WL側から順に第1の絶縁膜31、電荷蓄積膜32及び第2の絶縁膜33が設けられている。第1の絶縁膜31は電極層WLに接し、第2の絶縁膜33はチャネルボディ20に接し、第1の絶縁膜31と第2の絶縁膜33との間に電荷蓄積膜32が設けられている。チャネルボディ20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。実施形態の半導体装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えばチャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷電子を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第2の絶縁膜33は、例えばシリコン酸化膜であり、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。第1の絶縁膜31は、例えばシリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ20及びそれらの間のゲート絶縁膜35は、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ20及びそれらの間のゲート絶縁膜36は、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及び絶縁膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1Dをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4Sをコントロールゲートとするメモリセルが複数設けられている。それら複数のメモリセル、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。次に、半導体装置1の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。第1実施形態図3a~図6bは、半導体装置1の製造方法の第1実施形態を表す。基板10上には、図3aに示す下地層13が形成される。下地層13は、シリコン層にホウ素Bが添加ドープされたホウ素添加シリコン層11と、この上に設けられ、意図的に不純物が添加されていないノンドープシリコン層12とを含む。ノンドープシリコン層12上には、後述するイオン注入マスクとして、レジスト14が形成される。レジスト14は、フォトリソグラフィによりパターニングされ、選択的に形成された開口14aを有する。そして、レジスト14をマスクにして、下地層13にホウ素をイオン注入法により注入する。ホウ素は、ノンドープシリコン層12における開口14aに露出している領域に選択的に注入される。これにより、図3bに示すように、ノンドープシリコン層12においてホウ素が注入された領域は、ホウ素を含むホウ素添加領域11aとなる。ノンドープシリコン層12においてレジスト14で覆われ、ホウ素が注入されなかった領域は、そのままノンドープシリコンの領域であり、これは被エッチング領域12aとなる。ホウ素添加領域11a及びホウ素添加シリコン層11は、被エッチング領域12aよりもホウ素濃度が高い。ホウ素添加領域11aは、ノンドープシリコン層12の厚み方向のすべてにわたって形成され、ホウ素添加シリコン層11とつながる。被エッチング領域12aの側壁はホウ素添加領域11aに隣接し、被エッチング領域12aの底部はホウ素添加シリコン層11に接している。次に、図3cに示すように、下地層13上に絶縁膜41を形成した後、その上に複数層の電極層WLを含む積層体を形成する。絶縁膜41は、バックゲートBGとなるホウ素添加シリコン層11と、最下層の電極層WLとの間の耐圧確保に十分な膜厚を有する、例えばシリコン酸化膜である。電極層WLは、例えばホウ素が添加され、導電性を有するシリコン層である。また、電極層WL間には、ノンドープシリコン層42が形成される。ノンドープシリコン層42は、後述する工程で最終的には図2に示す絶縁層25に置き換えられる。そのノンドープシリコン層42は、電極層WL間の耐圧確保に十分な膜厚を有する。最上層の電極層WL上には、絶縁膜43例えばシリコン酸化膜が形成される。次に、図4aに示すように、フォトリソグラフィとエッチングにより、上記積層体を分断し、絶縁膜41に達する溝44を形成する。溝44は、被エッチング領域12aの幅方向図1におけるY方向のほぼ中央に位置する。その後、溝44を、図4bに示すように、絶縁膜45で埋め込む。絶縁膜45は、例えばシリコン窒化膜である。溝44を絶縁膜45で埋め込んだ後、全面エッチングにより絶縁膜43を露出させる。その絶縁膜43上には、図4cに示すように、絶縁膜46が形成される。さらに、絶縁膜46上には選択ゲートSGが形成される。絶縁膜46は、最上層の電極層WLと、選択ゲートSGとの間の耐圧確保に十分な膜厚を有する、例えばシリコン酸化膜である。選択ゲートSGは、例えばホウ素が添加され、導電性を有するシリコン層である。選択ゲートSG上には、選択ゲートSGを保護する絶縁膜例えばシリコン酸化膜47が形成される。次に、図5aに示すように、下地層13上の積層体に、ホールhを形成する。ホールhは、図示しないマスクを用いた例えばRIEReactiveIonEtching法で形成される。ホールhの下端は被エッチング領域12aに達し、ホールhの底部に被エッチング領域12aが露出する。被エッチング領域12aのほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが被エッチング領域12a上に位置する。次に、被エッチング領域12aをウェットエッチングにより除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液を用いる。これにより、被エッチング領域12aは、図5bに示すように、除去される。また、このとき、被エッチング領域12aと同じノンドープシリコンのノンドープシリコン層42も除去される。このエッチング時、被エッチング領域12a及びノンドープシリコン層42よりもホウ素を高濃度に含む、ホウ素添加シリコン層11、ホウ素添加領域11a、電極層WLおよび選択ゲートSGは除去されない。アルカリ系薬液に対するシリコンのエッチングレートは、シリコン中にドープされたホウ素濃度に依存する。特に、ホウ素濃度が1020atom/cm3以上になるとエッチングレートは急激に減少し、ホウ素濃度が1019atom/cm3以下のときの数十分の一になる。すなわち、ホウ素を高濃度に含むシリコンは、ホウ素を含まないもしくはホウ素濃度が低いシリコンよりも、アルカリ系薬液に対してエッチングレートが大きく低下する。したがって、ホウ素添加シリコン層11及びホウ素添加領域11aのエッチングを確実に抑えつつ、被エッチング領域12aを選択的に除去するために、ホウ素添加シリコン層11及びホウ素添加領域11aにおけるホウ素濃度は、1020atom/cm3以上にすることが好ましい。同様に、電極層WL及び選択ゲートSGのエッチングを確実に抑えるために、それらのホウ素濃度も1020atom/cm3以上にすることが好ましい。被エッチング領域12aの除去により、図5bに示すように、下地層13に凹部50が形成される。凹部50の周囲はホウ素添加領域11aで囲まれ、凹部50の下にはホウ素添加シリコン層11が存在する。1つの凹部50につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部50とつながり、1つのU字状のメモリホールMHが形成される。メモリホールMHの形成後、図6aに示すように、電極層WL間に絶縁層25を形成し、さらにメモリホールMHの内壁に、前述した電荷蓄積膜32を含む絶縁膜30を形成する。また、メモリホールMHにおける選択ゲートSGが露出している側壁にはゲート絶縁膜35、36を形成する。さらに、メモリホールMH内における絶縁膜30及びゲート絶縁膜35、36の内側に、チャネルボディ20としてシリコン膜を形成する。この後、全面エッチングにより、絶縁膜47の表面を露出させる。次に、フォトリソグラフィとエッチングにより、図6bに示すように、絶縁膜47及び選択ゲートSGに、絶縁膜46に達する溝を形成する。これにより、選択ゲートSGは、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSに分断される。さらに、その後、図示しないコンタクト電極、図1に示すソース線SL及びビット線BLなどが形成される。ここで、図12a~dを参照して、比較例におけるメモリホールMHの凹部の形成方法について説明する。まず、図12aに示すように、下地層としてホウ素添加シリコン層11上に、レジスト94を形成する。レジスト94は、パターニングされ、選択的に形成された開口94aを有する。次に、レジスト94をマスクにして、ホウ素添加シリコン層11を選択的にドライエッチングする。これにより、図12bに示すように、ホウ素添加シリコン層11に凹部81が形成される。次に、図12cに示すように、凹部81に犠牲膜82としてノンドープシリコンを埋め込む。その後、犠牲膜82を全面エッチングして、図12dに示すように、凹部81と凹部81との間のホウ素添加シリコン層11の表面を露出させる。以降、前述した図3c以降の工程が同様に進められ、複数層の電極層WLを含む積層体が形成され、さらにその積層体に、犠牲膜82に達するホールhが形成される。その後、アルカリ系薬液を用いたウェットエッチングにて、犠牲膜82をホールhを通じて除去する。これにより、犠牲膜82が除去された凹部81と、その凹部81に達する一対のホールhとがつながったU字状のメモリホールMHが形成される。この比較例のプロセスでは、電極層WLを含む積層体を下地層上に形成する前に、下地層に対するドライエッチングによる凹部81の形成、犠牲膜82の成膜、不要な犠牲膜82を除去し下地層表面を平坦化する、といったプロセスが行われる。また、不要な犠牲膜82のエッチングによりホウ素添加シリコン層11の表面を露出させる工程において、犠牲膜82であるノンドープシリコンと、ホウ素添加シリコン層11とのエッチングレートの違いから下地層の表面が平坦とならず、その後、下地層上に積層される積層体に段差が形成されやすい。これに対して、実施形態によれば、図3a及びbを参照して前述したように、選択的なイオン注入によって、下地層13に、ホウ素濃度すなわちエッチングレートの相対的に異なる2つの領域ホウ素添加領域11aと被エッチング領域12aを作り分けている。下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要である。このため、実施形態では、工程数を削減して、コスト低減を図れる。また、実施形態では、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層WLに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。第2実施形態次に、図7a~図8bは、半導体装置1の製造方法の第2実施形態を表す。基板10上には、下地層として、図7aに示すホウ素添加シリコン層11が形成される。ホウ素添加シリコン層11上には、イオン注入マスクとして、レジスト14が形成される。レジスト14は、フォトリソグラフィによりパターニングされ、選択的に形成された開口14aを有する。そして、レジスト14をマスクにして、ホウ素添加シリコン層11にリンPをイオン注入法により注入する。リン素は、ホウ素添加シリコン層11における開口14aに露出している領域に選択的に注入される。これにより、図7bに示すように、ホウ素添加シリコン層11においてリンが注入された領域は、ホウ素添加シリコン層11よりも相対的にホウ素濃度が低下した被エッチング領域61となる。ホウ素添加シリコン層11においてレジスト14で覆われ、リンが注入されなかった領域は、ホウ素添加領域11aとなる。ホウ素添加領域11a及びホウ素添加シリコン層11は、リンが注入された被エッチング領域61よりもホウ素濃度が高い。被エッチング領域61は、ホウ素添加シリコン層11の厚み方向のすべてにわたっては形成されず、被エッチング領域61の下にはホウ素添加シリコン層11が存在する。ホウ素添加領域11aは、被エッチング領域61の周囲を囲んでいる。次に、図7cに示すように、被エッチング領域61及びホウ素添加シリコン層11上に絶縁膜41を形成した後、その上に複数層の電極層WLを含む積層体を形成する。以降、第1実施形態と同様に工程が進められ、図8aに示すように、電極層WLを含む積層体に、ホールhが形成される。ホールhの下端は被エッチング領域61に達し、ホールhの底部に被エッチング領域61が露出する。被エッチング領域61のほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが被エッチング領域61上に位置する。次に、被エッチング領域61をウェットエッチングにより除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液を用いる。これにより、被エッチング領域61は、図8bに示すように、除去される。リンが注入された被エッチング領域61及びノンドープシリコン層42は、ホウ素添加領域11a及びホウ素添加シリコン層11よりもホウ素濃度が低い。このホウ素濃度の差によって、被エッチング領域61及びノンドープシリコン層42が選択的に除去される。相対的にホウ素濃度が高いホウ素添加シリコン層11、ホウ素添加領域11a、電極層WLおよび選択ゲートSGは除去されない。ホウ素添加シリコン層11及びホウ素添加領域11aのエッチングを確実に抑えつつ、被エッチング領域61を選択的に除去するために、ホウ素添加シリコン層11及びホウ素添加領域11aにおけるホウ素濃度は1020atom/cm3以上にすることが好ましく、また、被エッチング領域61におけるリン濃度は1020atom/cm3以上にすることが好ましい。被エッチング領域61の除去により、図8bに示すように、ホウ素添加シリコン層11に凹部50が形成される。1つの凹部50につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部50とつながり、1つのU字状のメモリホールMHが形成される。メモリホールMHの形成後、第1実施形態と同様の工程が進められていく。第2実施形態においても、図7a及びbに示すように、選択的なイオン注入によって、下地層に、ホウ素濃度すなわちエッチングレートの相対的に異なる2つの領域ホウ素添加領域11aと被エッチング領域61を作り分けている。そのため、下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要であり、工程数を削減して、コスト低減を図れる。また、第2実施形態においても、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層WLに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。第3実施形態次に、図9a~図11bは、半導体装置1の製造方法の第3実施形態を表す。基板10上には、図9aに示す下地層70が形成される。下地層70は、シリコン層71と、このシリコン層71上に設けられた絶縁層72と、この絶縁層72上に設けられたノンドープシリコン層12とを含む。絶縁層72は、例えばシリコン酸化層である。ノンドープシリコン層12上には、イオン注入マスクとして、レジスト14が形成される。レジスト14は、フォトリソグラフィによりパターニングされ、選択的に形成された開口14aを有する。そして、レジスト14をマスクにして、ノンドープシリコン層12にホウ素をイオン注入法により注入する。ホウ素は、ノンドープシリコン層12における開口14aに露出している領域に選択的に注入される。これにより、図9bに示すように、ノンドープシリコン層12においてホウ素が注入された領域は、ホウ素を含むホウ素添加領域11aとなる。ノンドープシリコン層12においてレジスト14で覆われ、ホウ素が注入されなかった領域は、そのままノンドープシリコンの領域であり、これは被エッチング領域12aとなる。ホウ素添加領域11aは、被エッチング領域12aよりもホウ素濃度が高い。ホウ素添加領域11aは、ノンドープシリコン層12の厚み方向のすべてにわたって形成され、ホウ素添加領域11aの底部は絶縁層72に達する。被エッチング領域12aの側壁はホウ素添加領域11aに隣接し、被エッチング領域12aの底部は絶縁層72に接している。次に、図9cに示すように、ホウ素添加領域11a及び被エッチング領域12a上に絶縁膜41を形成した後、その上に複数層の電極層WLを含む積層体を形成する。以降、第1実施形態と同様の工程が進められ、図10aに示すように、下地層70上の積層体にホールhが形成される。ホールhの下端は被エッチング領域12aに達し、ホールhの底部に被エッチング領域12aが露出する。被エッチング領域12aのほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが被エッチング領域12a上に位置する。次に、被エッチング領域12aをウェットエッチングにより除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液を用いる。これにより、被エッチング領域12aは、図10bに示すように、除去される。また、このとき、被エッチング領域12aと同じノンドープシリコンのノンドープシリコン層42も除去される。このエッチング時、被エッチング領域12a及びノンドープシリコン層42よりもホウ素を高濃度に含む、ホウ素添加領域11a、電極層WLおよび選択ゲートSGは除去されない。また、ホウ素添加領域11aのエッチングを確実に抑えつつ、被エッチング領域12aを選択的に除去するために、ホウ素添加領域11aにおけるホウ素濃度は、1020atom/cm3以上にすることが好ましい。さらに、本実施形態では、被エッチング領域12aの下に絶縁層72が形成されている。絶縁層72は、シリコンとは異物質のシリコン酸化物からなる。アルカリ系薬液に対するシリコンとシリコン酸化物とのエッチング選択比は高く、よって、絶縁層72によって被エッチング領域12aの深さ方向のエッチングを確実にストップさせることができる。被エッチング領域12aの除去により、図10bに示すように、下地層70に凹部50が形成される。凹部50の周囲はホウ素添加領域11aで囲まれ、凹部50の下には絶縁層72が存在する。1つの凹部50につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部50とつながり、1つのU字状のメモリホールMHが形成される。メモリホールMHの形成後、第1実施形態と同様に工程が進められる。すなわち、図11aに示すように、電極層WL間に絶縁層25を形成し、さらにメモリホールMHの内壁に、前述した電荷蓄積膜32を含む絶縁膜30を形成する。また、メモリホールMHにおける選択ゲートSGが露出している側壁にはゲート絶縁膜35、36を形成する。さらに、メモリホールMH内における絶縁膜30及びゲート絶縁膜35、36の内側に、チャネルボディ20としてシリコン膜を形成する。この後、全面エッチングにより、絶縁膜47の表面を露出させる。次に、フォトリソグラフィとエッチングにより、図11bに示すように、絶縁膜47及び選択ゲートSGに、絶縁膜46に達する溝を形成する。これにより、選択ゲートSGは、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSに分断される。さらに、その後、図示しないコンタクト電極、図1に示すソース線SL及びビット線BLなどが形成される。第1、第2実施形態においては、メモリストリングの下端の連結部JPの下にもバックゲートBGであるホウ素添加シリコン層11が存在する。第3実施形態では、連結部JPの周囲にのみバックゲートBGであるホウ素添加領域11aが存在する。第3実施形態においても、図9a及びbに示すように、選択的なイオン注入によって、下地層70に、ホウ素濃度すなわちエッチングレートの相対的に異なる2つの領域ホウ素添加領域11aと被エッチング領域12aを作り分けている。このため、下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要であり、工程数を削減して、コスト低減を図れる。また、第3実施形態においても、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層WLに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。以上述べた少なくともひとつの実施形態によれば、後のウェットエッチングで、積層体を貫通するホールを通じて除去される領域と、残される領域とを、イオン注入によって下地層に作り分ける。そして、アルカリ系薬液に対するシリコンのエッチングレートがホウ素濃度に依存することを利用して、相対的にホウ素濃度が低い領域を選択的に除去して、U字状のメモリホールを形成する。これにより、電極層を含む積層体を形成する前に下地層に対して行う工程数を削減でき、コスト低減を図れる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。