1以上の書き込みビット線と1以上の書き込みワード線と1以上の読み出しビット線と1以上の読み出しワード線と、1以上のメモリセルと、前記読み出しビット線の電位が反転増幅されて前記書き込みビット線に与えられる機構と、を有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、前記書き込みトランジスタのソースと前記読み出しトランジスタのゲートと前記キャパシタの一方の電極は互いに接続し、前記書き込みトランジスタのドレインは前記書き込みビット線の一に接続し、前記書き込みトランジスタのゲートは前記書き込みワード線の一に接続し、前記読み出しトランジスタのドレインは前記読み出しビット線の一に接続し、前記キャパシタの他方の電極は前記読み出しワード線の一に接続することを特徴とする半導体メモリ装置。2以上のビット線と2以上のワード線と、1以上のメモリセルと、前記ビット線の一の電位が反転増幅されて前記ビット線の他に与えられる機構と、を有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、前記書き込みトランジスタのソースと前記読み出しトランジスタのゲートと前記キャパシタの一方の電極は互いに接続し、前記書き込みトランジスタのドレインは前記ビット線の一に接続し、前記書き込みトランジスタのゲートは前記ワード線の一に接続し、前記読み出しトランジスタのドレインは前記ビット線の他に接続し、前記キャパシタの他方の電極は前記ワード線の他に接続することを特徴とする半導体メモリ装置。請求項2において、前記ワード線の一は、他のメモリセルのキャパシタの電極の一に接続することを特徴とする半導体メモリ装置。請求項2もしくは3のいずれか一において、前記ビット線の一は、他のメモリセルの読み出しトランジスタのドレインに接続することを特徴とする半導体メモリ装置。請求項1乃至4のいずれか一において、前記書き込みトランジスタと前記読み出しトランジスタは異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至5のいずれか一において、前記書き込みトランジスタに用いられる半導体と前記読み出しトランジスタに用いられる半導体は異なる種類であることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記反転増幅回路はフリップフロップ回路であることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記反転増幅回路はインバータであることを特徴とする半導体メモリ装置。請求項1乃至8のいずれか一の半導体メモリ装置において、前記書き込みトランジスタのドレインと、前記読み出しトランジスタのドレインとを互いに異なる電位にプリチャージする過程と、前記キャパシタの他方の電極に接続する配線の電位を変動させる過程と、前記反転増幅回路により、前記読み出しトランジスタのドレインと逆の位相の電位を前記書き込みトランジスタのドレインに出力する過程と、を有することを特徴とする半導体メモリ装置の駆動方法。本発明では、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。また、本発明では、待機時の1ビットあたりの消費電力がDRAMより小さく、SRAMよりも集積度が高い半導体メモリ装置、その半導体メモリ装置に用いるメモリセル、それらの駆動方法あるいはそれらの作製方法を提供する。あるいは、本発明では1つのメモリセルに用いるトランジスタの数が3つ以下であり、待機時にメモリセルが消費する電流が、1×10-20A以下であるメモリセルあるいはそのようなメモリセルを有する半導体装置を提供する。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、本明細書では、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、電界効果トランジスタFETを有する回路では、一本の配線が複数のFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線から何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、書き込みトランジスタWTr_n_m、ビット線BL_m、書き込みワード線WWL_nというように表記することがあるが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、書き込みトランジスタWTr、ビット線BL、書き込みワード線WWL、あるいは、単に書き込みトランジスタ、ビット線、書き込みワード線というように表記することもある。また、ワード線の電位をHとするあるいはワード線の電位をLとするとは、ワード線の電位を、ワード線にゲートが接続するトランジスタをオンとなるような電位とすることあるいはオフとなるような電位とすることを意味する。本発明の一態様では、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタとで1つのメモリセルを構成する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線という4種類の配線を用意する。そして、書き込みトランジスタのソースを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。この接続された部分については、書き込みトランジスタを通じてのみ電荷の移動が可能であり、書き込みトランジスタがオフとなると、周囲と絶縁され、電荷が閉じ込められることとなる。このため、この部分をフローティングノードといい、特に読み出しトランジスタのゲートの部分をフローティングゲートともいう。また、書き込みトランジスタのゲートは書き込みワード線に、書き込みトランジスタのドレインは書き込みビット線に、読み出しトランジスタのドレインは読み出しビット線に、キャパシタの他方の電極は読み出しワード線に接続する。なお、読み出しトランジスタのソースは別の配線によって適切な電位とされる。読み出し方法によっては、この電位は変動を小さくすることができ、例えば、1秒以上にわたって、同一の電位を保持するような駆動方法とできる。そのため、読み出しトランジスタのソースに接続する配線の抵抗は必ずしも低いことが要求されない。例えば、不純物がドーピングされたシリコン、あるいはその表面にシリサイドが形成されたものを用いてもよい。書き込みトランジスタには、ゲートの電位を調整することにより、ソースとドレイン間を流れる電流が、使用時の温度例えば、25°Cで1×10-21A以下、好ましくは、1×10-24A以下、あるいは85°Cで1×10-20A以下、好ましくは、1×10-23A以下となるものを用いることが望ましい。このような条件では、キャパシタの容量を従来のDRAMよりはるかに小さくでき、かつ、従来のDRAMで必要なリフレッシュの間隔を非常に長く、実質的には不要とできる。例えば、ソースとドレイン間を流れる電流を1×10-24Aとした場合、キャパシタの容量を従来のDRAMの1/1000以下の0.01fFとしても、時定数は1×107秒115日であり、従来のDRAMでは想定できない期間にわたってデータを保持できる。すなわち、通常のパーソナルコンピュータの使用に際してリフレッシュは不要と考えてもよいし、少なくとも10日に1回リフレッシュすればよい。すなわち、従来のDRAMでは1秒間に10回以上も必要であったリフレッシュ容量素子に蓄えられた電荷が減少することを補うために、データを再書き込みすることが通常の使用では不要となることである。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体等の2.8電子ボルトeV以上のバンドギャップを有する半導体ワイドバンドギャップ半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタの材料として、ワイドバンドギャップ半導体を用いることが好ましい。もちろん、本発明は書き込みトランジスタに用いる半導体としてシリコン半導体を排除するものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3eV以上3.6eV未満であるものが望ましい。また、電子親和力が4eV以上、好ましくは、4eV以上4.9eV未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が1×10-14cm-3未満、好ましくは、1×10-11cm-3未満であるものが望ましい。読み出しトランジスタに関しては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-21A以下、好ましくは、1×10-24A以下とするとよい。また、読み出しトランジスタのゲートフローティングノードの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動する。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量は大きくなる。読み出しトランジスタのゲート容量の変動が、キャパシタの容量よりも大きいと、メモリセルを動作させる上で問題が生じることもある。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。そのためには、キャパシタの誘電体の誘電率を読み出しトランジスタのゲート絶縁物の誘電率よりも大きくするとよい。なお、キャパシタの誘電体が書き込みトランジスタのゲート絶縁物と同一の場合には、そのような誘電率の高い材料を用いることにより書き込みトランジスタの電流駆動能力を向上させる効果もある。読み出しワード線には、このように多くのキャパシタが並列に接続することとなるが、そのために読み出しワード線の容量が増加することは多くの場合において問題とならない。なぜならば、読み出しワード線に接続する容量は、キャパシタの容量と読み出しトランジスタのゲート容量が直列に接続したものであるため、その合成容量は、いずれかの小さい方上記の条件では読み出しトランジスタのゲート容量以上の値となることがないためである。なお、微細化された半導体回路において、アスペクト比が極めて大きな特殊な構造物を作製せずともキャパシタを形成するためキャパシタの容量は1fF以下、可能であれば0.1fF以下とすることが望ましい。ただし、ソフトエラーによるデータ変動の確率を低減させるためには、容量を大きくすることが好ましいため、1fF以上の容量としてもよい。なお、上記の構造においてソフトエラーによるキャパシタの電荷の変動は書き込みトランジスタが原因となるが、書き込みトランジスタの半導体層を50nm以下の薄膜とすると、ソフトエラーにより電荷が変動する確率は、キャパシタの容量が0.1fF以下であっても無視できるレベルとなる。したがって、書き込みトランジスタに用いる半導体層の厚さを50nm以下とすることにより、キャパシタの容量を0.1fF以下としても信頼性を保てる。なお、書き込みトランジスタの短チャネル効果を抑制する意味では、半導体層を薄くすることが好ましく、書き込みトランジスタのチャネル長をL、ゲート絶縁物の厚さと誘電率をそれぞれ、t1、ε1、半導体層の厚さと誘電率をそれぞれ、t2、ε2、とするとき、L/5>ε2t1/ε1t2であることが好ましい。例えば、L=100nm、t1=10nm、ε1=ε2であるとき、t2は10nmより小さいことが好ましい。そして、このように半導体層が薄いと、上記のソフトエラーを防止できるという効果も奏する。書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、書き込みワード線と読み出しワード線は平行であること、および書き込みビット線と読み出しビット線は平行であることが望ましい。すなわち、マトリクス1行につき、書き込みワード線、読み出しワード線がそれぞれ1本、マトリクス1列につき、書き込みビット線、読み出しビット線がそれぞれ1本必要であるため、メモリ装置のマトリクスがN行M列N、Mは2以上の自然数であれば、少なくとも2N2M本の配線が必要である。また、それらとは別に、読み出しトランジスタRTrのソースに接続する配線が必要である。これらの配線のいくつかは立体的に構成することにより配線の占める面積を削減できる。例えば、読み出しトランジスタRTrのソースに接続する配線を書き込みワード線や読み出しワード線と重なるように、あるいは書き込みワード線と読み出しワード線の間に構成することにより、メモリセルの実質的な面積を変えずにメモリセルを構成できる。また、読み出しトランジスタと書き込みトランジスタを別の層に形成してもよい。なお、あるメモリセルの書き込みワード線が他のメモリセルの読み出しワード線を兼ねるような構成、あるいは、あるメモリセルの書き込みビット線が他のメモリセルの読み出しビット線を兼ねるような構成とすることにより、必要な配線を削減することができる。このようなメモリセルにおいて、データの書き込みは書き込みワード線の電位をHとして、書き込みトランジスタをオンとした状態で、書き込みビット線の電位に応じた電荷をメモリセルのキャパシタに取り込むことによっておこなう。ところで、書き込みワード線には多くのメモリセルの書き込みトランジスタが接続されており、あるメモリセルは書き込みが必要であるが、他のメモリセルは書き込みが必要でない場合がある。書き込みワード線の電位をHとすると、同じ書き込みワード線に接続されている全ての書き込みトランジスタがオンとなり、書き込みが必要でないメモリセルのデータが誤ったものに書き換えられるおそれがある。そこで、データの書き込みの前に、データを読み出す操作をおこなう。読み出されたデータは読み出しビット線に出力されるが、そのデータは保持されていたデータとは逆の位相を有するものとする。すなわち、1のデータが保持されていた場合には、読み出しビット線に出力されるデータは0に相当するものとなる。読み出しビット線の出力は、インバータ回路もしくはフリップフロップ回路等の反転増幅回路により反転される。すなわち、読み出しビット線のデータが0に相当するものであった場合には、インバータ回路の出力、あるいは、フリップフロップ回路の他の入力端子これらを反転増幅回路の出力と呼ぶの出力は1に相当するものとなる。もし、そのメモリセルのデータを書き換える必要がないのであれば、反転増幅回路の出力を書き込みビット線に出力する。上記のように、反転増幅回路の出力は、当初保持されていたデータと同じ位相のものとなる。この状態で、書き込みワード線の電位をHにして、書き込みトランジスタをオンとすると、書き込みトランジスタのソースの電位は、書き込みビット線の電位と同じ位相のものとなる。すなわち、元のデータと同じデータが書き込まれたこととなる。結果的に、書き換えられなかったこととなる。なお、そのメモリセルのデータを書き換える必要があるのであれば、書き換えるべきデータを書き込みビット線に出力し、書き込みワード線の電位をHにして、書き込みトランジスタをオンとするとよい。また、本発明の一態様は、1以上の書き込みビット線と1以上の書き込みワード線と1以上の読み出しビット線と1以上の読み出しワード線と、1以上のメモリセルと、読み出しビット線の電位が反転増幅されて、書き込みビット線に与えられる機構とを有し、メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は互いに接続し、書き込みトランジスタのドレインは書き込みビット線の一に接続し、書き込みトランジスタのゲートは書き込みワード線の一に接続し、読み出しトランジスタのドレインは読み出しビット線の一に接続し、キャパシタの他方の電極は読み出しワード線の一に接続することを特徴とする半導体メモリ装置である。また、本発明の一態様は、2以上のビット線と2以上のワード線と、1以上のメモリセルと、ビット線の一の電位が反転増幅されて、ビット線の他に与えられる機構とを有し、メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は互いに接続し、書き込みトランジスタのドレインはビット線の一に接続し、書き込みトランジスタのゲートはワード線の一に接続し、読み出しトランジスタのドレインはビット線の他に接続し、キャパシタの他方の電極はワード線の他に接続することを特徴とする半導体メモリ装置である。また、本発明の一態様は、上記のような半導体メモリ装置において、書き込みビット線と読み出しビット線とを互いに異なる電位に充電する過程と、読み出しワード線の電位を変動させる過程と、反転増幅回路により読み出しビット線と逆位相の電位を書き込みビット線に出力する過程とを有することを特徴とするメモリ装置の駆動方法である。上記の構成のメモリセルでは、書き込みトランジスタがオフ状態にあるときには極めて高抵抗であるため、キャパシタに蓄積された電荷は、十分な長期間にわたって保持され、従来のDRAMのような頻繁なリフレッシュ操作は不要である。例えば、オフ状態での書き込みトランジスタのソースとドレイン間の電流を1×10-26A、キャパシタの容量を0.01fFとすれば、10年以上にわたって電荷を保持できる。また、待機時に、読み出しビット線の電位と読み出しトランジスタのソースの電位を同じものとすれば、この部分での消費電力は理想的には0となる。また、上述のとおり、キャパシタを介したリーク電流も十分に低い。したがって、待機時における1つのメモリセルが消費する電流を1×10-20A以下とすることができる。また、上記の説明から明らかなように、1つのメモリセルに用いられるトランジスタは3つ以下、典型的には2つであり、それらは異なる層に設けることでメモリセルの占有面積を削減できる。さらに、上記の説明のように、配線を立体的に配置することや、配線を兼用することにより配線数を削減することができ、さらなる集積化を進めることができる。なお、書き込みトランジスタのオフ状態でのソースとドレイン間の電流が上記のような極めて低い値でなかったとしても、以下の実施の形態で示されるように、十分に高集積化された半導体メモリ装置を作製できる。そして、この半導体メモリ装置では、DRAMのように大きな容量のキャパシタは不要であり、それでいてソフトエラー耐性が高いという特徴を有する。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等のさまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。また、理解を助けるため、回路図においては、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記することがある。実施の形態1図1Aに、本実施の形態のメモリセルを図示する。ここでは、n、mを1以上の自然数とする。図1Aでは、書き込みトランジスタWTr_n_mと読み出しトランジスタRTr_n_mとキャパシタCS_n_mからなるメモリセルが示されている。ここで、書き込みトランジスタWTr_n_mのソースは読み出しトランジスタRTr_n_mのゲートおよびキャパシタCS_n_mの一方の電極に接続されている。図1Aに示されるメモリセルでは、書き込みトランジスタWTr_n_m、読み出しトランジスタRTr_n_mともNチャネル型であるが、これに限られず、例えば、書き込みトランジスタWTr_n_m、読み出しトランジスタRTr_n_mともPチャネル型、書き込みトランジスタWTr_n_mをNチャネル型、読み出しトランジスタRTr_n_mをPチャネル型、書き込みトランジスタWTr_n_mをPチャネル型、読み出しトランジスタRTr_n_mをNチャネル型とすることもできる。なお、トランジスタの導電型を変更すると、ゲート、ソース、ドレインの電位をそれに応じたものとする必要がある。また、書き込みワード線WWL_nと読み出しワード線RWL_nは平行であり、書き込みビット線WBL_mと読み出しビット線RBL_mは平行である。そして、書き込みワード線WWL_nと書き込みビット線WBL_mは交差し、マトリクスを形成する。また、書き込みトランジスタWTr_n_mのゲートは書き込みワード線WWL_nに、書き込みトランジスタWTr_n_mのドレインは書き込みビット線WBL_mに、読み出しトランジスタRTr_n_mのドレインは読み出しビット線RBL_mに、キャパシタCS_n_mの他方の電極は読み出しワード線RWL_nに、それぞれ接続されている。さらに、読み出しトランジスタRTr_n_mのソースは一定の電位ここでは0Vに保持されている。また、書き込みビット線WBL_m、読み出しビット線RBL_mの電位は0V以上であるものとする。なお、書き込みトランジスタWTr_n_mのしきい値は1V、読み出しトランジスタRTr_n_mのしきい値は0.5Vとする。図1Aに示すメモリセルでは、書き込みワード線WWL_nの電位をHとすることによって、書き込みトランジスタWTr_n_mをオンとする。その際の書き込みビット線WBL_mの電位により、キャパシタCS_n_mに電荷が注入される。この際の電荷の注入量は、書き込みビット線WBL_mの電位、読み出しトランジスタRTr_n_mのゲート容量、キャパシタCS_n_mの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線WWL_nの電位をLとすることによって、書き込みトランジスタWTr_n_mをオフとする。この際、書き込みトランジスタWTr_n_mのソースとドレイン間に流れる電流を、1×10-21A以下、好ましくは、1×10-24A以下とすることにより、キャパシタCS_n_mの電荷を極めて長期にわたり保持できる。読み出す際には、読み出しワード線RWL_nに適切な電位を与え、読み出しトランジスタRTr_n_mがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。以下、具体的な書き込みおよび読み出しの例について図1B乃至図1Eを用いて説明する。なお、以下の例では、読み出しトランジスタRTrのゲート容量はキャパシタCSの容量に比べて十分に小さいものとして扱う。そのため、書き込みトランジスタWTr_n_mがオフであれば、読み出しトランジスタRTr_n_mの状態にかかわらず、読み出しワード線RWL_nの電位を1V下げれば、読み出しトランジスタRTr_n_mのゲートの電位も1V下がるものとする。最初に書き込み方法の例について説明する。まず、書き込みワード線WWL_nの電位を2V、読み出しワード線RWL_nの電位を0Vとする。そして、書き込むデータが1の場合には、書き込みビット線WBL_mの電位を1V、書き込むデータが0の場合には、書き込みビット線WBL_mの電位を0Vとする。この操作で、書き込みトランジスタWTr_n_mがオンとなり、キャパシタCS_n_mに電荷が蓄積される図1B参照。なお、この際、読み出しビット線RBL_mの電位を0Vに保持すると、書き込まれるデータに関らず読み出しトランジスタRTr_n_mのソースとドレイン間に電流が流れないので、消費電力を低減する上で効果的である。同様に、読み出しビット線RBL_mの電位を書き込みビット線WBL_mと逆の位相の電位すなわち、書き込みビット線WBL_mの電位が1Vのときには0V、書き込みビット線WBL_mの電位が0Vのときには1Vとすることでも同様に、読み出しトランジスタRTr_n_mのソースとドレイン間に電流が流れない。その後、書き込みワード線WWL_nの電位を-1Vとし、さらに、読み出しワード線RWL_nの電位を-1Vとする。この操作で、書き込みトランジスタWTr_n_mがオフとなり、キャパシタCS_n_mの電荷が保持される。また、読み出しトランジスタRTr_n_mのゲートの電位キャパシタCS_n_mの電位あるいはフローティングノードの電位でもあるは、書き込まれた電位より1V下がって、0Vあるいは-1Vとなるため、読み出しトランジスタRTr_n_mは書き込まれたデータに関らずオフとなる。なお、書き込みビット線WBL_mには、他の行のメモリセルへの書き込みのためのデータが送られるので、その電位は0Vと1Vの間で変動する図1C参照。同様に、読み出しビット線RBL_mの電位が0Vと1Vの間で変動することもある。次に読み出し方法の例について説明する。最初に、読み出しビット線RBL_mを1Vに充電する図1D参照。このようにある操作の前に配線を充電することをプリチャージという。そして、読み出しワード線RWL_nの電位を0Vデータを書き込んだときと同じ電位であるとする。すると、読み出しトランジスタRTr_n_mのゲートの電位は書き込まれたデータに応じて、1Vデータが1のときあるいは0Vデータが0のときもしくはそれらに近い値となる。前者の場合には、読み出しトランジスタRTr_n_mはオンとなり、後者の場合には、読み出しトランジスタRTr_n_mはオフのままである。読み出しトランジスタRTr_n_mがオンとなると、読み出しビット線RBL_mの電荷は読み出しトランジスタRTr_n_mのソース電位0Vに吸収され、読み出しビット線RBL_mの電位は0Vとなる。一方、読み出しトランジスタRTr_n_mがオフであると、読み出しビット線RBL_mの電位は1Vのままである。したがって、読み出しビット線RBL_mの電位を測定することで、保持されているデータを判断することができる図1E参照。ここで、読み出しビット線RBL_mの電位は、データの書き込みの際に書き込みビット線WBL_mの電位とは逆位相である。すなわち、データ0データ1を書き込む際には、書き込みビット線WBL_mの電位を0V1Vとしたが、データ0データ1を読み出した際の読み出しビット線RBL_mの電位は1V0Vである。なお、上記の読み出し過程を通じて、書き込みトランジスタWTr_n_mはオフであるため、キャパシタCS_n_mに蓄積された電荷は保持される。図2は図1Aに示すメモリセルを複数形成したメモリセルアレイを駆動するための回路の例を示す。この回路では、書き込みビット線WBL_mに第2プリチャージ用トランジスタCTr2_mのドレインが、読み出しビット線RBL_mに第1プリチャージ用トランジスタCTr1_mのドレインが接続される。第1プリチャージ用トランジスタCTr1_mのソースの電位は1Vに保持され、ゲートは第1プリチャージ制御線CL1に接続する。また、第2プリチャージ用トランジスタCTr2_mのソースの電位は0.5Vに保持され、ゲートは第1プリチャージ制御線CL1に接続する。すなわち、第1プリチャージ制御線CL1の電位をHとすることで、書き込みビット線WBL_mの電位を0.5V、読み出しビット線RBL_mの電位を1Vとすることができる。また、読み出しビット線RBL_mは選択トランジスタSTr_mのドレインとも接続する。選択トランジスタSTr_mのソースはフリップフロップ回路FF_mの1つの入出力端子と接続し、ゲートはデータ選択線SL0_mに接続する。データ選択線SL0_mの電位をHとすることにより、選択トランジスタSTr_mをオンとし、読み出しビット線RBL_mの電位をフリップフロップ回路FF_mに入力できる。フリップフロップ回路FF_mのもう一つの入出力端子は書き込みビット線WBL_mに接続する。なお、フリップフロップ回路FF_mの電源電位は、高電位を1V、低電位を0Vとする。また、書き込みビット線WBL_mはデータ入出力端子DATA_mとも接続する。データを読み出す際には、データ入出力端子DATA_mの電位を測定する。上述のとおり、読み出しビット線RBL_mの電位は書き込まれたデータとは逆の位相であるが、フリップフロップ回路FF_mによって反転した電位すなわち、書き込まれたデータと同位相の電位が書き込みビット線WBL_mおよびデータ入出力端子DATA_mに出力される。データの書き込みの際には、データ入出力端子DATA_mの電位をデータに応じたものとする。なお、データを書き換える列では、データ選択線SL0_mの電位をLとして、選択トランジスタSTr_mをオフとした状態で、データ入出力端子DATA_mの電位を変更することが好ましい。例えば、メモリセルにデータ1が記録されていて、これをデータ0に書き換える場合を考える。その場合には、選択トランジスタSTr_mをオフとした状態でデータ入出力端子DATA_mの電位を0Vとする。メモリセルにデータ1が記録されている状態では、読み出しトランジスタRTr_n_mはオンである。そのため読み出しビット線RBL_mの電位は0Vである。なお、選択トランジスタSTr_mをオフとした状態でデータ入出力端子DATA_mの電位を0Vとすると、読み出しビット線RBL_mの電位は0Vのままであり、読み出しトランジスタRTr_n_mのソースとドレインの間に電流が流れることはない。このような駆動回路を用いた場合の駆動方法の例を図3を用いて説明する。上述のとおり、書き込みワード線WWLには多くのメモリセルの書き込みトランジスタWTrが接続されており、あるものは書き込みが必要であるが、他のものは書き込みが必要でない場合がある。書き込みワード線WWLの電位をHとすると、その書き込みワード線WWLに接続されている全ての書き込みトランジスタWTrがオンとなり、書き込みが必要でないメモリセルのデータが誤ったものに書き換えられるおそれがある。図2に示す回路を有する半導体装置では、書き込みが必要でないメモリセルには、記録されていたデータと同じデータが再書き込みされる。そのためには、書き込みをおこなう前に、記録されていたデータを読み出す過程が必要である。ここでは、当初、第n行第m列のメモリセルに1のデータが記録されていたものとする。最初に、書き込みビット線WBL_mを0.5Vに、読み出しビット線RBL_mを1Vに、それぞれプリチャージする図3A参照。そのためには、図2の選択トランジスタSTr_mをオフとした状態で、第1プリチャージ制御線CL1の電位をHとして、第1プリチャージ用トランジスタCTr1_mおよび第2プリチャージ用トランジスタCTr2_mをオンとする。次に、読み出しワード線RWL_nの電位を0Vとする。その結果、読み出しトランジスタRTr_n_mのゲートの電位は1Vとなり、読み出しトランジスタRTr_n_mはオンとなる。読み出しビット線RBL_mの電位は、1Vから0Vに向かって低下する図3B参照。その後、データ選択線SL0_mの電位をHとして、選択トランジスタSTr_mをオンとする。選択トランジスタSTr_mがオンとなったため、読み出しビット線RBL_mの電位がフリップフロップ回路FF_mに入力される。ここで、読み出しビット線RBL_mの電位0Vは書き込みビット線WBL_mの電位0.5Vよりも低いため、フリップフロップ回路FF_mの作用で、読み出しビット線RBL_mの電位は0Vに、書き込みビット線WBL_mの電位は1Vになる。また、書き込みビット線WBL_mに接続するデータ入出力端子DATA_mの電位は1Vとなる図3C参照。この状態で、書き込みワード線WWL_nの電位を2Vとすると書き込みトランジスタWTr_n_mがオンとなり、キャパシタCS_n_mが1Vに充電される。つまり、当初記録されていたデータと同じデータが再書き込みされる。なお、この過程においては、読み出しトランジスタRTr_n_mはオンであるものの、ソース、ドレインとも同電位0Vであるため、ソースとドレインの間に電流が流れることはない。以上は、当初記録されていたデータが1の場合であるが、当初、記録されていたデータが0の場合であっても同様に書き込みビット線WBL_mの電位は当初のデータに応じた電位すなわち、0Vとなる図3D参照。そして、書き込みワード線WWL_nの電位を2Vとすると書き込みトランジスタWTr_n_mがオンとなり、キャパシタCS_n_mが0Vに充電される。つまり、当初記録されていたデータと同じデータが再書き込みされる。その際、読み出しトランジスタRTr_n_mのソースとドレインの間に電流が流れることはない。この場合には、読み出しビット線RBL_mの電位がプリチャージされた1Vのままであり、読み出しトランジスタRTr_n_mのソースとドレインの間に電位差があるが、読み出しトランジスタRTr_n_mのゲートの電位が0Vであるので、読み出しトランジスタRTr_n_mはオフであるからである。以上は、データを書き換えない場合であるが、データを書き換える場合は、以下のようにおこなえばよい。まず、図3Aのように書き込みビット線WBL_mを0.5Vに、読み出しビット線RBL_mを1Vにプリチャージする。なお、データを読み出す必要はないので、プリチャージを列ごとに制御できるのであれば、データを書き換える列ではプリチャージをおこなわないようにすれば、消費電力を低減できる。その後は、選択トランジスタをオフとしたまま、データ入出力端子DATA_mの電位を書き込むデータに応じたものとする。書き込みビット線WBL_mの電位も書き込むデータに応じたものとなる。この状態で、書き込みワード線WWL_nの電位を2Vとすると書き込みトランジスタWTr_n_mがオンとなり、キャパシタCS_n_mが書き込むデータに応じた電位に充電される。実施の形態2図4に本実施の形態の半導体メモリ装置のメモリセルアレイの一部、図5に本実施の形態の半導体メモリ装置の駆動回路の一部の回路図を示す。また、図9には本実施の形態の半導体メモリ装置の駆動方法の例を示す。本実施の形態の半導体メモリ装置のメモリセルは、図4に示すように、第n-1行第m列のメモリセルや第n行第m-1列のメモリセル等の複数のメモリセルがマトリクス状に配置される。ここで、n、mは2以上の偶数とする。第n行第m-1列のメモリセルにおいては、書き込みトランジスタのWTr_n_m-1のソースと読み出しトランジスタRTr_n_m-1のゲートとキャパシタCS_n_m-1の一方の電極が互いに接続され、第n-1行第m列のメモリセルにおいては、書き込みトランジスタのWTr_n-1_mのソースと読み出しトランジスタRTr_n-1_mのゲートとキャパシタCS_n-1_mの一方の電極が互いに接続される。ここで、書き込みトランジスタWTrとしては、実施の形態1で書き込みトランジスタWTrとして示したものと同様な特性のトランジスタを用いるとよい。また、読み出しトランジスタRTrとしては、書き込みトランジスタWTrとは逆の導電型のトランジスタここではPチャネル型を用いる。さらに、第n行のワード線WL_nに書き込みトランジスタWTr_n_m-1のゲートと、キャパシタCS_n-1_mの他方の電極が接続され、第n-1行のワード線WL_n-1に書き込みトランジスタWTr_n-1_mのゲートと、キャパシタCS_n_m-1の他方の電極が接続され、第m-1列のビット線BL_m-1には、書き込みトランジスタWTr_n_m-1のドレインと読み出しトランジスタRTr_n-1_mのドレインが接続され、第m列のビット線BL_mには、書き込みトランジスタWTr_n-1_mのドレインと読み出しトランジスタRTr_n_m-1のドレインが接続される。図4のワード線WLは、図1における書き込みワード線WWLとしても、また読み出しワード線RWLとしても機能し、図4のビット線BLは、図1における書き込みビット線WBLとしても、また読み出しビット線RBLとしても機能する。そのため、配線数を削減でき、集積度を高めることができる。具体的には、第n行第m-1列のメモリセルにとっては、ワード線WL_n、ワード線WL_n-1、ビット線BL_m-1、ビット線BL_mが、それぞれ、図1のメモリセルにおける、書き込みワード線WWL_n、読み出しワード線RWL_n、書き込みビット線WBL_m、読み出しビット線RBL_mに相当する。図5には、図4に示すメモリセルアレイを駆動するための回路の一部を示す。ビット線BL_m-1には、第1プリチャージ用トランジスタCTr1_m-1のドレインと第2プリチャージ用トランジスタCTr2_m-1のドレインが接続され、ビット線BL_mには、第1プリチャージ用トランジスタCTr1_mのドレインと第2プリチャージ用トランジスタCTr2_mのドレインが接続される。同様に、ビット線BL_m1には、第1プリチャージ用トランジスタCTr1_m1のドレインと第2プリチャージ用トランジスタCTr2_m1のドレインが接続され、ビット線BL_m2には、第1プリチャージ用トランジスタCTr1_m2のドレインと第2プリチャージ用トランジスタCTr2_m2のドレインが接続される。また、第1プリチャージ用トランジスタCTr1_m-1のゲートと第2プリチャージ用トランジスタCTr2_mのゲートは、ともに第1プリチャージ制御線CL1に接続され、連動して動作するようになっている。同様に、第2プリチャージ用トランジスタCTr2_m-1のゲートと第1プリチャージ用トランジスタCTr1_mのゲートは、ともに第2プリチャージ制御線CL2に接続される。同様に、第1プリチャージ用トランジスタCTr1_m1のゲートと第2プリチャージ用トランジスタCTr2_m2のゲートは、ともに第1プリチャージ制御線CL1に接続され、連動して動作するようになっている。同様に、第2プリチャージ用トランジスタCTr2_m1のゲートと第1プリチャージ用トランジスタCTr1_m2のゲートは、ともに第2プリチャージ制御線CL2に接続される。なお、第1プリチャージ用トランジスタCTr1_m-1、CTr1_m、CTr1_m1およびCTr1_m2のソースの電位は0Vに保持され、第2プリチャージ用トランジスタCTr2_m-1、CTr2_m、CTr2_m1およびCTr2_m2のソースの電位は0.5Vに保持される。したがって、第1プリチャージ制御線CL1の電位をHとすれば、ビット線BL_m-1およびビット線BL_m1の電位は0Vに、ビット線BL_mおよびビット線BL_m2の電位は0.5Vになる。また、第2プリチャージ制御線CL2の電位をHとすれば、ビット線BL_m-1およびビット線BL_m1の電位は0.5Vに、ビット線BL_mおよびビット線BL_m2の電位は0Vになる。また、ビット線BL_m-1、ビット線BL_mには、それぞれ、選択トランジスタSTr_m-1、STr_mのドレインが接続され、選択トランジスタSTr_m-1、STr_mのソースは、フリップフロップ回路FF_mの2つの入力端子にそれぞれ接続される。また、選択トランジスタSTr_m-1、STr_mのソースは、それぞれデータ入出力端子DATA_m-1、DATA_mにも接続される。同様に、ビット線BL_m1、ビット線BL_m2には、それぞれ、選択トランジスタSTr_m1、STr_m2のドレインが接続され、選択トランジスタSTr_m1、STr_m2のソースは、フリップフロップ回路FF_m2の2つの入力端子にそれぞれ接続される。また、選択トランジスタSTr_m1、STr_m2のソースは、それぞれデータ入出力端子DATA_m1、DATA_m2にも接続される。選択トランジスタSTr_m-1、STr_m、STr_m1およびSTr_m2のゲートは第1データ選択線SL1に接続しているので、第1データ選択線SL1の電位をHとすることで、選択トランジスタSTr_m-1、STr_m、STr_m1およびSTr_m2をオンとでき、ビット線BLとフリップフロップ回路FFを接続できる。フリップフロップ回路FFの電源電位は、高電位は1V、低電位は0Vとする。このような回路を用いた動作例について図9を用いて説明する。ここでは、第n-1行第m列のメモリセルと第n行第m-1列のメモリセルの動作を例に取り説明する。以下の動作において、ビット線BLの電位は0V以上であるものとする。また、書き込みトランジスタWTrのしきい値を1V、読み出しトランジスタRTrのしきい値を-0.5Vとする。なお、読み出しトランジスタRTrのソースは以下の動作において一定の電位ここでは1Vに保持されている。最初に読み出し操作について説明する。当初、第n-1行第m列のメモリセルには、データ1が、第n行第m-1列のメモリセルには、データ0が記録されているものとする。保持状態では、図9Aに示すように、ワード線WL_n-1、WL_nの電位は-1Vとする。後述するように、書き込みの際のキャパシタCSに接続するワード線WLの電位が-2Vであるので、データ1が記録されたメモリセルでは、読み出しトランジスタRTrのゲートの電位は2Vとなり、データ0が記録されたメモリセルでは1Vとなる。したがって、図9Aに示されるように、読み出しトランジスタRTr_n_m-1のゲートの電位は1Vであり、読み出しトランジスタRTr_n-1_mのゲートの電位は2Vであり、いずれの読み出しトランジスタもオフである。また、書き込みトランジスタWTr_n-1_m、WTr_n_m-1もオフである。また、第n行第m-1列のメモリセルのデータの読み出しの前に、図9Aに示されるように、ビット線BL_m-1を0.5Vに、ビット線BL_mを0Vにプリチャージする。そのためには、図5の第2プリチャージ制御線CL2の電位をHとすればよい。次に、ワード線WL_n-1の電位を-2Vにする。その結果、読み出しトランジスタRTr_n_m-1のゲートの電位は0Vとなり、読み出しトランジスタRTr_n_m-1はオンとなる。そして、読み出しトランジスタRTr_n_m-1のソースからビット線BL_mに電荷が供給され、ビット線BL_mの電位が0Vから1Vに向かって上昇する図9B参照。ここで、図5の第1データ選択線SL1の電位をHとして、フリップフロップ回路FF_mとビット線BL_m-1、BL_mを接続すると、フリップフロップ回路FF_mの入力端子のうち、電位の高いビット線BL_mに接続する入力端子の電位は高電位1Vに、電位の低いビット線BL_m-1に接続する入力端子の電位は低電位0Vとなる。結果として、データ入出力端子DATA_m-1には、第n行第m-1列のメモリセルのデータに相当する電位すなわち、0Vが現れる図9C参照。以上は、第n行第m-1列のメモリセルにデータ0が記録されていた場合であるが、データ1が記録されていても同様にデータ入出力端子DATA_m-1に、メモリセルのデータに相当する電位すなわち、1Vが現れる。すなわち、その場合には、上記の過程において、読み出しトランジスタRTr_n_m-1ゲートの電位は1Vはオフのままであり、ビット線BL_mの電位も0Vのままで、ビット線BL_m-1の電位0.5Vよりも低いため、フリップフロップ回路FF_mによって、ビット線BL_mの電位は0Vに、ビット線BL_m-1の電位すなわち、データ入出力端子DATA_m-1の電位は1Vとなる。以上で読み出し操作は終了する。次に書き込み操作について説明する。実施の形態1と同様に書き込みの前にデータの読み出しをおこなう。その過程は、上記に記したとおりである。もし、第n行第m-1列のメモリセルのデータを書き換える必要がないのであれば、そのままワード線WL_nの電位を2Vとする。すると、書き込みトランジスタWTr_n_m-1がオンとなり、キャパシタCS_n_m-1の電位は、図9Dに示すように0Vとなる。このとき、読み出しトランジスタRTr_n_m-1はオンであるが、そのソースとドレインの電位はともに1Vであるため、ソースとドレインの間に電流は流れない。また、当初、第n行第m-1列のメモリセルにデータ1が記録されていた場合には、読み出しトランジスタRTr_n_m-1のドレインの電位ビット線BL_mの電位は0Vとなり、ソースの電位1Vと異なるが、読み出しトランジスタRTr_n_m-1はオフであるので、やはり、ソースとドレインの間に電流は流れない図9E参照。もし、第n行第m-1列のメモリセルのデータを書き換えるのであれば、ワード線WL_nの電位を2Vとし、書き込みトランジスタWTr_n_m-1をオンとした状態で、図5のデータ入出力端子DATA_m-1の電位を書き換えるデータに応じたものとするとよい。その際、データ入出力端子DATA_mの電位も書き込むデータと逆のデータに応じた電位すなわち、書き込むデータがデータ0であれば1V、データ1であれば0Vとするとより安定して書き込みをおこなえる。実施の形態3本実施の形態では実施の形態2で示した半導体メモリ装置のレイアウトの例および作製方法の例について図6乃至図8を用いて説明する。図6および図7は作製工程断面図、図8は主要な層における主要な配線等の構造物のレイアウトを示す。なお、図8A乃至図8Fにおける線分A-Bは同じ位置を示す。また、図8A乃至図8F中の点線は座標を示し、異なる層の構造物間の位置を参照する際の参考にできる。図8Aには半導体基板上に設けられた素子分離絶縁物102の形状を示す。素子分離絶縁物102はCの字のような形状とする。また、図の線分A-Bと交差する方向に連続する領域101aが形成されるが、この領域は後に配線として機能する不純物領域104aとなる。本実施の形態で示される半導体メモリ装置の単位メモリセルは図8Aに一点鎖線で示される領域を占有する。図8Bにはフローティングゲート103と第1コンタクトホール106のレイアウトを示す。第1コンタクトホール106は、上記の素子分離絶縁物102のCの字の中央部に設けられる。また、それぞれのフローティングゲート103は2つの素子分離絶縁物と重なるように設けられる。また、フローティングゲート103や第1コンタクトホール106に接して設けられる層間配線107のレイアウトを図8Cに、層間配線107に接して設けられる酸化物半導体層109のレイアウトを図8Dに、ワード線111と第2コンタクトホール113のレイアウトを図8Eに、ビット線114のレイアウトを図8Fに、それぞれ示す。第2コンタクトホール113は第1コンタクトホール106と概略同じ位置に設けるとよい。以下、図6および図7を用いて、図8に示すようなレイアウト構造を有する半導体メモリ装置の作製工程について説明する。なお、図6および図7は、図8の線分A-Bの断面に相当する図である。<図6A>公知の半導体加工技術を用いて、シリコン、砒化ガリウム等の単結晶半導体の基板101の一表面に、素子分離絶縁物102を形成する。図6Aに点線で示す領域101aは上述のとおり、その後、配線として機能する不純物領域104aとなる。<図6B>公知の半導体加工技術を用いて、フローティングゲート103、およびP型の不純物領域104を形成する。さらに、第1層間絶縁物105を形成する。なお、不純物領域104の一部図6B中に点線で示すは配線として機能する不純物領域104aである。配線として機能する不純物領域104aは線分A-Bに直交する方向すなわち、ワード線111の方向に延在する。<図6C>第1層間絶縁物105を化学機械的研磨CMP法等の手段を用いて平坦化する。この平坦化は、フローティングゲート103が露出した状態で停止するとよい。このようにして平坦化された第1層間絶縁物105aを得る。さらに平坦化された第1層間絶縁物105aをエッチングして第1コンタクトホール106を形成する。<図6D>層間配線107と埋め込み絶縁物108を形成する。埋め込み絶縁物108の作製方法は、第1層間絶縁物の作製方法を参照すればよく、層間配線107の表面が露出するように平坦化処理するとよい。また、埋め込み絶縁物108としては、酸化シリコンを用いることが好ましく、埋め込み絶縁物108の厚さは100nm乃至500nmとし、少なくともその表面から厚さ100nmの領域では水素の濃度が1×1018cm-3未満、好ましくは、1×10-17cm-3未満とするとよい。<図7A>酸化物半導体層109とそれを覆うゲート絶縁物110を形成する。酸化物半導体層109に用いる酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いるとよい。また、その厚さは1nm乃至20nm、好ましくは1nm乃至10nm、厚さのばらつきに関しては、厚さの自乗平均平方根RMSを0.01nm乃至1nmとするとよい。酸化物半導体層109の形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。酸化物半導体層109中の水素の濃度は1×1018cm-3未満、好ましくは、1×10-17cm-3未満とするとよい。なお、酸化物半導体層109およびその作製方法に関しては、特許文献2を参照できる。ゲート絶縁物110の材料としては、酸化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは6nm乃至20nm、好ましくは10nm乃至16nm、厚さのばらつきに関しては、厚さの自乗平均平方根RMSを0.01nm乃至1nmとするとよい。ゲート絶縁物110中の水素濃度も1×1018cm-3未満、好ましくは、1×10-17cm-3未満とするとよい。<図7B>ワード線111を形成する。ワード線111の材料としては、タングステン、窒化タングステン、白金、パラジウム、ニッケル、窒化インジウム等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物110と接する部分のみをそのような材料としてもよい。さらに、第2層間絶縁物112を形成し、第2層間絶縁物112、ゲート絶縁物110、酸化物半導体層109をエッチングして、第2コンタクトホール113を形成する。<図7C>ビット線114を形成する。このようにして、書き込みトランジスタ115、読み出しトランジスタ116、キャパシタ117を作製できる。図7Cに示されるように、本実施の形態で示したメモリセルにおいては、酸化物半導体層109とワード線111が重なる部分書き込みトランジスタ115のチャネル部分のほとんどは、素子分離絶縁物102の上に形成される。書き込みトランジスタ115のチャネル部分が不純物領域104上に形成されていたならば、不純物領域104の電位変動によって、書き込みトランジスタ115がオンあるいはそれに近い状態となることがあるが、本実施の形態で示した配置では、そのようなことはない。すなわち、平坦化された第1層間絶縁物105aや埋め込み絶縁物108を200nm以下に薄くしても、メモリセルの電荷保持動作に影響を及ぼすことはない。本実施の形態で開示される半導体メモリ装置の1つのメモリセルの占有面積は最小加工線幅をFとしたとき、8F2であり、これはDRAMと同等の集積度である。しかも、DRAMのような大きな容量のキャパシタは不要であり、上述のように書き込みトランジスタにオフ時のソースとドレイン間の電流を極めて小さいものを用いることにより、リフレッシュ間隔を十分に長く、あるいは、実質的に不要とできる。以上の例では、書き込みトランジスタに使用する半導体として、酸化物半導体を用いる例を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化させた多結晶あるいは単結晶のシリコン膜でもよい。実施の形態4実施の形態1および2では、データの読み出しの際に、書き込みビット線WBL_mあるいはビット線BL_m-1を0.5Vにプリチャージしたが、本実施の形態では、そのようなプリチャージが不要な駆動方法の例およびそのための駆動回路の例を説明する。プリチャージ操作が不要であるため、消費電力を低減できる。図10は本実施の形態で用いる半導体メモリ装置の駆動回路の一部である。ここで、mは2以上の偶数とする。メモリセルアレイには図4で示されるものを用いるとする。各ビット線BLには、ビット線BLを0Vにプリチャージするための第1プリチャージ用トランジスタCTr1のドレインを接続する。第1プリチャージ用トランジスタCTr1のソースは1Vに保持し、またゲートは、奇数列では第1プリチャージ制御線CL1に、偶数列では第2プリチャージ制御線CL2に接続する。すなわち、第1プリチャージ制御線CL1の電位をHとすると、奇数列のビット線が0Vにプリチャージされ、第2プリチャージ制御線CL2の電位をHとすると、偶数列のビット線が0Vにプリチャージされる。また、ビット線BL_m-1は、選択トランジスタSTr_m-1のドレインおよびインバータINV_mの出力端子と接続し、選択トランジスタSTr_m-1のソースはインバータINV_m-1の入力端子と接続する。一方、ビット線BL_mは、選択トランジスタSTr_mのドレインおよびインバータINV_m-1の出力端子と接続し、選択トランジスタSTr_mのソースはインバータINV_mの入力端子と接続する。なお、インバータの電源電位は、高電位を1V、低電位を0Vとする。選択トランジスタSTr_m-1のゲートは第1データ選択線SL1に、選択トランジスタSTr_mのゲートは第2データ選択線SL2に接続する。このため、第1データ選択線SL1の電位をHとすると、選択トランジスタSTr_m-1がオンとなり、第2データ選択線SL2の電位をHとすると、選択トランジスタSTr_mがオンとなる。同様にビット線BL_m1、ビット線BL_m2、選択トランジスタSTr_m1、選択トランジスタSTr_m2、第1データ選択線SL1、第2データ選択線SL2、インバータINV_m1、インバータINV_m2も同様に接続する。なお、各ビット線BLは、データ入出力端子DATAに接続する。データの読み出しは以下のようにおこなう。例えば、第n行第m-1列のメモリセルの読み出しをおこなうのであれば、最初に第m列を0Vにプリチャージする。この操作は上述のとおり、第2プリチャージ制御線CL2の電位をHとして、第1プリチャージ用トランジスタをオンとすることによっておこなえる。次に、実施の形態2で示したようにワード線WL_n-1の電位を-2Vにすることにより読み出しトランジスタRTr_n_m-1の状態を変化させる。メモリセルにデータ1が記録されておれば、読み出しトランジスタRTr_n_m-1はオフであるため、ビット線BL_mの電位は変動しないが、メモリセルにデータ0が記録されておれば、読み出しトランジスタRTr_n_m-1はオンとなるため、ビット線BL_mの電位は0Vから1Vに上昇する。そして、図10の第2データ選択線SL2の電位をHとすることにより選択トランジスタSTr_mをオンとする。その結果、ビット線BL_mの電位がインバータINV_mに入力される。インバータINV_mからは、ビット線BL_mの電位を反転した電位がビット線BL_m-1に出力される。すなわち、ビット線BL_mの電位が0Vであれば、ビット線BL_m-1の電位は1Vに、ビット線BL_mの電位が1Vであれば、ビット線BL_m-1の電位は0Vになる。データの読み出しをおこなうのであれば、このときのデータ入出力端子DATA_m-1の電位を読み取ればよい。また、データの書き込みをおこなう場合で、メモリセルのデータを書き換える必要がないのであれば、続いて、ワード線WL_nの電位を2Vとして、書き込みトランジスタWTr_n_m-1をオンとすればよい。一方、データの書き込みをおこなう場合で、メモリセルのデータを書き換えるのであれば、書き込みトランジスタWTr_n_m-1をオンとした後、図10のデータ入出力端子DATA_m-1の電位を書き換えるデータに応じたものとし、また、データ入出力端子DATA_mの電位を書き込むデータと逆のデータに応じた電位すなわち、書き込むデータがデータ0であれば1V、データ1であれば0Vとすればよい。