複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記複数のメモリセルのうちデータ書き込みの対象である選択メモリセルに対して書き込み動作を実行する書き込み回路とを備え、前記メモリセルは、第1極性のセット電圧が印加されると前記抵抗状態が第1抵抗状態から第2抵抗状態に遷移するセット動作、及び前記第1極性とは逆極性の第2極性のリセット電圧が印加されると前記抵抗状態が前記第2抵抗状態から前記第1抵抗状態に遷移するリセット動作を有し、前記第1極性における電圧-電流特性と前記第2極性における電圧-電流特性とが非対象であり、前記書き込み回路は、前記書き込み動作を実行する際、前記選択メモリセルに接続された前記第1配線及び第2配線間と、前記複数のメモリセルのうちデータ書き込みの非対称である非選択メモリセルに接続された前記第1配線及び前記第2配線間とに、それぞれ異なる電圧を印加する第1ステップを実行し、前記第1ステップの実行後、前記選択メモリセルに接続された第1配線及び第2配線間にデータ書き込みに必要な電圧を印加すると共に、前記非選択メモリセルに接続された前記第1配線及び第2配線の少なくとも一方をフローティング状態にする第2ステップを実行することを特徴とする半導体記憶装置。前記選択メモリセルに接続された第1配線及び第2配線の電位をそれぞれU1及びV1、前記非選択メモリセルに接続された第1配線及び第2配線の電位をそれぞれU及びVとした場合、前記書き込み回路は、前記書き込み動作によって前記選択メモリセルにセット動作させる際、V-U>V1-U1を条件とする前記第1ステップを実行することを特徴とする請求項1記載の半導体記憶装置。前記書き込み回路は、前記書き込み動作によって前記選択メモリセルにセット動作させる際、U1=V1且つU2Δ≦Vを条件とする前記第1ステップを実行することを特徴とする請求項2記載の半導体記憶装置。前記選択メモリセルに接続された第1配線及び第2配線の電位をそれぞれU1及びV1、前記非選択メモリセルに接続された第1配線及び第2配線の電位をそれぞれU及びVとした場合、前記書き込み回路は、前記書き込み動作によって前記選択メモリセルをリセット動作させる際、V1-U1>V-Uを条件とする前記第1ステップを実行することを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記書き込み回路は、前記書き込み動作によって前記選択メモリセルをリセット動作させる際、V=U且つU12Δ≦V1を条件とする前記第1ステップを実行することを特徴とする請求項4記載の半導体記憶装置。前記書き込み回路は、前記複数の第2配線のうち一の前記第2配線に接続された所定数の前記メモリセルを選択メモリセルとし、これら選択メモリセルに隣接する前記メモリセルを非選択メモリセルとし、前記所定数の選択メモリセルに対して同時に書き込み動作を実行することを特徴とする請求項1~5のいずれか1項記載の半導体記憶装置。信頼性の高い書き込み動作を実現した半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記複数のメモリセルのうちデータ書き込みの対象である選択メモリセルに対して書き込み動作を実行する書き込み回路とを備え、前記メモリセルは、第1極性のセット電圧が印加されると前記抵抗状態が第1抵抗状態から第2抵抗状態に遷移するセット動作、及び前記第1極性とは逆極性の第2極性のリセット電圧が印加されると前記抵抗状態が前記第2抵抗状態から前記第1抵抗状態に遷移するリセット動作を有し、前記第1極性における電圧-電流特性と前記第2極性における電圧-電流特性とが非対称であり、前記書き込み回路は、前記書き込み動作を実行する際、前記選択メモリセルに接続された前記第1配線及び第2配線間と、前記複数のメモリセルのうちデータ書き込みの非対象である非選択メモリセルに接続された前記第1配線及び前記第2配線間とに、それぞれ異なる電圧を印加する第1ステップを実行し、前記第1ステップの実行後、前記選択メモリセルに接続された第1配線及び第2配線間にデータ書き込みに必要な電圧を印加すると共に、前記非選択メモリセルに接続された前記第1配線及び第2配線の少なくとも一方をフローティング状態にする第2ステップを実行することを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[第1の実施形態]図1は、第1の実施形態に係る半導体記憶装置の構成を示す図である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、複数積層されたメモリセルマットメモリセル層から構成されている。各メモリセルマットは、複数のビット線BL第1配線及び複数のワード線WL第2配線と、これらワード線WL及びビット線BLで選択されるメモリセルMCを有する。以下において、ビット線BL及びワード線WLの総称として配線と呼ぶこともある。なお、本実施形態において、メモリセルマットは必ずしも複数積層されていなくても良い。メモリセルマットのビット線BLには、ビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しをするカラム制御回路2が電気的に接続されている。以下において、メモリセルMCのデータ消去或いはメモリセルMCへのデータ書き込みする動作をまとめて書き込み動作と呼ぶこともある。また、この書き込み動作或いはメモリセルMCからのデータ読み出しをまとめてアクセス動作と呼ぶこともある。カラム制御回路2には、アクセス動作に必要な電圧をビット線BLに供給するビット線ドライバ2 ́と、読み出し動作時にメモリセルMCに流れる電流を検知増幅してメモリセルMCが記憶するデータを判定するセンスアンプSAを有する。一方、メモリセルマットのワード線WLには、アクセス動作時にワード線WLを選択するロウ制御回路3が電気的に接続されている。ロウ制御回路3は、アクセス動作に必要な電圧をワード線WLに供給するワード線ドライバ3 ́を有する。なお、このロウ制御回路3は、カラム制御回路2と共に書き込み回路に含まれる。図2は、メモリセルアレイ1の一部を示す斜視図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリセルマットMMは、平行に配設された複数のビット線BLと、これらビット線BLと交差する方向に平行に配設された複数のワード線WLを有する。ビット線BL及びワード線WLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリセルマットMMが多層に積層されており、上下に隣接するメモリセルマットMM同士は、ワード線WL或いはビット線BLを共有している。図2の場合、メモリセルアレイ1の最下層のメモリセルマットMM0と、このメモリセルマットMM0の上に隣接するメモリセルマットMM1は、ワード線WL00~WL02を共有している。図3中Aは、メモリセルMCの回路記号を示す図であり、図3中Bは、メモリセルMCの電圧-電流特性を示す図である。以下では、図3中Aに示すノードNaをアノード、ノードNcをカソードと呼ぶ。また、図3中Aの矢印で示されたアノードNaからカソードNcに向かう方向を順方向、その逆の方向を逆方向と呼ぶ。したがって、アノードNaよりもカソードNcの電圧が小さいバイアスが順方向バイアス第1極性となり、アノードNaよりもカソードNcの電圧が大きいバイアスが逆方向バイアス第2極性となる。メモリセルMCは、可変抵抗素子からなり、この可変抵抗素子の異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態第1抵抗状態であるメモリセルMCの状態をリセット状態、可変抵抗素子が低抵抗状態第2抵抗状態であるメモリセルMCの状態をセット状態と呼ぶ。また、リセット状態のメモリセルMCをセット状態に遷移させる動作をセット動作、セット状態のメモリセルMCをリセット状態に遷移させる動作をリセット動作と呼ぶ。したがって、書き込み動作は、メモリセルMCにセット動作或いはリセット動作させることをいう。このメモリセルMCは、固体電解質の性質を有する。これは、図3中Bに示すように、バイアスの方向印加電圧の極性によって電圧-電流特性が非対称となる性質である。図3中Bから分かるように、メモリセルMCの電圧-電流特性は、印加電圧V=0の近傍を除いて、セル電流は、I~AexpαVA、αは定数で近似することができる。リセット状態のメモリセルMCに順方向バイアスをかけた場合、リセット状態のメモリセルMCに逆方向バイアスをかけた場合及びセット状態のメモリセルMCに逆方向バイアスをかけた場合の係数αは同程度となる。これに対して、セット状態のメモリセルMCに順方向バイアスをかけた場合の係数αは格段に大きくなる。なお、印加電圧V=0の近傍では、lnIは、±∞になる。リセット状態のメモリセルMCに順方向バイアスをかけた場合、印加電圧Vが0V近傍からセット電圧Vsetまでの範囲では、メモリセルMCはリセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a0。そして、印加電圧Vがセット電圧Vset以上になると、メモリセルMCの状態は、リセット状態からセット状態に非可逆的に遷移するセット動作矢印a1。一方、セット状態のメモリセルMCに順方向バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a2。しかし、セット状態のメモリセルMCは、順方向バイアスをかけている限り、印加電圧Vを大きくしていってもリセット状態に遷移しない。リセット状態のメモリセルMCに逆バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a3。しかし、リセット状態のメモリセルMCは、逆方向バイアスをかけている限り、印加電圧Vを大きくしていってもセット状態に遷移しない。一方、セット状態のメモリセルMCに逆方向バイアスをかけた場合、印加電圧が0Vからこの逆バイアスが0Vから電圧-Vreset以下では、Vresetを、リセット電圧と呼ぶまでの範囲では、メモリセルMCはセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a3。そして、印加電圧Vが電圧-Vreset以下になると、メモリセルMCの状態は、セット状態からリセット状態に非可逆的に遷移するリセット動作。図4は、メモリセルアレイ1の一部の等価回路図である。この図には、メモリセルアレイ1の一部として、メモリセルマットMM0のビット線BL0~BL2、ワード線WL00~WL02、及び複数のメモリセルMCが示されている。図4の場合、各メモリセルMCは、ビット線BLにアノードNa、ワード線WLにカソードNcが接続されている。次に、図4の等価回路を参照しながら、メモリセルMCに対する書き込み動作について説明しておく。なお、説明の便宜上、アクセス対象となるメモリセルを選択メモリセル、その他のメモリセルを非選択メモリセル、選択メモリセルに接続されたビット線を選択ビット線、選択メモリセルに接続されたワード線を選択ワード線、非選択メモリセルに接続されたビット線を非選択ビット線、非選択メモリセルに接続されたワード線を非選択ワード線と呼ぶこともある。また、選択ビット線及び選択ワード線の総称として選択配線、非選択ビット線及び非選択ワード線の総称として非選択配線と呼ぶこともある。ここでは、全てのメモリセルMCがリセット状態であった場合において、メモリセルマットMM0のメモリセルMC001を選択メモリセルとし、この選択メモリセルMC001をセット動作させる場合について説明する。選択メモリセルMC001をセット動作させる場合、選択メモリセルMC001に接続された選択ビット線BL00にセット電圧Vset、選択メモリセルMC001に接続された選択ワード線WL01に0Vを印加すれば良い。但し、その際には、メモリセルMC000、MC002等などその他の非選択メモリセルMCのデータディスターブを防止するために工夫が必要となる。その一つの方法として、非選択ビット線BL01及びBL02並びに非選択ワード線WL00及びWL02に、セット電圧Vsetの半分の電圧Vset/2を印加する方法がある。この場合、非選択ビット線BL01及びBL02並びに非選択ワード線WL00及びWL0の各交差部に接続された非選択メモリセルMC010、MC012、MC020及びMC022には、バイアスがかからない。また、選択ビット線BL00に接続された非選択メモリセルMC000及びMC002並びに選択ワード線WL01に接続された非選択メモリセルMC011及びMC021には電圧Vset/2の順方向バイアスはかかるものの、この電圧Vset/2は、図3中Bに示すメモリセルMCの特性から分かるように、セット動作が生じるほどの順方向バイアスではない。以上の方法によれば、非選択メモリセルMCのデータディスターブを招くことなく、選択メモリセルMC001にのみセット動作させることができる。しかし、この方法を用いた場合、固定電位間で順方向バイアスがかかる非選択メモリセルが多数発生するため、消費電流が増大する点などが問題となる。そのため、例えば、大容量のファイルメモリとして、これらメモリセルを利用する場合、書き込み動作に関係するメモリセルの範囲をできるだけ抑えて対処する必要がある。その結果、装置全体に占めるメモリセルの占有率の低下を招くことになり、3次元化が容易なクロスポイント型のメモリセルの特徴を十分に発揮することができない。以上の問題を解決する方法として、フローティングアクセス方式による書き込み動作がある。図12は、フローティングアクセス方式による書き込み動作セット動作時のメモリセルアレイのバイアス状態を示す図であり、本実施形態の比較例となるものである。なお、図12中において~は、フローティング状態であることを表わしている。例えば、Vset/2~は、電圧Vset/2が印加された状態でフローティング状態になったことを意味している。フローティングアクセス方式は、選択メモリセルに対してセット電圧或いはリセット電圧を印加する一方、非選択メモリセルに接続されたビット線或いはワード線の少なくとも一方をフローティング状態にする方式であり、非選択メモリセルを自己整合的に分布されたバイアス状態に置く方式である。ここでは、具体例として、全てのメモリセルMCがリセット状態であった場合において、メモリセルマットMM0のメモリセルMC001を選択メモリセルとし、この選択メモリセルMC001にセット動作させる場合を説明する。フローティングアクセス方式よる書き込み動作は、メモリセルMCの抵抗状態を保持している状態以下、スタンバイ状態と呼ぶにあるメモリアレイを、メモリセルMCをアクセス可能な状態以下、アクティブスタンバイ状態と呼ぶにするアクセス準備ステップ第1ステップと、アクティブスタンバイ状態のメモリセルアレイのメモリセルMCに対して実際にアクセスするアクセスステップ第2ステップの2つのステップによって実現される。なお、アクセスステップにおけるメモリセルアレイの状態をアクセス状態と呼ぶ。セット動作前、メモリセルアレイ1はスタンバイ状態にある。ここでは、ビット線ドライバ及びワード線ドライバ図示せずから全てのビット線BL00~BL02及びワード線WL00~WL02に対して、接地電圧0V程度の電圧を印加しておく。続いて、アクセス準備ステップでは、図12に示すように、ビット線ドライバ及びワード線ドライバから全てのビット線BL00~BL02及びワード線WL00~WL02に対して、セット電圧Vsetの半分の電圧Vset/2を印加する。そして、アクセスステップでは、図12に示すように、非選択ビット線BL01及びBL02並びに非選択ワード線WL00及びWL02をフローティング状態Vset/2~にした後図12中s1、ビット線ドライバ及びワード線ドライバから選択ビット線BL00に対してセット電圧Vset、選択ワード線WL01に対して0Vをそれぞれ印加する図12中s2。このアクセスステップによって、選択メモリセルMC001には、セット電圧Vsetの順方向バイアスがかかる。一方、非選択メモリセルMCにも、選択ビット線BL00から選択ワード線WL00に向かう電流パスによって、何らかのバイアスがかかることになる。但し、非選択メモリセルMCを経由する電流パスは、少なくとも3つの非選択メモリセルMCを経由することになる。例えば、図12中点線矢印で示す電流パスP0の場合、選択ビット線BL00から選択ワード線WL01に向けて、3つの非選択メモリセルMC000、MC010及びMC011を経由する。つまり、非選択メモリセルを経由する電流パスでは、セット電圧Vsetが少なくとも3つの非選択メモリセルMCによって分圧されることになる。その結果、非選択メモリセルMCには、その配置場所に応じて自己整合的に決まるセット電圧Vset未満の電圧しか印加されないことになる。また、非選択メモリセルMCを経由する電流パスには、電流パスP0における非選択メモリセルMC010のように、必ず逆方向バイアスがかかる非選択メモリセルMCが存在するため、ごく僅かな電流しか流れない。その結果、メモリセルアレイにおける消費電力を抑えることができる。さらに、このフローティングアクセス方式による書き込み動作は、アクセスステップにおいて、非選択配線をフローティング状態にすれば良いだけなので、特別な周辺回路を必要とせずチップ面積の増大を伴うことなく実現することができる。但し、以上説明した比較例に係る書き込み動作は、理想的な特性を持つメモリセルアレイを想定したものである。そして、実際には、メモリセルアレイの微細加工などによって、メモリセルアレイには、図13中点線で示すように、ビット線BL間、ワード線WL間、ビット線BL-接地線GND間及びワード線WL-接地線GND間において、寄生容量Cbb、Cww、Cbg及びCwgがそれぞれ発生することになる。そのため、比較例に係る書き込み動作では、以下のような問題が生じる。メモリセルアレイを微細加工した場合、ビット線BL-接地線GND間或いはワード線WL-接地線GND間の距離と比べて、ビット線BL間或いはワード線WL間の距離が非常に小さくなる。そのため、上記寄生容量は、Cbb>>Cbg、Cww>>Cwgの関係になる。したがって、実際には、非選択ビット線BL01及びBL02をフローティング状態にした後図13中s1、選択ビット線BL00の電位を電圧Vset/2からセット電圧Vsetにすると図13中s2、寄生容量Cbbによる容量性結合によって非選択ビット線BL01及びBL02の電圧が上昇する図11中a1、s3。例えば、ビット線BL間の容量性結合の結合係数が1であった場合、フローティング状態の非選択ビット線BL01及びBL02の電位は、電圧Vset/2付近からセット電圧Vset付近まで、電圧Vset/2だけ上昇してしまう。ワード線WLについても同様であり、例えば、ワード線WL間の容量性結合の結合係数を1とした場合、非選択ワード線WLの電位は、電圧Vset/2付近から0V付近まで、電圧Vset/2だけ降下してしまう図13中s3。その結果、非選択メモリセルMCにもセット電圧Vsetの順方向バイアスがかかることになり、延いては、非選択メモリセルMCのデータディスターブが発生することになる。メモリセルMCにリセット動作させる場合については詳しい説明は省略するが、上記セット動作させる場合と同様に、配線間の結合容量の影響によってデータディスターブが発生するおそれがある。そこで、本実施形態では、容量性結合の影響によるデータディスターブを抑制すべく、アクセスステップにおけるディスターブマージンが十分に確保できるフローティングアクセス方式による書き込み動作を用いる。図5は、本実施形態に係るフローティングアクセス方式による書き込み動作セット動作時のメモリセルアレイ1のバイアス状態を示す図である。なお、図中の各表示については、図13に倣っている。また、図6は、本実施形態に係るセット動作時の各配線の電位変化を示す図である。なお、図中太実線で示す電位は、アクセス準備ステップ完了時の電位であり、細実線で示す電位は、選択ビット線に対するセット電圧印加後の電位を示している。なお、この細実線は、配線間の容量性結合の結合係数を1とした場合の電位である。ここでは、具体例として、全てのメモリセルMCがリセット状態であった場合において、メモリセルマットMM0のメモリセルMC001を選択メモリとし、この選択メモリセルMC001にセット動作させる場合を説明する。なお、ここでは、理解を容易にするため、セット電圧Vsetを、例えば、3.0Vであるとし、ビット線BL間及びワード線WL間の容量性結合の結合係数を1として具体的な数値を示して説明しているが、本実施形態は、後述の通り、これら示された数値に限定されるものではないことに留意されたい。本実施形態に係るセット動作は、以下に説明するように、比較例に係るセット動作と比べ、アクセス準備ステップにおけるメモリセルアレイ1のバイアス状態が異なる。セット動作前のスタンバイ状態については、比較例の場合と同様であるため説明を省略する。続いて、アクセス準備ステップでは、図5に示すように、ビット線ドライバ2 ́から、選択ビット線BL00に対して1.5V、非選択ビット線BL01及びBL02に対して0.5Vをそれぞれ印加する。また、ワード線ドライバ3 ́から、選択ワード線WL01に対して1.5V、非選択ワード線WL00及びWL02に対して2.5Vをそれぞれ印加する。そして、アクセスステップでは、図5に示すように、非選択ビット線BL01及びBL02並びに非選択ワード線WL00及びWL02をフローティング状態0.5V~並びに2.5V~にした後図5中s1、ビット線ドライバ2 ́から選択ビット線BL00に対して3.0Vを印加すると共に、ワード線ドライバ3 ́から選択ワード線WL01に対して0Vを印加する図5中s2。このアクセスステップによって、選択メモリセルMC001には、セット電圧Vsetである3.0Vの順方向バイアスがかかる。一方、選択ビット線BL00の電位を1.5Vから3.0Vにすると図5及び図6中s2、寄生容量Cbbによる容量性結合によって非選択ビット線BL01及びBL02の電位が上昇する図5中a1、図5及び図6中s3。具体的には、フローティング状態の非選択ビット線BL01及びBL02の電位は、0.5V付近から2.0V付近まで1.5だけ上昇する。ワード線WLについても同様であり、選択ワード線WL01の電位を1.5Vから0Vにすると図5及び図6中s2、寄生容量Cwwを介して非選択ワード線WL00及びWL02の電位が下降する図5中a2、図5及び図6中s3。具体的には、フローティング状態の非選択ワード線WL00及びWL02の電位は、2.5V付近から1.0V付近まで1.5Vだけ下降する。しかし、本実施形態の場合には比較例の場合とは異なり、いずれの非選択メモリセルMCにもセット電圧Vsetに満たない3.0V未満の順方向バイアスしかかからない。具体的には、選択ビット線BL00に接続された非選択メモリセルMC00及びMC02には2.0V、その他の非選択メモリセルMCには1.0Vの順方向バイアスしかかからない。つまり、本実施形態の係るセット動作によれば、配線間の容量性結合の結合係数が1という最悪の条件を想定した場合であっても、最低1.0Vのディスターブマージンを確保することができる。図7は、本実施形態に係るフローティングアクセス方式の書き込み動作リセット動作時の各配線の電位変化を示す図である。なお、図中の各表示については、図6に倣っている。また、本実施形態に係るリセット動作時のメモリセルアレイ1のバイアス状態を示す図については具体的な数値を除き図5と同様であるため省略している。ここでは、理解を容易にするため、リセット電圧Vresetを、例えば、3.0Vであるとし、ビット線BL間及びワード線WL間の容量性結合の結合係数を1として具体的な数値を示して説明しているが、本実施形態は、後述の通り、これら示された数値に限定されるものではないことに留意されたい。リセット動作前のスタンバイ状態については、比較例の場合と同様であるため説明を省略する。続いて、アクセス準備ステップでは、図7に示すように、ビット線ドライバ2 ́から、選択ビット線BLに対して0.5V、非選択ビット線BLに対して1.5Vをそれぞれ印加する。また、ワード線ドライバ3 ́から、選択ワード線WLに対して2.5V、非選択ワード線WLに対して1.5Vをそれぞれ印加する。そして、アクセスステップでは、非選択ビット線BL及び非選択ワード線WLをそれぞれフローティング状態にした後、図7に示すように、ビット線ドライバ2 ́から選択ビット線BLに対して0Vを印加すると共に、ワード線ドライバ3 ́から選択ワード線WLに対して3.0Vを印加する図7中s2。このアクセスステップによって、選択メモリセルMCにはリセット電圧Vresetである3.0Vの逆方向バイアスがかかる。一方、選択ビット線BLの電位を0.5Vから0Vにすると図5中s2、寄生容量Cbbを介して非選択ビット線BLの電位が下降する図5中s3。具体的には、フローティング状態の非選択ビット線BLの電位は、1.5V付近から1.0V付近まで0.5Vだけ下降する。ワード線WLについても同様であり、選択ワード線WLの電位を2.5Vから3.0Vにすると図7中s2、寄生容量Cwwによる容量性結合によって非選択ワード線WLの電位が上昇する図7中s3。具体的には、フローティング状態の非選択ワード線WLの電位は、1.5V付近から2.0V付近まで0.5Vだけ上昇する。しかし、いずれの非選択メモリセルMCにもリセット電圧Vresetに満たない3.0V未満の逆方向バイアスしかかからない。具体的には、選択ビット線BL及び非選択ワード線WL間に接続された非選択メモリセルMC並びに非選択ビット線BL及び選択ワード線WL間に接続された非選択メモリセルには2.0V、その他の非選択メモリセルMCには1.0Vの逆方向バイアスしかかからない。つまり、本実施形態の係るリセット動作によれば、配線間の容量性結合の結合係数が1という最悪の条件を想定した場合であっても、最低1.0Vのディスターブマージンを確保することができる。なお、図5~図7に示した書き込み動作の例では、容量性結合の結合係数を1とし、選択配線の電位変化によって、全ての非選択配線の電位もこれと同じだけ変化する場合を想定していた。しかし、実際には、選択配線-非選択配線間の全ての容量性結合の結合係数が1であることはなく、0~1の範囲で分布している。そして、その分布は、選択配線に対する非選択配線の距離が長くなるほど小さくなる傾向にある。したがって、セット動作時においては、アクセスステップで選択メモリセルMCに対してセット電圧Vsetである3.0Vの順方向バイアスをかけた時、電位が0.5V付近から2.0V付近まで上昇してしまう非選択ビット線BLが存在し得る一方、電位が0.5V付近からほぼ変化しない非選択ビット線BLも存在し得る。つまり、実際には、選択メモリセルMCに対してセット電圧Vsetの順方向バイアスをかけた後の非選択ビット線BLの電位は、0.5V~2.0Vの範囲で分布することに注意されたい。また、これと同様に、リセット動作時においても、選択メモリセルMCに対してリセット電圧Vresetの逆方向バイアスをかけた後の非選択ビット線BLの電位は、1.0V~1.5Vの範囲で分布することに注意されたい。いずれの場合であっても、図5~図7を用いて説明した本実施形態に係る書き込み動作によれば、アクセスステップにおけるディスターブマージンを最低でも1.0V確保することができる。ここまでは、具体的な数値を用いて本実施形態に係る書き込み動作を説明したが、一般的には、各配線の電位は、次のように説明することができる。図8は、本実施形態に係るセット動作時の各配線の電位変化を説明する図である。なお、図中の各表示については、図6に倣っている。アクセス準備ステップ完了時の選択ビット線、非選択ビット線、選択ワード線、非選択ワード線の電位をそれぞれUbU1、U、VwV1、Vとし、確保したいディスターブマージンをΔで表すと、それらの関係は、一般的に数1のように表すことができる。[数1]V-U≦Vreset-Δ1UVset-Ub-V-Vw≦Vset-Δ2VwΔ≦V3UΔ≦Ub4U<Ub≦Vw<V5数1において、1及び2式は、非選択ビット線-非選択ワード線間、3式は、選択ビット線-非選択ワード線間、4式は、非選択ビット線-選択ワード線間の電位の関係を示し、5式は、アクセス準備ステップにおいて、全てのメモリセルに逆方向バイアスがかかるための条件を示している。セット動作において、ディスターブマージンΔを確保するには、アクセス準備ステップにおいて、全てのメモリセルに順方向バイアスがかからないように各配線の電位を設定する必要がある。したがって、数1中5式から、Vw-Ub>V-Uを具備するように、各配線の電位を設定する。なお、ビット線ドライバ2 ́、ワード線ドライバ3 ́の設計等の都合から、多くの電位を用意できないような場合には、例えば、図5及び図6に示す具体例のように、Vw=Ubとし、U2Δ≦Vとすれば良い。図9は、本実施形態に係るリセット動作時の各配線の電位変化を説明する図である。なお、図中の各表示については、図7に倣っている。リセット動作の場合、各配線のアクセス準備ステップ完了時の選択ビット線、非選択ビット線、選択ワード線、非選択ワード線の電位の関係は、一般的に数2のように表すことができる。[数2]VΔ≦Vw6UbΔ≦U7Vw-Ub≦Vreset-Δ8VVreset-Vw-U-Ub≦Vreset-Δ9Ub<U≦V<Vw10数2において、6式は、選択ビット線-非選択ワード線間、7式は、非選択ビット線-選択ワード線間、8式は、選択ビット線-選択ワード線間、9式は、非選択ビット線-非選択ワード線間の電位の関係を示し、10式は、アクセス準備ステップにおいて、全てのメモリセルに逆方向バイアスがかかるための条件を示している。リセット動作において、ディスターブマージンΔを確保するには、セット動作時と同様、アクセス準備ステップにおいて、全てのメモリセルに順方向バイアスがかからないように各配線の電位を設定する必要がある。つまり、数2中10式から、Vw-Ub>V-Uを具備するように、各配線の電位を設定する。なお、ビット線ドライバ2 ́、ワード線ドライバ3 ́の設計等の都合から、多くの電位を用意できないような場合には、例えば、図7に示す具体例のように、V=Uとし、Ub2Δ≦Vwとすれば良い。以上、本実施形態によれば、比較例の場合と同様にチップ面積の増大を伴うことなく低消費電力化を実現できる共に、比較例の場合と比べ、信頼性の高い書き込み動作を実現した半導体記憶装置を提供することができる。[第2の実施形態]第1の実施形態では、1つのメモリセルMCに書き込み動作する場合について説明したが、第2の実施形態では、複数のメモリセルMCに同時に書き込み動作する場合について説明する。図10は、本実施形態に係るフローティングアクセス方式による書き込み動作時の配線の選択例を示す図である。メモリセルMCに過剰なセル電流が流れると、メモリセルMCの特性が変化してしまうため、書き込み動作する際には、センスアンプSAによって、メモリセルMCに流れるセル電流をモニタする必要がある。この点、複数のメモリセルMCに同時に書き込み動作する際、例えば、1本のビット線BL00を選択ビット線とし、これに接続されている複数のメモリセルMC000、MC001、を選択メモリセルとしてしまうと、選択ビット線BL00には、これら選択メモリセルMC000、MC001、に流れるセル電流が重畳的に流れてしまい、センスアンプSAは、個々の選択メモリセルMC000、001、のセル電流をモニタすることはできない。したがって、本実施形態では、複数のメモリセルMCに対して同時に書き込み動作する場合、例えば、図10に示すように、1本のワード線WL01を選択ワード線とし、これに接続された複数のメモリセルMC000、MC011、MC021、MC031、を選択メモリセルとする。このように選択することで、各メモリセルMCのセル電流をそれぞれに対応したセンスアンプSAでモニタしながら、複数のメモリセルMCに対して同時にデータを書き込むことができる。また、本実施形態では、上述のように、1本のワード線WLに共通に接続されたメモリセルMCであれば同時にデータを書き込むことができる。したがって、図2に示すようなメモリセルアレイ1の場合、例えば、ワード線WL01を選択ワード線にすると、このワード線WL01を共有する2つのメモリセルマットMM0及びMM1のメモリセルMCに対して同時にデータを書き込むことができる。そのため、複数のメモリセルに対する書き込み動作をより高速に処理することができる。逆に、例えば、図11に示すように、ワード線WL01を選択ワード線とし、それに接続されたメモリセルMCを1個おきに選択メモリセルとし、同時にデータを書き込むメモリセル数を少なくすることもできる。この場合、メモリセルMC001、MC021、が選択メモリセルとなり、ビット線BL00、BL02、が選択ビット線となる。このように配線の選択方法は、隣接する2本のビット線BL、例えば、BL00及びBL01で1つのセンスアンプSAを共有している場合などに有効である。また、ワード線ドライバ3 ́の駆動能力の点から、同時にデータを書き込むメモリセル数を制限したい場合などにも使える。なお、セット動作時及びリセット動作時のメモリセルアレイ1のバイアス状態や各配線の電位変化については、第1の実施形態と同様であるため省略する。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。