第1のCMOS回路と、共通するフローティングゲートを有し、3個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第1のCMOS回路とに接続する2n-1-1個nは3以上の整数のニューロンCMOS回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するn個のデジタル変換出力端子と、を備えることを特徴とするニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記ニューロンCMOS回路は、電源電圧が印加され、第1の容量を有する第1のゲートと、アナログ入力電圧が印加され、第2の容量を有する第2のゲートと、前記第1のCMOS回路と接続し、第3の容量を有する第3のゲートと、を備えることを特徴とする請求項1に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記第1の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第2の容量は基本容量の2n-1倍に等しく、前記第3の容量は前記基本容量の2n-1-i倍に等しく、前記iは1番目の前記ニューロンCMOS回路から2n-1-1番目の前記ニューロンCMOS回路に対応する整数であることを特徴とする請求項1又は2に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記ニューロンCMOS回路の閾値と前記CMOS回路の閾値は、電源電圧の1/2であることを特徴とする請求項3に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記量子化出力部は、前記ニューロンCMOS回路と前記第1のCMOS回路とにそれぞれ直列に接続する2n-1個のCMOS回路を備えることを特徴とする請求項1乃至4の何れか一に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記エンコード部は、前記量子化出力電圧をVii=1~2n-1-1、前記デジタル変換出力端子に出力される電圧をVOii=1~n-2とすると、i番目のデジタル変換出力端子に出力される電圧VOii=1~n-2と、前記量子化出力電圧をVii=1~2n-1-1とは、以下の式の関係を満たすことを特徴とする請求項1乃至5の何れか一に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。第1のCMOS回路と、共通するフローティングゲートを有し、3個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第1のCMOS回路とに接続する7個のニューロンCMOS回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続する4個のデジタル変換出力端子と、を備えることを特徴とするニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記ニューロンCMOS回路は、電源電圧が印加され、第1の容量を有する第1のゲートと、アナログ入力電圧が印加され、第2の容量を有する第2のゲートと、前記第1のCMOS回路と接続し、第3の容量を有する第3のゲートと、を備えることを特徴とする請求項7に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記第1の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第2の容量は基本容量の8倍に等しく、前記第3の容量は前記基本容量の8-i倍に等しく、前記iは1番目の前記ニューロンCMOS回路から7番目の前記ニューロンCMOS回路に対応する整数であることを特徴とする請求項7又は8に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記ニューロンCMOS回路の閾値と前記CMOS回路の閾値は、電源電圧の1/2であることを特徴とする請求項9に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記量子化出力部は、前記ニューロンCMOS回路と前記第1のCMOS回路とにそれぞれ直列に接続する8個のCMOS回路を備えることを特徴とする請求項7乃至10の何れか一に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記エンコード部は、偶数番目の前記ニューロンCMOS回路に接続した前記CMOS回路にそれぞれ直列に接続する3個のCMOS回路と、奇数番目の前記ニューロンCMOS回路に接続する4個の前記CMOS回路と、偶数番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する3個の前記CMOS回路と、に接続し、7個の前記CMOS回路から出力される量子化出力電圧を演算する7個のNAND回路と、前記7個のNAND回路に接続する1個のNAND回路と、2番目及び6番目の前記ニューロンCMOS回路に接続する前記CMOS回路と、4番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する前記CMOS回路と、に接続し、3個の前記CMOS回路から出力される量子化出力電圧を演算する3個のNAND回路と、前記3個のNAND回路に接続する1個のNAND回路と、を備えることを特徴とする請求項7乃至11の何れか一に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。前記デジタル変換出力端子は、前記第1のCMOS回路に直列に接続するCMOS回路に接続し、第1のビットを出力する第1のデジタル変換出力端子と、前記4番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する前記CMOS回路に接続し、第2のビットを出力する第2のデジタル変換出力端子と、前記3個のNAND回路に接続するNAND回路に接続し、第3のビットを出力する第3のデジタル変換出力端子と、前記7個のNAND回路に接続するNAND回路に接続し、第4のビットを出力する第4のデジタル変換出力端子と、を備えることを特徴とする請求項7乃至12の何れか一に記載のニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器。フラッシュ型AD変換器は、分解能を高くしようとするとレイアウト面積及び消費電力が指数関数的に増加する。本発明は、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型AD変換器を提供することを目的とする。本発明の一実施形態によると、第1のCMOS回路と、共通するフローティングゲートを有し、3個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第1のCMOS回路の出力に接続する2n-1-1個nは3以上の整数のニューロンCMOS回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するn個のデジタル変換出力端子と、を備えることを特徴とするニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器が提供される。前記ニューロンCMOS回路は、電源電圧が印加され、第1の容量を有する第1のゲートと、アナログ入力電圧が印加され、第2の容量を有する第2のゲートと、前記第1のCMOS回路と接続し、第3の容量を有する第3のゲートと、を備えてもよい。前記第1の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第2の容量は基本容量の2n-1倍に等しく、前記第3の容量は前記基本容量の2n-1-i倍に等しく、前記iは1番目の前記ニューロンCMOS回路から2n-1-1番目の前記ニューロンCMOS回路に対応する整数であってもよい。前記ニューロンCMOS回路の閾値と前記CMOS回路の閾値は、電源電圧の1/2であってもよい。前記量子化出力部は、前記ニューロンCMOS回路と前記第1のCMOS回路とにそれぞれ直列に接続する2n-1個のCMOS回路を備えてもよい。前記エンコード部は、前記量子化出力電圧をVii=1~2n-1-1、前記デジタル変換出力端子に出力される電圧をVOii=1~n-2とすると、i番目のデジタル変換出力端子に出力される電圧VOii=1~n-2と、前記量子化出力電圧をVii=1~2n-1-1とは、以下の式の関係を満たしてもよい。本発明の一実施形態によると、第1のCMOS回路と、共通するフローティングゲートを有し、3個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第1のCMOS回路の出力に接続する7個のニューロンCMOS回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続する4個のデジタル変換出力端子と、を備えることを特徴とするニューロンCMOS回路を備えるフラッシュ型アナログ-デジタル変換器が提供される。前記ニューロンCMOS回路は、電源電圧が印加され、第1の容量を有する第1のゲートと、アナログ入力電圧が印加され、第2の容量を有する第2のゲートと、前記第1のCMOS回路と接続し、第3の容量を有する第3のゲートと、を備えてもよい。前記第1の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第2の容量は基本容量の8倍に等しく、前記第3の容量は前記基本容量の8-i倍に等しく、前記iは1番目の前記ニューロンCMOS回路から7番目の前記ニューロンCMOS回路に対応する整数であってもよい。前記ニューロンCMOS回路の閾値と前記CMOS回路の閾値は、電源電圧の1/2であってもよい。前記量子化出力部は、前記ニューロンCMOS回路と前記第1のCMOS回路とにそれぞれ直列に接続する8個のCMOS回路を備えてもよい。前記エンコード部は、偶数番目の前記ニューロンCMOS回路に接続した前記CMOS回路にそれぞれ直列に接続する3個のCMOS回路と、奇数番目の前記ニューロンCMOS回路に接続する4個の前記CMOS回路と、偶数番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する3個の前記CMOS回路と、に接続し、7個の前記CMOS回路から出力される量子化出力電圧を演算する7個のNAND回路と、前記7個のNAND回路に接続する1個のNAND回路と、2番目及び6番目の前記ニューロンCMOS回路に接続する前記CMOS回路と、4番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する前記CMOS回路と、に接続し、3個の前記CMOS回路から出力される量子化出力電圧を演算する3個のNAND回路と、前記3個のNAND回路に接続する1個のNAND回路と、を備えてもよい。前記デジタル変換出力端子は、前記第1のCMOS回路に直列に接続するCMOS回路に接続し、第1のビットを出力する第1のデジタル変換出力端子と、前記4番目の前記ニューロンCMOS回路に接続した前記CMOS回路に接続する前記CMOS回路に接続し、第2のビットを出力する第2のデジタル変換出力端子と、前記3個のNAND回路に接続するNAND回路に接続し、第3のビットを出力する第3のデジタル変換出力端子と、前記7個のNAND回路に接続するNAND回路に接続し、第4のビットを出力する第4のデジタル変換出力端子と、を備えてもよい。本発明によると、分解能を高くしても、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型AD変換器が提供される。本発明においては、上記課題を解決するために、コンパレータよりも回路構造が簡単で、回路規模及び消費電力の少ないニューロンCMOS回路を用いてフラッシュ型AD変換器を構成することを鋭意検討した。本発明者らは、電源電圧の1/2を閾値とするCMOS回路を用いて、アナログ入力電圧が電源電圧の1/2以上の場合と、アナログ入力電圧が電源電圧の1/2未満の場合とで、ニューロンCMOS回路に印加する電圧を切り替えることにより、従来のフラッシュ型AD変換器を構成する場合に必要とされたコンパレータの約半分の2n-1-1個のニューロンCMOS回路でフラッシュ型AD変換器を構成できることを見出した。以下、図面を参照して本発明に係るフラッシュ型AD変換器について詳細に説明する。但し、本発明のフラッシュ型AD変換器は多くの異なる態様で実施することも可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。4ビットAD変換器ここで、後述する本願発明に係るフラッシュ型AD変換器の理解をしやすくするために、本発明者らが以前に発明し、2010年2月4日に財団法人北九州産業学術推進機構の主催による第2回ユニーク自作チップコンテストinひびきのにおいて発表した4ビットAD変換器について、まず説明する。図1は、4ビットAD変換器900の回路図である。また、図2aはニューロンCMOS回路901であり、図2bはニューロンCMOS回路901の等価回路991の回路図である。4ビットAD変換器900は、8個のCMOS回路と、3個のニューロンCMOS回路とを含む。図1においてNii=1~8はCMOS回路を示し、νCMOSii=1~3はニューロンCMOS回路を示す。なお、νCMOS1はニューロンCMOS回路901で、νCMOS2はニューロンCMOS回路903で、νCMOS3はニューロンCMOS回路905で構成される。ここで、ニューロンCMOS回路とは、CMOSのフローティングゲートに複数のゲートを配設した回路である。図1及び図2においては、ニューロンCMOS回路のnチャネルMOSFET以下、NMOSというとpチャネルMOSFET以下、PMOSというのフローティングゲートを共通にして、複数のゲートを配設した構成を示したが、NMOSとPMOSのそれぞれのフローティングゲートに並列に接続する複数のゲートを配設することもできる。本願発明に係るニューロンCMOS回路には、回路構成がシンプルであるため、NMOSとPMOSのフローティングゲートを共通にして、複数のゲートを配設したニューロンCMOS回路が好ましい。ニューロンCMOS回路901は、PMOSのソースに電源電圧VDDが印加され、NMOSのソースは接地する。また、ニューロンCMOS回路901には、容量C11のゲートと容量C12のゲートが配設される。ニューロンCMOS回路903には、容量C21のゲート、容量C22のゲート及び容量C23のゲートが配設される。ニューロンCMOS回路905には、容量C31のゲート、容量C32のゲート、容量C33のゲート及び容量C34のゲートが配設される。4ビットAD変換器900において、各CMOS回路の閾値は電源電圧VDDの1/2、各ニューロンCMOS回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの1/2とする。Ci1i=1~3、Ci2i=1~3、Ci3i=2~3及びC34はニューロンCMOS回路の閾値を決定するための容量であり、以下の式2~5の関係を有する。ただし、nはビット数を表す自然数であり、4ビットAD変換器900においては4である。なお、Cuは半導体の設計上で最適に設定される基本容量である。ただし、4ビットAD変換器900においては、C34=Cuである。4ビットAD変換器900において、アナログ入力電圧VINはCMOS回路N1と、νCMOSii=1~3の容量Ci1i=1~3を有する各ゲートとに入力される。CMOS回路N1は、アナログ入力電圧VINがVDD/2以上の場合には0Vを出力し、アナログ入力電圧VINがVDD/2未満の場合には電源電圧VDDを出力する。CMOS回路N1に接続するCMOS回路N2は、CMOS回路N1の量子化出力電圧を反転してAD変換出力VO1をデジタル変換出力端子に出力する。また、CMOS回路N2からの量子化出力電圧は、CMOS回路N3により反転され、νCMOSii=1~3の容量Ci2i=1~3を有する各ゲートに入力される。νCMOS1は、2つのゲートに入力される電圧に応じて、式6のように量子化出力電圧V1を出力する。式6に式2~3を代入して、AD変換出力VO1が0の場合と、VDDの場合とで整理すると、式7のようになる。電圧V1はCMOS回路N4により反転され、AD変換出力VO2としてデジタル変換出力端子に出力される。また、CMOS回路N5は、CMOS回路N4からの量子化出力電圧を更に反転した電圧をC23及びC33に印加する。なお、電圧V1をCMOS回路N4とN5により2度反転してC23及びC33に印加しているが、これは波形整形のためである。νCMOS2は、3つのゲートに入力される電圧に応じて、式8のように電圧V2を出力する。電圧V2はCMOS回路N6により反転され、AD変換出力VO3としてデジタル変換出力端子に出力される。また、CMOS回路N7は、CMOS回路N6からの量子化出力電圧を更に反転した電圧をC34に印加する。なお、電圧V2をCMOS回路N6とN7により2度反転してC34に印加しているが、これは波形整形のためである。νCMOS3は、4つのゲートに入力される電圧に応じて、式10のように量子化出力電圧V3を出力する。したがって、図3に示すように、4ビットAD変換器900は、アナログ入力電圧VINに応じて4ビットのAD変換出力VO1~VO4を4個のデジタル変換出力端子に出力することができる。4ビットAD変換器900は、回路中に抵抗器やコンパレータを用いることなく、3つのニューロンCMOS回路901~905及び8個のCMOS回路N1~N8のみを用いてシンプルな回路構造を構成することができ、優れたAD変換器を実現することができる。しかし、4ビットAD変換器900は、nビットに拡張するのが難しい。4ビットAD変換器900をnビットに拡張する場合、n-1個のニューロンCMOS回路が必要となる。このとき、n-1番目のニューロンCMOS回路には、n個のゲートの入力端子を備えることになる。すなわち、n-1番目のニューロンCMOS回路には、容量の異なるn個のゲートを備える必要があり、変換出力のビット数が増加するに連れて回路の製造が困難になる。また、ゲート数の増加に伴って、フローティングゲートの電圧変化が小さくなり動作が不安定になる。本発明に係る4ビットフラッシュ型AD変換器上述の課題を解決し、4ビットAD変換器900の問題点を解消する、本発明に係るフラッシュ型AD変換器について、以下に説明する。本発明に係るフラッシュ型AD変換器は、3つのゲートを有するニューロンCMOS回路を2n-1-1個用いることにより、nビットここで、nは3以上の整数のフラッシュ型AD変換器を構成することができる。本発明に係るフラッシュ型AD変換器の構成を理解するために、本実施形態においては、まず、4ビットのフラッシュ型AD変換器100を例に説明する。その後、nビットに拡張した場合について説明する。図4は、本発明の一実施形態に係る4ビットフラッシュ型AD変換器100の回路図である。4ビットフラッシュ型AD変換器100は、量子化出力部130とエンコード部150を有する。図4においてNii=1~7、NIN1、NIN2はCMOS回路、νCMOSii=1~7はニューロンCMOS回路である。ニューロンCMOS回路のゲートに付したCi1、Ci2、Ci3i=1~7は、ニューロンCMOS回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係る4ビットフラッシュ型AD変換器100は、アナログ入力電圧VINを入力する端子と並列に接続する7個のニューロンCMOS回路νCMOSii=1~7とを量子化出力部130に備える。また、量子化出力部130には、それぞれのニューロンCMOS回路νCMOSii=1~7に直列に接続する7個の波形整形用のCMOS回路Nii=1~7と、CMOS回路NIN1に直列に接続するCMOS回路NIN2と、を備える。また、4ビットフラッシュ型AD変換器100は、エンコード部150を更に備える。エンコード部150は、偶数番目のCMOS回路N2、N4及びN6にそれぞれ接続するCMOS回路N2a、N4a及びN6aを有し、奇数番目のCMOS回路N1、N3、N5及びN7と、偶数番目のCMOS回路に接続するCMOS回路N2a、N4a及びN6aと、からの量子化出力電圧を演算するNAND回路NAND1~NAND8を有する。NAND回路NAND8はNAND回路NAND1~NAND7の量子化出力電圧を演算して、AD変換出力VO1をデジタル変換出力端子に出力する。また、エンコード部150は、CMOS回路N2、N4a及びN6からの量子化出力電圧を演算するNAND回路NAND9~NAND12を有し、NAND回路NAND12はNAND回路NAND9~NAND11の量子化出力電圧を演算して、AD変換出力VO2をデジタル変換出力端子に出力する。4ビットフラッシュ型AD変換器100は、CMOS回路N4の量子化出力電圧をAD変換出力VO3としてデジタル変換出力端子に出力し、CMOS回路NIN2の量子化出力電圧をAD変換出力VO4としてデジタル変換出力端子に出力する。図5は、図4のi番目のニューロンCMOS回路νCMOSiとその等価回路である。ニューロンCMOS回路νCMOSiにおいて、Ci1は、ニューロンCMOS回路の閾値がフローティングゲート-基板間容量の影響により変動するのを防ぐための容量であり、式11のように、フローティングゲート-基板間容量Ci0図示していないと同容量である。このように、容量Ci1と、フローティングゲート-基板間容量Ci0とを同容量にすることにより、閾値への影響を抑えるニューロンCMOS回路は、これまで報告されていない。Ci2、Ci3はニューロンCMOS回路の閾値を決定するための容量であり、それぞれ次に示す式12、式13の関係を満たす。なお、Cuは半導体の設計上で最適に設定される基本容量で、例えば、0.05pFを用いることができる。また、全てのCMOS回路の閾値は電源電圧VDDの1/2、全てのニューロンCMOS回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの1/2とする。図5において、Ci0はフローティングゲート-基板間容量、Φiは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φiは、次に示す式14のようになる。ニューロンCMOS回路は、フローティングゲートの電圧がVDD/2以上の場合に0V、VDD/2未満の場合に電源電圧VDDを出力する素子である。ニューロンCMOS回路νCMOSiの出力をCMOS回路Niにより反転した電圧が量子化出力電圧Vii=1~7であり、量子化出力電圧Viは式15のようになる。式15に、式11、式12、式13を代入し整理すると、式16のようになる。式18及び式19より、式20のようになる。式20より、アナログ入力電圧VINを0Vから電源電圧VDDまで徐々に増加させると、量子化出力電圧Vii=1~7は、iVDD/16以上になると0VからVDDに変化し、VDD/2になると0に反転し、VDD-iVDD/16以上になると0VからVDDに反転する。すなわち、アナログ入力電圧VINを0Vから電源電圧VDDまで徐々に増加させると、アナログ入力電圧VINがVDD/16増える毎に、量子化出力電圧V1、V2、V3、V4、V5、V6、V7が順次0VからVDDに変化して、入力電圧VINがVDD/2以上になると量子化出力電圧V8がVDDとなり、量子化出力電圧Vii=1~7が0になる。さらに、アナログ入力電圧VINがVDD/16増える毎に量子化出力電圧V7、V6、V5、V4、V3、V2、V1の順番で0VからVDDに反転する。量子化出力電圧Vii=1~7及びV8は、エンコード部150に入力され、エンコード部150により4ビットのAD変換出力に変換している。図6は、図4の回路のアナログ入力電圧VINと、量子化出力電圧V1~V8及びAD変換出力VO1~VO4の関係を表す図である。本実施形態に係る4ビットフラッシュ型AD変換器100は、上述したように、アナログ入力電圧VINに応じて4ビットのAD変換出力VO1~VO4を4個のデジタル変換出力端子に出力することができる。4ビットフラッシュ型AD変換器100は、回路中に抵抗器やコンパレータを用いることなく、フローティングゲートに3つのゲートを有するニューロンCMOS回路を7個用いて回路構造を構成することができる。nビットに拡張する場合にも、4ビットAD変換器900のように容量の異なるn個のゲートを備えたニューロンCMOS回路を用いる必要はない。nビットフラッシュ型AD変換器200は、量子化出力部230とエンコード部250を有する。図7においてNii=1~2n-1-1、NIN1、NIN2はCMOS回路、νCMOSii=1~2n-1-1はニューロンCMOS回路である。ニューロンCMOS回路のゲートに付したCi1、Ci2、Ci3i=1~2n-1-1は、ニューロンCMOS回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係るnビットフラッシュ型AD変換器200は、アナログ入力電圧VINを入力する端子と並列に接続する2n-1-1個のニューロンCMOS回路νCMOSii=1~2n-1-1と1個のCMOS回路NIN1とを量子化出力部230に備える。また、量子化出力部230には、それぞれのニューロンCMOS回路に接続する2n-1-1個の波形整形用のCMOS回路Nii=1~2n-1-1と、CMOS回路NIN1に直列に接続するCMOS回路NIN2と、を備える。また、nビットフラッシュ型AD変換器200は、エンコード部250を更に有する。nビットの場合のAD変換出力VOii=1~n-2を得るための回路は、式21により設計できる。Ci1は、ニューロンCMOS回路の閾値がフローティングゲート-基板間容量の影響により変動するのを防ぐための容量であり、式22のように、フローティングゲート-基板間容量Ci0図示していないと同容量である。Ci2、Ci3はニューロンCMOS回路の閾値を決定するための容量であり、それぞれ次に示す式23、式24の関係を満たす。また、全てのCMOS回路の閾値は電源電圧VDDの1/2、全てのニューロンCMOS回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの1/2とする。図8は、図7の上からi番目のニューロンCMOS回路νCMOSiの回路とその等価回路である。図8において、Ci0はフローティングゲート-基板間容量、Φiは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φiは、次に示す式25のようになる。ニューロンCMOS回路は、フローティングゲートの電圧が電源電圧VDDの1/2以上の場合に0V、VDD/2未満の場合に電源電圧VDDを出力する素子である。ニューロンCMOS回路νCMOSiの出力を回路Niにより反転した電圧が量子化出力電圧Vii=1~2n-1-1であり、量子化出力電圧Viは式26のようになる。式26に、式22、式23、式24を代入し整理すると、式27のようになる。式29及び式30より、式31のようになる。以上説明したように、4ビットフラッシュ型AD変換器100は、nビットフラッシュ型AD変換器200に拡張することができる。本実施形態に係るnビットフラッシュ型AD変換器200は、回路中に抵抗器やコンパレータを用いることなく、3つのゲートを有するニューロンCMOS回路を2n-1-1個用いて回路構造を構成することができる。nビットフラッシュ型AD変換器200は、4ビットAD変換器900のように容量の異なるn個のゲートを備えたニューロンCMOS回路を用いる必要はない。また、本実施形態に係るnビットフラッシュ型AD変換器200は、電圧を比較する素子としてコンパレータに比べて回路規模が小さく消費電力の少ないニューロンCMOS回路を用いると共に1個のニューロンCMOS回路に2個の電圧レベルを判定する機能を持たせることにより使用する素子数を半減しており、回路規模が小さく低消費電力特性を有するフラッシュ型AD変換器を提供できる。nビットフラッシュ型AD変換器300は、量子化出力部330とエンコード部350を有する。図9は、本発明の一実施形態に係るnビットフラッシュ型AD変換器300の回路図である。nビットフラッシュ型AD変換器300においては、構成に必要なニューロンCMOS回路の数は従来のフラッシュ型AD変換器を構成するコンパレータ数に比べて1個少ないだけである。図9においてNii=1~2n-1-1、Njj=2n-11~2n-1、NIN1、NIN2はCMOS回路、νCMOSii=1~2n-1-1、νCMOSjj=2n-11~2n-1はニューロンCMOS回路である。nビットフラッシュ型AD変換器300は、νCMOSii=1~2n-1-1及びνCMOSjj=2n-11~2n-1、すなわち、2n-2個のニューロンCMOS回路と1個のCMOS回路NIN1とがアナログ入力電圧VINを入力する端子に接続し、各ニューロンCMOS回路には波形整形用のCMOS回路が1個ずつ直列に接続し、CMOS回路NIN1にはCMOS回路NIN2が直列に接続する。ニューロンCMOS回路のゲートに付したCi1、Ci2、Ci3i=1~2n-1-1及びCj1、Cj2、Cj3j=2n-11~2n-1は、ニューロンCMOS回路の各入力端子とフローティングゲート間の結合容量である。nビットフラッシュ型AD変換器300においては、ニューロンCMOS回路νCMOSii=1~2n-1-1及びνCMOSjj=2n-11~2n-1の容量Ci1i=1~2n-1-1及びCj1j=2n-11~2n-1を有するゲートには電源電圧VDDが印加され、容量Ci2i=1~2n-1-1及びCj2j=2n-11~2n-1を有するゲートにはアナログ入力電圧VINが印加される。νCMOSii=1~2n-1-1の容量Ci3i=1~2n-1-1を有するゲートには電源電圧VDDが印加され、νCMOSjj=2n-11~2n-1の容量Cj3j=2n-11~2n-1を有するゲートは接地される。アナログ入力電圧VINは、CMOS回路NIN2に直列に接続したCMOS回路NIN1にも印加される。また、nビットフラッシュ型AD変換器300は、エンコード部350を更に有する。nビットの場合のAD変換出力VOii=1~n-1を得るための回路は、式32により設計できる。Ci1、Cj1は、ニューロンCMOS回路の閾値がフローティングゲート-基板間容量の影響により変動するのを防ぐための容量であり、式33、式34のように、フローティングゲート-基板間容量Ci0図示していない、Cj0図示していないと同容量である。Ci2、Ci3、Cj2、Cj3はニューロンCMOS回路の閾値を決定するための容量であり、それぞれ次に示す式35~式38の関係を満たす。また、全てのCMOS回路の閾値は電源電圧VDDの1/2、全てのニューロンCMOS回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの1/2とする。図10は、図9の上からi番目i=1~2n-1-1のニューロンCMOS回路νCMOSiの回路とその等価回路であり、図11は図9の上からj番目j=2n-11~2n-1のニューロンCMOS回路νCMOSjの回路とその等価回路である。図10、図11において、Ci0、Cj0はフローティングゲート-基板間容量、Φi及びΦjは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φi、Φjは、次に示す式39、40のようになる。ニューロンCMOS回路は、フローティングゲートの電圧が電源電圧VDDの1/2以上の場合に0V、VDD/2未満の場合に電源電圧VDDを出力する素子である。ニューロンCMOS回路νCMOSii=1~2n-1-1の出力を回路Nii=1~2n-1-1により反転した電圧が量子化出力電圧Vii=1~2n-1-1であり、ニューロンCMOS回路νCMOSjj=2n-11~2n-1の出力をCMOS回路Njj=2n-11~2n-1により反転した電圧が量子化出力電圧Vjj=2n-11~2n-1である。したがって、量子化出力電圧Vii=1~2n-1及びVjj=2n-11~2n-1は、式41、式42のようになる。式41に、式33、式35、式36を代入し整理すると、式43のようになる。また、式42に式34、式37、式38を代入し整理すると、式44のようになる。すななち、nビットフラッシュ型AD変換器200は、最上位ビットを得るために必要な電源電圧VDDの1/2を閾値とする信号を事前に発生させ、これをニューロンCMOS回路に印加し、1個のニューロンCMOS回路に2個の閾値を判定させることにより回路規模を1/2にしている。同様に、上位2ビットの信号またはこれを得るために必要な電源電圧VDDの1/4、2/4、3/4を閾値とする信号を事前に発生させ、これをニューロンCMOS回路に印加し、1個のニューロンCMOS回路に4個の閾値を判定させることにより回路規模を1/4にすることも可能である。さらに、上位kビットの信号またはこれを得るために必要な信号を事前に発生させ、これをニューロンCMOS回路に印加し、1個のニューロンCMOS回路に2k個の閾値を判定させることにより回路規模を1/2kにすることも可能である。実施例図12は、図4に示した本発明の実施形態に係る4ビットフラッシュ型AD変換器100のシミュレーション結果である。本実施例のシミュレーションは、回路シミュレータHSPICEを用いて行なった。本実施例においては、Cuを0.05pFとして計算した。図12に示したように、4ビットフラッシュ型AD変換器100は、アナログ入力電圧VINを4ビットのデジタル値に変換してAD変換出力VO1~VO4を出力することができる。