"半導体基板に形成された第1の素子分離絶縁膜と、前記第1の素子分離絶縁膜により画定され、前記第1の素子分離絶縁膜よりも浅い第1導電型の第1のウェルと、前記第1のウェル内に形成され、前記第1のウェルよりも浅く、前記第1のウェルの第1の部分と第1のウェルの第2の部分とを画定する第2の素子分離絶縁膜と、前記第1の部分上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層とを有し、前記第1のウェルは、前記第2の素子分離絶縁膜下の領域の電気抵抗が、前記第1のウェルの他の領域の同じ深さにおける電気抵抗よりも低いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2の素子分離絶縁膜下の領域に、前記第1のウェルの他の領域の同じ深さにおける不純物濃度よりも高い前記第1導電型の不純物層を有することを特徴とする半導体装置。請求項1又は2記載の半導体装置において、前記第2の素子分離絶縁膜下の領域に形成された金属シリサイド層を更に有することを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記第1のウェルの底部に形成され、前記第1の素子分離絶縁膜に接する第2導電型の第2のウェルを更に有することを特徴とする半導体装置。半導体基板に、第1の素子分離溝を形成する工程と、前記第1の素子分離溝により画定された領域内に、前記第1の素子分離溝よりも浅く、第1の部分と第2の部分とを画定する第2の素子分離溝を形成する工程と、前記第2の素子分離溝の底部に、第1導電型の不純物層を形成する工程と、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜を平坦化し、前記第1の素子分離溝に埋め込まれた第1の素子分離絶縁膜と、前記第2の素子分離溝に埋め込まれた第2の素子分離絶縁膜とを形成する工程と、前記第1の素子分離溝により画定された前記半導体基板の前記領域内に、前記第2の素子分離絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第1のウェルを形成する工程と、前記第1の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記不純物層は、前記第1のウェルの同じ深さにおける不純物濃度よりも高い不純物濃度を有することを特徴とする半導体装置の製造方法。請求項5又は6記載の半導体装置の製造方法において、前記不純物層を形成する工程は、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第2の絶縁膜を形成する工程と、前記第2の素子分離溝の底部が露出し、前記第1の素子分離溝の底部に前記第2の絶縁膜が残存するように、前記第2の絶縁膜を除去する工程と、前記第2の絶縁膜をマスクとしてイオン注入を行い、前記第2の素子分離溝の底部に、前記不純物層を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記第2の絶縁膜を除去する工程の後に、前記第1の素子分離溝及び前記第2の素子分離溝の側壁部分に、サイドウォールスペーサを形成する工程と、前記第2の絶縁膜及び前記サイドウォールスペーサをマスクとして、前記第2の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程を更に有することを特徴とする半導体装置の製造方法。請求項5乃至8のいずれか1項に記載の半導体装置の製造方法において、前記第1のウェルを形成する工程は、前記第1の素子分離溝を形成する工程及び前記第2の素子分離溝を形成する工程よりも前に行うことを特徴とする半導体装置の製造方法。請求項5乃至9のいずれか1項に記載の半導体装置の製造方法において、前記半導体基板の前記領域内に、前記第1のウェルよりも深く、前記第1の素子分離絶縁膜に接する第2導電型の第2のウェルを形成する工程を更に有することを特徴とする半導体装置。トランジスタの更なる高速化及び低消費電力化のために、ボディ抵抗をより低減しうる半導体装置の構造及び製造方法が待望されている。本発明の目的は、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供することにある。実施形態の一観点によれば、半導体基板に形成された第1の素子分離絶縁膜と、前記第1の素子分離絶縁膜により画定され、前記第1の素子分離絶縁膜よりも浅い第1導電型の第1のウェルと、前記第1のウェル内に形成され、前記第1のウェルよりも浅く、前記第1のウェルの第1の部分と第1のウェルの第2の部分とを画定する第2の素子分離絶縁膜と、前記第1の部分上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層とを有し、前記第1のウェルは、前記第2の素子分離絶縁膜下の領域の電気抵抗が、前記第1のウェルの他の領域の同じ深さにおける電気抵抗よりも低い半導体装置が提供される。また、実施形態の他の観点によれば、半導体基板に、第1の素子分離溝を形成する工程と、前記第1の素子分離溝により画定された領域内に、前記第1の素子分離溝よりも浅く、第1の部分と第2の部分とを画定する第2の素子分離溝を形成する工程と、前記第2の素子分離溝の底部に、第1導電型の不純物層を形成する工程と、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜を平坦化し、前記第1の素子分離溝に埋め込まれた第1の素子分離絶縁膜と、前記第2の素子分離溝に埋め込まれた第2の素子分離絶縁膜とを形成する工程と、前記第1の素子分離溝により画定された前記半導体基板の前記領域内に、前記第2の素子分離絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第1のウェルを形成する工程と、前記第1の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層を形成する工程とを有する半導体装置の製造方法が提供される。開示の半導体装置及びその製造方法によれば、素子分離絶縁膜下のウェル抵抗を大幅に低減することができる。これにより、トランジスタのボディ抵抗を減少してゲート信号に対する追従性を高めることができ、トランジスタの高速化及び低消費電力化を図ることができる。[第1実施形態]第1実施形態による半導体装置及びその製造方法について図1乃至図20を用いて説明する。図1は、本実施形態による半導体装置の構造を示す平面図である。図2は、本実施形態による半導体装置の構造を示す概略断面図である。図3乃至図20は、本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図1及び図2を用いて説明する。図2aは図1のA-A′線断面図であり、図2bは図1のC-C′線断面図である。シリコン基板10には、トランジスタを形成するための活性領域34aを画定する深い素子分離絶縁膜34が形成されている。活性領域34a内には、活性領域34a内に活性領域32a,32bを画定する浅い素子分離絶縁膜32が形成されている。なお、図1において、右側の活性領域34aはN型トランジスタ形成領域であり、左側の活性領域34aはP型トランジスタ形成領域であるものとする。N型トランジスタ形成領域のシリコン基板10内には、素子分離絶縁膜32の底部よりも深く、素子分離絶縁膜34の底部よりも浅いPウェル42が形成されている。また、Pウェル42下には、素子分離絶縁膜34に接するようにNウェル44が形成されている。これにより、N型トランジスタ領域に形成されたPウェル42は、Nウェル44及び素子分離絶縁膜34によって、図示しない他のPウェルから電気的に分離されている。素子分離絶縁膜32の底部下のPウェル42内には、Pウェル42よりも高濃度のP型不純物層24が形成されている。なお、P型不純物層24の底部は、Pウェル42の底部よりも深くに位置してもよい。N型トランジスタ形成領域の活性領域32a上には、ゲート絶縁膜46を介してゲート電極48が形成されている。ゲート電極48の両側の活性領域32a内には、ソース/ドレイン領域64が形成されている。N型トランジスタ形成領域の活性領域32bの表面部には、Pウェル42及びP型不純物層24を介してゲート電極48下のボディ領域に電気的に接続されたP型不純物層62が形成されている。P型不純物層62は、N型トランジスタのボディ領域へ接続するためのボディコンタクト層である。P型トランジスタ形成領域のシリコン基板10内には、素子分離絶縁膜32の底部よりも深く、素子分離絶縁膜34の底部よりも浅いNウェル36が形成されている。また、Nウェル36下には、素子分離絶縁膜34に接するようにPウェル38が形成されている。これにより、P型トランジスタ領域に形成されたNウェル36は、Pウェル38及び素子分離絶縁膜34によって、図示しない他のNウェルから電気的に分離されている。素子分離絶縁膜32の底部下のNウェル36内には、Nウェル36よりも高濃度のN型不純物層図示せずが形成されている。このN型不純物層は、N型トランジスタのP型不純物層24に対応するものである。なお、このN型不純物層の底部は、Nウェル36の底部よりも深くに位置してもよい。P型トランジスタ形成領域の活性領域32a上には、ゲート絶縁膜46を介してゲート電極48が形成されている。ゲート電極48の両側の活性領域32a内には、ソース/ドレイン領域66が形成されている。P型トランジスタ形成領域の活性領域32bの表面部には、Nウェル36及び素子分離絶縁膜32下に形成されたN型不純物層図示せずを介してゲート電極48下のボディ領域に電気的に接続されたN型不純物層58が形成されている。N型不純物層58は、P型トランジスタのボディ領域へ接続するためのボディコンタクト層である。なお、P型トランジスタのゲート電極48の延在方向に沿った断面は、図2bに示すN型トランジスタのC-C′線断面と同様である。ゲート電極48、ソース/ドレイン領域64,66上には、金属シリサイド層68が形成されている。N型トランジスタ及びP型トランジスタが形成されたシリコン基板10上には、層間絶縁膜70が形成されている。層間絶縁膜70には、トランジスタの各電極上に形成された金属シリサイド層68に接続されたコンタクトプラグ74が埋め込まれている。コンタクトプラグ74が埋め込まれた層間絶縁膜66上には、コンタクトプラグ74を介してN型トランジスタのゲート電極48とP型不純物層62とを接続する配線層76が形成されている。また、コンタクトプラグ74を介してP型トランジスタのゲート電極48とPN型不純物層58とを接続する配線層76が形成されている。また、コンタクトプラグ74を介してソース/ドレイン領域64,66に接続された配線層78が形成されている。こうして、本実施形態による半導体装置が形成されている。このように、本実施形態による半導体装置は、トランジスタ形成領域の活性領域34aを画定する深い素子分離絶縁膜34を有している。また、活性領域34a内に、チャネル領域及びソース/ドレイン領域を形成する活性領域32aと、チャネル領域下のボディ領域に接続されたボディコンタクト領域となる活性領域32bとを画定する浅い素子分離絶縁膜32とを有している。そして、素子分離絶縁膜32下の領域のウェル内には、ウェルの他の領域の同じ深さにおける不純物濃度よりも高濃度の不純物層N型トランジスタではP型不純物層24が形成されている。活性領域32aと活性領域32bとをウェルよりも浅い素子分離絶縁膜32によって分離することにより、素子面積を縮小しつつ、1つのトランジスタ毎に1つのウェルを設けることができる。また、素子分離絶縁膜32下に不純物層を形成することにより、素子分離絶縁膜32下の領域の電気抵抗を、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くすることができる。すなわち、素子分離絶縁膜32下の不純物層により、素子分離絶縁膜32を形成することに伴う活性領域32aと活性領域32bとの間のウェル抵抗の増加を補うことができる。これにより、ボディ領域である活性領域32aとボディコンタクト領域である活性領域32bとの間のウェル抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。次に、本実施形態による半導体装置の製造方法について図3乃至図20を用いて説明する。まず、シリコン基板10上に、例えば熱酸化法により、例えば膜厚3~10nm程度のシリコン酸化膜12を形成する。酸化温度は、例えば、850°C~1000°Cとする。次いで、シリコン酸化膜12上に、例えばLPCVD法により、例えば膜厚70~100nm程度のシリコン窒化膜14を形成する。成長温度は、例えば、700°C~800°Cとする図3。次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜14及びシリコン酸化膜12をパターニングし、素子分離絶縁膜32,34の形成予定領域のシリコン窒化膜14及びシリコン酸化膜12を除去する図4。次いで、フォトリソグラフィにより、活性領域32aと活性領域32bとを分離する浅い素子分離絶縁膜32の形成予定領域を露出し、他の領域を覆うフォトレジスト膜16を形成する図5。次いで、フォトレジスト膜16及びシリコン窒化膜14をマスクとしてシリコン基板10をドライエッチングし、シリコン基板10の浅い素子分離絶縁膜32の形成予定領域に、深さが例えば50nm~100nmの素子分離溝18を形成する。次いで、例えばアッシングにより、フォトレジスト膜16を除去する図6。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜及びシリコン窒化膜14をマスクとしてイオン注入を行い、N型不純物層20を形成する。例えば、砒素イオンAsを、加速エネルギーを1keV~5keV、ドーズ量を1×1014cm-2~1×1015cm-2の条件でイオン注入し、N型不純物層20を形成する。このイオン注入により、N型不純物層20は、P型トランジスタ形成領域の、素子分離溝18の底部及び深い素子分離絶縁膜34の形成予定領域のシリコン基板10表面に形成される。次いで、例えばアッシングにより、N型不純物層20の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜22を形成する。次いで、フォトレジスト膜22及びシリコン窒化膜14をマスクとしてイオン注入を行い、P型不純物層24を形成する。例えば、ボロンイオンBを、加速エネルギーを0.2keV~0.6keV、ドーズ量を1×1014cm-2~1×1015cm-2の条件でイオン注入し、P型不純物層24を形成する。このイオン注入により、P型不純物層24は、N型トランジスタ形成領域の、素子分離溝18の底部及び深い素子分離絶縁膜34の形成予定領域のシリコン基板10表面に形成される図7。次いで、例えばアッシングにより、フォトレジスト膜22を除去する。なお、本実施形態では、深い素子分離絶縁膜34の形成予定領域のシリコン基板10表面にもN型不純物層20及びP型不純物層24を形成しているが、深い素子分離絶縁膜の形成予定領域のN型不純物層20及びP型不純物層24は、必ずしも形成する必要はない。すなわち、N型不純物層20及びP型不純物層24を形成する際にマスクとして用いるフォトレジスト膜により、深い素子分離絶縁膜34の形成予定領域を覆うようにしてもよい。この場合には、素子分離溝28の形成後に素子分離溝18を形成することもできる。次いで、フォトリソグラフィにより、素子分離溝18の形成された領域を覆い、深い素子分離絶縁膜34の形成予定領域を露出するフォトレジスト膜26を形成する図8。次いで、フォトレジスト膜26及びシリコン窒化膜14をマスクとしてシリコン基板10をドライエッチングし、シリコン基板10の深い素子分離絶縁膜34の形成予定領域に、深さが例えば250nm~400nmの素子分離溝28を形成する。次いで、例えばアッシングにより、フォトレジスト膜26を除去する図9。次いで、全面に、例えば高密度プラズマCVD法により、素子分離溝18、28を埋め込むに十分な膜厚のシリコン酸化膜30を堆積する図10。次いで、例えばCMPChemicalMechanicalPolishing:化学的機械的研磨法により、シリコン窒化膜14上のシリコン酸化膜30を除去する。こうして、いわゆるSTIShallowTrenchIsolation法により、素子分離溝18に埋め込まれたシリコン酸化膜30により浅い素子分離絶縁膜32を形成し、素子分離溝28に埋め込まれたシリコン酸化膜30により深い素子分離絶縁膜34を形成する。これにより、素子分離絶縁膜34により、各トランジスタ領域を形成する活性領域34aを画定する。また、素子分離絶縁膜32により、各活性領域34a内に、活性領域32a及び活性領域32bを画定する図11。次いで、シリコン窒化膜14をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜32,34の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜32,34の表面の高さとが同程度になるように調整するためのものである。次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜14を除去する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜12を除去する図12。次いで、例えば熱酸化法により、シリコン基板10の表面に、イオン注入の際の保護膜となるシリコン酸化膜図示せずを形成する。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Nウェル36及びPウェル38を形成する。Nウェル36は、素子分離絶縁膜32下のN型不純物層20よりも深く、素子分離絶縁膜34の底部よりも浅い領域に形成する。また、Pウェル38は、Nウェル36よりも深い領域に、素子分離絶縁膜34に接するように形成する。これにより、各トランジスタ領域に形成された各Nウェル36を、Pウェル38及び素子分離絶縁膜34によって電気的に分離する。Nウェル36は、例えば、燐イオンPを、加速エネルギー70keV~120keV、ドーズ量5×1012cm-2~3×1013cm-2の条件で、または砒素イオンを、加速エネルギー100keV~250keV、ドーズ量5×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。このとき、燐イオンと砒素イオンの両方をイオン注入してウェルを形成してもよい。Pウェル38は、例えば、ボロンイオンを、加速エネルギー100keV~200keV、ドーズ量7×1012cm-2~3×1013cm-2の条件でイオン注入することにより形成する。次いで、例えばアッシングにより、Nウェル36及びPウェル38の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜40を形成する。次いで、フォトレジスト膜40をマスクとしてイオン注入を行い、Pウェル42及びNウェル44を形成する図13。Pウェル42は、素子分離絶縁膜32下のP型不純物層24よりも深く、素子分離絶縁膜34の底部よりも浅い領域に形成する。また、Nウェル44は、Pウェル42よりも深い領域に、素子分離絶縁膜34に接するように形成する。これにより、各トランジスタ領域に形成された各Pウェル42を、Pウェル44及び素子分離絶縁膜34によって電気的に分離される。Pウェル42は、例えば、ボロンイオンを、加速エネルギー20keV~50keV、ドーズ量5×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。Nウェル44は、例えば、燐イオンを、加速エネルギー200keV~400keV、ドーズ量7×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。次いで、例えばアッシングにより、フォトレジスト膜40を除去する。次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、900°C~1100°C、3秒~10秒の短時間熱処理を行う。本実施形態の製造方法では、ウェルの形成とは別に、素子分離溝18の底部に選択的にイオン注入を行いN型不純物層20及びP型不純物層24を形成するため、素子分離絶縁膜32の底部以外のウェルの不純物プロファイルに影響を与えることはない。また、N型不純物層20及びP型不純物層24は、素子分離絶縁膜32,34の形成プロセスを利用して素子分離溝18の底部に自己整合的に形成することができるため、製造コストが大幅に増加することもない。次いで、例えば弗酸水溶液を用いたウェットエッチングにより保護膜としてのシリコン酸化膜図示せずを除去する。次いで、シリコン基板10の表面を、例えば750°C~1100°Cの温度で熱酸化し、シリコン酸化膜のゲート絶縁膜46を形成する。次いで、ゲート絶縁膜46上に、例えばLPCVD法により、ポリシリコン膜を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極48を形成する図15。次いで、フォトリソグラフィにより、N型トランジスタの形成領域及びP型トランジスタの形成領域の活性領域32bを覆い、P型トランジスタの形成領域の活性領域32aを露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜及びゲート電極48をマスクとしてイオン注入を行い、エクステンション領域となるP型不純物層50を形成する。必要に応じて、P型不純物層50とともにN型ポケット領域を形成するようにしてもよい。次いで、例えばアッシングにより、P型不純物層50の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域及びN型トランジスタ形成領域の活性領域32bを覆い、N型トランジスタの形成領域の活性領域32aを露出するフォトレジスト膜52を形成する。次いで、フォトレジスト膜52及びゲート電極48をマスクとしてイオン注入を行い、エクステンション領域となるN型不純物層54を形成する図15。必要に応じて、N型不純物層54とともにP型ポケット領域を形成するようにしてもよい。次いで、例えばアッシングにより、フォトレジスト膜52を除去する。次いで、全面に、例えばCVD法により、シリコン酸化膜を堆積する。処理条件は、例えば、温度を400°C~600°Cとする。なお、シリコン酸化膜の代わりに、シリコン窒化膜を堆積してもよい。次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極48の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ56を形成する図16。次いで、N型トランジスタの形成領域の活性領域32a及びP型トランジスタ形成領域の活性領域32bを露出し、他の領域を覆うフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜、ゲート電極48及びサイドウォールスペーサ56をマスクとしてイオン注入を行う。これにより、N型トランジスタの形成領域の活性領域32a内に、N型不純物層54とともにN型トランジスタのソース/ドレイン領域64を形成するN型不純物層58を形成する。また、P型トランジスタの形成領域の活性領域32b内に、ボディコンタクト領域となるN型不純物層58を形成する。次いで、例えばアッシングにより、N型不純物層58の形成の際にマスクとして用いたフォトレジスト膜を除去する。次いで、P型トランジスタの形成領域の活性領域32a及びN型トランジスタ形成領域の活性領域32bを露出し、他の領域を覆うフォトレジスト膜60を形成する。次いで、フォトレジスト膜60、ゲート電極48及びサイドウォールスペーサ56をマスクとしてイオン注入を行う。これにより、P型トランジスタの形成領域の活性領域32a内に、P型不純物層50とともにP型トランジスタのソース/ドレイン領域66を形成するP型不純物層62を形成する。また、N型トランジスタの形成領域の活性領域32b内に、ボディコンタクト領域となるP型不純物層62を形成する図17。次いで、例えばアッシングにより、フォトレジスト膜60を除去する。次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、900°C~1100°Cのスパイクアニールを行う。これにより、N型不純物層54及びN型不純物層58を含むN型トランジスタのソース/ドレイン領域64と、P型不純物層50及びP型不純物層62を含むP型トランジスタのソース/ドレイン領域66を形成する。次いで、サリサイドプロセスにより、ソース/ドレイン領域64,66上及びゲート電極48上に、金属シリサイド層68を選択的に形成する。金属シリサイド層68の形成用の金属材料としては、例えば、チタンTi、コバルトCo、ニッケルNi等を用いる。こうして、シリコン基板10上に、ゲート電極48及びソース/ドレイン領域64を有するN型トランジスタと、ゲート電極48及びソース/ドレイン領域66を有するP型トランジスタを形成する図18。次いで、N型トランジスタ及びP型トランジスタが形成されたシリコン基板10上に、例えばCVD法により、シリコン酸化膜等の絶縁膜を堆積し、層間絶縁膜70を形成する。次いで、例えばCMP法により、層間絶縁膜70の表面を平坦化する。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜70に、N型トランジスタ及びP型トランジスタの各電極上に形成された金属シリサイド層68に達するコンタクトホール72を形成する図19。次いで、コンタクトホール72内に、例えばバリアメタルとタングステンとを含むコンタクトプラグ74を形成する。次いで、コンタクトプラグ74が埋め込まれた層間絶縁膜70上に、コンタクトプラグ74を介してゲート電極48とボディコンタクト領域32bとを電気的に接続する配線層76を形成する。また、コンタクトプラグ74を介してソース/ドレイン領域66,68に接続された配線層78等を形成する図20。この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝18の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜32の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。[第2実施形態]第2実施形態による半導体装置の製造方法について図21乃至図27を用いて説明する。図1乃至図20に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図21乃至図27は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態では、図1及び図2に示す第1実施形態による半導体装置の他の製造方法を示す。本実施形態による半導体装置の製造方法は、素子分離絶縁膜32,34の形成方法が異なるほかは、第1実施形態による半導体装置の製造方法と同様である。まず、図3乃至図4に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上にシリコン酸化膜12及びシリコン窒化膜14を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜14及びシリコン酸化膜12をパターニングし、素子分離絶縁膜32,34の形成予定領域のシリコン窒化膜14及びシリコン酸化膜12を除去する。次いで、フォトリソグラフィにより、活性領域32aと活性領域32bとを分離する浅い素子分離絶縁膜18の形成予定領域を覆うフォトレジスト膜26を形成する図21。次いで、フォトレジスト膜26及びシリコン窒化膜14をマスクとしてシリコン基板10をドライエッチングし、シリコン基板10の深い素子分離絶縁膜34の形成予定領域に、深さが例えば200nm~300nmの素子分離溝28を形成する。次いで、例えばアッシングにより、フォトレジスト膜26を除去する図22。次いで、シリコン窒化膜14をマスクとしてシリコン基板10をドライエッチングし、シリコン基板10の浅い素子分離絶縁膜32の形成予定領域に、深さが例えば50~100nmの素子分離溝18を形成する。同時に、素子分離溝28を更にエッチングし、深さが例えば250nm~400nmの素子分離溝28を形成する。次いで、全面に、例えば高密度プラズマCVD法により、素子分離溝18、28を埋め込むに十分な膜厚のシリコン酸化膜30aを堆積する図24。次いで、シリコン酸化膜30aをエッチバックする。このエッチバックは、素子分離溝18の底部が露出し、素子分離溝28の底部がシリコン酸化膜30aで覆われた状態となるまで行う図25。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜及びシリコン窒化膜14をマスクとしてイオン注入を行い、N型不純物層図示せずを形成する。このイオン注入により、N型不純物層は、P型トランジスタ形成領域の素子分離溝18の底部に形成される。次いで、例えばアッシングにより、N型不純物層の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜22を形成する。次いで、フォトレジスト膜22及びシリコン窒化膜14をマスクとしてイオン注入を行い、P型不純物層24を形成する。このイオン注入により、P型不純物層24は、N型トランジスタ形成領域の、素子分離溝18の底部に形成される図26。次いで、例えばアッシングにより、フォトレジスト膜22を除去する。なお、素子分離溝18の底部にN型不純物層及びP型不純物層24を形成する際、素子分離溝28の形成領域をフォトレジスト膜により覆っておくことも考えられる。しかしながら、この場合、位置合わせずれ生じると、素子分離溝18の底部にN型不純物層又はP型不純物層24が形成されない領域が生じたり、素子分離溝28の底部にN型不純物層又はP型不純物層24が形成されることも考えられる。一方、本実施形態による半導体装置の製造方法では、素子分離溝28の底部をシリコン酸化膜30aによって自己整合的に覆っている。このため、フォトリソグラフィの際の位置合わせずれの影響を受けることなく、素子分離溝18の底部にN型不純物層及びP型不純物層24を形成することができる。次いで、全面に、例えば高密度プラズマCVD法により、素子分離溝18、28を埋め込むに十分な膜厚のシリコン酸化膜30bを堆積する図27。この後、図11乃至図20に示す第1実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝18の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜32の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。[第3実施形態]第3実施形態による半導体装置及びその製造方法について図28乃至図41を用いて説明する。図1乃至図27に示す第1及び第2実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図28は、本実施形態による半導体装置の構造を示す概略断面図である。図29乃至図41は、本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図28を用いて説明する。なお、本実施形態による半導体装置の平面構造は、図1に示す第1実施形態による半導体装置と同じである。図28aは図1のA-A′線断面図であり、図28bは図1のC-C′線断面図である。シリコン基板10には、トランジスタを形成するための活性領域34aを画定する深い素子分離絶縁膜34が形成されている。活性領域34a内には、活性領域34a内に活性領域32a,32bを画定する浅い素子分離絶縁膜32が形成されている。なお、図1において、右側の活性領域34aはN型トランジスタ形成領域であり、左側の活性領域34aはP型トランジスタ形成領域であるものとする。N型トランジスタ形成領域の活性領域32a上には、ゲート絶縁膜46を介してゲート電極48が形成されている。ゲート電極48の両側の活性領域32a内には、ソース/ドレイン領域64が形成されている。ソース/ドレイン領域64の下部には、埋め込み絶縁層80が形成されている。N型トランジスタ形成領域のシリコン基板10内には、素子分離絶縁膜32の底部よりも深く、埋め込み絶縁層80の底部よりも浅いPウェル42が形成されている。また、Pウェル42下には、素子分離絶縁膜34に接するようにNウェル44が形成されている。これにより、N型トランジスタ領域に形成されたPウェル42は、Nウェル44及び素子分離絶縁膜34によって、図示しない他のPウェルから電気的に分離されている。素子分離絶縁膜32の底部下のPウェル42内には、Pウェル42よりも高濃度のP型不純物層24が形成されている。N型トランジスタ形成領域の活性領域32bの表面部には、Pウェル42及びP型不純物層24を介してゲート電極48下のボディ領域に電気的に接続されたP型不純物層62が形成されている。P型不純物層62は、N型トランジスタのボディ領域へ接続するためのコンタクト層である。P型トランジスタ形成領域の活性領域32a上には、ゲート絶縁膜46を介してゲート電極48が形成されている。ゲート電極48の両側の活性領域32a内には、ソース/ドレイン領域66が形成されている。ソース/ドレイン領域66の下部には、埋め込み絶縁層80が形成されている。P型トランジスタ形成領域のシリコン基板10内には、素子分離絶縁膜32の底部よりも深く、埋め込み絶縁層80の底部よりも浅いNウェル36が形成されている。また、Nウェル36下には、素子分離絶縁膜34に接するようにPウェル38が形成されている。これにより、P型トランジスタ領域に形成されたNウェル36は、Pウェル38及び素子分離絶縁膜34によって、図示しない他のPウェルから電気的に分離されている。素子分離絶縁膜32の底部下のNウェル36内には、Nウェル36よりも高濃度のN型不純物層図示せずが形成されている。このN型不純物層は、N型トランジスタのP型不純物層24に対応するものである。P型トランジスタ形成領域の活性領域32bの表面部には、Nウェル36及び素子分離絶縁膜32下のN型不純物層を介してゲート電極48下のボディ領域に電気的に接続されたN型不純物層58が形成されている。N型不純物層58は、N型トランジスタのボディ領域へ接続するためのコンタクト層である。なお、P型トランジスタのゲート電極48の延在方向に沿った断面は、図28bに示すN型トランジスタのC-C′線断面と同様である。ゲート電極48、ソース/ドレイン領域64,66上には、金属シリサイド層68が形成されている。N型トランジスタ及びP型トランジスタが形成されたシリコン基板10上には、層間絶縁膜70が形成されている。層間絶縁膜70には、トランジスタの各電極上に形成された金属シリサイド層68に接続されたコンタクトプラグ74が埋め込まれている。コンタクトプラグ74が埋め込まれた層間絶縁膜66上には、コンタクトプラグ74を介してN型トランジスタのゲート電極48とP型不純物層62とを接続する配線層76が形成されている。また、コンタクトプラグ74を介してP型トランジスタのゲート電極48とPN型不純物層58とを接続する配線層76が形成されている。また、コンタクトプラグ74を介してソース/ドレイン領域64,66に接続された配線層78が形成されている。こうして、本実施形態による半導体装置が形成されている。このように、本実施形態による半導体装置は、トランジスタ形成領域の活性領域34aを画定する深い素子分離絶縁膜34を有している。また、活性領域34a内に、チャネル領域及びソース/ドレイン領域を形成する活性領域32aと、チャネル領域下のボディ領域に接続されたボディコンタクト領域となる活性領域32bとを画定する浅い素子分離絶縁膜32とを有している。そして、素子分離絶縁膜32下のウェル内には、ウェルよりも高濃度の不純物層N型トランジスタではP型不純物層24が形成されている。活性領域32aと活性領域32bとをウェルよりも浅い素子分離絶縁膜32によって分離することにより、素子面積を縮小しつつ、1つのトランジスタ毎に1つのウェルを設けることができる。また、素子分離絶縁膜32下に不純物層を形成することにより、素子分離絶縁膜32を形成することに伴うウェル抵抗の増加を補うことができる。これにより、ボディ領域とボディコンタクト領域との間の接続抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。また、本実施形態による半導体装置は、ソース/ドレイン領域64,66下に形成された埋め込み絶縁層80を有している。ソース/ドレイン領域64,66下に埋め込み絶縁層80を形成することにより、ソース/ドレイン部の接合容量を低減することができる。これにより、トランジスタの更なる高速化を図ることができる。次に、本実施形態による半導体装置の製造方法について図29乃至図41を用いて説明する。まず、例えば図3乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10内に、素子分離絶縁膜32,34と、素子分離絶縁膜32下に形成されたN型拡散層24及びP型拡散層図示せずを形成する図29。素子分離絶縁膜32,34の形成には、第2実施形態による半導体装置の製造方法を用いてもよい。次いで、例えば熱酸化法により、シリコン基板10の表面に、イオン注入の際の保護膜となるシリコン酸化膜図示せずを形成する。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Nウェル36及びPウェル38を形成する。Nウェル36は、素子分離絶縁膜32下のN型不純物層図示せずよりも深く、素子分離絶縁膜34の底部よりも浅い領域に形成する。また、Pウェル38は、Nウェル36よりも深い領域に、素子分離絶縁膜34に接するように形成する。これにより、各トランジスタ領域に形成された各Nウェル36を、Pウェル38及び素子分離絶縁膜34によって電気的に分離する。Nウェル36は、例えば、砒素イオンを、加速エネルギー20keV~50keV、ドーズ量1×1012cm-2~5×1012cm-2の条件で、イオン注入することにより形成する。Pウェル38は、例えば、ボロンイオンを、加速エネルギー100keV~200keV、ドーズ量7×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。次いで、例えばアッシングにより、Nウェル36及びPウェル38の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜40を形成する。次いで、フォトレジスト膜40をマスクとしてイオン注入を行い、Pウェル42及びNウェル44を形成する図30。Pウェル42は、素子分離絶縁膜32下のP型不純物層24よりも深く、素子分離絶縁膜34の底部よりも浅い領域に形成する。また、Nウェル44は、Pウェル42よりも深い領域に、素子分離絶縁膜34に接するように形成する。これにより、各トランジスタ領域に形成された各Pウェル42を、Pウェル44及び素子分離絶縁膜34によって電気的に分離される。Pウェル42は、例えば、ボロンイオンを、加速エネルギー20keV~50keV、ドーズ量5×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。Nウェル44は、例えば、燐イオンを、加速エネルギー200keV~400keV、ドーズ量7×1012cm-2~3×1013cm-2の条件で、イオン注入することにより形成する。次いで、例えばアッシングにより、フォトレジスト膜40を除去する。次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、900°C~1100°C、3秒~10秒の短時間熱処理を行う。次いで、例えば弗酸水溶液を用いたウェットエッチングにより保護膜としてのシリコン酸化膜図示せずを除去する。次いで、シリコン基板10の表面を、例えば750°C~1100°Cの温度で熱酸化し、シリコン酸化膜のゲート絶縁膜46を形成する。次いで、ゲート絶縁膜46上に、例えばLPCVD法により、ポリシリコン膜を堆積する。次いで、ポリシリコン膜上に、例えばCVD法により、シリコン窒化膜82を形成する。なお、シリコン窒化膜82は、主に、後工程でシリコン基板10をエッチングする際のマスク膜や、シリコンゲルマニウム層88及びシリコン層90を選択成長する際のマスク膜として用いるものである。シリコン窒化膜82は、ゲート電極48のパターニングの際のハードマスクとして用いることもできる。シリコン窒化膜82の代わりに、同様の目的に用いることができる他の材料を用いてもよい。次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜82及びポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極48を形成する図31。次いで、全面に、例えばCVD法により、シリコン窒化膜84を堆積する。処理条件は、例えば、温度を600°C~800°Cとする。シリコン窒化膜84は、後工程でシリコン基板10をエッチングする際のマスク膜や、シリコンゲルマニウム層88及びシリコン層90を選択成長する際のマスク膜として用いるものである。シリコン窒化膜84の代わりに、同様の目的に用いることができる他の材料を用いてもよい。次いで、フォトリソグラフィにより、活性領域32aを露出し、他の領域を覆うフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜をマスクとしてシリコン窒化膜84を異方性エッチングする。これにより、ソース/ドレイン領域64,66の形成領域のシリコン基板10の表面が露出される。ゲート電極48の側壁部分には、シリコン窒化膜84がサイドウォール状に残存する。次いで、例えばアッシングにより、フォトレジスト膜を除去する。これにより、ソース/ドレイン領域64,66を形成する領域を除くシリコン基板10の表面及びゲート電極48は、シリコン窒化膜82,84によって覆われる図32。次いで、シリコン窒化膜82,84をマスクとしてシリコン基板10を異方性エッチングし、ソース/ドレイン領域64,66を形成する領域のシリコン基板10に、深さ60nm~100nm程度の溝86を形成する図33。溝86の底部は、埋め込み絶縁層80の底部に相当するものであり、溝86の深さは、Pウェル42及びNウェル36よりも深くする。次いで、シリコン窒化膜82,84をマスクとして、溝86内に、例えば膜厚30nm~50nmのシリコンゲルマニウムSiGe層88と、例えば膜厚30nm~50nmのシリコン層90とを選択的にエピタキシャル成長する。シリコンゲルマニウム層88のシリコン濃度は、例えば30以上とする。シリコンゲルマニウム層88の厚さは、形成しようとする埋め込み絶縁層80の厚さに相当する。シリコンゲルマニウム層88及びシリコン層90の膜厚は、必要とされる埋め込み絶縁層80の厚さ、溝86の深さ等に応じて、シリコン基板10の表面が平坦になるように、適宜設定することが望ましい。なお、シリコンゲルマニウム層88の代わりに、シリコン上にエピタキシャル成長することができ、シリコンに対して選択エッチングが可能な他の材料を用いてもよい。次いで、シリコン窒化膜82,84をマスクとして、素子分離絶縁膜34をエッチバックし、素子分離溝28の側壁部分にシリコンゲルマニウム層88を露出する。次いで、素子分離溝28を介してシリコンゲルマニウム層88を選択的にエッチングする図35。次いで、全面に、例えばCVD法によりシリコン酸化膜を堆積し、シリコンゲルマニウム層88を除去した部分及び素子分離絶縁膜34の除去した部分を埋め戻す。次いで、余分なシリコン酸化膜をエッチバックし、埋め込み絶縁層80及び素子分離絶縁膜34を形成する図36。次いで、例えばウェットエッチングにより、シリコン窒化膜82,84を除去する図37。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜及びゲート電極48をマスクとしてイオン注入を行い、エクステンション領域となるP型不純物層50を形成する。必要に応じて、P型不純物層50とともにN型ポケット領域を形成するようにしてもよい。次いで、例えばアッシングにより、P型不純物層50の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜52を形成する。次いで、フォトレジスト膜52及びゲート電極48をマスクとしてイオン注入を行い、エクステンション領域となるN型不純物層54を形成する図15。必要に応じて、N型不純物層54とともにP型ポケット領域を形成するようにしてもよい。次いで、例えばアッシングにより、フォトレジスト膜52を除去する。次いで、図16乃至図17に示す第1実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ56及びソース/ドレイン領域64,66を形成する図39。次いで、図18に示す第1実施形態による半導体装置の製造方法と同様にして、ソース/ドレイン領域64,66上及びゲート電極48上に、金属シリサイド層68を形成する。こうして、シリコン基板10上に、ゲート電極48及びソース/ドレイン領域64を有するN型トランジスタと、ゲート電極48及びソース/ドレイン領域66を有するP型トランジスタを形成する図40。次いで、図19乃至図20に示す第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜70、コンタクトプラグ74、配線層76,78等を形成する図41。この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。また、ソース/ドレイン領域とウェルとの間に埋め込み絶縁層を形成するので、ソース/ドレイン領域の接合容量を低減することができる。これにより、トランジスタの更なる高速化を図ることができる。また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝18の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜32の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。[第4実施形態]第4実施形態による半導体装置及びその製造方法について図42乃至図52を用いて説明する。図1乃至図41に示す第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図42は、本実施形態による半導体装置の構造を示す概略断面図である。図43乃至図52は、本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図42を用いて説明する。なお、本実施形態による半導体装置の平面構造は、図1に示す第1実施形態による半導体装置と同じである。図42aは図1のA-A′線断面図であり、図42bは図1のC-C′線断面図である。本実施形態による半導体装置は、図42に示すように、浅い素子分離絶縁膜32の底部に、N型不純物層24又はP型不純物層20の代わりに金属シリサイド層92が形成されているほかは、図2に示す第1実施形態による半導体装置と同じである。素子分離絶縁膜32下に金属シリサイド層92を形成することによっても、素子分離絶縁膜32下の領域の電気抵抗を、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くすることができる。すなわち、素子分離絶縁膜32下の金属シリサイド層92により、素子分離絶縁膜32を形成することに伴う活性領域32aと活性領域32bとの間のウェル抵抗の増加を補うことができる。これにより、ボディ領域とボディコンタクト領域との間の接続抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。次に、本実施形態による半導体装置の製造方法について図43乃至図52を用いて説明する。まず、例えば第2実施形態による半導体装置の製造方法と同様にして、素子分離溝18,28を形成後,素子分離溝28の底部に選択的にシリコン酸化膜30aを埋め込む図43。次いで、例えばCVD法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、シリコン窒化膜14、シリコン酸化膜12及び素子分離溝18,28の側壁部分に、シリコン窒化膜のサイドウォールスペーサ94を形成する図44。これにより、素子分離溝18の底部を除くシリコン基板10の表面は、シリコン酸化膜30a又はシリコン窒化膜94により覆われる。次いで、サリサイドプロセスにより、素子分離溝18の底部に、金属シリサイド層92を選択的に形成する図45。金属シリサイド層92の形成用の金属材料としては、例えば、タングステンW、プラチナPt、チタン、コバルト等を用いる。金属シリサイド層92は、ソース/ドレイン領域64,66等の活性化熱処理の前に形成するため、耐熱性の高い前述の金属シリサイド材料を適用することが望ましい。例えば、タングステンシリサイドWSi2は、融点が2160°C程度であり、拡散防止の観点からは経験的に1400°C程度の耐熱性が確認されている。また、プラチナシリサイドPtSiは、融点が1229°C程度であり、拡散防止の観点からは経験的に800°C程度の耐熱性が確認されている。また、チタンシリサイドTiSi2は、融点が1326°C程度であり、拡散防止の観点からは経験的に900°C程度の耐熱性が確認されている。なお、金属シリサイド層92の形成前或いは形成後に、第2実施形態の場合と同様にして、素子分離溝18の底部に不純物層を形成するようにしてもよい。素子分離溝18の底部に不純物層を形成することにより、金属シリサイド層92とシリコン基板10との間のコンタクト抵抗を低減することができる。素子分離溝18の底部に形成する不純物層は、N型トランジスタの形成領域とP型トランジスタの形成領域とで、必ずしも打ち分ける必要はない。次いで、全面に、例えば高密度プラズマCVD法により、素子分離溝18、28を埋め込むに十分な膜厚のシリコン酸化膜30bを堆積する図46。次いで、例えばCMP法により、シリコン窒化膜14上のシリコン酸化膜30bを除去する。こうして、シリコン酸化膜30a及びサイドウォールスペーサ94により素子分離溝18に埋め込まれた素子分離絶縁膜32を形成し、シリコン酸化膜30a,30b及びサイドウォールスペーサ94により素子分離溝28に埋め込まれた素子分離絶縁膜34を形成する図47。次いで、シリコン窒化膜14をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜32,34の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜32,34の表面の高さとが同程度になるように調整するためのものである。次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜14を除去する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜12を除去する図48。次いで、図13に示す第1実施形態による半導体装置の製造方法と同様にして、P型トランジスタ形成領域にNウェル36及びPウェル38を形成し、N型トランジスタ形成領域にPウェル42及びNウェル44を形成する図49。ウェルの活性化には、例えば、窒素雰囲気中、900°C~1100°C、3秒~10秒の短時間熱処理を用いる。熱処理条件は、金属シリサイド層68の耐熱温度を考慮して、適宜選択することが望ましい。次いで、図14に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜46及びゲート電極48を形成する図50。次いで、図15乃至図17に示す第1実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ56及びソース/ドレイン領域64,66を形成する図51。ソース/ドレイン領域64,66の活性化には、例えば、窒素雰囲気中、900°C~1100°Cのスパイクアニールを用いる。熱処理条件は、金属シリサイド層68の耐熱温度を考慮して、適宜選択することが望ましい。次いで、図18乃至図20に示す第1実施形態による半導体装置の製造方法と同様にして、金属シリサイド層68、層間絶縁膜70、コンタクトプラグ74、配線層76,78等を形成する図52。この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に金属シリサイド層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。また、素子分離絶縁膜の底部の金属シリサイド層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。[第5実施形態]第5実施形態による半導体装置の製造方法について図53及び図54を用いて説明する。図1乃至図52に示す第1乃至第4実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図53及び図54は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態では、図41に示す第4実施形態による半導体装置の他の製造方法を示す。本実施形態による半導体装置の製造方法は、ウェルの形成工程と素子分離絶縁膜の形成工程とが逆であるほかは、第4実施形態による半導体装置の製造方法と同様である。まず、シリコン基板10上に、例えば熱酸化法により、シリコン基板10の表面に、イオン注入の際の保護膜となるシリコン酸化膜図示せずを形成する。次いで、フォトリソグラフィにより、N型トランジスタの形成領域を覆い、P型トランジスタの形成領域を露出するフォトレジスト膜図示せずを形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、P型トランジスタの形成領域に、Nウェル36及びPウェル38を形成する。次いで、例えばアッシングにより、Nウェル36及びPウェル38の形成に用いたフォトレジスト膜を除去する。次いで、フォトリソグラフィにより、P型トランジスタの形成領域を覆い、N型トランジスタの形成領域を露出するフォトレジスト膜40を形成する。次いで、フォトレジスト膜40をマスクとしてイオン注入を行い、N型トランジスタの形成領域に、Pウェル42及びNウェル44を形成する図53。次いで、例えばアッシングにより、フォトレジスト膜40を除去する。次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、900°C~1100°C、3秒~10秒の短時間熱処理を行う。次いで、第4実施形態による半導体装置の製造方法と同様にして、Nウェル36,44及びPウェル38,42が形成されたシリコン基板10に、金属シリサイド層92及び素子分離絶縁膜32,34を形成する図54。このように、本実施形態では、金属シリサイド層92の形成前に、Nウェル36,44及びNウェル38,42を形成しているため、金属シリサイド層92がウェルの活性化のための熱処理に曝されるのを防止することができる。これにより、金属シリサイド層92に加わる熱工程を少なくし、ひいては金属シリサイド層92からの金属の拡散等を防止することができる。これにより、金属によるトランジスタ特性の劣化等を防止することができる。この後、図48乃至図52に示す第4実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に金属シリサイド層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。また、素子分離絶縁膜の底部の金属シリサイド層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。また、素子分離絶縁膜の形成前にウェルを形成することにより、金属シリサイド層に加わる熱工程を少なくすることができ、金属汚染等によるトランジスタ特性の低下を抑制することができる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、基板としてバルクのシリコン基板10を用いる例を示したが、バルクのシリコン基板10の代わりにSOI基板を用いてもよい。この場合、SOI基板の埋め込み絶縁層に達しない浅い素子分離絶縁膜32と、SOI基板の埋め込み絶縁層に達する深い素子分離絶縁膜34とを形成する。2重ウェルの外のウェルPウェル38及びNウェル44の代わりにSOI基板の埋め込み絶縁層を用いることにより、Nウェル36及びPウェル42を他のウェルから分離することができる。また、上記第1乃至第3実施形態では、素子分離絶縁膜32,34の形成後にウェルを形成しているが、第5実施形態の場合と同様に、ウェルの形成後に素子分離絶縁膜32,34を形成するようにしてもよい。また、上記第3実施形態では、素子分離絶縁膜32の底部に不純物層を形成しているが、第4実施形態と同様にして、不純物層の代わりに金属シリサイド層92を形成するようにしてもよい。また、上記実施形態では、一の半導体基板上に複数のトランジスタを形成することを考慮して、各トランジスタの形成領域を互いに分離する例を示したが、複数のトランジスタを形成しない場合には、必ずしもトランジスタ間を分離するための構造を形成する必要はない。例えば、ウェルを2重のウェル構造にしなくてもよく、ウェルよりも深い素子分離絶縁膜を設けなくてもよい。また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体基板に形成された第1の素子分離絶縁膜と、前記第1の素子分離絶縁膜により画定され、前記第1の素子分離絶縁膜よりも浅い第1導電型の第1のウェルと、前記第1のウェル内に形成され、前記第1のウェルよりも浅く、前記第1のウェルの第1の部分と第1のウェルの第2の部分とを画定する第2の素子分離絶縁膜と、前記第1の部分上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層とを有し、前記第1のウェルは、前記第2の素子分離絶縁膜下の領域の電気抵抗が、前記第1のウェルの他の領域の同じ深さにおける電気抵抗よりも低いことを特徴とする半導体装置。付記2付記1記載の半導体装置において、前記第2の素子分離絶縁膜下の領域に、前記第1のウェルの他の領域の同じ深さにおける不純物濃度よりも高い前記第1導電型の不純物層を有することを特徴とする半導体装置。付記3付記2記載の半導体装置において、前記不純物層の底部は、前記第1のウェルの底部よりも深くに位置していることを特徴とする半導体装置。付記4付記1乃至3のいずれか1項に記載の半導体装置において、前記第2の素子分離絶縁膜下の領域に形成された金属シリサイド層を更に有することを特徴とする半導体装置。付記5付記1乃至4のいずれか1項に記載の半導体装置において、前記第1の部分内に形成されたソース/ドレイン領域と、前記ソース/ドレイン領域の底部と前記第1のウェルとの間に形成された埋め込み絶縁層とを更に有することを特徴とする半導体装置。付記6付記1乃至5のいずれか1項に記載の半導体装置において、前記第1のウェルの底部に形成され、前記第1の素子分離絶縁膜に接する第2導電型の第2のウェルを更に有することを特徴とする半導体装置。付記7半導体基板に、第1の素子分離溝を形成する工程と、前記第1の素子分離溝により画定された領域内に、前記第1の素子分離溝よりも浅く、第1の部分と第2の部分とを画定する第2の素子分離溝を形成する工程と、前記第2の素子分離溝の底部に、第1導電型の不純物層を形成する工程と、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜を平坦化し、前記第1の素子分離溝に埋め込まれた第1の素子分離絶縁膜と、前記第2の素子分離溝に埋め込まれた第2の素子分離絶縁膜とを形成する工程と、前記第1の素子分離溝により画定された前記半導体基板の前記領域内に、前記第2の素子分離絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第1のウェルを形成する工程と、前記第1の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。付記8付記7記載の半導体装置の製造方法において、前記不純物層は、前記第1のウェルの同じ深さにおける不純物濃度よりも高い不純物濃度を有することを特徴とする半導体装置の製造方法。付記9付記7又は8記載の半導体装置の製造方法において、前記不純物層を形成する工程は、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第2の絶縁膜を形成する工程と、前記第2の素子分離溝の底部が露出し、前記第1の素子分離溝の底部に前記第2の絶縁膜が残存するように、前記第2の絶縁膜を除去する工程と、前記第2の絶縁膜をマスクとしてイオン注入を行い、前記第2の素子分離溝の底部に、前記不純物層を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。付記10付記9記載の半導体装置の製造方法において、前記第2の絶縁膜を除去する工程の後に、前記第1の素子分離溝及び前記第2の素子分離溝の側壁部分に、サイドウォールスペーサを形成する工程と、前記第2の絶縁膜及び前記サイドウォールスペーサをマスクとして、前記第2の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程を更に有することを特徴とする半導体装置の製造方法。付記11付記10記載の半導体装置の製造方法において、前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、又はコバルトシリサイドであることを特徴とする半導体装置の製造方法。付記12付記7乃至11のいずれか1項に記載の半導体装置の製造方法において、前記第1のウェルを形成する工程は、前記第1の素子分離溝を形成する工程及び前記第2の素子分離溝を形成する工程よりも前に行うことを特徴とする半導体装置の製造方法。付記13付記7乃至12のいずれか1項に記載の半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記ゲート電極及び前記第2の活性領域を覆うマスク膜を形成する工程と、前記マスク膜をマスクとして前記第1の活性領域の前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、前記溝内に、前記半導体基板とはエッチング特性の異なる第1のエピタキシャル層と、前記第1のエピタキシャル層とはエッチング特性の異なる第2のエピタキシャル層を形成する工程と、前記マスク膜をマスクとして、前記第1のエピタキシャル層の少なくとも一部が露出するまで前記第1の素子分離絶縁膜を除去する工程と、前記第1のエピタキシャル層を、選択的に除去する工程と、前記第1のエピタキシャル層を除去した部分及び前記第1の素子分離絶縁膜を除去下部分に第4の絶縁膜を埋め込み、前記第2のエピタキシャル層下に埋め込まれた埋め込み絶縁層を形成すると共に、前記第1の素子分離絶縁膜を修復する工程とを更に有することを特徴とする半導体装置の製造方法。付記14付記7乃至13のいずれか1項に記載の半導体装置の製造方法において、前記半導体基板の前記領域内に、前記第1のウェルよりも深く、前記第1の素子分離絶縁膜に接する第2導電型の第2のウェルを形成する工程を更に有することを特徴とする半導体装置。付記15半導体基板に、第1の素子分離溝を形成する工程と、前記第1の素子分離溝により画定された領域内に、前記第1の素子分離溝よりも浅く、第1の部分と第2の部分とを画定する第2の素子分離溝を形成する工程と、前記第2の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程と、前記第1の素子分離溝及び前記第2の素子分離溝が形成された前記半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜を平坦化し、前記第1の素子分離溝に埋め込まれた第1の素子分離絶縁膜と、前記第2の素子分離溝に埋め込まれた第2の素子分離絶縁膜とを形成する工程と、前記第1の素子分離溝により画定された前記半導体基板の前記領域内に、前記第2の素子分離絶縁膜の底部よりも深く、前記第1の素子分離絶縁膜の底部よりも浅い前記第1導電型の第1のウェルを形成する工程と、前記第1の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2の部分において前記第1のウェルに電気的に接続され、前記ゲート電極と前記第1のウェルとを電気的に接続する配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。付記16付記15記載の半導体装置の製造方法において、前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、又はコバルトシリサイドであることを特徴とする半導体装置の製造方法。"