第1配線と、前記第1配線上に形成された層間絶縁層と、前記層間絶縁膜上に形成された第2配線と、前記第1配線と前記第2配線との間に形成された抵抗変化型素子とを具備し、前記層間絶縁層は、前記第1配線と前記第2配線とに挟まれるように形成され、前記第1配線の幅以下の幅を有するホールを備え、前記抵抗変化型素子は、前記第1配線と接して、前記ホールの底部に形成された下部電極と、前記下部電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極とを備え、前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置。請求項1に記載の抵抗変化型不揮発性記憶装置において、前記銅の配向性は111面であり、前記下部電極はルテニウムを含み、前記ルテニウムの配向性は002面である抵抗変化型不揮発性記憶装置。第1配線と、前記第1配線上に形成された層間絶縁層と、前記層間絶縁膜上に形成された第2配線と、前記第1配線と前記第2配線との間に形成された抵抗変化型素子とを具備し、前記層間絶縁層は、前記第1配線と前記第2配線とに挟まれるように形成され、前記第1配線の幅以下の幅を有するホールを備え、前記抵抗変化型素子は、前記第1配線と接して、前記ホールの底部に形成された下部電極と、前記下部電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極とを備え、前記下部電極、前記抵抗変化層及び前記上部電極は、前記ホールの内部に形成され、前記抵抗変化層及び前記上部電極の端部は、前記第2配線の底面と接する抵抗変化型不揮発性記憶装置。請求項3に記載の抵抗変化型不揮発性記憶装置において、前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置。請求項4に記載の抵抗変化型不揮発性記憶装置において、前記銅の配向性は111面であり、前記下部電極はルテニウムを含み、前記ルテニウムの配向性は002面である抵抗変化型不揮発性記憶装置。請求項3に記載の抵抗変化型不揮発性記憶装置において、前記第1配線はアルミニウムを含み、前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置。請求項3に記載の抵抗変化型不揮発性記憶装置において、前記第1配線はシリコンを含み、前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置。請求項1乃至7のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、前記下部電極は、更に、前記底部から側壁の途中まで形成されている抵抗変化型不揮発性記憶装置。請求項1乃至8のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む抵抗変化型不揮発性記憶装置。複数の抵抗変化型不揮発性記憶装置と、ただし前記複数の抵抗変化型不揮発性記憶装置は請求項1乃至7のいずれか一項に記載され、前記複数の抵抗変化型不揮発性記憶装置を用いる論理回路とを具備する半導体装置。第1配線上に形成された層間絶縁層中に、前記第1配線の幅以下の幅を有するホールを形成する工程と、前記ホールの内部に抵抗変化型素子を形成する工程と、前記抵抗変化型素子と接するように前記抵抗変化型素子上に第2配線を形成する工程とを具備し、前記抵抗変化型素子を形成する工程は、前記第1配線と接して、前記ホールの底部に下部電極を形成する工程と、前記下部電極上に抵抗変化層用の第1膜を形成する工程と、前記第1膜上に上部電極用の第2膜を形成する工程と、前記層間絶縁層上の前記第1膜及び前記第2膜を除去する工程とを備え、前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置の製造方法。請求項11に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記銅の配向性は111面であり、前記下部電極はルテニウムを含み、前記ルテニウムの配向性は002面である抵抗変化型不揮発性記憶装置の製造方法。第1配線上に形成された層間絶縁層中に、前記第1配線の幅以下の幅を有するホールを形成する工程と、前記ホールの内部に抵抗変化型素子を形成する工程と、前記抵抗変化型素子と接するように前記抵抗変化型素子上に第2配線を形成する工程とを具備し、前記抵抗変化型素子を形成する工程は、前記第1配線と接して、前記ホールの底部に下部電極を形成する工程と、前記下部電極上に抵抗変化層用の第1膜を形成する工程と、前記第1膜上に上部電極用の第2膜を形成する工程と、前記層間絶縁層上の前記第1膜及び前記第2膜を除去する工程とを備え、前記抵抗変化層及び前記上部電極の端部は、前記第2配線の底面と接する抵抗変化型不揮発性記憶装置の製造方法。請求項13に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記下部電極を形成する工程は、前記ホールの内部において前記第1配線上に前記下部電極を選択成長させる工程を含む抵抗変化型不揮発性記憶装置の製造方法。請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記第1配線は銅を含み、前記下部電極はルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置の製造方法。請求項15に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記銅の配向性は111面であり、前記下部電極はルテニウムを含み、前記ルテニウムの配向性は002面である抵抗変化型不揮発性記憶装置の製造方法。請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記第1配線はアルミニウムを含み、前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一種の金属を含む抵抗変化型不揮発性記憶装置の製造方法。請求項14に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記第1配線はシリコンを含み、前記下部電極はタングステン、タンタル及びチタニウムからなる群から選択される少なくとも一つの金属を含む抵抗変化型不揮発性記憶装置の製造方法。請求項13に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記下部電極を形成する工程は、前記層間絶縁層の表面及び前記ホールの内部の表面を覆うように下部電極用の第3膜を形成する工程と、前記ホールの底部及び側壁の途中まで前記第3膜を覆うように保護膜を形成する工程と、前記第3膜のうち、前記保護膜で覆われた部分を除く部分を除去する工程と前記保護膜を除去する工程と、を備える抵抗変化型不揮発性記憶装置の製造方法。請求項11乃至19のいずれか一項に記載の抵抗変化型不揮発性記憶装置の製造方法において、前記抵抗変化層は、前記下部電極とは異なる材料を用いた酸化物を含む抵抗変化型不揮発性記憶装置の製造方法。従来構造の抵抗変化型メモリの抵抗変化素子は、MIM構造の加工時に側壁部に加わるダメージにより、以下のような課題がある。図3A~図3Bは、抵抗変化型メモリのスイッチンッグ原理を説明したものである非特許文献4、非特許文献5。図3Aに示すように、抵抗変化型メモリの抵抗変化素子は、上部電極111例示:金属、抵抗変化層112例示:遷移金属酸化物及び下部電極113例示:金属を備えている。ここで、図3Bに示すように、抵抗変化素子は、上部電極111に電圧を印加されて低抵抗化Formingされた状態では、抵抗変化層112中に電流パス114が形成されている。この電流パス114が形成されている状態で、上部電極111と下部電極113との間に電圧を印加することによって、電流パス114内で酸化還元反応が起きる。その結果、電流パス114の抵抗値が変化する。図4は、抵抗変化型メモリの問題点を示す図である。抵抗変化素子の電流パス114の抵抗値の変化は、この電流パス114の上下電極界面付近における酸化還元によっておこると考えられている。しかし、図4に示すように、実際に形成される電流パスは1抵抗変化素子あたり1本だけでなく、不完全な電流パス116も含めて抵抗変化層112中の様々な場所で形成される。特に、エッチングダメージの入っている側部117で電流パス115が形成されやすい。抵抗化Forming後のスイッチング動作において、これらの不完全な電流パス116やダメージの入った側部117付近の電流パス115が導通した場合、抵抗値が急激にさがり、誤動作の原因となる。特に、ダメージの入った側部117付近の電流パス115のスイッチング特性は、ダメージの入っていない電極中心付近の電流パス114のスイッチング特性と異なる。そのため、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。このように、抵抗変化層の膜質や抵抗変化層の有効領域と抵抗変化層の端部との位置関係によって、抵抗変化素子性能のバラツキや信頼性が大幅に劣化する。また、図1及び図2に示されるように、1つのビット線106に対して複数のメモリセルMCが接続されている。そのため、高速化のためには、メモリセルMCの面積を縮小して寄生容量を低減する必要がある。しかし、メモリセルMCは孤立したMIM構造を有しているので、その縮小パターニングは非常に困難である。第2キャップ絶縁膜162の開口部との目ずれ許容度を考慮しても、抵抗変化素子101の素子面積の縮小による容量低減は困難である。また、従来構造では、配線層間ここでは第1配線103及び第2配線106に、MIM構造の抵抗変化素子101と、上部電極111と第2配線106とをつなぐビア105が形成されており、配線層間の厚さがスケーリングによって小さくなった場合、抵抗変化素子101の形成が困難である。更に、従来構造ではロジックLSIに混載しようとした場合、最低でも2回のPR工程第2キャップ絶縁膜162の開口及びMIM構造のパターニングの追加が必要であり、製造コストの低減が困難である。特開2009-117668号公報特許文献1では、貫通孔の内部において、下方に下部電極が形成され、下部電極の表面に抵抗変化層が形成され、抵抗変化層の表面に上部電極が形成されている。抵抗変化層は、例えば下部電極の表面を酸化して形成されている特許文献1の図10~図12、図14~図15。この方法を用いた実施例では、貫通孔の断面と抵抗変化層、上部電極及び下部電極の断面とが同じになる。すなわち、基板に平行な断面において、抵抗変化層の端部まで、抵抗変化素子の有効領域となっている。そのため、その端部に起因した特性ばらつきが懸念される上述の図4で指摘された問題点。更に、下部電極の金属成分と抵抗変化層の金属成分とが同じになるという制約がある。また、抵抗変化層は、例えば下部電極の表面に別の膜を成膜して形成されている特許文献1の図13。この方法を用いた実施例では、抵抗変化層における基板に平行な断面の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、第2配線層と層間絶縁層との間に抵抗変化層が入るため、配線層の厚さがスケーリングによって小さくなった場合、第2配線層の形成が困難となる問題がある。また、抵抗変化層は、例えば下部電極及びバリア層の表面に別の膜を成膜して形成されている特許文献1の図16。この方法を用いた実施例では、抵抗変化層の端部は、抵抗変化素子の有効領域から離れている。従って、その端部に起因した特性ばらつきは小さい。しかし、上部電極と抵抗変化層とバリア層とが寄生容量を形成することが問題となる。また、特開2010-027753号公報特許文献2では、開口部内に設けられているのは抵抗変化層及び第2の電極上部電極だけで、第1の電極下部電極は開口部の外側に設けられている。第1の電極は、第1の配線でもある。そのため、第1の電極=第1の配線の材料には制約がある。また、第1の配線=第1の電極の材料として、抵抗変化素子に最適な特性を有する材料を用いた場合、配線形成のプロセスが従来のプロセスから変更されることになり、製造プロセスを再検討する必要が有り、製造コストの上昇が懸念される。また、特開2009-295842号公報特許文献3では、貫通孔又は開口部のビアや配線とは別にMIM構造を形成している。そのため、MIM構造分の高さを下げることはできない。したがって、配線層間の厚さがスケーリングによって小さくなった場合、MIM構造の形成が困難である。また、ダミーの溝を必要とする点からも、スケーリングが困難である。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の抵抗変化型不揮発性記憶装置は、第1配線3と、層間絶縁層53と、第2配線6と、抵抗変化型素子1、1aとを具備している。層間絶縁層53は、第1配線3上に形成されている。第2配線6は、層間絶縁膜53上に形成されている。抵抗変化型素子1、1aは、第1配線3と第2配線6との間に形成されている。層間絶縁層53は、第1配線3と第2配線6とに挟まれるように形成され、第1配線3の幅以下の幅を有するホール9を備えている。抵抗変化型素子1、1aは、下部電極13、13aと、抵抗変化層12、12aと、上部電極11、11aとを備えている。下部電極13、13aは、第1配線3と接して、ホール9の底部に形成されている。抵抗変化層12、12aは、下部電極13、13a上に形成されている。上部電極11、11aは、抵抗変化層12、12a上に形成されている。下部電極13、13a、抵抗変化層12、12a及び上部電極11、11aは、ホール9の内部に形成されている。第1配線3は銅を含み、下部電極13、13aはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。本発明の抵抗変化型不揮発性記憶装置は、第1配線3と、層間絶縁層53と、第2配線6と、抵抗変化型素子1、1aとを具備している。層間絶縁層53は、第1配線3上に形成されている。第2配線6は、層間絶縁膜53上に形成されている。抵抗変化型素子1、1aは、第1配線3と第2配線6との間に形成されている。層間絶縁層53は、第1配線3と第2配線6とに挟まれるように形成され、第1配線3の幅以下の幅を有するホール9を備えている。抵抗変化型素子1、1aは、下部電極13、13aと、抵抗変化層12、12aと、上部電極11、11aとを備えている。下部電極13、13aは、第1配線3と接して、ホール9の底部に形成されている。抵抗変化層12、12aは、下部電極13、13a上に形成されている。上部電極11、11aは、抵抗変化層12、12a上に形成されている。下部電極13、13a、抵抗変化層12、12a及び上部電極11、11aは、ホール9の内部に形成されている。抵抗変化層12、12a及び上部電極13、13aの端部は、第2配線6の底面と接している。本発明の半導体装置は、複数の抵抗変化型不揮発性記憶装置90/90aと、複数の抵抗変化型不揮発性記憶装置90/90aを用いる論理回路91とを具備している。ただし複数の抵抗変化型不揮発性記憶装置90/90aは上記各段落に記載されている。本発明の抵抗変化型不揮発性記憶装置の製造方法は、第1配線3上に形成された層間絶縁層53中に、第1配線3の幅以下の幅を有するホール9を形成する工程と、ホール9の内部に抵抗変化型素子1、1aを形成する工程と、抵抗変化型素子1、1aと接するように抵抗変化型素子1、1a上に第2配線6を形成する工程とを具備している。抵抗変化型素子1、1aを形成する工程は、第1配線3と接して、ホール9の底部に下部電極13、13aを形成する工程と、下部電極13、13a上に抵抗変化層12、12a用の第1膜を形成する工程と、第1膜上に上部電極11、11a用の第2膜を形成する工程と、層間絶縁層53上の第1膜及び第2膜を除去する工程とを備えている。第1配線3は銅を含み、下部電極13、13aはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。本発明の抵抗変化型不揮発性記憶装置の製造方法は、第1配線3上に形成された層間絶縁層53中に、第1配線3の幅以下の幅を有するホール9を形成する工程と、ホール9の内部に抵抗変化型素子1、1aを形成する工程と、抵抗変化型素子1、1aと接するように抵抗変化型素子1、1a上に第2配線6を形成する工程とを具備している。抵抗変化型素子1、1aを形成する工程は、第1配線3と接して、ホール9の底部に下部電極13、13aを形成する工程と、下部電極13、13a上に抵抗変化層12、12a用の第1膜を形成する工程と、第1膜上に上部電極11、11a用の第2膜を形成する工程と、層間絶縁層53上の第1膜及び第2膜を除去する工程とを備えている。抵抗変化層12、12a及び上部電極11、11aの端部は、第2配線6の底面と接する。本発明により、安定したスイッチング動作を低コストで実行することができる。また、本発明により、動作速度を向上させることができる。また、本発明により、デバイススケーリングの問題を回避可能である。また、ロジックLSI等との混載が可能であり、製造コストも下げられる。以下、本発明の抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図5は、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置90は、基板70aと、第1キャップ絶縁膜61と、第1配線3と、第2層間絶縁膜52と、第2キャップ絶縁膜62と、抵抗変化型素子1と、第3層間絶縁膜53と、第3キャップ絶縁膜63と、第2配線6と、第4層間絶縁膜54とを具備している。第1配線3は、基板70a上に設けられている。第1配線3は、例えば第1メタル配線31とそれを側方及び底面において覆うバリアメタル層32とを備えている。ただし、基板70aは、表面領域に素子を形成された半導体基板と、その半導体基板を覆う第1層間絶縁膜や第1キャップ絶縁膜61を備えている。第1層間絶縁膜及び第1キャップ絶縁膜61は第1層間絶縁層ということもできる。従って、第1配線3は、第1層間絶縁層上に設けられている。第1配線3は、第2層間絶縁膜52に埋設され、第2キャップ絶縁膜62に覆われている。第2層間絶縁膜52及び第2キャップ絶縁膜62は第2層間絶縁層ということもできる。従って、第1配線3は、第2層間絶縁層に埋設されている。第3層間絶縁膜53は、第2層間絶縁層上に設けられている。第3層間絶縁膜53は、ホール9を備えている。ホール9は、第1配線3と第2配線6とに挟まれるように、第3層間絶縁層53を貫通するように設けられている。ホール9の底面は、第1配線3の上面に接していて、その上面からはみ出していない。ホール9の横断面基板70aの表面に平行な面が円形の場合、その断面の直径は第1配線3の配線幅以下である。ただし、ホール9の底面が第1配線3の上面からはみ出さなければ、ホール9の横断面は他の形を有していても良い。その場合、ホール9の幅基板70aの表面に平行な方向は第1配線3の配線幅以下である。第3キャップ絶縁膜63は、第3層間絶縁膜53上に設けられている。第3層間絶縁膜53及び第3キャップ絶縁膜63は第3層間絶縁層ということもできる。抵抗変化型素子1は、抵抗値の変化で情報を記憶する。第1配線3と第2配線6との間に形成されたホール9内に設けられている。抵抗変化型素子1は、下部電極13と、抵抗変化層12と、上部電極11とを備えている。下部電極13は、ホール9の底部のみに形成されている。その端部は、ホール9の底部近傍の側壁に接している。下部電極13は、金属の導体で形成されている。下部電極13は、第2層間絶縁層の開口部の第1配線3第1メタル配線31上に選択成長で形成されていることが好ましい。追加プロセスを要せずに、下部電極13をホール9内のみに形成できるからである。その形成方法については後述される。抵抗変化層12は、下部電極13上及びホール9の側壁上に形成されている。その端部は、ホール9の上部に達している。その端部は、第2配線6の底面に接していることが好ましい。それにより、抵抗変化層12の端部と下部電極13の端部とを大きく隔てることができる。その結果、後述されるように、抵抗変化素子1は、抵抗変化層12の端部の影響を受け難くなる。抵抗変化層12は、下部電極13とは異なる金属材料を用いた酸化物を含むことができる。上部電極11は、抵抗変化層12上を内側から覆うように形成されている。その端部は、ホール9の上部に達している。その端部は、第2配線6の底面に接していることが好ましい。抵抗変化素子1と第2配線6とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極11は、金属の導体で形成されている。上部電極11は、その更に内側の領域を埋める埋め込み層金属18を備えていても良い。第2配線6は、第3層間絶縁膜53上に設けられている。第2配線6は、例えば第2メタル配線37とそれを側面及び底面において覆うバリアメタル層38とを備えている。第2配線層6は、第3層間絶縁層上に設けられていてもよい。第2配線6は、第4層間絶縁膜54に埋設されている。第1メタル配線31は、基板表面に垂直な方向において111方位へ配向した結晶粒を主成分として含む多結晶膜であることが好ましい。すなわち、第1メタル配線31は、111配向性を有する膜であることが好ましい。後述されるように下部電極13を選択成長させ易いからである。例えば、第1メタル配線31として111配向性を有する銅Cu配線を用いた場合、下部電極13としては例えば002配向性を有するルテニウムRu膜を選択成長させることができる。ただし、主成分は、最も多い成分である。第1メタル配線31は、銅Cu、アルミニウムAl、シリコンSiが考えられる。第1メタル配線31として銅Cu及びアルミニウムAlを用いる場合、第1メタル配線31及びホール9はそれぞれ通常の配線及びビアホールが想定される。第1メタル配線31としてシリコンを用いる場合、第1メタル配線31及びホール9はそれぞれソース/ドレイン及びコンタクトホールが想定される。後述される製造方法の例では、111配向の銅Cuを用いている。下部電極13は、第1メタル配線31が銅Cuの場合、主成分としてルテニウムRu、タングステンW、コバルトCo、白金Pt、金Au、ロジウムRh、イリジウムIr及びパラジウムPdからなる群から選択された少なくとも1種の金属を含有することが好ましい。下部電極13を選択成長させやすいからである。このうち、ルテニウムRu、タングステンW、コバルトCo、白金Ptは、抵抗変化素子1の下部電極13の材料として特に好ましい。後述される製造方法の例では、111配向の銅Cuの第1メタル配線31との結晶整合性に優れているものとして、002配向のルテニウムRuの下部電極13を用いている。また、下部電極13は、第1メタル配線31がアルミニウムAlの場合、主成分としてタングステンW、タンタルTa及びチタニウムTiからなる群から選択される少なくとも1種の金属を含有することが好ましい。下部電極13を選択成長させやすいからである。また、下部電極13は、第1メタル配線31がシリコンSiの場合、主成分としてタングステンW、タンタルTa及びチタニウムTiからなる群から選択される少なくとも1種の金属を含有することが好ましい。下部電極13を選択成長させやすいからである。上部電極は、例えば、チタニウムTi、窒化チタニウムTiN、アルミニウムAl、ニッケルNi、銅Cu、銅アルミニウムCuAl、タンタルTa、窒化タンタルTaN、ジルコニウムZr、ハフニウムHf、モリブデンMo、ルテニウムRu、白金Ptなどによって形成できる。また、これらの材料の積層体であっても良い。後述される製造方法の例では、窒化チタニウムTiNを用いている。抵抗変化層12は酸化チタニウムTiO2、酸化鉄FeO、酸化ニッケルNiO、酸化ジルコニウムZrO2、酸化銅CuO、酸化ハフニウムHfO2、酸化タンタルTa2O5、酸化タングステンWO、及びこれらの窒化物やシリケートを少なくとも含む単層膜若しくは積層膜が好ましい。後述される製造方法の例では、酸化ニッケルNiOを用いている。第1~第4層間絶縁膜51~54の材料としては、酸化シリコンSiO2が例示される。第1~第3キャップ絶縁膜61~63の材料としては、窒化シリコンSiNxが例示される。図6は、低抵抗化Forming後の抵抗変化素子の構成を示す断面図である。抵抗変化素子1を拡大して示している。抵抗変化素子1では、下部電極13と上部電極11とに挟まれた下部電極13と上部電極11とが重なった領域が、抵抗変化層12における有効領域Aである。有効領域Aは、電流パス14が生成される可能性のある領域である。この図6の場合、上部電極11と下部電極13とは、その一部しか重なっていない。すなわち、上部電極11の一部分11pと下部電極13の一部分13pとが重なっているだけである。この重なった領域が、抵抗変化層12における有効領域Aα1からα2までである。図に示されるように、この有効領域Aは、ホール9ビアホール又はコンタクトホールの底部における周辺を除いた領域にしかない。すなわち、その有効領域Aの境界α1、α2は、ホール9の側壁や、下部電極13の端部や、抵抗変化層12の端部や、上部電極11の端部から離れている。そのため、電流パスはホール9の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール9の側壁や、下部電極13の端部や、抵抗変化層12の端部や、上部電極11の端部の影響を受けることはない。言い換えると、抵抗変化層12の端部は第3層間絶縁膜53の上側表面と概ね同じ面にあり、上部電極11と下部電極13と挟まれていない。そのため、ダメージの入っている抵抗変化層12の端部17に電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。また、本実施の形態では、既述のように上部電極11と下部電極13とは、一部しか重なっていない有効領域A。そのため、MIM構造を有する抵抗変化素子1の容量を、従来構造と比較して小さくすることができる。その結果、ビット線の寄生容量が減少するので、書き換え動作及び読み出し動作の高速化が可能となる。また、本実施の形態では、図4に示されるように、ホール9内に抵抗変化素子1が埋め込まれ、上部電極11の上端の位置が第2配線6の下面の位置と概ね同じである。そのため、新たに上部電極11と接続するためのビアやコンタクトを新たに形成する必要がない。更に、図4に示すような本実施の形態の抵抗変化型メモリを用いることでMIM構造の高さに起因したスケーリングの問題を回避することができる。次に、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法について、図5を参照して説明する。まず、低抵抗化Formingを行うため、上部電極11に正の電圧を印加し、抵抗変化層12を低抵抗化する。なお、低抵抗化Formingは、上部電極11の代わりに下部電極13に正の電圧を印加しても良い。次に、低抵抗状態から高抵抗状態へのスイッチングのときには、上部電極11に正の電圧を印加する。この場合、低抵抗化Formingの場合よりも電流が流れるように、負荷抵抗の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチングのときには、上部電極11に正の電圧を印加する。この場合、上部電極11には高抵抗状態へのスイッチングの場合よりも高い電圧を印加する。また、低抵抗化Formingの場合と同様に抵抗変化素子1に負荷抵抗をつけておき、低抵抗化後に電流が流れすぎないようにしておくのが好ましい。なお、高抵抗状態から低抵抗状態へのスイッチングのときにも、上部電極11の代わりに下部電極13に正の電圧を印加しても良い。次に、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図7A~図7Iは、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。まず、図7Aに示すように、基板70aが準備される。基板70aは、半導体基板の表面領域に形成された素子と、それを覆う第1層間絶縁膜及び第1キャップ絶縁膜61とを備えている。次に、基板70a上に第2層間絶縁膜52を形成する。第1キャップ絶縁膜61としては、ここではシリコン窒化膜SiNxを用いる。第1層間絶縁膜及び第2層間絶縁膜52としては、ここではシリコン酸化膜SiO2を用いる。それぞれ、プラズマCVDChemicalVaporDeposition法を用いて堆積する。次に、図7Bに示すように、PRPhotoresist工程とドライエッチング工程により、第2層間絶縁膜52に溝を形成する。その後、バリアメタル層32用の膜及び第1メタル配線31用の膜を形成する。バリアメタル層32用の膜としては、ここではタンタル窒化膜TaNを用いる。第1メタル配線31用の膜としては、ここでは銅Cuを用いる。タンタル窒化膜TaNはスパッタ法を用いて堆積する。銅Cuはスパッタ法及びメッキ法を用いて堆積する。その後、CMPChemicalMechanicalPolishing工程を用いて、表面の平坦化を行い、第1配線3としての銅Cu配線を形成する。続いて、図7Cに示すように、表面に第2キャップ絶縁膜62及び第3層間絶縁膜53を形成する。第2キャップ絶縁膜62としては、ここではシリコン窒化膜SiNxを用いる。第3層間絶縁膜53としては、ここではシリコン酸化膜SiO2を用いる。それぞれ、プラズマCVDChemicalVaporDeposition法を用いて堆積する。その後、図7Dに示すように、PR工程とドライエッチング工程を用いて、第3層間絶縁膜53及び第2キャップ絶縁膜62にホール開口部9を設ける。それにより、第1配線3Cu配線の表面が露出する。すなわち、第1配線3の銅Cuが露出する。次に、図7Eに示すように、ホール9の銅Cuの露出した部分にルテニウムRuを所定の膜厚で選択CVD法により形成する。すなわち、ホール9の底部に、第1配線3と接してルテニウムRuを選択成長させる。具体的には、例えば、ルテニウムの有機金属化合物例示:Ru3CO12を用いた熱CVD法例示:プロセスガスはCOガスにより形成することができる。そのルテニウムRuは下部電極13となる。この下部電極13は、ホール9の底部にのみ存在しており、その端部はホール9の内側の側壁に接している。なお、下部電極13として、他の金属、例えば、タングステンW、コバルトCo、白金Pt、金Au、ロジウムRh、イリジウムIr及びパラジウムPdからなる群から選択された少なくとも1種の金属を用いる場合にも、同様に、その金属を含む有機金属化合物を用いた熱CVD法により形成することが可能である。なお、第1配線3としてアルミニウムAl配線若しくはチタニウム窒化膜TiN/アルミニウムAl積層配線、又は、シリコンSi基板例示:ソース/ドレインを用い、下部電極13としてタングステンW、タンタルTa及びチタニウムTiのうちのいずれかを用いる場合には、例えば以下の方法を用いることができる。すなわち、それぞれ原料ガスとして六フッ化タングステン、四塩化チタン及び五フッ化タンタルを用いた熱CVD法により下部電極13を形成する。続いて、図7Fに示すように、第3層間絶縁膜53の表面、ホール9の内部の側壁及び下部電極13の表面を覆うように、抵抗変化層12用の膜、上部電極11用の膜及び埋め込み層18用の膜を形成する。抵抗変化層12用の膜としては、ここではニッケル酸化膜NiOを用いる。上部電極13用の膜としては、ここではチタニウム窒化膜TiNを用いる。埋め込み層18用の膜としては、ここではタングステンWを用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層18は上部電極11と同じ材料でもよいし、また上部電極11用の膜を厚く形成するなどして、埋め込み層18を無くしてもかまわない。その後、図7Gに示すように、表面をCMP工程で平坦化する。それにより、抵抗変化素子1の全てはホール9開口部に埋め込まれる。そのとき、下部電極13は、ホール9の底部のみに形成されている。抵抗変化層12は、下部電極13上及びホール9の側壁上に形成されている。その端部は、ホール9の上部に達している。上部電極11は、抵抗変化層12上を内側から覆うように形成されている。その端部は、ホール9の上部に達している。次に、図7Hに示すように、表面に第3キャップ絶縁膜63及び第4層間絶縁膜54を形成する。第3キャップ絶縁膜63としては、ここではシリコン窒化膜SiNxを用いる。第4層間絶縁膜54としては、ここではシリコン酸化膜SiO2を用いる。それぞれ、プラズマCVD法を用いて堆積する。続いて、図7Iに示すように、PR工程とドライエッチング工程を用いて、第4層間絶縁膜54及び第3キャップ絶縁膜63に溝を形成する。それにより、上部電極11及び埋め込み層18が露出する。更に、バリアメタル層38用の膜及び第2メタル配線37用の膜を形成する。バリアメタル層38用の膜としては、ここではタンタル窒化膜TaNを用いる。第2メタル配線37用の膜としては、ここでは銅Cuを用いる。タンタル窒化膜TaNはスパッタ法を用いて堆積する。銅Cuはスパッタ法及びメッキ法を用いて堆積する。その後、CMP工程を用いて、表面の平坦化を行い、第2配線6としての銅Cu配線を形成する。以上により、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置90が製造される。本実施の形態では、抵抗変化層12の有効領域は、下部電極13と面したホール9の底部周辺部を除くの部分だけである。抵抗変化層12の端部は、ホール9の上端部へ延在してホール9の底部から離れている。そのため、抵抗変化層12の端部のダメージに起因した、抵抗変化素子1のばらつきを低減することができる。また、ホール9径で抵抗変化素子1の容量が決まるため、ホール9の径を小さくすることで、寄生容量を小さくすることができる。それにより、抵抗変化型メモリの高速動作が可能となる。更に、従来のMIM構造ビア構造ではなく、ビアホールに相当するホール9内に抵抗変化素子1が埋め込まれているため、MIM構造の高さに起因したスケーリングの問題が回避できる。更に、1回のPR工程の追加で抵抗変化型不揮発素子をロジックLSI後述に混載可能であり、製造コストを低減することができる。第2の実施の形態本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第2の実施の形態は、第1の実施の形態に係る抵抗変化型不揮発記憶装置90を1T1R1トランジスタ1抵抗型の抵抗変化型メモリReRAMに適用し、ロジックLSIlarge-scaleintegration91と混載した半導体装置に関する。以下、詳細に説明する。図8は、本発明の第2の実施の形態に係る半導体装置の構成を示す平面図である。ただし、この図では、半導体装置のうち抵抗変化型不揮発記憶装置901T1R型の抵抗変化型メモリの領域を示している。抵抗変化型不揮発記憶装置90は、複数のワード線又はゲート22と、複数のビット線又は第2配線6と、複数の共通線8と、複数のメモリセルMCとを具備している。複数のワード線又はゲート22は、Y方向に延在している。複数のビット線又は第2配線6は、X方向に延在している。複数の共通線8は、Y方向に延在しいている。複数のメモリセルMCは、複数のワード線22と複数のビット線6との交点の各々に対応して行列状に設けられている。図9Aは、本発明の第2の実施の形態に係る半導体装置における抵抗変化型不揮発記憶装置の領域の構成を示す断面図である。この図では、図8におけるb-b’断面の構成を示している。すなわち、メモリセルMCの1個分の構成を示している。抵抗変化型不揮発記憶装置90のメモリセルMCは、制御トランジスタ2と、抵抗変化素子1とを備えている。素子分離領域71で囲まれた領域において、半導体基板70上に及び制御トランジスタ2が形成されている。制御トランジスタ2は、ゲート絶縁膜23、ゲート22ワード線、ドレイン21、ソース24、サイドウォール25を備えている。ドレイン21、ソース24にはコンタクト4が接続されている。制御トランジスタ2及びコンタクト4は第1層間絶縁膜51及び第1キャップ絶縁膜61に覆われている。ドレイン21側のコンタクト4は、第1キャップ絶縁膜61の開口部を介して、バリアメタル層32と第1メタル配線31からなる第1配線3に接続されている。第1配線3は、第2層間絶縁膜52及び第2キャップ絶縁膜62に側面及び上面を覆われている。抵抗変化型メモリの抵抗変化素子1は、第2キャップ絶縁膜62の開口部を介して、第1配線3に接続されている。抵抗変化素子1は、第1配線3と接続される下部電極13、下部電極13上の抵抗変化層12及び抵抗変化層12上の上部電極11からなるMIMMetal/Insulator/Metal構造を有している。上部電極11内部には埋め込み層18が設けられていてもよい。上部電極11及び埋め込み層18は、バリアメタル層38と第2メタル配線37からなる第2配線6ビット線に接続されている。ソース24側のコンタクト4は、第1キャップ絶縁膜61の開口部を介して、共通線8に接続されている。抵抗変化素子1は、第3層間絶縁膜53及び第3キャップ絶縁膜63に側面を覆われている。第2配線6は第3層間絶縁膜53上に設けられている。第2配線6は、第4層間絶縁膜54に側面を覆われている。図9Aに示すように、本実施の形態では、抵抗変化素子1が、配線層の間ここでは第1配線3の配線層と第2配線6の配線層との間に設けられたホール9内に形成されている。抵抗変化素子1は、隣接するメモリセルMCの抵抗変化素子1とは孤立したMIMキャパシタ構造を有している。一方、半導体装置のうちロジックLSI91の領域は以下に示すとおりである。図9Bは、本発明の第2の実施の形態に係る半導体装置におけるロジックLSIの領域の構成を示す断面図である。この図では、ロジックLSI91における一つのトランジスタを含む領域を示している。素子分離領域71aで囲まれた領域において、半導体基板70上に制御トランジスタ2aが形成されている。制御トランジスタ2aは、ゲート絶縁膜23a、ゲート22a、ドレイン21a、ソース24a、サイドウォール25aを備えている。ドレイン21a、ソース24aにはコンタクト4aが接続されている。制御トランジスタ2a及びコンタクト4aは第1層間絶縁膜51及び第1キャップ絶縁膜61に覆われている。ドレイン21a側のコンタクト4aは、第1キャップ絶縁膜61の開口部を介して、バリアメタル層32aと第1メタル配線31aからなる第1配線3aに接続されている。第1配線3aは、第2層間絶縁膜52及び第2キャップ絶縁膜62に側面及び上面を覆われている。第1配線3aは、第2キャップ絶縁膜62の開口部を介して、バリアメタル層35aとビアメタル34aからなるビア5aに接続されている。ビア5aは、第3層間絶縁膜53及び第3キャップ絶縁膜63に側面を覆われている。ビア5aは、第3キャップ絶縁膜63の開口部を介して、バリアメタル層38aと第2メタル配線37aからなる第2配線6aに接続されている。第2配線6aは第3キャップ絶縁膜63上に設けられている。第2配線6aは、第4層間絶縁膜54に側面を覆われている。ソース24a側も同様である。図9A及び図9Bに示すように、基板70の表面領域及び各層の役割は、抵抗変化型メモリの領域と、ロジックLSIの領域とで同様である。図9Aの場合では、抵抗変化素子1を、第1配線3の配線層第1配線層と第2配線6の配線層第2配線層との間に形成している。しかし、抵抗変化素子1を、他の連続した二つの配線層の間に形成しても良い。更に、抵抗変化素子1を、連続しない二つの配線層の間例示:第1配線層と第3配線層との間に形成しても良い。更に、抵抗変化素子1を、コンタクト4内に形成してもよい。本実施の形態における第1配線3、抵抗変化素子1及び第2配線6のその他の構成や機能については、第1の実施の形態の場合と同様である。本実施の形態では、ロジックLSI領域でのビアホールに対応するホール9内に抵抗変化素子1が埋め込まれている。加えて、上部電極11の最上部の位置が第2配線6の下面の位置と同じである。そのため、上部電極11と第2配線6とを接続するためのビアを新たに形成する必要がない。更に、図9Aに示すような本実施の形態の抵抗変化型メモリを用いることでMIM構造の高さに起因したスケーリングの問題を回避することができる。また、本実施の形態の抵抗変化型メモリの構造はロジックLSIの領域の構造に影響を与えない。そのため、ロジックデバイスとの混載に有効である。更に、第1の実施の形態の図6に示されるように、下部電極13と上部電極11とに挟まれた領域が、抵抗変化層12における有効領域Aとなる。上部電極11と下部電極13とは、その一部しか重なっていない。そのため、従来構造と比較して、抵抗変化素子1の容量を小さくすることができる。その結果、ビット線第2配線6の寄生容量が減少し、書き換え読み出し動作の高速化が可能となる。また、有効領域Aの境界はホール9の側壁や、下部電極13の端部や、上部電極11の端部に達していない。そのため、電流パスはホール9の底部における周辺を除いた領域にしかできなくなる。したがって、電流パスはホール9の側壁や、下部電極13の端部や、上部電極11の端部の影響を受けることはない。言い換えると、ダメージの入っている抵抗変化層12の端部17に不完全な電流パスが形成されることはない。したがって、抵抗変化型メモリのバラツキ及び信頼性が向上する。次に、本発明の第2の実施の形態に係る半導体装置の抵抗変化型不揮発記憶装置の動作方法について、は、第1の実施の形態と同様である。次に、本発明の第2の実施の形態に係る半導体装置の製造方法について説明する。図10A及び図10B~図15A及び図15Bは、本発明の第2の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図nAn=10~15の整数は抵抗変化型不揮発記憶装置90の領域以下メモリ部ともいうであり、図nBはロジックLSI91の領域以下ロジック部ともいうである。まず、図10A及び図10Bに示すように、メモリ部及びロジック部において、半導体基板70上に、通常のMOSFET工程を用いて、素子分離層71、71a、ゲート22、22a、ゲート絶縁膜23、23a、ソース24、24a、ドレイン21、21a及びサイドウォール25、25aを形成する。ここでは、半導体基板70としてp-シリコンSi、ゲート絶縁膜23、23aとしてシリコン酸化膜SiOx、ゲート22、22aとしてポリシリコン膜poly-Si、ソース24、24a、ドレイン21、21aとしてnシリコンnSi、サイドウォール25、25aとしてシリコン窒化膜SiNxをそれぞれ用いる。次に、図11A及び図11Bに示すように、メモリ部及びロジック部において、全面に第1層間絶縁膜51用の膜を堆積し、CMP工程によって平坦化して、第1層間絶縁膜51を形成する。第1層間絶縁膜53としては、ここではシリコン酸化膜SiOxを用い、プラズマCVD法を用いて堆積する。更に、PR工程とドライエッチング工程を用いて、第1層間絶縁膜51に開口部を設ける。次に、その開口部にコンタクト4、4aを埋め込み、それぞれソース24、24a、ドレイン21、21aと接続する。コンタクト4、4aとして、ここではタングステンWを用い、スパッタ法を用いて成膜した。次に、図12A及び図12Bに示すように、メモリ部及びロジック部において、全面に第1キャップ絶縁膜61及び第2層間絶縁膜52を堆積する。第1キャップ絶得膜61としては、ここではシリコン窒化膜SiNxを用い、第2層間絶縁膜52としては、ここではシリコン酸化膜SiOxを用いる。更に、PR工程とドライエッチング工程により、第2層間絶縁膜52及び第1キャップ絶縁膜61に溝を形成する。その後、バリアメタル層32、32a用の膜及び第1メタル配線31、31a用の膜を堆積する。バリアメタル層32、32a用の膜としては、ここではタンタル窒化膜TaNを用い、スパッタ法を用いて成膜する。第1メタル配線31、31a用の膜としては、ここでは銅Cuを用い、スパッタ法及びメッキ法を用いて成膜する。更に、CMP工程を用いて、表面の平坦化を行い、第1配線33231、第1配線3a32a31aを形成する。次に、図13A及び図13Bに示すように、メモリ部及びロジック部において、全面に第2キャップ絶縁膜62及び第3層間絶縁膜53を堆積する。第2キャップ絶縁膜62としてはここでは、シリコン窒化膜SiNxを用い、第3層間絶縁膜53としては、ここではシリコン酸化膜SiOxを用いる。それぞれ、プラズマCVD法を用いて堆積する。更に、メモリ部において、PR工程とドライエッチング工程を用いて、所定の領域のみ第3層間絶縁膜53及び第2キャップ絶縁膜62にホール9開口部を設ける。これにより、第1配線3の表面の銅Cuが露出する。更に、ホール9の銅Cuの露出部分に、ルテニウムRuを選択CVD成長させる。このルテニウムRu膜は、下部電極13となる。次に、全面に、抵抗変化層12用の膜、上部電極11用の膜及び埋め込み層18用の膜を堆積する。抵抗変化層12用の膜として、ここではTiO2とTa2O5の積層膜を用い、上部電極11用の膜として、ここではチタニウム窒化膜TiNを用い、埋め込み層18として、ここではタングステンWを用いる。なお、埋め込み層18用の膜は、上部電極11用の膜と同じ材料でもよく、また、埋め込み層を無くしてもかまわない。次に、表面をCMP工程で平坦化する。それにより、メモリ部において、抵抗変化素子1下部電極13、抵抗変化層12及び上部電極11がホール9に埋め込まれた構成が形成される。次に、図14A及び図14Bに示すように、メモリ部とロジック部において、全面に第3キャップ絶縁膜63及び第4層間絶縁膜54を堆積する。第3キャップ絶縁層63としては、ここではシリコン窒化膜SiNxを用い、第4層間絶縁膜54としては、ここではシリコン酸化膜SiOxを用いる。それぞれ、プラズマCVD法を用いて堆積する。次に、図15A及び図15Bに示すように、PR工程とドライエッチング工程を用いて、メモリ部において、第4層間絶縁膜54及び第3キャップ絶縁膜63に溝を形成し、ロジック部において、第4層間絶縁膜54に溝を形成し、第3キャップ絶縁膜63、第3層間絶縁膜53及び第2キャップ絶縁膜62にビアホールを形成する。それにより、メモリ部において上部電極11及び埋め込み層18が露出し、ロジック部において他の第1配線3aが露出する。その後、全面にバリアメタル層38、35a、38a用の膜、ビアメタル34a及び第2メタル配線37、37a用の膜を堆積する。バリアメタル層38、35a、38a用の膜としては、ここではタンタル窒化膜TaNを用い、スパッタ法を用いて成膜する。ビアメタル34a及び第2メタル配線37、37a用の膜としては、ここでは銅Cuを用い、スパッタ法及びメッキ法を用いて成膜する。更に、CMP工程を用いて、表面の平坦化を行い、第2配線63837、ビア5a34a35a、第2配線6a38a37aを形成する。以上により、本発明の第2の実施の形態に係る半導体装置が製造される。本実施の形態についても、第1の実施の形態と同様の効果を得ることができる。加えて、本実施の形態に係る抵抗変化型不揮発記憶装置は1回のPR工程の追加でロジックLSIに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックLSIのデバイスパラメータを変えることなく抵抗変化型不揮発記憶装置を混載することができる。第3の実施の形態本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第3の実施の形態では、抵抗変化素子1aの下部電極13aがホール9の底部だけでなく、底部から側壁の途中まで形成されている点で、第1の実施の形態と異なる。以下詳細に説明する。図16は、本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。抵抗変化型不揮発記憶装置90aは、基板70aと、第1キャップ絶縁膜61と、第1配線3と、第2層間絶縁膜52と、第2キャップ絶縁膜62と、抵抗変化型素子1aと、第3層間絶縁膜53と、第3キャップ絶縁膜63と、第2配線6と、第4層間絶縁膜54とを具備している。抵抗変化型素子1aは、抵抗値の変化で情報を記憶する。第1配線3と第2配線6との間に形成されたホール9内に設けられている。抵抗変化型素子1aは、下部電極13aと、抵抗変化層12aと、上部電極11aとを備えている。下部電極13aは、ホール9の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール9の側壁の途中に在り、ホール9の上部に達していない。下部電極13aは、金属の導体で形成されている。下部電極13aは、選択成長でなく通常の成膜法で形成されている。その形成方法については後述される。抵抗変化層12aは、下部電極13a上及びホール9の側壁上に形成されている。その端部は、ホール9の上部に達している。その端部は、第2配線6の底面に接していることが好ましい。それにより、抵抗変化層12aの端部と下部電極13aの端部とを大きく隔てることができる。その結果、抵抗変化素子1aは、抵抗変化層12aの端部の影響を受け難くなる。抵抗変化層12aは、下部電極13aとは異なる金属材料を用いた酸化物を含むことができる。上部電極11aは、抵抗変化層12a上を内側から覆うように形成されている。その端部は、ホール9の上部に達している。その端部は、第2配線6の底面に接していることが好ましい。抵抗変化素子1aと第2配線6とを接続するためのビアやコンタクトを別途製造する必要が無いからである。上部電極11aは、金属の導体で形成されている。上部電極11aは、その更に内側の領域を埋める埋め込み層金属18を備えていても良い。抵抗変化型素子1aのその他の特徴、及び、抵抗変化型不揮発記憶装置のその他の構成については、第1の実施の形態と同様である。この場合においても、第1の実施の形態で説明された効果と同様の効果を得ることができる。次に、本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の動作方法については、第1の実施の形態と同様である。次に、本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図17A~図17Fは、本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。まず、第1の実施の形態における図7A及び図7Bの工程を実施する。次に、図17Aに示すように、表面に第2キャップ絶縁膜62、第3層間絶縁膜53及び第3キャップ絶縁膜63を形成する。第2キャップ絶縁膜62及び第3キャップ絶縁膜63としては、ここではシリコン窒化膜SiNxを用いる。第3層間絶縁膜53としては、ここではシリコン酸化膜SiO2を用いる。それぞれ、プラズマCVD法を用いて堆積する。続いて、図17Bに示すように、PR工程とドライエッチング工程を用いて、第3キャップ絶縁膜63、第3層間絶縁膜53及び第2キャップ絶縁膜62にホール開口部9を設ける。それにより、第1配線3の表面が露出する。すなわち、第1配線3の銅Cuが露出する。その後、図17Cに示すように、全面に下部電極13a用の膜を形成する。下部電極13a用の膜としては、ここではルテニウムRuを用いる。ルテニウムRuはスパッタ法で成膜される。それにより、下部電極13a用の膜が、第3キャップ絶縁膜63の表面及びホール9の内部の表面ホール9の底部を含むを覆う。その後、全面にレジスト42を塗布し、所定の条件下でアッシングを行う。それにより、レジスト42は、ホール9の底部及び側壁の途中まで下部電極13a用の膜を覆う。次に、図17Dに示すように、下部電極13a用の膜をエッチバックする。その後、レジスト42をアッシングにより除去する。それにより、下部電極13aが、ホール9の底部及び底部から側壁の途中まで連続的に形成される。続いて、図17Eに示すように、第3ストッパ絶縁膜63の表面、ホール9の内部の上部側壁及び下部電極13の表面を覆うように、抵抗変化層12a用の膜、上部電極11a用の膜及び埋め込み層18用の膜を形成する。抵抗変化層12a用の膜としては、ここではニッケル酸化膜NiOを用いる。上部電極13a用の膜としては、ここではチタニウム窒化膜TiNを用いる。埋め込み層18用の膜としては、ここではタングステンWを用いる。これらは、はスパッタ法で成膜される。なお、埋め込み層18は上部電極11aと同じ材料でもよいし、また上部電極11a用の膜を厚く形成するなどして、埋め込み層18を無くしてもかまわない。次に、図17Fに示すように、表面をCMP工程で平坦化する。それにより、抵抗変化素子1aの全てはホール9開口部に埋め込まれる。そのとき、下部電極13aは、ホール9の底部及び底部から側壁の途中まで連続的に形成されている。ただし、その端部は、ホール9の側壁の途中に在り、ホール9の上部に達していない。抵抗変化層12aは、下部電極13a上及びホール9の側壁上に形成されている。その端部は、ホール9の上部に達している。上部電極11aは、抵抗変化層12a上を内側から覆うように形成されている。その端部は、ホール9の上部に達している。その後、第1の実施の形態における図7Hただし、第3ストッパ絶縁膜63の形成を除く及び図7Iの工程を実施する。以上により、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置が製造される。なお、下部電極13a、抵抗変化層12a及び上部電極11aの材料に関しては、第1の実施の形態に記載のとおりである。本実施の形態により、第1の実施の形態と同様の効果を得ることができる。また、選択CVD成長を行わず、通常の成膜方法を用いることができる。それにより、製造コストを削減することができる。また、本実施の形態も、第2の実施の形態のような半導体装置へ適用が可能である。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。