"第1及び第2の電源線と、前記第1及び第2の電源線間に接続されて電源電圧が供給される被保護回路と、前記第1の電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも1つのインバータを含むインバータ回路と、前記第1及び第2の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第2の電源線に流す保護用トランジスタと、を同一の半導体基板に有し、前記インバータ回路は、前記保護用トランジスタの制御ノードに出力が接続されたインバータが前記第1及び第2の電源線とは別の第3の電源線と前記第1の電源線との間に接続されている半導体集積回路。前記インバータ回路は、複数のインバータを含み、最終段のインバータが、前記第3の電源線と前記第1の電源線との間に接続され、他のインバータが前記第1及び第2の電源線間に接続されている請求項1に記載の半導体集積回路。前記第3の電源線に供給される電圧は、前記第1の電源線に供給される電圧との電圧差が、前記第1及び第2の電源線間に供給される電源電圧より大きい電圧である請求項1または2に記載の半導体集積回路。前記ノイズが発生する前記第1の電源線に正電圧が供給され、前記第2の電源線に接地電圧が供給され、前記第3の電源線に負電圧が供給される請求項3に記載の半導体集積回路。前記インバータの段数が奇数であり、前記保護用トランジスタのチャネル導電型がN型である請求項4に記載の半導体集積回路。前記インバータの段数が偶数であり、前記保護用トランジスタのチャネル導電型がP型である請求項4に記載の半導体集積回路。前記半導体基板のウェル領域であって、前記被保護回路のトランジスタが形成されたウェル領域内に、当該とランジスとチャネルの導電型が同じ前記保護用トランジスタが形成されている請求項5又は6に記載の半導体集積回路。前記被保護回路は負電源が必要な回路であり、前記第3の電源線を、前記被保護回路が負電源線として共用する請求項7に記載の半導体集積回路。前記検出回路が、前記第1の電源線に接続された抵抗性素子と、前記第2の電源線に接続された容量性素子とを直列接続し、前記抵抗性素子と前記容量性素子の接続点から、前記第1の電源線に正のノイズが発生することに応答して前記インバータの入力を電位変動させる回路である請求項1から8の何れか一項に記載の半導体集積回路。前記検出回路が、前記第1の電源線に接続された容量性素子と、前記第2の電源線に接続された抵抗性素子とを直列接続し、前記容量性素子と前記抵抗性素子の接続点から、前記第1の電源線に負のノイズが発生することに応答して前記インバータの入力を電位変動させる回路である請求項1から8の何れか一項に記載の半導体集積回路。前記第1の電源線、前記第2の電源線、前記第3の電源線のそれぞれが、外部から異なる電圧が印加される外部端子に接続されている請求項9または10に記載の半導体集積回路。ESDは、電源配線2が接続された外部端子VDD端子2Tに対し発生することが多い。ESDは基準電圧配線3が接続された外部端子VSS端子3Tに対しても発生するが、基準電圧配線3は通常、半導体集積回路の各回路を共通に接地するために張り巡らされており、容量が大きいため電位が揺れにくい。このため基準電圧配線3に対して発生したESD起因のノイズが回路動作に与える影響は、VDD側ほどではない。一方、半導体集積回路が電子機器内に実装された後でESDが発生することも皆無ではない。但し、静電気による放電であるため、静電気を帯電するもの人体や実装機器が近くに存在する状態で発生する確率が高い。よって、半導体集積回路が製造されている最中や組み立て中、すなわち半導体集積回路を回路基板あるいはインターポーザというパッケージ基板等に実装中でのESD保護は重要である。実装中では、基準電圧配線3が先に、例えばグラウンド電位に接続され、電源配線2はフローティング状態での作業が存在する。例えば、半導体集積回路が基板等に接合されている場合、基準電圧配線3も半導体基板を介して接地状態にあると看做してよい場合での作業が存在する。このように基準電圧配線3のみ接地された片側接地状態で、外部端子から電源配線2にESDサージが侵入すると、ESDサージが内部回路を破壊するおそれがある。ESDサージは高電圧パルスであるため、その高電圧によって図1に示すESD保護回路も一瞬バイアスされ得る。保護用トランジスタ5は、電源電圧VDDが印加されている通常動作時にはMOS動作でサージ放電を行う。一方、CMOSインバータ回路4にとっても、ESDサージ電圧が駆動バイアス源となる。インバータは、PMOSとNMOSといった2つのトランジスタからなる。通常、バイアス電圧のほぼ中間レベルがインバータの反転動作の閾値となることから、この閾値に至らない間は反転動作できず、動作遅延がある。ESDサージ電圧が駆動バイアス源となるインバータ回路では、駆動バイアスがごく短い時間しか印加されないため、インバータ回路が動作しないことがある。また、実装後に通常動作させる際には、以下の如く、オフリーク電流に起因した消費電力が大きいという不利益がある。図1に示す保護用トランジスタ5は、本来ならば、内部回路6内に設けられた、チャネルの導電型が同じトランジスタと一括して形成することが望ましい。保護用トランジスタ5は、オン抵抗を小さくしてクランプ電圧を抑制することが要求される。オン抵抗削減のためには、ゲート幅やゲート長を内部回路側より大きくせざるを得ない。その場合、どうしてもオフリーク電流が大きくなってしまい、このことが消費電力を増大させる。ここでクランプ電圧とは、保護用トランジスタが動作しているときのソースとドレイン間の一定電圧であり、この電圧は内部回路6にも印加される。内部回路6の低電圧化に伴って、このクランプ電圧も下げる必要があるが、上記消費電力の問題がネックとなってクランプ電圧の低減がなかなか進まないのが実情である。よって、ゲート幅やゲート長といったクランプ電圧と関係するパラメータを用いることなく、オフリークを低減できることが望まれている。これができれば保護用トランジスタを内部回路と一括形成が可能となるが、そのような提案は未だなされていない。本開示技術は、上記したように実装中でのESD保護を確実に行うことが可能な構成を有する半導体集積回路を提案するものである。また、別の観点で見ると、本開示技術は、上記したクランプ電圧に影響を与えることなくリーク除去のためのトランジスタでオフリークを低減可能な構成を有する半導体集積回路を提案するものである。本開示技術に関わる一形態の半導体集積回路は、第1及び第2の電源線と、前記第1及び第2の電源線間に接続されて電源電圧が供給される被保護回路と、前記第1の電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも1つのインバータを含むインバータ回路と、前記第1及び第2の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第2の電源線に流す保護用トランジスタと、を同一の半導体基板に有する。前記インバータ回路は、前記保護用トランジスタの制御ノードに出力が接続されたインバータが前記第1及び第2の電源線とは別の第3の電源線と前記第1の電源線との間に接続されている。この構成では、第1の電源線の電位変動があっても、その電位変動の速度例えば電位の立ち上がりの速度が、あまり大きくない場合、抵抗性素子と容量性素子の素子間ノードの電位は、第1の電源線の電位変動にほぼ追従して変化する。このため、インバータ回路の最終段のインバータによって保護用トランジスタはオンしない。一方、サージ印加時のように第1の電源線の電位変動の速度が大きいと、抵抗性素子と容量性素子の素子間ノードの電位は、抵抗性素子と容量性素子の時定数によって決まる遅延によって立ち上がるまでの時間が長くなる。このとき素子間ノードの電位がインバータ回路のインバータの閾値電圧を超えるまでの短い時間だけ、当該インバータ回路によって保護用トランジスタがオンする。素子間ノードの電位がインバータの閾値電圧を超えると、保護用トランジスタがオフする。このため、ある程度高いノイズは第1の電源線から第2の電源線に排出され、この電圧が高いノイズから被保護回路が破壊されることはない。本開示技術では、インバータ回路が少なくとも1つのインバータから構成される。本開示技術では、インバータが1つの場合は当該インバータを、複数の場合は最終段のインバータを、第1の電源線と第3の電源線との間に接続している。つまり、被保護回路の共通電圧線としても用いられる第2の電源線と分けて第3の電源線を、最終段のインバータ専用に設けている。例えば組み立て時においては、第1の電源線はオープン状態であるが、第2の電源線は電位固定されていることが多い。そのような片側固定の状態で第1の電源線にサージが発生すると、そのサージ発生に応答して抵抗性素子と容量性素子の素子間ノードに電位変化が出現する。このとき本開示技術の適用がない場合、全てのインバータが、電位固定された第2の電源線の電位を基準に、第1の電源線に印加されるノイズ電圧でバイアスされる。そのため、インバータ回路に大きな遅延が生じ、保護用トランジスタがオンしないことがある。これに対し、本開示技術が適用された上記構成によれば、組み立て時にはオープンとなる第3の電源線と第1の電源線との間に最終段のインバータが接続されている。つまり、電位固定され、あるいは配線容量が大きくて電位的に動きにくい第2の配線ではなく、第3の配線に最終段のインバータが接続されている。このため、遅延の影響が最も大きい最終段のインバータの応答性がよくなる。したがって、第1の電源線がオープン状態である組み立て時等においても、インバータ回路が正常動作し、サージが確実に第1の電源線から除去される。組み立てが終了し、製品として通常動作する際に以下の利点がある。第3の電源線は、第2の電源線とは独立した電圧を設定することが可能である。よって、第3の電源線に、保護用トランジスタのオフ時に、リーク電流がほぼ流れないとみなせるまでチャネルを確実に閉じるための電圧を設定することができる。例えば、保護用トランジスタのチャネル導電型がN型の場合、この電圧として負電圧を好適に用いる。この時、最終段のインバータは、第3の電源線側のトランジスタがオンし、この第3の電源線の印加電圧例えば負電圧をリーク除去トランジスタの制御ノードに伝達する動作を行う。このためオフリーク電流量が低下する。本開示技術によれば、実装中での保護を確実にし、また実装後の通常動作時には、クランプ電圧に影響を与えることなく保護用トランジスタのオフリーク電流低減が可能な半導体集積回路を提供することができる。本開示技術に関わる保護回路を有する半導体集積回路を、ESD保護回路を有する場合を代表的な例として、以下、図面を参照して説明する。次の順で説明を行う。1.第1の実施の形態、[保護回路の回路構成]、[保護回路の動作]、[オフリークの低減]。2.変形例。<1.第1の実施の形態>[保護回路の回路構成]図2に、本開示技術に関わるESD保護回路の回路構成を示す。図2は、図1のインバータ回路記号を具体的なトランジスタ構成にした図である。図2においても、図1と同様にVDD端子2T、VSS端子3T等の外部端子が設けられているが、これらの外部端子は図示を省略している。また、電源配線2と基準電圧線3とに接続されて電源供給を受ける内部回路被保護回路が設けられている。これらの回路構成が同一の半導体基板に集積化されることによって半導体集積回路が形成されている。図2に図解されるRCMOS構成のESD保護回路1は、VDD端子図1の符号2Tが接続された第1の電源線としての電源配線2と、第2の電源線の一例として、例えばVSS端子図1の符号3Tが接続された基準電圧配線3とを有する。電源配線2と基準電圧配線3との間には電源電圧VDDが印加される。電源配線2と基準電圧配線3に接続されて電源電圧VDDが供給される内部回路被保護回路6が配置されている。電源配線2と基準電圧配線3に接続される内部回路6以外のすべての回路素子は、内部回路6を保護対象とするESD保護回路1を構成する。ESD保護回路1において、電源配線2と基準電圧配線3の間に、抵抗性素子R及び容量性素子Cと、CMOSインバータ回路4と、保護用トランジスタ5とが設けられている。本実施形態においては、保護用トランジスタ5はチャネルの導電型がN型のトランジスタであり、ドレインが電源配線2に、ソースが基準電圧配線3に接続されている。また、保護用トランジスタ5の基板領域P型ウェル等はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。保護用トランジスタ5は、電源配線2に、例えば電源端子2Tを介して発生するESD起因の正の高電圧パルス例えばESDサージを基準電圧配線3に逃がす機能をもつ。電源配線2と基準電圧配線3の間に抵抗性素子Rと容量性素子Cとを直列に接続したRC直列回路検出回路が接続されている。検出回路は、抵抗性素子Rと容量性素子Cとの接続点をCMOSインバータ回路4の入力に接続している。なお、本実施形態においては、上記のように電源配線2に発生する正の高電圧パルスの除去を目的とするため、抵抗性素子Rを電源配線2側に接続し、容量性素子Cを基準電圧配線3側に接続している。正の高電圧パルスESDサージが電源配線2に発生したときに、抵抗性素子Rと容量性素子Cとの接続ノードの電位VRCが変動する。CMOSインバータ回路4は、このRC素子間の電位VRCの変動に基づいて、保護用トランジスタ5の制御電極ゲートを制御する回路である。CMOSインバータ回路4は、1つ以上のインバータを有する。図2では3段構成を示す。各インバータは、電源配線2と基準電圧配線3間に直列に接続されたPMOSトランジスタ4PとNMOSトランジスタ4Nを有する。初段のインバータInv1におけるPMOSトランジスタ4PとNMOSトランジスタ4Nの共通ゲートが、抵抗性素子Rと容量性素子Cの間に接続されている。また、PMOSトランジスタ4PとNMOSトランジスタ4Nの共通ドレインが、次段のインバータInv2の入力に接続されている。次段および最終段のインバータInv2,Inv3もほぼ同様に構成されている。最終段のインバータInv3の出力が、保護用トランジスタ5のゲート制御電極に接続されている。本実施形態では、最終段のインバータInv3のみ、そのNMOSトランジスタ4Nのソースが基準電圧配線3第2の電源線とは別の第3の電源線7に接続されている。第3の電源線7は、本例では、負電圧-VSを供給するための配線であり、図示しない外部端子-VS端子に接続させてもよい。なお、内部回路6が同じ負電圧-VSを用いる回路であれば、ESD保護回路1は、第3の電源線7を内部回路6と共用することが望ましい。また、負電圧-VSを半導体集積回路内で電源電圧VDD等から生成する場合は、その外部端子は不要である。[保護回路の動作]より詳細な上記ESD保護回路1の動作を、以下に説明する。ESD保護回路の動作は、以上の概略で説明した動作に対応した以下の12に示す2つの状況に加え、3つ目の3に示す組み立て或いは基板実装時の状況での要求を満たさなくてはならない。1通常動作中サージ印加なし:ここで通常動作中サージ印加なしとは、通常動作時に予定されている電源線の電位変動はあっても、保護用トランジスタ5をオンさせるほどの大きなサージが電源線に印加されない動作状態をいう。予定されている電源線の電位変動とは、電源立ち上げ時や立ち下げ時の電位変動、さらには、回路動作に起因して電源線が小さな振幅で揺れるような電位変動のことである。電源配線2第1の電源線が電源電圧VDDで保持されているときは、図2の容量性素子Cは、高インピーダンス状態なので、素子間ノードの電位VRCは、ほぼHVDDレベルをとる。このHレベルは、3つのインバータのうちの初段のインバータInv1の入力に印加されるので、その出力がLVSSレベルをとる。この初段のインバータの出力Lレベルは、次とその次のインバータInv2Inv3の各出力を確定している。よって、HVRC→LInv1出力→HInv2出力→LInv3出力となる。このとき、保護用トランジスタ5のゲートはLVSSレベルであるため、保護用トランジスタ5のチャネルは閉じている。したがって、電源電圧VDDが印加された電源配線2から、基準電圧VSSが印加された基準電圧配線3へ電流は流れない。ここで、本開示技術では、第3の電源線7が、第2の電源線基準電圧配線3独立に電圧を設定できることから、保護用トランジスタ5のオフリーク電流が低減されている。例えば、本例のように、負電圧-VSを第3の電源線7に供給する。この場合、最終段のインバータInv3が動作時に、そのNMOSトランジスタ4Nがオンして負電圧-VSを保護用トランジスタ5のゲートに与える。保護用トランジスタ5は、本開示技術が非適用の場合に基準電圧VSS通常、0Vが印加されるよりも、負電圧-VSが印加された場合に、オフリーク電流が各段に低減される。なお、オフリーク電流の低減については、別途後述する。一方、電源配線2が基準電圧例えばGNDを保持しているときは、保護用MOSトランジスタ5のソースとドレイン間にバイアス電圧が印加されないので、保護用MOSトランジスタ5はオンしない。通常動作時の電源立ち上げ時には、電源配線2の電位がLからHに推移する。しかし、このようにサージに比べて遅い小さい速度の電源配線2の電位上昇では、電源配線2の電位上昇にほぼ追従して電位VRCが立ち上がるので、保護用MOSトランジスタ5がオンすることはない。2サージ印加時:ESDサージが外部端子VDD端子で発生し、これが電源配線2に侵入すると、容量性素子Cがごく短い時間だけ低インピーダンス状態となる。そのため、コンデンサへの高周波パルス入力と同様の効果により、容量性素子Cに放電電流が流れる。このため、当該容量性素子Cと抵抗性素子Rの時定数で決まる遅延が発生し、電源配線2の電位立ち上がりに対して、電位VRCの立ち上がりが遅れる。そのため、電源配線2の電位が立ち上がって保護用MOSトランジスタ5にバイアス電圧が印加され始めてから、電位VRCが初段インバータの閾値電圧に達するまでの間のごく短い期間だけ、保護用MOSトランジスタ5がオンする。より詳細には、最終段のインバータInv3の入力がLレベルになるため、当該インバータを構成するPMOSトランジスタ4Pのチャネルが開いて導通し、NMOSトランジスタ4Nのチャネルは閉じて非導通となる。そのため、最終段のインバータInv3がHレベルVDDレベルを保護用トランジスタ5のゲートに出力する。よって、保護用トランジスタ5のゲートの電位は短い時間だけHレベルとなるので、そのチャネルが開き、電源配線2からESDサージが基準電圧配線3に流れる。これが通常動作中にESD保護回路が機能するときの動作である。3組み立て作業中にESDサージが入ったとき:組立作業中は、通常、静電対策のため基準電圧配線3のみ基準電位例えばGNDに接続されていることが多い。その一方、電源配線2がつながる電源電圧VDDの外部端子VDD端子には結線が行われていない。このとき、各インバータに電源が供給されていないため、保護用トランジスタ5のゲート電位は不確定例えば、フローティングとなっている。一方、第3の電源線7の電位もフローティングとなっている。負電源が外部から与えられる場合、その外部端子:-VS端子に結線が行われていない。あるいは、負電源を内部発生する場合、その発生を行う電源回路の電源供給がなされていないので、第3の電源線7に対する電位固定は行われていない。この状態で、VDD端子にESDサージが急に入ると、このESDサージを電源電圧VDDの代わりとして、3つのインバータおよび保護用MOSトランジスタ5が短い時間だけ動作可能となる。ここで、本開示技術が非適用の場合、つまり最終段のインバータInv3の低電位電源への接続側以下、ソース側というが基準電圧配線3に接続されている場合を考える。このとき3つのインバータが、短い時間で印加されたESDサージをバイアス源電源として動作しようとするが、電源供給時間が短いため、電位変動を遅れて受ける後段のインバータほど反転しづらくなる。このため、CMOSインバータ回路4全体としては正しい動作ができず、保護用MOSトランジスタ5が有効にオンしないことがある。これに対し、本開示技術では、最終段のインバータInv3のソース側が、オープン状態の第3の電源線7に接続されている。このため、ソースが基準電圧配線3で電位固定された他のインバータに比べるとインバータ閾値電圧が小さく、ESDサージによる短い電源供給であっても速やかに反転動作する。本開示技術では、このように、初段のインバータに入力があってから反転動作するまでの時間が長く最も遅延の影響が大きい最終段のインバータInv3のソース側を電位的にオープンとすることで、この最終段のインバータの応答性を良くしている。CMOSインバータ回路4は、最終段のインバータの応答性を良くするだけで正しく動作し、本開示技術では、このことを利用してCMOSインバータ回路4の正常動作を保証する。そのため、組み立て時でも保護用MOSトランジスタ5が短い時間だけオンして、ESDサージ除去が可能となる。図3は、CMOSインバータ回路4内の各インバータの入出力の電位の遷移を示す回路図である。上記したように各インバータが正しく動作するには、図3に示す素子間ノードの電位VRCから、保護用トランジスタ5のゲート電位に到るまでL→H→L→Hと示すように電位レベルの反転遷移が行われる必要がある。しかし、これらの3つのインバータは、同じESDサージパルスで電源供給を受けるため、後段のインバータほど反転動作しづらくなる。本開示技術では、最も反転しづらい最終段のインバータInv3のソース側を電位的にオープンとすることで、そのインバータ反転の閾値電圧を小さくしている反転しやすい方向に変化させている。よって、最終段のインバータInv3の出力が確実にHとなり、このHの期間だけ保護用MOSトランジスタ5がオンして、ESDサージパルスの除去電流Iが保護用トランジスタ5に流れる。図4に、最終段のインバータのソース側を電位固定した場合とオープンとする場合の応答性の違いを調べたシミュレーション結果を示す。図4において、A1がソース側電位を固定とした回路図、B1が、その回路の動作シミュレーションで得られた電位変化のプロット図である。また、図4において、A2がソース側をオープンとした回路図、B2が、その回路の動作シミュレーションで得られた電位変化のプロット図である。なお、この回路シミュレーションでは、ソース側を電位的に固定するかオープンとするかによる応答性の違いはインバータの段数に依存しないため、用いる回路は、その応答性の違いが分かる最小の2段構成としている。図4A2では、回路動作の安定性のため、最終段のインバータのソース側のNMOSトランジスタを高抵抗100MΩで置き換えている。NMOSトランジスタのソース側を電位的にオープンとすると、当該NMOSトランジスタは動作には関係しないため、これを、オープンと等価な高抵抗100MΩで置き換えることが可能である。図4B1,図4B2において、符号ND0が初段の入力ノードの電位、符号ND1が初段と最終段の段間のノードの電位、符号ND2が最終段の出力ノードの電位のそれぞれについての推移曲線を表している。図4B1と図4B2を比較すると明らかなように、初段の入力ノードの電位を立ち上げてからND0、最終段の出力ノードの電位が立ち上がるまでND2の追従性応答性が、最終段のインバータのソース側を電位的にオープンとすることで明らかに改善されることが判る。このことは、インバータのソース側をオープンとすることで反転しやすくなることに起因する。本開示技術は、この応答性の改善により、組み立て時のESDサージ保護動作を確実に行うことを可能とする。[オフリークの低減]次に、上記1の通常動作時のオフリーク低減について述べる。RCMOS構成のESD保護回路1において、通常動作中、図2に示す保護用トランジスタ5は、ゲート電位が基準電圧VSS例えば、0Vで駆動されている場合、ゲートがオフでチャネルは閉じている。しかしながら、保護用トランジスタ5のソースとドレイン間にはオフリークといわれる、わずかな電流が流れる。一般に、保護用トランジスタ5は、大量の電流を流せるだけの大きさゲート幅を持つため、このオフリーク電流は、消費電力の観点から無視できない。図5に、典型的なN型MOSトランジスタのゲート電圧Vgate対ドレイン電流Idrainの特性グラフを示す。図4に示すように、VG=0Vのときに、図中に示しただけの電流が流れている。本例では、グラフから読み取ると、単位ゲート幅1μm当たり、約0.1nA弱のオフリーク電流が発生している。このオフリーク低減のため、本実施形態では、最終段のインバータInv3のみ、そのNMOSトランジスタ4Nのソースを、基準電圧VSSより低い負電圧-VSでバイアスしている。通常動作時には、最終段のインバータInv3の入力はHレベルとなっている。よって、このインバータInv3を構成するNMOSトランジスタ4Nはチャネルが開いた状態であり、PMOSトランジスタ4Pはチャネルが閉じている。NMOSトランジスタ4Nのオン抵抗が無視できるほど小さいと、インバータInv3の出力は、負電圧-VSそのものとなる。NMOSトランジスタ4Nのオン抵抗が無視できない場合でも、負電圧-VSを基準電圧VSSより十分小さくすると、保護用トランジスタ5のオフリーク電流を十分低減できる。図5に、負電圧-VSを-0.5Vとしたときの図4と同じ特性グラフを示す。図5のように、負電圧-VSを基準電圧VSS=0Vからわずか0.5V下げただけでも、保護用トランジスタ5のオフリーク電流が5桁ほど低下している。このため、負電圧の印加が、オフリーク低減に十分な効果を奏することがわかる。<2.変形例>以上の回路構成は、上記説明に限定されない。例えば、以上の説明では、ESDサージが正のパルス電圧であることを前提とした。ESDサージが負の場合、図2に示す抵抗性素子Rと容量性素子Cの位置を入れ替え、かつ、保護用トランジスタ5をN型チャネルのものから、P型チャネルのものに変更するとよい。但し、正のESDサージ除去を目的とする図1の回路、あるいは、負のESDサージ除去を目的とする本変形例の回路において、逆極性のESDサージの除去は可能である。例えば図1の回路では、負のESDサージが電源配線2に発生するとする。この負のサージは、保護用MOSトランジスタ5の高電位電源側のPN接合、つまりN型のドレイン不純物領域とP型の基板領域例えばPウェル領域間のPN接合のダイオードを順方向にバイアスする。そのため、負のESDサージは、この順方向にバイアスされたPN接合ダイオードを介して速やかに電源配線2から基準電圧配線3に排出される。同様に、保護用MOSトランジスタ5をP型とした場合の変形例に関わる回路において、正のESDサージは、電源配線2に接続された高電位電源側のPN接合ダイオードが順方向にバイアスされてオンするため、速やかに電源配線2から基準電圧配線3に排出される。これらの場合、CMOSインバータ回路4におけるインバータは、1段または1段より大きい奇数段とすることが望ましい。但し、図1の回路では正のサージ除去を主に行い、変形例では負のサージ除去を主に行う場合、インバータの段数を偶数としてもよい。この場合、図1の回路において保護用MOSトランジスタ5をP型に、変形例において保護用MOSトランジスタ5をN型とする。また、抵抗性素子Rは抵抗そのものでなくともインピーダンスとして抵抗とみなせる素子であれば何でもよい。容量性素子Cについても同様で、容量そのものキャパシタに限らず、インピーダンスとして容量とみなせる素子であれば何でもよい。以上の説明では、第3の電源線7に印加する電圧を負電圧としたが、これは電源配線2に正電圧を印加し、基準電圧配線3が接地されることを前提としたためである。よって、必ずしもVDD、VSS、負電源という3種類でなくても、相対的に、高い、中位、低いという3種類の電位をもつ電源を用いることができる。その場合、第1の電源線と第3の電源線との印加電圧差が、第1の電源線と第2の電源線の印加電圧差より大きいことを要件とする。さらに、実装時あるいは組み立て時の説明を行ったが、ウェハ製造時のESD保護にも効果を奏する。ウェハ製造工程におけるPCペレットチェック時などの測定では、基板裏面などがアースに落とされてそれなりのESD保護対策がなされる。この場合、上記の実装時と同様にESD保護が行われる。以上説明してきた本実施形態によれば、パッケージ組み立て時、基板への実装時あるいはウェハ製造時において、確実にESD保護を行うことができる。また、通常動作時には、ゲート長やゲート幅といったクランプ電圧に影響する素子パラメータを変更しなくても、保護用トランジスタのオフリークを容易に低減することができる。ゲート長やゲート幅といった素子パラメータを変える場合、デバイスの再設計となるが、本実施形態では、第3の電源線の追加で足りるため、従来から配線を一部違えるだけである。例えば、最終段のインバータのNMOSトランジスタのソースのVSS例えばグラウンド線との接続を切って、新たに設けた負電源配線第3の電源線に接続するという変更のみで、上記顕著な効果を得ることが可能である。図5に示すように少しの電圧変更で大幅なリーク低減が望めるため、保護用トランジスタ保護用トランジスタのゲート長やゲート幅を、内部回路内の同じ導電型のトランジスタと揃え、あるいは近づけることができる。保護用トランジスタは、ある程度高い電流駆動力が必要なため、ゲート幅は大きくしてもよいが、ゲート長、チャネル濃度、その他の不純物濃度等は内部回路のトランジスタ同じにできる。よって、内部回路のPウェルに、N型の保護用トランジスタ5およびインバータと、内部回路内のN型トランジスタとを一括して形成することができる。さらに、抵抗性素子を薄膜抵抗とし、容量性素子をMIMキャパシタとして、内部回路の多層配線層内に埋め込んで、さらにESD保護回路と内部回路の一体化を図ることもできる。"