"自然数n×12ビットのパラレルデータをn個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする送信装置。自然数n×12ビットのパラレルデータを1単位として自然数p単位のパラレルデータをn×p個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、入力されるパラレルデータを12ビット毎のn×p個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn×p個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn×p個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn×p個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれqqはn×p/m以上の最小の自然数個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする送信装置。前記分割手段は、n×12×pビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、n×12ビットのビットシフトを行うことにより、12ビット毎のn×p個の12ビットのパラレルデータに分割することを特徴とする請求項2記載の送信装置。前記mビットドライバ回路は差動のmビットドライバ回路であることを特徴とする請求項1~3のうちのいずれか1つに記載の送信装置。前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする請求項1~4のうちのいずれか1つに記載の送信装置。前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする請求項5記載の送信装置。各自然数mビットの送信信号を受信して自然数n個のシリアルデータをパラレルデータに変換する受信装置であって、n個の伝送路からの各自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn個の1ビットのシリアルデータをn個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn個の14ビットのパラレルデータをn個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする受信装置。各自然数mビットの送信信号を受信して自然数n×自然数p個のシリアルデータを12ビットのパラレルデータに変換する受信装置であって、n×p個の伝送路からの自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn×p個の1ビットのシリアルデータをn×p個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n×p個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn×p個の14ビットのパラレルデータをn×p個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする受信装置。前記復号化回路から出力された前記n×p個の12ビットのパラレルデータをn×12ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、n×12×pビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、n×12ビットのビットシフトを行うことにより、前記n×p個の12ビットのパラレルデータをn×12ビット毎のパラレルデータとして出力することを特徴とする請求項8記載の受信装置。前記mビットレシーバ回路は差動のmビットレシーバ回路であることを特徴とする請求項7~9のうちのいずれか1つに記載の受信装置。前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする請求項7~10のうちのいずれか1つに記載の受信装置。前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする請求項11記載の受信装置。請求項1記載の受信装置と請求項7記載の送信装置を備えたことを特徴とするシリアル伝送システム。請求項2記載の受信装置と請求項8記載の送信装置を備えたことを特徴とするシリアル伝送システム。しかしながら、上述した従来の構成では、処理単位が、8ビット、64ビットで扱うため、24、36、48ビットが主流のAVデータを取り扱うには親和性が低く、データ処理が複雑であるという課題を有していた。また、データ効率が高く、かつ、高速化に向いたDCバランス保証を備え、クロック再生及び同期も容易で高速化し易い符号化及び復号化方式をどうすべきかの課題も有していた。本発明の目的は以上の課題を解決し、8B10B符号化及び復号化方式の送信装置と比較して、データ効率を高めかつデータ処理を簡単にすることができる送信装置、受信装置及びこれらを備えたシリアル伝送システムを提供することにある。また、本発明の別の目的は、更なる伝送速度の抑制を行うことができる送信装置、受信装置、シリアル伝送システムを提供することにある。第1の発明に係る送信装置は、自然数n×12ビットのパラレルデータをn個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。第2の発明に係る送信装置は、自然数n×12ビットのパラレルデータを1単位として自然数p単位のパラレルデータをn×p個のシリアルデータに変換して各自然数mビットの送信信号を送信する送信装置であって、入力されるパラレルデータを12ビット毎のn×p個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn×p個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn×p個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn×p個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれqqはn×p/m以上の最小の自然数個の伝送路に送信するmビットドライバ回路とを備えたことを特徴とする。上記送信装置において、前記分割手段は、n×12×pビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、n×12ビットのビットシフトを行うことにより、12ビット毎のn×p個の12ビットのパラレルデータに分割することを特徴とする。また、上記送信装置において、前記mビットドライバ回路は差動のmビットドライバ回路であることを特徴とする。さらに、上記送信装置において、前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする。またさらに、上記送信装置において、前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする。第3の発明に係る受信装置は、各自然数mビットの送信信号を受信して自然数n個のシリアルデータをパラレルデータに変換する受信装置であって、n個の伝送路からの各自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn個の1ビットのシリアルデータをn個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn個の14ビットのパラレルデータをn個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする。第4の発明に係る受信装置は、各自然数mビットの送信信号を受信して自然数n×自然数p個のシリアルデータを12ビットのパラレルデータに変換する受信装置であって、n×p個の伝送路からの自然数mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn×p個の1ビットのシリアルデータをn×p個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n×p個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn×p個の14ビットのパラレルデータをn×p個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備えたことを特徴とする。上記受信装置において、前記復号化回路から出力された前記n×p個の12ビットのパラレルデータをn×12ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、n×12×pビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、n×12ビットのビットシフトを行うことにより、前記n×p個の12ビットのパラレルデータをn×12ビット毎のパラレルデータとして出力することを特徴とする。また、上記受信装置において、前記mビットレシーバ回路は差動のmビットレシーバ回路であることを特徴とする。さらに、上記受信装置において、前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする。またさらに、上記受信装置において、前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする。第5の発明に係るシリアル伝送システムは、上記送信装置及び上記受信装置を備えたことを特徴とする。本発明に係る送信装置、受信装置、シリアル伝送システムによれば、データ処理が簡単で、データ効率を高めつつ、クロック再生及びデータ同期を確実に行うシリアルデータ送信が可能となり、さらに少ないチャネル数でシリアル送信も可能となり、データチャネルの切り替えも容易となる。また、伝送速度を半分以下に抑制したシリアル送信が可能となり、より確実にクロック再生が可能となる。さらに、クロック送信の容易化、パラレルデータへの干渉抑制、ノイズ放射の低周波化が可能となり、高速送信の容易化、低ノイズ化、高ノイズ耐性を実現することが可能となる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付して説明を省略する。第1の実施形態.図1Aは、本発明の第1の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置100aの構成を示すブロック図である。図1Aにおいて、送信装置100aは、データ処理部101aと、データを格納するバッファ102aと、パラレル-パラレル変換回路である符号化回路103aと、パラレルシリアル変換回路104aと、ドライバ回路105aと、14倍の逓倍回路107aとを備えて構成されている。さらに、符号化回路103aは、3個の12B14B符号化器103a-1、103a-2、103a-3とを備えて構成され、パラレルシリアル変換回路104aは、3個のパラレルシリアル変換回路部104a-1、104a-2、104a-3とを備えて構成され、ドライバ回路105aは、2値ドライバ回路部105a-1、105a-2、105a-3とを備えて構成されている。図1Aにおいて、バッファ102aは、データ処理部101aからの周波数f[Hz]を有する送信クロック信号を用いて、データ処理部101aから出力される36ビット又は24ビットのパラレルデータを受信して一時的に保存した後、12ビット毎に分割されたデータとして符号化回路103aに出力する。例えば、バッファ102aは、SRAMやDRAMなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。次いで、12B14B符号化器103a-1、103a-2、103a-3はそれぞれ、バッファ102aから12ビット毎に分割されたデータを受信した後、周波数f[Hz]を有する送信クロック信号を用いて、12ビットのパラレルデータを14ビットのパラレルデータに12B14B変換してパラレルシリアル変換回路104aに出力する。ここで、符号化に際して、DCバランスを考慮し、0データと1データの数が均等となるように符号化される。詳細には、12ビットデータからDCバランス保証を備えた14ビットへの変換とは、214の01パターンのうち、0と1の個数が等しいパターンを212個抜き出して選択すればよく、例えば、0と1の個数が等しい14ビットのパターンというのは、01001100011101などが挙げられる。逓倍回路107aは、周波数f[Hz]を有する送信クロック信号を、周波数14f[Hz]を有する高速クロック信号に14逓倍して、パラレルシリアル変換回路部104a-1、104a-2、104a-3に出力する。また、パラレルシリアル変換回路部104a-1、104a-2、104a-3はそれぞれ、12B14B符号化器103a-1、103a-2、103a-3からのDCバランス保証を備えた14ビットのパラレルデータを高速クロック信号と同期した1ビットの高速信号にパラレルシリアル変換し、2値ドライバ回路部105a-1、105a-2、105a-3に出力する。また、2値ドライバ回路部105a-1、105a-2、105a-3はそれぞれ、パラレルシリアル変換された高速信号を増幅して2値送信信号を生成して、伝送路106の伝送路部106-1、106-2、106-3に送信する。また、伝送路部106-1、106-2、106-3により送信される2値送信信号は、2値判別できるのであれば何でもよく、例えば、Hレベル=3V、Lレベル=0Vで送信してもよい。図1Bは、本発明の第1の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの受信装置100bの構成を示すブロック図である。図1Bにおいて、受信装置100bは、データ処理部101bと、データを格納するバッファ102bと、パラレル-パラレル変換回路である復号化回路103bと、シリアルパラレル変換回路104bと、レシーバ回路105bと、1/14倍の分周回路107bとを備えて構成されている。さらに、復号化回路103bは、3個の14B12B復号化器103b-1、103b-2、103b-3とを備えて構成され、シリアルパラレル変換回路104bは、3個のシリアルパラレル変換回路部104b-1、104b-2、104b-3とを備えて構成され、レシーバ回路105bは、2値レシーバ回路部105b-1、105b-2、105b-3とを備えて構成されている。図1Bにおいて、2値レシーバ回路部105b-1、105b-2、105b-3はそれぞれ、伝送路部106-1、106-2、106-3からの各1ビットの2値送信信号を受信しかつ増幅して各1ビットのシリアルデータを生成した後、シリアルパラレル変換回路部104b-1、104b-2、104b-3に出力する。次いで、シリアルパラレル変換回路部104b-1、104b-2、104b-3はそれぞれ、レシーバ回路部105b-1、105b-2、105b-3からの各1ビットのシリアルデータを各14ビットのパラレルデータにシリアルパラレル変換して14B12B復号化器103b-1、103b-2、103b-3に出力する。同時に、シリアルパラレル変換回路部104b-1、104b-2、104b-3は、シリアルパラレル変換回路部104b-1、104b-2、104b-3のうちの少なくとも1個の14ビットのシリアルデータから周波数14f[Hz]を有する同期用高速クロック信号を再生して出力する。分周回路107bは、シリアルパラレル変換回路部104b-1、104b-2、104b-3の少なくとも1個により再生された高速クロック信号を低速クロック信号に1/14分周して、受信クロック信号として14B12B復号化器103b-1、103b-2、103b-3、バッファ102b及びデータ処理部101bに出力する。次いで、14B12B復号化器103b-1、103b-2、103b-3はそれぞれ、周波数f[Hz]を有する受信クロック信号を用いて、シリアルパラレル変換回路部104b-1、104b-2、104b-3から出力された各14ビットのパラレルデータを各12ビットのパラレルデータに14B12B変換してバッファ102bに出力する。さらに、バッファ102bは、受信クロック信号を用いて、各12ビットのパラレルデータを一旦格納した後、36ビット又は24ビットのパラレルデータをデータ処理部101bに出力する。例えば、バッファ102bは、SRAMやDRAMなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。以上のように構成された、送信装置100a、伝送路106及び受信装置100bを備えたシリアル伝送システムの動作及び作用について以下に説明する。まず、本実施形態に係るシリアル伝送システムは、36ビットのパラレルデータの送信と、24ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、36ビットのパラレルデータの送信においては、図1A及び図1Bのすべての回路を動作させて、送信装置100a側では、データ処理部101aからの36ビットのパラレルデータを12ビット毎に分割して送信する一方、受信装置100b側では、12ビット毎に分割されて送信されたパラレルデータを受信した後、36ビットのパラレルデータに変換した後、データ処理部101bに出力する。これに対して、24ビットのパラレルデータの送信においては、図1Aの回路のうち、1バッファ102aの36ビットのうちの12ビットの記憶領域を未使用領域に設定し、212B14B符号化器103a-3の動作を休止状態に設定し、3パラレルシリアル変換回路部104a-3の動作を休止状態に設定し、42値ドライバ回路部105a-3の動作を休止状態に設定する。また、図1Bの回路のうち、52値レシーバ回路部105b-3の動作を休止状態に設定し、6シリアルパラレル変換回路部104b-3の動作を休止状態に設定し、714B12B復号化器103b-3の動作を休止状態に設定し、8バッファ102bの36ビットのうちの12ビットの記憶領域を未使用領域に設定する。そして、送信装置100a及び受信装置100bでは、24ビットのパラレルデータのみを処理して送信する。すなわち、このように、12ビットのチャネルの送信回路108aと12ビットのチャネルの受信回路108bを休止し、残りの24ビットのチャネルの送信回路と24ビットのチャネルの受信回路を動作することで、24ビットのパラレルデータの送信を実現する。また、本実施形態に係る送信装置100aでは、符号化回路103aは12ビットパラレルデータを14ビットのパラレルデータに変換する3個の12B14B符号化器103a-1,103a-2,103a-3を備える一方、受信装置100bでは、復号化回路103bは14ビットパラレルデータを12ビットのパラレルデータに変換する3個の14B12B符号化器103b-1,103b-2,103b-3を備えるので、12ビットのデータ処理を効率的に実行することができる。特に、上述のように、36ビットと24ビットの切り替えを行うことができ、これらのデータは12ビットの倍数であるので、12ビットのデータ処理に対して親和性を有する。以上の実施形態に係るシリアル伝送システムによれば、3チャネルの伝送路部106-1~106-3を用いて、シンプルな回路構成で36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い85.7を実現でき、さらに、総データ効率は、8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い85.7が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、上述の24ビットのチャネルの回路のみを動作させ、2チャネルの伝送路部106-1,106-2のみを用いて、シンプルな回路構成で24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い85.7を実現でき、さらに、総データ効率は、8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い85.7が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-3を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、36ビットデータと24ビットデータの転送の切り替えも行うことができる。第2の実施形態.図2Aは、本発明の第2の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置200aの構成を示すブロック図である。図2Aに示す送信装置200aは、図1Aの送信装置100aに比較して、ドライバ回路105aに代わりに、2個の4値ドライバ回路部205a-1、205a-2を備えたドライバ回路205aを備えたことを特徴とする。図2Aにおいて、4値ドライバ回路部205a-1、205a-2はそれぞれ、パラレルシリアル変換された高速信号を増幅して4値送信信号を生成して、伝送路部106-1、106-2に送信する。ここで、4値ドライバ回路部205a-1は、パラレルシリアル変換回路部104a-1、104a-2からの各1ビットの高速信号を増幅して送信する一方、4値ドライバ回路部205a-2は、パラレルシリアル変換回路部104a-3からの1ビットの高速信号のみを増幅して送信する。詳しくは、4値ドライバ回路部205a-2は、パラレルシリアル変換回路部104a-3からの1ビットの高速信号とダミー信号としての01の連続信号から2値信号を生成し、4値送信信号として伝送路106-2に送信する。また、伝送路部106-1、106-2によりそれぞれ送信される4値送信信号は、4値判別できるのであれば何でもよく、例えば、Hレベル=3V、HMレベル=2V、ML=1V、Lレベル=0Vで送信してもよい。図2Bは、本発明の第2の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの受信装置200bの構成を示すブロック図である。図2Bの受信装置200bは、図1Bの受信装置100bに比較して、レシーバ回路105bの代わりに、2個の4値レシーバ回路部205b-1、205b-2を備えたレシーバ回路205bを備えたことを特徴とする。図2Bにおいて、4値レシーバ回路部205b-1は、伝送路部106-1からの4値送信信号を受信しかつ増幅して2個の1ビットのシリアルデータを生成した後、当該1ビットのシリアルデータをそれぞれシリアルパラレル変換回路部104b-1、104b-2に出力する。また、4値レシーバ回路部205b-2は、伝送路部106-2からの4値送信信号を受信しかつ増幅して、当該ダミー信号が考慮された1個の1ビットのシリアルデータを生成した後、シリアルパラレル変換回路部104b-3に出力する。以上のように構成された、送信装置200a、伝送路106及び受信装置200bを備えたシリアル伝送システムの動作及び作用について以下に説明する。まず、本実施形態に係るシリアル伝送システムは、36ビットのパラレルデータの送信と、24ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、36ビットのパラレルデータの送信においては、図2A及び図2Bのすべての回路を動作させて、送信装置200a側では、データ処理部101aからの36ビットのパラレルデータを12ビット毎に分割して送信する一方、受信装置200b側では、12ビット毎に分割されて送信されたパラレルデータを受信した後、36ビットのパラレルデータに変換した後、データ処理部101bに出力する。これに対して、24ビットのパラレルデータの送信においては、図2Aの回路のうち、1バッファ102aの36ビットのうちの12ビットの記憶領域を未使用領域に設定し、212B14B符号化器103a-3の動作を休止状態に設定し、3パラレルシリアル変換回路部104a-3の動作を休止状態に設定し、44値ドライバ回路部205a-2の動作を休止状態に設定する。また、図2Bの回路のうち、54値レシーバ回路部205b-2の動作を休止状態に設定し、6シリアルパラレル変換回路部104b-3の動作を休止状態に設定し、714B12B復号化器103b-3の動作を休止状態に設定し、8バッファ102bの36ビットのうちの12ビットの記憶領域を未使用領域に設定する。そして、送信装置200a及び受信装置200bでは、24ビットのパラレルデータのみを処理して送信する。すなわち、このように、12ビットのチャネルの送信回路208aと12ビットのチャネルの受信回路208bを休止し、残りの24ビットのチャネルの送信回路と24ビットのチャネルの受信回路を動作することで、24ビットのパラレルデータの送信を実現する。また、本実施形態に係る送信装置200aでは、符号化回路103aは12ビットパラレルデータを14ビットのパラレルデータに変換する3個の12B14B符号化器103a-1,103a-2,103a-3を備える一方、受信装置200bでは、復号化回路103bは14ビットパラレルデータを12ビットのパラレルデータに変換する3個の14B12B符号化器103b-1,103b-2,103b-3を備えるので、12ビットのデータ処理を効率的に実行することができる。特に、上述のように、36ビットと24ビットの切り替えを行うことができ、これらのデータは12ビットの倍数であるので、12ビットのデータ処理に対して親和性を有する。以上の実施形態に係るシリアル伝送システムによれば、2チャネルの伝送路部106-1、106-2を用いて、シンプルな回路構成で36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い128.6が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、上述の24ビットのチャネルの回路のみを動作させ、2チャネルの伝送路部106-1、106-2のみを用いて、シンプルな回路構成で24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-3を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、36ビットデータと24ビットデータの転送の切り替えも行うことができる。第3の実施形態.図3Aは、本発明の第3の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの送信装置300aの構成を示すブロック図である。図3Aの送信装置300aは、図2Aの送信装置200aに比較して、バッファ102aの前段に72ビットの記憶領域を有するシフトレジスタ310aを備え、12B14B符号化器103a-5、103a-6をさらに備え、パラレルシリアル変換回路部104a-5、104a-6をさらに備え、4値ドライバ回路部205a-3をさらに備えたことを特徴とする。ここで、シフトレジスタ310aは、データ処理部101aから出力される24ビット又は36ビットのパラレルデータをそれぞれ48ビット又は72ビットのパラレルデータとしてシフトレジスタ310aの後段の回路によりパラレルシリアル変換処理するために設けられる。なお、12B14B符号化器103a-5、103a-6のそれぞれの動作は、上述した12B14B符号化器103a-1、103a-2、103a-3、103a-4の動作と同様であり、パラレルシリアル変換回路部104a-5、104a-6の動作は、上述したパラレルシリアル変換回路部104a-1、104a-2、104a-3、104a-4の動作と同様である。さらに、4値ドライバ回路部205a-3の動作は、4値ドライバ回路部205a-1、205a-2の動作と同様であり、当該4値ドライバ回路部205a-3からの4値送信信号は伝送路部106-3を介して受信装置300b側に送信される。図3Aにおいて、シフトレジスタ310aは、周波数f[Hz]を有する送信クロック信号を用いて、データ処理部101aから出力されるデータを格納し、36ビット又は24ビットのビットシフトを行った後バッファ102aに出力する。図3Cは、上述した図3Aのシフトレジスタ310a内における36ビットのビットシフトを説明するブロック図である。図3Cにおいて、データ処理部101aから36ビットのパラレルデータが入力されると、72ビットの記憶領域を有するシフトレジスタ310a内の下半分の36ビットの記憶領域にパラレルデータが一旦格納されるP1。次いで、シフトレジスタ310a内の下半分の記憶領域に格納されたパラレルデータはシフトレジスタ310a内の上半分の36ビットの記憶領域にビットシフトが行われて格納されるP2。次いで、シフトレジスタ310aに格納された全72ビットのパラレルデータがバッファ102aに出力されP3、一旦バッファ102aに格納される。このようにして、36ビット単位でパラレルデータの転送が行われる。図3Eは、上述した図3Aのシフトレジスタ310a内における24ビットのビットシフトを説明するブロック図である。図3Eにおいて、データ処理部101aから24ビットのパラレルデータが入力されると、72ビットの記憶領域を有するシフトレジスタ310a内の中央部の24ビットの記憶領域にパラレルデータが一旦格納されるP1。ここで、シフトレジスタ310a内の最下部の24ビットの記憶領域は未使用領域に設定される。次いで、中央部に格納された24ビットのパラレルデータはシフトレジスタ310a内の最上部の24ビットの記憶領域にビットシフトが行われるP2。次いで、シフトレジスタ310a内の全48ビットのデータはバッファ102aに出力されP3、一旦バッファ102aに格納される。図3Aにおいて、分周回路309aは、周波数f[Hz]を有する送信クロック信号を周波数f/2[Hz]を有する低速クロック信号に1/2分周してバッファ102a、12B14B復号化器103b-1、103b-2、103b-3、103b-4、103b-5、103b-6、及び14倍の逓倍回路107aに出力する。図3Bは、本発明の第3の実施形態に係る36ビット又は24ビットのデータ転送を行うためのシリアル伝送システムの受信装置300bの構成を示すブロック図である。図3Bの受信装置300bは、図2Bの受信装置200bに比較して、バッファ102bの後段に72ビットの記憶領域を有するシフトレジスタ310bをさらに備え、14B12B復号化器103b-5、103b-6をさらに備え、シリアルパラレル変換回路部104b-5、104b-6をさらに備え、4値レシーバ回路部205b-3をさらに備えたことを特徴とする。ここで、シフトレジスタ310bは、当該14B12B復号化器103b-1、103b-2、103b-3、103b-4、103b-5、103b-6から入力される全48ビット又は全72ビットのパラレルデータをそれぞれ24ビット又は36ビットのパラレルデータとしてデータ処理部101bに出力するために設けられる。なお、14B12B復号化器103b-5、103b-6のそれぞれの動作は、上述した14B12B復号化器103b-1、103b-2、103b-3、103b-4の動作と同様であり、シリアルパラレル変換回路部104b-5、104b-6の動作は、上述したシリアルパラレル変換回路部104b-1、104b-2、104b-3、104b-4の動作と同様である。さらに、4値レシーバ回路部205b-3の動作は、4値レシーバ回路部205b-1、205b-2の動作と同様であり、当該4値レシーバ回路部205b-3は、伝送路部106-3からの4値送信信号を受信する。図3Bにおいて、逓倍回路309bは、分周回路107bからの周波数f/2[Hz]を有する受信クロック信号を周波数f[Hz]を有する倍速クロック信号に2逓倍してシフトレジスタ310bに出力する。また、図3Bにおいて、シフトレジスタ310bは、倍速クロック信号を用いて、バッファ102bから入力されるデータを格納し、36ビット又は24ビットのビットシフトを行ってデータ処理部101bに出力する。図3Dは、上述した図3Bのシフトレジスタ310b内における36ビットのビットシフトを説明するブロック図である。図3Dにおいて、1単位を36ビットのパラレルデータとして2単位のパラレルデータが、バッファ102bから出力されて72ビットの記憶領域を有するシフトレジスタ310b内に一旦格納されるP4。次いで、シフトレジスタ310b内の下半分の記憶領域に格納された36ビットのパラレルデータが、データ処理部101bに出力されるP5。次いで、上半分の記憶領域に格納された36ビットのパラレルデータが、シフトレジスタ310b内の下半分の36ビットの記憶領域にビットシフトが行われるP6。次いで、シフトレジスタ310b内の下半分の記憶領域に格納された36ビットのパラレルデータが、データ処理部101bに出力されるP7。このようにして、36ビット単位でパラレルデータの転送が行われる。図3Fは、上述した図3Bのシフトレジスタ310b内における24ビットのビットシフトを説明するブロック図である。図3Fにおいて、一旦バッファ102bに格納された2単位の48ビットのデータが、72ビットの記憶領域を有するシフトレジスタ310b内に一旦格納されるP4。ここで、シフトレジスタ310b内の最下部の24ビットの記憶領域は未使用領域に設定される。次いで、シフトレジスタ310b内の中央部の記憶領域に格納された24ビットのパラレルデータが、データ処理部101bに出力されるP5。次いで、最上部の記憶領域に格納された24ビットのパラレルデータが、シフトレジスタ310b内の中央部の24ビットの記憶領域にビットシフトが行われる。P6。次いで、シフトレジスタ310b内の中央部の記憶領域に格納された24ビットのデータが、データ処理部101bに出力されるP7。このようにして、24ビット単位でパラレルデータの転送が行われる。以上のように構成された、送信装置300a、伝送路106及び受信装置300bを備えたシリアル伝送システムの動作及び作用について以下に説明する。まず、本実施形態に係るシリアル伝送システムは、36ビットのパラレルデータの送信と、24ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、36ビットのパラレルデータの送信においては、図3A及び図3Bのすべての回路を動作させて、送信装置300a側では、データ処理部101aからの2単位の72ビットのパラレルデータを12ビット毎に分割して送信する一方、受信装置300b側では、12ビット毎に分割されて送信されたパラレルデータを受信した後、2単位の72ビットのパラレルデータに変換した後、データ処理部101bに出力する。これに対して、24ビットのパラレルデータの送信においては、図3Aの回路のうち、1シフトレジスタ310aの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、2バッファ102aの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、312B14B符号化器103a-5、103a-6の動作を休止状態に設定し、4パラレルシリアル変換回路部104a-5、104a-6の動作を休止状態に設定し、54値ドライバ回路部205a-3の動作を休止状態に設定する。また、図3Bの回路のうち、64値レシーバ回路部205b-3の動作を休止状態に設定し、7シリアルパラレル変換回路部104b-5、104b-6の動作を休止状態に設定し、814B12B復号化器103b-5、103b-6の動作を休止状態に設定し、9バッファ102bの72ビットのうちの24ビットの記憶領域を未使用領域に設定し、10シフトレジスタ310bの72ビットのうちの24ビットの記憶領域を未使用領域に設定する。そして、送信装置300a及び受信装置300bでは、1単位を24ビットのパラレルデータとして2単位のパラレルデータのみを処理して送信する。すなわち、このように、24ビットのチャネルの送信回路308aと24ビットのチャネルの受信回路308bを休止し、残りの48ビットのチャネルの送信回路と48ビットのチャネルの受信回路を動作することで、2単位の48ビットのパラレルデータの送信を実現する。また、本実施形態に係る送信装置300aでは、符号化回路103aは12ビットパラレルデータを14ビットのパラレルデータに変換する6個の12B14B符号化器103a-1、103a-2、103a-3、103a-4、103a-5、103a-6を備える一方、受信装置300bでは、復号化回路103bは14ビットパラレルデータを12ビットのパラレルデータに変換する6個の14B12B符号化器103b-1、103b-2、103b-3、103b-4、103b-5、103b-6を備えるので、12ビットのデータ処理を効率的に実行することができる。特に、上述のように、36ビットと24ビットの切り替えを行うことができ、これらのデータは12ビットの倍数であるので、12ビットのデータ処理に対して親和性を有する。以上の実施形態に係るシリアル伝送システムによれば、3チャネルの伝送路部106-1、106-2、106-3を用いて、シンプルな回路構成で2単位の36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、上述の48ビットのチャネルの回路のみを動作させ、2チャネルの伝送路部106-1,106-2のみを用いて、シンプルな回路構成で2単位の24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-6を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、36ビットデータと24ビットデータの転送の切り替えも行うことができる。さらに、本実施形態によれば、第1の実施形態の構成と比較して、データ効率を維持した状態で、伝送速度を半分に抑制したシリアル送信が可能となる。第4の実施形態.図4Aは、本発明の第4の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置400aの構成を示すブロック図である。図4Aに示す送信装置400aは、図3Aの36ビットのデータ転送を行うシリアル伝送システムの送信装置300aと同様の構成を備えており、同様の動作をする。図4Bは、本発明の第4の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの受信装置400bの構成を示すブロック図である。図4Bに示す受信装置400bは、図3Bの36ビットのデータ転送を行うシリアル伝送システムの受信装置300bと同様の構成を備えており、同様の動作をする。図4Cは、本発明の第4の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの送信装置400aの構成を示すブロック図である。図4Cに示す送信装置400aは、図3Aに示す送信装置300aと比較して、1/2倍の分周回路309aの代わりに、1/3倍の分周回路309aを備え、さらに、図3Aに示す24ビットのチャネルの送信回路308aを休止させるのではなく、すべての回路を動作させて24ビットのデータ転送を行うことを特徴とする。図4Cにおいて、シフトレジスタ310aは、周波数f[Hz]を有する送信クロック信号を用いて、データ処理部101aから出力されるパラレルデータを格納し、次いで24ビットの2回のビットシフトを行ってバッファ102aに出力する。図4Cにおいて、データ処理部101aから24ビットのパラレルデータが入力されると72ビットの記憶領域を有するシフトレジスタ310a内の最下部の24ビットの記憶領域に一旦格納される。次いで、シフトレジスタ310a内の最下部の24ビットのパラレルデータはシフトレジスタ310a内の中央部の24ビットの記憶領域にビットシフトされる。次いで、データ処理部101aから24ビットのパラレルデータが入力されて、シフトレジスタ310a内の最下部の24ビットの記憶領域に24ビットのパラレルデータが格納される。次いで、シフトレジスタ310a内の中央部の記憶領域に格納された24ビットのパラレルデータがシフトレジスタ310a内の最上部の24ビットの記憶領域にビットシフトされる。次いでシフトレジスタ310a内の最下部の記憶領域に格納された24ビットのパラレルデータがシフトレジスタ310a内の中央部の24ビットの記憶領域にビットシフトされる。次いで、データ処理部101aから24ビットのパラレルデータが出力されて、シフトレジスタ310a内の最下部の24ビットの記憶領域に一旦格納される。最後に、シフトレジスタ310a内の全72ビットのパラレルデータがバッファ102aに入力されて一旦格納される。このようにして、24ビット単位でパラレルデータの転送が行われる。図4Dは、本発明の第4の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの受信装置400bの構成を示すブロック図である。図4Dに示す受信装置400bは、図4Bの受信装置400bに比較して、2倍の逓倍回路309bの代わりに、3倍の逓倍回路309bをさらに備え、さらに、図3Bに示す24ビットのチャネルの受信回路308bを休止させるのではなく、すべての回路を動作させて24ビットのデータ転送を行う構成を備えたことを特徴とする。図4Dにおいて、シフトレジスタ310bは、周波数f/3[Hz]を有する送信クロック信号を用いて、バッファ102bから出力されるパラレルデータを格納し、次いで24ビットの2回のビットシフトを行ってデータ処理部101bに出力する。図4Dにおいて、シフトレジスタ310bは、バッファ102bから入力される全72ビットのパラレルデータを一旦格納すると、最下部の記憶領域に格納された24ビットのパラレルデータをデータ処理部101bに出力する。次いで、シフトレジスタ310b内の中央部の記憶領域に格納された24ビットのパラレルデータは、シフトレジスタ310b内の最下部の記憶領域にビットシフトされる。次いで、最上部の記憶領域に格納された24ビットのパラレルデータは、シフトレジスタ310b内の中央部の記憶領域にビットシフトされる。次いで、最下部の記憶領域に格納された24ビットのパラレルデータはデータ処理部101bに入力される。次いで、シフトレジスタ310b内の中央部の記憶領域に格納された24ビットのパラレルデータは、シフトレジスタ310b内の最下部の記憶領域にビットシフトされる。最後に、最下部の記憶領域に格納された24ビットのパラレルデータはデータ処理部101bに出力される。このようにして、24ビット単位でパラレルデータの転送が行われる。以上のように図4C及び図4Dにおいて構成された、送信装置400a、伝送路106及び受信装置400bを備えたシリアル伝送システムの動作及び作用について以下に説明する。まず、本実施形態に係る図4C及び図4Dの構成のシリアル伝送システムは、1単位を24ビットのパラレルデータとして3単位のパラレルデータを3つのチャネル106-1~106-3のみで実現できることを特徴としている。具体的には、3単位の72ビットのパラレルデータの送信においては、図4C及び図4Dにおいて、送信装置400a側では、データ処理部101aからの3単位の72ビットのパラレルデータをシフトレジスタ310aにおける24ビットの2回のビットシフトを用いて12ビット毎に分割して送信する一方、受信装置400b側では、12ビット毎に分割されて送信されたパラレルデータを受信した後、3単位の72ビットのパラレルデータに変換した後、シフトレジスタ310bにおける24ビットの2回のビットシフトを用いてデータ処理部101bに出力する。また、本実施形態に係る図4Cの送信装置400aでは、符号化回路103aは12ビットパラレルデータを14ビットのパラレルデータに変換する6個の12B14B符号化器103a-1、103a-2、103a-3、103a-4、103a-5、103a-6を備える一方、図5Cの受信装置400bでは、復号化回路103bは14ビットパラレルデータを12ビットのパラレルデータに変換する6個の14B12B符号化器103b-1、103b-2、103b-3、103b-4、103b-5,103b-6を備えるので、12ビットのデータ処理を効率的に実行することができる。以上の実施形態に係るシリアル伝送システムによれば、3チャネルの伝送路部106-1、106-2、106-3を用いて、シンプルな回路構成で36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、3チャネルの伝送路部106-1、106-2、106-3を用いて、シンプルな回路構成で24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-6を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第3の実施形態の構成と比較して、36ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、24ビットのパラレルデータ送信時においては、データ効率を維持した状態で伝送速度を1/3の伝送速度に抑制したシリアル送信が可能となる。第5の実施形態.図5Aは、本発明の第5の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置500aの構成を示すブロック図である。図5Aに示す送信装置500aは、図4Aの送信装置400aに比較して、同期用クロック信号を送信するための2値ドライバ回路510aをさらに備えたことを特徴とする。図5Aにおいて、2値ドライバ回路510aは、周波数f[Hz]を有する送信クロック信号を1/2分周した信号を増幅して受信装置500b側の同期用クロック信号を伝送路部106-4に送信する。図5Bは、本発明の第5の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの受信装置500bの構成を示すブロック図である。図5Bに示す受信装置500bは、図4Bの受信装置400bに比較して、同期用クロック信号を受信するための2値レシーバ回路510bをさらに備えたことを特徴とする。図5Bにおいて、2値レシーバ回路510bは、伝送路部106-4からの周波数f/2[Hz]を有する同期用クロック信号を増幅して受信クロック信号を生成して、14倍の逓倍回路507b、14B12B復号化器103b-1、103b-2、103b-3、103b-4、103b-5、103b-6、バッファ102b、2倍の逓倍回路309b、及びデータ処理部101bに出力する。以上のように構成された、送信装置500a、伝送路106及び受信装置500bを備えたシリアル伝送システムの動作及び作用について以下に説明する。本実施形態に係るシリアル伝送システムは、図4A及び図4Bにおける送信装置400aと受信装置400bを備えたシリアル伝送システムの構成に加えて、2値ドライバ回路510a、伝送路部106-4及び2値レシーバ回路510bを備えたので、伝送路部106-1~106-3を介して送信されるシリアルデータと並行して、受信装置500b側の同期用クロック信号を受信装置500b側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。図5Cは、本発明の第5の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの送信装置500aの構成を示すブロック図である。図5Cの送信装置500aは、図4Cの送信装置400aに比較して、同期用クロック信号を送信するための2値ドライバ回路510aをさらに備えたことを特徴とする。これにより、受信装置500b側に同期用クロック信号を伝送路部106-4を介して送信することができる。図5Dは、本発明の第5の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの受信装置500bの構成を示すブロック図である。図5Dの受信装置500bは、図4Dの受信装置400bに比較して、図5Dに示す受信装置500bは、図4Dの受信装置400bに比較して、同期用クロック信号を受信するための2値レシーバ回路510bをさらに備えたことを特徴とする。これにより、伝送路部106-4を介して同期用クロック信号を受信することができる。以上のように構成された、送信装置500a、伝送路106及び受信装置500bを備えたシリアル伝送システムの動作及び作用について以下に説明する。本実施形態に係るシリアル伝送システムは、図4C及び図4Dにおける送信装置400aと受信装置400bを備えたシリアル伝送システムの構成に加えて、2値ドライバ回路510a、伝送路部106-4及び2値レシーバ回路510bを備えたので、伝送路部106-1~106-3を介して送信されるシリアルデータと並行して、受信装置500b側の同期用クロック信号を受信装置500b側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。以上の実施形態に係るシリアル伝送システムによれば、4チャネルの伝送路部106-1、106-2、106-3、106-4を用いて、シンプルな回路構成で36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、4チャネルの伝送路部106-1、106-2、106-3、106-4を用いて、シンプルな回路構成で24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-6を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第3の実施形態の構成と比較して、36ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、24ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を1/3の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第4の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。なお、第5の実施形態の変形例として、図5A及び図5Cにおける2値ドライバ回路510aの入力信号に逓倍回路107aからの出力信号を用いてもよい。その場合には、図5B及び図5Dの14倍の逓倍回路507bの代わりに、復号化回路103b、バッファ102b、逓倍回路309b及びデータ処理部101bの動作に必要とされるクロック信号の周波数が、2値レシーバ回路510からの出力信号が有する周波数の1/14倍が設定されるように1/14倍の分周回路が必要となる。なお、以上の第5の実施形態及びその変形例では、同期用クロック信号の送受信のために、2値のドライバ回路510a及びレシーバ回路510bを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、4値のドライバ回路及びレシーバ回路を用いる構成にしてもよい。第6の実施形態.図6Aは、本発明の第6の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの送信装置600aの構成を示すブロック図である。図6Aに示す送信装置600aは、図5Aの送信装置500aに比較して、4値ドライバ回路部205a-1、205a-2、205a-3の代わりに、差動4値ドライバ回路部605a-1、605a-2、605a-3を備え、2値ドライバ回路510aに代わりに、差動2値ドライバ回路610aを備えたことを特徴とする。さらに、図5Aに示す伝送路部106-1、106-2、106-3、106-4の代わりに、差動伝送路部606-1、606-2、606-3、606-4を備えたことを特徴とする。図6Aにおいて、差動4値ドライバ回路部605a-1、605a-2、605a-3はそれぞれ、パラレルシリアル変換された高速信号を増幅して差動4値送信信号を生成して差動伝送路部606-1、606-2、606-3に送信する。また、差動2値ドライバ回路610aは、周波数f[Hz]を有する送信クロック信号を1/2分周した信号を増幅して受信装置600b側の同期用差動クロック信号を差動伝送路部606-4に送信する。図6Bは、本発明の第6の実施形態に係る36ビットのデータ転送を行うためのシリアル伝送システムの受信装置600bの構成を示すブロック図である。図6Bに示す受信装置600bは、図5Bの受信装置500bに比較して、4値レシーバ回路部205b-1、205b-2、205b-3の代わりに、差動4値レシーバ回路部605b-1、605b-2、605b-3を備え、2値レシーバ回路510bに代わりに、差動2値レシーバ回路610bを備えたことを特徴とする。さらに、図5Bに示す伝送路部106-1、106-2、106-3、106-4の代わりに、差動伝送路部606-1、606-2、606-3、606-4を備えたことを特徴とする。図6Bにおいて、差動4値レシーバ回路部605b-1は、差動伝送路部606-1からの差動4値送信信号を受信しかつ増幅して2個の1ビットのシリアルデータを生成した後、当該1ビットのシリアルデータをそれぞれシリアルパラレル変換回路部104b-1、104b-2に出力する。ここで、差動4値レシーバ回路部605b-2、605b-3それぞれの動作も、差動4値レシーバ回路部605b-1の動作と同様である。また、差動2値レシーバ回路510bは、送信装置500a側からの周波数f/2[Hz]を有する同期用クロック信号を増幅して受信クロック信号を生成して、14倍の逓倍回路507b、復号化回路103b、バッファ102b、2倍の逓倍回路309b、及びデータ処理部101bに出力する。以上のように構成された、送信装置600a、差動伝送路606及び受信装置600bを備えたシリアル伝送システムの動作及び作用について以下に説明する。本実施形態に係るシリアル伝送システムは、図5Aの4値ドライバ回路部205a-1~205a-3の代わりに、それぞれ差動4値ドライバ回路部605a-1~605a-3を備えて、図5A及び図5Bの伝送路部106-1~106-4の代わりに、それぞれ差動伝送路部606-1~606-4を備えて、図5Aの2値ドライバ回路510aの代わりに、差動2値ドライバ回路610aを備え、さらに図5Bの2値レシーバ回路510bの代わりに差動2値レシーバ回路610bを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。図6Cは、本発明の第6の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの送信装置600aの構成を示すブロック図である。図6Cの送信装置600aは、図5Cの送信装置500aに比較して、4値ドライバ回路部205a-1、205a-2、205a-3の代わりに、差動4値ドライバ回路部605a-1、605a-2、605a-3を備え、2値ドライバ回路510aに代わりに、差動2値ドライバ回路610aを備えたことを特徴とする。さらに、図5Cに示す伝送路部106-1、106-2、106-3、106-4の代わりに、差動伝送路部606-1、606-2、606-3、606-4を備えたことを特徴とする。図6Dは、本発明の第6の実施形態の変形例に係る24ビットのデータ転送を行うためのシリアル伝送システムの受信装置600bの構成を示すブロック図である。図6Dに示す受信装置600bは、図5Dの受信装置500bに比較して、4値レシーバ回路部205b-1、205b-2、205b-3の代わりに、差動4値レシーバ回路部605b-1、605b-2、605b-3を備え、2値レシーバ回路510bに代わりに、差動2値レシーバ回路610bを備えたことを特徴とする。さらに、図5Dに示す伝送路部106-1、106-2、106-3、106-4の代わりに、差動伝送路部606-1、606-2、606-3、606-4を備えたことを特徴とする。以上のように構成された、送信装置600a、差動伝送路606及び受信装置600bを備えたシリアル伝送システムの動作及び作用について以下に説明する。本実施形態に係るシリアル伝送システムは、図5Cの4値ドライバ回路部205a-1~205a-3の代わりに、それぞれ差動4値ドライバ回路部605a-1~605a-3を備えて、図5C及び図5Dの伝送路部106-1~106-4の代わりに、それぞれ差動伝送路部606-1~606-4を備えて、図5Cの2値ドライバ回路510aの代わりに、差動2値ドライバ回路610aを備え、さらに図5Dの2値レシーバ回路510bの代わりに差動2値レシーバ回路610bを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。以上の実施形態に係るシリアル伝送システムによれば、4チャネルの差動伝送路部606-1、606-2、606-3、606-4を用いて、シンプルな回路構成で36ビットのデータ処理及びデータ転送が実現可能となる。36ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。さらに、本実施形態に係るシリアル伝送システムによれば、4チャネルの伝送路部606-1、606-2、606-3、606-4を用いて、シンプルな回路構成で24ビットのデータ処理及びデータ転送が実現可能となる。24ビットのデータ送信では、2値送信換算における1チャネルあたりのデータ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4を実現でき、さらに、総データ効率は、従来例に係る8B10B伝送システム送信周波数10f[Hz]、送信チャネル数3を用いた80よりも高い171.4が実現可能となる。以上説明したように、本実施形態によれば、DCバランスがとれた14ビットのパラレルデータを発生する12B14B符号化器103a-1~103a-6を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第3の実施形態の構成と比較して、36ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、24ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を1/3の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第4の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。さらに、本実施形態によれば、第5の実施形態の構成と比較して、高速送信の容易化、低ノイズ化及び高ノイズ耐性の実現が可能となる。第6の実施形態の変形例として、図6A及び図6Cにおける差動2値ドライバ回路610aの入力信号に逓倍回路107aからの出力信号を用いてもよい。その場合には、図6B及び図6Dの14倍の逓倍回路507bの代わりに、復号化回路103b、バッファ102b、逓倍回路309b及びデータ処理部101bの動作に必要とされるクロック信号の周波数が、差動2値レシーバ回路610bからの出力信号が有する周波数の1/14倍が設定されるように1/14倍の分周回路が必要となる。なお、以上の第6の実施形態及びその変形例では、同期用クロック信号の送受信のために、2値の差動ドライバ回路610a及び差動レシーバ回路610bを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、4値の差動ドライバ回路及び差動レシーバ回路を用いる構成にしてもよい。変形例.以上のように構成された上述の実施形態に係るシリアル伝送システムにおいては、24ビット又は36ビットのパラレルデータを1ビット又は2ビットの送信信号として伝送するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、自然数mビットのドライバ回路を備えた送信装置、mビットのレシーバ回路を備えた受信装置、及びmビットの送信信号が送信可能な伝送路を備えて、自然数n×12ビットのパラレルデータをmビットの送信信号として伝送するシリアル伝送システムにも適用することができる。例えば、n×12ビットのパラレルデータをmビットの送信信号として伝送するシリアル伝送システムにおいて、n×12ビットのパラレルデータをn個のシリアルデータに変換して各mビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを12ビット毎のn個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれn個の伝送路に送信するmビットドライバ回路とを備える。さらに、各mビットの送信信号を受信してn個のシリアルデータをパラレルデータに変換する受信装置を備え、当該受信装置は、n個の伝送路からの各mビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn個の1ビットのシリアルデータをn個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn個の14ビットのパラレルデータをn個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備える。また、上述の実施形態に係るシリアル伝送システムの送信装置及び受信装置はそれぞれ、シフトレジスタ310a、310bをさらに備え、24ビットのパラレルデータの2回のビットシフト又は36ビットの1回のビットシフトを行い、24ビット又は36ビットのパラレルデータをそれぞれ1単位としてそれぞれ3単位又は2単位のパラレルデータを6個のシリアルデータに変換するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、n×12ビットのパラレルデータを、自然数p×n×12ビットの記憶領域を有するシフトレジスタのn×12ビットのp回のビットシフトを行ってmビットの送信信号として伝送するシリアル伝送システムにも適用することができる。例えば、シリアル伝送システムは、n×12ビットのパラレルデータを1単位としてp単位のパラレルデータをn×p個のシリアルデータに変換して各mビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを12ビット毎のn×p個の12ビットのパラレルデータに分割する分割手段と、前記分割されたn×p個の12ビットのパラレルデータをそれぞれ14ビットのパラレルデータに12B14B変換して出力する符号化回路と、前記12B14B変換されたn×p個の14ビットのパラレルデータをそれぞれ1ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたn×p個の1ビットのシリアルデータを増幅してmビットの送信信号としてそれぞれqqはn×p/m以上の最小の自然数個の伝送路に送信するmビットドライバ回路とを備える。また、当該シリアル伝送システムは、各自然数mビットの送信信号を受信してn×p個のシリアルデータを12ビットのパラレルデータに変換する受信装置を備える。当該受信装置は、n×p個の伝送路からのmビットの送信信号をそれぞれ受信して各1ビットのシリアルデータを生成するmビットレシーバ回路と、前記生成されたn×p個の1ビットのシリアルデータをn×p個の14ビットのパラレルデータにシリアルパラレル変換しかつ前記n×p個のシリアルデータの少なくとも1つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたn×p個の14ビットのパラレルデータをn×p個の12ビットのパラレルデータに14B12B変換して出力する復号化回路とを備える。"