半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、第1の幅W1を有する第1の部分と第2の幅W2を有する第2の部分とを有するゲート電極と、前記第2の部分の側壁上に設けられた酸化シリコン膜と、を有し、前記第2の部分に接するゲート絶縁膜は、前記第1の部分に接するゲート絶縁膜よりも厚いMISトランジスタを備えた半導体装置。前記W1<W2である請求項1に記載の半導体装置。前記第1の部分の側壁上には順に窒化シリコン膜、及び酸化シリコン膜が設けられる、請求項1又は2に記載の半導体装置。前記ゲート電極は第1の方向に延在し、前記ゲート電極は前記第1の方向の両端に2つの前記第2の部分、前記第2の部分の間に第1の部分を有する、請求項1~3の何れか1項に記載の半導体装置。前記ゲート絶縁膜は高誘電率絶縁膜である、請求項1~4の何れか1項に記載の半導体装置。前記高誘電率絶縁膜は、HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及びLu2O3からなる群から選択された少なくとも一種を含む、請求項5に記載の半導体装置。前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項1~6の何れか1項に記載の半導体装置。前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項7に記載の半導体装置。前記金属層は、Ti、W、Ta、Ru及びAlからなる群から選択された少なくとも一つの元素を含む、請求項7又は8に記載の半導体装置。更に、前記MISトランジスタのソース及びドレイン領域の一方に電気的に接続されたビット線と、前記MISトランジスタのソース及びドレイン領域の他方に電気的に接続されたキャパシタと、を有し、DRAMを構成する、請求項1~9の何れか1項に記載の半導体装置。半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、前記ゲート電極材料をパターニングすることにより、第1の幅W1を有する第1の部分と第2の幅W2を有する第2の部分とを有するゲート電極を形成する工程と、前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、前記第1の部分の少なくとも一部を覆うようにマスクを形成する工程と、前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、前記マスクを除去する工程と、前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第1の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第2の部分の側壁上に酸化シリコン膜を残留させると共に、前記第2の部分に接するゲート絶縁膜を、前記第1の部分に接するゲート絶縁膜よりも厚くする第1の工程と、を有するMISトランジスタを備えた半導体装置の製造方法。前記W1<W2である、請求項11に記載の半導体装置の製造方法。前記ゲート電極は第1の方向に延在し、前記ゲート電極は前記第1の方向の両端に前記第2の部分、前記第2の部分の間に第1の部分を有する、請求項11又は12に記載の半導体装置の製造方法。前記ゲート絶縁膜は高誘電率絶縁膜である、請求項11~13の何れか1項に記載の半導体装置の製造方法。前記高誘電率絶縁膜は、HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及びLu2O3からなる群から選択された少なくとも一種を含む、請求項14に記載の半導体装置の製造方法。前記ゲート電極は前記ゲート絶縁膜に接するように金属層を有する、請求項11~15の何れか1項に記載の半導体装置の製造方法。前記ゲート電極は前記金属層上に更に、導電性のポリシリコン層を有する、請求項16に記載の半導体装置の製造方法。前記金属層は、Ti、W、Ta、Ru及びAlからなる群から選択された少なくとも一つの元素を含む、請求項16又は17に記載の半導体装置の製造方法。前記第1の工程の後に更に、前記半導体基板内の、前記ゲート電極を挟んだ両側に、ソース及びドレイン領域を形成する工程と、前記ソース及びドレイン領域の一方に電気的に接続されるようにビット線を形成する工程と、前記ソース及びドレイン領域の他方に電気的に接続されるようにキャパシタを形成する工程と、を有し、前記半導体装置はDRAMを構成する、請求項11~18の何れか1項に記載の半導体装置の製造方法。しかしながら、特許文献1の半導体装置では、サブチャネルトランジスタの部分が寄生容量となって半導体装置の特性に悪影響を及ぼすものとなっていた。一実施形態は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、第1の幅W1を有する第1の部分と第2の幅W2を有する第2の部分とを有するゲート電極と、前記第2の部分の側壁上に設けられた酸化シリコン膜と、を有し、前記第2の部分に接するゲート絶縁膜は、前記第1の部分に接するゲート絶縁膜よりも厚いMISトランジスタを備えた半導体装置に関する。他の実施形態は、半導体基板上に順に、ゲート絶縁膜及びゲート電極材料を設ける工程と、前記ゲート電極材料をパターニングすることにより、第1の幅W1を有する第1の部分と第2の幅W2を有する第2の部分とを有するゲート電極を形成する工程と、前記半導体基板上に窒化シリコン膜を形成した後、エッチバックを行うことにより、前記ゲート電極の側壁上に窒化シリコン膜を残留させる工程と、前記第1の部分の少なくとも一部を覆うようにマスクを形成する工程と、前記マスクを用いたエッチングにより、露出した窒化シリコン膜を除去する工程と、前記マスクを除去する工程と、前記半導体基板上に酸化シリコン膜を形成した後、エッチバックを行うことにより、少なくとも一部の前記第1の部分の側壁上の窒化シリコン膜の上に酸化シリコン膜、前記第2の部分の側壁上に酸化シリコン膜を残留させると共に、前記第2の部分に接するゲート絶縁膜を、前記第1の部分に接するゲート絶縁膜よりも厚くする第1の工程と、を有するMISトランジスタを備えた半導体装置の製造方法に関する。ゲート電極の第2の部分直下のゲート絶縁膜を、ゲート電極の第1の部分直下のゲート絶縁膜よりも厚くすることにより、半導体装置の寄生容量を低下させる。これにより、半導体装置の特性を向上させる。半導体装置は、互いに異なる幅を有する第1の部分と第2の部分を備えたゲート電極を有する。第2の部分直下のゲート絶縁膜は、第1の部分直下のゲート絶縁膜よりも厚くなっており、第2の部分直下のゲート絶縁膜の等価酸化膜厚EOTが大きくなっている。この結果、第2の部分に由来する寄生容量を低下させることができる。以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例図1~8を用いて、本実施例の半導体装置の製造方法を説明する。なお、図3~8において、A図は平面図、B図はA図のA-A’断面図、C図はA図のC-C’断面図を表す。図1に示すように、シリコン製の半導体基板内に、STI法により素子分離領域1を形成する。この素子分離領域で区画された領域が活性領域となる。次に、活性領域の表面を熱酸化することにより、酸化シリコン膜からなるゲート絶縁膜2を形成する。図2に示すように、半導体基板上に導電性のポリシリコン膜3ゲート電極材料を形成する。図3に示すように、リソグラフィー技術を用いて、ポリシリコン膜3をパターニングすることにより、第1の幅W1を有する第1の部分3aと第2の幅W2W1<W2を有する第2の部分3bを有するゲート電極を形成する。本実施例では、ゲート電極は第1の方向16に延在し、第1の方向16の両端に第2の部分3b、第2の部分3bの間に第1の部分3aが配置されている。このように、第1の方向16の両端に第2の部分3bを設けることにより、ディポットに由来するトランジスタ特性の劣化を効果的に防止することができる。図4に示すように、半導体基板上に、ゲート電極3を覆うように窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極3の側壁上に窒化シリコン膜4を残留させる。図5に示すように、第2の部分3bを露出させるようにフォトレジスト膜5を形成する。この際、第1の部分3aの一部も露出していても良いが、第1の部分3aの少なくとも一部はフォトレジスト膜5で覆われるように形成する。次に、フォトレジスト膜5をマスクに用いてエッチングを行うことにより、第2の部分3bの側壁上の窒化シリコン膜4を除去する。これにより、第2の部分3bの側壁が露出する。図6に示すように、フォトレジスト膜5を除去する。図7に示すように、ゲート電極及び窒化シリコン膜4をマスクに用いて、半導体基板上内に不純物を注入することにより、エクステンション領域6aを形成する。図8に示すように、ゲート電極を覆うように酸化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上に酸化シリコン膜を残留させる。この時、第2の部分3bにおいては、前の工程で窒化シリコン膜が除去されたため、その側壁上に酸化シリコン膜が形成される。これに対して、第1の部分3aにおいてはその側壁上に窒化シリコン膜が残留しているため、この窒化シリコン膜上に酸化シリコン膜が形成される。また、この酸化シリコンの成膜時の熱によって、酸化シリコン膜中の酸素が第2の部分3b中に拡散する。これにより、第2の部分3b直下のゲート絶縁膜2の膜厚が厚くなり、その等価酸化膜厚EOTが増加する。この結果、第2の部分3bに起因する寄生容量を低下させることができる。この第2の部分3bはゲート長が長く、オン電流には寄与しないため、その寄生容量を低下させることにより、半導体装置の特性を向上させることができる。一方、第1の部分3aにおいてはその側壁と窒化シリコン膜が接しているため、熱処理によっても、酸化シリコン膜中の酸素が第1の部分3a中に拡散することはない。この結果、ゲート絶縁膜の膜厚は一定に維持される。以上により、MISトランジスタを完成させた。本実施例では、第2の部分3bの一部が活性領域上に位置し、その残部が素子分離領域1上に位置する例を示した。この例では、第1の部分3a及び第2の部分3bのうち活性領域上に位置する部分がゲート電極としての機能を有する。なお、第2の部分3bの全体が活性領域上に位置し、第1の部分3a及び第2の部分3bの全体をゲート電極として機能させても良い。第2実施例本実施例は、ゲート絶縁膜が高誘電率絶縁膜High-K膜であり、ゲート電極がゲート絶縁膜側から順に形成された金属層、及び導電性のポリシリコン膜である点が、第1実施例とは異なる。なお、基本的な製造工程は第1実施例と同じであるため、本実施例の製造方法は省略する。図9は本実施例の半導体装置を示す図であり、図9Aは平面図、図9Bは図9AのA-A’方向の断面図、図9Cは図9AのB-B’方向の断面図を表す。図9に示すように、高誘電率絶縁膜からなるゲート絶縁膜2上に、金属層8及びポリシリコン層3からなるゲート電極が形成されている。高誘電率絶縁膜としては、HfSiON、ZrO2、Ta2O5、Nb2O5、Al2O3、HfO2、ScO3、Y2O3、La2O3、CeO3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Yb2O3、及びLu2O3からなる群から選択された少なくとも一種を含む膜を用いることができる。また、高誘電率絶縁膜中に窒素を含有させても良い。高誘電率絶縁膜の形成には、MOCVDMetalOrganicChemicalVaporDeposition法、ALDAtomicLayerDeposition法、PVDPhysicalVaporDeposition法等を用いることができる。金属層としては、Ti、W、Ta、Ru及びAlからなる群から選択された少なくとも一つの元素を含む層を用いることができる。本実施例では、ゲート絶縁膜が高誘電率絶縁膜であるため、酸化シリコンの成膜時の、第2の部分3bへの酸素の拡散によってゲート絶縁膜の膜厚が厚くなる。この場合、本実施例では、ゲート絶縁膜が高誘電率絶縁膜により形成されているため、第1実施例よりも等価酸化膜厚EOTを大きく増加させることができる。この結果、第2の部分3bの寄生容量を、第1実施例よりも効果的に減少させることができる。第3実施例本実施例では、更に、第1実施例のトランジスタのソース及びドレイン領域の一方にビット線が電気的に接続され、ソース及びドレイン領域の他方にキャパシタが電気的に接続されている。本実施例は、MISトランジスタ、キャパシタ、及びビット線からなるメモリセルを有するDRAMDynamicRandomAccessMemoryに関するものである。図10は、本実施例の半導体装置の第1の部分の断面図である。本実施例のMISトランジスタの構造は、第1実施例と同様であるため、以下ではその説明を省略する。図10に示すように、半導体基板上には第1の層間絶縁膜15aが形成されている。第1の層間絶縁膜15aを貫通して、ソース及びドレイン領域の一方6bに電気的に接続するようにビット線コンタクトプラグ9bが形成されている。ビット線コンタクトプラグ9bは、チタンTi及び窒化チタンTiNの積層膜からなるバリア膜TiN/Ti上にタングステンW等を積層して形成されている。ビット線コンタクトプラグ9bに接続するようにビット配線10が形成されている。ビット配線10は窒化タングステンWNおよびタングステンWからなる積層膜で構成されている。ビット配線10を覆うように、第2の層間絶縁膜15bが形成されている。第1の層間絶縁膜15a及び第2の層間絶縁膜15bを貫通してソース及びドレイン領域の他方6cに電気的に接続するように、容量コンタクトプラグ9aが形成されている。第2の層間絶縁膜15b上には、容量コンタクトパッド12が配置されており、容量コンタクトプラグ9aと導通している。容量コンタクトパッド10は、窒化タングステンWNおよびタングステンWからなる積層膜で形成されている。容量コンタクトパッド10を覆うように、窒化シリコンを用いたストッパー絶縁膜11が形成されている。ストッパー絶縁膜11を貫通して、容量コンタクトパッド12と接続するようにキャパシタ素子が形成されている。キャパシタ素子は下部電極13と上部電極14の間に容量絶縁膜図示せずを挟んだ構造となっており、下部電極13が容量コンタクトパッド12と導通している。