"複数のワード線と、複数のビット線と、前記複数のワード線の1つと前記複数のビット線の1つとに接続されたメモリセルを複数含むメモリセルアレーと、前記複数のビット線の少なくとも1つに接続されるコラム線と、第1および第2のデータ線と、前記メモリセルアレーの前記メモリセルからのデータの読み出し時には、前記コラム線に前記第1および第2のデータ線の一方を選択して接続し、前記メモリセルアレーの前記メモリセルへのデータの書き込み時には、前記コラム線に前記第1および第2のデータ線を接続するスイッチと、前記第1および第2のデータ線に接続された読み出し回路と、前記第1および第2のデータ線に接続された書き込み回路と、を有することを特徴とする半導体記憶装置。前記スイッチは、前記メモリセルアレーの前記メモリセルからのデータの読み出しサイクル毎に、前記第1および第2のデータ線間で選択するデータ線を切り替える、ことを特徴とする請求項1記載の半導体記憶装置。前記スイッチにより前記第1および第2のデータ線の一方が選択されている時に、前記第1および第2のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、ことを特徴とする請求項1または2に記載の半導体記憶装置。複数のワード線と、複数の第1および複数の第2のビット線と、前記複数のワード線の1つと前記複数の第1のビット線の1つとに接続されたメモリセルを複数含む第1のメモリセルアレー部と、前記複数のワード線の1つと前記複数の第2のビット線の1つとに接続されたメモリセルを複数含む第2のメモリセルアレー部と、前記複数の第1のビット線の少なくとも1つに接続される第1のコラム線と、前記複数の第2のビット線の少なくとも1つに接続される第2のコラム線と、第1および第2のデータ線と、前記第1のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第1のコラム線に前記第1および第2のデータ線の一方を選択して接続し、前記第1のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第1のコラム線に前記第1および第2のデータ線を接続する第1のスイッチと、前記第2のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第2のコラム線に前記第1および第2のデータ線の一方を選択して接続し、前記第2のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第2のコラム線に前記第1および第2のデータ線を接続する第2のスイッチと、前記第1および第2のデータ線に接続された読み出し回路と、前記第1および第2のデータ線に接続された書き込み回路と、を有することを特徴とする半導体記憶装置。前記第1および第2のスイッチは、前記第1および第2のメモリセルアレー部の前記メモリセルからのデータの読み出しサイクル毎に、第1および第2のデータ線間で選択するデータ線を切り替える、ことを特徴とする請求項4記載の半導体記憶装置。前記第1および第2のスイッチにより前記第1および第2のデータ線の一方が選択されている時に、前記第1および第2のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、ことを特徴とする請求項4または5記載の半導体記憶装置。しかしながら、データ線を太めに設定すると、データ線の寄生容量が増大してしまい、データの読み出し時において、読み出し速度が低下してしまう可能性がある。発明の一観点によれば、以下のような半導体記憶装置が提供される。この半導体記憶装置は、複数のワード線と、複数のビット線と、複数のワード線の1つと複数のビット線の1つとに接続されたメモリセルを複数含むメモリセルアレーと、複数のビット線の少なくとも1つに接続されるコラム線と、第1および第2のデータ線と、メモリセルアレーのメモリセルからのデータの読み出し時には、コラム線に第1および第2のデータ線の一方を選択して接続し、メモリセルアレーのメモリセルへのデータの書き込み時には、コラム線に第1および第2のデータ線を接続するスイッチと、第1および第2のデータ線に接続された読み出し回路と、第1および第2のデータ線に接続された書き込み回路と、を有する。開示の半導体記憶装置によれば、データの読み出し速度を向上することが可能となる。以下、実施の形態を図面を参照して説明する。[第1の実施の形態]図1は、第1の実施の形態に係る半導体記憶装置の一例を示す回路図である。半導体記憶装置1は、複数のワード線W0~Wnと、複数のビット線B0~Bnと、メモリセルアレー1aと、コラム線1bと、スイッチ1cと、データ線1d,1eと、読み出し回路1fと、書き込み回路1gとを有している。メモリセルアレー1aは、複数のメモリセルMCを含んでいる。複数のメモリセルMCのそれぞれは、ワード線W0~Wnの1つとビット線B0~Bnの1つとに接続されている。コラム線1bは、ビット線B0~Bnの少なくとも1つに接続されている。スイッチ1cは、コラム線1bと、データ線1dおよびデータ線1eとの間に挿入されている。スイッチ1cは、メモリセルMCからのデータの読み出し時には、コラム線1bに、データ線1dおよびデータ線1eの一方を選択して接続する。また、スイッチ1cは、メモリセルMCへのデータの書き込み時には、コラム線1bに、データ線1dおよびデータ線1eの両方を接続する。読み出し回路1fは、データの読み出し時に、データ線1dおよびデータ線1eの一方からデータを読み出す。書き込み回路1gは、データの書き込み時に、データ線1dおよびデータ線1eに同じデータを出力する。この半導体記憶装置1では、データの読み出し時、スイッチ1cが、コラム線1bに、データ線1dおよびデータ線1eの一方を選択して接続する。この状態で、読み出し回路1fが、データ線1dおよびデータ線1eのうちスイッチ1cによってコラム線1bと接続された一方のデータ線からデータを読み出す。また、データの書き込み時、スイッチ1cが、コラム線1bに、データ線1dおよびデータ線1eの両方を接続する。この状態で、書き込み回路1gが、データ線1dおよびデータ線1eの両方に同じデータを出力する。このように、半導体記憶装置1では、スイッチ1cが、データの読み出し時に、コラム線1bに、データ線1dおよびデータ線1eの一方を選択して接続する。さらに、スイッチ1cが、データの書き込み時に、コラム線1bに、データ線1dおよびデータ線1eの両方を接続する。これによれば、データの読み出し時には、データ線1dおよびデータ線1eの一方のみが用いられるため、データ線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、データ線1dおよびデータ線1eの両方が用いられるため、データ線の実質的な配線幅を太くすることができ、IRドロップによる影響を低減することができる。[第2の実施の形態]次に、第1の実施の形態の半導体記憶装置1をフラッシュメモリに適用した実施の形態を、第2の実施の形態として説明する。まず、第2の実施の形態を詳細に説明する前に、フラッシュメモリの読み出しおよび書き込み動作について参考例を用いて説明する。図2は、参考例を示す回路図である。参考例のフラッシュメモリ2は、フラッシュメモリセル2aと、ローカルビット線LBと、MOSMetalOxideSemiconductorトランジスタ2b,2dと、ノードN1,N2を備えたグローバルビット線GBと、プリチャージ回路2cと、読み出し回路2eと、書き込み回路2fと、出力端子OUTと、入力端子INとを有している。フラッシュメモリセル2aは、電子がトラップされるフローティングゲート2aaを有するMOSトランジスタによって構成されている。フラッシュメモリセル2aは、ローカルビット線LBと接地線VSSとの間に接続され、ゲート電極がワード線Wに接続されている。MOSトランジスタ2bは、ローカルビット線LBとノードN1との間に接続され、ゲート電極が選択信号線Sに接続されている。MOSトランジスタ2dは、ノードN1とノードN2との間に接続され、ゲート電極が選択信号線YSに接続されている。プリチャージ回路2cは、MOSトランジスタ2caを有している。MOSトランジスタ2caは、ノードN1と電源線VDDとの間に接続され、ゲート電極がプリチャージ線PREに接続されている。読み出し回路2eは、MOSトランジスタ2eaと読み出しアンプ2ebとを有している。MOSトランジスタ2eaは、ノードN2と読み出しアンプ2ebとの間に接続され、ゲート電極が信号線RATL_bに接続されている。読み出しアンプ2ebは、MOSトランジスタ2eaと出力端子OUTとの間に接続されている。書き込み回路2fは、MOSトランジスタ2faと書き込みアンプ2fbとを有している。MOSトランジスタ2faは、ノードN2と書き込みアンプ2fbとの間に接続され、ゲート電極が信号線WAenに接続されている。書き込みアンプ2fbは、MOSトランジスタ2faと入力端子INとの間に接続されている。なお、MOSトランジスタ2b,2ca,2d,2ea,2faは、nチャネル型MOSトランジスタである。次に、このフラッシュメモリ2の動作について、図2~図4を用いて説明する。図3は、参考例のフラッシュメモリセルを示す図である。図4は、参考例のフラッシュメモリの各信号線等の電位を示した図である。最初に、データの読み出し動作について説明する。まず、MOSトランジスタ2caをオンし、グローバルビット線GBを、例えば、Hにプリチャージする。このとき、MOSトランジスタ2b,2d,2ea,2faはオフしている。次に、MOSトランジスタ2caをオフし、MOSトランジスタ2b,2d,2eaをオンし、ワード線Wに例えば5Vの電位を与える。このとき、フラッシュメモリセル2aのフローティングゲート2aaに電子がトラップされていなければ、図2に示すように、フラッシュメモリセル2aに電流が流れる。これにより、グローバルビット線GBの電位がHからLに下がり、出力端子OUTには、例えば、Hが出力される。なお、ここでは、フローティングゲート2aaに電子がトラップされていない状態を、フラッシュメモリセル2aが消去され1を記憶している状態とする。また、このとき、図3Aに示すように、フラッシュメモリセル2aのフローティングゲート2aaに電子がトラップされていれば、フラッシュメモリセル2aには電流が流れない。これにより、グローバルビット線GBの電位はHを維持し、出力端子OUTには、例えば、Lが出力される。なお、ここでは、フローティングゲート2aaに電子がトラップされている状態を、フラッシュメモリセル2aに0が書き込まれている状態とする。このようにして、フラッシュメモリセル2aからデータが読み出される。次に、データの書き込み動作について説明する。フラッシュメモリセル2aに、0を書き込む際は、図3Bに示すように、ローカルビット線LBに例えば5Vの電位を与え、ワード線Wに例えば9Vの電位を与える。これにより、フラッシュメモリセル2aを流れる電子がフローティングゲート2aaにトラップする。また、フラッシュメモリセル2aを消去する際は、ローカルビット線LBをフローティング状態とし、ワード線Wに例えば-9Vの電位を与える。これにより、フローティングゲート2aaの電子が消去される。図4は、フラッシュメモリ2の、読み出し、0書き込み、0書き込みベリファイ、消去、消去ベリファイ時における、ワード線W、ウェル、ローカルビット線LB、および、選択信号線Sの電位を示す。0書き込みはワード線および選択信号線により選択されたフラッシュメモリセルに実行される。消去は0書き込みと異なり、セクターと呼ばれるメモリブロック単位で複数のフラッシュメモリセルに対して一括して実行されるもので、消去されたメモリブロック内の全フラッシュメモリセルが1を記憶した状態となる。0書き込みは消去により1を記憶した状態のフラッシュメモリセルに対して0を記憶させるために実行する。次に、フラッシュメモリ2に発生する配線抵抗および寄生容量について説明する。図5は、参考例のフラッシュメモリに発生する配線抵抗および寄生容量を説明する回路図である。図5Aに示すように、グローバルビット線GBには、接地線VSSとの間に、配線容量2gが発生する。このため、グローバルビット線GBのデータ伝送速度が低下し、データの読み出し速度が低下する。また、図5Bに示すように、グローバルビット線GBには、配線抵抗2hが発生する。このため、データの書き込み時、フラッシュメモリセル2aを流れる電流に、IRドロップが発生する。次に、第2の実施の形態に係るフラッシュメモリの詳細について説明する。図6は、第2の実施の形態に係るフラッシュメモリの一例を示す回路図である。フラッシュメモリ3は、複数のワード線W0~Wnと、複数のローカルビット線LB00~LB0n,LB10~LB1nと、メモリセルアレー部3a,3bと、コラム線C0,C1と、MOSトランジスタ3c~3f,3i~3lと、グローバルビット線GB0A,GB0B,GB1A,GB1Bと、複数のシールド線3gと、プリチャージ回路3hと、データ線RWDと、読み出し回路3mと、書き込み回路3nとを有している。メモリセルアレー部3aは、複数のフラッシュメモリセルMCを含んでいる。複数のフラッシュメモリセルMCのそれぞれは、ワード線W0~Wnの1つとローカルビット線LB00~LB0nの1つとに接続されている。コラム線C0は、ローカルビット線LB00~LB0nの全てに接続されている。MOSトランジスタ3cは、コラム線C0とグローバルビット線GB0Aとの間に接続され、ゲート電極が選択信号線SAに接続されている。MOSトランジスタ3dは、コラム線C0とグローバルビット線GB0Bとの間に接続され、ゲート電極が選択信号線SBに接続されている。グローバルビット線GB0A,GB0Bは、プリチャージ回路3hに接続されている。MOSトランジスタ3iは、グローバルビット線GB0Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS0Aに接続されている。MOSトランジスタ3jは、グローバルビット線GB0Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS0Bに接続されている。読み出し回路3mおよび書き込み回路3nは、データ線RWDに接続されている。メモリセルアレー部3bは、複数のフラッシュメモリセルMCを含んでいる。複数のフラッシュメモリセルMCのそれぞれは、ワード線W0~Wnの1つとローカルビット線LB10~LB1nの1つとに接続されている。メモリセルアレー部3bは、メモリセルアレー部3aと隣り合って配置されている。コラム線C1は、ローカルビット線LB10~LB1nの全てに接続されている。MOSトランジスタ3eは、コラム線C1とグローバルビット線GB1Aとの間に接続され、ゲート電極が選択信号線SAに接続されている。MOSトランジスタ3fは、コラム線C1とグローバルビット線GB1Bとの間に接続され、ゲート電極が選択信号線SBに接続されている。グローバルビット線GB1A,GB1Bは、プリチャージ回路3hに接続されている。MOSトランジスタ3kは、グローバルビット線GB1Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS1Aに接続されている。MOSトランジスタ3lは、グローバルビット線GB1Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS1Bに接続されている。シールド線3gは、グローバルビット線GB0A,GB0B,GB1A,GB1Bの間に配置されている。なお、MOSトランジスタ3c~3f,3i~3lは、nチャネル型MOSトランジスタである。次に、フラッシュメモリ3の動作について説明する。データの読み出し時、選択信号線SA,SBの一方がHとなり、コラム線C0とグローバルビット線GB0A,GB0Bの一方が接続し、コラム線C1とグローバルビット線GB1A,GB1Bの一方が接続する。さらに、選択信号線YS0A,YS0B,YS1A,YS1Bのいずれか1つがHとなり、グローバルビット線GB0A,GB0B,GB1A,GB1Bのいずれか1つがデータ線RWDと接続する。なお、グローバルビット線GB0A,GB0Bは、プリチャージ回路3hにより、プリチャージされている。さらに、データの読み出しサイクル毎に、選択信号線SA,SBのうち、Hとなる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線GB0A,GB1Aの組と、グローバルビット線GB0B,GB1Bの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、プリチャージ回路3hは、他方の組に属するグローバルビット線をプリチャージする。データの書き込み時、選択信号線SA,SBの両方がHとなり、コラム線C0とグローバルビット線GB0A,GB0Bの両方が接続し、コラム線C1とグローバルビット線GB1A,GB1Bの両方が接続する。さらに、選択信号線YS0A,YS0Bの両方、または、選択信号線YS1A,YS1Bの両方がHとなり、グローバルビット線GB0A,GB0Bの両方、または、グローバルビット線GB1A,GB1Bの両方がデータ線RWDと接続する。このように、フラッシュメモリ3では、データの読み出し時、MOSトランジスタ3c~3fにより、コラム線C0とグローバルビット線GB0A,GB0Bの一方が接続し、コラム線C1とグローバルビット線GB1A,GB1Bの一方が接続する。さらに、データの書き込み時、コラム線C0とグローバルビット線GB0A,GB0Bの両方が接続し、コラム線C1とグローバルビット線GB1A,GB1Bの両方が接続する。これによれば、データの読み出し時には、グローバルビット線GB0A,GB0Bの一方、または、グローバルビット線GB1A,GB1Bの一方のみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、グローバルビット線GB0A,GB0Bの両方、または、グローバルビット線GB1A,GB1Bの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、IRドロップによる影響を低減することができる。さらに、フラッシュメモリ3では、データの読み出し時、読み出しサイクル毎に、MOSトランジスタ3c~3fにより、データを読み出すグローバルビット線が、グローバルビット線GB0A,GB1Aの組と、グローバルビット線GB0B,GB1Bの組との間で切り替わる。これによれば、グローバルビット線GB0A,GB1Aの組と、グローバルビット線GB0B,GB1Bの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。[第3の実施の形態]次に、第1の実施の形態の半導体記憶装置1をフラッシュメモリに適用した他の実施の形態を、第3の実施の形態として説明する。図7は、第3の実施の形態に係るフラッシュメモリの一例を示す回路図である。フラッシュメモリ4は、複数のワード線W0~Wnと、複数のローカルビット線LB00~LB0n,LB10~LB1nと、メモリセルアレー部3a,3bと、コラム線C0,C1と、MOSトランジスタ4a~4fと、グローバルビット線GB01A,GB01Bと、複数のシールド線3gと、プリチャージ回路3hと、データ線RWDと、読み出し回路3mと、書き込み回路3nとを有している。フラッシュメモリ4は、第2の実施の形態のフラッシュメモリ3に対して、コラム線C0,C1とデータ線RWDとの間の回路が異なり、他の回路は同様である。MOSトランジスタ4aは、コラム線C0とグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線S0Aに接続されている。MOSトランジスタ4bは、コラム線C1とグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線S1Aに接続されている。MOSトランジスタ4cは、コラム線C1とグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線S1Bに接続されている。MOSトランジスタ4dは、コラム線C0とグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線S0Bに接続されている。グローバルビット線GB01A,GB01Bは、プリチャージ回路3hに接続されている。MOSトランジスタ4eは、グローバルビット線GB01Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS01Aに接続されている。MOSトランジスタ4fは、グローバルビット線GB01Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS01Bに接続されている。シールド線3gは、グローバルビット線GB01A,GB01Bの間に配置されている。なお、MOSトランジスタ4a~4fは、nチャネル型MOSトランジスタである。次に、フラッシュメモリ4の動作について説明する。データの読み出し時、選択信号線S0A,S0B,S1A,S1Bのいずれか1つがHとなり、コラム線C0またはコラム線C1とグローバルビット線GB01A,GB01Bの一方が接続する。さらに、選択信号線YS01A,YS01Bの一方がHとなり、グローバルビット線GB01A,GB01Bの一方がデータ線RWDと接続する。なお、グローバルビット線GB01A,GB01Bは、プリチャージ回路3hにより、プリチャージされている。さらに、データの読み出しサイクル毎に、選択信号線S0A,S1Aの組と、選択信号線S0B,S1Bの組との間で、Hとなる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線GB01A,GB01Bの間で切り替わる。なお、グローバルビット線GB01A,GB01Bのうち、一方のグローバルビット線からデータを読み出しているとき、プリチャージ回路3hは、他方のグローバルビット線をプリチャージする。データの書き込み時、選択信号線S0A,S0Bの両方、または、選択信号線S1A,S1Bの両方がHとなり、コラム線C0またはコラムC1とグローバルビット線GB01A,GB01Bの両方が接続する。さらに、選択信号線YS01A,YS01Bの両方がHとなり、グローバルビット線GB01A,GB01Bの両方がデータ線RWDと接続する。このように、フラッシュメモリ4では、データの読み出し時、MOSトランジスタ4a~4dにより、コラム線C0またはコラム線C1とグローバルビット線GB01A,GB01Bの一方が接続する。さらに、データの書き込み時、コラム線C0またはコラム線C1とグローバルビット線GB01A,GB01Bの両方が接続する。これによれば、データの読み出し時には、グローバルビット線GB01A,GB01Bの一方のみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、グローバルビット線GB01A,GB01Bの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、IRドロップによる影響を低減することができる。さらに、フラッシュメモリ4では、データの読み出し時、読み出しサイクル毎に、MOSトランジスタ4a~4dにより、データを読み出すグローバルビット線が、グローバルビット線GB01A,GB01Bの間で切り替わる。これによれば、グローバルビット線GB01A,GB01Bのうち、一方のグローバルビット線からデータを読み出している間に、他方のグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。さらに、フラッシュメモリ4では、メモリセルアレー部3aとメモリセルアレー部3bに対して、共通のグローバルビット線GB01A,GB01Bが用いられている。これにより、グローバルビット線の本数を低減することができ、フラッシュメモリ4の回路面積を小さくすることができる。[第4の実施の形態]次に、第2の実施の形態のフラッシュメモリ3をより具体的にした実施の形態を、第4の実施の形態として説明する。まず、第4の実施の形態に係るフラッシュメモリシステム200について説明する。図8は、第2の実施の形態に係るフラッシュメモリシステムの一例を示す図である。フラッシュメモリシステム200は、コマンド生成回路201と、テストモード制御回路202と、データ入出力回路203と、内部電圧生成回路204と、CAMアクセル制御回路205と、連想メモリであるCAMContentAddressableMemory206と、動作制御回路207と、アドレスコントローラ208と、アドレス生成回路209と、バス制御回路210と、XY制御回路212と、フラッシュメモリ5とを有している。フラッシュメモリ5は、メモリセル回路211と、Y制御回路213と、読み出し書き込みアンプ214とを有している。コマンド生成回路201には、入力端子201a,201b,201cから、チップイネーブル信号CEX、ライトイネーブル信号WEX、クロック信号CLKが入力される。さらに、コマンド生成回路201には、アドレス端子FA00-FA20からアドレス信号が入力される。さらに、コマンド生成回路201は、テストモード信号TMを生成してテストモード制御回路202に出力する。さらに、コマンド生成回路201は、リードコマンド信号RD、プログラムコマンド信号PGM、イレースコマンド信号ERSを生成して、動作制御回路207、アドレスコントローラ208、CAM206に出力する。また、コマンド生成回路201は、データ入出力回路203およびバス制御回路210との間でデータの送受信を行う。テストモード制御回路202には、アドレス端子FA00-FA20からアドレス信号が入力される。さらに、テストモード制御回路202は、制御信号を内部電圧生成回路204、CAMアクセス制御回路205、動作制御回路207に出力する。データ入出力回路203は、データ入力端子DIN00-DIN15から入力された入力データDTinを、バス制御回路210に出力する。さらに、データ入出力回路203は、バス制御回路210から受信した出力信号DToutを、データ出力端子DO00-DO15に出力する。内部電圧生成回路204は、内部電圧を生成してCAM206、XY制御回路212、メモリセル回路211に供給する。CAMアクセス制御回路205は、制御信号をCAM206に出力する。CAM206は、出力信号を内部電圧生成回路204に出力する。動作制御回路207は、メモリコア制御信号をXY制御回路212、Y制御回路213、読み出し書き込みアンプ214に出力する。具体的には、動作制御回路207は、グローバルビット線を選択する選択信号YSELを、Y制御回路213に出力し、プリチャージ信号PRE、および、データの読み出しと書き込みを切り替える制御信号RALT_bS,WAenSを読み出し書き込みアンプ214に出力する。アドレスコントローラ208は、内部アドレス信号IAをアドレス生成回路209に出力する。アドレス生成回路209には、アドレス端子FA00-FA20からアドレス信号が入力される。さらに、アドレス生成回路209は、アドレス信号RA,CAを生成して、CAM206、XY制御回路212、読み出し書き込みアンプ214に出力する。XY制御回路212は、ワード線を選択する選択信号WL、ローカルビット線を選択する選択信号SSEL、ローカルビット線とグローバルビット線との接続を選択する選択信号SLを、メモリセル回路211に出力する。Y制御回路213は、読み出しデータRGBLをメモリセル回路211から受信し、書き込みデータWGBLをメモリセル回路211に出力する。読み出し書き込みアンプ214は、バス制御回路210から受信した入力データDIを増幅してY制御回路213に出力し、Y制御回路213が受信した読み出しデータRGBLを増幅してバス制御回路210に出力データD0として出力する。次に、フラッシュメモリ5の詳細について説明する。図9、図10は、第4の実施の形態に係るフラッシュメモリの一例を示す回路図である。図9に示すように、フラッシュメモリ5は、複数のワード線WL0~WLn,WR0~WRnと、複数のローカルビット線LB00~LB07,LB10~LB17,LB20~LB27,LB30~LB37と、フラッシュメモリセルアレー部10a~10hと、MOSトランジスタ11~66と、コラム線C0L~C3L,C0R~C3Rと、グローバルビット線GB0A~GB3A,GB0B~GB3Bとを有している。メモリセルアレー部10aは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WL0~WLnの1つとローカルビット線LB00~LB03の1つとに接続されている。MOSトランジスタ11は、ローカルビット線LB00とコラム線C0Lとの間に接続され、ゲート電極が選択信号線SL0に接続されている。MOSトランジスタ12は、ローカルビット線LB01とコラム線C0Lとの間に接続され、ゲート電極が選択信号線SL1に接続されている。MOSトランジスタ13は、ローカルビット線LB02とコラム線C0Lとの間に接続され、ゲート電極が選択信号線SL2に接続されている。MOSトランジスタ14は、ローカルビット線LB03とコラム線C0Lとの間に接続され、ゲート電極が選択信号線SL3に接続されている。MOSトランジスタ15は、コラム線C0Lと接地線VSSとの間に接続され、ゲート電極がリセット信号線RSTLに接続されている。MOSトランジスタ16は、コラム線C0Lとグローバルビット線GB0Aとの間に接続され、ゲート電極が選択信号線SLAに接続されている。MOSトランジスタ17は、コラム線C0Lとグローバルビット線GB0Bとの間に接続され、ゲート電極が選択信号線SLBに接続されている。メモリセルアレー部10bは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WR0~WRnの1つとローカルビット線LB04~LB07の1つとに接続されている。MOSトランジスタ18は、ローカルビット線LB04とコラム線C0Rとの間に接続され、ゲート電極が選択信号線SR0に接続されている。MOSトランジスタ19は、ローカルビット線LB05とコラム線C0Rとの間に接続され、ゲート電極が選択信号線SR1に接続されている。MOSトランジスタ20は、ローカルビット線LB06とコラム線C0Rとの間に接続され、ゲート電極が選択信号線SR2に接続されている。MOSトランジスタ21は、ローカルビット線LB07とコラム線C0Rとの間に接続され、ゲート電極が選択信号線SR3に接続されている。MOSトランジスタ22は、コラム線C0Rと接地線VSSとの間に接続され、ゲート電極がリセット信号線RSTRに接続されている。MOSトランジスタ23は、コラム線C0Rとグローバルビット線GB0Aとの間に接続され、ゲート電極が選択信号線SRAに接続されている。MOSトランジスタ24は、コラム線C0Rとグローバルビット線GB0Bとの間に接続され、ゲート電極が選択信号線SRBに接続されている。メモリセルアレー部10cは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WL0~WLnの1つとローカルビット線LB10~LB13の1つとに接続されている。メモリセルアレー部10cとグローバルビット線GB1A,GB1Bとの間には、メモリセルアレー部10aとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ25~31により形成されている。メモリセルアレー部10dは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WR0~WRnの1つとローカルビット線LB14~LB17の1つとに接続されている。メモリセルアレー部10dとグローバルビット線GB1A,GB1Bとの間には、メモリセルアレー部10bとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ32~38により形成されている。メモリセルアレー部10eは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WL0~WLnの1つとローカルビット線LB20~LB23の1つとに接続されている。メモリセルアレー部10eとグローバルビット線GB2A,GB2Bとの間には、メモリセルアレー部10aとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ39~45により形成されている。メモリセルアレー部10fは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WR0~WRnの1つとローカルビット線LB24~LB27の1つとに接続されている。メモリセルアレー部10fとグローバルビット線GB2A,GB2Bとの間には、メモリセルアレー部10bとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ46~52により形成されている。メモリセルアレー部10gは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WL0~WLnの1つとローカルビット線LB30~LB33の1つとに接続されている。メモリセルアレー部10gとグローバルビット線GB3A,GB3Bとの間には、メモリセルアレー部10aとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ53~59により形成されている。メモリセルアレー部10hは、複数のフラッシュメモリセルmcを含んでいる。複数のフラッシュメモリセルmcのそれぞれは、ワード線WR0~WRnの1つとローカルビット線LB34~LB37の1つとに接続されている。メモリセルアレー部10hとグローバルビット線GB3A,GB3Bとの間には、メモリセルアレー部10bとグローバルビット線GB0A,GB0Bとの間と同様の回路が、MOSトランジスタ60~66により形成されている。なお、MOSトランジスタ11~66は、nチャネル型MOSトランジスタである。また、ワード線WL0~WLn,WRn~WR0には、XY制御回路212から、選択信号WLが供給される。また、選択信号線SL0~SL3,SR0~SR3には、XY制御回路212から、選択信号SSELが供給される。また、選択信号SLA,SLB,SRB,SRAには、XY制御回路212から、選択信号SLが供給される。さらに、図10に示すように、フラッシュメモリ5は、MOSトランジスタ101~117,119と、データ線RWDと、読み出しアンプ118と、書き込みアンプ120と、出力端子RDoutと、入力端子WTinとを有している。MOSトランジスタ101は、グローバルビット線GB0Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ102は、グローバルビット線GB0Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ103は、グローバルビット線GB0Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS0Aに接続されている。MOSトランジスタ104は、グローバルビット線GB0Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS0Bに接続されている。MOSトランジスタ105は、グローバルビット線GB1Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ106は、グローバルビット線GB1Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ107は、グローバルビット線GB1Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS1Aに接続されている。MOSトランジスタ108は、グローバルビット線GB1Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS1Bに接続されている。MOSトランジスタ109は、グローバルビット線GB2Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ110は、グローバルビット線GB2Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ111は、グローバルビット線GB2Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS2Aに接続されている。MOSトランジスタ112は、グローバルビット線GB2Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS2Bに接続されている。MOSトランジスタ113は、グローバルビット線GB3Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ114は、グローバルビット線GB3Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ115は、グローバルビット線GB3Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS3Aに接続されている。MOSトランジスタ116は、グローバルビット線GB3Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS3Bに接続されている。MOSトランジスタ117は、データ線RWDと読み出しアンプ118との間に接続され、ゲート電極が信号線RALT_bに接続されている。MOSトランジスタ119は、データ線RWDと書き込みアンプ120との間に接続され、ゲート電極が信号線WAenに接続されている。読み出しアンプ118は、出力端子RDoutに接続されている。書き込みアンプ120は、入力端子WTinに接続されている。なお、MOSトランジスタ101~117,119は、nチャネル型MOSトランジスタである。また、選択信号線YS0A~YS3A,YS0B~YS3Bには、動作制御回路207から選択信号YSELが供給される。また、プリチャージ信号線PREA,PREBには、動作制御回路207からプリチャージ信号PREが供給される。また、信号線RALT_b,WAenには、動作制御回路207から、信号RALT_bS,WAenSが供給される。次に、フラッシュメモリ5の動作について説明する。データの読み出し時、選択信号線SL0~SL3,SR0~SR3のいずれか1つがHとなり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線SLA,SLBの一方、または、選択信号線SRA,SRBの一方がHとなり、選択されたコラム線が、グローバルビット線GB0A~GB3Aのうち対応するグローバルビット線、または、グローバルビット線GB0B~GB3Bのうち対応するグローバルビット線と接続される。なお、グローバルビット線GB0A~GB3A,GB0B~GB3Bは、MOSトランジスタ101,102,105,106,109,110,113,114により、プリチャージされている。さらに、選択信号線YS0A~YS3A,YS0B~YS3Bのいずれか1つがHとなり、グローバルビット線GB0A~GB3A,GB0B~GB3Bのいずれか1つが、データ線RWDと接続される。さらに、信号線RALT_bがHとなり、データ線RWDと読み出しアンプ118とが接続される。さらに、データの読み出しサイクル毎に、選択信号線SLA,SRAの組と、選択信号線SLB,SLBの組との間で、Hとなる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線GB0A~GB3Aの組と、グローバルビット線GB0B~GB3Bの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、他方の組に属するグローバルビット線は、MOSトランジスタ101,105,109,113、または、MOSトランジスタ102,106,110,114によってプリチャージされる。データの書き込み時、選択信号線SL0~SL3,SR0~SR3のいずれか1つがHとなり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線SLA,SLBの両方、または、選択信号線SRA,SRBの両方がHとなり、選択されたコラム線が、グローバルビット線GB0A~GB3Aのうち対応するグローバルビット線と、グローバルビット線GB0B~GB3Bのうち対応するグローバルビット線とに接続される。さらに、選択信号線YS0A~YS3Aのいずれか1つ、および、YS0B~YS3Bのいずれか1つがHとなり、グローバルビット線GB0A~GB3Aのいずれか1つと、GB0B~GB3Bのいずれか1つとが、データ線RWDと接続される。さらに、信号線WAenがHとなり、データ線RWDと書き込みアンプ120とが接続される。次に、フラッシュメモリ5のデータの読み出し動作の一例について説明する。図11は、第4の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。この例では、1サイクル目に、ワード線WL9とローカルビット線LB32とに接続されたフラッシュメモリセルmc以下、mc1とするからデータを読み出し、2サイクル目に、ワード線WL5とローカルビット線LB10とに接続されたフラッシュメモリセルmc以下、mc2とするからデータを読み出す。なお、グローバルビット線GB0A~GB3A,GB0B~GB3Bは、VDDにプリチャージされているものとする。[タイミングT1]クロック信号線CLKが、LからHに変化する。[タイミングT2]ワード線WL9が、VSSからVD5に変化する。選択信号線SL0~SL3のうちSL0,SL1,SL3が、VD5からVSSに変化する。選択信号線SL2は、VD5を維持する。選択信号線SLAが、VSSからVD5に変化する。リセット信号線RSTLが、VD5からVSSに変化する。選択信号線YS3Aが、VSSからVD5に変化する。信号線RALT_bが、VSSからVD5に変化する。プリチャージ信号線PREAが、VD5からVSSに変化する。これにより、ローカルビット線LB32は、グローバルビット線GB3Aと接続し、VSSからVDDに向かって変化する。[タイミングT3]ローカルビット線LB32が、VDDになる。ここで、フラッシュメモリセルmc1が消去されている場合、フラッシュメモリセルmc1に電流が流れ、ローカルビット線LB32が、VDDからVSSに向かって変化する。これに伴い、グローバルビット線GB3Aも、VDDからVSSに向かって変化する。また、フラッシュメモリセルmc1に0が書き込まれている場合、フラッシュメモリセルmc1に電流が流れないため、ローカルビット線LB32と、グローバルビット線GB3Aとは、VDDを維持する。[タイミングT4]フラッシュメモリセルmc1が消去されている場合、グローバルビット線GB3Aの電位が下降し、所定の電位となると、出力端子RDoutは、VDDとなる。また、フラッシュメモリセルmc1に0が書き込まれている場合、出力端子RDoutは、VSSとなる。[タイミングT5]信号線RALT_bが、VD5からVSSに変化する。[タイミングT6]ワード線WL9が、VD5からVSSに変化する。選択信号線SL0,SL1,SL3が、VSSからVD5に変化する。選択信号線SLAが、VD5からVSSに変化する。リセット信号線RSTLが、VSSからVD5に変化する。選択信号線YS3Aが、VD5からVSSに変化する。プリチャージ信号線PREAが、VSSからVD5に変化する。これにより、ローカルビット線LB32は、グローバルビット線GB3Aと切り離され、VDDからVSSに変化する。または、ローカルビット線LB32は、VSSを維持する。グローバルビット線GB3Aは、MOSトランジスタ113によりプリチャージされ、VSSからVDDに変化する。または、グローバルビット線GB3Aは、VDDを維持する。[タイミングT7]クロック信号線CLKが、LからHに変化する。[タイミングT8]ワード線WL5が、VSSからVD5に変化する。選択信号線SL0~SL3のうちSL1~SL3が、VD5からVSSに変化する。選択信号線SL0は、VD5を維持する。選択信号線SLBが、VSSからVD5に変化する。リセット信号線RSTLが、VD5からVSSに変化する。選択信号線YS1Bが、VSSからVD5に変化する。信号線RALT_bが、VSSからVD5に変化する。プリチャージ信号線PREBが、VD5からVSSに変化する。これにより、ローカルビット線LB10は、グローバルビット線GB1Bと接続し、VSSからVDDに向かって変化する。[タイミングT9]ローカルビット線LB10が、VDDになる。ここで、フラッシュメモリセルmc2が消去されている場合、フラッシュメモリセルmc2に電流が流れ、ローカルビット線LB10が、VDDからVSSに向かって変化する。これに伴い、グローバルビット線GB1Bも、VDDからVSSに向かって変化する。また、フラッシュメモリセルmc2に0が書き込まれている場合、フラッシュメモリセルmc2に電流が流れないため、ローカルビット線LB10と、グローバルビット線GB1Bとは、VDDを維持する。[タイミングT10]フラッシュメモリセルmc2が消去されている場合、グローバルビット線GB1Bの電位が下降し、所定の電位となると、出力端子RDoutは、VDDとなる。また、フラッシュメモリセルmc1に0が書き込まれている場合、出力端子RDoutは、VSSとなる。[タイミングT11]信号線RALT_bが、VD5からVSSに変化する。[タイミングT12]ワード線WL5が、VD5からVSSに変化する。選択信号線SL1~SL3が、VSSからVD5に変化する。選択信号線SLBが、VD5からVSSに変化する。リセット信号線RSTLが、VSSからVD5に変化する。選択信号線YS1Bが、VD5からVSSに変化する。プリチャージ信号線PREBが、VSSからVD5に変化する。これにより、ローカルビット線LB10は、グローバルビット線GB1Bと切り離され、VDDからVSSに変化する。または、ローカルビット線LB10は、VSSを維持する。グローバルビット線GB1Bは、MOSトランジスタ106によりプリチャージされ、VSSからVDDに変化する。または、グローバルビット線GB1Bは、VDDを維持する。次に、フラッシュメモリ5のデータの書き込み動作の一例について説明する。図12は、第4の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。この例では、ワード線WL9とローカルビット線LB32とに接続されたフラッシュメモリセルmc1にデータを書き込む。[タイミングT21]クロック信号線CLKが、LからHに変化する。[タイミングT22]ワード線WL9が、VSSからVD9に変化する。選択信号線SL0~SL3のうちSL0,SL1,SL3が、VD9からVSSに変化する。選択信号線SL2は、VD9を維持する。選択信号線SLA,SLBが、VSSからVD9に変化する。リセット信号線RSTLが、VD9からVSSに変化する。選択信号線YS3A,YS3Bが、VSSからVD9に変化する。信号線WAenが、VSSからVD9に変化する。プリチャージ信号線PREA,PREBが、VD5からVSSに変化する。ここで、フラッシュメモリセルmc1に、0を書き込む場合、グローバルビット線GB3A,GB3Bを、VD5に維持する。また、フラッシュメモリセルmc1に、0を書き込まず、消去されて1を記憶した状態のままに保つ場合、グローバルビット線GB3A,GB3BをVD5からVSSに向かって変化させる。[タイミングT23]ローカルビット線LB32が、グローバルビット線GB3A,GB3Bと接続し、VSSからVD5に向かって変化する。または、ローカルビット線LB32は、VSSを維持する。[タイミングT24]信号線WAenが、VD9からVSSに変化する。[タイミングT25]ワード線WL9が、VD9からVSSに変化する。選択信号線SL0,SL1,SL3が、VSSからVD9に変化する。選択信号線SLA,SLBが、VD9からVSSに変化する。リセット信号線RSTLが、VSSからVD9に変化する。選択信号線YS3A,YS3Bが、VD9からVSSに変化する。プリチャージ信号線PREA,PREBが、VSSからVD5に変化する。これにより、ローカルビット線LB32は、グローバルビット線GB3A,GB3Bと切り離され、VD5からVSSに向かって変化する。または、ローカルビット線LB32は、VSSを維持する。グローバルビット線GB3A,GB3Bは、MOSトランジスタ113,114によりプリチャージされ、VSSからVD5に変化する。または、グローバルビット線GB3A,GB3Bは、VD5を維持する。以上説明してきたように、フラッシュメモリ5では、データの読み出し時、選択されたコラム線が、グローバルビット線GB0A~GB3Aのうち対応するグローバルビット線、または、グローバルビット線GB0B~GB3Bのうち対応するグローバルビット線と接続される。さらに、データの書き込み時、選択されたコラム線が、グローバルビット線GB0A~GB3Aのうち対応するグローバルビット線と、グローバルビット線GB0B~GB3Bのうち対応するグローバルビット線とに接続される。これによれば、データの読み出し時には、グローバルビット線GB0A~GB3Aのいずれか1つ、または、グローバルビット線GB0B~GB3Bのいずれか1つのみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、グローバルビット線GB0A~GB3Aのいずれか1つと、グローバルビット線GB0B~GB3Bのいずれか1つとの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、IRドロップによる影響を低減することができる。さらに、フラッシュメモリ5では、読み出しサイクル毎に、データを読み出すグローバルビット線が、グローバルビット線GB0A~GB3Aの組と、グローバルビット線GB0B~GB3Bの組との間で切り替わる。これによれば、グローバルビット線GB0A~GB3Aの組と、グローバルビット線GB0B~GB3Bの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。例えば、図11に示した例では、タイミングT8に示すように、グローバルビット線GB3Aのプリチャージが完了する前に、フラッシュメモリセルmc2の読み出しを開始することができる。[第5の実施の形態]次に、第3の実施の形態のフラッシュメモリ4をより具体的にした実施の形態を、第5の実施の形態として説明する。第5の実施の形態のフラッシュメモリシステムは、図8に示す第4の実施の形態のフラッシュメモリシステム200と同様である。図13、図14は、第5の実施の形態に係るフラッシュメモリの一例を示す回路図である。図13に示すように、フラッシュメモリ6は、複数のワード線WL0~WLn,WR0~WRnと、複数のローカルビット線LB00~LB07,LB10~LB17,LB20~LB27,LB30~LB37と、フラッシュメモリセルアレー部10a~10hと、MOSトランジスタ11~15,18~22,25~29,32~36,39~43,46~50,53~57,60~64,71~86と、コラム線C0L~C3L,C0R~C3Rと、グローバルビット線GB01A,GB01B,GB23A,GB23Bとを有している。ここで、ワード線WL0~WLn,WR0~WRn、ローカルビット線LB00~LB07,LB10~LB17,LB20~LB27,LB30~LB37、フラッシュメモリセルアレー部10a~10h、MOSトランジスタ11~15,18~22,25~29,32~36,39~43,46~50,53~57,60~64、コラム線C0L~C3L,C0R~C3Rの接続関係は、第5の実施の形態のフラッシュメモリ5と同様である。MOSトランジスタ71は、コラム線C0Lとグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線SLeAに接続されている。MOSトランジスタ72は、コラム線C0Lとグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線SLeBに接続されている。MOSトランジスタ73は、コラム線C0Rとグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線SReAに接続されている。MOSトランジスタ74は、コラム線C0Rとグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線SReBに接続されている。MOSトランジスタ75は、コラム線C1Lとグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線SLoBに接続されている。MOSトランジスタ76は、コラム線C1Lとグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線SLoAに接続されている。MOSトランジスタ77は、コラム線C1Rとグローバルビット線GB01Bとの間に接続され、ゲート電極が選択信号線SRoBに接続されている。MOSトランジスタ78は、コラム線C1Rとグローバルビット線GB01Aとの間に接続され、ゲート電極が選択信号線SRoAに接続されている。MOSトランジスタ79は、コラム線C2Lとグローバルビット線GB23Aとの間に接続され、ゲート電極が選択信号線SLeAに接続されている。MOSトランジスタ80は、コラム線C2Lとグローバルビット線GB23Bとの間に接続され、ゲート電極が選択信号線SLeBに接続されている。MOSトランジスタ81は、コラム線C2Rとグローバルビット線GB23Aとの間に接続され、ゲート電極が選択信号線SReAに接続されている。MOSトランジスタ82は、コラム線C2Rとグローバルビット線GB23Bとの間に接続され、ゲート電極が選択信号線SReBに接続されている。MOSトランジスタ83は、コラム線C3Lとグローバルビット線GB23Bとの間に接続され、ゲート電極が選択信号線SLoBに接続されている。MOSトランジスタ84は、コラム線C3Lとグローバルビット線GB23Aとの間に接続され、ゲート電極が選択信号線SLoAに接続されている。MOSトランジスタ85は、コラム線C3Rとグローバルビット線GB23Bとの間に接続され、ゲート電極が選択信号線SRoBに接続されている。MOSトランジスタ86は、コラム線C3Rとグローバルビット線GB23Aとの間に接続され、ゲート電極が選択信号線SRoAに接続されている。なお、MOSトランジスタ71~86は、nチャネル型MOSトランジスタである。また、選択信号線SLeA,SLeB,SLoB,SLoA,SReA,SReB,SRoB,SRoAには、XY制御回路212から選択信号SLが供給される。さらに、図14に示すように、フラッシュメモリ6は、MOSトランジスタ117,119,131~138と、データ線RWDと、読み出しアンプ118と、書き込みアンプ120と、出力端子RDoutと、入力端子WTinとを有している。MOSトランジスタ117,119、データ線RWD、読み出しアンプ118、書き込みアンプ120、出力端子RDout、入力端子WTinの接続関係は、第5の実施の形態のフラッシュメモリ5と同様である。MOSトランジスタ131は、グローバルビット線GB01Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ132は、グローバルビット線GB01Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS01Aに接続されている。MOSトランジスタ133は、グローバルビット線GB01Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ134は、グローバルビット線GB01Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS01Bに接続されている。MOSトランジスタ135は、グローバルビット線GB23Aと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREAに接続されている。MOSトランジスタ136は、グローバルビット線GB23Aとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS23Aに接続されている。MOSトランジスタ137は、グローバルビット線GB23Bと電源線VDDとの間に接続され、ゲート電極がプリチャージ信号線PREBに接続されている。MOSトランジスタ138は、グローバルビット線GB23Bとデータ線RWDとの間に接続され、ゲート電極が選択信号線YS23Bに接続されている。なお、MOSトランジスタ131~138は、nチャネル型MOSトランジスタである。また、選択信号線YS01A,YS01B,YS23A,YS23Bには、動作制御回路207から選択信号YSELが供給される。次に、フラッシュメモリ6の動作について説明する。データの読み出し時、選択信号線SL0~SL3,SR0~SR3のいずれか1つがHとなり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線SLeA,SLeB,SLoA,SLoB,SReA,SReB,SRoB,SRoAのいずれか1つがHとなり、選択されたコラム線が、グローバルビット線GB01A,GB01B,GB23A,GB23Bのいずれか1つと接続する。なお、グローバルビット線GB01A,GB01B,GB23A,GB23Bは、MOSトランジスタ131,133,135,137により、プリチャージされている。さらに、選択信号線YS01A,YS01B,YS23A,YS23Bのいずれか1つがHとなり、グローバルビット線GB01A,GB01B,GB23A,GB23Bのいずれか1つが、データ線RWDと接続される。さらに、信号線RALT_bがHとなり、データ線RWDと読み出しアンプ118とが接続される。さらに、データの読み出しサイクル毎に、選択信号線SLeA,SLoA,SReA,SRoAの組と、選択信号線SLeB,SLoB,SReB,SRoBの組との間で、Hとなる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線GB01A,GB23Aの組と、グローバルビット線GB01B,GB23Bの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、他方の組に属するグローバルビット線は、MOSトランジスタ131,135、または、MOSトランジスタ133,137によってプリチャージされる。データの書き込み時、選択信号線SL0~SL3,SR0~SR3のいずれか1つがHとなり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線SLeA,SLeBの両方、または、選択信号線SLoA,SLoBの両方、または、選択信号線SReA,SReBの両方、または、選択信号線SRoA,SRoBの両方がHとなり、選択されたコラム線が、グローバルビット線GB01A,GB23Aのうち対応するグローバルビット線と、グローバルビット線GB01B,GB23Bのうち対応するグローバルビット線とに接続される。さらに、選択信号線YS01A,YS01Bの両方、または、選択信号線YS23A,YS23Bの両方がHとなり、グローバルビット線GB01A,GB01Bの両方、または、グローバルビット線GB23A,GB23Bの両方が、データ線RWDと接続される。さらに、信号線WAenがHとなり、データ線RWDと書き込みアンプ120とが接続される。次に、フラッシュメモリ6のデータの読み出し動作の一例について説明する。図15は、第5の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。この例では、1サイクル目に、ワード線WL9とローカルビット線LB32とに接続されたフラッシュメモリセルmc1からデータを読み出し、2サイクル目に、ワード線WL5とローカルビット線LB10とに接続されたフラッシュメモリセルmc2からデータを読み出す。なお、グローバルビット線GB01A,GB01B,GB23A,GB23Bは、VDDにプリチャージされているものとする。[タイミングT31]クロック信号線CLKが、LからHに変化する。[タイミングT32]ワード線WL9が、VSSからVD5に変化する。選択信号線SL0~SL3のうちSL0,SL1,SL3が、VD5からVSSに変化する。選択信号線SL2は、VD5を維持する。選択信号線SLoAが、VSSからVD5に変化する。リセット信号線RSTLが、VD5からVSSに変化する。選択信号線YS23Aが、VSSからVD5に変化する。信号線RALT_bが、VSSからVD5に変化する。プリチャージ信号線PREAが、VD5からVSSに変化する。これにより、ローカルビット線LB32は、グローバルビット線GB23Aと接続し、VSSからVDDに向かって変化する。[タイミングT33]ローカルビット線LB32が、VDDになる。ここで、フラッシュメモリセルmc1が消去されている場合、フラッシュメモリセルmc1に電流が流れ、ローカルビット線LB32が、VDDからVSSに向かって変化する。これに伴い、グローバルビット線GB23Aも、VDDからVSSに向かって変化する。また、フラッシュメモリセルmc1に0が書き込まれている場合、フラッシュメモリセルmc1に電流が流れないため、ローカルビット線LB32と、グローバルビット線GB23Aとは、VDDを維持する。[タイミングT34]フラッシュメモリセルmc1が消去されている場合、グローバルビット線GB23Aの電位が下降し、所定の電位となると、出力端子RDoutは、VDDとなる。また、フラッシュメモリセルmc1に0が書き込まれている場合、出力端子RDoutは、VSSとなる。[タイミングT35]信号線RALT_bが、VD5からVSSに変化する。[タイミングT36]ワード線WL9が、VD5からVSSに変化する。選択信号線SL0,SL1,SL3が、VSSからVD5に変化する。選択信号線SLoAが、VD5からVSSに変化する。リセット信号線RSTLが、VSSからVD5に変化する。選択信号線YS23Aが、VD5からVSSに変化する。プリチャージ信号線PREAが、VSSからVD5に変化する。これにより、ローカルビット線LB32は、グローバルビット線GB23Aと切り離され、VDDからVSSに変化する。または、ローカルビット線LB32は、VSSを維持する。グローバルビット線GB23Aは、MOSトランジスタ135によりプリチャージされ、VSSからVDDに変化する。または、グローバルビット線GB23Aは、VDDを維持する。[タイミングT37]クロック信号線CLKが、LからHに変化する。[タイミングT38]ワード線WL5が、VSSからVD5に変化する。選択信号線SL0~SL3のうちSL1~SL3が、VD5からVSSに変化する。選択信号線SL0は、VD5を維持する。選択信号線SLoBが、VSSからVD5に変化する。リセット信号線RSTLが、VD5からVSSに変化する。選択信号線YS01Bが、VSSからVD5に変化する。信号線RALT_bが、VSSからVD5に変化する。プリチャージ信号線PREBが、VD5からVSSに変化する。これにより、ローカルビット線LB10は、グローバルビット線GB01Bと接続し、VSSからVDDに向かって変化する。[タイミングT39]ローカルビット線LB10が、VDDになる。ここで、フラッシュメモリセルmc2が消去されている場合、フラッシュメモリセルmc2に電流が流れ、ローカルビット線LB10が、VDDからVSSに向かって変化する。これに伴い、グローバルビット線GB01Bも、VDDからVSSに向かって変化する。また、フラッシュメモリセルmc2に0が書き込まれている場合、フラッシュメモリセルmc2に電流が流れないため、ローカルビット線LB10と、グローバルビット線GB01Bとは、VDDを維持する。[タイミングT40]フラッシュメモリセルmc2が消去されている場合、グローバルビット線GB01Bの電位が下降し、所定の電位となると、出力端子RDoutは、VDDとなる。また、フラッシュメモリセルmc1に0が書き込まれている場合、出力端子RDoutは、VSSとなる。[タイミングT41]信号線RALT_bが、VD5からVSSに変化する。[タイミングT42]ワード線WL5が、VD5からVSSに変化する。選択信号線SL1~SL3が、VSSからVD5に変化する。選択信号線SLoBが、VD5からVSSに変化する。リセット信号線RSTLが、VSSからVD5に変化する。選択信号線YS01Bが、VD5からVSSに変化する。プリチャージ信号線PREBが、VSSからVD5に変化する。これにより、ローカルビット線LB10は、グローバルビット線GB01Bと切り離され、VDDからVSSに変化する。または、ローカルビット線LB10は、VSSを維持する。グローバルビット線GB01Bは、MOSトランジスタ133によりプリチャージされ、VSSからVDDに変化する。または、グローバルビット線GB01Bは、VDDを維持する。次に、フラッシュメモリ6のデータの書き込み動作の一例について説明する。図16は、第5の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。この例では、ワード線WL9とローカルビット線LB32とに接続されたフラッシュメモリセルmc1にデータを書き込む。[タイミングT51]クロック信号線CLKが、LからHに変化する。[タイミングT52]ワード線WL9が、VSSからVD9に変化する。選択信号線SL0~SL3のうちSL0,SL1,SL3が、VD9からVSSに変化する。選択信号線SL2は、VD9を維持する。選択信号線SLoA,SLoBが、VSSからVD9に変化する。リセット信号線RSTLが、VD9からVSSに変化する。選択信号線YS23A,YS23Bが、VSSからVD9に変化する。信号線WAenが、VSSからVD9に変化する。プリチャージ信号線PREA,PREBが、VD5からVSSに変化する。ここで、フラッシュメモリセルmc1に、0を書き込む場合、グローバルビット線GB23A,GB23Bを、VD5に維持する。また、フラッシュメモリセルmc1に0を書き込まず、消去されて1を記憶した状態のままに保つ場合、グローバルビット線GB23A,GB23BをVD5からVSSに向かって変化させる。[タイミングT53]ローカルビット線LB32が、グローバルビット線GB3A,GB3Bと接続し、VSSからVD5に向かって変化する。または、ローカルビット線LB32は、VSSを維持する。[タイミングT54]信号線WAenが、VD9からVSSに変化する。[タイミングT55]ワード線WL9が、VD9からVSSに変化する。選択信号線SL0,SL1,SL3が、VSSからVD9に変化する。選択信号線SLoA,SLoBが、VD9からVSSに変化する。リセット信号線RSTLが、VSSからVD9に変化する。選択信号線YS23A,YS23Bが、VD9からVSSに変化する。プリチャージ信号線PREA,PREBが、VSSからVD5に変化する。これにより、ローカルビット線LB32は、グローバルビット線GB23A,GB23Bと切り離され、VD5からVSSに向かって変化する。または、ローカルビット線LB32は、VSSを維持する。グローバルビット線GB23A,GB23Bは、MOSトランジスタ135,137によりプリチャージされ、VSSからVD5に変化する。または、グローバルビット線GB23A,GB23Bは、VD5を維持する。以上説明してきたように、フラッシュメモリ6では、データの読み出し時、選択されたコラム線が、グローバルビット線GB01A,GB01B,GB23A,GB23Bのいずれか1つと接続する。さらに、データの書き込み時、選択されたコラム線が、グローバルビット線GB01A,GB23Aのうち対応するグローバルビット線と、グローバルビット線GB01B,GB23Bのうち対応するグローバルビット線とに接続される。これによれば、データの読み出し時には、グローバルビット線GB01A,GB01B,GB23A,GB23Bのいずれか1つのみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、グローバルビット線GB01A,GB23Aのうち対応するグローバルビット線と、グローバルビット線GB01B,GB23Bのうち対応するグローバルビット線との両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、IRドロップによる影響を低減することができる。さらに、フラッシュメモリ6では、読み出しサイクル毎に、データを読み出すグローバルビット線が、グローバルビット線GB01A,GB23Aの組と、グローバルビット線GB01B,GB23Bの組との間で切り替わる。これによれば、グローバルビット線GB01A,GB23Aの組と、グローバルビット線GB01B,GB23Bの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。例えば、図15に示した例では、タイミングT38に示すように、グローバルビット線GB23Aのプリチャージが完了する前に、フラッシュメモリセルmc2の読み出しを開始することができる。さらに、フラッシュメモリ6では、メモリセルアレー部10a~10dに対して、共通のグローバルビット線GB01A,GB01Bが用いられ、メモリセルアレー部10e~10hに対して、共通のグローバルビット線GB23A,GB23Bが用いられている。これにより、グローバルビット線の本数を低減することができ、フラッシュメモリ6の回路面積を小さくすることができる。以上説明した第1~第5の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。付記1複数のワード線と、複数のビット線と、前記複数のワード線の1つと前記複数のビット線の1つとに接続されたメモリセルを複数含むメモリセルアレーと、前記複数のビット線の少なくとも1つに接続されるコラム線と、第1および第2のデータ線と、前記メモリセルアレーの前記メモリセルからのデータの読み出し時には、前記コラム線に前記第1および第2のデータ線の一方を選択して接続し、前記メモリセルアレーの前記メモリセルへのデータの書き込み時には、前記コラム線に前記第1および第2のデータ線を接続するスイッチと、前記第1および第2のデータ線に接続された読み出し回路と、前記第1および第2のデータ線に接続された書き込み回路と、を有することを特徴とする半導体記憶装置。付記2前記スイッチは、前記メモリセルアレーの前記メモリセルからのデータの読み出しサイクル毎に、前記第1および第2のデータ線間で選択するデータ線を切り替える、ことを特徴とする付記1記載の半導体記憶装置。付記3前記スイッチにより前記第1および第2のデータ線の一方が選択されている時に、前記第1および第2のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、ことを特徴とする付記1または2に記載の半導体記憶装置。付記4複数のワード線と、複数の第1および複数の第2のビット線と、前記複数のワード線の1つと前記複数の第1のビット線の1つとに接続されたメモリセルを複数含む第1のメモリセルアレー部と、前記複数のワード線の1つと前記複数の第2のビット線の1つとに接続されたメモリセルを複数含む第2のメモリセルアレー部と、前記複数の第1のビット線の少なくとも1つに接続される第1のコラム線と、前記複数の第2のビット線の少なくとも1つに接続される第2のコラム線と、第1および第2のデータ線と、前記第1のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第1のコラム線に前記第1および第2のデータ線の一方を選択して接続し、前記第1のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第1のコラム線に前記第1および第2のデータ線を接続する第1のスイッチと、前記第2のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第2のコラム線に前記第1および第2のデータ線の一方を選択して接続し、前記第2のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第2のコラム線に前記第1および第2のデータ線を接続する第2のスイッチと、前記第1および第2のデータ線に接続された読み出し回路と、前記第1および第2のデータ線に接続された書き込み回路と、を有することを特徴とする半導体記憶装置。付記5前記第1および第2のスイッチは、前記第1および第2のメモリセルアレー部の前記メモリセルからのデータの読み出しサイクル毎に、第1および第2のデータ線間で選択するデータ線を切り替える、ことを特徴とする付記4記載の半導体記憶装置。付記6前記第1および第2のスイッチにより前記第1および第2のデータ線の一方が選択されている時に、前記第1および第2のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、ことを特徴とする付記4または5記載の半導体記憶装置。付記7前記第1のメモリセルアレー部と前記第2のメモリセルアレー部とは隣り合って配置されている、ことを特徴とする付記4~6のいずれか1つに記載の半導体記憶装置。"