基板の第1の主面に、前記第1の主面に対向して見た場合に、環状の第1の溝及びドット形状の第2の溝を形成する工程と、前記第1及び第2の溝を埋め込むように、絶縁膜を形成する工程と、前記絶縁膜を形成する工程の後、前記基板の第1の主面にフォトレジスト膜を形成する工程と、前記絶縁膜で埋め込まれた前記第2の溝の前記基板上での位置を基準として位置合わせした第1のパターンを、前記フォトレジスト膜に転写する工程と、前記絶縁膜で埋め込まれた環状の前記第1の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ドット形状の第2の溝を構成する各ドットは、前記第1の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項1に記載の半導体装置の製造方法。前記絶縁膜を形成する工程の後、前記貫通電極を形成する工程の前に、前記基板の第1の主面と厚さ方向に対向する第2の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第1及び第2の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記絶縁膜を形成する工程では、TEOSを原料に用いた化学気相成長法により、前記第1の溝と前記第2の溝とを埋め込むように前記絶縁膜を形成することを特徴とする請求項1~3のいずれか1項に記載の半導体装置の製造方法。前記絶縁膜を形成する工程の後に、前記第1及び第2の溝上の前記絶縁膜上にマスクが位置するようにマスクパターンを形成する工程と、前記マスクパターンを用いたエッチングにより、前記基板の第1の主面が露出しないように前記絶縁膜の一部を除去する工程と、前記マスクパターンを除去した後、前記絶縁膜を平坦化する工程と、を更に有することを特徴とする請求項1~4のいずれか1項に記載の半導体装置の製造方法。前記フォトレジスト膜に転写した前記第1のパターンを用いて、前記基板の第1の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項1~5のいずれか1項に記載の半導体装置の製造方法。前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、前記第1及び第2の溝を形成する工程では、前記基板の前記裁断領域に前記第2の溝を形成することを特徴とする請求項1~6のいずれか1項に記載の半導体装置の製造方法。基板と、前記基板を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合に環状となる絶縁リングと、前記基板を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合にドット形状となるアライメントマークと、前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、を有することを特徴とする半導体ウェハ。前記ドット形状のアライメントマークを構成する各ドットは、前記第1の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項8に記載の半導体ウェハ。前記絶縁リングとアライメントマークは、NSG膜None-dopedSilicateGlassを含む材料からなることを特徴とする請求項8又は9に記載の半導体ウェハ。更に、前記基板の第1の主面に素子分離領域を有することを特徴とする請求項8~10のいずれか1項に記載の半導体ウェハ。前記アライメントマークは、前記基板の裁断領域に形成されていることを特徴とする請求項8~11のいずれか1項に記載の半導体ウェハ。基板と、前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合に環状となる絶縁リングと、前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合にドット形状となるアライメントマークと、前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、を有することを特徴とする半導体装置。前記ドット形状のアライメントマークを構成する各ドットは、前記第1の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項13に記載の半導体装置。前記絶縁リングとアライメントマークは、NSG膜None-dopedSilicateGlassを含む材料からなることを特徴とする請求項13又は14に記載の半導体装置。更に、前記基板の第1の主面に素子分離領域を有することを特徴とする請求項13~15のいずれか1項に記載の半導体装置。上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域フィールドを形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い。すなわち、素子分離領域の形成時には、基板上に他の部材が形成されていないため、これらの部材に対して素子分離領域の位置合わせを行う必要が無い。一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して位置合わせして形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、平面視において、トレンチの長辺方向の内壁側面と、短辺方向の内壁側面の面積が大きく異なっていた。このため、シームやボイドなどの埋設不良箇所に、特定方向の応力が大きくなる方向依存性を持った応力が集中することとなっていた。従って、シームやボイドなどを起点にして、基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。一実施形態は、基板の第1の主面に、前記第1の主面に対向して見た場合に、環状の第1の溝及びドット形状の第2の溝を形成する工程と、前記第1及び第2の溝を埋め込むように、絶縁膜を形成する工程と、前記絶縁膜を形成する工程の後、前記基板の第1の主面にフォトレジスト膜を形成する工程と、前記絶縁膜で埋め込まれた前記第2の溝の前記基板上での位置を基準として位置合わせした第1のパターンを、前記フォトレジスト膜に転写する工程と、前記絶縁膜で埋め込まれた環状の前記第1の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。他の実施形態は、基板と、前記基板を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合に環状となる絶縁リングと、前記基板を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合にドット形状となるアライメントマークと、前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、を有することを特徴とする半導体ウェハに関する。他の実施形態は、基板と、前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合に環状となる絶縁リングと、前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第1の主面に対向して見た場合にドット形状となるアライメントマークと、前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、を有することを特徴とする半導体装置に関する。ドット形状のアライメントマークを形成することにより、アライメントマークに集中する応力の方向依存性を低減することができる。この結果、クラックを発生しにくくする。特開2005-217071号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、TSV本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、TSVと同様の基板を貫通する導電材料を用いて構成し、TSV形成工程時に同時に形成するという技術である。そこで、本発明者は、上記技術の応用例として、素子形成工程の最初の工程であるSTIフィールドパターンを転写する工程フォトリソグラフィ工程の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にSTIを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、STI形成工程においてアライメントマークは必要無い。また、STI形成工程の後の工程においては、STI形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。一方、本願で対象にする構造は、TSVの周囲を囲む絶縁リングを最初に形成した後ビアファースト、素子形成工程に入る。従って、この絶縁リングに対してSTIを位置合わせするためのアライメントマークフィールド合わせマークが必要となり、これを形成する方法として上述の技術を検討した。本発明者が検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペースL/S状に配列した形状である。以下では、図1~4を参照して、本発明者が検討した半導体装置及びその製造方法を説明する。図1Aに示すように、この半導体装置は、半導体基板17上にスクライブ領域2に囲まれたチップ領域3を有する。チップ領域3には素子領域4と貫通電極5が設けられ、スクライブ領域2にはアライメントマーク1が設けられている。図1Bは図1Aの貫通電極5近傍のA’-A’方向の断面図、図1Cは図1Aのアライメントマーク1の一部のB’-B’方向の断面図を表す。図1D及び1Eはそれぞれ、アライメントマーク1の一部を、半導体基板17の第1の主面17aで見た場合の上面図及び断面図を表す。図1Bに示すように、貫通電極5は、表面電極33、配線層14及び裏面電極34から構成される。配線層14及び裏面電極34の一部は、層間絶縁膜16を貫通している。素子領域4には、貫通電極5を囲むように環状の絶縁リング6が設けられており、貫通電極5をトランジスタ等の他の素子8から絶縁分離している。素子8はコンタクトプラグ8bを介して配線8aに接続されている。図1Cに示すように、スクライブ領域2には、アライメントマーク1及び配線層15が設けられている。絶縁リング6とアライメントマーク1の、半導体基板17の厚み方向38における長さは同じとなっている。また、素子領域4及びスクライブ領域2には、素子分離領域STI7が設けられている。素子領域4及びスクライブ領域2の層間絶縁膜16上には、シリコン酸窒化膜36a及びポリイミド膜36bからなる保護膜36が形成されている。図2~4は、図1の半導体装置の絶縁リング6及びアライメントマーク1の形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図2及び3において、A図は図1Bの絶縁リング6の形成工程、B図は図1Cのアライメントマーク1の形成工程、C図はA図の点線で囲まれた部分Pの拡大図、D図はB図の点線で囲まれた部分Qの拡大図を表す。図3Eは第1の主面17aにおけるアライメントマーク1全体の上面図、図2E及び3Fはそれぞれ、アライメントマーク用のトレンチ25又はアライメントマーク1の一部を第1の主面17aに対向する方向から見た上面図を表す。図2F及び3Gはそれぞれ、図2B及び3Bの一部を拡大した断面図を表す。図4は、図3において、シーム56a及びクラック56bに応力が集中する状態を表す模式的斜視図であり、一部の構造しか示していない。図2に示すように、シリコン半導体基板17の第1の主面17a上にフォトレジスト膜20を形成した後、リソグラフィー技術により、フォトレジスト膜20にパターンを形成する。続いて、フォトレジスト膜20をマスクに用いて、半導体基板17のドライエッチングを行う。これにより、環状のトレンチ絶縁リング用のトレンチ32と、アライメントマーク用のトレンチ25を同時に形成する。アライメントマーク用のトレンチ25は、第1の主面17aに対向して見た形状が、トレンチ25の幅方向25bに一定のピッチで複数のトレンチ25が配列されたラインアンドスペースL/S形状に形成される。図3に示すように、フォトレジスト膜20を除去した後、両トレンチ25、32を同時に絶縁膜26で埋め込む。ここでは、絶縁膜26として、TEOSTetraEthOxySilane;SiOC2H54を原料に用いたCVD法化学気相成長法で形成したNSGNone-dopedSilicateGlass膜を用いる。これにより、絶縁リング6と、アライメントマーク1を形成する。ここで、絶縁リング用トレンチ32と同様に形成したアライメントマーク用トレンチ25は深さが深く~40μm、幅が広い~2μmため、埋設性が低く、絶縁膜26内にシーム56aやボイド56bを生じ得る。特に、複数のトレンチ25がL/S状に配列したアライメントマーク1では、第1の主面17aに対向する方向から見た場合、トレンチ25の内壁面のうち、トレンチの延在方向25aと平行な内壁側面25cの面積は、トレンチの幅方向25bと平行な内壁側面25dの面積よりもずっと大きい。このため、絶縁膜26の成膜時に供給された原料ガスは、内壁側面25d近傍よりも内壁側面25c近傍で大量に消費され、内壁側面25c近傍では相対的に原料ガスが不足する状態となる。このため、図3F及びGに示すように、トレンチ25の幅方向25bにおける中央部付近には、大きな段差を有するシーム56a及びボイド56bが形成され、シーム56a及びボイド56bはトレンチの延在方向25aに延在する。図1D及び1Eに示すように、このシーム56a及びボイド56bは第1の主面17a上の絶縁膜26を除去した後も残る。このようなシーム56a及びボイド56bが形成されると、図1D、3F及び4に示すように、アライメントマーク1にはシーム56a及びボイド56bに向かって応力が集中することとなる。また、内壁側面25cのトレンチ延在方向25aの長さと、内壁側面25dのトレンチ幅方向25bの長さが異なる。更に、図4に示すように、絶縁膜の薄膜部分26aと厚膜部分26bには応力差が生じる。このため、この応力は特定方向に大きくなる方向依存性を有している。結果として、シーム56a及びボイド56bに集中する応力の方向依存性により、半導体基板17にクラック57が発生することが、本発明者の検証により分かった。このようなクラック57は素子領域4にまで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。そこで、本発明者は、上記クラック57の発生を防止する方法を検討した。この結果、アライメントマーク用のトレンチ25としてドット形状のトレンチを形成すれば、アライメントマーク内に発生するシーム56aやボイド56bに集中する応力の方向依存性が低減されて、クラック57が発生しにくくなることを発見した。すなわち、本発明では、図5に例示されるように、半導体基板17の第1の主面17aに対向する方向から見た場合平面視で、ドット形状のアライメントマーク1を形成する。このアライメントマーク1は、ラインアンドスペース形状とは異なり、平面視した場合のトレンチ25の各辺の長さが同程度となり、特定の方向にトレンチ25が延在しない形状となる。このため、トレンチ25内への絶縁膜26の形成時には、トレンチ25の各内壁側面近傍で同程度に原料ガスが消費されることとなり、シーム56aが発生した場合であっても、その段差形状を小さなものとすることができる。また、シーム56aやボイド56bに集中する応力の方向依存性を低減することができる。この結果、クラックの発生を低減して、製造歩留まりを向上させることができる。以下に、図面を参照して、本発明を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例図5は、第1実施例の製造方法により製造した半導体装置を表す図である。図5Aに示すように、この半導体装置は、半導体基板17上にスクライブ領域裁断領域2に囲まれたチップ領域3を有する。チップ領域3には素子領域4と貫通電極5が設けられている。後述するように、この貫通電極5を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域2にはアライメントマーク1が設けられている。図5Bは図5Aの貫通電極5近傍のA’-A’方向の断面図、図5Cは図5Aのアライメントマーク1の一部のB’-B’方向の断面図、図5Dは第1の主面17aにおけるアライメントマーク1全体の上面図、図5Eは図5Cのアライメントマーク1の一部の模式的断面図を表す。なお、図5ではシーム56a及びボイド56bは図5Eのみに示し、その他の図面では省略する。図8E及び10E以降の図面においても同様に、シーム56a及びボイド56bは省略する。図5Bに示すように、貫通電極5は、表面電極33、配線層14及び裏面電極34から構成される。配線層14及び裏面電極34の一部は、層間絶縁膜16を貫通している。チップ領域3には、第1の主面17aに対向して見た場合に環状の絶縁リング6が設けられている。絶縁リング6は、第1の主面17aから半導体基板17の厚み方向38に伸長して、第2の主面17bまで半導体基板17内を貫通して設けられている。また、絶縁リング6は、貫通電極5を囲むように設けられており、貫通電極5を他の素子8から絶縁分離している。素子8はコンタクトプラグ8bを介して配線8aに接続されている。図5C及び5Dに示すように、スクライブ領域2にはアライメントマーク1及び配線層15が設けられている。アライメントマーク1は第1の主面17aに対向して見た場合に、ドット形状に形成されている。すなわち、アライメントマーク1を構成する各トレンチ25は平面視で略正方形の形状となっており、複数のトレンチ25が、互いに垂直な第1の方向50aと第2の方向50bにそれぞれ一定のピッチでアレイ状に形成されている。半導体基板17の厚み方向38において、アライメントマーク1は、絶縁リング6と同じ深さとなっている。また、素子領域4及びスクライブ領域2には、素子分離領域STI7が設けられている。素子領域4及びスクライブ領域2の層間絶縁膜16上には、シリコン酸窒化膜36a及びポリイミド膜36bからなる保護膜36が形成されている。図6~16は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図6は本実施例の製造方法を表すフローチャートである。図7~15において、A図は図5Bに対応する断面図、B図は図5Cに対応する断面図、C図はアライメントマーク1の全体又はそれに対応する構造を第1の主面17aに対向する方向から見た上面図を表す。図8D及び10Dはそれぞれ図8C及び10Cの一部を拡大した模式的上面図、図8E及び10Eはそれぞれ図8B及び10Bの一部を拡大した模式的断面図を表す。また、図8C及びDにおいて、トレンチ25は、その位置関係を明確にするために透視図として示す。図16Aは複数の半導体チップ40を積層した状態を表す断面図、図16Bは図16Aの点線で囲まれた部分51の拡大図を表す。図7に示すように、シリコン半導体基板17の第1の主面17a上に、フォトレジスト膜20を形成する。リソグラフィー技術により、フォトレジスト膜20内に絶縁リング及びアライメントマーク用のパターンを形成する。このフォトレジスト膜20のパターンを用いて半導体基板17のドライエッチングを行う。これにより、絶縁リング用のトレンチ第1の溝32、およびアライメントマーク用のトレンチ第2の溝25を形成する図6のS11。アライメントマーク用のトレンチ25は、第1の主面17aに対向する方向から見た場合に、略正方形の複数のトレンチが、互いに垂直な第1の方向50a及び第2の方向50bに一定の間隔で配置されたドット形状となる。各トレンチ25の、第1の方向50a及び第2の方向50bにおける長さは略同一であり、平面視で略正方形となっている。各トレンチ25の、第1の方向50a及び第2の方向50bにおける長さは0.35~2.0μmとすることが好ましい。本実施例では、絶縁リング用のトレンチ第1の溝32は第1の主面17aに対向して見た形状が環状であり、深さ40μm、幅2μm、リング径20μmとする。絶縁リング用のトレンチ32の寸法は特に限定されないが、例えば、深さ30~50μm、幅1~3μm、リング径15~30μmとすることができる。図8に示すように、フォトレジスト膜20を除去する。TEOSTetraEthOxySilane;SiOC2H54を原料に用いたCVD法により、半導体基板17上にNSGNone-dopedSilicateGlass膜26を形成する以下、この膜26をTEOS-NSG膜と呼ぶ。このような堆積法によって形成するTEOS-NSG膜26の膜厚半導体基板17上の膜厚は、トレンチ25、32を完全に埋設するという観点からトレンチ25、32の幅の1/2以上の膜厚である。また、TEOS-NSG膜26を用いたのは、高アスペクト比のトレンチ25、32を埋設する際に、極力ボイドが発生しないようにするために、カバレッジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、絶縁膜26として他の材料を用いても良い。例えば、絶縁膜26として、a窒化シリコン膜及びTEOS-NSG膜、b酸化シリコン膜及びTEOS-NSG膜、或いは、c酸化シリコン膜、窒化シリコン膜及びTEOS-NSG膜を使用することができる。これらの場合は、トレンチ25、32内は、トレンチ25、32の内壁面側の膜から順に示すとそれぞれ、SiN膜/TEOS-NSG膜、SiO2膜/TEOS-NSG膜、又は、SiO2膜/SiN膜/TEOS-NSG膜となる。図9に示すように、後の研磨工程で、半導体基板17上のTEOS-NSG膜26を除去する際のCMP負荷を減らすため、ウェットエッチングによりTEOS-NSG膜26の膜厚を低減する。この際、アライメントマーク用のトレンチ25内に形成したTEOS-NSG膜26内にはシームが発生する場合がある。この場合にそのままTEOS-NSG膜26をウェットエッチングするとTEOS-NSG膜26内のシームが深化してしまう。そのため、アライメントマーク用のトレンチ25上のTEOS-NSG膜26はフォトレジスト膜20などの保護膜マスクパターンで保護した状態でウェットエッチングを行う。図10に示すように、フォトレジスト膜20を除去した後、950°Cで60分間、熱処理を行い、TEOS-NSG膜26の脱ガス処理を行う。次に、化学機械研磨法CMP法により、半導体基板17の第1の主面17a上のTEOS-NSG膜26を除去することで、絶縁リング6及びアライメントマーク1を完成させる図6のS12。上記図2~4で検討したように、アライメントマーク用トレンチ25内に絶縁膜26を埋設させると、その内部にシーム56aやボイド56bを生じ得る。特に、複数のトレンチをラインアンドスペース状に配列したアライメントマーク用のトレンチ25を形成すると、トレンチの幅方向25bにおける中央部付近にシーム56aが形成される。トレンチ25の内壁側面25cと25dの面積が大きく異なるため、内壁側面25c上の原料ガスが相対的に減少して段差の大きなシーム56aが形成されると共に、このシーム56aやボイド56bには特定方向の応力が大きくなる方向依存性を持った応力が集中する。この結果、上記検討した構造に、図8のTEOS-NSG膜26の成膜、図9のウェットエッチング、図10のCMP法等を適用すると、半導体基板17にクラック57を生じさせることとなる。このようなクラック57が素子領域4にまで達すると、製造歩留まり低下の一原因となる。これに対して、本実施例では、平面視で、ドット形状のアライメントマーク用のトレンチ25を形成する。このため、平面視した場合の各トレンチ25の内壁側面の長さや面積が同程度となり、シーム56aが生じた場合であっても、図8E及び10Eに示すように小さな段差のシーム56aとすることができる。また、図8E及び10E等のシーム56aやボイド56bに集中する応力の方向依存性を低減することができる。このため、図8のTEOS-NSG膜26の成膜、図9のウェットエッチング、図10のCMP法等を行った時に、クラックを発生しにくくすることができる。この結果、製造歩留まりを向上させることができる。図11に示すように、半導体基板17上にフォトレジスト膜20を形成する。リソグラフィー技術により、STI用のフィールドパターンを、フォトレジスト膜20に転写して第1のパターン29を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク1を、STI用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク1の半導体基板17上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜20に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。フォトレジスト膜20の第1のパターン29を用いて、半導体基板17をエッチングする。これにより、図12に示すように、STI用のトレンチ7aを形成する図6のS21。この後、フォトレジスト膜20を除去する。半導体基板17上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、絶縁膜に対してCMP処理を施す。これにより、STI素子分離領域7を形成する図6のS22。図13に示すように、半導体基板17の活性領域30に、トランジスタ等の素子8を形成する図6のS23。半導体基板17上に数段階に分けて層間絶縁膜16を形成する。層間絶縁膜16を形成する途中の工程で、トランジスタ8の不純物拡散層に到達するコンタクトプラグ8b、配線8a、絶縁リング6で囲まれた半導体基板17内の領域の上方に配線層14、アライメントマーク1の上方に配線層15を形成する。配線層14は、後の工程で形成する表面電極33、裏面電極34と接続するためのパッドとして機能する。配線層14は、アルミニウムAlや銅Cu等からなる複数の配線14a~14dと、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグ14e~14gとからなる。また、配線層15は、複数の配線15a~15dと、複数の配線間を接続する複数のコンタクトプラグ15e~15gとからなる。図14に示すように、配線層14を覆うように層間絶縁膜16上に、シリコン酸窒化膜SiON36aと、ポリイミド膜パッシべーション膜36bからなる保護膜36を形成する。次に、配線層14の上面を露出させるように保護膜36内に第1の開口33aを形成する。スパッタにより、第1の開口33aを含む保護膜36上にシード膜11を形成する。保護膜36上にフォトレジスト膜図示していないを形成した後、パターニングを行って、第1の開口33a内に設けたシード膜11を露出させる。電界メッキ法により、露出したシード膜11上に順に銅バンプ13、及び半田膜12を形成する。保護膜36上のフォトレジスト膜を除去した後、露出したシード膜11を除去する。このシード膜11、銅バンプ13、及び半田膜12から表面電極33が構成される図6のS3。図15に示すように、半導体基板17の表面電極33を設けた側に、接着層図示していないを介して支持基板図示していないを設ける。この後、半導体基板17の第1の主面17aと厚さ方向に対向する第2の主面17bを例えば、775μmから40~50μmの厚さまで薄膜化する図6のS4。この研削工程により、半導体基板17の第2の主面17b側には、予め形成した絶縁リング6及びアライメントマーク1の底部が露出する。半導体基板17の第2の主面17b側から、配線層14が露出するように、環状の絶縁リング6の内側に位置する半導体基板17に対して異方性ドライエッチングを行う。この際、半導体基板17を貫通すると共に、層間絶縁膜16の一部内に伸長する第2の開口34aを形成する。次に、スパッタ法により、半導体基板17の第2の主面17b上の全面に、チタンTi膜及び銅Cu膜を積層させて、シード膜10を形成する。半導体基板17の第2の主面17b上に、第2の開口34aと同じ位置に第3の開口を有するフォトレジストパターン図示していないを形成する。電気めっき法により、第3の開口内に順に銅バンプ19、及びSnAg膜等の半田膜9を形成する。このシード膜10、銅バンプ19、及び半田膜9の3層により、裏面電極34が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜10の部分を除去する図6のS5。この後、リフローにより、半田膜9の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図5に示す半導体装置を得る。この半導体装置では、スクライブ領域2で区画された各チップ領域3に、半導体基板17を貫通するように貫通電極5が設けられている。貫通電極5は、上端および下端に接続用のバンプ表面電極33、裏面電極34を備えており、後述するように、複数の半導体チップを積層する際に貫通電極5を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極5は、半導体基板17を貫通する貫通プラグ表面電極33、裏面電極34と、半導体基板17上の層間絶縁膜16を貫通する配線層14で構成されている。貫通電極5の半導体基板17を貫通する部分は、環状の絶縁リング6で囲まれており、他の素子8等とは絶縁分離されている。次に、スクライブ領域裁断領域2に沿って半導体基板17のスクライブを行う図6のS6。これにより、半導体基板17を個片化して半導体チップを形成する。図16に示すように、異なる半導体チップ40の表面電極33と裏面電極34が互いに接するようにして、複数の半導体チップ40をマウントする。リフローにより、各半導体チップ40の表面電極33と裏面電極34の半田膜9、12を接合する。半導体チップ40間にアンダーフィル41を充填した後、複数の半導体チップ40を、パッケージ基板42上にマウントする。この後、モールドレジン43によってモールドすることにより、本実施例の半導体装置が完成する図6のS7。本実施例の半導体装置としては、例えば、DRAM、SRAM、フラッシュメモリ等の記憶デバイスや、MPU、DSP等の演算処理デバイスを挙げることができる。以上のように、本実施例では、図8の工程で、アライメントマーク用のトレンチ25内に埋設させたTEOS-NSG膜26内にシーム56aやボイド56bが生じ得る。この際、図2~4で検討したように、従来のラインアンドスペース形状のアライメントマーク1を形成すると、アライメントマーク用のトレンチ25の内壁側面25cと25dの面積が大きく異なる。このため、シーム56aの段差が大きくなると共に、シーム56aやボイド56bに集中する応力は、特定方向の応力が強くなる方向依存性を有する。この結果、図8のTEOS-NSG膜26の成膜、図9のウェットエッチング、図10のCMP法等を行った時に、ボイド56b等を起点にして、半導体基板17にクラック57が発生し得る。これに対して、本実施例では、ドット形状のアライメントマーク1を形成すし、各ドットを構成するトレンチ25は、平面視においてほぼ同程度の面積の内壁面を有する。このため、TEOS-NSG膜26の成膜時にトレンチ25を構成する各内壁側面上で消費される原料ガスの量がほぼ同じとなり、図5E等に示すようにシーム56aの段差を小さくすることができる。また、シーム56aやボイド56bに集中する応力の方向依存性を低減することができる。この結果、クラックを発生しにくくして、製造歩留まりを向上させることができる。なお、本実施例では、アライメントマーク1は、複数のドットが互いに垂直な第1の方向50a及び第2の方向50bに配列されたドット形状とした。しかし、第1の方向50a及び第2の方向50bは互いに垂直な方向でなくても良い。第1の方向50a及び第2の方向50bは、同一の方向でなく複数のドットをアレイ状に配列できる方向であれば、それぞれ所望の方向とすることができる。また、第1の方向50a及び第2の方向50bに配列するドットの数は、本実施例の例に限定されず、適宜、所望の数とすることができる。本実施例では、アライメントマーク1を構成する各ドットを平面視で略正方形としたが、各ドットの平面視形状は略正方形に限定されるわけではなく、円形例えば、真円、真円とは異なる円形、多角形例えば、矩形、nが偶数となる正n角形など、曲線を含む形状とすることができる。また、各ドットの平面視形状が多角形の場合、多角形を構成する各辺の長さは異なっていても良いが、各辺の長さが同じ正多角形であることが好ましい。例えば、平面視形状が正方形の場合、各辺の長さは0.35~2.0μmであることが好ましい。本実施例では、アライメントマーク1はSTI7の位置合わせ時にフィールド合わせマークとして使用した。アライメントマーク1は、STI7の位置合わせに加えて他の構造の位置合わせ用のフィールド合わせマークとして使用することも可能である。例えば、図15の工程において、第2の開口34aを形成する際の位置合わせ用のフィールド合わせマークとして使用することができる。また、本実施例では、絶縁リング用のトレンチ32及びアライメントマーク用のトレンチ25を埋設する絶縁膜として、TEOS-NSG膜26を例示したが、トレンチ25、32を埋設する材料はこれに限定されない。アライメントマーク1のように深く、幅が狭い溝を絶縁膜で埋設する場合、TEOS-NSG膜でなくとも埋設不良によりシーム56aやボイド56bを生じ易い。従って、本発明は、TEOS-NSG膜26に限定されず、他の絶縁膜でトレンチ25、32を埋め込む工程に適用して同様に効果的である。一方、TEOS-NSG膜26を用いた場合、焼き締めDegasのための熱処理が必要となる。TEOS-NSG膜26はこの熱処理により膜収縮を起こし、シーム56aが拡大することがある。従って、TEOS-NSG膜26によってトレンチ25を埋め込む工程に対しては、本発明を適用してより効果的であると言える。第1変形例上記第1実施例では、半導体基板17のスクライブ領域2にアライメントマーク1を形成したが、本変形例は半導体基板17のスクライブ領域2以外の領域にアライメントマーク1を形成する点が異なる。図17Aは、半導体基板17の非有効ショット領域45にアライメントマーク1を設けた例を表す平面図である。半導体基板17には、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域図17Aにおいて斜線で表示された領域46と、半導体装置が形成されない非有効ショット領域図17Aにおいて白色の領域45が存在する。非有効ショット領域45とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板17は円形で構成され、半導体チップは矩形で構成されるため半導体基板17の終端部に掛かった半導体チップでは、一部が半導体基板17からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板17において非有効ショット領域45となる位置は予め把握することができる。半導体基板17の終端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域45にはパターンを形成しない。したがって、非有効ショット領域45は半導体装置の製造に寄与しない無駄な領域となる。本変形例では、上記の無駄な領域となる非有効ショット領域45を利用してアライメントマーク1を形成することにより、有効ショット領域46内にアライメントマーク1用の領域を確保する必要がなくなり、微細化に対応した半導体装置とすることができる。なお、アライメントマーク1を形成する非有効ショット領域45の数及び位置は図17Aの例に限定されず、適宜、所望の数及び位置の非有効ショット領域45にアライメントマーク1を形成することができる。図17Bは、他の例を示す図であり、半導体基板17のチップ領域3内にアライメントマーク1を形成する例を示した図であり、第1実施例の図5Aに対応する図面である。図17Bに示すように、アライメントマーク1はチップ領域3内に形成しても良い。また、チップ領域3内のアライメントマーク1の形成位置及び数は、図17Bの例に限定されるわけではなく、所望の数のアライメントマーク1を、チップ領域3内の所望の位置に形成することができる。