下部磁性層と、前記下部磁性層上に形成されたトンネルバリアと、前記トンネルバリア上に形成され、スピン電流により磁化方向がスイッチングされる自由層と、を含み、前記自由層は、前記自由層下に形成された少なくとも一つの物質層を包むキャップ構造を持つ磁気メモリ素子のストレージノード。前記トンネルバリアは、その下に形成された物質層を包むキャップ構造である請求項1に記載の磁気メモリ素子のストレージノード。前記自由層と、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられた請求項1に記載の磁気メモリ素子のストレージノード。前記トンネルバリアは、前記下部磁性層の上部面上にのみ備えられた請求項1に記載の磁気メモリ素子のストレージノード。前記自由層は水平磁気異方性物質層であり、前記自由層下に形成された前記少なくとも一つの物質層の側面一部を包む請求項1に記載の磁気メモリ素子のストレージノード。前記自由層は垂直磁気異方性物質層である請求項1に記載の磁気メモリ素子のストレージノード。前記下部磁性層は、順次に積層されたピンニング層及びピンド層をさらに含み、前記自由層の縦横比は2以上であり、セルレイアウトで面積は10nm×15nmである請求項5に記載の磁気メモリ素子のストレージノード。前記自由層は、外部影響のない時、定められた磁化方向がそのまま維持される不揮発性物質層である請求項1に記載の磁気メモリ素子のストレージノード。前記自由層は、外部影響のない時、定められた磁化方向を維持させるために所定の周期毎にリフレッシュの必要な揮発性物質層である請求項1に記載の磁気メモリ素子のストレージノード。前記トンネルバリアと、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられた請求項2に記載の磁気メモリ素子のストレージノード。前記スペーサ絶縁層の側面は70 ゚~90 ゚の傾斜角を持つ請求項3または10に記載の磁気メモリ素子のストレージノード。前記リフレッシュ周期は、DRAMのリフレッシュ周期より長い請求項9に記載の磁気メモリ素子のストレージノード。スイッチング素子と、前記スイッチング素子に連結されたストレージノードと、を備え、前記ストレージノードは請求項1に記載のストレージノードである磁気メモリ素子。基板の一部領域上に、下部磁性層とトンネルバリアとを含む磁性積層物を形成する段階と、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階と、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張される自由磁性層を形成する段階と、を含む磁気メモリ素子のストレージノードの製造方法。前記磁性積層物は、前記下部磁性層、ピンニング層、磁化方向の固定されたピンド層及び前記トンネルバリア膜を順次に積層した後、逆順にパターニングして形成する請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階と、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階と、をさらに含む請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記スペーサ絶縁層の側面は、70 ゚~90 ゚の傾斜角で形成する請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記下部磁性層は、順次に積層されたピンニング層及びピンド層を含み、前記自由磁性層を形成した後、縦横比が2以上になるように前記自由磁性層をパターニングする請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、ALD、CVDまたはPVD方式で形成する請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、水平磁気異方性物質層で形成する請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、垂直磁気異方性物質層で形成する請求項14に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層を形成した後、平面直径が19nmまたは26nmになるように前記自由磁性層をパターニングする請求項21に記載の磁気メモリ素子のストレージノードの製造方法。基板の一部領域上に、下部磁性層を含む磁性積層物を形成する段階と、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階と、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張されたトンネルバリア及び自由磁性層を順次に形成する段階と、を含む磁気メモリ素子のストレージノードの製造方法。前記磁性積層物は、順次に積層されたピンニング層及び磁化方向の固定されたピンド層をさらに含む請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階と、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階と、をさらに含む請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記スペーサ絶縁層の側面は、70 ゚~90 ゚の傾斜角で形成する請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記トンネルバリア及び自由磁性層を順次に形成した後、縦横比が2以上になるように前記自由磁性層をパターニングする請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、ALD、CVDまたはPVD方式で形成する請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、水平磁気異方性物質層で形成する請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記自由磁性層は、垂直磁気異方性物質層で形成する請求項23に記載の磁気メモリ素子のストレージノードの製造方法。前記トンネルバリア及び前記自由磁性層を順次に形成した後、前記自由磁性層の直径が19nmまたは26nmになるように、前記自由磁性層をパターニングする請求項30に記載の磁気メモリ素子のストレージノードの製造方法。基板にスイッチング素子を形成する段階と、前記基板上に前記スイッチング素子を覆う層間絶縁層を形成する段階と、前記層間絶縁層上に前記スイッチング素子に連結されるストレージノードを形成する段階と、を含み、前記ストレージノードは、請求項14または請求項23に記載の方法で形成する磁気メモリ素子の製造方法。本発明の一実施形態は、磁気メモリ素子の高集積化に符合し、条件に従って不揮発性または揮発性を持つ磁気メモリを具現できるストレージノードを提供する。本発明の一実施形態は、これらのストレージノードを含む磁気メモリ素子を提供する。本発明の一実施形態は、これらのストレージノードの製造方法と前記ストレージノードを含む磁気メモリ素子の製造方法を提供する。本発明の一実施形態による磁気メモリ素子のストレージノードは、下部磁性層、前記下部磁性層上に形成されたトンネルバリア及び前記トンネルバリア上に形成され、スピン電流により磁化方向がスイッチングされる自由層を含み、前記自由層はその下に形成された少なくとも一つの物質層を包むキャップ構造を持つ。かかるストレージノードにおいて、前記トンネルバリアは、その下に形成された物質層を包むキャップ構造である。前記自由層は、水平磁気異方性物質または垂直磁気異方性物質を含む。前記自由層と、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられる。前記トンネルバリアは、前記下部磁性層の上部面上にのみ備えられる。前記下部磁性層は、順次に積層されたピンニング層とピンド層とを含む。前記トンネルバリアは、前記ピンド層の上部面上にのみ備えられる。前記自由層が垂直磁気異方性物質を含むとき、前記自由層の平面形態は円形であり、縦横比は1であり、直径は19nmまたは26nmである。前記自由層が水平磁気異方性物質を含むとき、前記自由層の縦横比は2以上であり、セルレイアウトで面積は10nm×15nmである。前記自由層は、外部影響のない時、定められた磁化方向がそのまま維持される不揮発性物質層、または定められた磁化方向を維持させるために所定の周期毎にリフレッシュの必要な揮発性物質層である。前記トンネルバリアと、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられる。前記スペーサ絶縁層の側面は70 ゚~90 ゚の傾斜角を持つ。前記リフレッシュ周期は、DRAMのリフレッシュ周期より長いが、1秒以下または1秒以上でありうる。本発明の一実施形態による磁気メモリ素子は、スイッチング素子と、前記スイッチング素子に連結されたストレージノードとを備え、前記ストレージノードは、前記本発明の一実施形態によるストレージノードである。本発明の一実施形態による磁気メモリ素子のストレージノードの製造方法は、基板の一部領域上に、下部磁性層及びトンネルバリアを含む磁性積層物を形成する段階、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張される自由磁性層を形成する段階を含む。かかるストレージノードの製造方法において、前記磁性積層物は、前記下部磁性層及び前記トンネルバリア膜を順次に積層した後、逆順にパターニングして形成する。前記自由磁性層上に第2トンネルバリア膜をさらに形成する。前記下部磁性層は、ピンニング層及び磁化方向の固定されているピンド層を含む。前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階及び、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階をさらに含む。前記スペーサ絶縁層の側面は、70 ゚~90 ゚の傾斜角で形成する。前記自由磁性層は、垂直磁気異方性物質または水平磁気異方性物質を含む。前記自由磁性層が水平磁気異方性物質層であるとき、前記自由磁性層を形成した後、縦横比が2以上になるように前記自由磁性層をパターニングする。前記自由磁性層は、ALD、CVDまたはPVD方式で形成する。本発明の他の実施形態による磁気メモリ素子のストレージノードの製造方法は、基板の一部領域上に、下部磁性層を含む磁性積層物を形成する段階、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張されたトンネルバリア及び自由磁性層を順次に形成する段階を含む。かかる製造方法において、前記下部磁性層は、ピンニング層及び磁化方向の固定されたピンド層を順次に積層した後、逆順にパターニングして形成する。前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階及び、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階をさらに含む。前記スペーサ絶縁層の側面は、70 ゚~90 ゚の傾斜角で形成する。前記自由磁性層は、垂直磁気異方性物質または水平磁気異方性物質を含む。前記自由磁性層が水平磁気異方性物質層であるとき、前記トンネルバリア及び自由磁性層を順次に形成した後、縦横比が2以上になるように前記自由磁性層をパターニングする。本発明の一実施形態による磁気メモリ素子のストレージノードの製造方法は、基板にスイッチング素子を形成する段階、前記基板上に前記スイッチング素子を覆う層間絶縁層を形成する段階、前記層間絶縁層上に前記スイッチング素子に連結されるストレージノードを形成する段階を含み、このとき、前記ストレージノードは、前記本発明の一実施形態または他の実施形態によるストレージノードの製造方法で形成する。本発明の一実施形態による磁気メモリ素子において、ストレージノードMTJセルは垂直または水平磁気異方性物質で形成され、3次元構造下層の一部側面を包む構造または下層を包むキャップ構造を持つ自由磁性層を含む。これにより、ストレージノードは、自由磁性層が垂直磁気異方性物質を含むとき、4F2または6F2構造F=15nmまたは20nmのセルレイアウトを具現できるほどに小さなセルサイズを持つことができる。一方、自由磁性層が水平磁気異方性物質を含むとき、前記ストレージノードは、2以上の縦横比を維持しつつ4F2F=10nm、5F2または6F2構造のセルレイアウトを具現できるほどに小さなセルサイズを持つことができる。したがって、本発明の一実施形態による磁気メモリ素子を利用すれば、20nm以下のデザインルールが適用される高集積磁気メモリ素子を具現できる。また、前記自由磁性層が水平磁気異方性物質を含むときには、3次元構造の変形を通じて自由層の縦横比を調節できて、高集積の不揮発性磁気メモリ素子を具現することもでき、1日1回のリフレッシュ周期を持つか、またはそれ以上やそれ以下のリフレッシュ周期を持つDRAMで動作されることもできる。言い換えれば、通常のDRAMに要求されるリフレッシュ周期より長いリフレッシュ周期を持つDRAMを具現できる。前記自由磁性層が垂直磁気異方性物質を含むときには、自由磁性層として使われる垂直磁気異方性物質を適当に選択することで、前記リフレッシュ周期特性を持つ高集積の磁気メモリ素子を具現できる。したがって、本発明の一実施形態による磁気メモリ素子を利用すれば、既存のDRAMに比べて待機電力を大きく低減させる次世代DRAMとして、磁性DRAMMagneticDRAMを具現できる。以下、本発明の一実施形態による磁気異方性物質の自由層を含むストレージノードと、これを含む磁気メモリ素子及び前記ストレージノードの製造方法を、添付した図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。まず、本発明の一実施形態による磁気メモリ素子について説明する。この過程で、磁気異方性物質の自由層を含むストレージノードについての説明も伴う。図1は、本発明の一実施形態による磁気メモリ素子を示す。図1を参照すれば、基板30に第1及び第2不純物領域32、34が離隔して存在する。基板30は半導体基板でもあり、不純物がドーピングされたものでもありうる。第1及び第2不純物領域32、34のうちいずれか一つはソース領域であり、残りはドレイン領域でありうる。第1及び第2不純物領域32、34間の基板30上に、ゲート電極を含むゲート積層物36が存在する。基板30と第1及び第2不純物領域32、34とゲート積層物36とは電界効果トランジスタ以下、トランジスタを形成できる。前記トランジスタは、基板30に備えられるスイッチング素子の一種にすぎない。前記トランジスタの代わりに、他のスイッチング素子、例えば、ダイオードが備えられることもある。第2不純物領域34上にゲート積層物36と離隔して導電性プラグ42が形成されている。導電性プラグ42上に導電性パッド層44が備えられている。導電性パッド層44の直径は、導電性プラグ42より大きい。導電性パッド層44は省略してもよい。基板30上に導電性プラグ42と導電性パッド層44とを取り囲む層間絶縁層38が形成されている。第1及び第2不純物領域32、34とゲート積層物36とは層間絶縁層38で覆われている。層間絶縁層38は、半導体素子に使われる通常の絶縁物質でありうる。導電性パッド層44上にストレージノードS1が備えられている。ストレージノードS1は、MTJセルでありうる。ストレージノードS1は下部磁性層48を含む。下部磁性層は複数の磁性層を含む。下部磁性層48は、単層または複数層であり、シード層を含む。下記の自由磁性層58が水平磁気異方性物質を含むとき、下部磁性層48上には、図2に示したように、順次に積層されたピンニング層50及びピンド層52がさらに備えられる。ピンニング層50及びピンド層52は下部磁性層48に含まれる。ピンニング層50は、例えば、反強磁性層でありうる。ピンド層52は、磁性を持つ単一層または複数層であり、例えば、SAFSinteredAnti-Ferromagnetic層でありうる。次いで、図1を参照すれば、ストレージノードS1はまた、下部磁性層48の側面を覆うスペーサ絶縁膜54を含む。スペーサ絶縁膜54は、例えば、シリコン酸化物などの酸化物保護膜でありうる。スペーサ絶縁膜54の側面は傾斜面である。この時、前記傾斜面の幅は、下方へ行くほど広くなる。ストレージノードS1はまた、順次に積層されたトンネルバリア56及び自由磁性層58以下、自由層を含む。トンネルバリア56は、下部磁性層48の上部面を覆って下方に拡張されてスペーサ絶縁膜54の側面を覆うように備えられる。自由層58は、かかるトンネルバリア56の外部面を覆うように備えられる。結果的に、トンネルバリア56のように直接接触してはいないが、自由層58も、下部磁性層48の上部面を覆って下方に拡張されてスペーサ絶縁膜54の側面を覆うように備えられる。これにより、自由層58の備えられた形態は、既存の2次元平板構造とは異なって3次元構造になる。トンネルバリア56は、例えば、MgO膜でありうる。自由層58は、磁気分極の方向が臨界値以上の外部磁場またはスピン分極電流によりスイッチングされる反転される磁性層でありうる。自由層58は、水平磁気異方性物質層でありうるが、例えば、Co、Ni、Fe及びこれらの合金alloyのうちいずれか一つでありうる。自由層58は水平磁気異方性物質層であって、例えば、Co、NiまたはFeを主要磁性成分として含み、かつ非磁性成分を含む磁性層でありうる。自由層58はまた、CoFeまたはこれを含む合金層、例えば、CoFeB層である。自由層58は、垂直磁気異方性物質層でもありうるが、そのうちでも界面垂直磁気異方性InterfacePerpendicularMagneticAnisotropy:IPMAを持つ物質層でありうる。例えば、自由層58はCoFeB層でありうる。自由層58は、IPMAN物質の成分と非磁性成分とを含む磁性層でもありうる。ストレージノードS1は、層間絶縁層62で覆われている。層間絶縁層62に自由層58の一部、例えば、上部面が露出されるビアホ―ル64が含まれている。ビアホ―ル64は導電性プラグ66で満たされている。層間絶縁層62上に導電性プラグ66と接触している導電層70が備えられている。導電層70はビットラインである。図3は、図1のストレージノードS1を拡大して示す。図3を参照すれば、スペーサ絶縁膜54の側面の傾斜角θの最大角は90°以下である。自由層58が水平磁気異方性物質層であるとき、傾斜角θは、下部磁性層48の側面と自由層58の最外面との距離t1と、自由層58の縦横比とを考慮して定められる。距離t1は、例えば2.5nmであり、それ以上またはそれ以下でもよい。自由層58を平面上に広げれば、図4に示したように、自由層58の横長さLは30nm以上であり、その縦長さは10nmほどである。したがって、自由層58を含むMTJセルは、10nm×30nm以上のサイズを持つことができ、その縦横比は2以上になる。スペーサ絶縁膜54の側面の傾斜角θは、MTJセルのサイズ、すなわち、自由層58のサイズが10nm×30nm以上の条件と、前記距離t1の条件とを満たす角である。一方、自由層58が垂直磁気異方性物質層であるとき、自由層58は、図5に示したように、平面形態は円形でありうる。このとき、自由層58の直径D1は、デザインルールD/Rが15nmであるとき、例えば、19nmであり、デザインルールが20nmであるときには26nmである。傾斜角θの最小角は、例えば70 ゚以上であり、75 ゚以上であってもよい。図3で、自由層58は、第1ないし第3長さL1、L2、L3を含むが、自由層58が水平磁気異方性物質層であるとき、第1ないし第3長さL1、L2、L3の和は、図4の自由層58の横長さLと同一である。自由層58の上部面あるいは自由層58の下部磁性層48の上部面に平行な部分は、第2長さL2を持つ。第2長さL2は、例えば10nmである。MTJセルのサイズが10nm×30nmであり、傾斜角θが90 ゚である時、距離t1は2.5nmより小さい。この場合、自由層58の第2長さL2は10nm以上であり、自由層58の第1及び第3長さL1、L3はそれぞれ10nmより小さい。MTJセルのサイズが10nm×30nmより大きい場合、自由層58の横長さL=L1L2L3は30nmより長いため、自由層58の第1及び第3長さL1、L3は10nm以上になることもある。MTJセルのサイズに関係なく自由層58の第1及び第3長さL1、L3は同一である。自由層58の第1及び第3長さL1、L3を持つ部分は、スペーサ絶縁層54の傾斜面に平行な部分である。傾斜角θが前記最小角以上で大きくなるほど自由層58の第1及び第3長さL1、L3は長くなる。また、下部磁性層48の厚さt2が厚いほどスペーサ絶縁層54の傾斜面の長さは長くなるので、自由層58の第1及び第3長さL1、L3はさらに長くなる。これにより、前記条件を満たしつつ、自由層58の横長さLは30nm以上に伸びるため、MTJセルのサイズは10nm×30nm以上、例えば10nm×40nm以上にもなる。自由層58がCoFeBなどの磁気異方性物質層であり、その厚さが3nmほどである時、MTJセルのサイズが10nm×40nmならば、85°Cの温度でMTJセルのKuVKu:有効磁気異方性エネルギー、V:自由層58の体積は、50KBTKB:ボルツマン定数、T:絶対温度より大きい。したがって、MTJセルは不揮発性条件KuV>50KBTを満たす。MTJセルの他の条件が同一である時、MTJセルのサイズが10nm×30nmならば、MTJセルは限定された時間、例えば24時間熱的に安定して不諱発状態を維持できるので、MTJセルを同じ状態に維持するために、前記限定された時間に1回のリフレッシュが必要である。MTJセルのサイズが10nm×30nmより小さい場合、MTJセルの熱的安定状態の持続時間は一日24時間より短く、リフレッシュ周期も短くなる。このように自由層58のサイズを調節することで、図1の磁気メモリ素子は不揮発性メモリ素子になることもあり、DRAMなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子になることもある。図1の磁気メモリ素子が、DRAMなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子である時、DRAMなどの通常の揮発性メモリ素子と区分するために、以下、磁性DRAMMagneticDRAM:MDRAMという。一方、自由層58が垂直磁気異方性物質層である時、第1ないし第3長さL1~L3の和は、図5の自由層58の直径D1と同一である。自由層58の上部面あるいは下部磁性層48の上部面に平行な部分は、第2長さL2を持つ。第2長さL2は、例えば、デザインルールによって15nmまたは20nmでありうる。傾斜角θが90 ゚である時、距離t1は、デザインルールによって1.8nmより小さいか、または2.6nmより小さい。この場合、自由層58の第2長さL2は15nm以上または20nm以上であり、自由層58の第1及び第3長さL1、L3は、それぞれ7nmより小さいか、または10nmより小さい。MTJセルのサイズに関係なく自由層58の第1及び第3長さL1、L3は同一である。自由層58の第1及び第3長さL1、L3を持つ部分は、スペーサ絶縁層54の傾斜面に平行な部分である。傾斜角θが前記最小角以上で大きくなるほど、自由層58の第1及び第3長さL1、L3は長くなる。また、下部磁性層48の厚さt2が厚いほどスペーサ絶縁層54の傾斜面の長さは長くなるので、自由層58の第1及び第3長さL1、L3はさらに長くなる。これにより、前記条件を満たしつつ与えられた直径D内で自由層58の面積は増大する。自由層58の体積Vと、自由層58として使われる垂直磁気異方性物質の異方性エネルギーKuの積KuVは50KBTより大きいが、この時には、自由層58は不揮発性条件KuV>50KBTを満たす。しかし、KuVが50KBTより小さい時、MTJセルは限定された時間の間に、例えば、24時間熱的に安定して不揮発状態を維持できる。したがって、MTJセルを同じ状態に維持するために、前記限定された時間の間に1回のリフレッシュのみ必要である。自由層58の体積と、自由層58として使われる垂直磁気異方性物質とによって、MTJセルの熱的安定状態の持続時間は一日24時間より短く、リフレッシュ周期も短くなる。このように自由層58の体積と、自由層58として使われる垂直磁気異方性物質とを適切に選択することで、図1の磁気メモリ素子は不揮発性メモリ素子であってもよく、DRAMなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子であってもよい。一方、図6に示したように、トンネルバリア56’は、下部磁性層48上にのみ備えられる。この時、スペーサ絶縁層54はトンネルバリア56’と下部磁性層48の側面を覆うように備えられる。図3に示したように、トンネルバリア56がスペーサ絶縁層54の側面上へ拡張された部分を持つ場合、トンネルバリア56は、下部磁性層48のエッジ下部磁性層48上にピンド層が備えられる場合、ピンド層のエッジを完全に覆うように形成されるので、トンネルバリア56の製造工程で、下部磁性層48のエッジに対応する部分がエッチングに露出されない。これにより、各メモリセルのストレージノードS1で下部磁性層48とトンネルバリア56との接触状態は同じ状態になるので、各メモリセル間の抵抗の分散は均一である。このような結果はメモリ素子の信頼性を高めることができる。また、トンネルバリア56がスペーサ絶縁層54の側面上へ拡張された場合、トンネルバリア56とその下部層との接触面積が増加するところ、メモリ素子の耐久性を増大させるのに役に立つ。図7ないし図9は、本発明の一実施形態によるMTJセルの自由層58が水平磁気異方性物質層である時、MTJセルの動作検証のために行ったシミュレーション結果を示す。検証のためのシミュレーションで自由層58としてはCoFeBを使用し、その厚さは3nmとした。また、スペーサ絶縁層54としてはSiO2を使用し、スペーサ絶縁層54の傾斜角θは90 ゚に設定した。図7は、外部磁場による本発明の一実施形態によるMTJセルのスイッチングを示す。図7で矢印は、自由層58の磁化方向を示す。図7を参照すれば、自由層58の磁化方向は外部磁場の方向によって正常にスイッチングされることが分かるが、外部磁場の強度-200Oe及び460Oeで磁化方向が反転された。図8及び図9は、外部磁場の代わりに、スピン分極電流を印加して自由層58の磁化方向をスイッチングするシミュレーション結果を示す。図8及び図9で、横軸は、スピン分極電流の印加時間を示し、縦軸は、自由層58の磁化強度を示す。図8は、自由層58の磁化方向がピンド層52の磁化方向と平行な状態で、自由層58の磁化方向をピンド層52の磁化方向と反平行な方向にスイッチングするために、スピン分極電流を印加した時のシミュレーション結果を示す。図8で第1ないし第5グラフG1~G5は、印加するスピン分極電流の密度がそれぞれ100MA/cm2、120MA/cm2、130MA/cm2、150MA/cm2及び200MA/cm2である時の結果を示す。図8を参照すれば、印加されるスピン分極電流の密度が120MA/cm2以上である時、自由層58の磁化方向は反転されることが分かる。また、スピン分極電流が印加された後、2ns以内に自由層58の磁化方向は反転されることが分かる。図9は、自由層58の磁化方向がピンド層52の磁化方向と反平行な状態で、自由層58の磁化方向をピンド層52の磁化方向と平行な方向にスイッチングするためにスピン分極電流を印加した時のシミュレーション結果を示す。図9で、第1ないし第5グラフG1~G5は、スピン分極電流の密度がそれぞれ100MA/cm2、120MA/cm2、130MA/cm2、150MA/cm2及び200MA/cm2である時の結果を示す。図9を参照すれば、スピン分極電流の密度が小さいほど自由層58の磁化方向が反転される時間は長くなるということが分かる。図7ないし図9のシミュレーション結果を通じて、本発明の一実施形態によるMTJセルの自由層58の磁化方向は、外部磁場やスピン分極電流により正常に反転されるということが分かる。これにより、図1に図示したメモリ素子は、磁気メモリ素子で正常に動作できるということが分かる。図10は、ストレージノードS1の自由層58が水平磁気異方性物質層である時、図1のメモリ素子のトランジスタを4F2構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルールD/Rは10nmであり、図11及び図12でも同一である。図10でストレージノードS1のサイズは10nm×15nmであり、図11及び図12でも同一である。ストレージノードS1の横方向隔離距離は5nmであり、縦方向隔離距離は1F、すなわち、10nmである。図11は、ストレージノードS1の自由層58が水平磁気異方性物質層である時、図1のメモリ素子のトランジスタを5F2の構造で具現したセルレイアウトを示す。図11で、ストレージノードS1間の横及び縦方向の隔離距離は10nmである。図12は、ストレージノードS1の自由層58が水平磁気異方性物質層である時、図1のメモリ素子のトランジスタを6F2の構造で具現したセルレイアウトを示す。図12で、ストレージノードS1間の横方向の隔離距離は15nmであり、縦方向の隔離距離は10nmである。ストレージノードS1は、図3から分かるように、キャップ状に立体的に備えられることで、実質的に10nm×30nmのサイズを持ちながらも、図10ないし図12に示したように、セルレイアウトで占める面積は10nm×15nmほどに小さくなる。したがって、20nm以下の工程、例えば、10nmデザインルール工程を適用して高集積のMRAMを具現でき、現在のDRAM工程限界を超える領域でDRAMと同等な役割を行えるMDRAMを具現できる。図13は、ストレージノードS1の自由層58が垂直磁気異方性物質層である時、図1のメモリ素子を4F2構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルールD/Rは15nmまたは20nmである。図13で、ストレージノードS1の直径D1は19nmまたは26nmでありうる。図13のレイアウトでストレージノードS1の横方向間隔w1は、デザインルールによって11nmD/R15nm、直径D119nmである時または14nmD/R20nm、直径D126nmである時になる。縦方向の間隔は横方向の間隔と同一である。D/R15nm、直径D119nmで1F=15nmであり、D/R20nm、直径D126nmで1F=20nmである。図14は、ストレージノードS1の自由層58が垂直磁気異方性物質層である時、図1のメモリ素子を6F2の構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルールD/Rは、15nmまたは20nmである。図14で、ストレージノードS1の直径D1は、D/Rが15nmである時に19nmであり、D/Rが20nmである時に26nmである。ストレージノードS1の横方向間隔w2は、デザインルールによって15nm以上D/R15nm、直径D119nmである時、または20nm以上D/R20nm、直径D126nmである時である。縦方向の間隔はD/R15nm、直径D119nmで11nmであり、D/R20nm、直径D126nmで14nmである。ストレージノードS1は、図3から分かるように、キャップ状に立体的に備えられる。したがって、D/Rが15nmであり、直径D1が19nmである時、ストレージノードS1の実質的な直径は29nmになる。また、D/Rが20nmであり、直径D1が26nmである時、ストレージノードS1の実質的な直径は40nmになる。したがって、D/Rが20nm以下である工程を適用して高集積のMRAMを具現でき、現在のDRAM工程限界を超える領域でDRAMと同等な役割を行えるMDRAMを具現できる。次いで、本発明の一実施形態による磁気メモリ素子の製造方法を、図15ないし図24を参照して説明する。この過程で、図1のメモリ素子の説明で言及された部材については同じ参照番号を使用し、それについての説明は省略する。図15を参照すれば、基板30にゲート積層物36と、ソースまたはドレイン領域として使われる第1及び第2不純物領域32、34とを形成してトランジスタを形成する。基板30上にゲート積層物36を覆う第1層間絶縁層38aを形成し、その表面を平坦化する。第1層間絶縁層38aに第2不純物領域34が露出されるコンタクトホール40を形成する。コンタクトホール40は導電性プラグ42で満たす。第1層間絶縁層38a上に導電性プラグ42を覆う導電性パッド層44を形成する。次いで、図16を参照すれば、第1層間絶縁層38a上に導電性パッド層44を覆う第2層間絶縁層38bを形成する。図1の層間絶縁層38は、第1及び第2層間絶縁層38a、38bで構成される。第2層間絶縁層38bが形成された後、導電性パッド層44の上部面が露出されるまで第2層間絶縁層38bの上部面を平坦化する。第2層間絶縁層38b上に導電性パッド層44を覆う磁性積層物75を形成する。磁性積層物75は、シード層と図1の下部磁性層48と含む。また、磁性積層物75は他の物質層をさらに含む。下部磁性層48または前記他の物質層は、順次に積層されたピンニング層50及びピンド層52を含む。磁性積層物75の一部領域上にマスクM1を形成する。マスクM1は感光膜パターンである。マスクM1は導電性プラグ42の上側に位置する。マスクM1により、磁性積層物75のうち図1のストレージノードS1に含まれる領域が限定される。次いで、マスクM1周囲の磁性積層物75をエッチングする。このエッチングは、導電性パッド層44が露出されるまで実施する。エッチング後、マスクM1を除去する。このようなエッチングで、図17に示したように、導電性パッド層44上に磁性積層物パターン75aが形成される。磁性積層物パターン75aは、図2の順次に積層された下部磁性層48、ピンニング層50及びピンド層52を含む磁性積層物でありうる。一方、マスクM1を形成する前に、磁性積層物75上にハードマスク図示せずを形成できる。この場合、マスクM1は前記ハードマスク上に形成できる。次いで、マスクM1周囲の前記ハードマスクをエッチングした後、マスクM1を除去する。このようにして、マスクM1と同じ位置にのみ前記ハードマスクが残る。残ったハードマスクをエッチングマスクとして使用してその周囲の磁性積層物75をエッチングした後、前記ハードマスクを除去する。以後の進行は、マスクM1を除去した後と同一である。図17を参照すれば、磁性積層物パターン75aを形成した後、磁性積層物パターン75aの側面を覆うスペーサ絶縁層54を形成する。スペーサ絶縁層54は、その傾斜面が所定の角θを持つように形成できる。スペーサ絶縁層54は、第2層間絶縁層38b上に磁性積層物パターン75aを覆う絶縁層図示せずを形成した後、前記絶縁層を異方性エッチングして形成できる。異方性エッチングの性質により前記絶縁層は磁性積層物パターン75aの側面のみに残り、残った部分はスペーサ絶縁層54のように傾斜面が所定の角を持つようになる。したがって、前記異方性エッチング工程で工程の条件を調整してスペーサ絶縁層54の側面の傾斜角θを、例えば70 ゚以上にすることができる。図18以降、第2層間絶縁層38b及び導電性パッド層44より下の物質層は図示を省略する。図18を参照すれば、第2層間絶縁層38b上に、磁性積層物パターン75a及びスペーサ絶縁層54を覆うトンネルバリア膜156と自由層158とを順次に形成する。トンネルバリア膜156及び自由層158は、形成される表面全体で均一な厚さに形成できる。トンネルバリア膜156及び自由層158は、例えば、化学気相蒸着ChemicalVaporDeposition:CVD、原子層蒸着AtomicLayerDeposition:ALDまたは物理気相蒸着PhysicalVaporDeposition:PVD方式で形成できる。トンネルバリア膜156の下部の複数の磁性物質層もこのような蒸着方式を利用して形成できる。自由層158上にマスクM2を形成する。マスクM2は、自由層158で磁性積層物パターン75aの上部面を覆う部分を覆い、スペーサ絶縁層54の側面上に拡張された部分のうち一部も覆う。自由層158が水平磁気異方性物質層である時、図18でマスクM2の境界は、最終形成される自由層58の平面サイズあるいは縦横比を考慮して、またセルレイアウトでストレージノードS1間の間隔を考慮して、自由層158の上部面から遠ざかるか、または近づく。そして、自由層158が垂直磁気異方性物質層である時、図18でマスクM2の境界は、最終形成される自由層158の直径D1と、セルレイアウトでストレージノードS1間の間隔とを考慮して、自由層158の上部面から遠ざかるか、または近づく。マスクM2は、感光膜パターンまたはハードマスクである。マスクM2がハードマスクである時、マスクM2は導電性マスク、例えば、TiNマスクまたはWマスクである。マスクM2がハードマスクである時、マスクM2は、マスク形成物質を自由層158上に形成した後、感光膜マスクを利用して前記マスク形成物質をパターニングすることで形成できる。次いで、マスクM2を形成した後、マスクM2周囲の自由層158及びトンネルバリア膜156を除去し、マスクM2も除去する。マスクM2が前記の導電性ハードマスクならば、マスクM2は除去しなくてもよい。下記工程はマスクM2が除去されたと見なす。マスクM2が除去された後、図19に示したように、スペーサ絶縁層54の傾いた側面上へ拡張された部分を持つトンネルバリア膜56及び自由層58が形成されて、MTJセルとして使われるストレージノードS1が形成される。次いで、図19を参照すれば、第2層間絶縁層38b上にストレージノードS1を覆う層間絶縁層62を形成する。次いで、図20に示したように、層間絶縁層62に自由層58の上部面が露出されるビアホ―ル64を形成する。ビアホ―ル64は導電性プラグ66で満たす。層間絶縁層62上に導電性プラグ66に接触する導電層70を形成する。このようにして、MTJセルにキャップ形態の3次元構造を持つ自由層58が備えられた磁気メモリ素子が形成される。一方、前記製造過程で、自由層58上に自由層58に対するインターフェース垂直磁化特性を強化できる他のトンネルバリア膜図示せずをさらに形成してもよい。この時、前記他のトンネルバリア膜はトンネルバリア膜56と同じ物質であるか、または他の酸化物でありうる。図21は、図18のマスクM2が導電性マスクであり、マスクM2がストレージノードS1の形成後に残っている時、ビアホ―ル64及び導電性プラグ66がマスクM2上に形成される場合を示す。次いで、前述した製造方法で自由層58のみキャップ構造を持つ時の製造過程を、図22ないし図24を参照して説明する。図22を参照すれば、第2層間絶縁層38b上に導電性パッド層44を覆う磁性積層物80を形成する。磁性積層物80は、下部磁性層48とトンネルバリア56とを順次に積層して形成したものである。磁性積層物80はシード層を含むこともある。磁性積層物80は、ピンニング層50とピンド層とを含む。磁性積層物80上にマスクM3を形成する。マスクM3周囲の磁性積層物80をエッチングすれば、図23に示したように磁性積層物パターン80aが形成される。次いで、マスクM3を除去する。図23を参照すれば、第2層間絶縁層38b上に磁性積層物パターン80aの側面を覆うスペーサ絶縁層90を形成する。スペーサ絶縁層90は、図17のスペーサ絶縁層54を形成する時と同じ条件及び方式で形成できる。第2層間絶縁層38b上に、磁性積層物パターン80aの上部面を覆ってスペーサ絶縁層90の傾いた側面を覆う自由層158を形成する。自由層158上に、磁性積層物パターン80aを覆ってスペーサ絶縁層90の側面の一部も覆うマスクM4を形成する。マスクM4の形成位置及び材質は、図18のマスクM2と同一である。マスクM4周囲の自由層158をエッチングする。その結果、図24に示したように、磁性積層物パターン80aの上部面を覆ってスペーサ絶縁層90の側面上へ拡張された部分を持つ自由層58が形成されてストレージノードS2が形成される。次いで、マスクM4を除去するが、マスクM4が導電性ハードマスクである場合、除去せずに残すこともある。便宜上、マスクM4は除去することとし、以後の工程は図20で説明した工程と同一である。図25は、本発明の一実施形態によるメモリシステム例えば、メモリカードを概略的に示す平面図である。図25を参照すれば、コントローラ510とメモリ素子520とが配列されている。コントローラ510とメモリ素子520とは、互いに電気的信号を送受信できる。一例として、メモリ素子520とコントローラ510とは、コントローラ510の命令によってデータを送受信できる。メモリシステム500はメモリ素子520に/からデータを入力/出力できる。メモリ素子520は、前述した1つ以上の磁気メモリ素子やその成分を含む。メモリシステム500は、多様なポータブル電子素子用の記録媒体として使われてもよい。例えば、メモリシステム500は、マルチメディアカードMMC:multimediacardまたは保安デジタルカードsecuredigitalcardでありうる。図26は、本発明の一実施形態による電子システム600を示す平面図である。図26を参照すれば、プロセッサー610、入/出力装置630及びメモリ素子620は、バス640を通じて互いにデータ通信を行えるように配列されている。プロセッサー610は、プログラムを行うか、または電子システム600を制御できる。入/出力装置630は、電子システム600に/からデータを入力/出力するのに使われる。電子システム600は、入/出力装置630を経由してパソコンまたはネットワークなどの外部装置に連結され、前記外部装置とデータを送受信できるように配置されている。メモリ素子620は、プロセッサー610の動作のためのコードまたはプログラムを保存できる。メモリ素子620は、前述した1つ以上の磁気メモリ素子またはその成分を含む。電子システム600は、メモリ素子620の必要な多様な電子制御システムを具現できるが、例えば、電子システム600は、携帯電話、MP3プレーヤ、ナビゲーション装置、固体状態のディスクsolidstatedisk:SSDまたは電化製品に使われる。前記説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。