"第1メモリセル、第2メモリセル、第3メモリセル、第4メモリセルを有し、前記第1メモリセルと前記第2メモリセルは隣接し、前記第3メモリセルと前記第4メモリセルは隣接し、前記第1メモリセルと前記第3メモリセルは同時に選択され、前記第2メモリセルと前記第4メモリセルが同時に選択され、前記第1メモリセル及び前記第2メモリセルは値kは2以上の自然数のデータを記憶するメモリセルアレイと、前記メモリセルアレイの前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルにデータを書き込み、前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルからデータを読み出す制御部と、を具備し、前記制御部は、前記第1メモリセルにn値nは2以上でk以下の自然数のデータを書き込んだ後、前記第2メモリセルにn値のデータを書き込むと同時に前記第4メモリセルにも書き込み、前記第1メモリセルからデータを読み出す時、前記第1メモリセル及び前記第1メモリセルと同時に選択される前記第3メモリセルのデータを読み出し、前記第3メモリセルから読み出されたデータに基づき、前記第1メモリセルの読み出し電圧を変えることを特徴とする半導体記憶装置。前記制御部は、前記第1メモリセルからデータを読み出す時、前記第1メモリセル及び前記第1メモリセルと同時に選択される前記第3メモリセルのデータを読み出し、前記第3メモリセルから読み出されたデータに基づき、j値jはkのうちの1つのデータを読み出すための読み出し電圧を変えることを特徴とする請求項1記載の半導体記憶装置。前記メモリセルアレイは、前記第1メモリセル及び第3メモリセルと同時に選択される第5メモリセルを有し、前記制御部は、前記第1メモリセルにデータを書き込む時、前記第5メモリセルにもデータを書き込み、前記第1メモリセルからデータを読み出す時、前記第3メモリセルから読み出されたデータに基づき、前記第2メモリセルにデータが書き込まれていないと判別された場合、前記第5メモリセルのデータに基づき、前記第1メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする請求項2記載の半導体記憶装置。前記メモリセルアレイは、前記第1メモリセル及び前記第3メモリセルと同時に選択される第5メモリセルを有し、前記制御部は、前記第1メモリセルにデータを書き込む時、前記第5メモリセルにもデータを書き込み、前記第1メモリセルからデータを読み出す時、前記第3メモリセルから読み出されたデータに基づき、前記第2メモリセルにデータが書き込まれたと判別された場合、前記第5メモリセルのデータに基づき、前記第1メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする請求項2記載の半導体記憶装置。前記第3メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記m個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項1記載の半導体記憶装置。前記第3メモリセル又は、前記第5メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記m個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項3又は4記載の半導体記憶装置。前記第3メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記m個のメモリセルのうちp個p<m個のメモリセルが、第1データの場合、前記第3メモリセルの読み出しデータは前記第1データとすることを特徴とする請求項1又は3記載の半導体記憶装置。前記第2、第4メモリセルは、前記第1、第3メモリセルのドレイン側に配置されていることを特徴とする請求項1記載の半導体記憶装置。前記第3メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記第4メモリセルは、m2個のメモリセルにより構成されていることを特徴とする請求項1記載の半導体記憶装置。第1メモリセル、第2メモリセル、第3メモリセル、第4メモリセルを有し、前記第1メモリセルと第2メモリセルは隣接し、第3メモリセルと第4メモリセルは隣接し、第1メモリセルと、第3メモリセルは同時に選択され、第2メモリセルと第4メモリセルも同時に選択され前記第1メモリセル及び前記第2メモリセルは値kは2以上の自然数のデータを記憶するメモリセルアレイと、前記メモリセルアレイの前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルにデータを書き込み、前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルからデータを読み出す制御部と、を具備し、前記制御部は、前記第1メモリセルにn値nは2以上でk以下の自然数のデータを書き込んだ後、前記第2メモリセルにn値データを書き込むと同時に前記第4メモリセルにもデータを書き込み、前記第1メモリセルからデータを読み出す時、前記第4メモリセルのデータを読み出し、前記第4メモリセルから読み出されたデータに基づき、前記第1メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする半導体記憶装置。前記第3メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記m個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項10記載の半導体記憶装置。前記第3メモリセルはm個mは3以上の自然数のメモリセルにより構成され、前記m個のメモリセルのうちp個p<m個のメモリセルが、第1データの場合、前記第3メモリセルの読み出しデータは前記第1データとすることを特徴とする請求項10記載の半導体記憶装置。前記制御部は、前記第1メモリセルからデータを読み出す時、前記第4メモリセルのデータを読み出し、前記第4メモリセルから読み出されたデータに基づき、j値jはkのうちの1つのデータを読み出すための読み出し電圧を変えることを特徴とする請求項7記載の半導体記憶装置。本実施形態は、隣接するメモリセルとの容量結合の影響を抑制でき、高速な読み出しが可能な半導体記憶装置を提供するものである。実施形態の半導体記憶装置は、第1メモリセル、第2メモリセル、第3メモリセル、第4メモリセルを有し、前記第1メモリセルと前記第2メモリセルは隣接し、前記第3メモリセルと前記第4メモリセルは隣接し、前記第1メモリセルと前記第3メモリセルは同時に選択され、前記第2メモリセルと前記第4メモリセルが同時に選択され、前記第1メモリセル及び前記第2メモリセルは値kは2以上の自然数のデータを記憶するメモリセルアレイと、前記メモリセルアレイの前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルにデータを書き込み、前記第1メモリセル、前記第2メモリセル、前記第3メモリセル、前記第4メモリセルからデータを読み出す制御部と、を具備し、前記制御部は、前記第1メモリセルにn値nは2以上でk以下の自然数のデータを書き込んだ後、前記第2メモリセルにn値のデータを書き込むと同時に前記第4メモリセルにも書き込み、前記第1メモリセルからデータを読み出す時、前記第1メモリセル及び前記第1メモリセルと同時に選択される前記第3メモリセルのデータを読み出し、前記第3メモリセルから読み出されたデータに基づき、前記第1メモリセルの読み出し電圧を変えることを特徴とする。以下、実施の形態について、図面を参照して説明する。図1は、例えば2ビット、4値のデータを記憶するNAND型フラッシュメモリの概略構成を示している。メモリセルアレイ1は、複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ1には、ビット線を制御するためのビット制御回路2とワード線制御回路6が接続されている。ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内のデータ記憶回路はカラムデコーダ3によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。外部から供給されたNAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTは、データ入出力端子5に入力される。データ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路7以下、制御回路と称する場合があるに供給される。ワード線制御回路6は、メモリセルアレイ1に接続されている。このワード線制御回路6は、メモリセルアレイ1中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御信号及び制御電圧発生回路7に接続され、この制御信号及び制御電圧発生回路7によって制御される。制御信号及び制御電圧発生回路7は、制御信号入力端子8に接続され、外部HM例えば、メモリコントローラ、または、ホストから制御信号入力端子8を介して入力される制御信号ALEアドレスラッチイネーブル、CLEコマンドラッチイネーブル、WEライトイネーブル、RWリードイネーブルによって制御される。前記ビット線制御回路2、カラムデコーダ3、ワード線制御回路6、制御信号及び制御電圧発生回路7は書き込み回路、及び読み出し回路を構成している。図2は、図1に示すメモリセルアレイ1及びビット線制御回路2の構成の一例を示している。メモリセルアレイ1には複数のNANDストリングが配置されている。1つのNANDストリングは、直列接続された例えば64個のEEPROMからなるメモリセルMCと、選択ゲートS1、S2とにより構成されている。選択ゲートS2はビット線BL0eに接続され、選択ゲートS1はソース線SRCに接続されている。各ロウに配置されたメモリセルMCの制御ゲートはワード線WL0~WL61、WL62、WL63に共通接続されている。また、選択ゲートS2はセレクト線SGDに共通接続され、選択ゲートS1はセレクト線SGSに共通接続されている。ビット線制御回路2は複数のデータ記憶回路10を有している。各データ記憶回路10には、一対のビット線BL0e、BL0o、BL1e、BL1o...BLie、BLio、BL8ne、BL8noが接続されている。メモリセルアレイ1は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のNANDセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路10に接続されている2本のビット線について同時に行なわれる。また、ビット線の1つおきに配置され、1つのワード線に接続された複数のメモリセル破線で囲まれた範囲のメモリセルは、1セクタ1ページと称する場合もあるを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路10に接続されている2本のビット線BLie、BLioのうち外部より供給されるアドレス信号YA0、YA1...YAi...YAnに応じて1本のビット線が選択される。さらに、外部アドレスに応じて、1本のワード線が選択され、破線で示す、2ページが選択される。この2ページの切り替えはアドレスによって行われる。図3は、図1に示すメモリセルアレイ1及びビット線制御回路2の構成の他の例を示している。図2に示す構成の場合、データ記憶回路10に2本のビット線BLie、BLioが接続されていた。これに対して、図3に示す構成の場合、各ビット線にデータ記憶回路10が接続される。また、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。図2、図3において、メモリセルアレイ1は、後述するように、複数のフラグセルを含んでいる。尚、以下の説明は、図2に示す構成、及び図3に示す構成のいずれも適用することが可能であるが、図3を使用する場合について説明する。図4abはメモリセル及び選択トランジスタの断面図を示している。図4aはメモリセルを示している。基板51後述するP型ウェル領域55にはメモリセルのソース、ドレインとしてのn型拡散層42が形成されている。P型ウェル領域55の上にはゲート絶縁膜43を介して浮遊ゲートFC44が形成され、この浮遊ゲート44の上には絶縁膜45を介して制御ゲートCG46が形成されている。図4bは選択ゲートを示している。P型ウェル領域55にはソース、ドレインとしてのn型拡散層47が形成されている。P型ウェル領域55の上にはゲート絶縁膜48を介して制御ゲート49が形成されている。図5は、NAND型フラッシュメモリの断面図を示している。例えばP型半導体基板51内には、N型ウェル領域52、53、54、P型ウェル領域56が形成されている。N型ウェル領域52内にはP型ウェル領域55が形成され、このP型ウェル領域55内にメモリセルアレイ1を構成するメモリセルTrが形成されている。さらに、N型ウェル領域53、P型ウェル領域56内に、データ記憶回路10を構成する低電圧PチャネルトランジスタLVPTr、低電圧NチャネルトランジスタLVNTrが形成されている。基板51内には、ビット線とデータ記憶回路10を接続する高電圧NチャネルトランジスタHVNTrが形成されている。また、N型ウェル領域54内には例えばワード線駆動回路等を構成する高電圧PチャネルトランジスタHVPTrが形成されている。図5に示すように、高電圧トランジスタHVNTr、HVPTrは、低電圧トランジスタLVNTr、LVPTrに比べて例えば厚いゲート絶縁膜を有している。図6は、図5に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図6に示すような電圧が供給される。ここで、Veraは、データの消去時に基板に印加される電圧、Vssは接地電圧、Vddは電源電圧、Vpgmhは、データの書き込み時にワード線に供給されるVpgmを転送するローデコーダのトランジスタのゲートに供給される電圧であり、VpgmVt転送トランジスタの閾値電圧以上の電圧である。Vreadhは、データの読出し時にワード線に供給されるVreadを、転送するローデコーダのトランジスタのゲートに供給される電圧で、VreadVt転送トランジスタの閾値電圧以上の電圧である。図7、図8は、図2、図3に示すデータ記憶回路10の一例を示している。データ記憶回路10は、図7に示すセンスアンプユニットSAU10aと、図8に示すデータ制御ユニットDCU10bと、により構成されている。図7において、センスアンプユニット10aは、複数のNチャネルMOSトランジスタ以下、NMOSと称す21~27と、複数のPチャネルMOSトランジスタ以下、PMOSと称す28、29と、トランスファーゲート30、31、ラッチ回路32、及びキャパシタ33とにより構成されている。ラッチ回路32は例えばクロックドインバータ回路32a、32bにより構成されている。NMOS21の電流通路の一端は、電源Vddが供給されるノードに接続され、他端はトランスファーゲート30、NMOS24、トランスファーゲート31を介して接地されている。NMOS24とトランスファーゲート31の接続ノードにはNMOS25の電流通路の一端が接続されている。このNMOS25の他端は、メモリセルアレイに配置されたビット線BLに接続されている。NMOS21には、NMOS22、23の直列回路が並列接続されている。また、PMOS28の電流通路の一端は、電源Vddが供給されるノードに接続され、他端はPMOS29を介してラッチ回路32を構成するインバータ回路32aの入力端に接続されるとともに、NMOS26を介して接地されている。このインバータ回路32aと交差接続されたクロックドインバータ回路32bの入力端は、NMOS27を介してデータ制御ユニットDCU10bに接続されている。また、PMOS29のゲートは、NMOS22,23の接続ノードに接続され、この接続ノードにキャパシタ33の一端が接続されている。このキャパシタ33の他端にはクロック信号CLKが供給されている。NMOS21のゲートには信号BLXが供給されている。トランスファーゲート30を構成するNMOSのゲートにはラッチ回路32を構成するインバータ回路32aの出力端の信号LATが供給され、PMOSトランジスタのゲートには、インバータ回路32aの入力端の信号INVが供給されている。NMOS24のゲートには、信号BLCが供給され、NMOS25のゲートには信号BLSが供給されている。トランスファーゲート31を構成するNMOSのゲートにはラッチ回路32を構成するインバータ回路32aの入力端の信号INVが供給され、PMOSトランジスタのゲートには、インバータ回路32aの出力端の信号LATが供給されている。NMOS22のゲートには信号HLLが供給され、NMOS23のゲートには、信号XXLが供給されている。PMOS28のゲートには信号STBが供給され、NMOS26のゲートにはリセット信号RSTが供給されている。NMOS27のゲートには信号NCOが供給されている。上記センスアンプユニットの動作について概略的に説明する。書き込み動作メモリセルにデータを書き込む場合、先ず、信号STBがハイレベル以下、Hレベルと記す、リセット信号RSTが一旦Hレベルとされ、ラッチ回路32がリセットされてLATがHレベル、信号INVがローレベル以下、Lレベルと記すとされる。この後、信号NCOがHレベルとされ、データ制御ユニット10bからデータが取り込まれる。このデータが書き込みを示すLレベル0である場合、信号LATがLレベル,信号INVがHレベルとなる。また、データが非書き込みを示すHレベル1である場合、ラッチ回路32のデータは変わらず、LATがHレベル、信号INVがLレベルに保持される。次いで、信号BLX、BLC、BLSをHレベルとすると、ラッチ回路の信号LATがLレベル、信号INVがHレベル書き込みの場合、トランスファーゲート30がオフ、トランスファーゲート31がオンしてビット線BLはVssとなる。この状態において、ワード線がプログラム電圧Vpgmとなると、メモリセルにデータが書き込まれる。一方、ラッチ回路32において、信号LATがHレベル、信号INVがLレベル非書き込みの場合、トランスファーゲート30がオン、トランスファーゲート31がオフであるため、ビット線BLはVddに充電される。このため、ワード線がVpgmとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。読み出し動作、プログラムベリファイ読み出し動作メモリセルからデータを読み出す場合、先ず、セット信号RSTが一旦Hレベルとされ、ラッチ回路32がリセットされ、信号LATがHレベル、信号INVがLレベルとされる。この後、信号BLS、BLC、BLX、HLL、XXLが所定の電圧とされ、ビット線BLが充電される。これとともに、キャパシタ33のNodeがVddに充電される。ここで、メモリセルの閾値電圧が読み出し電圧より高い場合、メモリセルはオフ状態であり、ビット線はHレベルに保持される。つまり、NodeはHレベルに保持される。また、メモリセルの閾値電圧が読み出し電圧より低い場合、メモリセルはオン状態となり、ビット線BLの電荷が放電される。このため、ビット線BLはLレベルとなる。このため、NodeはLレベルとなる。次いで、信号STBがLレベルされると、メモリセルがオンしている場合、NodeはLレベルであるため、PMOS29がオンし、ラッチ回路32の信号INVがHレベル、信号LATがLレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路32の信号INVがLレベル、信号LATがHレベルに保持される。この後、信号NCOがHレベルとされると、NMOS27がオンし、ラッチ回路32のデータがデータ制御ユニット10bへ転送される。書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。図8は、データ制御ユニットDCU10bの一例を示している。図8に示すデータ制御ユニット10bは、演算回路40と複数のデータラッチ回路ADL、BDL、XDL、及びNMOS41により構成されている。演算回路40は、バス以下、IBUSと記すと、IBUSの両端に接続され、相補的に動作するトランスファーゲート42、43と、IBUSのデータをラッチするラッチ回路44、このラッチ回路44のデータに応じてデータラッチ回路ADL、BDL、XDLのレベルを設定する設定回路45とにより構成されている。トランスファーゲート42は、相補的な信号CONDと信号CONSにより動作し、センスアンプユニットSAU10aのバスSBUSと記すとIBUSを接続する。トランスファーゲート43は、相補的な信号CONSと信号CONDにより動作し、IBUSとデータラッチ回路ADL、BDL、XDLが接続されたバス以下、DBUSと記すとを接続する。トランスファーゲート42がオンのとき、トランスファーゲート43はオフであり、トランスファーゲート42のオフのとき、トランスファーゲート43がオンである。ラッチ回路44は、複数のPMOS46~49と、複数のNMOS50~56及びインバータ回路68により構成されている。PMOS46とNMOS50のゲートにはセット信号SETが供給され、PMOS48のゲートにはリセット信号RESTが供給されている。NMOS53のゲートには信号IFHが供給され、NMOS55のゲートには信号IFLが供給されている。NMOS54のゲートはインバータ回路68を介してIBUSに接続され、NMOS56のゲートはIBUSに接続されている。設定回路45は、PMOS57~60と、NMOS61~64により構成されている。PMOS57のゲート及びNMOS61のゲートには、信号FAILが供給されている。この信号FAILは、ラッチ回路44の一方の出力端としてのPMOS47とNMOS51の接続ノードの信号である。PMOS59とNMOS63のゲートには、信号MTCHが供給されている。この信号MTCHは、ラッチ回路44の他方の出力端としてのPMOS49とNMOS52の接続ノードの信号である。さらに、PMOS58のゲートには信号M2HBが供給され、PMOS60のゲートには信号F2HBが供給されている。NMOS62のゲートにはF2Lが供給され、NMOS64のゲートには信号M2Lが供給されている。データラッチ回路ADL、BDL、XDLは、同一の構成であり、ラッチ回路66と、このラッチ回路66をDBUSに接続するトランスファーゲート65と、により構成されている。各トランスファーゲート65は、信号BLCA、BLCB、BLCXとその反転信号BLCA_B、BLCB_B、BLCX_Bにより制御されている。データラッチ回路XDLは、NMOS41を介して外部のIOに接続される。NMOS41のゲートには信号CSLが供給されている。データ制御ユニット10bは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。データ入出力バッファ6から供給された2ビットの書き込みデータは、データラッチ回路XDLを介して、例えばデータラッチ回路ADL、BDLに1ビットずつラッチされる。図8に示す演算回路40は、データラッチ回路ADL、BDLのデータに対してANDやOR、排他的NOR等の演算を実行することが可能である。例えばANDの場合、データラッチ回路ADL、BDLに保持されたデータがDBUS及びIBUSに出力される。この場合、データラッチ回路ADL、BDLに保持されたデータが共に1である場合のみ、IBUSがHレベルとなり、その他の場合、Lレベルとなる。すなわち、非書き込み時だけIBUSが1となり、書き込み時、IBUSが0となる。このデータを、SBUSを介し、図7に示すセンスアンプユニット10aに転送することで、書き込みが行われる。図8に示す演算回路40は、複数の図7に示すセンスアンプユニットSAU10a及び、複数の図8に示すデータ制御ユニットDCU10bに対し、1つの割合で配置することも可能である。これにより、回路面積を削減することが出来る。演算回路40の動作は種々変形可能であり、例えば1つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。本実施形態において、データラッチ回路は、ADL、BDL、XDLの3つにより構成したが、書き込み中に、次のデータを入力する書き込みキャッシュが不要の場合、XDLは省略することも可能である。また、2値のデータを記憶する場合は1つのデータラッチを省略することが可能である。データラッチを省略することでチップサイズを小さくすることが可能である。本NAND型フラッシュメモリは、多値メモリである。ため、1セルに2ビットのデータを記憶することができる。この2ビットの切り替えはアドレス第1ページ、第2ページによって行なわれる。1セルに2ビット記憶する場合、2ページであるが、1セルに3ビットを記憶する場合は、アドレス第1ページ、第2ページ、第3ページによって各ビットが切り替えられる。さらに、1セルに4ビットを記憶する場合は、アドレス第1ページ、第2ページ、第3ページ、第4ページによってビットが切り替えられる。書き込み動作、読み出し動作次に、ロウ方向に並んだ全てのセル1ページ単位を一括して書き込み、又は読み出す場合の動作について、4値のデータの場合で説明する。ここで、メモリセルの閾値電圧は4値のデータに対応するように設定されている。図3、図8及び図10に示すように、先ず、1ページ分のデータが外部より供給され、各データ記憶回路のラッチ回路XDLに保持される。この後、選択された1本のワード線にデータが書き込まれる。1ブロック内の複数のワード線は、ソース側のワード線WL0から順に選択され、選択されたワード線に接続されたメモリセルにデータが書き込まれる。図9a~d、及び図10abは書込み順序を示している。図10abに示すように、データの書き込みは、例えば次のような順序で実行される。ワード線WL0の第1ページワード線WL1の第1ページワード線WL0の第2ページワード線WL2の第1ページワード線WL1の第2ページワード線WL3の第1ページ...図9aに示すように、消去状態のメモリセルのデータは、0の閾値電圧であり、第1ページの書込みにおいて、データ0が書き込まれることにより、1の閾値電圧となる。図9aにおいてLMVは、データ1のベリファイ電圧である。この後、隣接するメモリセルにデータが書き込まれると、浮遊ゲート間の容量結合により、セルの閾値電圧が、図9bに示すように、ベリファイ電圧LMVより若干高くなる。ベリファイ電圧LMVは、データリテンションマージンを持たせるため、読み出し電圧LMRより若干高いレベルである。次に、第2ページの書き込みにより、データ0、または、1が書き込まれることにより、メモリセルのデータは、図9cに示すように、0、2、3、4となる。すなわち、第1ページデータが1で第2ページのデータが1である場合、データ0のままであり、第1ページデータが1で第2ページのデータが0である場合、データ2となる。また、第1ページデータが0で第2ページのデータが1である場合、データ3となり、第1ページデータが0で第2ページのデータが0である場合、データ4となる。書き込み時のベリファイ電圧は、図9cに示すように、AV、BV、CVに設定される。ベリファイ電圧AV、BV、CV、データリテンションマージンを持たせるため、読み出し電圧AR、BR、CRより若干高いレベルである。この後、図9dに示すように、隣接するメモリセルにデータが書き込まれると、浮遊ゲート間の容量結合により、セルの閾値がベリファイ電圧AV、BV、CVより上昇してしまう。この場合、読み出し電圧は、AR、BR、CRより若干高いレベルであるARR、BRR、CRRで読み出すほうが、確実にデータを読み出すことが可能である。このため、各ワード線に、第2ページのデータが書き込まれたかどうかを判断する第2のフラグセルを有し、隣接するメモリセルの第2ページのデータが書き込まれたときに、この第2のフラグセルの閾値が変動するように昇圧セルPCを配置する。第1の実施形態図11、図12は、第1の実施形態を示している。前述したように、メモリセルアレイ1は、複数のフラグセルを含んでいる。図11、図12は、メモリセルアレイ1の一部を示している。図11、図12において、メモリセルアレイ1は、データが記憶されるデータ領域1-1と、データ領域1-1のメモリセルに第2ページのデータが書き込まれたかどうかを判別するための第1のフラグ領域1-2と、隣接するセルが書き込まれたかどうかを判別するための第2のフラグ領域1-3、1-4とを含んでいる。第2のフラグ領域1-3と第2のフラグ領域1-4は同一構成であり、後述するように、第2のフラグセルFC2Bと、第2のフラグセルFC2Aに設定される閾値電圧のみが相違する。図11、図12において、ワード線WL0、WL1...WL4は、メモリセルのソース側からドレイン側に向かって配置されており、ソース側のメモリセルから順次書き込み動作が実行される。図11に示す第1のフラグ領域1-2において、各ワード線WL0、WL1...WL4に第1のフラグセルFC1が配置されている。第1のフラグセルFC1は、データ領域1-1のメモリセルに第2ページがデータ記憶される場合、同時に一定の閾値電圧に書き込まれる。図11は、1つのワード線に1つの第1のフラグセルFC1が接続されている場合を示している。しかし、第1のフラグセルFC1は、1つに限定されるものではなく、1つのワード線WLに複数の第1のフラグセルFC1を接続し、複数の第1のフラグセルFC1に記憶されたデータの多数決により、第2ページが記憶されたかどうかを判別することも可能である。また、複数の第1のフラグセルFC1に記憶された所定のデータの数例えば、データ3が規定数以上の場合に第2ページが記憶されたかどうかを判別することもできる。以降、第1のフラグセルの閾値電圧が高い、低いとは、データの多数決を取った結果も踏まえて高い、低いを判断している場合も含まれる。また、図29に示すように、第1のフラグセルFC1に、同じワード線WLに接続される第1のフラグセルFC1A、第1のフラグセルFC1Bの2種類のフラグセルを設けることもできる。第2ページを書き込むとき、第1のフラグセルFC1Aはデータ2の閾値レベルに書きこむことができ、第1のフラグセルFC1Bはデータ3の閾値レベルに書き込むことができる。ここで、第1のフラグセルFC1A、第1のフラグセルFC1Bはそれぞれ複数のフラグセルから構成されていても良い。この場合、複数の第1のフラグセルFC1A、複数の第1のフラグセルFC1Bに書き込まれたデータの多数決により第2ページが記憶されたかどうかを判別することもできる。また、複数の第1のフラグセルFC1A、複数の第1のフラグセルFC1Bに記憶された所定のデータの数例えば、第1のフラグセルFC1Aがデータ2、第1のフラグセルFC1Bがデータ3が規定数以上の場合に第2ページが記憶されたかどうかを判別することもできる。また、ワード線WLnの第2ページ書込みは、全ての複数の第1のフラグセルFC1A及び複数の第1のフラグセルFC1Bを書き込む。一方、読み出し動作時において、第1のフラグセルFC1A及び複数の第1のフラグセルFC1Bの両端のフラグセルに記憶されたデータは、データの多数決などに使用しないようにすることも可能である。その結果、ワード線方向に隣接するメモリセルの影響による誤読み出しを防ぐことができる。なお、第1のフラグセルFC1A及び複数の第1のフラグセルFC1Bの両端のフラグセルは、書き込み動作のときも書き込まず、ダミーセルとして扱うことも可能である。なお、第1のフラグセルFC1Aと第1のフラグセルFC1Bを特に区別しない場合は、単に第1のフラグセルFC1と称する場合がある。また、2種類の第1フラグセル第1のフラグセルFC1A、FC1Bを設けない場合、第1のフラグセルは、例えば、図29に示す第1のフラグセルFC1Bのみとなる。第2のフラグ領域1-3において、各ワード線には、例えばワード線WLn1のセルにデータが書き込まれたかどうかを判別するための第2のフラグセルFC2Bが配置されている。ここで、第2のフラグセルFCB2は、ワード線WL毎にビット線方向にずれるように配置されている。言い換えると、ワード線WLnに配置された第2のフラグセルFC2Bはワード線WLn-1、WLn1に配置された第2のフラグセルFC2Bとビット線方向において隣接していない。本実施形態では、各ワード線WLには、例えば3つの第2のフラグセルFC2Bが接続されている場合を例に挙げて説明する。これら3つの第2のフラグセルFC2Bの閾値電圧を判別することにより、隣接するメモリセルが書き込まれたかどうかを判別する。具体的には、例えば3個の第2のフラグセルFC2Bの閾値電圧がそれぞれ一定電圧以上であるかどうかが判別される。この後、制御回路7は、読み出し動作により、第2のフラグセルFC2Bが一定電圧以上の閾値電圧であるかどうか判断する。その結果、制御回路7が規定値、例えば一定の閾値電圧を超えたフラグセルFCB2が2個以上あるかどうかを判別することにより、隣接するメモリセルにデータが書き込まれたかどうかが判別される。第2のフラグ領域1-3において、各ワード線には、第2のフラグセルFC2Bのドレイン側に隣接して、第2のフラグセルFC2Bの閾値電圧を浮遊ゲート間の容量結合により上昇させる昇圧セルPCが配置されている。この昇圧セルPCは、第2のフラグセルFC2Bの斜め隣接を含むドレイン側にも配置されている。本例では、3個の第2のフラグセルFC2Bに対して、例えば5個の昇圧セルPCが配置され、第2のフラグセルFC2Bのビット線方向にそれぞれ1個ずつ飛び出すように配置されている。ここで、メモリセルの縮小化のため、メモリセルはマトリックス状に配置されている。そのため、第2のフラグセルFC2B及び昇圧セルPCもマトリクス状に配置されるのが好ましい。すなわち、3個の第2のフラグセルC2Bのビット線方向に隣接するメモリセルはダミーセルとして扱われる。ここで、第2のフラグセルFC2Bの閾値電圧は、ドレイン側に隣接するワード線に接続されたメモリセルにデータが書き込まれることにより閾値電圧が上昇する。すなわち、3つの第2のフラグセルFC2Bの斜め隣接する2つのメモリセルの閾値電圧の上昇も第2のフラグセルFC2Bの閾値電圧を変動させる。このように、第2のフラグセルFC2Bの閾値電圧をより大きく上昇させるため、第2のフラグセルFC2Bに対応して5個の昇圧セルPCが配置することができる。具体的には、例えばワード線WL0に配置される3個の第2のフラグセルFC2Bに対応して、ワード線WL1に5個の昇圧セルPCが配置されている。また、ワード線WL1に配置される3個の第2のフラグセルFC2Bに対応して、ワード線WL2に5個の昇圧セルPCが配置されている。さらに、ワード線WL2に配置される3個の第2のフラグセルFC2Bに対応して、ワード線WL3に5個の昇圧セルPCが配置されている。このように、3個の第2のフラグセルFC2Bと5個の昇圧セルPCの構成フラグ昇圧セル群と称する場合があるが繰り返し配置される。尚、フラグセルFC2Bの数は、3個に限定されるものではなく、4個以上でもよい。また、昇圧セルPCの数は、フラグセルFC2Bと同じ数で有っても良いし、フラグセルFC2Bより2個以上多くても良い。また、第2のフラグ領域1-3において、第2のフラグセルFC2Bと昇圧セルPC以外のメモリセルは、ダミーセルDMCである。これらダミーセルDMCはデータの記憶に寄与しないメモリセルである。また、隣接するメモリセル間の容量結合の影響が問題にならない場合、ダミーセルDMCは不要である。この場合、図30、図31に示すように、ワード線方向における第2のフラグセルFC2B、FC2Aを詰めて配置することも可能である。この構成によれば、隣接するワード線に接続される第2のフラグセルFC2B、又は、FC2Aは、ワード線方向にダミーセルDMCを含まないため、半導体記憶装置を小型化することができる。また、フラグ昇圧セル群はワード線方向においてずれている。すなわち、ワード線WL1とワード線WL2に跨るフラグ昇圧セル群は、ワード線WL0とワード線WL1に跨るフラグ昇圧セル群に対してダミーセルDMCを挟んでしてビット線方向にずれている。同様に、ワード線WL2とワード線WL3に跨るフラグ昇圧セル群は、ワード線WL1とワード線WL2に跨るフラグ昇圧セル群に対してダミーセルDMCを挟んでしてビット線方向にずれている。一方、ワード線方向における第2のフラグ領域1-3の面積を縮小化するために、フラグ昇圧セル群は3個の単位でビット線方向に周期的に配置されている。図12は、第2のフラグ領域1-4の構成を示している。第2のフラグ領域1-4において、第2のフラグセルをFC2Aで示している。その他の構成は、第2のフラグ領域1-3と同一であるため、同一部分には同一符号を付し、説明は省略する。第1のフラグセルFC1、昇圧セルPCの書き込み動作図13abは、昇圧セルPCの動作を示し、図13cdefは、第1のフラグセルFC1A、FC1Bの動作を示している。第1のフラグセルFC1A、FC1Bは、データ領域1-1の例えばワード線WLnのメモリセルMCに第1ページのデータが書き込まれるとき書き込まれず、第2ページのデータが書き込まれるとき、書き込まれる。すなわち、第1のフラグセルFC1A、FC1Bは、第2ページの書き込みにおいて、図13ceに示す消去状態の閾値電圧から、図13dfに示すベリファイ電圧AV、BV以上にそれぞれ上昇される。尚、2種類の第1フラグセル第1のフラグセルFC1A、FC1Bを設けず1種類のフラグセルを設ける場合、第1のフラグセルは第1のフラグセルFC1Bと同様に、第2ページの書込みにおいて、図13eに示す消去状態の閾値電圧から、図13fに示すベリファイ電圧BV以上に上昇させる。また、昇圧セルPCは、例えばワード線WLnのメモリセルMCに第1ページのデータが書き込まれるとき書き込まれず、第2ページのデータが書き込まれるとき、書き込まれる。すなわち、昇圧セルPCも第1のフラグセルFC1と同様に、昇圧セルPCが接続されたワード線に接続されたメモリセルMCに第2ページのデータが書き込まれるとき、図13aに示す消去状態の閾値電圧から、図13bに示す閾値電圧CVに上昇される。第2のフラグセルFC2A、FC2Bの動作図14abは、第2のフラグセルFC2Aの動作を示し、図14cdは、第2のフラグセルFC2Bの動作を示している。第2のフラグセルFC2Aは、隣接するメモリセルとしての昇圧セルPCが書き込まれる以前は、消去レベル、又は、図14aに破線で示すように、消去レベルより若干高い閾値電圧に書き込まれている。ここで、第2のフラグセルFC2Aの閾値電圧が消去レベルより若干高くするために、例えば消去動作後、又は、データ領域1-1のメモリセルMCの第1ページの書き込みと同時に第2のフラグセルFC2Aの閾値電圧をあらかじめ上昇させておいても良い。この後、昇圧セルPCがベリファイ電圧CV以上に書き込まれた場合、昇圧セルPCとソース側に隣接する斜め方向に隣接する場合も含む第2のフラグセルFC2Aは、昇圧セルPCとの容量結合により、図14bに示すように、第2のフラグセルFC2Aの閾値電圧が例えばベリファイ電圧AVを含む範囲に上昇される。ここで、第2のフラグセルFC2Aの閾値電圧を大きく上昇させるために、昇圧セルPCはベリファイ電圧CV以上に書き込まれることが好ましい。また、第2のフラグセルFC2Bは、図14cに示すように、隣接するメモリセルとしての昇圧セルPCが書き込まれる以前に、例えばベリファイ電圧AV以上の範囲に書き込まれる。この書き込みは、例えばデータ領域1-1のメモリセルMCの第1ページの書き込みと同時に実行される。この後、昇圧セルPCがベリファイ電圧CV以上に書き込まれた場合、昇圧セルPCとソース側に隣接する斜め方向に隣接する場合も含む第2のフラグセルFC2Bは、昇圧セルPCとの容量結合により、図14dに示すように、第2のフラグセルFC2Bの閾値電圧が例えばベリファイ電圧BVを含む範囲に上昇される。ここで、第2のフラグセルFC2Bの閾値電圧を大きく上昇させるために、昇圧セルPCはベリファイ電圧CV以上に書き込まれることが好ましい。第2のフラグセルFC2Aは、後述するように、メモリセルMCの第2ページの読み出し時に、隣接するメモリセルが書き込まれているかどうかを判別するために使用される。また、第2のフラグセルFC2Bは、後述するように、メモリセルMCの第1ページの読み出し時に、隣接するメモリセルが書き込まれているかどうかを判別するために使用される。第1ページの読み出し動作データ領域1-1のメモリセルMCから第1ページのデータを読み出す場合において、第2ページのデータが書き込まれておらず、隣接するメモリセルも書き込まれていない場合、データ領域1-1のメモリセルMCの読み出し電圧は、図9bに示す読み出し電圧LMRで読み出せばよい。しかし、第2ページのデータが書き込まれ、さらに、隣接するメモリセルが書き込まれている場合、閾値電圧が図9dに示すように、データ領域1-1のメモリセルMCの閾値電圧は、図9cに示す閾値電圧より若干高くシフトしている。このため、制御回路7は、第2のフラグセルFC2Bのデータを読み出して隣接するメモリセルが書き込まれているかどうかを判別し、さらに、第2ページのデータか書き込まれているかどうかを判別することにより、読み出し電圧が決定する。図15は、第1ページの読み出し動作を示している。この動作は、例えば図1に示す制御回路7により、メモリセルアレイ1、ビット線制御回路2、ワード線制御回路6等を制御することにより実行される。第1ページの読み出し動作において、先ず、ワード線WLnに、例えば図9に示す読み出し電圧BRRが印加され、ワード線WLnに接続されたメモリセルMC選択メモリセルMCと称する場合がある、第1のフラグセルFC1FC1B、第2のフラグセルFC2Bからデータが読み出されるS11。この読み出されたデータは、具体的には前述したデータ記憶回路10に保持される。この後、第2のフラグセルFC2Bのデータにより、隣接するメモリセルの第2ページにデータが書き込まれているかどうかが判別されるS12。この判別は、次のように実行される。第2のフラグセルFC2Bは、3個存在する。3個の第2のフラグセルFC2Bのうち、読み出し電圧BRR以上のセルが規定値、例えば2個を以上であれば、隣接するメモリセルの第2ページにデータが書き込まれており、2個未満であれば、隣接するメモリセルの第2ページにデータが書き込まれていないと判別される。この判別の結果、隣接するメモリセルの第2ページにデータが書き込まれていないと判別された場合、第1のフラグセルFC1FC1Bの閾値電圧により、第2ページのデータが書き込まれているかどうかが判別されるS13。この第1のフラグセルFC1FC1Bの読み出しは、第2のフラグセルFC2Bの読み出しと同時に行われるため、読み出し時間は長くならない。この判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BRR以上であり、第2ページのデータが書き込まれていると判別された場合、ワード線WLnに読み出し電圧BRが印加され、メモリセルMCから第1ページのデータが読み出されるS14。この読み出された第1ページのデータは外部に出力されるS15。一方、ステップS13において、第1のフラグセルFC1FC1Bのデータが読み出し電圧BRRより低く、第2ページのデータが書き込まれていないと判別された場合、ワード線WLnに例えば図9に示す読み出し電圧LMRが印加され、メモリセルMCから第1ページのデータが読み出されるS16。この読み出された第1ページのデータは外部に出力されるS15。さらに、上記ステップS12において、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1の閾値電圧により、第2ページのデータが書き込まれているかどうかが判別されるS17。この判別の結果、第1のフラグセルFC1の閾値電圧が読み出し電圧BRR以上であり、第2ページのデータが書き込まれていると判別された場合、メモリセルMCから例えば図9に示す読み出し電圧BRRにより読み出された領域1-1のメモリセルMCの第1ページのデータがそのまま外部に出力されるS15。また、第1のフラグセルFC1のデータが読み出し電圧BRRより低く、第2ページのデータが書き込まれていないと判別された場合、読み出し電圧LMRが印加され、メモリセルMCから第1ページのデータが読み出されるS16。この読み出された第1ページのデータは外部に出力されるS15。尚、ワード線WLn1に接続されるメモリセルの第2ページの書込み後でワード線WLnに接続されるメモリセルの第2ページが書き込まれていない場合、ステップS16で読み出し電圧をLMRとしてワード線WLnに接続されるメモリセルのデータを読み出した。ここで、ワード線WLnに接続されるメモリセルの第2ページが書き込まれているため、読み出しレベルをLMRから若干変えて例えばLMRより高い電圧でワード線WLnに接続されるメモリセルのデータを読み出しても良い。上記第1の実施形態に係る第1ページ読み出しによれば、各ワード線WLnに隣接するメモリセルの第2ページが書き込まれたかどうかを判別するための第2のフラグセルFC2Bを設けるとともに、第2のフラグセルFC2Bよりドレイン側に位置する各ワード線WLn1に、第2のフラグセルFC2Bと隣接して昇圧セルPCを設けている。ここで、ワード線WLn1に接続されたメモリセルMCに第2ページのデータを書き込むとき、昇圧セルPCにもデータを書き込み、この昇圧セルPCと第2のフラグセルFC2Bの浮遊ゲートの容量結合により、第2のフラグセルFC2Bの閾値電圧を上昇方向にシフトさせている。このため、データの読み出し時、第2のフラグセルFC2Bの閾値電圧を判別することにより、隣接するメモリセルに第2ページのデータが書き込まれたかどうかを判別することができ、この判別結果に基づき、メモリセルMCの読み出し電圧を適正に設定することができる。したがって、隣接するメモリセルとの容量結合の影響を抑制してメモリセルMCの第1ページの読み出し電圧を最適値に設定することができ、メモリセルMCの第1ページのデータを正確に読み出すことが可能である。しかも、第2のフラグセルFC2Bのデータは、第1のフラグセルFC1FC1BやメモリセルMCのデータと同時に読み出され、この読み出し結果に応じてメモリセルMCの読み出し電圧が決定される。すなわち、読み出し電圧を最適地に設定するために選択メモリセルMCのドレイン側に隣接するメモリセルMCのデータを読み出す必要がない。その結果、本実施の形態では、高速な読み出しが可能である。第1ページの読み出し動作第1の変形例図16は、図15の第1の変形例を示すものであり、図15と同一部分には同一符号を付している。図15のステップS12において、第2のフラグセルFC2Bのデータが読み出し電圧BRR以上であり、隣接するメモリセルにデータが書き込まれていると判別された場合、第1のフラグセルFC1の閾値電圧を判別した。しかし、第1のフラグセルFC1FC1Bは、上述したように、選択メモリセルMCの第2ページの書き込みと同時に書き込まれている。例えば、図11、12のメモリセルMCの書き込み順序を考える。ワード線WLn1に接続されるメモリセルMCに第2ページが書き込まれているのであれば、ワード線WLnに接続されるメモリセルMCの第2ページの書き込みは終了している。このため、ステップS12において、隣接するメモリセルにデータが書き込まれていると判別された場合、メモリセルMCに第2ページのデータが書き込まれているかどうかを判別する必要がない。そこで、図16に示す第1の変形例では、第1のフラグセルFC1FC1Bにデータが書き込まれているかどうかの判別を省略している。すなわち、ステップS12において、第2のフラグセルFC2Bのデータが読み出し電圧BRR以上であると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧を判別せず、ステップS11において、読み出し電圧BRRにより、メモリセルMCから読み出された第1ページのデータが直ちに外部に出力されるS15。上記第1の変形例によっても第1の実施形態と同様の効果を得ることができる。しかも、第1の変形例によれば、第2のフラグセルFC2Bのデータが読み出し電圧BRR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧を判別せず、読み出し電圧BRRにより、メモリセルMCから読み出されたデータを直ちに出力している。したがって、回路を簡略化することが可能である。第1ページの読み出し動作第2の変形例図17は、第1ページの読み出し動作の第2の変形例を示している。第1の実施形態、及び第1の変形例において、ワード線WLnの読み出し電圧は、メモリセルMCに第2ページのデータが書き込まれ、さらに隣接するメモリセルに第2ページのデータが書き込まれていることを前提として読み出し電圧が図9に示すBRRに設定されている。これに対して、第2の変形例は、隣接するメモリセルに第2ページのデータが書き込まれていないことを前提とし、読み出し電圧が図9に示すBRに設定されている。すなわち、先ず、ワード線WLnに読み出し電圧BRが印加され、ワード線WLnに接続されたメモリセルMC、第1のフラグセルFC1FC1B、第2のフラグセルFC2Bのデータがデータ記憶回路10に読み出されるS21。この後、第2のフラグセルFC2Bの閾値電圧がBR以上かどうかが判別されるS22。この結果、第2のフラグセルFC2Bの閾値電圧がBRより低く、隣接するメモリセルの第2ページが書き込まれていないと判別された場合、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上かどうかが判別されるS23。この判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上であり、第2ページのデータがメモリセルに書き込まれていると判別された場合、読み出し電圧BRにより読み出されたメモリセルMCの第1ページのデータが直ちに外部に出力されるS24。一方、ステップS23の判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BRより低く、第2ページのデータがメモリセルに書き込まれていないと判別された場合、ワード線WLnに読み出し電圧LMRが印加され、メモリセルMCのデータが読み出されるS25。この読み出された第1ページのデータは外部に出力されるS24。また、ステップS22において、第2のフラグセルFC2Bの閾値電圧がBR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上かどうかが判別されるS26。この判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BRより小さい場合、すなわち、隣接するメモリセルが書き込まれているが、メモリセルMCに第2ページが書き込まれていないと判別された場合、ワード線WLnに読み出し電圧LMRが印加され、メモリセルMCからデータが読み出されるS25。この読み出された第1ページのデータは、外部に出力されるS24。また、ステップS26の判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上である場合、すなわち、メモリセルに第2ページのデータが書き込まれ、さらに、隣接するメモリセルが書き込まれている場合、ワード線WLnに読み出し電圧BRRが印加され、メモリセルMCからデータが読み出されるS27。この読み出された第1ページのデータは、外部に出力されるS24。上記第2の変形例によっても第1の実施形態と同様に、第1ページのデータを正確に読み出すことができる。しかも、第2フラグセルFC2Bは読み出し電圧BRで読み出している。第2フラグセルFC2Bは隣接するメモリセルの容量結合によって閾値が上昇しているため第2フラグセルFC2Bの閾値電圧は、読み出し電圧BRRより十分に高くなっていない可能性がある。そのため、読み出し電圧BRRで読み出す場合に比べて、読み出しマージンを大きくすることができる。したがって、第2のフラグセルFC2Bの閾値電圧を正確に読み出すことが可能であり、メモリセルMCの読み出し電圧を確実に設定することが可能である。第1ページの読み出し動作第3の変形例図18は、第1ページの読み出し動作の第3の変形例を示すものであり、図17と同一部分には同一符号を付している。図17のステップS22において、第2のフラグセルFC2Bのデータが読み出し電圧BR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧を判別した。図18に示す第3の変形例では、第1のフラグセルFC1FC1Bにデータが書き込まれているかどうかの判別を省略している。例えば、図11、12のメモリセルMCの書き込み順序を考える。WLn1のメモリセルMCに第2ページが書き込まれているのであれば、WLnのメモリセルMCの第2ページの書き込みは終了している。すなわち、ステップS22において、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧を判別せず、ワード線WLnに読み出し電圧BRRが印加され、メモリセルMCから第1ページのデータが読み出されるS27。この読み出された第1ページのデータは外部に出力されるS24。上記第3の変形例によっても第2の変形例と同様の効果を得ることができる。しかも、第3の変形例によれば、第2のフラグセルFC2Bのデータが読み出し電圧BR以上であり、隣接するメモリセルの第2ページにデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Bの閾値電圧を判別せず、読み出し電圧BRRにより、メモリセルMCから第1ページのデータを読み出している。したがって、第2の変形例に比べて回路を簡略化することが可能である。第2ページの読み出し動作図19は、第1の実施形態に係る第2ページの読み出し動作を示している。第2ページは、図9cに示すように、ベリファイ電圧BVにより書き込まれたデータの他に、ベリファイ電圧AV、CVにより書き込まれたデータが存在する。さらに、隣接するメモリセルに第2ページのデータが書き込まれている場合、図9dに示すように、閾値電圧が上昇方向にシフトしている。このため、第2ページの読み出し動作は、例えば第2のフラグセルFC2Aを用いて、隣接するメモリセルに第2ページのデータが書き込まれているかどうかが判別される。すなわち、先ず、ワード線WLnに読み出し電圧ARRが印加され、ワード線WLnに接続されたメモリセルMC、第1のフラグセルFC1FC1A、第2のフラグセルFC2Aのデータがデータ記憶回路10に読み出されるS31。この後、第2のフラグセルFC2Aのデータにより、隣接するメモリセルに第2ページのデータが書き込まれているかどうかが判別される。この判別動作は、第2のフラグセルFC2Bを用いた判別動作と同様である。この判別の結果、第2のフラグセルFC2Aの閾値電圧が読み出し電圧ARRより低く、隣接するメモリセルに第2ページのデータが書き込まれていないと判別された場合、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上かどうかが判別されるS33。この判別の結果、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上である場合、すなわち、メモリセルMCに第2ページのデータが書き込まれ、隣接するメモリセルに第2ページのデータが書き込まれていない場合、第2ページ書き込み後のメモリセルMCの閾値電圧は、上昇方向にシフトしていない。このため、ワード線WLnに読み出し電圧ARが印加されてメモリセルMCの第2のデータが読み出されS34、さらに、ワード線WLnに読み出し電圧CRが印加されてメモリセルMCの第2のデータが読み出されるS35。このようにして読み出された第2ページのデータは、外部に出力されるS36。また、ステップS33の判別の結果、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR未満である場合、メモリセルMCには第2ページのデータが書き込まれていないため、出力データが1に設定されS37、外部に出力されるS36。さらに、ステップS32の判別の結果、第2のフラグセルFC2Aの閾値電圧が読み出し電圧ARR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上かどうかが判別されるS38。この判別の結果、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARRより低く、第2ページのデータがメモリセルMCに書き込まれていないと判別された場合、出力データが1に設定されS37、外部に出力されるS36。尚、第2ページの読み出し動作において、ステップS34でワード線WLnの読み出し電圧をARとして読み直したが、ステップS34を省略し、ステップS31でワード線WLnの読み出し電圧をARRで読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第2ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ2の読み出し電圧は読み出し電圧ARRを使用し、データ4の読み出し電圧はワード線WLn1に接続される第1のフラグセルFC1FC1Aに応じて、読み出し電圧CR又はCRRを使用することができる。また、ステップS38の判別の結果、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上であり、第2ページのデータがメモリセルMCに書き込まれていると判別された場合、第2ページのデータは、上昇方向にシフトされているため、ワード線WLnに読み出し電圧CRRが印加され、メモリセルMCから第2ページのデータが読み出されるS39。この読み出された第2ページのデータは、外部に出力されるS36。上記第2ページの読み出し動作によれば、ワード線WLnに隣接するメモリセルが書き込まれたかどうかを判別するための第2のフラグセルFC2Aを設けるとともに、第2のフラグセルFC2Aよりドレイン側に位置する各ワード線WLn1に、第2のフラグセルFC2Aと隣接して昇圧セルPCを設け、ワード線WLn1に接続されたメモリセルMCに第2ページのデータを書き込むとき、昇圧セルPCにもデータを書き込み、この昇圧セルPCと第2のフラグセルFC2Aの浮遊ゲートの容量結合により、第2のフラグセルFC2Aの閾値電圧を上昇方向にシフトさせている。このため、データの読み出し時、第2のフラグセルFC2Aの閾値電圧を判別することにより、隣接するメモリセルに第2ページのデータが書き込まれたかどうかを判別することができ、この判別結果に基づき、メモリセルMCの読み出し電圧を設定できる。したがって、隣接するメモリセルとの容量結合の影響を抑制してメモリセルMCの第2ページの読み出し電圧を最適値に設定することができ、メモリセルMCの第2ページのデータを正確に読み出すことが可能である。しかも、第2のフラグセルFC2Aのデータは、選択メモリセルMCのデータと同時に読み出され、この読み出し結果に応じてメモリセルMCの読み出し電圧が決定される。すなわち、読み出し電圧を最適地に設定するために選択メモリセルMCのドレイン側に隣接するメモリセルMCのデータを読み出す必要がない。その結果、本実施の形態では、高速な読み出しが可能である。第2ページの読み出し動作第1の変形例図20は、第2ページの読み出し動作の第1の変形例を示すものであり、図19と同一部分には同一符号を付している。図19のステップS32において、第2のフラグセルFC2Aのデータが読み出し電圧ARR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aの閾値電圧を判別した。しかし、第2のフラグセルFC2Aは、上述したように、選択メモリセルMCのドレイン側に隣接するメモリセルMCの第2ページの書き込みによって閾値電圧が上昇している。このため、ステップS32において、ドレイン側に隣接するメモリセルMCにデータが書き込まれていると判別された場合、選択メモリセルMCに第2ページのデータが書き込まれているかどうかを判別する必要がない。例えば、図11、12のメモリセルMCの書き込み順序を考える。WLn1のメモリセルMCに第2ページが書き込まれているのであれば、WLnのメモリセルMCの第2ページの書き込みは終了している。そこで、図20に示す第1の変形例では、第1のフラグセルFC1FC1Aにデータが書き込まれているかどうかの判別を省略している。すなわち、ステップS32において、第2のフラグセルFC2Aのデータが読み出し電圧ARR以上であると判別された場合、ワード線WLnに読み出し電圧CRRが印加され、メモリセルMCから第2ページのデータが読み出されるS39。この読み出された第2ページのデータは、外部に出力されるS36。尚、第2ページの読み出し動作において、ステップS34でワード線WLnの読み出し電圧をARRとして読み直したが、ステップS34を省略し、ステップS31でワード線WLnの読み出し電圧をARで読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第2ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ2の読み出し電圧は読み出し電圧ARRを使用し、データ4の読み出し電圧はワード線WLn1に接続される第1のフラグセルFC1FC1Aに応じて、読み出し電圧CR又はCRRを使用することができる。上記第1の変形例によっても第2ページ読み出し動作と同様の効果を得ることができる。しかも、第1の変形例によれば、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aの閾値電圧の判別動作を省略し、読み出し電圧CRRにより、メモリセルMCから読み出されたデータを直ちに出力している。したがって、図19に比べて回路を簡略化することが可能である。第2ページの読み出し動作第2の変形例図21は、第2ページの読み出し動作の第2の変形例を示している。図19、図20に示す第2ページの読み出し動作は、隣接するメモリセルに第2ページのデータが書き込まれていることを前提とし、ワード線WLnに読み出し電圧ARRを印加してメモリセルMC、第1のフラグセルFC1FC1A、及び第2のフラグセルFC2Aからデータを読み出した。これに対して、第2の変形例は、隣接するメモリセルに第2ページのデータが書き込まれていないことを前提としている。このため、先ず、ワード線WLnに読み出し電圧ARを印加してメモリセルMC、第1のフラグセルFC1FC1A、及び第2のフラグセルFC2Aからデータが読み出されるS41。この後、第2のフラグセルFC2Aから読み出された閾値電圧が読み出し電圧AR以上かどうかが判別されるS42。この結果、第2のフラグセルFC2Aから読み出された閾値電圧が読み出し電圧AR未満であり、隣接するメモリセルに第2ページのデータが書き込まれていないと判別された場合、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR以上かどうかが判別されるS43。この判別の結果、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR以上であり、メモリセルMCに第2ページのデータが書き込まれていると判別された場合、ワード線WLnに読み出し電圧CRが印加される。その後、ステップ41において読み出し電圧ARで読み出された選択メモリセルMCの第2ページのデータ及びステップS44において読み出し電圧CRで読み出された選択メモリセルMCの第2ページのデータは外部に出力されるS45。また、ステップS43において、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR未満であり、メモリセルMCに第2ページのデータが書き込まれていないと判別された場合、出力データが1に設定されS46、外部に出力されるS45。一方、ステップS42において、第2のフラグセルFC2Aから読み出された閾値電圧が読み出し電圧AR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR以上かどうかが判別されるS47。この判別の結果、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR未満であり、メモリセルMCに第2ページのデータが書き込まれていないと判別された場合、出力データが1に設定されS46、外部に出力されるS45。また、ステップS47の判別の結果、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR以上であり、メモリセルMCに第2ページのデータが書き込まれていると判別された場合、ドレイン側に隣接するメモリセルMCの第2ページにもデータが書き込まれているため、メモリセルMCの閾値電圧は、図9dに示すように、上昇方向のシフトしている。このため、ワード線WLnに読み出し電圧ARRが印加されて、メモリセルMCからデータが読み出されS48、次いで、ワード線WLnに読み出し電圧ARRが印加されて、メモリセルMCからデータが読み出されS49。これら読み出された第2ページのデータは、外部に出力されるS45。尚、第2ページの読み出し動作において、ステップS48でワード線WLnの読み出し電圧をARRとして読み直したが、ステップS48を省略し、ステップS41でワード線WLnの読み出し電圧をARで読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第2ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ2の読み出し電圧は読み出し電圧ARを使用し、データ4の読み出し電圧はワード線WLn1に接続される第1のフラグセルFC1FC1Aに応じて、読み出し電圧CR又はCRRを使用することができる。上記第2の変形例によれば、第2のフラグセルFC2Aの閾値電圧を読み出し電圧ARによって判別し、隣接するメモリセルに第2ページのデータが書かれていない場合で、メモリセルMCに第2ページのデータが書かれている場合は、読み出し電圧CRによりメモリセルMCのデータを読み出し、隣接するメモリセルに第2ページのデータが書かれており、メモリセルMCに第2ページのデータが書かれている場合は、読み出し電圧ARRCRRによりメモリセルMCのデータを読み出している。このため、上記、第1ページの読み出し動作の第2の変形例と同様の理由により確実にメモリセルMCのデータを読み出すことが可能である。第2ページの読み出し動作第3の変形例図22は、第2ページの読み出し動作の第3の変形例を示すものであり、図21と同一部分には同一符合を付している。図21に示す第2の変形例において、第2のフラグセルFC2Aから読み出された閾値電圧が読み出し電圧AR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aから読み出された閾値電圧が読み出し電圧AR以上かどうかが判別されているS42、S47。しかし、第2のフラグセルFC2Aは、ドレイン側に隣接するメモリセルMCに第2ページのデータを書き込むとき、昇圧セルPCとの容量結合により、閾値電圧が上昇方向にシフトされている。隣接するメモリセルに第2ページのデータを書き込むとき、第2のフラグセルFC2Aと同時選択されるメモリセルMCは、既に、第2ページのデータが書き込まれているため、第1のフラグセルFC1FC1Aの閾値電圧を判断する必要がない。例えば、図11、12のメモリセルMCの書き込み順序を考える。WLn1のメモリセルMCに第2ページが書き込まれているのであれば、WLnのメモリセルMCの第2ページの書き込みは終了している。このため、図22に示す第3の変形例では、隣接するメモリセルに第2ページのデータが書き込まれている場合、第1のフラグセルFC1FC1Aの閾値電圧の判断を省略し、ステップS42に次いで、読み出し電圧ARR、CRRにより、メモリセルMCからデータを読み出して出力しているS48、S49、S45。尚、第2ページの読み出し動作において、ステップS48でワード線WLnの読み出し電圧をARRとして読み直したが、ステップS48を省略し、ステップS41でワード線WLnの読み出し電圧をARで読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第2ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ2の読み出し電圧は読み出し電圧ARを使用し、データ4の読み出し電圧はワード線WLn1に接続される第1のフラグセルFC1FC1Aに応じて、読み出し電圧CR又はCRRを使用することができる。上記第3の変形例によれば、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、第1のフラグセルFC1FC1Aの閾値電圧の判断を省略し、読み出し電圧ARR、CRRにより、メモリセルMCからデータを読み出して出力している。このため、第2ページのデータの読み出し速度を、第2の変形例に比べて高速化することが可能である。第1の実施例では、第2のフラグセルFC2AとFC2Bの2種類用意し、昇圧セルPCによりこれらの第2のフラグセルFC2A、FC2Bの閾値電圧を上昇させた。しかし、複数種類の第2のフラグセルが必要ない場合は、複数種類の第2のフラグセルのうちいずれかを省略し、1種類の第2のフラグセルのみを配置してもよい。例えば、フローティングゲート間による閾値電圧の変動が大きい場合は、第2のフラグセルFC2Aは省略し、第2のフラグセルFC2Bのみを配置する。そして、昇圧セルPCにより、第2のフラグセルFC2Bの閾値電圧を図14aから図14dに上昇させることも可能である。その結果、第2のフラグセルの占有面積を小さくすることができる。第2の実施形態第1ページの読み出し動作図23、図27は、第2の実施形態を示すものであり、第1ページの読み出し動作を示している。第1の実施形態は、第2のフラグセルFC2A、FC2Bを用いて隣接するメモリセルに第2ページのデータが書き込まれたかどうかを判別した。これに対して、第2の実施形態は、第2のフラグセルFC2A、FC2Bを用いず、読み出し対象のワード線WLnに接続されたメモリセルのドレイン方向に隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別することにより、隣接するメモリセルに第2ページのデータが書き込まれたかどうかを判別する。すなわち、先ず、読み出し対象のワード線WLnに対してドレイン方向に隣接するワード線WLn1に読み出し電圧、例えばARを印加して、ワード線WLn1に接続された第1のフラグセルFC1のデータが読み出されるS51、図27。この後、ワード線WLn1の第1のフラグセルFC1第1のフラグセルFC1Aでも第1のフラグセルFC1Bでもどちらでも良いが、第1のフラグセルFC1Bのセルを読み出したほうがマージンを広くとれるの閾値電圧が読み出し電圧AR以上であるかどうかが判別されるS52。尚、ワード線WLn1の読み出し動作は、第1のフラグセルFC1のみ読み出せば良い。すなわち、読み出し対象のメモリセルMCはデータを読み出す必要がない。そこで、読み出し対象のメモリセルMCの読み出し動作に関係のある回路を動作させない例えば、読み出し対象のメモリセルMCに接続されるデータ記憶回路10を動作させないなどことにより消費電力を抑えることが可能である。この結果、ワード線WLn1に接続される第1のフラグセルFC1の閾値電圧が読み出し電圧AR未満であり、隣接するメモリセルに第2ページのデータが書き込まれていないと判別された場合、読み出し対象としてのワード線WLnに読み出し電圧BRが印加され、メモリセルMC、及び第1のフラグセルFC1FC1Bのデータが読み出されるS53、図27。この後、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上かどうかが判別されるS54。この判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR以上である場合、第2ページのデータが書き込まれているため、読み出し電圧BRで読み出されたメモリセルMCのデータが外部に出力されるS55。また、ステップS54の判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BR未満である場合、第2ページのデータが書き込まれておらず、隣接するメモリセルの第2ページのデータも書き込まれていない。このため、ワード線WLnに図9に示す読み出し電圧LMが印加され、メモリセルMCから第1ページのデータが読み出されるS56。この読み出されたデータは外部に出力されるS55。一方、ステップS52において、ワード線WLn1の第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧AR以上であり、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、読み出し対象としてのワード線WLnに読み出し電圧BRより高いBRRが印加され、第1のフラグセルFC1FC1B、及びメモリセルMCのデータが読み出されるS57。この後、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BRR以上であるかどうかが判別されるS58。この判別の結果、第1のフラグセルFC1FC1Bの閾値電圧が読み出し電圧BRR以上である場合、選択メモリセルMCは、第2ページのデータが書き込まれ、且つ隣接するメモリセルに第2ページのデータが書き込まれているため、読み出し電圧BRRによりメモリセルMCから読み出された第1ページのデータが外部に出力されるS55。また、ステップS58において、第1のフラグセルFC1の閾値電圧が読み出し電圧BRR未満であり、隣接するメモリセルの第2ページが書き込まれ、メモリセルMCの第2ページが書き込まれていないと判別された場合、ワード線WLnに読み出し電圧LMR、又はLMRより若干低いLMにより、メモリセルMCから第1ページのデータが読み出されるS59。この読み出された第1ページのデータは外部に出力されるS55。上記第2の実施形態に係る第1ページの読み出し動作によれば、読み出し対象のワード線WLnに対してドレイン方向に隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別し、読み出し対象のメモリセルMCに隣接するセルに第2ページのデータが書き込まれている場合と、書き込まれていない場合とで、読み出し対象のワード線WLnの読み出し電圧を変えている。このため、読み出し対象のワード線WLnに接続された第1のフラグセルFC1のデータを正確に読み出すことが可能であるため、メモリセルMCの読み出し電圧を適正に設定することが可能である。したがって、メモリセルMCから確実に第1ページのデータを読み出すことが可能である。また、第2のフラグセルFC2A、FC2Bを設ける必要が無いので、メモリセルアレイの面積を小さくすることができる。なお、図27に示すように、ワード線WLn1の第1のフラグセルFC1及びワード線WLnの選択メモリセルMCを読み出している時、Redy/Busy信号はLとなっている。また、第1ページのデータは外部に出力されるS55の時にはRedy/Busy信号はHとなる。第1ページの読み出し動作変形例図24は、第2の実施形態に係る第1ページの読み出し動作の変形例を示しており、図23と同一部分には同一符合を付している。図23に示す第1の読み出し動作は、読み出し対象ワード線WLnとドレイン側に隣接するワード線WLn1に接続された第1のフラグセルFC1のデータに基づき、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、読み出し対象としてのワード線WLnに読み出し電圧BRRを印加して、第1のフラグセルFC1のデータを読み出し、メモリセルMCに第2ページのデータが書き込まれているかどうかを判別したS57、S58。しかし、ドレイン側に隣接したメモリセルMCに第2ページのデータが書き込まれる場合、読み出し対象としてのワード線WLnに接続されたメモリセルMCには、第2ページのデータが書き込まれている場合がある。例えば、図11、12のメモリセルMCの書き込み順序を考える。WLn1のメモリセルMCに第2ページが書き込まれているのであれば、WLnのメモリセルMCの第2ページの書き込みは終了している。このため、ワード線WLnに接続された第1のフラグセルFC1のデータを判別する必要はない。そこで、第5の変形例は、図24に示すように、ワード線WLnに接続された第1のフラグセルFC1の閾値電圧が読み出し電圧BRR以上であるかどうかの判別を省略している。すなわち、ステップS52において、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、ステップS57において、ワード線WLnに読み出し電圧BRRが印加されてメモリセルMCから第1ページのデータが読み出されるS57。この読み出された第1ページのデータは外部に出力されるS55。上記変形例によれば、読み出し対象のワード線WLnと隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別することにより、隣接するメモリセルに第2のデータが書き込まれていると判別された場合、読み出し対象ワード線WLnに接続された第1のフラグセルFC1の閾値電圧の判別を省略している。このため、第1ページの読み出し動作をさらに高速化することが可能である。第2ページの読み出し動作図25、図28は、第2の実施形態に係る第2ページの読み出し動作を示している。第2ページの読み出し動作も第1ページの読み出し動作と同様に、読み出し対象ワード線WLnに対してドレイン側に隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別することにより、隣接するメモリセルに第2ページのデータが書き込まれているかどうかを判別している。すなわち、先ず、読み出し対象ワード線WLnに対してドレイン側に隣接するワード線WLn1に読み出し電圧、例えばARが印加され、ワード線WLn1に接続された第1のフラグセルFC1第1のフラグセルFC1Aでも第1のフラグセルFC1Bでもどちらでも良いが、第1のフラグセルFC1Bのセルを読み出したほうがマージンが広くとれるのデータが読み出されるS61、図28。尚、ワード線WLn1の読み出し動作は、第1のフラグセルFC1のみ読み出せば良い。すなわち、読み出し対象のメモリセルMCはデータを読み出す必要がない。そこで、読み出し対象のメモリセルMCの読み出し動作に関係のある回路を動作させない例えば、読み出し対象のメモリセルMCに接続されるデータ記憶回路10を動作させないなどことにより消費電力を抑えることが可能である。この後、ワード線WLn1に接続される第1のフラグセルFC1の閾値電圧が読み出し電圧AR以上かどうかが判別されるS62。この結果、第1のフラグセルFC1の閾値電圧が読み出し電圧AR未満であり、ドレイン側に隣接するメモリセルMCの第2ページにデータが書き込まれていないと判別された場合、読み出し対象ワード線WLnに読み出し電圧ARが印加され、ワード線WLnに接続されたメモリセルMC、及び第1のフラグセルFC1FC1Aのデータが読み出されるS63、図28。この後、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧AR以上であるかどうかが判別されるS64。この判別の結果、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧AR以上である場合、すなわち、メモリセルMCに第2ページのデータが書き込まれ、隣接するメモリセルに第2ページのデータが書き込まれていない場合、ワード線WLnに読み出し電圧CRが印加され、メモリセルMCから第2ページのデータが読み出されるS65、図28。この読み出し電圧CRで読み出されたデータ、及びステップS63において、読み出し電圧ARで読み出された選択メモリセルMCの第2ページのデータは、外部に出力されるS66。また、ステップS64において、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧AR未満であり、メモリセルMCに第2ページのデータが書き込まれていないと判別された場合、出力データが1に設定されS67、外部に出力されるS66。一方、ステップS62において、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧AR以上であると判別された場合、すなわち、隣接するメモリセルに第2ページのデータが書き込まれていると判別された場合、読み出し対象ワード線WLnに読み出し電圧ARRが印加され、ワード線WLnに接続された第1のフラグセルFC1FC1Aからデータが読み出されるS68、図28。この後、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上かどうかが判別されるS69。この判別の結果、第1のフラグセルFC1の閾値電圧が読み出し電圧ARR未満であり、メモリセルMCに第2ページのデータが書き込まれていないと判別された場合、出力データが1に設定されS67、外部に出力されるS66。また、ステップS69の判別において、第1のフラグセルFC1FC1Aの閾値電圧が読み出し電圧ARR以上であると判別された場合、ワード線WLnに読み出し電圧CRRが印加され、ワード線WLnに接続されたメモリセルMCから第2ページのデータが読み出されS70、外部に出力されるS66。上記第2の実施形態に係る第2ページの読み出し動作によれば、読み出し対象のワード線WLnと隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別することにより、ドレイン側に隣接するメモリセルMCに第2のデータが書き込まれていると判別し、この判別結果に基づき、読み出し対象ワード線WLnに印加される読み出し電圧を変えて、読み出し対象ワード線WLnに接続された選択メモリセルMCの読み出し電圧を変化させている。したがって、メモリセルMCの第2ページのデータを正確に読み出すことが可能である。また、第2のフラグセルFC2A、FC2Bを設ける必要が無いので、メモリセルアレイの面積を小さくすることができる。なお、図28に示すように、ワード線WLn1の第1のフラグセルFC1及びワード線WLnの選択メモリセルMCを読み出している時、Redy/Busy信号はLとなっている。また、第1ページのデータは外部に出力されるS55の時にはRedy/Busy信号はHとなる。第2ページの読み出し動作変形例図26は、第2の実施形態に係る第2ページの読み出し動作の変形例を示しており、図25と同一部分には、同一符号を付している。図25のステップS62において、ワード線WLn1に接続された第1のフラグセルFC1の閾値電圧が読み出し電圧AR以上であると判別された場合、読み出し対象ワード線WLnに読み出し電圧CRRが印加され、ワード線WLnに接続された第1のフラグセルFC1の閾値電圧が判別され、この判別結果に基づき、再度、ワード線WLnに読み出し電圧CRRを印加してメモリセルMCから第2ページのデータを読み出している。ここで、読み出し対象ワード線WLnに対してドレイン方向に隣接するワード線WLn1に接続されたメモリセルに第2ページのデータが書き込まれている場合、読み出し対象ワード線WLnに接続されたメモリセルMCにも第2ページのデータが書き込まれている場合がある。例えば、図11、12のメモリセルMCの書き込み順序を考える。WLn1のメモリセルMCに第2ページが書き込まれているのであれば、WLnのメモリセルMCの第2ページの書き込みは終了している。このため、読み出し対象ワード線WLnに接続された第1のフラグセルFC1の閾値電圧を判別する必要がない。そこで、図26に示す変形例では、ステップS62において、読み出し対象ワード線WLnに対してドレイン方向に隣接するワード線WLn1に接続されたメモリセルに第2ページのデータが書き込まれていると判別された場合、読み出し対象ワード線WLnに読み出し電圧ARRとCRRを印加してメモリセルMCから第2ページのデータを読み出しS68S69、この読み出された第2ページのデータを外部に出力しているS66。上記第2ページの読み出しの変形例によれば、読み出し対象のワード線WLnに対してドレイン方向に隣接するワード線WLn1に接続された第1のフラグセルFC1の閾値電圧を判別することにより、隣接するメモリセルに第2のデータが書き込まれていると判別された場合、読み出し対象ワード線WLnに接続された第1のフラグセルFC1の閾値電圧の判別を省略している。このため、図25に示す読み出し動作に比べて第2ページの読み出し動作を高速化することが可能である。また、第2の実施例においても、2種類の第1フラグセル第1のフラグセルFC1A、FC1Bを設けず、第1のフラグセルは、例えば、図29に示す第1のフラグセルFC1Bのみとしてもよい。本発明の実施形態では、隣接ワード線の書き込み状態により、読み出し電圧を変更するなど、読み出し条件を変更し読み出しマージンを上げて読み出し動作を行っていた。ここで、読み出し条件を変更せず読み出し動作を行い、この読み出されたデータがECCなどでエラー訂正できない時読み出しエラーとなった時、本発明の実施形態のように隣接ワード線の書き込み状態により、読み出し条件を変更し再度読み出し動作を行っても良い。その結果、読み出しマージンが十分ある場合に、ワード線WLn1に接続されるメモリセルの読み出し動作を省略することができる。また、再度の読み出し動作は、更に選択ワード線の電位を若干変えて読み出すことも可能である。尚、上記第1、第2の実施形態は、読み出し対象のワード線の読み出し電圧を変更したが、読み出し時に隣接ワード線の読み出し電圧を変えても良い。また、フラグセルの数は、図11、図12では3個のメモリセル、図29、図30では5個のメモリセルで多数決をとっていたが、信頼性を向上させるため、メモリセルの個数を増やしてもよい。また、複数のフラグセルに記憶された所定のデータの数が規定数以上の場合にフラグセルにデータが書き込まれるとしても良い。また、上記第1、第2の実施形態は、メモリセルに4値のデータを記憶する場合について説明したが、メモリセルに例えば8値などn値nは2以上の自然数を記憶するメモリに適用することが可能である。本発明の実施形態では4値のデータを例に挙げて説明したが、k値kは2以上の自然数のデータを記憶する場合にも対応することができる。また、4値のデータ以上を記憶する場合、第2のフラグセルFC2A、FC2Bに加え、さらに第2のフラグセルを追加することにより対応することができる。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。"