化合物半導体層上に形成された平面状のソース領域と、前記化合物半導体層上に形成され、互いに電気的に分離された複数の帯状のドレイン領域と、前記ソース領域の一辺に接し、かつ前記ソース領域と前記複数のドレイン領域との間にそれぞれ形成され、互いに電気的に分離されたチャネル領域と、前記ソース領域上の少なくとも一部に形成されたソース電極と、前記複数のドレイン領域に電気的に接続されるように形成されたドレイン電極と、複数の前記チャネル領域に電気的に接続されるように形成されたゲート電極と、を具備することを特徴とする半導体装置。前記複数の帯状のドレイン領域、および前記複数のチャネル領域からなる複数の帯状部は、それぞれが互いに離間するMESA状であることを特徴とする請求項1に記載の半導体装置。前記複数の帯状のドレイン領域、および前記複数のチャネル領域からなる複数の帯状部の間には、これらの帯状部を互いに電気的に分離する分離層が形成されていることを特徴とする請求項1に記載の半導体装置。前記ソース電極は、前記ソース領域上の少なくとも一部を含む前記化合物半導体層上に形成されるとともに、前記ドレイン電極は、前記複数のドレイン領域に電気的に接続されるように前記化合物半導体層上に形成され、前記ゲート電極は、複数の前記チャネル領域を含む前記化合物半導体層上に、前記複数の帯状のドレイン領域に交わる方向に延びるように形成されたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記ドレイン電極は、前記複数の帯状のドレイン領域を含む前記化合物半導体層上に形成されたことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記ドレイン領域は、さらにこれらを接続する接続部を有することを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記ドレイン電極は、前記接続部を含む前記化合物半導体層上に形成されたことを特徴とする請求項6に記載の半導体装置。前記化合物半導体層は、GaAsまたはGaNからなり、前記ソース領域、前記ドレイン領域、および前記チャネル領域は、n型にドーピングされたGaAsまたはGaNからなることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。実施形態は、耐圧を向上させることができる半導体装置を提供することを目的とする。実施形態に係る半導体装置は、ソース領域、複数の帯状のドレイン領域、チャネル領域、ソース電極、ドレイン電極、およびゲート電極を具備する。前記ソース領域は、化合物半導体層上に形成された平面状の領域である。前記複数の帯状のドレイン領域は、前記化合物半導体層上に、互いに電気的に分離されるように形成される。前記チャネル領域は、前記ソース領域の一辺に接し、かつ前記ソース領域と前記複数のドレイン領域との間に、互いに電気的に分離されるように形成される。前記ソース電極は、前記ソース領域上の少なくとも一部に形成される。前記ドレイン電極は、前記複数のドレイン領域に電気的に接続されるように形成される。前記ゲート電極は、複数の前記チャネル領域に電気的に接続されるように形成される。以下に、実施形態に係る半導体装置について、図面を参照して詳細に説明する。図1は、実施形態に係る半導体装置を模式的に示す斜視図である。また、図2は、図1の半導体装置を模式的に示す上面図である。さらに、図3は、図2の一点鎖線X-X ́に沿った半導体装置の断面図であり、図4は、図2の一点鎖線Y-Y ́に沿った半導体装置の断面図である。図1に示すように、実施形態に係る半導体装置10において、化合物半導体層11の表面上には、電流が流れる層であるアクティブ層12が形成されている。化合物半導体層11は、例えばバルク状のGaAs層であり、アクティブ層12は、例えばn型にドーピングされたn-GaAs層である。図2に示すように、アクティブ層12は、平面部12a、複数の帯状部12b、および複数の帯状部12bの一端に接続される接続部12cからなる。複数の帯状部12bは、各々の他端が平面部12aの一辺に接するように設けられている。このような複数の帯状部12bは、互いに平行に設けられている。複数の帯状部12bは、例えば、それぞれが互いに離間するMESA状に形成されることにより、互いに電気的に分離されている。このようなアクティブ層12は、場所によらず均一の厚さを有する。なお、上述のアクティブ層12の接続部12cは、必ずしも形成される必要はない。この場合、アクティブ層12は、平面部12aの一部が櫛状に形成されたものとなる。平面部12aはソース領域12aであり、複数の帯状部12bのうち、接続部12c側の一端を含む一部、および接続部12cは、ドレイン領域13である。また、複数の帯状部12bのうち、平面部12aに接続する他端を含む一部は、チャネル領域14である。すなわち、チャネル領域14は、平面状のソース領域12aと帯状のドレイン領域13との間に設けられている。図2に示すように、アクティブ層12の接続部12cを含む化合物半導体層11上には、ドレイン電極15が形成されている。また、アクティブ層12の平面部12aの少なくとも一部を含む化合物半導体層11上には、ソース電極16が形成されている。ドレイン電極15およびソース電極16は、例えばAu等のオーミックメタルである。なお、アクティブ層12の接続部12cが形成されなかった場合、ドレイン電極15は、複数の帯状部12bの一端を含む化合物半導体層11上に形成する必要がある。アクティブ層12の複数の帯状部12bの他端を含む化合物半導体層11上、すなわちチャネル領域14を含む化合物半導体層11上には、ゲート電極17が形成されている。ゲート電極17は、複数の帯状部12bに交わる方向に延びるように形成されている。これにより、ゲート電極17は、図1に示すように、ドレイン電極15およびソース電極16と重ならないように形成されるとともに、図4に示すように、各チャネル領域14の周囲を覆うように形成される。このゲート電極17は、例えばTi等のショットキーメタルである。ゲート電極17は、ドレイン電極15およびソース電極16と重ならないように形成されるため、ドレイン電極15、ソース電極16、またはゲート電極17のいずれかをブリッジ状に形成する必要がなく、製造が容易である。さらに、ドレイン電極15、ソース電極16、およびゲート電極17が互いに重ならないため、これらが重なることによって容量が発生することを抑制することができる。また、ゲート電極17は各チャネル領域14の周囲を覆うように形成されるため、各チャネル領域14には、3方向からゲート電圧が印加される。従って、チャネル領域上にゲート電極が形成された従来の半導体装置と比較して、相互コンダクタンスgmが高くなり、低電圧で半導体装置10を動作させることができる。次に、上述の半導体装置10の製造方法について、図5乃至図10を参照して説明する。図5乃至図10はそれぞれ、実施形態に係る半導体装置の製造工程を説明するための、図2に相当する上面図である。まず図5に示すように、化合物半導体層11の表面上の所定領域に、平面状のアクティブ層18を形成する。化合物半導体層11がバルク状のGaAs層であった場合、例えばアクティブ層18として、例えばインプランター等でn型にドーピングされたn-GaAs層を形成する。特に平面状のアクティブ層18としてn-GaAs層は、例えばインプラアイソレーション、若しくはMESAエッチングにより形成する。次に、図6に示すように、平面状のアクティブ層18を含む化合物半導体層11上に、平面状のアクティブ層18を、図1等に示すアクティブ層12の形状に加工するための第1のレジスト層19を形成する。第1のレジスト層19は、アクティブ層12の複数の帯状部12b図1等が形成される部分の間に対応する領域にそれぞれ開口部19aを有する。なお、このような第1のレジスト層19は、平面状のアクティブ層18を含む化合物半導体層11上の全面にレジスト材を塗布したのち、レジスト材をパターニングすることによって形成すればよい。次に、第1のレジスト層19をマスクとして用いて、平面状のアクティブ層18を、例えばRIEエッチングにより加工する。これにより、図7に示すように、平面状のアクティブ層18は、平面部12a、互いに離間する複数の帯状部12b、および接続部12cからなるアクティブ層12に加工される。次に、図8に示すように、アクティブ層12を含む化合物半導体層11上に、ドレイン電極15図1等およびソース電極16図1等を形成するための第2のレジスト層20を形成する。第2のレジスト層20は、少なくともアクティブ層12の接続部12cを含む化合物半導体層11が露出する開口部20a、および少なくともアクティブ層12の平面部12aの一部を含む化合物半導体層11が露出する開口部20bを有する。なお、このような第2のレジスト層20は、第1のレジスト層19と同様に形成すればよい。次に、第2のレジスト層20をマスクとして用いて、図9に示すように、アクティブ層12の接続部12cを含む化合物半導体層11上にドレイン電極15を形成するとともに、アクティブ層12の平面部12aの一部を含む化合物半導体層11上にソース電極16を形成する。ドレイン電極15およびソース電極16は、まず、第2のレジスト層20をマスクとして用いて、例えばAu等のオーミックメタルを蒸着する。続いて、例えばリフトオフ法によって、第2のレジスト層20とともに、この層20上に蒸着されたオーミックメタルを除去する。最後に、残されたオーミックメタルを熱処理する。これらの一連の工程によって、ドレイン電極15およびソース電極16が形成される。次に、図10に示すように、アクティブ層12を含む化合物半導体層11上に、ゲート電極17図1等を形成するための第3のレジスト層21を形成する。第3のレジスト層21は、アクティブ層12の複数の帯状部12bの他端を含む化合物半導体層11が、複数の帯状部12bに交わるように帯状に露出する開口部21aを有する。なお、このような第3のレジスト層21も、第1、第2のレジスト層19、20と同様に形成すればよい。最後に、第3のレジスト層21をマスクとして用いて、アクティブ層12の複数の帯状部12bの他端を含む化合物半導体層11上にゲート電極17を形成する。ゲート電極17は、第3のレジスト層21をマスクとして用いて、例えばTi等のショットキーメタルを蒸着する他は、ドレイン電極15およびソース電極16と同様に形成すればよい。以上に説明した一連の工程によって、実施形態に係る半導体装置10を製造することができる。次に、このように製造された実施形態に係る半導体装置10の動作について、図11を参照して説明する。図11は、実施形態に係る半導体装置の動作を説明するための、図3に相当する断面図であって、同図aは、ゲート電極に電圧が印加されていない状態、同図bはゲート電極に電圧が印加されている状態を示す。図11aに示すように、ソース電極16-ドレイン電極15間に電圧Vdsを印加すると、図11aの矢印で示すように、ドレイン-ソース間電流Iが流れる。この状態において、ゲート電極17に電圧Vgsを印加すると、チャネル領域14に、図11bに示すように空乏層22が形成される。これにより、電流Iは遮断される。このように、ゲート電極17に印加する電圧をON/OFFすることにより、ドレイン-ソース間電流Iを制御することができる。以上に説明した実施形態に係る半導体装置10によれば、ドレイン領域13が、互いに電気的に分離している複数の帯状部12bによって構成されている。従って、平面状のドレイン領域を有する従来の半導体装置と比較して、装置の専有面積を増加させることなく、ドレインゲート間の抵抗を増加させることができる。半導体装置10の耐圧は、主にドレイン-ゲート間抵抗が大きいほど高くなる。従って、実施形態に係る半導体装置10によれば、耐圧を向上させることができる。なお、装置の専有面積を増加させることなく、より耐圧を向上させたい場合には、ドレイン領域14の断面積S図4をより小さくすることにより、ドレインゲート間の抵抗を増加させればよい。または、ドレインゲート間の長さLDG図2、3を長くすることにより、ドレインゲート間の抵抗を増加させればよい。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、アクティブ層12の複数の帯状部12bは、図12に示すように、これらの間に、複数の帯状部12bと反対の導電型の不純物層である分離層32が設けられることにより、互いに電気的に分離されてもよい。なお、図12に示す構造は、図6に示される第1のレジスト層19をマスクとして用いて、平面状のアクティブ層18に、このアクティブ層18と反対の導電型のイオンを注入することによって形成すればよい。また、上述の実施形態に係る半導体装置10は単一のFETであったが、実施形態に適用される半導体装置は、図13に示すように、複数のFETを並列に配列した構造であってもよい。すなわち、複数のドレイン電極15がドレインパッド32に接続されるとともに、複数のソース電極16がソースパッド33に、複数のゲート電極17がゲートパッド34にそれぞれ接続された構造であってもよい。なお、この半導体装置において、ソース電極16とゲートパッド34とは重なる構造になるため、ソース電極16は、ゲートパッド34と電気的に絶縁される、例えばエアブリッジ配線構造となる。また、上述の実施形態に係る半導体装置10において、化合物半導体層11はGaAs、アクティブ層12はn-GaAsであったが、化合物半導体層およびアクティブ層の材料は限定されず、例えば化合物半導体層がGaN、アクティブ層がn-GaNであっても、実施形態に係る効果と同様の効果を得ることができる。