少なくとも1つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも1つのビット線のビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイと、前記ビットセルへのアクセス中に、前記ワード線電圧を、i第1の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化する、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持する、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第2の電圧レベルに変化する、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持する、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化する、ように制御するように構成されたワード線ドライバ回路と、を備えるメモリ回路であって、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、メモリ回路。前記ワード線ドライバ回路が、i前記ビットセルがアクセスされないときに第1の低コンダクタンス、ii前記第1の変化期間中に中間コンダクタンス、iii前記第1の遅延期間中に第2の低コンダクタンス、iv前記第2の変化期間及び前記第2の遅延期間中に高コンダクタンス、v前記第3の変化期間中に第3の低コンダクタンス、を有する、供給電圧源と前記ワード線との間の電流路を提供し、前記中間コンダクタンスが前記第1の低コンダクタンスと前記高コンダクタンスとの間である、請求項1に記載のメモリ回路。前記第1の低コンダクタンスと前記第2の低コンダクタンスが共通の低コンダクタンスである、請求項2に記載のメモリ回路。前記第3の低コンダクタンスが前記共通の低コンダクタンスである、請求項3に記載のメモリ回路。前記供給電圧源と前記ワード線との間の前記電流路が、並列に配置された弱トランジスタ及び強トランジスタを通る、請求項2に記載のメモリ回路。前記ワード線ドライバ回路が、前記弱トランジスタと前記強トランジスタを、i前記ビットセルがアクセスされていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、ii前記第1の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iii前記第1の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iv前記第2の変化期間及び前記第2の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、v前記第3の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、ように制御する、請求項5に記載のメモリ回路。前記第2の変化期間及び前記第2の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にある、請求項6に記載のメモリ回路。ワード線ドライバ回路が、ワード線選択信号に応答して前記ワード線を前記ワード線電圧に駆動するように構成されたバッファ回路を備え、前記弱トランジスタと前記強トランジスタが前記供給電圧源から前記バッファ回路に電力供給電流を提供する、請求項5に記載のメモリ回路。前記ワード線ドライバ回路がまた、前記ビットセルへの読み出しアクセス中に、前記ワード線電圧を、i第1の通常モード変化期間中に前記第1の電圧レベルから前記高電圧レベルに変化する、ii通常モード遅延期間中に前記高電圧レベルを実質的に維持する、iii第2の通常モード変化期間中に前記高電圧レベルから前記第1の電圧レベルに変化する、ように制御される基本モードで動作するように構成される、請求項1に記載のメモリ回路。前記少なくとも1つのビットセルに結合され、起動信号によって起動されるときに前記ビット線から前記データ信号を読み出すように構成されたセンスアンプと、遅延期間後に前記ビットセルのアクセス動作中に前記起動信号を前記センスアンプに供給するように構成された遅延回路とを備え、前記ワード線回路が前記基本モードで動作しているときに、前記遅延回路が前記遅延期間を減少させるように構成される、請求項9に記載のメモリ回路。前記ワード線ドライバ回路が、1つ又は複数の受信した構成信号に基づいて前記第1の遅延期間の複数の値の間で選択するように構成される、請求項1に記載のメモリ回路。前記ワード線ドライバ回路が、1つ又は複数の受信した構成信号に基づいて前記第1の変化期間の複数の値の間で選択するように構成される、請求項2に記載のメモリ回路。データ値を格納するためのビットセル手段のアレイを備え、前記アレイが、少なくとも1つのビット線及びワード線に結合されたビットセル手段を含み、前記ビットセル手段が、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも1つのビット線のビット線との間の電流路を提供するためのワード線トランジスタ手段とを有し、前記ビットセル手段へのアクセス中に、前記ワード線電圧を、i第1の変化期間中に前記ワード線トランジスタ手段が低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタ手段が中間コンダクタンスを有する中間電圧レベルに変化する、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持する、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタ手段が高コンダクタンスを有する第2の電圧レベルに変化する、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持する、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化する、ように制御するためのワード線ドライバ手段と、を備えるメモリ回路であって、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、メモリ回路。少なくとも1つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記ビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイを有するメモリ回路を作動させる方法であって、i第1の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化するステップと、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持するステップと、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第2の電圧レベルに変化するステップと、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持するステップと、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化するステップと、を含み、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、方法。ワード線ドライバ回路が供給電圧源と前記ワード線との間の電流路を提供する、請求項14に記載の方法であって、i前記ビットセルがアクセスされないときに第1の低コンダクタンス、ii前記第1の変化期間中に中間コンダクタンス、iii前記第1の遅延期間中に第2の低コンダクタンス、iv前記第2の変化期間及び前記第2の遅延期間中に高コンダクタンス、v前記第3の変化期間中に第3の低コンダクタンス、を提供するように前記電流路を制御することを含み、前記中間コンダクタンスが前記第1の低コンダクタンスと前記高コンダクタンスとの間である、方法。前記第1の低コンダクタンスと前記第2の低コンダクタンスが共通の低コンダクタンスである、請求項15に記載の方法。前記第3の低コンダクタンスが前記共通の低コンダクタンスである、請求項16に記載の方法。前記供給電圧源と前記ワード線との間の前記電流路が、並列に配置された弱トランジスタ及び強トランジスタを通る、請求項15に記載の方法。前記弱トランジスタと前記強トランジスタを、i前記ビットセルが読み出されていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、ii前記第1の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iii前記第1の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iv前記第2の変化期間及び前記第2の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、v前記第3の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、ように制御することを含む、請求項18に記載の方法。前記第2の変化期間及び前記第2の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にある、請求項19に記載の方法。前記弱トランジスタと前記強トランジスタが前記供給電圧源からバッファ回路に電力供給電流を提供し、前記バッファ回路がワード線選択信号に応答して前記ワード線を前記ワード線電圧に駆動する、請求項18に記載の方法。前記ビットセルへのアクセス中に、前記ワード線電圧を、i第1の通常モード変化期間中に前記第1の電圧レベルから前記高電圧レベルに変化する、ii通常モード遅延期間中に前記高電圧レベルを実質的に維持する、iii第2の通常モード変化期間中に前記高電圧レベルから前記第1の電圧レベルに変化する、ように制御される基本モードで動作することを含む、請求項14に記載の方法。遅延期間後に前記ビットセルのアクセス動作中にセンスアンプに起動信号を供給するステップと、前記ワード線回路が前記基本モードで動作しているときに前記遅延期間を減少させるステップとを含む、請求項22に記載の方法。1つ又は複数の受信した構成信号に基づいて前記第1の遅延期間の複数の値の間で選択することを含む、請求項14に記載の方法。1つ又は複数の受信した構成信号に基づいて前記第1の変化期間の複数の値の間で選択することを含む、請求項15に記載の方法。より小さい集積回路の幾何学的形状の使用userと、電力消費を低減することを目指してメモリの動作電圧が低下されることに起因して、メモリ回路内の回路素子のサイズがより小さくなるのに伴って増加していく問題は、メモリと関連したアクセス妨害マージンaccessdisturbmarginである。ビットセルへの読み出しアクセスがなされるとき、格納されているデータ値が、ビット線と内部ノードとの間で共有している電荷などの影響のために不正確に読み出されて、結果としてビットセル内の安定性の問題が生じる場合がある。一態様から見て、本発明は、少なくとも1つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも1つのビット線のビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイと、前記ビットセルへのアクセス中に、前記ワード線電圧を、i第1の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化する、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持する、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第2の電圧レベルに変化する、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持する、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化する、ように制御するように構成されたワード線ドライバ回路と、を備えるメモリ回路であって、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、メモリ回路を提供する。本技術は、ワード線電圧が、読み出しアクセスと書き込みアクセスとのいずれか又は両方中に、ワード線トランジスタが中間コンダクタンスを有するレベルに最初に変化し、次いで、ワード線トランジスタが高コンダクタンスを有するレベルに変化する前の第1の遅延期間中に実質的にこのレベルに保たれるように制御される、メモリを提供する。ワード線電圧のこのステッピングは、ビットセルのアクセス妨害を低減し、これによりメモリの信頼性を高める。上記で概説されたワード線電圧の変化は、前記ワード線ドライバ回路が、i前記ビットセルがアクセスされないときに第1の低コンダクタンス、ii前記第1の変化期間中に中間コンダクタンス、iii前記第1の遅延期間中に第2の低コンダクタンス、iv前記第2の変化期間及び前記第2の遅延期間中に高コンダクタンス、v前記第3の変化期間中に第3の低コンダクタンス、を有する、供給電圧源と前記ワード線との間の電流路を提供し、前記中間コンダクタンスが前記第1の低コンダクタンスと前記高コンダクタンスとの間である、ように配置された幾つかの実施形態において達成されてもよい。種々の低コンダクタンスレベルは、異なる絶対値を有してもよいが、ほんの幾つかの実施形態において、これらは共通の低コンダクタンスであってもよい。他の実施形態において、例えば、第2の低コンダクタンスは、第1の低コンダクタンスレベル及び第3の低コンダクタンスレベルよりも高い絶対値を有してもよい。したがって、第2の低コンダクタンスはまた、第2の中間コンダクタンスレベルと考えることもできる。第2の低コンダクタンスは、第1の変化期間中に用いられる中間コンダクタンスよりも低いコンダクタンスを示すことを意図された用語である。供給電圧源とワード線との間の電流路のコンダクタンスの変化は、種々の異なる方法で達成されてもよい。幾つかの実施形態において、この電流路は、並列に配置された弱トランジスタ及び強トランジスタを通るように配置されてもよい。上記の配置によれば、供給電圧源とワード線との間の電流路のコンダクタンスの適切な変化は、前記ワード線ドライバ回路が、前記弱トランジスタ及び前記強トランジスタを、i前記ビットセルが読み出されていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、ii前記第1の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iii前記第1の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、iv前記第2の変化期間及び前記第2の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、v前記第3の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、ように制御するときに達成されてもよい。弱トランジスタは、幾つかの実施形態においては、強トランジスタが導電性であるのと同時に導電性であってもよいが、他の実施形態においては、弱トランジスタは、強トランジスタがオンに切り換えられるときにオフに切り換えられることが便利である。幾つかの実施形態において、ワード線ドライバ回路は、ワード線選択信号に応答してワード線をワード線電圧に駆動するためのバッファ回路であってもよい。これに関連して、弱トランジスタと強トランジスタは、供給電圧源からバッファ回路に電力供給電流を提供するように作用してもよい。幾つかの実施形態はまた、前記ビットセルへのアクセス中に、前記ワード線電圧を、i第1の通常モード変化期間中に前記第1の電圧レベルから前記高電圧レベルに変化する、ii通常モード遅延期間中に前記高電圧レベルを実質的に維持する、iii第2の通常モード変化期間中に前記高電圧レベルから前記第1の電圧レベルに変化する、ように制御される基本モードで動作してもよい。ビット線を読み出すためのセンスアンプは、ワード線回路が基本モード又は2ステップワード線電圧信号を用いるモードのいずれで動作しているかに応じて変化する、遅延を伴って生成された起動信号によって起動されてもよい。2ステップワード線電圧信号の特徴、特に第1のステップの高さは、変化してもよく、特に第1のステップの高さ及び第1のステップの持続時間は、メモリによって受信された1つ又は複数の構成信号に依存して選択可能であってもよい。別の態様から見て、本発明は、データ値を格納するためのビットセル手段のアレイであって、前記アレイが、少なくとも1つのビット線及びワード線に結合されたビットセル手段を含み、前記ビットセル手段が、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも1つのビット線のビット線との間の電流路を提供するためのワード線トランジスタ手段とを有する、ビットセル手段のアレイと、前記ビットセル手段へのアクセス中に、前記ワード線電圧を、i第1の変化期間中に前記ワード線トランジスタ手段が低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタ手段が中間コンダクタンスを有する中間電圧レベルに変化する、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持する、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタ手段が高コンダクタンスを有する第2の電圧レベルに変化する、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持する、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化する、ように制御するためのワード線ドライバ手段と、を備え、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、メモリ回路を提供する。さらなる態様から見て、本発明は、少なくとも1つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記ビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイを有するメモリ回路を作動させる方法であって、i第1の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第1の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化するステップと、ii第1の遅延期間中に前記中間電圧レベルを実質的に維持するステップと、iii第2の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第2の電圧レベルに変化するステップと、iv第2の遅延期間中に前記第2の電圧レベルを実質的に維持するステップと、v第3の変化期間中に前記第2の電圧レベルから前記第1の電圧レベルに変化するステップと、を含み、前記中間電圧レベルが前記第1の電圧レベルと前記第2の電圧レベルとの間である、方法を提供する。本発明の上記の、及び他の目的、特徴、及び利点は、付属の図面と併せて読まれるべき例証となる実施形態の以下の詳細な説明から明らかとなるであろう。図1は、ビットセル4のアレイを含むメモリ回路2を概略的に例証する。ワード線6は、ビットセル4の行を横切って走り、ワード線電圧VWLを各ビットセル4と関連したワード線トランジスタに搬送するように作用する。ワード線トランジスタ12は、データ値をのせて運ぶビットセル4内のノードとビットセル4の列に結合された対応するビット線8との間の電流路を提供する。ビット線8に連結されるセンスアンプ10は、読み出されているビットセル4に結合されたビット線8の間の電圧差を検出し、且つ読み出されているデータ値に対応する出力データ信号を生成するように作用する。メモリ回路2は、典型的には多くのさらなる回路素子を収容することが理解されるであろう。これらは明瞭さの為に図1から省略されている。メモリ回路2は、他の回路素子と一緒に、例えばプロセッサコア、入力/出力回路、キャッシュメモリなどに対応する部分も支持するシステム-オン-チップ集積回路内のような、集積されたチップ内に提供することができることがさらに理解されるであろう。図2は、ビットセル4内に格納されているデータ値に対応する信号を搬送するノードVnodeをもつビットセル4を概略的に例証する。ワード線トランジスタ12は、ビットセル4をそれぞれのビット線8に結合する。ワード線トランジスタ12がオンに切り換えられるすなわち低コンダクタンス状態から高コンダクタンス状態又は中間コンダクタンス状態に動かされるとき、ビットセル4内に格納されているデータ値に基づいてビット線8上の電圧が変化するであろう。ビットセル4に結合された2つのビット線8の間の電圧の差が、センスアンプ10によって検出される。センスアンプ10は、遅延回路14から受信した起動信号によって起動される。遅延回路14は、読み出しアクセスの開始後の所与の遅延期間の後で、センスアンプ10をオンに切り換えるように作用する。これは、読み出しアクセスの始まりから十分な時間が経過するまで、ビット線8がそれらの間の電圧差を感知することができる電圧レベルに到達しないので、電力を節約する。例えば、後述するような2ステップワード線電圧の使用によって読み出しアクセスが遅くされる場合、全体としての読み出しアクセスが遅くされるので、センスアンプ10の起動を遅延するのが適切である。この場合、2ステップワード線電圧信号が用いられているときのセンスアンプ10における起動信号の到着を遅延するために、付加的な遅延線16が遅延回路14の信号路に切り換えられる。通常のワード線電圧信号が用いられているとき、余分の遅延線16は選択されず、起動信号は読み出しアクセス内でより早く到着するであろう。バッファ18は、ワード線トランジスタ12のゲートに結合されたワード線20を駆動するように作用する。バッファ18は、並列に結合された弱トランジスタ22及び強トランジスタ24を介して供給電圧源Vddに結合される。弱トランジスタ22は、オンに切り換えられるときに比較的低いコンダクタンスを有することになる物理的に小さいヘッダのトランジスタとして形成される。強トランジスタ24は、オンに切り換えられるときにより高いコンダクタンスを有することになる物理的により大きいヘッダのトランジスタとして形成される。弱トランジスタ22のみがオンに切り換えられ、且つバッファ18に電力を供給するとき、バッファ18をワード線20上で駆動することができる電圧の変化速度が低下するであろう。対照的に、強トランジスタ24がオンに切り換えられるとき、バッファ18は、フルレールに近いnearfullrailワード線電圧例えばVddに近似するを提供するためにワード線20を迅速に駆動する。ワード線選択信号selは、バッファ18によって受信され、ビットセル4の所与の行が読み出しのために選択されるときにワード線20上で信号を生成するように作用する。選択信号selはまた、ワード線電圧制御回路26にも供給される。ワード線電圧制御回路26は、読み出し及び書き込みアクセスをすると、2ステップワード線電圧を生成するために、弱トランジスタ22及び強トランジスタ24をオンに切り換える及びオフに切り換える信号を生成するように作用する。特に、選択信号における立ち上がりエッジが検出されるとき、ワード線電圧制御信号26は、バッファ18がワード線電圧を中間レベルまで駆動する間の、第1の変化期間にわたって、弱トランジスタ22をオンに切り換えるように作用する。ワード線電圧コントローラ26が、次いで、弱トランジスタ22をオフに切り換える弱トランジスタ22を低コンダクタンス状態にする。これは、バッファ18を供給電圧源Vddから実質的に隔離し、その結果として、ワード線20上のワード線電圧が浮動し、これにより実質的に一定のままとなる。この期間中に、バッファ18によって動的に駆動されていないときに、ワード線電圧の小さな変化が起こる場合があることが理解されるであろう。しかしながら、非駆動期間の間、バッファ18がその電力供給から効果的に隔離される状態で、ワード線電圧は、その中間電圧レベルを実質的に維持し、電気的な意味で浮動すると考えることができる。ワード線20上の中間電圧レベルが維持される間の、第1の遅延期間後に、ワード線電圧制御回路26は、強トランジスタ24をオンに切り換える。強トランジスタ24は、供給電圧源Vddとバッファ18との間の高コンダクタンス路を提供する。したがって、バッファ18は、ワード線20を中間電圧レベルよりも高いワード線電圧に迅速に駆動することができる。この高電圧レベルは、第2の遅延期間にわたって維持される。この第2の遅延期間の終わりは、選択信号Selがアサート停止されるときに判定され、この時点で、バッファ18がワード線20をその元の開始電圧に戻るように駆動し、ワード線電圧制御回路26が強トランジスタ24をオフに切り換える。弱トランジスタ22は、この第2の遅延期間の間はオフに切り換えられたままであってもよく、又は弱トランジスタ22は、強トランジスタ24がワード線20を駆動するのを支援するようにオンに切り換えられてもよい。上記の及び以下の説明の例では、ワード線電圧は、ビットセル4が読み出されていないときlowであり、且つビットセル4が読み出されているときhighであるように示されている。これらの信号レベルは種々のトランジスタ及び他の回路素子の適切な変換で逆にすることが可能であることが当業者には理解されるであろう。こうした修正は本技術内に包含される。上記は、読み出しアクセスとの関連で説明される。ワード線電圧上での同じ制御はまた、又は代替的に書き込みアクセス中に必要に応じて用いることができる。これは、書き込み動作中に選択された行内の選択されていない列のビットセルにおいて読み出し妨害が起こることがあるという問題に対処する一助となる。図3は、読み出し及び書き込みアクセス中の図2の回路内の複数の信号の変化を例証する。信号線Aは、弱トランジスタ22を弱ワード線駆動期間にわたってオンにするすなわち弱トランジスタを高コンダクタンス状態にするように作用する、弱トランジスタ22に供給された信号の変化を例証する。この弱ワード線駆動期間は、ワード線電圧制御回路26に供給された構成信号ETcontrol;延長時間制御extendedtimecontrolに基づいて変化することができる。弱ワード線駆動期間の持続時間は、到達され且つその後ワード線電圧浮動遅延中に維持される、中間電圧の大きさを制御する。信号Bは、強トランジスタ24をオン及びオフにする信号を例証する。弱ワード線駆動期間の後及びワード線浮動遅延が終わるまで、強トランジスタ24はオフにされたままである。次いで、強トランジスタ24がオンにされる低コンダクタンス状態から高コンダクタンス状態に動かされるこれは、バッファ18がワード線20をフルレール供給電圧レベル又はこのレベルの近くに迅速に駆動することができるという結果を有する。信号Cは、バッファ18に供給される選択信号の相対的なタイミングを例証する。選択信号の立ち上がりエッジは、ワード線電圧制御回路26によって検出され、ワード線電圧制御回路26の始動を開始するのに用いられる。特に、選択信号selの立ち上がりエッジは、弱ワード線駆動期間にわたってオンに切り換えられる弱トランジスタ22を起動する。選択信号の立ち下りエッジは、結果としてバッファ18がワード線20上のワード線電圧をlowに駆動し、また、ワード線電圧コントローラ26をトリガして強トランジスタ24をオフに切り換えることになる。信号Dは、経時的なワード線電圧の変化を例証する。弱トランジスタ22がオンに切り換えられるとき、ワード線電圧は中間レベルに駆動される。中間電圧レベルは、浮動期間の間、実質的に維持される。強トランジスタ24がオンにされるとき、ワード線電圧がより高く駆動され、迅速にフルレール値に到達する。選択信号selがアサート停止されるとき、ワード線電圧がlowに駆動され、強トランジスタ24がオフに切り換えられる。経時的なワード線電圧の変化に沿った種々の点が信号D上にマークされる。AからBまでの時間は、ワード線電圧が、ワード線トランジスタ12が低コンダクタンスを有する第1の電圧レベルからワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化される、第1の変化期間に対応する。BからCまでの期間は、ワード線電圧が中間電圧レベルに実質的に維持される間の、第1の遅延期間に対応する。CからDまでの期間は、ワード線電圧が中間電圧レベルからワード線トランジスタ12が高コンダクタンスを有する第2の電圧レベルに変化される間の、第2の変化期間に対応する。DからEまでの期間は、ワード線電圧が第2の電圧レベルに実質的に維持される間の、第2の遅延期間に対応する。EからFまでの期間は、ワード線電圧が第2の電圧レベルから第1の電圧レベルに変化される間の、第3の変化期間に対応する。ワード線電圧を第1の電圧レベルに戻すことで、ワード線トランジスタ単数又は複数12が低コンダクタンス状態に戻る。バッファ18と組み合わせて前述のタイミングで弱トランジスタ22及び強トランジスタ24をオンに切り換えること及びオフに切り換えることは、時間と共に変化するコンダクタンスを有する、供給電圧源Vddとワード線20との間の電流路を提供するように作用する。特に、ビットセルが読み出されていないときの期間X~Aの間、この電流路は第1の低コンダクタンスを有する。第1の変化期間に対応する期間A~Bの間、電流路は、オンに切り換えられている弱トランジスタ22とオフに切り換えられている強トランジスタ24に対応する中間コンダクタンスを有する。第1の遅延期間に対応する期間B~Cの間、電流路は、オフに切り換えられている弱トランジスタ22及び強トランジスタ24の両方に対応する第2の低コンダクタンス第1の低コンダクタンスと同じであってもよいを有する。第2の変化期間と第2の遅延期間に対応する期間C~Eの間、電流路は、オンに切り換えられている強トランジスタ24に対応する高コンダクタンスを有する。第3の変化期間を通して延長する期間E~Zの間、電流路は、第1の低コンダクタンス及び第2の低コンダクタンスと同じであってもよい第3の低コンダクタンスを有する。中間コンダクタンスは、大きさにおいて第1の低コンダクタンスと高コンダクタンスとの間である。信号Eは、読み出し動作が進行する際のデータ値を搬送するビットセル4内のノード電圧Vnodeの変化を例証する。ワード線トランジスタ12が切り換えられ且つデータ値をビット線8に結合する際に、電圧は、最初にその定常状態から乱されることが判るであろう。しかしながら、2ステップワード線電圧信号の第1の部分の期間中にワード線電圧が低下されるので、ワード線トランジスタ12は、部分的にのみオンに切り換えられ中間レベルのコンダクタンスで、したがって、ビットセル4内のノードで格納されたデータ値への妨害が低減される。このデータ値の妨害の低減は、ビットセル4に対してより良好なアクセス妨害マージンを提供するのに十分なものである。ワード線トランジスタ12を通して低下されたコンダクタンスは、ビット線8がビット線電圧を変化させる速度を低下させ、したがって、センスアンプ10の起動が、遅くなった読み出しアクセスに対応して既に説明したように遅延される場合がある。強トランジスタ24がオンに切り換えられ、且つワード線電圧がフルレール値に駆動されるとき、データ値は、その定常状態に戻る前に再び、しかし減少された量だけ乱される。ワード線電圧の2ステップの性質の総合的な影響は、信号Eに例証されるようにビットセル4内のノードで格納されたデータ値の妨害の大きさを減少させることである。図4は、ワード線電圧制御回路26に対する延長時間制御信号ETcontrolの効果を概略的に例証する。これらは2ビットの制御信号である。制御信号が00のとき、既に説明された2ステップワード線電圧信号は用いられず、代わりに、例証されるように単純な方形波ワード線電圧信号が用いられる。制御信号が01のとき、基本2ステップワード線電圧信号が生成され、図示のように用いられる。ワード線電圧制御回路26は、第1の遅延期間中にワード線電圧の浮動電圧レベルを下げること又は第1の遅延期間を延長することのいずれかによって10又は11である制御信号に応答する。浮動電圧レベルを下げることは、弱トランジスタ22をより短い期間にわたってオンに切り換えること、すなわち弱ワード線駆動期間を減少させることによって達成されてもよい。ワード線電圧が中間レベルを維持することを許される第1の遅延期間は、強トランジスタ24をオンに切り換えることを制御するワード線電圧制御回路26内の適切な遅延線の使用によって延長されてもよい。図5は、図2の回路の動作に対応する流れ図を概略的に例証する。ステップ28において、処理は、選択信号がバッファ18によって受信され且つワード線電圧制御回路26がhighになるまで待つ。ステップ30において、弱トランジスタ22がオンに切り換えられる。ステップ32において、ワード線電圧制御回路は、弱ワード線駆動期間が終わるのを待つ。弱ワード線駆動期間が終わるとき、ステップ34は、弱トランジスタ22をオフに切り換える。ステップ36は、ワード線浮動期間が終わるまで待つ。ワード線浮動期間が終わったとき、ステップ38は強トランジスタ24をオンに切り換える。ステップ40は、選択信号がlowになるまで待つ。ステップ42は、強トランジスタ24をオフに切り換える。本発明の例証となる実施形態が付属の図面を参照しながら本明細書で詳細に説明されているが、本発明はこれらの正確な実施形態に限定されるものではなく、添付の請求項によって定義される場合の本発明の精神及び範囲から逸脱することなく当業者によってそこに種々の変化及び修正を加えることができることが理解される。