"複数の第1ビット線を駆動する第1ビット線駆動回路と、複数の第2ビット線を駆動する第2ビット線駆動回路と、複数の第1ワード線及び複数の第2ワード線を駆動するワード線駆動回路と、複数の第1メモリセルを有する第1セルアレイ及び複数の第2メモリセルを有する第2セルアレイと、を有し、前記第1メモリセルは、ゲート電極が前記複数の第1ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第1ビット線のいずれか一に電気的に接続された第1トランジスタと、一方の電極が前記第1トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第1容量素子と、を有し、前記第2メモリセルは、ゲート電極が前記複数の第2ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第2ビット線のいずれか一に電気的に接続された第2トランジスタと、一方の電極が前記第2トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第2容量素子と、を有し、前記第1セルアレイは、前記第1ビット線駆動回路上に重畳して設けられ、前記第2セルアレイは、前記第2ビット線駆動回路上に重畳して設けられることを特徴とする記憶装置。請求項1において、前記第1トランジスタ及び前記第2トランジスタが酸化物半導体を活性層に用いたトランジスタであることを特徴とする記憶装置。請求項1又は請求項2において、前記第1ビット線駆動回路及び前記第2ビット線駆動回路並びに前記ワード線駆動回路が多結晶又は単結晶のシリコン又はゲルマニウムを活性層に用いたトランジスタを有することを特徴とする記憶装置。請求項1乃至請求項3のいずれか一項において、前記第1セルアレイ及び前記第2セルアレイが、複数のセルアレイ層を有することを特徴とする記憶装置。請求項1乃至請求項4のいずれか一項に記載の記憶装置を有する半導体装置。ところで、半導体記憶装置以下、単に記憶装置ともいうには、揮発性メモリに分類されるDRAM、SRAM、不揮発性メモリに分類されるマスクROM、EPROM、EEPROM、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、DRAMは、トランジスタとキャパシタ以下、容量素子ともいうでメモリセルを構成する単純な構造を有しており、SRAM等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。上述したように、DRAMは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が増加し、消費電力が嵩んでしまう。また、大記憶容量化を図るためにメモリセルの数を増やすと、一のビット線に接続されるメモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。よって、ビット線の有する寄生容量と寄生抵抗が増大するため、容量素子の面積縮小化により各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記電荷量の差、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。また、メモリセルの数を増やすと、ビット線の場合と同様に、一のワード線に接続されるメモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よって、ワード線の有する寄生容量と寄生抵抗が増大するため、ワード線に入力された信号のパルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線を介してトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、メモリセルによって、データが書き込まれない、データを十分に保持しきれずに消失してしまう、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、データの書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。上述の課題に鑑み、本発明の一態様は、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明の一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明の一態様は、上記記憶装置を用いることで、高集積化された半導体装置を実現することを、目的の一とする。或いは、本発明の一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを、目的の一とする。本発明者らは、一のビット線に接続されるメモリセルの数を小さく抑え、代わりにビット線の数を増やすことで、メモリセルの数が増大してもビット線の寄生容量、寄生抵抗を小さく抑えることができるのではないかと考えた。ただし、ビット線の数が増加すると、複数のメモリセルで構成されるセルアレイのレイアウトが一方向に長く伸びた形状となり、そのアスペクト比が1からかけ離れてしまう。セルアレイのアスペクト比が1からかけ離れると、記憶装置の汎用性が低くなる。また、記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約が大きくなる。そこで、本発明の一態様に係る記憶装置では、複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、上記複数のビット線は、複数のビット線駆動回路によってグループごとにその駆動が制御されるようにする。上記構成により、アスペクト比が1に近づくようにセルアレイのレイアウトを設計することが容易となる。さらに、本発明の一態様では、上記複数のビット線駆動回路と、ワード線駆動回路とを含めた駆動回路上に、セルアレイを形成する。駆動回路とセルアレイが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。具体的には、本発明の一態様は、複数の第1ビット線を駆動する第1ビット線駆動回路と、複数の第2ビット線を駆動する第2ビット線駆動回路と、複数の第1ワード線及び複数の第2ワード線を駆動するワード線駆動回路と、複数の第1メモリセルを有する第1セルアレイ及び複数の第2メモリセルを有する第2セルアレイと、を有し、前記第1メモリセルは、ゲート電極が前記複数の第1ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第1ビット線のいずれか一に電気的に接続された第1トランジスタと、一方の電極が前記第1トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第1容量素子と、を有し、前記第2メモリセルは、ゲート電極が前記複数の第2ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第2ビット線のいずれか一に電気的に接続された第2トランジスタと、一方の電極が前記第2トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第2容量素子と、を有し、前記第1セルアレイは、前記第1ビット線駆動回路上に重畳して設けられ、前記第2セルアレイは、前記第2ビット線駆動回路上に重畳して設けられることを特徴とする記憶装置である。加えて、本発明の一態様では、駆動回路に用いるトランジスタなどの半導体素子に、シリコンやゲルマニウムなどの半導体を用いる。また、セルアレイのメモリセルが有するトランジスタに、上記シリコンやゲルマニウムなどよりもバンドギャップが広い酸化物半導体などの半導体を用いる。酸化物半導体などのバンドギャップの広い半導体を活性層に用いたトランジスタは、シリコンやゲルマニウムなどの半導体を用いたトランジスタに比べて、オフ電流が著しく低い。よって、上記オフ電流の著しく低いトランジスタをメモリセルに用いることで、容量素子からの電荷のリークを防ぐことができる。そのため、メモリセルの微細化により容量素子が小さくなったとしても、リフレッシュ動作の頻度が増大するのを防ぐことができる。すなわち、前記第1トランジスタ及び前記第2トランジスタが酸化物半導体を活性層に用いたトランジスタであることを特徴とする記憶装置も本発明の一態様である。一方、多結晶または単結晶のシリコンまたはゲルマニウムなどの半導体を活性層に用いたトランジスタは、上記バンドギャップの広い半導体を活性層に用いたトランジスタに比べて移動度が高い。よって、上記移動度の高いトランジスタを駆動回路に用いることで、記憶装置を高速で駆動させることができる。すなわち、前記第1ビット線駆動回路及び前記第2ビット線駆動回路並びに前記ワード線駆動回路が多結晶又は単結晶のシリコン又はゲルマニウムを活性層に用いたトランジスタを有することを特徴とする記憶装置も本発明の一態様である。本発明の一態様に係る記憶装置は、ビット線に電気的に接続される素子数を低減することが可能である。すなわち、当該ビット線の寄生容量を低減することが可能である。また、ビット線に電気的に接続される素子数を低減することに付随して、当該ビット線を短縮することが可能である。すなわち、当該ビット線の寄生抵抗を低減することが可能である。これにより、メモリセルに設けられる容量素子の容量値容量素子のサイズが低減された場合であっても、当該メモリセルにおけるデータの保持が可能となる。したがって、単位面積あたりの記憶容量を高めることができる。或いは、本発明の一態様に係る記憶装置は、上記構成により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる。或いは、本発明の一態様に係る半導体装置は、上記記憶装置を用いることで、集積度を高め、小型化することができる。或いは、本発明の一態様に係る半導体装置は、上記記憶装置を用いることで、信頼性を高めることができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplayなど、半導体膜を用いた回路素子を画素部又は駆動回路に有している半導体表示装置が、その範疇に含まれる。実施の形態1まず、本発明の一態様の記憶装置について図1~図5を参照して説明する。<記憶装置の構造例>図1は、本発明の一態様の記憶装置の構造例を示す概念図である。図1に示す記憶装置は、半導体基板100を用いて設けられたワード線駆動回路101と、第1ビット線駆動回路102aと、第2ビット線駆動回路102bと、第3ビット線駆動回路102cと、第1ビット線駆動回路102a上に重畳して設けられる第1セルアレイ103aと、第2ビット線駆動回路102b上に重畳して設けられる第2セルアレイ103bと、第3ビット線駆動回路102c上に重畳して設けられる第3セルアレイ103cと、を有する。なお、図1においては、ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3ビット線駆動回路102cと、第1セルアレイ103a乃至第3セルアレイ103cとを離間して図示しているが、当該記憶装置において両者は重なって設けられている。なお、半導体基板100としては、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第14族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。なお、図1においては、記憶装置が3種のビット線駆動回路及び3種のセルアレイを有する構成について示しているが、当該記憶装置がk種kは、2以上の自然数のビット線駆動回路と、それぞれが対応するビット線駆動回路上に重畳して設けられるk種のセルアレイを有する構成とすることも可能である。<セルアレイの構成例>図2は、セルアレイ第1セルアレイ103a~第3セルアレイ103cの構成例を示す回路図である。図2に示す第1セルアレイ103aは、複数の第1ワード線104aと、複数の第1ビット線105aと、マトリクス状に配設された複数の第1メモリセル106aと、を有する。なお、複数の第1メモリセル106aのそれぞれは、ゲート電極が複数の第1ワード線104aのいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が複数の第1ビット線105aのいずれか一に電気的に接続されるトランジスタ107aと、一方の電極が当該トランジスタ107aのソース電極及びドレイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素子108aと、を有する。また、複数の第1ワード線104aのそれぞれは、ワード線駆動回路101によって電位が制御される。すなわち、ワード線駆動回路101は、第1メモリセル106aが有するトランジスタのスイッチングを制御する回路である。また、複数の第1ビット線105aのそれぞれは、第1ビット線駆動回路102aによって電位の制御及び電位の判別が行われる。具体的には、特定の第1メモリセル106aに対してデータの書き込みを行う際には、当該特定の第1メモリセル106aに電気的に接続された第1ビット線105aの電位が第1ビット線駆動回路102aによって当該データに対応した電位となるように制御され、当該特定の第1メモリセル106aからデータの読み出しを行う際には、当該特定の第1メモリセル106aに電気的に接続された第1ビット線105aの電位の判別することで当該データの読み出しが行われる。すなわち、第1ビット線駆動回路102aは、第1メモリセル106aへのデータの書き込み及び当該データの読み出しを行う回路である。図2に示す第2セルアレイ103b及び第3セルアレイ103cも、図2に示す第1セルアレイ103aと同様の構成を有する。具体的には、第2セルアレイ103bは、複数の第2ワード線104bと、複数の第2ビット線105bと、マトリクス状に配設された複数の第2メモリセル106bと、を有する。なお、第2メモリセル106bは、第1メモリセル106aと同様の回路構成を有する。具体的には、複数の第2メモリセル106bのそれぞれは、ゲート電極が複数の第2ワード線104bのいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が複数の第2ビット線105bのいずれか一に電気的に接続されるトランジスタ107bと、一方の電極が当該トランジスタ107bのソース電極及びドレイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素子108bと、を有する。また、複数の第2ワード線104bのそれぞれは、ワード線駆動回路101によって電位が制御される。また、複数の第2ビット線105bのそれぞれは、第2ビット線駆動回路102bによって電位の制御及び電位の判別が行われる。同様に、第3セルアレイ103cは、複数の第3ワード線104cと、複数の第3ビット線105cと、マトリクス状に配設された複数の第3メモリセル106cと、を有する。なお、第3メモリセル106cは、第1メモリセル106a及び第2メモリセル106bと同様の回路構成を有する。具体的には、複数の第3メモリセル106cのそれぞれは、ゲート電極が複数の第3ワード線104cのいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が複数の第3ビット線105cのいずれか一に電気的に接続されるトランジスタ107cと、一方の電極が当該トランジスタ107cのソース電極及びドレイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素子108cと、を有する。また、複数の第3ワード線104cのそれぞれは、ワード線駆動回路101によって電位が制御される。また、複数の第3ビット線105cのそれぞれは、第3ビット線駆動回路102cによって電位の制御及び電位の判別が行われる。<駆動回路の構成例>図3は、駆動回路ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3ビット線駆動回路102c等の構成例を示すブロック図である。なお、図3中においては、機能ごとに分類された回路を互いに独立したブロックとして示すが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図3に示す記憶装置は、第1セルアレイ103a、第2セルアレイ103b、第3セルアレイ103c、駆動回路120を有している。駆動回路120は、ワード線駆動回路101と、第1ビット線駆動回路102a乃至第3ビット線駆動回路102cと、を有する。さらに、駆動回路120は、ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3ビット線駆動回路102cの動作を制御する制御回路110を有する。また、図3に示す第1ビット線駆動回路102aは、第1セルアレイ103aにおいて、選択されたメモリセルへのデータの書き込みを行う書き込み回路810と、第1セルアレイ103aから読み出されたデータを情報として含む信号を生成する読み出し回路811と、を有する。そして、書き込み回路810は、デコーダ812と、レベルシフタ813と、セレクタ814とを有する。なお、第2ビット線駆動回路102b及び第3ビット線駆動回路102cは、その回路構成が第1ビット線駆動回路102aと同じである。よって、第2ビット線駆動回路102b及び第3ビット線駆動回路102cの具体的な回路構成については、上述した第1ビット線駆動回路102aの回路構成を参照することができる。また、図3に示すワード線駆動回路101は、デコーダ815と、レベルシフタ816と、バッファ817とを有する。次いで、図3に示す駆動回路の具体的な動作例について述べる。図3に示す制御回路110に、アドレスAx、Ayを情報として含む信号ADが入力されると、制御回路110は、上記アドレスのメモリセルが、第1セルアレイ103a、第2セルアレイ103b、第3セルアレイ103cのいずれに属するかを判断する。そして、例えば上記メモリセルが第1セルアレイ103aに属していた場合、アドレスの列方向に関する情報であるアドレスAxを、第1セルアレイ103aに対応する第1ビット線駆動回路102aに送る。また、制御回路110は、データを情報として含む信号DATAを、上記第1ビット線駆動回路102aに送る。さらに、アドレスの行方向に関する情報であるアドレスAyをワード線駆動回路101に送る。第1セルアレイ103a乃至第3セルアレイ103cにおけるデータの書き込み動作、読み出し動作の選択は、制御回路110に供給される信号REReadenable、信号WEWriteenableなどによって選択される。例えば、第1セルアレイ103aにおいて信号WEによる書き込み動作が選択されると、制御回路110からの指示に従って、ワード線駆動回路101が有するデコーダ815において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ816によって振幅が調整された後、バッファ817において波形が処理され、第1セルアレイ103aに第1ワード線を介して入力される。一方、第1ビット線駆動回路102aでは、制御回路110からの指示に従って、デコーダ812において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ813によって振幅が調整された後、セレクタ814に入力される。セレクタ814では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、信号REによって読み出し動作が選択されると、制御回路110からの指示に従って、ワード線駆動回路101が有するデコーダ815において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ816によって振幅が調整された後、バッファ817において波形が処理され、第1セルアレイ103aに入力される。一方、第1ビット線駆動回路102aが有する読み出し回路811は、制御回路110からの指示に従って、デコーダ815により選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、読み出し回路811は、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。なお、本発明の一態様に係る記憶装置は、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、制御回路110は、記憶装置を構成する他の回路ワード線駆動回路101及び第1ビット線駆動回路102a乃至第3ビット線駆動回路102c並びに第1セルアレイ103a乃至第3セルアレイ103cと共に、一の基板を用いて形成されていても良いし、互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、制御回路110の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。<読み出し回路の構成例>次いで、読み出し回路の具体的な構成例について説明する。セルアレイから読み出される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、容量素子、スイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。しかし、読み出し回路は、セルアレイから読み出された電位に多少のばらつきが生じていても、より正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成することができる。図4は、読み出し回路の構成例を示す回路図である。図4に示す読み出し回路は、セルアレイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260を有する。また、図4に示す読み出し回路は、オペアンプ262を有している。スイッチング素子として機能するトランジスタ260は、そのゲート電極に与えられる信号Sigの電位に従って、オペアンプ262の非反転入力端子への電位Vdataの供給を制御する。例えば、トランジスタ260がオンになると、電位Vdataが、オペアンプ262の非反転入力端子に与えられる。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために電位Vdataのばらつきを考慮して定める。また、図4では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。<記憶装置の断面構造例>図5は、記憶装置の構造の一例を示す断面図である。図5に示す記憶装置は、上部にメモリセル670が複数設けられたセルアレイ201を有し、下部に駆動回路210を有する。上部のセルアレイ201は、酸化物半導体を用いたトランジスタ662を有し、下部の駆動回路210は、多結晶または単結晶のシリコンまたはゲルマニウムなどの半導体を用いたトランジスタ660を有する。トランジスタ660、トランジスタ662には、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ660、トランジスタ662が、いずれもnチャネル型である場合を例に挙げて、以下の説明を行う。トランジスタ660は、シリコンやゲルマニウムなどの半導体を含む基板600に設けられたチャネル形成領域616と、チャネル形成領域616を挟むように設けられた不純物領域620と、不純物領域620に接する金属化合物領域624と、チャネル形成領域616上に設けられたゲート絶縁膜608と、ゲート絶縁膜608上に設けられたゲート電極610と、金属化合物領域624と電気的に接続するソース電極またはドレイン電極630a、630bと、を有する。また、トランジスタ660を覆うように、絶縁膜628が設けられている。ソース電極またはドレイン電極630a、630bは、絶縁膜628に形成された開口を通じて、金属化合物領域624と電気的に接続されている。また、絶縁膜628上には、ソース電極またはドレイン電極630aに接して電極636aが形成され、ソース電極またはドレイン電極630bに接して電極636bが形成されている。また、基板600上にはトランジスタ660を囲むように素子分離絶縁層606が設けられている。なお、高集積化を実現するためには、図5に示すようにトランジスタ660がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ660の特性を重視する場合には、ゲート電極610の側面にサイドウォール絶縁膜を設け、そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域620を設けても良い。トランジスタ662は、電極636a及び電極636bを覆っている絶縁膜640上において、酸化物半導体膜644と、酸化物半導体膜644と電気的に接続されているソース電極またはドレイン電極642a、642bと、酸化物半導体膜644、ソース電極またはドレイン電極642a、642b、を覆うゲート絶縁膜646と、ゲート絶縁膜646上に酸化物半導体膜644と重畳するように設けられたゲート電極648aと、を有する。酸化物半導体膜644は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、更に好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタ662のオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで行う。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度が得られることが分かった。従って、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、100yA/μm以下、好ましくは10yA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、トランジスタ662には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体膜を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体膜を島状に加工しない場合には、マスクの枚数を削減することができる。容量素子664は、ソース電極またはドレイン電極642a、ゲート絶縁膜646、及び導電膜648bで構成される。すなわち、ソース電極またはドレイン電極642aは、容量素子664の一方の電極として機能し、導電膜648bは、容量素子664の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。なお、トランジスタ662及び容量素子664において、ソース電極またはドレイン電極642a、642bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極642a、ソース電極またはドレイン電極642bの端部をテーパー形状とすることにより、ゲート絶縁膜646の被覆性を向上させ、上記端部におけるゲート絶縁膜646の膜切れを防止することができる。ここでは、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する膜例えば、ソース電極またはドレイン電極642aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該膜の側面と底面がなす傾斜角を示す。トランジスタ662及び容量素子664の上には絶縁膜650及び絶縁膜652が設けられている。そして、ゲート絶縁膜646、絶縁膜650、絶縁膜652などに形成された開口には、電極654a、654bが設けられ、絶縁膜652上には、電極654a、654bと接続する配線656が形成される。配線656は、メモリセルの一と他のメモリセルとを接続する配線である。また、配線656は、電極654bと、電極642cと、電極626と、を介して電極636cと接続されている。上記構成により、下部の駆動回路210と、上部のセルアレイ201とを接続することができる。なお、図5において、電極642cは、電極626を介して電極636cと電気的に接続する場合について示したが、絶縁膜640に開口を設け、電極642cと電極636cとが直接接する構造としてもよい。なお、図5においては、駆動回路210上に、1層のセルアレイ201を積層させる例について示したが、本発明の一態様はこれに限定されず、2層以上、セルアレイを積層してもよい。すなわち、セルアレイ201を複数のセルアレイ層を用いて構成することが可能である。なお、2層目のセルアレイ層は、1層目のセルアレイ層の上に設けられる。3層目以上のセルアレイ層についても同様である。また、2層目以上のセルアレイ層についても、1層目のセルアレイ層と同様の構成を適用することができる。または、2層目以上のセルアレイ層については、1層目のセルアレイ層とは異なる構成を適用することもできる。このような積層構造を適用することにより、記憶装置の集積化をさらに図ることができる。<本明細書で開示される記憶装置について>本明細書で開示される記憶装置は、ビット線の数を増やすことで、メモリセルの数が増大しても、一のビット線に接続されるメモリセルの数を小さく抑えることができる。よって、ビット線の有する寄生容量と寄生抵抗を小さくすることができるため、容量素子の面積縮小化により各デジタル値どうしの電荷量の差が小さくなっても、上記ビット線を介して読み出されるデータの正確性を高め、エラー発生率を低く抑えることができる。また、本明細書で開示される記憶装置は、複数のビット線を幾つかのグループに分割し、複数のビット線駆動回路によって上記グループごとにビット線の駆動が制御されるようにする。上記構成により、ビット線の数が増えても、セルアレイのアスペクト比が1から極端に遠ざかるのを防ぐことができる。よって、記憶装置の汎用性を高めることができる。また、記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約を小さくすることができる。また、本明細書で開示される記憶装置は、複数のワード線を幾つかのグループに分割し、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。上記構成により、メモリセルの数が増大しても、一のワード線に接続されるメモリセルの数を小さく抑えることができる。よって、ワード線の有する寄生容量と寄生抵抗を小さくすることができるため、ワード線に入力された信号のパルスが遅延する、或いは、ワード線の電位降下が大きくなるのを防ぎ、延いては記憶装置のエラー発生率を低く抑えることができる。また、本明細書で開示される記憶装置は、オフ電流の著しく低いトランジスタを、容量素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができる。よって、長期間に渡るデータの保持が可能となり、メモリセルを微細化することで容量素子の容量値が小さくなっても、リフレッシュ動作の頻度が増大するのを防ぐことができる。また、本明細書で開示される記憶装置では、駆動回路とセルアレイが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。<トランジスタの変形例>図6及び図7に、図5に示したトランジスタ662とは異なるトランジスタの構成例を示す。図6Aに示すトランジスタ312は、酸化物半導体膜644と、ソース電極またはドレイン電極642a、642bとの間に、ソース領域又はドレイン領域として機能する酸化物導電膜643a、643bが設けられている。酸化物半導体膜644と、ソース電極またはドレイン電極642a、642bとの間に、ソース領域又はドレイン領域として機能する酸化物導電膜643a、643bを設けることにより、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ312を高速動作させることができる。また、酸化物半導体膜644と、酸化物導電膜643a、643bと、ソース電極またはドレイン電極642a、642bとを積層することにより、トランジスタ312の耐圧を向上させることができる。また、容量素子314は、酸化物導電膜643bと、ソース電極またはドレイン電極642bと、ゲート絶縁膜646と、導電膜648bと、で構成されている。図6Bに示すトランジスタ322は、酸化物半導体膜644と、ソース電極またはドレイン電極642a、642bとの間に、ソース領域又はドレイン領域として機能する酸化物導電膜643a、643bが設けられている点で、図6Aと共通している。図6Aに示すトランジスタ312では、酸化物導電膜643a、643bが酸化物半導体膜644の上面及び側面で接しているのに対し、図6Bに示すトランジスタ322では、酸化物導電膜643a、643bが酸化物半導体膜644の上面で接している。このような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ322を高速動作させることができる。また、酸化物半導体膜644と、酸化物導電膜643a、643bと、ソース電極またはドレイン電極642a、642bとを積層することにより、トランジスタ322の耐圧を向上させることができる。また、容量素子324の構成については、図5の記載を参酌することができる。図7Aに示すトランジスタ332は、絶縁膜640上に、ソース電極またはドレイン電極642a、642b、酸化物半導体膜644、ゲート絶縁膜646、ゲート電極648aを含む点で、図5に示すトランジスタ662と共通している。図7Aに示すトランジスタ332と、図5に示すトランジスタ662との相違は、酸化物半導体膜644と、ソース電極またはドレイン電極642a、642bとが接続する位置である。すなわち、トランジスタ662は、酸化物半導体膜644を形成後に、ソース電極またはドレイン電極642a、642bを形成することで、少なくとも酸化物半導体膜644の上面の一部が、ソース電極またはドレイン電極642a、642bと接している。これに対して、トランジスタ332は、ソース電極またはドレイン電極642a、642bの上面の一部が、酸化物半導体膜644と接している。また、容量素子334の構成については、図5の記載を参酌することができる。図5、図6及び図7Aでは、トップゲート構造のトランジスタを示したが、ボトムゲート構造としてもよい。図7B及び図7Cに、ボトムゲート構造のトランジスタを示す。図7Bに示すトランジスタ342は、絶縁膜640上に、ゲート電極648aが設けられ、ゲート電極648a上にゲート絶縁膜646が設けられ、ゲート絶縁膜646上にソース電極またはドレイン電極642a、642bが設けられ、ゲート絶縁膜646、及びソース電極またはドレイン電極642a、642b上に、ゲート電極648aと重畳するように酸化物半導体膜644が設けられている。また、容量素子344は、絶縁膜640上に設けられた導電膜648bと、ゲート絶縁膜646と、ソース電極またはドレイン電極642bとで、構成されている。また、トランジスタ342及び容量素子344上に、絶縁膜650及び絶縁膜652が設けられていてもよい。図7Cに示すトランジスタ352は、絶縁膜640上に、ゲート電極648a、ゲート絶縁膜646、ソース電極またはドレイン電極642a、642b、酸化物半導体膜644を含む点で、図7Bに示すトランジスタ342と共通している。図7Cに示すトランジスタ352と、図7Bに示すトランジスタ342との相違は、酸化物半導体膜644と、ソース電極またはドレイン電極642a、642bと、が接する位置である。すなわち、トランジスタ342は、ソース電極またはドレイン電極642a、642bを形成後に、酸化物半導体膜644を形成することで、少なくとも酸化物半導体膜644の下面の一部が、ソース電極またはドレイン電極642a、642bと接している。これに対して、トランジスタ352は、ソース電極またはドレイン電極642a、642bの下面の一部が、酸化物半導体膜644と接している。また、容量素子354の構成については、図7Bの記載を参酌することができる。また、トランジスタの構造は、チャネル形成領域の上下にゲート絶縁膜を介して配置された2つのゲート電極を有する、デュアルゲート構造としてもよい。図7Dに、デュアルゲート構造のトランジスタを示す。図7Dに示すトランジスタ362は、絶縁膜640上に、ゲート電極648a、ゲート絶縁膜646、ソース電極またはドレイン電極642a、642b、酸化物半導体膜644を含む点で、図7Bに示すトランジスタ342と共通している。図7Dでは、さらに、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜644を覆うように絶縁膜650が設けられており、絶縁膜650上には、酸化物半導体膜644と重畳するように導電膜659が設けられている。絶縁膜650は、第2のゲート絶縁膜として機能し、導電膜659は、第2のゲート電極として機能する。このような構造とすることにより、トランジスタの信頼性を調べるためのバイアス-熱ストレス試験以下、BT試験というにおいて、BT試験前後におけるトランジスタのしきい値電圧の変化量をより低減することができる。導電膜659は、電位がゲート電極648aと同じでもよいし、異なっていても良い。また、導電膜659の電位がGND、0V、或いはフローティング状態であってもよい。<トランジスタの作製方法の一例>次に、図5に示したトランジスタ662の作製方法の一例について、図8を参照して説明する。まず、絶縁膜640の上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸化物半導体膜644を形成する図8A参照。絶縁膜640は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁膜640に、誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁膜640には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜640は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁膜640は、上述の材料を用いて単層構造または積層構造で形成することができる。ここでは、絶縁膜640として、酸化シリコンを用いる場合について説明する。なお、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体膜は、例えば、スパッタリング法などを用いて作製することができる。ここでは、酸化物半導体膜を、In-Ga-Zn系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体膜は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体膜の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体膜に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体膜の成膜を行うことにより、酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体膜の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。また、酸化物半導体膜を加工することによって、酸化物半導体膜644を形成する。酸化物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体膜644に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜644中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜644の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体膜644は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。また、酸化物半導体膜644に錫Sn等のp型を付与する不純物元素を添加することによって、酸化物半導体膜644が弱いp型の導電性を示すようにしてもよい。Snは、酸化物半導体のターゲットにSnOxとして含ませておくことで、酸化物半導体膜644にp型不純物元素として添加することができる。上記のように高純度化された酸化物半導体膜644は真性若しくは実質的に真性であるので、価電子制御をするための不純物元素を微量に添加することによって、弱いp型の導電性を示す酸化物半導体膜を得ることができる。これにより、当該酸化物半導体膜644を用いて形成されるトランジスタがノーマリオンゲート電極に電圧を印加しない状態でもドレイン電流が流れてしまう状態となってしまうことを防ぐことが可能となる。また、ノーマリオン化を防ぐには、酸化物半導体膜644を挟んでゲート電極と対向する側に、第2のゲート電極を設け、これによってしきい値電圧を制御するようにしても良い。なお、酸化物半導体膜644は非晶質であっても良いが、トランジスタのチャネル形成領域として結晶性を有する酸化物半導体膜を用いることが好ましい。結晶性を有する酸化物半導体膜を用いることで、トランジスタの信頼性ゲートバイアスストレス耐性を高めることができるからである。結晶性を有する酸化物半導体膜としては、理想的には単結晶であることが望ましいが、c軸配向を有した結晶CAxisAlignedCrystal:CAACとも呼ぶを含む酸化物であるものが好ましい。ここで、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalを含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACについて図12乃至図14を用いて詳細に説明する。なお、特に断りがない限り、図12乃至図14は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図12Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図12Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図12Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図12Aに示す小グループは電荷が0である。図12Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図12Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図12Bに示す構造をとりうる。図12Bに示す小グループは電荷が0である。図12Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図12Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図12Cの上半分には3個の4配位のOがあり、下半分には1個の4配位のOがあってもよい。図12Cに示す小グループは電荷が0である。図12Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図12Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図12Dに示す小グループは電荷が1となる。図12Eに、2個のZnを含む小グループを示す。図12Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図12Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図12Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znの上半分の4配位のOのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図13Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図13Bに、3つの中グループで構成される大グループを示す。なお、図13Cは、図13Bの層構造をc軸方向から観察した場合の原子配列を示す。図13Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図13Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図13Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図13Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図12Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図13Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図14Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図14Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図14Bに3つの中グループで構成される大グループを示す。なお、図14Cは、図14Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図14Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。CAACで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってCAACで構成された酸化物半導体膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり例えば、150mm~200mm程度、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。CAACで構成された酸化物半導体膜は、高純度化され、酸素欠損による欠陥を低減し、しかもc軸に配向した結晶を有することで、価電子制御をする不純物元素に対して構造敏感になり、弱いp型に価電子制御することが容易となる。次に、酸化物半導体膜644などの上に、ソース電極及びドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極642a、642bを形成する図8B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極642a、642bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極642a、642bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極642a、642bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜646の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極642a、及びソース電極またはドレイン電極642bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶装置の消費電力を低減することも可能である。次に、ソース電極またはドレイン電極642a、642bを覆い、かつ、酸化物半導体膜644の一部と接するように、ゲート絶縁膜646を形成する図8C参照。ゲート絶縁膜646は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜646は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁膜646は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁膜646を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜646に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁膜646に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体膜644に接する絶縁膜図8Cにおいては、ゲート絶縁膜646は、第13族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体膜に接してゲート絶縁膜を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。また、酸化物半導体膜644に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体膜644に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体膜644に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体膜644に接する絶縁膜として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、または酸化物半導体膜と絶縁膜の界面における酸素不足欠陥を低減し、酸化物半導体膜をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、ゲート絶縁膜646に代えて、酸化物半導体膜644の下地膜に適用しても良く、ゲート絶縁膜646及び下地絶縁膜の双方に適用しても良い。ゲート絶縁膜646の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁膜646が酸素を含む場合、酸化物半導体膜644に酸素を供給し、該酸化物半導体膜644の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体膜を形成することもできる。なお、ここでは、ゲート絶縁膜646の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体膜644を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極648a及び導電膜648bを形成する図8D参照。ゲート電極648a及び導電膜648bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極648a及び導電膜648bは、単層構造としても良いし、積層構造としても良い。以上により、高純度化された酸化物半導体膜644を用いたトランジスタ662、及び容量素子664が完成する図8D参照。なお、図7Aに示すトランジスタ332及び容量素子334を形成する場合、絶縁膜640上にソース電極またはドレイン電極642a、642bを形成し、絶縁膜640及びソース電極またはドレイン電極642a、642b上に酸化物半導体膜644を形成する。次に、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜644上にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体膜644と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極642bと重畳するように導電膜648bを形成する。また、図7Bに示すトランジスタ342及び容量素子344を形成する場合、絶縁膜640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極648a及び導電膜648b上にゲート絶縁膜646を形成する。次に、ゲート絶縁膜646上に、ソース電極またはドレイン電極642a、642bを形成する。その後、ゲート絶縁膜646上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成することで、トランジスタ342及び容量素子344が完成する。なお、トランジスタ342及び容量素子344を覆うように絶縁膜650及び絶縁膜652を形成してもよい。例えば、絶縁膜650は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましく、絶縁膜652は、水や水素を透過しにくい状態とすることが好ましい。絶縁膜652は、水や水素を透過しにくい状態とすることで、酸化物半導体膜644に水や水素が浸入することを防止し、絶縁膜650を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体膜644の酸素欠損を補填して、i型またはi型に限りなく近い酸化物半導体膜644を形成することができるからである。また、図7Cに示すトランジスタ352及び容量素子354を形成する場合、絶縁膜640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極648a及び導電膜648b上にゲート絶縁膜646を形成する。次に、ゲート絶縁膜646上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成する。その後、酸化物半導体膜644上にソース電極またはドレイン電極642a、642bを形成することで、トランジスタ352及び容量素子354が完成する。なお、絶縁膜650及び絶縁膜652については、図7Bの記載を参酌できる。また、図7Dに示すトランジスタ362及び容量素子364を形成する場合、絶縁膜640上にゲート電極648a、導電膜648bを形成し、絶縁膜640、ゲート電極648a図7Dにおいては第1のゲート電極及び導電膜648b上にゲート絶縁膜646図7Dにおいては第1のゲート絶縁膜を形成する。次に、ゲート絶縁膜646上に、ゲート電極648aと重畳するように酸化物半導体膜644を形成し、酸化物半導体膜644上にソース電極またはドレイン電極642a、642bを形成する。その後、酸化物半導体膜644及びソース電極またはドレイン電極642a、642b上に絶縁膜650図7Dにおいては第2のゲート絶縁膜を形成し、酸化物半導体膜644と重畳するように導電膜659図7Dにおいては第2のゲート電極を形成することで、トランジスタ362及び容量素子364が完成する。なお、導電膜659は、ゲート電極648aの記載を参酌できる。次に、図6A及び図6Bに示すトランジスタ及び容量素子の作製方法について説明する。図6Aに示すトランジスタ312及び容量素子314の作製方法について説明する。まず、絶縁膜640上に酸化物半導体膜644を形成し、絶縁膜640及び酸化物半導体膜644上に、酸化物導電膜及び導電層の積層を成膜する。酸化物導電膜の成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを含ませてもよい。なお、導電層の成膜方法及び材料については、ソース電極またはドレイン電極642a、642bを形成するための導電層の記載を参酌できる。次に、導電層上にマスクを形成し、導電層及び酸化物導電膜を選択的にエッチングすることによって、ソース電極またはドレイン電極642a、642b、及び酸化物導電膜643a、643bを形成する。なお、導電層及び酸化物導電膜のエッチング処理の際、酸化物半導体膜が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。次に、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜644上にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体膜644と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極642bと重畳するように導電膜648bを形成する。以上により、トランジスタ312及び容量素子314が完成する図6A参照。図6Bに示すトランジスタ322及び容量素子324を作製する場合、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して、島状の酸化物半導体膜及び酸化物導電膜を形成する。次に、島状の酸化物導電膜上にソース電極またはドレイン電極642a、642bを形成した後、ソース電極またはドレイン電極642a、642bをマスクとして、島状の酸化物導電膜をエッチングすることで、ソース領域又はドレイン領域となる酸化物導電膜643a、643bを形成する。次に、ソース電極またはドレイン電極642a、642b、及び酸化物半導体膜644上にゲート絶縁膜646を形成する。その後、ゲート絶縁膜646上に、酸化物半導体膜644と重畳するようにゲート電極648aを形成し、ソース電極またはドレイン電極642bと重畳するように導電膜648bを形成する。以上により、トランジスタ322及び容量素子324が完成する図6B参照。上述したトランジスタでは、酸化物半導体膜644が高純度化されているため、その水素濃度は、5×1019/cm3以下、望ましくは5×1018/cm3以下、より望ましくは5×1017/cm3以下である。また、酸化物半導体膜644のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、当該トランジスタのオフ電流も十分に小さくなる。例えば、当該トランジスタの室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。また、酸化物半導体膜644は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下、Liの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下、Kの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下となる。このように高純度化され、真性化された酸化物半導体膜644を用いることで、当該トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。<記憶装置の利用例>以下では、上述した記憶装置の利用例について図9、10を参照して説明する。図9に、マイクロプロセッサの構成例を示すブロック図である。図9に示すマイクロプロセッサは、CPU401、メインメモリ402、クロックコントローラ403、キャッシュコントローラ404、シリアルインターフェース405、I/Oポート406、端子407、インターフェース408、キャッシュメモリ409等が形成されている。勿論、図9に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。CPU401をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、CPU401の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ402の他に、メインメモリ402よりも小容量であるが高速のメモリであるSRAMなどのキャッシュメモリ409を、CPU401とメインメモリ402の間に介在させる。CPU401がキャッシュメモリ409にアクセスすることにより、メインメモリ402のスピードによらず、高速で動作することが可能となる。図9に示すマイクロプロセッサでは、メインメモリ402に上述した記憶装置を用いることができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロプロセッサを実現することができる。なお、メインメモリ402には、CPU401で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ402に格納されているプログラムは、キャッシュメモリ409にダウンロードされる。ダウンロードされるプログラムは、メインメモリ402に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ409は、CPU401で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、CPU401の計算結果等を一時的に格納する。なお、CPUは単数に限られず、複数設けていても良い。CPUを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、CPU間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各CPUの処理速度のバランスを、マスターとなるCPUでとるようにしても良い。なお、ここではマイクロプロセッサを例示したが、上述した記憶装置は、マイクロプロセッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムLSIにおいても、大容量もしくは小型用途のメモリとして用いることができる。図10は、RFタグの構成例を示すブロック図である。図10においてRFタグ550は、アンテナ回路551と、集積回路552とを有している。集積回路552は、電源回路553、復調回路554、変調回路555、レギュレータ556、演算回路557、記憶装置558、昇圧回路559を有している。なお、記憶装置558は、上述した記憶装置である。次いで、RFタグ550の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路551において該電波が交流電圧に変換される。電源回路553では、アンテナ回路551からの交流電圧を整流し、電源用の電圧を生成する。電源回路553において生成された電源用の電圧は、演算回路557とレギュレータ556に与えられる。レギュレータ556は、電源回路553からの電源用の電圧を安定化させるか、又はその高さを調整した後、集積回路552内の復調回路554、変調回路555、演算回路557、記憶装置558又は昇圧回路559などの各種回路に供給する。復調回路554は、アンテナ回路551が受信した交流信号を復調して、後段の演算回路557に出力する。演算回路557は復調回路554から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置558は一次キャッシュメモリ又は二次キャッシュメモリとして用いることができる。また演算回路557は、復調回路554から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置558内の情報の出力、又は記憶装置558内における命令の内容の実行を行う。演算回路557から出力される信号は符号化され、変調回路555に送られる。変調回路555は該信号に従ってアンテナ回路551が受信している電波を変調する。アンテナ回路551において変調された電波は質問器で受け取られる。このようにRFタグ550と質問器との通信は、キャリア搬送波として用いる電波を変調することで行われる。キャリアは、125kHz、13.56MHz、950MHzなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。昇圧回路559は、レギュレータ556から出力された電圧を昇圧し、記憶装置558に供給している。図10に示すRFタグ550では、上述した記憶装置を記憶装置558として用いることで、高集積度、高信頼性を実現することができる。なお、ここでは、アンテナ回路551を有するRFタグ550の構成について説明しているが、図10に示したRFタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また、図10に示したRFタグに、発振回路又は二次電池を設けても良い。実施の形態2酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表現できる。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式で表現できる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、以下の式で表現できる。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の右辺の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図15に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図15で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図16乃至図18に示す。なお、計算に用いたトランジスタの断面構造を図19に示す。図19に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよび半導体領域8103cの抵抗率は2×10-3Ωcmとする。図19Aに示すトランジスタは、下地絶縁層8101と、下地絶縁層8101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層8102の上に形成される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域8103bと、ゲート8105を有する。ゲート8105と半導体領域8103bの間には、ゲート絶縁膜8104を有し、また、ゲート8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート8105の上部には、ゲート8105と他の配線との短絡を防止するための絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体領域8103cに接して、ソース8108aおよびドレイン8108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図19Bに示すトランジスタは、下地絶縁層8101と、酸化アルミニウムよりなる埋め込み絶縁層8102の上に形成され、半導体領域8103a、半導体領域8103cと、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート8105とゲート絶縁膜8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物8107とソース8108aおよびドレイン8108bを有する点で図19Aに示すトランジスタと同じである。図19Aに示すトランジスタと図19Bに示すトランジスタの相違点は、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図19Aに示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域はnの導電型を呈する半導体領域8103aおよび半導体領域8103cであるが、図19Bに示すトランジスタでは、真性の半導体領域8103bである。すなわち、半導体領域8103a半導体領域8103cとゲート8105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物8106a側壁絶縁物8106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図16は、図19Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図16Aはゲート絶縁膜の厚さを15nmとしたものであり、図16Bは10nmとしたものであり、図16Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図17は、図19Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁膜の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。また、図18は、図19Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図18Aはゲート絶縁膜の厚さを15nmとしたものであり、図18Bは10nmとしたものであり、図18Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図16では80cm2/Vs程度であるが、図17では60cm2/Vs程度、図18では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図20乃至図26を用いて説明する。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図20A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図20Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図20Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図20Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図20Aと図20Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が-2MV/cmとなるようにVgsに-20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図21Aに、マイナスBT試験の結果を図21Bに示す。また、試料2のプラスBT試験の結果を図22Aに、マイナスBT試験の結果を図22Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図25に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図26に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図26に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図23に、Ids実線および電界効果移動度点線のVgs依存性を示す。また、図24Aに基板温度としきい値電圧の関係を、図24Bに基板温度と電界効果移動度の関係を示す。図24Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図24Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図27などを用いて説明する。図27は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図27Aにトランジスタの上面図を示す。また、図27Bに図27Aの一点鎖線A1-A2に対応する断面A1-A2を示す。図27Bに示すトランジスタは、基板1101と、基板1101上に設けられた下地絶縁層1102と、下地絶縁層1102の周辺に設けられた保護絶縁膜1104と、下地絶縁層1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設けられたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜1106と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設けられた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けられた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線1118と、を有する。なお、図示しないが、層間絶縁膜1116および配線1118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図28は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図28Aはトランジスタの上面図である。また、図28Bは図28Aの一点鎖線B1-B2に対応する断面B1-B2を示す。図28Bに示すトランジスタは、基板1600と、基板1600上に設けられた下地絶縁層1602と、下地絶縁層1602上に設けられた酸化物半導体膜1606と、酸化物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対の電極1614上に設けられたゲート絶縁膜1608と、ゲート絶縁膜1608を介して酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁膜1608およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。基板1600としてはガラス基板を、下地絶縁層1602としては酸化シリコン膜を、酸化物半導体膜1606としてはIn-Sn-Zn-O膜を、一対の電極1614としてはタングステン膜を、ゲート絶縁膜1608としては酸化シリコン膜を、ゲート電極1610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポリイミド膜を、それぞれ用いることができる。なお、図28Aに示す構造のトランジスタにおいて、ゲート電極1610と一対の電極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一対の電極1614のはみ出しをdWと呼ぶ。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、上述した記憶装置を有する半導体装置の例について説明する。当該半導体装置は、本発明の一態様に係る記憶装置を用いることで、信頼性を高め、小型化を実現することが可能である。特に携帯用の半導体装置の場合、本発明の一態様に係る記憶装置を用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得られる。本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら半導体装置の具体例を図11に示す。図11Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯型ゲーム機、コンパクトな携帯型ゲーム機を提供することができる。なお、図11Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図11Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯電話、コンパクトな携帯電話を提供することができる。図11Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図11Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯情報端末、コンパクトな携帯情報端末を提供することができる。"