シリコン基板と、前記シリコン基板の上に形成されたMOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化膜半導体電界効果トランジスタとを具備し、前記MOSFETは、ソースドレイン拡散層と、前記ソースドレイン拡散層の上に積層されたゲート絶縁膜と、前記ゲート絶縁膜の上に積層されたゲート電極とを具備し、前記ソースドレイン拡散層は、前記ゲート絶縁膜の下方領域に形成されたボディ部と、前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、一方の極性の不純物が第1の濃度でドープされた第1のドレイン拡散層と、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が第2の濃度でドープされた第2のドレイン拡散層と、前記第1のドレイン拡散層および前記第2のドレイン拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が第3の濃度でドープされた第3のドレイン拡散層とを具備し、前記第3の濃度は、前記ゲート絶縁膜においてトンネル効果が発生する範囲に含まれており、前記第1の濃度は、前記第3の濃度より低く、かつ、前記ゲート絶縁膜においてトンネル効果が前記第3の濃度の場合より少なく発生する範囲に含まれており、前記第2の濃度は、前記第1の濃度より高く、かつ、前記ゲート絶縁膜においてトンネル効果が抑圧される範囲に含まれている半導体装置。請求項1に記載の半導体装置において、前記シリコン基板および前記MOSFETの間に積層された埋込酸化膜をさらに具備し、前記埋込酸化膜は、前記第1、前記第2および前記第3のドレイン拡散層にそれぞれ隣接している半導体装置。請求項1に記載の半導体装置において、前記シリコン基板および前記MOSFETの間に積層された埋込酸化膜をさらに具備し、前記埋込酸化膜は、前記第1および前記第2のドレイン拡散層にそれぞれ隣接しており、前記第3のドレイン拡散層は、前記第1のドレイン拡散層によって前記埋込酸化膜から絶縁されている半導体装置。請求項1に記載の半導体装置において、前記第3のドレイン拡散層は、前記第1のドレイン拡散層によって、前記ボディから絶縁されており、前記第1のドレイン拡散層は、前記ボディによって、前記シリコン基板から絶縁されている半導体装置。請求項4に記載の半導体装置において、前記ゲート絶縁膜は、前記シリコン基板および前記ボディが積層されている第1の方向と、前記ボディおよび前記第2のドレイン拡散層が並ぶ第2の方向とに直交する第3の方向においても、前記ボディ、前記第1のドレイン拡散層および前記第3の拡散層に隣接するフィン形状を有し、前記ゲート電極は、前記第3の方向においても前記ゲート絶縁膜に隣接するフィン形状を有する半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記ソースドレイン拡散層は、前記ボディ部に隣接し、かつ、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第2の濃度でドープされたソース拡散層をさらに具備する半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記ソースドレイン拡散層は、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第2の濃度でドープされた第1のソース拡散層と、前記ボディ部および前記第1のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第1の濃度でドープされた第2のソース拡散層とをさらに具備する半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記ソースドレイン拡散層は、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第2の濃度でドープされた第1のソース拡散層と、前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域において、前記第1の濃度でドープされた第2のソース拡散層と、前記第1のソース拡散層および前記第2のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第3の濃度でドープされた第3のソース拡散層とをさらに具備する半導体装置。一般的に、DRAMの動作速度を向上させるためには、そのリフレッシュ時間が長ければ長いほど良い。このことは、DRAMにおける電荷保持時間が長いことに等しい。ここで、特許文献2に記載の1T-DRAMでは、第1の高濃度不純物拡散層8bにおける不純物濃度が、比較的高い値である1019cm-3以上に設定されている。このため、ゲート絶縁膜5との界面における基板垂直方向のバンド間トンネル電流は小さくなっている。また、反対に、P型ボディ3との間におけるPN接合でのバンド間トンネル電流またはトラップアシストトンネル電流が大きくなっている。つまり、高いGIDL電流は、主にPN接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、DRAMにおける電荷保持時間を低下させている。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体装置は、シリコン基板101などと、MOSFETとを具備している。ここで、MOSFETは、シリコン基板101などの上に形成されている。MOSFETは、ソースドレイン拡散層と、ゲート絶縁膜105などと、ゲート電極104などと、側壁絶縁膜106などとを具備している。ここで、ゲート絶縁膜105などは、ソースドレイン拡散層の上に積層されている。ゲート電極104などは、ゲート絶縁膜105などの上に積層されている。側壁絶縁膜106などは、ゲート絶縁膜105などおよびゲート電極104などの周囲に形成されている。ソースドレイン拡散層は、ボディ部103などと、第1のドレイン拡散層108aなどと、第2のドレイン拡散層108cなどと、第3のドレイン拡散層108bなどとを具備している。ここで、ボディ部103などは、ゲート絶縁膜105などの下方領域に形成されて、一方の極性の不純物がドープされているか、ドープされていないイントリンジックである。第1のドレイン拡散層108aなどは、ボディ部103などに隣接し、かつ、ゲート絶縁膜105などにオーバーラップする領域に形成されて、他方の極性の不純物が第1の濃度でドープされている。第2のドレイン拡散層108cなどは、ゲート絶縁膜105などからオフセットされた領域に形成されて、他方の極性の不純物が第2の濃度でドープされている。第3のドレイン拡散層108bなどは、第1のドレイン拡散層および第2のドレイン拡散層に隣接し、かつ、ゲート絶縁膜105などにオーバーラップする領域に形成されて、他方の極性の不純物が第3の濃度でドープされている。第3の濃度は、ゲート絶縁膜105などにおいてトンネル効果が発生する範囲に含まれている。第1の濃度は、第3の濃度より低く、かつ、ゲート絶縁膜105などにおいてトンネル効果が第3の濃度の場合より少なく発生する範囲に含まれている。第2の濃度は、第1の濃度より高く、かつ、ゲート絶縁膜105などにおいてトンネル効果が抑圧される範囲に含まれている。本発明の半導体装置では、ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる2つの部分に分けている。これら2つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、ゲート絶縁層との界面において比較的小さなトンネル効果が得られる。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、GIDL電流を増大しつつ、PN接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。第1の実施形態図2は、本発明の第1の実施形態による半導体装置の構成を示す断面図である。図2の半導体装置の構成要素について説明する。図2の半導体装置は、大きく分けて、第1、第2および第3の層を有している。第1の層は、シリコン基板101と、埋込酸化膜102とを具備している。第2の層は、ボディ部としてのP型ボディ103と、ソース拡散層107と、ドレイン拡散層108とを具備している。第3の層は、ゲート電極104と、ゲート絶縁膜105と、側壁絶縁膜106とを具備している。ソース拡散層107は、低濃度不純物拡散層107aと、高濃度不純物拡散層107bとを具備している。ドレイン拡散層108は、低濃度不純物拡散層108aと、中濃度不純物拡散層108bと、高濃度不純物拡散層108cとを具備している。図2の半導体装置の構成要素の位置関係および接続関係について説明する。第1、第2および第3の層は、下から上に向かってこの順番に積層されている。第1の層において、シリコン基板101と、埋込酸化膜102とは、下から上に向かってこの順番に積層されている。このとき、第1の層はSOI基板として機能する。以降、第1の層を基板層と呼ぶ。第2の層において、高濃度不純物拡散層107bと、低濃度不純物拡散層107aと、P型ボディ103と、低濃度不純物拡散層108aと、中濃度不純物拡散層108bと、高濃度不純物拡散層108cとは、左から右に向かってこの順番に配置されている。以降、第2の層をソースドレイン拡散層と呼ぶ。第3の層において、ゲート絶縁膜105と、ゲート電極104とは、下から上に向かってこの順番に積層されている。ゲート絶縁膜105およびゲート電極104の周囲には、側壁絶縁膜106が設けられている。以降、第3の層をゲート層と呼ぶ。ドレイン拡散層108の、ゲート電極104に対する位置関係について説明する。ドレイン拡散層108のうち、低濃度不純物拡散層108aは、ゲート電極104とオーバーラップしており、P型ボディ103と、中濃度不純物拡散層108bとの間に配置されている。ドレイン拡散層108のうち、高濃度不純物拡散層108cは、ゲート電極104からオフセットしている。ドレイン拡散層108のうち、中濃度不純物拡散層108bは、低濃度不純物拡散層108aおよび高濃度不純物拡散層108cとの間に配置されていて、その一部分はゲート電極104とオーバーラップしており、残りの部分はゲート電極104からオフセットしている。言い換えれば、P型ボディ103と、低濃度不純物拡散層108aと、中濃度不純物拡散層108bと、高濃度不純物拡散層108cとは、この順番に、図2における左から右に向かって配置されている。ソース拡散層107の、ゲート電極104に対する位置関係について説明する。ソース拡散層107のうち、低濃度不純物拡散層107aは、その一部がゲート電極104とオーバーラップしており、P型ボディ103と、高濃度不純物拡散層107bとの間に配置されている。ソース拡散層107のうち、高濃度不純物拡散層107bは、ゲート電極104からオフセットしている。言い換えれば、P型ボディ103と、低濃度不純物拡散層107aと、高濃度不純物拡散層107bとは、この順番に、図2における右から左に向かって配置されている。なお、ソース拡散層107は、図2の場合とは違って、例えば図2のドレイン拡散層108と対照的な構成を有していても構わない。すなわち、低濃度不純物拡散層107aのうち、高濃度不純物拡散層107b側の一部分は、ドレイン拡散層108bと同様の形状、位置関係および不純物濃度を有する、図示しない中濃度不純物拡散層と置き換えても構わない。この場合、ソース拡散層107をドレイン拡散層108と同時に製造出来るという利点がある。図2の半導体装置の動作について説明する。まず、ドレイン拡散層108における低濃度不純物拡散層108a、中濃度不純物拡散層108bおよび高濃度不純物拡散層108cの、濃度の違いが持つ意味について説明する。図3は、本発明の第1の実施形態による半導体装置の、ドレイン拡散層108における不純物濃度と、ドレイン拡散層108およびゲート絶縁膜105の接合部に発生するバンド間トンネル電流との関係を表すグラフである。図3のグラフにおいて、横軸はドレイン不純物濃度を表し、縦軸はバンド間トンネル電流を表す。図3の例では、ドレイン不純物濃度が1018cm-3~1019cm-3の範囲に、バンド間トンネル電流が最高値となるピークがある。ここで、ドレイン不純物濃度としての1018cm-3および1019cm-3を、低濃度、中濃度および高濃度を定義する閾値として用いて説明を続ける。すなわち、ドレイン拡散層108におけるドレイン不純物濃度が、低濃度不純物拡散層108aでは1018cm-3未満であって、中濃度不純物拡散層108bでは1018cm-3以上1019cm-3未満であって、高濃度不純物拡散層108cでは1019cm-3以上であるものとする。ただし、これらの閾値はあくまでも一例に過ぎず、実際には半導体装置の構成や製造方法に係るあらゆるパラメータに左右されるものであって、本発明を限定しない。図4Aは、本発明の第1の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、高濃度不純物拡散層108cにおける、バンド曲がり量401aと、トンネル長との関係を表すエネルギーバンド図である。図4Aにおいて、横軸は、左から右に向けて、ゲート電極104と、ゲート絶縁膜105と、高濃度不純物拡散層108cとに渡る空間を示し、縦軸はエネルギー準位を示している。図4Aの場合は、バンド曲がり量401aがバンドギャップよりも小さい。このため、高濃度不純物拡散層108cにおいては、十分なトンネル長が得られず、バンド間トンネル電流の発生が抑制される。図4Bは、本発明の第1の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、中濃度不純物拡散層108bにおける、バンド曲がり量401bと、トンネル長402bとの関係を表すエネルギーバンド図である。図4Bにおいて、横軸は、左から右に向けて、ゲート電極104と、ゲート絶縁膜105と、中濃度不純物拡散層108bとに渡る空間を示し、縦軸はエネルギー準位を示している。図4Bの場合は、バンド曲がり量401bがバンドギャップよりも大きいので、ゲート絶縁膜105の界面の価電子帯から奥の価電子帯への、電子によるトンネル効果が得られる。特に、図4Bの場合は、トンネル長402bが短いので、大きなトンネル電流が得られる。図4Cは、本発明の第1の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、低濃度不純物拡散層108aにおける、バンド曲がり量401cと、トンネル長との関係を表すエネルギーバンド図である。図4Cにおいて、横軸は、左から右に向けて、ゲート電極104と、ゲート絶縁膜105と、低濃度不純物拡散層108aとに渡る空間を示し、縦軸はエネルギー準位を示している。図4Cの場合は、バンド曲がり量401cがバンドギャップよりも大きいものの、トンネル長402cが比較的長く、トンネル効果の発生確率が低いため、比較的小さなトンネル電流しか得られない。その一方で、P型ボディ103と接する領域が、ソース拡散層107では低濃度不純物拡散層107aであり、ドレイン拡散層108では低濃度不純物拡散層108aであり、いずれの場合も電界が低減されている。したがって、本実施形態による半導体装置では、0状態をホールドする際のPN接合リーク電流が抑制されて、その結果、保持時間の向上が得られる。第2の実施形態図5は、本発明の第2の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第1の実施形態による半導体装置に、ソース拡散層107のバリエーションとして、以下の変更を加えたものに等しい。すなわち、本発明の第1の実施形態によるソース拡散層107から低濃度不純物拡散層107aを取り除き、残った高濃度不純物拡散層107bを本実施形態によるソース拡散層207とする。この変更に伴い、本実施形態によるP型ボディ203の体積は、本発明の第1の実施形態によるP型ボディ103の体積と、同じく低濃度不純物拡散層107aの体積とを合わせたものとする。本実施形態による半導体装置のその他の構成については、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本実施形態による半導体装置の動作について、本発明の第1の実施形態の場合と比較して説明する。本発明の第1の実施形態では、上述したように、ソース拡散層107のうち、P型ボディ103に隣接した部分、すなわち低濃度不純物拡散層107aにおける不純物濃度を低下させている。こうすることで、N型層の空乏層を延ばし、電界を低下させている。これに対して、本実施形態では、ソース拡散層207、すなわち高濃度不純物拡散層107bを、ボディから、オフセットさせている。ゲート電極により、P型ボディ203のゲート電極下の領域の電位が変調されるが、オフセット領域に空乏層が広がることで、電界を低下させることが出来る。したがって、本実施形態による半導体装置でも、本発明の第1の実施形態の場合と同様に、PN接合部におけるリーク電流を低減して、P型ボディが状態0を保持する時間の長さを向上できる。本実施形態による半導体装置のその他の動作は、本発明の第1の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。第3の実施形態図6は、本発明の第3の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第2の実施形態による半導体装置に、ドレイン拡散層108のバリエーションとして、以下の変更を加えたものに等しい。すなわち、本発明の第2の実施形態によるドレイン拡散層108のうち、中濃度不純物拡散層108bの、埋込酸化膜102に隣接した部分を取り除いたものを、本実施形態によるドレイン拡散層308における中濃度不純物拡散層308bとする。この変更に伴い、本実施形態によるドレイン拡散層308のうち、低濃度不純物拡散層308aの体積は、本発明の第2の実施形態による低濃度不純物拡散層108aの体積と、同じく中濃度不純物拡散層108bのうち取り除かれた部分の体積とを合わせたものとする。本実施形態による半導体装置のその他の構成については、本発明の第2の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本実施形態による半導体装置の動作について、本発明の第2の実施形態の場合と比較して説明する。本発明の第2の実施形態では、ドレイン拡散層108における中濃度不純物拡散層108bが、ソースドレイン拡散層の上下方向の全体にかけて形成されている。これに対して、本実施形態では、ドレイン拡散層308における中濃度不純物拡散層308bが、ゲート電極104側に形成されている。本発明による半導体装置において、中濃度不純物拡散層108b、308bは、ゲート絶縁膜105との界面付近でのバンド間トンネル電流を増大させる役割を演じている。したがって、本実施形態によるドレイン拡散層308における中濃度不純物拡散層308bは、少なくともゲート絶縁膜105付近の、バンドの曲がりが存在する領域にのみ形成されていれば、上記の役割を十分に演じることが可能である。本実施形態による半導体装置のその他の動作は、本発明の第2の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。第4の実施形態図7Aは、本発明の第4の実施形態による半導体装置の構成を示す俯瞰図である。図7Bは、図7Aの半導体装置の、切断線A-A’による断面図である。図7Cは、図7Aの半導体装置の、切断線B-B’による断面図である。本実施形態による半導体装置は、本発明の第3の実施形態による半導体装置に、ドレイン拡散層308と、ゲート電極104と、ゲート絶縁膜105と、基板層とにおけるバリエーションとして、以下の変更を加えたものに等しい。すなわち、まず、本発明の第3の実施形態によるゲート電極104と、ゲート絶縁膜105と、側壁絶縁膜106とについて、その形状をいわゆるフィン構造に変更したゲート電極404と、ゲート絶縁膜405と、側壁絶縁膜406とに置き換える。ここで、フィン構造とは、基板層と、ソースドレイン拡散層と、ゲート層とが積層された第1の方向に垂直な平面に形成されたフィン上面部分に、フィン側面部分と、フィン上部分およびフィン側面部分を接続する接続部分とが追加された構造である。フィン側面部分は、第1の方向と、ソース拡散層407、P型ボディ403およびドレイン拡散層408が並んで配置された第2の方向とを含む平面に平行に形成されている。フィン側面部分は、第1の方向において、基板層と隣接している。さらに、ゲート絶縁膜405のフィン側面部分は、第1の方向と、第2の方向との両方に直交する第3の方向において、P型ボディ403に隣接している。次に、本発明の第3の実施形態によるドレイン拡散層308のうち、低濃度不純物拡散層308aのうち、基板層に隣接する部分を省略した低濃度不純物拡散層408bに置き換える。言い換えれば、ドレイン拡散層408の低濃度不純物拡散層408aは、P型ボディ403によって基板層から絶縁されている。なお、ドレイン拡散層の中濃度不純物拡散層308bは、本発明の第3の実施形態の場合と同様に、ドレイン拡散層408の低濃度不純物拡散層408aによってP型ボディ403から絶縁されている。その結果、ドレイン拡散層408における低濃度不純物拡散層408aと、中濃度不純物拡散層308bとは、第3の方向において、ゲート絶縁膜405のフィン側面部分の、接続部分に近い上部領域に隣接している。さらに、本実施形態による半導体装置では、埋込酸化膜102は省略可能である。この場合、基板層はバルク基板として機能する。このとき、P型ボディ403は、その下面において、シリコン基板101に隣接するものとする。図7A~図7Cでは、基板層が、埋込酸化膜102が省略されてシリコン基板101だけが残っているバルク基板である場合を示している。ただし、本実施形態でも、本発明の第1~第3の実施形態同様に、基板層が、シリコン基板101の上に埋込酸化膜102が積層されたSOI基板であっても構わない。本実施形態による半導体装置の動作について説明する。ドレイン拡散層408の中濃度不純物拡散層408bは、ゲート電極404とオーバーラップしているので、バンド間トンネル電流が発生する。このバンド間トンネル電流の発生は、フィン上面部分と、フィン側面部分の上部とに限定される。ここで、ゲート電極404とオーバーラップする上記以外の領域は、ドレイン拡散層408の低濃度不純物拡散層408aと、P型ボディ403だけである。したがって、本発明の第1~第3の実施形態で説明したソース拡散層107、207と同様の理由により、ソース拡散層407として高濃度不純物拡散層407bを有する本実施形態による半導体装置でも、0状態をホールドする際に発生するリーク電流が抑制される。その結果、本実施形態でも保持時間の向上が得られる。また、図7Bの断面を有する平面型のMOSFETでも、同様の効果が得られるのは明らかである。以上に説明したように、本発明による半導体装置は、第1~第4の実施形態のいずれにおいても、GIDL電流の増大と、リーク電流の抑制と、データ保持時間の増大とが同時に得られる。ここで、第1~第4の実施形態における各種の構成は、技術的に矛盾の生じない範囲において、自由に組み合わせることが可能である。具体的には、第1および第2の実施形態で説明した3種類のソース拡散層と、第1~第3の実施形態で説明した3種類のドレイン拡散層とは、全ての組み合わせが可能である。さらに、これらの組み合わせを、第4の実施形態で説明したフィン構造に組み合わせることも可能である。