"複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数信号を発生するための奇数信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数信号を発生するための偶数信号発生部と、インパルス信号と、前記奇数信号または前記偶数信号とを受信し、論理演算により走査信号を発生し、前記奇数信号または前記偶数信号を反転して発光制御信号を発生するための、走査及び発光制御信号形成部と、を備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。前記走査及び発光制御信号形成部は、前記インパルス信号と、前記奇数信号及び前記偶数信号との論理演算を行い、走査信号を形成するための走査信号形成経路と、前記奇数信号及び前記偶数信号を反転し、前記発光制御信号を形成するための発光制御信号形成経路と、を備えることを特徴とする請求項1に記載の順次走査及び飛び越し走査兼用の駆動回路。前記走査信号形成経路は、前記インパルス信号及び前記奇数信号及び前記偶数信号を受信するためのNORゲートと、前記NORゲートに直列連結された奇数個のインバータと、を備えることを特徴とする請求項2に記載の順次走査及び飛び越し走査兼用の駆動回路。前記奇数走査ユニットは、入力信号をクロック信号の立ち上がりエッジで第1のサンプリングをするための第1のサンプラーと、該第1のサンプラーの出力を格納するための第1のホルダーを有する第1のラッチと、前記第1のラッチの出力を前記クロック信号の立ち下がりエッジで第2のサンプリングをするための第2のサンプラーと、該第2のサンプラーの出力を格納するための第2のホルダーとを有する第2のラッチと、前記モード選択信号に応じて、前記第1のラッチの出力と前記第2のサンプラーの出力とのNAND演算を行い、又は前記第1のラッチの出力を反転するための奇数信号形成部と、を備えることを特徴とする請求項2に記載の順次走査及び飛び越し走査兼用の駆動回路。前記奇数信号形成部は、前記第2のラッチの出力を反転するためのインバータと、前記モード選択信号と前記インバータの出力を受信するための第1のNANDゲートと、前記第1のNANDゲートの出力と前記第1のラッチの出力を受信するための第2のNANDゲートと、を備えることを特徴とする請求項4に記載の順次走査及び飛び越し走査兼用の駆動回路。前記モード選択信号によって、順次走査動作が選択される場合、前記第1のNANDゲートは、前記インバータの出力を反転することを特徴とする請求項5に記載の順次走査及び飛び越し走査兼用の駆動回路。前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第1のNANDゲートは、前記インバータの出力をマスキングすることを特徴とする請求項6に記載の順次走査及び飛び越し走査兼用の駆動回路。前記奇数信号形成部は、前記モード選択信号と前記第2のサンプラーの出力を受信するための第1のNANDゲートと、前記第1のNANDゲートの出力と前記第1のラッチの出力を受信するための第2のNANDゲートと、を備えることを特徴とする請求項4に記載の順次走査及び飛び越し走査兼用の駆動回路。前記偶数走査ユニットは、入力信号をクロック信号の立ち下がりエッジで第1のサンプリングをするための第3のサンプラーと、該第3のサンプラーの出力を格納するための第3のホルダーとを有する第3のラッチと、前記第3のラッチの出力を前記クロック信号の立ち上がりエッジで第2のサンプリングするための第4のサンプラーと、該第4のサンプラーの出力を格納するための第4のホルダーとを有する第4のラッチと、前記モード選択信号に応じて、前記第3のラッチの出力と前記第4のサンプラーの出力とのNAND演算を行うか、又は前記第3のラッチの出力を反転するための偶数信号形成部と、を備えることを特徴とする請求項2に記載の順次走査及び飛び越し走査兼用の駆動回路。前記偶数信号形成部は、前記第4のラッチの出力を反転するためのインバータと、前記モード選択信号と前記インバータの出力を受信するための第3のNANDゲートと、前記第3のNANDゲートの出力と前記第3のラッチの出力を受信するための第4のNANDゲートと、を備えることを特徴とする請求項9に記載の順次走査及び飛び越し走査兼用の駆動回路。前記モード選択信号によって、順次走査動作が選択される場合、前記第3のNANDゲートは、前記インバータの出力を反転することを特徴とする請求項10に記載の順次走査及び飛び越し走査兼用の駆動回路。前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第3のNANDゲートは、前記インバータの出力をマスキングすることを特徴とする請求項11に記載の順次走査及び飛び越し走査兼用の駆動回路。前記偶数信号形成部は、前記モード選択信号と前記第4のサンプラーの出力を受信するための第3のNANDゲートと、前記第3のNANDゲートの出力と前記第3のラッチの出力を受信するための第4のNANDゲートと、を備えることを特徴とする請求項9に記載の順次走査及び飛び越し走査兼用の駆動回路。本発明は、前述のような問題点を解決するためになされたもので、本発明の目的は、順次走査及び飛び越し走査を選択的に行うことができる走査駆動回路を提供することにある。また、本発明の他の目的は、順次走査及び飛び越し走査を選択的に行うことができる有機電界発光装置を提供することにある。前記目的を達成するために、本発明の一態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第1のラッチと、該第1のラッチの出力を受信する第2のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第1のラッチの出力を反転し、前記第1のラッチの出力が反転された信号と前記第2のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第3のラッチと、該第3のラッチの出力を受信する第4のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第3のラッチの出力を反転し、前記第3のラッチの出力が反転された信号と前記第4のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする。また、本発明の他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、前記クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第1のラッチと、該第1のラッチの出力を受信する第2のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第1のラッチの出力を反転し、及び前記第1のラッチの出力が反転された信号と前記第2のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第3のラッチと、該第3のラッチの出力を受信する第4のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第3のラッチの出力を反転し、及び前記第3のラッチの出力が反転された信号と前記第4のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする。また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第1のラッチと、該第1のラッチの出力を受信する第2のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第1のラッチの出力を反転し、及び前記第1のラッチの出力と前記第2のラッチの出力とのNAND演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第3のラッチと、該第3のラッチの出力を受信する第4のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第3のラッチの出力を反転し、及び前記第3のラッチの出力と前記第4のラッチの出力とのNAND演算を行うための偶数走査信号形成部とを備えることを特徴とする。また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、モード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、クロック信号の立ち上がりエッジで入力信号を第1のサンプリングをし、前記第1のサンプリングされた信号を前記クロック信号の立ち下がりエッジで第2のサンプリングをして出力するための奇数フリップフロップと、前記モード選択信号に応じて、前記奇数フリップフロップの前記第1のサンプリングされた信号と前記第2のサンプリングされた信号とのNAND演算を行い、又は前記立ち上がりエッジで第1のサンプリングされた信号を反転するための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、前記クロック信号の立ち下がりエッジで入力信号を第1のサンプリングをし、前記第1のサンプリングされた信号を前記クロック信号の立ち上がりエッジで第2のサンプリングをして出力するための偶数フリップフロップと、前記モード選択信号に応じて前記偶数フリップフロップの前記第1のサンプリングされた信号と前記第2のサンプリングされた信号とのNAND演算を行い、又は前記立ち下がりエッジで第1のサンプリングされた信号を反転するための偶数走査信号形成部とを備えることを特徴とする。また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数信号を発生するための奇数信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて偶数信号を発生するための偶数信号発生部と、インパルス信号と、前記奇数信号または前記偶数信号とを受信し、論理演算により走査信号を発生し、前記奇数信号または前記偶数信号を反転して発光制御信号を発生するための走査及び発光制御信号形成部とを備えることを特徴とする。また、前記他の目的を達成するために、本発明に係る順次走査及び飛び越し走査兼用有機電界発光装置は、複数の行と列に配設された画素を有する画素アレイ部と、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、順次走査及び飛び越し走査に要求される発光制御信号を前記画素アレイ部に供給するための発光ドライバと、前記順次走査及び前記飛び越し走査に要求される走査信号及びブースト信号を、前記画素アレイ部に供給するプログラムドライバと、前記走査信号により選択された画素にデータ信号を供給するためのデータドライバとを備えることを特徴とする。本発明によれば、モード選択信号に応じて、フリップフロップを構成するラッチの出力を論理演算することで、順次走査動作及び飛び越し走査動作を選択的に行うことができる。以下、添付の図面を参照して、本発明に係る好適な実施例を詳細に説明する。なお、上述のとおり、飛び越し走査は、2回にわたって1フレームの画面を表示するものであり、第1に、奇数番目のラインに順次に走査信号を供給し、第2に、偶数版目のラインに順次に走査信号を供給する走査方式である。本出願では、奇数走査信号とは、奇数番目のラインに順次供給する走査信号とする。また、奇数走査ユニットとは、奇数番目の1つのラインに奇数走査信号を発生させるためのユニットと、奇数走査信号発生部とは、複数の奇数走査ユニットを有する信号発生部とする。また、偶数走査信号とは、偶数版目のラインに順次供給する走査信号とする。また、偶数走査ユニットとは、偶数番目の1つのラインに偶数走査信号を発生させるためのユニットと、偶数走査信号発生部とは、複数の偶数走査ユニットを有する信号発生部とする。実施例1図1は、本発明の第1の実施例に係る順次走査及び飛び越し走査兼用の駆動回路以下、スキャンドライバと称するを示すブロック図である。図1を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部100及び偶数走査信号発生部120を備える。奇数走査信号発生部100は、直列に連結した複数の奇数走査信号ユニットを有する。それぞれの奇数走査信号ユニットは、フリップフロップの構造を有する。したがって、前記奇数走査信号発生部100は、シフトレジスタであり、入力されるクロック信号に対して1周期ずつシフトされたデータを出力する。第1の奇数走査ユニットSCUO1には、奇数開始パルスVSPOが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の奇数走査ユニットSCU01は、奇数クロック信号CLKOの立ち上がりエッジで入力信号をサンプリングし、論理演算して、第1の走査信号SCAN[1]を出力する。また、入力信号である奇数開始パルスVSPOがサンプリングされる時点より1/2クロック周期遅延した立ち下がりエッジでサンプリングされたデータを出力端子outに出力する。したがって、奇数クロック信号CLKOの立ち上がりエッジでサンプリングされた入力データは、奇数クロック信号CLKOの立ち下がりエッジで出力される。奇数クロック信号CLKOの立ち下がりエッジで出力されたデータは、第2の奇数走査ユニットSCUO2に入力される。上述した隣接する奇数走査ユニット間の連結関係、モード選択信号MODEの入力及び奇数クロック信号CLKOの印加は、第1の奇数走査ユニットSCUO1から第nの奇数走査ユニットSCUOnまで同様に行われる。すなわち、モード選択信号MODE及び奇数クロック信号CLKOは、奇数走査信号発生部100の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号SCAN[1、3、5、...、2n-1]を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対して奇数クロック信号CLKOの1周期の時間間隔を有する。偶数走査信号発生部120は、直列に連結した複数の偶数走査信号ユニットを有する。それぞれの偶数走査信号ユニットは、フリップフロップの構造を有する。したがって、前記偶数走査信号発生部120は、シフトレジスタであり、入力されるクロックに対して1周期ずつシフトされたデータを出力する。第1の偶数走査ユニットSCUE1は、偶数開始パルスVSPEが入力される。順次走査動作の場合、前記偶数開始パルスVSPEは、前記奇数開始パルスVSPOに比べて1/2クロック周期の位相差を有することが好ましい。また、飛び越し走査動作の場合、前記偶数開始パルスVSPEは、1/2フレーム周期遅延した信号であることが好ましい。前記第1の偶数走査ユニットSCUE1の制御端子CTには、モード選択信号MODEが入力される。前記第1の偶数走査ユニットSCUE1は、偶数クロック信号CLKEの立ち上がりエッジで偶数開始パルスVSPEをサンプリングし、論理演算して、第2の走査信号SCAN[2]を出力する。また、入力信号である偶数開始パルスVSPEがサンプリングされる時点より1/2クロック周期遅延した偶数クロック信号CLKEの立ち下がりエッジでサンプリングされたデータを出力端子outに出力する。したがって、偶数クロック信号CLKEの立ち上がりエッジでサンプリングされた入力データは、偶数クロック信号CLKEの立ち下がりエッジで出力される。偶数クロック信号CLKEの立ち下がりエッジで出力されたデータは、第2の偶数走査ユニットSCUE2に入力される。上述した隣接する偶数走査ユニット間の連結関係、モード選択信号MODEの入力及び偶数クロック信号CLKEの印加は、第1の奇数走査ユニットSCUE1から第nの偶数走査ユニットSCUE2まで同様に行われる。すなわち、モード選択信号MODE及び偶数クロック信号CLKEは、偶数走査信号発生部120の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号SCAN[2、4、、2n]を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対して偶数クロック信号CLKEの1周期の時間間隔を有する。図2は、本発明の第1の実施例に係る奇数走査ユニットまたは偶数走査ユニットを示す回路図である。図2を参照すれば、前記走査ユニットは、フリップフロップ200及び走査信号形成部220を備える。前記フリップフロップ200は、奇数クロック信号CLKOまたは偶数クロック信号CLKEの立ち上がりエッジでサンプリングされたデータを、1/2クロック周期遅延した立ち下がりエッジで出力する。このために、前記フリップフロップ200は、直列に連結した2つのラッチ201、203から構成される。前記図2では、理解を容易にするために、奇数クロック信号CLKOまたは偶数クロック信号CLKEをクロック信号CLKと称する。以下、奇数走査ユニットを例にとり、詳細に走査ユニットを説明する。第1のラッチ201は、入力信号をクロック信号のハイレベル区間で受信するための第1のサンプラー201Aと、クロック信号のハイレベル区間で第1のサンプラー201Aに入力された入力信号を出力し、クロック信号のロウレベル区間で、ハイレベル区間で入力された入力信号を格納するための第1のホルダー201Bとから構成される。したがって、クロック信号の立ち上がりエッジで入力信号は、サンプリングされて出力され、クロック信号の立ち下がりエッジで入力信号は、入力が遮断される。クロック信号のロウレベル区間では、クロック信号のハイレベル区間で入力された信号が出力される。第2のラッチ203は、第1のラッチ201の出力信号SRをクロック信号のロウレベル区間で受信して出力し、クロック信号のハイレベル区間では、ロウレベル区間に入力された信号を格納し、これを出力する。前記第2のラッチ203は、第1のラッチ201の出力信号SRをクロック信号のロウレベル区間で受信し、出力するための第2のサンプラー203Aと、クロック信号のハイレベル区間で、サンプリングされた出力信号SRを格納するための第2のホルダー203Bとから構成される。したがって、第2のラッチ203は、クロック信号の立ち下がりエッジで第1のラッチ201の出力信号SRは、サンプリングされて出力され、クロック信号の立ち上がりエッジで、第1のラッチ201の出力信号SRの入力は、遮断される。クロック信号のハイレベル区間では、クロック信号のロウレベル区間で入力された信号が出力される。走査信号形成部220は、2つのNANDゲート221、223から構成される。第1のNANDゲート221は、モード選択信号MODE及び第2のラッチ203の出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第2のラッチ203の出力信号に関係なく、前記第1のNANDゲート221は、ハイレベル信号を出力する。すなわち、モード選択信号MODEがロウレベルであることにより、第2のラッチ203の出力信号はマスキングされる。また、モード選択信号MODEがハイレベルである場合、第1のNANDゲート221は、第2のラッチ203の出力信号を反転して出力する。第2のNANDゲート223は、第1のラッチ201の出力信号SR及び前記第1のNANDゲート221の出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第1のNANDゲート221の出力は、ハイレベルであるので、前記第2のNANDゲート223は、第1のラッチ201の出力信号SRを反転して出力する。また、モード選択信号MODEがハイレベルである場合、第2のNANDゲート223は、第2のラッチ203の出力の反転された信号と第1のラッチ201の出力信号SRとをNAND演算して出力する。したがって、第2のラッチ203の出力信号がロウレベルであり、且つ第1のラッチ201の出力信号SRがハイレベルである区間にのみ、前記第2のNANDゲート223は、ロウレベルの信号を出力端子SCに出力する。図3a及び図3bは、本発明の第1の実施例により前記図2の走査ユニットの動作を説明するためのタイミング図である。図3aは、モード選択信号MODEがロウレベルである場合、前記図2の走査ユニットの動作を説明するためのタイミング図である。図3aを参照すれば、クロック信号CLKの第1の周期の立ち上がりエッジで入力信号inはサンプリングされ、第1のラッチ201を介して出力される。第1の周期の立ち上がりエッジで入力信号inはハイレベルであるので、第1のラッチ201の出力信号SRは、ハイレベル信号を出力する。また、第1の周期のロウレベル区間では、サンプリングされた出力を格納して出力するので、第1の周期のロウレベル区間では、第1のラッチ201の出力信号SRは、レベルの変化はなく、ハイレベルを維持する。クロック信号CLKの第2の周期の立ち上がりエッジで第1のラッチ201は、入力信号inをサンプリングして出力する。前記第2の周期の立ち上がりエッジで入力信号inは、ロウレベルであるので、第1のラッチの出力信号SRは、ロウレベル信号を出力する。したがって、第1のラッチ201は、クロック信号CLKの第1の周期の立ち上がりエッジで入力信号inをサンプリングして出力し、前記第2の周期の立ち上がりエッジで入力信号inをさらにサンプリングして出力する。第2のラッチ203は、第1のラッチ201の出力信号SRをクロック信号CLKの立ち下がりエッジでサンプリングして出力する。すなわち、クロック信号CLKの第1の周期の立ち下がりエッジで出力信号SRはハイレベルであるので、第2のラッチ203の出力端子outにはハイレベル信号が出力される。また、クロック信号CLKの第2の周期の立ち下がりエッジで出力信号SRはロウレベルであるので、第2のラッチ203の出力端子outにはロウレベル信号が出力される。モード選択信号MODEは、ロウレベルであるので、前記図2に示された第1のNANDゲート221は、第2のラッチ203の出力信号をマスキングする。すなわち、前記第2のラッチ203の出力信号のレベルに関係なく、NANDゲートは、ハイレベル信号を出力する。第1のNANDゲート221のハイレベルである出力信号は、第2のNANDゲート223に入力される。第2のNANDゲート223は、第1のラッチ201の出力信号SRを反転して出力する。したがって、走査ユニットの出力端子SCは、クロック信号CLKの第1の周期で、ロウレベルの信号を出力する。図3bは、モード選択信号MODEがハイレベルである場合、前記図2の走査ユニットの動作を説明するためのタイミング図である。図3bを参照すれば、入力信号inに対する第1のラッチ201でのサンプリング動作及び第1のラッチ201の出力信号SRに対する第2のラッチ203でのサンプリング動作は、前記図3aで説明したことと同様である。したがって、第1のラッチ201の出力信号SR及び第2のラッチ203の出力端子outからの出力信号は、前記図3aの信号と同じ波形である。但し、モード選択信号MODEがハイレベルであるので、第1のNANDゲート221及び第2のNANDゲート223の動作は、前記図3aで説明した動作と異なる。モード選択信号MODEがハイレベルであるので、第1のNANDゲート221は、第2のラッチ203の出力信号を反転する。したがって、第1のNANDゲート221の出力信号は、クロック信号CLKの第1の周期のロウレベル区間及び第2の周期のハイレベル区間にのみ、ロウレベルである。前記第1のNANDゲート221の出力信号は、第2のNANDゲート223に入力される。また、第2のNANDゲート223には、第1のラッチ201の出力信号SRも入力される。第2のNANDゲート223は、入力されるデータが全てハイレベル信号である場合にだけ、ロウレベル信号を出力するので、出力端子SCには、クロック信号CLKの第1の周期のハイレベル区間でロウレベル信号が出力される。偶数走査ユニットも、奇数走査ユニットと動作は同じである。したがって、奇数走査ユニットの第1のラッチ、第2のラッチ、第1のサンプラー、第2のサンプラー、第1のホルダー、第2のホルダー、第1のNANDゲート、第2のNANDゲートが、それぞれ偶数ユニットの第3のラッチ、第4のラッチ、第3のサンプラー、第4のサンプラー、第3のホルダー、第4のホルダー、第3のNANDゲート、第4のNANDゲートに対応する。図4は、本発明の第1の実施例に係るスキャンドライバを示す回路図である。図4を参照すれば、前記図2に示された走査ユニットは、奇数走査信号発生部300の走査ユニット及び偶数走査信号発生部320の走査ユニットに適用される。前記図2に示されたように、それぞれの奇数走査ユニットの第2のNANDゲートの出力信号と、それぞれの偶数走査ユニットの第4のNANDゲートの出力信号とは、走査信号SCAN[1、2、、2n-1、2n]を構成する。奇数走査信号発生部300のそれぞれの走査ユニットは、奇数クロック信号CLKOを受信し、前記奇数クロック信号CLKOの立ち上がりエッジ区間に同期する奇数走査信号SCAN[1、3、、2n-1]を出力する。偶数走査信号発生部320のそれぞれの走査ユニットは、偶数クロック信号CLKEを受信し、前記偶数クロック信号CLKEの立ち上がりエッジ区間に同期する偶数走査信号SCAN[2、4、、2n]を出力する。図5a及び図5bは、本発明の第1の実施例により前記図4に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。図5aは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図5aに示された順次走査動作を、前記図4に示された回路図に基づいて説明する。まず、奇数開始パルスVSPOが奇数走査信号発生部300の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、奇数クロック信号CLKOの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ301Aは、奇数クロック信号CLKOの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ301Bは、前記出力信号SRO1を、奇数クロック信号CLKOの第1の周期の下降エッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の奇数走査信号形成部である第1の走査信号形成部301に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第1の走査信号形成部301の第1のNANDゲートは、第1の奇数走査ユニットSCUO1の第2のラッチ301Bの出力信号SRO2を反転して出力する。出力信号SRO2の反転された信号は、第1の走査信号形成部301の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ301Aの出力信号SRO1、及び第2のラッチ301Bの出力信号SRO2の反転された信号を入力として有する。前記第1の走査信号形成部301の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO1がハイレベルであり、且つ出力信号SRO2がロウレベルである区間にのみ、第1の走査信号SCAN[1]はロウレベルとなる。すなわち、奇数クロック信号CLKOの第1の周期のハイレベル区間では、第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、奇数クロック信号CLKOの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ303Aは、奇数クロック信号CLKOの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ303Bは、前記出力信号SRO3を、奇数クロック信号CLKOの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部303に入力される。モード選択信号MODEは、ハイレベルであるので、第3の走査信号形成部303の第1のNANDゲートは、第2の奇数走査ユニットSCUO2の第2のラッチ303Bの出力信号SRO4を反転して出力する。出力信号SRO4の反転された信号は、第3の走査信号形成部303の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ303Aの出力信号SRO3及び第2のラッチ303Bの出力信号SRO4の反転された信号を入力として有する。前記第3の走査信号形成部303の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO3がハイレベルであり、且つ出力信号SRO4がロウレベルである区間にのみ、第3の走査信号SCAN[3]は、ロウレベルとなる。すなわち、奇数クロック信号CLKOの第2の周期のハイレベル区間で第3の走査信号SCAN[3]は、ロウレベルである。上述した動作により、第nの奇数走査信号ユニットSCUOnは、奇数クロック信号CLKOのn番目周期のハイレベル区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。また、偶数開始パルスVSPEが偶数走査信号発生部320の第1の偶数走査ユニットSCUE1に入力される。前記偶数開始パルスVSPEは、前記奇数開始パルスVSPOに対して1/2クロック周期の位相差を有することが好ましい。また、前記偶数クロック信号CLKEは、前記奇数クロック信号CLKOの反転された波形である。前記第1の偶数走査ユニットSCUE1は、偶数クロック信号CLKEの立ち上がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ322Aは、偶数クロック信号CLKEの第1の周期の区間で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ322Bは、前記出力信号SRE1を偶数クロック信号CLKEの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の偶数走査信号形成部である第2の走査信号形成部322に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第2の走査信号形成部322の第3のNANDゲートは、第1の偶数走査ユニットSCUE1の第4のラッチ322Bの出力信号SRE2を反転して出力する。出力信号SRE2の反転された信号は、第2の走査信号形成部322の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ322Aの出力信号SRE1及び第4のラッチ322Bの出力信号SRE2の反転された信号を入力として有する。前記第2の走査信号形成部322の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE1がハイレベルであり、且つ出力信号SRE2がロウレベルである区間にのみ、第2の走査信号SCAN[2]は、ロウレベルとなる。すなわち、偶数クロック信号CLKEの第1の周期のハイレベル区間で第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、偶数クロック信号CLKEの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ324Aは、偶数クロック信号CLKEの第2の周期の区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ324Bは、前記出力信号SRE3を、偶数クロック信号CLKEの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部324に入力される。モード選択信号MODEは、ハイレベルであるので、第4の走査信号形成部324の第3のNANDゲートは、第2の偶数走査ユニットSCUE2の第4のラッチ324Bの出力信号SRE4を反転して出力する。出力信号SRE4の反転された信号は、第4の走査信号形成部324の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ324Aの出力信号SRE3及び第4のラッチ324Bの出力信号SRE4の反転された信号を入力として有する。前記第4の走査信号形成部324の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE3がハイレベルであり、且つ出力信号SRE4がロウレベルである区間にのみ、第4の走査信号SCAN[4]は、ロウレベルとなる。すなわち、偶数クロック信号CLKEの第2の周期のハイレベル区間では、第4の走査信号SCAN[4]は、ロウレベルである。上述した動作により、第nの偶数走査信号ユニットSCUEnは、偶数クロック信号CLKEのn番目の周期のハイレベル区間で、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、それぞれの走査信号SCAN[1、2、、2n-1、2n]は、1/2クロック周期の位相差をもって順次に出力される。図5bは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図5bに示された飛び越し走査動作を、前記図4に示された回路図に基づいて説明する。まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。飛び越し走査動作が行われるためには、奇数フィールド区間で、奇数走査信号発生部は、奇数走査信号SCAN[1、3、、2n-1]を発生する。また、偶数フィールド区間で、偶数走査信号発生部は、偶数走査信号SCAN[2、4、、2n]を発生する。また、奇数クロック信号CLKO及び偶数クロック信号CLKEは、同じ波形である。したがって、理解を容易にするために、奇数走査信号発生部300及び偶数走査信号発生部320にクロック信号CLKが入力されると想定して説明する。以下、実施例1において、奇数クロック信号CLKO及び偶数クロック信号CLKEを、クロック信号CLKとする。まず、奇数フィールド区間が始まる直前に、奇数開始パルスVSPOが奇数走査信号発生部300の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ301Aは、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ301Bは、前記出力信号SRO1を、クロック信号CLKの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の第1の走査信号形成部301に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第1の走査信号形成部301の第1のNANDゲートは、出力信号SRO2に関係なく、ハイレベル信号を出力する。ハイレベルである第1の走査信号形成部301の第1のNANDゲートの出力信号は、第1の走査信号形成部301の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ301Aの出力信号SRO1及びハイレベルである第1のNANDゲートの出力信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO1を反転して出力する。すなわち、クロック信号CLKの第1の周期の区間で第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ303Aは、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ303Bは、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部303に入力される。モード選択信号MODEは、ロウレベルであるので、第3の走査信号形成部303の第1のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第3の走査信号形成部303の第1のNANDゲートの出力信号は、第3の走査信号形成部303の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ303Aの出力信号SRO3及びハイレベル信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO3の反転された信号を出力する。すなわち、第3の走査信号SCAN[3]は、クロック信号CLKの第2の周期でロウレベルとなる。上述した動作により、第nの奇数走査信号ユニットSCUOnは、クロック信号CLKのn番目の周期の区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まる直前に、偶数開始パルスVSPEが偶数走査信号発生部320の第1の偶数走査ユニットSCUE1に入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち上がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ322Aは、クロック信号CLKの第n1の周期で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ322Bは、前記出力信号SRE1を、クロック信号CLKの第n1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の第2の走査信号形成部322に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第2の走査信号形成部322の第3のNANDゲートは、出力信号SRE2に関係なく、ハイレベル信号を出力する。ハイレベルである第2の走査信号形成部322の第3のNANDゲートの出力は、第2の走査信号形成部322の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ322Aの出力信号SRE1及びハイレベルである第3のNANDゲートの出力信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE1を反転して出力する。すなわち、クロック信号CLKの第n1の周期の区間で第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、クロック信号CLKの第n2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ324Aは、クロック信号CLKの第n2の周期の区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ324Bは、前記出力信号SRE3をクロック信号CLKの第n2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部324に入力される。モード選択信号MODEは、ロウレベルであるので、第4の走査信号形成部324の第3のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第4の走査信号形成部324の第3のNANDゲートの出力信号は、第4の走査信号形成部324の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ324Aの出力信号SRE3及びハイレベル信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE3の反転された信号を出力する。すなわち、第4の走査信号SCAN[4]は、クロック信号CLKの第n2の周期の区間でロウレベルとなる。上述した動作により、第nの偶数走査信号ユニットSCUEnは、クロック信号CLKの2n番目の周期の区間で、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、前記図5bに示されたように、モード選択信号MODEがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。モード選択信号MODEがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部は、偶数走査信号を発生する。すなわち、1フレームの1/2周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、1フレームの残りの1/2周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。実施例2図6は、本発明の第2の実施例に係るスキャンドライバを示すブロック図である。図6を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部400及び偶数走査信号発生部420を備え、前記奇数走査信号発生部400及び偶数走査信号発生部420は、1つの同じクロック信号CLKを受信する。すなわち、第1の実施例の前記図1に示された奇数走査信号発生部100は、奇数クロック信号CLKOを受信し、偶数走査信号発生部120は、偶数クロック信号CLKEを受信するが、本実施例での奇数走査信号発生部400及び偶数走査信号発生部420は、共通のクロック信号CLKを受信する。但し、クロック信号CLKの受信を行う端子の配置は互いに異なる。第1の奇数走査ユニットSCUO1は、奇数開始パルスVSPOが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで入力信号をサンプリングし、論理演算して、第1の走査信号SCAN[1]を出力する。また、入力信号である奇数開始パルスVSPOがサンプリングされる時点より1/2クロック周期遅延した時点で、サンプリングされたデータを出力端子outに出力する。したがって、クロック信号CLKの立ち上がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち下がりエッジで出力される。クロック信号CLKの立ち下がりエッジで出力されたデータは、第2の奇数走査ユニットSCUO2に入力される。上述した隣接する奇数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の奇数走査ユニットSCIO1から第nの奇数走査ユニットSCUOnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、奇数走査信号発生部400の全ての奇数走査ユニットに並列に入力され、奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号SCAN[1、3、5、、2n-1]を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。偶数走査信号発生部420は、直列に連結した複数の偶数走査信号ユニットを有する。第1の偶数走査ユニットSCUE1は、偶数開始パルスVSPEが入力される。また、制御端子CTには、モード選択信号MODEが入力される。それぞれの偶数走査ユニットのクロック入力端子CKには、反転されたクロック信号/CLKが入力される。したがって、前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングし、論理演算して、第2の走査信号SCAN[2]を出力する。また、入力信号である偶数開始パルスVSPEがサンプリングされる時点より1/2クロック周期遅延した時点でサンプリングされたデータを出力端子outに出力する。したがって、クロック信号CLKの立ち下がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち上がりエッジで出力される。クロック信号CLKの立ち上がりエッジで出力されたデータは、第2の偶数走査ユニットSCUO2に入力される。上述した隣接する偶数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の偶数走査ユニットSCUE1から第nの偶数走査ユニットSCUEnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、偶数走査信号発生部420の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号SCAN[2、4、、2n]を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。図7は、本発明の第2の実施例に係る偶数走査ユニットを示す回路図である。前記図7に示された偶数走査ユニットは、前記第1の実施例の図2に示された走査ユニットと同様の構成要素を有する。但し、クロック信号は、前記図2に示された走査ユニットに比べて反転されたクロック信号を使用する。また、第2の実施例に係る奇数走査ユニットは、前記図2に示された走査ユニットと同様の構成要素を有し、同じクロック信号を利用する。したがって、以下では、奇数走査ユニットについての説明は省略し、偶数走査ユニットの構成及び動作を説明する。図7を参照すれば、前記偶数走査ユニットは、フリップフロップ500及び走査信号形成部520を有する。前記フリップフロップ500は、クロック信号CLKの立ち下がりエッジでサンプリングされたデータを、1/2クロック周期遅延した立ち上がりエッジで出力する。このために、前記フリップフロップ500は、2つのラッチ501、503から構成される。第3のラッチ501は、第3のサンプラー501A及び第3のホルダー501Bを備える。前記第3のサンプラー501Aは、入力信号をクロック信号のロウレベル区間で受信し、クロック信号のハイレベル区間では、入力信号の受信を遮断する。第3のホルダー501Bは、クロック信号のハイレベル区間で入力信号を格納する。したがって、クロック信号の立ち下がりエッジで入力された信号は、サンプリングされて出力される。また、クロック信号の立ち上がりエッジで、入力信号の受信は遮断され、サンプリングされたデータの格納動作が始まる。すなわち、第3のホルダー501Bの動作により、クロック信号のハイレベル区間では、クロック信号のロウレベル区間で入力された信号が出力される。第4のラッチ503は、第3のラッチ501の出力信号SRをクロック信号のハイレベル区間で受信して出力し、クロック信号のロウレベル区間では、ハイレベル区間に入力された信号を格納し、これを出力する。前記第4のラッチ503は、第3のラッチ501の出力信号SRをクロック信号のハイレベル区間で受信し、出力するための第4のサンプラー503Aと、クロック信号のロウレベル区間で、サンプリングされた出力信号SRを格納するための第4のホルダー503Bとを備える。したがって、クロック信号の立ち上がりエッジで第3のラッチ501の出力信号SRは、サンプリングされて出力され、クロック信号の立ち下がりエッジで第3のラッチ501の出力信号SRの入力は、遮断される。クロック信号のロウレベル区間では、クロック信号のハイレベル区間に入力された信号が出力される。走査信号形成部520は、2つのNANDゲート521、523から構成される。第3のNANDゲート521は、モード選択信号MODE及び第4のラッチ503の出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第4のラッチ503の出力信号に関係なく、前記第3のNANDゲート521は、ハイレベル信号を出力する。また、モード選択信号MODEがハイレベルである場合、第3のNANDゲート521は、第4のラッチ503の出力信号を反転して出力する。第4のNANDゲート523は、第3のラッチ501の出力信号SR及び前記第3のNANDゲート521の出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第3のNANDゲート521の出力は、ハイレベルであるので、前記第4のNANDゲート523は、第3のラッチ501の出力信号SRを反転して出力する。また、モード選択信号MODEがハイレベルである場合、第3のNANDゲート521は、第4のラッチ503の出力の反転された信号と第3のラッチ501の出力信号SRとをNAND演算して出力する。したがって、第4のラッチ503の出力信号がロウレベルであり、且つ第3のラッチ501の出力信号SRがハイレベルである区間にのみ、前記第4のNANDゲート523は、ロウレベル信号を出力端子SCに出力する。前記図7では、偶数走査ユニットの構成及び動作について説明したが、奇数走査ユニットの構成及び動作は、前記図2に示された走査ユニットの構成及び動作と同様である。したがって、奇数走査ユニットは、クロック信号CLKの立ち上がりエッジで入力信号をサンプリングし、クロック信号の立ち下がりエッジでこれを出力する。図8a及び図8bは、本発明の第2の実施例に係る偶数走査ユニットの動作を説明するためのタイミング図である。図8aは、モード選択信号MODEがロウレベルである場合、前記図7の偶数走査ユニットの動作を説明するためのタイミング図である。図8aを参照すれば、クロック信号CLKの第1の周期の立ち下がりエッジで入力信号inは、サンプリングされ、第3のラッチ501を介して出力される。第1の周期の立ち下がりエッジで入力信号inは、ハイレベルであるので、第3のラッチ501の出力信号SRは、ハイレベル信号を出力する。また、第1の周期のハイレベル区間では、サンプリングされた信号を格納して出力するので、第1の周期のハイレベル区間では、第3のラッチ501の出力信号SRは、レベルの変化はなく、ハイレベルを維持する。クロック信号CLKの第2の周期の立ち下がりエッジで第3のラッチ501は、入力信号inをサンプリングして出力する。前記第2の周期の立ち下がりエッジで入力信号inは、ロウレベルであるので、第3のラッチ501の出力信号SRは、ロウレベルを出力する。したがって、第3のラッチ501は、クロック信号CLKの第1の周期の立ち下がりエッジで入力信号inをサンプリングして出力し、前記第2の周期の立ち下がりエッジで入力信号inをさらにサンプリングして出力する。第4のラッチ503は、第3のラッチ501の出力信号SRをクロック信号CLKの立ち上がりエッジでサンプリングして出力する。すなわち、クロック信号CLKの第1の周期の立ち上がりエッジで出力信号SRは、ハイレベルであるので、第4のラッチ503の出力端子outには、ハイレベル信号が出力される。また、クロック信号CLKの第2の周期の立ち上がりエッジで出力信号SRは、ロウレベルであるので、第4のラッチ503の出力端子outにはロウレベル信号が出力される。モード選択信号MODEがロウレベルである場合、前記図7に示された第3のNANDゲート521は、第4のラッチ503の出力信号のレベルに関係なく、ハイレベル信号を出力する。ハイレベルである第3のNANDゲート521の出力信号は、第4のNANDゲート523に入力される。第4のNANDゲート523は、第3のラッチ501の出力信号SRを反転して出力する。したがって、走査ユニットの出力端子SCには、クロック信号CLKの第1の周期で、ロウレベルの信号を出力する。図8bは、モード選択信号MODEがハイレベルである場合、前記図7の偶数走査ユニットの動作を説明するためのタイミング図である。図8bを参照すれば、入力信号inに対する第3のラッチ501でのサンプリング動作及び第3のラッチ501の出力信号SRに対する第4のラッチ503でのサンプリング動作は、前記図8aで説明したことと同様である。したがって、第3のラッチ501の出力信号SR及び第4のラッチ503の出力端子outからの出力信号は、前記図8aの信号と同じ波形である。但し、モード選択信号MODEがハイレベルであるので、第3のNANDゲート521及び第4のNANDゲート523の動作は、前記図8aで説明した動作と異なる。モード選択信号MODEがハイレベルである場合、第3のNANDゲート521は、第4のラッチ503の出力信号を反転する。前記第3のNANDゲート521の出力信号は、第4のNANDゲート523に入力される。また、第4のNANDゲート523には、第3のラッチ501の出力信号SRが入力される。第4のNANDゲート523は、入力されるデータが全てハイレベルである場合にだけ、ロウレベルの信号を出力するので、出力端子SCは、クロック信号CLKの第1の周期のロウレベル区間で、ロウレベルである信号が出力される。したがって、前記図8a及び図8bに示された偶数走査ユニットの動作は、次のように説明される。すなわち、モード選択信号MODEがロウレベルである場合、前記偶数走査ユニットは、第3のラッチの出力信号を反転して出力端子SCに出力する。モード選択信号がハイレベルである場合、第3のラッチの出力信号と反転された第4のラッチの出力信号とをNAND演算して出力する。出力端子SCからのデータをSCANとし、第3のラッチの出力をSR、第4のラッチの出力をOUTとすれば、SCANは、次の数1の数式で表される。前記数1で、SCANは、第3のラッチの出力の反転された信号SR’と第4のラッチの出力OUTとの論理和で表現されることができる。図9は、本発明の第2の実施例に係るスキャンドライバを示す回路図である。図9を参照すれば、前記図2に示された走査ユニットは、奇数走査信号発生部600の奇数走査ユニットに適用され、前記図7に示された偶数走査ユニットは、偶数走査信号発生部620の偶数走査ユニットに適用される。それぞれの奇数走査ユニットの第2のNANDゲートの出力信号と、それぞれの偶数走査ユニットの第4のNANDゲートの出力信号は、走査信号SCAN[1、2、、2n-1、2n]を構成する。奇数走査信号発生部600のそれぞれの走査ユニットは、クロック信号CLKを受信し、前記クロック信号CLKの立ち上がりエッジ区間と同期する奇数走査信号SCAN[1、3、、2n-1]を出力する。偶数走査信号発生部620のそれぞれの走査ユニットは、クロック信号CLKを受信し、前記クロック信号CLKの立ち下がりエッジ区間と同期する偶数走査信号SCAN[2、4、、2n]を出力する。図10a及び図10bは、本発明の第2の実施例により前記図9に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。図10aは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図10aに示された順次走査動作を、前記図9に示された回路図に基づいて説明する。まず、奇数開始パルスVSPOが奇数走査信号発生部600の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ601Aは、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ601Bは、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の第1の走査信号形成部601に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第1の走査信号形成部601の第1のNANDゲートは、第1の奇数走査ユニットSCUO1の第2のラッチ601Bの出力信号SRO2を反転して出力する。出力信号SRO2の反転された信号は、第1の走査信号形成部601の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ601Aの出力信号SRO1及び第2のラッチの出力信号SRO2の反転された信号を入力として有する。前記第1の走査信号形成部601の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO1がハイレベルであり、且つ出力信号SRO2がロウレベルである区間にのみ、第1の走査信号SCAN[1]は、ロウレベルとなる。すなわち、クロック信号CLKの第1の周期のハイレベル区間では、第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ603Aは、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ603Bは、前記出力信号SRO3を、クロック信号CLKの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部603に入力される。モード選択信号MODEは、ハイレベルであるので、第3の走査信号形成部603の第1のNANDゲートは、第2の奇数走査ユニットSCUO2の第2のラッチ603Bの出力信号SRO4を反転して出力する。出力信号SRO4の反転された信号は、第3の走査信号形成部603の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ603Aの出力信号SRO3及び第2のラッチ603Bの出力信号SRO4の反転された信号を入力として有する。前記第3の走査信号形成部603の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO3がハイレベルであり、且つ出力信号SRO4がロウレベルである区間にのみ、第3の走査信号SCAN[3]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のハイレベル区間では、第3の走査信号SCAN[3]は、ロウレベルである。上述した動作により、第nの奇数走査信号ユニットSCUOnは、クロック信号CLKのn番目の周期のハイレベル区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。また、偶数開始パルスVSPEが偶数走査信号発生部620の第1の偶数走査ユニットSCUE1に入力される。前記偶数開始パルスVSPEは、前記奇数開始パルスVSPOに対して1/2クロック周期の位相差を有することが好ましい。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、クロック信号CLKの第1の周期のロウレベル区間及び第2の周期のハイレベル区間で、第1の偶数走査ユニットSCUE1の第3のラッチ622Aは、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ622Bは、前記出力信号SRE1をクロック信号CLKの第2の周期の立ち上がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の第2の走査信号形成部622に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第2の走査信号形成部622の第3のNANDゲートは、第1の偶数走査ユニットSCUE1の第4のラッチ622Bの出力信号SRE2を反転して出力する。出力信号SRE2の反転された信号は、第2の走査信号形成部622の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ622Aの出力信号SRE1及び第4のラッチ622Bの出力信号SRE2の反転された信号を入力として有する。前記第2の走査信号形成部622の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE1がハイレベルであり、且つ出力信号SRE2がロウレベルである区間にのみ、第2の走査信号SCAN[2]は、ロウレベルとなる。すなわち、クロック信号CLKの第1の周期のロウレベル区間では、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、クロック信号CLKの第2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ624Aは、クロック信号CLKの第2の周期のロウレベル及び第3の周期のハイレベル区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ624Bは、前記出力信号SRE3をクロック信号CLKの第3の周期の立ち上がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部624に入力される。モード選択信号MODEは、ハイレベルであるので、第4の走査信号形成部624の第3のNANDゲートは、第2の偶数走査ユニットSCUE2の第4のラッチ624Bの出力信号SRE4を反転して出力する。出力信号SRE4の反転された信号は、第4の走査信号形成部624の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ624Aの出力信号SRE3及び第4のラッチ624Bの出力信号SRE4の反転された信号を入力として有する。前記第4の走査信号形成部624の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE3がハイレベルであり、且つ出力信号SRE4がロウレベルである区間にのみ、第4の走査信号SCAN[4]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のロウレベル区間では、第4の走査信号SCAN[4]は、ロウレベルである。上述した動作により、第nの偶数走査信号ユニットSCUEnは、クロック信号CLKのn番目の周期のロウレベル区間では、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、それぞれの走査信号は、1/2クロック周期の位相差をもって順次に出力される。すなわち、前記奇数走査信号発生部600は、奇数走査信号SCAN[1、3、、2n-1]を順次に発生する。また、それぞれの奇数走査信号は、隣接する奇数走査信号に対して1クロック周期の位相差を有する。また、前記偶数走査信号発生部620は、偶数走査信号SCAN[2、4、、2n]を順次に発生する。また、それぞれの偶数走査信号は、隣接する偶数走査信号に対して1クロック周期の位相差を有する。但し、前記奇数走査信号発生部600のそれぞれのフリップフロップは、クロック信号の立ち上がりエッジで入力信号をサンプリングして出力し、前記偶数走査信号発生部620のそれぞれのフリップフロップは、クロック信号の立ち下がりエッジで入力信号をサンプリングして出力する。したがって、走査信号SCAN[1、2、、2n-1、2n]は、隣接する走査信号に対して1/2クロック周期の位相差をもって順次に出力される。図10bは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図10bに示された飛び越し走査動作を、前記図9に示された回路図に基づいて説明する。まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。飛び越し走査動作が行われるためには、奇数フィールド区間で、奇数走査信号発生部600は、奇数走査信号SCAN[1、3、、2n-1]を発生する。また、奇数フィールド区間で、偶数走査信号発生部620は、走査動作に必要な情報を有しないレベルを出力する。すなわち、奇数フィールド区間では、偶数走査信号発生部620は、入力データやクロック信号に関係なく、ハイレベル信号を出力する。奇数フィールド区間に引き続く偶数フィールド区間で、偶数走査信号発生部620は、偶数走査信号SCAN[2、4、、2n]を発生する。また、偶数フィールド区間で、奇数走査信号発生部600は、走査動作に必要な情報を有しないレベルを出力する。すなわち、偶数フィールド区間では、奇数走査信号発生部600は、入力データやクロック信号に関係なく、ハイレベル信号を出力する。まず、奇数フィールド区間が始まる直前に、奇数開始パルスVSPOが奇数走査信号発生部600の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ601Aは、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ601Bは、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の第1の走査信号形成部601に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第1の走査信号形成部601の第1のNANDゲートは、出力信号SRO2に関係なく、ハイレベル信号を出力する。ハイレベルである第1の走査信号形成部601の第1のNANDゲートの出力は、第1の走査信号形成部601の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ601Aの出力信号SRO1及びハイレベルである第2のラッチ601Bの出力信号SRO2を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO1を反転して出力する。すなわち、クロック信号CLKの第1の周期の区間で第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ603Aは、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ603Bは、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部603に入力される。モード選択信号MODEは、ロウレベルであるので、第3の走査信号形成部603の第1のNANDゲートは、ハイレベルを出力する。ハイレベルである第3の走査信号形成部603の第1のNANDゲートの出力信号は、第3の走査信号形成部603の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ603Aの出力信号SRO3及びハイレベルの信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO3の反転された信号を出力する。すなわち、第3の走査信号SCAN[3]は、クロック信号CLKの第2の周期でロウレベルとなる。上述した動作により、第nの奇数走査信号ユニットSCUOnは、クロック信号CLKのn番目の周期の区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まる直前に、偶数開始パルスVSPEが偶数走査信号発生部620の第1の偶数走査ユニットSCUE1に入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ622Aは、クロック信号CLKの第n1の周期のロウレベル区間及び第n2の周期のハイレベル区間で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ622Bは、前記出力信号SRE1をクロック信号CLKの第n2の周期の立ち上がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の第2の走査信号形成部622に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第2の走査信号形成部622の第3のNANDゲートは、出力信号SRE2に関係なく、ハイレベルを出力する。ハイレベルである第2の走査信号形成部622の第3のNANDゲートの出力は、第2の走査信号形成部622の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ622Aの出力信号SRE1及びハイレベルである第4のラッチ622Bの出力信号SRE2を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE1を反転して出力する。すなわち、クロック信号CLKの第n1の周期のロウレベル区間及び第n2の周期のハイレベル区間で、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、クロック信号CLKの第n2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ624Aは、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ624Bは、前記出力信号SRE3をクロック信号CLKの第n3の周期の立ち上がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部624に入力される。モード選択信号MODEは、ロウレベルであるので、第4の走査信号形成部624の第3のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第4の走査信号形成部624の第3のNANDゲートの出力信号は、第4の走査信号形成部624の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ624Aの出力信号SRE3及びハイレベルの信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE3の反転された信号を出力する。すなわち、第4の走査信号SCAN[4]は、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間でロウレベルとなる。上述した動作により、第nの偶数走査信号ユニットSCUEnは、クロック信号CLKの2n番目の周期のロウレベル区間及び2n1番目の周期のハイレベル区間でロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、前記図10bに示されたように、モード選択信号MODEがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。モード選択信号MODEがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部は、偶数走査信号を発生する。すなわち、1フレームの1/2周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、1フレームの残りの1/2周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。上述した過程により、クロック信号CLKに同期する走査信号が発生することが分かる。すなわち、モード選択信号に応じて、スキャンドライバは、順次走査動作及び飛び越し走査動作を選択的に行うことができる。実施例3図11は、本発明の第3の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。図11を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部1100及び偶数走査信号発生部1150を備える。奇数走査信号発生部1100は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、フリップフロップ及び奇数走査信号形成部を備える。したがって、前記奇数走査信号発生部1100は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。また、奇数走査信号形成部は、複数の論理回路から構成され、モード選択信号MODEに応じて奇数走査信号を形成する。第1の奇数走査ユニットSCUO1は、奇数開始パルスVSPOが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の奇数走査ユニットSCU01は、クロック信号CLKのハイレベルで入力信号をサンプリングし、論理演算して、第1の走査信号SCAN[1]を出力する。また、サンプリングされたデータは、入力信号である奇数開始パルスVSPOがサンプリングされる時点より1/2クロック周期遅延した立ち下がりエッジで、出力端子outに出力される。したがって、クロック信号CLKの立ち上がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち下がりエッジで出力される。クロック信号CLKの立ち下がりエッジで出力されたデータは、第2の奇数走査ユニットSCUO2に入力される。上述した隣接する奇数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の奇数走査ユニットSCIO1から第nの奇数走査ユニットSCUOnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、奇数走査信号発生部1100の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号SCAN[1、3、5、、2n-1]を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。偶数走査信号発生部1150は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、フリップフロップ及び偶数走査信号形成部を備える。したがって、前記偶数走査信号発生部1150は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。また、偶数走査信号形成部は、複数の論理回路から構成され、モード選択信号MODEに応じて偶数走査信号を形成する。第1の偶数走査ユニットSCUE1は、偶数開始パルスVSPEが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKのロウレベルで偶数開始パルスVSPEをサンプリングし、論理演算して、第2の走査信号SCAN[2]を出力する。また、サンプリングされたデータは、入力信号である偶数開始パルスVSPEがサンプリングされる時点より1/2クロック周期遅延したクロック信号CLKの立ち上がりエッジで出力端子outに出力される。したがって、クロック信号CLKの立ち下がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち上がりエッジで出力される。クロック信号CLKの立ち上がりエッジで出力されたデータは、第2の偶数走査ユニットSCUO2に入力される。上述した隣接する偶数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の偶数走査ユニットSCUE1から第nの偶数走査ユニットSCUEnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、偶数走査信号発生部1150の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号SCAN[2、4、、2n]を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。図12は、本発明の第3の実施例に係る奇数走査ユニットを示す回路図である。図12を参照すれば、前記奇数走査ユニットは、図11の第1の奇数走査ユニットSCUO1を示すものであって、フリップフロップ1110及び奇数走査信号形成部1113を備える。前記フリップフロップ1110は、クロック信号CLKの立ち上がりエッジでサンプリングされたデータを1/2クロック周期遅延した立ち下がりエッジで出力する。このために、前記フリップフロップ1110は、直列に連結した2つのラッチ1111、1112から構成される。第1のラッチ1111は、入力信号をクロック信号CLKのハイレベル区間で受信するための第1のサンプラー1111Aと、クロック信号CLKのハイレベル区間で、第1のサンプラー1111Aに入力された入力信号を出力し、クロック信号CLKのロウレベル区間で、クロック信号CLKのハイレベル区間で入力された入力信号を格納するための第1のホルダー1111Bとから構成される。したがって、クロック信号CLKの立ち上がりエッジで、入力信号はサンプリングされて出力され、クロック信号CLKの立ち下がりエッジで、入力信号は入力が遮断される。すなわち、クロック信号CLKのロウレベル区間では、クロック信号のハイレベル区間で入力された信号が出力される。第2のラッチ1112は、第1のラッチ1111の出力信号SRO1をクロック信号CLKのロウレベル区間で受信して出力し、クロック信号CLKのハイレベル区間で、クロック信号CLKのロウレベル区間に入力された信号を格納し、これを出力する。前記第2のラッチ1112は、第1のラッチ1111の出力信号SRO1をクロック信号CLKのロウレベル区間で受信し出力するための第2のサンプラー1112Aと、サンプリングされた出力信号SRO1をクロック信号CLKのハイレベル区間で格納するための第2のホルダー1112Bとを備える。したがって、クロック信号CLKの立ち下がりエッジで第1のラッチ1111の出力信号SRO1は、サンプリングされて出力され、クロック信号CLKの立ち上がりエッジで第1のラッチ1111の出力信号SRO1の入力は、遮断される。奇数走査信号形成部1113は、インバータ1113Aと、2つのNANDゲート1113B、1113Cとから構成される。インバータ1113Aは、第2のラッチ1112の出力信号SRO2を反転して、第1のNANDゲート1113Bに出力する。第1のNANDゲート1113Bは、モード選択信号MODE及び第2のラッチ1112の出力の反転された信号を入力として有する。モード選択信号MODEがロウレベルである場合、第2のラッチ1112の出力信号に関係なく、前記第1のNANDゲート1113Bは、ハイレベルを出力する。すなわち、モード選択信号MODEがロウレベルであることにより、第2のラッチ1112の出力信号はマスキングされる。また、モード選択信号MODEがハイレベルである場合、第1のNANDゲート1113Bは、第2のラッチ1112の出力信号を出力する。第2のNANDゲート1113Cは、第1のラッチ1111の出力信号SRO1及び前記第1のNANDゲート1113Bの出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第1のNANDゲート1113Bの出力は、ハイレベルであるので、前記第2のNANDゲート1113Cは、第1のラッチ1111の出力信号SRO1を反転して出力する。また、モード選択信号MODEがハイレベルである場合、第1のNANDゲート1113Bは、インバータ1113Aの出力を反転するので、第1のNANDゲート1113Bは、第2のラッチ1112の出力信号SRO2を出力する。したがって、第2のラッチ1112の出力信号SRO2がハイレベルであり、且つ第1のラッチ1111の出力信号SRO1がハイレベルである区間にのみ、前記第2のNANDゲート1113Cは、ロウレベルの信号を出力端子に出力する。図13a及び図13bは、本発明の第3の実施例により前記図12の奇数走査ユニットの動作を説明するためのタイミング図である。図13aは、モード選択信号MODEがハイレベルである場合、前記図12の奇数走査ユニットの動作を説明するためのタイミング図である。図13aを参照すれば、クロック信号CLKの第1の周期の立ち上がりエッジで入力信号VSPOは、サンプリングされ、第1のラッチ1111を介して出力される。第1の周期の立ち上がりエッジで入力信号VSPOは、ハイレベルであるので、第1のラッチ1111の出力信号SRO1は、ハイレベル信号を出力する。また、第1の周期のロウレベル区間では、サンプリングされた出力を格納して出力するので、第1の周期のロウレベル区間では、第1のラッチ1111の出力信号SRO1は、レベルの変化はなく、ハイレベルを維持する。第2の周期の立ち上がりエッジで第1のラッチ1111は、入力信号inをサンプリングして出力する。前記第2の周期の立ち上がりエッジで入力信号VSPOは、ロウレベルであるので、第1のラッチ1111の出力信号SRO1は、ロウレベル信号を出力する。したがって、第1のラッチ1111は、第1の周期の立ち上がりエッジで入力信号VSPOをサンプリングして出力し、第2の周期の立ち上がりエッジで入力信号VSPOをさらにサンプリングして出力する。第2のラッチ1112は、第1のラッチ1111の出力信号SRO1をクロック信号CLKの立ち下がりエッジでサンプリングして出力する。すなわち、第1の周期の立ち下がりエッジで出力信号SRO1は、ハイレベルであるので、第2のラッチ1112の出力端子outには、ハイレベルが出力される。また、第2の周期の立ち下がりエッジで出力信号SRO1は、ロウレベルであるので、第2のラッチ1112の出力端子outには、ロウレベルが出力される。モード選択信号MODEは、ハイレベルであるので、前記図2に示された第1のNANDゲート1113Bは、インバータ1113Aの出力を反転する。したがって、第1のNANDゲート1113Bは、第2のラッチ1112の出力信号SRO2を第2のNANDゲート1113Cに出力する。第2のNANDゲート1113Cは、第1のラッチ1111の出力信号SRO1と第2のラッチ1112の出力信号SRO2とのNAND演算を行う。したがって、奇数走査ユニットの出力端子には、クロック信号CLKの第1の周期のロウレベルで、ロウレベルである信号SCAN[1]が出力される。図13bは、モード選択信号MODEがロウレベルを有する場合、前記図12の奇数走査ユニットの動作を説明するためのタイミング図である。図13bを参照すれば、入力信号VSPOに対する第1のラッチ1111でのサンプリング動作及び第1のラッチ1111の出力信号SRO1に対する第2のラッチ1112でのサンプリング動作は、前記図13aで説明したことと同様である。したがって、第1のラッチ1111の出力信号SRO1及び第2のラッチ1112の出力信号SRO2は、前記図13aの信号と同じ波形である。但し、モード選択信号MODEがロウレベルであるので、第1のNANDゲート1113B及び第2のNANDゲート1113Cの動作は、前記図13aで説明した動作と異なる。モード選択信号MODEがロウレベルであるので、第1のNANDゲート1113Bは、第2のラッチ1112の出力信号SRO2をマスキングする。すなわち、第2のラッチ1112の出力信号SRO2のレベルに関係なく、前記第1のNANDゲート1113Bはハイレベル信号を出力する。ハイレベルの信号を受信する第2のNANDゲート1113Cは、第1のラッチ1111の出力信号SRO1を反転する。したがって、奇数走査ユニットの奇数走査信号形成部は、第1のラッチ1111の出力信号SRO1を反転して第1の走査信号SCAN[1]を出力する。図14は、本発明の第3の実施例に係る偶数走査ユニットを示す回路図である。図14を参照すれば、前記偶数走査ユニットは、図11の第1の偶数走査ユニットSCUE1を示すものであって、フリップフロップ1160及び偶数走査信号形成部1163を備える。前記フリップフロップ1160は、クロック信号CLKの立ち下がりエッジでサンプリングされたデータを1/2クロック周期遅延した立ち上がりエッジで出力する。このために、前記フリップフロップ1160は、直列に連結した2つのラッチ1161、1162から構成される。第3のラッチ1161は、入力信号をクロック信号CLKのロウレベル区間で受信するための第3のサンプラー1161Aと、クロック信号CLKのロウレベル区間で第3のサンプラー1161Aに入力された入力信号を出力し、クロック信号CLKのハイレベル区間で、ロウレベル区間の入力信号を格納するための第3のホルダー1161Bとから構成される。したがって、クロック信号CLKの立ち下がりエッジで入力信号は、サンプリングされて出力され、クロック信号CLKの立ち上がりエッジで入力信号は、入力が遮断される。第4のラッチ1162は、第3のラッチ1161の出力信号SRE1をクロック信号CLKのハイレベル区間で受信し出力するための第4のサンプラー1162Aと、サンプリングされた出力信号SRE1をクロック信号CLKのロウレベル区間で格納するための第4のホルダー1162Bとから構成される。したがって、クロック信号CLKの立ち上がりエッジで第3のラッチ1161の出力信号SRE1は、サンプリングされて出力され、クロック信号CLKの立ち下がりエッジで第3のラッチ1161の出力信号SRE1の入力は、遮断され、クロック信号CLKのハイレベル区間で入力された信号が格納されて出力される。偶数走査信号形成部1163は、インバータ1163Aと、2つのNANDゲート1163B、1163Cとから構成される。インバータ1163Aは、第4のラッチ1162の出力信号SRE2を反転して、第3のNANDゲート1163Bに出力する。第3のNANDゲート1163Bは、モード選択信号MODE及び第4のラッチ1162の出力の反転された信号を入力として有する。モード選択信号MODEがロウレベルである場合、第4のラッチ1162の出力信号に関係なく、前記第3のNANDゲート1163Bは、ハイレベル信号を出力する。すなわち、モード選択信号MODEがロウレベルであることにより、第4のラッチ1162の出力信号は、マスキングされる。また、モード選択信号MODEがハイレベルである場合、第3のNANDゲート1163Bは、第4のラッチ1162の出力信号を出力する。第4のNANDゲート1163Cは、第3のラッチ1161の出力信号SRE1及び前記第3のNANDゲート1163Bの出力信号を入力として有する。モード選択信号MODEがロウレベルである場合、第3のNANDゲート1163Bの出力は、ハイレベルであるので、前記第4のNANDゲート1163Cは、第3のラッチ1161の出力信号SRE1を反転して出力する。また、モード選択信号MODEがハイレベルである場合、第3のNANDゲート1163Bは、インバータ1163Aの出力を反転するので、第3のNANDゲート1163Bは、第4のラッチの出力信号SRE2を出力する。したがって、第4のラッチ1162の出力信号SRE2がハイレベルであり、且つ第3のラッチ1161の出力信号SRO1がハイレベルである区間にのみ、前記第4のNANDゲート1163Cは、ロウレベルの信号を出力端子に出力する。図15a及び図15bは、本発明の第3の実施例により前記図14の偶数走査ユニットの動作を説明するためのタイミング図である。図15aは、モード選択信号MODEがハイレベルである場合、前記図14の偶数走査ユニットの動作を説明するためのタイミング図である。図15aを参照すれば、クロック信号CLKの第1の周期の立ち下がりエッジで入力信号VSPEは、サンプリングされ、第3のラッチ1161を介して出力される。第1の周期の立ち下がりエッジで入力信号VSPEは、ハイレベルであるので、第3のラッチ1161の出力信号SRE1は、ハイレベル信号を出力する。また、第1の周期のハイレベル区間では、サンプリングされた信号を格納して出力するので、第1の周期のハイレベル区間では、第3のラッチ1161の出力信号SRE1は、レベルの変化はなく、ハイレベルを維持する。第2の周期の立ち下がりエッジで第3のラッチ1161は、入力信号VSPEをサンプリングして出力する。前記第2の周期の立ち下がりエッジで入力信号VSPEは、ロウレベルであるので、第3のラッチ1161の出力信号SRE1は、ロウレベル信号を出力する。したがって、第3のラッチ1161は、第1の周期の立ち下がりエッジで入力信号VSPEをサンプリングして出力し、第2の周期の立ち下がりエッジで入力信号VSPEをさらにサンプリングして出力する。第4のラッチ1162は、第3のラッチ1161の出力信号SRE1をクロック信号CLKの立ち上がりエッジでサンプリングして出力する。すなわち、第1の周期の立ち上がりエッジで出力信号SRE1は、ハイレベルであるので、第4のラッチ1162の出力信号SRE2は、ハイレベルとなる。また、第2の周期の立ち上がりエッジで出力信号SRE1は、ロウレベルであるので、第4のラッチ1162の出力端子outには、ロウレベル信号が出力される。モード選択信号MODEは、ハイレベルであるので、前記図14に示された第3のNANDゲート1163Bは、インバータ1163Aの出力を反転する。したがって、第3のNANDゲート1163Bは、第4のラッチ1162の出力信号SRE2を第4のNANDゲート1163Cに出力する。第4のNANDゲート1163Cは、第3のラッチ1161の出力信号SRE1と第4のラッチ1162の出力信号SRE2とのNAND演算を行う。したがって、偶数走査ユニットの出力端子には、クロック信号CLKの第1の周期のハイレベルでロウレベルである信号SCAN[2]が出力される。図15bは、モード選択信号MODEがロウレベルである場合、前記図14の偶数走査ユニットの動作を説明するためのタイミング図である。図15bを参照すれば、入力信号VSPEに対する第3のラッチ1161でのサンプリング動作及び第3のラッチ1161の出力信号SRE1に対する第4のラッチ1162でのサンプリング動作は、前記図15aで説明したことと同様である。したがって、第3のラッチ1161の出力信号SRE1及び第4のラッチ1162の出力信号SRE2は、前記図15aの信号と同じ波形である。但し、モード選択信号MODEがロウレベルであるので、第3のNANDゲート1163B及び第4のNANDゲート1163Cの動作は、前記図15aで説明した動作と異なる。モード選択信号MODEがロウレベルであるので、第3のNANDゲート1163Bは、第4のラッチ1162の出力信号SRE2をマスキングする。すなわち、第4のラッチ1162の出力信号SRE2のレベルに関係なく、前記第3のNANDゲート1163Bは、ハイレベル信号を出力する。ハイレベルの信号を受信する第4のNANDゲート1163Cは、第3のラッチ1161の出力信号SRE1を反転する。したがって、偶数走査ユニットの偶数走査信号形成部は、第3のラッチ1161の出力信号SRE1を反転して第2の走査信号SCAN[2]を出力する。図16は、本発明の第3の実施例に係るスキャンドライバを示す回路図である。図16を参照すれば、前記図12に示された奇数走査ユニットは、奇数走査信号発生部1100の走査ユニットに適用され、前記図14に示された偶数走査ユニットは、偶数走査信号発生部1150の走査ユニットに適用される。前記図12及び図14に示されたように、それぞれの奇数走査ユニットの第2のNANDゲートの出力信号、それぞれの偶数走査ユニットの第4のNANDゲートの出力信号は、走査信号SCAN[1、2、、2n-1、2n]を構成する。奇数走査信号発生部1100のそれぞれの奇数走査ユニットは、クロック信号CLKを受信し、クロック信号CLKに同期する奇数走査信号SCAN[1、3、、2n-1]を出力する。偶数走査信号発生部1150のそれぞれの走査ユニットは、クロック信号CLKを受信し、前記クロック信号CLKに同期する偶数走査信号SCAN[2、4、、2n]を出力する。図17a及び図17bは、本発明の第3の実施例により前記図16に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。図17aは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図17aに示された順次走査動作を、前記図16に示された回路図に基づいて説明する。まず、奇数開始パルスVSPOが奇数走査信号発生部1100の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ1111は、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ1112は、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の奇数走査信号形成部である第1の走査信号形成部1113に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第1の走査信号形成部1113の第1のNANDゲートは、インバータの出力を反転する。したがって、第2のラッチ1112の出力信号SRO2は、第1の走査信号形成部1113の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ1111の出力信号SRO1及び第2のラッチ1112の出力信号SRO2を入力として有する。前記第1の走査信号形成部1113の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO1がハイレベルであり、且つ出力信号SRO2がハイレベルである区間にのみ、第1の走査信号SCAN[1]は、ロウレベルとなる。すなわち、クロック信号CLKの第1の周期のロウレベル区間で、第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ1121は、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ1122は、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部1123に入力される。モード選択信号MODEは、ハイレベルであるので、第3の走査信号形成部1123の第1のNANDゲートは、インバータの出力を反転する。したがって、第2のラッチ1122の出力信号SRO4は、第3の走査信号形成部1123の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ1121の出力信号SRO3及び第2のラッチ1122の出力信号SRO4を入力として有する。前記第3の走査信号形成部1123の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO3がハイレベルであり、且つ出力信号SRO4がハイレベルである区間にのみ、第3の走査信号SCAN[3]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のロウレベル区間で、第3の走査信号SCAN[3]は、ロウレベルである。上述した動作により、第nの奇数走査ユニットSCUOnは、クロック信号CLKのn番目の周期のロウレベル区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。また、偶数開始パルスVSPEが偶数走査信号発生部1150の第1の偶数走査ユニットSCUE1に入力される。前記偶数開始パルスVSPEは、前記奇数開始パルスVSPOに対して1/2クロック周期の位相差を有することが好ましい。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ1161は、クロック信号CLKの第1の周期のロウレベル区間及び第2の周期のハイレベル区間で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ1162は、前記出力信号SRE1をクロック信号CLKの第2の周期の立ち上がりエッジでサンプリングして出力する。したがって、第1の偶数走査ユニットSCUE1の第4のラッチ1162は、クロック信号CLKの第2の周期で、ハイレベルである出力信号SRE2を出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の偶数走査信号形成部である第2の走査信号形成部1163に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。モード選択信号MODEがハイレベルであることによって、第2の走査信号形成部1163の第3のNANDゲートは、インバータの出力信号を反転する。したがって、第2の走査信号形成部1163の第3のNANDゲートは、第4のラッチ1162の出力信号SRE2を第4のNANDゲートに出力する。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ1161の出力信号SRE1及び第4のラッチ1162の出力信号SRE2を入力として有する。前記第2の走査信号形成部1163の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE1がハイレベルであり、且つ出力信号SRE2がハイレベルである区間にのみ、第2の走査信号SCAN[2]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のハイレベル区間で、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、クロック信号CLKの第2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ1171は、クロック信号CLKの第2の周期のロウレベル区間及び第3の周期のハイレベル区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ1172は、前記出力信号SRE3をクロック信号CLKの第3の周期の立ち上がりエッジでサンプリングして出力する。したがって、第2の偶数走査ユニットSCUE2の第4のラッチ1172は、クロック信号CLKの第3の周期でハイレベルである出力信号SRE4を出力する。前記第2の偶数走査ユニットSCUE2の出力SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部1173に入力される。モード選択信号MODEがハイレベルであることによって、第4の走査信号形成部1173の第3のNANDゲートは、インバータの出力信号を反転する。したがって、第4の走査信号形成部1173の第3のNANDゲートは、第4のラッチ1172の出力信号SRE4を第4のNANDゲートに出力する。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ1171の出力信号SRE3及び第4のラッチ1172の出力信号SRE4を入力として有する。前記第4の走査信号形成部1173の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE3がハイレベルであり、且つ出力信号SRE4がハイレベルである区間にのみ、第4の走査信号SCAN[4]は、ロウレベルとなる。すなわち、クロック信号CLKの第3の周期のハイレベル区間で、第4の走査信号SCAN[4]は、ロウレベルである。上述した動作により、第nの偶数走査ユニットSCUEnは、クロック信号CLKのn1番目の周期のハイレベル区間で、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、それぞれの走査信号SCAN[1、2、、2n-1、2n]は、1/2クロック周期の位相差をもって順次に出力される。図17bは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図17bに示された飛び越し走査動作を、前記図16に示された回路図に基づいて説明する。まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と偶数フィールド区間とに分けられる。飛び越し走査動作が行われるために、奇数フィールド区間のあいだに奇数走査信号発生部1100は、奇数走査信号SCAN[1、3、、2n-1]を発生する。また、偶数フィールド区間で、偶数走査信号発生部1150は、偶数走査信号SCAN[2、4、、2n]を発生する。まず、奇数フィールド区間が始まる直前に、奇数開始パルスVSPOが奇数走査信号発生部1100の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ1111は、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のラッチ1112は、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングして出力する。前記第1の奇数走査ユニットSCUO1の出力信号SRO2は、第2の奇数走査ユニットSCUO2に入力され、第1の奇数走査ユニットSCUO1の第1の走査信号形成部1113に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第1の走査信号形成部1113の第1のNANDゲートは、出力信号SRO2に関係なく、ハイレベル信号を出力する。ハイレベルを有する第1の走査信号形成部1113の第1のNANDゲートの出力は、第1の走査信号形成部1113の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ1111の出力信号SRO1及びハイレベルである第1のNANDゲートの出力信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO1を反転して出力する。すなわち、クロック信号CLKの第1の周期の区間で第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ1121は、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のラッチ1121は、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングして出力する。前記第2の奇数走査ユニットSCUO2の出力信号SRO4は、第3の奇数走査ユニットSCUO3に入力され、第2の奇数走査ユニットSCUO2の第3の走査信号形成部1123に入力される。モード選択信号MODEは、ロウレベルであるので、第3の走査信号形成部1123の第1のNANDゲートは、ハイレベル信号を出力する。ハイレベルを有する第3の走査信号形成部1123の第1のNANDゲートの出力信号は、第3の走査信号形成部1123の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ1121の出力信号SRO3及びハイレベルの信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO3の反転された信号を出力する。すなわち、第3の走査信号SCAN[3]は、クロック信号CLKの第2の周期でロウレベルとなる。上述した動作により、第nの奇数走査ユニットSCUOnは、クロック信号CLKのn番目の周期の区間で、ロウレベルを有する第2n-1の走査信号SCAN[2n-1]を出力する。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まった直後に、偶数開始パルスVSPEが偶数走査信号発生部1150の第1の偶数走査ユニットSCUE1に入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ1161は、クロック信号CLKの第n1の周期のロウレベル区間及び第n2の周期のハイレベル区間で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のラッチ1162は、前記出力信号SRE1をクロック信号CLKの第n2の周期の立ち上がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の出力信号SRE2は、第2の偶数走査ユニットSCUE2に入力され、第1の偶数走査ユニットSCUE1の第2の走査信号形成部1163に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第2の走査信号形成部1163の第3のNANDゲートは、出力信号SRE2に関係なく、ハイレベル信号を出力する。ハイレベルである第2の走査信号形成部1163の第3のNANDゲートの出力は、第2の走査信号形成部1163の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ1161の出力信号SRE1及びハイレベルの第3のNANDゲートの出力信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE1を反転して出力する。すなわち、クロック信号CLKの第n1の周期のロウレベル区間及びクロック信号CLKの第n2の周期のハイレベル区間で、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2は、クロック信号CLKの第n2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ1171は、クロック信号CLKの第n2の周期のロウレベル区間及び第n3周期のハイレベル区間のあいだにハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のラッチ1172は、前記出力信号SRE3をクロック信号CLKの第n3の周期の立ち上がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第3の偶数走査ユニットSCUE3に入力され、第2の偶数走査ユニットSCUE2の第4の走査信号形成部1173に入力される。モード選択信号MODEは、ロウレベルであるので、第4の走査信号形成部1173の第3のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第4の走査信号形成部1173の第3のNANDゲートの出力信号は、第4の走査信号形成部1173の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ1171の出力信号SRE3及びハイレベルの信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE3の反転された信号を出力する。すなわち、第4の走査信号SCAN[4]は、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間でロウレベルとなる。上述した動作により、第nの偶数走査ユニットSCUEnは、クロック信号CLKの第2nの周期のロウレベル区間及び第2n1の周期のハイレベル区間でロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、前記図17bに示されたように、モード選択信号MODEがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。モード選択信号MODEがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部1100は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部1150は、偶数走査信号を発生する。すなわち、1フレームの約1/2周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、1フレームの残りの1/2周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。したがって、前記第3の実施例によれば、モード選択信号、奇数開始パルス及び偶数開始パルスの印加によって順次走査及び飛び越し走査動作を選択的に行うことができる。実施例4図18は、本発明の第4の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。図18を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部1200及び偶数走査信号発生部1250を備える。奇数走査信号発生部1200は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、フリップフロップ及び奇数走査信号形成部を備える。したがって、前記奇数走査信号発生部1250は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。また、奇数走査信号形成部は、複数の論理回路から構成され、モード選択信号MODEに応じて奇数走査信号を形成する。第1の奇数走査ユニットSCUO1は、奇数開始パルスVSPOが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の奇数走査ユニットSCU01は、クロック信号CLKのハイレベルで入力信号をサンプリングし、論理演算して、第1の走査信号SCAN[1]を出力する。また、入力信号である奇数開始パルスVSPOがサンプリングされる時点より1/2クロック周期遅延した立ち下がりエッジでサンプリングされたデータを、出力端子outに出力する。したがって、クロック信号CLKの立ち上がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち下がりエッジで出力される。クロック信号CLKの立ち下がりエッジで出力されたデータは、第2の奇数走査ユニットSCUO2に入力される。上述した隣接する奇数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の奇数走査ユニットSCUO1から第nの奇数走査ユニットSCUOnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、奇数走査信号発生部1200の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号SCAN[1、3、5、、2n-1]を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。偶数走査信号発生部1250は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、フリップフロップ及び偶数走査信号形成部を備える。したがって、前記偶数走査信号発生部1250は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。また、偶数走査信号形成部は、複数の論理回路から構成され、モード選択信号MODEによって偶数走査信号を形成する。第1の偶数走査ユニットSCUE1は、偶数開始パルスVSPEが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKのロウレベルで偶数開始パルスVSPEをサンプリングし、論理演算して、第2の走査信号SCAN[2]を出力する。また、入力信号である偶数開始パルスVSPEがサンプリングされる時点より1/2クロック周期遅延したクロック信号CLKの立ち上がりエッジでサンプリングされたデータを出力端子outに出力する。したがって、クロック信号CLKの立ち下がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち上がりエッジで出力される。クロック信号CLKの立ち上がりエッジで出力されたデータは、第2の偶数走査ユニットSCUO2に入力される。上述した隣接する偶数走査ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第1の偶数走査ユニットSCUE1から第nの偶数走査ユニットSCUEnまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、偶数走査信号発生部1250の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットに直列連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号SCAN[2、4、、2n]を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号CLKの1周期の時間間隔を有する。図19は、本発明の第4の実施例に係る奇数走査ユニットを示す回路図である。図19を参照すれば、前記奇数走査ユニットは、図18の第1の奇数走査ユニットSCUO1を示すものであって、フリップフロップ1210及び奇数走査信号形成部1213を備える。前記フリップフロップ1210は、第1のラッチ1211及び第2のラッチ1212を備える。第1のラッチ1211は、クロック信号CLKのハイレベル区間で入力信号をサンプリングするための第1のサンプラー1211Aと、クロック信号CLKのロウレベル区間でサンプリングされた信号を格納するための第1のホルダー1211Bとを備える。第2のラッチ1212は、クロック信号CLKのロウレベル区間で前記第1のラッチ1211の出力をサンプリングするための第2のサンプラー1212Aと、クロック信号CLKのハイレベル区間で前記第2のサンプラー1212Aの出力を格納するための第2のホルダー1212Bとを備える。前記フリップフロップ1210の構成及び動作は、第3の実施例の前記図12に示された奇数走査ユニットのフリップフロップ1110と同様である。しかし、前記図19の奇数走査ユニットの奇数走査信号形成部は、前記図12に示された奇数走査信号形成部との構造を異にする。奇数走査信号形成部1213は、第1のNANDゲート1213Aと、第2のNANDゲート1213Bとを備える。第1のNANDゲート1213Aは、前記第2のラッチ1212の第2のサンプラー1212Aの出力信号SRO2及びモード選択信号MODEを受信する。また、前記第2のNANDゲート1213Bは、第1のNANDゲート1213Aの出力信号及び第1のラッチ1211の出力信号SRO1を入力として有する。前記奇数走査信号形成部1213の回路構成と、前記図12に示された奇数走査信号形成部1113とを比較すると、前記図12で、第2のサンプラー1112Aの出力は、第2のホルダー1112Bを構成するインバータ、及び出力端子outと第1のNANDゲート1113Bとの間に配置された別のインバータ1113Aを介して、第1のNANDゲート1113Bに入力される。したがって、前記インバータ1113Aでの遅延時間を無視すれば、図12の第1のNANDゲート1113Bの入力は、第2のサンプラー1112Aの出力と同一である。すなわち、前記図19に示された走査信号形成部1213は、前記図12に示された走査信号形成部1113と同様の動作を行う。但し、第1のNANDゲート1213Aに第2のサンプラー1212Aの出力を印加することが、前記図12との相違点である。したがって、モード選択信号がハイレベルである場合、第2のNANDゲート1213Bは、第1のラッチ1211の出力信号SRO1と、前記第1のラッチ1211の出力が1/2クロック周期遅延した第2のサンプラー1212Aの出力信号とをNAND演算する。また、モード選択信号がロウレベルである場合、前記第2のNANDゲート1213Bは、第1のラッチ1211の出力信号SRO1を反転する。図20a及び図20bは、本発明の第4の実施例により前記図19の奇数走査ユニットの動作を説明するためのタイミング図である。図20aは、モード選択信号MODEがハイレベルである場合、前記図19の奇数走査ユニットの動作を説明するためのタイミング図である。図20aを参照すれば、奇数開始パルスVSPOの入力、第1のラッチの出力信号SRO1、モード選択信号MODEがハイレベルでの印加、及び第1の走査信号SCAN[1]の形成は、前記図13aに示されたことと同様である。但し、第2のサンプラー1212Aの出力信号SRO2は、前記第1のラッチ1211の出力信号SRO1より1/2クロック周期遅延し、反転された形状を有する。これは、第2のサンプラー1212Aがクロック信号CLKの立ち下がりエッジで第1のラッチ1211の出力信号SRO1をサンプリングし、これを反転するからである。したがって、第1の走査信号SCAN[1]は、クロック信号CLKの第1の周期のロウレベル区間でロウレベルである。図20bは、モード選択信号MODEがロウレベルである場合、前記図19の奇数走査ユニットの動作を説明するためのタイミング図である。図20bを参照すれば、入力信号VSPOに対する第1のラッチ1211でのサンプリング動作及び第1のラッチ1211の出力信号SRO1に対する第2のラッチ1212でのサンプリング動作は、前記図13bで説明したことと同様である。したがって、第1のラッチ1211の出力信号SRO1及び第2のラッチ1212の出力信号は、前記図13bの信号と同じ波形を有する。但し、第1のNANDゲート1213Aの入力は、第2のサンプラー1212Aの出力信号SRO2であるので、第2のサンプラー1212Aの出力信号SRO2は、前記第1のラッチ1211の出力信号SRO1より1/2クロック周期遅延し、反転された形状を有する。モード選択信号MODEがロウレベルであるので、第1のNANDゲート1213Aは、第2のサンプラー1212Aの出力信号SRO2をマスキングする。すなわち、第2のサンプラー1212Aの出力信号SRO2のレベルに関係なく、前記第1のNANDゲート1213Aは、ハイレベル信号を出力する。ハイレベルの信号を受信する第2のNANDゲート1213Bは、第1のラッチ1211の出力信号SRO1を反転する。したがって、奇数走査ユニットの奇数走査信号形成部1213は、第1のラッチ1211の出力信号SRO1を反転して第1の走査信号SCAN[1]を出力する。図21は、本発明の第4の実施例に係る偶数走査ユニットを示す回路図である。図21を参照すれば、前記偶数走査ユニットは、図19の第1の偶数走査ユニットSCUE1を示すものであって、フリップフロップ1260及び偶数走査信号形成部1263を備える。前記フリップフロップ1260は、第3のラッチ1261及び第4のラッチ1262を備える。第3のラッチ1261は、クロック信号CLKのロウレベルで入力信号をサンプリングするための第3のサンプラー1261Aと、クロック信号CLKのハイレベル区間でサンプリングされた信号を格納するための第3のホルダー1261Bとを備える。第4のラッチ1262は、クロック信号CLKのハイレベル区間で前記第3のラッチ1261の出力信号をサンプリングするための第4のサンプラー1262Aと、クロック信号CLKのロウレベル区間で前記第4のサンプラー1262Aの出力信号を格納するための第4のホルダー1262Bとを備える。前記フリップフロップ1260の構成及び動作は、第3の実施例の前記図14に示された偶数走査ユニットのフリップフロップと同様である。しかし、前記図21の偶数走査ユニットの偶数走査信号形成部は、前記図14に示された偶数走査信号形成部1263の構造を異にする。偶数走査信号形成部1263は、第3のNANDゲート1263Aと、第4のNANDゲート1263Bとを備える。第3のNANDゲート1263Aは、前記第4のラッチ1262の第4のサンプラー1262Aの出力信号SRE2及びモード選択信号MODEを受信する。また、前記第4のNANDゲート1263Bは、第3のNANDゲート1263Aの出力信号及び第3のラッチ1261の出力信号SRE1を入力として有する。前記偶数走査信号形成部1263の回路構成と、前記図14に示された偶数走査信号形成部1163とを比較すると、前記図14で、第4のサンプラー1162Aの出力は、第4のホルダー1162Bを構成するインバータ、及び出力端子outと第3のNANDゲート1263Bとの間に配置された別のインバータ1163Aを介して、第3のNANDゲート1163Bに入力される。したがって、前記インバータ1163Aでの遅延時間を無視すれば、図14の第3のNANDゲート1163Bの入力は、第4のサンプラー1162Bの出力と同一である。すなわち、前記図21に示された走査信号形成部1263は、前記図14に示された走査信号形成部1163と同様の動作を行う。但し、第3のNANDゲート1263Aに第4のサンプラー1262Aの出力を印加することが、前記図14との相違点である。したがって、モード選択信号がハイレベルである場合、第4のNANDゲート1263Bは、第3のラッチ1261の出力信号SRE1と、前記第3のラッチ1261の出力が1/2クロック周期遅延した第4のサンプラー1262Aの出力信号とをNAND演算する。また、モード選択信号がロウレベルである場合、前記第4のNANDゲート1263Bは、第3のラッチ1261の出力信号SRE1を反転する。図22a及び図22bは、本発明の第4の実施例により前記図21の偶数走査ユニットの動作を説明するためのタイミング図である。図22aは、モード選択信号MODEがハイレベルである場合、前記図21の偶数走査ユニットの動作を説明するためのタイミング図である。図22aを参照すれば、偶数開始パルスVSPEの入力、第3のラッチの出力信号SRE1、モード選択信号MODEがハイレベルでの印加、及び第2の走査信号SCAN[2]の形成は、前記図15aに示されたことと同様である。但し、第4のサンプラー1262Aの出力信号SRE2は、前記第3のラッチ1261の出力信号SRE1より1/2クロック周期遅延し、反転された形状を有する。これは、第4のサンプラー1262Aがクロック信号CLKの立ち上がりエッジで第3のラッチ1261の出力信号SRE1をサンプリングし、これを反転するからである。したがって、第2の走査信号SCAN[2]は、クロック信号CLKの第1の周期のハイレベル区間で、ロウレベルである。図22bは、モード選択信号MODEがロウレベルである場合、前記図21の偶数走査ユニットの動作を説明するためのタイミング図である。図22bを参照すれば、入力信号VSPEに対する第3のラッチ1261でのサンプリング動作及び第3のラッチ1261の出力信号SRE1に対する第4のラッチ1262でのサンプリング動作は、前記図15bで説明したことと同様である。したがって、第3のラッチ1261の出力信号SRE1及び第4のラッチ1262の出力信号は、前記図15bの信号と同じ波形を有する。但し、第3のNANDゲート1263Aの入力は、第4のサンプラー1262Aの出力信号SRE2であるので、第4のサンプラー1262Aの出力信号SRE2は、前記第3のラッチ1261の出力信号SRE1が1/2クロック周期遅延し、反転された形状を有する。モード選択信号MODEがロウレベルであるので、第3のNANDゲート1263Aは、第4のサンプラー1262Aの出力信号SRE2をマスキングする。すなわち、第4のサンプラー1262Aの出力信号SRE2のレベルに関係なく、前記第3のNANDゲート1263Aは、ハイレベル信号を出力する。ハイレベルの信号を受信する第4のNANDゲート1263Bは、第3のラッチ1261の出力信号SRE1を反転する。したがって、偶数走査ユニットの偶数走査信号形成部1263は、第3のラッチ1261の出力信号SRE1を反転して、第2の走査信号SCAN[2]を出力する。図23は、本発明の第4の実施例に係るスキャンドライバを示す回路図である。図23を参照すれば、前記図19に示された奇数走査ユニットは、奇数走査信号発生部1200の走査ユニットに適用され、前記図21に示された偶数走査ユニットは、偶数走査信号発生部1250の走査ユニットに適用される。前記図19及び図21に示されたように、それぞれの走査ユニットの第2のNANDゲートの出力信号は、走査信号SCAN[1、2、、2n-1、2n]を構成する。奇数走査信号発生部1200のそれぞれの奇数走査ユニットは、クロック信号CLKを受信し、クロック信号CLKに同期する奇数走査信号SCAN[1、3、、2n-1]を出力する。偶数走査信号発生部1250のそれぞれの走査ユニットは、クロック信号CLKを受信し、前記クロック信号CLKに同期する偶数走査信号SCAN[2、4、、2n]を出力する。図24a及び図24bは、本発明の第4の実施例により前記図23に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。図24aは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図24aに示された順次走査動作を、前記図23に示された回路図に基づいて説明する。前記図24aに示された順次走査動作は、それぞれの奇数走査ユニットの第2のサンプラーの出力を第1のNANDゲートの入力信号として利用するという点と、それぞれの偶数走査ユニットの第4のサンプラーの出力を第4のNANDゲートの入力信号として利用するという点とを除いて、前記図17aに示された動作と同様である。まず、奇数開始パルスVSPOが奇数走査信号発生部1200の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ1211は、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のサンプラーは、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングし、これを反転して出力する。また、第2のサンプラーによりサンプリングされた信号は、第2のホルダーを介して第2の奇数走査ユニットSCUO2、及び第1の走査信号形成部1213に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第1の走査信号形成部1213の第1のNANDゲートは、第2のサンプラーの出力信号SRO2を反転する。したがって、反転された第2のサンプラーの出力信号SRO2は、第1の走査信号形成部1213の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ1211の出力信号SRO1、及び第2のサンプラーの出力信号SRO2の反転された信号を入力として有する。前記第1の走査信号形成部1213の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO1がハイレベルであり、且つ出力信号SRO2がロウレベルである区間にのみ、第1の走査信号SCAN[1]は、ロウレベルとなる。すなわち、クロック信号CLKの第1の周期のロウレベル区間で、第1の走査信号SCAN[1]は、ロウレベルを有する。第2の奇数走査ユニットSCUO2に入力された出力信号SRO2の反転された信号は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ1221は、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のサンプラーは、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第2の奇数走査ユニットSCUO2の第2のサンプラーの出力信号SRO4は、第2のホルダーを介して第3の奇数走査ユニットSCUO3、及び第2の奇数走査ユニットSCUO2の第3の走査信号形成部1223に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。したがって、第3の走査信号形成部1223の第1のNANDゲートは、第2のサンプラーの出力信号SRO4を反転する。したがって、反転された第2のサンプラーの出力信号は、第3の走査信号形成部1223の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO1の第1のラッチ1221の出力信号SRO3及び第2のサンプラーの出力信号SRO4の反転された信号を入力として有する。前記第3の走査信号形成部1223の第2のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRO3がハイレベルであり、且つ出力信号SRO4がロウレベルである区間にのみ、第3の走査信号SCAN[3]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のロウレベル区間で、第3の走査信号SCAN[3]は、ロウレベルである。上述した動作により、第nの奇数走査ユニットSCUOnは、クロック信号CLKのn番目の周期のロウレベル区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。また、偶数開始パルスVSPEが偶数走査信号発生部1250の第1の偶数走査ユニットSCUE1に入力される。前記偶数開始パルスVSPEは、前記奇数開始パルスVSPOに対して1/2クロック周期の位相差を有することが好ましい。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ1261は、クロック信号CLKの第1の周期のロウレベル区間及び第2の周期のハイレベル区間で、ハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のサンプラーは、前記出力信号SRE1をクロック信号CLKの第2の周期の立ち上がりエッジでサンプリングし、これを反転する。したがって、第1の偶数走査ユニットSCUE1の第4のサンプラーは、クロック信号CLKの第2の周期で、ロウレベルである出力信号SRE2を出力する。前記第1の偶数走査ユニットSCUE1の第4のサンプラーの出力信号SRE2は、第4のホルダーを介して第2の偶数走査ユニットSCUE2、及び第1の偶数走査ユニットSCUE1の偶数走査信号形成部である第2の走査信号形成部1263に入力される。順次走査方式において、モード選択信号MODEは、ハイレベルに設定される。モード選択信号MODEがハイレベルであることによって、第2の走査信号形成部1263の第3のNANDゲートは、第4のサンプラーの出力信号SRE2を反転する。したがって、第2の走査信号形成部1263の第3のNANDゲートは、第4のサンプラーの出力信号SRE2が反転された信号を第4のNANDゲートに出力する。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ1261の出力信号SRE1、及び第3のNANDゲートの出力信号を入力として有する。前記第2の走査信号形成部1263の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE1がハイレベルであり、且つ出力信号SRE2がロウレベルである区間にのみ、第2の走査信号SCAN[2]は、ロウレベルとなる。すなわち、クロック信号CLKの第2の周期のハイレベル区間で、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された出力信号SRE2の反転された信号は、クロック信号CLKの第2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ1271は、クロック信号CLKの第2の周期のロウレベル区間及び第3の周期のハイレベル区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のサンプラーは、前記出力信号SRE3をクロック信号CLKの第3の周期の立ち上がりエッジでサンプリングし、これを反転する。したがって、第2の偶数走査ユニットSCUE2の第4のサンプラーは、クロック信号CLKの第3の周期で、ロウレベルである出力信号SRE4を出力する。前記第2の偶数走査ユニットSCUE2の出力信号SRE4は、第4のホルダーを介して第3の偶数走査ユニットSCUE3、及び第2の偶数走査ユニットSCUE2の第4の走査信号形成部1273に入力される。モード選択信号MODEがハイレベルであることによって、第4の走査信号形成部1273の第3のNANDゲートは、第4のサンプラーの出力信号SRE4を反転する。したがって、第4の走査信号形成部1273の第3のNANDゲートは、第4のサンプラーの出力信号SRE4の反転された信号を第4のNANDゲートに出力する。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ1271の出力信号SRE3及び第3のNANDゲートの出力を入力信号として有する。前記第4の走査信号形成部1273の第4のNANDゲートは、2つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号SRE3がハイレベルであり、且つ出力信号SRE4がロウレベルである区間にのみ、第4の走査信号SCAN[4]は、ロウレベルとなる。すなわち、クロック信号CLKの第3の周期のハイレベル区間で、第4の走査信号SCAN[4]は、ロウレベルである。上述した動作により、第nの偶数走査ユニットSCUEnは、クロック信号CLKのn1番目の周期のハイレベル区間で、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、それぞれの走査信号SCAN[1、2、、2n-1、2n]は、1/2クロック周期の位相差をもって順次に出力される。図24bは、飛び越し走査動作を行うスキャンドライバの動作を説明するためのタイミング図である。以下、図24bに示された飛び越し走査動作を、前記図23に示された回路図に基づいて説明する。前記図24bに示された飛び越し走査動作は、それぞれの奇数走査ユニットの第2のサンプラーの出力を第1のNANDゲートの入力信号として利用するという点と、それぞれの偶数走査ユニットの第4のサンプラーの出力を第4のNANDゲートの入力信号として利用するという点とを除いて、前記図17bに示された動作と同様である。まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。飛び越し走査動作が行われるために、奇数フィールド区間のあいだに奇数走査信号発生部1200は、奇数走査信号SCAN[1、3、、2n-1]を発生する。また、偶数フィールド区間のあいだに偶数走査信号発生部1250は、偶数走査信号SCAN[2、4、、2n]を発生する。まず、奇数フィールド区間が始まる直前に、奇数開始パルスVSPOが奇数走査信号発生部1200の第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの立ち上がりエッジで奇数開始パルスVSPOをサンプリングする。したがって、第1の奇数走査ユニットSCUO1の第1のラッチ1211は、クロック信号CLKの第1の周期の区間で、ハイレベルである出力信号SRO1を出力する。また、第1の奇数走査ユニットSCUO1の第2のサンプラーは、前記出力信号SRO1をクロック信号CLKの第1の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第1の奇数走査ユニットSCUO1の第2のサンプラーの出力信号は、第2のホルダーを介して第2の奇数走査ユニットSCUO2、及び第1の奇数走査ユニットSCUO1の第1の走査信号形成部1213に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第1の走査信号形成部1213の第1のNANDゲートは、第2のサンプラーの出力信号SRO2に関係なく、ハイレベルを出力する。ハイレベルである第1の走査信号形成部1213の第1のNANDゲートの出力は、第1の走査信号形成部1213の第2のNANDゲートに入力される。第2のNANDゲートは、前記第1の奇数走査ユニットSCUO1の第1のラッチ1211の出力信号SRO1、及びハイレベルである第1のNANDゲートの出力信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO1を反転して出力する。すなわち、クロック信号CLKの第1の周期の区間で、第1の走査信号SCAN[1]は、ロウレベルである。第2の奇数走査ユニットSCUO2に入力された第1の奇数走査ユニットSCUO1の出力信号は、クロック信号CLKの第2の周期の立ち上がりエッジでサンプリングされる。したがって、第2の奇数走査ユニットSCUO2の第1のラッチ1221は、クロック信号CLKの第2の周期の区間で、ハイレベルである出力信号SRO3を出力する。また、第2の奇数走査ユニットSCUO2の第2のサンプラーは、前記出力信号SRO3をクロック信号CLKの第2の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第2のサンプラーの出力信号SRO4は、第2のホルダーを介して第3の奇数走査ユニットSCUO3、及び第2の奇数走査ユニットSCUO2の第3の走査信号形成部1223に入力される。モード選択信号MODEは、ロウレベルであるので、第3の走査信号形成部1223の第1のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第3の走査信号形成部1223の第1のNANDゲートの出力信号は、第3の走査信号形成部1223の第2のNANDゲートに入力される。第2のNANDゲートは、前記第2の奇数走査ユニットSCUO2の第1のラッチ1221の出力信号SRO3及びハイレベルの信号を入力として有する。したがって、前記第2のNANDゲートは、出力信号SRO3の反転された信号を出力する。すなわち、第3の走査信号SCAN[3]は、クロック信号CLKの第2の周期でロウレベルとなる。上述した動作により、第nの奇数走査ユニットSCUOnは、クロック信号CLKのn番目の周期の区間で、ロウレベルである第2n-1の走査信号SCAN[2n-1]を出力する。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まった直後に、偶数開始パルスVSPEが偶数走査信号発生部1250の第1の偶数走査ユニットSCUE1に入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの立ち下がりエッジで偶数開始パルスVSPEをサンプリングする。したがって、第1の偶数走査ユニットSCUE1の第3のラッチ1261は、クロック信号CLKの第n1の周期のロウレベル区間及び第n2の周期のハイレベル区間でハイレベルである出力信号SRE1を出力する。また、第1の偶数走査ユニットSCUE1の第4のサンプラーは、前記出力信号SRE1をクロック信号CLKの第n2の周期の立ち上がりエッジでサンプリングして出力する。前記第1の偶数走査ユニットSCUE1の第4のサンプラーの出力信号SRE2は、第4のホルダーを介して第2の偶数走査ユニットSCUE2、及び第1の偶数走査ユニットSCUE1の第2の走査信号形成部1263に入力される。飛び越し走査方式において、モード選択信号MODEは、ロウレベルに設定される。したがって、第2の走査信号形成部1263の第3のNANDゲートは、出力信号SRE2に関係なく、ハイレベルを出力する。ハイレベルである第2の走査信号形成部1263の第3のNANDゲートの出力は、第2の走査信号形成部1263の第4のNANDゲートに入力される。第4のNANDゲートは、前記第1の偶数走査ユニットSCUE1の第3のラッチ1261の出力信号SRE1及びハイレベルの第3のNANDゲートの出力信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE1を反転して出力する。すなわち、クロック信号CLKの第n1の周期のロウレベル区間及びクロック信号CLKの第n2の周期のハイレベル区間で、第2の走査信号SCAN[2]は、ロウレベルである。第2の偶数走査ユニットSCUE2に入力された前記第1の偶数走査ユニットSCUE1の出力信号は、クロック信号CLKの第n2の周期の立ち下がりエッジでサンプリングされる。したがって、第2の偶数走査ユニットSCUE2の第3のラッチ1271は、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間で、ハイレベルである出力信号SRE3を出力する。また、第2の偶数走査ユニットSCUE2の第4のサンプラーは、前記出力信号SRE3をクロック信号CLKの第n3の周期の立ち上がりエッジでサンプリングして出力する。前記第2の偶数走査ユニットSCUE2の第4のサンプラーの出力信号SRE4は、第4のホルダーを介して第3の偶数走査ユニットSCUE3、及び第2の偶数走査ユニットSCUE2の第4の走査信号形成部1273に入力される。モード選択信号MODEは、ロウレベルであるので、第4の走査信号形成部1273の第3のNANDゲートは、ハイレベル信号を出力する。ハイレベルである第4の走査信号形成部1273の第3のNANDゲートの出力信号は、第4の走査信号形成部1273の第4のNANDゲートに入力される。第4のNANDゲートは、前記第2の偶数走査ユニットSCUE2の第3のラッチ1271の出力信号SRE3及びハイレベルの信号を入力として有する。したがって、前記第4のNANDゲートは、出力信号SRE3の反転された信号を出力する。すなわち、第4の走査信号SCAN[4]は、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間でロウレベルとなる。上述した動作により、第nの偶数走査ユニットSCUEnは、クロック信号CLKの第2nの周期のロウレベル区間及び第2n1の周期のハイレベル区間で、ロウレベルである第2nの走査信号SCAN[2n]を出力する。したがって、前記図24bに示されたように、モード選択信号MODEがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。モード選択信号MODEがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部1200は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部1250は、偶数走査信号を発生する。すなわち、1フレームの約1/2周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、1フレームの残りの1/2周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。したがって、前記第4の実施例によれば、モード選択信号、奇数開始パルス及び偶数開始パルスの印加によって、順次走査及び飛び越し走査動作を選択的に行うことができる。実施例5図25は、本発明の第5実施例に係るスキャンドライバを示すブロック図である。図25を参照すれば、本実施例に係るスキャンドライバは、奇数信号発生部1300と、偶数信号発生部1350と、走査/発光制御信号形成部1400とを備える。奇数信号発生部1300は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、奇数フリップフロップと、奇数信号形成部とを備える。但し、奇数信号発生部1300の構成要素及び動作は、前記第3の実施例及び前記第4の実施例に示された奇数走査信号発生部1100、1200と同様である。したがって、奇数開始パルスの印加、クロック信号CLKの印加及びモード選択信号MODEによる信号の発生は、前記第3の実施例及び第4の実施例に示されたことと同様である。また、奇数フリップフロップは、前記第3の実施例及び前記第4の実施例に示された奇数フリップフロップと同様であり、前記奇数信号形成部の構成及び作用は、前記第3の実施例及び前記第4の実施例に示された奇数走査信号形成部のそれと同様である。偶数信号発生部1350は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、偶数フリップフロップと、偶数信号形成部とを備える。但し、偶数信号発生部1350の構成要素及び動作は、前記第3の実施例及び前記第4の実施例に示された偶数走査信号発生部1150、1250と同様である。したがって、偶数開始パルスの印加、クロック信号CLKの印加及びモード選択信号MODEによる信号の発生は、前記第3の実施例及び第4の実施例に示されたことと同様である。また、偶数フリップフロップは、前記第3の実施例及び前記第4の実施例に示された偶数フリップフロップと同様であり、前記偶数信号形成部の構成及び作用は、前記第3の実施例及び前記第4の実施例に示された偶数走査信号形成部のそれと同様である。前記走査/発光制御信号形成部1400は、複数の波形成形ユニットを有する。第1の波形成形ユニットWSU1は、第1の奇数走査ユニットSCUO1の出力である第1の奇数信号ODD[1]を受信し、インパルス信号CLIPを受信する。前記第1の波形成形ユニットWSU1は、受信された入力信号に対する論理演算により、第1の走査信号SCAN[1]及び第1の発光制御信号EMI[1]を出力する。第2の波形成形ユニットWSU2は、第1の偶数信号EVEN[1]及びインパルス信号CLIPを受信し、第2の走査信号SCAN[2]及び第2の発光制御信号EMI[2]を出力する。上述したように、それぞれの奇数走査ユニットは、それぞれの奇数番目の波形成形ユニットに連結され、それぞれの偶数走査ユニットは、それぞれの偶数番目の波形成形ユニットに連結される。図26a及び図26bは、本発明の第5実施例に係る波形成形ユニットを示す回路図及びタイミング図である。図26aを参照すれば、本実施例に係る波形成形ユニットは、走査信号形成経路1410及び発光制御信号形成経路1430を備える。走査信号形成経路1410は、インパルス信号CLIP及び入力信号inを受信するNORゲート1411と、前記NORゲート1411の出力を反転する第1のインバータ1412とから構成される。すなわち、前記走査信号形成経路1410は、インパルス信号CLIPと入力信号inとの論理演算を行う。発光制御信号形成経路1430は、入力信号inを反転する第2のインバータ1431から構成される。また、前記第2のインバータ1431は、一定の遅延時間を有する。このような遅延時間は、前記走査信号形成経路1410での信号の遅延時間と一致するように設定することが好ましい。したがって、発光制御信号形成経路1430は、前記走査信号形成経路1410の遅延時間に相当する奇数個のインバータから構成される。図26bを参照すれば、インパルス信号CLIP及び入力信号inによる走査信号SCAN及び発光制御信号EMIの波形が示されている。前記入力信号inは、奇数信号発生部1300の出力であるODD[1、2、、n]、または偶数信号発生部1350の出力であるEVEN[1、2、、n]となる。また、前記奇数信号発生部1300の出力は、前記第3の実施例及び第4の実施例に示された奇数走査信号と一致し、偶数信号発生部1350の出力は、前記第3の実施例及び第4の実施に示された偶数走査信号と一致する。それぞれの波形成形ユニットのNORゲートの入力端にインパルス信号CLIPが入力され、入力信号inが入力されれば、走査信号形成経路は、2つの入力信号に対して論理演算を行う。したがって、走査信号SCANのロウレベル区間は、入力信号inのロウレベル区間に比べて減少した形状となる。また、発光制御信号形成経路は、受信される入力信号inを反転して、発光制御信号EMIを形成する。したがって、発光制御信号EMIは、入力信号inの反転された波形を有する。図27a及び図27bは、前記図25に示されたスキャンドライバの動作を説明するためのタイミング図である。図27aは、前記図25に示されたスキャンドライバが順次走査を行う場合のタイミング図である。以下、本実施例のスキャンドライバの順次走査動作を図25、図26a及び図27aに基づいて説明する。まず、奇数開始パルスVSPOの入力、偶数開始パルスVSPEの入力、モード選択信号MODEの入力、奇数信号ODD1、2、、n、及び偶数信号EVEN1、2、、nの発生は、前記第3の実施例の図17a及び前記第4の実施例の図24aに示されたことと同様である。但し、前記第3の実施例及び第4の実施例の奇数走査信号SCAN[1、3、、2n-1]は、本実施例の奇数信号ODD[1、2、、n]と同一であり、前記第3の実施例及び第4の実施例の偶数走査信号SCAN[2、4、、2n]は、本実施例の偶数信号EVEN[1、2、、n]と同一である。前記図26aで、発光制御信号EMIは、奇数信号ODD1、2、、n、または偶数信号EVEN1、2、nの反転された波形を有するので、発光制御信号EMI[1、2、、2n]の波形は、前記第3の実施例及び第4の実施例の順次走査動作時の走査信号SCAN[1、2、、2n]の反転された波形である。また、前記図26aで、それぞれの波形成形ユニットは、入力信号inとインパルス信号CLIPとの論理演算を行い、走査信号SCANを出力する。すなわち、前記図25で、第1の波形成形ユニットWSU1は、第1の奇数信号ODD[1]とインパルス信号CLIPとの論理演算を行い、演算結果を第1の走査信号SCAN[1]に出力する。前記第1の走査信号SCAN[1]は、インパルス信号CLIPの1周期のあいだに有するハイレベル区間分だけ狭いロウレベル区間を有する。上述した過程は、第2nの波形成形ユニットWSU2nまで順次に行われる。したがって、それぞれの走査信号SCANに相当する発光制御信号EMIは、走査信号SCANが有するロウレベル区間より広いハイレベル区間を有する。これは、特定の画素に対するプログラム動作時、発光制御信号EMIをハイレベルにまず上昇させて、発光制御トランジスタの動作を遮断した後、駆動トランジスタにデータ信号を印加するためのものである。図27bは、前記図25に示されたスキャンドライバが飛び越し走査動作を行う場合のタイミング図である。以下、本実施例のスキャンドライバの飛び越し走査動作を、図25、図26a及び図27bに基づいて説明する。まず、奇数開始パルスVSPOの入力、偶数開始パルスVSPEの入力、モード選択信号MODEの入力、奇数信号ODD1、2、、n、及び偶数信号EVEN1、2、、nの発生は、前記第3の実施例の図17b及び前記第4の実施例の図24bに示されたことと同様である。但し、前記第3の実施例及び第4の実施例の奇数走査信号SCAN[1、3、、2n-1]は、本実施例の奇数信号ODD[1、2、、n]と同一であり、前記第3の実施例及び第4の実施例の偶数走査信号SCAN[2、4、、2n]は、本実施例の偶数信号EVEN[1、2、、n]と同一である。前記図26aで、発光制御信号EMIは、奇数信号ODD1、2、、n、または偶数信号EVEN1、2、nの反転された波形を有するので、発光制御信号EMI[1、2、、2n]の波形は、前記第3の実施例及び第4の実施例の飛び越し走査動作時の走査信号SCAN[1、2、、2n]の反転された波形である。また、前記図26aで、それぞれの波形成形ユニットは、入力信号inとインパルス信号CLIPとの論理演算を行い、走査信号SCANを出力する。すなわち、前記図25で、第1の波形成形ユニットWSU1は、第1の奇数信号ODD[1]と奇数インパルス信号CLIPOとの論理演算を行い、演算結果を第1の走査信号SCAN[1]に出力する。前記第1の走査信号SCAN[1]は、奇数インパルス信号CLIPOの1周期のあいだに有するハイレベル区間分だけ狭いロウレベル区間を有する。前記奇数インパルス信号CLIPOは、奇数番目の波形成形ユニットに共通に入力され、奇数信号ODD{1、2、、n}との論理演算が行われる。また、偶数番目の波形成形ユニットには、偶数インパルス信号CLIPEが入力される。前記偶数インパルス信号CLIPEは、前記奇数インパルス信号CLIPOに対して1/2クロック周期の位相差を有する。前記偶数インパルス信号CLIPEは、偶数信号EVEN[1、2、、n]との論理演算が行われる。上述した過程は、第2nの波形成形ユニットWSU2nまで順次に行われる。したがって、それぞれの走査信号に相当する発光制御信号EMIは、走査信号が有するロウレベル区間より広いハイレベル区間を有する。これは、特定の画素に対するプログラム動作時、発光制御信号をハイレベルにまず上昇させて、発光制御トランジスタの動作を遮断した後、駆動トランジスタにデータ信号を印加するためのものである。まず、奇数フィールド区間で発生した奇数信号ODD[1、2、、n]は、それぞれの奇数番目の波形ユニットで反転され、奇数番目の発光制御信号EMI[1、3、、2n-1]を形成する。また、それぞれの奇数走査ユニットの出力である奇数信号ODD[1、2、、n]は、それぞれの奇数番目の波形ユニットで奇数インパルス信号CLIPOとの論理演算が行われ、奇数走査信号SCAN[1、3、、2n-1]に生成される。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間で発生した偶数信号EVEN[1、2、、n]は、それぞれの偶数番目の波形ユニットで反転され、偶数番目の発光制御信号EMI[24、、2n]を形成する。また、それぞれの偶数走査ユニットの出力である偶数信号EVEN[1、2、、n]は、それぞれの偶数番目の波形ユニットで偶数インパルス信号CLIPEとの論理演算が行われ、偶数走査信号SCAN[2、4、、2n]に形成される。上述した過程により、奇数フィールド区間では、奇数番目の発光制御信号EMI[1、3、、2n-1]及び奇数走査信号SCAN[1、3、、2n-1]が発生し、偶数フィールド区間では、偶数番目の発光制御信号EMI[2、4、、2n]及び偶数走査信号SCAN[2、4、、2n]が発生する飛び越し走査動作が行われることが分かる。実施例6図28は、本発明の第6実施例に係る有機電界発光装置を示すブロック図である。図28を参照すれば、本実施例に係る有機電界発光装置は、複数の行と列に配設された画素を有する画素アレイ部1500と、前記画素アレイ部1500に発光制御信号を供給する発光ドライバ1600と、前記画素アレイ部1500に走査信号及びブースト信号を供給するプログラムドライバ1700と、走査信号により選択された画素にデータ信号を供給するためのデータドライバ1800とを備える。前記プログラムドライバ1700は、画素アレイ部1500を中心にして発光ドライバ1600に対向する位置に配置されることができる。また、実施の形態によっては、プログラムドライバ1700は、前記発光ドライバ1600と同じ領域に形成されてもよい。前記プログラムドライバ1700は、前記画素にブースト信号及び走査信号を印加する。走査信号の印加により、前記画素は、データ信号の書込みが可能な状態となり、データドライバ1800からデータ信号が画素に印加され、データ信号の書込み動作が始まる。データ信号の書込みが完了した場合、発光ドライバ1600の発光制御信号によって、特定の画素は、発光を開始する。図29a及び図29bは、本発明の第6実施例に係る画素アレイ部の画素駆動回路を示す回路図及び前記回路図の動作を説明するためのタイミング図である。図29aを参照すれば、前記画素駆動回路は、4つのトランジスタM1、M2、M3及びM4と、2つのキャパシタCst及びCbstと、有機電界発光素子OLEDとを備える。トランジスタM1は、データ電流のプログラミング時、データラインdata[n]を介してシンクsinkされるデータ電流Idataと、同じ電流をトランジスタM3に供給する駆動トランジスタである。データ電流Idataと同じ電流を発生するために、駆動トランジスタM1のゲートは、プログラムキャパシタCstの一方の端子及びトランジスタM2に連結される。また、駆動トランジスタM1は、ELVdd、トランジスタM3、及びトランジスタM4に連結される。トランジスタM2は、走査信号SCAN[m]によってオンONとなり、データラインdata[n]と,キャパシタCstと,Cbstとの間に電圧経路を形成するスイッチングトランジスタである。また、スイッチングトランジスタM2は、駆動トランジスタM1のゲートに所定のバイアス電圧を印加し、データ電流に相当する駆動トランジスタM1のVgsを形成する。トランジスタM3は、走査信号SCAN[m]によってオンとなり、データ電流のプログラム時、駆動トランジスタM1から供給される電流をデータラインdata[n]に供給する役目をする。トランジスタM4は、発光制御信号EMI[m]によってオンとなり、駆動トランジスタM1から供給される電流を有機電界発光素子OLEDに供給する役目をする発光制御トランジスタである。ブーストキャパシタCbstは、ブースト信号BOOST[m]の印加によって、前記駆動トランジスタM1のゲート端子の電圧を上昇させる。前記駆動トランジスタM1のゲート端子の電圧上昇に伴って、トランジスタM1及びM2に起因した寄生キャパシタンスの影響は最小化される。前記画素駆動回路の動作は、データ電流Idataに相当する電圧VgsをプログラムキャパシタCstに蓄積し、発光制御トランジスタM4をオンさせて、プログラム電流に比例する電流を有機電界発光素子OLEDに供給する。以下、図29a及び図29bを参照して、前記画素駆動回路の動作を説明する。まず、発光制御信号EMI[m]がハイレベルに遷移されると、発光制御トランジスタM4はオフとなり、有機電界発光素子OLEDの発光動作は遮断される。次いで、ブースト信号BOOST[m]がVlowに下降する。続いて、走査信号SCAN[m]がロウレベルに遷移されると、トランジスタM2及びM3は、オンとなる。前記トランジスタM2及びM3がオンとなった状態で、データ電流Idataがシンクされると、トランジスタM1のゲート端子には、データ電流Idataに相当する電圧Vaが発生する。すなわち、データ電流Idataは、次の数2の数式で表される。また、プログラムキャパシタCstに蓄積される電荷量Qstは、CstELVdd-Vaであり、ブーストキャパシタCbstに蓄積される電荷量Qbstは、CbstVa-Vlowである。走査信号SCAN[m]がロウレベル区間で、トランジスタM2は、トライオード領域で動作する。したがって、2つのキャパシタCst及びCbstは、トランジスタM1のゲート端子電圧Vaに必要な電荷をトランジスタM2を介して供給されることができる。また、トランジスタM2を介しての電荷の経路が形成されているので、前記Qst及びQbstは、等しくない場合が大部分である。続いて、走査信号SCAN[m]がハイレベルに遷移されると、トランジスタM2及びM3は、オフとなる。前記トランジスタM2及びM3のオフ動作によりキャパシタCst及びCbstの電荷の再分配が発生する。すなわち、トランジスタM2が有するキャパシタンス及びトランジスタM1のゲート電極と高農度のドーピング領域間のキャパシタンスを無視すれば、プログラムキャパシタCstが有する電荷量及びブーストキャパシタCbstが有する電荷量は、同一でなければならない。次いで、ブースト信号BOOST[m]がVhighに上昇すれば、トランジスタM1のゲート端子での電荷の再分配がさらに発生する。この際、トランジスタM1のゲート端子での電圧Va’は、次の数3の数式から求められる。すなわち、トランジスタM1のゲート端子の電圧Va’は、最初プログラム動作時の電圧Va及びVhighに比例する。通常、ブーストキャパシタCbstがない場合、トランジスタM2及びM3をオフとすれば、トランジスタの寄生キャパシタンスによりトランジスタM1のゲート端子の電圧が不均一な現象を有する。前記図29aの画素駆動回路は、ブーストキャパシタCbstを備えることによって、寄生キャパシタンスによるトランジスタM1のゲート端子の電圧の不均一を解消することができる。図30は、本発明の第6実施例により前記図28に示された発光ドライバを示すブロック図である。図30を参照すれば、前記発光ドライバ1600は、奇数発光制御信号発生部1610及び偶数発光制御信号発生部1630を備える。奇数発光制御信号発生部1600は、直列に連結した複数の奇数発光制御ユニットを有する。それぞれの奇数発光制御ユニットは、クロック信号CLK及びモード選択信号MODEが入力される。また、それぞれの奇数発光制御ユニットは、フリップフロップを備え、前記フリップフロップから2つの信号を受信して、発光制御信号を生成する論理回路を備える。したがって、前記奇数発光制御信号発生部1600は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。第1の奇数発光制御ユニットECUO1は、奇数発光開始パルスESPOが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の奇数発光制御ユニットECUO1は、クロック信号CLKのハイレベル区間で、入力信号をサンプリングし、論理演算して、第1の発光制御信号EMI[1]を出力する。また、入力信号である奇数発光開始パルスESPOがサンプリングされる時点より1/2クロック周期遅延した立ち下がりエッジでサンプリングされたデータを出力端子outに出力する。したがって、クロック信号CLKの立ち上がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち下がりエッジで出力される。クロック信号CLKの立ち下がりエッジで出力されたデータは、第2の奇数発光制御ユニットECUO2に入力される。上述した隣接する奇数発光制御ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第nの奇数発光制御ユニットまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、奇数発光制御信号発生部1610の全ての奇数発光制御ユニットに並列に入力され、それぞれの奇数発光制御ユニットは、隣接する奇数発光制御ユニットと直列に連結される構造を有する。したがって、奇数発光制御ユニットは、奇数発光制御信号EMI[1、3、5、、2n-1]を出力する。それぞれの奇数発光制御信号は、隣接する奇数発光制御信号に対してクロック信号CLKの1周期の時間間隔を有する。偶数発光制御信号発生部1630は、直列に連結した複数の偶数発光制御ユニットを有する。それぞれの偶数発光制御ユニットは、フリップフロップと、前記フリップフロップの信号を論理演算し、偶数発光制御信号を生成する論理回路とを備える。したがって、前記偶数発光制御信号発生部1630は、シフトレジスタの構造を有し、入力されるクロックに対して1周期ずつシフトされたデータを出力する。第1の偶数発光制御ユニットECUE1は、偶数発光開始パルスESPEが入力される。また、制御端子CTには、モード選択信号MODEが入力される。前記第1の偶数発光制御ユニットECUE1は、クロック信号CLKのロウレベル区間で偶数発光開始パルスESPEをサンプリングし、論理演算して、第2の発光制御信号EMI[2]を出力する。また、入力信号である偶数発光開始パルスESPEがサンプリングされる時点より1/2クロック周期遅延したクロック信号CLKの立ち上がりエッジでサンプリングされたデータを出力端子outに出力する。したがって、クロック信号CLKの立ち下がりエッジでサンプリングされた入力データは、クロック信号CLKの立ち上がりエッジで出力される。クロック信号CLKの立ち上がりエッジで出力されたデータは、第2の偶数発光制御ユニットSCUO2に入力される。上述した隣接する偶数発光制御ユニット間の連結関係、モード選択信号MODEの入力及びクロック信号CLKの印加は、第nの偶数発光制御ユニットまで同様に行われる。すなわち、モード選択信号MODE及びクロック信号CLKは、偶数発光制御信号発生部1630の全ての偶数発光制御ユニットに並列に入力され、偶数発光制御ユニットは、隣接する偶数発光制御ユニットと直列に連結される構造を有する。したがって、偶数発光制御ユニットは、偶数発光制御信号EMI[2、4、、2n]を出力する。それぞれの偶数発光制御信号は、隣接する偶数発光信号に対してクロック信号CLKの1周期の時間間隔を有する。図31は、本発明の第6実施例により前記図30の奇数発光制御ユニットを示す回路図である。図31を参照すれば、前記奇数発光制御ユニットの回路図は、前記第4の実施例の図19に示された回路図と同様である。したがって、フリップフロップ1620は、入力信号をクロック信号CLKのハイレベル区間でサンプリングし、クロック信号CLKのロウレベル区間でサンプリングされたデータを第2のラッチ1622の出力端子outに出力する。また、発光制御信号形成部1623は、モード選択信号MODEがハイレベルである場合、第1のラッチ1621の出力ERO1と前記出力信号ERO1が1/2クロック周期遅延した信号とをNAND演算し、モード選択信号MODEがロウレベルである場合、第1のラッチ1621の出力を反転する。前記図31に示された奇数発光制御ユニットは、前記第3の実施例の図12に示された回路を使用することもできる。図12に示された回路の動作は、前記第3の実施例で説明した通りである。図32a及び図32bは、本発明の第6実施例により前記図31の奇数発光制御ユニットの動作を説明するためのタイミング図である。前記タイミング図による奇数発光制御ユニットの動作は、前記図13a及び図13b、前記図20a及び図20bに示されたことと同様である。但し、奇数発光開始パルスESPOは、第3の実施例及び第4の実施例の奇数開始パルスVSPOに比べて反転された形状を有する。したがって、モード選択信号MODEがハイレベルである場合、奇数開始パルスVSPOのロウレベルに対するサンプリング開始時点からフリップフロップ1620の出力がハイレベルに遷移する区間まで、ハイレベルである発光制御信号EMI[1]が生成される。また、モード選択信号MODEがロウレベルである場合、奇数開始パルスVSPOのロウレベルに対するサンプリング開始時点からハイレベルに遷移された奇数開始パルスVSPOのサンプリングを開始する区間まで、ハイレベルである発光制御信号EMI[1]が生成される。また、図示してはいないが、偶数発光制御ユニットは、第3の実施例の図14及び第4の実施例の図21を使用して構成することもできる。したがって、奇数走査ユニットの第1のラッチ、第2のラッチ、が、それぞれ偶数ユニットの第3のラッチ、第4のラッチに対応する。図33は、本発明の第6実施例により前記図28に示されたプログラムドライバを示すブロック図である。図33を参照すれば、本実施例に係るスキャンドライバ1700は、奇数信号発生部1710、偶数信号発生部1730及び走査/ブースト信号形成部1750を有する。奇数信号発生部1710の構成要素及び動作は、前記第3の実施例及び前記第4の実施例に示された奇数走査信号発生部1100、1200と同様である。したがって、奇数開始パルスの印加、クロック信号CLKの印加及びモード選択信号MODEによる信号の発生は、前記第3の実施例及び第4の実施例に示されたことと同様である。また、偶数信号発生部1730の構成要素及び動作は、前記第3の実施例及び前記第4の実施例に示された偶数走査信号発生部1150、1250と同様である。したがって、偶数開始パルスの印加、クロック信号CLKの印加及びモード選択信号MODEによる信号の発生は、前記第3の実施例及び第4の実施例に示されたことと同様である。前記走査/ブースト信号形成部1750は、複数の波形成形ユニットを有する。第1の波形成形ユニットPSU1は、第1の奇数走査ユニットSCUO1の出力である第1の奇数信号ODD[1]を受信し、インパルス信号CLIPを受信する。前記第1の波形成形ユニットPSU1は、受信された入力信号に対する論理演算により第1の走査信号SCAN[1]及び第1のブースト信号BOOST[1]を出力する。第2の波形成形ユニットPSU2は、第1の偶数信号EVEN[1]及びインパルス信号CLIPを受信し、第2の走査信号SCAN[2]及び第2のブースト信号BOOST[2]を出力する。上述したように、それぞれの奇数走査ユニットは、それぞれの奇数番目の波形成形ユニットに連結され、それぞれの偶数走査ユニットは、それぞれの偶数番目の波形成形ユニットに連結される。図34は、本発明の第6実施例により前記図33の波形成形ユニットを示す回路図である。図34を参照すれば、前記波形成形ユニットは、走査信号形成経路1751及びブースト信号形成経路1753を備える。前記走査信号形成経路1751は、インパルス信号CLIP及び奇数信号または偶数信号を受信するNORゲート1751Aと、奇数個のインバータ1751Bとから構成される。NORゲート1751Aの出力は、奇数個のインバータ1751Bを介して走査信号SCANに形成されて出力される。前記走査信号形成経路1751は、インパルス信号CLIPと入力端子inに入力される信号との論理演算を行い、走査信号を形成する。前記入力端子inには、奇数信号ODDまたは偶数信号EVENが入力される。前記ブースト信号形成経路1753は、転送ゲート制御部1755及び転送ゲート部1757を備える。転送ゲート制御部1755は、入力端子inに入力された信号をバッファリングするバッファ1755Aと、前記入力端子inに入力された信号を反転する制御インバータ1755Bとから構成される。したがって、前記バッファ1755Aの出力信号と制御インバータ1755Bの出力信号は、互いに反転関係にある。転送ゲート部1757は、ロウレベルである入力信号に応答し、Vlow電圧を出力するための第1の転送ゲート1757Aと、ハイレベルである入力信号に応答し、Vhighの電圧を出力するための第2の転送ゲート1757Bとを備える。前記第1の転送ゲート1757A及び第2の転送ゲート1757Bは、入力信号によって互いに相補的な動作を行う。すなわち、入力信号がハイレベルである場合、第2の転送ゲート1757Bは、オンとなり、Vhighレベルを有するブースト信号BOOSTを出力し、入力信号がロウレベルである場合、第1の転送ゲート1757Aは、オンとなり、Vlowレベルを有するブースト信号BOOSTを出力する。図35は、本発明の第6実施例に係る前記図34の波形成形ユニットの動作を説明するためのタイミング図である。図35を参照すれば、インパルス信号CLIP及び入力信号inによる走査信号SCAN及びブースト信号BOOSTの波形が示されている。前記入力信号inは、奇数信号発生部1710の出力であるODD[1、2、、n]または偶数信号発生部1730の出力であるEVEN[1、2、、n]となる。また、前記奇数信号発生部1710の出力は、前記第3の実施例及び第4の実施例に示された奇数走査信号と一致し、偶数信号発生部1730の出力は、前記第3の実施例及び第4の実施例に示された偶数走査信号と一致する。前記波形成形ユニットのNORゲート1751Aの入力端にインパルス信号CLIPが入力され、入力信号inが入力されると、走査信号形成経路1751は、2つの入力信号に対して論理演算を行う。したがって、走査信号SCANのロウレベル区間は、入力信号inのロウレベル区間に比べて減少した形状となる。また、ブースト信号形成経路1753を介して形成されるブースト信号BOOSTは、受信される入力信号inと同じ波形を有する。但し、入力信号inがロウレベルである区間で、前記図34の第1の転送ゲート1757Aがオンとなるので、ブースト信号BOOSTのレベルは、Vlowの電圧を有する。また、入力信号inがハイレベルである区間で第2の転送ゲート1757Bがオンとなるので、ブースト信号BOOSTのレベルは、Vhighの電圧を有する。図36a及び図36bは、本発明の第6実施例に係る有機電界発光装置の順次走査動作を説明するためのタイミング図である。以下、本実施例の有機電界発光装置の順次走査動作を、図28、図30及び図33に基づいて説明する。モード選択信号MODE、クロック信号CLK、奇数発光開始パルスESPO及び偶数発光開始パルスESPEは、発光ドライバ1600に入力され、発光ドライバ1600は、前記受信された信号に基づいて発光制御信号EMI[1、2、、2n-1、2n]を生成する。まず、奇数発光開始パルスESPOが第1の奇数発光制御ユニットECUO1に入力される。前記第1の奇数発光制御ユニットECUO1は、クロック信号CLKの第1の周期の立ち上がりエッジで、ロウレベルの奇数発光開始パルスESPOをサンプリングする。前記第1の奇数発光制御ユニットECUO1は、ハイレベルを有するモード選択信号MODEに応じて、第1の発光制御信号EMI[1]を出力する。前記第1の発光制御信号EMI[1]がハイレベルを有する区間は、ロウレベルの入力に対するサンプリング開始時点から前記第1の奇数発光制御ユニットECUO1のフリップフロップの出力がハイレベルに遷移する時点までである。クロック信号CLKの第1の周期が始まった直後に、偶数発光開始パルスESPEが第1の偶数発光制御ユニットECUE1に入力される。前記第1の偶数発光制御ユニットECUE1は、クロック信号CLKの第1の周期の立ち下がりエッジでロウレベルの偶数発光開始パルスESPEをサンプリングする。前記第1の偶数発光制御ユニットECUE1は、モード選択信号MODEがハイレベルであることによって、第2の発光制御信号EMI[2]を出力する。前記第2の発光制御信号EMI[2]がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点から前記第1の偶数発光制御ユニットECUE1のフリップフロップの出力がハイレベルに遷移する時点までである。また、前記第2の発光制御信号EMI[2]は、第1の発光制御信号EMI[1]に対して1/2クロック周期遅延して出力される。第1の奇数発光制御ユニットECUO1のフリップフロップの出力は、第2の奇数発光制御ユニットECUO2に入力される。したがって、第2の奇数発光制御ユニットECUO1は、前記第1の発光制御信号EMI[1]に対して1クロック周期遅延した第3の発光制御信号EMI[3]を出力する。また、第1の偶数発光制御ユニットECUE1のフリップフロップの出力は、第2の偶数発光制御ユニットECUE2に入力される。したがって、第2の奇数発光制御ユニットECUE2は、前記第2の発光制御信号EMI[2]に対して1クロック周期遅延した第4の発光制御信号EMI[4]を出力する。上述した過程は、第2n-1の発光制御信号EMI[2n-1]及び第2nの発光制御信号EMI[2n]の発生に至るまで、順次に行われる。また、モード選択信号MODE、クロック信号CLK、奇数開始パルスPSPO、偶数開始パルスPSPE、Vhigh、Vlow及びインパルス信号CLIPは、プログラムドライバ1700に入力され、プログラムドライバ1700は、前記受信された信号に基づいて走査信号SCAN[1、2、、2n-1、2n]及びブースト信号BOOST[1、2、、2n-1、2n]を生成する。まず、奇数開始パルスPSPOが第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの第1の周期の立ち上がりエッジで、ロウレベルの奇数開始パルスをサンプリングし、実質的なフリップフロップの出力と論理演算を行う。したがって、前記第1の奇数走査ユニットSCUO1は、モード選択信号MODEがハイレベルであることによって、クロック信号CLKの第1の周期のロウレベル区間で、ロウレベルである第1の奇数信号ODD[1]を出力する。第1の波形成形ユニットPSU1は、前記第1の奇数信号ODD[1]を受信し、インパルス信号CLIPとの論理演算により第1の走査信号SCAN[1]を出力する。また、第1の波形成形ユニットPSU1は、前記第1の奇数信号ODD[1]と同じ論理を有するが、ハイレベル値がVhighであり、且つロウレベル値がVlowである第1のブースト信号BOOST[1]を発生する。クロック信号CLKの1周期が始まった直後、偶数開始パルスPSPEが第1の偶数走査ユニットSCUE1に入力される。前記第1の偶数走査ユニットSCUE1は、クロック信号CLKの第1の周期の立ち下がりエッジで、ロウレベルの偶数開始パルスPSPEをサンプリングし、フリップフロップの出力と論理演算を行う。したがって、前記第1の偶数走査ユニットSCUE1は、モード選択信号MODEがハイレベルであることによって、クロック信号CLKの第2の周期のハイレベル区間で、ロウレベルである第1の偶数信号EVEN[1]を出力する。第2の波形成形ユニットPSU2は、前記第1の偶数信号EVEN[1]を受信し、インパルス信号CLIPとの論理演算により、第2の走査信号SCAN[2]を出力する。また、第2の波形成形ユニットPSU2は、前記第1の偶数信号EVEN[1]と同じ論理を有するが、ハイレベル値がVhighであり、且つロウレベル値がVlowである第2のブースト信号BOOST[2]を発生する。また、第1の奇数走査ユニットSCUO1のフリップフロップの出力は、第2の奇数走査ユニットSCUO2に入力され、クロック信号CLKに同期する第2の奇数信号ODD[2]を出力する。前記第2の奇数信号ODD[2]は、前記第1の奇数信号ODD[1]に対して1クロックの位相差を有する。第3の波形成形ユニットPSU3は、前記第2の奇数信号ODD[2]を受信して第3の走査信号SCAN[3]を出力し、第3のブースト信号BOOST[3]を出力する。また、第1の偶数走査ユニットSCUE1のフリップフロップの出力は、第2の偶数走査ユニットSCUE2に入力され、クロック信号CLKに同期する第2の偶数信号EVEN[2]を出力する。前記第2の偶数信号EVEN[2]は、前記第1の偶数信号EVEN[1]に対して1クロック周期の位相差を有する。第4の波形成形ユニットPSU4は、前記第2の偶数信号EVEN[2]を受信して第4の走査信号SCAN[4]を出力し、第4のブースト信号BOOST[4]を出力する。上述した過程は、第2nの走査信号SCAN[2n]、及び第2nのブースト信号BOOST[2n]の発生に至るまで順次に行われる。上述した過程により、クロック信号の1/2周期毎に、走査信号SCAN[1、2、、2n]、ブースト信号BOOST[1、2、、2n]及び発光制御信号EMI[1、2、、2n]が順次に形成されることが分かる。図36bは、第6実施例の有機電界発光装置の他の順次走査動作を説明するためのタイミング図である。図36bを参照すれば、有機電界発光装置の1つの走査線に配置された画素は、1フレーム周期のあいだに連続発光を行わずに、2回にわたって分割された発光を行う。したがって、前記図36bは、発光開始パルスESPO、ESPE及び発光制御信号EMI[1、2、、2n]の波形を除いて、前記図36aに示されたことと同様である。したがって、発光ドライバ1600の動作を中心にして説明し、プログラムドライバ1700の動作は省略する。まず、奇数発光開始パルスESPOが第1の奇数発光制御ユニットECUO1に入力される。前記奇数発光開始パルスESPOは、クロック信号CLKの第1の周期のロウレベル区間でハイレベルに遷移され、所定のデューティを有する。但し、前記奇数発光開始パルスESPOのデューティは、1フレームの1/2周期を超過しないことが好ましい。第1の奇数発光制御ユニットECUO1は、クロック信号CLKの第2の周期の立ち上がりエッジでハイレベルの奇数発光開始パルスESPOをサンプリングし、第1の奇数発光制御ユニットECUO1のフリップフロップの出力とNAND演算を行う。したがって、前記第1の発光制御信号EMI[1]がロウレベルである区間は、フリップフロップの出力がハイレベルに遷移された時点からフリップフロップがロウレベルに遷移された奇数発光開始パルスESPOをサンプリングする時点までである。上述した奇数発光開始パルスESPOは、フレームの残りの1/2周期内でも繰り返されて入力される。すなわち、奇数発光開始パルスESPOは、フレーム周波数に比べて2倍の周波数をもって入力され、したがって、奇数発光制御信号EMI[1、3、、2n-1]も、フレーム周波数に比べて2倍の周波数を有する。但し、それぞれの奇数発光制御信号は、隣接する奇数発光制御信号に対して1クロック周期の位相差を有する。上述した過程は、偶数発光制御ユニットにも適用される。但し、偶数発光開始パルスESPEは、前記奇数発光開始パルスESPOに対して1/2クロック周期の位相差を有することが好ましい。したがって、第2の発光制御信号EMI[2]は、第1の発光制御信号EMI[1]に対して1/2クロック周期遅延して第1の偶数発光制御ユニットECUE1から出力される。したがって、フレームの1/2周期のあいだに発光制御信号が順次に出力され、残りの1/2周期のあいだに繰り返されて出力される。発光制御信号によって、特定の画素は、発光を開始するので、前記図36bによる場合、1フレーム周期に1つの画素が2回の発光動作を行うことができる。また、1フレーム当たりの画素が発光を開始する回数は、奇数発光開始パルス及び偶数発光開始パルスの周波数に依存するので、ユーザに応じて発光の回数を任意に調節できることが容易に理解できる。図37は、本発明の第6実施例に係る有機電界発光装置の飛び越し走査動作を説明するためのタイミング図である。飛び越し走査動作は、1フレームを奇数フィールド区間と、偶数フィールド区間とに区分する。奇数フィールド区間では、奇数開始パルスPSPOを受信して、奇数ブースト信号及び奇数走査信号が順次に出力され、奇数発光開始パルスESPOを受信して、奇数発光制御信号が順次に出力される。また、偶数フィールド区間では、偶数開始パルスPSPEを受信して、偶数ブースト信号及び偶数走査信号が順次に出力され、偶数発光開始パルスESPEを受信して、偶数発光制御信号が順次に出力される。以下、本実施例の有機電界発光装置の飛び越し走査動作を、図28、図30及び図33に基づいて説明する。奇数フィールド区間で、モード選択信号MODE、クロック信号CLK及び奇数発光開始パルスESPOは、発光ドライバ1600に入力され、発光ドライバ1600は、前記受信された信号に基づいて奇数発光制御信号EMI[1、3、、2n-1]を生成する。まず、奇数発光開始パルスESPOが第1の奇数発光制御ユニットECUO1に入力される。前記第1の奇数発光制御ユニットECUO1は、クロック信号CLKの第1の周期の立ち上がりエッジで、ロウレベルの奇数発光開始パルスESPOをサンプリングする。前記第1の奇数発光制御ユニットECUO1は、モード選択信号MODEがロウレベルであることによって、第1の発光制御信号EMI[1]を出力する。前記第1の発光制御信号EMI[1]がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点からハイレベルに遷移された入力に対してサンプリングを開始する時点までである。第1の奇数発光制御ユニットECUO1のフリップフロップの出力は、第2の奇数発光制御ユニットECUO2に入力される。したがって、第2の奇数発光制御ユニットECUO2は、前記第1の発光制御信号に対して1クロック周期遅延した第3の発光制御信号EMI[3]を出力する。上述した過程により、奇数フィールド区間では、奇数番目の発光制御信号EMI[1、3、、2n-1]が順次に発生する。また、モード選択信号MODE、クロック信号CLK、奇数開始パルスPSPO、Vhigh、Vlow及びインパルス信号CLIPは、プログラムドライバ1700に入力され、プログラムドライバ1700は、前記受信された信号に基づいて奇数走査信号SCAN[1、3、、2n-1]及び奇数ブースト信号BOOST[1、3、、2n-1]を生成する。まず、奇数開始パルスPSPOが第1の奇数走査ユニットSCUO1に入力される。前記第1の奇数走査ユニットSCUO1は、クロック信号CLKの第2の周期の立ち上がりエッジで、ハイレベルの奇数開始パルスPSPOをサンプリングし、サンプリングされた信号を反転する。したがって、前記第1の奇数走査ユニットSCUO1は、モード選択信号MODEがロウレベルであることによって、クロック信号CLKの第2の周期の区間でロウレベルである第1の奇数信号ODD[1]を出力する。第1の波形成形ユニットPSU1は、前記第1の奇数信号ODD[1]を受信し、インパルス信号CLIPとの論理演算により第1の走査信号SCAN[1]を出力する。また、第1の波形成形ユニットPSU1は、前記第1の奇数信号ODD[1]と同じ論理を有するが、ハイレベル値がVhighであり、且つロウレベル値がVlowである第1のブースト信号BOOST[1]を発生する。また、第1の奇数走査ユニットSCUO1のフリップフロップの出力は、第2の奇数走査ユニットSCUO2に入力され、クロック信号CLKに同期する第2の奇数信号ODD[2]を出力する。前記第2の奇数信号ODD[2]は、前記第1の奇数信号ODD[1]に対して1クロック周期の位相差を有する。第3の波形成形ユニットPSU3は、前記第2の奇数信号ODD[2]を受信して、第3の走査信号SCAN[3]を出力し、第3のブースト信号BOOST[3]を出力する。上述した過程は、第2n-1の走査信号SCAN[2n-1]及び第2n-1のブースト信号BOOST[2n-1]の発生に至るまで、順次に行われる。上述した過程により、クロック信号CLKの1周期毎に、奇数走査信号SCAN[1、3、、2n-1]、奇数ブースト信号BOOST[1、3、、2n-1]及び奇数発光制御信号EMI[1、3、、2n-1]が奇数フィールド区間において順次に形成されることが分かる。奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間で、モード選択信号MODE、クロック信号CLK及び偶数発光開始パルスESPEは、発光ドライバ1600に入力され、発光ドライバ1600は、前記受信された信号に基づいて偶数発光制御信号EMI[2、4、2n]を生成する。まず、偶数発光開始パルスESPEが第1の偶数発光制御ユニットECUE1にが入力される。前記第1の偶数発光制御ユニットECUE1は、クロック信号CLKの第n1の周期の立ち下がりエッジでロウレベルの偶数発光開始パルスESPEをサンプリングする。前記第1の偶数発光制御ユニットECUE1は、モード選択信号MODEがロウレベルであることによって、第2の発光制御信号EMI[2]を出力する。前記第2の発光制御信号EMI[2]がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点からハイレベルに遷移された入力に対してサンプリングを開始する時点までである。第1の偶数発光制御ユニットECUE1のフリップフロップの出力は、第2の偶数発光制御ユニットECUE2に入力される。したがって、第2の偶数発光制御ユニットECUE2は、前記第2の発光制御信号EMI[2]に対して1クロック周期遅延した第4の発光制御信号EMI[4]を出力する。上述した過程により、偶数フィールド区間では、偶数発光制御信号EMI[2、4、、2n]が順次に発生する。また、偶数フィールドで、モード選択信号MODE、クロック信号CLK、偶数開始パルスPSPE、Vhigh、Vlow及びインパルス信号CLIPは、プログラムドライバ1700に入力され、プログラムドライバ1700は、前記受信された信号に基づいて偶数走査信号SCAN[2、4、、2n]及び偶数ブースト信号BOOST[2、4、、2n]を生成する。まず、偶数開始パルスPSPEが第1の偶数走査ユニットSCUE1に入力される。第1の偶数走査ユニットは、クロック信号CLKの第n2の周期の立ち下がりエッジで、ハイレベルの偶数開始パルスをサンプリングし、サンプリングされた信号を反転する。したがって、前記第1の偶数走査ユニットSCUE1は、モード選択信号MODEがロウレベルであることによって、クロック信号CLKの第n2の周期のロウレベル区間及び第n3の周期のハイレベル区間で、ロウレベルである第1の偶数信号EVEN[1]を出力する。第2の波形成形ユニットPSU2は、前記第1の偶数信号EVEN[1]を受信して、インパルス信号CLIPとの論理演算により第2の走査信号SCAN[2]を出力する。また、第2の波形成形ユニットPSU2は、前記第1の偶数信号EVEN[1]と同じ論理を有するが、ハイレベル値がVhighであり、且つロウレベル値がVlowである第2のブースト信号BOOST[2]を発生する。また、第1の偶数走査ユニットSCUE1のフリップフロップの出力は、第2の偶数走査ユニットSCUE2に入力され、第2の偶数走査ユニットSCUE2は、クロック信号CLKに同期する第2の偶数信号EVEN[2]を出力する。前記第2の偶数信号EVEN[2]は、前記第1の偶数信号EVEN[1]に対して1クロック周期の位相差を有する。第4の波形成形ユニットPSU4は、前記第2の偶数信号EVEN[2]を受信して第4の走査信号SCAN[4]を出力し、第4のブースト信号BOOST[4]を出力する。上述した過程は、第2nの走査信号SCAN[2n]及び第2nのブースト信号BOOST[2n]の発生に至るまで順次に行われる。したがって、クロック信号CLKの1周期毎に、偶数走査信号SCAN[2、4、、2n]、偶数ブースト信号BOOST[2、4、、2n]及び偶数発光制御信号EMI[2、4、、2n]が偶数フィールド区間において、順次に形成されることが分かる。また、前記図36bに示されたように、それぞれの走査信号により選択される画素は、1フレームのあいだに2回以上の発光動作を行うことができる。これは、奇数発光開始パルスESPO及び偶数発光開始パルスESPEの周波数をフレーム周波数の2倍にして行うことができることを容易に理解することができる。上述したように、第3の実施例、第4の実施例及び第5実施例によれば、1つのスキャンドライバを用いて順次走査及び飛び越し走査動作を選択的に行うことができる。また、第6実施例によれば、有機電界発光装置が順次走査及び飛び越し走査動作を選択的に行うことができることが分かる。以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。"