"対向する第1長辺及び第2長辺と、対向する第1短辺及び第2短辺を有する長方形状の半導体基板と、前記半導体基板上に形成された第1バンプ電極と、前記半導体基板上に形成された第2バンプ電極と、前記第1バンプ電極及び前記第2バンプ電極の下に形成された層間絶縁膜と、前記層間絶縁膜の下に形成された第1配線と、前記第1配線と同層で形成されたダミー配線と、を有し、前記第1バンプ電極は、前記第1長辺に沿って複数形成され、前記第2バンプ電極は、前記第2長辺に沿って複数形成され、前記第1配線は、複数の前記第1バンプ電極と平面的に重なるように形成され、前記ダミー配線は、前記第1バンプ電極と平面的に重なるように複数形成され、前記第1短辺あるいは前記第2短辺付近に形成される前記ダミー配線の数は、前記第1長辺の中央部付近に形成される前記ダミー配線の数よりも多いことを特徴とする半導体装置。対向する第1長辺及び第2長辺と、対向する第1短辺及び第2短辺を有する長方形状の半導体基板と、前記半導体基板上に形成された第1バンプ電極と、前記半導体基板上に形成された第2バンプ電極と、前記第1バンプ電極及び前記第2バンプ電極の下に形成された層間絶縁膜と、前記層間絶縁膜の下に形成された第1配線と、前記第1配線と同層で形成されたダミー配線と、前記半導体基板上に形成され、前記第1配線と電気的に接続し、前記第1バンプ電極と平面的に重なるように配置された保護素子と、を有し、前記第1バンプ電極は、前記第1長辺に沿って複数形成され、前記第2バンプ電極は、前記第2長辺に沿って複数形成され、前記第1配線は、複数の前記第1バンプ電極と平面的に重なるように形成され、前記ダミー配線は、前記第1バンプ電極と平面的に重なるように複数形成され、前記第1短辺あるいは前記第2短辺付近に形成される前記ダミー配線の数は、前記第1長辺の中央部付近に形成される前記ダミー配線の数よりも多いことを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記半導体装置は、LCDドライバであることを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記第1バンプ電極は、出力用であり、前記第2バンプ電極は、入力用であることを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記第1バンプ電極は、千鳥状に配置されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記ダミー配線は、フローティング状態であることを特徴とする半導体装置。請求項1または2記載の半導体装置において、前記第1配線は、前記第1長辺に沿って延在しており、前記第1配線は、平面的に前記第1長辺と前記のダミー配線の間に形成されていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第1バンプ電極に所定の出力信号を供給するための内部回路を有し、前記ダミー配線は、平面的に前記内部回路と前記第1配線の間に形成されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第1バンプ電極は、互いに第1ピッチで形成されており、前記第1配線と前記内部回路は、第2ピッチで電気的に接続されており、前記第1ピッチは、前記第2ピッチよりも大きいことを特徴とする半導体装置。請求項2記載の半導体装置において、前記保護素子は、pn接合ダイオードであることを特徴とする半導体装置。LCDドライバのような半導体装置においては、半導体チップの面積の縮小が要求されている。しかしながら、上記のように電極パッドの寸法は半導体素子や配線に比べると、その縮小が難しい問題がある。従って、配線等が占める領域を有効に使用する必要性がある。本発明の目的は、チップ面積を増加させずに、半導体チップの主面上に占める配線領域、特に、LCDドライバの半導体チップ主面内に占める信号配線領域を拡大できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、例えばLCDドライバのような半導体装置の半導体チップのチップ端側に配置され、第1保護素子が形成された第1領域と、第1領域より半導体チップの内側に配置され、第2保護素子が形成された第2領域と、第2領域より半導体チップの内側に配置され、内部回路が形成された第3領域とを有し、内部回路と第1および第2保護素子と電気的に接続する配線の第1および第2保護素子の取り出しを第2領域の第1領域側に設けている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図20は、本発明に係るLCDドライバを備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。この実施例の携帯電話器は、表示手段としてのLCD表示領域液晶表示領域103、送受信用のアンテナ310、音声出力用のスピーカ320、音声入力用のマイクロホン330、CCDチャージカップルドデバイスやMOSセンサなどからなる固体撮像素子340、該固体撮像素子340からの画像信号を処理するDSPDigitalSignalProcessorなどからなる画像信号処理回路230、本発明に係る液晶表示駆動制御装置としてのLCDドライバ104、スピーカ320やマイクロホン330の信号の入出力を行なう音声インタフェース241、アンテナ310との間の信号の入出力を行なう高周波インタフェース242、音声信号や送受信信号に係る信号処理等を行なうベースバンド部250、MPEG方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャバ高速処理機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ260、電源用IC270およびデータ記憶用のメモリ281,282等を備えてなる。アプリケーションプロセッサ260は、固体撮像素子340からの画像信号の他、高周波インタフェース242を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ104とベースバンド部250とアプリケーションプロセッサ260とメモリ281、282と画像信号処理回路230はシステムバス291によりデータ転送可能に接続されている。図20の携帯電話システムでは、システムバス291の他に表示データバス292が設けられ、この表示データバス292には液晶コントローラドライバ104とアプリケーションプロセッサ260およびメモリ281が接続されている。なお、上記ベースバンド部250は、例えばDSPDigitalSignalProcessorなどからなり音声信号処理を行なう音声信号処理回路251、カスタム機能ユーザ論理を提供するASICapplicationspecificintegratedcircuits252、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン253等により構成される。メモリ281、282のうち281は揮発性メモリで通常SRAMやSDRAMにより構成され、さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられる。メモリ282は不揮発性メモリで例えば所定のブロック単位で一括消去可能なフラッシュメモリにより構成され、表示制御を含む携帯電話器システム全体の制御プログラムや制御データの記憶用に使用される。このようなLCDドライバを用いた本システムでは、液晶表示領域103として、表示画素がマトリックス状に配列されたドットマトリックス方式のカラーTFT液晶パネルを用いることができる。さらに、液晶表示領域103がTFT液晶パネルを2画面を有するものである場合にも1つのLCDドライバで駆動することができる。以下に、例えばLCDドライバのような半導体装置の半導体チップのチップ面積を縮小、ならびに多出力とすることに関し、本発明者が検討した内容を図15~図19により説明する。図15aおよび図15bは、LCDパネル液晶表示パネル101を模式的に示した平面図である。図16は、LCDドライバ104を模式的に示した平面図である。図17は、LCDドライバ104の要部を模式的に示した平面図である。図18は、内部回路108、保護素子118および保護素子119の接続を模式的に示した平面図であり、電極パッド110が千鳥配置されている状態を示している。図19は、内部回路108、保護素子118および保護素子119の接続を模式的に示した平面図であり、電極パッド110がストレート配置されている状態を示している。図15に示すように、LCDパネル101は、例えばガラス基板などの基板102上に、配置されたLCD表示領域103と、その近傍に配置されたLCDドライバ104などを有している。さらにLCD表示領域103の裏側にある光源のバックライト図示せずなどによりLCDパネル101は構成されることとなる。このLCD表示領域103には、表示画面用の画素が基板102上にてマトリクス状に複数配置されており、画素選択用のゲート線およびソース線図示せずの交点上に配置されている。また、ゲート線およびソース線とLCDドライバ104のバンプ外部出力端子とを電気的に接続する複数の基板配線105が、基板102に配置されている。したがって、LCDドライバ104からの出力信号が、基板配線105を介してLCD表示領域103の画素のオン/オフ駆動を行うこととなる。まず、本発明者はLCDパネルの縮小を検討した結果、以下のような問題があることを初めて見出した。すなわち、図15aと図15bとを比較して示すように、LCDパネル101の縮小化、すなわち基板102のサイズが縮小すると、LCD表示領域103のサイズは同一であったとしても、平面略矩形状のLCDドライバ104のチップ面積は縮小化される。また、図15bに示すようにLCDドライバ104がLCD表示領域103の近傍に沿って配置されるため、LCDドライバ104の短辺側から出力を取り出すのではなく、LCD表示領域103側のLCDドライバ104の長辺側からすべての出力を取り出す、いわゆる1辺出しとすることがチップ面積の縮小化などの点で有効である。すなわち、LCDドライバ104の4辺のうち、LCD表示領域103側のみに出力線を設けている。言い換えれば、LCDドライバ104の4辺のうち、長辺側には電極パッド110を設けているが、短辺側には電極パッド110を設けていない。したがって、図15bに示すように、LCDドライバ104の長辺は長く、短辺は短くなり、LCDドライバ104の平面形状はスリム化への傾向とすることができ、チップ面積の縮小を図ることが出来る。すなわち、LCDパネルの縮小を図ることができる。しかしながら、以下に詳細に説明するが、LCDドライバ104の長辺側では多出力化となってしまう問題がある。図16に示すように、平面略矩形状のLCDドライバ104は、半導体チップを構成する半導体基板106上に形成された例えばMISトランジスタ、ダイオードなどを含んで構成される入力側の内部回路107と、出力側の内部回路108を有する。この内部回路107への入力信号は、内部回路107と電気的に接続された複数の入力用の電極パッド109を介して外部から入力される。一方、内部回路108からの出力信号が、内部回路108と電気的に接続された複数の出力用の電極パッド110を介して出力される。図16における内部回路108のうち、左右側に配置された内部回路108は、LCDパネル101のTFTトランジスタのゲートを出力するための回路であり、中央に配置された内部回路108は、LCDパネル101のTFTトランジスタのソースを出力するための回路である。また、半導体基板106には、内部回路108と電極パッド110との間を電気的に接続する複数の信号配線111が形成されている。なお、符号112は信号配線領域であり、信号配線111が半導体基板106上に占める領域を示している。LCDドライバ104の出力用の電極パッド110は、例えば図17に示すように、LCDドライバ104のチップ端側に沿って千鳥状に2列で配置されている。ここで、図17に示す符号113は半導体ウエハから半導体チップを切り出すためのスクライブ領域、符号114および115は保護素子図示せずが形成される素子領域、符号116は内部回路108が形成される素子領域であり、また符号117は、素子領域115と素子領域116とを絶縁分離する素子分離領域である。なお、例えば保護素子は内部回路108の静電保護のため電源-内部回路108間、GND-内部回路108間に2つ設けられている。また、図16で示した信号配線111は、この素子分離領域117上に形成されるため、図16で示した信号配線領域112と素子分離領域117とは重なって、図17には示されていることとなる。すなわち、図17に示すように、チップ端側からチップ中心側には、スクライブ領域113、素子領域114、素子領域115、素子分離領域117、素子領域116が順に配置されている。図18には、出力用の電極パッド110が千鳥配置されると共に、保護素子118、保護素子119が内部回路108と電気的に接続された状態が示されている。これら保護素子118と、保護素子119とは、配線120により電気的に接続されている。また、内部回路108と、保護素子119とは、信号配線111と電気的に接続されている。すなわち、信号配線111の一端が、保護素子119から取り出されて、その他端が、内部回路108と電気的に接続されている。したがって、保護素子119から取り出され、内部回路108で接続される信号配線111が占める領域が、信号配線領域112となって示されている。また、図19では出力用の電極パッド110がストレート配置されているが、上述の千鳥配置された場合と同様に、信号配線111の一端が、保護素子119から取り出されて、その他端が、内部回路108と電気的に接続されている。上述したように、液晶表示画面の画素は、液晶表示領域にてマトリクス状に配置されており、その画素を選択するためのゲート線およびソース線の交点上に配置されている。このため液晶表示画面の高精細化に伴い、画素を選択するゲート線およびソース線も増加する、すなわちゲート線およびソース線に送られるLCDドライバ104からの出力用の電極パッド110が増加することとなる。また、電極パッド110の寸法が、接合強度の確保、接合精度あるいはチップを実装する側であるLCDパネル101の規格などにより、信号配線111などの寸法縮小に比べて小さくできないことから、電極パッド数などによりチップ面積が決定することもある。さらに、図16に示すように、LCDドライバ104の外部出力端子であるバンプを形成するために、その下地の出力用の電極パッド110は互いにピッチP1で配置されなければならない。このため出力用の電極パッド110のピッチP1は、電極パッド110と電気的に接続される信号配線111の内部回路108側のピッチP2より大きく、そのため信号配線111が占める信号配線領域112も拡大する。すなわち、LCDドライバ104のチップ面積を縮小する際の問題点として、LCDドライバ104の長辺側の出力用の電極パッド110が増加すると、信号配線111が増加すると共に信号配線領域112が拡大し、さらにチップ面積が拡大してしまう問題がある。実施の形態1本実施の形態で示す半導体装置を、半導体チップのチップ面積の縮小化、ならびに多出力化が要求されるLCDドライバに適用して図1~図11により説明する。図1は、半導体装置1の要部を模式的に示した平面図である。なお、併せて透視した状態の電極パッド9も示している。半導体装置1の半導体チップの主面上には、チップ端側からチップ中心側図1の上下方向には、スクライブ領域2、素子領域3、素子領域4、素子分離領域5、素子領域6が順に配置されている。この素子領域6は、例えばMISトランジスタ、ダイオードなどを含んで構成される内部回路7が形成される領域である。素子分離領域5は、例えばMISトランジスタなどの素子が形成される領域を絶縁分離するための例えばLOCOSlocaloxidationofsiliconが形成される領域である。この素子分離領域5以外でもLOCOSが形成されることがあるが、本実施の形態では、素子領域4と素子領域6との間に配置された領域を素子分離領域5としている。また、素子分離領域5として、SGIShallowGrooveIsolationまたはSTIと称される溝型の分離領域を用いて形成することもできる。STIは、例えば、半導体基板内に形成された溝内に酸化膜や窒化膜等の絶縁膜を堆積させることで形成される。なお、後に詳述するが、内部回路7と電極パッド9との間に配置され、それらを電気的に接続する信号配線8が、素子分離領域5上を通過している。また、スクライブ領域2は、半導体ウエハから半導体チップを切り出すための領域である。素子領域3および素子領域4は、例えばMISトランジスタのゲート絶縁膜が静電破壊されないように内部回路7を静電気から保護する保護素子が形成される領域である。また、電極パッド9が半導体装置1のチップ端側に沿って千鳥状に2列で配置されている。本実施の形態では、素子領域3、素子領域4、素子分離領域5および素子領域6上に電極パッド9が配置されている。内部回路7の信号が信号配線8を通して、この電極パッド9に出力される。また、符号10で示す信号配線領域は、内部回路7と電極パッド9とを電気的に接続する信号配線8が半導体装置1の半導体チップ上に占める領域である。図1では内部回路7が形成される素子領域6から、素子分離領域5、さらに素子領域4の一部にまで信号配線領域10が延びている場合を示している。ここで、図1と、発明を実施するための最良の形態の冒頭で示した図17とを比較する。図1のチップ端から素子領域6までの大きさおよび図17のチップ端から素子領域116までの大きさ図1および図17に示す上下方向の大きさは、ほぼ均一とした場合、信号配線8が占める領域の信号配線領域10の大きさは、信号配線111が占める領域の信号配線領域112の大きさより大きい。言い換えると図1で示す信号配線8の本数が図17で示す信号配線111の本数より多く配置されている。すなわち図1の半導体装置1では、そのチップ面積を拡大させずに、信号配線8を増加できることを示している。図2は、図1で示した半導体装置1の要部の接続を模式的に示した平面図である。なお、併せて電極パッド9を透視した状態で示している。符号11は、図1で示した素子領域3に形成された保護素子であり、符号12は、図1で示した素子領域4に形成された保護素子である。また、符号13は、これら保護素子11と、保護素子12とを電気的に接続する配線である。また、図2に示すように、その一端が内部回路7に、その他端が配線13上の取り出し口29に、信号配線8が電気的に接続されている。ここで、図2で示した半導体装置1の要部の接続を示した接続図を図3に示す。なお、保護素子11および保護素子12として、例えばダイオードを適用した場合を示している。図3に示すように、内部回路7と電極パッド9とは電気的に接続されており、信号配線8を介して出力用の電極パッド9に内部回路7からの信号が出力される。この内部回路7と電極パッド9との間には、内部回路7を静電破壊から保護する保護素子11および保護素子12が電気的に接続されており、それぞれが電源側、GND側に電気的に接続されている。ここで、図2と、前記発明が解決しようとする課題で示した図18とを比較する。図2には信号配線8が占める領域である信号配線領域10、図18には信号配線111が占める信号配線領域112が示されている。図18では、内部回路108から延びた信号配線111は保護素子118の内部回路108側で接続されているので、信号配線111が占める信号配線領域112が、保護素子118はもちろん保護素子119上を通過していない。一方、図2では、内部回路7から延びた信号配線8は保護素子11と保護素子12との間の配線13と接続されているので、信号配線8が占める信号配線領域10が、保護素子12上を通過している。この保護素子12上に信号配線領域10を設けることで、図1を用いて説明したように、半導体装置1は、そのチップ面積を拡大させずに、信号配線8を増加できる。このように保護素子11および保護素子12から内部回路7に電気的に接続する信号配線8を、保護素子11と保護素子12の間の配線13から取り出すことで、保護素子12上に信号配線8を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子12上に信号配線8が占める領域である信号配線領域10を設けるため、チップ面積を拡大させなくて良い。したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のLCDドライバの半導体チップ主面内に占める信号配線領域を低減できる。次に、本実施の形態で示す半導体装置1における電極パッド9下の状態を説明する。図4は、図1で示した半導体装置1の要部を模式的に示した平面図である。なお、併せて電極パッド9を透視した状態で示している。図4で示す符号9a、9bは、半導体装置1のチップ端側に沿って2列で千鳥配置された電極パッド9の内側図4の上下方向では、下側の電極パッドであり、内部回路7からの信号を出力するために配置されている。一方、符号9c、9dは、半導体装置1のチップ端側に沿って2列で千鳥配置された電極パッド9の外側図4の上下方向では、上側の電極パッドであり、同様に、内部回路7からの信号を出力するために配置されている。また、信号配線8は、内部回路7から上記の取り出し口29へ階段状に配置されている。これは、内部回路7での配線ピッチと各電極パッド9の間隔が異なり、各電極パッド9の間隔が大きいためである。また、符号14は、内部回路7、保護素子11および保護素子12とは電気的に接続されていないダミー配線であり、図4では、電極パッド9bおよび9d下に配置されている。電極パッド9のうち、LCDドライバである半導体装置1の周縁部の電極パッド9下では、LCDドライバの中央部に比べて信号配線8の本数が少なくなるため、周縁部の電極パッド9下の配線占有率が低くなってしまう。そのため、ダミー配線14を配置することで、その配線占有率を揃えることが出来るように工夫されている。また、符号15で示す領域は、このダミー配線14が半導体装置1の半導体チップ上に占めるダミー配線領域を示している。ここで、信号配線領域10とダミー配線領域15とを比較すると、信号配線領域10におけるダミー配線14の本数は、ダミー配線領域15におけるダミー配線14の本数よりも多く配置されている。言い換えれば、LCDドライバ104の周縁部図4右側に配置されたダミー配線14の本数は、LCDドライバ104の中央部図4左側に配置されたダミー配線14の本数よりも多い。なお、電極パッド9cおよび電極パッド9d下には、内部回路7などの電源/GND用の電源配線が配置されるが、ここでは電極パッド9a、電極パッド9b下の信号配線8およびダミー配線14について説明するため、図示していない。上述したように、保護素子11および保護素子12から内部回路7に電気的に接続する信号配線8を、保護素子11と保護素子12の間に形成された配線13上の取り出し口29から取り出すことで、保護素子12上に信号配線8を配置できる。したがって、電極パッド9a下には、複数の信号配線8が存在することとなる。この場合、電極パッド9a下に配置される信号配線の配線占有率を均一にすることで、電極パッド9aの上面の高さをほぼ均一にすることができる、すなわち電極パッド9aの上面の平坦性を向上できる。また、電極パッド9aの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。ここで、本実施の形態においては、配線の占有率がほぼ等しいと記載した場合、10以内の範囲、より好ましくは5以内の範囲を製造工程上の誤差と認識し、均一であると表現している。また、電極パッド9下の配線占有率は、各電極パッド下および各配線層において50以上になるように形成されている。また、電極パッド9下の領域内の配線占有率を等しくするために配置されたダミー配線14が形成されている。このように電極パッド9b下には、複数のダミー配線14が存在しているため、電極パッド9b下に配置される配線の配線占有率を均一にすることで、電極パッド9bの上面の高さをほぼ均一にすることができる。また、電極パッド9bの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。また、電極パッド9d下の領域内のように、電極パッド9下の領域内の配線占有率を等しくするために配置されたダミー配線14が補われて形成されても良い。したがって、半導体装置1の半導体チップ上に形成された電極パッド9の上面の平坦性が良いので、複数の電極パッド99a~9d上に各々形成されたバンプと、半導体チップを実装する実装体とを、バンプを介して不具合なく良好に接続できる。次に、本実施の形態で示す半導体装置1の要部の構造を説明する。図5は、図4で示した半導体装置1の要部を模式的に示した平面図であり、チップ端側に沿って2列で千鳥配置された電極パッド9の外側図4の上下方向では、上側の電極パッド9の周辺を示している。図6は、図5のX-X’線の断面図である。ここで、図5では、配線層M1~M4の配置関係を示すために、配線層M1および配線層M4にはハッチングしていないが、配線層M2および配線層M3にはハッチングしている。また、図5では、併せて拡散層23にもハッチングしている。また、図6では示されているバンプ16は、図5では図示していない。しかし、バンプ16の下部には配線層M1~M4および所望の半導体素子例えば、pn接合ダイオードからなる保護素子11、12等が形成されるようになっている。半導体基板21は、例えばp型のシリコンSi単結晶からなり、その主面のデバイス形成面には、素子分離部22が形成され、隣接して拡散層23が形成されている。素子分離部22は、例えばLOCOSLocalOxidizationofSilicon法によって形成された酸化シリコンSiO2等膜からなる。なお、素子分離部22は溝型SGI:ShallowGrooveIsolationまたはSTI:ShallowTrenchIsolationで形成しても良い。半導体基板21の主面には、例えばMISトランジスタを含んでなる内部回路図示せず、および例えばpn接合ダイオードからなる保護素子11、12が形成されている。このpn接合ダイオードは、静電破壊防止用の保護素子11および保護素子12であり、半導体基板21のn型またはp型のウエル24と、その上部のp型またはn型の拡散層23とのpn接合により形成されている。この内部回路、保護素子11および保護素子12上には、層間絶縁膜25により絶縁分離された配線層M1~M4が形成されている。この配線層M1~M4は、例えばアルミニウムまたはアルミニウム合金を主成分として構成されているが、銅または銅合金を主成分としてダマシン構造によって形成された配線層であってもよい。ダマシン構造の配線層は、通常、各配線層間の層間膜内に形成された溝に、上記の銅を主成分とした導電性膜を埋め込むことで形成される。配線層M1は、コンタクトホールH1を通じて、配線層M1下の内部回路、保護素子11および保護素子12と電気的に接続されている。また、配線層M2は、コンタクトホールH2を通じて、配線層M1と電気的に接続されている。また、配線層M3は、コンタクトホールH3を通じて、配線層M2と電気的に接続されている。また、配線層M4は、コンタクトホールH4を通じて、配線層M3と電気的に接続されている。この配線層M4により電極パッド9が構成されている。また、配線層M2およびM3により信号配線8が構成されている。さらに、配線層M1により配線13が構成されている。また、配線層M4電極パッド9上に形成された下地金属膜26を介してバンプ16が接合されている。なお、下地金属膜26は、バンプ16と電極パッド9や層間絶縁膜25との接着性を向上させる機能などを有する膜であり、例えばチタンTiまたはチタンタングステンTiW等のような高融点金属膜の単体膜やチタン膜上にニッケルNi膜および金Auを下層から順に積み重ねた構造を有する積層膜からなる。また、バンプ16は、例えば金Au等からなり、例えばメッキ法によって形成されている。図5および図6に示すように、半導体装置1には、信号配線8が半導体基板21の主面上に占める領域である信号配線領域10、および電源配線27が半導体基板21の主面上に占める領域である電源配線領域28が存在している。これら信号配線8および電源配線27は、配線層M2および配線層M3により構成されている。また、配線層M3上の配線層M4により、外部出力端子であるバンプ16と電気的に接続された電極パッド9が構成されている。また、配線層M2下の配線層M1により、保護素子11および保護素子12とを電気的に接続する配線13が構成されている。半導体装置1の主面に形成された内部回路から延びた信号配線8は、保護素子12上を通過して配線13上の取り出し口29で、コンタクトホールH2およびH3を介して配線13と電気的に接続されている。さらに、配線13は、コンタクトホールH2、コンタクトホールH3およびコンタクトホールH4を介して電極パッド9と電気的に接続されている。これらの接続により、内部回路からの信号を外部に出力していることとなる。その一方で、例えば外部からの静電気による内部回路の破壊、例えばMISトランジスタのゲート絶縁膜の破壊を防止するために、保護素子11および保護素子12が、内部回路と、電極パッド9との間に電気的に接続されている。図6に示すように、保護素子11および保護素子12からの信号配線8の取り出し口29を、保護素子11と保護素子12とのほぼ間に位置した配線13上に設けている。したがって、保護素子11および保護素子12が形成されている領域上に、信号配線領域10として使用できる構成となる。従来では、例えば信号配線8の取り出し口29を、内部回路側図6の左右方向では、左側の配線13上に設ける場合では、信号配線領域10として、保護素子11上に信号配線8を設けることをしていなかった。しかしながら、LCDドライバなどの内部回路からの出力が多い半導体装置において、信号配線の増加に伴い、信号配線領域10が増加した場合、チップ面積に及ぼす影響が大きくなる。このため、保護素子11および保護素子12からの信号配線8の取り出し口29を、保護素子11と保護素子12とのほぼ間に位置した配線13上に設けることで、従来では信号配線領域10として使用していなかった保護素子12、さらには保護素子11上に信号配線8を配置することができるようになるため、信号配線領域10が拡大しても、チップ面積を抑えることができる。言い換えると、保護素子11および保護素子12からの信号配線8の取り出し口29を、保護素子11と保護素子12とのほぼ間に位置した配線13上に設けることで、従来では信号配線領域10として使用していなかった電極パッド9下にも、信号配線8を配置することができるため、信号配線領域10が拡大しても、チップ面積を抑えることができる。さらに、電極パッド9下に、信号配線8を配置する場合、電極パッド9下に配置される信号配線の配線占有率を均一にすることで、電極パッド9の上面の高さをほぼ均一にすることができる、すなわち電極パッド9の上面の平坦性を向上できる。また、電極パッド9の上面の高さをほぼ均一にすることで、これに接合されるバンプ16の天辺の高さをほぼ均一にすることができる。次に、この半導体装置の製造工程の一例を説明する。図7~図11は、製造工程中における半導体装置の要部を模式的に示した平面図である。なお、図6で示す図5のX-X’線の断面図が、図7~図11で示すX-X’線の断面図として対応している。図6に示すように、まず、平面略円形状の半導体ウエハを構成する半導体基板21の主面に、例えばLOCOS法によって素子分離部22を形成した後、内部回路図示せず、保護素子11、保護素子12を形成する。続いて、半導体基板21の主面上に絶縁膜をCVDChemicalVaporDeposition法等によって堆積した後、絶縁膜の所定の箇所にコンタクトホールH1をフォトリソグラフィ技術およびドライエッチング技術によって形成する。続いて、その絶縁膜上に、例えば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより配線層M1を形成する。図7は、この配線層M1を模式的に示した平面図である。すなわち、素子領域3、4には保護素子11、12上を通過する配線層M1が形成されている。続いて、同様に層間絶縁膜25にコンタクトホールH2を形成後、その層間絶縁膜25上に配線層M2を形成する。図8は、この配線層M2を模式的に示した平面図である。すなわち、素子領域3には保護素子11上を通過する電源配線27が形成されており、素子領域4および素子分離領域5には保護素子12上を通過する信号配線8が形成されている。また、この信号配線8は、前述の図4での説明と同様に、内部回路7から上記の取り出し口29へ向かって階段状に配置されている。また、前述の図4での説明と同様に、ダミー配線14が形成されている場合もある。続いて、同様に層間絶縁膜25にコンタクトホールH3を形成後、その層間絶縁膜25上に配線層M3を形成する。図9は、この配線層M3を模式的に示した平面図である。すなわち、素子領域3には保護素子11上を通過する電源配線27が形成されており、素子領域4および素子分離領域5には保護素子12上を通過する信号配線8が形成されている。また、この信号配線8は、前述の図4での説明と同様に、内部回路7から上記の取り出し口29へ向かって階段状に配置されている。また、前述の図4での説明と同様に、ダミー配線14が形成されている場合もある。続いて、同様に層間絶縁膜25にコンタクトホールH4を形成後、その層間絶縁膜25上に配線層M4を形成する。図10は、この配線層M4を模式的に示した平面図である。すなわち、素子領域3、4及び素子分離領域5には電極パッド9を含む配線層M4が形成されている。また、電極パッド9の下部には、各配線層M1~M3および保護素子11、12の半導体素子が存在しており、各配線層M1~M3で、その電極パッド9下の配線線占有率は等しい。また、それぞれの電極パッド9下の配線線占有率が等しくなるように形成されている。続いて、表面保護用の層間絶縁膜25を堆積した後、配線層M4の一部が露出される開口部を形成し、電極パッド9を形成する。図11は、この電極パッド9を模式的に示した平面図である。続いて、層間絶縁膜25上に、例えばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。続いて、例えば金等からなるバンプ16をメッキ法等によって形成した後、フォトレジストパターンを除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜26を形成する。このようにして電極パッド9上にバンプ16を有する半導体装置1が完成する。実施の形態2前記実施の形態1では、図2に示したように、チップ端側に沿って2列で千鳥配置された電極パッド9を有する半導体装置において、信号配線8の取り出し口29を保護素子11と保護素子12との間に設けた場合について説明した。本実施の形態では、信号配線8の取り出し口をチップ端側にした場合の半導体装置について説明する。図12は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド9を透視した状態で示している。図12に示すように、保護素子11および保護素子12から内部回路7に電気的に接続する信号配線8を、保護素子11のチップ端側図12の上下方向の、上側に信号配線8の取り出し口29を設けることで、保護素子12上、さらに保護素子11上に信号配線8を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子12上に信号配線8が占める領域である信号配線領域10を設けるため、チップ面積を拡大させなくて良い。したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のLCDドライバの半導体チップ主面内に占める信号配線領域を低減できる。実施の形態3前記実施の形態1では、図2に示したように、チップ端側に沿って2列で千鳥配置された電極パッド9を有する半導体装置において、信号配線8の取り出し口29を保護素子11と保護素子12との間に設けた場合について説明した。本実施の形態では、チップ端側に沿って1列でストレート配置された電極パッド9を有する半導体装置について説明する。図13は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド9を透視した状態で示している。図13に示すように、電極パッド9がストレート配置の場合であっても、保護素子11および保護素子12から内部回路7に電気的に接続する信号配線8を、保護素子11と保護素子12の間の配線13上の取り出し口29から取り出して、保護素子12上に信号配線8を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子12上に信号配線8が占める領域である信号配線領域10を設けるため、チップ面積を拡大させなくて良い。したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のLCDドライバの半導体チップ主面内に占める信号配線領域を低減できる。実施の形態4前記実施の形態3では、図13に示したように、チップ端側に沿って1列でストレート配置された電極パッド9を有する半導体装置において、信号配線8の取り出し口29を保護素子11と保護素子12との間に設けた場合について説明した。本実施の形態では、信号配線8の取り出し口29をチップ端側にした場合の半導体装置について説明する。図14は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド9を透視した状態で示している。図14に示すように、保護素子11および保護素子12から内部回路7に電気的に接続する信号配線8を、保護素子11のチップ端側図14の上下方向の、上側に信号配線8の取り出し口29を設けることで、保護素子12上、さらに保護素子11上に信号配線8を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子12上に信号配線8が占める領域である信号配線領域10を設けるため、チップ面積を拡大させなくて良い。したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のLCDドライバの半導体チップ主面内に占める信号配線領域を低減できる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるLCDドライバに適用した場合について説明したが、それに限定されるものではなく、例えばSRAMStaticRandomAccessMemoryまたはフラッシュメモリEEPROM;ElectricErasableProgrammableReadOnlyMemory等のようなメモリ回路を有する半導体装置またはメモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。また、前記実施の形態1では、4層配線構造の半導体装置を例示したが、これに限定されるものではなく、多層の配線層を有する半導体装置にも適用できる。また、前記実施の形態1では、ダミー配線が、内部回路、保護素子および保護素子とは電気的に接続されず、すなわち配線全体がダミーでありフローティング状態とされている場合として適用したが、内部回路の配線の一部で形成されている場合であっても良い。"