"スタートビット,ストップビット,前記スタートビットと前記ストップビットとによって挟まれた複数ビットのデータからなるブロックデータを単位として調歩同期式通信を実行する信号処理部と、前記ブロックデータの1ビット幅を周期とするバスクロックを生成し、前記信号処理部から前記ブロックデータからなる送信データの供給を受け、該送信データを前記バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力すると共に、前記バス通信路から取り込んだ受信データを、前記バスクロックに従って復号化し前記信号処理部に供給するトランシーバと、を備えたノードを、前記バス通信路を介して相互に接続することで構成される通信システムであって、前記ノードの一つをクロックマスタ、該クロックマスタ以外のノードをクロックスレーブとして、前記クロックマスタのトランシーバは、前記信号処理部から供給される前記ブロックデータの1ビット幅を表す基準クロックに同期したバスクロックを生成し、前記クロックスレーブのトランシーバは、前記バス通信路から取り込んだ受信データから抽出されるクロック成分に同期したバスクロックを生成し、各ノードのトランシーバは、前記送信データの送信中に該送信データおよび前記受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に、処理中のブロックデータの前記バス通信路への出力を停止することを特徴とする通信システム。スタートビット,ストップビット,前記スタートビットとストップビットとによって挟まれた複数ビットのデータをブロックデータとして、該ブロックデータの1ビット幅を周期とするバスクロックを生成するクロック生成回路と、前記ブロックデータを単位として調歩同期式通信を実行する信号処理部から前記ブロックデータからなる送信データの供給を受け、該送信データを、前記バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力する符号化回路と、前記バス通信路から取り込んだ受信データを、前記バスクロックに従って復号化し前記信号処理部に供給する復号化回路と、前記送信データの送信中に該送信データおよび前記受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に調停負けしたことを表す衝突検出信号を出力するビット調停回路と、を備え、前記符号化回路は、前記衝突検出信号が調停負けしたことを表している場合に、処理中のブロックデータの前記バス通信路への出力を停止することを特徴とするトランシーバ。前記ビット調停回路は、前記符号化回路にて符号化された送信データと、前記復号化回路にて復号化される前の受信データとを比較することを特徴とする請求項2に記載のトランシーバ。前記ビット調停回路は、前記符号化回路にて符号化される前の送信データと、前記復号化回路にて復号化された後の受信データとを比較することを特徴とする請求項2に記載のトランシーバ。前記クロック生成回路は、前記信号処理部から供給される基準クロックに基づき、該基準クロックに同期したバスクロックを生成することを特徴とする請求項2乃至請求項4のいずれか1項に記載のトランシーバ。前記クロック生成回路は、前記バス通信路から取り込んだ受信データに基づき、該受信データから抽出されるクロック成分に同期したバスクロックを生成することを特徴とする請求項2乃至請求項4のいずれか1項に記載のトランシーバ。ところで、じか線が使用されている部位の配線を簡略化するために、CANやLINを適用することが考えられる。しかし、CANを適用した場合、CANコントローラを用いて通信機能を実現することになるが、CANコントローラは必要以上に高機能であるだけでなく高価であるため、無駄にコストが増大してしまうという問題があった。一方、LINを適用した場合、多くのマイクロコンピュータに搭載され調歩同期式のシリアル通信を実現するUARTUniversalAsynchronousReceiverTransmitterを利用して通信機能を実現することができるためコストを削減できるものの、予め設定されたスケジュールに基づくタイムトリガー方式で通信が行われるため、高い応答性を得ることができないという問題があった。なお、低コストで通信機能を実現することを考えると、LIN同様にUARTを利用して通信機能を実現することが望ましい。そこで本発明は、上記問題点を解決するために、調歩同期式のシリアル通信をバス通信路に適用した通信システムにおいて応答性のよい多重通信を実現することを目的とする。上記目的を達成するためになされた発明である請求項1に記載の通信システムは、スタートビット,ストップビット,これらスタートビットとストップビットとによって挟まれた複数ビットのデータからなるブロックデータを単位として調歩同期式通信を実行する信号処理部と、ブロックデータの1ビット幅を周期とするバスクロックを生成し、信号処理部からブロックデータで構成された送信データの供給を受け、その送信データをバスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力すると共に、バス通信路から取り込んだ受信データを、バスクロックに従って復号化し信号処理部に供給するトランシーバとを備えたノードで構成され、各ノードは、バス通信路を介して相互に接続されている。そして、通信システムを構成するノードの一つをクロックマスタ、クロックマスタ以外のノードをクロックスレーブとして、クロックマスタのトランシーバは、信号処理部から供給されるブロックデータの1ビット幅を表す基準クロックに同期したバスクロックを生成し、一方、クロックスレーブのトランシーバは、バス通信路から取り込んだ受信データから抽出されるクロック成分に同期したバスクロックを生成する。つまり、全てのノードのトランシーバが、クロックマスタの信号処理部から供給される基準クロックに同期して動作するように構成されている。更に、各ノードのトランシーバは、送信データの送信中に、送信データおよび受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に、処理中のブロックデータのバス通信路への出力を停止するように構成されている。つまり、バス調停を行い、調停負けしたノードは直ちに送信を中止する、いわゆるCSMA/CA方式の通信を実現する。このように構成された本発明の通信システムによれば、UARTを利用して安価に構成することができるだけでなく、各ノードは任意のタイミングでデータを送信することができるため、応答性のよい多重通信を実現することができる。次に、請求項2に記載のトランシーバは、スタートビット,ストップビット,スタートビットとストップビットとによって挟まれた複数ビットのデータをブロックデータとして、該ブロックデータの1ビット幅を周期とするバスクロックを生成するクロック生成回路と、ブロックデータを単位として調歩同期式通信を実行する信号処理部からブロックデータからなる送信データの供給を受け、その送信データを、バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力する符号化回路と、バス通信路から取り込んだ受信データを、バスクロックに従って復号化し信号処理部に供給する復号化回路と、送信データの送信中に該送信データおよび受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に調停負けしたことを表す衝突検出信号を出力するビット調停回路とを備えている。そして、符号化回路は、前記衝突検出信号が調停負けしたことを表している場合に、処理中のブロックデータのバス通信路への出力を停止するように構成されている。このように構成された本発明のトランシーバは、請求項1に記載の通信システムを構成する各ノードを構成する際に好適に用いることができる。なお、ビット調停回路は、請求項3に記載のように、符号化回路にて符号化された送信データと、復号化回路にて復号化される前の受信データとを比較するように構成されていてもよいし、請求項4に記載のように、符号化回路にて符号化される前の送信データと、復号化回路にて復号化された後の受信データとを比較するように構成されていてもよい。ところで、クロック生成回路は、請求項5に記載のように、信号処理部から供給される基準クロックに基づき、該基準クロックに同期したバスクロックを生成するように構成されていてもよい。この場合、クロックマスタとなるノードのトランシーバとして使用することができる。また、クロック生成回路は、請求項6に記載のように、バス通信路から取り込んだ受信データに基づき、該受信データから抽出されるクロック成分に同期したバスクロックを生成するように構成されていてもよい。この場合、クロックスレーブとなるノードのトランシーバとして使用することができる。以下に本発明の実施形態を図面と共に説明する。<全体構成>図1は、車両に搭載され、ボデー系のアプリケーションを実現する電子制御装置ボデー系ECUや、車両の状態を検出したり車両の状態を制御したりするために設けられた関連機器ライト,センサ等からなるノード3を、バス状の通信路以下バス通信路という5を介して相互に接続した通信システム1の概略構成を示すブロック図である。図1に示すように、通信システム1を構成するノード3のうち、ボデー系ECUとしては、ボデーワイパECU,シートECU,スライドドアECU,ミラーECU,バックドアECU,ライトECU,チルテレ電動ステアリング位置調整装置ECU等があり、一方、関連機器としては、ライトSW,ワイパSW,ライトセンサ,レインセンサ等がある。<バス通信路>バス通信路5は、異なるノード3からハイレベルの信号とロウレベルの信号とが同時に出力されると、バス通信路5上の信号レベルがロウレベルとなるように構成されており、この機能を利用してバス調停を実現する。ここで図2aは、バス通信路5で使用する伝送路符号を示す説明図である。図2aに示すように、バス通信路5では、伝送路符号として、ビットの途中で信号レベルがロウレベルからハイレベルに変化するPWM符号が用いられ、レセッシブ本実施形態では1に対応およびドミナント本実施形態では0に対応からなる二値の信号を2種類のデューティ比で表現する。具体的には、ドミナントの方がレセッシブよりロウレベルの比率が長くなるよう本実施形態では、レセッシブが1ビットの1/3の期間、ドミナントが1ビットの2/3の期間に設定され、バス通信路5上でレセッシブとドミナントとが衝突すると、ドミナントが調停勝ちするようにされている。また、図2bは、ノード3間の通信に使用するフレームの構成を示す説明図である。図2bに示すように、フレームは、送信を許可するデータを指定するためのヘッダと、ヘッダによって指定されたデータを送信するための可変長のレスポンスからなる。このうち、ヘッダは、送信を許可するデータの識別子IDからなり、IDの値が小さいほど、バス調停で勝ち残るように設定されている。一方、レスポンスは、データ以外に、データレスポンスのサイズを示すサイズ情報、エラーの有無をチェックするためのCRC符号が少なくとも含まれている。<ノード共通>各ノード3は、予め割り当てられた全ての機能を実行可能な動作モードであるウェイクアップモード、一部の機能ここでは通信機能を停止して低消費電力状態を実現する動作モードであるスリープモードで動作する。また、ノード3の一つここではボデーワイパECUをマスタ3a、他のノードをスレーブ3bとして、マスタ3aがヘッダを送信することによって、送信を許可するデータひいてはデータの送信元となるスレーブ3bを順次指定し、ヘッダによって指定されたデータの送信元となるスレーブ3bがレスポンスデータを送信するポーリングと、マスタ3aからの指示によらずスレーブ3bが自律的に通信を制御するイベント通信とを実行する。以下、マスタ3aおよびスレーブ3bの構成を、図3に示すブロック図を参照して説明する。<マスタ>マスタ3aは、バス通信路5を介した他ノード3との通信によって得られた情報等に基づき、自ノード3に割り当てられた各種処理を実行する信号処理部10と、信号処理部10から供給されるNRZ符号の送信データTXDを、入力端子PIを介して取り込み、取り込んだ送信データTXDをPWM符号に符号化したものを送信データTXとして通信端子PTを介してバス通信路5に出力すると共に、バス通信路5から通信端子PTを介して取り込んだ受信データRXをPWM符号からNRZ符号に復号化したものを受信データRXDとして出力端子POを介して信号処理部10に供給するトランシーバ20とを備えている。また、トランシーバ20は、入力端子PI,出力端子PO,通信端子PTの他に、信号処理部10から供給される基準クロックCKを取り込むためのクロック端子PC、同じく信号処理部10から供給されるモード設定信号NSLPを取り込むためのモード設定端子PMを備えている。信号処理部10は、CPU,ROM,RAM,IOポート等からなる周知のマイクロコンピュータを中心に構成され、更に、調歩同期非同期方式のシリアル通信を実現するUART汎用非同期受信送信機:UniversalAsynchronousReceiverTransmitter、11、当該信号処理部10を動作させるための動作クロックや、UART11の通信速度と同じ速度本実施形態では20Kbpsに設定されトランシーバ20に供給する基準クロックCKを発生させる発振回路12を備えている。但し、発振回路12は、水晶発振子を用いて構成され、安定した周波数で発振する高精度のものが用いられている。また、信号処理部10は、自ノードの動作モードがウェイクアップモードの時には非アクティブレベルとなり、動作モードがスリープモードの時にはアクティブレベルとなるモード設定信号NSLPをトランシーバ20に供給するように構成されている。ここで図2cは、UART11が送受信するデータTXD,RXDの構成を示す説明図である。図示されているように、UART11は、データの開始を示す1ビット長のスタートビットロウレベルと、データの終了を示すストップビットハイレベルと、これらスタートビット,ストップビットに挟まれた8ビットのデータとで構成された合計10ビットのブロックデータを単位として送受信する。但し、主要部となる8ビットのデータは、LSB最下位ビットが先頭、MSB最上位ビットが末尾となるように設定されている。なお、前述のフレーム図2b参照を構成するヘッダは、単一のブロックデータで構成され、スタートビット,ストップビットを除く8ビットのデータのうち、7ビットはIDとして用いられ、1ビットはパリティビットとして用いられる。また、レスポンスは、1ないし複数個のブロックデータで構成され、最初のブロックに、サイズ情報が設定される。図3に戻り、トランシーバ20は、信号処理部10からクロック端子PCを介して供給される基準クロックCKに同期した各種タイミング信号を生成するタイミング生成部21と、タイミング生成部21にて生成されたタイミング信号に従って、送信データTXDの符号化、受信データRXの復号化を行う符号化復号化部22と、符号化復号化部22にて符号化された送信データTXを通信端子PTから出力する送信バッファ23と、通信端子PTを介して取り込んだ信号を2値化し受信データRXとして符号化復号化部22に供給する受信バッファ24とを備えている。なお、送信バッファ23は、上述したバス通信路5上でのバス調停が可能となるように、例えば、周知のオープンコレクタ回路を用いて構成されている。また、受信バッファ24は、バス通信路5の信号レベルが、予め設定された閾値より大きければハイレベル、閾値より低ければロウレベルを出力する周知のコンパレータによって構成されている。タイミング生成部21は、複数のインバータをリング状に接続することで構成されたリングオシレータ等からなる簡易な発振回路を備え、この発振回路が発生させたカウント用クロックCCKを分周することによって、各種タイミング信号を生成する。ここで図4は、タイミング生成部21が生成する各種タイミング信号を示す説明図である。なお、発振回路が発生させるカウント用クロックCCKは、基準クロックCKに対して十分に高い周波数数十~数百倍程度を有するように設定されている。タイミング生成部21は、基準クロックCKの立ち下がりエッジの間隔、即ち1周期の長さを、カウント用クロックCCKによってカウントするカウンタや、カウンタによって得られた周期カウント値Cii=1,2,...に基づいて、カウント用クロックCCKを分周することによって基準クロックCKに同期した各種タイミング信号を発生させる分周回路等によって構成されている。そして、具体的には、各種タイミング信号として、以下に示すクロックを生成する。図4に示すように、タイミング生成部21は、周期カウント値Ciに相当する周期を有し、立ち下がりエッジから立ち上がりエッジまでの間隔が周期カウント値Ciの1/2に相当する長さに設定されたデューティ50のバスクロックBCKと、バスクロックBCKの立ち下がりエッジで立ち下がり、その立ち下がりエッジから周期カウント値の1/3に相当する期間だけ経過したタイミングが立ち上がりエッジとなるレセッシブ生成用クロックRCKと、バスクロックBCKの立ち下がりエッジで立ち下がり、その立ち下がりエッジから周期カウント値の2/3に相当する期間だけ経過したタイミングが立ち上がりエッジとなるドミナント生成用クロックDCKとを生成する。なお、タイミング生成部21では、モード設定信号NSLPが示す動作モードに従い、動作モードがウェイクアップモードNSLP=1:非アクティブレベルの時には、発振回路を動作させることによってタイミング信号の生成を行い、動作モードがスリープモードNSLP=0:アクティブレベルの時には、発振回路を停止してタイミング信号の生成を停止することにより、符号化復号化部22の動作を停止させるように構成されている。次に、図5は、符号化復号化部22の構成を示すブロック図である。図5に示すように、符号化復号化部22は、入力端子PI図3参照を介して入力された送信データTXDNRZ符号を伝送路符号PWM符号に符号化する符号化回路27と、受信バッファ24図3参照が取り込んだ受信データRXをNRZ符号に復号化する復号化回路28と、符号化前の送信データTXDと復号化後の受信データRXDをビット単位で比較し、信号レベルレセッシブ/ドミナントが不一致である場合にアクティブレベルとなる衝突検出信号CDを符号化回路27に出力するビット調停回路29とを備えている。ここで図6aは、符号化回路27の構成を示す回路図である。図6aに示すように、符号化回路27は、衝突検出信号CD,送信データTXD,ドミナント生成用クロックDCKを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路271と、論理和回路271の出力であるドミナント生成信号DEおよびレセッシブ生成用クロックRCKを入力として、いずれもがハイレベルである時にハイレベルを出力する論理積回路272とで構成されており、この論理積回路272の出力が送信データTXとなる。図7は、符号化回路27の動作を示すタイミング図である。図7に示すように、衝突検出信号CDがロウレベルである場合、送信データTXDがロウレベルであれば、ドミナント生成用クロックDCKの波形が、そのままドミナント生成信号DEの波形、ひいては送信データTXの波形となるため、送信データTXはドミナントとなり、一方、送信データTXDがハイレベルであれば、ドミナント生成信号DEはハイレベルとなり、レセッシブ生成用クロックRCKの波形が送信データTXの波形となるため、送信データTXはレセッシブとなる。また、衝突検出信号CDがハイレベルである場合、送信データTXDの信号レベルに拘わらず、ドミナント生成信号DEは常にハイレベルとなり、レセッシブ生成用クロックRCKの波形が送信データTXの波形となるため、送信データTXはレセッシブとなる。但し、信号処理部10から送信データTXDの供給がない場合、符号化回路27の入力はハイレベルに固定されるように構成されており図示せず、バス通信路5上には、レセッシブが出力され続けることになる。以下では、バス通信路5において、レセッシブが予め設定された許容ビット本実施形態では11ビット以上継続している期間をIFSInterFrameSpaceと呼び、IFSが検出されている状態をアイドル状態という。一方、復号化回路28は、バスクロックBCKの立ち上がりエッジで受信データRXをサンプリングし、そのサンプリングした結果を、復号化した受信データRXDとして出力するように構成されている図8参照。次に、図6cは、ビット調停回路29の構成を示す回路図である。ビット調停回路29は、図6cに示すように、送信データTXDをバスクロックBCKの立ち上がりエッジでサンプリングすることによって半クロック分だけ遅延させる遅延回路291と、遅延回路291の出力遅延送信データdTXDおよび受信データRXDを入力として、両者の信号レベルが異なる場合にハイレベルを出力する排他的論理和回路292と、排他的論理和回路292の出力比較結果CPおよび衝突検出信号CDを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路293とを備えている。また、ビット調停回路29は、遅延送信データdTXDを監視し、アイドリング状態後にスタートビットが現れることでハイレベルからロウレベルに変化するエッジを検出し、以後、バスクロックBCKで10クロック分ブロックデータの送信が継続される期間の間ハイレベルとなる送信期間信号SEを出力する送信期間抽出回路294と、受信データRXDを監視し、アイドリング状態後にスタートビットが現れることでハイレベルからロウレベルに変化するエッジを検出し、以後、バスクロックBCKで10クロック分ブロックデータの受信が継続される期間の間ハイレベルとなる受信期間信号REを出力する受信期間抽出回路295と、送信期間信号SEおよび受信期間信号REを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路296を備えている。更に、ビット調停回路29は、論理和回路293,296の出力を入力として、両方がハイレベルの時にハイレベルを出力する論理積回路297と、論理積回路297の出力を、バスクロックBCKの立ち下がりエッジでラッチし、そのラッチした出力を衝突検出信号CDとして出力するラッチ回路298とを備えている。ここで図8は、ビット調停回路29の動作を示すタイミング図である。まず、データの送信元が自ノード3である場合の動作について説明する。受信データRXDは、復号化回路28で復号化が行われることによって、送信データTXDよりバスクロックBCKの半クロック分だけ遅延したものとなる。従って、遅延回路291で送信データTXDを遅延させることで得られる遅延送信データdTXDは、受信データRXDと同じタイミングとなる。送信期間信号SEは遅延送信データdTXDの波形に基づき、また、受信期間信号REは受信データRXDの波形に基づいて、いずれも、スタートビットの開始タイミングから10ビットの間tr1~tr11の間ハイレベルとなる。比較信号CPは、遅延送信データdTXDと受信データRXDの信号レベルが一致しない場合tr3~tr4,tr6~tr7,tr9~tr10参照、即ち、送信データTXがバス通信路5上で調停負けして信号レベルがレセッシブからドミナントに書き換えられた場合t3~t4,t6~t7,t9~t10参照ハイレベルとなる。衝突検出信号CDは、送信期間信号SEまたは受信期間信号REがハイレベルである間のうち、比較信号CPが最初にハイレベルになった時tr3~tr4に、バスクロックBCKの立ち下がりエッジt4でハイレベルに変化する。衝突検出信号CDがハイレベルになると、論理和回路293の出力は、比較信号CPの出力に拘わらずハイレベルになるため、衝突検出信号CDは、送信期間信号SEおよび受信期間信号REがハイレベルである間はハイレベルに保持され、送信期間信号SEおよび受信期間信号REがロウレベルに変化した後の最初のバスクロックBCKの立ち下がりエッジt12でロウレベルに変化する。また、衝突検出信号CDがハイレベルである間t4~t12は、送信データTXDの信号レベルに拘わらず、符号化回路27から出力される送信データTXは全てレセッシブとなる。次に、データの送信元が他ノード3である場合について説明する。この場合、送信データTXD、ひいては遅延送信データdTXDはハイレベルに保持され、受信データRXDの信号レベルだけが変化するため、スタートビットを受信すると、そのタイミングtr13で受信期間信号REがハイレベルに変化する。この時、比較信号CPは、少なくともスタートビットの期間でハイレベルになるtr13~tr14。従って、衝突検出信号CDは、バスクロックBCKの立ち下がりエッジt14でハイレベルに変化する。以後、衝突検出信号CDがロウレベルに変化する時の動作は、データの送信元が自ノード3である場合と同様である。つまり、マスタ3aのトランシーバ20は、自ノードがデータを送信している時に、調停負け衝突検出信号CDがハイレベルに変化を検出すると、直ちに調停負けが検出されたビットの次のビットからデータの送信を停止することにより、調停勝ちしたノード3にデータの送信を継続させる、いわゆるCSMA/CA方式のアクセス制御方式を実現するように構成されている。また、トランシーバ20は、上述のように調停負けによりデータの送信を停止した時に限らず、送信するデータがない時にも、クロック成分レセッシブを供給し続けることによって、クロックマスタとして動作するように構成されている。<スレーブ>図3に戻り、スレーブ3bは、マスタ3aと同様に、バス通信路5を介した他ノード3との通信によって得られた情報等に基づき、自ノード3に割り当てられた各種処理を実行する信号処理部40と、信号処理部40から供給されるNRZ符号の送信データTXDを、入力端子PIを介して取り込み、取り込んだ送信データTXDを、PWM符号に符号化したものを送信データTXとして通信端子PTを介してバス通信路5に出力すると共に、バス通信路5から通信端子PTを介して取り込んだ受信データRXを、PWM符号からNRZ符号に復号化したものを受信データRXDとして出力端子POを介して信号処理部40に供給するトランシーバ50とを備えている。また、トランシーバ50は、入力端子PI,出力端子PO,通信端子PTの他に、信号処理部10から供給されるモード設定信号NSLPを取り込むためのモード設定端子PMを備えている。信号処理部40は、トランシーバ50に対して基準クロックCKを供給する機能が省略されている点以外は、信号処理部10と同様に構成されている。但し、スレーブ3bの信号処理部40は、必ずしもマイコンによって構成する必要はなく、UART11に相当する機能を少なくとも備えたシーケンサと、そのシーケンサを動作させる動作クロックを生成する発振回路とによって構成してもよい。トランシーバ50は、トランシーバ20と同様に、タイミング生成部51,符号化復号化部52,送信バッファ23,受信バッファ24を備えており、タイミング生成部51および符号化復号化部52の構成の一部が、トランシーバ20のタイミング生成部21および符号化復号化部22とは異なっている。具体的には、タイミング生成部51は、各種タイミング信号を生成する際に、同期の対象となる信号が、基準クロックCKではなく、受信バッファ24を介してバス通信路5から取得した受信データRXである点、および、タイミング信号の一つであるレセッシブ生成用クロックRCKの生成が省略され、バスクロックBCKとドミナント生成用クロックDCKを生成する点がタイミング生成部21とは異なっている。また、符号化復号化部52は、符号化回路27の動作が一部異なる以外は、符号化復号化部22と同様に構成されている。以下では、符号化復号化部52の符号化回路を、符号化復号化部22の符号化回路27と区別するために符号化回路57と記す。ここで図6bは、符号化回路57の構成を示す回路図である。図6bに示すように、符号化回路57は、符号化回路27の構成から論理積回路272を除去した構成を有しており、論理和回路271の出力を送信データTXとして出力するように構成されている。このように構成された符号化回路57では、図7に示すように、符号化回路27におけるドミナント生成信号DE、即ち、送信データTXDがロウレベルの時にはドミナント1ビットの前半2/3がロウレベル、後半1/3がハイレベル、送信データTXDがハイレベルの時にはハイレベル1ビットの全期間がハイレベルとなる信号を、送信データTXとして出力する。この送信データTXのうち、1ビットの全期間がハイレベルとなる部位は、送信バッファ23を介してバス通信路5に出力されると、他ノード3がデータの送信を行っていない時マスタ3aからクロックマスタの機能によってレセッシブが出力されている時または他ノード3がレセッシブを送信している時には、バス通信路5上でレセッシブに変換され、一方、他ノード3がドミナントを送信している時には、バス通信路5上でドミナントに変換されて他ノード3に伝送される。このように、スレーブ3bのトランシーバ50は、クロックマスタとしての機能が省略され、バス通信路5上の信号から抽出したクロック成分に同期して各種タイミング信号を生成する以外は、トランシーバ20と同様の機能を有している。<効果>以上説明したように通信システム1を構成する各ノード3のトランシーバ20,50は、マスタ3aに搭載されるトランシーバ20が、バス通信路5を介してクロック成分を供給することによって、全てのノード3のトランシーバ20,50がビット単位で同期して動作するようにされている。しかも、各ノード3から送信されるデータをビット単位で調停することによって、調停負けしたトランシーバ20,50は、直ちに送信データTXDの送信を中止する、いわゆるCSMA/CA方式の通信を実現するようにされている。従って、通信システム1によれば、UART11を利用して通信機能を実現しているにも拘わらず、各ノード3は任意のタイミングでデータを送信することができ、応答性のよい多重通信を実現することができる。<他の実施形態>以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。例えば、上記実施形態では、マスタ3aがクロックマスタを兼ねるように構成したが、スレーブ3bのいずれかがクロックマスタとなるように構成してもよい。この場合、クロックマスタとなるスレーブを、上述のマスタ3aと同様に構成すればよい。上記実施形態では、PWM符号におけるロウレベルの期間が、1ビットの1/3または2/3となるように設定されているが、これに限るものではなく、例えば1ビットの1/4または3/4となるように設定されていてもよい。上記実施形態では、フレームのヘッダに設定するIDによって送信を許可するデータを指定しているが、送信を許可するノードを指定するようにしてもよい。上記実施形態では、ビット調停回路29を、符号化前の送信データTXDと復号化後の受信データRXDとを比較するように構成したが、図9aに示すビット調停回路29aのように、符号化後の送信データTXと復号化前の受信データRXとを比較するように構成してもよい。この場合、ビット調停回路29aは、図9bに示すように、ビット調停回路29から遅延回路291を省略した構成とすればよい。但し、ラッチ回路298は、バスクロックBCKの立ち上がりエッジでラッチ動作を行い、また、送信期間抽出回路294および受信期間抽出回路295は、PWM符号に符号化された送信データTXや受信データRXの信号レベルが確定されるビットの中心バスクロックBCKの立ち上がりエッジで、信号レベルがハイレベルに変化し、その後、バスクロックBCKで9クロック分の間ハイレベルを維持するように構成されている。ここで図10は、ビット調停回路29aの動作を示すタイミング図である。まず、データの送信元が自ノード3である場合について説明する。送信期間信号SEは、送信データTXの波形に基づき、また、受信期間信号REは受信データRXの波形に基づいて、いずれも、スタートビットとなるドミナントの検出タイミングから9クロック分の間tr1~tr10の間ハイレベルとなる。比較信号CPは、両者の符号が一致しない場合t3~5,t6~t8,t9~t10、即ち、送信データTXがバス通信路5上で調停負けして信号レベルがレセッシブからドミナントに書き換えられた場合、該当する各ビットの1/3~2/3の期間だけハイレベルとなる。衝突検出信号CDは、送信期間信号SEまたは受信期間信号REがハイレベルである間のうち、比較信号CPが最初にハイレベルになった時t3~t4に、バスクロックBCKの立ち上がりエッジtr3でハイレベルに変化する。衝突検出信号CDがハイレベルになると、論理和回路293の出力は、比較信号CPの出力に拘わらずハイレベルになるため、衝突検出信号CDは、送信期間信号SEおよび受信期間信号REがハイレベルである間はハイレベルに保持され、送信期間信号SEおよび受信期間信号REがロウレベルに変化した後の最初のバスクロックBCKの立ち上がりエッジtr11でロウレベルに変化する。また、衝突検出信号CDがハイレベルである間tr3~tr11は、送信データTXDの信号レベルに拘わらず、符号化回路27から出力される送信データTXは全てレセッシブとなる。次に、データの送信元が他ノード3である場合について説明する。この場合、送信データTXはハイレベルに保持され、受信データRXの信号レベルだけが変化するため、スタートビットとなるドミナントの検出タイミングtr13で受信期間信号REがハイレベルに変化すると共に、比較信号CPも所定期間だけハイレベルになる。但し、受信期間信号REも、バスクロックBCKの立ち上がりエッジt14でハイレベルに変化するため、この時点では衝突検出信号CDは変化せずロウレベルに保持される。その後、受信期間信号REがハイレベルである間に、再び、比較信号CPがハイレベルになると、その時のバスクロックBCKの立ち上がりエッジで衝突検出信号CDがハイレベルに変化する。また、衝突検出信号CDがロウレベルに変化する時の動作は、データの送信元が自ノード3である場合と同様である。"