所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。請求項1記載のオフセット補正装置であって、前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。請求項1又は2記載のオフセット補正装置であって、前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。請求項1乃至3のうちいずれか1項記載のオフセット補正装置であって、前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。請求項1乃至4のうちいずれか1項記載のオフセット補正装置であって、前記切替手段は、PMOSpositivechannelMetalOxideSemiconductorスイッチを有する、ことを特徴とするオフセット補正装置。請求項5記載のオフセット補正装置であって、前記切替手段は、前記加算手段に対する出力端子を強制的にlowレベルに制御するためのNMOSnegativechannelMetalOxideSemiconductorスイッチを更に有する、ことを特徴とするオフセット補正装置。請求項1乃至6のうちいずれか1項記載のオフセット補正装置であって、前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。請求項1乃至6記載のオフセット補正装置であって、前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、前記加算された信号に対してオフセット補正を行うステップと、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、前記判定結果に基づいて、前記オフセット補正を制御するステップと、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。しかしながら、特許文献1及び2に示す補正装置においては、すでに受信し判定した信号を帰還しているため、その判定結果によって帰還先の回路の特性が変化することとなる。このため、オフセット電圧のばらつきの量を正確に検出できずその誤差が残存し、エラーレートが悪化する虞がある。本発明は、このような問題点を解決するためになされたものであり、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することを主たる目的とする。上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置である。他方、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置であってもよい。また、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、前記加算された信号に対してオフセット補正を行うステップと、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、前記判定結果に基づいて、前記オフセット補正を制御するステップと、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法であってもよい。本発明によれば、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することができる。実施の形態1.以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態1に係るオフセット補正装置1は、加算部2と、オフセット補正部3と、判定部4と、データ保持部5と、オフセット補正制御部6と、スイッチ部7と、を備えている。加算部2は、加算手段の一具体例であり、所定の入力信号と、データ保持部5からスイッチ部7を介して入力された信号Nビット前までに加算部2に入力された入力信号に対する判定部4の判定結果に応じた信号と、を加算する。加算部2にはオフセット補正部3が接続されており、加算部2は、この加算した信号をオフセット補正部3に対して出力する。オフセット補正部3は、オフセット補正手段の一具体例であり、加算部2からの入力信号にオフセット補正制御部6からのオフセット補正信号オフセット補正電圧Dostを加算することで、オフセット補正を行う。オフセット補正部3には判定部4が接続されており、オフセット補正部3はこの加算された信号を判定部4に対して出力する。判定部4は、判定手段の一具体例であり、クロック信号CLKの立ち上がりタイミングに従って、オフセット補正部3から出力された信号のレベルを判定する。判定部4には、データ保持部5及びオフセット補正制御部6が接続されており、判定部4は判定結果を示す信号をデータ保持部5及びオフセット補正制御部6に対して出力する。オフセット補正制御部6は、オフセット補正制御手段の一具体例であり、判定部4から出力された信号に基づいてオフセット電圧を検出し、検出したオフセット電圧に応じて、オフセット補正部3に対してオフセット制御信号を出力して、オフセット補正部3を制御する。データ保持部5は、データ保持手段の一具体例であり、判定部4から出力された判定結果の信号をNビット分保持し、保持した信号をスイッチ部7に対して出力する。スイッチ部7は、切替手段の一具体例であり、オフセット補正制御部6からの制御信号Dswtに応じてデータ保持部5から加算部2への出力信号を、遮断するか又は通過させるかの切替えを制御する。スイッチ部7は、例えば、オフセット補正部3を調整する場合、データ保持部5から加算部2への出力信号を遮断することで、加算部2の入力差動対両方をlowレベルにする。また、スイッチ部7は、オフセット補正部3を調整しない場合、データ保持部5からの出力信号を加算部2に対してそのまま通過させる。なお、本実施の形態1において、オフセット補正部3は加算部2の後段に配置されているが、これに限らず、例えば、オフセット補正部3を加算部2の前段や判定部4の後段に配置してもよい。図2は、加算部、オフセット補正部、及びスイッチ部の回路構成の一例を示す回路図である。スイッチ部7は、例えば、複数のPMOSpositivechannelMetalOxideSemiconductorスイッチ71で構成されている。また、加算部2及びオフセット補正部3は、例えば、電流積分型の加算回路で構成されている。次に、オフセット補正部3がオフセット電圧を補正する際の補正方法について、詳細に説明する。加算部2は、クロック信号CLKの立ち上がりのタイミングから立ち下がりのタイミングまでの間、入力信号を積分し、積分した入力信号をオフセット補正部3に対して出力する。また、加算部2は、クロック信号CLKの立ち下がりのタイミングから立ち上がりのタイミングまでの間、出力差動対を電源電圧までプリチャージする。オフセット補正部3は、クロック信号CLKの立ち上がりのタイミングから立ち下がりのタイミングまで間、加算部2の出力差動対に対してオフセット補正電圧を加算する。ここで、オフセット補正量加算するオフセット補正電圧は、加算部2及び判定部4において発生するオフセット電圧に基づいて決定される。また、オフセット補正量は、電源電圧に基づいて決定され、その符号は加算部2の出力差動対のトランジスタに入力される信号に基づいて決定される。さらに、電源の電流値及び符号は、オフセット補正制御部6によって制御される。オフセット補正前において、オフセット補正部3の電源はオフ状態となっている。このとき、判定部4は、加算部2や判定部4自身のオフセット電圧に基づいて、その判定結果をhighレベル又はlowレベルに決定する。判定部4は、例えば、オフセット電圧と予め設定された所定電圧とを比較し、オフセット電圧が第1所定電圧V1以上のときはhighレベルとし、オフセット電圧が第2所定電圧-V1以下のときはlowレベルとして決定する。データ保持部5は、このhigh又はlowレベルの判定結果をデータとして保持し、保持したデータをスイッチ部7に対して出力する。スイッチ部7は、オフセット補正時において、オフセット補正制御部6からのhighレベルの制御信号Dswtに応じて、データ保持部5から加算部2への出力信号を遮断する。これにより、加算部2の差動対両方からlowレベルが出力される。このため、判定部4の判定結果にかかわらず加算部2の動作は一定となり、オフセット電圧のばらつきを抑えることができる。オフセット補正制御部6は、判定部4の判定結果がhighレベルの場合、オフセット補正部3が発生する電圧がマイナス方向へ大きくなるようにオフセット補正部3の電流値及びその符号を制御する。ここで、オフセット補正部3が発生する電圧がマイナスとは、判定部4の判定結果がlowレベルになるようにオフセット補正部3を制御することである。オフセット補正制御部6は、オフセット補正部3の電流値及びその符号の制御が終了すると、そのときの設定値を用いて判定された判定部4の判定結果に基づいて、オフセット補正部3を再度調整する。オフセット補正制御部6は、これら処理を繰り返すことで、オフセット補正部3のオフセット電圧が0V付近となる電源の電流値及び符号を算出する。オフセット補正制御部6は、判定部4の判定結果がlowレベルの場合、上記highレベルの場合と同様に、オフセット補正部3が発生する電圧がプラス方向に大きくなるように、オフセット補正部3の電流値及びその符号を制御する。ここで、スイッチ部7をオフ状態にしただけでは、スイッチ部7の出力端子にフローティング電圧が生じる可能性がある。この問題を解決するために、スイッチ部7は、NMOSnegativechannelMetalOxideSemiconductorスイッチ72を更に有し図3、スイッチ部7がオフ状態の場合にはスイッチ部7の出力端子が強制的にlowに制御されるように構成されてもよい。また、スイッチ部7は入力端子を切り替えるセレクタ機能セレクタ部を有する構成であっても良い図4。なお、制御信号Dswt1及びDswt2は、オフセット調整時において、両方ともhighレベルとなる。一方、制御信号Dswt1及びDswt2は、オフセット調整時以外の時において、in側に入力された信号をout側に出力させたいときは、制御信号Dswt1がlowレベルとなり、制御信号Dswt2がhighレベルとなる。同様に、in側に入力された信号をoutb側に出力させたいときは、制御信号Dswt1がhighレベルとなり、制御信号Dswt2がlowレベルとなる。さらに、スイッチ部7は、スイッチ部7がオフ状態の場合には出力端子が強制的にlowレベルに制御され、かつ、入力端子を切替えるセレクタ機能を有する構成であってもよい図5。この場合、制御信号Dswt1、Dswt2、及びDswt3は、オフセット調整時において、全てhighレベルとなり、オフセット調整時以外においては、制御信号Dswt3が常にlowレベルとなる。in側の入力信号をout側に出力させたいときは、制御信号Dswt1がlowレベルとなり、制御信号Dswt2がhighレベルとなる。また、inb側の入力信号をout側に出力させたいときは、制御信号Dswt1がhighレベルとなり、制御信号Dswt2がlowレベルとなる。同様に、in側の入力信号をoutb側に出力させたいときは、制御信号Dswt1がhighレベルとなり、制御信号Dswt2がlowレベルとなる。また、inb側の入力信号をoutb側に出力させたいときは、制御信号Dswt1がlowレベルとなり、制御信号Dswt2がhighレベルとなる。なお、本実施の形態1において、1相構成の場合について説明したが、これに限らず、例えば、複数相の構成としてもよい。複数相として構成した場合、上記実施の形態1に係るデータ保持部5は複数相用の構成に変更される。また、各回路は上記の動作を満たす回路であればこれに限らないものとする。以上、本実施の形態1に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部7はデータ保持部5からの加算部2への出力信号を遮断する。これにより、加算部2の差動対両方からlowレベルが出力され、判定部4の判定結果にかかわらず加算部2の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。実施の形態2.図6は、本発明の実施の形態2に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態2に係るオフセット補正装置20は、演算部21と、加算部22と、判定部23と、データ処理部24と、スイッチ部25と、制御部26と、を備えている。演算部21は、演算手段の一具体例であり、入力される入力信号入力波形と、スイッチ部25を介して入力された信号出力波形Nビット前までに演算部21に入力された入力信号に対する判定部23の判定結果に応じた信号と、に基づいて、所定の演算処理を行い、その演算結果を出力する。演算部21には加算部22が接続されており、演算結果を加算部22に対して出力する。加算部22は、加算手段の一具体例であり、演算部21から出力された演算結果の信号に、制御信号に応じて生成した信号を加算する。加算部22には判定部23が接続されており、加算部22はこの加算した信号を判定部23に対して出力する。判定部23は、判定手段の一具体例であり、加算部22からの出力信号に基づいて判定処理を行う。判定部23には制御部26及びデータ処理部24が接続されており、判定部23は、この判定処理した判定結果の信号を制御部26及びデータ処理部24に対して出力する。制御部26は、制御手段の一具体例であり、判定部23からの出力信号に応じて制御信号を調整する。制御部26には加算部22及びスイッチ部25が接続されており、制御部26は調整した制御信号を加算部22及びスイッチ部25に対して出力する。データ処理部24は、データ処理手段の一具体例であり、判定部23からの出力信号に対して所定のデータ処理を行なう。データ処理部24にはスイッチ部25が接続されおり、データ処理部24は、そのデータ処理したデータをスイッチ部25に対して出力する。スイッチ部25は、切替手段の一具体例であり、制御信号Dswtに応じてデータ処理部24からの出力信号を通過させるか遮断するかを制御する。例えば、スイッチ部25は、制御部26により調整された制御信号Dswtに応じて、データ処理部24からの出力信号を遮断するように制御する。一方、スイッチ部25は、それ以外の時には、データ処理部24からの出力信号を通過させるように制御する。以上、本実施の形態2に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部7はデータ処理部24からの演算部2への出力信号を遮断する。これにより、演算部21の差動対両方からlowが出力され、判定部23の判定結果にかかわらず加算部22の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、例えば、加算部2、オフセット補正部3、判定部4、データ保持部5、オフセット補正制御部6、及びスイッチ部7が行う処理を、CPUにコンピュータプログラムを実行させることにより実現することも可能である。プログラムは、様々なタイプの非一時的なコンピュータ可読媒体nontransitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROM、CD-R、CD-R/W、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。さらに、上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。付記2付記1記載のオフセット補正装置であって、前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。付記3付記1又は付記2記載のオフセット補正装置であって、前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。付記4付記1乃至付記3のうちいずれか記載のオフセット補正装置であって、前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。付記5付記1乃至付記4のうちいずれか記載のオフセット補正装置であって、前記切替手段は、PMOSpositivechannelMetalOxideSemiconductorスイッチを有する、ことを特徴とするオフセット補正装置。付記6付記5記載のオフセット補正装置であって、前記切替手段は、前記加算手段に対する出力端子を強制的にlowレベルに制御するためのNMOSnegativechannelMetalOxideSemiconductorスイッチを更に有する、ことを特徴とするオフセット補正装置。付記7付記1乃至付記6のうちいずれか記載のオフセット補正装置であって、前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。付記8付記1乃至付記6記載のオフセット補正装置であって、前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。付記9所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。付記10所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、前記加算された信号に対してオフセット補正を行うステップと、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、前記判定結果に基づいて、前記オフセット補正を制御するステップと、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。付記11所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算する処理と、前記加算された信号に対してオフセット補正を行う処理と、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する処理と、前記判定結果に基づいて、前記オフセット補正を制御する処理と、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替える処理と、をコンピュータに実行させる、ことを特徴とするオフセット補正装置のプログラム。