素子分離絶縁膜で分離された第1導電型の半導体層の表面に形成された第2導電型のウエル層と、前記ウエル層の表面に互いに平行方向に延在する複数の第2導電型のボディ層と、前記複数のボデイ層の表面に交互に形成された第1導電型のソース層及び第1導電型のドレイン層と、前記素子分離絶縁膜に隣接する領域の前記ウエル層及び前記ボディ層の表面に、前記ソース層、前記ドレイン層を取り囲むように形成された第2導電型のコンタクト層と、前記ソース層と前記ドレイン層の間の前記ボディ層上及び前記ウエル層上に跨ってゲート絶縁膜を介して形成されたゲート電極と、前記ソース層上、前記ドレイン層上、及び前記コンタクト層のうち前記ソース層の延在する方向に垂直方向に延在する領域の該コンタクト層上のそれぞれの表面に形成された金属シリサイド層と、前記金属シリサイド層上に堆積された層間絶縁膜に形成されたコンタクトホールを介し、前記各金属シリサイド層のそれぞれと接続される、Finger形状のソース電極、ドレイン電極、及び該ソース電極、ドレイン電極を取り囲んで形成されたコンタクト電極と、を具備することを特徴とする半導体装置。前記ソース層の延在する方向と平行方向に延在する前記コンタクト層上の前記層間絶縁膜にも前記コンタクトホールが形成され、該コンタクト層が該コンタクトホールを介して前記コンタクト電極と接続されることを特徴とする請求項1に記載の半導体装置。前記ソース層の延在する方向と平行方向に延在する前記コンタクト層が前記層間絶縁膜に形成された前記コンタクトホールに露出する領域及びその近傍の前記ボディ層または前記ウエル層の表面にのみ形成されることを特徴とする請求項2に記載の半導体装置。前記素子分離絶縁膜に隣接する領域の前記コンタクトホール及びその近傍以外の領域の前記ボディ層または前記ウエル層に前記コンタクト層及び前記コンタクト電極と接続される第1導電型の放電層が前記ソース層と平行方向に延在して形成されたことを特徴とする請求項3に記載の半導体装置。前記ソース層の延在する方向と平行方向の2辺を延在する前記コンタクト層に隣接して形成されるのが前記ソース層であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。前記半導体層が第2導電型の半導体基板上に形成された第1導電型のエピタキシャル層であり、前記素子分離絶縁膜の下方で第2導電型の分離層で複数の領域に分離されていることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置。通常、ESD被保護素子であるパワーNLDMOSトランジスタでは、N型ソース層と並列にP型コンタクト層が形成され、バックゲートとなるP型ボディ層の電位をN型ソース層の電位に固定している。その結果、N型ドレイン層近傍でアバランシェ降伏により生じた正孔がN型ソース層側に流れてきても、該正孔はP型コンタクト層に吸収されP型ボディ層の電位上昇が少なく、N型ソース層をエミッタ、P型ボディ層をベース、N型ドレイン層をコレクタとする寄生バイポーラトランジスタがオンするのを阻止できるからである。それに対して、ESD保護素子となるMOSトランジスタは、後述するように、ドレイン-ソース間耐圧BVDSより大きな正の静電気によるサージ電圧がドレイン電極に印加されたとき、N型ドレイン層近傍でアバランシェ降伏により生じ、N型ソース層側に流れてきた正孔がP型ボディ層の電位を所定の値以上に上昇させ、前述の寄生バイポーラトランジスタをオンさせる現象を利用している。従って、P型コンタクト層は、N型ソース層に隣接するP型ボディ層に集結する正孔を吸収しにくいような構造にするか、または、N型ソース層から離れた位置に形成する必要がある。その結果、寄生バイポーラトランジスタがオンすることになり、ESD保護素子を介して静電気を接地ライン等に逃がすことが可能となり、ESD被保護素子は静電気から保護される。ESD保護素子では、P型コンタクト層は、ドレイン電極に大きな負の静電気が印加された場合の静電気の放出路として機能する。このため、P型コンタクト層をN型ソース層に並列に配置する必要はなく、該N型ソース層から離れたドレイン領域を含むMOSトランジスタの周辺領域を取り囲むように配置される。保護素子であるMOSトランジスタの周辺領域を取り囲むようにP型コンタクト層を配置した結果、前述の正孔は、P型コンタクト層に流れにくくなりN型ソース層の近傍のP型ボディ層に集結し、該P型ボディ層の電位を高める。そのため、前述の寄生バイポーラトランジスタがオンし、正の静電気によるサージ電流を速やかに接地ライン等に逃がすことができる。しかし、複数のソース電極とドレイン電極がそれぞれの電極間に指状Finger形状に配置されるFinger形状電極を採用するESD保護素子の場合、MOSトランジスタのP型コンタクト層に近い周辺領域部分のFinger部分で寄生バイポーラトランジスタがオンせず、ESD保護素子の役割を十分に果たせない場合がある。P型コンタクト層に近い周辺部分のN型ソース層、P型ボディ層、N型ドレイン層で形成される寄生バイポーラトランジスタほど、N型ソース層に流れ込んできた正孔がP型コンタクト層に流れ出るためオンしにくくなるためである。MOSトランジスタの周辺領域を取り囲むP型コンタクト層に近いFinger部のN型ソース層、P型ボディ層、N型ドレイン層で構成する寄生バイポーラトランジスタでも、十分にオンするESD保護素子の実現が課題となる。本発明の半導体は、素子分離絶縁膜で分離された第1導電型の半導体層の表面に形成された第2導電型のウエル層と、前記ウエル層の表面に互いに平行方向に延在する複数の第2導電型のボディ層と、前記複数のボデイ層の表面に交互に形成された第1導電型のソース層及び第1導電型のドレイン層と、前記素子分離絶縁膜に隣接する領域の前記ウエル層及び前記ボディ層の表面に、前記ソース層、前記ドレイン層を取り囲むように形成された第2導電型のコンタクト層と、前記ソース層と前記ドレイン層の間の前記ボディ層上及び前記ウエル層上に跨ってゲート絶縁膜を介して形成されたゲート電極と、前記ソース層上、前記ドレイン層上、及び前記コンタクト層のうち前記ソース層の延在する方向に垂直方向に延在する領域の該コンタクト層上のそれぞれの表面に形成された金属シリサイド層と、前記金属シリサイド層上に堆積された層間絶縁膜に形成されたコンタクトホールを介して前記各金属シリサイド層のそれぞれと接続される、Finger形状のソース電極、ドレイン電極、及び該ソース電極、ドレイン電極を取り囲んで形成されたコンタクト電極と、を具備することを特徴とする。また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向に延在する前記コンタクト層上の前記層間絶縁膜にも前記コンタクトホールが形成され、該コンタクト層が該コンタクトホールを介して前記コンタクト電極と接続されることを特徴とする。また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向に延在する前記コンタクト層が前記層間絶縁膜に形成された前記コンタクトホールに露出する領域及びその近傍の前記ボディ層または前記ウエル層の表面にのみ形成されることを特徴とする。また、本発明の半導体装置は、前記素子分離絶縁膜に隣接する領域で前記コンタクトホール及びその近傍以外の領域の前記ボディ層または前記ウエル層に前記コンタクト層及び前記コンタクト電極と接続される第1導電型の放電層が前記ソース層と平行方向に延在して形成されたことを特徴とする。また、本発明の半導体装置は、前記ソース層の延在する方向と平行方向の2辺を延在する前記コンタクト層に隣接して形成されるのが前記ソース層であることを特徴とする。また、本発明の半導体装置は、前記半導体層が第2導電型の半導体基板上に形成された第1導電型のエピタキシャル層であり、前記素子分離絶縁膜の下方で第2導電型の分離層で複数の領域に分離されていることを特徴とする。本発明の半導体装置によれば、Finger形状電極の各Finger部のソース電極、ドレイン電極と接続する各N型ソース層、N型ドレイン層及びP型ボディ層で形成される寄生バイポーラトランジスタが均一にオンするため、ESD保護特性が改善される。本実施形態のESD保護素子となるMOSトランジスタの特徴について、図1~図5に基づいて、以下に説明する。図1Aは本実施形態のESD保護素子の平面図で、図1Bは図1AのA-A線での断面図、図1CはB-B線での断面図である。また、図2は図1AのC-C線での要部断面図である。また、図3Aは比較例のESD保護素子の平面図で、図3Bは図3AのD-D線での断面図、図3CはE-E線での断面図である。図4は図3AのF-F線での要部断面図である。本実施形態のESD保護素子としてのMOSトランジスタは、図2に示すように、P型半導体基板1上にN型エピタキシャル層3が堆積され、両者の境界にN型埋め込み層2が形成される。N型エピタキシャル層3はP型分離層4及び素子分離絶縁膜5によって複数の活性領域に分離される。その中の1の活性領域にP型ウエル層6が形成され、該P型ウエル層6には複数のP型ボディ層7がそれぞれ平行方向に延在して形成される。各P型ボディ層7にはN型ソース層9とN型ドレイン層8とが交互に形成される。従って、N型ソース層9とN型ドレイン層8がそれぞれ平行方向に延在して複数本づつ配置された構成になる。通常、P型ボディ層7はN型ソース層9を取り囲んで形成される。本実施形態ではN型ドレイン層8を取り囲んだP型ボディ層7も形成することにより、ドレイン-ソース間のアバランシェ降伏電圧BVDSを低減させ、保護素子のスナップバック電圧Vt1を小さくしている。なお、P型ボディ層7を形成せず、直接、P型ウエル層6にN型ソース層9とN型ドレイン層8を形成してもよい。N型ソース層9、N型ドレイン層8上にはそれぞれチタンシリサイドTiSi2層9a、8aが形成される。なお、N型ドレイン層8及びN型ソース層9とゲート電極12に挟まれたP型ボディ層7には、ゲート電極12の側壁に所定の方法で形成されたサイドスペーサ21をマスクとして不純物をイオン注入することによりN-型半導体層であるLDDLightlyDopedDrain層20が形成される。図1A、図2に示されるように、素子分離絶縁膜5の近傍のP型ボディ層7またはP型ウエル層6にP型コンタクト層10が複数のN型ソース層9、N型ドレイン層8を取り囲む構成で形成される。N型ソース層9とN型ドレイン層8に挟まれたP型ボディ層7及びP型ウエル層6上に、ゲート絶縁膜11を介して、図1Aに示すように全体として櫛状のゲート電極12が形成される。ゲート電極12は下層にリンP等がドープされたドープドポリシリコン層12a、上層がチタンポリサイドTiSi2層12b等となる多層構造構成をとり、ゲート抵抗の低減を図っている。ゲート電極12等を含む半導体基板1上に堆積された層間絶縁膜13にコンタクトホール14が形成され、該コンタクトホール14を介してN型ソース層9上のチタンシリサイドTiSi2層9aと接続するアルミニュームAl等からなるソース電極15、N型ドレイン層8上のチタンシリサイドTiSi2層8aと接続するドレイン電極16が形成される。ソース電極8とドレイン電極9は、図1Aに示すように、互いに相手方の間に入り込むFinger形状電極を構成する。ゲート電極12はソース電極15の引き出し部の下方に引き出され、層間絶縁膜13に形成された不図示のコンタクトホール14を介して不図示の素子分離絶縁膜5上でソース電極15と接続される。複数からなるN型ソース層9、N型ドレイン層8を取り囲むP型コンタクト層10は、Finger形状となるソース電極15等と垂直方向に延在する2辺では、図1Cに示すように、P型コンタクト層10上にチタンシリサイドTiSi210aが形成され、その上を層間絶縁膜13が被覆する。該層間絶縁膜13に形成されたコンタクトホール14を介して、P型コンタクト層10上のチタンシリサイドTiSi2層10aと接続するアルミニュームAl等からなるP型コンタクト電極17が形成される。P型コンタクト電極17はソース電極15と接続される。それに対してFinger形状となるソース電極15等と平行方向に延在する2辺のP型コンタクト層10上には、図1A、図1Bに示すように、チタンシリサイドTiSi2層が形成されず、その上を被覆する層間絶縁膜13にコンタクトホール14が形成されない。層間絶縁膜13上には、Finger形状のソース電極15等と垂直方向に延在するP型コンタクト電極17と連続するP型コンタクト電極17が形成される。または、該P型コンタクト電極17は、同図Aに示すFinger形状のソース電極15等と垂直方向のP型コンタクト層10上の層間絶縁膜13に形成されたコンタクトホール14の数より少ない数の不図示のコンタクトホール14を介して、Finger形状のソース電極15等と平行方向のP型コンタクト層10と接続される。このように、複数からなるN型ソース層9、N型ドレイン層8の周辺を取り囲むP型コンタクト層10の内、Finger形状のソース電極15等と平行方向の2辺部分にチタンシリサイドTiSi2層が形成されず、且つ、その上を被覆する層間絶縁膜13にコンタクトホール14が形成されないか、または、Finger形状のソース電極15等と垂直方向のP型コンタクト層10上のコンタクトホール14の数より少数のコンタクトホール14のみが形成される構成が本実施形態の特徴である。本実施形態のESD保護素子の特徴を、Finger形状のソース電極15等と平行方向の2辺のP型コンタクト層10上にも、垂直方向と同様にチタンシリサイドTiSi2層10aが形成され、その上を被覆する層間絶縁膜13に形成された多数のコンタクトホール14を介してチタンシリサイドTiSi2層10aと接続するP型コンタクト電極17を備える図3、図4に示す比較例と対比して説明する。図3Aの比較例の平面図は、本実施形態の平面図である図1AのFinger形状のソース電極15等と平行方向の2辺のP型コンタクト層10の構成をソース電極15等と垂直方向の2辺のP型コンタクト層10の構成と同様にしたものになる。従って、比較例の図3AのD-D線で示す断面図である図3B、E-E線で示す断面図である図3Cは、図1Cと同一構成になる。図2、図4に、出力端子であるドレイン電極16に正の静電気によるサージ電圧VPが印加された場合の、ESD保護素子であるMOSトランジスタの動作状態を簡略化して模式的に示す。ソース電極15とゲート電極12とP型コンタクト電極17とは一体となり接地ラインに接続される。一例として、ソース電極15、ドレイン電極16のそれぞれを2本づつだけ表示したものを示す。ドレイン電極16にドレインーソース間耐圧BVDSより大きな正の静電気によるサージ電圧VPが印加されると、N型ドレイン層8とP型ボディ層7の界面から双方に拡がった空乏層がアバランシェ降伏を起こしN型ソース層9とN型ドレイン層8間を逆方向電流が流れる。N型ソース層9から電子が空乏層に流れ込むが、該電子は空乏層内の高電界により加速されホットエレクトロン状態になる。該ホットエレクトロンはN型ドレイン層8の近傍の空乏層内で半導体基板を構成する格子に作用して多数の正孔、電子対を発生させる。このようにして発生した多数の電子は高電位のN型ドレイン層8に流れ込むが、多数の正孔は低電位のN型ソース層9方向に向かって流れる。正孔をを○で囲って模式的に示す。図2、図4に示すように、例えば左側のN型ドレイン層8の近傍の空乏層で形成された正孔は、該N型ドレイン層8の両側の低電位のN型ソース層9に向かって流れ、右端に不完全な形で示すN型ドレイン層8の近傍からの正孔もその左側のN型ソース層9に向かって流れる。その結果、それぞれのN型ソース層8の周りに多数の正孔が集結し、当該部分のP型ボディ層7の電位を高くする。N型ドレイン層8からP型コンタクト層10に隣接するN型ソース層9に流れ、当該部分のN型ソース層9の周りに集結した正孔の一部は、該正孔に対して障壁の低いP型コンタクト層10に向かって流れ出る。従って、当該部分のN型ソース層9の近傍のP型ボディ層7の電位は低下する。しかし、図2に示す本実施形態のESD保護素子では、P型コンタクト層10上にチタンシリサイドTiSi2層10aが存在せず、また、P型コンタクト層10を被覆する層間絶縁膜13にコンタクトホール14が形成されない。従って、P型コンタクト層10に流れ出る正孔は、チタンシリサイドTiSi2層10aに比べ抵抗の高いP型コンタクト層10内をFinger形状のソース電極15等と垂直に配置される2辺のP型コンタクト層10領域まで流れ、チタンシリサイドTiSi2層10aを経由し、層間絶縁膜13に形成されたコンタクトホール14を介して低抵抗のP型コンタクト電極17に流れ、その後接地ラインに流れ出る。即ち、P型コンタクト層10に流れ出る正孔は、Finger形状のソース電極15等と平行に配置された比較的大きな抵抗を有する長いP型コンタクト層10を通ってからでないと接地ラインに流れ出ることができない。そのため、P型コンタクト層10に隣接するN型ソース層9周辺のP型ボディ層からでさえ、正孔がP型コンタクト層に流出するのが阻止される。P型コンタクト層10から離れたN型ソース層9の周辺に集結する正孔は、P型コンタクト層10に殆ど流れ出ない。従って、各Finger部のN型ソース層9をエミッタ、P型ボディ層をベース、N型ドレイン層8をコレクタとする各寄生バイポーラトランジスタが、均等にオンすることになり大きなスナップバック電流が流れるので正の静電気によるサージ電圧を速やかに接地ラインに放出することが可能となる。それに対して、図4に示すように、比較例の場合、N型ソース層9に隣接するP型コンタクト層10には、Finger形状のソース電極15等と垂直に配置されたP型コンタクト層10と同様、その表面に低抵抗のチタンシリサイドTiSi2層10aが形成される。また、その上を被覆する層間絶縁膜13に複数のコンタクトホール14が形成され、該コンタクトホールを介してチタンシリサイドTiSi2層10aと接続する低抵抗のP型コンタクト電極17が形成される。従って、N型ドレイン層8の近傍の空乏層から低電位のN型ソース層9に向かって流れる正孔は、該N型ソース層9の近傍のP型ボディ層に集結せず、正孔に対する障壁の低いP型コンタクト層10に流れこむ。該正孔は、抵抗の低いチタンシリサイドTiSi2層10aを経由し、コンタクトホール14を介してより抵抗の低いP型コンタクト電極17を流れ、接地ラインに放出される。正孔の流れに対する接地ラインまでの電気抵抗が低いことからP型コンタクト層10に隣接するN型ソース層9の周辺に流れ込む正孔は、殆どP型コンタクト層10に流れ込むことになり、当該部分の前記寄生バイポーラトランジスタはオンしない。P型コンタクト層10から離れた位置に配置される同図の右側方向のN型ソース層9の周辺に流れてくる正孔も、その一部がP型コンタクト層10に流れ出ることになり、当該部分の寄生バイポーラトランジスタもオンしないか、オン状態になるのが遅れることになる。その結果、正の静電気の接地ラインへの放出が遅れてしまい、被保護素子としてのパワーLDMOSトランジスタが静電気から十分に保護されないという事態が生じうる。図5に本実施形態のESD保護素子と比較例のESD保護素子のESD保護特性の比較を、横軸にTLP電圧、縦軸にTLP電流を表示して示す。TLPとは、TransmissionLinePulseを略したもので、同軸ケーブルに蓄えられた電荷を放出することにより得られる幅の狭いパルスである。正の不規則に印加される静電気によるサージ電圧の代わりに、人工的に発生させることができるTLP電圧を利用し比較している。TLP評価法により該パルスを使用して10A程度の大電流までESD保護回路を破壊することなく、TLP電圧対TLP電流特性を評価することができる。保護素子となるLDMOSトランジスタのドレイン電極16に、そのドレイン-ソース間耐圧BVDSより大きなTLP電圧が印加されるとドレイン電極16とソース電極15間をアバランシェ電流がTLP電流として流れる。TLP電流が増大することによりドレイン-ソース間電圧VDSが所定の電圧Vtに達すると前述の寄生バイポーラトランジスタがオンし、スナップバック現象を起こしドレイン-ソース間電圧VDSが所定の電圧VHまで低下する。寄生バイポーラトランジスタがオンする電圧Vtをスナップバック電圧といい、電圧VHを保持電圧という。保持電圧VHは、略前述の寄生バイポーラトランジスタのエミッタ-コレクタ間の耐圧VCEに相当する。その後、再び電流が増大するが比較例の場合、前述の寄生バイポーラトランジスタが周辺のP型コンタクト層10に隣接するN型ソース層9部分ではオンせず、それより内側にあるN型ソース層9部分でもオンしないか中心部分のN型ソース層9部分より遅れてオンする。従って、同図のbで示すような緩い勾配でしかスナップバック電流であるTLP電流は増大せず、TLP電流It1以上でESD保護素子は熱破壊する。それに対して本実施形態のESD保護素子は、図1Bに示すように、周辺部のP型コンタクト層10上に低抵抗のチタンシリサイドTiSi2層10aが形成されず、その上部を被覆する層間絶縁膜13に形成されたP型コンタクト電極17と接続できるコンタクトホール14も形成されない。従って、P型コンタクト層10に隣接するN型ソース層9部分でも、該N型ソース層9の近傍に正孔が集結できるので、当該部分のP型ボディ層の電位が高くなり、寄生バイポーラトランジスタがオンする。スナップバック電流であるTLP電流は同図aで示すように、比較例より急峻な勾配で増大する。即ち、本実施形態のESD保護素子は比較例のESD保護素子より熱破壊電流It2も大きくなり、多くのTLP電流を流すことができる。実際に大きな正の静電気によるサージ電圧がドレイン電極16に印加された場合、本実施形態のESD保護素子は、比較例のESD保護素子より速やかに静電気を接地ライン等に放出することが可能となる。従って、ESD被保護素子となるパワーLDMOSトランジスタを、比較例の場合より速やかに静電気から保護することが可能となる。なお、負の大きな静電気によるサージ電圧がドレイン電極16に印加された場合、順方向バイアスとなるP型コンタクト層10を経由して、静電気が接地ラインに放出される。この場合、図1BのようにP型コンタクト層10上にチタンシリサイドTiSi2層10aが存在せず、P型コンタクト層10上を被覆する層間絶縁膜13にコンタクトホール14が形成されない場合、P型コンタクト層10に流れ出た負の静電気は比較的大きな抵抗を経由して接地ラインに放出されることになる。即ち、大きな負の静電気が速やかに接地ラインに放出されないという問題が生じる場合がある。この問題に対処するため、図1Aに示す、Finger形状のソース電極15等に平行な2辺のP型コンタクト層10部分の層間絶縁膜13にも不図示のコンタクトホール14を形成し、該コンタクトホール14を介してP型コンタクト層10とP型コンタクト電極17を接続すればよい。低抵抗のアルミニュームAl等からなるP型コンタクト電極17を放出路として負の静電気を接地ラインに放出できるからである。この場合、前述の正孔の接地ラインへの流出路の抵抗も下がるので、P型コンタクト層10に隣接する領域のN型ソース層9の周辺に集結した正孔が、該P型コンタクト層10に流出しやすくなるので留意する必要がある。該P型コンタクト層10に正孔が流出するのを阻止するため、当該部分のP型コンタクト層10に対するコンタクトホール14の数をFinger形状のソース電極15等に垂直なP型コンタクト層10部分のコンタクトホールの数より少なくする必要がある。即ち、正孔が低抵抗のP型コンタクト電極17に達するまでの抵抗を高くなるように、コンタクトホール14の数を適切な数に調節し、正、負の静電気によるサージ電圧への対策のバランスをとる必要がある。この場合、Finger形状のソース電極15等に平行なP型コンタクト層10を連続的に形成するのではなく、コンタクトホール14を形成する位置及びその近傍のP型ウエル層6の表面にのみ不連続に形成しても良い。不連続なP型コンタクト層10の間のP型ウエル層6等に流れ込んだ正孔は、P型コンタクト層10より抵抗の大きなP型ウエル層6等を流れることになり、該P型コンタクト層10への正孔の流出量が制限されるからである。更に、コンタクトホール14及びその近傍のP型ウエル層6等上にのみP型コンタクト層10を形成する場合、該P型コンタクト層10と接続され、Finger形状のソース電極15等に平行方向に延在するN型放電層18を該P型コンタクト層10が形成されていないP型ウエル層6等の表面に形成しても良い。N型放電層18は層間絶縁膜13に形成されたコンタクトホール14を介してP型コンタクト電極17と接続される。係る保護素子の平面図を図6Aに、図6AのG-G線の断面図を図6Bに、H-H線の断面図を図6Cに示す。Finger形状のソース電極15等に平行なP型コンタクト層10の構成以外は図1と同様の構成となる。P型コンタクト層10に向かって流れる正孔が、P型コンタクト層10の形成箇所が少ないため、P型コンタクト層10と同様に低電位のN型放電層18の周辺にも流れ込む。このとき、N型放電層18の近傍のP型ウエル層6等の電位が高くなりN型放電層18をエミッタ、P型ウエル層6等をベース、N型ドレイン層8をコレクタとする寄生バイポーラトランジスタがオンして、正の静電気を接地ラインに流出する放出路が増えるからである。なお、本実施形態ではESD保護素子がN型のMOSトランジスタである場合について説明したが、発明の範囲内であればP型のMOSトランジスタの場合にも同様に適用できることはいうまでもない。