"入力電圧を全波整流して出力するブリッジダイオードと、前記ブリッジダイオードの出力側に接続され、第1のキャパシタを含む低域通過型フィルタと、前記第1のキャパシタに接続され、第1のスイッチトランジスタ及び第1のトランスを含む第1のフライバックコンバータと、前記第1のフライバックコンバータと並列に前記第1のキャパシタに接続され、第2のスイッチトランジスタ及び第2のトランスを含む第2のフライバックコンバータと、前記第1のフライバックコンバータ及び前記第2のフライバックコンバータの出力電圧を平滑化する第2のキャパシタと、前記第1のトランスのリセットを検出した後に前記第1のスイッチトランジスタをオンにして、前記第1のスイッチトランジスタがオフし、かつ、前記第2のトランスのリセットを検出した後に、前記第2のスイッチトランジスタをオンにする制御回路とを具備する電源回路。前記第1のスイッチトランジスタのスイッチング電流を電流-電圧変換し、第1の検出電圧を得る第1の抵抗器と、前記第2のスイッチトランジスタのスイッチング電流を電流-電圧変換し、第2の検出電圧を得る第2の抵抗器とを具備し、前記制御回路は、前記出力電圧についての誤差電圧がフィードバックされたフィードバック電圧に比べて前記第1の検出電圧が高くなった後に前記第1のスイッチトランジスタをオフして、前記フィードバック電圧に比べて前記第2の検出電圧が低くなった後に前記第2のスイッチトランジスタをオフにする、請求項1の電源回路。前記出力電圧は、負荷を駆動するための負荷駆動回路に供給され、前記制御回路は、前記負荷を駆動するために必要とされる電流量が閾値未満であることを検出する場合に、前記第1のスイッチトランジスタ及び前記第2のスイッチトランジスタの一方をオフにし続ける、請求項1の電源回路。実施形態は、広範囲な入力電圧に対して効率低下を抑えつつ高力率を達成可能な電源回路を提供することを目的とする。実施形態によれば、電源回路は、ブリッジダイオードと、低域通過型フィルタと、第1のフライバックコンバータと、第2のフライバックコンバータと、第2のキャパシタと、制御回路とを含む。ブリッジダイオードは、入力電圧を全波整流して出力する。低域通過型フィルタは、ブリッジダイオードの出力側に接続され、第1のキャパシタを含む。第1のフライバックコンバータは、第1のキャパシタに接続され、第1のスイッチトランジスタ及び第1のトランスを含む。第2のフライバックコンバータは、第1のフライバックコンバータと並列に第1のキャパシタに接続され、第2のスイッチトランジスタ及び第2のトランスを含む。第2のキャパシタは、第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧を平滑化する。制御回路は、第1のトランスのリセットを検出した後に第1のスイッチトランジスタをオンして、第1のスイッチトランジスタがオフし、かつ、第2のトランスのリセットを検出した後に第2のスイッチトランジスタをオンにする。以下、図面を参照しながら実施形態の説明が述べられる。第1の実施形態図1に示されるように、第1の実施形態に係る電源回路は、ブリッジダイオードBD1と、インダクタL1,L2と、キャパシタC1と、FETField-EffectTransistorQ1,Q2と、抵抗器Rs1,Rs2と、トランスT1,T2と、ダイオードD1,D2と、キャパシタC2と、定電流LED駆動回路140と、誤差増幅器120と、フォトカプラ130と、制御回路100とを含む。図1の電源回路は、例えば、商用のAC電源入力に接続され、照明用LEDのための駆動電流を生成する。尚、以降の説明において、インダクタL1,L2及びキャパシタC1は、まとめて低域通過型フィルタと称されることがある。以降の説明において、FETQ1、トランスT1及びダイオードD1は、まとめて第1のフライバックコンバータと称されることがある。以降の説明において、FETQ2、トランスT2及びダイオードD2は、まとめて第2のフライバックコンバータと称されることがある。図1から明らかなように、第1のフライバックコンバータ及び第2のフライバックコンバータは並列接続される。ブリッジダイオードBD1の入力側は、商用のAC電源入力に接続される。ブリッジダイオードBD1の出力側は、低域通過型フィルタの入力側インダクタL1,L2に接続される。ブリッジダイオードBD1は、入力電圧を全波整流し、低域通過型フィルタへ出力する。低域通過型フィルタは、FETQ1,Q2のスイッチング電流が入力電流に重畳することを抑制し、直流成分を含む低周波成分を通過させる。低域通過型フィルタに含まれるキャパシタC1は、FETQ1,Q2のスイッチング電流によって充放電する。低域通過型フィルタの出力側は、第1のフライバックコンバータ及び第2のフライバックコンバータの入力側トランスT1,T2に接続される。FETQ1は、制御回路100によってオンオフ制御されるスイッチングFETである。具体的には、FETQ1のゲート電圧Vg1が制御回路100によって生成され、当該ゲート電圧Vg1の値に応じてFETQ1はオンオフする。FETQ1のドレイン端子は、トランスT1の一次側インダクタを介してキャパシタC1の第1の端子高電位側端子に接続される。FETQ1のソース端子は、抵抗器Rs1を介してキャパシタC1の第2の端子低電位側端子としての接地端子に接続される。FETQ1がオンの期間において、トランスT1の一次側インダクタに電流Ip1が流れ、トランスT1のコアに励磁エネルギーが蓄積される。また、FETQ1がオンの期間において、ダイオードD1がオフしているので、トランスT1の二次側インダクタには電流が殆ど流れない。FETQ1がオフの期間において、トランジスタT1の一次側インダクタには電流が殆ど流れない。また、FETQ1がオフの期間において、ダイオードD1がオンしているので、トランスT1のコアに蓄積された励磁エネルギーが放出される。即ち、トランスT1の二次側インダクタ及びダイオードD1を介して電流Is1が出力される。トランスT1は、第1の巻線を含む。第1の巻線は、FETQ1がオフの期間中にトランスT1のコアから励磁エネルギーが放出されきった状態リセットを検出するために利用される。具体的には、制御回路100は、第1の巻線の端子電圧Vsb1を監視し、FETQ1をオンにするタイミングを決定する。抵抗器Rs1の第1の端子はFETQ1のソース端子に接続され、抵抗器Rs1の第2の端子はキャパシタC1の第2の端子に接続される。抵抗器Rs1は、FETQ1のスイッチング電流を第1の検出電圧FETQ1のソース電圧とも呼べるVs1に変換する。第1の検出電圧Vs1は、制御回路100によって監視され、FETQ1をオフにするタイミングを決定するために利用される。FETQ2は、制御回路100によってオンオフ制御されるスイッチングFETである。具体的には、FETQ2のゲート電圧Vg2が制御回路100によって生成され、当該ゲート電圧Vg2の値に応じてFETQ2はオンオフする。但し、後述されるように、FETQ2は、FETQ1とは異なるタイミングでオンオフするように制御される。FETQ2のドレイン端子は、トランスT2の一次側インダクタを介してキャパシタC1の第1の端子に接続される。FETQ2のソース端子は、抵抗器Rs2を介してキャパシタC1の第2の端子に接続される。FETQ2がオンの期間において、トランスT2の一次側インダクタに電流Ip2が流れ、トランスT2のコアに励磁エネルギーが蓄積される。また、FETQ2がオンの期間において、ダイオードD2がオフしているので、トランスT2の二次側インダクタには電流が殆ど流れない。FETQ2がオフの期間において、トランジスタT2の一次側インダクタには電流が殆ど流れない。また、FETQ2がオフの期間において、ダイオードD2がオンしているので、トランスT2のコアに蓄積された励磁エネルギーが放出される。即ち、トランスT2の二次側インダクタ及びダイオードD2を介して電流Is2が出力される。トランスT2は、第2の巻線を含む。第2の巻線は、FETQ2がオフの期間中にトランスT2のコアから励磁エネルギーが放出されきった状態リセットを検出するために利用される。具体的には、制御回路100は、第2の巻線の端子電圧Vsb2を監視し、FETQ2をオンにするタイミングを決定する。抵抗器Rs2の第1の端子はFETQ2のソース端子に接続され、抵抗器Rs2の第2の端子はキャパシタC1の第2の端子に接続される。抵抗器Rs2は、FETQ2のスイッチング電流を第2の検出電圧FETQ2のソース電圧とも呼べるVs2に変換する。第2の検出電圧Vs2は、制御回路100によって監視され、FETQ2をオフにするタイミングを決定するために利用される。キャパシタC2は、出力電流Is1及び出力電流Is2によって充放電される。キャパシタC2は、第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧を平滑化し、定電流LED駆動回路140へ供給する。キャパシタC2は、キャパシタC1に比べて大きなキャパシタンスが必要であり、例えば電解コンデンサにより実現される。定電流LED駆動回路140は、第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧を用いて照明用LEDを駆動する。具体的には、定電流LED駆動回路140は、直流出力降圧型DC-DCコンバータ、PWMPulseWidthModulation制御DC-DCコンバータなどにより構成される。このため、照明用LEDを低損失に駆動できる。尚、本実施形態の説明において、電源回路はLED照明を駆動しているが、これに限らず種々の負荷を駆動してもよい。即ち、定電流LED駆動回路140は、任意の負荷駆動回路に置き換えられてもよい。第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧は、誤差増幅器120、フォトカプラ130及び制御回路100を含む負帰還ループによって定電圧制御される。誤差増幅器120は、第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧についての誤差電圧を増幅し、フィードバック信号をフォトカプラ130に供給する。誤差増幅器120のゲイン帯域は、商用周波数50Hzまたは60Hzの例えば1/10以下に設定することが好ましい。誤差増幅器120のゲイン帯域がこのように設定されると、第1のフライバックコンバータ及び第2のフライバックコンバータは、キャパシタC1側から見て定抵抗動作することになる。従って、キャパシタC1のキャパシタンスが十分に小さく設定されれば、図1の電源回路は入力電流を直接的に制御する必要がない。即ち、図1の電源回路は、入力電圧波形に基づいて入力電流波形基準電圧を生成する必要がないので、広範囲な入力電圧に対しても待機電力を小さく設計できると共に高力率動作が可能である。フォトカプラ130は、誤差増幅器120からのフィードバック信号を制御回路100へと電気的に絶縁した状態で伝送する。フィードバック信号は、フィードバック電圧Veaとして制御回路100に入力される。尚、フォトカプラ130は、電気信号を絶縁伝送可能な他の要素に置き換えられてもよい。制御回路100は、フィードバック電圧Veaと前述の第1の検出電圧Vs1及び第2の検出電圧Vs2とに基づいてFETQ1,Q2をオフするタイミングを制御する。係る制御によって、第1のフライバックコンバータ及び第2のフライバックコンバータの出力電圧は定電圧化される。制御回路100は、電圧Vs1,Vs2,Vsb1,Vsb2,Veaに基づいて電圧Vg1,Vg2を生成し、FETQ1,Q2のオンオフを制御する。具体的には、制御回路100は、第1のフライバックコンバータをマスターとして扱い、第2のフライバックコンバータをスレーブとして扱う。具体的には、制御回路100は、トランスT1のリセットを検出することを条件にFETQ1をオンにする一方、トランスT2のリセットを検出し、かつ、FETQ1がオフであることを条件にFETQ2をオンにする。制御回路100の詳細は図3に例示される。制御回路100は、コンパレータ101と、Dフリップフロップ102と、RSフリップフロップ103と、コンパレータ104と、Dフリップフロップ105と、コンパレータ106と、Dフリップフロップ107と、RSフリップフロップ108と、コンパレータ109と、ANDゲート110とを含む。尚、Dフリップフロップ102,105,107はいずれもクリア入力付きである。コンパレータ101は、トランスT1の第1の巻線の端子電圧Vsb1と、リセット検出のための閾値電圧Vth概ね0Vとを比較する。FETQ1がオフの期間において、トランスT1のコアに蓄積された励磁エネルギーが電流Is1として放出される。電流Is1は時間の経過と共に減少し、端子電圧Vsb1が降下し始める。端子電圧Vsb1が閾値電圧Vthよりも低くなる即ち、トランスT1のリセットが検出されると、コンパレータ101の出力信号はLowレベルからHighレベルへと遷移する。コンパレータ101の出力信号は、Dフリップフロップ102のCK端子へと供給される。コンパレータ101の出力信号がLowレベルからHighレベルへと遷移すると、Dフリップフロップ102は、D端子におけるHighレベルの入力信号を保持し、Q端子より出力する。Dフリップフロップ102のQ端子からのHighレベルの出力信号は、RSフリップフロップ103のS端子へと供給される。更に、Dフリップフロップ102のQ端子からのHighレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してDフリップフロップ102のCL端子へと供給される。この結果、Dフリップフロップ102はクリアされ、Q端子からの出力信号はLowレベルへと戻る。RSフリップフロップ103は、Dフリップフロップ102のQ端子からのHighレベルの出力信号によってセットされ、Q端子よりHighレベルの出力信号即ち、電圧Vg1をFETQ1のゲート端子へと供給する。この結果、FETQ1はオンする。コンパレータ104は、第1の検出電圧Vs1と、二次側からのフィードバック電圧Veaとを比較する。FETQ1がオンの期間において、トランスT1の一次側インダクタに電流Ip1が流れ、トランスT1のコアに励磁エネルギーが蓄積される。電流Ip1は時間の経過と共に増大し、第1の検出電圧Vs1もまた時間の経過と共に増大する。コンパレータ104の出力信号は、第1の検出電圧Vs1がフィードバック電圧Veaよりも高くなると、LowレベルからHighレベルへと遷移する。コンパレータ104の出力信号は、RSフリップフロップ103のR端子へと供給される。RSフリップフロップ103は、コンパレータ104のHighレベルの出力信号によってリセットされ、Q端子よりLowレベルの出力信号即ち、電圧Vg1をFETQ1のゲート端子へと供給する。この結果、FETQ1はオフする。同時に、RSフリップフロップ103のQバー端子以降の説明において、Qバー端子とは、Q端子の反転端子を指すものとするからの出力信号は、LowレベルからHighレベルへと遷移する。RSフリップフロップ103の出力信号は、Dフリップフロップ105のCK端子へと供給される。RSフリップフロップ103のQバー端子からの出力信号がLowレベルからHighレベルへと遷移する即ち、FETQ1がオフすると、Dフリップフロップ105は、D端子におけるHighレベルの入力信号を保持し、Q端子より出力する。Dフリップフロップ105のQ端子からのHighレベルの出力信号は、ANDゲート110の第1の入力端子へと供給される。更に、Dフリップフロップ105のQ端子からのHighレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してDフリップフロップ105のCL端子へと供給される。この結果、Dフリップフロップ105はクリアされ、Q端子からの出力信号はLowレベルへと戻る。コンパレータ106は、トランスT2の第2の巻線の端子電圧Vsb2と、閾値電圧Vthとを比較する。FETQ2がオフの期間において、トランスT2のコアに蓄積された励磁エネルギーが電流Is2として放出される。電流Is2は時間の経過と共に減少し、端子電圧Vsb2が降下し始める。端子電圧Vsb2が閾値電圧Vthよりも低くなる即ち、トランスT2のリセットが検出されると、コンパレータ106の出力信号はLowレベルからHighレベルへと遷移する。コンパレータ106の出力信号は、ANDゲート110の第2入力端子へと供給される。ANDゲート110は、第1の入力端子における入力信号と第2の入力端子における入力信号との論理積を演算し、演算結果を出力する。即ち、ANDゲート110の出力信号は、第1の入力端子及び第2の入力端子における入力信号がいずれもHighレベルになる即ち、FETQ1がオフし、かつ、トランスT2のリセットが検出されると、LowレベルからHighレベルへと遷移する。ANDゲート110の出力信号は、Dフリップフロップ107のCK端子へと供給される。ANDゲート110の出力信号がLowレベルからHighレベルへと遷移すると、Dフリップフロップ107は、D端子におけるHighレベルの入力信号を保持し、Q端子より出力する。Dフリップフロップ107のQ端子からのHighレベルの出力信号は、RSフリップフロップ108のS端子へと供給される。更に、Dフリップフロップ107のQ端子からのHighレベルの出力信号は、ダイオード、抵抗及びキャパシタにより構成される遅延回路を介してDフリップフロップ107のCL端子へと供給される。この結果、Dフリップフロップ107はクリアされ、Q端子からの出力信号はLowレベルへと戻る。RSフリップフロップ108は、Dフリップフロップ107のQ端子からのHighレベルの出力信号によってセットされ、Q端子よりHighレベルの出力信号即ち、電圧Vg2をFETQ2のゲート端子へと供給する。この結果、FETQ2はオンする。コンパレータ109は、第2の検出電圧Vs2と、二次側からのフィードバック電圧Veaとを比較する。FETQ2がオンの期間において、トランスT2の一次側インダクタに電流Ip2が流れ、トランスT2のコアに励磁エネルギーが蓄積される。電流Ip2は時間の経過と共に増大し、第2の検出電圧Vs2もまた時間の経過と共に増大する。コンパレータ109の出力信号は、第2の検出電圧Vs2がフィードバック電圧Veaよりも高くなると、LowレベルからHighレベルへと遷移する。コンパレータ109の出力信号は、RSフリップフロップ108のR端子へと供給される。RSフリップフロップ108は、コンパレータ109のHighレベルの出力信号によってリセットされ、Q端子よりLowレベルの出力信号即ち、電圧Vg2をFETQ2のゲート端子へと供給する。この結果、FETQ2はオフする。以下、図2を用いてFETQ1,Q2の動作例が説明される。第1の巻線の端子電圧Vsb1が閾値電圧Vthよりも低くなる時刻t1において、制御回路100のコンパレータ101はトランスT1のリセットを検出する。そして、制御回路100のRSフリップフロップ103は、FETQ1のゲート電圧Vg1をHighレベルにしてFETQ1をオンにする。第2の検出電圧Vs2がフィードバック電圧Veaよりも高くなる時刻t2において、制御回路100のRSフリップフロップ108は、FETQ2のゲート電圧Vg2をLowレベルにしてFETQ2をオフする。尚、FETQ2をオフにする条件は、第2の検出電圧Vs2がフィードバック電圧Veaよりも高くなることであって、FETQ1の動作には依存しない。第1の検出電圧Vs1がフィードバック電圧Veaよりも高くなる時刻t3において、制御回路100のRSフリップフロップ103は、FETQ1のゲート電圧Vg1をLowレベルにしてFETQ1をオフする。尚、FETQ1をオフにする条件は、第1の検出電圧Vs1がフィードバック電圧Veaよりも高くなることであって、FETQ2の動作には依存しない。第2の巻線の端子電圧Vsb2が閾値電圧Vthよりも低くなる時刻t4において、制御回路100のコンパレータ106はトランスT2のリセットを検出する。更に、時刻t4においてFETQ1はオフなので、FETQ2をオンにするための条件が満たされている。従って、制御回路100のRSフリップフロップ108は、FETQ2のゲート電圧Vg2をHighレベルにしてFETQ2をオンにする。制御回路100は、以上のようにFETQ1,Q2のオンオフ制御を繰り返す。従って、FETQ1,Q2のオンデューティ比の最大値が0.5以下に設定されれば、FETQ1,Q2は同時にオンすることなく交互にオンするので、マスタースレーブ動作が成立する。即ち、第1のフライバックコンバータ及び第2のフライバックコンバータは同相動作せずにデュアルフェーズ動作する。第1のフライバックコンバータ及び第2のフライバックコンバータがデュアルフェーズ動作すれば、キャパシタC1の充放電流量が軽減される。具体的には、第1のフライバックコンバータ及び第2のフライバックコンバータが同相動作する場合、或いは、単一のフライバックコンバータに置き換えられる場合に比べて、キャパシタC1の充放電流量は半分程度に軽減される。従って、このキャパシタC1のキャパシタンスを小さくすることができる。即ち、例えば90Vから305Vまでの入力電圧に対してもブリッジダイオードBD1の導通角を広くできるので、力率が改善する。典型的には、トランスT1,T2は、図1の電源回路において許容される最低の入力電圧に対してFETQ1,Q2のオンデューティ比が概ね0.5となるように設計される。係る設計によれば、FETQ1のドレイン-ソース電圧Vds1、トランスT1の一次側電流Ip1、FETQ2のドレイン-ソース電圧Vds2及びトランスT2の一次側電流Ip2は、図4A及び図4Bに例示されるように変化する。図4Aは、図1の電源回路において許容される最低の入力電圧の適用時における、電圧Vds1,Vds2及び電流Ip1,Ip2の変化を例示している。一般に、入力電圧が低いほど電流Ip1,Ip2は大きくなるが、図4Aから明らかなように、FETQ1,Q2は概ね180度の位相差を伴って交互にオンオフする。従って、キャパシタC1を充放電する電流ピーク値は抑えられる。更に、図4Bは、図1の電源回路において許容される高入力電圧最低の入力電圧に比べて高い入力電圧の適用時における、電圧Vds1,Vds1及び電流Ip1,Ip2の変化を示している。高入力電圧の適用時には、FETQ1,Q2が共にオフとなる期間は生じるものの、共にオンとなる期間は生じない。従って、キャパシタC1を充放電する電流ピーク値は抑えられる。以上説明したように、第1の実施形態に係る電源回路は、デュアルフェーズフライバックコンバータを採用し、広範囲の入力電圧に対して低域通過型フィルタのキャパシタC1を充放電する電流量を軽減している。従って、この電源回路によれば、広範囲の入力電圧に対して力率を改善できる。また、一般的な電源回路は力率改善回路及びトランス絶縁電源回路の2段構成であるが、本実施形態に係る電源回路はトランス絶縁電源回路の1段構成である。従って、本実施形態に係る電源回路は、損失を低減し、効率低下を抑制できる。また、この電源回路によれば、トランスT1,T2及びフォトカプラ130によって入出力間を電気的に絶縁できる。尚、図1の電源回路において、例えばユーザが照明用LEDを調光すると、負荷を駆動するために必要とされる電流量が増減する。係る電流量が十分に小さい場合には、必ずしも2つのフライバックコンバータを動作させる必要はない。例えば、制御回路100は、係る電流量が閾値未満であることを検出する場合にFETQ1,Q2の一方をオフし続け、1つのフライバックコンバータのみを動作させてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"