"A複数のメモリーに対してそれぞれ同一のフィスカル情報を順次書き込むステップと、B前記フィスカル情報の記録量が所定値に達した場合、前記複数のメモリーのうちの一つに記録された前記フィスカル情報を消去するステップと、C前記フィスカル情報を消去した前記メモリーのうちの一つに対して前記フィスカル情報の書き込みを続行するステップと、を備えたメモリー管理方法。D前記ステップAにおいて前記複数のメモリーのうちの一つが故障したときに、前記複数のメモリーの他の一つから前記フィスカル情報の読み出しを行うステップ、をさらに備えた請求項1記載のメモリー管理方法。前記ステップCでは、前記複数のメモリーのうちの前記フィスカル情報が消去された一つのメモリーに対して前記フィスカル情報の書き込みを許容し、前記複数のメモリーのうちのそれ以外のメモリーに対しては、書き込みを禁止する、請求項1または2に記載のメモリー管理方法。印刷動作を制御するプリンター制御部と、前記プリンター制御部に接続されたメモリーユニットと、を備え、前記メモリーユニットは、印刷対象のフィスカル情報を記録する第1のメモリーおよび第2のメモリーと、前記第1のメモリーおよび前記第2のメモリーを制御するメモリー制御部と、を有し、前記メモリー制御部は、前記第1のメモリーと第2のメモリーとに同一のフィスカル情報を書き込むとともに、少なくとも前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された情報量が所定値に達した場合、前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された前記フィスカル情報を消去するとともに、以後のフィスカル情報の書き込みを前記フィスカル情報が消去された一方のメモリーに対して行うことを特徴とするフィスカルプリンター。前記メモリー制御部は、前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された情報量が前記所定値に達する以前に前記第1のメモリーまたは前記第2のメモリーのいずれか一方の故障を検出した場合に、故障が検出されないメモリーから前記フィスカル情報の読み出しを行うことを特徴とする請求項4に記載のフィスカルプリンター。前記第1のメモリーおよび第2のメモリーの少なくとも一方は、NAND型フラッシュメモリーであることを特徴とする請求項4または5記載のフィスカルプリンター。前記メモリーユニットは、フィスカルメモリーの内部メモリーユニットであることを特徴とする請求項4から6のいずれか一項に記載のフィスカルプリンター。前記メモリーユニットは、エレクトロニックジャーナルメモリーの内部メモリーユニットであることを特徴とする請求項4から6のいずれか一項に記載のフィスカルプリンター。前記第1のメモリーと前記第2のメモリーとは、同一規格のメモリーにより構成されていることを特徴とする請求項4から8のいずれか一項に記載のフィスカルプリンター。前記所定値は前記第1のメモリーまたは第2のメモリーの記録可能容量と同一であることを特徴とする請求項9記載のフィスカルプリンター。こうしたフィスカルメモリーとしては、容量や書き込み速度を確保するために、通常フラッシュメモリーが用いられる。しかしながら、フラッシュメモリーは、書き込み消去を繰り返すことにより経年劣化して不良セクターが発生し、容量が低下する可能性がある。特に、フラッシュメモリーがNAND型の場合は構造上、最初から不良セクターを含んでいることがある。このような不具合が生じた場合、フィスカル情報の読み出し、書き込みが不能になり、システム上の復旧が難しくなる可能性があった。このため、特許文献1では、バックアップ用のメモリーを備える構成として冗長性を確保するようにしている。具体的には、特許文献1に開示されたフィスカルプリンターでは、インターフェース基板のメモリーおよびメイン基板のメモリーの一部領域を、バックアップ用のメモリーとして用いている。また、フィスカルメモリーは、改竄防止のため封止されており、後からメモリーの増設等ができないため、フィスカルプリンターの製品寿命が到来するまでに記録すべきフィスカル情報の量以上の容量を確保する必要がある。しかしながら、特許文献1のようにバックアップ用メモリーを使用した場合、フィスカル情報記録のために確保した容量のさらに倍以上の容量のメモリーが必要となり、このことがコストアップの原因となってしまう。本発明は、フィスカルプリンターにおいて、信頼性を確保しつつ、従来に比較して冗長性確保のためのコストを低減することを課題とする。上記課題を解決するために、本発明の実施の形態のメモリー管理方法は、A複数のメモリーに対してそれぞれ同一のフィスカル情報を順次書き込むステップと、B前記フィスカル情報の記録量が所定値に達した場合、前記複数のメモリーのうちの一つに記録された前記フィスカル情報を消去するステップと、C前記フィスカル情報を消去した前記メモリーのうちの一つに対して前記フィスカル情報の書き込みを続行するステップと、を備えたことを特徴とする。こうした構成によれば、フィスカル情報の記録量が所定値に達しない場合は、複数のメモリーに同一のフィスカル情報が記録されているので、フィスカル情報の冗長性が確保できる。一方、フィスカル情報の記録量が所定値に達した場合は、1つのメモリーのフィスカル情報を消去して新たにフィスカル情報保存領域を確保することができる。この場合、複数のメモリーが同時に故障する確率は小さいので、不具合発生の可能性を抑制しつつ、フィスカル情報保存領域を拡大することができる。また、さらに、D前記ステップAにおいて前記複数のメモリーのうちの一つが故障したときに、前記複数のメモリーの他の一つから前記フィスカル情報の読み出しを行うステップ、を備えるようにしてもよい。こうした構成によれば、メモリーのうちの一つが故障したとしても、フィスカル情報の読み出しを他のメモリーから行いシステムの復旧を容易に行うことができる。さらに、前記ステップCでは、前記複数のメモリーのうちの前記フィスカル情報が消去された一つのメモリーに対して前記フィスカル情報の書き込みを許容し、前記複数のメモリーのうちのそれ以外のメモリーに対しては、書き込みを禁止するようにしてもよい。このような構成により、書き込みが許容されたメモリー以外のメモリーに確実にフィスカル情報の記録を残すことができる。また、本発明の実施の形態に係るフィスカルプリンターは、印刷動作を制御するプリンター制御部と、前記プリンター制御部に接続されたメモリーユニットと、を備え、前記メモリーユニットは、印刷対象のフィスカル情報を記録する第1のメモリーおよび第2のメモリーと、前記第1のメモリーおよび前記第2のメモリーを制御するメモリー制御部と、を有し、前記メモリー制御部は、前記第1のメモリーと第2のメモリーとに同一のフィスカル情報を書き込むとともに、少なくとも前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された情報量が所定値に達した場合、前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された前記フィスカル情報を消去するとともに、以後のフィスカル情報の書き込みを前記フィスカル情報が消去された一方のメモリーに対して行うことを特徴としている。このような構成により、フィスカル情報を第1のメモリーと第2のメモリーにミラーリングにより記録して情報記録の冗長性を確保することができる。さらに、第1のメモリーまたは第2のメモリーの記録情報量が所定値に達した場合には、一方のメモリーにそれ以前に記録したフィスカル情報を残しつつ、他方のメモリー内のフィスカル情報を消去して、記録領域を拡大することができる。また、この場合、メモリー制御部は、前記第1のメモリーまたは前記第2のメモリーのいずれか一方に記録された情報量が前記所定値に達する以前に前記第1のメモリーまたは前記第2のメモリーのいずれか一方の故障を検出した場合に、故障が検出されないメモリーから前記フィスカル情報の読み出しを行うようにしてもよい。こうした構成により、一方のメモリーが故障した時に、故障が検出されない他方のメモリーから読み出したフィスカル情報に基づき、システムの復旧を行うことができる。さらに、前記第1のメモリーおよび第2のメモリーの少なくとも一方が、NAND型フラッシュメモリーであれば、これらのメモリーの書き込み消去による劣化に対処することが可能となる。これにより、記憶したフィスカル情報の破損やメモリーの故障に対する安全性が確保できると共に、冗長性確保のためのコストを低減できる。また、前記メモリーユニットは、フィスカルメモリーの内部メモリーユニットであってもよいし、エレクトロニックジャーナルメモリーの内部メモリーユニットであってもよい。このような構成によりフィスカルメモリーだけでなく、エレクトロニックジャーナルメモリーの情報記録の冗長性と記録容量の確保を同時に図ることができる。さらに、前記第1のメモリーと前記第2のメモリーとは同一規格のメモリーにより構成されていてもよい。こうした構成により、第1および第2のメモリーに対して同一のメモリーを使用することができ、コストダウンを図ることができるだけでなく、フィスカル情報をミラーリングする場合のシステムとしての運用を容易化することができる。また、この場合、前記所定値は前記第1のメモリーまたは第2のメモリーの記録可能容量と同一であってもよい。こうした構成により、第1のメモリーまたは第2のメモリーの記録可能容量全部にミラーリングしたフィスカル情報を記録することができ、記録容量を確保することができる。以下、図面を参照しながら、本発明の一実施形態について詳細に説明する。図1は、本実施形態に係るフィスカルプリンターの制御系の主要部を示す概略ブロック図である。フィスカルプリンター1は、POSシステムのホストコンピューター2と双方向通信可能に接続され、ホストコンピューター2より供給される販売取引に関する印刷情報を印刷してレシートとして発行するとともに、例えば決済処理の度にホストコンピューター2より供給される販売取引に関するフィスカル情報を記憶保持する機能を備えている。図中に示すように、フィスカルプリンター1は、印刷動作を制御する印刷制御基板3と、フィスカル情報及びエレクトロニックジャーナル情報の書込みおよび読出し処理を制御するフィスカル制御モジュール4とにより概略構成されている。印刷制御基板3は、フィスカルプリンター1の印刷機能を制御する印刷制御用CPU5と、印刷制御用のファームウェア等が記憶されている印刷制御用ROM6と、を備えている。フィスカル制御モジュール4は、フィスカル制御基板7を備えるとともに、フィスカル制御基板7に対して、フィスカルメモリー基板8と、エレクトロニックジャーナル制御基板EJ制御基板9とがそれぞれ接続された構成とされている。フィスカル制御基板7は、フィスカル制御用CPU10と、フィスカル制御用CPU10を監視する監視用CPU11とを備えている。さらに、フィスカル制御基板7は、ホストコンピューター2との間で通信によって情報の送受を行うためのインターフェース用CPU12を備えたインターフェース基板13と、を備えている。また、フィスカルメモリー基板8には、フィスカル情報を記憶保持するためのフィスカルメモリーユニット14が備えられている。EJ制御基板9は、エレクトロニックジャーナルメモリーEJメモリー15と、このEJメモリー15を制御するためのエレクトロニックジャーナルメモリー制御用CPUEJメモリー制御用CPU16と、を備えている。次に、図2および図3を参照して、フィスカルメモリーユニット14の内部構成を説明する。図2は、フィスカルメモリーユニット14の内部構成を示したブロック図である。図2に示すように、フィスカルメモリーユニット14は、同一規格のNAND型フラッシュメモリーにより構成された第1のメモリー17,第2のメモリー18と、これら第1のメモリー17および第2のメモリー18を制御するためのメモリー制御部19と、メモリー制御部19に接続されたバッファー20とを備えている。また、フィスカルメモリーユニット14には、フィスカル制御基板7に接続するためのコネクター21が備えられており、メモリー制御部19はシリアル信号線50を介して、バッファー20はシステムデータバス51を介して、コネクター21とそれぞれ接続されている。一方、第1のメモリー17,第2のメモリー18は、内部フィスカル情報バス52を介してメモリー制御部19及びバッファー20に接続されており、コネクター21には直接接続されていない。このため、第1のメモリー17,第2のメモリー18の内容をフィスカル制御基板7側へ読み出すときには、メモリー制御部19は、バッファー20を有効にしてシステムデータバス51と内部フィスカル情報バス52とを接続するようになっている。すなわち、メモリー制御部19は、第1のメモリー17,第2のメモリー18に対するCSChipSelect信号とR/BReady/Busy信号のみを、フィスカルメモリーユニット14の外部から独立して管理している。なお、CS信号はメモリーを選択する信号、Ready信号はリード/ライトが可能であることを示す信号、Busy信号はメモリーへのリードアクセスまたはライトアクセスに応じてフィスカル情報のリード/ライト動作中であることを示す信号である。メモリー制御部19は、上記CS信号とR/B信号により、第1のメモリー17,第2のメモリー18へのフィスカル情報の書き込み及び読み出しを独自に制御している。なお、本実施の形態においては、後述するように、フィスカル制御用CPU10から書き込み指示があった場合、メモリー制御部19は、第1のメモリー17のフィスカル情報の記録量が所定値に達した場合以外は、第1のメモリー17,第2のメモリー18に対して同一の内容を書き込む、すなわち、第1のメモリー17に記録した内容と同一内容をミラーリングにより第2のメモリー18にも書きこむことにより、バックアップをとるようになっている。また、メモリー制御部19は、第1のメモリー17,第2のメモリー18のうちの1つの故障を検出した場合には、故障したことをフィスカル制御用CPU10へ通知する。これに基づき、フィスカル制御用CPU10は、ユーザーへメモリーの故障を報知し、フィスカルメモリーユニット14が交換されるまでは、故障していない方のメモリーからフィスカル情報の読み出しを行う例えば故障したメモリーが第1のメモリー17の場合には、第2のメモリー18からフィスカル情報の読み出しを行う。図3は、第1のメモリー17および第2のメモリー18のフィスカル情報保存領域の構成を説明する模式図である。また、第1のメモリー17,第2のメモリー18内部は、図3のAに示すように、512バイトの1セクター毎に16バイトのエラー訂正コード用のスペアエリアを備えるとともに、4セクターを1ページとして、64ページを1ブロックとした構成となっている。そして、第1のメモリー17,第2のメモリー18のフィスカル情報保存領域は、それぞれ4096ブロックで構成される。メモリー制御部19は、第1のメモリー17,第2のメモリー18に対して、セクター単位で書き込みを実施する場合、例えば図3のBに示す1セクター毎に、1セクター分のエラー訂正コードECCを16バイトのスペアエリアに書き込む。セクターの内容が真値か否かは、エラー訂正コードとの比較により確認され、この確認の結果、セクター内のメモリーセルが異常と判断されたときは、当該セクターを不良セクターとする。なお、この場合、第1のメモリー17,第2のメモリー18内のエラー訂正コードの読み取り誤りを回避するために、メモリー制御部19の外部にシリアルフラッシュメモリーを追加接続して、エラー訂正コードを保存しておき、再度セクターの内容が真値か否かを確認するようにしてもよい次に、図4および図5を参照して、本発明の実施形態に係るメモリー管理方法を説明する。図4は、本実施形態のメモリー管理方法におけるメモリー制御部19の動作を示す図である。図中に示すように、ホストコンピューター2からインターフェース基板13を介して販売取引に関するフィスカル情報がフィスカル制御用CPU10に送信されると、フィスカル制御用CPU10は、これを書き込み命令とともにフィスカルメモリーユニット14のメモリー制御部19に対して転送する。この場合、メモリー制御部19は、フィスカル情報を受信したと判断しステップS1:YES、CS信号とR/B信号を制御して、第1のメモリー17の各ブロックに順次フィスカル情報を書き込む。この場合、図5Aに模式的に示すように、第2のメモリー18の対応する各ブロックに対しても、第1のメモリー17に書き込まれたフィスカル情報と同一のフィスカル情報が記録される。ステップS2。次に、メモリー制御部19は、ホストコンピューター2から送信されたフィスカル情報が全て第1のメモリー17に書き込まれたか否かを判断するステップS3。すべてのフィスカル情報が第1のメモリー17に書き込まれたと判断された場合ステップS3:Yesには、ステップS1に戻り、以降の処理を繰り返す。また、すべてのフィスカル情報が第1のメモリー17に書き込まれていないと判断されたときステップS3:Noには、メモリー制御部19は、第1のメモリー17の最後のブロック4096ブロックにまでフィスカル情報が書き込まれたか、すなわち、第1のメモリー17に記録されたフィスカル情報の記録量が第1のメモリー17の書き込み可能な全容量に達したか否かを判定するステップS4。フィスカル情報の記録量が第1のメモリー17の全容量に達していないと判断された場合にはステップS4:No、ステップS2に戻り以降の処理を続ける。また、フィスカル情報の記録量が、第1のメモリー17の全容量に達したと判断された場合にはステップS4:YESは、メモリー制御部19は、第1のメモリー17に記録されたフィスカル情報の全部を消去するステップS5。この場合、第2のメモリー18に、第1のメモリー17に記録された情報と同一のフィスカル情報を記録するようにしているので、それまでに記録されたフィスカル情報は、第2のメモリー18のみに保存されることとなる。メモリー制御部19は、CS信号とR/B信号を制御して、第2のメモリー18への書き込みを禁止するとともに、残りのフィスカル情報を第1のメモリー17のみに書き込むステップS6。上記残りのフィスカル情報の書き込みが終了した後ステップS7がYESになった後、メモリー制御部19は、第2のメモリー18への書き込み禁止の設定を固定し、次回からは、第1のメモリー17のみにフィスカル情報を書き込むように設定するステップS8。次に、ホストコンピューター2からインターフェース基板13を介して販売取引に関するフィスカル情報がフィスカル制御用CPU10に送信され、フィスカル制御用CPU10から書きこみ命令とともに転送された場合、メモリー制御部19は、フィスカル情報を受信したと判断しステップS9:YESCS信号とR/B信号を制御して、図5Bに示すように、第1のメモリー17にのみフィスカル情報を書き込むステップS10。そして、メモリー制御部19は、送信された全てのフィスカル情報が第1のメモリー17に書き込まれたか否かを判断しステップS11、すべて書きこまれた場合にはステップS11:Yes、ステップS9に戻り以降の処理を繰り返す。また、送信されたすべてのフィスカル情報が第1のメモリー17に書き込まれていないと判断した場合にはステップS11:No、メモリー制御部19は、第1のメモリー17の記録容量の残量がなくなったか否か、すなわち第1のメモリー17の4096ブロックまでフィスカル情報の記録が行われたか否かを判定するステップS12。第1のメモリー17の残量があると判断した場合にはステップS12:NoステップS10に戻り以降の処理を繰り返す。一方、第1のメモリー17の残量がないと判断した場合にはステップS12:Yes、メモリー制御部19は、第1のメモリー17の残り容量フィスカルメモリーユニット全体の残り容量が無くなったことをフィスカル制御用CPU10へ通知するステップS13。これによりフィスカル制御用CPU10は所定の手段によりユーザーに対してフィスカル情報の記録残量がなくなったことを報知する。なお、このような第1のメモリー17の残量の有無の判断は、第1のメモリー17の記録容量の残量が0に近い所定残量例えば1セクター以下に達した段階で行うようにしてもよい。以上説明したように、本実施の形態によれば、フィスカル情報の記録量が所定値第1のメモリー17の記録可能容量に達しない場合は、第1のメモリー17および第2のメモリー18に同一のフィスカル情報が記録されているので、フィスカル情報の冗長性が確保できる。一方、フィスカル情報の記録量が所定値に達した場合は、第1のメモリー17のフィスカル情報を消去して新たにフィスカル情報保存領域を確保することができる。この場合、第1および第2のメモリー17,18が同時に故障する確率は小さいと考えられるので、不具合発生の可能性を最小限に抑制しつつ、従来と比較してフィスカル情報保存領域を拡大することができる。これにより、信頼性を確保しつつ、従来に比較して冗長性確保のためのコストを低減したフィスカルプリンター1を実現することができる。また、第1および第2のメモリー17,18のいずれかが故障したときに、記録したフィスカル情報を故障していない方のメモリーから読み出すようにしたため、故障時のシステムの復旧が容易であり、より信頼性の高いシステムを実現することができる。さらに、第1のメモリー17に記録されたフィスカル情報が消去された場合には、第1のメモリー17に対するフィスカル情報の書き込みのみを許容し、第2のメモリー18に対するフィスカル情報の書き込みを禁止するようにしたため、第2のメモリー18に確実にフィスカル情報の記録を残すことができ、より高度の信頼性を確保することができる。さらに、第1のメモリー17と第2のメモリー18とに、同一規格のメモリーを使用するようにしたため、コストダウンを図ることができるだけでなく、フィスカル情報をミラーリングする際のシステムとしての運用を容易化することができ、システムの設定が容易となる。また、このように、第1のメモリー17と第2のメモリー18とで同一規格のメモリーを使用する場合、第1のメモリー17の全記録容量をすべて第2のメモリー18にミラーリングすることができ、フィスカル情報の記録容量を最大限確保することができる。さらに、上述のような構成を採用することにより、NAND型フラッシュメモリーの書き込み消去による劣化に確実に対処することが可能となる。これにより、記憶したフィスカル情報の破損やメモリーの故障に対する安全性が確保できると共に、冗長性確保のためのコストを低減できる。以上、実施形態に基づいて本発明に係るメモリー管理方法について説明したが、上記実施形態は本発明の理解を容易にするためのものであって、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく変更改良され得ると共に、本発明にはその等価物が含まれる事は勿論である。例えば、上記実施形態では、フィスカルメモリーユニット内のメモリー数は2であるが第1のメモリー17,第2のメモリー18、フィスカルメモリーユニット内のメモリー数は2に限定するものではなく、3以上の複数のメモリーを備える構成であってもよい。また、上記第1のメモリー17,第2のメモリー18は、それぞれ独立した半導体チップとして構成されたものに限定するものではなく、例えば1つの半導体チップ上に、2つの或いは3つ以上のメモリーブロックに分割して使用する構成とし、これらのメモリーブロックを第1のメモリー17,第2のメモリー18としてもよい。また、上記第1のメモリー17,第2のメモリー18は、NAND型フラッシュメモリー以外のフラッシュメモリー、EEPROMなどの不揮発性メモリーであってもよい。また、上記第1のメモリー17,第2のメモリー18のフィスカル情報保存領域の構成は一例を示したものであり、1セクターのバイト数、ブロック数などを限定するものではない。また、上記実施形態では、フィスカルメモリー基板8におけるフィスカルメモリーユニット14に対するメモリー管理方法について述べたが、同様のメモリー管理方法を、EJ制御基板9におけるEJメモリー15に対して適用するようにしてもよい。この場合、EJメモリー15を複数のメモリーを備えた構成とし、フィスカル制御用CPU10からEJメモリー制御用CPU16に対して売り上げ情報の書き込み命令が送信されるごとに、売り上げ情報をミラーリングして複数のメモリーに格納し、少なくとも一つのメモリーの記録量が所定値に達した場合に、そのメモリーの記録内容を消去するとともに、当該メモリーに対して売り上げ情報の記録を新たに継続するようにする。また、この他にも、本発明の趣旨を逸脱しない範囲内で他の構成を採用するようにしてもよく、また、上記したような変形例を適宜選択的に組み合わせて用いるようにしてもよいのはいうまでもない。"