光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、複数の前記デジタルメモリをブロックとして、該ブロックに対応して設けられるとともに、該ブロックに含まれる前記複数の前記デジタルメモリに保持された前記デジタル信号が出力される複数のブロックデジタル出力線と、前記複数のブロックデジタル出力線からのデジタル信号を出力する共通デジタル出力線と、前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記ブロックデジタル出力線からのデジタル信号をバッファリングするバッファ回路と、前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記共通デジタル出力線と電気的に接続される前記ブロックデジタル出力線を切り替え可能なブロック選択手段とを有することを特徴とする固体撮像装置。請求項1記載の固体撮像装置と、前記画素領域に光像を形成する光学系と、前記固体撮像装置から出力された信号を処理する信号処理部とを有することを特徴とする撮像システム。しかしながら、特許文献1に記載の構成においては、画素列方向に左右に分割する方式では画素配列の順番に読み出すことができないという大きな課題がある。通常撮像装置においてはOBオプティカルブラック画素と呼ぶ、光電変換素子が遮光された画素を各行に配置し、このOB画素の出力を行に平行な方向の補正等に用いている。しかしながら左右に分割を行うと、例えば画素領域の左側のみにOB画素が配置された場合には、右側の出力端子からはOB画素の出力を読み出すことができない。したがって右側の出力端子から読み出された出力はOB画素を用いた補正を行う事が困難である。したがってデジタル信号を出力するためのデータバスを2つ以上に分割し、なおかつ出力を画素が配列された順に出力する技術が望まれている。本発明の目的は、アナログデジタル変換器を搭載した固体撮像装置においてデジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力することが可能な固体撮像装置及び撮像システムを提供することである。本発明の固体撮像装置は、光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、複数の前記デジタルメモリをブロックとして、該ブロックに対応して設けられるとともに、該ブロックに含まれる前記複数の前記デジタルメモリに保持された前記デジタル信号が出力される複数のブロックデジタル出力線と、前記複数のブロックデジタル出力線からのデジタル信号を出力する共通デジタル出力線と、前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記ブロックデジタル出力線からのデジタル信号をバッファリングするバッファ回路と、前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記共通デジタル出力線と電気的に接続される前記ブロックデジタル出力線を切り替え可能なブロック選択手段とを有することを特徴とする。また、本発明の撮像システムは、上記の固体撮像装置と、前記画素領域に光像を形成する光学系と、前記固体撮像装置から出力された信号を処理する信号処理部とを有することを特徴とする。デジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力することが可能となる。以下に、本発明の具体的な実施形態について、図面を参照して説明する。第1の実施形態図1は、本発明の第1の実施形態によるMOS型固体撮像装置の基本回路構成例を示す図である。この基本回路は、シリコンの同一基板上に形成され、一個の固体撮像装置として構成されている。本実施形態では、簡単化のため10行×16列の画素の行列状の画素領域101としている。この画素領域101内の上端の一行、左端の二列をOBOpticalBlack;オプティカルブラック画素101-1としている。OB画素101の各々は、遮光された光電変換素子を有する。またそれ以外の9行×14列の画素が有効画素101-2である。102は、画素領域101の列に対応して設けられたアナログデジタル変換器AD変換器であり、103はAD変換器102によって変換されたデジタル信号を一時保存するデジタルメモリである。104はブロックデジタル出力線である。本実施形態においては4列分のAD変換器102とデジタルメモリ103を1ブロックとして、4ブロック配置することで16列分の読み出し回路に対応している4列×4ブロック=16。108は共通デジタル出力線である。ブロックデジタル出力線104はブロック内のデジタルメモリ103からの出力のみが伝達されるのに対し、共通デジタル出力線108はすべての列のデジタルメモリ103からのデジタル出力が伝達される。105はデジタルメモリ103からブロックデジタル出力線104へと読み出した信号をバッファするバッファ回路であり、106は各ブロックの読み出しの接続関係を制御するブロック選択手段である。このブロック選択手段106は通常切り換えスイッチとバッファ回路から構成される。107は各列のデジタルメモリ103の読み出しタイミングを制御する水平走査回路であり、109は画素領域101内の各行の画素の読み出しタイミングを制御する垂直走査回路である。これら水平走査回路107及び垂直走査回路109の回路構成としては通常、シフトレジスタや、デコーダー等の構成が用いられる。以下、本実施形態における読み出し方法を詳細に説明する。垂直走査回路109によって選択された画素領域101内の行の画素からのアナログ出力は、各列に対応したAD変換器102によってアナログデジタル変換される。そしてこの変換結果がデジタルデータとして各列に対応したデジタルメモリ103へ保存される。デジタルメモリ103へと保存されたデジタルデータの読み出し順番は、水平走査回路107によって選択される。デジタルメモリ103が選択されると、そのデジタルメモリ103に一時保存されたデジタルデータはブロックデジタル出力線104へと読み出される。ブロックデジタル出力線104へと読み出されたデータは、バッファ回路105及びブロック選択手段を介して共通デジタル出力線108へと読み出される。本実施形態において、画素領域101内の列数は16列であり、ブロックデジタル出力線104を4本設けているので、ブロックデジタル出力線104当たりには4個のデジタルメモリ103が並列に接続されていることになる。これに対し仮にブロック分割を行わなかった場合、16個のデジタルメモリ103が並列に接続されることになり、並列するデジタルメモリ103の数が4倍、デジタル出力線の長さが4倍となる。これに対し、本実施形態ではデジタル出力線を分割することにより、ブロックデジタル出力線104の配線抵抗、配線容量、及び接続されるデジタルメモリ103の総容量がすべて1/4倍となる。高速読み出しを行う上で読み出し配線の容量、抵抗は大きな妨げとなることは言うまでもない。したがって、本実施形態のようにブロックデジタル出力線104を配置し、ブロックデジタル出力線104における抵抗、容量を低減させることは高速化に対して非常に有効である。図2~図4は、本実施形態に用いられるバッファ回路105の例を示す等価回路図である。デジタルメモリ103内の出力回路は列ピッチにレイアウトする必要があるため、出力回路に用いるトランジスタサイズを大きくすることは通常困難である。これに対して、バッファ回路105はブロックのピッチにレイアウトすればよく、比較的容易にトランジスタサイズを大きくすることが可能である。つまり、複数のブロックデジタル出力線104に分けてデジタル信号を読み出す構成にしたことで、駆動力の小さいデジタルメモリ103の出力回路で駆動するブロックデジタル出力線104は、負荷を小さくすることができる。このブロックデジタル出力線104から共通デジタル出力線108までを、駆動力の大きいバッファ回路105で駆動することにより、高速な読み出しが可能となる。図2の回路は、バッファ回路105の構成例の一つであり、CMOSインバータ回路である。201はバッファ回路105の入力端子、202はバッファ回路105の出力端子である。図2では、CMOSインバータ1段の回路構成を例にあげたが、このCMOSインバータを複数直列に接続して、段階的に駆動力を上げていくような構成にしても良い。また、偶数段直列に接続することで正転のバッファ回路を、奇数段直列に接続することで反転バッファ回路を構成できるが、どちらの構成を用いても良い。図3の回路は、バッファ回路105の他の構成例の一つである同期化遅延回路フリップフロップ回路である。ブロックデジタル出力線104を入力端子301に接続し、ブロックデジタル出力線104の出力をクロック端子302に入力するクロックで同期化をすることで波形を再生成することが可能である。ブロックデジタル出力線104の信号が遅延してもデータ出力を1クロック遅らせる代わりに波形が再生成されるため、出力にはクロックディレイが発生するが読み出し周波数としては高速に読み出すことが可能となる。303はリセット入力端子、304は出力端子である。図4の回路は、バッファ回路105の他の構成例の一つである比較回路センスアンプ回路であり、図5はその駆動タイミングである。図1において図4のバッファ回路105を適用する場合、デジタルメモリ103からの出力は正転、反転の差動出力であるものとする。したがって、ブロックデジタル出力線104も差動の2線分となる。400はデジタル出力線リセット電圧である。401、402はバッファ回路差動入力端子である。406、407はバッファ回路差動出力端子である。403はラッチパルス入力端子である。404はデジタル出力線リセットパルス入力端子である。405はラッチパルス入力端子反転である。ラッチパルス入力端子反転405には、ラッチパルス入力端子403に与えられるパルスの反転信号が与えられる。408~411、415~417はPMOSトランジスタである。412~414はNMOSトランジスタである。ブロックデジタル出力線104の2線は、図4の正転信号401、反転信号402へと接続され、入力差動信号がバッファ回路105に入力される。なお、図4において403はラッチ信号、404はリセット信号である。なお、405はラッチ信号403の反転信号であるため、信号405のタイミングの詳細な説明は省略する。また、406、407はセンスアンプの差動出力であり、正転信号が406、反転信号が407である。さらに図5における500はデジタルメモリ103の出力を有効にするエネイブルパルスであり、この信号500と水平走査回路107で選択された列との論理積がデジタルメモリ103の出力タイミングとなる。図5のタイミング図に従って詳細な動作を説明する。時刻t0~t2にかけてエネイブルパルス500がハイレベルとなり、デジタルメモリ103の出力が有効となる。この間、ノード401、402は、デジタルメモリ103に一時保持されたデジタルデータに応じて変化する。デジタルメモリ103に一時保持されたデジタルデータを1ハイレベルとすると正転信号401はハイレベルへ、反転信号402はローレベルへそれぞれ推移する。しかしながら先に述べた通り、デジタルメモリ103の出力回路の駆動力は小さいため、信号401、402は遅延し、単位時間当たりの変化量は小さくなる。時刻t1までラッチ信号403はローレベル状態であり、PMOS408、409がオン状態、NMOS414、PMOS415はオフ状態である。このため、時刻t0~t1にかけて、ノード406、407はノード401、402と同じレベルとなっている。続いて、時刻t1においてラッチ信号403がハイレベルとなり、NMOS414と、PMOS415がオン状態となる。このとき、4つのMOS410、411、412、413から成るラッチ回路が有効となり、ノード406、407において高いほうがハイレベル、低い方がローレベルへと変化する。時刻t3~t5の期間はリセット期間であり、デジタルメモリ103からの読み出しは行われない。この期間リセットパルス404がハイレベルとなり、ノード401、402及び406、407をリセットレベルへと初期化する。時刻t6以降の動作は、時刻t0~t5までの動作の繰り返しとなる。ただし、デジタルメモリ103は0ローレベルのデータを出力するものとしている。したがって、ノード401、402の上下関係が反転して、出力結果であるノード406、407の結果も反転している。以上のように、図4のようなセンスアンプを用いることでブロックデジタル出力線401、402の信号レベルが遷移途中の段階でもラッチ回路で比較する事が可能となる。したがってブロックデジタル出力線401、402をグランド、電源間まで遷移させる必要がないため高速かつ低消費電力で読み出すことが可能である。また本回路構成によればラッチ信号403のハイレベルのタイミングで論理が確定する。このため図3のフリップフロップ回路と同様に、信号をクロックに同期化させる効果も有る。以上のように、図2~図4のバッファ回路105を用いてデジタルメモリ103及びブロックデジタル出力線104から読み出されたデータはブロック選択手段106を経由して共通デジタル出力線108へ出力される。このブロック選択手段106はブロックデジタル出力線104からの出力信号を共通デジタル出力線108へ出力する際に、ブロック間の接続状態を切り換える回路である。ブロック選択手段106の回路構成は、一般的に選択を切り換えるスイッチと、例えば図3に例示するようなフリップフロップ回路からなり、切り替え機能の他に信号出力を1クロック遅らせるとともに波形の遅延を同期化する機能を有する。図6は、ブロック選択手段106と水平走査回路107の読み出しの関係を示したタイミング図である。以下、図6のタイミングについて詳細に説明する。時刻t0~t1にかけて水平走査回路107の1ビットbit目が、時刻t1~t2にかけて2ビット目がそれぞれハイレベルとなり、対応したデジタルメモリ103列の読み出しがそれぞれ有効になる。これは、時刻t2~t3以降も同様である。またブロック選択手段106の1ブロックblock目は、時刻t0~t4にかけて有効となり、2ブロック目は、時刻t4~t7にかけて有効となる。つまり、時刻t0~t4にかけては、図1における左から1番目のバッファ回路105からの出力が共通デジタル出力線108に出力されるように動作する。時刻t4~t7にかけては、図1における左から2番目のバッファ回路105からの出力が共通デジタル出力線108に出力されるように動作する。時刻t7以降も同様に、隣接するブロックからの信号が順次出力されるように動作する。時刻t0~t1にかけて有効となった1ビット目のデジタルメモリ103の読み出し結果はブロック選択手段106を経由する。これにより、タイミング発生回路であるクロックジェネレータ110から供給されるクロックに対して1クロック遅延して共通デジタル出力線108へと出力される。同様に2ビット~4ビットまでは1クロック遅延して共通デジタル出力線108へと出力される。これに対し、5ビット目~8ビット目の出力は、2つのブロック選択手段106のスイッチを経由して共通デジタル出力線108へと出力される。この結果、時刻t3~t4にかけて選択された5ビット目の出力はクロックジェネレータ110から供給されるクロックに対して2クロック遅延し、時刻t5~t6時に共通デジタル出力線108へ出力される。そこで本実施形態においては、各ブロックにおける遅延量の差を考慮し、水平走査回路107の4ビット目のデジタル信号と5ビット目のデジタル信号とを同時にハイレベルにする。以上のように、本実施形態ではブロックの境界において水平走査回路107のビットを有効にするタイミングの周期性を変更している。ブロック毎にクロックの遅延数の違いを考慮したタイミングで水平走査回路107のビットを有効にするタイミングを変えるので、列の順番通り切れ目無く共通デジタル出力線108へと読み出すことが可能となる。なお、本実施形態ではAD変換の結果をデジタルメモリ103に一時保存し、そのデジタルデータを読み出している。これに対し、撮像装置内でAD変換を行わないアナログ出力の形式では、本実施形態のようにブロック出力線を設け、さらに各々のブロック出力線にバッファ回路を配するとブロック間のバラツキにより画像が劣化する。これは各ブロックにおいて、ブロック出力線や、バッファ回路、選択回路の微小な特性の変化が、画像として出力するとブロック間の段差オフセットとなるためである。この問題はデジタルデータを取り扱う本読み出し形式ではほとんど問題とならないので、AD変換された後のデジタルメモリ103に一時保存されたデジタルデータを読み出す本実施形態では、画質の劣化を抑制しつつ、高速に読み出すことが可能となる。また、画像を生成する上で信号を画素の配列の順番で、かつ切れ目無く出力することは撮像装置において特に重要である。なぜなら画素の配列順に読み出すことは、OB画素を用いた補正や、それ以外の信号処理を行う上で重要となるためである。例えば、画素が配列された順とは異なる順番で信号が出力されたり、信号が非周期的に出力されたりすると、信号処理が複雑になるので好ましくない。本実施形態ではブロック分割を行い、高速にデジタル信号を読み出しながら、列毎のデータを配列順通りに切れ目無く読み出すことができる。このため、本実施形態は固体撮像装置の技術分野において特に有効である。本実施形態では、共通デジタル出力線108の配置を1ビット目側に配置している。しかしながら共通デジタル出力線108の配置個所はこれに限ったものではない。プロック選択回路106、水平走査回路107のタイミングを変更する必要があるが、駆動タイミングを調整することで共通デジタル出力線108の配置場所に関係なく同様の効果が得られる。本実施形態において、AD変換器102、及びデジタルメモリ103を画素列の各列につき一組ずつ配している。しかしAD変換速度や読み出し速度の関係が満足するのであれば、例えば複数の画素列に一つ、もしくは1列の画素列につき2つ以上のAD変換器を配しても、本実施形態における効果は十分に得られる。また、本実施形態において、デジタルメモリ103はAD変換されたデジタルデータを一時保存する機能があればよい。例えば、図1における110はクロックジェネレータであるが、110がカウンタ回路でありカウンタ出力値を各列のデジタルメモリ103が各々のタイミングでラッチ保持する形式であっても良い。もしくは110はマスタークロックを出力するクロックジェネレータであり、デジタルメモリ103は列カウンタの形式であり、列毎にカウント値を保存するような構成であってもよい。第2の実施形態図7は、本発明の第2の実施形態による固体撮像装置の構成例を示すブロック図であり、図7において図1と同一回路部は同一符号を付しているため説明を省略する。また図8は第2の実施形態における読み出しのタイミングを示すタイミング図である。以下、図7のブロック図と図8のタイミング図を用いて本実施形態の詳細な説明を行う。本実施形態において共通デジタル出力線108は2チャンネル存在する。これにより偶数列と奇数列の二列から同時にデジタル信号を出力することができる。水平走査回路107は、1ビット目が有効になった時、一列目と二列目のデジタルメモリ103の読み出しを同時に行う。本実施形態においては、ブロックデジタル出力線104、ブロック選択手段106も2チャンネルずつ存在し、二列分の並列読み出しを行うことができる。これによって、水平走査回路107は8ビット分の選択動作で16列分の読み出しが終了するため、高速読み出しが可能となる。時刻t0~t1にかけて、水平走査回路107の1ビット目がハイレベルになり、これに対応して一列目と二列目のデジタルメモリ103からの読み出しがそれぞれ有効になる。同様に、時刻t1~t2にかけて2ビット目がハイレベルに成ると、三列目と四列目のデジタルメモリからの読み出しが有効と成る。これは、時刻t2~t3以降も同様である。ブロック選択手段106の1ブロック目は、時刻t0~t2にかけて有効となり、2ブロック目は時刻t2~t4にかけて有効となる。時刻t0~t1にかけて有効となった一列目と、二列目のデジタルメモリ103の読み出し結果は、ブロック選択手段106を経由する。これにより、クロックジェネレータ110から供給されるクロックに対して1クロック遅延して、時刻t1~t2にかけて共通デジタル出力線108へと出力される。2ビット目も同様に1クロック遅延して3列目と4列目のデジタルメモリ103の読み出し結果が共通デジタル出力線108へと出力される。図8において符号108で示した出力は、図7における2チャンネルのうちの一方を示しており、他方のチャンネルについても同様なタイミングで出力される。3ビット目~4ビット目の出力は2つのブロック選択回路106のスイッチを経由して共通デジタル出力線108へと出力される。この結果、時刻t1~t2にかけて選択された3ビットの出力はクロックジェネレータ110から供給されるクロックに対して2クロック遅延して、時刻t3~t4間に共通デジタル出力線108へ出力される。そこで、本実施形態においては、このブロック間のクロック遅延量を考慮してブロック間の境界である時刻t1~t2にかけては2ビット目と3ビット目の両方を同時に水平走査回路107でエネイブルハイレベルにしている。同様の動作が5ビット目以降についても繰り返される。この読み出し方法により切れ目なく画素配列順番通りに共通デジタル出力線108から出力することができる。以上に示したように、複数チャンネル同時に読み出す場合においても、画素が配列された順番通り、かつ切れ目無く共通デジタル出力線108へとデジタル信号を読み出すことが可能となる。なお、本実施形態では共通デジタル出力線108を2チャンネルとしたが、さらに高速化したい場合は共通デジタル出力線を3チャンネル以上としても良い。また、本実施形態ではすべての読み出し回路102、103、104、105、106、107、108の回路を画素の下側に配置して読み出しているが、読み出し回路の配置をこれに限定するものではない。例えば1ビット目は画素領域の上側、2ビット目は画素領域の下側というようにAD変換器102とデジタルメモリ103を上下に配置する。そして、それに対応してブロックデジタル出力線104や、バッファ回路105、ブロック選択手段106、共通デジタル出力線108、水平走査回路107も上下2セットに配置して画素領域の上下で2チャンネルの読み出しを行っても良い。第3の実施形態図9は、本発明の第3の実施形態による固体撮像装置の構成例を示すブロック図であり、図9において図1と同一回路部は同一符号を付しているため説明を省略する。本実施形態においては、ブロックデジタル出力線104がブロック選択手段106を介してバッファ回路105に接続されている。なお、本実施形態における読み出しのタイミングは第1の実施形態で説明した図6と同一タイミングで読み出すことが可能である。したがって詳細な説明を省略する。本実施形態においてバッファ回路105に図4に示すようなセンスアンプ回路を設けることで、デジタルメモリ103の出力を差動形式とするのと同様に、センスアンプの形式も差動形式とすることが可能である。この結果、ブロックデジタル出力線104のみでなく、ブロック間の読み出しにおいても図4のようなセンスアンプを用いた読み出しを行うことが容易となる。このセンスアンプを用いた構成の場合、ブロック間の信号の伝達をハイレベル、ローレベル間でフルスイングする必要がないため、高速かつ低消費電力であることは第1の実施形態で述べた通りである。第4の実施形態図10は、本発明の第4の実施形態による固体撮像装置の構成例を示すブロック図であり、図10において図1と同一回路部は同一符号を付しているため説明を省略する。また図11は第4の実施形態における読み出しのタイミングを示すタイミング図である。第1の実施形態においては、水平走査回路107が2つのビットを同時にハイレベルにしていたが、本実施形態における水平走査回路107は、1つのタイミングでは1つのビットをハイレベルにする。111は選択遅延回路であり、フリップフロップ回路と選択回路、マルチプレクサからなるロジック回路である。以下、図11のタイミング図を用いて動作を説明する。時刻t0~t1にかけて水平走査回路107の1ビット目がハイレベルになり、これに対応して一列目のデジタルメモリ103からの読み出しが有効になる。同様に、時刻t1~t2にかけて2ビット目がハイレベルになることで二列目のデジタルメモリ103からの読み出しが有効となる。これは、時刻t2~t3以降も同様である。ブロック選択手段106の1ブロック目は時刻t0~t4にかけて有効となり、2ブロック目は時刻t4~t8にかけて有効となる。時刻t0~t1にかけて有効となった1列目のデジタルメモリ103の読み出し結果は、バッファ回路105を経由する。これにより、クロックジェネレータ110から供給されるクロックに対して1クロック遅延し、選択遅延回路111の入力端子には時刻t1~t2にかけて信号が到達する。2~4ビット目も同様に、クロックジェネレータ110から供給されるクロックに対して1クロック遅延して選択遅延回路111の入力端子へ入力される。これに対して、5ビット目から8ビット目はバッファ回路105を二回通過する。したがって、5~8ビット目の読み出しが選択遅延回路111の入力端子に到達するまでには2クロックの遅延が発生する。その結果、時刻t4~t5にかけて読み出された5ビット目の信号は、時刻t6~t7の期間に選択遅延回路111の入力端子へと信号が到達する。9ビット目以降はさらに1クロック遅延し、13ビット目移行は9ビット目よりさらに1クロック遅延する。したがって、選択遅延回路111の入力端子には時刻t5~t6の期間及び、時刻t10~t11の期間といった時間にデータの隙間が発生している。このため、選択遅延回路111を用いてこのデータの隙間を修正している。この選択遅延回路111は水平走査回路107のブロック切り換え信号を基に遅延量を調整する。つまり1~4ビット目までは3クロック遅延させ、5~8クロックまでは2クロック遅延させる。このようにブロック毎に遅延量を変更することで、共通出力端子108には切れ目のないデータを、画素が配列された順番に出力することが可能となる。第5の実施形態図13は、前述の各実施形態の固体撮像装置を用いた本発明の第5の実施形態による撮像システム1000の構成例を示す図である。固体撮像装置1004は、前述の各実施形態で説明した固体撮像装置を含み、その他の撮像信号処理回路を含んだ構成である。その他の撮像信号処理回路とは、例えばオフセットやリニアリティならびに固定パターンノイズの補正であったり、出力信号処理部へデータを受け渡すための並び替えや、周波数変換等を行う為の回路である。なお、撮像信号処理回路はその一部もしくは全部を固体撮像装置1004外に形成しても良い。固体撮像装置1004はレンズ1002により結像された光学像を画像データとして変換する。1001は、レンズ1002のプロテクトとメインスイッチを兼ねるバリア、1002は、被写体の光学像を固体撮像装置1004に結像させる光学系であるレンズである。レンズ1002を通過した光量は、絞り1003によって可変される。信号処理部1007は、固体撮像装置1004から出力された画像データに対して各種の補正を行ったりデータを圧縮したりする。タイミング発生部1008は、信号処理部1007に各種タイミング信号を出力する。なお、1007、1008の各回路は固体撮像装置1004と同一チップ上に形成しても良い。撮像システム1000は、各種演算と撮像システム1000の全体を制御する全体制御演算部1009、画像データを一時的に記憶するためのメモリ部1010や、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部1011を備える。さらに、画像データの記録又は読み出しを行うための半導体メモリ等が着脱可能な記録媒体1012、外部コンピュータ等と通信するための外部インターフェースI/F部1013を備える。次に、図13に示す撮像システム1000の動作について説明する。バリア1001がオープンされるとメイン電源がオンされ、次に全体制御演算部1009等のコントロール系の電源がオンし、さらに、固体撮像装置1004等の撮像系回路の電源がオンされる。次に、露光量を制御する動作を行う。全体制御演算部1009は絞り1003を開放にし、このとき固体撮像装置1004から出力された信号は、信号処理部1007へ入力される。信号処理部1007は、その信号を基に、露出を求めるための演算を全体制御演算部1009に行わせる。この演算を行った結果により被写体の明るさを判断し、全体制御演算部1009は絞り1003を制御する。この判断は、例えば全体制御演算部1009に予め記憶されたデータの比較等によって行うことができる。次に、固体撮像装置1004から出力された信号を基に、高周波成分を取り出し被写体までの距離を求めるための演算を全体制御演算部1009で行う。その後、レンズ1002を駆動し、その状態で合焦しているか否かを判断し、合焦していないと判断したときは、再びレンズ1002を駆動し測距を行う。この判断は、例えば全体制御演算部1009に予め記憶されたデータの比較等によって行うことができる。そして、合焦していると判断された後に本露光が始まる。露光が終了すると、固体撮像装置1004から出力された画像信号は、信号処理部1007で処理された後に全体制御演算1009によってメモリ部1010に蓄積される。その後、メモリ部1010に蓄積されたデータは、全体制御演算部1009の制御により記録媒体制御I/F部1011を介して半導体メモリ等の着脱可能な記録媒体1012に記録される。また外部I/F部1013を介して直接コンピュータ等に入力しても良い。第1~第5の実施形態によれば、デジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力する。第1~第4の実施形態の固体撮像装置は、光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域101を有する。複数のアナログデジタル変換器102は、画素領域101の列に対応して設けられるとともに、複数の画素の光電変換により得られたアナログ信号をデジタル信号に変換する。複数のデジタルメモリ103は、アナログデジタル変換器102により変換されたデジタル信号を保持する。複数のブロックデジタル出力線104は、複数のデジタルメモリ103をブロックとして、そのブロックに対応して設けられるとともに、そのブロックに含まれる複数のデジタルメモリ103に保持されたデジタル信号を出力する。共通デジタル出力線108は、複数のブロックデジタル出力線104からのデジタル信号を出力する。バッファ回路105は、ブロックデジタル出力線104と共通デジタル出力線108との間に設けられ、ブロックデジタル出力線104からのデジタル信号をバッファリングする。ブロック選択手段106は、ブロックデジタル出力線104と共通デジタル出力線108との間に設けられ、共通デジタル出力線108と電気的に接続されるブロックデジタル出力線104を切り替え可能である。水平走査回路107は、デジタルメモリ103の読み出し順番を制御する。その際、水平走査回路107は、図11に示すように、デジタルメモリ103が配列された順番1ビット~10ビットに、デジタルメモリ103に保持されたデジタル信号が共通デジタル出力線108に出力されるように制御する。図2に示すバッファ回路105は、CMOSインバータを有する。また、図3に示すバッファ回路105は、入力信号をクロックに同期化させる同期化遅延回路を有する。また、図4に示すバッファ回路105は、入力差動信号を比較して論理を確定する比較回路を有する。図10において、選択遅延回路111は、共通デジタル出力線108とブロックデジタル出力線104との間に設けられ、ブロック毎に遅延量の制御を行う。図7において、ブロックデジタル出力線104は、ブロックにつき複数設けられ、一のブロックに含まれる複数のデジタルメモリ103に保持されたデジタル信号が並列して出力される。水平走査回路107は、隣接するブロックに含まれるデジタルメモリ103であって、隣接するデジタルメモリ103に保持されたデジタル信号が、対応するブロックデジタル出力線104に同じタイミングで出力されるように制御する。また、図6において、水平走査回路107は、ブロックの切れ目においてもデジタル信号の出力が途切れないように、デジタルメモリ103の読み出しタイミングを制御する。第5の実施形態の撮像システム1000は、図13において、第1~第4の実施形態の固体撮像装置1004と、画素領域101に光像を形成する光学系レンズ1002と、固体撮像装置1004から出力された信号を処理する信号処理部1007とを有する。以上のように、第1~第5の実施形態によれば、デジタルメモリ103の出力線を複数のブロックに分割し、なおかつ出力信号を画素配列順に順番に読み出すことが可能となる。これにより、デジタルメモリ103に一時保存されたデジタル信号を高速に読み出すことが可能となる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。