"第1入力信号の位相を分離して互いに異なる位相を有する多数個の第1内部信号を生成し、第1制御信号に対応して前記多数個の内部信号を出力する第1ドライビング部と、第2入力信号を遅延し、遅延された信号を第2制御信号に対応して出力する第2ドライビング部とを備えることを特徴とする半導体装置。前記第1入力信号及び第2入力信号が、同じであることを特徴とする請求項1に記載の半導体装置。前記第1ドライビング部が、前記第1入力信号の位相を分離して位相が互いに相補的な2つの第1内部信号を生成する位相分離器と、該位相分離器から出力された信号を前記第1制御信号に対応して出力する第1ドライバーとを備えることを特徴とする請求項2に記載の半導体装置。前記第2ドライビング部が、前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延して出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第2制御信号に対応して出力する第2ドライバーとを備えることを特徴とする請求項3に記載の半導体装置。前記第2入力信号が、位相が反対である2つの信号を備え、前記遅延チューニング部が、入力信号が反転された信号を出力することを特徴とする請求項4に記載の半導体装置。前記第2ドライバーが、前記第1ドライバーより少ないタイミング遅延を有することを特徴とする請求項4に記載の半導体装置。前記位相分離器及び遅延チューニング部が、各々インバータ及びMOSキャパシタから構成された遅延素子を備えることを特徴とする請求項6に記載の半導体装置。本発明は、前記のような従来の技術の問題を解決するために提案されたものであって、その目的は、入力クロックの周波数が高まっても、第2DLLクロックFCLK_DLLOEにより、ライジング/ポーリングアウトイネーブル信号R/FOUTENを生成することができる動作マージンを確保することにより、DRAMの動作周波数を高めることができる遅延固定ループを提供することにある。上記の目的を達成するために以下に示す遅延固定ループの出力ドライバー、遅延固定ループ及び半導体装置を提供する。すなわち、本発明に係る遅延固定ループの出力ドライバーは、遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第1DLLクロックを生成し、第1タイミング遅延によってドライビングする第1ドライビング部と、前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第2DLLクロックを生成し、前記第1タイミング遅延より少ない第2タイミング遅延によってドライビングする第2ドライビング部とを備えることを特徴とする。好ましくは、前記第1ドライビング部及び第2ドライビング部が、前記遅延固定ループから同じクロックが入力されることを特徴とする。また、前記第2DLLクロックが、前記第1DLLクロックより早い位相の立ち上がりエッジを有することを特徴とする。さらに好ましくは、前記第1ドライビング部が、前記遅延固定ループから出力されたクロックの位相を分離し、位相が互いに相補的な2つのクロックを生成する位相分離器と、該位相分離器から出力された信号を前記第1DLLクロックでドライビングする第1ドライバーとを備えることを特徴とする。また、前記第2ドライビング部が、前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第2DLLクロックでドライビングする第2ドライバーとを備えることを特徴とする。また、前記第2ドライバーが、前記第1ドライバーより少ないタイミング遅延を有することを特徴とする。さらに好ましくは、前記位相分離器と遅延チューニング部が、各々インバータ及びMOSキャパシタから構成された遅延素子を備えることを特徴とする。また、前記遅延チューニング部が、インバータ端によってデフォルトされることを特徴とする。さらに、前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする。さらに好ましくは、前記第1ドライバーが、第1イネーブル信号により駆動され、前記第2ドライバーが、第2イネーブル信号により駆動されることを特徴とする。また、前記第1ドライバーが、前記第1イネーブル信号及び前記位相分離器の出力が入力される第1NANDゲートと、該第1NANDゲートの出力ノードに直列に接続された偶数個の第1インバータ端とを備えることを特徴とする。また、前記第2ドライバーが、前記第2イネーブル信号及び前記遅延チューニング部の出力が入力される第2NANDゲートと、該第2NANDゲートの出力ノードに直列に接続され、前記第1インバータ端より少ない個数の奇数個の第2インバータ端とを備えることを特徴とする。次に、本発明に係る遅延固定ループは、外部クロックを受信し、内部クロックを生成するクロックバッファと、前記内部クロック、及び自体の出力がフィードバックされて位相を比較し、前記内部クロックの位相の更新を行う位相更新部と、該位相更新部から出力されたクロックを受信し、読み出しデータの出力に用いられる第1DLLクロックを生成し、第1タイミング遅延でドライビングする第1ドライビング部と、前記位相更新部から出力されたクロックを受信し、書き込み動作時に、電流消費の低減のために用いられる第2DLLクロックを生成し、前記第1タイミング遅延より少ない第2タイミング遅延でドライビングする第2ドライビング部とを備えることを特徴とする。好ましくは、前記第1ドライビング部が、前記デューティサイクル補正回路から出力されたクロックの位相を分離し、位相が互いに相補的な2つのクロックを生成する位相分離器と、該位相分離器から出力された信号を前記第1DLLクロックでドライビングする第1ドライバーとを備えることができる。このとき、前記第2ドライビング部が、前記デューティサイクル補正回路から出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第2DLLクロックでドライビングする第2ドライバーとを備えることができる。また、好ましくは、前記遅延チューニング部が、前記位相分離器より少ない遅延値であって、前記第2ドライバーが、前記第1ドライバーより少ないタイミング遅延を有することができる。また、前記位相分離器及び遅延チューニング部が、各々インバータ及びMOSキャパシタから構成された遅延素子を備え、前記遅延チューニング部が、インバータの一端によってデフォルトされることができる。さらに、前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする。また、好ましくは、前記第1ドライバーが、第1イネーブル信号により駆動され、前記第2ドライバーが、第2イネーブル信号により駆動されることができるのであり、前記第1ドライバーが、前記第1イネーブル信号及び前記位相分離器の出力が入力される第1NANDゲートと、該第1NANDゲートの出力ノードに直列に接続された偶数個の第1インバータ端とを備えることが可能であり、前記第2ドライバーが、前記第2イネーブル信号及び前記遅延チューニング部の出力が入力される第2NANDゲートと、該第2NANDゲートの出力ノードに直列に接続され、前記第1インバータ端より少ない個数の奇数個の第2インバータ端を備えることができる。そして、好ましくは、前記位相更新部は、前記内部クロックを受信し、位相を遅延させて出力する位相遅延部と、該位相遅延部の出力であるクロックのデューティサイクルを補正するデューティサイクル補正回路と、該デューティサイクル補正回路の出力がフィードバックされる遅延複製モデルと、該内部クロックを基準クロックとし、前記遅延複製モデルの出力との位相差を検出する位相比較部と、該位相比較部から出力信号が入力され、前記位相遅延部の遅延値を制御する遅延制御部とを備えることができる。次に、本発明に係る半導体装置は、第1入力信号の位相を分離して互いに異なる位相を有する多数個の第1内部信号を生成し、第1制御信号に対応して前記多数個の内部信号を出力する第1ドライビングブロックと、第2入力信号を遅延し、遅延された信号を第2制御信号に対応して出力する第2ドライビングブロックとを備えることを特徴とする。また、第1入力信号の位相を分離して互いに異なる位相を有する多数個の第1内部信号を生成し、第1制御信号に対応して前記多数個の内部信号を出力する第1ドライビング部と、第2入力信号を遅延し、遅延された信号を第2制御信号に対応して出力する第2ドライビング部とを備えることを特徴とする。好ましくは、前記第1入力信号及び第2入力信号が、同じであることを特徴とする。さらに好ましくは、前記第1ドライビング部が、前記第1入力信号の位相を分離して位相が互いに相補的な2つの第1内部信号を生成する位相分離器と、該位相分離器から出力された信号を前記第1制御信号に対応して出力する第1ドライバーとを備えることを特徴とする。また、前記第2ドライビング部が、前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延して出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第2制御信号に対応して出力する第2ドライバーとを備えることを特徴とする。さらに、前記第2入力信号が、位相が反対である2つの信号を備え、前記遅延チューニング部が、入力信号が反転された信号を出力することを特徴とする。さらに好ましくは前記第2ドライバーが、前記第1ドライバーより少ないタイミング遅延を有することを特徴とする。また、前記位相分離器及び遅延チューニング部が、各々インバータ及びMOSキャパシタから構成された遅延素子を備えることを特徴とする。本発明は、DLLを用いるDRAMをはじめとする半導体素子において、周波数が高まるほどクロックの生成マージンが不足することから、DRAMの動作周波数を高めることができないという問題を解決する。以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。図7は、本発明に係るドライバーを備えた遅延固定ループDLLのブロック構成図である。同図に示すように、外部クロックCLK,CLKBを受信して内部クロックを生成するクロックバッファ100と、内部クロック及び自体の出力がフィードバックされ、位相を比較して内部クロックの位相の更新を行う位相更新部200と、位相更新部200から出力されたクロックが入力され、かつ、読み出しデータの出力のために用いられる第1DLLクロックR/FCLK_DLLを生成し、タイミング遅延を相対的に大きくしてドライビングする第1ドライビング部300、及び位相更新部200から出力されたクロックが入力されて書き込み動作の際の電流消費の低減のために用いられる第2DLLクロックR/FCLK_DLLOEを生成し、タイミング遅延を相対的に小さくしてドライビングする第2ドライビング部400を備えて構成される。このように、本発明は、第2DLLクロックR/FCLK_DLLOEのタイミング遅延を、第1DLLクロックR/FCLK_DLLのタイミング遅延より小さくさせ、第2DLLクロックFCLK_DLLOEによりライジング/ポーリングアウトイネーブル信号R/FOUTENを生成できる動作マージンを確保するようにしたものである。位相更新部200は、従来の技術でも説明したように、内部クロックが入力され、かつ、位相を遅延させて出力する位相遅延部210、位相遅延部210の出力であるクロックのデューティサイクルを補正するデューティサイクル補正回路220、デューティサイクル補正回路220の出力IFBF_CLKがフィードバックされる遅延複製モデル部230、内部クロックを基準クロックREF_CLKにして遅延複製モデル部230の出力FBR_CLKとの位相差を検出する位相比較部240、及び位相比較部240から出力信号を受信して位相遅延部210の遅延値を制御する遅延制御部250を備えて構成される。重要なことは、本発明は、第2DLLクロックR/FCLK_DLLOEのタイミング遅延を、第1DLLクロックR/FCLK_DLLのタイミング遅延より小さくするためにDLL出力ドライバーの構成を違えているということである。すなわち、第1DLLクロックR/FCLK_DLLのための第1ドライビング部300及び第2DLLクロックR/FCLK_DLLOEのための第2ドライビング部400のタイミング遅延を違える構成である。図8は、本発明に係るDLL出力ドライバー300,400の細部の構成図である。同図に示すように、第1ドライビング部300は、デューティサイクル補正回路から出力されたクロックIFBCLKR/Fの位相を分離して位相が互いに相補的な2つのクロックを生成する位相分離器310と、位相分離器310から出力された信号を第1DLLクロックR/FCLK_DLLにドライビングする第1ドライバー320とから構成される。また、第2ドライビング部400は、デューティサイクル補正回路から出力されたクロックIFBCLKR/Fが入力され、位相分離器310より少ない遅延値に遅延チューニングして出力する遅延チューニング部410と、遅延チューニング部410から出力された信号を第2DLLクロックR/FCLK_DLLOEにドライビングする第2ドライバー420とから構成される。位相分離器310は、図5において説明したような構成を有するものであり、第1ドライバー320は、図4において説明したような構成を有するものであり、ここでは、その重複説明を省略する。遅延チューニング部410は、一組の第2DLLクロックFCLK_DLLOE,RCLK_DLLOEに対応するよう2個で構成され、第2ドライバー420もやはり2個で構成される。すなわち、デューティサイクル補正回路の出力クロックIFBCLKRが入力されて遅延チューニングさせた後、イネーブル信号DRVOE_ENによりチューニングされるクロックをドライビングして第2DLLクロックFCLK_DLLOEを生成し、デューティサイクル補正回路の出力クロックIFBCLKFが入力されて遅延チューニングさせた後、イネーブル信号DRVOE_ENによりチューニングされるクロックをドライビングして第2DLLクロックRCLK_DLLOEを生成する。図9は、第2ドライバー420の実施回路図であって、第1ドライバー320図4参照と違い、インバータの一端が少ない。すなわち、少ないタイミング遅延を有する。具体的に、第1ドライビング部図8の320、回路図は図4は、第1イネーブル信号DRV_EN及び位相分離器310の出力がそれぞれ入力されるNANDゲートと、NANDゲートの出力ノードに直列に接続された偶数個のインバータ端を備える一方、第2ドライビング部420は、第2イネーブル信号DRVOE_EN及び遅延チューニング部410の出力が入力されるNANDゲートと、NANDゲートの出力ノードに直列に接続され、第1ドライビング部320のインバータ端より少ない個数の奇数個のインバータ端を備える。図10は、遅延チューニング部410の実施回路図であって、オプション処理によりインバータの一端でデフォルトされていることがわかる。すなわち、位相分離器図8の310、回路図は図5及び遅延チューニング部410は、各々インバータ及びMOSキャパシタから構成された遅延素子を備えているが、位相分離器310とは異なり、遅延チューニング部410は、インバータの一端でデフォルトされており、相対的に小さなタイミング遅延を有する。遅延チューニング部410の入力と出力は、互いに位相が反対である。具体的に、遅延チューニング部は、入力端INによってデューティサイクル補正回路の出力IFBCLKR、IFBCLKFが入力され、2つのインバータINV530_1,INV530_2及び2つのMOSキャパシタオプション部MC530_1,MC530_2から構成されたチューニング回路部、メタルオプション処理により、前記チューニング回路部の出力信号と前記入力端の信号のうち、いずれか1つを選択するオプション処理部MO、及び前記オプション処理部MOから出力される信号を反転させる1つのインバータINV530_3を備える。図11は、本発明に係る遅延固定ループの各信号のタイミング図である。同図に示すように、第2DLLクロックR/FCLK_DLLOEを、第1DLLクロックR/FCLK_DLLより位相を早めることによって、ライジング/ポーリングアウトイネーブル信号R/FOUTENの生成時点を早め、従来の技術によるタイミング図である図2と比較したとき、従来のマージンに比べ、充分なマージンが確保されることが明確となる。尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。"