基板上に設けられた窒化物半導体からなるチャネル層と、前記チャネル層上に設けられたInAlN電子供給層と、前記InAlN電子供給層上に設けられ、膜厚が100nm以上のGaNキャップ層と、前記InAlN電子供給層上に設けられたゲート電極と、前記InAlN電子供給層上に前記ゲート電極を挟んで設けられたソース電極とドレイン電極と、を具備することを特徴とする半導体装置。前記GaNキャップ層内にゲートリセスが設けられ、前記ゲート電極の下面は、前記ゲートリセスの底面に設けられていることを特徴とする請求項1記載の半導体装置。前記ゲートリセスは、前記InAlN電子供給層に達していることを特徴とする請求項2記載の半導体装置。前記ゲートリセスは、前記GaNキャップ層内に底面を有することを特徴とする請求項2記載の半導体装置。前記ゲートリセスの側面と前記ゲート電極の側面とは接していることを特徴とする請求項2から4のいずれか一項記載の半導体装置。前記ゲートリセスの側面と前記ゲート電極の側面とは離間していることを特徴とする請求項2から4のいずれか一項記載の半導体装置。前記ゲートリセスの側面は上面側に向かって開口が広がるテーパ形状であることを特徴とする請求項1から6のいずれか一項記載の半導体装置。前記GaNキャップ層内にソースリセスおよびドレインリセスが設けられ、前記ソース電極および前記ドレイン電極の下面は、それぞれ前記ソースリセスおよび前記ドレインリセスの底面に設けられていることを特徴とする請求項1から7のいずれか一項記載の半導体装置。前記InAlN電子供給層のIn組成比が0.1以上かつ0.2以下であることを特徴とする請求項1から8のいずれか一項記載の半導体装置。前記チャネル層の材料は、GaNであることを特徴とする請求項1から9のいずれか一項記載の半導体装置。前記GaNキャップ層の膜厚は、300nm以下であることを特徴とする請求項1から10のいずれか一項記載の半導体装置。前記GaNキャップ層の膜厚は、150nm以上であることを特徴とする請求項1から10のいずれか一項記載の半導体装置。前記GaNキャップ層の膜厚は、200nm以上であることを特徴とする請求項1から10のいずれか一項記載の半導体装置。窒化物半導体を用いたFETにおいては、電流コラプスを抑制することが課題となっている。電流コラプスの原因としては、窒化物半導体の結晶成長に起因する格子欠陥に電子がトラップされる場合と、窒化物半導体層の表面に形成されたトラップに電子がトラップされる場合と、が考えられる。本発明は、上記課題に鑑み、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することを目的とする。本発明は、基板上に設けられた窒化物半導体からなるチャネル層と、前記チャネル層上に設けられたInAlN電子供給層と、前記InAlN電子供給層上に設けられ、膜厚が100nm以上のGaNキャップ層と、前記InAlN電子供給層上に設けられたゲート電極と、前記InAlN電子供給層上に前記ゲート電極を挟んで設けられたソース電極とドレイン電極と、を具備することを特徴とする半導体装置である。本発明によれば、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することができる。上記構成において、前記GaNキャップ層内にゲートリセスが設けられ、前記ゲート電極の下面は、前記ゲートリセスの底面に設けられている構成とすることができる。上記構成において、前記ゲートリセスは、前記InAlN電子供給層に達している構成とすることができる。上記構成において、前記ゲートリセスは、前記GaNキャップ層内に底面を有する構成とすることができる。上記構成において、前記ゲートリセスの側面と前記ゲート電極の側面とは接している構成とすることができる。上記構成において、前記ゲートリセスの側面と前記ゲート電極の側面とは離間している構成とすることができる。上記構成において、前記ゲートリセスの側面は上面側に向かって開口が広がる順テーパ形状である構成とすることができる。上記構成において、前記GaNキャップ層内にソースリセスおよびドレインリセスが設けられ、前記ソース電極および前記ドレイン電極の下面は、それぞれ前記ソースリセスおよび前記ドレインリセスの底面に設けられている構成とすることができる。上記構成において、前記InAlN電子供給層のIn組成比が0.1以上かつ0.2以下である構成とすることができる。上記構成において、前記チャネル層の材料は、GaNである構成とすることができる。上記構成において、前記GaNキャップ層の膜厚は、300nm以下である構成とすることができる。上記構成において、前記GaNキャップ層の膜厚は、150nm以上である構成とすることができる。上記構成において、前記GaNキャップ層の膜厚は、200nm以上である構成とすることができる。本発明によれば、窒化物半導体層の表面に形成されたトラップに起因する電流コラプスを抑制することができる。以下、図面を参照し本発明の実施例について説明する。図1は、比較例1に係る半導体装置の断面図である。図1を参照し、SiC基板10上にGaNチャネル層12、GaNチャネル層12上にInAlN電子供給層14が形成されている。GaNチャネル層12とInAlN電子供給層14との界面のGaNチャネル層12側には2次元電子ガスが形成される。2次元電子ガスが形成される領域がチャネルとして機能する。InAlN電子供給層14上にゲート電極20、ゲート電極20を挟むようにソース電極22およびドレイン電極24が形成されている。ソース電極22とゲート電極20との間およびゲート電極20とドレイン電極24との間のInAlN電子供給層14上には保護膜として絶縁膜26が形成されている。比較例1のようなHEMTは、InAlNを電子供給層として用いることで、AlGaN層を電子供給層として用いる場合に比べ、GaN層との格子歪が少なく、高周波特性に優れている。例えば、InAlN層のIn組成比を0.1以上かつ0.2以下とすることにより、InAlN層とGaN層との格子歪みがほとんど生じない。しかしながら、InAlN電子供給層14を用いたHEMTにおいてもAlGaN電子供給層を用いたHEMTと同様に電流コラプスが生じる。電流コラプスの原因として、電子供給層またはGaNキャップ層の表面等の窒化物半導体層の表面に生成される電子トラップに電子が捕獲されることが挙げられる。窒化物半導体層の表面状態が不安定なため、窒化物半導体層の成長時またはウエハプロセス処理中に、窒化物半導体層の表面の電子トラップが生成されてしまう。半導体層の表面に形成される電子トラップの問題はGaAs系のFETにおいても生じる。GaAs系のFETにおいては、チャネル層からGaAsキャップ層上面までの距離を100nm~200nm程度遠ざける。これにより、半導体層の表面GaAsキャップ層の上面に形成された電子トラップにチャネルの電子が捕獲されることを抑制できる。一方、窒化物半導体を用いたAlGaN電子供給層を有するHEMTにおいては、AlGaNとGaNとの格子定数の差からAlGaN電子供給層上に厚いGaNキャップ層を形成することが難しかった。厚いGaNキャップ層を形成するとGaNキャップ層内にピエゾ電荷が生成されてしまうためである。このため、GaNキャップ層の膜厚は10nm程度以下であった。しかしながら、GaNキャップ層表面の電子トラップに起因する電流コラプスを抑制するためには、GaNキャップ層表面と2次元電子ガスとの距離を離すことが好ましく、GaNキャップ層の膜厚は10nmでは不十分である。InAlN層はGaN層と格子定数を整合させることが可能である。このため、InAlN電子供給層上のGaNキャップ層を厚くしても、GaNキャップ層内にはピエゾ電荷が生成されにくい。これにより、GaNキャップ層の膜厚の制約がなくなり、GaNキャップ層の膜厚を任意に設定できる。そこで、InAlN電子供給層上にGaNキャップ層を設けたHEMTを作製し、GaNキャップ層の膜厚に対する電流コラプスを評価した。図2aおよび図2bは、それぞれ比較例2および実施例1に係る半導体装置の断面図である。図2aおよび図2bを参照し、図1の比較例1と比較して、InAlN電子供給層14上にGaNキャップ層16が設けられている。ゲート電極20、ソース電極22およびドレイン電極24は、GaNキャップ層16上に形成されている。ソース電極22とゲート電極20との間およびゲート電極20とドレイン電極24との間のGaNキャップ層16上には絶縁膜26が形成されている。その他の構成は、比較例1の図1と同じであり説明を省略する。比較例2では、GaNキャップ層16の膜厚Tcapが小さく、実施例1では、膜厚Tcapが大きい。作製した比較例2および実施例1においては、GaNチャネル層12、InAlN電子供給層14およびGaNキャップ層16を、MOCVDMetalOrganicChemicalVaporDeposition法を用い形成した。なお、SiC基板10とGaNチャネル層12との間には、SiC基板10側からAlN層、AlGaN層が、この順で積層されたバッファ層が形成されている図示せず。以下実施例2~実施例5も同様である。GaNチャネル層12およびInAlN電子供給層14の膜厚は、それぞれ1000nmおよび10nmである。InAlN電子供給層14のIn組成比InXAlX-1NとしたときのXは0.17である。ゲート電極20として、下からNi層およびAu層を蒸着法およびリフトオフ法を用い形成する。ゲート長は0.6μmである。ソース電極22およびドレイン電極24として、下からTi層およびAl層を蒸着法およびリフトオフ法を用い形成する。絶縁膜26として窒化シリコンSiN膜をCVD法を用い形成する。図3は、比較例2および実施例1に係るHEMTのGaNキャップ層の膜厚に対する電流コラプスを示す図である。図3において、横軸はGaNキャップ層16の膜厚Tcapである。縦軸はIds50V/Ids0Vを示している。Ids50V/Ids0Vは、電流コラプスを示す指標であり、0に近ければ電流コラプスが大きく、100に近ければ電流コラプスが小さいことを示している。Ids50V/Ids0Vの測定方法について説明する。ドレイン-ソース電圧Vds=0Vかつゲート-ソース電圧Vgs=-3Vとする。この状態で、Vds=5VかつVgs=2Vのパルスを印加する。これにより、Vds=5VかつVgs=2Vにおけるドレイン電流Ids0Vを測定する。パルス幅は4μ秒であり、パルスのデュティ比は1である。同様に、Vds=50Vかつ電圧Vgs=-3Vとする。この状態で、Vds=5VかつVgs=2Vのパルスを印加することにより、Vds=5VかつVgs=2Vにおけるドレイン電流Ids50Vを測定する。このようにして、Ids50V/Ids0Vが求められる。図3に示すように、GaNキャップ層16の膜厚Tcapが100nm以上となると、Ids50V/Ids0Vが80以上となる。以上のように、実施例1によれば、電子供給層としてGaN層と格子整合し易いInAlN電子供給層14を用いる。InAlN電子供給層14上にGaNキャップ層16を設けることにより、GaNキャップ層16を厚膜化することができる。そして、GaNキャップ層16の膜厚を100nm以上とする。これにより、GaNキャップ層16の表面と2次元電子ガスとの距離を確保することができる。したがって、GaNキャップ層16の表面に形成された電子トラップに電子が捕獲されることを抑制できる。よって、電流コラプスを抑制できる。GaNキャップ層16の膜厚は150nm以上が好ましく、200nm以上がより好ましい。一方、GaNキャップ層16の成長時間等の観点からGaNキャップ層16の膜厚は300nm以下が好ましい。実施例2は、GaNキャップ層にリセスを有する例である。図4aおよび図4bは、実施例2に係る半導体装置の断面図である。図4aおよび図4bに示すように、GaNキャップ層16内にゲートリセス18が設けられ、ゲート電極20の下面は、ゲートリセス18の底面に設けられている。図4aの例では、ゲートリセス18は、InAlN電子供給層14に達している。ゲート電極20は、InAlN電子供給層14上に直接形成されている。図4bの例では、ゲートリセス18は、GaNキャップ層16内に底面を有する。ゲート電極20はGaNキャップ層16の一部を介しInAlN電子供給層14上に形成されている。その他の構成は実施例1の図2bと同じであり、説明を省略する。実施例1においては、GaNキャップ層16上にゲート電極20を形成するため、GaNキャップ層16が厚くなると閾値電圧が深くなる。閾値電圧が深すぎると、ゲート電圧によりドレイン電流の変調をさせずらくなる。実施例2によれば、GaNキャップ層16が厚くなっても、ゲートリセス18の底面上にゲート電極20が形成されるため、閾値電圧が深くなりすぎることを抑制できる。また、ゲートリセス18によりInAlN電子供給層14およびGaNキャップ層16内の電界分布が緩和され、ゲート-ドレイン耐圧を向上できる。さらに、電界分布の緩和により電流コラプスもより抑制できる。さらに、ゲートリセス18を設けることで、閾値電圧の制約がなくなり、GaNキャップ層16の膜厚の制約がさらになくなる。AlGaN電子供給層とGaNキャップ層構造のHEMTの場合、ゲートリセスを形成する際に塩素系のガスを用いドライエッチングする。このため、AlGaN層とGaN層とのエッチング選択比を確保できない。一方、図4aの構造においては、GaNキャップ層16にゲートリセス18を形成する際に、エッチングガスとして、Cl2、BCl3およびBCl4の少なくとも1種を含むガス用い、エッチャング装置としてRIEReactiveIonEtching装置、ICPInductiveCoupledPlasma型エッチング装置またはECRElectronCyclotronResonance型エッチング装置を用いることができる。これにより、InAlN層とGaN層とのエッチング選択比を確保できる。よって、InAlN電子供給層14をストッパとしてGaNキャップ層16をエッチングできる。よって、ゲートリセス18の深さのばらつきを抑制し、閾値電圧のばらつきを抑制することができる。図4bのように、ゲートリセス18のためのエッチングを時間制御により行い、ゲートリセス18の底面がGaNキャップ層16内に有するようにしてもよい。これにより、InAlN電子供給層14の上面を露出することなく、ゲートリセス18およびゲート電極20を形成することができる。このため、ゲート電極20と半導体層との界面を安定に保つことができるいっぽう、InAlNなどのAlを含む層が表面に暴露された場合、その表面が酸化されやすく、またモフォロジーが悪化するなどから、ゲート電極20と半導体層との界面を安定に保つことが難しくなる。なお、ゲート電極20下のGaNキャップ層16の膜厚t1は、GaNキャップ層16が表面保護機能を有すればよいため、単位格子数個分である2nm以上であることが好ましい。製造ばらつきを考慮すると、膜厚t1は、6nm以上であることが好ましい。また、閾値電圧を深くしないため、10nm以下が好ましい。さらに、図4aおよび図4bのように、ゲートリセス18の側面とゲート電極20の側面とは接するようにすることができる。これにより、窒化物半導体層の表面と2次元電子ガスとの距離が短い領域をなくすことができる。よって、電流コラプスをより抑制することができる。実施例3は、ゲートリセスの側面とゲート電極の側面とが離間している例である。図5aおよび図5bは、実施例3に係る半導体装置の断面図である。図5aおよび図5bに示すように、ゲートリセス18の側面とゲート電極20の側面とが離間している。図5aの例では、ゲートリセス18は、InAlN電子供給層14に達している。図5bの例では、ゲートリセス18は、GaNキャップ層16内に底面を有する。その他の構成は実施例2の図4aおよび図4bと同じであり、説明を省略する。実施例3によれば、ゲートリセス18の側面とゲート電極20の側面とが離間している。これにより、ゲート電極20とGaNキャップ層16との間の寄生容量を抑制できる。よって、実施例2に係る半導体装置より高周波数における動作に適している。電流コラプスを抑制するためには、ゲートリセス18の側面とゲート電極20の側面との幅W1は1μm以下であることが好ましい。また、電界緩和の観点から幅W1は0.2μm以上であることが好ましい。図5aの構造においては、図4aと同様に、閾値電圧のばらつきを抑制できる。図5bの構造においては、GaNキャップ層16により、InAlN電子供給層14の露出を抑制できる。これにより、絶縁膜26と半導体層との界面を安定に保つことができる。ゲート電極20下のGaNキャップ層16の膜厚t1は、実施例2の図4bと同様に、2nm以上かつ6nm以下が好ましい。実施例4は、ソース電極およびドレイン電極をGaNキャップ層に埋め込む例である。図6aおよび図6bは、実施例4に係る半導体装置の断面図である。図6aおよび図6bに示すように、GaNキャップ層16内にソースリセス23およびドレインリセス25が設けられている。ソース電極22およびドレイン電極24の下面は、それぞれソースリセス23およびドレインリセス25の底面に設けられている。その他の構成は、実施例3の図5aおよび実施例2の図4aと同じであり説明を省略する。GaNキャップ層16が厚くなると、オーミック特性が劣化し、ソース電極22とドレイン電極24間のコンダクタンスが低下する。実施例4によれば、ソース電極22およびドレイン電極24をGaNキャップ層16に埋め込むため、ソース電極22およびドレイン電極24の下面をGaNチャネル層12内の2次元電子ガスの近くに形成できる。よって、オーミック特性の劣化を抑制できる。また、ソース電極22の側面とソースリセス23の側面とは接しており、ドレイン電極24とドレインリセス25の側面とは接していることが好ましい。これにより、オーミック特性をより向上させることができる。なお、実施例3の図5bまたは実施例2の図4bの構造において、ソース電極22およびドレイン電極24をGaNキャップ層16に埋め込んでもよい。また、ソースリセス23およびドレインリセス24の底面はGaNキャップ層16内に形成されていてもよい。実施例5は、ゲートリセスの側面が傾斜している例である。図7は、実施例5に係る半導体層地の断面図である。図7に示すように、ゲートリセス18の側面が、ゲートリセス18の開口が上に行くほど大きくなるように傾斜している。このように、ゲートリセス18の側面は上面側に向かって開口が広がる順テーパ形状である。これにより、GaNキャップ層16内の電界をより緩和させることができる。その他の構成は、実施例4の図6aと同じであり、説明を省略する。実施例2から実施例4に係る半導体装置において、ゲートリセス18の側面は順テーパ形状とすることもできる。実施例1から実施例5において、InAlN電子供給層14のIn組成比は0.1以上かつ0.2以下とすることができる。これにより、GaNキャップ層16とInAlN電子供給層14との格子歪みを抑制できる。InAlN電子供給層14のIn組成比は0.15以上かつ0.2以下とすることがより好ましい。実施例1から実施例5において、窒化物半導体からなるチャネル層の例としてチャネル層の材料がGaNであるGaNチャネル層12について説明したが、窒化物半導体からなるチャネル層の材料は、InAlN電子供給層14よりバンドギャップの小さい窒化物半導体であればよい。窒化物半導体としては、例えば、InN、InGaN、InAlGaN等を用いることができる。さらに、絶縁膜26として窒化シリコン膜を例に説明したが、酸化シリコン膜、酸化アルミニウム膜等を用いることもできる。また、SiC基板10以外にも、Si基板、サファイア基板、GaN基板等を用いることもできる。ゲート電極20は、実施例1の図2bのように、GaNキャップ層16を介しInAlN電子供給層14上に形成されていてもよい。また、ゲート電極20は、実施例2の図3aまたは実施例3の図4aのように、InAlN電子供給層14上に直接形成されていてもよい。さらに、ゲート電極20は、実施例2の図3bまたは実施例3の図4bのように、GaNキャップ層16に形成されたゲートリセス18下のGaNキャップ層16の一部を介しInAlN電子供給層14上に形成されていてもよい。ソース電極22およびドレイン電極24は、実施例1の図2b、実施例2の図3aおよび図3b、並びに実施例3の図4aおよび図4bのように、GaNキャップ層16を介しInAlN電子供給層14上に形成されていてもよい。また、ソース電極22およびドレイン電極24は、実施例4の図6aおよび図6bのように、InAlN電子供給層14上に直接形成されていてもよい。さらに、ソース電極22およびドレイン電極24は、GaNキャップ層16に形成されたそれぞれソースリセス23およびドレインリセス25下のGaNキャップ層16の一部を介しInAlN電子供給層14上に形成されていてもよい。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。