複数の呼状態の1つおよび時分割多重アクセスTDMAフレームのタイムスロットに基づいて、複数の信号処理状態の1つで動作するように各々が構成された複数の回路部品であって、これにより前記複数の呼状態の各々に対する信号処理状態のセットを形成し、前記複数の信号処理状態の各々は、前記複数の回路部品の各々に対して、オン電力消費レベル、オフ電力消費レベルまたは中間電力消費レベルを有している複数の回路部品と、前記複数の回路部品に結合され、前記電力消費レベルを与えるように構成された電力インタフェース回路とを備え、前記複数の回路部品の少なくとも1つは、TDMAフレームのタイムスロットに基づいて、前記複数の信号処理状態の間を遷移して、前記信号処理状態の前記セットが前記TDMAフレームのタイムスロットに基づいて変化することを特徴とするTDMA無線加入者ユニット。複数のクロックをさらに備え、前記複数の信号処理状態の現在の1つに基づいて、前記複数のクロックの1つが、前記複数の回路部品の各々に対して選択され、前記複数のクロックは、前記複数の回路部品に結合されたソフトウエア制御されたレジスタによって生成されることを特徴とする請求項1に記載のTDMA無線加入者ユニット。前記複数の信号処理状態の少なくとも1つは、スリープ状態を含むことを特徴とする請求項1に記載のTDMA無線加入者ユニット。前記複数の信号処理状態は、オフ状態、スリープ状態および活性状態を含み、前記スリープ状態は、前記活性状態への遷移に応答して処理を再開する動作状態情報を保持することを含むことを特徴とする請求項1に記載のTDMA無線加入者ユニット。時分割多重アクセスTDMA無線加入者ユニットにおいて使用される方法において、複数の呼状態の1つおよびTDMAフレームのタイムスロットに基づいて、複数の信号処理常状態の1つに従って、複数の回路部品の各々を動作させるステップであって、これにより前記複数の呼状態の各々に対する信号処理状態のセットを形成し、前記複数の信号処理状態の各々は、前記複数の回路部品の各々に対して、オン電力消費レベル、オフ電力消費レベルまたは中間電力消費レベルを有しているステップと、TDMAフレームのタイムスロットに基づいて、前記複数の回路部品の少なくとも1つに、前記複数の信号処理状態の間を遷移させるステップであって、前記信号処理状態の前記セットが前記TDMAのタイムスロットに基づいて変化するステップとを備えることを特徴とする方法。到達が比較的困難な場所にある加入者ユニットには、太陽電池パネルや交流電源利用の充電器でサポートした電池による予備電源などを備えることが多い。上述の種々の努力にも関わらず、所要充電設備付きの予備電池電源で動作できる無線TDMA通信システム用加入者ユニットには、所要電力供給のために複数の予備電池を必要とするものもある。その種のユニットには、一対の15アンペア時の12ボルト電池と四つ乃至六つの太陽電池パネルの充電電源とを用いているものもある。したがって上記限られた容量の電源に依存する加入者ユニットなどの電子回路における電力消費の節減をさらに効率的に達成する手法が求められている。本発明によれば、TDMA無線電話システム用加入者ユニットの中の特定の回路構成部分を呼接続の期間中に繰返し電源オフの状態にする。反復TDMA時間フレームの各々の互いに異なる時間スロットの期間内に電源オフの状態になる部分は、フレーム内のそれぞれの時間スロットで信号処理動作を行う必要のない部分である。言い換えれば、加入者ユニットの電力消費を動的に制限するように、電源オンの状態になる回路構成部分と電源オフになる回路構成部分との組合せを時間スロットごとに変化させるのである。本発明の一つの側面によると、電力消費制御信号の分配のための特別の専用回路の必要性を既存の制御信号経路または呼信号経路の利用により減らす。電力消費制御のための専用回路構成の必要性を減らすためにいくつかの制御実働化手法を用いる。これらの手法を例示すると、特定の回路構成部分への電源電流経路を制御可能な形でスイッチする、電力消費がクロック周波数に左右される半導体デバイス内の特定のクロック制御回路構成部分へのクロック周波数を遠隔制御する、入力信号がほとんどまたは全くない場合に消費電力の減る回路への入力信号を減らす、増幅器へのバイアス電流を減らす、電源オフ信号入力端子を通常有する市販の回路構成部分にコマンド信号を供給する、などの手法が挙げられる。一つの実施例においては、加入者ユニット回路に加入者ユニット信号処理回路構成部分と電話機との接続のための加入者線インタフェースユニットを備える。加入者ユニットには、その加入者線インタフェースユニットおよびそれ以外の加入者ユニット回路構成部分を搭載した一つの回路基板に、加入者ユニット回路の共用のための同種または異種のサービス用の加入者線インタフェース機能を提供する増設スロットやヘッダコネクタを備える。本発明による加入者ユニットは、呼接続中でない活性状態の加入者ユニットとの交信のための無線制御チャンネルRCCを提供するネットワーク局を含むTDMAシステムで動作する。この加入者ユニットはTDMAシステムの時間スロットおよびフレーム同期信号構成を用いて、その加入者ユニットへの呼トラフィックの有無の判定のためのRCCサンプリング用所要回路構成部分だけを周期的に電源オンの状態にする。一つの実施例では、RCCチャンネルのTDMAフレームあたり一つ以下の時間スロットタイムスロットをその目的に用いる。用途によっては、1フレームおきの時間スロット、またはより低い頻度の時間スロットを用いることもできる。交信中の加入者ユニットと加入者通信機器例えば、電話機との間の加入者ループ回路をその加入者ユニットによるループ回路の接続先である基地局への無線リンクの長さよりも実質的に短いループ長に制限することによって、消費電力をさらに節減できる。また、呼出し信号周波数がデジタル的にプログラム可能で、呼出し信号のオンオフ頻度および電力消費を2進信号で制御する適宜制御ずみの呼出音発生器を用いる。加入者ユニット内の電力消費レベル制御は筺体内の所定の最低温度の維持を容易にするために加入者ユニット筺体内のサーモスタットで機能抑制したりイネーブルしたりする。本発明の特徴および効果は上記課題を解決する手段の説明に述べたとおりである。説明の便宜のためにこの明細書ではこの発明をTDMA通信システム用加入者ユニットについて説明するが、この発明はTDMA用加入者ユニットには限定されない。加入者ユニットの図解は上述のPanethほか名義の特許やCritchlowほか名義の特許などの先行技術から周知の電力節減の側面、およびその元となる無線電話信号処理の側面を示すように簡潔化してある。これら二つの特許をここに参照してそれら特許の明細書の記載内容をこの明細書に組み入れる。しかし、本発明は特定のシステム設計に制限されることなくTDMA無線電話システムに適用可能である。無線電話信号処理の側面の検討は、本明細書では、本発明の電力節減の側面の理解を容易にするのに必要な範囲で行う。上記Panethほか名義の特許に説明してあるTDMA通信システムのための上記Critchlowほか名義の特許記載の加入者ユニット10を含む加入者端末装置8を図1に示す。ユニット10の回路構成部分のための動作電力は電池図示してない、太陽電池パネル図示してないまたはAC-DC電源図示してないからひと組のDC/DC変換器9経由で供給される。このDC/DC変換器組9は加入者ユニット10の諸回路構成部分に必要な種々の出力電圧を発生し、図面では5ボルトから-48ボルトまでの電圧範囲を図解している。上記種々の電圧は図1に示してない回路により通常の方法で加入者ユニット回路構成部分に供給する。加入者ユニット10の回路構成部品には能動部品と受動部品とがある。能動部品の中には、その部品の電力消費レベルの対応の変化をもたらす所定変動を伴う入力信号を受ける少なくとも一つの電力消費制御入力端子を有する能動素子のグループが含まれている。本発明によると、これらの電力消費制御入力端子を各TDMAシステムタイムスロットで制御して、そのグループの能動素子のうち信号処理に必要な能動素子を電源オンの状態にし、それら以外の能動素子を電源オフの状態にする。図1の加入者ユニット10は、送信部12と受信部13とタイミングおよび制御論理回路16とを有するRF部11を含む。アンテナ17は無線リンク経由でTDMA基地局図示してないへの接続を形成し、デュプレクサ18でRF部11の送信部および受信部に結合される。加入者ユニット10はデジタルシグナルプロセッサDSP19、すなわちプログラムずみの中央処理装置の制御の下で動作する。DSP19用に適当な集積回路としてはTexasInstruments社製TMS320C52型DSPがある。DDF特定用途向け集積回路ASIC20をSony社製CXD1171MDACなどのDIF供給D-A変換器FDAC21およびAnalogDevices社製AD7776型装置などのA-D変換器ADC22によりRF部11に双方向結合する。ビットパラレルバス23およびDIFCLK接続でデジタル変調音声データおよびクロック信号をそれぞれDDFASIC20からFDAC21に結合する。DIFCLK回路信号はFDAC21をクロック制御し、FDAC動作が不要なTDMA時間スロットの期間中は電力消費節減のためにDIFCLKは電源オフの状態になる。そのために、FDAC21は電力消費がクロック周波数で左右される半導体技術を用いて構成するのが有利である。そのような技術の一つの例として、相補型金属酸化膜半導体CMOS技術がある。CMOS回路では、電流の引込みはその回路を構成するCMOSデバイスのスイッチ動作の速さに左右される。したがって、クロック信号が中断すると、スイッチ動作が停止する。その結果、大幅な電力消費減少が生じる。入力信号が変化を妨げられておりしたがってCMOSトランジスタがスイッチ動作できないときにクロック制御を受けないCMOS回路構成部分でも同様の影響が生じる。アナログIF信号をFDAC21出力から加え、回路27によってRF部11の送信部12に出力する。同様に、受信したアナログIF信号を回路28により受信部13からADC22に接続し、ADCのデジタル出力をビットパラレルな双方向性回路29によりDDFASIC20に加える。また、この回路29は後述のとおりDDFASIC20からの電力消費制御信号およびそれ以外の制御信号をADC22に加えるのに用いる。回路30はDDFASIC20からADC22へのいくつかの制御信号を供給する。電力消費制御信号とそれ以外のタイミング信号および制御信号とをDDFASIC20から回路31によってRF部11およびタイミングおよび制御論理16に加える。この回路31は図2を参照してさらに後述するが、ここではRF部11の中の電力消費制御の実行に用いる信号のための四つの回路を含むことを述べるに留める。これら四つの信号は送信部12のオンオフ切換え用のTx、受信部13のオンオフ切換え用のRx、送信部12の電力増幅器101をイネーブルしたり機能抑制したりするためのPAEN、および受信部13のループバックスイッチを制御するためのIFLPBKである。補足のD-A変換機能図1には示してないは、図2を参照して後述する受信部13の自動利得制御機能と関連する。この補足のD-A変換機能は概略的に示した受信部13に含まれる。DDFASIC20は、加入者ユニット10のベースバンド部および中間周波数部の両方の一部を構成する回路構成部分と、後述のRF部11、変換器21および22、DSP19、および後述のベースバンド回路構成部分相互間の協働を可能にするのに必要な種々の信号処理機能および制御機能を行うための回路とを含む。本発明に関連してとくに重要な点は次に述べる電力消費制御の側面である。その目的のためにDDFASIC20は加入者ユニット10のDDFASIC20の構成要素とそれ以外の構成要素との間のレジスタ利用による信号授受を管理する制御論理回路32を備える。例えばデータバス42などの信号源回路からの情報を1クロック期間でDDFASICレジスタにロードし、後続の1クロック期間で宛先回路に読み出す。論理回路32の回路構成部分は加入者ユニットが活性化している場合は電源オフの状態にならない。また、DDFASIC20では、電力消費制御用に、送信向けのデジタル変調信号のフィルタ処理のためのASICのFIR部33、そのデジタル信号のシンボル周波数を上げるための補間回路INT34、ベースバンドデジタル信号を第1の中間周波数に周波数変換する位相変調および一次混合用DIF部36、および図7に関連して説明するいくつかの機能を行う受信FIFO論理回路37がある。周知のとおり、送信動作および受信動作の両方について、加入者ユニット10の多様な信号処理機能は例えばクロック周波数、局部発振周波数および基準周波数について互いに異なる信号周波数を必要とする。これらの周波数の発生プロセスでは周知の直接デジタル周波数合成DDS機能を用いるのが有利である。図1の実施例ではDIF部36で加入者ユニット回路のうちの送信動作のみに関与する回路素子に対してDDS処理を行う。DDS回路44の出力をそのDDS回路から信号供給を受けるDACSDAC45経由でRF部11の受信部13に結合する。受信部の後述の回路要素のうちの少なくとも一つは動作時間全体で電源オンにする必要があるほどに長い時定数を有するので、DDS回路も動作の期間中電源オンの状態にする初期化に対比して。制御論理回路32はDSP19および関連メモリすなわちRAM39およびフラッシュRAM40からアドレスバス41およびデータバス42経由で受けたアドレス信号およびデータ信号に応答して上述の制御を行う。回路32が上記のとおり受けた情報は加入者端末装置8の動作状態を回路32に知らせる例えば、起動動作、回路パラメータのリセット、呼開始待機中の遊休オンフック、呼出し、および呼進行中の送信/受信オフフック動作など。動作モード例えば、QPSKまたは16PSKを示すデータも供給する。制御論理回路32はデータバスおよびアドレスバス42および41、並びに加入者ユニット10の中の上記以外の回路要素との信号授受のためのレジスタを有する。したがって回路32と加入者ユニット10の中のそれ以外の回路素子との間の信号授受をレジスタ利用型と呼ぶ。この種の信号授受は周知である。しかし、図1ではこれらのバスを回路32表示ブロックに直接延びる形で示している。それ以外の回路はDDFASIC20の端までまたは端から延びる形で示してある。回路32の中の時間スロット利用電力消費制御に関与する部分の例を図7乃至図10を参照して次に詳細に説明する。制御論理回路32はバス41および42およびそれら以外の回路からの情報と回路32で発生した時間スロット情報およびフレーム情報とを用いて、加入者ユニット10内の種々の構成部分の統合的制御のための所要の追加的信号を発生する。これら追加的信号にはユニット10のための一種の電力消費制御信号が含まれる。これら電力消費制御信号には回路31経由でRFセクション11に伝達される上記四つの信号が含まれる。また、回路43は論理回路32からFIFO論理回路37にマルチビットコマンド信号を結合し、この信号は図7に関連づけて後述するとおり受信時間スロットの前縁および後縁でADC22への電力消費レベル制御ビットを含む。FIFO論理回路37自体は加入者ユニット10の活性化期間中は継続的に電源オンの状態に留まる。制御論理回路32は、DDFASIC20の回路構成部分にクロック信号を供給する。回路35は連続的クロック信号をDDS44に供給する。図8に関連づけて後述するとおり、回路46は選択したクロック信号、すなわちプログラム可能な形で割込みできるクロック信号をDIF部36に供給し、回路47はそれ以外の選択したクロック信号をINT部34およびFIR部33の両方に供給する。回路46および47へのクロック信号を適切な時間スロットでオンオフ制御することにより、CMOS技術で有利に実現可能なFIR部、INT部およびDIF部を実効的に電源オンおよび電源オフの状態にして電力消費節減を行う。CMOS回路では、クロック制御されていないときにはCMOSトランジスタがスイッチ動作せず、回路の電力消費レベルはほぼゼロとなる。論理回路32は、アドレスバス41の信号に応答してチップ選択信号P4RAM_CSおよびFLASH_CSをそれぞれ対応の導線49および50上に生ずるアドレス復号化論理回路図示してないを含み、これら選択信号によってRAM39やFLASH40などのメモリを含む回路構成部分へのアクセスをイネーブルする。上記導線49および50は通常はアドレスバス41中に含まれるが、本発明による電源オフ状態の側面の説明のために分けて図示してある。これらのメモリもCMOS技術で実現できるので、これらメモリの一つに選択信号がない場合はそのメモリはアドレスされず、その結果、アドレスのために再び選択されるまで実効的に電源オフの状態に留められる記憶した情報を損なうことなく。DSPは、そのプログラムの中の遊休命令を実行して電源オフの状態に入るすなわちスリープに入る前に、制御論理回路32内のスリープカウンタ図9をDDFASIC20内のメモリマップずみのレジスタ経由でDSPアドレスおよびデータバス41および42によりセットする。次に、DSP19はカウンタをイネーブルしてカウントを同様に開始する。カウント期間が終了したとき、または加入者電話機がオフフック状態になったことを示す信号を回路32が受けたときは、論理回路32はWAKEUPマスク不可能割込みNMI信号を回路52に供給することによりDSP19を電源オン状態にし、処理を再開させる。この点は図9と関連づけてさらに後述する。加入者ユニット10は、加入者線インタフェースユニット53を備えており、この加入者線インタフェースユニット53はDDFASIC20論理回路32からの信号で電力消費制御用に選択的に電源オンオフされる回路要素を備える。加入者線インタフェースユニット53の主要構成要素は、加入者線インタフェース回路SLIC56、符復号器CODEC57加入者ループ音声回路SLACと呼ぶこともある、呼出信号発生回路58、および呼出信号リレー59である。リレー59は呼接続動作中の通常の位置で図示してあり、SLIC56からの信号で活性化されたときは回路58を加入者ループに接続する。加入者ループは加入者電話機を表す抵抗器66とチップ導体の抵抗62およびリング導体の抵抗63とで概略的に図示してある。加入者ユニットは種々の加入者用ヒューマンインタフェース機器、すなわち電話機、モデムまたはファクシミリ機等の通信機器にサービスを提供するのに使えるが、ここでは説明の便宜のために電話機を用いた形で説明する。SLIC56は、加入者ユニットと加入者ループとの間に電気的インタフェースを構成し、互いに異なる範囲の負荷すなわち加入者ループ抵抗に対する互いに異なるループ出力電圧で動作する内蔵機能を備える回路で構成するのが有利である。通常の有線電話網で前記の市販SLICAMD79534を用いた場合、30ミリアンペアにおける加入者ループへのSLIC出力電圧は総ループ抵抗1200オームに対して約36ボルトであり、したがってループ電力消費は108ワットであった。ループ抵抗をより低くするにはより低い電圧とより低い消費電力が必要である。一方、加入者ユニットの利用の態様には加入者電話機を設置した建物またはその近傍にユニットを取り付けることが通常含まれ、そのユニットと電話機との間の加入者ループはその加入者ユニットとその加入者ユニットの交信相手である基地局との間の無線リンクよりも通常ずっと近い。言い換えれば、図示の加入者ユニットに至る加入者ループは、有線システムにおける電話交換局と加入者電話機との間の加入者ループよりも通常ずっと短い。本発明によれば、抵抗62、63および66を含む加入者ループは、有線システム内の通常のループ抵抗よりもずっと低い合計抵抗に制限するのが好ましい。すなわち、ループの消費電力を減らすためにその抵抗を約500オームに制限するのが有利である。これはループの利用可能な動作電流を減らすことなしにループ内の最大電力消費を約045ワットにすることを意味する。SLIC56は、ループ電圧に関わりなく約450ミリワットmWの一定消費電力で一定のループ電流を可変ループ抵抗に供給するDC/DC変換器を備える。上記短いループを対象とする場合にSLIC出力電圧が下げられることにより、変換器9の効率を85と仮定すれば上記実施例における加入者ユニット自体の消費総電力は約740mW減少する。したがって、通常の加入者ユニット所要入力電力からみて大幅な総消費電力節約を達成できる。加入者電話機からの送信信号はSLIC56およびCODEC57中を通り、双方向伝達信号インタフェース回路64経由でDSP19にデジタル形式で供給される。DSP19内において再サンプリングおよびその他の処理を受けたのち、上記送信信号は続いてDDFASIC20のFIR部33、INT部34およびDIF部36を通り、そこからFDAC21およびRF部11の送信部12を経てアンテナ17に達する。アンテナ17で受信された受信信号は、RF部11の受信部13、ADC22、FIFO論理回路37、DSP19、回路64を介してCODEC57およびSLIC56を通って加入者の電話機に達する。SLIC56は呼出信号発生回路58出力から分岐した入力接続線65を備え、これにより、呼出中の加入者電話機のオフフック状態すなわちSLIC56の電源オフ状態をSLIC56が検出できるようにしている。SLIC56から延びる導線69はオフフック検出信号をDDFASIC20およびその論理回路32に導く。SLIC56はAdvancedMicroDevices社製のAM79534型CMOS回路で構成するのが有利であり、DSPからDDFASIC20制御回路32および接続線67からのマルチビット制御ワードによって活性化状態と低電力状態との間で切り換えられる。CODEC57はAdvancedMicroDevices社製のAMD7901B型回路で構成でき、DDFASIC20中の制御回路32からの導線68上のシリアルマルチビットSERDAT信号によって活性化状態と電源オフ状態との間で切り換えられる。回路70は、例えば80キロヘルツKHzの低電圧クロック信号をDDFASIC20から呼出信号発生回路58に供給し、この発生回路58は呼出用の高電圧信号を発生する。回路74が選択可能な低周波数例えば20Hzの低電圧信号RINGFRQを呼出信号発生回路58に供給し、それによって呼出信号周波数を発生する。上記80KHz信号およびRINGFRQ信号は、例えば2秒オン、4秒オフ呼出音構成における4秒オフの期間中など電話機が実際に呼出音を発生しない期間は停止するすなわち一定の直流値に維持される。すなわち、呼出信号発生回路電力消費制御およびその動作の制御は同一の信号で実現する。すなわち、回路が活性化された呼出音発生状態にあるときも、その入力信号クロック信号供給は呼出音構成に従って周期的にオンオフ制御され、それによって電力消費を減らしている。通常の音声呼半二重動作において16PSK変調を用いるにおける約33秒間の動作期間中、または遊休動作における83秒の期間中の加入者ユニット10中の残余の部分全体の消費電力と等しい電力を呼出信号発生回路は活性化状態で2秒の呼出期間1回だけで消費するので、上記電力消費節減は有利である。リレー59は呼出期間中に作動しチップ導線およびリング導線を呼出信号発生器58出力に接続する。この活性化動作は、SLIC56出力、すなわちDSP19からDDFASIC20経由で回路67に供給されるコマンドの制御を受けるDDFASIC20の出力の制御を受けるSLIC56により通常の方法で達成される。加入者線インタフェースオプションヘッダ72が加入者ユニット10にも設けられており、トラフィックレベルが許容する場合は後述のTDMA時間フレーム構成内に他のサービスも収容できる。そのようなサービスの例としては、追加の通常電話加入者線、公衆電話、データモデムまたはファクシミリ機などがある。その目的のためにヘッダ72にはアドレスバス41およびデータバス42への接続線と、DSP19との伝達信号インタフェース結合のための双方向回路73とを備える。DC/DC変換器9の組からの例えば12ボルトの共通DC供給電圧のための電源接続線図1には図示せずも設けてある。チップ導線およびリング導線76および77は挿入可能なサービスオプションのカード図示してないに適合した加入者サービス機器との信号授受を可能にする。その種のオプションのカードが変換器9からの供給電圧以外の特定範囲の供給電圧を要する場合は専用のDC/DC変換器を備えることになる。同様に、制御信号はオプションのカードに設けられた回路素子の電力消費制御のための制御信号を含めてデータバスおよびアドレスバス42および41経由でオプションのカード上の適切なコマンド解釈用論理回路に供給する。加入者線インタフェース回路カードをヘッダ72に挿入して加入者ループに結合すると、加入者ユニットは後述のとおりQPSK全二重モードで動作できる。TDMA動作において用いたこの用語全二重は従来の定義とは少し異なる意味を有する。すなわち、TDMA環境では全二重動作とはユニットの送信部および受信部の両方が単一のタイムスロット内で動作する加入者ユニット動作の意味である。これによってTDMA半二重動作の場合と同様に発呼加入者および被呼加入者の両方が同時に話すことが可能な従来型の全二重電話通話が可能になるが、単一の加入者ユニットで例えば二つの加入者線にサービスを提供すること、すなわちデュアルラインサービスも可能になる。全二重デュアルサービスモードの動作では、加入者ユニット全体の電力消費は単一の加入者線にサービスを提供しているときよりも大きい。しかし、加入者ユニット各部のうち動作時間中全体にわたって全部電源オン状態にある部分を共用にすることにより、その加入者ユニットの加入者線あたりのハードウェアコストは低くなり、加入者線あたりの電力消費も低くなる。加入者端末装置8における電力消費レベル制御機能はその端末装置内部の温度の調節に有用である。その目的のためにサーモスタット71をDDFASIC20経由でデータバス42に接続し、その開閉状態をASICに周期的にレジスタしその状態をDSP19で読み出されるようにする。このサーモスタットは、加入者端末装置8内部の温度が摂氏0°Cなどの所定の温度以下に下がったときに作動して回路状態に変化を生じさせるようにセットするのが有利である。温度がそのレベル以下に下がったときは、サーモスタットの変化後の回路状態により、DSP19は、実際の電源回路を切り換える回路への電力消費レベル制御信号、例えば回路31上への制御信号をそのオンのレベルまたは通常の電力消費レベルに維持する。したがって、加入者ユニット中の被制御回路素子は、サーモスタット71が以前の回路状態に復旧するまで電源オフにならない。したがって、制御され十分に電源供給された回路素子の発生した熱は、端末装置温度をより高いレベルに戻す傾向を示す。次に、RF部11およびそのRF部11における電力消費制御テセレーション、すなわちモザイク化の精細度レベルをより詳細にブロックで示す図2を参照する。図2に示した多くの回路素子に対する制御はこのRF11部の中の選択された回路素子のための電源回路の直列電流経路中にゲートスイッチを用いる手法で実現される。その一例を増幅器と関連づけて図3により詳細に示す。図3において、増幅器78は端子79に入力信号を受け、端子80に増幅ずみの出力信号を生ずる。丸付きのプラス符号で、上記回路に接続した正電極端子と接地点に接続した負極性端子とを有する直流正電圧電源81を表す。電源81はPNPトランジスタ82、すなわちコレクタ端子を増幅器78の電源供給端子に接続したPNPトランジスタ82のエミッタ端子に接続してある。トランジスタ82は、電力消費制御信号、すなわちトランジスタのベース端子をそのようにバイアスするための端子83と抵抗器84経由の接地点との間に印加したゼロまたは正の直流レベル信号で飽和伝導状態または非伝導状態にバイアスされている。電力消費制御についてはトランジスタ82は増幅器78向けの電流供給経路に直列に接続されており、この増幅器をオントランジスタ82は飽和導通状態オフトランジスタ82は非導通状態制御するためのスイッチとして動作する。図示の便宜上、図2においてはこの電力消費節減の手法の利用を被制御回路素子の電力供給経路に直列に挿入した開状態のスイッチで表している。実際にはトランジスタスイッチ三個のみ図示しないが概略を示したRF部11中に含めるのが有利であるを用いる。各スイッチは、後述の電力消費制御信号Tx、RxおよびLBの一つで制御する。また、各スイッチはRF部11中の回路素子のうち電力供給を時間スロットごとに制御される二つ以上の回路素子のための供給電源バス接続線を制御する。スイッチおよびそれらスイッチによりそれぞれ制御される電源バスはこのように概略図示RF部11の一部であるので、個別にこれ以上は詳述しない。図2を再び参照すると、この図およびこれ以外の図中で説明する回路素子は、全図を通じて共通の参照符号で示す。それら回路素子は電力消費制御テセレーションの精細度のレベルの定義のために述べるが、それら回路素子の相互作用は周知であり相互作用自体は本発明の構成要件ではないので詳述しない。DIF部36出力デジタルIF信号はFDAC21および回路27経由で送信部12の第1番目のIFセグメントに供給される。そのセグメントにおいて、その信号はループバックスイッチ125、低域フィルタ87および固定減衰器89経由で第1のミキサ88に供給され、第2中間周波数にアップコンバージョンを受ける。この周波数で信号は第2のIFセグメントを増幅器90、上側波帯選択用帯域フィルタ91および固定減衰器92中を通って第2のミキサ96に加えられ、このミキサ96により適切な無線周波数へのアップコンバージョンを行う。送信部のRFセグメントの中の無線周波数信号は、増幅器97、図1Aの回路31の一部である接続点94経由でDSP書込み可能なASICレジスタで制御されるプログラム可能な減衰器93、増幅器99、帯域フィルタ98、増幅器100、および電力増幅器101を通ってデュプレクサ18に供給される。デュプレクサ18からの受信無線周波数信号は、受信部13の中の低雑音増幅器103、帯域フィルタ106、もう一つの低雑音増幅器107、および第2の帯域フィルタ108を含むRFセグメント内を伝達される。第1のダウンコンバージョン用ミキサ109で信号周波数をIF周波数に下げ、その出力をミキサ109からの出力またはスイッチ125から得られる回路124上のループバック信号のいずれかを選択するループバックスイッチ110、増幅器112、スイッチ110の選択した信号をいずれも通過させる水晶制御帯域フィルタ113、および自動利得制御増幅器116を含むIFセグメントに供給する。第2のダウンコンバージョン用ミキサ117が上記IF信号をベースバンド周波数に変換し、一対のタンデム増幅器118および119、低域フィルタ120および回路28経由で図1AのADC22に供給する。回路124はループバックスイッチ110および125上の端子間に接続され、上記送信IF信号を受信IF部に戻すための選択可能なループバック経路を提供する。このループバック経路は加入者ユニットの動作開始の際に増幅器116へのVAGC信号でプログラムにAGCを自己較正させることを可能にする。ループバックはDSP19ソフトウェアで実働化される等化フィルタの調整すなわちトレーニングを、既知のIF変調パターンの挿入により送信第1IFおよび受信IFの両方を通過させなければならない水晶フィルタ113の非線形性に主として起因するシンボル間干渉の最小化を達成するように用いる。図2のタイミング論理回路および制御論理回路16は例えば4352MHzの出力周波数信号を発生する発振器121を備える。その出力は、出力回路123図1Aには図示してない経由で図1AのDDFASIC20内のタイミングおよび同期制御用の制御論理回路32に供給される。発振器121の出力は、2分の1分周器122および帯域フィルタ126経由で局部発振器周波数として送信部12の第1のミキサ88にも供給される。発振器121の出力は4分の1分周用分周器128および増幅器130経由で第2のダウンコンバージョン用ミキサ117にも供給される。発振器121のもう一つの出力は2で除算する除算回路127および4で除算する除算回路134を経由して位相同期ループPLL回路131用の基準周波数源としても供給される。図2における除算回路127、134および上記以外の除算器に示した斜線付き導線接続は、外部ピン接続線上のジャンパをこれら除算器に適切に接続することによって、除数を適宜設定できることを示している。PLL131は、比較的低い周波数例えば約5MHzの信号を受け、送信無線周波数ミキサ96における局部発振信号としても受信無線周波数ミキサ109用局部発振信号発生用受信PLL146の基準周波数としても用いられる高い周波数一例としては約371MHzの信号を発生する周波数逓倍器として動作する。この回路131において、除算回路134からの信号は8で除算する除算回路132、位相比較PC回路133、ループフィルタLF136、および電圧制御発振器VCO137に供給され、方向性結合器138の共通接続線に供給される。VCO137の出力は2で除算する除算回路139および273で除算する除算回路142経由でPC回路133の第2の入力にもフィードバックされる。また、PLL131およびPLL146は回路140図1Aには図示してない上のLOCKLOSS状態表示情報をDDFASIC20に供給する。方向性結合器138はPLL131の出力を増幅器141に接続し、その増幅器141の出力は固定減衰器144経由で送信部12内の第2のミキサ96の局部発振器入力に接続する。PLL131の出力は方向性結合器138経由で受信部ミキサ143にも供給され、このミキサ143においてPLL146のVCO145の出力と混合される。ミキサ143の出力はPLL146内で位相比較器PC147、すなわち低域フィルタ148および2で除算する除算回路149経由でSDAC45図1Aからの基準周波数信号を受ける位相比較器PC147に接続される。PC147の出力は増幅器150経由で第1のダウンコンバージョン用ミキサ109の局部発振器入力にも供給する。RF部には回路31の四つの信号のレベルをCMOSレベル約5ボルトからRF電力制御レベルにシフトして、RF部11の各回路部分の電源オンまたは電源オフ切換えを行う実際の信号を発生する電力インタフェース回路151も含まれている。回路151は回路31の信号Tx、Rx、PAENABLEおよびLOOPBACKを受ける主として公知の論理回路およびレベルシフト回路の組合せ回路で構成する。回路151は三つの電力消費制御信号、すなわち送信Tx、受信RxおよびループバックLBを発生する。これらの信号は、図3に関連して既に述べたとおり、各回路部分の動作を制御して電源オンまたはオフ切換えを行う。第4の電力消費制御信号PAENも回路151で発生する。PAEN信号は、電源オンオフ制御を受ける電力増幅器101の動作を制御するが、図4に関連づけて後述するバイアス電流制御手法がこの場合には有利である。次に、これら四つの信号およびその他の電力消費制御作用がオンまたはオフになる時間スロットを、表1および表2並びに図5および図6を参照して説明する。これら四つの信号は、図示のとおり導線で対応の指示電力消費制限接続に供給する。すなわち、Tx信号を送信部の増幅器90、97、99、100および141の電力消費の制御のために供給する。PAEN信号は電力増幅器101の電力消費の制御のために供給するものであり、Tx信号がハイになったあとでハイになりTx信号がロウになる前にロウになることによって、送信部ミキサの出力が安定化していく間のスプリアスな周波数の送信の可能性を除去できるようにする。Rx信号は、受信部のミキサ117および増幅器103、107、112、116、130および150の電力消費の制御のために供給する。最後に、LB信号をループバックスイッチ110および125に供給し、受信部のミキサ117および増幅器112、116および130の電力消費を制御する。RF部11におけるいくつかの回路部分は、常に電源オンの状態に維持する。受動回路素子に電源接続線がないのは当然である。送信部のミキサ88および96、および受信部のミキサ109および143は受動素子である。PLL131および146はTDMA時間スロット幅に比べて比較的長い動作の時定数を有するので常に電源オンの状態にある。電源オフの状態になると、PLLは電源オン状態で安定な動作に復旧するには時間スロットほぼ1個分の時間を必要とする。受信部の増幅器118および119、および除算器122、127、128および134は、RF部11では常に電源オンの状態にある。なぜなら、これらの要素の各々の電力消費量は非常に小さいのでその電力消費を制御するためには余分な要素の追加が必要であり、電力を節減しても経済的な価値への影響はほとんどないからである。また、PLL131および146を適切に動作させるためにはそれら出力の一部が必要になる。PLL131および146は電源オンの状態に保たれるので、それらへの入力信号を発生する回路素子、すなわち除算器127および134もまた電源オン状態に留められる。図4は、バイアス電流をオンおよびオフ制御することによって増幅器の電力消費を制御する一手法を図解する概略図である。このようなバイアス電流制御は、例えば電力増幅器に有効である。すなわち、電力増幅器の動作電力供給電流は比較的大きいので、そのような電流の切換えには比較的コストが高いヒートシンク付きの電力トランジスタの使用を伴うからである。この図では、制御対象の増幅器24は、一方の電極を接地した電圧源25で表される通常の電源接続を有している。増幅すべき入力信号は端子54に供給する。増幅出力信号は出力端子55に供給する。もう一つの電圧源60からの切換え可能な定電流源85をバイアス電流発生器として用いる。このような切換え可能な定電流源はこの技術分野では周知である。電源85は増幅器24のバイアス電流入力71に接続されており、それによって入力端子54で予想される信号レベル最大値でも確実に増幅可能にするバイアス電流を確保する。電源85の入力接続86は、正の電圧ある用途では、好ましくは8ボルトに維持することによって電源85が上記十分なバイアス電流を増幅器24に供給できるようにし、それによって増幅器24が第1の、すなわち通常の電力消費レベルで電力を消費するようにする。電源85の入力接続線86が0ボルトに維持されていると、電源85のバイアス電流出力は実質的に零電流に低減される。その結果、増幅器24の消費電力は通常の電力消費レベルで消費される電力よりもかなり低くなる。また、電源85は零入力、零出力状態で消費電力も少なくなる。電力イネーブル制御信号を電源85の入力接続線に供給することによって、電源を起動し増幅器24へのバイアス電流を変化させる。このバイアス電流型の電力消費制御手法を、例えば電力増幅器101に対するPAENと符号を付けた接続などスイッチ制御リードバイアス入力接続線により図2に模式的に図示する。図5は、TDMA反復時間フレームが例えば45ミリ秒msの長さを有するTDMAシステム用の周知の構成を示す。このフレームは、図6に関連づけて後述するとおり、DSP19内で実行中のシステムプログラムが加入者ユニットの動作のある与えられた状態に対する複数の基本動作を通して循環する時間の基本単位である。通常のTDMAシステムでは、この基本的時間フレームは処理中の通常の音声信号に対するナイキスト周波数よりも小さい速度で反復する。また、この反復速度は、例えばオンフック、オフフックおよび呼出しなど加入者ユニットの諸機能間の各種変化の通常の周波数よりも大きい。各フレームはスロット0、1、2および3として示した四つの時間スロットに分割され、各時間スロットの長さは、例えば1125msである。電力消費の節減は加入者ユニットが遊休状態にあり電力消費制御可能なすべての回路要素が電源オフの状態にある時間スロットの期間内、または電力消費制御可能な回路部分の一部が電源オンの状態にありそれ以外の回路部分が電源オフの状態で加入者ユニットが動作している時間スロットの期間内に実現される。加入者ユニット20がこの時間スロット構成に対して種々の動作状態の間をどのように遷移するかを図6を参照して説明し、次にそれらの状態における動作を表1および表2を参照して電力消費制御の面から検討する。しかし、考えられる加入者ユニットの動作には二つの種類がある。第1の種類は4相位相偏移QPSK変調されたものであり、第2の種類は16PSKである。QPSK動作では多重通話周波数チャンネル上で半二重モードで動作している加入者ユニットは、1本の加入者線でサービスを提供する。図5に示すとおり、加入者ユニットは一つのQPSK時間スロットとしての時間スロット0および1で受信し、一つのQPSK時間スロットとしての時間スロット2および3で送信する。このような複時間スロット動作は16PSKの単一時間スロット動作よりも信号対雑音比の大きい動作を達成できるので受信状態の悪い地域における加入者ユニットには有用である。時間スロット2および3で受信し時間スロット0および1で送信することによって別の加入者ユニットが同一のチャンネルをもう一つの加入者線にQPSK半二重モードで用いることができる。また、QPSK全二重モードで動作させることによって単一の加入者ユニットで同時呼進行中の2本の加入者線にサービスを提供することもできる。その場合は複時間スロット0および1を第1の加入者線に対する送信と第2の加入者線に対する受信とに同時に用いる。逆に、第1の加入者線に対する受信と第2の加入者線に対する送信とに複時間スロット2および3を同時に用いる。時間スロット利用による電源オフ状態達成の効果は加入者ユニットがデュアルライン全二重モードで動作している場合には得られない。16PSK半二重モード動作では、QPSK動作の場合よりも動作の柔軟性は高まり、電力消費節減の可能性は高まる。デュアル周波数チャンネルであるものとして、可能な構成の例をいくつか次に概略的に述べる。図5に示すとおり、加入者ユニットは単一加入者線サービスでは時間スロット0で受信し時間スロット2で送信し、時間スロット1および3で遊休状態になる。第2の加入者ユニットは時間スロット1で受信し、時間スロット3で送信し、時間スロット0および2で遊休状態になるようにして第1の加入者ユニットと同一のチャンネルを用いることができる。すなわち、一つの加入者ユニットが1本の加入者線には時間スロット0で受信させ時間スロット2で送信させるようにし、他方の加入者線には時間スロット1で受信させ時間スロット3で送信させることによって、2本の加入者線にサービスを提供することがでる。それと同時に、もう一つの加入者ユニットが時間スロット2および3で受信し時間スロト0および1で送信することによって、同一の二重通信周波数チャンネルを半二重モードでつの16PSK呼に用いることができる。また、16PSK全二重デュアルライン動作においては、第1の加入者線はスロット0で音声を送信しスロット2で受信することができ、第2加入者線はスロット2で音声を送信しスロット0で受信することができる。加入者ユニットが発呼待受けの待機モードにありTDMAシステムの多重通話無線制御チャンネルRCCの周波数に同調しているときは、第3の種類の動作もある。このRCCは、通常2相位相偏移変調BPSKモードで変調され、加入者ユニットはRCC監視期間中はBPSKモードで動作する。BPSK変調は複時間スロットQPSK変調よりも安定している。したがって、QPSK変調で加入者呼サービスを提供している遠隔領域にも信頼性よく到達することができる。QPSK加入者ユニットがRCCに同調しており1本の加入者線にサービスを提供できる状態にあるときはその加入者ユニットは時間スロット0でRCCを受信し、それ以外の三つの時間スロットでは遊休状態になる。もっとも、この加入者ユニットに対してその基地局図示してないから信号があった場合、また加入者が電話機をオフフックにした場合は、その加入者ユニットは時間スロット2で所要通信チャンネル割当てを得るためのハンドシェークメッセージを送信する。加入者が呼設定中であり遠隔加入者がオンフックしたときでも、加入者ユニットは音声チャンネルに同調した状態に留まる。その結果、通常は音声チャンネルのディジタル信号の中のいくつかのオーバヘッドビットの一つを適切に設定する基地局からオンフックするよう指示する。QPSKまたは16PSKで動作中の加入者ユニットが1本の加入者線に接続されている場合は時間スロットに基づく電力消費節約最大値を実現できる。16PSKまたはQPSKで動作中の加入者ユニットに追加の加入者線を加えるに伴って、時間スロットに基づく電力消費は少なくなる。すなわち、加入者ユニットが遊休状態または部分的電源オフの状態になる時間スロットの発生が少なくなるからである。また、その一つの加入者ユニットに追加の加入者線を加えた場合またはその加入者線に追加の加入者ユニットを加えた場合は、呼進行中の加入者線のオンフックへの切換え時に接続対象の加入者ユニットがRCC監視用に利用可能な時間スロットを確保できるようにRCCの動作モードを変えるのが有利であり得る。そのために、二重周波数チャンネルTDMA時間スロットの各々で全加入者ユニット向けの制御メッセージの一斉通報を繰り返すようにRCCを構成できる。そうすることによって、二重加入者線全二重モードで動作中の加入者ユニットはいずれも加入者線のオンフックへの切換え時に空き状態の受信用時間スロットを用いてRCCを監視し対応の送信時間スロット利用による適切な応答の送信ができる。代替的に、TDMAフレーム内の一つの活性化時間スロットの音声情報の代わりにRCC制御情報を挿入し、音声通話に一時的に割込みをかけることによって、帯域内空白およびバーストシグナリングを行うこともできる。図6は、図5の時間スロット構成に関連づけて加入者ユニットの諸機能相互間の遷移および機能内の遷移を示す周知の状態図である。図6は三つの主要ループ、すなわちオンフック機能状態153、156および157と、呼出機能状態160、158および159と、オフフック機能状態161、163および162との三つの機能のループを含む。加入者ユニット10の起動時には動作電源をオンに切り換え、それによって加入者ユニットはリセット機能152で自局を初期化する。このリセット機能が完了すると、ユニットはループバック状態153に遷移する。この状態では、図2のLB信号がスイッチ110および125を駆動し、増幅器112、116および130を電源オン状態にし、図2に関連づけて述べたループバック回路接続124を活性化する。リセット機能およびループバック機能の期間中は無線リンクの利用はないので時間スロットは問題にならない。ループバックトレーニング機能が完了するとユニットは受信用オンフック状態156RFRxオンフックに変わり、この状態ではこのユニットは時間スロット0の期間は受信モードで動作し、それによって基地局からの呼出メッセージ例えば、基地局交信相手の加入者への着呼、または図1BのSLIC56において検出した加入者電話機オフフック状態例えば、当該加入者からの発呼のいずれかの開始を待ち受ける。時間スロット1では、ユニット10は遊休オンフック状態157に変わり、時間スロット1、2および3の期間中スリープと呼ばれる低電力消費状態で動作する。時間スロット3の後縁でユニットは検出可能な呼出メッセージ受信状態またはオフフック状態を受信する状態156に戻り、そのような事象の生起まで状態156および157の間を循環し続ける。このオンフックループの中の各フレームにおける四つの時間スロットのうちの三つでなく、二つの互いに連続したフレームの八つの時間スロットのうちの七つの時間スロットの期間中加入者ユニットを遊休モードあるいはスリープモードに維持することによって、追加の電力節減を実現できる。呼出メッセージの受信またはオフフック状態の検出があると、ユニット10は時間スロット2の期間中に基地局への所要ハンドシェーク送信を実行し図6にも表にも示してない、呼出しメッセージの入来を想定してユニットは遊休呼出状態158へとシフトし、被呼加入者電話装置呼出音を鳴らし始める。ここではQPSK動作が行われるものとしているので、時間スロット0で状態はRF受信呼出しRFRx呼出し状態159、すなわち動作が時間スロット1の終わりまで継続し加入者ユニットに対して発呼側が待機中の情報を供給し続ける状態159にシフトする。時間スロット2では、動作はRF送信呼出しRFTx呼出し状態160へとシフトし、この状態に時間スロット3の終わりまで留まり加入者電話機におけるオフフック状態の生起を基地局に逆に送信することができる。その時点で、動作は次のフレームの時間スロット0および1にわたりRFRx呼出し状態159に戻る。オフフック状態が検出されるまで動作はこのように循環的に継続し、その後、状態160あるいは159のいずれかから動作はRF送信オフフックRFTxオフフック状態162またはRF受信オフフックRFRxオフフック状態161のうちの対応する一つへとシフトする。被呼加入者電話機が呼出音に応答してオフフックすることが全くない場合は、この動作は最終的には時間切れとなり、RFTx呼出し状態160からRF遊休オンフック状態157へと戻る。被呼加入者電話機がオフフックした場合は、QPSK呼出し状態160および159と同様に、動作は呼接続の継続期間中は時間スロット2および3における状態162加入者ユニット送信中と時間スロット0および1における状態161加入者ユニット受信中との間を循環する。呼接続確立のあとの通話の最後に加入者電話機がオンフックになると、動作は再びRF遊休オンフック状態157に戻り、次の呼の開始を待ち受ける。16PSKモードにおける動作は、RF遊休状態158および163がそれぞれの呼出しおよびオフフック機能ループにあるという点でQPSKモードの動作とは異なる。状態図のオンフック機能は変化しない。呼出し機能ループの16PSK動作では、動作はRF遊休呼出し状態158で開始する。図解した動作は受信用の時間スロット0および送信用の時間スロット2を使うように割り当てられた加入者ユニットにも適合する。ループが時間スロット3の終わりで状態158に入ると、このループは時間スロット0用の状態159にシフトし、時間スロット1用の状態158に戻る。次に、このループは、時間スロット2用の状態160にシフトし時間スロット3用の状態158に戻る。これら二つの相続く呼出し機能ループにおいて、この動作は呼出し動作が時間切れになるまで継続して状態160から状態157へのシフトがあり、またはこの動作はオフフック状態の検出まで継続して状態158、160または159のうちのいずれかからオフフック機能状態163、162または161のうちの対応状態へのシフトがある。呼接続の期間にわたって、動作は呼出し機能ループについて略述したのと同様の方法で二つの相続くオフフック機能ループで継続する。通話終了後に加入者電話機がオンフックになると、動作はRF遊休オンフック状態157に戻り次の呼出しを待ち受ける。上述の図6の説明では、加入者ユニット10がオンフック機能ループで遊休状態に留まったあと呼が開始されて呼出しメッセージを受けると想定した。呼がオフフックされた加入者電話機から開始されたものであった場合は、動作はRFRxオンフック状態156からRF遊休オフフック状態163へシフトし、それ以後は上述と同様に進行する。時間スロットに基づく電力消費制御で動作する加入者ユニット10、すなわち上述の電力消費制限を伴う加入者ユニット10の一つの実施例では、図1AのDC/DC変換器9は、AC-DC電源から継続して充電を受ける12ボルト15アンペア時の予備電池から電力供給を受けた。代わりに、変換器9に公称12ボルト最大電力48ワットの太陽電池パネルから継続して充電を受ける2個以下の予備電池からも電力供給した。加入者ユニット10を半二重16PSKモードで動作させるのが電力節減には好ましい。すなわち、オフフック機能フレームごとの二つの時間スロット期間中にRF遊休オフフック状態163を用いることによって電力節減が得られるほか、送信用時間スロットおよび受信用時間スロットについて電源オフ状態のモザイク模様の変動によっても電力節減が得られるからである。半二重QPSKモードの動作では遊休時間が少ないので電力節減効果は大きくない。しかし、このモードは信号対雑音比の観点からはより耐性が大きいので、16PSK動作利用位置と比較して受信状態が悪い位置に配置されうる加入者ユニットに有用である。全二重動作はQPSK動作または16PSK動作に可能であり、またデータ通信または音声通信に可能である。DSP19は二重加入者線動作の処理に十分な処理能力を有する。例えば、上述のDSPチップは1秒あたり約2000万の命令20MIPSで動作でき、これは音声通信について二重加入者線動作に必要となる値よりも約30高速であるからである。全二重動作は加入者ユニットあたりのエネルギー節減が最も少ない。すなわち、Tx信号およびRx信号を高くする必要があり、加入者ユニット8の他の対応部分を呼接続期間中、すなわち図6の状態図のオフフックおよび呼出し機能ループの期間中、ずっと電源オンの状態に保たなければならないからである。しかし、加入者線あたりでみると、かなり大幅な電力消費節減が得られている。例えば、二重加入者線加入者ユニットは、その加入者線がいずれも呼トラフィックに関係していないときは常に電力節減を達成する。また、各二重加入者線加入者ユニットは単一加入者線加入者ユニットとしてサービスを提供するときの加入者線数の2倍の加入者線にサービスを提供できる。さらに、ある数の加入者線に必要とされる加入者ユニットの数がより少ないという点でハードウェアも節約できる。二重加入者線サービス動作では図6のオフフックループは加入者ユニット10が接続を受ける第2の加入者線に実質的に二重化できる。その違いはループにおけるRFTxオフフック状態162とRFRxオフフック状態161との時間スロット位置を相互交換され得ることである。同様に、両加入者線がそれぞれの呼出し回路58から呼出しを受信していた場合は、それらに対応する呼出しループその時点での加入者ユニットの残余の動作を反映するは一方の加入者線については図6に示すとおりであり、もう一つの加入者線についてはRFTx呼出し状態160およびRFRx呼出し状態159のループにおける時間スロット位置が交換され得ること以外同様である。下に示す表1-起動/呼出し信号回路状態表-および表2-オンフック/オフフック回路状態表-は、図6の状態図に関して加入者ユニット10の電力消費制御モザイクが単一加入者線サービスにおけるユニットの動作状態の変化にしたがって本発明によってどのように変化するかをより詳細に例示する。表の左側の第1欄は、電力消費、時間スロットを基準とした制御をかけられる加入者ユニット回路構成要素を挙げている。RF部およびそのRF部の一部である電力増幅器は個別に図示してある。これら二つの表の残余の10欄はともに、図6の10個の加入者ユニット状態に対応し、第1欄の回路構成要素の電力消費レベルをこれら10欄に挙げている。したがって、図6の加入者ユニット状態の任意のものについての電力制御モザイクの形状は、表1および表2の一つの同一名および同一状態番号の欄に電力消費レベル標識で示してある。回路構成要素は呼処理または制御信号処理に必要とされる時間スロットで電源オン状態になり、それ以外の時間スロットで電源オフの状態になる。それら回路構成要素の中には加入者ユニットの動作中は常に電源オン状態に留まるものもあるが、TDMA時間スロット基準で上記以外の構成要素を電源オンまたはオフ状態にすると、ユニット全体を呼基準または呼状態基準で電源オンオフする加入者ユニットに比べて、または加入者ユニットモデムの送信部および受信部を互いに異なる時点で電源オンする場合に比べて、実質的に電力消費は低下する。まず、表1について検討する。RF部には四つの互いに異なる電力制御レベルがある。電力増幅器101の電源オン状態への切換えはTx信号が回路構成部品を電源オン状態にするレベルになるのとほぼ同時に時間スロットのごく一部だけ遅れて電源オンになり、時間スロットのごく一部だけ早く電源オフになる行われることを図2から想起されたい。RF部は上記構成部品の電源オンへの切換えのための信号LB、TxおよびRxのいずれも活性化してないリセット期間中は遊休オフ状態にある。RF遊休状態158の期間中も同じ電力供給遊休状態が支配的になる。ループバック状態153の期間中はRF部11の被電力制御回路構成部品のうちスイッチ110からの増幅器119経由のループバック経路だけが電源オン状態になる。RFRx呼出し状態159ではRx制御信号だけが生起しているので、受信部13のRF部の被電力制御回路構成部品だけが電源オンの状態になる。同様に、RFTx呼出し状態160の期間中はTx制御信号だけが生起しているので、送信部12のRF部11の被電力制御回路構成部品だけが電源オン状態になる。表2でも同様に、加入者ユニットがRF遊休オンフック状態157およびRF遊休オフフック状態163でそれぞれ遊休状態にあるときはRF部11の被電力制御回路構成部品はいずれも電源オン状態にならない。受信部13のRF部11の被電力制御回路構成部品だけがRFRxオンフック状態156およびRFRxオフフック状態161の期間に電源オン状態になり、RFTxオフフック状態162の期間は送信部12のそれら回路部品だけが電源オンの状態になる。表1および表2において、表の用語と加入者ユニットの掲出回路構成部品の動作用消費電力レベルとの相関関係に注目されたい。RF部11については、電力インタフェース回路151から供給される状態制御信号Rx、TxおよびループバックLBを、状態152、158および163以外の状態、すなわち遊休が被電力制御回路構成部品全部の電源オフ状態を示しているとき以外の状態で各加入者ユニット動作状態の相対的消費電力レベルを示すのに用いる。加入者ユニットのそれら以外の回路構成部品については、オンはその回路構成部品が主な信号処理機能のための消費電力レベルにあることを示し、オフはその回路が実際にはある程度の電力消費を生じているものの上記機能以外の機能のための低消費電力レベルにあることを示す。呼出回路は図6の呼出回路機能ループの三つの状態すべてにおいてオンすなわち呼出し信号送出として示してあるが、加入者を呼び出すための2秒オン4秒オフなど特定の呼出音構成を設定する基地局コマンドが呼出し動作に重畳していることを理解されたい。したがって、この呼出音構成のオン部分の期間中は、呼出信号発生回路は呼出機能ループの各TDMAフレームの時間スロット全期間にわたりオンであり、この呼出音構成のオフ部分の期間中は、呼出信号発生回路は呼出機能ループの各TDMAフレームの時間スロット全期間にわたりオフ低消費電力レベルである。FIR部33、INT部34、DIR部36、およびFDAC21は一緒にオンオフ切換えを受ける。DDS44およびSDAC45も一緒にオンオフ切換えを受け、動作期間中常にオン状態に留まり、リセット状態152およびループバック状態153の初期化の期間中はオフになる。DSP19は、スリープ状態になるRF遊休オンフック状態157以外のすべての状態において、オン状態、すなわち全面的に電源オンの状態になる。スリープ状態では、DSP19は動作状態情報を保持して起動割込み受信時に処理を再開できるようにするのに十分な電力を消費する。この動作モードは電源を完全にオフにする場合ほどではないものの消費電力最小の状態である。また、DSP19は上記の表に示したよりも短い期間のスリープ状態に留まり得る。例えば、加入者ユニットが時間スロット2で音声信号を基地局に送信し時間スロット0で基地局から音声信号を受信する16PSK呼の期間中はDSP19はスロット0とスロット1の一部との期間に受信ずみ音声信号を合成RELP復号化と呼ばれるする。音声合成の終了ののち、DSP19はスロット1の終わりまでスリープ状態に入り、割込み図示してない利用に戻ることもできる。同様に、音声分析RELP符号化と呼ばれるの終了ののちDSP19は時間スロット3の一部の期間スリープ状態に入り得る。この消費電力節減手法を図6の状態158および163で使用できる。CODEC57は図6のオフフック機能ループにおける状態以外のすべての状態で低電力状態すなわち機能抑止またはオフ状態に留まる。SLIC56は、オフフック機能ループにある状態および呼出しループの送信時および受信時以外の期間中はすべて低電力状態すなわち機能抑止またはオフ状態に留まる。しかし、オンフックループ内の機能抑止状態の期間中でもSLIC56はオンフック/オフフック状態を監視する。SLICおよびCODECはそれぞれの電源オフコマンドによって電源オフの状態になる。呼出信号回路58は図6の呼出機能ループの中の呼出信号構成のオン期間以外の期間中常にオフに留まり、オフ期間には全面的に電源オフの状態になる。メモリ回路構成部品のうちRAM39はDSPと同時並行的に電源オンオフされるが、実際にアクセスを受けている期間に消費電力最大となる。フラッシュメモリ40は、フラッシュメモリをオフにするRF遊休呼出状態にあるとき以外、およびフラッシュメモリがROM型動作を行うとき以外表には示してないは、RAM39と同時並行的に電源オンオフされる。フラッシュメモリ40はリセット状態の期間中使用に備えてオンになる。すなわち、フラッシュメモリ40は、アクセスを受けるときまたは何らかの障害により既知のパラメータからユニットを再起動する必要があるとき加入者ユニット起動に必要となるデータを蓄積しているからである。フラッシュメモリ40は大きさがRAM39の約4倍、速さがRAM39の約3分の1で、RAM39よりも少し消費電力が少ない。フラッシュメモリはこの技術分野に周知のやり方で時間的に厳密でない制御タスクのプログラムの一部を実行するようにRAMとしてDSP19が使うのが好ましい。一つの例として、タスク処理を同期させそれによって図6に示した状態への加入者ユニットの状態遷移を可能にする状態制御ルーチンを実行するのにフラッシュRAMを用いた加入者制御ループがある。この実行の期間中表には示してないには高速RAM39は実効的に電源オフ状態になる。すなわち、高速RAMはデータ書込みのためにアクセスされることは少なく、代わりに、より低速で消費電力の少ないフラッシュRAMが使われるからである。DSP19用として上に挙げた特定の市販のDSP回路は、プログラム可能な待受け状態生成器、すなわち上記Critchlow特許記載の互いに異なるメモリ位置における低速またはより高速のプログラムメモリの使用を可能にする待受け状態発生器を備える。図7はADC22への双方向回路29に電力消費コマンドを逆方向に供給する様子を図解するための図1AのFIFO論理回路37の詳細図である。上述のとおり、制御可能な内部電源オフ切換機能を有しディジタル出力ポートによる制御コマンドの一部の受取りに適合したADCは市販の半導体装置で構成するのが好ましい。また、図7の回路はDSP19への処理負担を軽くするように特定の上記以外の機能を分担し、それによって処理時間を短縮して遊休時間スロットにおける電源オフ状態への切換えを高速にし消費電力を節減する。ADC22はmビットのオフセット2進出力を生成するが、DSP19は処理用にnビットの2の補数のワードフォーマットを必要とする。図7はこれら二つのワードフォーマット相互間の遷移を、mを例示のために10としnを16として示す。ADC22から回路29への10ビットオフセット2進出力は、DSP19からのプログラム制御の下でロードされた11ビットオフセット補正値を保持するDCオフセットレジスタ167からの最上位ビットMSBの2進状態に応答して、排他的論理和EXORゲート166で反転または非反転を受ける符号ビットを有する。レジスタ167からの残りの10ビットは加算器168によってデータビットと加算合成され、2の補数ワードを形成する。加算器168からの加算出力ワードの4ワードグループ、すなわちオフセットで補正ずみの2の補数データをDSP19へのデータフローに対する交互バッファとして動作する二つのマルチワードシフトレジスタ170および171の一方または他方に多重化解除スイッチ169経由で送り、レジスタ171からのデータ読出しおよびレジスタ170へのデータ書込みを交互に行う。このようにレジスタに格納されたワードのグループを多重化スイッチ172で選択し、シフティングおよび符号拡張ゲートネットワーク173に加える。導線176上の読出しストローブ信号がDSP19による処理のために新しいADCサンプルの読出しを開始させ、そのストローブ信号は供給先制御回路177経由で制御スイッチ169に供給されるとともにインバータ178経由でスイッチ172に供給される。回路177は回路179上の出力を、レジスタ170または171の一つからのワード読出しを可能にするとともにその一つのレジスタ経由でそのレジスタの残りのワードを歩進させるFIFOレジスタにも供給する。FIFOバッファからの出力をゲート回路網173でシフトさせて符号拡張し、10ビットデータをDSP19における処理のための16ビットフォーマットに変換する。10データビットの最上位ビットは、ゲート回路網173の下位回路網186の四つのゲート経由で供給され、DSPに読み出される16ビットワードの四つの最上位ビットとして複製される。ADCサンプルの10ビット全部を単一のゲート187として概略的に示した個別のゲートのそれぞれ一つを介して供給し、DSPの読み出す16ビットワードの次の下位10ビットとする。16ビットDSPワードの二つの最下位ビットはゲート下位回路網188の二つのゲートへの接地入力によって強制的に0にする。制御回路177から回路180へのDSP読出しストローブ信号はゲート186-188がデータを図1のDSPバス42に供給することを可能にする。実行準備ずみ出力信号は新しいグループのデータワードが読出し可能状態にあれば回路177から導線181経由で信号DSP19に供給される。導線176の信号は導線182および183上の信号とともに回路30経由でADC22の動作の制御に使われる。ADC22はループバック動作に備えて受信時間スロットの期間中電源オン状態になる。すなわち、ADC22はリセット動作の終了時および受信時間スロット前の時間スロットの後縁で電源オンコマンドを受け、ループバック動作の終了時および受信時間スロットの次の時間スロットの前縁で電源オフコマンドを受ける。DSP19から制御論理回路32および接続線43経由で供給されるADC22へのマルチビットコマンドワードは加入者ユニット10の遊休時間スロット動作の期間中に別個の入力導線190上のDSP書込み信号に応答してレジスタ189にロードされる。そのコマンドワードはADC22動作のいくつかの側面を指示するが、電力消費制御を指示するビットをここでは説明の対象とする。レジスタからのMSB出力をインバータ191経由でANDゲート192に供給する。受信時間スロットの前の遊休時間スロットの後縁で導線183のプロセッサ信号がゲート192を活性化し、その出力でゲート193を活性化してレジスタ189のコマンドワードをその時点で遊休状態にある双方向回路29に供給する。そのコマンドの中の電源供給制御ビットでADC22を電源オン状態にする。受信時間スロットの次の遊休時間スロットの前縁での同様の動作がADC22を電源オフの状態にする。同様に、ループバック動作の開始時および終了時の同様の動作でそれらの時点における電源オンオフ状態切換えを制御する。正常動作の準備にはレジスタ189をクリアするための電源オン状態リセット信号を導線196に加える。図8は、図1Aの制御論理回路32の一部であるクロック信号選択論理回路を示す。このクロック選択論理回路は、電力消費の制御のために加入者ユニット10のいくつかの回路構成部品用のクロック信号をオンオフ制御するのに用いる。遊休状態の期間、例えば図6のRF遊休オンフック状態163および呼出状態158並びにRF遊休オンフック状態157の期間中は加入者ユニット10の多くの回路構成部品が電源オフの状態にあり、制御回路32のタイミング回路がフレーム、スロットおよびビットタイミングを保持し続ける。本発明に関連するこれらのクロック信号制御のうちの二つを図8に示す。導線195へのリセット信号は電源オンへの切換え時にレジスタ197をリセットする。回路32の中のアドレスデコーダ図示せずからのCLK_CTR_Nアドレスビットが、バス42から回路194経由で供給されるデータワードでレジスタ197を更新する。このワードは、図2のタイミングおよび制御論理回路16から導線123に受けたクロック信号の分周出力の使用の制御によって出力クロック信号状態を制御する。レジスタ197は例えば7ビット容量を備え、そのうち本明細書の説明の対象はビットQ2-Q5である。クロック信号例えば4352MHzを図2のタイミングおよび制御論理回路16から導線123に加える。その導線は、二つのマルチプレクサ198および199の各々の入力に達している。各マルチプレクサはレジスタ197の出力からの一対の制御導線上の二値信号状態によって制御される。各マルチプレクサ入力を選択する制御信号の組合せをその入力の近傍のマルチプレクサに記入してある。マルチプレクサ198および199の各々はほかに接地した二つの入力を有する。導線123は2で除算する除算回路200経由でマルチプレクサ198および199の各々のもう一つの入力に接続する。導線対201はレジスタ197のビットQ2およびQ3を、DDFASIC20のFIR部33およびINT部34の両方にクロック信号を供給するマルチプレクサ198に導く。これら二つのビットが00または01である場合は接地電位クロックなしを供給し、FIR部33およびINT部34は上述のとおり電源オフの状態になる。これら二つのビットが10である場合は、FIR部クロックが導線123にクロック周波数で供給されてFIR部33およびINT部34を電源オン状態にし、これら二つのビットが11である場合は、FIRクロックが分周器200から2で分周した低い周波数のクロックとして供給される。後者の場合は、FIRおよびINTは電源オン状態にはなるもののクロック周波数の半分の周波数でその状態になるので、動作時の電力消費は大幅に低下する。プログラムで選択可能な低周波数クロックを発生できることは、上記回路構成部品に高周波数クロック動作を必要としない国もあるので、有利である。同様に、レジスタ197のビットQ4およびQ5はマルチプレクサ199の制御用に供給され、DDFASIC20のDIF部36へのクロックを上記クロック周波数と同じ周波数でオフまたはオンに切り換え、またはその半分の周波数でオンに切り換えてDIF部の動作を制御し、それによって消費電力レベルを制御する。図9は、図1Aの制御論理回路32の遊休モードタイマおよび覚醒部の一つの形態を示す。この回路は、DSPが電源オフ状態の動作モードでスリープ状態にある期間中に所定の間隔で時間切れを生ずることによってDSP19と協動する。なお、DSP19は上述のとおり市販のプログラム可能なディジタルシグナルプロセッサであって、遊休命令の実行開始時、例えば加入者ユニットが少なくとも三つの時間スロットの期間にわたり連続して遊休状態にある図6のRF遊休オンフック状態157の開始時に始まる内蔵の電源オフモードを備える市販のディジタルシグナルプロセッサで構成してある。この時点で、DSPプログラムはスリープ状態に入る旨の通知メッセージをデータバス42経由で制御論理回路32に送り、そのメッセージはスリープ状態の長さデータワードと書込みストローブ信号とを含む。スリープモードまたは遊休モードでは、DSP19は例えばRAM39に再起動に必要な動作点情報および覚醒割込みへの応答のための情報を保持することができる。通知メッセージはビットパラレル回路240経由で導線241上の上記書込みストローブ信号とともにスリープ長レジスタ202に供給し、このレジスタからメッセージワードをロードできるようにする。このイネーブル信号により一連のD型双安定回路すなわちフリップフロップ回路203、206、207および208を起動し、これら双安定回路はANDゲート209、210および211と協動してスリープ長カウンタ212によるレジスタ202からの値のロードとその値からの累算を可能にする。カウンタ212はスリープ状態の長さをDSPが高精度で制御できるようにするために高いクロック周波数例えば32MHzで駆動する。カウンタ212およびCLK3_2の入力を受けるそれ以外の回路構成部品のためのクロック信号は回路204から供給する。上記フリップフロップおよび関連のゲートは上記カウントの開始を導線247上のスリープ長ワードおよび時間スロット始点信号ローディングに続き導線242上の16KHz受信パルスまたは選択パルスまたはクロックパルスのあとの最初の32MHzクロックパルスで行うよう同期をとる。カウントが満杯になるとカウンタ端子カウント出力がD型フリップフロップ213をトリガし、そのフリップフロップの反転出力がORゲート216経由でANDゲート217の一つの入力に供給される。また、フリップフロップ213の反転出力はANDゲート211、すなわちDSPによる制御を受けるASICレジスタから導線222に供給される電源オンリセット信号でイネーブルされていたANDゲート211を活性化するように戻され、フリップフロップ203、206、207および208をリセットする。また、DSP19はスリープモードに入る前に導線243にロードイネーブル信号を、3ビット割込み制御レジスタ218への回路244および245に3ビットワードをそれぞれ供給する。このワードと二つのORゲート216および219とANDゲート217とは協動して覚醒タイマ割込みおよびフック状態割込みの一つ以上を選択するか、またはいずれをも選択しない。レジスタ218の中の三つのビットで表される情報は、覚醒割込みENA_WAKEUP_NMI_Nのためのイネーブルビットと、オフフック検出割込みENA_OFF_HOOK_NMI_Nのためのイネーブルビットと、例えばDSPのスリープ状態でDSPASIC20経由でSLIC出力導線69からの導線224上に得られるフック状態信号を反転させるか否かの決定のための1ビットとを含む。この反転能力によりSLIC回路出力の反転出力または非反転出力を互いに異なるSLIC回路に利用可能になって柔軟性が得られ、また、加入者電話機のオフフックまたはオンフック状態のいずれかに応答してフック状態割込みを生じさせ得るという柔軟性を発揮する。イネーブル覚醒割込み信号はORゲート216経由でANDゲート217の上述の入力に供給する。イネーブルオフフック割込み信号はORゲート219経由でANDゲート217のもう一つの入力に供給する。導線224からのフック状態信号をレジスタ218からの反転制御ビットとともにEXORゲート230の入力に加える。そのフック状態信号は図9の回路の出力として直接に加え、そこから直接にDSP19により読出し可能なDDFASIC20状態レジスタに供給される。ゲート230の出力は、ディバウンシング回路221経由で図9の回路の出力接続線225に直接に、またORゲート219経由でゲート217にそれぞれ接続する。ディバウンシング回路221には導線236経由でゲート220からの信号のバウンス過渡間隔と同等の周期例えば15msのクロック信号を供給する。ゲート217の出力は覚醒割込み信号であり、この信号は図1の回路経由でDSP19へ戻す。フリップフロップ207の真数出力がDSP19による読出しに備えて導線246上にスリープ状態表示信号として供給されカウンタ212がスリープ長ワードのロードに備えてイネーブルされたか否かを表示する。導線222に得られる上記電源オンリセット信号はゲート211をイネーブルにし、レジスタ218、カウンタ212およびフリップフロップ213をリセットする。図10は、制御論理回路32の一部であり、図11のプログラム可能な呼出信号回路制御用の高周波数信号および低周波数信号を生成するとともに、図6における呼出機能ループにおいて基地局の指令どおりにそれら高周波数信号および低周波数信号をオンオフするための回路である。すなわち基地局は、呼出動作がいつ開始すべきかを指令し、さらに例えば上記の2秒オン4秒オフなどのオンオフ構成を指令する。次にDSP19は、上記オンオフ構成の各2秒の各オン期間のためにRINGENA信号をいつハイにするかを制御論理回路32に指令して下記に説明されるように、図10の回路構成要素を制御する。12ビットレジスタ231は導線227上にロード信号を、12ビット回路228上にロード値の両方をDSP19からそれぞれ受ける。12ビットカウンタ234がロード入力へのそれ自体の出力の帰還および32で除算する除算回路249からのイネーブル入力によってイネーブルされると、レジスタ231の値の出力をサンプリングする。レジスタ231の値は所望の最終的な呼出信号周波数を部分的に決定する。その値は例えば次のとおり決まる。ロード値=4096-nここで、n=2500/例えば、20Hzの呼出周波数を生成するには、n=2500/2×20=625ロード値=4096-625=40335カウンタ234は上述のとおりイネーブルされると、ロード値からカウントアップする。後述のとおり決定されるクロック信号はカウンタ234とデータ入力カウンタ端子カウント出力をサンプリングするD型フリップフロップ237との両方を作動させる。2で除算する除算回路238はフリップフロップ回路237の出力を除算して所望の呼出周波数に分周する。この除算器238からの出力をANDゲート239の一方の入力に加える。図11の呼出信号回路に対するDSPプログラム選択可能な高い制御周波数のクロック信号が、図1Aの制御論理回路32由来するクロック信号群から導線240上に与えられる。このクロック信号は、除算器238の出力の中の呼出音信号周波数よりも約3桁ほど高い周波数にするのが有利である。ここに示した実施例では、導線240でのクロックは周波数80キロヘルツKHz5ボルトであり、一方、除算器238から出力される呼出し信号周波数出力は、約20Hzで5ボルトであった。導線240からのクロック信号をクロックカウンタ234に供給し、32で除算する除算回路249およびANDゲート248の入力にも供給する。カウンタ234は32で除算する除算回路249の出力によりクロック周波数の1/32の周波数、すなわち2500Hzでクロックをカウントするようにイネーブルされる。80KHzクロックはフリップフロップ237にも供給され、カウンタ234の端子カウント出力を同期させる。DSPにより制御されたASICレジスタからのRINGENA信号はANDゲート248および239をイネーブルし、これらゲートは上記呼出音構成で生ずるバースト80KHz出力および20Hz出力をそれぞれ生ずる。上述のとおり、ゲート239からの低周波数呼出信号出力は、加入者ユニットの設置される地域の諸要件および導線240へのクロック周波数の両方の関数として、DSPプログラムよって決定される周波数を有する。図11は呼出信号発生回路58を示す。この回路は、二つのプログラム可能周波数信号、すなわち呼出制御信号および呼出周波数信号を論理信号レベル例えば5ボルトで受けて、それらの信号から相対的に高い電圧例えば100ボルトのAC呼出信号を発生させるための回路である。高周波数で、低電圧例えば、5ボルトで80KHzの呼出制御信号図10のゲート248からのを、信号電力増幅用の演算増幅器251の入力に加える。増幅器251は、導線70からの信号80KHz入力信号によって駆動されると、この信号が図10のRINGENA信号によってゲートされてオフに切り換えられたときよりも、大幅により多くの電力を消費する。この増幅器の出力は、コンデンサ252を経由して、双極性の低電圧信号として、一方の端子が接地された高周波数ステップアップトランス253の一次巻線の他方の端子にAC結合される。高周波数信号およびトランスの使用によって、呼出信号発生回路のためのフットプリントを小さくできるので有利である。トランス253は信号振幅を約20倍にステップアップし、二次巻線電圧を変換器9出力の-48ボルトレベルなど電源256からの負の電圧に重畳できるので有利である。二次巻線の一方の端子をその-48ボルト点に接続し、他方の端子を互いに逆極性で接続した二つの整流ダイオード257および258の接続点に接続する。これらダイオード257および258は、二つの光電導ダイオードスイッチ、すなわち通常開状態のスイッチ259および通常閉状態のスイッチ260とそれぞれ結合され、リング導線図1Aの抵抗器63経由で加入者電話機に接続される。これらスイッチ259および260の発光ダイオードは、正の電圧源263と接地電位との間で抵抗器261とPNPトランジスタ262のコレクタ-エミッタ経路とに別々に直列に接続される。図10のゲート239からの呼出信号は、抵抗器266経由でトランジスタ262のベースとエミッタとの間に加えられる。呼出信号がローのときはトランジスタ262は非導通状態にあり、スイッチ260は通常の閉状態に留まり、ダイオード258は導通状態にある。呼出信号がハイのときは、トランジスタ262が導通状態になり、スイッチ259が発光して開回路を成し、スイッチ260も発光し開回路になってダイオード257を導通状態にする。コンデンサ268を負極性電圧源256と呼出音信号導線RINGとの間に接続し、平滑化用低域フィルタとして作用させ、80KHz周波数成分をトランス253に分路する。抵抗器267をこのコンデンサのためのブリーダ抵抗として作用するように接続する。図1Aにおける加入者ループのチップ導線は接地電位にあるので、トランジスタ262を図10からの呼出信号で切り換える周波数と、増幅器251およびトランス253で定まる振幅とを備えた実質的に方形波の呼出信号が加入者ループに生ずる。一つの実施例では、増幅器251に加えられる80KHz5ボルト信号と、トランジスタ262に加えられる20Hz5ボルト信号とによって、20Hz、100ボルトAC呼出信号を図11のRING導線を含むループ上に生じている。この呼出信号出力周波数は、図1BのDSP19から図10のレジスタ231に供給するロード値を変えることによって変更できるのでプログラム可能である。呼出音構成は、図10のRINGENA信号にプログラムする任意のフォーマットどおりとなる。呼出制御信号周波数は、高周波数トランス253の効率的な動作が達成できる程度に高ければ十分である。呼出制御信号は、図10に関連して説明したとおりRINGENA信号によってオンオフされるので、増幅器251は呼出音構成のオフ区間の各々の期間中は入力信号がないために、電源オフの状態になる。公衆交換網に接続された基地局との間で無線リンク経由で通話するための加入者ユニットにおける動作電力節減のシステムおよび方法を上に説明してきた。電力節減は多様な方法で達成され、その一つは加入者ユニット動作の各状態におけるTDMAフレームの各時間スロットごとにその時間スロットでの信号処理に必要でない加入者ユニット回路構成部品を画定し、その時間スロットおよび動作状態の期間中はそれら回路構成部品を電源オフ状態にすることによって節減を行う。電源オフ状態への切換えも多様な方法で達成され、回路の電源を実際にオンオフする、またはCMOS回路構成部品においてそれら回路要素へのクロック源または入力信号源を制御する、回路構成部品選択信号をオフにする入力信号がハイのとき消費電力の大きい回路構成部品への入力信号を低下させるなどの方法がある。また、相対的に消費電力の大きい回路構成部品に分担させている特定の機能を、相対的に消費電力の小さい回路構成部品に移して高消費電力回路が電源オフ状態に留まる時間を増やすようにすることもできる。本発明を特定の実施例について説明してきたが、上記以外の実施例および当業者に自明の変形はすべて本発明の範囲に含まれる。