"マルチチップモジュールのためのダイであって、前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを備え、前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、前記コンタクトは、前記マルチチップモジュールの組立後における前記マルチチップモジュールの内部ノードであり、前記コンタクトと結合されて、第1の入力インピーダンスを有するドライバ回路と、前記コンタクトと結合される、前記ドライバ回路の静電放電保護のための放電回路とをさらに備え、前記放電回路は、第1の放電経路に関連付けられる第1の順バイアスインピーダンスを有し、前記第1の順バイアスインピーダンスは、前記第1の入力インピーダンスの一部である、ダイ。前記第1の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する第1の比率は、前記静電放電保護のために少なくともほぼ4:1である、請求項1に記載のダイ。前記放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有し、前記第1の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第2の比率は、前記静電放電保護のために少なくともほぼ4:1である、請求項1または2に記載のダイ。前記ドライバ回路は、入力ドライバまたは出力ドライバである、請求項1から3のいずれか1項に記載のダイ。前記ドライバ回路は、前記コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含み、前記入力ドライバ回路は、前記第1の入力インピーダンスを有し、前記出力ドライバは、第2の入力インピーダンスを有し、前記第1の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する前記第1の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ4:1であり、前記第2の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する第2の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ4:1である、請求項2に記載のダイ。前記放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有し、前記第1の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第3の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ4:1であり、前記第2の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第4の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ4:1である、請求項5に記載のダイ。前記ドライバ回路の前記静電放電保護は、100ボルト人体モデルのためのものである、請求項1から6のいずれか1項に記載のダイ。前記第1の放電経路および前記第2の放電経路は、それぞれ、電源および接地に向けられる、請求項3から7のいずれか1項に記載のダイ。前記入力ドライバは、マルチプレクサであり、前記出力ドライバは、出力バッファである、請求項5または6に記載のダイ。別のコンタクトを有する別のダイと、前記ダイと前記別のダイとが取付けられる基板とをさらに備え、前記コンタクトと前記別のコンタクトとは、前記基板の導電体を介して互いに結合されて、前記マルチチップモジュールの組立後に、内部ノードを与え、前記別のコンタクトに結合された前記別のダイの出力ドライバをさらに備え、前記出力ドライバは第3の入力インピーダンスを有し、別の静電放電保護のために前記別のコンタクトに結合された前記第2のダイの別の放電回路をさらに備え、前記別の放電回路は、第3の順バイアスインピーダンスを有し、前記第3の順バイアスインピーダンスは、前記第3の入力インピーダンスの一部である、請求項1から9のいずれか1項に記載のダイ。方法であって、前記ダイの形成後かつ前記マルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを設けるステップを備え、前記コンタクトは、前記マルチチップモジュールのダイ間インターコネクトのためのものであり、前記コンタクトは、前記マルチチップモジュールの組立後において前記マルチチップモジュールの内部ノードであり、ドライバ回路を前記コンタクトに結合させるステップをさらに備え、前記ドライバ回路は第1の入力インピーダンスを有し、放電回路を前記コンタクトに結合させるステップをさらに備え、前記放電回路は前記ドライバの静電放電保護のためのものであり、前記放電回路は、第1の放電経路に関連付けられる第1の順バイアスインピーダンスを有し、前記第1の順バイアスインピーダンスは、前記第1の入力インピーダンスの一部である、方法。前記第1の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する第1の比率は、前記静電放電保護のために少なくともほぼ4:1である、請求項11に記載の方法。前記放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有し、前記第1の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第2の比率は、前記静電放電保護のために少なくともほぼ4:1である、請求項11または12に記載の方法。前記ドライバ回路は、前記コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含み、前記入力ドライバ回路は、前記第1の入力インピーダンスを有し、前記出力ドライバは、第2の入力インピーダンスを有し、前記第1の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する前記第1の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ4:1であり、前記第2の入力インピーダンスの、前記第1の順バイアスインピーダンスに対する第2の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ4:1である、請求項12に記載の方法。前記放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有し、前記第1の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第3の比率は、前記入力ドライバの前記静電放電保護のために少なくともほぼ4:1であり、前記第2の入力インピーダンスの、前記第2の順バイアスインピーダンスに対する第4の比率は、前記出力ドライバの前記静電放電保護のために少なくともほぼ4:1である、請求項14に記載の方法。MCMの組立の間、そのような露出したコンタクトは、静電放電ESDに晒され得る。したがって、MCMに用いられるダイの露出したコンタクトをESDによる損傷から守るための手段を提供することが望ましくあるとともに実用的であるだろう。発明の概要1以上の実施の形態は、概して集積回路装置ICに関し、より特定的には、マルチチップモジュールのICのための静電放電ESD保護に関する。実施の形態は、概して、マルチチップモジュールのためのダイに関する。コンタクトは、ダイの形成後かつマルチチップモジュールの組立前に外部の露出する表面を有することができる。コンタクトは、マルチチップモジュールのダイ間インターコネクトのためのものとすることができる。コンタクトは、マルチチップモジュールの組立後におけるマルチチップモジュールの内部ノードのためのものとすることができる。ドライバ回路は、コンタクトに結合されることができるとともに第1の入力インピーダンスを有する。放電回路は、ドライバ回路の静電放電保護のためのコンタクトに結合されることができるとともに、第1の放電経路に関連付けられる第1の順バイアスインピーダンスを有する。第1の順バイアスインピーダンスは、第1の入力インピーダンスの一部とすることができる。この実施の形態において、第1の入力インピーダンスの、第1の順バイアスインピーダンスに対する第1の比率は、静電放電保護のために少なくともほぼ4:1とすることができる。放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有することができ、第1の入力インピーダンスの、第2の順バイアスインピーダンスに対する第2の比率は、静電放電保護のために少なくともほぼ4:1である。ドライバ回路は、入力ドライバまたは出力ドライバとすることができる。ドライバ回路は、コンタクトに接続されたノードにおいて、互いに結合された入力ドライバと出力ドライバとを含むことができる。入力ドライバ回路は、第1の入力インピーダンスを有することができる。出力ドライバは、第2の入力インピーダンスを有することができる。第1の入力インピーダンスの、第1の順バイアスインピーダンスに対する第1の比率は、入力ドライバの静電放電保護のために少なくともほぼ4:1とすることができる。第2の入力インピーダンスの、第1の順バイアスインピーダンスに対する第2の比率は、出力ドライバの静電放電保護のために少なくともほぼ4:1とすることができる。この実施の形態において、放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有することができる。第1の入力インピーダンスの、第2の順バイアスインピーダンスに対する第3の比率は、入力ドライバの静電放電保護のために少なくともほぼ4:1とすることができる。第2の入力インピーダンスの、第2の順バイアスインピーダンスに対する第4の比率は、出力ドライバの静電放電保護のために少なくともほぼ4:1とすることができる。ドライバ回路の静電放電保護は、100ボルト人体モデルのためのものとすることができる。第1の放電経路および第2の放電経路は、それぞれ電源および接地に向けられることができる。入力ドライバは、マルチプレクサとすることができる。出力ドライバは、出力バッファとすることができる。この実施の形態は、さらに別のコンタクトを有する別のダイと、ダイおよび別のダイが取付けられる基板とをさらに含むことができる。コンタクトおよび別のコンタクトは、基板の導電体を介して互いに結合されて、マルチチップモジュールの組立後に内部ノードを与えることができる。実施の形態は、さらに別のコンタクトに結合された出力ドライバを含むことができ、出力ドライバは、第3の入力インピーダンスを有することができる。実施の形態は、さらに、別の静電放電保護のために別のコンタクトに結合された第2のダイの別の放電回路を含むことができる。別の放電回路は、第3の順バイアスインピーダンスを有することができる。第3の順バイアスインピーダンスは、第3の入力インピーダンスの一部とすることができる。別の実施の形態は、概してマルチチップモジュールに関する。そのような実施の形態において、第1のダイは、第1のコンタクトを有することができ、第2のダイは第2のコンタクトを有することができる。第1のダイおよび第2のダイは、基板に取付けられることができる。第1のコンタクトおよび第2のコンタクトは、マルチチップモジュールの組立後に基板の導電体を介して互いに結合されて内部ノードを与えることができる。第1のダイの入力ドライバは、第1のコンタクトに結合されることができ、第2のダイの出力ドライバは、第2のコンタクトに結合されることができる。入力ドライバは、第1の入力インピーダンスを有することができ、出力ドライバは、第2の入力インピーダンスを有することができる。第1のダイの第1の放電回路は、第1の静電放電保護のための第1のコンタクトに結合されることができ、第2のダイの第2の放電回路は、第2の静電放電保護のための第2のコンタクトに結合されることができる。第1の放電回路は、第1の順バイアスインピーダンスを有することができ、第2の放電回路は、第2の順バイアスインピーダンスを有することができる。第1の順バイアスインピーダンスは、第1の入力インピーダンスの一部とされることができ、第2の順バイアスインピーダンスは、第2の入力インピーダンスの一部とされることができる。この実施の形態において、第1の入力インピーダンスの、第1の順バイアスインピーダンスに対する第1の比率は、第1の静電放電保護のために少なくともほぼ4:1とされることができ、第2の入力インピーダンスの、第2の順バイアスインピーダンスに対する第2の比率は、第2の静電放電保護のために少なくともほぼ4:1とされることができる。基板は、積層基板、蒸着基板、およびセラミック基板から構成されるグループから選択されることができる。導電体は、基板中の表面近傍レベル導電線を用いて一部形成することができる。第1の静電放電保護は、100ボルト人体モデルのためのものとされることができ、第1の順バイアスインピーダンスは、ほぼ10オームから20オームの範囲内であり得る。第2の静電放電保護は、100ボルト人体モデルのためのものであり得る。第2の順バイアスインピーダンスは、ほぼ10オームから20オームの範囲内とされることができる。基板は、集積されたインターポーザおよび集積されていないインターポーザにより構成されるグループから選択されることができる。第1のダイおよび第2のダイは、基板を介して取付けられて、マルチチップモジュールの組立後に垂直方向チップ積層パッケージを提供することができる。第1のダイおよび第2のダイは、基板を介して取付けられて、マルチチップモジュールの組立後に水平チップパッケージを提供することができる。さらに別の実施の形態は、マルチチップモジュールを提供する方法とすることができる。そのような実施の形態において、第1のダイは、入力ドライバおよび第1の放電回路に結合された第1のコンタクトを有して取得されることができる。第2のダイは、出力ドライバおよび第2の放電回路に結合された第2のコンタクトを有して取得されることができる。入力ドライバは、第1の入力インピーダンスを有することができ、出力ドライバは、第2の入力インピーダンスを有することができる。第1のダイの第1の放電回路は、入力ドライバの静電放電保護のために第1のコンタクトに結合されることができる。第2のダイの第2の放電回路は、出力ドライバの静電放電保護のために第2のコンタクトに結合されることができる。第1の放電回路は、第1の順バイアスインピーダンスを有することができ、第2の放電回路は、第2の順バイアスインピーダンスを有することができる。第1のコンタクトおよび第2のコンタクトは、相互接続されることができる。マルチチップモジュールはパッケージングされることができる。第1のコンタクト、第2のコンタクトおよび第1のコンタクトと第2のコンタクトとの間のインターコネクトとは、マルチチップモジュールのパッケージング後に完全に隠されることができる。第1の順バイアスインピーダンスは、第1の入力インピーダンスの一部とされることができ、第2の順バイアスインピーダンスは、第2の入力インピーダンスの一部とされることができる。この実施の形態において、第1の入力インピーダンスの、第1の順バイアスインピーダンスに対する第1の比率は、少なくともほぼ4:1とされることができ、第2の入力インピーダンスの、第2の順バイアスインピーダンスに対する第2の比率は、少なくともほぼ4:1とされることができ、入力ドライバおよび出力ドライバのための静電放電保護は、100ボルト人体モデルとされることができる。さらなる実施の形態において、方法は、ダイの形成後かつマルチチップモジュールの組立前に外部に露出する表面を有するコンタクトを提供するステップ備えることができ、コンタクトは、マルチチップモジュールのダイ間インターコネクトとされることができ、コンタクトは、マルチチップモジュールの組立後にマルチチップモジュールの内部ノードとされることができる。方法は、さらに、ドライバ回路をコンタクトに結合するステップを備えることができ、ドライバ回路は第1の入力インピーダンスを有する。方法は、さらに放電回路をコンタクトに結合させるステップを備えることができ、放電回路は、ドライバ回路の静電放電保護のためのものである。放電回路は、第1の放電経路に関連付けられる第1の順バイアスインピーダンスを有することができ、第1の順バイアスインピーダンスは、第1の入力インピーダンスの一部とされることができる。この実施の形態において、第1の入力インピーダンスの、第1の順バイアスインピーダンスに対する第1の比率は、静電放電保護のために少なくともほぼ4:1とされることができる。放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有することができる。第1の入力インピーダンスの、第2の順バイアスインピーダンスに対する第2の比率は、静電放電保護のために少なくともほぼ4:1とされることができる。ドライバ回路は、コンタクトに接続されるノードにおいて互いに結合される入力ドライバおよび出力ドライバを含むことができる。入力ドライバ回路は、第1の入力インピーダンスを有することができる。出力ドライバは、第2の入力インピーダンスを有することができる。第1の入力インプラントの第1の順バイアスインピーダンスに対する第1の比率は、入力ドライバの静電放電保護のために少なくともほぼ4:1とされることができ、第2の入力インプラントの第1の順バイアスインピーダンスに対する第2の比率は、出力ドライバの静電放電保護のために少なくともほぼ4:1とされることができる。放電回路は、第2の放電経路に関連付けられる第2の順バイアスインピーダンスを有することができる。第1の入力インピーダンスの、第2の順バイアスインピーダンスに対する第3の比率は、入力ドライバの静電放電保護のために少なくともほぼ4:1とされることができる。第2の入力インピーダンスの、第2の順バイアスインピーダンスに対する第4の比率は、出力ドライバの静電放電保護のために少なくともほぼ4:1とされることができる。図面の簡単な説明添付の図面は例示的な実施の形態を示す。しかしながら、添付の図面は、本発明を示される実施の形態に制限するものと捉えられるべきではなく、説明および理解のためのみのものである。図面の詳細な説明以下の説明において、多数の具体的な詳細が、発明の特定の実施の形態のより完全な説明を与えるために述べられる。しかしながら、当業者にとっては、発明は、以下に与えられる特定な詳細のすべてではなく実現され得ることが理解されるべきである。別の実例において、周知の特徴は、発明を不明確にしないために詳細が説明されていない。図示を容易にするため、異なる図において同じ参照符号が用いられて、同じ要素を参照する。しかしながら、代替的な実施の形態において、要素は異なっていてもよい。上記のように、高度なFPGAは、アレイ中に異なる数種類のプログラマブルロジックロックを含むことができる。たとえば、図1は、マルチギガビットトランシーバMGT101と、コンフィギュラブルロジックブロックCLB102と、ランダムアクセスメモリブロックBRAM103と、入力/出力ブロックIOB104と、コンフィギュレーションおよびクロックロジックCONFIG/CLOCKS105と、デジタル信号処理ブロックDSP106と、特殊入力/出力ブロックI/O107たとえばコンフィギュレーションポートおよびクロックポートと、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといったその他のプログラマブルロジック108とを含む多数の異なるプログラマブルタイルを含むFPGAアーキテクチャ100を例証する。いくつかのFPGAはまた、専用のプロセッサブロックPROC110を含む。いくつかのFPGAにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素INT111を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、例証されたFPGAに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素111はまた、図1の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。たとえば、CLB102は、単一のプログラマブルインターコネクト要素INT111を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素CLE112を含み得る。BRAM103は、1以上のプログラマブルインターコネクト要素に加えてBRAMロジック要素BRL113を含み得る。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施例においては、BRAMタイルは5つのCLBと同じ高さを有するが、他の数たとえば4もまた使用することができる。DSPタイル106は、適切な数のプログラマブルインターコネクト要素に加えてDSPロジック要素DSPL114を含むことができる。IOB104はたとえば、プログラマブルインターコネクト要素111の1つのインスタンスに加えて入力/出力ロジック要素IOL115の2つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばI/Oロジック要素115に接続される実際のI/Oパッドは典型的に、入力/出力ロジック要素115の領域に限定されない。図示された実施例において、ダイの中心近くの水平領域図1に示すは、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。この列から延在する縦の列109は、クロックおよびコンフィギュレーション信号をFPGAの横幅にわたって分配するために用いられる。図1に例証されたアーキテクチャを利用するいくつかのFPGAは、FPGAの大部分を構築する規則的なコラムナcolumnar構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび/または専用ロジックであり得る。たとえば、プロセッサブロック110は、CLBおよびBRAMの複数の列に及ぶ。なお、図1は、単に例示的なFPGAアーキテクチャを例示するように意図されている。たとえば水平方向の列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図1の上部に含まれるインターコネクト/ロジック構成は、純粋に例示的なものである。たとえば、実際のFPGAにおいては、ユーザロジックの効率的な実現を容易にするために、CLBが現れるところではどこでも、2以上の隣り合うCLBの列が典型的に含まれるが、隣り合うCLBの列の数はFPGAの全体的なサイズによって変動する。図2Aは、処理中のマルチチップモジュールMCM200の例示的な実施の形態を示す断面図である。MCM200は、ダイ201、ダイ202および基板203を含む。基板203は、知られているような、積層基板、蒸着基板またはセラミック基板のいずれかであってもよい。さらに、そこに取付けられるダイ201および202を有するのに適した任意の他の基板203を用いてもよい。ダイ201および202の各々は、概して、それぞれボール211および212によって示されるような複数のコンタクトを有する。矢印213および214は、それぞれダイ201および202が、基板203の導電体に接続されることを示す。基板203は、スルーシリコンビアTSV導電線215および216、ダイ間dtddietodieマイクロバンプおよび導電線217のような導電線または、信号を伝達することができる任意の種類の他の導電線のような導電線を含んでもよい。導電線215および216は、基板203を通じて縦方向に延びてボール221および222へと延びる。この例示的な実施の形態において、導電線217は、任意選択的な、別々の垂直方向コンタクト217Aおよび217Bから形成されてもよく、垂直方向コンタクト217Aおよび217Bは概して水平トレース218に接続されて、水平トレース218は、例示的に図示されるように、基板203の表面レベルのトレースまたは表面近くレベルのトレースであってもよい。この例示的な実施の形態において、ボールまたはボール状バンプ211および212は、たとえば、マイクロバンプμバンプとして周知のものであってよく、ボール221および222は、たとえば、C4ボールとして知られているものであってもよい。MCMのための他の種類の相互接続インターフェイスを用いてもよいことが理解されるべきである。ボール211Bおよび212Bは、それぞれ導電線217のコンタクト217Aおよび217Bに接続される。ボール211Aおよび212Aは、それぞれ、導電線215および216に接続される。図2Bは、MCM200の組立およびパッケージング後の図2Aの断面図である。図2Aおよび2Bを同時に参照して、MCM200がさらに説明される。MCM200は水平チップパッケージであることが理解されるべきである。すなわち、ダイ201および202は、MCM内において、概して、互いに水平方向に配置されているが、必ずしも互いに隣接している必要はない。カバー230は、ダイ201および202を基板203に取付けるためだけでなくダイ201および202を保護するために用いられてもよい。導電線217と同様に、ボール211Bおよび212Bは、破線の枠によって概して示されるように、MCM200の内部ノード240を形成する。しかしながら、ボール221および222は、MCM200のパッケージング後に外部環境に晒される。したがって、パッケージングの後、ボール221および222は、静電放電ESDに晒されやすく、それに対して、内部ノード240は、概してパッケージ後にESDから切離される。しかしながら、組立の間、図2Aにおいて概して示されるように、ボール211Bおよび212Bは、ボール211Aおよび212Aと同様に、ESDに晒されやすい。しかしながら、ボール211Aおよび212Aと関連付けられるダイ201およびダイ202中の回路は、可能性のある外部ESD電流条件に効果的に晒される、コンタクトのための従来のESD回路で保護され得る。内部dtd相互接続部は、マイクロバンプおよび相互接続された導電トレースで形成されてもよく、MCMダイから外部PCBへの相互接続部は、たとえば、マイクロバンプTSVおよびC4ボールで形成されてもよいことが理解されるべきである。図3Aは、処理中のMCM300の例示的な実施の形態を示す断面図である。MCM300は、ダイ201、ダイ202、基板301および基板302を含む。この例示的な実施の形態において、基板301は、しばしば、インターポーザと呼ばれるが、ダイ201とダイ202との間に配置される。この実施の形態において、インターポーザ301は、パッシブインターポーザである。しかしながら、インターポーザ301は、任意にアクティブインターポーザ、すなわち、インターポーザ301をそのようなトランジスタの形成のための基板として用いて1以上のトランジスタが形成される基板としてもよい。したがって、任意選択的に、ダイ間結合は、ダイ間の垂直方向積層のためのものとすることができ、インターポーザ301は、効果的に、ダイの基板の中へ、または直接的に接続され、すなわち統合的に形成されることができ、それは概してダイ202の任意のブロック355によって示され、dtdコンタクトのより直接的な相互接続部のためのものとすることができる。そのようなオプションにおいて、ダイ202におけるスルーホールビア図示せずは、相互接続部を形成するために用いられてもよい。しかしながら、明確さの目的のため、インターポーザ301のために統合されていない、すなわち別々の1以上の導電層積層基板が用いられるものとする。基板301は、導電線304および305を含み、それらは、既に説明したように、図2Aの導電線217と同様に形成されてもよい。基板302は導電線306~308を含む。導電線306は、図2Aを参照して説明された導電線217と同様に形成されてよく、導電線307および308は導電線215および216と同様に形成されてよい。導電線307および308は、概してそれぞれ基板302を通じて縦方向に延びて、ボール221および222へのコンタクトを提供する。矢印313によって概して示されるように、ダイ201は基板301に接続される。矢印314によって概して示されるように、基板301はダイ302の上に配置されて、ダイ302に取付けられる、または接続されてもよい。図示しないペーストがいくつかの実施の形態では、ダイ202を基板301に取付けるために用いられてもよい。矢印315は、概してダイ202が基板302に取付けられることを示す。図3Bは、MCM300の組立およびパッケージング後の図3Aの断面図である。MCM300の例示的な実施の形態において、縦方向チップ積層パッケージMCMが例示的に示される。カバー312は、ダイ201、ダイ202、インターポーザ301、および基板302の一部の環境的な保護のために用いられ得るが、ワイヤボンド310および311、およびボール211および212のために用いられてもよい。図3Aと3Bとを同時に参照して、MCM300がさらに説明される。ワイヤボンド310は、導電線304を導電線307に相互接続するために用いられてもよい。ワイヤボンド311は、導電線305を導電線306に相互接続するために用いられてもよい。導電線307は、ボール221に接続される。ボール212Aは、導電線308を介してボール222に接続される。ボール211Aは、ライン304に接続される。ボール211Bは、ライン305に接続される。ワイヤボンド311は、導電線305を導電線306に相互接続するために用いられる。ボール212Bは、導電線306に接続される。したがって、MCM300の内部ノード305は、ボール211Bおよび212Bと、導電線305および306と、ワイヤボンド311とによって形成されることが理解されるべきである。さらに、ボール211Aは、導電線304と、ワイヤボンド310と、導電線307とを介してボール211に結合される。パッケージングカバー312を配置してMCM300のいくつかの要素を保護してもよいの後、ボール211A,212Aおよび221,222は、可能性のあるESDに効果的に晒されて、ボール211Bおよび212Bは、パッケージング後にはESDには晒されない。しかしながら、ボール211Bおよび212Bは、MCM300の組立中に可能性のあるESDに晒される。カバー230および312の例が、ここでは図2Bおよび3Bを参照して用いられるが、封止材料による部分的あるいは完全な封止を含む、MCMのパッケージングの他の方法を用いてもよいことが理解されるべきである。水平チップパッケージまたは垂直チップ積層パッケージを用いてもよいことが理解されるべきである。さらに、ボール211Aおよび212Aのような、直接的に相互接続されるボールだけでなく、ボール221および222のような外部のボールへのコンタクトのためのESD保護が、従来のESD保護と関連付けられてもよいことが理解されるべきであり、そのようなESD保護は、上記の図においては例示的には示されていないものの、ダイ201および202において実現される。そのようなESD保護は、概して、可能性のある極度のESDを保護し、そのようなESDは、1,000ボルトを上回る傾向にある。しかしながら、MCM内部ノードのために従来の外部ESD保護を用いることは、性能の大幅な損害を与えるとともに、ダイ領域を消費するであろう。従来、ダイ201および202は、2つの別々のダイではなく、単一のダイとして形成されており、そのような実施の形態において、ボール211Bおよび212Bによって概して示される内部ノードは、組立のハンドリングの間にはESDに晒されることはなかった。すなわち、そのような内部ノードは、ウェハ中のダイの中にあり、したがって保護されていたであろう。しかしながら、複数のダイが用いられるため、内部ノードは組立の間に相互接続のために露出され得る。そのような内部ノードに関連付けられたボールを扱う従来の外部ESD保護を置き換える代わりに、本明細書で説明されるように、そのようなESD保護が削減される。低減されたレベルのESD保護が、MCM200および300が組立てられるより制御された環境のために用いられることができる。この例示的な実施の形態において、100ボルト人体モデルHBMが、そのようなESD保護のために用いられる。さらに、そのようなESD保護は、ESDに関連する電流をESD素子、すなわち以下においてさらに詳細に説明されるようなダイオードへと運ぶに十分である。ここで、そのような放電経路の抵抗は、信号経路の抵抗よりも大幅に低い。すなわち、ESD経路の抵抗は、関連する信号経路の抵抗値の一部として特定される。MCM内部ノードのESD保護は、外部ノードの従来のESD保護よりも実質的に低く、したがってそのような低いレベルのESD保護は、従来のESD保護よりも性能へのより低い影響とより小さいダイ領域とを有するということが理解されるべきである。図4Aは、導電線401を介してダイ202に結合されるダイ201を有するMCM400の例示的な実施の形態を示すブロック/回路図である。MCM400の導電線401は、ダイ201とダイ202との間でデータを通信するために用いられてもよい。導電線401は、従来超ロングラインと呼ばれる、実質的に長い線であり得る。超ロング線401は、dtdインターコネクト、すなわちそれぞれの端部にたとえばマイクロバンプ211Bおよびマイクロバンプ212Bを有する導電線401として形成され得る。ボール211Bおよび212Bを介して導電線401は、dtdインターフェイスノード411および412に接続される。dtdインターフェイスノード411および412は、内部MCM結合のためであり、したがって、従来のI/Oと区別されるべきであるということが理解されるべきである。ここで、後者の用語I/Oは、概してボード線を駆動するとともに、比較的高いESD耐性を有する外部インターフェイスのために用いられるということが理解される。したがって、たとえばパッド411および412のようなdtdインターフェイスノードは、マイクロバンプまたは他の種類のコンタクトインターコネクトのようなボール211Bおよび212Bに結合され得る内部パッケージインターコネクトである。したがって、ボール211Bおよび212Bは、dtdインターフェイスノード411および412にそれぞれ関連付けられ得る。ダイ201のマルチプレクサ414の入力は、dtdインターフェイスノード411に結合され得る。さらに、ダイ201のインバータ415の出力は、dtdインターフェイスノード411に結合され得る。同様に、ダイ202のマルチプレクサ424の入力は、dtdインターフェイスノード412に結合され得るとともに、ダイ202のインバータ425の出力は、dtdインターフェイスノード412に結合され得る。インバータ415および425は、出力ドライバの形態であることが理解されるべきである。出力ドライバは、例示的にインバータとして示されているが、たとえばマルチプレクサまたはバッファのような他の種類の出力ドライバが用いられ得ることが理解されるべきである。さらに、マルチプレクサ414および424は、入力ドライバとして例示的に示されるということが理解されるべきである。しかしながら、たとえばインバータまたはバッファのような他の種類の入力ドライバが用いられ得るということが理解されるべきである。図4Bは、クロック結合のためのMCM400の例示的な実施の形態を示すブロック/回路図である。さらに、クロック結合は図4Bを参照して説明されるが、図4Bに例示的に示されるような結合は、たとえばPLDの内容、またはプログラマブルリソースを有する他のICのようなコンフィギュレーションデータの伝達のために用いられ得る。図4Bにおいて、ダイ201は、dtdインターフェイスノード436に加えて、n型トランジスタ434とインバータ435とを含み、ダイ202は、n型トランジスタ444と、インバータ445と、dtdインターフェイスノード446とを含む。導電線402は、図2Bの基板上、または図3Bのインターポーザ301上の基板または基板表面近くの線であり得るが、マイクロバンプまたは他の種類の内部パッケージインターコネクト451および452のようなボールを介してdtdインターフェイスノード436および446を互いに結合するために用いられる。n型トランジスタ434のゲートは、dtdインターフェイスノード436に結合され、インバータ435の出力は、dtdインターフェイスノード436に結合される。同様に、トランジスタ444のゲートは、dtdインターフェイスノード446に結合され、インバータ445の出力は、dtdインターフェイスノード446に結合される。繰返すように、インバータは出力ドライバとして例示的に示される。しかしながら、他の種類の回路が出力ドライバとして用いられ得る。さらに、n型トランジスタは例示的に示されるものであり、p型トランジスタがゲート入力ドライバとして用いられ得るということが理解されるべきである。図5Aは、ESD回路が追加された図4Aの例示的な実施の形態を示すブロック/回路図であり、以下にさらに詳細に説明される。MCM400は、ボール211Bおよび212Bを含み、それらはダイ201および202の形成後かつMCM400の組立前に外部に露出するコンタクトである。ボール211Bおよび212Bは、導電線401を介してMCM400のdtdインターコネクトのためのものであることが理解されるべきである。したがって、MCM400の組立後、導電線401と同様にボール211Bおよび212Bは、MCM400のdtd内部ノードとなる。マルチプレクサ414および424を示す代わりに、パスゲートとして構成されるn型トランジスタ、すなわちダイ201のトランジスタ501およびダイ202のトランジスタ502が明確さのため例示的に示される。トランジスタ501のソース/ドレインノードは、dtdインターフェイスノード411に結合され、同様にトランジスタ502のソース/ドレインノードは、dtdインターフェイスノード412に結合される。たとえば、トランジスタ501とインバータ415とは組合さってドライバ回路として見なされ得るが、データの方向、制御またはdtdインターフェイスノード411を介してダイ201へのおよびダイ201からの他の情報に関して、トランジスタ501が入力ドライバであり、インバータ415は出力ドライバであることが理解されるべきである。さらに、dtdインターフェイスノード411に入力ドライバおよび出力ドライバの両方が結合される必要がないということがさらに理解されるべきである。たとえば、dtdインターフェイスノード411が入力ノードであり、その実施の形態では入力ドライバのみが入力ノードに結合されてもよい。あるいは、ノード411は出力ノードであり、その実施の形態では出力ドライバのみが出力ノードに結合されてもよい。入力ドライバ501は、入力抵抗の矢印511によって概して示されるような入力抵抗を有する。さらに、出力ドライバ415は、入力抵抗の矢印512によって概して示されるような入力抵抗を有する。すなわち、入力ドライバおよび出力ドライバの両方は、関連付けられた入力インピーダンスを有する。マルチプレクサのトランジスタ501に関連付けられるような寄生ダイオード526が、順バイアス方向にdtdインターフェイスノード411およびパワーバス555の間に結合されてもよいということが理解されるべきである。そのような寄生ダイオード526は、ESD保護においては考慮され得るが、ここでは明確さの目的のために無視されている。ESD回路、すなわちダイオード521は、dtdインターフェイスノード411からパワーバス555へ順バイアス方向に結合される。すなわち、ダイオード521の入力側はdtdインターフェイスノード411に結合されて、ダイオード521の出力側はパワーバス555に結合される。ESD回路522は、dtdインターフェイスノード411から接地バス556への順バイアス方向に直列に結合されたダイオード523および524により形成される。すなわち、dtdインターフェイスノード411はダイオード523の入力側に結合される。ダイオード523の出力側はダイオード524の入力側に結合されて、ダイオード524の出力側は接地バス556に結合される。この実施の形態において、ESD回路525はdtdインターフェイスノード411に結合された逆バイアスダイオードを提供する。すなわち、ダイオード525の入力側は接地バス556に結合され、ダイオード525の出力側はdtdインターフェイスノード411に結合される。したがって、マイクロバンプ212Bにおける正のESDチャージの場合、ESD電流はESD回路522を通り接地バス556に結合されるということが理解されるべきである。そのような正のチャージがパワーバス555、すなわち順バイアスダイオード521の正のチャージを克服するのに十分であるならば、そのようなESD電流はダイオード521を介してdtdインターフェイスノード411からパワーバス555へ流れる。パワーバス555における電圧は概して5ボルトであり、ESDは概して5ボルトよりも大きくあり得るので、正のチャージの場合にダイオード521によって十分なESD保護が与えられ得る。さらに特定的には、この明細書で説明される実施の形態は、2ボルトの電圧以下のパワーバス555を有していてもよい。ボール211Bにおける負のESDチャージの場合、ESD電流はdtdインターフェイスノード411から接地556へとダイオード525を介して流れ得る。ボール211Bは、入力ドライバ501と出力ドライバ515とのESD保護のために3つのESD放電回路に結合されるということが理解されるべきである。さらに、ダイオード526が考慮され得るが、明確さの目的のために無視されている。ESD回路521,522,525の各々は、それらに関連付けられる順バイアスインピーダンスを有する。ESD回路521,522,523の各々の順バイアスインピーダンスは、比較的低くて、ESD放電電流が接地556またはパワーバス555へと向けられるということが理解されるべきである。この実施の形態におけるダイオードのような、専用のESD素子によって与えられるこの低い抵抗のESDルートは、信号経路の抵抗と組合される。すなわち、抵抗または容量あるいはそれらの組合せを有するようなdtdインターフェイスノード411から能動回路を切離そうとするよりは、ボール211Bおよび212Bと同様に導電線401に関連付けられる抵抗が、ESD保護のための信号経路抵抗の一部として用いられ得る。信号経路抵抗を用いることにより、抵抗または容量、あるいはその両方の追加を避けることができ、そのことはチップ領域を節約するとともに、信号経路へのさらなる寄生回路の追加を避けることができる。すなわち、たとえば設計者はESD経路のオーバーヘッドを考慮することなくTSVインターフェイスを用いることができる。そのような設計者が回路設計を完成させると、そのようなESD放電経路は、能動回路の経路のインピーダンスの一部として設計され得る。マイクロバンプおよびインターポーザダイ間インターフェイスの例が説明されているが、任意のパッドインターフェイスが用いられ得るということが理解されるべきである。しかしながら、マイクロバンプESDインターフェイスは、100ボルトHBMすなわち50ナノ秒間の50ミリアンペア電流パルスに等しくあり得る100ボルトHBMのために設定されてもよい。マイクロバンプインターフェイスは、概して100ボルトHBMに関連付けられるストレスを扱うことができる。すなわち、追加のESDルートを有していない負のルートの資源が信号経路において実現され得る。そのように追加されているが小さいバイパスルートは、メイン信号経路の微小部分であり、そのようなバイパスルートは、50ミリアンペア-50ナノ秒パルスを、ESD保護のために能動回路から反らし得る。ESD回路521,522,525は、各々関連付けられた順バイアスインピーダンスを有し得る。例示であって限定ではないことを明確にするために、このインピーダンスは規格値に正規化されるものとする。したがって、たとえばESD回路521の順バイアスインピーダンスは1である。同様に、ESD回路522および525の順バイアスインピーダンスはそれぞれ1である。この方針に従うと、入力インピーダンス511および入力インピーダンス512の各々は、値4に正規化される。したがって、ドライバ回路の入力インピーダンスの、ESD回路の順バイアスインピーダンスに対する比率は、この例においては4対14:1である。この4:1の比率は、100ボルトHBMの場合に十分なESD保護を与えるとともに、ESD放電を、dtdインターフェイス素子から前記ESD回路網へと反らすことができる。しかしながら、本明細書で述べられているような正確な規格値が必要でないことが理解されるべきである。したがって、たとえばESD回路521,522,525のいずれか1以上の順バイアスインピーダンスは、規格値1よりも大きくてもよく、ドライバ回路の入力インピーダンスに対する最も大きなインピーダンスのESD回路の順バイアスインピーダンスに対する比率は、そのようなESD回路521,522,525の場合には、100ボルトHBMに関する十分なESD保護を与えるために少なくともほぼ4:1となる。すなわち、入力インピーダンス511または512は、4単位よりも大きくあり得て、それはダイ201とdtdインターフェイスノード411とに関連付けられたそれぞれのESD回路の最大の順バイアスインピーダンスに関して比率が5:1,6:1またはそれより大きい例におけるESD保護を高めるであろう。すなわち、ドライバ回路の入力インピーダンスの、ESD回路の順バイアスインピーダンスに対する各々の比率は、100ボルトHBMの場合のESD保護の場合には少なくともほぼ4:1である。100ボルトより大きいが従来の1000ボルト未満またはより高いESD保護のような他のESD保護レベルが実現されてもよいことが理解されるべきである。しかしながら、晒されるESD電圧レベルがより低いように製造設備が制御されているならば、そのような追加のESD保護は不要であり、逆により妨害の少ない100ボルトHBMのESD保護と比較して性能への影響を与え得る。製造設備とは、概してダイが取付けられる場所であり、基板またはインターポーザなどを介して互いに結合される場所を意味する。さらに、製造設備は、MCMが封止された、覆われるなどの場所を含み得る。ダイ202は、ダイ201と同じまたは同様の回路および順バイアスインピーダンスに対する入力インピーダンスの比率を有する。すなわち、そのようなESD回路の順バイアスインピーダンスへのドライバ回路の入力インピーダンスは少なくとも順バイアス方向における各々の入力インピーダンスの各々のESD放電回路の場合にほぼ4:1である。したがって、明確さのため重複する説明を避ける。しかしながら、ボール211Bおよび212Bと、導電線401との組合せは関連付けられる抵抗を有するということが理解されるべきである。そのような抵抗は、本明細書で説明されるような比率を満たすために逆方向に縮尺された回路を有することを避けるために用いられ得る。例示であって限定しないことにより明確にするために、従来の比較値を含むいくつかの数値が示される。しかしながら、他の数値が用いられてもよいことが理解されるべきである。いくつかの従来のESDルートにおいて、ESD経路の場合のルート抵抗は、ほぼ1オームから3オームの範囲内にある。従来のESDのHBM仕様は、2キロボルトであり得る。これらの一般的な値により、ほぼ1.5アンペアのESD電流が放電され得るということが理解されるべきである。ESD経路抵抗と同様にそのようなESD電流は、ほぼ3から5ボルトの電流-抵抗IR降下をもたらし、それは従来の外部I/Oインターフェイスの場合に安全な電圧範囲である。しかしながら、概して100ボルトHBMに制限されたESDに晒される製造設備の場合、放電のためのESD導電経路は、ほぼ10オームから20オーム位に高くあり得て、そのようなESD順バイアスインピーダンスは、信号経路のインピーダンスの一部である。繰返すように、この部分は、ドライバ回路の入力インピーダンスおよびESD回路の順バイアスインピーダンスに関して少なくともほぼ4:1であるように説明される。50ミリアンペアのESD電流でのdtdマイクロバンプインターフェイスの場合、IR降下は、ほぼ0.5ボルトから1ボルトであるだろう。そのようなIR降下は、概してマイクロバンプdtdインターフェイスの場合に安全な電圧範囲となるであろう。したがって、接地バス556またはパワーバス555のいずれか一方または両方に対するESD経路のための低い抵抗を特定することが、ESDルートのための比率の特定と置き換わり得ることが理解されるべきである。したがって、大きな抵抗または容量あるいはそれらの結合のような高インピーダンスの集中したESD非結合要素が存在し得ない。上記の数値の例を続けると、回路設計者は、ESD経路のオーバーヘッドを考慮する必要なく関連付けられたマイクロバンプdtdインターフェイスおよび回路を設計し得る。すなわち、そのような回路設計が完成すると、与えられたESD経路はドライバの入力インピーダンスのような、能動経路のインピーダンスの一部となり、したがってそのようなマイクロバンプdtdインターフェイス回路は十分に保護されるべきである。あらゆるパッドインターフェイスに対して用いられることができるが、マイクロバンプdtdインターフェイスの実現例は、100ボルトHBMにとって100ボルトHBMは、概して50ナノ秒の間の50ミリアンペアパルス電流と等価である。したがって、概してマイクロバンプdtdインターフェイスは、そのような信号経路の場合の追加のESDルートのない負のルート資源を用いて100ボルトHBMストレスを扱うことができる。すなわち、ダイオード521,523,525は、ダイオード523および524が直列に与えられているが、概して比較的に小さくてメイン信号経路のごく一部となるバイパスルートを提供する。このバイパスルートは、入力ドライバおよび出力ドライバのような能動回路から50ミリアンペア-50ナノ秒パルスを反らすのに十分であり、そのような能動回路を介して100ボルトHBMに関連付けられたESDから影響を受けなくする。導電線401のために点を結び直線が例示的に示されているが、そのような導電線は、並列の複数の導電線でもよく曲がりくねった、あるいは他の遠回りするルートを与える導電線でもよく、抵抗を下げるための他のアプローチ、または抵抗またはルートを調整するための上記のいずれかの組合せであってもよい。そのように抵抗を調整することは、信号経路に影響を与えること、すなわち本明細書で他の場所で説明されるように少なくともほぼ4:1の比率を与えることを、ダイの設計を変更する必要なしに用いられ得る。すなわち、信号経路の抵抗は、増加し得て、したがってESD回路抵抗が本明細書の他の場所で説明されるような少なくともほぼ4:1の比率のように十分に小さくなることを可能にする。したがって、上記の数値の例を続けて参照して、ボール211Bおよび212Bの抵抗がされると仮定される導電線401の抵抗の追加により、ESD回路521,522,525の順バイアス抵抗は、各々本明細書の他の場所で説明されるような少なくとも4:1の比率をなおも有するがほぼ10オームから20オームとなり得る。図5Bは、導電線402を介してクロック信号を通信するためまたはプログラマブルリソースアプリケーションのためのコンフィギュレーションデータを通信するためのMCM400の例示的な実施の形態を示すブロック/回路図である。ダイ201回路は、概して図5Aのダイ201の回路と同じであり、nチャネルトランジスタ501がこれまでに述べたようなnチャネルトランジスタ434へと置き換えられて追加の寄生ダイオード562が追加される点において異なっている。寄生ダイオード562は、順バイアス方向に接地バス556からnチャネルトランジスタ434のゲートへと結合される。トランジスタ434および501の間のような入力抵抗の間の違いと同様に、寄生ダイオード562に関連するあらゆる入力抵抗の考慮を除くと、概して図5Aを参照して説明される上記の説明は図5Bと同じであり、したがって明確さの目的のために繰返さない。寄生ダイオード562は、ESD保護のために考慮されるが、そのようなダイオードは本明細書では明確さのために無視される。図5Aおよび5Bを同時に参照して、次のような抵抗の規則が説明される。zからbへの抵抗Rzbは、aからzへの抵抗Razに関連付けられて数学的に次のように示される。Raz≦1/4Rzb同様に、zからcへの抵抗Rzcは、数学的にaからzへの抵抗と関連付けられて次のように表わされる。Raz≦1/4Rzc抵抗RzbおよびRzcの両方がこれまでに説明したような4:1というしきい値比率を満たせば足りる。しかしながら、すべての比率が同じであることは必要ではない。したがって、それらの抵抗を組合せた数学的表現は、次のように表わされ得る。Raz≦1/4minRzc:Rzbすなわち、RzcとRazとの比およびRZbとRazとの比のうちの最小の比が少なくとも4:1に等しいかあるいはそれより大きく、たとえば5:1および6:1のような他のより大きな比率も用いられ得る。ESDダイオード521,523,524,525のようなESD回路のための電源および接地ルートは、抵抗Raz以下と設定され得る。図6は、MCM組立フロー600の例示的な実施の形態を示すフロー図である。MCM組立フロー600は、図2A,2B,3A,3B,4A,4B,5A,5Bを同時に参照してさらに説明される。601において、第1のコンタクトを有する第1のダイが取得される。そのような第1のダイは、これまでに説明されるようなダイ201であり得る。そのような第1のコンタクトは、入力ドライバおよび第1の放電回路に結合され得る。602において、第2のダイが取得され得る。そのような第2のダイはこれまでに説明されるようなダイ202であり得る。そのような第2のダイは、出力ドライバと第2の放電回路とに結合される第2のコンタクトを有する。そのような第1および第2の放電回路はdtdインターフェイスのためのESD回路である。入力ドライバは第1のインピーダンスを有し、出力ドライバは第2の入力インピーダンスを有する。それぞれの第1および第2のダイの入力ドライバおよび出力ドライバは、これまでに説明されるような、導電線を介して互いに結合され得る。第1の放電回路は、入力ドライバをESD事象から保護するためのものであり、第2の放電回路は、出力ドライバをESD事象から保護するためのものである。ここで、第1のコンタクトおよび第2のコンタクトは一時的に露出される。そのようなESD保護は、これまでに説明されるような100ボルトHBMのためのものであり得る。これらの説明に従って、第1の放電回路は第1の順バイアスインピーダンスを有し、第2の放電回路は第2の順バイアスインピーダンスを有し得る。ここで、第1の順バイアスインピーダンスと第2の順バイアスインピーダンスとは、特定された最小抵抗比となるように調整される。より特定的には、入力ドライバに関連付けられる第1の入力インピーダンスは、第1の放電回路の第1の順バイアスインピーダンスの規格値に関して4以上の規格値を有し得る。繰返すように、値は明確さのために規格化され限定されるものではない。同様に、出力ドライバの第2の入力インピーダンスは、第2の放電回路の第2の順バイアスインピーダンスの規格値に関して4以上の規格値を有する。したがって、601において取得される第1のダイと602において取得される第2のダイとの両方に入力インピーダンスに対する順バイアスインピーダンスの少なくとも4:1の比が存在する。603において、第1のコンタクトと第2のコンタクトとは本明細書で既に説明されるように、少なくとも1つの基板に関連付けられる導電線とdtdインターフェイスとを介して相互に接続され得る。基板は、次に第2のダイの出力ドライバを続く通信のための第1のダイの入力ドライバに結合させる。この接続は、MCMの2つのダイのdtd相互接続の任意の形態であり得て、図2Bおよび3Bを参照してそれぞれに説明される例を含み得る。第1のダイの処理と第2のダイの処理とは互いに独立であり得るが、ESD制御を有する製造設備内にあってもよく、そのようなESD制御は、100ボルトHBMまたは100ボルト未満のHBM電圧のためであり、1000ボルトHBM未満のあらゆる事象においてあり得る。したがって、第1および第2の放電回路は、ESD制御を有する製造環境に適合され得る。603におけるインターコネクトの抵抗は、第1のダイと第2のダイとが相互接続された後になるまで抵抗式の一部として信号経路の抵抗とならないことが理解されるべきである。したがって、本明細書で既に説明されるように少なくともほぼ4:1の比率に逆に影響を与えないためにそのような相互接続に関連付けられる抵抗を無視することが望ましくあり得る。別の実施の形態において、603におけるインターコネクトの抵抗は、本明細書で既に説明されたような少なくともほぼ4:1の比率が封止またはカバーのような第1のダイと第2のダイとの組立後かつパッケージングの前に処理するために適合されることを確保するために用いられ得る。製造設備は、MCMの組立フローを通じて異なるレベルのESD保護を有していてもよいことが理解されるべきである。そのようなESD保護は、そのようなフローの後よりも先の方がより厳しくあり得る。604において、第1のダイと第2のダイとは、603において第1のダイと第2のダイとを相互接続するために用いられた少なくとも1つの基板に従って、MCMの一部としてパッケージングされる。そのようなパッケージングの後、第1のコンタクトと、第2のコンタクトと、第1のコンタクトと第2のコンタクトを相互接続するためにそれらの間にあるインターコネクトとは、そのようなパッケージングの後で完全に隠される。以上は発明の1以上の局面に従う例示的な実施の形態を説明するものであるが、発明の1以上の局面に従う他のおよびさらなる実施の形態が、本発明の範囲から逸脱することなく考案され、それらは次に続く請求項およびその均等物によって決定される。ステップを記述する請求項は、そのステップのあらゆる順番を含むものではない。商標は、そのそれぞれの所有者の財産である。"