"第1面と該第1面とは反対側の第2面とを備え、貫通部を有する絶縁材と、前記貫通部の内部に収容される電子部品と、前記コア基板の第1面上及び前記電子部品上に形成されていて、第1面と該第1面とは反対側の第2面とを有する第1層間絶縁層と、前記第1層間絶縁層の第1面上に形成されている第1導体回路と、前記第1層間絶縁層の内部に形成されている第1ビア導体と、を備える配線板であって、前記電子部品は、前記第1層間絶縁層の第2面と向かい合う第1面と、該第1面とは反対側の第2面とを有する第2層間絶縁層と、前記第2層間絶縁層の第2面上に形成されている第2導体回路と、前記第2層間絶縁層の内部に形成されている第2ビア導体と、前記第2導体回路上に形成されているバンプ体と、前記バンプ体を介して前記第2層間絶縁層の第2面上に実装されている半導体素子と、を備え、前記第1ビア導体は、前記第1層間絶縁層の第2面側よりも第1面側の方が径が大きく、前記第2ビア導体は、前記第2層間絶縁層の第1面側よりも第2面側の方が径が大きい配線板。前記第1ビア導体のテーパの方向と前記第2ビア導体のテーパの方向とは逆方向である請求項1の配線板。前記第1ビア導体と前記第2ビア導体とは直接接続されている請求項1の配線板。前記電子部品は、一対の層状電極と、該層状電極間に設けられる誘電体層とを備える薄膜キャパシタを有する請求項1の配線板。前記薄膜キャパシタは、前記半導体素子の実装領域内に設けられている請求項4の配線板。前記電子部品は、前記半導体素子を封止する封止材を有する請求項1の配線板。前記貫通部の内部に充填され、前記電子部品を固定する充填材を有する請求項1の配線板。前記充填材は、前記第1層間絶縁層よりも小さい熱膨張係数を有する材料からなる請求項7の配線板。前記絶縁材は、第1面側と第2面側とを電気的に接続するスルーホール導体を有する請求項1の配線板。しかしながら、特許文献1のような配線板では、例えば配線板上に別の半導体素子を実装する際に熱履歴が加わったとき、配線板を構成する層間樹脂絶縁層と、コア基板に内蔵される半導体素子との熱膨張係数の差に起因して配線板が反ってしまい、半導体素子の実装性が低下する可能性があった。本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、例えば半導体素子を実装する際に信頼性が低下しない配線板を提供することにある。本願発明の配線板は、第1面と該第1面とは反対側の第2面とを備え、貫通部を有する絶縁材と、前記貫通部の内部に収容される電子部品と、前記コア基板の第1面上及び前記電子部品上に形成されていて、第1面と該第1面とは反対側の第2面とを有する第1層間絶縁層と、前記第1層間絶縁層の第1面上に形成されている第1導体回路と、前記第1層間絶縁層の内部に形成されている第1ビア導体と、を備える配線板であって、前記電子部品は、前記第1層間絶縁層の第2面と向かい合う第1面と、該第1面とは反対側の第2面とを有する第2層間絶縁層と、前記第2層間絶縁層の第2面上に形成されている第2導体回路と、前記第2層間絶縁層の内部に形成されている第2ビア導体と、前記第2導体回路上に形成されているバンプ体と、前記バンプ体を介して前記第2層間絶縁層の第2面上に実装されている半導体素子と、を備え、前記第1ビア導体は、前記第1層間絶縁層の第2面側よりも第1面側の方が径が大きく、前記第2ビア導体は、前記第2層間絶縁層の第1面側よりも第2面側の方が径が大きいことを技術的特徴とする。本願発明の配線板では、絶縁材の内部に収容される電子部品が有する第2ビア導体は、その上層の第1ビア導体とは逆方向のテーパ形状を有する。このため、第1層間絶縁層と第2層間絶縁層とで生じる反りの方向が逆となって、発生する応力を互いに打ち消し合う。その結果、例えば配線板上に別の半導体素子を実装する際でも配線板自体が反ったりすることがほとんどなく、半導体素子の好適な実装性を確保することが可能となる。本願発明の実施形態に係る配線板、及び、該配線板に収容される電子部品について図6及び図3Dを参照して説明する。図6は、本実施形態の配線板80の断面を示している。配線板80は、貫通部60aを備えるコア基板60絶縁材を有し、該貫通部60a内に、半導体素子42を保持する電子部品50を備え、上面に半導体素子90が実装されている。コア基板60の貫通部60aと電子部品50との間には、充填材64が充填されている。充填材64には、層間樹脂絶縁層68よりも熱膨張係数が低い材料が使われている。まず、電子部品50について説明する。図3Dに示すように、電子部品50は、絶縁層32の上面側第2面側に形成された導体回路36と下面側第1面側に形成された導体回路15とがビア導体34を介して接続されてなるビルドアップ部40を備える。ビルドアップ部40の上層には開口38aを有するソルダーレジスト層38が形成されている。導体回路36の一部を露出させる開口38a内に半田バンプ41が設けられ、この半田バンプ41を介して半導体素子42が実装される。半導体素子42は、モールド樹脂46で封止されている。ビルドアップ部40内には、誘電体層18と、誘電体18層を挟む第1層状電極16及び第2層状電極20とからなる薄膜キャパシタ部30が形成されている。第1層状電極16にはアース端子24Aが接続され、ビア導体34A第2ビア導体を介して導体回路36へ接続されている。第2層状電極20には電源端子24Bが接続され、ビア導体34Bを介して導体回路36へ接続されている。絶縁層32に設けられるビア導体34A、ビア導体34B、ビア導体34Cは、絶縁層32の第1面側下面側よりも第2面側上面側の方が径が大きい。すなわち、これらのビア導体34A~34Cは、絶縁層32の第2面側上面側から第1面側下面側に向けて縮径するテーパ形状を有している。次いで、電子部品50を有する配線板80について図6を参照して説明する。配線板80は、第1面Fと、第1面Fとは反対側の第2面Sとを備えるコア基板60を有している。コア基板60の第1面F上及び第2面S上には導体回路67、67が形成されている。これら導体回路67、67同士は、コア基板60の内部に設けられているスルーホール導体66により接続されている。さらに、コア基板60には、貫通部60aが設けられている。この貫通部60aの内部に電子部品50が収容されている。この際、電子部品50は、モールド樹脂46の表面がコア基板60の第2面S側に位置するように収容されている。より詳しくは、電子部品50は、モールド樹脂46の表面がコア基板60の第2面Sとほぼ同一平面上に位置するように収容される。また、貫通部60aの側壁と電子部品50との間には充填材64が充填されている。この充填材64により、電子部品50が貫通部60a内に固定されている。コア基板60の第1面F上及び電子部品50上には、層間樹脂絶縁層68第1層間絶縁層が形成されている。この層間樹脂絶縁層68の第1面68F上には導体回路72が形成されている。層間樹脂絶縁層68の第2面68Sは、コア基板の第1面F層間樹脂絶縁層32の第2面に面している。そして、層間樹脂絶縁層68の内部には第1ビア導体7070A,70B,70Cが設けられている。ビア導体70Bは、導体回路72と第1層状電極16とを電源端子24Bを介して接続するビア導体である。ビア導体70Aは、導体回路72と第2層状電極20とをアース端子24Aを介して接続するビア導体である。ビア導体70Cは、ビア導体34を介して導体回路72と導体回路36とを接続する信号用のビア導体である。これら第1ビア導体7070A,70B,70Cは、層間樹脂絶縁層の第2面側よりも第1面側の方が径が大きい。すなわち、第1ビア導体7070A,70B,70Cは、第2ビア導体3434A,34B,34Cとは逆方向にテーパする側面を有している。このとき、電源用のビア導体70Aとビア導体34Aとは直線上中心線が同じに配置されることが望ましい。さらに、アース用のビア導体70Bとビア導体34Bとは直線上中心線が同じに配置されることが望ましい。この場合、半導体素子間の配線距離が短縮され、薄膜キャパシタ部30から瞬時に損失なく電源を供給することが可能となる。層間樹脂絶縁層68の第1面上には、開口74aを有するソルダーレジスト層74が形成されている。この開口74aから露出する導体回路72上には半田バンプ76Uが形成されている。この半田バンプ76Uを介して、半導体素子90が配線板80上に実装されている。配線板80では、半導体素子42,90のうち一方がメモリであり、他方がCPUである。半導体素子42例えばメモリの上側に半導体素子90例えばCPUを実装するため、メモリ42とCPU90との距離を近づけ、信号線の長さを短くすることで、高速信号伝送を可能にできる。さらに、以下の効果を有する。図6に示すように、第1実施形態の配線板80では、絶縁層32に設けられるビア導体34は上側へ縮径するテーパ状に形成され、絶縁層68に設けられるビア導体70は下側へ縮径するテーパ状に形成されている。即ち、絶縁層32に形成されるビア導体34と、層間樹脂絶縁層68に形成されるビア導体70とはテーパの方向が逆であるので、絶縁層32と絶縁層68とで生じる反りの方向が逆となって、発生する応力を互いに打ち消し合う。その結果、配線板80の反りを効果的に抑制することができる。ひいては、半導体素子90の実装性を向上させることが可能となる。さらに、例えば半導体素子90を実装する際のリフロー加熱により、熱応力が生じた場合でも、電子部品50の信頼性を確保することが可能となる。更に、半導体素子90例えばCPUの直下に大容量のコンデンサ部30を備えるため、半導体素子90で瞬時的に大電力を消費しても、電圧低下が少なく、半導体素子90を適性に動作させることができる。引き続き、第1実施形態の電子部品50の製造方法について図1~図3を参照して説明する。支持基板12ガラス基板又はシリコン基板上にレジスト液14aを塗布し図1A。パターニングしてレジスト14を形成する図1B。TiN/Wのスパッタリングにより導体回路15、第1層状電極16を形成し、レジストを除去する図1C。第1層状電極16上に高誘電体材料をロールコーター、ドクターブレード等の印刷機を用いて厚さ0.1~10μmの薄膜状に印刷し未焼成層とする。印刷後、この未焼成層を真空中又はN2ガス等の非酸素雰囲気で600~950°Cの温度範囲で焼成し、誘電体層18を形成する図1D。高誘電体材料としては、チタン酸バリウム、チタン酸ストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ジルコン酸ニオブ鉛、チタン酸ジルコン酸カルシウム鉛、チタン酸ジルコン酸ストロンチウム鉛より選ばれた1種類又は2種類以上の金属酸化物を含んだものを用いることができ、これにより高い誘電率を得ることができる。誘電体層18上に、TiN/Wのスパッタリングにより第2層状電極となる金属膜20αを形成する図1E。金属膜をパターニングし、誘電体層18の所定部位に貫通孔18aを設け、誘電体層18上に第2層状電極20を形成する図1F。貫通孔18aに導体を形成することで、アース層と成る第1層状電極16と接続するアース端子24Aと、電極層となる第2層状電極20と接続する電源端子24Bを形成し、誘電体層18を第1層状電極16と第2層状電極20で挟むコンデンサ部30を形成する図2A。薄膜キャパシタ部30上に薬液への可溶性粒子及び無機粒子を含む樹脂からなる絶縁層32を形成する図2B。絶縁層32にレーザで、導体回路15、アース端子24A、電源端子24Bへ至る開口32aを形成する図2C。薬液で処理し、表面の可溶性粒子を溶解することで絶縁層32の表面を粗化した後、無電解めっき膜を設け、所定パターンのめっきレジストを形成して、電解めっき膜を形成した後、めっきレジストを剥離し、めっきレジスト下の無電解めっき膜を除去することで、導体回路15へ至るビア導体34、アース端子24Aへ至るビア導体34A、電源端子24Bへ至るビア導体34B、絶縁層上の導体回路36を形成する図2D。これにより、導体回路15、絶縁層40、導体回路36、ビア導体34、34A、34Bからなるビルドアップ部40を完成させる。絶縁層32上の導体回路36をソルダーレジスト層38で被覆し図2E、ソルダーレジスト層38に開口38aを設け、開口に半田ペーストを印刷してからリフローすることで、半田バンプ41を形成する図3A。半田バンプ41に半導体素子42の端子44を実装する図3B。そして、半導体素子42をモールド樹脂46で封止し図3C、支持基板12を剥離することで、電子部品50を完成する図3D。引き続き、電子部品50を内蔵する配線板の製造方法について、図4~図6を参照して説明する。1まず、厚さ0.2~0.8mmのガラスエポキシ樹脂またはBTビスマレイミドトリアジン樹脂からなり、貫通部60a及びスルーホール導体66を有するコア基板60を準備し、このコア基板60を支持材62上に載置する。次いで、貫通部60a内に電子部品50を収容する。このとき、電子部品50のモールド樹脂表面を下側に配置する。そして、貫通部60aと電子部品50との間に充填材64を充填する図4A。2図4Bに示すように、スルーホール導体66の内部に穴埋め材65を充填する。3その後、図4Cに示すように、コア基板60の第1面上に、樹脂絶縁層用樹脂フィルム味の素社製:商品名;ABF-45SHを載置し、仮圧着して裁断した後、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層68を形成する。次いで、支持材62をコア基板60から剥離し、コア基板60の第2面上にも、層間樹脂絶縁層68を形成する図4D。4次に、CO2ガスレーザにて層間樹脂絶縁層68にバイアホール用開口を形成した。バイアホール用開口が形成された基板を、60g/lの過マンガン酸を含む80°Cの溶液に10分間浸漬した。そして、層間樹脂絶縁層の表面に存在する粒子を除去することにより、バイアホール用開口の内壁を含む層間樹脂絶縁層の表面に粗化面を形成した図示せず。そして、基板を、中和溶液シプレイ社製に浸漬してから水洗いした。さらに、粗面化処理した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させる。次に、上村工業社製の無電解銅めっき水溶液スルカップPEA中に、触媒を付与した基板を浸漬して、粗面全体に厚さ0.3~3.0μmの無電解銅めっき膜を形成し、バイアホール用開口68aの内壁を含む層間樹脂絶縁層68の表面に無電解銅めっき膜を形成する。無電解銅めっき膜が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光し、現像処理することにより、めっきレジストを設けた。ついで、基板を脱脂し、水洗後、さらに硫酸で洗浄してから、電解めっきを施し、めっきレジスト非形成部に電解銅めっき膜を形成する。めっきレジストを剥離除去した後、そのめっきレジスト下の無電解めっき膜をエッチング処理して溶解除去し、無電解めっき膜及び電解めっき膜から成る導体回路72、コア基板60の導体回路67へ接続するビア導体70aと、電子部品50側の導体回路15へ接続するビア導体70bと、薄膜キャパシタ部30のアース端子24Aへ接続するアースビア導体70Aと、薄膜キャパシタ部30の電源端子24Bへ接続する電源ビア導体70Bとを形成する図5A。そして、導体回路72の表面に粗化面を形成する図示せず。5次に、そして、基板の両面に、市販のソルダーレジスト組成物を20μmの厚さで塗布し、乾燥処理を行った。引き続き、開口形成部を除いてソルダーレジスト組成物にレーザを照射してソルダーレジストの硬化を行った。その後、薬液でソルダーレジストの未硬化部分を除去することで、開口74aを有し、その厚さが15~25μmのソルダーレジスト層74を形成する図5B。6次に、ソルダーレジスト層74が形成された基板を、無電解ニッケルめっき液に浸漬して、開口部74a、74aに厚さ5μmのニッケルめっき層図示せずを形成する。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層上に、厚さ0.03μmの金めっき層図示せずを形成し、半田パッドとする。ニッケル-金層以外にも、ニッケル-パラジウム-金層を形成してもよい。7配線板80のソルダーレジスト層の開口74aに半田ペーストを印刷してリフローを行うことで、上面側に導体回路15へのビア導体70bに接続する導体回路72上に半田バンプ76Uを設け、アース端子24Aへのアースビア導体70Aに接続する導体回路72上にアース用半田バンプ76Aを設け、電源端子24Bへの電源ビア導体70Bに接続する導体回路72上に電源用半田バンプ76Bを設ける。下面側のソルダーレジスト層74の開口には半田バンプ76Dを設ける図5C。その後、半田バンプ76Uを介して半導体素子90を配線板80上に実装する図6。"