マルチチップウェハレベルパッケージを形成する方法であって、複数のチップ基板上に複数の異種チップを形成するステップであって、前記複数のチップ基板の各々はただ1種のチップを形成するために用いられるステップと、前記複数のチップ基板から前記複数の異種チップを取り外すステップと、キャリア基板中にポケットを形成するステップであって、各々のポケットは前記異種チップの1つを保持するステップと、前記複数のチップを前記キャリア基板中のそれらの対応するポケット内に、前記複数のチップの最表面が前記キャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含み、複数のチップ基板上に複数のチップを形成する前記ステップは、ウェハを各チップ基板中の浅いトレンチ分離STI領域に、前記STI領域に隣接しかつ前記ウェハとチップ基板との間に空隙が形成されるように接合するステップを含み、前記STI領域上方の前記ウェハ中のエリアがチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアがチップエリアを画定し、前記チップ基板の前記チップ間エリア中にディスクリートデバイスを形成するステップをさらに含む、方法。マルチチップウェハレベルパッケージを形成する方法であって、複数のチップ基板上に複数の異種チップを形成するステップであって、前記複数のチップ基板の各々はただ1種のチップを形成するために用いられるステップと、前記複数のチップ基板から前記複数の異種チップを取り外すステップと、キャリア基板中にポケットを形成するステップであって、各々のポケットは前記異種チップの1つを保持するステップと、前記複数のチップを前記キャリア基板中のそれらの対応するポケット内に、前記複数のチップの最表面が前記キャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含み、複数のチップ基板上に複数のチップを形成する前記ステップは、ウェハを各チップ基板中の浅いトレンチ分離STI領域に、前記STI領域に隣接しかつ前記ウェハとチップ基板との間に空隙が形成されるように接合するステップを含み、前記STI領域上方の前記ウェハ中のエリアがチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアがチップエリアを画定し、前記チップ基板の前記チップ間エリアに形成されるデバイスは、前記空隙情報のウェハ中に形成されるデバイスの試験及び監視のためにのみ用いられる、方法。前記ウェハを前記STI領域に接合するステップの前に、前記チップ基板上に誘電体層をパターン形成するステップと、オフチップエリアを画定するために前記パターン形成された誘電体層をエッチングするステップと、前記オフチップエリア中にSTI領域を形成するステップと、前記オフチップエリアの間の前記誘電体層を除去するステップとを含む、請求項1または2に記載の方法。前記ウェハを薄化するステップと、前記薄化されたウェハ中にデバイスを形成するステップと、前記薄化されたウェハ上に後工程BEOL相互接続部を形成するステップと、前記チップエリア中に最終仕上げデバイスおよび相互接続部を形成して、前記複数のチップの形成を完了するステップとをさらに含む、請求項1または2に記載の方法。前記複数のチップを前記複数のチップ基板から取り外す前記ステップは、前記薄化されたウェハの最表面をパッシベーション層でコーティングするステップと前記薄化されたウェハの前記チップエリアを通り前記空隙までチャネルをダイシングし、それによって前記複数のチップを前記複数のチップ基板から取り外すステップとを含む、請求項4に記載の方法。マルチチップウェハレベルパッケージを形成する方法であって、チップ基板中に浅いトレンチ分離STI領域を形成するステップと、ウェハを前記チップ基板中のSTI領域に、前記STI領域に隣接しかつ前記ウェハと前記チップ基板との間に空隙が形成されるように接合するステップであって、前記STI領域上方の前記ウェハ中のエリアはチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアはチップエリアを画定するステップと、前記ウェハを薄化するステップと、前記薄化されたウェハ中にデバイスを形成するステップと、前記薄化されたウェハ上に後工程BEOL相互接続部を形成するステップと、前記チップエリア中に最終仕上げデバイスおよび相互接続部を形成し、複数のチップの前記形成を完了するステップとを含み、前記チップ基板の前記チップ間エリア中にディスクリートデバイスを形成するステップをさらに含む、方法。前記薄化されたウェハの最表面をパッシベーション層でコーティングするステップと前記薄化されたウェハの前記チップエリアを通り前記空隙までチャネルをダイシングし、それによって前記複数のチップを前記複数のチップ基板から取り外すステップとをさらに含む、請求項6に記載の方法。前記薄化されたウェハの所定部分が取り外され、それによって前記薄化されたウェハ内にポケットを形成するように、前記薄化されたウェハの前記チップエリア中にチャネルをダイシングするステップをさらに含む、請求項7に記載の方法。マルチチップウェハレベルパッケージを形成する方法であって、チップ基板中に浅いトレンチ分離STI領域を形成するステップと、ウェハを前記チップ基板中のSTI領域に、前記STI領域に隣接しかつ前記ウェハと前記チップ基板との間に空隙が形成されるように接合するステップであって、前記STI領域上方の前記ウェハ中のエリアはチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアはチップエリアを画定するステップと、前記ウェハを薄化するステップと、前記薄化されたウェハ中にデバイスを形成するステップと、前記薄化されたウェハ上に後工程BEOL相互接続部を形成するステップと、前記チップエリア中に最終仕上げデバイスおよび相互接続部を形成し、複数のチップの前記形成を完了するステップとを含み、前記チップ基板の前記チップ間エリア中にディスクリートデバイスを形成するステップをさらに含む、方法。従って、グローバル相互接続部を形成するために接合チップ表面を平坦化することを必要とせずにマルチチップウェハレベルチップパッケージを形成する経済的で費用効果の高い方法ならびに異なる処理ステップおよび異なる材料により製造されたチップの集積を容易にすることが必要とされている。本発明の代表的な実施形態は、グローバル相互接続部を形成するために接合チップ表面を平坦化することを必要とせずにマルチチップウェハレベルチップパッケージを形成し、異なる加工ステップおよび異なる材料により製造されたチップの集積を容易にするための方法を含む。代表的な実施形態は、マルチチップウェハレベルパッケージを形成する方法に関する。この方法は、複数のチップ基板上に複数の異種チップを形成するステップであって、複数のチップ基板の各々はただ1種のチップを形成するために用いられるステップと、複数のチップ基板から複数の異種チップを取り外すステップと、キャリア基板中にポケットを形成するステップであって、各々のポケットは複数の異種チップの1つを保持するステップと、複数のチップをキャリア基板中のそれらの対応するポケット内に、複数のチップの最表面がキャリア基板の最表面と実質的に同一平面co-planarになるように取り付けるステップとを含む。異種チップは、メモリチップ、論理チップ、MEMS素子、RF回路または受動素子であり得る。複数のチップ基板上に複数のチップを形成するステップは、ウェハを各チップ基板中の浅いトレンチ分離STI領域に、STI領域に隣接しかつウェハとチップ基板との間に空隙voidが形成されるように接合するステップも含むことができ、STI領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のウェハ中のエリアがチップエリアを画定する。加えて、個別ディスクリートデバイスをチップ基板のチップ間エリアに形成することができ、個別デバイスは、インダクタ、デカップリングキャパシタ、または静電放電ESDダイオードであり得る。上記の方法において、ウェハをSTI領域に接合するステップの前に、この方法は、チップ基板上の誘電体層をパターン形成するステップと、オフチップエリアを画定するためにパターン形成された誘電体層をエッチングするステップと、オフチップエリア中にSTI領域を形成するステップと、オフチップエリア間の誘電体層を除去するステップとを含むこともできる。この方法は、ウェハを薄化するステップと、薄化されたウェハ中にデバイスを形成するステップと、薄化されたウェハ上に後工程BEOL相互接続部を形成するステップと、チップエリア中に最終仕上げデバイスおよび相互接続部を形成して、複数のチップの形成を完了するステップとを含むこともできる。複数のチップを複数のチップ基板から取り外すステップは、薄化されたウェハの最表面をパッシベーション層でコーティングするステップと、薄化されたウェハのチップエリアを通り空隙までチャネルをダイシングまたはエッチングし、それによって複数のチップを複数のチップ基板から取り外すステップとを含むこともできる。キャリア基板中にポケットを形成するステップは、ウェハをキャリア基板中のSTI領域に、STIに隣接しかつウェハとチップ基板との間に空隙が形成されるように接合するステップを含むことができ、STI領域上方のウェハ中のエリアはチップ間エリアを画定し、空隙上方のウェハ中のエリアはチップエリアを画定する。複数のチップをそれらの対応するポケット内に取り付けるステップは、空隙と実質的に同じ厚さを有するチップエリアに誘電体層を設けるステップと、複数のチップをそれらの対応するポケット内に整列させるステップとを含むこともできる。もう1つの代表的な実施形態は、マルチチップウェハレベルパッケージを形成する方法に関する。この方法は、複数の同種または異種チップを対応するチップ基板上に形成するステップと、複数のチップを対応するチップ基板から取り外すステップと、複数のポケットをキャリア基板上に、複数のポケットの各々が所定の種類のチップ保持するように形成するステップと、複数のポケットの各々について所定の種類のチップに対応する複数の同種または異種チップからチップを選択するステップと、選択されたチップをそれらの対応するポケット内に、選択されたチップの最表面がキャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含む。好ましくは、マルチチップウェハレベルパッケージを形成するための方法が提供され、この方法は、キャリア基板中に浅いトレンチ分離STI領域を形成するステップと、ウェハをキャリア基板中のSTI領域に、STIに隣接しかつウェハとチップ基板との間に空隙が形成されるように接合するステップであって、STI領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のウェハ中のエリアがチップエリアを画定するステップと、ウェハを薄化するステップと、薄化されたウェハ上に後工程相互接続部を形成するステップと、薄化されたウェハの最表面をパッシベーション層でコーティングするステップと、薄化されたウェハの所定部分が取り外され、それによって薄化されたウェハ内にポケットを形成するように薄化されたウェハのチップエリア中にチャネルをダイシングするステップとを含む。本発明のこれらおよびその他の代表的な実施形態、特徴、態様、および利点が説明され、さらに添付図面と共に読まれる場合に、代表的な実施形態の詳細な説明からより明白になる。本明細書中で説明される本発明の代表的な実施形態は、マルチチップウェハレベルパッケージを製造するための低コストな方法を提供し、この方法において、チップおよびキャリア双方は、部分的ウェハ接合および部分的ウェハダイシング技術を用いて形成される。本発明の代表的な実施形態によれば、一般に、部分的ウェハ接合の使用により、ウェハキャリア上の薄いシリコン層の非接合エリア中でのチップの形成およびキャリア基板上の一番上の薄いシリコン層の非接合エリア中でのポケットの形成が可能になる。チップ集積プロセスの間、部分的ダイシング技術を用いてチップがウェハキャリアからダイシングされ、同じ部分的ウェハダイシング技術を用いてポケットがキャリア基板上に形成される。最後に、同じまたは異なるウェハキャリアからのチップが、それらの対応するポケット内に設置され、接合される。図1A~図1Eは、本発明の代表的な実施形態による、マルチチップウェハパッケージを形成するための方法を例示する。より具体的には、図1A~図1Eは、本発明の代表的な実施形態による、キャリア基板2cs中にポケットを形成し、キャリア基板のポケット内にチップを設置するプロセスを例示する。図1Aを参照すると、キャリア基板2の表面にポケットを形成するためのシリコン層6が、キャリア基板2の酸化物部位8において部分的に接合されている。加えて、シリコン層6は、非酸化エリア3においてキャリア基板2に接合されておらず、それによって、シリコン層6下方の非酸化エリア3中に微視的空隙16図1Aの分解図に描かれるようなを形成する。さらに、空隙16は、空気または窒化物層を含む。さらに、空隙16が窒化物膜を含むようにCVD窒化物膜を堆積およびパターニングすることができる。要するに、微視的空隙、CVD窒化物膜、または粗面により、キャリア基板の表面における接合が妨げられる。図1Aの部分の分解図を参照すると、この分解図は、キャリア基板2が、浅いトレンチ分離STI領域8、シリコン層6、シリコン層6とキャリア基板2との間でかつSTI領域8に隣接して形成された空隙16の部分を含んでいるのを示している。好ましくは、空隙16は、接合を妨げるために、空気、窒化物層、または粗シリコン表面を含む。次に、図1Bにおいて従来のメタライゼーションプロセスがシリコン層6上で実行され、それによって相互接続層10を形成する。次に、図1Cのポケット12、13、14、および15が、キャリア基板2中に形成される。キャリア基板2中にポケットを形成するために部分的ウェハダイシング技術が用いられる。図1Dおよび図1Eは、チップ11A、24、26、および28の、複数のダミーキャリアからキャリア基板2中のそれらの対応するポケット12~15内への移送を例示する。チップ11A、24、26、および28が異なるタイプのチップを表しており、各タイプのチップは、別個のキャリア基板上に形成されることが理解されるべきである。さらに、異なるダミーキャリアからの複数のチップを所定位置に保持し、チップとSTI領域8との間に存在し得る空隙を満たし、図1Eに示されるようにキャリア基板2上にグローバル相互接続部22が形成できるように平坦化最表面を提供するために、キャリア基板2上に絶縁層20を設けることができる。図2A~図2Cは、本発明の別の代表的な実施形態による、ダミーキャリア上にチップを形成するための方法を例示する。図2Aを参照すると、チップを形成するための半導体層6’が、STI領域8’においてダミーキャリア4に部分的に接合されている。半導体層6’は、シリコン、ゲルマニウム、ガリウムヒ素、CdSe、II族元素とIV族元素との化合物、またはIII族とV族元素との化合物であり得る。言い換えれば、異なるチップを形成するために異なる材料を用いることができる。チップ11A~11Eをダミーキャリア4からダイシングした後、少なくとも1つのチップ、例えば、チップ11Aを、キャリア基板2のその対応するポケット例えば、ポケット14内に組み込むことができる。ここでは、ただ1つのダミーキャリア4、すなわちs1が示してあるが、多くの異なるタイプのチップ、例えば、メモリチップ、論理回路、MEMSデバイス、RF回路、または受動デバイスを製造するために同じまたは異なるタイプの半導体層を有する多くの他のダミーキャリアがあり得ることが理解されるべきである。さらに、図2Bに示されるように、各ダミーキャリアは、複数の同一チップ11A~11Eを製造することができるであろう。図2Bに示されるデバイス11A~11Eは、矩形の形状を有するが、チップ11A~11Eは、多くの異なる形状、例えば、正方形、多角形、U字形、V字形等を有するように形成できることが理解されるべきである。加えて、チップ11A~11Eは、サイズが様々な同じ形状を有するように形成できる。例えば、チップ11A~11Eは、長さが様々な矩形の形状を有するキャパシタであり得る。加えて、半導体層6’は、非酸化エリア3’においてダミーキャリア4に接合されておらず、それによって、図2Aの分解図に示されるように、非酸化エリア3’において空隙16’が形成される。さらに、空隙16’は、空気または窒化物層を含み得る。部分的ウェハ接合技術の使用により、図1Aおよび図2Aそれぞれにおいて、シリコン層6および半導体層6’の厚さについてより厳密な制御がもたらされることが留意されるべきである。図2Aの一部の拡大図において、ダミーキャリア4は、浅いトレンチ分離STI領域8’、半導体層6’、および半導体層6’とダミーキャリア4との間でかつSTI領域8’に隣接して形成された領域16’を含んでいる。好ましくは、領域16’は、接合を妨げるために、空気、窒化物層、または粗シリコン表面を含む。次に、ダミーキャリア4上の半導体層6’中にデバイス図示せずが形成される。次に、図2Bにおいて従来のメタライゼーションプロセスが半導体層6’上で実行され、それによって、図1Bに示される相互接続層10とほぼ同じ厚さを有する相互接続層10’が形成される。次に、図2Cのチップ11A~11Eがダミーキャリア4から取り外される。チップ11A~11Eをダミーキャリア4から取り外すために部分的ウェハダイシング技術が用いられる。ダミーキャリア4からのチップ11A~11Eのうちの少なくとも1つ、例えば、チップ11Aが、その対応するポケット、例えば、図1Cのキャリア基板2中に形成されたポケット内に設置される。各ダミーキャリアは、同じまたは異なる半導体最上層6’を有することができる。しかしながら、ダミーキャリア内では、同一のチップが製造される。例えば、シリコン最上層を有する第1のダミーキャリアs1は、複数のDRAMメモリチップを製造するために使用できる。磁性最上層を有する第2のダミーキャリアs2は、複数のMRAMチップを製造するために使用できる。組み立ての間に、ダミーキャリアs1~snの各々からの少なくとも1つのチップを、キャリア基板csのその対応するポケット内に設置し得る。例えば、第2のダミーキャリアs2からのMRAMチップ1個および第1のダミーキャリアs1からのDRAMチップ4個を、マルチチップウェハレベルパッケージの組み立ての間に、キャリア基板csのそれらの対応するポケット内に設置し得る。ポケット深さとチップ厚さとを一致させ得るように、ポケットを有するキャリア基板csおよびチップがその上で製造されるダミーキャリア双方に、材料の堆積および厚さ制御を含む同じプロセスを適用することが重要である。言い換えれば、すべての最終チップは、ポケットの深さに等しい実質的に同一の厚さを有するべきである。部分的ウェハダイシングは、それらの対応するポケットのチップの間のサイズと整列を正確に制御するために、マスクおよびエッチング技術を使用して実行される。各チップは次に、適切な接着剤または熱ペーストを用いてその対応するポケット内に設置され、接着される。このプロセスは、平坦化またはキャリア移送のどのような付加的ステップも必要としない。なぜならば、キャリア基板上のチップを電気的に接続するためのグローバル相互接続部が形成できるように、すべてのチップがすでに上向きになっているからである。さらに、部分的ウェハダイシング技術により、ダミーキャリアを破壊することなくダミーキャリアからチップを切断および除去することが可能になる。チップは、ウェハ、好ましくはダミーキャリア上の一番上の半導体層のみを部分的に貫通することによりダミーキャリアから除去される。このエリアはダミーキャリアに接合されていないので、ひとたびウェハが部分的に貫通されると、チップはダミーキャリアから取り外される。言い換えれば、部分的ウェハダイシング技術は、ウェハがダミーキャリアに部分的に接合されている場合にのみ実行できる。部分的接合および部分的ダイシングの利点は、ひとたびチップがそれらの各々のダミーキャリアから取り外される場合に、チップ厚さがキャリア基板のポケット深さに実質的に一致し、それによって、過酷な研磨ステップの必要が回避されることである。図3~14は、本発明の代表的な実施形態による、マルチチップウェハスケールパッケージのためのチップおよびキャリア双方を形成するための方法を例示する。図3において、誘電体層301がダミーキャリア300の最表面に堆積される。誘電体層301の厚さは、その後のステップにおいて形成される空隙の深さを決める。図4において、誘電体層301は、フォトレジストマスク303を用いる従来のリソグラフィ方法を使用してパターン形成される。図5において、誘電体層301は、オフチップエリア304を画定するために、ドライエッチプロセスによってエッチングされ得る。オフチップエリア304は、その後のステップにおいて接合部位として使用される。図6において、浅いトレンチ分離STI領域305が、オフチップ領域304に形成される。図7において、誘電体層301は、ギャップ領域306を形成するために除去される。図8において、ウェハ307がSTI領域305においてダミー基板300に接合され、それによって、ギャップ領域306中に空隙302を形成する。ウェハ307中の空隙302上方のエリアは、チップエリア312を画定し、STI領域305上方のウェハ307中のエリアは、チップ間エリア311を画定する。図9において、ウェハ307は薄化され、それによって、薄化されたウェハ以降は薄化ウェハと呼称308を形成する。好ましくは、薄化ウェハ308の厚さは、50~100μmである。この薄化技術および厚さ制御は十分に確立されており、従って、これ以上説明しない。図10において、デバイス310が薄化ウェハ層308内部に形成される。図11において、後工程BEOL:Back-End-Of-Line相互接続部309が薄化ウェハ層308上に形成される。さらに、ディスクリートデバイスを、ダミーキャリア300の薄化ウェハ層308のチップ間エリア311に形成することができる。ディスクリートデバイスは、インダクタ、デカップリングキャパシタ、静電放電ESDダイオード、またはどのような他のディスクリートデバイスも含み得る。すなわち、チップ315Aおよび315Bの切り出し前に、これらのディスクリートデバイスはチップ間エリアにあり、その中で形成されたチップの働きを試験および監視するために利用できる。さらに、後工程相互接続部309の形成後、図12に示されるように、チップ315Aおよび315Bの形成を完了するために、チップエリア312Aおよび312Bは、完成したデバイスおよび相互接続部図示せずで満たされる。図12を参照すると、ダイシング用にウェハを準備するために、薄化ウェハ層308の最表面にパッシベーション層314がコーティングされる。薄化ウェハ層308が薄いので、図15に示されるように、チップ315Aおよび315B周囲にチャネル319を切ることにより、チップ315Aおよび315Bを薄化ウェハ層308から切断および取り外すためにレーザーダイシング技術または反応性イオンエッチングを用いることが可能である。好ましくは、チャネル幅は、15μm~40μmである。図13は、薄化ウェハ層308を通って空隙302までダイシングし、それによってチップ315Aおよび315Bを薄化ウェハ層308から取り外すための望ましい位置320を示す。さらに、ダミーキャリアまたはチップキャリアのチップ間エリアにおいて形成されたデバイスは、その中で形成されたチップを試験および監視するためにのみ用いることができる。なぜならば、ひとたびチップがダミーキャリアから除去されると、ダミーキャリアは無用になり、廃棄されるからである。さらに、上述のプロセスは、キャリア基板中にポケットを形成するためにも用いられる。加えて、薄いウェハ内でのチップの形成に関連したステップは、キャリア基板については実行されない。しかしながら、ディスクリートデバイスは、キャリア基板のチップ間エリアに形成できる。ディスクリートデバイスは、インダクタ、デカップリングキャパシタ、静電放電ESDダイオード、またはどのような他のディスクリートデバイスも含み得る。すなわち、チップが形成された後にこれらのディスクリートデバイスがシステムの一部として利用されるように、ポケットが切り出される場合、これらのディスクリートデバイスはチップ間エリアにある。図14は、本発明の代表的な実施形態によるキャリア基板の構造を例示する。より具体的には、図14は、キャリア基板の非接合エリアからダミーチップが除去された後のキャリア基板構造を示す。ここで図14を参照すると、ダミーチップ図示せずが切断されキャリア基板300’から取り外された後、ポケット317Aおよび317Bならびにチップ間エリア311に前もって作られた有用なデバイス316A、316B、および316Cを含む構造330が形成される。プロセスステップが同一であり、チップの厚さおよびポケットの深さは厳密に追跡されるので、ポケットおよびチップは、異なるウェハ上に異なる時点で、または異なるソースから、あるいはそれら両方において形成できることも留意されるべきである。チップをそれらの対応するポケット内に投入する前に、空隙302を満たすために、図3の誘電体層301と同じ厚さを有する誘電体層が設けられなければならない。好ましくは、空隙302は、チップをそれらの各々のポケット内に投入する前に、誘電体層、接着剤層、または熱ペーストで満たされる。結果として、すべてのチップがそれらの対応するポケット内に投入される場合、すべてのチップの最表面が、ポケットを有するウェハの最表面と実質的に同一平面であり、それによって、マルチチップウェハレベル集積パッケージを形成するために必要とされるステップおよびプロセスの数が低減される。さらに、ダミーキャリアのチップ間エリアに形成されたディスクリートデバイスは、その上に形成されたチップの働きを試験および監視するために用いられる。それに対して、キャリア基板のチップ間エリアに形成されたディスクリートデバイスは、マルチチップウェハレベルパッケージに一体化している部分である。図15は、部分的ウェハダイシング技術が実行された後の、図13に示されるチップの側面図である。図15を参照すると、薄化ウェハ層308の所定部分が部分的ウェハダイシング技術を用いて除去され、それによって、キャリア基板300からチップ315Aを取り外す。加えて、チップ315Aの周囲にバッファ領域318が画定される。ダイシング技術が、薄化ウェハ層308を通って空隙302までダイシングすることによって実行され、それによって、基板からチップ315Aを取り外すことをさらに留意すべきである。言い換えれば、チップ315Aが空隙302において基板に取り付けられていないので、ひとたび薄化ウェハ層308がチップ315A周囲で切断およびダイシングされると、チップ315Aは取り外される。図16は、部分的ウェハダイシング技術が実行された後の、図13に示されるチップの平面図である。図16を参照すると、チップ315Aが、切断チャネル319に隣接するチップ315Aの外周に沿ってバッファ領域318を有しているのが示される。図17A~図17Cは、本発明の代表的な実施形態による、キャリア基板上に形成されたチップを取り外すための方法を例示する。図17Aにおいて、厚さd1を有する薄いウェハ層510が、取り扱いおよび加工の間、機械的強度を維持するために、d2の厚さを有する、より厚い基板530に接合される。好ましくは、d1の厚さは、50μm~300μmである。接合エリア521は、パターン形成された酸化物層540に接合されるウェハ層510により形成される。非接合エリア522は、酸化物層の欠如の結果生じる。チップ520、またはダイは、非接合エリア内の薄いウェハ層510中に形成される。しかしながら、ウェハ層510は、シリコン、ゲルマニウム、ガリウムヒ素、CdSe、II族元素とVI族元素との化合物、またはIII族元素とIV族元素との化合物であり得ることが留意されるべきである。部分的ウェハダイシング技術は、薄いウェハ層510上にフォトレジストマスク500を形成し、そのフォトレジストマスク500をリソグラフィ露光することによって実行できる。フォトマスク500が画定された後、薄いウェハ層510をエッチングするために、ドライまたはウェットエッチングプロセスが実行される。代わりに、部分的ダイシングは、チップ520を取り外すために、マスクレス直接レーザ切断を用いて行うこともできる。図17Bは、トレンチ550を示しており、このトレンチは、薄いウェハ層510を貫通しチップ520を取り囲んでいる非接合エリア522までエッチングすることによって形成される。図17Cにおいて、チップ520、またはダイは、非接合エリア522から除去され、それによって、ポケット560を形成する。トレンチ550をエッチングし、チップまたはダイを効果的に切断するために、高密度プラズマ、または反応性イオンエッチングを用いることができる。同様に、ダミーチップを基板から除去することによってポケットを形成できる。チップが取り付けられた後、チップの最表面がウェハの最表面と実質的に同一平面となるように、ポケットの深さは、現実のチップの厚さと実質的に同じ厚さを有するべきである。この方法を実行することにより、パッケージは、接合チップの最表面を平坦化するなどのどのような準備も必要とせずに、グローバルチップ間Chip-to-Chip配線の用意ができている。本発明の代表的な実施形態は、異なるプロセスステップおよび材料を用いて製造されたチップの集積を経済的な方法で容易にするマルチチップウェハレベルパッケージを形成するための方法を含む。図18は、本発明の代表的な実施形態による、マルチチップウェハレベルパッケージを形成するための方法を例示する流れ図である。ここで図18を参照すると、複数のチップがチップ基板上に形成されるステップ602。次に、キャリア基板からダミーチップを取り外すことにより、キャリア基板中にポケットが形成されるステップ604。次に、チップは、チップ基板から取り外されるステップ606。ステップ604および606は、同時または異なる順序で実行できることが理解されるべきである。チップ基板から取り外されたチップは次に、チップの最表面がキャリア基板の最表面と実質的に同一平面になるようにキャリア基板中の所定のポケット内に取り付けられるステップ608。図19は、本発明の代表的な実施形態による、チップ基板上に複数のチップを形成するための方法を例示する流れ図である。特に、図19は、チップ基板上でのチップの形成に関する図18におけるステップ602の代表的な方法を例示する。ここで図19を参照すると、チップ基板上の誘電体層がパターン形成されるステップ702。次に、パターン形成された誘電体層は、オフチップエリアを画定するためにエッチングされるステップ704。浅いトレンチ分離STI領域がオフチップエリア中に形成されるステップ706。次に、オフチップエリア間の誘電体層が除去されるステップ708。次に、STI領域に隣接しかつウェハとチップ基板との間に空隙が形成されるようにウェハがSTI領域に接合され、STI領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のエリアがチップエリアを画定するステップ710。次に、ウェハが薄化されるステップ712。次に、薄化されたウェハ中にデバイスが形成されるステップ714。次に、デバイスがその中に形成された薄化されたウェハ上に後工程相互接続部が形成されるステップ716。最後に、薄化されたウェハのチップエリア中に最終仕上げデバイスおよび相互接続部が形成されてチップの形成を完了するステップ718。さらに、上述のプロセスは、異なるチップ基板上において多くの異なるタイプのチップを形成するために使用できることが理解されるべきである。図20は、本発明の代表的な実施形態による、キャリア基板中に複数のポケットを形成するための方法を例示する流れ図である。特に、図20は、キャリア基板中でのポケットの形成に関する図18におけるステップ604の代表的な方法を例示する。ここで図20を参照すると、キャリア基板上の誘電体層がパターン形成されるステップ802。次に、パターン形成された誘電体層は、オフチップエリアを画定するためにエッチングされるステップ804。次に、浅いトレンチ分離STI領域がオフチップエリア中に形成されるステップ806。次に、オフチップエリア間の誘電体層が除去されるステップ808。次に、STI領域に隣接しかつウェハとチップ基板との間に空隙が形成されるようにウェハがSTIに接合され、STI領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のエリアがチップエリアを画定するステップ810。次に、ウェハが薄化されるステップ812。次に、薄化されたウェハ上に後工程相互接続部が形成されるステップ814。薄化されたウェハの最表面がパッシベーション層でコーティングされるステップ816。次に、ウェハの所定の部分、またはダミーチップが取り外され、ウェハのチップエリア中にチャネルをダイシングし、それによってウェハ内にポケットが形成されるステップ818。図21は、本発明の代表的な実施形態による、チップ基板からチップを取り外すための方法を例示する流れ図である。特に、図21は、チップ基板からのチップの取り外しに関する図18におけるステップ606の代表的な方法を例示する。ここで図21を参照すると、薄化されたウェハの最表面が、チップを保護するためにパッシベーション層でコーティングされるステップ902。次に、ウェハのチップエリアを通り空隙までチャネルがダイシングされ、それによってチップ基板からチップを取り外すステップ904。図22は、本発明の代表的な実施形態による、チップ基板から取り外されたチップをキャリア基板中の所定のポケット内に取り付けるための方法を例示する流れ図である。特に、図22は、図18におけるステップ608の代表的な方法を例示する。ここで図22を参照すると、空隙と同じ厚さを有する接着剤層または熱ペーストが、ポケットの底部分に設けられるステップ1002。次に、チップがそれらの対応するポケット内に設置され、整列されるステップ1004。さらに、空隙と同じ寸法を有する誘電体層が接着剤層または熱ペーストの代わりに使用され得る。要約すると、本発明の代表的な実施形態は、ウェハの表面にチップならびにポケットを形成するために、部分的ウェハ接合および部分的ウェハダイシング技術が用いられる、コプラナー共平面マルチチップウェハレベルパッケージを形成するための効率的な方法を提供する。完成チップは、ウェハの対応するポケット内に取り付けられ、チップ間のグローバル相互接続部が、接合チップの一番上の平坦表面上に形成される。これらの方法は、異なるプロセスステップおよび材料で製造されたチップの集積を容易にする。チップの最表面を平坦化するために化学機械研磨のような過酷な平坦化プロセスを用いる必要は皆無である。チップは互いに正確に整列されており、すべてのチップが上向きに取り付けられているので、モジュールはグローバル配線の用意ができており、これにより、チップを上下逆の位置から裏返す必要がなくなる。本発明を、本発明の代表的な実施形態に関連して具体的に示しかつ説明してきたが、以下の特許請求の範囲により定義される本発明の範囲を逸脱することなく、形状および詳細の種々の変更をその中で行い得ることが当業者により理解されるであろう。