"差動信号の一方となる第1信号が入力される第1ノードと、前記差動信号の他方となる第2信号が入力される第2ノードと、第3ノードと、前記第1ノードと前記第3ノードの間に結合され、インビーダンス整合回路の一部となる第1回路と、前記第2ノードと前記第3ノードの間に結合され、インビーダンス整合回路の一部となる第2回路と、前記第3ノードに結合される第1電力減衰回路とを備え、前記第1回路の回路構成は、前記第2回路の回路構成と同一であり、前記第1回路のレイアウトは、前記第3ノードを通る中間境界線を軸として前記第2回路のレイアウトと略対称に配置され、前記第1電力減衰回路は、前記中間境界線を軸として対称のレイアウトを備え、前記差動信号に含まれるコモンモード信号を減衰する回路で構成される差動回路。請求項1記載の差動回路において、前記第1電力減衰回路は、第1および第2部分回路を備え、前記第1部分回路の回路構成は、前記第2部分回路の回路構成と同一であり、前記第1部分回路のレイアウトは、前記中間境界線を軸として、前記第2部分回路のレイアウトと略対称に配置される差動回路。請求項2記載の差動回路において、前記第1部分回路は、前記第3ノードから第1電源電圧ノードに向けて順に直列に結合される第1容量および第1抵抗を備え、前記第2部分回路は、前記第3ノードから前記第1電源電圧ノードに向けて順に直列に結合される第2容量および第2抵抗を備える差動回路。請求項3記載の差動回路において、前記第3ノードは、上面から見て、前記中間境界線の延伸方向となる第1方向に延伸する第1メタル配線部と、前記第1方向と直交する第2方向において前記第1ノードに向けて延伸する第2メタル配線部と、前記第2方向において前記第2ノードに向けて延伸する第3メタル配線部と、前記第2方向に延伸し、前記中間境界線を軸として対称の形状を持ち、一端が前記第1容量の一方の電極に結合され、他端が前記第2容量の一方の電極に結合される第4メタル配線部と、前記第1メタル配線部の延伸先と前記第4メタル配線部の中間点とを断面上で接続するビアとを備え、前記第1メタル配線部の配線長は、前記ビアの高さよりも大きい差動回路。請求項1記載の差動回路において、前記差動回路は、さらに、第3信号が入力され、前記第1信号を出力する第1トランジスタと、第4信号が入力され、前記第2信号を出力する第2トランジスタと、前記第3ノードに結合され、前記第1および第2トランジスタのそれぞれのドレイン端子またはそれぞれのゲート端子にバイアスを供給する第1バイアス電源回路とを有する差動回路。請求項5記載の差動回路において、前記第1および第2回路は、トランスの1次巻線を構成し、前記差動回路は、さらに、第4、第5および第6ノードと、前記トランスの2次巻線の一部を構成し、前記第4ノードと前記第6ノードの間に結合される第3回路と、前記トランスの2次巻線の他の一部を構成し、前記第5ノードと前記第6ノードの間に結合される第4回路と、前記第6ノードに結合される第2電力減衰回路と、前記第4ノードからの信号が入力される第3トランジスタと、前記第5ノードからの信号が入力される第4トランジスタと、前記第6ノードに結合され、前記第3および第4トランジスタにバイアスを供給する第2バイアス電源回路とを備え、前記第3回路の回路構成は、前記第4回路の回路構成と同一であり、前記第3回路のレイアウトは、前記中間境界線を軸として前記第4回路のレイアウトと略対称に配置され、前記第2電力減衰回路は、前記中間境界線を軸として対称のレイアウトを備え、前記差動信号に含まれるコモンモード信号を減衰する回路で構成される差動回路。請求項1記載の差動回路において、前記第1回路は、前記第1ノードから前記第3ノードに向けて順に直列に結合される第1伝送線路および第3容量を備え、前記第2回路は、前記第2ノードから前記第3ノードに向けて順に直列に結合される第2伝送線路および第4容量を備える差動回路。マイクロ波以上の周波数帯域3GHz以上における回路設計では集中定数素子だけでなく、分布定数素子を活用するモノリシック集積回路MMICまたはハイブリッド集積回路HICの技術が必要である。このことを、図13に示される代表的なマイクロ波増幅器の回路構成を用いて説明する。図13の回路構成を機能的に分類すると、信号電力を増大する能動増幅素子501,502,503、能動増幅素子の入出力インピーダンスを整合させることによって周波数特性を向上させるインピーダンス整合回路504,505,506,507、および、高周波信号を高周波領域500に閉じ込めて直流電源端子523,524に接続するための電源回路高周波チョーク510~513、低周波ローパスフィルタ514~519がある。MMICの場合は高周波領域500の回路を半導体プロセスの1チップに集積する。HICの場合は高周波パッケージの中に半導体デバイスチップと受動素子回路のチップを複数実装して集積する。この回路構成は入力端子521と出力端子522がそれぞれ1つずつという構成のため、シングルエンド方式と呼ばれることがある。整合回路はフィルタおよびインピーダンス変換器として動作するため、基本的に無損失素子であるインダクタと容量から構成される。ハイパス周波数特性の場合は直列容量または並列インダクタ、ローパス周波数特性の場合は直列インダクタまたは並列容量といった回路構成の選択肢がある。所望周波数が高くて波長がチップ寸法に匹敵するまたはチップ寸法より小さい場合、分布定数効果が強く現れるため、直列インダクタを伝送線路で、もしくは並列インダクタをショートスタブで、もしくは並列容量をオープンスタブで実現することも可能である。電源回路は直流電流電圧を能動素子に供給するために必要であるが、それによる所望高周波信号の漏洩損失を防止するためにRFチョークが直列に組み込まれている。マイクロ波以上の周波数では1/4波長伝送線路がRFチョークとしてしばしば用いられる。図14aに示される代表的なRFチョークの回路構成を用いて動作原理を説明する。高周波端子551は、直列に1/4波長伝送線路531、伝送線路532、DCボンディングパッド533およびボンディングワイヤ546を通して、低周波端子552と接続されている。1/4波長伝送線路531の高周波側が高インピーダンスになるため、低周波側が容量541と接地ビア542を介してグラウンドに接続される。更に、中間周波数の分離効果を向上するために、ダンピング抵抗543、容量544と接地ビア545を介してパッド533がグラウンドに接続される。高周波領域520のすぐ外側にパスコン547を並列につければさらに低周波の分離効果を向上できる。図14bは図14aの回路の反射周波数特性をシミュレーションから求めた結果である。1/4波長伝送線路531と並列容量541から構成されるRFチョークはグラフからわかるように実際に無損失ではない。▼記号m9~m10で示される所望周波数範囲では反射が無損失0dBではない。また、所望周波数帯域より周波数が1/2以下の周波数範囲では反射が大きく落ち、分離効果がほとんどない結果、回り込みによる安定性劣化が生じやすくなる。さらに、1/4波長配線が占める面積が大きい課題がある。増幅器の高周波回路部分を1チップに集積したマイクロ波モノリシック集積回路MMICは20年以上前から実用化され、高周波特性に対するボンディングワイヤの寄生成分による影響が排除され、所望周波数の特性の再現性が飛躍的に向上した。さらに、最近10年間にCMOSプロセスは微細化が進み、MOS素子の遮断周波数Ftが100GHz以上に向上し、ミリ波周波数帯域30GHz~300GHzまで適用できるようになってきた。その結果、CMOSプロセスの高い再現性とデジタル回路混在可能な特長を活用し、大規模なマイクロ波/ミリ波回路を1チップ集積した例が多数報告されている。ただし、中高マイクロ波帯域では、オンチップのインダクタと容量を用いた低コストMMICを実現しにくいため、FETチップ、受動高周波回路基板および電源回路から構成されるハイブリッド集積回路HICが実用的である。以下の議論ではMMICについて説明するが、HICおよびミリ波回路にも適用できる議論であることを述べておく。なお、本明細書では信号が左から入力され、右へ出力されるように説明および図の表示を統一化し、左右を横方向の意味で、上下を縦方向の意味で用いる。一般的に、差動回路は横の中間境界線に対して上下対称である。図13の回路はすでに述べたようにシングルエンド方式であり、入出力がそれぞれ1つしかないが、位相が180度異なる2信号を別々に増幅する差動増幅器について次に説明する。図15は2つのシングルエンド方式増幅器を対称的に配置し、これらを共通の電源端子523,524に接続して構成した差動式増幅器を示している。入力端子521aから入力される高周波信号は上半分上半と記述の回路によって増幅され、出力端子522aから出力される。入力端子521bから入力される高周波信号は下半分下半と記述の回路によって増幅され、出力端子522bから出力される。上半回路と下半回路が同じ特性の場合、入力端子521aと521bにそれぞれ同振幅逆相振幅の大きさが同じで位相が180度異なるの信号VinとVin-が入力されると、出力端子522aと522bから同振幅逆相の信号が出力される。VinとVin-のように同振幅逆相の信号対は差動モード信号と呼ばれる。これに対し、同振幅同位相の信号対はコモンモード信号と呼ばれる。差動回路の動作は数学的に差動モードとコモンモードに分離できる。入力が理想的な差動信号でもコモンモード信号が存在する可能性がある。典型的な例として図15では電源端子523,524から回路に侵入する電源ノイズ、または寄生電磁気結合によって回路に侵入する不要信号などがある。また、回路の特性ばらつきによる非対称性で周波数特性が非対称になることがある。したがって、出力は一般的に理想的ではない。非理想の差動信号から差動モードとコモンモード信号成分は次のように分離できる。簡易のために差動モード信号対を分けて述べるとき、正信号と負信号と呼ぶことにする。式1と式2はそれぞれ正信号の出力と負信号の出力である。振幅は数式上の便宜のために正信号と負信号の平均振幅値Aと差分振幅値δAで記述する。同じように位相は正信号と負信号の平均位相値φと差分位相値δφで記述する。正信号の位相がφδφのとき、負信号の位相値はφπ-δφで表される。式3は式1と式2の右辺の共通同相部分であり、コモンモード信号成分である。式4は式1と式2の右辺の逆符号逆相部分であり、差動モード信号成分である。コモンモード信号を取り除き、差動信号だけ残して出力するためには式5に示されるように正信号と負信号の差を求める。たとえば、バランというアナログ回路はよくこの式が用いられる。差動式回路はシングルエンド式回路と比べて同相信号、特に電源回路から侵入する雑音に対して信号劣化耐性が優れている。たとえば、無線回路のように使用周波数が数GHz以上、入力信号が極めて微弱な信号の場合、雑音耐性の高い差動式回路が有益である。マイクロ波やミリ波帯域の回路では今までシングルエンド式回路が主流であった。これには例えば3つの理由が挙げられる。第1に、回路面積が増大することが挙げられる。第2に、差動式回路が必要とする対称性を備えた回路特性を実現することが実際上は容易でないことが挙げられる。第3に、差動式回路の設計作業がシングルエンド式回路の設計作業に比べて多くの手間を要することが挙げられる。すなわち、分布定数素子が多く使用されるMMICでは素子間の寄生結合が発生しやすく、図15のようにシングルエンド回路のレイアウト設計を2つ並べて差動回路を構築する方法では差動回路がシングルエンド回路より倍以上面積が大きくならないように複雑なパターンの電磁気解析が必須である。電磁気解析は膨大な時間がかかり、さらに、微調整でも最初から計算するため、差動回路のレイアウト設計が困難となる。一方、最近では小型化低コストが図れるCMOSプロセスのミリ波回路への適用によって、差動式ミリ波回路の開発が少しずつ増えてきた。マイクロ波帯またはミリ波帯の差動増幅器の一例として、非特許文献1に報告される回路がある。図16はその概略的な回路図を示したものである。FET631~634のゲートにそれぞれゲートバイアスインピーダンス621~624が接続されている。FET631,632はゲートバイアスインピーダンス621,622、およびトランス625を介して信号源635と接続され、FET633,634はドレイン端子がトランス627を介して負荷636と接続されている。トランス625,627はシングル差動変換およびインピーダンス整合に使われる。FET631,632のドレイン端子はトランス626、ゲートバイアスインピーダンス623,624を介してFET633,634と接続されている。トランス626は増幅器段の間のインピーダンス整合に使われる。ゲートバイアス電源610は、所定のバイアス電圧を抵抗を介してトランス625の2次巻線の中点に供給し、当該バイアス電圧は、トランス625およびゲートバイアスインピーダンス621,622を介してFET631,632のゲートに印加される。同様に、ゲートバイアス電源612は、所定のバイアス電圧を抵抗を介してトランス626の2次巻線の中点に供給し、当該バイアス電圧は、トランス626およびゲートバイアスインピーダンス623,624を介してFET633,634のゲートに印加される。また、ドレインバイアス電源611は、トランス626の1次巻線の中点に所定のバイアス電圧を供給し、当該バイアス電圧は、トランス626を介してFET631,632のドレインに印加される。同様に、ドレインバイアス電源613は、トランス627の1次巻線の中点に所定のバイアス電圧を供給し、当該バイアス電圧は、トランス627を介してFET633,634のドレインに印加される。トランス625~627は、インピーダンス整合回路であり、電源バイアス電圧を加える回路の一部でもある。しかしながら、このような構成に対して本発明者等が検討した結果、次のようなことが明らかとなった。まず、トランスは図17aに示されるような簡易等価回路で表せる。入力端子605a,606aの間には、伝送線路603a,601a,602a,604aの直列回路がある。601aと602aは、形状が等しく、相互接点を通る軸600に対して上下対称に位置する。603aは入力端子605aと601aの間を接続する引き出し伝送線路である。604aは、入力端子606aと602aの間を接続する引き出し伝送線路であり、603aと形状が等しく、軸600に対して上下対称に位置する。出力端子605b,606bの間には、伝送線路603b,601b,602b,604bの直列回路がある。601bと602bは、形状が等しく、相互接点を通る軸600に対して上下対称に位置する。603bは出力端子605bと601bの間に接続する引き出し伝送線路である。604bは、出力端子606bと602bの間を接続する引き出し伝送線路であり、603bと形状が等しく、軸600に対して上下対称に位置する。601aは601bと、602aは602bと互いに電磁気的に結合しており、それぞれの結合係数は等しい。図では強く結合されていることおよび電磁気結合の向きを表すために伝送線路の先端付近にがついている。一般的にほかの電磁気的結合も存在するが、この簡易等価回路では無視できるとする。差動モードの場合、入力端子605a,606aは電位の絶対値が同じく、極性が逆である。軸600に対する対称性により、601aと602aの相互接点の電位は、605aの電位と606aの電位の中間、つまり、常に0Vになっている。この状態ではバーチャル接地という現象が生じている。したがって、図17bに示すように相互接点が接地しても差動モード動作は同じである。出力側の回路も同じ現象が起きる。対称性が完璧の場合、601bと602bの相互接点がバーチャル接地になっている。分布定数効果が存在する周波数帯では、601a,602a,601b,602bは等価的にショートスタブとなっている。トランスは軸600を境界に上半回路端子605a,605bおよび伝送線路603a,601a,601b,603bと下半回路端子606a,606bおよび伝送線路604a,602a,602b,604bに分離して解析できる。たとえば、上半回路において、伝送線路603a,601a,601b,603bが構成する回路はインダクタンスのT型回路、つまり、入力から順に直列インダクタンス、並列インダクタンスと直列インダクタンスの回路である。図16の差動増幅器では入力、出力および段間それぞれのインピーダンス整合回路にインダクタンスT型回路が用いられたといえる。コモンモード動作の場合、図17aに示す簡易等価回路は図17cのように書き換えられる。軸600に対して上下対称のため、伝送線路601aと602aの相互接点を通して電流が流れない。この接点は等価的にオープンであり、601aおよび602aはオープンスタブのように振舞う。同様に、伝送線路601bおよび602bもオープンスタブと等価である。軸600を境界に上半回路と下半回路を分離してもコモンモード動作は変化しない。したがって、伝送線路603a,601a,601b,603bが構成する回路はL-C-LのT型回路、つまり、入力から順に直列インダクタンス、並列容量と直列インダクタンスの回路となる。伝送線路601a,602a,601b,602bの等価回路がショートスタブかオープンスタブかによって回路のインピーダンス特性が大きく異なり、その結果、図16に示されるようなゲインが大きい増幅回路では以下の4つの課題が生じる恐れがある。1整合回路の機能は所望周波数帯域内で能動素子とのインピーダンス整合を向上させることによって電力をなるべく反射させずに通過させることである。しかし、コモンモードでは図17cで述べたオープンスタブに伴いインピーダンス整合が取れていないため、大きい反射電力が存在すると、正帰還ゲインによって自己発振が起きやすくなる。2例えばコモンモード信号が差動モード信号と同じ程度の場合、増幅器のゲイン圧縮電力が、すべての信号のベクトル和に対して変わらなくても差動信号だけ取り出してみると見かけ上小さくなり得る。すなわち、仮に差動モード信号のみの場合に第1入力電力以上で増幅器の飽和増幅器のゲイン圧縮が生じるとすると、コモンモード信号が加わることで、差動モード信号の視点では第1入力電力よりも小さい第2入力電力以上で増幅器の飽和が生じてしまうことになる。その結果、波形の歪み等が生じ易くなる。3コモンモード信号が差動増幅器よりかなり小さい場合でも、増幅器の大電力非線形動作においてコモンモード信号と差動モード信号が混合ミキシングされる結果、差動モードの不要信号が生じ得る。代表的には、3次の相互変調歪みに伴い、所望周波数帯域内へのノイズの重畳等が問題となり得る。4回路設計において前記課題1~3の現象が抑圧されるように、コモンモード特性と差動モード特性を同時に設計する必要があり、設計の難易度が増加する。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信号品質の向上を実現可能な差動回路を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要について簡単に説明すると、下記のとおりになる。本実施の形態による差動回路は、第1および第2回路と、第1電力減衰回路を備える。第1回路は、第1ノードと第3ノードの間に結合され、インビーダンス整合回路の一部となり、第2回路は、第2ノードと第3ノードの間に結合され、インビーダンス整合回路の一部となる。第1ノードには差動信号の一方となる第1信号が入力され、第2ノードには差動信号の他方となる第2信号が入力される。第1回路の回路構成は、第2回路の回路構成と同一であり、第1回路のレイアウトは、第3ノードを通る中間境界線を軸として第2回路のレイアウトと略対称に配置される。ここで、第1電力減衰回路は、前述した中間境界線を軸として対称のレイアウトを備え、差動信号に含まれるコモンモード信号を減衰する回路で構成される。前述した代表的な実施の形態によれば、差動回路において信号品質の向上が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の実施の形態1による差動回路において、その主要部となる差動インピーダンス整合回路の概略的な回路構成例および配置構成例を示す図である。図1の差動インピーダンス整合回路差動擬似接地並列回路では、同じ構造を有する正回路101と負回路102が中間境界線100を基準として対称に配置されている。正回路101に含まれ、接点105に接続されている並列回路103と、負回路102に含まれ、接点106に接続されている並列回路104は、中間境界線100を基準として対称に配置され、直列に接続されている。並列回路103と並列回路104の相互接点110には、電力減衰回路107が接続されている。接点105には差動信号の一方となる正極信号が伝送され、接点106には差動信号の他方となる負極信号-が伝送される。なお、並列回路103,104は、ここでは、相互接点110に対して並列接続される意味で並列という用語を用いており、並列回路103,104の内部回路構成が並列という意味ではない。これは以降においても同様である。差動モードの場合、接点105と接点106の電位は、理想的には逆相のため、接点110の電位が常に0Vになっている。したがって、電力減衰回路107は正回路101および負回路102の差動モード動作に影響を与えないため、図1の回路は、差動モードにおいて図17bに示したようなショートスタブまたは並列インダクタンスとして機能する。一方、コモンモードの場合、接点105と接点106の電位は同じであるため、接点105から並列回路103を流れる電力と接点106から並列回路104を流れる電力は、図17cから判るように、電力減衰回路107に流れる部分と反射される部分に分配される。理想の場合、正回路101と負回路102の間に電力減衰回路107による相互作用は生じない。したがって、2つ同じ構成の回路に分けて解析できる。すなわち、例えば並列回路103の先端は並列回路104との接続がなく、電力減衰回路107の代わりにその2倍のインピーダンスに接続していると考えればよい電力減衰回路107をその2倍のインピーダンスの並列接続回路と考え、当該並列接続回路を正回路側と負回路側に分割して考える。電力減衰回路107の目的はコモンモード信号の減衰である。正回路101において、並列回路103の回路構成は所望差動モード特性で決まる。コモンモード信号が存在する場合、前述した式1または式2からわかるように振幅が増加するため、一般的に大電力特性が劣化する。ここで、伝達パス途中からコモンモード信号を取り除けば前記劣化は抑圧される。図1を例に説明すれば、コモンモード信号が接点105を分岐点として出力されずに、並列回路103を介して減衰されるように回路を設計する。具体的な方法は、差動モード特性に影響を与えない電力減衰回路107の回路構成で最適化する。すなわち、接点105から見た並列回路103のインピーダンスは、コモンモード電力を大きく損失させるものとする。ただし、電源のDC電力もコモンモードであるため、当該DC電力が減衰されないように周波数選択性を設ける必要がある。コモンモード信号の減衰率は、接点105に接続された前後の回路のインピーダンスとの関連によって決まるため、都度最適化すればよい。以上、図1のような差動インピーダンス整合回路を用いることで、差動モード信号に影響を与えずに、電力減衰回路107によってコモンモード信号を減衰させることが可能になり、代表的には、差動信号の信号品質を向上させることが実現可能になる。より具体的な効果を述べると、1コモンモード信号に伴う大きい反射電力を大幅に低減でき、正帰還ゲインが抑圧され、自己発振が生じ難くなる。なお、図1の差動インピーダンス整合回路は、逆向き例えば接点105に対して右から左に伝送されるのコモンモード信号に対しても減衰効果があり、正帰還ゲインを抑圧できる。また、2コモンモード信号が減衰される度合いに比例してゲイン圧縮電力の劣化が改善され、波形の歪み等が生じ難くなる。さらに、3差動モード信号とコモンモード信号によるミキシング成分が低減され、ノイズの低減等が可能になる。そして、これらの結果、設計の難易度が改善される。例えば、上記差動インピーダンス整合回路を適用することで差動増幅器のコモンモードゲインが大幅に0dBを下回るような場合、コモンモード特性を考慮しながら差動モード特性を設計する必要がなくなる。一方、従来技術では、例えば前述した図16のドレインバイアス電源611,613は、図1の電力減衰回路107を備えずに、図1の相互接点110に対して単にバイアス電圧を与えているような回路となっている。また、図16のゲートバイアス電源610,612は、バイアス電圧安定化用の容量や、トランスからゲートバイアス電源に向けた高周波信号の漏洩を低減する反射させるための高抵抗素子例えば百kΩオーダ等を備えた構成となっており、コモンモード信号に対する配慮は特になされていない。実施の形態2図2aは、本発明の実施の形態2による差動回路において、図1の電力減衰回路の詳細な回路構成例および配置構成例を示す図であり、図2bは、図2aの変形例である。図2aの電力減衰回路107は、容量111と抵抗112の直列回路で構成され、容量111の一端は接点110に接続され、抵抗112の一端はグラウンドに接続される。容量111と抵抗112は、実施の形態1でも述べた中間境界線100を基準に対称に配置される。容量111は、直流電流をグラウンドから遮断するが、所望周波数では無視できる程度の小さいインピーダンスとなるように、比較的大きい容量値を有する。つまり、単純なハイパスフィルタHPFとして機能する。抵抗112は、マイクロ波またはミリ波の周波数において電力を減衰する。ただし、抵抗112は、電力を減衰するだけでなく、反射する可能性もある。したがって、その抵抗値は、図2aの回路が図1の電力減衰回路107に適用される場合、接点105または接点106を流れて出力されるコモンモード電力をなるべく小さくできるように最適化することが望ましい。抵抗によって減衰される電力は熱に変換され、熱伝導および熱放射によって環境に放出される。この際に、例えば信号電力10mW以下といったミリ波回路では回路特性に対する影響は無視できる。したがって、図2aの回路を用いることで、差動特性に影響を与えずに課題のコモンモード電力だけを減衰させる効果が得られる。特に限定はされないが、抵抗112の抵抗値は、例えば、伝送線路のインピーダンス50Ωを鑑みると数Ω~数百Ω程度となり、この点で図16のゲートバイアス電源とは異なる。また、図16のゲートバイアス電源は、バイアスを印加すればよいため、特に本実施の形態のような電力減衰回路107の配置の対称性を考慮しない。図2bでは、図2aの容量111と抵抗112の直列回路の代わりに、容量113と抵抗115の直列回路117と、容量114と抵抗116の直列回路118が設けられる。直列回路117と直列回路118は、同じ構造を持ち、接点110とグラウンドの間に並列に接続され、さらに、中間境界線100を基準に対称に配置される。なお、図2bでは中間境界線100に対して交差する方向に、容量と抵抗が順次配置されているが、特にこれに限定されるものではない。例えば中間境界線100に対する対称性が維持されるなら、中間境界線100と同一方向平行に容量と抵抗を順次配置するようなことも可能である。また、ここでは、接点110側から順に容量と抵抗を接続したが、抵抗と容量の接続順序を入れ替えることも可能である。このように、対称性を崩さなければ、図2aの場合と同様に差動特性に影響を与えずに課題のコモンモード電力だけを減衰させる効果が得られる。なお、差動増幅器では、通常、中間境界線100と同一方向に複数段の増幅用トランジスタが順次配置されるため、この方向に向けてレイアウトスペースを確保することが困難となる場合があり、この観点からは、図2bに示すように、中間境界線100に対して交差する方向に配置する方が望ましい。実施の形態3図3は、本発明の実施の形態3による差動回路において、図1の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図3の差動インピーダンス整合回路差動擬似接地並列回路において、正回路101は伝送線路121と容量123の直列回路で構成され、負回路102は伝送線路122と容量124の直列回路で構成される。伝送線路121の一端は接点105に、容量123の一端は接点110にそれぞれ接続され、伝送線路122の一端は接点106に、容量124の一端は接点110にそれぞれ接続される。中間境界線100を基準に、伝送線路121は伝送線路122と対称に配置され、容量123は容量124と対称に配置される。前述した実施の形態1と同じような原理によって、差動モードの場合、接点110の電位が常に0Vになっている。伝送線路121および伝送線路122は、先端がそれぞれ容量123および容量124を介して擬似接地されているため、容量値が十分小さく、伝送線路の長さlが式6を満たす条件では、オープンスタブまたは並列容量として機能する。ただし、Z0は伝送線路の特性インピーダンス、ωは角速度=2πf、fは周波数、βは波数=2π/波長とする。一方、コモンモードの場合、接点105から伝送線路121に流れる電力と接点106から伝送線路122に流れる電力は、電力減衰回路107によって減衰される。例えば、CMOSプロセスで形成された半導体チップ上のインダクタは、比較的大きな損失を持つ場合がある。そこで、インピーダンス整合回路として並列容量を使用したい場合がある。このような場合でも、実施の形態1で述べたようなコモンモードの課題が生じ得るが、前述したように電力減衰回路107を設けることで、差動特性に影響を与えずに課題のコモンモード電力だけを減衰させることが可能になる。なお、伝送線路121,122の形状は、均等線幅または直線等に限らず、ベンド、弧、ステップなどを含む様々な形状を適用することができる。図4a~図4dは、図3の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。ここでは、回路パラメータとして、伝送線路は90nmCMOSプロセス基板上の幅10μm線長100μmの直線マイクロストリップラインとし、容量は100fFとしている。また、伝送線路の部分は電磁界解析で周波数特性を求め、容量と抵抗は集中定数素子を使用し、グラウンドは理想のグラウンドとしている。図4aには、電力減衰回路107が無い場合における差動モード信号の周波数特性実線が示されている。ここでは、比較のために、伝送線路121、容量123と同じ回路パラメータ値のオープンスタブをシングルエンド動作条件でシミュレーションを行った結果プロットも併せて示されている。図4aから判るように、差動モードとシングルエンド動作条件では特性に有意な差がない。図4bには、電力減衰回路107を設けない場合における差動モード実線とコモンモードプロットの特性の比較結果が示されている。コモンモードでも差動モードでもオープンスタブとして機能するが、コモンモードは差動モードと比べて集中定数容量の端子間に電位差がない分でそれぞれの特性に乖離がある。図4cには、差動モード動作について、電力減衰回路107ここでは図2aにおいて容量1pF、抵抗25Ωの構成を用いるの有る場合プロットと無い場合実線の特性が示されている。ここでは、理想な対称性であるため、有意差が見られない。一方、図4dには、コモンモード動作について、電力減衰回路107回路パラメータは前述の有りの際プロットと無しの際実線の特性が示されている。図4dから判るように、60GHzを中心とする帯域幅20GHz以上の範囲では反射電力が-10dB以下であり、コモンモード信号が9割以上減衰した。以上のように、電力減衰回路107を設けると共に、そのパラメータを最適化することで、所望周波数帯域において差動信号に影響を与えずに図4c、コモンモード信号を大幅に減衰させることが可能になる図4d。実施の形態4図5は、本発明の実施の形態4による差動回路において、図1の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図5の差動インピーダンス整合回路差動擬似接地並列回路において、正回路101は伝送線路131で構成され、負回路102は伝送線路132で構成される。伝送線路131は接点105と接点110に接続され、伝送線路132は接点106と接点110に接続されている。中間境界線100を基準に、伝送線路131と伝送線路132は対称に配置される。前述した実施の形態1と同じような原理によって、差動モードの場合、接点110の電位が常に0Vになっているため、伝送線路131および伝送線路132はショートスタブまたは並列インダクタとして機能する。同じくコモンモードの場合、接点105から伝送線路131に流れる電力と接点106から伝送線路132に流れる電力は電力減衰回路107によって減衰される。実施の形態3の場合と同じく、伝送線路131および伝送線路132の形状は、均等線幅または直線等に制限されず、ベンド、弧、ステップなどを含む形状も可能である。図6a~図6dは、図5の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。ここでは、回路パラメータとして、伝送線路131と132は、90nmCMOSプロセス基板上の幅10μm線長1000μmの1本直線マイクロストリップラインとしている。シミュレーション方法は、前述した図4の場合と同様である。図6aには、電力減衰回路107が無い場合における差動モード信号の周波数特性実線が示されている。ここでは、比較のために、長さ500μmのショートスタブに対しシングルエンド動作条件でシミュレーションを行った結果プロットも併せて示されている。図6aから判るように、差動モードとシングルエンド動作条件では特性がほぼ一致した。図6bには、電力減衰回路107が無い場合における差動モード実線とコモンモードプロットの特性の比較結果が示されている。コモンモードプロットではオープンスタブとして機能するため、差動モード実線でのショートスタブとはまったく異なる特性となる。図6cには、差動モード動作について、電力減衰回路107ここでは図2aにおいて容量1pF、抵抗100Ωの構成を用いるが有る場合プロットと無い場合実線の特性が示されている。伝送線路の電磁界解析は、線長1000μmのマイクロストリップの両端と中点に接続用のポートを設定して行った。ここでは、理想な対称性であるため、プロットと実線の有意差が見られない。図6dには、コモンモード動作について、電力減衰回路107回路パラメータは前述が有る場合プロットと無い場合実線の特性が示されている。図6dから判るように、電力減衰回路107が有る場合には、無い場合と比較して、コモンモード信号の電力反射を十分に減衰させることが可能になる。以上のように、電力減衰回路107を設けると共に、そのパラメータを最適化することで、所望周波数帯域において差動信号に影響を与えずに図6c、コモンモード信号を十分に減衰させることが可能になる図6d。図7は、本発明の実施の形態4による差動回路において、図5の差動インピーダンス整合回路を適用した差動増幅回路の回路構成例および配置構成例を示す図である。図7の差動増幅回路において、正回路101は、能動増幅素子FET:Fieldeffecttransistor141、伝送線路131,133,135、および容量137から構成され、負回路102は、能動増幅素子FET142、伝送線路132,134,136、および容量138から構成される。この内、伝送線路131~136および電力減衰回路107は、差動インピーダンス整合回路を構成する。ソース接地となるFET141のドレイン端子には、順に、伝送線路133、伝送線路135および容量137の直列回路が接続され、伝送線路133と伝送線路135の相互接点が接点105となる。同様に、ソース接地となるFET142のドレイン端子には、順に、伝送線路134、伝送線路136および容量138の直列回路が接続され、伝送線路134と伝送線路136の相互接点が接点106となる。伝送線路131は、接点105と接点110の間に接続され、伝送線路132は、接点106と接点110の間に接続される。接点110には、電力減衰回路107が接続されると共に電源端子140が接続されている。当該電源端子140によってFET141,142のドレインバイアスが供給される。なお、ここでは、FET141,142のゲートバイアス電源回路の記載は省略している。FET141とFET142のゲートに入力される信号は、それぞれのFETによって増幅され、容量137と容量138の出力側に接続されている回路図7では省略へ出力される。図7に示される差動インピーダンス整合回路は、FET141およびFET142の出力側整合回路として機能し、所望周波数帯域において差動モード信号の電力を効率よく伝達させ、コモンモード信号の電力を減衰させる。回路の対称性が理想の場合、差動モード動作においては、接点110がバーチャルグラウンドとなる。この場合、電源端子140に接続される電源回路からのバイアス電圧は、接点110に印加されるが、電力減衰回路107内の容量により電力減衰回路107側へは漏洩しない。一方、コモンモード動作において、高周波信号は電力減衰回路107によって減衰分離され、DC成分を含む低周波信号は容量137および容量138によって分離される。なお、低周波信号の減衰効果が少なく、FET141およびFET142への影響が無視できない場合には、例えば、電源のローパスフィルタLPFを強化してコモンモード信号を更に抑圧するとよい。この差動インピーダンス整合回路の正回路101部分を例とすると、伝送線路131,133,135によってT字型の回路インダクタンスT型回路が構成されている。これによって、トランスと同様のインピーダンス変換機能が得られる。なお、詳細は省略するが、T字型の回路と同様に、インピーダンス整合回路によく使用されるπ字型の回路についても同様に適用可能であり、同様にコモンモード信号に対する抑圧効果が期待できる。実施の形態5図8は、本発明の実施の形態5による差動回路において、図1の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図8において、トランス200は、入力端子203,204に接続された一次巻線201と、出力端子205,206に接続された二次巻線202から構成され、中間境界線100を軸に対称に配置されている。回路211,212および回路213,214は、それぞれ図2bと同様な電力減衰回路である。回路211と212はパラメータ値も構造も同じ回路であり、中間境界線100を軸に対称に配置され、その相互接点231が二次巻線202の中点232と接続される。同様に、回路213と214はパラメータ値も構造も同じ回路であり、中間境界線100を軸に対称に配置され、その相互接点234が一次巻線201の中点233と接続される。図8において、トランス200は図1の並列回路103,104の部分に対応し、回路211~214は図1の電力減衰回路107の部分に対応する。ここでは、トランス200は、半径の異なる2つの円形状を備えているが、必ずしも円形に限らず、例えば八角形や長方形等でもよい。また、半径が同じ円形であってもよい。その場合、一次巻線201と二次巻線202は異なる配線メタル層で構成される。さらに、ここでは、便宜上、一次巻線201と二次巻線202の巻線比を1:1としているが、実際には、1:nnは任意の数となる。この巻線比に応じて、入力端子203,204と出力端子205,206間のインピーダンス変換が行われる。図9は、図8のトランスの簡易的な等価回路である。伝送線路241a,243a,244a,242aをその順に接続して得られた直列回路はトランス200の一次巻線と等価であり、伝送線路241b,243b,244b,242bをその順に接続して得られた直列回路はトランス200の二次巻線と等価である。伝送線路243aと243bは等価的に平行結合伝送線路を構成し、同様に、伝送線路244aと244bは等価的に平行結合伝送線路を構成する。伝送線路244a,244bは、それぞれ伝送線路243a,243bと同一パラメータ値ならびに同一構造を持つ。中間境界線100に対する対称性より、前述した実施の形態1と同様の原理によって、差動モードの場合、接点233,232がバーチャルグラウンドであり、電力減衰回路回路211~214には差動モード信号が流れないため、電力減衰回路は差動モード動作に影響を与えない。したがって、平行結合伝送線路243a,243bは平行ショートスタブとして機能し、平行結合伝送線路244a,244bも平行ショートスタブとして機能する。一方、コモンモードの場合、接点233を流れる電力は電力減衰回路回路213,214によって減衰され、接点232を流れる電力は電力減衰回路回路211,212によって減衰される。ただし、電力減衰回路に含まれる容量図2bの容量113,114でグラウンドから遮断される直流電流に対して減衰効果がないため、電源端子207を介して電源回路図示せずに接続された一次巻線には直流電流が減衰されずに流れる。なお、図示は省略しているが、同様にして二次巻線側にも電源端子を設けることが可能である。前記平行結合伝送線路は、動作が独立の伝送線路より複雑であるが、理想的な対称性を持つ場合、差動モード信号に影響を与えずに、コモンモード信号を減衰させる機能については、これまでに述べた各実施の形態と変わらずに実現可能である。実施の形態6図10は、本発明の実施の形態6による差動回路において、図1の差動インピーダンス整合回路の詳細な3次元構造例上面、A-A’断面、B-B’断面を示す図である。図10の構造例は、例えば、図5の回路に図2bの電力減衰回路107を組み合わせたような回路に対応する。ここでは、微細CMOS半導体プロセスのように、複数の配線メタル層を用いて製造するMMICを想定する。図10の上面図においては、同じ配線メタル層で形成された伝送線路411,412と、電力減衰回路417,418が示されている。正回路を構成する伝送線路411は一端に接点405を備え、負回路を構成する伝送線路412は一端に接点406を備え、伝送線路411,412の他端は、相互接点410で共通に接続される。その相互接点410には、電力減衰回路417,418が並列に接続されている。電力減衰回路417,418を構成する容量413,414は、図10のB-B’間断面に示すように、MIMMetalInsulatorMetal容量であり、その上部電極は伝送線路411,412よりも下層の配線メタル層で形成される。容量413,414の下部電極は、絶縁層を挟んで上部電極と対向して配置される下層の配線メタル層で形成される。当該下部電極は、その下層に形成される薄膜抵抗415,416の一端にビアを介して接続され、薄膜抵抗415,416の他端は、その下層の配線メタル層で形成されるグラウンドプレーン424にビアを介して接続される。一般的に、異なる層の配線は製造過程の位置合わせ精度に限界があり、層間ずれが完全になくせない。これが原因で、複数よりも1つの配線メタル層で形成される対称構造が理想に近い。しかし、製造条件によって同じ配線メタル層で形成できない場合がある。例えば、厚いメタル層は、低い抵抗損失を実現できるが、パターン加工精度に関しては薄いメタル層よりも悪くなる。したがって、高精度のMIM容量を実現するためには高加工精度の薄いメタル層を用いることが望ましく、その逆に伝送線路411,412は、低抵抗損失となる厚いメタル層を用いることが望ましい。そこで、図10では、前述したように伝送線路411,412と同一の配線メタル層を用いて電力減衰回路を形成することが困難な場合であっても、高い対称性を実現する手段を提供する。図10の上面図に示すように、相互接点410において、伝送線路411,412と、これに電力減衰回路417,418を接続するための引き出し部分とは、同じ配線メタル層で形成され、T字型のパターン421になっている。T字型のパターン421は、中間境界線図10の上面図におけるA-A’ラインに該当を基準に対称な形状であり、図10のA-A’間断面図およびB-B’間断面図に示すように、当該中間境界線での断面を基準としても対称な形状となる。図10の各図面に示すように、前述したT字型のパターン421を容量413,414の上部電極MIMの電極に接続するパターン422は、別の配線メタル層で形成される。T字型のパターン421は、伝送線路411,412と同一方向に延伸するT字の横線部分と、当該横線部分の相互接点410を分岐元として直交方向に延伸するT字の縦線部分とを備える。パターン422は、パターン421におけるT字の縦線部分と直交する方向に延伸しT字の横線部分と平行に延伸し、パターン421における相互接点410からの分岐先縦線部分の一端でビア423を介してパターン421と接続される。このような構造例を用いると、まず、同じ配線メタル層で形成されるT字型部分は、位置合わせがずれても高い対称性が確保できる。さらに、配線メタル層間の位置合わせずれがあっても、ビア423から相互接点410までの距離LLがビア高さHHに比べて十分大きい場合、対称性の劣化は無視できる。目安として距離LL対高さHHの比≧3が望ましい。これによって、伝送線路411,412および電力減衰回路417,418を中間境界線を基準として略対称にレイアウトすることが可能になる。図11は、本発明の実施の形態6による差動回路において、図1の差動インピーダンス整合回路の他の詳細な3次元構造例上面、A-A’断面、B-B’断面を示す図である。図11の構造例は、例えば、図8の回路の一部を詳細に示したものとなっている。図11の上面図において、トランスの1次巻線431の中点を電力減衰回路437,438に接続する引き出し部分は、当該1次巻線431と同じ配線メタル層で形成され、略T字型のパターン441になっている。略T字型のパターン441は、図10の場合と同様に、中間境界線中間境界断面を基準として対称にレイアウトされる。略T字型のパターン441の一端は、図10の場合と同様に、別のメタル層で形成されるパターン442にビア443を介して接続され、パターン442を介して容量433,434の上部電極に接続される。これによって、図10の場合と同じ原理で配線メタル層の間の位置ずれが存在しても高い対称性が確保できる。実施の形態7図12は、本発明の実施の形態7による差動回路において、その一形態となる高周波差動増幅回路の回路構成例および配置構成例を示す図である。図12には、1段目の差動対増幅段となる能動増幅素子FET451a,451bと、2段目の差動対増幅段となる能動増幅素子FET452a,452bと、3段目の差動対増幅段となる能動増幅素子FET453a,453bが示されている。差動入力端子471a,471bと1段目の差動対増幅段の入力ゲートとの間には、入力整合用の差動インピーダンス整合回路454が設けられ、3段目の差動対増幅段の出力ドレインと差動出力端子472a,472bとの間には、出力整合用の差動インピーダンス整合回路457が設けられる。また、1段目の差動対増幅段の出力と2段目の差動対増幅段の入力との間には、段間整合用の差動インピーダンス整合回路455が設けられ、2段目の差動対増幅段の出力と3段目の差動対増幅段の入力との間には、段間整合用の差動インピーダンス整合回路456が設けられる。電源端子473は、低周波ローパスフィルタ464~466および高周波チョーク460~462を介して差動インピーダンス整合回路454~456にバイアスを供給する。当該バイアスは、差動インピーダンス整合回路454~456を介して1段目~3段目の差動対増幅段となる各FETのゲートに印加される。電源端子474は、低周波ローパスフィルタ467~469および高周波チョーク461~463を介して差動インピーダンス整合回路455~457にバイアスを供給する。当該バイアスは、差動インピーダンス整合回路455~457を介して1段目~3段目の差動対増幅段となる各FETのドレインに印加される。機能的には、低周波ローパスフィルタ464~469および高周波チョーク460~463は電源回路となり、1段目~3段目の差動対増幅段、差動インピーダンス整合回路454~457および高周波チョーク460~463は高周波領域450となる。ここで、差動インピーダンス整合回路454~457の少なくともいずれか1個に、これまでの各実施の形態で述べたような方式が適用される。図12において、電源回路は、正回路と負回路で共通であり、また各増幅段で共通であるように描かれているが、実際には様々な場合がある。例えば、各増幅段毎にバイアスを変えるような場合には、各増幅段毎に電源端子とそれに応じた電源回路が設けられる場合がある。このように、差動インピーダンス整合回路を介してバイアスを与える方法は、特に限定されるものではなく、適宜変更することが可能である。図12において、説明のために、正回路と負回路の対称性が理想であり、差動インピーダンス整合回路456に本実施の形態による方式が適用されたとする。雑音不要信号は共通の電源回路の高周波チョーク460~463から侵入する。ここで、差動入力信号がゲイン1dB圧縮レベルの場合を考える。高周波チョーク460から侵入された雑音不要信号は1段目と2段目の差動対によって電力増幅されるが、ゲイン圧縮劣化が無視できる程度とする。しかし、2段目の差動対の出力が3段目の差動対に伝達された場合に、3段目の差動対におけるゲイン圧縮が1dBを超え、波形品質の劣化歪みが生じる可能性がある。この場合、出力の差分によって所望の差動モード信号を復元することが困難となる恐れがある。そこで、本実施の形態の方式を適用した差動インピーダンス整合回路456を用いると、2段目の差動対から伝達されるコモンモード信号電力の大部分を減衰させることができる。その結果、前述したような3段目の差動対におけるゲイン圧縮特性の劣化が抑制される。勿論、ほかの差動インピーダンス整合回路454,455,457にも本実施の形態による方式を適用すれば、コモンモード信号の抑圧を更に強化できる。この例のように差動増幅器の中でコモンモード信号が差動モード動作に与える悪影響の改善は出力のベクトル演算では困難である。そこで、本実施の形態による差動インピーダンス整合回路によってコモンモード信号を予め抑圧し、前述したような不具合の発生を未然に防止する。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"