電源端子と出力端子との間に接続された出力トランジスタと、前記出力端子と接地端子との間に接続され、入力される電圧切替信号に応じて変化する比率kk≧0で前記出力端子と前記接地端子との間の電圧をk:1に分割して接地端子側に第1の電圧と、前記第1の電圧と同一極性で絶対値が前記第1の電圧の絶対値以下の第2の電圧と、を生成する電圧検出回路と、前記第1の電圧と前記出力端子に生成される電圧の基準となる基準電圧との誤差を検出して前記誤差の絶対値が減少するように前記出力トランジスタを制御する制御回路と、前記出力端子と前記接地端子との間に接続され、前記第2の電圧の絶対値が前記基準電圧の絶対値よりも高いとき前記出力端子から前記接地端子に電荷を放電する放電回路と、を備えたことを特徴とする定電圧電源回路。前記比率は、少なくとも前記電圧切替信号に応じて相対的に大きい比率と、相対的に小さい比率とに変化し、前記放電回路は、前記電圧切替信号に応じて変化する前記比率が相対的に大きいときは前記放電回路の放電を停止させることを特徴とする請求項1記載の定電圧電源回路。前記第2の電圧の絶対値は、前記第1の電圧の絶対値よりも低いことを特徴とする請求項1または2に記載の定電圧電源回路。前記放電回路は、前記出力端子と前記接地端子との間に接続され、前記第2の電圧の絶対値が前記基準電圧の絶対値よりも低いときオフし、前記第1の電圧の絶対値が前記基準電圧の絶対値よりも高いときにオンする放電トランジスタを有することを特徴とする請求項1~3のいずれか1つに記載の定電圧電源回路。前記電圧検出回路は、前記出力端子と前記接地端子との間に直列に接続された第1の抵抗及び第2の抵抗と、前記電圧切替信号に応じてオンまたはオフに切り替わる第1のスイッチ素子を介して、前記第1の抵抗または前記第2の抵抗と並列に接続される第3の抵抗と、を有することを特徴とする請求項1~4のいずれか1つに記載の定電圧電源回路。前記出力端子と接地との間に接続された平滑コンデンサをさらに備えたことを特徴とする請求項1~5のいずれか1つに記載の定電圧電源回路。本発明の実施形態は、出力電圧の高速切替えが可能な定電圧電源回路を提供する。実施形態によれば、出力トランジスタと、電圧検出回路と、制御回路と、放電回路と、を備えたことを特徴とする定電圧電源回路が提供される。出力トランジスタは、電源端子と出力端子との間に接続される。電圧検出回路は、前記出力端子と接地端子との間に接続され、入力される電圧切替信号に応じて変化する比率kk≧0で前記出力端子と前記接地端子との間の電圧をk:1に分割して接地端子側に第1の電圧と、前記第1の電圧と同一極性で絶対値が前記第1の電圧の絶対値以下の第2の電圧と、を生成する。制御回路は、前記第1の電圧と前記出力端子に生成される電圧の基準となる基準電圧との誤差を検出して前記誤差の絶対値が減少するように前記出力トランジスタを制御する。放電回路は、前記出力端子と前記接地端子との間に接続され、前記第2の電圧の絶対値が前記基準電圧の絶対値よりも高いとき前記出力端子から前記接地端子に電荷を放電する。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る定電圧電源回路の構成を例示する回路図である。図1に表したように、定電圧電源回路1においては、電源端子2と出力端子3との間に出力トランジスタ6が接続されている。出力トランジスタ6は、電源端子2に供給される電源電圧Vddと同一極性で絶対値を降圧した電圧として出力電圧Voutを出力端子3と接地端子4との間に生成する。出力トランジスタ6は、Pチャンネル形MOSFET以下、PMOSで構成されている。また、出力端子3と接地端子4との間には、平滑コンデンサ10が接続され、出力電圧Voutのノイズを除去し、また電圧を安定化する。また、出力端子3と接地端子4との間に電圧検出回路7が接続されている。電圧検出回路7は、電圧切替信号Vselに応じて変化する比率kk≧0で出力電圧Voutをk:1に分割して接地端子側に第1の電圧Va及び第2の電圧Vbを生成する。なお、図1に表した電圧検出回路7においては、第2の電圧Vbは第1の電圧Vaと等しい。電圧検出回路7においては、出力端子3と接地端子4との間に第1の抵抗11と第2の抵抗12とが直列に接続されている。また、電圧検出回路7は、電圧切替信号Vselに応じてオンまたはオフに切り替わる第1のスイッチ素子14を有する。第1のスイッチ素子14は、電圧切替信号Vselがハイレベルのときオン、電圧切替信号Vselがローレベルのときオフする。第1のスイッチ素子14を介して、第3の抵抗13が、第2の抵抗12と並列に接続されている。なお、図1においては、第1のスイッチ素子14は、Nチャンネル形MOSFET以下、NMOSで構成されている。第2の抵抗12と第1のスイッチ素子14を介した第3の抵抗13との両端に、第1の電圧Vaが生成される。電圧切替信号Vselがハイレベルの場合、第1の電圧Vaは、第1の抵抗11と、第2及び第3の抵抗12、13の合成抵抗とで出力電圧Voutを分割した電圧になる。また、電圧切替信号Vselがローレベルの場合、第1の電圧Vaは、第1の抵抗11と第2の抵抗12とで出力電圧Voutを分割した電圧になる。このように、電圧検出回路7は、電圧切替信号Vselに応じて変化する比率k=R1/R2またはR1×R2R3/R2×R3で出力端子3の出力電圧Voutをk:1に分割して接地端子側に第1の電圧Vaを生成する。ここで、R1、R2、R3は、それぞれ第1の抵抗11、第2の抵抗12、第3の抵抗13の各抵抗値である。電圧切替信号Vselがハイレベルのときの第1の電圧Vaの絶対値は、電圧切替信号Vselがローレベルのときの第1の電圧Vaの絶対値よりも高い。第1の電圧Vaは、制御回路8に入力される。制御回路8は、増幅回路15と基準電圧Vrefを生成する基準電圧生成回路16と、を有する。ここで、基準電圧Vrefは、出力端子3に生成される電圧出力電圧Voutの基準となる電圧である。制御回路8は、基準電圧Vrefとの誤差を増幅して、誤差の絶対値が減少するように出力トランジスタ6を制御して、出力電圧Voutを一定にする。すなわち、制御回路8は、第1の電圧Vaが基準電圧Vrefに等しくなるように、出力トランジスタを制御する。出力電圧Voutは、1式で表される。Vout=Vref×1k...1上記のとおり、電圧切替信号Vselに応じて第1の電圧Vaを生成する比率kが変化するため、電圧切替信号Vselに応じて出力電圧Voutを切り替えることができる。電圧切替信号Vselがハイレベルのときの比率k=R1×R2R3/R2×R3は、電圧切替信号Vselがローレベルのときの比率k=R1/R2よりも大きい。したがって、電圧切替信号Vselがハイレベルのときの出力電圧Voutの絶対値は、電圧切替信号Vselがローレベルのときの出力電圧Voutの絶対値よりも高い。第1の電圧Vaに等しい第2の電圧Vbは、放電回路9に入力される。放電回路9においては、放電トランジスタ17が出力端子3と接地端子4との間に接続されている。また、比較回路18は、第2の電圧Vbと基準電圧Vrefとを比較して、放電トランジスタ17を制御する。放電トランジスタ17は、NMOSで構成される。放電トランジスタ17のドレインは出力端子3に接続され、ソースは接地端子4に接続される。放電トランジスタ17のゲートは、比較回路18の出力に接続される。比較回路18の非反転入力端子には、第2の電圧Vbが入力され、反転端子には基準電圧Vrefが入力される。比較回路18は、第2の電圧Vbの絶対値が基準電圧Vrefの絶対値よりも高いとき、ハイレベルを出力し、第2の電圧Vbの絶対値が基準電圧Vrefの絶対値よりも低いとき、ローレベルを出力する。放電回路9は、第2の電圧Vbの絶対値が、基準電圧Vrefの絶対値よりも高いとき、出力端子3から接地端子4に電荷を放電する。定電圧電源回路1は、電源端子2に供給された電源電圧Vddを降圧した出力電圧Voutを出力端子3に生成する。また、図2において説明するように、放電回路9が、出力端子3から接地端子4に電荷を放電するため、高速に電圧を切り替えることができる。なお、図1においては、出力トランジスタ6をPMOS、第1のスイッチ素子14及び放電トランジスタ17をNMOSでそれぞれ構成している。しかし、出力トランジスタ6をNMOSで構成してもよく、また、第1のスイッチ素子14及び放電トランジスタ17をPMOSで構成してもよい。また、出力トランジスタ6、第1のスイッチ素子14及び放電トランジスタ17は、それぞれバイポーラトランジスタで構成してもよい。また、電圧検出回路7においては、第3の抵抗13は、第1のスイッチ素子14を介して第2の抵抗12と並列に接続されている。しかし、電圧切替信号Vselに応じて、第1の電圧Vaを生成する比率kが変化すればよく、他の構成でもよい。例えば、第3の抵抗13は、第1のスイッチ素子14を介して、第1の抵抗12と並列に接続されてもよい。図2は、図1に表した定電圧電源回路の主要な信号の波形図であり、aは電圧切替信号Vsel、bは出力電圧Vout、cは第1の電圧Va、dは放電トランジスタのゲート電圧Vgを表す。図2においては、横軸に時間tをとって各信号、電圧の波形図を表している。また、例として、出力電圧Voutが、高い電圧として2.9V、低い電圧として1.8Vに切り替えて出力する場合を例示している。また、第2の電圧Vbは、第1の電圧Vaと等しいため図示を省略している。また、各電圧は正極性のため、絶対値の語は、適宜省略する。電圧切替信号Vselがハイレベルのとき図2a、出力電圧Voutは、高い電圧の2.9Vである図2b。定常状態において、第1の電圧Vaは、基準電圧Vrefに等しい図2c。また、第2の電圧Vbは、基準電圧Vrefよりも高くないため、放電トランジスタ17のゲート電圧Vgはローレベルである。したがって、放電トランジスタ17はオフであり、放電トランジスタ17は、出力トランジスタ6及び電圧検出回路7の動作に影響を与えない。なお、電圧検出回路7における出力電圧Voutを分割して第1の電圧Vaを生成する比率kは、R1/R2である。時間t=t1において、電圧切替信号Vselがハイレベルからローレベルに変化して出力電圧Voutが切り替えられる図2a。電圧検出回路7における出力電圧Voutを分割して第1の電圧Vaを生成する比率kは、R1×R2R3/R2×R3からR1/R2に小さくなる。しかし、平滑コンデンサ10に蓄積された電荷により、出力電圧Voutは下がらない2.9V。そのため、第1の電圧Vaは、Vout×R2/R1R2に瞬間的に上昇する約2.26V、図2c。第1の電圧Va及び第2の電圧Vbは、基準電圧Vrefよりも高くなる。第2の電圧Vbが、基準電圧Vrefよりも高いため、比較回路18は、放電トランジスタ17のゲート電圧Vgとしてハイレベルを出力する図2d。放電トランジスタ17はオンして、出力端子3と接地端子4との間に接続された平滑コンデンサ10に蓄積された電荷を接地端子4に放電する。したがって、出力電圧Voutは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定める時定数で、急速に低下する図2b。また、出力電圧Voutの低下にともない、第1の電圧Vaは、基準電圧Vrefまで急速に低下する図2c。第2の電圧Vbは第1の電圧Vaと等しく、時間t=t2で第1の電圧Vbが基準電圧Vrefよりも低くなったとき、比較回路18は、ゲート電圧Vgとしてローレベルを出力する図2d。放電トランジスタ17はオフになり、平滑コンデンサ10に蓄積されていた電荷の接地端子4への放電が遮断される。このとき、第1の電圧Vaは、基準電圧Vrefに等しい図2c、また、出力電圧Voutは、所望の低い電圧1.8Vになっている。その後、制御回路8は、第1の電圧Vaを基準電圧Vrefと等しくなるように制御し、出力電圧Voutは一定値に安定化される図2b。このように電圧切替信号Vselが変化して出力電圧Voutが低下するときは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定まる時定数で、出力電圧Voutは急速に低下する。ここで、比較例として、放電回路9がない場合を考える。比較例の場合、電圧検出回路7の第1の抵抗11と第2の抵抗12との合成抵抗と平滑コンデンサ10の静電容量とで定まる時定数で出力電圧Voutが低下する。そのため、出力電圧Voutが所望の低い電圧1.8Vに低下するまでには長時間を要する。出力電圧Voutが電圧vtに低下するまでに要する電圧切替時間tは、2式のようになる。t=C×R1R2lnVout-lnvt...2ここで、Vout=v0である。例えば、平滑コンデンサ10の静電容量を2.8μF、第1の抵抗11及び第2の抵抗12の抵抗値R1、R2の合成抵抗を350kΩとした場合、時定数から定まる電圧切替時間は、2式から0.47sと大きくなる。これに対して、定電圧電源回路1においては、時定数は、放電回路9の放電トランジスタ17のオン抵抗Ronと平滑コンデンサ10の静電容量とで定まる。例えば、放電トランジスタ17のオン抵抗Ronを4kΩとすると、2式で、R1R2=Ron=4kΩとおいて、電圧切替時間は、4msに短縮される。なお、電圧切替時間は、放電トランジスタ17のオン抵抗Ronの値、及び比較回路18に入力する第2の電圧Vbの値により変更することができる。電圧切替時間を短縮するためには、放電トランジスタ17のオン抵抗Ronは小さいほうがよい。ただし、放電トランジスタ17のオン抵抗Ronの下限値は、放電電流の大きさを考慮した値に制限される。このように、定電圧電源回路1においては、放電回路9の放電時間は、第2の電圧Vbの絶対値が基準電圧Vrefの絶対値よりも高い時間として規定される。したがって、出力電圧Voutの絶対値が所望の低い電圧の絶対値まで低下した場合は、直ちに放電が停止する。そのため、例えば、一定のクロックに同期して動作する場合や、予め設定した遅延時間で動作させた場合と比較して、切替時間が短くなり、かつ放電電流による消費電力の増加は抑制される。また、放電回路9においては、第2の電圧Vbの絶対値が基準電圧Vrefの絶対値よりも低くなると、比較回路18は放電トランジスタ17のゲート電圧Vgとしてローレベルを出力する。そのため、放電トランジスタ17はオフし、出力端子3と接地端子4との間の放電トランジスタ17のインピーダンスはハイインピーダンス状態になる。したがって、定常状態においては、放電トランジスタ17は、電圧検出回路7及び制御回路8の動作に影響を与えない。なお、電圧切替信号Vselが一定の定常状態において、第2の電圧Vbの絶対値がノイズなどにより基準電圧Vrefの絶対値よりも高くなると、比較回路18はハイレベルを出力する可能性がある。したがって、比較回路18の入力電圧と出力電圧との応答特性にヒステリシスを持たせておけば、放電トランジスタ17が誤オンすることはない。また、電圧切替信号Vselが一定の定常状態において、放電トランジスタ17がオンしないようにオフの状態に遮断してもよい。図3は、第2の実施形態に係る定電圧電源回路の構成を例示する回路図である。図3に表したように、定電圧電源回路1aにおいては、図1に表した定電圧電源回路1の放電回路9を放電回路9aに置き換えて構成されている。これ以外の点については、定電圧電源回路1と同様である。なお、図3においては、図1と同一の要素には、同一の符号を付している。放電回路9aにおいては、放電回路9に遮断トランジスタ19が追加されている。遮断トランジスタ19は、NMOSで構成され、放電トランジスタ17のゲートと接地端子4との間に接続される。遮断トランジスタ19のゲートには、電圧切替信号Vselが入力される。遮断トランジスタ19は、電圧切替信号Vselに応じて、オンまたはオフする。電圧切替信号Vselがハイレベルのとき、遮断トランジスタ19はオンして、放電トランジスタ17をオフの状態に遮断して放電を停止する。すなわち、遮断トランジスタ19は、電圧検出回路7の比率kが相対的に大きいとき、放電を停止する。したがって、電圧切替信号Vselがハイレベルの定常状態において、放電トランジスタ17が誤オンして放電することはない。図4は、図3に表した定電圧電源回路の主要な信号の波形図であり、aは電圧切替信号Vsel、bは出力電圧Vout、cは第1の電圧Va、dは放電トランジスタのゲート電圧Vgを表す。図4においては、横軸に時間tをとって各信号、電圧の波形図を表している。また、例として、出力電圧Voutが、高い電圧として2.9V、低い電圧として1.8Vに切り替えて出力する場合を例示している。なお、各電圧は正極性のため、絶対値の語は、適宜省略する。また、図2と同様に、第2の電圧Vbは、第1の電圧Vaと等しいため図示を省略している。さらに、図4においては、比較回路18の入力オフセットを考慮している。すなわち、比較回路18から出力されるゲート電圧Vgがハイレベルとローレベルとに変化するときの非反転入力端子の第2の電圧Vbと反転入力端子の基準電圧Vrefとに入力オフセットがある場合である。電圧切替信号Vselがハイレベルのとき図4a、出力電圧Voutは、高い電圧の2.9Vである図4b。定常状態において、第1の電圧Vaは、基準電圧Vrefに等しい図4c。また、第2の電圧Vbは、基準電圧Vrefよりも高くないため、放電トランジスタ17のゲート電圧Vgはローレベルである。また、遮断トランジスタ19がオンしているため、出力電圧Voutや第2の電圧Vbがノイズなどにより変動しても、放電トランジスタ17のゲート電圧Vgはローレベルに維持される。図4d。したがって、放電トランジスタ17はオフであり、放電トランジスタ17は、出力トランジスタ6及び電圧検出回路7の動作に影響を与えない。時間t=t1において、電圧切替信号Vselがハイレベルからローレベルに変化して出力電圧Voutが切り替えられる図4a。遮断トランジスタ19はオフになる。電圧検出回路7における出力電圧Voutをk:1に分割して接地端子側に第1の電圧Vaを生成する比率kは、R1×R2R3/R2×R3からR1/R2に小さくなる。しかし、平滑コンデンサ10に蓄積された電荷により、出力電圧Voutは下がらない2.9V。そのため、第1の電圧Vaは、Vout×R2/R1R2に瞬間的に上昇する約2.26V、図4c。第1の電圧Va及び第2の電圧Vbは、基準電圧Vrefよりも高くなる。第2の電圧Vbが、基準電圧Vrefよりも高いため、比較回路18は、放電トランジスタ17のゲート電圧Vgとしてハイレベルを出力する図4d。放電トランジスタ17はオンして、出力端子3と接地端子4との間に接続された平滑コンデンサ10に蓄積された電荷を接地端子4に放電する。したがって、出力電圧Voutは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定める時定数で、急速に低下する図4b。また、出力電圧Voutの低下にともない、第1の電圧Vaは、基準電圧Vrefより入力オフセット分低い電圧まで急速に低下する図4c。時間t=t2で出力電圧Voutは、所望の低い電圧1.8Vになる。しかし、入力オフセットのため、比較回路18は、ゲート電圧Vgとしてハイレベルを出力したままである図4d。第2の電圧Vbは第1の電圧Vaと等しく、時間t=t3で第1の電圧Vbが基準電圧Vrefより入力オフセット分低くなったとき、比較回路18は、ゲート電圧Vgとしてローレベルを出力する図4d。放電トランジスタ17はオフになり、平滑コンデンサ10に蓄積されていた電荷の接地端子4への放電が遮断される。このとき、第1の電圧Vaは、基準電圧Vrefよりも入力オフセット分低いため、出力電圧Voutには、アンダーシュート図4bの一点鎖線Pで囲んだ部分が生じる。その後出力電圧Voutは、所望の低い電圧1.8Vになる。その後、制御回路8は、第1の電圧Vaを基準電圧Vrefと等しくなるように制御し、出力電圧Voutは一定値に安定化される図4b。このように電圧切替信号Vselが変化して出力電圧Voutが低下するときは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定まる時定数で、出力電圧Voutは急速に低下する。また、比率kが相対的に大きい電圧切替信号Vselがハイレベルの定常状態においては、遮断トランジスタ19がオンするため、放電トランジスタの誤オンの可能性はない。定電圧電源回路1aにおいては、時定数は、放電回路9の放電トランジスタ17のオン抵抗Ronと平滑コンデンサ10の静電容量とで定まる。例えば、放電トランジスタ17のオン抵抗Ronを4kΩとすると、電圧切替時間は、4msに短縮される。なお、比較回路18に入力オフセットがある場合について説明したが、増幅回路15に入力オフセットがある場合も同様にアンダーシュートが生じる可能性がある。次に上記のアンダーシュートの可能性を解決した実施形態について説明する。図5は、第3の実施形態に係る定電圧電源回路の構成を例示する回路図である。図5に表したように、定電圧電源回路1bにおいては、図3に表した定電圧電源回路1aの電圧検出回路7を電圧検出回路7aに置き換えて構成されている。これ以外の点については、定電圧電源回路1aと同様である。なお、図5においては、図3と同一の要素には、同一の符号を付している。電圧検出回路7aにおいては、電圧検出回路7の第2の抵抗12が、第2の抵抗12a、12bに置き換えられている。第2の抵抗12aと第2の抵抗12bとは、直列に接続されている。第1の電圧Vaは、第1の抵抗11と第2の抵抗12aとの接続点に生成され、第2の電圧Vbは、第2の抵抗12aと第2の抵抗12bとの接続点に生成される。第2の抵抗12a及び第2の抵抗12bの抵抗値をそれぞれR2a、R2bとする。また、R2=R2aR2bとすると、第1の電圧Vaは、定電圧電源回路1、1aと同様である。第2の電圧Vbの絶対値は、第2の抵抗12aの両端の電圧降下分だけ第1の電圧Vaの絶対値よりも低い。第2の電圧Vbの絶対値は、第1の電圧Vaの絶対値よりも増幅回路15及び比較回路18の入力オフセット分よりも低い値に設定される。図6は、図5に表した定電圧電源回路の主要な信号の波形図であり、aは電圧切替信号Vsel、bは出力電圧Vout、cは第1の電圧Va、dは放電トランジスタのゲート電圧Vgを表す。図6においては、横軸に時間tをとって各信号、電圧の波形図を表している。また、例として、出力電圧Voutが、高い電圧として2.9V、低い電圧として1.8Vに切り替えて出力する場合を例示している。なお、図示を省略しているが、第2の電圧Vbの絶対値は、第1の電圧Vaの絶対値よりも第2の抵抗12aの電圧降下分だけ低い。また、各電圧は正極性のため、絶対値の語は、適宜省略する。電圧切替信号Vselがハイレベルのとき図6a、出力電圧Voutは、高い電圧として2.9Vである図6b。定常状態において、第1の電圧Vaは、増幅回路15の入力オフセットを無視すれば、基準電圧Vrefに等しい図6c。また、第2の電圧Vbは、比較回路18の入力オフセットを考慮しても基準電圧Vrefよりも高くないため、放電トランジスタ17のゲート電圧Vgはローレベルである。また、遮断トランジスタ19がオンしているため、出力電圧Voutや第2の電圧Vbがノイズなどにより変動しても、放電トランジスタ17のゲート電圧Vgはローレベルに維持される。図6d。したがって、放電トランジスタ17はオフであり、放電トランジスタ17は、出力トランジスタ6及び電圧検出回路7の動作に影響を与えない。時間t=t1において、電圧切替信号Vselがハイレベルからローレベルに変化して出力電圧Voutが切り替えられる図6a。遮断トランジスタ19はオフになる。電圧検出回路7aにおける出力電圧Voutをk:1に分割して接地端子側に第1の電圧Vaを生成する比率kは、R1×R2R3/R2×R3からR1/R2に小さくなる。しかし、平滑コンデンサ10に蓄積された電荷により、出力電圧Voutは下がらない2.9V。そのため、第1の電圧Vaは、Vout×R2/R1R2に瞬間的に上昇する約2.26V、図4c。なお、R2=R2aR2bである。第1の電圧Va及び第2の電圧Vbは、基準電圧Vrefよりも高くなる。第2の電圧Vbが、基準電圧Vrefよりも高いため、比較回路18は、放電トランジスタ17のゲート電圧Vgとしてハイレベルを出力する図6d。放電トランジスタ17はオンして、出力端子3と接地端子4との間に接続された平滑コンデンサ10に蓄積された電荷を接地端子4に放電する。したがって、出力電圧Voutは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定める時定数で、急速に低下する図6b。また、出力電圧Voutの低下にともない、第1の電圧Vaは、基準電圧Vrefまで急速に低下する図6c。時間t=t3で第2の電圧Vbが基準電圧Vrefより入力オフセット分低くなったとき、比較回路18は、ゲート電圧Vgとしてローレベルを出力する図6d。放電トランジスタ17はオフになり、平滑コンデンサ10に蓄積されていた電荷の接地端子4への放電が遮断される。このとき、第1の電圧Vaは、第2の電圧Vbよりも第2の抵抗12aの電圧降下分だけ高く、出力電圧Voutは、まだ所望の低い電圧1.8Vになっていない図6bの一点鎖線Pで囲んだ部分。したがって、アンダーシュートは生じない。その後出力電圧Voutは、所望の低い電圧1.8Vになる。その後、制御回路8は、第1の電圧Vaを基準電圧Vrefと等しくなるように制御し、出力電圧Voutは一定値に安定化される図6b。また、出力電圧Voutが所望の低い電圧1.8Vになったとき、第2の電圧Vbは、基準電圧Vrefよりも十分低いため、ノイズなどにより比較回路18がゲート電圧Vgとしてハイレベルを出力することはない。放電トランジスタ17が誤オンすることはない。このように電圧切替信号Vselが変化して出力電圧Voutの絶対値が低下するときは、放電トランジスタ17のオン抵抗と平滑コンデンサ10の静電容量とで定まる時定数で、出力電圧Voutの絶対値は急速に低下する。また、比率kが相対的に大きい電圧切替信号Vselがハイレベルの定常状態においては、遮断トランジスタ19がオンするため、放電トランジスタ17の誤オンの可能性はない。さらに比率kが相対的に小さい電圧切替信号Vselがローレベルの定常状態においては、比較回路18の第2の電圧Vbの絶対値が基準電圧Vrefの絶対値よりも十分低いため、放電トランジスタ17の誤オンの可能性はない。また、出力電圧Voutの絶対値が所望の低い電圧よりも低下するアンダーシュートの可能性もない。なお、電源電圧Vddが正極性の場合を例に、定電圧電源回路1、1a、1bの構成について説明したが、同様に負の電源電圧Vddの絶対値を降圧した出力電圧Voutを生成する定電圧電源回路を構成することもできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。