第1導電型のドリフト層2を有する半導体基板1、30、40と、前記ドリフト層2の内における該ドリフト層2の表層部において、一方向を長手方向として形成された第2導電型のコレクタ領域4と、前記ドリフト層2の内における該ドリフト層2の表層部において、前記コレクタ領域4を挟んだ両側に配置された直線部分を有する第2導電型のチャネル層6と、前記チャネル層6内における該チャネル層6の表層部において、該チャネル層6の終端部よりも内側で終端するように形成され、前記コレクタ領域4の長手方向と同方向を長手方向とする直線部分を有する第1導電型のエミッタ領域7と、前記チャネル層6の表面のうち、前記エミッタ領域7と前記ドリフト層2との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜10と、前記ゲート絶縁膜10の表面に形成されたゲート電極11と、前記コレクタ領域4と電気的に接続されたコレクタ電極12と、前記エミッタ領域7および前記チャネル層6と電気的に接続されたエミッタ電極13と、を有したセルが複数個並べられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域7および前記チャネル層6が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層6が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置であって、前記コレクタ領域4を挟んだ両側において前記チャネル層6よりも深い位置まで形成され、前記ドリフト層2よりも高不純物濃度とされた第1導電型のバリア層15を備え、前記バリア層15のうちの前記コレクタ領域4側の終端部が前記チャネル層6よりも前記コレクタ領域4側で終端していると共に、該バリア層15のうちの前記コレクタ領域4と反対側の終端部が前記チャネル層6のうち前記コレクタ領域4と反対側の終端部よりも前記コレクタ領域4から離れる側で終端させられており、かつ、前記コレクタ領域4は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域4aと、該高不純物濃度領域4aよりも不純物濃度が低くされた低不純物濃度領域4bを有しており、前記コレクタ電極12は、前記コレクタ領域4のうち前記高不純物濃度領域4aとはオーミック接触させられており、前記低不純物濃度領域4bとはショットキー接触させられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記バリア層15は、前記エミッタ領域7の長手方向と同方向を長手方向とする直線部分を有していることを特徴とする請求項1に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記バリア層15は、前記コレクタ領域4の先端部を囲むコーナー部分を有していることを特徴とする請求項2に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記半導体基板は、絶縁膜1b、41を有し、この絶縁膜1b、41の上に前記ドリフト層2が形成された基板1、40であり、前記ドリフト層2のうち前記絶縁膜1b、41との界面に前記ドリフト層2よりも高不純物濃度とされた第1導電型層16が形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記バリア層15のうち前記チャネル層6における前記チャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第1導電型不純物濃度が低くされていることを特徴とする請求項1ないし4のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記バリア層15内において、前記エミッタ領域7を挟んで前記チャネル領域と反対側の位置から前記チャネル層6よりも深く、かつ、前記バリア層15よりも浅い第2導電型のボディ層9が備えられており、該ボディ層9が形成されることにより、前記バリア層15のうち前記チャネル層6における前記チャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第1導電型不純物濃度が低くされていることを特徴とする請求項5に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記横型の絶縁ゲート型バイポーラトランジスタのセルを囲むトレンチ分離構造17と、前記バリア層15よりも深く、前記トレンチ分離構造17に接して形成された第2導電型のディープ層18とが備えられ、前記ディープ層18を通じて前記エミッタ電極13へのキャリアの抜き取りが行われることを特徴とする請求項1ないし6のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。前記ディープ層18の表層部にはコンタクト領域18aが形成されており、該コンタクト領域18aを通じて前記ディープ層18が前記エミッタ電極13に電気的に接続され、該コンタクト領域18aを通じて前記エミッタ電極13へのキャリアの抜き取りが行われることを特徴とする請求項7に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。しかしながら、上述の如く、横型IGBTは縦型IGBTと比較して、動作時の電流密度が桁違いに大きくなり、これにより、破壊耐量を確保することが困難になる。また、この電流密度が高いことに起因して、オン耐圧及び過渡的な耐圧が低下し、これによりスイッチング速度の低下、さらには素子破壊が起こる。より詳しくは、縦型IGBTに比べて、横型IGBTはシリコン内の電流密度が桁違いに大きくなるため、スイッチング時に局所的なダイナミックアバランシェが発生し易くなる。このため、オン電圧低減とスイッチングのターンオフ時間の延長やオン耐圧および過渡的な耐圧との間にはトレードオフの関係が存在している。しかし、これらが出来る限り両立する関係となるようにすることが望まれる。横型IGBTのオン電圧を低下させるための基本的な考え方は、エミッタ近傍のn型ドリフト層内のキャリア濃度を上げることであり、そのために、ホールがチャネルpウェル層に流れ出ることを抑制し、キャリア蓄積を促進することが必要である。すなわち、エミッタ近傍のn型ドリフト層内のキャリア濃度が低くなり、オン電圧が高くなるめ、エミッタ近傍のn型ドリフト層内のキャリア濃度を上げることが重要となる。そして、その方法として、1チャネルpウェル層を狭くすることでホールが引き抜かれる範囲を狭めること、2チャネルpウェル層とn型ドリフト層との間にn型ホールバリア層を配置することでホールの引抜きを抑制することが考えられる。ところが、上述した特許文献2では、横型IGBTにも、エミッタ領域の周囲に高濃度の不純物濃度を形成することが適用可能であると記載しているが、横型IGBTへの具体的な適用構造については提案されていない。これは、上述した2の方法に該当するが、DC特性についてしか説明されておらず、横型IGBTに対してどのように適用するかが不明である。また、上述した特許文献2、3は、縦型IGBTを基本としており、横型IGBTに特有の電流密度が縦型に比べて桁違いに高くなるということに対する対策を施しているものではない。さらに、特許文献4では、ゲート電極の制御方法を工夫しているだけであり、オン電圧増加のデメリットとのトレードオフを解消することはできていない。本発明は上記点に鑑みなされ、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型IGBTを備えた半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、横型IGBTのセルが複数個並べられることで構成されていると共に、隣り合うセル同士のエミッタ領域7およびチャネル層6が並んで配置され、かつ、該隣り合うセル同士のチャネル層6が所定間隔離間させられた半導体装置であって、コレクタ領域4を挟んだ両側においてチャネル層6よりも深い位置まで形成され、ドリフト層2よりも高不純物濃度とされた第1導電型のバリア層15を備え、バリア層15のうちのコレクタ領域4側の終端部がチャネル層6よりもコレクタ領域4側で終端していると共に、該バリア層15のうちのコレクタ領域4と反対側の終端部がチャネル層6のうちコレクタ領域4と反対側の終端部よりもコレクタ領域4から離れる側で終端させられており、かつ、コレクタ領域4は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域4aと、該高不純物濃度領域4aよりも不純物濃度が低くされた低不純物濃度領域4bを有しており、コレクタ電極12は、コレクタ領域4のうち高不純物濃度領域4aとはオーミック接触させられており、低不純物濃度領域4bとはショットキー接触させられていることを特徴としている。このように、エミッタ側にバリア層15を形成している。このバリア層15は、ホールのバリアとして働き、コレクタ側から注入されたホールがエミッタ側のチャネル層6に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のドリフト層2内の電子濃度も高くすることができ電荷中性条件よりホール濃度と電子濃度はほぼ等しい、このようにキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。ただし、バリア層15を備えると、オン時にエミッタ付近のホール濃度が増加し、ターンオフ時には、このホールがエミッタに流れ込むため、寄生バイポーラトランジスタがオンし易くなり、スイッチング時の耐量が低下する。しかしながら、コレクタ側において、コレクタ電極12のうち高不純物濃度領域4aと接触している部分がオーミック接触、低不純物濃度領域4bと接触している部分がショットキー接触となるようにすることで、ショットキー接触させた領域を備えるようにしている。このため、このショットキー接触とされた部分において、コレクタ側からのキャリアの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。このように、バリア層15を備えるのに加えて、コレクタ電極12にショットキー接触部分を設けることで、低オン電圧を維持しながらスイッチング耐圧を確保することが可能となる。具体的には、請求項2に記載の発明のように、バリア層15は、少なくともエミッタ領域7の長手方向と同方向を長手方向とする直線部分を有した構造であれば良いが、請求項3に記載したように、バリア層15がコレクタ領域4の先端部を囲むコーナー部分を有した構造とされていても良い。請求項4に記載の発明では、半導体基板は、絶縁膜1b、41を有し、この絶縁膜1b、41の上にドリフト層2が形成された基板1、40であり、ドリフト層2のうち絶縁膜1b、41との界面にドリフト層2よりも高不純物濃度とされた第1導電型層16が形成されていることを特徴としている。このように、第1導電型層16を備えることにより、スイッチング耐圧を向上することが可能となる。すなわち、バリア層15を備えると、バリア層15を備えた部分の第1導電型不純物濃度が上がるため、ターンオフ時にインパクトイオン化が起こり易くなる。このとき、第1導電型層16を備えた構造にすると、全体としてはアバランシェブレークダウンが起き難くなり、スイッチング耐圧を向上することが可能になる。請求項5に記載の発明では、バリア層15のうちチャネル層6におけるチャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第1導電型不純物濃度が低くされていることを特徴としている。このような構成とすれば、キャリアをオン電圧低減に重要なチャネル領域の近傍に貯められるようにでき、それ以外の領域では優先的に抜き取れるようにできる。これにより、スイッチング耐量の向上と低オン電圧の両立を図ることが可能になる。例えば、請求項6に記載の発明のように、バリア層15内において、エミッタ領域7を挟んでチャネル領域と反対側の位置からチャネル層6よりも深く、かつ、バリア層15よりも浅い第2導電型のボディ層9を備えることにより、バリア層15のうちチャネル層6におけるチャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第1導電型不純物濃度が低くなるようにすることができる。請求項7に記載の発明では、横型IGBTのセルを囲むトレンチ分離構造17と、バリア層15よりも深く、トレンチ分離構造17に接して形成された第2導電型のディープ層18とが備えられ、ディープ層18を通じてエミッタ電極13へのキャリアの抜き取りが行われることを特徴としている。このように、トレンチ分離構造17の内側にディープ層18を配置した構造としているため、このディープ層18が配置された場所ではバリア層15が補償されて第2導電型になることから、トレンチ分離構造17の近傍においてバリア層15が存在しない領域を構成できる。したがって、ディープ層18を通じる経路でキャリアを抜き取ることが可能となる。請求項8に記載の発明では、ディープ層18の表層部にはコンタクト領域18aが形成されており、該コンタクト領域18aを通じてディープ層18がエミッタ電極13に電気的に接続され、該コンタクト領域18aを通じてエミッタ電極13へのキャリアの抜き取りが行われることを特徴としている。このように、ディープ層18がエミッタ電極13に電気的に接続される構造にすれば、ディープ層18からエミッタ電極13へのキャリアの抜き取り効果をより促進することが可能となる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態にかかる横型IGBTを備えた半導体装置の断面構成を示した図である。また、図2は、図1に示す横型IGBTを備えた半導体装置の上面レイアウト図である。図1は、図2におけるA-A’線上の断面構成を示した図に相当している。以下、これらの図を参照して、本実施形態にかかる横型IGBTの構造について説明する。図1に示すように、本実施形態では、SOI基板1を用いて横型IGBTを形成している。SOI基板1は、シリコンなどによって構成された支持基板1a上に、絶縁膜としての埋込酸化膜Box1bを介してシリコンからなる活性層1cを形成することにより構成されている。本実施形態では、活性層1cがn型ドリフト層2として機能しており、このn型ドリフト層2の表層部に、横型IGBTを構成する各部が形成されている。SOI基板1における埋込酸化膜1bの厚みや活性層1cn型ドリフト層2の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜1bの厚みは4μm以上であることが望ましく、特に、耐圧が安定して600V以上確保できるようにするためには厚みを5μm以上にするのが好ましい。また、活性層1cについては、耐圧が安定して600V以上確保できるようにするためには、厚さ15μm以下のときにはn型不純物濃度が0.8×1014~1.2×1015cm3、厚さ20μmのときにはn型不純物濃度が0.8×1014~8×1014cm3とすると好ましい。n型ドリフト層2の表面には、LOCOS酸化膜3が形成されており、LOCOS酸化膜3によって横型IGBTを構成する各部が分離されている。そして、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、一方向を長手方向とする比較的高不純物濃度とされたp型層4aとそれよりも比較的低不純物濃度とされたp型層4bを有するコレクタ領域4が形成されている。本実施形態では、p型層4bの表層部にp型層4aを配置した構造、具体的にはp型層4aを中心としてp型層4bがp型層4aの周囲を囲んだ構造とされている。このコレクタ領域4の周囲を囲むように、n型ドリフト層2よりも高不純物濃度とされたn型バッファ層5が形成されている。また、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、コレクタ領域4を中心としてチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9が形成されている。チャネルpウェル層6は、表面にチャネル領域を形成するための部分であり、例えば厚みが2μm以下、幅が6μm程度とされている。このチャネルpウェル層6は、図2に示すように、コレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。また、n型エミッタ領域7は、チャネルpウェル層6の表層部において、チャネルpウェル層6の終端位置よりも内側で終端するように形成されており、コレクタ領域4の長手方向と同方向を長手方向として形成されている。このn型エミッタ領域7は、図2に示したようにコレクタ領域4のコーナー部、つまり一方向を長手方向としたコレクタ領域4の両端には形成されておらず、コレクタ領域4と平行に配置された直線状のレイアウトとされている。本実施形態では、n型エミッタ領域7がp型コンタクト層8およびp型ボディ層9を挟んだ両側に一本ずつ配置してある。p型コンタクト層8は、チャネルpウェル層6をエミッタ電位に固定するためのものであり、チャネルpウェル層6よりも高不純物濃度とされている。このp型コンタクト層8も、図2に示すようにコレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。p型ボディ層9は、n型エミッタ領域7を挟んでチャネル領域が形成される位置と反対側において、チャネルpウェル層6よりも深い位置まで形成され、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層9も、コレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。このp型ボディ層9により、n型エミッタ領域7とチャネルpウェル層6およびn型ドリフト層2にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。そして、図2に示されるように、これらチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9は、各セル毎に、コレクタ領域4および後述するコレクタ電極12を挟んだ両側に配置されている。このため、隣り合うセル間では、図1に示したように、チャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9の組が2組並んだ状態となっている。また、チャネルpウェル層6の表面には、ゲート絶縁膜10を介してドープトPoly-Siなどで構成されたゲート電極11が配置されている。このゲート電極11に対してゲート電圧を印加することで、チャネルpウェル層6の表面部にチャネル領域が形成されるようになっている。また、コレクタ領域4の表面には、コレクタ領域4に対して電気的に接続されたコレクタ電極12が形成されている。コレクタ電極12は、コレクタ領域4における高不純物濃度とされたp型層4aとそれよりも低不純物濃度とされたp型層4bの両方に電気的に接続されている。そして、コレクタ電極12のうちp型層4aと接触している部分がオーミック接触、p型層4bと接触している部分がショットキー接触となるようにしている。本実施形態では、p型層4aを中心としてp型層4bがp型層4aの周囲を囲んでいる構造とされていることから、ショットキー接触させられたp型層4bがp型層4aよりもエミッタ側に配置された構造となっている。また、n型エミッタ領域7およびp型コンタクト層8の表面には、これらn型エミッタ領域7およびp型コンタクト層8に対して電気的に接続されたエミッタ電極13が形成されている。図1に示す断面では、隣り合う2つのコレクタそれぞれに対応して、pウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9が1組ずつ備えられた構造とされていることから、エミッタ電極13も2つ並んで形成されており、隣り合うセル間においてエミッタ電極13同士が電気的に接続されている。さらに、コレクタ-ゲート間に形成されたLOCOS酸化膜3の表面には、ドープトPoly-Siが延設されて構成された抵抗層14が形成されており、コレクタ-ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層14は、図2に示すように、コレクタ電極12を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極12に電気的に接続されていると共に、他端がゲート電極11に接続されている。このため、抵抗層14は、コレクタ電極12に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。したがって、抵抗層14の電位がコレクタ電極12からの距離に応じた電位勾配となり、LOCOS酸化膜3を介して抵抗層14の下方に位置しているn型ドリフト層2中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。そして、このように構成された横型IGBTにおいて、本実施形態では、チャネルpウェル層6よりも深い位置まで形成されたn型バリア層15を備えた構造としている。このn型バリア層15は、1組のpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9を囲むようにp型ボディ層9よりも深い位置まで形成され、コレクタ領域4を中心とした同心状に配置されたレイアウトとされている。すなわち、n型バリア層15は、当該n型バリア層15のうちコレクタ側内周側の終端部がチャネルpウェル層6のうちコレクタ側内周側の終端部よりもコレクタ側に位置しており、かつ、n型バリア層15のうちコレクタとは反対側外周側の終端部がチャネルpウェル層6のうちコレクタと反対側外周側の終端部よりもコレクタから離れる側に位置している。また、n型バリア層15は、p型ボディ層9よりも深い位置まで形成された構造とされている。以上のような構造により、本実施形態にかかる横型IGBTを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型IGBTでは、ゲート電極11に対して所望のゲート電圧を印加すると、n型エミッタ領域7とn型バリア層15の間に挟まれたゲート電極11の下方に位置するチャネルpウェル層6の表層部にチャネル領域が形成され、エミッタ電極13およびn型エミッタ領域7からチャネル領域を通じてn型ドリフト層2内に電子が流れ込む。これに伴って、コレクタ電極12およびコレクタ領域4を通じてn型ドリフト層2内にホールが流れ込み、n型ドリフト層2内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというIGBT動作を行う。このような横型IGBTにおいて、本実施形態では、エミッタ側にn型バリア層15を形成している。このn型バリア層15は、ホールのバリアとして働き、コレクタ側から注入されたホールがエミッタ側のチャネルpウェル層6に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のn型ドリフト層2内のキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。ただし、n型バリア層15を備えると、オン時にエミッタ付近のホール濃度が増加し、ターンオフ時には、このホールがエミッタに流れ込むため、寄生バイポーラトランジスタがオンし易くなり、スイッチング時の耐量が低下する。しかしながら、本実施形態の場合、コレクタ側において、コレクタ電極12のうちp型層4aと接触している部分がオーミック接触、p型層4bと接触している部分がショットキー接触となるようにすることで、ショットキー接触させた領域を備えるようにしている。このため、このショットキー接触とされた部分において、コレクタ側からのホールの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。このように、n型バリア層15を備えるのに加えて、コレクタ電極12にショットキー接触部分を設けることで、低オン電圧を維持しながらスイッチング耐圧を確保することが可能となる。また、ショットキー接触とオーミック接触の両方を有したコレクタ構造としていることから、ターンオフ時間を短くすることも可能となる。このような効果が得られる理由について、本実施形態のように構成された横型IGBTがオン状態からオフ状態へ遷移する時のターンオフ過程の動作メカニズムを参照に説明する。図3は、本実施形態にかかる横型IGBTの動作中の様子を示した断面図である。この図では、横型IGBTをスイッチング素子として、例えば電源20から負荷21の電流供給のスイッチングを行う回路を想定し、負荷21のローサイド側に横型IGBTのコレクタを接続すると共に、エミッタをGNDに接続した回路構成としている。このような回路構成とした場合において、本実施形態にかかる横型IGBTは、次のi~iVに示す動作を行う。iまず、初期状態として、閾値電圧を超える電圧がゲート電極11に印加され、ゲート電極11の下にチャネルが形成されて、電子がn型エミッタ領域7からn型ドリフト層2に流入し、コレクタ領域4に達してp/p/n接合のp型領域4aに注入されて、これを順バイアスする図3中において、電子の流入経路は1で示した点線矢印に沿って流れる。この電子の注入に対して、p型領域4aからn型バッファ層5に対して2に示す矢印のようにホールが逆注入される。これにより、3に示す点線領域で囲んだように、n型ドリフト層2を導電率変調による高キャリア濃度状態とすることができる。この結果、コレクタ-エミッタ間に大電流が流れる。ii次に、ゲート電圧がステップ的に低下すると、チャネルが消滅して、1の点線矢印で示した電子の流入が止まり、コレクタ領域4のp/p/n接合における電子の注入と、2で示したホールの逆注入が止まる。iiin型ドリフト層2に大量に蓄積したキャリア電子とホールのうち、電子はプラス電位のコレクタ領域4に引かれ、ポテンシャル障壁の無いショットキー接触を経由して電子がコレクタに抜き取られる。このとき、ショットキー接触のため、ホールの注入が抑制される。iVn型ドリフト層2の電子が抜き取られると、電荷中性条件が崩れるため、この領域のホールがマイナス電位のエミッタ領域に引かれ、p型コンタクト層8を経由してホールがエミッタに排出される。以上のメカニズムにより、iiiで述べた様にオン時に蓄積した電子がショットキー接触から効率的に抜き取られるため、本実施形態で説明したショットキー接触とオーミック接触の両方を有したコレクタ構造により、ターンオフ時間を短くすることが可能となる。一方、横型Diodeのアノード構造についても横型IGBTと同様に、ホールの注入を抑制することが行われており例えば、特許第4157184号公報参照、大きい低濃度pウェルと小さい高濃度p領域の二重構造を構成し、さらに、アノード電極に対して、低濃度pウェルがショットキー接触、高濃度p領域がオーミック接触となるようにしている。このように、横型Diodeでは、部分的にショットキー接触させる技術があるが、以下に述べるように、横型Diodeと横型IGBTではスイッチング時のキャリアの動きが大きくことなる。上記特許公報にも、横型IGBTに対してショットキー接触を適用した構造や方法については明らかにされていない。図4~図7を参照して、本実施形態で説明した横型IGBTと上記横型Diodeの相違について説明する。図4は、IGBTやDiodeが適用されたスイッチング回路の一例を示した回路図である。このスイッチング回路は、IGBTとDiodeとしてフリーホイールダイオード以下、FWDというからなるアームを上下2組、2個並べて接続し、ハイサイドとなる上アーム側のIGBThとローサイドとなる下アーム側のIGBTlのゲート電圧Vgh、Vglを制御して連続的にプッシュプル動作させることで、インダクタンス負荷Lに電流を供給する構成とされている。図5は、そのときの動作を説明するタイミングチャートである。図5において、期間T1では、ハイサイドスイッチを成す上アーム側のIGBThがオンし、コレクタ電流Ichを経路1に沿って負荷Lに流す。一方、期間T2では、IGBThがオフし、ローサイドのFWDlがフリーホイーリング電流としてアノード電流Ialを経路2に沿って負荷Lに流す。この結果、負荷Lには連続した負荷電流ILが流れる。IGBThのコレクタ-エミッタ間電圧VcehとFWDlのアノード-カソード間電圧Vaklは、期間T1においては、それぞれ約2Vと約-200Vをとる。一方、期間T2においては、それぞれ約200Vと約2Vをとる。このように、IGBTとFWDのオフ時のバイアス状態は、それぞれコレクタには200V、アノードには-200Vが印加される。また、スイッチング回路やインバータ回路に横型IGBTと横型Diodeを使用する場合、図4および図5で説明したように、それぞれの素子のバイアス条件は、オフ時において、横型IGBTのコレクタ-エミッタ間電圧としてプラスの高電圧、横型Diodeのアノード-カソード間電圧としてマイナスの高電圧が印加される。このバイアス条件の違いが、デバイス内部の動作の違いにどのように関連するかについて、図6および図7を参照して説明する。図6は、本実施形態の横型IGBTの動作を表した断面図であり、図7は、特許第4157184号公報に開示された横型Diodeを基にして、本実施形態のようなショットキー構造とオーミック構造を組み合わせた横型Diodeの断面図である。図6に示すように、横型IGBTでは、オフ時にコレクタに対して200Vが印加されている。このとき、n型ドリフト層2にある少量の電子とホールについては、電子はプラス電位のコレクタに引かれて移動し、n型バッファ層5からp型領域4b、ショットキー接触を経由してコレクタ電極12に排出され、ホールは、マイナス電位のエミッタに引かれ、p型ボディ層9、p型コンタクト層8を経由してエミッタ電極13に排出される。このように、コレクタにあるショットキー接触は電子が通過することになる。一方、図7に示すように、横型Diodeでは、オフ時にアノードに対して-200Vが印加されている。このとき、n型ドリフト層101にある少量の電子とホールについては、ホールはマイナス電位のアノードに引かれて移動し、p型ウェル層102、ショットキー接触を経由してアノード電極103に排出され、電子はプラス電位のカソードに引かれ、n型ウェル層104からn型コンタクト層105を経由して、カソード電極106に排出される。このように、アノードにあるショットキー接触はホールが通過することになる。以上より、ショットキー構造とオーミック構造を横型IGBTや横型Diodeに適用した場合、一見、同様の動作メカニズムと効果が得られるように見えるが、詳細分析の結果からも、動作メカニズムは全く異なっていることが分かる。したがって、本実施形態のような横型IGBTに対して、ショットキー接触とオーミック接触の両方を有したコレクタ構造を適用することにより、上記した効果を奏することが可能となるのである。また、従来より行われている横型IGBTを高速化する技術として、電子線照射等によるライフタイム制御がある。この技術を本実施形態のようなn型バリア層15を備えた構造の横型IGBTに適用すると、図8に示すオン電圧Vonとスイッチング耐圧との関係図から判るように、オン電圧Vonは低減するが、スイッチング耐圧が低下してしまう。一方、オン電圧Vonとフォール時間tfの関係は図9のように表され、フォール時間tfとスイッチング耐圧との関係は図10のように表される。図9に示されるように、オン電圧Vonとフォール時間tfとはトレードオフの関係にある。このため、フォール時間tfをライフタイム制御によりコントロールしてフォール時間tfを大きくした場合、図9に示すようにオン時間Tonオン電圧Vonが低下するが、図10に示されるようにスイッチング耐圧が低下してしまう。これに対して、本実施形態のように、n型バリア層15を備えた構造にすると共に、ショットキー接触とオーミック接触の両方を有したコレクタ構造を適用することにより、フォール時間tfが0.05~0.3μsの範囲で低いオン電圧と高いスイッチング耐圧を同時に実現することが可能となる。つまり、図10に示すように、本実施形態の構造の場合、フォール時間tfが少なくとも0.05μsの場合において、上記効果が得られることが確認できており、0.3μs程度まで高いスイッチング耐圧が保持されていることが判る。このため、フォール時間tfが0.05~0.3μsの範囲において、上記効果を得ることが可能であると言える。また、図9では、ショットキー接触とオーミック接触の両方を有したコレクタ構造としつつn型バリア層15を備えたものと備えていないもの、および、すべてオーミック接触としたコレクタ構造としてn型バリア層15も備えていないものについてのオン電圧Vonとフォール時間tfとの関係を示してある。この図から分かるように、オーミック接触のみのコレクタ構造のとき、p型不純物濃度によりフォール時間tfを調整した場合、フォール時間tfを減少させるとオン電圧Vonが増大し、またフォール時間tfのバラツキも大きくなる。これに対して、本実施形態のように、ショットキー接触とオーミック接触の両方を有したコレクタ構造のとき、フォール時間tfが短い領域でもオン電圧Vonを安定して低減することができる。さらに、n型バリア層15を備えると、短いフォール時間tfと短いオン電圧Vonを安定して実現することも可能となる。したがって、ショットキー接触とオーミック接触の両方を有したコレクタ構造とn型バリア層15を備えた構造を組み合わせることにより、フォール時間tfが短い領域でもオン電圧Vonを安定して低減することができ、かつ、短いフォール時間tfと短いオン電圧Vonを安定して実現することが可能になるという効果も得られる。なお、図8および図10では、従来と記載したものが、従来の電子線照射をn型バリア層15が備えられた構造に適用した場合、1と記載したものが、本実施形態のようにショットキー接触とオーミック接触の両方を有したコレクタ構造とn型バリア層15を備えた構造の組み合わせた場合を表している。2と記載したものは、後述する第2実施形態の構造の場合である。また、本実施形態では、p型ボディ9を備えた構造としていることから、次のような効果を得ることも可能となる。すなわち、p型ボディ層9を備えていない場合には、n型バリア層15のうちチャネルpウェル層6の下方に位置する部分においてn型不純物濃度を低くできないが、p型ボディ層9を備えると、n型バリア層15のうちp型ボディ層9の下方の位置においてn型不純物がp型不純物によって補償され、n型不純物濃度をチャネル領域が形成される場所よりも低くできる。図11aは本実施形態のコレクタ構造における不純物濃度分布を示した図であり、図11bに示すコレクタ構造の断面図におけるA-A’線上とB-B’線上での不純物濃度分布に相当している。この図に示すように、B-B’線上の濃度分布で表されるn型バリア層15のうちp型ボディ層9の下方の位置の方が、A-A’線上の濃度分布で表されるn型バリア層15のうちチャネルpウェル層6の下方の位置よりも、n型不純物濃度を低くできている。このような構造では、ホールをオン電圧低減に重要なチャネル領域の近傍に貯められるようにでき、それ以外の領域では優先的に抜き取れるようにできる。これにより、スイッチング耐量の向上と低オン電圧の両立を図ることが可能になる。なお、本実施形態では、p型ボディ層9を形成することにより、n型バリア層15のうちチャネルpウェル層6におけるチャネル領域に隣接する部分よりもチャネル領域から離間する位置においてn型不純物濃度が低くなるようにしているが、このような濃度分布になっていれば、p型ボディ層9によらなくても上記効果を得ることができる。第2実施形態本発明の第2実施形態について説明する。本実施形態では、第1実施形態に対して、活性層1cの構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図12は、本実施形態にかかる横型IGBTを備えた半導体装置の断面構成を示した図である。この図に示されるように、本実施形態の横型IGBTを備えた半導体装置には、活性層1cのうちの埋込層1b側、具体的には埋込層1bとの境界位置にn型層16が備えられている。このようなn型層16を備えることにより、スイッチング耐圧を向上することが可能となる。すなわち、n型バリア層15を備えると、n型バリア層15を備えた部分のn型不純物濃度が上がるため、ターンオフ時にインパクトイオン化が起こり易くなる。しかしながら、本実施形態のようにn型層16を備えた構造にすると、全体としてはアバランシェブレークダウンが起き難くなり、スイッチング耐圧を向上することが可能になるのである。図13a、bは、それぞれ、n型層16を備えた場合と備えていない場合、それぞれの場合における埋込酸化膜1bとの界面での活性層1c側のn型不純物濃度と静耐圧もしくはスイッチング耐圧との関係を示したグラフである。図13aに示すように、活性層1cのn型不純物濃度に対してn型層16を備えた構造は、それを備えていない構造と比較して、n型不純物濃度を低くしても高い静耐圧を確保することが可能となる。一方、後述するように、n型バリア層15を備えると、エミッタ下部においてn型不純物濃度が増加し、これによりインパクトイオンが増加してスイッチング耐圧が低下する。この低下は、図13bに示すように、n型不純物濃度が高いほど顕著である。例えば、n型不純物濃度が7×1014cm3程度を狙って高い静耐圧を得ようとすると、スイッチング耐圧は小さくなる。したがって、本実施形態のように、埋込酸化膜1bとの界面において活性層1cにn型層16を備えた構造とすることで、低いn型不純物濃度で高い静耐圧を得ることができる。これにより、スイッチング耐圧と静耐圧の両立を図ることが可能となる。実験により、電源電圧Vcc=300Vでスイッチングした直後のエミッタ付近のインパクトアイオニゼーション以下、I.I.というのシミュレーションを行った。その結果、埋込酸化膜1bとの界面において活性層1cにn型層16を備えない構造の場合、静耐圧確保のために活性層1cのn型不純物濃度を7×1014cm3程度に高く設定する必要があった。ここにn型バリア層15を備えた構造とすると、n型バリア層15を備えた場所でのn型不純物濃度が高くなり、電界強度が高くなって、n型バリア層15のうちのコレクタ側と離れる側の底部近辺図12中の破線で囲んだ箇所においてI.I.が発生する。このため、スイッチング時の破壊耐量が低下する。これに対して、埋込酸化膜1bとの界面において活性層1cにn型層16を備えた構造の場合、表面付近での活性層1cのn型不純物濃度を1×1014cm3程度に低減できる。このため、n型バリア層15を備えた構造としても、電界強度の上昇を抑制することができる。したがって、n型バリア層15のうちのコレクタ側と離れる側の底部近辺図12中の破線で囲んだ箇所でのI.I.の発生を抑制でき、スイッチング時の破壊耐量の低下を防止できる。第3実施形態本発明の第3実施形態について説明する。本実施形態では、第1実施形態に対して、横型IGBTのセル構造をレイアウトに応じて変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図14は、本実施形態にかかる横型IGBTを備えた半導体装置の上面レイアウト図である。また、図15a~cは、それぞれ、図14に示すA-B-C-D線上、A-B-C-E線上、A-B-F線上での断面図である。図14に示したように、本実施形態の半導体装置は、第1実施形態で説明した構造の横型IGBTのセルを複数個並べて配置した構造とされている。そして、全セルを角部が丸められた四角形状のトレンチ分離構造17によって囲むことで、他の領域と絶縁分離された構造とされている。このような構造において、図15a~cに示すように、複数個並べたセルの最も端に位置するセルにおける外側のエミッタ構造と、隣接するセルがある場所でのエミッタ構造と、各セルの両外周位置での構造を異なった構造としている。具体的には、図15aの断面では、図1に示した断面と同じ構造としている。図15bの断面では、トレンチ分離構造17に接するようにp型ディープ層18を備えた構造としている。p型ディープ層18は、n型層16より浅い位置に形成されているが、n型バリア層15よりも深い位置まで形成されるようにしている。また、外側のエミッタ構造については、エミッタ電極2が2つ並んで形成されているものの、外側のエミッタ電極13よりも更に外側にはn型エミッタ領域7が形成されていない構造とされている。また、図15cの断面では、n型エミッタ領域7の先端同士を繋ぐように、チャネルpウェル層6、p型コンタクト層8およびp型ボディ層9を形成した構造としているが、この断面においてもトレンチ分離構造17に接するようにp型ディープ層18を備えた構造としている。つまり、p型ディープ層18は、トレンチ分離構造17の内側において各セルを囲むように形成してある。このように、トレンチ分離構造17の内側にp型ディープ層18を配置した構造としているため、このp型ディープ層18が配置された場所ではn型バリア層15が補償されてp型になることから、トレンチ分離構造17の近傍においてn型バリア層15が存在しない領域を構成できる。したがって、例えば図15b中の矢印で示した経路を通じてキャリアを抜き取ることが可能となる。第4実施形態本発明の第4実施形態について説明する。本実施形態では、第3実施形態に対して、トレンチ分離構造17のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図16は、本実施形態にかかる横型IGBTを備えた半導体装置の上面レイアウト図である。この図に示すように、本実施形態では、トレンチ分離構造17が各セルの外形に沿ってレイアウトされている。具体的には、各セルの上面レイアウトは長円形状とされていることから、複数並べられた各セルの先端の半円に沿ってトレンチ分離構造17が形成されている。このような構造とすれば、エミッタ付近での過剰なホールの蓄積を抑制することが可能となり、破壊耐量およびスイッチング耐圧を向上することが可能となる。第5実施形態本発明の第5実施形態について説明する。本実施形態では、第3実施形態に対して、p型ディープ層18をなくしたものであり、その他に関しては第3実施形態と同様であるため、第3実施形態と異なる部分についてのみ説明する。なお、本実施形態にかかる横型IGBTを備えた半導体装置の上面レイアウトは図14と同じ図になる。図17は、本実施形態にかかる横型IGBTを備えた半導体装置の断面図であり、図17a~cは、それぞれ図15a~cに示した断面と対応する断面図である。この図に示すように、第3実施形態とほぼ同様の構造であるが、トレンチ分離構造17の内側においてp型ディープ層18をなくしている。このような構造とする場合、p型ディープ層18を通じてのキャリアの抜き取り経路が無くなるが、このような構造としても、第1実施形態と同様の効果を得ることができる。第6実施形態本発明の第6実施形態について説明する。本実施形態では、第3実施形態に対して、p型ディープ層18の構造を変更したものであり、その他に関しては第3実施形態と同様であるため、第3実施形態と異なる部分についてのみ説明する。図18は、本実施形態にかかる横型IGBTを備えた半導体装置の断面図であり、図14に示すA-B-C-E線上での断面図に相当する。この図に示すように、本実施形態の半導体装置でも、トレンチ分離構造17に接するp型ディープ層18を形成しているが、p型ディープ層18の表層部にp型コンタクト領域18aを備え、このp型コンタクト領域18aにおいてp型ディープ層18がエミッタ電極13と電気的に接続されるようにしている。このように、p型ディープ層18がエミッタ電極13に電気的に接続される構造にすれば、p型ディープ層18からエミッタ電極13へのホールの抜き取り効果をより促進することが可能となる。第7実施形態本発明の第7実施形態について説明する。本実施形態は、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図19は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、p型シリコン基板31の上にn型層32を形成したものを半導体基板30として用いている。そして、n型層32によってn型ドリフト層2を構成し、n型ドリフト層2の表面からp型シリコン基板31に達するように、トレンチ分離構造17が形成されている。このトレンチ分離構造17は、横型IGBTの周囲を囲むように形成されており、このトレンチ分離構造17によりディープトレンチ素子分離構造DTI:DeepTrenchIsolationが構成されている。なお、半導体基板30の裏面側にはGNDパターン33が形成されており、このGNDパターン33が接地されることで、p型シリコン基板31が接地されるようにしてある。このように、半導体基板30としてp型シリコン基板31のような単なるシリコン基板などを用いた、ディープトレンチ素子分離型の横型IGBTとしても良い。第8実施形態本発明の第8実施形態について説明する。本実施形態は、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図20は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、p型シリコン基板31の上にn型層32を形成したものを半導体基板として用いている。そして、n型層32によってn型ドリフト層2を構成し、n型ドリフト層2の表面からp型シリコン基板31に達するように、p型分離領域34が形成されている。このp型分離領域34は、横型IGBTの周囲を囲むように形成されており、このp型分離領域34とn型ドリフト層2とのPN接合により、接合分離構造が構成されている。なお、半導体基板30の裏面側にはGNDパターン33が形成されており、このGNDパターン33が接地されることで、p型シリコン基板31が接地されるようにしてある。このように、半導体基板30としてp型シリコン基板31のような単なるシリコン基板などを用いた、接合分離型の横型IGBTとしても良い。第9実施形態本発明の第9実施形態について説明する。本実施形態も、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図21は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板40を用いて、半導体基板40内の横型IGBTの形成領域を囲むようにシリコン酸化膜41を形成すると共に、そのシリコン酸化膜41の内側をn型シリコン層42としている。このn型シリコン層42をn型ドリフト層2として、横型IGBTを形成している。つまり、誘電体分離型DielectricIsolationの横型IGBTとしている。なお、半導体基板40の裏面側にはGNDパターン43が形成されており、このGNDパターン43が接地されることで、半導体基板40が接地されるようにしてある。このように、半導体基板40としてポリシリコンにて構成される基板内に、シリコン酸化膜41などの絶縁膜で囲むようにn型ドリフト層2を配置したものを用いた、誘電体分離型の横型IGBTとしても良い。他の実施形態上記各実施形態では、横型IGBTの構成の一例を挙げて説明したが、適宜設計変更可能である。例えば、上記各実施形態では、抵抗層14を形成することで、より電位勾配が均等になるようにしたが、抵抗層14を形成しなくても良い。また、抵抗層14の他端をゲート電極11に接続しているが、エミッタ電極13に接続した構造としても構わない。また、上記各実施形態では、p型ボディ9を備えた構造としているが、図22に示すように、p型ボディ層9を備えていない構造であっても構わない。また、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのIGBTを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのIGBTに対しても本発明を適用することができる。