"第1及び第2の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の電源電圧をオンレベル決定用、第2の電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1及び第2の電源電圧間の電位差を所定の分圧比率で分圧して得られる基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備える、半導体デバイス駆動回路。第1及び第2の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の内部電源電圧をオンレベル決定用、第2の内部電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1及び第2の電源電圧間の中間電位である基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備え、前記基準電圧から第1のレベル分、前記第1の電源電圧側にクランプされた電圧が前記第1の内部電源電圧として規定され、前記基準信号から第2のレベル分、前記第2の電源電圧側にクランプされた電圧が前記第2の内部電源電圧として規定される、半導体デバイス駆動回路。第1及び第2の電源電圧によって動作し、制御電極、一方電極及び他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の電源電圧をオンレベル決定用、第2の電源電圧をオフレベル決定用として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1の電源電圧から第1のレベル分、前記第2の電源電圧側にクランプされた電圧である第1の基準電圧を出力する第1の基準電圧出力部と、前記第2の電源電圧から第2のレベル分、前記第1の電源電圧側にクランプされた電圧である第2の基準電圧を出力する第2の基準電圧出力部と、前記駆動信号がオンレベルとなるタイミングで前記第1の基準電圧により決定される基準信号を出力し、前記駆動信号がオフレベルとなるタイミングで前記第2の基準電圧により決定される前記基準信号を、前記半導体デバイスの一方電極に出力する基準信号出力部と備える、半導体デバイス駆動回路。半導体デバイスと、請求項1ないし請求項3のうち、いずれか1項に記載の半導体デバイス駆動回路とを備える、半導体装置。請求項4記載の半導体装置であって、前記半導体デバイスは炭化珪素を用いて形成されるSiCデバイスを含む、半導体装置。しかしながら、従来の半導体デバイス駆動回路は、基準電圧が固定値に設定されるのが一般的であった。基準電圧は通常、トランジスタのソース電極に付与される。例えば、基準電圧がGND基準で構成されており、オン動作時に高いゲートソース間電圧Vgsを要する半導体デバイスを駆動する場合、電源電圧VCCの変動によって、オン動作時に半導体デバイスにかかるゲートソース間電圧Vgsが同じく変動してしまうため、半導体デバイスによる電流能力にバラツキが生じてしまうという問題点があった。一方、基準電圧がVCC基準で構成されており、比較的低い閾値電圧Vthを要する半導体デバイスを駆動する場合、VCCの変動によって、オフ動作時に半導体デバイスにかかるゲートソース間電圧Vgsが同じく変動し、半導体デバイスのターンオフロスにバラツキが生じる問題点があった。この発明は上記のような問題点を解消するためになされたもので、電源電圧が変動しても半導体デバイスのオン動作及びオフ動作を安定して駆動できる半導体デバイス駆動回路を得ることを目的とする。この発明に係る請求項1記載の半導体デバイス駆動回路は、第1及び第2の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の電源電圧をオンレベル決定用、第2の電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1及び第2の電源電圧間の電位差を所定の分圧比率で分圧して得られる基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備える。この発明に係る請求項2記載の半導体デバイス駆動回路は、第1及び第2の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の内部電源電圧をオンレベル決定用、第2の内部電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1及び第2の電源電圧間の中間電位である基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備え、前記基準電圧から第1のレベル分、前記第1の電源電圧側にクランプされた電圧が前記第1の内部電源電圧として規定され、前記基準信号から第2のレベル分、前記第2の電源電圧側にクランプされた電圧が前記第2の内部電源電圧として規定される。この発明に係る請求項3記載の半導体デバイス駆動回路は、第1及び第2の電源電圧によって動作し、制御電極、一方電極及び他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第1の電源電圧をオンレベル決定用、第2の電源電圧をオフレベル決定用として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第1の電源電圧から第1のレベル分、前記第2の電源電圧側にクランプされた電圧である第1の基準電圧を出力する第1の基準電圧出力部と、前記第2の電源電圧から第2のレベル分、前記第1の電源電圧側にクランプされた電圧である第2の基準電圧を出力する第2の基準電圧出力部と、前記駆動信号がオンレベルとなるタイミングで前記第1の基準電圧により決定される基準信号を出力し、前記駆動信号がオフレベルとなるタイミングで前記第2の基準電圧により決定される前記基準信号を、前記半導体デバイスの一方電極に出力する基準信号出力部と備える。請求項1記載の本願発明における半導体デバイス駆動回路の基準電源部から出力される基準信号の変動は、第1及び第2の電源電圧の変動に対して所定の分圧比率を反映して小さく抑えることができるため、所定の分圧比率を適切に設定することにより、半導体デバイスのオン動作時、オフ動作時における、制御電極及び一方電極間の電位の変動を許容範囲に抑えることができる。その結果、請求項1記載の本願発明は、半導体デバイスをオン動作及びオフ動作を安定して駆動することができる。請求項2記載の本願発明である半導体デバイス駆動回路では、基準電源部から出力される基準電圧から第1のレベル分、第1の電源電圧側にクランプされた電圧が第1の内部電源電圧として規定され、基準電圧から第2のレベル分、第2の電源電圧側にクランプされた電圧が前記第2の内部電源電圧として規定される。その結果、基準信号とオンレベルの駆動信号との電位差、基準信号とオフレベルの駆動信号との電位差を常に一定にすることができるため、第1及び第2の電源電圧が変動しても、半導体デバイスのオン動作時、オフ動作時における、半導体デバイスの制御電極一方電極間電位の変動がなくなり、半導体デバイスを安定して駆動することができる。請求項3記載の本願発明である半導体デバイス駆動回路では、駆動信号がオンレベルとなるタイミングで第1の基準電圧により決定される基準信号を出力し、駆動信号がオフレベルとなるタイミングで第2の基準電圧により決定される上記基準信号を出力する。このため、第1の基準電圧には第1の電源電圧の変動と同様な変動が現れ、第2の基準電圧には第2の電源電圧の変動と同様な変動が現れる。その結果、基準信号とオンレベルの駆動信号との電位差、基準信号とオフレベルの駆動信号との電位差を常に一定にすることができるため、第1及び第2の電源電圧が変動しても、半導体デバイスのオン動作時、オフ動作時における半導体デバイスの制御電極一方電極間電圧の変動がなくなり、半導体デバイスを安定して駆動することができる。<前提技術>以下、本願発明の理解を容易にすべく2つの前提技術について説明する。第1の前提技術図8は第1の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ゲート電極制御電極、ソース電極一方電極及びドレイン電極他方電極を有するNMOSトランジスタ構成を呈する半導体デバイスQ5に対して半導体デバイス駆動回路41が設けられる。半導体デバイス駆動回路41は駆動電源部32より得られる電源電圧VCC及び接地電圧GNDを第1及び第2の電源として動作する。半導体デバイス駆動回路41は、ドライブ回路30、入力回路31及び基準電源部33により構成される。入力回路31は外部より制御信号S5を受け、制御信号S5に基づきドライブ回路30が動作可能な制御信号S31をドライブ回路30に出力する。ドライブ回路30は4段のインバータG11~G14の直列接続により構成される。インバータG1ii=1~4は、PMOSトランジスタQ3i及びNMOSトランジスタQ4iから構成され、PMOSトランジスタQ3iのソースは電源電圧VCCに接続され、ドレインはNMOSトランジスタQ4iのドレインに接続され、NMOSトランジスタQ4iのソースが接地電圧GNDに接続される。そして、PMOSトランジスタQ3i及びNMOSトランジスタQ4iのゲートがインバータG1iの入力部、PMOSトランジスタQ3iのドレインNMOSトランジスタQ4iのドレインがインバータG1iの出力部となる。インバータG14の出力部より得られる出力電圧VOUT1が半導体デバイスQ5のゲート電極に付与される。基準電源部33は抵抗R11、ツェナーダイオードD11及びバッファ回路38から構成され、抵抗R11の一端は電源電圧VCCに接続され、他端ノードN11はダイオードD11のカソードに接続され、ダイオードD11のアノードが接地電圧GNDに接続される。したがって、接地電圧GNDからダイオードD11の定電圧ツェナー電圧分、クランプされた電圧が基準電圧VREF31として得られる。抵抗R11の他端であるノードN11にバッファ回路38の入力部が接続され、バッファ回路38は基準電圧VREF31により決定される出力電圧VOUT2を半導体デバイスQ5のソースに付与する。図9は図8で示した第1の前提技術によるオン動作を示す波形図である。同図に示すように、電源電圧VCCが変動すると、出力電圧VOUT1Hも変動する。出力電圧VOUT1Hが電源電圧VCCより少し電位が低くなるものは、インバータG14のPMOSトランジスタQ34のチャネル部分の抵抗による電圧降下が発生するからである。なお、出力電圧VOUT1Hは、出力電圧VOUT1がHレベルオンレベルを指示する場合の変動を意味する。なお、L1は変動が無い理想電源電圧レベルを示し、L2Hは変動がない理想駆動電圧Hレベルを示している。一方、基準電圧VREF31は接地電圧GNDからダイオードD11の定電圧ツェナー電圧分、クランプされて得られるため、接地電圧GNDが理想グランドレベルL4の場合、出力電圧VOUT2も理想基準電圧レベルL3で安定する。したがって、第1の前提技術では、電源電圧VCCの変動時に半導体デバイスQ5のオン動作時にON時ゲートソース間電圧VGSが変動してしまうため、半導体デバイスQ5のオン動作を安定性良く駆動できないという問題点があった。第2の前提技術図10は第2の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、NMOSトランジスタ構成を呈する半導体デバイスQ5に対して半導体デバイス駆動回路42が設けられる。半導体デバイス駆動回路42は駆動電源部32より得られる電源電圧VCC及び接地電圧GNDを第1及び第2の電源として動作する。半導体デバイス駆動回路42は、ドライブ回路30、入力回路31及び基準電源部34により構成される。ドライブ回路30及び入力回路31については図8で示した第1の前提技術と同様であるため、同一符号を付して説明を省略する。基準電源部34は直列接続のツェナーダイオードD12,D13、抵抗R12及びバッファ回路38から構成され、ダイオードD12のカソードが電源電圧VCCに接続され、ダイオードD13のアノードノードN12が抵抗R12の一端に接続され、抵抗R12の他端が接地電圧GNDに接続される。したがって、電源電圧VCCからダイオードD12及びD13の2つの定電圧分、接地電圧GND側にクランプされた電圧が基準電圧VREF32として得られる。ノードN12にバッファ回路38の入力部が接続され、バッファ回路38は基準電圧VREF32により決定される出力電圧VOUT2を半導体デバイスQ5のソースに付与する。図11は図10で示した第2の前提技術によるオン動作を示す波形図である。同図に示すように、電源電圧VCCが変動すると、出力電圧VOUT1H及び電源出力部VO2も同様に変動する。したがって、ON時ゲートソース間電圧VGSは電源電圧VCCの変動によっても一定に保つことができる。一方、基準電圧VREF32は電源電圧VCCからダイオードD12及びD13の定電圧分、クランプされて得られるため、接地電圧GNDが理想グランドレベルL4の場合図示せず、出力電圧VOUT1Lも理想基準電圧レベルL3で安定する。したがって、第2の前提技術では、電源電圧VCCの変動時に半導体デバイスQ5のオフ動作時にOFF時ゲートソース間電圧VGSが変動してしまうため、半導体デバイスQ5のオフ動作を安定性良く駆動できないという問題点があった。以下に述べる実施の形態では、半導体デバイスのオン動作及びオフ動作を共に安定性良く駆動できる半導体デバイス駆動回路を実現している。<実施の形態1>図1はこの発明の実施の形態1である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ゲート電極制御電極、ソース電極一方電極及びドレイン電極他方電極を有するNMOSトランジスタ構成を呈する半導体デバイスQ1に対して半導体デバイス駆動回路1が設けられる。半導体デバイス駆動回路1は駆動電源部12より得られる電源電圧VCC及び接地電圧GNDを第1及び第2の電源電圧として動作する。半導体デバイス駆動回路1は、ドライブ回路10、入力回路11及び基準電源部14により構成される。入力回路11は外部より制御信号S1を受け、制御信号S1に基づきドライブ回路10が動作可能な制御信号S11をドライブ回路10に出力する。ドライブ回路10は4段のインバータG1~G4の直列接続により構成される。インバータGii=1~4は、PMOSトランジスタQ1i及びNMOSトランジスタQ2iから構成され、PMOSトランジスタQ1iのソースは電源電圧VCCに接続され、ドレインはNMOSトランジスタQ2iのドレインに接続され、NMOSトランジスタQ2iのソースが接地電圧GNDに接続される。そして、PMOSトランジスタQ1i及びNMOSトランジスタQ2iのゲートがインバータGiの入力部、PMOSトランジスタQ1iのドレインNMOSトランジスタQ2iのドレインがインバータGiの出力部となる。インバータG4の出力部より得られる出力電圧VOUT1が半導体デバイスQ1のゲート電極に付与される。したがって、ドライブ回路10は、入力回路11より得られる制御信号S11に基づき、インバータG4から電源電圧VCCにより決定されるHオンレベル、あるいは接地電圧GNDにより決定されるLオフレベルの出力電圧VOUT1を駆動信号として出力する。基準電源部14は抵抗R1、抵抗R2及びバッファ回路8から構成され、抵抗R1の一端は電源電圧VCCに接続され、他端ノードN1は抵抗R2の一端に接続され、抵抗R2の他端が接地電圧GNDに接続される。したがって、抵抗R1及びR2の直列接続により、電源電圧VCC,接地電圧GND間の電位差を所定の分圧比率抵抗R1及びR2による抵抗比で分圧して得られる電圧が基準電圧VREF1として得られる。ノードN1にバッファ回路8の入力部が接続され、バッファ回路8は基準電圧VREF1により決定される基準信号となる出力電圧VOUT2例えば、VOUT2=VREF1を半導体デバイスQ1のソースに付与する。図2は図1で示した実施の形態1の半導体デバイス駆動回路1による動作制御内容を示す波形図である。図2において、出力電圧VOUT1Hは出力電圧VOUT1がHを指示する場合の電圧変化を示しており、出力電圧VOUT1Lは出力電圧VOUT1がLを指示する場合の電圧変化を示している。また、L1は変動が無い理想電源電圧レベルを示し、L2Hは変動がない理想駆動電圧Hレベルを示している。さらに、L2Lは変動がない理想駆動電圧Lレベルを示しており、L3は変動がない理想基準電圧レベルを示している。同図に示すように、電源電圧VCCが変動すると、出力電圧VOUT1Hも同様に変動する。出力電圧VOUT1Hが電源電圧VCCより少し電位が低くなるものは、インバータG4のPMOSトランジスタQ14のチャネル部分の抵抗による電圧降下が発生するからである。図2においては、出力電圧VOUT1Hは理想駆動電圧HレベルL2Hから駆動電圧変動量ΔVDで変動している。基準電圧VREF1は電源電圧VCC,接地電圧GND間の電位差を抵抗R1及び抵抗R2の抵抗比で決定される分圧比率で分圧して得られる。例えば、電源電圧VCCが22V、接地電圧GNDが0Vの時、基準電圧VREF1が7V得られるように分圧比率を7/22に設定した場合、出力電圧VOUT2の理想基準電圧レベルL3からの基準電圧変動量ΔVRは駆動電圧変動量ΔVDの7/22に抑制することができる。したがって、実施の形態1では、電源電圧VCCの変動時に半導体デバイスQ1のオン動作時にON時ゲートソース間電圧VGSが変動する量を、駆動電圧変動量ΔVDから、ΔVD-ΔVRに低く抑えることができる。例えば、電源電圧VCCが22V±2Vで変化すると、駆動電圧変動量ΔVDが±2Vとなるが、ΔVD-ΔVRは、1-722±1.36Vと低くすることができる。一方、実施の形態1では、接地電圧GNDが理想グランドレベルL4の場合図示せずでも、電源電圧VCCが変動しておれば、出力電圧VOUT2は基準電圧変動量ΔVRで変動する。しかし、その変動量は駆動電圧変動量ΔVDから基準電圧変動量ΔVRに低く抑えることができる。例えば、接地電圧GNDが0V±2Vで変化すると、駆動電圧変動量ΔVDが±2Vとなるが、ΔVRは、722±0.64Vと低くすることができる。したがって、実施の形態1の半導体デバイス駆動回路1は、電源電圧VCCの変動、接地電圧GNDの変動を考慮して、基準電源部14による分圧比率を適切に設定することにより半導体デバイスQ1のオン動作及びオフ動作を安定性良く駆動することができる。このように、実施の形態1の半導体デバイス駆動回路1の基準電源部14から出力される出力電圧VOUT2基準信号は、電源電圧VCC及び接地電位GNDの変動に対して抵抗R1及び抵抗R2との抵抗比により決定される分圧比率を反映して小さく抑えることができる。このため、上記分圧比率を適切に設定することにより、半導体デバイスのオン動作時、オフ動作時における、制御電極及び一方電極間の電位の変動を許容範囲に抑えることができる。その結果、実施の形態1の半導体デバイス駆動回路1、半導体デバイスQ1をオン動作及びオフ動作を安定して駆動することができる。そして、半導体デバイスQ1の電流供給能力を安定させることにより、半導体デバイスQ1をエネルギー効率良く動作させることにより、省エネルギー化を図ることができる。さらに、半導体デバイスQ1による電流供給能力を安定させることにより、歩留まり向上が期待できるため、生産工程の向上を図ることができる。また、半導体デバイスQ1と実施の形態1の半導体デバイス駆動回路1から構成されることにより、安定したオン,オフ動作を行う半導体デバイスQ1を有する半導体装置を得ることができる。<実施の形態2>図3はこの発明の実施の形態2である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、NMOSトランジスタ構成を呈する半導体デバイスQ1に対して半導体デバイス駆動回路2が設けられる。半導体デバイス駆動回路2は駆動電源部12より得られる電源電圧VCC及び接地電圧GNDを第1及び第2の電源として動作する。半導体デバイス駆動回路2は、ドライブ回路20、入力回路11及び基準電源部15により構成される。入力回路11は図1で示した実施の形態1と同様であるため、同一符号を付して説明を省略する。ドライブ回路20は実施の形態1のドライブ回路10と同様、4段のインバータG1~G4の直列接続により構成される。インバータGii=1~4は、PMOSトランジスタQ1i及びNMOSトランジスタQ2iから構成され、PMOSトランジスタQ1iのソースは内部電源電圧VC2に接続され、ドレインはNMOSトランジスタQ2iのドレインに接続され、NMOSトランジスタQ2iのソースが内部接地電圧GD2に接続される。そして、PMOSトランジスタQ1i及びNMOSトランジスタQ2iのゲートがインバータGiの入力部、PMOSトランジスタQ1iのドレインNMOSトランジスタQ2iのドレインがインバータGiの出力部となる。インバータG4の出力部より得られる出力電圧VOUT1が半導体デバイスQ1のゲート電極に付与される。基準電源部15は抵抗R3、直列に接続される3つのツェナーダイオードD1~D3、抵抗R4及びバッファ回路8から構成される。抵抗R3の一端は電源電圧VCCに接続され、他端ノードN2はダイオードD2のカソードに接続され、ダイオードD3のアノードノードN3が抵抗R4の一端に接続され、抵抗R4の他端が接地電圧GNDに接続される。そして、ダイオードD2のアノードダイオードD3のカソードであるノードN3より基準電圧VREF2を得ている。すなわち、基準電圧VREF2は電源電圧VCC及び接地電圧GND間の中間電位として決定される。また、ダイオードD1のカソードであるノードN2より内部電源電圧VC2が得られ、ダイオードD3のアノードであるノードN4より内部接地電圧GD2が得られる。したがって、内部電源電圧VC2は基準電圧VREF2から2つのダイオードD1及びD2の定電圧分、電源電圧VCC側にクランプして得られる。同様に、内部接地電圧GD2は基準電圧VREF2から1つのダイオードD3の定電圧分、接地電圧GND側にクランプして得られる。このため、内部電源電圧VC2,基準電圧VREF2間、内部接地電圧GD2,基準電圧VREF2間の電位差は、電源電圧VCC及び接地電圧GNDの変動に関係なく一定に保つことができる。すなわち、内部電源電圧VC2は電源電圧VCCの変動に関係なく安定し、内部接地電圧GD2は接地電圧GNDの変動に関係なく安定する。例えば、電源電圧VCCを25V程度、内部電源電圧VC2,基準電圧VREF2間電圧を14V、基準電圧VREF2,内部接地電圧GD2間電圧をG7Vとすると、電源電圧VCC,接地電圧GND間の電圧が25±2Vとなっても、上述した14Vと7Vを保持できる。ノードN3にバッファ回路8の入力部が接続され、バッファ回路8は基準電圧VREF2により決定される出力電圧VOUT2例えば、VOUT2=VREF2を半導体デバイスQ1のソースに付与する。図4は図3で示した実施の形態2の半導体デバイス駆動回路2による動作制御内容を示す波形図である。同図において、L4は変動が無い場合の理想グランドレベルを示している。同図に示すように、電源電圧VCCが変動しても、出力電圧VOUT1Hと出力電圧VOUT2とは共に同一の波形で変動するため、出力電圧VOUT1H,出力電圧VOUT2間の電位差は、電源電圧VCCの変動の影響を受けない。なぜなら、出力電圧VOUT1Hは、基準電圧VREF2から電源電圧VCC方向にクランプされた内部電源電圧VC2によって決定されているからである。したがって、実施の形態2の半導体デバイス駆動回路2は、電源電圧VCCが変動しても、ON時ゲートソース間電圧VGSを一定にすることができるため、半導体デバイスQ1のオン動作を安定に駆動することができる。さらに、接地電圧GNDが変動しても、出力電圧VOUT1Lと出力電圧VOUT2とは共に同一の半径で変動するため、出力電圧VOUT1L,出力電圧VOUT2の電位差は、電源電圧VCCの変動の影響を受けない。なぜなら、出力電圧VOUT1Lは、基準電圧VREF2から接地電圧GND方向にクランプされた内部電源電圧VC2によって決定されているからである。したがって、実施の形態2の半導体デバイス駆動回路2は、接地電圧GNDが変動しても、OFF時ゲートソース間電圧VGSを一定にすることができるため、半導体デバイスQ1のオフ動作を安定に駆動することができる。このように、実施の形態2の半導体デバイス駆動回路2は、基準電源部15から出力される基準電圧VREF2から第1のレベル2つのダイオードD1及びD2の定電圧分、電源電圧VCC側にクランプされた電圧が内部電源電圧VC2第1の内部電源電圧として規定され、基準電圧から第2のレベル1つのダイオードD3の定電圧分、接地電圧GND側にクランプされた電圧が内部接地電圧GD2第2の内部電源電圧として規定される。その結果、基準信号出力電圧VOUT2とHオンレベルの駆動信号出力電圧VOUT1Hとの電位差、基準信号とLオフレベルの駆動信号出力電圧VOUT1Lとの電位差を常に一定にすることができる。このため、電源電圧VCC及び接地電位GNDが変動しても、半導体デバイスQ1のオン動作時、オフ動作時における、半導体デバイスQ1のゲートソース間電圧Vgsの変動がなくなり、半導体デバイスQ1を安定して駆動することができる。また、半導体デバイスQ1及び実施の形態2の半導体デバイス駆動回路2から構成されることにより、安定したオン,オフ動作を行う半導体デバイスQ1を有する半導体装置を得ることができる。<実施の形態3>図5はこの発明の実施の形態3である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、NMOSトランジスタ構成を呈する半導体デバイスQ1に対して半導体デバイス駆動回路3が設けられる。半導体デバイス駆動回路3は駆動電源部12より得られる電源電圧VCC及び接地電圧GNDを第1及び第2の電源として動作する。半導体デバイス駆動回路3は、ドライブ回路10、入力回路11及び基準電源部16により構成される。ドライブ回路10及び入力回路11は後述するタイミング調整回路17が間に介挿された点を除き、図1で示した実施の形態1と同様であるため、同一符号を付して実施の形態1と同じ箇所における説明を省略する。基準電源部16はタイミング調整回路17、基準電源18A第1の基準電圧出力部、基準電源18B第2の基準電圧出力部、スイッチ19及びバッファ回路8より構成される。タイミング調整回路17は制御信号S1を受け、制御信号S17をドライブ回路10のインバータG1の入力部、スイッチ19に出力する。基準電源18Aは直列に接続された2つのツェナーダイオードD4,D5及び抵抗R5より構成される。ダイオードD4のカソードが電源電圧VCCに接続され、ダイオードD5のアノードノードN5が抵抗R5の一端に接続され、抵抗R5の他端が接地電圧GNDに接続される。そして、ノードN5より得られる基準電圧VREF11は、電源電圧VCCが接地電圧GND方向に2つのダイオードD4及びD5の定電圧分クランプされた電圧となり、端子P1に付与される。基準電源18Bは抵抗R6及びツェナーダイオードD6より構成される。抵抗R6の一端が電源電圧VCCに接続され、抵抗R6の他端ノードN6がダイオードD6のカソードに接続され、ダイオードD6のアノードが接地電圧GNDに接続される。そして、ノードN6より得られる基準電圧VREF12は、接地電圧GNDが電源電圧VCC方向に1つのダイオードD6の定電圧分クランプされた電圧となり、端子P2に付与される。スイッチ19は制御信号S17を受け、制御信号S17がHを指示するとき、端子P1,端子P3間を接続状態とし、制御信号S17がLを指示するとき、端子P2,端子P3間を接続状態にするスイッチングを行う。すなわち、スイッチ19は、出力電圧VOUT1が出力電圧VOUT1Hを出力するタイミングの時、基準電圧VREF11を端子P3に付与し、出力電圧VOUT1が出力電圧VOUT1Lを出力するタイミングの時、基準電圧VREF12を端子P3に付与する。バッファ回路8は端子P3より得られる電圧により決定される出力電圧VOUT2を半導体デバイスQ1のソース電極に付与する。すなわち、出力電圧VOUT1が出力電圧VOUT1Hを出力するタイミングの時、基準電圧VREF11により決定される出力電圧VOUT2例えば、VOUT2=VREF11を出力し、出力電圧VOUT1が出力電圧VOUT1Lを出力するタイミングの時、基準電圧VREF12により決定される出力電圧VOUT2例えば、VOUT2=VREF12を出力する。図6は図5で示した実施の形態3の半導体デバイス駆動回路3による動作制御内容を示す波形図である。同図に示すように、電源電圧VCCが変動すると、出力電圧VOUT1Hと出力電圧VOUT2とは共に電源電圧VCCと同様な変化をするため、ON時ゲートソース間電圧VGSは常に一定に保たれる。例えば、電源電圧VCCが22Vの場合、電源電圧VCCからの2つのダイオードD4及びD5の定電圧1個当たり7Vにクランプされた基準電圧VREF11は8Vとなる。この状態で、電源電圧VCCが±2V変動すると、出力電圧VOUT1Hは勿論、出力電圧VOUT2も同様に、±2V変動する。したがって、実施の形態3の半導体デバイス駆動回路3は、電源電圧VCCが変動しても、ON時ゲートソース間電圧VGSを一定にすることができるため、半導体デバイスQ1のオン動作を安定に駆動することができる。さらに、同図に示すように、接地電圧GNDが変動すると、出力電圧VOUT1Lと出力電圧VOUT2とは共に接地電圧GNDと同様に変化するため、OFF時ゲートソース間電圧VGSは常に一定に保たれる。例えば、接地電圧GNDが0Vの場合、ダイオードD6の定電圧7Vによりクランプされた基準電圧VREF12は7Vとなる。この状態で、接地電圧GNDが±2V変動すると、出力電圧VOUT1Lは勿論、出力電圧VOUT2も同様に、±2V変動する。したがって、実施の形態3の半導体デバイス駆動回路3は、接地電圧GNDが変動しても、OFF時ゲートソース間電圧VGSを一定にすることができるため、半導体デバイスQ1のオフ動作を安定に駆動することができる。このように、実施の形態3の半導体デバイス駆動回路3では、入力回路11、タイミング調整回路17及びスイッチ19によりなる基準信号出力部によって、出力電圧VOUT1がHとなるタイミングで基準電圧VREF11により決定される出力電圧VOUT2を出力し、出力電圧VOUT1がLとなるタイミングで基準電圧VREF12により決定される出力電圧VOUT2を出力する。このため、基準電圧VREF1には電源電圧VCCの変動と同様な変動が現れ、基準電圧VREF2には接地電圧GNDの変動と同様な変動が現れる。その結果、出力電圧VOUT2と出力電圧VOUT1Hとの電位差、出力電圧VOUT2と出力電圧VOUT1Lとの電位差を常に一定にすることができるため、電源電圧VCC及び接地電圧GNDが変動しても、半導体デバイスQ1のオン動作時、オフ動作時におけるゲートソース間電圧Vgsの変動がなくなり、半導体デバイスQ1を安定して駆動することができる。また、半導体デバイスQ1及び実施の形態3の半導体デバイス駆動回路3から構成されることにより、安定したオン,オフ動作を行う半導体デバイスQ1を有する半導体装置を得ることができる。<実施の形態4>図7はこの発明の実施の形態4である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、NMOSトランジスタ構成を呈するSiC半導体デバイスQ2に対して半導体デバイス駆動回路4が設けられる。SiC半導体デバイスQ2は炭化珪素を用いて形成される。半導体デバイスQ1がSiC半導体デバイスQ2に置き換わった点が異なるが、半導体デバイス駆動回路4の内部構成は図5で示した実施の形態3の半導体デバイス駆動回路3の内部構成と同様であるため、同一符号を付して説明を省略する。このように、実施の形態4の半導体デバイス駆動回路4は、実施の形態3の半導体デバイス駆動回路3と同様、半導体デバイスQ1のオン動作及びオフ動作を共に安定に駆動することができる。そして、SiC半導体デバイスQ2及び実施の形態4の半導体デバイス駆動回路4から構成されることにより、安定したオン,オフ動作を行うSiC半導体デバイスQ2を有する半導体装置を得ることができる。なお、実施の形態4の半導体デバイス駆動回路4では、内部構成を実施の形態3の半導体デバイス駆動回路3と同様にしたが、実施の形態1の半導体デバイス駆動回路1あるいは実施の形態2の半導体デバイス駆動回路2と同様な内部構成とする態様も勿論、考えられる。<その他>なお、上述した実施の形態で半導体デバイスとしてNMOSトランジスタ構成N型の半導体デバイスQ1,Q2を示したが、代わりにPMOSトランジスタ構成P型の半導体デバイスを用いても良い。この場合、半導体デバイス駆動回路は、電源電圧VCC内部電源電圧VC2により決定されるHオフレベルの出力電圧により半導体デバイスをオフ動作させ、接地電圧GND内部接地電圧GD2により決定されるLオンレベルの出力電圧により半導体デバイスをオン動作させる。"