"第1及び第2のスイッチング素子、インダクタ及び第1のキャパシタを備えたDC/DCコンバータを制御するDC/DCコンバータの制御回路において、上記第1及び第2のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第1及び第2のスイッチング素子の間のノードと上記DC/DCコンバータの出力端子との間に接続され、上記キャパシタは上記DC/DCコンバータの出力端子と接地端子との間に接続され、上記DC/DCコンバータの制御回路は、上記DC/DCコンバータの出力電圧を検出し、上記出力電圧に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第1の帰還電圧を生成する第1の帰還回路と、上記入力電圧及び上記DC/DCコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第2の帰還電圧を生成する第2の帰還回路と、上記第1及び第2の帰還電圧を合成して第3の帰還電圧を生成する合成回路と、上記DC/DCコンバータの所望の出力電圧に対応する所定の基準電圧を生成する基準電圧生成回路と、上記基準電圧と上記第3の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第1のコンパレータと、上記制御信号がローレベルであるとき、上記第1のスイッチング素子をオンにし、上記第2のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第1のスイッチング素子をオフにし、上記第2のスイッチング素子をオンにするドライバ回路とを備え、上記第2の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第2の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第2の帰還電圧を生成することを特徴とするDC/DCコンバータの制御回路。上記第1のコンパレータは、上記基準電圧よりも高い第1のしきい値と、上記基準電圧よりも低い第2のしきい値とを有するヒステリシスコンパレータであり、上記第3の帰還電圧が上記第1のしきい値を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第3の帰還電圧が上記第2のしきい値未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項1記載のDC/DCコンバータの制御回路。上記第1のコンパレータは、上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、上記第3の帰還電圧から変換された第4の帰還電圧を生成し、上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第4の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記第3の帰還電圧から減算して上記第4の帰還電圧を生成する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第4の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記第3の帰還電圧に加算して上記第4の帰還電圧を生成し、上記第4の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第4の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項1記載のDC/DCコンバータの制御回路。上記基準電圧生成回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記基準電圧をハイレベルにする一方、上記制御信号がハイレベルであるとき、上記基準電圧をローレベルにし、上記制御信号がローレベルであり、かつ、上記第3の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記制御信号がハイレベルであり、かつ、上記第3の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項1記載のDC/DCコンバータの制御回路。上記基準電圧生成回路は、上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、上記制御信号がローレベルであるとき、所定の時間周期の最後に上記第3の帰還電圧が上記基準電圧を超えるように、上記入力電圧と上記出力電圧との差に基づいて生成された所定電圧を上記基準電圧に加算する一方、上記制御信号がハイレベルであるとき、上記時間周期の最後に上記第3の帰還電圧が上記基準電圧未満になるように、上記出力電圧に基づいて生成された所定電圧を上記基準電圧から減算し、上記第1のコンパレータは、上記第3の帰還電圧が上記基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させる一方、上記第3の帰還電圧が上記基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とする請求項1記載のDC/DCコンバータの制御回路。上記第2の帰還回路は、直列接続された第1及び第2の抵抗を含み、上記制御信号がローレベルであるとき、上記直列接続された第1及び第2の抵抗の両端に上記入力電圧及び上記出力電圧がそれぞれ印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された第1及び第2の抵抗の一端に上記出力電圧が印加され、上記直列接続された第1及び第2の抵抗の他端は接地され、上記第1及び第2の抵抗の間のノードにおいて上記第2の帰還電圧を生成することを特徴とする請求項1~5のいずれか1つに記載のDC/DCコンバータの制御回路。上記第2の帰還回路は、直列接続された抵抗及び第2のキャパシタを含み、上記制御信号がローレベルであるとき、上記直列接続された抵抗及び第2のキャパシタの両端のうちの上記抵抗の側の端部に上記入力電圧が印加され、上記直列接続された抵抗及び第2のキャパシタの両端のうちの上記第2のキャパシタの側の端部に上記出力電圧が印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された抵抗及び第2のキャパシタの両端のうちの上記抵抗の側の端部が接地され、上記直列接続された抵抗及び第2のキャパシタの両端のうちの上記第2のキャパシタの側の端部に上記出力電圧が印加され、上記抵抗及び第2のキャパシタの間のノードにおいて上記第2の帰還電圧を生成することを特徴とする請求項1~5のいずれか1つに記載のDC/DCコンバータの制御回路。上記DC/DCコンバータの制御回路は、上記第2のスイッチング素子がオンであるとき、上記DC/DCコンバータの出力端子から上記インダクタ及び上記第2のスイッチング素子を介して上記接地端子に流れる逆流電流の有無を検出する第2のコンパレータをさらに備え、上記ドライバ回路は、上記逆流電流が存在するとき、上記第1及び第2のスイッチング素子の両方をオフにすることを特徴とする請求項1~7のいずれか1つに記載のDC/DCコンバータの制御回路。請求項1~8のいずれか1つに記載のDC/DCコンバータの制御回路と、上記第1及び第2のスイッチング素子と、上記インダクタと、上記第1のキャパシタとを備えたことを特徴とするDC/DCコンバータ。しかしながら、図18のDC/DCコンバータでは、インダクタL101の入力側の電圧が入力電圧Vinに比例するので、動作周波数が大きく変動する。そのため、出力電圧Voutのリップル成分も大きく変動することになる。さらに、図18のDC/DCコンバータでは利得1のバッファ回路が必要である。そのため、DC/DCコンバータ動作周波数は、バッファ回路の特性に依存し、バッファ回路は位相補償をする必要性があるので、実質的には動作周波数をあまり高くすることはできない。このように、DC/DCコンバータにおいて、DC/DCコンバータの出力電圧の変動を抑圧するために、出力電圧のリップル成分の大きさを一定にすることが必要とされる。さらに、DC/DCコンバータにおいて、DC/DCコンバータの出力電圧の変動を抑圧するために、出力電圧のリップル成分の周波数を一定にすることが必要とされる。本発明の目的は、以上の課題を解決し、出力電圧の変動を抑圧するようにDC/DCコンバータを制御するDC/DCコンバータの制御回路を提供し、さらに、そのような制御回路を備えたDC/DCコンバータを提供することにある。本発明の態様に係るDC/DCコンバータの制御回路によれば、第1及び第2のスイッチング素子、インダクタ及び第1のキャパシタを備えたDC/DCコンバータを制御するDC/DCコンバータの制御回路において、上記第1及び第2のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第1及び第2のスイッチング素子の間のノードと上記DC/DCコンバータの出力端子との間に接続され、上記キャパシタは上記DC/DCコンバータの出力端子と接地端子との間に接続され、上記DC/DCコンバータの制御回路は、上記DC/DCコンバータの出力電圧を検出し、上記出力電圧に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第1の帰還電圧を生成する第1の帰還回路と、上記入力電圧及び上記DC/DCコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第2の帰還電圧を生成する第2の帰還回路と、上記第1及び第2の帰還電圧を合成して第3の帰還電圧を生成する合成回路と、上記DC/DCコンバータの所望の出力電圧に対応する所定の基準電圧を生成する基準電圧生成回路と、上記基準電圧と上記第3の帰還電圧とを比較して、比較結果に応じてハイレベル又はローレベルの制御信号を出力する第1のコンパレータと、上記制御信号がローレベルであるとき、上記第1のスイッチング素子をオンにし、上記第2のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第1のスイッチング素子をオフにし、上記第2のスイッチング素子をオンにするドライバ回路とを備え、上記第2の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第2の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第2の帰還電圧を生成することを特徴とする。本発明によれば、出力電圧のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電圧の変動を抑圧するようにDC/DCコンバータを制御するDC/DCコンバータの制御回路を提供することができる。本発明によれば、さらに、そのような制御回路を備えたDC/DCコンバータを提供することができる。以下、図面を参照して、本発明の実施形態について説明する。各図面にわたって、同様の構成要素は同じ参照番号で示す。本発明の各実施形態に係るDC/DCコンバータでは、出力電圧のリップル成分の大きさ又は周波数を一定にするために、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさ又は周波数を一定にすることを特徴とする。第1の実施形態.図1は、本発明の第1の実施形態に係るDC/DCコンバータの構成を示すブロック図である。本実施形態のDC/DCコンバータは、出力電圧の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にし、これにより、出力電圧のリップル成分の大きさを一定にするように動作する。図1において、DC/DCコンバータは、入力電圧VINの電圧源と接地端子との間に直列接続された2つのスイッチング素子M1,M2と、スイッチング素子M1,M2のオン/オフを制御するコンバータ制御回路1と、スイッチング素子M1,M2間のノードLXに接続された一端を有するインダクタL1出力インダクタと、インダクタL1の他端のノードVLと接地端子との間に接続されたキャパシタC1出力キャパシタとを備える。DC/DCコンバータの出力端子2には、負荷3が接続される。スイッチング素子M1,M2のそれぞれは、例えばパワートランジスタであり、スイッチング素子M1はパワースイッチとして動作し、スイッチング素子M2は整流用スイッチとして動作する。コンバータ制御回路1は、基準電圧生成回路11、コンパレータ12、ドライバ回路13、帰還電圧生成回路14、リップル信号生成回路15、及び合成回路16を備える。帰還電圧生成回路14は、出力端子2と接地端子との間に直列接続された抵抗R1,R2と、抵抗R1に並列に接続されたキャパシタC2とを含み、出力電圧VOUTを検出して抵抗R1,R2により分圧し、分圧された電圧を合成回路16に送る。合成回路16は、キャパシタC11,C12を備える。キャパシタC11は一端で接地され、帰還電圧生成回路14から送られた電圧から高周波成分を除去して、第1の帰還電圧VFB1を生成する。帰還電圧生成回路14及びキャパシタC11は、第1の帰還電圧VFB1を生成する帰還回路として協働して動作する。第1の帰還電圧VFB1は、インダクタ電流ILの直流成分に相当する。一方、リップル信号生成回路15には、入力電圧VINと、出力端子2における出力電圧VOUTと、コンパレータ12から出力される制御信号HYSO後述とが入力され、インダクタ電流ILのリップル成分の波形に相似な波形を有する電圧信号リップル信号である第2の帰還電圧VFB2を生成する。第2の帰還電圧VFB2は、インダクタ電流ILの交流成分に相当する。第2の帰還電圧VFB2を、合成回路16のキャパシタC12を介して第1の帰還電圧VFB1と合成することで、合成後の第3の帰還電圧VFB3が生成され、第3の帰還電圧VFB3はコンパレータ12の非反転入力端子に入力される。コンパレータ12の反転入力端子には、基準電圧生成回路11によって生成された基準電圧VREFが入力される。コンパレータ12は、そのしきい値が基準電圧VREFを中心として所定の電圧幅VHYSにわたって変化するヒステリシスコンパレータである。コンパレータ12の出力信号は、コンバータ制御回路1において、コンバータ制御回路1全体の動作を制御する制御信号HYSOとして使用される。制御信号HYSOは、前述のようにリップル信号生成回路15に入力されるとともに、ドライバ回路13に入力される。ドライバ回路13は、制御信号HYSOに従って、スイッチング素子M1のオン/オフを制御する第1の駆動信号SET1と、スイッチング素子M2のオン/オフを制御する第2の駆動信号SET2とを生成する。制御信号HYSOがローレベルであるとき、スイッチング素子M1はオンになり、スイッチング素子M2はオフになる一方、制御信号HYSOがハイレベルであるとき、スイッチング素子M1はオフになり、スイッチング素子M2はオンになる。図2は、図1の基準電圧生成回路11の構成を示すブロック図である。基準電圧生成回路11は、電圧制御回路21及びD/AコンバータDAC22を備え、電圧制御回路21は、外部からの設定信号に応じてD/Aコンバータ22を制御し、D/Aコンバータ22に所定の基準電圧VREFを生成させる。設定信号は、インダクタ電流ILの所望の電流値これは、結果的には、DC/DCコンバータの所望の出力電圧VOUTに対応するを示し、基準電圧VREFは、この所望の電流値に対応する電圧として生成される。インダクタ電流ILを増大させるときは、基準電圧VREFを大きくし、インダクタ電流ILを減少させるときは、基準電圧VREFを小さくする。これにより、所望の電流値に応じてインダクタ電流ILを変化させ、従って、所望に応じてDC/DCコンバータの出力電圧VOUTを変化させることができる。スイッチング素子M1がオンになり、スイッチング素子M2がオフになるとき、インダクタ電流ILは、実質的に、入力電圧VIN及び出力電圧VOUTの差に基づいて次式に応じて変化する。[数1]dIL/dt=VIN-VOUT/L1一方、スイッチング素子M1がオフになり、スイッチング素子M2がオンになるとき、インダクタ電流ILは、実質的に、出力電圧VOUTに基づいて次式に応じて変化する。[数2]dIL/dt=-VOUT/L1従って、インダクタ電流ILのリップル成分は、スイッチング素子M1,M2のオン/オフに応じて、数1及び数2で決まる波形を有する。リップル信号生成回路15は、入力電圧VIN及び出力電圧VOUTに基づいて、インダクタ電流ILのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第2の帰還電圧VFB2を生成する。図3及び図4は、図1のリップル信号生成回路15の構成を示すブロック図であり、図3は、制御信号HYSOがローレベルであるときの動作を示し、図4は、制御信号HYSOがハイレベルであるときの動作を示す。リップル信号生成回路15は、スイッチング素子M31,M32と、抵抗R31,R32と、インバータINV31とを備える。スイッチング素子M31,M32は、入力電圧VINの電圧源と接地端子との間に直列接続され、スイッチング素子M31,M32の間のノードと出力電圧VOUTが入力される端子との間には抵抗R31,R32が直列接続され、抵抗R31,R32の間のノードN31において第2の帰還電圧VFB2が生成される。生成された第2の帰還電圧VFB2は合成回路16に送られる。スイッチング素子M31のオン/オフは、制御信号HYSOによって制御され、スイッチング素子M32のオン/オフは、インバータINV31によって反転された制御信号HYSOによって制御される。制御信号HYSOがローレベルであるとき図3、スイッチング素子M31はオンになり、スイッチング素子M32はオフになる一方、制御信号HYSOがハイレベルであるとき図4、スイッチング素子M31はオフになり、スイッチング素子M32はオンになる。従って、スイッチング素子M31はスイッチング素子M1に連動し、スイッチング素子M32はスイッチング素子M2に連動する。スイッチング素子M31がオンになり、スイッチング素子M32がオフになるとき図3、リップル信号生成回路15の内部には、VIN-VOUT/R31R32に比例する電流I1が流れ、ノードN31において、この電流I1の大きさに比例する第2の帰還電圧VFB2が生成される。スイッチング素子M31がオフになり、スイッチング素子M32がオンになるとき図4、リップル信号生成回路15の内部には、-VOUT/R31R32に比例する電流I2が流れ、ノードN31において、この電流I2の大きさに比例する第2の帰還電圧VFB2が生成される。これにより、リップル信号生成回路15は、インダクタ電流ILのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第2の帰還電圧VFB2を生成することができる。第1の帰還電圧VFB1と第2の帰還電圧VFB2とが合成された第3の帰還電圧VFB3もまた、インダクタ電流ILのリップル成分の波形に相似な波形を有する。第3の帰還電圧VFB3の変動量は、制御信号HYSOがローレベルであるとき、VIN-VOUTに比例して増大し、制御信号HYSOがハイレベルであるとき、VOUTに比例して減少する。また、キャパシタC11,C12の容量は、第2の帰還電圧VFB2及び第3の帰還電圧VFB3の平均周波数fに対して、次式を満たすように選択される。[数3]f=a/C11b/C12ここで、a及びbは、近似的に定数とみなされる所定の係数である。平均周波数fが増大するとき、数3を満たすようにキャパシタC11,C12の容量を減少させ、平均周波数fが減少するとき、数3を満たすようにキャパシタC11,C12の容量を増大させる。図5及び図6は、図1のリップル信号生成回路15に代わる変形例のリップル信号生成回路15Aの構成を示すブロック図であり、図5は、制御信号HYSOがローレベルであるときの動作を示し、図6は、制御信号HYSOがハイレベルであるときの動作を示す。リップル信号生成回路15Aは、図3及び図4のリップル信号生成回路15の抵抗R32に代えて、キャパシタC31を備えている。スイッチング素子M31がオンになり、スイッチング素子M32がオフになるとき図5、リップル信号生成回路15の内部には、VIN-VOUT/R31に比例する電流I3が流れ、ノードN31において、この電流I3の大きさに比例する第2の帰還電圧VFB2が生成される。スイッチング素子M31がオフになり、スイッチング素子M32がオンになるとき図6、リップル信号生成回路15の内部には、-VOUT/R31に比例する電流I4が流れ、ノードN31において、この電流I4の大きさに比例する第2の帰還電圧VFB2が生成される。これにより、リップル信号生成回路15は、インダクタ電流ILのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第2の帰還電圧VFB2を生成することができる。なお、第2の帰還電圧VFB2を第1の帰還電圧VFB1と合成するために、キャパシタC12,C31の容量は、C31≪C12の関係を満たす。以下、図7を参照して、図1のDC/DCコンバータの動作について説明する。図7は、図1のDC/DCコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ12は、基準電圧VREFと第3の帰還電圧VFB3とを比較し、この比較結果に応じて制御信号HYSOを生成する。コンパレータ12には、電圧幅VHYSがヒステリシス電圧として設定されている。従って、コンパレータ12は、基準電圧VREFよりも高い第1のしきい値VREFVHYS/2と、基準電圧VREFよりも低い第2のしきい値VREF-VHYS/2とを有する。制御電圧HYSOがローレベルであるとき例えば図7の時間区間t0~t1、第3の帰還電圧VFB3が増大してVFB3>VREFVHYS/2になると、コンパレータ12は制御電圧HYSOをハイレベルにする。このとき、前述のように、スイッチング素子M1がオフになり、スイッチング素子M2がオンになり、これにより、インダクタ電流ILは接地端子からスイッチング素子M2を介してインダクタL1に流れ、時間が経過するにつれてインダクタ電流ILは減少し、第3の帰還電圧VFB3も減少する。制御電圧HYSOがハイレベルであるとき例えば図7の時間区間t1~t2、第3の帰還電圧VFB3が減少してVFB3<VREF-VHYS/2になると、コンパレータ12は制御電圧HYSOをローレベルにする。このとき、前述のように、スイッチング素子M1がオンになり、スイッチング素子M2がオフになり、これにより、入力電圧VINがインダクタL1に印加され、時間が経過するにつれてインダクタ電流ILは増大し、第3の帰還電圧VFB3も増大する。以後、第3の帰還電圧VFB3の増減に応じて、以上の動作を繰り返す。第3の帰還電圧VFB3は、インダクタ電流ILのリップル成分の波形に相似な波形を有するので、インダクタ電流ILのリップル成分の大きさの変動幅は、第3の帰還電圧VFB3の変動幅に比例する。第3の帰還電圧VFB3の変動幅は、コンパレータ12によって電圧幅VHYS内に抑えられているので、インダクタ電流ILのリップル成分の大きさの変動幅も所定範囲内に抑えられる図7参照。このように、本実施形態のDC/DCコンバータは、インダクタ電流ILのリップル成分の大きさを一定にするように動作し、これにより、出力電圧のリップル成分の大きさを一定にして、出力電圧の変動を抑圧することができる。なお、本実施形態のDC/DCコンバータによれば、インダクタ電流ILの直流成分及び直流成分を別個に取得し、直流成分及び交流成分を合成して第3の帰還電圧VFB3を生成することにより、元のインダクタ電流ILのリップル成分の変動に正確に追随することができる。図8は、本発明の第1の実施形態の変形例に係るDC/DCコンバータの構成を示すブロック図である。図8のコンバータ制御回路1Aは、スイッチング素子M1がオフであり、スイッチング素子M2がオンであるとき、出力端子2からインダクタL1及びスイッチング素子M2を介して接地端子に逆流電流が流れる兆候を検出し、この逆流電流が流れることを阻止する。図8のコンバータ制御回路1Aは、図1のコンバータ制御回路1の構成に加えて、逆流電流を検出するためのコンパレータ41をさらに備えている。コンパレータ41の反転入力端子はノードLXに接続され、非反転入力端子は接地されている。コンパレータ41は、スイッチング素子M2がオンであるとき、ノードLXの電位と接地電位とを比較し、逆流電流に起因した電位差が生じているか否かを判断する。逆流電流が流れているとき、コンパレータ41は逆流電流検出信号BKOをドライバ回路13Aに送る。図8のドライバ回路13Aは、図1のドライバ回路13と同様に動作することに加えて、コンパレータ41から逆流電流検出信号BKOを受信したとき、スイッチング素子M1,M2の両方をオフにする。コンパレータ41が逆流電流を検出して、スイッチング素子M1,M2の両方がオフになった場合でも、リップル信号生成回路15はインダクタ電流ILのリップル成分と相似な第2の帰還電圧VFB2を生成し続ける。このため、逆流電流が消えたとき、ドライバ回路13Aは、すぐに、制御信号HYSOに従ってスイッチング素子M1,M2のオン/オフの制御を再開することができる。図8のDC/DCコンバータによれば、図1のDC/DCコンバータの効果に加えて、逆流電流の影響を受けることを防ぐことができる。第2の実施形態.図9は、本発明の第2の実施形態に係るDC/DCコンバータの構成を示すブロック図である。本実施形態のDC/DCコンバータは、出力電圧の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にし、これにより、出力電圧のリップル成分の周波数を一定にするように動作する。図9において、コンバータ制御回路1Bは、図1のコンバータ制御回路1のコンパレータ12に代えて、基準電圧VREF及び第3の帰還電圧VFB3に加えて、入力電圧VIN、出力電圧VOUT、及び制御信号HYSOがさらに入力されるコンパレータ12Aを備えている。コンパレータ12Aは、帰還電圧がその増減に従って周期的に基準電圧VREFと交差するように、基準電圧VREFに対する帰還電圧の大きさヒステリシスを変化させる。図10は、図9のコンパレータ12Aの構成を示すブロック図である。コンパレータ12Aは、可変電流源51、コンパレータ52、及び抵抗R51を備える。コンパレータ52は、ヒステリシスを持たない通常のコンパレータであり、その反転入力端子に基準電圧VREFが入力される。可変電流源51は所定電流を生成し、この電流が抵抗R51にわたって所定の電位差を生じ、この電位差が重畳されることで、第3の帰還電圧VFB3が第4の帰還電圧VFB4に変換される。第4の帰還電圧VFB4はコンパレータ52の非反転有力端子に入力され、コンパレータ52は、基準電圧VREF及び第4の帰還電圧VFB4を比較し、この比較結果に応じて制御信号HYSOを生成する。以下、図11を参照して、図9のDC/DCコンバータの動作について説明する。図11は、図9のDC/DCコンバータにおける各信号の波形を示すタイミングチャートである。図11に示すように、制御信号HYSOがローレベルであるときは、インダクタ電流IL及び第3の帰還電圧VFB3は次第に増大し、制御信号HYSOがハイレベルであるときは、インダクタ電流IL及び第3の帰還電圧VFB3は次第に減少する。コンパレータ12Aは、第3の帰還電圧VFB3が次第に増大しているときは、所定の時間周期の最後に基準電圧VREFを超えるように、第3の帰還電圧VFB3から所定電圧を減算した第4の帰還電圧VFB4を生成する。このため、制御信号HYSOの立ち下がり時例えばt2において、可変電流源51は、VIN-VOUTを取得し、このときのVIN-VOUTに基づいて数1により所定の電流値を生成し、この電流値を制御信号HYSOがローレベルである時間区間例えばt2~t3にわたって生成し続ける。第3の帰還電圧VFB3はこの電流値に応じて減少して、基準電圧VREFより小さく、次第に増大する第4の帰還電圧VFB4が生成される。制御信号HYSOがローレベルである時間区間の最後例えばt3で、第4の帰還電圧VFB4が基準電圧VREFを超えたとき、コンパレータ52は制御信号HYSOをハイレベルにする。コンパレータ12Aは、第3の帰還電圧VFB3が次第に減少しているときは、同じ時間周期の最後に基準電圧VREF未満になるように、第3の帰還電圧VFB3に所定電圧を加算した第4の帰還電圧VFB4を生成する。このため、制御信号HYSOの立ち上がり時例えばt3において、可変電流源51は、VOUTを取得し、このときのVOUTに基づいて数2により所定の電流値を生成し、この電流値を制御信号HYSOがハイレベルである時間区間例えばt3~t4にわたって生成し続ける。第3の帰還電圧VFB3はこの電流値に応じて増大して、基準電圧VREFより大きく、次第に減少する第4の帰還電圧VFB4が生成される。制御信号HYSOがハイレベルである時間区間の最後例えばt4で、第4の帰還電圧VFB4が基準電圧VREF未満になったとき、コンパレータ52は制御信号HYSOをローレベルにする。以後、第3の帰還電圧VFB3の増減に応じて、以上の動作を繰り返す。第1の実施形態で説明したように、インダクタ電流ILは、制御信号HYSOがローレベルであるときVIN-VOUTに応じて変化し数1、制御信号HYSOがハイレベルであるとき-VOUTに応じて変化する数2。第3の帰還電圧VFB3もまた、制御信号HYSOがローレベルであるときVIN-VOUTに応じて変化し、制御信号HYSOがハイレベルであるとき-VOUTに応じて変化する。従って、第2の実施形態のDC/DCコンバータでは、制御信号HYSOがローレベルであるとき第3の帰還電圧VFB3をVIN-VOUTに応じて減少させ、制御信号HYSOがハイレベルであるとき第3の帰還電圧VFB3を-VOUTに応じて増大させ、これにより、第4の帰還電圧VFB4を生成している。制御信号HYSOがローレベルであるとき、第3の帰還電圧VFB3に対する第4の帰還電圧VFB4の減少量は、VIN-VOUTに比例し、制御信号HYSOがハイレベルであるとき、第3の帰還電圧VFB3に対する第4の帰還電圧VFB4の増大量は、VOUTに比例する。また、第3の帰還電圧VFB3から第4の帰還電圧VFB4への変換は、第3の帰還電圧VFB3の勾配を考慮したものであり、従って、第4の帰還電圧VFB4はその増減に従って周期的に基準電圧VREFと交差することになる。これにより、制御信号HYSOの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ILのリップル成分の周波数も一定になる。キャパシタC11,C12の容量は、インダクタ電流ILのリップル成分の周波数をfとするとき、数3を満たすように選択される。以上説明したように、本実施形態のDC/DCコンバータは、インダクタ電流ILのリップル成分の周波数を一定にするように動作し、これにより、出力電圧のリップル成分の周波数を一定にして、出力電圧の変動を抑圧することができる。第3の実施形態.図12は、本発明の第3の実施形態に係るDC/DCコンバータの構成を示すブロック図である。本実施形態のDC/DCコンバータは、出力電圧の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にし、これにより、出力電圧のリップル成分の大きさを一定にするように動作する。図12のコンバータ制御回路1Cは、図1のコンバータ制御回路1のコンパレータ12ヒステリシスコンパレータに代えて、ヒステリシスを持たない通常のコンパレータ12Bを備え、図1の基準電圧発生回路11に代えて、制御信号HYSOに従って動作し、ハイレベルとローレベルの基準電圧VREFを発生する基準電圧発生回路11Aを備える。図12のコンバータ制御回路1Cは、第1及び第2の実施形態のように基準電圧VREFに対する第3の帰還電圧VFB3の大きさヒステリシスをコンパレータ12,12Aが変化させることに代えて、第3の帰還電圧VFB3に対する基準電圧VREFの大きさヒステリシスを基準電圧発生回路11Aが変化させる。図13は、図12の基準電圧生成回路11Aの構成を示すブロック図である。基準電圧生成回路11Aは、図2の基準電圧発生回路11の電圧制御回路21に代えて、制御信号HYSOに従って動作する電圧制御回路21Aを備える。電圧制御回路21Aは、図2の電圧制御回路21と同様に設定信号に応じてD/Aコンバータ22を制御し、D/Aコンバータ22に所定の基準電圧VREFを生成させるとき、制御信号HYSOがローレベルである場合、基準電圧VREFをハイレベルにする一方、制御信号HYSOがハイレベルである場合、基準電圧VREFをローレベルにする。基準電圧発生回路11Aは、基準電圧VREFをハイレベルとローレベルとの間で所定の電圧幅VHYSにわたって変化させ、これにより、第3の帰還電圧VFB3に対する基準電圧VREFの大きさを変化させる。以下、図14を参照して、図12のDC/DCコンバータの動作について説明する。図14は、図12のDC/DCコンバータにおける各信号の波形を示すタイミングチャートである。コンパレータ12は、基準電圧VREFと第3の帰還電圧VFB3とを比較し、この比較結果に応じて制御信号HYSOを生成する。制御電圧HYSOがローレベルであるとき例えば図14の時間区間t0~t1、基準電圧発生回路11Aは基準電圧VREFをハイレベルにし、コンパレータ12Bは、第3の帰還電圧VFB3が増大してハイレベルの基準電圧VREFを超えると、制御電圧HYSOをハイレベルにする。制御電圧HYSOがハイレベルであるとき例えば図14の時間区間t1~t2、基準電圧発生回路11Aは基準電圧VREFをローレベルにし、コンパレータ12Bは、第3の帰還電圧VFB3が減少してローレベルの基準電圧VREF未満になると、制御電圧HYSOをローレベルにする。以後、第3の帰還電圧VFB3の増減に応じて、以上の動作を繰り返す。第3の帰還電圧VFB3の変動幅は電圧幅VHYS内に抑えられているので、インダクタ電流ILのリップル成分の大きさの変動幅も所定範囲内に抑えられる図14参照。このように、本実施形態のDC/DCコンバータは、インダクタ電流ILのリップル成分の大きさを一定にするように動作し、これにより、出力電圧のリップル成分の大きさを一定にして、出力電圧の変動を抑圧することができる。第4の実施形態.図15は、本発明の第4の実施形態に係るDC/DCコンバータの構成を示すブロック図である。本実施形態のDC/DCコンバータは、出力電圧の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にし、これにより、出力電圧のリップル成分の周波数を一定にするように動作する。図15において、コンバータ制御回路1Dは、図12のコンバータ制御回路1Cの基準電圧発生回路11Aに代えて、設定信号及び制御信号HYSOに加えて、入力電圧VIN及び出力電圧VOUTがさらに入力される基準電圧発生回路11Bを備えている。基準電圧発生回路11Bは、第3の帰還電圧VFB3がその増減に従って周期的に基準電圧VREFと交差するように、第3の帰還電圧VFB3に対する基準電圧VREFの大きさヒステリシスを変化させる。図16は、図15の基準電圧生成回路11Bの構成を示すブロック図である。基準電圧発生回路11Bは、図13の基準電圧発生回路11Aの電圧制御回路21Aに代えて、入力電圧VIN、出力電圧VOUT、及び制御信号HYSOに従って動作する電圧制御回路21Bを備える。電圧制御回路21Bは、図2の電圧制御回路21と同様に設定信号に応じてD/Aコンバータ22を制御し、D/Aコンバータ22に所定の基準電圧VREFを生成させるとき、第3の帰還電圧VFB3に対する基準電圧VREFの大きさを変化させる。第3の実施形態の基準電圧発生回路11Aによって生成される基準電圧VREFは、ハイレベル及びローレベルの2値であったが、図16の基準電圧発生回路11Bによって生成される基準電圧VREFは、入力電圧VIN及び出力電圧VOUTに基づいて可変な値を有する。以下、図17を参照して、図15のDC/DCコンバータの動作について説明する。図17は、図15のDC/DCコンバータにおける各信号の波形を示すタイミングチャートである。図17に示すように、制御信号HYSOがローレベルであるときは、インダクタ電流IL及び第3の帰還電圧VFB3は次第に増大し、制御信号HYSOがハイレベルであるときは、インダクタ電流IL及び第3の帰還電圧VFB3は次第に減少する。基準電圧発生回路11Bは、第3の帰還電圧VFB3が次第に増大しているときは、所定の時間周期の最後に第3の帰還電圧VFB3が基準電圧VREFを超えるように、基準電圧VREFを予め増大させておく。このため、制御信号HYSOの立ち下がり時例えばt2において、電圧制御回路21Bは、VIN-VOUTを取得し、このときのVIN-VOUTに基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値に加算した基準電圧VREFを生成する。制御信号HYSOがローレベルである時間区間の最後例えばt3で、第3の帰還電圧VFB3が基準電圧VREFを超えたとき、コンパレータ12Bは制御信号HYSOをハイレベルにする。基準電圧発生回路11Bは、第3の帰還電圧VFB3が次第に減少しているときは、同じ時間周期の最後に基準電圧VREF未満になるように、基準電圧VREFを予め減少させておく。このため、制御信号HYSOの立ち上がり時例えばt3において、電圧制御回路21Bは、VOUTを取得し、このときのVOUTに基づいて生成された所定電圧を、設定信号に対応する基準電圧の設定値から減算した基準電圧VREFを生成する。制御信号HYSOがハイレベルである時間区間の最後例えばt4で、第3の帰還電圧VFB3が基準電圧VREF未満になったとき、コンパレータ12Bは制御信号HYSOをローレベルにする。以後、第3の帰還電圧VFB3の増減に応じて、以上の動作を繰り返す。第2の実施形態のDC/DCコンバータでは、制御信号HYSOがローレベルであるとき第3の帰還電圧VFB3をVIN-VOUTに応じて減少させ、制御信号HYSOがハイレベルであるとき第3の帰還電圧VFB3を-VOUTに応じて増大させ、これにより、第4の帰還電圧VFB4を生成している。一方、第4の実施形態のDC/DCコンバータでは、制御信号HYSOがローレベルであるとき基準電圧VREFをVIN-VOUTに応じて増大させ、制御信号HYSOがハイレベルであるとき基準電圧VREFを-VOUTに応じて減少させる。制御信号HYSOがローレベルであるとき、基準電圧VREFの増大量はVIN-VOUTに比例し、制御信号HYSOがハイレベルであるとき、基準電圧VREFの減少量はVOUTに比例する。また、この基準電圧VREFの増減は、第3の帰還電圧VFB3の勾配を考慮したものであり、従って、第3の帰還電圧VFB4はその増減に従って周期的に基準電圧VREFと交差することになる。これにより、制御信号HYSOの立ち上がり及び立ち下がりの周期は一定になり、インダクタ電流ILのリップル成分の周波数も一定になる。以上説明したように、本実施形態のDC/DCコンバータは、インダクタ電流ILのリップル成分の周波数を一定にするように動作し、これにより、出力電圧のリップル成分の周波数を一定にして、出力電圧の変動を抑圧することができる。コンバータ制御回路1,1A~1Dのそれぞれは、例えば集積回路として構成されてもよい。スイッチング素子M1,M2を、このようなコンバータ制御回路1,1A~1Dの集積回路の一部にしてもよい。また、図5~図6、図8を参照して説明した第1の実施形態の変形例と、第2~第4の実施形態とを組み合わせてもよい。本発明の各実施形態に係るDC/DCコンバータによれば、リップル信号生成回路15が制御信号HYSOに従って動作し、制御信号HYSOがローレベルであるときはVIN-VOUTに基づいて第2の帰還電圧VREF2を生成し、制御信号HYSOがハイレベルであるときは-VOUTに基づいて第2の帰還電圧VREF2を生成する。従って、DC/DCコンバータがDCMdiscontinuousconductionmode及びCCMcontinuousconductionmodeのいずれのモードで動作するときであっても、インダクタ電流ILのリップル成分PWM信号の波形に相似な波形を有する第2の帰還電圧VFB2を確実に生成することができる。インダクタ電流ILの直流成分に相当する第1の帰還信号VFB1と、インダクタ電流ILの交流成分に相当する第2の帰還信号VFB2とを別個に取得し、これらを合成して第3の帰還電圧VFB3を生成することにより、元のインダクタ電流ILのリップル成分の変動に正確に追随することができる。本発明の各実施形態によれば、リップル信号生成回路15第1~第4の実施形態、コンパレータ12A第2の実施形態、及び基準電圧発生回路11B第4の実施形態が、VIN-VOUTに従って動作するので、入力電圧VIN及び出力電圧VOUTの両方が変動した場合であっても、インダクタ電流のリップル成分の大きさ第1及び第3の実施形態又は周波数第2及び第4の実施形態を一定にするように動作可能である。従って、出力電圧VOUTのリップル成分の大きさ又は周波数を一定にするように動作可能である。本発明の各実施形態によれば、異なるインダクタンスのインダクタを用いた場合であっても、安定に動作可能である。本発明の各実施形態によれば、高周波数動作が可能なDC/DCコンバータを提供することができる。本発明の各実施形態によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電圧の変動を抑圧するようにDC/DCコンバータを制御するDC/DCコンバータの制御回路を提供することができる。本発明の各実施形態によれば、さらに、そのような制御回路を備えたDC/DCコンバータを提供することができる。"