正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計6本からなる横信号線と、2本一組の正極性用データ線及び負極性用データ線の計2本からなる縦信号線とが交差する交差部に配置されており、それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する2つの第1及び第2の表示素子と、前記正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第1の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして前記一定期間第2の保持容量に保持する第1のサンプリング及び保持手段と、前記正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして前記一定期間第3の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして前記一定期間第4の保持容量に保持する第2のサンプリング及び保持手段と、前記正極性用ゲート制御信号用配線及び前記負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第1の保持容量に保持された正極性の第1の保持電圧と前記第2の保持容量に保持された負極性の第2の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第1の出力手段と、前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第3の保持容量に保持された正極性の第3の保持電圧と前記第4の保持容量に保持された負極性の第4の保持電圧とを前記所定の周期で交互に切り替えて出力する第2の出力手段と、前記奇数フレーム信号用配線及び前記偶数フレーム信号用配線を介して1フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第1の出力手段から出力される前記第1及び第2の保持電圧を前記第1の表示素子に供給すると同時に、前記第2の出力手段から出力される前記第3及び第4の保持電圧を前記第2の表示素子に供給する第1の経路と、前記第1の出力手段から出力される前記第1及び第2の保持電圧を前記第2の表示素子に供給すると同時に、前記第2の出力手段から出力される前記第3及び第4の保持電圧を前記第1の表示素子に供給する第2の経路とを、1フレーム毎に交互に切り替える経路切り替え手段とを有することを特徴とする液晶表示素子。前記第1及び第2のサンプリング及び保持手段は、奇数フレームでは前記第1のサンプリング及び保持手段に奇数ラインの前記第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、前記第2のサンプリング及び保持手段に偶数ラインの前記第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、偶数フレームでは前記第1のサンプリング及び保持手段に偶数ラインの前記第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、前記第2のサンプリング及び保持手段に奇数ラインの前記第1の表示素子の位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、前記経路切り替え手段は、奇数フレームでは前記第1の経路を選択し、偶数フレームでは前記第2の経路を選択するように切り替えを行うことを特徴とする請求項1記載の液晶表示素子。正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第1の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして前記一定期間第2の保持容量に保持する第1のサンプリング及び保持ステップと、前記正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして前記一定期間第3の保持容量に保持すると共に、前記負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして前記一定期間第4の保持容量に保持する第2のサンプリング及び保持ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、前記第1の保持容量に保持された正極性の第1の保持電圧と前記第2の保持容量に保持された負極性の第2の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第1の出力ステップと、交互に供給される前記正極性用ゲート制御信号及び前記負極性用ゲート制御信号に基づいて、前記第3の保持容量に保持された正極性の第3の保持電圧と前記第4の保持容量に保持された負極性の第4の保持電圧とを前記所定の周期で交互に切り替えて出力する第2の出力ステップと、1フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、前記第1の出力ステップで出力される前記第1及び第2の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する2つの第1及び第2の表示素子のうち、前記第1の表示素子に供給すると同時に、前記第2の出力ステップで出力される前記第3及び第4の保持電圧を前記第2の表示素子に供給する第1の経路と、前記第1の出力ステップで出力される前記第1及び第2の保持電圧を前記第2の表示素子に供給すると同時に、前記第2の出力ステップで出力される前記第3及び第4の保持電圧を前記第1の表示素子に供給する第2の経路とを、1フレーム毎に交互に切り替える経路切り替えステップとを含むことを特徴とする液晶表示素子の駆動方法。前記第1及び第2のサンプリング及び保持ステップは、奇数フレームでは前記第1のサンプリング及び保持ステップにて奇数ラインの前記第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、前記第2のサンプリング及び保持ステップにて偶数ラインの前記第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、偶数フレームでは前記第1のサンプリング及び保持ステップにて偶数ラインの前記第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、前記第2のサンプリング及び保持ステップにて奇数ラインの前記第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、前記経路切り替えステップは、奇数フレームでは前記第1の経路を選択し、偶数フレームでは前記第2の経路を選択するように切り替えを行うことを特徴とする請求項3記載の液晶表示素子の駆動方法。しかしながら、この液晶表示装置では、上記のような特長を有する反面、液晶表示素子である各画素内の正極性用保持容量に保持されたビデオスイッチのオフ時の正極性ランプ信号の保持電圧と、負極性用保持容量に保持されたビデオスイッチのオフ時の負極性ランプ信号の保持電圧とを、それぞれ対応して設けられた第1のソースフォロワトランジスタ及び第2のソースフォロワトランジスタを通して画素電極に交互に印加する構成であるため、第1及び第2のソースフォロワトランジスタのしきい値電圧Vthのばらつきに起因してざらつきのある画像を表示してしまうという課題がある。また、従来は第1及び第2のソースフォロワトランジスタのしきい値電圧Vthのばらつきを低減させることができなかった。本発明は以上の点に鑑みなされたもので、ソースフォロワトランジスタのしきい値電圧Vthのばらつきを低減して高品位の画像表示を行い得る液晶表示素子及び液晶表示素子の駆動方法を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示素子は、正極性用ゲート制御信号用配線、負極性用ゲート制御信号用配線、奇数ライン選択信号用配線、偶数ライン選択信号用配線、奇数フレーム信号用配線及び偶数フレーム信号用配線の少なくとも計6本からなる横信号線と、2本一組の正極性用データ線及び負極性用データ線の計2本からなる縦信号線とが交差する交差部に配置されており、それぞれ対向する画素電極と共通電極との間に液晶層が挟持されている、縦方向に隣接する2つの第1及び第2の表示素子と、正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第1の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして一定期間第2の保持容量に保持する第1のサンプリング及び保持手段と、正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第3の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして一定期間第4の保持容量に保持する第2のサンプリング及び保持手段と、正極性用ゲート制御信号用配線及び負極性用ゲート制御信号用配線をそれぞれ介して交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第1の保持容量に保持された正極性の第1の保持電圧と第2の保持容量に保持された負極性の第2の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第1の出力手段と、正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第3の保持容量に保持された正極性の第3の保持電圧と第4の保持容量に保持された負極性の第4の保持電圧とを所定の周期で交互に切り替えて出力する第2の出力手段と、奇数フレーム信号用配線及び偶数フレーム信号用配線を介して1フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第1の出力手段から出力される第1及び第2の保持電圧を第1の表示素子に供給すると同時に、第2の出力手段から出力される第3及び第4の保持電圧を第2の表示素子に供給する第1の経路と、第1の出力手段から出力される第1及び第2の保持電圧を第2の表示素子に供給すると同時に、第2の出力手段から出力される第3及び第4の保持電圧を第1の表示素子に供給する第2の経路とを、1フレーム毎に交互に切り替える経路切り替え手段とを有することを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子は、第1及び第2のサンプリング及び保持手段は、奇数フレームでは第1のサンプリング及び保持手段に奇数ラインの第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、第2のサンプリング及び保持手段に偶数ラインの第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、偶数フレームでは第1のサンプリング及び保持手段に偶数ラインの第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、第2のサンプリング及び保持手段に奇数ラインの第1の表示素子の位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、経路切り替え手段は、奇数フレームでは第1の経路を選択し、偶数フレームでは第2の経路を選択するように切り替えを行うことを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第1の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして一定期間第2の保持容量に保持する第1のサンプリング及び保持ステップと、正極性用データ線を介して供給される正極性デジタルアナログ変換電圧をサンプリングして一定期間第3の保持容量に保持すると共に、負極性用データ線を介して供給される負極性デジタルアナログ変換電圧をサンプリングして一定期間第4の保持容量に保持する第2のサンプリング及び保持ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第1の保持容量に保持された正極性の第1の保持電圧と第2の保持容量に保持された負極性の第2の保持電圧とを垂直走査周期より短い所定の周期で交互に切り替えて出力する第1の出力ステップと、交互に供給される正極性用ゲート制御信号及び負極性用ゲート制御信号に基づいて、第3の保持容量に保持された正極性の第3の保持電圧と第4の保持容量に保持された負極性の第4の保持電圧とを所定の周期で交互に切り替えて出力する第2の出力ステップと、1フレーム毎に交互に供給される奇数フレーム信号及び偶数フレーム信号に基づいて、第1の出力ステップで出力される第1及び第2の保持電圧を、それぞれ対向する画素電極と共通電極との間に液晶層を挟持する構成の、縦方向に隣接する2つの第1及び第2の表示素子のうち、第1の表示素子に供給すると同時に、第2の出力ステップで出力される第3及び第4の保持電圧を第2の表示素子に供給する第1の経路と、第1の出力ステップで出力される第1及び第2の保持電圧を第2の表示素子に供給すると同時に、第2の出力ステップで出力される第3及び第4の保持電圧を第1の表示素子に供給する第2の経路とを、1フレーム毎に交互に切り替える経路切り替えステップとを含むことを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、第1及び第2のサンプリング及び保持ステップは、奇数フレームでは第1のサンプリング及び保持ステップにて奇数ラインの第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、第2のサンプリング及び保持ステップにて偶数ラインの第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、偶数フレームでは第1のサンプリング及び保持ステップにて偶数ラインの第2の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持すると共に、第2のサンプリング及び保持ステップにて奇数ラインの第1の表示素子に対応した位置の画素の値のデジタルアナログ変換電圧をサンプリング保持し、経路切り替えステップは、奇数フレームでは第1の経路を選択し、偶数フレームでは第2の経路を選択するように切り替えを行うことを特徴とする。本発明によれば、第1及び第2の出力手段や第1及び第2の出力ステップで用いるソースフォロワトランジスタのしきい値電圧のばらつきに起因する表示画像への影響を平均化して表示品質を向上させることができる。次に、本発明の実施の形態について図面を参照して説明する。図1は、本発明になる液晶表示素子の一実施の形態の回路系統図を示す。本実施の形態の液晶表示素子は、液晶表示装置においてマトリクス状に配置された複数の画素のそれぞれを構成しており、図1はそのうちの任意の2つの画素の等価回路図でもある。図1において、本実施の形態の液晶表示素子10は、上下2つのラインの縦方向に配列された隣接する2つの画素後述する表示素子LC1及びLC2を一組とする構成で、正極性用ゲート制御信号用配線S、負極性用ゲート制御信号用配線S、奇数ライン選択信号用配線Godd、偶数ライン選択信号用配線Geven、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計6本からなる横信号線と、2本一組の正極性用データ線列信号線D及び負極性用データ線列信号線Dの計2本からなる縦信号線とが交差する各交差部に配置されている。配線normalを介して入力される信号は奇数フレームのフレーム信号以下、これをノーマルフレーム信号というであり、配線invertを介して入力される信号は偶数フレームのフレーム信号以下、これをインバートフレーム信号というである。なお、図1には図示されていないが、ノーマルフレームであるかインバートフレームであるかを識別させるための識別フラグが外部から入力され、ノーマルフレームの時は配線Goddの奇数ライン選択信号、配線Gevenの偶数ライン選択信号の順で1水平走査期間1H周期で交互に入力され、インバートフレームである時は配線Gevenの偶数ライン選択信号、配線Goddの奇数ライン選択信号の順で1H周期で交互に入力される。図1に示すように、液晶表示素子10は、8個のトランジスタTr1~Tr8と、4個の保持容量Cs1~Cs4と、Odd用とEven用の2個の画素アンプ11及び12と、2個の表示素子LC1及びLC2とから構成されている。なお、ここではトランジスタTr1~Tr8はすべてNチャンネルMOS型電界効果トランジスタとして説明するが、これに限定されるものではない。トランジスタTr1及びTr2は、ドレインがデータ線D、Dに接続され、ソースが第1の保持容量Cs1、第2の保持容量Cs2と、odd用画素アンプ11にそれぞれ接続された奇数ラインの画素選択用トランジスタを構成している。一方、トランジスタTr5及びTr6は、ドレインがデータ線D、Dに接続され、ソースが第3の保持容量Cs3、第4の保持容量Cs4と、even用画素アンプ12にそれぞれ接続された偶数ラインの画素選択用トランジスタを構成している。また、第1の保持容量Cs1、第2の保持容量Cs2、トランジスタTr1及びTr2は本発明の第1のサンプリング及び保持手段を構成しており、第3の保持容量Cs3、第4の保持容量Cs4、トランジスタTr5及びTr6は本発明の第2のサンプリング及び保持手段を構成している。トランジスタTr3は、ドレインがodd用画素アンプ11の出力端子に接続され、ソースが奇数ラインの表示素子LC1の画素電極PE1に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる奇数ラインの第1のスイッチングトランジスタを構成している。トランジスタTr4は、ドレインがeven用画素アンプ12の出力端子に接続され、ソースが奇数ラインの表示素子LC1の画素電極PE1に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる奇数ラインの第2のスイッチングトランジスタを構成している。一方、トランジスタTr7は、ドレインがeven用画素アンプ12の出力端子に接続され、ソースが偶数ラインの表示素子LC2の画素電極PE2に接続されており、ゲートが配線normalに接続されており、ゲートに印加されるノーマルフレーム信号によりスイッチングされる偶数ラインの第1のスイッチングトランジスタを構成している。トランジスタTr8は、ドレインがodd用画素アンプ11の出力端子に接続され、ソースが偶数ラインの表示素子LC2の画素電極PE2に接続されており、ゲートが配線invertに接続されており、ゲートに印加されるインバートフレーム信号によりスイッチングされる偶数ラインの第2のスイッチングトランジスタを構成している。上記のスイッチングトランジスタTr3、Tr4、Tr7、及びTr8は、本発明の経路切り替え手段を構成している。表示素子LC1及びLC2は、離間対向して配置された画素電極PE1、PE2と共通電極CE1、CE2との間に液晶層LCM1、LCM2を挟持した公知の液晶素子の構造とされている。また、odd用画素アンプ11とeven用画素アンプ12とは同一構成であり、本発明の第1及び第2の出力手段を構成している。なお、図1では表示素子LC1の共通電極をCE1、表示素子LC2の共通電極をCE2として便宜上、区別して図示しているが、実際には共通電極は、全ての画素において共通であり、CE1とCE2は同一である。図2は、画素アンプ1112の一例の回路図を示す。同図に示すように、画素アンプ1112は、保持容量Cs1Cs3に保持された正極性電圧がゲートに印加される第1のソースフォロワトランジスタQ1と、保持容量Cs2Cs4に保持された負極性電圧がゲートに印加される第2のソースフォロワトランジスタQ2とを有する。また、画素アンプ1112は、トランジスタQ3~Q5を有する。トランジスタQ3は、トランジスタQ1のソースから出力される正極性の保持電圧を、配線Sを介してゲートに印加される正極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する正極性用スイッチングトランジスタである。トランジスタQ4は、トランジスタQ2のソースから出力される負極性の保持電圧を、配線Sを介してゲートに印加される負極性用ゲート制御信号によりスイッチングされてそのオン期間、出力端子outに出力する負極性用スイッチングトランジスタである。トランジスタQ5は、ドレインが出力端子outとトランジスタQ3及びQ4のドレインに接続された定電流負荷用トランジスタで、トランジスタQ1と共に第1のソースフォロワバッファを構成し、トランジスタQ2と共に第2のソースフォロワバッファを構成する。なお、ここではトランジスタQ1~Q5はすべてNチャンネルMOS型電界効果トランジスタとして説明するが、これに限定されるものではない。従来は、画素アンプ1112内のソースフォロワトランジスタQ3、Q4に相当する画素内のソースフォロワトランジスタのしきい値電圧Vthのばらつきに起因する表示画像の品位劣化が問題となっていたが、本実施の形態では、1つの画素に対して2種類の保持電圧転送経路を持つことでソースフォロワトランジスタQ3、Q4のしきい値電圧のばらつきを平均化することで、従来の課題を解決するものである。図3は、本発明になる液晶表示素子を画素として有する液晶表示装置の一例の全体構成図を示す。本発明になる液晶表示素子を備える液晶表示装置は、図3に100で示すように、シフトレジスタ回路101、1ラインラッチ回路102、コンパレータ103、階調カウンタ104、アナログスイッチであるビデオスイッチ105、複数の画素106、タイミング発生器107、極性切り替え制御回路108、及び垂直ドライバ109を含む構成とされている。シフトレジスタ回路101、1ラインラッチ回路102、コンパレータ103、及び階調カウンタ104は、水平ドライバ回路を構成している。なお、コンパレータ103は、図3では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。ビデオスイッチ105は、各画素列毎に正極性用及び負極性用の2つ1組で全部でm組のサンプリング用ビデオスイッチSW1~SW1とSWm~SWmとが配置された構成であり、正極性用ビデオスイッチSW1~SWmは、正極性用データ線D1~Dmを介して画素106に接続され、負極性用ビデオスイッチSW1~SWmは、負極性用データ線D1~Dmを介して画素106に接続されている。画素106は、図1に示した回路構成の本実施の形態の液晶表示素子10であり、正極性用ゲート制御信号用配線S、負極性用ゲート制御信号用配線S、奇数ライン選択信号用配線Godd、偶数ライン選択信号用配線Geven、ノーマルフレーム信号用配線normal、及びインバートフレーム信号用配線invertの計6本からなる横信号線と、2本一組の正極性用データ線列信号線D及び負極性用データ線列信号線Dの計2本からなる縦信号線とが交差する各交差部に配置されている。この画素106のそれぞれは、図1に示した回路構成の本実施の形態の液晶表示素子10であり、縦方向に隣接する2つの表示素子LC1及びLC2を有している。つまり、図3中の一つの画素106には、縦方向に隣接する奇数ラインの表示素子LC1と偶数ラインの表示素子LC2が含まれている。極性切り替え制御回路108は、タイミング発生器107からのタイミング信号に基づいて、配線Sに正極性用ゲート制御信号、配線Sに負極性用ゲート制御信号、配線Bに負荷特性制御信号をそれぞれ出力する。垂直ドライバ109は、配線Goddに奇数ライン選択信号を、配線Gevenに偶数ライン選択信号をそれぞれ1H周期で交互に出力すると共に、配線normalにノーマルフレーム信号を、配線invertにインバートフレーム信号をそれぞれ1フレーム周期で交互に出力する。また、垂直ドライバ109は、ノーマルフレームかインバートフレームかにより奇数ライン選択信号及び偶数ライン選択信号の出力順序を切り替えている。図4は、垂直ドライバ109の一実施の形態を画素と共に示すブロック図である。図4において、垂直ドライバ109は、垂直シフトレジスタ201の2ライン出力端子毎にD型フリップフロップ以下、DFF202が配置されており、また垂直シフトレジスタ201の出力側に画素制御回路203が配置された構成である。画素210は、図3に示した画素106縦方向に隣接する奇数ラインの表示素子LC1及び偶数ラインの表示素子LC2を備える液晶表示素子10の1行分を示している。なお、図3では図示を省略したが、図4に示す信号線204は垂直ドライバ109の外部から入力される識別用フラグの信号線で、DFF202のデータ入力端子Dに接続されている。上記の識別用フラグは奇数番目のフレームであるノーマルフレームのとき値が1、偶数番目のフレームであるインバートフレームのとき値が0に予め決められている。また、DFF202は、クロック入力端子Clに垂直シフトレジスタ201の初段の出力端子から最初の水平同期信号に同期した信号が入力され、その水平同期信号によりデータ入力端子Dに供給される識別用フラグをラッチし、識別用フラグと同じ値の信号を1フレーム期間、Q出力端子から配線normalへ出力し、2値の識別用フラグと逆の値の信号を1フレーム期間、Qn出力端子から配線invertへ出力する。画素制御回路203は、画素210106の最上位行から最下位行の方向に順番に配線Goddに奇数ライン選択信号を、配線Gevenに偶数ライン選択信号をそれぞれ1H周期で交互に出力する。なお、画素210106には前述したように、正極性用ゲート制御信号、負極性用ゲート制御信号、負荷特性制御信号も供給されるが、これらは上記の奇数ライン選択信号及び偶数ライン選択信号などと同期している。次に、液晶表示装置100の概略動作について説明する。水平同期信号に同期した、複数ビットの画素データDATAが時系列的に合成されたデジタル映像信号は、シフトレジスタ回路101で1ライン分のデータとして順次展開され、1ライン分の展開が終了した時点で、1ラインラッチ回路102でラッチされる。1ラインラッチ回路102は、シフトレジスタ回路101から出力される1ライン期間の画素データDATAを保持した後、各画素列のコンパレータ103の第1のデータ入力部に供給する。階調カウンタ104は、水平同期信号に同期したクロックCountCKをカウントして、階調値が1水平走査期間1H内で最小値から最大値まで一巡するカウント値基準階調データCoutを水平走査期間毎に出力し、各画素列のコンパレータ103の第2のデータ入力部に供給する。コンパレータ103は、第1のデータ入力部の入力画素データDATAの値と第2のデータ入力部の入力基準階調データCoutの値階調値とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。ビデオスイッチ105を構成する正極性用及び負極性用の2つ1組のサンプリング用ビデオスイッチのうち、正極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧が印加される。一方、負極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧が印加される。上記の正極性用基準ランプ電圧は、1H内で映像の黒レベルから白レベルにレベルが単調的に増加する方向に変化する1H周期の正極性掃引信号である。一方、上記の負極性用基準ランプ電圧は、1H内で映像の黒レベルから白レベルにレベルが単調的に減少する方向に変化する1H周期の負極性掃引信号である。従って、上記の2種類の基準ランプ電圧は、所定の基準電位について反転関係となっている。m組のビデオスイッチ105は、SWStart信号を受け、各水平走査期間の開始時点で同時にオンとなった後、対応する画素のコンパレータ103から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。正極性用及び負極性用の2つ1組のサンプリング用ビデオスイッチが、上記一致パルスを受けて同時にオフした時点の2種類の基準ランプ電圧の対応レベルが同時にサンプリングされて、それぞれ正極性映像信号、負極性映像信号として、その画素列の画素データ線Di、Diに出力される。この時点の基準ランプ電圧レベルは、画素データDATAをデジタル-アナログ変換して得られたアナログ電圧である。m組のビデオスイッチ105は、各水平走査期間の開始毎にすべてが同時にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプルホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置100では、ランプ信号を用いたDA変換方式の動作により直線性が良いなどの特長がある。次に、液晶表示装置100内の画素106を構成する図1及び図2の液晶表示素子10の動作について、図5及び図6のタイミングチャートと共に詳細に説明する。図5Aは、垂直同期信号VDを示し、図5Bは、図1及び図2の液晶表示素子10の画素アンプ11及び12内のトランジスタQ5のゲートに印加される配線Bの負荷特性制御信号を示す。また、図5C及び図6Aは、上記液晶表示素子10の画素アンプ11及び12内の正極性側保持電圧を転送するスイッチングトランジスタQ3のゲートに印加される配線Sのゲート制御信号、図5D及び図6Bは、上記液晶表示素子10の画素アンプ11及び12内の負極性側保持電圧を転送するスイッチングトランジスタQ4のゲートに印加される配線Sのゲート制御信号の各信号波形を示す。ここで、ノーマルフレームの場合について説明する。この場合、画素制御回路203は、図6Eに示すように配線Goddに奇数ライン選択信号を出力した後、図6Fに示すように配線Gevenに偶数ライン選択信号を出力することを1H周期で交互に出力する。なお、図6は、図1の液晶表示素子10を構成する2画素表示素子LC1及びLC2に入力される信号波形を示しており、1フレーム期間内では図6E、Fに示すように、奇数ライン選択信号と偶数ライン選択信号とが1つずつ入力される。他の画素にも縦方向に隣接する2画素単位で上記の奇数ライン選択信号と偶数ライン選択信号とが順次に入力される。図6Eに示すように配線Goddにハイレベルの奇数ライン選択信号が出力されると、図1の画素選択用トランジスタTr1及びTr2がそれぞれオンとなる。一方、この時は配線Gevenの偶数ライン選択信号は図6Fに示すようにローレベルであるので、図1の画素選択用トランジスタTr5及びTr6は共にオフである。従って、この時は、正極性用データ線Dを介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素すなわち、表示素子LC1に対応した位置の画素の画素値に対応した正極性用基準ランプ電圧がトランジスタTr1によりサンプリングされて第1の保持容量Cs1に書き込み保持されると同時に、負極性用データ線Dを介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタTr2によりサンプリングされて第2の保持容量Cs2に書き込み保持される。続いて、図6Fに示すように配線Gevenにハイレベルの偶数ライン選択信号が出力されると、図1の画素選択用トランジスタTr5及びTr6がそれぞれオンとなる。一方、この時は配線Goddの奇数ライン選択信号は図6Eに示すようにローレベルであるので、図1の画素選択用トランジスタTr1及びTr2は共にオフである。従って、この時は、正極性用データ線Dを介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素すなわち、表示素子LC2に対応した位置の画素の画素値に対応した正極性用基準ランプ電圧がトランジスタTr5によりサンプリングされて第3の保持容量Cs3に書き込み保持されると同時に、負極性用データ線Dを介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタTr6によりサンプリングされて第4の保持容量Cs4に書き込み保持される。保持容量Cs1~Cs4への信号電圧の保持は、次のフレームでこの液晶表示素子10が選択されるまで継続される。なお、図6Cは正極性用データ線Dへ出力される正極性用基準ランプ電圧の一例を示す。上記の保持容量Cs1~Cs4への信号電圧の書き込みとほぼ同時に、画素制御回路203は図6Dに示すように値が1である識別フラグをDFF202でラッチし、これにより得られた信号により配線normalへハイレベルのノーマルフレーム信号を出力してトランジスタTr3及びTr7をそれぞれオンとする。この状態で、図5C及び図6Aに示すように配線Sに正極性用ゲート制御信号が、また図5D及び図6Bに示すように配線Sに負極性用ゲート制御信号がそれぞれ1垂直走査周期よりも短い所定の周期で交互に入力され、図2の画素アンプ11、12内のトランジスタQ3及びQ4を上記所定の周期で交互にオンとする。これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ11内のソースフォロワトランジスタQ1及びオンとされているトランジスタQ3を通して保持容量Cs1の奇数ラインの正極性保持電圧が出力され、更にトランジスタTr3を通して奇数ラインの表示素子LC1の画素電極PE1に印加される。また、これと同時に、画素アンプ12内のソースフォロワトランジスタQ1及びオンとされているトランジスタQ3を通して保持容量Cs3の偶数ラインの正極性保持電圧が出力され、更にトランジスタTr7を通して偶数ラインの表示素子LC2の画素電極PE2に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子LC1によりCs1の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子LC2によりCs3の偶数ラインの正極性保持電圧に対応した画像が表示される。続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ11内のソースフォロワトランジスタQ2及びオンとされているトランジスタQ4を通して保持容量Cs2の奇数ラインの負極性保持電圧が出力され、更にトランジスタTr3を通して奇数ラインの表示素子LC1の画素電極PE1に印加される。また、これと同時に、画素アンプ12内のソースフォロワトランジスタQ2及びオンとされているトランジスタQ4を通して保持容量Cs4の偶数ラインの負極性保持電圧が出力され、更にトランジスタTr7を通して偶数ラインの表示素子LC2の画素電極PE2に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子LC1によりCs2の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子LC2によりCs4の偶数ラインの負極性保持電圧に対応した画像が表示される。次に、インバートフレームの場合について説明する。この場合、画素制御回路203は、図6Fに示すように配線Gevenに偶数ライン選択信号を出力した後、図6Eに示すように配線Goddに奇数ライン選択信号を出力することを1H周期で交互に出力する。前述したノーマルフレームと同様に、図6Fに示すように配線Gevenにハイレベルの偶数ライン選択信号が出力されると、図1の画素選択用トランジスタTr5及びTr6がそれぞれオンとなり、正極性用データ線Dを介して入力された正極性用ビデオスイッチがオフの時点の奇数ラインの当該画素すなわち、表示素子LC1に対応した位置の画素の画素値に対応した正極性用基準ランプ電圧がトランジスタTr5によりサンプリングされて第3の保持容量Cs3に書き込み保持されると同時に、負極性用データ線Dを介して入力された負極性用ビデオスイッチがオフの時点の奇数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタTr6によりサンプリングされて第4の保持容量Cs4に書き込み保持される。続いて、配線Goddにハイレベルの奇数ライン選択信号が出力されると、図1の画素選択用トランジスタTr1及びTr2がそれぞれオンとなり、正極性データ線Dを介して入力された正極性用ビデオスイッチがオフの時点の偶数ラインの当該画素すなわち、表示素子LC2に対応した位置の画素の画素値に対応した正極性用基準ランプ電圧がトランジスタTr1によりサンプリングされて第1の保持容量Cs1に書き込み保持されると同時に、負極性用データ線Dを介して入力された負極性用ビデオスイッチがオフの時点の偶数ラインの当該画素の画素値に対応した負極性用基準ランプ電圧がトランジスタTr2によりサンプリングされて第2の保持容量Cs2に書き込み保持される。保持容量Cs1~Cs4への信号電圧の保持は、次のフレームでこの液晶表示素子10が選択されるまで継続される。上記の保持容量Cs1~Cs4への信号電圧の書き込みとほぼ同時に、画素制御回路203は図6Dに示すように値が0である識別フラグをDFF202でラッチし、これにより得られた信号により配線invertへハイレベルのインバートフレーム信号を出力してトランジスタTr4及びTr8をそれぞれオンとする。この状態で、図5C及び図6Aに示すように配線Sに正極性用ゲート制御信号が、また図5D及び図6Bに示すように配線Sに負極性用ゲート制御信号がそれぞれ1垂直走査周期よりも短い所定の周期で交互に入力され、図2の画素アンプ11、12内のトランジスタQ3及びQ4を上記所定の周期で交互にオンとする。これにより、ハイレベルの正極性用ゲート制御信号の入力期間は画素アンプ11内のソースフォロワトランジスタQ1及びオンとされているトランジスタQ3を通して保持容量Cs1の偶数ラインの正極性保持電圧が出力され、更にトランジスタTr8を通して偶数ラインの表示素子LC2の画素電極PE2に印加される。また、これと同時に、画素アンプ12内のソースフォロワトランジスタQ1及びオンとされているトランジスタQ3を通して保持容量Cs3の奇数ラインの正極性保持電圧が出力され、更にトランジスタTr4を通して奇数ラインの表示素子LC1の画素電極PE1に印加される。従って、ハイレベルの正極性用ゲート制御信号の入力期間は表示素子LC1により保持容量Cs3の奇数ラインの正極性保持電圧に対応した画像が表示されると同時に、表示素子LC2により保持容量Cs1の偶数ラインの正極性保持電圧に対応した画像が表示される。続くハイレベルの負極性用ゲート制御信号の入力期間は画素アンプ11内のソースフォロワトランジスタQ2及びオンとされているトランジスタQ4を通して保持容量Cs2の偶数ラインの負極性保持電圧が出力され、更にトランジスタTr8を通して偶数ラインの表示素子LC2の画素電極PE2に印加される。また、これと同時に、画素アンプ12内のソースフォロワトランジスタQ2及びオンとされているトランジスタQ4を通して保持容量Cs4の奇数ラインの負極性保持電圧が出力され、更にトランジスタTr4を通して奇数ラインの表示素子LC1の画素電極PE1に印加される。従って、ハイレベルの負極性用ゲート制御信号の入力期間は表示素子LC1によりCs4の奇数ラインの負極性保持電圧に対応した画像が表示されると同時に、表示素子LC2によりCs2の偶数ラインの負極性保持電圧に対応した画像が表示される。なお、図2において、図5C及び図6Aに示す配線Sのゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタQ3がオンとなり、この期間に配線Bに供給される負荷特性制御信号を図5Bに示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極PEPE1、PE2が正極性保持電圧レベルに充電される。画素電極PEPE1、PE2の電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をローレベルとし、かつ、そのとき配線Sのゲート制御信号もローレベルに切り替えると、画素電極PEPE1、PE2はフローティングとなり、液晶層LCMに正極性駆動電圧が保持される。一方、図5D及び図6Bに示す配線Sのゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタQ4がオンとなり、この期間に配線Bに供給される負荷特性制御信号を図5Bに示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極PEが負極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をローレベルとし、かつ、そのとき配線Sのゲート制御信号もローレベルに切り替えると、画素電極PEはフローティングとなり、液晶層LCMに負極性駆動電圧が保持される。以下、上記のスイッチングトランジスタQ3及びQ4を交互にオンとするスイッチングに同期して、配線Bの負荷特性制御信号によりトランジスタQ5を間欠的にアクティブとする動作を繰り返すことで、表示素子LCの画素電極PEには正極性と負極性の各映像信号で交流化された駆動電圧VPEが図5Eに示すように印加される。液晶表示素子10は保持電荷を直接画素電極PEPE1PE2に転送するのではなく、ソースフォロワバッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。また、図5Fに示すVcomは、液晶表示装置の対向基板に形成した共通電極CEに印加する共通電極電圧を表している。液晶層LCMの実質的な交流駆動電圧は、この共通電極電圧Vcomと画素電極PEの印加電圧との差電圧である。図5Fに示すように、共通電極電圧Vcomは、画素電極電位の反転基準レベルVcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極電圧Vcomと画素電極PEの印加電圧との電位差の絶対値が常に同一となり、液晶層LCMには図5Gに示すような直流成分の無い交流電圧VLCが印加される。このように、液晶表示素子10では、共通電極電圧を画素電極PEと逆相で切り替えることによって、画素電極PE側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。このように、本実施の形態では、ノーマルフレームとインバートフレームの2フレーム周期で液晶表示素子10を駆動し、ノーマルフレームでは保持容量Cs1及びCs2に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ11等を通して奇数ラインの表示素子LC1で表示すると共に、保持容量Cs3及びCs4に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ12等を通して偶数ラインの表示素子LC2で表示する。一方、インバートフレームでは、保持容量Cs1及びCs2に保持された偶数ラインの正極性保持電圧及び負極性保持電圧をodd用画素アンプ11等を通して偶数ラインの表示素子LC2で表示すると共に、保持容量Cs3及びCs4に保持された奇数ラインの正極性保持電圧及び負極性保持電圧をeven用画素アンプ12等を通して奇数ラインの表示素子LC1で表示する。これにより、本実施の形態の液晶表示素子10では、1つの表示素子LC1LC2に対して2種類の保持電圧転送読み出し経路を有することとなり、画素アンプ11及び12内のソースフォロワトランジスタQ1及びQ2のしきい値電圧Vthのばらつきによる表示画像に対する影響を平均化することができ、その結果、従来に比べてざらつきの少ない高品位の画像表示ができる。また、本実施の形態の液晶表示素子10によれば、それを製造する大規模集積回路LSIプロセスのVthバラつきを許容することが可能となるので、生産性の向上とコストダウンが可能となる。