"AuGeNi層を含む配線と、前記AuGeNi層の表面上に分子間力により接合され、前記配線と電気的に接続された半導体発光素子と、を有することを特徴とする発光装置。前記半導体発光素子は、前記AuGeNi層の表面に直接接合されていることを特徴とする請求項1に記載の発光装置。前記配線は、AuGeNi層と、AuGeNi層よりも導電性が高い金属層とが積層された構造を有することを特徴とする請求項1または2に記載の発光装置。前記AuGeNi層上に形成され、前記半導体発光素子からの光を反射する反射金属層をさらに有し、前記半導体発光素子は、前記反射金属層の表面に分子間力により接合されている、ことを特徴とする請求項1に記載の発光装置。前記AuGeNi層上に形成され、当該AuGeNi層の表面を平坦化する平坦化層をさらに有し、前記半導体発光素子は、前記平坦化層の表面に分子間力により接合されている、ことを特徴とする請求項1に記載の発光装置。それぞれAuGeNi層を含む1本以上の配線と、前記1本以上の配線上に1次元または2次元アレイ状に配列され、それぞれ対応する配線の前記AuGeNi層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、を有することを特徴とする発光素子アレイ。第1の方向に延び、前記第1の方向と交差する第2の方向に並べられ、それぞれAuGeNi層を含む複数本の配線と、前記複数本の配線上に前記第1および第2の方向に2次元アレイ状に配列され、それぞれ対応する配線の前記AuGeNi層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、前記複数本の配線を介して前記複数の半導体発光素子と電気的に接続され、画像情報に基づいて前記複数の半導体発光素子を駆動する駆動部と、を有することを特徴とする画像表示装置。半導体発光素子を用いた発光装置では、半導体発光素子からの放熱性の向上が望まれている。本発明は、半導体発光素子からの放熱性が高い発光装置、発光素子アレイ、および画像表示装置を提供することを目的とする。本発明に係る発光装置は、AuGeNi層を含む配線と、前記AuGeNi層の表面上に分子間力により接合され、前記配線と電気的に接続された半導体発光素子と、を有することを特徴とする。また、本発明に係る発光素子アレイは、それぞれAuGeNi層を含む1本以上の配線と、前記1本以上の配線上に1次元または2次元アレイ状に配列され、それぞれ対応する配線の前記AuGeNi層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、を有することを特徴とする。また、本発明に係る画像表示装置は、第1の方向に延び、前記第1の方向と交差する第2の方向に並べられ、それぞれAuGeNi層を含む複数本の配線と、前記複数本の配線上に前記第1および第2の方向に2次元アレイ状に配列され、それぞれ対応する配線の前記AuGeNi層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、前記複数本の配線を介して前記複数の半導体発光素子と電気的に接続され、画像情報に基づいて前記複数の半導体発光素子を駆動する駆動部と、を有することを特徴とする。本発明によれば、半導体発光素子からの放熱性が高い発光装置、発光素子アレイ、および画像表示装置を提供することができる。以下、本発明の実施の形態を図面に従って説明する。実施の形態1.[画像表示装置の構成]図1は、実施の形態1における画像表示装置1の構成を示す外観斜視図である。図1において、画像表示装置1は、半導体チップ用の実装基板例えば、チップオンボード用基板であり、以下COBという2を有する。COB2は、例えば、Si,GaAs,GaP,InP,GaN,ZnO等の半導体基板、AlN,Al2O3等のセラミック基板、Cu,Al等の金属基板、プラスチック基板で構成されている。COB2上には、複数の発光素子等により構成された発光素子アレイ発光素子パネルともいう3と、この発光素子アレイ3を駆動する駆動回路である、アノードドライバ集積回路以下アノードドライバIC4というおよびカソードドライバ集積回路以下カソードドライバIC5というとが固定されている。発光素子アレイ3と、アノードドライバIC4およびカソードドライバIC5とは、ワイヤボンディング等で相互に電気的に接続されている。アノードドライバIC4およびカソードドライバIC5は、銀ペーストや樹脂等を用いてCOB2上に接着される。また、アノードドライバIC4およびカソードドライバIC5は、フレキシブルケーブル60を介して、図示しない制御装置に接続されている。COB2上には、枠状のスペーサ6を介して、発光素子アレイ3、アノードドライバIC4、およびカソードドライバIC5を保護するカバー7が取り付けられている。図1では、カバー7は一部破断されて示されている。スペーサ6の厚みは、COB2の実装表面からワイヤボンディングの不図示の金属ワイヤの最上部までの高さよりも厚く設計されている。カバー7において、発光素子アレイ3内の複数の発光素子が形成されている部分に対応する部分は、透過率80以上の材質例えば、ガラス、アクリル樹脂、ポリカーボネート樹脂であることが望ましい。なお、COB2とスペーサ6、および、スペーサ6とカバー7とは、それぞれ樹脂等で接着されても良いし、あるいは、COB2、スペーサ6、およびカバー7に螺子穴が形成され、螺子により固定されても良い。スペーサ6およびカバー7は、一体型でも良い。また、COB2およびスペーサ6は、一体型でも良い。図1の例では、2個のカソードドライバIC5が設けられているが、回路構成によってはカソードドライバIC5の個数は1個でも良く、さらに、カソードドライバIC5は図示以外の配置で設けられても良い。図2は、図1の画像表示装置1の等価回路を示す回路図である。図2では、簡略化のため、アノードドライバIC4およびカソードドライバIC5を1個ずつ備える構成が示されている。発光素子アレイ3は、例えば、パッシブ型m行k列発光デバイスドットマトリクス状に構成されている。発光素子アレイ3は、複数本k本のアノード配線8と、複数本m本のカソード配線9と、複数個m×k個の半導体発光素子101,1~10m,kとを有する。半導体発光素子は、例えばLEDである。複数本のアノード配線8は、それぞれ列方向縦方向Yに延び、列方向Yと交差する行方向横方向Xに並列に配置され、複数のアノードチャネルAch1~Achkを構成する。複数本のカソード配線9は、それぞれ行方向横方向、第1の方向Xに延び、列方向横方向、第2の方向Yに並列に配置され、複数のカソードチャネルCch1~Cchmを構成する。複数個の半導体発光素子101,1~10m,kは、アノード配線8とカソード配線9との交差箇所に設けられ、それぞれ対応するアノード配線8およびカソード配線9と電気的に接続されている。なお、半導体発光素子10に付された添え字i,jは、当該半導体発光素子10の行方向および列方向の位置を表し、半導体発光素子10i,jは、第i行目かつ第j列目の半導体発光素子である。以下の説明では、符号10の添え字を適宜省略する。列方向Yには、m個のアノード区間AL1~ALmが存在し、行方向Xには、k個のカソード区間CL1~CLkが存在する。各アノード配線8は、アノードドライバIC4に接続され、各カソード配線9は、カソードドライバIC5に接続されている。なお、2個のカソードドライバIC5が用いられる場合には、例えば、奇数行のカソード配線9が一方のカソードドライバIC5に接続され、偶数行のカソード配線9が他方のカソードドライバIC5に接続される。図3は、図2中のアノードドライバIC4およびカソードドライバIC5の構成を示す概略のブロック図である。図3では、簡略化のため、1本のアノード配線8と、1本のカソード配線9と、1個の半導体発光素子10とが代表的に示されている。アノードドライバIC4は、図示しない制御装置から供給される画像情報としての表示データ例えば、発光するまたは発光しないを意味する発光データDAに応じて、各アノード配線8に接続されている半導体発光素子10の列に、電流を供給する機能を有している。図3の例では、アノードドライバIC4は、シフトレジスタ12、ラッチ回路13、および駆動回路14を有する。シフトレジスタ12は、図示しない制御装置から供給されるシリアルな発光データDAを受け、当該シリアルな発光データをパラレルな発光データに変換して出力する。ラッチ回路13は、シフトレジスタ12の出力側に接続されており、シフトレジスタ12から出力されたパラレルな発光データをラッチする。駆動回路14は、ラッチ回路13の出力側に接続されており、ラッチ回路13の出力を増幅する。駆動回路14の出力側には、複数のアノード配線8が接続されている。カソードドライバIC5は、図示しない制御装置から供給されるクロックCLKおよびフレーム信号FSに基づき、各カソード配線9に接続されている半導体発光素子10の行を走査する機能を有し、例えばセレクト回路17を含む。[発光素子アレイの構成]図4は、図1の発光素子アレイ3の構成を示す概略平面図である。図4に示されるように、発光素子アレイ3は、列方向に延びる複数本のアノード配線8と、行方向に延びる複数本のカソード配線9と、2次元マトリクス状に配列された複数個の半導体発光素子10とを有する。各半導体発光素子10は、カソード配線9上に配置されている。具体的には、各カソード配線9上には、アノード配線8の本数分k個の半導体発光素子10が、行方向に並べて配置されている。各アノード配線8は、アノード配線引き出しパッド18に接続されており、当該アノード配線引き出しパッド18を介して、アノードドライバIC4とワイヤボンディング等で電気的に接続されている。また、各カソード配線9は、カソード配線引き出しパッド19に接続されており、当該カソード配線引き出しパッド19を介して、カソードドライバIC5とワイヤボンディング等で電気的に接続されている。図4において、破線Aで囲まれた箇所が、1つの発光装置11発光デバイスともいうに相当する。すなわち、発光装置11は、半導体発光素子10と、当該半導体発光素子10と電気的に接続されたアノード配線8およびカソード配線9とを含む。[発光装置の構成]図5は、図4における発光装置11の平面図である。図6aおよび図6bは、それぞれ図5の発光装置11の線分X1-X1’および線分Y1-Y1’における断面図である。COB2上には、絶縁膜20が形成されており、絶縁膜20上には、カソード配線9が所定のパターンで形成されている。絶縁膜20は、例えば、SiN、Al2O3、SiO2により形成されている。カソード配線9については、後に詳しく説明する。カソード配線9上には、半導体発光素子10が分子間力により接合されている。本例では、半導体発光素子10は、P型半導体層22、発光層23、およびN型半導体層24により構成されている。N型半導体層24の下面がカソード配線9の上面と接合され、これにより半導体発光素子10がカソード配線9と電気的に接続されている。半導体発光素子10は、具体的には、薄膜状であり、薄膜半導体発光素子である。半導体発光素子10は、例えば、AlInGaP系の4元混晶半導体材料、GaAs,AlAs,InAs,AlN,GaN,InN,InP,GaP,AlP等のIII-V属化合物半導体材料等を用いて、有機金属化学気相成長MOCVD:MetalOrganicChemicalVaporDeposition法等によるエピタキシャル成長により形成される。P型半導体層22と発光層23、および、発光層23とN型半導体層24とは、互いに接するように形成される。COB2上には、アノード配線8が、カソード配線9と直交するように所定のパターンで形成されている。アノード配線8は、例えば、Au,Ti/Pt/Au,Ti/Au,AuGeNi/Au,AuGe/Ni/Au等のAu系金属、あるいは、Al,Ni/Al,Ni/AlSiCu,Ti/Al等のAl系金属により形成されている。アノード配線8からは接続配線26が引き出されており、この接続配線26がP型半導体層22の上面とオーミック接合しており、これにより半導体発光素子10がアノード配線8と電気的に接続されている。アノード配線8とカソード配線9との間、ならびに、接続配線26と、カソード配線9、発光層23、およびN型半導体層24との間には、層間絶縁膜25が形成されている。層間絶縁膜25は、例えば、SiN、Al2O3、SiO2により形成されている。[カソード配線]以下、カソード配線9について説明する。カソード配線9と半導体発光素子10との分子間力による接合について、十分な接合力を得る観点より、カソード配線9の表面の平坦性は高いことが望ましく、カソード配線9の表面のラフネスは5nm以下であることが望ましい。ここで、ラフネスとは、具体的には、配線表面の微小領域例えば5μm角の領域における山ピークと谷バレーとの典型的な高低差を意味する。また、ラフネスは、具体的には、原子間力顕微鏡AFM:AtomicForceMicroscopeを用いて測定される。カソード配線を例えばAuやAlにより形成した場合、カソード配線に対して高熱処理例えば250°C以上の熱処理を行うと、カソード配線表面に数十nm~数百nmのヒロックおよびボイドが出現する。これは、金属に高熱が加わることによる多結晶化が原因である。高熱処理は、例えば、アノード配線やカソード配線と接触する半導体層とのコンタクト抵抗値を低くする工程や、層間絶縁膜を形成する工程等で行われ、プロセス上避けることが難しい。AuやAlを用いた場合でも、高熱処理前であれば、表面ラフネスが5nm以下となるようにカソード配線を形成することができ、カソード配線と半導体発光素子との分子間力による接合が可能である。しかし、接合後の高熱処理によって、金属の多結晶化によりカソード配線と半導体発光素子との分子間力が弱まり、半導体発光素子がカソード配線から剥離してしまう。一方、カソード配線と半導体発光素子との接合を行う前の工程において、カソード配線を高熱処理した場合には、この高熱処理によりヒロックやボイドが出現し、カソード配線表面のラフネスが大きくなり、分子間力による接合が不可能となる。本実施の形態では、カソード配線の表面のラフネスを抑える観点より、具体的にはカソード配線の高熱処理後の表面のラフネスを5nm以下に抑える観点より、カソード配線9はAuGeNi層21を含み、半導体発光素子10は当該AuGeNi層21の表面上に分子間力により接合される。上記AuGeNi層21は、Auを主成分としており、表面のラフネスを抑える等の観点より、AuとGeとNiとの混合比は、86~94wt:3~7wt:3~7wtであることが望ましく、本例では90wt:5wt:5wtである。本例では、カソード配線9は、AuGeNi層21を表面層として含み、半導体発光素子10は、カソード配線9のAuGeNi層21の表面に直接接合されている。カソード配線9は、図6の例ではAuGeNi層21のみの単層構造であるが、複数の層が積層された積層構造であってもよい。[発光素子アレイおよび発光装置の製造方法]以下、図5および図6を参照して、発光素子アレイ30および発光装置11の製造方法の一例を説明する。まず、COB2上に、プラズマCVD法、スパッタ法、熱酸化法等により、SiN、Al2O3、SiO2等の絶縁膜20を成膜する。次に、絶縁膜20上に、リソグラフィー法、およびスパッタリング法または金属蒸着法等により、AuGeNiからなるカソード配線9をパターニング形成する。この場合、スパッタリング法の方が、金属蒸着法よりも金属粒子が細かいことから望ましい。次に、カソード配線9上の所定の位置に、分子間力を用いて半導体発光素子10を接合する。例えば、半導体発光素子10は、別の基板上に形成され、当該基板から分離されて、カソード配線9に接合される。次に、カソード配線9および半導体発光素子10が配置されたCOB2上に、プラズマCVD法、スパッタリング法、熱酸化法等により、層間絶縁膜25を所定のパターンに成膜する。次に、層間絶縁膜25が形成されたCOB2上に、リソグラフィー法、およびスパッタリング法または金属蒸着法等により、アノード配線8および接続配線26をパターニング形成する。[画像表示装置の動作]以下、画像表示装置1の動作の一例を説明する。図1の画像表示装置1において、発光素子アレイ3のドットマトリクスの駆動はパッシブ型で行われる。具体的には、図2において、カソードドライバIC5は、カソードチャネルCch1~Cchmを図中下から上方向へ走査する。すなわち、カソードドライバIC5は、カソードチャネルを1つずつ順番に選択する。一方、アノードドライバIC4は、画像情報に応じた電流を各アノードチャネルのアノード配線8に出力する。このアノードドライバIC4からの電流は、カソードドライバIC5により選択されたカソードチャネルに対応する半導体発光素子10およびカソード配線9を経てカソードドライバIC5へ引き込まれる。したがって、ある時刻においては、カソードドライバIC5により選択されたカソードチャネルのカソード配線9上の複数の半導体発光素子10のみが、画像情報に応じた輝度で発光する。より詳しく説明すると、図示しない制御装置は、表示すべき情報の入力を受けると、当該情報に応じて、シリアルな発光データをアノードドライバIC4に供給する。当該シリアルな発光データは、アノードドライバIC4内のシフトレジスタ12に順次格納される。シフトレジスタ12に格納されたシリアルな発光データは、シフトレジスタ12によりパラレルな発光データに変換された後、ラッチ回路13に格納される。ここで、パラレルな発光データは、発光素子アレイ3の特定の行例えば第1行目に含まれる複数の半導体発光素子10の各々に対応する。ラッチ回路13からは、格納されたパラレルな発光データに応じたパラレルな出力信号が出力される。当該パラレルな出力信号は駆動回路14で増幅され、駆動回路14から発光データに応じた定電流が各アノード配線8に供給される。一方、カソードドライバIC5内のセレクト回路17は、図示しない制御装置から供給されるクロックCLKおよびフレーム信号FSに基づき、発光素子アレイ3の特定の行例えば第1行目のカソード配線9を選択する。これにより、アノードドライバIC4からの駆動電流が、各アノード配線8、特定の行の各半導体発光素子10、および特定の行のカソード配線9を通ってカソードドライバIC5に流れる。これにより、特定の行の各半導体発光素子10が、発光データに応じて発光する。上記の発光動作がカソード配線9の本数分すなわち発光素子アレイ3の行数分だけ繰り返され、表示すべき情報を含む1画面分の画像の光が出射される。[カソード配線の表面の観察結果]以下、カソード配線の表面のAFMによる観察結果を示す。ここでは、AFMとして、Siiナノテクノロジーズ社製のL-トレースIIを用い、DFMDynamicForceMicroscopeモードタッピングモードともいうで観察を行った。本実施の形態に係るカソード配線として、混合比90wt:5wt:5wtのAuGeNiを使用し、スパッタリング装置によりカソード配線を作成した。そして、当該カソード配線に対して高熱処理350°Cで1時間を施した。この高熱処理の前後において、カソード配線の表面の5μm角の領域をAFMで観察した。図7および図8は、それぞれ、本実施の形態に係るカソード配線の高熱処理前および高熱処理後の表面の観察結果を示している。図7aおよび図8aは、カソード配線の表面のAFM像を示し、図7bおよび図8bは、AFMにより得られたカソード配線の表面の断面形状を示す。図7cには、図7bにおける、位置P1の高さZ1、位置P2の高さZ2、位置P1と位置P2との高低差、および位置P1と位置P2との距離が示されている。図8cには、図8bにおける、位置P3の高さ、位置P4の高さ、位置P3と位置P4との高低差、および位置P3と位置P4との距離が示されている。比較例に係るカソード配線として、Auを使用し、スパッタリング装置によりカソード配線を作成した。そして、当該カソード配線に対して高熱処理350°Cで1時間を施した。この高熱処理の前後において、カソード配線の表面の5μm角の領域をAFMで観察した。図9は、比較例に係るカソード配線の高熱処理後の表面の観察結果を示している。図9aは、カソード配線の表面のAFM像を示し、図9bは、AFMにより得られたカソード配線の表面の断面形状を示す。図9cの表の第1行目には、図9bにおける、位置P5の高さ、位置P6の高さ、位置P5と位置P6との高低差、および位置P5と位置P6との距離が示されている。図9cの表の第2行目には、図9bにおける、位置P7の高さ、位置P8の高さ、位置P7と位置P8との高低差、および位置P7と位置P8との距離が示されている。なお、比較例に係るカソード配線の高熱処理前の表面の観察結果は、本実施の形態に係るカソード配線の高熱処理前の表面の観察結果と同様であった。図9に示される観察結果から、Auからなる比較例に係るカソード配線では、高熱処理後において、ヒロック図9aの白色部分およびボイド図9aの黒色部分が出現しており、ラフネスが5nmを大きく超えており、分子間力による接合が不可能であることが分かる。なお、このようなヒロックおよびボイドは200°C程度から発生し、250°C~400°Cの高熱処理を施した場合には、上記350°Cの場合と同様の結果が得られる。一方、図8に示される観察結果から、AuGeNiからなる本実施の形態に係るカソード配線では、高熱処理後において、ヒロックおよびボイドは出現しておらず、ラフネスは5nm以下であり、分子間力による接合が可能であることが分かる。これは、不純物を加え合金化させたことにより、純金属に比べて、分子の移動が抑制され、ヒロックやボイドが出現しにくい状態となったためと考えられる。[効果]以上のとおり、本実施の形態1では、発光装置は、AuGeNi層を含む配線と、当該AuGeNi層の表面上に分子間力により接合され、配線と電気的に接続された半導体発光素子とを有する。本実施の形態1によれば、半導体発光素子からの放熱性が高い発光装置が得られる。具体的には、配線にAuGeNiを使用することにより、高熱処理時のヒロックやボイドの出現を抑制し、配線表面のラフネスを5nm以下に抑えることが可能となる。これにより、半導体発光素子と配線とを分子間力により直接接合することが可能となり、特許文献1のように平坦化絶縁膜を介して接合する構成と比較して、放熱性が向上し、半導体発光素子の自己発熱による当該素子の特性や寿命の悪化を低減することが可能となる。特に、基板上に半導体発光素子を集積化したデバイスにおいては、近年の高集積化に伴い、半導体発光素子の自己発熱が当該素子の特性および寿命等に与える影響が大きくなっていることから、放熱性の向上により得られる効果が大きい。実施の形態2.図10は、実施の形態2における発光装置のカソード配線の層構造を示す断面図である。本実施の形態2における発光装置は、実施の形態1における発光装置に対し、カソード配線の構造が異なっており、その他の部分については略同様である。以下の説明では、実施の形態1と同様の部分については説明を省略または簡略化し、実施の形態1と同一または対応する要素については同一の符号を付す。本実施の形態では、カソード配線9は、AuGeNi層30と、AuGeNi層30よりも導電性が高い金属層31とが積層された構造を有する。AuGeNi層30は、例えば、混合比90wt:5wt:5wtのAuGeNiを用いて形成された層である。金属層31は、例えば、Au系金属やAl系金属等の層である。図10の例では、カソード配線9は、AuGeNi層30と金属層31とが交互に形成された層構造を有し、表面層としてAuGeNi層30を有する。カソード配線9の抵抗を小さくする観点より、カソード配線9の全体の膜厚は、大きいことが望ましく、例えば300nm以上であることが望ましい。一方、製造コストの観点より、カソード配線9の全体の膜厚は、小さいことが望ましく、例えば1000nm以下であることが望ましい。一例では、カソード配線9は、膜厚50nmのAuGeNi層30と、膜厚50nmの金属層31とが交互に積層された合計10層の層構造を有し、カソード配線9の全体の膜厚は500nmである。以上のとおり、本実施の形態2では、配線は、AuGeNi層と、AuGeNi層よりも導電性が高い金属層とが積層された構造を有する。このため、本実施の形態2によれば、配線表面のラフネスを抑制しつつ、AuGeNi層のみの場合と比較して配線の抵抗を低くすることができる。これにより、系全体の駆動電圧を抑え、系全体の発熱量を小さくすることができ、系全体の発熱による半導体発光素子の特性や寿命等の劣化を低減することができる。なお、上記の説明では、AuGeNi層30を表面層としたが、金属層31を表面層とすることも可能である。AuGeNi層30の表面のラフネスが小さいことから、当該AuGeNi層30の表面上にAuやAl等の金属層31を薄く形成すれば、配線表面のラフネスを5nm以下に抑えることが可能である。そして、金属層31を表面層とする場合には、金属層31の膜厚は、高熱処理後の配線表面のラフネスが5nm以下となるよう薄く調整され、望ましくは100nm以下であり、より望ましくは50nm以下である。実施の形態3.図11は、実施の形態3における発光装置のカソード配線の層構造を示す断面図である。本実施の形態3における発光装置は、実施の形態1における発光装置に対し、カソード配線の構造が異なっており、その他の部分については略同様である。以下の説明では、実施の形態1と同様の部分については説明を省略または簡略化し、実施の形態1と同一または対応する要素については同一の符号を付す。本実施の形態3では、カソード配線9のAuGeNi層40上には、半導体発光素子10からの光を反射する反射金属層41が形成されており、半導体発光素子10は、当該反射金属層41の表面に分子間力により接合されている。AuGeNi層40は、例えば、混合比90wt:5wt:5wtのAuGeNiを用いて形成される。反射金属層41は、半導体発光素子10からの光具体的には発光層23から出射されN型半導体層24を透過してきた光を良好に反射する金属材料により形成される。具体的には、反射金属層41は、半導体発光素子10からの光に対してAuGeNi層40よりも高い反射率を有するように構成される。反射金属層41の材料は、半導体発光素子10から放出される光の波長に応じて選択されればよい。例えば、青系の波長450~500nmなど、光の波長が550nm以下である場合には、反射金属層41の材料としては、結晶格子が大きく短波長側の光を吸収してしまうAu系金属よりも、当該波長の光に対する反射率が高いAl,Ni/Al,Ni/AlSiCu,Ti/Al等のAl系金属が好適に使用される。赤系の光など、長波長側の光であれば、Au系金属が使用されてもよい。AuGeNi層40の表面のラフネスが小さいことから、当該AuGeNi層40の表面上に反射金属層41を薄く形成すれば、配線表面のラフネスを5nm以下に抑えることが可能である。そして、反射金属層41の膜厚は、高熱処理後の配線表面のラフネスが5nm以下となるよう薄く調整される。例えば、反射金属層41の材料としてAlを用いる場合には、反射金属層41の膜厚は、ラフネスを抑える観点より、望ましくは100nm以下であり、より望ましくは50nm以下である。一方、光を反射するためにはある程度の膜厚が必要であり、光の反射の観点からは、反射金属層41の膜厚は、望ましくは10nm以上であり、より望ましくは20nm以上である。一例では、反射金属層41の膜厚は、30nmである。なお、反射金属層41の材料としてAuを用いる場合、反射金属層41の膜厚は、上記Alと同様の範囲であればよいが、Alの方がAuよりもラフネスが大きくなることから、Alの場合よりも厚く形成されてもよい。以上のとおり、本実施の形態3では、配線のAuGeNi層上に、半導体発光素子からの光を反射する反射金属層が形成される。本実施の形態3によれば、配線表面のラフネスを抑制しつつ、半導体発光素子から配線方向へ出射される光を反射金属層で反射することができ、光取り出し効率の向上を図ることができる。実施の形態4.図12は、実施の形態4における発光装置の平面図である。図13aおよび図13bは、それぞれ図12の発光装置の線分X2-X2’および線分Y2-Y2’における断面図である。この発光装置は、実施の形態1における発光装置に対し、カソード配線9上に平坦化層51が設けられている点が異なっており、その他の部分については略同様である。以下の説明では、実施の形態1と同様の部分については説明を省略または簡略化し、実施の形態1と同一または対応する要素については同一の符号を付す。本実施の形態4では、カソード配線9のAuGeNi層50の表面上に、当該AuGeNi層50の表面を平坦化する平坦化層51が形成されており、半導体発光素子10は、当該平坦化層51の表面に分子間力により接合されている。すなわち、半導体発光素子10は、カソード配線9のAuGeNi層50の表面上に平坦化層51を介して接合されている。平坦化層51は、例えば、有機絶縁膜や無機絶縁膜等である。平坦化層51には、カソード配線9の一部を露出させるためのコンタクトホール52が形成されており、半導体発光素子10のN型半導体層24と、カソード配線9のうちコンタクトホール52により露出した部分とは、接続配線53によって電気的に接続されている。接続配線53は、例えば、Au,Ti/Pt/Au,Ti/Au,AuGeNi/Au,AuGe/Ni/Au等のAu系金属、あるいは、Al,Ni/Al,Ni/AlSiCu,Ti/Al等のAl系金属等を用いて、金属蒸着法またはスパッタリング法等によりパターニング形成される。以上のとおり、本実施の形態4では、配線のAuGeNi層上に当該AuGeNi層の表面を平坦化する平坦化層が形成され、半導体発光素子は、当該平坦化層の表面に分子間力により接合される。このため、本実施の形態4によれば、AuGeNi層の表面のラフネスが比較的大きな場合等において、半導体発光素子の分子間力による接合を安定化させることができる。例えば、生成粒子が比較的大きな金属蒸着法等の方法で配線を形成する場合など、配線表面のラフネスが5nmを超えるような場合に、平坦化層を形成することにより、安定した接合を得ることが可能となる。一方、AuGeNi層の表面のラフネスは、AuやAlの層のラフネスよりも小さいので、AuやAlの層を平坦化する場合と比較して、平坦化層の膜厚を非常に薄く設定することができる。例えば、AuやAlの層の平坦化に必要な平坦化層の膜厚は1μm以上であるが、本実施の形態では、平坦化層の膜厚は100nm以下でよい。このように、平坦化層の膜厚を非常に薄くできるため、平坦化層による放熱性の低下を抑制でき、半導体発光素子の自己発熱による当該素子の特性や寿命の悪化を低減することができる。なお、本発明は、上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の態様で実施することができる。例えば、上記実施の形態では、カソード配線上に半導体発光素子が接合される構成を例示したが、アノード配線上に半導体発光素子が分子間力により接合される構成であってもよい。また、上記実施の形態では、複数の半導体発光素子が2次元アレイ状に配列された発光素子アレイを例示したが、複数の半導体発光素子が1次元アレイ状に配列された発光素子アレイが構成されてもよい。具体的には、AuGeNi層を含む1本以上の配線と、当該1本以上の配線上に1次元アレイ状に配列された複数の半導体発光素子とを有する発光素子アレイであって、各半導体発光素子が、対応する配線のAuGeNi層の表面上に分子間力により接合され、対応する配線と電気的に接続されている発光素子アレイが構成されてもよい。例えば、AuGeNi層を含む1本のカソード配線と、当該カソード配線上に1次元アレイ状に配列された複数の半導体発光素子と、それぞれ対応する半導体発光素子と電気的に接続された複数本のアノード配線とを有する発光素子アレイであって、各半導体発光素子が、カソード配線のAuGeNi層の表面上に分子間力により接合されている発光素子アレイが構成されてもよい。当該構成において、複数本のアノード配線は、例えばカソード配線と平行に形成される。また、上記実施の形態では、画像表示装置を例示したが、本発明は他の装置にも適用可能である。例えば、上述した複数の半導体発光素子が1次元アレイ状に配列された発光素子アレイは、プリンタ等の画像形成装置における露光装置に適用可能である。すなわち、上述した複数の半導体発光素子が1次元アレイ状に配列された発光素子アレイと、当該発光素子アレイに含まれる1本以上の配線を介して上記複数の半導体発光素子と電気的に接続され、画像情報に基づいて上記複数の半導体発光素子を駆動する駆動部とを有する露光装置が構成されてもよい。また、当該露光装置と、当該露光装置に含まれる複数の半導体発光素子からの光が照射されて静電潜像が形成される感光体とを有する画像形成装置が構成されてもよい。"