第1のトランジスタと、ゲートが第1の配線に電気的に接続され、ソース又はドレインの一方が前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、ソース又はドレインの他方が画素電極に電気的に接続された第2のトランジスタと、ゲートが第2の配線に電気的に接続され、ソース又はドレインの一方が前記第1のトランジスタのソース又はドレインの前記一方と電気的に接続され、ソース又はドレインの他方が前記第1のトランジスタのゲートと電気的に接続された第3のトランジスタと、第1の電極が前記第1のトランジスタのゲートに電気的に接続された第1の容量素子と、第1の電極が前記第1の容量素子の第2の電極に電気的に接続され、第2の電極が前記第1のトランジスタのソース又はドレインの他方に電気的に接続された第2の容量素子と、ゲートが第3の配線に電気的に接続され、ソース又はドレインの一方が前記第1の容量素子の前記第2の電極に電気的に接続された第4のトランジスタとを画素内に有し、前記第1のトランジスタの導電型はPチャネル型であり、前記第1のトランジスタは、前記第2のトランジスタを介して前記画素電極に供給される電流を制御する機能を有し、前記第4のトランジスタは、前記第1の容量素子の前記第2の電極に映像信号電圧が入力されるか否かを制御する機能を有し、前記第1の配線は、前記第2のトランジスタの導通又は非導通を制御する信号を伝えることができる機能を有し、前記第2の配線は、前記第3のトランジスタの導通又は非導通を制御する信号を伝えることができる機能を有し、前記第3の配線は、前記第4のトランジスタの導通又は非導通を制御する信号を伝えることができる機能を有することを特徴とする表示装置。しかし、前述の構成の場合、容量手段509、510の容量値がばらついた場合には、TFT506のドレイン電流IDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けにくい構成によって、TFTのしきい値ばらつきを補正することの出来る構成の画素を用いた半導体装置を提供することを目的とする。前述の方法によると、TFT506のドレイン電流IDSは、2つの容量手段509、510の容量値に依存していた。つまり、しきい値を保持している状態図6Cから、映像信号の書き込み図6Dに移るとき、容量手段C1、C2間においては電荷の移動がある。つまり、C1の両電極間の電圧と、C2の両電極間の電圧とは、図6C→図6Dにおいて変化する。そのとき、C1、C2の容量値にばらつきがあると、C1の両電極間の電圧と、C2の両電極間の電圧もまたばらつくことになる。本発明においては、映像信号にしきい値をそのまま上乗せすることによって補正を行うことが出来るため、容量手段を用いてしきい値を保存した後に映像信号を入力する過程において、容量手段において電荷の移動がなく、容量手段の両電極間の電圧が変化しない。よって、ドレイン電流が容量値のばらつきによる影響を受けないようにすることが出来る。また、本発明におけるトランジスタとしては、主としてTFTを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、SOI技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたTFTや、アモルファスシリコンを用いたTFTとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。本発明の構成を以下に記す。前記画素は、電流供給線と、第1乃至第3のトランジスタと、容量手段とを有し前記容量手段の第1の電極は、前記第1のトランジスタのゲート電極および、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第2の電極は、前記第1のトランジスタの第1の電極および、前記第3のトランジスタの第1の電極と電気的に接続され、第1の期間において、前記第2、第3のトランジスタが導通して、前記第1、第2のトランジスタを介して前記容量手段に電荷を蓄積し、第2の期間において、前記第3のトランジスタが非導通となり、前記第2のトランジスタが導通して、前記容量手段に保持される電圧を、前記第1のトランジスタのしきい値電圧に等しくし、第3の期間において、前記第2、第3のトランジスタが非導通となり、前記容量手段の第2の電極より、映像信号が入力され、第4の期間において、前記第2のトランジスタが非導通となり、前記第3のトランジスタが導通して、前記第1、第3のトランジスタのソースドレイン間を電流が流れることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量の第2の電極は、前記第2のトランジスタのゲート電極および、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第4のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極および、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と伝記的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第4のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記容量手段の第2の電極もしくは、前記第2のトランジスタの第2の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極および、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と伝記的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第4のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記容量手段の第2の電極もしくは、前記第2のトランジスタの第2の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第1のトランジスタと、前記第4のトランジスタとは、互いに逆の極性であることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極kは、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第4のトランジスタのゲート電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの第2の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第2のトランジスタと、前記第4のトランジスタとは同一極性であることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第4のトランジスタのゲート電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの第2の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第2のトランジスタと、前記第4のトランジスタとは同一極性であることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第4のトランジスタのゲート電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの第2の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続され、前記第6のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第4のトランジスタのゲート電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの第2の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続され、前記第6のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第4のトランジスタのゲート電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの第2の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続され、前記第6のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、前記電流供給線と、前記第4のトランジスタの第1の電極との間、もしくは前記第4のトランジスタの第2の電極と、前記発光素子の第1の電極との間に設けられていることを特徴としている。本発明の半導体装置は、請求項10に記載の半導体装置は、前記第4のゲート信号線にパルスを入力して前記第6のトランジスタを導通し、前記第4のトランジスタのゲートソース間電圧を0とする機能を有することを特徴としている。本発明の半導体装置は、請求項11に記載の半導体装置は、前記第4のゲート信号線にパルスを入力して前記第6のトランジスタを導通し、前記容量手段に保持された電荷を解放する機能を有することを特徴としている。本発明の半導体装置は、前記第4のゲート信号線にパルスを入力して前記第6のトランジスタを非導通とし、前記電流供給線から、前記発光素子に供給される電流を遮断する機能を有することを特徴としている。本発明の半導体装置は、請求項10乃至請求項15のいずれか1項に記載の半導体装置において、前記第2のトランジスタと、前記第4のトランジスタとは同一極性であることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第5のトランジスタのゲート電極および第1の電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第4のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第6のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、前記容量手段の第1の電極と前記第5のトランジスタの第1の電極との間もしくは、前記第3のトランジスタの第1の電極と前記第5のトランジスタの第2の電極との間もしくは、前記第3のトランジスタの第1の電極と前記第5のトランジスタのゲート電極との間のいずれかに設けられていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、前記容量手段の第2の電極は、前記第2のトランジスタのゲート電極と、前記第5のトランジスタのゲート電極および第1の電極と、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第3のトランジスタの第2の電極および、前記第4のトランジスタの第1の電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第6のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記容量手段の第1の電極と前記第5のトランジスタの第1の電極との間もしくは、前記第3のトランジスタの第1の電極と前記第5のトランジスタの第2の電極との間もしくは、前記第3のトランジスタの第1の電極と前記第5のトランジスタのゲート電極との間のいずれかに設けられていることを特徴としている。本発明の半導体装置は、前記第3のトランジスタと、前記第6のトランジスタとは同一極性であることを特徴としている。本発明の半導体装置は、前記発光素子の第2の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第5のトランジスタの第2の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第5のトランジスタの第2の電極は、当該画素を制御する前記ゲート信号線を除くいずれか1本のゲート信号線と伝記的に接続されていることを特徴としている。本発明の半導体装置は、前記画素は、前記第1のトランジスタの第2の電極と、ある一定電位との間に設けられ、前記ソース信号線より入力される映像信号の保持を行う保持容量手段を有することを特徴としている。本発明の半導体装置の駆動方法は、発光素子が備えられた画素を有する半導体装置の駆動方法であって、前記画素は、ソース信号線と、電流供給線と、発光素子に所望の電流を供給するトランジスタと、発光素子と、容量手段とを少なくとも有し、前記容量手段に電荷を蓄積する第1のステップと、前記容量手段の両電極間の電圧を、前記トランジスタのしきい値電圧に等しい電圧に収束する第2のステップと、前記ソース信号線より映像信号を入力する第3のステップと、前記映像信号の電位に、前記しきい値電圧を加えて、前記トランジスタのゲート電極に印加し、前記トランジスタを介して、電流を前記発光素子に供給し、発光する第4のステップとを有し、少なくとも前記第3のステップにおいて、前記容量手段の両電極間の電圧が一定であることを特徴としている。本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常に画齟ごとのTFTのしきい値ばらつきを補正することが出来る。従来例と比べても、より簡単な動作原理に基づいており、さらに素子数等が大きく増加することがないため、開口率等が低くなる心配もなく、大変効果的といえる。図1に、本発明の一実施形態を示す。ソース信号線101、第1~第3のゲート信号線102~104、第1~第4のTFT105~108、容量手段109、EL素子110、電流供給線111、電源線112を有する。第1のTFT105のゲート電極は、第1のゲート信号線102に接続され、第1の電極は、ソース信号線101に接続され、第2の電極は、容量手段109の第1の電極に接続されている。容量手段109の第2の電極は、第2のTFT106のゲート電極と、第3のTFT107の第1の電極とに接続されている。第2のTFT106の第1の電極は、電流供給線111に接続され、第2の電極は、第3のTFT107の第2の電極と、第4のTFT108の第1の電極とに接続されている。第3のTFT107のゲート電極は、第2のゲート信号線103に接続されている。第4のTFT108のゲート電極は、第3のゲート信号線104に接続され、第2の電極は、EL素子110の第1の電極に接続されている。EL素子110の第2の電極には、電源線112によって一定電位が与えられ、電流供給線111とは互いに電位差を有する。また、図1に点線で示すように、容量手段113を、第1のTFT105の第2の電極と、電流供給線111との間に設け、映像信号を保持するための容量として用いても良い。図1および図2~を用いて、動作について説明する。図1は、ソース信号線101、第1~第3のゲート信号線102~104に入力される映像信号およびパルスのタイミングを示しており、図2に示す各動作にあわせて、I~VIIIの区間に分割している。また、図1に示した構成においては、第1のTFT105および第3のTFT107はNチャネル型、第2のTFT106および第4のTFT108はPチャネル型としている。図5に示したように、全てPチャネル型のTFTを用いて構成することも可能であるが、第1のTFT105および第3のTFT107は、単なるスイッチング素子として用いているので、極性はどちらでも良く、ここではNチャネル型としている。Nチャネル型TFTにおいては、ゲート電極にHレベルが入力されてONし、Lレベルが入力されてOFFするものとする。Pチャネル型TFTにおいては、ゲート電極にLレベルが入力されてONし、Hレベルが入力されてOFFするものとする。まず、第1のゲート信号線102がHレベルとなり、第1のTFT105がONする。続いて第2のゲート信号線103がHレベル、第3のゲート信号線104がLレベルとなり、第3のTFT107、第4のTFT108がONする。ここで、図2に示すように、容量手段109が充電され、容量手段109が保持する電圧が、第2のTFT106のしきい値を上回ったところで、第2のTFT106がONする。続いて、図2に示すように、第3のゲート信号線104がHレベルとなって、第4のTFT108がOFFする。すると、容量手段109に貯まっていた電荷が再び移動し、容量手段109に保持される電圧は、やがてVthに等しくなる。すなわち、第2のTFT106のゲートソース間電圧がVthに等しくなり、第2のTFT106はOFFする。その後、第2のゲート信号線103がLレベルとなり、第3のTFT107がOFFする。この動作により、図2に示すように、容量手段109においてVthが保持される。続いて、図2に示すように、映像信号の入力が行われる。ソース信号線101に映像信号が出力されて、その電位はVDDから映像信号の電位VDataとなる。ここで、容量手段109においては、先程のVthがそのまま保持されており、容量手段109に保持された電荷の移動はない。よって、容量手段109の両電極間の電圧も変化しない。そのため、第2のTFT106のゲート電極の電位は、ソース信号線101から入力される映像信号電位VDataに、さらにしきい値Vthを加えた電位となる。ここでは、TFT106はPチャネル型であり、しきい値Vthは負の値であるから、実際はVDataよりもVthだけ低い値となる。よって第2のTFT106がONする。やがて映像信号の書き込みが完了すると、図2に示すように、第1のゲート信号線102がLレベルとなり、第1のTFT105がOFFする。その後、ソース信号線への映像信号の出力も終了し、その電位はVDDに戻る。続いて、第3のゲート信号線104がLレベルとなり、第4のTFT108がONし、EL素子に図2に示すように電流が流れることによってEL素子が発光する。このときEL素子に流れる電流の値は、第2のTFT106のゲートソース間電圧に従ったものであり、ゲートソース間電圧は、VDD-VDataVthである。ここで仮に、第2のTFT106のしきい値Vthが各画素における第2のTFT106間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段109に保持される。よって、EL素子110の輝度は、しきい値のばらつきに影響されることがない。以上のような動作によって、映像信号の書き込みから発光を行う。本発明においては、容量手段109の容量結合によって、映像信号の電位を、第2のTFT106のしきい値分だけオフセットすることが出来る。つまり、容量手段109の大きさには依存しない。よって、前述のように他の素子の特性ばらつき等に影響されることなく、正確にしきい値補正を行うことが可能である。図25ABに、従来例と本発明におけるしきい値補正の動作を簡単に説明する図を示す。図25Aにおいては、映像信号入力の際、2つの容量手段C1、C2間において電荷が保存され、かつ電荷の移動が生ずるため、EL素子に電流を供給するTFTのゲートソース間電圧VGSは、図25Aのiiiに示すように、容量値C1、C2を項に含む式で表される。よって、容量値C1、C2にばらつきが生じた場合、TFTのゲートソース間電圧がばらつくことになる。これに対して本発明の場合、容量手段において電荷が保存されるが、映像信号入力の際、電荷の移動が生じない。つまり、映像信号の電位にしきい値電圧を上乗せした電位がそのままTFTのゲート電極に印加されるため、よりTFTのゲートソース間電圧をばらつきにくくすることが出来る。なお、図2Bに示す電荷の充電において、容量手段109には、完全にVthに等しいだけの電荷を貯める必要はなく、Vthα程度で、第2のTFT106が完全にOFFする必要はない。画素毎のTFTのしきい値ばらつきが補正できる程度の電圧が保持されていれば良い。なお、本実施形態において示した構成におけるTFTの極性はあくまでも一例であり、その極性を限定するものではないことを付記する。以下に、本発明の実施例について記載する。本実施例においては、映像信号にアナログ映像信号を用いて表示を行う半導体装置の構成について説明する。図7に、半導体装置の構成例を示す。基板701上に、複数の画素がマトリクス状に配置された画素部702を有し、画素部周辺には、ソース信号線駆動回路703および、第1~第3のゲート信号線駆動回路704~706を有している。図7においては、3組のゲート信号線駆動回路を用い、図1に示した画素における第1~第3のゲート信号線を制御するものである。ソース信号線駆動回路703、第1~第3のゲート信号線駆動回路704~706に入力される信号は、フレキシブルプリント基板707を介して外部より供給される。図7に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ711、バッファ712、サンプリング回路713を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。ソース信号線駆動回路の動作について説明する。図8に、より詳細な構成を示したので、そちらを参照する。シフトレジスタ801は、フリップフロップ回路802等を複数段用いてなり、クロック信号、クロック反転信号、スタートパルスが入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。シフトレジスタ801より出力されたサンプリングパルスは、バッファ803等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路804は、サンプリングスイッチ805を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ805がONし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。続いて、ゲート信号線駆動回路の動作について説明する。図7に示した、第1および第2のゲート信号線駆動回路704、705についての詳細な構成を図8に示した。第1のゲート信号線駆動回路は、シフトレジスタ回路811、バッファ812を有し、クロック信号、クロック反転信号、スタートパルスに従って駆動される。第2のゲート信号線駆動回路は、シフトレジスタ回路813、バッファ814を有し、クロック信号、クロック反転信号、スタートパルスに従って駆動される。シフトレジスタ~バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第1のゲート信号線駆動回路によって、第1のゲート信号線G11、G21、、Gm1が順次選択され、第2のゲート信号線駆動回路によって、第2のゲート信号線G12、G22、、Gm2が順次選択される。図示していないが、第3のゲート信号線駆動回路についても第1、第2のゲート信号線駆動回路と同様であり、第3のゲート信号線G13、G23、、Gm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。なお、ここではシフトレジスタの一例として、フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。本実施例においては、映像信号にデジタル映像信号を用いて表示を行う半導体装置の構成について説明する。図9に、半導体装置の構成例を示す。基板901上に、複数の画素がマトリクス状に配置された画素部902を有し、画素部周辺には、ソース信号線駆動回路903および、第1~第3のゲート信号線駆動回路904~906を有している。図9においては、3組のゲート信号線駆動回路を用い、図1に示した画素における第1~第3のゲート信号線を制御するものである。ソース信号線駆動回路903、第1~第3のゲート信号線駆動回路904~906に入力される信号は、フレキシブルプリント基板907を介して外部より供給される。図9に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ911、第1のラッチ回路912、第2のラッチ回路913、D/A変換回路914を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。第1~第3のゲート信号線駆動回路904~906については、実施例1にて示したものと同様で良いので、ここでは図示および説明を省略する。ソース信号線駆動回路の動作について説明する。図10に、より詳細な構成を示したので、そちらを参照する。シフトレジスタ1001は、フリップフロップ回路1010等を複数段用いてなり、クロック信号、クロック反転信号、スタートパルスが入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。シフトレジスタ1001より出力されたサンプリングパルスは、第1のラッチ回路1002に入力される。第1のラッチ回路1002には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は3ビット入力されており、各ビットの映像信号を、それぞれの第1のラッチ回路において保持する。1つのサンプリングパルスによって、ここでは3つの第1のラッチ回路が並行して動作する。第1のラッチ回路1002において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路1003にラッチパルスが入力され、第1のラッチ回路1002に保持されていたデジタル映像信号は、一斉に第2のラッチ回路1003に転送される。その後、第2のラッチ回路1003に保持されたデジタル映像信号は、1行分が同時に、D/A変換回路1004へと入力される。第2のラッチ回路903に保持されたデジタル映像信号が定電流回路904に入力されている間、シフトレジスタ901においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、1フレーム分の映像信号の処理を行う。D/A変換回路1004においては、入力されるデジタル映像信号をデジタル-アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。前記の動作が、1水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。なお、実施例1においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。実施例2においては、デジタル映像信号はD/A変換回路によってデジタル-アナログ変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図10に示すように、D/A変換回路を必要とせず、階調表現は、EL素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第1および第2のラッチ回路も1ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。また、時間階調方式によって階調表現を行う場合、図1において、第4のTFT108を消去用TFTとして用いることが出来る。この場合、第4のTFT108は、消去期間中を通じてOFFしている必要があり、そのためには、第3のゲート信号線104は、消去用ゲート信号線駆動回路を用いて制御する。通常、ゲート信号線を選択するゲート信号線駆動回路の場合、1水平期間内に1つもしくは複数のパルスを出力するが、消去用ゲート信号線駆動回路の場合、消去期間中は継続して第4のTFT108をOFFさせつづけなければならないため、独立した駆動回路を用いる。ここまで紹介した半導体装置においては、第1~第3のゲート信号線を制御するために、第1~第3のゲート信号線駆動回路をそれぞれ動作させることによって行っていた。このような構成とするメリットとしては、各ゲート信号線の選択タイミングを独立して変更させることが出来るため、様々な駆動方法に対してある程度の対応が可能な点がある。反面、基板内で駆動回路の占有面積が増大するため、表示領域の周辺が大きくなる、すなわち狭額縁化が困難となるデメリットがある。図11は、そのような問題を解決するための一構成例を示している。図11において、シフトレジスタ1101、バッファ1102を有する点は他の実施例にて用いたゲート信号線駆動回路と同様であるが、本実施例においては、バッファの後にパルス分割回路1103を追加した。詳細な構成を図11に示す。パルス分割回路1103は、NAND1116、インバータ1107を複数用いてなる。バッファ出力と、外部入力される分割信号とのNANDをとることにより、1つのゲート信号線駆動回路によって、異なるパルスで制御される2つのゲート信号線を制御することが出来る。図11の場合、第1のゲート信号線と、第2のゲート信号線とを、1つのゲート信号線駆動回路によって制御する。分割信号と、それぞれのゲート信号線の選択のタイミングを図12に示した。第1のゲート信号線G11、G21、、Gm1は、バッファ出力がそのまま選択パルスとして用いられる。一方、バッファ出力がHレベル、さらに分割信号がHレベルのとき、NAND出力はLレベルとなり、さらにインバータを介してHレベルが出力され、こちらのパルスによって、第2のゲート信号線G12、G22、、Gm2が選択される。本実施例においては、第1のゲート信号線と第2のゲート信号線とを1つのゲート信号線駆動回路によって制御する例について示したが、同様の方法で、第1~第3のゲート信号線を1つのゲート信号線駆動回路によって制御することも出来る。図24に、本発明の半導体装置を実際に駆動するためのタイミングチャートを示す。図24Aは、動作のタイミングを模式的に示したものであり、図24Bは、図1Aにおいて、第1~第3のゲート信号線に入力するパルスのタイミングを示している。ここでは、第1、第2のゲート信号線によって制御されるTFTはNチャネル型であり、その電位がHレベルのときにON、LレベルのときにOFFする。第3のゲート信号線によって制御されるTFTはPチャネル型であり、その電位がHレベルのときにOFF、LレベルのときにONする。無論、TFTの極性はこの限りではない。アナログ階調方式によって駆動される場合は、2400で示される期間は1フレーム期間であり、デジタル時間階調方式によって駆動される場合は、2400で示される期間は1サブフレーム期間である。また、2402で示される期間は、図1Bに示した期間にあたり、図24Aに示した動作のタイミングもまた、図1Bに従う。なお、図1Bにおいて、特に区間VI、区間VIIで示される期間は、必ずしも期間として設ける必要はない。つまり、TFT101がOFFした後、直ちに映像信号の入力が終了し、TFT108をONして発光期間に移っても良い。図24Bにおいては、これに従っている。各ゲート信号線に入力されるパルスは、各々独立した駆動回路によって生成されても良いし、図11に示したように、パルス分割回路を用いて、あるパルスから他のパルスを生成しても良い。また、特願2001-063419号に記載の方法を用いて、ゲート信号線選択期間を複数のサブ期間、例えば前半と後半の2つに分割し、一方では、ソース信号線の電位をVDDとし、ある行i行目とするでしきい値の保存を行い、他方では、ソース信号線に映像信号を入力VDD→VDataして、i行目を除くいずれかの行で映像信号の書き込みを行うなどしても良い。このような動作によると、しきい値保存の動作等を行う期間を長く設けることが出来るため、回路動作に余裕が与えられる。本発明において、発光時にEL素子に電流を供給するためのTFTにおけるTFT106は、EL素子の劣化によって輝度がばらつくのを抑えるため、飽和領域で動作させるのが望ましい。TFTが飽和領域で動作することにより、ゲートソース間電圧が少々変化した場合のドレイン電流の変化を抑えることが出来る。このため、ゲート長Lを大きくしている。このとき、容量手段においてしきい値を保持する際の動作は、一度容量手段にはTFTのしきい値を上回る電圧を与え、その状態からしきい値電圧に収束させているが、TFTのゲート長Lが大きい場合、ゲート容量等によってこの動作に時間を要する。そこで本実施例においては、このような場合の、容量手段における電荷量の高速な収束動作を実現する構成について説明する。図18に、画素の構成を示す。図1にて示した画素に、TFT1810、1811、およびTFT1811を制御するための第4のゲート信号線1805が追加されている。また、図18に点線で示すように、容量手段1816を、第1のTFT1806の第2の電極と、電流供給線1814との間に設け、映像信号を保持するための容量として用いても良い。図18および図19~を用いて、動作について説明する。図18は、ソース信号線1801、第1~第4のゲート信号線1802~1805に入力される映像信号およびパルスのタイミングを示しており、図19に示す各動作にあわせて、I~VIIIの区間に分割している。本実施例は、容量手段にしきい値電圧を保持するまでの動作を高速にするためのものであるので、映像信号のかきこみ、および発光動作については実施形態にて説明したものと同様である。従ってここでは、容量手段における電荷の充電および保持動作についてのみ説明する。まず、第1のゲート信号線1802がHレベルとなり、TFT1806がONする。続いて第2のゲート信号線1803および第4のゲート信号線1805がHレベル、第3のゲート信号線1804がLレベルとなり、TFT1808、1809、1811がONする。ここで、図19に示すように、容量手段1812が充電され、やがて容量手段1812が保持する電圧が、TFT1807、TFT1810のしきい値を上回ったところで、TFT1807、1810がONする。続いて、図19に示すように、第3のゲート信号線1804がHレベルとなって、TFT1809がOFFする。すると、容量手段1812に貯まっていた電荷が再び移動し、容量手段1812に保持される電圧は、やがてVthに等しくなる。すなわち、TFT1807、1810のゲートソース間電圧がVthに等しくなり、TFT1807、1810がOFFする。以後、実施形態に従って映像信号の書き込み、発光を行う。ここで、新たに追加したTFT1810は、発光時にEL素子1813に電流を供給するためのTFT1807と、互いのゲート電極が接続されている。図19、に示すように、電荷の移動するパスが実施形態よりも多く、またTFT1810は、EL素子1813に電流を供給する役目を持たないため、ゲート長Lを小さく、チャネル幅Wを大きくとって良いので、電流量自体を大きくすることが出来る。従って、ゲート容量が小さいために電荷の移動がスムーズに行われ、容量手段に保持されている電圧がVthに収束するまでの時間をより短くすることが出来る。図18Bに示したタイミングチャートを見てもわかるとおり、第2のゲート信号線1803と、第4のゲート信号線1805は同一のタイミングでHレベルとLレベルとをとっている。よってこれらのゲート信号線によって制御されるTFT、すなわちTFT1808とTFT1811とは、同一のゲート信号線を用いて制御するようにしても良い。このようにすると、画素の制御に必要なゲート信号線の本数の増加を抑えることが出来る。なお、図18におけるTFT1811は、TFT1806の第2の電極と、TFT1810の第1の電極との間に配置されているが、TFT1810の第2の電極と、TFT1808の第1の電極との間、もしくは、TFT1810のゲート電極と、TFT1808の第1の電極との間に配置しても良い。また、本実施例の構成では、TFT1807と、TFT1810とは同一極性とする必要がある。他のTFTに関しては特に制限を設けない。なお、本実施例は、他の実施例と組み合わせても実施が可能である。図1、図15、図18に示した画素の場合、いずれも容量手段の充電中に、EL素子に電流が流れる。これによって、本来発光すべき期間以外でEL素子が発光してしまう。発光する期間はごく短いため、画質に大きく影響するものではないが、容量手段への電荷の充電中、EL素子自体が負荷となってしまい、これによって充電に時間を要することになる。本実施例においては、容量手段への電荷の充電時にEL素子に電流が流れないようにする構成について説明する。図20に、画素の構成を示す。図1にて示した画素に、TFT2010が追加されている。TFT2010のゲート電極は、第4のゲート信号線2005に接続され、第1の電極は、TFT2009の第1の電極、TFT2007の第2の電極、およびTFT2008の第1の電極に接続され、第2の電極は、一定の電位が与えられており、電流供給線2013と互いに電位差を有する。ここで、TFT2009の第2の電極は、その電位が電流供給線2012と電位差を有していれば良いので、他の行におけるゲート信号線等に接続しても良い。つまりこの場合、選択状態にないゲート信号線が、一定電位となっていることを利用してやれば良い。また、図20に点線で示すように、容量手段2015を、第1のTFT2006の第2の電極と、電流供給線2013との間に設け、映像信号を保持するための容量として用いても良い。容量手段2011への充電においては、TFT2006、2007、2008、2010がONし、図20に示すように振舞う。TFT2009がOFFであるため、EL素子2012には電流が流れず、発光しない。この場合にも、新たに追加したTFT2010によるパスが存在するため、容量手段2011が充電される。本実施例においては、TFT2009は、TFT2007と同極性としているが、構成はこの限りではない。勿論、互いにPチャネル型としても良い。ただし、画素の開口率等を考えた場合、信号線の本数は可能な限り少ないことが望ましい。この点を考えて、ゲート信号線2002と2004とは共通としても良い。ただしこのとき、TFT2006がON、すなわちしきい値保存および映像信号の書き込みを行う間は、TFT2009はOFFし、発光期間に入ってTFT2009をONするときは、TFT2006はOFFしている必要がある。よってTFT2006、2009を共通のゲート信号線によって制御する際には、その極性を互いに逆とする。なお、本実施例にて示したように、発光期間以外の期間で、EL素子に電流が流れないようにする方法は、他の実施例においても適用可能である。本実施例においては、実施例5とは異なる構成によって、高速な電荷量の収束動作を行う例について説明する。図21Aに、構成例を示す。ソース信号線2101、第1~第3のゲート信号線2102~2104、第1~第5のTFT2105~2109、容量手段2110、EL素子2112、電流供給線2113、電源線2114、2115を有する。第1のTFT2105のゲート電極は、第1のゲート信号線2102に接続され、第1の電極は、ソース信号線2101に接続され、第2の電極は、容量手段2110の第1の電極に接続されている。容量手段2110の第2の電極は、第2のTFT2106および第4のTFT2108のゲート電極と、第3のTFT2107の第1の電極とに接続されている。第2のTFT2106の第1の電極は、電流供給線2113に接続され、第2の電極は、第3のTFT2107の第2の電極と、第5のTFT2109の第1の電極とに接続されている。第3のTFT2107のゲート電極は、第2のゲート信号線2103に接続されている。第4のTFT2108の第1の電極は、電流供給線2113に接続され、第2の電極は、EL素子2112の第1の電極に接続されている。第5のTFT2109のゲート電極は、第3のゲート信号線2104に接続され、第2の電極は、電源線2115によって一定電位が与えられ、電流供給線2113とは互いに電位差を有する。EL素子2112の第2の電極には、電源線2114によって一定電位が与えられ、電流供給線2113とは互いに電位差を有する。また、図21Aに点線で示すように、容量手段2111を、第1のTFT2105の第2の電極と、電流供給線2113との間に設け、映像信号を保持するための容量として用いても良い。TFT2108は、EL素子2112に電流を供給するためのTFTであるので、前述のように飽和領域で動作させるのが望ましく、そのためゲート長Lを大きくしている。よって、容量手段2110にしきい値電圧を保持する動作に時間を要するため、TFT2106を用いることによって、しきい値電圧を保持する動作を高速に行う。このTFT2106は、EL素子2112に電流を供給するものではないので、ゲート長Lを小さく、かつチャネル幅Wを大きくして良い。電荷を充電する際には、TFT2105、2107、2109がONし、電流が生ずる。容量手段2110の両電極間の電圧が、TFT2106、2108のしきい値Vthを上回ると、TFT2106、2108がONする図21B。その後、TFT2109がOFFすると、容量手段2110に貯まった電荷が移動し、その両電極間の電圧がVthに等しくなるところに収束する。TFT2106は、ゲート長Lを小さく、かつチャネル幅Wを大きくしてあるので、この動作は迅速に行われる。画素が発光する際には、映像信号に、容量手段2110に保持されたしきい値を上乗せした電位がTFT2106、2108のゲート電極に与えられ、図21Cに示すように、EL素子2112に電流が流れて発光する。以上のような手順により、しきい値の保持動作を高速に行うことが出来る。本実施例に示した構成において、容量手段2110は、TFT2106、2108のしきい値を保持する。TFT2106、2108のしきい値にばらつきが生じた場合、EL素子2112への電流経路には、TFT2108のみが配置されているため、TFT2108が正常にOFFしなければ、EL素子2112が発光してしまうので、この2つのTFTは、その特性にばらつきが出ないよう、近接配置しておくのが望ましい。本実施例にて示した構成は、他の実施例と併せての適用も可能である。時間階調方式などでは、特に消去期間等を設ける場合があるため、本実施例においては、消去用TFTを追加し、消去期間を設けるための構成について説明する。図22A~Cに、消去用TFTの配置例を示す。消去用TFT第6のTFT2202は、消去用ゲート信号線第4のゲート信号線2201によって制御される。図22Aの場合、消去用TFT2202は、TFT2108のゲート電極と、電流供給線2113との間に配置している。消去用TFT2202がONすると、TFT2108のゲートソース間電圧が0となってOFFし、電流が停止する。図22Bの場合は、容量手段2111の両電極間に配置し、容量手段2111に保持されている電荷を解放することによってTFT2108がOFFするようにしている。図22Cの場合は、電流供給線2113-TFT2108-EL素子2112間に直接消去用TFT2202を配置して、電流を遮断する方法をとる。ここで、消去用TFT2202の配置に関しては、EL素子2112への電流供給をカット出来る場所ならばいかなる場所に配置しても構わない。具体的には、図22Cにおいては、消去用TFT2202は、電流供給線2113と、TFT2108との間に配置されているが、TFT2108と、EL素子2112との間などでも良い。図23に示す構成では、ゲート長Lを小さく、チャネル幅Wを大きくしたTFT2306と、ゲート長Lを大きくしたTFT2308とを直列に用いてEL素子2312への電流経路としている。この方法によると、仮にTFT2306とTFT2308とでしきい値がばらついた場合にも、いずれか一方が確実にOFFしていればEL素子2312へは電流が流れない。さらに、TFT2308のゲート長Lを大きくすることによって、飽和領域で動作させ、ゲートソース間電圧が少々変動しても、EL素子2312に流れる電流値に変動が生じないようにすることが出来る。また、本実施例の構成によると、しきい値の保存は、ゲート長Lの小さいTFT2306を用いて高速に電荷量の収束を行い、発光時には、TFT2306、2308をダブルゲートTFTとして用いる。この構成は、同発明者により、特願2001-290287号、特願2001-304643号にて出願されている技術を適用したものである。本明細書ではCMOS回路で構成される駆動回路と、スイッチング用TFT及び駆動用TFTを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図13、図14を用いて説明する。基板5000は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板5000を用いた。次いで、基板5000上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜5001を形成する。本実施例の下地膜5001は2層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を2層以上積層させた構造であっても良い。本実施例では、下地膜5001の1層目として、プラズマCVD法を用いて、SiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜5001aを10~200nm好ましくは50~100nmの厚さに形成する。本実施例では、窒化酸化珪素膜5001aを50nmの厚さに形成した。次いで下地膜5001の2層目として、プラズマCVD法を用いて、SiH4及びN2Oを反応ガスとして成膜される酸化窒化珪素膜5001bを50~200nm好ましくは100~150nmの厚さに形成する。本実施例では、酸化窒化珪素膜5001bを100nmの厚さに形成した。続いて、下地膜5001上に半導体層5002~5005を形成する。半導体層5002~5005は公知の手段スパッタ法、LPCVD法、プラズマCVD法等により25~80nm好ましくは30~60nmの厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層5002~5005を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。本実施例では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化500°C、1時間を行った後、熱結晶化550°C、4時間を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層5002~5005を形成した。なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波を適用するのが好ましい。代表的には、NdYVO4レーザー基本波1064nmの第2高調波532nmや第3高調波355nmを適用する。また出力10Wの連続発振のYVO4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、10~2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100~700mJcm2とすると良い。またYAGレーザを用いる場合には、その第2高調波を用いてパルス発振周波数1~300Hzとし、レーザーエネルギー密度を300~1000mJcm2とすると良い。そして幅100~1000μm好ましくは幅400μmで線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率オーバーラップ率を50~98として行っても良い。しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50~100nmの非晶質珪素膜を形成し、加熱処理RTA法やファーネスアニール炉を用いた熱アニール等を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。なお半導体層5002~5005を形成した後、TFTのしきい値を制御するために微量な不純物元素ボロンまたはリンのドーピングを行ってもよい。次いで、半導体層5002~5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006はプラズマCVD法やスパッタ法を用いて、膜厚を40~150nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜5006としてプラズマCVD法により酸化窒化珪素膜を115nmの厚さに形成した。勿論、ゲート絶縁膜5006は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜5006として酸化珪素膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz電力密度0.5~0.8Wcm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後400~500°Cの熱アニールによって、ゲート絶縁膜5006として良好な特性を得ることができる。次いで、ゲート絶縁膜5006上に膜厚20~100nmの第1の導電膜5007と、膜厚100~400nmの第2の導電膜5008とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜5007と、膜厚370nmのW膜からなる第2の導電膜5008を積層形成した。図13A本実施例では、第1の導電膜5007であるTaN膜はスパッタ法で形成し、Taのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第2の導電膜5008であるW膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW純度99.9999のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することができた。なお本実施例では、第1の導電膜5007をTaN膜、第2の導電膜5008をW膜としたが、第1の導電膜5007及び第2の導電膜5008を構成する材料は特に限定されない。第1の導電膜5007及び第2の導電膜5008は、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やAgPdCu合金で形成してもよい。次いで、フォトリソグラフィ法を用いてレジストからなるマスク5009を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。図13B本実施例では第1のエッチング条件として、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10sccmとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成してエッチングを行った。基板側試料ステージにも150WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第1のエッチング条件によりW膜をエッチングして第1の導電層5007の端部をテーパー形状とした。続いて、レジストからなるマスク5009を除去せずに第2のエッチング条件に変更し、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30sccmとし、1.0Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して15秒程度のエッチングを行った。基板側試料ステージにも20WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加した。第2のエッチング条件では第1の導電層5007及び第2の導電層5008とも同程度にエッチングを行った。なお、ゲート絶縁膜5006上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層5007及び第2の導電層5008の端部がテーパー形状となる。こうして、第1のエッチング処理により第1の導電層5007と第2の導電層5008から成る第1の形状の導電層5010~5014を形成した。ゲート絶縁膜5006においては、第1の形状の導電層5010~5014で覆われない領域が20~50nm程度エッチングされたため、膜厚が薄くなった領域が形成された。次いで、レジストからなるマスク5009を除去せずに第2のエッチング処理を行う。図13C第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、それぞれのガス流量比を24:12:24sccmとし、1.3Paの圧力でコイル側の電力に700WのRF1356MHz電力を投入してプラズマを生成して25秒程度のエッチングを行った。基板側試料ステージにも10WのRF1356MHz電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2の形状の導電層5015~5019を形成した。このとき、第1の導電層5015a~5018aは、ほとんどエッチングされない。そして、レジストからなるマスク5009を除去せずに第1のドーピング処理を行い、半導体層5002~5005にN型を付与する不純物元素を低濃度に添加する。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を40~80keVとして行う。本実施例ではドーズ量を5.0×1013atomscm2とし、加速電圧を50keVとして行った。N型を付与する不純物元素としては、15族に属する元素を用いれば良く、代表的にはリンP又は砒素Asを用いられるが、本実施例ではリンPを用いた。この場合、第2の形状の導電層5015~5019がN型を付与する不純物元素に対するマスクとなって、自己整合的に第1の不純物領域N領域5020~5023を形成した。そして第1の不純物領域5020~5023には1×1018~1×1020atomscm3の濃度範囲でN型を付与する不純物元素が添加された。続いてレジストからなるマスク5009を除去した後、新たにレジストからなるマスク5024を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。イオンドープ法の条件はドーズ量を1×1013~3×1015atomscm2とし、加速電圧を60~120keVとして行う。本実施例では、ドーズ量を3.0×1015atomscm2とし、加速電圧を65keVとして行った。第2のドーピング処理は第2の導電層5015b~5018bを不純物元素に対するマスクとして用い、第1の導電層5015a~5018aのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。上記の第2のドーピング処理を行った結果、第1の導電層と重なる第2の不純物領域N-領域、Lov領域5026には1×1018~5×1019atomscm3の濃度範囲でN型を付与する不純物元素を添加された。また第3の不純物領域N領域5025、5028には1×1019~5×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加された。また、第1、第2のドーピング処理を行った後、半導体層5002~5005において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域5027、5030とよぶ。また前記第1のドーピング処理により形成された第1の不純物領域N領域5020~5023のうち、第2のドーピング処理においてレジスト5024で覆われていた領域が存在するが、本実施例では、引き続き第1の不純物領域N領域、LDD領域5029とよぶ。図13Dなお本実施例では、第2のドーピング処理のみにより、第2の不純物領域N-領域5026及び第3の不純物領域N領域5025、5028を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。次いで図14Aに示すように、レジストからなるマスク5024を除去した後、新たにレジストからなるマスク5031を形成する。その後、第3のドーピング処理を行う。第3のドーピング処理により、Pチャネル型TFTの活性層となる半導体層に、前記第1の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035を形成する。第3のドーピング処理では、第2の導電層5016b、5018bを不純物元素に対するマスクとして用いる。こうして、P型を付与する不純物元素を添加し、自己整合的に第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035を形成する。本実施例では、第4の不純物領域5032、5034及び第5の不純物領域5033、5035はジボランB2H6を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を1×1016atomscm2とし、加速電圧を80keVとした。なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層はレジストからなるマスク5031によって覆われている。ここで、第1及び2のドーピング処理によって、第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035にはそれぞれ異なる濃度でリンが添加されている。しかし、第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035のいずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019~5×1021atomscm3となるようにドーピング処理される。こうして、第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035は、Pチャネル型TFTのソース領域およびドレイン領域として問題なく機能する。なお本実施例では、第3のドーピング処理のみにより、第4の不純物領域P領域5032、5034及び第5の不純物領域P-領域5033、5035を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。次いで図14Bに示すように、レジストからなるマスク5031を除去して第1の層間絶縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、図14Cに示すように、加熱処理熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。また、第1の層間絶縁膜5036を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a~5019a及び、第2の導電層5015b~5019bを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜5036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第1の層間絶縁膜5036の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段プラズマ水素化や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の加熱処理を行う手段でも良い。次いで、第1の層間絶縁膜5036上に、第2の層間絶縁膜5037を形成する。第2の層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5037として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCBベンゾシクロブテン、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。本実施例では、膜厚16μmのアクリル膜を形成した。第2の層間絶縁膜5037によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜5037、第1の層間絶縁膜5036、およびゲート絶縁膜5006をエッチングし、第3の不純物領域5025、5028、第4の不純物領域5032、5034に達するコンタクトホールを形成する。次いで、透明導電膜からなる画素電極5038を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物IndiumTinOxide:ITO、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がEL素子の陽極に相当する。本実施例では、ITOを110nm厚さで成膜、その後パターニングし、画素電極5038形成した。次いで、各不純物領域とそれぞれ電気的に接続される配線5039~5045を形成する。なお本実施例では、配線5039~5045は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。こうして、画素部のNチャネル型TFTのソース領域またはドレイン領域の一方は、配線5042によってソース信号線5019aと5019bの積層と電気的に接続され、もう一方は、配線5043によって画素部のPチャネル型TFTのゲート電極と電気的に接続される。また、画素部のPチャネル型TFTのソース領域またはドレイン領域の一方は、配線5044によって画素電極5038と電気的に接続されている。ここで、画素電極5038上の一部と、配線5044の一部を重ねて形成することによって、配線5044と画素電極5038の電気的接続をとっている。以上の工程により図14Dに示すように、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。駆動回路部のNチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5015aと重なる低濃度不純物領域5026Lov領域、ソース領域またはドレイン領域として機能する高濃度不純物領域5025とを有している。このNチャネル型TFTと配線5040で接続されCMOS回路を形成するPチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5016aと重なる低濃度不純物領域5033Lov領域、ソース領域またはドレイン領域として機能する高濃度不純物領域5032とを有している。画素部において、Nチャネル型のスイッチング用TFTは、ゲート電極の外側に形成される低濃度不純物領域5029Loff領域、ソース領域またはドレイン領域として機能する高濃度不純物領域5028とを有している。また画素部において、Pチャネル型の駆動用TFTは、ゲート電極の一部を構成する第1の導電層5018aと重なる低濃度不純物領域5035Lov領域、ソース領域またはドレイン領域として機能する高濃度不純物領域5034とを有している。次いで、第3の層間絶縁膜5046を形成する。第3の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。第2の層間絶縁膜5037と第3の層間絶縁膜5046の組み合わせの例を以下に挙げる。第2の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてもプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてもSOG法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルを用い、第3の層間絶縁膜5046としてもアクリルを用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてアクリルを用いる組み合わせがある。第3の層間絶縁膜5046の画素電極5047に対応する位置に開口部を形成する。第3の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。第3の層間絶縁膜5046中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106~1×1012Ωm好ましくは、1×108~1×1010Ωmとなるように、カーボン粒子や金属粒子の添加量を調節すればよい。次いで、第3の層間絶縁膜5046の開口部において露出している画素電極5038上に、EL層5047を形成する。EL層5047としては、公知の有機発光材料や無機発光材料を用いることができる。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。EL層5047は通常、積層構造である。代表的には、コダックイーストマンカンパニーのTangらが提案した正孔輸送層/発光層/電子輸送層という積層構造が挙げられる。また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。本実施例では蒸着法により低分子系有機発光材料を用いてEL層5047を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニンCuPc膜を設け、その上に発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体Alq3膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。なお、図14Dでは一画素しか図示していないが、複数の色、例えば、R赤、G緑、B青の各色に対応したEL層5047を作り分ける構成とすることができる。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェンPEDOT膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレンPPV膜を設けた積層構造によってEL層5047を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。なお、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料以下、電子輸送材料と表記すると、発光層を構成する材料以下、発光材料と表記するとによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5047であってもよい。次に、EL層5047の上には導電膜からなる画素電極5048が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜マグネシウムと銀との合金膜を用いても良い。画素電極5048がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。画素電極5048まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極陽極5038、EL層5047及び画素電極陰極5048で形成された素子を指す。EL素子を完全に覆うようにしてパッシベーション膜5049を設けることは有効である。パッシベーション膜5049としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。カバレッジの良い膜をパッシベーション膜5049として用いることが好ましく、炭素膜、特にDLCダイヤモンドライクカーボン膜を用いることは有効である。DLC膜は室温から100°C以下の温度範囲で成膜可能であるため、耐熱性の低いEL層5047の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、EL層5047の酸化を抑制することが可能である。そのため、EL層5047が酸化するといった問題を防止できる。なお、第3の層間絶縁膜5046を形成した後、パッシベーション膜5049を形成するまでの工程をマルチチャンバー方式またはインライン方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。なお、実際には図14Dの状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。また、本実施例で示す工程に従えば、半導体装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。本実施例では、実施例11に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図15を用いて説明する。なお、図15Aまでの工程は、実施例11において、図13A~D、図14Aに示した工程と同様である。ただし、画素部を構成する駆動用TFTは、ゲート電極の外側に形成される低濃度不純物領域Loff領域を有する、Nチャネル型のTFTである点が異なる。この駆動用TFTにおいては、実施例9に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域Loff領域を形成すれば良い。図13及び図14と同じ部分は同じ符号を用いて示し、説明は省略する。図15Aに示すように、第1の層間絶縁膜5101を形成する。この第1の層間絶縁膜5101としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5101は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、図15Bに示すように、加熱処理熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。また、第1の層間絶縁膜5101を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a~5019a及び、第2の導電層5015b~5019bが熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5101珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜5101珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5101に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第1の層間絶縁膜5101の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段プラズマ水素化や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の加熱処理を行う手段でも良い。以上の工程により、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。次いで、第1の層間絶縁膜5101上に、第2の層間絶縁膜5102を形成する。第2の層間絶縁膜5102としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5102として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCBベンゾシクロブテン、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。次いで、ドライエッチングまたはウエットエッチングを用い、第1の層間絶縁膜5101、第2の層間絶縁膜5102及びゲート絶縁膜5006をエッチングし、駆動回路部及び画素部を構成する各TFTの不純物領域第3の不純物領域N領域及び第4の不純物領域P領域に達するコンタクトホールを形成する。次いで、各不純物領域とそれぞれ電気的に接続される配線5103~5109を形成する。なお本実施例では、配線5103~5109は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。画素部のスイッチング用TFTのソース領域またはドレイン領域の一方は、配線5106によってソース配線5019aと5019bの積層と電気的に接続され、もう一方は、配線5107によって画素部の駆動用TFTのゲート電極と電気的に接続される。次いで図15Cに示すように、第3の層間絶縁膜5110を形成する。第3の層間絶縁膜5110としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。第3の層間絶縁膜5110によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第3の層間絶縁膜5110は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第3の層間絶縁膜5110に、配線5108に達するコンタクトホールを形成する。次いで、導電膜をパターニングして画素電極5111を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜マグネシウムと銀との合金膜を用いても良い。画素電極5111がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。画素電極5111は、第3の層間絶縁膜5110に形成されたコンタクトホールによって、配線5108と電気的な接続がとられる。こうして、画素電極5111は、駆動用TFTのソース領域またはドレイン領域の一方と、電気的に接続される。次いで図15Dに示すように、各画素間のEL層を塗り分けるために、土手5112を形成する。土手5112としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOG法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。ここで、土手5112を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手5112の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。なお、画素電極5111と配線5108を電気的に接続する際に、第3の層間絶縁膜5110に形成したコンタクトホールの部分にも、土手5112を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手5112によって埋めることにより、段差に起因するEL層の劣化を防いでいる。第3の層間絶縁膜5110と土手5112の組み合わせの例を以下に挙げる。第3の層間絶縁膜5110として、プラズマCVD法によって形成した酸化珪素膜を用い、土手5112としてもプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、SOG法によって形成した酸化珪素膜を用い、土手5112としてもSOG法によって形成した酸化珪素膜を用いる組み合わせがある。また第3の層間絶縁膜5110として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルを用い、土手5112としてもアクリルを用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、プラズマCVD法によって形成した酸化珪素膜を用い、土手5112としてアクリルを用いる組み合わせがある。土手5112中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106~1×1012Ωm好ましくは、1×108~1×1010Ωmとなるように、カーボン粒子や金属粒子の添加量を調節すればよい。次いで、土手5112に囲まれた、露出している画素電極5038上に、EL層5113を形成する。EL層5113としては、公知の有機発光材料や無機発光材料を用いることができる。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。EL層5113は通常、積層構造である。代表的には、コダックイーストマンカンパニーのTangらが提案した正孔輸送層/発光層/電子輸送層という積層構造が挙げられる。また他にも、陰極上に電子輸送層/発光層/正孔輸送層/正孔注入層、または電子注入層/電子輸送層/発光層/正孔輸送層/正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。本実施例では蒸着法により低分子系有機発光材料を用いてEL層5113を形成している。具体的には、発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体Alq3膜を設け、その上に、正孔注入層として20nm厚の銅フタロシアニンCuPc膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。なお、図15Dでは一画素しか図示していないが、複数の色、例えば、R赤、G緑、B青の各色に対応したEL層5113を作り分ける構成とすることができる。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェンPEDOT膜をスピン塗布法により設け、その上に、発光層として100nm程度のパラフェニレンビニレンPPV膜を設けた積層構造によってEL層5113を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。なお、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料以下、電子輸送材料と表記すると、発光層を構成する材料以下、発光材料と表記するとによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5113であってもよい。次に、EL層5113の上には、透明導電膜からなる画素電極5114を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物ITO、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極5114がEL素子の陽極に相当する。画素電極5114まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極陰極5111、EL層5113及び画素電極陽極5114で形成されたダイオードを指す。本実施例では、画素電極5114が透明導電膜によって形成されているため、EL素子が発した光は、基板5000とは逆側に向かって放射される。また、第3の層間絶縁膜5110によって、配線5106~5109が形成された層とは別の層に、画素電極5111を形成している。そのため、実施例9に示した構成と比較して、開口率を上げることができる。EL素子を完全に覆うようにして保護膜パッシベーション膜5115を設けることは有効である。保護膜5115としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。なお本実施例のように、EL素子が発した光が画素電極5114側から放射される場合、保護膜5115としては、光を透過する膜を用いる必要がある。なお、土手5112を形成した後、保護膜5115を形成するまでの工程をマルチチャンバー方式またはインライン方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。なお、実際には図15Dの状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等等のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。本実施例では、本発明を用いて半導体装置を作製した例について、図16を用いて説明する。図16は、TFTが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図16は、図16のA-A’における断面図、図16は図16のB-B’における断面図である。基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとを囲むようにして、シール材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとの上にシーリング材4008が設けられている。よって画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、基板4001とシール材4009とシーリング材4008とによって、充填材4210で密封されている。また基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、複数のTFTを有している。図16では代表的に、下地膜4010上に形成された、ソース信号線駆動回路4003に含まれるTFT4201及び画素部4002に含まれるTFT4202を図示した。TFT4201及び4202上には層間絶縁膜4301が形成され、その上にTFT4202のドレインと電気的に接続する画素電極4203が形成される。画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素電極4203の上に開口部が形成されている。この開口部において、画素電極4203の上には有機発光層4204が形成される。有機発光層4204は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系材料と高分子系材料があるがどちらを用いても良い。有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。有機発光層4204の上には遮光性を有する導電膜からなる陰極4205が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式の成膜装置を用いることで上述のような成膜を可能とする。そして陰極4205は所定の電圧が与えられている。以上のようにして、画素電極4203、有機発光層4204及び陰極4205からなる発光素子4303が形成される。そして発光素子4303を覆うように、絶縁膜4302上に保護膜4209が形成されている。保護膜4209は、発光素子4303に酸素や水分等が入り込むのを防ぐのに効果的である。4005aは電源に接続された引き回し配線であり、TFT4202の第1の電極に接続されている。引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。シーリング材4008としては、ガラス材、金属材、セラミックス材、プラスチック材を用いることができる。プラスチック材としては、FRP板、PVFフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。また、充填材4210としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVBまたはEVAを用いることができる。本実施例では充填材として窒素を用いた。また充填材4210を吸湿性物質もしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制できる。図16に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。p437上記の論文により報告された有機発光材料の分子式を以下に示す。p151上記の論文により報告された有機発光材料の分子式を以下に示す。p4L1502上記の論文により報告された有機発光材料の分子式を以下に示す。以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3~4倍の高い外部発光量子効率の実現が可能となる。発光素子を用いた半導体装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末、記録媒体を備えた画像再生装置等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、半導体装置を用いることが望ましい。それら電子機器の具体例を図17に示す。図17は発光素子表示装置であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明の半導体装置は表示部3003に用いることができる。半導体装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図17はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明の半導体装置は表示部3102に用いることができる。図17はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明の半導体装置は表示部3203に用いることができる。図17はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明の半導体装置は表示部2302に用いることができる。図17は記録媒体を備えた携帯型の画像再生装置であり、本体3401、筐体3402、表示部A3403、表示部B3404、記録媒体読込部3405、操作キー3406、スピーカー部3407等を含む。表示部A3403は主として画像情報を表示し、表示部B3404は主として文字情報を表示するが、本発明の半導体装置はこれら表示部A、B3403、3404に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図17はゴーグル型ディスプレイであり、本体3501、表示部3502、アーム部3503を含む。本発明の半導体装置は表示部3502に用いることができる。図17はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609等を含む。本発明の半導体装置は表示部3602に用いることができる。図17は携帯電話であり、本体3701、筐体3702、表示部3703、音声入力部3704、音声出力部3705、操作キー3706、外部接続ポート3707、アンテナ3708等を含む。本発明の半導体装置は表示部3703に用いることができる。なお、表示部3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。また、上記電子機器はインターネットやCATVなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、半導体装置は動画表示に好ましい。また、半導体装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に半導体装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1~14に示したいずれの構成の半導体装置を用いても良い。本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタのゲートドレイン間を短絡してダイオード化した状態でソースドレイン間に電流を流し、ソースドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲートソース間電圧に応じた電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしきい値補正に、本発明のしきい値補正方法を用いる。図26Aに、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路9001へと入力され、該サンプリングパルスが電流源回路9001に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。簡単な動作タイミングを図26Bに示す。i行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値取得動作は1水平期間ごとに行うことが出来る。図27Aに、図26とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図26の場合と異なる点としては、1段のサンプリングパルスによって制御される電流源回路9001は、9001A、9001Bの2つとなっており、電流源制御信号によって、双方の動作が選択される。図27Bに示すように、電流源制御信号は、例えば1水平期間ごとに切り替わるようにする。すると電流源回路9001A、9001Bの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。図28Aに、さらに異なる構成の駆動回路の構成を示す。ここでは、1段のサンプリングパルスによって制御される電流源回路9001は、9001A、9001B、9001Cの3つとなっており、ビデオ入力制御信号、出力制御信号によって、それぞれの動作が選択される。図28Bに示すように、ビデオ入力制御信号、出力制御信号によって、1水平期間ごとに、電流源回路9001A~9001Cの動作が、しきい値補正→映像信号入力→画素への電流出力といった順に切り替わるようにする。サンプリング動作は、図27に示した構成と同様、線順次で行われる。図29Aに、さらに異なる構成の駆動回路の構成を示す。図26~903においては、映像信号の形式はデジタルアナログを問わないが、図29Aの構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第1のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第2のラッチ回路に転送され、その後、各電流源回路9001A~9001Cへと入力される。ここで、電流源回路9001A~9001Cは、それぞれから出力される電流値が異なっている。例えば、電流値の比が1:2:4となっている。つまり、並列にn個の電流源回路を配置し、その電流値の比を1:2:4:2とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。動作タイミングは、図26に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路9001において、しきい値補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路9001においてV-I変換を行い、画素へ電流を出力する。サンプリング動作は、図27に示した構成と同様、線順次で行われる。図30Aに、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってD/A変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路9001へと入力されて、電流が出力される。また、このようなD/A変換回路に、例えばガンマ補正用の機能を持たせても良い。図30Bに示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のV-I変換、画素などへの電流の出力が行われる。サンプリング動作は、図27に示した構成と同様、線順次で行われる。以上に示した構成に限らず、電流源回路によってV-I変換を行うような場合には、本発明のしきい値補正手段の適用が可能である。また、図27、図28に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図29、図30等の構成と組み合わせて使用しても良い。